(57)【要約】【課題】  昼間及び夜間の条件で動作できるソリッド・ステート・イメージング・システム又はカメラに適した光検出器回路を提供する。【解決手段】  光検出器回路は、注入ｎウェル（３０４）とｐウェル（３０６）を持つＣＭＯＳ基板（３０２）上にエピタキシで製造されたアバランシュ光ダイオードＡＰＤ（３００）を含む。ｎウェル（３０４）はＡＰＤ（３００）の境界を定める注入されたｐ＋ガードリング（３１０）を持つ。ガードリング（３１０）内に注入されたｎ＋ＡＰＤ層（３１２）があり、その上にエピタキシャルｐ＋ＡＰＤ層（３１４）が堆積されて、これらの層でＡＰＤ（３００）が形成される。ＡＰＤは一定のバイアス電圧を維持するためのフィードバックを与える増幅器回路（５０）中に組み込まれることができ、より低いアバランシュ電圧と拡大された長波長応答を与えるためにＳｉＧｅ吸収層を含むことができる。
2005517300.tif 000002
【特許請求の範囲】
【請求項１】
光ダイオード検出器（３１２／３１４）と付随の読出し回路を含む光検出器回路であって、ＣＭＯＳ部品（３００乃至３１２）と、光ダイオード検出器の能動領域である少なくとも１つのエピタキシャル層（３１４）と、電界均一性を高めてブレークダウンを防ぐために光ダイオード検出器（３１２／３１４）の境界を定めるガードリング（３１０）と、を含むことを特徴とする光検出器回路。
【請求項２】
ＣＭＯＳ部品がＣＭＯＳ回路（６０６）を支持してそれから絶縁された基板（６００）を含み、光ダイオード検出器（６００／６１４／６１６／６２０）が電流倍増モードで動作可能であり、そして少なくとも１つのエピタキシャル層（６１６）が基板（６００）上に堆積されていることを特徴とする請求項１に記載の光検出器回路。
【請求項３】
光ダイオード検出器が、ＰＩＮ構造（６００／６１４／６１６／６２０）であり、その中の少なくとも１つのエピタキシャル層（６１６）が高電界領域を与えることを特徴とする請求項２に記載の光検出器回路。
【請求項４】
光ダイオード検出器が、アバランシュ光ダイオード（６００／６１４／６１６／６２０）であり、基板（６００）内に組み込まれた第１領域（６１４）を含み、少なくとも１つのエピタキシャル層が第１領域（６１４）上の層（６１６）であり、光ダイオードの第２領域を与えることを特徴とする請求項２に記載の光検出器回路。
【請求項５】
少なくとも１つのエピタキシャル層が、光ダイオード（６００／６１４／６１６／６２０）の第２及び第３領域を与える２つの層（６１６，６２０）を含み、第２領域（６１６）が第１領域（６１４）上にあり、第３領域（６２０）が第２領域（６１６）上にあり、第１及び第３領域（６１４，６２０）は互いに反対の導電タイプであり、第２領域（６１６）は実質的にドープされておらず、そして第３領域（６２０）がエピタキシャル層であることを特徴とする請求項２に記載の光検出器回路。
【請求項６】
第３アバランシュ光ダイオード領域（６２０）が、ガードリング（６１２）に電気的に接続されていて、それと同様の電位を回路動作中に持つことを特徴とする請求項５に記載の光検出器回路。
【請求項７】
入射放射に対して対数的応答を与えるように構成されていることを特徴とする請求項１に記載の光検出器回路。
【請求項８】
入射放射に応答して回路出力に貢献するように構成された寄生光ダイオード（ＰＰＤ２１，ＰＰＤ２２）を組み込んだことを特徴とする請求項１に記載の光検出器回路。
【請求項９】
光ダイオード検出器バイアス電圧を安定にするためにフィードバックを与えるように構成された増幅器（ＭＡ５１／ＭＡ５２）を含むことを特徴とする請求項１に記載の光検出器回路。
【請求項１０】
増幅器（ＭＡ５１／ＭＡ５２）が光ダイオード検出器（ＡＰＤ５）からの出力信号を増幅し、そして、光ダイオード検出器（ＡＰＤ５）と直列な負荷トランジスタ（ＭＬ５）をバイアスするためのフィードバックを与えるように構成されている請求項９に記載の光検出器回路。
【請求項１１】
増幅器が、プッシュプル増幅器（ＭＡ７１／ＭＡ７２）である請求項１０に記載の光検出器回路。
【請求項１２】
増幅器（ＭＡ９１／ＭＡ９２）内のミラー効果キャパシタンスを減少するように構成されたカスコード・トランジスタ（ＭＣ９）を含むことを特徴とする請求項１０に記載の光検出器回路。
【請求項１３】
ＣＭＯＳ部品がＣＭＯＳ回路（６０６）を支持してそれから絶縁された基板（６００）を含み、光ダイオード検出器が基板内に組み込まれた１つの導電タイプの第１領域（６１４）を含み、少なくとも１つのエピタキシャル層が２つのエピタキシャル層（６１６，６２０）を含み、その１つ（６１６）が実質的にドープされておらず、他（６２０）が第１領域（６１４）とは反対の導電タイプであり、第１領域（６１４）と２つのエピタキシャル層（６１６，６２０）がＰＩＮダイオードとして構成されていることを特徴とする請求項１に記載の光検出器回路。
【請求項１４】
ドープされていないエピタキシャル層がＳｉＧｅ合金又はＳｉ1-xＧｅx合金系の量子井戸構造であり、組成パラメータｘの値が連続する層間で変化することを特徴とする請求項１３に記載の光検出器回路。
【請求項１５】
光ダイオード検出器と付随する読出し回路を含んだ光検出器回路であって、入射放射に対して対数的応答を与えるように構成されていて、回路が応答する光子吸収のために構成された少なくとも１つのシリコン・ゲルマニウム合金領域（２６１，２７８）を含み、この領域が光検出器回路及び回路を支持する基板の内の少なくとも１つの中にあることを特徴とする光検出器回路。
【請求項１６】
入射放射に応答して回路出力に貢献するように構成された寄生光ダイオードを含む請求項１５に記載の光検出器回路。
【請求項１７】
光ダイオード検出器がアバランシュ光ダイオード（２６０）であることを特徴とする請求項１５に記載の光検出器回路。
【請求項１８】
光ダイオード検出器バイアス電圧を安定にするためにフィードバックを与えるように構成された増幅器（ＭＡ５１／ＭＡ５２）を含むことを特徴とする請求項１５に記載の光検出器回路。
【請求項１９】
増幅器（ＭＡ５１／ＭＡ５２）が光ダイオード検出器（ＡＰＤ５）からの出力信号を増幅し、そして、光ダイオード検出器（ＡＰＤ５）と直列な負荷トランジスタ（ＭＬ５）をバイアスするためのフィードバックを与えるように構成されている請求項１５に記載の光検出器回路。
【請求項２０】
増幅器（ＭＡ９１／ＭＡ９２）が、ミラー効果キャパシタンスを減少するように構成されたカスコード・トランジスタ（ＭＣ９）を含むことを特徴とする請求項１９に記載の光検出器回路。
【請求項２１】
増幅器が、プッシュプル増幅器（ＭＡ８１／ＭＡ８２）であることを特徴とする請求項１５に記載の光検出器回路。
【請求項２２】
アバランシュ光ダイオード検出器（ＡＰＤ５）と付随の読出し回路（５０）を各々が含んだ光検出器ピクセル回路の配列であって、各読出し回路（５０）が光ダイオード検出器バイアス電圧を安定にして検出器（ＡＰＤ５）を照射する放射強度を示す出力を与えるために検出器（ＡＰＤ５）と直列なトランジスタ負荷（ＭＬ５）にフィードバックを与えるように構成された増幅器（ＭＡ５１／ＭＡ５２）を含み、そして各読出し回路（５０）がそれぞれのピクセル回路内に集積された回路要素により実現されていることを特徴とする配列。
【請求項２３】
各アバランシュ光ダイオード検出器（６００／６１４／６１６／６２０）が基板（６００）上のエピタキシャル半導体材料（６１６）を含み、増幅器が基板（６００）により支持され且つそれから絶縁されたＣＭＯＳ回路（６０６）中に組み込まれていることを特徴とする請求項２２に記載の配列。
【請求項２４】
エピタキシャル半導体材料が２つのエピタキシャル層（６１６，６２０）を含み、基板（６００／６１２）と組合わせられてＰＩＮダイオード構造を与えることを特徴とする請求項２３に記載の配列。
【請求項２５】
各光検出器ピクセル回路に対して、基板（６００）が、関連するアバランシュ光ダイオード検出器（６００／６１４／６１６／６２０）中の１つの領域（６１４）を与えるドーパント材料の内部拡散を持つことを特徴とする請求項２３に記載の配列。
【請求項２６】
各アバランシュ光ダイオード検出器（６００／６１４／６１６／６２０）が、低入射放射強度では電流倍増サブ・ガイガー・モードで動作可能で、高入射放射強度では非倍増モードで動作可能である請求項２２に記載の配列。
【請求項２７】
アバランシュ光ダイオード検出器（ＡＰＤ１）に並列接続されて、そして入射放射に応答して回路出力に貢献するように構成された寄生光ダイオード（ＰＰＤ２１，ＰＰＤ２２）を含むことを特徴とする請求項２２に記載の配列。
【請求項２８】
各ピクセル回路増幅器（ＭＡ９１／ＭＡ９２）が、ミラー効果キャパシタンスを減少するように構成されたカスコード・トランジスタ（ＭＣ９）をそれぞれ含むことを特徴とする請求項２２に記載の配列。
【請求項２９】
各ピクセル回路増幅器が、プッシュプル増幅器（ＭＡ８１／ＭＡ８２）であることを特徴とする請求項２２に記載の光検出器回路。
【請求項３０】
光ダイオード検出器（６００／６１４／６１６／６２０）と付随の読出し回路（６０６）を含んだ光検出器回路を製造する方法であって、ＣＭＯＳ回路部品（６００／６０２／６０６）を製造するステップを含み、そしてＣＭＯＳ回路部品（６００／６０２／６０６）上に光ダイオード検出器（６００／６１４／６１６／６２０）の能動領域を与える少なくとも１つのエピタキシャル層（６１６）及び電界強度均一性を高めてブレークダウンを防止するために光ダイオード検出器の境界を定めるガードリング（６１２）を製造することを含むことを特徴とする方法。
【請求項３１】
ガードリング（６１２）内に１つの導電タイプの第１領域（６１４）を形成するステップを含み、そして少なくとも１つのエピタキシャル層を製造するステップが第１領域（６１４）上にエピタキシャル層（６１６）を形成し、光ダイオード検出器（６００／６１４／６１６／６２０）が実質的に角を防いで電界の好ましくない局所的増強に関連した特徴を防ぐためにガードリング（６１２）により境界を定められていることを特徴とする請求項３０に記載の方法。
【請求項３２】
エピタキシャル層（６１６）が、第１領域（６１４）とは反対の導電タイプの層（６２０）により覆われていることを特徴とする請求項３１に記載の方法。
【請求項３３】
ＣＭＯＳ部品（６００／６０２／６０６）内に１つの導電タイプの第１領域（６１４）を製造するステップを含み、少なくとも１つのエピタキシャル層を製造するステップが、ＰＩＮアバランシュ光ダイオードを与えるために、２つのエピタキシャル層（６１６，６２０）を製造することを含み、その１つ（６１６）が実質的にドープされておらず、他（６２０）が第１領域（６１４）とは反対の導電タイプであることを特徴とする請求項３１に記載の方法。
【請求項３４】
ドープされていないエピタキシャル層（６１６）が、ＳｉＧｅ合金又はＳｉ1-xＧｅx合金系の量子井戸構造であり、組成パラメータｘの値が連続する層間で変化することを特徴とする請求項３３に記載の方法。
【請求項３５】
光ダイオード検出器（６００／６１４／６１６／６２０）及び付随の読出し回路（６０６）を含む光検出器回路を製造する方法であって、ＣＭＯＳ回路部品（６００乃至６０６）を製造するステップを含み、そして、ＣＭＯＳ回路部品が読出し回路（６０６）を支持する絶縁領域（６０２）を受ける基板（６００）であり、読出し回路（６０６）がＣＭＯＳ構造であり、そして基板（６００）上に、
（ａ）光ダイオード検出器（６００／６１４／６１６／６２０）の能動領域を与える少なくとも１つのエピタキシャル層（６１６）、及び
（ｂ）電界の均一性を高めてブレークダウンを防止するために光ダイオード検出器の境界を定めるガードリング（６１２）、
を製造することを含むことを特徴とする光検出器回路を製造する方法。
【請求項３６】
少なくとも１つのエピタキシャル層が、実質的にドープされていないエピタキシャル層（６１６）であり、光ダイオード検出器（６００／６１４／６１６／６２０）の２つの他の領域（６１４，６１６）間の中央高電界領域であり、他の領域（６１４，６１６）は相互に反対導電タイプであることを特徴とする請求項３５に記載の方法。
【請求項３７】
他の領域（６１４，６１８）の内の１つは、基板（６００）のドープされた領域（６１４）であることを特徴とする請求項３８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光検出器回路、光検出器ピクセル回路配列、及びこのような回路及び配列を製造する方法に関する。
【背景技術】
【０００２】
昼間及び夜間の条件で動作できるソリッド・ステート・イメージング・システム又はカメラに適した光検出器回路が長く追求されている。これは直射太陽光から夕方などの薄明かり以下までの範囲の照明でイメージングできなければならない。すなわち、単一動作モードである必要はないが、照明感度は好ましくは８デケードまで拡大するか、又は、できるだけこの範囲に接近しなければならない。照明感度の同時的ダイナミック範囲、すなわち、いずれかの１つの動作モードにおけるその照明感度は好ましくは、少なくとも４、そしてできるなら、６デケードでなければならない。しかし、夕方などの薄明かり以下でのイメージングのいくつかの応用では、２又は３デケードの感度で十分であろう。
【０００３】
別の重要な問題は、ピクセル回路配列を提供するために光検出器回路が反復複製に適しているかどうかである。これは回路が物理的に小さく集積回路として実現でき、そして同様の性質で正確に反復複製又は調整可能に製造できる性質を持つことが要求される。演算増幅器などの個別の部品は、個々のピクセル回路中に組み込むには大きすぎる。
【０００４】
既存の技術はこれらの目的を満たすことができない。従来技術は、もし、検出器信号が通常よりも長く集積されるならば、薄明かりレベルの照明について合理的な感度を与える電荷結合素子（ＣＣＤ）の配列からなる光検出器を含む。しかし、ＣＣＤカメラは、高い照明強度では飽和して（イメージ・コントラストの喪失）、イメージがブルームする。さらに、これらは貧弱な同時的ダイナミック範囲（２又は３デケード）を持ち、この結果、太陽光と陰の両方が同時にある際、すなわち、同じイメージ・フレーム枠内において、イメージ特徴を解像することができない。
【０００５】
バスビーの米国特許第４，８２１，１０３号は、フレーム当たり２つの露光を持つ高ダイナミック範囲ＣＣＤカメラに関する。１つの露光は相対的に短く、他は相対的に長い。そして、単一の処理においてこの２つは非線形的に結合される。高い及び低い照明強度のイメージ領域は、それぞれ、短い及び長い露光から取られる。これは時々、マルチフレーミングと呼ばれる。これは標準のＣＣＤカメラと比較して拡大されたダイナミック範囲を有するが、２つの露光又は集積時の間の遷移中に人工物のイメージを生ずる。イメージ飽和の傾向があり、適当な集積時間を選択するのが難しい。これは高い及び低い強度のイメージ領域を結合するために付随のデジタル信号処理（ＤＳＰ）回路を必要とし、従って、相対的に高い電力要求を持つ。
【０００６】
「電荷結合素子及びソリッド・ステート光学センサーＩＶ」、１９９４年１月、Ｐｒｏｃ  ＳＰＩＥ  ｐｐ１９−２９，ｖｏｌ．２１７２に、メンデイス等がシリコンｐ−ｎダイオード配列形式の検出器を持ったカメラを開示している。ダイオードは相補的金属酸化物／シリコン・オン・シリコン基板（ＣＭＯＳ−ｏｎ−Ｓｉ）上にあり、線型応答を提供する。このような検出器はＣＣＤと似た性能を持つ。すなわち、特に同時的ダイナミック範囲に同じ限界を持つが、同様の解像度のＣＣＤ配列よりも低い電力消費で動作することが可能である。
【０００７】
「電荷結合素子及びアドバンス・イメージング・センサーについてのワークショップ」、１９９７年、Ｐｒｏｃ．ＩＥＥＥに、オーイデット・ペチャット及びイー・フォソンが論文「二重サンプリングを用いた広いシーン内ダイナミック範囲ＣＭＯＳ  ＡＰＳ」を開示している。この論文は、マルチフレーミングＣＭＯＳカメラに関する。ＣＣＤ対応物と似て、それぞれの明るさに適した異なる露光によりイメージの異なる領域を結像する。イメージはそれぞれの露光からサブイメージの部分こどの非線形又は線型和として再構成される。これは標準のＣＭＯＳカメラと比較してダイナミック範囲を拡大するけれど、自然の光景の広い範囲の照明強度の変化に対応できる程度には十分ではない。また、露光間の遷移においてイメージ人口物がここでも発生し、集積時間に困難さがあり、そして、電力要求を増加するＤＳＰ回路も必要である。
【０００８】
「アドバンスド・フォーカル・プレーン配列及び電子カメラ」１９９６年、Ｉｎ  Ｐｒｏｃに、デエリックス等が論文「ランダムアクセス可能アクティブ・ピクセル・イメージ・センサー」で、ダイナミック範囲の問題を解決する光ダイオード検出器による対数的ＣＭＯＳイメージング・システムを開示している。これらは６デケードまでの大変高い同時的ダイナミック範囲を持ち、薄明かりから直射太陽光までのイメージングを可能にする。残念ながら、薄明かりよりかなり暗いイメージングを達成するには、過酷すぎる熱雑音及びピクセル素子（金属酸化物半導体電界効果型トランジスタ又はＭＯＳＦＥＴ）の不一致から発生する好ましくない人工物を含む。この種のいくつかのシステムは、照明レベルに依存した帯域幅（スルー・レート又は応答速度）を持ち、低い照明強度又はレベルでは応答が遅くなる。
【０００９】
国際特許出願公開番号ＷＯ９８／５８４１１は、イメージング・システムに使用される対数出力を持つ光トランジスタ回路に関する。回路は５デケード程度までの高い同時的ダイナミック範囲を持ち、光ダイオードによる回路よりも高い利得を持ち、従って、低い照明レベルでより良い感度を持つ。その利得は、光トランジスタの幾何学とドーピング濃度により固定され、そして低い照明レベルでの利得を改良すると飽和傾向が増す。すなわち、飽和が発生する照明レベルを減少する。この結果、この回路が提供するイメージング感度の照明強度範囲は、より高いレベルを犠牲にして単により低いレベルにシフトするだけである。
【００１０】
科学／産業応用のためのセンサー、カメラ及びシステムについてのＩＳ＆Ｔ／ＳＰＩＥコンファレンス、カリフォルニア、１９９９年のプロシーデイングス、４０−４９頁に、エイ・バイバー及びピー・セイツェにより、イメージング・システムに使用するためにアバランシェ光ダイオード（ＡＰＤ）検出器配列の研究が報告されている。この文献は、Ｓｉ−ＣＭＯＳ技術（注入又は拡散）を使用して製造されて、サブ・ガイガー・モード（又は、線形と呼ばれる）の動作にバイアスされたＡＰＤを開示している。残念なことに、容認できる解像度及びイメージ品質を与えるために均一で十分に小さいＡＰＤを持つＡＰＤ検出器配列を製造することは困難であることが知られている。
【００１１】
ＣＣＤに結合された電子倍増管からなる夜間透視装置が知られている。光カソードが光景からの光子を電子に変換し、電子がマイクロチャンネル・プレートを経由して加速され、そして通常のＣＣＤ配列により検出される。この組合わせは星光ほどに低い照明レベルで動作する。しかし、マイクロチャンネル・プレートは、比較的低い照明レベルに応答して飽和を発生し、好ましくないハロー人工物をしばしば生成する大変低い同時的ダイナミック範囲を持つ。もし、普通の光レベルに偶然に曝されると損傷する。従って、昼間と夜間の両方に使用するためのカメラには使用できない。
【００１２】
他の既知のイメージング装置は、電子ボンバードＣＣＤ及び転送電子ＣＣＤを含む。これらもまた、光カソードが光景からの光子を電子に変換し、電子がＣＣＤ配列に衝突して増強されたイメージを生成する前に真空中で加速される。これらは、ＣＣＤ配列よりも大きくない同時的ダイナミック範囲を持つ。さらに、これらは高真空と高電圧を必要として、高価であり、高い電力消費を必要とする。
【発明の開示】
【００１３】
本発明の１つの目的は、光検出器回路の代替的な形を提供することである。
１つの観点では、本発明は、光ダイオード検出器及び付随読出し回路を含んだ光検出器回路において、ＣＭＯＳ部品と、光ダイオード検出器の能動領域である少なくとも１つのエピタキシャル層と、電界の均一性を増強して早まったブレークダウンを禁止するために光ダイオード検出器の境界を定めるガードリングとを組み込んでいることを特徴とする光検出器回路を提供する。
【００１４】
後でより詳細に説明するように、この観点では、本発明は、ガードリングが高電界の局所化した範囲を減少してブレークダウン特性を改善しながら、エピタキシが低コストのＣＭＯＳ技術と結合された光ダイオード特性にいくつかの改善を与えるという長所を提供する。
【００１５】
ＣＭＯＳ部品は、ＣＭＯＳ回路から絶縁されて支持する基板であり、そして光ダイオード検出器が電流倍増モードで動作でき且つ基板上にエピタキシャル的に堆積された少なくとも１つの領域を含む。光ダイオード検出器はＰＩＮ構造であってよい。
【００１６】
光ダイオード検出器は、基板中に組み込まれた１つの導電タイプの第１領域と、第１領域上の層であってそして第２アバランシュ光ダイオード領域を与える少なくとも１つのエピタキシャル層を含むアバランシュ光ダイオードであってよい。
【００１７】
光ダイオード検出器は、代替的に、ＣＭＯＳ部品中に組み込まれた１つの導電タイプの第１領域と、１つが実質的にドープされずそして他が第１領域とは反対の導電タイプである２つのエピタキシャル層を含んだ少なくとも１つのエピタキシャル層とを含み、そして第１領域と２つのエピタキシャル層とがＰＩＮダイオードとして構成されてもよい。ドープされないエピタキシャル層は、ＳｉＧｅ合金又はＳｉ1-xＧｅx材料系の量子井戸構造であってよく、ここで、組成パラメータｘの値は連続する層間で変化する。
【００１８】
別の観点では、本発明は、光ダイオード検出器及び付随読出し回路を含んだ光検出器回路において、入射する照射に対して対数的応答を与える構成され、そして回路が応答する光子を吸収するために配された少なくとも１つのシリコン・ゲルマニウム合金領域とを組み込み、このような領域が回路を支持する基板と光ダイオード検出器の少なくとも１つ中にあることを特徴とする光検出器回路を提供する。
【００１９】
この観点では、本発明は、入射する照射に対して拡張された長い波長応答の長所を提供する。
【００２０】
本発明の回路は、入射する放射に応答する回路出力に貢献するように構成された寄生的光ダイオードを組み込んでもよい。光ダイオード検出器はアバランシュ光ダイオードであってよい。
【００２１】
回路は、検出器出力を増幅し、そして検出器バイアス電圧を安定化するため検出器と直列のトランジスタ負荷にフィードバックを与えるために構成された増幅器を含んでよい。増幅器は、プッシュプル増幅器でよく、そしてミラー効果キャパシタンスを減少するために配されたカスコード・トランジスタを含んでよい。
【００２２】
別の観点では、本発明は、各々がアバランシュ光ダイオード検出器及び付随の読出し回路を含んだ光検出器ピクセル回路の配列において、各ピクセル回路が光ダイオード検出器バイアス電圧を安定化しそして検出器を照射する照射強度を示す出力を与えるために検出器と直列なトランジスタ負荷にフィードバックを与えるように構成された増幅器も含み、そして各読出し回路がそれぞれのピクセル回路内に集積化された回路素子により実現されていることを特徴とする光検出器ピクセル回路の配列を提供する。
【００２３】
この観点では、本発明はアバランシュ光ダイオード検出器を充電及び放電する必要性とピクセル配列中の付随の容量を大いに減少する。そして、入射する照射に対する応答速度改善する。
【００２４】
各アバランシュ光ダイオードは、基板上のエピタキシャル半導体材料を含んでよく、増幅器が基板から絶縁されて支持されたＣＭＯＳ回路中に組み込まれている。エピタキシャル半導体材料は、基板と組合わせられてＰＩＮダイオード構造を提供する２つのエピタキシャル層を含んでも良い。
【００２５】
各光検出器ピクセル回路に対して、基板は付随するアバランシュ光ダイオードの１つの領域を与えるドーパント材料の内部拡散を持つ。
【００２６】
各アバランシュ光ダイオード検出器は、低い入射照射強度では電流倍増サブ・ガイガー・モードで動作し、高い入射照射強度では非倍増モードで動作することができる。
【００２７】
代替的な観点では、本発明は、光ダイオード検出器及び付随読出し回路を組み込んだ光検出器回路を製造する方法において、ＣＭＯＳ回路部品を製造するステップを含み、そしてＣＭＯＳ回路部品上に、光ダイオード検出器の能動領域を提供する少なくとも１つのエピタキシャル層及び電界の均一性を増強して早まったブレークダウンを禁止するために光ダイオード検出器の境界を定めるガードリングを製造するステップも含むことを特徴とする光検出器回路を製造する方法を提供する。
【００２８】
この観点では、本発明は、ＣＭＯＳの安価さと良好な特性を与えるためにエピタキシの制御性とを組合わせた長所を提供する。
【００２９】
この方法は、ＣＭＯＳ回路部品上にガードリングを製造してガードリング内に１つの導電タイプの第１領域を形成するステップと、第１領域上に１つのエピタキシャル層を製造することを含む少なくとも１つのエピタキシャル層を製造するステップとを含んでよい。エピタキシャル層は第１領域に対して反対導電タイプの層により覆われてよく、そしてこの覆う層は多結晶シリコン層であってよい。光ダイオード検出器はアバランシュ光ダイオードであってよい。
【００３０】
この方法は、ＣＭＯＳ部品中に組み込まれた１つの導電タイプの第１領域を製造するステップと、１つが実質的にドープされず他が第１領域の導電タイプに対して反対導電タイプの２つのエピタキシャル層の製造を含む少なくとも１つのエピタキシャル層を製造して、そしてこれらを第１領域と共にＰＩＮアバランシュ光ダイオードとして構成するステップとを含んでよい。
【００３１】
ドープされないエピタキシャル層は、ＳｉＧｅ合金又はＳｉ1-xＧｅx材料系の量子井戸構造であってよく、ここで、組成パラメータｘの値は連続する層間で変化する。
【００３２】
別の代替的な観点では、本発明は、光ダイオード検出器及び付随読出し回路を組み込んだ光検出器回路を製造する方法において、ＣＭＯＳ回路部品を製造するステップを含み、そして、ＣＭＯＳ回路部品がそれ自身が読出し回路を支持する絶縁領域を受ける基板であり、読出し回路がＣＭＯＳ構造であり、そして基板上に、
（ａ）光ダイオード検出器の能動領域を与える少なくとも１つのエピタキシャル層、及び
（ｂ）電界の均一性を高めてブレークダウンを防止するために光ダイオード検出器の境界を定めるガードリング、
を製造するステップを含むことを特徴とする光検出器回路を製造する方法を提供する。
【００３３】
少なくとも１つのエピタキシャル層は、実質的にドープされずに２つの他の検出器領域間に光ダイオード検出器の中央高電界領域を提供するエピタキシャル層であってよく、他の検出器領域は相互に反対の導電タイプである。他の検出器領域の１つは基板のドープされた領域であってよい。
【発明を実施するための最良の形態】
【００３４】
以下に、本発明をより完全に理解するために、本発明の実施の形態を、例示目的のためにのみ、添付図面を参照して説明する。
【００３５】
図１を参照すると、本発明による、ダイオード接続ＭＯＳＦＥＴ  ＭＤ１の形式の対数的負荷と直列にＡＰＤ検出器ＡＰＤ１が組み込まれた対数的ピクセル回路１０が示されている。この回路１０は、通常の相補的金属酸化物シリコン（ＣＭＯＳ）技術を使用して製造された。検出器ＡＰＤ１とＭＯＳＦＥＴ  ＭＤ１は、第１回路ノードＮ１で共通接続を持つ。検出器ＡＰＤ１は、このノードと２２．５ボルトの一定の負のバイアス電圧−Ｖａｖに維持された第２回路ノードＰ１との間に接続される。第１回路ノードＮ１自身は、ソースＳ１１がピクセル出力線ＰＯ１にＭＯＳＦＥＴ読出しスイッチＭＲ１を介して接続されたＭＯＳＦＥＴソース・フォロワーＭＦ１の制御ゲートＧ１１に接続されている。ＭＯＳＦＥＴ  ＭＤ１、ＭＦ１及びＭＲ１は、ｎチャンネル装置である。スイッチＭＲ１の制御ゲートＧ１２フォワード（正）バイアスは、ノードＮ１の信号をソース・フォロワーＭＦ１を介してピクセル出力線ＰＯ１へ転送するために、後者を活性化する。ＭＯＳＦＥＴ  ＭＤ１、ＭＦ１及びＭＲ１は、集合的に読出し回路を構成し、この例では検出器ＡＰＤ１をバイアスするために使用されるよりも低い、５Ｖを越えない、低電圧で動作する。これは回路１０上のストレスを減少する。
【００３６】
ソリッド・ステート装置の当業者には理解されるように、引用された回路及び５Ｖと２２．５ＶのＡＰＤ電圧は現在の技術を反映している。このような電圧は、将来の技術で実現されるＡＰＤ様回路では、減少されることが期待される。適当な利得に必要なＡＰＤ電圧を、１５Ｖ又はその付近に減少するために、適当なドーピングにより現在のＣＭＯＳ技術を最適化することも可能である。さらに、検出器ＡＰＤ１のバイアス電圧は、要求された利得と共にアバランシュ領域中の層厚及び電界により決定される。要求される利得の減少は、ＡＰＤバイアス電圧を減少することを可能にする。
【００３７】
真空管の等価物と同様に、アバランシュ光ダイオードは、その逆バイアス電圧の大きさに依存して、４つの可能な動作モードを持つ。大変低いバイアス電圧では、漏れ電流を無視すると、電子・正孔対が入射光子によるイオン化の際に生成される。光ダイオードの能動領域内でのこれらの対の再結合の割合及び残りが電流に寄与するためにバイアス電界によりスイープされる。バイアスの増加はキャリア速度を増加して再結合の時間を減少するため、光ダイオード内の電流はバイアス電圧に比例する。より高いがまだ低いバイアス電圧では、光子でイオン化された実質的に全ての電荷キャリアが再結合なしに収集されることを確保するほど十分にバイアス電界が高くなる。そして、光ダイオード電流は大部分バイアスに依存しない。中間のバイアス電圧では、入射光子により生成された電荷キャリアは、さらなるキャリアを生成する衝突イオン化を発生する、すなわち、電流倍増する、ほどに十分に加速される。そして、光ダイオード内の電流（従って、その利得）は、バイアス電圧に比例する。高いバイアス電圧では、光子イオン化された電荷キャリアは、光ダイオードの実質的に全ての能動領域をイオン化するほど十分に加速され、ほとんどバイアスと独立な飽和電流パルスを与える。高い及び中間バイアス・モードは、周知のガイガー管の類似で、ガイガー及びサブ・ガイガー・モードとして呼ばれる。
【００３８】
本発明では、検出器ＡＰＤ１は、サブ・ガイガー又は中間バイアス・モードで動作され、従って、バイアスに依存した電流と利得を持つ。第１回路ノードＮ１は、検出器ＡＰＤ１上に入射する放射強度に依存した電圧である。検出器ＡＰＤ１を横断する逆バイアスは、ノードＮ１とＰ１の間の電圧の差であり、従って、この入射強度により変化する。さらに、回路１０の応答速度は、低い入射強度で落ちる。この理由はゲートＧ１１に付随するキャパシタンスの充電と放電の速度が等しくなく、第１回路ノードＮ１での電圧の変化速度に影響することが知られている。この電圧は、検出器ＡＰＤ１のキャパシタンス、及びゲートＧ１１と付随ノード寄生キャパシタンスの光電流の充電又は放電に依存し、そして低い光電流は遅い電圧変化を意味する。検出器ＡＰＤ１が照射される時、ノードＮ１の電圧は能動的に下に引かれる（プルダウンされる）。そしてこの効果の大きさは照射強度の関数である。また、それは負荷ＭＯＳＦＥＴ  ＭＤ１を介して弱い一定のプルアップを受ける。
【００３９】
検出器ＡＰＤ１の利得はその逆バイアス電圧により制御されるため、低入射放射強度に応答してこれに必要な追加の利得を導入することが可能である。３０の利得又は電流倍増が、その電気的ブレークダウン電界下に安全にバイアスされるＡＰＤについて選択される。より高い照明レベルでは、低いバイアスが使用されて、検出器ＡＰＤ１が通常のｐｎダイオード・モードでアバランシュの下で動作される。調整可能な検出器利得は、ダイオード接続負荷ＭＤ１のため、入射放射強度の対数に比例した出力が少なくとも５デケードで利用可能な即時ダイナミック範囲の重要な長所を提供する。この範囲は入射放射強度及び検出器利得設定からは独立である。
【００４０】
電子的に制御可能なＡＰＤ利得は、入射放射強度のより大きな全範囲をカバーするために利用可能なＡＰＤ応答範囲を上昇及び下降することを可能にする。昼間と夜間とでは利得は異なる。夜間ではより大きい利得、従って感度、を持つが、常に高い同時的ダイナミック範囲を持つ。入射放射強度の減少に応答して、ＡＰＤ１を横断する逆バイアス電圧を増加することにより、ピクセル回路はモニターされている光景の状態、例えば、夕暮れ、の変化に適するように検出器利得を変化するように自動的に再構成することができる。この目的のために、入射放射強度は光景について、又は、光景領域について平均化される。光景について平均化することが最も単純である。しかし、例えば、もし、検出器配列中のＡＰＤの異なるグループが異なる光景領域の放射強度をイメージするために異なる利得を持つことが都合の良い場合は、光景領域について平均化することもできる。後者は、異なる利得のＡＰＤ利得間の境界から発生する不連続性の効果を除去するための信号処理を必要とするだろう。しかし、増強された同時的ダイナミック範囲を与えるだろう。
【００４１】
図２を参照すると、前述した部分が同様の参照符号で示される、検出器ＡＰＤ１がその中に形成されたＣＭＯＳ構造１２が断面図として示されている。この構造１２は、ピクセル回路の一部を表すことを意図している。この回路は、１４に示された共通の基板部分上の単一集積回路（図示しない）中に組み込まれたピクセル回路の配列の一部である。基板１４は、ｐタイプＳｉである。その上にｐタイプ・ウェル１６とｎタイプ・ウェル１８が形成されていて、前者が後者を囲み、これらのウェルは基板１４中へのドーパントの拡散により製造される。ｎタイプ・ウェル１８は、ｐ＋及びｎ＋注入／拡散領域２０と２２を有する。“＋”は高いドーピングを示す。
【００４２】
検出器ＡＰＤ１は、ｐ＋領域２０及びそのウェルの残りのｎタイプ領域の間のｎタイプウェル１８中にある。後者は、ｎ＋領域２２を介してノードＮ１に接続されて、そして近くの基板１４上に集積化された読出し回路、すなわち、ＭＯＳＦＥＴのＭＤ１、ＭＦ１、及びＭＲ１（図示しない）に接続されている。図２に示される光ダイオード検出器ＡＰＤの配列中で、各ＡＰＤはｐタイプ基板中に集積化された分離した浮遊ｎウェルを占める。
【００４３】
検出器キャパシタンスは、検出器ＡＰＤ１がその中に形成されるｎタイプ・ウェル１８に主として寄与され、回路１０の応答速度に影響する。ｎタイプ・ウェル１８と周囲のｐタイプ・ウェル１６及びｐタイプ基板１４の間に寄生ｐ−ｎ光ダイオードＰＰＤ２１及びＰＰＤ２２が存在する。これらはＡＰＤではない。しかし、もし、構造１２への入射放射から遮蔽されない場合、それらは電子−正孔対を生成することにより応答する。光ダイオードＰＰＤ２１とＰＰＤ２２は、検出器ＡＰＤ１と周囲のｐタイプ・ウェル１６及びｐタイプ基板１４との間のある程度の隔離を与える。
【００４４】
ｐタイプ・ウェル１６は環状であり、光ダイオードＰＰＤ２１も同様であり、断面図では２つの位置で出現する。光ダイオードＰＰＤ２１とＰＰＤ２２は、ＡＰＤ１と実効的に並列であって、読出し回路に接続されたｎ＋領域２２と直列である。従って、これらは回路１０により得られた光生成電荷キャリア濃度を増加し、よって、回路の充填ファクター（光電流を発生する入射放射に露出された回路面積の割合）を増加し、低光感度と信号対雑音比を増加する。
【００４５】
ｐタイプ基板１４を使用することが便利だが、ＡＰＤ１は構造１２の全ての導電タイプを逆転した等価物で生成できる。すなわち、ｎタイプがｐタイプで置換され、逆も同様である。そして、ＡＰＤ１は、より低い雑音特性を持った電子開始アバランシュを有する。
【００４６】
図３を参照すると、本発明のｎチャンネル回路１０と等価なｐチャンネルの別のピクセル回路３０が示されている。これは第１回路ノードＰ３でダイオード接続ＭＯＳＦＥＴ  ＭＤ３に接続されたＡＰＤ検出器ＡＰＤ３を組み込んでいる。検出器ＡＰＤ３は、このノードと２２．５ボルトの一定の正バイアス電圧＋Ｖａｖに維持された第２回路ノードＮ３との間に接続される。第１回路ノードＰ３は、ソースＳ３１がピクセル出力線ＰＯ３にＭＯＳＦＥＴ読出しスイッチＭＲ３を介して接続されたＭＯＳＦＥＴソース・フォロワーＭＦ３の制御ゲートＧ３１に接続されている。ＭＯＳＦＥＴ  ＭＤ３、ＭＦ３及びＭＲ３は、例えば制御ゲート３１上のドットで示されるようにｐチャンネル装置である。回路３０は前述したのと同様に動作する。スイッチＭＲ３の制御ゲートＧ３２フォワード（負）バイアスは、ノードＰ３の信号をソース・フォロワーＭＦ３を介してピクセル出力線ＰＯ３への転送を活性化する。前述と同じく、ノードＰ３の電圧は検出器ＡＰＤ３上に入射する放射強度に依存する。
【００４７】
図４を参照すると、前述した部分に同様の符号を付して、検出器ＡＰＤ３がその中に形成されるＣＭＯＳ構造３２の断面図が示されている。それは、ｎタイプ・ウェル３８を囲んだｐタイプ・ウェル３６がその上にあるｐタイプ基板３４を含む。ｎタイプ・ウェル３８はｐ＋及びｎ＋埋込領域４０と４２を有する。構造１２と異なり、高電圧Ｖａｖに結び付けられるのはｎタイプ・ウェル３８であり、集積回路上の配列中の全てのＡＰＤを共通のｎタイプ・ウェル内に置くことができ、スペースを節約する。
【００４８】
寄生ｐ−ｎ光ダイオードＰＰＤ４１とＰＰＤ４２とが、ｎタイプ・ウェル３８と周囲のｐタイプ・ウェル３６及び基板３４との間に存在し、動作中、これらは検出器ＡＰＤ３よりも高いバイアスをそれらの間に持つ。これらは後者よりも前にブレークダウンするかもしれない（これらの構造が良く制御できないため）。さらに、これらの電流は検出器ＡＰＤ３光電流に加えるために収集できない。これらは電源接続、すなわち、接地の基板３４と２２．５ボルトのノードＮ３、を横断する分路として作用するように間に実効的に接続されるからである。シミュレーションによると、ｎタイプ・ウェルから基板ジャンクション３８／３４に最大の光電流を持つことが示唆され、この場合、前述の通り、それを収集できないので、欠点である。従って、回路３０は、ｐチャンネル実現を選択するという特別の理由がある時にのみ使用されるであろう。
【００４９】
図５は、本発明による入射放射強度によりＡＰＤ利得の変動を中和するフィードバックを用いた別のＡＰＤピクセル回路５０を示す。これは、第１回路ノードＮ５でＭＯＳＦＥＴ負荷ＭＬ５とｎチャンネル第１増幅器ＭＯＳＦＥＴ  ＭＡ５１の制御ゲートＧ５２とに接続したＡＰＤ検出器ＡＰＤ５を組み込んでいる。検出器ＡＰＤ５は、図２に示された検出器ＡＰＤ１と同じ方法で、すなわち、ｎタイプ・ウェル（図示しない）内に製造される。それは、第１回路ノードＮ５と２２．５ボルトの一定の負バイアス電圧−Ｖａｖに維持された第２回路ノードＰ５との間に接続される。第１増幅器ＭＯＳＦＥＴ  ＭＡ５１は５２でｐチャンネル第２増幅器ＭＯＳＦＥＴ  ＭＡ５２とドレイン対ドレイン接続され、この組合わせは高利得増幅段を提供する。第２増幅器ＭＯＳＦＥＴ  ＭＡ５２は制御ゲートＧ５３を活性化電圧（図示しない）のソースに接続している。共通ドレイン接続５２自身は負荷ＭＯＳＦＥＴの制御ゲートＧ５１及び制御ゲートＧ５４により活性化されるＭＯＳＦＥＴ読出しスイッチＭＲ５を介してピクセル出力線ＰＯ５に接続されている。
【００５０】
回路５０は、配列中のいくつかのピクセルに共通なＰ５においてピクセル毎に高負電圧（例えば、−２２．５ボルト）を必要とする。この回路では（回路１０と３０とは異なり）、ノード５における電圧は、共通ドレイン接続５２での増幅器ＭＯＳＦＥＴ対ＭＡ５１とＭＡ５２の出力信号からそのゲートＧ５１へのフィードバックの結果として、負荷ＭＯＳＦＥＴ  ＭＬ５の動作により安定化される。この対は、ノードＮ５での電圧を実質的に一定に維持するために負荷ＭＯＳＦＥＴ  ＭＬ５を駆動する高利得を与える。これは、ＡＰＤ出力帯域幅（応答速度）の入射放射強度に対する依存を大きく減少する。これは、ノード電圧、従って、ＡＰＤ５を横断する電圧が実質的に固定されて、大きなキャパシタンス、すなわち、検出器ＡＰＤ５と付随するゲートとノードの寄生キャパシタンス、を充電又は放電するための光電流の必要性が回避されるからである。低い光レベルでは、光電流は小さい。そして、フィードバックを持たない回路１０などでは、光電流がこのキャパシタンスを充電又は放電するために高い光レベルの等価物と比較して相対的に長い時間を必要とする。
【００５１】
ＭＯＳＦＥＴ増幅器対ＭＡ５１とＭＡ５２を通過して流れる電流は、活性化ソース（図示しない）からの電圧により制御される。ピクセルが読み出される際又はすぐ前に、活性化ソースは、ｐチャンネル増幅器ＭＯＳＦＥＴ  ＭＡ５２のゲートＧ５３を低い電圧にバイアスして、このＭＯＳＦＥＴを導通する。そして、ピクセル回路５０は、出力線ＰＯ５にノード５２を接続するＭＯＳＦＥＴスイッチＭＲ５を導通するゲートＧ６４に読出し電圧を加えることにより、読み出される。読出し時以外は、活性化ソースはゲートＧ５３を高く維持して、増幅器対ＭＡ５１とＭＡ５２を遮断して、そして電力消費を減少する。これは、ピクセル回路の大きな配列では重要な点である。
【００５２】
回路１０と同じく、ＡＰＤ５は、ｐタイプ基板上で周囲にｐタイプ・ウェルを持つｎタイプ・ウェル内に形成される。ＡＰＤ５からの出力はｎタイプ・ウェルからであり、寄生ウェル基板光ダイオード（図示しない、ＰＰＤ２と等価物）からの光子生成電流（非アバランシュ）を収集して、検出器ＡＰＤ５からの電流に加えて、低光感度を増加して、信号対雑音比を増加することを可能にする。
【００５３】
回路５０は、ＭＯＳＦＥＴ負荷ＭＬ５を介してソースされる時、閾値以下に十分に小さい電流をＡＰＤ５が生成するために、対数的応答を与える。この電流についてその他の経路はない。そして、それは全てＭＯＳＦＥＴ負荷ＭＬ５を通過して、従って、それは弱い反転モード（すなわち、閾値以下）で動作する。増幅器対ＭＡ５１とＭＡ５２は、ＭＯＳＦＥＴ負荷ＭＬ５と一緒に、ＡＰＤ電流をソースするのに必要なまで負荷トランジスタゲートＣ５１の電圧を駆動するフィードバック・ループを形成する。さらに、ＭＯＳＦＥＴ負荷ＭＬ５は、弱い反転で動作し、従って、ゲートＣ５１における電圧は対数的にＭＯＳＦＥＴ負荷ＭＬ５のドレイン電流に関係する。このため、ノード５２での電圧はＡＰＤ５を流れる電流を対数的に符号化する。
【００５４】
ＡＰＤ５に付随してｎタイプ・ウェルと基板との間に相当のキャパシタンス、及び、ノード５に付随して他のキャパシタンスが存在する。このキャパシタンスは、負荷トランジスタゲートＧ５１へのフィードバック・ループがｎタイプ・ウェルの電圧を顕著に変化させないことを確保するため、回路５０の応答速度に大きな影響を与えない（回路１０と３０とは異なり）。この結果、これらキャパシタンス上の電荷は実質的に一定に留まり、回路５０が入射放射強度にかかわらず同様な速度で暗い及び明るい遷移に応答することを可能にする。シミュレーションによると、回路５０は暗い光のレベルの遷移について、回路１０のそれと比較して、約７０％速い応答を持つ。そして、前者は約６デケードの照明強度について実質的に一定の帯域幅を持つ。
【００５５】
図６は、回路５０のｐチャンネル等価物の回路６０を示す。すなわち、回路６０中の全てのトランジスタは、増幅器対の１つＭＯＳＦＥＴ  ＭＡ６１を除いて、ｐチャンネルである（ゲート上のドットにより示される）。この結果、アバランシュ、読出し、及び供給電圧は反転される。それは、回路５０の一定の帯域幅の長所と、回路３０の寄生光ダイオード電流に対する不感性の短所を持つ。その他の点では、それは回路５０の等価物のように動作するので、これ以上説明しない。
【００５６】
図７は、本発明による別のＡＰＤピクセル回路７０を示す。これは、プッシュプル増幅器と異なる電力節約構成を使用することを除いて、回路５０と似ている。これは第１ノードＮ７においてｎチャンネルＭＯＳＦＥＴ負荷ＭＬ７と、ｎチャンネル第１増幅器ＭＯＳＦＥＴ  ＭＡ７１及びｐチャンネル第２増幅器ＭＯＳＦＥＴ  ＭＡ７２のそれぞれの制御ゲートＧ７２及びＧ７３とに接続されたＡＰＤ検出器ＡＰＤ７を組み込んでいる。第１及び第２増幅器ＭＯＳＦＥＴ  ＭＡ７１及びＭＡ７２はノード７２で一緒にドレイン対ドレインで接続されている。これらは集合的にプッシュプル増幅器を形成して、回路５０中の等価物よりもずっと高い利得段を与える。
【００５７】
検出器ＡＰＤ７は、検出器ＡＰＤ１と同じ方法で形成される。すなわち、ｎタイプ・ウェル（図示しない）内に形成される。これは、第１回路ノードＮ７と２２．５ボルトの負バイアス電圧（−Ｖａｖ）に維持されている第２回路ノードＰ７との間に接続されている。共通ドレイン接続７２自身は、負荷ＭＯＳＦＥＴの制御ゲートＧ７１及び制御ゲートＧ７４により活性化されるＭＯＳＦＥＴ読出しスイッチＭＲ７を介してピクセル出力線ＰＯ７に接続されている。
【００５８】
プッシュプル増幅器ＭＯＳＦＥＴ  ＭＡ７１及びＭＡ７２は、回路５０よりもずっと大きい利得、すなわち、５のファクターの改善を与える。これは入力レベルの与えられた変化に対してより大きい、従ってより速い応答を与える。プッシュプル構成は回路５０の等価物よりも大きい電流を使用する欠点がある。従って、電力消費がより高い。
【００５９】
図８は、参照符号７を８に置換えた以外は同様な特徴（もし、あれば）に同様な参照符号を使用し、回路７０にアドレス回路を加えることにより得られる、本発明による別のＡＰＤピクセル回路８０を示す。アドレス回路は、ｐチャンネルＭＯＳＦＥＴ増幅器ソースＳＡ８２に接続された活性化線８３と、読出しスイッチゲートＧ８４に接続された選択線８５とからなる。線８３は、回路読出しの直前とその最中を除いて、通常は接地電位にある。読出しの直前は、それは５ボルトにスイッチされて、増幅器ＭＯＳＦＥＴ対ＭＡ８１及びＭＡ８２に供給電圧を供給する。この対への電流が定常値に安定することができる短い時間の経過後、選択線８５が５ボルトにスイッチされて、スイッチＭＲ８を活性化して、ノード８２の回路応答信号を出力線Ｐ０８に接続する。活性化及び選択線８３及び８５は、読出しの直後に接地電位にスイッチされて戻る。これは、増幅器対ＭＡ８１及びＭＡ８２が回路８０がオンの時間の相対的に小さい部分について電流を流すため、高い電力消費を部分的に中和する。
【００６０】
図９は、非集積化、対数的応答を与える回路９０を示す。これは、増幅器ＭＯＳＦＥＴ  ＭＡ９１及びＭＡ９２の対の間にカスコード・トランジスタＭＣ９を追加した回路５０の等価物である。トランジスタＭＣ９は、動作中にカスコードに適した電圧Ｖｃａｓｃｏｄｅにバイアスされるゲートを持つ。これは、ノードＮ９に付随して、増幅器ＭＯＳＦＥＴ  ＭＡ９１のミラー効果から発生する見かけ上の大きなキャパシタンスを減少する。これは、回路９０の速度を過剰な電力消費の欠点無しに回路７０の速度に近づくように増加する。しかし、後者と比較して回路９０は増加したシリコン面積を必要とする。その他の点では、回路９０は、前述したものと等価であり、これ以上説明しない。
【００６１】
図１０は、集積化した線形応答のアクティブ・ピクセルを与える回路１００を示す。これは、ＡＰＤ検出器ＡＰＤ１０と直列なダイオード接続負荷ＭＤ１をトランジスタＭＦ１０により置換し、ゲートＧ１０１とドレインＤ１０１との間の接続が無い、回路１０の等価物である。これは、入射放射強度に比例した回路応答を与える（オフセットを無視した）。回路１００の部分で回路１０と等価な部分は、後者の最初の１を１０に置換えた同様な照符号で示している。
【００６２】
回路は、以下の通り、集積化したモードで動作する。最初に、図中の「リセット」により示されるように、負荷ＭＦＬ１０のゲートＧ１０１が高電圧に取られる（すなわち、供給電圧Ｖｄｄ）。この結果、負荷ＭＦＬ１０は低抵抗になり、検出器ＡＰＤ１０に接続した内部ノードＮ１０を高電圧にする。そして、読出しトランジスタＭＲ１０がそのゲートＧ１０１をフォワード・バイアスすることによりオンにスイッチされる。そしてピクセル回路の「リセット・レベル」、すなわち、この時のノードＮ１０の信号、がそれを出力線ＰＯ１０に送ることにより読み出される。次に、ゲートＧ１０１が予め定められた集積化期間の間だけ低電圧に取られる。そして、負荷ＭＦＬ１０は高抵抗となり、検出器ＡＰＤ１０を供給電圧Ｖｄｄから隔離する。
【００６３】
ノードＮ１０は、最初に、リセット電圧レベルにより設定された電圧（しかし、必ずしも等しくない）である。これは、検出器ＡＰＤ１０を導電状態にする入射放射から生ずる光電流により放電される。この放電が生ずる程度は、光電流の大きさに依存する。集積化期間の終わりに、ノードＮ１０に残る残留電圧が読み出される。このような配列中の異なる回路１０間の閾値電圧の変動を相殺するため、この残留電圧はリセット・レベルから引算される。この操作は相関性２段抽出法の形式であり、ある程度は１／ｆ読出し雑音も減少する。
【００６４】
回路１００は、ノードＮ１０を放電するために利用可能な光電流がほとんど無く、従って、測定可能な信号を得るために集積化時間が好ましくないほど長い時、低光レベルでの遅い動作の欠点を持つ。さらに、その線形応答は、対数的等価物から利用可能なものと比較して顕著に低い同時的ダイナミック範囲を生ずる。
【００６５】
回路及び検出器の製造を以下に説明する。ＣＭＯＳピクセル回路がＣＣＤ検出器を備えたカメラに対して持つ特別な長所は、前者が標準のＣＭＯＳ製造ラインで製造できることである。最近の信号処理回路は、ＣＭＯＳにより実現されていて、ＣＣＤプロセスで簡単に達成できない。この結果、ＣＣＤ検出器は処理及び読出し回路の製造について問題を持つ。
【００６６】
ピクセル回路は、全照射領域に対する感光性表面領域の比としての実効充填ファクターを有する。そして、これは入射放射に対する感度を増すために増加できる。従来回路は、それらの上側表面の大部分が金属で覆われて照射からそれらを遮蔽してそれらの検出器だけを露出していた。これでは、光子がこのような回路中のダイオードに到達して寄生的光電流を発生することを防止して、実効充填ファクターを減少する。
【００６７】
実効充填ファクターは、金属遮蔽を取り除いて、ピクセル全体が照射できるようにすることにより増加できる。これは漏れ電流の増加を生ずるが、漏れ電流を十分に超過した感度を増加する使用可能な光電流の利得を達成することができる。
【００６８】
図１１は、従来技術（非アバランシュ）の光ダイオード検出器構造１２０を示し、拡散ドーピングで形成された環状ｐタイプ・ウェル１２４と中央ｎタイプ・ウェル１２６が内に形成されたエピタキシャル製ｐ−（軽くｐタイプにドープされた）基板１２２を含む。構造１２０は、２つのｎ＋（強くｎタイプにドープされた）領域１２８及び１３２を有する。後者の内、領域１２８は、前述したように外部ＣＭＯＳ読出し回路（図示しない）の一部であり、領域１３２はｎウェル１２６への接点を与える。入射放射は矢印１３４などで示される。この放射の大部分の光子は吸収され、大部分の荷電キャリアがＣＭＯＳ領域１２４乃至１３２の下の基板１２２で発生される。光ダイオード構造が、基板１２２とｎ＋領域１２８及び１３２の間に存在し、光生成電子の収集のための大きな実効収集領域を提供する。これは、空乏領域と印加された反転バイアスに起因した内部電界を有する。ドーピング・レベルに起因して、ｐ−基板１２２とｐタイプ・ウェル１２４との間に静電障壁が存在する。基板１２２内で放射の吸収により光キャリア（電子・正孔対）が生成される時、この障壁は、基板１２２と共にｐｎ接合を形成するｎウェル１２６の近傍に電子が拡散されるまで、電子の収集を防止する。この接合の電界が、電子を出力接点領域１３２へ駆動する。
【００６９】
もし、従来の金属又はポリマー光遮蔽が基板１２０から除去されると、その上側表面１３６はほとんど全体的に入射放射に露出され、金属回路により遮蔽される部分を除いて感光性を持つ。この構成は、構造１２０に接続されたＣＭＯＳ読出し回路の部分を形成するｐｎ接合、すなわち、ｎ＋領域１２８とｐウェル１２４との間などの接合、における光生成漏洩電流を増加する結果となる。しかし、漏洩電流は、基板１２２内で生成されてウェル１２４と１２６との間の光ダイオードで捕獲される有用な光電流により補償される。
【００７０】
図１２を参照すると、図１１と関連して説明されたような高い充填ファクターを用いた本発明の回路のためのＡＰＤ検出器構造１４０が示されている。これは、エピタキシャル製ｐ−シリコン基板１４２を含み、その中に環状ｐタイプ・ウェル１４４とｎ＋タイプ・ウェル１４６が注入されている。後者は前述したように外部読出し回路（図示しない）の部分である。ジグザグ線１４８で示されるように、基板１４２は図示されるよりもずっと厚い。ウェル１４４は、ＡＰＤ１５０の下の領域１４２ａを除いて、基板１４２の全幅を横断して延びている。基板領域１４２ａの上に、連続的エピタキシャル・シリコン層がエピタキシャル的に成長される。すなわち、ｎ層１５２がドープされない高抵抗層１５４を支持し、そして、この層１５４が外部回路へ接続のためのｎ＋層１５６を支持している。ｐｎダイオード接合１５７が、層１５２と基板領域１４２ａとの間に存在し、動作中に逆バイアスされて、ＡＰＤとしてサブ・ガイガー（電流倍増）モードで動作する。バイアス下では、照射が無いとｎタイプ層１５２及び高抵抗層１５４は実質的に完全に電荷キャリアが欠乏される。電荷キャリアの増幅又は倍増のプロセスは、高抵抗層１５４中で発生する。
【００７１】
入射放射が矢印１５８などで示される。この放射の大部分の光子は、ウェル１４４とＡＰＤ１５７の下の基板１４２内で吸収されて、大きい実効光収集領域又は高い充填ファクターを与える。ＡＰＤ１５７に対する逆バイアスは、ｎ＋領域１５６がｐ−タイプ基板領域１４２ａに関して正にバイアスされていることを意味し、後者がこの目的のために基板接点（図示しない）を有する。基板１４２及びＡＰＤ１５７内での放射の吸収により生成された電子・正孔対はこの電界により、それぞれ、ｎ＋層１５６（電子）と領域１４６（正孔）へ駆動されて、光電流を与える。構造１４０は遮蔽されていない。その上側表面１４６は回路を無視して入射光に完全に露呈するように設計されていて、高い充填ファクターと放射の検出の高い確率を与える。さらに、ＡＰＤ１５７は、光電流を増幅してそれが現れるピクセル回路（図示しない）からの出力を増加する電流利得の長所を提供する。これは、４００ｎｍ乃至１０００ｎｍ、すなわち、シリコンＣＭＯＳ装置の動作波長インターバルを持つ。
【００７２】
図１３に、本発明のシリコン・ゲルマニウム（ＳｉＧｅ）合金材料を使用した回路のためのＡＰＤ検出器構造１６０が示されている。この材料の使用は動作波長インターバルを増加して、好ましい電流利得を達成するのに必要なＡＰＤバイアス電圧を減少する。また、標準のＣＭＯＳと比較して装置の均一性を改良すると考えられる。構造１６０は、エピタキシャル製ｐ−シリコン基板１６２を含み、その中に環状ｐタイプ・ウェル１６４と中央ｎタイプ・ウェル１６６と、外部回路（図示しない）への接続のためのｎ＋タイプ領域１６８が注入されている。ジグザグ線１６２＊で示されるように、基板１４２は図示されるよりもずっと厚い。ｎ＋層１７０が、中央ｎタイプ・ウェル１６６内に注入されて、周囲のｐタイプ・ウェル１６４内に少し延びている。構造１６０は、一般に１７２に示されるＰＩＮダイオード構造のＡＰＤを含み、ｎ＋層１７２上にエピタキシャル成長されたＳｉ又はＳｉＧｅ合金の５つの連続層を含む。すなわち、上方に連続して、ＡＰＤ１７４は、ｐタイプＳｉ層１７６、ドープされていない高抵抗Ｓｉ層１７６、ＳｉＧｅ合金層１７８、ドープされていない高抵抗Ｓｉ層１８０、及び外部回路に接続するためのｎ＋Ｓｉ層１８２を含む。ＳｉＧｅ層１７８は、ＡＰＤ１７２の主要光子吸収領域を提供する。これは、隣接するＳｉ層１７６及び１８０との格子不一致に起因する歪を持ち、その厚さは光子の十分な吸収に適して十分に小さい。これは、ＳｉＧｅ量子井戸（ＱＷ）構造、すなわち、Ｓｉ1-xＧｅx、により置換できる。ここで、組成パラメータｘの値は、例えば、１００の層を含むＱＷ構造で、１０ｎｍ厚の連続した層間で２つの値を交互に取る。
【００７３】
ｎ＋層１８２は上側表面１８４を有する。その他では、構造１６０は上側表面１８６を有する。構造１６０は、確認されておらず、そして、層１７０及び１７４乃至１８０が適当にバイアスされることを確保するために追加のバイアス接続が必要かもしれない。なぜなら、これらはｐｎダイオードをバック・ツー・バックでもつＰＩＮ（ｐタイプ／真性／ｎタイプ）ダイオードを形成するからである。ｐｎ接合のバイアスは周知であり、半導体装置分野の当業者にとりなんら困難ではない。
【００７４】
入射放射が矢印１８８などで示される。前述した１４０などの構造と同様に、動作では、事実上、上側表面１８８及び１８６の全体が照射されて、入射光子が基板１６２内に吸収され、高い充填ファクターを与える。ＡＰＤ１７２を逆バイアスにするため、ｎ＋層１８２（従って、ｐタイプ層１７４も）は基板１６２に対して正にバイアスされる。基板１６２とＡＰＤ１７２の中で生成された光イオン化電子・正孔対は、それぞれｎ＋層１８２と１６８へとＡＰＤ内部電界により駆動されて、光電流を与える。前と同じく、構造１６０は高い充填ファクターのために遮蔽されていない。領域１６４と１６６はそれらの間にｐｎ＋ダイオードを形成して、光電流に寄与する。ＡＰＤ１７２は光電流を増幅して出力を増加するための電流利得を与える。しかし、前の装置と異なり、ＡＰＤ１７２は、シリコンＣＭＯＳ装置と比較して拡張された長波長応答を有する。これは、ＳｉＧｅ合金層１７８がＳｉと較べてより小さいバンドギャップを持つ光子吸収領域を与えるからであり、また、これはＣＭＯＳ等価物と比較してＡＰＤ１７２のアバランシュ電圧を減少する効果も持つからである。
【００７５】
代替的な観点では、本発明はＳｉＧｅ／Ｓｉ基板上のＣＭＯＳ上に通常（すなわち、非ＡＰＤ）のｐ−ｎダイオードを含んだピクセル回路を提供する。図１４を参照すると、前述したものの等価な部分が、１００を２００の符号で置換した類似の参照符号で示された、エピタキシャル成長されたｐ−ＳｉとＳｉＧｅ基板層２０２と２０４を導入した、前述の構造１２０と等価な光ダイオード検出器構造２００が示されている。これらの層は、ウェハ基板２２２とｐタイプ及びｎタイプ・ウェル２２４及び２２６との間に導入される。ＳｉＧｅ層２０４は、代りに前述の量子井戸構造にしてもできる。低熱バジェットＣＭＯＳ工程が、構造の波長応答を拡張するエピタキシャル層２０２と２０４に大きな劣化を生ずることなく、ＣＭＯＳ読出し回路（図示しない）を製造するために使用される。その他の点では、構造２００の部分と動作モードは前述したものと同じであり、これ以上は説明しない。
【００７６】
また、本発明は、ＳｉＧｅ／Ｓｉ基板上のＣＭＯＳ上のＡＰＤ構造を含んだピクセル回路を提供する。図１５を参照すると、ＳｉＧｅ合金を組み込んだエピタキシャル成長されたＡＰＤ２７２を含んだ光ダイオード検出器構造２６０が示されている。これは、ウェハ基板２６２とｐタイプ及びｎタイプ・ウェル２６４及び２６６との間に導入されたエピタキシャル成長されたＳｉＧｅとｐ−Ｓｉ基板層２６１と２６３とを持つ点を除いて、構造１６０と等価である。また、ここで、前述した部分と等価な部分は１００だけ参照符号を増加させた同様の参照符号で示す。前述と同様に、エピタキシャルＳｉＧｅ基板層２６１は、ＡＰＤ２７２に加えて、拡張された波長応答を与える。この構造２６０の他の観点は前述したものと同じである。代替的に、ＡＰＤ１５０に等価なシリコンＡＰＤがＡＰＤ２７２と置換するために使用できる。別の代替として、ＳｉＧｅＡＰＤ層２７８は、基板層２６１とは異なるＧｅの比を持つことができる。もし、より低い温度の処理ステップがその製造に続くと、特に、ＳｉＧｅＡＰＤ層２７８は、より高いＧｅ比で製造できる。ＡＰＤ２７８中のより高いＧｅ比は、基板層２６１中で可能なよりも低い波長での応答を与える。ＳｉＧｅＡＰＤ層２７８は、前述したように代りに量子井戸構造にしてもできる。
【００７７】
構造２６０は、層２７０及び２７４乃至２８２が適当にバイアスされることを確保するために、バイアス接続が必要である。これらは、ｐｉｎとバック・ツー・バックのｐｎダイオードを形成する。このような接合のバイアスは周知であり、半導体装置分野の当業者にとり困難ではない。
【００７８】
構造２６０とその代替は、検出器であり、吸収／検出と倍増の機能は主として分離されている。大部分の光子は吸収されて、電子・正孔対が２６１と２６３のような相対的に厚い低電界基板領域で生成される。一方、これらキャリアの倍増は、十分に高い電界の下にあるＡＰＤ２７２中に注入される時に発生する。光子吸収はもし領域２６１が量子井戸構造である場合には増強される。
【００７９】
シリコンと較べて、ＳｉＧｅ量子井戸は１５００ｎｍより下の近赤外線スペクトル領域で増加された吸収係数を持つ。これらは、約１０５０ｎｍのシリコンのカットオフを超えて拡張された検出器応答を与える。これらは、ＳｉＧｅ合金組成とその光閉じ込め効率に依存して、１３００ｎｍ乃至１４００ｎｍの範囲にカットオフを持つ。薄いＳｉＧｅ倍増領域、すなわち、図１５中の層２７８、はシリコン等価物よりも低いバンドギャップを持ち、より低い逆バイアス電圧で電流利得を与える。これは、実質的な漏洩を発生し又はピクセル回路に関連した他の接合中でブレークダウンを発生するには不十分なバイアス電圧で、ＡＰＤ２７２中で倍増を発生する構成の可能性を与える。
【００８０】
また、本発明は、ＣＭＯＳ基板とエピタキシャル層との組合わせにより形成されるＡＰＤ構造を含むピクセル回路を提供する。図１６を参照すると、注入されて環状ｐウェル３０６により囲まれた中央円形ｎウェル３０４を持つｐ−基板３０２の光ダイオード検出器構造３００が示されている。ｎウェル３０４は、その中にｎ＋接点３０８及び断面図では２つの領域として見える環状ｐ＋ガードリング３１０を注入形成している。ガードリング３１０内のｎウェル３０４の部分の全幅にわたり、浅いｎ＋注入層３１２を設けるためにリン又は砒素が低いドーズで注入される。
【００８１】
注入層３１２までを含む構造３００を製造するために、標準ＣＭＯＳプロセスのみが含まれ、結果としてのコストの長所を持つ。その後、ｐ＋ガードリング３１０の内側領域の注入層３１２上の、アモルファス絶縁体（図示しない）上に、ホウ素が高度にドープされたｐ＋層３１４を製造するために、エピタキシが使用される。層３１４は、結晶材料３１０及び３１２上に堆積される場所３１４ａでは、エピタキシャル又は単結晶Ｓｉである。これは、アモルファス絶縁体上に堆積される場所３１４ｂでは、多結晶である。これは時々、「エピ・ポリＳｉ」と呼ばれる。説明を簡単にするため、実際には存在するさまざまな層（例えば、絶縁層）が図面からは省略されている。すなわち、エピ・ポリＳｉ層３１４の領域の支持構造は、その中央水平領域を除いて示されていない。実際は、エピ・ポリＳｉ層３１４は、ｎウェル３０４上にある層構造内の孔中におけるエピタキシにより製造される。これは、ＡＰＤ逆バイアス電圧Ｖａｖに接続するための金属接点３１６を持つ。そして、別の金属接点３１８が、前述の実施の形態で説明したように信号をピクセル処理回路（図示しない）へ出力するためにｎ＋接点３０８に接続されている。
【００８２】
ｎ＋注入層３１２とｐ＋エピ・ポリＳｉ層３１４は、それ自身がｎウェル３０４と共に環状ダイオードを形成するガードリング３１０内に画定された円形（図で見える）のアバランシュ光ダイオードの電気的に能動領域である。注入及びエピ・ポリＳｉ層３１２及び３１４は、共に高度にドープされていて、このため、低抵抗である。この結果、接点３１６に印加された逆バイアス（負）電圧は、ｎ＋ｐ＋接合であるこれらの境界にほとんど出現し、このため、この接合を横断して大きな電界が発生する。この電界は、ｐ＋ｎガードリングとｎウェルとの組合わせの環状ダイオードに付随した接合の電界と較べて、そのより低いｎウェルのドープ及びその結果の高抵抗を持つため、高い。従って、注入／エピ・ポリ・ダイオードは環状ダイオードよりも低い逆電圧でアバランシュして、従って、アバランシュが前者に閉じ込められる。さらに、層３１４はエピタキシャルで製造されるため、従来の拡散又は注入ＣＭＯＳ層と較べて、構造をより制御でき、ＡＰＤにその横断面に沿ってより均一なサブ・ガイガーとアバランシュ特性を与え、そして配列の異なるピクセル回路内でより均一なＡＰＤを与える。ＣＭＯＳは、さまざまな利得とサブ・ガイガー及びアバランシュ特性を持つＡＰＤを与え、このため、異なる回路のＡＰＤの間で認容できるほど一致したピクセル回路配列を製造することができない。
【００８３】
また、エピタキシャル層３１４は、全体に注入及び／又は拡散で製造される標準ＣＭＯＳ  ＡＰＤの問題であるＡＰＤの動作がブレークダウン又は好ましくない程度にそれに近くなる、ことなく得られる電流倍増又は利得を与える。最後に、ガードリング３１０のため、注入／エピ・ポリ・ダイオードは円形であり、それを横断する電界はＣＭＯＳと較べて増強された均一性を持つ。すなわち、これは、ＡＰＤ横断面の小さい領域で早まったアバランシュを与える角又は鋭角端での幾何学的効果に起因する好ましくない電界の局所的な増強を受けにくい。
【００８４】
また、一般的に円形又は楕円形のガードリング内に製造された実質的に角のないアバランシュ光ダイオードは、ピクセル配列中において角を持つＡＰＤを繰返す困難性に較べて、製造の際により良く繰返すことができるため、均一性を改良できる。これは、早まったブレークダウンの傾向を持つ角及び付随の高電界領域を回避して、ガードリングを横断して延びるアバランシュ光ダイオード横断面中により良く分布された電流倍増を与える。
【００８５】
別の観点では、本発明は、長波長放射応答を拡大してバイアス電圧要求を減少するため、ＳｉＧｅを組み込んだＡＰＤを持つＣＭＯＳ／エピタキシＡＰＤピクセル配列を提供する。図１７を参照すると、図１６に示されたのと等価な部分には、１００だけ増加した同様の参照符号を付した、光ダイオード検出器構造４００が示されている。この構造４００は、環状ｐウェル４０６により囲まれた中央円形ｎウェル４０４を注入されたｐ−基板層４０２を持つ。ｎウェル４０４は、注入されたｎ＋接点４０８を持つ。構造４００は、ガードリング３１０とｎ＋注入３１２が存在しないこと、ｎウェル４０４がその上に薄いドープされないＳｉＧｅ層４１９をエピタキシャル成長させていること、そしてその上にｐ＋エピ・ポリＳｉ層４１４をまたエピタキシャル成長させていることを除いて、構造３００と似ている。エピ・ポリ層４１４及びｎ＋注入４０８への金属接点４１６及び４１８は、それぞれ、アバランシュ電圧Ｖａｖ及び外部ピクセル回路（図示しない）への接続を与える。
【００８６】
ｎウェル４０４と、ドープされないＳｉＧｅ層４１９と、ｐ＋エピ・ポリ層４１４は、組合せられて、ＰＩＮアバランシュ光ダイオードの電気的に能動領域である。厳密に言うと、Ｉ層は、本当は真性（同様の濃度の電子及び正孔の両キャリア・タイプを持つ）ではなく、低ドーピングの外因性（１つのキャリア・タイプ）である。Ｓｉでは、「真性」は低ドーピングを含んだ普通の誤称である。ダイオードのＳｉＧｅ“Ｉ”層４１９のバンドギャップは、Ｓｉである他の２つの層４０４及び４１４のそれよりも低く、従って、この層で、ｎウェル４０４と基板４０２の間のＳｉ基板ダイオードで電流倍増が始まる前に、電流倍増が開始される。ＳｉＧｅ層４１９はエピタキシャルで製造されているため、その組成と幾何学はＣＭＯＳ等価物よりも正確に定義されていて、これは増強された長波長応答に加えて改良されたＡＰＤ性能特性を与える。ＳｉＧｅ層４１９は、Ｓｉ1-xＧｅx材料系の量子井戸構造に置換えることができる。ここで、組成パラメータｘの値は、前述の実施の形態で説明したように、連続する層間で変化する。
【００８７】
図１８を参照すると、ＣＭＯＳプロセスにより製造された逆バイアス・アバランシュ光ダイオードについての、電流／電圧（Ｉ／Ｖ）グラフ５００（スケールは異なる）が示されている。このグラフは、ブレークダウンが発生する電圧ＶBrで終了する鋭い折れ曲がり５０２を持つ。サブ・ガイガー・モードでアバランシュ光ダイオードを動作させるためには、電流倍増が発生するようにＶBrに十分に近いがＶBrよりも低い電圧ＶOpで動作することが必要である。すなわち、ＶOpは折れ曲がり５０２上にあるが、ＶBrよりも低い。これは、各々がサブ・ガイガー電流倍増を利用したピクセル回路の配列を製造する必要がある時に問題を生ずる。この問題は、ＶＢｒが製造許容変動幅内の構造及びドーピングの違いに起因して、異なるアバランシュ光ダイオードでは異なることである。この結果、共通の逆バイアス電圧下では、配列中のアバランシュ光ダイオードの全てがそれぞれのＶＢｒに対して異なる電圧を持つ。すなわち、（ＶBr−ＶOp）が配列中で異なり、従って、電流倍増はＶOp乃至ＶBrの近くで増加するため、それらが与える電流倍増の程度も異なる。これは、折れ曲がり５０２の鋭さは電流倍増を得るためにはＶOpがＶBrの大変近くになければならず、そして、ＣＭＯＳアバランシュ光ダイオードのＶBrの変動は配列のピクセルの信頼性を得るための一定の電流倍増を大変困難にするため、問題である。
【００８８】
しかし、エピタキシャル・プロセスにより製造されたアバランシュ光ダイオードは、折れ曲がり５０２のような鋭さを示さないことが知られている。その代わり、破線曲線５０４に概略的に表される折れ曲がりを示す。この曲線に沿った電圧に対する電流の変化率ｄＩ／ｄＶは、折れ曲がり５０２よりもずっと緩やかである。この結果、エピタキシャル製造された光ダイオードに対する（ＶBr−ＶOp）の変動は、ＣＭＯＳ方法により製造された光ダイオードと較べて、電流倍増の程度についてずっと少ない影響を持つ。
【００８９】
図１９と図２０を参照すると、本発明によるアバランシュ光ダイオード・ピクセル回路の製造の２つの段階の断面図が示されていて、同様な部分には同様な参照番号が付されている。図１９では、π（実質的にドープされていない、又は、弱い残留ｐタイプ）Ｓｉ又はＳｉＧｅ合金基板６００がＳｉＯ2絶縁層６０２により覆われる。その斜線でハッチングされた円形中央領域６０４は後で除去される。ＣＭＯＳプロセスが、環状の形状に絶縁層６０２上に存在するが領域６０４上には無い、Ｓｉピクセル読出し回路６０６を製造するために使用される。
【００９０】
中央領域６０４が除去され、そして図２０に示される装置を製造するためにさらなる処理が実行される。基板６００中にドナー不純物を拡散することにより、ｎ＋環状ガードリング６１２が生成される。そして、アモルファス第２ＳｉＯ2絶縁層６１８が、ＣＭＯＳ回路６０６と、ガードリング６１２と、ガードリング６１２内の基板６００の中央領域との上に堆積される。そして、ガードリング６１２の上側表面の内側半分とその中の基板６００の中央領域を露出するために、第２絶縁層６１８を通じる孔が食刻される。基板６００中にアクセプター不純物を拡散することにより、ガードリング６１２内に、５０ｎｍ厚に等しいかそれよりも薄い浅いｐタイプ層６１４が生成される。
【００９１】
そして、ν（実質的にドープされていない、弱い残留ｎタイプ）Ｓｉ又はＳｉＧｅ層６１６が浅い層６１４上とガードリング６１２の内側半分上にエピタキシャル成長される。エピタキシは層厚を正確に制御でき、そして層の組成を変化できる。これらの２つのファクターは、光ダイオードのブレークダウン電圧を決定する。そして適当に調整できる。ガードリング６１２の上側表面の外側半分を露出するために、第２絶縁層６１８を通じる孔が食刻される。ｎ＋（非常にドープされたｎタイプ）エピ・ポリ層６２０が、第２ＳｉＯ2絶縁層６１８と、ν層６１６と、ガードリング６１２の外側との上に堆積される。前述の実施の形態で説明したように、エピ・ポリ層６２０は、結晶材料６１２及び６１４上に堆積された所６２０ａではエピタキシャル（単結晶）Ｓｉである。エピ・ポリ層６２０は、アモルファス絶縁層６１８上に堆積された所６２０ｂでは多結晶である。ＣＭＯＳ回路６０６への接続（図示しない）が、層６２０と６１８を通る孔を食刻して、その中に導電性材料を堆積することにより製造される。
【００９２】
基板６００と層６１４、６１６及び６２０は組合わせで、ｐνｎ＋（ＰＩＮ）アバランシュ光ダイオード構造を与える。層６２０は、この構造への１つの電気的接点を与える。そして、第２のこのような接点（図示しない）は、基板６００へ作られる。この構造が電気的に逆バイアスされると、ν層６１６を横断して、それのブレークダウン方向へ高電界が出現し、電流倍増を与える。ｎ＋層６２０はｎ＋ガードリング６１２に電気的に接続しており、従って、動作中は、これらの２つは同じ電位にある。図１８に関連して説明したように、ν層６１６はエピタキシャル製造されているため、ＣＭＯＳ等価物と比較して、光ダイオード６００／６１４／６１６／６２０は、ブレークダウンが発生するＩＶ曲線の折れ曲がり近くで電流変化率はより小さい。従って、同じような電流倍増値を持つアバランシュ光ダイオードの配列を製造するのにずっと適している。
【００９３】
絶縁層６０２は、ＣＭＯＳ回路６０６を基板６００から、従って、アバランシュ光ダイオード６００／６１４／６１６／６２０からも隔離する。これは、ＣＭＯＳ回路供給電圧に悪影響なく、アバランシュ光ダイオード６００／６１４／６１６／６２０により高いバイアス電圧を加えることを可能にする。ＣＭＯＳ回路６０６の光感受性領域は、既知の方法により入射放射から遮蔽される（図示しない）。アバランシュ光ダイオード６００／６１４／６１６／６２０の上側の他の領域は、大部分が入射放射に対して透明であり、相対的に厚い基板６００中で吸収されるためにそれらを通過する。この吸収は、アバランシュ光ダイオード６００／６１４／６１６／６２０中に電流を与え、効率を改善する。
【００９４】
アバランシュ光ダイオード６００／６１４／６１６／６２０の動作中、ν層６１６が他の光ダイオード領域と較べて相対的に高い電界の領域を与える。アバランシュ・ブレークダウン電圧ＶBrを減少するために、この領域を薄くすることが有利である。この電圧は、ν層６１６の一部又は全部についてＳｉＧｅ合金を使用することで一層に減少できる。
【００９５】
図２０に示されたアバランシュ光ダイオード構造は、共にＣＭＯＳ読出し回路６０６から絶縁された、Ｓｉ又はＳｉＧｅ基板６００と光ダイオード６００／６１４／６１６／６２０に基づいている。基板６００は放射の良い吸収のために相対的に厚く、そして絶縁６０２はＣＭＯＳ回路６０６から独立に光ダイオード６００／６１４／６１６／６２０がバイアスされることを可能にする。基板の厚さは、拡散ウェルの深さなどの制限を受けない。
【００９６】
ν層６１６の高電界領域を製造するのにエピタキシを使用すると、ＣＭＯＳ等価物よりも良好な制御を層厚及び組成に与える。これは配列中に均一性が必要とされる光ダイオード・ピクセル回路の配列を製造する時に特に重要である。ガードリング６１２は、鋭い角を防ぎ、それから発生する早まったブレークダウンを防止する。ドープされた層６１４及び６２０は、ν層６１６内の内部電界分布の形状を良くし、従って、ガードリング６１２とドープされた層６１４及び６２０の両方は、光ダイオード６００／６１４／６１６／６２０を制御可能すること、又は、ブレークダウンの下の「ソフト」なアバランシュ倍増を可能にすることに貢献する。
【００９７】
ＳｉＯ2層６０２により与えられた絶縁は、ＣＭＯＳ読出し回路６０６の動作が光ダイオードのバイアス電圧により影響を受けないようにする。これは、必要な場合、光ダイオードのバイアス電圧をＣＭＯＳバイアス電圧より高くすることができる。これは、ν層６１６を製造するためにエピタキシを使用して、高電界のためにこの層を薄くし、そして結果として光ダイオード・ブレークダウン電圧を低くすることにより、補助される。また、エピタキシは光ダイオード構造の吸収とアバランシュ倍増領域とを分離することを可能にする。これは、吸収領域は良好な吸収及び光電流発生のために厚くすることができ、一方、倍増領域を薄く保つことができる。
【００９８】
図１９及び図２０に示されるように製造されたアバランシュ光ダイオードは、ブレークダウンの下、相対的にブレークダウンに近い又は相対的に遠いかのいずれかでバイアスされる使用に適している。もし、相対的にブレークダウンに近くバイアスされる場合、前述したように、それはサブ・ガイガー領域で動作する。これは、低い照射光強度レベル（夜間）から発生する小さな光誘起電流の電流倍増のために有用である。もし、相対的にブレークダウンに遠くバイアスされる場合、それは電流倍増のない通常の光ダイオードとして動作する。この動作モードは高い光強度レベル（昼間）に適している。これら２つの動作モードは、単一光ダイオード配列がバイアス電圧を変えることにより、大きく（強度のオーダー）異なる光強度レベルをモニターできることを意味する。
【図面の簡単な説明】
【００９９】
【図１】本発明によるアバランシュ光ダイオード（ＡＰＤ）検出器を組み込んだ対数的ｎチャンネル・ピクセル回路を示す概略図。
【図２】図１の回路のＡＰＤが形成されたＣＭＯＳ構造の概略図。
【図３】図１と等価なｐチャンネルの回路を示す図。
【図４】図２と等価なｐチャンネルの回路を示す図。
【図５】本発明による入射放射強度に対する応答速度とＡＰＤ利得の変動を中和するためのフィードバックを使用するｎチャンネルＡＰＤピクセル回路を示す図。
【図６】図５と等価なｐチャンネルの回路を示す図。
【図７】本発明によるプッシュプル増幅を使用したｎチャンネルＡＰＤピクセル回路を示す図。
【図８】本発明による電力制御回路を追加した図７と等価な回路を示す図。
【図９】本発明によるミラー効果キャパシタンスを中和するカスコード・トランジスタを追加した図５と等価な回路を示す図。
【図１０】本発明による集積化された線形応答を持つ回路を示す図。
【図１１】従来技術の（非アバランシュ）光ダイオード検出器構造を示す図。
【図１２】本発明による高充填ファクターを使用したＡＰＤ検出器構造のための回路を示す図。
【図１３】本発明によるシリコン・ゲルマニウム合金材料を使用したＡＰＤ検出器構造の回路を概略的に示す図。
【図１４】本発明によるＳｉＧｅ／Ｓｉ基板上のＣＭＯＳ上に通常の光ダイオードを持つ検出器構造の回路を概略的に示す図。
【図１５】ＳｉＧｅ／Ｓｉ基板上のＣＭＯＳ上にＳｉＧｅ合金を組み込んだＡＰＤ検出器構造を概略的に示す図。
【図１６】ＣＭＯＳ基板上のエピタキシャル層から形成されたＡＰＤ検出器構造を概略的に示す図。
【図１７】ＣＭＯＳ基板と組合わせられたＰＩＮダイオードを形成するＳｉ及びＳｉＧｅのエピタキシャル層を持つＡＰＤ検出器構造を示す図。
【図１８】ＣＭＯＳ及びエピタキシャル・ダイオードについてのＩＶ曲線を示す図。
【図１９】ＣＭＯＳ構造のエピタキシャル層から形成されるＡＰＤ検出器構造を製造する段階を概略的に示す図。
【図２０】ＣＭＯＳ構造のエピタキシャル層から形成されるＡＰＤ検出器構造を製造する段階を概略的に示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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