(57)【要約】  荷電粒子および／または電磁放射線の量子を感知するセンシング装置は、センサ装置（１２）と増幅器回路（１４）を有する。センサ装置（１２）は、増幅器の出力ノード（Ｖｏｕｔ）のレベルを変化させるため、増幅器（１４）の入力ノード（Ｖｉｎ）に検出信号を供給する。負帰還装置（Ｔ１）は、前記増幅器回路（１４）のループ利得を増加させるためフィードバック効果を変化させるように出力ノード（Ｖｏｕｔ）のレベルの変化に応答する。電流ミラー（Ｔ２，Ｔ３）は入力ノード（Ｖｉｎ）を初期レベルへリセットする。単一粒子および積分型検出配置が開示される。
2005515450.tif 000002
【特許請求の範囲】
【請求項１】
センサ装置および増幅器回路を有するセンシング装置であって、
前記センサ装置は、１個以上の荷電粒子および／または電磁放射線の１個以上の量子を受信したときにセンサ信号を供給するように構成、配置され、
前記増幅器回路は入力ノードおよび出力ノードを具備し、
前記センサ装置は、前記入力ノードに接続され、前記信号を前記入力ノードへ供給し、これにより、前記出力ノードのレベルが変化し、
当該センシング装置は、前記入力ノードと前記出力ノードを接続し、前記出力ノードのレベルの一部分をフィードバックし、前記センサ装置からの前記信号が存在しない場合に前記出力ノードの第１のレベルを維持する帰還回路をさらに有し、
前記帰還装置は、前記レベルが前記増幅器回路のループ利得を増加させるため変化するとき、前記出力ノードの変化に応答して前記帰還回路の効果を変える、
センシング装置。
【請求項２】
前記帰還回路は直流パスおよび容量性パスを含み、
前記容量性パスの容量は、前記出力ノードのレベルがスレッショルドレベルに近いとき、実質的に零まで減少することを特徴とする
請求項１に記載のセンシング装置。
【請求項３】
前記帰還回路は、前記入力ノードを前記出力ノードへ接続するドレイン・ソース間パスを有するＭＯＳＦＥＴを含み、
前記ＭＯＳＦＥＴは基準電位に接続されたゲートを有することを特徴とする
請求項１または２に記載のセンシング装置。
【請求項４】
前記増幅器回路は、前記ＭＯＳＦＥＴのドレイン電流を零へ低下させ、これにより、前記増幅器回路が開ループ条件で動作するため十分に前記信号に応じて変化する出力ノードレベルを有するように配置されることを特徴とする請求項３に記載のセンシング装置。
【請求項５】
前記増幅器の前記入力ノードへ電流を供給するように構成され配置された入力電流源を有し、
前記ＭＯＳＦＥＴは、前記電流を前記出力ノードへ伝え、これにより、前記ＭＯＳＦＥＴが深く弱い反転状態で維持されるように、前記入力ノードからのパスを設けるため動作可能であることを特徴とする
請求項３または４に記載のセンシング装置。
【請求項６】
前記電流源は電流ミラーを含むことを特徴とする請求項５に記載のセンシング装置。
【請求項７】
前記出力ノードに接続されたゲートを具備し、前記荷電粒子および／または電磁放射線の検出を示す出力信号を供給する出力トランジスタを有し、
前記基準電圧は、単一粒子検出を可能にさせるため、前記出力信号を供給するために必要な前記センサ信号のレベルを決定することを特徴とする
請求項３、４、５または６に記載のセンシング装置。
【請求項８】
前記入力電流源は、開ループ条件の前記増幅器による前記センサ信号の感知された電荷の積分を可能にさせるため、実質的に零の値へ制御可能であるように構成されかつ配置され、
前記増幅器は、ソースフォロワを具備し、アナログ出力を供給することを特徴とする
請求項５または６に記載のセンシング装置。
【請求項９】
センサ装置および増幅器回路を有するセンシング装置であって、
前記センサ装置は１個以上の荷電粒子および／または電磁放射線の１個以上の量子を受信したときにセンサ信号を供給するように構成されかつ配置され、
前記増幅器回路は入力ノードおよび出力ノードを具備し、
前記センサ装置は、前記入力ノードに接続され、前記信号を前記入力ノードへ供給し、これにより、前記入力ノードのレベルが変化し、前記出力ノードから出力信号を発生させ、
当該センシング装置は、前記入力ノードに接続され、前記入力ノードへ電流を供給するように構成され配置され、前記入力ノードのレベルを開始レベルへ回復させる電流ミラーをさらに有することを特徴とする
センシング装置。
【請求項１０】
半導体基板上に集積化された請求項１から９のうちいずれか一項に記載のセンシング装置。
【請求項１１】
電磁放射線の入射量子および／または荷電粒子の到達を検出するセンサ装置と、
前記センサに接続され、前記センサからの信号を増幅する増幅器と、
を有し、
前記センサおよび前記増幅器は共通の基板上に製作され、
前記センサ装置における単一または複数の入射量子の到達を弁別するように構成され配置されていることを特徴とする
センシング装置。
【請求項１２】
前記センサ装置は、接合センサ、ｐ−ｎフォトダイオード、アバランシェフォトダイオード、荷電粒子および／またはＸ線光子を検出する放射線センサ、アモルファスＳｉ：Ｈを用いたＰＩＮダイオード、および、原子番号の大きい半導体を用いたＰＩＮダイオードよりなる群から選択された一つ以上のものを含むことを特徴とする
請求項１から１１のうちいずれか一項に記載のセンシング装置。
【請求項１３】
前記センシング装置は、画素セルであることを特徴とする請求項１から１２のうちいずれか一項に記載のセンシング装置。
【請求項１４】
前記センサ装置の出力を受信し前記検出に対応した出力信号を生成する相補型ＭＯＳ半導体（ＣＭＯＳ）回路を含む読み出し回路をさらに有することを特徴とする請求項１から１３のうちいずれか一項に記載のセンシング装置。
【請求項１５】
量子は前記センサ装置に入力電荷を供給し、
前記入力電荷は約１０ｐＡの基準電流で約１０から１５ｅ−であることを特徴とする
請求項１から１４のうちいずれか一項に記載のセンシング装置。
【請求項１６】
電圧電位は５ナノアンペアのドレイン電流で弱い反転状態の前記出力トランジスタにバイアスをかけるように配置されていることを特徴とする請求項７または請求項７に従属する請求項のうちいずれか一項に記載のセンシング装置。
【請求項１７】
前記出力トランジスタのドレイン電流の増加は、約２５０ｍＶの前記増幅器の出力電圧の増加に対して、約１ｎＡから１μＡの間でその値の１０００倍（３  ｃｕｒｒｅｎｔ  ｄｅｃａｄｅｓ）であることを特徴とする請求項７または請求項７に従属する請求項のうちいずれか一項に記載のセンシング装置。
【請求項１８】
約２５０ｍＶの出力電圧の増加は約２５ｅ−の入力電荷により生成されることを特徴とする請求項１から１７のうちいずれか一項に記載のセンシング装置。
【請求項１９】
請求項１から１８のうちいずれか一項に記載のセンシング装置のアレイを含み、
前記センサ装置の出力を受信し前記検出に対応した出力信号を生成する読み出し回路を含むことを特徴とする
検出システム。
【請求項２０】
請求項１から１９のうちいずれか一項に記載のセンシング装置のアレイを含み、
前記センサ装置の出力はより大型の画素の効果を与えるため組み合わされることを特徴とする
マクロピクセル。
【請求項２１】
前記センサ装置の出力はバスに接続されることを特徴とする請求項２０に記載のマクロピクセル。
【請求項２２】
センサ装置を含むセンシング回路および増幅器回路を使用して１個以上の荷電粒子および／または電磁放射線の１個以上の量子の到達を検出する方法であって、
前記センサ装置は、前記増幅器回路の入力ノードに接続され、前記１個以上の荷電粒子および／または電磁放射線の１個以上の量子を受信したとき、信号を供給するように構成されかつ配置され、
当該方法は、
前記増幅器回路の出力ノードの出力電圧の一部分を前記入力ノードへフィードバックし、
前記出力ノードの電圧が増加するように、前記増幅器回路の前記入力の電圧を増幅し、
前記電圧の増加に応じて、前記増幅器回路のループ利得を増加させるためフィードバックされた前記出力電圧の一部分を低下させることを特徴とする
方法。
【請求項２３】
さらに、前記出力ノードの電圧が減少するとき、前記出力ノードと前記入力ノードとの間の容量を減少させることを特徴とする請求項２２に記載の方法。
【請求項２４】
前記増幅器回路が開ループ条件で動作するように、前記フィードバックを零まで減少させることを特徴とする請求項２２または２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センシング装置、検出システム、マクロピクセル（ｍａｃｒｏｐｉｘｅｌ）、および、１個以上の荷電粒子および／または電磁放射線の１個以上の量子を検出する方法に関する。
【背景技術】
【０００２】
従来のピクセル放射線センサは、しばしば、電子回路がピクセルセンサにバンプ接合されるハイブリッド型アプローチに基づいている。
【０００３】
多数のタイプの従来型の半導体撮像装置およびセンサがある。一つのクラスは、２次元単一粒子検出用または単一光子検出用のハイブリッド型ピクセルセンサ装置に基づいている。別のクラスは、画素毎に、放射線センシング、電荷・電圧変換、および、リセット機能を行う固体撮像装置であるモノリシック型アクティブ・ピクセル・センサ（ＡＰＳ）を使用する。
【０００４】
ハイブリッド型ピクセルセンサ装置は、主に、ＩＲ焦点面、単一粒子検出用のシリコン・ピクセル・アレイ、Ｘ線検出、および、医用イメージングのため使用される。ハイブリッド型ピクセルセンサは、放射線検出器特性と画素読み出しエレクトロニクスを独立に最適化することが可能である。その理由は、それらが２種類のプロセスを用いて２個の別々の基板上に製作されるからである。しかし、このタイプのピクセルセンサは、バンプ接合技術のために到達可能な最小画素寸法に限界がある。これまでに、５０μｍ×５０μｍが達成されているが、それは、製作するためには高価であり、かつ、複雑である。その上、ハイブリッド型ピクセルセンサは、動作およびノイズ性能を制限するために十分に高い入力容量（１００ｆＦから２００ｆＦ）を有する。
【０００５】
モノリシック型ＡＰＳ装置は、主に、ＣＣＤ撮像装置と一体化された可視光撮像のため使用されるが、単一粒子検出にも適用されてきた。公知のモノリシック型ＡＰＳ装置は、ｐドープトシリコン基板のｐ拡散／ｎウェルの形式のピクセルセンサとして、光ゲートとして、または、集積回路の上に堆積したアモルファスＳｉ：Ｈに形成されたＰＩＮダイオードとして、フローティングディフュージョンを利用する。これらの装置において、画素信号電流は、数ミリ秒の積分時間の間に入力容量を用いて積分される。積分された電流は、図１（先行技術）に示されるようなソースフォロワＭＯＳＦＥＴトランジスタＦ１によって読み出される。画素選択トランジスタＦ３は、画素の出力をコモン負荷へ切り替える。ソースフォロワＭＯＳＦＥＴトランジスタＦ１のゲートと、ピクセルセンサと、Ｆ２のドレインとの接点を含む浮遊ノードは、リセットＭＯＳＦＥＴトランジスタＦ２によって順次にリセットされる。これは、増幅器段に内在する電子ノイズを遙かに上回るｋＴＣすなわちリセットノイズを発生させる欠点がある。さらに、図１に示された装置は、積分期間中の入射量子（衝突）を識別できない。
【０００６】
単一荷電粒子検出の場合、従来のモノリシック型ＡＰＳは、センサ素子として、標準的な商業用のＣＭＯＳテクノロジーで使用されるシリコンウェハの８から１２オームのエピタキシャル層を使用する。集められた電荷信号は、例えば、１μｍ厚のシリコン層を横断する最小イオン荷電粒子に対して８０ｅ−のオーダである。従来のバルクシリコンセンサの主たる欠点は、電荷収集がキャリアの熱拡散によって達成されることである。これは、キャリア速度を内因的に制限し、したがって、電荷収集は遅い。電荷収集は隣接する画素にも拡張されるが、完全ではない。
【０００７】
例えば、アバランシェ利得が５０である積分型ＡＰＳを使用する単一光子検出の場合、１光子当たりに収集される電荷は５０ｅ−である。このような非常に低い信号レベルに対し、従来のＡＰＳアーキテクチャは、たとえ使用可能であるとしてもわずかにしか使用できない。なぜならば、１個の可視光子を検出するために要求される信号対ノイズ比として、１個のＸ線または１個の荷電粒子は、背景ノイズを最小限に抑えるため、少なくとも１０であることが望ましい。これは、ノイズフロアの２乗平均平方根が５ｅ−未満であることを要求するが、このノイズフロアは、従来のＡＰＳ積分型アーキテクチャによって達成できない。これらのアーキテクチャは、２０μＶ／ｅ−のオーダの変換利得と、２乗平均平方根が１０ｅ−よりも大きいリセットノイズレベルと、を有する。
【０００８】
さらに、従来の装置の積分型ＡＰＳアーキテクチャは、粒子イベントのタイミングを測定不可能であり、入射する荷電粒子またはＸ線または可視光子のそれぞれをデジタル的にカウントできない。従来のハイブリッド型ピクセル放射線センサ用の回路アーキテクチャは、非常に大型であり、典型的に、よくても５０μｍ×５０μｍであり、例えば、３０から５０μＷの非常に大量の電力を消費し、その結果として、高密度ピクセルセンサの量子検出能力とのモノリシック統合のため使用できない。出願人は、モノリシック集積回路において単一粒子／光子検出および撮像（ＳＰＤ）のため要求される非常に低い信号を処理し得る回路を知らない。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記の問題の一つ以上を実質的に解決または改善することを目的とする。
【００１０】
特に、本発明の実施例は、アクティブシリコン画素を市販用のディープ・サブミクロンＣＭＯＳテクノロジーにモノリシック統合する問題を取り扱う。実施例は、ある積分時間間隔に亘ってセンサ信号電流を積分する従来のＡＰＳ設計とは対照をなして、単一粒子検出、単一荷電粒子トラックの空間的位置測定、および、単一光子検出の実現を目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の特徴によれば、センサ装置および増幅器回路を有するセンシング装置が提供され、センサ装置は１個以上の荷電粒子および／または電磁放射線の１個以上の量子を受信したときにセンサ信号を供給するように構成されかつ配置され、増幅器回路は入力ノードおよび出力ノードを具備し、センサ装置は、前記入力ノードに接続され、前記信号を前記入力ノードへ供給し、これにより、出力ノードのレベルが変化し、センシング装置は、前記入力ノードと前記出力ノードを接続し、出力ノードのレベルの一部分をフィードバックし、前記センサ装置からの前記信号が存在しない場合に出力ノードの第１のレベルを維持する帰還回路をさらに有し、帰還装置は、前記レベルが前記増幅器回路のループ利得を増加させるため変化するとき、前記出力ノードの変化に応答して前記帰還回路の効果を変える。
【００１２】
本発明の第２の特徴によれば、センサ装置および増幅器回路を有するセンシング装置が提供され、センサ装置は１個以上の荷電粒子および／または電磁放射線の１個以上の量子を受信したときにセンサ信号を供給するように構成されかつ配置され、増幅器回路は入力ノードおよび出力ノードを具備し、センサ装置は、前記入力ノードに接続され、前記信号を前記入力ノードへ供給し、これにより、前記入力ノードのレベルが変化し、前記出力ノードから出力信号を発生させ、センシング装置は、前記入力ノードに接続され、前記入力ノードへ電流を供給するように構成され配置され、入力ノードのレベルを開始レベルへ回復させる電流ミラーをさらに有する。
【００１３】
本発明のさらなる特徴によれば、電磁放射線の入射量子および／または荷電粒子の到達を検出するセンサ装置と、センサに接続され、センサからの信号を増幅する増幅器と、を有するセンシング装置が提供され、センサおよび増幅器は共通の基板上に製作され、センシング装置は、センシング装置における単一または複数の入射量子の到達を弁別するように構成され配置されている。
【００１４】
センサおよび増幅器は、共通の基板上に拡散され、または、共通の基板上に堆積させられる。センシング装置は画素セルでもよい。
【００１５】
基板はモノリシック半導体集積回路基板を含み、センサは、基板を被うｐ−ｎ接合センサ、ｐ−ｎフォトダイオード、基板に集積化されたアバランシェフォトダイオード、または、荷電粒子および／またはＸ線光子を検出する放射線センサを含む。
【００１６】
一実施例において、基板は、センサおよび増幅器が組み込まれたシリコン結晶バルクを含む。
【００１７】
センシング装置は、基板の上に堆積したＮドープト層、真性層、および、Ｐドープト層を含む複数のアモルファスＳｉ：Ｈ層を有するアモルファスＳｉ：Ｈを用いたＰＩＮダイオードを含む。他の実施例では、センシング装置は、基板の上に堆積させられたアモルファスセレン層をさらに含む。アモルファスセレン層の使用は、マンモグラフ処置のようなＸ線アプリケーションで特に有利である。それは、１０ＫｅＶを超えるエネルギーのＸ線光子に対し、アモルファスＳｉ：Ｈが使用されたときに得られる変換効率よりも高い変換効率を有する。
【００１８】
増幅器は非線形トランスレジスタンス増幅器として実装してもよい。
【００１９】
センサおよび増幅器は、基板に拡散させてもよく、または、基板に堆積させてもよい。
【００２０】
本発明のさらに別の特徴によれば、上記の一つ以上のセンシング装置を含み、検出イベントに対応した信号を生成する装置が提供され、一つ以上のセンシング装置の出力を受信し、この装置は、検出イベントに対応した出力信号を生成する読み出し回路をさらに含む。
【００２１】
この装置は、上記のセンシング装置の検出平面アレイをさらに含む。
【００２２】
一実施例において、読み出し回路は、基板上に形成された相補型金属酸化膜半導体（ＣＭＯＳ）回路であり、基板は第１の導電型であり、ＣＭＯＳ回路は第１の導電型の一つ以上の金属酸化膜電界効果トランジスタと、前記基板内の第２の導電型のウェル領域と、ウェル領域に形成された第２の導電型の一つ以上の金属酸化膜半導体トランジスタと、を含む。
【００２３】
読み出し回路は、第１の区域と第２の区域を含む。第１の区域は非線形トランスレジスタンス増幅器を含む。
【００２４】
一実施例において、非線形トランスレジスタンス増幅器は、トランスコンダクタンス増幅器と、帰還電界効果トランジスタと、入力電流源と、を含む。
【００２５】
第２の区域は、電磁エネルギーの量子および／または検出された荷電粒子の各々に対する２値信号を発生するトランジスタ弁別器を含む。
【００２６】
装置は、各線シング装置に衝突する各量子を検出するように配置され、単一粒子検出（ＳＰＤ）を実施する。
【００２７】
装置は、標準的なＡＰＳ動作のため、電荷を積分し、電荷を順次に読み出すように配置される。
【００２８】
センサはｐ−ｎセンサでもｐ−ｉ−ｎセンサでもよく、増幅器は入力センシングノードを具備し、入力センシングノードは、帰還電界効果トランジスタのドレインと、センサの電極と、入力電流源のドレインと、に接続される。
【００２９】
読み出し回路は出力電流を有し、読み出し回路は外部基準信号を受信するように配置され、外部基準信号は電圧基準、電流基準およびバイアス電流を含み、ここで、外部基準信号および読み出し回路からの出力電流は一つ以上のセンシング装置に共通している。
【００３０】
帰還電界効果トランジスタは、そのソースがトランスコンダクタンス増幅器の出力に接続される。
【００３１】
一実施例において、帰還電界効果トランジスタは、帰還電界効果トランジスタが弱い反転状態でバイアスをかけられているとき、入力電流源によって鏡映された基準電流に一致するドレイン電流をもつように配置され、電界効果トランジスタは入力電流源を形成し、帰還電界効果トランジスタはセンサにＤＣバイアスをかける。
【００３２】
帰還電界効果トランジスタは、１から２０ｐＡの低い電流でバイアスをかけられているとき、入力信号がｐ−ｎセンサまたはｐ−ｉ−ｎセンサに衝突する粒子または光子によって入力センシングノードに生じると、電流が減少するように配置される。
【００３３】
トランスコンダクタンス増幅器は、前記帰還電界効果トランジスタが帰還ネットワークとして動作し、零を超えるドレイン電流を有するときに閉ループの状態である。
【００３４】
一実施例において、トランスコンダクタンス増幅器は、帰還電界効果トランジスタが帰還ネットワークとして動作するトランスレジスタンス段のように動作するよう配置される。
【００３５】
帰還電界効果トランジスタは、スレッショルド値を超える入力信号電荷に対してその電界効果トランジスタがオフにされているとき、その電界効果トランジスタがほぼ零のドレイン電流を有するように配置してもよい。
【００３６】
量子は入力電荷をセンサへ供給し、ここで、入力スレッショルド電荷は、約１０ｐＡの基準電流時に約１０から１５ｅ−である。
【００３７】
非線形トランスレジスタンス増幅器は、帰還電界効果トランジスタがスレッショルドを超える入力信号に対してオフにされているとき、開ループ状態になるように配置してもよい。
【００３８】
非線形トランスレジスタンス増幅器は、帰還トランジスタがオンにされているとき、スレッショルド未満の小さい入力信号に対して低利得を有してもよく、非線形トランスレジスタンス増幅器は、帰還トランジスタがオフにされているとき、スレッショルドを超える信号に対し高利得を有する。
【００３９】
一実施例において、弁別器トランジスタは、そのゲートが増幅器の出力に接続され、そのドレインがセンシング装置の出力に接続され、センシング装置の出力ポートは出力信号に接続され、出力信号は電流である。
【００４０】
読み出し回路は電圧基準を受信するように配置され、この電圧基準は、帰還トランジスタのゲート・ソース間電圧を介してトランスコンダクタンス増幅器の出力ノードの電圧を確定する。
【００４１】
電圧基準は、数ナノアンペアのドレイン電流の弱い反転状態でトランジスタ弁別器にバイアスをかけるように配置してもよい。
【００４２】
量子は、入力センシングノード電圧を形成する電圧をセンサ全体で発生する一つ以上のセンシング装置に衝突し、量子が一つ以上のセンシング装置に衝突するとき、入力センシングノード電圧は減少し、トランスコンダクタンス増幅器の出力電圧は増加する。
【００４３】
装置は、トランスコンダクタンス増幅器の出力ノードの電圧増加が起こるとき、弁別器トランジスタのドレイン電流が、トランスコンダクタンス増幅器の出力電圧の電圧変化に対して指数関数的に増加するように配置してもよい。
【００４４】
弁別器トランジスタのドレイン電流の増加は、トランスコンダクタンス増幅器の出力電圧の約２５０ｍＶの増加に対して、約１ｎＡから１μＡの間でその値の１０００倍（３  ｃｕｒｒｅｎｔ  ｄｅｃａｄｅｓ）である。
【００４５】
トランジスタ弁別器のドレイン電流の増加は、センシング装置の出力ポートの電圧を切り替え、２値信号を発生する。
【００４６】
約２５０ｍＶの出力電圧の増加は、約２５ｅ−の入力電荷によって発生される。
【００４７】
読み出し回路は、電圧基準値を与える電圧基準を受信するように配置してもよく、この電圧基準値は、読み出し回路の弁別スレッショルドを与えるため弁別器トランジスタのスタンバイ電流を決定する。
【００４８】
読み出し回路は、積分型のアクティブ・ピクセル・センサ（ＡＰＳ）撮像装置を含む。
【００４９】
積分型撮像装置は、弁別器トランジスタの代わりにソースフォロワ段を含む。
【００５０】
積分型撮像装置は、積分期間および読み出し期間にスイッチがオフされる入力電流源を有する。
【００５１】
入力電流源は、リセット期間に約１０ｐＡで周期的にバイアスをかけられる。
【００５２】
装置は、増幅器の利得を大きく増大させ、これにより、一つ以上のセンシング装置の感度を高めるため、入力信号が増幅器の周りでループを開くためにスレッショルドよりも上昇するとき、帰還トランジスタのスイッチがオフするように配置される。
【００５３】
増幅器は出力および入力を具備した非線形増幅器を含み、増幅器は、増幅器の入力に入る各電子に対してその出力で約５ｍＶから１０ｍＶの電荷から電圧への変換利得を達成するため、約１０−１７Ｆまで最小化された帰還容量を有するように配置される。
【００５４】
装置は、検出された像に対応した出力信号を生成する撮像装置でもよい。
【００５５】
本発明のさらに別の特徴によれば、上記のセンシング装置のアレイを含むマクロピクセルが提供され、センシング装置の出力はより大型の画素の効果を与えるため組み合わされる。画素の出力はバスに接続してもよい。マクロピクセルは、マクロピクセル内のセンシング装置が故障した場合に、感度は低下しているがマクロピクセルが継続して動作可能であるように構成される。
【００５６】
本発明のさらに別の特徴によれば、像を検出または形成するため接続された上記のマクロピクセルのアレイが提供される。
【００５７】
本発明のさらに別の特徴によれば、撮像装置がウェハに拡散されるか、または、ウェハ上に堆積させられた上記のマクロピクセルのアレイが提供される。
【００５８】
本発明は、一つ以上の実施例において、半導体撮像および放射線検出装置、特に、可視光、Ｘ線、および、電子若しくは陽子のような荷電粒子などの単一光子または粒子を検出する能力を備えたモノリシック型シリコン・アクティブ・ピクセル・センサ・アレイに適用可能である。モノリシック型アプローチによれば、標準的なＣＭＯＳプロセスで製造可能である。
【００５９】
一実施例において、本発明は、工業上標準的な金属酸化膜プロセスにおいてモノリシック型の相補型金属酸化膜半導体集積回路として形成された撮像装置に具現化される。画素集積回路は、基板を被う集積回路に堆積した単一光子／粒子によって生成された電荷を収集するアモルファスＳｉ：Ｈを用いたＰＩＮダイオード、または、エピタキシャル層およびバルク基板の下側領域にあるｎウェル接合若しくはその他のダイオードを含む。画素集積回路は、また、少なくとも一つのトランスコンダクタンス増幅器を有する読み出し回路と、ｐドープト基板中のＮ型ＭＯＳＦＥＴ帰還装置と、を含む。Ｎ型ＭＯＳＦＥＴ帰還装置は、トランスコンダクタンス増幅器の入力と画素センサ電極の接続によって形成されたセンシングノードと、トランスコンダクタンス増幅器の出力ノードと、の間に接続してもよい。
【００６０】
一実施例において、トランスコンダクタンス増幅器は、２個のＰ型ＭＯＳＦＥＴトランジスタと２個のＮ型ＭＯＳＦＥＴトランジスタにより形成された４デバイス型の回路である。本実施例では、２個のＰ型ＭＯＳＦＥＴトランジスタは、入力ゲートがＮウェル電極またはアモルファスＳｉ：Ｈを用いたＰＩＮダイオードでもよいセンサ素子に接続された高利得入力カスコード増幅器回路として動作する。２個のＮ型ＭＯＳＦＥＴトランジスタは、高インピーダンス型のカスコード出力電流源として動作する。本実施例は、付加的な入力電流源Ｐ型ＭＯＳＦＥＴによってディープな弱い反転状態でバイアスをかけられたＮ型ＭＯＳＦＥＴ帰還装置を含み、このＰ型ＭＯＳＦＥＴは、ダイオード接続されたＰ型ＭＯＳＦＥＴと一緒に、外部電流源によってバイアスをかけられた電流ミラーを形成する。
【００６１】
帰還ＭＯＳＦＥＴトランジスタは、１ｅ−から２０ｅ−の小さい入力信号電荷が入力へ到達したときに、その帰還ＭＯＳＦＥＴトランジスタのスイッチをオフにすることができるように、十分に低い電流、例えば、１ｐＡから２０ｐＡの電流までバイアスをかけられる。帰還ＭＯＳＦＥＴトランジスタのスイッチが入力信号によってオフにされると、４個のＭＯＳＦＥＴトランジスタのカスコード増幅器は開ループで動作する。ゲートが出力ノードに接続され、ドレインが外部電流源に接続され、ソースが接地された出力Ｎ型ＭＯＳＦＥＴ弁別器トランジスタは、出力ノードの電圧を感知する。外部電圧ＶＲＥＦは、カスコードトランスコンダクタンス増幅器の出力ノードの電圧を制御し、出力Ｎ型ＭＯＳＦＥＴ弁別器トランジスタの動作条件を決定する。出力ＶＲＥＦは、出力ＭＯＳＦＥＴトランジスタが（弱い反転状態とも呼ばれる）サブスレッショルド領域でバイアスをかけられ、出力電荷信号が発生したときにスイッチがオンになるように選ばれ、弁別器トランジスタの出力ノードを電源電圧ＶＤＤからグラウンドまで動かす。入力Ｐ型ＭＯＳＦＥＴトランジスタの寸法は、Ｎウェル拡散容量またはアモルファスＳｉ：Ｈを用いたＰＩＮダイオード容量と比較すると、ノイズが最低限に抑えられる寸法である。
【００６２】
出力電流源のＮ型ＭＯＳＦＥＴトランジスタは、ドレイン容量を最小化するように寸法を定められ並べられる。増幅器の入力ノードと出力ノードの間の寄生容量は、増幅器分岐路の開ループ利得を最大化するため最小限に抑えられる。増幅器は、画素セルの電力消費を２５０ｎＷ未満に維持するため、小さい電流でバイアスをかけられる。画素のグループは、集積回路の周辺読み出しにより読み出されるマクロピクセルを形成する。各マクロピクセルは、列終端論理回路の読み出しと連動するドライバ回路を有する。
【００６３】
一実施例において、マクロピクセル内で信号を加算するアナログ出力が設けられる。別の実施例では、本発明は、基準電流がｋＴＣリセットノイズを伴うことなくソフト画素リセットを実行するため制御される超高感度ＡＰＳアプリケーション用の高利得信号積分を備えるように配置される。
【発明を実施するための最良の形態】
【００６４】
以下、本発明の実施例は、単に例として、添付図面を参照して説明される。
【００６５】
種々の図面中、同じ参照符号は同じ部品を示す。
【００６６】
図２Ａは、集積回路に形成された、多数の装置またはセルからなる単一粒子検出器（ＳＰＤ）平面アレイの画素セルのようなセンシング装置１０の簡略化された略ブロック図である。センシング装置１０は、センサ１２と、反転トランスコンダクタンス増幅器１４と、２個のトランジスタＴ２およびＴ３から形成された電流ミラーと、帰還ＭＯＳＦＥＴトランジスタＴ１と、出力ＭＯＳＦＥＴ弁別器トランジスタＴ４と、を有する。センサ１２は増幅器１４の入力へ接続される。帰還ＭＯＳＦＥＴトランジスタＴ１は、増幅器１４の入力と出力との間に接続された主電流路を有し、増幅器１４の出力は、出力ＭＯＳＦＥＴ弁別器トランジスタＴ４へ供給され、負帰還を行えるように構成される。弁別器トランジスタＴ４は、トランスコンダクタンス増幅器１４の出力ノードから直接駆動される。トランジスタＴ４は、スイッチとして機能し、そのゲート電圧がトランジスタのスレッショルド電圧に達するまでオフ状態を維持するので、出力ＩＯＵＴは、スレッショルドを超えるまで零のままであり、したがって２値出力が得られる。増幅器１４の入力ノードと出力ノードとの間の全容量Ｃｆは、帰還トランジスタＴ１のドレイン・ソース間容量に加算された入力ノードと出力ノードとの間の寄生容量の和である。
【００６７】
多種類のセンサとセンサタイプが使用される。それらの中には、線形またはアバランシェ方式で動作するＮウェル拡散を含む画素センサと、基板に堆積したＰＩＮアモルファスシリコンセンサと、ｐ−ｎフォトダイオードと、基板に集積化されたアバランシェフォトダイオードと、荷電粒子および／またはＸ線光子を検出する放射線センサと、アモルファスＳｉ：Ｈを用いたＰＩＮダイオード（集積回路実装上のアモルファスシリコン薄膜の場合）と、がある。センサは、原子番号の大きいＸ線検出用材料、具体的な例として、例えば、ピンダイオードを形成するヨウ化水銀、ヨウ化鉛、および、アモルファスセレンなどが基板の上に堆積している。別の代替的なセンサは、図１８に示されるように、シリコン基板上に集積化されたアバランシェフォトダイオードである。
【００６８】
入力電流源ＩＲＥＦ１８は、ダイオード接続されたＭＯＳＦＥＴトランジスタＴ３およびトランジスタＴ２により構成された電流ミラーによって鏡映される。
【００６９】
図２Ａに示された実施例では、電流源１８（ＩＲＥＦ）は、電流ミラーＴ２、Ｔ３を介して帰還ＭＯＳＦＥＴトランジスタＴ１に電流を注入する。このＩＲＥＦの典型的なレンジ値は、弱い反転状態に陥っている帰還ＭＯＳＦＥＴトランジスタＴ１２にバイアスをかける１ｐＡから２０ｐＡである。帰還ＭＯＳＦＥＴトランジスタＴ１のソースは、トランスコンダクタンス増幅器１４の出力ＶＯＵＴの電位をゲート電圧ＶＲＥＦによって規定させる。出力ノードの正確な電位値は、
【数１】
2005515450.tif 000003
である。
【００７０】
基準電圧ＶＲＥＦの値は、出力ノードの電位ＶＯＵＴが入力ノードの電位ＶＩＮよりも低く保たれるように選ばれる。これは、帰還ＭＯＳＦＥＴトランジスタＴ１を飽和状態で動作させるために十分な正のドレイン・ソース間電圧をもたせるため、帰還ＭＯＳＦＥＴトランジスタＴ１にバイアスをかける。
【００７１】
ＤＣ入力電圧ＶＩＮは、トランスコンダクタンス増幅器１４の入力回路の動作条件によって定まる。典型的に、これは、ＭＯＳＦＥＴ増幅器であり、ＤＣレベルは、典型的に、供給電圧ＶＤＤから、増幅器１４の入力トランジスタとして機能するＭＯＳＦＥＴトランジスタのゲート・ソース間電圧を差し引いたものである。
【００７２】
センサ１２に形成されたｐ−ｎ接合の付近で基板およびエピタキシャル層に衝突する各電磁放射線量子は、電子正孔ペア（典型的に、１μｍ厚のシリコン層の場合に８０個の電子正孔ペア）のパケットを発生する。電子電荷パケットΔＱＤＥＴは、（熱拡散によって、または、集積回路実装上のアモルファスシリコン薄膜の場合には電界によって）ドリフトし、センサ１２に集められ、これにより、トランスコンダクタンス増幅器１４の入力で、そのＤＣ電位ＶＩＮに重ね合わされる負の電圧ステップ−ΔＶＩＮを確立する。
【００７３】
電圧ステップΔＶＩＮのサイズは、ΔＱＤＥＴ／ＣＩＮであり、ここで、ＣＩＮは、入力センシングノードに接続された全ての容量を含む総容量であり、典型的に、２ｆＦから５ｆＦ（アモルファスＳｉ：Ｈを用いるＰＩＮダイオードの場合のおよそ２から、バルク材料のダイオードセンサの場合の３から５ｐｆまで）である。入力電圧ステップΔＶＩＮは、トランスコンダクタンス増幅器１４の出力に出力電流ステップΔＩＯＵＴを発生させる。
【００７４】
この電流ステップのサイズは、ΔＩＯＵＴ＝−ｇｍΔＶＩＮによって与えられる。
【００７５】
増幅器１４は、帰還トランジスタＴ１によって、初期的にトランスレジスタンス増幅器として働き、その後、基準入力電流ＩＲＥＦは、帰還ＭＯＳＦＥＴトランジスタＴ１により形成された帰還分岐路で鏡映される。定常状態において、帰還トランジスタＴ１は、ソースを出力ノードとし、ドレインを入力ノードとしたゲート接地型で動作させられる。
【００７６】
粒子または光子による衝突が起こるとき、負の電圧ステップ−ΔＶＩＮは、トランスコンダクタンス増幅器１４の入力に確立され、トランスコンダクタンス増幅器１４は、次に、その出力に出力電流ステップΔＩＯＵＴ＝−ｇｍΔＶＩＮを発生する。この電流変化は上昇する電圧ΔＶＯＵＴを生じ、これは、帰還電流を初期値ＩＲＥＦからΔＶＩＮ振幅に応じた低い値まで減少させる。このΔＶＩＮの変化が十分に大きいならば、帰還ＭＯＳＦＥＴトランジスタＴ１のドレイン電流は零まで減少し、トランスコンダクタンス増幅器１４は開ループモードで動作し始める。一方、このΔＶＩＮの変化が十分に小さく帰還ドレイン電流を零よりも大きく保つことができるならば、トランスコンダクタンス増幅器のループは閉じたままであり、トランスレジスタンス増幅器として機能し続ける。
【００７７】
電流ＩＲＥＦは、入射する１個以上の量子に対して高感度を維持するため、帰還トランジスタＴ１を、約５から２０ａＦの非常に低いドレイン・ソース間容量ＣＤＳを与える深く弱い反転状態に保つように選択される。
【００７８】
０．２５μｍ以下のオーダであるディープ・サブミクロンＣＭＯＳ型ＦＥＴが帰還トランジスタＴ１として使用され、深く弱い反転状態でバイアスをかけられている場合、ドレイン・ソース間容量は、ゲート・ソース間電圧が０．４Ｖ未満であるとき、零になる傾向がある。これらの条件下で、このような帰還トランジスタＴ１は、入力信号自体によって制御されるスイッチとして動作するので、付加的なリセット設備は不要であり、したがって、この装置はリセットノイズがない。
【００７９】
図２Ｂは、図２Ａに示されたものと比べると、トランジスタＴ１のソースＳとドレインＤが入れ替えられた開ループ条件におけるセンシング装置を示す。
【００８０】
図２Ｂに示された条件では、閉ループから開ループへの遷移のスレッショルドは、帰還ＭＯＳＦＥＴトランジスタＴ１の非常に小さいドレイン電流で現れる。トランスコンダクタンス増幅器１４の出力ノードの出力電圧変化が帰還ＭＯＳＦＥＴトランジスタＴ１のドレイン・ソース間電圧の極性を反転させるために十分足りる大きさであるとき、図２Ｂに示されるように、ドレインはソースと入れ替わる。ソースは、入力センシングノードに接続されたノードになる。基準電圧ＶＲＥＦからトランスコンダクタンス増幅器１４の入力ＤＣ電圧を差し引くことによって定まる帰還ＭＯＳＦＥＴトランジスタＴ１のゲート・ソース間電圧は、極性反転期間中一定である。
【００８１】
Ｔ１のオフ状態ドレイン電流は、
【数２】
2005515450.tif 000004
によって決まる。電圧基準ＶＲＥＦは十分小さく、帰還ＭＯＳＦＥＴトランジスタＴ１のゲート・ソース間電圧は、このオフ状態ドレイン電流を、トランスコンダクタンス増幅器１４の入力センシングノードと出力ノードの放電を防止するために十分に小さい電流に保つ。
【００８２】
典型的には、トランスコンダクタンス増幅器１４の開ループ遷移と、帰還ＭＯＳＦＥＴトランジスタＴ１のドレイン・ソース間極性反転は、１０ｅ−よりも大きい感知入力電荷に対して起こる。この作動モードにおいて、増幅器段は、
【数３】
2005515450.tif 000005
によって定まる電圧利得を有する。
【００８３】
相互コンダクタンスｇｍの典型的な値は１０−５Ｓであり、トランスコンダクタンス増幅器１４の出力抵抗ＲＯＵＴは１０８から１０９オームであり、典型的なオープン電圧利得ΔＶＯＵＴ／ΔＶＩＮは約１０００から１００００である。したがって、従来のＡＰＳ画素セルの変換利得よりも３桁大きい値である５から１０ｍＶ／ｅ−の変換利得が得られる。
【００８４】
この非常に高い利得に対し、相互コンダクタンス出力ノードにおける出力電圧の立ち上がり時間は、トランスコンダクタンス増幅器１４の出力電流により課されるスルーレートによって決まり、出力時定数ＲＯＵＴＣＯＵＴによって決まるのではない。出力電圧立ち上がり時間は、次式：
【数４】
2005515450.tif 000006
によって決定され、ここで、ＩＢＩＡＳはバイアス電流である。
【００８５】
応答時間ΔｔＲは、トランジスタ弁別器Ｔ４の入力に現れる最小検出可能電圧ΔＶＭＩＮによって決められ、
【数５】
2005515450.tif 000007
によって定まる。
【００８６】
入力電荷イベント後、帰還ループは、入力電流源１８が約ＱＤＥＴ／ＩＲＥＦに一致する時間で入力センシングノードをその初期ＤＣ値へ充電するまで、開いたままである。これは滑らかな充電であり、ステップ状のイベントではない。ＩＲＥＦおよびΔＱＤＥＴの典型的な値１０ｐＡおよび１００ｅ−に対し、回復時間は約１．６ミリ秒である。これよりも短い出力ノードの時定数は、τＯＵＴ＝ＲＯＵＴＣＯＵＴにより定まる。
【００８７】
ＲＯＵＴ＝１０８およびＣＯＵＴ＝１ｆＦの場合、時定数は典型的に１００ｎｓである。
【００８８】
チップの周辺で外部から調整される電流基準ＩＲＥＦの値は、開ループ方式をトリガーするスレッショルドレベルを決定する。
【００８９】
帰還ＭＯＳＦＥＴトランジスタＴ１は、入力電流源１８（ＩＲＥＦ）と共に、補助的なリセット装置を必要とすることなく、入力センシングノードの電位の自動ＤＣ制御を行う。帰還ＭＯＳＦＥＴトランジスタＴ１は、電流ＩＲＥＦを鏡映する電流ミラーＴ３、Ｔ２のその関連したダイオード接続されたＭＯＳＦＥＴトランジスタＴ３と共に、増幅器１４の非線形動作を制御し、開ループ動作のスレッショルドを決定する。
【００９０】
チップの周辺で外部から調整される電圧基準ＶＲＥＦの値は、弁別器トランジスタとして機能する出力ＭＯＳＦＥＴトランジスタＴ４のスレッショルドレベルを決定する。入力電荷ΔＱＤＥＴの発生中、出力ＭＯＳＦＥＴトランジスタＴ４のゲートは、トランスコンダクタンス増幅器１４の出力に生成された正の信号電圧パルスΔＶＯＵＴを感知し、出力ノードを正の供給レールから接地レベルまで急速に低下させる出力電流を生成する。出力ＭＯＳＦＥＴトランジスタＴ４は弱い反転状態で動作し、ＶＲＥＦの値が適切であれば、出力トランジスタＴ４は弁別器のように動作する。弁別器の効果を生じる指数関数的な電流ＩＤＯの立ち上がりは、
【数６】
2005515450.tif 000008
によって決定される。
【００９１】
例えば、トランジスタ３０のＤＣドレイン電流はＶＲＥＦによって１ｎＡにセットされ、ＵＴ（２５０ｍＶ）の１０倍の出力電圧スイングΔＶＯＵＴは、ドレイン電流を１μＡまで３桁上昇させ、これは、０．５μＡにセットされた外部電流源によって接地レベルまで下げられた出力ノードを切り替えるために十分である。
【００９２】
出力ＭＯＳＦＥＴトランジスタＴ４は、５ＵＴから１０ＵＴのスレッショルド値で高速信号弁別機能を行う。また、トランジスタＴ４ｔは、回路がスレッショルドを超えた入力電荷ΔＱＤＥＴの出現によって作動されるときを除いて、電力を消費することなく出力２値信号を生成する際に、ローカルなラインドライバ機能を行う。
【００９３】
図３は、本発明を具現化するセンシング装置の２値実装を示す図である。センシング装置は、センサ１２と、２個のトランジスタＭ１およびＭ４を有するトランスコンダクタンス増幅器と、電流源１８と、２個のトランジスタＭ３およびＭ６を有する電流ミラーと、帰還トランジスタＭ２と、出力段と、を含み、出力段は、４個のトランジスタＭ８、Ｍ１０、Ｍ１１、Ｍ１２、すなわち、出力Ｘを与える２個のカスコードトランジスタＭ１０、Ｍ８と、出力Ｙを与える２個のカスコードトランジスタＭ１１、Ｍ１２と、を含む。電流源１８は、トランスコンダクタンス増幅器Ｍ１、Ｍ４の入力のノードと、センサ１２と、に接続される。帰還トランジスタＭ２は、トランスコンダクタンス増幅器Ｍ１、Ｍ４の入力と出力との間に接続される。トランスコンダクタンス増幅器Ｍ１、Ｍ４の出力は、出力段Ｍ１０、Ｍ８およびＭ１１、Ｍ１２に接続される。
【００９４】
トランスコンダクタンス増幅器Ｍ１、Ｍ４の出力への定電流負荷は、駆動用のダイオード接続されたトランジスタＭ９と、トランジスタＭ５とカスコードした被駆動トランジスタＭ５と共に、カスコード電流ミラーによって与えられる。共通ゲートトランジスタＭ７、Ｍ１０およびＭ１２は、単一ゲート電圧ＶＣＡＳを有する。Ｘ出力電流は共通ゲートトランジスタＭ１０のドレインから引き出され、Ｙ出力電流は共通ゲートトランジスタＭ１２のドレインから引き出される。
【００９５】
図３に示されるように、センシング装置の出力弁別器段Ｍ１０、Ｍ８およびＭ１２、Ｍ１１は、Ｎ型ＭＯＳＦＥＴトランジスタＭ８、Ｍ１０およびＭ１１、Ｍ１２によって形成されたカスコード増幅器により構成される。図３の回路の完全なダイナミック動作は、図２Ａおよび２Ｂに関して上述したダイナミック動作と同様であるが、しかし、センサ１２はバイアス電圧ＶＳと入力ノードＶＩＮとの間に接続される。センサ１２がＡＳＩＣＳに堆積したアモルファスＳｉ：Ｈを用いるＰＩＮダイオードである実施例では、ＶＳは領域−１０Ｖから−３００Ｖに収まるように選択される。センサ１２が基板に拡散されたｐ−ｎダイオード接合である実施例では、ＶＳは接地させてもよい。
【００９６】
図３の回路は、回路小型化の理由から、カスコード電流源Ｍ５、Ｍ９を単一電流源で置き換え、カスコード弁別器トランジスタＭ８、Ｍ１１を単一弁別器トランジスタで置き換えることにより変更してもよい。
【００９７】
別の実施例では、図１０に示されるように弁別器トランジスタを出力アナログバッファで置き換えることにより、アナログ読み出しが実現される。
【００９８】
増幅器分岐路Ｍ１、Ｍ４、Ｍ５、Ｍ９は、約２００ｎＡのドレイン電流ＩＢＩＡＳによってバイアスをかけられ、１．４Ｖにセットされた電源ＶＤＤに対して約２５０ｎＷの電力消費を維持する。
【００９９】
帰還トランジスタは、サイズをほぼ最小化するように寸法が決められ、飽和領域において弱い反転状態で動作するＮ型ＭＯＳＦＥＴトランジスタＭ２により構成される。トランジスタＭ２は、そのドレインが入力ノードに接続され、そのソースが出力ノードに接続される。Ｐ型ＭＯＳＦＥＴトランジスタＭ３によって形成された入力電流源は、電流ミラーＭ６により１ｐＡから２０ｐＡの範囲で選択されたドレイン電流でバイアスをかけられる。Ｍ３は増幅器分岐路Ｍ１、Ｍ４、Ｍ５、Ｍ９のＤＣ帰還を実現する帰還トランジスタＭ２に同じ電流を注入する。Ｍ３は、トランジスタＭ１のゲートである入力センシングノードＶＩＮの電位を、カスコード電流源Ｍ５、Ｍ９により加えられるドレイン電流までＭ１にバイアスをかけるために必要な値で自動的に維持し、センサのバイアス電位を定める。
【０１００】
図４は、例えば、図３に示されたタイプの画素、または、ｍ行ｎ列のマトリックス状に接続されたマクロピクセル２９０（単一センサとして機能するように接続された画素のアレイ）のようなセンシング装置のアレイ３００を含むセンシングアレイ４００を示す図である。各行のＸ出力は、１行毎に一つずつ関連付けられた感知増幅器コンパレータ４１０の入力に接続される。同様に、各列のセンシング装置、例えば、画素のＹ出力は、感知増幅器コンパレータ４１０の入力に接続される。Ｘ出力に接続された感知増幅器コンパレータと、Ｙ出力に接続された感知増幅器コンパレータは、電磁放射線または荷電粒子によるセンシング装置、例えば、画素への衝突の存在を非同期的に検出する。感知増幅器コンパレータ４１０の出力は、衝突を受けたセンシング装置（例えば、画素）のＸおよびＹアドレス／座標を与えるため、温度メトリックから２値へのエンコーダ４２０内で２値ワードに符号化される。ＸおよびＹアドレス／座標は、次に、２個のデジタルバイトの形としてチップ外で利用できる。
【０１０１】
図５は、２５ｅ−の入力電荷での図３（および１０）のトランスコンダクタンス増幅器の入力ノードおよび出力ノードの波形のシミュレーションを示す図である。入力ノード波形は、トランジスタＭ２のドレイン電流を表し、出力ノード波形は出力電圧ＶＯＵＴを示す。これらの波形は、０．２５μｍのＣＭＯＳテクノロジーのＳＰＩＣＥＴＭでシミュレーションしたときの、５ｐＡ、１０ｐＡ、２０ｐＡおよび５０ｐＡの基準電流に応じた閉ループ動作から開ループ動作への遷移を表す。電流ＩＢＩＡＳと電圧ＶＲＥＦは、全てのシミュレーションに関して一定かつ同一である。
【０１０２】
図６は、０．２５μｍのＣＭＯＳテクノロジーのＳＰＩＣＥＴＭでシミュレーションしたとき、１２ｅ−、２５ｅ−、５０ｅ−および１００ｅ−の入力電荷に対して、図３（および１０）のＶＯＵＴに加えられる弁別器トランジスタの出力および出力トランスコンダクタンス増幅器ノードの波形のグラフである。
【０１０３】
図７は、０．２５μｍのＣＭＯＳテクノロジーのＳＰＩＣＥＴＭでシミュレーションしたとき、５０ｅ−の入力電荷と２ｐＡ、５ｐＡ、１０ｐＡ、２０ｐＡおよび５０ｐＡの入力電流に対して、図３（および１０）のＶＯＵＴに加えられる出力トランスコンダクタンス増幅器ノードの電圧波形のグラフである。
【０１０４】
図８は、図２Ａ、３および１０に示された画素において弱い反転状態で動作するＭＯＳ帰還トランジスタの一定ゲート電流でドレイン電流に対するソース電圧の変化を表すグラフである。
【０１０５】
図９ａは、図２Ａから３、および１０に示されたＳＰＤ画素セルの入力センシングノード容量に応じた計算ノイズのグラフである。
【０１０６】
図９ｂは、図２Ａから４に示されたＳＰＤ画素セルの基準電流Ｉｒｅｆに応じた計算ノイズのグラフである。
【０１０７】
他の実施例では、図１０に示されるように、個別のセンシング装置の積分型アーキテクチャ回路が標準的なＡＰＳ撮像モードでの動作に関して説明される。この実施例は、電荷がセンシング装置で順次に積分され、読み出し動作を実行するアナログマルチプレクサを用いて列単位で順次に読み出される従来のＡＰＳ撮像装置に適用可能である。
【０１０８】
図１０のセンシング装置１００は、センサ１２と、カスコードされた２個のｐ型トランジスタＭ１およびＭ４を有するトランスコンダクタンス増幅器と、を含む。これらのトランジスタは、帰還ＭＯＳＦＥＴトランジスタＭ２および入力電流源１８と共に、入力センシングノードと、ソースフォロワとして機能するトランジスタＭ１３との間で、高利得電圧増幅器として機能する。センシング装置１００は、２個のトランジスタＭ３およびＭ６からなる電流ミラーを有し、出力段は、２個のトランジスタＭ１３およびＭ１４を含む。センサ１２は増幅器Ｍ１、Ｍ４の入力に接続される。電流源１８は、増幅器１４の入力電流を供給するため電流ミラーＭ６、Ｍ３によって鏡映される。帰還トランジスタＭ２は増幅器Ｍ１、Ｍ４の入力と出力の間へ接続される。増幅器Ｍ１、Ｍ４の出力は、出力段Ｍ１３、Ｍ１４へ接続される。増幅器Ｍ１、Ｍ４の出力への定電流負荷は、トランジスタＭ５、Ｍ７およびＭ９によって与えられる。電流は、また、トランジスタＭ１４で出力段に供給される。センシング装置１００の出力は、出力段のもう一方のトランジスタＭ１３のソースから電圧として得られる。これは、出力電流が出力段のトランジスタ弁別器Ｍ８のドレインから得られる図３に示された実施例と対照的である。
【０１０９】
帰還ＭＯＳＦＥＴトランジスタＭ２は、非常に低い電流、例えば、１ｆＡに維持され、すなわち、それは、読み出しシーケンスと、センサ電荷の入力センシングノードへの積分の間にスイッチがオフにされる。入力センシングノードは、積分および読み出し期間中に浮遊する。なぜならば、入力電流源はこの時点でオフにされているからである。
【０１１０】
センサがセンサ電流を供給し始めると、負帰還ＭＯＳＦＥＴ  Ｍ２はオフになり、増幅器段Ｍ１、Ｍ４を開ループ高利得状態へ移すことができる。積分期間中に、帰還ＭＯＳＦＥＴトランジスタＭ２は、反転極性トポロジーでオフ状態である。次に、ソフトリセット動作は、１０ｐＡのオーダーの入力ＤＣ電流であって、非反転極性の帰還ＭＯＳＦＥＴトランジスタＭ２にバイアスをかけ、非線形トランスレジスタンス増幅器Ｍ１、Ｍ４のループを閉じる入力ＤＣ電流を、入力電流源１８へ供給することにより実行される。次に、センサのフローティングディフュージョンは、ｋＴＣリセットノイズを導入することなく、トランスコンダクタンス増幅器Ｍ１、Ｍ４の閉ループＤＣ電位のもとでリセットされる。
【０１１１】
図１１は、０．５μｓ毎に１パルス当たり１電子の入力電流と、図１０のセンサ回路の入力ノードおよび出力ノードのグラフである。
【０１１２】
図２Ａ、３および１０に示されたタイプのセンシング装置の動作は、温度に応じた計算ノイズを表す図１２に示されているように、極低温で回路性能を改善する。超低温動作は、また、キャリア速度および少数キャリア寿命を増大させることにより、シリコンセンサ層における電子の電荷収集を改善する。このような動作は、また、非線形増幅器の感度を高め、アバランシェフォトダイオードの動作条件を改善する。
【０１１３】
図１３は、センサ容量が１．５ｆＦであり、３ｅ−の検出能力のある液体窒素温度で動作する０．２５μｍＣＭＯＳで設計された、図３に示された２値画素回路のシミュレーションを示す図である。
【０１１４】
図１４は、マクロピクセル配置を形成する図３に示されたタイプの１６個の画素１０のアレイを示す図である。複数の画素セル１０の出力は、マクロピクセルを形成するため、高速ＯＲバスラインのようなコモン高速バス１１に接続される。バス１１は、また、画素１０の出力段への電流源１２０を有する。
【０１１５】
高速ＯＲラインは、図４に示されるように、ＯＲ信号を周辺のロジック終端列へつなぐ論理回路によって読み出される。
【０１１６】
センシング装置の一例は、基板２００と、金属コンタクト２１５が上に堆積しているパッシベーション層２１０と、を含む図１５に示されたタイプのＡＳＩＣシリコンチップに拡散された、または、ＡＳＩＣシリコンチップの上若しくは中に形成された画素セルにより構成される。ｎドープトアモルファス水素化シリコン（ａ−Ｓｉ：Ｈ）は金属コンタクト２１５上に堆積する。真性ａ−Ｓｉ：Ｈ２２０の層は、ｎドープトａ−Ｓｉ：Ｈ層２１８の上に堆積し、好ましくは、基板２００全体を被う。薄いｐドープト層２４０は、真性ａ−Ｓｉ：Ｈ２２０の層の上面に拡散し、上部電極パターンが、例えば、ｐドープト層２４０上の堆積により形成される。このパターンは、全ての画素、または、少なくとも多数の画素に共通である。ａ−Ｓｉ：Ｈ基板２００の厚さは１０から３０μｍである。このＡＳＩＣ組立体は、典型的なシリコンウェハの厚さをもつ。
【０１１７】
代替実施例では、ａ−Ｓｉ：Ｈ以外の半導体材料、例えば、セレン、ヨウ化鉛、テルル化カドミウム、ヨウ化水銀のような高原子番号材料がｐ−ｉ−ｎ構造を形成するため使用される。これらの材料は、図１５に示された構造において、ａ−Ｓｉ：Ｈの代わりにそのまま用いてもよい。検出層は直接変換により動作し、電子は、ＡＳＩＣの電極２１５のアレイによって集められ、同じＡＳＩＣにより増幅され処理される。高原子番号材料を使用することは、シリコンによって十分な変換効率が得られない５ＫｅＶを超える高エネルギーＸ線のために有利である。高原子番号材料の一つの堆積条件は、下にあるＡＳＩＣを破損しないため、２５０℃未満の温度の堆積である。これは、考えられる検出用材料の選択肢を制限する。
【０１１８】
ａ−Ｓｉ：ＨのＰＩＮ型検出用構造では、上部電極は、可視光が検出されるＩＴＯから作ることができる。しかし、Ｘ線または粒子が検出されるその他の電極材料を使用してもよい。
【０１１９】
図２、３または１０の増幅器、帰還回路および電流ミラーのような読み出し回路を含む基板上に集積されたセンサの別の例は図１８に示されている。センサ５００は、基板５０１上のアバランシェフォトダイオード構造であり、陽極コンタクトとして作用するｐ＋層５０２と、その上にある中性電荷欠乏領域５０３と、を含む。ｐ層５０５は、欠乏領域のウェルに形成され、ｎ層５０６によって上方と側方を取り囲まれるので、ｐ層とｎ層はｐ−ｎ接合を形成する。酸化膜５０８は、入射する光子のための窓を設け、当業者に公知であるようにメタライゼーション、ポリシリコンライン、または、その他であるような陰極配線５２０を介してバイアスが供給される。例えば、リング型を含むその他のＡＰＤ構造を使用してもよい。
【０１２０】
本発明の別の実施例では、センシング装置は画素センサであり、図３に示されたタイプの６４個の画素のアレイが、図１６ａおよび１６ｂに示されるように、マクロピクセルを形成するため配置される。マクロピクセル２９０は６４個の画素３００のアレイを含み、各画素３００は、電流源をコモンバス３２０へ切り替える双安定出力回路３１０に接続される。バス３２０の出力は、大面積検出器を構築するため、マルチプレクサ３３０を用いて、他の類似したアレイの出力と多重化することができる。バス３２０の読み出しが完了すると、双安定回路３１０はリセットされる。
【０１２１】
図１７は、典型的に、図１６ａに示されたタイプのアレイ３００の組立体を搭載する完全なウェハである大面積センサ３５０を示す。
【０１２２】
上述のように、図１６ａ、１６ｂおよび１７に示された実施例において、各画素出力３０１は、１画素ごとに一つずつ割り当てられた別々の双安定回路３１０に接続される。各双安定回路３１０の出力は、マクロピクセル２９０を形成するため画素３００を連結するローカルバス３２０に接続された電流源３１５を制御する。Ｘ線光子による衝突が発生したとき、衝突が起きた画素に接続された双安定回路３１０の双安定状態は、１に切り替わり、関連した電流源３１５をオンにする。次に、マクロピクセル領域で衝突が発生するごとに、別の双安定回路３１０はオンに切り替わり、マクロピクセルバス３２０に電流レベルを付加する。読み出し時間が終了すると、マクロピクセル電流は、アナログ多重化によって、ＡＰＳアーキテクチャの標準的なアナログ読み出しスキームで読み出される。読み出しが終了すると、マクロピクセルバス３２０の電流レベルを零へ戻すグローバルリセットが全ての画素セルに適用され、次の読み出しサイクルを再開することができる。
【０１２３】
図４に示されているような２値のスキームでは、１００万個／ｃｍ２の画素密度の個別の画素の読み出しは深刻な問題を生じる。さらに、殆どの医用アプリケーションは、本発明を具現化する画素の画素サイズ１０μｍではなく、５０μｍから１００μｍの画素寸法を必要とする。出願人は、マクロピクセル２９０を形成するための画素のアレイの集約が新規性および進歩性のあるソリューションであることを認識した。図１７に示されたマクロピクセル４００は、特に、ＨＥＰおよび医用アプリケーションにおいて有用であり、ウェハ４００に組み込まれたマクロピクセル２９０の複数のアレイを含む。
【０１２４】
図１６ａ、１ｂおよび１７に例示された上記のマクロピクセル形成のさらなる利点は、図１７に示されるようにウェハ４１０に組み込まれた大面積検出器を構築できることである。ウェハ４１０は、直径が８インチであり、画素２９０のアレイによって形成された１４ｃｍ平方の検出器を含む。本実施例では、相互接続レベルが、Ｓｉ：Ｈ堆積の前に、処理されたウェハの上部に付加される。
【０１２５】
本実施例のさらなる利点は、歩留まりが１００％ではないことの原因となるプロセス欠陥が存在するかもしれないが、それらはある画素に局限されるので、その画素の機能を止めるが、マクロピクセル自体の機能を止めないことである。この結果として、装置の効率の損失だけが生じ、装置がその機能を実行する能力への影響は生じない。１００μｍのマクロセルに１００個の１０μｍの画素を集めるならば、１００μｍのマクロピクセルエリア内の１個の欠陥は、効率を１％しか低下させない。したがって、ある画素が故障であるとしても、マクロピクセル装置は、効率が僅かに低下する点を除いて、そのまま動作可能である。
【０１２６】
本発明は種々の実施例を具体的に参照して詳細に説明されているが、変形および変更が本発明の精神と範囲を逸脱することなくなされるであろう。特に、供給電圧を変えてもよい。また、半導体産業における進歩は、将来、さらなるディープ・サブミクロンテクノロジーを提供し、このためのスケーリングルールが、より小さい寄生容量による恩恵を受け、より良好な回路感度およびより少ない電力消費を実現するため、ここで説明した本発明に適用されるであろう。将来の超ディープ・サブミクロンＣＭＯＳテクノロジーのスケーリングは、単一電子信号増幅および弁別を可能にする本発明の回路感度を増大させるであろう。
【０１２７】
さらに、上記実施例の説明で与えられた値は、コンピュータシミュレーション中の理想的な回路に基づき、かつ、所定のディープ・サブミクロンＣＭＯＳテクノロジーに使われる値であり、その結果として、比較的小さい変化は、添付図面の図２Ａから４、１０および１６ａに示された回路の動作に実質的な影響を与えないということが認められる。
【０１２８】
要約すると、本発明は、固体放射線センサ、アクティブ・ピクセル・センサ（ＡＰＳ）のモノリシック集積の分野に適用可能であり、特に、イメージング、単一光子検出、および、単一粒子検出（ＳＰＤ）の分野に適用可能である。商業的なディープ・サブミクロンＣＭＯＳテクノロジーを使って設計されたモノリシック集積回路に集積化された画素放射線センサによって放出された多電子レベル信号を変換するアクティブ・ピクセル・センサ（ＡＰＳ）信号処理回路が記載されている。読み出し回路は、各画素放射線センサと関連付けられた１２ＭＯＳＦＥＴトランジスタ２５０ｎＷ回路セルで高速信号増幅および高速信号弁別を実行する特定用途向け集積回路（ＡＳＩＣ）である。各画素センサは、シリコン基板のバルクに組み込まれたｐ−ｎ接合、または、ＡＳＩＣの上部に堆積した水素化アモルファスシリコンの薄膜に組み込まれたＰＩＮダイオードにより構成される。画素読み出し回路は、光子または荷電粒子が放射線パッドセンサに衝突するたびに、高速論理信号、または、高速アナログ信号を発生する。これは、付加的な周辺処理回路を用いることなく実現される。
【０１２９】
さらに、本発明の一つ以上の実施例は、単一粒子検出（ＳＰＤ）の能力を備え、入射量子のそれぞれを個別に検出することによって量子装置として効率的に動作する。本発明の実施例は、小型であり、かつ、非常に低電力で動作する非常に感度の高い装置である。
【０１３０】
回路の一変形例は、標準的なＡＰＳに関する限り集積化により機能するが、内部画素利得は約１０００である。５μｍ×５μｍから３０μｍ×３０μｍまでの典型的なサイズの画素センサと関連付けられた複数の画素読み出し回路は、要求された空間分解能と希望の画素形状に適合するように寸法を決められたマクロピクセルを形成するため、単一アナログまたはデジタルバスラインによって一つにグループ化され得る。２値またはアナログのそれぞれのマクロピクセル情報は、標準的なＣＭＯＳ  ＡＰＳイメージャと同様に、アドレス指定可能な列ロジックによる同期読み出し、または、非同期列ロジック、または、アナログマルチプレクサによって獲得される。
【０１３１】
本発明の種々の実施例が説明されているが、当業者に明らかであるように、その考え方を具体化する他の実施例を使用してもよい。したがって、本発明は、開示された実施例に限定されるべきではなく、むしろ、特許請求の範囲によって限定されるべきである。
【０１３２】
Ｉ．  記号の解説
・リセットノイズとも呼ばれるｋＴＣノイズは、ＡＰＳ回路、ＣＭＯＳ撮像装置、および、ＣＣＤ装置におけるリセット動作と関連したノイズである。図１の従来技術を参照すると、読み出しサイクルの終了ごとに、Ｓの入力センシングノード、すなわち、Ｍ１のゲートは、トランジスタリセットスイッチＭ２によってＭ２のゲートに供給された基準電圧へリセットされる。この動作は、入力センシングノード、すなわち、Ｍ１のゲートに、ＣＩＮが入力容量を表すとき、ｖｎ２＝ｋＴ／ＣＩＮに一致するノイズを発生する。ｖｎはＣＩＮが減少するとき増加する。このため、高密度ＡＰＳ画素回路には重大な問題が生じる。本発明の実施例は、リセットノイズの除去を目指すことによりこの問題を解決することを目的とする。
【０１３３】
・ＥＮＣ（並列ノイズ用のＥＮＣｐと直列ノイズ用のＥＮＣｓ）：等価的なノイズ電荷は、電荷の２乗平均平方根であり、通常、増幅用チャネルの内部の物理的ノイズ源によって生じる同じ出力ノイズを得るためこの増幅用チャネルの入力に供給されるべき電子の２乗平均平方根で表現される。入力信号／ＥＮＣの比は、チャネル感度の基本的な数である信号対ノイズ比を与える。
【０１３４】
・ＵＴ＝ｋＴ／ｑは、約２５．６ｍＶのサーマルボルテージであり、ここで、Ｋはボルツマン定数１．３８１×１０−２３ジュール／ケルビンであり、Ｔはケルビンで表した絶対温度（室温Ｔに対し３００Ｋ）であり、ｑは電子の電荷の１．６０２×１０−１９Ｃである。
【０１３５】
・Ｃｏｘ”は、ＭＯＳトランジスタの単位容量である。典型的に、それは、本発明の一実施例で使用される０．２５ミクロンＣＭＯＳテクノロジーに対して５ｆＦ／ｕｍ２である。
【０１３６】
・Ｃ’ｏｘは、ＭＯＳトランジスタの単位面積当たりのゲート酸化膜容量である。それは、本発明の一実施例で使用される０．２５ミクロンＣＭＯＳテクノロジーに対して５ｆＦ／ｕｍ２である。記号「”」「’」「”」は、正規化された単位を表す。
【０１３７】
・ｎはＭＯＳトランジスタのスロープファクタであり、表面電位がΨ０がほぼ２ΦＦ■＋３ＵＴである場合に、
【数７】
2005515450.tif 000009
であり、ここで、ΦＦはフェルミ準位であり、
【数８】
2005515450.tif 000010
であり、ここで、ＮＳＵＢは基板ドーピング濃度であり、εｓｉはシリコン誘電率１．０４×１０−１１Ｆ／ｍであり、ＶｐはＭＯＳトランジスタのピッチオフ電圧である。
【０１３８】
・μはキャリア移動度である。
【０１３９】
・Ｗは設計によって規定されたＭＯＳトランジスタのゲート幅である。
【０１４０】
・Ｌは設計によって規定されたＭＯＳトランジスタのゲート長である。
【０１４１】
・ＣＯＵＴは、入力分岐路と負荷分岐路の相互接続における本発明の一実施例の出力ノードの出力容量である。
【０１４２】
・ＣＩＮ■は入力センシングノードの容量である。
【０１４３】
・ＶＴはＭＯＳトランジスタのスレッショルド電圧である。
【０１４４】
・ｇｍ（ｇｍｆおよびｇｍｉも）ＭＯＳトランジスタの相互コンダクタンスであり、弱い反転におけるゲート相互コンダクタンスはｇｍ＝ＩＤ／ｎＵＴであり、ソース相互コンダクタンスはｇｍｓ＝ＩＤ／ＵＴである。
【０１４５】
・Ｔｍは、増幅用チャネルのパルス成形ピーク時間である。
【０１４６】
ＩＩ．用語と図の部品のラベルの解説
Ｔ１  図２Ｂの帰還トランジスタ
Ｔ２  図２Ｂの入力電流源
Ｔ３  図２ＢのＴ２を制御する電流ミラー
Ｔ４  図２Ｂの弁別器トランジスタ
Ｍ１  図３の入力トランジスタ
Ｍ２  図３の帰還トランジスタ
Ｍ３  図３の入力電流源
Ｍ４  図３の入力分岐路のカスコードトランジスタ
Ｍ５  図３の負荷分岐路
Ｍ６  図３の入力電流源Ｍ３を制御する電流ミラー
Ｍ７  図３の出力負荷分岐路のカスコードトランジスタ
Ｍ８  弁別器トランジスタ分岐路Ｘ
Ｍ９  負荷分岐路のバイアス電流ミラートランジスタ
Ｍ１０  カスコードトランジスタ分岐路Ｘ
Ｍ１１  弁別器トランジスタ分岐路Ｙ
Ｍ１２  カスコードトランジスタ分岐路Ｙ
Ｍ１３  図１０の出力ソースフォロワトランジスタ
Ｍ１４  図１０の出力電流源
【０１４７】
・画素センサセル１２は、４種類のセンサタイプ（ａ−Ｓｉ：Ｈ  Ｐ−Ｉ−Ｎダイオード、Ｐ−Ｎ拡散接合、ＡＰＤ  Ｐ−Ｎ拡散接合、および、アモルファスセレン層）の総称である。
【０１４８】
・図３の２値アーキテクチャに示された入力センシングノードは、画素センサセルのＮ電極の、入力電流源Ｍ３のドレインと、入力トランジスタＭ１のゲートと、帰還トランジスタＭ２のドレインとの相互接続である。
【０１４９】
・入力分岐路はトランジスタＭ１−Ｍ４である。
【０１５０】
・負荷分岐路はトランジスタＭ５−Ｍ７である。
【０１５１】
・弁別器出力分岐路ＸはトランジスタＭ８−Ｍ１０である。
【０１５２】
・弁別器出力分岐路ＹはトランジスタＭ１１−Ｍ１２である。
【０１５３】
・図２Ａ、図２Ｂおよび図３の基準電圧ＶＲＥＦは出力分岐路ＸおよびＹの動作点を定める。
【０１５４】
・ＩＲＥＦは図２Ａ、図２Ｂおよび図３における基準電流である。
【０１５５】
・ＩＢＩＡＳは、ミラートランジスタＭ９によるバイアス入力分岐路および負荷分岐路のバイアス電流である。
【０１５６】
・ＱＤＥＴは、画素センサセルにおける粒子衝突によって発生される入力電荷である。
【０１５７】
・ＩＤＯは、ほぼバイアス電流（ミラー電流）に一致する入力分岐路および負荷分岐路における静電流である。
【図面の簡単な説明】
【０１５８】
【図１】従来技術のＡＰＳ回路のアーキテクチャを説明する回路図である。
【図２Ａ】本発明を具現化するセンシング装置の略回路図である。
【図２Ｂ】増幅器の帰還トランジスタの両端間で極性が反転した開ループ条件を説明する図２Ａに対応した略回路図である。
【図３】本発明を具現化する個別のセンシング装置の２値回路を説明する略回路図である。
【図４】複数のセンシング回路の出力を読み出す回路の略回路図である。
【図５】図２Ａ、２Ｂおよび３の増幅器の閉ループ動作から開ループ動作への遷移を表す波形のグラフである。
【図６】１２．５ｅ−、２５ｅ−、５０ｅ−および１００ｅ−の入力電荷に対する図２Ａ、２Ｂおよび３に示された画素の入力センシングノード、出力トランスコンダクタンス増幅器ノード、および、トランジスタ弁別器の出力の波形のグラフである。
【図７】７５ｅ−の入力電荷と１ｐＡ、２ｐＡ、５ｐＡ、１０ｐＡおよび２０ｐＡの入力電流に対する図２Ａから３に示されるようなセンサ、例えば、画素の出力トランスコンダクタンス増幅器ノードの波形のグラフである。
【図８】図２Ａから３で使用されるような弱い反転状態で動作する帰還ＭＯＳトランジスタの一定ゲート電流でのドレイン電流に対するソース電圧の変化のグラフである。
【図９ａ】図２Ａから３に示された、画素セルのような、単一粒子検出（ＳＰＤ）センシング装置の入力センシングノード容量に依存したノイズ計算のグラフである。
【図９ｂ】図２Ａから３に示されたＳＰＤセンシング装置の基準電流に依存したノイズ計算のグラフである。
【図１０】本発明を具現化する電荷積分型装置のアーキテクチャ回路の略図である。
【図１１】図１０の積分型センシング装置の５００ｎｓ毎に１電子の入力電流と、入力ノードと、出力ノードのグラフである。
【図１２】図３の回路の２値センシング装置、例えば、画素の７７Ｋから２９７Ｋの動作温度に依存したノイズ（ＥＮＣ）のグラフである。
【図１３】３電子電荷を検出するためにセットされた１．５ｆＦセンサ容量に対する図３の２値センシング装置のグラフである。
【図１４】図３に示されたタイプの１６個の画素を一つに集めたマクロピクセル配置の図である。
【図１５】図２Ａから４、および１０の画素がＡＳＩＣの表面に堆積させられたアモルファスＳｉ：Ｈ  ＰＩＮセンサで拡散されたセンサＡＳＩＣ組立体の断面図である。
【図１６ａ】図３に示されたタイプの６４画素からなるアレイの略ブロック図である。
【図１６ｂ】８×８のマトリックス形に配置され、アナログ多重化ＡＰＳ読み出しスキームで読み出されるマクロピクセルを形成する、図３に示されたタイプの６４画素からなるアレイの図である。
【図１７】図４、１６ａおよび１６ｂに示されたタイプのアレイの組立体を搭載する完全なウェハのような大面積センサの図である。
【図１８】本発明に使用するためＣＭＯＳプロセスを使用してシリコン基板上に集積化されたアバランシェフォトダイオード構造を示す図である。
【図１】
2005515450.tif 000011
【図２ａ】
2005515450.tif 000012
【図２Ｂ】
2005515450.tif 000013
【図３】
2005515450.tif 000014
【図４】
2005515450.tif 000015
【図５】
2005515450.tif 000016
【図６】
2005515450.tif 000017
【図７】
2005515450.tif 000018
【図８】
2005515450.tif 000019
【図９ａ】
2005515450.tif 000020
【図９ｂ】
2005515450.tif 000021
【図１０】
2005515450.tif 000022
【図１１】
2005515450.tif 000023
【図１２】
2005515450.tif 000024
【図１３】
2005515450.tif 000025
【図１４】
2005515450.tif 000026
【図１５】
2005515450.tif 000027
【図１６ａ】
2005515450.tif 000028
【図１６ｂ】
2005515450.tif 000029
【図１７】
2005515450.tif 000030
【図１８】
2005515450.tif 000031
【国際調査報告】
2005515450.tif 000032
2005515450.tif 000033
2005515450.tif 000034