(57)【要約】本発明はプラグ（ＣＯＰ）構造上のキャパシタに関する。本発明によるＣＯＰは、キャパシタ特性に悪影響を与える従来のＣＯＰ構造内に形成される段差が回避されている。一実施形態にて、段差は、上部分と下部分とを有するプラグを提供することにより回避される。キャパシタの底部電極に対して接続された上部分は、底部電極の面積とほぼ等しい面積を有する。プラグと底部電極との間に設けられたバリア層は、プラグ材料を酸化から防止し得る。
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【特許請求の範囲】
【請求項１】
第一電極と第二電極との間に配置された誘電体層を有するキャパシタと、
第一電極に接続され、かつ導電性プラグ材料よりなるプラグとを備え、前記プラグは上部分と下部分とを有し、上部分は、第一電極の表面積とほぼ等しい表面積を有するプラグ構造上のキャパシタ。
【請求項２】
メモリセルの一部である請求項１に記載のプラグ構造上のキャパシタ。
【請求項３】
複数のメモリセルを備えて、メモリアレイを形成している請求項２に記載のプラグ構造上のキャパシタ。
【請求項４】
前記誘電体層は、強磁性体層を有する請求項３に記載のプラグ構造上のキャパシタ。
【請求項５】
前記メモリアレイは、一連のアーキテクチャに構成されている請求項２に記載のプラグ構造上のキャパシタ。
【請求項６】
前記誘電体層は、強磁性体層を有する請求項５に記載のプラグ構造上のキャパシタ。
【請求項７】
前記誘電体層は、強磁性体層を有する請求項１に記載のプラグ構造上のキャパシタ。
【請求項８】
前記プラグ材料は、ポリシリコンを有する請求項１に記載のプラグ構造上のキャパシタ。
【請求項９】
第一電極の底部面と、プラグ上部分との間にバリア層をさらに備える請求項８に記載のプラグ構造上のキャパシタ。
【請求項１０】
前記電極のバリア層とプラグ上部分との間に、シリサイド層をさらに備える請求項９に記載のプラグ構造上のキャパシタ。
【請求項１１】
バリア層とプラグ材料との間に、シリサイド層をさらに備える請求項８に記載のプラグ構造上のキャパシタ。
【請求項１２】
キャパシタ上に、カプセル化層をさらに備える請求項８に記載のプラグ構造上のキャパシタ。
【請求項１３】
前記カプセル化層は、キャパシタを酸素拡散から保護する請求項１２に記載のプラグ構造上のキャパシタ。
【請求項１４】
前記カプセル化層は、酸化アルミニウムを有する請求項１２に記載のプラグ構造上のキャパシタ。
【請求項１５】
第一キャパシタと第二キャパシタとを有するキャパシタ対と、前記第一及び第二キャパシタは、第一電極と第二電極との間に配置された誘電体層を有し、第一及び第二キャパシタの第一電極は、共通する第一電極であることと、
第一電極に接続され、かつ導電性プラグ材料よりなるプラグとを備え、前記プラグは上部分と下部分とを有し、上部分は、第一電極の表面積とほぼ等しい表面積を有するプラグ構造上のキャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
メモリＩＣは、ビットラインとワードラインとにより互いに接続された複数のメモリセルを有している。メモリセルは、情報ビットを記憶するキャパシタに接続されたトランジスタを有する。トランジスタのゲート端子はワードラインに接続され、トランジスタの第一端子はビットラインに接続され、トランジスタの第二端子はキャパシタプレートに接続されている。キャパシタの他のプレートは、例えばＶＤＤ／２、又はアース等の基準電圧に接続されている。強誘電体メモリセルについては、キャパシタの他のプレートは、プレートラインに接続されている。
【背景技術】
【０００２】
高密度メモリＩＣを実現するために、メモリセルは、図１に示すように、プラグ構造（ＣＯＰ）上にキャパシタを備えている。このプラグ構造は、第一電極１６１と第二電極１６２との間に配置された誘電体層１６５を有するキャパシタ１６０を備えている。キャパシタは導電性プラグ１７０に接続されている。プラグは、例えばトランジスタの拡散領域に接続されている。用途に応じて、バリア層１８８が使用されて、プラグへの酸素の拡散を防止し得る。このようなバリア層は、強磁性体、又はハイ−Ｋ（ｈｉｇｈ−Ｋ）誘電体への適用にて特に利便性が高い。ポリシリコン（ポリ−Ｓｉ）がプラグ形成に使用される場合、プラグとキャパシタとの間に金属シリサイド層１８１が配置される。
【０００３】
図２〜４に、従来のＣＯＰ構造形成プロセスを示す。図に示すように、基板２０５上に層間絶縁膜２３０が形成される。基板は、トランジスタ等の様々な回路素子を有し得る。ＩＬＤ層内にポリ−Ｓｉのプラグ２７０が形成され、例えばトランジスタの拡散領域に対して接触している。プラグは従来のプロセスにより形成される。このプロセスは、ａ）ＩＬＤ内にコンタクトバイアを形成する工程、ｂ）基板上にポリ−Ｓｉを堆積させて、コンタクト開口部を充填する工程、及びｃ）化学的機械研磨（ＣＭＰ）により基板を平坦化して、ＩＬＤ表面から過剰なポリ−Ｓｉを除去する工程を含む。
【０００４】
ＣＭＰの化学物質は、ポリ−Ｓｉプラグの粒界上、及び粒界内にケミカルオキサイド層２７２を形成させる。ＣＭＰのステップは、ポリ−Ｓｉ上、及びポリ−Ｓｉ内のオキサイドが完全に除去されて、良好な接触特性を保証するために十分長く行われる必要がある。図３に示すように、ポリ−Ｓｉ材からオキサイドを除去するオーバーポリッシュプロセスによって、プラグとＩＬＤ表面間に段差２７６が形成される。これは、ポリ−Ｓｉのエッチング速度と比較すると、ＩＬＤ材料（例、酸化ケイ素）のエッチング速度が速いことによる。
【０００５】
プラグが形成された後、プラグ上に金属シリサイド層３８０が選択的に形成される。この工程により、プラグはさらに、プラグ上の段差の高さを上昇させる。その後、図４に示すように、基板上にキャパシタの様々な層が堆積される。これらの層には、例えばバリア４８８、第一電極４６１、誘電体４６５、及び第二電極４６２等が含まれる。段差の表面形状は、これら様々なキャパシタ層にも形成されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、プラグ形成の結果による表面形状は、キャパシタの性能に対して悪影響を及ぼし得ることが発見されている。例えば、段差は、バリア層のバリア特性を低下させたり、他の層の導電性、又は誘電体の特性を変更したりし得る。
【０００７】
以上のことから、続いて形成される層の特性に悪影響を及ぼさない改良されたプラグを提供することが望ましい。
【課題を解決するための手段】
【０００８】
本発明は一般に、集積回路に関する。より詳細には、本発明はプラグ構造上のキャパシタ形成に関する。一実施形態にて、プラグ構造上のキャパシタは、第一電極と第二電極との間に誘電体層を有するキャパシタを備える。導電性プラグ材料よりなるプラグは、キャパシタの第一電極に接続されている。一実施形態にて、プラグは、上部分と下部分とを有する。上部分は、第一電極の表面積とほぼ等しい表面積を有する。
【０００９】
一実施形態にて、キャパシタは、電極間に強磁性体層を有する強磁性体キャパシタを備える。強磁性体層は、例えばＰＺＴを有する。第一キャパシタ電極と、プラグ材料との間に、バリア層が配置され得る。バリア層は、プラグ材料の酸化を防止する。上部分と下部分とを有し、上部分は第一電極の表面積と等しい表面積を有するプラグを提供することによって、プラグ構造上の従来のキャパシタ内の、プラグとＩＬＤ層間の段差の形成が有利に回避される。それによって、段差のキャパシタ特定に対する影響が低減、又は排除される。
【発明を実施するための最良の形態】
【００１０】
図５〜８に、本発明の一実施形態によるＣＯＰ構造の形成プロセスを示す。図５を参照すると、ＩＬＤ層５３０内にコンタクト開口部５７８を備えた半導体基板５０５が示されている。ＩＬＤ層は、例えば酸化ケイ素からなる。窒化ケイ素、ドープされた、又は未ドープのシリケートガラス、若しくはスピンオンガラス等、他の種類の誘電体材料を用いてもよい。化学的気相成長法（ＣＶＤ）等、様々な方法を用いてＩＬＤ層が形成され得る。
【００１１】
一実施形態では、コンタクト開口部は、従来のマスク、及びエッチング法を用いて形成される。例えば、ＩＬＤ層上に堆積されたフォトレジスト層をパターン化して、コンタクト開口部が形成されるべき場所に窓（ｗｉｎｄｏｗ）を形成する。次いで、反応性イオンエッチング（ＲＩＥ）等の異方性エッチングを行って、レジスト窓により露出されたＩＬＤ層の部分を除去して、導電性領域を露出する。導電性領域は、例えば、トランジスタの拡散領域である。トランジスタ、及びキャパシタは、例えば、メモリセルを形成する。複数のメモリセルがビットライン、及びワードラインによって相互接続されて、集積回路のメモリアレイを形成し得る。一実施形態にて、メモリセルはグループに分割されて、一連のアーキテクチャを構成する。一連のアーキテクチャは、例えば、タカシマ等による"High Density Chain Ferroelectric Random Access Memory (chain FRAM)", IEEE Jrnl. of Solid State Circuits,第３３巻、７８７〜７９２ページ、１００８年５月発行に説明さ
れており、その内容は参照により本願に援用される。オープンビットライン、又はフォールデッド（folded）ビットライン等の他の種類のアーキテクチャも利便性が高い。
【００１２】
その後、基板上に導電層５７２を堆積して、コンタクト開口部を充填する。一実施形態にて、導電層はポリ−Ｓｉからなる。他の導電性材料を使用してもよい。ポリ−Ｓｉ層は、例えばＣＶＤによって堆積され得る。化学溶液堆積法（ＣＳＤ）、電気めっき法、熱水合成法、又は物理的気相成長法（ＰＶＤ）等の他の堆積方法を用いてもよい。
【００１３】
図６を参照すると、基板表面を研磨することによって、ポリ−Ｓｉ層の一部が除去される。一実施形態にて、この研磨プロセスはＣＭＰプロセスである。研磨ステップにより、ポリ−Ｓｉ層上にて平坦面が形成される。本発明の一実施形態にて、ＣＭＰは、ＩＬＤ表面からポリ−Ｓｉを除去せずに、ポリ−Ｓｉを平坦化する。ＣＭＰは、ポリ−Ｓｉ層の表面にケミカルオキサイドを形成させる。接触抵抗を低減するために、ケミカルオキサイド層は除去される。一実施形態にて、ウェットエッチによりポリ−Ｓｉ層の表面からケミカ
ルオキサイドが除去される。ウェットエッチは、例えば、希釈ＨＦ化学物質を使用する。ＣＭＰステップ後にＩＬＤ表面上に残留するポリ−Ｓｉ層は、下部のＩＬＤ層を露出させることなくケミカルオキサイド層が除去され得るように、十分厚いものでなければならない。ポリ−Ｓｉ層は、約数ナノメータから数百ナノメータの厚さを有し得る。別の厚さを有するポリ−Ｓｉ層も、利便性が高い。
【００１４】
図７を参照すると、平坦なポリ−Ｓｉ層上に金属層７８１が堆積される。金属層は、そこから金属シリサイド層が形成されるベース層としての役割を果たす。一実施形態にて、金属層はチタン、又はコバルトを含む。他の金属層を用いて、金属シリサイドを形成するためのベース層を形成してもよい。ＣＶＤ、ＣＳＤ、電気めっき法、水熱合成法、又は物理的気相成長法（ＰＶＤ）等の様々な堆積方法を用いて金属層を形成してもよい。
【００１５】
金属層を堆積した後、熱シリサイド化プロセスを行って、金属シリサイド層を形成する。シリサイド化プロセスは、例えば、ニステップからなるアニールプロセスを含む。第一のステップでは、窒素雰囲気内で基板をアニールする。一実施形態にて、このアニールプロセスは、６２０〜６８０℃で約３０秒間行われる急速熱処理（ＲＴＡ）を含む。第二のステップでは、基板を、ＲＴＡにより例えば７００〜７８０℃で約３０秒間アニールする。好ましい実施形態にて、第一のＲＴＡステップ後に、湿式化学エッチングを実行して、金属層から未反応金属を除去する。これによって、第二のＲＴＡステップ後に、確実にシリサイド層のみが残留する。シリサイド層は、プラグから上部のキャパシタ層へのケイ素（Ｓｉ）の拡散を低減するか、又は最小にする。
【００１６】
シリサイド層の形成後、基板上に様々なキャパシタ層が堆積される。一実施形態にて、キャパシタ層は、強磁性体キャパシタを形成する層からなる。これに代わって、キャパシタ層を用いてダイナミック・ランダムアクセスメモリ・キャパシタを形成してもよい。他の種類のキャパシタも形成され得る。
【００１７】
強磁性体キャパシタを形成する際には、導電性バリア７８８、第一電極７６１、強磁性体層７６５、及び第二電極７６２が連続して基板上に堆積される。一実施形態にて、電極材料は、白金等の貴金属を含み、強磁性体材料は、ジルコンチタン酸鉛（ＰＺＴ）を含み、バリア層は、イリジウム等の対酸素導電性バリア材料を含む。他の導電性、強磁性体、又はバリア材料も使用し得る。例えば、タンタル酸ストロンチウムビスマス（ＳＢＴ）を用いて強磁性体層を形成してもよい。必要であれば、バリア層の底部に接着層を塗布して、基板とバリア層との接着を向上させてもよい。接着層は、例えば、チタンを含む。窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化ケイ素タンタル（ＴａＳｉＮ）、及び窒化アルニミウムタンタル（ＴｉＡＬＮ）等の他の種類の接着促進材料を使用することも可能である。ＰＶＤ、ＣＶＤ、スピンオン等の従来の堆積方法を用いて、これらの様々な層が堆積され得る。
【００１８】
図８を参照すると、ＩＬＤ上の様々な層がパターン化されて、キャパシタ８６０が形成される。様々な層のパターン化には、従来のマスク、及びエッチング法を使用し得る。例えば、頂部キャパシタ層上にフォトレジスト層を堆積させてパターン化して、キャパシタ領域に対応する領域内のキャパシタ層を保護するようにレジスト区画を残留させる。ＲＩＥ等の異方性エッチングにより、レジスト区画で保護されていないキャパシタ層部分を除去して、キャパシタを形成する。一実施形態にて、ＲＩＥは、層をオーバーエッチングしてＩＬＤ層の一部を除去する。これにより、キャパシタを越えたポリ−Ｓｉは完全に除去される。
【００１９】
一実施形態にて、キャパシタ上にカプセル化層８９１が堆積される。アニール工程中に、側面を保護し、酸素の界面拡散を防止するカプセル化層は、例えば窒化ケイ素、又は酸
化アルミニウムを含む。Ｔｉ０２、Ｃｅ０２、又はＺｒ０２等、別の種類の材料を使用してもよい。
【００２０】
以上のように、本発明では、プラグ材料をＩＬＤまで研磨しないことによって、従来のプロセスにおける段差の形成を回避する。上部に様々なキャパシタ層が形成される表面を平坦化することによって、キャパシタ性能の低下を防止する。さらに、ポリ−ＳｉはＩＬＤに対して強力に接着するため、プラグ／ＩＬＤの界面における酸素の横方向拡散が効果的に低減される。
【００２１】
図９に示す別の一実施形態では、酸素バリア層９８９は、プラグ側壁に沿って形成されている。一実施形態にて、酸素バリアは、窒化ケイ素、又は酸化アルミニウムを含む。別の種類の酸素バリア材料を使用してもよい。酸素バリアが非導電性を有する場合、該バリアはプラグ開口部の底部から除去される。バリア層は、プラグ開口部を充填するに先立って堆積され得る。プラグ側壁に沿ってバリア層を形成すると、プラグ／ＩＬＤ界面に沿った、又はプラグに沿った酸素拡散が低減、又は回避される。このプロセスは、例えば、メモリセル形成が完了するまで継続する。
【００２２】
本発明を様々な実施形態を参照にして詳細に説明してきたが、当業者は本発明の趣旨及び範囲を逸脱せずに、本発明に変更及び改良をなし得ることを理解するであろう。従って、本発明の範囲は、上述した説明を参照して決定されるべきではなく、添付の特許請求の範囲、及びその等価物の全範囲を参照して決定されるべきである。
【図面の簡単な説明】
【００２３】
【図１】先行技術によるＣＯＰ構造の断面図。
【図２】先行技術によるＣＯＰ構造の形成工程を示す断面図。
【図３】先行技術によるＣＯＰ構造の形成工程を示す断面図。
【図４】先行技術によるＣＯＰ構造の形成工程を示す断面図。
【図５】本発明の一実施形態によるＣＯＰ構造の形成工程を示す断面図。
【図６】本発明の一実施形態によるＣＯＰ構造の形成工程を示す断面図。
【図７】本発明の一実施形態によるＣＯＰ構造の形成工程を示す断面図。
【図８】本発明の一実施形態によるＣＯＰ構造の形成工程を示す断面図。
【図９】本発明の代替的な実施形態の断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成16年7月27日(2004.7.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プラグ構造上にキャパシタを形成する方法であって、
上部にコンタクト領域と層間絶縁膜（５３０）とを有する基板（５０５）を提供する工程と、
前記層間絶縁膜（５３０）内にコンタクト開口部（５７８）を形成して、コンタクト領域を露出する工程と、
前記基板（５０５）上に導電性プラグ材料（５７２）を堆積させて、コンタクト開口部（５７８）と層間絶縁膜（５３０）の表面とを充填する工程と、
前記導電性プラグ材料（５７２）上にキャパシタ層（７６１，７６２，７６５）を堆積させる工程とを含む工程において、
キャパシタ層（７６１，７６２，７６５）を堆積させる工程に先立って、化学的機械研磨により導電性プラグ材料（５７２）の一部分を平坦化して、層間絶縁膜（５３０）上の導電性プラグ材料の頂面を平坦化する工程をさらに含むことを特徴とする方法。
【請求項２】
請求項１に記載のプラグ構造上にキャパシタを形成する方法であって、
前記化学的機械研磨工程の後、該化学的機械研磨により発生した層間絶縁膜（５３０）上の酸化物をウエットエッチにより除去する方法。
【請求項３】
請求項１または２に記載のプラグ構造上にキャパシタを形成する方法であって、
前記キャパシタ層（７６１，７６２，７６５）を堆積させる工程に先立って、導電性プラグ材料（７５２）の頂面上に第一金属層（７８１）を形成して、該第一金属層（７８１）を熱シリサイド化処置によりシリサイド化する方法。
【請求項４】
請求項３に記載のプラグ構造上にキャパシタを形成する方法であって、
前記第一金属層（７８１）をシリサイド化する工程の後、化学的ウエットエッチ処置を実行して、該第一金属層（７８１）から未反応の金属を除去する方法。
【請求項５】
請求項１乃至４のいずれか一項に記載のプラグ構造上にキャパシタを形成する方法であって、
キャパシタ層（７６１，７６２，７６５）と平坦化された導電性プラグ材料（５７２）とを、パターン化、及びエッチングしてキャパシタを形成し、導電性プラグ材料（５７２）をオーバーエッチングして層間絶縁膜（５３０）の一部分を除去する工程をさらに含む方法。
【請求項６】
請求項１乃至５のいずれか一項に記載のプラグ構造上にキャパシタを形成する方法であって、
コンタクト開口部（５７８）を充填するに先立って、該コンタクト開口部（５７８）上に酸素バリア層（９８９）を堆積させ、コンタクト開口部の底部から酸素バリア層（９８９）を除去する方法。
【請求項７】
請求項５に記載のプラグ構造上にキャパシタを形成する方法であって、
プラグ構造上のキャパシタは、メモリセルの一部であり、複数のメモリセルを有するメモリアレイを形成するために使用される方法。
【請求項８】
請求項１乃至７のいずれか一項に記載のプラグ構造上にキャパシタを形成する方法であって、前記キャパシタ層と、平坦化された導電性プラグ材料とをパターン化して、一連のメモリアーキテクチャを構成しているキャパシタ対の第一キャパシタ、及び第二キャパシタを形成する工程をさらに含み、前記キャパシタ対は、共通の底部電極を共有する方法。
【請求項９】
請求項１乃至８のいずれか一項に記載のプラグ構造上にキャパシタを形成する方法であって、前記プラグ構造上のキャパシタは、複数のメモリセルを有するメモリアレイを形成するために使用されるメモリセルの一部である方法。
【請求項１０】
請求項１乃至９のいずれか一項に記載のプラグ構造上にキャパシタを形成する方法であって、前記プラグ材料はポリシリコンを含む方法。
【請求項１１】
請求項１乃至１０のいずれか一項に記載のプラグ構造上にキャパシタを形成する方法であって、前記キャパシタ層は強磁性体キャパシタを形成するために使用される方法。
【請求項１２】
請求項１０に記載のプラグ構造上にキャパシタを形成する方法であって、前記プラグ材料はポリシリコンを含む方法。
【国際調査報告】
2005539387.tif 000012
2005539387.tif 000013