(57)【要約】本発明は、基体（１）を備え、該基体は上下方向に重ねられているセラミックの誘電体層（２）のスタックを含んでおり、該基体（１）の外部に配置されている２つの外部コンタクト（３）を備え、基体（１）の内部で２つの誘電体層（２）の間に配置されている抵抗（４，４１，４２）を備え、該抵抗は外部コンタクト（３）と接続されておりかつ該抵抗はストラクチャ化された層（５）の形状を有しており、該ストラクチャ化された層は外部コンタクト（３）間に少なくとも１つの複数回曲げられたストリップを形成している電気的な多層素子に関する。誘電体層（２）および抵抗（４，４１，４２）は唯一の焼結ステップにおいて相互に結合されている。層（５）の何回も曲げられたストリップによって特別高い抵抗値を実現することができる。
2005504438.tif 000002
【特許請求の範囲】
【請求項１】
基体（１）を備え、該基体は上下方向に重ねられているセラミックの誘電体層（２）のスタックを含んでおり、
該基体（１）の外部に配置されている２つの外部コンタクト（３）を備え、
基体（１）の内部で２つの誘電体層（２）の間に配置されている抵抗（４，４１，４２）を備え、
該抵抗は外部コンタクト（３）と接続されておりかつ
該抵抗はストラクチャ化された層（５）の形状を有しており、該ストラクチャ化された層は外部コンタクト（３）間に少なくとも１つの複数回曲げられたストリップを形成している
電気的な多層素子。
【請求項２】
誘電体層（２）および抵抗（４，４１，４２）は唯一の焼結ステップで共通に焼結されておりかつモノリシック体を形成している
請求項１記載の素子。
【請求項３】
基体（１）に電極層（９）が配置されておりかつ抵抗（４，４１，４２）の平面には電極層（９）が存在していない
請求項１または２記載の素子。
【請求項４】
抵抗（４）は外部コンタクト（３）間でストリップの形で延在しており、該ストリップの長さは少なくともその幅（ｂ）の１０倍以上である
請求項１から３までのいずれか１項記載の素子。
【請求項５】
抵抗（４，４１，４２）は閉じられた層（５）から形成されており、該層は切り欠き（６）を備えている
請求項１から４までのいずれか１項記載の素子。
【請求項６】
抵抗（４，４１，４２）はミアンダの形状を有している
請求項１から４までのいずれか１項記載の素子。
【請求項７】
抵抗（４，４１，４２）は、ストラクチャ化された層（５）において少なくとも０．１Ωの面積抵抗を有している抵抗材料から形成されている
請求項１から６までのいずれか１項記載の素子。
【請求項８】
抵抗（４，４１，４２）は、銀およびパラジウムから成る合金を含んでいる抵抗材料から形成されており、ここでパラジウムは合金中１５ないし＜１００重量パーセントの成分を有している
請求項１から６までのいずれか１項記載の素子。
【請求項９】
パラジウムの成分は５０および７０重量パーセント間にある
請求項８記載の素子。
【請求項１０】
抵抗材料は更に、抵抗材料の残りの成分の比抵抗より少なくとも１０倍は大きい比抵抗を有している付加材料を７０重量パーセントまで含んでいる
請求項１から８までのいずれか１項記載の素子。
【請求項１１】
付加材料はＡｌ２Ｏ３を含んでいる
請求項１０記載の素子。
【請求項１２】
誘電体層（２）は、焼結温度が９５０℃および１２００℃間にあるセラミック材料を含んでいる
請求項１から１１までのいずれか１項記載の素子。
【請求項１３】
誘電体層（２）はＢａＴｉＯ３をベースとしたセラミックを含んでいる
請求項１２記載の素子。
【請求項１４】
誘電体層（２）はバリスタセラミックを含んでいる
請求項１２記載の素子。
【請求項１５】
基体（１）中に、それぞれ上下方向に重ねられていて、誘電体層（２）によって相互に分離されている電極層（９）の２つのスタック（７，８）が並んで配置されており、
第１のスタック（７）の電極層（９）は外部コンタクトの第１の対の第１の外部コンタクト（１０）および第２の外部コンタクト（１１）に交互にコンタクト形成されており、
第２のスタック（８）の電極層（９）は外部コンタクトの第２の対の第１の外部コンタクト（１２）および第２の外部コンタクト（１３）に交互にコンタクト形成されており、
かつ異なった対に属している、基体（１）の互いに相対向している側面にある外部コンタクト（１０，１３；１１，１２）は基体の内部に配置されている抵抗（４）を通って接続されている
請求項１から１４までのいずれか１項記載の素子。
【請求項１６】
電極層（９）のスタック（７，８）はそれぞれ、多層バリスタ（ＶＤＲ１，ＶＤＲ２）の部分である
請求項１５記載の素子。
【請求項１７】
２つのバリスタ（ＶＤＲ１，ＶＤＲ２）および抵抗（４）はπフィルタを形成している
請求項１６記載の素子。
【請求項１８】
素子は、誘電体層（２）に対して平行に延在している平面（１４）に対して対称的に形成されておりかつ
電極層（９）のスタック（７，８）の上側および下側にそれぞれ抵抗（４１，４２）が配置されている
請求項１７記載の素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、上下に位置しているセラミックの誘電体層を備えた基体を含んでいる電気的な多層素子に関する。更に、基体に外側に、外部コンタクトが配置されている。基体の内部には、この外部コンタクトに接続されている抵抗が配置されている。
【０００２】
冒頭に述べた形式の多層素子は通例いわゆるマルチレーヤ・テクノロジーにおいて作製される。このテクノロジーを用いて例えば多層バリスタまたはセラミックコンデンサが製造される。これらの素子に用途に関して特有な特性を付与するために、抵抗の集積が必要であることが多い。この種の抵抗を用いて例えば、周波数特性、挿入減衰またはバリスタに入力結合される電気パルスにおける端子電圧の経過のような特性を都合のいいように変えることができる。公知のセラミック素子は誘電体層に付加的に、導電性の電極層も含んでおりかつ、誘電体層によって相互に分離されている上下にある電極層のスタックを形成する。この種のスタックは例えばコンデンサまたはバリスタも形成することができる。
【０００３】
刊行物ＵＳ５８８９４４５から、基体の両方の端面および２つの長手面にそれぞれ１つの外部コンタクトが配置されているという冒頭に述べた形式の多層素子が公知である。これら素子は当業者には、「フィードスルー素子」（“Feedthrough-Bauelemente”）という名称でも公知である。公知の素子では、矩形のストリップに沿ってプリントされた抵抗ペーストの形で２つのセラミック層の間に集積されている抵抗が集積されている。これらは素子の外部コンタクトを、素子に同様に集積されているコンデンサに属している電極層に接続する。抵抗ストラクチャは、容量を形成するために必要である内部電極と同じ平面内に存在している。これにより、従来技術によれば、コンデンサおよび抵抗の直列接続が多層素子に集積される。
【０００４】
この公知の抵抗は、抵抗を形成する材料が幅広いストリップに沿って誘電体層にプリントされているという欠点を有している。これにより、これらが通例所望されるように、大きな抵抗値を実現することが困難である。大きな抵抗値の実現は従来技術によれば、特有の抵抗ペーストが使用されるようにすることで可能になる。しかしこれら特有の抵抗ペーストは、セラミック素子の製造の際に通例発生する、＞１０００℃という高い焼結温度に持ち堪えることができない。勿論これらの要求に応じてセラミック材料の選択は著しく制限され、このために公知の多層素子には別の欠点が生じることになる。
【０００５】
従って本発明の課題は、複数の抵抗を多層素子に集積する際の高度なフレキシビリティを可能にする多層素子を提供することである。
【０００６】
本発明のこの課題は、請求項１の特徴部分に記載の構成を有する電気的な多層素子によって解決される。本発明の別の形態は従属請求項から読み取ることができる。
【０００７】
本発明は、上下方向に重ねられているセラミックの誘電体層のスタックを含んでいる基体を備えている電気的な多層素子を提供する。基体の外部には少なくとも２つの外部コンタクトが配置されている。基体の内部で２つの誘電体層の間に抵抗が配置されている。抵抗は外部コンタクトの２つと接続されている。抵抗はストラクチャ化された層の形状を有しており、該ストラクチャ化された層は外部コンタクト間に電流路として少なくとも１つの複数回曲げられたストリップを形成している。
【０００８】
本発明の多層素子は、抵抗を形成する層のストラクチャ化に基づいて実現すべき抵抗値において比較的大きな選択性がありかつ殊に相対的に大きな抵抗値を実現することができるという利点を有している。
【０００９】
抵抗が導体路テクノロジーに相応してプリントされたストリップの形で製造されている場合には殊に、ストリップ長さ対ストリップ幅比が重要である。ストリップが長ければ長いほど、その抵抗も大きい。反対に、ストリップの幅が狭くなると抵抗が上昇することが成り立つ。すなわち長さ対幅の大きな比は大きな抵抗を実現するために好都合である。そこで、抵抗をストラクチャ化された層の実現によって、殊に素子のサイズが小さい場合に、２つの外部コンタクト間で限られてしか使用することができないスペースを大きな抵抗を形成するために最適に利用することができる。これに対して、２つの外部コンタクトの間で曲げられていない、只真っ直ぐなだけの抵抗路では非常に小さな抵抗しか実現されないことになる。ストリップ幅の変化、殊にストリップ幅の低減によって抵抗を下げることができるが、ストリップ幅が狭すぎるということは、抵抗の電流容量が僅かであることも意味するので、多層素子の用途に応じて発生するパルス形式の高電流負荷の場合または持続的な直流電流負荷の場合も抵抗が溶融する可能性がある。
【００１０】
本発明の有利な実施形態において、抵抗は、多層素子の、電極層が存在していない平面に配置されている。このことは、多層素子の平面の全面積を抵抗の実現のために使用することができることを意味している。従って何回も曲げられているストリップとともに、特別高い抵抗を実現するための最適な大きさの面を使用することができる。
【００１１】
本発明の多層素子は抵抗に対するストラクチャ化された層に基づいて、抵抗と誘電体層との共通の焼結を唯一のステップにおいて行うことができる。これにより、マルチレーヤー・テクノロジーにおける使用に普通でありかつよく知られた利点を有しているモノリシック体を形成することができる。
【００１２】
特別大きな抵抗を得ることに関連して、更に、抵抗が外部コンタクト間でストリップの形で延在しており、該ストリップの長さが少なくともその幅の１０倍以上であるようにすれば有利である。
【００１３】
抵抗は本発明の実施形態において、閉じられた層から形成されており、該層は後から切り欠きを備えるように形成することができる。これにより、外部コンタクト間の真っ直ぐな電流路を中断しかつ電流を多数回曲げられたストリップに強制的に導くことができる。これにより、高い抵抗が実現される。
【００１４】
本発明の別の実施形態において、抵抗はミアンダの形状を有しているようにすることもできる。多数の曲がり個所を有しているミアンダ形状のストリップにより、ミアンダ体の長手方向に沿って非常に長い電流路を実現することができる。殊に、沢山の連続する、反対方向に実現される曲げによって、大きな抵抗を実現することができる。
【００１５】
抵抗材料は例えば銀およびパラジウムから成る合金を含んでいる抵抗材料から形成されており、ここでパラジウムは合金中１５ないし＜１００重量パーセントの成分を有している。純然たるパラジウムを使用することもできる。この種の材料は多層素子の製造の際のマルチレイヤー・テクノロジーにおいて公知である。しかしこれまで、このような材料からは、良好な導電性が重要である電極層だけが製造されていた。これらの材料は、これらは多数のセラミック材料と一緒に焼結可能であるという利点を有している。このような材料は大して高い抵抗を有していないが、本発明のストラクチャ化によって抵抗を十分に高めることができる。
【００１６】
抵抗材料が銀とパラジウムとから成る合金を含んでおり、ここでパラジウムが合金中５０および７０パーセント間の重量成分を有していると特別有利である。高いパラジウム成分によって銀に比べて悪い、パラジウムの導電性に基づいて抵抗をほぼ係数３だけ高めることができる。
【００１７】
更に抵抗は、ストラクチャ化された層において少なくとも０．１Ωの面積ないしシート抵抗を有している抵抗材料から抵抗を形成することによって高めることができる。
【００１８】
例えば、抵抗材料に導電成分の他に更に、７０重量パーセントまでの割合で添加材料を添加することによって抵抗材料の抵抗を更に高めることができる。この種の添加材料は、導電成分の比抵抗より少なくとも１０倍は大きい比抵抗を有していることができる。その際、導電性の構成部分がアイソレーションされずにアイソレーション添加材料のマトリクスにあることに注意しなければならない。というのはそもそももはや導電性は存在していないかもしれないからである。
【００１９】
添加材料として例えばアルミニウム酸化物（Ａｌ２Ｏ３）が考慮される。
【００２０】
重量比Ａｇ／Ｐｄ＝７０／３０を有する銀およびパラジウムの合金は厚さ２μｍの層に対して０．０４Ωの面積抵抗を有している。その際面積抵抗は矩形の形の考察すべき層の厚さによって割り算された、材料の比抵抗である。その場合層の抵抗は面積抵抗と層長との乗算および引き続く層幅による割り算によって得られる。上記合金の７０重量パーセントのＡｌ２Ｏ３および３０重量パーセントを含んでいる抵抗材料の製造によって、０．０４の面積抵抗を０．１２Ωに高めることができる。
【００２１】
適当な抵抗材料が使用されれば、誘電体層のセラミック材料に対して、焼結温度が９５０℃および１２００℃の間にある材料を使用することができる。このことは、本発明の多層素子にとって多数のセラミック材料を使用することができ、これにより最適なセラミック材料特性を有する素子を製造することができるという利点を有している。
【００２２】
例えば、誘電体層に対して、チタン酸バリウムをベースとしたセラミック材料を使用できる。この種のセラミック材料を用いて例えばコンデンサを実現することができる。
【００２３】
更に、誘電体層２に対していわゆる「Ｃ０Ｇ」セラミックを使用することが考えられる。この種の材料は例えば（Ｓｍ，Ｂａ）ＮｄＴｉＯ３セラミックである。このクラス１の誘電体の他に、例えばＸ７Ｒセラミックのようないわゆるクラス２の誘電体も考察される。
【００２４】
バリスタの製造のために殊に、場合によってはプラセオジムまたは酸化ビスマスがドープされている酸化亜鉛が適している。
【００２５】
更に、非常に小さな外寸を有している上記のセラミック素子を製造する必要性がある。この場合は大きな抵抗の実現が殊更に困難になる。というのは、これによっては非常に短い直線的な抵抗路しか可能にならないからである。しかし抵抗の本発明のストラクチャによって、十分高い値を実現することができる。
【００２６】
本発明の特有の実施形態において、多層素子は、２つの隣り合って並んでいる多層バリスタがその中に含まれているように多層素子を構成することができる。１つまたは複数の抵抗の適当な配置により、この種の素子によって、πフィルタを実現することができる。この種のπフィルタは、多層バリスタは自然に従ってそのバリスタ特性の他にかなりの容量も有しており、それがこの種のフィルタの減衰特性に影響を及ぼすということに基づいている。
【００２７】
この種のπフィルタは、基体中に、それぞれ上下方向に重ねられていて、誘電体層によって相互に分離されている電極層の２つのスタックが並んで配置されているという素子の形において形成することができる。第１のスタックの電極層は外部コンタクトの第１の対の第１の外部コンタクトおよび第２の外部コンタクトに交互にコンタクト形成されている。この交互のコンタクト形成によって、例えば高い容量を得ることが要求されているコム形式にお互いに噛み合っている電極ストラクチャを実現することができる。第１のスタックに相応して、第２のスタックの電極層は外部コンタクトの第２の対の第１の外部コンタクトおよび第２の外部コンタクトに交互にコンタクト形成されている。
【００２８】
異なった対に属している、基体の互いに相対向している側面にある外部コンタクトを抵抗を通って接続することによって、２つのこのように形成された多層素子の１つの抵抗によるπフィルタに相応する接続が実現される。その際それぞれの対の外部コンタクトは相対向している、基体の側面に存在している。従って全体として基体の２つの相対向している側面にそれぞれ２つの外部コンタクトが配置されている。このことは素子の所謂「フィードスルー」形態に相応する。
【００２９】
誘電体層が少なくとも部分的にバリスタセラミックを含んでいることによって、電極層のそれぞれのスタックが多層バリスタの部分であることを考慮することができる。２つの外部コンタクトを接続する抵抗によって、２つのバリスタから１つのπフィルタを形成することができる。
【００３０】
この種のπフィルタは高められた結合抵抗に基づいて、改善された減衰特性を有しており、その際バリスタの容量によって定められてくる２つの減衰周波数まで経過する周波数バンド全体を減衰することができる。
【００３１】
更に、素子を、誘電体層に対して平行に延在している面に対して対称的に実現すると有利である。このために、例えばスタックの上側および下側にそれぞれ１つの抵抗が配置されていることが必要である。その場合これらの抵抗は並列に切り換えられるべきである。素子の対称的な実施形態では、素子をプリント基板にマウントする際に、高周波用途の場合は殊に、素子の層スタックがプリント基板の下面に載置されるのかまたは上面に載置されるのかについては重要ではなくなるという利点を有している。
【００３２】
本発明の素子は、上下方向に重ねられているセラミックグリーンシートのスタックの焼結によって特別有利に製造することができる。これにより、モノリシックでコンパクトな、非常に迅速にしてかつ簡単に大量生産で製造することができる素子が生じる。
【００３３】
本発明の素子は殊に、小型化された形状において実現されていてよく、その際基体の基面が２．５ｍｍ２より小さい。この種の基面は例えば、長さが１．２５ｍｍでありかつ幅が１．０ｍｍである基体の構造形状によって実現される。この構造形状は名称“０４０５”としても周知である。
【００３４】
次に本発明を実施例および所属の各図に基づいて詳細に説明する：
図１は図２のＤ−Ｄに沿って切断した見た断面を示し、
図２は本発明の素子の長手方向の断面を示し、
図３は図２のＥ−Ｅに沿って切断した見た断面を示し、
図４は図２の素子の平面を示し、
図５は図２の素子の側面を示し、
図６は図２の素子の等価回路を示し、
図７は図１に図示の抵抗の別の可能な実施例を示し、
図８は図１および図７に図示の抵抗の別の可能な実施例を示し、
図９は図２の素子の減衰特性を略示している。
【００３５】
すべての図に対して、同じ参照符号は同じ要素を表していてもいることが言える。
【００３６】
図２には本発明の多層素子が長手方向断面にて略示されている。それは基体１を有しており、基体には上下方向に積み重ねられた誘電体層２がスタックの形において含まれている。誘電体層２はセラミック材料を含んでいる。これらは図２では点線によって示されている。基体１には更に、上下方向に積み重ねられた電極層９のスタック７，８が含まれている。これらスタック７，８はそれぞれ、バリスタＶＤＲ１，ＶＤＲ２を形成している。バリスタＶＤＲ１，ＶＤＲ２の上方および下方にそれぞれ、抵抗４１，４２が配置されている。抵抗４１，４２はストラクチャ化された層５から形成されており、その形状は殊に図１から明らかである。図２には、ミアンダの個別の区間部分だけが横断面にて分かるように示されている。図２に図示の素子は平面１４に対して対称的に実現されている。この平面は誘電体層２に対して平行に延在している。この対称性によって素子は、プリント基板における素子の配向が重要である高周波領域における使用に対して特別な利点を有している。素子の対称的な実現は、対称面に関する素子の位置ないし姿勢を考慮する必要がないことを意味している。
【００３７】
図１には、図２の素子の断面Ｄ−Ｄが示されている。
【００３８】
図１において抵抗４１がどのような形状を有しているかが示されている。それはミアンダの形状を有してる。このミアンダは、幅ｂを有しているストリップによって形成される。図１に図示の例では、幅ｂは５０μｍである。図１に図示のミアンダの長さは約４０００μｍである。その際長さは、集まってミアンダを形成していると考えることができる個々の矩形の長さの加算によって決められる。従って抵抗に関して図１に示されている本発明の実施例は８０という比Ｌ／Ｂを有している。これにより大きな抵抗が製造される。図１に図示の抵抗は約３０Ωである。図１に図示のストリップはストラクチャ化された層５の形において被着されており、その際層厚は約２μｍである。図１に図示の抵抗は、銀−パラジウム合金を含んでいる材料から形成されており、その際パラジウムは合金中３０％の重量成分を有している。更に抵抗の出発材料はその他に有機物質および溶媒を含んでいる。これらの今述べた添加物は抵抗材料中に含まれていて、シルク印刷ペーストの形の抵抗がシルクスクリーン印刷法を用いてセラミック層上に被着できるようにする。これら成分は焼結の期間に焼成によって除去される。その際それは有機成分である。
【００３９】
図１には更に、抵抗４１が素子の２つの外部コンタクト３を相互に接続していることが分かる。
【００４０】
図１からは更に、図１に図示の平面には抵抗４１の他に、コンデンサまたはバリスタに属している電極層が含まれていないことも分かる。従って、図１に図示の全体の面は抵抗を形成するミアンダを充填するために使用できるようになっている。
【００４１】
図３には図２の素子をＥ−Ｅで切断して見た断面が示されている。図３には、左側に電極層９のスタック７の電極層９が見えかつ右側に電極層９のスタック８の電極層９が見えている。複数の同じ形式のこの種の電極層９は素子中で上下方向にスタックされている。これらは電極層９間に配置されているバリスタ材料に基づいてそれぞれバリスタＶＤＲ１，ＶＤＲ２を形成するが、大面積のお互いに向き合っている電極層９に基づいて高い容量成分も有している。図１と図３をつき合わせてみると、特有の実施例による本発明の素子がフィードスルー素子として実現されていることが分かる。電極層９のそれぞれのスタック７，８に外部コンタクトの対１０，１１ないし１２，１３が配属されている。電極層９のスタック７，８内で、電極層９と外部コンタクト１０，１１ないし１２，１３とのコンタクト形成が交互に行われる。スタック７，８によって形成されるバリスタの回路技術的な結合は、図１ないし図２から明らかであるように、抵抗４１ないし４２によって行われる。
【００４２】
図４および図５から、外部コンタクト３の位置が分かる。これらは基体１の２つの相対向している側面に配置されている。図４の平面が、外部コンタクト３は基板１の上側ないし相応に下側をも包囲していることが分かる。これにより、素子は上側または下側で表面実装技術によってプリント基板と導電接続することができる。
【００４３】
図６には、図１ないし図３に示されている本発明の素子の等価回路が示されている。その際２つのバリスタＶＤＲ１，ＶＤＲ２が回路技術的な抵抗Ｒによって相互に結合されてπフィルタを形成していることが明らかである。その際回路技術的な抵抗Ｒは、図２の２つの抵抗４１，４２の並列回路によって生じる。このことは、図２の抵抗４２が図１の抵抗４１と正確に同じように見えることから生じる。図６において素子の外部コンタクト３には詳細に参照番号が付されているので、素子の物理的な外部コンタクトの回路技術的な対応付けを行うことができる。
【００４４】
図７および図８は、図１に図示の抵抗４１に代わって使用することができるような抵抗４に対する別の実施例が示されている。これによれば、図７は抵抗４に対する別のミアンダ構造を示している。その際抵抗４を形成する層５はミアンダの形においてストラクチャ化されている。ミアンダは、図１の幅ｂに相応していてよい幅ｂを持ったストリップによって形成される。図１との相異は、図７のミアンダは基板の長手方向ではなく、横断方向に延在している。
【００４５】
図８には、矩形の閉じられた層５から、層５中の切り欠き６の配置によって形成されている抵抗４が示されている。これら切り欠き６は円形であってよいが、これらは別の形状、例えば矩形を有していることもできる。多数の切り欠き６の均一な分配によって本来矩形の層５の抵抗を著しく高めることができる。切り欠き６の効果として、外部コンタクト３間で何回も湾曲している電流路が多数生じることであり、ここでの電流路は高い抵抗を有している。
【００４６】
図９には、図２ないし６に示されている素子の挿入減衰が示されている。挿入減衰Ｓは周波数ｆ〔ＭＨｚ〕に関して単位ｄＢで示されている。バリスタＶＤＲ１，ＶＤＲ２に含まれている２つの容量Ｃ１，Ｃ２によって、共振周波数ｆ１，ｆ２が形成される。共振周波数ｆ１，ｆ２の個所で、素子は高められた減衰度を示している。共振周波数ｆ１，ｆ２の間にも素子はπ回路を実現している抵抗Ｒに基づいて非常に良好な減衰度を有している。これは７４０ＭＨｚおよび２．７ＧＨｚ間の周波数間隔においてー２０ｄＢより良好である。これにより、素子は、共振周波数ｆ１（Ｃ１に属している）と共振周波数ｆ２（Ｃ２に属している）との間にある周波数バンドの障害防止に適している。共振周波数ｆ１およびｆ２はバリスタＶＤＲ１およびＶＤＲ２の容量Ｃ１およびＣ２によって定められる。これらは周波数の換算によってＣ１＝４０ｐＦおよびＣ２＝２０ｐＦと突き止めることができる。抵抗Ｒは図示の実施例では１．８Ωである。
【図面の簡単な説明】
【００４７】
【図１】図２のＤ−Ｄに沿って切断した見た断面略図
【図２】本発明の素子の長手方向の断面略図
【図３】図２のＥ−Ｅに沿って切断した見た断面略図
【図４】図２の素子の平面略図
【図５】図２の素子の側面略図
【図６】図２の素子の等価回路図
【図７】図１に図示の抵抗の別の可能な実施例の略図
【図８】図１および図７に図示の抵抗の別の可能な実施例の略図
【図９】図２の素子の減衰特性の略図
【国際公開パンフレット】
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2005504438.tif 000004
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2005504438.tif 000023
2005504438.tif 000024
【国際公開パンフレット（コレクトバージョン）】
2005504438.tif 000025
【国際調査報告】
2005504438.tif 000026
2005504438.tif 000027
2005504438.tif 000028
2005504438.tif 000029
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2005504438.tif 000031