(57)【要約】第１および第２の量子化器と、対応する量子化器出力からフィードバックをそれぞれ提供する第１および第２のフィードバック経路とを含むノイズシェーパ。ループフィルタシステムは、第１のフィードバック経路と第１の量子化器の入力との間の第１の非ゼロ伝達関数、第１のフィードバック経路と第２の量子化器の入力との間の第２の非ゼロ伝達関数、第２のフィードバック経路と第１の量子化器の入力との間の第３の非ゼロ伝達関数、および第２のフィードバック経路と第２の量子化器の入力との間の第４の非ゼロ伝達関数を含む複数の伝達関数を実施する。
2005535229.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の量子化器と、
対応する量子化器出力からフィードバックをそれぞれ提供する第１および第２のフィードバック経路と、
該第１のフィードバック経路と該第１の量子化器の入力との間の第１の非ゼロ伝達関数、該第１のフィードバック経路と該第２の量子化器の入力との間の第２の非ゼロ伝達関数、該第２のフィードバック経路と該第１の量子化器の入力との間の第３の非ゼロ伝達関数、および該第２のフィードバック経路と該第２の量子化器の入力との間の第４の非ゼロ伝達関数を含む複数の関数を実施するループフィルタシステムと
を備える、ノイズシェーパ。
【請求項２】
前記第１の伝達関数は、前記第４の伝達関数とほぼ等しく、前記第２の伝達関数は、前記第３の伝達関数とほぼ等しい、請求項１に記載のノイズシェーパ。
【請求項３】
複数の量子化器はｎ個の量子化器を含み、複数のフィードバックループはｎ個のフィードバックループを含み、前記ループフィルタシステムは、ｎ個のフィードバックループのそれぞれの出力とｎ個の量子化器の入力との間のｎ２個の伝達関数を実施する、請求項１に記載のシェーパ。
【請求項４】
共有フィルタならびに第１および第２の独立フィルタを含むループフィルタと、
該ループフィルタの第１の出力からの第１の量子化出力信号を生成する第１の量子化器であって、該第１の量子化出力信号は該第１の独立フィルタにフィードバックされる、第１の量子化器と、
該ループフィルタの第２の出力からの第２の量子化出力信号を生成する第２の量子化器であって、該第２の量子化出力信号は該第２の独立フィルタにフィードバックされる、第２の量子化器と
を備える、ノイズシェーパ。
【請求項５】
前記第１および第２の量子化出力信号の合計を前記共有フィルタにフィードバックするフィードバックループをさらに備える、請求項４に記載のノイズシェーパ。
【請求項６】
前記共有フィルタからの出力信号は、前記第１および第２の独立フィルタの入力を駆動する、請求項４に記載のノイズシェーパ。
【請求項７】
前記第１および第２の独立フィルタからの出力信号は、共有フィルタの入力を駆動させる、請求項４に記載のノイズシェーパ。
【請求項８】
前記第１および第２の量子化器の入力においてディザーを生成するディザー生成回路をさらに備える、請求項４に記載のノイズシェーパ。
【請求項９】
前記第１および第２の量子化器の入力におけるディザーは、等しくなく、前記変調器の第１および第２の出力において合計されて定数になる、請求項８に記載のノイズシェーパ。
【請求項１０】
前記共有および独立フィルタのうちの少なくとも１つがフィードフォワードトポロジーを有する、請求項４に記載のノイズシェーパ。
【請求項１１】
前記共有および独立フィルタのうちの少なくとも１つがフィードバックトポロジーを有する、請求項４に記載のノイズシェーパ。
【請求項１２】
前記量子化器のうちの選択された量子化器が、１ビット量子化器を含む、請求項４に記載のノイズシェーパ。
【請求項１３】
前記量子化器のうちの選択された量子化器が、複数ビット量子化器を含む、請求項４に記載のノイズシェーパ。
【請求項１４】
ループフィルタからの出力に応答して、複数の量子化出力信号を生成する、複数の量子化器と、
該複数の量子化器の入力を駆動するループフィルタであって、該ループフィルタは、該量子化出力信号のグローバル変調器ノイズ伝達関数を特徴付ける、該複数の量子化器のそれぞれからのフィードバックの合計を受け取る少なくとも１つの共有フィルタ段、ならびに、該量子化出力信号のうちの対応するもののローカルノイズ伝達関数を特徴付ける、該量子化器のうちの対応するものからのフィードバックをそれぞれ受け取る複数の独立フィルタ段を含む、ループフィルタと
を備える、データシグマ変調器。
【請求項１５】
前記共有フィルタは、変調器入力信号を受け取り、前記複数の独立フィルタ段へと入力を駆動する、請求項１４に記載のデータシグマ変調器。
【請求項１６】
前記複数の独立フィルタのうちの少なくとも１つは、変調器入力信号を受け取り、入力を前記共有フィルタに駆動する、請求項１４に記載のデータシグマ変調器。
【請求項１７】
前記複数の量子化器のそれぞれの入力において、ディザーを提供するディザーソースをさらに備える、請求項１４に記載のデータシグマ変調器。
【請求項１８】
前記複数の量子化器の入力に提供されるディザーは合計されて一定値になる、請求項１４に記載のデータシグマ変調器。
【請求項１９】
前記複数の独立フィルタは、変調器入力信号を受け取り、前記共有フィルタの入力を駆動し、該共有フィルタの出力は、前記複数の量子化器の入力を駆動する、請求項１４に記載のデータシグマ変調器。
【請求項２０】
前記複数の独立フィルタは、それぞれ、フィードフォワード信号を前記量子化器の対応するものの入力にフィードフォワードする、請求項１９に記載のデータシグマ変調器。
【請求項２１】
少なくとも１つの独立フィルタが、前記量子化出力信号からフィードバック信号を受け取る、請求項１４に記載のデータシグマ変調器。
【請求項２２】
それぞれ少なくとも１つのフィルタ段を有する対応する第１および第２の独立フィルタセットを用いて、第１および第２の信号のそれぞれのローカルノイズシェイピングを特徴付けるステップと、
該第１および第２の独立フィルタ段のセットによって共有される少なくとも１つのフィルタ段を有する共有フィルタセットを用いて、該第１および第２の信号のグローバルノイズシェイピングを特徴付けるステップと、
該第１および第２の量子化器を用いて、該第１および第２の信号を独立して量子化するステップと
を包含する、ノイズシェイピング方法。
【請求項２３】
前記第１の量子化器からの第１の量子化信号を前記第１の独立フィルタセットにフィードバックするステップと、
前記第２の量子化器からの第２の量子化信号を前記第２の独立フィルタセットにフィードバックするステップと、
該第１および第２の量子化信号の合計を前記共有フィルタセットにフィードバックするステップと
をさらに包含する、請求項２２に記載の方法。
【請求項２４】
前記第１および第２の量子化器の入力において、前記第１および第２の量子化出力信号の階調性を低減するように、ディザーを付与するステップをさらに包含する、請求項２２に記載の方法。
【請求項２５】
前記第１および第２の量子化器の入力において、ディザーを付与するステップは、該第１および第２の量子化器の入力において、合計されると定数になる、ディザーを選択的に付与するステップをさらに含む、請求項２４に記載の方法。
【請求項２６】
前記共有フィルタセットの出力を用いて、前記独立フィルタセットの入力を駆動するステップをさらに包含する、請求項２２に記載の方法。
【請求項２７】
前記独立フィルタセットのうちの少なくとも１つの出力を用いて、前記共有フィルタセットの入力を駆動するステップをさらに包含する、請求項２２に記載の方法。
【請求項２８】
第１の形態から第２の形態へとデータを変換するデータ変換システムであって、
入力信号を変調するデルタシグマ変調器であって、
共有フィルタ段およびそれぞれが該共有フィルタ段と信号経路を共有する複数の独立フィルタ段を含むループフィルタと、
該ループフィルタの出力からの独立して量子化された出力信号を生成する、複数の量子化器とを含み、各量子化器の出力は、
該独立フィルタ段のうちの対応するものにフィードバックされる、デルタシグマ変調器と、
該複数の量子化器からの該量子化出力をアナログに変換する、デジタル−アナログ変換器と
を備える、データ変換システム。
【請求項２９】
前記複数の量子化器からの前記量子化出力の合計は前記共有フィルタ段にフィードバックされる、請求項２８に記載のデータ変換システム。
【請求項３０】
前記システムは、データをデジタルからアナログ形態に変換し、デジタル−アナログ変換器は、出力デジタル−アナログ変換器を含む、請求項２８に記載のデータ変換システム。
【請求項３１】
前記システムは、データをアナログからデジタル形態に変換し、デジタル−アナログ変換器は、フィードバックデジタル−アナログ変換器を含む、請求項２８に記載のデータ変換システム。
【請求項３２】
前記複数の量子化器は、１ビット量子化器を含む、請求項２８に記載のデータ変換システム。
【請求項３３】
前記複数の量子化器は、複数ビット量子化器を含み、前記システムは、該複数の複数ビット量子化器の出力と前記デジタル−アナログ変換器との間に、ダイナミックエレメントマッチング回路をさらに備える、請求項２８に記載のデータ変換システム。
【請求項３４】
複数の量子化器および複数のディザーノイズソースを有するデルタシグマ変調器を含むデータ変換システムであって、該ディザーノイズソースの合計は、ノイズソースの電力の合計よりも大幅に低い電力を有する、データ変換システム。
【請求項３５】
前記ディザーソースの合計はほぼゼロである、請求項３４に記載のデータ変換システム。
【請求項３６】
複数の量子化器のそれぞれの入力に寄与する共有フィルタを用いて、入力信号をフィルタリングするステップであって、該量子化器からの出力の合計は、該共有フィルタの入力にフィードバックされて、該量子化器の出力からのスペクトルの合計のグローバルノイズシェイピングが行われる、ステップと、
ローカルフィルタシステムを用いて、該量子化器からの出力間の差をフィルタリングするステップであって、フィルタリングされた差は、各量子化器の入力にフィードバックされて、該量子化器の出力のスペクトルの差のローカルノイズシェイピングが行われる、ステップと
を包含する、方法。
【請求項３７】
前記差をフィルタリングするステップは、
第１および第２の量子化器の出力の間の差を取るステップと、
共有ローカルフィルタを含むローカルフィルタシステムを用いて該差をフィルタリングするステップとを
含む、請求項３６に記載の方法。
【請求項３８】
前記差をフィルタリングするステップは、複数の並列フィルタを含むローカルフィルタシステムを用いて、前記共有フィルタの出力をフィルタリングするステップであって、各並列フィルタは前記量子化器の対応するものからフィードバックを受け取る、ステップを含む、請求項３６に記載の方法。
【請求項３９】
前記差をフィルタリングするステップは、前記量子化器の出力の差のスペクトルをフィルタリングして、変換エレメントのセットにおけるミスマッチノイズのシェイピングを行うステップを含む、請求項３６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、デルタシグマ変調器に関し、具体的には、共有フィルタおよび独立フィルタと複数の量子化器とデータ変換器とを有するノイズシェーパ、ならびにそれを用いた方法に関する。
【背景技術】
【０００２】
デルタシグマ変調器は、デジタル−アナログおよびアナログ−デジタル変換器（ＤＡＣおよびＡＤＣ）において特に有用である。オーバーサンプリングを用いて、デルタシグマ変調器は、量子化ノイズ電力をオーバーサンプリングバンドにわたって広げる。さらに、デルタシグマ変調器は、ノイズに対するハイパスフィルタとして機能することによってノイズシェイピングを行う。量子化ノイズ電力のほとんどは、信号バンドの外にシフトされる。
【０００３】
ＡＤＣにおける典型的なデルタシグマ変調器は、アナログ入力信号を負フィードバックと合計する入力加算器、アナログ線形（ループ）フィルタ、量子化器、および、量子化器出力と入力加算器の反転入力とを接続するデジタル−アナログ変換器（フィードバックＤＡＣ）を含む。デルタシグマＤＡＣは、デジタル入力加算器、デジタル線形フィルタ、デジタルフィードバックループ、量子化器および出力ＤＡＣに類似する。一次変調器において、線形フィルタは、１つの積分器の段を含み、より高い次数の変調器は、通常、縦列に並んだ対応する数の積分器を含む。より高い次数の変調器は、より低い次数の変調器と比較して、向上した量子化ノイズ転送特性を有するが、次数が高くなるにつれて、安定性がより重要な設計の要素となる。あるトポロジーにおいて、量子化器は、１ビットまたは複数ビット量子化器のいずれかであり得る。
【０００４】
マルチビットデルタシグマＡＤＣにおけるフィードバックＤＡＣ、ならびに、マルチビットデルタシグマＤＡＣにおける出力ＤＡＣは、代表的には、重み付けされた変換エレメントから構成される。各変換エレメントは、１デジタルビットを重み付けステップアナログ電圧または電流に変換する。その後、変換されるデジタルワードについて重み付けされた変換エレメントによって生成される電流または電圧は、アナログ出力信号を生成するように加算される。しかし、変換エレメント間のミスマッチは、電流または電圧の重み付けされたステップを、理想の重み付けステップ値から逸脱させる。エレメントのミスマッチは、出力信号における、ミスマッチノイズおよびひずみを引き起こす。結果として、ダイナミックエレメントマッチング（ＤＥＭ）回路は、通常、ミスマッチノイズをアナログ出力信号バンドにわたって広げるＤＡＣ入力において含まれる。
【０００５】
例えば、バレルシフト、個々のレベルの平均化、バタフライルーティング、データ重み付け平均化を含む、複数の周知のＤＥＭ設計が存在する。しかし、ＤＥＭ回路は、大きな欠点を有する。また、複数ビット変調器において、ＤＥＭ回路は、特に大きい製造ジオメトリを必要とする高電圧ＡＤＣにおいて、比較的大きい。さらに、ＤＥＭ回路が階調的になる傾向があり、ＤＥＭ回路は通常、次数が低いデルタシグマ変調器である。
【０００６】
従って、必要とされているのは、ＤＡＣおよびＡＤＣ内のデータ変換エレメント間のミスマッチの問題に対処する技術である。このような技術は、例えば、あるＤＡＣまたはＡＤＣにおいて必要とされるＤＥＭ回路をなくすか、最小限にする。
【発明の開示】
【課題を解決するための手段】
【０００７】
（発明の要旨）
本発明の原理は、概して、複数の量子化器と、共有および独立フィルタ関数とを有するノイズシェーパに適用される。ある代表的な実施形態において、第１および第２の量子化器と、対応する量子化器出力からフィードバックをそれぞれ提供する第１および第２のフィードバック経路とを含むノイズシェーパが開示される。ループフィルタシステムは、第１のフィードバック経路と第１の量子化器の入力との間の第１の非ゼロ伝達関数、第１のフィードバック経路と第２の量子化器の入力との間の第２の非ゼロ伝達関数、第２のフィードバック経路と第１の量子化器の入力との間の第３の非ゼロ伝達関数、および第２のフィードバック経路と第２の量子化器の入力との間の第４の非ゼロ伝達関数を含む複数の伝達関数を実施する。
【０００８】
本発明の原理を具現化するノイズシェーパは、従来技術と比較して実質的な利点を有する。例えば、共有および独立フィルタ段の両方と、複数の量子化とを有する変調器は、全ての変調器出力にわたるグローバルノイズシェイピングと、個々の変調器出力におけるローカルノイズシェイピングとの両方の特徴付けを可能にする。グローバルノイズシェイピングは、複数の量子化器の出力スペクトルの合計によって生成される、総量子化ノイズスペクトルをシェイピングする、デルタシグマ変調器の能力である。ローカルノイズシェイピングは、複数の量子化器から出力されるスペクトルの差のスペクトルをシェイピングする、デルタシグマ変調器の能力である。すなわち、グローバルノイズシェイピングは、変調器出力スペクトルのシェイピング全体を特徴付け、ローカルノイズシェイピングは、差ノイズスペクトルがシェイピングされる後に続く変換エレメントにおけるミスマッチにさらされることを可能にする。概して、グローバルノイズシェイピングの向上は、ローカルノイズシェイピング能力の低減につながり、その逆も真である。さらに、本発明の原理は、フィードフォワード、フィードバック、およびフィードフォワードとフィードバックトポロジーとの組み合わせを含む、複数の異なる変調器トポロジーに適用され得る。
【発明を実施するための最良の形態】
【０００９】
本発明の原理およびその利点は、同一の参照符号が同一の部材を指す図面の図１〜１０に示されている例示的な実施形態を参照することによってより良好に理解される。
【００１０】
図１Ａは、本発明の原理を具現化する、例示的なデルタシグマアナログ−デジタル変換器（ＡＤＣ）システム１００の高レベル機能的ブロック図である。ＡＤＣ１００は、複数の信号処理データ取得、および、あるアナログソース１０１からのアナログ信号のデジタルドメインへの変換を必要とする類似の用途において有用である。
【００１１】
入力アナログ信号は、バンド外の信号およびノイズを取り除くアナログローパスアンチエイリアシングフィルタ１０２を通過する。バンド外の信号およびノイズが取り除かれない場合、以降の変調の間に、信号ベースバンドへと折り返される。変調は、デルタシグマ変調器（ノイズシェーパ）１０３において行われる。デルタシグマ変調器（ノイズシェーパ）１０３は、本発明の原理によると、グローバル（共有）アナログフィルタ段１０４のセット、ローカルアナログフィルタ段１０５のセット、および複数の量子化器１０６を含む。（図１Ａにおいて、グローバルフィルタ段１０４は、ローカルフィルタ段１０５および量子化器１０６の前に示されている。以下に記載するように、この順序は、特定のノイズシェーパトポロジーに依存して、異なり得る。）変調器フィードバックループは、オプションのダイナミックエレメントマッチング（ＤＥＭ）回路１０７、フィードバックＤＡＣ１０８、および入力加算器１０９を含む。複数の量子化器１０６からの出力は加算され、出力段１１０においてデジタルフィルタリングされる。本発明の原理を具現化し、ＡＤＣ１００の変調器１０３などのアナログノイズシェーパにおける使用に適している、例示的なデルタシグマ変調器トポロジーを、以下に詳細に説明する。
【００１２】
本発明の原理はまた、図１Ｂに示すデジタル−アナログ変換器（ＤＡＣ）システム１１１などのデジタルデルタシグマ変調用途においても具現化され得る。ＤＡＣ１１１において、デジタルデータソース１１２、例えば、コンパクトディスク（ＣＤ）またはデジタル多用途ディスク（ＤＶＤ）プレーヤーからのデジタルデータは、あるオーバーサンプリング係数分、サンプリングレートを増大させる、デジタル補間フィルタ１１３を通過する。アップサンプルされたデータは、その後、デジタルデルタシグマ変調器１１４によって、ノイズシェイピングされる。
【００１３】
以下に説明する、デジタル段を用いる例示的な変調器は、デジタルデルタシグマ変調器１１４などのデジタル用途にも適用可能である。概して、デジタルデルタシグマ変調器１１４は、グローバル（共有）デジタルフィルタ段１１５のセット、ローカル（独立）デジタルフィルタ段１１６のセット、および複数の量子化器１１７を含む。量子化器１１７からのデジタルデータ出力は、変調器入力加算器１１９に負フィードバックを提供するフィードバック加算器１１８によって加算される。（ここでも、以下にさらに説明するように、グローバル段１１５、ローカル段１１６、および量子化器１１７の順番は、選択される変調器に依存して異なり得る）。変換器システム出力段は、オプションのＤＥＭ回路１２０ａおよび１２０ｂ、出力ＤＡＣ１２１、（例えば、スイッチキャパシタまたは電流ステアリングＤＡＣ）、ならびにアナログローパスフィルタ１２２を含む。
【００１４】
デルタシグマＡＤＣシステム１００の場合には、フィードバックＤＡＣ１０８のエレメント間で、または、デルタシグマＤＡＣシステム１１１の場合には、出力ＤＡＣ１２１のエレメント間で、いくつかの非ゼロミスマッチが発生する。フィードバックＤＡＣ１０８および出力ＤＡＣ１２１におけるエレメントのミスマッチを例示するために、複数ビットスイッチキャパシタ出力ならびにフィードバックＤＡＣ２００および３００の例示的な電気模式図が、それぞれ、図２および３に示される。（エレメントのミスマッチは、他のタイプのＤＡＣ、例えば、電流ステアリングＤＡＣにおいても発生する。スイッチキャパシタは例示のために選択されたものである。）図１ＢのＤＡＣ１２１に利用され得る、例示的なスイッチキャパシタ出力ＤＡＣ２００と、図１ＡのＤＡＣ１０８に利用され得る、例示的なスイッチキャパシタフィードバックＤＡＣ３００とは、図３Ａおよび３Ｂに示される。
【００１５】
図２は、ｎ+１個のビットの量子化されたデジタルサンプルで動作する。ここで、ｎは、１より大きい整数である。入力ビットＤ０〜Ｄｎおよび相補ビット／Ｄ０〜／Ｄｎのデータ変換は、対応する変換エレメント２０１のセットによって行われる。入力ビットＤ０〜Ｄｎおよび相補ビット／Ｄ０〜／Ｄｎが、温度計エンコードされる場合、各エレメント２０１は、単位重量を有し、サンプリング段階（φ１）の間に対応するサンプリングキャパシタ（ＣＳ）２０４に電荷をサンプリングする入力サンプリングスイッチ２０２と、積分段階（φ２）の間にサンプリングキャパシタから電荷を引き出す第２のスイッチ２０３とを含む。スイッチ２０５は、サンプリングキャパシタ（ＣＳ）２０４の対向するプレートを、サンプリングの間、コモンモード電圧（Ｖｃｍ）に接続し、スイッチ２０６は、積分の間、サンプリングキャパシタ２０４から出力段へと電荷を通過させる。出力段は、従来の演算アンプ２０８ならびに積分キャパシタ２０９ａおよび２０９ｂを含む。
【００１６】
出力ＤＡＣ２００は、概して、以下のように動作する。スイッチ２０５は、サンプリング段階（段階１〜φ１）の開始において閉じられ、遅延（段階遅延１〜φ１Ｄ）の後、入力スイッチ２０２は、入力ビットＤ０〜Ｄｎおよび相補ビット／Ｄ０〜／Ｄｎをサンプリングキャパシタ２０４の入力プレートにサンプリングするように閉じられる。スイッチ２０３および２０６は、段階１の間は開けられている。積分段階（段階２〜φ２）の間、スイッチ２０６は、初期的に閉じられ、遅延（段階遅延２〜φ２）の後、スイッチ２０３は、サンプリングキャパシタ２０４の入力プレート上の電荷を演算アンプ２０８の対応する加算ノードならびに積分キャパシタ２０９ａおよび２０９ｂへと向かわせるように閉じる。
【００１７】
理想的な場合、単位変換エレメント２０１は、積分段階の間、均等な単位段階で、電荷を積分器加算ノードに提供する。しかし、実際のデバイスにおいて、複数のキャパシタ２０４の値の間のミスマッチが、変換エレメント２０１によって生成される電荷段階のばらつきにつながる。エレメント２０４間の１パーセント（１％）のミスマッチは、大体、１つの出力のノイズフロアに対して、−４０ｄＢまで全体のノイズフロアを増大させる。その後、このノイズはシステムを支配する。従って、通常、各変換エレメントの使用がほぼ等しくなるようにビットＤ０〜Ｄｎおよび相補ビット／Ｄ０〜／Ｄｎを変換エレメント２０１の異なる組み合わせにルーティングする、ＤＥＭ回路が利用される。このルーティングは、ミスマッチノイズを出力信号バンドにわたって広げるが、ＤＥＭ技術がまた、利用されるＤＥＭアルゴリズムに依存して、出力ノイズに階調性をもたらす。ＤＥＭ回路はまた、設計のサイズおよび複雑さを増大させる。
【００１８】
ミスマッチの誤りは、図１Ａに示すＡＤＣ１００のフィードバックＤＡＣ１０８などのフィードバックＤＡＣにおいても対処される必要がある。図３Ａおよび３Ｂは、図１ＡのフィードバックＤＡＣ１０８としての使用に適した、量子化器１０６からの複数ビットＤＡＣフィードバックを有する、代表的なスイッチキャパシタアナログ積分器段／加算器３００を示す。出力ＤＡＣ２００とともに、例示的な２段階スイッチキャパシタ設計が説明される。
【００１９】
差動入力データ経路サンプリング入力信号Ｖｉｎ＋およびＶｉｎ−について、スイッチ３０４ａおよび３０４ｂは、サンプリング段階１（φ１）の間、閉じられ、入力サンプリングキャパシタ（ＣＩＮ）３０３ａおよび３０３ｂの上部プレートを、コモンモード電圧（Ｖｃｍ）に接続する。遅延段階１（φ１Ｄ）の間、スイッチ３０１ａおよび３０１ｂは、差動入力電圧ＶＩＮは、サンプリングキャパシタ（ＣＩＮ）３０３ａおよび３０３ｂの入力プレートにサンプリングされる。スイッチ３０２ａ〜３０２ｂならびに３０５ａ〜３０５ｂは、サンプリング（φ１）の間、開けられている。
【００２０】
また、サンプリング段階（φ１）の間、基準電圧ＶＲＥＦ（ＶＲＥＦ＋、ＶＲＥＦ−）は、フィードバックＤＡＣ３００を通じてサンプリングされる。図１Ａの量子化器１０６からのデジタルビットＤ０〜Ｄｎおよび相補ビット／Ｄ０〜／Ｄｎに応答して、ｎ＋１個のビットで動作する例示的なＤＡＣの２つの代表的な単位ＤＡＣエレメント３２０が、図３Ｂにさらに詳細に示される。特に、ＶＲＥＦは、スイッチ３０７ａおよび３０７ｂならびに３０４ａおよび３０４ｂによって、各ビット経路３２０について、基準サンプリングキャパシタ（ＣＲＥＦ）３０６ａおよび３０６ｂにサンプリングされる（図３Ａ参照）。スイッチ３０９ａおよび３０９ｂ（図３Ａ）は、サンプリング段階の間、開けられている。
【００２１】
関連付けられた量子化器１０６からの相補ビットＤ０〜Ｄｎおよび／Ｄ０〜／Ｄｎの制御の下で、各経路用のスイッチ３１０ａ〜３１０ｄ（図３Ｂ参照）は、基準サンプリングキャパシタＣＲＥＦ３０６ａおよび３０７ｂの入力プレートを、基準サンプリングスイッチ３０７ａおよび３０７ｂによってサンプルされる基準電圧ＶＲＥＦに接続する。すなわち、ある基準サンプリング経路３２０についてのスイッチ３１０ａ〜３１０ｄの設定は、対応する基準サンプリングキャパシタ３０６ａおよび３０６ｂの入力プレートにおける電圧の極性を量子化フィードバックの関数として設定する。
【００２２】
積分段階（φ２）の間、スイッチは、スイッチ３０２ａおよび３０ｂが閉じ、入力信号経路のためにスイッチ３０１ａ〜３０１ｂおよび３０４ａ〜３０４ｂが開かれた状態で、設定を判定にする。基準経路のため、スイッチ３０７ａおよび３０７ｂが開かれ、スイッチ３０９ａおよび３０９ｂが閉じられる。入力サンプリングキャパシタＣＩＮの入力プレート上の電荷、および基準サンプリングＣＲＥＦは、出力（上部）プレートならびに電荷共有ノードＡおよびＢへと向かわされる。遅延段階２（φ２Ｄ）の間、スイッチ３０５ａおよび３０５ｂは閉じられ、ノードＡおよびＢにおける電荷は、入力および基準サンプリングキャパシタＣＩＮおよびＣＲＥＦの上部プレートから、演算アンプ３１２の反転（−）および非反転（＋）入力と、積分器キャパシタ（ＣＩ）３１１ａおよび３１１ｂとの加算ノードへと転送される。
【００２３】
フィードバックＤＡＣ、すなわち、加算器である、積分器段３００に関して、エレメント（ビット経路）３２０間のミスマッチは、ノードＡおよびＢにおける電荷寄与における非線形性につながる。従って、ＤＥＭ回路は、通常、エレメント利用を等しくするために、フィードバック（ＤＡＣ）経路に含まれる。フィードバックＤＡＣの場合、ＤＥＭ回路は、特に、高電圧ＡＤＣの場合、通常、かなり大きい。
【００２４】
概して、それぞれ図１Ａおよび１Ｂの変調器１０３および１１４は、ＤＡＣエレメントミスマッチの責任を負う、グローバル（全体）ノイズシェイピングとローカルノイズシェイピングとの間のトレードオフによって設計される。具体的には、ローカルフィルタ段１０５または１１６と連係するグローバルフィルタ段１０４および１１５は、ある変調器１０３／１１４の全体ノイズシェイピング特性を設定し、ローカルフィルタ段１０５または１１６は、ＤＡＣエレメントの対応するセットのローカルノイズシェイピング特性を設定する。得られるシステムは、（エレメントの合計の）全体ノイズを、各量子化器出力におけるノイズよりも広い範囲までシェイピングする。この演算特性は、ＤＥＭによって２つの段において提供される機能に類似する。結果として、従来のＤＥＭ回路は、なくなるか、少なくとも、大幅に簡略なものにされ、より小さくなる。例えば、量子化器は全て１ビットであってもよく、あらゆるＤＥＭ回路の必要性がなくなる。あるいは、量子化器は、量子化器につき単純な２エレメントＤＥＭを有する３レベルであってもよい。
【００２５】
図４Ａは、共有フィルタおよび独立フィルタならびに複数の量子化器を有するデルタシグマＤＡＣトポロジー４００の概念的（概略的）な図である。ＤＡＣトポロジー４００は、ループフィルタシステム４０１、２つの量子化器４０２ａ〜４０２ｂ、２つのＤＡＣ４０３ａ〜４０３ｂ、および出力加算器４０４を含む。量子化器４０２ａおよび４０２ｂは、複数ビット量子化器として示され、図４Ｂに全体として示されるように、加算量子化ノイズソースとしてモデリングされる。タイミングの遅延を含む２つのフィードバックループ４０５ａおよび４０５ｂは、ＤＡＣ１  ４０３ａおよびＤＡＣ２  ４０３ｂの出力Ｘ１およびＸ２を、ループフィルタシステム４０１の入力に戻って接続する。２つの量子化器、すなわち、２つのフィードバックループＤＡＣトポロジー４００が、例示のため、図４Ａに示されるが、変調器４００について記載される概念は、ｎ個の複数の量子化器と、ｎ個の対応するフィードバックループとを有する任意の変調器トポロジーに拡大され得る。ｎは、１より大きい整数である。ループフィルタシステム４０１の共有フィルタおよび独立フィルタ４０２ａおよび４０２ｂならびに複数の量子化器によって教示される、全体的な概念および原理によって、様々な変調器トポロジーに関して、例えば、以下に説明する例示的な変調器トポロジー５００、６００、７００、８００、および９００に示すように、グローバルおよびローカルノイズシェイピングを提供する能力が得られる。
【００２６】
２つの代表的な量子化器、すなわち、２つのフィードバックループ実施形態について、ループフィルタシステムは、２つのフィードバックループ４０５ａ〜４０５ｂの出力と２つの量子化器４０２ａ〜４０２ｂへの入力との間に、４つの伝達関数（それぞれ、ｈ１１、ｈ１２、ｈ２１、ｈ２２）をインプリメントする。伝達関数ｈ１１、ｈ１２、ｈ２１、ｈ２２は、全て非ゼロ関数であり、少なくとも２つの伝達関数ｈ１１、ｈ１２、ｈ２１、ｈ２２は異なる。本発明の原理の適用例を説明するため、ｈ１１＝ｈ２２であり、ｈ１２＝ｈ２１であるとする。しかし、これらの関係は、本発明の原理を実施する際の厳しい要件ではない。
【００２７】
ｈ１１＝ｈ２２であり、ｈ１２＝ｈ２１である場合、加算器４０４（出力）におけるノイズは、以下の通りである。
【００２８】
【数１】
2005535229.tif 000003
【００２９】
ただし、ｎ１およびｎ２は、量子化器４０２ａおよび４０２ｂからの量子化ノイズであり、∈は、ＤＡＣ４０３ａおよび４０３ｂの出力の出力加算器４０４へのミスマッチである。従って、伝達関数の合計（ｈ１１＋ｈ１２）は、グローバルノイズシェイピングを設定し、伝達関数の差（ｈ１１−ｈ１２）は、ミスマッチ∈のローカルノイズシェイピングを設定する。
【００３０】
グローバルノイズシェイピングは、量子化器４０２ａおよび４０２ｂから出力され、加算器４０４によって加算される総ノイズスペクトル（すなわち、ｎ１＋ｎ２）をシェイピングする、デルタシグマ変調器トポロジー４００の能力である。すなわち、グローバルノイズシェイピング関数は、信号バンドにおけるノイズ減衰およびバンド外ノイズゲインを含む、総出力ノイズのノイズ伝達関数（ＮＴＦ）を特徴付ける。ローカルノイズシェイピングは、量子化器４０２ａおよび４０２ｂから加算器４０４に出力されるノイズスペクトルｎ１およびｎ２（すなわち、ｎ１−ｎ２）における差をシェイピングする、デルタシグマ変調器トポロジー４００の能力である。ノイズスペクトルｎ１およびｎ２の差をシェイピングすることによって、ＤＡＣ４０３ａおよび４０３ｂの出力からの任意のミスマッチによって復調されるノイズもシェイピングされる。
【００３１】
伝達関数ｈ１１およびｈ１２を選択し、その後、伝達関数ｈ２２およびｈ２１を選択することによって、設計上のトレードオフが、式１の第１の項によって規定されるグローバルノイズシェイピングと、式１の第２の項によって規定されるローカルノイズシェイピングとの間で行われる。具体的には、総量子化ノイズ（ｎ１＋ｎ２）ゲインは、ｈ１１＋ｈ１２に比例し、ミスマッチ∈にさらされる量子化ノイズ差（ｎ１−ｎ２）は、ｈ１１−ｈ１２に比例する。従って、ミスマッチにさらされることを低減させるために、ノイズスペクトル間の差ｎ１−ｎ２をシェイピングする項ｈ１１−ｈ１２は、例えば、伝達関数ｈ１２およびｈ２１の寄与を低減することによって、より小さくされる。しかし、伝達関数ｈ１２およびｈ２１の寄与が低減される場合、パスバンドにおけるグローバルノイズシェイピングも、式１の第１の項に従って低減される。同様に、伝達関数の合計（すなわち、ｈ１２＋ｈ２１）を増大させることによるグローバルノイズシェイピングの向上は、概して、伝達関数（すなわち、ｈ１２＋ｈ２１）の差の分、ローカルノイズシェイピング能力を低減させる。
【００３２】
図５は、フィルタ段のグローバルおよびローカルセットと、複数の量子化器とを利用する、代表的な混合フィードフォワード／フィードバックデルタシグマ変調器トポロジー５００のブロック図である。変調器トポロジー５００は、ＡＤＣシステム１００の変調器１０３において用いられるためにアナログドメインにおいて、または、ＤＡＣシステム１１１の変調器１１４において用いられるためにデジタルドメインにおいて実施され得る。
【００３３】
変調器トポロジー５００において、グローバルノイズシェイピング回路（フィルタ）は、共有変調器械路５０１によって、概略的に示される。この実施例において、２つの積分器段５０２ａおよび５０２ｂが例示のために示される。しかし、本明細書中で記載する変調器トポロジーのそれぞれに関して、共有フィルタ段の数およびタイプ（例えば、ノイズ伝達関数の極およびゼロの数および頻度）が、所望のノイズグローバルシェイピングに依存して異なり得る。フィルタ段５０２ａおよび５０２ｂからの出力は、重み付け係数Ｃ１およびＣ２とともに、フィードフォワード経路５０３ａおよび５０３ｂを通じて、出力加算器５０４にフィードフォワードされる。フィードフォワード経路５０３ａおよび５０３ｂは、アナログ実施形態用のアナログ減衰器またはゲイン段を含むか、または、デジタル実施形態においては、重み付け係数Ｃ１およびＣ２を付与する、乗算器を含む。ゲインｇ１および遅延ｚ−１を有するフィードバック経路５０５、ならびに入力加算器５０６は、フィルタ段５０２ａによって規定されるノイズ伝達関数（「ＮＴＦ」）のゼロをｚ面の単位円に沿って移動させる。
【００３４】
共有フィルタ５０１からの出力は、ｎ＋１個の並列独立フィードフォワードノイズシェイピング回路（フィルタ）ドライブ出力Ｄ０〜Ｄｎのそれぞれへと通過する。２つの例示的な独立ノイズシェイピング回路５０７ａおよび５０７ｂは、例示のため、全体的に、図５に示されている。この実施例において、独立フィードフォワードノイズシェーパ５０７ａおよび５０７ｂは、２つのフィルタ（積分器）段５０８ａおよび５０８ｂ、ならびに、積分器出力を係数Ｃ３およびＣ４によって出力加算器５１０へと重み付けする対応するフィードフォワード経路５０９ａおよび５０９ｂに基づく。本明細書中に記載される変調器トポロジーのそれぞれについて、あるループフィルタの独立したフィルタ部分において用いられるフィルタ段の数およびタイプは、所望のローカルノイズシェイピング応答に依存して異なり得る。ゲインｇ２および遅延ｚ−１を有するフィードバック経路５１１、ならびに、入力加算器５１２は、ローカルノイズ伝達関数のゼロを設定する。
【００３５】
各独立ノイズシェーパ５０７ａおよび５０７ｂは、１ビットまたは複数ビット設計のいずれかであり得る、独立量子化器５１３を含む。１ビット設計が用いられる場合、オプションのＤＥＭ回路１０７ａおよび１０７ｂ、あるいは、１２０ａおよび１２０ｂ（それぞれ、図１Ａおよび１Ｂ参照）は、変換器からなくなってもよい。複数ビット設計が用いられる場合、一部の最小のオプションのＤＥＭ回路１０７／１２０は、任意の残りのミスマッチノイズをノイズシェイピングするように、それぞれ、システム１００および１１１（それぞれ、図１Ａおよび図１Ｂ参照）に含まれる。
【００３６】
各ローカル量子化器５１３からの量子化された出力は、独立フィードバックループを閉じるように、対応するローカル入力加算器にフィードバックされる。全ての独立量子化器５１３の量子化された出力は、加算器５１４において加算され、入力加算器５１５の反転入力にフィードバックされて、変調器フィードバックループ全体を閉じる。
【００３７】
ディザーソース５１６は、変調器出力Ｄ０〜Ｄｎの階調性を低減させるか、なくすため、それぞれのローカル量子化器５１６の入力において設けられる。好ましくは、それぞれの量子化器５１３へのディザー入力量は、全ての量子化器５１３からの変調器出力におけるディザーの合計が一定であるように選択される。結果として、ノイズフロア全体を実質的に増大することなく、出力において、階調性は避けられる。この結果は、一部の出力における量子化レベルを増大させ、他の出力における量子化レベルを低減させるビットを発生する疑似乱数発生器（ＰＲＮ）を用いることによって達成される。例示的なディザー発生ソースは、図１０に関連して、以下に説明される。
【００３８】
共有グローバルノイズシェイピング回路５０１、変調器入力加算器５１５、および並列独立ノイズシェーパ５０７を服務全体変調器ループは、変調器出力のノイズシェイピング全体を設定する。各独立ノイズシェーパ５０７は、個別に、対応する出力にノイズをシェイプする。しかし、概して、各独立ノイズシェーパ５０７におけるより大訓フィードバッグが、ローカルミスマッチシェイピングを向上させたが、変調器のノイズシェイピング特性全体を悪化させるので、行われる必要がある。ループタイミングは、遅延５１７によって確実にされる。
【００３９】
図６に、共有フィルタおよび独立フィルタの両方と、複数の量子化器とを有する例示的なフィードバック変調器トポロジー６００を示す。この場合、共有フィルタ６０１は、変調器フロントエンドを提供し、ｎ＋１個の独立フィルタ６０２ａおよび６０２ｂは出力Ｄ０〜Ｄｎを駆動する。ただし、ｎは１以上の整数である。記載のため、２つの代表的な独立フィルタ６０２ａおよび６０２ｂを図６に示す。独立フィルタ６０２からの全ての量子化された出力の合計は、加算器６０３によって生成され、変調器のノイズシェイピング特性全体を制御するため、共有フィルタ６０２にフィードバックされる。以下にさらに説明されるように、各独立フィルタ６０２ａおよび６０２ｂは、関連付けられた出力Ｄ０〜Ｄｎのローカルノイズシェイピングを設定する、独自のフィードバックループを有する。
【００４０】
例示のため、共有フィルタ６０１が、一対のフィルタ段６０４ａおよび６０４ｂを含む２段のフィードバックノイズシェーパとして示されている。共有フィルタ段６０４ａおよび６０４ｂの数、ならびに、その伝達関数は、所望のＮＴＦに依存して、用途ごとに異なり得る。この実施例において、２つの積分器段６０４ａおよび６０４ｂが示されている。
【００４１】
加算器６０３によって合計されるフィードバックは、共有フィルタ６０１の加算器６０５ａおよび６０５ｂへと、フィードバック係数Ｃ１およびＣ２を用いて重み付けされる。係数Ｃ１およびＣ２は、ＮＴＦ全体に、各変調器出力において、２つの極を設定する。関連付けられたＮＴＦゼロは、ゲインｇ２および遅延ｚ−１を有するローカルフィードバックループ（共振器）６０６によってｚ面の単位円に設定される。
【００４２】
各独立フィルタ６０２ａおよび６０２ｂは、共有フィルタ６０１と連係して、別個のノイズシェーパとして動作する。図６において、各独立フィルタ（ノイズシェーパ）６０２ａ〜６０２ｂは、一対のフィルタ段６０７ａおよび６０７ｂに基づく。例示のため、フィルタ段６０７ａ〜６０７ｂは、積分器段として示されているが、フィルタ段６０７の数ならびにその伝達関数は、別の実施形態においては異なり得る。
【００４３】
各独立フィルタ６０２ａ〜６０２ｂは、専用量子化器６０８および加算器６０９ａおよび６０９ｂを用いて実施されるローカルフィードバックループを含む。係数Ｃ３およびＣ４は、対応する出力Ｄ０〜Ｄｎについて、ＮＴＦの極を２つ以上設定する。ゲインｇ２および遅延ｚ−１を有するローカルフィードバックループ（共振器）６０６は、ＮＴＦの２つ以上のゼロを設定する。量子化器６０８は、１ビットまたは複数ビット設計のいずれかである。複数ビット設計が選択される場合、オプションのＤＥＭ１０７ａおよび１０７ｂあるいは１２０ａおよび１２０ｂ（それぞれ、図１Ａおよび１Ｂ参照）が、任意のミスマッチに対処するためシステム１００／１１１において利用されることが好ましい。ディザーソース６１１は、図１０を参考に以下でさらに説明されるように、各量子化器６０８の入力において、量子化器出力の階調性を低減するか、なくす。ディザーソース５１６と同様に、変調器６００に加算されるディザーの合計が一定である場合、ノイズフロア全体は、実質的に増大しない。各フィードバックループはまた、量子化器６０８の出力において遅延６１２を含む。
【００４４】
本発明の原理による共有フィルタ部分はまた、図７の例示的なデルタシグマ変調器トポロジー７００に示すように、独立フィルタと複数の量子化器との間に配置される。デルタシグマ変調器トポロジー７００は、加算器７０３によって生成されるｎ＋１個の独立フィルタ７０２のフィードフォワード寄与の合計によって駆動される入力を有する共有フィルタ部分７０１を含む。ただし、ｎは１以上の整数である。２つの代表的な独立フィルタ７０２ａおよび７０２ｂが図７に示される。共有フィルタ７０１からの出力は、ｎ＋１個の出力段を駆動する。そのうちの２つは、例示のため、７０４ａおよび７０４ｂに示されている。出力段７０４ａおよび７０４ｂは、それぞれ、独立フィルタ７０２ａおよび７０２ｂからの重みが量られたフィードフォワード出力（ｉ０およびｉｎ）を受け取る。その後、出力段７０４ａおよび７０４ｂからの量子化された出力（ＦＢ０およびＦＢｎ）は、それぞれ、独立フィルタ７０２ａおよび７０２ｂの入力にフィードバックされる。
【００４５】
この実施例において、共有フィルタ部分７０１は、重み付け係数Ｃ１およびＣ２を有する重み付け段７０７ａ〜７０７ｂ（アンプ、乗算器、または減衰器を含む）を通じて加算器７０６にフィードフォワードされる一対の積分器段７０５ａおよび７０５ｂに基づく。フィルタ部分７０１は、２つの極がゼロの対をグローバルＮＴＦに設定する。フィルタ７０１部分はまた、グローバルゼロをｚ面の単位円に沿って移動させる、ゲインｇ１および遅延ならびに入力加算器７０９を有するフィードバック７０８とともに示される。
【００４６】
独立フィルタ７０２ａ〜７０２ｂは、積分器段７１０と、入力信号に出力段７０４ａおよび７０４ｂからのフィードバックＦＢ０〜ＦＢｎを加算する入力加算器７１１とによって表される。独立フィルタ７０２ａおよび７０２における段の数、ならびにその伝達関数は、用途に依存して異なり得る。
【００４７】
出力段７０４ａおよび７０４ｂは、それぞれ、加算器７１２と、対応する入力フィルタ７０２ａおよび７０２ｂからフィードフォワードされた信号を重み付けする、重み付け係数Ｃ２を有する重み付け段７１３とを含む。１ビットまたは複数ビット量子化器７１４は、遅延７１６を通じて、出力Ｄ０〜Ｄｎを生成する。ディザーソース７１５は、既に記載され、図１に示されたものと同様に、対応する出力Ｄ０〜Ｄｎの階調性を低減するか、またはなくす。
【００４８】
本発明の原理を具現化する、さらなる例示的なデルタシグマ変調器トポロジー８００を図８に示す。変調器トポロジー８００は、共有フィルタ８０１と、例示的な独立フィルタ８０２ａおよび８０２ｂによって表されるｎ＋１個の独立フィルタと、独立フィルタ８０２ａおよび８０２ｂからの出力を加算する加算器８０３とを含む。変調器加算器８０３によって生成されるフィードバックの合計は、共有フィルタ８０１と、代表的な独立フィルタ８０２ａおよび８０２ｂのそれぞれとの量方にフィードバックされる。独立フィルタ８０２ａ〜８０２ｂはまた、以下にさらに説明されるローカルフィードバックループを有する。
【００４９】
変調器トポロジー８００において、共有フィルタ８０１は、一対の積分器段８０４ａおよび８０４ｂと、変調器加算器８０３からの合計の重みが量られたフィードバックとフィードバック係数Ｃ１〜Ｃ３を有するフィードバック加算器８０５ａ〜８０５ｃとを含む。整数段８０４ａおよび８０４ｂの対ならびにフィードバック係数は、２つの極がゼロの対をグローバルＮＴＦに設定する。
【００５０】
変調器トポロジー８００における独立フィルタ８０２ａ〜８０２ｂは、一対の積分器段８０６ａ〜８０６ｂと、専用量子化器８０７（複数ビットまたは１ビット）とを含む。適切な信号タイミングを確実にするため、遅延８１０が量子化器出力において提供される。各独立フィルタ８０２ａ〜８０２ｂはまた、一対のフィードバック経路８０８ａおよび８０８ｂ、ならびに加算器８０９ａおよび８０９ｂを含む。独立フィードバック経路８０８ａおよび８０８ｂは、ローカルノイズシェイピング応答を制御するローカルフィードバック係数Ｃ４およびＣ５を付与する。加算器８０９ｂはまた、フィードバック係数Ｃ３によって重み付けされた、加算器８０３からのフィードバックの合計を受け取る。遅延８１０は、適切なタイミングを確実にし、ディザーソース８１１（図１０参照）は、出力の階調性を低減するか、またはなくす。
【００５１】
図９に示すノイズシェーパトポロジー９００は、ＤＥＭ機能を変調器自体に組み込む。例示された実施形態において、ノイズシェーパ９００は、４つの共有積分器段９０１ａ〜９０１ｄと、フィードバック係数Ｃ１〜Ｃ４を有するフィードバックトポロジーにおける対応する加算器９０２ａ〜９０２ｄとを利用する。それぞれのゲインｇ１およびｇ２ならびに遅延ｚ−１を有する、一対のフィードバックループ（共振器）９０３ａおよび９０３ｂは、共有ゼロを設定する。
【００５２】
例示的なノイズシェーパ９００における独立フィルタは、１つの積分器段９０４ａ〜９０４ｃによって表される。共有フィルタ段９０１および独立フィルタ段９０４の数、ならびにその伝達関数は、所望のノイズシェイピング特性に依存して、実施形態ごとに異なり得る。
【００５３】
独立フィルタ段９０４ａ〜９０４ｃからの出力は、重み付け係数Ｃ２１およびＣ２２を用いて、加算器９０５ａ〜９０５ｄへとフィードフォワードされる。最終的な共有フィルタ段９０１ｂからの出力も受け取る加算器９０５ａ〜９０５ｄは、対応する複数の量子化器９０６ａ〜９０６ｄを駆動する。それぞれ量子化器９０６ａ〜９０６ｄからの量子化出力ＯＵＴ  ０〜ＯＵＴ  ３は、対応する遅延９１１ａ〜９１１ｄを通過し、その後、加算器９０７によって加算されて、共有フィルタ段９０１ａ〜９０１ｄへとフィードバックを生成する。さらに、量子化された出力はまた、それぞれの独立フィルタ段９０４ａ〜９０４ｂへの入力における加算器９０８ａ〜９０８ｃにフィードバックされる。
【００５４】
この実施例において、独立フィードバック加算器９０８ａは、ＯＵＴ  ０およびＯＵＴ  １の合計と、ＯＵＴ  ２およびＯＵＴ  ３の合計との間の差を取る。独立フィードバック加算器９０８ｂはＯＵＴ  ０とＯＵＴ  １との間の差を取り、フィードバック加算器９０８ｃは、ＯＵＴ  ２とＯＵＴ  ３との間の差を取る。独立フィルタ段９０４ａ〜９０４ｃによってフィルタリングされた後、加算器９０５ａおよび９０５ｂは、以下の重み付けの組み合わせを取る。加算器９０５ａは、共有フィルタ９０１ｄの出力と、独立フィルタ９０４ａの出力と、独立フィルタ９０４ｂの出力との間の差を取る。加算器９０５ｂは、共有フィルタ９０１ｄの出力から独立フィルタ９０４ａの出力を減算し、独立フィルタ９０４ｂの出力を加算する。加算器９０５ｃは、共有フィルタ９０１ｄの出力から独立フィルタ９０４ｃの出力を減算し、独立フィルタ９０４ａの出力を加算する。最終的に、加算器９０５は、共有フィルタ９０１ｄの出力と、独立フィルタ９０４ａの出力と、独立フィルタ９０４ｃの出力との合計を取る。４つのディザーソース９１０ａ〜９１０ｄは、パターンを消すことに役立つように、４つの量子化器に加算される。総ディザーは、常に合計を定数に付与する。代表的なデルタシグマ変調器において、このディザリングは、ノイズフロアを増大させ得る。このトポロジーにおいて、ディザーソースを定数に有することによって、ノイズの増大を少なくすることが可能である。
【００５５】
図１０は、定数に加算するディザーストリームを生成することに適した、例示的なディザーソース（発生器）１０００の模式図である。ディザー発生器は、疑似乱数発生器（ＰＲＮ）１００１および４ビットシステム用の加算器１００２ａ〜１００２ｄのセットを含む。この実施例において、疑似乱数ストリームｎ１〜ｎ４および補数が、ディザーストリームｄ１〜ｄ４を生成するように、以下のように加算される。
【００５６】
ｄ１＝ｎ１＋ｎ２
ｄ２＝ｎ４−ｎ２
ｄ３＝ｎ１＋ｎ３
ｄ４＝ｎ４−ｎ３
この実施例において、ディザーｄ１＋ｄ２＋ｄ３＋ｄ４は、合計されてゼロ（０）の定数になる。この実施例は、フィルタ９０４ａ、ｂ、ｃが整数入力のみを有し非常に単純であり、非常に少ないメモリのビットで実施され得るので、特に、Ｄ／Ａ変換器に適する。
【００５７】
上記のトポロジーのそれぞれにおいて、個々の共有および独立フィルタ段を適切に選ぶことによって非常に効率的な設計が得られる。概して、ループフィルタにおけるより前の方の段が、より精度を必要とするので、前の方の段がより大きく、より高い製造精度で製造される。その代わり、後の方のフィルタ段は、より小さく、低い製造精度で製造される。さらに、ループフィルタにおける独自の段が、ループの後ろの方に配置される場合、そのような独自の段は、変調器性能全体に悪影響を与えることなく、精度がより低い。
【００５８】
本発明は、特定の実施形態を参照しながら説明されてきたが、これらの記載は、限定的な意味に解釈されるように意図されていない。開示された実施形態に対する様々な改変、および、本発明の別の実施形態は、本発明の記載を参考することにより、当業者に明らかになる。概念および開示された特定の実施形態は、本発明と同じ目的を実行する他の構造を変更または設計するための基礎として、容易に利用され得ることが当業者によって理解される必要がある。また、このような均等の構成が、添付の特許請求の範囲に記載の本発明の精神および範囲から逸脱しないことが、当業者によって理解される必要がある。
【００５９】
従って、特許請求の範囲は、本発明の真の範囲内に含まれるあらゆるそのような改変例または実施形態を含むと考えられる。
【図面の簡単な説明】
【００６０】
本発明およびその利点のより完全な理解のためには、以下の説明は、添付の図面とともに参照される。
【図１Ａ】図１Ａは、本発明の原理を具現化する例示的なデルタシグマアナログ−デジタル変換器（ＡＤＣ）システムの高レベル機能ブロック図である。
【図１Ｂ】図１Ｂは、本発明の原理を具現化する例示的なデジタル−アナログ変換器（ＤＡＣ）システムの高レベル機能ブロック図である。
【図２】図２は、図１ＢのＤＡＣにおいて利用され得る、例示的なスイッチキャパシタ出力ＤＡＣを示す図である。
【図３Ａ】図３Ａは、図１ＡのＤＡＣにおいて利用され得る、例示的なスイッチキャパシタフィードバックＤＡＣを示す図である。
【図３Ｂ】図３Ｂは、図１ＡのＤＡＣにおいて利用され得る、例示的なスイッチキャパシタフィードバックＤＡＣを示す図である。
【図４Ａ】図４Ａは、本発明の原理による、複数の量子化器、全体ノイズシェイピング用の共有フィルタ、およびミスマッチノイズシェイピング用の独立フィルタを有するデルタシグマＤＡＣの概念図である。
【図４Ｂ】図４Ｂは、本発明の原理による、複数の量子化器、全体ノイズシェイピング用の共有フィルタ、およびミスマッチノイズシェイピング用の独立フィルタを有するデルタシグマＤＡＣの概念図である。
【図５】図５は、本発明の原理による、フィルタ段の共有および独立セット、ならびに複数の量子化器を利用する、例示的なフィードフォワードデルタシグマ変調器トポロジーのブロック図である。
【図６】図６は、本発明の原理による、共有フィルタおよび独立フィルタ、ならびに複数の量子化器の両方を有する、例示的なフィードバック変調器トポロジーを示す図である。
【図７】図７は、共有フィルタは独立フィルタによって供給される、共有および独立フィルタ段、ならびに複数の量子化器を有する、例示的なデルタシグマ変調器トポロジーを示す図である。
【図８】図８は、本発明の原理を具現化する、共有フィルタおよび独立フィルタ、ならびに複数の量子化器を有する、さらなる例示的なフィードバックデルタシグマ変調器トポロジーを示す図である。
【図９】図９は、４つ（４）出力信号の間の差のノイズシェイピングを行う、共有フィルタおよび複数の独立フィルタを含む、複数の量子化器を有する例示的なデルタシグマ変調器トポロジーを示す図である。
【図１０】図１０は、図４〜９のデルタシグマ変調器の量子化入力に、定数まで加算されるディザーを導入することに適した、例示的なディザーソース（発生器）の模式図である。
【図１Ａ】
2005535229.tif 000004
【図１Ｂ】
2005535229.tif 000005
【図２】
2005535229.tif 000006
【図３Ａ】
2005535229.tif 000007
2005535229.tif 000008
【図４Ａ】
2005535229.tif 000009
【図４Ｂ】
2005535229.tif 000010
【図５】
2005535229.tif 000011
【図６】
2005535229.tif 000012
【図７】
2005535229.tif 000013
【図８】
2005535229.tif 000014
【図９】
2005535229.tif 000015
【図１０】
2005535229.tif 000016
【国際調査報告】
2005535229.tif 000017
2005535229.tif 000018