(57)【要約】ディスプレイ装置用のピクセル内メモリ回路を形成するため、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）を使用する。メモリ回路（２５）は、それぞれがフリップフロップ回路（６４）の対応する入力部に接続された２つのＭＲＡＭ（６０，６２）を備える。それぞれが、１つのメモリ回路（２５）に関連付けられる複数のピクセル（２０）を備えるディスプレイ装置（１）が設けられる。一方のＭＲＡＭは、切換え可能なＭＲＡＭ(６０)であり、他方のＭＲＡＭは、切換え可能なＭＲＡＭ（６０）の変化状態を容易に監視し、差異の形で測定するための基準となる基準ＭＲＡＭ(６２)である。
2005525670.tif 000002
【特許請求の範囲】
【請求項１】
切換え可能な磁気抵抗ランダムアクセスメモリ、ＭＲＡＭと、
基準ＭＲＡＭと、
読み取り回路と、
を備え、
切換え可能なＭＲＡＭおよび基準ＭＲＡＭは、それぞれ読み取り回路に接続されるメモリ回路。
【請求項２】
切換え可能なＭＲＡＭは、フリー層とピン層とを備え、フリー層の帯磁方向は、ピン層の帯磁方向と略平行および逆平行な２つの方向同士の間でそれぞれ切換え可能であり、
基準ＭＲＡＭは、フリー層とピン層とを備え、フリー層は、ピン層の帯磁方向と略垂直な２つの帯磁方向をそれぞれ含む、
請求項１に記載のメモリ回路。
【請求項３】
切換え可能なＭＲＡＭおよび基準ＭＲＡＭのフリー層が同じ堆積層から形成される構成、及び切換え可能なＭＲＡＭおよび基準ＭＲＡＭのピン層が同じ堆積層から形成される構成の少なくとも一方を有する、請求項２に記載のメモリ回路。
【請求項４】
読み取り回路がフリップフロップ回路である、請求項１から３のいずれかに記載のメモリ回路。
【請求項５】
フリップフロップ回路が２つの入力部を備え、切換え可能なＭＲＡＭが一方の入力部に接続され、基準ＭＲＡＭが他方の入力部に接続される、請求項４に記載のメモリ回路。
【請求項６】
複数のピクセルと、請求項１から５のいずれかに記載の複数のメモリ回路とを備えるディスプレイ装置であって、各ピクセルがメモリ回路のうちの対応する１つに関連付けられるディスプレイ装置。
【請求項７】
切換え装置と、
ピクセル電極と、
切換え可能なＭＲＡＭと、
基準ＭＲＡＭと、
切換え装置からピクセル電極へと延びるビットラインと、
を備え、
ビットラインは、切換え可能なＭＲＡＭの一端上を横断するとともに、基準ＭＲＡＭの一端上に位置するがこれを横断しない、
ディスプレイ装置用のピクセルおよびピクセル内メモリ。
【請求項８】
切換え可能なＭＲＡＭおよび基準ＭＲＡＭのそれぞれの他端の下側で延びているワードラインを更に備える、請求項７に記載のピクセルおよびピクセル内メモリ。
【請求項９】
切換え装置を駆動するために切換え装置に接続されたゲートラインを更に備え、ビットラインがワードライン上を通り越し、ただしゲートライン上を通り越さないように、ワードラインがピクセル電極とゲートラインとの間に配置される、請求項８に記載のピクセルおよびピクセル内メモリ。
【請求項１０】
切換え可能なＭＲＡＭおよび基準ＭＲＡＭに対して接続された読み取り回路を更に備える、請求項９に記載のピクセルおよびピクセル内メモリ。
【請求項１１】
切換え可能なＭＲＡＭは、フリー層とピン層とを備え、フリー層の帯磁方向は、ピン層の帯磁方向と略平行および逆平行な２方向間でそれぞれ切換え可能であり、
基準ＭＲＡＭは、フリー層とピン層とを備え、フリー層の帯磁方向は、ピン層の帯磁方向と略垂直な２方向間でそれぞれ切換え可能である、請求項７から１０のいずれかに記載のピクセルおよびピクセル内メモリ。
【請求項１２】
切換え可能なＭＲＡＭおよび基準ＭＲＡＭのフリー層が同じ堆積層から形成される構成、及び切換え可能なＭＲＡＭおよび基準ＭＲＡＭのピン層が同じ堆積層から形成される構成の少なくとも一方の構成を有する、請求項１１に記載のピクセルおよびピクセル内メモリ。
【請求項１３】
読み取り回路がフリップフロップ回路である、請求項１０から１２のいずれかに記載のピクセルおよびピクセル内メモリ。
【請求項１４】
フリップフロップ回路が２つの入力部を備え、切換え可能なＭＲＡＭが一方の入力部に接続され、基準ＭＲＡＭが他方の入力部に接続される、請求項１３に記載のメモリ回路。
【請求項１５】
請求項７から１４のいずれかに記載のピクセルおよびピクセル内メモリを備えるディスプレイ装置。
【請求項１６】
ピクセルおよびピクセル内メモリがディスプレイ装置の駆動ラインおよびアクティブマトリクス要素と一体となる、請求項１５に記載のディスプレイ装置。
【請求項１７】
１つまたは複数の共通の堆積層から切換え可能なＭＲＡＭおよび基準ＭＲＡＭを形成することを含む、メモリ装置の形成方法。
【請求項１８】
フリー層とピン層とを備えるように切換え可能なＭＲＡＭが形成され、フリー層の帯磁方向は、ピン層の帯磁方向と略平行および逆平行な２方向間でそれぞれ切換え可能であり、フリー層とピン層とを備えるように基準ＭＲＡＭが形成され、フリー層は、ピン層の帯磁方向と略垂直な２つの帯磁方向をそれぞれ含む、請求項１７に記載の方法。
【請求項１９】
ＭＲＡＭに接続される読み取り回路を形成することを更に含む、請求項１７または請求項１８に記載の方法。
【請求項２０】
読み取り回路がフリップフロップ回路である、請求項１９に記載の方法。
【請求項２１】
ＭＲＡＭがディスプレイ装置用のアクティブマトリクスの一部として形成される、請求項１７から２０のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリおよびメモリ回路に関し、特に、ディスプレイ装置用のピクセル内メモリおよびピクセル内メモリ回路に関する。また、本発明は、そのようなメモリおよびメモリ回路を形成するための方法に関する。本発明は、ピクセル内メモリ回路をアクティブマトリクス液晶ディスプレイ装置内に設ける場合に特に適しているが、これに限定されない。
【背景技術】
【０００２】
周知のディスプレイ装置は、液晶、プラズマ、高分子発光ダイオード、有機発光ダイオード、電界放出を含む。そのような装置は、一般に横列および縦列に配列されたピクセル配列を備えている。アクティブマトリクスディスプレイ装置においては、ピクセル配列および切換え装置を形成するため、各ピクセルは、一般に、薄膜トランジスタ等の１つまたは複数の対応する切換え装置に関連付けられている。動作時、ピクセルは、ピクセルが表示されるべき強度レベルを特定する表示データ（例えばビデオ）と共に表示されるフレーム毎に各ピクセルが定期的にリフレッシュするアドレス指定方式にしたがって、アドレス指定される。通常、アドレス指定方式は、基本的に横列毎にピクセルを選択し、基本的に縦列毎に個々の強度レベルを与える。
【０００３】
ディスプレイ装置の分野における１つの開発では、ピクセル内メモリを設け、それにより、ピクセル毎に対応するメモリ装置が設けられ、メモリ装置はピクセル配列に一致する配列の中で配置される。このため、リフレッシュの必要が無く、静止画像が表示され、それにより電力を節約できる。このことは、携帯電話、コードレス電話、携帯情報端末等の携帯機器のディスプレイ装置にとってはとりわけ有意であろう。
【０００４】
そのようなピクセル内メモリのために、スタティックランダムアクセスメモリ（ＳＲＡＭ）回路およびダイナミックランダムアクセスメモリ（ＤＲＡＭ）回路を使用することが知られている。従来から、ピクセル毎に１つのメモリ装置（回路によって形成される）だけが設けられている。ピクセルおよび切換え装置配列の他に、ＳＲＡＭ回路またはＤＲＡＭ回路から成る別個の配列が設けられる。このため、ピクセルおよび切換え装置配列のために使用される製造プロセスに加えて、更なる製造プロセスが全て必要となるか、あるいは、多くの別個のマスキング工程が必要となる。
【０００５】
ディスプレイ装置技術とはまったく別に、メモリ装置の一種として磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）がある。このＭＲＡＭにおいては、２つの所謂磁気電極の磁化方向によってトンネル電流が決まる。ＭＲＡＭは、不揮発性メモリを提供する。そのようなメモリの使用（ディスプレイと関係がない用途での使用）は、例えば、“磁気電子メモリ
ラストアンドラスト．．．．”（Mark Johnson, ＩＥＥＥスペクトル、２０００年２月、３３頁〜４０頁）に記載されている。トンネルバリアに基づくＭＲＡＭの外に、タイプの異なる周知のＭＲＡＭとして、巨大磁気抵抗に基づくＭＲＡＭやホール効果に基づくＭＲＡＭがある。
【０００６】
ＭＲＡＭの使用に伴う１つの問題は、動作時にＭＲＡＭがその出力として異なる抵抗状態（例えば電圧変化に対し）を提供することである。また、抵抗状態間の差が低く、その差は、通常３５％未満である。これらの要因のため、絶対的な材料特性や製造公差の点で対応し難いほどの正確さが読み取り回路に要求されるという意味においては、完全な読み取りが困難になるであろう。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ＭＲＡＭ技術を使用し、前述の問題を軽減する方法で、ディスプレイ装置用のピクセル内メモリのためのメモリ回路を含むメモリ回路を提供する。
【課題を解決するための手段】
【０００８】
第１の態様において、本発明は、切換え可能なＭＲＡＭおよび基準ＭＲＡＭを備えるメモリ回路であって、基準ＭＲＡＭの定常状態との比較によって切換え可能なＭＲＡＭの様々な状態を測定することができるように切換え可能なＭＲＡＭおよび基準ＭＲＡＭが配置されたメモリ回路を提供する。基準ＭＲＡＭは、切換え可能なＭＲＡＭの変化状態を容易に監視し、差異の形で測定するための基準となることが好ましい。ＭＲＡＭは、読み取り回路、好ましくはフリップフロップ回路に接続されていることが好ましい。
【０００９】
基準ＭＲＡＭのピン層の帯磁方向が基準ＭＲＡＭのフリー層の起こり得る方向状態に対して略垂直であり、これにより、基準ＭＲＡＭのフリー層の起こり得る両方の方向状態がＭＲＡＭを通じて略同じ抵抗を与えるようになることが好ましい。
【００１０】
切換え可能なＭＲＡＭの形態や挙動のばらつきを、少なくともある程度は基準ＭＲＡＭで受け継ぐようにするため、基準ＭＲＡＭと切換え可能なＭＲＡＭが共通の堆積プロセスと堆積層によって形成されることが好ましい。
【００１１】
読み取り回路はフリップフロップ回路であることが好ましい。フリップフロップ回路が２つの入力部を備え、各ＭＲＡＭがフリップフロップ回路の入力部の対応する１つに接続されることが好ましい。
【００１２】
更なる態様において、本発明は、複数のメモリおよび第１の態様に係る複数のメモリ回路を備えるディスプレイ装置であって、各ピクセルが、メモリ回路のうちの対応する１つまたは複数に関連付けられ、或いはメモリ回路のうちの対応する１つまたは複数を備えるディスプレイ装置を提供する。
【００１３】
更なる態様において、本発明は、ピクセル内メモリのための駆動ライン配置を提供するものであり、同駆動ライン配置において、駆動ライン、例えばビットラインは、前記ビットラインに沿って最終目的地、例えばピクセル電極に向けて流れる電流が切換え可能なＭＲＡＭを通過し、ただし基準ＭＲＡＭを通過しない形に配置される。１つの好ましい配置は、ビットラインが切換え可能なＭＲＡＭを横断するが、基準ＭＲＡＭ上に単に位置しているだけの配置である。
【００１４】
更なる態様において、本発明は、ディスプレイ用途以外の用途、例えばセンサ、好ましくは医用センサで使用できる切換え可能なＭＲＡＭおよび基準ＭＲＡＭを有するメモリ回路または構造を提供する。
【００１５】
更なる態様は、添付の請求の範囲に記載される。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照しつつ、本発明の実施形態を、発明の一例として説明する。
【００１７】
図１は、２つの対向するガラスプレート２，４（あるいは、他の適当な透明プレート）を備える液晶ディスプレイ装置１の概略図（実物大ではない）である。ガラスプレート２は、その内面に、後述するアクティブマトリクス層６を有するとともに、アクティブマトリクス層６上に堆積された液晶配向層８を有している。対向するガラスプレート４は、その内面に共通電極１０を有するとともに、共通電極１０上に堆積された液晶配向層１２を有している。液晶層１４は、２つのガラスプレートの配向層８，１２間に配置されている。特にピクセル内メモリに関し後述する任意のアクティブマトリクスを除き、液晶ディスプレイ装置１の構造および動作は、ＵＳ5,130,829に開示された液層ディスプレイ装置と同じである。なお、ＵＳ5,130,829の内容は、これを参照することにより本願に組み込まれる。
【００１８】
この実施形態の理解に関連するアクティブマトリクス層６の特定の内容を、図２に（実物大ではない）に図示する。アクティブマトリクス層６は、ピクセルの配列を備えている。通常、そのような配列は何千ものピクセルを含むが、簡潔さを期すため、この実施形態では図２に示されるピクセル２０〜２３の配列の２×２サンプル部分について説明する。
【００１９】
ディスプレイ装置の分野においては往々にして、“ピクセル”という用語が指す対象にばらつきがある。便宜上、この実施例において、各ピクセル２０〜２３は、特にそのピクセルに関係するアクティブマトリクス層６の要素を備えているものと考える。ピクセル２０は、特に、薄膜トランジスタ（ＴＦＴ）２４と、ピクセル内メモリ回路２５と、駆動回路２６と、ピクセル電極２７とを有している。ＴＦＴ２４およびピクセル電極２７は、従来型のものであり、例えば前述したＵＳ5,130,829に記載されたようなものであってもよい。ピクセル内メモリ回路２５および駆動回路２６は、従来の液晶装置では見受けられず、これらについては以下に詳細に説明する。
【００２０】
他のピクセル２１〜２３は、それぞれのＴＦＴ２８，３２，２６と、ピクセル内メモリ回路２９，３３，３７と、駆動回路３０，３４，３８と、ピクセル電極３１，３５，３９とを備えている。
【００２１】
また、以下のように、アクティブマトリクス層６の一部として、複数のアドレス指定ラインが設けられている。ピクセル２０および２１はピクセル配列の第１の横列を形成し、ピクセル２２および２３はピクセル配列の第２の横列を形成する。第１の横列には、極性ライン４０と、リフレッシュライン４１と、読み取りライン４２と、ワードライン４３と、横列全体にわたって延びるゲートライン４４とが設けられている。また、ピクセル２０にはビットライン４５が設けられ、ピクセル２１にはビットライン４６が設けられている。同様に、第２の横列には、極性ライン４７と、リフレッシュライン４８と、読み取りライン４９と、ワードライン５０と、横列全体にわたって延びるゲートライン５１と、ピクセル２２用のビットライン５２と、ピクセル２３用のビットライン５３とが設けられている。
【００２２】
ピクセル２０および２２はピクセル配列の第１の縦列を形成し、ピクセル２１および２３は第２の縦列を形成する。第１の縦列には、縦列ライン５４が設けられている。同様に、第２の縦列には縦列ライン５５が設けられている。
【００２３】
以下、ピクセル２０の場合を例にとって、様々なピクセルの構成要素とアドレス指定ラインとの接続およびピクセルの動作の更なる詳細について説明するが、以下の説明は、他のピクセル２１〜２３にも同様にあてはまる。
【００２４】
従来のアクティブマトリクス液晶装置の場合と同様に、ＴＦＴ２４の入力部は縦列ライン５４に接続され、ＴＦＴのゲートはゲートライン４４に接続されている。ＴＦＴ２４の出力部は、ピクセル内メモリ回路２５およびピクセル電極２７の両方に接続されたビットラインに対して接続されている。ワードライン４３は、ピクセル内メモリ回路２５に接続されている。読み取りライン４２は、ピクセル内メモリ回路に接続されている。極性ライン４０およびリフレッシュライン４１は、それぞれ駆動回路２６に接続されている。ピクセル内メモリ回路は、駆動回路２６に対して２つの別個の接続部を有している。駆動回路２６は、ピクセル電極に接続されている。
【００２５】
作動時、従来のアクティブマトリクスディスプレイ装置と同様に、ゲートライン４４によって横列選択が行なわれるとともに、縦列ライン５４を介して強度レベルデータが供給される。ＴＦＴ２４の出力、すなわち、実質的には強度レベルデータは、ビットライン４５を介してピクセル電極に供給される。それ自体は、アクティブマトリクスディスプレイ装置の従来の動作に一致する。しかし、ここではそれに加えて、後述するようにＴＦＴ２４からの出力もまたビットライン４５によってピクセル内メモリ回路に供給され、また、それによって生じるピクセル内メモリ回路２５のメモリ設定によって、駆動回路２６によるピクセル電極２７の駆動が制御される。また、後述するように駆動回路２６およびピクセル内メモリ回路２５は、極性ライン４０、リフレッシュライン４１、読み取りライン４２を介して供給される入力により制御される。
【００２６】
前述した特徴を更に詳細に説明する前に、参考のため、ＭＲＡＭ構造の動作の概要について説明する。図３は、簡単な切換え可能なＭＲＡＭスタックの概略図を示している。ＭＲＡＭスタックは、２つの強磁性層、すなわち、フリー層１０２およびピン層１０６を備えている。これらの各層は、例えばＮｉ８１Ｆｅ１９製で、数ナノメートルの厚さを持ち、絶縁層１０４によって分離される。絶縁層１０４は、厚さが例えば１〜２ｎｍあり、例えばＡｌ２Ｏ３を使って作られる。多くの場合、フリー層１０２およびピン層１０６はそれぞれ、磁性電極と称される。絶縁層１０４は、トンネルバリア層としての機能を果たす。フリー層１０２およびピン層１０６を用いて電気接点が形成される。この実施例では、これらは、ビットライン４５および接点１０８である（図２に示されるピクセル配列の実施形態において、各ＭＲＡＭのこのような接点は、後述するように、対応するフリップフロップ接続を介してフリップフロップ回路６４に接続される）。ＭＲＡＭスタックの下側には更なる電気供給ラインが設けられるが、ＭＲＡＭスタックは、その電気供給ラインから絶縁されている。この更なる電気供給ラインは、ビットライン４５に対して直交して、すなわち、図３のページの内外にわたって延びている。この実施例において、この更なる電気供給ラインは、ワードライン４３である。
【００２７】
切換え可能なＭＲＡＭスタックは、以下のように動作する。ピン層１０６は、矢印１１０で示される所定の磁化方向を有している。フリー層は、両方向矢印１１２によって示されるように、２つの帯磁方向間で切り換えることができる。フリー層の帯磁方向１１２を制御または設定するために、書き込み電流１１４，１１６がビットライン４５およびワードライン４３に対して加えられる。これは、ピン層１０６の帯磁方向１１０と平行或いは逆平行に設定できる。これら２つの状態はそれぞれ設定され、電流１１４，１１６がそれ以上加えられなければ永続的となる。
【００２８】
これらの２つの状態は区別することが可能、すなわち、以下のように読み取ること可能である。トンネルバリア層１０４を通じた電子のトンネリングにより、読み取り電流１１８，１２０，１２２は、ビットライン４５から接点１０８にかけてＭＲＡＭスタックを通過させることができる。この電流が受ける抵抗は、トンネルバリア層１０４のトンネル抵抗によって決まる。トンネル抵抗そのものは、フリー層１０２の帯磁方向１１２がピン層１０６の帯磁方向１１０と平行であるか、或いは逆平行であるかによって直接的に決まる。ただし、このＭＲＡＭスタックの最大抵抗変化は、一般には３５％程度にすぎない。
【００２９】
この実施形態で使用されるＭＲＡＭスタックの更なる詳細については後述するが、これらの概要は、説明するピクセル配列の詳細、特にＭＲＡＭスタックの下側を通るがＭＲＡＭスタックに直に接続しないワードライン４３、並びに、ＭＲＡＭスタックの各端部と直に接触するビットライン４５および接点１０８（この実施形態では、フリップフロップ回路６４に接続される）の機能を理解する上で役立つ。
【００３０】
図４は、ピクセル内メモリ回路２５の回路図である。ピクセル内メモリ回路２５は、２つのＭＲＡＭ、すなわち、第１のＭＲＡＭ６０および第２のＭＲＡＭ６２と、フリップフロップ回路６４とを備えている。ＭＲＡＭ６０，６２は、メモリ素子としての機能を果たし、また、フリップフロップ回路６４は、メモリ素子のメモリ状態を読み取るための読み取り回路としての機能を果たす。
【００３１】
第１のＭＲＡＭ６０は、図３を参照しながら前述した切換え可能ＭＲＡＭである。ただし第２のＭＲＡＭ６２は、切り換わらない基準ＭＲＡＭである。図１０は、基準ＭＲＡＭ６２と切換え可能ＭＲＡＭ６０との違いを示している。
【００３２】
図１０を参照すると、前述したフリー層１０２、トンネルバリア層としての機能を果たす絶縁層１０４、ピン層１０６を強調表示する第１のＭＲＡＭ６０の簡略図が示されている。ピン層１０６は、矢印１１０で示される所定の帯磁方向を有している。フリー層１０２は、両方向矢印１１２で示されるように、２つの帯磁方向間で切換え可能である。前述したように、第１のＭＲＡＭ６０において、フリー層１０２の帯磁方向１１２の２つの切換え可能な方向はそれぞれ、ピン層の帯磁方向１１０と略平行または逆平行であり、これにより、区別できる２つの状態が与えられる。第２のＭＲＡＭ６２は、第１のＭＲＡＭ６０に関してここで説明した層に対応する３つの層、すなわち、フリー層１０２ａと、トンネルバリア層としての機能を果たす絶縁層１０４ａと、ピン層１０６ａとを有している。ピン層１０６ａは、矢印１１０ａで示される所定の磁化方向を有しており、この磁化方向は、第１のＭＲＡＭ６０のピン層１０６の所定の磁化方向１１０と同じである。フリー層１０２ａは、両方向矢印１１２ａで示されるように、２つの帯磁方向間で切換え可能である。第２のＭＲＡＭ６２の場合、フリー層１０２ａの帯磁方向１１２ａのこれらの２つの切換え可能な方向は共に、ピン層１０６ａの帯磁方向１１０ａに対して略垂直であり、したがって、フリー層の帯磁方向１１２がその２方向間で切り換えられても、第２のＭＲＡＭ６２の抵抗に差は生じない。したがって実際には、読み取り回路から見れば、切り替えは事実上行われておらず、第２のＭＲＡＭ６２は基準ＭＲＡＭとしての機能を果たし、なおかつ基準ＭＲＡＭとみなすことができる。明確さを期すため、両方向矢印１１２ａが示す、フリー層の２つの帯磁方向に対して略垂直のピン層の、帯磁方向１１０ａの図２０１（第２のＭＲＡＭスタックを上から見下ろした図）を示す。
【００３３】
この実施例では、共通の堆積プロセス中に同じ材料層から２つのＭＲＡＭを形成することにより、第１のＭＲＡＭ６０の平行な配置ではなく、第２のＭＲＡＭ６２の垂直な配置が得られるが、第２のＭＲＡＭ６２を形成するＭＲＡＭスタックの幅および深さは、第１のＭＲＡＭ６０を形成するＭＲＡＭスタックのそれと異なるように設定される。しかし、他の実施例では、他の適当なプロセスを使用して異なる帯磁方向が与えられてもよい。
【００３４】
前述した配置において、第２のＭＲＡＭ６２のピン層１０６ａの、帯磁方向１１０ａは、第１のＭＲＡＭ６０のピン層１０６の、帯磁方向１１０と同じ方向である。これは、同じ堆積層からこれらを形成するのに最も都合が良いからである。しかし、何らかの理由により、第２のＭＲＡＭ６２のピン層１０６ａの、帯磁方向１１０ａを第１のＭＲＡＭ６０のそれに対して略垂直にすること（その代わり、フリー層の方向は同じである）が望ましい場合には、例えば、ＷＯ0079298に開示されるような同じ基板上で、異なる交換バイアス方向を実現する技術を使用して実施できる。なお、ＷＯ0079298の内容は、参照により本願に組み込まれる。
【００３５】
また、前述した配置において、第２のＭＲＡＭ６２のフリー層１０２ａの２つの帯磁方向１１２ａは切換え可能であるが、前述したように、第２のＭＲＡＭ６２のトンネル抵抗に違いは生じない。そのため、第２のＭＲＡＭ６２は、基準ＭＲＡＭとしての機能を果たす。第２のＭＲＡＭ６２のもうひとつの可能性として、フリー層の磁化方向がピン層１０６ａの磁化方向１１０ａに対して略垂直ならば、非切り換え形式など、任意の磁化方向状態形式を持つフリー層を備えることができる。
【００３６】
図４を再び参照すると、フリップフロップ回路６４は、ＴＦＴとして実施され且つ以下において第１のｐ型ＴＦＴ６６および第２のｐ型ＴＦＴ６７と称される２つのｐ型トランジスタと、ＴＦＴとして実施され且つ以下において第１のｎ型ＴＦＴ６８および第２のｎ型ＴＦＴ６９と称される２つのｎ型トランジスタとを備えている。ＴＦＴは、実質的に２つの入力チェーンを与えるように配置される。第１の入力チェーンは、この実施例においては、第１のＭＲＡＭ６０に対して接続される第１のｐ型ＴＦＴ６６および第１のｎ型ＴＦＴ６８を備えており、また、第２の入力チェーンは、この実施例においては、第２のＭＲＡＭ６２に対して接続される第２のｐ型ＴＦＴ６７および第２のｎ型ＴＦＴ６９を備えている。フリップフロップ回路６４の各入力チェーンの残りの端部は、読み取りライン４２に対して接続されている。第１のＭＲＡＭ６０および第２のＭＲＡＭ６２の各他端部は、ビットライン４５に対して接続されている（ＭＲＡＭの動作には、後述するように、ワードライン４３が必要であるが、明確にするため、これは図４に示されていない）。フリップフロップ回路は、以下において第１の出力接続部７０および第２の出力接続部７１と称される２つの出力接続部を備えており、これらの出力接続部は、従来と同様に図４においてＤおよび
【数１】
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で表わされる２つの（補完的な）フリップフロップ回路出力を与える。
【００３７】
この実施例において、フリップフロップ回路６４の構成要素の詳細な接続は、以下の通りである。各ＴＦＴ６６〜６９は、従来と同様の形態で、１つのゲートと、２つのソース／ドレイン端子（以下、第１および第２の端子と称する）とを備えている。動作時、ソース／ドレイン端子のうちの一方がＴＦＴのソースとして機能し、ソース／ドレイン端子のうちの他方がＴＦＴのドレインとして機能する。ある瞬間に何れのソース／ドレイン端子がソースとしての機能を果たし、何れのソース／ドレイン端子がドレインとしての機能を果たすかという問題は、その瞬間に印加される電圧の極性によって決まる。
【００３８】
ｐ型ＴＦＴ６６の第１の端子および第２のｐ型ＴＦＴ６７の第１の端子は、互いに接続されるとともに、読み取りライン４２に対して接続されている。第１のｐ型ＴＦＴ６６のゲート、第１のｎ型ＴＦＴ６８のゲート、第１のｐ型ＴＦＴの第２の端子、および第２のｎ型ＴＦＴ６９の第１の端子は、互いに接続されるとともに、第１の出力接続部７０に対して接続されている。第１のｐ型ＴＦＴ６６の第２の端子、第１のｎ型ＴＦＴ６８の第１の端子、第２のｐ型ＴＦＴ６７のゲート、および第２のｎ型ＴＦＴ６９のゲートは、互いに接続されるとともに、第２の出力接続部７１に対して接続されている。第１のｎ型ＴＦＴ６８の第２の端子は、第１のＭＲＡＭ６０に接続されている。第２のｎ型ＴＦＴ６９の第２の端子は、第２のＭＲＡＭ６２に対して接続されている。
【００３９】
動作時、第１のＭＲＡＭ６０は、ビットライン４５およびワードライン４３を使用して、特定の抵抗状態に設定され、また、この状態および第２のＭＲＡＭ６２の定常状態は、以下のように動作するフリップフロップ回路６４によって読み取られる。最初に、ビットライン４５および読み取りライン４２は、同じ電位、例えば０Ｖである。フリップフロップの２つのノード７０，７１の電圧は、ほぼ等しい。ＭＲＡＭの状態を読み取るため、例えば読み取りラインを０Ｖから３Ｖへ切り換えることにより、したがって、電源電圧をフリップフロップ回路に印加することにより、読み取りラインがビットラインに対してプラスにされる。フリップフロップ回路の両方のノードの電圧は、最初、ビットラインおよび読み取りラインの電圧の平均値１．５Ｖに向かって変化し始める。これらのノードにおける電圧の変化率は、ＭＲＡＭ要素の抵抗、ＴＦＴの抵抗、回路のノードのキャパシタンスによって決まる。つまり、ＭＲＡＭの要素の中には抵抗の差が生じる。例えば、ＭＲＡＭ要素６０の抵抗がＭＲＡＭ要素６２より低くなることがある。ならば、フリップフロップノード７０の電圧は、ノード７１の電圧よりも正になるであろう。そこで、この電圧差は、フリップフロップ回路内の正のフィードバックによって増幅され、これにより、ノード７０が読み取りラインの電圧３Ｖで安定し、ノード７１がビットラインの電圧０Ｖで安定する。
【００４０】
図５は、ピクセル２０のためのピクセル回路全体の更なる詳細を示す。前述した要素（先に使用した参照符号と同じ参照符号で示されている）に加えて、図５は、駆動回路２６、駆動回路の接続、ピクセル電極２７に対するビットライン４５の接続の更なる詳細を示している。ピクセル電極２７に対するこの接続は、従来と同様、回路図では、ピクセル電極２７と対向する共通電極１０との間の液晶層１４によって形成された液晶セルのキャパシタンスＣＬＣおよびキャパシタンスＣＳから成る蓄電コンデンサ８０への接続として示されている。
【００４１】
この実施例において、駆動回路２６は、ＴＦＴとして実施され且つ以下において第１の駆動回路ＴＦＴ７５、第２の駆動回路ＴＦＴ７６、第３の駆動回路ＴＦＴ７７、および第４の駆動回路ＴＦＴ７８と称される４つのトランジスタを備えている。第２の駆動回路ＴＦＴ７６はｐ型ＴＦＴであり、他の３つの駆動回路ＴＦＴ７５，７７，７８はｎ型ＴＦＴである。駆動回路ＴＦＴ７５〜７８は、フリップフロップ回路６４からの２つの出力Ｄおよび
【数２】
2005525670.tif 000004
に基づいて、１つの駆動入力をピクセル電極２７に対して供給するように配置される。
【００４２】
この実施例において、駆動回路ＴＦＴ７５〜７８の詳細な接続は、以下の通りである。第１の駆動回路ＴＦＴ７５および第３の駆動回路ＴＦＴ７７のゲートは、互いに接続されるとともに、フレッシュライン４１に対して接続されている。第２の駆動回路ＴＦＴ７６および第４の駆動回路ＴＦＴ７８のゲートは、互いに接続されるとともに、極性ライン４０に対して接続されている。第１の駆動回路ＴＦＴ７５の第１の端子は、第１のフリップフロップ出力接続部７０に対して接続されている。第３の駆動回路ＴＦＴ７７の第１の端子は、第２のフリップフロップ出力接続部７１に対して接続されている。第１の駆動回路ＴＦＴ７５の第２の端子は、第２の駆動回路ＴＦＴ７６の第１の端子に接続されている。第３の駆動回路ＴＦＴ７７の第２の端子は、第４の駆動回路ＴＦＴ７８の第１の端子に接続されている。第２の駆動回路ＴＦＴ７６の第２の端子および第４の駆動回路ＴＦＴ７８の第２の端子は、互いに接続されるとともに、ピクセル電極２７に対して、すなわち、蓄電コンデンサ８０および液晶キャパシタンス８２に対して接続されている。
【００４３】
動作時においては、以下のように、極性ライン４０と、フレッシュライン４１と、読み取りライン４２と、ワードライン４３と、ゲートライン４４と、縦列ライン５４とに対して信号が加えられ、その結果、駆動回路が以下のように動作して、ピクセル電極２７に対して、すなわち、蓄電コンデンサ８０および液晶キャパシタンス８２に対して、所要の入力が供給される。図５の回路を動作させて液晶キャパシタンスのための適切な駆動信号を供給することができる１つの方法は、以下の通りである。液晶は、通常、ディスプレイの共通電極に関して極性を交互に切り換える駆動電圧波形を必要とする。これは、連続的なピクセルリフレッシュ周期で、プラスの駆動信号およびマイナスの駆動信号を用いてピクセルを駆動することによって達成される。プラス駆動信号を用いてピクセル電極をリフレッシュするためには、最初に、ＭＲＡＭからデータを読み取らなければならない。まず、ワードラインおよび読み取りラインは、同じ電位、例えば０Ｖである。その後、読み取りラインが、プラス電圧レベル、例えば３Ｖに切り換えられるとともに、フリップフロップ回路６４が第１のＭＲＡＭ６０の状態によって決定される状態をとる。ＭＲＡＭ６０がＭＲＡＭ６２よりも高い抵抗を有している場合には、ノード７０が０Ｖの電圧レベルで安定し、ノード７１が３Ｖの電圧で安定する。リフレッシュライン上の信号を低い電圧レベルから高い電圧レベルにかけて変化させることによって、ピクセルはリフレッシュされる。これにより２つのトランジスタ７５，７７はオンに切り替わり、フリップフロップ回路で発生するデータ電圧を液晶キャパシタンスに渡すことができる。プラスリフレッシュ周期中、極性ラインは高い電圧レベルで保持される。これによりトランジスタ７８はオンに切り替わり、液晶キャパシタンスはノード７１に存在する電圧（この実施例では３Ｖ）まで充電される。液晶キャパシタンスが充電された後、リフレッシュラインが低い電圧レベルに戻され、それにより、トランジスタ７５，７７がオフに切り替わり、読み取りラインの電圧が０Ｖに戻される。
【００４４】
マイナス駆動信号を用いてピクセル電極をリフレッシュするためには、再びＭＲＡＭからデータを読み取らなければならないが、この場合、このことはワードラインをマイナスの電圧レベル、例えば−３Ｖにすることにより達成される。第１のＭＲＡＭ６０が第２のＭＲＡＭ６２よりも高い抵抗を有している場合には、ノード７０が−３Ｖの電圧レベルで安定し、ノード７１が０Ｖの電圧で安定する。この場合も、リフレッシュライン上の信号を低電圧レベルから高電圧レベルへと変化させることにより、ピクセルがリフレッシュされる。マイナスリフレッシュ周期中、極性ラインは低い電圧レベルで保持される。これによりトランジスタ７６はオンに切り替わり、液晶キャパシタンスはノード７０に存在する電圧（この実施例では−３Ｖ）まで充電される。液晶キャパシタンスが充電された後、リフレッシュラインが低い電圧レベルに戻され、それにより、トランジスタ７５，７７がオフに切り替わり、読み取りラインの電圧が再び０Ｖに戻される。
【００４５】
第１のＭＲＡＭ６０の抵抗が第２のＭＲＡＭ６２のそれよりも高い場合、液晶キャパシタンスは、６Ｖの振幅を有する電圧波形を用いて駆動される。通常どおり白色の透過型ＴＮ ＬＣ効果が使用される場合には、これにより、ピクセルが暗くなる。ＭＲＡＭの相対抵抗が逆転され、第１のＭＲＡＭ６０が第２のＭＲＡＭ６２よりも低い抵抗を有する場合には、フリップフロップの２つのノード７０および７１上で発生する電圧も逆転される。その結果、プラスリフレッシュ周期およびマイナスリフレッシュ周期の両方で、０Ｖの電圧が液晶キャパシタンスに印加される。これにより、液晶ピクセルが明るく見えるようになる。
【００４６】
縦列ラインを介して供給されるデータではなくＭＲＡＭからのデータを使用してピクセルが作動されている間、トランジスタ２４を非通電状態で維持するため、ゲートラインが低い電圧で保持される。
【００４７】
前述したバージョンの駆動回路２６では、場合によっては、フリップフロップの状態を最初に完全に決定できないことがあり、あるいはフレーム間で完全に放電できないことがある。このため残りの電荷が放置され、それがＭＲＡＭからの読み取りを歪めるおそれがある。このような事態は、ｐ型ＴＦＴ７６およびｎ型ＴＦＴ７７が省かれ、したがって、駆動回路がｎ型ＴＦＴ７５およびｎ型ＴＦＴ７８だけを備えるもうひとつの駆動回路２６バージョンにより回避、もしくは軽減される。この場合、ＴＦＴ７５，７８を通常どおり交代させることで液晶の極性を変えてもよいが、代わりに、その両方をオンに切り換えることでフリップフロップ回路６４をリセットすることもできよう。
【００４８】
このように、第２のＭＲＡＭ６２は、基準ＭＲＡＭとして配置されるとともに、基準ＭＲＡＭとしての機能を果たす。すなわち、第２のＭＲＡＭ６２は、切換え可能な第１のＭＲＡＭ６０の変化状態を容易に監視し、差異の形で測定するための基準となる。これにより、製造公差または他の公差を緩和できる可能性がある。なぜなら、切換え可能な第１のＭＲＡＭ６０に影響を与える製造公差や動作温度等に起因するばらつきが、第２の基準ＭＲＡＭ６２にも等しく存在し、第２の基準ＭＲＡＭ６２にも影響を及ぼすことになるからである。
【００４９】
図６は、この実施形態においてピクセル２０のために使用される構造的なレイアウトの実物大ではない概略図を示している。明確にするため、駆動回路２６、極性ライン４０、リフレッシュライン４１、読み取りライン４２は示されていない。実際、後述する構造的なレイアウトの利点は、図示しないこれらの要素とは無関係に得られる。図６に示される前述した要素は、ワードライン４３、ゲートライン４４、ＴＦＴ２４、縦列ライン５４、ビットライン４５、ピクセル電極２７、フリップフロップ回路６４である。
【００５０】
従来のアクティブマトリクスディスプレイ装置においては、従来の薄膜蒸着、マスキング、およびエッチングプロセスを使用して、様々な構成要素およびラインがそれぞれ形成される。図７は、図６に示されるピクセル内メモリ構造を形成するために使用される特定のプロセスステップを示すフローチャートである。
【００５１】
ステップS２においては、同じマスキング工程でワードライン４３およびゲートライン４４が形成される。したがって、ピクセル内メモリの動作との絡みで使われ、且つピクセル内メモリを持たない従来のアクティブマトリクスディスプレイ装置には存在しないワードライン４３を、従来の装置において（ゲートライン４４を形成するために）どのみち必要とされるマスキング工程で、つまり別個のマスキング工程を必要とすることなく、形成でき有利である。また、ＭＲＡＭとワードライン４３との間に誘電体層を形成するために、ゲート誘電体を使用することもできよう。
【００５２】
ステップS４においては、ハーフトーンマスクを使用して、ワードライン４３上の各ＭＲＡＭスタックとして、第１のＭＲＡＭ６０および第２のＭＲＡＭ６２が形成される。第１のＭＲＡＭ６０および第２のＭＲＡＭ６２から成るＭＲＡＭスタックの上から見た位置が、項目８４，８５によってそれぞれ示されている。
【００５３】
ステップS６においては、ビットライン４５および縦列ライン５４が互いに同じマスキング工程で形成される。したがって、ピクセル内メモリの動作との絡みで使われ、且つピクセル内メモリを持たない従来のアクティブマトリクスディスプレイ装置には存在しないビットライン４５を、従来の装置において（縦列ライン５４を形成するために）どのみち必要とされるマスキング工程で、つまり別個のマスキング工程を必要とすることなく、形成でき有利である。
【００５４】
また、ステップS６においては、すなわち、このマスキング工程では、以下において第１のフリップフロップ接続部８６および第２のフリップフロップ接続部８７と称される２つの接続部も形成される。第１のフリップフロップ接続部８６は、フリップフロップ回路６４を、第１のＭＲＡＭ６０の底部に接続された第１のコンタクトビアに対して接続する。すなわち、第１のフリップフロップ接続部８６は事実上、フリップフロップ回路６４の第１のｎ型ＴＦＴ６８を、第１のＭＲＡＭ６０に接続する。第１のコンタクトビアの上から見た位置は、図６に項目８８で示されている。同様に、第２のフリップフロップ接続部８７は、フリップフロップ回路６４を、第２のＭＲＡＭ６２の底部に接続された第２のコンタクトビアに対して接続する。すなわち、第２のフリップフロップ接続部８７は事実上、フリップフロップ回路６４の第２のｎ型ＴＦＴ６９を、第２のＭＲＡＭ６２に接続する。第２のコンタクトビアの上から見た位置は、図６に項目８９で示されている（コンタクトビアの形成は、従来のアクティブマトリクスディスプレイ装置と比較して、図６に示される別個の特徴を加えるために、この実施形態において必要とされる、２つの別個のマスクステップのうちの２番目のステップに相当する）。
【００５５】
ビットライン４５は、ＴＦＴ２４（ＴＦＴ２４は、ピクセルのための主アドレス指定切換装置としての機能を果たす）からピクセル電極２７へと延びるようにレイアウトされる。これに加えて、ビットラインは、第１のＭＲＡＭ６０を横断するように配置される（図６では、第１のＭＲＡＭ６０の上から見た位置を示す部品８４を横断するように示されている）。このことは、ＴＦＴ２４からビットライン４５に沿ってピクセル電極２７へと流れる電流が、図６に矢印９０で示されるように第１のＭＲＡＭ６０を通過、もしくは横断し、それにより、第１のＭＲＡＭ６０の抵抗状態に所要の変化が生じることを意味している。
【００５６】
また、この実施形態は、第２のＭＲＡＭ６２に対するビットライン４５のレイアウトの点で、以下に述べる別の随意の利点を含む。ビットライン４５は、その後に電流のためのその最終目的地（ここでは、ピクセル電極２７）まで続いているという意味では、第２のＭＲＡＭ６２上にわたって横たわるが、第２のＭＲＡＭ６２を通過も横断もしないように配置される。このような配置は、図６において、ビットライン４５が、第２のＭＲＡＭの上から見た位置を示す部品８５上に横たわるが、それ以上延びていないことから分かる。このことは、図６に矢印９１で示されるように、ＴＦＴ２４からビットライン４５に沿ってピクセル電極２７へと流れる電流が、第２のＭＲＡＭ６２を通過或いは横断せずに、第２のＭＲＡＭ６２を迂回することを意味している。これにより、例えばビットラインがピクセル電極２７へ向かう途上で第２のＭＲＡＭ６２を通り越すなど、他に想定しうるレイアウトにおいて生じるおそれがある重複キャパシタンスが回避、もしくは軽減される。
【００５７】
この実施形態は、以下に述べるさらに別の利点を有する。ワードライン４３は、ゲートライン４４とピクセル電極２７との間に位置する。このことは、ビットライン４５がゲートライン４４を通り越す必要がないことを意味している。これにより、ビットライン４５がゲートライン４４と重なることによって生じる重複キャパシタンスの量が減少する。通常ならここに、先の段落で述べた重複キャパシタンスの減少が加わる。
【００５８】
これより、図６に示された位置Ｘ−Ｘ間の断面を示す図８を参照しながら、この実施形態のピクセル内メモリの構成の更なる詳細について説明する。ワードライン４３は、断面の底部に沿って延びている。ワードライン４３上には、ワードライン４３をＭＲＡＭから絶縁する誘電体層９４が存在する（前述したように、この誘電体層９４は、ゲート誘電体層を使用して形成することもできる）。誘電体層９４上には、ＭＲＡＭ接点延在部９６としての機能を果たす導体層が設けられている。ＭＲＡＭ接点延在部９６上およびその周囲には、更なる誘電体層９５ａ，９５ｂ，９５ｃが設けられている。ＭＲＡＭ接点延在部９６の一端には、第１のＭＲＡＭ６０から成るＭＲＡＭスタック９７が形成されている。ＭＲＡＭスタック９７の上端の上にわたってビットライン４５が設けられている。ＭＲＡＭ接点延在部９６の他端より上に、コンタクトビア９８が設けられている。第１のフリップフロップ接続部８６は、更なる誘電体層９５ａに沿ってコンタクトビア９８へと延びている。かくして、コンタクトビア９８およびＭＲＡＭ接点延在部９６を介して、フリップフロップ回路６４とＭＲＡＭスタック９７との接続が成立する。別の実施形態においても、任意の別の便利な方法により、このような接続を達成できることは理解されよう。
【００５９】
本発明は、任意の適当なＭＲＡＭスタック、例えば図３を参照して前述した単純なＭＲＡＭスタックを使用して実施できる。しかし、この実施形態においては好ましいＭＲＡＭスタック構造が使用される。
【００６０】
図９は、この好ましい実施形態ＭＲＡＭスタックの断面（実物大ではない）を示している。切換え可能な形式のＭＲＡＭスタックについて述べるが、フリー層１０２およびピン層１０６の分極方向を除き、前述の基準ＭＲＡＭについての詳細は同じである。これよりそれぞれの層を、ＭＲＡＭスタック形成時におけるその堆積順序に沿って説明する。つまり、図９に示されるページを上に向かっていく。この実施形態において、下端接点は、前述した接触を可能にするために、ＭＲＡＭスタックの残りの縁部を越えて延びる前述したＭＲＡＭ接点延在部９６である。ＭＲＡＭ接点延在部９６は、約３．５ｎｍ厚のＴａ層であり、ＭＲＡＭスタックの機械的な特性および堆積プロセスの観点からバッファ層としての機能も果たす。
【００６１】
次の層は、厚さ約２ｎｍのＮｉ８１Ｆｅ１９層を構成する（導電）層１３２である。次の層は、厚さ約２０ｎｍのＰｔ５０Ｍｎ５０層を構成する交換バイアス層１３４である。
【００６２】
次の層は、ピン層１０６（図３と同じ参照番号を使用）、すなわち、磁気電極である。このピン層１０６は、ここでは、３つの層、すなわち、厚さ約３ｎｍの第１のＣｏ９０Ｆｅ１０層１３６と、厚さ約０．８ｎｍのＲｕ層１３８と、厚さ約３ｎｍの第２のＣｏ９０Ｆｅ１０層１４０とから成る。第２のＣｏ９０Ｆｅ１０層１４０は、図３で前述した所定の帯磁方向１１０を有している。第１のＣｏ９０Ｆｅ１０層１３６は、第２のＣｏ９０Ｆｅ１０層１４０の帯磁方向１１０と逆平行の所定の帯磁方向１４１とを有している。１つの強磁性層の代わりにこのような２つの結合された層を使用することは、強磁性の技術において合成フェリ磁性体とも称される人工の反強磁性層の使用として知られている。組成の更なる詳細は、特許ＷＯ９９／５８９９４に開示されており、その内容は、この特許を参照することにより本願に組み込まれる。
【００６３】
次の層は、ここでは厚さ約０．８ｎｍの酸化Ａｌ層を構成するトンネルバリア層１０４（図３と同じ参照番号を使用）である。
【００６４】
次の層は、フリー層１０２（図３と同じ参照番号を使用）である。このフリー層１０２は、ここでは、２つの層、すなわち、厚さ約４ｎｍのＣｏ９０Ｆｅ１０層と、両方向矢印１１２（図３と同じ参照番号を使用）で示される２つの切換え可能な反対の帯磁方向を有する厚さ約１０ｎｍのＮｉ８０Ｆｅ２０層とから成る。
【００６５】
次の層は、厚さ約１０ｎｍのＴａ層を構成する保護（導電）層１４６である。
【００６６】
上端接点は、前述したように、ビットライン４５によって形成される。
【００６７】
前述の実施形態は、多数の利点を兼ね備えている。また、他の実施形態においてこれらの利点の多くは、単独で、或いは例えば以下の例のように２つ以上の利点を任意に組み合わせて実施することもできよう。
【００６８】
更なる実施形態においては、図２、図３、図４、図５の少なくとも１つを参照しながら説明した回路構成が使用されるが、この回路構成は、任意の適当な構造的レイアウトを有し、前述したものとは異なる任意の適当な堆積プロセスを使用して形成される。前述したとおりのＭＲＡＭ・フリップフロップ構成で、前述した駆動回路とは異なる任意の適当な駆動回路を備えるものも可能である。切換え可能なＭＲＡＭおよび基準ＭＲＡＭとともに、フリップフロップ回路以外の読み取り回路を使用することも可能である。同様に、別のフリップフロップ回路設計、別のＭＲＡＭスタック設計、ピクセル電極の詳細、切換え構成要素の詳細、及び駆動ラインの少なくとも一つの詳細等を含む別の読み取り回路設計を、前述した読み取り回路設計の代わりに使うこともできよう。
【００６９】
例えば、前述した実施形態においては、トンネルバリアに基づくＭＲＡＭが使用される。しかし他の実施形態においては、タイプの異なるＭＲＡＭ、例えば巨大磁気抵抗に基づくＭＲＡＭやホール効果に基づくＭＲＡＭを代わりに使うこともできよう。
【００７０】
更なる実施形態において、例えば読み取り能力を高めるために、複数の切換え可能なＭＲＡＭ及び複数の基準ＭＲＡＭの少なくとも一方をピクセル毎に設け、任意の適当な方法で配置することもできよう。
【００７１】
別の実施形態では、任意の適当なメモリ内ピクセル設計のために、堆積プロセスにてゲートラインと同じ工程でワードラインを設ける。
【００７２】
別の実施形態では、任意の適当なメモリ内ピクセル設計のために、堆積プロセスにて縦列ラインと同じ工程でビットラインを堆積させる。
【００７３】
別の実施形態では、任意の適当なメモリ内ピクセル設計のため、ピクセル電極とゲートラインとの間にビットラインを位置付けることで、ビットラインがゲートラインを通り越さないようにする。
【００７４】
別の実施形態では、前述の可能性を、タイプの異なるアクティブマトリクスに適用することもできるであろう。
【００７５】
別の実施形態では、前述の可能性を、タイプの異なる液晶を用いる装置に適用したり、例えばプラズマディスプレイ装置、高分子発光ダイオードディスプレイ装置、有機発光ダイオードディスプレイ装置、電界放出ディスプレイ装置など、タイプの異なる相応のディスプレイ装置に適用することもできよう。
【００７６】
別の実施形態では、複数のＭＲＡＭおよび1つの読み取り回路を備えるメモリ構造または回路をディスプレイ装置以外の用途に用いることもできよう。例えば、医療用センサ等のセンサに利用することもできよう。集積回路の埋め込みメモリとして使用することも可能である。
【図面の簡単な説明】
【００７７】
【図１】液晶ディスプレイ装置の概略図（実物大ではない）。
【図２】ピクセル配列の２×２サンプル部分の概略図。
【図３】簡単な切換え可能なＭＲＡＭスタックの概略図。
【図４】ピクセル内メモリ回路の回路図。
【図５】１つのピクセルにおけるピクセル回路全体の更なる詳細を示す図。
【図６】１つのピクセルにおいて使用される、構造的なレイアウトの実物大ではない概略図。
【図７】ピクセル内メモリ構造を形成するために使用される特定のプロセスステップを示すフローチャート。
【図８】図６に示される点Ｘ−Ｘ間の断面を示す図。
【図９】好ましい切換え可能なＭＲＡＭスタックの断面図（実物大ではない）を示す図。
【図１０】基準ＭＲＡＭと切換え可能なＭＲＡＭとの間の相違を示す図。
【符号の説明】
【００７８】
１  ディスプレイ装置、２０，２１，２２，２３  ピクセル、２５  メモリ回路、
６０  切換え可能なＭＲＡＭ、６２  基準ＭＲＡＭ、６４  フリップフロップ回路。
【図１】
2005525670.tif 000005
【図２】
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【図３】
2005525670.tif 000007
【図４】
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【図５】
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【図６】
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【図７】
2005525670.tif 000011
【図８】
2005525670.tif 000012
【図９】
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【図１０】
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【国際調査報告】
2005525670.tif 000015
2005525670.tif 000016
2005525670.tif 000017
2005525670.tif 000018
2005525670.tif 000019