(57)【要約】本発明は、デジタルの信号プロセッサと、パラレルの演算装置内で作動するプログラム及びデータのフローコントロールのためのそれぞれ遮断及び互いに分離されたモジュールを有するプロセッサとにおいてプログラム及び／又はデータのフローを機能的に制御するための方法に関する。本発明による課題の提起は、即ち、個々のデータパスにおいて命令様式ＳＩＭＤが適用される場合の信号処理の出力に効果的な個々の適合を実現し、プロセッサのＶＬＩＷアーキテクチャが供給されなければならないＮＯＰ命令の発生を最小化することは、ＰＣＵによって変換されたＳＩＭＤ命令のために、それぞれ第１及び第２のスライスに付属するデータパス（ＤＰ）内でのプロセッサの信号処理が、個々に制御されることによって得られる。これは、ＳＳＭレジスタバンクから出力される「シングルスライスホールド」状態が、スライスのレジスタクロックサプライを発生する信号処理の状態に応じて接続することによって得られる。
2005525637.tif 000002
【特許請求の範囲】
【請求項１】
デジタルの信号プロセッサと、パラレルの演算装置内で作動するプログラム及びデータのフローコントロールのためのそれぞれ遮断及び互いに分離されたモジュールを有するプロセッサとにおいてプログラム及び／又はデータのフローを機能的に制御するための方法において、
ＰＣＵ（６）によって変換されたＳＩＭＤ命令のために、第１及び第２のスライス（１８）；（１９）にそれぞれ付属するデータパスＤＰ（１４）内でのプロセッサ（１）のパラレルの信号処理が、ＳＳＭレジスタバンク（１３）から出力される「シングルスライスホールド」状態によって個々に制御され、その際、出力された「シングルスライスホールド」状態の制御作用が、各スライスに対応するＳＳＭレジスタバンク（１３）のビットが第１及び第２のそれぞれのゲートクロックセル（３）；（４）を介してレジスタクロックサプライを接続することによって得られ、これにより、それぞれのスライスに付属するＤＰ（１４）内で発生する信号処理の状態に応じて、対応する入力レジスタ及び／又はアキュムレータ及び／又はパイプライン制御レジスタがその機能をその間停止され、この機能が、出力された「シングルスライスホールド」状態を中止することによって初めて別のＳＩＭＤ命令の変換のために再び解放されること、出力された「シングルスライスホールド」状態に依存せずに、プロセッサ（１）のレジスタファイルユニット（ＲＦＵ）（１１）及びメモリアクセスレジスタが機能を維持し、この場合、ＰＣＵ（６）のＳＳＭレジスタバンク（１３）が、常にＰＣＵによって書き込み可能であることを特徴とする方法。
【請求項２】
デジタルの信号プロセッサと、パラレルの演算装置内で作動するプログラム及びデータのフローコントロールのためのそれぞれ遮断及び互いに分離されたモジュールを有するプロセッサとにおいてプログラム及び／又はデータのフローを機能的に制御するための方法において、
ＶＬＩＷユニット（２）のためのクロックサプライが、プロセッサ（１）のプログラムフローからのソフトウエアで条件付けられた状態出力によって制御され、これにより、ＶＬＩＷユニット（２）内に現在存在する部分指示ワードが、このＶＬＩＷユニット内で、引き続き機能ユニットでの多重使用のために提供されることを特徴とする方法。
【請求項３】
ＶＬＩＷユニット（２）内での別のＶＬＩＷの発生が、ＰＣＵ（６）がＶＬＩＷ−ＷＡＩＴコマンドを先行信号ライン（１６）を介して告知され、次のクロックでこのコマンドがＰＣＵ（６）に付与されることによって中断され、その際、次に、ＰＣＵ（６）が、「ＶＬＩＷ−ＷＡＩＴ」信号ライン（１７）及び第３のゲートクロックセル（２０）によってＶＬＩＷユニット（２）のためのクロックサプライを接続することを特徴とする請求項２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルの信号プロセッサと、パラレルの演算装置内で作動するプログラム及びデータのフローコントロールのためのそれぞれ遮断及び互いに分離されたモジュールを有するプロセッサとにおいてプログラム及び／又はデータのフローを機能的に制御するための方法に関する。
【背景技術】
【０００２】
デジタルの信号プロセッサ（ＤＳＰ）の場合、増々、そのアーキテクチャがスライス構造を備えるプロセッサが重要になる。この場合、データパスは、スライスに集約され、その際、第１のスライスでは、信号処理が、第２のスライスにおいてパラレルで進行する信号処理に依存せずに処理される。
【０００３】
これらのデジタルの信号プロセッサのパラレルの演算装置において、命令様式ＳＩＭＤで作動される場合、従来技術の場合には、しばしばこの場合に適用されるアルゴリズムが全てのスライス内でのパラレルの信号処理に適していないという問題が生じる。
【０００４】
従って、例えば、個々のスライス内で信号処理が行なわれる場合は、それぞれそこで適用される異なったアルゴリズムによって条件付けられて、発生する結果は、大抵は、それぞれのスライスでの異なった時点もしくは異なった数のプロセッサクロックサイクルの後でしか提供することができない。
【０００５】
他のＳＩＭＤスライスと一致する命令処理のシステムは、全く実施することができないか、高い費用をもってしか実施することができない。
【０００６】
この著しく高い費用は、一方で、結果のパラレルの提供を実現するためにスライスのための異なった待機時間を組織するソフトウエアにより付加的な処理すべきプログラムとして発生する。
【０００７】
他方で、この高い費用は、ハードウエアにあっては、プロセッサの効率を低下させる激しいプロセッサ及びメモリの負荷として生じる。この低下は、例えばメモリの拡張によって回避することができ、しかしながらこれは、ハードウエア費用の拡大を意味する。
【０００８】
従来技術の場合、信号処理を行なう場合、特にこれに付属するデータパスを有するスライスにおいて命令様式ＳＩＭＤに対するアルゴリズムの必要な適合を行なうために、プロセッサのこれらのスライス及び付属する別のＶＬＩＷアーキテクチャは、著しい範囲で無操作命令（Ｎｏ−Ｏｐｅｒａｔｉｏｎ−Ｂｅｆｅｈｌｅｎ：ＮＯＰ）でもって供給されなければならないということが不利であると分かった。
【０００９】
この方式で、ＳＩＭＤ命令様式の適用の出力増大効果は、無効にされるばかりでなく、更に、アルゴリズムの適用のために、付加的なハードウエア及びソフトウエアによる費用が必要である。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従って、本発明による課題の提起は、個々のデータパスにおいて命令様式ＳＩＭＤが適用される場合の信号処理の出力に効果的な個々の適合を実現し、特に、プロセッサのＶＬＩＷアーキテクチャが供給されなければならないＮＯＰ命令の発生を最小化することにある。
【課題を解決するための手段】
【００１１】
課題提起の本発明による解決は、ＰＣＵによって変換されたＳＩＭＤ命令のために、第１及び第２のスライスのそれぞれのデータパス（ＤＰ）内でのプロセッサのパラレルの信号処理が、それぞれのスライス毎のＳＳＭレジスタバンクから出力される「シングルスライスホールド」状態によって個々に制御されることによって得られる。
【００１２】
この場合、出力された「シングルスライスホールド」状態の制御作用は、第１及び第２のスライスに対応するＳＳＭレジスタバンクのビットがそれぞれ付属する第１及び第２のゲートクロックセルを介してレジスタクロックサプライを接続することによって得られる。
【００１３】
これにより、付属する入力レジスタ及び／又はアキュムレータ及び／又はパイプライン制御レジスタは、データパスのスライス内で発生する信号処理の状態に応じて、その間停止される。
【００１４】
出力された「シングルスライスホールド」状態を中止することによって初めて、この機能は、別のＳＩＭＤ命令の変換の際に解放される。
【００１５】
出力された「シングルスライスホールド」状態に依存せずに、プロセッサのレジスタファイルユニット（ＲＦＵ）及びメモリアクセスレジスタが機能を維持する。この場合、ＰＣＵのＳＳＭレジスタバンクは、常にＰＣＵによって書き込み可能である。
【００１６】
この解決策は、プロセッサのデータパスのスライス内で、命令様式ＳＩＭＤに応じてパラレルで個々の計算が開始されることを目標とする。
【００１７】
しかしながら、異なった計算経過によって、スライス内での中間及び／又は最終結果の提供は、異なった時点で、付属するデータパスのパイプライン制御レジスタ、アキュムレータもしくは結果レジスタ内で行なわれる。
【００１８】
従って、中間及び／又は最終結果値を提供した後、もはや結果の良くない、個々のスライスに付属するデータパス内での信号処理が中断される。
【００１９】
信号処理は、別のＳＩＭＤ命令を処理することが開始される場合、パラレルでスライスの全てのデータパス内で継続される。
【００２０】
課題提起の本発明による解決策の補完的な構成は、ＶＬＩＷユニットのためのクロックサプライが、プロセッサのプログラムフローからのソフトウエアで条件付けられた状態出力によって制御され、これにより、ＶＬＩＷユニット内に現在存在する部分指示ワードが、このＶＬＩＷユニット内で、引き続き機能ユニットでの多重使用のために提供されることにある。
【００２１】
この本発明による解決策は、有利なことに、プロセッサのデータパスもしくは付属するＶＬＩＷアーキテクチャが無操作命令（Ｎｏ−Ｏｐｅｒａｔｉｏｎ−Ｂｅｆｅｈｌｅｎ：ＮＯＰ）又は高い再現性を有する同様の命令と共に供給されなければならないことが、信号処理を行なう場合のＳＩＭＤ命令様式に対する必要なアルゴリズムの適合を必要にする場合に有効である。この場合、同じＶＬＩＷの発生が回避されることによって、メモリスペース量が縮小され、プロセッサの計算負荷が低く維持され、従って、計算力は、効果的に重要な計算のために使用可能である。
【００２２】
本発明による解決策の補完的な構成の有利な変形例は、ＶＬＩＷユニット内での別のＶＬＩＷの発生が、ＰＣＵがＶＬＩＷ−ＷＡＩＴコマンドを先行信号ラインを介して告知され、次のクロックでこのコマンドがＰＣＵに付与されることによって中断され、その際、次に、ＰＣＵが、「ＶＬＩＷ−ＷＡＩＴ」信号ライン及び第３のゲートクロックセルによってＶＬＩＷユニットのためのクロックサプライを接続することにある。
【００２３】
この解決策は、プログラムコード内でのソフトウエアブレークポイントを設定し、スタートさせることができることによって、ソフトウエアの点検の際のデバッグルーチンを実現することができる。
【発明を実施するための最良の形態】
【００２４】
本発明を、以下でシングルスライスホールド状態の出力のための実施例を基にして詳細に説明する。図面には、本発明の解決策に関する付属する機能ユニットを有する部分が構成されているプロセッサのブロック配線図が図示されている。
【００２５】
「シングルスライスホールド」状態の出力が作用する場合のために必要な、ＳＩＭＤ命令がＳＩＭＤ制御バス１２を介してＶＬＩＷユニット２から出力されるという前提条件である。この個々のＳＩＭＤ命令は、第１及び第２のスライス１８；１９のそれぞれのデータパス１４内でのマルチデータ処理を作動させる。
【００２６】
結果は、付属するアキュムレータ８内で異なった時点で提供される。この場合、それぞれ第１及び第２のスライス１８；１９に対応するＳＳＭレジスタバンク１３のビットが設定される。
【００２７】
このビットの信号アロケーションは、第１及び第２のスライス１８；１９にそれぞれ付属するデータパス１４に、第１及び／又は第２のゲートクロックセル３；４を介して供給され、第１及び第２のスライス１８；１９内での信号処理は、このスライス内に結果が存在する場合に、付属する入力レジスタにおけるクロックサプライは、従って信号処理も、中断される。
【００２８】
ＳＩＭＤ制御バス１２上での別のＳＩＭＤ命令が出力された場合、例えばスライス内で得られた最後の結果が提供された後、ＳＳＭレジスタバンク１３のそれぞれのビットはリセットされ、全てのデータパスは、その入力レジスタにおいてＲＦＵ１１から提供されるデータを読み込むことによって、次の信号処理を開始する。
【００２９】
従って、データパス１４の個々のスライス内での信号処理は、有利なことにＳＩＭＤ命令のパラレルの処理の要求に適合される。
【図面の簡単な説明】
【００３０】
【図１】付属する機能ユニットを有する部分が構成されているプロセッサのブロック配線図を示す。
【符号の説明】
【００３１】
１      プロセッサ
２      ＶＬＩＷユニット（Very-Long-Instruction-Word）
３      第１のゲートクロックセル
４      第２のゲートクロックセル
５      ＡＧＵ（Address-Generating-Unit）
６      ＰＣＵ（Process-Controlling-Unit）
７      クロックサプライライン
８      アキュムレータ
９      別の処理ユニット（ゲートクロックセルを有する）
１０    別の処理ユニットのレジスタ
１１    ＲＦＵ（レジスタファイルユニット）
１２    ＳＩＭＤ制御バス
１３    ＳＳＭレジスタバンク（Single-Slice-Mode）
１４    データパス
１５    ＳＩＭＤデータパス制御ライン
１６    先行信号ライン
１７    ＶＬＩＷ−ＷＡＩＴ信号ライン
１８    第１のスライス
１９    第２のスライス
２０    第３のゲートクロックセル
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【国際調査報告】
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2005525637.tif 000005
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