(57)【要約】マルチ集積回路（ＩＣ）ダイ・アセンブリには、ベースＩＣダイおよびベースＩＣダイの表面に搭載された第２のＩＣダイが含まれる。ベースＩＣダイの表面に形成され、第２のＩＣダイを越えて延在する一組の突き出たコンタクトが、ベースＩＣダイの表面をプリント回路基板（ＰＣＢ）に連結し、第２のＩＣダイが、ベースＩＣダイとＰＣＢ基板間に存在する。
2005505923.tif 000002
【特許請求の範囲】
【請求項１】
表面を有するベースＩＣダイと、前記ベースＩＣダイの表面に搭載された少なくとも１つの第２のＩＣダイとを含み、両者の間に信号経路を提供する集積回路（ＩＣ）マルチダイ・アセンブリを基板の導体に相互接続して、前記アセンブリと前記導体間で信号を伝達する方法であって、
ａ．ベースＩＣダイ表面の導電性コンタクトであって、それぞれが前記第２のＩＣダイを越えて第１の表面から外側へ延伸する自由端を有する導電性コンタクトを提供するステップと、
ｂ．各コンタクトの自由端が前記基板の前記導体と接触し、前記第２のＩＣが、前記ベースＩＣダイの前記表面と前記基板間に存在して、前記コンタクトが、前記ベースＩＣダイと前記基板の前記導体間で信号を伝達するように、前記マルチダイ・アセンブリを前記基板に搭載するステップと、
を含む方法。
【請求項２】
前記ステップｂが、前記導電性コンタクトの自由端を、前記基板および前記基板表面の前記導体にはんだ付けすることをさらに含む、請求項１に記載の方法。
【請求項３】
前記導電性コンタクトが弾性スプリングコンタクトである、請求項１に記載の方法。
【請求項４】
前記ステップｂが、前記マルチダイ・アセンブリを前記基板に圧着して、前記スプリングコンタクトが前記基板表面の導体に対して押し付けられるようにすることを含む、請求項３に記載の方法。
【請求項５】
マルチダイ・アセンブリを製作し、テストする方法であって、
ａ．導体をその上に形成した基板を提供するステップと、
ｂ．第１の表面と、前記第１の表面と平行な第２の表面とを有する少なくとも１つのベースＩＣダイを含むベースＩＣウエハを提供するステップと、
ｃ．導電性コンタクトを前記ベースＩＣダイの前記第１の表面に形成するステップであって、各導電性コンタクトが、前記ベースＩＣダイの前記第１の表面から外側に延伸している自由端を有するステップと、
ｄ．１番目の第２のＩＣダイを提供するステップと、
ｅ．第１の導電性信号経路を介して、前記１番目の第２のＩＣダイを、前記ベースＩＣダイの前記第１の表面に連結するステップと、
ｆ．前記ベースＩＣダイを前記ベースＩＣウエハの他の部分から分離するステップと、
ｇ．前記ベースＩＣダイの前記第１の表面が前記基板と向き合い、前記導電性コンタクトの前記自由端が前記基板の前記導体と接触し、前記１番目の第２のＩＣダイが、前記ベースＩＣダイの前記第１の表面と前記基板間に存在し、前記導電性コンタクトが、前記ベースＩＣダイと前記基板の前記導体間で信号を伝達するように、前記ベースＩＣダイを配置するステップと、
を含む方法。
【請求項６】
前記導電性コンタクトが弾性スプリングコンタクトである、請求項５に記載の方法。
【請求項７】
前記第１の導電性信号経路がはんだによって形成される、請求項５に記載の方法。
【請求項８】
前記ステップｄが、
ｄ１．前記第２のＩＣダイをその上に形成した第２のＩＣウエハを提供するサブステップと、
ｄ２．前記第２のＩＣダイをテストするサブステップと、つぎに
ｄ３．前記第２のＩＣウエハを切断して、前記第２のＩＣダイを単一化するサブステップと、
を含む、請求項５に記載の方法。
【請求項９】
ｈ．前記ステップｅの前に、前記導電性コンタクトを介して、前記ベースＩＣダイを、前記ベースＩＣダイをテストする装置に連結するステップをさらに含む、請求項５に記載の方法。
【請求項１０】
ｉ．前記ステップｆの前に、前記導電性コンタクトを介して、前記マルチダイ・アセンブリを、前記マルチダイ・アセンブリをテストする装置に連結するステップをさらに含む、請求項５に記載の方法。
【請求項１１】
ｉ．前記ステップｇの前に、前記導電性コンタクトを介して、前記マルチダイ・アセンブリを、前記マルチダイ・アセンブリをテストする装置に連結するステップをさらに含む、請求項９に記載の方法。
【請求項１２】
ｈ．２番目の第２のＩＣダイを提供するステップと、
ｉ．第２の導電性信号経路を介して、前記２番目の第２のＩＣダイを、前記ベースＩＣダイの前記第２の表面に連結するステップと、
をさらに含む、請求項５に記載の方法。
【請求項１３】
ｊ．前記ベースＩＣダイの前記第１の表面と前記第２の表面間に信号経路を提供するために、前記ベースＩＣウエハを通して導電性ビアを形成するステップをさらに含む、請求項１２に記載の方法。
【請求項１４】
前記第２の導電性信号経路がスプリングコンタクトを含む、請求項１２に記載の方法。
【請求項１５】
はんだにより前記第２の導電性信号経路を形成する、請求項５に記載の方法。
【請求項１６】
前記基板がプリント回路基板である、請求項５に記載の方法。
【請求項１７】
前記基板が半導体基板である、請求項５に記載の方法。
【請求項１８】
前記第１の導電性信号経路がはんだによって形成され、前記ステップｄが、
ｄ１．前記第２のＩＣダイをその上に形成した第２のＩＣウエハを提供するサブステップと、
ｄ２．前記第２のＩＣダイをテストするサブステップと、つぎに
ｄ３．前記第２のＩＣウエハを切断して、前記第２のＩＣダイ単一化するサブステップと、
を含む、請求項６に記載の方法。
【請求項１９】
ｈ．前記ステップｅの前に、前記スプリングコンタクトを介して、前記ベースＩＣダイを、前記ベースＩＣダイをテストする装置に連結するステップと、
ｉ．前記ステップｆの前に、前記スプリングコンタクトを介して、前記マルチダイ・アセンブリを、前記マルチダイ・アセンブリをテストする装置に連結するステップと、
をさらに含む、請求項１８に記載の方法。
【請求項２０】
ｊ．２番目の第２のＩＣダイを提供するステップと、
ｋ．第２の導電性信号経路を介して、前記２番目の第２のＩＣダイを、前記ベースＩＣダイの前記第２の表面に連結するステップと、
ｌ．前記ベースＩＣダイの前記第１の表面と前記第２の表面間に信号経路を提供するために、前記ベースＩＣウエハを通して導電性ビアを形成するステップと、
をさらに含む、請求項１９に記載の方法。
【請求項２１】
導体をその上に形成した基板と、
前記基板と向き合う第１の表面および前記第１の表面と平行な第２の表面を有するベースＩＣダイと、
前記ベースＩＣダイの前記第１の表面と前記基板間に存在し、第１の導電性信号経路を介して、前記ベースＩＣダイの前記第１の表面に連結されている１番目の第２のＩＣダイと、
前記ベースＩＣダイの前記第１の表面と前記基板の前記導体間に延在し、前記ベースＩＣダイと前記基板の前記導体間で信号を伝達するための導電性コンタクトと、
を含むマルチダイ電子システム。
【請求項２２】
はんだにより前記第１の導電性信号経路を形成する、請求項２１に記載のマルチダイ電子システム。
【請求項２３】
前記基板がプリント回路基板である、請求項２１に記載のマルチダイ電子システム。
【請求項２４】
前記基板が半導体基板である、請求項２１に記載のマルチダイ電子システム。
【請求項２５】
前記導電性コンタクトが弾性スプリングコンタクトを含む、請求項２１に記載のマルチダイ電子システム。
【請求項２６】
前記スプリングコンタクトが、前記ベースＩＣダイの前記第１の表面に形成され、前記基板の前記導体にはんだ付けされている、請求項２５に記載のマルチダイ電子システム。
【請求項２７】
前記導電性コンタクトが、前記ベースＩＣダイの前記第１の表面に形成された弾性スプリングコンタクトと、前記スプリングコンタクトと前記基板の導体間に信号経路を提供するスプリングコンタクト・ソケットと、を含む、請求項２１に記載のマルチダイ電子システム。
【請求項２８】
前記スプリングコンタクトが、前記基板表面の前記導体に押し付けられるように、前記ベースＩＣダイを前記基板近くに保持する手段をさらに含む、請求項２５に記載のマルチダイ電子システム。
【請求項２９】
２番目の第２のＩＣダイと、
前記２番目の第２のＩＣダイを、前記ベースＩＣダイの前記第２の表面に連結する第２の導電性経路と、
をさらに含む、請求項２１に記載のマルチダイ電子システム。
【請求項３０】
前記ベースＩＣダイの前記第１の表面と前記第２の表面間に信号経路を提供するための導電性ビアをさらに含む、請求項２９に記載のマルチダイ電子システム。
【請求項３１】
前記第２の導電性経路がスプリングコンタクトを含む、請求項２９に記載のマルチダイ電子システム。
【請求項３２】
導体をその上に形成した基板と、
前記基板に向き合う第１の表面と、前記第１の表面と平行な第２の表面とを有するベースＩＣダイと、
第２階層ＩＣダイであって、第３の表面を有し、前記ベースＩＣダイの前記第１の表面と前記基板間に存在し、第１の導電性コンタクトを介して前記ベースＩＣダイの前記第１の表面に連結されて、前記ベースＩＣダイと前記第２階層ＩＣダイ間で信号を伝達する第２階層ＩＣダイと、
前記ベースＩＣダイの前記第１の表面と前記第２階層ＩＣダイの前記第３の表面間に存在し、導電性信号経路を介して、前記第２階層ＩＣダイの前記第３の表面に連結されている第３階層ＩＣダイと、
前記ベースＩＣダイの前記第１の表面と前記基板の前記導体間に延在し、前記ベースＩＣダイと前記基板の前記導体間で信号を伝達するための第２の導電性コンタクトと、
を含むマルチダイ電子システム。
【請求項３３】
はんだにより前記導電性信号経路を形成する、請求項３２に記載のマルチダイ電子システム。
【請求項３４】
前記基板がプリント回路基板である、請求項３２に記載のマルチダイ電子システム。
【請求項３５】
前記基板が半導体基板である、請求項３２に記載のマルチダイ電子システム。
【請求項３６】
前記第１および第２の導電性コンタクトが、第１および第２の弾性スプリングコンタクトを含む、請求項３２に記載のマルチダイ電子システム。
【請求項３７】
前記第１のスプリングコンタクトが、前記ベースＩＣダイの前記第１の表面に形成され、前記第２階層ＩＣダイの前記第３の表面にはんだ付けされる、請求項３６に記載のマルチダイ電子システム。
【請求項３８】
前記第２のスプリングコンタクトが、前記ベースＩＣダイの前記第１の表面に形成され、前記基板の前記導体にはんだ付けされる、請求項３６に記載のマルチダイ電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、マルチダイ・アセンブリを、プリント回路基板または他の基板に相互接続するためのシステムに関する。
【背景技術】
【０００２】
関連技術の説明
図１は、先行技術によるマルチダイ電気システム１０の簡略化した断面立面図であり、このシステムには、プリント回路基板（ＰＣＢ）または他の基板１４に搭載されたマルチダイ・アセンブリ１２が含まれる。マルチダイ・アセンブリ１２には、集積回路（ＩＣ）パッケージ２８内のベースダイ２０に直接搭載された、一組の第２のダイ１６〜１８が含まれる。はんだ部２２により、ダイ１６〜１８の接合バッド２４が、ダイ２０の接合バッド２６に導電的に連結される。基板１４に搭載されたＩＣソケット３６により、各パッケージピン３４が、コンタクト３７およびはんだボール３８を通って、ＰＣＢ１４の一組のトレース３９の１つに開放可能に取り付けられ、相互接続される。接合線３０により、ベースダイ２０の様々な接合バッド３２が、パッケージピン３４に連結されている。図示のために、はんだ部２２は、バッド２４をパッド２６に接合するために溶融させ、再凝固させた場合よりも、ずっと分厚く示してある。図１には、２つのパッケージピン３４しか示していないが、典型的なＩＣパッケージには、多くのパッケージピンがある。
【０００３】
ベースダイに直接搭載した１つまたは複数の第２のダイを含むマルチダイ・アセンブリがしばしば使用されるのは、ダイ間で高周波通信が必要とされる場合である。なぜなら、第２のダイとベースダイ間の比較的短い信号経路により、高周波信号の伝達が可能となるからである。たとえば、マルチダイ・アセンブリは、相互接続の帯域幅に制限されることなく、その最高速度でランダム・アクセス・メモリ（ＲＡＭ）に対して読出しおよび書込みアクセスができるように、ＲＡＭを実現するダイを、マイクロプロセッサを実現するダイに連結するために、使用されてきた。
【０００４】
図２は、先行技術によるコンピュータシステム４０の簡略化したブロック図であり、このシステムには、プロセッサダイ４２、ランダム・アクセス・メモリ（ＲＡＭ）ダイ４４およびリード・オンリ・メモリ（ＲＯＭ）ダイ４６が含まれる。プロセッサダイ４２には、プロセッサ４８、バスインタフェース回路５０およびプロセッサ４８をバスインタフェース回路５０に接続する内部バス５２が含まれる。バスインタフェース回路５０により、プロセッサ４８は、並列メモリバス５４を介して、ＲＡＭダイ４４およびＲＯＭダイ４６に連結され、並列入力／出力（Ｉ／Ｏ）バス５８を介して、他のＩＣデバイス５６に連結される。プロセッサ４８が、ＲＡＭダイ４４、ＲＯＭダイ４６および他のデバイス５６と通信する速度は、バス５４および５８が伝達する信号の周波数の関数である。信号周波数が高ければ高いほど、通信は速い。しかしながら、バス５４および５８の分路キャパシタンスおよび直列インダクタンスが、信号を減衰させ、ひずませる。信号周波数が高ければ高いほど、信号の減衰およびひずみが大きい。そのため、信号の減衰およびひずみが許容限度内にとどまるようなレベルに、バス５４および５８の信号周波数を制限しなければならない。
【０００５】
バスの分路キャパシタンスおよび直列インダクタンスは、バス長の増加関数なので、バス長を減少させることにより、バス動作周波数の限度を高くすることができる。バス５４の信号経路距離を短縮するために、ＲＡＭおよびＲＯＭを実現するダイ４４および４６を、プロセッサダイ４２に直接搭載することが可能である。したがって、たとえば、図１の１つまたは複数の第２のダイ１６〜１８がＲＡＭおよびＲＯＭを実現し、ベースダイ２０がプロセッサダイを実現することが可能である。
【０００６】
図１のマルチダイ・アセンブリ１２を、パッケージする前に、テスト装置アクセス用パッド３２を用い、テストプローブを介して、テストすることが可能である。しかしながら、プローブは、接合線３０およびパッケージピン３４と同一のインピーダンス特性を備えてはいないかも知れないので、テスト相互接続環境は、アセンブリ１２が、後でパッケージ２８にインストールされ、接合線３０およびパッケージピン３４を介してＰＣＢ１４に相互接続されたときの、アセンブリ１２の動作時相互接続環境を正確にはモデル化していないかも知れない。したがって、テストは、接合線３０およびパッケージピン３４がもたらす、信号の減衰およびひずみの影響を過大評価または過小評価する可能性がある。
【０００７】
図１のマルチダイ・アセンブリ構成により、短い信号経路を介して、ＲＡＭダイ４４およびＲＯＭダイ４６をプロセッサダイ４２に連結することができるが、プロセッサダイ４２は、それでも、接合線３０、パッケージピン３４およびソケット３６が形成する比較的長い信号線を介して、図３のＰＣＢ基板１４に搭載可能な他のＩ／Ｏデバイス５６と通信しなければならない。ベースダイ２０とＰＣＢ基板１４間の信号経路長を短縮する方法の１つは、ベースダイを基板上に直接搭載し、ベースダイを垂直に通過するビアを介して、ベースダイ上面の回路を基板に連結することであった。
【０００８】
図３は、先行技術によるマルチダイ・アセンブリ６０の簡略化した断面立面図であり、このアセンブリには、図１のマルチダイ・アセンブリ１２とだいたい同一のベースダイ６６に搭載され、かつ連結されている第２のダイ６２〜６４が含まれる。しかしながら、図１のシステムでは、マルチダイ・アセンブリ１２をパッケージし、接合線３０、パッケージピン３４およびコネクタ３７を用いて、ベースダイ２０のパッド３２をＰＣＢ基板１４のトレース３９に連結しているが、図３のシステムでは、ベースダイ６６を直接ＰＣＢ基板６８上に搭載し、ベースダイ６６およびはんだ部７２を通過する導電性ビア７０を用いて、ベースダイ上面のパッド７４を基板６８上のトレース７６に連結する。ビア７０により、システム１０（図１）の接合線３０およびパッケージピン３４よりも短い信号経路が提供される。しかしながら、ビア７０は製作するのが難しく、費用がかかる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、ベースダイを通過するビアを形成する必要がなく、マルチダイ・アセンブリのベースダイと、ＰＣＢまたは他の基板との間の信号経路長を短縮できるシステムが必要とされている。このシステムではまた、ベースダイおよび第２のダイを互いに、またＰＣＢまたは他の基板に相互接続するために後で使用する経路と同様のインピーダンス特性を備えた信号経路を介して、ＩＣテスタが、これらのダイにアクセスできるようにすべきである。
【課題を解決するための手段】
【００１０】
発明の簡単な概要
マルチダイ・アセンブリには、ベース集積回路（ＩＣ）ダイと、少なくとも１つの第２のＩＣダイが含まれ、この第２のＩＣダイには、ベースダイが第２のダイと通信できるように、ベースＩＣダイ表面のＩ／Ｏパッドに電気的に接続されている入力／出力（Ｉ／Ｏ）パッドが備えられている。
【００１１】
本発明の一実施形態に従い、ベースＩＣダイの表面に形成され、第２のダイを越えて外側に延在する突き出たコンタクトが、ベースＩＣダイのＩ／Ｏパッドを基板表面の導体へ直接に相互接続し、ベースＩＣダイと基板が、第２のＩＣを両者の間にして、互いに向き合っている。突き出たコンタクトは比較的短いので、これらのコンタクトにより、比較的低インピーダンスの信号経路が、ベースダイと基板間に提供される。
【００１２】
本明細書の特許請求の範囲は、本発明の主題を特に指摘し、明確に特許請求している。しかしながら、当業者は、本出願人が、本発明を実施する最良の形態と考えるものの構成および操作方法の両方、ならびに本発明のさらなる利点および目的は、添付の図面（同じ参照符号は同じ構成要素を指す）を考慮して本明細書の残りの部分を読むことにより、最もよく理解されるであろう。
【発明を実施するための最良の形態】
【００１３】
発明の詳細な説明
本発明はマルチダイ・アセンブリに関し、本明細書により、本発明のいくつかの例示的な実施形態および応用例について説明する。しかしながら、本発明は、これらの例示的な実施形態および応用例に限定されるものでも、これらの例示的な実施形態および応用例が動作する方法や本明細書で説明されている方法に限定されるものでもない。
【００１４】
図４は、本発明の例示的な実施形態により、マルチダイ・アセンブリ８９と基板９８間に信号経路を提供する相互接続システム８０の断面立面図である。図５は、図４の切断線５−５に沿った断面平面図である。本発明の好適な実施形態では、基板９８は、集積回路を保持するためのプリント回路基板（ＰＣＢ）またはマルチダイ・アセンブリ８９内に実現される回路と通信するための他のデバイス（図示せず）である。しかしながら、基板９８は、たとえば、マルチダイ・アセンブリ８９と通信する集積回路をその上に形成した半導体基板のような、デバイスを保持する任意の他の種類の基板であってもよい。アセンブリ８９には、ベース集積回路（ＩＣ）ダイ８２およびベースダイに搭載された３つのより小さな第２のＩＣダイ８４〜８６が含まれる。はんだ部９０（図４に誇張した厚さで示す）により、ダイ８４〜８６の接合パッド８１が、ベースＩＣダイ８２の接合パッド８３に導電的に連結される。図４および５では、マルチダイ・アセンブリ８９を、ベースダイ８２に搭載された３つの第２のダイ８４〜８６を含むものとして示しているが、本発明の代替の実施形態では、ベースダイに搭載する第２のダイを、３つ未満または３つを超えるものとすることができる。
【００１５】
図４に示すように、一組の弾性スプリングコンタクト９２が、ベースＩＣダイ８２における他の一組の接合パッド９４に直接形成されている。各スプリングコンタクト９２の自由端９３が、第２のＩＣダイ８４〜８６を越えて延在し、基板９８上の一組の導電性トレース９６、コンタクト・パッドまたは他の導体と連結する。スプリングコンタクト９２は、基板９８のパッド９６とベースダイ８２のパッド９４間で、データ、電力信号および接地信号を伝達する。（本発明の代替の実施形態では、スプリングコンタクト９２は、基板９８に形成し、上に延伸してダイ８２のコンタクトパッドと連結するようにしてもよい。）一組のクリップ１００が、アセンブリ８９を基板９８に固定し、スプリングコンタクト９２が屈曲して、パッド９４とトレース９６間の間隔の不均一を調節する。
【００１６】
本発明に必要ではないが、アセンブリ８９と基板９８とをきちんと確実に位置合わせするために、アライメント機構を使用してもよい。たとえば、ＰＣＢ基板９８に埋め込んだアライメントピン（図示せず）が、ベースＩＣダイ８２に形成したホールと連結するか、またはベースＩＣダイ８２の周辺部を案内してもよい。代替として、アセンブリ８９と基板９８とを位置合わせするために、適切なフレームアセンブリ（図示せず）を提供してもよい。
【００１７】
図６は、図４および５のマルチダイ・アセンブリ８９を形成し、基板９８に搭載するための方法を示すフローチャートである。スプリングコンタクト９２をその上に有するベースＩＣダイ８２を、ステップ１１０で提供し、第２のＩＣダイ８４〜８６をステップ１１２で提供する。つぎに第２のダイ８４〜８６をベースダイに搭載（ステップ１１４）して、マルチダイ・アセンブリを形成する。ステップ１１６で基板を提供し、マルチダイ・アセンブリを基板に搭載（ステップ１１８）して、組み立てプロセスが完了する。
応用例
マルチダイ・アセンブリ８９のベースダイ８２をＰＣＢまたは他のタイプの基板９８に連結するスプリングコンタクト９２を用いた相互接続システムには、多くの応用例がある。超短波信号を介して、ベースダイに実現された回路と通信するための回路は、第２のダイとして適切に実現される。なぜなら、ベースダイと第２のダイ間のはんだ接続部は、短くてインピーダンスが非常に小さく、わずかなひずみで超短波信号を伝達できるからである。それよりやや低い周波数で、ベースダイに実現された回路と通信するための回路は、基板９８に搭載したＩＣで実現することができる。
【００１８】
たとえば、図７Ａは、ブロック図の形態で、コンピュータシステム１２０を示す。このシステムでは、マルチダイ・アセンブリ１２４のベースダイ１２２がプロセッサを実現し、アセンブリの第２のダイ１２６〜１２８が高速ランダム・アクセス・メモリおよびリード・オンリ・メモリを実現する。スプリングコンタクト１２９により、ベースダイ１２２のパッド１３０がＰＣＢ１３４のパッド１３２に連結され、このＰＣＢには、コンピュータがアクセスする他の資源１３６が搭載されている。したがって、ベースプロセッサＩＣダイ１２２は、はんだ接続部１３８を介して、ＲＡＭＩＣダイおよびＲＯＭＩＣダイ１２６〜１２８と、超短波で通信することができ、また、それよりもやや低い（それでも比較的高いが）周波数で、資源１３６をプロセッサＩＣ１５０に連結している短いスプリングコンタクト１２９およびＰＣＢ１３４のトレース（図示せず）を介して、ＰＣＢ１３４に搭載された他の資源１３６と通信することができる。
【００１９】
図７Ｂは、別の例示的なコンピュータシステム１４０を示す。このシステムでは、マルチダイ・アセンブリ１４２、低速ＲＡＭＩＣ１４３、低速ＲＯＭＩＣ１４４および他のＩ／Ｏデバイス１４６が、ＰＣＢ１４８に搭載されている。マルチダイ・アセンブリ１４２には、プロセッサＩＣを実現するベースダイ１５０および高速キャッシュメモリを実現する第２のダイ１５２および１５４が含まれる。この例では、ベースプロセッサＩＣダイ１５０は、はんだ接続部１５６を介して、高周波で高速キャッシュメモリダイ１５２および１５４と通信し、それよりやや低い周波数で、短いスプリングコンタクト１５８およびＰＣＢ１４８のトレース（図示せず）を介して、ＲＡＭ１４３、ＲＯＭ１４４および他の資源１４６と通信する。
【００２０】
図７Ｃは、ブロック図の形態で、例示的なデジタル信号処理システム１６０を示す。このシステムには、スプリングコンタクト１６６を介して、ＰＣＢ１６４に連結されているマルチダイ・アセンブリ１６２が含まれる。アセンブリ１６２のベースダイ１６８は、デジタル信号プロセッサ（ＤＳＰ）１７２を実現し、一方、第２のＩＣ１７０〜１７２は、ベースＤＳＰダイ１６８が高周波でアクセスする必要がある、たとえば、Ａ／Ｄ変換器ＩＣ、無線周波数ＩＣおよびオーディオ増幅器ＩＣなどの資源を実現する。それより低い周波数で、ＤＳＰＩＣ１６８が、スプリングコンタクト１６６およびＰＣＢ１６４のトレースを介してアクセス可能な他の資源１７４は、ＰＣＢに搭載されている。
【００２１】
図７Ａ〜７Ｃは、本発明の有利な応用例を示しているが、本発明は、これらの応用例に限定されるものではない。
相互接続構造
図４は、簡略化のために少数の厚いスプリングコンタクト９２を示すのみだが、実際には、多数の小さなスプリングコンタクトを用いて、ベースＩＣダイ８２と基板９８間で、データ信号、制御信号、電力信号および／または接地信号を伝達することができる。スプリングコンタクト９２は、様々な適切な形状のいずれでもよく、また、スプリングコンタクト９２が、ベースダイ８２をＰＣＢまたは他の基板９８に接続するためには好ましいが、第２のダイ８４〜８６がベースダイ８２および基板９８間に存在するための十分な空間を提供する、任意の他のタイプの突き出た導体を使用することもできる。
【００２２】
１９９９年６月２９日発行の米国特許第５，９１７，７０７号明細書（参照により本明細書に援用）に、図４のスプリングコンタクト９２として使用するのに適したポストコンタクトを形成する方法が記載されている。図８Ａに示すように、接合線１８０が、ベースダイ８２のパッド９４の１つに取付けられ、ニッケルなど弾性導電性材料の層１８２で被覆されて、まっすぐな柱状のコンタクト１８４を形成する。代替として、図８Ｂに示すように、接合線１８０を、ニッケル被覆の前に片持ち梁形状に曲げて、結果としてスプリングコンタクト１８６がさらに弾力を持つようにすることができる。スプリングコンタクトの中心部にある接合線１８０は、柔らかく、容易に形をつけられる材料で形成するのが好ましく、被覆層１８２は、スプリングコンタクト構造に強さと弾力を与える、より堅い材料で形成するのが好ましい。
【００２３】
２００１年２月６日発行の米国特許第６，１８４，０５３号明細書（参照により本明細書に援用）には、リソグラフィ技術を用いて、図４のスプリングコンタクト９２として使用するのに適したスプリングコンタクトを形成するための方法が教示されている。図９Ａに示すように、ベースダイ８２は、いくつかのマスク層１９０〜１９２で連続的に被覆されるが、これらの層は、リソグラフィでパターン形成され、さらにパッド９４を露出させるためにエッチングされる。つぎにチタン／タングステンなどの導電性シード材料を層１９２上に形成してパターン形成し、スプリングコンタクトの形状を定める薄いシード層１９４を形成する。つぎにニッケルなどの導電性材料１９６が、シード層１９４の上に電気めっきされ、つぎにマスク層１９０〜１９２の残りの部分が取り除かれて、図９Ｂに示すように、片持ち梁状のスプリングコンタクト１９８が露出する。
【００２４】
１９９８年１２月２日出願の米国特許出願第０９／２０５，０２２号明細書（参照により本明細書に援用）には、図１０に示すように、図４のスプリングコンタクト９２として使用するのに適したスプリングコンタクト２００を製作するための別の方法が記載されている。スプリングコンタクト２００には、ＩＣパッド９４から立ち上がる導電性ポスト２０２、ポスト２０２から外側に水平に延在するビーム２０４およびビーム２０４の末端に形成される導電性コンタクト２０６が含まれる。ポスト２０２、ビーム２０４およびコンタクト２０６は、ベースダイ８２の表面に形成された導電性材料の連続的な層を、リソグラフィによりパターン形成およびエッチングすることにより形成する。
【００２５】
図４は、ベースダイ８２の下に搭載した３つの第２のダイ８４〜８６を有するダイアセンブリ８９を示すが、本発明の範囲内の代替の実施形態では、１つか２つ、または３つを超える第２のダイを含むことができる。また、追加の第２のダイは、ベースダイの下面ではなく上面に搭載してもよい。はんだ部９０は、第２のダイ８４〜８６の接合パッド８１を、ベースダイ８２のパッド８３に連結するために使用しているが、ベースと第２のダイ間に信号経路を提供するための、スプリングコンタクト、バンプおよびパッドなどの他の手段を用いてもよい。また、図４の相互接続システム８０は、アセンブリ８９を基板９８の適所に保持するために、クリップ１００を用いているが、アセンブリ８９を基板９８の適所に保持するための他の手段を用いてもよい。
【００２６】
たとえば、図１１はマルチダイ・アセンブリ２１０を示すが、このアセンブリ２１０には、ベースダイ２１２と、ベースダイ２１２の下面２１６に実現された集積回路のパッドに、はんだ部２１５によって連結された第２のダイ２１４とが含まれる。２つの他の第２のダイ２２０および２２１の表面に形成された一組のスプリングコンタクト２１８の自由端２１７は、ベースダイ２１２の上面２２３のパッド２２２にはんだ付けされる。ベースダイ２１２を垂直に通過または端部を廻る一組の導電性ビア２２４により、パッド２２２が、ベースダイ２１２の下面２１６に形成されたパッド２２５に連結される。ベースＩＣ２１２の下面２１６に形成された、別の一組のスプリングコンタクト２２７の自由端２２６が、ＰＣＢ２２９の上面のパッド２２８にはんだ付けされる。したがって、ベースＩＣ２１２の下面２１６に形成された集積回路は、はんだ接続部２１５を介して第２のＩＣ２１４と通信し、スプリングコンタクト２１８およびビア２２４を介して第２のＩＣ２２０および２２１と通信し、スプリングコンタクト２２７を介してＰＣＢ２２９のパッド２２８と通信する。２００１年３月２７日出願の米国特許出願第０９／８１９，１８１号明細書（参照により本明細書に援用）に、半導体ウエハにビアを形成するための様々な方法が記載されている。
【００２７】
図４において、クリップ１００は、スプリングコンタクト９２に圧力を加えて、これらのスプリングコンタクトを、ＰＣＢ基板９８表面のパッド９３の適所に保持し、一方、図１１において、スプリングコンタクト２２７の自由端２２６は、ＰＣＢ２２９のパッド２２８にはんだ付けされる。しかしながら、本発明の代替の実施形態では、スプリングコンタクト・ソケットを用いて、ベースＩＣダイのスプリングコンタクトを基板に連結することができる。２０００年３月７日発行の米国特許第６，０３３，９３５号明細書（参照により本明細書に援用）には、スプリングコンタクト・ソケットが詳細に記載されている。たとえば、図１２は、スプリングコンタクト・ソケット２３２に開放可能に搭載されたマルチダイ・アセンブリ２３０の断面立面図である。一組のクリップ２３４がアセンブリ２３０を押し下げ、アセンブリ２３０における一組のスプリングコンタクト２３８の自由端２３６を、スプリングコンタクト・ソケット２３２のコンタクト２４０に対して保持する。ソケット２３２内の信号経路２４２が、スプリングコンタクト２３８を、ソケット２３２の下に延在し、基板２４８のトレース２４７にはんだ付けされた自由端２４６を有する別の一組のスプリングコンタクト２４４に連結する。
【００２８】
図４のスプリングコンタクト９２により、マルチダイ・アセンブリ８９のベースダイ８２はＰＣＢ基板９８へ連結されるが、代替として、ベースダイを別のＩＣダイに連結して、２を超えるダイ階層を有する階層的なダイアセンブリを形成してもよい。たとえば、図１３は、基板ＰＣＢ２５４に搭載した、「２階層」マルチダイ・アセンブリ２５０および「３階層」マルチダイ・アセンブリ２５２を示す。２階層マルチダイ・アセンブリ２５０には、スプリングコンタクト２５８を介して、ＰＣＢ基板２５４のパッド２５７に連結されているベースダイ２５６が含まれる。一対の第２のダイ２６０および２６１が、ベースダイ２５６にはんだ付けされている。３階層マルチダイ・アセンブリ２５２には、ベースダイ２６２、一対の「第２階層」ダイ２６４および２６５ならびに一対の「第３階層」ダイ２６６および２６７が含まれる。ベースダイ２６２のパッド２７０に形成された一組のスプリングコンタクト２６８により、ベースダイ２６２は、ＰＣＢ基板２５４に連結される。スプリングコンタクト２６８は、ＰＣＢ基板２５４上面のパッド２７２にはんだ付けされている。第２階層ダイ２６４は、ベースダイ２６２の下面２７４にはんだ付けされ、一方、第２階層ダイ２６５は、ベースダイ２６２下面の信号パッド２７７に形成された一組のスプリングコンタクト２７６を介して、ベースダイ２６２に連結されている。スプリングコンタクト２７６は、第２のダイ２６５の上面２７９の信号パッド２７８にはんだ付けされている。第３階層ダイ２６６および２６７は、第２階層ダイ２６５にはんだ付けされている。
【００２９】
半導体ダイに形成されるＩＣは、ダイの最上部分に存在するだけなので、半導体材料をその下側から取り除くことにより、ダイに形成されたＩＣを損傷することなく、ダイを薄くすることができる。したがって、図１３のスプリングコンタクト２５８、２６８および２７６の長さは、ダイ２６０、２６１、２６４、２６５、２６６および２６７を薄くすることにより、最小化することができる。
製作およびテスト
図４のベースダイ８２および第２のダイ８４〜８６は、これらのダイが形成される半導体ウエハから切り出される前に、テストすることができる。スプリングコンタクト９２がベースダイ８２に形成されてから、ダイがウエハから切り離されるので、これらのスプリングコンタクトを用いて、ベースダイをテスト装置に連結することができる。したがって、テスト装置は、後になって意図する動作環境でベースダイ８２を基板９８に連結する経路と同一のインピーダンス特性を有する信号経路を介して、ベースダイ８２にアクセスすることができる。
【００３０】
図１４Ａは、プローブ基板２８２近くの、一組のベースダイ８２を含むＩＣウエハ２８０を示し、このプローブ基板は、ケーブル２８４を介して外部テスト装置（図示せず）に連結されている。外部テスト装置は、ダイ８２にテスト信号を供給し、ダイが生成する応答信号を受信および処理して、ダイ８２がテスト信号に正しく応答するかどうかを判定する。ウエハ２８０が基板２８２に接近しているので、基板２８２下面のパッド２８６が、ベースＩＣウエハ２８０に形成されたスプリングコンタクト９２の自由端９３と連結する。基板２８２下面のパッド２８９に形成された別の一組のスプリングコンタクト２８８の自由端２８７が、ダイ８３表面の接合パッド８３と連結する。基板２８２を通過するビア２９０および基板２８２表面のトレース（図示せず）により、パッド２８６および２８９は、ケーブルコネクタ２９２に連結される。外部テスト装置は、ケーブル２８４、コネクタ２９２、ビア２９０ならびにスプリングコンタクト９２および２８８を介して、ＩＣ８２に連結する。スプリングコンタクト９２の中には、基板２８２からＩＣ８２へ電力信号および接地信号を供給するものがある。
【００３１】
図１４Ｂは、プローブ基板３００近くの、ベースダイ８２を含むＩＣウエハ２８０を示す。基板３００に搭載された一組のテストＩＣ３０２およびケーブル２８４を介して基板に連結された外部テスト装置（図示せず）が、ダイ８２をテストするために提供されている。ウエハ２８０は基板３００に接近しているので、基板３００下面のパッド３０４が、ベースＩＣウエハ２８０に形成されたスプリングコンタクト９２の自由端９３と連結する。基板３００下面のパッド３１０に形成されたスプリングコンタクト３０８の自由端３０６が、ダイ８２表面の接合パッド８３と連結する。基板３００を通過するビア３１２により、テストＩＣ３０２が、パッド３０４および３１０に連結される。テスト信号および応答信号が、ビア３１２ならびにスプリングコンタクト９２および３０８を介して、テストＩＣ３０２とテスト中のダイ８２間を通る。スプリングコンタクト９２の中にはまた、基板３００からダイ８２へ電力信号および接地信号を供給するものがある。テスト用機能は、基板３００に搭載されたテストＩＣ３０２と外部テスト装置間で配分されている。たとえば、テストＩＣ３０２には、外部テスト装置が生成するテスト信号をダイ８２に転送し、ダイが生成する応答信号を外部テスト装置に返送するためのバッファのみを含めてもよい。代替の別の例として、テストＩＣには、内部でテスト信号を生成し応答信号を処理することにより独立してＩＣをテストし、テスト結果を外部テスト装置に返送する回路を含めてもよい。
【００３２】
図１４Ａ、１４Ｂおよび１５に示すテストシステムは、例示的なものである。他のテストシステム構成を用いてもよい。たとえば、テストＩＣ３０２は、図１４Ｂの基板３００の外部に搭載してもよい。逆に、テストＩＣは、図１４Ａおよび１５の基板２８２および３２０に搭載することもできる。
【００３３】
第２のダイ８４〜８６は、テストした後、ウエハから切り離して、ウエハ２８０の正常に機能する各ベースダイ８２に搭載し、その結果として、マルチダイ・アセンブリ８９を、図１５および１６に示すように、テストすることができる。図１５は、プローブ基板３２０近くのウエハ２８０を示す。図１６は、図１５の線１６−１６に沿った断面平面図である。プローブ基板３２０には、この基板下面のパッド３２４を、基板上面の、コネクタ３２６に連結されたトレース（図示せず）に連結するためのビア３２２と、外部テスト装置に連結されたケーブル３２８とが含まれる。ウエハ２８０が、テスト基板３２０に接近しているので、パッド３２４は、ベースＩＣウエハ２８０のスプリングコンタクト９２の自由端９３と連結する。つぎにテスト信号および応答信号が、ケーブル３２８、コネクタ３２６、ビア３２２、パッド３２４およびスプリングコンタクト９２を介して、テスト装置とダイ８２間を伝わる。スプリングコンタクト９２はまた、電力信号および接地信号をＩＣ８２に伝達する。
【００３４】
図１７は、本発明の一実施形態により、図４のマルチダイ・アセンブリ８９を形成し、テストするための例示的な方法を示すフローチャートである。ステップ３３０で始まり、第２のＩＣダイ８４〜８６を含む第２のＩＣウエハが、従来の方法で製作され、従来のウエハレベル・テスト処置（ステップ３３２）を受ける。つぎに第２のＩＣウエハは、はんだ部９０でパターンを付けられ（ステップ３３４）、第２のＩＣダイに単一化（ステップ３３６）するために切り出されて、機能しない第２のＩＣダイは廃棄される。ステップ３３８で、マルチベースＩＣダイ８２を含むベースＩＣウエハを製作し、スプリングコンタクト９２を、ベースＩＣウエハに形成（ステップ３４０）する。つぎにベースＩＣを、図１４Ａまたは１４Ｂで示すようにテスト（ステップ３４２）する。
【００３５】
ステップ３４４で、第２のＩＣダイ８４〜８６を、ステップ３４２のテストを通ったベースＩＣウエハのベースＩＣダイ８２に配置する。その結果もたらされたアセンブリをつぎに加熱することにより、スプリングコンタクト９２をアニールし、はんだボール９０をリフロー（ステップ３４６）して、はんだボールが、個別の第２のＩＣダイを、各関連するベースＩＣダイにしっかりと接合するようにする。その結果もたらされたマルチダイ・アセンブリ８９が、図１５に示すように、最終ウエハレベル・テスト（ステップ３４８）を受けた後、つぎに、ベースＩＣウエハを切断して、マルチダイ・アセンブリ８９を分離（ステップ３５０）する。マルチダイ・アセンブリ８９を搭載する基板９８または他の基板をステップ３５２で製作し、ステップ３５４で、クリップ１００（図４）をＰＣＢに追加する。つぎにマルチダイ・アセンブリ８９を基板９８にクリップ留めして、図４のシステム８０を形成（ステップ３５６）する。
【００３６】
このように、信号経路長を短縮し、マルチダイ・アセンブリの各部分を、その意図する相互接続環境においてウエハレベルでのテストが可能な方法で、マルチダイ・アセンブリをＰＣＢまたは他の基板に相互接続するシステムを示し、説明してきた。
【００３７】
前述の明細により、本出願人が、本発明を実施するための最良の形態と考えるものを説明してきたが、当業者には、本発明を代替の方法で実施できることを理解されるであろう。添付の特許請求の範囲は、請求項のいずれかに挙げた構成要素またはステップの組み合わせを用いた全ての形態を含むものであり、本明細書において上記に説明した構成要素またはステップの機能の等価物である構成要素またはステップを用いた形態を含む。
【図面の簡単な説明】
【００３８】
【図１】回路基板に搭載し、先行技術によりパッケージ化したマルチダイ・アセンブリの断面立面図である。
【図２】簡略化したブロック図形態で、先行技術によるコンピュータシステムを示す。
【図３】回路基板に搭載し、パッケージ化していない、先行技術によるマルチダイ・アセンブリの断面立面図である。
【図４】本発明の一実施形態による、基板に接続されたマルチダイ・アセンブリの断面立面図である。
【図５】図４のシステムの断面平面図である。
【図６】本発明の一実施形態により、基板にマルチダイ・アセンブリを形成し、搭載するための方法における基本ステップを示すフローチャートである。
【図７Ａ】本発明の一実施形態によりマルチダイ・アセンブリを実現する例を、ブロック図形態で示す。
【図７Ｂ】本発明の一実施形態によりマルチダイ・アセンブリを実現する例を、ブロック図形態で示す。
【図７Ｃ】本発明の一実施形態によりマルチダイ・アセンブリを実現する例を、ブロック図形態で示す。
【図８Ａ】図４のマルチダイ・アセンブリを相互接続するのに適したタイプのコンタクトの断面立面図である。
【図８Ｂ】図４のマルチダイ・アセンブリを相互接続するのに適したタイプのコンタクトの断面立面図である。
【図９Ａ】図４のマルチダイ・アセンブリを相互接続するのに適した、リソグラフィによる一タイプのスプリングコンタクトを形成する断面立面図である。
【図９Ｂ】図４のマルチダイ・アセンブリを相互接続するのに適した、リソグラフィによる一タイプのスプリングコンタクトを形成する断面立面図である。
【図１０】図４のマルチダイ・アセンブリを相互接続するのに適した、リソグラフィによる別のタイプのスプリングコンタクトを形成する断面立面図である。
【図１１】本発明の別の実施形態により、ベースダイの両側に第２のダイを搭載したマルチダイ電気システムの断面立面図である。
【図１２】本発明のさらに別の実施形態により、スプリングコンタクト・ソケットに開放可能に搭載したマルチダイ・アセンブリの断面立面図である。
【図１３】本発明のさらに別の実施形態による、複数階層のマルチダイ・アセンブリの断面立面図である。
【図１４Ａ】２つの異なるプローブ基板によりテストされている、図４のいくつかのプロセッサＩＣを含むウエハの断面立面図である。
【図１４Ｂ】２つの異なるプローブ基板によりテストされている、図４のいくつかのプロセッサＩＣを含むウエハの断面立面図である。
【図１５】プローブ基板によりテストされている、図４のマルチダイ・アセンブリの断面立面図である。
【図１６】図１５の半導体ウエハの断面平面図である。
【図１７】図４のシステムを製作し、テストするための方法を示すフローチャートである。
【図１】
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【図２】
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【図３】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１７】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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2005505923.tif 000045
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