(57)【要約】従来と同等のフィルタ特性を有しながらもより小さな回路面積で実現可能であり、ＰＬＬやＤＬＬのループフィルタとして好適な低域ろ波回路を提供する。低域ろ波回路として、当該低域ろ波回路の入力信号を入力とし、第１の電圧を出力とする第１のフィルタ手段３１と、第１のフィルタ手段３１が有する回路要素であって、前記第１の電圧に応じて第１の電流を流す回路要素３１１と、前記第１の電流に対して所定比の第２の電流を生成する電流生成手段３２と、前記第２の電流を入力とし、第２の電圧を出力とする第２のフィルタ手段３３と、前記第１の電圧と前記第２の電圧とを加算し、当該低域ろ波回路の出力信号を出力する加算手段３４とを備える。ここで、第２の電流を第１の電流よりも小さくする。
2005520455.tif 000002
【特許請求の範囲】
【請求項１】
低域ろ波回路であって、
当該低域ろ波回路の入力信号を入力とし、第１の電圧を出力とする第１のフィルタ手段と、
前記第１のフィルタ手段が有する回路要素であって、前記第１の電圧に応じて第１の電流を流す回路要素と、
前記第１の電流に対して所定比の第２の電流を生成する電流生成手段と、
前記第２の電流を入力とし、第２の電圧を出力とする第２のフィルタ手段と、
前記第１の電圧と前記第２の電圧とを加算し、当該低域ろ波回路の出力信号を出力する加算手段とを備えた
ことを特徴とする低域ろ波回路。
【請求項２】
請求項１に記載の低域ろ波回路において、
前記所定比は、１よりも小さな正数である
ことを特徴とする低域ろ波回路。
【請求項３】
請求項１に記載の低域ろ波回路において、
前記電流生成手段は、第１のコンダクタンスを呈する第１の半導体素子を入力側に有する一方、前記第１のコンダクタンスに対して前記所定比の第２のコンダクタンスを呈する第２の半導体素子を出力側に有し、前記第１の電流を入力とし、前記第２の電流を出力とするカレントミラー回路であり、
前記回路要素は、前記第１の半導体素子である
ことを特徴とする低域ろ波回路。
【請求項４】
請求項３に記載の低域ろ波回路において、
前記回路要素は、前記第１の半導体素子に代えて、前記第１のコンダクタンスに相当する抵抗値を呈する抵抗素子であり、
前記カレントミラー回路は、前記第１の電流に代えて、前記第１の電流に相当する第３の電流を入力とするものである
ことを特徴とする低域ろ波回路。
【請求項５】
請求項１に記載の低域ろ波回路において、
前記回路要素は、第１のコンダクタンスを呈し、前記第１の電圧を前記第１の電流に変換する第１の電圧電流変換回路であり、
前記電流生成手段は、前記第１のコンダクタンスに対して前記所定比の第２のコンダクタンスを呈し、前記第１の電圧を前記第２の電流に変換する第２の電圧電流変換回路である
ことを特徴とする低域ろ波回路。
【請求項６】
請求項１に記載の低域ろ波回路において、
前記加算手段は、前記第２のフィルタ手段を負帰還部分に有し、前記第１の電圧を非反転入力端子への入力とし、前記出力信号として、第３の電圧を出力する演算増幅器である
ことを特徴とする低域ろ波回路。
【請求項７】
請求項１に記載の低域ろ波回路において、
前記加算手段は、前記第１および第２の電圧を入力とし、前記出力信号として、第３の電流を出力する演算相互コンダクタンス増幅器である
ことを特徴とする低域ろ波回路。
【請求項８】
請求項３に記載の低域ろ波回路において、
前記第１の半導体素子は、与えられる第１のバイアス電流に応じて、前記第１のコンダクタンスを呈する第１のトランジスタであり、
前記第２の半導体素子は、与えられる第２のバイアス電流に応じて、前記第２のコンダクタンスを呈する第２のトランジスタであり、
前記第１および第２のバイアス電流は、共通のバイアス制御信号に基づいて、それぞれの大きさが変化するものである
ことを特徴とする低域ろ波回路。
【請求項９】
請求項３に記載の低域ろ波回路において、
前記カレントミラー回路は、前記第２から第ｎ（ｎは３以上の自然数）までの半導体素子を出力側に有する一方、前記第２から第ｎまでの半導体素子に流れる電流の出力の有無をそれぞれ切り替えるスイッチを有するものであり、
前記スイッチは、前記第２から第ｎまでの半導体素子に流れる電流のうちのいずれか１つ、またはいずれか複数の合計を、前記第２の電流として出力するものである
ことを特徴とする低域ろ波回路。
【請求項１０】
請求項４に記載の低域ろ波回路において、
前記第１の半導体素子は、与えられる第１のバイアス電流に応じて、前記第１のコンダクタンスを呈する第１のトランジスタであり、
前記第２の半導体素子は、与えられる第２のバイアス電流に応じて、前記第２のコンダクタンスを呈する第２のトランジスタであり、
前記第１および第２のバイアス電流は、共通のバイアス制御信号に基づいて、それぞれの大きさが変化するものであり、
前記回路要素は、前記抵抗素子に代えて、前記第１のコンダクタンスに相当する抵抗値を呈し、前記第１のコンダクタンスの変化に応じて、前記抵抗値を変更可能な抵抗ラダー回路である
ことを特徴とする低域ろ波回路。
【請求項１１】
請求項５に記載の低域ろ波回路において、
前記第１および第２の電流変換回路は、共通のバイアス制御信号に基づいて、前記第１および第２のコンダクタンスを、それぞれ変更するものである
ことを特徴とする低域ろ波回路。
【請求項１２】
請求項３に記載の低域ろ波回路において、
前記第１および第２の半導体素子の少なくとも一方は、与えられるバイアス電流に応じて、前記第１および第２のコンダクタンスの少なくとも一方を呈するトランジスタであり、
当該低域ろ波回路は、
前記第１の電流を遮断したときの前記出力信号に基づいて、前記バイアス電流の調整を行うオフセット補償手段を備えた
ことを特徴とする低域ろ波回路。
【請求項１３】
請求項１２に記載の低域ろ波回路において、
前記オフセット補償手段は、
前記第１の電流を遮断したときの前記出力信号の電圧を保持する電圧保持手段を有し、
前記電圧保持手段によって保持された電圧に基づいて、前記調整を行うものである
ことを特徴とする低域ろ波回路。
【請求項１４】
請求項１２に記載の低域ろ波回路において、
前記オフセット補償手段は、
前記第１の電流を遮断したときの前記出力信号の電圧と基準となる電圧との大小の比較をする比較器と、
前記比較器からの出力に基づいて、カウンタ値を増加または減少させるアップダウンカウンタと、
前記カウンタ値をアナログ値に変換するＤＡ変換器とを有し、
前記ＤＡ変換器からの出力に基づいて、前記調整を行うものである
ことを特徴とする低域ろ波回路。
【請求項１５】
請求項３に記載の低域ろ波回路において、
前記第２の半導体素子は、与えられるバイアス電流に応じて、前記第２のコンダクタンスを呈するトランジスタであり、
当該低域ろ波回路は、
前記第２の半導体素子、前記第２のフィルタ手段および前記加算手段からなる部分と同一に構成されたレプリカ回路と、
前記レプリカ回路からの出力に基づいて、前記レプリカ回路において前記第２の半導体素子に該当するトランジスタに与えられるバイアス電流の調整を行うとともに、前記第２の半導体素子に与えられる前記バイアス電流の調整を行うオフセット補償手段とを備えた
ことを特徴とする低域ろ波回路。
【請求項１６】
請求項１５に記載の低域ろ波回路において、
前記オフセット補償手段は、所定の時定数を持つ反転増幅回路である
ことを特徴とする低域ろ波回路。
【請求項１７】
請求項３に記載の低域ろ波回路において、
前記第１の半導体素子は、与えられる第１のバイアス電流に応じて、前記第１のコンダクタンスを呈する第１のトランジスタであり、
前記第２の半導体素子は、与えられる第２のバイアス電流に応じて、前記第２のコンダクタンスを呈する第２のトランジスタであり、
当該低域ろ波回路は、
温度変化に応じて、前記第１および第２のバイアス電流の調整を行うバイアス調整手段を備えた
ことを特徴とする低域ろ波回路。
【請求項１８】
請求項１７に記載の低域ろ波回路において、
前記バイアス調整手段は、
前記第１のトランジスタに対応する第３のトランジスタと、
前記第２のトランジスタに対応する第４のトランジスタとを有し、
前記第３および第４のトランジスタのそれぞれに所定の電流差のバイアス電流が与えられたときの、前記第３および第４のトランジスタのそれぞれに生じる電圧の差が所定の電圧差となるように、前記バイアス電流の調整を行うとともに、この調整に合わせて、前記第１および第２のバイアス電流の調整を行うものである
ことを特徴とする低域ろ波回路。
【請求項１９】
請求項１７に記載の低域ろ波回路において、
前記バイアス調整手段は、温度変化に比例して、前記第１および第２のバイアス電流を変化させる温度補償回路である
ことを特徴とする低域ろ波回路。
【請求項２０】
請求項１に記載の低域ろ波回路において、
前記回路要素は、第１のスイッチトキャパシタ回路と、一端が前記第１のスイッチトキャパシタ回路の一端と接続され、他端が前記第２のフィルタ手段に接続された第２のスイッチトキャパシタ回路とを有し、前記第１および第２のスイッチトキャパシタ回路が第１の接続状態にあるとき、前記第１の電流を流すものであり、
前記電流生成手段は、前記第２のスイッチトキャパシタ回路であり、かつ、その容量値は、前記第１のスイッチトキャパシタ回路の容量値との合計に対して前記所定比であり、前記第１および第２のスイッチトキャパシタ回路が第２の接続状態にあるとき、前記第２の電流を生成する
ことを特徴とする低域ろ波回路。
【請求項２１】
請求項２０に記載の低域ろ波回路において、
前記加算手段は、前記第２の電圧を入力とするボルテージフォロワ回路を有するものであり、
前記第１のフィルタ手段は、前記ボルテージフォロワ回路の出力電圧を基準として、前記第１の電圧を出力するものである
ことを特徴とする低域ろ波回路。
【請求項２２】
請求項２０に記載の低域ろ波回路において、
前記第１および第２のスイッチトキャパシタ回路の少なくとも一方には、当該スイッチトキャパシタ回路と並列に第３のスイッチトキャパシタ回路が接続されており、当該並列に接続された二つのスイッチトキャパシタ回路の一方が第１の端子側に電気的に接続されるとき、他方は第２の端子側に電気的に接続される
ことを特徴とする低域ろ波回路。
【請求項２３】
第１および第２の入力信号の差動信号を入力とし、第１および第２の出力信号の差動信号を出力とする低域ろ波回路であって、
前記第１の入力信号を入力とし、前記第１の出力信号を出力とする第１の低域ろ波回路部と、
前記第２の入力信号を入力とし、前記第２の出力信号を出力とする第２の低域ろ波回路部とを備え、
前記第１および第２の低域ろ波回路部の少なくとも一方は、
前記第１または第２の入力信号を入力とし、第１の電圧を出力とする第１のフィルタ手段と、
前記第１のフィルタ手段が有する回路要素であって、前記第１の電圧に応じて第１の電流を流す回路要素と、
前記第１の電流に対して所定比の第２の電流を生成する電流生成手段と、
前記第２の電流を入力とし、第２の電圧を出力とする第２のフィルタ手段と、
前記第１の電圧と前記第２の電圧とを加算し、前記第１または第２の出力信号を出力する加算手段とを有するものである
ことを特徴とする低域ろ波回路。
【請求項２４】
請求項２３に記載の低域ろ波回路において、
前記電流生成手段は、第１のコンダクタンスを呈する第１の半導体素子を入力側に有する一方、前記第１のコンダクタンスに対して前記所定比の第２のコンダクタンスを呈する第２の半導体素子を出力側に有し、前記第１の電流を入力とし、前記第２の電流を出力とするカレントミラー回路であり、
前記回路要素は、前記第１の半導体素子である
ことを特徴とする低域ろ波回路。
【請求項２５】
請求項２３に記載の低域ろ波回路において、
前記回路要素は、第１のコンダクタンスを呈し、前記第１の電圧を前記第１の電流に変換する第１の電圧電流変換回路であり、
前記電流生成手段は、前記第１のコンダクタンスに対して前記所定比の第２のコンダクタンスを呈し、前記第１の電圧を前記第２の電流に変換する第２の電圧電流変換回路である
ことを特徴とする低域ろ波回路。
【請求項２６】
入力クロックに基づいて生成した出力クロックを帰還させ、この出力クロックを所望の特性にするフィードバックシステムであって、
前記入力クロックと帰還されたクロックとの位相差に基づいて、チャージ電流を生成するチャージポンプ回路と、
前記チャージ電流を入力とするループフィルタと、
前記ループフィルタからの出力信号に基づいて、前記出力クロックを生成する出力クロック生成手段とを備え、
前記ループフィルタは、
前記チャージ電流を入力とし、第１の電圧を出力とする第１のフィルタ手段と、
前記第１のフィルタ手段が有する回路要素であって、前記第１の電圧に応じて第１の電流を流す回路要素と、
前記第１の電流に対して所定比の第２の電流を生成する電流生成手段と、
前記第２の電流を入力とし、第２の電圧を出力とする第２のフィルタ手段と、
前記第１の電圧と前記第２の電圧とを加算し、前記出力信号を出力する加算手段とを有するものである
ことを特徴とするフィードバックシステム。
【請求項２７】
請求項２６に記載のフィードバックシステムにおいて、
前記出力クロック生成手段は、前記出力クロックを発振し、前記ループフィルタからの前記出力信号に基づいて、発振周波数を変化させる電圧制御発振器である
ことを特徴とするフィードバックシステム。
【請求項２８】
請求項２６に記載のフィードバックシステムにおいて、
前記出力クロック生成手段は、前記入力クロックおよび前記ループフィルタからの前記出力信号に基づいて、前記出力クロックの、前記入力クロックからの遅延量を変化させる電圧制御遅延回路である
ことを特徴とするフィードバックシステム。
【請求項２９】
請求項２６に記載のフィードバックシステムにおいて、
前記入力クロックと帰還されたクロックとの位相差に基づいて第３の電流を生成するチャージポンプ回路と、前記第３の電流を受ける電荷蓄積手段と、前記電荷蓄積手段に生じた電圧に応じて第４の電流を生成する電圧制御電流源とを有する定常位相誤差キャンセル回路を備え、
前記電流生成手段は、与えられる第１のバイアス電流に応じて第１のコンダクタンスを呈する第１の電界効果トランジスタを入力側に有する一方、与えられる第２のバイアス電流に応じて、前記第１のコンダクタンスに対して前記所定比の第２のコンダクタンスを呈する第２の電界効果トランジスタを出力側に有し、前記第１の電流を入力側に受けるとともに前記第４の電流を入力側および出力側のいずれか一方に受け、前記第２の電流を出力とするカレントミラー回路であり、
前記回路要素は、前記第１の電界効果トランジスタである
ことを特徴とするフィードバックシステム。
【請求項３０】
請求項２６に記載のフィードバックシステムにおいて、
前記回路要素は、呈するコンダクタンスを変更可能なものであり、
当該フィードバックシステムは、
前記回路要素のコンダクタンスおよび前記チャージ電流を、共通のバイアス制御信号によって、変化させるバイアス制御手段を備えた
ことを特徴とするフィードバックシステム。
【請求項３１】
請求項３０に記載のフィードバックシステムにおいて、
前記電流生成手段は、与えられる第１のバイアス電流に応じて第１のコンダクタンスを呈する第１の電界効果トランジスタを入力側に有する一方、与えられる第２のバイアス電流に応じて、前記第１のコンダクタンスに対して前記所定比の第２のコンダクタンスを呈する第２の電界効果トランジスタを出力側に有し、前記第１の電流を入力とし、前記第２の電流を出力とするカレントミラー回路であり、
前記回路要素は、前記第１の電界効果トランジスタであり、
前記バイアス制御手段は、前記バイアス制御信号によって、前記第１および第２のバイアス電流ならびに前記チャージ電流を、変化させるものである
ことを特徴とするフィードバックシステム。
【請求項３２】
請求項３０に記載のフィードバックシステムにおいて、
前記回路要素は、第１のコンダクタンスを呈し、前記第１の電圧を前記第１の電流に変換する第１の電圧電流変換回路であり、
前記電流生成手段は、前記第１のコンダクタンスに対して前記所定比の第２のコンダクタンスを呈し、前記第１の電圧を前記第２の電流に変換する第２の電圧電流変換回路であり、
前記第１および第２の電流変換回路は、前記第１および第２のコンダクタンスを、それぞれ変更可能なものであり、
前記バイアス制御手段は、前記バイアス制御信号によって、前記第１および第２のコンダクタンスならびに前記チャージ電流を、変化させるものである
ことを特徴とするフィードバックシステム。
【請求項３３】
請求項３０に記載のフィードバックシステムにおいて、
前記バイアス制御信号は、前記ループフィルタからの前記出力信号に基づいて、生成されるものである
ことを特徴とするフィードバックシステム。
【請求項３４】
請求項３０に記載のフィードバックシステムにおいて、
前記加算手段は、演算増幅器であり、
前記バイアス制御手段は、前記バイアス制御信号によって、前記演算増幅器の帯域特性を変化させるものである
ことを特徴とするフィードバックシステム。
【請求項３５】
請求項３３に記載のフィードバックシステムにおいて、
前記ループフィルタの前記出力信号について、前記加算手段からの出力に設定する第１の状態と、所定の電圧に設定する第２の状態とを切り替えるスタートアップ手段を備え、
前記スタートアップ手段は、当該フィードバックシステムの起動時に、前記第２の状態に設定するものである
ことを特徴とするフィードバックシステム。
【請求項３６】
請求項３５に記載のフィードバックシステムにおいて、
前記加算手段は、前記第２のフィルタ手段を負帰還部分に有し、前記第１の電圧を非反転入力端子への入力とし、前記出力信号として、第３の電圧を出力する演算増幅器であり、
前記スタートアップ手段は、前記演算増幅器の入力端子間の短絡と開放とを切り替えるスイッチを有するものであり、
前記スイッチは、前記第１の状態のとき、前記入力端子間を開放する一方、前記第２の状態のとき、前記入力端子間を短絡するものである
ことを特徴とするフィードバックシステム。
【請求項３７】
請求項３５に記載のフィードバックシステムにおいて、
前記スタートアップ手段は、前記所定の電圧の電源として、内部電源と外部電源とを切り替えるスイッチを有するものである
ことを特徴とするフィードバックシステム。
【請求項３８】
入力クロックに基づいて生成した出力クロックを帰還させ、この出力クロックを所望の特性にするフィードバックシステムであって、
前記入力クロックと帰還されたクロックとの位相差に基づいて、第１および第２のチャージ電流を生成するチャージポンプ回路と、
前記第１および第２のチャージ電流の差動信号を入力とし、第１および第２の出力信号を出力とするループフィルタと、
前記第１および第２の出力信号の差動信号を入力とし、前記出力クロックを生成する出力クロック生成手段とを備え、
前記ループフィルタは、
前記第１のチャージ電流を入力とし、前記第１の出力信号を出力とする第１の低域ろ波回路と、
前記第２のチャージ電流を入力とし、前記第２の出力信号を出力とする第２の低域ろ波回路とを有するものであり、
前記第１および第２の低域ろ波回路の少なくとも一方は、
前記第１および第２のチャージ電流の少なくとも一方を入力とし、第１の電圧を出力とする第１のフィルタ手段と、
前記第１のフィルタ手段が有する回路要素であって、前記第１の電圧に応じて第１の電流を流す回路要素と、
前記第１の電流に対して所定比の第２の電流を生成する電流生成手段と、
前記第２の電流を入力とし、第２の電圧を出力とする第２のフィルタ手段と、
前記第１の電圧と前記第２の電圧とを加算し、前記第１および第２の出力信号の少なくとも一方を出力する加算手段とを有するものである
ことを特徴とするフィードバックシステム。
【請求項３９】
請求項１に記載の低域ろ波回路を備えた
ことを特徴とする半導体集積回路。
【請求項４０】
請求項２６に記載のフィードバックシステムを備えた
ことを特徴とする半導体集積回路。
【請求項４１】
請求項４０に記載の半導体集積回路において、
当該半導体集積回路は、ＩＣカードに用いられるものである
ことを特徴とする半導体集積回路。
【請求項４２】
請求項４０に記載の半導体集積回路において、
当該半導体集積回路は、チップ・オン・チップ構造をしたものであり、
前記フィードバックシステムは、前記チップ・オン・チップ構造における上層部に実装されている
ことを特徴とする半導体集積回路。
【請求項４３】
請求項４０に記載の半導体集積回路において、
前記フィードバックシステムは、当該半導体集積回路のパッド領域に実装されている
ことを特徴とする半導体集積回路。
【請求項４４】
請求項４０に記載の半導体集積回路において、
当該半導体集積回路は、マイクロプロセッサである
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低域ろ波回路に関するものであり、特に、位相同期回路などにおけるループフィルタとしての使用に好適な低域ろ波回路、およびそのような低域ろ波回路を備えた位相同期回路の技術に属する。
【背景技術】
【０００２】
位相同期回路（以下、「ＰＬＬ」と称する）は、今や、半導体集積回路システムにおける必須の構成要素となっており、ほとんどすべてのＬＳＩに搭載されている。また、その応用範囲は、通信機器を始め、マイクロプロセッサやＩＣカードなど、さまざまな分野にわたっている。
【０００３】
図３２は、一般的なチャージポンプ型ＰＬＬの構成を示す。同図を参照しながら、ＰＬＬの概要を説明する。位相比較器１０は、ＰＬＬに与えられる入力クロックＣＫｉｎと帰還クロックＣＫｄｉｖとの位相差を比較し、この位相差に応じたアップ信号ＵＰおよびダウン信号ＤＮを出力する。チャージポンプ回路２０は、アップ信号ＵＰおよびダウン信号ＤＮに基づいて、チャージ電流Ｉｐを出力する。ループフィルタ３０は、チャージ電流Ｉｐを平滑化し、電圧Ｖｏｕｔとして出力する。電圧制御発振器４０は、電圧Ｖｏｕｔに基づいて、ＰＬＬの出力クロックＣＫｏｕｔの周波数を変化させる。Ｎ分周器５０は、出力クロックＣＫｏｕｔをＮ分周し、帰還クロックＣＫｄｉｖとして位相比較器１０にフィードバックする。以上の動作の繰り返すうちに、出力クロックＣＫｏｕｔは次第に所望の周波数に収束し、ロックされる。
【０００４】
上記のＰＬＬの構成要素のうち、ループフィルタ３０は特に重要な要素である。ループフィルタ３０のフィルタ特性によって、ＰＬＬの応答特性が決定されると言ってよい。
【０００５】
図３３は、一般的なループフィルタを示す。同図（ａ）に示した受動フィルタは、後段に回路が接続されることによって、特性が変化するなどの欠点がある。この欠点を解消すべく、能動タイプにしたものが、同図（ｂ）に示した能動フィルタである。なお、両者の伝達特性は互いに等価変換が可能である。このように、ループフィルタ３０は、抵抗素子Ｒおよび容量素子Ｃの組み合わせによる低域ろ波回路によって実現されるのが一般的である。
【０００６】
ＰＬＬの制御理論によると、ＰＬＬの応答帯域幅は、最大でも入力クロックの１０分の１程度の周波数にすることが好ましいとされている。この理論に従うと、比較的低い周波数の入力クロックを入力とするＰＬＬでは、ループフィルタのカットオフ周波数を低くして、応答帯域幅を狭くする必要がある。したがって、従来のＰＬＬにおけるループフィルタは、比較的大きな時定数、すなわち大きなＣＲ積を有している。大きなＣＲ積を実現するには、容量素子を大きくするのが一般的である。
【０００７】
一方、ＰＬＬの応答速度は、ダンピングファクタによって左右される。ダンピングファクタは、ＰＬＬの入力クロックの周波数に応じて変化するが、ＰＬＬの応答性の安定化させるためにも、一定にすることが好ましい。したがって、従来、広帯域な周波数の入力クロックを入力とするＰＬＬでは、フィルタ特性を変更可能なループフィルタを用いて、ダンピングファクタの調整を行っている。
【０００８】
図３４は、従来のフィルタ特性を変更可能なループフィルタを示す。同図（ａ）に示したループフィルタは、抵抗ラダー回路１００を備えている。抵抗ラダー回路１００は、同図（ｂ）に示すように、多数の抵抗素子とスイッチとから構成され、スイッチを適宜制御することにより、さまざまな抵抗値を呈するものである。一般に、ＰＬＬには、このような抵抗ラダー回路１００を備えたループフィルタが用いられている。
【０００９】
また、図３５は、従来のフィルタ特性を変更可能なループフィルタの別例である。同図に示したループフィルタ３０は、積分回路３０−１と、反転増幅回路３０−２と、加算器３０−３とを備えている。積分回路３０−１は、第１のチャージポンプ回路２０ａから出力されるチャージ電流Ｉｐ１を積分して、平滑化された電圧を出力する。反転増幅回路３０−２は、第２のチャージポンプ回路２０ｂから出力されるチャージ電流Ｉｐ２を反転増幅する。そして、加算器３０−３は、積分回路３０−１の出力と反転増幅回路３０−２の出力とを加算し、ループフィルタ３０の出力電圧を得る。このようなループフィルタ３０では、チャージ電流Ｉｐ１とチャージ電流Ｉｐ２との比率を適宜変えることによって、ＰＬＬのダンピングファクタの調整を行うことができる（たとえば、特許第２７７８４２１号明細書参照）。
【００１０】
上述したように、比較的低い周波数の入力クロックを入力とするＰＬＬでは、ループフィルタのＣＲ積を大きくするために、大型の容量素子が用いられる。さらに、広帯域の周波数の入力クロックを入力とするＰＬＬでは、ダンピングファクタの調整のために、図３４に示したような抵抗ラダー回路や、図３５に示したような複数のチャージポンプ回路および演算増幅器を備える必要がある。これらはすべて、回路規模を増大させる要因となる。
【００１１】
ＰＬＬの応用製品のうち、大型の容量素子の外付けが困難なものについては、ＰＬＬの回路面積の低減が重要となる。特に、ＩＣカードでは、信頼性の観点から、カードの厚さ以上の部品を実装することは避けなければならない。したがって、大容量の容量素子を外付けすることは実質不可能であり、ＰＬＬの回路面積低減は必須の課題である。また、ＰＬＬをパッド領域に実装するようなＬＳＩについても同様である。
【００１２】
また、チップ・オン・チップ構造のＬＳＩについて、上層のチップに組み込まれるＰＬＬは、より小規模であることが好ましい。また、マイクロプロセッサには多数のＰＬＬが用いられるため、ＰＬＬの回路面積は、マイクロプロセッサ全体の回路面積に大きく影響する。
【発明の開示】
【００１３】
上記の問題に鑑み、本発明は、従来と同等のフィルタ特性を有しながらも、より小さな回路面積で実現可能な低域ろ波回路、およびそのような低域ろ波回路をループフィルタとして備えたＰＬＬなどの提供を課題とする。特に、大型の容量素子を用いることなく、低域ろ波回路を実現することを課題とする。さらに、そのような低域ろ波回路のフィルタ特性を可変とし、ＰＬＬのダンピングファクタを調整可能にすることを課題とする。
【００１４】
図１は、本発明が講じた手段としての、低域ろ波回路の構成を示す。本発明の低域ろ波回路３０は、当該低域ろ波回路の入力信号を入力とし、第１の電圧を出力とする第１のフィルタ手段３１と、第１のフィルタ手段３１が有する回路要素であって、前記第１の電圧に応じて第１の電流を流す回路要素３１１と、前記第１の電流に対して所定比の第２の電流を生成する電流生成手段３２と、前記第２の電流を入力とし、第２の電圧を出力とする第２のフィルタ手段３３と、前記第１の電圧と前記第２の電圧とを加算し、当該低域ろ波回路３０の出力信号を得る加算手段３４とを備えている。
【００１５】
本発明によると、低域ろ波回路の入力信号は、第１のフィルタ手段３１によって第１次のフィルタリング処理が行われ、第１の電圧が出力される。このとき、電流生成手段３２によって、第１の電圧に応じて第１のフィルタ手段の回路要素に流れる第１の電流に対して所定比である第２の電流が生成される。電流生成手段３２は、第１の電流自体を増幅するものではないため、第２の電流の生成によって、第１のフィルタ手段３１の出力が影響を受けることはない。そして、第１のフィルタ手段３１の後段の第２のフィルタ手段３３には、第１の電流ではなく、電流生成手段３２によって生成される第２の電流を与えるようにする。第２の電流は、第２のフィルタ手段３３によって第２次のフィルタリング処理が行われ、第２の電圧が出力される。そして、最後に、加算手段３４によって、第１の電圧と第２の第２の電圧とが加算され、当該低域ろ波回路の出力信号が得られる。
【００１６】
上記のような構成の低域ろ波回路において、第１の電流に対する第２の電流の所定比を変更し、それに応じて第２のフィルタ手段の伝達特性を変更することにより、第２のフィルタ手段からは元通りの第２の電圧が出力され、低域ろ波回路は、見掛け上、元通りの伝達特性を呈する。すなわち、回路規模が小さくなるように第２のフィルタ手段の構成を変え、これにより伝達特性が変化したとしても、この変化に応じて上記所定比を変更することにより、低域ろ波回路のフィルタ特性が変化することはない。したがって、本発明により、従来と同等のフィルタ特性を有しながらも、従来と比較して回路面積を低減可能な低域ろ波回路を実現することができる。
【００１７】
本発明の低域ろ波回路において、前記所定比は、１よりも小さな正数であることが好ましい。これにより、第１の電流よりも小さな第２の電流が生成されるため、第２のフィルタ手段を構成する容量素子として、小さな容量値のもので足りるようになる。したがって、第２のフィルタ手段の構成を小規模にでき、結果として、低域ろ波回路の回路面積を低減することができる。
【００１８】
具体的に、本発明の低域ろ波回路における前記電流生成手段は、前記第１の電流を入力とし、前記第２の電流を出力とするカレントミラー回路によって実現可能である。このカレントミラー回路の入力側には、第１のコンダクタンスを呈する第１の半導体素子が設けられる。この第１の半導体素子は、第１のフィルタ手段が有する回路要素でもある。また、カレントミラー回路の出力側には、前記第１のコンダクタンスに対して前記所定比の第２のコンダクタンスを呈する第２の半導体素子が設けられる。この回路要素は、前記第１の半導体素子に代えて、第１のコンダクタンスに相当する抵抗値を呈する抵抗素子としてもよい。この場合、前記カレントミラー回路は、前記第１の電流に代えて、前記第１の電流に相当する第３の電流を入力とするものとする。
【００１９】
また、具体的に、本発明の低域ろ波回路における前記回路要素は、第１のコンダクタンスを呈し、前記第１の電圧を前記第１の電流に変換する第１の電圧電流変換回路によって、前記電流生成手段は、第２のコンダクタンスを呈し、前記第１の電圧を前記第２の電流に変換する第２の電圧電流変換回路によって、それぞれ実現可能である。ただし、この第１および第２のコンダクタンスの比は、前記所定比とする。
【００２０】
本発明の低域ろ波回路における前記加算手段は、具体的には、演算増幅器や演算相互コンダクタンス増幅器によって実現可能である。演算増幅器の場合、負帰還部分に前記第２のフィルタ手段を有し、前記第１の電圧を非反転入力端子への入力とし、低域ろ波回路の出力信号として第３の電圧を出力するものとする。また、演算相互コンダクタンス増幅器の場合、低域ろ波回路の出力信号として第３の電流を出力するものとする。
【００２１】
そして、好ましくは、本発明の低域ろ波回路において、前記第１および第２の半導体素子は、それぞれ、与えられる第１および第２のバイアス電流に応じて、前記第１および第２のコンダクタンスを呈する第１および第２のトランジスタとする。そして、前記第１および第２のバイアス電流は、共通のバイアス制御信号に基づいて、それぞれの大きさが変化するものとする。第１および第２のバイアス電流の大きさが変化することは、すなわち、第１および第２のコンダクタンスが変化することを意味する。第１および第２のコンダクタンスが変化することにより、低域ろ波回路のフィルタ特性を動的に変更することができる。しかも、このフィルタ特性の変更は、第１および第２のバイアス電流に共通のバイアス制御信号に基づいて行うことができる。したがって、低域ろ波回路のフィルタ特性変更のための抵抗ラダー回路が不要となり、回路規模をより縮小することができる。また、特に、位相同期回路などにおけるループフィルタとして用いる場合に、バイアス制御信号によって、容易にダンピングファクタを調整することができるため、有効である。
【００２２】
同様に、前記第１および第２の電圧電流変換回路は、共通のバイアス制御信号に基づいて、前記第１および第２のコンダクタンスを、それぞれ変更するものであることが好ましい。これにより、上記と同様の理由により、回路規模をより縮小することができる。
【００２３】
また、本発明の低域ろ波回路における前記カレントミラー回路の出力側に、第２から第ｎ（ｎは３以上の自然数）までの半導体素子、およびこの第２から第ｎまでの半導体素子に流れる電流の出力の有無をそれぞれ切り替えるスイッチを設けるとよい。そして、このスイッチは、前記第２から第ｎまでの半導体素子に流れる電流のうちのいずれか１つ、またはいずれか複数の合計を、前記第２の電流として出力するものとする。これにより、第２の電流の大きさを段階的、すなわちデジタル的に切り替えることができる。
【００２４】
また、前記回路要素を抵抗素子とした構成において、さらに、前記回路要素を、前記抵抗素子に代えて、抵抗ラダー回路にするとよい。この場合、抵抗ラダー回路は、前記第１のコンダクタンスの変化に応じて、前記抵抗値を変更可能であるとする。これにより、低域ろ波回路のフィルタ特性を動的に変化させることができる。
【００２５】
一方、本発明が講じた手段は、フィードバックシステムとして、入力クロックと帰還されたクロックとの位相差に基づいてチャージ電流を生成するチャージポンプ回路と、前記チャージ電流を入力とするループフィルタと、前記ループフィルタからの出力信号に基づいて前記出力クロックを生成する出力クロック生成手段とを備え、前記ループフィルタは、前記チャージ電流を入力とし、第１の電圧を出力とする第１のフィルタ手段と、前記第１のフィルタ手段が有する回路要素であって、前記第１の電圧に応じて第１の電流を流す回路要素と、前記第１の電流に対して所定比の第２の電流を生成する電流生成手段と、前記第２の電流を入力とし、第２の電圧を出力とする第２のフィルタ手段と、前記第１の電圧と前記第２の電圧とを加算し、前記出力信号を出力する加算手段とを有するものとする。このように、フィードバックシステムのループフィルタとして、図１に示す構成の低域ろ波回路を用いることによって、フィードバックシステムの回路面積を低減することができる。
【００２６】
ここで、フィードバックシステムとは、入力クロックに基づいて生成した出力クロックを帰還させ（帰還クロック）、この出力クロックを所望の特性にするフィードバック回路のことをいう。この代表例として、入力クロックに基づいて所望の周波数の出力クロックを生成する位相同期回路や、入力クロックに対して所望の位相遅延を持つ出力クロックを生成する遅延ロックループ回路などが挙げられる。
【００２７】
具体的に、前記出力クロック生成手段は、前記出力クロックを発振し、前記ループフィルタからの前記出力信号に基づいて、発振周波数を変化させる電圧制御発振器とする。これにより、低回路面積の位相同期回路を実現することができる。
【００２８】
また、具体的に、前記出力クロック生成手段は、前記入力クロックおよび前記ループフィルタからの前記出力信号に基づいて、前記出力クロックの、前記入力クロックからの遅延量を変化させる電圧制御遅延回路とする。これにより、低回路面積の遅延ロックループ回路を実現することができる。
【００２９】
好ましくは、前記回路要素は、呈するコンダクタンスを変更可能なものとし、前記フィードバックシステムは、前記回路要素のコンダクタンスおよび前記チャージ電流を、共通のバイアス制御信号によって変化させるバイアス制御手段を備えたものとする。これにより、回路要素が呈するコンダクタンスおよびチャージ電流が、共通のバイアス制御信号に基づいてともに変化するため、ダンピングファクタを一定に保つことができる。
【００３０】
具体的には、前記電流生成手段は、与えられる第１のバイアス電流に応じて第１のコンダクタンスを呈する第１の電界効果トランジスタを入力側に有する一方、与えられる第２のバイアス電流に応じて、前記第１のコンダクタンスに対して前記所定比の第２のコンダクタンスを呈する第２の電界効果トランジスタを出力側に有し、前記第１の電流を入力とし、前記第２の電流を出力とするカレントミラー回路とする。この場合、前記回路要素は、前記第１の電界効果トランジスタとする。そして、前記バイアス制御手段は、前記バイアス制御信号によって、前記第１および第２のバイアス電流ならびに前記チャージ電流を、変化させるものとする。
【００３１】
また、具体的には、前記回路要素は、第１のコンダクタンスを呈し、前記第１の電圧を前記第１の電流に変換する第１の電圧電流変換回路とし、前記電流生成手段は、前記第１のコンダクタンスに対して前記所定比の第２のコンダクタンスを呈し、前記第１の電圧を前記第２の電流に変換する第２の電圧電流変換回路とする。これら第１および第２の電圧電流変換回路は、前記第１および第２のコンダクタンスを、それぞれ変更可能なものとする。そして、前記バイアス制御手段は、前記バイアス制御信号によって、前記第１および第２のコンダクタンスならびに前記チャージ電流を変化させるものとする。
【００３２】
一方、好ましくは、前記バイアス制御信号は、前記ループフィルタからの前記出力信号に基づいて、生成されるものとする。これにより、ループフィルタの出力に基づいて、適応的に、ループフィルタにおける前記回路要素のコンダクタンスおよびチャージ電流を変化させることができる。すなわち、ループフィルタからの出力に基づいて、適応的に応答特性を変更可能なフィードバックシステムを実現することができる。
【００３３】
また、好ましくは、前記ループフィルタが有する前記加算手段は演算増幅器とし、前記バイアス制御手段は、前記バイアス制御信号によって、前記演算増幅器の帯域特性を変化させるものとする。
【発明を実施するための最良の形態】
【００３４】
以下、図面を参照しながら、本発明の実施の形態について説明する。
【００３５】
（第１の実施形態）
図２は、本発明の第１の実施形態の低域ろ波回路を示す。本実施形態の低域ろ波回路３０Ａは、容量素子３１２、カレントミラー回路３２Ａ、容量素子３３、演算増幅器３４Ａ、電流源３５ａ，３５ｂ、オフセット補償手段３６、およびバイアス調整手段３７を備えた２次の能動フィルタである。なお、低域ろ波回路３０Ａは、半導体集積回路として構成することが可能である。
【００３６】
低域ろ波回路３０Ａは、たとえば、図３２に示したようなＰＬＬに適用が可能である。この場合、低域ろ波回路３０Ａは、チャージポンプ回路２０からチャージ電流Ｉｐ（ただし、電流の向きは、図３２に示したものとは逆になる）を入力とし、制御電圧Ｖｏｕｔを出力して、電圧制御発振器４０を制御する。
【００３７】
カレントミラー回路３２Ａは、本発明の電流生成手段に相当する。カレントミラー回路３２Ａは、入力側に第１の半導体素子として電界効果トランジスタ３１１Ａを有する一方、出力側に第２の半導体素子として電界効果トランジスタ３２１Ａを有し、第１の電流Ｉｉｎを入力とし、第２の電流Ｉｏｕｔを出力とする。トランジスタ３１１Ａは、電流源３５ａから与えられる第１のバイアス電流Ｉｂ１に応じて、その電気特性として第１のコンダクタンスｇｍ１を呈する。同様に、トランジスタ３２１Ａは、電流源３５ｂから与えられる第２のバイアス電流Ｉｂ２に応じて、その電気特性として、第１のコンダクタンスｇｍ１に対して所定比の第２のコンダクタンスｇｍ２を呈する。本実施形態の場合、この所定比は、カレントミラー回路３２Ａのミラー比ということになる。
【００３８】
容量素子３１２は、トランジスタ３１１Ａとともに、本発明の第１のフィルタ手段３１Ａを構成する。トランジスタ３１１Ａは、本発明の、第１のフィルタ手段が有する回路要素に相当する。第１のフィルタ手段３１Ａは、低域ろ波回路３０Ａの入力信号である電流Ｉｐを入力とし、第１の電圧Ｖｐを出力とする。
【００３９】
容量素子３３は、本発明の第２のフィルタ手段に相当する。容量素子３３は、カレントミラー回路３２Ａから出力される第２の電流Ｉｏｕｔを入力とし、第２の電圧を出力とする。図２の場合、第２の電圧は、電圧Ｖｏｕｔと電圧Ｖｍとの電圧差である。
【００４０】
演算増幅器３４Ａは、本発明の加算手段に相当する。演算増幅器３４Ａは、容量素子３３を負帰還部分に有し、第１の電圧Ｖｐを非反転入力端子への入力とし、低域ろ波回路３０Ａの出力信号として第３の電圧Ｖｏｕｔを出力する。すなわち、演算増幅器３４Ａは、容量素子３３とともに能動タイプの積分回路を構成しており、第２の電流Ｉｏｕｔを入力し、これを積分して、第３の電圧Ｖｏｕｔを出力する。
【００４１】
オフセット補償手段３６およびバイアス調整手段３７については、後ほど詳細に説明する。
【００４２】
次に、以上のように構成された低域ろ波回路３０Ａの動作について説明する。なお、オフセット補償手段３６およびバイアス調整手段３７はないものとして説明する。
【００４３】
低域ろ波回路３０Ａに与えられる電流Ｉｐは、第１のフィルタ手段３１Ａによって第１次のフィルタリング処理が行われ、第１の電圧Ｖｐが出力される。このとき、カレントミラー回路３２Ａの入力側に流れる第１の電流Ｉｉｎが、出力側にミラーされる。ここで、第１のコンダクタンスｇｍ１と第２のコンダクタンスｇｍ２とが等しい、すなわちミラー比を“１”とすると、カレントミラー回路３２Ａの出力側には、第１の電流Ｉｉｎの反転に相当する第２の電流Ｉｏｕｔが流れる。第２の電流Ｉｏｕｔは、容量素子３３によって第２次のフィルタリング処理が行われ、第２の電圧が出力される。演算増幅器３４Ａの反転入力端子および非反転入力端子は、いわゆる仮想短絡により同電位となるため、演算増幅器３４Ａからは、第１の電圧Ｖｐに第２の電圧が加算された第３の電圧Ｖｏｕｔが出力される。
【００４４】
また、電流源３５ａ，３５ｂには共通のバイアス制御信号ＣＳ１が与えられており、このバイアス制御信号ＣＳ１に基づいて、第１および第２のバイアス電流Ｉｂ１，Ｉｂ２が変化するようになっている。第１および第２のバイアス電流Ｉｂ１，Ｉｂ２が変化すると、トランジスタ３１１Ａ，３２１Ａの第１および第２のコンダクタンスｇｍ１，ｇｍ２もまた変化する。すなわち、低域ろ波回路３０Ａは、抵抗ラダー回路を用いることなく、バイアス制御信号ＣＳ１によって、フィルタ特性を動的に変更可能となっている。
【００４５】
次に、低域ろ波回路３０Ａが、一般的な２次の能動フィルタと等しい伝達特性を持つことを示す。
【００４６】
図３は、低域ろ波回路３０Ａの伝達特性を説明するための図である。図３（ａ）は、図３３（ｂ）に示した一般的な２次の能動フィルタを再掲したものである。ここで、抵抗素子３１１Ａ´，３２１Ａ´の抵抗値をいずれも“Ｒ”とし、容量素子３１２の容量値を“Ｃｘ”とし、容量素子３３の容量値を“Ｃ”とし、そして演算増幅器３４Ａの増幅率を“Ａ”としたときの、点ｎおよび点ｍにおける接点方程式、ならびに電圧Ｖｏｕｔは、それぞれ次の式（１）〜式（３）のようになる。
【００４７】
【数１】
2005520455.tif 000003
【００４８】
ここで、演算増幅器３４Ａの増幅率“Ａ”の無限大を仮定すると、伝達関数Ｖｏｕｔ／Ｉｐとして式（４）を得る。
【００４９】
【数２】
2005520455.tif 000004
【００５０】
一方、低域ろ波回路３０Ａについて、トランジスタ３１１Ａ，３２１Ａのコンダクタンスをいずれも“ｇｍ”とし、容量素子３１２，３３の容量値および演算増幅器３４Ａの増幅率を上記と同様にしたとき、点ｎおよび点ｍにおける接点方程式、ならびに電圧Ｖｏｕｔは、それぞれ次の式（５）〜式（７）のようになる。
【００５１】
【数３】
2005520455.tif 000005
【００５２】
ここで、先ほどと同様に、演算増幅器３４の増幅率“Ａ”の無限大を仮定すると、伝達関数Ｖｏｕｔ／Ｉｐとして式（８）を得る。
【００５３】
【数４】
2005520455.tif 000006
【００５４】
式（８）において、ｇｍ＝１／Ｒとすると、式（４）と同じものとなる。つまり、低域ろ波回路３０Ａは、図３３（ｂ）に示した一般的な２次の能動フィルタと等しい伝達特性を持つことがわかる。
【００５５】
次に、低域ろ波回路３０Ａの回路面積の低減、特に、容量素子３３の小型化について説明する。
【００５６】
図４は、低域ろ波回路３０Ａにおけるカレントミラー回路３２Ａのミラー比を変えたときを示す。同図に示すように、トランジスタ３１１Ａとトランジスタ３２１Ａとのコンダクタンス比を、１：αに設定する。トランジスタのコンダクタンスは、たとえば、Ｗ／Ｌ（Ｗ：ゲート幅、Ｌ：ゲート長）を変えることによって調整することができる。また、第１のバイアス電流と第２のバイアス電流の比もまた、上記と同様に１：αに設定する。すなわち、カレントミラー回路３２Ａのミラー比を“α”に設定する。
【００５７】
カレントミラー回路３２Ａのミラー比が“α”にされた低域ろ波回路３０Ａの伝達特性を、図２に示した元の低域ろ波回路３０Ａと同一にするには、式（８）から、容量素子３３の容量値を“α・Ｃ”にすればよいことがわかる。したがって、“α”を１より小さな正数に設定することによって、容量素子３３の容量値を小さくすることができる。なお、“α”を小さくした場合、低域ろ波回路３０Ａの実際の伝達特性は、式（８）による論理値からずれてしまうが、少なくとも“α”は１／１０〜１／１００程度にまで小さくすることが可能である。
【００５８】
次に、オフセット補償手段３６によるオフセット電流の補償について説明する。
【００５９】
低域ろ波回路３０Ａはカレントミラー回路３２Ａを用いるため、電流源３５ａ，３５ｂの特性のばらつきや、トランジスタ３１１Ａ，３２１Ａの特性のばらつきなどによって、定常状態において、第１の電流Ｉｉｎと第２の電流Ｉｏｕｔとの間に誤差、すなわちオフセットが生じてしまうという問題がある。このため、オフセット補償手段３６を設けて、オフセット電流を補償する。オフセット補償手段３６は、カレントミラー回路３２Ａに入力される第１の電流Ｉｉｎを遮断したときに生じる電圧Ｖｏｕｔに基づいて、電圧Ｖｏｕｔがゼロになるように電流源３５ｂのバイアスを変更し、第２のバイアス電流Ｉｂ２の調整を行う。
【００６０】
図５は、オフセット補償手段の具体例を示す。オフセット補償手段３６Ａは、スイッチ３６１、電圧保持手段３６２、および信号反転手段３６３を備えている。第１の電流Ｉｉｎを遮断した状態で、スイッチ３６１を閉じることによって、電圧保持手段３６２に電圧Ｖｏｕｔが与えられ、電圧保持手段３６２はこの電圧Ｖｏｕｔを保持する。電圧保持手段３６２は、たとえば、サンプル・ホールド回路や、あるいは単に容量素子によって実現可能である。電圧保持手段３６２が保持する電圧は、信号反転手段３６３によって電圧が反転されて、制御電圧Ｖｃ１として出力される。信号反転手段３６３は、たとえば、反転増幅回路によって実現可能である。制御電圧Ｖｃ１は、電流源３５ｂにフィードバックされ、電流源３５ｂの第２のバイアス電流Ｉｂ２を調整する。以上のような構成のフィードバックループは、オフセット電流がゼロになるときに安定する。フィードバックループが安定した後にスイッチ３６１を開くことによって、低域ろ波回路３０Ａが使用可能となる。このとき、電圧保持手段３６２は、フィードバックループが安定するときの電圧を保持しており、この電圧に基づいて第２のバイアス電流Ｉｂ２の調整が行われる。
【００６１】
しかし、電圧保持手段３６２に保持された電圧は、時間経過とともに、回路のリーク電流などによって変動してしまう。そこで、フィードバックループが安定するときの電圧をアナログ値として保持するのではなく、次の示すようにデジタル値として保持するようにする。
【００６２】
図６は、オフセット補償手段の別の具体例を示す。オフセット補償手段３６Ｂは、スイッチ３６１、比較器３６４、アップダウンカウンタ３６５、およびＤＡ変換器３６６を備えている。第１の電流Ｉｉｎを遮断した状態で、スイッチ３６１を閉じることによって、比較器３６４に電圧Ｖｏｕｔが与えられる。比較器３６４は、電圧Ｖｏｕｔと基準となる電圧（たとえば、グランド電圧）とを比較し、その大小に応じて、電源電圧またはグランド電圧を出力する。アップダウンカウンタ３６５は、比較器３６４からの出力に基づいてカウンタ値を増加または減少させる。ＤＡ変換器３６６は、アップダウンカウンタ３６５のカウンタ値を、アナログ値の制御電圧Ｖｃ１に変換する。アップダウンカウンタ３６５およびＤＡ変換器３６６は、共通の制御クロックに同期してサンプリングを行う。このような構成により、オフセット補償手段３６Ｂは、フィードバックループが安定するときの電圧をカウンタ値、すなわちデジタル値で保持する。
【００６３】
上記のように、オフセット補償手段３６Ａは、電圧保持手段３６２に保持された電圧が変動するという欠点はあるが、比較的小規模な回路構成で実現可能である。一方、オフセット補償手段３６Ｂは、回路構成こそ大きくなるものの、高い精度でオフセット電流を補償することができる。さらに、ＤＡ変換器３６６のビット精度を上げることにより、オフセット電流補償の精度をより一層向上させることができる。
【００６４】
なお、上記の説明において、制御電圧Ｖｃ１を電流源３５ｂにフィードバックするとしたが、電流源３５ａにフィードバックしてもよい。また、制御電圧Ｖｃ１によって、電流源３５ａ，３５ｂをともに制御するようにしてもよい。いずれの場合でも、上記と同様の効果を得ることができる。
【００６５】
また、レプリカ回路を設けてオフセット電流を補償することも可能である。図７は、オフセット補償用のレプリカ回路を設けた低域ろ波回路を示す。レプリカ回路３８は、トランジスタ３２１Ａに対応するトランジスタ３２１Ａ´、電流源３５ｂに対応する電流源３５ｂ´、容量素子３３に対応する容量素子３３´、および演算増幅器３４Ａに対応する演算増幅器３４Ａ´を備え、第１の電圧Ｖｐを入力とし、第３の電圧Ｖｏｕｔに相当する電圧Ｖｏｕｔ´を出力とする。オフセット補償手段３６は、入力とする電圧Ｖｏｕｔ´を反転し、制御電圧Ｖｃ１として出力する。この場合のオフセット補償手段３６は、所定の時定数を持つ反転増幅回路によって実現可能である。制御電圧Ｖｃ１は、電流源３５ｂ´にフィードバックされ、レプリカ回路３８のオフセット電流がゼロになるように、電流源３５ｂ´のバイアス電流Ｉｂ２を調整する。そして、この制御電圧Ｖｃ１を電流源３５ｂにも与えることによって、カレントミラー回路３２Ａのオフセット電流を補償することができる。このように、レプリカ回路３８を用いた方法によると、低域ろ波回路３０Ａにおける各回路要素と、レプリカ回路３８においてこれら回路要素に対応するものとの、相対的な精度の範囲内で、オフセット電流出力を最小化することができる。
【００６６】
以上のように、オフセット補償手段３６やレプリカ回路３８によって、カレントミラー回路３２Ａに生じるオフセット電流を補償し、オフセット電流による電圧Ｖｏｕｔのドリフトを解消することができる。これにより、低域ろ波回路３０Ａのフィルタリングの精度を向上させることができる。
【００６７】
次に、バイアス調整手段３７によるバイアス調整について説明する。
【００６８】
低域ろ波回路３０Ａにおける第１のフィルタ手段３１Ａは、抵抗性の回路要素として、トランジスタ３１１Ａを用いている。トランジスタ３１１Ａの第１のコンダクタンスｇｍ１は、電流源３５ａによって与えられる第１のバイアス電流Ｉｂ１に応じて決まる。しかし、一般に、トランジスタが呈するコンダクタンスは、たとえバイアスされる電流が一定でも、温度変化に応じて変化してしまう。すなわち、温度が変化すると、フィルタ特性が変化してしまうことになる。この問題を解消すべく、低域ろ波回路３０Ａにバイアス調整手段３７を設けて、温度変化に対して、トランジスタ３１１Ａ，３２１Ａが呈する第１および第２のコンダクタンスｇｍ１，ｇｍ２が一定となるようにする。
【００６９】
図８は、バイアス調整手段の具体例である。バイアス調整手段３７Ａは、トランジスタ３１１Ａに対応する第３のトランジスタ３７１ａ、トランジスタ３２１Ａに対応する第４のトランジスタ３７１ｂ、電流源３５ａに対応する電流源３７２ａ、電流源３５ｂに対応する電流源３７２ｂ、トランジスタ３７１ａにさらに追加のバイアス電流Ｉｒｅｆを与える電流源３７３、および差動増幅回路３７４を備えている。トランジスタ３７１ａ，３７１ｂは、いずれもダイオード接続されている。
【００７０】
バイアス調整手段３７Ａにおけるトランジスタ３７１ａ，３７１ｂのそれぞれには、電流差Ｉｒｅｆのバイアス電流が与えられる。これにより、トランジスタ３７１ａ，３７２ｂのそれぞれに生じる電圧の差として、電圧差ΔＶが生じる。差動増幅回路３７４は、電圧差ΔＶを入力とし、これが電圧Ｖｒｅｆとなるように、制御電圧Ｖｃ２を出力する。制御電圧Ｖｃ２は、電流源３７２ａ，３７２ｂにフィードバックされ、それぞれの電流源のバイアス電流を調整する。以上のように構成されたフィードバックループにより、温度が変化しても、電流差Ｉｒｅｆに対して電圧差Ｖｒｅｆとなるように、すなわちコンダクタンス（Ｉｒｅｆ／Ｖｒｅｆ）が一定となるように、電流源３７２ａ，３７２ｂのバイアス電流が制御される。そして、この制御電圧Ｖｃ２を用いて、すなわち、電流源３７２ａ，３７２ｂの調整に合わせて、電流源３５ａ，３５ｂの第１および第２のバイアスＩｂ１，Ｉｂ２を調整することにより、温度変化に対して、トランジスタ３１１Ａ，３２１Ａが呈する第１および第２のコンダクタンスｇｍ１，ｇｍ２を一定に保つことができる。
【００７１】
トランジスタは、通常、温度上昇に伴い、呈するコンダクタンスが減少する傾向にある。そこで、温度が上昇する場合、バイアス電流を増加させることにより、コンダクタンスを一定に保つようにすることができる。具体的には、バイアス調整手段として、温度補償回路を用いるとよい。図９は、バイアス調整手段としての温度補償回路を示す。この温度補償回路３７Ｂは、一般的に用いられているものであり、電源電圧に対して一定の電流を供給可能な定電流源回路である。この温度補償回路３７Ｂによると、絶対温度に比例して出力電流が増加することが知られている。
【００７２】
以上のように、バイアス調整手段３７によって、温度変化に対して、トランジスタ３１１Ａ，３２１Ａが呈するコンダクタンスを一定に保つことができる。これにより、低域ろ波回路３０Ａの周波数特性を、温度に因らず一定に保つことができる。
【００７３】
以上、本実施形態によると、トランジスタ３１１Ａ，３２１Ａを能動負荷として用いることによって、抵抗素子（図３（ａ）に示した低域ろ波回路における抵抗素子３１１Ａ´，３２１Ａ´）を実装しなくて済み、回路面積を低減することができる。さらに、トランジスタ３１１Ａ，３２１Ａが呈するコンダクタンスをより小さくすることにより、容量素子３１２，３３をより小さくすることができる。
【００７４】
さらに、カレントミラー回路３２Ａのミラー比“α”について、“α”が１よりも小さくなるように設定することにより、容量素子３３の容量値を１／１０〜１／１００程度にまで縮小することができる。一般に、容量素子３３には、１００〜２００ｐＦ程度の大容量のものが用いられており、その面積は、たとえばＰＬＬにおいて、５０〜７０％程度を占めている。本実施形態の低域ろ波回路３０Ａでは、容量素子３３を従来の１／１０〜１／１００程度にまで縮小することができるため、回路面積を大幅に低減することができる。また、第２の電流Ｉｏｕｔが小さくなることによって、消費電力を低減することができる。また、演算増幅器３４Ａに流れ込むバイアス電流も小さくなり、演算増幅器３４Ａに要求されるスペック、たとえばスルーレートなどを緩和することができる。なお、容量素子３１２は、一般に、ＭＯＳで構成可能な比較的小さな容量値（１０〜２０ｐＦ程度）であるため、この容量素子３１２の小型化については特に意図する必要はない。
【００７５】
また、第１のフィルタ手段および第２のフィルタ手段として、容量素子３１２や容量素子３３の他に、さらに別の容量素子や抵抗素子などを付加してもよい。また、容量素子３１２として、トランジスタ３１１Ａの寄生容量を用いるものであってもよい。このような変更を加えても、上述した効果をなんら損なうものではない。
【００７６】
また、本実施形態では、バイアス制御信号ＣＳ１によって、電流源３５ａ，３５ｂが制御可能となっているが、必ずしもこのようにする必要はない。さらに、オフセット補償手段３６やバイアス調整手段３７は、省略が可能である。これらは、必要に応じて設けることができる。
【００７７】
ところで、チャージポンプ回路から低域ろ波回路に、チャージ電流とその反転電流を同時に供給することにより、カレントミラー回路３２Ａを抵抗素子に置き換えることができる。図１０は、チャージ電流Ｉｐ１とその反転電流Ｉｐ２とを同時に出力可能なチャージポンプ回路２０、および低域ろ波回路３０Ａにおけるカレントミラー回路３２Ａを抵抗素子３１１Ａ´，３２１Ａ´に置き換えた低域ろ波回路３０を示す。チャージポンプ回路２０は、信号ＵＰ１，ＵＰ２の組および信号ＤＮ１，ＤＮ２の組がそれぞれスイッチ２３，２６の組およびスイッチ２４，２５の組を制御する。そして、チャージポンプ回路２０からは、チャージ電流Ｉｐ１とその反転電流Ｉｐ２とが同時に出力される。一方、低域ろ波回路３０は、チャージ電流Ｉｐ１とその反転電流Ｉｐ２とを入力することにより、低域ろ波回路３０Ａにおいてカレントミラー回路３２Ａにより第１の電流Ｉｉｎが入力されたときと同様の動作をする。
【００７８】
上記のようなチャージポンプ回路２０および低域ろ波回路３０を備えたＰＬＬによると、チャージポンプ回路２０における同相のスイッチノイズが、低域ろ波回路３０における演算増幅器３４Ａの非反転入力端子および反転入力端子に入力されることにより、相殺される。これにより、ＰＬＬに現れるジッタ成分を低減することができる。
【００７９】
（第２の実施形態）
図１１は、本発明の第２の実施形態の低域ろ波回路を示す。本実施形態の低域ろ波回路３０Ｂは、第１の実施形態の低域ろ波回路３０Ａの加算手段を変更したものである。以下、第１の実施形態と異なる点についてのみ説明する。第１の実施形態と同様の構成要素については説明を省略し、図２に付した符号と同一の符号で参照する。
【００８０】
低域ろ波回路３０Ｂにおいて、演算増幅器３３１は、負帰還部分に容量素子３３を有し、非反転入力端子には基準電圧を入力とし、第２の電圧Ｖ２を出力する。すなわち、本実施形態では、容量素子３３および演算増幅器３３１が第２のフィルタ手段に相当する。
【００８１】
加算器３４Ｂは、本実施形態の加算手段に相当する。加算器３４Ｂは、第１の電圧Ｖｐと第２の電圧Ｖ２とを入力し、これら電圧を加算して第３の電圧Ｖｏｕｔを出力する。
【００８２】
以上、本実施形態によると、第１の電圧Ｖｐおよび第２の電圧Ｖ２を個々に参照可能となる。これにより、たとえば、加算器３４Ｂを図３２の電圧制御発振器４０の一部として組み込み、低域ろ波回路から第１および第２の電圧を個々に出力して、電圧制御発振器４０を直接制御することができる。
【００８３】
（第３の実施形態）
図１２は、本発明の第３の実施形態の低域ろ波回路を示す。本実施形態の低域ろ波回路３０Ｃは、第１の実施形態の低域ろ波回路３０Ａの加算手段を変更したものである。以下、第１の実施形態と異なる点についてのみ説明する。第１の実施形態と同様の構成要素については説明を省略し、図２に付した符号と同一の符号で参照する。
【００８４】
低域ろ波回路３０Ｃにおいて、容量素子３３の一端を基準電圧とする。これにより、容量素子３３は、第２の電流Ｉｏｕｔを入力とし、極性反転された第２の電圧Ｖ２を出力とする。
【００８５】
本実施形態の加算手段は、演算相互コンダクタンス増幅器（ＯＴＡ）３４Ｃである。ＯＴＡ３４Ｃは、第１の電圧Ｖｐを非反転入力端子への入力とする一方、極性反転された第２の電圧Ｖ２を反転入力端子への入力とし、低域ろ波回路３０Ｃの出力信号として、第３の電流Ｉｏｕｔ２を出力する。第３の電流Ｉｏｕｔ２は、入力端子間の差動電圧に所定のコンダクタンスを乗じた値となる。すなわち、本実施形態の場合、第１の電圧Ｖｐと第２の電圧Ｖ２との電圧合計が、電流に変換され、第３の電流Ｉｏｕｔ２として出力される。
【００８６】
以上、本実施形態によると、加算手段として、演算相互コンダクタンス増幅器３４Ｃを用いることによって、低域ろ波回路の出力信号として、電流信号を出力することができる。また、加算手段として演算増幅器を用いないため、回路規模が縮小でき、また、消費電力も削減することができる。
【００８７】
（第４の実施形態）
第１の実施形態の低域ろ波回路３０Ａでは、トランジスタ３１１Ａ，３２１Ａを線形な抵抗素子とみなして用いているが、厳密には、トランジスタは非線形の素子である。したがって、トランジスタの非線形性は、そのままフィルタ特性の非線形性となって現れる。そこで、フィルタ特性が線形になるように、第１の実施形態の低域ろ波回路３０Ａに改良を加えたのが、本発明の第４の実施形態の低域ろ波回路である。
【００８８】
図１３は、本実施形態の低域ろ波回路を示す。以下、第１の実施形態と異なる点についてのみ説明する。第１の実施形態と同様の構成要素については説明を省略し、図２に付した符号と同一の符号で参照する。
【００８９】
低域ろ波回路３０Ｄにおける第１のフィルタ手段３１Ｄは、容量素子３１２および抵抗ラダー回路３１１Ｄからなる。抵抗ラダー回路３１１Ｄは、本発明の、第１のフィルタ手段が有する回路要素に相当し、カレントミラー回路３２Ａにおけるトランジスタ３１１Ａが呈する第１のコンダクタンスｇｍ１に相当する抵抗値を呈するものである。抵抗ラダー回路３１１Ｄは、トランジスタ３１１Ａが呈する第１のコンダクタンスｇｍ１が変化すると、その変化に応じて、抵抗値を変更するようになっている。また、抵抗ラダー回路３１１Ｄは、電流源３５ａによって、トランジスタ３１１Ａに与えられる第１のバイアス電流に相当するバイアス電流が与えられる。
【００９０】
一方、カレントミラー回路３２Ａにおけるトランジスタ３１１Ａと並列に、容量素子３１２に対応する容量素子３１２´が設けられている。すなわち、カレントミラー回路３２Ａの入力側は、第１のフィルタ手段３１Ｄと等価になるように構成されている。これにより、第１のフィルタ手段３１Ｄの入力と同じ電流Ｉｐを入力することによって、カレントミラー回路３２Ａの入力側の電圧は、第１の電圧Ｖｐに相当する電圧Ｖｐ´となり、また、入力側に流れる電流は、第１の電流Ｉｉｎに相当する第３の電流Ｉｉｎ´となる。カレントミラー回路３２Ａは、第３の電流Ｉｉｎ´を入力とし、第２の電流Ｉｏｕｔを出力とする。したがって、本実施形態におけるカレントミラー回路３２Ａは、実質的に、第１の電流Ｉｉｎをミラーして、第２の電流Ｉｏｕｔを生成している。
【００９１】
演算増幅器３４Ａの非反転入力端子には、第１のフィルタ手段３１Ｄの出力である第１の電圧Ｖｐを与える。演算増幅器３４Ａからは、第１の電圧Ｖｐと第２の電圧とが加算された第３の電圧Ｖｏｕｔが出力される。
【００９２】
以上、本実施形態によると、第１のフィルタ手段３１Ｄにおける抵抗素子として、トランジスタを用いずに、抵抗ラダー回路３１１Ｄを用いることにより、低域ろ波回路３０Ｄのフィルタ特性の線形性を向上することができる。さらに、トランジスタ３１１Ａのコンダクタンスの変化に応じて、抵抗ラダー回路３１１Ｄの抵抗値を変更することにより、低域ろ波回路３０Ｄのフィルタ特性を動的に変更することができる。
【００９３】
なお、フィルタ特性の動的な変更が不要の場合、抵抗ラダー回路３１１Ｄを単なる抵抗素子に置き換えてもよい。このようにしても、低域ろ波回路３０Ｄのフィルタ特性の線形性の向上という効果を得ることができる。
【００９４】
（第５の実施形態）
図１４は、本発明の第５の実施形態の低域ろ波回路を示す。本実施形態の低域ろ波回路３０Ｅは、第１の実施形態の低域ろ波回路３０Ａのフィルタ特性を切り替えることができるように改良を加えたものである。以下、第１の実施形態と異なる点についてのみ説明する。第１の実施形態と同様の構成要素については説明を省略し、図２に付した符号と同一の符号で参照する。
【００９５】
低域ろ波回路３０Ｅにおけるカレントミラー回路３２Ｅは、入力側に第１のトランジスタ３１１Ａを有する一方、出力側に第２のトランジスタ３２１Ａｂおよび第３のトランジスタ３２１Ａｃの二つのトランジスタを有する。トランジスタ３２１Ａｂ，３２１Ａｃは、それぞれ電流源３５ｂ，３５ｃによってバイアスされている。カレントミラー回路３２Ｅの入力側に第１の電流Ｉｉｎが流れることにより、トランジスタ３２１Ａｂを有する出力側からは電流Ｉｏｕｔｂが出力され、トランジスタ３２１Ａｃを有する出力側からは電流Ｉｏｕｔｃがそれぞれ出力される。
【００９６】
低域ろ波回路３０Ｅは電流Ｉｏｕｔｂ，Ｉｏｕｔｃの出力の有無を切り替えるスイッチ３２２ｂ，３２２ｃを備えている。そして、閉じられたスイッチ３２２ｂ，３２２ｃを流れる電流を合計したものが、第２の電流Ｉｏｕｔとして、容量素子３３に与えられる。
【００９７】
以上、本実施形態によると、スイッチ３２２ｂ，３２２ｃの開閉を適宜制御することにより、低域ろ波回路３０Ｅのフィルタ特性を段階的、すなわちデジタル的に切り替えることができる。これにより、たとえば、低域ろ波回路３０ＥをＰＬＬのループフィルタとして用いる場合、出力クロックがロックされるまでは、第２の電流Ｉｏｕｔを多く流して引き込みを早くし、ロックした後は、第２の電流Ｉｏｕｔを小さくして、帯域特性を緩くするといったことが可能となる。
【００９８】
なお、本実施形態では、カレントミラー回路３２Ｅの出力側に設けられるトランジスタは２個であるが、本発明はこれに限定されるものではない。カレントミラー回路の出力側には、第２から第ｎ（ｎは３以上の自然数）までのトランジスタを備えることが可能である。
【００９９】
また、カレントミラー回路３２Ｅから出力される複数の電流の出力の有無を制御するスイッチについて、複数の電流のうちのいずれか１つを選択するようにしてもよいし、同時に複数を選択するようにしてもよい。
【０１００】
（第６の実施形態）
図１５は、本発明の第６の実施形態の低域ろ波回路を示す。本実施形態の低域ろ波回路３０Ｆは、第１の実施形態の低域ろ波回路３０Ａにおけるカレントミラー回路３４Ａを、第１の電圧電流変換回路３１１Ｆおよび第２の電圧電流変換回路３２Ｆに置き換えたものである。以下、第１の実施形態と異なる点についてのみ説明する。第１の実施形態と同様の構成要素については説明を省略し、図２に付した符号と同一の符号で参照する。
【０１０１】
第１の電圧電流変換回路３１１Ｆは、第１の実施形態の低域ろ波回路３０Ａにおけるトランジスタ３１１Ａおよび電流源３５ａに対応する。第１の電圧電流変換回路３１１Ｆは、トランジスタ３１１Ａと等しい第１のコンダクタンスｇｍ１を呈し、第１の電圧Ｖｐを第１の電流Ｉｉｎに変換する。第１のコンダクタンスｇｍ１は、バイアス制御信号ＣＳ１によって変更可能である。第１の電圧電流変換回路３１１Ｆは、本発明の、第１のフィルタ手段が有する回路要素に相当し、容量素子３１２とともに、第１のフィルタ手段３１Ｆを構成している。
【０１０２】
第２の電圧電流変換回路３２Ｆは、第１の実施形態の低域ろ波回路３０Ａにおけるトランジスタ３２１Ａおよび第２の電流源３５ｂに対応する。第２の電圧電流変換回路３２Ｆは、本発明の電流生成手段に相当するものであり、トランジスタ３２１Ａと等しい第２のコンダクタンスｇｍ２を呈し、第１の電圧Ｖｐを第２の電流Ｉｏｕｔに変換する。第２のコンダクタンスｇｍ２は、バイアス制御信号ＣＳ１によって変更可能である。
【０１０３】
以上のように構成された低域ろ波回路３０Ｆの伝達特性は、第１の実施形態の低域ろ波回路３０Ａと同様に、式（８）に示したものとなる。また、動作についても低域ろ波回路３０Ａと同様である。したがって、第２の電圧電流変換回路３２Ｆが呈する第２のコンダクタンスｇｍ２を、第１の電圧電流変換回路３１１Ｆが呈する第１のコンダクタンスｇｍ１よりも小さく設定することによって、容量素子３３の小型化が可能となり、回路面積を大幅に低減することができる。
【０１０４】
また、電圧電流変換回路３１１Ｆ，３２Ｆは、共通のバイアス制御信号ＣＳ１に応じて、それぞれの第１および第２のコンダクタンスｇｍ１，ｇｍ２を変更するようになっている。これにより、低域ろ波回路３０Ｆのフィルタ特性を動的に変更することができる。
【０１０５】
以上、本実施形態によると、第１の電圧電流変換回路３１１Ｆおよび第２の電圧電流変換回路３２Ｆを能動負荷として用いることによって、抵抗素子を実装しなくて済み、回路面積を低減することができる。また、電圧電流変換回路３１１Ｆ，３２Ｆが呈するコンダクタンスをより小さくすることにより、容量素子３１２，３３をより小さくすることができる。また、第２の電圧電流変換回路３２Ｆが呈する第２のコンダクタンスｇｍ２を、第１の電圧電流変換回路３１１Ｆが呈する第１のコンダクタンスｇｍ１に比べて小さくすることにより、フィルタ特性を一定に保ちつつ、容量素子３３を小型化することができる。
【０１０６】
また、本実施形態の低域ろ波回路３０Ｆは、電流生成手段としてカレントミラー回路を用いていない。したがって、カレントミラー回路を用いた場合と比べてオフセット電流が生じにくくなり、より精度の高いフィルタ特性を得ることができる。
【０１０７】
（第７の実施形態）
図１６は、本発明の第７の実施形態の低域ろ波回路を示す。本実施形態の低域ろ波回路３０Ｇは、第１の低域ろ波回路部３０ａおよび第２の低域ろ波回路部３０ｂを備え、第１の入力信号である電流Ｉｐ+と第２の入力信号である電流Ｉｐ-との差動信号を入力とし、第１の出力信号である電圧Ｖｏｕｔ+と第２の出力信号である電圧Ｖｏｕｔ-との差動信号を出力する。
【０１０８】
低域ろ波回路３０Ｇは、第１および第２の低域ろ波回路部３０ａ，３０ｂとして、いずれも、第１の実施形態の低域ろ波回路３０Ａと同等の構成のものを用いる。第１の低域ろ波回路部３０ａは、電流Ｉｐ+を入力とし、電圧Ｖｏｕｔ+を出力とする。一方、第２の低域ろ波回路部３０ｂは、電流Ｉｐ-を入力とし、電圧Ｖｏｕｔ-を出力とする。なお、第１および第２の低域ろ波回路部３０ａ，３０ｂの個々の構成および動作については、本発明の第１の実施形態ですでに説明しているので、ここでは説明を省略する。
【０１０９】
以上、本実施形態によると、低域ろ波回路の入出力信号を差動信号とすることにより、同相の電源ノイズの耐性を向上させることができる。また、第１および第２の低域ろ波回路部３０ａ，３０ｂとして第１の実施形態の低域ろ波回路３０Ａを適用することにより、第１および第２の低域ろ波回路部３０ａ，３０ｂのそれぞれにおける容量素子３３を小型化し、低域ろ波回路３０Ｇ全体としての回路面積を大幅に低減することができる。
【０１１０】
なお、第１および第２の低域ろ波回路部３０ａ，３０ｂは、第１の実施形態の低域ろ波回路３０Ａであることに限定されない。第１および第２の低域ろ波回路部３０ａ，３０ｂとして、互いに同等のフィルタ特性を持つものが適用されればよい。したがって、第１から第６までの実施形態の低域ろ波回路３０Ａ〜３０Ｆを、第１および第２の低域ろ波回路部３０ａ，３０ｂのいずれかに適用が可能である。また、第１および第２の低域ろ波回路部３０ａ，３０ｂの少なくとも一方に、本発明の低域ろ波回路が適用されることにより、低域ろ波回路３０Ｇの回路面積低減の効果を得ることができる。
【０１１１】
（第８の実施形態）
図１７は、本発明の第８の実施形態の低域ろ波回路を示す。本実施形態の低域ろ波回路３０Ｈもまた、第１の入力信号である電流Ｉｐ+と第２の入力信号である電流Ｉｐ-との差動信号を入力とし、第１の出力信号である電圧Ｖｏｕｔ+と第２の出力信号である電圧Ｖｏｕｔ-との差動信号を出力する。低域ろ波回路３０Ｈは、特に、第６の実施形態の低域ろ波回路３０Ｆを差動化したものである。
【０１１２】
第１の差動電圧電流変換回路３１１Ｈは、本発明の、第１のフィルタ手段が有する回路要素に相当する。第１の差動電圧電流変換回路３１１Ｈは、第１の電圧として、電圧Ｖｐ+と電圧Ｖｐ-との電圧差を入力とし、第１の電流として、電流Ｉｉｎ-および電流Ｉｉｎ-を出力する。電流Ｉｉｎ+および電流Ｉｉｎ-の大きさは、第１の差動電圧電流変換回路３１１Ｈが呈する第１のコンダクタンスによって決まる。第１の差動電圧電流変換回路３１１Ｈは、容量素子３１２Ｈとともに、第１のフィルタ手段３１Ｈを構成する。
【０１１３】
第２の差動電圧電流変換回路３２Ｈは、本発明の電流生成手段に相当する。第２の差動電圧電流変換回路３２Ｈは、第１の電圧として、電圧Ｖｐ+と電圧Ｖｐ-との電圧差を入力とし、第２の電流として、電流Ｉｏｕｔ+および電流Ｉｏｕｔ-を出力する。電流Ｉｏｕｔ+および電流Ｉｏｕｔ-の大きさは、第２の差動電圧電流変換回路３２Ｈが呈する第２のコンダクタンスによって決まる。この第２のコンダクタンスは、第１の差動電圧電流変換回路３１１Ｈが呈する第１のコンダクタンスに対して所定比となっている。
【０１１４】
容量素子３３ａ，３３ｂは、本発明の第２のフィルタ手段に相当する。容量素子３３ａ，３３ｂは、第２の差動電圧電流変換回路３２Ｈによって生成された電流Ｉｏｕｔ+および電流Ｉｏｕｔ-をそれぞれ入力とし、第２の電圧を出力する。この場合、第２の電圧は、電圧Ｖｏｕｔ-と電圧Ｖｍ-との差と、電圧Ｖｏｕｔ+と電圧Ｖｍ+との差との電圧差である。
【０１１５】
差動演算増幅器３４Ｈは、本発明の加算手段に相当する。差動演算増幅器３４Ｈは、容量素子３３ａ，３３ｂのそれぞれを負帰還部分に有し、電圧Ｖｐ+と電圧Ｖｐ-との電圧差を非反転入力端子への入力とし、低域ろ波回路３０Ｈの出力信号として、電圧Ｖｏｕｔ+と電圧Ｖｏｕｔ-との電圧差を出力する。
【０１１６】
以上、本実施形態によると、低域ろ波回路の入出力信号を差動信号とすることにより、同相の電源ノイズの耐性を向上させることができる。また、第２の差動電圧電流変換回路３２Ｈが呈する第２のコンダクタンスを、第１の差動電圧電流変換回路３１１Ｈが呈する第１のコンダクタンスよりも小さくすることによって、容量素子３３ａ，３３ｂを小型化することができる。これにより、低域ろ波回路３０Ｈの回路面積を大幅に低減することができる。
【０１１７】
（第９の実施形態）
図２の低域ろ波回路３０Ａでは、電荷転送の手段としてカレントミラー回路３２Ａを用いている。しかし、一般に、カレントミラー回路においては、入力側および出力側のトランジスタの特性のばらつきなどによってリーク電流、すなわち、オフセット電流が生じてしまう。このため、場合によっては、図２に示したようなオフセット補償手段３６を設けることが必要となることは、すでに述べたとおりである。
【０１１８】
電荷転送手段としては、カレントミラー回路以外にもスイッチトキャパシタ回路を用いることができる。そして、スイッチトキャパシタ回路では、カレントミラー回路とは異なりオフセット電流が生じることがない。そこで、カレントミラー回路に代えてスイッチトキャパシタ回路を電荷転送手段として用いて、低域ろ波回路を構成することを考える。
【０１１９】
図１８は、本発明の第９の実施形態の低域ろ波回路を示す。本実施形態の低域ろ波回路３０Ｉは、容量素子３１２、スイッチトキャパシタ回路３１１Ｉおよび３２Ｉ、容量素子３３、および演算増幅器３４Ａを備えた２次の能動フィルタである。以下、第１の実施形態と異なる点についてのみ説明する。第１の実施形態と同様の構成要素については、説明を省略し、図２に付した符号と同一の符号で参照する。なお、低域ろ波回路３０Ｉは、半導体集積回路として構成することが可能である。
【０１２０】
スイッチトキャパシタ回路３１１Ｉおよび３２Ｉは、寄生容量不感型あるいはＰ．Ｉ．（Parasitic Insensitive）型とも称されるタイプのものであり、容量素子３１２とともに、第１のフィルタ手段３１Ｉを構成している。スイッチトキャパシタ回路３１１Ｉおよび３２Ｉは、クロックＣＫが所定の論理レベル、たとえば、“Ｈ”のとき、電流Ｉｐの入力側に電気的に接続される（第１の接続状態）。これにより、第１の電圧Ｖｐに応じて、スイッチトキャパシタ回路３１１Ｉおよび３２Ｉに第１の電流Ｉｉｎが流れる。すなわち、スイッチトキャパシタ回路３１１Ｉおよび３２Ｉは、第１のフィルタ手段３１Ｉにおける回路要素に相当する。一方、クロックＣＫの反転であるクロック／ＣＫが所定の論理レベル、たとえば、“Ｈ”のとき、スイッチトキャパシタ回路３１１Ｉは基準電圧に電気的に接続されるとともに、スイッチトキャパシタ回路３２Ｉは容量素子３３に電気的に接続される（第２の接続状態）。これにより、容量素子３３は、スイッチトキャパシタ回路３２Ｉから第２の電流Ｉｏｕｔを受ける。すなわち、スイッチトキャパシタ回路３２Ｉは、電流生成手段に相当する。
【０１２１】
ここで、スイッチトキャパシタ回路３１１Ｉおよび３２Ｉの合計容量値とスイッチトキャパシタ回路３２Ｉの容量値との比を、１：α（ただし、０＜α＜１）に設定する。これにより、第２の電流Ｉｏｕｔは第１の電流Ｉｉｎのα倍となり、容量素子３３の容量値を小さくすることができる。図４に関して説明したように、“α”は１／１０〜１／１００程度にまで小さくすることが可能である。
【０１２２】
スイッチトキャパシタ回路３１１Ｉおよび３２Ｉのスイッチング速度が低域ろ波回路３０Ｉの時定数に比べて十分に速ければ、低域ろ波回路３０Ｉは、図４の低域ろ波回路３０Ａと同等の伝達特性となる。スイッチトキャパシタ回路３１１Ｉおよび３２Ｉのスイッチング用のクロックＣＫとして、たとえば、低域ろ波回路３０Ｉをループフィルタとして内蔵するＰＬＬの入力クロックを用いることができる。また、スイッチング速度が速いほどスイッチトキャパシタ回路における容量素子の容量値が小さくて済むため、ＰＬＬの出力クロックなどの、より高周波のクロックを用いることが好ましい。
【０１２３】
以上、本実施形態によると、オフセット電流が生じないため、オフセット補償手段を設ける必要がない。したがって、図４の低域ろ波回路３０Ａよりも回路規模を縮小することができる。さらに、スイッチトキャパシタ回路は、一般に熱雑音などの原因となる抵抗成分を含んでいない。このため、カレントミラー回路を用いる場合に比べて、対ノイズ特性が向上する。
【０１２４】
なお、本実施形態では、スイッチトキャパシタ回路３１１Ｉおよび３２Ｉとして、Ｐ．Ｉ．型を用いたが、寄生容量有感型あるいはＰ．Ｓ．（Parasitic Sensitive）型とも称されるタイプのものを用いることもできる。
【０１２５】
また、本実施形態の低域ろ波回路３０Ｉは、図１６の低域ろ波回路３０Ｈにおける第１の低域ろ波回路部３０ａおよび第２の低域ろ波回路部３０ｂのいずれかに適用可能であることは言うまでもない。
【０１２６】
（第１０の実施形態）
図１９は、本発明の第１０の実施形態の低域ろ波回路を示す。本実施形態の低域ろ波回路３０Ｊは、図１８の低域ろ波回路３０Ｉを変形したものであり、容量素子３１２、Ｐ．Ｓ．型のスイッチトキャパシタ回路３１１Ｊおよび３２Ｊ、容量素子３３、および加算手段３４Ｊを備えた２次の能動フィルタである。なお、低域ろ波回路３０Ｊは、半導体集積回路として構成することが可能である。
【０１２７】
スイッチトキャパシタ回路３１１Ｊおよび３２Ｊは、容量素子３１２とともに、第１のフィルタ手段３１Ｊを構成している。スイッチトキャパシタ回路３１１Ｊおよび３２Ｊの動作については、図１８に示したスイッチトキャパシタ回路３１１Ｉおよび３２Ｉの動作と同様であるので、ここでは説明を省略する。
【０１２８】
加算手段３４Ｊは、ボルテージフォロワ回路３４１を備えている。具体的に、本実施形態では、演算増幅器を用いてボルテージフォロワ回路３４１を構成するものとする。
【０１２９】
ボルテージフォロワ回路３４１は、第２の電流Ｉｏｕｔが容量素子３３を流れることによって生じる第２の電圧Ｖ２を入力とする。そして、その出力は、容量素子３１２およびスイッチトキャパシタ回路３１１Ｊのそれぞれの一端に接続される基準電圧となる。したがって、加算手段３４Ｊからは、容量素子３３の両端に生じる第２の電圧Ｖ２と第１のフィルタ手段３１Ｊに生じる第１の電圧とを加算した電圧Ｖｏｕｔが出力される。
【０１３０】
低域ろ波回路３０Ｊについても、図１８の低域ろ波回路３０Ｉと同様に、スイッチトキャパシタ回路３１１Ｊおよび３２Ｊの合計容量値とスイッチトキャパシタ回路３２Ｊの容量値との比を、１：α（ただし、０＜α＜１）に設定することにより、容量素子３３の容量値を小さくすることができる。また、スイッチトキャパシタ回路３１１Ｊおよび３２Ｊのスイッチングを制御するクロックＣＫとして、低域ろ波回路３０Ｊをループフィルタとして内蔵するＰＬＬの入力クロックや出力クロックなどを用いることができる。
【０１３１】
以上、本実施形態によると、第９の実施形態と同様の効果、すなわち、回路規模の縮小や対ノイズ特性の向上を得ることができる。
【０１３２】
ところで、図１８の低域ろ波回路３０Ｉおよび図１９の低域ろ波回路３０Ｊにおいて、スイッチトキャパシタ回路を２個並列に接続して、新たなスイッチトキャパシタ回路とすることができる。図２０は、並列接続されたスイッチトキャパシタ回路を示す。同図（ａ）は、Ｐ．Ｓ．型を並列接続したものであり、同図（ｂ）は、Ｐ．Ｉ．型を並列接続したものである。いずれのタイプについても、並列接続された一方が、端子Ｔ１に電気的に接続されるとき、他方は端子Ｔ２に電気的に接続される。このように並列接続されたスイッチトキャパシタ回路については、単独のものと比較して、サンプリングレートが倍であり、スイッチングによる容量変動が生じることがない。
【０１３３】
なお、図１８の低域ろ波回路３０Ｉでは、並列接続されたＰ．Ｉ．型のスイッチトキャパシタ回路および並列接続されたＰ．Ｓ．型のスイッチトキャパシタ回路のいずれをも用いることができる。
【０１３４】
また、本実施形態の低域ろ波回路３０Ｊは、図１６の低域ろ波回路３０Ｈにおける第１の低域ろ波回路部３０ａおよび第２の低域ろ波回路部３０ｂのいずれかに適用可能であることは言うまでもない。
【０１３５】
（第１１の実施形態）
図２１は、本発明の第１１の実施形態のＰＬＬの構成を示す。本実施形態のＰＬＬは、位相比較器１０と、チャージポンプ回路２０と、ループフィルタ３０Ａと、電圧制御発振器４０と、電圧電流変換回路４１と、バイアス変換回路４２と、Ｎ分周器５０とを備えている。本実施形態のＰＬＬは、逓倍ＰＬＬや同期抽出ＰＬＬやスキュー調整ＰＬＬなどとして利用可能である。利用目的に応じて、Ｎ分周器５０は省略可能である。また、本実施形態のＰＬＬは、半導体集積回路として構成することが可能である。
【０１３６】
本実施形態のＰＬＬにおけるループフィルタ３０Ａには、第１の実施形態の低域ろ波回路３０Ａを適用する。ただし、低域ろ波回路３０Ａにおけるオフセット補償手段３６およびバイアス調整手段３７は省略している。図２１において、ループフィルタ３０Ａの各回路要素には図２と同一の符号を付し、また、ループフィルタ３０Ａの構成および動作の説明を省略する。ループフィルタ３０Ａは、チャージポンプ回路２０が出力するチャージ電流Ｉｐを入力とし、出力信号として電圧Ｖｏｕｔを出力する。ループフィルタ３０Ａにおける容量素子３３の小型化が可能であることは、すでに述べたとおりである。
【０１３７】
チャージポンプ回路２０は、位相比較器１０によって比較された、入力クロックＣＫｉｎと帰還クロックＣＫｄｉｖとの位相差に基づいて、チャージ電流Ｉｐを生成する。チャージポンプ回路２０における電流源２１，２２は、それぞれバイアス制御信号ＣＳ１，ＣＳ２によって、チャージ電流Ｉｐの大きさを変更するようになっている。
【０１３８】
電圧制御発振器４０は、本発明の出力クロック生成手段に相当する。電圧制御発振器４０は、出力クロックＣＫｏｕｔを発振するものであり、ループフィルタ３０Ａから出力される電圧Ｖｏｕｔに基づいて、発振周波数を変化させる。実際には、電圧制御発振器４０は電圧Ｖｏｕｔによって直接制御されるのではく、電圧電流変換回路４１によって電流に変換されたバイアス制御信号ＣＳ１を入力として、出力クロックＣＫｏｕｔの周波数を変化させる。
【０１３９】
電圧電流変換回路４１は、本発明のバイアス制御手段に相当する。電圧電流変換回路４１は、ループフィルタ３０Ａから出力される電圧Ｖｏｕｔを、バイアス制御信号ＣＳ１に変換する。バイアス制御信号ＣＳ１は、上記の電圧制御発振器４０のほかに、チャージポンプ回路２０における電流源２１およびループフィルタ３０Ａにおける電流源３５ａ，３５ｂを制御する。また、バイアス制御信号ＣＳ１は、バイアス変換回路４２によってバイアス制御信号ＣＳ２に変換された後、チャージポンプ回路２０における電流源２２を制御する。バイアス変換回路４２は、電流源２２のバイアス制御の極性が他のものとは異なるため、設けるものである。さらに、バイアス制御信号ＣＳ１は、ループフィルタ３０Ａにおける演算増幅器３４Ａの帯域特性を制御する。
【０１４０】
上記のバイアス制御信号ＣＳ１，ＣＳ２による電流源２１，２２，３５ａ，３５ｂの制御について、これら電流源から出力される電流の大きさが同程度に変化するようにする。すなわち、電流源２１，２２から出力されるチャージ電流Ｉｐの大きさがＡ倍にされる場合、電流源３５ａ，３５ｂから出力される第１および第２のバイアス電流Ｉｂ１，Ｉｂ２の大きさもまたＡ倍にするようにする。
【０１４１】
次に、以上のように構成されたＰＬＬの動作について、特に、ダンピングファクタの調整方法について詳細に説明する。なお、ＰＬＬに上記のループフィルタ３０Ａを適用するとＰＬＬのループ次数は３次となるが、３次ループの伝達関数を持つＰＬＬの解析は困難であるので、ここでは近似的に２次ループとして説明する。
【０１４２】
２次の能動タイプのループフィルタを備えたＰＬＬの応答特性は、次の式（９）の自然周波数ωｎおよび式（１０）のダンピングファクタζによって決まる。ここで、Ｋｏは、電圧制御発振器４０のゲインである。
【０１４３】
【数５】
2005520455.tif 000007
【０１４４】
式（９）の自然周波数ωｎを決定する変数のうち、回路的に容易に変化させることができるものは、チャージ電流Ｉｐである。そこで、ＰＬＬの発振周波数に応じてループ帯域幅、すなわち自然周波数ωｎを変化させるとき、一般に、チャージ電流Ｉｐを変化させる。
【０１４５】
チャージ電流Ｉｐを変化させると、式（１０）のダンピングファクタζも同時に変化してしまう。しかし、ＰＬＬの応答性を安定化するためにも、ダンピングファクタζは一定であることが好ましい。それには、式（１０）において、チャージ電流Ｉｐの変化率Ａに対して、容量値“Ｃ”または抵抗値“Ｒ”の変化率が１／√Ａになるようにしなければならない。
【０１４６】
ここで、トランジスタ３１１Ａのドレインとゲートとは接続されており、いわゆる２乗特性を呈する状態にある。また、トランジスタ３２１Ａのゲートは、トランジスタ３１１Ａのゲートと同電位となるため、トランジスタ３２１Ａもまた２乗特性を呈する状態にある。
【０１４７】
チャージポンプ回路２０における電流源２１，２２が、与えられたバイアス制御信号ＣＳ１，ＣＳ２によって、チャージ電流Ｉｐを変化率Ａで変化させる場合、ループフィルタ３０Ａにおける電流源３５ａ，３５ｂもまた、与えられたバイアス制御信号ＣＳ１によって、第１および第２のバイアス電流Ｉｂ１，Ｉｂ２を変化率Ａで変化させる。この結果、トランジスタ３１１Ａについて、ドレイン電流はＡ倍に、第１のコンダクタンスｇｍ１は√Ａ倍に、そして、ゲート電圧Ｖｐは√Ａ倍になる。すなわち、第１のフィルタ手段の時定数がバイアス変化に応じて変化することになる。同様に、トランジスタ３２１Ａについて、ドレイン電流はＡ倍に、第２のコンダクタンスｇｍ２は√Ａ倍に、そして、ゲート電圧Ｖｍは√Ａ倍になる。
【０１４８】
トランジスタ３１１Ａ，３２１Ａのコンダクタンスｇｍ１，ｇｍ２が√Ａ倍になることは、すなわち、抵抗値Ｒの変化率が１／√Ａになることに等しい。したがって、式（１０）において、チャージ電流Ｉｐの変化率Ａと抵抗値Ｒの変化率１／√Ａとが相殺され、ダンピングファクタζが一定になることがわかる。
【０１４９】
さらに、本実施形態のＰＬＬでは、電圧電流変換回路４１から出力されるバイアス制御信号ＣＳ１に応じて、電圧制御発振器４０の発振周波数が変化し、この変化に合わせて、チャージポンプ回路２０における電流源２１，２２からのチャージ電流Ｉｐ、ループフィルタ３０Ａにおける電流源３５ａ，３５ｂからの第１および第２のバイアス電流Ｉｂ１，Ｉｂ２、およびループフィルタ３０Ａにおける演算増幅器３４Ａの帯域特性が変化する。すなわち、ＰＬＬの発振周波数の変化に適応して、チャージポンプ回路２０およびループフィルタ３０Ａのバイアスを変化させることができる（アダプティブバイアス化）。具体的には、電圧制御発振器４０の発振周波数が低い場合には、チャージ電流Ｉｐおよびループフィルタ３０Ａの第１および第２のバイアス電流Ｉｂ１，Ｉｂ２は小さくなる一方、発振周波数が高い場合には、チャージ電流Ｉｐおよびループフィルタ３０Ａの第１および第２のバイアス電流Ｉｂ１，Ｉｂ２は大きくなる。
【０１５０】
上記のような、アダプティブバイアス化されたＰＬＬについては、すでに知られている（文献１：John G.Maneatis, “Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.31, NO.11, NOVEMBER 1996, pp.1723-1732参照）。しかし、文献１で挙げられた回路方式は、２次の応答を有するＰＬＬに対してのみのアダプティブ化であるのに対し、本実施形態のＰＬＬでは、２次のループフィルタ３０Ａに電圧制御発振器４０を加えた３次応答、さらに、演算増幅器３４Ａの帯域特性の制御を加えた、４次応答のＰＬＬのアダプティブ化を図っている。
【０１５１】
以上、本実施形態によると、ループフィルタ３０Ａにおける容量素子３３の小型化が可能であり、ＰＬＬ全体としての回路面積を大幅に低減することができる。また、ループフィルタ３０Ａにおける第１および第２のバイアス電流Ｉｂ１，Ｉｂ２の大きさを制御することによって、ＰＬＬのダンピングファクタζを一定に調整することができる。これにより、ＰＬＬの発振周波数にかかわらず、常に最適な応答特性を保つことが可能である。また、ダンピングファクタζを調整するための抵抗ラダー回路などを実装する必要がなくなり、ＰＬＬの回路面積を低減することができる。
【０１５２】
また、ＰＬＬの発振周波数に応じて、適応的に、チャージ電流Ｉｐ、ループフィルタ３０Ａにおける第１および第２のバイアス電流Ｉｂ１，Ｉｂ２および演算増幅器３４Ａの帯域特性が変化する。これにより、広範囲な発振周波数で、ＰＬＬの応答特性を最適に保つことができる。また、電流源２１，２２，３５ａ，３５ｂに基準電圧を供給するバンドギャップリファレンスを省略することができ、ＰＬＬの回路面積をより一層低減することができる。
【０１５３】
なお、チャージ電流Ｉｐおよびループフィルタ３０Ａの第１および第２のバイアス電流Ｉｂ１，Ｉｂ２は、必ずしも、電圧電流変換回路４１から出力されるバイアス制御信号ＣＳ１に基づいて制御されるようにする必要はない。また、演算増幅器１３３Ａの帯域特性は、必ずしも制御可能にしなくてもよい。このように、ＰＬＬをアダプティブ化しない場合であっても、回路面積の低減は可能である。
【０１５４】
また、本実施形態では、ループフィルタ３０Ａとして、第１の実施形態の低域ろ波回路３０Ａを用いているが、本発明はこれに限定されるものではない。たとえば、第２から第６までの実施形態の低域ろ波回路３０Ｂ〜３０Ｆ、および第９および第１０の実施形態の低域ろ波回路３０Ｉおよび３０Ｊを用いてもよいし、これら以外の構成の低域ろ波回路を用いてもよい。
【０１５５】
（第１２の実施形態）
図２２は、本発明の第１２の実施形態の遅延ロックループ回路（ＤＬＬ）の構成を示す。本実施形態は、第１１の実施形態のＰＬＬの一部を置き換えて、ＤＬＬとしたものである。以下、第１１の実施形態と異なる点についてのみ説明する。第１１の実施形態と同様の構成要素については説明を省略し、図２１に付した符号と同一の符号で参照する。
【０１５６】
本実施形態のＤＬＬにおけるループフィルタ３０Ｆには、第６の実施形態の低域ろ波回路３０Ｆを適用する。図２１において、ループフィルタ３０Ｆの各回路要素には図１５と同一の符号を付し、また、ループフィルタ３０Ｆの構成および動作の説明を省略する。ループフィルタ３０Ｆは、チャージポンプ回路２０が出力するチャージ電流Ｉｐを入力とし、出力信号として電圧Ｖｏｕｔを出力する。ループフィルタ３０Ｆにおける容量素子３３の小型化が可能であることは、すでに述べたとおりである。
【０１５７】
ループフィルタ３０Ｆにおける電圧電流変換回路３１１Ｆ，３２Ｆが呈する第１および第２のコンダクタンスｇｍ１，ｇｍ２は、バイアス制御信号ＣＳ１によるチャージ電流Ｉｐの変化率Ａに対して、変化率√Ａとなるようにする。これにより、第１１の実施形態で説明したように、チャージ電流Ｉｐの変化に対して、ダンピングファクタζが一定になるように調整することができる。
【０１５８】
電圧制御遅延回路４０Ａは、本発明の出力クロック生成手段に相当する。電圧制御遅延回路４０は、ループフィルタ３０Ｆから出力される電圧Ｖｏｕｔに基づいて、入力とする入力クロックＣＫｉｎを遅延させた出力クロックＣＫｏｕｔを生成する。実際には、電圧制御遅延回路４０Ａは電圧Ｖｏｕｔによって直接制御されるのではく、電圧電流変換回路４１によって電流に変換されたバイアス制御信号ＣＳ１によって与えられるバイアスに応じた遅延量で、出力クロックＣＫｏｕｔを生成する。
【０１５９】
以上、本実施形態によると、ループフィルタ３０Ｆにおける容量素子３３の小型化が可能であり、ＤＬＬ全体としての回路面積を大幅に低減することができる。また、ループフィルタ３０Ｆにおける電流電圧変換回路３１１Ｆ，３２Ｆが呈するコンダクタンスを制御することによって、抵抗ラダー回路などを実装することなく、ＤＬＬのダンピングファクタζを一定に調整することができる。
【０１６０】
なお、本実施形態では、ループフィルタ３０Ｆとして、第６の実施形態の低域ろ波回路３０Ｆを用いているが、本発明はこれに限定されるものではない。たとえば、第１から第５までの実施形態の低域ろ波回路３０Ａ〜３０Ｅ、および第９および第１０の実施形態の低域ろ波回路３０Ｉおよび３０Ｊを用いてもよいし、これら以外の構成の低域ろ波回路を用いてもよい。
【０１６１】
（第１３の実施形態）
第１１の実施形態のように、ＰＬＬをアダプティブバイアス化した場合、電圧電流変換回路４１からの出力電流がゼロとなったとき、バイアス制御信号ＣＳ１によって、チャージ電流Ｉｐやループフィルタ３０Ａの第１および第２のバイアス電流Ｉｂ１，Ｉｂ２もまたゼロになるように制御されてしまい、ＰＬＬが静止状態で安定してしまう。したがって、発振周波数を徐々に上げてロックする方法では、起動時に系がゼロの状態で安定してしまい、ＰＬＬが動作しないといった問題がある。そこで、アダプティブバイアス化されたＰＬＬについては、発振周波数を最大の状態から徐々に下げてロックする方法をとる。このため、ＰＬＬにスタートアップ手段を設ける。
【０１６２】
図２３は、本発明の第１３の実施形態のＰＬＬの構成を示す。本実施形態のＰＬＬは、第１１の実施形態のＰＬＬに、スタートアップ手段６０を設けたものである。以下、スタートアップ手段６０について詳細に説明する。
【０１６３】
スタートアップ手段６０は、ループフィルタ３０の出力信号である電圧Ｖｏｕｔを、ループフィルタ３０における加算手段からの出力に設定する第１の状態と、所定のスタートアップ電圧に設定する第２の状態とを切り替える。ＰＬＬの起動時は、第２の状態が設定され、発振周波数が最大の状態からＰＬＬを駆動することができる。
【０１６４】
電圧制御発振器４０の発振周波数が最大の状態からＰＬＬを起動するとき、周波数が上昇しすぎるとＮ分周器５０が誤動作を起こしてしまい、帰還クロックＣＫｄｉｖの周波数をゼロにしてしまうことがある。こうなると、位相比較器１０は、発振周波数を上げようと系を制御し、いわゆるデッドロック状態に陥ってしまう。このため、電流電圧変換回路４１の後段にリミッタ回路４３を設け、電圧制御発振器４０へのバイアスに制限を加え、発振周波数が上昇しすぎることがないようにする。
【０１６５】
図２４は、スタートアップ手段の具体例である。スタットアップ手段６０Ａは、演算増幅器３４Ａへの電源供給の有無を切り替えるスイッチ６１と、ループフィルタ３０の出力を電圧Ｖｒｅｆ２に設定するか否かを切り替えるスイッチ６２と、演算増幅器３４Ａの入力端子間の短絡と開放とを切り替えるスイッチ６３からなる。なお、容量素子３３および演算増幅器３４Ａは、ループフィルタ３０における第２のフィルタ手段および加算手段である。
【０１６６】
スタートアップ信号Ｓ＿ＵＰが第１の論理レベル（たとえば、“Ｈ”）のとき、スイッチ６１は開くとともに、スイッチ６２，６３は閉じる。スイッチ６１が開くことによって、演算増幅器３４Ａへの電源は遮断され、演算増幅器３４Ａからの出力がなくなる。代わりにスイッチ６２が閉じることによって、ループフィルタ３０の出力電圧Ｖｏｕｔが、所定のスタートアップ電圧Ｖｒｅｆ２に設定される（第２の状態）。また、スイッチ６３が閉じることによって、容量素子３３に、演算増幅器３４Ａの非反転入力端子側の電圧が与えられる。この電圧は、本発明における第１の電圧にほかならない。すなわち、スタートアップ信号Ｓ＿ＵＰが第１の論理レベルとなることによって、演算増幅器３４Ａは非動作状態となり、ループフィルタ３０の出力が電圧Ｖｒｅｆ２に設定された第２の状態でＰＬＬが起動する。これにより、起動時に系がゼロの状態で安定することを回避することができる。
【０１６７】
ＰＬＬが起動した後、スタートアップ信号Ｓ＿ＵＰを第２の論理レベル（たとえば、“Ｌ”）にする。これにより、スイッチ６１は閉じるとともに、スイッチ６２，６３は開く。スイッチ６２，６３が開くことによって、演算増幅器３４Ａの入力端子間は開放され、また、ループフィルタ３０の出力側から電圧Ｖｒｅｆ２が切り離される。これとともに、スイッチ６１が閉じることによって、演算増幅器３４Ａは動作状態となり、ループフィルタ３０の出力が演算増幅器３４Ａからの出力に設定される（第１の状態）。これにより、ＰＬＬは定常状態で動作可能となる。
【０１６８】
演算増幅器は、反転入力端子と非反転入力端子との電位差を増幅するものである。したがって、演算増幅器３４Ａを、第２の状態における非動作状態から第１の状態における動作状態に切り替える際、入力端子間に電位差が生じていると、瞬間的に過大な出力が発生し、系に乱れが生じてしまう恐れがある。しかし、本実施形態では、第２の状態において、スイッチ６３によって、演算増幅器３４Ａの入力端子間が短絡され、電位差がない状態にされているため、第１の状態に切り替わる際、演算増幅器３４Ａから過大な出力がされることがない。このように、スイッチ６３は、第１の状態において、容量素子３３に第１の電圧を与えるだけではなく、第２の状態に切り替わる際に、演算増幅器３４Ａから過大な出力がされないようにするという役割を果たす。
【０１６９】
ところで、ＰＬＬでは、電圧制御発振器４０の電圧対発振周波数特性を測定するためのテストモードを設けるのが一般的である。そこで、スタートアップ手段６０をテストモードに対応可能に改良することを考える。
【０１７０】
図２５は、テストモードに対応可能なスタートアップ手段の具体例である。スタートアップ手段６０Ｂは、スタートアップ手段６０Ａに、さらに、スイッチ６４，６５を追加したものである。スイッチ６５は、テスト信号ＴＥＳＴに応じて、スタートアップ信号Ｓ＿ＵＰの制御対象として、スイッチ６２とスイッチ６４とを切り替える。スイッチ６４は、ループフィルタ３０の出力を電圧Ｖｒｅｆ３に設定するか否かを切り替える。なお、電圧Ｖｒｅｆ３は外部から供給されるものである。
【０１７１】
テスト信号ＴＥＳＴを第１の論理レベル（たとえば、“Ｈ”）にすることによって、スイッチ６５は、スタートアップ信号Ｓ＿ＵＰの制御対象としてスイッチ６４を選択する。これにより、ＰＬＬはテストモードとなり、ループフィルタ３０の出力を外部電源である電圧Ｖｒｅｆ３に設定してＰＬＬを起動することができる。そして、電圧Ｖｒｅｆ３をさまざまに設定してＰＬＬを起動することにより、電圧対発振周波数特性を測定することができる。
【０１７２】
一方、テスト信号ＴＥＳＴを第２の論理レベル（たとえば、“Ｌ”）にすることによって、テストモードが解除される。これにより、ループフィルタ３０の出力を内部電源である電圧Ｖｒｅｆ２に設定してＰＬＬを起動することができる。
【０１７３】
以上、本実施形態によると、アダプティブバイアス化されたＰＬＬにスタートアップ手段６０を設けることにより、起動時に系がゼロの状態で安定化し、ＰＬＬが動作しなくなることを回避することができる。また、スタートアップ手段６０をテストモード対応可能にすることによって、電圧制御発振器４０の電圧対発振周波数特性を容易に測定することができる。
【０１７４】
なお、本実施形態では、演算増幅器３４Ａの出力を停止するのに、スイッチ６１によって電源供給を遮断しているが、本発明はこれに限定されるものではない。たとえば、第１の状態において、演算増幅器３４Ａの出力側がハイ・インピーダンスになるようにすることによっても、実質的に演算増幅器３４Ａの出力を停止することが可能である。このようにしても、上記の効果になんら変わりはない。
【０１７５】
（第１４の実施形態）
図２６は、本発明の第１４の実施形態のフィードバックシステムの構成を示す。このうち、同図（ａ）はＰＬＬを示し、同図（ｂ）はＤＬＬを示す。本実施形態のフィードバックシステムは、ループフィルタ３０として、差動信号を入出力とするものを用いている。また、電圧制御発振器４０および電圧制御遅延回路４０Ａとして、差動信号を入力とするものを用いている。
【０１７６】
本実施形態のフィードバックシステムにおけるループフィルタ３０として、たとえば、第７の実施形態の低域ろ波回路３０Ｇまたは第８の実施形態の低域ろ波回路３０Ｈを用いることができる。これにより、フィードバックシステム全体としての回路面積を大幅に削減することができる。
【０１７７】
（第１５の実施形態）
ループフィルタにカレントミラー回路を用いる場合、オフセット電流が発生することはすでに述べたとおりである。ループフィルタにオフセット電流が生じると、フィードバックループであるＰＬＬは、そのオフセット電流をキャンセルするように動作し、チャージポンプ回路からチャージ電流を供給する。これにより、ＰＬＬの出力クロックに定常位相誤差が発生してしまうことになる。そこで、定常位相誤差をキャンセル可能なＰＬＬを構成することを考える。
【０１７８】
図２７は、本発明の第１５の実施形態のＰＬＬの構成を示す。本実施形態のＰＬＬは、第１の実施形態などのカレントミラー回路を有する低域ろ波回路をループフィルタ３０Ａとして備え、さらに、定常位相誤差キャンセル回路７０を備えたものである。以下、第１１の実施形態と異なる点についてのみ説明する。第１１の実施形態と同様の構成要素については説明を省略し、図２１に付した符号と同一の符号で参照する。
【０１７９】
定常位相誤差キャンセル回路７０は、位相比較器１０によって比較された入力クロックＣＫｉｎと帰還クロックＣＫｄｉｖとの位相差に基づいて、すなわち、位相比較器１０が出力する信号ＵＰおよびＤＮに応じて電流Ｉ３を生成するチャージポンプ回路７１と、電流Ｉ３を受ける電荷蓄積手段としての容量素子７２と、容量素子７２に生じた電圧に応じて電流Ｉ４を生成する電圧制御電流源７３とを備えている。
【０１８０】
定常位相誤差キャンセル回路７０の動作は次のとおりである。まず、チャージポンプ回路７１は、定常位相誤差として現れる信号ＵＰおよびＤＮを電流Ｉ３に変換する。電流Ｉ３は、容量素子７２によって積分され、その積分電圧に基づいて電流Ｉ４が生成される。そして、電圧制御電流源７３によって生成された電流Ｉ４は、ループフィルタ３０Ａにおけるカレントミラー回路の出力側にフィードバックされる。これにより、ループフィルタに生じるオフセット電流が補償される。
【０１８１】
以上、本実施形態によると、ループフィルタにカレントミラー回路を用いたＰＬＬにおいて、定常位相誤差を自動的にキャンセルすることができる。
【０１８２】
なお、上記の説明では、電圧制御電流源７３によって生成された電流Ｉ４を、ループフィルタ３０Ａにおけるカレントミラー回路の出力側にフィードバックしているが、入力側にフィードバックしてもよい。ただし、この場合、チャージポンプ回路７１が生成する電流Ｉ３をの逆極性にする必要がある。
【０１８３】
また、定常位相誤差キャンセル回路７０を備えたＤＬＬを構成することも可能である。
【０１８４】
（本発明に係るフィードバックシステムの応用例）
本発明のＰＬＬおよびＤＬＬは、大規模な容量素子を必要とせず、回路規模を小規模化することができるため、特に、次のような製品への応用が期待される。
【０１８５】
図２８は、ＩＣカード用のＬＳＩとして、本発明のＰＬＬやＤＬＬを備えたものを用いた例である。ＩＣカードに用いられるＬＳＩは、実装面積に限りがあるため、より小さな回路面積で構成可能な本発明のＰＬＬやＤＬＬは、ＩＣカード用として特に適している。
【０１８６】
図２９は、本発明のＰＬＬやＤＬＬを、チップ・オン・チップ（ＣＯＣ）部品に応用した例である。チップ・オン・チップ構造において、上層の半導体集積回路の回路面積には限りがある。したがって、本発明のＰＬＬやＤＬＬが有効となる。
【０１８７】
図３０は、本発明のＰＬＬやＤＬＬを、ＬＳＩパッド部に実装した例である。チップ・オン・チップ構造と同様に、ＬＳＩパッド部に実装可能な回路面積には限りがある。したがって、本発明のＰＬＬやＤＬＬが有効となる。
【０１８８】
図３１は、本発明のＰＬＬやＤＬＬを、マイクロプロセッサにおけるクロック生成手段として実装した例である。今やマイクロプロセッサには、非常に多くのＰＬＬやＤＬＬが実装されている。そこで、マイクロプロセッサに本発明のＰＬＬやＤＬＬを用いることにより、マイクロプロセッサ全体としての回路面積を大幅に低減することが期待される。したがって、本発明のＰＬＬやＤＬＬをマイクロプロセッサに適用することによって得られる効果は極めて大きいものである。
【０１８９】
以上、本発明の各種実施形態について説明した。なお、上記説明において、カレントミラー回路３２Ａにおけるトランジスタ３１１Ａ，３２１Ａは、ｎチャネルおよびｐチャネルのいずれであってもよい。また、電界効果トランジスタ（ＭＯＳトランジスタ）で構成されるとしているが、バイポーラトランジスタで構成してもよいし、また、ＭＯＳトランジスタとバイポーラトランジスタとを組み合わせて構成してもよい。また、入力側はダイオードであっても構わない。このような変更を加えても、本発明が奏する効果になんら影響を及ぼすものではない。
【０１９０】
また、第１のフィルタ手段における容量素子３１２，３１２´，３１２Ｈや、第２のフィルタ手段である容量素子３３，３３ａ，３３ｂは、たとえば、２層ポリシリコンを用いたもの、ＭＩＭ容量（メタル絶縁体メタル容量）、ＭＯＳトランジスタを用いたＭＯＳ容量などのいずれであってもよい。また、これらを組み合わせて用いて場合でも、本発明が奏する効果をなんら損なうものではない。
【０１９１】
以上のように、本発明によると、低域ろ波回路について、従来と同等のフィルタ特性を有しながらも、回路面積を大幅に低減することができる。特に、第２のフィルタ手段として用いられる容量素子を、従来のものに比べて、１／１０〜１／１００程度にまで縮小することができ、回路面積低減の効果は極めて大きい。また、電流生成手段によって、第１の電流よりも小さな第２の電流を生成することによって、消費電力を低減することができる。
【０１９２】
また、上記のような低域ろ波回路をループフィルタとして備えた位相同期回路や遅延ロックループ回路などのフィードバックシステムについて、抵抗ラダー回路などを実装することなく、ダンピングファクタの調整が可能となる。これにより、フィードバックシステムの回路面積をより一層低減することができる。さらに、ループフィルタの出力に応じて、適応的に、フィードバックシステムの応答特性を調整することができる。これにより、幅広い周波数帯域において、応答特性を最適に保つことができる。
【図面の簡単な説明】
【０１９３】
【図１】本発明の低域ろ波回路の構成図である。
【図２】本発明の第１の実施形態の低域ろ波回路の回路図である。
【図３】図２の低域ろ波回路の伝達特性を説明する図である。
【図４】図２の低域ろ波回路におけるカレントミラー回路のミラー比を変えたとき回路図である。
【図５】図２の低域ろ波回路におけるオフセット補償手段の具体例の回路図である。
【図６】図２の低域ろ波回路におけるオフセット補償手段の別の具体例の回路図である。
【図７】オフセット補償用のレプリカ回路を設けた低域ろ波回路の回路図である。
【図８】図２の低域ろ波回路におけるバイアス調整手段の具体例の回路図である。
【図９】図２の低域ろ波回路におけるバイアス調整手段としての温度補償回路の回路図である。
【図１０】第１の実施形態の低域ろ波回路の変形例である。
【図１１】本発明の第２の実施形態の低域ろ波回路の回路図である。
【図１２】本発明の第３の実施形態の低域ろ波回路の回路図である。
【図１３】本発明の第４の実施形態の低域ろ波回路の回路図である。
【図１４】本発明の第５の実施形態の低域ろ波回路の回路図である。
【図１５】本発明の第６の実施形態の低域ろ波回路の回路図である。
【図１６】本発明の第７の実施形態の低域ろ波回路の回路図である。
【図１７】本発明の第８の実施形態の低域ろ波回路の回路図である。
【図１８】本発明の第９の実施形態の低域ろ波回路の回路図である。
【図１９】本発明の第１０の実施形態の低域ろ波回路の回路図である。
【図２０】並列接続されたスイッチトキャパシタ回路の回路図である。
【図２１】本発明の第１１の実施形態の位相同期回路の構成図である。
【図２２】本発明の第１２の実施形態の遅延ロックループ回路の構成図である。
【図２３】本発明の第１３の実施形態の位相同期回路の構成図である。
【図２４】図２３の位相同期回路におけるスタートアップ手段の具体例の回路図である。
【図２５】テストモードに対応可能なスタートアップ手段の具体例の回路図である。
【図２６】本発明の第１４の実施形態のフィードバックシステムの構成図である。
【図２７】本発明の第１５の実施形態の位相同期回路の構成図である。
【図２８】本発明のＰＬＬやＤＬＬをＩＣカードに応用した例である。
【図２９】本発明のＰＬＬやＤＬＬをＣＯＣ部品に応用した例である。
【図３０】本発明のＰＬＬやＤＬＬをＬＳＩパッド領域に実装した例である。
【図３１】本発明のＰＬＬやＤＬＬをマイクロプロセッサに実装した例である。
【図３２】一般的なＰＬＬの構成図である。
【図３３】一般的なループフィルタの回路図である。
【図３４】従来のフィルタ特性を変更可能なループフィルタの回路図である。
【図３５】従来のフィルタ特性を変更可能なループフィルタの別例の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【国際調査報告】
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