(57)【要約】入力電圧信号を加算するための装置および方法。第１の入力電圧信号２０６および第２の入力電圧信号２０８は、第１のクロック位相２０２の間に第１のキャパシタ２１８および第２のキャパシタ２２８上にそれぞれサンプリングされる。第２のクロック位相２０４に応答して、第１のキャパシタ２１８上に保持された第１のサンプリングされた入力電圧２０６は、増幅器２３０の負の入力端子２３６に結合され、第２のキャパシタ２２８上に保持された第２のサンプリングされた電圧２０８は、増幅器２３０の正の端子２４０に結合される。第２のクロック位相２０４の間に、第１のキャパシタ２１８を介して、増幅器の出力２１６から増幅器の負の入力２３６にフィードバック電圧が提供される。第１の入力電圧信号２０６および第２の入力電圧信号２０８は、第２のクロック位相２０４の間に増幅器２３０において加算されて、サンプリングされた入力電圧信号および出力フィードバックに応答して総和２１６を出力する。それにより、結果的に得られる伝達関数は、キャパシタの不整合および非直線性から独立する。
2005537749.tif 000002
【特許請求の範囲】
【請求項１】
複数の入力信号を加算するための回路であって、
反転入力端子および非反転入力端子ならびに出力端子を有する増幅器と、
第１のクロック位相に応答して、第１の入力信号と第１の基準信号との間に結合されて第１のキャパシタの両端に第１の電圧を記憶する第１のサンプリング回路と、
第１のクロック位相に応答して、第２の入力信号と第２の基準信号との間に結合されて第２のキャパシタの両端に第２の電圧を記憶する第２のサンプリング回路と、
増幅器ならびに第１および第２のサンプリング回路に結合されたスイッチング回路とを備え、スイッチング回路は、第２のクロック位相に応答して、増幅器の反転入力端子と出力端子との間で第１の電圧を記憶する第１のキャパシタを切換え、非反転入力端子と第３の入力信号との間で第２の電圧を記憶する第２のキャパシタをさらに切換える、回路。
【請求項２】
Ｎ位相のクロック信号をさらに備え、前記Ｎ位相のクロック信号は、Ｎ位相のクロック信号の第１および第２のクロック位相ならびに残りのクロック位相を含み、スイッチング回路は、Ｎ位相のクロック信号の第２の位相および残りのクロック位相の選択された１つに応答して、増幅器の反転入力端子と出力端子との間で第１のキャパシタを切換え、非反転入力端子と第３の入力信号との間で第２のキャパシタを切換える、請求項１に記載の回路。
【請求項３】
第１の基準信号は、ＤＣ基準電圧または時変信号を含む、請求項１に記載の回路。
【請求項４】
第１および第２の基準信号は、共通のＤＣ基準電圧を含む、請求項１に記載の回路。
【請求項５】
（ａ）  さらに、
（ｉ）  第２のクロック位相に応答して、第１の入力信号と第１の基準信号との間に結合されて第３のキャパシタの両端に第３の電圧を記憶する第３のサンプリング回路と、
（ii）  第２のクロック位相に応答して、第２の入力信号と第２の基準信号との間に結合されて第４のキャパシタの両端に第４の電圧を記憶する第４のサンプリング回路とを備え、
（ｂ）  スイッチング回路は、第３および第４のサンプリング回路にさらに結合され、スイッチング回路は、第１のクロック位相に応答して、増幅器の反転入力端子と出力端子との間で第３の電圧を記憶する第３のキャパシタを切換え、非反転入力端子と第３の入力信号との間で第４の電圧を記憶する第４のキャパシタをさらに切換える、請求項１に記載の回路。
【請求項６】
少なくとも２つの入力電圧信号を加算するための方法であって、
第１のクロック位相の間に、それぞれ第１および第２のキャパシタ回路上に第１および第２の入力電圧信号をサンプリングするステップと、
第２のクロック位相の間に、第１のキャパシタ回路上に保持された第１のサンプリングされた入力電圧を、増幅器の負の入力端子に結合するステップ、および第２のキャパシタ回路上に保持された第２のサンプリングされた入力電圧を、増幅器の正の入力端子に結合するステップと、
第２のクロック位相の間に第１のキャパシタ回路を介して、増幅器の出力から増幅器の負の入力にフィードバック電圧を提供するステップと、
第２のクロック位相の間に、フィードバック電圧ならびに第１および第２のサンプリングされた入力電圧に応答して、第１および第２の入力電圧信号の総和を出力するステップとを含む、方法。
【請求項７】
第２のキャパシタ回路にシフトレベル電圧を印加して、増幅器の正の入力端子に存在す
る第２のサンプリングされた入力電圧を代数的に変更することにより、第２のクロック位相の間に出力において電圧レベルをシフトするステップをさらに含む、請求項６に記載の方法。
【請求項８】
第２のクロック位相に応答して、第２のキャパシタ回路とシフトレベル電圧との間に電気的接続を生じるために少なくとも１つのスイッチを活性化させるステップをさらに含む、請求項６に記載の方法。
【請求項９】
第２のクロック位相の間に、それぞれ第３および第４のキャパシタ回路上に第１および第２の入力電圧信号をサンプリングするステップと、
第１のクロック位相の間に、第３のキャパシタ回路上に保持された第１のサンプリングされた入力電圧を、増幅器の負の入力端子に結合するステップ、および第４のキャパシタ回路上に保持された第２のサンプリングされた入力電圧を、増幅器の正の入力端子に結合するステップと、
第１のクロック位相の間に第３のキャパシタ回路を介して、増幅器の出力から増幅器の負の入力に第２のフィードバック電圧を提供するステップと、
第１のクロック位相の間に、第２のフィードバック電圧ならびに第１および第２のサンプリングされた入力電圧に応答して、第１および第２の入力電圧信号の総和を出力するステップとをさらに含む、請求項６に記載の方法。
【請求項１０】
第２のキャパシタ回路にシフトレベル電圧を印加して、増幅器の正の入力端子に存在する第２のサンプリングされた入力電圧を代数的に変更することにより、第２のクロック位相の間に出力において電圧レベルをシフトするステップをさらに含む、請求項９に記載の方法。
【請求項１１】
第４のキャパシタ回路にシフトレベル電圧を印加して、増幅器の正の入力端子に存在する第２のサンプリングされた入力電圧を代数的に変更することにより、第１のクロック位相の間に出力において電圧レベルをシフトするステップをさらに含む、請求項９に記載の方法。
【請求項１２】
第１のキャパシタ回路上に保持された第１のサンプリングされた入力電圧を、増幅器の負の入力端子に結合するステップは、第１のキャパシタ回路と増幅器の負の入力端子との間に電気的接続を生じるために、第２のクロック位相に応答して少なくとも１つのスイッチを作動させるステップを含む、請求項６に記載の方法。
【請求項１３】
第２のキャパシタ回路上に保持された第２のサンプリングされた入力電圧を、増幅器の正の入力端子に結合するステップは、第２のキャパシタ回路と増幅器の正の入力端子との間に電気的接続を生じるために、第２のクロック位相に応答して少なくとも１つのスイッチを作動させるステップを含む、請求項６に記載の方法。
【請求項１４】
アナログ−デジタルコンバータ（ＡＤＣ）で用いるためのＡＤＣ段であって、
第１および第２の入力端子ならびにアナログＡＤＣ残余信号を提供するための出力端子を有する増幅器と、
第１のクロック位相に応答して入力電圧信号および相補的な入力電圧信号をそれぞれサンプリングするように結合される第１および第２のキャパシタンスと、
第２のクロック信号に応答して入力電圧信号を受取り、かつ、複数の基準電圧の１つを選択するように結合されるレベルシフト回路と、
第２のクロック位相に応答して、第１のキャパシタンスに結合されて、増幅器の第１の入力端子にサンプリングされた入力電圧信号を提供し、かつ、フィードバックループを介して第１のキャパシタンスに増幅器の出力端子を結合する第１のスイッチ回路と、
第２のクロック位相に応答して、第２のキャパシタンスに結合されて、増幅器の第２の入力端子に、サンプリングされた相補的な入力電圧信号の反転されたバージョンを提供し、かつ、選択された基準電圧に対して第２のキャパシタンスを参照する第２のスイッチ回路とを備え、
増幅器は、選択された基準電圧によってシフトされた相補的な入力信号の反転されたバージョンに入力信号を加算して、以降のＡＤＣ段で用いるためのアナログＡＤＣ残余信号を生成する、ＡＤＣ段。
【請求項１５】
レベルシフト回路は、
入力電圧信号を受取り、かつ、入力電圧信号の電圧に基づいてデジタルコードを提供するように結合されたサブＡＤＣと、
デジタルコードを受取り、かつ、それに応答して複数のスイッチ信号の１つをアサートするように結合されるデコーダ回路と、
各々が複数の基準電圧の異なる１つに結合される複数のスイッチとを含み、
スイッチ信号のうちのアサートされた１つは、複数のスイッチのうちの対応する１つを閉じて、第２のキャパシタンスに、複数の基準電圧のうちの対応する１つを結合して、サンプリングされた相補的な入力電圧の反転されたバージョンに加算する、請求項１４に記載のＡＤＣ段。
【請求項１６】
デジタルコードは、２n個の可能な値を有するｎビットのバイナリコードであり、２n個の可能な値の各々は、複数のスイッチ信号のうちの異なる１つがデコーダ回路によりアサートされ得るようにする、請求項１５に記載のＡＤＣ段。
【請求項１７】
デジタルコードは、３つの可能な値を有する１．５ビットのバイナリコードであり、３つの可能な値の各々は、複数のスイッチ信号のうちの異なる１つがデコーダ回路によりアサートされ得るようにする、請求項１５に記載のＡＤＣ段。
【請求項１８】
第１のキャパシタンスは、上部プレートおよび下部プレートを有する少なくとも１つのキャパシタを含み、
キャパシタの上部プレートは、第１のクロック位相の間に第１のスイッチ回路を介して第１の基準電圧に結合され、第２のクロック位相の間に第１のスイッチ回路を介して増幅器の第１の入力端子に結合され、
キャパシタの下部プレートは、第１のクロック位相の間に第１のスイッチ回路を介して入力電圧信号に結合され、第２のクロック位相の間に第１のスイッチ回路を介して増幅器の出力端子に結合される、請求項１４に記載のＡＤＣ段。
【請求項１９】
第２のキャパシタンスは、上部プレートおよび下部プレートを有する少なくとも１つのキャパシタを含み、
キャパシタの上部プレートは、第１のクロック位相の間に第２のスイッチ回路を介して第２の基準電圧に結合され、第２のクロック位相の間に第２のスイッチ回路を介して増幅器の第２の入力端子に結合され、
キャパシタの下部プレートは、第１のクロック位相の間に第２のスイッチ回路を介して相補的な入力電圧信号に結合され、第２のクロック位相の間に第２のスイッチ回路を介して、レベルシフト回路により選択された基準電圧に結合される、請求項１４に記載のＡＤＣ段。
【請求項２０】
増幅器に結合されて増幅器の第１および第２の入力端子ならびに出力端子の１つ以上に存在する残留電荷を放電して、以降のアナログＡＤＣ残余信号の出力に備え、現在のアナログＡＤＣ残余信号をクリアするリセット回路をさらに備える、請求項１４に記載のＡＤＣ段。
【請求項２１】
入力電圧信号および相補的な入力電圧信号は、差動入力電圧信号の相補的な入力電圧信号を含む、請求項１４に記載のＡＤＣ段。
【請求項２２】
第２のクロック位相に応答して入力電圧信号および相補的な入力電圧信号のそれぞれをサンプリングするように結合された第３および第４のキャパシタンスと、
第１のクロック位相に応答して、入力電圧信号を受取り、かつ、複数の第２の基準電圧の１つを選択するように結合された第２のレベルシフト回路と、
第１のクロック位相に応答して、第３のキャパシタンスに結合されて、増幅器の第１の入力端子にサンプリングされた入力電圧信号を提供し、かつ、第２のフィードバックループを介して第３のキャパシタンスに増幅器の出力端子を結合する第３のスイッチ回路と、
第１のクロック位相に応答して、第４のキャパシタンスに結合されて、増幅器の第２の入力端子に、サンプリングされた相補的な入力電圧信号の反転されたバージョンを提供し、かつ、選択された第２の基準電圧に対して第４のキャパシタンスを参照する第４のスイッチ回路とをさらに備え、
増幅器は、選択された第２の基準電圧によってシフトされた相補的な入力信号の反転されたバージョンに入力信号を加算して、以降のＡＤＣ段で用いるための第２のアナログＡＤＣ残余信号を生成する、請求項１４に記載のＡＤＣ段。
【請求項２３】
増幅器を用いてアナログ入力信号をデジタル信号に変換するための方法であって、
（ａ）  第１のキャパシタ上にアナログ入力信号をサンプリングし、かつ、第２のキャパシタ上にアナログ入力信号の相補をサンプリングするステップと、
（ｂ）  単位利得のフィードバック構成において増幅器の出力と第１の入力端子との間に第１のキャパシタを制御可能な態様で結合することにより、増幅器の第１の入力端子において、サンプリングされたアナログ入力信号を提供するステップと、
（ｃ）  基準電圧の選択された１つと増幅器の第２の入力端子との間に第２のキャパシタを制御可能な態様で結合することにより、増幅器の第２の入力端子において、複数の選択可能な基準電圧の１つによりレベルシフトされた、サンプリングされた相補的なアナログ入力信号を提供するステップと、
（ｄ）  サンプリングされた相補的なアナログ入力信号の反転されたバージョンに、サンプリングされたアナログ入力信号を加算するステップと、以降の変換段で用いるために利用することのできる残余信号を提供するために、基準電圧の選択された１つを減算するステップとを含む、方法。
【請求項２４】
Ｎビットの分解能を有するＭ段のアナログ−デジタル変換の第１のＭ−１段の各々に対し、ステップ（ａ）〜（ｄ）を繰返すステップをさらに含む、請求項２３に記載の方法。
【請求項２５】
Ｍ−１段からの残余信号と、１組の予め定められた基準電圧とを比較することにより、アナログ−デジタル変換のＭ番目のフラッシュ段におけるデジタル信号の最下位ビットを分解するステップとさらに含む、請求項２４に記載の方法。
【請求項２６】
１組の予め定められた基準電圧は、２n−１個の基準電圧を含み、ｎはＭ番目の段の分解能に対応する、請求項２５に記載の方法。
【請求項２７】
Ｎビットの分解能を有するアナログ−デジタル変換のＭ番目の段において、Ｎ−Ｍビットを分解するステップをさらに含む、請求項２６に記載の方法。
【請求項２８】
第１のクロック位相および第２のクロック位相を含む多相クロック信号を提供するステップをさらに含み、ステップ（ａ）は第１のクロック位相の間に実行され、ステップ（ｂ）、（ｃ）、および（ｄ）は、第２のクロック位相の間に実行される、請求項１６に記載
の方法。
【請求項２９】
増幅器の出力と第１の入力端子との間に第１のキャパシタを制御可能な態様で結合するステップは、第２のクロック位相の遷移に応答して、増幅器の出力と第１の入力端子との間に結合された１つ以上のスイッチを活性化させて、それらの間の回路経路を完成するステップを含む、請求項２８に記載の方法。
【請求項３０】
第１のクロック位相の第１の遷移に応答して、アナログ入力信号と基準電圧との間に結合された１つ以上のサンプリングスイッチを活性化させるステップと、第１のクロック位相の第２の遷移に応答してサンプリングスイッチを不活性化するステップとをさらに含む、請求項２９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
この発明は一般に、スイッチトキャパシタ回路に関し、より特定的に、アナログ−デジタルコンバータにおけるスイッチトキャパシタ加算回路およびその使用に関する。
【背景技術】
【０００２】
背景
広範囲の信号処理用途において、ユービキタスなスイッチトキャパシタ電荷転送回路が、これまで長期にわたって用いられてきた。スイッチトキャパシタ回路は、フィルタ、アナログ−デジタルコンバータ（ＡＤＣ）、デジタル−アナログコンバータ（ＤＡＣ）、および他のアナログ／混合信号の適用例に関連してしばしば使用される離散時間系の種別である。従来のスイッチトキャパシタ回路は、増幅器のフィードバックループにおいて、その増幅器の仮想ノードを介して第１の入力キャパシタＣ1から第２のキャパシタＣ2に電荷を転送してＣ1／Ｃ2の転送を生じることによる、伝達関数の係数の作成に基づく。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、増幅器のＤＣ利得および帯域幅が有限であるため、Ｃ1からＣ2への不完全な電荷の転送が生じる。このことは、キャパシタＣ1およびＣ2の整合の不正確さと合わさって、不正確な伝達関数の生成を生じる。多くの適用例、たとえばＡＤＣ、高精度の高Ｑフィルタ等は、伝達関数において極めて高い精度、たとえば０．１％を超える精度を要する。この種の精度は、今日のＣＭＯＳプロセスにおける従来の回路の使用により実現することが事実上不可能である。正確な転送を生じるために、しばしば、キャパシタの値が製造時にトリミングされるか、またはいくつかのアクティブな構成ルーチンが実行されて、小さな値のキャパシタがスイッチインおよびスイッチアウトされる。このような手法は、大量生産には費用がかかる。キャパシタの不整合の問題を減じるために、ダブルポリキャパシタまたは金属−絶縁体−金属（Metal-Insulator-Metal（ＭｉＭ））キャパシタ等の特別なキャパシタを用いることができるが、キャパシタの不整合の問題は解消されない。さらに、仮想接地ノードを介した電圧−電荷および電荷−電圧の変換を用いるこのような回路は、外部からの雑音源に対する耐性に限りがある。なぜなら、仮想接地ノードが、所望しない雑音に対する周知のピックアップ地点であるためである。
【０００４】
先行技術のスイッチトキャパシタ回路、たとえば上述の回路は、アナログ−デジタルコンバータ（ＡＤＣ）、たとえばパイプライン化されたＡＤＣおよびアルゴリズミックＡＤＣの設計でしばしば用いられる。このようなＡＤＣの転送特性は、アナログハードウェアの非直線性により影響を受ける。デジタル誤差補正（ＤＥＣ）論理を用いることにより、増幅器および比較器のオフセットは補正することができても、他の誤差源が残存する。これらの誤差源には、２による乗算（Ｍ×２）の利得関数（サブ−ＤＡＣレベルの減算を含む）の生成の不正確さ、および基準レベルの変動が含まれる。基準レベルの変動は、各段の別個のハードウェアが＋Ｖｒｅｆおよび−Ｖｒｅｆをサンプリングする、パイプライン化されたＡＤＣにおいてのみ問題となる。基準レベルの静的誤差は、アルゴリズミックＡＤＣにとって問題ではない。なぜなら、ＡＤＣの各ローテーションが、同じハードウェアを用いて同じ態様で同じ基準をサンプリングするためである。基準レベルの絶対精度は、基準レベルが安定していて変換の度ごとに変動しない限り、差動実現例においては重要ではない。したがって、全ＡＤＣの精度を制限する、残りの誤差源は、Ｍ×２関数の精度と、ＤＡＣレベルが生成され得る精度を介したサブＤＡＣの精度とである。実際の最新の実現例において、これらの誤差は主に、上述のキャパシタの不整合の問題によって生じる。
【０００５】
この発明は、先行技術のこれらの欠点および他の欠点に対処し、先行技術のスイッチトキャパシタ回路およびＡＤＣが呈する問題に対する解決策を提供する。
【課題を解決するための手段】
【０００６】
発明の概要
さまざまな実施例において、この発明は、複数の入力電圧信号を総和し、かつ、任意のレベルシフトを提供するための方法および装置を提供する。結果的に得られる伝達関数は、キャパシタの不整合および非直線性から独立している。
【０００７】
この発明の一実施例に従い、複数の入力信号を加算するための回路が提供される。この回路は、第１および第２の入力端子と出力端子とを有する増幅器を含む。第１のキャパシタンスは、第１のクロック位相に応答して、第１の入力信号を受取り、そして対応する第１の電圧を記憶するように結合され、第２のキャパシタンスは、第１のクロック位相に応答して、第２の入力信号を受取り、そして対応する第２の電圧を記憶するように結合される。第１のスイッチ回路は、第２のクロック位相に応答して、第１のキャパシタンスに結合されて増幅器の第１の入力端子に第１の電圧を提供し、かつ、フィードバックループを介して第１のキャパシタンスに増幅器の出力端子を結合する。第２のスイッチ回路は、第２のクロック位相に応答して、第２のキャパシタンスに結合されて、増幅器の第２の入力端子に第２の電圧を提供する。この態様で、増幅器は、第１および第２のキャパシタンスの比率から独立した、第１および第２の入力信号の総和に相当する電圧信号を出力する。
【０００８】
この発明の別の実施例に従い、入力電圧信号を加算するための方法が提供される。第１および第２の入力電圧信号は、第１のクロック位相の間に第１および第２のキャパシタ上にそれぞれサンプリングされる。第２のクロック位相に応答して、第１のキャパシタ上に保持された第１のサンプリングされた入力電圧は、増幅器の負の入力端子に結合され、第２のキャパシタ上に保持された第２のサンプリングされた電圧は、増幅器の正の端子に結合される。第２のクロック位相の間に、増幅器の出力から負の増幅器の入力に、第１のキャパシタを介してフィードバック電圧が提供される。第１および第２の入力電圧信号は、第２のクロック位相の間に増幅器において加算され、サンプリングされた入力電圧信号および出力フィードバックに応答してその総和を出力し、それにより、結果的に得られる伝達関数は、キャパシタの不整合および非直線性から独立している。
【０００９】
さまざまな他の実施例において、この発明は、スイッチトキャパシタの構成内におけるキャパシタ間での電荷の転送を必要とせずに、アナログ−デジタル変換に対して正確なレベルシフト、残差の乗算、およびサンプルホールド機能を提供するための方法、装置、およびシステムを提供し、それにより、ＡＤＣの誤差源としてのキャパシタの不整合をなくす。
【００１０】
この発明の一実施例に従い、アナログ−デジタル変換で用いるためのＡＤＣ段が提供される。このＡＤＣ段は、第１および第２の入力端子と、アナログＡＤＣ残余信号を提供するための出力端子とを有する増幅器を含む。第１および第２のキャパシタンスは、第１のクロック位相に応答して、入力電圧信号と、相補的な入力電圧信号とをそれぞれサンプリングする。第１のスイッチ回路は、第２のクロック位相に応答して、第１のキャパシタンスに結合されて、増幅器の第１の入力端子にサンプリングされた入力電圧信号を提供し、かつ、フィードバックループを介して第１のキャパシタンスに増幅器の出力端子を結合する。第２のスイッチ回路は、第２のクロック位相に応答して、第２のキャパシタンスに結合されて、増幅器の第２の入力端子に、サンプリングされた相補的な入力電圧信号の反転されたバージョンを提供する。レベルシフト回路は、入力電圧信号を受取り、かつ、それに応答して複数の基準電圧の１つを選択するように結合される。増幅器は、レベルシフト
回路によってシフトされた相補的な入力信号の反転されたバージョンに入力信号を加算して、以降のＡＤＣ段で用いるためのアナログＡＤＣ残余信号を生成する。この発明の一実施例に従い、差動バージョンおよび／または二重サンプリングバージョンもまた提供される。さらに、この発明の一実施例は、アルゴリズミックＡＤＣおよびパイプライン化されたＡＤＣの構成を含む多数のＡＤＣの構成で用いることができる。
【００１１】
この発明の別の実施例に従い、増幅器を用いてアナログ入力信号をデジタル信号に変換するための方法が提供される。この方法は、第１のキャパシタ上にアナログ入力信号をサンプリングし、かつ、第２のキャパシタ上にアナログ入力信号の相補をサンプリングするステップを含む。サンプリングされたアナログ入力信号は、単位利得のフィードバック構成において増幅器の出力と第１の入力端子との間に第１のキャパシタを制御可能な態様で接続することにより、増幅器の第１の入力端子に提供される。複数の選択可能な基準電圧の１つによってレベルシフトされた、サンプリングされた相補的なアナログ入力信号の反転されたバージョンは、増幅器の第２の入力端子と選択された基準電圧との間に第２のキャパシタを制御可能な態様で結合することにより、増幅器の第２の入力端子に提供される。サンプリングされたアナログ入力信号は、サンプリングされた相補的なアナログ入力信号の反転されたバージョンに加算され、選択された基準電圧が、そこから減算されて、以降の変換段で用いるために利用することのできる残余信号を提供する。
【００１２】
以下の詳細な説明および前掲の請求項において、他のさまざまな実施例が明示されることを認識されるであろう。
【００１３】
この発明のさまざまな局面および利点は、以下の詳細な説明を考察し、かつ、図面を参照することによって明らかになるであろう。
【発明を実施するための最良の形態】
【００１４】
詳細な説明
例示的な実施例の以下の説明において、発明の一部をなす添付の図面を参照する。この図面では、この発明が実施され得るさまざまな態様が例示として示される。この発明の範囲から逸脱することなく構造上および動作上の変更を行なうことができるため、他の実施例を用いてよいことを理解されるべきである。
【００１５】
スイッチトキャパシタ
この発明の例示的な一実施例は、特別な回路または較正のオプションを必要とせずに、任意の出力電圧レベルシフトを備えた、極めて正確かつスケーラブルな加算および減算機能を提供する装置および方法に向けられる。この発明の例示的な実施例は、キャパシタンスの不整合および非直線性の特性を本質的に呈する既存のスイッチトキャパシタ回路に取って代わるものとして働き得る。この発明の例示的な実施例に従い、入力信号が、対応するキャパシタ回路上にサンプリングされ、そこに記憶された、結果的に得られる電圧は、後に緩衝増幅器に結合されて、入力信号の総和／差が求められる。キャパシタ回路間に電荷の転送が生じず、このことが、キャパシタの不整合の問題から独立した伝達関数を提供する。総和の演算中に、キャパシタ回路の１つに基準電圧としてレベルシフト電圧を提供することにより、電圧のレベルシフトも実現され得る。
【００１６】
図１Ａは、この発明の例示的な実施例が対処する、キャパシタの不整合および非直線性という固有の問題を呈する従来のスイッチトキャパシタを示す。アナログサンプリングされたデータ信号の処理関数を生成するための従来の態様は、図１Ａに示す電荷転送段１００に基づく。電荷転送段１００は、１／２クロック期間の遅延を有する非反転の電荷転送段である。
【００１７】
回路１００は、Ｖｉｎ＿１  １０２、Ｖｉｎ＿２  １０４、およびＶｉｎ＿３  １０６と表示された３つの入力信号を含む。Ｖｉｎ＿２  １０４は、増幅器１０８の正の端子が接続される電圧であり、したがって、増幅器１０８の正の端子と負の端子との間の仮想の接地電圧である。一般に、増幅器１０８の正の端子におけるＶｉｎ＿２  １０４は、第１のクロック位相ｃｌｋ１  １１２においてキャパシタＣ1１１０の上部プレートが接続される電圧である。このように接続されていなければ、増幅器１０８の負の入力は、第２のクロック位相ｃｌｋ２  １１４において電圧Ｖｉｎ＿２に戻されなければならないことになり、これによって増幅器１０８の整定速度をかなり下げてしまう。さらに、Ｖｉｎ＿２
１０４は、一般に固定された基準電圧である。電圧Ｖｉｎ＿３  １０６は、必ずしもＶｉｎ＿２  １０４と等価である必要はないが、一般に従来の設計の範囲内にある。
【００１８】
第１のクロック位相ｃｌｋ１  １１２において、信号電圧Ｖｉｎ＿１  １０２は、Ｖｉｎ＿２  １０４に対してＣ1１１０上にサンプリングされる。このことは、スイッチ１１６および１１８がｃｌｋ１  １１２のクロック位相において閉じることにより生じ、それにより、信号電圧Ｖｉｎ＿１  １０２と基準電圧Ｖｉｎ＿２  １０４との間にキャパシタＣ1１１０を配置する。以降のクロック位相ｃｌｋ２  １１４において、スイッチ１１６、１１８、および１２０が開き、スイッチ１２２、１２４、および１２６が閉じる。これにより、キャパシタＣ1１１０とＣ2１２８との上部プレートが結合され、サンプリング位相からのＣ1１１０上の電荷が、正の入力端子と負の入力端子との間の増幅器１０８の仮想接地ノードを介してＣ2１２８に転送される。より具体的には、Ｃ2を介した負のフィードバックが、ｃｌｋ２  １１４の位相のアサーションに応答して、増幅器１０８の入力差動電圧、したがって、Ｃ1の両端の電圧を、仮想接地ノードを介して０に駆動する（議論のため、Ｖｉｎ＿２＝Ｖｉｎ＿３と仮定されたい）。Ｃ1上に蓄積された電荷は、次にＣ2に転送されなければならず、信号電圧Ｖｉｎ＿１  １０２×Ｃ1／Ｃ2の比に等しい出力電圧を生じる。クロック位相の遅延を考慮して、純効果（Ｖｉｎ＿３  １０６＝Ｖｉｎ＿２
１０４と仮定されたい）は、電圧Ｖｏｕｔ１３０が、以下の式１に示す値を有して、出力において利用可能となることである（ここでＴはクロック期間である）。
【００１９】
【数１】
2005537749.tif 000003
上述のように、追加の電圧Ｖｉｎ＿３  １０６は、Ｖｉｎ＿２  １０４と同じである必要はなく、それによって回路１００が、以下の式２によって与えられる伝達関数を有するようにする。
【００２０】
【数２】
2005537749.tif 000004
代替的に、図１Ｂに示すように負の伝達関数を生成することができ、図１Ｂは、遅延を有さない、反転する電荷転送段１５０を示す。電荷転送段１５０は、図１Ａの電荷転送段１００と類似するが、クロック位相がキャパシタ１１０の上部プレート上で切換わる。この電荷転送段１５０には、クロック位相ｃｌｋ１  １１２において入力と出力との間に直接のフィードスルー経路が存在する。Ｖｉｎ＿２  １０４がＶｉｎ＿３  １０６と等価であると仮定すると、この回路に遅延は存在せず、以下の式３によって与えられる出力電圧
を有する。
【００２１】
【数３】
2005537749.tif 000005
図１Ａおよび図１Ｂの増幅器１０８は、その仮想接地ノードを介した電荷の転送（すなわち、活性電荷の再分配）を行なって緩衝を行なうという二重機能を有し、キャパシタ上の電荷に影響を及ぼさずに以降の段が出力電圧を読出すことを可能にする。しかしながら、増幅器のＤＣ利得および帯域幅が有限であることから、不完全な電荷の再分配が生じ、結果的にＣ1からＣ2への不完全な電荷の転送が生じる。このことは、キャパシタＣ1およびＣ2の整合の不正確さと合わさって、不正確な伝達関数の生成を結果的に生じる。多くの適用例、たとえばＡＤＣ、ならびにＦＩＲおよびＩＩＲフィルタ等を含む高精度の狭帯域フィルタは、伝達関数において極めて高い精度、たとえば０．１％を超える精度を必要とする。現在の相補型金属酸化膜半導体（Complementary Metal-Oxide Semiconductor（ＣＭＯＳ））プロセスにおける図１Ａおよび図１Ｂの標準的な回路の使用によってこの種の精度を実現することは、実質的に不可能である。正確な転送を生じるために、しばしば、キャパシタの値が製造時にトリミングされるか、または何らかのアクティブな較正ルーチンが実行されて、小さな値のキャパシタがスイッチインおよびスイッチアウトされる。このような手法は、大量生産には費用がかかる。この発明の例示的な実施例は、これらの問題を解決し、設計により、必要とされる伝達関数の精度を提供する。
【００２２】
図２Ａは、この発明の一実施例の原理を実現する代表的なシングルサンプリング回路２００を示す。回路２００の伝達関数は、キャパシタの不整合から独立しており、特別なオプション、たとえばダブルポリキャパシタまたは金属−絶縁体−金属（ＭｉＭ）キャパシタ、高価なトリミングまたは較正等を必要としない標準的なデジタルＣＭＯＳプロセスで実現され得る。この伝達関数は、電荷の転送が（外部負荷キャパシタに向かうものを除き）増幅器の入力における寄生キャパシタのみに向かう、デルタ−電荷の再分配に基づく。増幅器の仮想接地ノードを介した電荷の転送が生じないことから、この回路は本質的に高精度となり、信号キャパシタの不整合および非直線性の両方から二次的に独立する。この回路は、使用される緩衝器タイプの構成により、少なくとも部分的に、先行技術の解決策よりも高速度である。さらに、この回路は、所望しない雑音に対する周知のピックアップ地点である仮想接地ノードを介した電圧−電荷−電圧の変換を用いない電圧処理が主として行なわれることにより、外部の雑音源に対してより良好な耐性を有する。
【００２３】
図２Ａの代表的なシングルサンプリング回路２００は、２つの反対の位相のクロック信号、すなわちクロック位相ｃｌｋ１  ２０２およびｃｌｋ２  ２０４を含む。アナログサンプリングされたデータ入力信号は、入力信号Ｖｉｎ＿１  ２０６およびＶｉｎ＿２  ２０８として示され、直流（ＤＣ）信号または時変信号のいずれかであり得る。信号Ｖｉｎ＿４  ２１０およびＶｉｎ＿５  ２１２は、ＤＣ信号または時変信号のいずれかであり得る。信号Ｖｉｎ＿３  ２１４は、たとえば可変ＤＣシフトとして用いられて、出力信号Ｖｏｕｔ  ２１６をレベルシフトすることができる。
【００２４】
動作時に、入力信号Ｖｉｎ＿１は、スイッチ２２０および２２２を閉じることにより、クロック位相ｃｌｋ１  ２０２において基準電圧Ｖｉｎ＿５  ２１２に対してキャパシタンスＣ1２１８上にサンプリングされる。示された実施例のクロック位相ｃｌｋ１の間に、スイッチ２２４および２２６も閉じられて、キャパシタンスＣ2２２８上に入力信号Ｖｉｎ＿２  ２０８をサンプリングする。この発明の一実施例では、下部プレートのサンプリングが用いられ、入力信号Ｖｉｎ＿１  ２０６およびＶｉｎ＿２  ２０８は、キャパシ
タンスＣ1２１８およびＣ2２２８の下部プレート上にそれぞれサンプリングされる。キャパシタンスＣ1２１８およびＣ2２２８の上部プレートは、ｃｌｋ１  ２０２の位相の間に基準電圧Ｖｉｎ＿５  ２１２およびＶｉｎ＿４  ２１０にそれぞれ結合される。
【００２５】
次のクロック位相ｃｌｋ２  ２０４において、Ｃ1２１８は、スイッチ２３２および２３４が閉じかつスイッチ２２０および２２２が開くことにより、増幅器２３０の両端に結合される。したがって、キャパシタンスＣ1２１８の上部プレートは、増幅器２３０の負の入力２３６に結合され、キャパシタンスＣ1２１８の下部プレートは、増幅器２３０の出力Ｖｏｕｔ２１６に結合される。この発明の一実施例において、キャパシタンスＣ2２２８は、ｃｌｋ２  ２０４のクロック位相においてスイッチ２３８を閉じることにより、その下部プレートにおいてＶｉｎ＿３  ２１４に結合され得る。さらに、キャパシタンスＣ2２２８の上部プレートは、スイッチ２４２を閉じることにより、ｃｌｋ２  ２０４において増幅器２３０の正の入力端子２４０に結合され得る。この態様で、電圧Ｖｉｎ＿３
２１４は、キャパシタＣ2２２８を介して増幅器２３０の正の端子２４０に結合されて、出力Ｖｏｕｔ２１６において電圧のレベルシフトを提供する。
【００２６】
図２Ａに示すシングルサンプリング回路２００の実現例に対する伝達関数は、電圧の重ね合わせを用いて求めることができ、式４Ａに示す伝達関数を生じる。
【００２７】
【数４】
2005537749.tif 000006
または代替的に、伝達関数は式４Ｂで表記される。
【００２８】
【数５】
2005537749.tif 000007
必ずしもそうではないが一般に、アナログサンプリングされたデータ入力信号Ｖｉｎ＿１およびＶｉｎ＿２は、基準電圧Ｖｒｅｆに設定されたＡＣ接地に対してサンプリングされる。図２Ｂに示す、このＡＣ接地２５２と、ＡＣ接地を基準にしたすべての信号とにより、図２ＡのＶｉｎ＿５  ２１２とＶｉｎ＿４  ２１０との関係は、以下の式５に示すものとなる。
【００２９】
【数６】
2005537749.tif 000008
この式は次いで、以下の式６に示す、簡約化された伝達関数を提供する。
【００３０】
【数７】
2005537749.tif 000009
認識され得るように、式４Ａ、式４Ｂ、および式６は、キャパシタンスＣ1およびＣ2から独立しており、回路２００および２５０は、先行技術の解決策において本質的に呈示されるキャパシタの不整合から独立した加算機能を提供することができる。増幅器の仮想接地ノードを介した電荷の転送が生じず、この設計は本質的に高精度となり、かつ、信号キャパシタの不整合および非直線性の両方から二次的に独立する。さらに、この回路構成が、仮想接地ノードを介した電圧−電荷および電荷−電圧の変換を用いない電圧処理を主として用いるため、この回路構成は、先行技術の解決策よりもはるかに優れた耐雑音性を呈する。これにより、この回路構成は、アナログ性能用に特徴付けられておらず、かつ、特別なアナログオプションを有さない、標準的なデジタルＣＭＯＳプロセスでの使用に適したものとなる。
【００３１】
この発明の一実施例の回路構成によって生成される正確な伝達関数により、この発明は、キャパシタの不整合から生じる二重サンプリングスイッチトキャパシタ回路の典型的かつ固有の問題を有さない、二重サンプリングバージョンに適合され得る。このような二重サンプリング回路の一例を図３に示す。
【００３２】
図３の代表的な二重サンプリング回路３００は、同じく、２つの反対の位相のクロック信号ｃｌｋ１およびｃｌｋ２を含む。アナログサンプリングされたデータ入力信号は、入力信号Ｖｉｎ＿１  ３０２およびＶｉｎ＿２  ３０４として示され、信号Ｖｉｎ＿３  ３０６は、ここでも可変ＤＣシフトとして用いられて、出力信号Ｖｏｕｔ３０８をレベルシフトすることができる。この例において、データ入力信号Ｖｉｎ＿１  ３０２およびＶｉｎ＿２  ３０４は、ＡＣ接地に対してサンプリングされる。
【００３３】
動作時に、入力信号Ｖｉｎ＿１  ３０２およびＶｉｎ＿２  ３０４は、適切なスイッチ３１４、３１６、３１８、および３２０を閉じることにより、クロック位相ｃｌｋ１においてキャパシタンスＣ2３１０およびＣ4３１２のそれぞれ上にサンプリングされる。キャパシタンスＣ2３１０およびＣ4３１２の上部プレートは、ｃｌｋ１の位相の間に接地に結合される。次のクロック位相のｃｌｋ２において、Ｃ2３１０は、スイッチ３２４および３２６が閉じかつスイッチ３１４および３１６が開くことにより、増幅器３２２の両端に結合される。したがって、キャパシタンスＣ2３１０の上部プレートは、増幅器３２２の負の入力３２８に結合され、キャパシタンスＣ2３１０の下部プレートは、増幅器３２２の出力Ｖｏｕｔ３０８に結合される。この発明の一実施例において、キャパシタンスＣ4３１２は、ｃｌｋ２のクロック位相においてスイッチ３３０を閉じることにより、その下部プレートにおいてＶｉｎ＿３  ３０６に結合され得る。さらに、キャパシタンスＣ4３１２の上部プレートは、スイッチ３３４を閉じることにより、ｃｌｋ２において増幅器３２２の正の入力端子３３２に結合され得る。この態様で、電圧Ｖｉｎ＿３  ３０６は、キャパシタＣ4３１２を介して増幅器３２２の正の端子３３２に結合されて、出力Ｖｏｕｔ３０８において電圧のレベルシフトを提供する。認識され得るように、この動作は、図２Ｂに関して説明されたものに類似する。
【００３４】
図３の実施例により、第１のクロック位相（ｃｌｋ１等）における入力Ｖｉｎ＿１  ３０２およびＶｉｎ＿２  ３０４のサンプリングと、以降のクロック位相（ｃｌｋ２等）における出力の送出が、上述のように可能になる。さらに、図３に示す、二重サンプリングされる実施例に従い、入力Ｖｉｎ＿１  ３０２およびＶｉｎ＿２  ３０４は、追加の組の
キャパシタを用いることにより、クロック位相ごとに代わる代わるサンプリングおよび送出されることも可能であり、それによって入力信号は、第２のクロック位相（ｃｌｋ２等）においてサンプリングされ、第１のクロック位相（ｃｌｋ１等）において出力が送出される。このようにして、キャパシタを２倍にしてクロック位相を交互に使用することにより、同じアナログ電力の損失に対し、回路の処理速度を２倍にすることができる。
【００３５】
より具体的には、図３の二重サンプリングされる実施例において、Ｃ1３３６およびＣ3３３８は、Ｃ2３１０およびＣ4３１２に関して説明した機能と同様の機能を実行するが、これらの機能を反対の位相のクロック信号に実行する。したがって、入力信号Ｖｉｎ＿１
３０２は、スイッチ３３８および３４０が閉じると接地に対してキャパシタンスＣ1３３６上にサンプリングされ、このことは、Ｃ2３１０がサンプリングされるときとは反対のクロック位相において生じる。Ｖｉｎ＿２  ３０２がＣ1３３６上にサンプリングされるのと同じクロック位相において、Ｖｉｎ＿２  ３０２もまた、スイッチ３４２および３４４が閉じられることにより、キャパシタンスＣ3３３８上にサンプリングされる。この態様で、Ｖｉｎ＿２  ３０２は、Ｖｉｎ＿２  ３０２がＣ2３１０およびＣ4３１２上にサンプリングされるのと反対のクロック位相においてキャパシタＣ1３３６およびＣ3３３８上にサンプリングされる。
【００３６】
続くクロック位相において、Ｃ1３３６は、スイッチ３４６および３４８が閉じることにより、増幅器３２２の両端に接続される。したがって、キャパシタンスＣ1３３６の上部プレートは、増幅器３２２の負の入力３２８に結合され、キャパシタンスＣ1３３６の下部プレートは、増幅器３２２の出力Ｖｏｕｔ３０８に結合される。この同じクロック位相において、キャパシタンスＣ3３３８の下部プレートは、スイッチ３５０を閉じることにより、その下部プレートにおいてＶｉｎ＿３  ３０６に結合される。さらに、キャパシタンスＣ3３３８の上部プレートは、スイッチ３５２を閉じることにより、このクロック位相において増幅器３２２の正の入力端子３３２に結合され得る。この態様で、電圧Ｖｉｎ＿３  ３０６は、キャパシタＣ3３３８を介して増幅器３２２の正の端子３３２に結合され、出力Ｖｏｕｔ３０８において電圧のレベルシフトを提供する。
【００３７】
このような二重サンプリングされる実施例において追加の回路を用いることにより、入力Ｖｉｎ＿１  ３０２およびＶｉｎ＿２  ３０４は、シングルサンプリングの実現例の２倍の速度で処理され得、それにより、（同じ増幅器のハードウェアが使用されていると仮定した場合に）回路の処理速度を２倍にする。
【００３８】
図３の例示的な回路３００は、以下の式７に示す伝達関数を有する。
【００３９】
【数８】
2005537749.tif 000010
キャパシタの整合から独立して作動することのできる二重サンプリング回路は、シングルサンプリングバージョンに比べ多数の利点を有する。たとえば、二重サンプリング回路は、同じ周波数の非重複クロック（ｃｌｋ１およびｃｌｋ２等）に対し、シングルサンプリング回路の２倍の速度で作動することができる。なぜなら、入力が、ｃｌｋ１およびｃｌ２の位相の両方において処理され得るためである。このように動作速度が上昇するにもかかわらず、二重サンプリング回路が消費するアナログ電力は、シングルサンプリング回路が消費するアナログ電力と同じである。さらに、二重サンプリング回路は、全期間の遅延を提供する。この全期間の遅延は、１／Ｔのサンプリングレートで作動する任意のサン
プルドデータシステムに対する要件である。さらに、アナログサンプリングされたデータから連続した時間データへのインターフェイスとして用いられる場合に全期間（Ｔ）のホールド信号が可能である。シングルサンプリング回路がＴ／２の遅延しか有さないため、アナログサンプリングされたデータのすべてのサンプルがＴの時間期間にのみ利用され得るようにするために、Ｔ／２のさらなる遅延を探さなければならない。
【００４０】
図２Ａ、図２Ｂ、および図３に関して説明した代表的な回路は、キャパシタからの平衡インピーダンスと、シングルエンド増幅器の感度の高い２つの入力端子に付随するスイッチとを示す。これにより、クロック端の間における正確な整定が確実となる。上述のように、これらの回路に関連する伝達関数は、キャパシタ比を含まず、それにより、信号の処理は、公称値Ｃを有する２つの信号キャパシタの不整合から独立して生じる。増幅器の入力ノードにおける寄生キャパシタンスの存在による、二次的な特性の誤差のみが生じる。公称値Ｃのキャパシタまたは入力寄生キャパシタ間のいずれかの不均衡が、絶対的な不均衡に対する二次的な誤差を生じる。
【００４１】
この発明の一実施例に従い、クロック位相制御のさまざまな組合せを用いることができる。上述の例では２つのクロック位相を説明した（ｃｌｋ１およびｃｌｋ２等）が、任意の数の所望のクロック位相を用いてよい。たとえば、３つのクロック位相ｃｌｋ１、ｃｌｋ２、およびｃｌｋ３を用いて、１つのクロック遅延において第１の電圧信号を加算することができ、たとえば２つのクロック遅延において別の電圧信号を加算することができる。これにより、遅延の選択にさらなる多様性および柔軟性が提供される。このことは、延長されたおよび／または可変のクロック遅延から利益を得る回路の適用例に有用であることが考えられる。たとえば、有限および無限インパルス応答（Finite and Infinite Impulse Response（ＦＩＲ／ＩＩＲ））フィルタにおけるようなフィルタ設計の場合、遅延が必要とされることが考えられる。より具体的に、このようなフィルタはｎ次であることが考えられ、ここでは、複数の以前の入力（非再帰型フィルタの場合）および／または複数の以前の出力（再帰型フィルタの場合）を用いて、所望のフィルタ機能を実行する。この発明の一実施例に従った、スイッチトキャパシタの加算器／レベルシフタにおける遅延線の柔軟性は極めて有利である。したがって、伝達関数が、１つ以上の遅延により分離された信号の加算を必要とする場合、この発明の一実施例に従ったさらなるクロック位相の追加が、この機能を提供する。
【００４２】
図４は、この発明の一実施例に従った、Ｎ経路の加算−遅延−シフト回路４００の一例を示す。したがって、図３に示す実施例における二重サンプリングを容易にするために追加のクロック位相を用いる場合、遅延を必要とする回路に対して追加のクロック位相を用いることができる。図４の回路は、図３に関して説明した回路と同様に作動するが、追加のスイッチトキャパシタ回路およびＮ個のクロック位相が設けられる。たとえば、Ｎ個のスイッチトキャパシタ回路４０２、４０４、および４０６が、増幅器４１０の負の入力４０８に結合され、Ｎ個のスイッチトキャパシタ回路４１２、４１４、および４１６が、増幅器４１０の正の入力４１８に結合される。
【００４３】
アナログサンプリングされたデータ入力信号は、入力信号Ｖｉｎ＿１  ４２０およびＶｉｎ＿２  ４２２として示され、信号Ｖｉｎ＿３  ４２４は、やはり可変ＤＣシフトとして用いられて、出力信号Ｖｏｕｔ４２６をレベルシフトすることができる。この例において、データ入力信号Ｖｉｎ＿１  ４２０およびＶｉｎ＿２  ４２２は、ＡＣ接地に対してサンプリングされる。動作時に、入力信号Ｖｉｎ＿１  ４２０およびＶｉｎ＿２  ４２２は、それらのそれぞれのＮ個のスイッチトキャパシタ回路４０２、４０４、４０６、４１２、４１４、および４１６内において、キャパシタンスＣ上にサンプリングされる。たとえば、第１のスイッチトキャパシタ回路４０２および４１２に対するサンプリングは、ｃｌｋ１において生じ、Ｎ−１個のスイッチトキャパシタ回路４０４および４１４に対する
サンプリングは、ｃｌｋＮ−１において生じ、Ｎ個のスイッチトキャパシタ回路４０６および４１６に対するサンプリングは、ｃｌｋＮにおいて生じ、以下同様である。異なるクロック位相において、各スイッチトキャパシタ回路は、その後、増幅器４２６の両端に結合されて、上述の加算／レベルシフト機能を実行することができる。この態様で、入力信号は任意の所望の遅延において加算され得、それにより、たとえばＦＩＲおよびＩＩＲフィルタ回路等の多種多様な異なる回路の実現例の実現を容易にする。
【００４４】
図５は、この発明の一実施例の原理に従った、少なくとも２つの入力電圧信号を加算するための方法を示すフロー図である。５００において、第１の入力電圧信号が、第１のクロック位相の間に第１のキャパシタ上にサンプリングされる。同様に、５０２において、第２の入力電圧信号が、第１のクロック位相の間に第２のキャパシタ上にサンプリングされる。第２のクロック位相において、第１のキャパシタは、５０４において増幅器の負の入力端子に接続するように切換えられ、第２のキャパシタは、５０６において増幅器の正の入力端子に接続するように切換えられる。また、第２のクロック位相の間に、ブロック５０８に示すように、出力電圧が増幅器の出力から増幅器の負の入力に、第１のキャパシタによってフィードバックされる。第１および第２の入力電圧信号の総和は、第２のクロック位相の間においてフィードバック電圧に応答して、ならびに第１および第２のサンプリングされた入力電圧に応答して、５１０において増幅器から出力される。
【００４５】
この発明の一実施例に従った方法およびアーキテクチャの信号処理能力により、アナログサンプリングされたデータ信号の正確な加算および減算がキャパシタの不整合から独立して実施され得る多種多様な適用例において、この発明の使用が可能になる。伝達関数は、キャパシタの非直線性からも独立している。なぜなら、電圧のサンプリングのみが行なわれ、信号キャパシタから信号キャパシタへの電荷の転送が生じないためである。唯一の重要な電荷の転送（負荷キャパシタンスへの電荷の転送を除く）は、増幅器の入力における寄生キャパシタへの転送であり、これは、公称値Ｃを有する信号キャパシタ上に保持される総電荷量のごく一部である。しかしながら、これは伝達関数の精度に影響を及ぼさない。このことは、この明細書において、デルタ−電荷再分配と呼ばれる。なぜなら、唯一の主な電荷の転送が、電荷寄生キャパシタンスに対するものであるためである。
【００４６】
この発明の例示的な一実施例の原理は、多種多様な適用例、たとえば有限および無限インパルス応答フィルタ（ＦＩＲおよびＩＩＲフィルタ）、Ｎ経路フィルタ、遅延線、櫛形フィルタ、積分器、微分器、任意のレベルまでの電圧乗算器、高精度のインバータ、レベルシフタ、電圧乗算器、シングルエンド−差動コンバータおよび差動−シングルエンドコンバータ等で用いることができる。これらの機能は、（同様のハードウェア構成要素を使用すると仮定すると）標準的なＣＭＯＳプロセスにおけるこれまでの回路に比べ、１桁分改善された精度で、かつ、少なくとも２倍の速度で実現され得る。
【００４７】
この発明の例示的な一実施例に従った動作を提供するために、任意の公知の回路構成要素を用いてよいことに注目されるべきである。たとえば、複数のキャパシタが示されている場合に１つのキャパシタを用いてよく、直列および／または並列キャパシタの群を用いてもよい。さらに、容量性特性を呈し、かつ、電荷を蓄積することのできる他の構成要素を用いてよい。別の例として、使用されるスイッチは、スイッチ機能を実行することのできる任意の構成要素であり得る。たとえば、この発明の例示的な一実施例の原理は、電界効果トランジスタ（ＦＥＴ）および変形例、たとえば金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ＪＦＥＴ、ＶＭＯＳ、ＣＭＯＳ等を用いて実現され得る。他のトランジスタ技術、たとえばバイポーラ技術を用いることもできる。スイッチは、電気的に制御された機械的スイッチおよび／または継電器を用いて実現することもできる。速度、効率、消費電力、および他の因子が使用すべきスイッチの種類を決定し、特に有利な一実施例では、所望の速度および消費電力の特性を提供するために、ＣＭＯＳスイッチが実現
される。増幅器の構成要素は、シングルエンド動作を容易にする多種多様な任意の演算増幅器であってよい。
【００４８】
ＡＤＣにおけるスイッチトキャパシタの使用
この発明の別の例示的な実施例は、さまざまなＡＤＣアーキテクチャ、たとえばアルゴリズミックＡＤＣおよびパイプライン化されたＡＤＣのアーキテクチャで用いるためのアナログ−デジタルコンバータ（ＡＤＣ）に向けられる。この発明の別の例示的な実施例に従ったＡＤＣ回路は、１クロックサイクル内において、極めて正確な態様の減算／レベルシフト、残差の乗算、およびサンプルホールド（Ｓ＆Ｈ）の機能をすべて提供する。この発明に従い、これらの機能は、キャパシタの整合から一次的に独立したスイッチトキャパシタ技術を用いて実行される。これにより、キャパシタの整合およびアナログ性能の特徴を有さない新規のデジタル技術プロセス、たとえば相補型金属酸化膜半導体（ＣＭＯＳ）プロセスでの使用が可能になる。
【００４９】
先行技術のＡＤＣ回路、たとえば１．５−ビットのＡＤＣ段において、電荷の転送は、増幅器のフィードバックループにおいて、増幅器の仮想接地ノードを介して、第１の入力キャパシタから第２のキャパシタに生じる。この態様で、入力キャパシタはフィードバックキャパシタに放電し、キャパシタ比（すなわち、入力キャパシタンス／フィードバックキャパシタンス）に比例した出力電圧を生じる。たとえば、フィードバックキャパシタのキャパシタンス値の２倍のキャパシタンス値を有する入力キャパシタを設けることにより、「２」の利得が生じ得る。
【００５０】
他方で、この発明の別の例示的な実施例は、緩衝器として働く増幅器により、キャパシタ電圧のみを加算する。たとえば、１．５−ビットのＡＤＣ段を用いるこの発明の特定の一実施例では、信号電圧が、１つのクロックサイクルにおいて２つのキャパシタ上にサンプリングされ得る。以降のクロックサイクルにおいて、キャパシタの一方は増幅器のフィードバックループに配置され、他方のキャパシタは反転されて、増幅器の負の入力端子と、１．５−ビット段で用いられる予め定められた数の電圧（＋Ｖｒｅｆ、０、−Ｖｒｅｆ等）の任意の１つとの間に接続されて、予め定められた電圧の１つの減算と組合わされた入力サンプル電圧の、効果的な２倍化を生じる。結果的に得られた電圧は、以降のクロックサイクルにおいて出力に保持されて、たとえばパイプラインＡＤＣにおける以降の段によりサンプリングされ得るか、またはアルゴリズミックＡＤＣにおける以降の組のキャパシタにより再びサンプリングされ得る。キャパシタ電圧のみを総和してかつ増幅器を緩衝器として用いることにより、たとえば２による乗算は、キャパシタの絶対値に依存せず、デジタル環境での埋込に適した、極めて誤差に強い解決策を生じる。したがって、チップ面積および消費電力が減じられ、それによって現在のＡＤＣ設計に比べ、電力および面積の性能指数（ＦＯＭ）が向上する。
【００５１】
現在、多数のＡＤＣアーキテクチャが存在しており、設計の選択が、速度、消費電力、必要な面積、複雑性等を含むパラメータに基づいて行なわれることが多い。たとえば、単純かつ高速度のＡＤＣアーキテクチャはフラッシュアーキテクチャであり、多数の並列な比較器回路が、サンプリングされた／保持されたアナログ信号と、さまざまな基準レベルとを比較する。しかしながら、各基準レベルは１つの最下位ビット（ＬＳＢ）分を超えて離れるべきではないため、このようなアーキテクチャには多数の比較器が必要とされ得る。たとえば、ＮビットのＡＤＣは２n個の比較器を必要とする。フルスケール入力が相対的に小さな電圧である場合、ＬＳＢのサイズは相対的に小さくなり、比較器のオフセットが極めて小さなものでなければならなくなるが、このことをＣＭＯＳ等の技術で達成することは難しいことが考えられ、特別な回路技術が必要とされ得る。したがって、フラッシュＡＤＣは一般に、８ビット以下の分解能等の、より小さな分解能のコンバータに限定される。
【００５２】
２段のフラッシュアーキテクチャは、フラッシュＡＤＣの問題のいくつかに対処するために生じた。２段のフラッシュＡＤＣはまず、粗い量子化を行ない、保持された信号が、粗い量子化のアナログバージョンから減算されて、次に、その残差がより精密に量子化される。このことは、標準的なフラッシュＡＤＣアーキテクチャで必要とされる比較器の数を大いに減らすが、段が追加されることにより、信号を処理するためにさらなるクロックサイクルが必要とされる。段間利得を用いて、第２段の比較器についての、より大きな比較器のオフセットを許容する別の改良が生じたが、このことは最終的に、複数段を使用する、パイプライン化されたＡＤＣのアーキテクチャにつながる。パイプライン化されたＡＤＣアーキテクチャの各段でサンプリングされた入力は、その段の特定の分解能、たとえばｎビットに変換される。
【００５３】
１／２ビットの重複を有する、１段につき１ビット分解するＡＤＣアーキテクチャは、「１．５ビット」のＡＤＣアーキテクチャと呼ばれる。この発明の理解を容易にするために、この明細書で行なわれる説明のさまざまな実施例は、このような１．５ビットのアーキテクチャに関して説明される。このようなアーキテクチャの例を以下に明示し、この発明の別の例示的な実施例の原理が説明され得る適切かつ代表的な状況を提供する。しかしながら、当業者は、この明細書に提示される説明から、この発明の別の例示的な実施例が、スケーラブルであり、かつ、他の類似したＡＤＣアーキテクチャにも等しく適用可能であることを認識するであろう。
【００５４】
図６は、典型的な１．５ビットのＡＤＣ段１１００を示すブロック図である。回路１１００は、サンプルホールド（Ｓ＆Ｈ）回路１１０２、１．５ビットのサブＡＤＣ１１０４、１．５ビットのサブＤＡＣ１１０６、減算器１１０８、および乗算器１１１０を含む。パイプライン化されたＡＣＳまたはアルゴリズミックＡＣＳでこのようなアーキテクチャを用いて、最大帯域幅と、構成要素の不整合に対する低い感度とを提供する。なぜなら、各段１１００が、１．５ビットのサブＡＤＣ１１０４に対して＋／−（Ｖｒｅｆ／４）の精度を有する２つの比較器（図示せず）と、１つの乗算器（増幅器等）１１１０とのみを必要とするためである。関連付けられた比較器および増幅器のオフセットは、標準的なデジタル誤差補正（ＤＥＣ）技術を用いて容易に補正され得る。
【００５５】
図６の回路において、入力電圧「Ｉｎ」は、サンプルホールド１１０２によってサンプリングされ、粗いアナログ−デジタルサブコンバータ（サブＡＤＣ）１１０４において１．５ビットのデジタルコードに分解される。１．５ビットのサブＡＤＣにより、３つのコード、たとえば００、０１、および１０のみが可能である。結果的に得られた１．５ビットのコード１１１２は、デジタル誤差補正回路に出力される。このコードはまた、デジタル−アナログサブコンバータ（サブＤＡＣ）１１０６を介して、３つの予め定められたアナログ値、たとえば−Ｖｒｅｆ／２、０、＋Ｖｒｅｆ／２の１つを有する粗いアナログ信号に再び変換される。この結果は、サンプリングされて保持されたアナログ入力信号「Ｉｎ」から、減算器１１０８を介して減算される。結果的に得られたアナログ「残差」は、乗算器１１１０を用いて２倍に増大されて、以降の変換に対する入力電圧となる。
【００５６】
認識され得るように、サブＡＤＣ１１０４の出力のアナログ等価物に（乗算前の）出力の残差を加えたものは、アナログ入力電圧に等しい。したがって、非理想による残差の摂動が、微分非直線性（ＤＮＬ）誤差を生じ得る。効果的にも、増大されたアナログ残差におけるすべての誤差は、最初の変換後に、ＡＤＣの残りの分解能の１ＬＳＢ未満（またはＮビットのレベルにおける総分解能の２ＬＳＢ未満）となるはずである。
【００５７】
図２に示すＮビットのアルゴリズミックＡＤＣ２００は、第１のクロックサイクルにおいて入力信号をサンプリングし、次のＮ−１個のサイクルにおいて１．５ビット段２０２
の出力をサンプリングすることによって形成される。各ローテーションからの１．５ビットデータ２０４は、ＤＥＣ１２０６回路における１ビットの重複に加算され、それにより、１つのローテーションからの最下位ビット（ＬＳＢ）が次のローテーションからの最上位ビット（ＭＳＢ）に加算されるようにする。ＡＤＣの各ローテーションは、ＭＳＢレベルからＬＳＢ−１レベルまでの１つの有効ビットを分解する。最終的なＬＳＢビットは、単純な１ビットフラッシュ１２０８、たとえばそのしきい値が０Ｖに設定された比較器を用いて分解されることが多い。このビット１２１０は加算されず、ＤＥＣ１２０６のパラレルデータ１２１２に連結される。
【００５８】
代替的に、一連のこのような段を用いて、パイプライン化されたＡＤＣ、たとえば図８に示す、パイプライン化された代表的なＡＤＣ３００を形成することができる。パイプライン化されたＡＤＣ１３００は、Ｎ段１３０６に加え、図６に関して説明した段等の一連のＮ−２段１３００、１３０２、…、１３０４を含む。段１３００、１３０２、…、１３０４を用いてＮ−２ビットを分解することができ、最終段１３０８は、最後の２ビットを絶対的に分解するための２ビットのフラッシュである。１．５ビットデータ１３１０、１３１２、…、１３１４および２ビットデータ１３１６は、ＤＥＣ１３１８に提供されて、Ｎビットのパラレルな出力データ１３２０を生じる。パイプラインのサンプリングレートは、フラッシュコンバータが最終段１３０８に対してどのような分解能で使用されるかに最終的に依存して、アルゴリズミックなアーキテクチャの速度の約Ｎ倍の速度である。
【００５９】
完全な１．５ビットのＡＤＣ段の残差の転送特性の一例を図９に示す。この例では、全信号範囲が−Ｖｒｅｆと＋Ｖｒｅｆとの間であると仮定される。伝達関数は、以下の式１により規定される。
【００６０】
【数９】
2005537749.tif 000011
ここでＤは、アナログ入力電圧が、対応する以下の範囲内に収まるか否かに依存して、値｛−１、０、＋１｝の任意の１つを取り得る。
【００６１】
【数１０】
2005537749.tif 000012
式１のＶｏｕｔは、以降のローテーションにおいてアルゴリズミックＡＤＣ内に再びサンプリングされ得るか、またはパイプライン化されたＡＤＣにおける以降の段に対する入力電圧となり得るか、のいずれかである。
【００６２】
実際の実現例において、転送特性は、アナログハードウェアにおける非理想により影響を受ける。以前に示したように、増幅器および比較器のオフセットは、ＤＥＣによって補正され得る。実際の実現例において残存する２つの誤差源は、２による乗算（Ｍ×２）の利得関数（サブＤＡＣレベルの減算を含む）の生成における不正確さと、基準レベルの変動とを含む。基準レベルの変動は、各１．５ビット段における別個のハードウェアが＋Ｖｒｅｆおよび−Ｖｒｅｆをサンプリングする、パイプライン化されたＡＤＣにおいてのみ問題となり、補正されない誤差が段から段へと生じ得る。基準レベルにおける静的誤差は、アルゴリズミックＡＤＣにとって問題ではない。なぜなら、ＡＤＣの各ローテーションが、同じハードウェアを用いて同じ態様で同じ基準をサンプリングするためである。基準
レベルの絶対精度は、基準レベルが作動中の回路の使用可能なダイナミックレンジ内で安定しており変換の度ごとに変動しない限り、差動の実現例においては重要でない。最大でも、利得の転送は、ＤＮＬ／ＩＮＬに影響を及ぼさずに行なわれる。したがって、全ＡＤＣの精度を制限する、残存するただ２つの誤差源は、乗算（Ｍ×２）関数の精度と、ＤＡＣレベル（サブＤＡＣ）とである。従来の実現例において、この誤差は主に、キャパシタの不整合によって生じた。
【００６３】
Ｍ×２およびサブＤＡＣ関数の組合わされた精度は、ミッシングコードがないことを保証するために、ＡＤＣの残りの分解能の１ＬＳＢよりも良好でなければならない。パイプラインの第１段は、ここで最も厳密な要件を有する。なぜなら、ＮビットのＡＤＣに対するＭ×２／サブＤＡＣ関数が、第１段の後に分解されるべきビット数である、少なくともＮ−１ビットに対して正確でなければならないためである。ＮビットのアルゴリズミックＡＤＣに必要とされる分解能は、パイプラインの第１段に必要とされる分解能、すなわちＮ−１ビットと釣り合う。誤差に強い設計を目指して、そして他の誤差源、最も注目すべきは雑音源を明らかにするために、サブＤＡＣを有するＭ×２増幅器の精度は、考え得るすべての誤差源を含んだ後に、残りの分解能の少なくとも０．５ＬＳＢ、すなわちＮビットの精度となるように設計されるべきである。
【００６４】
パイプラインの第１段、またはアルゴリズミックの第１のローテーションにおける利得誤差の影響を、図９に示す。１．５ビット段の２つの比較器の比較器レベルは、それぞれ−Ｖｒｅｆ／４および＋Ｖｒｅｆ／４に設定されている。その段の利得が大きすぎると、Ｍ×２の傾き４００がＭ×２の理想的な傾き４０２よりも大きいオーバーレンジが生じ得ることを認識することができる。これにより、次の段への入力信号が、変換に対する許容可能な最大範囲｛＋Ｖｒｅｆおよび−Ｖｒｅｆ｝を超える。
【００６５】
ＡＤＣの完全な伝達関数に対する影響を、パイプラインの第１段またはアルゴリズミックＡＤＣにおける利得誤差およびサブＤＡＣ誤差に関して図１０Ａ、図１０Ｂ、および図１０Ｃに示す。図１０Ａは、ミッシングコードに対する非単調性および電位を生じるＭ×２における、２よりも大きな利得誤差の影響を示す。理想的な利得が点線１５００上に示されるように２に等しい場合、線１５０２Ａ、１５０２Ｂ、および１５０２Ｃ上に示される、２よりも大きな非理想的な利得誤差は、デジタル出力のミッシングコードを生じ得る。同様に、図１０Ｂは、ミッシングコードを生じるＭ×２における、２未満の利得誤差の影響を示す。図１０Ｂの点線５００上に示されるように、理想的な利得が同じく２に等しい場合、線１５０４Ａ、１５０４Ｂ、および１５０４Ｃ上に示される、２未満の非理想的な利得誤差は、デジタル出力のミッシングコードを生じ得る。さらに、図１０Ｃは、ＡＤＣの第１段のサブＤＡＣ誤差が伝達関数全体に及ぼす影響を示す。理想的な伝達関数は、点線１５０６上に示され、さまざまな代表的なＤＡＣレベルシフト誤差は、線１５０８Ａ、１５０８Ｂ、および１５０８Ｃ上に示され、これらはミッシングコードを生じる。これらの誤差は、キャパシタの不整合および非直線性により生じる。実際に、これらの誤差のすべては、ＭＳＢからＬＳＢのレベルに伝播し、最終的に（および望ましくないことであるが）、全ＡＤＣに対して、急激に変化する伝達関数を生じる。
【００６６】
現在の１．５ビットの設計は、この利得誤差の多くの原因となる特性を呈する。シングルエンドの適用例のための１．５ビット段のスイッチトキャパシタの実現例を図１１Ａに示す。その一部は、先行技術のスイッチトキャパシタ（ＳＣ）回路１６００を含む。スイッチトキャパシタ回路１６００は、増幅器１６０２、名目上等しい２つのキャパシタＣf１６０４およびＣs１６０６、ならびにいくつかのスイッチ１６０８、１６１０、１６１２、１６１４、１６１６、１６１８、および１６２０を含む。２つの反対の位相のクロック信号ｃｌｋ１およびｃｌｋ２は重複しない。スイッチトキャパシタ回路１６００は、先行技術で公知のレベルシフト、２による残差の乗算（Ｍ×２）、およびサンプルホールド
バッファを実施する。電圧しきい値がそれぞれ＋Ｖｒｅｆ／４および−Ｖｒｅｆ／４に設定された比較器１６２２および１６２４を含むサブＡＤＣに、入力信号Ｖｉｎが印加される。同時に、入力信号Ｖｉｎは、Ｃs１６０６およびＣf１６０４上にサンプリングされる。第１のクロック位相ｃｌｋ１の終わりに、ＶｉｎはＣs１６０６およびＣf１６０４上に完全にサンプリングされ、サブＡＤＣ１６２２および１６２４の出力は、ラッチおよびクロック生成器１６２６に関連付けられたラッチによりラッチされて保持される。Ｃf１６０４は、ｃｌｋ２の間に、スイッチ６０８を介して切換えられて増幅器１６０２の両端に配置され、その負のフィードバックループ１６２８を完成する。それと同時に、Ｃs１６０６に接続された入力スイッチ１６１４、１６１６、および１６１８の１つが、クロック信号ｔｏｐ、ｍｉｄ、およびｂｏｔの１つのみを用いるサブＤＡＣにより閉じられる。この態様で、アナログ残余電圧が出力１６３０において生じ、それにより、Ｖｏｕｔが式２に示すように提供されるようにする。
【００６７】
【数１１】
2005537749.tif 000013
ここでは、以下のようになる。
【００６８】
【表１】
2005537749.tif 000014
同じ値を有するようにキャパシタＣs１６０６およびＣf１６０４を選択することにより、式２は、１．５ビット段の式１の理想的な伝達関数に相当するように作成される。基準レベルが正確に生成され得、一般に、高分解能ＡＤＣ（１２ビットレベル等）の実現に対する制限とならない。ＡＤＣの最大分解能を最終的に決定する唯一の要因が、キャパシタの不整合である。この不整合は、現在の最新型設計の性能に２つの影響を及ぼし、１）不整合がＭ×２関数の精度に影響を及ぼすことと、２）不整合が、ＤＡＣレベル｛−Ｖｒｅｆ、０、＋Ｖｒｅｆ｝が生成され得る精度を介したサブＤＡＣの精度に影響を及ぼすこととを含む。
【００６９】
１０ビットの性能を達成するために、Ｃs１６０６とＣf１６０４との間に０．１％のオーダの整合が必要とされる。このことは、特別なキャパシタのオプションを使用せずに、たとえばポリ−ポリキャパシタを使用せずに、標準的なＣＭＯＳプロセスで達成することが現在不可能である。このような特別なキャパシタを用いても、すべてのプロセスコーナーの全体に０．１％の整合を保証するために、キャパシタに対して極めて大きな値（すなわち、多くのピコファラッドのオーダ）が必要とされる。このような大きな値のキャパシタは、大きな面積を必要としかつ著しい消費電力を呈するＡＤＣを生じる原因となる。Ｎ−１段を有するパイプライン化されたＡＤＣについては、このような手法が容認され得ない。代替的に、較正ルーチンを時として用いて、キャパシタの値をトリミングするか、ま
たは後処理ルーチンにおいて利得誤差をデジタル式に較正して除去する。このような補正／較正ルーチンは、先行技術のＡＤＣ回路アーキテクチャに対する処理技術の限界により、１０ビットよりも良好な分解能を得るために必要とされる。複雑な較正ルーチンが存在し、このような較正ルーチンは、変換に対し、面積、消費電力、および待ち時間を追加する。一般に、１ビットにつき多くの（たとえば７までの）クロックサイクルが、キャパシタの不整合の誤差を較正して除去するために必要とされる。さらなる問題点が、キャパシタの直線性であり得る。すなわち、図１１ＡのＣs１６０６およびＣf１６０４における非直線性が、Ｍ×２増幅器６０２に非直線性を生じ、微分非直線性（ＤＮＬ）の誤差および積分非直線性（ＩＮＬ）の誤差を生じる。
【００７０】
耐雑音性および増大するダイナミックレンジの周知の理由に対し、従来のＡＤＣの解決策は、完全な差動増幅器を用いて実現され得る。図１１Ｂは、１．５ビットのＡＤＣ段の差動スイッチトキャパシタの実現例を示す。従来のスイッチトキャパシタの実現例は、差動増幅器１６５０に加え、差動入力信号Ｖｉｎ１６５２および差動出力信号１６５４を含む。このような従来の差動増幅器の実現例において、差動増幅器１６５０が用いられ、キャパシタ間で電荷が転送され、利得を確立するために（たとえば２による乗算）、依然としてキャパシタ比が用いられる。シングルエンドの例において上で述べたように、一方のキャパシタ上のすべての電荷が他方のキャパシタに転送され、この電荷の転送における誤差が、伝達関数全体の誤差を生じる。二重サンプリング技術が用いられる場合、キャパシタンスの不整合および非直線性の問題は悪化するおそれがある。二重サンプリングＡＤＣ段が実現され得、このＡＤＣ段は、第１のクロック位相ｃｌｋ１において入力をサンプリングして第２のクロック位相ｃｌｋ２においてその出力を送出し、また、追加の組のキャパシタを用いることにより、ｃｌｋ２において入力をサンプリングして、ｃｌｋ１においてその出力を送出することもできる。このようにしてキャパシタを２倍にすることにより、同じアナログ電力の損失に対してＡＤＣの変換速度を２倍にすることができる。しかしながら、現在の最新型設計において、二重サンプリングは、ｃｌｋ１およびｃｌｋ２における互いのキャパシタの不整合からの、二重サンプリングチャネルの両方の間で生じるさらなる不整合により、サンプリング周波数のほぼ半分に、所望しない特性を生じる。このような不整合を減らすために、キャパシタは、シングルサンプリングバージョンにおけるよりも一層大きくならなければならず、このことは、所望しないより多くの電力および面積の消費を意味する。主としてこれらの理由のために、現在のＡＤＣの実現例では二重サンプリングが用いられないことが多い。
【００７１】
この発明の別の例示的な実施例は、現在のＡＤＣ技術が呈示する上述の誤差の状態を含む、先行技術のＡＤＣ技術の多数の欠点に対処する。この発明の別の例示的な実施例は、従来のＡＤＣ技術に存在する、Ｍ×２（または他の乗数）関数の誤差に加え、ＤＡＣレベルの生成における誤差を著しく減じる。この発明の別の例示的な実施例は、キャパシタの整合から一次的に独立しており、アナログ構成要素の整合の特徴を有さないＣＭＯＳ（および他の技術）において、相対的に大きなビット幅の正確なＡＤＣを可能にする。さらに、この発明の別の例示的な実施例に従った装置および方法は、正確かつ大きなビット幅の性能を依然として達成しながらも、信号キャパシタとしての単純な金属層キャパシタの使用を可能にする。この発明の別の例示的な実施例は、また、類似のハードウェアを用いる先行技術のＡＤＣよりも実質的に高速度である。したがって、先行技術のシステムおよびこの発明の別の例示的な実施例の両方において同様の増幅器およびキャパシタを使用することにより、増幅器に対する帰還率（および、結果的に利得帯域幅）が実質的により大きくなるという事実により、別の例示的な実施例は、先行技術のシステムよりも実質的に高速度となる。
【００７２】
図１２Ａを参照すると、作動実現例の第１の半分に相当する代表的な１．５ビットのＡＤＣ段１７００のブロック図が示される。図１２Ｂは、代表的な作動実現例の第２の半分
を示す。２つの反対の位相のクロック信号、すなわちクロック位相ｃｌｋ１およびｃｌｋ２が用いられる。まず、図１２Ａに示す作動実現例の上半分を考えると、スイッチ１７０６および１７０８を閉じることにより、クロック位相ｃｌｋ１において、差動入力信号のＩｎ＿ｐ１７０２が、接地に対してキャパシタンスＣ1a１７０４上にサンプリングされる。示される実施例のクロック位相ｃｌｋ１の間に、スイッチ１７１４および１７１６を含む、多数の他の異なるスイッチが閉じられる。したがって、クロック位相ｃｌｋ１の間にスイッチ１７１４および１７１６が閉じられることにより、差動入力信号のＩｎ＿ｎ１７２０もまた、キャパシタンスＣ3a１７２２上にサンプリングされる。この発明の一実施例において、下部プレートのサンプリングが用いられ、ここで入力信号Ｉｎ＿ｐ１７０２およびＩｎ＿ｎ１７２０は、キャパシタンスＣ1a１７０４およびＣ3a１７２２のそれぞれの下部プレート上にサンプリングされる。キャパシタンスＣ1a１７０４およびＣ3a１７２２の上部プレートは、ｃｌｋ１の位相の間に接地に結合される。
【００７３】
次のクロック位相ｃｌｋ２において、スイッチ１７２６および１７２８が閉じかつスイッチ１７０６および１７０８が開くことにより、Ｃ1a１７０４は、増幅器１７２４の両端に接続される。したがって、キャパシタンスＣ1a１７０４の上部プレートは、増幅器１７２４の負の入力１７３０に結合され、キャパシタンスＣ1a１７０４の下部プレートは、増幅器１７２４の出力（Ｏｕｔ＿ｐ１７３２）に結合される。また、クロック位相ｃｌｋ２のアサーションにより、キャパシタンスＣ3a１７２２の下部プレートが、電圧＋Ｖｒｅｆ、０、−Ｖｒｅｆの任意の１つに接続される。このような電圧は、上（ｔｏｐ＿ａ）、中（ｍｉｄ＿ａ）、または下（ｂｏｔ＿ａ）と表示されるサブＤＡＣ制御信号により、制御可能な態様で選択される。そして、キャパシタンスＣ3a１７２２の上部プレートは、ｃｌｋ２において増幅器１７２４の正の入力端子７３４に結合される。この態様で、サブＤＡＣの出力制御信号（すなわち、ｂｏｔ＿ａ、ｍｉｄ＿ａ、およびｔｏｐ＿ａ）の１つは、対応する＋Ｖｒｅｆ、０、または−Ｖｒｅｆ電圧を選択し、この電圧が次いで、第２のクロック位相ｃｌｋ２の間においてキャパシタンスＣ3a１７２２に対する基準電圧として働く。これらの措置の最終結果として、１クロック期間の遅延の後に、Ｉｎ＿ｐがＩｎ＿ｎの反転されたバージョンに加算され、それと同時に＋Ｖｒｅｆ、０、−Ｖｒｅｆのいずれかによってレベルシフトされる。このことは、キャパシタ間における電荷の転送を生じずに達成される。
【００７４】
二重サンプリングの実施例において、Ｃ2a１７３６およびＣ4a１７３８は、Ｃ1a１７０４およびＣ3a１７２２に関して説明したものと同様の機能を実行するが、異なる位相のクロック信号を用いる。より具体的に、差動入力信号のＩｎ＿ｐ１７０２は、スイッチ１７４０および１７４２を閉じることにより、クロック位相ｃｌｋ２において接地に対してキャパシタンスＣ2a１７３６上にサンプリングされる。示した実施例のクロック位相ｃｌｋ２の間に、差動入力信号のＩｎ＿ｎ７２０もまた、クロック位相ｃｌｋ２の間にスイッチ１７４４および１７４６が閉じられることにより、キャパシタンスＣ4a１７３８上にサンプリングされる。この発明の一実施例では、下部プレートのサンプリングが用いられ、入力信号Ｉｎ＿ｐ１７０２およびＩｎ＿ｎ１７２０が、キャパシタンスＣ2a１７３６およびＣ4a１７３８のそれぞれの下部プレート上にサンプリングされる。キャパシタンスＣ2a１７３６およびＣ4a１７３８の上部プレートは、ｃｌｋ２の位相の間に接地に結合される。
【００７５】
次のクロック位相ｃｌｋ１において、スイッチ１７４８および１７５０が閉じ、かつスイッチ１７４０および１７４２が開くことにより、Ｃ2a１７３６は増幅器１７２４の両端に接続される。したがって、キャパシタンスＣ2a１７３６の上部プレートは、増幅器１７２４の負の入力１７３０に結合され、キャパシタンスＣ2a１７３６の下部プレートは、増幅器１７２４の出力（Ｏｕｔ＿ｐ１７３２）に結合される。また、クロック位相ｃｌｋ１のアサーションにより、キャパシタンスＣ4a１７３８の下部プレートは、サブＤＡＣからの適切な制御出力に応答して、電圧＋Ｖｒｅｆ、０、および−Ｖｒｅｆの任意の１つに接
続される。このようなサブＤＡＣ制御信号は、上（ｔｏｐ＿ａ）、中（ｍｉｄ＿ａ）、または下（ｂｏｔ＿ａ）として表示される。キャパシタンスＣ4a１７３８の上部プレートは、次に、増幅器１７２４の正の入力端子１７３４に結合される。この態様で、サブＤＡＣの出力制御信号（すなわち、ｂｏｔ＿ａ、ｍｉｄ＿ａ、およびｔｏｐ＿ａ）の１つが、対応する電圧＋Ｖｒｅｆ、０、または−Ｖｒｅｆを選択し、この電圧が次いで、第１のクロック位相ｃｌｋ１の間にキャパシタンスＣ4a１７３８に対する基準電圧として働く。
【００７６】
二重サンプリングされたこのような実施例において追加の回路構成を用いることにより、入力Ｉｎ＿ｐ１７０２およびＩｎ＿ｎ１７２０は、シングルサンプリングの実現例の２倍の速度で処理され得、それにより、このような回路段を用いるＡＤＣの変換速度を２倍にする。
【００７７】
図１２Ｂは、図１２Ａに関して説明された作動実現例の第２の半分に相当する代表的な１．５ビットのＡＤＣ段１７６０を示す。回路段７６０は、二重サンプリングの実現例に対してキャパシタンスＣ2b１７６６およびＣ4b１７６８に加え、別の組のキャパシタンスＣ1b１７６２およびＣ3b１７６４を用いて、図１２Ａに関して説明した態様と類似した態様で作動する。さらに、この回路１７６０が作動実施例の第２の半分を形成するため、入力信号Ｉｎ＿ｐ１７０２およびＩｎ＿ｎ１７２０が逆にされ、それにより、入力信号Ｉｎ＿ｎ１７２０が増幅器１７２４の負の入力１７３０に最終的に結合され、かつ、入力信号Ｉｎ＿ｐ１７０２が増幅器１７２４の正の入力１７３４に最終的に結合されるようにする。増幅器１７２４は、図１２Ｂにおいて出力信号Ｏｕｔ＿ｎ１７７０と示される、他の差動信号を出力する。このことを除き、動作は図１２Ａに関して説明したものと類似しており、差動出力信号Ｏｕｔ＿ｐ１７３２およびＯｕｔ＿ｎ１７７０を最終的に生じる。
【００７８】
図１３は、図１２Ａおよび図１２Ｂに関して説明した差動ＡＤＣ段１８００の実現例を示す。示された実施例は、アルゴリズミックＡＤＣに関する差動ＡＤＣ段の実現例を表す。この実施例において、回路段１８０２および１８０４は、図１２Ａおよび図１２Ｂに関して説明した回路１７００および１７６０のそれぞれに相当する。この実施例では、信号範囲がｒｅｆｎとｒｅｆｐとの間に入るように、すべての電圧レベルが同相電圧ｒｅｆｃｍによってシフトされる。したがって、１つの供給電圧（すなわち０からＶｄｄ）が用いられ得る。示されたＡＤＣ段１８００は、図７に関して以前に説明したように、重複しないクロックＡＤＣ＿ｃｌｋおよびＡＤＣ＿ｃｌｋ＿ｎを用いるアルゴリズミックＡＤＣにおいて適用され、それにより、図７に関して説明したように、１つのクロック期間においてＡＤＣ＿ｃｌｋがハイになり、残りのＮ−２個のクロック期間においてＡＤＣ＿ｃｌｋ＿ｎがハイになるようにする。差動アナログ入力信号（すなわち、Ｉｎ＿ｐ１８０６、Ｉｎ＿ｎ１８０８）は、ＡＤＣ＿ｃｌｋを用いて各変換の開始時にサンプリングされ、一方で、ＡＤＣ＿ｃｌｋ＿ｎによるゲート制御により、差動出力信号（すなわち、Ｏｕｔ＿ｐ１８１０、Ｏｕｔ＿ｎ１８１２）が、残りのＮ−２個のクロック期間において確実にサンプリングされるようにする。最後の瞬間的な決定が１ビットフラッシュによってなされて、最終ビットを決定することができ、Ｎビットを分解するために、Ｎ−１個のクロックサイクルの全体を提供する。
【００７９】
基準電圧−Ｖｒｅｆ／４および＋Ｖｒｅｆ／４の絶対値、ならびに結果的にｒｅｆｐ−ｒｅｆｃｍおよびｒｅｆｃｍ−ｒｅｆｎの整合は、差動アルゴリズミック／パイプライン化されたＡＤＣにおいて必要とされない。さらに、ｒｅｆｃｍは、ｒｅｆｐとｒｅｆｎとの間の中程で名目上設定され得るが、その厳密な位置は重要ではない。
【００８０】
図１４は、図１３に関連して説明したもの等のアルゴリズミックＡＤＣに対応する代表的な波形図を示す。マスタクロック１９００が提供され、ここで、ｃｌｋ１およびｃｌｋ２は、クロックの、重複しない位相である。このアルゴリズミックＡＤＣに対し、クロッ
クＡＤＣ＿ｃｌｋ１９０６およびＡＤＣ＿ｃｌｋ＿ｎ１９０８は重複せず、それにより、ＡＤＣ＿ｃｌｋ１９６０が１つのクロック期間においてハイになり、かつＡＤＣ＿ｃｌｋ＿ｎ１９０８が残りのＮ−２クロック期間においてハイになるようにする。ＡＤＣ＿ｃｌｋ１９０６がアサートされたときにデータレディ信号（ＤＲＤＹ）１９１４がアサートされ、それにより、パラレルデータ１９１２は、関連付けられたデジタルデータを蓄積し始めることができる。
【００８１】
早めのターンオフ時間を有する重複しないクロック、すなわちｃｌｋ１＿ｅ１９１４およびｃｌｋ２＿ｅ１９１６は、アルゴリズミックＡＤＣの実現例に適用され得る。キャパシタが入力信号または基準をサンプリングすると、入力は、この発明の一実施例において、ｒｅｆｃｍスイッチに対するスイッチを早めにオフに切換える。その一方で、増幅器の入力にキャパシタを接続するスイッチは、この発明のこの実施例に従い、遅れてオフに切換えられるはずである。この態様で、巡回モードにあるときに、増幅器の出力は、増幅器の周辺で任意の切換が生じる前に、反対の位相のキャパシタネットワークによってサンプリングされ得、明瞭なサンプリングを確保する。
【００８２】
図１３に関して説明したもの等の差動アルゴリズミックＡＤＣの実現例の第１の半分に相当するＡＤＣ段の一例を図１５Ａおよび図１５Ｂに示す。図１５Ａおよび図１５Ｂの例は、代表的な実現例として提示されており、このような実現例に対して多くの変更例が可能であることを当業者は認識するであろう。
【００８３】
図１５Ａは、増幅器の負の入力に結合された回路構成、たとえば図１３のブロック１８０２に示す、増幅器の負の入力に結合されたスイッチおよびキャパシタに相当する。図１３および図１４に関して説明したように、２つの異なる位相のクロック信号、すなわちクロック位相ｃｌｋ１およびｃｌｋ２が用いられる。差動入力信号の信号Ｉｎ＿ｐ２０００は、クロック位相ｃｌｋ１  ２００４において、ｒｅｆｃｍ等の基準電圧に対してキャパシタンスＣ1a２００２上にサンプリングされる。信号２０００は、スイッチ回路２００６を介してＣ1a２００２上にサンプリングされる。ＡＤＣ＿ｃｌｋ２００８は、ＮＡＮＤゲート２０１０および関連するインバータ２０１２および２０１４を介して、ｃｌｋ１  ２００４が１クロック期間中にＣＭＯＳスイッチ２０１６に渡され得るようにする。したがって、ＡＤＣ＿ｃｌｋ２００８およびｃｌｋ１  ２００４がアサートされると、スイッチ２０１６は、早めのターンオフのクロックｃｌｋ１＿ｅ２０２０によって切換えられたときのＣＭＯＳスイッチ２０１８を介した基準電圧に対して、Ｃ1a２００２上にＩｎ＿ｐ２０００信号をサンプリングする。
【００８４】
次のクロック位相ｃｌｋ２  ２０２２において、Ｃ1a２００２は、スイッチ回路２０２６を介して増幅器の負の端子２０２４に結合される。以前に示したように、ＡＤＣ＿ｃｌｋ＿ｎ２０２８は、残りのＮ−２クロック期間中はハイであり、それにより、論理構成要素２０３２、２０３４、２０３６、および２０３８を介して、ＣＭＯＳスイッチ２０３０に対する適切なクロック位相をゲート制御する。したがって、増幅器の出力からの出力信号Ｏｕｔ＿ｐ２０４０（図示せず）は、スイッチ２０３０にフィードバックされて、ｃｌｋ２  ２０２２においてキャパシタＣ1aの下部プレートに結合される。
【００８５】
二重サンプリングされる実施例では、スイッチ回路２０４２および２０４４も設けられる。これらのスイッチ回路２０４２および２０４４は、ｃｌｋ１  ２００４およびｃｌｋ２  ２０２２信号がスイッチ回路２００６および２０２６に対して逆にされた状態で、スイッチ回路２００６および２０２６のそれぞれと類似した態様で差動する。二重サンプリングされる実施例において、Ｉｎ＿ｐ２０００は、キャパシタンスＣ2a２０４６上にサンプリングされ、次のクロック位相において、Ｃ2a２０４６は、スイッチ回路２０４８を介して増幅器の負の端子２０２４に結合される。
【００８６】
図１５Ｂは、増幅器の正の入力に結合された回路構成の一部、たとえば図１３のブロック８０２に示す、増幅器の正の入力に結合されたスイッチおよびキャパシタに相当する。図１３の二重サンプリングの実現例における、キャパシタＣ3aおよびＣ4aの各々に関連する回路が類似しているため、１つのこのような回路の回路構成のみを図１５Ｂに示す。
【００８７】
Ｉｎ＿ｎ２０５０は、スイッチ回路２０５４を介してキャパシタンスＣ4a２０５２上にサンプリングされる。このことは、ｃｌｋ２  ２０５６がハイであり、かつ、ＡＤＣ＿ｃｌｋ２００８が、アルゴリズミックな実現例の第１のクロック期間にアサートされたときに生じる。ＮＡＮＤゲート２０５６およびならびにインバータ２０５８および２０６０は、ＣＭＯＳスイッチ２０６２を介したＩｎ＿ｎ２０５０信号の通過が、Ｃ4a２０５２上にサンプリングされることを可能にする。残りのすべての段において、ＡＤＣ＿ｃｌｋ＿ｎ２０２８は、ＮＡＮＤゲート２０６６ならびにインバータ２０６８および２０７０を含むスイッチ回路２０６４を介してｃｌｋ２  ２０２２信号をゲート制御し、それにより、相当するもう一方の差動回路からのＯｕｔ＿ｎ２０７２信号の通過が、スイッチ２０７４を介して可能となり、Ｃ4a２０５２上にサンプリングされて、スイッチ２０７４を介して増幅器の正の端子２０７６まで最終的に切換えられるようにする。
【００８８】
サブＤＡＣは、ｂｏｔ＿ｂ、ｍｉｄ＿ｂ、およびｔｏｐ＿ｂ等の制御信号を提供し、これらの制御信号は、レベルシフト回路２０７８を介してキャパシタＣ4aの下部プレートに対し、対応する電圧ｒｅｆｐ、ｒｅｆｃｍ、またはｒｅｆｎを選択的に提供する。この態様で、サブＤＡＣの出力制御信号（すなわち、ｂｏｔ＿ｂ、ｍｉｄ＿ｂ、およびｔｏｐ＿ｂ）の１つにより、対応する電圧が、増幅器の正の端子２０７６において電圧をレベルシフトすることを可能にする。
【００８９】
図１５Ａおよび図１５Ｂに示す差動回路の他方の半分に相当するもう一方の回路（図示せず）は、類似した態様で作動する。
【００９０】
この発明の別の例示的な実施例に関連して用いられ得る増幅器、たとえば図１２Ａおよび図７Ｂに関して説明した増幅器２７２４は、或るＮビットの変換から次の変換への切換時に、かなりの量の残留電荷を保持し得る。これは、入力における、増幅器への寄生キャパシタンスによるものであり、この寄生キャパシタンスは、増幅器の酸化物入力キャパシタンス、配線キャパシタンス、スイッチ拡散キャパシタンス等を含む。この電荷は、次の新規の変換の開始時に信号キャパシタに転送され、オーバーレンジ（すなわち、ｒｅｆｐ−ｒｅｆｎよりも大きな振幅を有する入力信号）がＡＤＣに生じると、実質的な性能の低下を生じる。
【００９１】
この発明の別の例示的な実施例に従い、変換と変換との間のこのような残留電荷の問題に対処するために、増幅器をリセットする新規の方法が実現される。一実施例では、マスタクロックのＮ個のクロックサイクルでＮビットの変換を実施しながら、増幅器の端子上の残留電荷を除去するように多数のリセットスイッチがタイミングを取られる。以前に示したように、最終フラッシュ段を用いることにより、マスタクロックのＮ−１個のクロック期間を用いて、アナログ信号をデジタル信号に変換することができる。最終決定は瞬間的なものであり、ＤＥＣにおける最終ＬＳＢ＋１ビットと共に利用されることが可能になる。したがって、（図１３、図１４、図１５Ａ、および図１５Ｂに関して説明した）ＡＤＣ＿ｃｌｋを有するサンプリング−インの期間中に、増幅器はリセットされ得る。なぜなら、それらの出力が、ＤＥＣにとってもはや必要ではないためである。この態様で、追加されたクロックサイクルにおいてのみＮビットの変換が実施され得、それにより、マスタクロックのＮ個のクロックサイクルにおいてＮビットの変換を生じる。このようなリセット動作が実施されなければ、入力はたとえば０Ｖ未満となり、ＡＤＣが適切な態様で変換
を再び開始する前に、入力信号が、信号キャパシタに転送された最小レベルのオフセットに到していなければならないことになる。したがって、この発明の別の例示的な実施例に関連して用いられたリセット回路は、アルゴリズミックＡＤＣの性能を飛躍的に高める。
【００９２】
図１６は、このようなリセット回路を実現するアルゴリズミックＡＤＣ段２１００の代表的な一部分を示す。増幅器２１０２、すなわち、示された実施例におけるシングルエンドの増幅器は、負の入力２１０４、正の入力２１０６、および出力２１０８を含む。以前に説明した実施例に関して示したように、導出されたクロック信号ＡＤＣ＿ｃｌｋ２１１０を用いて、アルゴリズミックＡＤＣにおける入力信号の最初のサンプリングを引起すことができ、導出されたクロック信号ＡＤＣ＿ｃｌｋ＿ｎ２１１２は、残りのＮ−２個のクロック期間中に用いられる。新規の入力信号が、ＡＤＣ＿ｃｌｋ２１１０によって能動化されるのに伴いサンプリングされる時間中に、増幅器２１０２はリセットされ得る。ＡＤＣ＿ｃｌｋ２１１０に対応するサンプリング−イン期間中ではなく、追加のクロックサイクルを用いて増幅器２１０２がリセットされ得るが、この期間中に増幅器をリセットすることにより、すべての変換が最小限に抑えられ得ることを認識されるべきである。
【００９３】
したがって、ＡＤＣ＿ｃｌｋ２１１０がアサートされると、スイッチ２１１４、２１１６、２１１８、および２１２０の各々が閉じ、示された実施例ではｒｅｆｃｍである基準電圧まで電荷を放電する。リセットスイッチ２１１４は、増幅器２１０２の負の入力２１０４とｒｅｆｃｍとの間に結合され、リセットスイッチ２１１８は、増幅器２１０２の正の入力２１０６とｒｅｆｃｍとの間に結合される。リセットスイッチ２１１６はまた、増幅器の負の入力２１０４と正の入力２１０６との間に結合され、増幅器は次いで、ｒｅｆｃｍに結合される。最後に、リセットスイッチ２１２０は、増幅器２１０２の出力２１０８とｒｅｆｃｍとの間に結合される。ＡＤＣ＿ｃｌｋ２１１０がアサートされると（たとえばハイに遷移すると）、スイッチ２１１４、２１１６、２１１８、および２１２０の各々が閉じ、それにより、寄生キャパシタンスをｒｅｆｃｍまで放電する。
【００９４】
上に示したように、この発明の別の例示的な実施例に従ったＡＤＣ段は、差動実現例で使用され得る。しかしながら、この発明の別の例示的な実施例の原理を非差動モードで実現することもできる。図１７は、この発明の別の例示的な実施例が、非差動のシングルサンプリングＡＤＣ段２２００でどのように実現され得るかについての一例である。この例において、入力信号Ｖｉｎ２２０２は、ｃｌｋ１の間にスイッチ２２０６および２２０８が閉じると第１のキャパシタＣ1２２０４上にサンプリングされる。Ｖｉｎ２２０２信号の相補的なバージョンが任意の公知の態様で生成され、インバータ２２１０によって表わされる。したがって、この反転された信号Ｖｉｎ′２２１２は、スイッチ２２１６および２２１８が閉じると、ｃｌｋ１の間にＣ2２２１４上にサンプリングされる。
【００９５】
ｃｌｋ１の位相の間に、Ｖｉｎ２２０２信号は、レベルシフト回路２２３０のサブＡＤＣ回路２２２０においても受取られる。ここでサブＡＣＤ回路２２２０は、１．５ビットの（または他の）データ２２２１を提供し、その値はＶｉｎ２２０２のアナログ電圧レベルに依存する。この１．５ビットのデジタル出力は、デコーダ／クロック生成器（ｃｌｋｇｅｎ）回路２２２２によって受取られる。次のクロック位相ｃｌｋ２において、デコーダ／ｃｌｋｇｅｎ２２２２は、１．５ビットデータ２２２１に基づき、複数の制御信号、たとえば「下」、「中」、または「上」の信号の１つをアサートする。アサートされた下、中、または上の信号の１つは、レベルシフト回路２２３０のスイッチ２２２４、２２２６、および２２２８の対応する１つを閉じる。スイッチ２２２４、２２２６、および２２２８のいずれが閉じたかに依存して、対応する基準電圧の−Ｖｒｅｆ、０、＋Ｖｒｅｆを用いて、増幅器２２３４の正の入力２２３５に選択された基準電圧を提供することにより、増幅器２２３４の出力信号ＲＥＳＩＤＵＥ２２３２をシフトする。
【００９６】
ＲＥＳＩＤＵＥ２２３２信号２２３２は、ｃｌｋ２の位相の間に生成され、ここでＣ1２２０４上にサンプリングされた電圧は、スイッチ２２４０および２２４２が閉じかつスイッチ２２０６および２２０８が開くことにより、増幅器２２３４の負の端子２２３８と出力２２３６との間に結合される。さらに、Ｃ2２２１４上にサンプリングされた電圧は、ｃｌｋ２に応答してスイッチ２２４４が閉じると、増幅器２２３４の正の入力２２３５に結合される。
【００９７】
したがって、Ｖｉｎ２２０２信号は反転され、相補的な信号Ｖｉｎ２２０２およびＶｉｎ′２２１２は、サンプリングされて、そしてＶｉｎ２２０２信号および相補的なＶｉｎ信号の反転されたバージョンとして増幅器２２３４に提供され、これらの信号を加算することによってＭ×２関数を提供する。ＲＥＳＩＤＵＥ２２３２は、レベルシフト回路２２３０と、増幅器２２３４において実行されるＭ×２関数とによって提供される電圧の減算の結果として提供される。認識され得るように、減算／レベルシフト、２による残差の乗算、およびサンプル／ホールド機能はすべて、信号キャパシタＣ1２２０４とＣ2２２１４との間で生じ得るキャパシタの不整合から独立して、１クロックサイクル中に実行される。
【００９８】
サブＡＤＣ２２２０、デコーダ／ｃｌｋｇｅｎ２２２２、およびレベルシフト回路２２３０が、この明細書で説明したこの発明の任意の実施例に対し、粗いアナログ−デジタル変換、復号、およびレベルシフト機能を提供するために用いられ得る回路（またはその等価物）を表わすことに注意されたい。
【００９９】
図１８は、この発明の一実施例に従った、アナログ入力信号をデジタル入力信号に変換するための方法のフロー図である。アナログ入力信号は、２３００において、第１のキャパシタか、または、入力信号が記憶され得るキャパシタンスを集合的に提供するキャパシタもしくは容量性素子の群上にサンプリングされる。相補的なアナログ入力信号、すなわち、アナログ入力信号の反転は、２３０２において、第２のキャパシタ上に同様にサンプリングされる。１つ以上のスイッチが、２３０４において作動され、単位利得のフィードバック構成において増幅器の出力と第１の増幅器の入力との間に第１のキャパシタを結合する。したがって、サンプリングされた入力信号は、反転／負の増幅器の入力等の第１の増幅器の入力に提供される。１つ以上のスイッチが、同じく２３０６においても作動されて、選択された基準電圧と第２の増幅器の入力との間に第２のキャパシタを結合し、サンプリングされた相補的な入力信号の反転されたバージョンを、選択された基準電圧によってレベルシフトされたものとして第１の増幅器の入力に提供する。サンプリングされた入力信号は、２３０８において、相補的な入力信号の反転されたバージョンに増幅器を用いて加算され、選択された基準電圧は、出力から効果的に減算されて、以降の変換段で使用するために利用することのできる残余信号を提供する。
【０１００】
決定ブロック２３１０における決定時に、ＡＤＣ内にＡＤＣのより多くの残りの段が存在する場合、次の段２３１２が考慮され、その段に対してプロセスが繰返される。さらに多くの段が存在しないとき、たとえば、Ｎ−１段がアルゴリズミックＡＤＣまたはパイプライン化されたＡＤＣの構成で処理されたときは、上述のように２３１４において最終フラッシュ段が処理され得る。
【０１０１】
示された実施例の各々（およびこの明細書に図示されていないこの発明の他の実施例）は、より一層正確な変換を提供し、加えて、結果的に得られるＡＤＣは、類似のハードウェアを用いる先行技術のＡＤＣよりも実質的に高速度となる。換言すると、先行技術のシステムおよびこの発明の別の例示的な実施例の両方において増幅器およびキャパシタを用いることにより、増幅器に対する帰還率（したがって、利得帯域幅）が実質的により大きくなるという事実により、この別の例示的な実施例は、先行技術のシステムよりも実質的
に高速度となる。
【０１０２】
この発明の種々の例示的な実施例の上述の説明は、例示および説明のために提示されている。この説明は、網羅的であるように意図されず、または、開示された厳密な形態にこの発明を限定するように意図されない。上述の教示に照らして多くの変更および変形が可能である。この発明の範囲は、この詳細な説明によって限定されず、前掲の請求項によって限定されるように意図される。
【図面の簡単な説明】
【０１０３】
【図１Ａ】この発明の一実施例が対処する、キャパシタの不整合および非直線性という固有の問題を呈する従来のスイッチトキャパシタ回路を示す図である。
【図１Ｂ】遅延を有さない、反転する電荷転送段を有する従来の別のスイッチトキャパシタ回路を示す図である。
【図２Ａ】この発明の原理を実現する代表的なシングルサンプリング回路を示す図である。
【図２Ｂ】この発明の原理を実現し、かつ共通の基準電圧を参照する代表的なシングルサンプリング回路を示す図である。
【図３】この発明の原理を実現する代表的な二重サンプリング回路を示す図である。
【図４】この発明の一実施例に従った、Ｎ経路の加算−遅延−シフト回路の一例を示す図である。
【図５】この発明の原理に従った、少なくとも２つの入力電圧信号を加算するための方法を示すフロー図である。
【図６】典型的な１．５ビットのＡＤＣ段を示すブロック図である。
【図７】ＮビットのアルゴリズミックＡＤＣのブロック図である。
【図８】代表的な、パイプライン化されたＡＤＣのブロック図である。
【図９】完全な１．５ビットのＡＤＣ段の残差転送特性の一例を示す図である。
【図１０Ａ】２による乗算関数において２よりも大きな利得誤差を呈するＡＤＣの伝達関数に対する影響を示すグラフである。
【図１０Ｂ】２による乗算関数において２未満の利得誤差を呈するＡＤＣの伝達関数に対する影響を示すグラフである。
【図１０Ｃ】ＡＤＣの第１段におけるサブＤＡＣの誤差が、伝達関数全体に及ぼす影響を示すグラフである。
【図１１Ａ】シングルエンドの適用例のための１．５ビット段のスイッチトキャパシタの実現例を示す図である。
【図１１Ｂ】１．５ビット段の差動スイッチトキャパシタの実現例を示す図である。
【図１２Ａ】この発明の原理に従った、代表的な差動１．５ビットＡＤＣ段の一方の半分を示す図である。
【図１２Ｂ】この発明の原理に従った、代表的な差動１．５ビットＡＤＣ段の他方の半分を示す図である。
【図１３】この発明の原理に従った、差動ＡＤＣ段の実現例を示す図である。
【図１４】この発明の一実施例に従ったアルゴリズミックＡＤＣに対応する代表的な波形図である。
【図１５Ａ】この発明の一実施例に従った、差動アルゴリズミックＡＤＣの実現例の第１の半分に相当するＡＤＣ段の代表的な例を示す図である。
【図１５Ｂ】この発明の一実施例に従った、差動アルゴリズミックＡＤＣの実現例の第１の半分に相当するＡＤＣ段の代表的な例を示す図である。
【図１６】この発明の一実施例に従った、このようなリセット回路を実現するアルゴリズミックＡＤＣ段１１００の代表的な一部を示す図である。
【図１７】この発明の原理に従った、非差動のシングルサンプリングＡＤＣ段を示す図である。
【図１８】この発明の一実施例に従った、アナログ入力信号をデジタル入力信号に変換するための方法のフロー図である。
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図８】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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