(57)【要約】同期ミラー遅延（３００）は複数のタップクロック信号（Ｔ１信号〜Ｔ７信号）を生成するリング発振器を含み、その一つのタップクロック信号は発振クロック信号に指定される。モデル遅延線は、入力クロック信号に応答し、入力クロック信号に関連したモデル遅延を有するモデル遅延クロック信号を生成する。粗遅延線回路は、発振信号、入力信号およびモデル遅延クロック信号に対応した粗い遅延数（３１６）を生成し、基準数値と等しい遅延数に対応する粗遅延イネーブル信号を有効化する。精密遅延回路はタップクロック信号をラッチし、ラッチした信号から精密な遅延を生成し、粗遅延イネーブル信号に応じた精密な遅延を有する精密遅延イネーブル信号を有効化する。出力回路は、粗イネーブル信号および精密イネーブル信号の有効化に対応して遅延クロック信号を生成する。
2005539337.tif 000002
【特許請求の範囲】
【請求項１】
複数のタップクロック信号を生成するように動作可能なリング発振器であって、一つのタップクロック信号は発振クロック信号に指定され、各タップクロック信号が該発振クロック信号に対してそれぞれの遅延を有する、リング発振器と、
入力クロック信号を受け取るように適合され、該入力クロック信号に応答してモデル遅延クロック信号を生成するように動作可能なモデル遅延線であって、該モデル遅延クロック信号は該入力クロック信号に対してモデル遅延を有する、モデル遅延線と、
該入力クロック信号を受け取るように適合され、該リング発振器および該モデル遅延線に結合された粗遅延回路であって、該粗遅延回路は、該発振信号、該入力信号および該モデル遅延クロック信号に応答して粗遅延カウントを生成するように動作可能であり、さらに、該遅延カウントが基準カウント値に等しいことに応答して粗遅延イネーブル信号を有効にするように動作可能である、粗遅延回路と、
該タップクロック信号を受け取るように該リング発振器に結合され、該粗遅延イネーブル信号を受け取るように該粗遅延回路に結合され、該入力クロック信号を受け取るように適合された精密遅延回路であって、該精密遅延回路は、該入力クロック信号に応答して該タップクロック信号をラッチし、該ラッチされたタップクロック信号から精密遅延を生成するように動作可能であり、該精密遅延回路は、該粗遅延イネーブル信号に応答して精密遅延イネーブル信号を有効にするように動作可能であり、該精密遅延イネーブル信号は該粗遅延イネーブル信号に対して該精密遅延を有する、精密遅延回路と、
該粗遅延回路および該精密遅延回路に結合された出力回路であって、該出力回路は、該粗遅延イネーブル信号および精密遅延イネーブル信号が有効になることに応答して遅延クロック信号を生成する、出力回路と
を備える、同期ミラー遅延。
【請求項２】
前記粗遅延カウントが、最初は前記基準カウント値を有し、前記粗遅延回路は、前記モデル遅延クロック信号の遷移に応答した加算モード中で、前記発振クロック信号に応答して該粗遅延カウントを増やすように動作可能であり、該粗遅延回路が、前記入力クロック信号の遷移に応答した減算モード中で、前記発振クロック信号に応答して該粗遅延カウントを減らすように動作可能であり、該粗遅延カウントが該基準カウント値に等しいことに応答して前記粗遅延イネーブル信号を生成するように動作可能である、請求項１に記載の同期ミラー遅延。
【請求項３】
前記加算モードが、前記入力クロック信号の第１のロジックレベルから第２のロジックレベルへのＮ番目の遷移に応答して前記モデル遅延線により生成された前記モデル遅延クロック信号の遷移に応答して始まり、前記減算モードが、該入力クロック信号の第１のロジックレベルから第２のロジックレベルへの（Ｎ＋１）番目の遷移に応答して始まる、請求項２に記載の同期ミラー遅延。
【請求項４】
前記精密遅延回路が、
前記リング発振器に結合された複数の入力を有するマルチプレクサであって、各入力はそれぞれのタップクロック信号を受け取り、該マルチプレクサは複数の入力選択信号に応答して出力にそれぞれのタップクロック信号を提供するように動作可能であり、該出力上の該タップクロック信号は前記精密遅延イネーブル信号に相当する、マルチプレクサと、
該リング発振器に結合されたラッチ比較回路であって、該ラッチ比較回路は、前記クロック信号に応答して該タップクロック信号をラッチし、該ラッチされたタップクロック信号に応答して複数の精密遅延信号を生成するように動作可能であり、ラッチ比較回路と、
前記粗遅延イネーブル信号を受け取るように結合され、該ラッチ比較回路および該マルチプレクサに結合された精密遅延変換回路であって、該精密遅延変換回路は、該精密遅延信号に応答してそれぞれの入力選択信号を選択し、該粗遅延イネーブル信号に応答して該選択された入力選択信号を有効にするように動作可能である、精密遅延変換回路と
を備える、請求項１に記載の同期ミラー遅延。
【請求項５】
前記マルチプレクサが複数の変換ゲートを備える、請求項４に記載の同期ミラー遅延。
【請求項６】
前記リング発振器が、タップクロック信号Ｔ１〜ＴＮをそれぞれが生成するＮ個の遅延ステージを含み、前記ラッチ比較回路は、該リング発振器からのタップクロック信号Ｔ１〜ＴＮをラッチし、ラッチされたタップクロック信号の各対Ｔ１信号−Ｔ２信号、Ｔ２信号−Ｔ３信号、以下ＴＮ−１信号−ＴＮ信号まで同様、のＸＯＲ演算を行い、Ｔ１信号とＴＮ信号との対のＸＯＲ演算も行い、各ＸＯＲ演算は対応する精密遅延信号を生成する、請求項４に記載の同期ミラー遅延。
【請求項７】
前記精密遅延変換回路が、第１の論理状態を有する前記タップクロック信号Ｔ１〜ＴＮから選択された一つの信号に応答して、第１のモードで動作する、請求項６に記載の同期ミラー遅延。
【請求項８】
前記精密遅延変換回路が、第２の論理状態を有する前記タップクロック信号Ｔ１〜ＴＮから選択された一つの信号に応答して、第２のモードで動作する、請求項７に記載の同期ミラー遅延。
【請求項９】
前記出力回路がＡＮＤゲートを含む、請求項１に記載の同期ミラー遅延。
【請求項１０】
前記粗遅延回路が、
前記入力クロック信号および前記モデル遅延クロック信号を受け取るように結合され、前記発振クロック信号を受け取るように前記リング発振器に結合された加算／減算カウンタであって、該加算／減算カウンタは、該モデル遅延クロック信号の遷移に応答して、前記基準カウント値から、該発振クロック信号に応答して前記粗遅延を増加させるように動作可能であり、該入力クロック信号の遷移に応答して、該発振クロック信号に応答して該粗遅延カウントを減少させるように動作可能である、加算／減算カウンタと、
該粗遅延カウントが該基準カウント値に等しいことに応答して前記粗遅延イネーブル信号を有効にする、該加算／減算カウンタに結合された比較器と
を備える、請求項１に記載の同期ミラー遅延。
【請求項１１】
入力クロック信号を受け取るように適合され、該入力クロック信号に応答してバッファクロック信号を生成するように動作可能な入力バッファと、
複数のタップクロック信号を生成するように動作可能なリング発振器であって、一つのタップクロック信号は発振クロック信号に指定され、各タップクロック信号は該発振クロック信号に対してそれぞれの遅延を有する、リング発振器と、
該バッファクロック信号を受け取るように該入力バッファに結合され、該バッファクロック信号に応答してモデル遅延クロック信号を生成するように動作可能なモデル遅延線であって、該モデル遅延クロック信号は該バッファクロック信号に対してモデル遅延を有する、モデル遅延線と、
該入力バッファ、該リング発振器および該モデル遅延線に結合された粗遅延回路であって、該粗遅延回路は、該発振信号、該バッファ信号および該モデル遅延クロック信号に応答して粗遅延カウントを生成するように動作可能であり、さらに、該遅延カウントが基準カウント値に等しいことに応答して粗遅延イネーブル信号を有効にするように動作可能である、粗遅延回路と、
該タップクロック信号を受け取るように該リング発振器に結合され、該粗遅延イネーブル信号を受け取るように該粗遅延回路に結合され、該バッファクロック信号を受け取るように該入力バッファに結合された精密遅延回路であって、該精密遅延回路は、該バッファクロック信号に応答して該タップクロック信号をラッチし、該ラッチされたタップクロック信号から精密遅延を生成するように動作可能であり、該精密遅延回路は、該粗遅延イネーブル信号に応答して精密遅延イネーブル信号を有効にするように動作可能であり、該精密遅延イネーブル信号は、該粗遅延イネーブル信号に対して該精密遅延を有する、精密遅延回路と、
該粗遅延回路および該精密遅延回路に結合され、該粗遅延イネーブル信号および該精密遅延イネーブル信号が有効になることに応答して遅延クロック信号を生成するように動作可能な遅延信号生成回路と、
該遅延信号生成回路に結合され、該遅延クロック信号に応答して同期クロック信号を生成するように動作可能な出力バッファであって、該同期クロック信号は該入力クロック信号のエッジに同期したエッジを有する、出力バッファと
を備える、同期ミラー遅延。
【請求項１２】
前記粗遅延カウントが、最初は前記基準カウント値を有し、前記粗遅延回路が、前記モデル遅延クロック信号の遷移に応答した加算モード中で、前記発振クロック信号に応答して該粗遅延カウントを増やすように動作可能であり、該粗遅延回路が、前記バッファクロック信号の遷移に応答した減算モード中で、該発振クロック信号に応答して該粗遅延カウントを減らすように動作可能であり、該粗遅延カウントが該基準カウント値に等しいことに応答して前記粗遅延イネーブル信号を生成するように動作可能である、請求項１１に記載の同期ミラー遅延。
【請求項１３】
前記加算モードが、前記バッファクロック信号の第１のロジックレベルから第２のロジックレベルへのＮ番目の遷移に応答して前記モデル遅延線により生成された前記モデル遅延クロック信号の遷移に応答して始まり、前記減算モードが、該バッファクロック信号の第１のロジックレベルから第２のロジックレベルへの（Ｎ＋１）番目の遷移に応答して始まる、請求項１２に記載の同期ミラー遅延。
【請求項１４】
前記精密遅延回路が、
前記リング発振器に結合された複数の入力を有するマルチプレクサであって、各入力はそれぞれのタップクロック信号を受け取り、該マルチプレクサは複数の入力選択信号に応答して出力上にそれぞれのタップクロック信号を提供するように動作可能であり、該出力上の該タップクロック信号は前記精密遅延イネーブル信号に相当する、マルチプレクサと、
該リング発振器に結合されたラッチ比較回路であって、該ラッチ比較回路は、前記バッファクロック信号に応答して該タップクロック信号をラッチし、該ラッチされたタップクロック信号に応答して複数の精密遅延信号を生成するように動作可能であり、ラッチ比較回路と、
前記粗遅延イネーブル信号を受け取るように結合され、該ラッチ比較回路および該マルチプレクサに結合された精密遅延変換回路であって、該回路は、該精密遅延信号に応答して、それぞれの入力選択信号を選択し、該粗遅延イネーブル信号が有効になることに応答して、該選択された入力選択信号を有効にするように動作可能である、精密遅延変換回路と
を備える、請求項１１に記載の同期ミラー遅延。
【請求項１５】
前記マルチプレクサが複数の変換ゲートを備える、請求項１４に記載の同期ミラー遅延。
【請求項１６】
前記リング発振器が、タップクロック信号Ｔ１〜ＴＮをそれぞれが生成するＮ個の遅延ステージを包含し、前記ラッチ比較回路は、該リング発振器からのタップクロック信号Ｔ１〜ＴＮをラッチし、ラッチされたタップクロック信号の各対Ｔ１信号−Ｔ２信号、Ｔ２信号−Ｔ３信号、以下ＴＮ−１信号−ＴＮ信号まで同様、のＸＯＲ演算を行い、Ｔ１信号とＴＮ信号との対のＸＯＲ演算も行い、各ＸＯＲ演算は対応する精密遅延信号を生成する、請求項１４に記載の同期ミラー遅延。
【請求項１７】
前記精密遅延変換回路が、前記タップクロック信号Ｔ１〜ＴＮから選択された第１の論理状態を有する一つの信号に応答して、第１のモードで動作する、請求項１６に記載の同期ミラー遅延。
【請求項１８】
前記精密遅延変換回路が、前記タップクロック信号Ｔ１〜ＴＮから選択された第２の論理状態を有する一つの信号に応答して、第２のモードで動作する、請求項１７に記載の同期ミラー遅延。
【請求項１９】
前記入力バッファが、前記入力クロック信号に対して前記バッファクロック信号に遅延Ｄ１を生じ、前記出力バッファが、前記遅延クロック信号に対して前記同期クロック信号に遅延Ｄ２を生じ、第１のコンポーネントおよび第２のコンポーネントとしての前記モデル遅延は遅延（Ｄ１およびＤ２）をモデルしている、請求項１１に記載の同期ミラー遅延。
【請求項２０】
前記粗遅延回路が、
前記バッファクロック信号および前記モデル遅延クロック信号を受け取るように結合され、前記発振クロック信号を受け取るように前記リング発振器に結合された加算／減算カウンタであって、該加算／減算カウンタは、該モデル遅延クロック信号の遷移に応答して、前記基準カウント値から、該発振クロック信号に応答して前記粗遅延カウントを増加させるように動作可能であり、該バッファクロック信号の遷移に応答して、該発振クロック信号に応答して該粗遅延カウントを減少させるように動作可能である、加算／減算カウンタと、
該粗遅延カウントが該基準カウント値に等しいことに応答して前記粗遅延イネーブル信号を有効にする、該加算／減算カウンタに結合された比較器と
を備える、請求項１１に記載の同期ミラー遅延。
【請求項２１】
入力クロック信号を受け取るように適合され、該入力クロック信号に応答してバッファクロック信号を生成するように動作可能な第１の入力バッファと、
複数のタップクロック信号を生成するように動作可能な第１のリング発振器であって、一つのタップクロック信号は発振クロック信号に指定され、各タップクロック信号は該発振クロック信号に対してそれぞれの遅延を有する、第１のリング発振器と、
該バッファクロック信号を受け取るように該第１の入力バッファに結合され、該バッファクロック信号に応答してモデル遅延クロック信号を生成するように動作可能な第１のモデル遅延線であって、該モデル遅延クロック信号は該バッファクロック信号に対してモデル遅延を有する、第１のモデル遅延線と、
該第１のリング発振器に結合され、該タップクロック信号から生成される粗い遅延および精密な遅延を有する遅延クロック信号を生成するように動作可能な第１の立上りエッジ・同期ミラー遅延回路であって、該粗い遅延および該精密な遅延は、該入力クロック信号の偶数番目の立上りエッジに対する該遅延クロック信号の遅延を定める、第１の立上りエッジ・同期ミラー遅延回路と、
該第１のリング発振器に結合され、該タップクロック信号から生成される粗い遅延および精密な遅延を有する遅延クロック信号を生成するように動作可能な第２の立上りエッジ・同期ミラー遅延回路であって、該粗い遅延および該精密な遅延は、該入力クロック信号の奇数番目の立上りエッジに対する該遅延クロック信号の遅延を定める、第２の立上りエッジ・同期ミラー遅延回路と、
入力クロック信号を受け取るように適合され、該入力クロック信号に応答してバッファクロック信号を生成するように動作可能な第２の入力バッファと、
複数のタップクロック信号を生成するように動作可能な第２のリング発振器であって、一つのタップクロック信号は発振クロック信号に指定され、各タップクロックは該発振クロック信号に対してそれぞれの遅延を有する、第２の発振器と、
該バッファクロック信号を受け取るように該第２の入力バッファに結合され、該バッファクロック信号に応答してモデル遅延クロック信号を生成するように動作可能なモデル遅延線であって、該モデル遅延クロック信号は該バッファクロック信号に対してモデル遅延を有する、モデル遅延線と、
該第２のリング発振器に結合され、該タップクロック信号から生成される粗い遅延および精密な遅延を有する遅延クロック信号を生成するように動作可能な第１の立下りエッジ・同期ミラー遅延回路であって、該粗い遅延および該精密な遅延は、該入力クロック信号の偶数番目の立下りエッジに対する該遅延クロック信号の遅延を定める、第１の立下りエッジ・同期ミラー遅延回路と、
該リング発振器に結合され、該タップクロック信号から生成される粗い遅延および精密な遅延を有する遅延クロック信号を生成するように動作可能な第２の立下りエッジ・同期ミラー遅延回路であって、該粗い遅延および該精密な遅延は、該入力クロック信号の奇数番目の立下りエッジに対する該遅延クロック信号の遅延を定める、第２の立下りエッジ・同期ミラー遅延回路と、
該第１のおよび第２の立上りエッジ・同期ミラー遅延回路および該第２および第２の立下りエッジ・同期ミラー遅延回路に結合され、該ミラー・遅延回路からの該遅延クロック信号に応答して同期クロック信号を生成するように動作可能な出力回路であって、該同期クロック信号は該入力クロック信号と同期している、出力回路と
を備える、同期ミラー遅延。
【請求項２２】
前記同期ミラー遅延回路のそれぞれが精密遅延回路を含み、
該精密遅延回路は、
前記リング発振器に結合された複数の入力を有するマルチプレクサであって、各入力はそれぞれのタップクロック信号を受け取り、該マルチプレクサは、複数の入力選択信号に応答して出力にそれぞれのタップクロック信号を提供するように動作可能であり、該出力上の該タップクロック信号は前記精密遅延イネーブル信号に相当する、マルチプレクサと、
該リング発振器に結合されたラッチ比較回路であって、該ラッチ比較回路は、該入力クロック信号に応答して該タップクロック信号をラッチし、該ラッチされたタップクロック信号に応答して複数の精密遅延信号を生成するように動作可能である、ラッチ比較回路と、
前記粗遅延イネーブル信号を受け取るように結合され、該ラッチ比較回路および該マルチプレクサに結合された精密遅延変換回路であって、該精密遅延変換回路は、該精密遅延信号に応答して、それぞれの入力選択信号を選択し、該粗遅延イネーブル信号が有効になることに応答して、該選択された入力選択信号を有効にするように動作可能である、精密遅延変換回路と
を備える、請求項２１に記載の同期ミラー遅延。
【請求項２３】
前記マルチプレクサが複数の変換ゲートを備える、請求項２２に記載の同期ミラー遅延。
【請求項２４】
各リング発振器が、タップクロック信号Ｔ１〜ＴＮをそれぞれが生成するＮ個の遅延ステージを含み、前記ラッチ比較回路が、該リング発振器からのタップクロック信号Ｔ１〜ＴＮをラッチし、ラッチされたタップクロック信号の各対Ｔ１信号−Ｔ２信号、Ｔ２信号−Ｔ３信号、以下ＴＮ−１信号−ＴＮ信号まで同様のＸＯＲ演算を行い、Ｔ１信号とＴＮ信号との対のＸＯＲ演算も行い、各ＸＯＲ演算は対応する精密遅延信号を生成する、請求項２１に記載の同期ミラー遅延。
【請求項２５】
前記出力回路が、
前記第１のおよび前記第２の立上りエッジ・同期ミラー遅延回路からの前記遅延クロック信号を受け取るように結合された第１のＯＲゲートと、
前記第１のおよび前記第２の立下がりエッジ・同期ミラー遅延回路からの該遅延クロック信号を受け取るように結合された第２のＯＲゲートと、
セット入力およびリセット入力を受け取るように該第１のＯＲゲートおよび該第２のＯＲゲートに結合され、該リセット入力および該セット入力に応答して出力遅延クロック信号を生成するように動作可能なＲＳフリップフロップと、
該ＲＳフリップフロップに結合され、該出力遅延クロック信号に応答して前記同期クロック信号を生成するように動作可能な出力バッファと
を備える、請求項２１に記載の同期ミラー遅延。
【請求項２６】
同期ミラー遅延回路のそれぞれが粗遅延回路を含み、
該粗遅延回路は、
前記入力クロック信号および前記モデル遅延クロック信号を受け取るように結合され、前記発振クロック信号を受け取るように前記リング発振器に結合された加算／減算カウンタであって、該加算／減算カウンタは、該モデル遅延クロック信号の遷移に応答して、前記基準カウント値から、該発振クロック信号に応答して前記粗遅延カウントを増加させるように動作可能であり、該入力クロック信号の遷移に応答して、該発振クロック信号に応答して該粗遅延カウントを減少させるように動作可能である、加算／減算カウンタと、
該粗遅延カウントが該基準カウント値に等しいことに応答して前記粗遅延イネーブル信号を有効にする、該加算／減算カウンタに結合された比較器と
を備える、請求２１に記載の同期ミラー遅延。
【請求項２７】
アドレスバスと、
コントロールバスと、
データバスと、
該アドレスバスに結合されたアドレスデコーダと、
該データバスに結合された読取／書込回路と、
該コントロールバスに結合されたコントロール回路と、
該アドレスデコーダ、該コントロール回路および該読取／書込回路に結合されたメモリセル配列と、
該コントロール回路に少なくとも結合され、入力クロック信号を受け取るように適合された同期ミラー遅延であって、該同期ミラー遅延は、遅延クロック信号を生成するように動作可能であり、該コントロール回路は、該遅延クロック信号に応答してコントロール信号を生成する、同期ミラー遅延と
を備える記憶装置であって、
該同期ミラー遅延は、
複数のタップクロック信号を生成するように動作可能なリング発振器であって、一つのタップクロック信号は発振クロック信号に指定され、各タップクロック信号は該発振クロック信号に対してそれぞれの遅延を有する、リング発振器と、
入力クロック信号を受け取るように適合され、該入力クロック信号に応答してモデル遅延クロック信号を生成するように動作可能なモデル遅延線であって、該モデル遅延クロック信号は該入力クロック信号に対してモデル遅延を有する、モデル遅延線と、
該入力クロック信号を受け取るように適合され、該リング発振器および該モデル遅延線に結合された粗遅延回路であって、該粗遅延回路は、該発振信号、該入力信号および該モデル遅延クロック信号に応答して粗遅延カウントを生成するように動作可能であり、さらに、該遅延カウントが基準カウント値に等しいことに応答して粗遅延イネーブル信号を有効にするように動作可能である、粗遅延回路と、
該タップクロック信号を受け取るように該リング発振器に結合され、該粗遅延イネーブル信号を受け取るように該粗遅延回路に結合され、該入力クロック信号を受け取るように適合された精密遅延回路であって、該精密遅延回路は、該入力クロック信号に応答して該タップクロック信号をラッチし、該ラッチされたタップクロック信号から精密遅延を生成するように動作可能であり、該精密遅延回路は、該粗遅延イネーブル信号に応答して精密遅延イネーブル信号を有効にするように動作可能であり、該精密遅延イネーブル信号は、該粗遅延イネーブル信号に対し該精密遅延を有する、精密遅延回路と、
該粗遅延回路および該精密遅延回路に結合された出力回路であって、該出力回路は、該粗遅延イネーブル信号および該精密遅延イネーブル信号が有効になることに応答して遅延クロック信号を生成する、出力回路と
を備える、記憶装置。
【請求項２８】
前記記憶装置がＤＤＲ  ＳＤＲＡＭを備え、
前記同期ミラー遅延が、相補的な入力クロック信号を受け取り、前記クロック信号の前記立上りエッジおよび前記立下りエッジに同期している該遅延クロック信号を生成し、該遅延クロック信号は、前記データバスに結合された出力ドライバをクロックするように加えられる、請求項２７に記載の記憶装置。
【請求項２９】
データ入力装置と、
データ出力装置と、
該データ入力装置および該データ出力装置に結合されたプロセッサと、
該プロセッサに結合された記憶装置と
を備えるコンピュータシステムであって、
該記憶装置は、
アドレスバスと、
コントロールバスと、
データバスと、
該アドレスバスに結合されたアドレスデコーダと、
該データバスに結合された読取／書込回路と、
該コントロールバスに結合されたコントロール回路と、
該アドレスデコーダ、該コントロール回路および該読取／書込回路に結合されたメモリセル配列と、
該コントロール回路に少なくとも結合され、入力クロック信号を受け取るように適合された同期ミラー遅延であって、該同期ミラー遅延は、遅延クロック信号を生成するように動作可能であり、該コントロール回路は、該遅延クロック信号に応答してコントロール信号を生成する、同期ミラー遅延と
を備え、
該同期ミラー遅延は、
複数のタップクロック信号を生成するように動作可能なリング発振器であって、一つのタップクロック信号は発振クロック信号に指定され、各タップクロック信号は該発振クロック信号に対してそれぞれの遅延を有する、リング発振器と、
入力クロック信号を受け取るように適合され、該入力クロック信号に応答してモデル遅延クロック信号を生成するように動作可能なモデル遅延線であって、該モデル遅延クロック信号は該入力クロック信号に対してモデル遅延を有する、モデル遅延線と、
該入力クロック信号を受け取るように適合され、該リング発振器および該モデル遅延線に結合された粗遅延回路であって、該粗遅延回路は、該発振クロック信号、該入力クロック信号および該モデル遅延クロック信号に応答して粗遅延カウントを生成するように動作可能であり、さらに、該遅延カウントが基準カウント値に等しいことに応答して粗遅延イネーブル信号を有効にするように動作可能である、粗遅延回路と、
該タップクロック信号を受け取るように該リング発振器に結合され、該粗遅延イネーブル信号を受け取るように該粗遅延回路に結合され、該入力クロック信号を受け取るように適合された精密遅延回路であって、該精密遅延回路は、該入力クロック信号に応答して該タップクロック信号をラッチし、該ラッチされたタップクロック信号から精密遅延を生成するように動作可能であり、該精密遅延回路は、該粗遅延イネーブル信号に応答して精密遅延イネーブル信号を有効にするように動作可能であり、該精密遅延イネーブル信号は、該粗遅延イネーブル信号に対して該精密遅延を有する、精密遅延回路と、
該粗遅延回路および該精密遅延回路に結合された出力回路であって、該出力回路は、該粗遅延イネーブル信号および該精密遅延イネーブル信号が有効になることに応答して遅延クロック信号を生成する、出力回路と
を備える、コンピュータシステム。
【請求項３０】
前記記憶装置がＤＤＲ  ＳＤＲＡＭを備え、前記同期ミラー遅延が相補的な入力クロック信号を受け取り、前記クロック信号の前記立上りエッジおよび前記立下りエッジに同期している該遅延クロック信号を生成し、該遅延クロック信号は、前記データバスに結合された出力ドライバをクロックするように加えられる、請求項２９に記載のコンピュータシステム。
【請求項３１】
加えられたクロック信号に対して遅延を有する遅延クロック信号を生成する方法であって、
複数の発振クロック信号を生成する工程であって、各発振クロック信号は該加えられたクロック信号よりも高い周波数を有し、一つの発振クロック信号は基準発振クロック信号に指定され、各発振クロック信号は該基準発振クロック信号に対して遅延を有する、工程と、
該加えられたクロック信号に応答してモデル遅延クロック信号を生成する工程であって、該モデル遅延クロック信号は該加えられたクロック信号に対してモデル遅延を有する、工程と、
該加えられたクロック信号のＮ番目の遷移に応答して生成された前記モデル遅延クロック信号の遷移に応答して時間デジタルカウント粗遅延間隔を開始する工程と、
該第１の粗遅延間隔中に該基準発振クロック信号に応答して粗遅延カウントを増やす工程と、
該加えられたクロック信号の（Ｎ＋１）番目の遷移に応答して該第１の粗遅延間隔を終了させる工程と、
該第１の粗遅延間隔の終了時における該発振クロック信号の状態を格納する工程と、
該加えられたクロック信号に応答してデジタル時間粗遅延間隔を開始する工程と、
該デジタル時間粗遅延間隔中に該基準発振クロック信号に応答して該粗遅延カウントを減らす工程と、
該発振クロック信号の格納された該状態からデジタル時間精密遅延を計算する工程と、
該加えられたクロック信号に対して該遅延を有する該遅延クロック信号を生成する工程であって、該遅延は、該粗遅延カウントが、該計算したデジタル時間遅延を基準値に加えた時間間隔に等しいことによって決定される、工程と
を包含する、方法。
【請求項３２】
前記発振クロック信号の格納された前記状態からデジタル時間精密遅延を計算する工程が、前記タップクロック信号Ｔ１〜ＴＮから選択された第１の論理状態を有する１つの信号に応答して、前記精密遅延を第１の方法論に従い計算する工程を包含する、請求項３１に記載の方法。
【請求項３３】
前記発振クロック信号の格納された前記状態からデジタル時間精密遅延を計算する工程が、前記タップクロック信号Ｔ１〜ＴＮから選択された第２の論理状態を有する１つの信号に応答して、前記精密遅延を第２の方法論に従い計算する工程を包含する、請求項３２に記載の方法。
【請求項３４】
前記第１の粗遅延間隔の終了時における前記発振クロック信号の前記状態を格納する工程が、前記クロック信号の瞬間状態を格納する工程と、その後に、隣接するクロック信号の対のＸＯＲ演算を行うことにより、複数の精密遅延制御信号を生成する工程とを包含し、該精密遅延制御信号は、前記第１の粗遅延間隔が終了した時点における前記基準発振クロック信号のエッジの位置を示す偽値を有する、請求項３１に記載の方法。
【請求項３５】
加えられたクロック信号に対して遅延を有する遅延クロック信号を生成する方法であって、
複数の発振クロック信号を生成する工程であって、各発振クロック信号は該加えられたクロック信号よりも高い周波数を有し、一つの発振クロック信号は基準発振クロック信号に指定され、各発振クロック信号は該基準発振クロック信号に対して遅延を有する、工程と、
該基準発振クロック信号の遷移に応答して粗遅延時間を計る工程と、
該第１の時刻において該発振クロック信号の状態を格納する工程と、
該粗遅延時間を再生する工程と、
第１の時刻における該発振クロック信号の状態から精密遅延時間を計算する工程と、
該加えられたクロック信号に対して遅延を有する該遅延クロック信号を生成する工程であって、該遅延は、該粗遅延時間、該再生された粗遅延時間および該精密遅延時間の合計により与えられる工程と
を包含する、方法。
【請求項３６】
前記粗遅延時間を再生する工程が、前記第１の時刻の後の前記基準発振クロック信号の遷移に応答して、デジタル時間粗遅延時間を計る工程を包含する、請求項３５に記載の方法。
【請求項３７】
第１の時刻において前記発振クロック信号の状態を格納する工程が、該発振クロック信号の瞬間状態を格納する工程と、その後に、隣接するクロック信号の対のＸＯＲ演算を行うことにより、複数の精密遅延制御信号を生成する工程とを包含し、該精密遅延制御信号は、該第１の時刻における前記基準発振クロック信号のエッジの位置を示す偽値を有する、請求項３５に記載の方法。
【請求項３８】
第１の回路が、前記複数の発振クロック信号を生成し、前記粗遅延時間を計り、前記精密遅延時間を計算し、第２の回路が、該粗遅延時間を再生し、前記遅延クロック信号を生成する、請求項３５に記載の方法。
【請求項３９】
前記第１の回路と前記第２の回路とが異なる回路である、請求項３８に記載の方法。
【請求項４０】
スタート機能を有し、複数のタップクロック信号を生成するように動作可能なリング発振器であって、一つのタップクロック信号は発振クロック信号に指定され、各タップクロック信号は該発振クロック信号に対してそれぞれの遅延を有する、リング発振器と、
該リング発振器スタート信号と計測信号とを受け取るように適合され、該リング発振器クロック信号に結合された粗遅延計測回路であって、該スタート信号と該計測信号との間にある該発振クロック信号の周期カウントを生成しそれにより粗デジタル遅延計測結果を生成するように動作可能な粗遅延計測回路と、
該タップクロック信号を受け取るように該リング発振器に結合され、該計測信号を受け取るように結合された精密遅延計測回路であって、該計測信号に応答して該タップクロック信号をラッチし、それにより精密デジタル遅延計測結果を生成するように動作可能な精密遅延計測回路と
を備える、デジタル計測システム。
【請求項４１】
スタート機能を有し、複数のタップクロック信号を生成するように動作可能なリング発振器であって、一つのタップクロック信号は発振クロック信号に指定され、各タップクロック信号は該発振クロック信号に対してそれぞれの遅延を有する、リング発振器と、
該デジタル遅延計測システムからの粗デジタル遅延計測データと該リング発振器スタート信号とを受け取り格納するように適合され、該リング発振クロック信号に結合された粗遅延再生回路であって、該発振クロック信号に基づいて周期カウントを生成するように動作可能であり、該周期カウントが該格納されたデジタル遅延計測データに等しい場合に粗遅延再生信号を生成するように動作可能な粗遅延再生回路と、
該精密デジタル遅延計測データと該粗遅延再生信号とを受け取り、該タップクロック信号を受け取るように該リング発振器に結合され、該粗遅延再生信号の有効化後における第１のデジタル式に選択されたタップクロックエッジにおいて精密遅延再生信号を生成するように適合された精密遅延再生回路と
を備える、デジタル再生システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、より詳しくは、集積回路において生成される内部クロック信号を、集積回路に加えられる外部クロック信号に同期させることに関する。
【背景技術】
【０００２】
同期集積回路では、集積回路は外部クロック信号によるクロックがかけられ、加えたクロック信号の立上りおよび立下りエッジに対応して所定回数作動する。同期集積回路の実例には、ＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ  ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）やＳＳＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ  ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）といった同期記憶装置や、ＳＬＤＲＡＭやＲＤＲＡＭといったパケット化された記憶装置があり、マイクロプロセッサのように前記分類に含まれない集積回路もある。同期記憶装置外部の信号のタイミングは外部クロック信号によって決まり、一般的には、記憶装置内の動作は外部動作に同期している必要がある。例えば、コマンドは外部クロック信号に同期して記憶装置のコマンドバス上に置かれ、記憶装置はコマンドを確かに取り込むために適当な回数、コマンドをラッチする必要がある。加えられたコマンドをラッチするため、外部クロック信号に応じて内部クロック信号が生成され、一般的には、記憶装置にあるラッチに加えられ、それによりラッチにコマンドをクロックする。コマンドを確かに取り込むために適当な回数、内部クロック信号がラッチを確実にクロックするためには、内部クロック信号と外部クロック信号は同期している必要がある。本明細書では、「外部」という用語は記憶装置外の信号および動作を呼ぶために用い、「内部」という用語は記憶装置内の信号および動作を呼ぶために用いる。さらに、本明細書は同期記憶装置に向けられたものだが、ここに記載してある原理は他の型の同期集積回路にも同様に適用できる。
【０００３】
内部クロック信号を生成する記憶装置の内部回路網は、必ず幾らかの時間遅延を生み出し、そのため、内部クロック信号と外部クロック信号の位相にずれが生じる。この位相のずれがわずかである限りは、記憶装置内のタイミングの外部のタイミングへの同期は容易にできる。コマンドを加えることができる速度、記憶装置へデータを転送することができる速度および記憶装置からデータを転送することができる速度を上げるためには、今日の同期記憶装置では１００ＭＨｚを超える外部クロック信号の周波数を上げなければならない。しかしながら、外部クロック信号の周波数が上がるにつれ、内部回路網で生じる時間遅延のもつ意味は大きくなっていく。これは、外部クロック信号の周波数が上がると信号の周期が短くなるため、内部回路網で生じた短い遅延でも内部クロック信号と外部クロック信号との位相差は大きな位相差に相当するからである。その結果、記憶装置に加えられたコマンドは、内部クロック信号がラッチをクロックする時には、もはや有効ではないことがあり得る。
【０００４】
今日の同期記憶装置で外部クロック信号と内部クロック信号とを同期させるための多くの異なるアプローチが考えられ、使用されている。当業者には理解されるように、ＤＬＬ(ｄｅｌａｙ−ｌｏｃｋｅｄ  ｌｏｏｐ)、ＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ  ｌｏｏｐ）、ＭＣＤ（ｍｅａｓｕｒｅ  ｃｏｎｔｒｏｌｌｅｄ  ｄｅｌａｙ）、ＳＭＤ（ｓｙｎｃｈｒｏｎｏｕｓ  ｍｉｒｒｏｒ  ｄｅｌａｙ）といったものである。本明細書における同期という用語は、信号同士が名目上（ｎｏｍｉｎａｌｌｙ）一致している状態および所望の遅延である状態も含む。図１は、加えられたクロック信号ＣＬＫを受け取り、ＣＬＫ信号に応じて同期クロック信号ＣＬＫＳＹＮＣを生成する従来のＳＭＤ１００の機能ブロック図であり、ＣＬＫＳＹＮＣ信号はＣＬＫ信号に同期している。ＳＤＭ１００は、ＣＬＫ信号を受け取りＣＬＫ信号に応じてバッファクロック信号ＣＬＫＢＵＦを生成する入力バッファ１０２を含む。ＣＬＫＢＵＦ信号はＣＬＫ信号に対し、入力バッファの固有伝達遅延に相当する遅延Ｄ１を有する。
【０００５】
モデル遅延線１０４は、ＣＬＫＢＵＦ信号を受け取り、ＣＬＫＢＵＦ信号に対しモデル遅延（Ｄ１＋Ｄ２）を有する前方（ｆｏｒｗａｒｄ）遅延クロック信号ＦＤＣＬＫを生成する。モデル遅延（Ｄ１およびＤ２）は、より詳しくは後述するが、入力バッファ１０２により生じる遅延Ｄ１およびＣＬＫＳＹＮＣ信号を生成する出力バッファ１０６により生じる遅延Ｄ２をシミュレートしたものである。ＦＤＣＬＫ信号は複数の直列に結合した単位遅延素子１１０Ａ〜１１０Ｎを含む前方遅延線１０８を伝達し、各単位遅延素子は前の単位遅延素子から入力信号を受け取り、入力信号に対して単位遅延ＵＤを有する出力信号を生成する。例えば、各単位遅延素子１１０Ａ〜１１０Ｎは、インバータの伝達遅延に相当する単位遅延ＵＤを生み出すインバータ付きの、単位遅延素子１１０Ａに示されているような片方の入力がイネーブルであるＡＮＤゲートであり得る。前方遅延線１０４では、ＦＤＣＬＫ信号は、単位遅延素子１１０Ａのインバータの向きに示されているように図１の左から右へ、単位遅延素子１１０Ａ〜１１０Ｎを伝達する。前方遅延線１０８は、複数の出力１１２Ａ〜１１２Ｎを含んでおり、各出力１１２Ａ〜１１２Ｎはそれぞれ対応する単位遅延素子１１０Ａ〜１１０Ｎの出力に結合されている。単位遅延素子１１０Ａ〜１１０ＮをＦＤＣＬＫ信号が伝達すると、各出力１１２Ａ〜１１２Ｎに信号がある場合には、その信号を遅延前方クロック信号ＤＦＤＣＬＫと呼ぶ。
【０００６】
後方（ｂａｃｋｗａｒｄ）遅延線１１４は、前方遅延線１０８で記載したのと同様に、複数の直列に結合された単位遅延素子１１６Ａ〜１１６Ｎを含む。前方遅延線１０８には単位遅延素子１１６Ａ〜１１６Ｎの出力を供給していたが、後方遅延線１１４は、複数の入力１１８Ａ〜１１８Ｎを有し、各入力はそれぞれ対応する単位遅延素子１１６Ａ〜１１６Ｎの入力に結合してある。同様に、各単位遅延素子１１６Ａ〜１１６Ｎは、片方の入力に、対応する入力１１８Ａ〜１１８Ｎが結合されているＡＮＤゲートから構成され得る。ミラーコントローラ１２０は前方遅延線１０８の出力１１２Ａ〜１１２Ｎおよび後方遅延線１１４の入力１１８Ａ〜１１８Ｎに結合されている。ＣＬＫＢＵＦ信号の立上りエッジに応じて、ミラーコントローラ１２０は前方遅延線１０８の対応する単位遅延素子１１０Ａ〜１１０Ｎから後方遅延線１１４の対応する単位遅延素子１１６Ａ〜１１６Ｎの入力へＤＦＤＣＬＫ信号を加える。例えば、ＦＤＣＬＫ信号が単位遅延素子１１０Ｊの出力に伝達されている場合には、ミラーコントローラ１２０は単位遅延素子１１０Ｊの出力にあるＤＦＤＣＬＫ信号を後方遅延線１１４の単位遅延素子１１６Ｊの入力へ出力する。ここで、単位遅延素子１１６Ａから１１６Ｉおよび１１６Ｋから１１６Ｎは影響を受けない。そして、ＤＦＤＣＬＫ信号は、後方遅延線１１４の対応する単位遅延素子１１６Ｊおよび単位遅延素子１１６Ｉ〜１１６Ａのすべての素子を左の方向へ伝達し、後方遅延線１１４から遅延クロック信号ＣＬＫＤＥＬとして出力される。これにより、後方遅延線１１４でＤＦＤＣＬＫ信号は、単位遅延素子１１６ＡのＡＮＤゲートの向きで示されているように、図１の右から左へと単位遅延素子１１６Ａ〜１１６Ｎを伝達する。出力バッファ１０６はＣＬＫＤＥＬ信号を受け取り、ＣＬＫＤＥＬ信号に応じて、出力バッファにより生じる遅延Ｄ２を有するＣＬＫＳＹＮＣ信号を生成する。
【０００７】
以下、ＳＭＤ１００の全般的な動作について、図１および動作中にＳＭＤにより生成される種々の信号を示している信号のタイミング図である図２を参照しながら、さらに詳しく記載する。図２の例では、最初のＣＬＫ信号の立上りエッジは時刻Ｔ０に起こる。時刻Ｔ０のＣＬＫ信号の立上りエッジを受け、入力バッファ１０２はＤ１遅延して時刻Ｔ１にＣＬＫＢＵＦ信号をハイにする。このＣＬＫＢＵＦ信号の最初の立上りエッジをＮエッジと呼ぶ。時刻Ｔ１のＣＬＫＢＵＦ信号の立上りエッジ遷移に応じて、モデル遅延線１０４は、モデル遅延（Ｄ１＋Ｄ２）だけ遅延して時刻Ｔ２にＦＤＣＬＫ信号をハイにする。その後、ＦＤＣＬＫ信号は、時刻Ｔ３に次のＣＬＫＢＵＦ信号の立上りエッジ（Ｎ＋１）がミラーコントローラ１２０に加えられるまで、単位遅延素子１１０Ａ〜１１０Ｎを介して前方遅延線１０８内を伝達する。時刻Ｔ３には、ＣＬＫ信号の周期をＴＣＫとすると、前方遅延線１０８はＦＤＣＬＫ信号をＴＣＫ−（Ｄ１＋Ｄ２）と等しい前方遅延ＦＤだけ遅延させる。これは、図２に示してあるように、ＦＤＣＬＫ信号の最初の立上りエッジが起こった時刻Ｔ２からＴＣＫ−（Ｄ１＋Ｄ２）後に次のＣＬＫＢＵＦ信号の立上りエッジが起きるからである。
【０００８】
時刻Ｔ３のＣＬＫＢＵＦ信号の立上りエッジに応じて、ミラーコントローラ１２０は前方遅延線１０８の適当な単位遅延素子１１０Ａ〜１１０Ｎの出力から後方遅延線１１４の対応する入力１１８Ａ〜１１８Ｎの入力へＦＤＣＬＫ信号を送る。例えば、遅延ＴＣＫ−（Ｄ１＋Ｄ２）が単位遅延ＵＤの１１倍と等しい場合には、ミラーコントローラ１２０は、前方遅延線１０８の単位遅延素子１１０Ｋの出力１１２ＫからＤＦＤＣＬＫ信号を受け取る。この場合では、ミラーコントローラ１２０は、後方遅延線１１４の単位遅延素子１１６Ｋの入力１１８ＫへＤＦＤＣＬＫ信号を送る。これが図２では時刻Ｔ３のＤＦＤＣＬＫ信号の立上りエッジとして示されている。
【０００９】
その後、ＤＦＤＣＬＫ信号は後方遅延線１１４の適合する単位遅延素子１１６Ｊ〜１１６Ａを伝達し、時刻Ｔ４に、加えられたＤＦＤＣＬＫ信号に応じて後方遅延線１１４がＣＬＫＤＥＬ信号をハイにする。時刻Ｔ４では、後方遅延線１１４は、前方遅延線１０８の前方遅延ＦＤと等しいＴＣＫ−（Ｄ１＋Ｄ２）と等しい後方遅延ＢＤだけＤＦＤＣＬＫ信号を遅延させている。これは、当業者には理解されるように、前方遅延線１０８の単位遅延素子１１０Ａ〜１１０ＮをＦＤＣＬＫ信号が伝達した単位遅延素子の数と、後方遅延線１１４の単位遅延素子１１６Ａ〜１１６ＮをＤＦＤＣＬＫ信号が伝達する単位遅延素子の数とが等しいからである。時刻Ｔ４におけるＣＬＫＤＥＬ信号の遅延の合計は、Ｄ１＋Ｄ１＋Ｄ２＋ＴＣＫ−（Ｄ１＋Ｄ２）＋ＴＣＫ−（Ｄ１＋Ｄ２）であり、これは２ＴＣＫ−Ｄ２と等しい。これにより、時刻Ｔ５に起こる次のＣＬＫ信号の立上りエッジの出力バッファ１０６の遅延Ｄ２だけ前の時刻Ｔ４に、ＣＬＫＤＥＬ信号は立上りエッジを起こす。このようにして、ＳＭＤ１００ではＣＬＫ信号の立上りエッジに同期した立上り信号を有するＣＬＫＳＹＮＣ信号を生成する。
【００１０】
ＳＭＤ１００では、入力バッファ１０２および出力バッファ１０６は一つのコンポーネントとして示してあるが、それぞれＳＭＤ１００の入力と出力との間にあるすべてのコンポーネントであり、また、それに付随する遅延である。つまり、当業者には理解されるように、入力バッファ１０６は、ＣＬＫ信号を受けとる入力とモデル遅延線１０４の入力との間のすべてのコンポーネントの遅延Ｄ１を意味し、出力バッファ１０６は、後方遅延線１１４の出力とＣＬＫＳＹＮＣ信号が生成される出力との間のすべてのコンポーネントの遅延Ｄ２を意味している。
【００１１】
ＳＭＤ１００では、前方遅延線１０８と後方遅延線１１４はそれぞれ同数の単位遅延素子１１０Ａ〜１１０Ｎ、１１６Ａ〜１１６Ｎを含む。ＳＭＤ１００がより良い時間分解能を有する前方遅延ＦＤおよび後方遅延ＢＤを生成するためには、単位遅延素子１１０Ａ〜１１０Ｎ、１１６Ａ〜１１６Ｎの数は多いほうが望ましい。以後ＦＤとＢＤをあわせたものを可変遅延ＶＤと呼ぶ（つまり、ＶＤ＝ＦＤ＋ＢＤ）。ＳＭＤ１００の時間分解能は可変遅延ＶＤの増減の最小単位であり、これはＳＭＤ１００の単位遅延素子１１０Ａ〜１１０Ｎ、１１６Ａ〜１１６Ｎの単位遅延ＵＤの２倍である。当業者には理解されるように、良い時間分解能を持つとは、ＣＬＫ信号とＣＬＫＳＹＮＣ信号とが正確に同期していることである。加えて、前方遅延線１０８および後方遅延線１１４は、合計で、ＳＭＤ１００が動作を予定している最低周波数のＣＬＫ信号に対応する最大の可変遅延ＶＤを与える必要がある。これは、前方遅延線１０８および後方遅延線１１４はそれぞれＮｘＴＣＫ−（Ｄ１＋Ｄ２）の遅延を与える必要があるが、この遅延はＣＬＫ信号の周期ＴＣＫが最大の時に最大になり、ＴＣＫが最大になるのはＣＬＫ信号が最低周波数の場合である。
【００１２】
しかし、ＳＭＤ１００で所望の時間分解能および最大可変遅延ＶＤを実現しようとすると、遅延線１０８、１１４はそれぞれ多数の単位遅延素子１１０Ａ〜１１０Ｎ，１１６Ａ〜１１０Ｎから構成されることになり、ＳＭＤ１００および同期記憶装置の他のコンポーネントを形成させる半導体基板の比較的大部分を占めることになる。さらに、このように単位遅延素子１１０Ａ〜１１０Ｎ、１１６Ａ〜１１６Ｎの数が多くなると、ＳＭＤ１００の電力消費はかなり大きくなってしまい、望ましくない。電力供給が携帯用電池により行われる、同期記憶装置を含む装置の場合には特にこのことは望ましくない。
【００１３】
良い時間分解能で半導体基板に占める領域の少なく電力消費の少ないＳＭＤが求められている。
【発明の開示】
【課題を解決するための手段】
【００１４】
本発明のある局面によると、同期ミラー遅延は、複数のタップクロック信号を生成するリング発振器を含み、その一つのタップクロック信号は発振クロック信号に指定される。各タップクロック信号は発振クロック信号に対してそれぞれの遅延を有する。モデル遅延線は、入力クロック信号を受け取り、入力クロック信号に応答してモデル遅延クロック信号を生成する。モデル遅延クロック信号は入力クロック信号に対してモデル遅延を有する。粗遅延回路は、発振クロック信号、入力クロック信号およびモデル遅延クロック信号に応答して粗遅延カウントを生成し、基準カウント値と等しい遅延カウントに対応する粗遅延イネーブル信号を有効にする。精密遅延回路は、入力クロック信号に応答してタップクロック信号をラッチし、ラッチされたタップクロック信号から精密遅延を生成する。精密遅延回路は、粗遅延イネーブル信号に応答して精密遅延イネーブル信号を有効にし、精密遅延イネーブル信号は粗遅延イネーブル信号に対して精密遅延を有する。出力回路は、粗遅延回路および精密遅延回路に結合されていて、有効になる粗遅延イネーブル信号および有効になる精密遅延イネーブル信号に応答して遅延クロック信号を生成する。
【発明を実施するための最良の形態】
【００１５】
図３は、図１の従来のＳＭＤ１００に含まれる比較的占有面積および電力消費の大きな前方遅延線１０８および後方遅延線１１４の代わりに、粗い遅延ＣＤを定めるために粗カウンタ回路網３０４をクロックし、精密な遅延ＦＤを定めるために精密遅延回路網３０６に利用されるリング発振器３０２を含む、ＳＭＤ３００の立上りエッジ部分の機能ブロック図である。より詳しくは後述するが、ＳＭＤ３００は作動中では、外部クロック信号ＣＬＫに同期した（すなわち、ＣＬＫ信号に対し所望の遅延を有する）遅延クロック信号ＣＬＫＤＥＬを生成するために、粗い遅延ＣＤおよび精密な遅延ＦＤの値を調整する。下記の記述では、本発明を十分に理解できるように詳細について記載してある。しかし、当業者にとっては、これらの特定の詳細なしでも発明を実施できることはあり得る。他の例では、既知の回路、制御信号、タイミングプロトコル、そして、ソフトウェアオペレーションについては、不必要に本発明を不明瞭にするのを避けるために、その詳細は示されず、あるいは、完全に省略される。
【００１６】
ＳＭＤ３００では、入力バッファ３０８は、ＣＬＫ信号を受け取り、ＣＬＫ信号に応じてクロックバッファ信号ＣＬＫＢＵＦを生成する。入力バッファ３０８は、入力バッファ遅延Ｄ１を生じ、ＣＬＫＢＵＦ信号をＣＬＫ信号に対して入力バッファ遅延Ｄ１だけ遅延させる。モデル遅延線３１０は、ＣＬＫＢＵＦ信号を受け取り、ＣＬＫＢＵＦ信号に対してモデル遅延（Ｄ１＋Ｄ２）を有する加算遅延クロック信号ＣＬＫＵＰを生成する。モデル遅延（Ｄ１およびＤ２）は、入力バッファ３０８により生じる遅延Ｄ１および出力バッファ（図示していない）により生じる遅延Ｄ２をシミュレートしている。
【００１７】
リング発振器３０２は、ＮＡＮＤゲート３１４Ａおよび直列に結合されている複数のインバータ３１４Ｂ〜３１４Ｇを含み、ＮＡＮＤゲート３１４Ａおよびインバータ３１４Ａ〜３１４Ｇの出力はそれぞれタップクロック信号Ｔ１〜Ｔ７を生成する。ＮＡＮＤゲート３１４Ａの第２の入力はＣＬＫＵＰ信号を受け取る。各タップクロック信号Ｔ１〜Ｔ７は、前のタップクロック信号に対して単位精密遅延ＵＦＤを有し、タップクロック信号Ｔ７に対して対応する遅延を有する。最終インバータ３１４Ｇからのタップクロック信号Ｔ７は、インバータ３１５を介して発振クロック信号ＣＬＫＯＳＣを生成する。単位精密遅延ＵＦＤは、ＡＮＤゲート３１４Ａおよびインバータ３１４Ｂ〜３１４Ｇのそれぞれの伝達遅延に相当する。当業者には、インバータ３１４Ｂ〜３１４Ｇとほぼ等しい単位精密遅延ＵＦＤを有するＮＡＮＤゲート３１４Ａの形成方法は理解され得る。これにより、タップクロック信号Ｔ１は反転されタップクロック信号Ｔ７に対し遅延ＵＦＤを有し、タップクロック信号Ｔ２は同様に反転されタップクロック信号Ｔ１に対し遅延ＵＦＤを有し、残りのタップクロック信号Ｔ３〜Ｔ６も同様である。詳細は後述するが、精密遅延回路網３０６は、ＣＬＫＤＥＬ信号の精密な遅延ＦＤを定めるためにタップクロック信号Ｔ１〜Ｔ７を利用する。当業者には理解されるように、リング発振器３０２に含まれるインバータはインバータ３２４よりも多くも少なくもなり得る。
【００１８】
粗遅延回路網３０４は、ＣＬＫＯＳＣ信号によりクロックされていてＣＬＫＯＳＣ信号に応じて粗遅延カウントＣＤＣを生成する、加算／減算粗遅延カウンタ３１６を含む。カウンタ３１６は、加算入力にＣＬＫＵＰ信号を受け取り、ＣＬＫＵＰ信号の立上りエッジに応じて加算モードで動作し、ＣＬＫＯＳＣ信号の各立上りエッジに応じてＣＤＣカウントを増やす。カウンタ３１６は減算入力にＣＬＫＢＵＦ信号の立上りエッジを受けるまで加算モードで動作する。カウンタ３１６は、ＣＬＫＢＵＦ信号の立上りエッジに応じて減算モードで動作し、ＣＯＫＯＳＣ信号の各立上りエッジに応じてＣＤＣカウントを減らす。カウンタ３１６は動作中では、ＣＬＫＵＰ信号の立上りエッジに応じて加算モードで動作し、初期値からＣＬＫＯＳＣ信号の各立上りエッジに応じてＣＤＣカウントを増やす。カウンタ３１６がＣＬＫＢＵＦ信号の立上りエッジを受け取ると、減算モードが始まり、ＣＬＫＯＳＣ信号の各立上りエッジに応じてＣＤＣカウントを減らし、加算モードで到達した最終値から初期値へとＣＤＣカウントを減らす。ＣＤＣカウントの各増減は、ＣＤＣカウントはＣＬＫＯＳＣ信号の各立上りエッジに応じて増加または減少するので、ＣＬＫＯＳＣ信号の周期ＴＣＫに相当する。単位粗遅延ＵＣＤがＣＬＫＯＳＣ信号の周期ＴＣＫに等しく定められている場合、ＣＬＫＯＳＣ信号の各周期においてＣＬＫＯＳＣ信号はＮＡＮＤゲート３１４Ａおよび各インバータ３１４Ｂ〜３１４Ｇを２回伝達するため、各単位粗遅延は単位精密遅延ＵＦＤの１４倍（ＵＣＤ＝１４×ＵＦＤ）と等しい。デジタル比較器３１８は、ＣＤＣカウントを受け取り、ＣＤＣカウントが初期値に等しくなると、有効な粗イネーブル信号ＣＥＮを生成する。
【００１９】
精密遅延回路網３０６は、ＣＬＫＢＵＦ信号の立上りエッジに応じてリング発振器３０２からのタップクロック信号Ｔ１〜Ｔ７をラッチする、ラッチ比較回路３２０を含む。この方法で、ラッチ比較回路３２０は決められた時点（すなわち、ＣＬＫＢＵＦ信号の立上りエッジの起きる時点）にリング発振器３０２の状態を取り込む。その後、ラッチ比較回路３２０はラッチされたタップクロック信号Ｔ１〜Ｔ７から複数の精密遅延信号ＦＤ１〜ＦＤ７を生成する。より詳しくは、ラッチ比較回路３２０は隣接するタップクロック信号Ｔ１〜Ｔ７の各対をＸＯＲ演算し、各ＸＯＲ演算の結果により、対応するＦＤ１信号〜ＦＤ７信号を生成する。例えば、ラッチ比較回路３２０は、タップクロック信号Ｔ１とＴ２のＸＯＲ演算しＦＤ１信号を生成し、タップクロック信号Ｔ２とＴ３のＸＯＲ演算しＦＤ２信号を生成し、以下同様であり、タップクロック信号Ｔ７とＴ１のＸＯＲ演算によりＦＤ７信号を生成する。
【００２０】
ラッチ比較回路３２０は作動中では、まさにＣＬＫＢＵＦ信号の立上るときに、ＣＬＫＯＳＣ信号の立上りまたは立下りエッジの位置に相当するＦＤ１信号〜ＦＤ７信号を有効にする。このようにして、ラッチ比較回路３２０は、ＣＬＫＢＵＦ信号が立上る時の、ＮＡＮＤゲート３１４Ａおよびインバータ３１４Ｂ〜３１４Ｇを伝達しているクロック信号の立上りまたは立下りエッジの位置をラッチする。これは、リング発振器３０２の動作中では、タップクロック信号Ｔ１の立上りおよび立下りエッジはＮＡＮＤゲート３１４Ａおよびインバータ３１４Ａ〜３１４Ｇを伝達し、それぞれ連続的にタップクロック信号Ｔ２〜Ｔ７の立上りおよび立下りエッジを生成するからである。どの時点をとっても、ＮＡＮＤゲート３１４Ａおよびインバータ３１４Ｂ〜３１４Ｇのうち一つがタップクロック信号Ｔ７の立上りまたは立下りエッジを生成することになる。この特別なＮＡＮＤゲート３１４Ａまたはインバータ３１４Ｂ〜３１４Ｇに付随するタップクロック信号Ｔ１〜Ｔ７の対のＸＯＲは「０」になるが、他の対のＸＯＲでは「１」になる。これは、タップクロック信号Ｔ７の立上りまたは立下りエッジを生成していない全てのインバータ３１４Ｂ〜３１４ＧおよびＮＡＮＤゲート３１４Ａは、入力がハイで出力がローかその逆のどちらかであり、付随するタップクロック信号Ｔ１〜Ｔ７のＸＯＲは１になるということに注目することにより理解できる。その一方、タップクロック信号Ｔ７のエッジを生成することになるＮＡＮＤゲート３１４Ａまたはインバータ３１４Ｂ〜３１４Ｇでは、入力タップクロック信号Ｔ１〜Ｔ７と出力タップクロック信号Ｔ１〜Ｔ７のロジックレベルは同じであり、これらのタップクロック信号のＸＯＲは０になる。当業者には理解されるように、ＮＡＮＤゲートおよびインバータの伝達遅延のために、タップクロック信号Ｔ７のエッジを生成することになるＮＡＮＤゲート３１４Ａまたはインバータ３１４Ｂ〜３１４Ｇの入力および出力タップクロック信号Ｔ１〜Ｔ７ロジックレベルは同じである。例えば、ＮＡＮＤゲート３１４Ａがタップクロック信号Ｔ１の立上りエッジを生成しようとする場合では、インバータ３１４Ｇがまずタップクロック信号Ｔ７の立上りエッジを生成し、この立上りエッジをＮＡＮＤゲート３１４Ａに加える。ＮＡＮＤゲート３１４Ａに加えられるタップクロック信号Ｔ７の立上りエッジの前に、ＮＡＮＤゲートはＴ１信号をハイにしている。これにより、タップクロック信号Ｔ７の立上りエッジが初めてＮＡＮＤゲート３１４Ａの入力に加えられるときには、ＮＡＮＤゲートはハイの入力（タップクロック信号Ｔ７）およびハイの出力（Ｔ１信号）を有する。まさにこの時点でＴ７信号およびＴ１信号がラッチされると、両信号のＸＯＲは０になり、これはＦＤ１信号に対応する。
【００２１】
精密遅延変換回路３２２は、詳細は後述するが、ラッチ比較回路３２０からのＦＤ１信号〜ＦＤ７信号を受け取り、これらの信号を処理し複数の精密遅延制御信号ＦＤＣ１〜ＦＤＣ７から一つを選択する。ＣＥＮ信号の立上りエッジを受け、変換回路３２２はＦＤＣ１信号〜ＦＤＣ７信号のうち選択された信号を有効にする。複数の変換ゲート３２４Ａ〜３２４Ｇは、個々にＦＤＣ１信号〜ＦＤＣ７信号を受け取り、それぞれの第１の信号端子にタップクロック信号Ｔ１〜Ｔ７を受け取る。各変換ゲート３２４Ａ〜３２４Ｇの第２の信号端子はＡＮＤゲート３２６の第１の入力に結合されている。ＦＤＣ１信号〜ＦＤＣ７信号を受け、変換ゲート３２４Ａ〜３２４Ｇのうち選択されたゲートがＯＮになり、対応するタップクロック信号Ｔ１〜Ｔ７を、精密イネーブル信号ＦＥＮとして第２の信号端子に出力する。例えば、ＦＤＣ３信号が有効にされている場合には、変換ゲート３２４ＣがＯＮになり、ＦＥＮ信号としてＴ３信号を出力する。ＡＮＤゲート３３６は、第２の入力に比較器３１８からＣＥＮ信号を受け取り、ＣＥＮ信号およびＦＥＮ信号に応じて遅延クロック信号ＣＬＫＤＥＬを生成する。詳細は後述するが、ＣＬＫＤＥＬ信号はＣＬＫ信号の特定の立上りエッジに対して所望の遅延を有している。
【００２２】
以下、ＳＭＤ３００の全般的な動作について、図３のブロック図および動作中にＳＭＤにより生成される種々の信号を示している信号のタイミング図である図４を参照しながら、さらに詳しく記載する。図４の例の初期設定では、加算／減算粗遅延カウンタ３１６のＣＤＣカウントの値は０、変換ゲート３２４Ａ〜３２４ＧはすべてＯＦＦの状態で、ＡＮＤゲート３２６がＣＬＫＤＥＬ信号をローにするためにＦＥＮ信号はローである。時刻Ｔ０に、ＣＬＫ信号の最初の立上りエッジＮが発生し、入力バッファ３０８は、ＣＬＫ信号の立上りエッジに応じてＤ１遅れた時刻Ｔ１にＣＬＫＢＵＦ信号をハイにする。ＣＬＫＢＵＦ信号の立上りエッジを受け、モデル遅延線３１０はモデル遅延（Ｄ１＋Ｄ２）後の時刻Ｔ２にＣＯＫＵＰ信号をハイにする。ＣＬＫＢＵＦ信号の立上りエッジはラッチ比較回路３２０に送られているが、この時点ではこの信号を受けてもラッチ比較回路の動作はＳＭＤ３００の動作に影響を及ぼさないのでここでは無視している。
【００２３】
時刻Ｔ２のＣＬＫＵＰ信号を受け、リング発振器３０２は有効になる（すなわち、ＮＡＮＤゲート３１４Ａはイネーブルになり、クロック信号の対応するエッジはＮＡＮＤゲートおよびインバータ３１４Ｂ〜３１４Ｇを伝達し始める）。遅延カウンタ３１６はＣＬＫＵＰ信号を受け加算モードで動作し始め、リング発振器３０２からのＣＬＫＯＳＣ信号の各立上りエッジを受けＣＤＣカウントを増やす。上記カウンタ３１６に次のＣＬＫＢＵＦ信号の立上り信号が加えられる時刻Ｔ４までに起こるＣＬＫＯＳＣ信号の最後の立上りエッジに対応する、時刻Ｔ３まではＣＬＫＯＳＣ信号の各立上りエッジを受けＣＤＣカウントを増やす。ＣＬＫ信号の次の立上りエッジ（Ｎ＋１）を受け、時刻Ｔ４にＣＬＫＢＵＦ信号の立上りエッジは発生する。時刻Ｔ４のＣＬＫＢＵＦ信号の立上りエッジを受け、上記カウンタ３１６は減算モードの動作を始め、次のＣＬＫＯＳＣ信号の立上りエッジに応じて時刻Ｔ５にＣＤＣカウントを減らし始める。時刻Ｔ４のＣＬＫＢＵＦ信号の立上りエッジを受け、ラッチ比較回路３２０は、まさにこの時点におけるタップクロック信号Ｔ１〜Ｔ７の状態をラッチする。図４に示したように、時刻Ｔ２から時刻Ｔ３に至る時間間隔を加算粗遅延ＵＣＤと表し、時刻Ｔ３から時刻Ｔ４に至る時間間隔を加算精密遅延ＵＦＤと表し、遅延合計（ＵＣＤ＋ＵＦＤ）は、ＣＬＫ信号の周期をＴＣＫとして、ＴＣＫ−（Ｄ１＋Ｄ２）と等しい。ラッチ比較回路３２０は、時刻Ｔ４のリング発振器３０２における、ＣＬＫＯＳＣ信号のその時のエッジの位置を指し示すＦＤ１信号〜ＦＤ７信号を生成し、その後精密遅延変換回路３２２は、ＦＤ１信号〜ＦＤ７信号を受けＦＤＣ１信号〜ＦＤＣ７信号のうち一つの信号を有効にする。有効にされたＦＤＣ１信号〜ＦＤＣ７信号は対応する変換ゲート３２４Ａ〜３２４Ｇを有効化し、それによって、前述したように、対応するタップクロック信号Ｔ１〜Ｔ７をＦＥＮ信号として出力する。
【００２４】
遅延カウンタ３１６は、時刻Ｔ４から時刻Ｔ６までは、減算モードで動作し続け、ＣＬＫＯＳＣ信号の各立上りエッジに応じてＣＤＣカウントを減らす。時刻Ｔ６で、デジタル比較器３１８はＣＤＣカウントが初期値と等しいことを判定し、ＣＥＮ信号を有効にする。これによりＮＡＮＤゲート３２６はイネーブル状態になる。時刻Ｔ７では、有効化された変換ゲート３２４Ａ〜３２４Ｇは、選択したタップクロック信号Ｔ１〜Ｔ７をＦＥＮ信号としてＮＡＮＤゲート３２６へ出力する。時刻Ｔ４から時刻Ｔ６に至る時間間隔を減算粗遅延ＤＣＤと、時刻Ｔ６から時刻Ｔ７に至る時間間隔を減算精密遅延ＤＦＤと表し、遅延合計（ＤＣＤ＋ＤＦＤ）は前記遅延（ＵＣＤ＋ＵＦＤ）と等しいので、ＴＣＫ−（Ｄ１＋Ｄ２）と等しい。時刻Ｔ７では、ＡＮＤゲート３２６はハイのＦＥＮ信号およびハイのＣＥＮ信号を受け取り、次いで、ＣＬＫＤＥＬ信号をハイにし、このＣＬＫＤＥＬ信号はクロック信号の（Ｎ＋２）立上りエッジに対し所望の遅延を有する。これにより、ＳＭＤ３００は、ＣＬＫ信号のＮ立上りエッジに対し所望の遅延を有する立上りエッジを有するＣＬＫＤＥＬ信号を生成し、ＣＬＫ信号とＣＬＫＤＥＬ信号とを同期させる。
【００２５】
ＳＭＤ３００で生成されたＣＬＫＤＥＬ信号は、ＣＬＫ信号の他のすべての立上りエッジに同期した立上りエッジを有する。例えば、ＣＬＫＤＥＬ信号の最初の立上りエッジは前述したように時刻Ｔ７に起こり、次の立上りエッジはＣＬＫ信号の（Ｎ＋４）立上りエッジに同期して時刻Ｔ９に起こる。図３の実施例では、ＣＬＫＤＥＬ信号はＣＬＫ信号の一つおきの立上り信号にのみ同期している。これは、加算／減算カウンタ３１６は、間にあるＣＬＫ信号の立上りエッジに応じて（実際には間にあるＣＬＫ信号の立上りエッジに応じて生成されたＣＬＫＢＵＦ信号に応じて）遅延ＤＣＤを調節する減算モードで動作し始めるからである。例えば、図４の例では、ＣＬＫ信号の（Ｎ＋１）立上りエッジは時刻Ｔ４にＣＬＵＢＵＦ信号を生成し、カウンタ３１６を減算モードの動作にセットする。カウンタ３１６は加算モードで動作しながらＣＬＫ信号の（Ｎ＋１）エッジの遅延ＵＣＤを調節することはできないので、ＳＭＤ３００ではＣＬＫ信号の一つおきの立上りエッジにしか同期することができない。当業者には理解されるように、ＣＬＫ信号の各立上りエッジに同期した立上りエッジを有するＣＬＫＤＥＬ信号を生成するためには、もう一つのＳＭＤ３００を単純に使い、各ＳＭＤからのＣＬＫＤＥＬ信号をＯＲゲート（図示していない）を介し出力バッファ３１２をクロックする。
【００２６】
ＳＭＤ３００では、図１のＳＭＤ１００を参照して前述した比較的電力消費の大きな前方遅延線１０８および後方遅延線１１４に代え単一のリング発振器３０２を用いている。さらに、単一のリング発振器３０２は、ＣＬＫＤＥＬ信号の粗い遅延と精密な遅延の双方を生成するのに用いられている。リング発振器３０２を用いて、低周波数のＣＬＫ信号によって広い範囲のＣＬＫ信号を同期し得る。低周波数は長い周期に対応し、加算／減算粗遅延カウンタ３１６の単位数をただ増やすことにより調節できる。
【００２７】
さらに、ＳＭＤ３００で用いられるＣＬＫＤＥＬ信号を生成するアプローチにより、一旦最初の加算遅延（ＵＣＤ＋ＵＦＤ）が決まると、この遅延を他の様々な方法（例えばこれらの値に初期設定されている別のカウンタおよびリング発振回路を用いる）によってミラーされ得、あるいは再生され得る。また、上記遅延を整数で割ったり整数をかけたりすることにより、上記遅延の倍数または約数を生成するというように、計測された加算遅延（ＵＣＤ＋ＵＦＤ）を変え得る。このように計測された加算遅延（ＵＣＤ＋ＵＦＤ）は、例えば、加えられたクロック信号の周波数の倍数の周波数を有するクロック信号を生成するために使われる。
【００２８】
遅延線３１０（図３）により生成される所望のモデル遅延（Ｄ１＋Ｄ２）が、加えられたクロック信号の１周期よりも長い場合が、計測および再生のために別々のカウンタおよびリング発振器が用いられる場合である。モデル遅延（Ｄ１＋Ｄ２）が加えられたクロック信号の１周期よりも長い場合では、加算遅延（ＵＣＤ＋ＵＦＤ）を十分に計測するためには、少なくともクロックの周期の２倍の測定間隔を必要とする。このことは、図４を参照し、モデル遅延（Ｄ１＋Ｄ２）が加えられＣＬＫ信号の周期よりも長い場合には、時刻Ｔ４のＣＬＫＢＵＦ信号の立上りエッジは、時刻Ｔ３のＣＬＫ信号の（Ｎ＋１）立上りエッジに応じて生成されるが、モデル遅延だけは時刻Ｔ４を過ぎても及んでいるために、加算遅延（ＵＣＤ＋ＵＦＤ）の計測を終えるのに用い得ないことに注目することで理解される。この状況では、各ＳＭＤは各遅延エッジを生成するのにより長い時間が必要なため、加えられたＣＬＫ信号の各エッジを生成するためにはさらにＳＭＤ３００が必要である。この長い時間に、加えられたＣＬＫ信号の追加エッジが起きる。このことは、ＳＭＤ３００が加えられたＣＬＫ信号のすべての立上りおよび立下りエッジを生成するのと同様に動作する、４個のＳＭＤを含むＳＭＤ７００を示している図７を参照することにより理解されるであろう。モデル遅延（Ｄ１＋Ｄ２）がＣＬＫ信号の１周期よりも長く２周期よりも短い場合では、計測および再生機能が分離されていて別々のカウンタおよびリング発振器により行われる場合を除いては、ＳＭＤ３００と等価な８個のＳＭＤを必要とする。計測および再生機能が分離されている場合では、モデル遅延（Ｄ１＋Ｄ２）が加えられたＣＬＫ信号の１周期よりも長い場合であっても、当業者には理解されるように、測定回路１個と再生回路４個だけが必要である。図７は以降において詳説明される。
【００２９】
変換回路３２２が有効化させるＦＤＣ１信号〜ＦＤＣ７信号の選択の際の動作を、図４および、変換回路３２２の動作をより詳しく説明するためにＳＭＤ３００の種々の信号を示している図５の信号タイミング図を参照しながら、以下さらに詳しく記載する。図５の時刻Ｔ４〜Ｔ７は図４の同じ時刻に対応する。より詳しく記載するが、変換回路３２２は、図４の時刻Ｔ４から時刻Ｔ５の間に起こる追加遅延を補うために、ＦＤＣ１信号〜ＦＤＣ７信号を選択する。図５に示してあるように、ＣＬＫＢＵＦ信号の立上りエッジが発生した時に、対応する加算精密遅延ＵＦＤが定められ、加算モードで生成された合計遅延（ＵＣＤ＋ＵＦＤ）が定められる。ＵＦＤ遅延は、時刻Ｔ４におけるリング発振器３０２にあるＣＬＫＯＳＣ信号のエッジの位置に対応する。時刻Ｔ４に、加算モードが終了し、減算モードの動作が開始する。従って、減算モードにおいて生成される遅延は、時刻Ｔ４から時刻Ｔ５の間の時間に対応する残余遅延ＲＤを含む。カウンタ３１６は、減算モードでＣＤＣカウントを減らし始める時刻Ｔ５まではクロックされていないとはいえ、この残余遅延ＲＤは減算モードにおいて生成される遅延の一部である。従って、時刻Ｔ６から時刻Ｔ７の時間に相当する減算精密遅延ＤＦＤは、変換回路３２２により生成されるが、残余遅延ＲＤを占めている必要がある。従って、変換回路３２２は、ＲＤ遅延を減らしたＵＦＤとＤＦＤ遅延を等しくする（ＤＦＤ＝ＵＦＤ−ＲＤ）、ＦＤＣ１信号〜ＦＤＣ７信号を選択する。
【００３０】
下記表１は、変換回路３２２が、リング発振器３０２を介して伝達するクロック信号の立上りまたは立下りエッジの位置を定める動作および、この定められた位置からＣＬＫＤＥＬ信号を有効化させるために出力されるタップクロック信号Ｔ１〜Ｔ７を選択する動作を表の形で示している。
【００３１】
【表１】
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以下の議論では、表１の列を左から右へ列１〜列５と呼ぶことにする。列１は、リング発振器３０２を介して、ラッチ比較回路３２０から有効化されたＦＤ１信号〜ＦＤ７信号という形で伝達する、クロック信号の立上りまたは立下りエッジの位置を示している。ラッチ比較回路３２０がＴ１信号〜Ｔ７信号の状態をラッチしＦＤ１信号〜ＦＤ７信号の内の一つの信号を有効化する時、ラッチされたＴ７信号は、表１の列２に示されているように、バイナリ「１」または「０」になる。列１および列２は、変換回路３２２に受け取られる種々の信号の最終状態を示している。
【００３２】
列３は、ＣＥＮ信号が有効化されたときの減算カウントＣＤＣの最終値を示し、表１の行８〜行１４に「＊」と示されているように、ＣＤＣカウントは、ＣＥＮ信号が有効化される前には、０を過ぎ−１へとなる。列４は、ＣＤＣカウントが列３に示されている値に達した時のＴ７信号のバイナリ状態を示し、列５は、ＣＥＮ信号として出力されＣＬＫＤＥＬ信号を有効化させるＴ１信号〜Ｔ７信号を示している。変換回路３２２は、適切なＦＤＣ１信号〜ＦＤＣ７信号を有効化し、それぞれ所望のＴ１信号〜Ｔ７信号を出力する。表１の第５行に示してあるように、ＦＤ５信号が有効化されラッチされたＴ７のバイナリが０である計測時間の最後で、変換回路３２２は、ＣＤＣカウントが０と等しい場合に、再生時間中では、Ｔ２信号をＣＥＮ信号として出力する。従って、表１は、当業者には理解されるように、計測時間の最後におけるＴ１信号〜Ｔ７信号および対応する再生時間の最後におけるＣＥＮ信号としての出力されるＴ１信号〜Ｔ７信号のとりうるすべてのラッチされた組み合わせについての、変換回路３２２の動作を示している。
【００３３】
図６は、図３のリング発振器３０２およびラッチ比較回路３２０の一実施例を示す機能ブロック図および概略図である。リング発振器３０２は、順に結合されている複数のインバータ６０２Ａ〜６０２Ｆが直列に結合されているＮＡＮＤゲート６００を含み、このＮＡＮＤゲート６００およびインバータ６０２〜６１２はそれぞれタップクロック信号Ｔ１〜Ｔ７を生成している。ＮＡＮＤゲート６００は、図３のインバータ３１４Ｇに相当し、図３のインバータ３１４Ａ〜３１４Ｆに対応するインバータ６０２Ａ〜６０２Ｆの単位精密遅延に一致した単位精密遅延ＵＦＤを有する。ローになりＮＡＮＤゲート６００およびインバータ６０２Ａ〜６０２ＦにＴ１信号〜Ｔ７信号を初期値へ向かわせ、その後にハイになりＡＮＤゲートをイネーブルにしリング発振器３０２の動作を開始させるＳＴＡＲＴ信号をＮＡＮＤゲート６００の第２の入力は受け取る。
【００３４】
タップクロック信号Ｔ１〜Ｔ７は、各インバータ６０４Ａ〜６０４Ｇを介して、複数のサンプルアンドホールド回路６０６Ａ〜６０６Ｇに加えられる。各サンプルアンドホールド回路６０６Ａ〜６０６Ｇは、ＳＡＭＰＬＥ信号の立上りエッジを受け、対応するインバータ６０４Ａ〜６０４Ｇからの信号をラッチし、そのラッチされた信号を出力に置く。ＳＡＭＰＬＥ信号がローの場合は、各サンプルアンドホールド回路６０６Ａ〜６０６Ｇは出力信号をローにする。ＣＥＮ信号はバッファ６０８を介してＳＡＭＰＬＥ信号を生成する。複数のＸＯＲゲート６１０Ａ〜６１０Ｇは、サンプルアンドホールド回路６０６Ａ〜６０６Ｇの対からの出力を受け取り、それにより、隣接するタップクロック信号Ｔ１〜Ｔ７を各ＸＯＲゲートへ供給する。ＸＯＲゲート６１０Ａ〜６１０Ｇは、対応するサンプルアンドホールド回路６０６Ａ〜６０６Ｇからの出力に応じて、それぞれ、ＦＤ１信号〜ＦＤ７信号を生成する。例えば、サンプルアンドホールド回路６０６Ａおよび６０６Ｂは、ＳＡＭＰＬＥ信号の立上りエッジを受け、それぞれ、タップクロック信号Ｔ１およびＴ２の状態をラッチする。サンプルアンドホールド回路６０６Ａ、６０６Ｂは、ラッチされたＴ１信号、Ｔ２信号をＸＯＲゲート６０６Ａへ加え、サンプルされたＴ１信号およびＴ２信号のＸＯＲに対応する値を有するＦＤ１信号を生成する。
【００３５】
ＳＴＡＲＴ信号は動作中では、はじめはインアクティブローであり、ＮＡＮＤゲート６００にＴ７信号をハイにさせ、インバータ６０２Ａ〜６０２ＦにＴ１信号〜Ｔ６信号をハイのＴ７信号に応じたハイまたはローにさせる。この時点では、ＳＡＭＰＬＥ信号はローで、各サンプルアンドホールド回路６０６Ａ〜６０６Ｇに出力をローにさせ、同様にＸＯＲゲート６１０Ａ〜６１０ＧにＦＤ１信号〜ＦＤ７信号をローにさせる。ＳＴＡＲＴ信号は、当業者には理解されるように、その後アクティブハイになり、ＮＡＮＤゲート６００にタップクロック信号Ｔ７をローにさせ、インバータ６０４Ａ〜６０４ＦおよびＮＡＮＤゲート６００を介するエッジの伝達を始めさせる。ＣＥＮ信号がハイである限り、バッファ６０８はＳＡＭＰＬＥ信号をハイにし、サンプルアンドホールド回路６０６Ａ〜６０６Ｇはインバータ６０４Ａ〜６０４Ｇを介して加えられるタップクロック信号Ｔ１〜Ｔ７をラッチし、これらのラッチされたデータクロック信号をＸＯＲゲート６１０Ａ〜６１０Ｇへ加える。ＸＯＲゲート６１０Ａ〜６１０Ｇは、その後、加えられたタップクロック信号Ｔ１〜Ｔ７に応じてＦＤ１信号〜ＦＤ７信号を生成する。ＳＡＭＰＬＥ信号がハイ（つまり、両タップクロック信号がハイまたはローのいずれか）になった際に、ＣＬＫＯＳＣ信号の現在のエッジを生成するインバータ６０４Ａ〜６０４Ｇからタップクロック信号Ｔ１〜Ｔ７の対を受け取るＸＯＲゲート６１０Ａ〜６１０Ｇは、対応するＦＤ１信号〜ＦＤ７信号をローにする。
【００３６】
図７は、加えられたクロックＣＬＫ信号の対応する立上りおよび立下りエッジに同期した立上りおよび立下りエッジを有する同期クロック信号ＣＬＫＳＹＮＣを生成する、ＳＭＤ７００を示す機能ブロック図である。ＳＭＤ７００は、図３のＳＭＤ３００の対応するコンポーネントについての以前の記載と同様に、加えられたクロック信号ＣＬＫを受け、ＣＬＫＢＵＦ信号およびＣＬＫＵＰ信号をそれぞれ生成する、入力バッファ７０２および遅延線７０４を含む。ＣＬＫＢＵＦ信号およびＣＬＫＵＰ信号は、ＣＬＫＢＵＦ信号およびＣＬＫＵＰ信号を受け取りＣＬＫＤＥＬ信号をこれらの信号に応じて生成する、ＳＭＤ３００のコンポーネントに対応する、第１および第２の立上りエッジリング発振器ＳＭＤ回路７０６および７０８に加えられる。回路７０６は、ＣＬＫ信号の偶数番目の立上りエッジに対し所望の遅延を有する立上りエッジ遅延クロック信号ＣＬＫＤＥＬＲ１を生成し、回路７０８はＣＬＫ信号の奇数番目の立上りエッジに対して所望の遅延を有する立上りエッジ遅延クロック信号ＣＬＫＤＥＬＲ２を生成する。ＯＲゲート７１０はＣＬＫＤＥＬＲ１信号〜ＣＬＫＤＥＬＲ２信号を受け取り、これらの信号を受け立上りエッジストロボＲＥＳを生成する。二つのクロス結合されているＮＯＲゲート７１４、７１６により形成されるＲＳフリップフロップ７１２は、セット入力にＲＥＳ信号を受け取り、ＣＬＫ信号の立上りエッジに対して所定の遅延を有した立上りエッジを有するＣＬＫＤＥＬ信号を生成する。ＣＬＫＤＥＬ信号を受け、出力バッファ７１８は、ＣＬＫ信号の立上りエッジに同期した立上りエッジを有するＣＬＫＳＹＮＣ信号を生成する。
【００３７】
入力バッファ７２０および遅延線７２２は、図３のＳＭＤ３００の対応するコンポーネントについての以前の記載と同様に、加えられた相補クロック信号ＣＬＫ＊に応じてＣＬＫＢＵＦ＊信号およびＣＬＫＵＰ＊信号をそれぞれ生成する。ＣＬＫＢＵＦ＊信号、ＣＬＫＵＰ＊信号は、ＣＬＫＢＵＦ信号およびＣＬＫＵＰ信号を受け取り、これらの信号に応じてＣＬＫＤＥＬ信号を生成するＳＭＤ３００のコンポーネントに相当するＳＭＤ回路７２４、７２６に加えられる。回路７２４はＣＬＫ信号の偶数番目の立下りエッジに対し所望の遅延を有する立下りエッジ遅延クロック信号ＣＬＫＤＥＬＦ１を生成し、回路７２６は、ＣＬＫ信号の奇数番目の立下りエッジに対し所望の遅延を有する立下りエッジ遅延クロック信号ＣＬＫＤＥＬＦ２を生成する。ＯＲゲート７１０は、ＣＬＫＤＥＬＦ１信号〜ＣＬＫＤＥＬＦ２信号を受け取り、これらの信号に応じて立下りエッジ・ストロボＦＥＳを生成する。ＲＳフリップフロップ７１２は、リセット入力にＦＥＳ信号を受け取り、ＣＬＫ信号の立下りエッジに対し所定の遅延を有した立下りエッジを有するＣＬＫＤＥＬ信号を生成する。出力バッファ７１８は、ＣＬＫＤＥＬ信号に応じてＣＬＫ信号の立下りエッジに同期した立下りエッジを有するＣＬＫＳＹＮＣ信号を生成する。
【００３８】
図８は、図３のＳＭＤ３００および／または図７のＳＭＤ７００を含む、記憶装置８００の機能ブロック図である。図８の記憶装置８００は、ＤＤＲ（ｄｏｕｂｌｅ−ｄａｔａ  ｒａｔｅ）「ＳＤＲＡＭ」（ｓｙｎｃｈｒｏｎｏｕｓ  ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）であり、ここに記載した原理は、ＳＬＤＲＡＭおよびＲＤＲＡＭといったパケット化された記憶装置のみならず従来の同期ＤＲＡＭ（ＳＤＲＡＭ）といった内部および外部信号を同期させる遅延固定ループも含み得るすべての記憶装置へも適用可能であるが、内部および外部クロック信号を同期させる必要のある集積回路へも同様に適用可能である。
【００３９】
記憶装置８００は、アドレスバスＡＤＤＲ上の行アドレス、列アドレスおよびバンクアドレスを受け取るアドレスレジスタ８０２を含み、記憶コントローラ（図示していない)は一般的にはアドレスを供給している。アドレスレジスタ８０２は、行アドレスマルチプレクサ８０４およびバンクコントロール論理回路８０６に加えられる、行アドレスおよびバンクアドレスをそれぞれ受け取る。行アドレスマルチプレクサ８０４は、アドレスレジスタ８０２から受け取った行アドレスまたはリフレッシュカウンタ８０８から受け取ったリフレッシュ行アドレスの一方を、複数の行アドレスラッチデコーダ８１０Ａ〜８１０Ｄへ加える。バンクコントロール論理回路８０６は、アドレスレジスタ８０２から受け取ったバンクアドレスまたはリフレッシュカウンタ８０８から受け取ったリフレッシュバンクアドレスの一方に対応する行アドレスラッチデコーダ８１０Ａ〜８１０Ｄを有効化し、有効化された行アドレスラッチデコーダは受け取られた行アドレスをラッチしデコードする。デコードされた行アドレスを受けて、有効化された行アドレスラッチデコーダ８１０Ａ〜８１０Ｄは種々の信号を対応するメモリバンク８１２Ａ〜８１２Ｄへ加え、これにより、デコードされた行アドレスに対応するメモリセルの行を有効化する。各メモリバンク８１２Ａ〜８１２Ｄは行列状に配列された複数のメモリセルを有するメモリセル配列を含み、有効化された行のメモリセルに格納されたデータは対応するメモリバンクのセンスアンプに格納される。当業者には理解されるように、行アドレスマルチプレクサ８０４は、リフレッシュカウンタ８０８からのリフレッシュ行アドレスをデコーダ８１０Ａ〜８１０Ｄへ加え、バンクコントロール論理回路８０６は、記憶装置８００が記憶装置８００に加えられた自動リフレッシュコマンドまたはセルフリフレッシュコマンドに応じて自動リフレッシュモードまたはセルフリフレッシュモードで動作する際に、リフレッシュカウンタからのリフレッシュバンクアドレスを用いる。
【００４０】
列アドレスは、ＡＤＤＲバスに、行アドレスおよびバンクアドレスの後に加えられ、アドレスレジスタ８０２は、次々に列アドレスをラッチしラッチした列アドレスを複数の列デコーダ８１６Ａ〜８１６Ｄに加える列アドレスカウンタラッチ８１４に、列アドレスを加える。バンクコントロール論理回路８０６は受け取ったバンクアドレスに対応する列デコーダ８１６Ａ〜８１６Ｄを有効にし、有効化された列デコーダは加えられた列アドレスをデコードする。記憶装置８００の動作モードによるが、列アドレスカウンタラッチ８１４はデコーダ８１６Ａ〜８１６Ｄにラッチされた列アドレスを直接加えるか、アドレスレジスタ８０２により列アドレスが供給される時に始まるデコーダに、一連の列アドレスを加える。カウンタラッチ８１４からの列アドレスを受け、有効化された列デコーダ８１６Ａ〜８１６Ｄは、アクセスされたメモリバンク８１２Ａ〜８１２Ｄのメモリセルの有効化された行のデコードされた列アドレスに対応するメモリセルに次々にアクセスするＩ／Ｏゲーティングマスキング回路８１８にデコード信号およびコントロール信号を加える。
【００４１】
データ読み取り動作中では、アドレス指定されたメモリセルから読み出されたデータはＩ／Ｏゲーティング・データマスキング回路８１８を介して読み取りラッチ８２０に結合されている。Ｉ／Ｏゲーティング・データマスキング回路８１８はデータのＮビットを読み取りラッチ８２０へ供給し、読み取りラッチ８２０は２個のＮ／２ビットのワードをマルチプレクサ８２２へ加える。データドライバ８２４は、連続してＮ／２ビットのワードをマルチプレクサ８２２から受け取り、データストロボ信号ＤＱＳをストロボ信号発生器８２６から、また、遅延クロック信号ＣＬＫＤＥＬをＳＭＤ３００／７００から受け取る。ＤＱＳ信号は、記憶コントローラのような外部回路（図示していない）が読み取り動作中に記憶装置８００からのデータをラッチするときに用いられる。遅延クロック信号ＣＬＫＤＥＬを受け、データドライバ８２４は受け取られたＮ／２ビットのワードを対応するデータワードＤＱとして連続して出力する。各データワードは、記憶装置８００をクロックするために加えられたＣＬＫ信号の立上りまたは立下りエッジに同期して出力される。データドライバ８２４は、ＣＬＫ信号の立上りおよび立下りエッジにそれぞれ同期した立上りおよび立下りエッジを有するデータストロボ信号ＤＱＳも出力する。各データワードＤＱおよびデータストロボ信号ＤＱＳは共同でデータバスＤＡＴＡを定める。当業者には理解されるように、図３〜図６を参照して記載したように、ＳＭＤからのＣＬＫＤＥＬ信号はＣＬＫ信号に遅延した信号で、ＳＭＤ３００／７００はＤＱＳ信号およびＤＱワードがＣＬＫ信号に同期してＤＡＴＡバスに確かに同期して置かれるようにするために、ＣＬＫ信号に対するＣＬＫＤＥＬ信号の遅延を調節する。ＤＡＴＡバスは、データ書き込み動作を参照しながらより詳しく記載することになるが、データマスキング信号ＤＭ０〜ＤＭＭも含む。
【００４２】
データ書き込み動作中では、記憶コントローラのような外部回路（図示していない）はＮ／２ビットのデータワードＤＱ、データストロボ信号ＤＱＳ、および対応するデータマスキング信号ＤＭ０〜ＤＭＸをデータバスＤＡＴＡ上に加える。データ受け取り器８２８は、各ＤＱワードおよび付随したＤＭ０信号〜ＤＭＸ信号を受け取り、ＤＱＳ信号にクロックされた入力レジスタ８３０にこれらの信号を加える。入力レジスタ８３０は、ＤＱＳ信号の立上りエッジを受け、第１のＮ／２ビットのＤＱワードおよび付随したＤＭ０信号〜ＤＭＸ信号をラッチし、ＤＱＳ信号の立下りエッジを受け、第２のＮ／２ビットのＤＱワードおよび付随したＤＭ０信号〜ＤＭＸ信号をラッチする。入力レジスタ８３０は、２個のラッチされたＮ／２ビットのＤＱワードをＮビットのワードとして、書き込みＦＩＦＯドライバ８３２へ供給し、ＤＱＳ信号を受け、加えられたＤＱワードおよびＤＭ０信号〜ＤＭＸ信号を書き込みＦＩＦＯドライバにクロックさせる。ＤＱワードは、ＣＬＫ信号に応じて書き込みＦＩＦＯドライバ８３２外でクロックがかけられ、Ｉ／Ｏゲーティングマスキング回路８１８に加えられる。Ｉ／Ｏゲーティングマスキング回路８１８はＤＱワードを、ＤＭ０信号〜ＤＭＸ信号を受けるアクセスされたバンクのアドレス指定されたメモリセルへ転送する。これは、アドレス指定されたメモリセルに書き込まれるＤＱワードの（つまり、書き込みデータの）ビットまたはビットの集合を選択的にマスクするために用いられ得る。
【００４３】
コントロールロジック・コマンドデコーダ８３４は、一般的にはメモリコントローラのような外部回路（図示していない）から、コントロールバスＣＯＮＴを介して複数のコマンド信号およびクロック信号を受け取る。コマンド信号は、チップセレクト信号ＣＳ＊、ライトイネーブル信号ＷＥ＊、列アドレスストロボ信号ＣＡＳ＊、および行アドレスストロボ信号ＲＡＳ＊を含む。クロックする信号は、クロックイネーブル信号ＣＬＥ＊および相補的なクロック信号ＣＬＫ、ＣＬＫ＊を含む。ここで、「＊」はアクティブローである信号を示している。ＣＳ＊信号、ＷＥ＊信号、ＣＡＳ＊信号およびＲＡＳ＊信号のコマンド信号は、読み取りコマンド、書き込みコマンド、自動リフレッシュコマンドといった、特定のコマンドに対応する値にされる。クロック信号ＣＬＫ、ＣＬＫ＊を受け、コマンドデコーダ８３４は、加えられたコマンドをラッチおよびデコードし、加えられたコマンドの機能を実行するためコンポーネント８０２〜８３２をコントロールする、クロックする信号およびコントロール信号の連鎖を引き起こす。クロック信号ＣＬＫ、ＣＬＫ＊により、クロックイネーブル信号ＣＫＥはコマンドデコーダ８３４がクロックするのを可能にする。コマンドデコーダ８３４は、ＣＬＫ信号、ＣＬＫ＊信号の正エッジにおいて（つまり、ＣＬＫ信号がハイへ、ＣＬＫ＊信号がローへ移行し交差する際の）、コマンド信号およびアドレス信号をラッチする。一方で、入力レジスタ８３０、データドライバ８２４は、データストロボ信号ＤＱＳの両エッジに応じて、従ってクロック信号ＣＬＫ、ＣＬＫ＊の２倍の周波数で、それぞれ、記憶装置８００および記憶装置８００からデータを転送する。これは、ＤＱＳ信号がＣＬＫ信号、ＣＬＫ＊信号と同じ周波数を有するからである。記憶装置８００は、データワードＤＱが従来のＳＤＲＡＭの２倍の速度で、装置へおよび装置から転送されるため、ダブルデータレート装置と呼ばれている。従来のＳＤＲＡＭは、加えたクロック信号の周波数に対応する速度でデータを転送するが、コントロールロジック・コマンドデコーダ８３４のコントロール信号およびタイミング信号を生成する詳細な動作は、従来式のものであるので、ここでは簡潔にするために詳細については記載しない。
【００４４】
図９は、図８の記憶装置８００を含むコンピュータ回路網９０２を含む、コンピュータシステム９００のブロック図である。一般的には、コンピュータ回路網９０２は、記憶装置への書き込みおよび記憶装置からの読み取りを図るために、アドレス、データ、およびコントロールバスを介して記憶装置８００に結合されている。コンピュータ回路網９０２は、特定の計算またはタスクを実行する特定のソフトウェアの実行といった、様々なコンピュータの機能を実行する回路網を含む。加えて、コンピュータシステム９００は、操作者にコンピュータシステムとインターフェースをとらせるために、キーボードやマウスといった入力装置９０４を一つ以上含む。一般的には、コンピュータシステム９００は、例によりプリンタ端子やビデオ端子を含む出力装置といったコンピュータ回路網９０２に結合してある出力装置９０６も一つ以上含む。一つ以上のデータストレージ装置９０８は、一般的には、外部ストレージ媒体（図示していない）からデータを格納または取り出すためのコンピュータ回路網９０２にも結合されている。ストレージ装置９０８の典型例には、ハードディスク、フロッピー（登録商標）ディスク、カセットテープ、読取専用コンパクトディスク（ＣＤ−ＲＯＭ）記憶装置、読取書込コンパクトディスク（ＣＤ−ＲＷ）記憶装置およびデジタルビデオディスク（ＤＶＤ）が含まれる。
【００４５】
本発明の種々の実施態様および長所を前述したが、上記の開示は一例に過ぎないため、本発明の広範な原理の範囲内での細部の変化はし得うることが理解される。例えば、前述したコンポーネントの多くは、デジタル回路網およびアナログ回路網のいずれかおよび両者の組み合わせ等を適切に用いることにより実現され得、適した処理回路網で実行するソフトウェアを介しても実現され得る。従って、本発明は添えた請求項によって制限される。
【図面の簡単な説明】
【００４６】
【図１】図１は、従来のＳＭＤの機能ブロック図である。
【図２】図２は、図１のＳＭＤの動作中に生成される種々の信号を示す信号タイミング図である。
【図３】図３は、遅延したクロック信号の粗い遅延および精密な遅延を生成するためのリング発振器を含む立上りエッジＳＭＤを示す機能ブロック図である。
【図４】図４は、図３のＳＭＤの動作中に生成される種々の信号を示す信号タイミング図である。
【図５】図５は、図３のＳＭＤが遅延クロック信号の精密な遅延を生成する動作をより詳細に示す信号タイミング図である。
【図６】図６は、図３のリング発振器およびラッチ比較回路の一形態を示す機能ブロック図および概略図である。
【図７】図７は、本発明の別形態に基づいて、加えられたクロック信号の対応する立上りおよび立下りエッジに同期した立上りおよび立下りエッジを有する遅延クロック信号を生成するための２つの部分からなるＳＭＤを示す機能ブロック図である。
【図８】図８は、図３のＳＭＤおよび／または図７のＳＭＤを含む同期記憶装置の機能ブロック図である。
【図９】図９は、図８の記憶装置を含むコンピュータシステムの機能ブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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