(57)【要約】検査システムであって、少なくとも２次元の光センサアレイ（４０）が一体に形成され、検査すべき対象物（２４９）を表す検査出力（２６０）を提供するCMOS集積回路（２６）を備える。欠陥分析器は、検査出力（２６０）を受信し欠陥報告（２３６）を提供するよう動作する。
2005520123.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２次元の光センサアレイが一体に形成され、検査すべき対象物を表す検査出力を提供するCMOS集積回路と、
前記検査出力を受信し欠陥報告を提供するよう動作する欠陥分析器と、
を備える検査システム。
【請求項２】
前記検査すべき対象物を支持する支持組立品を有する走査機を更に備え、
前記CMOS集積回路は、前記対象物の走査の間、前記対象物の複数の画像を取得するよう動作する、請求項１に記載の検査システム。
【請求項３】
前記複数の画像は複数のデジタル画像を含む、請求項２に記載の検査システム。
【請求項４】
前記複数の画像は、第１の色スペクトルと対応付けられた第１の複数の画像と、第２の色スペクトルと対応付けられた第２の複数の画像とを含む、請求項２に記載の検査システム。
【請求項５】
前記複数の画像中のそれぞれの画像は、前記複数の画像中の他の画像と少なくとも部分的に重なり合っている、請求項２に記載の検査システム。
【請求項６】
前記複数の画像中のそれぞれの画像は、前記少なくとも２次元の光センサアレイによって生成された画素の一つの行だけ、前記複数の画像中の他の画像と少なくとも部分的に重なり合っている、請求項２に記載の検査システム。
【請求項７】
前記CMOS集積回路は、前記複数の画像を合成することによって前記対象物の合成画像を生成するよう動作する、請求項５に記載の検査システム。
【請求項８】
前記検査すべき対象物を概ね連続的に照明する照明組立品を更に備え、
前記CMOS集積回路は前記対象物の照明の間、前記対象物の多数の画像を取得するよう動作する、請求項１に記載の検査システム。
【請求項９】
前記検査すべき対象物を概ね連続的に照明する照明組立品を更に備え、
前記CMOS集積回路は前記対象物の照明の間、前記複数の画像を取得するよう動作する、請求項２に記載の検査システム。
【請求項１０】
前記検査すべき対象物を概ね連続的に照明する照明組立品を更に備え、
前記CMOS集積回路は前記対象物の照明の間、前記複数の画像を取得するよう動作する、請求項５に記載の検査システム。
【請求項１１】
前記CMOS集積回路には、前記少なくとも２次元の光センサアレイに加え、前記少なくとも２次元の光センサアレイからの出力を受信する少なくとも一つのA/Dコンバータが一体的に形成されている、請求項１に記載の検査システム。
【請求項１２】
前記少なくとも一つのA/Dコンバータは、前記アレイ内のそれぞれの光センサと対応付けられたA/Dコンバータを備える、請求項１１に記載の検査システム。
【請求項１３】
前記少なくとも一つのA/Dコンバータは、複数の光センサと対応付けられたA/Dコンバータを備える、請求項１１に記載の検査システム。
【請求項１４】
前記CMOS集積回路には、前記A/Dコンバータの出力を一時的に格納する複数のデジタルレジスタが更に一体的に形成されている、請求項１１に記載の検査システム。
【請求項１５】
前記CMOS集積回路には、更に、
前記アレイによって提供される画像データを格納するデジタルメモリと、
前記デイタルレジスタの出力を前記デジタルメモリ内に格納された対応の画像データに加算する複数のデジタル加算器とが一体的に形成されている、請求項１４に記載の検査システム。
【請求項１６】
前記デジタルメモリはデジタルメモリセルアレイを備える、請求項１５に記載の検査システム。
【請求項１７】
前記CMOS集積回路は、前記アレイ、前記加算器および前記デジタルメモリと対応付けられ、一連のクロック周期を生成するタイミング回路を備える、請求項１５に記載の検査システム。
【請求項１８】
前記CMOS集積回路は、
各クロック周期で前記デジタルメモリ内における、前記少なくとも一つのA/Dコンバータの出力を加えるべき位置を示す入力ポインタと、
各クロック周期で前記デジタルメモリ内における前記画像データを取り出すべき位置を示す出力ポインタとを備える、請求項１７に記載の検査システム。
【請求項１９】
前記クロックは、各クロック周期で、前記入力ポインタの位置を変更しおよび前記出力ポインタの位置を変更するよう動作する、請求項１８に記載の検査システム。
【請求項２０】
前記対象物内の欠陥を決定する為に前記合成画像を分析する画像分析器を更に備える、請求項７に記載の検査システム。
【請求項２１】
前記対象物は電気回路である請求項２０に記載の検査システム。
【請求項２２】
電気回路を製造する為の方法であって、
電気回路の一部分を基板上に所定のパターンで付着させ、
前記一部分内における欠陥を決定する為に、
少なくとも２次元の光センサアレイが一体に形成され、検査すべき電気回路を表す検査出力を提供するCMOS集積回路と、
前記検査出力を受信し欠陥報告を提供するよう動作する欠陥分析器とを備える検査システムを用いて前記一部分を光学的に検査すること、
を有する方法。
【請求項２３】
前記検査システムは、前記検査すべき電気回路を支持する支持組立品を有する走査機を更に備え、
前記CMOS集積回路は、前記電気回路の走査の間、前記電気回路の複数の画像を取得するよう動作する、請求項２２に記載の方法。
【請求項２４】
前記複数の画像は複数のデジタル画像から成る、請求項２３に記載の方法。
【請求項２５】
前記複数の画像は、第１の色スペクトルと対応付けられた第１の複数の画像と、第２の色スペクトルと対応付けられた第２の複数の画像とから成る、請求項２３に記載の方法。
【請求項２６】
前記複数の画像中のそれぞれの画像は、前記複数の画像中の他の画像と少なくとも部分的に重なり合っている、請求項２３に記載の方法。
【請求項２７】
前記複数の画像中のそれぞれの画像は、前記少なくとも２次元の光センサアレイによって生成された画素の一つの行だけ、前記複数の画像中の他の画像と少なくとも部分的に重なり合っている、請求項２３に記載の方法。
【請求項２８】
前記CMOS集積回路は、前記複数の画像を合成することによって前記電気回路の合成画像を生成するよう動作する、請求項２６に記載の方法。
【請求項２９】
前記検査システムは、
前記検査すべき電気回路を概ね連続的に照明する照明組立品を更に備え、
前記CMOS集積回路は前記電気回路の照明の間、前記電気回路の多数の画像を取得するよう動作する、請求項２２に記載の方法。
【請求項３０】
前記検査システムは、
前記検査すべき電気回路を概ね連続的に照明する照明組立品を更に備え、
前記CMOS集積回路は前記電気回路の照明の間、前記複数の画像を取得するよう動作する、請求項２３に記載の方法。
【請求項３１】
前記検査システムは、
前記検査すべき電気回路を概ね連続的に照明する照明組立品を更に備え、
前記CMOS集積回路は前記電気回路の照明の間、前記複数の画像を取得するよう動作する、請求項２６に記載の方法。
【請求項３２】
前記CMOS集積回路には、前記少なくとも２次元の光センサアレイに加え、前記少なくとも２次元の光センサアレイからの出力を受信する少なくとも一つのA/Dコンバータが一体的に形成されている、請求項２２に記載の方法。
【請求項３３】
前記少なくとも一つのA/Dコンバータは、前記アレイ内のそれぞれの光センサと対応付けられたA/Dコンバータを備える、請求項３２に記載の方法。
【請求項３４】
前記少なくとも一つのA/Dコンバータは、複数の光センサと対応付けられたA/Dコンバータを備える、請求項３２に記載の方法。
【請求項３５】
前記CMOS集積回路には、前記A/Dコンバータの出力を一時的に格納する複数のデジタルレジスタが更に一体的に形成されている、請求項３２に記載の方法。
【請求項３６】
前記CMOS集積回路には、更に、
前記アレイによって提供される画像データを格納するデジタルメモリと、
前記デイタルレジスタの出力を前記デジタルメモリ内に格納された対応の画像データに加算する複数のデジタル加算器とが一体的に形成されている、請求項３５に記載の方法。
【請求項３７】
前記デジタルメモリはデジタルメモリセルアレイを備える、請求項３６に記載の方法。
【請求項３８】
前記CMOS集積回路は、前記アレイ、前記加算器および前記デジタルメモリと対応付けられ、一連のクロック周期を生成するタイミング回路を備える、請求項３６に記載の方法。
【請求項３９】
前記CMOS集積回路は、
各クロック周期で前記デジタルメモリ内における前記少なくとも一つのA/Dコンバータの出力を加えるべき位置を示す入力ポインタと、
各クロック周期で前記デジタルメモリ内における前記画像データを取り出すべき位置を示す出力ポインタとを備える、請求項３８に記載の方法。
【請求項４０】
前記クロックは、各クロック周期で、前記入力ポインタの位置を変更しおよび前記出力ポインタの位置を変更するよう動作する、請求項１８に記載の方法。
【請求項４１】
少なくとも２次元の光センサアレイが一体に形成され、それぞれの画像が検査すべき対象物の一部分を表す複数の画像を提供する集積回路と、
前記複数の画像をデジタル形式で加え合わせ前記検査すべき対象物の合成画像を提供する合成画像生成器と、
前記合成画像を受信し欠陥報告を提供するよう動作する欠陥分析器と、
を備える検査システム。
【請求項４２】
前記検査すべき対象物を支持する支持組立品を有する走査機を更に備え、
前記集積回路は、前記対象物の走査の間、前記複数の画像を取得するよう動作する、請求項４１に記載の検査システム。
【請求項４３】
前記複数の画像は複数のデジタル画像から成る、請求項４１に記載の検査システム。
【請求項４４】
前記複数の画像中のそれぞれの画像は、前記複数の画像中の他の画像と少なくとも部分的に重なり合っている、請求項４１に記載の検査システム。
【請求項４５】
第１の画像と第２の画像との重なりは、少なくとも前記第２の画像の半分から成っている、請求項４４に記載の検査システム。
【請求項４６】
第１の画像と第２の画像との重なりは、前記少なくとも２次元の光センサアレイによって出力された画素の一つの行を除く前記第２の画像の全てから成っている、請求項４４に記載の検査システム。
【請求項４７】
前記検査すべき対象物を概ね連続的に照明する照明組立品を更に備え、
前記集積回路は前記照明組立品の照明の間、前記複数の画像を取得するよう動作する、請求項４１に記載の検査システム。
【請求項４８】
前記検査すべき対象物を概して非連続的に照明する照明組立品を更に備え、
前記集積回路は前記照明組立品の非連続の照明の間、前記複数の画像を取得するよう動作する、請求項４１に記載の検査システム。
【請求項４９】
前記照明組立品は、前記非連続の照明を、前記対象物の画像を取得する前記集積回路と同期して提供するよう動作する、請求項４８に記載の検査システム。
【請求項５０】
前記集積回路には、前記少なくとも２次元の光センサアレイに加え、前記少なくとも２次元の光センサアレイからの出力を受信する少なくとも一つのA/Dコンバータが一体的に形成されている、請求項４１に記載の検査システム。
【請求項５１】
前記少なくとも一つのA/Dコンバータは、前記アレイ内のそれぞれの光センサと対応付けられたA/Dコンバータを備える、請求項５０に記載の検査システム。
【請求項５２】
前記少なくとも一つのA/Dコンバータは、複数の光センサと対応付けられたA/Dコンバータを備える、請求項５０に記載の検査システム。
【請求項５３】
前記CMOS集積回路には、前記A/Dコンバータの出力を一時的に格納する複数のデジタルレジスタが更に一体的に形成されている、請求項５０に記載の検査システム。
【請求項５４】
前記CMOS集積回路には、更に、
前記アレイによって提供される画像データを格納するデジタルメモリと、
前記デイタルレジスタの出力を前記デジタルメモリ内に格納された対応の画像データに加算する複数のデジタル加算器とが一体的に形成されている、請求項５３に記載の検査システム。
【請求項５５】
前記デジタルメモリはデジタルメモリセルアレイを備える、請求項５４に記載の検査システム。
【請求項５６】
前記CMOS集積回路は、前記アレイ、前記加算器および前記デジタルメモリと対応付けられ、一連のクロック周期を生成するタイミング回路を備える、請求項５４に記載の検査システム。
【請求項５７】
前記CMOS集積回路は、
各クロック周期で前記デジタルメモリ内における前記少なくとも一つのA/Dコンバータの出力を加えるべき位置を示す入力ポインタと、
各クロック周期で前記デジタルメモリ内における前記画像データを取り出すべき位置を示す出力ポインタとを備える、請求項５６に記載の検査システム。
【請求項５８】
前記クロックは、各クロック周期で、前記入力ポインタの位置を変更しおよび前記出力ポインタの位置を変更するよう動作する、請求項５７に記載の検査システム。
【請求項５９】
前記集積回路はCMOS集積回路である請求項４１に記載の検査システム。
【請求項６０】
前記対象物は電気回路である請求項４１に記載の検査システム。
【請求項６１】
電気回路を製造する為の方法であって、
電気回路の一部分を基板上に所定のパターンで付着させ、
前記一部分内における欠陥を決定する為に、
少なくとも２次元の光センサアレイが一体に形成され、それぞれの画像が検査すべき対象物の一部分を表す複数の画像を提供する集積回路と、
前記複数の画像をデジタル形式で加え合わせ前記検査すべき対象物の合成画像を提供する合成画像生成器と、
前記合成画像を受信し欠陥報告を提供するよう動作する欠陥分析器とを備える検査システムを用いて前記一部分を光学的に検査すること、
を有する方法。
【請求項６２】
前記検査システムは、
前記検査すべき対象物を支持する支持組立品を有する走査機を更に備え、
前記集積回路は、前記対象物の走査の間、前記複数の画像を取得するよう動作する、請求項６１に記載の方法。
【請求項６３】
前記複数の画像は複数のデジタル画像から成る、請求項６１に記載の方法。
【請求項６４】
前記複数の画像中のそれぞれの画像は、前記複数の画像中の他の画像と少なくとも部分的に重なり合っている、請求項６１に記載の方法。
【請求項６５】
第１の画像と第２の画像との重なりは、少なくとも前記第２の画像の半分から成っている、請求項６４に記載の方法。
【請求項６６】
第１の画像と第２の画像との重なりは、前記少なくとも２次元の光センサアレイによって出力された画素の一つの行を除く前記第２の画像の全てから成っている、請求項６４に記載の方法。
【請求項６７】
前記検査システムは、
前記検査すべき対象物を概ね連続的に照明する照明組立品を更に備え、
前記集積回路は前記照明組立品の照明の間、前記複数の画像を取得するよう動作する、請求項６１に記載の方法。
【請求項６８】
前記検査システムは、
前記検査すべき対象物を概して非連続的に照明する照明組立品を更に備え、
前記集積回路は前記照明組立品の非連続の照明の間、前記複数の画像を取得するよう動作する、請求項６１に記載の方法。
【請求項６９】
前記照明組立品は、前記非連続の照明を、前記対象物の画像を取得する前記集積回路と同期して提供するよう動作する、請求項６８に記載の方法。
【請求項７０】
前記集積回路には、前記少なくとも２次元の光センサアレイに加え、前記少なくとも２次元の光センサアレイからの出力を受信する少なくとも一つのA/Dコンバータが一体的に形成されている、請求項６１に記載の方法。
【請求項７１】
前記少なくとも一つのA/Dコンバータは、前記アレイ内のそれぞれの光センサと対応付けられたA/Dコンバータを備える、請求項７０に記載の方法。
【請求項７２】
前記少なくとも一つのA/Dコンバータは、複数の光センサと対応付けられたA/Dコンバータを備える、請求項７０に記載の方法。
【請求項７３】
前記集積回路には、前記A/Dコンバータの出力を一時的に格納する複数のデジタルレジスタが更に一体的に形成されている、請求項７０に記載の方法。
【請求項７４】
前記集積回路には、更に、
前記アレイによって提供される画像データを格納するデジタルメモリと、
前記デイタルレジスタの出力を前記デジタルメモリ内に格納された対応の画像データに加算する複数のデジタル加算器とが一体的に形成されている、請求項７３に記載の方法。
【請求項７５】
前記デジタルメモリはデジタルメモリセルアレイを備える、請求項７４に記載の方法。
【請求項７６】
前記集積回路は、前記アレイ、前記加算器および前記デジタルメモリと対応付けられ、一連のクロック周期を生成するタイミング回路を備える、請求項７４に記載の方法。
【請求項７７】
前記集積回路は、更に、
各クロック周期で前記デジタルメモリ内における前記少なくとも一つのA/Dコンバータの出力を加えるべき位置を示す入力ポインタと、
各クロック周期で前記デジタルメモリ内における前記画像データを取り出すべき位置を示す出力ポインタとを備える、請求項７６に記載の方法。
【請求項７８】
前記クロックは、各クロック周期で、前記入力ポインタの位置を変更しおよび前記出力ポインタの位置を変更するよう動作する、請求項７７に記載の方法。
【請求項７９】
前記集積回路はCMOS集積回路である請求項６１に記載の方法。
【請求項８０】
対象物を検査する為の方法であって、
それぞれが検査すべき対象物の一部分を表す実質的に重なり合う複数の画像を取得し、
前記対象物の合成画像を提供する為に前記画像をデジタル形式で加え合わせ、
前記対象物の欠陥を検出す為に前記合成画像を分析すること、
を有する方法。
【請求項８１】
前記取得することは、CMOS集積回路により前記画像を取得することを有する請求項８０に記載の方法。
【請求項８２】
前記取得することは、電気回路の画像を取得することを有する請求項８０に記載の方法。
【請求項８３】
前記取得することは、概ね連続的な照明を用いて前記対象物を照明することを更に有する請求項８０に記載の方法。
【請求項８４】
前記取得することは、更に、
フレーム速度で前記画像を取得し、
前記フレーム速度に同期した輝度変動速度で変動する概して非連続的な照明を用いて前記対象物を照明することを有する請求項８０に記載の方法。
【請求項８５】
前記デジタル形式で加えることは、画像をアナログフォーマットからデジタルフォーマットに変換することを有する請求項８０に記載の方法。
【請求項８６】
前記デジタル形式で加えることは、
先行して取得された画像をメモリから取り出し、
デジタルフォーマットで新たに取得された画像の一部分を、前記先行して取得された画像の一部分にデジタル形式で加え、
前記デジタル形式で加算を行なう一部分から結果として得られる画像をメモリに戻すことを有する、請求項８５に記載の方法。
【請求項８７】
電気回路を製造する為の方法であって、
電気回路基板上に導体のパターンを付着させ、
それぞれが前記パターンの一部分を表す実質的に重なり合う複数の画像を取得し、
前記パターンの合成画像を提供する為に前記画像をデジタル形式で加え合わせ、
前記パターンの欠陥を検出す為に前記合成画像を分析すること、
を有する方法。
【請求項８８】
前記取得することは、CMOS集積回路により前記画像を取得することを有する請求項８７に記載の方法。
【請求項８９】
前記取得することは、概ね連続的な照明を用いて前記電気回路基板を照明することを更に有する請求項８７に記載の方法。
【請求項９０】
前記取得することは、更に、
フレーム速度で前記画像を取得し、
前記フレーム速度に同期した輝度変動速度で変動する概して非連続的な照明を用いて前記電気回路基板を照明すること、を有する請求項８７に記載の方法。
【請求項９１】
前記デジタル形式で加えることは、画像をアナログフォーマットからデジタルフォーマットに変換することを有する請求項８７に記載の方法。
【請求項９２】
前記デジタル形式で加えることは、
先行して取得された画像をメモリから取り出し、
デジタルフォーマットで新たに取得された画像の一部分を、前記先行して取得された画像の一部分にデジタル形式で加え、
前記デジタル形式で加算を行なう一部分から結果として得られる画像をメモリに戻すことを有する、請求項９１に記載の方法。
【請求項９３】
少なくとも２次元の光センサアレイが一体に形成され、それぞれの画像が画像化すべき対象物の部分的に重なり合った一部分を表す複数の画像を提供する集積回路と、
前記複数の画像をデジタル形式で加え合わせ前記対象物の合成画像を提供する合成画像生成器と、
を備える画像化システム。
【請求項９４】
前記検査すべき対象物を支持する支持組立品を有する走査機を更に備え、
前記集積回路は、前記対象物の走査の間、前記複数の画像を取得するよう動作する、請求項９３に記載の画像化システム。
【請求項９５】
前記複数の画像は複数のデジタル画像から成る、請求項９３に記載の画像化システム。
【請求項９６】
前記複数の画像中のそれぞれの画像は、前記複数の画像中の他の画像と少なくとも部分的に重なり合っている、請求項９３に記載の画像化システム。
【請求項９７】
第１の画像と第２の画像との重なりは、少なくとも前記第２の画像の半分から成っている、請求項９６に記載の画像化システム。
【請求項９８】
第１の画像と第２の画像との重なりは、前記少なくとも２次元の光センサアレイによって出力された画素の一つの行を除く前記第２の画像の全てから成っている、請求項９６に記載の画像化システム。
【請求項９９】
前記画像化すべき対象物を概ね連続的に照明する照明組立品を更に備え、
前記集積回路は前記照明組立品の照明の間、前記複数の画像を取得するよう動作する、請求項９３に記載の画像化システム。
【請求項１００】
前記画像化すべき対象物を概して非連続的に照明する照明組立品を更に備え、
前記集積回路は前記照明組立品の非連続の照明の間、前記複数の画像を取得するよう動作する、請求項９３に記載の画像化システム。
【請求項１０１】
前記照明組立品は、前記非連続の照明を、前記対象物の画像を取得する前記集積回路と同期して提供するよう動作する、請求項１００に記載の画像化システム。
【請求項１０２】
前記集積回路には、前記少なくとも２次元の光センサアレイに加え、前記少なくとも２次元の光センサアレイからの出力を受信する少なくとも一つのA/Dコンバータが一体的に形成されている、請求項９３に記載の画像化システム。
【請求項１０３】
前記少なくとも一つのA/Dコンバータは、前記アレイ内のそれぞれの光センサと対応付けられたA/Dコンバータを備える、請求項１０２に記載の画像化システム。
【請求項１０４】
前記少なくとも一つのA/Dコンバータは、複数の光センサと対応付けられたA/Dコンバータを備える、請求項１０２に記載の画像化システム。
【請求項１０５】
前記集積回路には、前記A/Dコンバータの出力を一時的に格納する複数のデジタルレジスタが更に一体的に形成されている、請求項１０２に記載の画像化システム。
【請求項１０６】
前記集積回路には、更に、
前記アレイによって提供される画像データを格納するデジタルメモリと、
前記デイタルレジスタの出力を前記デジタルメモリ内に格納された対応の画像データに加算する複数のデジタル加算器とが一体的に形成されている、請求項１０５に記載の画像化システム。
【請求項１０７】
前記デジタルメモリはデジタルメモリセルアレイを備える、請求項１０６に記載の画像化システム。
【請求項１０８】
前記集積回路は、前記アレイ、前記加算器および前記デジタルメモリと対応付けられ、一連のクロック周期を生成するタイミング回路を備える、請求項１０６に記載の画像化システム。
【請求項１０９】
前記集積回路は、
各クロック周期で前記デジタルメモリ内における前記少なくとも一つのA/Dコンバータの出力を加えるべき位置を示す入力ポインタと、
各クロック周期で前記デジタルメモリ内における前記画像データを取り出すべき位置を示す出力ポインタとを備える、請求項１０８に記載の画像化システム。
【請求項１１０】
前記クロックは、各クロック周期で、前記入力ポインタの位置を変更しおよび前記出力ポインタの位置を変更するよう動作する、請求項１０９に記載の画像化システム。
【請求項１１１】
前記集積回路はCMOS集積回路である請求項９３に記載の画像化システム。
【請求項１１２】
前記対象物は電気回路である請求項９３に記載の画像化システム。
【請求項１１３】
対象物を画像化する為の方法であって、
それぞれが画像化すべき対象物の一部分を表す実質的に重なり合う複数の画像を取得し、
前記対象物の合成画像を提供する為に前記画像をデジタル形式で加え合わせること、
を有する方法。
【請求項１１４】
前記取得することは、前記対象物を基準として少なくとも２次元の光センサアレイを走査させることを有する請求項１１３に記載の方法。
【請求項１１５】
前記取得することは、CMOS集積回路上に配列された少なくとも２次元の光センサアレイを用いて前記画像を取得することを有する請求項１１４に記載の方法。
【請求項１１６】
前記取得することは、CMOS集積回路上に配列された少なくとも２次元の光センサアレイを用いて前記画像を取得することを有する請求項１１３に記載の方法。
【請求項１１７】
前記取得することは、電気回路の画像を取得することを有する請求項１１３に記載の方法。
【請求項１１８】
前記取得することは、概ね連続的な照明を用いて前記対象物を照明することを更に有する請求項１１３に記載の方法。
【請求項１１９】
前記取得することは、更に、
フレーム速度で前記画像を取得し、
前記フレーム速度に同期した輝度変動速度で変動する概して非連続的な照明を用いて前記対象物を照明すること、を有する請求項１１３に記載の方法。
【請求項１２０】
前記デジタル形式で加えることは、画像をアナログフォーマットからデジタルフォーマットに変換することを有する請求項１１３に記載の方法。
【請求項１２１】
前記デジタル形式で加えることは、
先行して取得された画像をメモリから取り出し、
デジタルフォーマットで新たに取得された画像の一部分を、前記先行して取得された画像の一部分にデジタル形式で加え、
前記デジタル形式で加算を行なう一部分から結果として得られる画像をメモリに戻すことを有する、請求項１２０に記載の方法。
【請求項１２２】
少なくとも２次元の光センサアレイと、
前記少なくとも２次元の光センサアレイからの出力を受信する少なくとも一つのA/Dコンバータと、
前記A/Dコンバータの出力を一時的に格納する複数のデジタルレジスタと、
前記アレイによって提供される画像データを格納するデジタルメモリと、
前記デジタルレジスタの出力を前記デジタルメモリ内に格納された対応の画像データに加える複数のデジタル加算器とが一体的に形成されたCMOS集積回路を備える、
画像化システムにおける使用に好適なシングルチップ集積回路。
【請求項１２３】
前記少なくとも一つのA/Dコンバータは、前記アレイ内のそれぞれの光センサと対応付けられたA/Dコンバータを備える、請求項１２２に記載のシングルチップ集積回路。
【請求項１２４】
前記少なくとも一つのA/Dコンバータは、複数の光センサと対応付けられたA/Dコンバータを備える、請求項１２２に記載のシングルチップ集積回路。
【請求項１２５】
前記デジタルメモリはデジタルメモリセルアレイを備える、請求項１２２に記載のシングルチップ集積回路。
【請求項１２６】
前記アレイ、前記加算器および前記デジタルメモリと対応付けられ、一連のクロック周期を生成するタイミング回路を更に備える、請求項１２２に記載のシングルチップ集積回路。
【請求項１２７】
各クロック周期で前記デジタルメモリ内における前記少なくとも一つのA/Dコンバータの出力を加えるべき位置を示す入力ポインタと、
各クロック周期で前記デジタルメモリ内における前記画像データを取り出すべき位置を示す出力ポインタとを更に備える、請求項１２６に記載のシングルチップ集積回路。
【請求項１２８】
前記クロックは、各クロック周期で、前記入力ポインタの位置を変更しおよび前記出力ポインタの位置を変更するよう動作する、請求項１２７に記載のシングルチップ集積回路。
【請求項１２９】
センサ行とセンサ列の行列状に配置され、それぞれのこのようなセンサ素子がそれに入射する放射に応じた信号を出力するようになっているセンサ素子アレイと、
メモリ行とメモリ列の状態に配置され、それぞれのこのようなメモリセルが信号値を格納するようになっているメモリセルを備えるメモリと、
前記検出をする素子の前記信号出力と前記メモリセルに格納された前記信号値とを合計するようになっている１以上の加算器と、
タイミング回路であって、前記アレイと、メモリと、加算器とを制御するよう結合され、入力ポインタと、クロック周期を有するアレイクロックとを、アレイクロックの各周期において前記センサ行のそれぞれ内の前記センサ素子からの信号と前記入力ポインタによって決定される前記メモリの行のそれぞれの一つ内のセルの格納信号値とが前記加算器によって合計されるように生成し、それによって前記メモリセル内に格納される合計信号値を生成するようになっており、更に、前記メモリセルのそれぞれに格納された合計信号値が前記センサ列の所定の一つ内の検知をする複数のセンサ素子によって出力される信号の合計を有するように、前記アレイクロックの連続した周期において前記ポインタを前進させるようになっているタイミング回路と、
を備える画像化素子。
【請求項１３０】
前記タイミング回路は、更に、出力ポインタを生成し、前記アレイクロックの各周期において前記出力ポインタで示されるメモリ行の一つ内のセルから前記合計信号値が読み出されるように、前記アレイクロックの連続した周期において前記出力ポインタを前進させるようになっている、請求項１２９に記載の素子。
【請求項１３１】
前記タイミング回路は、前記アレイクロックの各周期で読み出される合計信号値が所定数のセンサ素子について合計されるように前記入力ポインタおよび出力ポインタを制御するようになっている、請求項１３０に記載の素子。
【請求項１３２】
前記センサ素子に入射する前記放射は前記素子に対して移動する対象物から受信され、前記タイミング回路は、前記セルから読み出される前記合計信号値が前記対象物の画像を作るように前記移動と同期して前記アレイクロックを生成するようになっている、請求項１３０に記載の素子。
【請求項１３３】
前記タイミング回路は、前記移動の方向に応じて、前記アレイクロックの連続した周期において前記入力ポインタおよび前記出力ポインタを進めるべき方向を選択するようになっている、請求項１３２に記載の素子。
【請求項１３４】
前記センサ行は第１番目の行から最後の行までの行の順序で配列されており、前記タイミング回路は、前記第１番目の行から始まる第１の読出し順序と前記最後の行から始まる第２の読出し順序の両方で前記信号を前記アレイから読み出すように前記アレイを制御するようになっている、請求項１２９に記載の素子。
【請求項１３５】
前記タイミング回路は、前記信号が前記第１の読出し順序と前記第２の読出し順序で交互に読み出されるよう、前記アレイを制御するようになっている、請求項１３４に記載の素子。
【請求項１３６】
前記タイミング回路は、入力ポインタが前記クロック周期のそれぞれにおいてメモリ行のそれぞれからその隣の行に進む方向を変化させるように制御できる、請求項１２９に記載の素子。
【請求項１３７】
前記センサ素子はCMOSセンサ素子を備える請求項１２９に記載の素子。
【請求項１３８】
前記CMOSセンサ素子は動的な画素センサを備える請求項１３７に記載の素子。
【請求項１３９】
前記アレイ、メモリ、加算器およびタイミング回路は単一集積回路チップ上に一体化して製造されている、請求項１３７に記載の素子。
【請求項１４０】
多数のアナログ／デジタル(A/D)コンバータを備え、このようなA/Dコンバータのそれぞれは、前記センサ列のそれぞれの一つ内における前記センサ素子からの信号を受信しデジタル化し、かつデジタル化された信号を前記加算器の対応の一つに出力するようつなげられている、請求項１２９に記載の素子。
【請求項１４１】
前記加算器のそれぞれは、前記合計信号値を前記メモリ列の対応の一つ内のメモリセルに出力するようつなげられている、請求項１４０に記載の素子。
【請求項１４２】
前記センサ行のそれぞれにおけるセンサ素子は、前記アレイが受けるよう構成されている多数の波長帯から選択される、それぞれの波長帯において、入射する放射に応じた信号を出力するようになっている、請求項１２９に記載の素子。
【請求項１４３】
センサ行とセンサ列の行列状に配置され、それぞれのこのようなセンサ素子が、アレイが受信するように構成されている多数の波長帯から選択されるそれぞれの波長帯において入射する放射に応じた信号を出力するようになっているセンサ素子アレイと、
メモリ行とメモリ列の状態に配置され、それぞれのこのようなメモリセルが信号値を格納するようになっているメモリセルを備えるメモリと、
前記検出をする素子の前記信号出力と前記メモリセルに格納された前記信号値とを合計するようになっている１以上の加算器と、
タイミング回路であって、前記アレイと、メモリと、加算器とを制御するよう結合され、クロック周期を有するアレイクロックを、アレイクロックの各周期において前記センサ素子のそれぞれからの信号と前記メモリセルの内の指定された一つにおける格納信号値とが前記加算器によって合計されるように生成し、それによって前記メモリセル内に格納される合計信号値を生成するようになっており、前記合計信号値のそれぞれは、前記メモリセルの異なるものがそれぞれの異なる波長帯の合計信号値を含むように、異なる前記多数の波長帯の一つにおける放射に応じ、前記センサ列の所定の一つ内の複数のセンサ素子によって出力される信号の合計を有する、タイミング回路と、
を備える画像化素子。
【請求項１４４】
前記センサ行のそれぞれにおける前記センサ素子は、それぞれの同一の波長帯における入射の放射に応じた信号を出力するようになっている、請求項１４３に記載の素子。
【請求項１４５】
前記タイミング回路は、前記アレイクロックの各周期において、前記センサの行のそれぞれにおける前記センサ素子からの信号と、前記それぞれの波長帯について入力ポインタによって決定されるメモリ行のそれぞれの一つにおけるセル内の合計信号値とが前記加算器によって合計されるように、前記波長帯のそれぞれについて入力ポインタを生成するようになっている、請求項１４４に記載の素子。
【請求項１４６】
前記タイミング回路は、前記メモリセルのそれぞれに格納された合計信号値が前記センサ列の所定の一つにおける複数の検知をする素子によって出力される信号の合計を有するよう、前記アレイクロックの連続する周期において前記波長帯のそれぞれについて前記入力ポインタを進めるようになっている、請求項１４５に記載の素子。
【請求項１４７】
前記タイミング回路は、更に、前記波長帯のそれぞれについて出力ポインタを生成し、前記アレイクロックのそれぞれの周期において、前記波長帯のそれぞれについての前記合計信号値が前記出力ポインタによって示されるメモリ行の一つ内のセルから読み出されるように、前記アレイクロックの連続した周期において前記波長帯のそれぞれについて前記出力ポインタを進めるようになっている、請求項１４６に記載の素子。
【請求項１４８】
前記センサ行は、２以上のグループで配列され、前記グループのそれぞれは、前記グループのそれぞれにおける前記センサ素子がそれぞれの同一の波長帯において入射する放射に応じた信号を出力するように２以上の相互に隣接した行を有する、請求項１４４に記載の素子。
【請求項１４９】
前記センサ行は、前記センサ行のそれぞれが、それに隣接する他のセンサ行とは異なるそれぞれの波長帯を有するよう配列されている、請求項１４４に記載の素子。
【請求項１５０】
前記センサ素子に入射する前記放射は対象物から受信され、前記合計信号値は前記対象物の多数の波長の画像を作り、前記タイミング回路は、２以上の隣接のセンサ行における前記センサ素子が前記クロック周期の一つの間に前記対象物の共通の点からの放射を同時に受信するように前記アレイを制御するようになっている、請求項１４９に記載の素子。
【請求項１５１】
前記センサ素子に入射する前記放射は対象物から受信され、前記合計信号値は前記対象物の多数の波長の画像を作り、前記タイミング回路は、隣接のセンサ行における前記センサ素子が連続したクロック周期において前記対象物上の所定の点からの放射を受信するように前記アレイを制御するようになっている、請求項１４９に記載の素子。
【請求項１５２】
前記センサ素子に入射する前記放射は前記素子に対して移動する対象物から受信され、前記タイミング回路は、前記セルから読み出される前記合計信号値が前記対象物の画像を作るように前記移動と同期して前記アレイクロックを生成するようになっている、請求項１４３に記載の素子。
【請求項１５３】
前記センサ素子はCMOSセンサ素子を備える請求項１４３に記載の素子。
【請求項１５４】
前記CMOSセンサ素子は動的な画素センサを備える請求項１５３に記載の素子。
【請求項１５５】
前記アレイ、メモリ、加算器およびタイミング回路は単一集積回路チップ上に統合して製造されている、請求項１５３に記載の素子。
【請求項１５６】
センサ行とセンサ列の行列状に配置され、それぞれのこのようなセンサ素子がそれに入射する前記対象物からの放射に応じた信号を出力するようになっているセンサ素子アレイと、
メモリ行とメモリ列の状態に配置され、それぞれのこのようなメモリセルが信号値を格納するようになっているメモリセルを備えるメモリと、
前記検出をする素子の前記信号出力と前記メモリセルに格納された前記信号値とを合計するようになっている１以上の加算器と、
タイミング回路であって、前記アレイと、メモリと、加算器とを制御するよう結合され、入力ポインタとクロック周期を有するアレイクロックとを、アレイクロックの各周期において前記センサ行のそれぞれ内の前記センサ素子からの信号と前記入力ポインタによって決定される前記メモリの行のそれぞれの一つ内のセルの格納信号値とが前記加算器によって合計されるように生成し、それによって前記メモリセル内に格納される、前記対象物の画像内の画素に対応する合計信号値を生成するようになっており、更に、前記メモリセルのそれぞれに格納された合計信号値が前記センサ列の所定の一つ内の検知をする複数のセンサ素子によって出力される信号の合計を有するように、前記アレイクロックの連続した周期において前記ポインタを前進させるようになっているタイミング回路と、
前記画像化素子と前記対象物の少なくとも一つに対して平行移動の動きを与え、前記放射が前記センサ素子に入射する間、および前記素子が前記合計信号値を生成するよう動作する間、前記画像化素子に前記対象物上を走査させる走査装置と、
前記メモリから前記合計信号値を受信し、前記対象物の特徴を評価する為に前記値を分析するようつながれた画像プロセッサと、
を有する画像化素子を備える、
対象物の自動式光学検査の為の装置。
【請求項１５７】
前記タイミング回路は前記平行移動の動きと同期して前記アレイクロックを生成するようになっている、請求項１５６に記載の装置。
【請求項１５８】
前記走査装置は前記画像化素子を、前記センサ列と平行である第１と第２の反対向きの方向で前記対象物上を走査させ、前記タイミング回路は、前記走査の方向に応じて前記アレイクロックの連続した周期内で前記ポインタを進ませるべき方向を選択するようになっている、請求項１５６に記載の装置。
【請求項１５９】
センサ行とセンサ列の行列状に配置され、それぞれのこのようなセンサ素子が、アレイが受信するように構成されている多数の波長帯から選択されるそれぞれの波長帯において入射する前記対象物からの放射に応じた信号を出力するようになっているセンサ素子アレイと、
メモリ行とメモリ列の状態に配置され、それぞれのこのようなメモリセルが信号値を格納するようになっているメモリセルを備えるメモリと、
前記検出をする素子の前記信号出力と前記メモリセルに格納された前記信号値とを合計するようになっている１以上の加算器と、
タイミング回路であって、前記アレイと、メモリと、加算器とを制御するよう結合され、クロック周期を有するアレイクロックを、アレイクロックの各周期において前記センサ素子のそれぞれからの信号と前記メモリセルの内の指定された一つにおける格納信号値とが前記加算器によって合計されるように生成し、それによって前記メモリセル内に格納される、前記対象物の画像内の画素に対応する合計信号値を生成するようになっており、前記合計信号値のそれぞれは、前記メモリセルの異なるものがそれぞれの異なる波長帯の合計信号値を含むように、異なる前記多数の波長帯の一つにおける放射に応じ、前記センサ列の所定の一つ内の複数のセンサ素子によって出力される信号の合計を有する、タイミング回路と、
前記画像化素子と前記対象物の少なくとも一つに対して平行移動の動きを与え、前記放射が前記センサ素子に入射する間、および前記素子が前記合計信号値を生成するよう動作する間、前記画像化素子に前記対象物上を走査させる走査装置と、
前記メモリから前記合計信号値を受信し、前記対象物の特徴を評価する為に前記値を分析するようつながれた画像プロセッサと、
を有する画像化素子を備える、
対象物の自動式光学検査の為の装置。
【請求項１６０】
それぞれのセンサ素子がそれに入射する放射に応じた信号を出力するようになっているセンサ行とセンサ列の行列状に配列されたセンサ素子アレイと、それぞれのメモリセルが信号値を格納するようになっているメモリ行とメモリ列に配列されたメモリセルを備えるメモリとを用いて画像化をする為の方法であって、
クロック周期を有するアレイクロックと、１以上の前記メモリ行を指す入力ポインタとを生成し、
前記アレイクロックの各周期において、前記センサ行のそれぞれにおける検知を行なう素子によって出力される信号と、前記入力ポインタによって決定されるメモリ行のそれぞれの一つ内のメモリセルに格納される信号値とを合計し、それによって前記メモリセルに格納される合計信号値を生成し、
前記メモリセルのそれぞれに格納された前記合計信号値が、前記センサ列の所定の一つ内の検知をする複数の素子によって出力される信号の合計を有するように、前記アレイクロックの連続した周期で前記入力ポインタを進ませる、方法。
【請求項１６１】
出力ポインタを生成し、
前記アレイクロックの各周期において、前記出力ポインタによって示された前記メモリ行の一つ内のセルから前記合計信号値を読出し、
前記アレイクロックの連続した周期において前記出力ポインタを進ませること、を有する請求項１６０に記載の方法。
【請求項１６２】
前記入力ポインタおよび出力ポインタを進ませることは、前記アレイクロックの各周期で読み出される前記合計信号値が所定数のセンサ素子について合計されるように前記入力ポインタおよび出力ポインタを制御することを有する、請求項１６１に記載の方法。
【請求項１６３】
前記センサ素子に入射する放射は前記方法に対して移動する対象物から受信され、アレイクロックを生成することは、前記セルから読み出される前記合計信号値が前記対象物の画像を作るように前記アレイクロックを前記移動と同期させることを有する、請求項１６１に記載の方法。
【請求項１６４】
前記入力ポインタおよび出力ポインタを進ませることは、前記移動の方向に応じて、前記アレイクロックの連続した周期内で前記入力ポインタおよび出力ポインタを前進させるべき方向を選択することを有する、請求項１６３に記載の方法。
【請求項１６５】
前記センサ行は前記アレイ内の１番目の行から最後の行までの行の順序で配列され、前記検出をする素子によって出力される信号を合計することは、前記１番目の行から始まる第１の読出し順序と前記最後の行から始まる第２の読出し順序の両方で前記アレイから前記信号を読み出すことを有する、請求項１６０に記載の方法。
【請求項１６６】
前記アレイから前記信号を読み出すことは、前記信号が前記第１の読出し順序および前記第２の読出し順序で交互に読み出されるように前記アレイを制御することを有する、請求項１６５に記載の方法。
【請求項１６７】
前記入力ポインタを進めることは、前記入力ポインタが前記アレイクロックの連続した周期において前記メモリ行のそれぞれからその隣の行へ進む方向を変化させることを有する、請求項１６０に記載の方法。
【請求項１６８】
前記信号を合計することは、前記検出をする素子によって出力される信号を、それぞれのA/Dコンバータが前記センサ列のそれぞれの一つ内におけるセンサ素子からの信号を受信しデジタル化する多数のアナログ／デジタル（A/D）コンバータを用いてデジタル化し、前記デジタル化された信号と前記格納された信号値とを合計することを有する、請求項１６０に記載の方法。
【請求項１６９】
前記センサ行のそれぞれにおける前記センサ素子は、前記アレイが受信するように構成されている複数の波長帯から選択される、それぞれの波長帯における入射の放射に応じた信号を出力するようになっており、前記合計信号値を生成することは、前記多数の波長帯についてそれぞれの合計信号値を生成することを有する、請求項１６０に記載の方法。
【請求項１７０】
それぞれのセンサ素子が、アレイが受信するように構成されている多数の波長帯から選択されるそれぞれの波長帯で入射する放射に応じた信号を出力するようになっているセンサ行とセンサ列の行列状に配列されたセンサ素子アレイと、それぞれのメモリセルが信号値を格納するようになっているメモリ行とメモリ列に配列されたメモリセルを備えるメモリとを用いて画像化をする為の方法であって、
クロック周期を有するアレイクロックと、１以上の前記メモリ行を指す入力ポインタとを生成し、
前記アレイクロックの各周期において、前記検知を行なう素子のそれぞれによって出力される信号と、前記メモリセルの指定された一つに格納される信号値とを合計し、それによって前記メモリセルに格納される合計信号値であってそれぞれが前記メモリセルの異なるものがそれぞれの異なる波長帯の合計信号値を含むように、異なる前記多数の波長帯の一つにおける放射に応じ前記センサ列の所定の一つ内の複数のセンサ素子によって出力される信号の合計を含む合計信号値を生成すること、
を有する方法。
【請求項１７１】
前記センサ行のそれぞれにおける前記センサ素子は、それぞれの同一の波長帯における入射の放射に応じた信号を出力するようになっており、
前記波長帯のそれぞれについて入力ポインタを生成することを有し、
前記信号を合計することは、前記センサ行のそれぞれにおける前記センサ素子からの信号と、前記それぞれの波長帯について前記入力ポインタによって決定される前記メモリ行のそれぞれの一つ内のセル中の前記合計信号値とを合計することを有する、
請求項１７０に記載の方法。
【請求項１７２】
前記入力ポインタを生成することは、前記メモリセルのそれぞれに格納された前記合計信号値が前記センサ列の所定の一つ内の複数の前記検出をする素子によって出力される信号の合計を含むように、前記アレイクロックの連続した周期において前記波長帯のそれぞれについて前記入力ポインタを進めることを有する、請求項１７１に記載の方法。
【請求項１７３】
前記波長帯のそれぞれについて出力ポインタを生成し、
前記アレイクロックのそれぞれの周期において、前記出力ポインタによって示される前記メモリ行の一つ内の前記セルから、前記波長帯のそれぞれについて前記合計信号値を読み出し、
前記アレイクロックの前記連続した周期において、前記波長帯のそれぞれについて前記出力ポインタを前進させること、
を有する請求項１７２に記載の方法。
【請求項１７４】
前記センサ行のそれぞれにおける前記センサ素子は、それぞれの同一の波長帯における入射の放射に応じた信号を出力するようになっており、前記センサ行は、グループのそれぞれにおけるセンサ素子が同一のそれぞれの波長帯において入射する放射に応じた信号を出力するように、グループのそれぞれが２以上の相互に隣接した行を備える２以上のグループに配列され、前記信号を合計することは、前記グループのそれぞれにおいて相互に隣接する行内の前記センサ素子によって出力される信号を合計することを有する、請求項１７０に記載の方法。
【請求項１７５】
前記センサ行のそれぞれにおける前記センサ素子は、それぞれの同一の波長帯における入射の放射に応じた信号を出力するようになっており、前記センサ行は前記センサ行のそれぞれがそれに隣接する他のセンサ行とは異なるそれぞれの波長帯を有するように配列され、前記センサ素子に入射する放射は、前記合計信号値が対象物の多数波長の画像を作るように前記対象物から受信され、前記アレイクロックを生成することは、前記隣接するセンサ行の２以上における前記センサ素子が前記クロック周期の一つの間、前記対象物上の共通の点からの放射を同時に受信するよう前記アレイを制御することを有する、請求項１７０に記載の方法。
【請求項１７６】
前記センサ行のそれぞれにおける前記センサ素子は、それぞれの同一の波長帯における入射の放射に応じた信号を出力するようになっており、前記センサ行は前記センサ行のそれぞれがそれに隣接する他のセンサ行とは異なるそれぞれの波長帯を有するように配列され、前記センサ素子に入射する放射は、前記合計信号値が対象物の多数波長の画像を作るように前記対象物から受信され、前記アレイクロックを生成することは、前記隣接するセンサ行における前記センサ素子が前記連続したクロック周期において前記対象物上の所定の点からの放射を受信するよう前記アレイを制御することを有する、請求項１７０に記載の方法。
【請求項１７７】
前記センサ素子に入射する放射は前記方法に対して移動する対象物から受信され、アレイクロックを生成することは、前記セルから読み出される前記合計信号値が前記対象物の画像を作るように前記アレイクロックを前記移動と同期させることを有する、請求項１７０に記載の方法。
【請求項１７８】
対象物の自動式光学検査の為の方法であって、
それぞれのセンサ素子が入射する放射に応じた信号を出力するようになっている、センサ行およびセンサ列の行列状に配列されたセンサ素子アレイ上に当たるように、前記対象物からの放射を収集し、
前記アレイを、それぞれのメモリセルが信号値を格納するようになっている、メモリ行およびメモリ列に配列されたメモリメモリセルを備えるメモリにつなぎ、
クロック周期を有するアレイクロックと、１以上の前記メモリ行を指す入力ポインタとを生成し、
前記アレイクロックの各周期において、前記センサ行のそれぞれにおける検知を行なう素子によって出力される信号と、前記入力ポインタによって決定されるメモリ行のそれぞれの一つ内のメモリセルに格納される信号値とを合計し、それによって前記メモリセルに格納される合計信号値を生成し、
前記メモリセルのそれぞれに格納された前記合計信号値が、前記センサ列の所定の一つ内の検知をする複数の素子によって出力される信号の合計を有するように、前記アレイクロックの連続した周期で前記入力ポインタを進ませ、
前記放射が前記センサ素子に入射している間、前記対象物上で前記アレイを走査させ、前記アレイクロックを生成する間、前記合計信号値を生成する為に前記入力ポインタを進め、
前記対象物の特徴を評価する為に、前記メモリからの合計信号値を受信し処理すること、
を有する方法。
【請求項１７９】
前記アレイクロックを生成することは、前記アレイクロックを前記アレイの走査と同期させることを有する、請求項１７８に記載の方法。
【請求項１８０】
前記アレイを走査することは、前記対象物上で前記アレイを走査させる方向を逆にすることを有し、前記ポインタを進めることは、前記走査の方向に応じて前記アレイクロックの連続した周期において前記ポインタを進める方向を逆にすることを有する、請求項１７８に記載の方法。
【請求項１８１】
対象物の自動式光学検査の為の方法であって、
それぞれのセンサ素子が、アレイが受信するように構成された多数の波長帯から選択されるそれぞれの波長帯において入射する放射に応じた信号を出力するようになっている、センサ行およびセンサ列の行列状に配列されたセンサ素子アレイ上に当たるように、前記対象物からの放射を収集し、
前記アレイを、それぞれのメモリセルが信号値を格納するようになっている、メモリ行およびメモリ列に配列されたメモリメモリセルを備えるメモリにつなぎ、
クロック周期を有するアレイクロックと、１以上の前記メモリ行を指す入力ポインタとを生成し、
前記アレイクロックの各周期において、前記検知を行なう素子のそれぞれによって出力される信号と、前記メモリセルの指定された一つに格納される信号値とを合計し、それによって前記メモリセルに格納される合計信号値であってそれぞれが前記メモリセルの異なるものがそれぞれの異なる波長帯の合計信号値を含むように、異なる前記多数の波長帯の一つにおける放射に応じ、前記センサ列の所定の一つ内の複数のセンサ素子によって出力される信号の合計を含む合計信号値を生成し、
前記放射が前記センサ素子に入射している間、前記対象物上で前記アレイを走査させ、前記アレイクロックを生成する間、前記合計信号値を生成する為に前記信号を合計し、
前記対象物の特徴を評価する為に、前記それぞれの波長帯について前記メモリからの合計信号値を受信し処理すること、
を有する方法。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
本出願は、その開示が参照により本明細書に組み込まれる、2001年6月22日出願の米国仮出願No.60/299,766の利益を主張する。
【技術分野】
【０００２】
本発明は一般には走査光学系およびセンサに関し、詳細には２次元センサアレイを採用する走査技術に関する。
【背景技術】
【０００３】
プリント回路基板のような対象物の画像を取得する為のスキャナシステムが、画像化および自動式光学検査の分野で良く知られている。いくつかの従来のスキャナシステムは、センサ素子の直線的なアレイを備えている。他の従来のスキャナシステムは、センサ素子の２次元のアレイを備える。２次元のセンサ素子アレイを採用するいくつかのシステムは、対象物の画像を取得する為に、例えば時間遅延積分（TDI）動作モードで動作するよう構成されている。２次元のセンサ素子アレイを採用する他のシステムは、対象物の重なり合っていない一連の画像を取得するように構成されている。
【０００４】
TDIシステムは、光走査の分野では良く知られている。このようなシステムにおいてセンサアレイは、そのアレイの行に垂直な方向でアレイまたは対象物のどちらかを移動させることによって、プリント回路基板のような対象物を走査する。走査スピードとアレイクロックは、それぞれのアレイ列において多数のセンサ素子が対象物上の同じ点からの光を順番に取り込むように同期させられる。それぞれの列内のセンサ信号が対象物上の各点について合計され、それによって対象物の画像が、向上した信号／ノイズ比を伴って提供されるように、センサアレイが対象物を通過するときに電荷が蓄積される。
【０００５】
一般のTDIセンサは、新たに蓄積される電荷が列内の前の行に蓄積された電荷に加えられるように電荷をセンサアレイの各列に沿って転送することによって、センサ信号が合計されるようにする電荷結合素子（CCD）テクノロジに基づいている。CMOSセンサアレイのようなフォトダイオードアレイに基づく他のTDIシステムもまた当技術分野で知られている。
【０００６】
その開示が参照により本明細書に組み込まれる米国特許5,750,985および米国特許5,909,026は共に、TDIタイプ機構に採用することができるセンサを記載している。
【０００７】
その開示が参照により本明細書に組み込まれる、出願人の同時係属の、2002年5月10日出願、名称“凝視アレイセンサを採用する光検査システム（Optical Inspection System Employing a Staring Array Scanner）”の米国特許出願シリアル番号10/141,988は、２次元センサアレイを採用する検査システムについて記載している。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明のいくつかの側面の目的は、自動式光学検査（AOI）の為の改良されたシステムおよび方法を提供することである。
【０００９】
本発明のいくつかの側面の更なる目的は、２次元センサを採用する改良された画像化技術および装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の広範な側面によれば、CMOS集積回路上に形成される少なくとも２次元のセンサアレイが、電気回路の画像のような対象物を表す画像を取得する為に採用される。少なくとも部分的に重なり合う画像が取得され、対象物上の対応の位置に関連する、重なり合う画像中の画素が、対象物の合成画像を形成する為に加え合わされる。合成画像は、例えば対象物の欠陥を検査するのに特に有用である。本明細書で用いられるときCMOS集積回路という用語は、一般に、CCDタイプ光センサ以外のフォトダイオードまたは光ゲートのようなフォトセンサを備えるあらゆる好適な集積回路を含んでいる。
【００１１】
本発明の好ましい実施形態において、２次元画像化装置は、２次元センサアレイと、そのアレイ中のセンサ素子の行と列に対応する行と列に配列されたセルを有するメモリとを備える。アレイが対象物上を走査するときに合成画像を提供する為に、アレイおよびメモリはメモリ積算モードで動作するよう構成されている。アレイクロックの各周期で（すなわち、センサアレイが画像フレームを取得する毎に）、各センサ素子で受信された信号はデジタル化され、メモリのセルの一つに格納された値に加えられる。動的入力ポインタは、センサアレイの各行に対して、アレイのその行内のセンサ素子からの信号を加えるべきメモリ内の行を示す。入力ポインタは、センサが対象物上の同一の位置を通過するとき取り込まれた、アレイ中の同一の列内の多数のセンサからの信号の合計を各メモリセルが受信するような形式で、アレイクロックの各周期で進められる。動的出力ポインタもまた、積算が完了したメモリの行を示す為に各周期で更新され、そのため、メモリ積算信号が読み出し可能である。
【００１２】
この動的入力ポインタおよび動的出力ポインタの使用により、好ましくはアクティブ画素CMOSセンサ素子を用いて、センサアレイ、メモリおよびメモリ集積化ロジックをシングルチップ上に効率良く共に実装することが可能になる。動的ポインタ方式によって、アレイを走査させる方向をポインタの方向を逆にすることによって簡単に逆にすることも可能になり、その結果、対象物を、例えば２方向性の曲がりくねったパターンで走査することができる。
【００１３】
本発明のいくつかの好ましい実施形態において、センサアレイはカラーフィルタを備え、それにより、アレイによって取得されたメモリ積算画像はカラー画像を含む。カラーフィルタは、アレイの連続した行が異なる色の光りを受信できるように、通常は赤−緑−青の繰り返しのパターンで配列されるのが好ましい。或いはカラーフィルタは、例えばいくつかの赤の行に、いくつかの緑の行、いくつかの青の行が続くような、連続した行のグループが異なる色の光りを受信するように配列されていても良い。動的入出力ポインタは、各色毎に提供される。動的ポインタの構成、および対象物に対するアレイのスキャン速度は、同等のモノクロメモリ積算画像のものと等しい最大限の解像度を持つカラーメモリ積算画像、または、減少した解像度を持つがスループット（すなわち、画像取り込みの速度）はモノクロメモリ積算画像のものと等しいカラーメモリ積算画像のどちらかを与えるよう選択されても良い。
【００１４】
本発明のいくつかの好ましい実施形態において、２次元イメージャ（imager）は、通常、プリント回路基板、フラットパネルディスプレイ、電子組立基板、その他同様な物などの対象物の特性を評価する為に、AOIシステムにおいて用いられる。上述のメモリ積算イメージャの特徴は、モノクロまたはカラー画像化モードにおいて、システムが高速で且つ高感度で動作することを可能にすることである。
【００１５】
本発明は、図面と共に、その好ましい実施形態の詳細な記載によって更に十分に理解されるであろう。
【発明を実施するための最良の形態】
【００１６】
図１Ａは、本発明の好ましい実施形態による、プリント回路基板２２の自動式光学検査（AOI）の為のシステム２０の図である。ここでは、基板２２が例証として示されているが、システム２０は、フラットパネルディスプレイ、電子部品が搭載されたプリント回路基板、相互接続デバイス（interconnect device）、および移動型ウェブ（moving web）のような他の対象物の検査にも同様に適用することができる。電気回路および基板という用語は、本明細書で用いられるとき、一般に、検査すべきあらゆる好適な物を含む。以下で更に詳細に記載されるように、本発明の原理は、航空監視のような他のデジタル画像化の分野にも適用することができる。
【００１７】
システム２０は、少なくとも２次元の光センサアレイが集積されたCMOS集積回路画像化素子２６を中核にして作られたカメラ２４を用いて基板２２の画像を取り込む。本発明の実施形態によれば、画像化素子２６は、メモリ積算動作モードで動作することができる。対物レンズ２８は、カメラ２４が平行移動ステージ３２により基板面上を走査するとき、基板２２の画像を素子２６上に形成する。カメラは、双方向の曲がりくねったパターンで表面を走査し、それによって全表面が所望の解像度レベルで画像化されるのが好ましい。或いは、カメラ２４が静止している間に基板２２が平行移動しても良く、または、基板とカメラの両方が、代表的には相互に直交する方向で平行移動しても良い。光源（不図示）は、基板２２がカメラ２４により画像化されているとき、好ましくは概ね連続的な照明を提供することにより、または、画像化素子２６により取得される画像フレームのフレームレートに概ね同期した非連続的な照明を提供することにより基板２２を照明する。
【００１８】
カメラ制御部３０は、素子２６のタイミングと動作を統制し、画像データを素子２６から画像プロセッサ、つまりアナライザ３４に渡す。画像プロセッサは、基板２２内の欠陥つまり不良を特定しおよび識別する為に画像データを分析する。本発明の好ましい実施形態によれば、プロセッサ３４は、イスラエル、ヤフネのオルボテック株式会社から販売されている、Inspire 9060（登録商標）およびSK-75（登録商標）AOIシステムを含む様々なAOIシステムで用いられているような画像処理ハードウェアおよびソフトウェアの組み合わせを備える。それに代わるものとして又は追加として、プロセッサ３４は、この目的の為の好適な入力回路およびソフトウェアを持つ汎用コンピュータ、ハードウェア組込みのロジック、および／またはプログラマブルデジタルシグナルプロセッサから成っていても良い。システム２０により検査される各基板に関し、プロセッサ３４は、基板が許可されていることの通知、または、基板内で見つけられた欠陥の（マップのような）通知のいずれかをディスプレイ３６または他の出力インタフェースを経由して出力する。
【００１９】
図１Ｂは、本発明の好ましい実施形態によるシステム２０の動作を概略的に表す簡単な図である。図１Ｃは、図１Ｂに見られる合成画像発生器の動作の更に詳細な図である。画像化素子２６は、CMOS集積回路上に形成された少なくとも２次元の光センサ４２のアレイ４０を備える。画像化素子２６は、通常、基板２２のような検査すべき対象物に相当する画像データ２２０の形式で検査出力を生成する。欠陥アナライザ２３４は、画像化素子２６から画像データを受信し、基板２２上の欠陥を報告する欠陥報告２３６を画像データ２２０の分析に応じて提供する。
【００２０】
図１Ｂに見られるように、画像化素子２６は、基板２２の走査の間、基板２２の複数の画像を取得する。２４０、２４２、２４４、２４６および２４８を指定された、連続的に取得された画像を代表する５つが、図１Ｂに見られる。
【００２１】
本発明の実施形態によれば、画像２４０−２４８は、基板２２の一部分を走査する間に画像化素子２６によって連続的に取得されるデジタル画素画像である。簡単のために５つの画像のみ示されている。通常はもっと多くの画像が取得される。画像２４０−２４８のそれぞれは、画像化素子２６により取得された基板２２の各画像が少なくとも部分的に他の画像と重なり合うような、基板２２についての相互に埋め合わせされる部分に相当する。画像間の相互のずれは１ピクセルであっても良いが、それより大きくても良い。
【００２２】
このように、図１Ｂにみられるように、画像化素子２６により第１番目の画像フレームで画像２４０が取得される。基板２２が画像化素子２６に対して矢印２５０の方向に１画素進んだ後、第２番目の画像フレームで画像２４２が取得される。基板２２が画像化素子２６に対して矢印２５０の方向に１画素さらに進んだ後、第３番目の画像フレームで画像２４４が取得される。基板２２が画像化素子２６に対して矢印２５０の方向に１画素さらに進んだ後、第４番目の画像フレームで画像２４６が取得される。基板２２が画像化素子２６に対して矢印２５０の方向に１画素さらに進んだ後、第５番目の画像フレームで画像２４８が取得される。このシーケンスは、少なくとも部分的に重なり合った画像が基板２２の全部分について取得されるまで続行される。
【００２３】
合成画像発生器２５２は、アレイ２４０により生成された部分的に重なり合う画像、例えば画像２４０−２４８を共に合成するよう動作し、また、合成画像データ２６０をアナライザ２３４に供給するよう動作する。合成画像データ２６０は、画像２４０−２４８と比較して向上した信号／ノイズ比を有する画像２２０を形成する。画像２２０は、基板２２内の欠陥を検出する為に欠陥アナライザ２３４によって使用される。
【００２４】
本発明の実施形態によれば、画像発生器２５２は、この場合に必要であるわけではないが、画像化素子２６上に一体化して形成される。図１Ｂに見られるように、画像２４０−２４８のそれぞれは比較的弱い画像である一方、画像２４０−２４８の合成の結果である画像２２０は、導体２４９に相当する画像部分の増強した濃さに見られるように、かなり強い画像から成る。
【００２５】
合成画像発生器の動作は、図１Ｃからいっそう良く理解されるであろう。画像２４０−２４８のそれぞれにおける対応の画素２５４は、画素の強さを向上させる為、つまり信号対ノイズを向上させる為に加え合わされる。画像２４２内における画素２５４は、画像２４０における対応の画素２５４に加えられ、第１の合成画像２７４がもたらされる。画像２４２は、画像２４０に対してずれており、順次加えられる画素の行２７６を含んでいることが分かる。なお、表現の簡単の為の図１Ｃ内での画像の方向付けにより、行は実際には列として見える。第１の合成画像２７４内の行２７６の左側における画素２５４は、行２７６内の画素よりも濃い。
【００２６】
画像２４４内における画素は、第１の合成画像２７４における対応の画素に加えられ、第２の合成画像２７８がもたらされる。画像２４４は、第１の合成画像２７４に対してずれており、順次加えられる画素の行２８０を含んでいることが分かる。第２の合成画像２７８内の行２７６の左側における画素は、行２７６内の画素よりも濃く、また行２７６内の画素は行２８０内の画素よりも濃い。
【００２７】
画像２４６内における画素は、第２の合成画像２７８における対応の画素に加えられ、第３の合成画像２８２がもたらされる。画像２４６は、第２の合成画像２７８に対してずれており、順次加えられる画素の行２８４を含んでいることが分かる。第３の合成画像２８２内の行２７６の左側における画素は、行２７６内の画素よりも濃く、行２７６内の画素は行２８０内の画素よりも濃く、また、行２８０内の画素は行２８４内の画素よりも濃い。
【００２８】
画像２４８内における画素は、第３の合成画像２８２における対応の画素に加えられ、第４の合成画像２８６がもたらされる。画像２４８は、第３の合成画像２８２に対してずれており、順次加えられる画素の行２８８を含んでいることが分かる。第４の合成画像２８６内の行２７６の左に向における画素は、行２７６内の画素よりも濃く、行２７６内の画素は行２８０内の画素よりも濃く、行２８０内の画素は行２８４内の画素よりも濃く、また、行２８４内の画素は行２８８内の画素よりも濃い。
【００２９】
上記プロセスは、所望の量の対応の画素が加え合わされ、合成画像内に階調度が形成されるまで逐次的に続行される。各フレームの最後に、複数の画素を加え合わせた結果を備える画素のラインが画像データ２６０（図１Ｂ）として提供される。
【００３０】
本発明のいくつかの実施形態における特徴は、各画像２４０−２４８内で加え合わされる値はデジタル値だということである。デジタル値は、光センサ４２とつながった少なくとも１つのA/Dコンバータによって提供される。A/Dコンバータはそれぞれの光センサ４２とつながっていても良い。さらに、それぞれのA/Dコンバータが複数の光センサ４２とつながっていても良い。例えば、それぞれのA/Dコンバータが光センサの行とつながっているものである。
【００３１】
画像化素子２６のアーキテクチャの好ましい実施形態、機能、および動作について以下で更に詳細に記載する。一般に、画像化素子２６は、A/Dコンバータの出力を一時的に格納するよう動作する複数のデジタルレジスタと、通常はメモリセルアレイを含み光センサアレイから提供される画像データを格納するデジタルメモリと、デジタルレジスタの出力を、デジタルメモリ内に格納された対応の画像データに加えるよう動作する複数のデジタル加算器とを備える。
【００３２】
更に、本発明の実施形態によれば、画像２４０−２４８のような画像を加え合わせることは、１ライン単位で実行中に行なわれ、合成画像は、それぞれの新たな画像２４０−２４８が取得され、前に格納された合成画像に加えられるときに動的に変化するという繰り返しのやり方でメモリアレイ中に格納される。
【００３３】
図１Ｂに見られる画像２４０−２４８は、概してアレイ４０上に形成される画像に対応していることが注目される。通常これらの画像は連続した画像フレームの取得の間では格納されない。画像化素子２６の以下の詳細な議論から理解されるであろうように、画像２４０−２４８内のそれぞれのラインは、図１Ｃを参照して説明したように取り出され、前に格納された合成画像内の対応のラインに加えられる。
【００３４】
図２は、本発明の好ましい実施形態による、メモリ積算画像化素子２６の構造を模式的に示すブロック図である。素子２６は、最も好ましくはCMOSプロセスを用いて単一集積回路（IC）チップとして製造されるのが好ましい。センサアレイ４０は、アクティブ画素センサであるセンサ素子４２の２次元マトリクスを備えるのが好ましい。それぞれのフレームで（すなわち、アレイクロックの各周期で）、各素子４２は、それに入射する光の強度に比例する信号を生成する。信号は、通常、センサアレイから列デコーダ５４を介して読み出され、A/D（アナログ−デジタル）コンバータのアレイ４４によりデジタル化され、次に、センサアレイ４０の列あたり１レジスタで、レジスタアレイ４６中に一時的に格納される。それに代わるものとして、センサ素子４２は、例えばその開示が参照により本明細書に組み込まれる、Kleinfelderらによって書かれ、ISSCC2001で提示された“画素レベルメモリを持つ10,000フレーム/s 0.18um CMOS デジタルピクセルセンサ”のようなデジタルピクセルセンサを備えていても良い。この場合、アレイ４０の出力は既にデジタル化されており、A/Dコンバータ４４は必要ではない。
【００３５】
レジスタアレイ４６に保持されているデジタル信号値は、加算器アレイ４８によってメモリ５０の行内の対応の蓄積値と加え合わされる。メモリ５０は、通常は、高速スタティックまたはダイナミックランダムアクセスメモリ（SRAMまたはDRAM）、または、他のあらゆる好適なタイプのメモリを含む。加算結果はメモリの同一の行に再び格納される。この読出し／加算／格納の動作は、通常、１フレームあたり１回、メモリ５０内のそれぞれのセルについて実行される。これは、メモリセルが同一のアレイ列内の所定数の異なる素子４２から得られる信号の合計を含むまで、所定のフレーム数にわたり各回でアレイ４０内の異なる行からの信号を加えつつ、繰り返される。センサ素子とメモリセルと各周期における連携は、以下で述べるように動的ポインタのシステムによって制御される。異なる素子４２からの値の必要な合計数がメモリ５０のある行について実行された後、その行における結果は、出力レジスタのアレイ５２に読み出される。これらのデータは、次に、プロセッサ３４への読出しの為に、レジスタから出力ポート５６に同期して出力される。
【００３６】
本発明の好ましい実施形態において、図２に見られるように、行タイミングブロック５８は、A/Dコンバータアレイ４４、レジスタアレイ４６、加算器アレイ４８およびメモリ５０の対応の動作と共に、アレイ４０による画像フレームの取り込みと読み出しの同期の維持を担う。行タイミングは、以下で記載するように、加算器４８で加え合わされた素子４２からのそれらの値が基板２２上での同一の位置に対応するように、走査するカメラ２４の速度に同期している。ブロック５８は、加算と読み出しの為にメモリ５０の行を選択する際に使用される動的ポインタの位置を制御し、また、所望の効果を達成する為にメモリ行デコーダをも含んでいる。ブロック５８はまた、素子４２から各フレームにおいて行単位で信号を読み出す為に、および各フレームの最後にアレイ４０をリセット制御ブロック６２を介してリセットする為に行デコーダおよびドライバ６０を制御する。
【００３７】
図３は、本発明の好ましい実施形態による素子２６の詳細を示すブロック図である。この簡略化された実施形態において、アレイ４０およびメモリ５０はそれぞれ４つの行を備えていると仮定されている。アレイ４０内の各列に関して、メモリ５０内に対応のセル列がある。簡単のため、同様にこれらの列の４つのみが示されている。
【００３８】
各センサ素子４２は、通常はフォトダイオードまたはフォトゲート（photogate）である光検出器（つまり光センサ）７０、例えば選択トランジスタ（不図示）をも含むアクティブアンプ７２を備える。アンプは、対応の光検出器により格納された電荷を列出力ライン７６に読み出す為に、行選択ライン７４によって起動される。光検出器７０は、それらが発生するリセットサーマル（kTC）ノイズのレベルを低減するために、低容量に設計されているのが好ましい。好ましい実施形態によれば、各画素はまた、リセット制御器６２によって個別に制御されるリセット回路（不図示）を備える。更に、各センサ素子は、光検出器から電荷が転送されそれがアレイから読み出されるまで保持するコンデンサ（不図示）のような別個の電荷蓄積素子を備えていても良い。更なる選択肢として、上述のように、各センサ素子は組込みのA/Dコンバータ（不図示）を備えていても良い。カメラ２４で受光された光を各センサ素子４２の範囲内で光検出器７０上に合焦させる為の、アレイと一体化されたマイクロレンズの使用のような、当技術分野で知られた他の手段が、アレイ４０の感度および信号／ノイズ比を向上させる為に使用されても良い。
【００３９】
A/Dコンバータ４４は、アレイ４０の列あたり一つのA/Dコンバータを備える。更に、A/Dコンバータはそれぞれの素子４２とつながっていても良い。行タイミングブロック５８で生成される行クロックの各周期で、コンバータ７８は、その対応のアレイ４０の列内の連続した素子４２からの信号をデジタル化する。デジタル化された値は、加算器８２によってメモリ５０内の選択されたセル８４の内容と加算されるまで、レジスタアレイ４６中のレジスタ８０に保持される。加算器８２によって出力される合計は、その加数が読み出されたメモリ５０内の同一のセルに再び書き込まれる。メモリセル８４はアレイ４０内のセンサ素子４２の列に対応する列状に配列される。本実施形態において、セル８４は、アレイ４０内の４つの行の素子４２に対応して４つの行に配列される。セル８４が行クロックの各周期で加算器８２により合計する為に読み出されることになる行は、入力ポインタ８８で決定される。完全なフレームがアレイ４０から読み出され、デジタル化され、メモリ５０内の適切なセルに加えられた後、ポインタ８８は次のフレームの為の新しい位置に進む。その結果、メモリ５０内の各セル８４は、アレイ４０の対応の列内における４つのセンサ素子４２全てによって生成された信号の合計を受信することになる。
【００４０】
出力ポインタ９２は、セル８４がアレイ４０の対応の列における４つのセンサ素子４２の全てからの合計された信号を含むメモリ５０内の行８６を示す為に用いられる。行クロックの各周期で、これらのセルの内容が、出力レジスタアレイ５２中のレジスタ９０に読み出される。１行のセルの内容が読み出された後、セルはゼロにリセットされる。それから、次のフレームの間、これらのメモリセルのヌルの内容がセンサアレイ４０の第１の行内のセンサ素子からの信号を加算されるように、入力ポインタ８８は前進する。それぞれの次に起きるフレームで、セルが再びセンサアレイの４つの行の全てからの信号の合計を含み読み出し可能になるまで、ポインタは前進し加算が実行される。出力ポインタは、読み出されることになるメモリ５０の次の行を指し示す為に各フレームにおいて同様に前進する。
【００４１】
図４は、本発明の好ましい実施形態による、ポインタ８８および９２の使用を説明する、センサアレイ４０の一つの列１０２、メモリ５０の一つの列１０４を模式的に示すブロック図である。前出の図に示される実施形態において、全ての列は全く同様に扱われ、よって図４に示される例は、アレイ全体の取り扱いを代表するものとなる。任意の対象物１００は、それぞれa-dを指定された４つの連続したフレームでアレイ４０の列１０２に画像化される。図の明確化の為、対象物は、列１０２の上に重ね合わされずに、列１０２の横に並んで示されている。アレイ４０の４つの連続したフレームにおいて列１０２の平行移動した位置にある対象物の位置は、連続したバー１００ａ、１００ｂ、１００ｃおよび１００ｄで示されている。したがって、アレイ４０のアレイクロックは、対象物上でのアレイの走査（またはアレイの下での対象物の移動）の速度に同期しており、それによって、対象物は連続したフレームのそれぞれで１画素だけ前進する。言い換えると、第１の画像フレームでセンサ素子４２ａ上に画像化される対象物１００上の点は、第２のフレームにおいて次のセンサ素子４２ｂ上に画像化され、そして同様に第４フレームでは素子４２ｄまで達する。
【００４２】
入力ポインタ８８は、センサ素子４２ａからの信号が加えられることになるメモリ５０のセル８４を指し示すよう各フレームにおいて設定される。４つの連続したフレーム（バー１００ａ−ｄに対応している）のそれぞれにおける入力ポインタの位置は、図４においてそれぞれポインタ８８ａ，８８ｂ，８８ｃおよび８８ｄで示されている。素子４２ｂ，４２ｃ，および４２ｄからの信号は列１０４の内の後続のセルに書き込まれ、最後のセル（８４ｄ）に達したとき列の先頭に戻り繰り返される。４つの連続したフレームにおけるセンサ素子４２とメモリセル８４との関係は、第１フレーム（バー１００ａ）については実線の矢印で、第２のフレーム（バー１００ｂ）においては破線の矢印で、第３のフレーム（バー１００ｃ）においては破線−点線の矢印で、また第４のフレーム（バー１００ｄ）においては点線の矢印で示されている。
【００４３】
出力ポインタ９２は各フレームにおいて、センサ素子４２ｄからの信号が加えられるメモリ５０内のセル８４を指すように設定される。このセルは、加算器８２からの信号が再び書き込まれた後は、対象物１００上の連続した画素のそれぞれについて、列１０２内の４つのセンサ素子４２ａ−４２ｄの全てからの信号の合計を含むであろう。したがって、このセルの内容は、レジスタ９０に読み出すことができ、それからゼロにリセットすることができる。４つの連続したフレームのそれぞれにおける出力ポインタの位置は、図４においてそれぞれポインタ９２ａ，９２ｂ，９２ｃおよび９２ｄで示されている。出力ポインタ９２が１つのフレームにおいてあるセルを指すとき、入力ポインタ８８は、次のフレームにおいてその同じセルを指すであろう。したがって、アレイクロックの次の周期で、セルは、対象物上の新たな画素から取り込まれた、センサ素子４２ａからの画像データの蓄積を始めるであろう。
【００４４】
図５は、本発明の好ましい実施形態による、画像化素子２６の動作と関連するタイミング信号を示すタイミング図である。この図は、素子のアレイクロックの２周期分、すなわち２フレーム分の動作を表している。各フレームは残留電荷をセンサ素子４２から除去する為にセンサアレイ４０をリセットすることによって始まり、次に、センサ素子がフレームの残りで電荷を蓄積することが可能になる。センサ素子によって生成される信号は、アレイの行１からＮまでアレイ４０から行単位で読み出される。上記のように、信号値はデジタル化されメモリ５０に加えられる。
【００４５】
全ての加算が完了した後、合計されたデータは、ポインタ９２で示されるメモリ５０の行８６内のセル８４から読み出される。ポインタ８８および９２は、次に、次のフレームのそれらの位置に進められる。アレイ４０の全ての行が読み出された後（ポインタが進められる前であっても）、アレイをリセットすることができ、また、プロセスを再び開始することができる。
【００４６】
アレイ４０の行１からＮまでを読み出す順序の為に、行の積分時間は一定ではない。行１は最も短い積分時間を有し、行Ｎは最も長い積分時間を有する。（図５に示されるタイミングパターンは、センサ素子４２が、全ての行の積分時間を一定にすることを可能にする、追加のコンデンサまたは内部A/Dコンバータのようないかなる内部電荷蓄積構造をも含まないということを仮定している。）しかしながら、メモリ５０内の全てのセルが、アレイ４０中の対応の列内の全てのセンサ素子からの信号を受信し合計するので、累積の積分時間は、カメラ２４により走査される全ての画素について同一である。
【００４７】
図６は、本発明の別の好ましい実施形態による、画像化素子２６の動作に関連するタイミング信号を示すタイミング図である。この実施形態は、各センサ素子４２からの信号が各フレームで２回アレイ４０から読み出されること、すなわち、一度は連続的な順番で前方に行１からＮまで、次に再び連続的な順番で逆に行Ｎから１まで読み出されることを除いて、図５に示されるものと同様である。このやり方は、画素の応答のさらに良い均一性を達成するのに有用である。センサ素子４２の読み出しは、非破壊的、すなわち、アレイ全体がリセットされるまで素子からの電荷を取り除くことなしに各センサ素子から信号が読み出されることが好ましい。
【００４８】
図７は、本発明のさらに別の好ましい実施形態による、画像化素子２６の動作に関連するタイミング信号を示すタイミング図である。前出の実施形態と同様に、各センサ素子を書くフレームにおいて２回読み出すことは、素子２６のスピードを減少させるであろう。したがって、この実施形態においては、行を読み出す方向はフレーム間で交互になる。つまり、一旦は行１からＮまでとなり次回は行Ｎから１までとなる。このやり方は、読み出しスピードを妥協することなしに、向上した画素の均一性を提供する。対象物２２上での全ての点にわたり応答の均一性を確実にする為に、アレイ４０は、偶数の行数を備えることが好ましい。
【００４９】
図８は、本発明の更に別の好ましい実施形態による、画像化素子２６の動作に関連するタイミング信号を示すタイミング図である。この実施形態において、アレイ４０中の各センサ素子はコンデンサ、メモリセル、または積分の終了後にその電荷または信号を格納することができる他の内部要素を備えることを仮定している。したがって、一定の積分時間を、アレイ４０の全ての素子に設定することができる。積分の期間の終わりに、全てのセンサ素子において光検出器により蓄積された電荷は、それぞれの内部蓄積素子に同時に転送される。次に、上述のように、信号は蓄積要素から読み出され、（必要であれば）デジタル化され、メモリ５０内に合計される。その一方で、前の積分期間からの信号の処理が続行している間、光検出器はリセットされ、それらの次の積分期間が開始する。
【００５０】
ここまで記載された実施形態はモノクロ画像化に向けられているけれども、システム２０および画像化素子２６は基板２２のカラー画像の取り込みにも適用することができる。この目的の為の一つのやり方は、異なる色の光（通常は赤、緑、青）が連続したフレームのそれぞれにおいて又はいくつかの連続したフレームの間、基板を照明する為に用いられる、例えばアレイクロックと同期したカラーストロボ照明を用いることであろう。カラー画像を生成する為に、異なる色に対応する信号を受信し積算するよう、メモリ５０は別々の部分に分けられなければならない。それぞれの部分内において、データは入力および出力ポインタを用いて上述とほぼ同じやり方で合計され読み出される。後続の図を参照して以下記載される別の選択肢としては、異なるカラーフィルタがアレイ４０の別の行に適用されるものがある。もちろん、異なるカラーフィルタがセンサアレイの別々の列に適用されても良いが、この選択肢は、カメラ２４の解像度を必然的に下げるのであまり望ましくはない。
【００５１】
図９Ａは、本発明の好ましい実施形態による、２次元走査カラー画像化素子に用いられるセンサアレイ１０６を示すブロック図である。上で図示し記載したように、この素子はほとんどの点で素子２６に似ており、素子６の代わりにカメラ２４内で用いることができる。したがって、カラー画像の取り込みに関する顕著な相違点のみをここでは記載する。
【００５２】
図９Ａに見られる好ましい実施形態において、アレイ１０６の行は３つのグループに分けられる。すなわち、赤い光を取り込むよう構成された行１１０、緑の光を取り込むよう構成された行１１２、および青い光を取り込むよう構成された行１１４である。通常、それぞれの行、または行のそれぞれのグループは、特定の行が検出することになっている波長の範囲のみを通過させる、当技術分野で知られるような好適なフィルタで覆われる。図９Ａに示される行のそれぞれのグループは３つの行を備えることが示されているけれども、そのことに代えてそれぞれのグループはいっそう多い数の又はいっそう少ない数の行を含んでいても良い。行の数は、異なる色グループ間で一定である必要はない。例えば、一つの色についてのいっそう多い行数が、シリコンセンサの不均一な感度を補償する為、および画像全体の向上した解像度を提供する為に用いられても良い。異なる数のグループを有する、または異なる電磁波の波長を取り込むよう構成された、他のカラー方式が用いられても良い。
【００５３】
図９Ｂは、本発明の好ましい実施形態による、アレイ１０６に基づく画像化を説明する、アレイ１０６の一つの列１０２内におけるセンサ素子、およびメモリ５０内の対応の列１０４におけるメモリセル８４の詳細を示すブロック図である。図の上部には、連続した対象物の位置が上述の図４において示されていたのと同様に、対象物１００が、ステージ１からステージ９と表示されて、列１０２に対し９つの連続した位置のそれぞれで示されている。各ステージは、アレイ１０６の連続したフレーム、すなわちアレイクロックの一つの周期に対応する。対象物１００は、アレイ１０６の解像度に対応する解像度で、I, II, III,   ・・・, XVと表示された画素に分けられている。
【００５４】
ステージIからIVまでのそれぞれに関して、図は、各メモリセル８４内に保持された合計された信号とともに、入力ポインタ１１６および出力ポインタ１１８の位置を示している。３つの入力ポインタと３つの出力ポインタが、それぞれのカラーグループに対して一つという状態で提供される。各ステージで、１番目の赤、緑および青画素（R1,G1およびB1）からの信号は、それぞれの入力ポインタ１１６で示されるメモリセル内に読み込まれる。各色グループにおける残りの画素からの信号は、図４に示したものと同様のやり方で、列１０４内の次のメモリセルに合計される。このように、３つのフレームがメモリ内に集められた後（すなわち、３つのステージが経過した後）、あるメモリセルは、あるカラーグループ内の３つのセンサ素子の全てからの信号の合計を含んでいる。このセルは、出力ポインタ１１８により読出しを表示されている。下記表１は、各ステージでカラー値が列１０４から読み出される画素の一覧を表している。
【００５５】
【表１】
2005520123.tif 000003
【００５６】
アレイ１０６により生成される赤、緑および青の出力は、（結果的に赤と青の出力の間で６つの行になる）３行だけ位置合わせがずれている。位置合わせは、赤の出力について６つのステージのバッファを加え、緑の出力について３つのステージのバッファを加えることによって簡単に修正することができる。これらのバッファは、２次元カラー走査画像化素子それ自身に内に、またはカメラ２４内の別のチップ上に設けることができる。それに代わるものとして、位置合わせ調整は、先行のバッファリングなしにプロセッサ３４によって実行されても良い。
【００５７】
図１０は、本発明の好ましい実施形態による、２次元カラー走査画像化素子内の検出器素子およびメモリセルを示すブロック図である。この実施形態において、赤の行１１０、緑の行１１２および青の行１１４は、周期的な切替、つまりRGB/RGB/RGB/RGBで、交互配置される。それに代わるものとして、RGBG/RGBG、その他のような他の交互配置のパターンが用いられても良い。素子の動作の各ステージにおいて、対象物１００上の各画素は、行１１０、１１２および１１４それぞれにおけるセンサ素子によって同時に画像化される。したがって、赤、緑および青色の画像は、バファリングの必要なしに相互に位置合わせされる。対象物上での画像化アレイの走査とアレイクロックとは、各フレームから次のフレームまで対象物１００が１つの周期で行グループに等しい距離だけ、すなわち、３つのセンサ素子だけ前進するようにタイミングが合わせられる。その結果、この実施形態に基づく走査システムは、図９Ａおよび９Ｂの実施形態と比較してスループットは高いが解像度は低いであろう。
【００５８】
前出の実施形態における場合のように、１番目の赤、緑および青のセンサ信号（Ｒ１，Ｇ１およびＢ１）が各ステージにおいて書き込まれる予定の、３つの入力ポインタ１１６が提供される。３つの出力ポインタ１１８は、合計された画素の値が読み出される予定のセルを示している。RGBサイクルが４回繰り返すこの実施形態に関して、ポインタはステージ１，２，３および４と表示された４つのフレームが完了した後、それらの開始の値に戻る。
【００５９】
図１１Ａ，Ｂ，およびＣは、本発明の好ましい実施形態による２次元カラー走査画像化素子における検出器素子およびメモリセルを表すブロック図である。ここでもまた、前出の実施形態と同様に、赤、緑および青のセンサ素子の行は、センサアレイ内で交互に配置され、３色の全てにおける出力画素値は、相互に位置合わせされている。しかしながら、この実施形態において、減少したスピードと拡大されたメモリサイズという犠牲により最大限の解像度は維持される。図１１Ａ−Ｃに示されるやり方で動作するように構成される画像化素子は、同様に高いスループットであるが低い解像度である図１０のモードで動作するようにソフトウェアで（またはファームウェア）で書き換えることができる。
【００６０】
図１１Ａ−Ｃの実施形態におけるメモリは、センサアレイの各列１０２について３つの列１０４を備える。列１０４は、メモリセル８４の３つのセクション、すなわち、図１１Ａにおけるセクション１２０、図１１Ｂにおけるセクション１２２および図１１Ｃにおけるセクション１２４に構成されるのが好ましい。各セクションにおけるメモリセルの数は、センサアレイにおけるセンサ素子の数に等しい。各セクションにおけるメモリセルの列は、対象物１００における３つごとの画素の３色全てからのセンサ信号を集めバッファするように構成される。したがって、連続した各ステージにおいて、各色についての入力ポインタ１１６は、例えば、第１の青センサ素子（Ｂ１）からの信号がステージ１においてセクション１２４に供給され、ステージ２においてセクション１２２に供給され、ステージ３においてセクション１２０に供給されるように、一つのセクションから次のセクションまでシフトする。これらの信号値は、それぞれ画素VII（ステージ１）、画素VIII（ステージ２）、画素IX（ステージ３）に属する。次の青センサ素子（B2およびB3）からの信号値は、青入力ポインタからそれぞれ３または６画素ずらされたメモリセルに合計される。緑および赤信号は同様に取り扱われる。各ステージにおいて、一つの色がセクションのそれぞれに供給される。この方式によれば、メモリセルのそれぞれは、３つのステージ毎に一度だけ読み出されおよび書き込まれる。他の２つのステージの間、セルは単に前の値を保持する。まお、明瞭の為、それぞれのステージで更新されるメモリセルだけが示されている。
【００６１】
各ステージにおいて、出力ポインタ１１８は、３つのセクションの内の一つから読み出されるべき３つの隣接するメモリセル８４を示している。出力ポインタは、各周期においてセクションからセクションへと切り替えられる。各ステージで読み出される３つのセルは、それぞれ、メモリから同時に読み出される画素のうちの一つの、赤、緑および青の画素値を含む。バッファリングはメモリ自身内で実行されるので、外部のバッファリングは必要ではない。下記の表２は、各ステージで値が読み出される画素の一覧を表している。
【００６２】
【表２】
2005520123.tif 000004
【００６３】
上述の好ましい実施形態は可視光の検出に特に関連しているけれども、本発明の原理は他のタイプの放射の検出、および特に赤外および紫外光の検出に同様に適用されても良い。したがって、上述の“色”とは、異なる波長帯を指すものとして一般に解釈されるべきである。
【００６４】
このように上述の好ましい実施形態は、例証として挙げられており、本発明は上記に特に示され記載されてきたものには限定されないことが理解されるであろう。むしろ、本発明の範囲は、上で記載された様々な特徴の組み合わせおよびサブコンビネーションの両方をも含み、また、当業者であれば上記の明細書を読むや否や想起するであろう及び従来技術には開示されていない、それらの変形および部分的な変更をも含んでいる。
【図面の簡単な説明】
【００６５】
【図１Ａ】図１Ａは、本発明の好ましい実施形態による、自動式光学検査（AOI）の為のシステムの模式的な図である。
【図１Ｂ】図１Ｂは、本発明の好ましい実施形態による図１Ｂのシステムの動作を概略的に表す簡略化した図である。
【図１Ｃ】図１Ｃは、図１Ｂに見られる合成画像発生器の動作を示す更に詳細な図である。
【図２】図２は、本発明の好ましい実施形態による、２次元画像化素子を模式的に示すブロック図である。
【図３】図３は、本発明の好ましい実施形態による、図２の画像化素子の詳細を示すブロック図である。
【図４】図４は、本発明の好ましい実施形態による、図２の画像化素子における、メモリポインタの使用を説明するブロック図である。
【図５】本発明の好ましい実施形態による、図２の素子の動作を示すタイミング図である。
【図６】本発明の好ましい実施形態による、図２の素子の動作を示すタイミング図である。
【図７】本発明の好ましい実施形態による、図２の素子の動作を示すタイミング図である。
【図８】本発明の好ましい実施形態による、図２の素子の動作を示すタイミング図である。
【図９Ａ】図９Ａは、本発明の好ましい実施形態による、２次元走査カラー画像化素子に用いられるセンサアレイを模式的に示すブロック図である。
【図９Ｂ】図９Ｂは、本発明の好ましい実施形態による、図９Ａの素子内の検出器素子およびメモリセルの詳細を模式的に示すブロック図である。
【図１０】図１０は、本発明の別の好ましい実施形態による、カラー２次元画像化素子内の検出器素子およびメモリセルを模式的に示すブロック図である。
【図１１Ａ】本発明の更に別の好ましい実施形態によるカラー２次元画像化素子内の検出器素子およびメモリセルを模式的に表すブロック図である。
【図１１Ｂ】図１１Ａの画像化素子内のメモリセルの内容を模式的に表すブロック図である。
【図１１Ｃ】図１１Ａの画像化素子内のメモリセルの内容を模式的に表すブロック図である。
【符号の説明】
【００６６】
２０    システム
２２    プリント回路基板
２４    カメラ
２６    画像化素子
２８    対物レンズ
３０    カメラ制御部
３２  平行移動ステージ
３４  プロセッサ
３６  ディスプレイ
【図１Ａ】
2005520123.tif 000005
【図１Ｂ】
2005520123.tif 000006
【図１Ｃ】
2005520123.tif 000007
【図２】
2005520123.tif 000008
【図３】
2005520123.tif 000009
【図４】
2005520123.tif 000010
【図５】
2005520123.tif 000011
【図６】
2005520123.tif 000012
【図７】
2005520123.tif 000013
【図８】
2005520123.tif 000014
【図９Ａ】
2005520123.tif 000015
【図９Ｂ】
2005520123.tif 000016
【図１０】
2005520123.tif 000017
【図１１Ａ】
2005520123.tif 000018
【図１１Ｂ】
2005520123.tif 000019
【図１１Ｃ】
2005520123.tif 000020
【国際調査報告】
2005520123.tif 000021