(57)【要約】金属-絶縁膜-金属（ＭＩＭ）キャパシタ構造と、それを集積回路に製造する方法により、ＭＩＭキャパシタ構造の部分を画定する１対の脚部間に画定されたチャネルに沿って延在する側壁スペーサを利用して、ＭＩＭキャパシタ構造の静電容量密度が高まる。脚部の各々は、上部電極および下部電と、それらの間に介在する絶縁層とともに、チャネルに対面する側面を含む。側壁スペーサは、伝導層と、伝導層と脚部の１つの側壁との間に介在する絶縁層とを含み、側壁スペーサの伝導層は、ＭＩＭキャパシタ構造の上部電極から物理的に分離される。さらに、ＭＩＭキャパシタ構造の下部電極は、電極の酸化を低減させるために、絶縁層を堆積する前にアンモニアプラズマ処理されてよい。さらに、ＭＩＭ構造の上部電極および絶縁層をエッチングするために、マルチレートエッチングプロセスが使用されてよく、第１のより速いレートを用いて、ＭＩＭ構造の上部電極と絶縁層とをそれぞれ画定する伝導性材料と誘電体材料との間の境界面に近接した点まで異方性エッチングを実行した後、第２のより遅いレートを用いて、ＭＩＭ構造の下部電極上に画定されたエッチストップ層に近接した点まで異方性エッチングを実行する。
2005505934.tif 000002
【特許請求の範囲】
【請求項１】
集積回路に金属-絶縁膜-金属（ＭＩＭ）キャパシタ構造の製造方法であって、
集積回路にＭＩＭキャパシタ構造の第１および第２の脚部を製造する工程であって、前記第１および第２の脚部は、略互いに平行に延在し、それらの間にチャネルを画定し、各脚部は、上部電極および下部電極と、前記上部電極と前記下部電極との間に介在する絶縁層と、前記チャネルに対面する側壁とを含む工程と、
前記チャネルに沿って延在する側壁スペーサを製造する工程であって、前記側壁スペーサは、前記伝導層と、前記伝導層と前記第１の脚部の前記側壁との間に介在する誘電体層とを含み、前記側壁スペーサの前記伝導層は、前記上部電極から物理的に分離される工程と
を有する方法。
【請求項２】
請求項１記載の方法において、
前記第１および第２の脚部を製造する工程は、窒化チタンを堆積することにより、前記第１の脚部の前記下部電極を製造する工程を有する方法。
【請求項３】
請求項２記載の方法において、
前記第１の脚部の前記下部電極を製造する工程は、
前記窒化チタンが堆積される配線層を製造する工程と、
前記下部電極を画定するために、配線層および窒化チタンをパターン形成する工程と
を有する方法。
【請求項４】
請求項３記載の方法において、
前記第１の脚部の前記下部電極を製造する工程は、酸素に対する表面のバリア特徴を高めるために、窒化チタンの表面を処理するアンモニアプラズマをさらに有する方法。
【請求項５】
請求項１記載の方法において、
前記第１および第２の脚部を製造する工程は、
前記第１の脚部の前記絶縁層を製造する工程を有し、
前記第１の脚部の前記下部電極上に高誘電率材料を堆積する工程を有する方法。
【請求項６】
請求項５記載の方法において、
前記第１の脚部の前記絶縁層を製造する前に、前記第１の脚部の前記下部電極をアニールする工程をさらに有する方法。
【請求項７】
請求項６記載の方法において、
前記側壁スペーサを製造する工程は、前記第１の脚部の前記側壁上に高誘電率材料を堆積する工程を有する方法。
【請求項８】
請求項７記載の方法において、
前記第１の脚部の前記下部電極上に前記高誘電率材料を堆積する工程、および前記第１の脚部の前記側壁上に前記高誘電率材料を堆積する工程は、同時に実行される、方法。
【請求項９】
請求項８記載の方法において、
前記第１の脚部の前記下部電極および前記側壁上に堆積される前記高誘電率材料は、五酸化タンタルを有する方法。
【請求項１０】
請求項８記載の方法において、
前記第１および第２の脚部を製造する工程は、前記第１の脚部の前記絶縁層上に伝導性材料を堆積することにより、前記第１の脚部の前記上部電極を製造する工程をさらに有し、前記側壁スペーサを製造する工程は、前記第１の脚部の前記絶縁層上に前記伝導性材料を堆積すると同時に、前記側壁スペーサの前記誘電体層上に伝導性材料を堆積することにより、側壁スペーサの伝導層を製造する工程を有する方法。
【請求項１１】
請求項１０記載の方法において、
前記第１および第２の脚部を製造する工程は、前記第１の脚部の前記上部電極および絶縁層をパターン形成する工程をさらに有し、前記側壁スペーサを製造する工程は、前記チャネルにある前記伝導層の部分と前記第１の脚部の前記上部電極とを物理的に分離する工程を有する方法。
【請求項１２】
請求項１１記載の方法において、
前記第１の脚部の前記上部電極および絶縁層をパターン形成する工程、および前記チャネルにある前記伝導層の部分を物理的に分離する工程は、異方性エッチング動作により同時に実行される、方法。
【請求項１３】
請求項１２記載の方法において、
前記異方性エッチング動作は、
前記第１の脚部の前記上部電極を画定するように、前記第１の脚部を被覆するレジスト層をパターン形成する工程と、
前記第１の脚部の前記上部電極と前記絶縁層との間の境界面に近接した第１の点に到達するまで、第１のレートで前記レジスト層をエッチングする工程と、
前記第１の脚部の前記下部電極に近接した第２の点に到達するまで、前記第１のレートより遅い第２のレートで前記レジスト層をエッチングする工程と、
を有する方法。
【請求項１４】
請求項１３記載の方法において、
前記下部電極は、エッチストップ層を有し、前記エッチストップ層に近接した第２の点に到達するまで、前記第２のレートでレジスト層をエッチングする工程が実行される、方法。
【請求項１５】
請求項７記載の方法において、
前記第１の脚部の前記下部電極上に前記高誘電率材料を堆積する工程、および前記第１の脚部の前記側壁上に前記高誘電率材料を堆積する工程は、有機金属化学気相成長法（ＭＯＣＶＤ）を用いて実行される、方法。
【請求項１６】
請求項１記載の方法において、
前記ＭＩＭキャパシタ構造は、略平行に配設された複数の脚部を有する蛇行状パターンを含む、方法。
【請求項１７】
請求項１記載の方法において、
前記蛇行状パターンは、凸蛇行状パターンを有する方法。
【請求項１８】
請求項１記載の方法において、
前記蛇行状パターンは、凹蛇行状パターンを有する方法。
【請求項１９】
請求項１８記載の方法において、
前記蛇行状パターンは、凸蛇行状パターンをさらに有し、前記凸および凹蛇行状パターンは交互に配置される、方法。
【請求項２０】
集積回路において使用するための金属-絶縁膜-金属（ＭＩＭ）キャパシタ構造であって、
第１および第２の脚部が、略互いに平行に延在し、それらの間にチャネルを画定し、各脚部は、上部電極および下部電極と、前記上部電極と前記下部電極との間に介在する絶縁層と、前記チャネルに対面する側壁とを有し、かつ
前記チャネルに沿って延在する側壁スペーサが、伝導層と、前記伝導層と前記第１の脚部の側壁との間に介在する誘電体層とを有し、前記側壁スペーサの前記伝導層は、前記上部電極から物理的に分離されるＭＩＭキャパシタ構造。
【請求項２１】
請求項２０記載のＭＩＭキャパシタ構造において、
前記第１の脚部の前記下部電極は、窒化チタンを有する、ＭＩＭキャパシタ構造。
【請求項２２】
請求項２１記載のＭＩＭキャパシタにおいて、
前記第１の脚部の前記下部電極は、前記窒化チタンが堆積された配線層をさらに有する、ＭＩＭキャパシタ構造。
【請求項２３】
請求項２２記載のＭＩＭキャパシタにおいて、
前記窒化チタンは、アンモニアプラズマ処理された表面を有する、ＭＩＭキャパシタ構造。
【請求項２４】
請求項２１記載のＭＩＭキャパシタにおいて、
前記第１の脚部の前記絶縁層および前記側壁スペーサの前記誘電体層の各々は、高誘電率材料を有する、ＭＩＭキャパシタ構造。
【請求項２５】
請求項２４記載のＭＩＭキャパシタにおいて、
前記第１の脚部の前記絶縁層および前記側壁スペーサの前記誘電体層の前記高誘電率材料は、五酸化タンタルである、ＭＩＭキャパシタ構造。
【請求項２６】
請求項２４記載のＭＩＭキャパシタにおいて、
前記第１の脚部の前記上部電極は、窒化チタンを有する、ＭＩＭキャパシタ構造。
【請求項２７】
請求項２０記載のＭＩＭキャパシタにおいて、
前記第１および第２の脚部は、蛇行状パターン内に画定される、ＭＩＭキャパシタ構造。
【請求項２８】
請求項２０記載のＭＩＭキャパシタにおいて、
前記蛇行状パターンは、凸蛇行状パターンと凹蛇行状パターンの少なくとも１つを有する、ＭＩＭキャパシタ構造。
【請求項２９】
請求項２８記載のＭＩＭキャパシタ構造において、
前記蛇行状パターンは、凹蛇行状パターンが交互に配置された凸蛇行状パターンを有する、ＭＩＭキャパシタ構造。
【請求項３０】
集積回路に金属-絶縁膜-金属（ＭＩＭ）キャパシタ構造を製造する方法であって、
互いに略平行に延在し、間にチャネルを画定する第１および第２の下部電極を集積回路に形成する工程と、
前記第１および第２の下部電極上および前記チャネルに絶縁層を堆積する工程と、
前記絶縁層上に伝導層を堆積する工程と、
前記第１および第２の下部電極と対向する第１および第２の上部電極を画定し、前記チャネルの前記伝導層の部分を物理的に分離するように、前記堆積された伝導層および絶縁層をエッチングする工程とを有する方法。
【請求項３１】
請求項３０記載の方法において、
前記第１および第２の下部電極を形成する工程は、
前記集積回路に配線層を形成する工程と、
前記配線層上に反射防止コーティング（ＡＲＣ）層を堆積する工程と、
前記第１および第２の下部電極を形成するために、前記配線層およびＡＲＣ層を同時にパターン形成する工程とを有する方法。
【請求項３２】
請求項３１記載の方法において、
前記配線層は、アルミニウム、銅、またはそれらの組み合わせを含み、前記ＡＲＣ層は、窒化チタンを有する方法。
【請求項３３】
請求項３２記載の方法において、
前記第１および第２の下部電極上および前記チャネルに絶縁層を堆積する工程は、五酸化タンタルを堆積する工程を有する方法。
【請求項３４】
請求項３３記載の方法において、
前記絶縁層を堆積する前に、前記ＡＲＣ層をアンモニアプラズマ処理する工程をさらに有する方法。
【請求項３５】
請求項３４記載の方法において、
前記絶縁層を堆積する前に、前記第１および第２の下部電極をアニールする工程をさらに有する方法。
【請求項３６】
請求項３０記載の方法において、
前記堆積された伝導層および絶縁層をエッチングする工程は、前記堆積された伝導層および絶縁層を異方性エッチングする工程を有する方法。
【請求項３７】
請求項３６記載の方法において、
前記堆積された伝導層および絶縁層をエッチングする工程は、
レジスト層をパターン形成する工程と、
前記伝導層と絶縁層との間の境界面に近接した第１の点に到達するまで、第１のレートで前記レジスト層をエッチングする工程と、
前記第１および第２の下部電極に近接した第２の点に到達するまで、前記第１のレートより遅い第２のレートで前記レジスト層をエッチングする工程とを有する方法。
【請求項３８】
請求項３７記載の方法において、
前記第１のレートで前記レジスト層をエッチングする工程は、第１の時間期
間、第１のレートでエッチングする工程を含み、前記第２のレートで前記レジスト層をエッチングする工程は、
前記伝導層と絶縁層との間の境界面に関連する終点を検出するまで、前記第２のレートでエッチングする工程と、
その後、第２の時間期間、前記第２のレートでエッチングする工程とを有する方法。
【請求項３９】
集積回路に金属-絶縁膜-金属（ＭＩＭ）キャパシタ構造を製造する方法であって、酸素に対する前記表面のバリア特徴を高めるため、前記下部電極上の絶縁層を堆積する前に、ＭＩＭキャパシタ構造の下部電極の表面をアンモニアプラズマ処理する工程を有する方法。
【請求項４０】
請求項３９記載の方法において、
前記下部電極は、前記下部電極の前記表面に設けられた窒化チタンを有する方法。
【請求項４１】
請求項４０記載の方法において、
前記絶縁層は、五酸化タンタルを有する方法。
【請求項４２】
請求項４０記載の方法において、
アンモニアプラズマ処理は、前記窒化チタン表面の酸化を防止するために、窒素イオンで窒化チタン表面に衝撃を与えることを有する方法。
【請求項４３】
請求項４０記載の方法において、
アンモニアプラズマ処理は、前記プラズマ化学気相成長ツールにおいて実行される、方法。
【請求項４４】
請求項４３記載の方法において、
アンモニアプラズマ処理は、アンモニアと不活性ガスを有する大気中で実行される、方法。
【請求項４５】
請求項４４記載の方法において、
アンモニアプラズマ処理は、圧力が約１０ｍＴｏｒｒから約１０Ｔｏｒｒの大気中で、約３００から約５００℃の下部電極温度で実行される、方法。
【請求項４６】
請求項４３記載の方法において、
アンモニアプラズマ処理は、最大約５０％低周波数ＲＦ出力を含むＲＦ出力を適用する工程を有する方法。
【請求項４７】
集積回路において使用するための金属-絶縁膜-金属（ＭＩＭ）キャパシタ構造であって、
上部電極と、アンモニアプラズマ処理された表面を有する下部電極と、
前記上部電極と前記下部電極の前記アンモニアプラズマ処理された表面との間に介在する絶縁層とを有する、ＭＩＭキャパシタ構造。
【請求項４８】
請求項４７記載の方法において、
前記アンモニアプラズマ処理された表面は、窒化チタンを有する、ＭＩＭキャパシタ構造。
【請求項４９】
請求項４８記載の方法において、
前記絶縁層は、五酸化タンタルを有する、ＭＩＭキャパシタ構造。
【請求項５０】
請求項４８記載の方法において、
前記アンモニアプラズマ処理された表面には、窒素イオンで前記アンモニアプラズマ処理された表面に衝突を与えた結果、酸化チタンが実質的にない、ＭＩＭキャパシタ構造。
【請求項５１】
集積回路において金属-絶縁膜-金属（ＭＩＭ）キャパシタ構造を製造する方法であって、
上部電極を画定するように、エッチストップ層と、前記エッチストップ層上にある誘電体層と、前記誘電体層上にある伝導層とを有するＭＩＭキャパシタ構造を被覆するレジスト層をパターン形成する工程と、
前記伝導層と誘電体層との間の境界面に近接した第１の点に到達するまで、第１のレートで前記レジスト層を介してＭＩＭキャパシタ構造をエッチングする工程と、
前記エッチストップ層に近接した第２の点に到達するまで、前記第１のレートより遅い第２のレートで前記レジスト層を介して前記ＭＩＭキャパシタ構造をエッチングする工程とを有する方法。
【請求項５２】
請求項５１記載の方法において、
前記伝導層および前記エッチストップ層の各々は、窒化チタンを有する方法。
【請求項５３】
請求項５２記載の方法において、
前記誘電体層は、五酸化タンタルを有する方法。
【請求項５４】
請求項５１記載の方法において、
前記エッチストップ層は、前記ＭＩＭキャパシタ構造に対して画定された下部電極上に設けられる、方法。
【請求項５５】
請求項５４記載の方法において、
前記第１および第２のレートでＭＩＭキャパシタ構造をエッチングする工程は、少なくとも１つの塩素含有化合物を含むエッチング化学物質を用いて実行され、前記下部電極は、アルミニウムをさらに含み、前記エッチストップ層は、前記エッチング化学物質に対して前記下部電極の前記アルミニウムが露出しないように構成される、方法。
【請求項５６】
請求項５４記載の方法において、
前記レジスト層をパターン形成する工程は、フォトリソグラフィにより前記レジスト層にパターンを画定する工程を含み、前記エッチストップ層は、前記レジスト層に前記パターンを画定するとき反射を防止するように、前記下部電極に対する反射防止コーティングとしてさらに構成される、方法。
【請求項５７】
請求項５４記載の方法において、
前記伝導層は、約３００ｎｍの窒化チタンを有し、前記エッチストップ層は、約３０ｎｍの窒化チタンを有し、前記第１のレートは、約３００から約４００ｎｍ／分を含み、前記第２のレートは、約５０から約１００ｎｍ／分を有する方法。
【請求項５８】
請求項５４記載の方法において、
前記下部電極は、互いに略平行に延在し、間にチャネルを画定し、各々が前記チャネルに対面する側壁を有する第１および第２の脚部を有し、前記誘電体層は、前記下部電極の前記各脚部の前記側壁上を覆い、前記伝導層は、前記下部電極の前記各脚部の前記側壁上を覆う前記誘電体層上を覆い、前記第１および第２のレートの各々でエッチングする工程は、前記第１および第２のレートでエッチングした後、側壁スペーサが前記チャネルに沿って延在するように異方性エッチングする工程を有し、前記側壁スペーサは、前記伝導層の部分と、前記第１および第２のレートでのエッチングの後に前記側壁上を覆う前記誘電体層とを有する方法。
【請求項５９】
請求項５１記載の方法において、
前記第１のレートで前記レジスト層を介してＭＩＭキャパシタ構造をエッチングする工程は、前記第１の時間期間、前記第１のレートで前記ＭＩＭキャパシタ構造をエッチングする工程を有し、
前記第２のレートで前記レジスト層を介して前記ＭＩＭキャパシタ構造をエッチングする工程は、
前記伝導層と誘電体層との間の前記境界面に関連する終点を検出するまで、前記第２のレートで前記ＭＩＭキャパシタ構造をエッチングする工程と、
その後、第２の時間期間、前記第２のレートで前記ＭＩＭキャパシタ構造をエッチングする工程とを有する方法。
【請求項６０】
請求項５９記載の方法において、
前記第１の時間期間は、前記伝導層の約７０％をエッチングするように経験的に選択される、方法。
【請求項６１】
請求項５９記載の方法において、
前記終点を検出するまで、第３の時間期間を辿る工程と、
前記第３の時間期間から前記第２の時間期間を計算する工程と
をさらに有する方法。
【請求項６２】
請求項６１記載の方法において、
前記第２の時間期間を計算する工程は、前記第３の時間期間の約３０％になるように前記第２の時間期間を選択する工程を有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には集積回路の製造に関し、さらに詳しく言えば、集積回路における金属-絶縁膜-金属（ＭＩＭ）キャパシタ構造の製造に関する。
【背景技術】
【０００２】
回路面積の縮小化は、マイクロエレクトロニクス革命の経済的な原動力である。回路のデザインルールの縮小化が進むことにより実現した回路構成素子のサイズの縮小化が要因となって、集積回路、いわゆるチップの回路密度の高密度化が進んでいる。集積回路にデザインされる構成素子数の増加に伴い、集積回路の複雑性が増大することにより、回路に多機能性をもたせることができる。さらに、これまでは複数の集積回路により実行されていた機能を、同じ集積回路にまとめて集積できる場合が多いため、速度を高め相互接続性を向上させながら、コスト削減、電力消費量の減少、およびサイズ縮小を図ることができる。
【０００３】
さらに、キャパシタ、インダクタ、レジスタ、および他のタイプの受動構成素子などの他の構成素子が、集積回路にさらに集積されることにより、回路サイズの拡大、電力消費量の増大、およびコスト増に繋がる、分離した個別構成素子を集積回路に組み込む必要性がなくなる。しかしながら、回路のデザインルールを縮小化する要求と、集積回路に様々な受動回路構成素子を組み込みたいという思いを両方達成するには、新しい材料、新しい構造、および新しい処理技術を集積回路製造プロセスに組み込むことが要求されている。
【０００４】
多数の集積回路デザインへの組み込み数が増加している１つのタイプの受動構成素子は、金属-絶縁膜-金属（ＭＩＭ）キャパシタであり、通常、少なくとも、伝導性材料を含む上部および下部の伝導性電極と、誘電体材料を含む中間絶縁層とを含む材料の積層構造を組み込んでいる。通常、集積回路の最外金属層間（例えば、Ｍ５層とＭ６層との間）に作成され、下地半導体基板から比較的離れた位置にキャパシタを配置させることにより、基板との寄生容量の影響が最小限に抑えられる。
【０００５】
ＭＩＭキャパシタは、例えば、携帯電話および他のワイヤレスデバイスなどの高周波数（例えば、ＲＦ）遠距離通信応用や、他の遠隔通信製品に利用される場合が多い。様々な機能、例えば、電源とのデカップリング、アナログ・ディジタル変換やフィルタリングなどのアナログ機能、伝送線の終端などの機能を集積回路にもたせるために、多くの場合、ＭＩＭキャパシタが使用される。デカップリング応用では、一般に、比較的緩い漏れ電流要求があるのに対して、アナログ・ディジタル変換機（ＡＤＣ）などのアナログ応用では、通常、より緊密なキャパシタの整合性および比較的良好な電圧の線形性が要求される。さらに、多くの遠距離通信応用において、特に、手持ち式の応用において、低損失および比較的小さな温度線形性が望まれる。
【０００６】
集積回路の構成素子サイズの縮小化を望むこれまでの傾向を考慮すれば、ＭＩＭキャパシタが占める回路面積を最小限に抑えることが望まれる。したがって、より小さな回路領域内においてＭＩＭキャパシタから所望の静電容量を与えるために、キャパシタの静電容量密度（現行のデザインルールに従えば、通常、１平方マイクロメートル当たりのフェムトファラド（ｆＦ／μｍ２）の単位で表される）の高密度化が要求される。
【０００７】
ＭＩＭキャパシタの静電容量密度を高密度化する従来のアプローチは、通常、ＭＩＭキャパシタの絶縁層に高誘電率（Ｋ）材料を使用すること、絶縁層の厚みを薄くすること、および周辺部を増大させる（周囲と側面の静電容量効果を増大させる）構造上の幾何学的形状を利用すること、の少なくとも１つに焦点を当ててきた。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来のＭＩＭキャパシタのデザインには、例えば、五酸化タンタル、酸窒化タンタル、窒化シリコン、チタン酸バリウムストロンチウム（ＢＳＴ）、チタンジルコニウム酸鉛、および酸化ハフニウムなどの高誘電率材料が使用されているものがある。さらに、このような材料を厚みを薄くして堆積するとともに、キャパシタデザインの電極間に短絡を誘発することがないように、様々なプロセス改良が利用されてきた。
【０００９】
さらに、ＭＩＭキャパシタデザインが、デザインの電極の１つを形成する複数の「フィンガ」に依存しているものもある。複数のフィンガは、互いに略平行に延在し、同一の回路領域を占める単一の連続した電極と比較して増大した周辺部を実現している。
【００１０】
それにも拘わらず、従来のＭＩＭキャパシタデザインで達成される改良では、多くのこのようなデザインが、多くとも約１ｆＦ／μｍ２に制限される。しかしながら、この密度では、多くの応用（例えば、多くのＲＦ応用）に対して必要な静電容量を与えるキャパシタは、特に、より高度なデザインルールの場合、極端に大きいものである。例えば、１ｆＦ／μｍ２の場合、１００ｎＦキャパシタでは、片側につき約１ｃｍの回路面積が要求され、これは、０．２５μｍのＲＦ  ＢｉＣＭＯＳ技術などの技術と組み合わせて使用する場合、幅が、集積回路の最小特徴サイズの約４０，０００倍になってしまう。
【００１１】
したがって、ＭＩＭキャパシタ構造における静電容量密度を高めるための技術が強く望まれ続けている。
【００１２】
ＭＩＭキャパシタを製造する際に直面する別の問題は、製造中の下部電極の酸化である。特に、窒化チタン（ＴｉＮ）などの電極材料が使用される場合、絶縁層を堆積する前に電極が酸化することで、チタン酸化物が形成されて、電流が漏出してしまう可能性がある。前以って酸化を防ぐ試みとして、例えば、電極材料が堆積される同じツールに絶縁層を堆積することがある。しかしながら、同じツールに両方の層を堆積することにより、両方の層のパターン形成およびエッチングを一般にまとめて行わなければならず、絶縁層のレイアウトを下部電極と同じものにする必要がある。さらに、下部電極と誘電膜堆積物が緊密に結合されると、不純物の混じっていない材料間の境界面が保証されない。
【００１３】
したがって、ＭＩＭキャパシタ構造の下部電極の酸化形成を阻止するための技術が強く望まれ続けている。
【００１４】
ＭＩＭキャパシタを製造する際に直面する更なる別の問題は、アルミニウムベースの回路配線と組み合わせて、ＭＩＭキャパシタ構造をパターン形成およびエッチングすることである。特に、集積回路の金属層に一般に使用されているように、アルミニウムまたはアルミニウム合金配線が、ＣＣｌ４、ＢＣｌ３、Ｃｌ２などのエッチング化学物質に露出される場合は、常にその副生成物として塩化アルミニウムが発生する場合が多く、部分的に製造された集積回路をクリーンにするために追加のアルミニウムポリマー除去ステップを用いる必要がある。このようなステップを追加すると、処理時間と費用がかかり、さらに、Ａｌの腐食を生じさせかねない化合物を含む塩素（Ｃｌ）をすべて除去できるとは限らない。
【００１５】
したがって、アルミニウム配線を塩素化学物質に過度に露出することなく、ＭＩＭキャパシタ構造をエッチングするための技術が強く望まれ続けている。
【課題を解決するための手段】
【００１６】
本発明は、１つの態様において、金属-絶縁膜-金属（ＭＩＭ）キャパシタ構造と、それを集積回路に製造する方法とを提供することにより、従来技術に伴う上記および他の問題を解消し、この場合、ＭＩＭキャパシタ構造の部分を画定する１対の脚部の間に画定されたチャネルに沿って側壁スペーサが延在する。脚部の各々は、上部および下部の電極と、それらの間に介在する絶縁層とともに、チャネルに面した側壁とを含む。側壁スペーサは、伝導層と、伝導層と脚部の１つの側壁との間に介在する絶縁層とを含み、側壁スペーサの伝導層は、ＭＩＭキャパシタ構造の上部電極から物理的に分離される。チャネルに沿って、上部電極から物理的に分離された伝導層とともに側壁スペーサを配置することにより、チャネルに対面する１対の脚部間の側面静電容量効果が実質的に増大することにより、ＭＩＭキャパシタ構造の全静電容量密度が実質的に高められることが分かっている。
【００１７】
本発明による側壁スペーサを製造する他の方法が使用されてよいが、１つの適切な方法は、互いに略平行に延在し、間にチャネルを画定する第１および第２の下部電極を形成することと、第１および第２の下部電極上およびチャネルに絶縁層を堆積することと、絶縁層上に伝導層を堆積することと、堆積された伝導層と絶縁層をエッチングすることとを含む。これらの層をエッチングすることにより、第１および第２の下部電極と対向する第１および第２の上部電極が画定されるとともに、チャネルの伝導層の部分と第１および第２の上部電極との間が物理的に分離される。
【００１８】
また、本発明は、別の態様において、ＭＩＭキャパシタ構造を製造するプロセスの多数の改良に関する。例えば、本発明の１つの態様によれば、下部電極の表面にアンモニアプラズマ処理を施したＭＩＭキャパシタ構造およびそれを集積回路に作成する方法を提供することにより、ＭＩＭキャパシタ構造の下部電極の酸化に関する問題が解消される。別の例として、本発明の別の態様によれば、ＭＩＭ構造の上部電極および絶縁層をエッチングするためのマルチレートエッチングプロセスを利用して、第１のより速いレートを用いて、ＭＩＭ構造の上部電極と絶縁層をそれぞれ画定する伝導性材料と誘電体材料との間の境界面に近接した点まで異方性エッチングを実行した後、第２のより遅いレートを用いて、ＭＩＭ構造の下部電極に画定されたエッチストップ層に近接した点まで異方性エッチングを実行することにより、エッチング化学物質に対するアルミニウム配線の露出に関する問題が解消される。エッチストップ層を使用することにより、エッチング化学物質に対する過度の露出から下地アルミニウム配線が保護されるため、多くの場合、アルミニウムポリマー除去およびそれに関連するクリーニングプロセスの必要性がなくなる。
【発明を実施するための最良の形態】
【００１９】
本発明を特徴付ける上記および他の利点は、本発明に添付され、本発明の更なる部分をなす特許請求の範囲に記載される。しかしながら、本発明および本発明を使用することにより得られる利点および目的をさらに深く理解するために、本発明の例示的な実施形態が記載されている図面および添付の記述内容を参照されたい。
【００２０】
以下に記載する本発明の実施形態では、製造された集積回路の金属-絶縁膜-金属（ＭＩＭ）キャパシタ構造の静電容量密度を高めるために、いくつかの構造上およびプロセスの改良が利用されている。これらの構造上およびプロセスの改良は、一般に、従来の集積回路、製造プロセス、寸法、およびプロセス設備に適合可能であるため、最小の製造ステップおよびコストの少なくとも一方を追加するだけで、改良されたＭＩＭキャパシタ性能を与えることができる。例えば、本発明により、静電容量がピコファラッド範囲のＭＩＭキャパシタ構造を、別の標準的な集積回路および製造プロセスに組み込むことが可能であると考えられる。
【００２１】
構造上の観点から、ＭＩＭキャパシタ構造の絶縁層に使用される高誘電率の材料と、構造の周長面積比の最大化（延いては、周囲の静電容量効果の最大化）を試みるレイアウトを組み合わせることにより、多数の従来のＭＩＭ構造より実質的に高められた静電容量密度が得られる。さらに、レイアウトは、構造の対向する脚部の間に延びる窪んだチャネルを設けるようにさらに構成されることにより、高Ｋ誘電率材料によりＭＩＭ構造の上部電極から物理的に分離された伝導性材料を有する１つ以上の側壁スペーサが、チャネル内に形成されて、側面静電容量効果をさらに高め、ＭＩＭ構造の静電容量密度をさらに高めることができる。
【００２２】
プロセス上の観点から、ＭＩＭ構造の下部電極上にアンモニアプラズマ処理が利用されて、酸素に対する下部電極の表面のバリア特徴を高めることにより、絶縁層の堆積前に下部電極の酸化を防ぐようにしてよい。さらに、ＭＩＭ構造の上部電極および絶縁層をエッチングするために、マルチレートエッチングプロセスが利用されてよく、第１のより速いレートを用いて、ＭＩＭ構造の上部電極と絶縁層をそれぞれ画定する伝導性材料と誘電体材料との間の境界面に近接した点まで異方性エッチングを実行した後、第２のより遅いレートを用いて、ＭＩＭ構造の下部電極上に画定されたエッチストップ層に近接した点まで異方性エッチングを実行する。
【００２３】
いくつかの図において同様の部材に同様の参照符号を付した図面を参照すると、図１は、本発明の原理によるＭＩＭキャパシタ構造１２を組み込んだ集積回路１０を示す。構造１２は、複数の脚部分または脚部１４を含んだ蛇行状のレイアウトを用いて与えられ、これらの脚部１４は、互いに略平行に配置され、脚部分の各対の端部に近接したブリッジ部分１６により連結されている。隣接した脚部１４の各対は、それらの間に窪んだチャネル１８を画定する。さらに、ビア２０のアレイが、構造の表面領域における殆どの部分に設けられて、上側の配線層（図１には図示せず）、例えば、集積回路のＭ５層とＭ６層との間にキャパシタ構造が形成された場合はＭ６層との配線を与える。様々なビアレイアウト、間隔、幾何学的形状とともに、他の層間配線が利用されて、集積回路１２において、ＭＩＭキャパシタ構造を伝導層（例えば、任意の配線層Ｍｘ）に配線してよいことを理解されたい。
【００２４】
次に、図２を参照すると、ＭＩＭキャパシタ構造１２の各脚部１４の基本的なキャパシタ構造がさらに詳細に示されている。特に、各脚部１４には、アルミニウム、銅、またはそれらの合金などの主に伝導性材料３２のブロックから形成され、図示した実施形態において、後続するエッチングプロセスに対する反射防止コーティング（ＡＲＣ）とエッチストップ層の両方として機能する伝導層３４で被覆された下部電極３０が含まれる。
【００２５】
例えば、図示した実施形態において、ＭＩＭキャパシタ構造は、６金属層集積回路のＭ５層とＭ６層との間に形成されるように記載され、回路のＭ５層の堆積およびパターン形成中に、伝導材料３２が堆積されてパターン形成される。回路の最外層に構造を配置することにより、基板との寄生容量の影響が最小限に抑えられ、キャパシタの品質因子が高められる。さらに、ＭＩＭキャパシタ構造の下方に低Ｋ誘電率を用いることにより、基板寄生の影響がさらに低減される。しかしながら、本発明によるＭＩＭキャパシタ構造が、本発明による集積回路内の様々な他の配線層内およびそれらの間に形成されてよいことを理解されたい。
【００２６】
下部電極３０上には、五酸化タンタル（Ｔａ２Ｏ５）などの誘電体材料から形成された絶縁層３６が層状化されている。絶縁層３６上には、ＭＩＭキャパシタ構造の上部電極を形成する伝導層３８が層状化されている。以下に記載するように、絶縁層３６と上部電極３８は、エッチングプロセス中に協働してパターン形成されてよく、その結果として、通常、これらの２つの層は、多数の実装において同じ幾何学的面積をもつことになる。
【００２７】
さらに、図２に示すように、別の脚部１４に隣接して延在し、間にチャネル１８を形成するＭＩＭキャパシタ構造１２の各脚部１４には、チャネルに対面した側壁４０がある。層３４，３６および３８の各々と比較してＭ５層の典型的な厚みを考慮すると、側壁４０のほぼすべては、層３２に沿って画定され、側壁の高さは、主に、Ｍ５層の厚みにより制御される。
【００２８】
また、各チャネル１８内には、構造１２の脚部１４の側壁４０に略平行に延在する１つ以上の側壁スペーサ４２が配置されている。各側壁スペーサ４２は、伝導層４４と、層４４と隣接する脚部１４の側壁４０との間に介在する絶縁層４６とを含む。以下からさらに明らかになるように、伝導層４４は、通常、伝導層３８と同時に堆積され、絶縁層４６は、絶縁層３６と同時に堆積され、その厚みは略同じである。代替として、例えば、層３６および３８に用いられるものとは別の堆積ステップ、技術および材料の少なくとも１つを使用して、側壁スペーサを形成する他の方法が用いられてよい。
【００２９】
各側壁スペーサ４６の伝導層４４は、ＭＩＭキャパシタ構造の上部電極と物理的に分離されており、すなわち、２つの構成素子間に直接的な伝導路がない。構成素子間の唯一の電気的結合は、静電容量効果を介したもののみである。図示した実施形態において、層４４と下部電極３０との間（延いては、層４４とＭ５層との間）に物理的な分離があるが、他の実施形態において、これらの構成素子間に直接的な伝導路が設けられてよい。
【００３０】
通常、ＭＩＭキャパシタ構造の隣接する脚部間に画定されたチャネルに対面する各側壁に沿って、側壁スペーサが設けられるが、いくつかの実施形態において、使用される側壁スペーサが１つだけであってもよい。さらに、各側壁スペーサは、通常、各チャネルの長さ全体に沿って延在するが、ＭＩＭキャパシタ構造に画定された、所与のチャネルの一部分に沿ってのみ、さらにはすべてのチャネルの一部分にのみ側壁スペーサが設けられた実施形態も考えられる。
【００３１】
各側壁スペーサは、蛇行状の脚部間にある材料の誘電率を高めることにより、ＭＩＭキャパシタ構造に対して周囲および側面の両方の静電容量成分を増大させるように機能する。さらに、以下により詳細に記載するように、側壁（延いては、側壁スペーサ）の高さが増大すると、静電容量密度も同様に高密度化することが分かっている。
【００３２】
脚部間の最小分離に必要な制限がある側面の静電容量成分は、主に、側壁スペーサが存在することにより影響を受けると考えられる。したがって、さらに、側壁スペーサを介した静電容量の増大は、堆積された材料の誘電率を高めることにより得られる脚部間の誘電率を高めることと、側壁の高さ（延いては、スペーサの高さ）を増大することにより主に実現されると考えられる。また、いくつかの実施形態において、側壁スペーサは、伝導性材料を必要としないことから、本願明細書に記載するプロセスで、別のエッチングステップを用いて、側壁スペーサに使用される伝導性材料を除去してよいことも考えられる。他のプロセスに関して、側壁スペーサは、ＭＩＭキャパシタ構造の絶縁層および上部電極を形成する堆積ならびにエッチングステップとは別に形成されてよく、このようにして、様々な技術を用いて、上部電極材料の堆積中に側壁スペーサの伝導性材料の堆積を防止してよい。
【００３３】
例えば、図３に示すように、本願明細書に記載するＭＩＭキャパシタ構造の静電容量密度に影響を与える主要な成分は、Ａ，ＦおよびＬでそれぞれラベル付けした面静電容量、周囲静電容量、および横方向静電容量である。面静電容量は、絶縁層の誘電率、面積および厚みにより主に影響を受けるのに対して、周囲静電容量は、レイアウトの周辺部により主に影響を受ける。横方向静電容量は、レイアウトの隣接する脚部間の静電容量結合に基づいたものであり、側壁スペーサを組み込むことにより、ＭＩＭキャパシタ構造の周囲および側面の両方の静電容量成分が高まると考えられる。
【００３４】
０．２５μｍのＢｉＣＭＯＳ技術が使用されている図１ないし３の実施形態において、絶縁層とＴｉＮ上部電極の最小寸法は、各脚部において、約５μｍの間隔と約２μｍの幅であるのに対して、下部電極のサイズは、上部電極および絶縁層に対してわずかに大きく、例えば、ＭＩＭ上部電極は、各脚部において、最小寸法が約３μｍの間隔および約４μｍの幅のＭ５下部電極の縁から、約１μｍ内向きにある。ＭＩＭキャパシタ構造を次の金属層（例えば、Ｍ６）に配線するビアは、ホットアルミニウムから形成される場合、ピッチが約４μｍで、直径が約２μｍであってよく、タングステンから形成される場合、ピッチが約３μｍで、直径が約１μｍであってよい。より大きな寸法が用いられてもよいが、その場合、通常、結果的に得られる構造の周長面積比が小さくなる結果、構造の全静電容量に対して側面および周囲の成分が小さくなる。
【００３５】
また、上述した実施形態において、絶縁層は、窒化シリコン、二酸化チタン、五酸化タンタル、チタン酸バリウムストロンチウム（ＢＳＴ）チタンジルコニウム酸鉛、酸化ハフニウム、酸窒化タンタルなどの高Ｋ誘電体から形成され、その厚みは、約８０オングストローム程度に薄く、この層自体および下地層の欠陥により多くの場合制限される。厚みが約４００から５００オングストロームの場合、約５ｆＦ／μｍ２の静電容量密度が得られることが分かっているのに対して、より薄い層では、それに比べてかなり高い静電密度が得られる。より厚みのある絶縁層が使用されてよいが、多くの場合、静電容量密度は、所望のレベルより低い。以下に記載する実施形態において、五酸化タンタル（Ｔａ２Ｏ５）絶縁層が使用されるが、他の実施形態において、他の高Ｋ誘電体とともに、より低いＫの誘電体が使用されてもよい。
【００３６】
上部電極は、約３０００オングストロームのＴｉＮで形成されてよいが、通常、Ｖ５誘電体エッチングのオーバエッチによってのみ制限される。例えば、酸化物エッチングの選択性が、約７５０オングストロームのＴｉＮが消費されるようなものであれば、通常、多くの応用において、約１５００ないし約２０００オングストロームのＴｉＮ上部電極の厚みで十分であろう。３０００オングストロームの厚みを使用することにより、Ａｌ−ＣｕまたはＴｉ／ＴｉＮライナ（Ｗプラグの場合）は、上部電極／絶縁層の境界面から十分な距離に保たれてよく、それにより、より高い温度で、これらの層間の反応の可能性を最小限に抑えることができる。
【００３７】
下部電極は、Ｍ５層上に堆積された（通常、使用されるＩＣ製造技術に応じて、アルミニウム、銅、またはそれらの合金から形成される）ＴｉＮ反射防止コーティング（ＡＲＣ）層により形成されてよい。通常、ＴｉＮ層の厚みは、Ｍ５層のパターン形成要求により設定されるが、フォトレジスト材料にノッチを形成することにもなりかねない後続パターン形成プロセス中の反射を減少または削除するために、通常、最小で約２５０から３００オングストロームが望まれる。しかしながら、より厚いＴｉＮ層が使用されてよく、以下にさらに詳細に記載するマルチレートエッチングプロセスのスループットにおいていくつかの利点を備える場合がある。下部電極のＭ５部分に関して、約１μｍから約４μｍの厚みが使用されてよいが、より厚みのある層、例えば、約５０００から７０００オングストロームが同様に使用されてよい。以下からさらに明らかになるように、Ｍ５層の厚みを増大させることにより、通常、周囲の静電容量成分が増大する。しかしながら、最大の厚みは、通常、ＭＩＭキャパシタ構造の隣接する脚部にある下部電極部分間のチャネルなどの高アスペクト比の特徴を充填するための膜堆積ツールの能力に依存することになる。例えば、多くのこのようなツールは、約３．５：１の高さ対幅比に制限される。
【００３８】
上部電極と下部電極に、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、マンガン（Ｍｎ）、モリブデン（Ｍｏ）などの様々な金属およびケイ化物などの他の材料が利用されてよい。さらに、ＴｉＮ層の酸化を防止するために、ＴｉＮ上のバリア層として、ルテニウムなどの材料が使用されてよい。
【００３９】
集積回路の製造に利用されてよい様々な製造技術の能力に応じて、他の実施形態において、ＭＩＭキャパシタ構造に利用される寸法、厚み、および材料が変更されてよいことを理解されたい。したがって、本発明は、本願明細書に記載する特定の寸法、厚み、および材料に限定されるものではない。さらに、図面に示す相対的な層の厚みと寸法は、必ずしも一定の縮尺に忠実なものであるわけではなく、本発明によるＭＩＭキャパシタの全体的な構造をより深く理解しやすいように、いくつかの層（例えば、Ｍ５層より数桁薄い場合が多いＴｉＮ層および絶縁層）の相対厚みを強調していることを理解されたい。したがって、本発明は、図面に示した特定の厚みに限定されるものではない。
【００４０】
図１を再度参照すると、本発明による蛇行状のキャパシタレイアウトに、脚部の任意の数および脚部の任意の長さが使用されてよい。さらに、代替として、広範囲の別のキャパシタレイアウト、特に、構造の周長面積比を最大化する様々なレイアウトが利用されてよい。一例として、図４は、容量性構造５２ではなくチャネル５０が蛇行状のデザインをなす「凹蛇行状」レイアウトを組み込んだＭＩＭキャパシタ構造１２'を示す。凹蛇行状レイアウトでは、容量性構造５２は、交互に配置された櫛形パターンにより画定され、この場合、脚部５４は、一対の対向するレール５６から内向きに交互に延在している。
【００４１】
さらに、パターンの組み合わせが可能なことを理解されたい。一例として、図１０は、レイアウト１２および１２'の組み合わせに多くの点で類似した例示的なレイアウト１２"を示し、この場合、交互に配置された櫛に画定されたチャネル内に、凸蛇行状パターン１３Ａ、または凹蛇行状パターン１３Ｂが本質的に埋め込まれることにより、凸と凹の蛇行状パターンが互いに交互に配置される。また、他層（例えば、Ｍ６）へのビア接続を使用可能であることを考慮すれば、図１０は、キャパシタ構造の電極が、電極層全体にわたって必ずしも連続したものである必要はないことを示している。
【００４２】
本発明の開示の利益を享受する当業者であれば、高い周長面積比を利用した多くの他の適切なデザイン、例えば、様々な傾斜蛇行状および櫛形パターンの少なくとも一つ、螺旋状パターンおよびそれらの組み合わせを認識できるであろう。一例として、図１１ないし１３は、本発明によるＭＩＭキャパシタ構造への組み込みにも記したいくつかの例示的なレイアウト１２"'、１２""、および１２""'を示す。これらのパターンに基づいた凸および凹のレイアウトは、使用に適したものである場合があり、これらのパターンの繰り返し要素の様々な組み合わせであってよい。
【００４３】
以下、図５を参照すると、本発明によるＭＩＭキャパシタ構造を組み込んだ集積回路を製造する例示的なプロセスが６０に示されており、例えば、０．２５μｍのＢｉＣＭＯＳプロセス技術を使用して、Ｍ５堆積の点まで従来の製造プロセスを実行することにより、ブロック６２で開始される。次に、ブロック６４および６６に示すように、Ｍ５層の伝導性材料、例えば、アルミニウムのバランスにおいて０．５重量％の銅などのアルミニウム銅合金が集積回路上に堆積された後、窒化チタン（ＴｉＮ）の薄い（例えば、約３００オングストローム）コーティングを、例えば、スパッタリングとしても知られる反応性物理気相成長法（ＰＶＤ）により堆積される。Ａｌ−Ｃｕ堆積プロセスは、滑らかな微粒子材料を生成するために、より低い堆積温度（例えば、約２００℃）を使用することが望ましい。スパッタリング中に温度が高いと、成長膜に汚染物質が取り込まれることにより、ヒルロックとして知られる表面突出物が形成される可能性が生じることが分かっている。キャパシタの誘電体は、高電場強度によりこれらの突出物で破断する場合が多く、それにより短絡が生じる可能性がある。
【００４４】
上述したように、Ｍ５スタック（アルミニウム銅およびＴｉＮ層）の厚みは、デザインの隣接する脚部間の側面の静電容量効果に直接影響を及ぼすため、多くの実施形態において、例えば、２μｍ以上のような比較的厚みのあるＭ５層が望ましい場合がある。
【００４５】
次に、ブロック６８に示すように、ＴｉＮ層の露出表面を処理するために、アンモニアプラズマ処理ステップが実行されて、キャパシタの絶縁層の堆積前または堆積中に、表面の酸化を低減または排除する。特に、アンモニアプラズマ処理を実行すると、ＴｉＮ層の表面に窒素イオンが衝突して、ＴｉＮ構造にコラム結晶粒界を「いっぱいにする」ことにより、ＴｉＮ層の表面上での酸化チタン（ＴｉＯ）の形成を低減させることが分かっている。
【００４６】
図示した実施形態において、アンモニアプラズマを発生させるために、マルチステーションプラズマ化学気相成長（ＰＥＣＶＤ）ツールが使用されてよい。プロセスは、シランの流れを除去して、最大約５０％の低周波数ＲＦ（約２３０ｋＨｚ）出力で、約０．１から１ワット／ｃｍ２の全ＲＦ出力（約１３．５６ＭＨｚ）を使用することにより、窒化シリコンプロセスを開始点として使用してよい。プラズマアニールは、プラズマ放電において、アンモニア（ＮＨ３）／不活性ガス（例えば、Ｎ２またはＡｒ）の混合物を含んでよく、大気中において、圧力が約１０ｍＴｏｒｒから１０Ｔｏｒｒであってよい。アンモニアと不活性ガスの流量は、通常、シリコンテストウェハ基板上に窒化シリコンが最良に均一に成長されるレベルに設定される。処理中のウェハ温度は、アルミニウム処理に適した約３００ないし５００℃のレベルに保持されてよく、処理時間は、シリコン基板上に１００オングストロームより薄い窒化シリコン膜を形成するのに要求される時間とほぼ同じものであってよい。
【００４７】
以下、図６Ａを簡単に参照すると、図５のブロック６２ないし６６で実行されるプロセスの後に得られる例示的な集積回路１００が示されている。参照符号１０２によって、Ｍ５層までの集積回路構成素子のすべてを含む半導体基板が示されている。参照符号１０４によって、ブロック６４において堆積されたアルミニウム銅層が示されており、参照符号１０６によって、ブロック６６において堆積され、ブロック６８においてアンモニアプラズマ処理されたアンモニアプラズマ処理済みのＴｉＮ層が示されている。
【００４８】
図５に戻ると、アンモニアプラズマ処理後、Ｍ５スタックは、従来のリソグラフィおよびエッチング技術によりパターン形成されて、ＭＩＭキャパシタ構造の下部電極を形成する（ブロック７０）。上述したように、ＴｉＮ層の存在は、露出光の反射を最小限に抑える反射防止コーティングとして作用し、このような反射が最小限に抑えられなければ、フォトレジストパターンの領域を過度に露光することにより、例えば、フォトレジストラインの望ましくないノッチが原因で、パターン転写の忠実度が損なわれることになりかねない。図６Ｂに、その結果得られるパターン形成された構造を示す。説明を目的として、図６Ｂは、下部電極１０８およびＭ５ボンディングパッド１１０へのＭ５スタックのパターン形成を示す。
【００４９】
次に、ブロック７２（図５）に、金属層での応力を軽減するために気圧を低下させてＭ５層およびＴｉＮ層をアニールするためのアニーリングステップが実行される。例えば、約３０分間、約４２０℃での熱処理が用いられて、誘電体堆積前のＭ５金属の金属間形成および変形を促進してよい。後続する誘電体堆積が実行される温度が、アルミニウム結晶成長を生じさせるのに十分な高さであり、したがって、堆積前アニールプロセスを実行することにより、堆積前に膜変形および結晶成長が促進される結果、誘電体を堆積する表面の質がより高くなる。結果的に得られる誘電体層の亀裂および他の表面変形は、通常、アニーリングプロセスを行うことにより回避される。
【００５０】
次に、ブロック７４（図５）において、高誘電率膜（例えば、図示した実施形態では五酸化タンタル）が、通常、約５０ｎｍ未満の厚み、例えば、約４０ｎｍの厚みのキャパシタ絶縁層として堆積される。通常、堆積される誘電体材料の種類に応じて、物理気相成長法と化学気相成長法の両方を含む様々な堆積技術が使用されてよい。例えば、五酸化タンタルの場合、有機金属化学気相成長（ＭＯＣＶＤ）プロセスが使用されてよく、例えば、Jusung Engineering Company Ltd.から入手可能なEureka  2000  ＭＯＣＶＤを使用してよく、これは、膜の均一性を高めるためにリアクタにガス境界層を含み、堆積プロセスと堆積後プラズマアニールの両方を実行可能な複数モジュールを含む。プロセス温度の安定性を維持するために、中に入るガスが予め加熱されてよい。
【００５１】
様々な堆積制御パラメータが使用されてよい。例えば、タンタルペンタエトキシド［ＴＡＥＴＯ，Ｔａ（ＯＣＨ２ＣＨ３）５］と酸素を用いて、約４３０℃で五酸化タンタルの堆積が実行されてよく、約０．４Ｔｏｒｒから最大約１０Ｔｏｒｒまで、約１０ｓｃｃｍ以上の酸素流量とともに、ＴＡＥＴＯは、各気化器に対して、約４０ｍｇ／分で、単一または複数の気化器分配システムによりリアクタに供給される。
【００５２】
次に、ブロック７６（図５）において、同じＭＯＣＶＤツール内において、例えば、約０．４Ｔｏｒｒ以上で約２００ｓｃｃｍの酸素とともに、約３００ワットＲＦ出力で約６０秒間、約４３０℃で実行される酸素アニールを用いて、誘電体層がプラズマアニールされる。通常、このようにすることにより、誘電体炭素含量が減少し、誘電体層がより完全に酸化される。アニール処理が不要な実施形態もあるが、この代わりとして、他のプロセスパラメータを使用した他のアニールプロセスが使用されてよい実施形態もある。
【００５３】
図６Ｃに示すように、ブロック７４および７６（図５）で実行される堆積およびアニール処理により、誘電体層１１２が堆積され、この層は、パターン形成されたＭ５スタック構造のＴｉＮ層１０６の上部と側壁１１４上の両方とともに、Ｍ５スタックが堆積されている層間誘電体（ＩＬＤ）の上部に配置される。ＭＯＣＶＤ堆積物は、通常、非常に等角であるから、Ｍ５下部電極の側壁上における誘電体の厚みは、通常、Ｍ５ＡＲＣ層上部に堆積された厚みとほぼ同じものになることに留意されたい。
【００５４】
次に、ブロック７８（図５）において、ＭＩＭキャパシタ構造の上部電極として使用するために、ブロック７４で堆積された誘電体層上にＴｉＮ層が堆積される。例えば、約１２ｋＷおよび約２００℃での反応スパッタリングにより、純度が約９９．９９５％のチタンスパッタターゲットを使用し、約８０μΩｍの膜抵抗率を達成するために約１００ワットのウェハバイアスを使用して、ＰＶＤとＣＶＤの技術を両方を含む様々な技術を用いて、堆積が行われてよい。ＴｉＮ膜の堆積された厚みは、上述したように様々なものであってよいが、図示した実施形態では、約３０００オングストロームの厚みが用いられてよい。
【００５５】
図６Ｄに示すように、ブロック７８（図５）で実行される伝導性材料の堆積により、ＴｉＮ層１１６が堆積され、この層は、誘電体層１１２上に配置されるため、各脚部の上部と容量性構造の側壁を被覆するプロファイルになり、さらに、Ｍ５スタックが堆積されるが、それとは誘電体層１１２により分離される層間誘電体（ＩＬＤ）の上部にも配置される。
【００５６】
次に、ブロック８０（図５）において、ＭＩＭキャパシタ構造は、フォトリソグラフィにより画定、すなわち、誘電体層およびＴｉＮ層は、キャパシタの上部電極および絶縁層とともに、上述した側壁スペーサを形成するようにパターン形成される。通常、誘電体層およびＴｉＮ層は、同じフォトレジストマスクを用いてパターン形成される。このようにして、プロセス上の観点から、本願明細書に記載したプロセスにおいてＭＩＭキャパシタ構造を製造しても、従来の集積回路製造プロセスに１つのパターン形成ステップを追加するだけですむ。
【００５７】
図６Ｅに示すように、誘電体層１１２およびＴｉＮ層１１６をパターン形成することにより、ＭＩＭキャパシタ構造に対して、上部電極１１８および絶縁層１２０が形成され、この絶縁層１２０は、上部電極１１８と前に形成された下部電極１０８との間に介在する。さらに、ボンディングパッド１１０に対して、パターン形成動作により層１１２および１１６が除去されて、ＴｉＮ層１０６の表面を露出する。
【００５８】
さらに、図示した実施形態において、ＭＩＭキャパシタ構造の上部電極１１８と絶縁層１２０に対して下部電極１０８のサイズを大きくすることが望ましく、それにより、デバイスの層間、すなわち、上部電極と下部電極との間に、許容可能なミスアライメントが設定される。したがって、ＴｉＮ／誘電体エッチングのパターンは、通常、下部電極１０８の上面の周辺約１μｍを露出するように構成される。
【００５９】
また、ブロック８０（図５）において実行されるパターン形成により、ＭＩＭキャパシタ構造のチャネル内に側壁スペーサが形成される。特に、図６Ｅは、下部電極１０８の側壁１１４と誘電体層１２６との間に介在する絶縁層１２４を有する側壁スペーサ１２２を示す。誘電体層１１２は、平坦なキャパシタ誘電体１２８を形成するように異方性エッチングされ、その結果、各側壁スペーサ１２２の伝導層１２６は、上部電極１１８から物理的に分離されることに留意されたい。
【００６０】
図７に、図６のブロック８０で参照した誘電体層とＴｉＮ層のエッチングを実行する１つの方法をさらに詳細に示し、この方法では、両方の層をエッチングするためにマルチレートエッチングプロセスを利用しながら、エッチング化学物質に対してＭ５層のアルミニウムの露出が回避されている。このような実行方法において、ＢＣｌ３／Ｃｌ２エッチング化学物質が使用され、エッチングは、Ｍ５層を被覆し下部電極を形成するＴｉＮ  ＡＲＣ膜において止まるように制御される。このような状況において、ＴｉＮ  ＡＲＣ膜は、上部電極／絶縁層エッチングのエッチストップとして作用する。
【００６１】
さらに詳しく言えば、図７のブロック８０Ａにおいて、従来のフォトレジスト堆積、露光、および現像が利用されて、ＭＩＭキャパシタ構造の上部電極と下地絶縁層をパターン形成するための適切なフォトレジストマスクをパターン形成する。次に、ブロック８０Ｂ，８０Ｃおよび８０Ｄにおいて、ＢＣｌ３／Ｃｌ２のエッチング化学物質を使用して、フォトレジストマスクにより、３ステップ異方性エッチングが実行される。この代わりとして、ＢＣｌ３，Ｃｌ２，ＣＨＦ３，ＳＦ６またはそれらの組み合わせを含む他の選択的または非選択的エッチング化学物質が使用されてよい。また、ブロック８０Ｅに示すように、異方性エッチングが実行されると、フォトレジストマスクは、当業者に公知の方法で除去される。
【００６２】
異方性エッチングのこのマルチステップにおいて、約１００から２００ｓｃｃｍの全流量、約１０ｍＴｏｒｒから２０ｍＴｏｒｒの圧力、約３５０から７００ワットのソース出力、および約１５０から２３０ワットのバイアス出力でエッチングを実行することにより、約３００から４００ｎｍ／分の第１のより高いエッチングレートが得られる。その後、全流量を約１００から１５０ｓｃｃｍに、圧力を約８から１０ｍＴｏｒｒに、ソース出力を約２００から５００ワットに、バイアス出力を約１６０から１８０ワットに修正することにより、エッチングレートは、約５０から１００ｎｍ／分の第２のより遅いエッチングレートに下げられる。
【００６３】
本発明の様々な実施形態において、より速いレートからより遅いレートへの切り換えは、所定の設定点または所定の露出時間後のいずれかに行われてよい。例えば、ＴｉＮ層と絶縁層との間の境界面に到達すると、エッチングレートの低速化を引き起こすために使用可能な設定点を規定するように、エッチングチャンバのプラズマ組成が十分に変更されてよく、または、特定のＭＩＭキャパシタデザインに対して低速化を引き起こす前に適切な時間遅延を選択するように、経験的な分析を使用することができる。同様に、エッチングプロセスを終了させるために、ＴｉＮ  ＡＲＣ膜の露出に関連する設定点または経験的に導き出された時間遅延が使用されてよい。
【００６４】
図示した実施形態において、３ステップエッチングプロセスが実行される。第１のステップは、ＴｉＮ層と誘電体層との間の境界面に近接した点にエッチングプロセスが到達するまで（例えば、境界面までＴｉＮ層の約３０％以内）、より速いレートで実行された後、上述したように、エッチングプロセス変数が変更されて、エッチストップ層に近接した点、この場合、下部電極上の堆積されたＴｉＮ  ＡＲＣにエッチングプロセスが到達するまで、より低速のエッチングを実行する。例えば、図示した実施形態において、第１のステップは、ＴｉＮ層の約７０％をエッチングして、誘電体層との境界面までＴｉＮ層の約３０％を残すように使用される時間調節されたエッチングを含む。しかしながら、他の実施形態において、より速いレートからより遅いレートへの切り換えが、ＴｉＮ層と絶縁層との間の境界面に到着したとき、または到達した後に行うことができることを理解されたい。
【００６５】
より遅いレートに切り換えると、境界面に関連する終点、すなわち、十分な量のＴｉＮの除去の検出および五酸化タンタルの露出に関連する終点に到達するまで、第２のステップにおいて、制御されたエッチングが実行される。ＴｉＮ除去は、例えば、７０３ｎｍフィルタを使用して光放出終点検出により決定することができる。使用される化学物質に応じて終点を検出するために、別の波長を使用することができることを理解されたい。
【００６６】
終点に到達すると、エッチストップ層に近接した点に到達するまで、例えば、エッチングがエッチストップ層内で約０から２５０オングストロームの距離だけ行われる点まで、第３のステップにおいて、別の時間調節されたエッチングが実行される。最後の時間調節されたエッチングの時間は、例えば、終点に到達するまで、遅いレートのエッチングの開始点からの経過時間から、例えば、この経過時間の約３０％である時間を選択することにより計算されてよい。
【００６７】
マルチレートエッチングプロセスの場合、例えば、露光波長（Ｉ線、ｇ線またはＤＵＶ）の反射を吸収し減少できる程度に薄い任意の伝導性の膜を含む、上部電極上のエッチストップ層として、例えば、Ｔｉ，Ｔａ，Ｗ，Ｍｏおよびそれらのケイ化物などの異なる材料が使用されてよい。この代わりとして、塩素エッチング化学物質に対してのＭ５層のアルミニウムの露出を防止し、ＭＩＭキャパシタ構造の下部電極での使用に適した任意の他の材料が使用されてよい。
【００６８】
マルチレートエッチングプロセスを利用することにより、塩素エッチング化学物質に電極を露出することが回避される。したがって、１つの主要な利点は、塩素含有化合物による下部電極の腐食防止である。しかしながら、この代わりとして、他の応用において、他のパターン形成およびエッチングプロセスが使用されてよいことを理解されたい。
【００６９】
図５を再度参照すると、ＭＩＭキャパシタ構造をパターン形成した後、ブロック８２において、層間誘電体（ＩＬＤ）層が堆積される。例えば、Ｍ５パターンを誘電体材料（例えば、ＳｉＯ２）でギャップ充填するために、高密度プラズマ化学気相成長法（ＨＤＰ−ＣＶＤ）が使用されてよい。また、他の誘電体堆積技術が使用されてもよい。１つの所望の方法は、例えば、テトラ・エチル・オルト・シリケート（ＴＥＯＳ）系酸化物の最終被覆を追加することであり、これは、通常、堆積速度がＨＤＰ−ＣＶＤプロセスより高速なＴＥＯＳ系の膜を生成し、したがって、より経済的である。
【００７０】
また、このような材料は、通常、配線構造を強化するため、より良好なボンディングパッドへのワイヤ結合力の耐性をもたらす。また、機械的応力を軽減するために、ＨＤＰ−ＣＶＤプロセス中、ウェハ温度を約４００°±１０℃に維持することが望ましい場合がある。
【００７１】
次に、ブロック８４（図５）において、ＩＬＤ層は、化学機械研磨（ＣＭＰ）を使用して平坦化され、ブロック８６（図５）において、ＩＬＤ層は、従来のフォトリソグラフィおよびエッチング技術を用いて、Ｍ５ビア（Ｖ５）を形成するようにパターン形成される。ビアは、通常、ボンディングパッドと、ＭＩＭキャパシタ構造の上部電極とをＭ６層に配線するために設けられる。したがって、図６Ｆに示すように、ブロック８２から８６（図５）の堆積、平坦化、およびパターン形成の後、Ｍ６を上部電極１１８およびボンディングパッド１１０とそれぞれ配線するビア１３４および１３６を含むＩＬＤ層１３２が形成される。
【００７２】
上述したように、ＭＩＭキャパシタ構造の上部電極を集積回路にある次の伝導層に配線するために、ビアの様々なアレイ、サイズおよび間隔が使用されてよい。この代わりとして、上部電極は、中間伝導路に連結されてよく、そこからＭ５またはＭ６のいずれかに経路付けされてよい。
【００７３】
次に、ブロック８８（図５）において、例えば、ＰＶＤまたはＣＶＤを用いてＴｉ／ＴｉＮ二重層を堆積しビアにタングステンプラグを堆積することにより、ビアが充填され、タングステンの堆積はＣＶＤおよびＣＭＰ平坦化を用いて行われる。この代わりとして、ビアを充填するために、例えば、アルミニウム、銅またはそれらの合金などの他の伝導性材料が使用されてよい。
【００７４】
次に、ブロック９０（図５）において、Ｍ６層は、従来の堆積およびフォトリソグラフィ技術を用いて、堆積されパターン形成される。例えば、Ｍ６層に対して、Ａｌ−Ｃｕ／ＴｉＮスタックが堆積されてよい。したがって、図６Ｇに示すように、ブロック８８から９０（図５）のプラグおよびＭ６層の堆積およびパターン形成の後、ビア１３４および１３６にプラグ１３８および１４０が形成され、Ｍ６層１４２を上部電極１１８およびボンディングパッド１１０のそれぞれに配線する。
【００７５】
Ｍ６の堆積およびパターン形成の後、図５のブロック９２に示すように、集積回路を完成させるために、従来の製造ステップが実行される。様々な動作が実行されてよく、例えば、ボンディングパッドのマスクおよびエッチング前のＭ６レベルのＰＳＧ／窒化物マッシベーション（それぞれ、約５００ｎｍおよび約６００ｎｍ）、および約３０分間、約４２０℃でのＨ２／Ｎ２合金処理が電気テスト前に実行されてよい。
【００７６】
上述したプロセスおよびデザインの結果として、静電容量密度が２３ｆＦ／μｍ２以上のＭＩＭキャパシタ構造を得ることができることにより、１ｆＦ／μｍ２（１桁以上小さい）を超える静電容量密度の達成が困難な従来のデザインを実質的に改良したものが得られる。さらに、適切な漏れ電流密度特性とともに、適切な温度および電圧線形性特性を獲得することが可能でありながら、他の従来の集積回路製造プロセスに適合性があり、通常、そのプロセスにパターン形成ステップを１つ追加するだけでよい製造プロセスを使用できることが分かっている。さらに、上部電極および下部電極の少なくとも一方の表面の粗さを軽減することにより（例えば、上述したアニーリング動作およびアンモニアプラズマ処理動作により）、ＭＩＭキャパシタ構造の絶縁層の特性を改良するため、より優れた静電容量特性を得ることができる。
【００７７】
本発明の趣旨および特許請求の範囲から逸脱することなく、上述した実施形態に様々な修正が加えられてよい。例えば、下部電極のＡｌ−Ｃｕ部分の側壁上にＴｉＮまたは他の伝導性材料を堆積することが望ましい応用もある。さらに、ＭＩＭキャパシタ構造の上部電極および絶縁層とは別に側壁スペーサをパターン形成することが望ましい場合がある、これにより、特に、必須でない領域、例えば、Ｍ５層の他の領域（例えば、図６Ｇに示すボンディングパッド１１０）から側壁スペーサを除去することができるようになる。また、側壁スペーサの材料を別のステップで堆積することが望ましい場合があり、これにより、特に、異なる材料、寸法、およびレイアウトを側壁スペーサに使用することができるようになる。
【００７８】
更なる修正が当業者には明らかになるであろう。したがって、本発明は、添付の特許請求の範囲内のものである。
【００７９】
（実施例）
（アンモニアプラズマ処理）
上述したように、Ｍ５堆積後にＴｉＮ下部電極の酸化を防止するために、アンモニアプラズマ処理が導入されてよい。上述したプロセスは、異なる処理時間でベアシリコン２００ｍｍテストウェハを処理することによりテストを行った。アンモニア処理後に薄い窒化シリコン膜を測定した。図８は、テストウェハ上に結果的に得られた窒化シリコンの成長を示す。
【００８０】
スペクトル偏光解析法および小角度反射器を使用して薄い透過膜のスタックを測定するTherma‐wave Corporationから入手可能なツール、Optiprobe model 5240により測定された、３ｍｍエッジ除去を用いた４９点測定からデータを獲得した。処理時間と窒化シリコンの均一性との間の許容範囲内の妥協点として、処理時間を１８０秒とした。
【００８１】
また、アンモニアプラズマ処理は、電圧の線形性を変化させることが分かった。上述したプロセスを用いて構成されたテストサンプルの場合、−５から＋５Ｖへ電圧を変化した場合、以下の結果が得られた。
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【００８２】
しかしながら、温度係数は、例えば、温度が−５０から１５０℃の範囲で変化する場合、アンモニアプラズマ処理により著しく影響を受けることはないことが分かった。
【００８３】
（側壁の高さ）
上述したように、Ｍ５層の厚み、延いては下部電極の各脚部に沿って結果的に得られる側壁の高さは、側壁スペーサにより与えられる側面静電容量効果に影響を及ぼす。Ｍ５層の厚みが約１μｍの奇数のウェハと、Ｍ５層の厚みが約２μｍの偶数のウェハからなり、他のすべての処理変数および寸法は同一のものである２５枚のテストウェハを製造した。図９に、結果的に得られ観察された静電容量密度が示され、図から分かるように、Ｍ５層の厚みを倍にしたことにより、約５ｆＦ／μｍ２の改良が得られた。
【図面の簡単な説明】
【００８４】
【図１】本発明による例示的な金属-絶縁膜-金属（ＭＩＭ）キャパシタ構造を組み込んだ集積回路の略図的な平面図である。
【図２】図１の線２−２に沿って切り取った、ビアを有する図１のＭＩＭキャパシタ構造の等角投影断面図である。
【図３】静電容量構成素子を示した、図２のＭＩＭキャパシタ構造における２つの脚部の拡大断面図である。
【図４】図１の代替となるＭＩＭキャパシタ構造レイアウトの略図的平面図である。
【図５】図１の集積回路を製造するプロセスを示すフローチャートである。
【図６Ａ】図５のプロセスを用いてＭＩＭキャパシタ構造の製造を示す略図的な断面図である。
【図６Ｂ】図５のプロセスを用いてＭＩＭキャパシタ構造の製造を示す略図的な断面図である。
【図６Ｃ】図５のプロセスを用いてＭＩＭキャパシタ構造の製造を示す略図的な断面図である。
【図６Ｄ】図５のプロセスを用いてＭＩＭキャパシタ構造の製造を示す略図的な断面図である。
【図６Ｅ】図５のプロセスを用いてＭＩＭキャパシタ構造の製造を示す略図的な断面図である。
【図６Ｆ】図５のプロセスを用いてＭＩＭキャパシタ構造の製造を示す略図的な断面図である。
【図６Ｇ】図５のプロセスを用いてＭＩＭキャパシタ構造の製造を示す略図的な断面図である。
【図７】図５において参照した絶縁およびＴｉＮ層エッチングステップを実行するプロセスを示すフローチャートである。
【図８】アンモニアプラズマ処理の結果として、テストウェハ上に成長した窒化シリコンを示すグラフである。
【図９】１μｍおよび２μｍのＭ５層の厚みを使用して得られた静電容量密度を対比させて、テストウェハの静電容量密度を示したグラフである。
【図１０】図１の代替となる更なるＭＩＭキャパシタ構造レイアウトの略図的な平面図である。
【図１１】図１の代替となる更なるＭＩＭキャパシタ構造レイアウトの略図的な平面図である。
【図１２】図１の代替となる更なるＭＩＭキャパシタ構造レイアウトの略図的な平面図である。
【図１３】図１の代替となる更なるＭＩＭキャパシタ構造レイアウトの略図的な平面図である。
【図５】
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【図６Ｆ】
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【図６Ｇ】
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【図７】
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【図８】
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【図９】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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