(57)【要約】  ギガビット送受信機（１）は受信機（２）および送信機（３）を有している。受信機（２）内には各チャネル（Ａ、Ｂ、Ｃ、Ｄ）用のＡＤＣ（５）がある。ＡＤＣ（５）は２倍の速度でオーバーサンプリングする。しかし、デジタル回路および送信機ＤＡＣ（２）の残りの部分はオーバーサンプリング・レートの半分だけずれて動作する。受信機（２）内では、分数間隔等化器（ＦＳＥ６）によって、確実に最適なサンプリング位相がデジタル式に選択される。本発明によって各チャネル用の受信機にＰＬＬの必要がなくなり、これに関連する干渉およびタイミング再生の問題が回避される。
2005517325.tif 000002
【特許請求の範囲】
【請求項１】
複数チャネルのそれぞれで信号を受信するためのＡＤＣ（５）を備えた受信機（２）と、前記チャネルのそれぞれで信号を送信するためのＤＡＣ（２２）を備えた送信機（３）とを備えている通信回路であって、
前記受信機は前記チャネル上の着信シンボル・ストリームをオーバーサンプリングするため、同じクロックで前記各ＡＤＣ（５）を駆動する手段（１０、１１、１２）を備え、
前記送信機（３）は前記受信機によって使用されるクロックと同じクロックで前記各ＤＡＣ（２２）を駆動する手段を備えていることを特徴とする通信回路。
【請求項２】
前記受信機のＡＤＣオーバーサンプリング・レートはシンボル・レートより少なくとも２倍大きい請求項１に記載の通信回路。
【請求項３】
前記受信機は各チャネル用に最適な位相を再生するためのデジタル・フィルタを備えている請求項１または２のいずれか１項に記載の通信回路。
【請求項４】
前記受信機はダウンサンプリング手段を備えている請求項１乃至３のいずれか１項に記載の通信回路。
【請求項５】
前記受信機は各チャネルに関連する分数間隔等化器を備え、前記各々の分数間隔等化器は前記デジタル・フィルタと前記ダウンサンプリング手段とを備えている請求項３または４のいずれか１項に記載の通信回路。
【請求項６】
前記各々の分数間隔等化器は、データ値がシンボル周期未満だけ分離されるフィルタと、前記シンボル・レートへのダウンサンプリングに先立ってチャネルの等化を実行するための係数を用いてデータ値を直線的に結合する手段とを備えている請求項５に記載の通信回路。
【請求項７】
前記回路はある周波数にロックし、前記受信機ＡＤＣと前記送信機ＤＡＣの全てを駆動する手段を備えた単一の位相ロック・ループ回路を備えている請求項１乃至６のいずれか１項に記載の通信回路。
【請求項８】
前記受信機は着信シンボルから受信したマスター・クロックを再生するためのタイミング再生回路を備えている請求項１乃至７のいずれか１項に記載の通信回路。
【請求項９】
前記受信機はデジタル論理切り換えノイズがない周期の近くで、またはその間に前記ＡＤＣを駆動する手段を備えている請求項１乃至８のいずれか１項に記載の通信回路。
【請求項１０】
請求項１乃至９のいずれか１項に記載の通信回路を備えている送受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はマルチチャネル通信システム用のデータ受信機および送受信機の送信機用のタイミング制御に関する。このようなシステムの１つは１０００ＢＡＳＥ−Ｔ「ギガビット」システムである。
【背景技術】
【０００２】
１０００ＢＡＳＥ−Ｔシステムは４対の銅ケーブルを介して動作して、四次元シンボルを送信し、各次元にはアルファベット｛−２、−１、０、＋１、＋２｝からの値を割当てることができる。受信機は極めて低いエラー確率で各々の一次元シンボルを受信する必要があり、また四次元シンボルを再構成するために４つの一次元シンボルを位置合わせすることも必要である。
【０００３】
チャネルの空間的多様性は、四次元のシンボルを受信するためには１対のケーブル毎に１個ずつ、４個のアナログ−デジタル変換器（ＡＤＣ）が必要であることを意味している。四次元シンボルは送信機側で４つの一次元シンボルに分割され、その後、ある時点で受信機にて再構成される。ＩＥＥＥ標準によって課せられた性能目標を達成するためにはこの再構成が極めて重要である。
【０００４】
現在は、受信されたアナログ波形をデジタル表現に変換するためにシンボル・レート・サンプリング（ＳＲＳ）が利用されている。一次元シンボルの再生には受信した波形をシンボル・レートでサンプリングすることが必要な条件であり、四次元シンボルを再生するには各々の次元ごとに１個ずつ、４個のアナログ−デジタル変換器（ＡＤＣ）が必要である。性能を最高にするため、ＳＲＳシステムのサンプリング・ポイントは特定の位相で実施されなければならない。この位相は最適サンプリング位相と言われることが多い。しかし、チャネルの多次元的な性質、および４本のケーブルの長さの僅かな相違によって、最適なサンプリング位相が各次元で異なる場合がほとんどである。
【０００５】
各次元は異なる位相でサンプリングしなければならないので、どのような実施形態のＳＲＳシステムにも各ＡＤＣ用のクロックが必要である。したがって、ギガビット・イーサーネットの場合は４つの異なるクロックが必要であり、これらのクロックは同じ周波数を有しているものの、位相はケーブルの特性に基づいて適当な量だけ異なる。
【０００６】
通信システムではシステム用のクロックを外部水晶（ＸＴＡＬ）および位相ロック・ループ（ＰＬＬ）から得ることが一般的である。サンプリング・レートが高い場合（３０ＭＨｚ以上）、または周波数または位相が変更されなければならない場合は、ＰＬＬが使用される。  一例として、１２５ＭＨｚのクロックを生成するためにＰＬＬを使用して２５ＭＨｚのＸＴＡＬから得られたクロックを５倍にすることができる。この回路は、１２５ＭＨｚのクロックの周波数と位相をデジタル制御できるように設計することができる。
図１はＳＲＳを利用した四次元システムに必要なサンプリングを示している。上のグラフには最適なサンプリング・ポイントと共に、＋２を送信し、その後−２を送信して生成されるアナログ波形が示されている。これらのポイントでのサンプリングによってのみ、受信機の性能は最高になる。下のグラフは他の３つの次元での波形を含んでおり、サンプリング・ポイントの変化が示されている。これは、４つの次元の全てが異なる位相でサンプリングしなければならないので、別のクロックが必要であることを示している。
【０００７】
このように、子機の動作用には４つのＡＤＣの全てが着信波形の周波数と、その次元にとって最適なサンプリング位相に対応する位相で動作しなければならない。その上、子機は着信シンボルと同じ周波数で送信しなければならない。このことを確実にする方法の１つは、４つの次元の１つから再生されたクロックを利用して送信回路をクロッキングすることである。デジタル信号が１つのクロック・ドメインから他のクロック・ドメインへと伝送される場合は常にタイミング再生回路が必要であり、Ｖｉｔｅｒｂｉデコーダは四次元シンボルで動作するので、４つの次元の全てがＶｉｔｅｒｂｉデコーダに先立って共通のクロックへとタイミング再生されなければならない。
【０００８】
親機動作の場合は、着信シンボルの周波数は判明しており、親機自体がシンボルを送信している周波数と同じである。しかし、受信経路上のＡＤＣは依然として、それぞれの最適なサンプリング位相でサンプリングするようにクロッキングされなければならない。このことはその１つが局部水晶発振器へとロックされる、全部で５つのクロックが必要であることを意味している。
【０００９】
要約すると、以下が既存のアプローチに関連する主な欠点である。
（ａ）複数のクロックが必要である。
Ｉ．これは多数のクロック・ドメイン（ギガビット・ポート毎に５つまで）が必要であることを意味している。それによって設計が複雑になる。
ＩＩ．信号がクロック・ドメインを横切ることができるようにするため、タイミング再生回路を使用しなければならない。それによって複雑さ、ゲート、および電力が増加する。
ＩＩＩ．複数の非同期クロックは干渉を誘発する。ノイズがない非切り換え周期の保証がないので、全てのＡＤＣは大量の切り換えノイズの存在を伴ってサンプリングしなければならない。
ＩＶ．（スイッチ市場で最も採算がとれる）マルチ・ポートＰＨＹでは、問題は複合している。例えば４ポート素子は、全て異なる最高２０までのクロック位相を有している。
（ｂ）４つの各クロックの周波数と位相を決定するための回路が必要である。これは通常はある種のタイミング再生回路の形式をとり、デジタル・フィルタ、被制御発振器、および位相ミキサを含んでいることがある。この回路の一部はアナログであり、４つのＰＬＬ、または別個に制御される４つの位相を生成できる単一のＰＬＬが必要である。これは低いジッターで実装されなければならない極めて複雑なＰＬＬ回路を意味する。この回路は複雑であり、少なくともその一部は製造工程では対応し得ないアナログ回路として実装されなければならない。
（ｃ）親機／子機動作がある場合は、親機の動作はさらに複雑になる。
Ｉ．送信回路は局部水晶から得られたクロックを使用してクロッキングされなければならないことを前記標準は要求している。このように、チャネルの他端にある子機はループバック・タイミングを実行するので、着信シンボルの周波数は局部水晶の周波数と一致する。しかし、４つの受信機は依然として着信信号の位相を再生し、それに応じてクロックを生成しなければならない。したがって、サンプリング位相を再生するには依然としてタイミング再生回路が使用されなければならない。
ＩＩ．４つの受信機は依然として着信信号の位相を再生し、それに応じてクロックを生成しなければならない。しかし、チャネルの他端にある子機はループバック・タイミングを実行するので、周波数は局部水晶の周波数と一致する。
【００１０】
米国特許明細書第５９７００９３号（Ｔｉｅｒｎａｎ）はテレビジョン信号のような信号用のデジタル受信機を記載している。２つのアナログ（Ｉ＆Ｑ）信号がサンプリングされ、２つの別個のＡ／Ｄ変換器へと伝送される。欧州特許明細書ＥＰ１１２８６２２号（Ｖｉｒａｔａ）は、入力シンボルが局部クロックから得られた局部サンプリング・レートでサンプリングされ、基準サンプル・レートが導出され、局部サンプリング・レートと比較される受信機の方法を記載している。
【００１１】
Ｗ．Ｒｅｄｍａｎ−Ｗｈｉｔｅ他著の論文「サブミクロンＣＭＯＳビデオＤＳＰ用の強力なアナログ・インターフェース・システム」（ＩＥＥＥ  ソリッドステート回路ジャーナル第３３巻、第７号、１９９８年７月刊）は、基板と電源によるノイズのデジタル化を回避するアプローチを記載している。しかし、これは設計上の複雑さと制約を増すように思われる。
【特許文献１】米国特許明細書第５９７００９３号
【特許文献２】欧州特許明細書ＥＰ１１２８６２２号
【非特許文献１】Ｗ．Ｒｅｄｍａｎ−Ｗｈｉｔｅ他著「Ａ  Ｒｏｂｕｓｔ  Ａｎａｌｏｇ  Ｉｎｔｅｒｆａｃｅ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｓｕｂｍｉｃｒｏｎ  ＣＭＯＳ  Ｖｉｄｅｏ  ＤＳＰ」（ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３３．Ｎｏ．７，１９９８年７月刊）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は上記の問題点（ａ）から（ｃ）の少なくとも幾つかを克服する多次元シンボル・ストリーム用の通信回路を提供することを目的としている。
【課題を解決するための手段】
【００１３】
本発明によって、複数チャネルのそれぞれで信号を受信するためのＡＤＣを備えた受信機と、チャネルのそれぞれで信号を送信するためのＤＡＣを備えた送信機とを備えている通信回路であって、
受信機はチャネル上の着信シンボル・ストリームをオーバーサンプリングするため、同じクロックで各ＡＤＣを駆動する手段を備え、
送信機は前記受信機によって使用されるクロックと同じクロックで各ＤＡＣを駆動する手段を備えていることを特徴とする通信回路が提供される。
【００１４】
一実施形態では、受信機ＡＤＣのオーバーサンプリング・レートはシンボル・レートより少なくとも２倍大きい。
【００１５】
別の実施形態では、受信機は各チャネル用に最適な位相を再生するためのデジタル・フィルタを備えている。
【００１６】
さらに別の実施形態では、受信機はダウンサンプリング手段を備えている。
【００１７】
一実施形態では、受信機は各チャネルに関連する分数間隔等化器を備え、各々の分数間隔等化器はデジタル・フィルタと前記ダウンサンプリング手段とを備えている。
【００１８】
別の実施形態では、各々の分数間隔等化器は、データ値がシンボル周期未満だけ隔離されるフィルタと、前記シンボル・レートへのダウンサンプリングに先立ってチャネルの等化を実行するための係数を用いてデータ値を直線的に結合する手段とを備えている。
【００１９】
さらに別の実施形態では、前記回路はある周波数にロックし、受信機ＡＤＣと送信機ＤＡＣの全てを駆動する手段を備えた単一の位相ロック・ループ回路を備えている。
【００２０】
一実施形態では、受信機は着信シンボルから受信したマスター・クロックを再生するための手段を備えたタイミング再生回路を備えている。
【００２１】
さらに別の実施形態では、受信機はデジタル論理切り換えノイズがない周期の近くで、またはその間にＡＤＣを駆動する手段を備えている。
【００２２】
別の態様では、本発明は上記の通信回路を備えた送受信機を提供する。
【発明を実施するための最良の形態】
【００２３】
本発明は添付図面を参照して例示のためだけに記載される幾つかの実施形態の以下の説明によっていっそう明解に理解されよう。
【００２４】
図２を参照すると、子機モードのギガビット送受信機１は受信機２と送信機３とを備えている。受信機２は４つの各ギガビット・チャネルＡ、Ｂ、Ｃ、Ｄ毎にＡＤＣ５を備えている。各ＡＤＣ５の出力は分数間隔等化器６に供給され、一方、その出力はＶｉｔｅｒｂｉ  ｔｒｅｌｌｉｓデコーダ７に供給される。タイミング再生回路１０はＦＳＥ入力および出力に接続されている。位相ループおよびミキサ回路１１は外部水晶１２からクロック信号を受信し、タイミング再生出力を利用して２５０ＭＨｚのクロックをＡＤＣに送り、１２５ＭＨｚのクロックを回路の残りの部分に送る。
【００２５】
送信機３は出力が各次元用の送信フィルタ２１に供給され、一方、その出力は各次元用のＤＡＣ２２に供給される四次元エンコーダ２０を備えている。
【００２６】
図３を参照すると、親機モードの送受信機３０は受信機３１と送信機３２とを備えている。図２と同様の部品には同じ参照番号を付してある。この場合は位相ループおよびミキサ回路１１はタイミング再生回路に連結されていない。
【００２７】
ギガビット・イーサーネット標準は、どのギガビット・イーサーネット・リンクも、一方が親機モードで動作し、他方が子機モードで動作する２つの送受信機からなっていなければならないことを規定している。これらの２つのモードの割当てはリンクの確立に先立って行われる。一般に、親機モードの送受信機は、通常は水晶である局部ソースから発生されたクロックを利用して送信機に関連するＤＡＣを駆動する。次に子機は親機によって送信されたシンボルを再生し、子機が親機に返送するシンボルが確実に前記再生された速度で送信されるようにする。このようにして親機は、その受信機に着信するシンボルが送信周波数と同じ周波数にあるものと見なすことができる。基本的に、子機はそれ自体がシンボルの周波数に関して親機にロックされる。
【００２８】
子機送受信機１は回路１０を利用して着信シンボルから親機のクロックを再生し、その後、再生されたこのクロックを利用してシンボルを親機に返送する。子機動作モードでは、２５０ＭＨｚのクロックがタイミング再生回路１０から得られるので、（親機によって送信された）着信シンボルにロックされる。さらに、残りの受信回路および送信回路は同様にして得られた１２５ＭＨｚのクロックからずれて駆動される。それによって親機に返送されるシンボルは確実に適正な周波数で返送される。したがって、オーバーサンプリング・レートが高いことにより電力消費が増大することはない。
【００２９】
ＦＳＥ６によって確実に最適なサンプリング位相がデジタル式に選択される。
【００３０】
受信機２および３１は複数の非同期クロックを必要としない。何故ならば、その代わりに全てのチャネルが同じ速度、および位相でサンプリングする、すなわち２倍でオーバーサンプリングするからである。したがって、単一のクロック・ドメインしかなく、非同期クロックの相互干渉が回避される。さらに着信信号の位相を決定する必要がないので、回路は従来よりもずっと簡単である。
【００３１】
さらに詳細には、受信機内の４つのＡＤＣの全てが着信シンボルから得られた同じ２５０ＭＨｚクロックでクロッキングされる。ＤＡＣおよびデジタル論理はこのクロックの半分のレート・バージョン（１２５ＭＨｚ）でクロッキングされる。これは図２および３に示されている。このように、ＴＸおよびＲＸ回路に共通な単一のクロック・ドメインがあり、デジタル論理切り換えの間の保証されたノイズのない周期中にサンプリングするようにタイミング再生回路およびＡＤＣを設計可能である必要がない。加えて、全てのデジタル論理は同じクロックからずれて動作するので、単一のクロック同期設計でよい。
【００３２】
親機モードでは２５０ＭＨｚのクロックが局部的な外部水晶発振器から得られる。１２５ＭＨｚクロックもこのソースから得られ、受信機および送信機の残りの部分を駆動するために利用される。分数間隔等化器６によって最適なサンプリング位相が確実にデジタル式に選択される。このモードではタイミング再生回路は必要ない。
【００３３】
同期的サンプリングの場合は、有利には着信信号の最適な位相がデジタル・ドメインで再生されなければない。これは下記のように達成される。
１．信号はシンボル・レートの少なくとも２倍のレートでＡＤＣによってサンプリングされる（オーバーサンプリング）。
２．４つの次元のそれぞれについて、サンプリングされた位相から最適な位相を再生するためにデジタル・フィルタリングが行われる。
３．オーバーサンプリングされた信号（シンボル毎に２つのサンプル）がシンボルに変換される。すなわち、ある形式のダウンサンプリングが行われなければならない。
【００３４】
これらの目的を達成するには、分数間隔等化器（ＦＳＥ）を使用するのが特に有利である。ＦＳＥは上記の課題２、３、および１つのデジタル・ブロックでのチャネルの等化を行うという利点を有している。
【００３５】
図４に示すように、同期的に駆動されたＡＤＣからのサンプルは４つのＦＳＥに供給され、これらのＦＳＥはシンボル・レートへとダウンサンプリングする前にこれらのシンボルの補間と等化の双方を行う。ＦＳＥの出力はリンクの遠端で送信された一次元シンボルの推定値である。これらは次に、四次元シンボルの推定値へと結合され、これは次にデコーダ用のＶｉｔｅｒｂｉに送られる。
【００３６】
各ＦＳＥ６は、データ値がシンボル周期未満だけ分離されるフィルタを備えている。これらのデータ値は次に、シンボル・レートにダウンサンプリングされる前にチャネル等化を実行するための係数を用いて直線的に結合される。
【００３７】
デジタル回路はレジスタの間に挿入された組み合わせ論理（ＡＮＤ、ＯＲゲートなど）からなっている。これらのレジスタはクロックの正の端部毎に更新され、それによって組み合わせ論理への入力に新たな信号を配することができる。論理値が（レジスタ出力、またはゲート出力のいずれかで）変化すると、ある程度の電流が電源から引き込まれる。クロックの正の端部の直後に大量の電流が引き込まれ、また引き込まれた電流量がこの時点の後で急激に低下することはよくある。
【００３８】
アナログ回路は線形応答を保ち、満足できる僅かな信号歪みを達成するために正確なバイアスおよび電源に依存している。これを達成するため、ＡＤＣを「ノイズがない周期」、すなわち回路の残りの部分が過剰な電流を引き込まないことが判明している期間に駆動することが望ましい。したがって、大量のデジタル論理を駆動するクロックの正の端部の近傍でＡＤＣを駆動することを避けることが望ましいことは明らかである。
【００３９】
図５は（上の）同期サンプリング方式と（下の）非同期サンプリング方式とがノイズ周期中に駆動されるＡＤＳに関して比較される態様を示している。
【００４０】
先行技術の非同期サンプリング方式の場合はＡＤＣを駆動するために、周波数は同一であるが位相が異なる４つのクロックが必要である。これらのクロックの相対的な位相はランダムに配分されているので、クロック周期に渡って拡散される可能性ある。加えて、受信機のデジタル部分を駆動するにはこれらのクロックの１つ（またはその否定バージョン）が必要である。この場合は、ノイズがない周期中に少なくとも１つのＡＤＣがサンプリングされない確率が高い。これに対して、本発明では全てのＡＤＣがシンボル・レートの数倍であるクロックによって駆動される。デジタル論理を駆動するためにこのクロックよりも遅いバージョンが利用され、それによって全てのＡＤＣはノイズがない周期の近く、またはその周期中に確実に駆動される。したがって、回路は先行技術の場合に生ずるような基板および電源に誘発される大量のノイズをデジタル化しない。
【００４１】
本発明は記載した実施形態に限定されるものではなく、構造と細部を変更してもよい。例えば、本発明をクロックが再生される親機／子機動作用ではない受信機または送信機に応用してもよい。その例が１００ＢＡＳＥ−Ｔイーサーネット標準である。
【図面の簡単な説明】
【００４２】
【図１】ＳＲＳを利用した四次元システムに必要なサンプリングを示す図である。
【図２】子機モード用の受信機および送信機を有する通信回路のブロック図である。
【図３】親機モード用の受信機および送信機を有する通信回路のブロック図である。
【図４】受信機および関連する波形をより詳細に示した図面である。
【図５】ＡＤＣのサンプリング中の切り換えノイズを示した波形の集合である。
【図１】
2005517325.tif 000003
【図２】
2005517325.tif 000004
【図３】
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【図４】
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【図５】
2005517325.tif 000007
【国際調査報告】
2005517325.tif 000008
2005517325.tif 000009
2005517325.tif 000010