(57)【要約】積層チップアセンブリが、誘電体層（２０）上に実装されたチップ（５８）と、誘電体層の周辺領域に端子（２２）が配置されたチップのコンタクトを相互接続する誘電体層上のトレース（３８）とを有する個々のユニット（５６）を含む。トレース（３８ａ、３８ｅ）の少なくともいくつかが、チップセレクトコンタクトをチップセレクト端子に接続するマルチブランチトレースである。ユニットは、上下に積層され、異なるユニットの対応する端子が、はんだボール（７８）または他の伝導性部品によって互いに接続されて、垂直方向バスを形成する。積層前に、個々のユニットのマルチブランチトレースは、個々のブランチ（５０）を破断することによって、選択的に切断されて、異なるユニットにあるチップのチップセレクトコンタクトを異なるチップセレクト端子に接続した状態にすることにより、これらのチップを異なる垂直方向バスに接続する。個々のユニットは、薄いものであることが望ましく、互いに直接に隣接して、積層体内のチップからの熱伝達が良好な高さの低いアセンブリが得られる。
2005506690.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）複数のユニットと、
各ユニットは、（ｉ）少なくとも１つのチップセレクトコンタクトおよび複数の他のコンタクトを有する半導体チップと、（ｉｉ）複数のチップセレクト端子と、複数の他の端子と、前記チップのコンタクトと前記端子との間に電気的に接続されて、回路パネル上または回路パネル中に延びるトレースとを有する回路パネルと
を含み、
ここで、各チップセレクトコンタクトに電気的に接続された前記トレースが、前記セレクトコンタクトに接続された共通セクションと前記チップセレクト端子の異なる端子に接続された複数のブランチとを含むマルチブランチトレースであり、前記各マルチブランチトレースの、全ブランチよりも少ない少なくとも１つのブランチに切断部があることによって、前記チップセレクト端子のすべてよりも少ない端子に前記セレクトコンタクトが接続され、
ここで、前記ユニットが、重ね合わされたユニットの積層体になるよう互いに上下に配置されており、
（ｂ）複数の垂直方向バスを形成するように、前記積層体において前記ユニットの端子を相互接続する垂直方向導体と
を含み、
異なるユニットの前記チップセレクト端子が、前記垂直方向バスに接続され、前記マルチブランチトレースにある前記切断部が、異なるユニットの前記チップセレクトコンタクトが前記垂直方向バスの異なるバスに電気的に接続されるように配設される半導体チップアセンブリ。
【請求項２】
前記各ユニットにおいて、前記各マルチブランチトレースの１つを除くすべてのブランチに切断部があることによって、各チップセレクトコンタクトが、前記ユニットの１つのみの前記チップセレクト端子に接続されるものである請求項１に記載の半導体アセンブリ。
【請求項３】
異なるユニットの前記チップとトレースと端子とは互いに同一のものであるが、前記ユニットの異なるユニットが、異なるユニットの前記チップセレクトコンタクトが前記ユニットの前記回路パネル上の異なる端子に接続されるように切断された異なるブランチを有する点において異なっている請求項１に記載の半導体アセンブリ。
【請求項４】
異なるユニットの対応する端子が上下に配置される請求項３に記載の半導体アセンブリ。
【請求項５】
前記積層体にある前記同一のユニットが最下ユニットを含み、該最下ユニットの前記端子が外部基板への相互接続用に露出される請求項３に記載の半導体アセンブリ。
【請求項６】
前記積層体にある前記同一ユニットが最下ユニットを含み、前記アセンブリが前記最下ユニットの下にあるトランスレータをさらに含み、前記トランスレータが前記垂直バスに接続されたコンタクトパッドと該コンタクトパッドに接続された端子とを有し、前記トランスレータの前記端子が外部基板への接続用に露出される請求項３に記載の半導体アセンブリ。
【請求項７】
前記積層体にある前記同一ユニットが最下ユニットを含み、前記アセンブリが前記最下ユニットの下にある追加のユニットをさらに含み、前記追加ユニットが半導体チップと外部基板への接続用に露出された端子を有する回路パネルとを含み、前記追加ユニットの前記端子が前記積層体にある前記同一ユニットの前記端子とは異なるパターンに配置され、前記追加ユニットの前記端子の少なくともいくつかが前記垂直方向バスに電気的に接続され、前記追加ユニットの前記端子の少なくともいくつかが前記追加ユニットの前記チップに電気的に接続される請求項２に記載の半導体アセンブリ。
【請求項８】
前記各ユニットの前記回路パネルが、前記トレースと前記端子とを構成する電気的に伝導性の材料の層を１つだけ含む請求項１に記載の半導体アセンブリ。
【請求項９】
前記各ユニットの前記回路パネルが、厚みが約１００μｍ未満の誘電体層を含む請求項８に記載の半導体アセンブリ。
【請求項１０】
前記１つのユニットの前記チップが前記ユニットの誘電体層と前記ユニットの隣接するユニットの誘電体層との間に配置され、前記誘電体層の対応する表面間の垂直方向の距離が前記ユニットにある前記半導体チップの厚みよりも大きい２５０μｍ以下である請求項９に記載の半導体アセンブリ。
【請求項１１】
前記ユニットの隣接するユニットにある対応する機構間の垂直方向の間隔距離が、各チップの厚みよりも大きい２５０μｍ以下である請求項１０に記載の半導体アセンブリ。
【請求項１２】
前記各ユニットの前記回路パネルが少なくとも１つの切断孔がある誘電体層を含み、前記切断部が前記切断孔に形成されるものである請求項１に記載の半導体アセンブリ。
【請求項１３】
前記各ユニットの前記回路パネルが、エッジと、前記エッジの１つ以上から内向きに延びる１つ以上のノッチとを有し、前記切断部が前記ノッチに形成されるものである請求項１に記載の半導体アセンブリ。
【請求項１４】
前記各ユニットの前記端子が、前記回路パネルの第１のエッジに隣接して配置された端子の第１の外側の列を含み、前記端子の第１の外側の列が、前記第１のエッジから離れた第１の内側境界を画定し、前記ブランチの少なくともいくつかが、前記第１の内側境界を越えて外向きに延びた外側部分を有し、前記ノッチの少なくとも１つが、少なくとも１つの前記外側部分に少なくとも１つの切断部を画定するものである請求項１３に記載の半導体アセンブリ。
【請求項１５】
前記各ユニットの前記端子が、前記ユニットの前記回路パネルの第１のエッジに隣接して配置された端子の第１の外側の列を含み、前記第１のエッジが、前記第１のエッジの残りから外向きに延びる少なくとも１つの突出部を有し、前記ブランチの少なくとも１つが、前記突出部へと延びる請求項１３に記載の半導体アセンブリ。
【請求項１６】
前記各ユニットの前記回路パネルが実質的に平坦であり、前記各回路パネルの前記突出部が前記回路パネルの平面から垂直方向に突出するものである請求項１５に記載の半導体チップアセンブリ。
【請求項１７】
半導体チップアセンブリの製造方法であって、
（ａ）少なくとも１つのチップセレクトコンタクトおよび複数の他のコンタクトを有する少なくとも１つの半導体チップと、複数のチップセレクト端子、複数の他の端子、および前記端子に接続された回路パネル上または回路パネル内に延びるトレースを有する回路パネルとを各々が含む複数のユニットを積層するステップであって、前記各パネルの少なくとも１つのトレースが、複数のチップセレクト端子に関連付けられたマルチブランチトレースであり、該マルチブランチトレースの各々が、共通セクションと、前記チップセレクト端子の異なる端子に接続された複数のブランチとを含み、各ユニットにある前記少なくとも１つのチップの前記コンタクトを前記ユニットにある前記回路パネルのトレースに接続することによって、前記マルチブランチトレースの共通セクションに各チップセレクトコンタクトを接続するステップと、
（ｂ）各マルチブランチトレースの前記共通セクションが、前記マルチブランチトレースに関連付けられた前記チップセレクト端子のすべてより少ない端子に接続されるように、前記マルチブランチトレースの前記ブランチを選択的に切断するステップと、
（ｃ）垂直方向バスを形成するように、異なるユニットの端子を互いに相互接続するステップとを含み、異なるユニットにあるチップの前記チップセレクト端子が前記垂直方向バスの異なるバスに接続されるように、前記選択的に切断するステップおよび前記相互接続するステップが実行されるものである半導体チップアセンブリの製造方法。
【請求項１８】
前記回路パネルが、前記選択的に切断するステップの前に互いに同一のものである請求項１７に記載の方法。
【請求項１９】
前記積層ステップが、異なるユニットにある回路パネルの対応する端子を互いに位置合わせすることを含む請求項１８に記載の方法。
【請求項２０】
前記選択的に切断するステップが、前記各マルチブランチトレースの前記共通セクションが前記トレースを担持する前記回路パネルの１つのセレクト端子だけに接続されるように実行されるものである請求項１７に記載の方法。
【請求項２１】
前記ユニットを形成するステップをさらに含み、前記ユニットを形成する前記ステップが、ツールを用いて前記トレースに前記チップを接続することを含み、前記選択的に切断するステップが、前記ツールを前記マルチブランチトレースの前記ブランチと係合することによって実行されるものである請求項１７に記載の方法。
【請求項２２】
チップを回路パネルに接続することによって、前記ユニットを形成するステップをさらに含み、前記選択的に切断するステップが、前記ユニットを形成する前記ステップの後に実行されるものである請求項１７に記載の方法。
【請求項２３】
前記選択的に切断するステップが、前記積層ステップと同じ施設において実行される請求項１７に記載の方法。
【請求項２４】
前記選択的に切断するステップの前に、前記ユニットが、同一のチップと、同一の端子と、前記チップのコンタクトと端子との間の同一の接続とを含む請求項１７に記載の方法。
【請求項２５】
前記選択的に切断するステップの前に、相互に交換可能な部品として、前記ユニットを取り扱いストックするステップをさらに含む請求項２４に記載の方法。
【請求項２６】
複数のユニットの前記回路パネルが連続的または半連続的なシートの部分であるように前記ユニットを与えるステップと、前記シートから前記回路パネルを切り離すステップとをさらに含み、前記選択的に切断するステップが前記切り離しステップと同時に実行されるものである請求項１７に記載の方法。
【請求項２７】
前記選択的に切断するステップの前に、前記回路パネルが前記回路パネルを通って延びる切断開口を有し、前記マルチブランチトレースの前記ブランチが前記切断開口にわたって延び、前記選択的に切断するステップが前記切断開口においてマルチブランチトレースのブランチを破断することを含む請求項１７に記載の方法。
【請求項２８】
前記選択的に切断するステップが、前記マルチブランチトレースの領域を除去すると同時に、前記切り離し領域の下にある前記回路パネルの部分を除去することによって、マルチブランチトレースのブランチを切り離すことを含む請求項１７に記載の方法。
【請求項２９】
前記除去ステップが、エッジにおいて前記回路のパネルの部分を除去することを含む請求項２８に記載の方法。
【請求項３０】
（ａ）複数のユニットを含み、各ユニットが、
（ｉ）前面上にコンタクトを有する半導体チップと、
（ｉｉ）中央領域および周辺領域を有する回路パネルとを含み、前記パネルが、第１および第２の表面を有する誘電体層と、前記中央領域にある前記第１および第２の表面間に延びる少なくとも１つのボンドウィンドウと、前記周辺領域にある前記第１および第２の表面間に延びる複数の端子孔とを含み、前記各パネルが、該端子孔に位置合わせあされた複数の端子パッドと前記パネルに沿って水平方向に延びる複数のトレースとを規定する単一の金属化層を含み、前記チップが、前記中央領域にある前記パネルの表面の方へ前記チップの前記前面を対面させて配置され、前記チップの前記コンタクトが、前記少なくとも１つのボンドウィンドウにおいて前記パネルの前記トレースに接続され、
前記ユニットが、１つのユニットにおけるチップの背面が次の隣接するユニットにある誘電体層の表面に対面するように、積層体に互いに重なり合わされ、前記ユニットが前記トレースによって占められた前記中央領域の少なくとも部分に互いに担持され、前記ユニットの前記端子が互いに整列され、
（ｂ）前記ユニットの端子と、前記パネルの前記端子孔を通って隣接するユニットの接続端子との間に配置された複数の伝導性集合体を含むものである半導体チップアセンブリ。
【請求項３１】
各ユニットにある前記トレースが、前記ユニットにある前記誘電体層の前記第１の表面に沿って延び、各ユニットにある前記チップの前記前面が、前記ユニットにある前記誘電体層の前記第２の表面に対面するものである請求項３０に記載の半導体チップアセンブリ。
【請求項３２】
前記ユニットの少なくともいくつかが、前記ユニットの前記トレースの上にある熱伝達層を含み、前記ユニットが、前記熱伝達層を通して互いに担持されるものである請求項３１に記載の半導体チップアセンブリ。
【請求項３３】
前記熱伝達層の少なくともいくつかが、前記ボンドウィンドウにわたって延び、前記ボンドウィンドウにわたって前記領域において実質的に平坦である請求項３２に記載の半導体チップアセンブリ。
【請求項３４】
前記ボンドウィンドウを少なくとも部分的に充填するカプセル封入材をさらに含む請求項３３に記載の半導体チップアセンブリ。
【請求項３５】
前記回路パネルの各々が前記トレースと一体形成された複数のリードを含み、前記リードが前記回路パネルの前記少なくとも１つのボンドウィンドウ内へと延びる請求項３０に記載の半導体チップアセンブリ。
【請求項３６】
（ａ）複数のユニットと、
ここで、各ユニットは、
（ｉ）前面上にコンタクトを有する半導体チップと、
（ｉｉ）中央領域および周辺領域を有する回路パネルと、ここで、前記パネルは、第１および第２の表面を有する誘電体層と、前記中央領域にある前記第１および第２の表面間に延びる少なくとも１つのボンドウィンドウと、前記周辺領域にある前記第１および第２の表面間で露出された複数の端子パッドと、前記パネルに沿って水平方向に延びる複数のトレースとを含み、前記チップは、前記中央領域にある前記誘電体層の前記第２の表面の方へ前記チップの前記前面を対面させて配置され、前記チップの前記コンタクトは、前記少なくとも１つのボンドウィンドウにおいて前記パネルの前記トレースに接続されており、
（ｉｉｉ）前記少なくとも１つのボンドウィンドウにあるカプセル封入材と、ここで、該カプセル封入材が、前記誘電体層の前記第１の表面と実質的に同一平面上にある表面を規定しており、
を含み、
前記ユニットは、１つのユニットにおけるチップの背面が次の隣接するユニットにある誘電体層の表面に対面するように、積層体に互いに重なり合わされ、前記ユニットは、前記トレースによって占められた前記中央領域の少なくとも部分に互いに担持され、前記ユニットの前記端子は、互いに整列されており、
（ｂ）前記ユニットの端子と、互いに隣接するユニットの接続端子との間に配置された複数の導電性集合体と
を含んでなる半導体チップアセンブリ。
【請求項３７】
前記各誘電体層の厚みが、約１００μｍ未満である請求項３６に記載の半導体チップアセンブリ。
【請求項３８】
前記１つのユニットの前記チップが、前記ユニットの誘電体層と前記ユニットの隣接するユニットの誘電体層との間に配置され、前記誘電体層の対応する表面間の垂直方向の距離が、前記ユニットにおける前記半導体チップの厚みより大きい２５０μｍ以下である請求項３６に記載の半導体チップアセンブリ。
【請求項３９】
前記ユニットの隣接するユニットにある対応する機構間の垂直方向の間隔距離が、各チップの厚みより大きい２５０μｍ以下である請求項３６に記載の半導体チップアセンブリ。
【請求項４０】
前記各ユニットが、前記少なくとも１つのボンドウィンドウおよび前記ユニットの前記カプセル封入材の上にある実質的に平坦な熱伝達層をさらに含む請求項３６に記載の半導体チップアセンブリ。
【請求項４１】
交換可能な半仕上げユニットの製造過程集合体であって、前記各ユニットが、少なくとも１つのチップセレクトコンタクトおよび複数の他のコンタクトを有する少なくとも１つの半導体チップと、複数のチップセレクト端子、複数の他の端子、および前記端子に接続された回路パネル上または回路パネル内に延びるトレースを有する回路パネルとを含み、前記各パネルの少なくとも１つのトレースが、共通セクションと前記チップセレクト端子の異なる端子に接続された複数のブランチとを有するマルチブランチトレースであり、各ユニットにある前記少なくとも１つのチップの前記コンタクトが、前記ユニットにある前記回路パネルのトレースに接続されることによって、各チップセレクトコンタクトが、マルチブランチトレースの前記共通セクションに接続され、前記ユニットが、同一のチップ、同一の端子、および前記チップのコンタクトと端子との間の同一の接続を含み、前記個々のユニットが、前記ユニットの対応する端子を互いに接続させて、上下に積層するようにされた製造過程集合体。
【請求項４２】
複数の前記ユニットの前記回路パネルが、共通のシートの部分である請求項４１に記載のユニットの製造過程集合体。
【請求項４３】
前記シートが、前記トレースおよび前記端子を画定する金属性の層を１つだけ含む請求項４１に記載のユニットの製造過程集合体。
【請求項４４】
前記各回路パネルが、厚みが１００μｍ未満の誘電体層を含む請求項４３に記載のユニットの製造過程集合体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路の作製に用いることができる。
【背景技術】
【０００２】
半導体チップは、典型的に、比較的に大きな前面および背面と小さなエッジ表面とを備えた、薄く平坦なものである。チップは、前面上にコンタクトを有する。チップは、典型的に、外部回路との接続に適した端子を有するパッケージングされたチップとして与えられる。パッケージングされたチップは、典型的に、平坦な本体の形のものである。通常、パッケージングされたチップは、回路基板の表面上にアレイ状に配設される。回路基板は、回路基板の表面に平行な水平方向に延びる、通常、「トレース」と呼ばれる導電体を有するとともに、トレースに接続されたコンタクトパッドまたは他の導電性部品を有する。パッケージングされたチップには、回路基板の表面に対面する端子担持面が実装され、各パッケージングされたチップ上の端子は、回路基板のコンタクトパッドに電気的に接続される。
【０００３】
典型的に、このようにして、メモリチップが実装される。パッケージングされていないメモリチップは、典型的に、多数のデータコンタクトと、１以上のセレクトコンタクトとを有する。チップは、１以上のセレクトコンタクトに適切な信号が適用されなければ、データ端子に現れるデータまたはコマンドを無視するように取り決められる。従来のパッケージングされたメモリチップは、データコンタクトに接続されたデータ端子を有し、セレクトコンタクトに接続されたセレクト端子を有する。従来のシステムにおいて、多数の同一のパッケージングされたメモリチップは、さまざまなパッケージングされたチップの対応するデータ端子を共通するトレースに接続し、さまざまなチップのセレクト端子を固有の導体に接続してアレイ状に接続することができることによって、各導体が、１つのチップおよび１つだけのチップに関連付けられる。共通するトレース上のデータを供給し、データが書き込まれる特定のチップに関連する固有のトレース上の選択信号を適用することによって、個々のチップにデータを書き込むことができる。残りのチップは、データを無視することになる。特定のチップからデータを読み出すためには、逆のプロセスが用いられる。このような回路は、従来の水平方向チップアレイを用いて、アレイ状のチップのすべてに対して同一のチップパッケージを用いることにより、容易に組み立てることができる。
【０００４】
従来の構成において、回路基板の理論上の最小面積は、個々のチップパッケージの端子担持表面のすべてを総計した面積に等しい。実際には、回路基板は、この理論上の最小値よりわずかに大きいはずである。回路基板上のトレースは、典型的に、大きな長さとインピーダンスとを有するため、トレースに沿って信号を伝播させるためには、かなりの時間が必要である。これは、回路の動作速度を制限してしまう。
【０００５】
これらの欠点を解消するために、さまざまなアプローチが提案されてきている。このようなアプローチのうちの１つは、共通するパッケージにおいて、複数のチップを上下に「積層（stack）」することである。パッケージ自体は、回路基板のコンタクトパッドに接続された垂直方向に延びる導体を有する。パッケージ内の個々のチップは、これらの垂直方向に延びる導体に接続される。チップの厚みが水平方向の寸法よりも実質的に小さいため、回路基板上のトレースよりも内部導体を短くすることができ、このことは、従来の構成では、同数のチップを接続するために要求されている。例えば、積層パッケージの例が、米国特許第５，８６１，６６６号公報と、米国特許第５，１９８，８８８号公報と、米国特許第４，９５６，６９４号公報と、米国特許第６，０７２，２３３号公報と、米国特許第６，２６８，６４９号公報とに示されている。これらの特許のいくつかの実施形態において示されている積層パッケージは、その各々が単一チップとユニット端子を有するパッケージ部品とを含む個々のユニットを備えることによって作製される。各ユニット内において、チップのコンタクトはユニット端子に接続される。ユニットは上下に積層される。各ユニットのユニット端子は、他のユニットの対応するユニット端子に接続される。接続されたユニット端子は、バスとも呼ばれる積層パッケージの垂直方向導体を形成する。
【０００６】
しかしながら、個々の選択接続を有する回路を積層パッケージが備えると、複雑性がさらに増してしまう。垂直方向導体が、さまざまなユニットの端子を介して延びているため、チップのコンタクトと積層体にある各ユニットのユニット端子との間の相互接続は、特有の垂直方向導体への接続を与えるために異なるものであるべきである。例えば、選択信号を伝えるための４つの垂直方向バスを有する４チップ積層体において、最下部ユニットが、バス番号１の部分を形成するユニット端子に接続されたチップのセレクトコンタクトを有し、次のユニットが、バス番号２を形成する端子に接続されたチップの対応するセレクトコンタクトを有し、以下のユニットも同様に有する場合がある。このようにユニットをカスタマイズする必要があると、製造プロセスの複雑性が増してしまう。例えば、米国特許第４，９５６，６９４号公報には、各ユニットに中間端子セットを備えたチップキャリヤを有するユニットが記載されている。これらの中間端子は、チップ上のコンタクトに接続され、ユニットの端子にも接続される。相互接続はワイヤボンドによって作られる。ワイヤボンドのパターンはユニットごとに異なる。この構成では、本質的に、比較的に大きなチップキャリヤが必要であるため、コストおよびパッケージの容積（bulk）が増大する。さらに、製造業者は、多数の異なるワイヤボンドユニットを取り扱い、ストックしなければならない。Ｓｕｇａｎｏらの米国特許第５，１９８，８８８号公報では、さまざまなユニットにおいて個別化されたチップキャリヤが使用されている。これらのチップキャリヤは、セレクトコンタクトと関連する端子とに対して異なる相互接続パターンを規定するいくつかのリードを有する。この場合においても、製造プロセスのコストおよび複雑性が増大する。米国特許第６，２６８，６４９号公報および米国特許第６，０７２，２３３号公報でも、同様にカスタマイズされたユニットが使用されている。積層パッケージにおいてカスタマイズされたユニットを与えることに関連するコストの削減および複雑性の低減が望まれる。
【０００７】
また、小型の積層パッケージを提供し、積層体内のチップから外部環境、例えば、回路基板やパッケージの上部にある熱スプレッダへの熱伝達が良好な積層パッケージを提供することが望まれる。さらに、容易に入手可能な機器と容易に製造可能な構成部品とを用いて、このようなパッケージを提供することが望まれる。
【発明の開示】
【０００８】
本発明の１つの態様により、複数のユニットを組み込んだ半導体チップアセンブリが提供される。各ユニットは、少なくとも１つのセレクトコンタクトと複数の他のコンタクトとを有する半導体チップを含むことが望ましく、複数のチップセレクト端子と複数の他の端子とともに、パネル上またはパネルに延びるトレースを有する回路パネルも含む。トレースは、チップのコンタクトと端子との間に電気的に接続される。チップの各チップセレクトコンタクトに電気的に接続されたトレースは、チップのセレクトコンタクトに接続された共通のセクション（section）と、回路パネル上のチップセレクト端子の異なるものに接続された複数のブランチとを含むマルチブランチトレース(multi-branch trace)であることが望ましい。アセンブリにおいて、望ましくは、少なくとも１つのブランチであるが、このような各マルチブランチトレースのブランスのすべてより少ないブランチに切断部があることにより、セレクトコンタクトは、パネル上のチップセレクト端子のすべてより少ないものに接続され、最も好ましくは、各チップセレクトコンタクトは、ユニットのパネルの１つのみのチップセレクト端子に接続される。ユニットは、重なり合ったユニットの積層体になるよう互いに上下に設けられる。アセンブリは垂直方向導体をさらに含み、垂直方向導体の各々は、互いに積層体内のユニットの対応する端子を接続して、複数の垂直方向バスを形成する。マルチブランチトレースと切断されたブランチとにより与えられる個々のユニット内での選択的な接続により、異なるユニットにあるチップのチップセレクトコンタクトは、垂直方向バスの異なるものに電気的に接続される。この構成により、個々のチップに伝達されなければならないチップセレクト信号と他の信号との選択的なルート決定が得られる。各チップ上の残りのコンタクトは、他のユニットにあるチップ上の対応するコンタクトと並列接続されるため、さまざまなチップの残りのコンタクトに信号を並列して伝達することができる。これにより、要求される選択的なルート決定が得られる。
【０００９】
最も好ましくは、積層体にある異なるユニットのチップとトレースと端子とは、異なるユニットの異なるチップセレクトコンタクトが、このようなユニットの回路パネル上の異なる端子に接続されるように切断されたマルチブランチトレースの異なるブランチをユニットの異なるものが有することを除いて同一のものである。最も好ましくは、各ユニットの回路パネルは、約１００μｍの厚みより薄いことが望ましい誘電体層を含む。ユニットの隣接するいくつかの機構または要素（features）の間隔に対応する垂直方向の間隔距離は、約２５０μｍ以下であり、好ましくは、各ユニットのチップの厚みよりも大きい約２００μｍである。したがって、アセンブリの全高（overall height）は比較的に低い。
【００１０】
各回路パネルにある誘電体層が切断孔または開口を有していてもよく、マルチブランチトレースのブランチにある切断部がこのような切断孔に形成されていてもよい。典型的には、プロセスの後段階において、ユニットの製造時またはブランチの切断時に、切断孔を誘電体層に形成することができる。ある構成において、各ユニットの回路パネルはエッジを有し、切断孔は１つ以上のエッジから内向きに延びるノッチの形で与えられる。このようなユニットの端子は、回路パネルのエッジに隣接して設けられた外側の列を含んでいてもよく、マルチブランチトレースのブランチは、端子の外側の列へ外向きに延びるか、またはそれを越える部分を有していてもよい。この場合には、ノッチが端子の外側の列を越えて内向きに延びる必要がないため、マルチブランチリードの切断部を容易に形成することができる。
【００１１】
本発明のさらなる態様により、半導体チップアセンブリの製造方法が提供される。本発明のこの態様による方法は、複数のユニットを与えるステップを含む。この場合も、各ユニットは、少なくとも１つのチップセレクトコンタクトと複数の他のコンタクトとを有する少なくとも１つの半導体チップを含むことが望ましく、チップセレクト端子と他の端子と端子に接続されたパネル上またはパネル内に延びるトレースとを有する回路パネルを含む。上述したように、各パネルの少なくとも１つのトレースは、共通のセクションと、チップセレクト端子の異なるものに接続された複数のブランチとを含むマルチブランチトレースであることが望ましく、各ユニットにある少なくとも１つのチップのコンタクトは、チップセレクトコンタクトが、マルチブランチトレースの共通するセクションに接続されるように、そのユニットにある回路パネルのトレースに接続される。本発明のこの態様による方法は、各ユニットにあるマルチブランチトレースの共通するセクションが、そのユニットのチップセレクト端子のすべてより少ないものに接続されるように、マルチブランチトレースのブランチを選択的に切断するステップを含むことが望ましい。この方法は、ユニットを積層し、異なるユニットの端子を互いに相互接続して、垂直方向バスを形成するステップを含むことが好ましい。
【００１２】
選択的に切断するステップは、異なるユニットにあるチップのチップセレクト端子が、垂直方向バスの異なるものに接続されるように実行されることが望ましい。マルチブランチトレースを選択的に切断するステップの前に、ユニットは互いに実質的に同一のものであることが最も好ましい。ユニットの形成中または形成後の任意の時にマルチブランチトレースを選択的に切断するステップを実行することができる。ある構成において、ユニットを与えるステップは、サーモソニックボンディングツールなどのツールを用いてチップをトレースに接続することを含み、ブランチを選択的に切断するステップは、同一の処理動作の一環として、同じツールをブランチに関与させることにより実行される。
【００１３】
別の構成において、ブランチを選択的に切断するステップは、例えば、積層ステップの直前のように、後に実行される。したがって、相互に交換可能な部品として取り扱われストックされうる実質的に同一の部品としてユニットが与えられてもよい。この場合も、さまざまなユニットの誘電体層は、誘電体層を通って延びる切断開口を含んでもよく、マルチブランチトレースのブランチは、切断ステップの前に、これらの切断開口にわたって延びてもよい。ブランチを選択的に切断するステップは、これらの切断開口でブランチを破断することを含みうる。この代わりに、例えば、各マルチブランチトレースの小さな領域とこれらの領域の下にある誘電体層の部分とを除去することによって、例えば、トレースのブランチを破断しながら回路パネルをパンチングして切断開口を形成することによって、ブランチが破断されると同時に切断開口が形成されていてもよい。
【００１４】
ユニットは、互いに実質的に同一のものであり、ブランチを切断するステップを含むステップまで互いに交換可能な部品としての取り扱いが可能であるため、商業上でのユニットの取り扱いおよびストック（stock）が実質的に単純化される。例えば、ユニットは、ベア半導体チップを取り扱い、ベア半導体チップを個々のユニットの回路パネルに実装するようにされたチップパッキング工場で製造できる。積層動作は、パッキングされたチップを回路基板に表面実装するように適応されたツールおよび機器を有する回路基板スタッフィング工場において実行することができる。実際、積層動作は、アセンブリを回路基板に実装すると同時に実行することができる。例えば、ユニットは積層可能であり、さまざまなユニットを接合するはんだボールは、積層体の底部ユニットを回路基板に接合するはんだボールがリフロー接合されると同時に、リフロー接合することができる。
【００１５】
本発明のさらなる態様により、上述したように積層プロセスおよびアセンブリにおいて使用可能で交換可能な半仕上げユニット（semi-finished unit）である仕掛りあるいは製造過程中の集合体（in-process collection）が提供される。
【００１６】
本発明のさらなる態様において、追加の半導体チップアセンブリが提供される。本発明のこの態様によるチップアセンブリが、複数のユニットをさらに含み、各ユニットは、前面上にコンタクトを有する半導体チップを含み、中央部分および周辺領域を有する回路パネルを含む。パネルは、第１および第２の表面と、中央領域において第１および第２の表面間に延びる、少なくとも１つのボンドウィンドウを有する誘電体層とを含む。パネルは周辺領域に複数の端子をさらに含み、端子は第１および第２の両方の表面に露出される。好ましくは、誘電体層は周辺領域において第１および第２の表面間に延びる複数の端子孔を有し、端子は端子孔と整列されたパッドとを有する。チップは、チップの前面が中央領域においてパネルの表面の方へ対面するように設けられ、チップのコンタクトは、少なくとも１つのボンドウィンドウにおいてパネル上のトレースに接続される。１つのユニットにあるチップの背面が次に隣接するユニットにある誘電体層の表面の方へ対面するように、ユニットは積層体に互いに重ね合わされる。いくつかのユニットが、トレースが占める中央領域の少なくとも一部分において互いに支えあっていることが最も好ましい。複数の導電性集合体（conductive mass）が、ユニットの端子間に設けられ、隣接するユニットの端子を互いに接続する。
【００１７】
１つの構成において、各ユニットのトレースはそのユニットにある誘電体層の第１の表面に沿って延びており、各ユニットにあるチップの前面はそのユニットにある誘電体層の第２の表面の方に対面する。このタイプのチップアセンブリにおいて、ユニットの少なくともいくつかがこのようなユニットのトレース上にある熱伝達層を含むことが望ましく、これらのユニットは熱伝達層（heat transfer layer）を介して互いに支えあう。したがって、このような各ユニットの熱伝達層は、次の隣接ユニットにあるチップの背面と隣接することが望ましい。これらのユニットの熱伝達層は、これらのユニットの誘電体層にあるボンドウィンドウにわたって延びていることが望ましく、少なくとも、ボンドウィンドウにわたって延びている領域において実質的に平坦である。このようなユニットは、ボンドウィンドウを少なくとも部分的に充填するカプセル封入材をさらに含むことが望ましい。製造中、カプセル封入材が誘電体層を越えて突出しないようにするためにカプセル封入材を閉じ込めるマスキング層として熱伝達層が作用してもよい。以下にさらに記載するように、平坦な熱伝達層により、ユニットが互いに密接して係合して、隣接するユニット間の熱的接触を良好にすることができるようになる。これらの機構は、アセンブリの高さを低くすることに貢献し、アセンブリ内のチップからの放熱を効果的に促進させる。
【００１８】
本発明のさらなる態様によるアセンブリにおいて熱伝達層が存在してもよいし省略されてもよいが、カプセル封入材は、誘電体層の第１の表面と実質的に同一平面上にあるか、このような表面に対して窪みが作られた表面を規定する。熱伝達層が省略される場合には、各ユニットの誘電体層は、次の隣接ユニットにあるチップの背面上に直接に支持されていてもよい。
【００１９】
本発明の上記および他の目的と特徴と利点とは、添付の図面を参照しながら、以下に示す好適な実施形態の詳細な記載からさらに容易に明らかになるであろう。
【発明を実施するための最良の形態】
【００２０】
本発明の１つの実施形態によるパッケージは、各々が回路パネルの形をした複数のパッケージ部品２０を用いる。このような各回路パネルは、例えば、約２５〜１００μｍの厚みであり、最も好ましくは２５〜７５μｍの厚みである、強化または非強化ポリイミドやＢＴ樹脂等の層のような薄い可撓性の誘電体テープの形をした誘電体層を含みうる。この代わりに、各パネルは、例えば、ＦＲ−４またはＦＲ−５基板等の繊維ガラス強化エポキシなどの誘電体を含みうる。パネルは、パネルのエッジ２４に隣接したパネルの周辺領域内の列に設けられた多数の端子２２を有する。図示した実施形態において、端子列が、すべての４つのエッジに沿って設けられる。しかしながら、端子は、エッジのすべてより少ないものに隣接して設けられ、例えば、パネルの２つの対向するエッジに隣接した２つの列に設けられることができる。各端子２２は、（図１に示す表面のように）パネルの第１の表面上の銅または他の適切な金属材料からなる平坦で比較的に薄いディスクの形をしたものでありうる。図２に最良に示すように、パネルは、端子２２に位置合わせされ貫通して達する穴２８をさらに有する。このような穴の各々は、パネルの第１の表面２６とそれに対向する第２の表面３０との間に広がっている。
【００２１】
各パネル２０は、パネルの中央に隣接して延びる細長いボンドウィンドウ３２をさらに有する。パネルは、多数のリード３６をさらに有する。各リードは、パネルの第１の表面３２に沿って延びるトレース３８と、ボンドウィンドウにわたってトレースから突出するトレースと一体形成された接続セクション４０とを含む。図１に示すような組み立てられていない状態において、各接続セクションは、ボンドウィンドウの反対のトレース３８の側から突出するアンカセクション４４に、折り曲げ可能な部品４２によって接続される。トレースとアンカ部分とは、ボンドウィンドウの長さに沿って延びる列に配設される。異なるトレースが、ボンドウィンドウの対向する側に延びるため、接続セクション４０のいくつかが一方側からボンドウィンドウに突出するのに対して、その他は反対側からボンドウィンドウに突出する。トレースとそれらの接続セクションとの構成は、実質的に、米国特許第５，４８９，７４９号公報に示すようなものであってもよく、これを引用することにより本明細書の一部をなすものとする。
【００２２】
端子２２は、第１のセレクト端子セット２２Ａ〜２２Ｄと、第２のセレクト端子セット２２Ｅ〜２２Ｈとともに、本願明細書において、例えば、端子２２Ｊおよび２２Ｋ等の非セレクト端子と呼ばれる他の端子を含む。各トレース３８は、接続セクション４０に隣接し、そこに接続された共通のセクション４６を含む。トレースのいくつかは、非セレクト端子に接続される。これらのトレースは、関連する端子、例えば、端子２２Ｊおよび２２Ｋまで延びる共通のセクション４６を有するため、このような各トレースの共通セクション４６は非セレクト端子に直接接続される。
【００２３】
セレクト端子に関連付けされたこれらのトレース３８は、マルチブランチトレース５０である。このような各マルチブランチトレースは、共通のセクション４６に接続され、関連付けられたセレクト端子の１つに接続された複数のブランチを有する。例えば、トレース３８Ａは、セレクト端子２２Ａに接続されたブランチ５０Ａと、セレクト端子２２Ｂに接続されたブランチ５０Ｂと、セレクト端子２２Ｃに接続されたブランチ５０Ｃと、セレクト端子２２Ｄに接続されたブランチ５０Ｄとを含む。トレース３８Ａは、共通のセクション４６Ａに対して交差して延び、共通のセクションとさまざまなブランチ５０Ａ〜５０Ｄとを相互接続する分配セクション５２Ａをさらに含む。また、端子２２Ｅ〜２２Ｈと関連付けられたトレース３８Ｅは、マルチブランチトレースであり、同様のブランチ５０Ｅ〜５０Ｈのセットおよび分配セクション５２Ｅを有し、ブランチ５０Ｅ〜５０Ｈのすべては、トレースの共通のセクション４６Ｅとその接続セクション４０Ｅとに接続される。パネル２０の誘電体は、各マルチブランチトレース３８のブランチ５０に位置合わせされた切断孔５４を有するため、このような各ブランチは、切断孔にわたって延びる。切断孔は、セレクト端子２２Ａ、２２Ｂなどに隣接して設けられる。
【００２４】
トレースおよび接続セクションを含む端子およびリードは、パネルの第１の表面上の金属要素（metallic feature）の単一層として形成される。これらの金属要素の厚みは、約３０μｍ未満であることが望ましく、典型的には、約５〜２５μｍ、例えば、約２０μｍである。任意選択的に、薄い接着層（図示せず）が、誘電体層２０と金属層との間に設けられていてもよい。また、この接着層も、実行可能な限り薄いものでなければならず、約１５μｍ以下のものが望ましい。端子およびトレースは、テープ自動ボンディングテープなどの製造において使用される従来のプロセスによって、例えば、銅または他の金属層と、パネルを形成する誘電体材料とを含むラミネートをエッチングして金属層の一部分を除去することによって形成することができる。この代わりに、端子およびトレースは、無電解メッキおよび／または電気メッキなどの堆積プロセスによって形成することができる。ボンドウィンドウと端子に関連付けられた穴と切断孔とは、誘電体材料をエッチングするか、または除去することによって形成されていてもよい。
【００２５】
積層チップアセンブリは、複数のユニット５６を含む（図２）。特に明記しない限り、各ユニット５６は、積層体にある他の各ユニット５６と同一のものである。このような各ユニットは、図１を参照して上述したようなパネルまたはチップキャリヤ２０と、そのパネルに関連付けられたチップ５８とを含む。このような各チップは、前面またはコンタクト支持表面６０および背面６２を有する。各チップの前面６０は、チップの中央に隣接した列に配設されたコンタクト６４を有する。また、チップは、前面および背面６２の境界を定めるエッジ６６を有する。（前面６０と背面６２との間の寸法である）チップの厚みｔは、典型的には、チップの他の寸法よりも実質的に小さい。例えば、典型的なチップは、厚みが約１００〜５００ミクロンであり、（前面および背面の平面での）水平方向の寸法が約０．５ｃｍ以上でありうる。チップの前面６０は、関連付けされたパネル２０の第２の表面３０の方へ対面する。
【００２６】
チップと各ユニットのパネルとの間に、接着層６８が設けられる。接着層６８は、ボンドウィンドウに位置合わせされた孔を規定する。組み立て時にチップとパネルとの間に液体またはジェル材料を適用することによって、または、層間に小さな弾性部品アレイなどの多孔層を与え、例えば、米国特許第５，６５９，９５２号公報および米国特許第５，８３４，３３９号公報のいくつかの実施形態において教示されたような層に流動可能な材料を注入することによって、接着層６８を与えることができ、引用することにより本明細書の一部をなすものとする。しかしながら、１つ以上の固体パッドまたは半固体パッドが、最終製品の所望の接着層と実質的に同じ水平方向の広がりをもつように、接着層が与えられる。これらのパッドは、組み立て中に、チップとパネルとの間に配置される。例えば、チップがパネルと並置される前に、パネルまたはチップに対してパッドを予め組み立ててもよい。このような固体パッドまたは半固体パッドは、チップおよびパネルに対して非常に正確に配置することができる。これにより、パッドエッジの公称位置と端子との間に小さな隙間しかない場合であっても、パッドが端子２２を覆わないようにされる。このようなパッドは、未硬化層または部分的な硬化層と、例えば、米国特許第６，０３０３，８５６号に記載されるような他の接着促進機構を含んでよく、この内容全体を引用することにより本願明細書の一部をなすものとする。この代わりにまたはさらに、片面または両面上の流動可能な接着薄層をパッドに設けることができ、この層は、米国特許第５，５４８，０９１号公報に記載されるように非均一の層であってもよく、この内容全体を引用することにより本願明細書の一部をなすものとし、これによって、組み立て中に、層におけるガスの取り込みが防止される。接着層６８は、例えば、厚みが約１０〜１２５μｍであり、最も好ましくは、約２５〜７５μｍであるように、実現可能な限り薄いものであることが望ましい。
【００２７】
各ユニットのチップ５８は関連付けられたパネルの中央領域に位置合わせされるため、コンタクト６４の列はパネルのボンドウィンドウ３２に位置合わせされる。各リードの接続セクション４０は、チップのコンタクト６４に接続される。このプロセスの間に、各リードの接続セクションは、リードの折り曲げ可能なセクション４２を破断することによって、リードのアンカセクション４４から取り外される。このプロセスは、前述した米国特許第５，４８９，７４９号公報に記載されているように実行することができ、熱、サーモソニック、または超音波ボンディングツール等のツール（図示せず）を、各接続セクションに位置合わせされたパネルのボンドウィンドウへと進めることによって、ツールが接続セクションを獲得してそれを適切なコンタクトに係合させることができるように実行されてよい。各リード（図１）にあるトレース３８の共通のセクション４６は、接続セクション４０によって、チップ上のコンタクトに接続される。コンタクトおよび接続セクションの構成は、マルチブランチトレース３８Ａおよび３８Ｅの共通セクション４６Ａおよび４６Ｅが、チップ上のセレクトコンタクト、すなわち、積層体にある他のチップのすべてにある対応するコンタクトと並列接続されないチップのコンタクトに接続される。他のトレースの共通セクションは、非セレクトコンタクト、すなわち、積層体にある他のチップの対応するコンタクトと並列接続されるチップのコンタクトに接続される。
【００２８】
各ユニット５６は、パネルの周辺領域にあるトレースおよび端子の上にあるはんだマスク層７０（図２）をさらに含む。はんだマスク層は、端子２２に位置合わせされた孔を有する。従来のプロセスによって、コンフォーマル（conformal）なコーティングまたはシートとしてはんだマスク層を適用することができる。各ユニットは、トレース３８上にある熱伝達層７６と、チップ５８に位置合わせされたパネルの中央領域にあるパネルの第１の表面２６とをさらに含む。以下にさらに記載するように、熱伝達層は、積層体の次の隣接ユニットにあるチップの背面との密接な接触を確立することにある。熱伝達性充填材がロードされたジェルまたはグリースなどの材料から、または、組み立て中、変形可能な状態にすることが可能な材料、例えば、熱可塑性材料や未硬化または部分的硬化エポキシまたは他の反応性樹脂から、熱伝達層を形成してもよい。望ましくは、熱伝達層は、誘電体材料であり、したがって、互いのさまざまなトレースを電気的に短絡しない。熱伝達層をはんだマスク層と一体形成してもよいため、チップ５８に位置合わせされたはんだマスク層の中央部分が熱伝達層を形成する。
【００２９】
熱伝達層をはんだマスク層と一体形成したとしても、熱伝達層をはんだマスク層と別々に形成したとしても、例えば、その厚みは、約４０μｍ以下、望ましくは約３０μｍ以下であるように、実行可能な限り薄いことが望ましい。トレースの上にあるコーティングの領域における約５〜２０μｍの厚みと、トレース間に位置する領域にある約１０〜４０μｍの厚みのコンフォーマルなコーティングとして、一体形のはんだマスク層および熱伝達層が与えられていてもよい。このようなコーティングは、わずか約５〜２０μｍの厚みをユニットの全厚に追加する。図２に示すように、熱伝達層またははんだマスク層の中央部分は、誘電体層の孔３２にまたがっている。熱伝達層またははんだマスク層の中央部分は、実質的に平坦であることが好ましく、誘電体層２０から実質的に隆起しない。
【００３０】
カプセル封入材３３を孔３２に設けることができ、カプセル封入材３３がリードの接続セクション４０を取り囲む。カプセル封入材は、接着層６８から分離されていてもよく、米国特許第６，２３２，１５２号公報（以下、「’１５２特許」とよぶ）および米国特許第５，８３４，３３９号公報（以下、「’３３９特許」とよぶ）に開示された技術を用いて導入されていてもよく、その内容全体を引用することにより本願明細書の一部をなすものとする。’１５２特許および’３３９特許に教示されたいくつかの好適な実施形態に開示されているように、チップを誘電体層（接着層６８）に付着する層はチップの１つまたは片方のエッジまで延びるチャネルを規定することができ、チップのエッジでこのチャネル内にカプセル封入材を導入することができる。この代わりに、上述したように、チップと誘電体層との間に導入された流動可能な材料によって、全体的または部分的に接着層が形成される場合には、流動可能な材料によってカプセル封入材を形成することができる。いずれかのプロセスにおいて、熱伝達層７６（または、内側熱伝達およびはんだマスク層）が誘電体層のボンドウィンドウを被覆するため、カプセル封入材は、誘電体層の第１の表面７６を越えて突出することができない。
【００３１】
各ユニットの組み立て中に、マルチブランチトレースの共通セクションから、それらの特定のブランチに関連付けされた端子を切断するように、各マルチブランチトレースのいくつかのブランチが破断される。各マルチブランチトレースの１つのブランチを除くすべてが破断されて、各マルチブランチトレースの共通セクションに接続されたセレクト端子を１つのみ残すことが好ましい。破断されるブランチに関連付けられた切断孔５４へとツールを進めることによって、ブランチを破断することができる。ツールは、リードの接続セクション上にボンディング動作を実行するために使用されるものと同じものであってもよい。破断動作を行うために、切断孔に位置合わせされた狭いセクション（図示せず）のようなブランチの残りよりも弱い折り曲げ可能なセクションをブランチに与えてもよい。破断プロセス中に、破断されるブランチに隣接した端子２２はブランチのアンカ（anchor）として作用することによって破断する傾向があり、ブランチはパネル２０の誘電体から取り外されるよって破断する傾向がある。ブランチの破断された端部は、チップの任意の部分に接続されない。接着層６８は切断孔に整列された孔を含まないことが好ましく、ブランチの破断された端部は接着層に埋め込まれた状態になる。この代わりに、ブランチの破断された端部は、チップの表面上の誘電体保護層（図示せず）に接触していてもよい。
【００３２】
異なるユニットが、破断ステップの後、端子に接続されたブランチの異なるものを有する。例えば、図２に示す４ユニットアセンブリにおいて、最上ユニット５６Ａは、セット２２Ａ〜２２Ｄの端子２２Ａにのみ接続されたマルチブランチトレース３８Ａの共通セクション４６Ａを有し、セット２２Ｅ〜２２Ｈの端子２２Ｅにのみ接続されたトレース３８Ｅの共通セクション４６Ｅを有していてもよい。次のユニット５６Ｂにおいて、共通セクション４６Ａが端子２２Ｂにのみ接続されるのに対して、共通セクション４６Ｅが端子２２Ｆに接続される。次のユニット５６Ｃは、端子２２Ｃおよび２２Ｇのそれぞれに接続されたセクション４６Ａおよび４６Ｅを有するのに対して、最下ユニット５６Ｄは、端子２２Ｄおよび２２Ｈに接続された同一の共通セクションを有する。
【００３３】
ユニットは、図２に示すように、上下に積層されたものである。各端子２２は、はんだボール７８を介して次の隣接ユニットの対応する端子に接続される。はんだボール７８は、さまざまなユニットの対応する端子を垂直方向の伝導性バスに接合する伝導性部品として作用する。例えば、各ユニットの端子２２Ｊ（図１）が、他のユニットの対応する端子２２Ｊと同一の垂直バス上に接続される。各はんだボールは、はんだマスク層７４にある孔を通る１つのユニットの端子と、そのユニットにあるパネル２０の誘電体層にある孔２８を通る他のユニットの端子と接触する。最下ユニット５６Ｄ以外の各ユニット上の熱伝達層７６（または、組み合わせられた熱伝達およびはんだマスク層、このような組み合わせ層が用いられる場合に）は、積層体にある次の下側のユニットにあるチップの背面６２と密接に接触する。組み立て中に、はんだボールは、部分的または完全に溶解されるか、「リフロー接合」される。パネルのはんだマスク層７４および誘電体層によって、リフロー動作中に、トレース３８の長さに沿ったはんだの広がりが防止される。密接な接触を確保するために、組み立てプロセス中に熱伝達層７６を一時的に軟化させてもよい。この代わりに、硬化性エポキシのように、最初は軟らかくまたは流動可能な材料から熱伝達層が形成される場合には、次の下側のアセンブリのチップと密接に接触させた後に、組み立て中に熱伝達層を硬化させてもよい。
【００３４】
積層体の組み立て前に、個々のユニットは、端子の位置に対応するコンタクトを有するテストソケットにおいてテストすることができる。典型的に、はんだボールは、各ユニットの端子に接合されることにより、パネルの第１の表面２６から突出し、ユニットが適所にあるはんだボールを用いてテストされる。例えば、テストソケットは、はんだボールを係合するようにされた開口を有していてもよい。ユニットのすべてが同一のパターンの端子およびはんだボールを有するため、単一のテストソケットは、ユニットのすべてをテストするために使用することができる。
【００３５】
その結果として得られるパッケージを、従来の表面実装技術を用いて、回路基板に組み立てることができる。特に、最下ユニット５６Ｄのはんだボール７８を、図２に示す回路基板８２のコンタクトパッド８０にリフローおよび接合することができる。したがって、各垂直方向バスが、回路基板の個々のコンタクトパッド８０と電気的に接触した状態に配置される。最下ユニット５６Ｄの熱伝達層７６は、例えば、大きな熱パッド８４等の回路基板８２の機構と接触した状態にされていてもよい。金属板８６が、パッケージの一部として設けられていてもよく、またはパッケージの組み立て前に回路基板に取り付けられていてもよい。この金属板は、熱層７６と回路基板との間の熱導体として作用する。パッケージの一部として金属板８６が設けられる場合には、はんだボールがコンタクトパッドに接合されるときに金属板がパッド８４にリフロー接合されるように、金属板またはパッドがはんだ層（図示せず）を保持してもよい。この代わりに、最下ユニットの熱伝達層７６は、回路基板自体の機構と直接接触できる程度の厚みのものであってもよい。さらなる変形例において、最下ユニットの熱伝達層が省略されていてもよい。
【００３６】
完成したパッケージには多数の利点がある。上述したように、異なるユニットにあるチップのセレクトコンタクトは、異なるセレクト端子に接続されることにより、異なる垂直方向バスに接続される。これらのバスに関連付けられた回路基板のコンタクトパッドに選択信号をルート決定することによって、１つのみのユニットのチップにあるセレクトコンタクトに選択信号を適用することができる。相互接続されたはんだパッドによって形成された垂直方向バスは、非常に短く、低電気インピーダンスを備える。また、トレースは、比較的に低いインピーダンスの経路を与える。典型的なトレースは、約５ナノヘンリー以下のインダクタンスを有する。さらに、回路基板のコンタクトパッドと任意の所与のチップのコンタクトとの間の信号伝播遅延は、回路基板のコンタクトパッドとパッケージにある任意の他のチップのコンタクトとの間の信号伝播遅延とほぼ同じである。ユニットは、片側のみに伝導性の機構を有する「単一金属（single-metal）」回路パネルを用いて、経済的に作製することができる。パッケージ全体の高さは、個々のチップの厚みによって部分的に決定される高さを有する。一例にすぎないが、各々が約１２５ミクロンの厚みのチップを有する４つのユニットを組み込んだ１つのパッケージの全高は、約１．５ｍｍである。
【００３７】
パッケージの全厚が小さい理由は、積層体にある隣接するチップ間の間隔を決定するチップ以外の部品の厚みが部分的に小さいことによる。上述したように、このようなユニットのチップに位置合わせされた各ユニットの中央領域内に、ユニットは、接着層６８とリードまたはトレース３８と熱伝達層またははんだマスク層とを含み、任意選択的に誘電体層とリードを形成する金属との間のさらなる接着層のみを含むことが望ましい。隣接するユニットの対応する機構間の距離ｄ、例えば、ユニット５６Ａにおける誘電体層２０の第２の表面３０と、ユニット５６Ｂにおける誘電体層の対応する表面との間の距離ｄは、これらの層間に配置されたチップ５８Ｂの厚みｔと、各ユニットの中央部分を構成する前述した層の総計厚みとを合計したものに等しい。最も好ましくは、隣接するユニット間の距離ｄは、チップの厚みｔと約２５０μｍ以下、より好ましくは約２００μｍ以下の厚みを合計したものに等しい。最小の高さを備えるようにさまざまな層が選択される場合には、さらに小さな距離ｄを達成することができる。
【００３８】
熱伝達層または組み合わせたはんだマスク層および熱伝達層が実質的に平坦であるため、チップの背面と良好に密接した接触が可能となる。これにより、全高を低くすることと、ユニット間の熱伝達を良好にすることとの両方が達成される。積層体の中央にあるユニットのチップに広がる熱は、積層体の上部または底部を介して、積層体の上部または底部から、環境への熱伝達、例えば、回路基板８２または周囲大気に隣接するユニットへの熱伝達によって消失させることができる。良好な熱伝達を確保して最小の全高を与えるために、各ユニットの中央領域が、積層およびリフロー動作中に、次の隣接するユニットにあるチップと密接して接触するようにされる。また、はんだボールの表面張力効果によって与えられる自己整合作用を用いて、積層およびリフロープロセス中に、水平方向に互いにユニットが位置合わせされることを確保することも望まれる。はんだボールの高さが、リフロー接合前に約１０〜１５μｍの公称間隔（nominal clearance）を備えるように選択された場合には、リフロー接合されると、はんだボールが互いにユニットを最初に位置合わせし、加えて、はんだがユニットを互いに隣接させるように崩壊することになる。この代わりにまたは加えて、確実に隣接するようにリフロー中にユニットを押圧してもよく、適切な取り付けまたはロボットシステム、例えば、ロボット視覚構成部品（robotic vision component）を装備したシステムを用いて、ユニットを互いに位置合わせしてもよい。
【００３９】
上述した組み立て方法の一変形例において、ユニットは、マルチブランチトレースのブランチ５０を破断することなく作製することができる。これらのユニットは、互いにおよび回路基板との組み立て前に交換可能な部品として取り扱いおよびストック（stock）が可能である。ブランチは、望ましくは、組み立て直前に、別々の動作により破断される。したがって、ブランチを選択的に切断するステップは、望ましくは、ユニットを積層するステップとして同じ生産工場または施設において実行される。別々のブランチ破断動作は、リードの接続セクションを接合するのに必要とされる同じ程度の精度を要求せず、したがって、より低い精度の設備によって実行することができる。さらに、組み立てまでの全供給チェーンを通して１つのみのタイプのユニットを取り扱ってストックすることができることによって、取り扱いおよび分配が単純化される。したがって、ブランチを破断する前に、同一のチップとトレースと端子とを有するユニットは、互いに交換可能であり、交換可能な半仕上げ品の集合体として大量に提供することができる。本願明細書において使用する場合、「同一」という用語は、任意の製造された物品に必ず生じる各ユニットのばらつきにかかわらず、チップとトレースと端子との公称の構成をさす。
【００４０】
積層およびブランチ破断の動作は、望ましくは、パッケージングされた半導体チップと、モジュールと、他の構成部品とを回路基板に取り付けるようにされた生産工場において実行され、当業界において「基板充填（board stuffing）」と一般に呼ばれている動作である。表面実装技術を用いる基板充填工場は、構成部品を取り扱い、回路基板に配置するための設備と、はんだを溶融するか、または構成部品と回路基板のコンタクトとの間の接合材料を活性化させるために、構成部品が載せられた回路基板を一時的に加熱するためのリフロー設備とを一般に装備している。積層動作は、回路パネルに部品を取り付けるために使用される実質的に同じ技術および手順を用いて、実行することができる。ブランチを破断する最初の追加動作のみしか要求されない。
【００４１】
さらなる別の変形例において、積層動作は、基板への積層体の組み立てと同時に実行することができる。すなわち、個々のユニットは、回路基板上に上下に積層され、基板上の適所に一時的に保持されて、例えば、一時的なクランプ取り付け、重力、ユニット間の接着、端子の融剤、またはこれらのいくつかの組み合わせによって保持することができる。このような組み立て状況において、最下ユニット５６ｄに関連付けられたはんだボールまたは伝導性部品７８は、回路基板のコンタクトパッドの上にあり、外側ユニットのはんだボールは、積層体にある次の下側のユニットの端子の上にある。積層後、全積層体および回路パネルは、最下はんだボールを回路基板のコンタクトパッドに融合し、他のユニットのはんだボールを隣接するユニットの端子に融合できるリフロー動作を受ける。このリフロー動作は、他の構成部品を基板に取り付けるために使用されるリフロー動作とともに実行されうる。
【００４２】
図３に示す本発明のさらなる実施形態によるパッケージでは図１および図２の実施形態に類似しているが、異なる点は、ユニット１５６が各ユニットに組み込まれたチップ１５８がユニットの最下部の方へ配置されるのに対して、各ユニットの回路パネルまたはパッケージ部品１２０がそのユニットのチップの上方に配置されるように逆転していることである。また、各ユニットに関連付けられたはんだボール１７８は、パネルの第１またはチップと離れた側１２６上ではなく、パネルの第２またはチップに面した側１３０上に配置される。別の方法で述べると、この構成において、はんだボールは、チップと同じパネルの側に配置される。この構成によって、完成したアセンブリの全高さが低くなる。
【００４３】
最上ユニットの熱伝達層１７６Ａを接触させて、最上ユニット１５６Ａに熱スプレッダ１９０が取り付けられる。金属または他の熱伝導性材料から熱スプレッダ１９０を形成することができ、熱を周囲へと逃がすためのリブやフィン（図示せず）等の機構を熱スプレッダ１９０に組み込むことができる。また、熱スプレッダは、スプレッダと回路基板との間の熱伝達を促進するために、回路基板１８２の方へパッケージのエッジに隣接して下向きに延びる壁を有してもよい。最上ユニット１５６Ａの第１またはチップから離れた表面１２６上に設けられた熱伝達層１７６は、このようなユニットにあるパネル１２０の表面およびトレース１５６と密接に適合する。上述したように、この層は、最上ユニットのトレースとスプレッダとの間に電気的絶縁を維持するための誘電体層でありうる。この代わりにまたは加えて、最上ユニットのはんだマスク層１７４は、トレースに電気的絶縁を与えるために、トレースにわたってパネルの中央領域内に広がっていてもよい。他のユニットのパネルの中央領域にわたって、同様の熱伝導層１７６が与えられる。この場合にも、はんだマスク層または他の誘電体層は、熱伝導層が導電性のものであれば、トレースを絶縁するために使用することができる。図１および図２に関して上述したように、これらの熱伝導層は、積層体におけるさまざまなユニット間の密接な接触および熱伝達を促進する。これによって、積層体の内側ユニットからの熱放出が高められる。
【００４４】
チップと同じテープ側上に、はんだボール１７８が設けられる場合には、はんだボールは、２００１年８月２２日に出願され、同時係属中の本願と同一の譲受人に譲渡された米国特許出願第６０／３１４，０４２号（以下、「’０４２特許出願」とよぶ）と、同日の優先日を主張したＰＣＴ国際特許出願第ＰＣＴ／ＵＳ０２／２６８０５号とに開示されているような補強層（図示せず）によって、すべてまたは部分的に取り囲まれてよく、これらの内容全体を引用することにより本願明細書の一部をなすものとする。’０４２特許出願に開示されているように、流動可能な材料、例えば、チップとユニットのパネル間に注入された接着層１６８を形成するエポキシまたはカプセル封入材等のエポキシまたはカプセル封入材によって、補強層を形成することができる。補強層は、組み立て中に取り扱いやすいように、補強層がパネルを強化する場合には、パネルの周辺に向かって延びて、はんだボールを取り囲むことが望ましい。この層は、チップによって示される領域を越えて中央領域の外側に配置されるため、積層体の高さを増加させることはない。
【００４５】
最下ユニット１５６Ｄにあるチップの背面１６２は、回路基板１８２の方に対面する。背面１６２は、回路基板に物理的に取り付けられて、チップの背面と基板との間に設けられた熱層１９２によって、回路基板とさらに密接な熱伝達状態になるよう配置されていてもよい。伝導性の充填剤を有するジェルもしくはグリースなどの熱伝導性材料から、または、最下ユニットのはんだボールがリフロー接合されて、端子を回路基板のコンタクトパッド１８０に取り付けるときにリフロー接合されるはんだから、このような熱伝達層を形成してもよい。
【００４６】
図４および図５の実施形態は、図１および図２を参照して上述した実施形態に類似しているが、異なる点は、最下ユニットのパネルまたはチップキャリヤ３２０に、追加の「ダミー」端子３２３が設けられていることである。この場合にも、端子およびトレースのすべては、単一の金属層の部品として設けられている。ダミー端子３２３は、最下ユニット３５６Ｄにあるパネル３２０Ｄの中央領域にわたって延びるアレイに配置される。また、このパネルは、図１を参照して上述したセレクト端子および非セレクト端子に対応する周辺端子３２２を有する。はんだボール３７８が他の端子上に設けられるのと同様に、はんだボール３７９がダミー端子上に設けられる。これらのはんだボールは、パッケージが回路基板上に実装されるときに、最下ユニットと回路基板との間の熱導体として働く。図４に最良に示すように、ダミー端子３２３は、例えば、３２３Ｂに示すようなトレースから切断されていてもよい。この構成において、トレース３３８は、ダミー端子の周りにルーティングされる。この代わりにまたは加えて、参照番号３２３Ｃに示すように、ダミー端子をトレースに接続することができる。これによって、ダミー端子が占める領域を通るトレースのルーティングが可能になるため、パネル上のトレースのレイアウトが単純化される。
【００４７】
図６および図７に示す実施形態において、最下ユニット４５６Ｄを除くすべてのユニット４５６のパネル４２０は、図１および図２を参照して上述したパネルと同一のものである。最下ユニットのパネル４２０Ｄは、パネルの第２またはチップに対面する側上の金属要素層（layer of metallic feature）４３０と、第１またはチップと離れた側上の別の金属要素層とを有する、いわゆる、「２金属（two metal）」パネルである。チップに対面する側４３０上の金属要素層は、積層体にある他のパネルの端子４２２およびトレース４３８に対応する、周辺端子４２５およびトレース４３９を含む。これらの端子およびトレースは、上述した端子およびトレースと本質的に同一の端子およびトレースを含む。パネルの第１またはチップと離れた側４２６上の金属要素層は、パネルの中央領域上に延びる直線グリッドに配置された基板接続端子４２３のアレイを含む。また、この金属層は、基板接続端子４２３からビア（via）４２５へと延びる追加のトレース４３３を含む。ビア４２５は、パネルを通って延びる孔と、これらの孔を通って延びるビアライナ（via liner）などの金属構造(metallic structure)とを含む。さらなるトレース４３３が、ビア内の金属要素によって、トレース４３９に接続される。回路基板にパッケージが実装されると、基板接続端子４２３は、回路基板のコンタクトパッドに接続されるので、トレース４３９および周辺端子４２５を回路基板に接続する。これによって、周辺端子４２５および他のパネルの対応する端子４２２から形成された垂直バスと回路基板のコンタクトパッドとが接続される。このアプローチの一変形例において、マルチブランチトレースの各ブランチ４５０に別のビア４２５を設けて、別の相互接続トレース４３３と基板接続端子４２３とにリンクしてもよい。
【００４８】
図８および図９の実施形態は、ユニット５５６のすべてにおいて、図１および図２を参照して上述したパネルと同一のパネル５２０を用いる。しかしながら、端子５２２Ｄ、５５６Ｄは、回路パネルに直接接続されず、したがって、このユニットの端子には、下向きに突出するはんだボールが設けられない。さらなる回路パネルまたはトランスレータ５０１は、パネル５２０Ｄのチップから離れた表面または第１の表面の上にある。トランスレータは、図６および図７を参照して上述した基板接続端子４２３のパターンに類似したグリッドのようなパターンに配置された基板接続端子５２３を有する。また、トランスレータは、さまざまなユニットのパネル上にある端子５２２のパターンに対応したパターンにある周辺端子５２７と、接続端子５２３および周辺端子５２７を相互接続する接続端子５３３とを有する。トランスレータの周辺端子が周辺端子５２２Ｄと整列されるように、トランスレータは最下ユニットのパネルに並置される。したがって、さまざまなパネル５２０上の整列された周辺端子の各セットによって規定された各垂直方向バスが、トランスレータの１つの周辺端子５２７に接続されるので、回路基板上の１つのコンタクトパッドと電気的に接続される。この構成により、単一の金属部品のみを有する回路基板上に実装するための標準的またはグリッドのような端子パターンを有する構造を作製することができるようになる。次の下側のユニットのはんだボール５７８がリフロー接合されるときに、最下ユニットの端子５２２Ｄをトランスレータの周辺端子５２７にはんだ接合してもよい。一変形例において、トランスレータは、さまざまなユニット上のセレクト端子と関連付けられたバスに最終的に接続される周辺端子５２７Ａ〜５２７Ｄに関連付けられた別の基板接続端子５２３への別の接続を含みうる。これにより、セレクト端子に接続された各バスが、回路基板上の固有のコンタクトパッドに接続されることになる。
【００４９】
さらなる変形例において、トランスレータ自体は、１つ以上の半導体チップを含みうる。例えば、トランスレータは、２００２年９月６日またはその前後に出願され、発明者としてＫｙｏｎｇ−Ｍｏ  Ｂａｎｇが挙げられた「Ｃｏｍｐｏｎｅｎｔｓ，Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｓｓｅｍｂｌｉｅｓ  Ｆｏｒ  Ｓｔａｃｋｅｄ  Ｐａｃｋａｇｅｓ」という発明の名称の本願と同一の譲受人に譲渡された同時係属中の米国仮特許出願第６０／４０８，６４４号（以下、「’６４４出願」とよぶ）のいくつかの好適な実施形態に記載されたタイプの「最下ユニット」であってもよく、この内容全体を引用することにより本願明細書の一部をなすものとする。’６４４出願にさらに記載されているように、このような最下ユニットは、最下ユニット半導体チップを含み、さらなるマイクロ電子デバイスを受け取るようにされた最上接続をさらに含む。回路基板充填工場においてこのような最下ユニットを回路基板に実装することができ、本願明細書に記載されるように積層アセンブリなどの追加のマイクロ電子デバイスを最下ユニットの最上接続に実装することができる。一例にすぎないが、最下ユニットチップはマイクロプロセッサまたは他のチップでありうるのに対して、最下ユニットに実装された積層アセンブリにあるチップは最下ユニットチップと使用中に協働するメモリチップでありうる。
【００５０】
図１０に示すパッケージは図３に示すパッケージに類似しているが、異なる点は、パネル６２０のトレース６３８がチップ６５８上のコンタクト６６４に接合するための一体形成された接続セクションを有さないことである。その代わりに、トレースは、ボンドウィンドウ６３２に隣接したボンディングパッド６３７で終端する。これらのボンディングパッドとチップのコンタクト６６４との間には、ワイヤボンド６３９が設けられる。また、図１０のパッケージは、４つのユニットではなく２つのユニットしか含まない。前述した構造の任意のものに対して、より多くの数および奇数の数のユニットを使用することもできる。また、ワイヤ接合されたユニットは逆向きに用いられることができる、すなわち、図１および図２を参照して上述したように、各ユニットのチップはユニットのパネルの上方に配置される。そして、カプセル封入材６０１がワイヤボンドを被覆する。ユニットの残りの上にある熱伝導性の層６７８とエンドキャップを一体にすることができる。
【００５１】
さらなる変形例（図１１）において、マルチブランチトレース６３９は、チップコンタクト６６４へ接続するようにされた共通のセクション６４６を有する。したがって、共通セクションは、コンタクトへのワイヤボンド接続とともに使用するためのボンディングパッド６３７を有するか、または、コンタクトに直接接合することができる接続セクションを有してもよい。トレースのブランチ６５０は、最初に作製されるとき、共通セクション６４６からさまざまなセレクト端子６２２への破断されていない連続経路に延びていない。むしろ、各ブランチは、ギャップ６５１とともに最初に作製される。例えば、１つのブランチのギャップ６５１にわたって短いワイヤボンド６５３を適用することによって、これらのギャップを選択的に塞ぐことができる。追加のワイヤボンドがさらなる複雑性およびインピーダンスを導入して周囲のパネルの平面の上方にあってもよいので、この実施形態はあまり好ましくない。望ましくは、（図１１の破線で示す）チップ６５８によって占められる領域の外側にある回路パネルの周辺領域にブランチのギャップが配置されることによって、ギャップにわたって延びるワイヤボンド６５３は、チップによって占められる領域の外側にあるようにする。したがって、１つのユニットにある突出ワイヤボンドとこのような突出ワイヤボンドにわたって任意に適用されうるカプセル封入材とが、このユニットにあるチップと並んで垂直方向にまたは次の隣接するユニットにチップに沿って突出してもよいため、積層アセンブリの全高を増加させることがない。
【００５２】
本発明のさらなる実施形態によるユニット（図１２）は、上述した部品に一般的に類似し、上側に配置され多数のリード７３８に接続された多数の端子７２２を有する回路パネルまたは誘電体部品７２０を含む。端子は、回路パネルの第１のエッジ７２４に隣接して延びる端子７２２Ａ〜７２２Ｆを組み込む第１の外側の列７２３を含む。この端子の列は、内側の境界を規定する。端子７２２は、例えば、エッジ７２４からさらに離れて配置された端子７２２Ｇおよび７２２Ｈなどの追加の端子とともに、回路パネルの他の部品上の他の端子（図示せず）とを含みうる。第１の外側の列７２３は、回路パネルの第１のエッジ７２４から最も離れた端子のエッジにある内側の境界７２５と、中心線７２６と、エッジ７２４に最も近いエッジにある外側の境界７３１とを規定する。
【００５３】
端子７２２Ｃおよび７２２Ｄは、チップセレクトコンタクト７６４へ接続するようにされた共通セクション７４６Ｃとともに、共通セクションに接続されたブランチ７５０Ｃおよび７５０Ｄを有するマルチブランチリード７３８Ｃに関連付けられたチップセレクト端子のセットを形成する。ブランチ７５０Ｃは、共通セクションをチップセレクト端子７２２Ｃに接続するのに対して、ブランチ７５０Ｄは、共通セクション７４６Ｃを別のチップセレクト端子７２２Ｄに接続する。図１３に最良に示すように、ブランチ７５０Ｃおよび７５０Ｄは、回路パネル７２０の第１のエッジ７２４の付近まで延びる。望ましくは、ブランチは、約１ｍｍ以内、好ましくは第１のエッジ７２４の約０．５ｍｍ以内であり、最も望ましくは第１のエッジの約２００ミクロン以内まで延びる。ブランチ７５０Ｃおよび７５０Ｄは、端子７２３の第１の外側の列の内側境界７２５から外向きに配置され、この列の外側境界７３１付近にあるこの列の中央線７２７から外向きに配置される。回路パネル７２０は、第１のエッジ７２４から内向きに延びるノッチの形をした切断開口７５４Ｃおよび７５４Ｄを有する。
【００５４】
図１４に最良に示すように、回路パネル７２０は、回路パネルの最下または内側表面を規定する構造的な誘電体層７２６と、リードおよび端子ひいてはブランチ７５０Ｃを含む単一の金属要素層と、はんだマスク層７７４とを含む。ベース誘電体層７２６およびはんだマスク層７７４は、ブランチ７５０Ｃが切断開口をまたがるように、切断開口またはノッチ７５４において切断される。ノッチ７５４Ｃおよび７５４Ｄは、エッジ７２４からブランチ７５０Ｃおよび７５０Ｄの方へわずかにそれらを越えて内向きに延びる。ブランチがエッジの付近に配置されるため、ノッチは、エッジから回路パネル内まで遠くに延びている必要はない。望ましくは、ノッチは、パネル内に、約１．５ｍｍ未満、より望ましくは約１．０ｍｍ未満になるよう延びる。ブランチ７５０Ｄおよび切断開口またはノッチ７５４Ｄに、同じ構造が設けられる。
【００５５】
このようにして、ツールをノッチ内へと挿入し、例えば、（図１２および図１３の）パンチ７０２をノッチ内へと挿入することによって、ブランチ７５０は、選択的に破断することができる。回路パネルの平面に垂直な方向または平面に平行な方向にパンチを移動させてもよい。パンチに密接に適合するような形状の開口を有する整合ダイを回路パネルの下方に設けることができ、ダイと係合するようにノッチを通って下方にパンチを移動して、プロセスにおいてブランチリードを破断させてもよい。したがって、リード７３８Ｃの共通セクション７４６Ｃが、端子７２２Ｃおよび７２２Ｄのいずれかまたは両方に選択的に接続されるか、またはいずれにも接続されないように、ブランチ７５０Ｃまたは７５０Ｄを選択的に遮ることができる。さらなるマルチブランチリード７３８Ｅ（図１２）は、チップセレクト端子７２２Ｅおよび７２２Ｆの同様の対と関連付けられ、ブランチの同様の構造およびブランチに関連付けられた同様のノッチを有する。また、図１２に示すように、例えば、リード７３８Ａ等のリードのいくつかが、２つ以上の端子７２２Ａおよび７２２Ｈに関連付けられ、これらの端子に永久的に接続される。また、リード７３８Ａは、回路パネル７２０上の著しく大きな領域を覆う広く平坦な構造である。さらに、端子のいくつかはリードに接続されない。例えば、端子の対称的なパターン、ひいては仕上げアセンブリにある垂直方向導体の対称的な構造を与えるように、このような接続されていない端子を設けてもよい。また、さまざまなユニットに加えて、アセンブリは、積層体の最上部、または、実際には、積層体内の任意の場所に配置された追加の電気的部品を含みうる。接続されていない端子によって形成される追加の垂直方向導体は、これらの部品まで延びる追加の導体として作用することができる。
【００５６】
図１５に部分的に示すユニットは、第１のエッジ８２４と、エッジ８２４に沿って、このようなエッジに平行に延びる外側端子８２３の第１の列とを有するとともに、第１の外側の列の内側に配置された端子の追加の列８２１とを有する回路パネル８２０を有する。マルチブランチリード８３８は、共通セクション８４６と、セレクト端子８２２Ａ、８２２Ｂ、８２２Ｃ、および８２２Ｄにそれぞれ延びるブランチ８５０Ａ、８５０Ｂ、８５０Ｃ、および８５０Ｄとを有する。ブランチ８５０は、中間セクション８５１によって共通セクション８４６に接続される。このような１つの中間セクションはブランチ８５０Ａおよび８５０Ｂと共通セクション８４６に接続されるのに対し、他の中間セクションはブランチ８５０Ｃおよび８５０Ｄを共通セクションに接続される。この場合も、ブランチ８５０は、端子の第１の外側の列８２３の中央線８２７を越えて外向きにすべてまたは部分的に延びる。しかしながら、最初に製造されるとき、および、チップとともに半仕上げユニットにおいて接続されるときには、回路パネルは切断開口を有していない。その代わりに、（図１５の破線で示す）ノッチ８５４を形成し、このようなノッチ形成中にブランチを破断することによって、ブランチ８５０が選択的に切断される。例えば、ブランチが切断される予定のノッチ８５４を形成するが他の位置にノッチを形成しないように、パンチによって選択的に回路パネルが切断されてもよい。例えば、図１５に示すパターンにノッチ８５４が形成されれば、ブランチ８５０Ｂは切断されていない状態に維持され、したがって、セレクト端子８２２Ｂはリード８３８の共通部分８４６に接続された状態であるが、残りのセレクト端子は切断されることになる。上述したように、積層前に、そして最も望ましくは、例えば、回路基板スタッフィング工場において積層が実行される場所と同じ工場において、この動作が実行されることが望ましい。
【００５７】
図１６に示すように、大きなシートの部分として、多数のユニットを与えることができる。したがって、個々のユニットの回路パネルを形成する誘電体層の１つ以上は、シートまたはテープ８０２の全体を通って延びる連続的または半連続的な誘電体層の部分を形成する。シートまたはテープには、スプロケット孔８０４などの従来の位置合わせ機構を設けてもよい。明確に示すために、図１６に、個々のユニット８２０を形成する回路パネルの境界を描いているが、この段階では、隣接するユニット間に物理的な境界画定がないことを認識されたい。ユニットをシート８０２に接続したまま、個々のユニットの回路パネルに半導体チップを組み立てることによって、上述したようにユニットが組み立てられる。この段階では、ユニットのすべては互いに実質的に同一である。これらの同一のユニットのアセンブリは、シートの形での取り扱いおよびストックが可能である。個々のユニットは、望ましくは、積層動作の直前に、シートから切り離される。切断動作中に、そのユニットのノッチの所望のパターンに対応するパターンで（図１５の）ノッチ８５４が各ユニットに形成される。異なるユニットに形成されたノッチは、異なるパターンで形成される。例えば、各ユニットを隣接するユニットから切断するように矩形状のブレード部分８０８を有し、個々のノッチを切断し、個々のブランチ８５０（図１５）を切り離すようにされた歯８１０をダイ８０６は有する。歯８１０は、図１５に示すパターンにブランチを切り離すようにされる。したがって、ブランチ８５０Ａを切り離すように歯８１０Ａが設けられ、ブランチ８５０Ｃおよび８５０Ｄを切り離すように、同様の歯８１０Ｃおよび８１０Ｄが設けられる。しかしながら、ブランチ８０５Ｂに対応する場所８１２には、歯が設けられないため、このブランチは切り離されない。テープから他のユニットを切断するために使用されるダイは、異なる歯パターンを有する。テープからユニットを切り離すと同時に、使用されるブランチを切り離すために、他の構成を使用することができる。個々のユニットをテープから切断するために、さらに、ブランチを切り離すために、例えば、水噴射、レーザ、または他の切断デバイスを使用してもよい。上述した他の実施形態にも、同様の構成を使用することができる。例えば、ブランチに関連付けられた予め形成された切断開口を有する構造において、ユニットをシートから切り離すために使用されるツールは、このような切断開口内に通り、ブランチを切り離すようにされた突出を有してよい。さらなる代替において、さまざまなユニットが、望ましくは、個々のユニットをシートから切り離す直前に、さまざまなユニットをシートに接続されたまま実行することができる。任意選択的に、細長いテープの形でシートが与えられてもよい。
【００５８】
さらなる別の変形例において、回路パネル９２０は、このようなエッジから外向きに延びる突出部９２５を有するエッジ９２４を有する。マルチブランチリード９３８は、突出部に外向きに延びるブランチ９５０を有する。個々のブランチは、１つ以上の突出部を切り離すことによって、例えば、ブランチ９５０ａを切断するように突出部９２５Ａを切り離すことによって切断することができる。この動作は、突出部が取り付けられた状態にあるレセスを有するダイまたはブレードを用いて実行することができる。完成した積層アセンブリにおいて、残りの突出部９２５は、図１９の参照番号９２５’に示すように、回路パネルの平面から屈曲することができるため、突出部は、アセンブリの水平方向の広がりを実質的に増すことがない。
【００５９】
上述した特徴の多数の変形例および組み合わせは、本発明から逸脱することなく利用することができる。例えば、さまざまな回路パネルは、グラウンドまたはパワープレーンなどの追加の機構または追加のトレース層を含みうる。各パネルのトレースおよび他の伝導性機構は、チップから離れた第１の側ではなく、パネルの第２またはチップに面した側上に配置することができる。例えば、図２０に示すように、誘電体層１０２０は、誘電体層１０２０の第２またはチップに面した側１０３０上にトレース１０３８を有する。はんだマスク層１０７６に加えて、第２の側１０３０上のトレースにわたって追加のはんだマスク層１００２を設けてもよく、これは、ユニットの熱伝達または熱層としても作用する。この場合には、開口内１０３４内のカプセル封入材は、誘電体層の第１の表面１０２６と同一平面上か、またはこのような表面に対してくぼみが作られた表面１０３５を有するため、第１の表面は実質的に平坦である。一変形例において、第１の表面上のはんだマスク層１０７６を、カプセル封入材を導入した後に除去してもよい。この場合には、誘電体層１０２０は、ユニットの熱または熱伝達層として作用し、積層体における次の下側のチップと隣接する。さらなる変形例において、誘電体層の第２またはチップに面する側上にあるはんだマスク層１００２を、省略して、接着層１０６８と一体にしてもよい。また、各ユニットは２つ以上のチップを含みうる。さまざまなユニットに含まれたチップは、メモリチップや、例えば、ＤＲＡＭ、フラッシュ、ＲＯＭ、ＰＲＯＭ、またはＥＥＰＲＯＭチップでありうる。また、本発明は、例えば、プロセッサまたは特定用途向けの集積回路（ＡＳＩＣ）等のほかのチップをパッケージングする際に用いることもできる。また、「セレクト」端子は、メモリアレイに一般に使用される「チップセレクト」などの信号を伝達する必要はなく、すなわち、積層体内の１以上の特定のチップにルート決定されることが望ましい任意の信号を伝達することができる。熱拡張による応力を緩和するために、各ユニットのユニット端子がそのユニットのチップに対して動かせるよう接着層とリードとパネルとを配設させてもよい。また、熱伝達層によって、隣接するユニットが相対的に移動可能であってもよい。さらに、積層アセンブリは、実質的に上述したようなユニットに加えて、１つ以上の非同一ユニットを含みうる。例えば、積層体の異なるユニットは、異なるチップを含みうる。さらなる別の変形例において、各ユニットはある方向に配置されたチップを有する構造において上述した機構が使用可能であり、チップの背面はこのようなユニットの誘電体層に隣接し、コンタクト担持前面は誘電体層から離れて対面する。このような実施形態において、コンタクトは、ワイヤボンドまたは他の導体によってトレースに接続することができる。このような実施形態において、各チップの前面または前面の上にあるカプセル封入材の層が、次の隣接するユニットの誘電体層に隣接していてもよい。
【００６０】
上述した実施形態において、さまざまなユニットを互いに接続し、垂直方向の導体を形成する伝導性部品は、従来のはんだボールである。この代わりに、他の伝導性部品を用いてもよい。例えば、いわゆる「ソリッドコアはんだボール（solid core solder ball）」を使用することができる。ソリッドコアはんだボールは、融点が比較的に高い材料から形成されたコアと、融点温度がコアの融点温度よりも低いはんだとを含む。さらなる他の伝導性部品を、伝導性ポリマー組成の集合体から形成することができる。
【００６１】
上述した特徴の上記および他の変形例および組み合わせを利用できるため、好適な実施形態の上述した記載は、本発明を限定するものではなく、例示するものとして解されるべきものである。
【図面の簡単な説明】
【００６２】
【図１】本発明の１つの実施形態において使用される回路パネルの平面図である。
【図２】図１の回路パネルを用いた積層パッケージの立面図である。
【図３】回路基板と組み合わせた本発明のさらなる実施形態による積層パッケージの断面図である。
【図４】図１に類似しているが、本発明のさらなる実施形態による回路パネルを示す図である。
【図５】図２に類似しているが、図４の回路パネルを用いた積層パッケージを示す図である。
【図６】本発明のさらなる別の実施形態において使用される回路パネルの平面図である。
【図７】図６の回路パネルを用いて作製された積層パッケージの断面図である。
【図８】本発明のさらなる実施形態において使用されるトランスレーションパネルの平面図である。
【図９】図８のトランスレーションパネルを用いたパッケージの断面図である。
【図１０】本発明のさらなる実施形態による積層パッケージの断面図である。
【図１１】本発明の別の実施形態によるパッケージ部品の一部分の部分図である。
【図１２】本発明のさらなる実施形態によるパッケージの部分平面図である。
【図１３】図１２に示すユニットを拡大した部分平面図である。
【図１４】図１３の線１４−１４に沿って切り取った部分断面立面図である。
【図１５】本発明のさらなる別の実施形態による回路パネルの部分平面図である。
【図１６】図１５の回路パネルを用いて形成された複数のユニットを含む仕掛りあるいは製造過程中の集合体の部分斜視図である。
【図１７】図１５および図１６の回路パネルおよびユニットとともに使用可能な切断ツールの立面図である。
【図１８】本発明のさらなる別の実施形態による回路パネルの部分平面図である。
【図１９】図１８の回路パネルから形成されたアセンブリの部分立面図である。
【図２０】本発明のさらなる別の実施形態によるユニットの部分断面図である。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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