(57)【要約】本発明は、線形電力増幅器を利用する、無線ＴＤＭＡ送信機のマルチタイム・スロット動作を効率的にサポートする、デジタルＩ／Ｑ変調器に関する。本発明によれば、隣接タイムスロットまたはバースト間のガード・インターバル中のＩ／Ｑ信号のエンベロープに谷が導入される。この谷は、ＴＸ信号の電力レベルを変更するために、ＴＸチェーンの利得が突然切り替えられる場合、または変調方式が変更される場合に、隣接する無線周波数チャネルにおける干渉を防止する。また、隣接タイムスロットにおける変調方式がＧＭＳＫから８ＰＳＫに、またはその逆に変更される場合には特によい、谷を生成する方法が提供される。
2005537743.tif 000002
【特許請求の範囲】
【請求項１】
複数のタイムスロットを有するデジタルＩ／Ｑ信号を生成する変調器において、前記複数のタイムスロットの隣接タイムスロット間にあるガード・インターバル内の前記デジタルＩ／Ｑ信号のエンベロープに谷（dip）を導入する手段を含む変調器。
【請求項２】
前記複数のタイムスロットの隣接タイムスロット間にある前記ガード・インターバル内の前記デジタルＩ／Ｑ信号の前記エンベロープに前記谷を導入する前記手段が、前記Ｉ／Ｑ信号のＩ信号とＱ信号に谷波形を乗ずるデジタル乗算器を含む請求項１に記載の変調器。
【請求項３】
パルス整形フィルタをさらに含み、隣接タイムスロット間にある前記ガード・インターバル内の前記デジタルＩ／Ｑ信号の前記エンベロープに前記谷を導入する前記手段が、隣接タイムスロット間にある前記ガード・インターバル内の前記デジタルＩ／Ｑ信号の前記エンベロープに前記谷が導入されるように、前記パルス整形フィルタのステップオン応答の前のステップオフ応答を生成する手段を含む請求項１に記載の変調器。
【請求項４】
前記パルス整形フィルタの前記ステップオン応答の前の前記ステップオフ応答を生成する前記手段が、隣接タイムスロット間にある前記ガード・インターバル内の前記デジタルＩ／Ｑ信号の前記エンベロープに前記谷が導入されるように、前記ガード・インターバル中の前記パルス整形フィルタにデジタル０を充填する手段を含む請求項３に記載の変調器。
【請求項５】
線形分岐および２次分岐およびマルチプレクサを有するＧＭＳＫ変調器をさらに含み、隣接タイムスロット間にある前記ガード・インターバル内の前記デジタルＩ／Ｑ信号の前記エンベロープに前記谷が導入されるように、前記ステップオフ応答の後に前記パルス整形フィルタのステップオン応答が続くように、前記マルチプレクサが複素数０を前記分岐に供給する請求項３に記載の変調器。
【請求項６】
前記変調器がＧＭＳＫ変調器と８ＰＳＫ変調器である請求項１に記載の変調器。
【請求項７】
複数のタイムスロットを有するデジタルＩ／Ｑ信号を生成する信号処理方法において、
（ａ）前記Ｉ／Ｑ信号を生成するためにＩ信号とＱ信号を変調するステップと、
（ｂ）前記複数のタイムスロットの隣接タイムスロット間にあるガード・インターバル内の前記デジタルＩ／Ｑ信号のエンベロープに谷を導入するステップと
を含む信号処理方法。
【請求項８】
前記Ｉ／Ｑ信号の前記Ｉ信号と前記Ｑ信号に谷波形を乗ずる乗算するステップをさらに含む請求項７に記載の信号処理方法。
【請求項９】
隣接タイムスロット間にある前記ガード・インターバル内の前記デジタルＩ／Ｑ信号の前記エンベロープに前記谷を導入するステップ（ｂ）が、
隣接タイムスロット間にある前記ガード・インターバル内の前記デジタルＩ／Ｑ信号の前記エンベロープに前記谷が導入されるように、前記パルス整形フィルタのステップオン応答の前のステップオフ応答を生成するステップをさらに含む請求項７に記載の信号処理方法。
【請求項１０】
ＧＳＭ、ＥＤＧＥ、またはＥＧＰＲＳシステムのＴＤＭＡ送信機を実施するチップセットに関しては特に、複数のタイムスロットを有するデジタルＩ／Ｑ信号を生成するコンピュータ・プログラムにおいて、
（ａ）前記Ｉ／Ｑ信号を生成するためにＩ信号とＱ信号を変調するステップと、
（ｂ）前記複数のタイムスロットの隣接タイムスロット間にあるガード・インターバル内の前記デジタルＩ／Ｑ信号のエンベロープに谷を導入するステップと
を含むコンピュータ・プログラム。
【請求項１１】
請求項１に記載の変調器を含む送信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のタイムスロットを有するデジタルＩ／Ｑ信号を生成する変調器と、複数のタイムスロットを有するデジタルＩ／Ｑ信号を生成する信号処理方法と、移動体通信（GSM）用グローバル・システム用、GSM用のエンハンスト・データ速度（enhanced data rates for GSM evolution（EDGE））またはenhanced general packet radio service（EGPRS）システム用の時分割多重接続方式（TDMA）送信機のためのコンピュータ・プログラムに関する。
【背景技術】
【０００２】
１９９７年、ＥＤＧＥに関する１つの提案が欧州標準化協会ＥＴＳＩに提出された。ＥＤＧＥの規格化は、２段階で遂行される。第１段階の部分は、既存ＧＰＲＳの拡張であるＥＧＰＲＳを規定する。ＥＧＰＲＳは、確立したＧＭＳＫ（ガウス最小シフト・キーイング(Gaussian minimum shift keying)）変調方式よりも高いデータ転送速度に対する電位を有する８ＰＳＫ（位相シフト・キーイング（phase shift keying））変調方式を採用する。この新しい８ＰＳＫ変調方式は、ＧＭＳＫと異なり振幅が一定でないため、ＴＸ（送信）チェーンの電力増幅器の線形性に関して、より逼迫した要件を有する。したがって、ＧＭＳＫの一定のエンベロープは、線形ＰＡよりも電力効率のよい飽和した電力増幅器（ＰＡ）の利用を可能とするが、８ＰＳＫ変調方式の可変エンベロープは線形ＰＡを必要とする。
【０００３】
８ＰＳＫ変調方式がマルチタイム・スロット（ＴＳ）動作で利用される場合、ＢＳＣの要求に応じて、すべてのＴＳに対してＴＸ電力を個々に調整する必要がある。ＴＳ間のＴＸ電力の過度電流は平滑であるべきである。そうでなく、ＴＳ間のＴＸ電力の過度電流が平滑でない場合、隣接チャネルの他のユーザとの干渉が発生する恐れがある。このため、ＴＸ経路の利得を突然、単純に切り替えることは、通常は不可能である。さらに、ＴＸ経路の利得は、一般にアナログ・ドメインでは変動する。このため、ＴＸ電力レベルを調整するために、連続した可変利得増幅器（ＶＧＡ）がＴＸチェーンで必要となる。このようなＶＧＡは、適切な形のアナログ制御電圧によって制御される。ＶＧＡの提供および適切な形のアナログ制御電圧の生成は、高価である。その上、このような構成は、このようなアナログ回路には特有であるが、不具合が発生しがちである。また、このようなアナログ回路には、当業者には周知の、常に処理が厄介な許容誤差がある。
【０００４】
隣接ＴＳで変調方式が８ＰＳＫからＧＭＳＫに、またその逆に変更される際に、マルチＴＳ動作では、８ＰＳＫとＧＭＳＫの間のこのような切替えがデジタルＩ／Ｑ信号の中断を誘発する恐れがあるというような、別の問題が発生する。このような中断は、非常に広帯域であり、他のチャネルに対する干渉の原因となり得ることから、防止する必要がある。
【０００５】
平滑なＴＸ電力ランピングを必要とすることは、ＴＤＭＡと周波数分割多重アクセス（ＦＤＭＡ）を組み合わせた、いかなる多元接続システムにとっても基本的なことである。したがって、適用された規格は、電力ランピング専用であってデータ転送の行われない、隣接ＴＳ間の時間間隔を確保する。ＧＳＭ規格によれば、この時間間隔は「ガード・インターバル（guard interval）」と呼ばれる。
【０００６】
ＧＰＲＳの採用は、マルチタイム・スロット動作への第１の方法の拡張をもたらした。ここで、電力ランピング電圧は、端部の平滑な階段状を呈する。
【非特許文献１】P.Jung著、「Laurent’s decomposition of Binary Digital Continuous Phase Modulated Signals with Modulation Index 1/2 Revisited」IEEE通信議事録、４２巻、２／３／４号、１９９４年
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の１つの目的は、隣接タイムスロット間の干渉を最小限に抑えることである。
【課題を解決するための手段】
【０００８】
本発明の実施形態によれば、この目的は、複数のタイムスロットを有するデジタルＩ／Ｑ信号を生成する変調器で解決される。この変調器は、複数のタイムスロットの隣接タイムスロット間にあるガード・インターバル内のデジタルＩ／Ｑ信号のエンベロープに谷（dip）を導入する手段を含む。
【０００９】
請求項１に記載の本発明の実施形態によるこのような変調器は、無線ＴＤＭＡ送信機のマルチタイム・スロット動作をサポートするデジタルＩ／Ｑ変調器に線形電力増幅器を使用することを可能にする。すなわち、ＥＧＰＲＳ用の線形送信機に発生する問題点は、隣接タイムスロット間のガード・インターバル中のデジタルまたはＩ／Ｑ信号のエンベロープに谷を導入することにより克服することができる。さらに、デジタルまたはＩ／Ｑ信号のエンベロープへの谷の導入は、ＴＸ経路の利得の突然の切替えに起因する、ＴＸ信号における不要な突然の切替え過度事象を防止できるという効果がある。これは、ＴＸ信号がダウンした場合に、Ｉ／Ｑ信号の谷中にＴＸ経路の利得を切り替えることによって行うことができる。したがって、隣接タイムスロット間のＴＸ電力レベルの変化により発生する、隣接チャネル間の干渉が最小限に抑えられる。
【００１０】
さらに、隣接タイムスロット間のガード・インターバル中にデジタルＩ／Ｑ信号のエンベロープに谷を導入することによって、８ＰＳＫとＧＭＳＫ変調方式の間の切替えの際にＩ／Ｑ信号の不要な中断を防止することができる。したがって、８ＰＳＫとＧＭＳＫ間の切替えの際に発生する、隣接チャネルにおける干渉を最小限に抑えることができる。
【００１１】
さらに、連続利得ＶＧＡではなく、離散利得ＶＧＡを変調器で利用することができる。また、谷はデジタル・ドメインに導入されたので、アナログ回路の許容誤差に関わる問題はない。その上、本発明では、連続ＶＧＡに対するアナログ制御電圧の生成は最早行わない。
【００１２】
請求項２に記載の本発明の別の実施形態によれば、Ｉ信号とＱ信号の両方に、谷波形が乗じられる。これにより、谷の導入に対する非常に簡単な解決策が可能になる。
【００１３】
請求項３に記載の本発明の実施形態によれば、パルス整形フィルタは一般に８ＰＳＫに提供されているので、谷整形は自由である。
【００１４】
請求項４に記載の本発明の実施形態によれば、ガード・インターバル中にパルス整形フィルタに０が充填される。ガード・インターバル中にパルス整形フィルタに０を充填することにより、デジタルＩ／Ｑ信号のエンベロープに谷が導入される。デジタル０の生成が簡易であり、誤動作が発生しがちでないので、隣接チャネル間の干渉を防止する非常に簡素で安定した変調器が提供される。
【００１５】
請求項５に記載の本発明のさらに別の実施形態は、ＧＭＳＫ変調タイムスロットが必要になる場合に、エンベロープへの谷の効率的な導入を可能にする。さらに、請求項５に記載の本発明の実施形態は、独立したＧＭＳＫ変調器ではなく、ＧＭＳＫに対するＣ０フィルタの再利用を可能にする。
【００１６】
請求項６に記載の本発明の別の実施形態によれば、変調器とは、ＧＭＳＫ変調器と８ＰＳＫ変調器であり、ＧＭＳＫ変調方式と８ＰＳＫ変調方式の両変調方式を使用することを可能にする。
【００１７】
請求項７に記載の本発明のさらに別の実施形態によれば、隣接チャネルにおける干渉を最小限に抑える信号処理方法が提供される。
【００１８】
請求項８および９に記載の本発明のさらに別の実施形態によれば、パルス整形フィルタにより、Ｉ信号とＱ信号に谷波形を乗じることによって谷が生成される、信号処理方法が提供される。どちらの方法も、変調の非常に簡素で効率的な制御を可能にする。また、パルス整形フィルタにより谷が導入された場合、谷整形は自由である。
【００１９】
本発明によれば、請求項１０に記載のＧＳＭ、ＥＤＧＥ、またはＥＧＰＲＳシステム用のＴＤＭＡ送信機のためのコンピュータ・プログラムも提供される。
【００２０】
上記から明らかなように、線形電力増幅器を利用する無線ＴＤＭＡ送信機のマルチタイム・スロット動作を効率的にサポートする、デジタルＩ／Ｑ変調器が提案される。隣接タイムスロット間のガード・インターバルにあるデジタルＩ／Ｑ信号のエンベロープに谷を導入することは、本発明の一態様である。これらの谷は、ＴＸ信号の電力を変更するために、ＴＸチェーンの利得が突然切り替えられる場合に、隣接する無線周波数チャネルにおける干渉を防止する。さらに、隣接タイムスロットにおける変調方式がＧＭＳＫから８ＰＳＫに、またはその逆に変更される場合には特によい、谷を生成するための信号処理トポロジが提案される。
【００２１】
本発明の上記および他の態様は、以下で説明する実施形態を参照すれば、明白かつ明瞭になろう。これらの実施形態は、以下に示す図面を参照して説明する。
【発明を実施するための最良の形態】
【００２２】
以下における上記図面の説明では、同一または相当する要素には同一の参照番号を使用する。
【００２３】
図１は、本発明の一態様による、単一スロット８ＰＳＫ  Ｉ／Ｑ変調器１の簡略化した回路図を示す。図１の変調器がＧＳＭシステムに適用される場合、音声信号は音声符号化で量子化され、次いで量子化された音声信号が、チャネル符号化中のデータ・フレームに編成される。次いでこの直列データ・ストリームは、図１に示すような３ビット直列／並列コンバータであってよい、直列／並列コンバータ２に導入される。次いで３ビット並列信号は、８つの複素数信号の１つに３つのビットそれぞれをマッピングする、グレイ・マッパー（Grey Mapper）３に入力される。この場合、複素数乗算器４によって各記号に対して３π／８回転が伝えられる。これは、ＲＦエンベロープでの０交差を防止するために行われる。乗算器（ＭＵＸ）５でこの信号を乗算した後、ＭＵＸ  ５の出力はアップサンプラー６に入力される。このアップサンプラー６によって、アップサンプリングＮ＝１６が実行される。これは、すべての入力サンプルの後にＮ−１の０を挿入する。アップサンプラー６の出力は、ここではＣＯで示す有限インパルス応答（ＦＩＲ）パルス整形フィルタに入力される。別の実施形態では、アップサンプリングとＦＩＲフィルタリングを結合して、より効率的なポリフェーズ・インタポレーション・フィルタ（polyphase interpolation filter）構造としてもよい。ＦＩＲ  ７の出力は、デジタル／アナログ・コンバータ（ＤＡＣ）８に入力される。
【００２４】
稼動中、ＭＵＸ  ５は、ＴＤＭＡ信号の保護期間中の０と、バーストの活動中部分中の回転した８ＰＳＫ記号から選択する。これを、図２でさらに詳細に説明する。
【００２５】
図２は、バーストの始まる時と終わる時の、図１の８ＰＳＫ  ＭＵＸ  ５の設定を示す。図２から分かるように、保護記号中、ＭＵＸ  ５に０が充填される。先行する３つの末尾記号、データ記号、および後続の３つの末尾記号の間中、回転した８ＰＳＫ記号がＭＵＸ  ５に挿入される。データ記号の終わりでは、上記３つの末尾記号の終わりまで８ＰＳＫ記号がＭＵＸ  ５で維持される。次に続く保護記号の始まりによって、０がＭＵＸ  ５に挿入される。
【００２６】
アップサンプラー／フィルタに０を充填することには、早期に回転した８ＰＳＫ記号によって励起された際に、先行する０がフィルタの平滑なステップオン応答を可能にするという効果がある。後で回転した８ＰＳＫ記号を充填する後続の０は、平滑なステップオフ応答を可能にする。
【００２７】
図３は、本発明の一態様による、単一スロット２次ＧＭＳＫ  Ｉ／Ｑ変調器９の実施形態を示す。図３は、簡略化した回路図である。ＧＭＳＫは、Ｉ／Ｑドメインでのパルス整形による線形変調方式とは対照的な、位相ドメインでのパルス整形による非線形変調方式である。P.Jung著、「Laurent’s decomposition of Binary Digital Continuous Phase Modulated Signals with Modulation Index 1/2 Revisited」IEEE transactions on communications、第４２巻、２／３／４号、１９９４年で提案されているように、ＧＭＳＫ変調器を、一連の線形に変調された信号を重畳することによって実施することができる。対応する整形フィルタは、Ｃ０、Ｃ１、．．．Ｃｎで示される。
【００２８】
ＦＩＲフィルタＣ０  １４の入力は、ＧＭＳＫビットがマッパー１０に挿入されるという要領で生成される。マッパー１０の出力信号は、デジタル乗算器１１に入力され、デジタル乗算器１１は、マッパー１０の出力信号に複素数フェーザーｅｊｋπ／２を乗ずる。乗じられた信号は、ＭＵＸ  １２に提供され、そこからの出力信号は、図１のアップサンプラー６に対応するアップサンプラー１３に提供される。アップサンプラー１３の出力信号は、ＦＩＲフィルタＣ０  １４に入力され、そこからの出力信号は、ＦＩＲフィルタＣ１  ２１の出力信号に加えられ、ＤＡＣ  １５に供給される。ＤＡＣ  １５は、図１のＤＡＣ  ８に対応する。
【００２９】
ＦＩＲフィルタＣ１  ２１の入力は、有限ステートマシン（ＦＳＭ）１６と、マッパー１７と、複素数フェーザーｅｊｋπ／２によるデジタル乗算器１８による乗算とを適用することにより、変調ビットから得られる。デジタル乗算器１８からの出力信号は、ＭＵＸ  １９に入力され、そこからの出力信号は、アップサンプラー２０に提供される。アップサンプラー２０の出力信号は、ＦＩＲフィルタＣ１  ２１に提供される。アップサンプラー２０は、図１のアップサンプラー６に対応する。
【００３０】
一般に、整形フィルタＣｎの入力は、ＦＳＭと、マッパーと、複素数フェーザーｅｊｋπ／２による乗算とを適用することにより、変調ビットから得られる。ＦＳＭアルゴリズムおよびフェーザーの位相θｎは、これら級数の要素の指数ｎによって異なる。したがって、図３に示すように、ｎ＝０の場合、ＦＳＭは要求されず、θ０＝０が適用される。これら級数の０番目の要素が単純に使用されるので、これは線形化されたＧＭＳＫとして示される。したがって、図３の上の分岐は、ＧＭＳＫ変調器の線形分岐と呼ばれる。ここで、ＧＭＳＫのＰＳＤに類似のパワー・スペクトル密度（ＰＳＤ）を得るために、Ｃ０フィルタが８ＰＳＫ用整形フィルタとして採用されることに留意されたい。これら級数のより高位の要素を考慮することにより、近似エラーを任意に小さくすることができる。実際の応用例では、これら級数の要素０と１だけを考慮するだけで十分である。図３の変調器の下の分岐も、ＧＭＳＫ変調器の２次分岐と呼ばれる。
【００３１】
図３に示すような２次ＧＭＳＫ変調器は、パルス整形フィルタを、図１に示す８ＰＳＫ変調器を参照して説明した方法と同様の方法で整形するエンベロープに適用することができるという利点を有する。これを、図４を参照してさらに詳細に説明する。
【００３２】
図４は、タイムスロットまたはバーストの始まる時と終わる時の、図３のＭＵＸ  １２および１９の設定を示す。図４の左側はタイムスロットの始まる時の設定を示し、図４の右側はタイムスロットの終わりの設定を示す。図４から分かるように、先行するガード・インターバルの最後の保護ビットと後続のガード・インターバルの最初の保護ビット以外のすべての保護ビットを通して、ＭＵＸ  １２および１９によって０が挿入される。先行するガード・インターバルの最後のビットから後続のガード・インターバルの最初のビットまで、ＧＭＳＫ信号がuサンプラー１３および２０に供給される。ＧＭＳＫ信号の一番奥と一番外側の保護記号のこの設定は、ＧＭＳＫに強制される。何故ならば、そうでなければ、一番外側の末尾ビットの領域における位相エラーが増加しすぎるからである。
【００３３】
図４に示すようなＭＵＸ  １２および１９の設定による図３の変調器は、ＴＸエンベロープの平滑な縁を可能にする。
【００３４】
図５は、デジタル乗算器２３を含むデジタルＩ／Ｑ変調器２２の略図を示す。Ｉ／Ｑ信号は、デジタル乗算器２３に提供され、デジタル乗算器２３は、各Ｉ信号と各Ｑ信号に、エンベロープに谷のあるデジタル信号Ｉ’Ｑ’を生成する谷波形を乗ずる。デジタル乗算器２３は、後続タイムスロットのガード・インターバルにあるデジタルＩ／Ｑ信号のエンベロープに谷を導入する。原則として、デジタルＩ／Ｑ変調器は、図１に示すような８ＰＳＫ変調器１、図３に示すようなＧＭＳＫ変調器９、または両変調器１と９の組み合わせ、またはこれらの一部であってよい。
【００３５】
図６は、本発明の実施形態による、マルチスロット８ＰＳＫ／ＧＭＳＫ  Ｉ／Ｑ変調器２４を示す。まず、図６の変調器２４は、図１の８ＰＳＫ変調器１と図３の２次ＧＭＳＫ変調器９の組み合わせであることが分かる。図６の変調器２４は、３ビット直列／並列コンバータ２、グレイ・マッパー３、複素数乗算器４、後述するＣ０  ＭＵＸと呼ばれるマルチプレクサ２６、アップサンプラー６、およびＦＩＲフィルタＣ０  ７を含む、８ＰＳＫ変調器を含む。ＧＭＳＫ変調器の線形分岐は、マッパー１０、複素数乗算器１１、Ｃ０  ＭＵＸ  ２６、図３のアップサンプラー１３に対応するアップサンプラー６、および図１のＦＩＲフィルタＣ０  １４に対応するＦＩＲフィルタＣ０  ７を含む。ＧＭＳＫ変調器の２次分岐は、ＦＳＭ  １６、マッパー１７、複素数乗算器１８、ここではＣ１  ＭＵＸと呼ばれるＧＭＳＫ  ＭＵＸ  １９、アップサンプラー２０、およびＦＩＲフィルタＣ１  ２１を含む。さらに、図６の変調器２４は、８ＰＳＫ変調方式で変調されるべき直列データ・ストリームを直列／並列コンバータ２に提供し、またＧＭＳＫ変調方式で変調されるべき直列データ・ストリームをマッパー１０とＦＳＭ  １６に提供する、マルチプレクサ２５を有する。８ＰＳＫ変調方式が適用された場合、ＦＩＲフィルタＣ０の出力信号が、ＤＡＣ  ８に直接提供される。ＧＭＳＫ変調方式が適用された場合、ＦＩＲフィルタＣ０  ７とＦＩＲフィルタＣ１  ２１の出力信号が合計され、ＤＡＣ  ８に適用される。マルチプレクサＣ０  ＭＵＸ  ２６、Ｃ１  ＭＵＸ  １９、およびマルチプレクサ２５は、変調器の、８ＰＳＫモードとＧＭＳＫモードの２モード動作を可能にする。さらに、これらのマルチプレクサは、８ＰＳＫ変調器、ＧＭＳＫ変調器、または線形化したＧＭＳＫ変調器のような変調器の構成を可能にする。
【００３６】
図７は、有限ステートマシン１６とＧＭＳＫ変調器の２次分岐を、さらに詳細に示す。図７から分かるように、ＦＳＭ  １６は、第１のレジスタ３０と第２のレジスタ３１、および第１のモジュロ２加算器３２と第２のモジュロ２加算器３３を含む。ＦＳＭ  １６の入力は、第１のレジスタ３０とモジュロ２加算器３２に提供される。第１のレジスタ３０の出力は、第２のレジスタ３１と第１のモジュロ２加算器に提供される。第２のレジスタ３１と第１のモジュロ２加算器３２の出力は、第２のモジュロ２加算器３３に提供され、次いでマッパー１７に出力される。
【００３７】
８ＰＳＫバーストからＧＭＳＫバーストへの遷移中の一連のＣ０  ＭＵＸ  ２６とＣ１  ＭＵＸ  １９の設定を、図８に示す。
【００３８】
図８は、８ＰＳＫタイムスロットからＧＭＳＫタイムスロットへの遷移と、その逆の間の遷移の間中の、Ｃ０  ＭＵＸ  ２６とＣ１  ＭＵＸ  １９の設定例を示す。図８から分かるように、Ｃ０  ＭＵＸ  ２６は、８ＰＳＫモードで、データ信号および３つの末尾記号全体を通して８ＰＳＫ信号をアップサンプラー６に提供する。次いで、最初の７つの保護記号中、Ｃ０  ＭＵＸ  ２６は０をアップサンプラー６に提供する。最後の保護記号中、Ｃ０  ＭＵＸ  ２６は、ＧＭＳＫ変調器の線形分岐のＧＭＳＫ信号をアップサンプラー６に提供する。次いで、３つの末尾記号と後続データ記号の間中、Ｃ０  ＭＵＸ  ２６は、ＧＭＳＫ変調器の線形分岐のＧＭＳＫ信号、すなわち複素数乗算器１１から出力された信号を、アップサンプラー６に提供する。
【００３９】
３つの末尾記号中に８ＰＳＫ信号がＤＡＣ  ８に提供され、８つの保護記号の最初の７つのビット中に８ＰＳＫ信号がＤＡＣ  ８に提供される場合、Ｃ１  ＭＵＸ  １９は、０をデータ記号中にアップサンプラー２０に提供する。この場合、この信号がＧＭＳＫ信号に切り替えられると、Ｃ１  ＭＵＸ  １９は、ＧＭＳＫ変調器の２次分岐のＧＭＳＫ信号、すなわち複素数乗算器１８の出力を、最後の、すなわちガード・インターバルの８つの保護記号の８ビット中にアップサンプラー２０に提供する。次いで、３つの末尾記号とデータ記号中、複素数乗算器１８の出力は、アップサンプラー２０に提供される。
【００４０】
ＧＭＳＫ変調方式が適用されるタイムスロットから、８ＰＳＫ変調方式を適用するタイムスロットに切り替えられる場合、Ｃ０  ＭＵＸ  ２６は、複素数乗算器１１の出力信号を、データ記号中、３つの末尾記号中、および８つの保護記号の最初の記号中にアップサンプラー６に提供する。次いで、Ｃ０  ＭＵＸ  ２６は、残りの７つの保護記号中の７つの０をアップサンプラー６に提供する。８ＰＳＫ変調方式による後続タイムスロットの後続の３つの末尾記号の始まりにより、Ｃ０  ＭＵＸ  ２６は、複素数乗算器４の出力信号を、末尾記号とデータ記号中にアップサンプラー６に提供する。
【００４１】
ＧＭＳＫ変調方式から８ＰＳＫ変調方式への切替えが後続タイムスロットで実行される場合、Ｃ１  ＭＵＸ  １９は、複素数乗算器１８の出力信号を、データ記号中、３つの末尾記号中、および８つの保護記号の最初の１つの保護記号中にアップサンプラー２０に提供する。次いで、８ＰＳＫが実行される、保護記号の残りの７ビット、後続の末尾記号および後続のデータ記号に関しては、Ｃ１  ＭＵＸ  １９が０をアップサンプラー２０に提供する。
【００４２】
図９は、１つのスロットの８ＰＳＫから後続スロットのＧＭＳＫに切替えが実行される際に隣接チャネルで観察することのできる、仮想マルチスロットＴＸエンベロープｐｔｘおよび対応するパワーｐｎの一例を示す。８ＰＳＫ  ＴＳの平均パワーは、ＧＭＳＫ  ＴＳの平均パワーより高いものと仮定する。図９から分かるように、第１のスロットの８ＰＳＫ変調方式と第２のスロットのＧＭＳＫ変調方式の間にあるエンベロープｐｔｘには、本発明の実施形態により、谷がある。この谷は、既に詳細に説明したように、Ｉ信号とＱ信号の両方に谷波形を乗じるか、またはパルス整形フィルタのステップオン応答の前のステップオフ応答を呼び出すか、パルス整形フィルタに０を充填することによって、挿入される。図９では比較的小さい谷を示しているが、谷のサイズは、それぞれのシステムの要件に従って様々であってよい。隣接チャネル・パワーｐｎによって示されるように、ＴＸエンベロープの平滑な谷は、別の山を示さずに、隣接チャネル・パワーで遷移を生じる。谷は分解フィルタの時定数より短時間しか持続しないので、谷は分解されない。したがって、谷の効果は、変調方式の切替えによるＩ／Ｑ信号の段（step）を防止すること、後続タイムスロットのパワー・レベルの切替えによるＴＸエンベロープの段を隠すことである。図９に示すように、エンベロープへの谷の導入により、隣接チャネルの干渉が最小限に抑えられる。
【００４３】
既に詳細に説明したように、２つのマルチプレクサＣ０  ＭＵＸ  ２６とＣ１  ＭＵＸ  １９は、複素数値記号ではなく複素数値０を、パルス整形フィルタＦＩＲ  Ｃ０  ７とＦＩＲ  Ｃ１  ２１を続行するアップサンプラー６と２０に供給するように機能する。既に指摘した通り、図６に示すように、変調器２４の近似を改善するために、０および１分岐ではなくこれらよりさらに上位の分岐を考慮することも可能である。さらに、異型として、それぞれのアップサンプラーを後続のパルス整形ＦＩＲフィルタと組み合わせて、効率的なポリフェーズ・インタポレーション・フィルタとすることも可能である。
【００４４】
好ましいことに、図６に示すような変調器２４は、隣接チャネル間の干渉を防止しながら、線形電力増幅器の使用を可能にする。また、連続する利得ＶＧＡではなく、単純な別個の利得ＶＧＡを利用することができる。本発明による信号処理はデジタル・ドメインで実行されるので、アナログ回路の許容誤差に関わる問題は生じない。また、連続するＶＧＡに対するアナログ制御電圧の生成は最早行わない。
【００４５】
図６の変調器２４にあるマルチプレクサＣ  ＭＵＸ  ２６とＣ  ＭＵＸ  １９を利用することにより、フィルタとアップサンプラーはいずれにせよ必要となるので、谷整形は自由となる。変調器２４は、ＧＭＳＫ変調器と８ＰＳＫ変調器の線形分岐に対して、変調の単純な制御と、ＦＩＲフィルタＣ  ０７の二重使用も可能にする。変調器２４のような変調器は、例えばＧＳＭ、ＥＤＧＥ、またはＥＧＰＲＳチップセットで好適に使用することができる。
【００４６】
本発明の別の実施形態によれば、有利には、正規の動作中に連続的に充填されるＦＩＲフィルタの遅延タイミング素子（retarding timing element）には、好適には平行して初期値を充填することもできる。これにより、タイムスロット間の遷移の設計がさらに自由になる。したがって、例えば、特定の送信の概念の応用例中、８ＰＳＫタイムスロットの平滑な下降後の保護期間の開始時に、一定のエンベロープを有するＧＭＳＫ変調信号を突然挿入することが好ましい場合がある。本発明の一態様によれば、有利には、これは、適切な初期値の平行ローディングによって達成することもできる。
【図面の簡単な説明】
【００４７】
【図１】本発明の一態様による、単一スロット８ＰＳＫ  Ｉ／Ｑ変調器を示す図である。
【図２】本発明の一態様による、バーストの始まる時と終わる時の、図１の変調器の８ＰＳＫ  ＭＵＸの設定を示す図である。
【図３】本発明の一態様による、単一スロット２次ＧＭＳＫ  Ｉ／Ｑ変調器を示す図である。
【図４】本発明の一態様による、タイムスロットの始まる時と終わる時の、図３の変調器のＧＭＳＫマルチプレクサの設定を示す図である。
【図５】本発明の一態様による、谷波形のデジタルＩ／Ｑ信号を乗算するための、デジタル乗算器を有する変調器を示す図である。
【図６】本発明の一態様による、マルチスロット８ＰＳＫ／ＧＭＳＫ  Ｉ／Ｑ変調器を示す図である。
【図７】本発明の一態様による、図６のＧＭＳＫ変調器の２次分岐の有限ステートマシン（ＦＳＭ）を示す図である。
【図８】本発明の一態様による、８ＰＳＫタイムスロットとＧＭＳＫタイムスロットの間、またはその逆の間の遷移中における、図６の変調器のＣ０  ＭＵＸとＣ１  ＭＵＸの設定を示す図である。
【図９】隣接タイムスロットの様々な電力レベルで８ＰＳＫとＧＭＳＫの間での切替えを、仮想マルチスロットＴＸエンベロープにより示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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