(57)【要約】【課題】  本発明は、２つの電気経路におけるトリガ信号のエッジの伝播から２進値を抽出する方法および集積セル（１）に関する。【解決手段】  該集積セルは、２つの電圧印加端子（２、３）の間に２つの並列枝路を有する。それらの枝路はそれぞれ、直列に実装された素子である、電気経路を区別する抵抗（Ｒｄ、Ｒｇ）と、読出しトランジスタ（ＭＮ１ｄ、ＭＮ１ｇ）と、選択トランジスタ（ＭＮ２ｄ、ＭＮ２ｇ）とを備える。各枝路の抵抗と読出しトランジスタの中心点は、セルの出力端子（Ｑ、ＮＱ）を定義し、各枝路の読出しトランジスタのゲートは他方の枝路の出力端子に接続される。
2005518060.tif 000002
【特許請求の範囲】
【請求項１】
２つの電気経路におけるトリガ信号のエッジの伝播に基づいた２進値を抽出する集積セル（１）において、該集積セルは、２つの電圧供給端子（２、３）の両端に２つの並列枝路を有し、それらは各々、直列の
前記電気経路を区別するための抵抗器（Ｒｄ、Ｒｇ）と、
読出しトランジスタ（ＭＮ１ｄ、ＭＮ１ｇ）と、
選択トランジスタ（ＭＮ２ｄ、ＭＮ２ｇ）と
を備え、各枝路の前記抵抗器と前記読出しトランジスタの接続点は、前記セルの出力端子（Ｑ、ＮＱ）を定義し、各枝路の前記読出しトランジスタのゲートは他方の枝路の前記出力端子に接続される、集積セル。
【請求項２】
前記抵抗器（Ｒｄ、Ｒｇ）はポリシリコンで作られ、同一の公称値を有するサイズにされることを特徴とする請求項１に記載のセル。
【請求項３】
前記セルは、前記セルの初期状態を読出し、セル読出し動作電流範囲において、ハイ状態を出力する前記枝路に関連付けられた前記抵抗（Ｒｄ、Ｒｇ）の値の安定的且つ非可逆的な減少を生じさせることによってこの状態を安定化する回路（７）に関連付けられることを特徴とする請求項２に記載のセル。
【請求項４】
前記抵抗の減少は、該当する前記抵抗器（Ｒｄ、Ｒｇ）に、前記抵抗の値が最大となる電流よりも大きい電流を一時的にかけることにより生じることを特徴とする請求項３に記載のセル。
【請求項５】
各枝路は更に、出力端子（Ｑ、ＮＱ）を、逆側の電圧を印加する端子（３）に接続する安定化トランジスタ（ＭＮ３ｄ、ＭＮ３ｇ）を有し、それには、関連する前記枝路の前記抵抗器（Ｒｄ、Ｒｇ）が接続されることを特徴とする請求項１〜４のいずれか１項に記載のセル。
【請求項６】
前記安定化トランジスタ（ＭＮ３ｄ、ＭＮ３ｇ）は、前記抵抗器（Ｒｄ、Ｒｇ）の一方の値に前記減少を生じさせるために使用されることを特徴とする請求項５に記載のセル。
【請求項７】
前記電圧は比較的低い読出し電圧（Ｖｒ）と前記初期のセル状態を安定化する比較的高い電圧（Ｖｐ）の間で選択されることを特徴とする請求項１〜６のいずれか１項に記載のセル。
【請求項８】
前記トランジスタはＮチャネルＭＯＳトランジスタであることを特徴とする請求項１〜７のいずれか１項に記載のセル。
【請求項９】
前記トランジスタはＰチャネルＭＯＳトランジスタであることを特徴とする請求項１〜７のいずれか１項に記載のセル。
【請求項１０】
前記電気経路を区別するための前記抵抗器は受動抵抗器であることを特徴とする請求項１〜９のいずれか１項に記載のセル。
【請求項１１】
前記セル（１）の値の安定化を制御するための方法であって、
前記セルの初期状態の読出しを引き起こすステップと、
ハイ出力状態を供給する前記枝路に関連付けられた側の前記抵抗器を、前記抵抗の値が最大を示す電流（Ｉｍ）よりも大きい制約電流に、一時的に従わせるステップと
を備えることを特徴とする請求項１〜１０のいずれか１項に記載の方法。
【請求項１２】
前記制約電流は、前記制約電流と所望の最終的抵抗の間の所定の対応表から選択されることを特徴とする請求項１１に記載の方法。
【請求項１３】
集積回路チップ内にｎビットを超える２進コードを保存し、該集積回路チップからｎビットを超える２進コードを抽出するための回路であって、
請求項１〜１０のいずれか１項に記載のｎ個のセル（１）と、
中央制御ユニット（４）と
を備えることを特徴とする回路。
【請求項１４】
前記セル（１）に含まれる前記ｎビットは並列に抽出されることを特徴とする請求項１３に記載の回路。
【請求項１５】
請求項１３または請求項１４に記載の回路を有することを特徴とする集積回路チップを識別するための回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路内に不変の２進コードを保存することに関する。本発明は、より具体的には、この回路の製造に関連するパラメータから生じた２進コードを集積回路から抽出することに関する。そのような製造に関連するパラメータは、一般的に物理パラメータと呼ばれ、物理パラメータネットワーク（ＰＰＮ）により供給される。そのような「埋め込まれた」２進コードは、集積回路内で、例えばレジスタまたは同様のものへのデジタルワード形式での永久記憶を避け、このコードの検出を防ぐために用いられる。集積回路チップに含まれる、識別回路の製造に関連するパラメータに基づく電子素子または電子アセンブリの識別への応用において、この識別は、現在のところ「集積回路指紋」と呼ばれる。
【背景技術】
【０００２】
本発明は、より具体的には少なくとも部分的に抵抗性のある電気経路の形で保存され、フリップフロップまたは同様のものにより解釈される２進コードの抽出に関する。そのような２進コードを保存する回路およびそのようなコードによる集積回路チップの識別の例は、譲受人のフランス国特許出願番号０１／０４５８３および０１／０４５８５に記載されている。
【０００３】
これらの回路に用いられる原理は、異なるフリップフロップに到達する異なる電気経路内の読出し循環をトリガする同一の電気エッジを備えるというものである。所与の経路の遅延が、フリップフロップ読出しを同期する基準遅延または平均遅延よりも短いか長いかに従い、対応するフリップフロップの出力状態が０または１になる。異なるフリップフロップの出力は、次に、電気経路の形で保存されている２進コードを供給する。これらの電気経路は、これらを形成するトラックの長さにより、単純に違いを付けることができるが、ＲＣセルを形成するための抵抗素子（実際には、フリップフロップを形成するＭＯＳトランジスタのゲートで形成された容量素子に関連付けられる）を有することが好ましい。
【０００４】
そのような２進コード保存の重要な利点は、直接デジタル形式で保存されるのではなく、ある意味、アナログ形式で保存されるというところであり、これにより侵害行為がより難しくなる。
【０００５】
上述の回路において、電気経路により保存されたコードを不可視にするという目的を達成するために、経路が基準遅延を供給する電気経路に比べ（長さの点で）違いが有り過ぎないことが確認されなければならない。そうでない場合、経路が基準経路よりも明らかに長いまたは短いかどうかに従って、光学的な検出が可能になる危険性がある。
【０００６】
更に、いくつかの場合および完全にランダム且つ予測不可能な方法で、フリップフロップのうちの１つの電気経路が、このフリップフロップにおけるエッジの伝播に関連付けられるとき、平均経路と全く同一の遅延を示すことがある。このとき、このフリップフロップが、２進コードの１つの抽出から別の抽出で再現性のない出力状態を持つ危険性が生じる。
【０００７】
上述の保存回路のこれら２つの不完全性は、平均遅延の使用に起因し、これは、フリップフロップ読出しを同期する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、集積回路に埋め込まれた２進コードの抽出を改良することを目的とする。
【０００９】
本発明はまた、集積回路の物理パラメータから生じる２進コードを保存する回路を提供することを目的とし、それにより、上述の回路の欠点が克服される。より具体的には、本発明は、異なるフリップフロップに関連付けられた電気経路を比較するための、共通の基準または平均電気経路の使用を回避することを目的とする。
【００１０】
本発明はまた、そのような回路の異なる電気経路により導入された遅延を検出不可能にすることを目的とする。
【００１１】
本発明はまた、現在ＭＯＳトランジスタを形成するために使用されている技術に適合し、特に、追加の製造ステップを生じさせない解決法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
これらおよび他の目的を達成するため、本発明は２つの電気経路におけるトリガ信号のエッジの伝播に基づいた２進値を抽出する集積セルを提供し、集積セルは、電圧を印加する２つの端子の両端に２つの並列枝路を有し、それらは各々、直列の
電気経路を区別するための抵抗器と、
読出しトランジスタと、
選択トランジスタと
を備え、各枝路の抵抗器と読出しトランジスタの接続点は、セルの出力端子を定義し、各枝路の読出しトランジスタのゲートは他方の枝路の出力端子に接続される。
【００１３】
本発明の実施形態によれば、抵抗器はポリシリコンで作られ、同一の公称値を有するサイズにされる。
【００１４】
本発明の実施形態によれば、セルは、セルの初期状態を読出し、セル読出し動作電流範囲において、ハイ状態を出力する枝路に関連付けられた抵抗の値の安定的且つ非可逆的な減少を生じさせることによってこの状態を安定化する回路に関連付けられる。
【００１５】
本発明の実施形態によれば、この値の減少は、該当する抵抗器に、抵抗の値が最大となる電流よりも大きい電流を一時的にかけることにより生じる。
【００１６】
本発明の実施形態によれば、各枝路は更に、出力端子を、逆側の電圧を印加する端子に接続する安定化トランジスタを有し、それには、関連する枝路の抵抗器が接続される。
【００１７】
本発明の実施形態によれば、安定化トランジスタは、抵抗器の一方の値にこのような減少を生じさせるために使用される。
【００１８】
本発明の実施形態によれば、この電圧は比較的低い読出し電圧と初期のセル状態を安定化する比較的高い電圧の間で選択される。
【００１９】
本発明の実施形態によれば、これらのトランジスタはＮチャネルＭＯＳトランジスタである。
【００２０】
本発明の実施形態によれば、これらのトランジスタはＰチャネルＭＯＳトランジスタである。
【００２１】
本発明の実施形態によれば、電気経路を区別するためのこの抵抗器は受動抵抗器である。
【００２２】
本発明はまた、セルの値の安定化を制御するための方法を提供し、この方法は、
セルの初期状態の読出しを引き起こすステップと、
ハイ出力状態を供給する枝路に関連付けられた側の抵抗器を、抵抗の値が最大を示す電流よりも大きい制約電流に、一時的に従わせるステップと
を備える。
【００２３】
本発明の実施形態によれば、制約電流は、制約電流と所望の最終的抵抗の間の所定の対応表から選択される。
【００２４】
本発明はまた、集積回路チップ内にｎビットを超える２進コードを保存し、集積回路チップからｎビットを超える２進コードを抽出するための回路を提供し、この回路は、
２進値を抽出するｎ個の集積セルと、
中央制御ユニットと
を備える。
【００２５】
本発明の実施形態によれば、セルに含まれるｎビットは並列に抽出される。
【００２６】
本発明はまた、２進コードの保存および抽出回路を備える集積回路チップを識別するための回路を提供する。
【００２７】
本発明の以上の目的、特徴、および利点は、添付図面に関連する特定の実施形態の非限定的な説明により、詳細に論じられる。
【発明を実施するための最良の形態】
【００２８】
同一の要素は、異なる図面においても同一の参照符号で示される。明瞭性のため、本発明の理解に必要な要素のみが図面に示され、以下に説明される。特に、本発明に従い回路に保存された２進ワードを読出し、活用するための異なる回路は詳述されない。本発明は、集積回路の物理パラメータに依存する２進コードを用いたあらゆる使用を実施できる。更に、堆積およびエッチングによるポリシリコン抵抗器の実際的な形成は詳述されない。本発明は、従来通りに形成された抵抗器で実施可能である。
【００２９】
本発明の特徴は、埋め込まれた２進コードのビットを供給する双安定型またはフリップフロップ型の各読出しまたは抽出素子内に、埋め込まれたビットの電気経路の表現と、比較すべき電気基準経路を提供することである。具体的には、本発明は、異なる時定数を有する電気経路の形で保存された２進コードの各ビットに、対応ビットの抽出の差動構造を供給する。
【００３０】
図１は、本発明の実施形態に従い、電気経路の形で保存されたビットを抽出するセル１の電気回路図を示している。
【００３１】
セル１は、電圧が印加される２つの端子Ｅおよび端子Ｍの間に同一の構造の２つの並列の枝路を有し、端子Ｍはグラウンドを表す。セルに供給される電圧は、以下に明らかになるように、ビットの抽出もしくは読出しが実行されるか、またはこのビットの安定化の特有のステップが実行されるかで異なる。
【００３２】
図面の右側の枝路と呼ばれる第１の枝路は、直列に、抵抗器Ｒｄ、第１の読出しＭＯＳトランジスタＭＮ１ｄ、第２の選択ＭＯＳトランジスタＭＮ２ｄを有する。抵抗器ＲｄとトランジスタＭＮ１ｄの相互接続（および結果としてこのトランジスタのドレイン）は、任意にダイレクト（非反転）出力端子と呼ばれる第１の出力端子Ｑを形成する。図面の左側の枝路と呼ばれる第２の枝路は、直列に、抵抗器Ｒｇ、第１の読出しＭＯＳトランジスタＭＮ１ｇ、第２の選択ＭＯＳトランジスタＭＮ２ｇを有する。抵抗器ＲｇとトランジスタＭＮ１ｇの相互接続（および結果としてこのトランジスタのドレイン）は、端子Ｑの反転である第２の出力端子ＮＱを形成する。トランジスタＭＮ１ｇのゲートは端子Ｑに接続され、一方ではトランジスタＭＮ１ｄのゲートは端子ＮＱに接続され、所望の双安定効果を得る。トランジスタＭＮ２ｇおよびトランジスタＭＮ２ｄのゲートは共に、セル１からの読出しのための選択信号を受信する端子Ｒに接続される。示されている例において、全てのトランジスタはＮチャネルを有する。
【００３３】
本発明によれば、抵抗器Ｒｇおよび抵抗器Ｒｄは、製造の際、同一の値を備えるように同一のサイズにされる。これらの抵抗器は、セル１に関連付けられた電気経路に属する。それらは、それぞれ接続される枝路と逆側の枝路のトランジスタのゲートと共に、各々ＲＣセルを定義する。これらのＲＣセルは、端子Ｅを端子Ｑおよび端子ＮＱにそれぞれ接続する電気経路の時定数を条件付ける。
【００３４】
本発明による上述のようなセルの動作は、読出しモードにおいては、以下の通りである。入力端子Ｒは読出しコンフィギュレーションまたは抽出信号（ハイ状態）を受信し、２つのトランジスタＭＮ２ｇおよびトランジスタＭＮ２ｄをオンにする。
【００３５】
その後、エッジ（この実施形態のバイアス法により正）が上述のセルの入力Ｅに印加される。端子Ｑおよび端子ＮＱ上でのこのエッジの出現は、コンポーネントが厳密に同一であった場合、同時であるべきである。実際には、技術的および製造過程でのばらつきに起因しただけで、そのようなことにはならない。結果として、端子Ｑおよび端子ＮＱの一方は、他方よりも電圧の増加が速くなる。この不均衡により、トランジスタＭＮ１ｇおよびトランジスタＭＮ１ｄの一方がオンにされる。これらのトランジスタのゲートが交差しているため、最初にオンになったものが、最小の時定数の電気経路にゲートが関係するものであり、従って、ドレイン電圧が他方よりもゆっくり増加するものである。ひとたびオンになれば、このトランジスタＭＮ１は、ドレイン（および結果として対応する出力端子Ｑまたは出力端子ＮＱ）をグラウンドにし、それにより他方の枝路のトランジスタＭＮ１のブロッキング、従って対応する出力端子のハイ状態が確定される。
【００３６】
時定数が抵抗間の差異によってのみ異なる（または抵抗間の値の隔たりに比べ他のばらつきが無視できるものである）と仮定すると、最小値を備える抵抗がより小さい時定数を発生する。
【００３７】
入力Ｅに印加される抽出信号の継続時間は重要ではない。それは２つの状態の「デジタル」信号であり、抽出または読出しは、この例においては、立ち上がりによって生じる。その後、このハイ状態の消滅により、セル供給、従って保存されたビットが除去される。
【００３８】
コードの検出不可能性を保ち、技術的および製造過程でのばらつきから独立させるために、抵抗器Ｒｇおよび抵抗器Ｒｄが同一であり、それらのばらつき（基本的には観測不可能である）のみが、製造の最後で、セルから抽出されるビットを条件付けるべきであることが重要である。抵抗器Ｒｇおよび抵抗器Ｒｄが厳密に同一であったとしても、セル１の構造上、不確定の状態を取ることはできなくなっている。例えば、（トランジスタ間、端子Ｅからエッジを導く経路間等の）他のばらつきに従い、ある状態を必然的に取ることになる。
【００３９】
既にあきらかなように、本発明の利点は、セルの内容を読出すために、セルの外部にある素子との比較が不要であるということである。
【００４０】
各読出しのためのセルの状態（ビット）の再現性を保証するため、本発明の他の特徴に従い、最初の読出しの際にこの内容の安定化が行われる。すなわち、開始時、最初の使用のとき、コンフィギュレーション段階または同様のとき、物理パラメータから発生したビットの最初の読出しが実行され、その後セル安定化ステップがトリガされる。
【００４１】
この目的のために、抵抗器Ｒｇおよび抵抗器Ｒｄは、本発明の特徴によれば、ポリシリコン抵抗器であり、抵抗器のそれぞれの値は非可逆的な減少に従わせることができ、これは図２および図３に関連して後述される。とりあえずは、抵抗器Ｒｇまたは抵抗器Ｒｄが、値が最大となる電流よりも大きい、いわゆる安定化電流に従うようにされた場合、その抵抗の値は、公称動作範囲に含まれる電流に戻ったとき非可逆的に減少するということである。本発明に従い使用されるポリシリコン抵抗器の動作電流の公称範囲は、数百マイクロアンペアよりも小さく、ほとんどの場合、数十マイクロアンペアよりも小さい。プログラミング電流の振幅は、約数ミリアンペアである。
【００４２】
本発明によれば、安定化ステップは、最初の読出しにおいて、ハイ状態を示した枝路の抵抗器を、動作電流範囲に比べ高い電流に従わせることより成る（従って、原則としてより小さい値の抵抗）。これは、次に、この抵抗の値を著しく減少させることにより、セルの状態を確定する。もちろん、安定化電流は他方の抵抗器には印加されてはならない。それは同一の値の減少を来し、予想される確定効果をキャンセルしてしまう。
【００４３】
抵抗器Ｒｇおよび抵抗器Ｒｄのうちの一方に、この抵抗器の動作電流よりも大きい安定化電流をかけるために、安定化段階において、直流供給電圧Ｖｐ（ここでは正）の印加のための端子Ｅが使用される。この供給電圧は、本発明によれば、読出しモードにおけるセル使用電圧Ｖｒ、つまり、端子Ｅに印加されるエッジの高電圧よりも大きい。更に、端子Ｑ、端子ＮＱをそれぞれグラウンドに接続するために、各枝路にそれぞれ関連付けられる２つのＭＯＳトランジスタＭＮ３ｄおよびＭＮ３ｇ（この例においては、Ｎチャネルを備える）が提供される。トランジスタのそれぞれのゲートは、セルの２つの安定化制御入力端子ＷおよびＮＷを形成する。トランジスタＭＮ３ｇおよびトランジスタＭＮ３ｄの一方が、安定化ステップの間、オンにされるようになっている。
【００４４】
トランジスタＭＮ３ｇおよびトランジスタＭＮ３ｄのうちオンである方は、関係する枝路の他の２つのトランジスタＭＮ１およびトランジスタＭＮ２を短絡させ、この枝路の抵抗器Ｒｇまたは抵抗器Ｒｄを通って電流をかける。安定化電圧Ｖｐは、抵抗器Ｒｇまたは抵抗器Ｒｄを通って流れる電流が、抵抗が最大値を示す電流よりも大きくなるように選択される。本発明のこの特徴は、図２および図３に関連して後述される説明によって、より明らかになる。
【００４５】
セルのトランジスタＭＮ２ｇおよびトランジスタＭＮ２ｄは、安定化段階ではオフにされなければならない（Ｒにローを入力）。それらは、ソースを浮動状態にすることにより、読出しトランジスタＭＮ１ｇおよびＭＮ１ｄを保護するために使用され、供給電圧Ｖｐに起因する破壊的なゲート−ソース電圧の発生を回避する。更に、トランジスタＭＮ１の接続を切ることによってトランジスタＭＮ２は、それらの端子の両端に高電圧Ｖｐが印加されるのを防ぐ。従って、トランジスタＭＮ１およびトランジスタＭＮ２は読出し電圧Ｖｒに従いサイズ決めすることができる。トランジスタＭＮ３ｇおよびトランジスタＭＮ３ｄのみが、電圧Ｖｐに耐え、セルを安定化するために使用される（読出し動作範囲に比べ）比較的高い電流に耐えるサイズにされなければならない。
【００４６】
図２は、本発明に従ったセルの抵抗器Ｒｄおよび抵抗器Ｒｇを形成するために使用されるポリシリコン抵抗器の実施形態を示している。
【００４７】
（図２に１１として示されている）そのような抵抗器は、絶縁基板１２上に堆積した層をエッチングすることにより得られたポリシリコントラック（バーとも呼ばれる）により形成される。基板１２は、単に直接的に集積回路基板により形成されるか、抵抗器１１のための絶縁基板または同様のものを形成する絶縁層により形成される。抵抗器１１は、２端を（例えばメタルトラック等の）導電トラック１３および導電トラック１４に接続され、導電トラックは抵抗バーを他の集積回路素子に接続する。図２は簡略的な描写のため、一般的に集積回路を形成する異なる絶縁層および導電層には触れていない。簡略化のため、絶縁基板１２上に置かれ、上面の端で、２つのメタルトラック１３およびメタルトラック１４に接する抵抗バー１１のみが示されている。実際には、他の集積回路コンポーネントへの抵抗素子１１の接続は、バー１１の端から開始して、その配列の中にある、より幅広のポリシリコントラックにより得られる。すなわち、抵抗素子１１は一般的にトラックの残りの部分よりも狭いポリシリコントラックのセクションを設けることにより形成される。
【００４８】
素子１１の抵抗Ｒは、以下の公式により求められる。
Ｒ＝ρ（Ｌ／ｓ）
ρは、素子１１が中にエッチングされているトラックを形成する材料（ポリシリコン、ドープされた可能性有り）の抵抗率を示しており、Ｌは素子１１の長さを示し、ｓはその断面、つまり幅ｌ×厚さｅを示す。素子１１の抵抗率ρは、とりわけ、それを形成するポリシリコンのドーピングに依存する。
【００４９】
ほとんどの場合、集積回路の形成時、抵抗器はスクエア抵抗Ｒ□という概念を参照しつつ提供される。このスクエア抵抗は、堆積の厚さにより割算された材料の抵抗率であると定義される。素子１１の抵抗を与える上記の関係から、抵抗は以下の関係で求められる。
Ｒ＝Ｒ□＊Ｌ／ｌ
【００５０】
商Ｌ／ｌは、抵抗素子１１を形成するスクエア数と呼ばれるものに相当する。これは、上記からわかるように、素子１１を形成するために併置された、技術に依存する所与の寸法のスクエア数を示す。
【００５１】
ポリシリコンの抵抗の値はこのように定義され、製造の際に、上記のパラメータに基づいて、いわゆる公称抵抗率および抵抗をもたらす。一般的に、ポリシリコンの厚さｅは、集積回路の他の製造パラメータにより設定される。例えば、この厚さは集積回路ＭＯＳトランジスタのゲートのために所望される厚さにより設定される。
【００５２】
本発明の特徴は、値が非可逆的に減少することが望まれるポリシリコン抵抗器（ＲｇまたはＲｄ）に、抵抗が最大値に到達する電流よりも大きいプログラミングまたは制約電流を一時的にかけることであり、この電流は、この抵抗の通常動作電流範囲（読出しモードにおける）を超えている。すなわち、ポリシリコンの抵抗率は、対応する抵抗素子に、動作電流範囲を超えた電流を一時的にかけることにより、安定的且つ非可逆的な方法で、動作電流範囲において減少する。
【００５３】
本発明の別の特徴は、抵抗値を減少させるために使用される電流が、可融性の素子とは逆に、ポリシリコン素子に対して非破壊的であることである。
【００５４】
図３は、流れる電流に従った、図２に示されたタイプのポリシリコン素子の抵抗を示す曲線網で、一方の抵抗器の値を減少させることによりセルを安定化させる本発明の実施形態を示している。
【００５５】
抵抗素子１１を製造するために使用されてきたポリシリコンが、所与の寸法ｌ、Ｌ、ｅの素子１１に抵抗値Ｒｎｏｍを与える公称抵抗値を示すと仮定する。この抵抗の（元の）公称値は、システムの動作電流範囲において、つまり、一般的に１００μＡより小さい電流に対して、抵抗素子１１が安定的な方法で取る値に対応する。
【００５６】
本発明によれば、抵抗の値を減少し、非可逆的且つ安定的な方法で、Ｒｎｏｍよりも小さい値Ｒ１にスイッチするため、素子１１の抵抗Ｒの値が最大となるが無限大ではない電流Ｉｍよりも大きいいわゆる制約電流（例えば、Ｉ１）が抵抗素子１１の両端にかけられる。図３に示されているように、ひとたび電流Ｉ１が抵抗素子１１に印加されると、集積回路の動作電流の範囲Ａ１において、安定的な値の抵抗Ｒ１が得られる。事実、電流に従った抵抗の曲線Ｓｎｏｍは比較的低い電流（１００μＡより小さい電流）に対して安定的である。この曲線は、約数ミリアンペアまたはそれ以上（範囲Ａ２）の実質的により高い電流に対して増加し始める。この電流範囲において、曲線Ｓｎｏｍは値Ｉｍで最大となる。抵抗は、その後徐々に減少する。図３において、ヒューズを作るために一般的に使用される範囲に対応する第３の電流の範囲Ａ３が示されている。これらは約１０分の１アンペアの電流であり、ここで抵抗は急激に増加し、無限大となる。従って、本発明は、抵抗の値、またはより具体的にはポリシリコン素子の抵抗を非可逆的に減少させるために、動作範囲Ａ１および破壊的範囲Ａ３の間の電流の中間範囲Ａ２を使用するとみなすことができる。
【００５７】
実際に、ひとたび電流に従った抵抗率の曲線Ｓｎｏｍの最大値を過ぎると、動作電流範囲において抵抗により取られる値は、値Ｒｎｏｍより小さい。例えばＲ１などの新しい値は、非可逆的な電流段階の間に印加される電流のより高い値（ここではＩ１）に依存する。本発明により実行される非可逆的な減少は、特定のプログラミング段階において生じ、集積回路の通常抽出動作モード（範囲Ａ１）外、つまり抵抗器の通常動作外である。
【００５８】
理論上は、ひとたびポリシリコン抵抗の値がより低い値（例えば図３におけるＲ１）まで下げられれば、この値の非可逆的な減少が更に実施できる。これを達成するには、電流に従って抵抗の新しい形Ｓ１の最大電流Ｉ１を超えれば充分である。例えば、電流の値は、値Ｉ２に到達するために増加され得る。電流が再び減少したとき、通常動作範囲における抵抗器について値Ｒ２が獲得される。Ｒ２の値は値Ｒ１よりも小さく、もちろん、値Ｒｎｏｍよりも小さい。図１に示されているようなビットの抽出のための差動セルへの適用において、これは導入された安定化の非可逆性を示す。第２の安定化段階は、せいぜい、その公称値に関する抵抗の値の減少を強めるだけであり、第１の検出の状態を更に確定するのみである。
【００５９】
電流に従った抵抗の全ての曲線は、曲線の最大値を横切った後、抵抗値の減少傾斜において合流することがわかる。従って、所与の抵抗素子（ρ、Ｌ、ｓ）に対し、より小さい抵抗値にスイッチするために到達されなければならない電流Ｉ１、Ｉ２等は、減少を引き起こす抵抗（Ｒｎｏｍ、Ｒ１、Ｒ２）の値から独立している。
【００６０】
ここまで抵抗値と表現してきたものは、実際は、抵抗素子を形成するポリシリコンの抵抗率の減少に相当する。本発明の発明者は、ポリシリコンの結晶構造が安定的な方法で変更され、ある意味、材料がリフローされると考え、得られた最終的な結晶構造は到達する最大電流に依存する。
【００６１】
もちろん、ポリシリコン抵抗器の破壊を回避するため、プログラミング電流範囲Ａ２（約数ミリアンペア）を超えないことが確認される。ヒューズを形成するためのポリシリコンの使用は、回路がひとたび製造されれば使用可能でない、かなり高めの電流（約１０分の１アンペア）を必要とするため、この事前対策は、実践上何も問題を生じない。
【００６２】
本発明に従ったポリシリコン抵抗器の実際的な形成は、従来の抵抗器の形成と変わらない。絶縁基板から開始して、抵抗器に望まれる寸法に従い、ポリシリコン層が堆積され、エッチングされる。堆積されるポリシリコンの厚さは一般的に技術により決定されるため、調整可能な２つの寸法は幅と長さである。一般的に、このように得られたポリシリコンバーの上に絶縁体が再堆積される。オンラインの相互接続の場合、より強力に導電性を持つように、幅ｌはより幅広のアクセストラックに関して修正される。図２に示されたように、上からバーの端部へのアクセスの場合、ビアが、ポリシリコンバーの上から覆い被さる絶縁体（図示なし）中に作成され、コンタクトメタルトラック１３および１４を接続する。
【００６３】
実際には、最小の制約電流で最大の抵抗調整容量を備えるために、抵抗素子には最小の厚さと最小の幅の使用が望まれる。この場合、ひとたびポリシリコン構造が設定されれば、長さＬのみが抵抗の公称値を条件付ける。ポリシリコンの有り得るドーピングは、どのようなタイプであれ、本発明の実施を妨げるものではない。ドーピングに関連する違いは、制約の前の公称抵抗率と、所与の制約電流に対し得られる抵抗率のみである。すなわち、所与の寸法の素子について、これは抵抗値の開始点、従って、所与の制約電流に対し得られる抵抗値を条件付ける。
【００６４】
正しい値を適用するため、様々な抵抗値からより低い値にスイッチするために印加される様々な電流が、例えば測定によって、事前決定される。例えば、電流の段階的な増加に従う試験抵抗器が使用され、各増加の後に、得られた抵抗値を測定するため、動作電流範囲に戻る。測定された値は、曲線Ｓｎｏｍをなぞる。従って、電流（図３のＩ１、Ｉ２）および関連付けられた抵抗（Ｒ１、Ｒ２）を決定することができる。そのように獲得された表の値の間の差は、制約電流の段階的な増加のために選択されたピッチに依存する。この事前決定はもちろん使用されるポリシリコンの性質および、優先的にスクエア抵抗の性質、すなわち材料の抵抗および堆積の厚さが考慮される。事実、図３に示された曲線はスクエア抵抗の曲線として読むこともできるため、算出された値は抵抗セクションの幅および長さにより定義された集積回路の様々な抵抗器に置き換えることができる。その後、値を非可逆的且つ安定的な方法で減少させるために抵抗素子に印加される制約電流の値を、事前決定することができる。この決定により、安定化段階において使用される電圧Ｖｐを設定することが可能になる。所望の効果（２つの整合する抵抗器のうちの一方の値の著しい減少）により、制約電流は、抵抗器の最大電流Ｉｍよりも大きければ、その精度は重要ではない。好ましくは、充分な安全マージンが取られ、値の減少の達成を妨げる電圧Ｖｐの変動または他の回路公差を回避する。例えば、公称値の半分よりも小さい抵抗値を供給する安定化電流に従って回路はパラメータ化される。
【００６５】
曲線の変化、つまり通常動作における抵抗値の減少は、対応する制約電流が印加されるとほとんどすぐに起こる。「ほとんどすぐに」とは、数十マイクロ秒または数百マイクロ秒のことであり、これで、対応する制約をポリシリコンバーに印加し、その抵抗の値を減少させるに充分である。この経験値は、バーの（物理）サイズに依存する。安全のため、数ミリ秒の継続時間が選択されても良い。更に、ひとたび最小の継続時間に到達すれば、制約電流の印加の追加的な継続時間により、少なくとも一次において、得られた抵抗が変更されることはない。更に、事前決定の測定を与えられたとしても、制約の印加の継続時間の影響は無視できないと考えられ、（継続時間および強度における制約値を事前決定する）好ましい実施形態は、制約の印加の継続時間を考慮することと完全に両立し得る。
【００６６】
実施形態の特定の例として、断面が０．２２５平方マイクロメートル（ｌ＝０．９μｍ、ｅ＝０．２５μｍ）で、長さＬが４５マイクロメートルの、Ｎ＋をドープされたポリシリコン抵抗器が形成される。使用されるポリシリコンおよび対応するドーピングで、公称抵抗は約６，３００オームであった。これは１スクエアあたり約１２６オームの抵抗に相当する（５０スクエア）。この抵抗器に３ミリアンペアよりも大きい電流を印加することによって、５００マイクロアンペアに到達する電流下での動作にとって安定的な、値の減少が引き起こされる。３．１ミリアンペアの電流で、抵抗の値は約４，５００オームまで下げられる。抵抗器に４ミリアンペアの電流を印加することによって、抵抗の値は約３，０００オームまで減少される。得られた抵抗値は、１００マイクロ秒から１００秒を超える範囲の制約の継続時間中、同一である。
【００６７】
もちろん、上記の例ならびに様々な範囲についての電流および抵抗の所与の桁数は、存在する技術に関係する。範囲Ａ１、Ａ２、Ａ３の電流は、より先端の技術では異なる（より小さい）かもしれないし、電流密度に置き換えられるかもしれない。本発明の原理が、これにより変更されることはない。依然として３つの範囲が存在し、中間の範囲が抵抗率を減少させるために使用される。
【００６８】
本発明の利点は、従来のＭＯＳトランジスタ製造技術と互換性があることである。
【００６９】
本発明の別の利点は、抵抗器に組み込まれた値が、紫外線に感応的でないことである。
【００７０】
本発明の別の利点は、シリコンバーの物理的損傷によりプログラミングが可視になる、ヒューズとして使用されるポリシリコン抵抗器と違い、記憶素子に保存されたコードが光学的に検出可能でないことである。
【００７１】
本発明の別の利点は、プログラムされた抵抗器の値の非可逆的な変更が破壊的ではなく、従って、他の回路部分に損傷を与える危険性がないことである。これにより、とりわけ製造後、および適用回路内での存続期間の間にでさえ、抵抗値の減少が可能になる。
【００７２】
図４は、図１に示されたタイプのセル１を数個伴う集積保存回路の実施形態の電気回路図で、数ビットを超えるワードまたは２進コードを抽出するためのものである。
【００７３】
この例において、回路は、動作段階に従い電圧ＶｐまたはレベルＶｒの読出しエッジを印加する単一の入力端子２を有する。回路は、所定のビットの数ｎにわたり、２進コードＢ１、Ｂ２、・・・、Ｂｉ−１、Ｂｉ、・・・、Ｂｎ−１、Ｂｎを供給する。各ビットＢｉは、セルＣｉ（ｉは１からｎの範囲）の出力（例えばＱ）により供給される。図４の例において、フリップフロップ１の異なるＱ出力は、得られた２進コードを保存するために、それぞれレジスタ３の入力に接続される。レジスタ３の接続および構造の詳細は示されておらず、これは本発明の目的ではない。ひとたび２進コードがレジスタに含まれていれば、その活用は適用に依存し、その実施は当業者の能力の範囲内である。
【００７４】
図４の回路は、全てのセル１に共通の中央ユニット４（ＣＵ）を有する。ユニット４は特に、全てのセルを読出しまたは安定化動作の中に置く機能を持つ。例えば、ユニット４は、直流電圧Ｖｐを印加する端子６か、コード抽出をトリガするためのデジタル信号（振幅Ｖｒのエッジ）が読出しモードのときに印加される端子５かに、端子２を接続するセレクタＫを制御する。例えば、スイッチＰ（例えば、ＭＯＳトランジスタ）は端子５を、電圧Ｖｒを印加する端子に接続する。
【００７５】
ユニット４はまた、セルを読出しまたは安定化コンフィギュレーションに置くためのセルＣｉの端子Ｒに対する制御信号、およびスイッチＰを制御するための信号を生成する。読出しが並行に行われる、示された例において、セルＣｉの全ての端子Ｒは、ユニット４の対応する端子に一緒に接続される。代替策として、異なるビットの直列抽出のために、セルＣｉは、読出しモードにおいて個別に（例えば、循環的に）扱われてもよい。そのときは、全てのビットの抽出に必要な時間の間、抽出信号をハイ（スイッチＰをオン）に維持することが確認されるべきである。
【００７６】
セルの安定化または確定を実現するために、最初にセルの内容をそこから抽出し、それに応じてトランジスタＭＮ３ｇまたはＭＮ３ｄの導通を制御することが必要である。この目的のため、各セルＣｉは、安定化段階において、論理読出しおよび解釈回路７（ＬＯＧｉ）に関連付けられる。
【００７７】
各回路７は、セルの端子Ｑと端子ＮＱにそれぞれ接続される２つの検出入力と、セルのトランジスタＭＮ３ｄおよびＭＮ３ｇの制御端子ＷおよびＮＷにそれぞれ接続される２つの制御出力と、ユニット４を制御（活性化、非活性化）するための信号を受信する１つの入力制御端子とを有する。簡略化のため、セル１に接続される回路７の入力／出力端子は、セルの端子の参照符号で示される。好ましくは、全てのセルの安定化は並行に行われ、各セルは論理回路７に関連付けられる。
【００７８】
コードが安定化されなければならないとき、例えば、回路の初回の使用時、または製造後の試験段階時に、ユニット４により受信された制御信号ＳＴＡＢ／ＵＳＥが安定化段階を開始する。
【００７９】
ユニット４は全てのビットの抽出を引き起こす。これを行うために、ユニット４は、端子５を選択する状態にセレクタＫを置き、トランジスタＭＮ２をオンにし、回路ＬＯＧｉを活性化し、その後端子５に印加される信号をハイ状態にスイッチする。この目的のために、ユニット４はスイッチＰをオンにし、セルの端子Ｅに正のエッジが現れるようにする。スイッチＰがオンの間の時間は、通常の抽出の期間に対応する。各セルにおいて、状態０または１がＱ出力上に現れる。好ましくは、全てのセルは、同一の値の一対の抵抗器ＲｇおよびＲｄを有する。
【００８０】
安定化は１つのセルに関連して説明されるが、これが同様に他のセルについても行われていることは言うまでもない。
【００８１】
両方のトランジスタＭＮ３がオフになるように、最初、回路ＬＯＧｉの出力ＷおよびＮＷはアイドル状態（ロー）である。回路ＬＯＧｉがそれぞれＱ、ＮＱ入力の一方の状態１を検出するとすぐに、それは、それぞれ出力Ｗ、ＮＷをハイ状態にスイッチし、それぞれトランジスタＭＮ３ｄ、ＭＮ３ｇをオンにできるようにし、この導通状態と、それぞれ他方の出力ＮＷ、Ｗのロー状態をロックする。このロー状態のロックは、トランジスタＭＮ３の一方のオンへのスイッチングによりセル出力の状態が反転されたときでも、回路ＬＯＧｉによる制御を凍結することを可能にする。代替策として、ＱおよびＮＱ入力上の状態の検出を、その入力上でハイ状態が検出されるとすぐに禁止するようにしてもよい。
【００８２】
示された実施形態に対応する第１の実施形態によれば、ユニット４は、様々な回路ＬＯＧｉの最大の有り得るロック継続時間（これは、特に様々なセルで対の抵抗の公称値が違うとき、セルの様々な経路の最大時定数に依存する）よりも長くなるよう（安全マージンを取って）選択された所定の時間の後、トランジスタＭＮ２をオフにし（全ての入力Ｒ上でロー状態）、次にセレクタＫが端末６にスイッチされる。これは、各セルの抵抗器の一方に安定化電流（約数ミリアンペア）をもたらす（それは最小の検出された時定数に対応する）。セル１の抵抗器の公称の特徴に従い事前決定された値を備えたこの電流は、図３に関連して論じられたように、例えば数ミリ秒の継続時間、維持される。これは、各セルにおいて、最小の時定数に関連付けられた抵抗器の値の非可逆的且つ安定的な減少を引き起こし、このようにしてセルの状態を確定する。
【００８３】
次に、ユニット４は、セレクタＫをスイッチして端子５に戻すことと（しかしながら、スイッチＰをオンにして新たな抽出をトリガすることなく）、論理回路ＬＯＧｉを非活性化することにより、安定化段階を非活性化する。ユニット４は、入力Ｒの制御信号をハイ状態にスイッチすることもできる。代替策として、この信号は、各抽出段階のためにハイ状態に置かれ、それにより、抽出段階以外での電力消費が最小化される。
【００８４】
各セルの状態は、全て検出可能になることなく、このようにして安定化（確定）される。事実、各セルの抵抗器ＲｄおよびＲｇは依然、同一の寸法である。
【００８５】
代替的な実施形態によれば、各論理回路ＬＯＧｉはレベルＶｐとＶｒの間のセレクタに関連付けられ、従って制御論理を構成する。この場合、全てのセルが同時にレベルＶｐにスイッチする必要はない。
【００８６】
原則として、安定化ステップは一度のみ行われる。しかしながら、再度行われても支障はない。それは同じ状態を確定するだけである。
【００８７】
本発明の利点は、コードを保存する電気経路を区別するために特別な事前対策を取らなくてよいことである。逆に、抵抗器は同一に製造され、コードの隠蔽性がより高められる。
【００８８】
本発明の別の利点は、このように保存されたコードは、電力解析によっても検出される危険性がないということである。事実、値の減少をみた抵抗器ＲｄおよびＲｇのいずれにおいても、セルの電力消費は読出しモードにおいて不変のままである。
【００８９】
もちろん、本発明は、当業者が容易に思い付くであろう様々な変更態様、変形態様、及び改良を備え得る。特に、公称値を得るためのポリシリコン抵抗器のサイズ決めは適用に依存し、上記の機能的な指示に基づいた当業者の能力の範囲内である。更に、本発明を実施するための電圧または電流の値の制約は、上記の機能的な指示に基づいた当業者の能力の範囲内である。更に、本発明はＮチャネルＭＯＳトランジスタに関して説明されたが、その構造は、ＰチャネルＭＯＳトランジスタに容易に置き換えることができ、セル抵抗器はその場合、最小の（負の）供給電位に接続される。最後に、本発明は、１つの技術から別の技術へ容易に置き換えることができる。
【図面の簡単な説明】
【００９０】
【図１】本発明による電気経路の形でビットを保存するための集積セルの実施形態を示したものである。
【図２】本発明による電気経路を構成するポリシリコン抵抗器の実施形態を、極めて簡略化された部分的な斜視図で示したものである。
【図３】本発明の実施形態による電気経路の値の安定化を曲線網で示したものである。
【図４】本発明による、２進コードを保存および抽出する回路の実施形態をブロックの形で示したものである。
【符号の説明】
【００９１】
１  セル
２  入力端子
３  レジスタ
４  中央ユニット
５、６  端子
７  論理読出しおよび解釈回路
１１  抵抗素子
１２  絶縁基板
１３、１４  導電トラック
Ａ１  動作範囲
Ａ２  中間範囲
Ａ３  破壊的範囲
Ｂ１、Ｂ２、Ｂｉ−１、Ｂｉ、Ｂｎ−１、Ｂｎ  ２進コード
Ｃ１、Ｃｉ、Ｃｎ  セル
ＣＵ  中央ユニット
Ｅ、Ｍ  端子
ｅ  厚さ
Ｉ１、Ｉ２、Ｉｍ  電流の値
Ｋ  セレクタ
Ｌ  長さ
ＬＯＧ１、ＬＯＧｉ、ＬＯＧｎ  論理読出しおよび解釈回路
ｌ  幅
ＭＮ１ｄ、ＭＮ１ｇ  読出しＭＯＳトランジスタ
ＭＮ２ｄ、ＭＮ２ｇ  選択ＭＯＳトランジスタ
ＭＮ３ｄ、ＭＮ３ｇ  安定化ＭＯＳトランジスタ
ＮＱ  第２の出力端子
ＮＷ、Ｗ  安定化制御入力端子
Ｐ  スイッチ
Ｑ  第１の出力端子
Ｒｄ、Ｒｇ  抵抗器
Ｒ  入力端子
Ｒ１、Ｒ２、Ｒｎｏｍ  抵抗の値
Ｓ１、Ｓｎｏｍ  曲線
ＳＴＡＢ／ＵＳＥ  制御信号
Ｖｐ  安定化電圧
Ｖｒ  読出し電圧
【図１】
2005518060.tif 000003
【図４】
2005518060.tif 000004
【図２】
2005518060.tif 000005
【図３】
2005518060.tif 000006
【国際調査報告】
2005518060.tif 000007
2005518060.tif 000008
2005518060.tif 000009
2005518060.tif 000010
2005518060.tif 000011
2005518060.tif 000012