(57)【要約】【解決手段】  ＰＷＭ制御回路（２４）の入力フィルタは、入力信号として用いられるモータ駆動信号のノイズ成分を除去する。入力フィルタは、インバータ（１４）の動作周波数の２倍の周波数であるトリガ信号により駆動される積分器（３６）（３８）を備えている。第１の実施例においては、第１の積分器（３６）には、モータ駆動信号が直接的に入力され、第２の積分器（３８）には、トリガ信号の半周期だけ遅延させる遅延回路（４０）からのモータ駆動信号が入力される。積分器（３６）（３８）の差信号は、トリガ信号の周波数でサンプリングされる。第２の実施例においては、電圧時間コンバータは、第１のトリガ時間間隔の相電流の積分値を示す第１の積分信号と基準信号の積分値を示す第２の積分信号とを発生し、第１の積分器（３６）の出力が０になるまで、第１の積分値から第２の積分値が減算される。第３の実施例においては、スイッチキャパシタ型の積分器（８２）は、トリガ信号と同期する高速クロックにより動作させられる。積分器（８２）の出力信号は、各トリガ信号の周期の終了時にサンプリングされ、アナログ−デジタルコンバータへ送られる。
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【特許請求の範囲】
【請求項１】
モータを駆動するための所定の周波数及び制御可能なデューティサイクルの搬送信号から得られるパルス電流からなるモータ駆動信号を出力する、ＰＷＭモータ駆動装置の相電流検出回路におけるリプルノイズを除去する入力フィルタであって、
所定周波数の整数倍である周波数のトリガ信号により駆動される積分回路を備えている入力フィルタ。
【請求項２】
トリガ信号は、所定周波数の同期信号に基づいて形成され、搬送信号に対して所定の相関係を有している、請求項１記載の入力フィルタ。
【請求項３】
搬送信号は三角波であり、同期信号は方形波であり、トリガ信号は、三角波のゼロクロス点またはピーク時における方形波の遷移期間に基づいて形成される、請求項２記載の入力フィルタ。
【請求項４】
積分回路のトリガ信号の周波数は、所定周波数の２倍である、請求項１記載の入力フィルタ。
【請求項５】
積分回路は、
モータ駆動信号が直接的に入力される第１の積分器と、
積分回路のトリガ信号の半周期だけ遅延された遅延回路からのモータ駆動信号が入力される第２の積分器とを備え、
入力フィルタは、第１及び第２の積分器に接続された減算回路と、積分回路のトリガ信号の周波数で動作するサンプルホールド回路とをさらに備えている、請求項４記載の入力フィルタ。
【請求項６】
積分回路は、所定周波数の偶数高調波を抑圧するようになっている、請求項５記載の入力フィルタ。
【請求項７】
サンプルホールド回路は、所定周波数及びその奇数高調波を抑圧するようになっている、請求項５記載の入力フィルタ。
【請求項８】
サンプルホールド回路の連続する２つの出力の平均値を決定する回路をさらに備えている、請求項７記載の入力フィルタ。
【請求項９】
積分回路は、
積分器と、
モータ駆動信号を積分器の入力端へ送る第１のスイッチと、
基準信号を積分器の入力端へ送る第２のスイッチとを有する電圧時間コンバータを備え、
基準信号は、モータ駆動信号と逆極性であり、
第１のスイッチは、積分回路のトリガ信号の第１の時間間隔でオンし、第２の時間間隔でオフし、
第２のスイッチは、前記第１の時間間隔でオフし、前記第２の時間間隔でオンし、
入力フィルタは、第２の時間間隔が第１の時間間隔の開始時のレベルと同じである間において、積分回路からの出力信号が所定レベルに戻った時に、検出信号を出力するレベル検出器をさらに備えている、請求項４記載の入力フィルタ。
【請求項１０】
積分回路は、
第２の積分器と、
モータ駆動信号を第２の積分器の入力端へ送る第３のスイッチと、
基準信号を第２の積分器の入力端へ送る第４のスイッチとを有する第２の電圧時間コンバータをさらに備え、
第３のスイッチは、第２の時間間隔でオンし、第１の時間間隔でオフし、
第４のスイッチは、第１の時間間隔でオンし、第２の時間間隔でオフし、
レベル検出器は、第１の時間間隔が第２の時間間隔の開始時のレベルと同じである間において、積分回路からの出力信号が第２の所定レベルに戻った時に、検出信号を出力するようになっている、請求項９記載の入力フィルタ。
【請求項１１】
レベル検出器は、ゼロクロス点検出器である、請求項１０記載の入力フィルタ。
【請求項１２】
積分回路は、トリガ信号と同期し、所定周波数の高調波であるスイッチングパルスにより駆動されるスイッチキャパシタ型の積分器を備えている、請求項４記載の入力フィルタ。
【請求項１３】
積分器の出力端とアナログ−デジタルコンバータの入力端とに接続され、積分回路のトリガ信号の周波数で駆動されるサンプリングスイッチをさらに備えている、請求項１２記載の入力フィルタ。
【請求項１４】
アナログ−デジタルコンバータの出力端に接続された遅延回路と、アナログ−デジタルコンバータからの遅延された信号と遅延されていない信号とを加算する加算回路をさらに備えている、請求項１３記載の入力フィルタ。
【請求項１５】
交流電流のための入力端子と、
入力された交流電流を直流電流に変換する整流回路と、
直流電流を、所定周波数及びモータを駆動する制御可能なデューティサイクルであるＰＷＭ電流パルスに変換するインバータと、
モータ駆動信号と、インバータを駆動する所定周波数の搬送波とに応答するＰＷＭ制御回路と、
ＰＷＭ制御回路に制御信号を送り、請求項１〜１４のいずれかに記載の入力フィルタを有するモータ駆動電流検出回路とを備えるモータ駆動装置。
【請求項１６】
モータ駆動電流検出回路は、インバータの出力端とモータとに直列接続された抵抗と、
抵抗の電圧降下を測定する回路とをさらに備えている、請求項１５記載のモータ駆動装置。
【請求項１７】
モータ駆動装置は多相モータで作動し、
インバータは、所定周波数及び制御可能なデューティサイクルを有する、モータの各相に対応する所定の相の電流パルスを発生し、
ＰＷＭ制御回路は、モータの各相のモータ駆動信号に応答し、
モータ駆動電流検出回路は、モータ駆動信号の各相のための入力フィルタを備えている、請求項１５記載のモータ駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流モータ駆動装置に用いられる相電流検出回路の入力フィルタに関し、より詳しくいうと、モータへの電流制御の精度に影響するおそれのあるリプルノイズを除去するための改善された入力フィルタに関する。
【背景技術】
【０００２】
近年のモータ駆動装置では、正確な制御特性を有するモータ駆動電流を発生するために、パルス幅変調（ＰＷＭ）スイッチインバータが用いられている。このような装置は、低コストであり、かつ電力損失が小さいので、特に有利である。
【０００３】
図１は、従来のＰＷＭモータ駆動装置（１０）を示している。２相または３相交流電力が整流回路（１２）に供給される。整流回路（１２）は、バス（１６）（１８）を介してインバータ（１４）へ直流電流を流す。インバータ（１４）は、制御された交流電流を接続線（２２ａ）（２２ｂ）（２２ｃ）を介してモータ（２０）へ流す。
【０００４】
種々のインバータが存在するが、通常これらには、モータの各相に対応して、酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）や、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴＳ）のような１対の電力半導体スイッチが組み込まれている。これらのスイッチは、信号線（２６）を介してＰＷＭ制御回路（２４）から送出されるＰＷＭゲート制御信号によりオンオフされる。
【０００５】
３相モータの場合、ＰＷＭ制御回路（２４）は、固定周波数ｆpwmの三角波を１２０°位相のずれた３つの基準正弦信号と比較し、三角波と基準正弦信号とのゼロクロス点において、ＰＷＭゲート駆動信号を発生する。基準正弦信号は、種々の方法、例えば、モータの接続線（２２ａ）（２２ｂ）（２２ｃ）に接続された検出抵抗（２８ａ）（２８ｂ）（２８ｃ）の電圧降下を測定することにより得られる相電流フィードバック信号から形成される。
【０００６】
モータ速度は、入力線（３０）からの別個に制御された速度設定点信号により、所望に設定される。この技術は、当業者には公知であり、簡略化のために詳しい説明を省略する。
【０００７】
インバータを有するＰＷＭモータ駆動装置の主な問題点は、インバータ（１４）からの駆動電流が大きなリプル成分を含んでいることである。駆動電流の通常の波形を、図２（ａ）に示してある。
【０００８】
図２（ａ）の波形は、０〜５００Ｈｚの信号成分（図２（ｂ））とインバータのノイズ成分（図２（ｃ））とからなっている。駆動電流を周波数領域に関して解析すると、ノイズ成分は、固定周波数ｆpwm及び４ｋＨｚ以上の高調波に含まれていることがわかる。
【０００９】
ノイズを除去する第１の方法は、従来のローパスフィルタを用いて、４ｋＨｚ以上の周波数成分を減衰させることである。しかし、この方法では、次の２つの相反する条件が必要となる。
【００１０】
・６０ｄＢのＳＮ比を得るためには、急激な遷移期間が必要であり、５００Ｈｚ付近において多くの（５つより多い）極が必要となる。
・制御ループにおける過度の遅延を防止するために、入力フィルタは通過帯域における遅延をかなり小さくする必要があり、低順序フィルタ及び５００Ｈｚから離れた極が必要となる。
【００１１】
このような相反する条件のために、ローパスフィルタを効果的に用いることができない。
【００１２】
相電流のノイズ成分は、公知の２つの方法のいずれか１つにより処理されている。第１の方法は、ＰＷＭゲート制御信号と同期させずに、ランダムな周波数で電流をサンプリングすることである。しかし、この方法では、リプル成分及び高周波ノイズは除去されない（信号の３０％がノイズ成分として残る）。
【００１３】
第２の方法は、三角波の遷移電流を同期サンプリングすることである。搬送周波数がＰＷＭゲート制御信号よりもかなり高い場合、電流のリプル成分は、三角波の正ピーク及び負ピークにおいて、理論的には０となる。このような時点において、電流がサンプリングされる。高周波非同期ノイズ及びインバータのスイッチングにおける不動作時間が、ＳＮ比を悪化させるので、この方法は、装置の通常動作時に、ＳＮ比を６０ｄＢ（１０ビットの分解能の等しい）にするには不十分である。
【００１４】
また、フィルタに接続された広帯域センサを用いることも可能である。しかし、広帯域センサは高価であり、かつ残留リプル成分が低下するとともに、処理に時間を要する。
【００１５】
このように、従来の方法では、リプル成分の問題を完全に解決することはできず、また、ＰＷＭ周期の半周期よりも短い遅延に対応することはできない。
【００１６】
従って、高周波ノイズ成分を除去するかまたは最小とするとともに、相電流の変化に即座に対応する方法の開発が望まれている。本発明は、その要求を充たすものである。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の第１の目的は、ＰＷＭモータ駆動装置における相電流検出回路のための改良された入力フィルタを提供することにある。
【００１８】
本発明の第２の目的は、ＰＷＭ三角波の周波数及びその高調波において、相電流フィードバック信号の高周波ノイズを、効果的に低減させる改良された入力フィルタを提供することにある。
【００１９】
本発明の第３の目的は、相電流の変化に対して即座に対応しうる改良された入力フィルタを提供することにある。
【００２０】
本発明の第４の目的は、インバータのスイッチ特性の変化に自己適応しうる入力フィルタを提供することにある。
【課題を解決するための手段】
【００２１】
本発明は、上述した目的を達成しうるもので、ＰＷＭモータ駆動装置は、ＰＷＭ制御回路のための改良された入力フィルタを備え、入力フィルタは、マイクロコントローラにより発生され、三角波の周波数ｆPWMまたはその整数倍の周波数を有する同期信号によりトリガされる動作サイクルを有する積分回路を備えている。この周波数は、三角波の周波数の２倍であるのが好ましい。
【００２２】
本発明の第１の態様によれば、改良された入力フィルタは、モータ駆動信号が直接的に入力される第１の積分器と、ＰＷＭ三角波の半周期だけ遅延させる遅延回路から、モータ駆動信号が入力される第２の積分器と、第１及び第２の積分器の出力が入力される減算回路と、固定周波数ｆPWMの２倍の周波数で動作するサンプルホールド回路とを有する積分回路を備えている。
【００２３】
本発明の第２の態様によれば、積分回路は、ＰＷＭ三角波の第１の半周期で相電流に対応する相電圧を積分し、ＰＷＭ三角波の次の半周期の間、この積分値から、モータ駆動信号とは逆極性の基準信号の積分値を差し引き、第２の時間間隔において、積分回路からの信号が所定レベル（例えば０）に戻った時に、信号を出力する電圧時間コンバータを備えている。
【００２４】
また、本発明の第２の他の態様によれば、電圧時間コンバータは、積分器と、モータ駆動信号を積分器の入力端へ送る第１のスイッチと、基準信号を積分器の入力端へ送る第２のスイッチとを備え、第１のスイッチは、ＰＷＭ三角波の第１の半周期である第１の時間間隔でオンし、第２の半周期である第２の時間間隔でオフし、第２のスイッチは、前記第１の時間間隔でオフし、前記第２の時間間隔でオンし、第２の時間間隔において、積分器からの出力信号が０に戻った時に、信号を出力するレベル検出器を備えている。
【００２５】
さらに、本発明の第２の他の態様によれば、入力フィルタは、第２の積分器を有する第２の電圧時間コンバータと、モータ駆動信号を第２の積分器の入力端へ送る第３のスイッチと、基準信号を第２の積分器の入力端へ送る第４のスイッチとを備え、第３のスイッチは、第２の時間間隔でオンするとともに、第１の時間間隔でオフし、第４のスイッチは、第１の時間間隔でオンするとともに、第２の時間間隔でオフし、レベル検出器は、第１の時間間隔において、積分回路からの出力信号が０に戻った時に、検出信号を出力するようになっている。
【００２６】
本発明の第３の態様によれば、改良された入力フィルタは、同期信号と同期している高速クロックにより作動させられるスイッチキャパシタ（ＳＣ）型の積分回路を備え、上記同期信号は、ＰＷＭ三角波の周波数に基づいてマイクロコントローラにより形成され、積分回路は、同期信号の各半周期毎に、積分回路の出力信号をサンプリングするサンプリングスイッチにより、アナログ−デジタルコンバータ（ＡＤＣ）に接続されている。
【００２７】
本発明の他の特徴及び利点は、図面を用いて行う説明から明らかになると思う。
【発明を実施するための最良の形態】
【００２８】
図３は、本発明の第１の実施例を示している。入力フィルタ（３１）は、２段の積分回路（３２）と、サンプルホールド回路（３４）とを備えている。サンプルホールド回路（３４）は、ＰＷＭ三角波の固定周波数ｆPWMの２倍に等しい周波数ｆsで、システムマイクロコントローラ（図示しない）により発生される同期信号の遷移期間に動作する。
【００２９】
三角波、同期信号、及び同期信号に基づくサンプリング周波数の関係を、図４Ａ及び図４Ｂを用いて後述する。モータの各相には、別個の入力フィルタ（３１）が設けられている。
【００３０】
図３に示すように、積分回路（３２）は、相電流が流れる抵抗（２８ａ）〜（２８ｃ）（図１）の電圧降下による相電圧が印加される第１の積分器（３６）を備えている。第２の積分器（３８）は、同期信号周期の半周期だけ入力信号を遅延させる遅延回路（４０）からの相電圧が印加される。
【００３１】
遅延回路（４０）は、通常はデジタルシグナルプロセッサ（ＤＳＰ）（図示しない）であるシステムコントローラから、信号線（５０）を介して入力される同期信号により直接的に制御される。同様にして、サンプルホールド回路（３４）は、信号線（５２）を介して供給される同期信号により制御される。
【００３２】
積分器（３６）（３８）は、好ましい適宜の態様で構成され、例えば直列接続された入力抵抗（４４）と、入出力間に接続された積分コンデンサ（４６）とを有するオペアンプ（４２）により構成されている。
【００３３】
積分器（３６）（３８）は、同期信号の半周期遅延された相電圧の積分値から相電圧の積分値を減算する減算回路（４８）に接続されている。すなわち、減算回路（４８）の出力信号は、次式により求められる。
【数１】
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ここで、Ｖｉｎは、相電流に対応する相電圧であり、Ｔは、同期信号の周期である。
【００３４】
図４Ａは、積分回路（３２）の伝達関数のグラフである。周期Ｔ/２までの積分値は、固定周波数ｆpwmにおいて、単一極と同様の周波数応答となっており、高周波ノイズ（すなわち固定周波数ｆpwmより高い）が大きく減衰されている。また、伝達特性は、偶数高調波において複数の伝達零点を示している。そのため、これらの周波数は、大きく減衰されている。
【００３５】
公知の態様で構成されているサンプルホールド回路（３４）は、固定周波数ｆpwm及び固定周波数ｆpwmの奇数高調波を減衰するように機能する。この減衰を図４Ｂに示してある。
【００３６】
所望の相電流を示すスイッチレベル信号（５６）に重畳された三角搬送波（５４）を（ａ）に示す。（ｂ）に示すように、三角搬送波（５４）がスイッチレベル信号（５６）よりも大きくなると、インバータ（１４）（図１）は、モータに必要な所望の相電流により設定されたデューティサイクルを有する方形波の相電圧（５８）を発生するように動作する。
【００３７】
上述のようにして得られた、誘導モータ負荷による積分相電流を、（ｃ）に簡略化して示してある。リプル成分（ノイズ）は、固定周波数ｆPWMの連続する高調波に含まれているが、上述したように、偶数高調波は積分回路（３２）により除去されるので、簡略化のために、固定周波数ｆPWMを（ｄ）に、第３高調波を（ｅ）に示してある。
【００３８】
減算回路（４８）の出力信号を（ｆ）及び（ｇ）にそれぞれ示してある。積分回路（３２）は、２つの並列接続された積分路からなっているので、固定周波数ｆPWMと奇数高調波とは、９０°（１/４周期）位相がずれる。
【００３９】
入力フィルタ（３１）を動作させる２つの同期信号を、（ｈ）及び（ｉ）に示す。（ｈ）に示した第１の同期信号は、三角搬送波（ａ）のピークに対応して、レベルが変化する方形波となっている。（ｉ）に示した第２の同期信号は、位相が９０°シフトされており、三角搬送波（５４）のゼロクロス点と対応して、レベルが変化している。
【００４０】
上述したように、サンプルホールド回路（３４）は、同期信号の各遷移周期、すなわち２ｆPWMの周波数の時に動作する。（ｈ）に示す同期信号のサンプル時間を、図４Ｂの（ｆ）（ｇ）において、上向きの矢印により示してある。
【００４１】
これらのサンプル時間において、固定周波数ｆPWM及び第３高調波（及び他の奇数高調波）は最高レベルであり、サンプルホールド動作により除去されないが、三角搬送波（５４）のピーク時に対して、少しだけ遅延した電流が得られる。
【００４２】
モータ駆動装置の状態が一定になると、精密さを要求される場合、モータ電流は、固定周波数ｆPWMの周期間で僅かに変化する。しかしながら、モータ負荷や設定速度の変化は、三角搬送波（５４）の周期よりも長い時間間隔で発生するので、固定周波数ｆPWMの連続したサンプリング値（６０ａ）（６０ｂ）は、振幅が同じで極性が反対となる。奇数高調波に関しても同様である。
【００４３】
従って、ＤＳＰは、連続サンプリング値の平均値を得ることができ、半周期遅延させるだけで、これらの周波数を効果的に減衰させることができる。
【００４４】
固定周波数ｆPWM及び奇数高調波をさらに効果的に除去するには、（ｉ）に示す第２の同期信号を用いればよい。下向きの矢印がサンプル時間を示している。これらのサンプル時間では、固定周波数ｆPWM、第３及び他の奇数高調波は最低レベルとなっており、サンプルホールド動作により、大きく除去される。
【００４５】
これにより、図４Ｂの（ｄ）（ｆ）（ｅ）（ｇ）に示すように、積分処理によりなされる三角搬送波のピーク時に、９０°位相シフトさせるだけで、良好にフィルタリングできる。
【００４６】
第２の実施例を、フィルタ回路（６４）として図５に示す。積分及びサンプルホールド機能は、二重積分回路として機能する１つの回路に組み込まれている。フィルタ回路（６４）は、図３の積分器（３６）（３８）と同じ構成であり、第１及び第２のスイッチ（６８）（７０）に接続された入力抵抗（６６）を有する単一の積分器（６５）を備えている。
【００４７】
スイッチ（６８）（７０）の開閉は、方形波である同期信号のレベル遷移期間に基づいて制御され、スイッチ（６８）は、初めの半周期でオンし、次の半周期でオフする。一方、スイッチ（７０）は、初めの半周期でオフし、次の半周期でオンする。
【００４８】
積分器（６５）の出力端子は、好ましくはレベル検出部であるゼロクロス検出部（７２）（後述）に接続されている。
【００４９】
スイッチ（６８）には、相電流に対応する相電圧が印加され、スイッチ（７０）には、前記相電圧とは反対極性の振幅を有する基準信号Ｖｒｅｆが印加される。
【００５０】
図５のフィルタ回路（６４）の動作を、図６に示す。図６の（ａ）（ｂ）に示すように、同期信号の第１の半周期（Ｔ0〜Ｔ1）は積分周期であり、印加された相電圧（Ｖｉｎ）が、電圧Ｖｏｕｔに積分される。電圧Ｖｏｕｔは、相電圧の振幅を積分器（６５）の時間定数ＲＣで除算した値に、積分周期Ｔpwm/２を乗算した積である。
【数２】
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【００５１】
各同期信号の第２の半周期は、ゼロレベル演算周期であり、第１の半周期で得られた積分器の出力値から、基準信号Ｖｒｅｆの負の積分値が減算される。第１の半周期で電圧Ｖｏｕｔが得られ、ｔ時間後の積分器の出力電圧Ｖｏｕｔ’は、次式により求められる。
【数３】
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【００５２】
ゼロクロス検出部（７２）は、積分器の出力信号を０とするために、基準信号Ｖｒｅｆの負の積分値に必要な時間ｔを決定する。積分周期により得られる電圧Ｖｏｕｔと変換周期ｔ-Ｔ1とを、等式化することにより次式が得られる。
【数４】
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【数５】
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【００５３】
第２の実施例に示した回路により、連続積分する積分器の飽和問題がなくなるとともに、アナログ的な遅延が不要となり、また、積分器のコンデンサはサンプルホールド機能を行い、アナログデータを保存する。さらに、時間間隔ベースで信号が出力され、積分レベルシフタを有効に動作させることができる。また、二重積分法を用いることにより、積分器（６５）の時間定数ＲＣの影響と、例えば温度変化や製造誤差による積分器（６５）のコンデンサ（７４）の非線形性とが除去される。
【００５４】
二重積分法では、方形波の同期信号の第１の半周期で積分することが必要であり、また、第２の半周期でゼロ復帰時間ｔを演算することが必要であるので、第２の半周期の終りに、時間間隔ＴPWM-ｔが存在し、この間には、新たな相電流データを得られない。
【００５５】
これを防止するために、二重積分法を用いた第２の実施例では、２つの別個の積分器が用いられる。電圧に対する変換時間の終了時と、次の変換開始時との間の時間は、積分器（６５）のオペアンプのオフセット補償タスクを実現するために、有効に用いられる。
【００５６】
図６（ａ）には、ＰＷＭ三角搬送波を、同じく（ｂ）には、方形波の同期信号を示してある。第１の積分器は、第１の半周期（Ｔ0〜Ｔ1、Ｔ2〜Ｔ3等）で積分し（ｃ）、第２の半周期（Ｔ1〜Ｔ2、Ｔ3〜Ｔ4）で、ゼロレベル演算（及びオフセット補償）する。他方、第２の積分器は、ゼロレベル演算及びオフセット補償を、第１の半周期（Ｔ0〜Ｔ1、Ｔ2〜Ｔ3等）で行い、第２の半周期（Ｔ1〜Ｔ2、Ｔ3〜Ｔ4）で積分する（ｄ）。
【００５７】
図７に示す本発明の第３の実施例では、フィルタ回路（８０）は、サンプリングスイッチ（８６）を介して、ＡＤコンバータ（ＡＤＣ）（８４）に接続された、スイッチキャパシタ（ＳＣ）型の積分器（８２）を有している。第３の実施例では、モータの各相に１つの積分器のみが必要であるという利点を有しており、測定された電流に対応する直接的なノイズ低減デジタル信号が得られる。
【００５８】
当業者には、本発明の装置に、公知である種々の形態のＳＣ型の積分器を採用できることがわかると思う。説明すると、図７のＳＣ型の積分器（８２）は、入力端子（９４）と出力端子（９６）との間に接続された積分コンデンサ（９０）、及び積分コンデンサ（９０）のシャントスイッチ（９２ａ）を有するオペアンプ（８８）を備えている。
【００５９】
また、第１のスイッチ（９２ｂ）、キャパシタ（１００）、第２のスイッチ（９２ｃ）、コンデンサ（１００）の両端に接続された接地スイッチ（９２ｄ）（９２ｅ）を有する直列入力回路（９８）が、入力端子（９４）に接続されている。
【００６０】
サンプリングスイッチ（８６）及びスイッチ（９２ａ）〜（９２ｅ）は、各信号線（１０２）（１０４）を介して、ＰＬＬ（図示しない）から供給される同期信号と同期した高速クロックにより駆動される。通常、この高速クロックは、同期周波数の３２倍〜６４倍である。
【００６１】
スイッチ（９２ｂ）（９２ｅ）は、高速クロックの第１の相により、同期して動作させられ、スイッチ（９２ｃ）（９２ｄ）は、高速クロックの重畳していない第２の相により動作させられる。
【００６２】
サンプリングスイッチ（８６）は、方形波の同期信号の各半周期の終了直前に動作し、積分値をＡＤＣ（８４）へ送る。スイッチ（９２ａ）は、例えば同期信号の遷移時間におけるサンプリングスイッチ（８６）の動作後に、ＳＣ型の積分器（８２）をリセットする。
【００６３】
図８（ａ）は、出力端子（９６）における信号の波形図であり、図８（ｂ）は、関連する同期信号の波形図である。積分器（８２）は、同期信号の各半周期の開始時にリセットされるので、図５及び図６に示した二重積分器とは異なり、次の半周期で動作する必要はない。
【００６４】
図７を再び参照すると、ＡＤＣ（８４）からの直接的な信号の他に、２つの連続するサンプリング値の和として、第２の信号が得られる。第２の信号は、ＡＤＣ（８４）からの信号を遅延回路（１０６）へ送ることにより得られる。遅延回路（１０６）は、信号を同期信号の半周期だけ遅延させ、遅延されていない信号と加算する加算回路（１０８）へ送る。加算回路（１０８）からの信号は、遅延されていない信号のみに比べて、高いＳＮ比となっている。
【００６５】
当業者には、上述からわかるように、本発明による積分フィルタは、良好なＳＮ比特性でフィルタリングを行い、かつ、従来のＰＷＭモータ駆動装置の一部として簡単に組み込むことができる。また、このようなフィルタ構成は、正確な同期信号によりトラッキングされる限り、自己適応型である。すなわち、フィルタ伝達関数のトランスミッションゼロ及び特性は、インバータのスイッチングにより発生するノイズ高調波を、的確に除去するように変化するようになっている。
【００６６】
このように、三角波の周波数は、インバータに対して固定されているが、装置が動作中に周波数が変化しても、フィルタは、この変化に追従して正しく動作し、図７及び図８の場合には、新しい周波数にロックするために、ＰＬＬに必要な待ち時間に対応するようになっている。
【００６７】
以上、本発明を特定の実施例に基づいて説明したが、他の変更、修正及び用途を、当業者であれば容易に思いつくと思う。従って、本発明は、実施例に限定されるものではなく、特許請求の範囲の各請求項に記載された範囲全体を含むものである。
【図面の簡単な説明】
【００６８】
【図１】従来のＰＷＭモータ駆動装置の基本構成を示すブロック図である。
【図２】信号及びノイズ（リプル）成分を含むモータ駆動電流の波形図である。
【図３】本発明の第１の実施例を示すブロック図である。
【図４Ａ】第１の実施例の動作を示す波形図である。
【図４Ｂ】第１の実施例の動作を示す波形図である。
【図５】本発明の第２の実施例を示す回路図である。
【図６】第２の実施例の動作を示す波形図である。
【図７】本発明の第３の実施例を示すブロック図である。
【図８】第３の実施例の動作を示す波形図である。
【符号の説明】
【００６９】
１０          ＰＷＭモータ駆動装置
１２          整流回路
１４          インバータ
１６、１８    バス
２０          モータ
２２ａ、２２ｂ、２２ｃ  接続線
２４          ＰＷＭ制御回路
２６          信号線
２８ａ、２８ｂ、２８ｃ  検出抵抗
３０          入力線
３１          入力フィルタ
３２          積分回路
３４          サンプルホールド回路
３６          第１の積分器
３８          第２の積分器
４０          遅延回路
４２          オペアンプ
４６          積分コンデンサ
４８          減算回路
５０、５２    信号線
５４          三角搬送波
５６          スイッチレベル信号
５８          相電圧
６０ａ、６０ｂ  サンプリング値
６４          フィルタ回路
６５          積分器
６６          入力抵抗
６８          第１のスイッチ
７０          第２のスイッチ
７２          ゼロクロス検出部
７４          コンデンサ
８０          フィルタ回路
８２          積分器
８４          ＡＤコンバータ
８６          サンプリングスイッチ
８８          オペアンプ
９０          積分コンデンサ
９２ａ        シャントスイッチ
９２ｂ        第１のスイッチ
９２ｃ        第２のスイッチ
９２ｄ、９２ｅ  接地スイッチ
９４          入力端子
９６          出力端子
９８          直列入力回路
１００        キャパシタ
１０２、１０４  信号線
１０６        遅延回路
１０８        加算回路
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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