(57)【要約】クロック補償回路（１０２）が提供される。この回路は、入力クロック信号（１０１−１）を受け取るべく接続されたクロック同期回路（１１０）であって、マスター・クロック信号を生成し複数の内部ロジック・クロック信号（１０５）を生成するクロック同期回路で構成される。この回路は、前記複数の内部ロジック・クロック信号及び関連する受信機からのサンプル・クロック（ＰＨＹＲＥＴ）を受け取るべく接続された位相比較器（１２０）であって、前記サンプル・クロックと前記複数の内部ロジック・クロック信号の一つとの間における位相比較に基づいて制御信号を生成する位相比較器と、前記複数の内部ロジック・クロック信号の各々及び前記制御信号を受け取るべくかつ前記制御信号に基づいて前記内部ロジック・クロック信号を用いて前記サンプル・クロックと同位相でデータを送信すべく接続されたダウン・コンバータ・チャンネル（１１５）と、で更に構成される。
2005505182.tif 000002
【特許請求の範囲】
【請求項１】
入力クロック信号を受け取るべく接続されたクロック同期回路であって、マスター・クロック信号を生成し複数の内部ロジック・クロック信号を生成するクロック同期回路と、
前記複数の内部ロジック・クロック信号及び関連する受信機からのサンプル・クロックを受け取るべく接続された位相比較器であって、前記サンプル・クロックと前記複数の内部ロジック・クロック信号の一つとの間における位相比較に基づいて制御信号を生成する位相比較器と、
前記複数の内部ロジック・クロック信号の各々及び前記制御信号を受け取るべくかつ前記制御信号に基づいて前記複数の内部ロジック・クロック信号の一つを用いて前記サンプル・クロックと同位相でデータを送信すべく接続されたダウン・コンバータ・チャンネルと、
で構成される、クロック補償回路。
【請求項２】
前記クロック同期回路は、
前記入力クロック信号を受け取るべくかつ前記マスター・クロック信号を生成すべく接続された位相ロック・ループと、
前記マスター・クロック信号を受け取るべくかつ前記複数の内部ロジック・クロック信号を生成すべく接続されたクロック分周器と、
で構成される、請求項１記載のクロック補償回路。
【請求項３】
前記複数の内部ロジック・クロック信号の一つは、前記サンプル・クロックと周波数が一致する、請求項１記載のクロック補償回路。
【請求項４】
前記同期回路は、１００ＭＨｚのオーダーの入力クロック信号を受け取り、２０ＭＨｚ、４０ＭＨｚ、及び１００ＭＨｚのオーダーの内部ロジック・クロック信号を生成する、請求項１記載のクロック補償回路。
【請求項５】
前記ダウン・コンバータ・チャンネルは、
前記複数の内部ロジック・クロック信号の一つを受け取るべくかつ第１の位相を持つ第１のデータ信号を送信すべく接続された第１のフリップ・フロップ回路と、
前記複数の内部ロジック・クロック信号の一つを受け取るべくかつ前記第１のフリップ・フロップの出力する前記データ信号と１８０度位相がずれた第２のデータ信号を送信すべく接続された第２のフリップ・フロップ回路と、
前記第１及び第２のデータ信号及び前記制御信号を受け取るべく接続されたマルチプレクサであって、前記マルチプレクサの送信するデータ信号が前記サンプル・クロック信号と同位相になるように前記制御信号に基づいて前記第１のデータ信号又は前記第２のデータ信号のいずれか一方を選択的に出力するマルチプレクサと、
で構成される、請求項１記載のクロック補償回路。
【請求項６】
前記ダウン・コンバータ・チャンネルは、１８０度位相のずれた二つの選択可能な出力を生成する、請求項１記載のクロック補償回路。
【請求項７】
入力クロック信号を受け取るべく接続されたクロック同期回路であって、マスター・クロック信号を生成し複数の内部ロジック・クロック信号を生成するクロック同期回路と、
前記複数の内部ロジック・クロック信号の一つ及び関連する受信機からのサンプル・クロックを受け取るべく接続された位相比較器であって、前記サンプル・クロックと前記複数の内部ロジック・クロック信号の一つとの間における位相比較に基づいて制御信号を生成する位相比較器と、
前記複数の内部ロジック・クロック信号の各々及び前記制御信号を受け取るべくかつ前記制御信号に基づいて前記複数の内部ロジック・クロック信号の一つを用いて前記サンプル・クロックと同位相でデータを送信すべく接続されたダウン・コンバータ・チャンネルと、
を含む、クロック補償回路、
で構成される、デジタル・ダウン・コンバータ。
【請求項８】
前記クロック同期回路は、
前記入力クロック信号を受け取るべくかつ前記マスター・クロック信号を生成すべく接続された位相ロック・ループと、
前記マスター・クロック信号を受け取るべくかつ前記複数の内部ロジック・クロック信号を生成すべく接続されたクロック分周器と、
で構成される、請求項７記載のデジタル・ダウン・コンバータ。
【請求項９】
前記複数の内部ロジック・クロック信号の一つは、前記サンプル・クロックと周波数が一致する、請求項７記載のデジタル・ダウン・コンバータ。
【請求項１０】
前記同期回路は、１００ＭＨｚのオーダーの入力クロック信号を受け取り、２０ＭＨｚ、４０ＭＨｚ、及び１００ＭＨｚのオーダーの内部ロジック・クロック信号を生成する、請求項７記載のデジタル・ダウン・コンバータ。
【請求項１１】
前記ダウン・コンバータ・チャンネルは、
前記複数の内部ロジック・クロック信号の一つを受け取るべくかつ第１の位相を持つ第１のデータ信号を送信すべく接続された第１のフリップ・フロップ回路と、
前記複数の内部ロジック・クロック信号の一つを受け取るべくかつ前記第１のフリップ・フロップの出力する前記データ信号と１８０度位相がずれた第２のデータ信号を送信すべく接続された第２のフリップ・フロップ回路と、
前記第１及び第２のデータ信号及び前記制御信号を受け取るべく接続されたマルチプレクサであって、前記マルチプレクサの送信するデータ信号が前記サンプル・クロック信号と同位相になるように前記制御信号に基づいて前記第１のデータ信号又は前記第２のデータ信号のいずれか一方を選択的に出力するマルチプレクサと、
で構成される、請求項７記載のデジタル・ダウン・コンバータ。
【請求項１２】
入力クロック信号を受け取るための入力端と、
前記入力クロック信号を受け取るべく接続されたクロック同期回路であって、マスター・クロック信号を生成し複数の内部ロジック・クロック信号を生成するクロック同期回路と、
前記複数の内部ロジック・クロック信号の第１のものを受け取るべくかつ選択的遅延を持つクロック信号を出力信号として生成すべく接続されたタップ付き遅延線と、
前記複数の内部ロジック・クロック信号の第２のもの及び関連する受信機からのサンプル・クロックを受け取るべくかつ前記複数の内部ロジック・クロック信号の第２のものと前記サンプル・クロックとの位相比較に基づいて制御信号を生成すべく接続された位相比較器と、
前記複数の内部ロジック・クロック信号及び前記制御信号を受け取るべくかつ前記制御信号に基づいて前記複数の内部ロジック・クロック信号の第２のものを用いて前記サンプル・クロックと同位相でデータを送信すべく接続されたダウン・コンバータ・チャンネルと、
で構成される、クロック補償回路。
【請求項１３】
前記クロック同期回路は、
前記入力クロック信号を受け取るべくかつ前記マスター・クロック信号を生成すべく接続された位相ロック・ループと、
前記マスター・クロック信号を受け取るべくかつ前記複数の内部ロジック・クロック信号を生成すべく接続されたクロック分周器と、
で構成される、請求項１２記載のクロック補償回路。
【請求項１４】
前記クロック分周器は、２００ＭＨｚのオーダーのマスター・クロック信号を受け取り、２０ＭＨｚ、４０ＭＨｚ、及び１００ＭＨｚのオーダーの内部ロジック・クロック信号を生成する、請求項１２記載のクロック補償回路。
【請求項１５】
前記複数の内部ロジック・クロック信号の第２のものは、前記サンプル・クロックと周波数が一致する、請求項１２記載のクロック補償回路。
【請求項１６】
前記ダウン・コンバータ・チャンネルは、
前記複数の内部ロジック・クロック信号の第２のものを受け取るべくかつ第１の位相を持つ第１のデータ信号を送信すべく接続された第１のフリップ・フロップ回路と、
前記複数の内部ロジック・クロック信号の第２のものを受け取るべくかつ前記第１のフリップ・フロップの出力する前記データ信号と１８０度位相がずれた第２のデータ信号を送信すべく接続された第２のフリップ・フロップ回路と、
前記第１及び第２のデータ信号及び前記制御信号を受け取るべく接続されたマルチプレクサであって、前記マルチプレクサの送信するデータ信号が前記サンプル・クロック信号と同位相になるように前記制御信号に基づいて前記第１のデータ信号又は前記第２のデータ信号のいずれか一方を選択的に出力するマルチプレクサと、
で構成される、請求項１２記載のクロック補償回路。
【請求項１７】
入力クロック信号を受け取るための入力端と、
前記入力クロック信号を受け取るべく接続されたクロック同期回路であって、マスター・クロック信号を生成し複数の内部ロジック・クロック信号を生成するクロック同期回路と、
前記複数の内部ロジック・クロック信号の第１のもの及び関連する受信機からのサンプル・クロックを受け取るべくかつ前記サンプル・クロックと前記複数の内部ロジック・クロック信号の一つとの間における位相比較に基づいて制御信号を生成すべく接続された位相比較器と、
前記複数の内部ロジック・クロック信号の第２のものを受け取るべくかつ関連する受信機に対する入力のために遅延クロック信号を生成すべく接続されたタップ付き遅延線であって、前記遅延クロック信号は前記サンプル・クロックと同期しているタップ付き遅延線と、
前記複数の内部ロジック・クロック信号及び前記制御信号を受け取るべくかつ前記制御信号に基づいて前記複数の内部ロジック・クロック信号の第１のものを用いて前記サンプル・クロックと同位相でデータを送信すべく接続されたダウン・コンバータ・チャンネルと、
で構成される、クロック補償回路。
【請求項１８】
前記クロック同期回路は、
前記入力クロック信号を受け取るべくかつ前記マスター・クロック信号を生成すべく接続された位相ロック・ループと、
前記マスター・クロック信号を受け取るべくかつ前記複数の内部ロジック・クロック信号を生成すべく接続されたクロック分周器と、
で構成される、請求項１７記載のクロック補償回路。
【請求項１９】
前記複数の内部ロジック・クロック信号の第１のものは、前記サンプル・クロックと周波数が一致する、請求項１７記載のクロック補償回路。
【請求項２０】
前記ダウン・コンバータ・チャンネルは、
前記複数の内部ロジック・クロック信号の第１のものを受け取るべくかつ第１の位相を持つ第１のデータ信号を送信すべく接続された第１のフリップ・フロップ回路と、
前記複数の内部ロジック・クロック信号の第１のものを受け取るべくかつ前記第１のフリップ・フロップ回路の出力する前記データ信号と１８０度位相がずれた第２のデータ信号を送信すべく接続された第２のフリップ・フロップ回路と、
前記第１及び第２のデータ信号及び前記制御信号を受け取るべく接続されたマルチプレクサであって、前記マルチプレクサの送信するデータ信号が前記サンプル・クロック信号と同位相になるように前記制御信号に基づいて前記第１のデータ信号又は前記第２のデータ信号のいずれか一方を選択的に出力するマルチプレクサと、
で構成される、請求項１７記載のクロック補償回路。
【請求項２１】
各受信機がデータ信号及びクロック信号を受け取るべく接続された複数の受信機と、
入力クロック信号を受け取るべく接続されたクロック同期回路であって、マスター・クロック信号を生成し複数の内部ロジック・クロック信号を生成するクロック同期回路と、
複数の位相比較器であって、各位相比較器が前記複数の内部ロジック・クロック信号の第１のもの及び前記複数の受信機の関連する一つからのサンプル・クロック信号を受け取るべくかつ前記複数の内部ロジック・クロック信号の第１のものと前記サンプル・クロックとの位相比較に基づいて制御信号を生成すべく接続された複数の位相比較器と、
複数のダウン・コンバータ・チャンネルであって、前記複数のダウン・コンバータ・チャンネルの各々は前記複数の内部ロジック・クロック信号及び前記制御信号を受け取るべく接続され前記データ信号からのデータを前記サンプル・クロック信号と同位相で送信する複数のダウン・コンバータ・チャンネルと、
を含む、デジタル・ダウン・コンバージョン回路と、
で構成される、通信システム。
【請求項２２】
前記クロック同期回路は、
前記入力クロック信号を受け取るべくかつそれから前記マスター・クロック信号を生成すべく接続された位相ロック・ループと、
前記マスター・クロック信号を受け取るべくかつそれから前記複数の内部ロジック・クロック信号を生成すべく接続されたクロック分周器と、
で構成される、請求項２１記載の通信システム。
【請求項２３】
前記ダウン・コンバータ・チャンネルの各々は、
前記複数の内部ロジック・クロック信号の第１のものを受け取るべくかつ第１の位相を持つ第１のデータ信号を送信すべく接続された第１のフリップ・フロップ回路と、
前記複数の内部ロジック・クロック信号の第１のものを受け取るべくかつ前記第１のフリップ・フロップ回路の出力する前記データ信号と１８０度位相がずれた第２のデータ信号を送信すべく接続された第２のフリップ・フロップ回路と、
前記第１及び第２のデータ信号及び前記制御信号を受け取るべく接続されたマルチプレクサであって、送信されるデータ信号が前記サンプル・クロック信号と同位相になるように前記制御信号に基づいて前記第１のデータ信号又は前記第２のデータ信号のいずれか一方を選択的に出力するマルチプレクサと、
で構成される、請求項２１記載の通信システム。
【請求項２４】
前記複数の内部ロジック・クロック信号の第２のものを受け取るべくかつ前記複数の内部ロジック・クロック信号の第２のものに基づいて選択的遅延を持つ複数の出力クロック信号を生成すべく接続されたタップ付き遅延線であって、前記複数の出力クロック信号の各々は前記サンプル・クロックを生成すべく前記関連する受信機により用いられるタップ付き遅延線で更に構成される、請求項２１記載の通信システム。
【請求項２５】
タイミング信号を生成する方法であって、
入力クロック信号を受け取ることと、
関連する受信機からサンプル・クロックを受け取ることと、
前記入力クロック信号からマスター・クロックを生成することと、
前記マスター・クロックから複数の内部ロジック・クロック信号を生成することと、
前記複数の内部ロジック・クロック信号の一つの位相を受け取ったサンプル・クロックの位相と比較することと、
前記複数の内部ロジック・クロック信号の一つが前記受け取ったサンプル・クロックと同位相である場合に前記複数の内部ロジック・クロック信号の一つの立ち上がりエッジでクロック同期するデータ信号を選択することと、
前記複数の内部ロジック・クロック信号の一つが前記受け取ったサンプル・クロックと同位相でない場合に前記複数の内部ロジック・クロック信号の一つの立ち下がりエッジでクロック同期するデータを選択することと、
選択されたデータ信号を前記関連する受信機に送信することと、
で構成される方法。
【請求項２６】
タイミング信号を生成する方法であって、
入力クロック信号を受け取ることと、
関連する受信機からサンプル・クロックを受け取ることと、
前記入力クロック信号からマスター・クロックを生成することと、
前記マスター・クロックから複数の内部ロジック・クロック信号を生成することと、
前記複数の内部ロジック・クロック信号の一つの位相を受け取ったサンプル・クロックの位相と比較することと、
複数の遅延クロック信号であって、各々が関連する受信機の前記サンプル・クロックと同期している複数の遅延クロック信号を前記複数のロジック・クロック信号の別の一つから生成することと、
前記複数の内部ロジック・クロック信号の一つが前記受け取ったサンプル・クロックと同位相である場合に前記複数の内部ロジック・クロック信号の一つの立ち上がりエッジでクロック同期するデータ信号を選択することと、
前記複数の内部ロジック・クロック信号の一つが前記受け取ったサンプル・クロックと同位相でない場合に前記複数の内部ロジック・クロック信号の一つの立ち下がりエッジでクロック同期するデータを選択することと、
選択されたデータ信号を前記関連する受信機に送信することと、
で構成される方法。
【請求項２７】
複数のアナログ・デジタル変換器と、
前記複数のアナログ・デジタル変換器の一つからの入力クロック信号を受け取るべく接続されたデジタル・ダウン・コンバータであって、
前記入力クロック信号を受け取るべくかつマスター・クロック信号及び複数の内部ロジック・クロック信号を生成すべく接続されたクロック同期回路と、
複数の位相比較器であって、各位相比較器が前記複数の内部ロジック・クロック信号の第１のもの及び関連する受信機からのサンプル・クロックを受け取るべく接続され、各位相比較器が前記サンプル・クロックと前記複数の内部ロジック・クロック信号の第１のものとの位相比較に基づいて制御信号を生成する複数の位相比較器と、
複数のダウン・コンバータ・チャンネルであって、各ダウン・コンバータ・チャンネルは前記複数の内部ロジック・クロック信号の各々及び前記制御信号を受け取るべくかつ前記制御信号に基づいて前記複数の内部ロジック・クロック信号の第１のものを用いて前記サンプル・クロック信号と同位相でデータを送信すべく接続された複数のダウン・コンバータ・チャンネルと、
複数の受信機であって、各々が前記複数の位相比較器の一つ及び前記複数のダウン・コンバータ・チャンネルの一つと関連する複数の受信機と、
前記複数の内部ロジック・クロック信号の第２のものに接続され選択的遅延を持つクロック信号を前記複数の受信機の各々に対する出力クロック信号として生成すべく接続されたタップ付き遅延線と、
を含む、デジタル・ダウン・コンバータと、
で構成される、通信システム。
【請求項２８】
前記複数のダウン・コンバータ・チャンネルは、
前記複数の内部ロジック・クロック信号の第１のものを受け取るべくかつ第１の位相を持つ第１のデータ信号を送信すべく接続された第１のフリップ・フロップ回路と、
前記複数の内部ロジック・クロック信号の第１のものを受け取るべくかつ前記第１のフリップ・フロップ回路の出力する前記データ信号と１８０度位相がずれた第２のデータ信号を送信すべく接続された第２のフリップ・フロップ回路と、
前記第１及び第２のデータ信号及び前記制御信号を受け取るべく接続されたマルチプレクサであって、送信されるデータ信号が前記サンプル・クロック信号と同位相になるように前記制御信号に基づいて前記第１のデータ信号又は前記第２のデータ信号のいずれか一方を選択的に出力するマルチプレクサと、
で構成される、請求項２７記載のシステム。
【請求項２９】
前記クロック同期回路は、
前記入力クロック信号を受け取るべくかつ前記マスター・クロック信号を生成すべく接続された位相ロック・ループと、
前記マスター・クロック信号を受け取るべくかつ前記複数の内部ロジック・クロック信号を生成すべく接続されたクロック分周器と、
で構成される、請求項２７記載のシステム。
【請求項３０】
入力クロック信号を受け取るべく接続されたクロック同期回路であって、少なくとも一つの内部ロジック・クロック信号を生成するクロック同期回路と、
前記少なくとも一つの内部ロジック・クロック信号及び関連する受信機からのサンプル・クロックを受け取るべく接続された位相比較器であって、前記サンプル・クロックと前記少なくとも一つの内部ロジック・クロック信号の一つとの間における位相比較に基づいて制御信号を生成する位相比較器と、
前記少なくとも一つの内部ロジック・クロック信号及び前記制御信号を受け取るべくかつ前記制御信号に基づいて前記内部ロジック・クロック信号を用いて前記サンプル・クロックと同位相でデータを送信すべく接続されたダウン・コンバータ・チャンネルと、
で構成される、クロック補償回路。
【請求項３１】
第１のクロック信号及び関連する受信機からのサンプル・クロックを受け取るべく接続された位相比較器であって、前記サンプル・クロックと前記第１のクロック信号との間における位相比較に基づいて制御信号を生成する位相比較器と、
前記第１のクロック信号及び前記制御信号を受け取るべくかつ前記制御信号に基づいて前記第１のクロック信号を用いて前記サンプル・クロックと同位相でデータを送信すべく接続されたデータ・チャンネルと、
で構成される、クロック補償回路。
【請求項３２】
第１のクロック信号及び関連する受信機からのサンプル・クロックを受け取るべく接続された位相比較器であって、前記サンプル・クロックと前記第１のクロック信号との間における位相比較に基づいて制御信号を生成する位相比較器と、
第１及び第２のデータ信号及び前記制御信号を受け取るべく接続されたマルチプレクサであって、前記マルチプレクサの送信するデータ信号が前記サンプル・クロック信号と同位相になるように前記制御信号に基づいて前記第１のデータ信号又は前記第２のデータ信号のいずれか一方を選択的に出力するマルチプレクサと、
前記第１のクロック信号及び前記制御信号を受け取るべくかつ前記制御信号に基づいて前記第１のクロック信号を用いて前記サンプル・クロックと同位相でデータを送信すべく接続されたデータ・チャンネルと、
を含む、位相調整回路、
で構成される、クロック補償回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電子工学の分野、特にクロック信号間の差を補償する事に関する。
【背景技術】
【０００２】
同軸ケーブル・ネットワークは、加入者に高品質ビデオ番組を配信するために数年に渡って用いられてきた。従来、これらのネットワークは、限定数のチャンネルと限定種のコンテンツが加入者に提供された一方向性放送ネットワークであった。近年、ケーブル会社は、より多様なサービスとコンテンツを加入者に提供すべく、その既存のネットワーク上で双方向性通信を与えるシステムを開発してきた。例えば、多くのケーブル会社は現在、ケーブル・モデムを用いることにより、インターネット接続を提供している。
【０００３】
ケーブル産業は、そのサービスをサポートするために必要な装置の設計及び開発に対して一定の基準を与えるべく、そのネットワーク上でデータを伝送するための多数の標準を開発してきた。例えば、ケーブル会社のコンソーシアムは、データ・オーバー・ケーブル・サービス・インターフェース規格データ（ＤＯＣＳＩＳ）標準を開発した。ＤＯＣＳＩＳ標準は、ケーブル又はハイブリッド・ファイバー／同軸ネットワークを介したケーブル中継局と顧客装置との間におけるインターネット・プロトコル（ＩＰ）・トラフィックによるトランスペアレントな双方向性の伝送を考慮に入れるために必要なインターフェースの仕様を定めている。
【０００４】
ケーブル・モデム終端システム（ＣＭＴＳ）はデータの上り及び下りの伝送を処理するためのケーブル・ネットワークの中継局に含まれている。上りにおいて、ＣＭＴＳは、データ信号をベースバンド又は低い中間周波数にコンバートし、その信号を復調する。多くのシステムにおけるＣＭＴＳの設計上の問題は、ダウン・コンバージョン回路の複雑さと経費にある。典型的には、このダウン・コンバージョンは、適切に実装し調整するために空間、経費、複雑さ、及び時間における要請を強いる多数のアナログ・コンポーネントを用いて実現される。これらの問題のいくつかに対処するために、デジタル・ダウン・コンバージョン回路をケーブル・モデム終端システム（ＣＭＴＳ）に導入することができる。残念ながら、デジタル・ダウン・コンバージョン回路を用いると、大幅な設計の複雑さが生じる。具体的には、デジタル・ダウン・コンバージョン回路を用いると、それは、チップ上の回路及び他の製造業者からの回路を含むＣＭＴＳにおけるその他の回路と相互作用する必要がある。各チップ又は回路は、様々なクロック信号を有する一つ以上の独立な時間領域を持つ場合がある。これらの付加的なクロック信号から生じる時間領域の差は、システムのタイミングを複雑にする。
【０００５】
上述の理由から、及び本明細書を読み理解すれば当業者には明らかとなる下記の理由から、共通のシステム内で共に動作する複数の回路からのクロック信号の差を補償するための技術における要請がある。
【発明の開示】
【０００６】
要約
通信システムにおけるデジタル・ダウン・コンバージョンの実施に際するクロック領域に伴う上述の問題及びその他の問題は、本発明の実施形態によって対処され、以下の明細書を読み学習することによって理解されるであろう。
【０００７】
一実施形態において、クロック補償回路が提供される。この回路は、入力クロック信号を受け取るべく接続されたクロック同期回路であって、マスター・クロック信号を生成し複数の内部ロジック・クロック信号を生成するクロック同期回路で構成される。この回路は、前記複数の内部ロジック・クロック信号及び関連する受信機からのサンプル・クロックを受け取るべく接続された位相比較器であって、前記サンプル・クロックと前記複数の内部ロジック・クロック信号の一つとの間における位相比較に基づいて制御信号を生成する位相比較器と、前記複数の内部ロジック・クロック信号の各々及び前記制御信号を受け取るべくかつ前記制御信号に基づいて前記内部ロジック・クロック信号を用いて前記サンプル・クロックと同位相でデータを送信すべく接続されたダウン・コンバータ・チャンネルと、で更に構成される。
【０００８】
別の実施形態において、クロック補償回路が提供される。この回路は、入力クロック信号を受け取るための入力端と、前記入力クロック信号を受け取るべく接続されたクロック同期回路であって、マスター・クロック信号を生成し複数の内部ロジック・クロック信号を生成するクロック同期回路と、前記複数の内部ロジック・クロック信号の第１のものを受け取るべくかつ選択的遅延を持つクロック信号を出力信号として生成すべく接続されたタップ付き遅延線と、で構成される。更に、この回路は、前記複数の内部ロジック・クロック信号の第２のもの及び関連する受信機からのサンプル・クロックを受け取るべくかつ前記複数の内部ロジック・クロック信号の第２のものと前記サンプル・クロックとの位相比較に基づいて制御信号を生成すべく接続された位相比較器と、前記複数の内部ロジック・クロック信号及び前記制御信号を受け取るべくかつ前記制御信号に基づいて前記複数の内部ロジック・クロック信号の第２のものを用いて前記サンプル・クロックと同位相でデータを送信すべく接続されたダウン・コンバータ・チャンネルと、を含む。
【０００９】
別の実施形態において、タイミング信号を生成する方法が提供される。この方法は、入力クロック信号を受け取ることと、関連する受信機からサンプル・クロックを受け取ることと、前記入力クロック信号からマスター・クロックを生成することと、を含む。この方法は、前記マスター・クロックから複数の内部ロジック・クロック信号を生成することと、前記複数の内部ロジック・クロック信号の一つの位相を受け取ったサンプル・クロックの位相と比較することと、を更に含む。前記複数の内部ロジック・クロック信号の一つが前記受け取ったサンプル・クロックと同位相である場合に前記複数の内部ロジック・クロック信号の一つの立ち上がりエッジでクロック同期するデータ信号を選択する。前記複数の内部ロジック・クロック信号の一つが前記受け取ったサンプル・クロックと同位相でない場合に前記複数の内部ロジック・クロック信号の一つの立ち下がりエッジでクロック同期するデータを選択する。更に、この方法は、選択されたデータ信号を前記関連する受信機に送信すること、を含む。
【００１０】
代替の実施形態において、タイミング信号を生成する方法が提供される。この方法は、入力クロック信号を受け取ることと、関連する受信機からサンプル・クロックを受け取ることと、前記入力クロック信号からマスター・クロックを生成することと、を含む。この方法は、前記マスター・クロックから複数の内部ロジック・クロック信号を生成することと、前記複数の内部ロジック・クロック信号の一つの位相を受け取ったサンプル・クロックの位相と比較することと、複数の遅延クロック信号を前記複数のロジック・クロック信号の別の一つから生成することと、を更に含む。前記複数の遅延クロック信号の各々は、関連する受信機の前記サンプル・クロックと同期している。前記複数の内部ロジック・クロック信号の一つが前記受け取ったサンプル・クロックと同位相である場合に前記複数の内部ロジック・クロック信号の一つの立ち上がりエッジでクロック同期するデータ信号を選択する。前記複数の内部ロジック・クロック信号の一つが前記受け取ったサンプル・クロックと同位相でない場合に前記複数の内部ロジック・クロック信号の一つの立ち下がりエッジでクロック同期するデータを選択する。更に、この方法は、選択されたデータ信号を前記関連する受信機に送信すること、を含む。
【００１１】
詳細な説明
以下の詳細な説明において、本明細書の一部をなす添付の図面を参照し、そこに本発明を実施し得る具体的説明的な実施形態を図によって示す。当業者が本発明を実施できるほど十分詳細に、これらの実施形態を記述する。また、別の実施形態も利用可能であり、本発明の精神と範囲から逸脱することなく論理的、機械的、及び電気的な変更をなし得ることを理解されたい。従って、以下の詳細な説明は、限定的な意味で捉えないものとする。
【００１２】
本発明の実施形態は、第１の回路と第２の回路の間又はチップ間におけるクロック信号の差を補償するための機構を提供する。一実施形態において、その機構は、クロック信号間のタイミング差を調整するためにタップ付き遅延線用いる。更に、その機構は、クロック信号間の位相差に基づいて、クロック信号の一つの立ち上がりエッジ又は立ち下がりエッジのいずれかにおいて、ある回路からのデータを別の回路へクロック同期出力することを可能とすることによって、クロック信号間の位相差を補償する。
【００１３】
Ｉ．クロック補償
図１は、広く１００で示す、本発明の教示によるクロック信号の差を補償する回路を含む通信システムの実施形態のブロック・ダイアグラムである。一実施形態において、システム１００は、ケーブル・モデム終端システム（ＣＭＴＳ）における上り回路の一部である。具体的には、システム１００は、デジタル・ダウン・コンバータ１０２及び複数の受信機１５０−１〜１５０−Ｒを含む。一実施形態において、受信機１５０−１〜１５０−Ｒは、Ｂｒｏａｄｃｏｍ  Ｃｏｒｐｏｒａｔｉｏｎ  ｏｆ  Ｉｒｖｉｎｅ，  ＣＡから市販されているＢＣＭ  ３１３７ユニバーサル・バースト・レシーバで構成される。システム１００は、デジタル・ダウン・コンバータ１０２のクロック信号と受信機１５０−１〜１５０−Ｒのクロック信号との間の差を補償する回路を含む。
【００１４】
システム１００は、１０１−１〜１０１−Ｒにおいて複数の入力クロック信号を受け取る。Ｒ個のアナログ・デジタル変換器が、これらのクロック信号を与える。以下でより詳細に議論するように、デジタル・ダウン・コンバータ・チャンネル１１５−１〜１１５−Ｒの各々によって、各デジタル・アナログ変換器からのデータは処理される。一実施形態において、入力クロック信号は、１００ＭＨｚのオーダーのクロック信号である。
【００１５】
システム１００は、デジタル・ダウン・コンバータ１０２に対する内部クロック信号を生成するために、１０１−１〜１０１−Ｒにおける入力クロック信号の一つを用いる。デジタル・ダウン・コンバータ１０２は、クロック同期回路１１０を含む。クロック同期器１１０は、例えば入力１０１−１等に接続されている位相ロック・ループ（ＰＬＬ）１０３を含む。ＰＬＬ１０３は、１０１−１における入力にロックされた約２００ＭＨｚの周波数を持つマスター・クロックを生成する。クロック同期回路１１０は、クロック分周器１０４を更に含む。クロック分周器１０４は、１０５において複数の内部ロジック・クロック信号を生成する。一実施形態において、これらの内部ロジック・クロック信号は、それぞれ、２０、４０、及び１００ＭＨｚのオーダーの周波数を持つ信号を含む。一実施形態において、内部ロジック・クロック信号は、それぞれ、約２０．４８ＭＨｚ、４０．９６ＭＨｚ、及び１０２．４ＭＨｚの周波数を持つ。記述の簡略化のために、これらの信号は、２０、４０、及び１００ＭＨｚの周波数を持つと称することにする。
【００１６】
システム１００は、受信機１５０−１〜１５０−ＲのＸＴＡＬＩ入力に対して、内部ロジック・クロック信号の一つに基づいて選択された遅延を持つクロック信号を生成する。一実施形態において、このクロック信号は、２０ＭＨｚの内部ロジック・クロック信号に基づいている。ただし、その他の内部ロジック・クロック信号が別の実施形態において用いられる。Ｂｒｏａｄｃｏｍ  ＢＣＭ  ３１３７ユニバーサル・バースト・レシーバは典型的には、ＸＴＡＬＩ入力において水晶発振器から信号を受け取る。このクロックからＢＣＭ  ３１３７ユニバーサル・バースト・レシーバは典型的には、出力ＳＭＰＣＬＫにおいてデジタル・アナログ変換器にサンプル・クロックを与える。しかしながら、図１の実施形態において、ＸＴＡＬＩ受信端に与えられるクロック信号は、デジタル・ダウン・コンバータ１０２の１０１−１〜１０１−Ｒにおけるデジタル・アナログ変換器からのクロック信号に基づいて与えられる。このことは、システム１００が対処する少なくとも二つの問題を引き起こす。
【００１７】
第１の問題は、受信機１５０−１〜１５０−ＲによるＳＭＰＣＬＫ出力において与えられるクロック信号のタイミングに関する。ＸＴＡＬＩ入力とＳＭＰＣＬＫ出力の間には受信機の経路内の遅延が存在するので、ＸＴＡＬＩ入力に与えられる信号のタイミングは、選択的に制御されて、ＳＭＰＣＬＫからの信号がデジタル・ダウン・コンバータの内部ロジック・クロック信号と時間的に揃うことを可能としている。この遅延は、実験データに基づいてデジタル・ダウン・コンバータ１０２内にプログラムされ、タップ付き遅延線１０８を用いて実現される。一実施形態において、タップ付き遅延線１０８は、５ナノ秒を単位にして選択的遅延を与える。
【００１８】
第２の問題は、受信機１５０−１〜１５０−Ｒの信号とデジタル・ダウン・コンバータ１０２の信号の位相整合に関する。この位相差は、内部ロジック・クロック信号の立ち上がりエッジ又は立ち下がりエッジのいずれかに基づいてダウン・コンバータ・チャンネル１１５−１〜１１５−Ｒからデータを選択的にクロック同期出力することにより補償される。立ち上がりエッジ又は立ち下がりエッジは、受信機１５０−１〜１５０−Ｒの各々からの信号及び内部ロジック・クロック信号の位相補償に基づいて選択される。位相比較器１２０−１〜１２０−Ｒは、それぞれ、各ダウン・コンバータ・チャンネル１１５−１〜１１５−Ｒ及び関連する受信機１５０−１〜１５０−Ｒと関連付けられている。各受信機１５０−１〜１５０−Ｒに対して、それぞれ、それに関連する位相比較器１２０−１〜１２０−Ｒが個別の位相比較を実行する。それにより、各位相比較器１２０−１〜１２０−Ｒは、各ダウン・コンバータ・チャンネル１１５−１〜１１５−Ｒに対して制御信号を与える。
【００１９】
ダウン・コンバータ・チャンネル１１５−１〜１１５−Ｒは、内部ロジック・クロック信号の正確な位相でデータをクロック同期出力するために各位相比較器に応答する回路を含む。各ダウン・コンバータ・チャンネルは同様なので、ダウン・コンバータ・チャンネル１１５−１のみを詳細に述べる。
【００２０】
ダウン・コンバータ・チャンネル１１５−１は、第１及び第２のフリップ・フロップ１３０及び１３２を含む。各フリップ・フロップ１３０及び１３２は、各々のＤ入力においてダウン・コンバータ・チャンネルに対するデータを受け取る。フリップ・フロップ１３０は、４０ＭＨｚのクロック信号１０５の立ち上がりエッジでクロック同期している。フリップ・フロップ１３２は、４０ＭＨｚのクロック信号１０５の立ち下がりエッジでクロック同期している。両フリップ・フロップ１３０及び１３２の出力は、マルチプレクサ１３４に与えられる。マルチプレクサ１３４は、それに関連する位相比較器１２０−１から制御信号を受け取る。この制御信号は、内部ロジック・クロック信号１０５の立ち上がりエッジ又は立ち下がりエッジのいずれかにクロック同期したデータを選択する。このデータは、受信機１５０−１のクロック信号と位相整合している。
【００２１】
システム１００の動作を図２に関して述べる。この例は、受信機１５０−１に与えられる信号に関する。その他の受信機に対する信号も同様に生成されることが理解される。
【００２２】
ブロック２０２で、デジタル・ダウン・コンバータ１０２は、入力クロック信号を受け取る。ブロック２０４で、クロック同期回路１１０は、複数の内部クロック信号を生成する。ブロック２０６で、位相比較器１２０−１は、受信機１５０−１からの信号の位相を内部クロック信号と比較する。ブロック２０８で、位相比較器１２０−１は、信号が同位相であるか否かを判定する。信号が同位相である場合には、位相比較器１２０−１は、内部ロジック・クロック信号の立ち上がりエッジでクロック同期しているフリップ・フロップ１３０からのデータを選択すべくマルチプレクサ１３４に信号を与える。逆に、信号が同位相でない場合には、位相比較器１２０−１は、内部クロック信号の立ち下がりエッジでクロック同期しているフリップ・フロップ１３２の出力を選択するようにマルチプレクサ１３４に指令する制御信号を生成する。ブロック２１４で、選択されたデータは、受信機のクロック信号と同位相で受信機に送信される。
【００２３】
II．デジタル・ダウン・コンバータ
図３は、広く３００で示す、本発明の教示によるデジタル・ダウン・コンバータの一実施形態のブロック・ダイアグラムである。一実施形態において、図１の各デジタル・ダウン・コンバータ１１５−１〜１１５−Ｒは、図３のデジタル・ダウン・コンバータ３００に関して示し述べるように構成される。
【００２４】
デジタル・ダウン・コンバータ３００は、入力端３０１において入力信号を受け取る。ＤＯＣＳＩＳ標準、欧州ＤＯＣＳＩＳ標準、及びケーブル・ネットワークを介してデータを提供するのに適したその他の標準を含む、ただしそれらに限定されない、多数の標準に準拠する信号を入力端３０１で受け取るべく、デジタル・ダウン・コンバータ３００を設計するのが有利である。最初のダウン・コンバージョンは、ミキサ３０２及び数値制御発振器３０４を含むミキサ回路を用いて実行される。ミキサ３０２は、入力信号を数値制御発振器３０４の出力とミキシングし、受け取った入力信号からダウン・コンバートされた信号を生成する。
【００２５】
更に、デジタル・ダウン・コンバータ３００は、ダウン・コンバートされた信号を選択的にデシメートするデシメーション回路３１５を含む。デシメーション回路３１５は、更に信号を処理するために用いられる回路の負荷及び電力消費を低減すべく、入力信号のサンプル・レートを減少させる。ダウン・コンバートされた信号をデシメートするのに用いられるデシメーション・ファクターは、入力信号の特徴に基づいている。一実施形態において、デシメーション・ファクターは、入力信号のデータを伝送するために用いられる周波数帯に基づいている。デシメーション・ファクターを選択するこの機能があるからこそ、多数の異なる標準のいずれにも準拠する信号に対してデジタル・ダウン・コンバータ３００を用いることができるのである。
【００２６】
デシメーション回路３１５は、更なる処理のために入力信号を下処理する。信号調整回路３１８は、更なる処理を提供すべくデシメーション回路３１５に接続されている。一実施形態において、信号調整回路３１８は、低域通過フィルタである。別の実施形態において、信号調整回路３１８は、有限インパルス応答低域通過フィルタである。別の実施形態において、信号調整回路３１８は、デシメーション回路３１５からの信号を調整するためのあらゆるその他の適切な回路である。
【００２７】
一実施形態において、デシメーション回路３１５は、二つの主要コンポーネントを用いて入力信号の選択的デシメーションを実行する。これらのコンポーネントは、バイパス可能な固定デシメータ３０８及び可変デシメータ３１０を含む。一実施形態において、バイパス可能な固定デシメータ３０８は、２：１デシメータであり、可変デシメータ３１０は、４：１デシメータ又は５：１デシメータの間で可変である。入力信号の単位秒あたりのサンプル数と信号調整回路３１８に対する単位秒あたりの所望のサンプル数の比率に基づいて、バイパス可能な固定デシメータ３０８及び可変デシメータ３１０に対するデシメーション・ファクターを選択する。例えば、入力信号がＤＯＣＳＩＳ準拠システムからのものである場合、入力信号は典型的には、１００メガサンプル／秒のオーダーにある。一実施形態において、信号調整回路３１８に与えられる信号は、２０メガサンプル／秒のオーダーにあるのが望ましい。従って、この場合は、バイパス可能な固定デシメータ３０８は、バイパスされ、可変デシメータは、５：１のデシメーション・ファクターに設定される。欧州ＤＯＣＳＩＳの場合、入力信号は典型的には、２００メガサンプル／秒を含む。従って、信号調整回路３１８に２０メガサンプル／秒を与えるために、デシメーション回路３１５は１０：１のデシメーション・ファクターを与える。これは、バイパス可能な固定デシメーション回路３０８をバイパスせず、可変デシメータ３１０に対して５：１のデシメーション・ファクターを与えることにより、実現される。
【００２８】
信号調整回路３１８は、インターポレータ３２０に接続される。インターポレータ３２０は、調整された信号のサンプル数を増加させる。一実施形態において、インターポレータ３２０は、２：１インターポレータであり、調整された信号のサンプル数をファクター２だけ増加させる。
【００２９】
制御回路３２５は、デジタル・ダウン・コンバータ３００の様々な面の動作を制御する。ＮＣＯ３０４は、制御回路３２５からの制御信号に基づいてチャンネルが入力信号から捕捉される搬送波周波数を選択する。搬送波周波数は、所望の上り信号を取り込み、それをベースバンドに落とし込むべく、入力信号とミキシングされる。一実施形態において、ベースバンドは、０ＭＨｚである。更に、システム３００は、ＮＣＯ３０４及びデシメーション回路３１５に接続された制御回路３２５を含む。
【００３０】
一実施形態において、１００メガサンプル／秒で受け取ったＤＯＣＳＩＳ入力信号に関する動作に対して、固定デシメータ３０８は、制御回路３２５から受け取った制御信号に基づいて選択的にバイパスされる。次いで、入力信号は、２０メガサンプル／秒にデシメートされた信号を得るために可変デシメータ３１０において５：１だけデシメートされる。この実施形態において、２０メガサンプル／秒の信号は、３．２ＭＨｚ以上の全てを遮断する低域通過フィルタ（信号調整回路３１８）によってフィルタされる。一旦、信号があらゆる望ましくない信号又は信号コンポーネントを有しないようにフィルタされると、フィルタされた信号は、インターポレータ３２０によってインターポレートされる。
【００３１】
別の実施形態において、入力信号は、１６０メガサンプル／秒で受け取られ、デシメータ３０８が選択され、信号を８０メガサンプル／秒に落とし込む。可変デシメータ３１０は、この信号を受け取り、４：１デシメーション用に選択されて信号を２０メガサンプル／秒にデシメートする。一実施形態において、選択可能な２：１固定デシメータ３０８と４：１又は５：１可変デシメータ３１０との組む合わせにより、１００、１６０、又は２００メガサンプル／秒の入力サンプル・レートが可能となる。１６０メガサンプル／秒の信号を用いると、デジタル・ダウン・コンバータ３００の電力消費が低減し、それでも５〜６５ＭＨｚの欧州ＤＯＣＳＩＳの全上り帯域を捕らえるほど十分高い周波数にある。
【００３２】
動作中、デジタル・ダウン・コンバータ３００は、入力信号を受け取り、ミキサ３０２によってこの信号をＮＣＯ３０４の信号とミキシングし、その結果、デジタル的にダウン・コンバートされた信号となる。ミキサ３０２及びＮＣＯ３０４はミキサ回路を含む。このデジタル的にダウン・コンバートされた信号は、デシメーション回路３１５が受け取る。デシメーション回路３１５は、制御回路３２５から受け取った制御信号に基づいてミキサ３０２の出力信号をデシメートする。受け取る制御信号は、入力信号の周波数に基づいている。デシメーション回路３１５の出力は、信号調整回路３１８でフィルタされインターポレータ３２０でインターポレートされる。インターポレータ３２０の出力は、フリップ・フロップ１３０及び１３２の一つを介して図１の受信機１５０−１〜１５０−Ｒの一つ等のような受信機に選択的に送信されるデータ・ストリームである。
【図面の簡単な説明】
【００３３】
【図１】本発明の教示によるクロックの差を補償する回路を含む通信システムの実施形態のブロック・ダイアグラムである。
【図２】本発明の教示によるクロック信号の差を補償する方法の一実施形態のフロー・チャートである。
【図３】本発明の教示によるデジタル・ダウン・コンバータの一実施形態のブロック・ダイアグラムである。
【図１】
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【図２】
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【図３】
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【国際公開パンフレット】
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【国際調査報告】
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