(57)【要約】本発明は高性能プロセッサのみならず高周波数動作プロセッサを作り出す完全同期方式スーパーパイプライン型ＶＬＩＷプロセッサを作製する方法に関する。ＶＬＩＷの動作ユニットを二つのサブセットに分割することが提案される。第１のサブセットユニットはループ内に単一のレジスタ遅延だけを含む基本ループを実行するが、第１のユニットの周りに接続された他のユニットはループ内に従来型の遅延を有する。
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【特許請求の範囲】
【請求項１】
高速機能ユニット（ＦＵ）クラスタと、
標準ＦＵクラスタと、
レジスタファイル出力を備えたレジスタファイルと、
前記レジスタファイル出力に接続された第１のクロスバー入力、高速ＦＵクラスタ出力に接続された第２のクロスバー入力、標準ＦＵクラスタ出力に接続された第３のクロスバー入力、第１の高速ＦＵマルチプレクサ（高速マルチプレクサ）入力に接続された第１のクロスバー出力、および、第１の標準ＦＵマルチプレクサ（標準マルチプレクサ）入力に接続された第２のクロスバー出力を備えたクロスバースイッチと、
を具備し、
前記高速ＦＵクラスタが、
高速ＦＵクラスタ入力および前記高速ＦＵクラスタ出力と、
高速ＦＵ入力および高速ＦＵ出力を備えた高速ＦＵと、
前記第１の高速マルチプレクサ入力、前記高速ＦＵクラスタ出力に接続された第２の高速マルチプレクサ入力、および、高速ステージＦＵ入力に接続された第１の高速マルチプレクサ出力を備えた高速マルチプレクサと、
を含み、
前記標準ＦＵクラスタが、
標準ＦＵクラスタ入力および前記標準ＦＵクラスタ出力と、
標準ＦＵ入力および標準ＦＵ出力を備えた標準ＦＵと、
前記第２のクロスバー出力に接続された前記第１の標準マルチプレクサ入力、前記高速ＦＵ出力に接続された第２の標準マルチプレクサ入力、および、前記標準ＦＵ入力に接続された標準マルチプレクサ出力を備えた標準マルチプレクサと、
を含み、
前記高速ＦＵ出力と前記高速ＦＵ入力との間の第１の信号パスが１台のレジスタを含み、
前記標準ＦＵ出力と前記標準ＦＵ入力との間の第２の信号パスが２台のラッチレジスタを含み、
前記高速ＦＵ出力と前記標準ＦＵ入力との間の第３の信号パスが１台のラッチレジスタを含む、
ＶＬＩＷプロセッサ。
【請求項２】
ｎが１よりも大きく、ｎ命令発行スロット型のＶＬＩＷプロセッサを具備する、請求項１に記載のＶＬＩＷプロセッサ。
【請求項３】
少なくとも１台の高速ＦＵの台数と少なくとも１台の標準ＦＵの台数の合計がｎ以上である、請求項２に記載のＶＬＩＷプロセッサ。
【請求項４】
前記高速ＦＵが比較的簡単な演算と頻繁に使用される演算のうちの一方を含む、請求項１に記載のＶＬＩＷプロセッサ。
【請求項５】
前記簡単な演算が加算と減算のうちの一方を含む、請求項４に記載のＶＬＩＷプロセッサ。
【請求項６】
前記簡単な演算がロードとストアのうちの一方を含む、請求項４に記載のＶＬＩＷプロセッサ。
【請求項７】
前記標準ＦＵが比較的複雑な演算とあまり頻繁に使用されない演算のうちの一方を含む、請求項１に記載のＶＬＩＷプロセッサ。
【請求項８】
前記複雑な演算が乗算と除算のうちの一方を含む、請求項７に記載のＶＬＩＷプロセッサ。
【請求項９】
標準ＦＵが高速ＦＵよりも少なくとも１段多いラッチステージを含む、請求項１に記載のＶＬＩＷプロセッサ。
【請求項１０】
高速バイパスループ遅延が前記高速ＦＵと前記標準ＦＵとの間のバイパスループ遅延よりも実質的に小さい、請求項１に記載のＶＬＩＷプロセッサ。
【請求項１１】
高速ＦＵ入力および高速ＦＵ出力を備えた高速機能ユニット（ＦＵ）と、
標準ＦＵ入力および標準ＦＵ出力を備えた標準ＦＵと、
を具備し、
前記高速ＦＵ出力と前記高速ＦＵ入力との間の第１の信号パスが１台のラッチレジスタを含み、
前記標準ＦＵ出力と前記標準ＦＵ入力との間の第２の信号パスが２台のラッチレジスタを含み、
前記高速ＦＵ出力と前記標準ＦＵ入力との間の第３の信号パスが１台のラッチレジスタを含む、
ＶＬＩＷプロセッサ。
【請求項１２】
ｎが１よりも大きく、ｎ命令発行スロット型のＶＬＩＷプロセッサを具備する、請求項１１に記載のＶＬＩＷプロセッサ。
【請求項１３】
少なくとも１台の高速ＦＵの台数と少なくとも１台の標準ＦＵの台数の合計がｎ以上である、請求項１２に記載のＶＬＩＷプロセッサ。
【請求項１４】
前記高速ＦＵが比較的簡単な演算と頻繁に使用される演算のうちの一方を含む、請求項１１に記載のＶＬＩＷプロセッサ。
【請求項１５】
前記簡単な演算が加算と減算のうちの一方を含む、請求項１４に記載のＶＬＩＷプロセッサ。
【請求項１６】
前記簡単な演算がロードとストアのうちの一方を含む、請求項１４に記載のＶＬＩＷプロセッサ。
【請求項１７】
前記標準ＦＵが比較的複雑な演算とあまり頻繁に使用されない演算のうちの一方を含む、請求項１１に記載のＶＬＩＷプロセッサ。
【請求項１８】
前記複雑な演算が乗算と除算のうちの一方を含む、請求項１７に記載のＶＬＩＷプロセッサ。
【請求項１９】
標準ＦＵが高速ＦＵよりも少なくとも１段多いラッチステージを含む、請求項１１に記載のＶＬＩＷプロセッサ。
【請求項２０】
高速バイパスループ遅延が標準バイパスループ遅延よりも実質的に小さい、請求項１１に記載のＶＬＩＷプロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高性能プロセッサのみならず高周波数動作プロセッサを作り出す完全同期方式スーパーパイプライン型ＶＬＩＷ（超長命令語）プロセッサを作製する方法に関する。
【背景技術】
【０００２】
ＶＬＩＷ中央処理装置（ＣＰＵ）は、特に、単一の信号処理および他の並列化可能な計算に関して、シリコン面積当たりの性能が他のＣＰＵアーキテクチャよりも非常に優れている周知のＣＰＵアーキテクチャである。ＶＬＩＷ  ＣＰＵ設計の詳細に関しては、Ｊｏｈｎ  Ｌ．  Ｈｅｎｎｅｓｓｙ，  Ｄａｖｉｄ  Ａ．  Ｐａｔｔｅｒｓｏｎ，  Ｄａｖｉｄ  Ｇｌｏｄｂｅｒｇ著、「Ｃｏｍｐｕｔｅｒ  Ａｒｃｈｉｔｅｃｔｕｒｅ：  Ａ  Ｑｕａｎｔｉｔａｔｉｖｅ  Ａｐｐｒｏａｃｈ」、  第３版、  Ｍｏｒｇａｎ  Ｋａｕｆｍａｎｎ  Ｐｕｂｌｉｓｈｅｒｓ、２００２年５月１５日発行、  ＩＳＢＮ：１５５８６０５９６７を参照のこと。
【０００３】
ＶＬＩＷ  ＣＰＵは、典型的に、同一テクノロジーおよび同一設計スタイルのＲＩＳＣ型プロセッサよりも僅かに遅いがそれに近いクロック速度を達成する。たとえば、１２μ  ＣＭＯＳテクノロジーにおいて、完全同期方式ＡＲＭ系およびＭＩＰＳ系のＲＩＳＣ型ＣＰＵは２５０−３５０ＭＨｚの最悪状態クロック速度を達成し、一方、フィリップス社製ＴｒｉＭｅｄｉａ  ＴＭ３２６０のＣＰＵコアのような完全同期方式ＶＬＩＷ  ＣＰＵは２４０ＭＨｚのクロック速度を達成する。ＶＬＩＷ  ＣＰＵのクロック速度はＲＩＳＣ型ＣＰＵのクロック速度よりも多少低いが、ＶＬＩＷ  ＣＰＵはより多数の演算を並列に実行するので、並列化可能なアプリケーションにおいて実質的により高い性能を有する。
【０００４】
ＶＬＩＷ  ＣＰＵのクロック速度は複数の問題点によって制限され、特に、
１．内部スタティックＲＡＭメモリの速度
２．機能ユニット内で基本算術演算を実行する固有の論理ゲートの深さ
３．基本的な、いわゆる、ＶＬＩＷ  ＣＰＵバイパスループ
によって制限される。
【０００５】
ＶＬＩＷ  ＣＰＵバイパスループは、ＶＬＩＷ  ＣＰＵの機能ユニットの出力から同一または別のＶＬＩＷ  ＣＰＵの機能ユニットの入力へ戻る信号が流れるパスを具備する。このパスはバイパスネットワークを含む（典型的に完全クロスバースイッチとして実施される）。
【０００６】
スーパーパイプライン方式は、後述するように上記の問題点１および２を取り扱うことができる。問題点３のＶＬＩＷ  ＣＰＵバイパスループは、基本的な問題点である。バイパスループはＲＩＳＣ型ＣＰＵにも存在するが、ＲＩＳＣ型ＣＰＵのバイパスループはＶＬＩＷ  ＣＰＵの場合よりも少数のソース（入力数）およびディスティネーション（出力数）を具備するので、ＲＩＳＣ型ＣＰＵはＶＬＩＷ  ＣＰＵよりも多少高速にそのクロックを動かすことが可能である。
【０００７】
図１は簡単なパイプライン方式ＶＬＩＷプロセッサ１００例のデータパスを表し、ＶＬＩＷプロセッサ１００は、レジスタファイル１１４、バイパスネットワーク１２０、単一サイクル機能ユニット（ＦＵ）１０２および２サイクルＦＵ１０４を具備する（各クロックサイクルにおいて、データパスは、機能ユニットのそれぞれについて１個ずつの５個以下の計算を始めることが可能であり、データは最初にレジスタ１０６へクロックされる（レジスタはパイプラインレジスタとも称される））。データは、クロックされた後、ＦＵ入力１２２として機能ユニット（ＦＵ）へ入り、ＦＵ出力１１８として機能ユニットから出る。バイパスネットワーク１２０から発せられ、単一サイクルの機能ユニット（ＦＵ）１０２へ入るデータは、単一のレジスタ１０６と単一ステージの機能ユニット（ＦＵ）１０８を通る。バイパスネットワーク１２０から発せられ、２サイクルＦＵ１０４へ入るデータは、レジスタ１０６およびレジスタ１０７の２台のレジスタと、ステージ１１１およびステージ１１２を通る。各計算の引数は、レジスタ出力１１６として中央レジスタファイル１１４から与えられてもよく、或いは、前のサイクルに終了した計算の結果、すなわち、ＦＵ出力１１８から与えられてもよい。
【０００８】
バイパスループ速度制限は以下のように理解することができる。
【０００９】
・クロックサイクルｉにおいて機能ユニットｍの最終ステージで生成された結果は、クロックサイクルｉ＋１における機能ユニットｎの左または右引数として必要であり得る。
・したがって、すべてのＦＵ出力１１８から機能ユニットＦＵの入力のそれぞれであるＦＵ入力１２２への接続が必要であり、この接続は（１クロック周期よりも長く遅延しないように）たかだか１台のパイプラインレジスタと交差する。
・この基本ループが動作する速度は、テクノロジーによって決まり、特に、総配線長、および、各機能ユニットの入力パイプラインレジスタ上のマルチプレクサへの入力の数によって決まる（図１のバイパスネットワーク１２０は、各機能ユニット入力に対して１台のマルチプレクサを具備し、そのマルチプレクサの入力として１個のレジスタファイル出力および全機能ユニット出力を備える）。
・配線長は機能ユニットの数と共に増加し、マルチプレクサの入力の数も同じように増加する。
【００１０】
ＶＬＩＷ  ＣＰＵのデータパスは多様な変形が可能であることに注意すべきであり、たとえば、参照によって本明細書に組み込まれる米国特許第６，１２２，７２２号（出願日：１９９９年３月１７日、出願番号：第０９／２７１，２０２号、発明人：Ｇｅｒｒｉｔ  Ｓｌａｖｅｎｂｕｒｇ）は、性能を著しく低下させることなく、中央レジスタファイルの読み出しポートおよび書き込みポートの数と、ライトバックバスの数を削減する方法を教示する。別のＶＬＩＷ  ＣＰＵマシンは、ＶＬＩＷ  ＣＰＵを、プライベート中央レジスタファイルを備えた整数計算のためのデータパスと、プライベート中央レジスタファイルを備えた浮動小数点計算のためのデータパスの二つの部分に分割し、二つの部分は少数の通信バスによって相互接続され、この通信バスは、浮動小数点計算で使用するための整数結果を転送し、その逆もまた同様である。また、パイプラインレジスタステージは機能ユニットの入力に設置するのではなく、機能ユニットの出力、および／または、その他の場所に設置することも可能である。そのような変形型は、実質的に同様の単一サイクルのバイパスループ信号遅延を生じ、基本的な速度制限を伴う。
【００１１】
ＣＰＵにプロセッサ命令をより高速に実行させるための周知の技術は、スーパーパイプライン化と呼ばれる技術である。図２ａは典型的なＣＰＵ内のパイプライン型論理ステージにおける入力から出力へのデータフローを表す。データはレジスタ２０６内でクロックされ、ゲート深さＰの組み合わせ論理回路２０８で処理され、次に、別のレジスタ２０６でクロックされる。図２ｂは典型的なＣＰＵ内のスーパーパイプライン型論理ステージにおける入力から出力へのデータフローを表す。データはレジスタ２０６内でクロックされ、ゲート深さＰ／２の組み合わせ論理回路２１１で処理され、次に、レジスタ２０６でクロックされ、ゲート深さＰ／２の組み合わせ論理回路２１２で処理され、最終的に、レジスタ２０６内でもう一度クロックされる。図３ａは典型的なＣＰＵ内のパイプライン型メモリステージを表し、図３ｂは典型的なＣＰＵ内のスーパーパイプライン型メモリステージを表す。論理ステージは、組み合わせ論理回路の中央に付加的なパイプラインレジスタを挿入することにより２倍にスーパーパイプライン化され、これにより、クロック間のゲート深さが２分の１に縮小される。これは、２に近い倍率でクロックの高速化を可能にさせるが、各出力値のためにさらに１クロックサイクルの遅延を要する。クロック高速化は、パイプラインレジスタによるクロック・スキュー、設定時間、および、遅延時間が原因となって、２倍よりも僅かに低い点に注意すべきである。ＣＰＵ内のメモリステージは、図３ｂに示されるように、交互のサイクルでメモリの二つのコピー（第１のメモリコピー３４４および第２のメモリコピー３４６）を使用することにより、２倍でスーパーパイプライン化することができる。図３ｂは、偶数サイクルクロックアドレスレジスタ３５８、奇数サイクルクロックアドレスレジスタ３６０、奇数／偶数メモリ出力セレクタ３４０およびレジスタ３５６をさらに具備する。両方のメモリコピー３４４および３４６は同じ内容をもつことが必要であり、そのため、両方のメモリに同じデータを与えなければならない書き込み中に、ストールサイクルを含む可能性がある特殊な働きを挿入することが必要である。
【００１２】
２倍を上回る倍率でスーパーパイプライン化することが可能であるが、倍率が大きくなると、付加されたパイプラインレジスタのそれぞれのクロック・スキュー、設定時間および遅延時間が原因となって、効率が低下する。０．１２μのＣＭＯＳテクノロジーの場合、２倍のスーパーパイプライン化によって約１．８倍のクロック高速化が達成される。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
バイパスループを取り扱わないＶＬＩＷ  ＣＰＵのスーパーパイプライン化は、通常、動作の周波数を高速化しないが、その理由は、バイパスループが、バランスのとれたＶＬＩＷ  ＣＰＵ設計に対する制限要因であるか、または、制限要因に近いからである。たとえば、付加的なパイプラインステージをバイパスループに挿入することによって、バイパスループ自体がスーパーパイプライン化されるならば、ＶＬＩＷ  ＣＰＵは１．８倍のクロック速度で効率的に動くが、すべてが２倍多いクロックを要するので、あらゆる計算のためのクロックサイクルにおけるクリティカルパスは２倍になり、実際的な高速化が生じない。単位時間当たりに発行される演算が増加するので、ある程度の高速化は実現可能であるが、計算のクリティカルパスによって拘束されていたプログラムの場合、すなわち、当初のＶＬＩＷ  ＣＰＵにおいて機能ユニットの不足がない場合には、全体的な速度の優位性は達成されないことに注意すべきである。
【課題を解決するための手段】
【００１４】
スーパーパイプライン型ＶＬＩＷ  ＣＰＵの新しい設計および設計方法が提案される。ＶＬＩＷ  ＣＰＵをスーパーパイプライン化する新しい方法は、プログラムのベンチマークセットを分析することに基づいている。あらゆる演算レイテンシが（設計全体をスーパーパイプライン化するため）２重にされ、演算のサブセットは、
・サブセットの任意の演算が最小限の論理ゲート深さで実行可能であり、
・サブセットの演算を（１サイクルの基本サイクルで）実行するときに、クロックサイクル数に関して、少なくとも当初のベンチマーク実行時間に近い結果が得られる、
ように選択される。
【００１５】
さらなる効果および新しい特徴は以下の説明中に示され、ある程度は以下の事項の検査の結果として当業者に明らかになるか、または、本発明の実施によって分かるであろう。
【発明を実施するための最良の形態】
【００１６】
本発明は、例を用いて、添付図面を参照して詳細に説明される。
【００１７】
図４は、本発明による新しいスーパーパイプライン型ＶＬＩＷ  ＣＰＵ４００の一例の設計の概略図である（ＣＰＵはプロセッサとも称される）。新しいスーパーパイプライン型ＶＬＩＷ  ＣＰＵ４００は、レジスタファイル４１４、バイパスネットワーク４２０、高速機能ユニット（ＦＵ）クラスタ４３０および標準ＦＵクラスタ４４０を具備する。高速ＦＵクラスタ４３０は、ループ内に単一のレジスタ遅延だけを含む基本ループにおいて、選択された演算サブセットを実施する少数の機能ユニット（ＦＵ）を具備する。任意の他の機能ユニットまたはそれらのクラスタは、その中の標準ＦＵクラスタ４４０がＶＬＩＷ  ＣＰＵ４００内に図示され、この基本コアの周りに接続されるが、複数のクロックサイクルを必要とする基本ループの一部である。高速ＦＵクラスタ４３０は、外見上、高速ＦＵ４６０の３台の同一のコピーの周りに回路および配線がある。しかし、実際のＶＬＩＷ  ＣＰＵ設計では、高速ＦＵの台数は変わり、高速ＦＵの周りの配線およびレジスタと、各高速ＦＵ４６０は同一の設計でも異なる設計でもよい。バイパスネットワーク４２０から高速ＦＵクラスタ４３０へ流れるデータは、高速セレクタ４０３（高速マルチプレクサとも称される）、レジスタ４０６ａ、および、高速ＦＵ４６０を通る。データは高速ＦＵ入力４２２で高速ＦＵ４６０へ入り、高速ＦＵ出力４２４で高速ＦＵ４６０から出る。この段階で、データは高速セレクタ４０３並びにレジスタ４０６ｂへ流れ、レジスタ４０６ｂの出力は標準ＦＵクラスタ４４０への経路に向けられる。バイパスネットワーク４２０から標準ＦＵクラスタ４４０へ流れるデータは、レジスタ４０６ｃ、標準セレクタ４０５（標準マルチプレクサとも称される）、および、標準ＦＵ４７０を通る。データは標準ＦＵ入力４２６で標準ＦＵ４７０へ入り、第１の標準ＦＵステージ４１１、レジスタ４０６ｄおよび第２の標準ＦＵステージ４１２を通り、高速ＦＵ標準４２８で標準ＦＵ４７０から出る。この段階で、データはレジスタ４０６ｅへ流れ、レジスタ４０６ｅの出力はバイパスネットワーク４２０への経路に向けられる。
【００１８】
図４の高速ＦＵクラスタ４３０内の基本ループ信号パスは、高速ＦＵ４６０、４入力高速マルチプレクサ４０３（高速セレクタとも称される）、および、遅延レジスタ４０６ａを具備し、遅延レジスタ４０６ａは高速ＦＵ４６０のそれぞれの各入力の前に置かれる。この基本ループは比較的短い配線だけを有し、その信号パスは少数のファンアウトしかなく、基本ループが高速で動くことを可能にさせる。典型的に第１の標準ＦＵステージ４１１内の組み合わせ論理回路は深さがなく、空の場合さえある。（高速ＦＵ４６０に接続された）レジスタ４０６ｂから標準セレクタ４０５までの実質的な配線長が原因となる遅延は、標準ＦＵステージ４１１の組み合わせ論理回路が原因となる許容可能な遅延をさらに制限する。高速ＦＵのクラスタ内（または、標準ＦＵのクラスタ内）の配線は典型的にかなり短い。しかし、高速ＦＵのクラスタと標準ＦＵのクラスタとの間の配線は典型的にかなり長い。これに加えて、高速ＦＵのクラスタと標準ＦＵのクラスタとの間の配線は、典型的にファンアウトの数が多い（図４には２台の標準ＦＵしか表されていないが、標準ＦＵの台数はかなりの数になり、たとえば、２０台になり得る）。比較的長い配線と多数のファンアウトが原因となって、これらの配線による信号遅延は典型的にかなり大きい。したがって、高速ＦＵのクラスタ内のバイパスループ遅延は、高速クラスタからバイパスを経由して標準ＦＵまでの遅延よりも実質的に小さい。
【００１９】
その他の変形型がテクノロジーパラメータに応じて実現可能である。０．１２μ  ＣＭＯＳテクノロジーにおける基本ループ実施のための最良の実施方法は図４に示されている。図５は、高速セレクタ４０３がレジスタ４０６の後に置かれたＶＬＩＷ  ＣＰＵの本発明による別の実施形態を表す。図５は、（４対１のセレクタとして図示されている）高速セレクタ４０３はレジスタ４０６ａの後に置く方が適切である他の特性を用いたテクノロジーを例示する。高速コア内には、３台よりも多数若しくは少数の高速機能ユニットを設けることも可能である（機能ユニットはＡＬＵと呼ばれ、その出力にクロックレジスタを含む場合がある。）。典型的に、標準機能ユニットの台数は高速機能ユニットの台数よりも遙かに多い。
【００２０】
最良の実施方法の一実施例を次に説明する。この実施例は、フィリップス社製ＰＮＸ１３００の演算セットおよび機能ユニット配置を備えた５命令ＶＬＩＷプロセッサに新しいスーパーパイプライン化方法を適用することによって説明される。
【００２１】
（５命令発行ＶＬＩＷプロセッサとその演算の詳細な説明に関しては、参照によって本明細書に組み込まれる「ＴｒｉＭｅｄｉａ  ＴＭ−１３００  ｍｅｄｉａ  ｐｒｏｃｅｓｓｏｒ  ｄａｔａ−ｂｏｏｋ」、フィリップスセミコンダクターズを参照のこと）。
【表１】
2005539333.tif 000003
【００２２】
従来技術のＶＬＩＷプロセッサにおいて、以下の演算は１サイクル長のバイパスループに入る。
【００２３】
CONST: imm, uimm
ALU: iadd isub igtr igeq ieql ineq ileqi igtri igeqi ilesi ieqli ineqi ugtr ugeq uleqi ugtri ugeqi ulesi     ueqli uneqi bitand bitor bitxor bitandinv bitinv h_iabs sex16 iaddi isubi carry izero inonzero packbytes mergemsb mergelsb pack16msb pack16lsb ubytesel ibytesel 
SHIFTER: asli roli asri lsri asl rol asr lsr dualasr mergedual16lsb funshift1 funshift2 funshift3
本発明において、以下の演算のサブセット：imm, uimm, iadd, isub, iaddi, isubi, bitor, bitand, bitxor, bitandinv, bitinvが性能分析および論理回路の簡単さに基づいて選択された。たとえば、比較的簡単な演算および頻繁に使用される演算は、加算、減算および簡単なビット演算などのように常用されるような演算のサブセットに分類される。
【００２４】
本発明のスーパーパイプライン型ＶＬＩＷは、１サイクルのバイパスループを備えた高速ユニットコアを含む。試験が行われた好ましい一実施例では、高速ユニットコアは、（図４に示されているように）選択された演算のサブセットだけを実施するＡＬＵ１機能ユニットの３台のコピーを具備するが、この実施例に限定されない。その他のＡＬＵ演算は、バイパスループのため２サイクルを必要とする新しいＡＬＵ機能ユニットの３台のコピーで実行される（２倍のスーパーパイプライン型）。図４には、バイパスループのための２サイクルを必要とする２台のＡＬＵ機能ユニットが示されている。同様に、すべての他のユニットは、当初のレイテンシの２倍（または２倍に近い）レイテンシを有する。たとえば、比較的複雑な演算およびあまり頻繁に使用されない演算は、典型的に、乗算、除算および複雑な数学演算などのような演算のサブセットに分類される。
【表２】
2005539333.tif 000004
【００２５】
従来技術のＰＮＸ１３００と本発明のスーパーパイプライン型ＶＬＩＷ  ＣＰＵの実行時間性能データを次に示す（実行時間サイクル数で表現）。
【表３】
2005539333.tif 000005
【００２６】
従来技術のＰＮＸ１３００と本発明の１．８倍クロックのスーパーパイプライン型ＶＬＩＷ  ＣＰＵの実行時間性能データを次に示す（実行時間ミリ秒で表現）。
【表４】
2005539333.tif 000006
【００２７】
事実上、スーパーパイプライン型ＶＬＩＷ  ＣＰＵの新しい設計および方法は、本発明の時点で、同じテクノロジーおよび設計方法に対して１．８倍のクロック高速化と、最大で１．７３倍のアプリケーション高速化を達成した。本発明は、より多くの最適化が実行されたとき、および／または、アプリケーションがリコンパイルされた後などには、より高い効率で高速化を達成する。
【００２８】
以上の説明は本発明の原理の例示に過ぎない。したがって、当業者が、本明細書中で明示的に記載または明らかにされていなくても、本発明の原理を具現化し、よって、本発明の精神および範囲に含まれる様々な配置を創出し得ることが理解されるであろう。たとえば、本明細書中に明示されていないとしても、一方の要素から別の要素への接続パスはレジスタを含むことも含まないこともある。また、図４および５に示されたような機能ユニットはすべてが異なる複雑さでもよく、高速機能ユニットと標準機能ユニットの台数は様々である。上記の、および、その他のシステム構成並びに最適化の特長は、本明細書の開示内容に照らして当業者にとって明白であり、請求項に記載された事項の範囲に含まれる。
【図面の簡単な説明】
【００２９】
【図１】典型的な従来技術のＶＬＩＷプロセッサの一例の概略図である。
【図２ａ】典型的な従来技術のパイプライン型論理ステージの概略図である。
【図２ｂ】典型的な従来技術のスーパーパイプライン型論理ステージの概略図である。
【図３ａ】典型的な従来技術のパイプライン型メモリステージの概略図である。
【図３ｂ】典型的な従来技術のスーパーパイプライン型メモリステージの概略図である。
【図４】新しいスーパーパイプライン型ＶＬＩＷ  ＣＰＵの概略図である。
【図５】別の新しいスーパーパイプライン型ＶＬＩＷ  ＣＰＵの概略図である。
【図１】
2005539333.tif 000007
【図２ａ】
2005539333.tif 000008
【図２ｂ】
2005539333.tif 000009
【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
2005539333.tif 000013
【国際調査報告】
2005539333.tif 000014
2005539333.tif 000015
2005539333.tif 000016