(57)【要約】第１の導電型を有し且つ表面（３）を有する半導体本体（２）を備えているイメージセンサ（１）であって、上記表面に多数のセル（４）が配設され、各セルは感光素子（５）及びリセットトランジスタ（６）を備え、リセットトランジスタは、ソース領域（７）、ドレイン領域（８）及びゲート領域（９）を備え、ソース領域（７）及びドレイン領域（８）は、第１の導電型とは逆の第２の導電型を有し、リセットトランジスタ（６）のソース領域（７）は、感光素子（５）に電気的に接続されている。上記表面（３）から半導体本体（２）内部に延在し、少なくとも部分的にゲート領域（９）の下に延在し、第１の導電型を有するウェル領域（１０）が存在する。ソース領域（７）は、実質的に少なくとも感光素子（５）のドープ領域（１１）内に延在し、ドープ領域（１１）は、第２の導電型を有する。ソース・ウェル間接合領域の減少は、白色画素の個数と固定パターンノイズとを低減した。イメージセンサの製造方法においては、ウェル領域（１０）は部分的にゲート領域（９）の下に位置させられるので、高濃度ドープソース領域（７）とウェル領域（１０）との間に間隙（１３）が存在する。当該間隙（１３）は、ソース・ウェル間接合の間の空乏層の幅を増加させ、その結果として、トンネル電流が、リーク電流の大半を占めることはなくなり、関連する白色画素の個数及び固定パターンノイズが低減される。
2005537654.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型を有し且つ表面を有する半導体本体を備え、前記表面に多数のセルが配設され、前記各セルは感光素子及びリセットトランジスタを備え、前記リセットトランジスタは、ソース領域、ドレイン領域及びゲート領域を備え、前記ソース領域及び前記ドレイン領域は、前記第１の導電型とは逆の第２の導電型を有し、前記リセットトランジスタの前記ソース領域は、前記感光素子に電気的に接続されているイメージセンサであって、
前記表面から前記半導体本体内部に延在し、少なくとも部分的に前記ゲート領域の下に延在し、前記第１の導電型を有するウェル領域が存在し、
前記ソース領域は、実質的に少なくとも前記感光素子のドープ領域内に延在し、
前記ドープ領域は、前記第２の導電型を有する、
ことを特徴とするイメージセンサ。
【請求項２】
前記ソース領域は、前記半導体本体によって少なくとも部分的に輪郭が決定された底部を有していることを特徴とする請求項１に記載のイメージセンサ。
【請求項３】
前記ドレイン領域は、前記ウェル領域内に延在し、前記ウェル領域と前記ソース領域との間に間隙が存在していることを特徴とする請求項１に記載のイメージセンサ。
【請求項４】
前記ゲート領域は、前記ウェル領域の側壁上に延在していることを特徴とする請求項３に記載のイメージセンサ。
【請求項５】
前記ゲートは、前記感光素子の端部に沿って位置していることを特徴とする請求項１に記載のイメージセンサ。
【請求項６】
前記リセットトランジスタの前記ソースに接続されたゲートを有するソースフォロワトランジスタが存在し、前記リセットトランジスタの前記ゲートは、前記ソースフォロワトランジスタの前記ゲートの長さよりも長い長さを有することを特徴とする請求項５に記載のイメージセンサ。
【請求項７】
請求項１乃至６のいずれか一項に記載のイメージセンサを備えていることを特徴とするカメラシステム。
【請求項８】
第１の導電型とは逆の第２の導電型を有するドーパント原子を、前記第１の導電型を有する半導体基板のある領域に導入することにより、前記半導体基板に感光素子を形成するステップと、
前記感光素子の領域上において保護マスクを使用し、その後、前記第１の導電型を有するイオンを前記半導体基板に注入することによりウェル領域を形成するステップと、
ゲート材料の層を堆積して当該層をパターニングすることにより、ゲート領域を形成するステップと、
を含み、
前記ゲート領域は、前記ウェル領域の側壁上に形成され、前記側壁は、前記感光素子の前記領域と前記ウェル領域との間に存在することを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項９】
ソース領域が、前記第２の導電型のイオンを前記ゲートに自己整合的に注入することにより形成され、前記ソース領域は、実質的に少なくとも前記感光素子の前記領域に形成されることを特徴とする請求項８に記載の方法。
【請求項１０】
前記ソース領域と前記ウェル領域との間に間隙が形成されることを特徴とする請求項８又は９に記載の方法。
【請求項１１】
フィールドアイソレーションが前記半導体基板上に形成され、前記感光素子は、前記フィールドアイソレーションを貫通して前記第２の導電型の前記イオンを注入することにより形成されることを特徴とする請求項８又は９に記載の方法。
【請求項１２】
前記感光素子は、前記フィールドアイソレーションにより形成された端部を有し、前記ゲートは、前記端部に沿って位置していることを特徴とする請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１の導電型を有し且つ表面を有する半導体本体を備え、当該表面に多数のセルが配設され、各セルは感光素子及びリセットトランジスタを備え、当該リセットトランジスタは、ソース領域、ドレイン領域及びゲート領域を備え、当該ソース領域及びドレイン領域は、上記第１の導電型とは逆の第２の導電型を有し、上記リセットトランジスタの上記ソース領域は、感光素子に電気的に接続されている、イメージセンサに関する。
【０００２】
本発明は、さらに、イメージセンサを備えたカメラシステムに関する。
【０００３】
本発明は、また、第１の導電型とは逆の第２の導電型を有するドーパント原子を、第１の導電型を有する半導体基板のある領域に導入することにより、当該半導体基板に感光素子を形成するステップと、
感光素子の領域上において保護マスクを使用し、その後、第１の導電型を有するイオンを半導体基板に注入することによりウェル領域を形成するステップと、
ゲート材料の層を堆積して当該層をパターニングすることにより、ゲート領域を形成するステップと、
を含む、ＣＭＯＳイメージセンサの製造方法に関する。
【背景技術】
【０００４】
米国特許第６，１７７，２９３号公報は、画像内の白色画素の出現を最小限に抑制するＣＭＯＳイメージセンサを形成する方法を開示する。この方法において、セルの感光領域を包囲するフィールド酸化膜は、９０度よりも大きい内角で形成され、及び／又は、連続的に湾曲する。このようにして、セルの感光領域を包囲するフィールド酸化膜内の機械的及び電気的ストレスが最小限に抑制される。製造中に過剰な機械的ストレスを受ける領域、及び、装置動作中に過剰な電気的ストレスを受ける領域は、過剰な電流リークを示す。ストレスを受けるそれらの領域の感度を低下させるため、リセットゲートは、０．２５μｍよりも大きい間隙によってアクティブ画素セルの感光領域からオフセットされる。
【０００５】
感光（例えば、フォトダイオード）領域からの過剰な電流リークは、ＣＭＯＳイメージセンサの白色画素問題の重大な原因である。
【０００６】
上述の手段にも拘わらず、非常に多数の白色画素が依然としてＣＭＯＳイメージセンサに存在する点が問題である。ディスプレイ又はモニタ上に現れる白色点欠陥又はスポットは、あらゆる場合にその近傍に一体化された電荷パケットに付加的な電荷担体を生じさせる局部的な電荷担体発生部位の結果である。
【０００７】
さらに、固定パターンノイズと称される画像内の画素間の暗電流の分散は、大きな問題である。暗電流発生は、セルとセルとの間で殆ど一様ではない。暗電流の発生中心は、半導体の全体に渡って統計的に分布する。これは必ずしも総てのセルが同数の発生中心を有するわけではないことを意味する。これに対して、各中心の発生速度もまた、型と型との間で変化し得る。それらの総ての変化は、暗電流をもはや一様ではなくする。一様でない暗電流発生は、信号に固定パターンノイズを付加する。固定パターンノイズは、除去することが非常に困難である。その除去が可能になるのは、その一様でない偽信号の分布が既知である場合に限られる。
【特許文献１】米国特許第６，１７７，２９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、白色画素の個数が低減され、固定パターンノイズが低減された上述のタイプのイメージセンサを提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明に係るイメージセンサは、表面から半導体本体内部に延在し、少なくとも部分的にゲート領域の下に延在し、第１の導電型を有するウェル領域が存在し、ソース領域は少なくとも実質的に感光素子のドープ領域内に延在し、ドープ領域は第２の導電型を有することを特徴とする。
【００１０】
白色画素及び固定パターンノイズ（ＦＰＮ）の重大な原因は、感光素子に接続されたＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）のソース拡散にある。本発明は、白色画素及び固定パターンノイズが主にソース・ウェル間接合によって引き起こされるという洞察に基づいている。この接合は、空乏層を通る電荷担体のトンネリングによる大リーク電流の原因となる。トンネル電流は、トラップ補助トンネル電流又は直接トンネル電流である。ソース・ウェル間接合におけるトンネリングによるリーク電流は、この接合間に印加された電圧に応じた電流の指数関数的な挙動によって、通常のＳｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ再結合とは区別される。ソース・ウェル間接合のリーク電流の指数関数的な挙動と、白色画素の個数と、固定パターンノイズとの間に相関関係が発見されている。
【００１１】
ソース領域を実質的に感光素子のドープ領域に位置させることにより、ソース・ウェル間接合領域は縮小されるので、白色画素の個数及びＦＰＮが低減される。ソース・感光素子間の接合によるリーク電流は、ソース領域及び感光素子のドープ領域が同じ導電型であるので、殆ど無視することができる。
【００１２】
好ましくは、半導体本体のドーパント原子は、ソースの下に集中する。半導体本体の比較的下方の集中は、ソースの底部との接合を形成する。空乏層の幅は広く、主に半導体本体内部に拡張する。この底部から白色画素及びＦＰＮを生じるリーク電流の寄与は無視することができる。
【００１３】
トンネル電流を著しく低減するために、ソースからある程度の間隙をおいてウェルの側壁を位置させることが非常に有利である。これはソースとウェルとの間の分離間隔が空乏層の幅を増大することから説明することができる。実際上、空乏層の幅の増加は、分離間隔におおよそ一致する。空乏層の幅が拡大するため、白色画素の個数及び固定パターンノイズが減少する。望ましくは、ドレイン側にウェルが設けられる。ウェルは、短チャネル効果、ドレイン誘導障壁低下及びパンチスルーを低減する。
【００１４】
ウェルの側壁をゲートの下側に位置させることは非常に有利である。ウェルの側面に沿って外方拡散された領域は、ウェルの中心よりもドーパント濃度が低い。この低いドーパント濃度のため、ソースとウェルとの間の空乏層の幅は拡大し、ウェル内でより大きく拡がる。電界のピークが減少すると共にウェル内の電界の勾配も減少する。ウェルのソース側におけるドーパント濃度が低くなると、閾値電圧の絶対値が大きくなる。この閾値電圧の絶対値の増加は、ゲート長を長くすることにより補償することができる。
【００１５】
従来の技術において判明したこととは反対に、ソース領域が感光素子のドープ領域の中へ完全に拡張するように、感光素子の端部に沿ってゲートを位置させることが有利である。その場合、ソース・ウェル間接合領域は最小限に抑制される。このようにすることによって、総ての電荷がソースに効率的に集められ、チャネルを形成するためにリセットトランジスタのゲートに電圧を印加することにより容易に移送される。ウェルは、感光素子の端部から外側方向へ延在し、感光素子の空乏層に寄与する。光が感光素子に当たると、電子・正孔対が発生する。空乏層内の電界のために、電子・正孔対は感光素子の空乏層内で分離される。第２の導電型である電荷担体、例えば、電子は、高濃度ドープソースの方向に加速される。リセットトランジスタが閉じられている限り、電荷はソースに集められる。ある時間、例えば１０ｍｓ経過後、電圧がゲートに印加されて、リセットトランジスタが開く。電荷は、リセットトランジスタのチャネルを通して容易に移送される。
【００１６】
２種類のセンサをＣＭＯＳテクノロジにより実現することが可能である。それらはパッシブ・ピクセル・センサ及びアクティブ・ピクセル・センサ（ＡＰＳ）である。これらの二つのタイプの間の相違点は、パッシブ・ピクセルが信号増幅を行わず、アクティブ・ピクセルが信号増幅を行うことである。パッシブ・ピクセル・センサは、光電的に発生させられた信号電荷をピクセルアレイの外部の増幅器へ伝達するトランジスタを備えたフォトダイオード（ＭＯＳ又はｐｎ接合ダイオード）にすぎない。アクティブ・ピクセルの場合、積分された電荷がソースフォロワトランジスタによって増幅され、リセットトランジスタのチャネルにより移送される。ソースフォロワトランジスタのゲートは、リセットトランジスタのソースに接続される。
【００１７】
リセットトランジスタのゲートの長さがソースフォロワのゲートの長さと同じであるとき、リセットトランジスタの閾値電圧の絶対値は、ソースフォロワトランジスタの場合よりも低下する。リセットトランジスタのウェルは、リセットトランジスタのゲートの下に僅かに部分的に存在するので、ドーパント原子はソースフォロワトランジスタのゲートよりも下方に集中する。リセットトランジスタの閾値電圧の絶対値の低下を補償するため、リセットトランジスタのゲートの長さが長くされる。従って、リセットトランジスタのゲートの長さをソースフォロワトランジスタのゲートの長さよりも長くすることが有利である。
【００１８】
アクティブ・ピクセル・イメージセンサは、例えば、デジタルスチルカメラ、ウェブカメラ、ビデオカメラレコーダ（カムコーダ）、又は、携帯電話機のような移動体アプリケーション等のカメラシステムの一部分である。
【００１９】
上記の方法のさらなる目的は、標準的なＣＭＯＳプロセス中に余分なマスク工程を用いることなく、白色画素の個数及び固定パターンノイズを低減することである。
【００２０】
この目的を達成するため、本発明に係るイメージセンサの製造方法は、ゲート領域がウェル領域の側壁上に形成され、側壁が感光素子の領域とウェル領域との間に存在することを特徴とする。
【００２１】
本発明は、さらに、感光素子を形成する第２の導電型のイオンの注入が半導体基板及び金属原子にエンド・オブ・レンジ（ｅｎｄ  ｏｆ  ｒａｎｇｅ）損傷をもたらすという洞察に基づいている。Ｆｅ、Ａｕ、Ｐｔのような金属原子は、半導体基板のバンドギャップ内のトラップである。金属原子が、感光素子を形成する注入領域とウェルとの間の空乏層に位置するならば、金属原子はトラップ補助トンネル電流の原因であり得る。電子はトラップまで通り抜け、正孔と再結合し、非常に多数の白色スポット及びより大きい固定パターンノイズを生じる。空乏層に電圧が印加されると、トラップ補助トンネル電流が増加する。
【００２２】
このトラップ補助トンネル電流を回避するため、ゲートがウェルの側壁の上に形成される。ウェルはゲート長に対してある距離だけ短縮される。これにより、感光素子の注入された領域とウェルとの間に分離間隙ができる。この分離間隙のため、空乏層は非常に大きくなるので、Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ再結合だけが生じ、トラップ補助トンネル電流は寄与しなくなる。さらに、ウェルよりも低いドーパント濃度を有する空乏層が、注入された領域と半導体基板との間に形成される。従って、リーク電流が減少し、その結果として、白色スポットの個数が低減され、固定パターンノイズが低減される。
【００２３】
好ましくは、ソース領域がゲートに自己整合的に形成され、実質的に少なくとも感光素子の注入された領域内に位置させられる。ソースは、感光素子と同じ導電型であるため、リーク電流は殆ど無視することが可能である。
【００２４】
一般に、ソース領域及びドレイン領域は、第２の導電型のイオンをゲートに自己整合的に注入することにより形成される。これは、ソースとウェルとの間に間隙があるときに非常に有利である。ソースは高濃度ドープされている。ソース・ウェル間接合はトンネル電流を生じさせる。これらのトンネル電流は、空乏層の中を通るトラップ補助トンネル電流又は直接トンネル電流である。この間隙はドーパント濃度を減少させるので、空乏層の幅を拡大する。ソースとウェルとの間の間隙は、空乏層の幅を効率的に拡大する。この間隙は、空乏の幅が動作電圧において非常に大きいためにトラップ補助トンネル電流が発生することがないように、選択すべきである。シリコンの場合、トラップ補助トンネリングは、空乏層の幅が約４０ｎｍ未満であるときに起こり得る。直接トンネリングの場合、空乏層は約２５ｎｍ未満にすべきである。
【００２５】
有利には、フィールドアイソレーションが半導体基板上に形成され、感光素子はこのフィールドアイソレーションを貫通して第２の導電型のイオンを注入することにより形成される。感光素子の表面は、シリコン基板ではなくなり、フィールドアイソレーションの底部である。フィールドアイソレーションは、ＬＯＣＯＳプロセスにより形成される酸化ケイ素でもよい。一般に半導体面の表面に存在するダングリングボンドの数が低減される。フィールド酸化膜の下に、ケイ素はＳｉＯ２ボンドを形成するので、リーク電流が低減され、その結果として、白色スポットの個数及び固定パターンノイズが低減される。
【００２６】
感光素子は、フィールドアイソレーションによって形成された端部を有する。ソース領域全体が感光素子を形成する注入された領域に位置するようにゲートをその端部に沿って配置するのが有利である。ソースとフォトダイオードの注入された領域とは、同じ導電型である。高濃度ドープソース領域とより低濃度のドープ領域との間のリーク電流は無視することができる。リセットトランジスタのソース領域の底部は、リーク電流の原因ではなくなる。ソース接合の比較的小さい側壁だけがリーク電流の原因となり得る。リーク電流は著しく低減され、同時に、白色画素の個数及び固定パターンノイズも低減される。
【発明を実施するための最良の形態】
【００２７】
本発明の上記態様及びその他の態様は、以下に説明される添付図面を参照して明白になり解明される。
【００２８】
アクティブ・ピクセル・センサ（ＡＰＳ）イメージャ（ｉｍａｇｅｒ）は、一般に、相補型金属酸化物半導体（ＣＭＯＳ）集積回路（ＩＣ）プロセスにおいて固体撮像素子として実現される。標準的な用途においては、ＡＰＳイメージャは、カメラシステムの一部分、例えば、デジタルスチルカメラ、ウェブカメラ、ビデオカメラレコーダ（カムコーダ）、又は、携帯電話機のような移動体アプリケーション等の一部分である。
【００２９】
図１のイメージセンサは、水平行及び垂直列の２次元パターンに並べられた多数のセル４を備えている。セルは、垂直方向において読み出し線３０に接続されている。読み出し線３０は、信号を読み出し素子３１へ送る。水平方向において、セルは選択線３２に接続され、その選択線を介して選択信号が読み出されるべき行へ送られ、その行がアドレス指定手段３３によって選択される。水平方向において、セルはまた、図示されていない水平リセット線によっても接続されている。
【００３０】
セル４は、半導体本体２の表面３に沿って形成され、各セルは、当該セルに入射した光の強度を表す電流又は電圧レベルを有する信号を周期的に発生する。現状のＣＭＯＳイメージセンサにおいて使用される典型的な３個のトランジスタからなるセルが図２に示されている。このテクノロジを使用するセンサは、多くの場合にＣＭＯＳアクティブ・ピクセル・センサ（ＡＰＳ）と称される。
【００３１】
３個のトランジスタからなるセル４の動作のタイミングチャートが図３に示されている。典型的な動作では、ノードＮ１は、ｎチャネルリセットトランジスタ６をオンにすることにより、所定の電圧Ｖｄｄ’（これは回路動作電圧Ｖｄｄと同じでなくてもよい。）にセットされる。リセットトランジスタの状態は、リセット電圧（Ｖｒｅｓｅｔ）を制御することにより決定される。図３において、Ｖｒｅｓｅｔは時刻Ｔ０においてハイ状態に達し、ノードＮ１をＶｄｄ’へ立ち上げる。時刻Ｔ１において、リセットトランジスタ６はオフにされ、光電子がフォトダイオード５の形態の感光素子への入射光によって生成される。光電子はノードＮ１に注入され、そのノードの電圧を  
Ｖｓｅｎｓｅ＝Ｖｄｄ’−（Ｉｐｈｏｔｏ×Ｔｉｌｌｕｍｉｎａｔｅ／ＣＮ１）  
の値により減少させる。この式中、Ｉｐｈｏｔｏは入射光によって誘導された光電流であり、Ｔｉｌｌｕｍｉｎａｔｅは照明時間間隔であり、ＣＮ１はノードＮ１上の容量である。Ｖｄｄ’及びＶｓｅｎｓｅは、両方ともに原理的に行選択トランジスタ２５を動作させることによりソースフォロワトランジスタ１６によって画素から読み出される。セルの２次元アレイには、典型的には行選択トランジスタ及び列選択トランジスタが存在し、セルを順次にサンプリングすることが可能になる。行選択トランジスタ２５は、行選択信号を操作することにより動作させられる。セル上の照明は、従って、  
Ｖｄｄ’−Ｖｓｅｎｓｅ＝Ｉｐｈｏｔｏ×Ｔｉｌｌｕｍｉｎａｔｅ／ＣＮ１ 
に比例する。当業者は、この操作をダブルサンプリングと称する。サンプリングは、Ｔｉｌｌｕｍｉｎａｔｅの前の時刻Ｔ２と、Ｔｉｌｌｕｍｉｎａｔｅ中の時刻Ｔ３とにおいて行われる。セルは、時刻Ｔ４においてリセットされるが、それはＶｒｅｓｅｔがハイ状態へ到達させられるからである。
【００３２】
このサンプル技術は、高性能イメージングシステムにおいて複数種類のノイズを除去するために使用可能である。ダブルサンプリングは、センサ出力の２個のサンプルを取得することが必要である。最初に、バックグラウンドノイズ及び装置不一致によるノイズから得られた基準サンプルが取得される。次に、第２のサンプルがバックグラウンドノイズ、装置不一致及びデータ信号から取得される。２個のサンプルを引き算することにより、両方に共通した（又は相関関係のある）ノイズが除去され、データ信号だけが残る。
【００３３】
シリコン製造において、サイズが最小であるＮＭＯＳスイッチング装置は、一般に、良好な画像解像度に対する最小画素サイズを実現するため、及び、寄生容量を最小限に抑制するために、リセットトランジスタとして使用される。
【００３４】
図４ａは、本発明に係る半導体本体２の感光素子５及びリセットトランジスタ６の有利な第１の実施の形態の平面図である。半導体本体は本実施の形態においてシリコン基板であるが、半導体基板はシリコンに限定されず、例えば、Ｇｅ又はＧａＡｓでもよい。ｐ型シリコン基板にはｎ型ウェルが設けられる。ｎ型ウェルは、ｐ型基板と共に、フォトダイオード５の形態の感光素子を形成する。本例ではｎチャネルトランジスタであるリセットトランジスタのソース領域及びドレイン領域は、それぞれ、基板に設けられたｎ型ゾーン７及び８によって形成される。
【００３５】
表面３から半導体本体２の内部に延在するｐ型ウェル領域１０が存在する。本実施の形態において、ｐ型ウェル領域１０はゲート領域９全体の下に延在している。ディープサブミクロンＣＭＯＳトランジスタにおいて、ウェルはサブ閾値電圧リーク電流を減少させ、ショートチャネル効果を補償するために必要である。ＭＯＳトランジスタのバック接点又は大部分をソースに対して逆バイアスすることは、閾値電位を調整するために利用されている方法である。この電気的な調整方法は、いわゆるボディ効果、即ち、基板バイアス効果を利用する。本質的に、逆バイアスは、半導体内の反転ポイント（ｉｎｖｅｒｓｉｏｎ  ｐｏｉｎｔ）を２ΦＦから２ΦＦ−ＶＢＳに変化させる。逆バイアスは、常に理想装置閾値電圧の絶対値を増加させる。
【００３６】
トンネル電流は、ｎ＋型ソース７とｐ型ウェル１０との間の接合領域を減少させることにより低減することができる。ｐ型ウェルとソースとの間の接合は、太い破線で示されている。ｐ型ウェル内のｎ＋型ソース領域は、図４ａ及び図４ｂに矢印で示されるように、リセットトランジスタのゲートをフォトダイオードの方向に動かすことにより縮小される。ソース領域７は、少なくとも実質的に感光素子５のｎ型ドープ領域１１内に延在している。ｎ＋型ソースとｎ型ウェルとの間の接合は暗電流の原因となるが、トンネル電流は生成しない。
【００３７】
図４ｂの断面図において、ｐ型ウェル１０とソース７との間の接合はこの場合も太い破線で示されている。ｐ型ウェルとｎ型ソースとの間の接合の総領域は、トンネル電流量の大部分を決定する。ソース内のドーパント濃度は、典型的な１０２０ａｔ／ｃｍ３Ａｓ又はＰである。ｐ型ウェルは、典型的には１０１７ａｔ／ｃｍ３の数倍のピークホウ素濃度を有する。
【００３８】
ｎ型ソース及びｐ型ソース内のドーパント濃度が高くなると、空乏層の幅が狭くなる。上記の典型的なドーパント濃度に対し、空乏層は約４６ｎｍである。ソースに電圧が印加されなければ、空乏層にはＳｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ再結合だけが存在する。
【００３９】
しかし、電圧がソースに印加されるとき（例えば、Ｖｄｄ＝３．３Ｖ）、内在電界がソース・ウェル間接合において増加する。伝導帯及び価電子帯のベンディングの増加はトラップ補助トンネル電流を生じる。トラップの大部分は、シリコンのバンドギャップに存在する金属原子である。トラップは、注入ステップ中に導入されると考えられる。
【００４０】
ｎ型ソース又はｐ型ウェル内のドーパント濃度がさらに増加すると、空乏層を通る直接トンネリングが起こる可能性がある。
【００４１】
トンネル電流は、ｎ型ソースとｐ型ウェルとの間の接合領域を減少させることによっても低減することが可能である。ｐ型ウェル内のｎ＋型ソース領域は、図４ｂに矢印で示されるように、リセットトランジスタのゲートをフォトダイオードの方向に動かすことによって縮小される。
【００４２】
ｎ＋型ソースとｎ型ウェルとの間の接合は暗電流の原因となるが、トンネル電流は生成しない。
【００４３】
図５では、０．５μｍ×３μｍの比較的大きいｐ型ウェル・ｎ＋型ソース接合領域を有する第１の実施の形態に対するリーク電流（曲線ａ）と、接合領域が０．５μｍ×０．５μｍに縮小された場合のリーク電流（曲線ｂ）が測定された。
【００４４】
リーク電流は、特に、例えば、３Ｖの逆バイアスのかなり高い電圧において著しく低減された。
【００４５】
ｐ型ウェルとｎ＋型ソースとの接合において測定されたリーク電流のレベル及び形状と、検出された白色画素の個数及び画素内の固定パターンノイズとの間に明らかな相関関係があることが判明した。
【００４６】
図６には、３３０ｍｓの積分時間中に６０℃の温度で測定された４８０×６４０画素のイメージセンサにおける画素の固定パターンノイズの分布が示されている。積分時間は、通常の積分時間の１０倍として選択された。
【００４７】
測定された出力電圧は、尾状の部分を伴うガウシアン分布を示す。出力電圧が２００ｍＶよりも高いとき、ｐ型ウェルとｎ＋型ソースとの接合のリーク電流は高く、３Ｖを超える指数関数的な増加を示した。
【００４８】
出力電圧が４００ｍＶよりも高いとき、画素は白色スポットと呼ばれる。
【００４９】
ｐ型ウェルとｎ＋型ソースとの接合内のリーク電流の間において見出された相関関係は、白色スポットの個数をさらに低減し、固定パターンノイズをさらに低減することが可能である。
【００５０】
図７ａは、ｐ型ウェルとｎ型ソースとの接合内のリーク電流が低減された有利な第２の実施の形態を表す。本例において、ｐ型ウェル１０は、リセットトランジスタのゲート９の近傍に移動されている。図７ｂの断面図から、ｐ型基板２は、フォトダイオードのｎ型ウェル１１とゲート９との間のｎ＋型ソースの底部１２に存在することがわかる。ｎ型ソースとｐ型ｅｐｉ層との接合が暗電流に寄与する度合いは、ｎ＋型ソースとｐ型ウェルとの接合の場合よりも遙かに少ない。ｐ型ウェル内のｎ＋型ソース領域は、縮小される。
【００５１】
図８ａに示された非常に有利な第３の実施の形態では、ｐ型ウェル１０はゲート９と位置合わせされ、ｎ＋型ソース７全体の領域はフォトダイオードのｎ型ウェル１１に置かれる。
【００５２】
ｐ型ウェルとｎ＋型ソースとの接合領域は、ゲート側でソースの周辺だけに縮小される。この構造は、ゲートがｐ型ウェル１０の側壁１４に配置されているので、ＭＯＳＴの閾値電圧が変化し得る点において不利である。ｐ型ウェルは、ホウ素の注入とアニールとによって形成される。ホウ素の濃度は、ｐ型ウェル１１の側壁１４の近傍においてｐ型ウェルの中心よりも低い。ｐ型ウェルの側壁領域は、側面に沿って外方拡散されたホウ素原子によって形成される。ｐ型ウェルの側壁領域にはドーパント濃度の勾配が存在する。ｐ型ウェルの側壁領域におけるドーパント濃度の低下は、閾値電圧ＶＴを減少させる。
【００５３】
リセットトランジスタの閾値電圧の減少ΔＶＴは、リセットトランジスタのゲートの長さ１８の増加によって補償される。
【００５４】
ＮＭＯＳリセットトランジスタのゲート長に応じた閾値電圧の減少は、ＶＴロールオフと呼ばれ、容易に測定可能である。設計の際に、リセットトランジスタのゲート長１８は、ｐ型ウェルの端部におけるドーパント濃度の低下が原因であるΔＶＴを正確に補償するために適合させ得る。
【００５５】
図９の第４の実施の形態において、ｐ型ウェル１０は一部分だけがゲート９の下に延在している。ｎ＋型ソース７とｐ型ウェル１０との間には間隙１３が存在する。ｎ＋型ソースとｐ型ウェルとの接合領域におけるトンネル電流は完全に排除される。
【００５６】
図１０には、ｎ＋型ソース及びｐ型ウェルのダイオード内のリーク電流と４８０×６４０画素のイメージセンサ内の白色画素の相対的な個数との間の明らかな相関関係が示されている。白色画素の個数は６０℃の温度において規定される。基準状態は、ゲート長が０．５μｍのリセットトランジスタと、１μｍのゲート・フォトダイオード間距離と、１０１４ａｔ／ｃｍ３の基板ドーパント濃度である。
【００５７】
第１の実施の形態では、リセットトランジスタのゲートがフォトダイオードの方向に０．１５μｍ、０．３μｍ及び０．４５μｍの距離に渡って移動させられた。
【００５８】
第２の実施の形態では、ｐ型ウェルが０．１５μｍ及び０．３μｍの距離に渡ってリセットゲートの方へ移動させられた。
【００５９】
第３の実施の形態では、リセットゲートの長さが０．１５μｍ及び０．３μｍだけ延長された。各実施の形態における異なる変形が図１０に示されている。
【００６０】
同図の上のグラフには、４．５Ｖの逆バイアスで測定されたｎ＋型ソースとｐ型ウェルとの接合におけるリーク電流が示されている。ｎ＋型ソースとｐ型ウェルとの接合におけるリーク電流と、下のヒストグラムに表された白色画素の相対的な個数との間には、明らかな相関関係が見られる。各実施の形態においてリーク電流が低下すると、観測される白色画素の個数が減少する。
【００６１】
白色画素に関する最良の結果は、リセットゲートの長さが延長された第３の実施の形態に関して見出された。図１０から明らかにわかるように、総ての実施の形態において、白色画素の個数は著しく低減された。
【００６２】
また、逆バイアス（例えば、２．１Ｖ）で測定されたリーク電流は、暗電流のガウシアン分布の幅（例えば、図６を参照）と相関関係を示すことがわかった。従って、固定パターンノイズもソース・ｐ型ウェルのリーク電流に依存する。
【００６３】
ＣＭＯＳイメージセンサの有利な製造方法においては、ｐ型シリコン基板４０が使用される。フィールドアイソレーション領域２３は、図１１ａに示されるように、ポリバッファＬＯＣＯＳプロセスにより形成される。レジストマスク４１には開口が存在し、その開口を通じて、１０１３ａｔ／ｃｍ２のドーズ量のＰイオンが５００ｋｅＶのエネルギーで注入される。この注入は、ＣＭＯＳプロセスにおけるｎ型ウェルの注入と同じである。同じマスク開口を通じて、ノンパンチスルー注入及び閾値電圧注入が続く。
【００６４】
レジストマスクは除去され、ｎ型ウェル領域１１を被覆する保護マスク２２が使用される。保護マスクは、本実施の形態では、図１１ｂに示されるように、ｐ型ウェルを注入するための開口を有するレジストマスクである。保護マスクは、例えば、酸化シリコン又は窒化シリコンにより形成されたハードマスクでもよい。
【００６５】
ｐ型ウェル１０には、６×１０１２ａｔ／ｃｍ２のドーズ量のＢイオンが１６０ｋｅＶのエネルギーで注入される。保護マスク２２は、また、ｐ型ウェルのノンパンチスルー注入及び閾値電圧注入時にも使用される。
【００６６】
保護マスク２２は除去され、ドーパント原子がオーブン内でのアニールにより活性化される。７．５ｎｍの薄く熱い酸化シリコンはゲート酸化膜を形成する。次に、ポリシリコン層が堆積され、パターニングされ、ゲート領域９を形成する。図１１ｃにおいて、ゲート長は０．５μｍである。低濃度ドープソース及びドレイン領域は、ゲートに対して角度を付けたＡｓ又はＰイオンの注入によってゲートに自己整列的に形成される。ＴＥＯＳ層が堆積され、そこからスペーサが形成される。
【００６７】
高濃度ドープソース及びドレイン領域は、４×１０１５ａｔ／ｃｍ２のドーズ量のＡｓイオンが１００ｋｅＶのエネルギーで注入される。アニーリング後、ソース及びドレイン領域の深さは１２０ｎｍである。ソース領域７は、ｎ＋型ソースとｐ型ウェルとの接合領域を縮小するために、少なくとも実質的にフォトダイオードのｎ型ウェル１１に配設される。ソース７とｐ型ウェル１０との間には、間隙１３が存在する。ソース７とｐ型ウェル１０との間にある間隙１３は、主として空乏層の幅を決定する。
【００６８】
図１１ｄには、図１１ａに対する代替的なステップが示されており、感光素子は、フィールドアイソレーション２３の下にほぼ全体が形成される。断面図は、図８ａの線Ａ−Ａ’に沿って切断されている。感光素子５は、フィールドアイソレーション２３を貫通する第２の導電型のイオン（例えば、Ａｓ又はＰ）の注入により形成される。ＬＯＣＯＳの破線は、背景に見られるＬＯＣＯＳを表している。ＬＯＣＯＳには小さいアクティブ領域が形成され、そのアクティブ領域に後でソース領域が形成される。ＬＯＣＯＳの下にあるｎ型ウェルの位置は、一般に表面に存在するダングリングボンドがＳｉＯ２ボンドを形成するので、ダングリングボンドによるリーク電流が著しく低減され得る点において有利である。リーク電流は、残存するダングリングボンドを不動態化（パッシベーション化）するために水素を含有する大気中のアニーリングを用いてさらに低減され得る。
【００６９】
図１１ｅにおいて、ｎ型感光素子５は、（背景に破線ＬＯＣＯＳ線により示される）フィールド酸化膜２３によって形成された端部１５を有し、ゲート９はその端部に沿って配置される。ソース領域７は、フォトダイオードのｎ型ウェルに完全に位置する。これは、リーク電流をさらに低減する。一般に、ソース領域はできるだけ小さくなるように形成されるが、このソース領域上にコンタクトを形成するための大きさが必要である。コンタクトは、例えば、０．４μｍの直径を有するタングステンプラグでもよい。
【００７０】
これらの製造ステップ後に得られた結果が図１２に示されている。ドーパントプロファイルは、前述の第１の実施の形態、第２の実施の形態及び第４の実施の形態に関して示されている。
【００７１】
第１の実施の形態において、ゲート領域９とフォトダイオードのｎ型ウェル１１との間の距離はマスク上で０．５μｍであった。
【００７２】
第２の実施の形態において、ゲート領域９とフォトダイオードのｎ型ウェル１１との間の距離はマスク上で０μｍであった。
【００７３】
第４の実施の形態において、ゲート領域９は一部分だけがｐ型ウェル領域１０と重なり合った。ゲートの端部とｐ型ウェルの側壁１４との間の距離はマスク上で（ゲートの長さ方向に）０．３μｍであった。
【００７４】
これらの実施の形態において、ソースとｐ型ウェルとの間の接合は、白色実線で示されている。ソース内のＡｓの濃度は１０２０ａｔ／ｃｍ３であり、ｐ型ウェル内のホウ素の濃度は約２×１０１７ａｔ／ｃｍ３である。総ての実施の形態において、ｎ＋型ソースとｐ型ウェルとの間の間隙１３のために、ソースとｐ型ウェルとの間に重なり合いは存在しない。これは、ｎ＋型ソースとｐ型ウェルとの接合におけるリーク電流を著しく減少させる。
【図面の簡単な説明】
【００７５】
【図１】従来のイメージセンサの概略図である。
【図２】従来のイメージセンサの３個のトランジスタから構成されるセルの電気回路である。
【図３】３個のトランジスタから構成されるセルの動作原理の概略図である。
【図４ａ】本発明に係る感光素子及びリセットトランジスタの第１の実施の形態の平面図である。
【図４ｂ】図４ａの線Ａ−Ａ’に沿った断面図である。
【図４ｃ】図４ａの線Ｂ−Ｂ’に沿った断面図である。
【図５】ｎ＋型ソースとｐ−型ウェルとの間の接合におけるリーク電流を示す図である。
【図６】４８０×６４０個のセルを有するイメージセンサの高温での暗電流の分布を示す図である。
【図７ａ】本発明に係る感光素子及びリセットトランジスタの第２の実施の形態の平面図である。
【図７ｂ】図７ａの線Ａ−Ａ’に沿った断面図である。
【図８ａ】本発明に係る感光素子及びリセットトランジスタの第３の実施の形態の平面図である。
【図８ｂ】図８ａの線Ａ−Ａ’に沿った断面図である。
【図９ａ】本発明に係る感光素子及びリセットトランジスタの第４の実施の形態の平面図である。
【図９ｂ】図９ａの線Ａ−Ａ’に沿った断面図である。
【図１０】種々の実施の形態におけるリーク電流と相関関係がある白色画素の個数のヒストグラムである。
【図１１】本発明に係るイメージセンサ製造方法の説明図である。
【図１２】種々の実施の形態におけるドーパントプロファイルのシミュレーション結果を示す図である。
【図１】
2005537654.tif 000003
【図２】
2005537654.tif 000004
【図３】
2005537654.tif 000005
2005537654.tif 000006
【図５】
2005537654.tif 000007
【図６】
2005537654.tif 000008
2005537654.tif 000009
2005537654.tif 000010
2005537654.tif 000011
【図１０】
2005537654.tif 000012
2005537654.tif 000013
【図１２】
2005537654.tif 000014
【国際調査報告】
2005537654.tif 000015
2005537654.tif 000016