(57)【要約】不揮発性半導体メモリ装置を形成する方法を開示する。当該方法は、基板（１１２）上に電荷トラップ絶縁体（１１４）を形成するステップと、コア領域内の前記電荷トラップ絶縁体（１１４）上にメモリセルゲートの第１組（１１６）を形成するステップと、前記メモリセルゲートの第１組（１１６）のまわりに共形の絶縁材料層（１１８）を形成するステップと、前記コア領域内にメモリセルゲートの第２組（１２２）を形成するステップとを含み、前記メモリセルゲートの第２組（１２２）の各メモリセルゲートは、前記メモリセルゲートの第１組（１１６）の少なくとも一つのメモリセルゲートに近接し、前記メモリセルゲートの第１組（１１６）の各メモリセルゲートは、前記メモリセルゲートの第２組（１２２）の少なくとも一つのメモリセルゲートに近接し、前記共形の絶縁材料層（１１８）は近接するそれぞれのメモリセルゲートの間に配置されている。
2005506692.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性半導体メモリ装置を形成する方法であって、
コア領域と周辺領域とを有する基板（１１２）上に、電荷トラップ絶縁体（１１４）を形成するステップと、
前記コア領域内の前記電荷トラップ絶縁体（１１４）上に、メモリセルゲートの第１組（１１６）を形成するステップと、
前記メモリセルゲートの第１組（１１６）のまわりに共形の絶縁材料層（１１８）を形成するステップと、
前記コア領域内にメモリセルゲートの第２組（１２２）を形成するステップとを含み、
前記メモリセルゲートの第２組（１２２）の各メモリセルゲートは、前記メモリセルゲートの第１組（１１６）の少なくとも一つのメモリセルゲートに近接し、前記メモリセルゲートの第１組（１１６）の各メモリセルゲートは、前記メモリセルゲートの第２組（１２２）の少なくとも一つのメモリセルゲートに近接し、前記共形の絶縁材料層（１１８）は近接するそれぞれのメモリセルゲートの間に配置されている方法。
【請求項２】
前記共形の絶縁材料層（１１８）は約２５オングストロームから約６００オングストロームの厚さを有する、請求項１記載の方法。
【請求項３】
前記メモリセルゲートの第１組を２つの共形二酸化シリコン層が取り囲む、請求項１記載の方法。
【請求項４】
前記メモリセルゲートの第１組を形成する前に、前記コア領域に埋め込みビット線を形成するステップをさらに含む、請求項１記載の方法。
【請求項５】
LOCOSが前記コア領域に形成されないという条件を有する、請求項１記載の方法。
【請求項６】
不揮発性半導体メモリ装置内のコアゲート密度を高くする方法であって、
コア領域と周辺領域とを有する基板（１１２）上に電荷トラップ絶縁体（１１４）を形成するステップと、
前記コア領域内の前記電荷トラップ絶縁体（１１４）上に、メモリセルゲート／ワード線の第１組（１１６）を形成するステップと、
前記メモリセルゲート／ワード線の第１組（１１６）のまわりに二酸化シリコン層（１１８）を成長させるステップと、
前記二酸化シリコン層（１１８）上に、絶縁材料層（１２０）を共形にデポジションするステップと、
前記絶縁材料層（１２０）上に、ポリシリコン層をデポジションするステップと、
前記コア領域内にメモリセルゲート／ワード線の第２組（１２２）を形成するために、前記基板を平坦化するステップとを含み、
前記メモリセルゲート／ワード線の第２組（１２２）の各メモリセルゲート／ワード線は、前記メモリセルゲート／ワード線の第１組（１１６）の少なくとも一つのメモリセルゲート／ワード線に近接し、前記二酸化シリコン層（１１８）および絶縁材料層（１２０）は近接するそれぞれのメモリセルゲート／ワード線の間に配置されている方法。
【請求項７】
前記メモリセルゲートの第１組を形成する前に、前記コア領域に埋め込みビット線を形成するステップをさらに含む、請求項６記載の方法。
【請求項８】
前記二酸化シリコン層（１１８）は約５０オングストロームから約３５０オングストロームの厚さを有し、前記絶縁材料層（１２０）は約３０オングストロームから約２５０オングストロームの厚さを有する、請求項６記載の方法。
【請求項９】
前記平坦化するステップの後に、近接するメモリセルゲート／ワード線の間に窒化シリコンのスペーサ（１２６）を形成するステップをさらに含む、請求項６記載の方法。
【請求項１０】
前記電荷トラップ絶縁体（１１４）は、ONO三層絶縁体、酸化物／窒化物二層絶縁体、窒化物／酸化物二層絶縁体、酸化物／タンタル酸化物二層絶縁体、酸化物／タンタル酸化物／酸化物三層絶縁体、酸化物／ストロンチウム・チタン酸塩二層絶縁体、酸化物／バリウム・ストロンチウム・チタン酸塩二層絶縁体、酸化物／ストロンチウム・チタン酸塩／酸化物三層絶縁体、酸化物／ストロンチウム・チタン酸塩／バリウム・ストロンチウム・チタン酸塩三層絶縁体、および酸化物／酸化ハフニウム／酸化物三層絶縁体のうちのひとつを含む、請求項６記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、不揮発性半導体メモリ装置の製造に関し、特にSONOSタイプの不揮発性メモリ装置の改良された製造方法に関する。
【背景技術】
【０００２】
従来のEEPROM（electrically erasable programmable read only memory）型のフローティングゲートフラッシュメモリは、トンネル酸化物、このトンネル酸化物上の第１ポリシリコン層、この第１ポリシリコン層上のONO（酸化物−窒化物−酸化物）中間レベル絶縁体、およびこのONO中間レベル絶縁体上の第２ポリシリコン層の垂直スタックによって特徴付けられるメモリセルを採用する。例えば、Gutermanその他による文献（IEEE Transactions on Electron Devices, Vol. 26, No.4, p.576, 1979）は、ゲート酸化膜と中間レベル酸化物に挟まれたフローティングゲートを持ち、この中間レベル酸化物の上にコントロールゲートを配置した、フローティングゲート不揮発性メモリセルを説明している。
【０００３】
一般的に、フラッシュメモリセルは、基板の一部、ドレイン領域の付近のチャネルセクションなどから、フローティングゲートに対するホットエレクトロン注入を引き起こすことによってプログラムされる。エレクトロン注入は、負の電荷をフローティングゲートに持ち込む。
【０００４】
この注入メカニズムは、ソース領域および基板のバルク部分を接地し、比較的高い正電圧をコントロールゲートに印加して電子を引きつける場を生成し、ドレイン領域に中程度の大きさの正電圧を印加してホット（高エネルギー）エレクトロンを生成することによって引き起こされる。フローティングゲートに十分な量の負電荷が蓄積された後、フローティングゲートの負の電位がその電界効果トランジスタ（FET）の閾値電圧を上昇させ、後続の「読み出し」モードでチャネル領域を通る電流を抑制する。フラッシュメモリセルがプログラムされているかどうかを判定するのには、読み出し電流の大きさが用いられる。フラッシュメモリセルのフローティングゲートを放電させる動作は、消去作用と呼ばれる。この消去作用は、典型的には、フローティングゲートとトランジスタのソース領域との間（ソースイレースまたはネガティブ・ゲートイレース）、またはフローティングゲートと基板との間（チャネルイレース）のファウラー・ノルドハイム（Fowler-Nordheim）トンネリングメカニズムによって実行される。ソースイレース動作は、ソース領域に高い正電圧印加し、対応するメモリセルのドレインをフローティングにしておきながら、コントロールゲートと基板を接地することにより引き起こされる。
【０００５】
その後、ＳＯＮＯＳ（シリコン・酸化物・窒化物・酸化物・シリコン）タイプのメモリ装置が紹介された。Chanその他の文献、IEEE Electron Device Letters, Vol. 8, No.3, p.93, 1987を参照してもらいたい。ＳＯＮＯＳタイプのフラッシュメモリセルは、電荷トラップ（捕獲）非伝導絶縁体層、典型的には２つの二酸化シリコン層（絶縁層）にサンドイッチされた窒化シリコン層、を持つように構成されている。この非伝導絶縁体層は電荷捕獲媒体として機能する。導電性のゲート層が上側の二酸化シリコン層の上に配置される。電荷は、ドレインとして使用される側の付近に局所的にトラップされるから、この構造は、２トランジスタセルまたは１セルに２ビットとして説明することができる。複数のレベルを使用すれば、１セルに４以上のビットを持たせることができる。マルチビットセルを実現すると、集積回路チップ上に保持または処理される情報量を増やそうとする継続的な流れを促進する点で、ＳＯＮＯＳタイプのメモリ装置は、その他のメモリ装置に対して有利である。
【０００６】
ＳＯＮＯＳタイプのメモリ装置は、様々な利点を持つ。特に、メモリセルの消去のメカニズムが大きく拡張される。適切な消去電圧をゲートと右ビットのためのドレインに、およびゲートと左ビットのためのソースに印加することによって、メモリセルの両方のビットを消去できる。その他の利点には、繰り返し（サイクリング）から来る消耗を減らして、デバイスの寿命を延ばせることがある。逆方向に読み出すことの効果として、同じ量のプログラミングに対してずっと高い閾値電圧が可能になることである。従って、メモリセルのプログラムされた状態とプログラムされていない状態との間の閾値電圧の十分なデルタ（delta）を確保するために必要とされる、トラップされた電荷の領域は、セルが順方向に読み出されるときに比べて、セルが逆方向に読み出されるときにはずっと小さくて済む。
【０００７】
電荷のトラップ領域を小さくすれば小さくするほど、消去のメカニズムの性能がよくなる。順方向にプログラムして、逆方向に読み出すことにより、電荷トラップ領域の幅を制限することができ、ドレイン（右ビット）またはソース付近の領域を狭くする。これによって、メモリセルの消去をずっと効率的に行うことができる。
【０００８】
局所的な電荷トラップの他の利点は、消去の際に、消去がドレインの近くでのみ起こるので、窒化物のドレインから離れた領域が深い空乏（deep depletion）を経験しなくてよいことである。消去後の最終的なセルの閾値はデバイスの構造そのものによって自己制限される。これは、しばしば深い空乏の問題を生じる従来の単一トランジスタ・フローティングゲートフラッシュメモリセルとは、対照的である。
【０００９】
これまで多くの利点について説明してきたが、ＳＯＮＯＳタイプのメモリ装置に関する少なくとも２つの欠点がある。欠点の一つは、ＬＯＣＯＳ（局所酸化技術、LOCal Oxidation of Silicon）による分離が比較的大きなスペース量を取ることである。集積回路チップ上でのデバイスの小型化およびより高い集積度への継続した傾向下では、効率的なスペース利用がより重要になってくる。ＬＯＣＯＳによる分離は、ドーパントの不所望なガス放出も生じさせる。
【００１０】
ＳＯＮＯＳタイプのメモリ装置の他の欠点は、ＬＯＣＯＳの形成がショートチャネルを生じさせることである。ＬＯＣＯＳの形成には、多くの場合、摂氏８００度から１１００度にもなる高温が用いられる。ショートチャネルとは、よくLeffで表される実効チャネル長が短くなることである。実効チャネル長を不必要に減少させると、トランジスタが「オフ」の状態にあるような低いゲート電圧においても、好ましくないほど大きな電流がトランジスタを通して流れる結果となる。
【００１１】
ＬＯＣＯＳの形成に関わる加熱処理の繰り返し（サーマルサイクリング）はまた、ビット線とビット線の間のパンチスルーリークをも増加させる。つまり、熱処理の繰り返しによって生じた拡散が、ビット線間の不所望なリークを引き起こすのである。
【００１２】
一般的にいって、半導体産業では、より高いデバイス密度に対する継続的な傾向がある。この高密度化を達成するために、半導体ウェハ上のデバイスの寸法を縮小（スケーリングダウン）するための努力が行われてきている。そのような高いデバイスの充填密度を達成するために、構造物の寸法をより小さくしていくことが必要となる。それには、そのような構造物の幅や間隔も含まれる。この傾向は、ＳＯＮＯＳタイプのメモリ装置を含む、不揮発性の半導体メモリ装置の設計および製造に影響を与える。
【００１３】
Mitchellその他による米国特許第５１６８３３４号に示された従来技術であるＳＯＮＯＳタイプのメモリ装置のコア領域の一部を図１に示す。図１は、Mitchellその他による米国特許第５１６８３３４号の図５に類似している。図１には、フィールド酸化物領域３８および４０と、ビット線４４および４６と、ＯＮＯの三層５０／５２／５４と、ポリシリコンのワード線５６および６６を有するシリコン基板２５が示されている。図示されているように、この構造には、ワード線５６と６６の間に活用されていないスペースがある。本技術分野において、ＳＯＮＯＳタイプのメモリ装置を含む、半導体メモリ装置をさらに縮小する解決されていない課題が存在する。
【発明の開示】
【発明の概要】
【００１４】
本発明は、より高い密度を有するＳＯＮＯＳタイプの不揮発性メモリ装置を製造するプロセスを提供する。特に、本発明は、コア領域においてより高いゲート／ワード線密度を有するＳＯＮＯＳタイプの不揮発性メモリ装置を提供する。アレイ内のメモリセルの数を実質的に増加させることができる。「倍密度」のＳＯＮＯＳタイプの不揮発性メモリ装置は、通常実質的に平坦な構造を有する。本発明は、コア領域へのＬＯＣＯＳ形成に係る高温の熱処理サイクルを排除し、それによってショートチャネルを最小化および／またはなくす。本発明はまた、ＬＯＣＯＳ形成によって生じる、不所望なバーズビーク（bird’s beak）をなくすため、欠陥が少なくなり、および／またはスケーリングを改善することができる。
【００１５】
本発明の一態様は、不揮発性半導体メモリ装置を形成する方法に関し、該方法は、コア領域と周辺領域とを有する基板上に電荷トラップ絶縁体を形成するステップと、前記コア領域内の電荷トラップ絶縁体上にメモリセルゲートの第１組を形成するステップと、前記メモリセルゲートの第１組のまわりに共形（conformal）の絶縁材料層を形成するステップと、前記コア領域内にメモリセルゲートの第２組を形成するステップとを含み、前記メモリセルゲートの第２組の各メモリセルゲートは、前記メモリセルゲートの第１組の少なくとも一つのメモリセルゲートに近接し、前記メモリセルゲートの第１組の各メモリセルゲートは、前記メモリセルゲートの第２組の少なくとも一つのメモリセルゲートに近接し、前記共形の絶縁材料層は近接するそれぞれのメモリセルゲートの間に配置されている。
【００１６】
本発明の他の態様は、不揮発性半導体メモリ装置内のコアゲート密度を高くする方法であって、該方法は、コア領域と周辺領域とを有する基板上に電荷トラップ絶縁体を形成するステップと、前記コア領域内の電荷トラップ絶縁体上にメモリセルゲート／ワード線の第１組を形成するステップと、前記メモリセルゲート／ワード線の第１組のまわりに二酸化シリコン層を成長させるステップと、前記二酸化シリコン層上に絶縁材料層を共形にデポジションするステップと、前記絶縁材料層上にポリシリコン層をデポジションするステップと、前記コア領域内にメモリセルゲート／ワード線の第２組を形成するために前記基板を平坦化するステップとを含み、前記メモリセルゲート／ワード線の第２組の各メモリセルゲート／ワード線は、前記メモリセルゲート／ワード線の第１組の少なくとも一つのメモリセルゲート／ワード線に近接し、前記二酸化シリコン層および絶縁材料層は近接するそれぞれのメモリセルゲート／ワード線の間に配置されている。
【発明を実施するための最良の形態】
【００１７】
本発明は、ＳＯＮＯＳタイプの不揮発性メモリ装置、特に、コア領域におけるゲート／ワード線のスケーリングを改良したＳＯＮＯＳタイプの不揮発性メモリ装置を製造するプロセスを包含する。１アレイにより多くのＳＯＮＯＳタイプのメモリセルを形成することができ、それによってＳＯＮＯＳタイプのメモリ装置のメモリ容量を改善する。一実施形態において、所与の１アレイ内のＳＯＮＯＳタイプのメモリセルの数は、従来のプロセスに比べて、最大で約１００％（２倍）まで増加させることができる。他の実施形態では、所与の１アレイ内のＳＯＮＯＳタイプのメモリセルの数は、従来のプロセスに比べて、少なくとも約５０％まで増加させることができる。
【００１８】
本発明の一態様は、コア領域に「倍密度」のゲートを持つ、不揮発性半導体メモリ装置を提供することである。結果として、スケーリングが著しく改善できる。本発明の他の態様は、コア領域にＬＯＣＯＳを含まない不揮発性半導体メモリ装置の製造プロセスである。結果として、不所望なバーズビークや、ＬＯＣＯＳ形成に係る高温熱処理サイクルが最小化および／または排除できる。本発明はまた、実質的に平坦な（planar）構造を有するメモリ装置を提供する。
【００１９】
以下、本発明を図面を参照して説明する。類似の構造は、類似の番号でずっと参照される。本発明は、コア領域内のゲート／ワード線の高密度化を扱っているため、図面にはコア領域のみが示される（周辺領域のプロセス処理は図示されない）。周辺領域では標準的なプロセスが実行可能である。コア領域はメモリセルを含み、周辺領域はチップの残り、例えば制御ロジックや、入出力デバイスなどを含んでいる。
【００２０】
本発明の一態様を図２から図６に示す。電荷トラップ絶縁体１１４の下に半導体基板１１２を持つ、半導体構造１１０を図２に示す。図示されているように、電荷トラップ絶縁体１１４は三つの層、すなわち第１二酸化シリコン層１１４ａと、窒化シリコン層１１４ｂと、第２二酸化シリコン層１１４ｃと（ＯＮＯ絶縁体）を含む。特に、ＯＮＯ絶縁体の場合には、電子の捕獲（トラップ）は窒化シリコン層１１４ｂで生じる。
【００２１】
電荷トラップ絶縁体１１４は、電子の捕獲（トラップ）が可能な、またはそれを促進するどのような絶縁体の層または複数の層であってもよい。言い換えれば、電子の捕獲を促進するために、電荷トラップ絶縁体は、それをサンドイッチする層よりも低い障壁高さ（barrier height）を持つ層を有する（比較的高い障壁高さを持つ２つの層が比較的低い障壁高さを持つ層をサンドイッチする）。ＯＮＯ三層絶縁体の場合、酸化物層が約3.1eVの障壁高さを持つのに対し、窒化物層は約2.1eVの障壁高さを持つ。この結合によって、中間層にウェルが形成される。
【００２２】
例としては、電荷トラップ絶縁体は、ONO三層絶縁体、酸化物／窒化物二層絶縁体、窒化物／酸化物二層絶縁体、酸化物／タンタル酸化物二層絶縁体（SiO2/Ta2O5）、酸化物／タンタル酸化物／酸化物三層絶縁体（SiO2/Ta2O5/SiO2）、酸化物／ストロンチウム・チタン酸塩二層絶縁体（SiO2/SrTiO3）、酸化物／バリウム・ストロンチウム・チタン酸塩二層絶縁体（SiO2/BaSrTiO2）、酸化物／ストロンチウム・チタン酸塩／酸化物三層絶縁体（SiO2/SrTiO3/SiO2）、酸化物／ストロンチウム・チタン酸塩／バリウム・ストロンチウム・チタン酸塩三層絶縁体（SiO2/SrTiO3/BaSrTiO2）、酸化物／酸化ハフニウム／酸化物三層絶縁体、および類似のものを含む（それぞれの例について、最初に記載された層が最下層であり、最後に記載された層が最上層である）。
SONOSタイプの不揮発性メモリ装置という用語がよく用いられるが、本明細書においてこの用語は、上述したすべての電荷トラップ絶縁体を包含するものである。つまり、SONOSタイプの不揮発性メモリ装置とは、電子捕獲が可能な、またはそれを促進するどのような絶縁体の層または複数の層を含むものであってもよく、特にそのような絶縁体が示されるときに限り、SONOSタイプの不揮発性メモリ装置はONO電荷トラップ絶縁体を含む。
【００２３】
さらに、電荷トラップ絶縁体がONO絶縁体である実施形態において、一つのまたは両方の二酸化シリコン層１１４ａ，１１４ｃは、シリコン含有量の多い（silicon-rich）二酸化シリコン層であってもよい。一つのまたは両方の二酸化シリコン層１１４ａ，１１４ｃは、また酸素含有量の多い（oxygen-rich）二酸化シリコン層であってもよい。一つのまたは両方の二酸化シリコン層１１４ａ，１１４ｃは、熱成長による、またはデポジションされた酸化物である。一つのまたは両方の二酸化シリコン層１１４ａ，１１４ｃは、窒化酸化物層であってもよい。
窒化物層１１４ｂは、シリコンの含有量の多い窒化シリコン層であってもよい。また、窒化物層１１４ｂは、窒素の含有量の多い窒化シリコン層であってもよい。本発明の一実施例において、電荷トラップ絶縁体１１４は、約７５オングストロームから約３００オングストロームの厚さを持つ。本発明の他の実施例において、電荷トラップ絶縁体１１４は、約１００オングストロームから約２７５オングストロームの厚さを持つ。本発明のさらに他の実施例において、電荷トラップ絶縁体１１４は、約１１０オングストロームから約２５０オングストロームの厚さを持つ。
【００２４】
この点に関して、本発明の一実施例において、酸化物層１１４ａ，１１４ｃは個々に約５０オングストロームから約１５０オングストロームの厚さを持ち、窒化物層１１４ｂは約２０オングストロームから約８０オングストロームの厚さを持つ。本発明の他の実施例において、酸化物層１１４ａ，１１４ｃは個々に約６０オングストロームから約１４０オングストロームの厚さを持ち、窒化物層１１４ｂは約２５オングストロームから約７５オングストロームの厚さを持つ。本発明のさらに他の実施例において、酸化物層１１４ａ，１１４ｃは個々に約７０オングストロームから約１３０オングストロームの厚さを持ち、窒化物層１１４ｂは約３０オングストロームから約７０オングストロームの厚さを持つ。
【００２５】
図示していないが、構造上に電荷トラップ絶縁体１１４を形成する前に、閾値インプラント（VT調整インプラント）工程を実行することができる。例えば、電荷トラップ絶縁体１１４を形成する直前に、ホウ素の全体的（ブランケット）なインプラントを実行することができる。以下で説明するように、この閾値インプラント工程は、ビット線インプラント工程の前でも、後でも実行することができる。
【００２６】
さらに、図示していないが、適切なフォトレジストなどからなるマスクを用いて、構造１１０の周辺領域を覆いながら、コア領域内の電荷トラップ絶縁体１１４を部分的に覆う。コア領域では、このマスクは、埋め込みビット線の形成を促進する、またはそれに対応する開口部を設けるようにパターン化される（つまり、続いて形成される埋め込みビット線の真上にあたる電荷トラップ絶縁体１１４の領域がマスクの開口部によって露出される）。イオンがインプラントされて、インプラント領域が形成される。半導体構造１１０を、インプラントの後、適切な温度でアニーリングしてもよい。
【００２７】
一以上の適切なインプラント材料を用いることができる。インプラント材料の選択は、第１に、使用する基板のタイプ、例えばｐ型が用いられているのか、それともｎ型か、に依存する。インプラント材料の例としては、ヒ素（arsenic）、ホウ素（boron）、BF2+、アンチモン（antimony）、インジウム（indium）およびリン（phosphorus）の一つまたはそれらの組み合わせがあげられる。インプラントは、適切な薬量（dosage）を達成するように実行される。インプラントは、埋め込みビット線を形成するのに適切な薬量でインプラントされる。この点において、インプラントされた領域が、得られたＳＯＮＯＳタイプ不揮発性メモリ装置の埋め込みビット線を形成する。
【００２８】
図示していないが、VT調整インプラント工程を、ビット線インプラント工程の前または後に任意に実行してもよい。例えば、インプラントの角度に対して構造１１０を傾けることによって、マスクの開口部を通したインプラントが、インプラントされたビット線領域に近接したインプラント領域を形成するようにできる。このVT調整インプラント工程には、一般的に、ビット線のインプラント種の型とは反対のドーパント型を用いる。
【００２９】
図３を参照して、適切な方法で、電荷トラップ絶縁体１１４上にポリシリコンがデポジションされる。ポリシリコンの代わりに、ドープされたポリシリコンまたはドープされた非晶質シリコンを用いてもよい。一実施例では、ポリシリコン層１１６は（電荷トラップ絶縁体１１４上に）約５００オングストロームから約６０００オングストロームの厚さを有する。別の実施例では、ポリシリコン層１１６は、約１０００オングストロームから約４０００オングストロームの厚さを有する。さらに別の実施例においては、ポリシリコン層１１６は、約１５００オングストロームから約３５００オングストロームの厚さを有する。
【００３０】
図４を参照して、続いてポリシリコン層１１６が適切な方法でパターン化され、ポリシリコンのゲート／ワード線１１６を形成する。例えば、フォトレジスト（図示せず）をデポジションして、標準的なリソグラフィー技術を用いてポリシリコン層１１６の一部を覆い、その他の部分を露出するようにパターン化することができる。ポリシリコン層のこの露出した部分は、標準的な技術、例えば異方性エッチングを用いて除去される。
【００３１】
場合によっては、電荷トラップ絶縁体１１４の最上部の酸化物層１１４ｃにおける、ポリシリコンが除去された部分の直下の部分を、ポリシリコンのパターン化プロセスで除去してもよい。最上部の酸化物層１１４ｃの部分が除去されない、または部分的にしか除去されない場合には、ポリシリコンが除去された部分の直下の電荷トラップ絶縁体１１４の最上部の酸化物層１１４ｃを完全に除去するために、構造１１０を適切なエッチング工程の対象とすることができる。ウェットまたはドライエッチングが使用可能であるが、ウエットエッチングが好ましい。例えば、構造をフッ化水素酸の希釈溶液にさらすことができる。
【００３２】
図５を参照して、適切な手段、例えば化学気相蒸着法（ＣＶＤ）、ドライ酸化法、ウェット酸化法、または急速熱酸化法（rapid thermal oxidation）を用いて、パターン化されたポリシリコンのゲート／ワード線１１６に近接させて、絶縁材料層１１８を形成する。絶縁材料には、二酸化シリコン、窒化シリコン、ローＫ材料、酸窒化シリコン、フッ素ドープされたシリコンガラス（ＦＳＧ）、テトラエトキシシラン（ＴＥＯＳ）、リン添加酸化シリコンガラス（ＰＳＧ）、ホウ素リン添加酸化シリコンガラス（ＢＰＳＧ）、ホウ素リン添加テトラエトキシシラン（ＢＰＴＥＯＳ）などが含まれる。一実施例においては、ドライ酸化法、ウェット酸化法、または摂氏約７５０度から約１１００度における急速熱酸化法のいずれか一つによって、パターン化されたポリシリコンのゲート／ワード線１１６の露出部分のまわりに酸化物層を成長させることができる。
【００３３】
場合によっては、ポリシリコンが除去された部分の直下の最上部の酸化物層１１４ｃの一部を除去する際に、パターン化されたポリシリコンのゲート／ワード線１１６の残り部分の直下にある最上部の酸化物層１１４ｃの一部分をも除去することができる。この現象はコーナーアンダーカットと呼ばれる。パターン化されたポリシリコンのゲート／ワード線１１６の露出部分のまわりに酸化物絶縁材料層１１８を成長させたときは、コーナーアンダーカットの問題は最小化され、および／またはなくなる。
【００３４】
一実施例において、絶縁材料層１１８は、約５０オングストロームから約３５０オングストロームの厚さに形成される。他の実施例においては、絶縁材料層１１８は、約７５オングストロームから約３２５オングストロームの厚さに形成される。さらに他の実施例においては、絶縁材料層１１８は、約１００オングストロームから約３００オングストロームの厚さに形成される。
【００３５】
図６を参照して、適切な任意の手段、例えばＣＶＤ、ドライ酸化法、ウェット酸化法、または急速熱酸化法を用いて、構造１１０上に、別の絶縁材料層１２０を形成する。上述のように、絶縁材料には、二酸化シリコン、窒化シリコン、ローＫ材料、酸窒化シリコン、ＦＳＧ、ＴＥＯＳ、ＰＳＧ、ＢＰＳＧ、ＢＰＴＥＯＳなどが含まれる。この第２の絶縁材料は、第１の絶縁材料と同じでもよいし、異なっていてもよい。ＣＶＤ法には、低圧化学気相蒸着（ＬＰＣＶＤ）、プラズマ・エンハンスド化学気相蒸着（ＰＥＣＶＤ）などが含まれる。例えば、酸化物絶縁材料層１２０は、シラン（silane）とN2Oを用いて、温度摂氏約７００度から約９００度で、ＬＰＣＶＤ法によってデポジションされる。図５，図６には、２つの絶縁材料層の形成が示されているが、これらの絶縁材料層のうち一つのみを形成すればよい。これについては後述する。
【００３６】
一実施例において、ＯＮＯ電荷トラップ絶縁体が用いられる実施例においては、絶縁材料層１２０は、最上部の酸化物層１１４ｃの厚さに対して約２０オングストロームの範囲内の厚さを有する。他の実施例において、ＯＮＯ電荷トラップ絶縁体が用いられる実施例においては、絶縁材料層１２０は、最上部の酸化物層１１４ｃの厚さに対して約１０オングストロームの範囲内の厚さを有する。さらに他の実施例において、ＯＮＯ電荷トラップ絶縁体が用いられる実施例においては、絶縁材料層１２０は、最上部の酸化物層１１４ｃの厚さとほぼ同じ厚さを有する。
【００３７】
一実施例において、絶縁材料層１２０は、約３０オングストロームから約２５０オングストロームの厚さに形成される。他の実施例において、絶縁材料層１２０は、約４０オングストロームから約２２５オングストロームの厚さに形成される。さらに他の実施例において、絶縁材料層１２０は、約５０オングストロームから約２００オングストロームの厚さに形成される。
【００３８】
図７を参照して、第２ポリシリコン層１２２が構造１１０上にデポジションされる。ポリシリコンの代わりに、ドープされたポリシリコンまたはドープされた非晶質シリコンを用いてもよい。ポリシリコン層１２２は、パターン化された第１ポリシリコン層１１６および酸化物層によって形成されたトレンチを充填する。
【００３９】
図８を参照して、構造１１０は、ブランケット（全体的な）ウェットまたはドライエッチングおよび化学機械研磨（ＣＭＰ）を含む、任意の適切な技術を使用して平坦化される。構造１１０は平坦化、つまり第２絶縁材料１２０または第１絶縁材料１１８まで薄くされる。選択的に、ハードマスク（図示せず）を第２ポリシリコン層１２２上に形成することもできる。このハードマスクはコア領域では除去され、続いて構造１１０をＣＭＰ処理して、周辺領域ではなく、コア領域内の第２ポリシリコン層１２２の一部を平坦化、つまり除去する。
【００４０】
図９を参照して、第２絶縁材料１２０および／または第１絶縁材料１１８の残りの部分（もしあれば）を構造１１０から除去して、最初に形成されたポリシリコン層１１６および第２のポリシリコン層１２２を露出させる。結果としての構造１１０は、平坦であるか、または実質的に平坦である（コア領域において）。最初に形成されたポリシリコン層１１６および第２ポリシリコン層１２２は、続いて不揮発性メモリセルのコントロールゲート／ワード線を形成する。
【００４１】
第２絶縁材料１２０および／または第１絶縁材料１１８の残りの部分は、ブランケット（一様な）ウェットエッチング法を用いて除去できる。エッチング液（etchant）は、酸化物とポリシリコン（またはドープされた非晶質シリコン）との間で適切な選択性を持つように選択される。つまり、エッチング液の選択性により、ポリシリコンを実質的に除去／劣化させずに、絶縁材料を除去／溶解させるのである。
【００４２】
一実施例において、第２ポリシリコン層１２２は、約５００オングストロームから約６０００オングストロームの厚さを有する。他の実施例において、第２ポリシリコン層１２２は、約１０００オングストロームから約４０００オングストロームの厚さを有する。さらに他の実施例において、第２ポリシリコン層１２２は、約１５００オングストロームから約３５００オングストロームの厚さを有する。
【００４３】
最初に形成されたポリシリコン層１１６の各ゲート／ワード線は、第２のポリシリコン層１２２のゲート／ワード線に近接している。つまり、最初に形成されたポリシリコン層１１６のゲート／ワード線は、第２のポリシリコン層１２２のゲート／ワード線と交互に配置されている。これに関して、「近接」とは、ゲート／ワード線がお互いに隣り合っていることを意味するが、それらを分離する層（単数または複数）を有していてもよい（この場合、１以上の酸化物層）。
【００４４】
図示していないが、構造１１０上にポリシリコンゲート１１６および１２２が形成されたとき、ＳＯＮＯＳタイプのフラッシュメモリデバイスを完成させるためにさらなるプロセスを実行する。例えば、コアおよび周辺のソース／ドレイン領域およびゲートがドープされ、スペーサが形成され、サリサイド処理、ＳＯＮＯＳタイプのフラッシュメモリセルが完成、ゲート、高電圧ゲートおよび低電圧ゲートの選択などである。コア領域のゲートと周辺領域のゲートとは、同時に形成してもよいし、別個に形成してもよい。例えば、最初にコア領域にゲートを形成して、後から周辺領域に形成することができるし、または最初に周辺領域にゲートを形成して、後でコア領域に形成することもできる。さらに、周辺領域およびコア領域のそれぞれのなかで、個々のゲートを同時に形成してもよいし、別個に形成してもよい。ＳＯＮＯＳタイプのメモリセルは、単一ビットセルとして機能してもよいし、またはダブルビットセルとして機能してもよい。
【００４５】
図１０を参照して、場合によっては、図９に関して説明したように、構造１１０から第２絶縁材料１２０および／または第１絶縁材料１１８の残りの部分を取り除く際に、不所望に大きく第２絶縁材料１２０および／または第１絶縁材料１１８を除去してしまい、最初に形成されたポリシリコン層１１６および第２ポリシリコン層１２２の間にくぼみ１２４が残ってしまうことがある。従って、この場合には、平坦な構造は得られない。
【００４６】
図１１を参照して、くぼみ１２４を絶縁材料で充填してスペーサ１２６を形成することによって、少なくとも実質的に平坦な構造１１０が得られる。絶縁材料には、二酸化シリコン、窒化シリコン、ケイ酸塩（例えば、ＦＳＧ、ＴＥＯＳ、ＰＳＧ、ＢＰＳＧ、ＢＰＴＥＯＳ）、酸窒化シリコンなどが含まれる。窒化シリコンが好適な材料である。このスペーサは、絶縁材料を、例えばＣＶＤによってデポジションし、ＣＭＰまたはブランケット（一様な）ウェットエッチング法によって平坦化することで形成される。さらに、図示していないが、ＳＯＮＯＳタイプのフラッシュメモリデバイスを完成させるためにさらなるプロセスが実行される。
【００４７】
図９または１１のどちらか一つまたは両方を参照して、不揮発性メモリセルのコントロールゲート／ワード線（パターン化されたポリシリコン層１１６およびポリシリコン層１２２）が比較的互いに近接して配置されている。これによって、メモリ装置のコア領域は、従来の方法で製造されたメモリ装置（特にコア領域にＬＯＣＯＳを含んでいるメモリ装置）と比べて、最大で２倍のコントロールゲート／ワード線を収容することができる。これは、従来技術である図１のコア領域と、図９および１１のどちらかまたは両方に示されたコア領域とを比較すれば明白である。よって、場合によっては、本発明に従って製造された不揮発性メモリ装置は「倍密度」のコアゲートを持つ。
【００４８】
一実施例において、本発明に従って製造された、不揮発性メモリセルのコントロールゲート／ワード線（図９および１１のいずれかまたは両方のパターン化されたポリシリコン層１１６およびポリシリコン層１２２）は、それらの間に、約２５オングストロームから約６００オングストローム（約６００オングストロームより小さい）の間隔（スペース）を持つ。他の実施例において、本発明に従って製造された、不揮発性メモリセルのコントロールゲート／ワード線は、それらの間に、約１００オングストロームから約５５０オングストローム（約５５０オングストロームより小さい）のスペースを持つ。さらに、他の実施例において、本発明に従って製造された、不揮発性メモリセルのコントロールゲート／ワード線は、それらの間に、約１５０オングストロームから約５００オングストローム（約５００オングストロームより小さい）のスペースを持つ。
【００４９】
一般的に、半導体装置をスケーリングするとき、チャネル長が短くなり、ショートチャネル効果が確実に発生する。従って、２ビットメモリセルの場合、各ビットはトランジスタの異なった領域に記憶されているので、単一ビットトランジスタの場合よりも、ショートチャネル効果は一般的により早く発生する可能性がある。しかしながら、本発明のＳＯＮＯＳタイプのメモリ装置では、コア領域にＬＯＣＯＳがないので、ショートチャネル効果は最小化される。
【００５０】
以上、本発明を特定の好適な実施形態との関係において示し、説明してきたが、この明細書および添付の図面を読み、理解した当業者が、均等な代替物および修正を思いつくことは明白である。特に、上述の要素（アッセンブリ、デバイス、回路、その他）によって実行される様々な機能に関して、そのような要素を説明するのに用いられた用語（「手段」についてのすべての引用を含む）は、特にことわらない限り、本発明の実施例としてここに示された機能を実現する開示された構造と構造的に均等でないとしても、説明された要素の特定された機能を実現するすべての要素に対応する（つまり、機能的に均等である）ことを意図している。さらに、本発明の特定の特徴については、いくつかの実施形態のうちの一つとの関係においてのみ開示されているかもしれないが、そのような特徴は、必要に応じて、所定のまたは特定の応用用途において有利になるように、他の実施形態における一以上の他の特徴と組み合わせることができる。
【産業上の利用可能性】
【００５１】
本発明の方法は、不揮発性の半導体メモリの製造分野において利用可能である。特に、本発明の方法は、不揮発性のフラッシュメモリデバイス、例えばＥＥＰＲＯＭの製造に利用可能である。
【図面の簡単な説明】
【００５２】
【図１】従来技術であるＳＯＮＯＳタイプメモリ装置のコア領域の一部の断面図。
【図２】本発明の一態様における、ＳＯＮＯＳタイプメモリ装置を製造する途中のコア領域の一部の断面図。
【図３】本発明の他の態様における、ＳＯＮＯＳタイプメモリ装置を製造する途中のコア領域の一部の断面図。
【図４】本発明の他の態様における、ＳＯＮＯＳタイプメモリ装置を製造する途中のコア領域の一部の断面図。
【図５】本発明の他の態様における、ＳＯＮＯＳタイプメモリ装置を製造する途中のコア領域の一部の断面図。
【図６】本発明の他の態様における、ＳＯＮＯＳタイプメモリ装置を製造する途中のコア領域の一部の断面図。
【図７】本発明の他の態様における、ＳＯＮＯＳタイプメモリ装置を製造する途中のコア領域の一部の断面図。
【図８】本発明の他の態様における、ＳＯＮＯＳタイプメモリ装置を製造する途中のコア領域の一部の断面図。
【図９】本発明の一態様に従った、ＳＯＮＯＳタイプメモリ装置のコア領域の一部の断面図。
【図１０】本発明の他の態様における、ＳＯＮＯＳタイプメモリ装置を製造する途中のコア領域の一部の断面図。
【図１１】本発明の他の態様に従った、ＳＯＮＯＳタイプメモリ装置のコア領域の一部の断面図。
【図１】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【手続補正書】
【提出日】平成15年11月10日(2003.11.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性半導体メモリ装置を形成する方法であって、
コア領域と周辺領域とを有する基板（１１２）上に、電荷トラップ絶縁体（１１４）を形成するステップと、
前記コア領域内の前記電荷トラップ絶縁体（１１４）上に、メモリセルゲートの第１組（１１６）を形成するステップと、
前記メモリセルゲートの第１組（１１６）の間の、少なくとも前記電荷トラップ絶縁体（１１４）の下側部分（１１４ａ，１１４ｂ）を除去することなく、前記メモリセルゲートの第１組（１１６）のまわりに絶縁材料層（１１８）を形成するステップと、
前記コア領域内において、前記電荷トラップ絶縁体（１１４）の少なくとも下側部分（１１４ａ，１１４ｂ）上に、メモリセルゲートの第２組（１２２）を形成するステップとを含み、
前記メモリセルゲートの第２組（１２２）の各メモリセルゲートは、前記メモリセルゲートの第１組（１１６）の少なくとも一つのメモリセルゲートと交互に配置され、前記メモリセルゲートの第１組（１１６）の各メモリセルゲートは、前記メモリセルゲートの第２組（１２２）の少なくとも一つのメモリセルゲートと交互に配置され、前記絶縁材料層（１１８）は交互に配置されたそれぞれのメモリセルゲートの間に配置されており、前記電荷トラップ絶縁体（１１４）の少なくとも下側部分（１１４ａ，１１４ｂ）は前記メモリセルゲートの第１組（１１６）および第２組（１２２）の下に配置されている方法。
【請求項２】
前記絶縁材料層（１１８）は約２５オングストロームから約６００オングストロームの厚さを有する、請求項１記載の方法。
【請求項３】
前記メモリセルゲートの第１組（１１６）を２つの二酸化シリコン層が取り囲む、請求項１または２記載の方法。
【請求項４】
前記メモリセルゲートの第１組（１１６）を形成する前に、前記コア領域に埋め込みビット線を形成するステップをさらに含む、請求項１、２または３記載の方法。
【請求項５】
LOCOSが前記コア領域に形成されないという条件を有する、請求項１、２、３または４記載の方法。
【請求項６】
不揮発性半導体メモリ装置内のコアゲート密度を高くする方法であって、
コア領域と周辺領域とを有する基板（１１２）上に電荷トラップ絶縁体（１１４）を形成するステップと、
前記コア領域内の前記電荷トラップ絶縁体（１１４）上に、メモリセルゲート／ワード線の第１組（１１６）を形成するステップと、
前記メモリセルゲート／ワード線の第１組（１１６）の間の、少なくとも前記電荷トラップ絶縁体（１１４）の下側部分（１１４ａ，１１４ｂ）を除去することなく、前記メモリセルゲート／ワード線の第１組（１１６）のまわりに二酸化シリコン層（１１８）を成長させるステップと、
前記二酸化シリコン層（１１８）上に、絶縁材料層（１２０）をデポジションするステップと、
前記メモリセルゲート／ワード線の第１組（１１６）の前記メモリセルゲート／ワード線の間の前記電荷トラップ絶縁体（１１４）の少なくとも下側部分（１１４ａ，１１４ｂ）の上、および前記絶縁材料層（１２０）上に、ポリシリコン層をデポジションするステップと、
前記コア領域内にメモリセルゲート／ワード線の第２組（１２２）を形成するために、前記基板を平坦化するステップとを含み、
前記メモリセルゲート／ワード線の第２組（１２２）の各メモリセルゲート／ワード線は、前記メモリセルゲート／ワード線の第１組（１１６）の少なくとも一つのメモリセルゲート／ワード線と交互に配置され、前記二酸化シリコン層（１１８）および絶縁材料層（１２０）は交互に配置されたそれぞれのメモリセルゲート／ワード線の間に配置されており、前記電荷トラップ絶縁体（１１４）の少なくとも下側部分（１１４ａ，１１４ｂ）は前記メモリセルゲート／ワード線の第１組（１１６）および第２組（１２２）の下に配置されている方法。
【請求項７】
前記メモリセルゲートの第１組（１１６）を形成する前に、前記コア領域に埋め込みビット線を形成するステップをさらに含む、請求項６記載の方法。
【請求項８】
前記二酸化シリコン層（１１８）は約５０オングストロームから約３５０オングストロームの厚さを有し、前記絶縁材料層（１２０）は約３０オングストロームから約２５０オングストロームの厚さを有する、請求項６または７記載の方法。
【請求項９】
前記平坦化するステップの後に、交互に配置されたメモリセルゲート／ワード線の間に窒化シリコンのスペーサ（１２６）を形成するステップをさらに含む、請求項６、７または８記載の方法。
【請求項１０】
前記電荷トラップ絶縁体（１１４）は、ONO三層絶縁体、酸化物／窒化物二層絶縁体、窒化物／酸化物二層絶縁体、酸化物／タンタル酸化物二層絶縁体、酸化物／タンタル酸化物／酸化物三層絶縁体、酸化物／ストロンチウム・チタン酸塩二層絶縁体、酸化物／バリウム・ストロンチウム・チタン酸塩二層絶縁体、酸化物／ストロンチウム・チタン酸塩／酸化物三層絶縁体、酸化物／ストロンチウム・チタン酸塩／バリウム・ストロンチウム・チタン酸塩三層絶縁体、および酸化物／酸化ハフニウム／酸化物三層絶縁体のうちのひとつを含む、請求項６、７、８または９記載の方法。
【国際調査報告】
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2005506692.tif 000023