(57)【要約】本発明に係るＦＩＦＯレジスタ（１０）は、一連のレジスタセル（１０．１，・・・，１０．ｍ）を備え、レジスタセルはデータ部（４０）と状態部（３０）とを有する。入力（２０）に供給されるデータ（Ｄｉｎ）が、レジスタセル内のデータ部（４０）を介して出力（５０）へシフトされる。各セルの状態部（３０）は、このセルのデータ部（４０）が有効なデータを含んでいるかどうかを示す。セルの状態部は、状態入力（３２）と、状態出力（３３）と、クロック入力（３１）とに結合された制御ユニット（３７）を備え、状態入力および状態出力に結合された充電制御素子（３５，３６）を制御し、かつ、データ部（４０）を制御する出力クロック信号（ＣＬｉ）を生成する。状態部（３０）の状態出力（３３）と、その次の３０’の状態入力（３２’）は、共通の容量性ノード（３３）を共有する。
2005530237.tif 000002
【特許請求の範囲】
【請求項１】
一連のレジスタセルを備えたＦＩＦＯレジスタであって、
レジスタセルは、データ部と、状態部とを備え、入力に供給されるデータが、レジスタセル内のデータ部を介して出力へシフトされ、各セルの状態部は、このセルのデータ部が有効なデータを含んでいるかどうかを示しているとともに、前記セルの前記状態部は、
入力クロック信号を受信するクロック入力と、
入力状態信号を受信する状態入力と、
出力状態信号を供給する状態出力と、
出力クロック信号を供給するクロック出力と、
状態入力に結合された第１充電制御素子と、
状態出力に結合された第２充電制御素子と、
前記状態入力と、前記状態出力と、前記クロック入力とに結合され、前記出力クロック信号を生成する制御ユニットであって、この出力クロック信号は、前記充電制御素子および前記データ部を制御する、制御ユニットと、を備え、
状態部の状態出力は、その次の状態入力と、動的な記憶のために、ノードを共有する、ことを特徴とするＦＩＦＯレジスタ。
【請求項２】
前記制御ユニットは、前記入力状態信号および前記出力状態信号を合成し、かつ、これらの信号に応じて第２合成ユニットに中間信号を供給する、第１合成ユニットを備え、前記第２合成ユニットは、前記中間信号を前記入力クロック信号と合成し、前記出力クロック信号を生成する、ことを特徴とする請求項１に記載のＦＩＦＯレジスタ。
【請求項３】
前記セルの前記データ部は、データ入力と、データ出力と、前記出力クロック信号を前記状態部の前記クロック出力から受信するクロック入力と、を備え、
前記データ出力は、第１チェーンを介して第１電圧線に、第２チェーンを介して第２電圧線に結合され、
前記第１チェーンは、前記データ入力に制御される第１半導体素子および前記クロック入力に制御される第２半導体素子の主電流路を備え、
前記第２チェーンは、前記データ入力に制御される第３半導体素子および前記クロック入力に制御される第４半導体素子の主電流路を備える、ことを特徴とする請求項１に記載のＦＩＦＯレジスタ。
【請求項４】
前記セルの前記データ部は、次のデータ部と、データを記憶するために、容量性ノードを共有することを特徴とする請求項１に記載のＦＩＦＯレジスタ。
【請求項５】
デジタル信号プロセッサであって、
第１機能ユニットと、
第２機能ユニットと、
前記第１および第２機能ユニットの間でデータを伝送する、前記請求項のいずれかに記載のＦＩＦＯレジスタと、
を備えることを特徴とするデジタル信号プロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＩＦＯレジスタに関する。
【背景技術】
【０００２】
このようなレジスタは、データ処理やデジタル信号処理に広く使用され、バッファ記憶装置を提供している。このようなＦＩＦＯレジスタは、米国特許第３，９５３，８３８号に記載されている。この明細書に開示されているＦＩＦＯレジスタは、ＭＯＳゲートを介して互いに結合されたレジスタのチェーンを備えている。データは、レジスタのチェーンを通してリップルされる。このため、ＭＯＳゲートが制御ユニット内のワンショットデバイスによって制御される。制御ユニットは、ワンショットデバイスを制御する合成ロジックと、チェーン内の対応レジスタの状態（一杯か空か）を記憶する状態レジスタと、を更に備える。合成ロジックは、次の制御ユニットのワンショットデバイスの出力、前の制御ユニットのワンショットデバイスの出力、状態レジスタの状態信号および前の制御ユニットの状態信号に応じて、ワンショットデバイスを制御する。相互に続く制御ユニットは、５本の信号線を介して互いに結合される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、レジスタのチェーンを比較的簡素な手段で制御するＦＩＦＯレジスタを提供することである。本発明によると、請求項１に記載のＦＩＦＯレジスタが提供される。
【課題を解決するための手段】
【０００４】
本発明に係るＦＩＦＯレジスタにおいて、チェーン内のレジスタは、その次のレジスタと共有される容量性ノードに各レジスタの状態を動的に記憶する状態部を有する。制御信号が供給され、対応するデータレジスタおよび充電制御素子を制御して、その前のレジスタと共有する容量性ノードの放電およびその次のレジスタと共有する容量性ノードの充電を行う。制御信号は、中央クロック信号で同期された制御ユニットで生成され、これは、前のレジスタと共有する容量性ノードと、次のレジスタと共有する容量性ノードとに結合される。これにより、チェーン内のレジスタの状態部が、共有された容量性ノードを介して互いに結合され、かつ共通のクロック発生器に結合されているだけの非常に簡易な構造が可能となる。これは、チェーン内のレジスタの制御を容易にして、ゲートの数を減少させ、かつ制御を高速化することができる。
【０００５】
請求項２の実施形態では、第１合成ユニットの制御ユニットが、まず、入力において有効なデータが存在し、かつ、対応するデータレジスタの状態がフリーかどうかを示す状態信号を生成する。したがって、データレジスタおよび充電制御素子を制御する出力クロック信号を得るために、この１つの信号を、第２合成ユニットの中央クロック信号と同期させなければならないだけである。
【０００６】
請求項３に記載の実施形態は、セルのデータ部についても、少数のゲートを必要とするだけであるという利点を有する。
【０００７】
これは、請求項４の実施形態に従ってデータを容量的に記憶することを可能にし、ゲートを更に減少させることができる。
【０００８】
本発明に係るＦＩＦＯレジスタは、ＦＩＦＯが、データを生成する機能ユニットとデータを消費する機能ユニットの間でデータのバッファを行う役目を果たす、デジタル信号プロセッサにおいて、有利に使用することができる。
【発明を実施するための最良の形態】
【０００９】
図１は、一連のｍ個のレジスタセル１０．１，・・・，１０．ｍを備えるＦＩＦＯレジスタを示している。レジスタセル１０．１，・・・，１０．ｍは、データ部４０と、状態部３０とを備える。入力２０に供給されるデータＤｉｎが、レジスタセル１０．１，・・・，１０．ｍのデータ部４０を介して出力５０へシフトされる。各セル１０．１，・・・，１０．ｍの状態部３０は、このセルのデータ部４０が有効なデータを含んでいるかどうかを示す。
【００１０】
図２においてより詳細に示されている状態部３０は、
入力クロック信号ＣＬを受信するクロック入力３１と、
入力状態信号ＶＤｉ−１を受信する状態入力３２と、
出力状態信号ＶＤｉを供給する状態出力３３と、
出力クロック信号ＣＬｉを供給するクロック出力３４と、
状態入力３２に結合された第１充電制御素子３５と、
状態出力３３に結合された第２充電制御素子３６と、
制御ユニット３７と、
を備える。
【００１１】
制御ユニット３７は、状態入力３２と、状態出力３３と、クロック入力３１とに結合される。これは、出力クロック信号ＣＬｉを生成し、この出力クロック信号は、充電制御素子３５，３６およびデータ部４０を制御する。
【００１２】
状態部３０の状態出力３３と、その次の３０’の状態入力３２’は、動的な記憶のための容量性ノード３８を共有する。ノード３８の容量は、例えば状態出力３３と状態入力３２’の間の接続の寄生容量により実現され、例えば約１０〜数１０ｐＦとしてもよい。この実施形態においては、状態部３０は、反転されたクロック信号／ＣＬｉを生成するインバータ３９を備える。あるいは、反転された信号／ＣＬｉは、データ部で生成してもよい。
【００１３】
図３は、図２の状態部の第１の実施形態を示している。この図において、図２の要素に対応する要素は、同一の参照番号を有する。図３の実施形態においては、充電制御素子３５および３６は、半導体スイッチング素子の形で、それぞれｐチャネルおよびｎチャネルＦＥＴによって実現される。導通状態にあると、スイッチ３５はノード３２を陰性の電圧源に接続し、スイッチ３６はノード３３を陽性の電圧源に接続する。
【００１４】
ｎチャネルＦＥＴは、反転素子３６ａにより制御ユニット３７に結合される。あるいは、電流源を充電制御素子として用いることもできる。示された実施形態においては、制御ユニット３７は、入力状態信号ＶＤｉ−１および出力状態信号ＶＤｉを合成し、かつ、これらの信号に応じて第２合成ユニット３７ｃに中間信号Ｉｓを供給する、第１合成ユニット３７ａ，３７ｂを備える。第２合成ユニット３７ｃは、中間信号Ｉｓを入力クロック信号ＣＬと合成し、出力クロック信号ＣＬｉを生成する。第１合成ユニットは、第ｉ番目のセル１０．ｉの状態が空の場合に限り、出力状態信号ＶＤｉを反転し値“１”を持つ信号を生成する反転素子３７ａを備える。第１合成ユニットは、第ｉ番目のセルが空であり、かつ、その入力に有効なデータが提示されている場合に限り、値“０”を持つ中間信号Ｉｓを生成するＮＡＮＤゲート３７ｂを更に備える。
【００１５】
図４は、第２合成ユニット３７ｃをより詳細に示している。これは、同期素子の役目を果たすラッチ３７ｄと、インバータ３７ｅと、ＮＯＲゲート３７ｆと、を備えている。ラッチ３７ｄは、入力３７ｄ２に示されたクロック信号ＣＬの値がローの場合、入力３７ｄ１に示された中間信号Ｉｓを伝送する。ＮＯＲゲート３７ｆは、ラッチ３７ｄの出力３７ｄ３における値が“０”で、かつクロック信号ＣＬが“０”の値を持つ場合に限り、値“１”を出力する。
【００１６】
ラッチ３７ｄは、好ましくは図５で示すように実施される。ここで、出力値は、出力３７ｄ３とＮＯＲゲート３７ｆの入力との間の接続の寄生容量に、電荷として動的に記憶される。動的な記憶は、構成要素の数を少なくさせる。しかしながら、ラッチの出力値を静的に記憶することも可能である。ラッチ３７ｄは、ｐチャネルＭＯＳＦＥＴ３７ｄ５と、ｎチャネルＭＯＳＦＥＴ３７ｄ６と、クロック信号ＣＬを反転するインバータ３７ｄ４と、を備える。各制御ユニット３７に別々のインバータ３７ｄ４および３７ｅを用いる代わりに、反転されたクロック信号／ＣＬを外部から供給することもできる。これは、構成要素の数を減少させるか、あるいは接続の数を減少させるかの選択次第である。
【００１７】
図６は、図３および図４の実施形態の代替案を示している。この図において、図３および図４の実施形態に対応する要素は、１００高い参照番号を有している。この代替案における第１合成ユニットは、ＡＮＤゲート１３７ｂと、インバータ１３７ａとを備える。第２合成ユニットは、ラッチ１３７ｄと、ＡＮＤゲート１３７ｆとを備える。
【００１８】
当業者には、多くの更なる変形が可能である。例えば、有効なデータが“１”で表されるのではなく“０”で表される変形を、充電制御素子３５および３６を交換し、反転ゲート１３７ａをＶＤｉ入力とゲート１３７ｂの間の代わりにＶＤｉ−１入力とゲート１３７ｂの間に含ませることにより、実現することもできる。
【００１９】
図７は、セルのデータ部４０における記憶素子の実現を示している。データ部４０は単一の記憶素子を含むこともできるが、好ましくは複数の記憶素子を含む。好ましくは、複数とは、８、１６または３２などの２のべき乗である。
【００２０】
これは、データ入力４１と、データ出力４２と、状態部３０のクロック出力３４からの出力クロック信号ＣＬｉを受信するクロック入力４３と、を備える。データ出力４２は、第１チェーンを介して第１電圧線＋に、第２チェーンを介して第２電圧線−に結合される。第１チェーンは、データ入力４１により制御される第１半導体素子４４およびクロック入力４３により制御される第２半導体素子４５の主電流路を備える。第２チェーンは、データ入力４１により制御される第３半導体素子４６およびクロック入力４３により制御される第４半導体素子４７の主電流路を備える。インバータ４８が、クロック信号ＣＬを反転する役目を果たす。その代わりに、反転されたクロック信号を中央で生成してもよい。
【００２１】
図７に示される実施形態において、セルのデータ部４０は、データを記憶するための容量性ノード４２を、次のセルのデータ部と共有する。ノードの容量は、２つの連続するデータ部４０の間の接続の容量値により実現させてもよいが、明確な容量手段を追加してもよい。このように実現された動的な記憶は、必要なゲート数の観点からして好ましいものである。しかしながら、代わりに、例えばクロス結合された一対のＯＲゲートにより、記憶を静的に実現することもできる。
【００２２】
図８は、上述のような本発明に係る、第１機能ユニット６０と、第２機能ユニット７０と、ＦＩＦＯレジスタ１０とを備え、第１および第２機能ユニットの間でデータ伝送を行うデジタル信号プロセッサを示している。
【００２３】
ここで、本発明に係るＦＩＦＯレジスタの動作を、図９を参照して説明する。
【００２４】
時間ｔ０にて、出力信号ＶＤｉは“０”であると仮定する。これは、この状態部が属するセルに有効なデータが記憶されていないことを意味する。ｔ０では、更に、ＶＤｉ−１＝“０”が、前のレジスタセルによって、または、ＦＩＦＯレジスタの入力において有効なデータが示されていないことを示す。この場合、中間信号Ｉｓは、“１”の値をとり、これは、有効なデータが入力に出現し、かつ、セルが空である、という条件が“偽”であることを意味する。
【００２５】
図９に示すように、時間ｔ０’では、ｔ０とｔ１の間で、ＶＤｉ−１の値が“０”から“１”に変化する。ほぼ同時に、中間信号の値が“１”から“０”に変化する。第２合成ユニットは、クロック信号が“０”の場合にのみ入力値を伝送することから、第２合成ユニットの出力信号Ａは“１”のままとなる。よって、信号ＣＬｉは“０”のままとなり、充電制御素子３５および３６が、ディセーブルのままとなる。これにより、状態部は、ＶＤｉ−１とＶＤｉの状態を変えない。
【００２６】
時間ｔ１にて、クロック信号ＣＬは、“０”の値をとる。この値により、ラッチ３７ｃは、中間信号Ｉｓの値をその出力に伝送させ、したがって信号Ａも“０”となる。ここで、ＮＯＲゲート３７ｆの他の入力における反転クロック信号が“１”の値を有するため、出力クロック信号ＣＬｉは、まだ“０”のままとなる。
【００２７】
時間ｔ２において、反転されたクロック信号が“０”となり、ＮＯＲゲート３７ｆの出力信号ＣＬｉを“０”から“１”に変化させる。これは、データ部のＭＯＳトランジスタ４５および４７を導通させる。入力データ４０がロジック“１”の場合、データ入力４１に結合された第１チェーン内の半導体素子４４はブロックされ、一方でデータ入力４１に結合された第２チェーン内の半導体素子４７は導通状態になる。入力データが“０”の場合、半導体素子４４は導通状態であり、半導体素子４７は非導通状態である。これは、入力４１に存在するデータＤｉ−１が、反転された形でデータ出力４２にコピーされる効果を有する。ＦＩＦＯが偶数のセルを備える限り、データがそのオリジナルの形で出力に供給される。出力クロック信号ＣＬｉの値“１”は、充電制御素子３５に、更に入力ノード３２の放電を行わせ、これにより入力での信号有効データＶＤｉ−１は“１”から“０”に変化する。これは更に、充電制御素子３６に、容量性ノード３３の充電を行わせ、セルのデータ部にて有効なデータが利用可能であることを示す。それとともに、中間信号が“０”から“１”に変化する。
【００２８】
時間ｔ３にて、クロック信号ＣＬが“１”から“０”に変化する。これは、中間信号の電流値“１”が、ラッチ３７ｄの出力に伝送され、信号Ａも“０”から“１”に変化するという効果を有する。その結果、出力クロック信号ＣＬｉが、“１”から“０”変化し、これにより、出力４２および３３のそれぞれに上書きすることなく、このセルの前のセルが、新しいデータＤｉ−１をデータ部４０の入力ノード４１に、無事供給することができ、新しい有効データ信号ＶＤｉ−１を状態部の入力３２に、無事供給することができる。
【００２９】
図１０は、第１セル１０．１の状態部３０に結合された入力ステージ５０を示している。入力ステージは、クロックＣＬがローの期間中に、ライト信号ＷＲを外部データソースから状態入力３２に選択的に伝送する役目を果たす。このようにして、第１スイッチ３５が導通モードである間に、アクティブなハイ信号が状態入力３２に示されることを防ぐ。
【００３０】
図１０に示される実施形態において、入力ステージは、ライト信号ＷＲを入力状態信号ＶＤ０と合成する第１合成素子５１を備える。合成素子５１のロジックハイ出力信号は、ＦＩＦＯ１０の第１のロケーションが空であること、およびライト信号ＷＲがアクティブであることを示す。この入力状態信号ＶＤ０は、外部データソースに対して、ＦＩＦＯ１０に新しいデータを書き込むための余地があるかどうかを示すという役目も果たす。示された実施形態において、合成素子５１の出力は、ラッチ５２のデータ入力Ｄに結合され、ラッチ５２は、クロックＣＬに結合された制御入力を更に有する。状態入力は、第１可制御スイッチング素子５３の主電流路と、第２可制御スイッチング素子５４の主電流路と、を介して第１電圧線＋に結合される。ラッチ５２の反転出力／Ｑは、第１可制御スイッチング素子５４を制御する。第２可制御スイッチング素子５４は、クロック信号ＣＬで制御される。
【００３１】
図１０の回路の動作を、図１１を用いて説明する。
【００３２】
図示されるように、信号ＦＬ（＝ＶＤ０）が、時間間隔ｔ０−ｔ１において“１”から“０”に変化する。これは、外部データソースに対し、ロケーションが現れたことを示す。外部データソースは、ここで時間間隔ｔ１−ｔ２においてライト信号ＷＲを設定する。その結果、合成素子５１は、ロジックハイ出力信号をラッチのＤ入力に生成する。ラッチ５２は、クロック信号ＣＬが“１”である時間間隔の間はトランスペアレントになっており、これによりラッチの反転出力／Ｑが、時点ｔ２からロジックローの値をとる。これは、第１可制御スイッチング素子５３が、時点ｔ２において導通状態となるという結果をもたらす。しかしながら、他の可制御スイッチング素子５４は、ｔ３にてクロック信号が論理的にローとなるまで、非導通ステージのままとなる。第１セル１０．１の状態部３０の状態入力３２が、次いで充電される。これは、クロック信号ＣＬが論理的にハイの値を有している場合の間隔の間のみ導通状態となるため、スイッチ３５の動作を妨げない。
【００３３】
図１２は、最後のレジスタセル１０．ｍの有効なデータ信号ＶＤｍを受信する入力を有する制御部を備えた出力ステージ８０を示している。出力ステージは、ラッチ８１と、クロック信号ＣＬｏを生成するＡＮＤゲート８２と、放電素子８３と、を備える制御部を有する。これは、クロック信号ＣＬｏで制御される１つまたは複数のデータレジスタ８５を備えるデータ部８４をさらに備える。
【００３４】
図１３は、出力ステージの動作を模式的に示している。期間ｔ０〜ｔ１においては、クロック信号のハイの値が放電素子８３を導通状態に保っているため、信号ＶＤｍが値“０”に維持される。期間ｔ１〜ｔ２では、放電素子８３はもはや導通状態ではないので、ノード３３ｍを、最後のレジスタセル１０．ｍの第２充電制御素子３６ｍにより充電することができる。この例では、時間間隔ｔ１〜ｔ２において信号ＶＤｍが“１”の値をとると仮定する。ｔ１〜ｔ２にて、ラッチ８１の出力信号は、信号ＶＤｍに対してトランスペアレントであり、また、“１”の値を持つ。クロック信号ＣＬｏは、“０”のままとなる。次の時間間隔ｔ２〜ｔ３において、ラッチは非トランスペアレント状態であり、したがってその出力信号Ｑは“１”のままとなる。クロック信号ＣＬの“０”から“１”への変化は、ｔ２における出力クロック信号ＣＬｏを変化させる。この変化において、最後のセル１０．ｍのデータ部に動的に記憶されているデータは、データ部８４に記憶される。
【００３５】
本発明の保護の範囲は、本明細書に記載の実施形態に限定されないことに留意されたい。本発明の保護の範囲は、請求項における参照番号によっても限定されない。‘備える’という語は、請求項にて述べられるもの以外の要素を除外しない。要素に先行する‘１つの’という語は、これらの素子が複数であることを除外しない。本発明の手段形成の部分は、両方とも、専用のハードウェアの形、またはプログラムされた汎用のプロセッサの形で実施することができる。本発明は、それぞれの新しい特徴、または特徴の組合せに存在する。
【図面の簡単な説明】
【００３６】
本発明のこれらおよび他の態様は、図面を参照してより詳細に述べられる。
【図１】図１は、ＦＩＦＯレジスタを模式的に示している。
【図２】図２は、図１のレジスタのセルの状態部をより詳細に示している。
【図３】図３は、図２の状態部の第１の実施形態を示している。
【図４】図４は、図３の状態部の一部を示している。
【図５】図５は、図４の一部の可能な実施を示している。
【図６】図６は、状態部の一部の第２の実施形態を示している。
【図７】図７は、データ部の一部の実施形態を示している。
【図８】図８は、本発明に係るＦＩＦＯレジスタを用いたデジタル信号プロセッサを模式的に示している。
【図９】図９は、状態部で発生する信号間の関係を示している。
【図１０】図１０は、入力部を示している。
【図１１】図１１は、入力部の動作を示している。
【図１２】図１２は、出力部を示している。
【図１３】図１３は、出力部の動作を示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2005530237.tif 000013
【図１２】
2005530237.tif 000014
【図１３】
2005530237.tif 000015
【国際調査報告】
2005530237.tif 000016
2005530237.tif 000017
2005530237.tif 000018