(57)【要約】３つか又は４つ以上のポートを有するプログラム可能スイッチ(10)であって、各ポートは、コントロールとアドレス指定とを共有するラインから切り離されたデータラインを有する。プログラム可能スイッチ(10)は、コントロール及びアドレス信号を受け入れてデシリアル化する内部論理制御部(20,22)と電子モジュール(12,14)とを含む。論理制御部(20,22)は、信号内におけるデータを、１つか又は複数の出力データラインに導く。データ及びコントロール及びアドレス指定のラインは切り離されているため、前記コントロールは、データを正確に導くために、データと同時に作動することができる。送信ユニットは、データの整合性と適正なタイミングとを保証するために、そのような動作に同期がとられなければならない。任意の入力から、任意か又は全ての出力へのデータ信号パスは、典型的には単一の論理ゲートか又はオン−トランジスタスイッチの遅延のみを有するように設計される。
2005525737.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも３つのポートを有するプログラム可能スイッチであって、
各ポートに関連付けられたデータ入力信号接続部、及びデータ出力信号接続部と、
各ポートに関連付けられた切り離されたコントロール及びアドレス信号入力接続部、並びに切り離されたコントロール及びアドレス信号出力接続部と、
ポート間でデータ信号と前記コントロール及びアドレス信号との論理割り当てを行うための論理制御部
とを備え、
前記プログラム可能スイッチは、接続部内の前記コントロール及びアドレス信号上の情報から設定されることからなる、プログラム可能スイッチ。
【請求項２】
１つのポートにおけるデータ入力接続部と、他のポートにおける１つか又は複数のデータ出力接続部との間に構成された単一のスイッチを更に備え、
前記データ入力信号は、前記スイッチを通る時には、単一のオン−トランジスタスイッチか又はゲートの遅延だけを受けることからなる、請求項１に記載のプログラム可能スイッチ。
【請求項３】
１つのポートにおけるデータ入力接続部と、その他のポートにおける１つか又は複数のデータ出力接続部との間に構成された時間遅延バッファを更に備え、
前記データ入力信号は、前記スイッチを通る時には、数クロックサイクルの遅延だけを受けることからなる、請求項１に記載のプログラム可能スイッチ。
【請求項４】
前記データ入力、前記データ出力、前記コントロール及びアドレス入力、並びに前記コントロール及びアドレス出力の接続部は、シリアルデータを搬送するのに適する単一ラインである、請求項１に記載のプログラム可能スイッチ。
【請求項５】
前記データ入力、前記データ出力、前記コントロール及びアドレス入力、並びに前記コントロール及びアドレス出力の接続部は、それぞれが１つか又は複数のパラレルラインで構成される、請求項１に記載のプログラム可能スイッチ。
【請求項６】
前記データ入力、前記データ出力、前記コントロール及びアドレス入力、並びに前記コントロール及びアドレス出力の接続部は、それぞれが１つか又は複数の差動パラレルラインで構成される、請求項１に記載のプログラム可能スイッチ。
【請求項７】
論理制御部アービトレータと、
シリアルなコントロールか又はアドレス信号入力ストリームを、パラレル信号へと変換するデシリアライザと、
前記コントロール及びアドレス指定接続部から前記デシリアライザへの第１の電気的接続部と、
前記デシリアライザのパラレルな出力信号から前記論理制御部への第２の電気的接続部と、
前記論理制御部の制御下において、前記データ入力信号を、他のポートにおける選択されたデータ出力接続部に出力させることを可能にするための手段
とを更に備えることからなる、請求項１に記載のプログラム可能スイッチ。
【請求項８】
前記論理制御部は、コマンドとしてパラレル入力信号を復号化し、
前記コマンドは、ドアベル、ブロードキャスト、選択的なブロードキャスト、読み出しリクエスト、ポート選択、及びプライオリティのコマンドを含むことからなる、請求項７に記載のプログラム可能スイッチ。
【請求項９】
入力、出力、コントロール、及びアドレスの接続部であって、シリアル形式で及びパラレル形式で情報を搬送する該接続部を画定する複数の電子システムを含むバックプレーン相互接続アセンブリを更に備え、
前記情報は、前記バックプレーンで利用可能であり、
前記プログラム可能スイッチは、複数の前記データ接続部、及び前記コントロール及びアドレス接続部の入力と出力との両方に接続されることからなる、請求項１に記載のプログラム可能スイッチ。
【請求項１０】
プロセッサと、マイクロプロセッサのメモリと、キャッシュと、大容量記憶装置と、表示装置と、コントロールパネルと、プリンタ及びスキャナ及び計測電子機器及び通信システムとを含むシステムを構築するために使用されるものとを含む構成要素を備える、コンピュータシステム。
【請求項１１】
電子システムを互いに相互接続するための方法であって、
各々の電子システムに関連付けられたデータ入力信号接続部とデータ出力信号接続部とを受け入れるためのポートを画定するステップと、
１つのポートから別のポートへと前記データ信号を転送するステップと、
各々のポートに関連付けられたコントロール及びアドレス信号入力接続部を分離し、各々のポートに関連付けられたコントロール及びアドレス信号出力接続部を分離するステップと、
前記ポート間で前記データ信号と前記コントロール及びアドレス信号との論理割り当てを設定して実施するステップ
とを含む、方法。
【請求項１２】
１つのポートにおけるデータ入力接続部と、他のポートにおける１つか又は複数のデータ出力接続部との間に単一のバッファスイッチを構成するステップを更に含み、
前記データ入力信号は、前記スイッチを通る時には、単一のオン−トランジスタスイッチか又はゲートの遅延だけを実質的に受けることからなる、請求項１１に記載の方法。
【請求項１３】
１つのポートにおけるデータ入力接続部と、他のポートにおける１つか又は複数のデータ出力接続部との間に遅延バッファを構成するステップを更に含み、
前記データ入力信号は、前記スイッチを通る時には、数クロックサイクルの遅延だけを受けることからなる、請求項１１に記載の方法。
【請求項１４】
.
前記データ入力、前記データ出力、前記コントロール及びアドレス入力、並びに前記コントロール及びアドレス出力の接続部を、単一ラインとして構成するステップを更に含む、請求項１１に記載の方法。
【請求項１５】
前記データ入力、前記データ出力、前記コントロール及びアドレス入力、並びに前記コントロール及びアドレス出力の接続部を、各々が１つか又は複数のパラレルラインからなるものとして構成するステップを更に含む、請求項１１に記載の方法。
【請求項１６】
前記データ入力、前記データ出力、前記コントロール及びアドレス入力、並びに前記コントロール及びアドレス出力の接続部を、各々が１つか又は複数の差動パラレルラインからなるものとして構成するステップを更に含む、請求項１１に記載の方法。
【請求項１７】
論理制御部アービトレータを画定するステップと、
シリアルなコントロールか又はアドレス信号入力ストリームを、パラレル信号へとデシリアル化するステップと、
前記コントロール及びアドレス指定接続部を、前記デシリアライザへと、第１の電気的接続を行うステップと、
前記デシリアライザの前記パラレルな出力信号を、前記論理制御部へと、第２の電気的接続を行うステップと、
前記論理制御部の制御下において、前記データ入力信号が、他のポートにおける選択されたデータ出力接続部に出力されることを可能にさせるステップ
とを更に含む、請求項１１に記載の方法。
【請求項１８】
コマンドとして前記パラレル入力信号を復号化するステップを更に含み、
前記コマンドは、ドアベル、ブロードキャスト、選択的なブロードキャスト、読み出しリクエスト、ポート選択、及びプライオリティのコマンドを含むことからなる、請求項１７に記載の方法。
【請求項１９】
入力、出力、コントロール、及びアドレスの接続部であって、シリアル形式で及びパラレル形式で情報を搬送する該接続部を画定する複数の電子システムを含むバックプレーン相互接続アセンブリを画定するステップを更に含み、
前記情報は、前記バックプレーンで利用可能であり、
前記プログラム可能スイッチは、複数の前記データ接続部、及び前記コントロール及びアドレス接続部の入力と出力との両方に接続されることからなる、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチの制御に関し、特に複数ポートのクロスポイントスイッチの制御に関する。
【背景技術】
【０００２】
複数ポートのスイッチ、又は複数ポートのクロスポイントスイッチは、現代の通信システム内において、数がますます増加している。該通信システムは、電話通信、データ、音声、及び映像のネットワーク内に見られる電気的及び光学的装置を含む。該ネットワークは、インターネット上で急増し続けており、並びに、ビル、研究所、及び事務所の中に見られる、より小さなネットワーク内において急増し続けている。
【０００３】
これまで以上により速く、よりフレキシブルで、適応可能で且つスケーラブルなスイッチに対する必要性が、技術の発展における標準になっている。
【０００４】
クロスポイントスイッチに関する多くの特許が存在する。そのような特許のうちの１つは、1999年の11月9日に発行された、Hauser及びその他の者による、米国特許第５，９８３，２６０号である。この特許は、参照によって本明細書に組み込まれる。この特許は、セル（すなわちパケットか又はフォーマット化されたフレームであって、未処理データか又は汎用データに対してではない）を処理するために設計されたシステムレベルスイッチを開示する。該特許は、典型的なアドレス指定方式とコントロール方式とを説明していない。従って、該特許は下記に記載される既知の構成に依存する。この特許は、その業界における特許の典型的なものである。
【０００５】
クロスポイントスイッチを制御する既知の方法は、一般に２つのカテゴリに分類される。第１のカテゴリは、図１において示されるように、スイッチのアドレスとコントロールとを有するデータを多重化するためのものである。図２は、コントロールとアドレス指定とデータとの時分割を示す。すなわち、もしも例えば、４ポートのスイッチがあったとするならば、各ポートは、データが続くアドレスとコントロールとを搬送する単一のラインか、又はラインのセットを有するはずである。このシステムにおいては、アドレス及びコントロールが受け取られて、デシリアル化されて、解釈される。次に、そのデータは、指定された出力ポートへスイッチングされて、コントロール及びアドレス情報と共にそのデータが送られる。このようなシステムにおいては、アドレス及びコントロールをデータと区別できるようにする既知のプロトコルと、データが終了した時を決定するための幾つかの手段とがなければならない。そのようなパケット化か又はフォーマット化の技法、或いはプロトコルは、当該技術分野において周知であり、例えばイーサーネット、ＴＣＰ／ＩＰ、ＦＴＰ、及び当該技術分野において知られる多くの他のものを使用する。
【０００６】
上述の第１のタイプの制御の１つの制限は、アドレス及びコントロール情報をデシリアル化して、次いでデシリアライザ／再シリアライザのパスを通して出力するようにデータを導くための必要性によって生じるレイテンシである。例えば、２つのチャネルが異なるクロック速度で動作している場合には、そのデータは、デシリアル化され、次いで異なるクロック速度でシリアル化されなければならない。そのような動作は、レイテンシと呼ばれる固有の遅延を含む。
【０００７】
スイッチングのこの形態での他の欠点は、ボトルネック、及び／又は、記憶装置の必要条件を含む。例えば、パケット化されたクロスポイントスイッチは、現在送られているパケットを処理しなければならず、出力ポートが利用可能か又はそうでないかの決定をしなければならないという制限を有する。出力ポートが利用可能でない場合には、そのパケットは送られることができず、その完全なパスは出力パスが開くのを待たなければならならず、そのパケットは記憶されなければならない。
【０００８】
別の既知のスイッチ制御構成は、全てのポートをプログラムするために、クロスポイントスイッチの１つのプログラム入力パスを使用することを含む。これにより、全てのポートを、指示される通りにデータが流れるようにセットアップすることができる。図３は、この構成を表している。
【０００９】
この第２のタイプの制御構成の１つの制限は、任意の多くのＩ／Ｏボードからの離れた接続に対する必要性である。該Ｉ／Ｏボードは、クロスポイントスイッチを介してデータを送るか、又は受けることを望む可能性があるものである。システムのこれらのタイプは、通常、共有化されたバックプレーンのバスを必要とし、該バックプレーンのバスで、システムが、クロスポイントスイッチをアドレス指定して、セットアップすることができる。この単一プログラム入力パスはまた、ボトルネックとなる可能性があり、該単一プログラム入力パスは、クロスポイントスイッチが、あるコンフィギュレーションについてプログラムされることができ、且つ、次に異なるコンフィギュレーションについて後に再プログラミングされることができる速度を制限する。比較すると、第１のタイプの制御は、余分の入力が必要の無い状態でデータを伝送する同じ入力／出力ラインを通して成し遂げられる。
【特許文献１】米国特許第５，９８３，２６０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
スイッチのセットアップと、データスループットのレイテンシとを改善する必要がある。
【課題を解決するための手段】
【００１１】
上述の背景の説明を考慮して、本発明は、「クロスポイントタイプのスイッチ」の各ポートについて、データから切り離したコントロール／アドレスの双方向の交換を提供する。本明細書において、各ポートについてのコントロール及びアドレス指定からのこのデータの切り離しを、以下、「ファクタード・アーキテクチャ（factored architecture）」と呼ぶ。切り離されたデータラインとコントロール／アドレスラインとは、下記の利点を結果として生じる、全ポート間での情報交換を提供する。すなわち、
【００１２】
開放出力ポートに対応するリクエストをシークするために、複数のデータ転送リクエストを同時に評価することができる。
【００１３】
コントロール／アドレスのために使用される、データライン上の帯域幅が無い。何故ならば、これらのラインは切り離されているからである。
【００１４】
データ転送リクエストは、転送されている先行するリクエストからのデータと同時に評価されることができるため、セットアップ・レイテンシが零である。
【００１５】
つまり、データが転送されている間、続く転送のためのセットアップ情報が送られることができ、且つ、先行するデータ転送が完了した時には、新規のセットアップが直ちに成し遂げられることができるように、待ち続けることができる。
【００１６】
スイッチングに関連するコントロール及びアドレス情報が、スイッチ内で処理されないため、データ転送レイテンシを最小化することができる。従って、データは、単純に、１つの出力ポートか又は複数の出力ポートへと導かれることができ、デシリアラル化されること無くか又はラッチされること無く（処理遅延が無い状態で）通過させられることができる。高速クロック（好適実施形態においては、クロック速度は２ＭＨｚよりも高速）の時には、データの入力ラインとデータの出力ラインとの間にラッチが用いられる可能性がある。しかしながら、そのような例ですら、必要とされる遅延は、数クロックサイクルにわたるだけであり、通常は１０〜２０クロックサイクルとなる。
【００１７】
好適実施形態において、転送遅延を更に数ビット時間よりも少ない状態にまで低減するために、グローバルクロックを実装することができる。グローバルクロックを用いるそのようなアーキテクチャに要求される唯一の調整は、クロスポイントスイッチを介してデータを送信及び受信する物理的なシステムで、シリアライザでの転送クロックと、デシリアライザでの受信クロックとの間での位相遅延を考慮に入れることである。クロックの境界は、交差されないであろう。そのような好適実施形態において、本発明のクロスポイントスイッチは、入力データビットをクロック動作することなく出力ポートへと単純に導く。
【００１８】
最適化された性能を考慮にいれて、スイッチングされるシステム全体を通してのセットアップと、データのレイテンシとを最小化する。
【００１９】
各ポートに対する切り離されたデータラインと、コントロール／アドレスラインとの組み合わせは、（（他のマイクロプロセッサのような）他のシステム要素に注意して）ドアベルを鳴らすこと、メッセージング、読み出しリクエスト、及びマルチキャスト／ブロードキャストの動作（様々なシステム（一例はサーバ）における典型的な動作）の最適化を考慮に入れる。通常の（高速な）データ転送リクエストとはかなり異なるこれらの普通でない通信タイプのコマンドは、最小の帯域幅が消費されるチャネルに割り当てられることができる。該チャネルとはすなわち、コントロール／アドレスチャネルである。例えば、これらのコマンドは、指定された１つの動作か又は複数の動作を実行するために、コントロール／アドレス指定ラインを介してプログラムされることができ、スイッチ内で復号化されることができる。
【００２０】
本発明の別の利点は、コントロール及びアドレスラインに従ってルーティングされる、パケット化されたデータが、本発明のクロスポイントスイッチに対しては見えない組み込まれたプロトコルを頻繁に含むということである。従って、ＴＣＰ／ＩＰ、ＦＴＰ、イーサーネット、及び任意の他のタイプのより高度なインターネットフレーミング情報が、データに従って厳密に通過される。同様に、エンドユーザで、コントロールか又はアドレス指定が要求された場合には、本発明のクロススイッチによって識別された時には、そのようなコントロールか又はアドレス指定が、データラインか又はコントロールラインを介して送られることができ、エンドユーザで復号化されることができる。
【００２１】
本発明は、データ、及び該データと共にパラレルに送られるコントロール及びアドレス指定と同時に送ることができる複数のリクエストを提供する。データは、最大のデータスループットに対して効果的に「パイプライン化」される。「パイプライン」は、ここでは、続けざまに連続的に送られるデータのことを言う。更に、マルチキャストとブロードキャストとが、直接的に遂行され、本発明のクロスポイントスイッチを通した入力／出力チャネルは、例えば、プライオリティ伝送を処理するために、堅牢化されることができる、すなわち互いに鍵をかけられることができ、尚いっそうレイテンシを低減する。
【００２２】
本発明の更に別の利点は、内部クロスポイントスイッチの内部接続をオンザフライ式に変更させる能力である。すなわち、コントロール及びアドレスラインは、データと同時に変更されることができる。このような場合において、データの整合性を維持するために、送り側のシステムによって、データワードと、コントロール／アドレス指定との同期が処理されることができる。
【００２３】
好適実施形態において、少なくとも３つのポートが存在することができるが、他の好適実施形態においては、バックプレーンとハードウェア（ピン配列）とが収容できる限りの多くのポートが存在することができる。本発明によって、何百か又はそれより多くのポートを実装することができる。
【００２４】
下記の例示的な実施形態は、例示的な実施形態、図面、及び使用方法を参照して続けられるが、本発明は、これらの実施形態と使用方法とに制限されることを意図しないことが当業者であれば理解されよう。それどころか、本発明は、広範囲にまたがり、添付の特許請求の範囲内に記載されるものによってのみ画定されることが意図されている。
【００２５】
本発明の下記の説明は、添付図面に参照して行われる。
【実施例】
【００２６】
図４は、４つの入力／出力ポートを有するクロスポイントスイッチモジュール１０を示す。例えば、ポートＢは、データとＩＤＬＥとを処理する入力信号ラインと、コントロールとアドレス指定とを処理する分離された入力ラインとを示す。図４において示されるように、単一ポートについての接続部は、Ｃ／Ａ及びデータの入力及び出力接続部を含む。ここでのＩＤＬＥは、一実施形態において、データが送られる準備が整っていない時には、クロスポイントスイッチモジュール内において、ただクロック動作を維持するだけのために送られる充填データとしてか、又はタイミング信号として画定される。この実施形態において、クロック動作は、（ＩＤＬＥを含めた）連続したデータストリームから得られるため、分離されたクロックラインは提供されない。クロスポイントスイッチは、ＩＤＬＥのエッジ遷移か、又はデータのエッジ遷移からクロックを生成する。一実施形態において、下記で論じられるように、（データの内容とは無関係に）データか、又はＩＤＬＥが、適切なクロック動作を保証するエッジ遷移を常に提供する。そのような技法は、当該技術分野において周知である。例えば、位相同期ループは、所与のデータライン上の入力データに基づいてクロックに同期をとることができ、所与のデータは、実際のデータか又はＩＤＬＥ信号の安定したストリームを運ぶ。
【００２７】
図４において、コントロール及びアドレス（Ｃ／Ａ）及びデータの入力と出力とは、単一ラインとして示される。しかしながら、差動対か、又は他の同様の物理的なワイヤリングを使用して、情報ビットをシリアルに転送することができる。ここでの「クロスポイントスイッチモジュール」の語句は、次のことから「クロスポイントスイッチ」という言いまわしと区別される。すなわち、ここでの「モジュール」の使用は、図９に関して示されて説明される、実際の入力／出力の接続（１つのクロスポイントスイッチ）に加えてアービトレータ制御論理を実施する１つか又は複数の物理的なスイッチアレイと、プロセッサとを含む。
【００２８】
本発明の別の例において、コントロール及びアドレスラインは、１つのラインを含む。該１つのラインで、コントロール及びアドレス情報が、シリアルに受け取られる。しかしながら他の実施形態では、いくつかのパラレルラインが使用される。該パラレルラインにおいて、情報のうちの少なくともいくつかが、パラレル形式で転送され、情報のうちのいくつかがシリアル形式で転送される。遂行するためのプロトコルは、業界内において周知である。切り離されたクロックラインと、切り離された追加コントロールラインとは、いくつかの好実施形態において見られることができ、他の自己クロック動作システムは、ＩＤＬＥが送られる可能性が無いところで見られることができる。
【００２９】
図５は、クロスポイントスイッチモジュールへと配送される情報、及びクロスポイントスイッチモジュールから配送される情報の代表的なフォーマットの図を示す。図６は、本発明の一実施形態を介して大容量メモリ１４と通信するマイクロプロセッサシステム１２の一例を示す。そのＣ／Ａラインとデータラインとは、モジュールか又はシステムの１２と１４とにおいて、供給され、終端される。該１２と１４とが、情報を互いに送受し合う。ポートＢ内とポートＣ内とにおけるＣ／Ａラインが、クロスポイントスイッチモジュールに、２つのシステム１２と１４との間の接続を取り決めさせる。実際のデータストリームは、クロスポイントスイッチがそのフォーマットを理解することなく、これらの末端システムの仕様と制限とに関してフォーマットされることができる。例えば、ローカルな大容量メモリのアドレスをデータワード内に含むことができるか、或いは、インターネット通信において共通な「レイヤ５か又はレイヤ７」のフォーマットをデータワード内に収容する。そのデータは、例えば、データパス上において、特定の末端システムに依存して、フレームの開始と、フレームか又はパケットの終了と、エラーチェックとを有することができる。例えば、アドレス信号とコントロール信号とが組み込まれたイーサーネットパケットでは、該アドレス信号とコントロール信号とが、「データ」としてクロスポイントスイッチへと送られる。
【００３０】
図６において示されるように、各ポートが、Ｃ／Ａ信号とデータ信号とを送信及び受信するためのスイッチモジュール要件と、要求されるシリアル化及びデシリアル化、バファリング、及びクロック動作とに適合するインターフェース１６と１８とに接続する。物理的なシステムに対する論理的な結合を完全なものにする、必要な制御論理２０と２２とが存在する。該物理的なシステムは、この場合はシステム１２であって、マイクロプロセッサと、大容量メモリ１４とを含む。これらの２つのシステム間の典型的な情報交換は、大容量メモリにいくつかの記憶された情報を要求するマイクロプロセッサ１２を含むことができる。該マイクロプロセッサは、ポートＤのＣ／Ａラインを介して、クロスポイントスイッチモジュール内の（典型的にはマイクロプロセッサベースである）アービトレータ１９に指示して、ポートＤのデータラインを大容量メモリに接続しているポートＢの出力データラインへと導く。ポートＤ上及びポートＢ上のデータ信号は、大容量メモリによって受信されて、該データ信号が、該大容量メモリに対していくつかのアドレスブロック内のシステム１２情報に送り返すように指示する。読み出しリクエストが、ポートＢのＣ／Ａラインを介して大容量メモリへと送られるが、ローカルな大容量メモリ１４のアドレスは、この場合には、ポートＢのデータワード内に含まれる。他のシステムにおいて有利にするために、他の構成を使用することもできる。
【００３１】
図６は、既知の電気的なバックプレーン相互接続アセンブリにおいて見られる相互接続を表す。該バックプレーンは、入力、出力、コントロール、及びアドレスの接続部を画定する複数の電子システムに接続することができる。該接続部は、バックプレーンにおいて利用可能なシリアル形式で及びパラレル形式で情報を搬送する。そのプログラム可能なスイッチは、多数のデータ、コントロール、及びアドレスの接続の入力と出力との両方に接続され、任意の又は全ての電子システムと互いに相互接続するように構成されることができる。バックプレーンは、コンピュータシステムに接続することができる。該コンピュータシステムは、プロセッサとマイクロプロセッサのメモリとを含み、キャッシュ及び大容量記憶装置と、表示装置と、コントロールパネルと、プリンタと、スキャナと、計測電子機器と、通信システムとの動作を含む。
【００３２】
この実施形態において、グローバルクロック２１が、スイッチモジュールにおいて生成され、２３がマイクロプロセッサシステムへと、及び大容量メモリ１４へと提供される。１つのこの好適実施形態において、グローバルクロックは、データラインを介して、クロック及びデータ回復（ＣＤＲ）回路（２５）へと送られることができる。該クロック及びデータ回復（ＣＤＲ）回路（２５）では、ローカルクロックが、ローカルモジュールによって使用されるために取り出される。別の実施形態においては、グローバルクロックが、分離ピン２７を介して他のモジュールへと送られることができる。ＣＤＲ回路は、通常はクロックを同期させるための位相同期ループ（ＰＬＬ）を含む。
【００３３】
図７は、多くの異なるシステムをポイント・ツー・ポイントで相互接続するマルチポート化されたクロスポイントスイッチモジュールを示す。このような相互接続の数は、大規模システムのバックプレーンについて言うと、利用可能な空間とピン配列とによって制限される。注目すべきは、クロスポイントスイッチモジュールによって相互接続されたシステムのうちの１つが、別の本発明によるクロスポイントスイッチモジュールであることである。
【００３４】
図８は、細部を省いて、本発明の利点を示す。ここで、ライン３０におけるデータが受け取られ、後述のように、対応するイネーブル信号（ＥＮ１など）が真である時には、ＭＯＳＦＥＴ（トランジスタ）の３４を介して、直接的に送出される。データ入力信号からデータ出力信号への通過経路は、ラッチを含まず、ＦＩＦＯを含まず、それらラッチ及びＦＩＦＯを使用することに伴う再クロック動作遅延を含まない。従って、この実施形態においては、セットアップか又は論理決定による大規模な遅延は無い。注目すべきは、ＣＤＲ３５が存在し、クロック／データ回復論理３３が、データ入力信号か又はＩＤＬＥ信号を受信して、クロスポイントスイッチ電子回路によって使用されるためのクロック信号を取り出す。この場合には、内部クロスポイントスイッチクロックを維持するために、データ入力信号のソースが、常にＩＤＬＥ信号を送信するように指示される。全ての入力データ信号を受信する「ＯＲ」タイプの論理が存在することができ、そこからクロックが生成される。この作業を成し遂げるためのそのような電子回路は、当該技術分野において周知である。
【００３５】
２ＭＨｚか又はそれよりも速いクロック速度が使用される時には、ＣＤＲは、ＰＬＬに加えて、データが正確に同期がとられていることを保証するために、ラッチされたディレイを数段含むことができる。そのような設計は、当該技術分野においては周知である。一好適実施形態において、その遅延は、数クロックサイクルから２０か又はそれ位までのものとなる。
【００３６】
図９は、本クロスポイントスイッチモジュールの一好適実施形態における内部電子回路を示す。制御論理４２を介してスイッチング機能を制御するためにプログラムされた制御マイクロプロセッサ４０が存在する。制御論理４２が、後述の説明で示されるようにブロック図内の全てのその他のブロックに接続する。必要とされるペリフェラルタイプの機能はまた、ハードウェアとソフトウェアとの両方を含む。例えば、マイクロプロセッサへと、及びその他の電子回路へと提供されるようなローカルメモリ、ラッチ、割り込み、ソフトウェアトラップ、クロック、電力などは、説明はされるが示されていない。ブロック図は、「ｎ」ポートについてのＣ／Ａ及びＤＡＴＡの入力と出力とを含む。全ての「ｎ」ポートについての動作は、同一である（がしかしフレキシブルである）。従って、１つのポートについてのみ説明を行う。ポート（１）について、Ｃ／Ａ入力信号４４が、シリアルなビットの流れをパラレルなワード４８へと変換するデシリアライザに接続される。該パラレルなワード４８は、マイクロプロセッサによって読み込まれることができる。その情報は、例えば、物理的なクロスポイントスイッチ５２のトランジスタ５３を介して、ＤＡＴＡ 出力ポートＫ（Ｄ（Ｋ）ＯＵＴ）５５において出力されるようにデータＤＡＴＡ（１）を導くために、マイクロプロセッサに指示することができる。クロスポイントスイッチ５２のマトリクスの内部構成に従って、全てのＤＡＴＡ ＩＮライン、例えばＤ（１）は、各ＤＡＴＡ ＩＮ入力が任意のポートのＤＡＴＡ ＯＵＴラインの任意の１つか又はひとまとまりへと導かれることを可能にする物理的なスイッチのマトリクスに接続される。
【００３７】
Ｃ／Ａ出力ライン６０が存在する。そのＣ／Ａ出力ライン６０で、マイクロプロセッサが、パラレルに、各出力ポートについてパラレル−シリアル変換器６０をロードして、クロスポイントスイッチモジュールからＣ／Ａデータを送出する。
【００３８】
クロック動作に関して、ＲＥＦＣＬＫ７２を受け取るクロック回路７０が存在し、そこから、ＣＬＫが生成される。そのＣＬＫは、デシリアライザ４６と、シリアライザ６０と、クロスポイントスイッチモジュール内の他のアービトレータ及び処理論理とを駆動する。この場合には、ＤＡＴＡ（ｎ）は、データ信号からクロック信号を取り出してＲＥＦＣＬＫ７２を生成するために設計された論理７３に接続される。他の実施形態においては、前にも述べたように、グローバルクロックが、内部ＲＥＦＣＬＫとして、クロスポイントスイッチモジュールに接続されることができる。
【００３９】
図１０は、本発明によって利点となるように使用されることができる、Ｃ／Ａ（コントロール／アドレス）ラインにおける符号化の例を示す。これらはコマンドであり、該コマンドは、典型的には高速データ転送に関連付けられずに、ポートのコントロール／アドレスラインにおいて送られる情報に効果的に符号化される。ここで、送信ポートは、単一の７ビットアドレスを送ることができ、１２８の選択可能なアドレスのうちの１つを符号化する。データメッセージが個別アドレスのうちの全てか又はある特定グループに送られるように、マルチキャストアドレスが送られることができる。異なる実施形態において、１６、４８、８０、及び１２８ビットが使用される。ここでの各ビットは特定ポートを表わす。該特定ポートは、データを受け取るためのものである。しかしながら、ポートは、代替として、一実施形態において１０ビットワード内に符号化されることができる。ポート伝送コマンドは、一好適実施形態においては、８ビットを含むことができる。ここでの２ビットは、優先順位のためにあり、３ビットは、リクエストタイプを示すためのものである。残ったビットについて他の使用法を見出すことができる。
【００４０】
リクエストタイプは、３ビット内に含むことができる。すなわち、（０００）は、アドレスが続く、単一ポートのコマンドであり、（１０１）は、パラレルなデータのイミディエイトリクエストであり、（００１）は、ブロードキャストであり、（０１０）は、ポートシーケンスとその識別子とが続く、マルチキャストのリスト識別子であり、（０１１）は、マルチキャスト識別子が続く、マルチキャスト識別子コマンドであり、（１００）は、連続する８ビットアドレスが続く、マルチキャストコマンドである。
【００４１】
別の好適実施形態において、部分的なマルチキャストが発動される可能性がある前に、どれだけの数のポートが利用可能でなければならないかを尋ねる最小のキャストリクエストを送ることができる。
【００４２】
一好適実施形態において、上記でほのめかしたように、データライン上、及びパラレルなＣ／Ａライン上における情報は、クロスポイントスイッチに入力される。該クロスポイントスイッチでは、図９の内部プロセッサ４０（複数可）が、コントロール及びアドレスラインを解釈して、どこへ情報を導くべきかを決定し、送出ポートの利用可能性をチェックし、送出ポートが利用可能である時には要求されたコントロール情報とアドレス情報とを要求しているポートに送り、次いで要求されたコントロールとアドレスとデータとを適切な送出ポートへと出力する。アドレスは、典型的には、データについての相手先アドレスであるが、適切な出力ポートの選択を、いくつかの周知の構造のうちの任意のものにすることができる。１つの構造は、接続が直接的になされるように、コントロール及びアドレスストリームの一部分としての、相手先アドレスとしてのポート番号を有するためにあり、要求されたアドレスとコントロールとデータとが全て適切な出力ポートラインに置かれる。多くの場合、相手先ポートに送られるそのアドレスは、ソースポートのアドレスである。これは、ダイレクトアドレッシングである。別の、アドレス指定のより共通の形態は、ある全体の参照テーブルか、又はどのスイッチポートに相手先アドレスを見つけることができるかを送信側システムが知るための他のそのような手段の存在を必要とする。
【００４３】
一好適実施形態において、データと、コントロールと、アドレスとをクロスポイントスイッチへと送るサブシステムが、参照テーブル（又はテーブルルックアップ）を有し、該参照テーブルは、異なるポートにおける利用可能なアドレスで予めプログラムされる。プロセッサが、そのテーブルをアクセスして、適切なポートのための情報を出力する。これを成し遂げるための１つの構成は、クロスポイントスイッチそれ自身のために用意されたアドレスか、又は同じ目的を成し遂げるある他のコントロールコードを有する。他の論理構成は、既知であり、システムのタイプとシステム要件とに依存して他の好適実施形態において使用されることができる。例えば、サーバ機能に適用されるようなクロスポイントスイッチに適した機能は、マイクロプロセッサ間でメッセージを通過させることと、別のプロセッサを考慮することと、変更（例えばブロードキャストの更新）に対処して維持するためのキャッシュ整合性機能と、セットアップ時間を、データのためのリクエストが最小時間で到着しても守ることと、様々なプロセッサ間での同期がとられたデータの必要性とを含む。
【００４４】
一実施形態において、クロスポイントスイッチが、マイクロプロセッサと、入力／出力バッファと、コントロール及び記憶バッファと、キャッシュ及び業界において周知の同様のものとを含むことができるように構成される。
【００４５】
他の好適実施形態において、スイッチは、単一のコントロール／アドレスラインを介して複数のデータチャネルを制御するように構成されることができる。
【００４６】
上述の実施形態は、本明細書において例として示されており、その多くの変更及び代替が可能であることが、理解されるべきである。従って、本発明は、添付の特許請求の範囲において記載されるものによってのみ画定されるものとして、広範囲に見なされるべきである。
【図面の簡単な説明】
【００４７】
【図１】従来技術のクロスポイントスイッチのブロック図である。
【図２】コントロール及びデータの従来技術のフォーマットのパケット図である。
【図３】全ての４つのスイッチのアドレスとコントロールとに対する単一入力を示す、従来技術の４ポートのクロスポイントスイッチのブロック図である。
【図４】本発明のクロスポイントスイッチモジュールの実施形態の概略図である。
【図５】コントロール及びアドレスラインと、切り離されたデータラインとのフォーマットを示す図である。
【図６】本発明のクロスポイントスイッチモジュールを組み込んだ複数素子システムのブロック図である。
【図７】多くの他のシステム機能と相互結合する本発明のクロスポイントスイッチモジュールのブロック図である。
【図８】信号データ信号のパスの代表的な概略図である。
【図９】１つの本発明スイッチモジュール内の論理を示す回路図である。
【図１０】コントロール及びアドレス（Ｃ／Ａ）ラインを介して交換される情報のタイプの例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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