(57)【要約】フローティングゲートとコントロールゲートとの間の結合率が向上された半導体装置を基板（２４）上に製造するための方法が記載される。この方法は、最初に、基板（２４）中に絶縁領域（２２）を形成するステップと、その後、基板（２４）上にフローティングゲート（２８）を形成するステップと、その後、ポリシリコンスペーサ（４０）を使用してフローティングゲート（２８）を拡張するステップと、その後、フローティングゲート（２８）およびポリシリコンスペーサ（４０）上にわたってコントロールゲート（４４）を形成するステップとを含んでいる。このような半導体装置は、フラッシュメモリまたはＥＰＲＯＭにおいて使用されてもよい。
2005530357.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲートおよびコントロールゲートを有する半導体装置を基板上に製造する方法であって、
−  最初に、基板中に絶縁領域を形成するステップと、
−  その後、２つの絶縁領域間の基板上にフローティングゲートを形成するステップと、
−  その後、導電スペーサを使用してフローティングゲートを拡張するステップと、
−  その後、フローティングゲートおよび導電スペーサ上にわたって、コントロールゲートを形成するステップと、
を含む方法。
【請求項２】
フローティングゲートを形成する前記ステップは、
−  絶縁領域の上側に位置された２つの対向壁を有するフローティングゲートを基板上に設け、
−  フローティングゲートの対向壁の下側で、絶縁領域内に凹部を形成する、
ことを含む、請求項１に記載の方法。
【請求項３】
フローティングゲートを設ける前記ステップは、
−  フローティングゲート層を堆積させ、
−  フローティングゲート層内にスリットを形成することにより、フローティングゲートの対向壁を形成する、
ことを含む、請求項２に記載の方法。
【請求項４】
フローティングゲートを拡張する前記ステップは、フローティングゲートの対向壁上および絶縁領域内の凹部の壁上に導電層を堆積させるステップを含む、請求項２に記載の方法。
【請求項５】
フローティングゲートの対向壁上および絶縁領域内の凹部の壁上に導電層を堆積させる前記ステップは、
−  フローティングゲート上および絶縁領域の凹部内に導電層を堆積させ、
−  導電層をエッチングする、
ことを含む、請求項４に記載の方法。
【請求項６】
コントロールゲートを形成する前に、フローティングゲート上および導電スペーサ上に絶縁膜を形成するステップを更に含む、請求項１に記載の方法。
【請求項７】
絶縁領域が素子分離（ＳＴＩ）領域である、請求項１に記載の方法。
【請求項８】
絶縁領域がＬＯＣＯＳ領域である、請求項１に記載の方法。
【請求項９】
絶縁領域内の凹部がエッチングによって形成される、請求項２に記載の方法。
【請求項１０】
半導体基板とフローティングゲートとの間にトンネル酸化膜を設けるステップを含む、請求項１に記載の方法。
【請求項１１】
コントロールゲートを形成する前記ステップは、
−  コントロールゲート層を堆積させ、
−  コントロールゲート層をパターニングしてコントロールゲートを形成する、
ことを含む、請求項１に記載の方法。
【請求項１２】
導電スペーサがポリシリコンスペーサである、請求項１に記載の方法。
【請求項１３】
フローティングゲートとコントロールゲートとの間に所定の結合率を有する半導体装置において、
−  平面を有する基板と、
−  平面内で基板中に設けられた２つの絶縁領域と、
−  ２つの絶縁領域間で基板上に設けられたフローティングゲートであって、基板の平面に対して垂直に拡張した２つの側壁を有し、これらの側壁が平面から測定された高さを有しているフローティングゲートと、
−  各側壁から平面に対して横方向にフローティングゲートを拡張する導電スペーサであって、フローティングゲートの側壁の高さを少なくとも越えて平面に対して垂直に拡張した導電スペーサと、
−  フローティングゲートおよび導電スペーサ上にわたって平面に対して横方向に拡張したコントロールゲートと、
を備える半導体装置。
【請求項１４】
導電スペーサは、平面の下側にある凹部の付加的な高さを超えて、平面に対して垂直に拡張する、請求項１３に記載の半導体装置。
【請求項１５】
隣り合う半導体装置のフローティングゲート間には、サブリソグラフィクスリットが存在する、請求項１３または請求項１４に記載の半導体装置。
【請求項１６】
請求項１３または請求項１４に記載の半導体装置を含む不揮発性メモリ。
【請求項１７】
前記メモリがフラッシュメモリである、請求項１６に記載の不揮発性メモリ。
【請求項１８】
前記メモリがＥＥＰＲＯＭである、請求項１６に記載の不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超高密度な不揮発性メモリ（ＮＶＭ）の製造に使用可能な、導電スペーサを用いて拡張したフローティングゲート（ＦＧ）を形成するための方法、および、拡張したフローティングゲートを使用する半導体装置に関する。ＮＶＭの幾つかの例としては、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリセルを挙げることができる。
【背景技術】
【０００２】
ＮＶＭは、例えば携帯電話、ラジオ、デジタルカメラ等、多種多様の商業的および軍事的な電子装置および機器に使用されている。これらの電子装置の市場においては、電圧と電力消費量が更に低く、チップサイズが小さい装置が要求されている。
【０００３】
フラッシュメモリまたはフラッシュメモリセルは、コントロールゲートとチャンネル領域との間に、（１または複数の）フローティングゲートを有するＭＯＳＦＥＴを備えている。フローティングゲートおよびコントロールゲートは、薄い絶縁層によって分離されている。製造技術を高めることにより、フローティングゲートサイズおよびフローティングゲート間の空間がサブミクロンスケールまで減少してきた。これらの装置は、基本的に、電子（または、ホール）が酸化物バリアを介してフローティングゲート内に注入される小型のＥＥＰＲＯＭセルである。フローティングゲート内に蓄えられた電荷は、デバイス閾値電圧を変化させる。このようにしてデータが記憶される。コントロールゲートは、フローティングゲートを制御する。フローティングゲートとコントロールゲートとの間の結合率は、フローティングゲートとコントロールゲートとの間の面積のオーバーラップに関連しており、フラッシュメモリの読み取り／書き込み速度に影響を与える。また、結合率が良くなればなるほど、メモリセルに必要な作動電圧をより低減することができる。
【０００４】
非常に高密度な、近年の不揮発性メモリ（ＮＶＭ）セルの製造においては、図１に示すようなスタックゲート技術が適用される。スタックゲート技術では、コントロールゲート（ＣＧ）２およびフローティングゲート（ＦＧ）４が、１つの同じパターニング工程において自動整合態様でエッチングされ、その結果、活性領域６の方向でのＦＧ４上におけるＣＧ２のオーバーラップがゼロになる。このことが図２に示されている。図２は、図１に示されたＮＶＭセルのうちの１つのＸ−Ｘ’方向に沿う断面図である。図３は、図１に示されたＮＶＭセルのうちの１つのＹ−Ｙ’方向に沿う断面を示している。Ｙ−Ｙ’方向でＦＧ４の絶縁を確保するために、ＦＧ４同士が互いに離れて位置されていることが分かる。これは、インターポリ絶縁膜（ＩＰＤ）１０およびＣＧポリシリコン層１２を堆積させる前に、下側ポリシリコンゲート内にＦＧスリット８をエッチングすることにより行なわれる。スリット８は、連続したラインであっても良く、あるいは、互いに離間する小さなスリットであってもよい。どちらの場合でもフェンスリークが発生する。すなわち、連続したスリットラインでは、ＦＧ同士の間においてＸ−Ｘ’方向で漏れが観察される。また、互いに離間するスリットでは、ＦＧ同士の間においてＸ−Ｘ’方向およびＹ−Ｙ’方向で漏れが観察される。
【０００５】
不揮発性メモリ（ＮＶＭ）セルにおいて、ＦＧ上の電位ＶＦＧに対するＣＧ上の電位ＶＣＧの寄与度は、ＦＧとＣＧとの間の結合率αＦＣによって決まる：
ＶＦＧ＝αＦＣ×ＶＣＧ
【０００６】
ＦＧとＣＧとの間の結合率は、以下の式によって決定される：
αＦＣ＝ＣＦＣ／Ｃtot
【０００７】
ここで、ＣＦＣは、ＦＧとＣＧとの間のキャパシタンスであり、
Ｃtotは、ＦＧの全キャパシタンスである。
【０００８】
ＦＧとＣＧとの間の結合を最大にするためには、ＦＧとＣＧとの間のキャパシタンスＣＦＣを最大にするか、ＦＧの全キャパシタンスを最小にするかの少なくともどちらか一方でなければならない。
【０００９】
フローティングゲートとコントロールゲートとの間の結合率を高める１つの手法は、フローティングゲートの寸法を大きくすることである。したがって、それは図１に示すＹ−Ｙ’方向でのＦＧ上におけるＣＧの重なり面積を大きくして、キャパシタンスＣＦＣを大きくすることである。しかし、このことはセルサイズを小さくできる可能性を制限するため、デバイス密度の向上を妨げる。密度を最大にするためには、ＦＧ同士の間の空間を最小にする必要がある。すなわち、スリット８を最小にする必要がある。スリットの寸法は、ゲート積層体の製造で使用されるリソグラフィックプロセスによって制限される。
【００１０】
ナイトライド（Ｓｉ３Ｎ４）スペーサを使用することによって小さいスリットを形成することは、米国特許第6214667号によって知られている。この技術において、スリットは、ＦＧ上の（比較的厚い）ナイトライド層中にエッチングされる。次に、ナイトライド側壁スペーサが形成される。スペーサを含むナイトライド層は、ＦＧスリットエッチングのためのハードマスクとして機能する。この方法の欠点は、例えば（特にドーピングされた）ポリシリコンをエッチングするＨ３ＰＯ４リン酸を用いてナイトライドを除去する点である。これは、ナイトライド残留物を残すことと、粗いＦＧ表面を生じることとの間で相殺される必要がある。両方の状態により、ＩＰＤの信頼性の問題を招く。また、ＦＧエッジがシャープになることから、ＩＰＤの信頼性が更に低下する。
【００１１】
質の低いトンネル酸化膜エッジを防止するためには、基本的に他の方法が使用される。米国特許第6130129号は、全ＦＧキャパシタンスを減少させることによりＦＧとＣＧとの間の結合率を高める方法について記載している。この文献において、これは、活性領域／基板の上に、ＦＧが僅かにオーバーラップする自動整合ＦＧを適用することにより達成される。これは、ＦＧと自動整合された基板内にトレンチをエッチングすることによって行なわれる。トレンチには、絶縁酸化膜が充填される。この酸化膜は、ＦＧポリシリコン側壁の一部を覆う基板表面上に達する。これにより、ＦＧとＣＧとの間のキャパシタンスに何らかの損失が生じる。米国特許第6130129号において形成されるスペーサは、限られた高さを有しているため、ＦＧとＣＧとの間のキャパシタンスを減少させる。スタックゲート技術に適用される場合、これらの低いスペーサにおいて、フェンスリークを防止することは難しい。これは、これらのスペーサが、基板に対して垂直な方向で真直ぐな副次的部分だけを有しているためである。また、ここに記載されたプロセスはやや複雑であり、ロジックＣＭＯＳプロセスで埋め込むことが難しい。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、ＣＧとの間の結合率が向上し（高くなり）、信頼性が高く、ロジックＣＭＯＳプロセスで埋め込むことができる、スペーサによって拡張されたＦＧを形成する方法を提供することである。
【００１３】
本発明の更なる目的は、ＣＧとの間の結合率が向上し（高くなり）、信頼性が高く、ロジックＣＭＯＳプロセスで埋め込むことができる、スペーサによって拡張されたＦＧを有する半導体装置を提供することにある。
【００１４】
本発明は、高い信頼性と高いＦＧ−ＣＧ結合率とを維持しつつ、深いサブミクロン寸法へとＮＶＭセルをスケーリングできる、導電スペーサで拡張したＦＧの製造方法および装置について説明する。
【課題を解決するための手段】
【００１５】
該方法は、フローティングゲート（ＦＧ）およびコントロールゲート（ＣＧ）を有する半導体装置を基板上に製造する方法を提供する。該方法は、最初に、基板中に絶縁領域を形成するステップと、その後、２つの絶縁領域間の基板上にフローティングゲートを形成するステップと、その後、導電スペーサを使用してフローティングゲートを拡張するステップと、その後、フローティングゲートおよび導電スペーサ上にわたってコトロールゲートを形成するステップとを含んでいる。絶縁領域は、素子分離（ＳＴＩ）領域であっても良く、あるいは、選択酸化された半導体（ＬＯＣＯＳ）領域であってもよい。
【００１６】
本発明の方法を使用すると、セルのサイズを大きくすることなく、側壁スペーサの上側に位置するＤＧの部分により、ＦＧとＣＧとがオーバーラップする面積が増大する。また、ＦＧ同士の間の距離を、本発明で使用され、その基盤となるフォトリソグラフィ技術によって許容される形状よりも短くすることができる。したがって、現在利用可能なフォトリソグラフィ技術を使用して本発明を適用すると、フラッシュメモリ等の改良された不揮発性メモリを製造することができる。
【００１７】
本発明の一実施形態において、フローティングゲートは、絶縁領域の上側に位置された２つの対向壁を有するフローティングゲートを基板上に設け、フローティングゲートの対向壁の下側で絶縁領域内に凹部を形成することによって形成される。このこと、フローティングゲート層を堆積させるとともに、フローティングゲート層内にスリットを形成してフローティングゲートの対向壁を形成することにより行なってもよい。
【００１８】
該フローティングゲートを拡張する前記ステップは、フローティングゲートの対向壁上および絶縁領域内の凹部の壁上に導電層を堆積させるステップを含んでいてもよい。
【００１９】
該フローティングゲートの対向壁上および絶縁領域内の凹部の壁上に導電層を堆積させる前記ステップは、フローティングゲート上および絶縁領域の凹部内に導電層を堆積させ、導電層をエッチングすることを含んでいてもよい。
【００２０】
該方法は、コントロールゲートを形成する前に、フローティングゲート上および導電スペーサ上に絶縁膜を形成するステップを更に含んでいてもよい。
【００２１】
また、該方法は、半導体基板とフローティングゲートとの間にトンネル酸化膜を設けるステップを含んでいてもよい。
【００２２】
該絶縁領域内の凹部は、エッチングによって形成されてもよい。
【００２３】
該コントロールゲートを形成する前記ステップは、コントロールゲート層を堆積させ、コントロールゲート層をパターニングしてコントロールゲートを形成することを含んでいてもよい。
【００２４】
該導電スペーサは、ポリシリコンスペーサであってもよい。
【００２５】
また、本発明は、フローティングゲートとコントロールゲートとの間に所定の結合率を有する半導体装置も提供する。この半導体装置は、平面を有する基板を備えている。平面内の基板中には、２つの絶縁領域が存在している。２つの絶縁領域間における基板上には、基板の平面に対して垂直に拡張した２つの側壁を有するフローティングゲートが存在している。前記側壁は、平面から測定された高さを有している。導電スペーサは、各側壁から平面に対して横方向にフローティングゲートを拡張している。これらの導電スペーサは、フローティングゲートの側壁の高さを少なくとも越えて、平面に対して垂直に拡張している。コントロールゲートは、フローティングゲートおよび導電スペーサ上にわたって平面に対して横方向に拡張している。
【００２６】
また、導電スペーサは、絶縁領域内の凹部の付加的な高さを超えて、平面に対して垂直に拡張している。導電スペーサの付加的な高さは、ＦＧとＣＧとの間の効果的な結合を高める。
【００２７】
本発明に係る半導体装置の配列においては、隣り合う半導体装置のフローティングゲート間、すなわち、使用されるリソグラフィックプロセスによって規定される最小寸法よりも小さい、隣り合ったフローティングゲート間の空間にサブリソグラフィクスリットが存在してもよい。これにより、フローティングゲートとコントロールゲートとの間の結合率が高まる。
【００２８】
また、本発明は、本発明に係る半導体装置を含む不揮発性メモリを提供する。不揮発性メモリは、フラッシュメモリまたはＥＥＰＲＯＭであってもよい。
【発明を実施するための最良の形態】
【００２９】
特定の実施形態および図面を参照しつつ、本発明について説明するが、本発明はこれらに限定されるものではなく、添付の請求の範囲によってのみ限定される。図面は単に概略的なものであり、本発明を限定するものではない。図中、幾つかの要素の寸法は誇張されて描かれている場合があり、また、図示のために一定の倍率で描かれていない場合もある。この明細書本文において“備えている（含んでいる）”という用語を使用する場合、この用語は、他の要素またはステップを排除するものではない。また、単数名詞を参照する際に、不定冠詞または定冠詞、例えば“１つの（ａ）”または“ａｎ（１つの）”、“その（the）”が使用される場合、特に他のものが言及されていなければ、これは、その名詞が複数あることも含む。
【００３０】
本発明においては、第１のステップで、基板２０または基板のウェルが設けられる。本発明の実施形態においては、用語“基板”として、１または複数の使用されうる下層材料を含んでも良く、また、それらの上に装置、回路、エピタキシャル層が形成されてもよい。他の代替的な実施形態においては、“基板”として、例えばガリウムヒ素（ＧａＡｓ）基板、ガリウムヒ素リン化物（ＧａＡｓＰ）基板、ゲルマニウム（Ｇｅ）基板、あるいは、シリコンゲルマニウム（ＳｉＧｅ）基板等の半導体基板を挙げることができる。“基板”は、例えば、半導体基板部分にＳｉＯ２層またはＳｉ３Ｎ４層等の絶縁層が加えられたものを含んでもよい。したがって “基板”という用語は、ガラス基板上にシリコンが形成されたものや、サファイア基板上にシリコンが形成されたものも含む。すなわち、用語“基板”は、所定の１つの層または複数の部分の下側に横たわる複数の層における要素を一般に規定するために使用されている。また、“基板”は、その上に例えばガラス層や金属層等の層が形成される、他のいかなる基体であってもよい。以下においては、主に、シリコン処理に関して処理手順を説明するが、当業者であれば分かるように、本発明は、他の半導体材料系に基づいて実施されても良く、また、当業者であれば、後述する絶縁材料（誘電体）または導電材料の等価物として適した材料を選択することができる。
【００３１】
図４に示すように、Ｙ−Ｙ’方向（図１で規定された方向）において、このウェルまたは基板２０は、１つの表面を有するとともに、（Ｙ−Ｙ’方向で見られるように）次のメモリセル同士を互いに絶縁するため、素子分離（ＳＴＩ）領域２２または熱酸化されたフィールド酸化膜（ＬＯＣＯＳ）領域を備えている。２つのＳＴＩまたはＬＯＣＯＳ絶縁領域２２同士の間に残っている基板２０は、活性領域２４を形成している。
【００３２】
ＳＴＩ絶縁領域２２は、最初に、エッチング液として例えばＣｌ２を使用し、例えば反応性イオンエッチング（ＲＩＥ）処理等の従来のフォトドライエッチングプロセスおよび異方性ドライエッチングプロセスを用いて、半導体基板中にシャロートレンチを形成することによって形成される。シャロートレンチは、半導体基板２０中に、例えば約２００〜６００ｎｍの深さまで形成される。プラズマ酸素アッシングおよび注意深いウェットクリーニングにより、シャロートレンチ形成のために使用されたフォトレジストパターンを除去した後、例えば低圧化学気相成長（ＬＰＣＶＤ）処理またはプラズマ化学気相成長（ＰＥＣＶＤ）処理により、約３００〜１５００ｎｍの厚さまでシリコン酸化膜が堆積される。したがって、シャロートレンチが完全に充填される。化学機械研磨（ＣＭＰ）処理を使用して、あるいは、適切なエッチング液を使用するＲＩＥ処理により、シャロートレンチの内側以外の領域からシリコン酸化膜が除去され、それにより、絶縁体で充填されたＳＴＩ領域２２が得られる。
【００３３】
ＳＴＩ領域２２の代わりに、ＬＯＣＯＳ領域が使用される場合、ＬＯＣＯＳ領域は、最初にシリコンナイトライド等の耐酸化マスクを形成し、その後、シリコンナイトライドマスクパターンによって保護されない半導体基板の領域を熱酸化処理に晒すことによって形成されてもよい。この時、ＬＯＣＯＳ領域は、ＳＴＩ領域の深さに等しい厚みで形成される。ＬＯＣＯＳ領域の形成後、耐酸化マスクが除去される。
【００３４】
ＳＴＩ領域は、ＬＯＣＯＳ領域の寸法よりも小さい寸法で形成することができるため、ＬＯＣＯＳ領域よりも好ましい。ＳＴＩ領域の方を選んで形成することにより、セルの寸法を小さくすることができ、それにより、セルの密度を高めることができる。したがって、以下の説明ではＳＴＩ領域についてのみ更に考慮するが、本発明がＬＯＣＯＳ領域を用いて実行される後述する手順ステップを含むことを理解されたい。
【００３５】
図５に示されるように、ＳＴＩ領域２２が設けられた基板２０の上面には、好ましくはそれを約６００〜１０００℃の温度で酸素蒸気環境中において熱酸化させることにより、二酸化珪素を含むトンネル酸化膜（Ｔｏｘ）層２６が、約６〜１５ｎｍの厚さまで形成される。あるいは、原位置蒸気形成（ＩＳＳＧ）を用いた急速熱酸化（ＲＴＯ）を使用して、トンネル酸化膜層２６を得ることができる。
【００３６】
トンネル酸化膜層２６上には、厚さがｔＦＧの第１のポリシリコン層２８が堆積される。この第１のポリシリコン層２８は、後にＦＲを形成する。第１のポリシリコン層の堆積は、ＣＶＤ法により、約５０〜４００ｎｍの厚さまで行なわれることが好ましい。ポリシリコン層２８のドーピングは、堆積中に原位置で、例えばヒ化水素またはホスフィンの添加により行なわれ、あるいは、内在するポリシリコン層に加えられる、例えばヒ素イオン、ホスフィンイオン、ボロンイオンを使用するイオン注入法により行なわれる。
【００３７】
第１のポリシリコン層２８上には、例えばＳｉＯ２等の絶縁層から成る停止層３０が堆積される。
【００３８】
このことが、図５に示されている。停止層３０は、次のスペーサエッチングステップのための停止層として、また、想定されるＦＲ注入のためのスクリーニング層として機能する。
【００３９】
共通の露光ステップにより、ＦＧスリット３２がパターン形成される。停止層３０上にレジスト層３４が加えられ、その幾つかの部分（所望のパターンに応じて）が露光される。その後、露光されていない部分（または、使用されるレジストの種類に応じて、露光された部分）が洗い流される。これにより、特定のレジストパターンが残り、残存するレジスト層によって覆われない層をエッチング除去することができる。エッチングは、停止層３０を通り抜けてエッチングし、その後、第１のポリシリコン層２８を貫通するポリシリコンメインエッチングを行なって、ＳＴＩ２２上で停止するブレイクスルー（ＢＳ）ステップを含んでいる。次に、ＳＴＩ２２内に深さｄの凹部を形成するために、酸化膜エッチングが行なわれる。このことが、図６に示されている。図６は、酸化膜エッチング後の状態を示している。図示の状態は、ゼロエッチングバイアスを有する（したがって、基板の表面に対して垂直なエッジを有する）場合を示している。エッチングバイアスは、以下によって規定される：
エッチングバイアス＝Ｌ ＣＤ−Ｅ ＣＤ
【００４０】
レジスト層３４の残りを除去する前に、想定される高分子および天然の酸化物がＦＧ側壁３６から除去される。次に、例えばプラズマ酸素アッシングおよび注意深いウェットクリーニングによりレジスト３４が除去され、それにより、停止層３０が残存する。
【００４１】
好ましくはＦＧ側壁の再酸化を回避し、且つプレクリーニングに続く重要なタイミングで、図７に示されるように、停止層３０上およびスリット３２内に、厚さがｔＳＰの更なるポリシリコン層３８が堆積される。ポリシリコン層３８は、原位置で、第１のポリシリコン層２８と同じドーパントを用いてドーピングされることが好ましい。
【００４２】
その後、メインエッチングのエンドポイント検出のために停止層３０およびＳＴＩ２２を使用して、ポリシリコンスペーサ４０の異方性エッチングが行なわれる。ポリシリコンスペーサ４０は、ＦＧの延在部として機能し、したがって、図８に示すＦＧスリット３２を狭くする。Ｌ ＣＤ、エッチングバイアス、Ｅ ＣＤ、ｔＳＰの大きさは、スリットの最終的な限界寸法（ＦＧＳ ＣＤ）を決定する：
Ｅ ＣＤ＝Ｌ ＣＤ−エッチングバイアス
ＦＧＳ  ＣＤ＝Ｅ ＣＤ−２×ｔＳＰ
＝Ｌ ＣＤ−エッチングバイアス−２×ｔＳＰ
【００４３】
停止層３０を除去した後、図９に示すように、インターポリ絶縁膜（ＩＰＤ）４２が形成される。ＩＰＤ４２は、例えば酸化・窒化・酸化（ＯＮＯ）層等の複数の絶縁材料を含んでいることが好ましく、従来の技術によって形成或いは増大してもよい。ＯＮＯ層は、二酸化珪素、シリコンナイトライド、二酸化珪素から成る連続する層を構成していることが好ましい。ＯＮＯ層の全絶縁厚は、一般に、約１０〜５０ｎｍである。
【００４４】
ＩＰＤ層４２を形成した後、図９に示されるように、ＣＧポリシリコン４４が堆積される（好ましくは原位置ドーピングされる）。ＣＧポリシリコン層４４の堆積は、ＬＰＣＶＤ法により、約５０〜４００ｎｍの厚さまで行なわれてもよい。ＣＧポリシリコン層４４のドーピングは、堆積中に、原位置で、例えばヒ化水素またはホスフィン等の適当なドーパント不純物をシラン環境に対して加えることにより行なわれ、あるいは、そのようなドーパント、例えば内在するポリシリコン層に加えられるヒ素イオン、ホスフィンイオン、ボロンイオンを使用するイオン注入法により行なわれる。
【００４５】
本発明に係るＮＶＭの形成における最後のステップにおいては、ＣＧがエッチングされる（図示せず）。
【００４６】
セル形成は、当業者に知られた処理（例えば、ソース／ドレイン形成、サリサイド等）をもって完了する。
【００４７】
本発明に係る処理においてＦＧを拡張するためにスペーサ４０を設ける場合には、以下のパラメータが最適化されることが好ましい。
【００４８】
−  ＦＧ厚ｔＦＧ：ＦＧ厚ｔＦＧが大きくなればなるほど（すなわち、ＦＧが高くなればなるほど）、ＦＧとＣＧとがオーバーラップする面積も大きくなり、したがって、ＦＧとＣＧとの間のキャパシタンスＣＦＣが大きくなる。
【００４９】
−  Ｌ ＣＤ：Ｌ ＣＤが小さければ小さいほど、スリット３２の幅も小さくなり、ＦＧとＣＧとの結合率も高くなる。Ｌ ＣＤは、フォトリソグラフィック手段によって制限される。
【００５０】
−  Ｅ ＣＤ：Ｅ ＣＤが大きくなればなるほど、すなわち、ＦＧの底部が垂直にエッチングされる量が多ければ多いほど、フェンスリークの発生が少なくなる。ＩＰＤ（例えばＯＮＯ）から成る残存するフェンスは、ＦＧポリシリコン中にスリットをエッチングした後にＩＰＤを堆積させ、その後に、ＣＧをパターニングしたために生じる。第１のポリシリコン層６２中にエッチングされたスリット６０の形状が傾きをもって凹凸を成し（図１５に示すように）、引き続き、ＩＰＤ６４の形成とＣＧポリシリコン６６の体積がなされる場合、ＩＰＤフェンスは、ＣＧのパターニング中に第１のポリシリコン層６２をマスキングする。これにより、図１７に示されるように、ポリシリコン残留物６８がＩＰＤフェンス７０に隣接する。これらの残留物６８がＦＧを短絡させることによってリークが発生し、回路の歩留りが低下する。ＳＴＩ領域で極めて直線的に且つ垂直に（ＳＴＩとの角度が８５°を超えて）ＦＧの底部をエッチングすることにより、フェンスリークを防止することができる。
【００５１】
−  スペーサを形成するための更なるポリシリコン層の厚さｔＳＰ：スペーサ４０を形成するポリシリコン層が厚ければ厚いほど、スリット３２の幅が小さくなり、ＦＧとＣＧとの間の結合率が高くなる。
【００５２】
−  凹部の深さｄ：凹部が深ければ深いほど、ＦＧとＣＧとがオーバーラップする面積を大きくすることができる。
【００５３】
ＦＧの直線的な部分の高さは、フェンスリークの危険性を左右するために重要である。ＦＧの直線的な部分の高さ（ＳＴＩにおいて垂直）は、以下と等しい（図１０参照）。
【００５４】
ｔＦＧ−ｔＳＰ＋ｄ
【００５５】
本発明のＦＧをスペーサで拡張する手法は、以下の利点を有している。
【００５６】
−  共通（埋め込み）ＮＶＭプロセスに有意に適合する。更なるマスクを必要としない。
【００５７】
−  リソ・エッチングプロセスウインドウを減らすことなく、深いサブミクロンスリット（したがって、ＦＧ同士の間の距離が短い）により、高い充填密度が可能である。スリットサイズは、現在利用可能なリソグラフィックプロセスを用いて実現し得るサイズよりも小さい。
【００５８】
−  スリットが小さい（ＦＧ同士の間の距離が短い）ため、ＦＧとＣＧとの結合率を高くすることができる。
【００５９】
−  本発明のＦＧをスペーサで拡張する手法の場合、ＩＰＤ４２上の電界は、従来の装置の場合よりもかなり低い。これは、電気力線が密な場合にシャープなエッジが生じないからである。このことは、図１１〜図１４に示されている。図１１の円５０（図９の円５０に対応）は、ＦＧ／ＩＰＤ／ＣＧ積層体中においてどのＦＧエッジが考慮されているかを示しており、図１２〜図１４は、ＦＧエッジにおける様々な可能性を示している。図１２は、下側酸化膜層が堆積されている場合におけるＩＰＤ層５２を示している。完全なステップカバレージが存在するが、電界の大きさを高めるシャープなＦＧエッジが存在する。図１３は、下側酸化膜が炉内酸化された場合におけるＩＰＤ層５４を示している。この場合、シャープさは、酸化条件（温度、時間、環境）に強く依存する。すなわち、乾燥は悪く、湿気は更に悪く、急速な熱酸化（ＲＴＯ）が最もよい。図１４は、本発明によってＦＧをスペーサで拡張した場合における酸化膜層４２を示している。この手法により、ＩＰＤ４２の信頼性が高まり（破損の可能性が低下する）、ＮＶＭのデータ保存の信頼性が高まる。発明のＦＧをスペーサで拡張する手法を適用することで、ＩＰＤの一部が炉内で成長される場合に、ＦＧエッジにおけるＩＰＤのシャープさが増すことや、薄くなることが防止される。
【００６０】
−  フェンスリーク（ＯＮＯフェンスに隣接する残留物を介したＦＧからＦＧへの漏れ）を完全に防止することができるため、歩留りが高くなる。
【００６１】
−  製造において可能なフォト・エッチングプロセスを適用すると、ＦＧスリット３２の最終的な限界寸法は、ポリシリコン層３８の厚さによって決定されるため、非常に正確に制御される。エンドポイントシステムを使用したポリシリコンスペーサ４０のエッチングは製造可能である。したがって、深いサブミクロンＦＧスリット３２の限界寸法の制御は、もはや、ＦＧスリットフォト・エッチングプロセスに依存せず、主に、ポリシリコン層３８の厚さの制御に依存する。
【図面の簡単な説明】
【００６２】
【図１】ＣＧが部分的に除去された、従来技術に係る複数のＮＶＭセルのレイアウトの平面図。
【図２】図１のＸ−Ｘ’線に沿う従来技術のＮＶＭセルの断面図。
【図３】図１のＹ−Ｙ’線に沿う従来技術のＮＶＭセルの断面図。
【図４】絶縁領域が設けられた基板の断面図。
【図５】ＦＧポリシリコンおよび停止層が堆積された後の断面図。
【図６】ＦＧスリットエッチング後であって、レジストストリップ前の断面図。
【図７】レジストストリップおよび更なるポリシリコン層が堆積された後のＦＧスリットの断面図。
【図８】ポリシリコンスペーサエッチング後のＦＧスリットの断面図。図中、ポリシリコンスペーサがＦＧの延在部を形成している。
【図９】ＩＰＤおよびＣＧポリシリコンが堆積された後のＦＧスリットの断面図。
【図１０】異なる部分の寸法を示す、図９と同様の断面図。
【図１１】一般的なＦＧ／ＩＰＤ／ＣＧ積層体を示す図。
【図１２】堆積された下側酸化膜によってＩＰＤが形成されている、図１１の詳細を示す図。
【図１３】炉内酸化された下側酸化膜によってＩＰＤが形成されている、図１１の詳細を示す図。
【図１４】スペーサによって拡張したＦＧ上にＩＰＤが形成されている、図１１の詳細を示す図。
【図１５】質の低いＦＧスリットエッチング（直線部分が無い）後における、図１のＹ−Ｙ’線に沿う従来技術のＮＶＭセルの断面を示す図。
【図１６】ＩＰＤおよびＣＧポリシリコン堆積後における、図１のＹ−Ｙ’線に沿う従来技術のＮＶＭセルの断面図。
【図１７】ＣＧエッチング後における、図１のＹ−Ｙ’線に沿う従来技術のＮＶＭセルの断面図。
【符号の説明】
【００６３】
２  コントロールゲート（ＣＧ）
４  フローティングゲート（ＦＧ）
６  活性領域
８，３２，６０  スリット
１０，４２，６４  インターポリ絶縁膜（ＩＰＤ）
１２，４４  ＣＧポリシリコン層
２０，２４  基板
２２  絶縁領域
２６  トンネル酸化膜（Ｔｏｘ）層
２８，３８，６２  ポリシリコン層
３０  停止層
３４  レジスト層
３６  ＦＧ側壁
４０  ポリシリコンスペーサ
５２，５４  ＩＰＤ層
６６  ＣＧポリシリコン
６８  ポリシリコン残留物
７０  ＩＰＤフェンス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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