(57)【要約】フリップチップ構造（３０）は、共通のチップ内にＭＯＳＦＥＴ（１２、１３）など横方向に離隔された半導体素子を含む。深いトレンチ（７０）によりこの素子は分離される。接点は、ソース、ドレイン、および他の電極に接続され、チップ内でまたは支持基板上で回路機能の必要に応じて相互接続される。電極にはボール接点（Ｓ１、Ｓ２、Ｄ１、Ｄ２）が接続される。チップの素子形成面とは反対側の表面は、その熱交換面積を増大させるようにパターン形成された銅または他の金属層（７１）を有する。銅の表面は、黒色酸化物（８０）でコーティングされており、これによって熱を放射するその機能が増大する。
2005505924.tif 000002
【特許請求の範囲】
【請求項１】
表面を受ける上面接合部を有する１つのシリコンチップと、それぞれ接合パターンの１セットおよび端子金属の１セットを有する第１および第２半導体素子とを有する集積フリップチップ構造体であって、
接合パターンの前記第１および第２セットは、それぞれ表面を受ける前記上面接合部の横方向に離隔された領域内に形成され、
前記第１および第２素子用の端子金属の前記各セットは、相互に横方向に離隔され、表面を受ける前記上面接合部の上に配設され、
すべての前記端子金属に前記フリップチップ構造の一方の側からアクセスすることができることを特徴とする集積フリップチップ構造体。
【請求項２】
表面を受ける前記上面接合部中に延び、接合パターンの前記１つのセットを含む前記領域を取り囲む深い分離トレンチを含むことを特徴とする請求項１記載の集積フリップチップ構造体。
【請求項３】
前記第１および第２半導体素子は、それぞれソース、ドレイン、およびゲート端子金属を有するＭＯＳＦＥＴ素子であることを特徴とする請求項１または２に記載の集積フリップチップ構造体。
【請求項４】
各前記端子金属は、それぞれ接点ボールを含むことを特徴とする請求項３記載の集積フリップチップ構造体。
【請求項５】
前記素子は、
前記第１素子のドレイン端子金属への第１端子コネクタと、
前記第２素子のソース端子金属に接続された第２端子コネクタと、
前記第１素子のソース端子金属および前記第２素子のドレイン端子金属に接続された第３端子コネクタと、
前記第１および第２素子の前記ゲートにそれぞれ接続された第４および第５端子コネクタと
を含む５つの端子コネクタを有することを特徴とする請求項１ないし４のいずれかに記載の集積フリップチップ構造体。
【請求項６】
前記素子は、同期バックコンバータ回路内で直接に接続できることを特徴とする請求項５記載の集積フリップチップ構造体。
【請求項７】
前記端子コネクタは、前記集積構造を受ける支持基板上に離隔されたメタライズパターンを含むことを特徴とする請求項５記載の集積フリップチップ構造体。
【請求項８】
表面を受ける前記上面接合部とは反対側の前記チップの表面は、メタライズ層をその上に有し、前記メタライズ層は、前記チップの表面を受ける前記接合部が支持基板上に実装されるとき、前記チップの冷却を改善するためのヒートシンクフィンを画定するようにパターン形成されていることを特徴とする請求項５記載の集積フリップチップ構造体。
【請求項９】
表面を受ける前記上面接合部とは反対側の前記チップの表面は、その上にメタライズ層を有し、前記メタライズ層の外面上に高熱放射率層を有することを特徴とする請求項５記載の集積フリップチップ構造体。
【請求項１０】
前記高放射率層は黒色酸化物であることを特徴とする請求項９記載の集積フリップチップ構造体。
【請求項１１】
対向した第１および第２表面を有し、前記第１表面は支持面に接続するための端子接点を有し、
前記第２表面はその面上にメタライズ層を有し、前記チップの表面を受ける前記接合部が支持基板上に実装されるとき、前記メタライズ層は前記チップの冷却効果を改善するためのヒートシンクフィンを画定するようにパターン形成されることを特徴とするフリップチップ半導体素子。
【請求項１２】
前記メタライズ層は、銅であることを特徴とする請求項１１記載のフリップチップ半導体素子。
【請求項１３】
前記メタライズ層の表面上に高熱放射率層をさらに含むことを特徴とする請求項１２記載のフリップチップ半導体素子。
【請求項１４】
前記高放射率層は、黒色酸化物であることを特徴とする請求項１３記載のフリップチップ半導体素子。
【請求項１５】
対向した第１および第２表面を有し、前記第１表面は支持面に接続するための端子接点を有し、
前記第２表面は、その面上にメタライズ層を有し、かつ前記メタライズ層の前記表面上に高熱放射率層を有することを特徴とするフリップチップ半導体素子。
【請求項１６】
前記高放射率層は、黒色酸化物であることを特徴とする請求項１５記載のフリップチップ半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、より詳細には複数の相互接続された半導体素子を有する単一の半導体チップに関する。
【０００２】
本出願は、２００１年１０月３日出願の米国特許仮出願第６０／３２６，６６７号明細書の特典を請求する。
【背景技術】
【０００３】
ＤＣ−ＤＣコンバータ、半ブリッジ装置など複数の半導体チップを必要とする多数の回路は周知である。ＭＯＳＦＥＴ、バイポーラトランジスタ、ダイオードなどを含むことができるこれらの回路向けの個々の半導体素子は、フリップチップ構成で形成して、プリント回路板内に実装し他の回路構成要素と相互接続することができる。フリップチップ素子は、２００１年２月９日出願の、Ｎａｒｅｓｈ  Ｔｈａｐａｒ（ＩＲ−１６９６）名義の「VERTICAL CONDUCTION FLIP-CHIP DEVICE WITH BUMP CONTACTS ON A SINGLE SURFACE」という名称の同時係属の特許文献１に示されている。この開示内容は、参照により本明細書に組み込まれている。
【０００４】
【特許文献１】
米国特許出願第０９／７８００８０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
支持面上に構成要素を個別に実装するには、基板上に横方向の空間または領域が必要である。これらの構成要素は支持基板上で可能なかぎり最小の「実装面積（ｆｏｏｔｐｒｉｎｔ）」を有するように製作することが望まれる。
【課題を解決するための手段】
【０００６】
本発明によれば、複数の半導体フリップチップ素子は、１つの共通の半導体チップ内に形成され、１つのチップ内では互いに横方向に離隔され、チップの表面中に形成された分離トレンチによって互いに物理的に絶縁される。
【０００７】
次いで、チップの上面（分離トレンチを受ける表面）にボール接点または所望に応じて他の接点が形成される。このボールまたは接点は、素子の共通端子上に密集されており、それによってチップ内でまたはチップを受ける実装面上で素子端子の所望の相互接続が、実装されるときに所望の回路を形成することが可能となる。
【０００８】
これにより、素子および回路は支持基板上の実装面積が低減され、個別の複数のフリップチップ素子よりこの集積フリップチップの方が低コストとなる。
【発明を実施するための最良の形態】
【０００９】
本発明に従って実装することができる１つの回路は、図１に示すＤＣ−ＤＣコンバータである。
【００１０】
当業者には後で明らかになるように、他の回路も実装することができる。一般に同期バックコンバータと呼ばれる図１の回路は、１対の入力直流端子１０、１１、しばしば制御ＭＯＳＦＥＴと呼ばれるＭＯＳＦＥＴ１２、しばしば同期ＭＯＳＦＥＴと呼ばれ、ダイオードとして機能するように動作する第２のＭＯＳＦＥＴ１３、インダクタ１４、制御集積回路またはＩＣ１５、および１対の出力直流端子１６、１７を含む。ＩＣ１５は、端子１６、１７における固定出力電圧を保持するように選択され制御されるデューティサイクルで、制御ＭＯＳＦＥＴ１２をオン／オフするように動作する。制御ＭＯＳＦＥＴ１２がオフのとき、同期ＭＯＳＦＥＴ１３はオンになり、それによってＭＯＳＦＥＴ１２がオフのときの電流経路がインダクタ１４を介して提供される。
【００１１】
構成要素１２、１３は、分離した素子として常に実装され、フリップチップ素子として実装されることもある。構成要素１２、１３がフリップチップ素子であるとき、それらは通常図１に示すように、ＭＯＳＦＥＴ１２のソース、ドレイン、ゲート端子、Ｓ１、Ｄ１、Ｇ１のそれぞれに対するボール接点、およびＭＯＳＦＥＴ１３のソース、ドレイン、ゲート端子、Ｓ２、Ｄ２、Ｇ２のそれぞれに対するボール接点を有する。接点ボールは、必要に応じてプレーナ接点と置き換えることができる。
【００１２】
本発明によれば、ＭＯＳＦＥＴ１２、１３は、図２、３、４に示すモノリシックフリップチップ構造体内に実装される。すべてのＭＯＳＦＥＴ以外の部品を含め、例えばダイオードを含めて、半ブリッジおよび回路などの他の同様の回路も、本発明に従って実装できることに留意されたい。
【００１３】
図２を参照すると、高抵抗のＰ-基板３１を有し、その上にエピタキシアル成長させるシリコンＮ-層３２を成長させたモノリシックシリコンチップ３０が示されている。基板３１は、任意の所望のタイプの絶縁基板とすることもできる。さらに、基板３１がシリコンである場合は、Ｐチャネル素子用にＮ-シリコンが選択される。
【００１４】
ウェハの形成のとき、複数の同一のモノリシックチップまたはダイが同時に形成される。したがって、基板の上面中に複数のＰ型ベース３３が拡散され、Ｐベース３３中にＮ+ソース領域３４が拡散される。次いで図３に示すように、図２の「セル」の１つに対し、各Ｐ領域３３中に複数の離隔されたゲートトレンチ４１がエッチングされる。トレンチ４１内では、酸化物４０を成長させて、垂直ゲート酸化物領域および底部酸化物層が画定される。次いで導電性多結晶ゲート体４２で各トレンチが充填される。それぞれ絶縁ゲートＧ１、Ｇ２を画定する、各素子１２、１３内のゲート体領域４２が、それぞれ相互接続される（図２）。
【００１５】
次いで図２に示すようにコンタクトトレンチ４５が形成され、トレンチ４５中にかつシリコンの上に導電性電極５０、５１が形成され、コンタクトトレンチ４５内でソース３４およびベース３３が接続される。後で説明するように、２つの素子を分離するために絶縁酸化物６０も設けられることに留意されたい。さらに、ドレイン接点６３、６４を受けるＮ+接点領域６１、６２が設けられる。
【００１６】
モノリシック素子を完成させるためには、本発明によれば、ＭＯＳＦＥＴ１３の周囲に深い分離トレンチ７０が形成され、酸化物６０で充填される。ＭＯＳＦＥＴ１２の周囲にトレンチを形成しておくこともできることに留意されたい。次いで図２、４、５に示すように、素子表面上に接点ボールを形成することができる。図２、４、５では、ソース接点５０、５１上に離隔されたボールＳ１、Ｓ２が形成され、ドレイン接点６３、６４上にドレイン接点Ｄ１、Ｄ２がそれぞれ形成され、望み通りに素子ゲートにゲートボールＧ１、Ｇ２が接続されている。
【００１７】
本発明によれば、接点５１は、素子１２のソース領域３４（ボールＳ１）とＭＯＳＦＥＴ１３のドレイン領域６１（ボールＤ２）の両方に接続され、したがって素子１３のドレインに素子１２のソースが接続される。
【００１８】
ボールＳ１、Ｄ２は、素子を受ける回路基板上のトラックによって互いに接続することができる。あるいはシリコン上に金属層を堆積させて、ソースおよびドレイン領域Ｓ１、Ｄ２を互いに接続することができる。このメタライゼーションは、Ｓ１からＤ２まで配線するときに分離トレンチ領域を橋絡し、ドレイン領域Ｄ１から適切に分離されなければならない。
【００１９】
したがって、ＭＯＳＦＥＴ１２、１３を含むモノリシックフリップチップが形成される。他の素子を実装しておくこともできることに留意されたい。例えば、ＭＯＳＦＥＴ１２、１３をプレーナ素子とし、または１つのプレーナおよび１つのトレンチ素子とすることもでき、図２、３、４の素子を集積半ブリッジ回路として形成することもできる。接合分離を使用しておくこともできる。
【００２０】
図５は、図２、４のモノリシックチップの上部の自由表面７０が、ヒートシンクとして動作することができる銅層７１を、クランピングまたは接着によって、あるいは堆積によって、表面７０に塗布し、複数の離隔された平行スロットをその中に有するようにパターン形成した新規のヒートシンク構造（任意のフリップチップ構造に使用することができる）を有すことができる本発明の他の特徴を示す。次いでパターン形成された銅は、素子の放射冷却を改善するために、その上に形成された黒色酸化物などの高熱放射率層８０を有する。中心部の銅ストライプ８５は、ダイ装着装置と協働する広い中心領域を画定するように拡張することができる。
【００２１】
銅ヒートシンク７１は、１００から４００ミクロンの厚さ（１００から３００ミクロンの厚さの基板上にある）とすることができる。したがって、この厚い金属７１は、シリコンダイを補強する働きもしている。
【００２２】
黒色酸化物は、アンモニア炭酸銅溶液から３０秒から５分の間銅７１と接触させて、またはめっきを施すことによって形成することができる。
【００２３】
図６は、プリント回路基板または他の基板などの支持基板上の導電性トレースによって、ドレイン、ソース、ゲート接点がすべて望み通りに相互接続される図４の代替実施形態を示す。点線２００、２０１は、下層の基板またはドリフト領域へのＤ１、Ｄ２接点の接続部を示す。
【００２４】
図７では、導電性ブリッジ２１０によってＳ１接点はＤ２接点に接続されている。
ブリッジ２１０は、シリコン表面から適切に絶縁されていることに留意されたい。
【００２５】
以上本発明をその特定の実施形態に照らして説明してきたが、他の多くの変形形態および変更形態ならびに他の使用法が、当業者には明らかになるであろう。したがって、本発明は、本明細書における特定の開示によって限定されないことが好ましい。
【図面の簡単な説明】
【００２６】
【図１】本発明に従って半導体構成要素を実装することができる典型的な同期バックコンバータ回路の回路図である。
【図２】図１の半導体素子を含むモノリシックチップの断面図である。
【図３】図２の素子からなるＭＯＳＦＥＴセルの１つの拡大図である。
【図４】支持面への接続を容易にするために、共通のボール端子を密集させた図２のチップの上面図である。
【図５】冷却を向上させるためにパターン形成され、高熱放射率コーティングを有する図２の素子の底面を示す図である。
【図６】図４の素子のはんだボールのレイアウトに関する第２の実施形態を示す図である。
【図７】図４の素子のはんだボールのレイアウトに関する第３の実施形態を示す図である。
【図１】
2005505924.tif 000003
【図２】
2005505924.tif 000004
【図３】
2005505924.tif 000005
【図４】
2005505924.tif 000006
【図５】
2005505924.tif 000007
【図６】
2005505924.tif 000008
【図７】
2005505924.tif 000009
【国際公開パンフレット】
2005505924.tif 000010
2005505924.tif 000011
2005505924.tif 000012
2005505924.tif 000013
2005505924.tif 000014
2005505924.tif 000015
2005505924.tif 000016
2005505924.tif 000017
2005505924.tif 000018
2005505924.tif 000019
2005505924.tif 000020
2005505924.tif 000021
2005505924.tif 000022
【国際調査報告】
2005505924.tif 000023