(57)【要約】ビット線（２６）間の短絡を起こすことなく、仮想接地アレイ・フラッシュメモリデバイスのワード線（２０）をドープして、サリサイド化するためのプロセスを提供する。一態様において、ワード線（２０）はポリ層をパターン化する前にドープされる。ワード線（２０）は、コア領域において、ポリ層から形成される。これによって、ポリ層は、ワード線（２０）の間の基板を、ビット線（２６）間の短絡を生じさせるおそれのあるドーピングから保護する。他の態様において、スペーサ材料、絶縁体、または類似の材料でワード線（２０）間の基板を保護する一方、ワード線（２０）を露出する。このスペーサ材料または絶縁体は、ドーピングのときと同じような方法で、基板がサリサイド処理されるのを防ぐ。サリサイド処理はビット線（２６）同士の短絡を生じさせるおそれがある。ドープされ、サリサイド処理されたワード線（２０）を持つ仮想接地アレイ・フラッシュメモリデバイスが開示される。このデバイスのビット線（２６）間は、ワード線の間に酸化物アイランド分離領域（２８）が存在しない仮想接地アレイにおいても、短絡していない。
2005505922.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性半導体メモリ装置であって、
メモリセルのアレイ（５０）を含むコア領域と、
周辺領域と、
金属でサリサイド処理され、前記メモリセル（５０）のコントロールゲートとして機能するポリ・ワード線（２０）と、
間隔を空けて配置され、前記メモリセル（５０）のソースおよび／またはドレイン領域として機能する埋め込みビット線（２６）とを備え、
おおよそ１００オングストローム以上の厚さの酸化物アイランドが、ワード線（２０）の間の、前記埋め込みビット線（２６）の分離を促進するであろう位置（２８）には配置されない、不揮発性半導体メモリ装置。
【請求項２】
前記ポリ・ワード線（２０）は、前記ポリ・ワード線（２０）がデポジションに続いてドープされた証拠を残すような方法でドープされている、請求項１記載の装置。
【請求項３】
前記周辺領域はサリサイド処理されたソースおよびドレイン領域を含む、請求項１記載の装置。
【請求項４】
前記コア領域はおおよそ５００オングストローム以上の厚さを持つ酸化物アイランドを含まない、請求項１記載の装置。
【請求項５】
前記メモリセルはSONOSメモリセル（５０）を含む、請求項１記載の装置。
【請求項６】
仮想接地アレイ・不揮発性半導体メモリ装置を形成する方法であって、
酸化物アイランドを含まないコア領域および周辺領域を持つ半導体基板（７０２）を準備するステップと、
前記コア領域上に、少なくとも一つの絶縁体層を含む電荷トラップ層（７０６）を形成するステップと、
少なくとも前記電荷トラップ層（７０６）の上にポリ層（７０８）を形成するステップと、
前記コア領域において前記ポリ層（７０８）をパターン化する前に、前記コア領域内のポリ層（７０８）をドーピングするステップと、
前記コア領域内のポリ層（７０８）をパターン化して、ワード線を形成するステップとを含む方法。
【請求項７】
前記コア領域内に酸化物アイランドが形成されない、請求項６記載の方法。
【請求項８】
前記ワード線をサリサイド処理するステップと、
前記コア領域をマスクするステップと、
前記コア領域がマスクされているときに、前記ワード線をサリサイド処理する前に、前記基板（７０２）をドープして、前記周辺領域内のゲートに近接するソースおよびドレイン領域を形成するステップとをさらに含む、請求項６記載の方法。
【請求項９】
前記周辺領域内のゲートに近接するソースおよびドレイン領域が、前記コア領域内の前記ワード線と同時にサリサイド処理される、請求項８記載の方法。
【請求項１０】
仮想接地アレイ・不揮発性半導体メモリ装置を形成する方法であって、
酸化物アイランドを含まないコア領域および周辺領域を持つ半導体基板（７０２）を準備するステップと、
前記コア領域上に、少なくとも一つの絶縁体層を含む電荷トラップ層（７０６）を形成するステップと、
少なくとも前記電荷トラップ層（７０６）の上にポリ層（７０８）を形成するステップと、
前記コア領域内のポリ層（７０８）をパターン化して、前記基板（７０２）上に間隔が設けられた複数のワード線を形成するステップと、
前記ワード線をサリサイド処理するステップとを含み、前記コア領域には酸化物アイランドが形成されない方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に不揮発性の半導体メモリ装置の製造に関する。特に、本発明は、ソースおよび／またはドレインとして機能可能なビット線を持つフラッシュメモリデバイスを製造するための改良された方法に関する。
【背景技術】
【０００２】
小型化と高速アクセスに対する要求により、EEPROM（電気的消去可能プログラマブル・リードオンリーメモリ）フラッシュメモリデバイスの開発が進められてきた。そのような開発成果の一つに、従来型およびＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）フラッシュメモリデバイスの両方に適用可能な、仮想接地アレイ（virtual ground array）構造がある。非仮想接地アレイ構造は、読み出しおよび書き込み動作専用のソースおよびドレイン領域を持つのに対し、仮想接地アレイ構造は、印加電圧に応じてソースとしてもドレインとしても用いることができるビット線を採用することによって、ゲートとゲートの間隔を小さくする。
【０００３】
フラッシュメモリデバイスを小型化することで高速化することができるが、他の方法によっても高速化は可能である。大きなアレイでは、ビット線に沿ったコンタクトとコンタクトの間隔を狭めることによっても高速化できる。コンタクトは場所を取るので、一般にコンタクトが配置される場所ではすべて、隣接するワード線の間隔を広げなければならない。より狭い間隔でコンタクトを配置することによる利益と、より多くのコンタクトを設けることによるコストとの妥協点は、ビット線に沿って、１６ワード線毎にコンタクトを配置することである。
【０００４】
ポリシリコンのワード線の使用によって生ずる応答遅れは、シリサイド化によって低減可能である。シリサイド化は電気抵抗値を低下させる。シリサイド化は、通常、マスキングなしに実行されるが、それは自己整合（self-aligned）シリサイド化プロセス（サリサイド処理）と呼ばれる。残念なことに、サリサイド処理は仮想接地アレイでは使用困難であることがわかっている。サリサイドプロセスは、ビット線間に短絡を起こさせる傾向があり、酸化物アイランド分離領域がないときには特にそれが顕著である。
一般的に、メモリ装置はこれまでよりもより速く、そして小型化されている。しかしながら、さらに速く、および／または、より小型のメモリ装置に対する要求は尽きることがない。
【発明の開示】
【発明の概要】
【０００５】
以下で、本発明の概要を、そのいくつかの態様の基本的な理解のために説明する。この概要は、本発明の広範な概略ではなく、本発明の主要な、または重要な要素を特定しようとすることを意図したものではなく、またはその範囲を線引きしようとするものでもない。この概要の第1の目的は、本発明のいくつかのコンセプトを簡略化された形態で、後述するより詳細な説明に対する前奏として提供することである。
【０００６】
本発明は、ビット線間の短絡を起こすことなく、仮想接地アレイ・フラッシュメモリデバイスのワード線をドープして、サリサイド処理するためのプロセスを提供する。本発明の一態様において、ワード線はポリ層をパターン化する前にドープされる。ワード線は、コア領域において、ポリ層から形成される。これによって、ポリ層は、ワード線の間の基板を、ビット線間の短絡を生じさせるおそれのあるドーピングから保護する。コア領域は、この領域内のポリ層をパターン化した後で行われるドーピング処理の間はマスキングすることが可能である。
【０００７】
本発明の他の態様において、サリサイド処理の直前に、ワード線は露出されるが、スペーサ材料、絶縁体、または類似の材料がワード線の間の基板を保護する。このスペーサ材料または絶縁物は、ドーピングのときと同じような方法で、基板がサリサイド処理されるのを防ぐ。サリサイド処理はビット線同士の短絡を生じさせるおそれがある。
【０００８】
本発明は、ドープされ、サリサイド処理されたワード線を持つ仮想接地アレイ・フラッシュメモリデバイスを提供する。このデバイスのビット線とビット線とは、ワード線の間に酸化物アイランド分離領域が存在しない仮想接地アレイにおいても、短絡していない。このような構造の潜在的な特長には、寸法の縮小、プロセス工程数を少なくできること、高温サイクルにデバイスをさらす回数を少なくできることが含まれる。
【０００９】
本発明のその他の利点および新規な特徴は、以下の本発明の詳細な説明および添付の図面から明らかになる。詳細な説明および図面は、本発明のある実例を提供する。これらの例は、本発明の原理を採用できる様々な方法のいくつかを示している。
【発明を実施するための最良の形態】
【００１０】
本発明は、仮想接地アレイ・フラッシュメモリデバイスを製造するためのプロセスを含み、特に、ワード線の間の基板を保護する酸化物アイランドが存在しない場所においても、ビット線とビット線の間を短絡させることなしに、このデバイスのワード線をドープし、サリサイド処理するためのプロセスを含む。このデバイスは、コア（core）領域と周辺領域とを有する。このコア領域はメモリセルを含み、周辺領域は低電圧ゲート、高電圧ゲート、その他の入力／出力回路を含む。メモリセルは、ポリシリコンまたは非晶質（アモルファス）シリコンのコントロールゲートを含み、このコントロールゲートはワード線を形成するように連続したストリップ状に接続される。複数のメモリセルのドレインおよびソースは、直列または並列に接続されて、ビット線を形成する。周辺領域のデコーダおよび制御回路を用いることによって、各メモリセルは、プログラミング、読み出し、または消去動作のためにアドレス指定することができる。ワード線はドープされ、サリサイド処理されて、これらの動作を実行する際の電気的応答遅れを減少させる。
【００１１】
以下、図面を参照して本発明を説明する。図面を通して、類似の要素は、類似の番号で参照される。図１は、本発明の一実施形態によるドープされ、サリサイド処理されたワード線を持つ、フラッシュメモリデバイス１０のコア領域の一部を示している。図示されたデバイスは、ＮＯＲ型構造で、埋め込みビット線を持ち、ＳＯＮＯＳタイプのものである。しかしながら、本発明は、ＮＡＮＤ構造で、ビット線が埋め込まれていない、フローティングゲートのメモリセルを持つデバイスをも包含する。
【００１２】
デバイス１０のワード線２０は、ドープされたポリシリコンまたは非晶質シリコンの層からパターン化される連続したストリップである。ワード線２０は、電荷トラップ層（charge trapping layer）を覆う。電荷トラップ層は、酸化物層１４、窒化物層１６、および酸化物層１８を含む。ワード線２０は、メモリセル５０のコントロールゲートとして機能する。メモリセル５０は、ワード線２０に沿って、埋め込みビット線２６の間に形成される。埋め込みビット線２６は、基板１２のドープされた領域を含む。これらのドープされた領域は、メモリセル５０のソースおよびドレインとして機能する。これらのビット線は、ビット線２６とは反対のドーピングをされた基板１２の一部によって（反対方向のp-n接合を形成する）互いに電気的に分離されている。ワード線２０は、サリサイド処理される。しかし、基板１２のビット線に挟まれた部分は、ワード線の間の基板を保護するための酸化物アイランドが設けられていない場所でも、本質的にシリサイドを含まない。埋め込みビット線の間の領域２８は酸化物アイランドを含まない。
【００１３】
メモリセル５０はフローティングゲート・メモリセルであってもよい。しかし、その場合には、少なくとも電荷トラップ層の一つは導電性であって、ワード線に沿った連続的なストリップを形成しない。ワード線２０間の基板１２の部分２８には、通常、酸化物アイランドは形成されない。酸化物アイランドは絶縁材料の層からなり、通常少なくともおおよそ１００オングストロームの厚みを持ち、典型的には少なくともおおよそ５００オングストロームの厚みを持つ。これは、例えば、シリコンの局所酸化（LOCOS）またはシャロー・トレンチ・アイソレーション（STI）によって形成される。従来技術のメモリ装置は、一般的に、ワード線の間のスペースに形成される酸化物アイランドを持っている。これらのアイランドは、それらがビット線の電気的分離を維持するのを補助する場所に設けられる。例えば、酸化物アイランドをビット線の間に配置して、隣接するビット線同士を電気的に分離するように機能する基板の一部を保護することができる。酸化物アイランドは、通常、本発明のプロセスに従って作成されるデバイスには不要である。
【００１４】
図２は、本発明の他の実施形態であるプロセス２００の処理を示す流れ図である。プロセス２００は、図１のフラッシュメモリデバイス１０の製造に用いることができる。処理２０２は、基板の閾値電圧VTの設定をし、埋め込みビット線の形成を行う。通常基板はｐ型にドープされ、一方、ビット線は通常ｎ型にドープされる。メモリセルスタックが多層（マルチレイヤ）電荷トラップ絶縁体を含んでいるところでは、これらのドーピング処理は、複数層電荷トラップ絶縁体が形成された後に実行することができる。基板のドーピングはブランケットドーピングの方法で実行可能である。一方で、ビット線のドーピングは、通常リソグラフィーの方法でパターン化されたレジストマスクを介したドーピングの方法を含んでいる。
【００１５】
処理２０４は、少なくともコア領域にメモリスタックを形成する。このメモリセルスタックは、ＳＯＮＯＳタイプのメモリセルスタックか、またはフローティングゲートメモリセルスタックとすることができる。周辺領域のゲートスタックは、コア領域のメモリセルスタックと同時に形成することができ、コア領域のメモリセルスタックの部分が周辺領域に拡大する。たとえば、少なくとも一つの酸化物層および一つのポリ層が周辺領域に拡大するのはよくあることである。
【００１６】
処理２０６は、少なくともコア領域内のポリ層をドーピングする。このポリ層は、メモリセルスタックの最上層であって、後にワード線にパターン化される層である。ポリ層は、ポリシリコンまたは非晶質シリコンを含む層である。本発明の一実施形態では、処理２０６は、パターン化の前に実行され、それによってこのポリ層は、続いて形成されるワード線の間の基板部分を、ワード線がドープされる間、ドープされないように保護する。ポリ層のドーピングはその導電性を増加させ、導電性のシリサイドの形成を促進する。ドープされたポリ層をデポジションすることも可能であるが、デポジション後にポリ層をドーピングする方が、より高い性能を持つメモリ装置の形成を促進する。ポリ層がドーピングされている間、周辺部分をマスクしてもよい。
【００１７】
処理２０８は、ポリ層を少なくともコア領域内でパターン化して、ワード線を形成する。このとき、メモリセルスタック全体をパターン化することができ、これによってワード線の間の基板が露出する。しかしながら、メモリセルスタックの１以上の層をワード線の間に残すことも可能である。このとき、周辺領域のゲートもパターン化することができる。
【００１８】
図３は、本発明のさらに別の実施形態であるプロセス３００における処理を示す流れ図である。プロセス３００もまた、図１のフラッシュメモリデバイス１０の製造に用いることができる。処理３０２、３０４および３０６は、基板の閾値電圧VTの設定、コア領域内でのビット線の形成、メモリセルスタックの形成、メモリセルスタックのパターン化を含み、これらはプロセス２００の対応する処理２０２，２０４および２０８と同様である。プロセス３００では、パターン化する前のコントロールゲート層のドーピングは任意である。たとえば、コントロールゲート層は、その場で（in situ）ドーピングする方法で形成することもできる。この場合、コントロールゲート層は、形成の際にドープされる。
【００１９】
処理３０８は、ワード線の間の基板を露出させずに、コア領域内のワード線を露出させる。たとえばワード線は、周辺領域内のゲートに隣接するソースおよびドレイン領域を形成するためのプロセスの際にデポジションされるスペーサ材料で被覆することができる。ワード線をサリサイド保護層で覆うこともできる。この層は、絶縁体または類似の材料であって、ワード線の間の基板を覆うようにデポジションされ、サリサイド処理の際にそれを保護する。とにかく、スペーサ材料、絶縁材料、または類似の材料がワード線の間の基板を覆い、ワード線の上に載っているそのような材料は、ワード線の間の基板を露出することなしに取り除かれる。代替的に、または追加的に、デポジションされる層、基板は、ワード線がパターン化されるときにその場に残しておくことが可能なメモリセルスタックの一以上の層によって保護されうる。
【００２０】
処理３１０はサリサイド処理である。サリサイド金属が、適切なプロセスによって基板上にデポジションされる。ラピッド・サーマル・アニーリング（ＲＴＡ）が、サリサイド金属がシリコンと反応して、金属シリサイドを形成するような条件で実行される。所望の相のシリサイドを得るために追加のＲＴＡを実行することができる。サリサイド処理の間、ワード線の間の基板は、スペーサ材料、絶縁材料、または類似の材料の層によってサリサイドから保護されている。従って、本質的に、ワード線の間の基板にはシリサイドは形成されない。
【００２１】
図４は、本発明の他の実施形態であるプロセス４００のより詳しい例の流れ図である。シーケンスは処理４０２から始まり、半導体を含む基板のコア領域上に電荷トラップ絶縁体スタックを形成する。半導体は通常シリコンであるが、任意の適当な半導体、たとえば、GaAsまたはInPなどであってもよい。
電荷トラップ絶縁体スタックは、ＳＯＮＯＳメモリセルスタックの電荷トラップ部分であってもよい。図５に、ＳＯＮＯＳメモリセルスタック５００の一例を示す。ＳＯＮＯＳメモリセルスタック５００は、基板５０２上に形成された、電荷トラップ絶縁体５０４およびポリ層５０６とを含む。電荷トラップ絶縁体は、電子の捕獲（トラップ）が可能な、またはそれを促進するどのような絶縁体の層または複数の層であってもよい。言い換えれば、電子の捕獲を促進するために、電荷トラップ絶縁体は、それをサンドイッチする層よりも低い障壁高さ（barrier height）を持つ層を持つ（比較的高い障壁高さを持つ２つの層が比較的低い障壁高さを持つ層をサンドイッチする）。ＯＮＯ三層絶縁体の場合、酸化物層がおおよそ3.1eVの障壁高さを持つのに対し、窒化物層はおおよそ2.1eVの障壁高さを持つ。この結合によって、中間層にウェルが形成される。
【００２２】
例としては、電荷トラップ絶縁体は、ONO三層絶縁体、酸化物／窒化物二層絶縁体、窒化物／酸化物二層絶縁体、酸化物／タンタル酸化物二層絶縁体（SiO2/Ta2O5）、酸化物／タンタル酸化物／酸化物三層絶縁体（SiO2/Ta2O5/SiO2）、酸化物／ストロンチウム・チタン酸塩二層絶縁体（SiO2/SrTiO3）、酸化物／バリウム・ストロンチウム・チタン酸塩二層絶縁体（SiO2/BaSrTiO2）、酸化物／ストロンチウム・チタン酸塩／酸化物三層絶縁体（SiO2/SrTiO3/SiO2）、酸化物／ストロンチウム・チタン酸塩／バリウム・ストロンチウム・チタン酸塩三層絶縁体（SiO2/SrTiO3/BaSrTiO2）および類似のものを含む（それぞれの例について、最初に記載された層が最下層であり、最後に記載された層が最上層である）。SONOSという用語はONO層を連想させるが、本明細書においてこの用語は、上述したすべての電荷トラップ絶縁体を含む不揮発性メモリ装置を包含するものである。つまり、SONOSタイプの不揮発性メモリ装置とは、電子捕獲が可能な、またはそれを促進するどのような絶縁体の層または複数の層を含むものであって、ONO電荷トラップ絶縁体を必要としない。
【００２３】
電荷トラップ絶縁体がONO絶縁体であるとき、一つのまたは両方の二酸化シリコン絶縁体層は、シリコン含有量の多い（silicon-rich）二酸化シリコン層でありうる。一つのまたは両方の二酸化シリコン絶縁体層は、また酸素含有量の多い（oxygen-rich）二酸化シリコン層でありうる。一つのまたは両方の二酸化シリコン絶縁体層は、熱成長によって形成された、またはデポジションされた酸化物である。一つのまたは両方の二酸化シリコン絶縁体層は、窒化酸化物層であってもよい。
【００２４】
窒化物層は、シリコンの含有量の多い窒化シリコン層であってもよい。また、窒化物層は、窒素の含有量の多い窒化シリコン層であってもよい。本発明の一実施例において、電荷トラップ絶縁体は、おおよそ７５オングストロームからおおよそ３００オングストロームの厚さを持つ。本発明の他の実施例において、電荷トラップ絶縁体は、おおよそ１００オングストロームからおおよそ２７５オングストロームの厚さを持つ。本発明のさらに他の実施例において、電荷トラップ絶縁体は、おおよそ１１０オングストロームからおおよそ２５０オングストロームの厚さを持つ。
本発明の一実施例において、酸化物層は独立しておおよそ５０オングストロームからおおよそ１５０オングストロームの厚さを持ち、窒化物層はおおよそ２０オングストロームからおおよそ８０オングストロームの厚さを持つ。本発明の他の実施例において、酸化物層は独立しておおよそ６０オングストロームからおおよそ１４０オングストロームの厚さを持ち、窒化物層はおおよそ２５オングストロームからおおよそ７５オングストロームの厚さを持つ。本発明のさらに他の実施例において、酸化物層は独立しておおよそ７０オングストロームからおおよそ１３０オングストロームの厚さを持ち、窒化物層はおおよそ３０オングストロームからおおよそ７０オングストロームの厚さを持つ。
【００２５】
プロセス４００は本来、SONOSタイプのメモリ装置の形成を対象としているが、本発明はフローティングゲートのメモリ装置を形成するのにも用いることができる。もし、フローティングゲートのメモリ装置を形成しようとするときは、メモリセルスタックの電荷トラップ層の形成を含む処理４０２は、基板の閾値電圧が設定され、埋め込みビット線が形成されるまで延期される。
【００２６】
図６は、フローティングゲートメモリセルのためのスタック６００の一例を示す。ゲート酸化物層６０４が、半導体基板６０２の上に形成されている。本発明の一実施例において、ゲート酸化物層６０４はおおよそ３０オングストロームからおおよそ１５０オングストロームの厚さを持つ。本発明の他の実施例において、ゲート酸化物層６０４はおおよそ５０オングストロームからおおよそ１１０オングストロームの厚さを持つ。
【００２７】
ゲート酸化物は、化学蒸着法（ＣＶＤ）、ドライ酸化法（dry oxidation）、ウェット酸化法（wet oxidation）または熱酸化法（thermal oxidation）などを含む、適切なプロセスによって形成することができる。例えば、ゲート酸化物層６０４は、おおよそ摂氏１０５０度で、1.33リッターの酸素、70ccのHClおよび12.6リッターのアルゴンを有する環境下においてドライ酸化法によって形成することができる。
【００２８】
フローティングゲート層６０６は、ゲート酸化物層６０４の上に形成される。フローティングゲート層６０６は、通常、ポリシリコンまたは非晶質シリコンを含む。フローティングゲート層６０６は適切な方法で形成することができる。例えば、リンがドープされた非晶質シリコン層は、摂氏５３０度、４００mTorr、2000 sccmのSiH4、22 sccmのヘリウム、１重量パーセントのPH3においてCVD法でデポジションできる。本発明の一実施例において、フローティングゲート層６０６は、おおよそ４００オングストロームからおおよそ１２００オングストロームの厚さを持つ。本発明の他の実施例において、フローティングゲート層６０６は、おおよそ５００オングストロームからおおよそ１０００オングストロームの厚さを持つ。本発明のさらに他の実施例において、フローティングゲート層６０６は、おおよそ６００オングストロームからおおよそ９００オングストロームの厚さを持つ。
【００２９】
絶縁体層６０８は、フローティングゲート層６０６の上に形成される。最も一般的には、この絶縁体層は複数の層からなる絶縁体、例えば酸化物／窒化物／酸化物（ＯＮＯ）層である。この層は、一般に、おおよそ１２０オングストロームからおおよそ４００オングストロームの厚さを有する。一般的に言うと、ＯＮＯ層は、酸化物層、窒化物層、酸化物層を連続して形成することによって形成される。このＯＮＯ層は、任意の適切な厚みを持つことができる。例えば、第１の、つまり最下層の酸化物層は、おおよそ４０オングストロームからおおよそ６０オングストロームの厚さにすることができる。例えば、窒化物層は、おおよそ６０オングストロームからおおよそ１００オングストロームの厚さに、またはおおよそ７０オングストロームからおおよそ９０オングストロームの厚さにすることができる。例えば、最上層の酸化物層は、おおよそ２０オングストロームからおおよそ８０オングストロームの厚さに、またはおおよそ４０オングストロームからおおよそ６０オングストロームの厚さにすることができる。一以上の酸化物層が周辺領域のゲート酸化物の一部を形成することも可能である。
【００３０】
絶縁体層６０８は、任意の適切な方法で形成することができる。例えば、ＯＮＯ層を形成するためには、最下層の酸化物層は、ＣＶＤ技術を用いて形成するか、酸化技術を用いて成長させることができる。例えば、最下層の酸化物層は、温度摂氏約７５０度、圧力600 mTorr、20 sccmのSiH4、1200 sccmのN2Oを含む気体および搬送ガスの環境において形成可能である。酸化物層は、ＴＥＯＳのデポジションを行った後に、それを酸化することによっても形成できる。窒化物層は、ＣＶＤ技術を用いてデポジションすることもできる。例えば、窒化物は、温度摂氏約７６０度、圧力330 mTorr、600 sccmのNH3、100 sccmのSiH2Cl2を含む気体の環境においてデポジションされる。第２の、つまり酸化物の最上層は、第１の酸化物層を形成したときに用いたものと同様の、または異なった方法で形成することができる。ポリ層６１０は、電荷トラップ層を覆う。
【００３１】
周辺領域のゲートスタックは、少なくともその一部が、コアのメモリセルスタックが形成されるときに、ともに形成される。周辺領域では、二種類の酸化物の厚さがよく用いられる。一つは低電圧ゲート用であり、もう一方が高電圧ゲート用である。周辺領域のゲート酸化物層の厚さは、典型的にはコア領域のそれよりも厚い。例えば、周辺領域のゲート酸化物は、おおよそ１３０オングストロームからおおよそ４００オングストロームの厚さにすることができる。コアおよび周辺領域のゲート酸化物は、同時に成長させてもよいし、別々に成長させてもよい。ゲート酸化物をより厚くすることが必要な場合には、周辺領域について追加の酸化ステップを用いる。
【００３２】
電荷トラップ層が形成された後、処理４０４で、閾値電圧（ＶＴ）を設定するために基板をドープする。しかしながら、いくつかの例においては、選択的に、処理４０２の前に処理４０４を実行することができる。基板は、ライトドープ（n-またはp-）することもできるし、ヘビードープ（n+またはp+）することもできる。適切なドーパントの例は、ヒ素（arsenic）、ホウ素（boron）およびリン（phosphorus）の一つまたはそれらの組み合わせを含む。ドーピングは、いくつかの層またはウェルを含めることができる。通常、最上部のウェルはp型に作られる。特定の例として、ホウ素を、１平方センチメートル当たり、おおよそ1 x 1011原子からおおよそ1 x 1013原子の分量（dosage）において注入（インプラント）することが可能である。インプラントは、おおよそ８０ｋｅＶからおおよそ３００ｋｅＶのエネルギーで実行可能である。
【００３３】
処理４０６は、埋め込みビット線を形成する。埋め込みビット線は、基板をドーピングすることによって形成される。適切なドーパントの例は、ヒ素（arsenic）、ホウ素（boron）、BF2+、アンチモン（antimony）、インジウム（indium）およびリン（phosphorus）の一つまたはそれらの組み合わせを含むが、埋め込みビット線を形成するのに用いられるドーパントは基板の閾値電圧を設定するのに使われたドーパントとは反対の型である。一実施例において、ビット線は１平方センチメートル当たり、おおよそ1 x 1014原子からおおよそ1 x 1016原子の量にインプラントされる。他の実施例において、ビット線は１平方センチメートル当たり、おおよそ5 x 1014原子からおおよそ7 x 1015原子の量にインプラントされる。さらに他の実施例において、ビット線は１平方センチメートル当たり、おおよそ1 x 1015原子からおおよそ5 x 1015原子の量にインプラントされる。状況に応じて、基板の閾値電圧を設定する前にビット線にインプラントすることもできる。
【００３４】
処理４０８は、少なくともコア領域上にポリ層を形成する。このポリ層は、非晶質シリコンまたはポリシリコンを含む。本発明の一実施例では、このポリ層は、おおよそ５００オングストロームからおおよそ６０００オングストロームの厚さを持つ。本発明の他の実施例では、このポリ層は、おおよそ７５０オングストロームからおおよそ３０００オングストロームの厚さを持つ。本発明のさらに他の実施例では、このポリ層は、おおよそ１０００オングストロームからおおよそ１５００オングストロームの厚さを持つ。このポリ層は任意の適切な方法で形成することができる。その方法には、フローティングゲート・メモリセルスタックのフローティングゲート層を形成するのに用いた種類の方法も含まれる。このポリ領域は、通常、周辺領域上まで広がっている。周辺領域においては不所望なコア領域のメモリセルスタック層は、コア領域内に選択的に形成されるか、一以上のリソグラフィーマスクを用いて周辺領域から選択的にエッチング除去される。
【００３５】
処理４１０は、少なくともコア領域内のポリ層のドーピングである。例えば、ヒ素（arsenic）などの、任意の適切なドーパントが用いられる。本発明の一実施例では、ポリ層は１平方センチメートル当たり、おおよそ1 x 1011原子からおおよそ1 x 1016個の原子にドープされる。本発明の他の実施例では、ポリ層は１平方センチメートル当たり、おおよそ1 x 1013原子からおおよそ5 x 1015個の原子にドープされる。本発明のさらに他の実施例では、ポリ層は１平方センチメートル当たり、おおよそ3 x 1014原子からおおよそ3 x 1015個の原子にドープされる。状況に応じて、コア領域のポリ層がドーピングされている際、周辺領域をマスクされる。
場合によっては、処理４０８と処理４１０とを同時に実行することもできる。この場合、その場の（in situ）ドーピング形成技術が用いられる。
【００３６】
処理４１２はコアメモリセルおよび周辺領域のゲートをパターン化する処理であって、コア領域内のポリ層をドーピングした後に実行される。パターン化は任意の適切な方法、例えばリソグラフィック・プロセスによって実行される。コアメモリセルのパターン化は、少なくともポリ層のパターン化を含む。このパターン化によって、コア領域のポリ層は、間隔があいた複数のワード線に分割される。本発明の一実施例において、パターン化によって生じるワード線の間の間隔は、コンタクトが配置されるところを除き、おおよそ0.05μｍからおおよそ1.5μｍである。本発明の他の実施例において、ワード線の間隔は、おおよそ0.1μｍからおおよそ1μｍである。本発明のさらに他の実施例において、ワード線の間隔は、おおよそ0.15μｍからおおよそ0.75μｍである。ワード線の幅は、ワード線の間隔と同程度である。
【００３７】
処理４１４，４１６，４１８，４２０は、周辺領域内のゲートに隣接するソースおよびドレイン領域を提供する。これらの選択的なステップにおいて、n型およびp型のトランジスタがマスクされ、個別にインプラントされる。コア領域は、少なくともドーピングを含む処理４１４および４２０の間はマスクされる。選択的な処理４１４は、選択的な自己整合LDDインプラントである。このインプラントは、１平方センチメートル当たり、おおよそ1 x 1011原子からおおよそ1 x 1013の原子の量を、おおよそ２０ｋｅＶから８０ｋｅＶのエネルギーで供給する。適切なドーパントには、例えば、ヒ素、ホウ素またはリンが含まれる。ポリ層が処理４１０でドープされているときにだけ周辺領域ゲートに対するＬＤＤドーピングが可能であるという意味において、処理４１４は選択的である。一実施形態においては、処理４１０および処理４１４は、処理４１２の後で、同時に実行される。
【００３８】
選択的な処理４１６は、スペーサ材料のデポジションである。例えば、窒化物および／または酸化物を含む、任意の適切な材料を用いることができる。酸化物層は、ＴＥＯＳをデポジションした後に酸化することによって形成できる。ＣＶＤ技術を用いて、窒化物層をデポジションすることもできる。スペーサ材料のデポジションの前には、通常、すべてのマスクが除去され、これによってスペーサ材料はコア領域のワード線の間およびその上に直接、一様に堆積する。
【００３９】
選択的な処理４１８は、スペーサ材料のエッチングである。基板にわたるスペーサ材料の全部を一度にエッチングすることもできるし、またはコア領域を最初にマスクして周辺領域のスペーサをエッチングし、その後周辺領域をマスクしてコア領域のスペーサをエッチングすることもできる。または周辺領域を最初にマスクしてコア領域のスペーサをエッチングし、その後コア領域をマスクして周辺領域のスペーサをエッチングすることもできる。周辺領域のゲート間のスペースにスペーサ材料の薄い層を残すかまたはスペーサ材料をまったく残さないようにしながら、周辺領域のゲートの側面に比較的厚いスペーサ材料の層を残すような、任意の適切なエッチングプロセスが使用可能である。このエッチングプロセスは通常、反応性イオンエッチングのような異方性のエッチングプロセスである。適切なプロセスおよび試薬が、スペーサ材料に応じて選択される。例えば、CF4を用いて反応性イオンエッチングを実行することができる。酸、塩基、または溶媒を用いたウェットエッチングを実行することもできる。使用可能な酸には、フッ化水素酸、臭化水素酸、硝酸、リン酸または酢酸が含まれる。使用可能な塩基には、水酸化ナトリウム、水酸化アンモニウム、および水酸化カリウムなどの水酸化物を含む。溶媒には、水などの有極性（polar）のもの、キシレン（xylene）またはセロソルブ（cellusolve）などの無極性のもの、またはメタノールを含むアルコールのような中間極性のものでよい。
【００４０】
処理４２０は、周辺領域内のゲートに隣接するソースおよびドレイン領域を形成するためのドーピングである。スペーサがゲート直近のドーパントの濃度を制限する。Ｎ型およびｐ型のゲートが別個にドープされる。本発明の一実施例では、ドーパントは１平方センチメートル当たり、おおよそ1 x 1014原子からおおよそ1 x 1016の原子の分量にインプラントされる。本発明の他の実施例では、ドーパントは１平方センチメートル当たり、おおよそ5 x 1014原子からおおよそ7 x 1015の原子の量にインプラントされる。本発明のさらに他の実施例では、ドーパントは１平方センチメートル当たり、おおよそ1 x 1015原子からおおよそ5 x 1015の原子の量にインプラントされる。
【００４１】
処理４２２は、コア領域内のワード線間の基板上の保護層を残しながら、ワード線の上部からすべての材料、特にスペーサ材料を取り除く処理であって、サリサイド処理の前に実行される。状況に応じて、処理４２２の間、周辺領域もマスクされる。ワード線上のスペーサまたは絶縁体材料は、化学的手段、機械的手段、または化学的手段と機械的な手段との組み合わせによって除去することができる。化学的な除去には、ウェットエッチングが含まれる。化学的な除去方法の追加的な例としては、プラズマおよび反応性イオンエッチングがある。プラズマは、酸素、フッ素、塩素、水素、またはこれらのガスの組み合わせ、選択的に他のガスとの組み合わせでよい。反応性イオンエッチングは、例えば酸素によって実行可能である。化学的手段と機械的手段の組み合わせは、化学機械研磨（ＣＭＰ）を含む。ＣＭＰは、しばしばスラリー（slurry）と呼ばれる、取り除こうとする層を急速には溶かさないが、研磨パッドによる機械的な除去を促進するのには十分なほどその化学的結合を変化させる材料を用いる。材料は、純粋に機械的な手段によっても取り除くことができる。堅い平坦面に取り付けられた研磨パッドが上部層に対して動かされ、ワード線の上部を露出させるのに十分な量の材料を徐々に取り除く。処理４２２の前に実行される一以上の絶縁体またはスペーサのエッチングステップの間、ワード線の間の領域をマスクすることによって、ワード線の間のスペースにおいて、基板上に保護層を形成するのを促進することができる。
【００４２】
処理４２４、４２６、４２８はサリサイドプロセスに関する。このプロセスは、少なくともコア領域のワード線を含む、露出したシリコン上にシリサイドを形成する。通常、シリサイドは周辺領域のソースおよびドレイン領域にも形成される。シリサイドは、Si（シリコン）と金属との化合物である。IVA族、VA族、VIII族の金属を含む、任意の適切な金属を用いることができる。特定の例としては、TiSi2、NiSiおよびCoSi2などの化合物を形成する、Ti、NiまたはCoがあげられる。
【００４３】
処理４２４では、金属が表面上にデポジションされる。金属は、例えば蒸発（evaporation）、スパッタリングおよびCVDを含む、任意の適切な手段によってデポジション可能である。蒸発法では、蒸気よりも低い温度に維持された基板上に蒸気が凝結することによって金属膜がデポジションされる。金属は、例えば抵抗線による加熱（resistive heating）、誘導加熱（inductive heating）、レーザー照射（laser bombardment）またはレーザー加熱（laser heating）を含む、任意の適切な方法によって蒸発させることができる。
スパッタリングのデポジションでは、デポジションされる金属をエネルギーが与えられたイオンで爆撃して（bombard）、いくらかの原子を解放する。これらの原子が基板上で凝集して膜を形成する。CVDでは、気相または基板の表面上で起こる一以上の反応によって、金属が生成される。これらの反応は、一般的に熱によって誘導されるが、これは化合物を含む金属の分解、または異なった種の間の反応を引き起こす。金属有機化合物がCVDプロセスでは有用である。
【００４４】
金属がデポジションされると、処理４２６でRTAによってシリサイドが形成される。RTAを用いるのは、金属またはドーパントの拡散を台無しにする可能性のある長時間の基板の加熱をすることなしに、それが化学反応および相変化を引き起こすからである。RTAは、通常レーザー、アークまたはタングステン・ハロゲンランプなどのヒートランプによって実行されるが、他の適切な装置を用いることもできる。そのような装置の例としては、電気的に熱せられるベルジャーがあり、場合によっては炉が含まれる。処理温度は、その他の要素とともに、形成されるシリサイドのタイプに応じて変わる。
【００４５】
チタンシリサイドのアニーリングには、多くの場合、２つのRTAステップが含まれる。最初のRTAはおおよそ摂氏５００度からおおよそ摂氏７００度の温度で実行され、比較的高い抵抗値のC49 TiSi2相を形成する。例えば、摂氏６５０度で３０秒間のRTAが用いられる。サイドウォールスペーサ上の反応していない金属を取り除き、ソース／ドレイン領域からゲートを分離するのに選択性エッチングを使用することができる。第２のRTAはおおよそ摂氏７００度からおおよそ摂氏９００度の温度で実行され、比較的高い抵抗値のC49 TiSi2相を比較的低い抵抗値の相C54 TiSixに変換する。環境（N2、真空レベル、その他）および不純物の存在が、競合する反応速度に影響を与え、最適なアニーリング時間および温度を変化させる。
【００４６】
CoSi2もまた通常、２つのRTAステップによって形成される。TiNのキャップ（capping）を用いることによってCoの酸化を防いで、なめらかな膜を提供することができる。例えば、Coの膜をまずスパッタリングでデポジションし、続いて真空を保ったまま、TiN膜をデポジションすることができる。第１のRTAの後、TiNのキャップは水酸化アンモニウム溶液でエッチング除去される。SiO2上の反応していないCo層、または他のスペーサ材料は、塩酸溶液で選択的にエッチング除去される。第２のRTAがCoSiをCoSi2に変換する。
【００４７】
処理４２８で、後の処理ステップで不所望な化合物を生成する可能性のある、反応していないすべての金属を取り除く。反応していない金属の除去には任意の適切な手段を用いることができる。通常、これらの金属は、酸溶液で洗浄することによって取り除ける。例えば、塩酸および／または硝酸溶液を用いることができる。図示してはいないが、フラッシュメモリデバイスの製造を完了するために、さらなるプロセスが実行される。
【００４８】
図７から１３は、本発明の仮想接地アレイ構造を持つSONOSフラッシュメモリデバイスのコア領域の形成の実例を示したものである。形成されたデバイスは、ビット線が並列に接続されるNOR構造を持ち、コア領域において連続したストリップを形成する。この例では、ビット線は、ワード線に対して直角に走っている。
【００４９】
図７は、VTを調整し、埋め込みビット線７０４を形成した後の半導体基板７０２を示す。図８、９はそれぞれ、メモリセルスタックを形成した後の、図７のAA’およびBB’線に沿った断面図に対応する。このメモリセルスタックは、電荷トラップ層７０６およびポリ層７０８を含む。ポリ層７０８は、パターン化の前の、この段階でドープされる。
【００５０】
図１０、１１はそれぞれ、メモリセルスタックを細長いストリップ状にパターン化して、ワード線を形成した後の、AA’およびBB’線に沿った断面図である。図面ではパターン化されているが、電荷トラップ層７０６はこの段階ではパターン化する必要はない。電荷トラップ層がパターン化されているか、いないかにかかわらず、図１２に示すように、ワード線の間のスペースは部分的に、または完全にスペーサ酸化物７１０で充填することができる。スペーサ酸化物は、周辺領域のゲートのためのソースおよびドレイン領域をドープするプロセスの間に、デポジションすることが可能である。または、これらのスペースは、サリサイド処理からワード線の間の基板を保護するためにデポジションされる絶縁体材料によって充填することも可能である。ワード線上のすべての材料は除去されて、図１２に示す構造を提供する。
【００５１】
ワード線の上部が露出すると、ワード線をサリサイド処理することができる。サリサイド金属がポリ層７０８の少なくとも一部と反応する。図１３に、結果として生じる、シリサイド７１２を持つ構造を示す。
【００５２】
以上、本発明を特定の好適な実施形態との関係において示し、説明してきたが、この明細書および添付の図面を読み、理解した当業者が、均等な代替物および修正を思いつくことは明白である。特に、上述の要素（アッセンブリ、デバイス、回路、その他）によって実行される様々な機能に関して、そのような要素を説明するのに用いられた用語（「手段」についてのすべての引用を含む）は、特にことわらない限り、本発明の実施例としてここに示された機能を実現する開示された構造と構造的に均等でないとしても、説明された要素の特定された機能を実現する（つまり、機能的に均等である）すべての要素に対応することを意図している。さらに、本発明の特定の特徴は、いくつかの実施形態中の一つに関してのみ開示されているかもしれないが、そのような特徴は、必要に応じて、所定のまたは特定の応用用途において有利になるように、他の実施形態における一以上の他の特徴と組み合わせることができる。
【産業上の利用可能性】
【００５３】
本発明のデバイスおよび方法は、不揮発性の半導体メモリの製造分野において利用可能である。特に、本発明のデバイスおよび方法は、不揮発性のフラッシュメモリデバイス、例えばＥＥＰＲＯＭの製造に利用可能である。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施形態であるデバイスの斜視図。
【図２】本発明の他の実施形態である方法の流れ図。
【図３】本発明のさらに他の実施形態である方法の流れ図。
【図４】本発明のさらに別の実施形態である方法の流れ図。
【図５】ＳＯＮＯＳメモリ装置のメモリセルスタックを示す図。
【図６】従来のフローティングゲート・メモリ装置のメモリセルスタックを示す図。
【図７】本発明のさらに他の実施形態である部分的に形成されたメモリ装置のコア領域を示す図。
【図８】メモリセルスタックを形成した後の、図７のAA’線に沿った図。
【図９】メモリセルスタックを形成した後の、図７のBB’線に沿った図。
【図１０】メモリセルスタックをパターン化した後の、図７のAA’線に沿った図。
【図１１】メモリセルスタックをパターン化した後の、図７のBB’線に沿った図。
【図１２】サリサイド処理直前の図７のAA’線に沿った図。
【図１３】サリサイド処理後の図７のAA’線に沿った図。
【図２】
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【図３】
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【図４】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【手続補正書】
【提出日】平成15年10月9日(2003.10.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性半導体メモリ装置であって、
メモリセルのアレイ（５０）を含むコア領域と、
周辺領域と、
金属でサリサイド処理され、前記メモリセル（５０）のコントロールゲートとして機能するポリ・ワード線（２０）と、
間隔を空けて配置され、前記メモリセル（５０）のソースおよび／またはドレイン領域として機能する埋め込みビット線（２６）とを備え、
おおよそ１００オングストローム以上の厚さの酸化物アイランドが、ワード線（２０）の間の、前記埋め込みビット線（２６）の分離を促進するであろう位置（２８）には配置されない、不揮発性半導体メモリ装置。
【請求項２】
前記ポリ・ワード線（２０）は、デポジションの後に、ドープされる、請求項１記載の装置。
【請求項３】
前記周辺領域はサリサイド処理されたソースおよびドレイン領域を含む、請求項１記載の装置。
【請求項４】
前記コア領域はおおよそ５００オングストローム以上の厚さを持つ酸化物アイランドを含まない、請求項１記載の装置。
【請求項５】
前記メモリセルはSONOSメモリセル（５０）を含む、請求項１記載の装置。
【請求項６】
仮想接地アレイ・不揮発性半導体メモリ装置を形成する方法であって、
酸化物アイランドが形成されていないコア領域および周辺領域を持つ半導体基板（７０２）を準備するステップと、
前記コア領域上に、少なくとも一つの絶縁体層を含む電荷トラップ層（７０６）を形成するステップと、
少なくとも前記電荷トラップ層（７０６）の上にポリ層（７０８）を形成するステップと、
前記コア領域内のポリ層（７０８）をパターン化して、ワード線を形成するステップと、
前記ワード線をサリサイド処理するステップとを含む方法。
【請求項７】
前記コア領域内において前記ポリ層（７０８）をパターン化する前に、前記コア領域内のポリ層（７０８）をドーピングするステップをさらに含む、請求項６記載の方法。
【請求項８】
前記コア領域をマスクするステップと、
前記コア領域がマスクされているときに、前記ワード線をサリサイド処理する前に、前記基板（７０２）をドープして、前記周辺領域内のゲートに近接するソースおよびドレイン領域を形成するステップとをさらに含む、請求項６または７記載の方法。
【請求項９】
前記コア領域内の前記ポリ層（７０８）をパターン化する前記ステップは、前記基板（７０２）上に間隔が設けられた複数のワード線を形成する、請求項６記載の方法。
【請求項１０】
前記周辺領域内のゲートに近接するソースおよびドレイン領域が、前記コア領域内の前記ワード線と同時にサリサイド処理される、請求項６乃至９のいずれか１項記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
EP-A-0 986 100，US-B1-6 258 667およびUS-A-6 133 095は、本発明に対する一般的な背景技術と考えられる。
小型化と高速アクセスに対する要求により、EEPROM（電気的消去可能プログラマブル・リードオンリーメモリ）フラッシュメモリデバイスの開発が進められてきた。そのような開発成果の一つに、従来型およびＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）フラッシュメモリデバイスの両方に適用可能な、仮想接地アレイ（virtual ground array）構造がある。非仮想接地アレイ構造は、読み出しおよび書き込み動作専用のソースおよびドレイン領域を持つのに対し、仮想接地アレイ構造は、印加電圧に応じてソースとしてもドレインとしても用いることができるビット線を採用することによって、ゲートとゲートの間隔を小さくする。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
チタンシリサイドのアニーリングには、多くの場合、２つのRTAステップが含まれる。最初のRTAはおおよそ５００℃からおおよそ７００℃の温度で実行され、比較的高い抵抗値のC49 TiSi2相を形成する。例えば、６５０℃で３０秒間のRTAが用いられる。サイドウォールスペーサ上の反応していない金属を取り除き、ソース／ドレイン領域からゲートを分離するのに選択性エッチングを使用することができる。第２のRTAはおおよそ７００℃からおおよそ９００℃の温度で実行され、比較的高い抵抗値のC49 TiSi2相を比較的低い抵抗値の相C54 TiSixに変換する。環境（N2、真空レベル、その他）および不純物の存在が、競合する反応速度に影響を与え、最適なアニーリング時間および温度を変化させる。




【国際調査報告】
2005505922.tif 000030
2005505922.tif 000031