(57)【要約】様々な実施形態において、本発明は集積回路あるいは集積回路素子を作製する際に用いるアパーチャマスク堆積技術に関する。他の実施形態では本発明は堆積技術を容易にする異なる装置に関する。これらの技術は一般に、回路の層あるいは様々な層の一部分を規定するパターンが形成された多数のアパーチャマスクを介して材料を順次堆積することを含む。このようにして、いかなるエッチングもフォトリソグラフィも必要とせずにアパーチャマスク堆積技術を利用して回路を作製することが可能であり、これは有機半導体を含む場合は特に有用である。これらの技術は電子ディスプレイ用の回路素子、高周波識別（ＲＦＩＤ）回路などの低コスト集積回路、および他の回路を作製する際に有用になる。
2005518478.tif 000002
【特許請求の範囲】
【請求項１】
位置合わせ縁部と該位置合わせ縁部に対して規定された堆積パターンとを含むアパーチャマスクと、
少なくとも３つの接点を含み、該接点のうちの厳密に３つが前記アパーチャマスクの前記位置合わせ縁部と接触して堆積プロセスのために前記パターンを位置合わせする位置合わせ具とを含む堆積システム。
【請求項２】
前記位置合わせ縁部が前記接点と接すると前記パターンが約１０ミクロン未満の許容範囲内に位置合わせされるように、前記パターンが前記位置合わせ縁部に対して規定されている、請求項１に記載のシステム。
【請求項３】
前記パターンが集積回路の少なくとも一部分を規定する、請求項１に記載のシステム。
【請求項４】
前記アパーチャマスクがシリコンウエハから形成されている、請求項１に記載のシステム。
【請求項５】
前記アパーチャマスクが硬質高分子材料で形成されている、請求項１に記載のシステム。
【請求項６】
前記位置合わせ具が、位置合わせの際に前記アパーチャマスクを固定するための固定要素をさらに含む、請求項１に記載のシステム。
【請求項７】
前記固定要素が、ばね付勢をかけて前記アパーチャマスクを前記位置合わせ具に押し付けるばね部材を含む、請求項６に記載のシステム。
【請求項８】
堆積基板をさらに含み、該堆積基板が前記アパーチャマスクの前記位置合わせ縁部に実質的に対応する位置合わせ縁部を含み、前記パターンが堆積プロセスのために前記堆積基板上に位置合わせされるように前記接点が前記アパーチャマスクおよび前記堆積基板の両方の前記位置合わせ縁部と接する、請求項１に記載のシステム。
【請求項９】
アパーチャマスクおよび堆積基板の位置合わせ縁部を厳密に３つの接点と接触させて位置決めすることにより、堆積基板に対してアパーチャマスクのパターンを位置合わせするステップと、
前記アパーチャマスクの前記パターンを介して前記基板上に材料を堆積するステップとを含む方法。
【請求項１０】
第１のマスク基板上の位置合わせ縁部に対して第１のマスク基板内に第１のパターンを形成して第１のアパーチャマスクを規定するステップと、
前記第１のアパーチャマスクの前記位置合わせ縁部と堆積基板の位置合わせ縁部とを厳密に３つの接点と接触させて位置決めすることにより、堆積基板に対して前記第１のアパーチャマスクの前記パターンを位置合わせするステップと、
前記第１のアパーチャマスクの前記パターンを介して前記堆積基板上に材料を堆積するステップとを含む方法。
【請求項１１】
第２のマスク基板上の位置合わせ縁部に対して第２のマスク基板内に第２のパターンを形成して第２のアパーチャマスクを規定するステップと、
前記第２のアパーチャマスクの前記位置合わせ縁部と前記堆積基板の前記位置合わせ縁部とを厳密に３つの接点と接触させて位置決めすることにより、前記堆積基板に対して前記第２のアパーチャマスクの前記パターンを位置合わせするステップと、
前記第２のアパーチャマスクの前記パターンを介して前記堆積基板上に材料を堆積するステップとをさらに含む、請求項１０に記載の方法。
【請求項１２】
前記方法が集積回路を製作する際に用いられる、請求項１１に記載の方法。
【請求項１３】
前記集積回路が１つ以上の相補型トランジスタ回路素子を含む、請求項１２に記載の方法。
【請求項１４】
前記集積回路が有機半導体を含む、請求項１２に記載の方法。
【請求項１５】
前記集積回路が無機半導体を含む、請求項１２に記載の方法。
【請求項１６】
前記集積回路がペンタセンの層を含む、請求項１２に記載の方法。
【請求項１７】
前記集積回路が非晶質シリコンの層を含む、請求項１２に記載の方法。
【請求項１８】
前記第１のアパーチャマスクの前記パターンを介して前記堆積基板上に堆積された前記材料がゲート電極を形成し、前記第２のアパーチャマスクの前記パターンを介して前記堆積基板上に堆積された前記材料が、前記ゲート電極が堆積された後に堆積された半導体であり、前記方法が
第３のマスク基板上の位置合わせ縁部に対して第３のマスク基板内に第３のパターンを形成して第３のアパーチャマスクを規定するステップと、
前記第３のアパーチャマスクの前記位置合わせ縁部と前記堆積基板の前記位置合わせ縁部とを厳密に３つの接点と接触させて位置決めすることにより、前記堆積基板に対して前記第３のアパーチャマスクの前記パターンを位置合わせするステップと、
前記第３のアパーチャマスクの前記パターンを介して前記半導体上にソースおよびドレイン電極を堆積するステップとをさらに含む、請求項１２に記載の方法。
【請求項１９】
前記第１のアパーチャマスクの前記パターンを介して前記堆積基板上に堆積された前記材料がゲート電極を形成し、前記第２のアパーチャマスクの前記パターンを介して前記堆積基板上に堆積された前記材料が、前記ゲート電極が堆積された後に堆積された誘電層を形成し、前記方法が
第３のマスク基板上の位置合わせ縁部に対して第３のマスク基板内に第３のパターンを形成して第３のアパーチャマスクを規定するステップと、
前記第３のアパーチャマスクの前記位置合わせ縁部と前記堆積基板の前記位置合わせ縁部とを厳密に３つの接点と接触させて位置決めすることにより、前記堆積基板に対して前記第３のアパーチャマスクの前記パターンを位置合わせするステップと、
前記第３のアパーチャマスクの前記パターンを介して前記誘電層上に半導体を堆積するステップと、
第４のマスク基板上の位置合わせ縁部に対して第４のマスク基板内に第４のパターンを形成して第４のアパーチャマスクを規定するステップと、
前記第４のアパーチャマスクの前記位置合わせ縁部と前記堆積基板の前記位置合わせ縁部とを厳密に３つの接点と接触させて位置決めすることにより、前記堆積基板に対して前記第４のアパーチャマスクの前記パターンを位置合わせするステップと、
前記第４のアパーチャマスクの前記パターンを介して前記半導体上にソースおよびドレイン電極を堆積するステップとをさらに含む、請求項１２に記載の方法。
【請求項２０】
堆積基板と、
前記堆積基板に隣接して形成されたパターン化第１電極層と、
前記第１電極層に隣接して形成されたパターン化有機半導体層と、
前記有機半導体層に隣接して堆積された第２パターン化電極層とを含み、各パターン化層が再配置可能なアパーチャマスクにより規定される集積回路。
【請求項２１】
前記パターン化第１電極層がゲート電極を規定し、さらに前記第２パターン化電極層がソースおよびドレイン電極を規定する、請求項２０に記載の集積回路。
【請求項２２】
前記パターン化第１電極層がソースおよびドレイン電極を規定し、さらに前記パターン化第２電極層がゲート電極を規定する、請求項２０に記載の集積回路。
【請求項２３】
前記ソースおよびドレイン電極が約２０ミクロン未満のギャップで離れている、請求項２１に記載の集積回路。
【請求項２４】
前記ギャップが約１０ミクロン未満である、請求項２３に記載の集積回路。
【請求項２５】
前記有機半導体が多結晶有機半導体を含む、請求項２０に記載の集積回路。
【請求項２６】
前記有機半導体がペンタセンである、請求項２５に記載の集積回路。
【請求項２７】
１つ以上の相補型トランジスタ回路素子をさらに含む、請求項２０に記載の集積回路。
【請求項２８】
前記相補型トランジスタ回路素子が非晶質シリコンを含む半導体層を含む、請求項２７に記載の集積回路。
【請求項２９】
前記層の１つ以上が１つ以上の配線を含む、請求項２０に記載の集積回路。
【請求項３０】
１つ以上の配線層をさらに含む、請求項２０に記載の集積回路。
【請求項３１】
前記配線層が１つ以上の再配置可能なアパーチャマスクにより規定される、請求項３０に記載の集積回路。
【請求項３２】
前記有機半導体層に隣接して形成されたパターン化誘電層をさらに含む、請求項２０に記載の集積回路。
【請求項３３】
前記集積回路が次の回路の群、電子ディスプレイ、高周波識別（ＲＦＩＤ）回路、および電子メモリ、から選択された回路の少なくとも一部分を形成する、請求項２０に記載の集積回路。
【請求項３４】
第１パターン化導電層と、
前記堆積導電層上に形成されたパターン化誘電層と、
前記堆積誘電層上に形成されたパターン化有機半導体層と、
前記堆積有機半導体層上に形成された第２パターン化導電層とを含み、各パターン化層が再配置可能なアパーチャマスクにより規定されるトランジスタ。
【請求項３５】
前記第２堆積導電層が、約２０ミクロン未満のギャップで離れたソースおよびドレイン電極を規定する、請求項３４に記載のトランジスタ。
【請求項３６】
前記トランジスタが高周波識別（ＲＦＩＤ）回路の少なくとも一部分を形成する、請求項３４に記載のトランジスタ。
【請求項３７】
前記ギャップが１０ミクロン未満である、請求項３５に記載のトランジスタ。
【請求項３８】
結晶ウエハと、
前記結晶ウエハ内に形成されるとともに直線縁部を規定するアパーチャであって、前記アパーチャの直線縁部が前記結晶ウエハの劈開面と位置合わせされていないアパーチャとを含むアパーチャマスク。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は回路および回路素子の製作に関し、特にアパーチャマスクを用いた堆積技術に関する。
【背景技術】
【０００２】
回路は電気的接続により連結された抵抗、ダイオード、コンデンサおよびトランジスタの組み合わせを含んでいる。薄膜集積回路は金属層、誘電層、および一般にシリコンなどの半導体材料により形成される活性層などの多数の層を含む。一般には薄膜回路素子および薄膜集積回路は様々な材料層を堆積した後、様々な回路構成要素を規定するための化学的エッチングステップを含む加法あるいは減法プロセスでフォトリソグラフィを用いてそれらの層をパターン化することにより作製される。またアパーチャマスクを用いることによりエッチングステップなしにパターン化層を堆積するようになってきている。
【発明の開示】
【課題を解決するための手段】
【０００３】
一般に本発明は、集積回路あるいは集積回路素子を作製する際に使用するアパーチャマスク堆積技術に関する。この技術は回路の層あるいは層の一部分を規定するビアのパターンが形成された多数の再配置可能なアパーチャマスクを介して材料を順次堆積することを含む。ある実施形態では、集積回路パターンを形成するために一般に用いられるエッチングあるいはフォトリソグラフィ・ステップのいずれも必要とせずに、アパーチャマスク堆積技術のみを用いて回路を作製することができる。これらの技術は液晶ディスプレイなどの電子ディスプレイ用の回路素子や高周波識別（ＲＦＩＤ）回路または電子メモリなどの低コスト集積回路を作製する際に特に有用である。加えてこれらの技術は一般にフォトリソグラフィや他の湿式法に適合しない有機半導体を組み込んだ集積回路の作製に有利である。
【０００４】
一実施形態では本発明は蒸着プロセスなどの堆積プロセスで使用するマスクセットに関する。このマスクセットは回路の第１の層の少なくとも一部分を規定する堆積アパーチャの第１のパターンが形成された第１のアパーチャマスクと、同じ回路の第２の層の少なくとも一部分を規定する堆積アパーチャの第２のパターンが形成された第２のアパーチャマスクとを含んでもよい。さらに回路内の層の数によって任意の数のアパーチャマスクをマスクセット内に含んでもよい。アパーチャマスク内の様々な堆積アパーチャは約２０ミクロン未満、約１０ミクロン未満、またはさらには約５ミクロン未満の幅を有してもよい。これらのサイズのアパーチャは集積回路用の小さい回路素子を作製する際に特に有用である。さらに堆積アパーチャ間の１つ以上のギャップが約２０ミクロン未満あるいは約１０ミクロン未満であってもよく、これも小さい回路素子あるいは比較的狭い間隔の回路素子を作製する際に有用である。
【０００５】
他の実施形態では本発明は１つ以上のマスク製作方法に関する。例えば本発明による方法は、第１のシリコンウエハ内に回路の第１の層の少なくとも一部分を規定する堆積アパーチャの第１のパターンを形成して第１のアパーチャマスクを作製することとともに、第２のシリコンウエハ内に上記回路の第２の層の少なくとも一部分を規定する堆積アパーチャの第２のパターンを形成して第２のアパーチャマスクを作製することを含む。これらの堆積アパーチャは上記の幅を有してもよく、１つ以上の堆積アパーチャ間のギャップは上記の寸法を有してもよい。
【０００６】
一旦第１および第２のアパーチャマスクを作製してしまえば、それらを堆積プロセスで用いて堆積基板上に回路素子を作製することができる。また追加のアパーチャマスクを作製して同様に使用することにより最終的には任意の数の回路層を堆積基板上に規定することができる。
【０００７】
他の実施形態では、本発明は堆積プロセスで用いるアパーチャマスクに関する。具体的にはアパーチャマスクは位置合わせ縁部を有するマスク基板と当該位置合わせ縁部に対してマスク基板内に規定されたパターンとを含み、当該位置合わせ縁部の空間的な位置合わせによりパターンを堆積プロセス用に位置合わせするようになっている。また堆積アパーチャが上記のような幅を有するとともに２つの堆積アパーチャ間のギャップが上記の寸法を有することにより十分に小さい回路素子の作製を容易にすることができる。
【０００８】
他の実施形態では、本発明は堆積システムに関する。このシステムは、位置合わせ縁部と当該位置合わせ縁部に対して規定された堆積パターンとを有するアパーチャマスク含む。さらに、このシステムは少なくとも３つの接点を有する位置合わせ具を含み、厳密に３つの接点がアパーチャマスクの位置合わせ縁部に接触して堆積プロセスのためにパターンを位置合わせする。同じあるいは異なる３つの接点のセットを、異なる堆積で使用するアパーチャマスクの位置合わせに用いることができる。堆積パターンを位置合わせ縁部に対して規定することが可能であり、位置合わせ縁部が接点と接すると、パターンが約１０ミクロン未満、約５ミクロン未満、またはさらには約２ミクロン未満の許容範囲内に位置合わせされるようになっている。位置合わせ具が、アパーチャマスクを確実に位置合わせすることができる固定要素や、ばね付勢をかけてアパーチャマスクと堆積基板とを位置合わせ具に押し付けることにより堆積プロセス中に確実に位置合わせおよび密着を維持するばね部材などの追加のフィーチャを含んでもよい。
【０００９】
他の実施形態では、方法はアパーチャマスクの位置合わせ縁部を堆積基板の対応する位置合わせ縁部と位置合わせすることにより、堆積基板に対してアパーチャマスクのパターンを位置合わせすることと、アパーチャマスクのパターンを介して堆積基板上に材料を堆積することとを含む。アパーチャマスクと堆積基板とを位置合わせするのに先立ち、この方法はマスク基板上の位置合わせ縁部に対してマスク基板内にパターンを形成してアパーチャマスクを規定することを含む。
【００１０】
他の実施形態では、有機半導体を含む回路を作製する方法はアパーチャマスクを堆積基板と位置合わせすることと、アパーチャマスクにより規定された堆積アパーチャのパターンを介して基板上に第１の材料を堆積することとを含む。またこの方法はアパーチャマスクを基板と再位置合わせすることと、パターンを介して堆積基板上に第２の材料を堆積することとを含む。例えば第１および第２の材料はそれぞれ正孔伝導性半導体材料と電子伝導性半導体材料とを含んでもよく、この場合第１および第２の材料を堆積することによって、金属酸化膜半導体（ＣＭＯＳ）素子などの相補型トランジスタ回路素子の活性層を作製する。代替的には材料は赤、緑あるいは青色発光材料あるいは光学フィルタを含んでもよく、この場合堆積を行ってディスプレイ回路用のディスプレイ画素を規定することができる。
【００１１】
他の実施形態では、本発明は集積回路に関する。例えば、集積回路は堆積基板と、基板に隣接して形成された第１パターン化電極層と、第１電極層に隣接して形成された有機半導体層と、有機半導体層に隣接して堆積された第２パターン化電極層とを含む。第１パターン化電極層がゲート電極を規定するとともに、第２パターン化電極層がソースおよびドレイン電極を規定してもよく、電極の少なくとも１つが約２０ミクロン未満、約１０ミクロン未満、またはさらには約５ミクロン未満の幅を有する。代替的には第１パターン化電極層がソースおよびドレイン電極を規定するとともに、第２パターン化電極層がゲート電極を規定してもよい。集積回路はゲート電極上であって有機半導体層の下に形成された誘電層をさらに含んでもよい。集積回路の上記の層の各々をパターン化することが可能であり、各層のパターンはアパーチャマスクにより規定される。さらに電極間のギャップは２０ミクロン未満、またはさらには１０ミクロン未満であってもよく、これは小さい回路素子あるいは狭い間隔の回路素子を作製する際に特に有用である。また集積回路は例えば順次アパーチャマスク堆積の縫合技術を実施することにより、１つ以上の配線層も他の金属層の一部として形成された配線も含んでもよい。集積回路は電子ディスプレイ、ＲＦＩＤ回路あるいは電子メモリの一部を形成してもよい。
【００１２】
他の実施形態では本発明はトランジスタに関する。例えばトランジスタはＲＦＩＤ回路などの集積回路の一部を形成してもよく、または代替的にはトランジスタはＬＣＤディスプレイなどのディスプレイの画素用制御素子を形成してもよい。トランジスタは第１の堆積導電層と、当該堆積導電層上に形成された堆積誘電層と、当該堆積誘電層上に形成された堆積有機半導体層と、当該堆積有機半導体層上に形成された第２堆積導電層とを含んでもよい。少なくとも１つの層が約２０ミクロン、約１０ミクロン、またはさらには約５ミクロン未満の幅を有する少なくとも１つのフィーチャを規定してもよい。
【００１３】
他の実施形態では、集積回路は多数の堆積層を含んでもよく、どの層もエッチングされず、さらに層のうちの少なくとも１つが、約２０ミクロン未満、約１０ミクロン未満、またはさらには約５ミクロン未満の幅を有するフィーチャを規定する。回路製作プロセスでエッチングまたはフォトリソグラフィが必要ないため、本発明による集積回路は有機半導体を実装する場合に特に有用である。
【００１４】
本発明の様々な実施形態は多数の利点をもたらすことができる。例えば本明細書に記載したアパーチャマスク堆積技術はエッチングまたはフォトリソグラフィ技術を利用せずに回路の作製を容易にすることができる。またこれは、化学的エッチングおよび／またはフォトリソグラフィ技術は一般に有機半導体のパターンニングと適合しないため、有機半導体を用いる回路に特に有用である。使用する有機半導体はペンタセンなどの多結晶である。さらに本明細書に記載した程度の幅の堆積アパーチャを有するアパーチャマスクは、単純且つ比較的低コストの蒸着プロセスで小さい回路素子を有する回路の作製を容易にすることができる。また本明細書に記載した程度のギャップで離れた堆積アパーチャは小さい回路素子の作製を容易にすることができる。さらになお、本明細書に記載したアパーチャマスクは耐性があるため何回も再使用することができる。さらにまた非金属アパーチャマスクは、薄膜金属マスクを使用不可能にする恐れのあるしわが形成されにくい。
【００１５】
本明細書に記載した位置合わせ技術は、堆積プロセスのために堆積マスクを迅速且つ有効に位置合わせするのに非常に有利である。具体的にはマスク上に位置合わせ縁部を形成することにより、移動を許す僅かな隙間を招き位置ずれにつながる恐れのある位置合わせホールおよびポストの必要性がなくなる。さらに非金属マスクの場合、特にホールの隙間を減少させる締りばめを生じるように仕向けると、位置合わせホールおよびポストがマスクに損傷を与える恐れがある。従って位置合わせ縁部を利用することは、アパーチャマスクを位置合わせする際に位置合わせホールよりも有効である。ある場合には位置合わせ縁部を利用することによりアパーチャマスクと堆積基板との機械的な位置合わせを容易にして、約１０ミクロン未満、約５ミクロン未満、またはさらには約２ミクロン未満の許容範囲内にすることができる。本発明はマスクダメージを回避することができるとともに、堆積プロセスで作製される回路形成のための正確な位置合わせを容易にすることができる。
【００１６】
本発明のこれらおよび他の実施形態の詳細は添付の図面と以下の説明に記載されている。本発明の他の特徴、目的および利点は明細書と図面および請求の範囲から明らかになるであろう。
【発明を実施するための最良の形態】
【００１７】
図１ａは本発明の一実施形態によるアパーチャマスクの平面図である。アパーチャマスク１０は様々な金属あるいは非金属材料のいずれかを含むことができる。非金属材料はある実施形態には特に有用である。例えばアパーチャマスク１０は単結晶シリコン、硬質高分子あるいは充填材入り高分子材料基板、ガラス等を含んでもよい。シリコンの場合、アパーチャマスク１０は約１００ミクロン未満、またはさらには５０ミクロン未満の厚さを有することができる。シリコンのそのような厚さは回路製作の堆積技術で用いるのに有効である。さらに非金属材料で形成したアパーチャマスク１０は、堆積パターンのより低コストでの製作およびより良好な解像度などの利点を従来の金属マスクにもたらす。アパーチャマスク１０は、堆積基板の一部分を成さない独立した別体の構造を形成するという点で自立構造である。アパーチャマスク１０は多数の堆積プロセスで再使用可能である場合がある。
【００１８】
図１ａおよび１ｂに示すように、アパーチャマスク１０には多数の堆積アパーチャ１４（堆積アパーチャ１４Ａ〜１４Ｅのみに標識が付されている）を規定するパターン１２が形成されている。図１ｂの堆積アパーチャ１４Ａ〜１４Ｅの配置および形状は図示の目的のため簡略化してあるが、ユーザが想定する用途や回路レイアウトにより幅広いバリエーションがある。パターン１２は少なくとも回路層の一部分を規定するとともに、一般に多数の異なる形状のいずれも取ることができる。換言すれば堆積アパーチャ１４は、アパーチャマスク１０を用いた堆積プロセスで作製される所望の回路素子あるいは回路層次第で、任意のパターンを形成することができる。例えば、パターン１２は多数の類似のサブパターン（サブパターン１６Ａ〜１６Ｃに標識が付されている）を含んで図示されているが、本発明はこの点に関して限定されない。ある場合には各サブパターンは一回の堆積で堆積される回路の一部分を規定する。この場合パターン１２が一回の堆積用のパターンを規定し、サブパターンが類似の繰返しパターンを規定する場合もある。しかし他の場合各サブパターン１６が堆積プロセス用のサブマスクを規定してもよい。後者の場合各サブパターン１６を介して順次堆積を行ってもよい。このため後者の場合、各サブパターンを順次堆積に使用できるようにアパーチャマスク１０を再位置合わせすることにより回路の異なる層を堆積することができる。
【００１９】
アパーチャマスク１０は、堆積アパーチャ１４を介して堆積基板上に材料を堆積することにより回路の少なくとも一部分を規定する蒸着プロセスなどの堆積プロセスで用いることができる。アパーチャマスク１０は所望の材料の堆積を可能にすると同時に、所望のパターンでの材料の形成を可能にするため好都合である。従って堆積前後の別のパターン化ステップは必要ない。アパーチャマスク１０は電子ディスプレイ内の回路、ＲＦＩＤ回路などの低コスト集積回路、あるいは薄膜トランジスタを実装する任意の回路を作製を作製する際に特に有用になる。さらに有機半導体を利用する回路は以下により詳細に説明するように本発明の様々な態様の恩恵を受けることができる。
【００２０】
１つ以上の堆積アパーチャ１４を、約２０ミクロン未満、約１０ミクロン未満、またはさらには約５ミクロン未満の幅を有するように形成することができる。これらの範囲の幅を有するように堆積アパーチャ１４を形成することにより、回路素子のサイズを小さくすることができる。さらに様々な回路素子のサイズを小さくするとともに場合によっては性能を改善するために、２つの堆積アパーチャ間の距離（ギャップ）（例えば堆積アパーチャ１４Ｃおよび１４Ｄ間の距離など）が、約２０ミクロン未満あるいは約１０ミクロン未満であってもよい。
【００２１】
アパーチャマスク１０をシリコンウエハで形成する場合には、反応性イオンエッチングあるいはレーザアブレーション技術を用いて堆積アパーチャ１４のパターン１２を作製することにより、堆積アパーチャ１４の許容幅も堆積アパーチャ１４間の許容間隙も達成することができる。代替的にはアパーチャマスク１０を高分子などの他の非金属材料で形成する場合には、レーザアブレーション技術あるいはマイクロ成形などのマイクロ複製技術を用いて堆積アパーチャ１４のパターン１２を規定してもよい。従ってアパーチャマスク１０を非金属材料で形成することにより、一般に金属マスクに必要なプロセスより安価で、より単純、および／またはより正確な製作プロセスを利用することができる。例えば堆積パターン１２を結晶ウエハ内に作製することによってアパーチャマスクを製作する場合、堆積アパーチャの直線縁部をウエハの劈開面あるいは結晶軸に対して意図的に位置ずれさせてもよい。アパーチャの直線縁部が結晶軸と位置合わせされる場合には、マスクは破壊されやすいことがある。このような位置ずれは、例えば単結晶シリコン、ＧｅあるいはＧｅＡｓを含むウエハを始めとする結晶ウエハで作製されたアパーチャマスクで有用である。位置ずれ角度は５度以上でよい。
【００２２】
図２は堆積プロセスで使用する多数のアパーチャマスク１０Ａ〜１０Ｆを含むマスクセット２０の平面図である。マスクセット２０は堆積プロセスで作製すべき回路あるいは回路素子によって、高分子アパーチャマスクを何枚含んでもよい。マスク１０Ａ〜１０Ｆは、各マスクが集積回路全体内の特定層あるいは回路素子のセットに相当する場合があるあるという意味で「セット」を形成している。各アパーチャマスク１０には１つの回路の一層の少なくとも一部分を規定する堆積アパーチャのパターンを形成することができる。例えば第１のアパーチャマスク１０Ａに、１つの回路の第１の堆積層の少なくとも一部分を規定する堆積アパーチャの第１のパターンを形成する一方で、第２のアパーチャマスク１０Ｂにその回路の第２の堆積層の少なくとも一部分を規定する堆積アパーチャの第２のパターンを形成してもよい。換言すればマスクセット２０内の各マスク１０は任意のある回路層の一部分のみを形成してもよい。マスクセットを用いて多種多様な集積回路、例えば相補型金属酸化膜半導体（ＣＭＯＳ）素子など１つ以上の相補型トランジスタ回路素子を含む集積回路を作製することもできる。相補型トランジスタ回路素子は非晶質シリコンを含む半導体層を含んでもよい。また有機、無機、あるいは有機／無機混合半導体材料を用いてもよい。ある回路には、有機および無機半導体の両方を用いることができる。
【００２３】
ある場合には第１および第２のアパーチャマスク１０Ａおよび１０Ｂは、１つの回路の異なる層を規定してもよく、他の場合には第１および第２のアパーチャマスク１０Ａおよび１０Ｂは同一回路層の異なる部分を規定してもよくあるいは他の層の部分を規定してもよい。例えば縫合技術を用いて、第１および第２のアパーチャマスク１０Ａおよび１０Ｂが同一回路層の異なる部分を規定する配線を形成することが可能である。換言すれば、２つ以上のマスクを別々の堆積に用いて１つ以上の配線を含む１つの回路層を規定してもよい。縫合技術を用いることにより、例えば比較的長い堆積アパーチャ、閉曲線、あるいはアパーチャマスクの一部が十分に支持されない可能性のあるパターンを回避することができる。解決方法は２つ以上のアパーチャマスクに関連する堆積パターンを「縫合」して１つの回路フィーチャを規定することによって長い線および閉曲線を形成することである。第１の堆積で１つのマスクがフィーチャの一部を形成し、第２の堆積で他のマスクがそのフィーチャの残りの部分を形成する。
【００２４】
マスクセット２０内の各アパーチャマスク１０に、約２０ミクロン未満、約１０ミクロン未満、またはさらには約５ミクロン未満の幅を有する１つ以上の堆積アパーチャ形成することができる。さらに、各アパーチャマスク内の少なくとも２つの堆積アパーチャを、約２０ミクロン未満あるいは約１０ミクロン未満の間隙だけ離すことができる。またこれらの寸法のアパーチャおよびアパーチャ間のギャップは回路サイズを小さくし、ある場合には回路性能を改善することができる。
【００２５】
図３は本発明による堆積プロセスでアパーチャマスクを使用することができる堆積ステーションの簡略ブロック図である。具体的には堆積ステーション３０を、材料を蒸発させてアパーチャマスクを介して堆積基板上に堆積させる蒸着プロセスを行うように構成することができる。堆積材料は集積回路内の多種多様な素子を形成するために用いる半導体材料、誘電材料、あるいは導電材料でもよい。ある場合には堆積材料は有機半導体、無機半導体、ペンタセン、および／または非晶質シリコンでもよい。アパーチャマスク１０を堆積基板３２に近接して配置する。例えばある場合には、アパーチャマスク１０を堆積基板３２に密着して配置することが有利であり、他の場合には堆積基板３２とアパーチャマスク１０の間の僅かな間隙により堆積プロセスを改善させることができる。堆積基板３２は作製する所望の回路によって様々な材料を含んでもよい。例えば、所望の回路がＲＦＩＤ回路である場合には、堆積基板３２は可撓性高分子などの可撓性材料を含んでもよい。さらに所望の回路が電子ディスプレイ用のトランジスタの回路である場合には、堆積基板３２は電子ディスプレイのバックプレーンを含んでもよい。ガラス基板、シリコン基板、硬質プラスチック基板、絶縁層で覆った金属箔等などの他の堆積基板を用いることもできる。
【００２６】
堆積ステーション３０は一般には真空チャンバである。アパーチャマスク１０を堆積基板３２に密着して配置した後、堆積ユニット３４によって材料３６を蒸発させる。例えば堆積ユニット３４は、加熱されて材料を蒸発させる材料容器を含んでいてもよい。蒸発材料３６はアパーチャマスク１０の堆積アパーチャを介して堆積基板３２上に堆積して、堆積基板３２上の回路層の少なくとも一部分を規定する。堆積すると材料３６はアパーチャマスク１０により規定されたパターンを形成する。上述したようにアパーチャマスク１０は、堆積アパーチャおよびギャップが十分小さいため、堆積プロセスを用いた小さい回路素子の作製を容易にすることができる。加えて、以下に詳述するように様々な位置合わせ技術を用いることにより、堆積プロセス中にアパーチャマスクが正確に位置合わせされることを確実なものにする。具体的にはマスクセット内の各アパーチャマスクを、そのセット内の各マスクを介する順次堆積プロセスのために同様に位置合わせする必要がある。他の適当な堆積技術にはｅビーム蒸着、様々な形のスパッタリングおよびパルスレーザ堆積がある。
【００２７】
図４および５は本発明により作製できる例示的な薄膜トランジスタの断面図である。本発明によれば、エッチングあるいはリソグラフィ技術を用いることなく薄膜トランジスタ４０および５０を作製することができる。代わりに本明細書に記載のアパーチャマスク堆積技術のみを用いて薄膜トランジスタ４０および５０を作製することができる。代替的には、最上層の少なくとも２層を本明細書に記載のアパーチャマスク堆積技術により形成した状態で、１つ以上の下層をエッチングしてもよい。重要なことはアパーチャマスク堆積技術が薄膜トランジスタ内に十分に小さな回路フィーチャを達成することである。加えて、有機半導体を用いる場合には、本発明はその有機半導体が回路の最上層ではない薄膜トランジスタの作製を容易にすることができる。というよりも化学的エッチングおよび／またはフォトリソグラフィがない場合、その有機半導体材料上に電極パターンを形成することができる。アパーチャマスク１０のこの利点は、同時に回路素子の許容サイズを達成しつつ利用することができる。
【００２８】
薄膜トランジスタは一般に例えばＲＦＩＤ回路および他の低コスト回路を始めとする多種多様な回路に実装されている。加えて、液晶ディスプレイ画素、あるいは他のフラットパネル・ディスプレイ画素用の制御素子として薄膜トランジスタを用いることができる。薄膜トランジスタには多くの他の用途もある。
【００２９】
図４に示すように、薄膜トランジスタ４０は堆積基板４１上に形成される。薄膜トランジスタ４０は、すべての層がアパーチャマスクを用いて堆積されるとともにエッチングあるいはリソグラフィ技術を用いて形成される層が無いトランジスタの一実施形態を表わすものである。本明細書に記載のアパーチャマスク堆積技術は、電極間の距離が約２０ミクロン未満、またはさらには約１０ミクロン未満である薄膜トランジスタ４０の作製を可能にすると同時に、従来のエッチングあるいはフォトリソグラフィプロセスを排除することができる。
【００３０】
具体的には薄膜トランジスタ４０は堆積基板４１上に形成された第１の堆積導電層４２を含んでいる。堆積誘電層４３が第１の導電層４２上に形成されている。ソース電極４５およびドレイン電極４６を規定する第２の堆積導電層４４が堆積誘電層４３上に形成されている。堆積半導体層あるいは堆積有機半導体層などの堆積活性層４７が第２の堆積導電層４４上に形成されている。
【００３１】
マスクセット２０を用いた堆積技術とは例えば薄膜トランジスタ４０の１つの例示的な作製方法である。この場合薄膜トランジスタ４０の各層を、マスクセット２０を形成する非金属製堆積アパーチャマスク１０内の１つ以上の堆積アパーチャにより規定してもよい。代替的には薄膜トランジスタの１つ以上のフィーチャを、上述したように多数のアパーチャマスクおよび縫合技術を用いて作製してもよい。
【００３２】
マスク１０内の堆積アパーチャ１４を十分に小さく形成することにより、薄膜トランジスタ４０の１つ以上のフィーチャを２０ミクロン未満、１０ミクロン未満、またはさらには５ミクロン未満に作製することができる。さらにアパーチャマスク内のギャップを十分に小さく形成することにより、ソース電極４５とドレイン電極４６の間の距離などの他のフィーチャを２０ミクロン未満、またはさらには１０ミクロン未満にすることができる。この場合、１つのマスクを用いて第２の導電層４４を堆積することが可能であり、２つの電極４５、４６の各々は十分小さな間隙、例えば２０ミクロン未満、あるいは１０ミクロン未満だけ離れた堆積アパーチャにより規定される。このようにして薄膜トランジスタ４０のサイズを小さくすることにより、薄膜トランジスタ４０の性能を維持しながら回路をより小さくより高密度に製作することができる。
【００３３】
図５は薄膜トランジスタ５０の他の実施形態を図示している。具体的には薄膜トランジスタ５０は堆積基板５１上に形成された第１の堆積導電層５２を含んでいる。堆積誘電層５３が第１の導電層５２上に形成されている。堆積半導体層あるいは堆積有機半導体層などの堆積活性層５４が堆積誘電層５３上に形成されている。ソース電極５６およびドレイン電極５７を規定する第２の堆積導電層５５が堆積活性層５４上に形成されている。
【００３４】
またマスク１０内の堆積アパーチャ１４を十分に小さく形成することにより、薄膜トランジスタ５０の１つ以上のフィーチャは本明細書に記載した程度の幅を有することができる。またアパーチャマスク内の間隙を十分に小さく形成することにより、ソース電極５６とドレイン電極５７の間の距離は本明細書に記載した程度になる。この場合、１つのマスクを用いて第２の導電層５５を堆積することが可能であり、２つの電極５６，５７の各々は十分小さな間隙だけ離れた堆積アパーチャにより規定される。このようにして薄膜トランジスタ５０のサイズを小さくすることが可能であるとともに、ある場合には薄膜トランジスタ５０の性能を改善することさえもできる。
【００３５】
有機半導体を実装した薄膜トランジスタは、概して有機半導体材料の性能を損傷あるいは悪化させることなく有機半導体をエッチングあるいはリソグラフィによりパターン化することができないため、一般に図４の形状を取る。例えば処理溶剤に露出させると有機半導体層に形態的変化が生じる恐れがある。このため概して有機半導体を上層として堆積させる製作技術を用いる。活性層がいかなるタイプの半導体であっても図４の構成を用いることができる。他の実施形態では有機半導体層を除く薄膜トランジスタのすべての層を、フォトリソグラフィおよび湿式処理を始めとする任意の適当な手段で形成してもよい。その後有機半導体を堆積することができる。図５の構成は、有機半導体上にソースおよびドレイン電極を適切に堆積すると低抵抗インターフェースを提供するため有利である。
【００３６】
本発明はアパーチャマスク堆積技術を用いて薄膜トランジスタの少なくとも２つの上層を形成することにより、活性層５４が有機半導体層であっても図５の構成を容易にする。図５の構成は、有機半導体層を図４に図示したように非連続の第２の導電層４４上に堆積されているのとは反対に誘電層５３の比較的平坦な表面上に堆積可能にすることにより有機半導体層の成長を改善を促進することができる。例えば有機半導体材料が非平坦面上に形成されると成長が阻害される恐れがある。このため有機半導体成長の阻害および高抵抗インターフェースを回避するためには図５の構成が望ましい場合がある。ある実施形態では集積回路のすべての層を上述のように堆積してもよい。
【００３７】
図６および７はアパーチャマスク(図６）と堆積基板(図７）の平面図であり、両方とも本発明の一実施形態による位置合わせ縁部を有する。アパーチャマスク堆積技術を用いた回路製作に対する１つの重要な課題は、アパーチャマスクを堆積基板上の堆積層と位置合わせする際の困難さに関する。特に本明細書に記載の寸法を有する回路素子を作製する場合、アパーチャマスクの堆積基板との機械的な位置合わせは極めて難しい。さらに回路の層を堆積するにつれて位置合わせ問題が複雑になる。
【００３８】
図６に示したようにアパーチャマスク６０は位置合わせ縁部６２Ａおよび６２Ｂ（以下、位置合わせ縁部６２）を有するマスク基板６１を含む。堆積アパーチャのパターン６４はマスク基板６１内で位置合わせ縁部６２に対して規定され、マスク基板６１の縁部を空間的に位置合わせすることによってパターン６４を堆積プロセスのために位置合わせするようになっている。さらにマスクセット２０（図２）内の各マスク１０に同じ位置合わせ縁部が形成されている場合には、順次堆積中にこれらのマスクを堆積層に対して容易に位置合わせすることができる。
【００３９】
図７は図６のアパーチャマスクと共に用いる対応堆積基板７０を図示する。図示のように堆積基板７０は、図６に図示したアパーチャマスクの位置合わせ縁部６２と実質的に対応する位置合わせ縁部７２Ａおよび７２Ｂ（以下、位置合わせ縁部７２）を含む。このように、図６のアパーチャマスクの縁部と図７の堆積基板７０の縁部とを空間的に位置合わせすることによって、堆積プロセスのためにパターン６４を堆積基板７０に対して正確に位置合わせする。さらにまた上述したようにマスクセット内の各マスクが同様な位置合わせ縁部を有する場合には、順次堆積においての堆積層に対する各マスクの位置合わせを容易に達成することができる。
【００４０】
マスク６０上の位置合わせ縁部の形成により、移動を許す僅かな隙間を招き位置ずれにつながる恐れのある位置合わせホールおよびポストの必要性がなくなる。さらに非金属製マスクの場合、特にホールの隙間を減少させる締りばめを生じるように仕向けると、位置合わせホールおよびポストがマスクに損傷を与える恐れさえある。従って位置合わせ縁部６２を利用することは、アパーチャマスク６０を位置合わせする際に位置合わせホールよりも有効である。ある場合には位置合わせ縁部６２を利用することにより、アパーチャマスク６０と堆積基板７０との機械的な位置合わせを容易にして、約１０ミクロン未満、約５ミクロン未満、またはさらには約２ミクロン未満の許容範囲内にすることができる。本発明はマスクダメージを回避することができるとともに、堆積プロセスで作製される回路形成のための正確な位置合わせを容易にすることができる。
【００４１】
位置合わせ縁部を含む多数のアパーチャマスクはマスクセットを形成してもよく、その場合各アパーチャマスクは、同様な位置合わせ縁部ではあるが位置合わせ縁部に対して規定された異なるパターンを含んでもよい。このようにマスクセット内の各アパーチャマスクは、各マスクの縁部を堆積基板７０の縁部と位置合わせすることにより正確に堆積基板７０と位置合わせすることができる。
【００４２】
図８は本発明の一実施形態による位置合わせ具の斜視図である。具体的には位置合わせ具８０は位置合わせ縁部を含むアパーチャマスクと堆積基板の迅速且つ正確な位置合わせを容易にすることができる。位置合わせ具は比較的大きい堆積穴８１を含む。アパーチャマスクは堆積穴８１を覆うことが可能であるとともに、堆積基板をアパーチャマスクと密着して配置することができる。堆積穴８１を介して材料を蒸発させ、アパーチャマスク内に規定されたパターンにより堆積基板上に堆積させることができる。
【００４３】
位置合わせ具８０は少なくとも３つの接点８２Ａ，８２Ｂおよび８２Ｃを含む。接点８２Ａ、８２Ｂおよび８２Ｃはピンを形成するように図示されているが、接点８２の他の構成、例えばポスト、バンプ等も考えられる。位置合わせ縁部を有するアパーチャマスクと位置合わせ縁部を有する堆積基板とを、アパーチャマスクと堆積基板の両方の位置合わせ縁部が厳密に３つの接点８２Ａ，８２Ｂおよび８２Ｃで位置合わせ固定部８０と接するように、位置合わせ具８０内に配置することができる。このようにして迅速且つ正確な位置合わせを達成して、ある場合には約１０ミクロン未満、約５ミクロン未満、またはさらには約２ミクロン未満の許容範囲にすることができる。他の場合には追加接点を追加して、異なる堆積用の厳密に３つの異なる接点を規定することができる。
【００４４】
位置合わせ具８０は、アパーチャマスクおよび堆積基板内の位置合わせホールに延びる位置合わせポストを必要とせずに正確な位置合わせを提供できる。さらに位置合わせ具８０は、位置合わせホールに延びる位置合わせポストを使用すると生じる可能性がある僅かな移動を防止することができる。具体的には位置合わせ具８０は、位置合わせポストより若干大きいこともあるマスク内の位置合わせホールを利用しない。さらに温度差がマスク内の位置合わせホールに延びる位置合わせポストに関わる問題を複雑にする恐れがある。
【００４５】
位置合わせ具８０と共に用いる位置合わせ縁部は、位置合わせホールおよびそのホールに延びるポストに関わる問題がなく、正確な位置合わせを達成するのに役立つ。また位置合わせ具８０が単純なためアパーチャマスクと堆積基板とをより迅速に位置合わせすることができ、作製コストを削減するとともにある種の用途の大量生産のスループットを上昇させることができる。
【００４６】
図９は位置合わせ具８０の一実施形態の平面図である。図９に示すように位置合わせ具８０は、堆積基板とアパーチャマスクを適切に固定して位置合わせを確実にするために追加フィーチャを含んでもよい。具体的には位置合わせ具８０はアパーチャマスクと堆積基板との位置合わせを確実にするために固定要素９１を含んでもよい。また固定要素９１はばね付勢をかけてアパーチャマスクと堆積基板とを位置合わせ具８０に押し付けてもよい。ばね付勢力は固定要素９１あるいは別体の要素を介してかけてもよい。どちらの場合も堆積プロセス中に位置合わせが維持されて密着が確保される。
【００４７】
図１０は本発明による堆積ステーションの簡略ブロック図である。堆積ステーション１００は、材料を蒸発させてアパーチャマスクを介して堆積基板上に堆積且つ蓄積させる蒸着プロセスを行うことができる。アパーチャマスク１０１を位置合わせ具８０内の堆積基板１０３に近接あるいは密着させて配置する。アパーチャマスク１０１と堆積基板１０３は両方とも位置合わせ縁部を含む。このため単にアパーチャマスク１０１と堆積基板１０３の両方の縁部を３つの接点８２Ａ、８２Ｂおよび８２Ｃに確実に接触させることにより、アパーチャマスク１０１内のパターンが堆積基板１０３に適切に位置合わせされる。
【００４８】
堆積ステーション１００は一般には真空チャンバである。アパーチャマスク１０１を位置合わせ具８０内で堆積基板１０３に近接あるいは密着させて配置した後、堆積ユニット１０８によって材料１０６を蒸発させる。例えば堆積ユニット１０８は、加熱されて材料を蒸発させる材料容器を含んでいてもよい。蒸発材料１０６は穴８１（図１０には図示せず）を通りアパーチャマスク１０１の堆積アパーチャを介して堆積基板１０３上に堆積して、堆積基板１０３上の回路層の少なくとも一部分を規定する。またアパーチャマスク１０１は十分小さい堆積アパーチャおよびギャップを含む場合がある。アパーチャマスク１０１内の小さなアパーチャサイズと、アパーチャマスク１０１内の隣接アパーチャ間の小さな間隙と、位置合わせ具８０とアパーチャマスク１０１および堆積基板１０３上の位置合わせ縁部とを用いて達成できる厳密な位置合わせとの組み合わせによって、約２０ミクロン未満、約１０ミクロン未満、あるいは約５ミクロン未満の幅の回路フィーチャを有する回路の作製を容易にすることができる。
【００４９】
図１１〜１３は本発明の実施形態によるフロー図である。図１１に示したようにアパーチャマスクの製作方法は、第１のシリコンウエハ内に第１のパターンを形成する（１１１）とともに、第２のシリコンウエハ内に第２のパターンを形成する（１１２）ことを含む。さらに第３のシリコンウエハ内に第３のパターンを形成す（１１３）とともに、第４のシリコンウエハ内に第４のパターンを形成する（１１４）。反応イオンエッチング技術を用いて各それぞれのパターンを形成することにより、パターンを規定する堆積アパーチャの許容幅も堆積アパーチャ間の許容ギャップも達成することができる。さらにレーザアブレーションを用いてシリコン、ガラスおよび硬質のあるいは充填剤入りの高分子アパーチャマスク基板をパターン化することができる。各パターンは回路層の少なくとも一部分を規定することができる。そして材料をパターン化シリコンウエハの各々を介して堆積基板上に蒸着させて、集積回路、ＲＦＩＤ集積回路、電子ディスプレイ内の回路、電子メモリ等などの回路を規定することができる（１１５）。さらに上述のように約２０ミクロン、約１０ミクロン、またはさらには約５ミクロン未満の回路素子幅を達成することができる。
【００５０】
図１２は、位置合わせ縁部に対してマスク基板内にパターンを形成してアパーチャマスクを規定する（１２１）ことを含む、アパーチャマスクを形成および使用するプロセスを図示する。そしてこのマスクの位置合わせ縁部を堆積基板の位置合わせ縁部と位置合わせする（１２２）ことにより、このパターンを堆積基板と位置合わせすることができる。換言すればマスク６０の縁部６２と堆積基板７０の縁部７２を、これらが当接するまで位置合わせ具８０の３つの接点８２Ａ，８２Ｂおよび８２Ｃに押し付けると、固定機構９１がマスク６０を正しい位置に留めることができる。
【００５１】
正しい位置合わせが達成された後、アパーチャマスクを介して堆積基板上に材料を堆積することができる（１２３）。このようにアパーチャマスク堆積技術を用いて比較的狭い幅を有する回路素子を達成することができる。具体的には比較的小さな堆積アパーチャ幅および堆積アパーチャ間の比較的小さなギャップが、以下に説明する正確な位置合わせ技術の利用と共に非常に小さなフィーチャ幅を有する堆積回路を達成することができる。
【００５２】
一例では順次堆積用にマスク内にパターンを形成するが、第１のアパーチャマスクのパターンがゲート電極を形成し、第２のアパーチャマスクのパターンを介して堆積基板上に堆積された材料が半導体であり、この半導体はゲート電極が堆積された後堆積される。この場合、ソースおよびドレイン電極を第３のアパーチャマスクのパターンを介して半導体上に堆積することができる。
【００５３】
他の例では順次堆積用にマスク内にパターンを形成するが、第１のアパーチャマスクのパターンがゲート電極を形成し、第２のアパーチャマスクのパターンを介して堆積基板上に堆積された材料が誘電層を形成する。この場合、半導体を第３のアパーチャマスクのパターンを介して誘電層上に堆積することができるとともに、ソースおよびドレイン電極を第４のアパーチャマスクのパターンを介して半導体上に堆積することができる。各堆積のために、それぞれのアパーチャマスクの位置合わせ縁部と堆積基板の位置合わせ縁部とを位置合わせ具８０の厳密に３つの接点に接触させて位置決めすることにより、それぞれのアパーチャマスクのパターンを堆積基板に対して位置決めすることができる。
【００５４】
図１３は本発明による他の方法を図示する。図示のように、回路素子を形成する方法はアパーチャマスクを堆積基板と位置合わせすることを含む（１３１）。そして位置合わせされたアパーチャマスクを介して基板上に材料を堆積する（１３２）。そしてアパーチャマスクを堆積基板と再位置合わせする（１３３）とともに、再位置合わせされたアパーチャマスクを介して基板上に他の材料を堆積する（１３４）。
【００５５】
図１３の方法は、１つの回路層が異なる材料からなる多数の同様な形状のフィーチャを必要とする場合に特に有用である。一例では位置合わせされたアパーチャマスクを介してｐチャネル薄膜トランジスタに適した正孔伝導性半導体材料を堆積することにより、相補型薄膜トランジスタ回路素子の活性層を作製することができる。そしてこのアパーチャマスクを再位置合わせするとともに、ｎチャネル薄膜トランジスタに適した電子伝導性半導体材料を再位置合わせされたアパーチャマスクを介して堆積することができる。このようにして相補型薄膜トランジスタ回路素子の活性層用にｐチャネルおよびｎチャネル半導体材料を堆積する。アパーチャマスク内にアレイをパターニングすることにより、多数の相補型薄膜トランジスタ回路素子を形成することができる。
【００５６】
他の例では、第１の発光材料を堆積し、アパーチャマスクを再位置合わせし、そして第２の発光材料を堆積することができる。例えば、マスクを赤、緑および青のサブピクセルに対応する３つの個々の堆積のために位置合わせしてもよい。この場合この３つの堆積はディスプレイ用の画素を規定することができる。堆積された材料は有機でもまたは無機でもよい。ある場合には、一方の材料は有機で他方は無機でもよい。同様なプロセスを用いてディスプレイまたはセンサで使用するカラーフィルタ材料を用いた色付きサブピクセルを作製してもよい。
【００５７】
一例ではアパーチャマスクと堆積基板の位置合わせ縁部を用いて再位置合わせを容易にすることができる。例えば堆積基板は、その堆積基板の様々な側で僅かに異なる位置合わせ縁部を規定してもよい。この場合再位置合わせは、アパーチャマスクを位置合わせ具から取り外すこと、アパーチャマスクを回転させること（四分の一回転など）、そして回転したアパーチャマスクを位置合わせ具に再挿入することを含む。換言すれば、位置合わせ縁部が形成されたアパーチャマスクを介して第１の材料を堆積することができるとともに、アパーチャマスクを堆積基板に対して回転することができる。そしてそのアパーチャマスクを介して第２の材料を堆積することができる。位置合わせ縁部６２Ａおよび６２Ｂ（図６）などの異なる位置合わせ縁部は、第１および第２の材料の堆積が僅かに異なる位置で堆積基板上に堆積された材料になるように、若干異なっていてもよい。代替的には、堆積基板は一定の位置に固定できるがアパーチャマスクは数々の位置に固定できるように位置合わせ構造を作製することが可能である。
【実施例】
【００５８】
４つの真空堆積ステップおよび４つの薄い（厚さ５０マイクロメートル）単結晶シリコンマスクを用いて有機集積回路を製作した。１枚のフォトリソグラフィによりパターンしたシリコンウエハをディープトレンチエッチャーで（誘導結合プラズマを用いたプラズマ  サーム（Ｐｌａｓｍａ  Ｔｈｅｒｍ）ＳＬＲシリーズ）処理することにより４つのシリコンマスクを同時に製作した。１枚のウエハの各四分の一の上に１つとして４つの個々のパターンを規定し、各パターンに対して同位置に配置された付随の位置合わせ縁部を各パターンが有することにより、２つの平坦な縁部上での３点接触を利用して１０マイクロメートル以下の許容範囲にする迅速な機械的位置合わせを可能にした。各パターン（および対応する位置合わせ縁部）をウエハを介してエッチングしてビアを形成した。その結果得られたアパーチャマスクをパターン化して以下のような個々の堆積装置層を形成した。（１）ゲートメタル、（２）絶縁体、（３）半導体、および（４）ソース／ドレインメタル。
【００５９】
アパーチャマスクを形成した後、フォトリソグラフィあるいは湿式処理を利用しない蒸着により集積回路を製作した。第１のアパーチャマスクを図８および９に図示したような位置合わせ具の上に配置した。基板の１つの縁部を位置合わせ具の接点のうちの２つに接触させるとともに基板の第２の縁部を第３の接点に接触させた状態で、基板を位置合わせ具上のアパーチャマスク上に配置した。接点のうちの２つに取り付けた固定要素を用いて堆積プロセス中に基板およびマスクを正しい位置に保持した。第１のマスクを介して基板上に材料を堆積した。
【００６０】
第１のマスクを取り外して第２のマスクと交換した。そしてマスクを位置合わせ具の接点に対して機械的にたたくとともに固定要素を貼り付けることにより、第２のマスクを基板上のパターンおよび基板の縁部と位置合わせして、この組立て品を正しい位置に保持した。そしてこのマスクを介して第２の材料を堆積した。その後第２のマスクを第３のマスクと交換して、機械的な位置合わせを繰り返し、このマスクを介して第３の材料を堆積した。最後に第３のマスクを第４のものと交換して位置合わせを繰返し、このマスクを介して第４の材料を堆積した。そして第４のマスクを取り外すと、この段階で回路要素が完成した。回路要素間の配線はゲートおよびソース／ドレイン層内の線を「縫合する」ことにより確立した。
【００６１】
上記の４つのマスクを用いて、ガラス基板上に７段階ペンタセンリング発振器を製作して試験した。パラジウム（厚さ５０ｎｍ）をゲートメタルとして、酸化アルミニウム（厚さ１５０ｎｍ）を絶縁層として、ペンタセン（厚さ５０ｎｍ）を半導体として、さらにパラジウム（５０ｎｍ厚さ）をソース／ドレイン層として蒸着させた。この実施例では１５マイクロメートルの最小線幅で集積回路を設計した。その結果得られたリング発振器の性能を−３０Ｖの試験電圧で評価するとともに、発振器が動作可能であることを確認した。
【００６２】
本発明の多数の実施形態を説明してきた。例えば多数の異なる構造要素および異なるアパーチャマスク堆積技術を説明してきた。これらのアパーチャマスク堆積技術を用いることにより、いかなるエッチングプロセスまたはフォトリソグラフィも排除して堆積のみを用いて多種多様な回路を作製することが可能であり、これは有機半導体を含む場合に特に有用である。それにもかかわらず本発明の精神と範囲とから逸脱することなく様々な変更を行うことが可能であることは理解されよう。例えばこれらのアパーチャマスク堆積技術を熱堆積例を用いて具体的に説明したが、これらの技術およびアパーチャマスクはスパッタリング、電子ビーム蒸着および他の熱蒸着プロセス等を始めとする他の堆積プロセスでの使用に容易に適用可能である。従ってこれらの他の実施形態は請求の範囲内にある。
【図面の簡単な説明】
【００６３】
【図１ａ】本発明の一実施形態によるアパーチャマスクの平面図である。
【図１ｂ】図１ａのアパーチャマスクの一部分の拡大図である。
【図２】本発明による例示的なマスクセットの平面図である。
【図３】本発明によるアパーチャマスクを使用可能な堆積ステーションの簡略ブロック図である。
【図４】本発明により作製可能な例示的薄膜トランジスタの断面図である。
【図５】本発明により作製可能な例示的薄膜トランジスタの断面図である。
【図６】位置合わせ縁部とその位置合わせ縁部に対して規定されたパターンとを有するアパーチャマスクの平面図である。
【図７】図６のアパーチャマスクの位置合わせ縁部とほぼ対応する位置合わせ縁部を有する堆積基板の平面図である。
【図８】本発明の一実施形態による位置合わせ具の斜視図である。
【図９】位置合わせ具の一実施形態の平面図である。
【図１０】本発明による堆積ステーションの簡略ブロック図である。
【図１１】本発明の実施形態によるフロー図である。
【図１２】本発明の実施形態によるフロー図である。
【図１３】本発明の実施形態によるフロー図である。
【図１ａ】
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【図１ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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