(57)【要約】  本発明の実施例は、半導体ダイ・パッケージに向けられる。本発明の一実施例は、（ａ）第１の表面及び第２の表面を含んだ半導体ダイと、（ｂ）主要な表面を有する突出領域を含み、第１の表面に結合されたソース・リード構造と、（ｃ）第１の表面に結合されたゲート・リード構造と、（ｄ）ソース・リード構造及び半導体ダイのまわりの成形材料とを備え、成形材料が半導体ダイの第２の表面及びソース・リード構造の主要な表面を露出させている半導体ダイ・パッケージに向けられる。
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【特許請求の範囲】
【請求項１】
半導体ダイ・パッケージであって、
（ａ）第１の表面及び第２の表面を含んだ半導体ダイと、
（ｂ）主要な表面を有する突出領域を含み、前記第１の表面に結合されたソース・リード構造と、
（ｃ）前記第１の表面に結合されたゲート・リード構造と、
（ｄ）前記ソース・リード構造及び前記半導体ダイのまわりの成形材料とを備え、前記成形材料が、前記半導体ダイの前記第２の表面及び前記ソース・リード構造の前記主要な表面を露出させる半導体ダイ・パッケージ。
【請求項２】
さらに、前記半導体ダイのドレイン領域に結合されたドレイン・クリップを備え、前記ドレイン・クリップが複数のドレイン・リードを有する請求項１に記載の半導体ダイ・パッケージ。
【請求項３】
前記ソース・リード構造が、複数のソース・リードを含み、前記複数のソース・リードが前記成形材料から遠ざかるように横方向に延びている請求項１に記載の半導体ダイ・パッケージ。
【請求項４】
前記半導体ダイが、前記第１の表面にソース領域及びゲート領域を含み、前記第２の表面にドレイン領域を含み、さらに前記ゲート領域がトレンチ・ゲートの形である請求項１に記載の半導体ダイ・パッケージ。
【請求項５】
前記ソース・リード構造が、複数のソース・リードを含み、前記複数のソース・リードが前記成形材料から遠ざかるように横方向に延び、さらに、前記半導体ダイ・パッケージがさらに前記半導体ダイの前記ドレイン領域に結合されたドレイン・クリップを含み、前記ドレイン・クリップが、前記ソース・リードの部分と実質的に同一平面上にある細長い部分を有する請求項１に記載の半導体ダイ・パッケージ。
【請求項６】
さらに、前記半導体ダイのドレイン領域に結合されたドレイン・クリップを備える請求項１に記載の半導体ダイ・パッケージ。
【請求項７】
さらに、前記半導体ダイのドレイン領域に結合されたドレイン・クリップを備え、さらに前記ドレイン・クリップ上に誘電体層を備える請求項１に記載の半導体ダイ・パッケージ。
【請求項８】
前記半導体ダイが、前記第１の表面にソース領域及びゲート領域を含みさらに前記第２の表面にドレイン領域を含んだ縦型ＭＯＳＦＥＴを備える請求項１に記載の半導体ダイ・パッケージ。
【請求項９】
半導体ダイ・パッケージであって、
（ａ）ソース領域、ゲート領域及びドレイン領域を含んだＲＦＶＤＭＯＳトランジスタを備える半導体ダイと、
（ｂ）主要な表面を有する突出部分及び前記突出領域から遠ざかるように横方向に延びる複数のリードを含み、前記半導体ダイの前記ソース領域に結合されたソース・リード構造と、
（ｃ）前記半導体ダイの前記ゲート領域に結合されたゲート・リード構造と、
（ｄ）前記ソース・リード構造、前記ゲート・リード構造、及び前記半導体ダイの少なくとも一部を覆う成形材料とを備え、前記突出部分の主要な表面が前記成形材料を通して露出されている半導体ダイ・パッケージ。
【請求項１０】
請求項９に記載の半導体ダイ・パッケージ、及び
前記ソース・リード構造に電気的に結合された整合回路を含む組立品。
【請求項１１】
さらに、前記ドレイン領域に結合されたドレイン・クリップを備える請求項９に記載の半導体ダイ・パッケージ。
【請求項１２】
さらに、前記ドレイン・クリップ上に誘電体層を備え、前記誘電体層が前記半導体ダイの反対側にある請求項１１に記載の半導体ダイ・パッケージ。
【請求項１３】
さらに、前記ドレイン・クリップに取り付けられたヒートシンクを備える請求項１１に記載の半導体ダイ・パッケージ。
【請求項１４】
半導体ダイ・パッケージを形成する方法であって、
（ａ）主要な表面を含んだ突出部分を有するソース・リード構造とゲート・リード構造とを含んだリード・フレーム構造に、第１の表面及び第２の表面を含みかつ前記第１の表面に半田を含んだ半導体ダイを取り付けるステップと、
（ｂ）前記半導体ダイ、前記ソース・リード構造、及び前記ゲート・リード構造のまわりに成形材料を成形するステップとを備え、前記半導体ダイの前記第２の表面及び前記ソース・リード構造の前記主要な表面が前記成形材料を通して露出されている方法。
【請求項１５】
前記半導体ダイが、縦型電力ＭＯＳＦＥＴを含む請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００１年１０月２２日に出願された米国仮特許出願第６０／３４９，２６０号及び２００２年１月２９日に出願された米国仮特許出願第６０／３５２，６４２号の出願日の利益を請求する。これらの両方の仮出願は、全ての目的で全体を参照して本明細書に組み込む。
【背景技術】
【０００２】
いくつかの半導体ダイ・パッケージがある。半導体ダイ・パッケージの一例では、半導体ダイは、リードの付いたリード・フレームに取り付けられる。半導体ダイがリードに線で結合される。線、半導体ダイ、それからリード・フレームの大部分（外に向かって延びるリードを除いて）が、成形材料で封止される。そして、成形材料が形づくられる。形成された半導体ダイ・パッケージは、成形された本体から遠ざかるように横方向に延びるリードを有する成形された本体を含む。半導体ダイ・パッケージは、回路基板に取り付けることができる。
【０００３】
そのような半導体パッケージは有用であるが、改良されるかもしれない。例えば、半導体ダイ・パッケージの厚さが薄くなるのが望ましい。民生用電子機器（例えば、携帯電話、ラップトップ・コンピュータ、その他）は大きさが小さくなり続けているので、より薄い電子デバイス及びより薄い電子部品に対する要求が常に増している。その上、半導体ダイ・パッケージの熱放散特性を向上させることが望ましい。例えば、縦型ＭＯＳＦＥＴ（金属酸化物電界効果トランジスタ）のような電力半導体デバイスは、相当な量の熱を発生することがある。高出力電力用途（例えば、６０ワットを超えるもの）では、過熱を防止するように電力トランジスタから熱を取り除くために特殊なパッケージングが必要である。過熱で、電力トランジスタの動作特性が劣化することもある。
【０００４】
本発明の実施例は、これら及び他の問題に個々にまた総括的に対処する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の実施例は、半導体ダイ・パッケージに向けられる。
【課題を解決するための手段】
【０００６】
本発明の一実施例は、（ａ）第１の表面及び第２の表面を含んだ半導体ダイと、（ｂ）主要な表面を有する突出領域を含み、第１の表面に結合されたソース・リード構造と、（ｃ）第１の表面に結合されたゲート・リード構造と、（ｄ）ソース・リード構造及び半導体ダイのまわりの成形材料とを備え、成形材料が半導体ダイの第２の表面及びソース・リード構造の主要な表面を露出させている半導体ダイ・パッケージに向けられる。
【０００７】
本発明の他の実施例は、（ａ）ソース領域、ゲート領域及びドレイン領域を含んだＲＦＶＤＭＯＳトランジスタを備える半導体ダイと、（ｂ）主要な表面を有する突出部分及び突出領域から遠ざかるように横方向に延びる複数のリードを含み、半導体ダイのソース領域に結合されたソース・リード構造と、（ｃ）半導体ダイのゲート領域に結合されたゲート・リード構造と、（ｄ）ソース・リード構造、ゲート・リード構造、及び半導体ダイの少なくとも一部を覆う成形材料とを備え、主要な表面が成形材料を通して露出されている半導体ダイ・パッケージに向けられる。
【０００８】
本発明の他の実施例は半導体ダイ・パッケージを形成する方法に向けられ、この方法は、（ａ）第１の表面及び第２の表面を含みかつ第１の表面に半田を含んだ半導体ダイを、主要な表面を含んだ突出部分を有するソース・リード構造及びゲート・リード構造を含んだリード・フレーム構造に取り付けるステップと、（ｂ）半導体ダイ、ソース・リード構造、及びゲート・リード構造のまわりに成形材料を成形するステップとを備え、ここで、半導体ダイの第２の表面及びソース・リード構造の主要な表面が成形材料を通して露出されている。
【０００９】
本発明のこれら及び他の実施例は、以下でさらに詳細に説明する。
【実施例】
【００１０】
例えばノートブック型コンピュータ・マザーボードの電源のアーキテクチャの変化で、３つの端子全てが同じ面にあるのではなくて、ドレインのＭＯＳＦＥＴヒートシンク（接地として）及び（半導体ダイの）ソース及びゲートが異なる面にあることが必要になっている。ノートブック用電源の設計者によるこのシフトで、新しい改良された表面実装パッケージを作ることが必要になった。
【００１１】
本発明の実施例は、新しい改良された半導体ダイ・パッケージに向けられる。本発明の実施例では、半田バンプ付き半導体ダイを裏返し、そして、ソース・リード構造及びゲート・リード構造を含んだリード・フレーム構造に取り付けることができる。ソース・リード構造は、大きなダウンセット部分及び部分的にエッチングされた（例えば、半分だけエッチングされた）部分を有することができる。半導体ダイの表面及びソース・リード構造の部分的にエッチングされた部分の表面が成形材料を通して露出されるように、成形材料をソース・リード構造及び半導体ダイのまわりに成形することができる。
【００１２】
本発明の実施例は、いくつかの利点を有する。第１に、本発明の実施例に従った半導体ダイ・パッケージは、低い形と熱放散用の２つの主要表面を有することができる。例えば、半導体ダイの第１の表面に結合された大きなソース・リード構造を通して、さらにまた半導体ダイの第２の表面に結合されたドレイン・クリップを通して、半導体ダイから熱を運び去ることができる。このパッケージの熱抵抗は、標準ＳＯＩＣ（スモール・アウトライン集積回路）パッケージよりも３５％小さく、またＦＬＭＰパッケージ（Ｆｌｉｐｃｈｉｐ  ｉｎ  ａ  Ｌｅａｄｅｄ  Ｍｏｌｄｅｄ  Ｐａｃｋａｇｅ）よりも１０〜１５％小さい。例示的なＳＯＩＣ及びＦＬＭＰパッケージは、２００２年１０月２２日に出願された米国仮特許出願第６０／３４９，２６０号に記載されている。第２に、本発明の実施例は、低い形を有することができる。例えば、本発明のいくつかの実施例では、半導体ダイ・パッケージの厚さは、約０．７から約１．０ｍｍであることができる。本発明の実施例に従ったパッケージの形は、ＳＯＩＣパッケージよりも約４０〜５０％小さい。これは、ほとんどの従来の半導体ダイ・パッケージよりも薄い。薄い形及び優れた熱特性のために、本発明の実施例に従った半導体ダイ・パッケージは、形の低い熱強化ＦＬＭＰパッケージ（ＴＦＬＭＰ）と呼ぶことができる。
【００１３】
本発明の実施例に従った半導体ダイ・パッケージで使用される半導体ダイには、縦型電力トランジスタがある。縦型電力トランジスタには、ＶＤＭＯＳトランジスタがある。ＶＤＭＯＳトランジスタは、拡散で形成された２以上の半導体領域を有するＭＯＳＦＥＴである。それは、ソース領域、ドレイン領域、及びゲートを有する。このデバイスは、ソース領域とドレイン領域が半導体ダイの相対する表面にある点で縦型である。ゲートは、トレンチ・ゲート（ｔｒｅｎｃｈｅｄ  ｇａｔｅ）構造又はプレーナ・ゲート（ｐｌａｎａｒ  ｇａｔｅ）構造であることができ、ソース領域と同じ表面に形成される。トレンチ・ゲート構造はプレーナ・ゲート構造よりも狭くかつ占有するスペースが小さいので、トレンチ・ゲート構造が好ましい。動作時に、ＶＤＭＯＳデバイスにおけるソース領域からドレイン領域への電流の流れは、ダイ表面に対して実質的に垂直である。
【００１４】
図１は、本発明の実施例に従った半導体ダイ・パッケージ１００を示す。半導体ダイ・パッケージ１００は、成形材料１０３を通して露出している主要な表面１０１（ｂ）を有する半導体ダイ１０１を含む。主要な表面１０１（ｂ）全体又は主要な表面１０１（ｂ）の実質的な部分が、成形材料１０３を通して露出されるかもしれない。図示のように、成形材料１０３の上面は、半導体ダイ１０１の主要な表面１０１（ｂ）と同一平面であることができる。主要な表面１０１（ｂ）は、ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）のドレイン領域に対応することができ、さらにまた半導体ダイ１０１の第２の表面に対応することができる。半導体ダイの他方の面は、半導体ダイ１０１の第１の面であることができる。ＭＯＳＦＥＴのソース・コンタクト領域及びゲート・コンタクト領域は、半導体ダイの第１の面にあることができる。
【００１５】
成形材料１０３は、任意の適切な材料を含むことができる。適切な成形材料には、ビフェニル系材料及び多機能架橋結合エポキシ樹脂合成材料がある。
【００１６】
半導体ダイ・パッケージ１００では、いくつかのソース・リード１０７（ａ）〜１０７（ｃ）が成形材料１０３から遠ざかるように横方向に延びている。様々なソース・リード１０７（ａ）〜１０７（ｃ）は、成形材料１０３によって部分的に覆われたソース・リード構造の一部であることができる。ゲート・リード１０５（ａ）は、成形材料１０３から遠ざかるように横方向に延びている。
【００１７】
いくつかのダミー・リード１０２（ａ）〜１０２（ｄ）が、また、成形材料１０３から横方向に遠ざかるように延びている。この例では、ダミー・リード１０２（ａ）〜１０２（ｄ）は、半導体ダイ・パッケージ１００の構造支持を実現し、半導体ダイ１０１に電気的に接続されていない。他の実施例では、１つ又は複数のダミー・リード１０２（ａ）〜１０２（ｄ）はソース・リードであるかもしれず、その結果、機能リードが半導体ダイ・パッケージの両側にあるようになる。
【００１８】
図２は、本発明の実施例に従った半導体ダイ・パッケージ１００の底面図を示す。半導体ダイ・パッケージ１００は、ソース・リード構造１０７の中心領域から遠ざかるように横方向に延びるいくつかのソース・リード１０７（ａ）〜１０７（ｃ）を含んだソース・リード構造１０７を含む。この中心領域は成形材料１０３で部分的に覆われている。中心領域は、主要な表面１０７（ｄ）を有する突出領域を含み、この主要な表面１０７（ｄ）は成形材料１０３の底面を通して露出されている。主要な表面１０７（ｄ）は、成形材料１０３の底面と同一平面上にあることができる。
【００１９】
図３は、半導体ダイ１０１上に半田バンプ１１０の配列を有する半導体ダイ１０１を示す。半田バンプ１１０の１つ又は複数がゲート半田バンプを構成し、また半田バンプ１１０の１つ又は複数がソース半田バンプを構成することができる。半導体ダイ１０１は、第１の表面１０１（ａ）にソース領域及びゲート領域を有し、さらに第２の主要な表面１０１（ｂ）にドレイン領域を有する縦型ＭＯＳＦＥＴを含むことができる。半田バンプ１１０は、第１の表面にあることができる。
【００２０】
図４は、ソース・リード構造１０７、ゲート・リード構造１０５、及びダミー・リード構造１０２を含んだリード・フレーム構造の上面透視図を示す。「リード・フレーム構造」という用語は、リード・フレームから派生してできた構造を意味することができる。リード・フレームは、例えば（当技術分野で知られている）打ち抜き加工工程で形成することができる。また、リード・フレームは、連続した導電性シートを所定のパターンを形成するようにエッチングすることで形成することもできる。しかし、打ち抜き加工が使用される場合、リード・フレームはもともとは、タイバーで互いに接続されたリード・フレームの配列の多くのリード・フレームのうちの１つであるかもしれない。半導体ダイ・パッケージを作る工程中に、リード・フレームの配列は、他のリード・フレームからリード・フレームを分離するように切断することができる。この切断の結果として、ソース・リード及びゲート・リードのような最終半導体ダイ・パッケージのリード・フレーム構造の部分を、電気的及び機械的に互いに分離することができる。したがって、本発明の実施例では、半導体ダイ・パッケージのリード・フレーム構造は、連続した金属構造又は不連続な金属構造であることができる。
【００２１】
ソース・リード構造１０７は、３本のソース・リード１０７（ａ）〜１０７（ｃ）を含む。ゲート・リード構造１０５は、１本のゲート・リード１０５（ａ）を有する。ソース・リード１０７（ａ）〜１０７（ｃ）及びゲート・リード１０５（ａ）の端子部分は、同一平面上に存在することができ、半田で物理的及び電気的に回路基板（図示しない）に結合することができる。ダミー・リード構造１０２は、ソース・リード構造１０７に結合されていないダミー・リード１０２（ａ）〜１０２（ｄ）を有する。しかし、他の実施例では、ダミー・リード１０２（ａ）〜１０２（ｄ）はソース・リード構造に結合されるかもしれない。
【００２２】
図５は、図４に示したリード・フレーム構造の底面図を示す。図５では、ソース・リード構造１０７の中心領域から延びる突出部分が、いっそうはっきり示されている。突出部分１９０は、主要な表面１０７（ｄ）を含む。
【００２３】
図５に示す実施例では、リード・フレームを部分的にエッチング（例えば、半分だけエッチング）して突出部分１９０を形成することができる。部分的にエッチングされたリード・フレームによって、成形中に成形材料が流れることができるようになる。部分的にエッチングされた場所は、成形材料が流れ成形後に組立てダイ・パッケージを損われない保護された状態に保つのに十分な場所を与える。部分エッチングは、当技術分野で知られているフォトリソグラフィ及びエッチング・プロセスを使用して行うことができる。例えば、パターン形成されたフォトレジスト層をリード・フレームの所望の場所に形成することができる。それから、所定の深さまでリード・フレームを（例えば、ウェット又はドライ・エッチングを使用して）エッチングすることができ、その結果、リード・フレームはいくつかの領域で部分的にエッチングされる。
【００２４】
図６及び７は、ソース・リード１０７（ｃ）を有するソース・リード構造１０７に取り付けられた半導体ダイ１０１を示す。図示のように、半導体ダイの第１の表面１０１（ａ）はソース・リード構造１０７のすぐ近くにあるが、一方で、半導体ダイ１０１の第２の主要な表面１０１（ｂ）はそれより遠位にある。ダミー・リード１０２（ｄ）も図６に示す。ゲート・リード１０５（ａ）を図７に示す。
【００２５】
図８（ａ）は、本発明の他の実施例に従った半導体ダイ・パッケージ２００を示す。半導体ダイ・パッケージ２００は、前に説明した半導体ダイ・パッケージ１００に似ているが、ただ異なることは、図８（ａ）に示す半導体ダイ・パッケージ２００は、複数のダミー・リード１０２（ａ）〜１０２（ｄ）の間に挟み込まれた複数のドレイン・リード１１８（ａ）〜１１８（ｄ）を含んだドレイン・クリップ１１８を含むことである。ドレイン・リード１１８（ａ）〜１１８（ｄ）とダミー・リード１０２（ａ）〜１０２（ｄ）の両方を、全て、回路基板のドレイン・パッドに取り付けることができる。半田（図示しない）を使用して、ドレイン・クリップ１１８を半導体ダイの裏面に取り付けることができる。
【００２６】
図８（ｂ）は、図８（ａ）に示す半導体ダイ・パッケージ２００の側面断面図を示す。半導体ダイ・パッケージ２００は回路基板１３０に取り付けられている。回路基板１３０は、プリント回路基板であるかもしれない。半田堆積１２０、１２２、及び１２８が、それぞれソース・リード、ソース・リード構造の突出部分、及びドレイン・リードを回路基板１３０に結合する。
【００２７】
図９（ａ）及び９（ｂ）は、本発明のさらに他の実施例に従った半導体ダイ・パッケージ３００を示す。この実施例では、平らな主要な部分１３８（ｂ）及び細長い部分１３８（ａ）を含んだドレイン・クリップ１３８が、半導体ダイの裏面に電気的に結合されている。図９（ｂ）に示すように、ドレイン・クリップ１３８の細長い部分１３８（ａ）は、半田１３３を使用して回路基板１３０に取り付けられるかもしれない。図９（ａ）に示すように、ドレイン・クリップ１３８は、半導体ダイ・パッケージ３００の両側にあるソース・リード１０７（ａ）〜１０７（ｃ）と１０７（ｄ）〜１０７（ｇ）の組の間にある。半田１３４を使用して、ソース・リード構造の突出部分を回路基板１３０に取り付けることができる。また、半田１３６を使用してソース・リード１０７（ａ）〜１０７（ｃ）を回路基板１３０に結合することができる。半田１３２を使用して、ゲート・リード１０５（ａ）を回路基板１３０に結合することができる。半田バンプは、メッキ、ボール・アタッチ、スクリーン印刷、その他を含んだ任意の適切な工程を使用して形成することができる。
【００２８】
本発明の実施例は、また、ＲＦＶＤＭＯＳ（縦型拡散金属酸化物半導体）パッケージで使用することもできる。そのようなダイ・パッケージは、ＲＦ電力用途で使用することができ、電力トランジスタを含むことができる。電力トランジスタは、高出力電力用途（例えば、８０から１００Ｗの範囲、又はそれより上）で使用することができる。本発明のいくつかの実施例では、半導体ダイは、ＲＦ電力増幅器で能動デバイスとして使用することができるトランジスタを含む。そのような増幅器は、１ＭＨｚより下から２ＧＨｚ以上の範囲の周波数で動作することができる。
【００２９】
図１０（ａ）は、例示の実施例の側面断面図を示す。図１０（ａ）は、ドレイン・リードを有するドレイン・クリップ２２８とソース・リード構造１９の間に配置されたＲＦＶＤＭＯＳ半導体ダイ１７を示す。また、ダミー・リード２１５が成形材料２７から横方向に延び、所々にドレイン・クリップ２２８のドレイン・リードが挟まっている。ソース・リード構造１９は、半導体ダイ１７中のＭＯＳＦＥＴのソース領域にソース電流を供給する。
【００３０】
図１０（ｂ）を参照して、ゲート・リード２１を有するゲート・リード構造が、半導体ダイ１７中のＭＯＳＦＥＴのゲート領域にゲート電流を供給する。半田バンプ２９も図１０（ｂ）に示す。
【００３１】
再び、図１０（ａ）を参照して、成形材料２７で、半導体ダイ１７を封止することができる。前の実施例のように、ソース・リード構造１９の突出部分の主要な表面１９（ａ）は、成形材料２７を通して露出させることができる。
【００３２】
誘電体被膜３１をドレイン・クリップ２２８に付けることができる。誘電体被膜３１は、任意の適切な誘電体を使用して任意の適切なやり方で形成することができる。例えば、誘電体被膜３１は、例えばポリイミド又はベンズシクロブタン（ＢＣＢ）で構成された誘電体被膜を含むことができる。もちろん、前に説明した又は図示したダイ・パッケージの実施例のいずれかで、同様な誘電体被膜又は異なる誘電体被膜が同じやり方で使用されるかもしれない。誘電体被膜３１は、半導体ダイ・パッケージの熱放散特性に影響を及ぼすことなく、修正中の短絡又は感電死を防ぐことができる。
【００３３】
図１０（ａ）に示すように、ソース・リード構造１９に整合回路１３を結合する。いくつかの実施例では、整合回路１３は、半導体ダイ・コンデンサ（シリコンＭＯＳコンデンサ）を含むことができる。このコンデンサを使用して、電力トランジスタの入力端子及び／又は出力端子のいずれか又は両方を同調させることができる。並列の小さな直径の線を使用してＭＯＳコンデンサをトランジスタ端子に結合することができ、その結果、キャパシタンス及びインダクタンスを調整して電力トランジスタの入力信号及び／又は出力信号を増幅回路に特別に整合させることができるようになる。整合回路は、当技術分野でよく知られている。
【００３４】
本発明の実施例に従った半導体ダイ・パッケージは、任意の適切なやり方で作ることができる。いくつかの実施例では、半導体ダイ・パッケージは、フリップ・チップ技術を使用して作ることができる。第１に、図３に示すように半導体ダイに半田バンプ・アレイを形成することができる。半田バンプは、メッキ、ボール・アタッチ、スクリーン・ペースト印刷、ピック・アンド・プレース工程、その他を含んだ任意の適切な工程を使用して形成することができる。半導体ダイに半田を堆積した後で、リフロー工程を行うことができる。
【００３５】
第２に、半田バンプで半導体ダイを形成する前か後に、大きなダウンセット（ダウンセットはパッケージの厚さに依存する）及び部分エッチングされた突出領域のあるリード・フレーム構造を形成する。リード・フレーム構造の設計は、半導体ダイの裏面及びソース・リード構造の主要な表面が半導体ダイ・パッケージの成形材料の主要な外面を通して露出されるようなものであることができる。一般的なリード・フレーム構造を図４及び５に示す。図４及び５に示すリード・フレーム構造を形成する工程は先に説明した。
【００３６】
第３に、バンプ付き半導体ダイをひっくり返し、そしてリード・フレーム構造に取り付ける。リフロー工程を行うことができ、そのとき、半導体ダイ、ソース・リード構造、及びゲート・リード構造は半田によって一緒に結合される。これを図６及び７に示す。
【００３７】
第４に、成形材料が半導体ダイ、ソース・リード構造、及びゲート・リード構造の部分のまわりに成形されるように、図６及び７に示す構造を金型キャビティの中に入れることができる。図１及び２は、成形材料を用いて成形工程が行われた後の半導体ダイを示す。
【００３８】
いくつかの実施例では、テープ補助成形工程を使用して、半導体ダイ、ゲート・リード構造、及びソース・リード構造のまわりに成形材料を成形することができる。例えば、図６に示すパッケージ前駆物質中の半導体ダイの裏面にテープを押し付けることができる。それから、この組み合わせたものを成形材料が導入される成形キャビティ内に配置することができる。成形材料は、半導体ダイ、ゲート・リード構造、及びソース・リード構造のまわりに成形されない。ソース・リード構造の突出部分の主要な表面から、過剰な成形材料を取り除く。屑取り及びばり取りの工程（当技術分野で知られている）を使用して、過剰な成形材料を取り除くことができる。半導体ダイの裏面からテープを取り除いて、成形された成形材料を通してダイの裏面を露出させることができる。
【００３９】
次に、望ましければ、ドレイン・クリップを半導体ダイの裏面に取り付けることができる。図８（ａ）〜８（ｂ）に示すもののようなドレイン・クリップが半導体ダイに取り付けられるかもしれない。若しくは、図９（ａ）〜９（ｂ）に示すもののようなドレイン・クリップが半導体ダイに取り付けられるかもしれない。ドレイン・クリップは、ヒートシンクとして作用することができる。代替に、又は追加して、熱放散をさらに助長するように別個のヒートシンクがドレイン・クリップに取り付けられるかもしれない。
【００４０】
ドレイン・クリップを半導体ダイの裏面に取り付けた後で、結果として得られた半導体ダイ・パッケージは、プリント回路基板（ＰＣＢ）のような回路基板に取り付けることができる。ドレイン・クリップは、半導体ダイのドレイン領域に接続することができる。ドレイン・クリップは、ＰＣＢのヒートシンクとつながるように延長することができる。この一般的な組立品を図８（ｂ）及び９（ｂ）に示す。
【００４１】
本明細書で使用した用語及び表現は、制限ではなく説明の用語として使用され、そのような用語及び表現の使用において、図示しまた説明した特徴又はその部分の同等物を排除する意図は無い。請求される本発明の範囲内で様々な修正物が可能であることは認められる。さらに、本発明の範囲から逸脱することなく、どの実施例の１つ又は複数の特徴も、どの他の具体的に説明された実施例の１つ又は複数の特徴と組み合わせることができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施例に従った半導体ダイ・パッケージの上の部分を示す透視図である。
【図２】本発明の実施例に従った半導体ダイ・パッケージの下の部分を示す透視図である。
【図３】半田バンプの配列を有する半導体ダイを示す図である。
【図４】ゲート・リード構造及びソース・リード構造を含んだリード・フレーム構造を示す上面透視図である。
【図５】ゲート・リード構造及びソース・リード構造を含んだリード・フレーム構造を示す底面透視図である。
【図６】ゲート・リード構造及びソース・リード構造を含んだリード・フレーム構造に取付けられた半導体ダイを示す図である。
【図７】リード・フレーム構造に取り付けられた半導体ダイを示す側面図である。
【図８（ａ）】ドレイン・クリップを含んだ半導体ダイ・パッケージを示す透視図である。
【図８（ｂ）】ドレイン・クリップを含んだ半導体ダイ・パッケージを示す側面図である。
【図９（ａ）】ドレイン・クリップを含んだ半導体ダイ・パッケージを示す上面図である。
【図９（ｂ）】ドレイン・クリップを含んだ半導体ダイ・パッケージを示す側面図である。
【図１０（ａ）】半導体ダイ・パッケージを示す側面断面図である。
【図１０（ｂ）】半導体ダイ・パッケージに電気的に結合された整合回路を示すブロックを有する半導体ダイ・パッケージを示す上面図である。いくつかの部品は、見えない線で示されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８（ａ）】
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【図８（ｂ）】
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【図９（ａ）】
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【図９（ｂ）】
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【図１０（ａ）】
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【図１０（ｂ）】
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【国際調査報告】
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