(57)【要約】従来の位相検出器はフィードバックループを有し、厳しい条件下では適切に機能しない。上記位相検出器に、入力信号間の差を設定する差設定器（１）と、上記差のなかから位相ロックの目的のために出力信号として使用されるべき一つの差を選択する選択器（２）と、を設けることにより、位相検出器は、より厳しい条件下でも良好に動作し、不感帯は消滅する。上記選択器（２）は、フィードバックのない選択器であるので、ループ遅延は存在しなくなり、線形範囲はより高い周波数でも狭くなることがなく、出力ジッタは、サンプリングされた入力信号に対して増加しない。上記選択器（２）は、ラッチ（２１，２２）及びマルチプレクサ（２３）を備えている。変換器（３）は、入力信号ごとに、レプリカ回路（３２，３４）に接続されたバッファ回路（３１，３３）によって、入力信号を、補償された入力信号へ変換し、実質的に等しい振幅を有し、プロセスエラー及び温度変動に関して補償された入力信号を生成する。差設定器（１）は、絶対値又は二乗に基づいている。
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【特許請求の範囲】
【請求項１】
第１の入力信号と第２の入力信号との間の位相を検出する位相検出器であって、
前記入力信号間の差を設定する差設定器と、
前記差のなかから出力信号とすべき一つの差を選択する選択器と、
を備えていることを特徴とする位相検出器。
【請求項２】
前記選択器は、フィードバックのない選択器であることを特徴とする請求項１に記載の位相検出器。
【請求項３】
前記選択器は、
前記第２の入力信号によってクロックが供給され、前記第１の入力信号を受け取り、ラッチ信号を生成するラッチと、
前記第２の入力信号によって制御され、前記ラッチ信号を受け取り、選択信号を生成するマルチプレクサと、
を備えていることを特徴とする請求項２に記載の位相検出器。
【請求項４】
位相回路は、前記入力信号を、補償された入力信号に変換する変換器を備えていることを特徴とする請求項１に記載の位相検出器。
【請求項５】
前記変換器は、入力信号ごとに、レプリカ回路に接続されたバッファ回路を備えていることを特徴とする請求項４に記載の位相検出器。
【請求項６】
前記差設定器は、
補償された入力信号を相互に減算し、結果信号を生成する減算回路と、
前記結果信号の絶対値を生成する絶対値回路と、
を備え、
前記位相検出器は、絶対値を選択する選択信号によって制御されるマルチプレクサを備えていることを特徴とする請求項４に記載の位相検出器。
【請求項７】
前記差設定器は、
補償された入力信号を相互に減算し、結果信号を生成する減算回路と、
前記結果信号の二乗を生成する二乗回路と、
を備え、
前記位相検出器は、二乗を選択する選択信号によって制御されるマルチプレクサを備えていることを特徴とする請求項４に記載の位相検出器。
【請求項８】
第１の入力信号と第２の入力信号との間の位相を検出する位相検出器を備えている位相ロックループであって、
前記位相検出器は、
前記入力信号間の差を設定する差設定器と、
前記差のなかから出力信号とすべき一つの差を選択する選択器と、
を備えていることを特徴とする位相ロックループ。
【請求項９】
第１の入力信号と第２の入力信号との間の位相を検出する方法であって、
前記入力信号間の差を設定するステップと、
前記差のなかから出力信号とすべき一つの差を選択するステップと、
を含むことを特徴とする方法。
【請求項１０】
第１の入力信号と第２の入力信号との間の位相を検出するプロセッサプログラムプロダクトであって、
前記入力信号間の差を設定する機能と、
前記差のなかから出力信号とすべき一つの差を選択する機能と、
を含むことを特徴とするプロセッサプログラムプロダクト。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１の入力信号と第２の入力信号との間の位相を検出する位相検出器に関する。
【０００２】
本発明は、また、第１の入力信号と第２の入力信号との間の位相を検出する位相検出器を備えた位相ロックループ、第１の入力信号と第２の入力信号との間の位相を検出する方法、並びに、第１の入力信号と第２の入力信号との間の位相を検出するプロセッサプログラムプロダクトに関する。
【０００３】
このような位相検出器は、例えば、変調された位相が電圧に変換されるＰＬＬベースの復調器に使用され、実現可能な周波数検出能力を備えた位相検出器を必要とするゼロＩＦ（中間周波数）受信機に使用されるような、例えば、位相ロックループ、即ち、ＰＬＬの一部分を形成する。
【背景技術】
【０００４】
従来技術の位相検出器は、米国特許公報第６，３６６，１４５Ｂ１号より公知であり、その図４には、位相検出器（１２２）、フィルタ（１２４）及び位相切替器（１２６）を備えたデジタル位相検出器（１０２）が開示されている。
【０００５】
このような従来の位相検出器は、例えば、２個のＤ型フリップフロップ及びＮＡＮＤゲートにより構成され、両方のＤ型フリップフロップの両方のＤ入力は論理「１」を受け取り、第１のＤ型フリップフロップのクロック入力は基準信号ＲＥＦを受け取り、第２のＤ型フリップフロップのクロック入力はクロック信号ＣＬＫを受け取り、第１のＤ型フリップフロップのＱ出力はアップ信号ＵＰを生成し、第２のＤ型フリップフロップのＱ出力はダウン信号ＤＯＷＮを生成し、信号ＵＰ及び信号ＤＯＷＮはさらに上記ＮＡＮＤゲートの入力に与えられ、ＮＡＮＤゲートの出力は、リセットする目的のために両方のＤ型フリップフロップの両方のリセット入力ＲＥＳＥＴに接続される。
【特許文献１】米国特許公報第６，３６６，１４５Ｂ１号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の位相検出器は、特に、より厳しい条件下で適切に機能しないため不利であり、例えば、線形範囲（位相検出器が線形的に動作する範囲）がより高い周波数に対して狭くなり、例えば、出力ジッタがサンプリングされた入力信号に対して非常に増加し、例えば、従来の位相検出器の不感帯はこれらのより厳しい条件下で増大する。
【０００７】
本発明の目的は、特に、前提部分に記載されたような位相検出器であって、より厳しい条件下で適切に機能する位相検出器を提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る位相検出器は、上記入力信号間の差を設定する差設定器と、上記差のなかから出力信号とすべき一つの差を選択する選択器と、を備えていることを特徴とする。
【０００９】
上記差設定器は、例えば、第１の差信号及び第２の差信号を計算することにより上記入力信号間の差を設定し、次に、上記選択器は、位相ロックの目的のために上記差信号のなかから出力信号として使用されるべき一つの差信号を選択する。
【００１０】
本発明は、特に、上記入力信号間の差が検出対象である位相（差）の指標であるという考察に基づき、かつ、特に、複数個の差を設定することが可能であり、その後、最良の一つの差が選択されるべきであるという基本的な概念に基づいている。
【００１１】
本発明は、差を設定し、それらの差のなかから一つの差を選択する結果として、特に、より厳しい条件下で適切に動作する位相検出器を提供するという課題を解決し、特に、この位相検出器の不感帯が消滅したという点において有利である。
【００１２】
請求項２に記載されるような本発明に係る位相検出器の第１の実施の形態は、上記選択器がフィードバックのない選択器であるため有利である。
【００１３】
上記フィードバックのない選択器は、（ブロックレベルで）ループを持たないので、より高い周波数で、上記選択器のループ遅延が（ブロックレベルで）存在しなくなるため、線形範囲（位相検出器が線形的に動作する範囲）は全く狭くならない。また、ループが上記選択器に（ブロックレベルで）存在しなくなるので、サンプリングされた入力信号に対して、出力ジッタが増大しない。
【００１４】
請求項３に記載されるような本発明に係る位相検出器の第２の実施の形態は、上記選択器が、上記第２の入力信号によってクロックが供給され、上記第１の入力信号を受け取り、ラッチ信号を生成するラッチと、上記第２の入力信号によって制御され、上記ラッチ信号を受け、選択信号を生成するマルチプレクサと、を備えているので、有利である。
【００１５】
上記ラッチは、例えば、Ｄ型フリップフロップであり、それぞれのＤ型フリップフロップが、例えば、Ｄ入力と反転Ｄ入力との間でクロック信号ＣＬＫである第１の入力信号を受け取り、それぞれのＤ型フリップフロップがＱ出力と反転Ｑ出力との間にラッチ信号を生成し、例えば、基準信号ＲＥＦである第２の入力信号が第１のラッチのクロック入力ＣＬＫ及び第２のラッチの反転クロック入力ＣＬＫと上記マルチプレクサの制御入力とに供給される。この、あまり複雑でなく低コストである実施の形態は、上記の従来技術の位相検出器ではフリップフロップの出力が上記ＮＡＮＤを介して上記フリップフロップのリセット入力へフィードバックされるのに対して、ループを持たない。上記第２の実施の形態の場合、これらのリセット入力は、位相ロックの目的のためには使用されない（及び／又は、開放状態のままにされ、及び／又は、接続されていない状態に保持される）。
【００１６】
請求項４に記載されるような本発明に係る位相検出器の第３の実施の形態は、位相回路が、上記入力信号を、補償された入力信号に変換する変換器を備えているので、有利である。
【００１７】
上記変換器は、例えば、プロセス変動のため、上記入力信号を補償し、その結果として、差設定器は、上記差をより良好に設定することが可能である。
【００１８】
請求項５に記載されるような本発明に係る位相検出器の第４の実施の形態は、上記変換器が、入力信号ごとに、レプリカ回路に接続されたバッファ回路を備えているので、有利である。
【００１９】
上記レプリカ回路に接続された上記バッファ回路は、入力信号ごとに温度変動を補償し、バッファ回路及びレプリカ回路の両方の組み合わせによって、（実質的に）等しい振幅を有する補償された入力信号が得られ、差の設定能力を向上させる。
【００２０】
請求項６に記載されるような本発明に係る位相検出器の第５の実施の形態は、上記差設定器が、補償された入力信号を相互に減算し、結果信号を生成する減算回路と、上記結果信号の絶対値を生成する絶対値回路と、を備え、上記位相検出器が、絶対値を選択する選択信号によって制御されるマルチプレクサを備えているので、有利である。
【００２１】
この場合、第１の差信号は、例えば、上記補償された入力信号間の差の正の絶対値を含み、第２の差信号は、例えば、上記補償された入力信号間の差の負の絶対値を含み、上記マルチプレクサは、これらの生成された絶対値のなかから一つを選択する。
【００２２】
請求項７に記載されるような本発明に係る位相検出器の第６の実施の形態は、上記差設定器が、補償された入力信号を相互に減算し、結果信号を生成する減算回路と、上記結果信号の二乗を生成する二乗回路と、を備え、上記位相検出器が、二乗を選択する選択信号によって制御されるマルチプレクサを備えているので、有利である。
【００２３】
この場合、第１の差信号は、例えば、上記補償された入力信号間の差の正の二乗を含み、第２の差信号は、例えば、上記補償された入力信号間の差の負の二乗を含み、上記マルチプレクサは、これらの生成された二乗のなかから一つを選択する。
【００２４】
本発明に係る位相ロックループの実施の形態、本発明に係る方法の実施の形態、本発明に係るプロセッサプログラムプロダクトの実施の形態は、本発明に係る位相検出器の実施の形態と対応する。
【発明を実施するための最良の形態】
【００２５】
本発明の上記及びその他の特徴は、以下に説明される実施の形態から明らかであり、実施の形態を参照して解明される。
【００２６】
図１に示された位相検出器は、（補償されたクロック信号ＣＬＫである）ｘ信号及び（補償された基準信号ＲＥＦである）ｙ信号を受け取り、結果信号である（ｘ−ｙ）信号を生成する減算回路１１を含む差設定器１を備えている。差設定器１は、位相ロック信号を生成するマルチプレクサ１３に供給されるべき絶対値｜ｘ−ｙ｜及び−｜ｘ−ｙ｜を計算する絶対値回路１２を備えている。
【００２７】
変換器３は、クロック信号ＣＬＫを受け取り、レプリカ回路３２に接続され、補償されたクロック信号ＣＬＫ即ちｘ信号を生成するバッファ回路３１を備え、基準信号ＲＥＦを受け取り、レプリカ回路３４に接続され、補償された基準信号ＲＥＦ即ちｙ信号を生成するバッファ回路３３を備えている。変換器３は、例えば、上記入力信号のプロセス変動を補償し、その結果として、差設定器１は上記差をより良好に設定することが可能である。上記レプリカ回路３２、３４に接続された上記バッファ回路３１、３３は、入力信号ごとに、温度変動を補償し、両方の組み合わせ３１−３２及び３３−３４によって（実質的に）等しい振幅を有する補償された入力信号が与えられ、差の設定能力を向上させる。換言すると、レプリカバイアス回路３２、３４は、ｘ信号及びｙ信号を相互に実質的に一致させ、プロセスエラー及び温度変動に関して補償を行う。
【００２８】
図１に示された位相検出器は、ラッチ２１及び２２を含む選択器２をさらに備え、各ラッチは、例えば、Ｄ型フリップフロップの形式であり、Ｄ入力と反転Ｄ入力との間にクロック信号ＣＬＫを受け取り、基準信号ＲＥＦによってクロックが供給される（ラッチ２１はそのクロック入力に信号ＲＥＦが入力され、ラッチ２２はその反転クロック入力に信号ＲＥＦが入力される）。両方のラッチ２１及び２２は、Ｑ出力と反転Ｑ出力との間に現れるラッチ信号を生成し、このラッチ信号が上記基準信号ＲＥＦによって制御されるマルチプレクサ２３に供給される。これにより、ラッチ２１からのラッチ信号は反転されずに供給され、ラッチ２２からのラッチ信号は反転されて供給される。マルチプレクサ２３からの出力信号は選択信号であり、マルチプレクサ１３の制御入力へ供給される。
【００２９】
図２ａを参照すると、補償されたＣＬＫ信号即ちｘ信号が補償されたＲＥＦ信号即ちｙ信号よりも進んでいるので、図１に示された位相検出器は次のように機能する。選択器２は、バンバン（ｂａｎｇ−ｂａｎｇ）動作を行い、１ビット量子化器としての機能を果たす一種の判定回路であり、両方のＤ型フリップフロップ２１、２２は、ＲＥＦ信号の両方のエッジにおいてサンプリング／クロック供給される。選択器２は、補償されたＣＬＫ信号即ちｘ信号が補償されたＲＥＦ信号即ちｙ信号よりも進んでいることを判定し、マルチプレクサ２３は、マルチプレクサ１３に向けられ、正の絶対値＋｜ｘ−ｙ｜が位相ロック信号として選択されるようにマルチプレクサを制御する選択信号を生成する。図２ａから導かれるように、これは明らかに正しい選択である。
【００３０】
図２ｂを参照すると、補償されたＣＬＫ信号即ちｘ信号が補償されたＲＥＦ信号即ちｙ信号よりも遅れているので、図１に示された位相検出器は次のように機能する。この場合、選択器２は、補償されたＣＬＫ信号即ちｘ信号が補償されたＲＥＦ信号即ちｙ信号よりも遅れていることを判定し、マルチプレクサ２３は、マルチプレクサ１３に向けられ、負の絶対値−｜ｘ−ｙ｜が位相ロック信号として選択されるようにマルチプレクサを制御する選択信号を生成する。図２ｂから導かれるように、これは明らかに正しい選択である。
【００３１】
本発明は、特に、上記入力信号間の差が検出対象である位相（差）の指標であるという考察に基づき、かつ、特に、（第１の入力信号がもう一方の入力信号よりも進むか又は遅れるので、第１の入力信号を第２の入力信号から減算し、又は、その逆に第２の入力信号を第１の入力信号から減算することにより）複数個の差を設定可能であり、その後、最良の一つの差（正しい差）が選択されるべきであるという基本的な概念に基づいている。
【００３２】
本発明は、差を定め、それらの差のなかから一つの差を選択する結果として、特に、より厳しい条件下で適切に動作する位相検出器を提供するという課題を解決し、特に、この位相検出器の不感帯が消滅したという点において有利である。
【００３３】
上記フィードバックのない選択器２は、（ブロックレベルで）ループを持たないので、より高い周波数において、上記セレクタのループ遅延が（ブロックレベルで）存在しなくなるため、線形範囲（位相検出器が線形的に動作する範囲）は全く狭くならない。また、ループが上記選択器２に（ブロックレベルで）存在しなくなるので、サンプリングされた入力信号に対して、出力ジッタが増大しない。
【００３４】
好ましくは、選択器２における遅延（入力信号から選択信号まで）は、変換器３の遅延の合計（減算回路１１から絶対値回路１２を介してマルチプレクサ１３まで）よりも短いので、マルチプレクサ１３は絶対値が到達する前に準備が完了していることになる。さらに、絶対値回路１２の両方のパスは、位相誤差の導入を回避するため、実質的に等しい遅延を有するべきである。
【００３５】
絶対値回路１２は、例えば、１２個のトランジスタＱ１−Ｑ１２及び５個の電流源ＣＳ１−ＣＳ５を含む回路を用いて、｜ｚ｜＝ｚ・ｓｉｇｎ（ｚ）によって実現される。Ｑ９、Ｑ１０、Ｑ１１、Ｑ１２のコレクタは正の電圧源に接続され、Ｑ１２及びＱ９のベースは相互に接続され、Ｑ１１及びＱ１０のベースは相互に接続され、バイアス電圧を受ける。Ｑ１２のエミッタはＱ１のベース及び第１の電流源ＣＳ１（Ｉｏ（１＋ｚ））に接続され、Ｑ１のコレクタはＱ９のエミッタとＱ３のベースとＱ４のコレクタとＱ５のベースとＱ８のベースとに接続され、Ｑ１のエミッタはＱ３、Ｑ４及びＱ２のエミッタと第２の電流源ＣＳ２（Ｉbias）に接続される。Ｑ１１のエミッタはＱ２のベース及び第３の電流源ＣＳ３（Ｉｏ（１−ｚ））に接続され、Ｑ２のコレクタはＱ１０のエミッタとＱ４のベースとＱ３のコレクタとＱ６のベースとＱ７のベースとに接続される。Ｑ５及びＱ６のエミッタは相互に接続され、第４の電流源ＣＳ４（Ｉｏ（１−ｚ））に接続され、Ｑ７及びＱ８のエミッタは、電流−｜ｚ｜＝ｚ・ｓｉｇｎ（ｚ）を伝達する第１の共通ポイントに接続され、Ｑ６及びＱ８のコレクタは、電流＋｜ｚ｜＝ｚ・ｓｉｇｎ（ｚ）を伝達する第２の共通点に接続される。
【００３６】
あるいは、絶対値回路１２の代わりに、第１の二乗＋（ｘ−ｙ）２、及び、第２の二乗−（ｘ−ｙ）２を生成する二乗回路を組み込んでもよい。これは、例えば、６個のトランジスタＱ５−Ｑ１０及び４個の電流源ＣＳ１、ＣＳ３、ＣＳ４、ＣＳ５を用いて、ｚ２＝ｚ・ｚによって実現される。Ｑ９、Ｑ１０のコレクタは正の電圧源に接続され、Ｑ９及びＱ１０のベースはバイアス電圧を受ける。Ｑ９のエミッタはＱ５及びＱ８のベースと第１の電流源ＣＳ１（Ｉｏ（１＋ｚ））とに接続される。Ｑ１０のエミッタはＱ６及びＱ７のベースと第３の電流源ＣＳ３（Ｉｏ（１−ｚ））とに接続される。Ｑ５及びＱ６のエミッタは相互に接続され、第４の電流源ＣＳ４（Ｉｏ（１−ｚ））に接続され、Ｑ７及びＱ８のエミッタは相互に接続され、第５の電流源ＣＳ５（Ｉｏ（１＋ｚ））に接続される。Ｑ５及びＱ７のコレクタは、電流−ｚ２を伝達する第１の共通点に接続され、Ｑ６及びＱ８のコレクタは、電流＋ｚ２を伝達する第２の共通点に接続される。
【００３７】
多数の代替案が本発明の範囲を逸脱することなく実現可能である。減算回路１１、絶対値回路１２又は二乗回路１２、及び、マルチプレクサ１３は多種多様な方式で設計することが可能である。例えば、上記回路１２は、他のトランジスタ及び／又は他の極性を使用して設計することが可能であり、「双線」構造を使用する代わりに、「単線＋アース／接地」構造を使用してもよい。ラッチ２１及び２２は、他のフリップフロップの形式でもよく、及び／又は、その他の回路でもよい。
【００３８】
本発明に係る位相検出器は、例えば、変調された位相が電圧に変換されるＰＬＬベースの復調器に使用され、及び、実現可能な周波数検出能力を備えた位相検出器を必要とするゼロＩＦ（中間周波数）受信機に使用されるような、１ＧＨｚ乃至１０ＧＨｚで動作する位相ロックループ、即ち、ＰＬＬにおいて有利に使用される。
【図面の簡単な説明】
【００３９】
【図１】絶対値回路及び選択器と共に差設定器を備えた本発明に係る位相検出器のブロック図である。
【図２ａ】絶対値計算に基づく本発明に係る位相検出器のタイミングチャートであって、補償されたＲＥＦ信号即ちｙ信号よりも進んでいる補償されたＣＬＫ信号即ちｘ信号が表されている。
【図２ｂ】絶対値計算に基づく本発明に係る位相検出器のタイミングチャートであって、補償されたＲＥＦ信号即ちｙ信号よりも遅れている補償されたＣＬＫ信号即ちｘ信号が表されている。
【図１】
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【国際調査報告】
2005535218.tif 000005
2005535218.tif 000006