(57)【要約】欠陥のあるメモリー記憶セルの全くない半導体メモリー装置を製造することは、難しい。１つの解決法は、装置が必要とするよりも多くの記憶セルを生産し、欠陥のある記憶セルを冗長な記憶セルで置換することである。この解決法では、欠陥のある記憶セルのアドレスを、置換記憶セルと共に、メモリーに保存する必要がある。本発明では、アドレスを格納するために、不揮発性メモリーセル、特に磁気抵抗ランダムアクセスメモリー（ＭＲＡＭ）セルを使用する。不揮発性メモリーセルは、現在使用されているレーザーヒューズに効果的に取って代わることができ、さらに、装置の製造の間にレーザーヒューズ焼き切りステップを省けるという利点がある。
2005518628.tif 000002
【特許請求の範囲】
【請求項１】
論理データ値を記憶セルに格納するための第１メモリーと、
メモリー装置に供給されたアドレスビットをデコードし、記憶セルを選択するための回路構成を含み、第１メモリーと接続されているアドレスデコーダーと、
欠陥のあるメモリー記憶セルのアドレスのリストと各欠陥のあるメモリー記憶セルに対する冗長メモリー記憶セルとを格納するための、不揮発性の抵抗メモリーセルを含む第２のメモリーを備え、アドレスデコーダーと接続されている冗長制御器と、
冗長メモリーにある冗長メモリー記憶セルを選択するために、置換メモリー記憶セルのアドレスビットをデコードする回路構成を含み、冗長制御器と接続されている冗長アドレスデコーダーと、
冗長メモリー記憶セルを含み、冗長アドレスデコーダーと接続されている冗長メモリーとを備える半導体メモリー装置。
【請求項２】
上記冗長制御器が、アドレスビットと欠陥のあるメモリー記憶セルのアドレスのリストとを比較するために比較測定器をさらに備える、請求項１に記載の半導体メモリー装置。
【請求項３】
上記アドレスビットとリストにある欠陥のある記憶セルのアドレスとが一致すると、冗長制御器が、アドレスデコーダーを停止し、冗長アドレスデコーダーを機能させる、請求項１に記載の半導体メモリー装置。
【請求項４】
上記一致が存在するとき、冗長メモリー記憶セルを欠陥のある記憶セルの代わりに使用する、請求項３に記載の半導体メモリー装置。
【請求項５】
上記冗長メモリー記憶セルが、単一の個々の記憶セルを含む、請求項１に記載の半導体メモリー装置。
【請求項６】
上記冗長メモリー記憶セルが、複数個の記憶セルを含み、記憶セルの複数を、欠陥のあるメモリーセルのデータを格納するために使用する、請求項１に記載の半導体メモリー装置。
【請求項７】
上記リストが、欠陥のある記憶セルと各欠陥のあるセグメントに対する置換記憶セルのセグメント全体とを含む記憶セルのセグメント全体のアドレスを格納する、請求項１に記載の半導体メモリー装置。
【請求項８】
上記冗長メモリーおよび第１メモリーが、同じ種類のメモリーセルで形成されている、請求項１に記載の半導体メモリー装置。
【請求項９】
上記冗長メモリーおよび第１メモリーが、異なる種類のメモリーセルで形成されている、請求項１に記載の半導体メモリー装置。
【請求項１０】
上記抵抗メモリーセルが、磁気抵抗ランダムアクセスメモリー（ＭＲＡＭ）セルである、請求項１に記載の半導体メモリー装置。
【請求項１１】
上記ＭＲＡＭセルに格納された情報を検出するために、ラッチ型のセンスアンプを使用する、請求項１０に記載の半導体メモリー装置。
【請求項１２】
上記ＭＲＡＭセルに格納された情報を検出するために印加される電圧が、単一ＭＲＡＭセルの破壊電圧のほぼ２倍に等しい、請求項１０に記載の半導体メモリー装置。
【請求項１３】
上記ＭＲＡＭセルが、クロスポイントアレイ構造で配置されている、請求項１０に記載の半導体メモリー装置。
【請求項１４】
上記ＭＲＡＭセルが、ＭＲＡＭ  ＦＥＴ構造で配置されている、請求項１０に記載の半導体メモリー装置。
【請求項１５】
格納された情報をＭＲＡＭセルに書き込むために使用する電圧が、ＭＲＡＭセルのトンネル酸化物層を絶縁破壊するのに十分である、請求項１０に記載の半導体メモリー装置。
【請求項１６】
上記ＭＲＡＭセルが、ブリッジ構成で実施されている、請求項１０に記載の半導体メモリー装置。
【請求項１８】
上記ブリッジ構成が、４個のＭＲＡＭセルを含む、請求項１７に記載の半導体メモリー装置。
【請求項１９】
上記ブリッジ構成が、２個のＭＲＡＭセルを含む、請求項１８に記載の半導体メモリー装置。
【請求項２０】
上記ブリッジ構成が、１つのＭＲＡＭセルを含む、請求項１８に記載の半導体メモリー装置。
【請求項２１】
上記リストに格納されている各アドレスが、誤り訂正符号を用いて符号化されている、請求項１に記載の半導体メモリー装置。
【請求項２２】
上記誤り訂正符号が、ハミングコードである、請求項２１に記載の半導体メモリー装置。
【請求項２３】
上記不揮発性メモリーセルを、半導体メモリー装置の通常操作の間にプログラムできる、請求項１に記載の半導体メモリー装置。
【請求項２４】
請求項１に記載の半導体メモリー装置を含む回路。
【請求項２５】
請求項１に記載の半導体メモリー装置を含む電子装置。
【請求項２６】
メモリー記憶セルを、欠陥について試験するステップと、
欠陥のあるメモリー記憶セルを特定するステップと、
欠陥のあるメモリー記憶セルを、不揮発性メモリーに保存するステップと、
冗長メモリー記憶セルを、欠陥のあるメモリー記憶セルに割り当てるステップとを含む、半導体メモリー装置に欠陥の許容範囲を提供する方法。
【請求項２７】
上記試験ステップが、装置にあるメモリー記憶セルの走査試験を実施するステップを含む、請求項２６に記載の方法。
【請求項２８】
上記決定ステップが、試験ステップで不合格になったメモリー記憶セルをマーキングするステップを含む、請求項２６に記載の方法。
【請求項２９】
欠陥のあるメモリー記憶セルのメモリアドレスと欠陥のあるメモリー記憶セルのリストの内容とを比較するステップと、
リストにないメモリアドレスをリストに保存するステップとを含む、請求項２６に記載の方法。
【請求項３０】
不揮発性メモリーにあるリストが、欠陥のあるおよび置換メモリー記憶セルのアドレスを含み、上記関連付けステップが、
リストにない欠陥のあるメモリー記憶セルに対する冗長メモリー記憶セルを見出すステップと、
リストにない欠陥のあるメモリー記憶セルのアドレスを有する冗長メモリー記憶セルのアドレスを保存するステップとを含む、請求項２６に記載の方法。
【請求項３１】
関連付けステップが、リストにない全ての欠陥のあるメモリー記憶セルに対する置換メモリー記憶セルが不十分であるならば、半導体メモリー装置が不完全であるとマーキングするステップをさらに含む、請求項３０に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、概して、集積回路に関するものである。また、本発明は、特に、メモリー記憶装置のヒューズ素子を置換するために不揮発性メモリーセルを使用することに関するものである。
（発明の背景）
集積回路が、より複雑になり、より密集して実装されるにつれて、大抵は集積回路の素子の数が増えたことだけに起因して、集積装置に生じる故障または欠陥の確率が高くなる。これは、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）、スタティックランダムアクセスメモリー（ＳＲＡＭ）、磁気抵抗ランダムアクセスメモリー（ＭＲＡＭ）等のようなメモリー記憶装置に特有な問題である。なぜなら、メモリー記憶装置は、非常に高密度に作り込まれる傾向があるからである。故障の確率が上がるのに対処するために一般的に使用される技術は、集積回路に冗長素子を備えることである。例えば、メモリー記憶装置は、欠陥のあるセグメントおよび配列の代わりに使用できる記憶セルの追加のセグメントおよび配列を含んでいてもよい。
【０００２】
冗長なメモリセグメントおよび配列を利用する１つの方法は、欠陥のあるメモリー記憶セルのメモリアドレスを格納するためにレーザーヒューズを使用することである。欠陥のあるメモリー記憶セルがアクセスされると、回路は、アクセスを、欠陥のない冗長な記憶セルへ向け直す。しかしながら、レーザーヒューズの使用には、メモリー記憶装置にあるメモリー記憶セルを走査し、欠陥のある記憶セルにマーキングを行い、それらの位置をレーザーヒューズに書き込む（溶断する）といった追加の製造のステップが必要である。追加の製造のステップは、記憶装置に、時間および金との双方に関する負担を増やすことになる。
【０００３】
その上、レーザーヒューズは、製造工程の間でパッケージングの前に書き込まれるので、集積回路をパッケージングした後はレーザーヒューズを更新できない。したがって、さらなるメモリー記憶セルが、使用中に欠陥のある状態になると、これらのアドレスには書き込めず（レーザーヒューズには格納できず）、冗長な記憶セルでそれらを置換することができず、メモリー記憶装置は使用できなくなる。
【０００４】
したがって、欠陥のあるメモリー記憶セルに関する情報を格納するために使用でき、記憶装置が使用に供された後に、欠陥のあるメモリーに関する情報を更新する性能をも提供する方法および装置が必要となる。
（発明の概要）
１つの特徴によると、本発明は：
論理データ値を記憶セルに格納するための第１メモリーと、
メモリー装置に供給されたアドレスビットをデコードし、記憶セルを選択するための回路構成を含み、第１メモリーと接続されているアドレスデコーダーと、
欠陥のあるメモリー記憶セルのアドレスのリストと各欠陥のあるメモリー記憶セルに対する冗長メモリー記憶セルとを格納するための、不揮発性メモリーセルを含む第２メモリーを備え、アドレスデコーダーと接続されている冗長制御器と、
冗長メモリーにある冗長メモリー記憶セルを選択するために、置換メモリー記憶セルのアドレスビットをデコードする回路構成を含み、冗長制御器と接続されている冗長アドレスデコーダーと、
冗長メモリー記憶セルを含み、冗長アドレスデコーダーと接続されている冗長メモリーとを備える半導体メモリー装置を提供する。
【０００５】
別の特徴では、本発明は：
メモリー記憶セルを、欠陥について試験するステップと、
欠陥のあるメモリー記憶セルを特定するステップと、
欠陥のあるメモリー記憶セルを、不揮発性メモリーに保存するステップと、
冗長メモリー記憶セルを、欠陥のあるメモリー記憶セルに割り当てるステップとを含む、半導体メモリー装置に欠陥の許容範囲を提供する方法を提供する。
【０００６】
本発明は、多くの利点を提供する。例えば、本発明の好ましい実施形態を使用することにより、メモリー記憶装置をパッケージした後、および、それが既に使用されているときに、不揮発性メモリーに格納された情報を更新できる。これにより、さらに、新たな欠陥のあるメモリーセルアドレスを、欠陥のあるメモリーセルアドレスのリストへ追加でき、メモリー記憶装置を継続的に使用できる。そうでなかったら、このメモリー記憶装置は、廃棄されることになっていたであろう。欠陥のあるメモリーセルアドレスのリストを更新するこの性能により、新しい欠陥のあるメモリーセルを定期的に検査でき、新しい欠陥のあるメモリーセルがあれば、欠陥のあるメモリーセルのリストへ追加できる。
【０００７】
さらに、本発明の好ましい実施形態を使用することで、情報を格納するためにレーザーヒューズを使用する場合よりも情報密度を上げることができる。なぜなら、不揮発性メモリーセルは、レーザーヒューズよりもサイズが小さいからである。より高い情報密度は、同じ量のアドレス情報を保存するために必要なパネル上での装置面積をより小さくできる。
【０００８】
さらに、本発明の好ましい実施形態を使用することで、製造原価が節約される。なぜなら、製造工程の間にレーザーヒューズを焼き切るための追加ステップが必要ないからである。実際、本発明の好ましい実施形態を使用することで、メモリー記憶装置を完成してパッケージし、その後に、記憶装置を試験できる。
【０００９】
同じく、本発明の好ましい実施形態の使用は、クロスポイントアレイ構造とＭＲＡＭ  ＦＥＴ構造とのいずれかを選択できる。また、使用者は、そのとき既存の装置構造のいずれを使用していてもよく、いずれか１つの特定の装置構造に変更する必要はない。
【００１０】
本発明の前述の特徴は、添付の図に関する下記の説明によりさらによく理解される。
【００１１】
図１は、冗長メモリー空間のメモリー記憶セルによる欠陥のあるメモリー記憶セルの置換を支持するために、冗長メモリー空間と機能的論理回路とを備える従来技術の半導体メモリー回路のブロック図である。図２ａは、ブリッジ構成に配置されており、バイナリ値を格納するために使用される４つのＭＲＡＭ記憶セルが、本発明の好ましい実施形態に基づき、クロスポイントアレイ構造で配置されていることを示すブロック図である。図２ｂは、ブリッジ構成で配置されており、バイナリ値を格納するために使用される４つのＭＲＡＭ記憶セルが、本発明の好ましい実施形態に基づき、ＭＲＡＭ  ＦＥＴ構造で配置されていることを示すブロック図である。図３は、図２の４つのＭＲＡＭ記憶セルを、本発明の好ましい実施形態に基づき２つの分圧器として表示するブロック図である。図４ａおよびｂは、ブリッジ形式で配置されており、バイナリ値を格納するために使用される２つおよび１つのＭＲＡＭ記憶セルが、本発明の好ましい実施形態に基づき、クロスポイントアレイ構造で配置されているブロック図である。図４ｃおよびｄは、ブリッジ形式で配置されており、バイナリ値を格納するために使用される２つおよび１つのＭＲＡＭ記憶セルが、本発明の好ましい実施形態に基づき、ＭＲＡＭ  ＦＥＴ構造で配置されているブロック図である。図５は、本発明の好ましい実施形態に基づき、不揮発性メモリーに格納されたデータビットのグループを保護するときに使用する誤り符号化符号配列を示す図である。図６は、本発明の好ましい実施形態に基づき、欠陥のあるメモリーセルを特定し、それらのアドレスを不揮発性メモリーに加えるためのアルゴリズムを示す図である。
（解説する実施形態の詳細な説明）
様々な実施形態の構成および使用について、以下に詳しく説明する。しかしながら、本発明は、様々な具体的な状況において具体化できる、複数の応用可能な発明的概念を提供することが分かる。説明した特定の実施形態は、本発明を構成し使用するための具体的な方法の単なる例であり、本発明の範囲を制限しない。
【００１２】
電圧または磁気を介して、情報がいかに論理的にメモリー記憶装置に格納されようと、メモリー記憶装置は、非常に密集して実装される傾向がある。密集した実装により、絶えず小型化される記憶装置に、絶えず増加する量の情報を格納できるようになる。
【００１３】
単一の記憶装置にある記憶セルの数が増えるにつれて、記憶装置にある記憶セルの１つまたはそれ以上に欠陥のある確率も高くなる。単一の記憶装置にある記憶セルの数が増えると、欠陥のある記憶セルのない記憶装置を見出す確率は、漸近的にゼロに近づく。その結果、メモリー記憶装置の生産高を増す方法、および、装置が開発された。１つの方法は、必要とされるよりも多くのメモリー記憶セルを備え、欠陥のある記憶セルを、追加の記憶セルで置換することである。単一の欠陥のある記憶セルを、別の記憶セルで置換することについて言えば、欠陥のある記憶セルを含む記憶セルのセグメントまたは配列全体を、他の記憶セルのセグメントまたはアレイで置換することが一般的である。
【００１４】
上記の方法を用いて、欠陥があると思われるメモリー記憶セルのアドレスを保存し、それらの代わりに、メモリー記憶セルの追加のセットから欠陥のないメモリー記憶セル（一般に、冗長メモリーと呼ばれる）を使用する。欠陥のあるメモリー記憶セルがアクセスされる（読み出される、または、書き込まれる）ときはいつでも、欠陥のあるメモリー記憶セルのアドレスに注目し、読み出しまたは書き込みアクセスを、置換メモリー記憶セルへ向け直す。
【００１５】
欠陥のあるメモリー記憶セルのアドレスは、概して、ヒューズのバンクに保持されている。このヒューズのバンクは、レーザーまたは電流によって溶断される。この電流は、通常動作時に一般的に使用される電流よりも大きい。欠陥のある記憶セルのアドレスは、通常、メモリー記憶装置を製造した後で、記憶装置に機能性試験を行うときに特定される。この試験は、概して、記憶装置を最終的にパッケージングする前に行われる。各個々のメモリー記憶セルの機能性を試験し、欠陥のあるメモリー記憶セルのアドレスを、ヒューズのバンクに書き込む。欠陥のある記憶セルのアドレスとともに、各欠陥のあるアドレス記憶セルに対する置換記憶セルのアドレスが書き込まれる。ヒューズが、レーザー型であるならば、ヒューズを焼き切るためにレーザーを使用する。それらのヒューズが、電流によって溶断されるものであるならば、適切な値の電流を使用する。試験が完了し、メモリー記憶装置がパッケージされたら、一般的に、ヒューズバンクをさらに更新することは不可能である。
【００１６】
図１を参照すると、図表は、従来技術の半導体メモリー回路１００を示している。この半導体メモリー回路１００は、冗長メモリー空間と、機能的論理回路とを備えている。この機能的論理回路は、欠陥のあるメモリー記憶セルを冗長メモリ空間の冗長メモリー記憶セルで置換することを可能にするために必要なものである。半導体メモリー回路１００は、アドレスバッファ１１５、行デコーダー１２０、列デコーダー１２５、メモリーアレイ１３０、出力バッファ１３５、冗長性制御器１４０、冗長な行デコーダー１４５、および、冗長メモリー１５０を備えている。
【００１７】
ｎ‐ビットメモリアドレスは、アドレスバス１１０を介して、アドレスバッファ１１５へ適用される。ｎ‐ビットアドレスの一部は、行デコーダー１２０へ適用され、残りは、列デコーダー１２５へ適用される。行デコーダー１２０および列デコーダー１２５は、アドレスビットをデコードし、メモリーアレイ１３０にある行および列アドレスを指定する。指定されたアドレスに格納されているデータ値が、メモリーアレイ１３０から読み出され、出力バッファ１３５へ送られる。データ値を指定されたメモリアドレスに書き込むにも、同様の操作を行なう。
【００１８】
冗長性制御器１４０は、メモリーアレイ１３０にある欠陥のあるメモリー記憶セルのアドレスを格納するためのメモリー回路（図示せず）と、入力されたアドレスとメモリー回路に格納されている欠陥のあるメモリー記憶セルのアドレスとを比較するための比較回路（図示せず）と、メモリー回路にあるヒューズの状態を検出するための検出回路（図示せず）とを備えている。比較回路に、アドレスバッファ１１５を介して、アドレスビットを供給する。アドレスバッファ１１５からのアドレスが、メモリー回路に格納された欠陥のあるメモリー記憶セルのアドレスに適合するとき、比較回路は、行デコーダ１２０を停止し、冗長な行デコーダ１４５を起動するための停止信号を生成する。その結果、アドレスが欠陥のあるメモリー記憶セルを示すときは、メモリーアレイ１３０にある欠陥のあるメモリー記憶セルの代わりに、冗長メモリー１５０のメモリー記憶セルがアクセスされる。
【００１９】
冗長性制御器１４０のメモリー回路を、メモリーアレイ１３０にある欠陥のあるメモリー記憶セルのアドレスを格納するために使用する。メモリー回路は、アドレス情報を保持するためにヒューズを使用する。メモリー記憶装置に対する製造工程の試験段階の間に、欠陥のあるメモリー記憶セルを検出し、それらのアドレスを、メモリー回路に格納しておく。以前に説明したように、メモリー回路のヒューズは、溶断に高エネルギーレーザを必要とするレーザーヒューズでもよいし、高い電流を使用して溶断する電気ヒューズでもよい。
【００２０】
欠陥のあるメモリー記憶セルのメモリアドレスを格納するためにヒューズを使用することの欠点は、通常はヒューズを更新できないことである。さらなるメモリー記憶セルが、正常な使用の間に、欠陥のある状態になると、欠陥のあるメモリー記憶セルのリストを、更新することができない。なぜなら、ヒューズを溶断するために必要な、記憶装置と連結されている大電流源やレーザーなどの特別な装置が必要だからである。このような装置は、通常、溶断しようとするヒューズに直接アクセスする必要がある。集積回路が一旦パッケージされたら、ヒューズへ直接アクセスできない。
【００２１】
欠陥のあるメモリー記憶セルのメモリアドレスを格納するためのヒューズの代わりに、不揮発性メモリーを使用することができる。不揮発性メモリーは、フラッシュプログラマブルメモリ、消去可能なプログラマブル読出し専用メモリー（ＥＰＲＯＭ）、電気的に消去可能なプログラマブル読み出し専用メモリー（ＥＥＰＲＯＭ）、抵抗メモリー、磁気抵抗ランダムアクセスメモリー（ＭＲＡＭ）等であるが、これに制限されない。ヒューズよりむしろ不揮発性メモリーは、既存のメモリー記憶装置において容易に使用できる。例えば、不揮発性メモリーのブロックを含むメモリー回路（例えば、冗長性制御器１４０のメモリー回路）を、ヒューズのブロックを含むメモリー回路の代わりに使用してもよい。以下の説明は、ＭＲＡＭメモリー装置に関するものである。しかし、ＭＲＡＭの代わりに他の種類の不揮発性メモリーを使用してもよい。したがって、本発明は、ＭＲＡＭメモリー装置に制限されると解釈されるべきでない。
【００２２】
ＭＲＡＭ半導体メモリー装置は、スピンエレクトロニクスを使用する。スピンエレクトロニクスは、伝統的な半導体技術と磁気とを組み合わせたものである。２値数「１」または「０」の存在を示すために電荷を使用するのではなくて、電子のスピンを使用する。このようなスピン電子装置の例としては、異なる金属層に相互に垂直に配置された導線を備えている磁気抵抗ランダムアクセスメモリー（ＭＲＡＭ）記憶装置が挙げられる。導線が交わる場所は、クロスポイントとして知られている。垂直な導線の間に磁性体の積層がある。磁性体の積層は、導線の間にはさまれて、クロスポイントに配置されている。
【００２３】
導線のうちの１つを流れる電流は、導線の周りに磁界を誘起する。誘起された磁界は、磁性体の積層における磁気双極子の配列（または方向）を、揃える（または、方向付ける）。右手の法則は、特定の方向に流れる電流によって誘起される磁界の方向を決定する１つの方法である。本発明の技術に熟達した者は、この右手の法則をよく知っている。
【００２４】
他の導線を流れる異なる電流は、別の磁界を誘起し、磁性体の積層において磁界の極性を再配列することができる。「０」または「１」と表されたバイナリ情報は、磁気双極子の異なる配列として、磁性体の積層に格納される。双方の導線を流れる電流は、特定の磁性体の積層を選択的にプログラムするために必要である。
【００２５】
磁性体の積層における磁気双極子の配列は、磁性体の積層の電気抵抗を変更する。例えば、バイナリ「０」が磁性体の積層に格納されるならば、磁性体の積層の抵抗は、バイナリ「１」が磁性体の積層に格納された場合の同じ磁性体の積層の抵抗とは異なる。それは、検出され、磁性体の積層の中に格納される論理値を決定する、磁性体の積層の抵抗である。
【００２６】
図２ａを参照する。この図は、本発明の好ましい実施形態に基づき、ヒューズに対する置換としての使用のための単一ビットの情報を格納するために使用される、クロスポイントアレイ構造に配置されているＭＲＡＭメモリー記憶セル２００の構成を示す。ＭＲＡＭメモリー記憶セル２００の構成は、クロスポイントアレイ構造で配置されている４つの個々のＭＲＡＭメモリー記憶セル２０２，２０４、２０６、および２０８を含む。クロスポイントアレイ構造は、ＭＲＡＭメモリー記憶セルを配置するために使用される複数の標準の構造のうちの１つであり、本発明の技術に熟達した者によく知られているものである。
【００２７】
各ＭＲＡＭメモリー記憶セルは２つの導線と接続されており、これら導線は記憶セルの各端部に１つずつ接続されている。例えば、ＭＲＡＭメモリー記憶セル２０２は、一方の端部において導線「ＬＡ」２１０と接続され、他方の端部において導線「ＬＣ」２１４と接続されている。４つのＭＲＡＭメモリー記憶セル２０２，２０４、２０６、および２０８は、４つの導線：「ＬＡ」２１０、「ＬＢ」２１２、「ＬＣ」２１４、および「ＬＤ」２１６と接続されている。これらの導線は、ＭＲＡＭメモリー記憶セルをプログラムするため、および、ＭＲＡＭメモリー記憶セルに格納された値を読み出すために使用する。ＭＲＡＭメモリー記憶セルには、書き込み電圧を印加することによって書き込んでもよい。書き込み電圧は、ＭＲＡＭメモリー記憶セルにあるトンネル酸化物層（図示せず）を絶縁破壊する。このことは、一般に、電圧のオーバードライブと言われる。
【００２８】
本発明の好ましい実施形態では、１状態を表すように以下の方法でＭＲＡＭメモリー記憶セルをプログラムする：ＭＲＡＭ記憶セル２０２を、バイナリ値「０」を保持するようにプログラムし、ＭＲＡＭ記憶セル２０４を、バイナリ値「１」を保持するようにプログラムし、ＭＲＡＭ記憶セル２０６を、バイナリ値「１」を保持するようにプログラムし、ＭＲＡＭ記憶セル２０８を、バイナリ値「０」を保持するようにプログラムする。代替状態を表すために、ＭＲＡＭメモリー記憶セルを、補数値でプログラムする：ＭＲＡＭ記憶セル２０２は、「１」を保持し、ＭＲＡＭ記憶セル２０４は、「０」を保持し、ＭＲＡＭ記憶セル２０６は、「０」を保持し、ＭＲＡＭ記憶セル２０８は、「１」を保持する。上述の個々のＭＲＡＭ記憶セルにプログラムした値は、好ましいセットの値である。しかしながら、他の組み合わせの値のも可能であり、等しく作動する。
【００２９】
クロスポイントアレイをなすＭＲＡＭメモリー記憶セル特有の構造は、読み出し電圧を導線「ＬＣ」２１４および「ＬＤ」２１６を介して印加するとき、２つの分圧器を作成する。この構造は、一般にブリッジ構成と言われる。ブリッジ構成は、構成によって生成される信号値がより高いので好ましい。ＭＲＡＭメモリー記憶セルに格納された値は、簡単なダイナミックランダムアクセスメモリー（ＤＲＡＭ）ラッチ型センスアンプを用いて検出できる。センスアンプは、メモリー記憶セルに格納される論理値を検出するために使用され、本発明の技術に熟達した者には周知である。本発明の好ましい実施形態によれば、ＭＲＡＭ記憶セルに格納された値を検出するために使用される印加電圧は、単一ＭＲＡＭセルの破壊電圧のほぼ２倍に等しい。
【００３０】
クロスポイントアレイ構造は、図２ａで説明したように、ＭＲＡＭメモリー装置のために汎用されている２つのアーキテクチャのうちの１つである。第２アーキテクチャは、一般にＭＲＡＭ  ＦＥＴ（電界効果トランジスタ）アーキテクチャと呼ばれる。ＭＲＡＭ  ＦＥＴアーキテクチャは、ＭＲＡＭ記憶セルと第２導線との間にＦＥＴが存在していること以外は、クロスポイントアレイ構造と類似している。なお、第２導線は、ＦＥＴを制御するために使用されるものである。ＦＥＴは、ｎ型ＦＥＴであることが好ましい。したがって、基礎的なＭＲＡＭ  ＦＥＴ単位は、第１導線を備えている。この第１導線は、ＭＲＡＭ記憶セルと接続されている。ＭＲＡＭ記憶セルは、ＦＥＴと接続されており、ＦＥＴは、第２導線と電圧供給とに接続されている。
【００３１】
図２ｂを参照する。この図は、ＭＲＡＭメモリー記憶セル２５０の構成が、本発明の好ましい実施形態に基づきヒューズの置換として単一ビットの情報を格納するために使用するＭＲＡＭ  ＦＥＴ構造で配置されていることを示す。ＭＲＡＭメモリー記憶セル２５０の構成は、ＭＲＡＭ  ＦＥＴ構造で配置された４個のＭＲＡＭメモリー記憶セル２５２、２５４，２５６、および２５８を含む。各ＭＲＡＭメモリー記憶セルは、メモリー記憶セルの一方の端部で単一導線と接続されており、メモリー記憶セルの他方の端部でＦＥＴと接続されている。例えば、ＭＲＡＭメモリー記憶セル２５２は、一方の端部で導線「ＬＣ」２６０と接続されており、他方の端部でＦＥＴ２６５と接続されている。また、ＦＥＴ２６５は、第２導線と接続されている。ＦＥＴ２６５は、「ＶＤＤ」、すなわち、上記構造の電圧源とも接続されている。ＦＥＴを除き、本発明のＭＲＡＭ  ＦＥＴ構造は、クロスポイントアレイ構造と類似している。
【００３２】
図３を参照する。この図は、本発明の好ましい実施形態に基づき読み出し電圧を導線「ＬＣ」２１４および「ＬＤ」２１６を介して印加するとき、ＭＲＡＭメモリー記憶セルの構造から作成された２つの分圧器を示す。ただし、読み出し電圧が印加されるとき、ＭＲＡＭメモリー記憶セルの実際の構造は変化せず、図３は、分圧器を見やすくかつ分析しやすくするためにＭＲＡＭメモリー記憶セルを論理的に構成しなおして示すものである。
【００３３】
本発明の好ましい実施形態によれば、静止電圧の約２倍（２＊Ｖｅｑ）の読み出し電圧が導線「ＬＣ」２１４に印加され、接地電圧が導線「ＬＤ」２１６に印加される。この電圧降下は、２つの分圧器を生成する。また、導線「ＬＡ」２１０および「ＬＢ」２１２を、ＭＲＡＭメモリー記憶セルに格納された値を読み出すために使用してもよい。
【００３４】
本発明の好ましい実施形態によれば、センスアンプを用いて電圧を検出できる。その電圧は、ＭＲＡＭメモリー記憶セルにおける抵抗ｋの変化に比例する。記述のとおり、ＭＲＡＭメモリー記憶セルの抵抗は、それらの磁気双極子の配列に応じて変化する。センスアンプの電圧は、以下のように表せる：Ｖｓｉｇ＝２＊Ｖｅｑ＊ｋ／（２＋ｋ）、ただし、Ｖｅｑは、静止電圧であり、ｋはＭＲＡＭメモリー記憶セルの抵抗の変化である。
【００３５】
単一ヒューズの状態を表すために４つのＭＲＡＭメモリー記憶セルを使用すれば、記憶セルの数として好ましい。なぜなら、４つの記憶セルを使用することで、４つ未満の記憶セルを使用する構造と比べると、構造が表わすデータを検出するときに使用される、より大きな読み出し電圧のマージン、すなわち、Ｖｓｉｇ強度が提供されるからである。４つを超える記憶セルを含む構造も同じく可能である。しかし、それらの使用は、サイズを大きくする割には読み出し電圧マージンをそれほど大きく増大させず、ヒューズの代わりに不揮発性メモリーを用いて得られたサイズ効率が下がる。しかしながら、ＭＲＡＭメモリー記憶セルの数が４つ以外である構造は可能である。
【００３６】
図４ａを参照する。この図は、本発明の好ましい実施形態に基づいてヒューズの代用として単一ビットの情報を格納するために使用される、クロスポイントアレイ構造で配置されたＭＲＡＭメモリー記憶セル４００の構成を示す。ＭＲＡＭメモリー記憶セル４００の構成は、２個のＭＲＡＭメモリー記憶セル４０２および４０４を備えている。ＭＲＡＭメモリー記憶セル４０２および４０４は、クロスポイントアレイ構造で配置されている。クロスポイントアレイ構造は、３本の導線「ＬＡ」４０６、ＬＣ「４０８」、および「ＬＤ」４１０を備えている。なお、この構成４００は、基本的に、図２で説明した構成２００の２分の１である。
【００３７】
本発明の好ましい実施形態によれば、１つの可能なヒューズ状態を表すために、ＭＲＡＭ記憶セル４０２を、値「０」を保持するようにプログラムする。一方、ＭＲＡＭ記憶セル４０４を、値「１」を保持するようにプログラムする。他の可能なヒューズ状態を表すために、ＭＲＡＭ記憶セル４０２は、「１」を保持し、一方、ＭＲＡＭ記憶セル４０４は、「０」を保持する。上述の個々のＭＲＡＭ記憶セルにプログラムされた値は、好ましいセットの値である。しかしながら、値の他の組み合わせも可能であり、等しく作動する。
【００３８】
読み出し電圧が導線「ＬＣ」４０８および「ＬＤ」４１０に印加されるとき、クロスポイントアレイをなすＭＲＡＭメモリー記憶セル特有の構造は、分圧器を生成する。ＭＲＡＭメモリー記憶セルに格納された値は、簡単なダイナミックランダムアクセスメモリー（ＤＲＡＭ）ラッチ型センスアンプを介して検出できる。あるいは、追加のＭＲＡＭセルを、上で説明したように、ＭＲＡＭセル４０２および４０４とともにブリッジ構成を作る比較セル（素子）として使用してもよい。比較セルは、実際にデータを格納するためには使用されず、ブリッジを構成するためだけに使用される。
【００３９】
図４ｂを参照する。この図は、本発明の好ましい実施形態に基づき、ヒューズの代用として単一ビットの情報を格納するために使用される、クロスポイントアレイ構造で配置されている単一ＭＲＡＭメモリー記憶セル４５０の構成を示す。単一ＭＲＡＭメモリー記憶セル４５０の構成は、２つの導線「ＬＡ」４５４および「ＬＣ」４５６を有する１個のＭＲＡＭメモリー記憶セル４５２を備えている。ただし、この構成４５０は、基本的に、図４ａで説明した構成４００の２分の１である。
【００４０】
本発明の好ましい実施形態によれば、１つの可能なヒューズ状態を表すために、ＭＲＡＭ記憶セル４５２を、値「０」を保持するようにプログラムする。他の可能なヒューズ状態を表すためには、ＭＲＡＭ記憶セル４５２は、「１」を保持する。上述の個々のＭＲＡＭ記憶セルにプログラムされた値は、好ましいセットの値である。しかしながら、ヒューズ状態を表すために使用される値を逆にすることもでき、本発明は、等しく作動する。ＭＲＡＭセル４５２に格納された値は、それらが正常なメモリーセルとして使用されるとき、ＭＲＡＭセルに格納された値を検出するための標準的な技術を用いて検出できる。あるいは、追加のＭＲＡＭセルを、上述のように、ＭＲＡＭセル４５２とともにブリッジ構成を作る比較セル（素子）として使用できる。比較セルは、実際にデータを格納するためには使用されず、ブリッジを構成するためだけに使用される。
【００４１】
図４ｃおよび４ｄを参照する。これらの図は、本発明の好ましい実施形態に基づきヒューズの代用として単一ビットの情報を格納するために使用される、ＭＲＡＭ  ＦＥＴ構造で配置された２つのＭＲＡＭメモリー記憶セル４７０および１つのＭＲＡＭメモリー記憶セル４９０の構成を示す。図４ｃおよび４ｄはそれぞれ図４ａおよび４ｂと類似しており、クロスポイントアレイ構造ではなくＭＲＡＭ  ＦＥＴ構造を使用した、本質的には同じ回路を示す。
【００４２】
ヒューズを置換するために使用される不揮発性メモリーセルは、メモリー記憶装置の残りのメモリーのように、それら自体がメモリー記憶セルである。したがって、不揮発性メモリーセルにも欠陥があるかもしれない。それゆえ、不揮発性メモリーセルの欠陥を検出できるように、不揮発性メモリーセルは、誤り検出符号、または、誤り訂正符号によって保護されていてもよい。誤り検出符号は、誤りの存在を検出できる。一方、誤り訂正符号は、（設定した範囲内で）誤りを検出し、修正できる。誤り訂正符号を使用すれば、欠陥のあるビットの数が訂正可能な誤りの数を越えない限り、不揮発性メモリーの欠陥のあるブロックを継続的に使用できる。誤り検出符号および誤り訂正符号は、本発明の技術に熟達した者には周知である。
【００４３】
図５を参照する。この図は、本発明の好ましい実施形態に基づき不揮発性メモリーに格納されたデータビットのグループを保護する際に使用される誤り訂正符号配列５００を示す。本発明の好ましい実施形態によれば、好ましい誤り訂正符号は、ハミングコードとして知られている。しかしながら、ハミングコードの代わりに使用してもよい多くの他の誤り訂正符号およびそれらのうちの任意のものを、本発明のあらゆる機能性を損なうことなく使用できる。
【００４４】
回路５００は、ハミングコード（１５，１１）の実施を示す。これは、１５個の符号化されたビットが、１１個のデータビットを保護するために使用されることを意味する。このことは、１１個のデータビットが、符号化されるとき、１５個の符号化ビットになることを意味する。４つの追加のビットは、１１個のデータビットを保護するために、必要な符号化情報を提供する。本発明の好ましい実施形態によれば、１５個の符号化されたビットの各々は、図２，４ａ，および４ｂに記載の構造と類似したＭＲＡＭメモリー記憶セルの構成に格納される。例えば、符号化されたビット番号１５は、構造５１０に格納され、残りの１４個の符号化されたビットは、残りの構造に格納される。
【００４５】
一連の排他的論理和（ＸＯＲ）ブロック（例えば、ＸＯＲブロック５１５）は、符号化されたビットを検査するために使用される復号演算を実行する。ＸＯＲブロックの特定な構造は、使用される特定のハミングコードに依存しており、図５に示す構造は、特にハミングコード（１５，１１）のためのものである。一連の結果ビットＳＯ  ５２０、Ｓ１  ５２５、Ｓ２  ５３０、およびＳ３  ５３５は、復号演算の結果を提供する。結果ビットの全てが０であるならば、符号化されたビットのうちのいずれにも欠陥はない。結果ビットの１つ以上が１であるならば、符号化されたビットの１つ以上に欠陥がある。実際の復号演算の実行、および、どの符号化ビットに欠陥があるのかの決定は、本発明の範囲を越えている。
【００４６】
欠陥のあるメモリーセルのアドレスは、不揮発性メモリーに格納されるので、欠陥のあるメモリーセルアドレスを試験し、製造時に損傷を受けたヒューズに焼き込むという追加のステップは不要である。
【００４７】
本発明の好ましい実施形態によれば、欠陥のあるメモリー記憶セルを突きとめ、マーキングを行うために、定期的な間隔でまたは各システムパワーアップのときに全てのメモリー記憶セルを試験できる。新しい欠陥のあるメモリー記憶セルが検出されると、メモリー記憶セルのアドレスを、不揮発性メモリーに格納できる。この技術を使用して得られる利点は、時間が経ってメモリー記憶セルに欠陥のある状態が生じても、メモリー記憶装置全体を置換する必要はなく、欠陥のあるメモリー記憶セルを、冗長メモリー記憶セルで置換できることである。
【００４８】
図６を参照する。フローチャートは、本発明の好ましい実施形態に基づき欠陥のあるメモリーセルを検出し、欠陥のあるメモリーセルのリストを更新するためのアルゴリズム６００を示す。本発明の好ましい実施形態によれば、アルゴリズム６００は、メモリー記憶装置を備える電子装置の演算素子上で実行される。電子装置は、指定された時間数の演算、または、特定数の電源サイクルの後に、アルゴリズム６００を定期的に実行するように設計してもよい。
【００４９】
電子装置は、メモリー記憶装置にある全てのメモリーセルを走査することから始める（ブロック６０５）。メモリーセルを試験する多くの可能な方法がある：各メモリーセルに特定の値を書き込み、値を読み返し、結果を比較する、ウォーキング１試験、ウォーキング０試験などがある。全てのメモリーセルを走査した後、欠陥のあるセルにマーキングを行い（ブロック６１０）、欠陥のあるセルを、記憶装置（ブロック６１５）に既存の欠陥のあるセルのリストと比較する（ブロック６１０）。
【００５０】
新たな欠陥のあるセルがあれば、新たな欠陥のあるセルのアドレスを、不揮発性メモリーに格納された欠陥のあるセルのリストに加える（ブロック６２０）。新たな欠陥のあるセルを、欠陥のあるセルのリストに加えた後、置換セルを見出す必要がある（ブロック６２５）。このプロセスの一部は、割り当てられない置換メモリーが存在するかどうかを決定するために、置換メモリーをチェックするステップを含む（ブロック６３０）。十分な置換メモリーが存在しており、それゆえ、置換メモリーを新しい欠陥のあるセルに割り当てられるならば、置換メモリーセルのアドレスは、欠陥のあるセルのリストに格納される（ブロック６３５）。もう他の置換メモリーセルが存在しておらず、それゆえ、欠陥のあるセルを置換できないならば、メモリー記憶装置に欠陥があると判断され（ブロック６４０）、その電子装置を使用するためには取り替える必要がある。
【００５１】
本発明を上記の実施形態に関連して説明してきたが、その記述は、意味を限定して解釈されるべきものではない。上述の実施形態の様々な修正および組み合わせが同様に本発明の他の実施形態として成立することは、上記説明を参照すれば当業者にとっては明白である。したがって、付加された請求項は、あらゆるそのような修正または実施形態を包含することを意図している。
【図面の簡単な説明】
【００５２】
【図１】冗長メモリー空間のメモリー記憶セルによる欠陥のあるメモリー記憶セルの置換を支持するために、冗長メモリー空間と機能的論理回路とを備える従来技術の半導体メモリー回路のブロック図である。
【図２】ａは、ブリッジ構成で配置されており、バイナリ値を格納するために使用される４つのＭＲＡＭ記憶セルが、本発明の好ましい実施形態に基づき、クロスポイントアレイ構造で配置されていることを示すブロック図である。ｂは、ブリッジ構成で配置されており、バイナリ値を格納するために使用される４つのＭＲＡＭ記憶セルが、本発明の好ましい実施形態に基づき、ＭＲＡＭ  ＦＥＴ構造で配置されていることを示すブロック図である。
【図３】図２の４つのＭＲＡＭ記憶セルを、本発明の好ましい実施形態に基づき２つの分圧器として表示すブロック図である。
【図４】ａおよびｂは、ブリッジ形式で配置されており、バイナリ値を格納するために使用される２つおよび１つのＭＲＡＭ記憶セルが、本発明の好ましい実施形態に基づき、クロスポイントアレイ構造で配置されていることを示すブロック図である。ｃおよびｄは、ブリッジ形式で配置されており、バイナリ値を格納するために使用される２つおよび１つのＭＲＡＭ記憶セルが、本発明の好ましい実施形態に基づき、ＭＲＡＭ  ＦＥＴ構造で配置されていることを示すブロック図である。
【図５】本発明の好ましい実施形態に基づき、不揮発性メモリーに格納されたデータビットのグループを保護するときに使用する誤り符号化符号配列を示す図である。
【図６】本発明の好ましい実施形態に基づき、欠陥のあるメモリーセルを特定し、それらのアドレスを不揮発性メモリーに加えるためのアルゴリズムを示す図である。
【図１】
2005518628.tif 000003
【図２ａ】
2005518628.tif 000004
【図２ｂ】
2005518628.tif 000005
【図３】
2005518628.tif 000006
【図４ａ】
2005518628.tif 000007
【図４ｂ】
2005518628.tif 000008
【図４ｃ】
2005518628.tif 000009
【図４ｄ】
2005518628.tif 000010
【図５】
2005518628.tif 000011
【図６】
2005518628.tif 000012
【手続補正書】
【提出日】平成16年1月15日(2004.1.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
論理データ値を記憶セルに格納するための第１メモリーと、
メモリー装置に供給されたアドレスビットをデコードし、記憶セルを選択するための回路構成を含み、第１メモリーと接続されているアドレスデコーダーと、
欠陥のあるメモリー記憶セルのアドレスのリストと各欠陥のあるメモリー記憶セルに対する冗長メモリー記憶セルとを格納するための、不揮発性の抵抗性メモリーセルを含む第２のメモリーを備え、アドレスデコーダーと接続されている冗長制御器と、
冗長メモリーにある冗長メモリー記憶セルを選択するために、置換メモリー記憶セルのアドレスビットをデコードする回路構成を含み、冗長制御器と接続されている冗長アドレスデコーダーと、
冗長メモリー記憶セルを含み、冗長アドレスデコーダーと接続されている冗長メモリーとを備え、
抵抗性メモリーセルが、ブリッジ構成で実施されている磁気抵抗ランダムアクセスメモリー（ＭＲＡＭ）セルである、半導体メモリー装置。
【請求項２】
上記ブリッジ構成が、４個のＭＲＡＭセルを含む、請求項１に記載の半導体メモリー装置。
【請求項３】
上記ブリッジ構成が、２個のＭＲＡＭセルを含む、請求項１に記載の半導体メモリー装置。
【請求項４】
上記ブリッジ構成が、１つのＭＲＡＭセルを含む、請求項１に記載の半導体メモリー装置。
【請求項５】
上記冗長制御器が、アドレスビットと欠陥のあるメモリー記憶セルのアドレスのリストとを比較するために比較測定器をさらに備える、請求項1に記載の半導体メモリー装置。
【請求項６】
上記アドレスビットとリストにある欠陥のある記憶セルのアドレスとが一致すると、冗長制御器が、アドレスデコーダーを停止し、冗長アドレスデコーダーを機能させる、請求項１に記載の半導体メモリー装置。
【請求項７】
上記一致が存在するとき、冗長メモリー記憶セルを欠陥のある記憶セルの代わりに使用する、請求項６に記載の半導体メモリー装置。
【請求項８】
上記冗長メモリー記憶セルが、単一の個々の記憶セルを含む、請求項１に記載の半導体メモリー装置。
【請求項９】
上記冗長メモリー記憶セルが、複数個の記憶セルを含み、記憶セルの複数を、欠陥のあるメモリーのデータを格納するために使用する、請求項１に記載の半導体メモリー装置。
【請求項１０】
上記リストが、欠陥のある記憶セルと各欠陥のあるセグメントに対する置換記憶セルのセグメント全体とを含む記憶セルのセグメント全体のアドレスを格納する、請求項1に記載の半導体メモリー装置。
【請求項１１】
上記冗長メモリーおよび第１メモリーが、同じ種類のメモリーセルで形成されている、請求項1に記載の半導体メモリー装置。
【請求項１２】
上記冗長メモリーおよび第１メモリーが、異なる種類のメモリーセルで形成されている、請求項１に記載の半導体メモリー装置。
【請求項１３】
上記ＭＲＡＭセルに格納された情報を検出するために、ラッチ型のセンスアンプを使用する、請求項１に記載の半導体メモリー装置。
【請求項１４】
上記ＭＲＡＭセルに格納された情報を検出するために印加される電圧が、単一ＭＲＡＭセルの破壊電圧のほぼ２倍に等しい、請求項１に記載の半導体メモリー装置。
【請求項１５】
格納された情報をＭＲＡＭセルに書き込むために使用する電圧が、ＭＲＡＭセルのトンネル酸化物層を絶縁破壊するのに十分である、請求項１に記載の半導体メモリー装置。
【請求項１６】
上記リストに格納されている各アドレスが、誤り訂正符号を用いて符号化されている、請求項１に記載の半導体メモリー装置。
【請求項１７】
上記誤り訂正符号が、ハミングコードである、請求項１６に記載の半導体メモリー装置。
【請求項１８】
上記不揮発性メモリーセルを、半導体メモリー装置の通常操作の間にプログラムできる、請求項１に記載の半導体メモリー装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、概して、集積回路に関するものである。また、本発明は、特に、メモリー記憶装置のヒューズ素子を置換するために不揮発性メモリーセルを使用することに関するものである。
（発明の背景）
集積回路が、より複雑になり、より密集して実装されるにつれて、大抵は集積回路の素子の数が増えたことだけに起因して、集積装置に生じる故障または欠陥の確率が高くなる。これは、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）、スタティックランダムアクセスメモリー（ＳＲＡＭ）、磁気抵抗ランダムアクセスメモリー（ＭＲＡＭ）等のようなメモリー記憶装置に特有な問題である。なぜなら、メモリー記憶装置は、非常に高密度に作り込まれる傾向があるからである。故障の確率が上がるのに対処するために一般的に使用される技術は、集積回路に冗長素子を備えることである。例えば、メモリー記憶装置は、欠陥のあるセグメントおよび配列の代わりに使用できる記憶セルの追加のセグメントおよび配列を含んでいてもよい。
【０００２】
冗長なメモリセグメントおよび配列を利用する１つの方法は、欠陥のあるメモリー記憶セルのメモリアドレスを格納するためにレーザーヒューズを使用することである。欠陥のあるメモリー記憶セルがアクセスされると、回路は、アクセスを、欠陥のない冗長な記憶セルへ向け直す。しかしながら、レーザーヒューズの使用には、メモリー記憶装置にあるメモリー記憶セルを走査し、欠陥のある記憶セルにマーキングを行い、それらの位置をレーザーヒューズに書き込む（溶断する）といった追加の製造のステップが必要である。追加の製造のステップは、記憶装置に、時間および金との双方に関する負担を増やすことになる。
【０００３】
その上、レーザーヒューズは、製造工程の間でパッケージングの前に書き込まれるので、集積回路をパッケージングした後はレーザーヒューズを更新できない。したがって、さらなるメモリー記憶セルが、使用中に欠陥のある状態になると、これらのアドレスには書き込めず（レーザーヒューズには格納できず）、冗長な記憶セルでそれらを置換することができず、メモリー記憶装置は使用できなくなる。
【０００４】
したがって、欠陥のあるメモリー記憶セルに関する情報を格納するために使用でき、記憶装置が使用に供された後に、欠陥のあるメモリーに関する情報を更新する性能をも提供する方法および装置が必要となる。
【０００５】
米国特許公報第５７５８０５６号Ａ（US-A 5 758 056）は、論理データ値を記憶セルに格納するための第１メモリーと、メモリー装置に供給されたアドレスビットをデコードし、記憶セルを選択するための回路構成を含み、第１メモリーと接続されているアドレスデコーダーと、欠陥のあるメモリー記憶セルのアドレスのリストと各欠陥のあるメモリー記憶セルに対する冗長メモリー記憶セルとを格納するための、不揮発性メモリーセルを含む第２メモリーを備え、アドレスデコーダーと接続されている冗長制御器と、冗長メモリーにある冗長メモリー記憶セルを選択するために、置換メモリー記憶セルのアドレスビットをデコードする回路構成を含み、冗長制御器と接続されている冗長アドレスデコーダーと、冗長メモリー記憶セルを含み、冗長アドレスデコーダーと接続されている冗長メモリーとを備える半導体メモリー装置を提供する。
【０００６】
米国特許公報第５６４４５２９号Ａ（US-A 5 644 529）に、上記の第２メモリーのよう
に形成できる不揮発性記憶セルを形成するため、複数の記憶セルを使用する集積回路が開示されている。
【０００７】
欧州公開特許Ａ１１３２９２４号(EP-A 1 132 924)に、ＭＲＡＭ配列のための自動試験システムを形成するために使用する試験回路の集合が開示されている。
【０００８】
米国特許公報第５１７９５３６号Ａ（US-A 5 179 536）に、米国特許公報第５７５８０５６号Ａ（US-A 5 759 056）に記載のメモリー装置のような２つのメモリーを有する半導体メモリー装置が開示されており、特殊コードが第２メモリーに格納されているアドレスを符号化するために使用される。
【０００９】
本発明は、米国特許公報Ａ５７５８０５６号（US-A 5 758 056）に記載されている半導体記憶装置のような、不揮発性の抵抗性メモリーセルがブリッジ構成に実施されているＭＲＡＭセルである半導体記憶装置を提供する。
【００１０】
本発明は、多くの利点を提供する。例えば、本発明の好ましい実施形態を使用することにより、メモリー記憶装置をパッケージした後、および、それが既に使用されているときに、不揮発性メモリーに格納された情報を更新できる。これにより、さらに、新たな欠陥のあるメモリーセルアドレスを、欠陥のあるメモリーセルアドレスのリストへ追加でき、メモリー記憶装置を継続的に使用できる。そうでなかったら、このメモリー記憶装置は、廃棄されることになっていたであろう。欠陥のあるメモリーセルアドレスのリストを更新するこの性能により、新しい欠陥のあるメモリーセルを定期的に検査でき、新しい欠陥のあるメモリーセルがあれば、欠陥のあるメモリーセルのリストへ追加できる。
【００１１】
本発明のブリッジ構成の使用は、クロスポイントアレイ構造とＭＲＡＭ  ＦＥＴ構造とのいずれかを選択できる。また、使用者は、そのとき既存の装置構造のいずれを使用していてもよく、いずれか１つの特定の装置構造に変更する必要はない。
【００１２】
本発明の前述の特徴は、添付の図に関する下記の説明によりさらによく理解される。
【００１３】
図１は、冗長メモリー空間のメモリー記憶セルによる欠陥のあるメモリー記憶セルの置換を支持するために、冗長メモリー空間と機能的論理回路とを備える従来技術の半導体メモリー回路のブロック図である。図２ａは、ブリッジ構成に配置されており、バイナリ値を格納するために使用される４つのＭＲＡＭ記憶セルが、本発明の好ましい実施形態に基づき、クロスポイントアレイ構造で配置されていることを示すブロック図である。図２ｂは、ブリッジ構成で配置されており、バイナリ値を格納するために使用される４つのＭＲＡＭ記憶セルが、本発明の好ましい実施形態に基づき、ＭＲＡＭ  ＦＥＴ構造で配置されていることを示すブロック図である。図３は、図２の４つのＭＲＡＭ記憶セルを、本発明の好ましい実施形態に基づき２つの分圧器として表示するブロック図である。図４ａおよびｂは、ブリッジ形式で配置されており、バイナリ値を格納するために使用される２つおよび１つのＭＲＡＭ記憶セルが、本発明の好ましい実施形態に基づき、クロスポイントアレイ構造で配置されているブロック図である。図４ｃおよびｄは、ブリッジ形式で配置されており、バイナリ値を格納するために使用される２つおよび１つのＭＲＡＭ記憶セルが、本発明の好ましい実施形態に基づき、ＭＲＡＭ  ＦＥＴ構造で配置されているブロック図である。図５は、本発明の好ましい実施形態に基づき、不揮発性メモリーに格納されたデータビットのグループを保護するときに使用する誤り符号化符号配列を示す図である。図６は、本発明の好ましい実施形態に基づき、欠陥のあるメモリーセルを特定し、それらのアドレスを不揮発性メモリーに加えるためのアルゴリズムを示す図である。
（解説する実施形態の詳細な説明）
様々な実施形態の構成および使用について、以下に詳しく説明する。しかしながら、本発明は、様々な具体的な状況において具体化できる、複数の応用可能な発明的概念を提供することが分かる。説明した特定の実施形態は、本発明を構成し使用するための具体的な方法の単なる例であり、本発明の範囲を制限しない。
【００１４】
電圧または磁気を介して、情報がいかに論理的にメモリー記憶装置に格納されようと、メモリー記憶装置は、非常に密集して実装される傾向がある。密集した実装により、絶えず小型化される記憶装置に、絶えず増加する量の情報を格納できるようになる。
【００１５】
単一の記憶装置にある記憶セルの数が増えるにつれて、記憶装置にある記憶セルの１つまたはそれ以上に欠陥のある確率も高くなる。単一の記憶装置にある記憶セルの数が増えると、欠陥のある記憶セルのない記憶装置を見出す確率は、漸近的にゼロに近づく。その結果、メモリー記憶装置の生産高を増す方法、および、装置が開発された。１つの方法は、必要とされるよりも多くのメモリー記憶セルを備え、欠陥のある記憶セルを、追加の記憶セルで置換することである。単一の欠陥のある記憶セルを、別の記憶セルで置換することについて言えば、欠陥のある記憶セルを含む記憶セルのセグメントまたは配列全体を、他の記憶セルのセグメントまたはアレイで置換することが一般的である。
【００１６】
上記の方法を用いて、欠陥があると思われるメモリー記憶セルのアドレスを保存し、それらの代わりに、メモリー記憶セルの追加のセットから欠陥のないメモリー記憶セル（一般に、冗長メモリーと呼ばれる）を使用する。欠陥のあるメモリー記憶セルがアクセスされる（読み出される、または、書き込まれる）ときはいつでも、欠陥のあるメモリー記憶セルのアドレスに注目し、読み出しまたは書き込みアクセスを、置換メモリー記憶セルへ向け直す。
【００１７】
欠陥のあるメモリー記憶セルのアドレスは、概して、ヒューズのバンクに保持されている。このヒューズのバンクは、レーザーまたは電流によって溶断される。この電流は、通常動作時に一般的に使用される電流よりも大きい。欠陥のある記憶セルのアドレスは、通常、メモリー記憶装置を製造した後で、記憶装置に機能性試験を行うときに特定される。この試験は、概して、記憶装置を最終的にパッケージングする前に行われる。各個々のメモリー記憶セルの機能性を試験し、欠陥のあるメモリー記憶セルのアドレスを、ヒューズのバンクに書き込む。欠陥のある記憶セルのアドレスとともに、各欠陥のあるアドレス記憶セルに対する置換記憶セルのアドレスが書き込まれる。ヒューズが、レーザー型であるならば、ヒューズを焼き切るためにレーザーを使用する。それらのヒューズが、電流によって溶断されるものであるならば、適切な値の電流を使用する。試験が完了し、メモリー記憶装置がパッケージされたら、一般的に、ヒューズバンクをさらに更新することは不可能である。
【００１８】
図１を参照すると、図表は、従来技術の半導体メモリー回路１００を示している。この半導体メモリー回路１００は、冗長メモリー空間と、機能的論理回路とを備えている。この機能的論理回路は、欠陥のあるメモリー記憶セルを冗長メモリ空間の冗長メモリー記憶セルで置換することを可能にするために必要なものである。半導体メモリー回路１００は、アドレスバッファ１１５、行デコーダー１２０、列デコーダー１２５、メモリーアレイ１３０、出力バッファ１３５、冗長性制御器１４０、冗長な行デコーダー１４５、および、冗長メモリー１５０を備えている。
【００１９】
ｎ‐ビットメモリアドレスは、アドレスバス１１０を介して、アドレスバッファ１１５へ適用される。ｎ‐ビットアドレスの一部は、行デコーダー１２０へ適用され、残りは、列デコーダー１２５へ適用される。行デコーダー１２０および列デコーダー１２５は、アドレスビットをデコードし、メモリーアレイ１３０にある行および列アドレスを指定する。指定されたアドレスに格納されているデータ値が、メモリーアレイ１３０から読み出され、出力バッファ１３５へ送られる。データ値を指定されたメモリアドレスに書き込むにも、同様の操作を行なう。
【００２０】
冗長性制御器１４０は、メモリーアレイ１３０にある欠陥のあるメモリー記憶セルのアドレスを格納するためのメモリー回路（図示せず）と、入力されたアドレスとメモリー回路に格納されている欠陥のあるメモリー記憶セルのアドレスとを比較するための比較回路（図示せず）と、メモリー回路にあるヒューズの状態を検出するための検出回路（図示せず）とを備えている。比較回路に、アドレスバッファ１１５を介して、アドレスビットを供給する。アドレスバッファ１１５からのアドレスが、メモリー回路に格納された欠陥のあるメモリー記憶セルのアドレスに適合するとき、比較回路は、行デコーダ１２０を停止し、冗長な行デコーダ１４５を起動するための停止信号を生成する。その結果、アドレスが欠陥のあるメモリー記憶セルを示すときは、メモリーアレイ１３０にある欠陥のあるメモリー記憶セルの代わりに、冗長メモリー１５０のメモリー記憶セルがアクセスされる。
【００２１】
冗長性制御器１４０のメモリー回路を、メモリーアレイ１３０にある欠陥のあるメモリー記憶セルのアドレスを格納するために使用する。メモリー回路は、アドレス情報を保持するためにヒューズを使用する。メモリー記憶装置に対する製造工程の試験段階の間に、欠陥のあるメモリー記憶セルを検出し、それらのアドレスを、メモリー回路に格納しておく。以前に説明したように、メモリー回路のヒューズは、溶断に高エネルギーレーザを必要とするレーザーヒューズでもよいし、高い電流を使用して溶断する電気ヒューズでもよい。
【００２２】
欠陥のあるメモリー記憶セルのメモリアドレスを格納するためにヒューズを使用することの欠点は、通常はヒューズを更新できないことである。さらなるメモリー記憶セルが、正常な使用の間に、欠陥のある状態になると、欠陥のあるメモリー記憶セルのリストを、更新することができない。なぜなら、ヒューズを溶断するために必要な、記憶装置と連結されている大電流源やレーザーなどの特別な装置が必要だからである。このような装置は、通常、溶断しようとするヒューズに直接アクセスする必要がある。集積回路が一旦パッケージされたら、ヒューズへ直接アクセスできない。
【００２３】
欠陥のあるメモリー記憶セルのメモリアドレスを格納するためのヒューズの代わりに、不揮発性メモリーを使用することができる。不揮発性メモリーは、フラッシュプログラマブルメモリ、消去可能なプログラマブル読出し専用メモリー（ＥＰＲＯＭ）、電気的に消去可能なプログラマブル読み出し専用メモリー（ＥＥＰＲＯＭ）、抵抗メモリー、磁気抵抗ランダムアクセスメモリー（ＭＲＡＭ）等であるが、これに制限されない。ヒューズよりむしろ不揮発性メモリーは、既存のメモリー記憶装置において容易に使用できる。例えば、不揮発性メモリーのブロックを含むメモリー回路（例えば、冗長性制御器１４０のメモリー回路）を、ヒューズのブロックを含むメモリー回路の代わりに使用してもよい。以下の説明は、ＭＲＡＭメモリー装置に関するものである。しかし、ＭＲＡＭの代わりに他の種類の不揮発性メモリーを使用してもよい。したがって、本発明は、ＭＲＡＭメモリー装置に制限されると解釈されるべきでない。
【００２４】
ＭＲＡＭ半導体メモリー装置は、スピンエレクトロニクスを使用する。スピンエレクトロニクスは、伝統的な半導体技術と磁気とを組み合わせたものである。２値数「１」または「０」の存在を示すために電荷を使用するのではなくて、電子のスピンを使用する。このようなスピン電子装置の例としては、異なる金属層に相互に垂直に配置された導線を備えている磁気抵抗ランダムアクセスメモリー（ＭＲＡＭ）記憶装置が挙げられる。導線が交わる場所は、クロスポイントとして知られている。垂直な導線の間に磁性体の積層がある。磁性体の積層は、導線の間にはさまれて、クロスポイントに配置されている。
【００２５】
導線のうちの１つを流れる電流は、導線の周りに磁界を誘起する。誘起された磁界は、磁性体の積層における磁気双極子の配列（または方向）を、揃える（または、方向付ける）。右手の法則は、特定の方向に流れる電流によって誘起される磁界の方向を決定する１つの方法である。本発明の技術に熟達した者は、この右手の法則をよく知っている。
【００２６】
他の導線を流れる異なる電流は、別の磁界を誘起し、磁性体の積層において磁界の極性を再配列することができる。「０」または「１」と表されたバイナリ情報は、磁気双極子の異なる配列として、磁性体の積層に格納される。双方の導線を流れる電流は、特定の磁性体の積層を選択的にプログラムするために必要である。
【００２７】
磁性体の積層における磁気双極子の配列は、磁性体の積層の電気抵抗を変更する。例えば、バイナリ「０」が磁性体の積層に格納されるならば、磁性体の積層の抵抗は、バイナリ「１」が磁性体の積層に格納された場合の同じ磁性体の積層の抵抗とは異なる。それは、検出され、磁性体の積層の中に格納される論理値を決定する、磁性体の積層の抵抗である。
【００２８】
図２ａを参照する。この図は、本発明の好ましい実施形態に基づき、ヒューズに対する置換としての使用のための単一ビットの情報を格納するために使用される、クロスポイントアレイ構造に配置されているＭＲＡＭメモリー記憶セル２００の構成を示す。ＭＲＡＭメモリー記憶セル２００の構成は、クロスポイントアレイ構造で配置されている４つの個々のＭＲＡＭメモリー記憶セル２０２，２０４、２０６、および２０８を含む。クロスポイントアレイ構造は、ＭＲＡＭメモリー記憶セルを配置するために使用される複数の標準の構造のうちの１つであり、本発明の技術に熟達した者によく知られているものである。
【００２９】
各ＭＲＡＭメモリー記憶セルは２つの導線と接続されており、これら導線は記憶セルの各端部に１つずつ接続されている。例えば、ＭＲＡＭメモリー記憶セル２０２は、一方の端部において導線「ＬＡ」２１０と接続され、他方の端部において導線「ＬＣ」２１４と接続されている。４つのＭＲＡＭメモリー記憶セル２０２，２０４、２０６、および２０８は、４つの導線：「ＬＡ」２１０、「ＬＢ」２１２、「ＬＣ」２１４、および「ＬＤ」２１６と接続されている。これらの導線は、ＭＲＡＭメモリー記憶セルをプログラムするため、および、ＭＲＡＭメモリー記憶セルに格納された値を読み出すために使用する。ＭＲＡＭメモリー記憶セルには、書き込み電圧を印加することによって書き込んでもよい。書き込み電圧は、ＭＲＡＭメモリー記憶セルにあるトンネル酸化物層（図示せず）を絶縁破壊する。このことは、一般に、電圧のオーバードライブと言われる。
【００３０】
本発明の好ましい実施形態では、１状態を表すように以下の方法でＭＲＡＭメモリー記憶セルをプログラムする：ＭＲＡＭ記憶セル２０２を、バイナリ値「０」を保持するようにプログラムし、ＭＲＡＭ記憶セル２０４を、バイナリ値「１」を保持するようにプログラムし、ＭＲＡＭ記憶セル２０６を、バイナリ値「１」を保持するようにプログラムし、ＭＲＡＭ記憶セル２０８を、バイナリ値「０」を保持するようにプログラムする。代替状態を表すために、ＭＲＡＭメモリー記憶セルを、補数値でプログラムする：ＭＲＡＭ記憶セル２０２は、「１」を保持し、ＭＲＡＭ記憶セル２０４は、「０」を保持し、ＭＲＡＭ記憶セル２０６は、「０」を保持し、ＭＲＡＭ記憶セル２０８は、「１」を保持する。上述の個々のＭＲＡＭ記憶セルにプログラムした値は、好ましいセットの値である。しかしながら、他の組み合わせの値のも可能であり、等しく作動する。
【００３１】
クロスポイントアレイをなすＭＲＡＭメモリー記憶セル特有の構造は、読み出し電圧を導線「ＬＣ」２１４および「ＬＤ」２１６を介して印加するとき、２つの分圧器を作成する。この構造は、一般にブリッジ構成と言われる。ブリッジ構成は、構成によって生成される信号値がより高いので好ましい。ＭＲＡＭメモリー記憶セルに格納された値は、簡単なダイナミックランダムアクセスメモリー（ＤＲＡＭ）ラッチ型センスアンプを用いて検出できる。センスアンプは、メモリー記憶セルに格納される論理値を検出するために使用され、本発明の技術に熟達した者には周知である。本発明の好ましい実施形態によれば、ＭＲＡＭ記憶セルに格納された値を検出するために使用される印加電圧は、単一ＭＲＡＭセルの破壊電圧のほぼ２倍に等しい。
【００３２】
クロスポイントアレイ構造は、図２ａで説明したように、ＭＲＡＭメモリー装置のために汎用されている２つのアーキテクチャのうちの１つである。第２アーキテクチャは、一般にＭＲＡＭ  ＦＥＴ（電界効果トランジスタ）アーキテクチャと呼ばれる。ＭＲＡＭ  ＦＥＴアーキテクチャは、ＭＲＡＭ記憶セルと第２導線との間にＦＥＴが存在していること以外は、クロスポイントアレイ構造と類似している。なお、第２導線は、ＦＥＴを制御するために使用されるものである。ＦＥＴは、ｎ型ＦＥＴであることが好ましい。したがって、基礎的なＭＲＡＭ  ＦＥＴ単位は、第１導線を備えている。この第１導線は、ＭＲＡＭ記憶セルと接続されている。ＭＲＡＭ記憶セルは、ＦＥＴと接続されており、ＦＥＴは、第２導線と電圧供給とに接続されている。
【００３３】
図２ｂを参照する。この図は、ＭＲＡＭメモリー記憶セル２５０の構成が、本発明の好ましい実施形態に基づきヒューズの置換として単一ビットの情報を格納するために使用するＭＲＡＭ  ＦＥＴ構造で配置されていることを示す。ＭＲＡＭメモリー記憶セル２５０の構成は、ＭＲＡＭ  ＦＥＴ構造で配置された４個のＭＲＡＭメモリー記憶セル２５２、２５４，２５６、および２５８を含む。各ＭＲＡＭメモリー記憶セルは、メモリー記憶セルの一方の端部で単一導線と接続されており、メモリー記憶セルの他方の端部でＦＥＴと接続されている。例えば、ＭＲＡＭメモリー記憶セル２５２は、一方の端部で導線「ＬＣ」２６０と接続されており、他方の端部でＦＥＴ２６５と接続されている。また、ＦＥＴ２６５は、第２導線と接続されている。ＦＥＴ２６５は、「ＶＤＤ」、すなわち、上記構造の電圧源とも接続されている。ＦＥＴを除き、本発明のＭＲＡＭ  ＦＥＴ構造は、クロスポイントアレイ構造と類似している。
【００３４】
図３を参照する。この図は、本発明の好ましい実施形態に基づき読み出し電圧を導線「ＬＣ」２１４および「ＬＤ」２１６を介して印加するとき、ＭＲＡＭメモリー記憶セルの構造から作成された２つの分圧器を示す。ただし、読み出し電圧が印加されるとき、ＭＲＡＭメモリー記憶セルの実際の構造は変化せず、図３は、分圧器を見やすくかつ分析しやすくするためにＭＲＡＭメモリー記憶セルを論理的に構成しなおして示すものである。
【００３５】
本発明の好ましい実施形態によれば、静止電圧の約２倍（２＊Ｖｅｑ）の読み出し電圧が導線「ＬＣ」２１４に印加され、接地電圧が導線「ＬＤ」２１６に印加される。この電圧降下は、２つの分圧器を生成する。また、導線「ＬＡ」２１０および「ＬＢ」２１２を、ＭＲＡＭメモリー記憶セルに格納された値を読み出すために使用してもよい。
【００３６】
本発明の好ましい実施形態によれば、センスアンプを用いて電圧を検出できる。その電圧は、ＭＲＡＭメモリー記憶セルにおける抵抗ｋの変化に比例する。記述のとおり、ＭＲＡＭメモリー記憶セルの抵抗は、それらの磁気双極子の配列に応じて変化する。センスアンプの電圧は、以下のように表せる：Ｖｓｉｇ＝２＊Ｖｅｑ＊ｋ／（２＋ｋ）、ただし、Ｖｅｑは、静止電圧であり、ｋはＭＲＡＭメモリー記憶セルの抵抗の変化である。
【００３７】
単一ヒューズの状態を表すために４つのＭＲＡＭメモリー記憶セルを使用すれば、記憶セルの数として好ましい。なぜなら、４つの記憶セルを使用することで、４つ未満の記憶セルを使用する構造と比べると、構造が表わすデータを検出するときに使用される、より大きな読み出し電圧のマージン、すなわち、Ｖｓｉｇ強度が提供されるからである。４つを超える記憶セルを含む構造も同じく可能である。しかし、それらの使用は、サイズを大きくする割には読み出し電圧マージンをそれほど大きく増大させず、ヒューズの代わりに不揮発性メモリーを用いて得られたサイズ効率が下がる。しかしながら、ＭＲＡＭメモリー記憶セルの数が４つ以外である構造は可能である。
【００３８】
図４ａを参照する。この図は、本発明の好ましい実施形態に基づいてヒューズの代用として単一ビットの情報を格納するために使用される、クロスポイントアレイ構造で配置されたＭＲＡＭメモリー記憶セル４００の構成を示す。ＭＲＡＭメモリー記憶セル４００の構成は、２個のＭＲＡＭメモリー記憶セル４０２および４０４を備えている。ＭＲＡＭメモリー記憶セル４０２および４０４は、クロスポイントアレイ構造で配置されている。クロスポイントアレイ構造は、３本の導線「ＬＡ」４０６、ＬＣ「４０８」、および「ＬＤ」４１０を備えている。なお、この構成４００は、基本的に、図２で説明した構成２００の２分の１である。
【００３９】
本発明の好ましい実施形態によれば、１つの可能なヒューズ状態を表すために、ＭＲＡＭ記憶セル４０２を、値「０」を保持するようにプログラムする。一方、ＭＲＡＭ記憶セル４０４を、値「１」を保持するようにプログラムする。他の可能なヒューズ状態を表すために、ＭＲＡＭ記憶セル４０２は、「１」を保持し、一方、ＭＲＡＭ記憶セル４０４は、「０」を保持する。上述の個々のＭＲＡＭ記憶セルにプログラムされた値は、好ましいセットの値である。しかしながら、値の他の組み合わせも可能であり、等しく作動する。
【００４０】
読み出し電圧が導線「ＬＣ」４０８および「ＬＤ」４１０に印加されるとき、クロスポイントアレイをなすＭＲＡＭメモリー記憶セル特有の構造は、分圧器を生成する。ＭＲＡＭメモリー記憶セルに格納された値は、簡単なダイナミックランダムアクセスメモリー（ＤＲＡＭ）ラッチ型センスアンプを介して検出できる。あるいは、追加のＭＲＡＭセルを、上で説明したように、ＭＲＡＭセル４０２および４０４とともにブリッジ構成を作る比較セル（素子）として使用してもよい。比較セルは、実際にデータを格納するためには使用されず、ブリッジを構成するためだけに使用される。
【００４１】
図４ｂを参照する。この図は、本発明の好ましい実施形態に基づき、ヒューズの代用として単一ビットの情報を格納するために使用される、クロスポイントアレイ構造で配置されている単一ＭＲＡＭメモリー記憶セル４５０の構成を示す。単一ＭＲＡＭメモリー記憶セル４５０の構成は、２つの導線「ＬＡ」４５４および「ＬＣ」４５６を有する１個のＭＲＡＭメモリー記憶セル４５２を備えている。ただし、この構成４５０は、基本的に、図４ａで説明した構成４００の２分の１である。
【００４２】
本発明の好ましい実施形態によれば、１つの可能なヒューズ状態を表すために、ＭＲＡＭ記憶セル４５２を、値「０」を保持するようにプログラムする。他の可能なヒューズ状態を表すためには、ＭＲＡＭ記憶セル４５２は、「１」を保持する。上述の個々のＭＲＡＭ記憶セルにプログラムされた値は、好ましいセットの値である。しかしながら、ヒューズ状態を表すために使用される値を逆にすることもでき、本発明は、等しく作動する。ＭＲＡＭセル４５２に格納された値は、それらが正常なメモリーセルとして使用されるとき、ＭＲＡＭセルに格納された値を検出するための標準的な技術を用いて検出できる。あるいは、追加のＭＲＡＭセルを、上述のように、ＭＲＡＭセル４５２とともにブリッジ構成を作る比較セル（素子）として使用できる。比較セルは、実際にデータを格納するためには使用されず、ブリッジを構成するためだけに使用される。
【００４３】
図４ｃおよび４ｄを参照する。これらの図は、本発明の好ましい実施形態に基づきヒューズの代用として単一ビットの情報を格納するために使用される、ＭＲＡＭ  ＦＥＴ構造で配置された２つのＭＲＡＭメモリー記憶セル４７０および１つのＭＲＡＭメモリー記憶セル４９０の構成を示す。図４ｃおよび４ｄはそれぞれ図４ａおよび４ｂと類似しており、クロスポイントアレイ構造ではなくＭＲＡＭ  ＦＥＴ構造を使用した、本質的には同じ回路を示す。
【００４４】
ヒューズを置換するために使用される不揮発性メモリーセルは、メモリー記憶装置の残りのメモリーのように、それら自体がメモリー記憶セルである。したがって、不揮発性メモリーセルにも欠陥があるかもしれない。それゆえ、不揮発性メモリーセルの欠陥を検出できるように、不揮発性メモリーセルは、誤り検出符号、または、誤り訂正符号によって保護されていてもよい。誤り検出符号は、誤りの存在を検出できる。一方、誤り訂正符号は、（設定した範囲内で）誤りを検出し、修正できる。誤り訂正符号を使用すれば、欠陥のあるビットの数が訂正可能な誤りの数を越えない限り、不揮発性メモリーの欠陥のあるブロックを継続的に使用できる。誤り検出符号および誤り訂正符号は、本発明の技術に熟達した者には周知である。
【００４５】
図５を参照する。この図は、本発明の好ましい実施形態に基づき不揮発性メモリーに格納されたデータビットのグループを保護する際に使用される誤り訂正符号配列５００を示す。本発明の好ましい実施形態によれば、好ましい誤り訂正符号は、ハミングコードとして知られている。しかしながら、ハミングコードの代わりに使用してもよい多くの他の誤り訂正符号およびそれらのうちの任意のものを、本発明のあらゆる機能性を損なうことなく使用できる。
【００４６】
回路５００は、ハミングコード（１５，１１）の実施を示す。これは、１５個の符号化されたビットが、１１個のデータビットを保護するために使用されることを意味する。このことは、１１個のデータビットが、符号化されるとき、１５個の符号化ビットになることを意味する。４つの追加のビットは、１１個のデータビットを保護するために、必要な符号化情報を提供する。本発明の好ましい実施形態によれば、１５個の符号化されたビットの各々は、図２，４ａ，および４ｂに記載の構造と類似したＭＲＡＭメモリー記憶セルの構成に格納される。例えば、符号化されたビット番号１５は、構造５１０に格納され、残りの１４個の符号化されたビットは、残りの構造に格納される。
【００４７】
一連の排他的論理和（ＸＯＲ）ブロック（例えば、ＸＯＲブロック５１５）は、符号化されたビットを検査するために使用される復号演算を実行する。ＸＯＲブロックの特定な構造は、使用される特定のハミングコードに依存しており、図５に示す構造は、特にハミングコード（１５，１１）のためのものである。一連の結果ビットＳＯ  ５２０、Ｓ１  ５２５、Ｓ２  ５３０、およびＳ３  ５３５は、復号演算の結果を提供する。結果ビットの全てが０であるならば、符号化されたビットのうちのいずれにも欠陥はない。結果ビットの１つ以上が１であるならば、符号化されたビットの１つ以上に欠陥がある。実際の復号演算の実行、および、どの符号化ビットに欠陥があるのかの決定は、本発明の範囲を越えている。
【００４８】
欠陥のあるメモリーセルのアドレスは、不揮発性メモリーに格納されるので、欠陥のあるメモリーセルアドレスを試験し、製造時に損傷を受けたヒューズに焼き込むという追加のステップは不要である。
【００４９】
本発明の好ましい実施形態によれば、欠陥のあるメモリー記憶セルを突きとめ、マーキングを行うために、定期的な間隔でまたは各システムパワーアップのときに全てのメモリー記憶セルを試験できる。新しい欠陥のあるメモリー記憶セルが検出されると、メモリー記憶セルのアドレスを、不揮発性メモリーに格納できる。この技術を使用して得られる利点は、時間が経ってメモリー記憶セルに欠陥のある状態が生じても、メモリー記憶装置全体を置換する必要はなく、欠陥のあるメモリー記憶セルを、冗長メモリー記憶セルで置換できることである。
【００５０】
図６を参照する。フローチャートは、本発明の好ましい実施形態に基づき欠陥のあるメモリーセルを検出し、欠陥のあるメモリーセルのリストを更新するためのアルゴリズム６００を示す。本発明の好ましい実施形態によれば、アルゴリズム６００は、メモリー記憶装置を備える電子装置の演算素子上で実行される。電子装置は、指定された時間数の演算、または、特定数の電源サイクルの後に、アルゴリズム６００を定期的に実行するように設計してもよい。
【００５１】
電子装置は、メモリー記憶装置にある全てのメモリーセルを走査することから始める（ブロック６０５）。メモリーセルを試験する多くの可能な方法がある：各メモリーセルに特定の値を書き込み、値を読み返し、結果を比較する、ウォーキング１試験、ウォーキング０試験などがある。全てのメモリーセルを走査した後、欠陥のあるセルにマーキングを行い（ブロック６１０）、欠陥のあるセルを、記憶装置（ブロック６１５）に既存の欠陥のあるセルのリストと比較する（ブロック６１０）。
【００５２】
新たな欠陥のあるセルがあれば、新たな欠陥のあるセルのアドレスを、不揮発性メモリーに格納された欠陥のあるセルのリストに加える（ブロック６２０）。新たな欠陥のあるセルを、欠陥のあるセルのリストに加えた後、置換セルを見出す必要がある（ブロック６２５）。このプロセスの一部は、割り当てられない置換メモリーが存在するかどうかを決定するために、置換メモリーをチェックするステップを含む（ブロック６３０）。十分な置換メモリーが存在しており、それゆえ、置換メモリーを新しい欠陥のあるセルに割り当てられるならば、置換メモリーセルのアドレスは、欠陥のあるセルのリストに格納される（ブロック６３５）。もう他の置換メモリーセルが存在しておらず、それゆえ、欠陥のあるセルを置換できないならば、メモリー記憶装置に欠陥があると判断され（ブロック６４０）、その電子装置を使用するためには取り替える必要がある。
【００５３】
本発明を上記の実施形態に関連して説明してきたが、その記述は、意味を限定して解釈されるべきものではない。上述の実施形態の様々な修正および組み合わせが同様に本発明の他の実施形態として成立することは、上記説明を参照すれば当業者にとっては明白である。したがって、付加された請求項は、あらゆるそのような修正または実施形態を包含することを意図している。
【図面の簡単な説明】
【００５４】
【図１】冗長メモリー空間のメモリー記憶セルによる欠陥のあるメモリー記憶セルの置換を支持するために、冗長メモリー空間と機能的論理回路とを備える従来技術の半導体メモリー回路のブロック図である。
【図２】ａは、ブリッジ構成で配置されており、バイナリ値を格納するために使用される４つのＭＲＡＭ記憶セルが、本発明の好ましい実施形態に基づき、クロスポイントアレイ構造で配置されていることを示すブロック図である。ｂは、ブリッジ構成で配置されており、バイナリ値を格納するために使用される４つのＭＲＡＭ記憶セルが、本発明の好ましい実施形態に基づき、ＭＲＡＭ  ＦＥＴ構造で配置されていることを示すブロック図である。
【図３】図２の４つのＭＲＡＭ記憶セルを、本発明の好ましい実施形態に基づき２つの分圧器として表示すブロック図である。
【図４】ａおよびｂは、ブリッジ形式で配置されており、バイナリ値を格納するために使用される２つおよび１つのＭＲＡＭ記憶セルが、本発明の好ましい実施形態に基づき、クロスポイントアレイ構造で配置されていることを示すブロック図である。ｃおよびｄは、ブリッジ形式で配置されており、バイナリ値を格納するために使用される２つおよび１つのＭＲＡＭ記憶セルが、本発明の好ましい実施形態に基づき、ＭＲＡＭ  ＦＥＴ構造で配置されていることを示すブロック図である。
【図５】本発明の好ましい実施形態に基づき、不揮発性メモリーに格納されたデータビットのグループを保護するときに使用する誤り符号化符号配列を示す図である。
【図６】本発明の好ましい実施形態に基づき、欠陥のあるメモリーセルを特定し、それらのアドレスを不揮発性メモリーに加えるためのアルゴリズムを示す図である。
【国際調査報告】
2005518628.tif 000013
2005518628.tif 000014
2005518628.tif 000015