(57)【要約】メモリデバイスは、メモリセルで構成された複数のアレイと、メモリセルから情報を読み出し、メモリセルに情報を書き込む周辺デバイスとを具えている。周辺デバイスは、アドレス情報の第１部分に応答してアドレスを特定するデコード回路を含んでおり、該デコード回路は、さらに、アドレス情報の第２部分に応答して順序を特定する。アドレスは、読出アドレス又は書込アドレスであってよく、順序は、データを読み出す順序又は書き込む順序であってよい。また、周辺デバイスは、読出シーケンサを、又は書込シーケンサ及び読出シーケンサの両方を含んでよく、場合によって、アドレス情報の別の部分に応答して、読み出される又は書き込まれるビットを再順序付けする。必要なアドレス情報は、アドレスシーケンサによって、シーケンサ回路に送られる。このようなメモリデバイスを動作させる方法も開示されている。
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【特許請求の範囲】
【請求項１】
メモリセルで構成された複数のアレイと、
メモリセルから情報を読み出し、メモリセルに情報を書き込む周辺デバイスとを具えており、周辺デバイスは、
アドレス情報の第１部分に応答してアドレスを特定し、さらに、アドレス情報の第２部分に応答して順序を特定するデコード回路と、
アドレス情報の少なくとも１つのビットを送るアドレスシーケンサと、
アドレスシーケンサに応答するシーケンサ回路とを具えているメモリデバイス。
【請求項２】
シーケンサ回路は読出シーケンサ回路を具える、請求項１に記載のメモリ。
【請求項３】
アドレスシーケンサに応答する書込シーケンサ回路を更に具える、請求項２に記載のメモリ。
【請求項４】
アドレスシーケンサは、列アドレスビットＣＡ０、ＣＡ１及びＣＡ２のうちの少なくとも２つを送る、請求項１に記載のメモリ。
【請求項５】
デコード回路は、列アドレスビットＣＡ３からＣＡｉに応答してアドレスを特定し、列アドレスビットＣＡ０からＣＡ２のうちの少なくとも１つに応答して、順序を特定する、請求項１に記載のメモリ。
【請求項６】
メモリデバイスはＤＲＡＭを含む、請求項１に記載のメモリ。
【請求項７】
メモリセルで構成された複数のアレイと、
メモリセルから情報を読み出し、メモリセルに情報を書き込む周辺デバイスとを具えており、周辺デバイスは、
アドレス情報の第１部分に応答して、読み出されるワードを特定し、さらに、アドレス情報の第２部分に応答して、そのワードの部分が読み出される順序を特定するデコード回路と、
アドレス情報の少なくとも１つのビットを送るアドレスシーケンサと、
アドレスシーケンサに応答して、複数のアレイから受け取ったビットを順序付けする読出シーケンサとを具えているメモリデバイス。
【請求項８】
アドレスシーケンサは、列アドレスビットＣＡ０、ＣＡ１及びＣＡ２のうちの少なくとも２つを送る、請求項７に記載のメモリ。
【請求項９】
デコード回路は、列アドレスビットＣＡ３からＣＡｉに応答して、読み出されるワードを特定し、列アドレスビットＣＡ０からＣＡ２のうちの少なくとも１つに応答して、そのワードの部分がプリフェッチされる順序を特定する、請求項７に記載のメモリ。
【請求項１０】
ワードはｎビットバイトでプリフェッチされ、ｎは４ビットに等しい、請求項９に記載のメモリ。
【請求項１１】
アドレスシーケンサに応答する書込シーケンサ回路を更に具える、請求項７に記載のメモリ。
【請求項１２】
メモリデバイスはＤＲＡＭを含む、請求項７に記載のメモリ。
【請求項１３】
プロセッサと、
プロセッサに応答するメモリコントローラと、
プロセッサとメモリコントローラを相互接続する第１バスと、
複数のメモリデバイスと、
メモリコントローラと複数のメモリデバイスを相互接続する第２バスとを具えており、各メモリデバイスは、
メモリセルで構成された複数のアレイと、
メモリセルから情報を読み出し、メモリセルに情報を書き込む周辺デバイスとを具えており、周辺デバイスは、
アドレス情報の第１部分に応答してアドレスを特定し、さらに、アドレス情報の第２部分に応答して順序を特定するデコード回路と、
アドレス情報の少なくとも１つのビットを送るアドレスシーケンサと、
アドレスシーケンサに応答するシーケンサ回路とを具えているシステム。
【請求項１４】
シーケンサ回路は読出シーケンサ回路を具える、請求項１３に記載のシステム。
【請求項１５】
アドレスシーケンサに応答する書込シーケンサ回路を更に具える、請求項１４のシステム。
【請求項１６】
アドレスシーケンサは、列アドレスビットＣＡ０、ＣＡ１及びＣＡ２のうちの少なくとも２つを送る、請求項１３に記載のシステム。
【請求項１７】
デコード回路は、列アドレスビットＣＡ３からＣＡｉに応答してアドレスを特定し、列アドレスビットＣＡ０からＣＡ２のうちの少なくとも１つに応答して、順序を特定する、請求項１３に記載のシステム。
【請求項１８】
複数のメモリデバイスは複数のＤＲＡＭを含む、請求項１３に記載のシステム。
【請求項１９】
プロセッサと、
プロセッサに応答するメモリコントローラと、
プロセッサとメモリコントローラを相互接続する第１バスと、
複数のメモリデバイスと、
メモリコントローラと複数のメモリデバイスを相互接続する第２バスとを具えており、各メモリデバイスは、
メモリセルで構成された複数のアレイと、
メモリセルから情報を読み出し、メモリセルに情報を書き込む周辺デバイスとを具えており、周辺デバイスは、
アドレス情報の第１部分に応答して、読み出されるワードを特定し、さらに、アドレス情報の第２部分に応答して、そのワードの部分が読み出される順序を特定するデコード回路と、
アドレス情報の少なくとも１つのビットを送るアドレスシーケンサと、
アドレスシーケンサに応答して、複数のアレイから受け取ったビットを順序付けする読出シーケンサとを具えているシステム。
【請求項２０】
アドレスシーケンサは、列アドレスビットＣＡ０、ＣＡ１及びＣＡ２のうちの少なくとも２つを送る、請求項１９に記載のシステム。
【請求項２１】
デコード回路は、列アドレスビットＣＡ３からＣＡｉに応答して、読み出されるワードを特定し、列アドレスビットＣＡ０からＣＡ２のうちの少なくとも１つに応答して、そのワードの部分がプリフェッチされる順序を特定する、請求項１９に記載のシステム。
【請求項２２】
ワードはｎビットバイトでプリフェッチされ、ｎは４ビットに等しい、請求項２１に記載のシステム。
【請求項２３】
アドレスシーケンサに応答する書込シーケンサ回路を更に具える、請求項１９に記載のシステム。
【請求項２４】
複数のメモリデバイスは複数のＤＲＡＭを含む、請求項１９に記載のシステム。
【請求項２５】
アドレスビットに応答して、複数のメモリアレイから、２つの１/２ｎビットプリフェッチステップでｎビットワードを出力する方法。
【請求項２６】
他のアドレスビットに応答して、各１/２ｎビットプリフェッチのビットを再順序付けする工程を更に具える、請求項２５に記載の方法。
【請求項２７】
アドレスビット及び他のアドレスビットは、最下位列アドレスビットの何れかを含む、請求項２６に記載の方法。
【請求項２８】
アドレスビットに応答して、複数のメモリアレイの１つに、ｎビットワードを書き込む工程をさらに具える、請求項２５に記載の方法。
【請求項２９】
ワードの第１部分をメモリアレイからプリフェッチする工程と、
ワードの第２部分をメモリアレイからプリフェッチする工程とを具えており、
第１部分及び第２部分は、アドレスビットで決定される方法。
【請求項３０】
他のアドレスビットに応答して、第１部分及び第２部分の各々のビットを再順序付けする工程を更に具える、請求項２９に記載の方法。
【請求項３１】
アドレスビット及び他のアドレスビットは、列アドレスビットＣＡ０からＣＡ２のうちの何れか１つを含んでいる、請求項３０に記載の方法。
【請求項３２】
アドレスビットに応答して、ｎビットワードをメモリアレイに書き込む工程を更に具える、請求項２９に記載の方法。
【請求項３３】
少なくとも２つのプリフェッチ動作にてメモリアレイからワードを読み出す工程を具えており、プリフェッチ動作の順序は、アドレスビットで制御される方法。
【発明の詳細な説明】
【発明の分野】
【０００１】
本発明は、メモリデバイスに関しており、さらに詳細には、メモリデバイスに出入りする情報を読み出す方法及び回路に関する。
【技術背景の説明】
【０００２】
コンピュータの設計者は、より高速のコンピュータを設計可能にするような、より高速のメモリデバイスを絶えず求めている。読出又は書込データ転送のように、プロセッサとメモリ回路間でデータを転送するために要する時間は、コンピュータの動作速度を著しく制限する。一般的に、ダイナミックランダムアクセスメモリ(ＤＲＡＭ)、同期ダイナミックランダムアクセスメモリ(ＳＤＲＡＭ)、フラッシュメモリ等のようなメモリデバイスは、１又は２以上のアレイに並べられた多数のメモリセルを含んでいる。各アレイは、行及び列で構成される。各メモリセルは、メモリビット、又はｍビットとしばしば称される１ビットのデータを、プロセッサが格納し、取り出すロケーションを与える。メモリセル内のデータにより速くアクセス可能になるにつれて、プロセッサは、そのデータを用いてより速く計算を行い又はプログラムを実行できる。
【０００３】
図１は、一般的なコンピュータシステムのアーキテクチャを、部分的に示している。中央処理ユニット(ＣＰＵ)、即ちプロセッサ(10)は、プロセッサバス(12)に接続され、プロセッサバス(12)は、システムコントローラ又はメモリコントローラ(14)に接続される。メモリコントローラ(14)は、拡張バス(16)に接続されてよい。メモリコントローラ(14)は、プロセッサ(10)とメモリデバイス(18)間のインターフェイス回路構成として機能する。プロセッサ(10)はコマンド及びアドレスを発し、それらは、メモリコントローラ(14)で受け取られて転送される。メモリデバイス(18)に向けて、メモリコントローラ(14)は、複数のコマンドライン(20)に転送コマンド信号を、複数のアドレスライン(22)に転送アドレスを与える。これらコマンド信号は、当該技術分野ではよく知られており、ＤＲＡＭの場合、特に、ＲＡＳ(行アドレスストローブ)(row address strobe)、ＣＡＳ(列アドレスストローブ)(column address strobe)、ＷＥ(書込イネーブル)(write enable)、ＯＥ(出力イネーブル)(output enable)を含んでいる。また、クロック信号は、ＣＬＫライン(24)に与えられる。プロセッサより発せされるコマンド及びアドレスに応じて、データは、データパスライン(26)を通じて、コントローラ(14)とメモリ(18)間で転送される。
【０００４】
ＤＲＡＭメモリ(18)のようなメモリデバイスが、データをアレイから取り出すのに要する時間よりも早く動作しているように、外部デバイスに見せることを可能にする方法がある。これら方法は、動作のパイプライン方法及びプリフェッチ(prefetch)方法を含んでいる。パイプライン方法は、内部処理を幾つかのステージに分けて、各ステージを通じて、１ユニットのデータに関する情報を逐次処理する。各ステージの処理は並行して同時に実行されて、デバイスからデータが出力される速度は、アレイからデータが取り出される速度よりも大きくできる。プリフェッチ方法では、全ての内部処理が並行に行われて、パラレルからシリアルへの変換が、入力/出力セクションにて行われる。
【０００５】
パイプライン及びプリフェッチ方法の両方とも、例えば、バーストモードの動作をサポートするために用いられる。バーストモードの動作は、データストリングの開始アドレスがメモリデバイスに与えられる動作モードである。データストリングは、メモリから読み出されて、又はメモリに書き込まれて、その後、クロック信号に同期して出力又は入力される。
【０００６】
従来、同期ＤＲＡＭは、インタリーブ動作モード及びシーケンシャル動作モードの両方をサポートしていた。先進的なＤＲＡ技術標準は、８ビットのエクスターナルプリフェッチ(external prefetch)を特徴としており、４ビット又は８ビットのインターナルプリフェッチ(internal prefetch)をサポートする能力がある。４ビットのインターナルプリフェッチでは、シーケンシャルな読出し又は書込みは境界(boundary)を交差するので、以下の表１に示すように実施されるのは困難である。
【０００７】
【表１】
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【０００８】
表１から分かるように、開始アドレス０及び４を除いて、シーケンシャルバーストは、８ビットのインターナルバースト、さらなる費用、又は、待ち時間をもたらすデュアルプリフェッチ無しでは実行できない。
【０００９】
現存するインタリーブバーストモードは、４ビットのインターナルプリフェッチをサポートしているが、幾つかのアプリケーションは、今だにシーケンシャルタイプのアクセスバーストモードを用いている。１つの解決方法は、読出バーストを常にインデックス０で開始してデータをシーケンスすることである。その解決方法は、インデックス０に格納されたワードが、次にクリティカルなワードである場合にのみ可能である。クリティカルワードが他の如何なるロケーションでインデックスされていると、待ち時間が生じてしまう。
【００１０】
従って、コスト又は待ち時間をもたらすことなく、新しいアーキテクチャで、８ビット及び４ビットのインターナルプリフェッチの両方を可能とする方法及び装置の必要がある。
【発明の概要】
【００１１】
本発明は、メモリセルで構成された複数のアレイと、メモリセルから情報を読み出し、メモリセルに情報を書き込む周辺デバイスとを具えているメモリデバイスに関する。周辺デバイスは、デコード回路を含んでおり、該デコード回路は、アドレス情報の第１部分に応答してアドレスを特定し、さらに、アドレス情報の第２部分に応答して順序を特定する。アドレスは読出アドレス、順序はデータを読み出す順序、又はアドレスは書込アドレス、順序はデータを書き込みする順序であってよい。
【００１２】
また、本発明は、読出シーケンサ回路を、又は、書込シーケンサ回路及び読出シーケンサ回路を含んでおり、場合によって、アドレス情報の他の部分に応答して、メモリに書き込まれる又は読み出されるビットを再順序付けする。必要なアドレス情報は、アドレスシーケンサによってシーケンサ回路に送られる。
【００１３】
また、本発明は、少なくとも２つのプリフェッチ動作にてメモリアレイからワードを読み出す方法に関する。ここで、プリフェッチ動作の順序は、アドレスビットで制御される。或いは、本発明は、アドレスビットの制御下で、２つのｎビットバイトでワードを書き込む方法に関する。
【００１４】
本発明のある実施例では、新規なバーストシーケンスが、例えば、８ビットバーストを４ビットバーストに分割する。これは、各バーストシーケンス内にて、シーケンシャルインタリーブを用いて行われる。それによって、８ビットバーストをメモリデバイスから出力することが要求される前に、４ビットバーストの各々がメモリアレイから出力される。その動作を実施するために、最上位の列アドレスビット(例えば、ＣＡ３−ＣＡｉ)が、どの８ビットバーストが選択されるかを特定する。それらアドレスビットは、アドレス情報の第１部分とされてよい。アドレスビットＣＡ２は、アドレス情報の第２部分とされて、２つの４ビットバーストの何れがメモリアレイから最初にフェッチされるかを特定する。その後、ＣＡ０及びＣＡ１は、プリフェッチされる４ビットの何れが最初にアサートされるかを特定するために用いられてよい。ここで、残りの３ビットは、起こった順序で、最初のビットから出力される。
【００１５】
本発明は、シーケンシャルタイプのインタリーブを、それらを必要とするアプリケーションで可能とし、システムに如何なる待ち時間をももたらずに、最もクリティカルなワードへのアクセスを与える。それらと、他の利点及び利益とは、以下に記載の好ましい実施例の詳細な説明から明らかになるであろう。
【好ましい実施例の詳細な説明】
【００１６】
先進的なＤＲＡＭ技術(ＡＤＴ)は、８ビットのエクスターナルプリフェッチを明確に示しており、４又は８ビットのインターナルプリフェッチの何れかをサポートする。典型的なＤＲＡＭは、シーケンシャル及びインタリーブバースト動作モードをサポートする。しかしながら、シーケンシャルインタリーブは、ダブルポンプ式(double-pumped)である４ビットのインターナルプリフェッチＤＲＡＭアーキテクチャを有するＤＲＡＭには適合しない。本発明によって、新規なバーストオーダーリングシーケンスが可能となって、逐次的なバーストシーケンスを必要とするアプリケーションについて、マルチプルなインターナルプリフェッチアーキテクチャがサポートされる。本発明によって、シーケンシャルタイプのインタリーブを必要とするアプリケーションにそれらがもたらされて、最もクリティカルなワードが最初にアクセスされる。
【００１７】
図２を参照すると、図２は、本発明を実施可能なＤＲＡＭのアーキテクチャの概要を示すブロック図である。ＤＲＡＭメモリデバイス(29)は、コマンドバス即ちコマンドライン、及びアドレスバス即ちアドレスラインに応答するコマンド/アドレス入力バッファ(30)を具えている。コマンドデコーダ及びシーケンサ(32)とアドレスシーケンサ(34)とは、夫々、コマンド/アドレス入力バッファ(30)に応答する。
【００１８】
バンクアドレスデコーダ(36)はアドレスシーケンサ(34)に応答し、バンク制御ロジック(38)はバンクアドレスデコーダ(36)に応答する。一連の行ラッチ/デコーダ/ドライバ(40)は、バンク制御ロジック(38)及びアドレスシーケンサ(34)に応答する。各メモリアレイ(42)ついて、１つの行ラッチ/デコーダ/ドライバ(40)が与えられる。図２に示すように、バンク０乃至バンク３と符号が付された４個のメモリアレイがある。従って、バンク０乃至バンク３の何れか一つに夫々対応した４個の行ラッチ/デコーダ/ドライバ回路(40)がある。
【００１９】
列ラッチ/デコード回路(44)は、アドレスシーケンサ(34)に応答する。列ラッチ/デコード回路(44)は、列アドレスの最上位ビットＣＡ３−ＣＡｉを受信する。本実施例では、「ｉ」は９に等しい。最上位ビットＣＡ３−ＣＡｉは、アドレスの第１部分として考えられてよく、読み出されるワードを特定するために使用される。また、列ラッチ/デコード回路(44)は、最下位列アドレスビットＣＡ０−ＣＡ２のうちの１つを受信する。本実施例では、列ラッチ/デコード回路(44)は、列アドレスビットＣＡ２を受信する。列アドレスビットＣＡ２は、アドレスの第２部分とされてよい。読み出されるべき特定されたワードは、例えば、８ビットのワードである。ワードは、２つの４ビットバイトで読み出されて、アドレスの第２部分は、第１又は第２のｎビットバイトのうちのどれが最初に読み出されるかを特定する。
【００２０】
Ｉ/Ｏゲーティング回路(46)は、列ラッチ/デコード回路(44)に応答し、各メモリアレイ(42)内にあるセンスアンプを制御する。
【００２１】
書込動作又は読出動作の何れか一方にて、ＤＲＡＭ(29)は、複数のデータパッド(48)を介してアクセスされる。書込動作では、データパッド(48)のデータは、レジーバ(50)で受け取られて、入力レジスタ(52)に渡される。書込シーケンサ回路(54)は、例えば、列アドレスビットｃｏｌ０−１に応答して、各８ビットバイトを構成する２つの４ビットバイトを順序付ける。順序付けされたバイトは、その後、書込ラッチ及びドライバ回路(56)に入力されて、Ｉ/Ｏゲーティング回路(46)を通じてメモリアレイ(42)に入力される。メモリアレイ(42)から読み出されるデータは、Ｉ/Ｏゲーティング回路(46)を通じて読出ラッチ(58)に出力される。情報は、読出ラッチ(58)から読出シーケンサ回路(60)に入力される。読出シーケンサ回路(60)は、例えば、列アドレスビットｃｏｌ０−１に応答して、読み出されるデータを順序付ける。その後、順序付けられたデータは、出力マルチプレクサ(62)に出力された後、ドライバ(64)を通じてデータパッド(48)に出力される。
【００２２】
コマンド/アドレス入力バッファ(30)、コマンドデコーダ及びシーケンサ(32)、アドレスシーケンサ(34)、バンクアドレスデコーダ(36)、バンク制御ロジック(38)、行ラッチ/デコーダ/ドライバ(40)、列ラッチデコード回路(44)、Ｉ/Ｏゲーティング回路(46)、レシーバ(50)、入力レジスタ(52)、書込シーケンス回路(54)、書込ラッチ及びドライバ回路(56)、読出ラッチ(58)、読出シーケンス回路(60)、出力マルチプレクサ(62)及びドライバ(64)は、アレイのメモリセルから情報を読み出し、アレイのメモリセルに情報を書き込むために用いられる複数の周辺デバイスと考えられる。複数の周辺デバイスである上述の構成要素の説明は、現在における好ましい実施例を与えることを意図するものであり、列挙されたデバイスのみに本発明の範囲を限定することを意図するものではない。当該技術分野における通常の知識を有する者は、他のデバイスの組合せを用いて、複数の周辺デバイスが、特に、他のメモリアーキテクチャが用いられた周辺デバイスが実施されてよいことを理解するであろう。
【００２３】
大まかに述べると、読出シーケンサ回路(60)の目的は、最下位アドレスビットＣＡ０−ＣＡ２のうちの幾つかに応答して、読み出されるワードのプリフェッチされる部分を再順序付けすることである。なお、この実施例では、ＣＡ０及びＣＡ１が用いられる。
【００２４】
第１のｎビットプリフェッチ(この実施例では、ＣＡ２で特定される最初の４ビットプリフェッチ)は、ＣＡ０及びＣＡ１で特定される開始アドレスに従って、以下のように再順序付けされる。
【００２５】
【表２】
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【００２６】
動作において、読出コマンドが受信される場合、バンクアドレス入力ＢＡ０及びＢＡ１(図示せず)の値は、メモリアレイ(42)の１つを選択する。アレイ(42)内の１又は複数の行を特定するアドレス情報が、その後受信される。ＣＡ３からＣＡｉ(本実施例では、「ｉ」は９に等しい)の入力で与えられたアドレスは、開始列のロケーションを選択する。図２を参照すると、ＣＡ３−ＣＡ９は、列ラッチ/デコード回路(44)に入力されて、読み出されるワードが特定される。また、ＣＡ２は、列ラッチ/デコード回路(44)に入力されて、ワードのどの部分が最初に読み出されるかが特定される。ビットＣＡ０及びＣＡ１は、読出シーケンサ回路(60)に入力される。その情報は開始アドレスを特定するので、ビットを再順序付け可能になり、その結果、最もクリティカルなワードがマルチプレクサ(62)で最初に出力される。
【００２７】
書込動作についても、読出動作と同様な方法でバンクが特定される。同じく、開始列アドレスが同様な方法で特定される。入力ＣＡ０−ＣＡ２で得られる信号は、書込シーケンサ回路(54)に入力される。書込シーケンサ回路(54)は、説明したようにビットを再順序付けする。図２では、書込シーケンサ回路(54)及び読出シーケンサ回路(60)の両方が示されているが、メモリは、単に読出シーケンサ回路(60)を用いて動作できる。
【００２８】
図３Ａは、４ビットのインターナルプリフェッチを用いた８ビットのエクスターナルプリフェッチのタイミング図である。図から理解されるように、読出待ち時間の後、出力パッドで得られるデータは、８ビットバイトとして現れるが、そのワードは、２つの４ビットバイトから構成されたものである。最初の８ビットバイトがデータパッドで得られるようにされる間、次の８ビットバイトは、図に示されるように、２つの４ビットプリフェッチにて内部で処理され得る。その一方で、図３Ｂでは、８ビットバイトは、１ステップ内にメモリからプリフェッチされる。
【００２９】
図３Ａに示すタイミング図は、４ビットのダブルポンプ式アレイのタイミング図である。そのアレイは、ＩＯ周波数の１/４である周波数で動作する。メモリデバイスが外部データパッドにデータを出力する前に、データの８ビット全ては、データスクランブルで利用可能ではないかも知れないので、データスクランブルは、４ビット境界で行われなければならない。それによって、サポートされ得る最大データ周波数は制限される。
【００３０】
図３Ｂに示されたタイミング図は、８ビットのシングルポンプ式アレイを説明している。そのアレイは、データ周波数の１/８の周波数で動作する。データをデータパッドに出力する前に、８ビット全てがデータスクランブルで利用可能であるので、出力スクランブルは、８ビットバイトで実施されてよい。最大データ周波数は、ダイのサイズを代償にしてスケーラブルとなる(コアは、限定因子ではない)。
【００３１】
本発明の利点は、デバイスの遅れ時間をもたらすことなく低コストで、４ビットのインターナルプリフェッチをサポートする能力を含んでおり、システムで必要なクリティカルワードが最初に出力されて、インタリーブバーストをサポートしないアプリケーションにて、シーケンシャルタイプのバーストが可能となる。
【００３２】
また、本発明は、少なくとも２つのプリフェッチ動作で、メモリアレイからワードを読み出す方法に関する。ここで、プリフェッチ動作の順序は、少なくとも１つのアドレスビットで制御される。また、本発明は、アドレスビットに応答して、２つの１/２ｎビットプリフェッチステップで、複数のメモリアレイからｎビットワードを出力する方法に関する。また、本発明は、アドレスビットで決定される順序で、メモリアレイからワードの第１部分をプリフェッチする工程と、メモリアレイからワードの第２部分をプリフェッチする工程とを具える方法に関する。
【００３３】
図４は、本発明が実施されるコンピュータシステム(110)の一例を示すブロック図である。コンピュータシステム(110)は、プロセッサ(112)、メモリサブシステム(114)、及び拡張バスコントローラ(116)を含んでいる。メモリサブシステム(114)及び拡張バスコントローラ(116)は、ローカルバス(118)を通じてプロセッサ(112)と接続されている。また、拡張バスコントローラ(116)は、少なくとも一つの拡張バス(120)と接続されており、拡張バス(120)には、大容量ストレージデバイス、キーボード、マウス、グラフィックアダプタ、及びマルチメディアアダプタのような種々の周辺デバイス(121-123)が接続されてよい。プロセッサ(112)及びメモリサブシステム(114)は、一つのチップに集積されてもよい。
【００３４】
メモリサブシステム(114)は、メモリコントローラ(124)を含んでおり、このメモリコントローラ(124)は、複数の信号ライン(129)(130)(129a)(130a)(129b)(130b)(129c)(130c)を通じて、複数のメモリモジュール(125)(126)と接続されている。複数のデータ信号ライン(129)(129a)(129b)(129c)は、メモリコントローラ(124)及びメモリモジュール(125)(126)にて使用されて、データＤＡＴＡがやり取りされる。アドレスＡＤＤＲは、複数のアドレス信号ライン(132)に亘って送られる。クロック信号ＣＬＫは、クロックライン(133)に与えられ、コマンドＣＭＤは、複数のコマンド信号ライン(134)に亘って送られる。メモリモジュール(125)(126)は、複数のメモリデバイス(136-139)(136'-139')及びレジスタ(141)(141')を夫々含んでいる。各メモリデバイス(136-139)(136'-139')は、高速の同期メモリデバイスであってよい。図５には、２つのメモリモジュール(125)(126)と関連する信号ライン(129-129c)(130-130c)のみが示されているが、使用され得るメモリモジュールの数は制限されないことに留意すべきである。
【００３５】
複数の信号ライン(129-129c)(130-130c)(132)(133)(134)は、メモリモジュール(125)(126)をメモリコントローラ(124)に接続しており、メモリバス(143)として知られている。メモリバス(143)は、当該技術分野で知られているように、例えばチップ選択ラインのような別途の信号ラインを有してもよい。なお、別途の信号ラインは、簡単化のために図示されていない。メモリデバイス(136-139)(136'-139')の各列は、メモリバス(143)に渡っており、メモリランクとして知られている。通常、図４に示すようなシングルサイドのメモリモジュールは、１つのメモリランクを含んでいる。しかしながら、２つのメモリランクを含むダブルサイドメモリモジュールも使用されてよい。
【００３６】
読出データは、クロック信号ＣＬＫにシリアルに同期して出力される。クロック信号ＣＬＫは、複数のクロック信号ライン(130)(130a)(130b)(130c)に亘って駆動される。書込データは、クロック信号ＣＬＫにシリアルに同期して入力される。クロック信号ＣＬＫは、メモリコントローラ(141)(141')によって、複数のクロック信号ライン(130)(130a)(130b)(130c)に亘って駆動される。コマンド及びアドレスも、クロック信号ＣＬＫを用いてクロックされる。クロック信号ＣＬＫは、メモリコントローラ(124)によって駆動されて、メモリモジュール(125)(126)のレジスタ(141)(141')を横切ってターミネータ(148)に至る。コマンド、アドレス及びクロック信号ライン(134)(132)(133)は、メモリモジュール(125)(126)のレジスタ(141)(141')と夫々直接接続されている。それらの信号は、メモリモジュール(125)(126)のメモリデバイス(136-139)(136'-139')に送られる前に、レジスタ(141)(141')に、夫々一時的に記憶される。
【００３７】
本発明は、その好ましい実施例について説明されてきたが、当該技術分野の通常の知識を有する者は、多くの修正及び変更が可能であることを理解するであろう。このような修正及び変更は、特許請求の範囲のみに限定される本発明の範囲に含まれる。
【図面の簡単な説明】
【００３８】
本発明が容易に理解されて簡単に実施されるために、本発明は、限定ではなく説明を目的として、以下の図と共に説明される。
【図１】図１は、コンピュータシステムアーキテクチャの機能ブロック図である。
【図２】図２は、本発明を実施するためのアーキテクチャの概要を示すブロック図である。
【図３】図３Ａ及び３Ｂは、夫々、４ビットプリフェッチを８ビットプリフェッチと比較するタイミング図である。
【図４】図４は、本発明が用いられるコンピュータシステムの概要を示すブロック図である。
【図１】
2005512262.tif 000005
【図２】
2005512262.tif 000006
【図３】
2005512262.tif 000007
【図４】
2005512262.tif 000008
【手続補正書】
【提出日】平成16年2月5日(2004.2.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルで構成された複数のアレイと、
メモリセルから情報を読み出し、メモリセルに情報を書き込む周辺デバイスとを具えており、周辺デバイスは、
アドレス情報の第１部分に応答してアドレスを特定し、さらに、アドレス情報の第２部分に応答して順序を特定するデコード回路と、
アドレス情報の少なくとも１つのビットを送るアドレスシーケンサと、
アドレスシーケンサに応答するシーケンサ回路とを具えているメモリデバイス。
【請求項２】
シーケンサ回路は読出シーケンサ回路を具える、請求項１に記載のメモリ。
【請求項３】
アドレスシーケンサに応答する書込シーケンサ回路を更に具える、請求項２に記載のメモリ。
【請求項４】
アドレスシーケンサは、列アドレスビットＣＡ０、ＣＡ１及びＣＡ２のうちの少なくとも２つを送る、請求項１に記載のメモリ。
【請求項５】
デコード回路は、列アドレスビットＣＡ３からＣＡｉに応答してアドレスを特定し、列アドレスビットＣＡ０からＣＡ２のうちの少なくとも１つに応答して、順序を特定する、請求項１に記載のメモリ。
【請求項６】
メモリデバイスはＤＲＡＭを含む、請求項１に記載のメモリ。
【請求項７】
メモリセルで構成された複数のアレイと、
メモリセルから情報を読み出し、メモリセルに情報を書き込む周辺デバイスとを具えており、周辺デバイスは、
アドレス情報の第１部分に応答して、読み出されるワードを特定し、さらに、アドレス情報の第２部分に応答して、そのワードの部分が読み出される順序を特定するデコード回路と、
アドレス情報の少なくとも１つのビットを送るアドレスシーケンサと、
アドレスシーケンサに応答して、複数のアレイから受け取ったビットを順序付けする読出シーケンサとを具えているメモリデバイス。
【請求項８】
アドレスシーケンサは、列アドレスビットＣＡ０、ＣＡ１及びＣＡ２のうちの少なくとも２つを送る、請求項７に記載のメモリ。
【請求項９】
デコード回路は、列アドレスビットＣＡ３からＣＡｉに応答して、読み出されるワードを特定し、列アドレスビットＣＡ０からＣＡ２のうちの少なくとも１つに応答して、そのワードの部分がプレフェッチされる順序を特定する、請求項７に記載のメモリ。
【請求項１０】
ワードはｎビットバイトでプレフェッチされ、ｎは４ビットに等しい、請求項９に記載のメモリ。
【請求項１１】
アドレスシーケンサに応答する書込シーケンサ回路を更に具える、請求項７に記載のメモリ。
【請求項１２】
メモリデバイスはＤＲＡＭを含む、請求項７に記載のメモリ。
【請求項１３】
プロセッサと、
プロセッサに応答するメモリコントローラと、
プロセッサとメモリコントローラを相互接続する第１バスと、
複数のメモリデバイスと、
メモリコントローラと複数のメモリデバイスを相互接続する第２バスとを具えており、各メモリデバイスは、
メモリセルで構成された複数のアレイと、
メモリセルから情報を読み出し、メモリセルに情報を書き込む周辺デバイスとを具えており、周辺デバイスは、
アドレス情報の第１部分に応答してアドレスを特定し、さらに、アドレス情報の第２部分に応答して順序を特定するデコード回路と、
アドレス情報の少なくとも１つのビットを送るアドレスシーケンサと、
アドレスシーケンサに応答するシーケンサ回路とを具えているシステム。
【請求項１４】
シーケンサ回路は読出シーケンサ回路を具える、請求項１３に記載のシステム。
【請求項１５】
アドレスシーケンサに応答する書込シーケンサ回路を更に具える、請求項１４のシステム。
【請求項１６】
アドレスシーケンサは、列アドレスビットＣＡ０、ＣＡ１及びＣＡ２のうちの少なくとも２つを送る、請求項１３に記載のシステム。
【請求項１７】
デコード回路は、列アドレスビットＣＡ３からＣＡｉに応答してアドレスを特定し、列アドレスビットＣＡ０からＣＡ２のうちの少なくとも１つに応答して、順序を特定する、請求項１３に記載のシステム。
【請求項１８】
複数のメモリデバイスは複数のＤＲＡＭを含む、請求項１３に記載のシステム。
【請求項１９】
プロセッサと、
プロセッサに応答するメモリコントローラと、
プロセッサとメモリコントローラを相互接続する第１バスと、
複数のメモリデバイスと、
メモリコントローラと複数のメモリデバイスを相互接続する第２バスとを具えており、各メモリデバイスは、
メモリセルで構成された複数のアレイと、
メモリセルから情報を読み出し、メモリセルに情報を書き込む周辺デバイスとを具えており、周辺デバイスは、
アドレス情報の第１部分に応答して、読み出されるワードを特定し、さらに、アドレス情報の第２部分に応答して、そのワードの部分が読み出される順序を特定するデコード回路と、
アドレス情報の少なくとも１つのビットを送るアドレスシーケンサと、
アドレスシーケンサに応答して、複数のアレイから受け取ったビットを順序付けする読出シーケンサとを具えているシステム。
【請求項２０】
アドレスシーケンサは、列アドレスビットＣＡ０、ＣＡ１及びＣＡ２のうちの少なくとも２つを送る、請求項１９に記載のシステム。
【請求項２１】
デコード回路は、列アドレスビットＣＡ３からＣＡｉに応答して、読み出されるワードを特定し、列アドレスビットＣＡ０からＣＡ２のうちの少なくとも１つに応答して、そのワードの部分がプレフェッチされる順序を特定する、請求項１９に記載のシステム。
【請求項２２】
ワードはｎビットバイトでプレフェッチされ、ｎは４ビットに等しい、請求項２１に記載のシステム。
【請求項２３】
アドレスシーケンサに応答する書込シーケンサ回路を更に具える、請求項１９に記載のシステム。
【請求項２４】
複数のメモリデバイスは複数のＤＲＡＭを含む、請求項１９に記載のシステム。
【請求項２５】
アドレスビットに応答して、複数のメモリアレイから、２つの１/２ｎビットプレフェッチステップでｎビットワードを出力する工程と、
他のアドレスビットに応答して、各１/２ｎビットプレフェッチのビットを再順序付けする工程とを具える方法。
【請求項２６】
アドレスビット及び他のアドレスビットは、最下位列アドレスビットの何れかを含む、請求項２６に記載の方法。
【請求項２７】
アドレスビットに応答して、複数のメモリアレイの１つに、ｎビットワードを書き込む工程を更に具える、請求項２５に記載の方法。
【請求項２８】
ワードの第１部分をメモリアレイからプレフェッチする工程と、
ワードの第２部分をメモリアレイからプレフェッチする工程とを具えており、
第１部分及び第２部分は、アドレスビットで決定され、
他のアドレスビットに応答して第１部分及び第２部分の各々のビットを再順序付けする工程を更に具える方法。
【請求項２９】
アドレスビット及び他のアドレスビットは、列アドレスビットＣＡ０からＣＡ２のうちの何れか１つを含んでいる、請求項３０に記載の方法。
【請求項３０】
アドレスビットに応答して、ｎビットワードをメモリアレイに書き込む工程を更に具える、請求項２９に記載の方法。
【請求項３１】
少なくとも２つのプレフェッチ動作にてメモリアレイからワードを読み出す工程を具えており、プレフェッチ動作の順序は、アドレスビットで制御される方法。
【手続補正書】
【提出日】平成16年8月16日(2004.8.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルで構成された複数のアレイと、
メモリセルから情報を読み出し、メモリセルに情報を書き込む複数の周辺デバイスとを具えており、周辺デバイスは、
アドレス情報の第１部分に応答して、メモリセルから読み出される又はメモリセルに書き込まれるワードを特定し、さらに、アドレス情報の第２部分に応答して、特定されたワードの１又は２以上の部分が読み出される又は書き込まれる順序を特定するデコード回路であって、各部分は、複数のデータビットで構成されており、シーケンシャルバーストモード動作用に、特定グループのデータビットで構成されているデコード回路と、
アドレス情報の少なくとも１つのビットを送るアドレスシーケンサと、
アドレスシーケンサに応答して、特定されたワードの各部分の複数のデータビットを順序付けするシーケンサ回路とを具えているメモリデバイス。
【請求項２】
シーケンサ回路は、読出シーケンサ回路及び書込シーケンサ回路の少なくとも１つを具える、請求項１に記載のメモリデバイス。
【請求項３】
特定されたワードの第１部分における特定グループのデータビットの順序は、特定されたワードの第２部分における特定グループのデータビットの順序と同じである、請求項１に記載のメモリデバイス。
【請求項４】
アドレスシーケンサは、列アドレスビットＣＡ０及びＣＡ１をシーケンサ回路に送る、請求項１に記載のメモリデバイス。
【請求項５】
デコード回路は、ＣＡ３からＣＡｉまでの列アドレスビットに応答してワードを特定し、列アドレスビットＣＡ２に応答して、特定されたワードの１又は２以上の部分が読み出される又は書き込まれる順序を特定する、請求項１に記載のメモリデバイス。
【請求項６】
プロセッサと、
プロセッサに応答するメモリコントローラと、
プロセッサとメモリコントローラを相互接続する第１バスと、
複数のメモリデバイスと、
メモリコントローラと複数のメモリデバイスを相互接続する第２バスとを具えており、
各メモリデバイスは、請求項１乃至請求項５の何れかに記載のメモリデバイスであるシステム。
【請求項７】
メモリセルで構成された複数のアレイと、
メモリセルから情報を読み出し、メモリセルに情報を書き込む複数の周辺デバイスとを具えており、周辺デバイスは、
アドレス情報の第１部分に応答して、読み出されるワードを特定し、さらに、アドレス情報の第２部分に応答して、そのワードの部分が読み出される順序を特定するデコード回路であって、各部分は、複数のデータビットで構成されており、シーケンシャルバーストモード動作用に、特定グループのデータビットで構成されているデコード回路と、
アドレス情報の少なくとも１つのビットを送るアドレスシーケンサと、
アドレスシーケンサに応答して、複数のアレイから受け取った複数のデータビットを順序付けする読出シーケンサとを具えているメモリデバイス。
【請求項８】
アドレスシーケンサは、列アドレスビットＣＡ０及びＣＡ１をシーケンサ回路に送る、請求項７に記載のメモリデバイス。
【請求項９】
デコード回路は、ＣＡ３からＣＡｉまでの列アドレスビットに応答して、読み出されるワードを特定し、列アドレスビットＣＡ２に応答して、そのワードの部分が読み出される順序を特定する、請求項７に記載のメモリデバイス。
【請求項１０】
ワードはｎビットバイトで読み出されて、ｎは４に等しい、請求項９に記載のメモリデバイス。
【請求項１１】
アドレスシーケンサに応答する書込シーケンサ回路を更に具える、請求項７に記載のメモリデバイス。
【請求項１２】
プロセッサと、
プロセッサに応答するメモリコントローラと、
プロセッサとメモリコントローラを相互接続する第１バスと、
複数のメモリデバイスと、
メモリコントローラと複数のメモリデバイスを相互接続する第２バスとを具えており、
各メモリデバイスは、請求項７乃至請求項１１の何れかに記載のメモリデバイスであるシステム。
【請求項１３】
ダイナミックランダムアクセスメモリ(ＤＲＡＭ)を含む、請求項１又は請求項７に記載のメモリデバイス。
【請求項１４】
複数のメモリデバイスは、１又は２以上のダイナミックランダムアクセスメモリ(ＤＲＡＭ)を含む、請求項６又は請求項１２に記載のシステム。
【請求項１５】
アドレスビットに応答して、複数のメモリアレイから、２つの１/２ｎビットプリフェッチステップでｎビットワードを出力する工程と、
他のアドレスビットに応答して、各１/２ｎビットプリフェッチのビットを再順序付けする工程とを具える方法。
【請求項１６】
アドレスビット及び他のアドレスビットは、最下位列アドレスビットの何れかを含む、請求項１５に記載の方法。
【請求項１７】
アドレスビットに応答して、複数のメモリアレイの何れか１つに、ｎビットワードを書き込む工程を更に具える、請求項１５に記載の方法。
【請求項１８】
ワードの第１部分をメモリアレイからプリフェッチする工程と、
ワードの第２部分をメモリアレイからプリフェッチする工程とを具えており、
第１部分及び第２部分は、アドレスビットで決定され、
他のアドレスビットに応答して第１部分及び第２部分の各々のビットを再順序付けする工程を更に具える方法。
【請求項１９】
アドレスビット及び他のアドレスビットは、列アドレスビットＣＡ０からＣＡ２のうちの何れか１つを含んでいる、請求項１８に記載の方法。
【請求項２０】
アドレスビットに応答して、ｎビットワードをメモリアレイに書き込む工程を更に具える、請求項１８に記載の方法。
【請求項２１】
少なくとも２つのプリフェッチ動作にてメモリアレイからワードを読み出す工程を具えており、プリフェッチ動作の順序は、アドレスビットで制御される方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
バンクアドレスデコーダ(36)はアドレスシーケンサ(34)に応答し、バンク制御ロジック(38)はバンクアドレスデコーダ(36)に応答する。一連の行ラッチ/デコーダ/ドライバ(40)は、バンク制御ロジック(38)及びアドレスシーケンサ(34)に応答する。各メモリアレイ(42)ついて、１個の行ラッチ/デコーダ/ドライバ(40)が与えられる。図２に示すように、バンク０乃至バンク３と符号が付された４個のメモリアレイがある。従って、４個の行ラッチ/デコーダ/ドライバ回路(40)があって、バンク０乃至バンク３の各々について１つの回路(40)が与えられている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
入力/出力(Ｉ/Ｏ)ゲーティング回路(46)は、列ラッチ/デコード回路(44)に応答し、各メモリアレイ(42)内にあるセンスアンプと接続されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
書込動作又は読出動作の何れか一方にて、ＤＲＡＭ(29)は、複数のデータパッド(48)を介してアクセスされる。書込動作では、データパッド(48)のデータは、レジーバ(50)で受け取られて、入力レジスタ(52)に渡される。書込シーケンサ回路(54)は、例えば、列アドレスビットＣＡ０−ＣＡ１に応答して、各８ビットバイトを構成する２つの４ビットバイトを順序付ける。順序付けされたバイトは、その後、書込ラッチ及びドライバ回路(56)に入力されて、Ｉ/Ｏゲーティング回路(46)を通じてメモリアレイ(42)に入力される。メモリアレイ(42)から読み出されるデータは、Ｉ/Ｏゲーティング回路(46)を通じて書込ラッチ(58)に出力される。情報は、書込ラッチ(58)から読出シーケンサ回路(58)に入力される。該読出シーケンサ回路(58)は、例えば、列アドレスビットＣＡ０−ＣＡ１に応答して、読み出されるデータを順序付ける。その後、順序付けられたデータは、出力マルチプレクサ(ｍｕｘ)(62)に出力された後、ドライバ(64)を通じてデータパッド(48)に出力される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
コマンド/アドレス入力バッファ(30)、コマンドデコーダ及びシーケンサ(32)、アドレスシーケンサ(34)、バンクアドレスデコーダ(36)、バンク制御ロジック(38)、行ラッチ/デコーダ/ドライバ(40)、列ラッチ/デコード回路(44)、Ｉ/Ｏゲーティング回路(46)、レシーバ(50)、入力レジスタ(52)、書込シーケンサ回路(54)、書込ラッチ及びドライバ回路(56)、読出ラッチ(58)、読出シーケンス回路(60)、出力マルチプレクサ(62)及びドライバ(64)は、アレイのメモリセルから情報を読み出し、アレイのメモリセルに情報を書き込むために用いられる複数の周辺デバイスと考えられる。複数の周辺デバイスである上述の構成要素の説明は、現在における好ましい実施例を与えることを意図したものであり、列挙されたデバイスのみに本発明の範囲を限定することを意図したものではない。当該技術分野における通常の知識を有する者は、他のデバイスの組合せを用いて、複数の周辺デバイスを、特に、他のメモリアーキテクチャが用いられた周辺デバイスが実施されてよいことを理解するであろう。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
以下の表は、ある実施例に従って、シーケンシャルバーストモード動作用に、ワードの部分を順序付けする模様と、各プリフェッチ部分(又はグループ)内のビットを再順序付けする模様を説明している。第１のｎビットプリフェッチ(この実施例では、ＣＡ２で特定される最初の４ビット)は、ＣＡ０及びＣＡ１でさらに特定される開始アドレスに従って、以下のように再順序付けされる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
【表２】
2005512262.tif 000009
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
書込動作についても、読出動作と同様な方法でバンクが特定される。同じく、開始列アドレスが同様な方法で特定される。入力ＣＡ０−ＣＡ１で得られる信号は、書込シーケンサ回路(54)に入力される。書込シーケンサ回路(54)は、説明したようにビットを再順序付けする。図２では、書込シーケンサ回路(54)及び読出シーケンサ回路(60)の両方が示されているが、メモリは、単に読出シーケンサ回路(60)を用いて動作できる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
図３Ａに示すタイミング図は、４ビットのダブルポンプ式アレイのタイミング図である。そのアレイは、Ｉ/Ｏ周波数の１/４である周波数で動作する。メモリデバイスが外部データパッドにデータを出力する前に、データの８ビット全ては、データスクランブルで利用可能ではないかも知れないので、データスクランブル(即ち、再順序付け)は、４ビット境界で行われなければならない。それによって、サポートされ得る最大データ周波数は制限される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
図３Ｂに示されたタイミング図は、８ビットのシングルポンプ式アレイを説明している。そのアレイは、Ｉ/Ｏ周波数の１/８の周波数で動作する。データをデータパッドに出力する前に、８ビット全てがデータスクランブルで利用可能であるので、出力スクランブルは、８ビットバイトで実施されてよい。最大データ周波数は、ダイのサイズを代償にしてスケーラブルとなる(コアは、限定因子ではない)。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
図４は、本発明が実施されるコンピュータシステム(110)の一例を示すブロック図である。コンピュータシステム(110)は、プロセッサ又は中央処理装置(112)、メモリサブシステム(114)、及び拡張バスコントローラ(116)を含んでいる。メモリサブシステム(114)及び拡張バスコントローラ(116)は、ローカルバス(118)を通じてプロセッサ(112)と接続されている。また、拡張バスコントローラ(116)は、少なくとも一つの拡張バス(120)と接続されており、拡張バス(120)には、大容量ストレージデバイス、キーボード、マウス、グラフィックアダプタ、及びマルチメディアアダプタのような種々の周辺デバイス(121-123)が接続されてよい。プロセッサ(112)及びメモリサブシステム(114)は、一つのチップに集積されてもよい。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
メモリサブシステム(114)は、メモリコントローラ(124)を含んでおり、このメモリコントローラ(124)は、複数の信号ライン(129)(130)(129a)(130a)(129b)(130b)(129c)(130c)を通じて、複数のメモリモジュール(125)(126)と接続されている。複数のデータ信号ライン(129)(129a)(129b)(129c)は、メモリコントローラ(124)及びメモリモジュール(125)(126)にて使用されて、データＤＡＴＡがやり取りされる。アドレスＡＤＤＲは、複数のアドレス信号ライン(132)に亘って送られる。クロック信号ＣＬＫは、クロックライン(130)(130a)(130b)(130c)(133)に与えられ、コマンドＣＭＤは、複数のコマンド信号ライン(134)に亘って送られる。メモリモジュール(125)(126)は、複数のメモリデバイス(136-139)(136'-139')及びレジスタ(141)(141')を夫々含んでいる。各メモリデバイス(136-139)(136'-139')は、高速の同期メモリデバイスであってよい。図５には、２つのメモリモジュール(125)(126)と関連する信号ライン(129-129c)(130-130c)のみが示されているが、使用され得るメモリモジュールの数は制限されないことに留意すべきである。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
本発明が容易に理解されて簡単に実施されるために、本発明は、限定ではなく説明を目的として、以下の図と共に説明される。
【図１】図１は、典型的なコンピュータシステムアーキテクチャの機能ブロック図である。
【図２】図２は、本発明を実施するためのＤＲＡＭアーキテクチャの概要を示すブロック図である。
【図３】図３Ａは、４ビットインターナルプリフェッチを用いて行われた８ビットエクスターナルプリフェッチのタイミング図であり、図３Ｂは、８ビットインターナルプリフェッチを用いて行われた８ビットエクスターナルプリフェッチのタイミング図である。
【図４】図４は、本発明が用いられるコンピュータシステムの概要を示すブロック図である。
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2005512262.tif 000010
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2005512262.tif 000011
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2005512262.tif 000012
【国際調査報告】
2005512262.tif 000013
2005512262.tif 000014