(57)【要約】磁気記憶装置の形成方法を開示する。一実施形態では、複数の第１電導線を、半導体の基材上に形成する。複数の磁性物質線を、複数の第１電導線のうちの対応する１つの線上に形成し、複数の第２電導線を、半導体の基材上に形成する。複数の第２電導線は、第１電導線および磁性物質線を横断している。これらの第２線は、磁性物質線をパターン化する間にマスクとして使用できる。
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【特許請求の範囲】
【請求項１】
磁気記憶装置の形成方法であって、
複数の第１電導線を半導体の基材上に形成する工程と、
複数の磁性物質線のぞれぞれを、複数の第１電導線のうちの対応する線上に形成する工程と、
上記複数の第１電導線および複数の磁性物質線の上を横断するように、複数の第２電導線を半導体の基材上に形成する工程と、
上記複数の第２電導線をマスクとして用いることによって、複数の磁性物質線の一部を除去する工程とを含む方法。
【請求項２】
上記複数の第１電導線が複数の銅線を含んでいる、請求項１に記載の方法。
【請求項３】
上記複数の磁性物質線を、ＰｔＭｎ，ＣｏＦｅ，Ｒｕ，Ａｌ２Ｏ３，ＮｉＦｅ，Ｎｉ，Ｃｏ、および、それらの化合物からなる群から選択される材料から形成する、請求項１に記載の方法。
【請求項４】
上記した複数の磁性物質線を形成する工程が、磁性物質層を形成する工程、および、磁性物質層をパターン化してエッチングする工程を含み、
さらに、磁性物質層の上に硬質マスク層を形成する工程、および、この硬質マスク層を、磁性物質層をパターン化してエッチングするときにマスクとして用いる工程を含む、請求項１に記載の方法。
【請求項５】
上記硬質マスク層が金属層を含んでいる、請求項４に記載の方法。
【請求項６】
上記硬質マスク層を、Ｔａ，ＷおよびＴｉを含む群から選択される金属を含む材料から形成する、請求項５に記載の方法。
【請求項７】
複数の第２電導線を形成する前に、基材上および複数の磁性物質線の間に、誘電層を形成する工程をさらに含む請求項１に記載の方法。
【請求項８】
上記複数の第２電導線を、ダマシンプロセスを用いて形成する、請求項１に記載の方法。
【請求項９】
上記複数の磁性物質線上に非電導層を形成する工程と、
上記非電導層にトレンチをエッチングする工程と、
上記トレンチ内に複数の第２電導線を形成する工程と、
上記複数の第２電導線の間に位置する非電導層の部分を除去する工程とを含む、請求項８に記載の方法。
【請求項１０】
上記複数の磁性物質線の一部を除去した後、
複数の第２電導線の間の領域に、非電導材料を再充填する工程をさらに含む請求項９に記載の方法。
【請求項１１】
上記再充填の前に、
上記複数の第２電導線の上に、ライナーを蒸着する工程をさらに含む、請求項１０に記載の方法。
【請求項１２】
複数の第２電導線を形成する工程が、複数の第１電導線に直交するように複数の第２電導線を形成する工程を含む、請求項１に記載の方法。
【請求項１３】
基材上に磁性物質層を形成する工程と、
磁性物質層の上に金属硬質マスクを形成する工程と、
金属硬質マスクをパターン化する工程と、
金属硬質マスクをマスクとして用いることによって、磁性物質層の一部をエッチングする工程と、
磁性物質層の残余部分上に誘電層を形成する工程と、
化学的機械研磨によって、誘電層を平坦化する工程とを含み、
上記金属硬質マスクが、化学的機械研磨用のエッチング停止材として機能する、集積回路装置の形成方法。
【請求項１４】
上記金属硬質マスクを、複数の電導線を覆う磁性物質層の一部を露光するためにパターン化する、請求項１３に記載の方法。
【請求項１５】
上記平坦化された誘電層上に複数の電導線を形成する工程をさらに含む、請求項１３に記載の方法。
【請求項１６】
上記複数の銅線をマスクとして用いることによって、磁性物質層をエッチングする工程をさらに含む、請求項１５に記載の方法。
【請求項１７】
上記磁性物質が、ＰｔＭｎ，ＣｏＦｅ，Ｒｕ，Ａｌ２Ｏ３，ＮｉＦｅ，Ｎｉ，Ｃｏ、および、それらの化合物を含んだ群から選択される材料を含む、請求項１３に記載の方法。
【請求項１８】
上記金属硬質マスクが、Ｔａ，ＷおよびＴｉからなる群から選択される金属を含んだ材料を含む、請求項１３に記載の方法。
【請求項１９】
基材上に磁性物質層を形成する工程と、
上記磁性物質層の上に絶縁層を形成する工程と、
上記絶縁層に複数のトレンチを形成する工程と、
上記複数のトレンチに導体材料を充填することによって、複数の電導線を形成する工程と、
上記絶縁層の残余部分を除去する工程と、
上記電導線をマスクとして用いることによって、磁性物質層の部分を除去する工程とを含む、集積回路装置の形成方法。
【請求項２０】
上記電導線の間の領域を誘電性物質によって再充填する工程をさらに含む、請求項１９に記載の方法。
【請求項２１】
上記電導線の間の領域を再充填する前に、複数の電導線の上にライナーを形成する工程をさらに含む、請求項２０に記載の方法。
【請求項２２】
上記電導材料が銅を含み、
上記した電導線の間の領域を再充填する工程が、酸化物を蒸着する工程を含む、請求項２１に記載の方法。
【請求項２３】
絶縁層を形成する前に、上記磁性物質層をパターン化する工程をさらに含む、請求項１９に記載の方法。
【請求項２４】
複数の下部電導線を覆うように上記磁性物質層をパターン化する、請求項２３に記載の方法。
【請求項２５】
上記磁性物質層のパターン化が、
磁性物質層を蒸着する工程と、
磁性物質層の上に金属硬質マスクを形成する工程と、
金属硬質マスクをパターン化する工程と、
金属硬質マスクをマスクとして用いることによって、磁性物質層の一部を除去する工程とを含む、請求項２３に記載の方法。
【請求項２６】
上記磁性物質層の残余部分の上に、誘電層を形成する工程と、
化学的機械研磨を行うことによって、誘電層を平坦化する工程とをさらに含み、
上記金属硬質マスクが、化学的機械研磨におけるエッチング停止材として機能する、請求項２５に記載の方法。
【請求項２７】
上記磁性物質が、ＰｔＭｎ，ＣｏＦｅ，Ｒｕ，Ａｌ２Ｏ３，ＮｉＦｅ，Ｎｉ，Ｃｏ、および、それらの化合物からなる群から選択された材料を含む、請求項２３に記載の方法。
【発明の詳細な説明】
本特許は、仮特許出願番号６０／２６３，９９０（出願日：２００１年１月２４日）の出願日に関する特典（ｂｅｎｅｆｉｔ）を主張するものであり、この出願内容を含むものである。
【０００１】
〔発明の続する技術分野〕
本発明の好ましい実施形態は、通常、交点磁気記憶集積回路（ＩＣ）、特に、交点磁気記憶ＩＣ用の自己整合（ｓｅｌｆ−ａｌｉｇｎｅｄ）電導線に関するものである。
【０００２】
〔発明の背景〕
図１ａは、磁気記憶ＩＣ１０１を示す断面図である。この記憶ＩＣは、ＩＣのアレイ領域１０３に、複数の磁気記憶セルを含んでいる。各セルは、上部金属線１５０と下部金属線１４０との間に挟まれた磁気積層体（ｍａｇｎｅｔｉｃ ｓｔａｃｋ）１２０を含んでいる。上下の金属線は、直交して伸びており、レベル間誘電（ｉｎｔｅｒｌｅｖｅｌ ｄｉｅｌｅｃｔｒｉｃ）（ＩＬＤ）層１１０に埋設されている。また、上下の金属線は、記憶アレイのビット線およびワード線として機能する。セルは、ビット線とワード線との交差部位に位置している。
【０００３】
異なる記憶セル層の整合性は、基本原則が減少すると（ａｓ ｇｒｏｕｎｄ ｒｕｌｅｓ ｄｅｃｒｅａｓｅｓ）、より重要になる。例えば、層間の整合不良（ｍｉｓａｌｉｇｎｍｅｎｔｓ）によって、線間および／またはレベル間で電気的な短絡（ｅｌｅｃｔｒｉｃａｌ ｓｈｏｒｔｓ）が生じてしまう。
【０００４】
〔発明の概要〕
上記の説明から明らかなように、セル形成用の異なる層の整合不良を回避あるいは縮小する、磁気記憶セルの形成プロセスを提供することが望まれている。
【０００５】
第１の観点では、本発明は、磁気記憶装置の形成方法を提供する。複数の第１電導線（例えば、ビット線またはワード線）を、半導体の基材（製造工程にある製品；ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｗｏｒｋｐｉｅｃｅ）の上に形成する。複数の磁性物質線（ｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌ ｌｉｎｅ）のそれぞれを、複数の第１電導線のうちの対応する線上に形成する。複数の第２電導線を、半導体の基材上に形成する。これら複数の第２電導線は、第１電導線および磁性物質線上を横断するものである。これらの第２線は、ビット線あるいはワード線として機能できるものであり、磁性物質線の一部を除去する際にマスクとして使用される。
【０００６】
他の観点では、本発明は、集積回路装置の他の形成方法を提供する。この方法を、上述の第１方法と組み合わせてもよいし、そうしなくてもよい。この方法では、磁性物質層を基材上に形成し、金属硬質マスクを磁性物質層の上に形成する。この金属硬質マスクをパターン化して、磁性物質層の一部をエッチングするためのマスクとして使用する。また、誘電層を、磁性物質層の残余部分上に形成する。次に、誘電層を平坦化するために、化学的機械研磨（ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈ）を実施できる。金属硬質マスクは、化学的機械研磨でのエッチング停止材（ｅｔｃｈ ｓｔｏｐ）として機能できる。
【０００７】
さらに他の観点では、本発明は、上記方法のうちの１つあるいは両方と組み合わせできる他の方法を提供する。この方法を、単独で用いることもできる。この方法では、絶縁層を、磁性物質層の上に形成する。絶縁層に多数の溝（トレンチ）を形成し、これらのトレンチに導体材料を充填することによって、複数の電導線を形成する。次に、絶縁層の残余部分を除去する。これにより、電導線をマスクとして用いることによって、磁性物質層の一部を除去できる。
【０００８】
様々な観点から、本発明には、従来技術の方法以上に多数の利点がある。ある実施形態によっては、第１電導線１４０と第２電導線１５０との短絡を回避できるという利点がある。図１ｂにより、第２電導線１５０と磁気積層体１２０との整合不良によって第１電導線１４０と第２電導線１５０との間に電気短絡が生じてしまうという問題を回避できることを、明確に示せる。
【０００９】
本発明の観点には、Ｍ２とＭ３との短絡防止に必要な付加的なプロセス工程（積層体１２０間に絶縁層を形成するための、誘電性蒸着および平坦化といったプロセス工程）を回避できる、という利点もある。これにより、コストを削減でき、生産量も増大できる。
【００１０】
〔図面の簡単な説明〕
上記した本発明の特徴は、添付図面と関連させた以下の説明を検討することにより、より明瞭に理解される。図１は、既知の磁気記憶装置を示す断面図である。図２ａ，ｂ〜９ａ，ｂは、様々な加工段階にある磁気記憶装置の断面図である。
【００１１】
〔詳細な説明〕
ＣＵダマシン配線構造（ＣＵ ｄａｍａｓｃｅｎｅ ｂａｃｋ−ｅｎｄ−ｏｆ−ｌｉｎｅ ｓｔｒｕｃｔｕｒｅｓ）では、磁気抵抗ランダムアクセス記憶（ＭＲＡＭ）装置を製造するために、磁気金属積層体（ｍａｇｎｅｔｉｃ ｍｅｔａｌ ｓｔａｃｋｓ）を組み込むようになっている。この磁気積層体は、多くの異なる金属層と、全体の厚さが数１０ナノメートルである誘電層とを含んでいる。交点ＭＲＡＭ構造（ｃｒｏｓｓ−ｐｏｉｎｔ ＭＲＡＭ ｓｔｒｕｃｔｕｒｅｓ）に関して、磁気積層体は、２つの金属配線レベル（例えば、レベル間誘電体（ＩＬＤ）に組み込まれ、直交して延びている金属２（Ｍ２）および金属３（Ｍ３））の交点部位に位置している。磁気積層体は、Ｍ２およびＭ３配線レベルの下端および上端にそれぞれ連結されている。
【００１２】
様々な観点から、本発明は、磁気記憶装置を形成するための製造プロセスを改善するための様々な方法を提供する。この方法を、好ましい実施形態製造プロセスを示す図２〜図９を参照しながら説明する。
【００１３】
図２〜図９は、本発明の一実施形態に基づいた、磁気記憶集積回路（ＩＣ）１０１の製造工程を示す図である。図の番号に添えられたａおよびｂによって分類された各断面図は、互いに直交した図である。
【００１４】
図２ａおよび図２ｂに示すように、加工済の基板２０５を、図示したレベル間誘電（ＩＬＤ）層１１０ａとともに用意する。そして、第１方向に延びる第１電導線１４０を、ＩＬＤ層の中に形成する。この第１電導線１４０は、例えば、記憶アレイのワード線またはビット線となる。第１電導線については、通常、ＩＣの第２金属または電導レベル（Ｍ２）に配置する。また、下部金属レベル（Ｍ１）および回路素子（図示せず）を、ＩＬＤ層の下に形成する。
【００１５】
一実施形態では、各電導線１４０に、銅または銅合金を含ませている。また、タングステンおよびアルミニウムのような他の型の導体材料を、電導線（ｃｏｎｄｃｔｉｖｅ ｌｉｎｅ）を形成するために使用してもよい。この電導線については、従来のダマシン技術または反応性イオンエッチング（ＲＩＥ）技術を用いて形成できる。このような方法は、例えば、Ｓ．ＷｏｌｆおよびＲ．Ｔａｕｂｅｒ「ＶＬＳＩ世代のシリコン処理（Ｓｉｌｉｃｏｎ Ｐｒｏｃｅｓｓｉｎｇ ｆｏｒ ｔｈｅ ＶＬＳＩ Ｅｒａ）」（Ｌａｔｔｉｃｅ Ｐｒｅｓｓ、２０００年）、および、その参考文献に記載されている。あらゆる目的のために（ｆｏｒ ａｌｌ ｐｕｒｐｏｓｅｓ）、これらの文献の内容を本願に含めるものとする。電導線に、Ｔａ，ＴａＮ，ＴｉＮ，Ｗのライナー（ｌｉｎｅｒ）を含めてもよい。これらのライナーは、接着を促進し、これらの線を組み込んだ誘電体に金属が拡散してしまうことを防止する。
【００１６】
磁性層２２１については、誘電体１１０ａおよび電導線１４０の上に蒸着する。この磁性層２２１は、一実施形態では、ＰｔＭｎ，ＣｏＦｅ，Ｒｕ，Ａｌ２Ｏ３、および／または、ＮｉＦｅ等を含んでいる。また、他の型の磁性物質（Ｎｉ，Ｃｏおよび比率の異なる上記化合物）を使用してもよい。磁性層を、例えば物理気相成長法（ＰＶＤ）、蒸発脱水法（ｅｖａｐｏｒａｔｉｏｎ）、化学気相成長法（ＣＶＤ）、または、他の適切な技術によって蒸着する。
【００１７】
本発明の好ましい実施形態に従って、硬質マスク層２２５を、磁性層２２１の上に蒸着する。一実施形態では、硬質マスク層は、タンタル、タングステン、チタン、または、それらの化合物（例えば窒化タンタルまたは窒化チタン）を含んでいる。他の型の硬質マスク材料（例えばＰＥＣＶＤ酸化シリコン、窒化シリコン、炭化シリコン）を用いてもよい。
【００１８】
硬質マスク層２２５を、例えば、プラズマ助長（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ）ＣＶＤ（ＰＥＣＶＤ）を含んだ、物理気相成長法（ＰＶＤ）または化学気相成長法によって蒸着する。硬質マスク層２２５の厚さは、磁性層２２１をエッチングするための硬質マスクとして機能するには十分な厚さである。一実施形態では、硬質マスク層２２１は、約１０〜６０ｎｍであり、例えば、約２０〜４０ｎｍである。
【００１９】
図３ａおよび図３ｂに示すように、レジスト層３７０が、硬層マスク層２２１の上に形成され、開口部を形成するためのパターン化が施されている。レジストのパターン化には、マスク（図示せず）を介した露光源（ｅｘｐｏｓｕｒｅ ｓｏｕｒｃｅ）（図示せず）を用いてレジストを選択的に露光する工程が含まれている。次に、開口部を形成するために、レジスト３７０を現像し、レジストの露光部分または非露光部分（ポジ型レジストまたはネガ型レジストのいずれを使用するかによる）を除去する。一実施形態では、レジストのパターンは電導線１４０に応じたものとする。ポジ型レジストを用いる場合、能動装置アレイ領域（ａｃｔｉｖｅ ｄｅｖｉｃｅ ａｒｒａｙ ｒｅｇｉｏｎ）では、逆向きのＭ２パターン（ｒｅｖｅｒｓｅ Ｍ２ ｐａｔｔｅｒｎ）が用いられる。反対に、ネガ型レジストを使用する場合、Ｍ２マスクパターンが用いられる。
【００２０】
次に、エッチングによって、硬質マスク層２２５におけるレジスト層によって保護されない部分を除去する。エッチングは、例えば、反応性イオンエッチング（ＲＩＥ）を含んでいる。また、金属層をパターン化するために、他の方法（例えばウェットエッチングまたはイオンエッチング（ｉｏｎ ｍｉｌｌｉｎｇ））を使用してもよい。硬質マスク層２２５をパターン化した後、レジスト層３７０を除去する。
【００２１】
用途に応じて、レジスト層３７０を蒸着する前に、反射防止膜（ＡＲＣ）（図示せず）を硬質マスク層２２５の上に形成してもよい。ＡＲＣの使用は、露光源からの放射光の反射を減らしてリソグラフィー解像度（ｌｉｔｈｏｇｒａｐｈｉｃ ｒｅｓｏｌｕｔｉｏｎ）を高めるために有効である。ＡＲＣを用いる場合、硬質マスク層２２５をパターン化した後、ＡＲＣをレジスト層３７０とともに除去する。
【００２２】
図４ａおよび図４ｂに示すように、パターン化された硬質マスク層２２５は、磁性層２２１をパターン化するためのエッチングマスクとして機能する。この磁性層２２１を、例えばＲＩＥによってパターン化して、電導線１４０に接触する磁気積層体の行（ｒａｗｓ）または細片（ｓｔｒｉｐｓ）４２０を形成する。また、硬質マスク層２２５をパターン化するために、他の方法（例えばウェットエッチングまたはイオンエッチング）を使用してもよい。
【００２３】
図５ａおよび図５ｂに示すように、誘電層５２８を基板の上に蒸着し、磁気積層体２２１間の隙間を充填する。一実施形態では、この誘電層５２８は、窒化シリコン（例えばＳｉ３Ｎ４）を含んでいる。他の型の誘電層を代替的に使用してもよい。この好ましい実施形態では、厚さが約３０ｎｍ〜約１５０ｎｍ（好ましくは約５０ｎｍ〜約７０ｎｍ）のプラズマ助長ＣＶＤ窒化シリコン膜を、３５０℃未満の温度で蒸着する。
【００２４】
図６ａおよび６ｂに示すように、誘電層５２８を、例えば化学的機械研磨ＣＭＰによって平坦化する。ＣＭＰは、硬質マスク層２２５（例えばエッチング停止材）に対して選択的に行われ、これにより、磁気積層体の上端とほぼ面一となる、ほぼ平坦な表面を形成する。
【００２５】
図７ａおよび図７ｂに示すように、第２電導線１５０を、基板上のＩＬＤ１１０ａ上に形成し、酸化シリコン等の誘電層７１２によって絶縁する。また、他の誘電層（例えば絹（Ｓｉｌｋ）、多孔性の絹（ｐｏｒｏｕｓ ｓｉｌｋ）、水素シルセスキオキサン（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ；ＨＳＱ）、フッ化ガラス、または、フッ化酸化物のような、電導線１５０に対して選択的に除去できるもの）を用いてもよい。
【００２６】
通常、第２電導線１５０は、第３金属レベル（Ｍ３）中に配置されている。この電導線１５０については、銅、銅合金、または、ＷおよびＡｌのような他の種類の導体材料を用いて形成できる。一実施形態では、この電導線は、銅またはその合金を含んでいる。また、第２電導線１５０を、第１電導線１４０と同じ、または異なる材料によって形成してもよい。
【００２７】
第２電導線１５０は、第１電導線１４０と交差しており、ワード線またはビット線となる。好ましい実施形態では、第２電導線１５０は、第１電導線に対して直交して延びている。第２電導線１５０を、９０°以外の角度で第１電導線１４０と交差させることも有効である。
【００２８】
一実施形態では、第２電導線１５０を、従来のダマシン技術を用いて形成する。この技術について記載する。このプロセスは、酸化シリコン（例えばＳｉＯ２）等からなる誘電体層７１２を、例えばＣＶＤによって蒸着する工程を含んでいる。他の実施形態では、誘電層７１２は、その後に形成される銅線の酸化を防止するために、窒化シリコンを含んでいる。用途に応じて、他の型の誘電材料を用いてもよい。他の蒸着方法もまた有効である。
【００２９】
必要に応じて、誘電層７１２を平坦化し、平坦な表面を形成する。次に、この誘電層７１２をレジストマスク（図示せず）を用いてパターン化し、トレンチを形成する。トレンチを形成した後、レジストマスクを除去する。また、銅などの導体材料を蒸着し、トレンチを充填する。さらに、トレンチを区切るために、ＷおよびＡｌのような電導ライナー（ｃｏｎｄｕｃｔｉｖｅ ｌｉｎｅｒ；図示せず）を蒸着してもよい。また、ＣＭＰを用いて、余分な導体材料を除去し、誘電層７１２の表面を平坦化する。
【００３０】
さらに、燐化コバルト（ＣｏＰ）またはリン化コバルトタングステン（ＣｏＷＰ）層を、無電解メッキ蒸着によって導体材料１５０の上に蒸着する。このような方法は、例えば、米国特許番号５，６９５，８１０（Ｄｕｂｉｎ ｅｔ ａｌ）に記載されており、あらゆる目的のために、この文献の内容を本願に含めるものとする。また、ＣｏＰまたはＣｏＷＰ層の有利な点は、次のプロセスにおいて電導線１５０をエッチングマスクとして使用する場合に、侵食を減らせることである。
【００３１】
図８ａおよび図８ｂに示すように、例えばＲＩＥによって誘電層７１２を除去し、基板上に電導線１５０を残す。電導線１５０は、誘電層７２１の除去によって露光される、磁気積層体５２１の除去部分のためのエッチングマスクとして機能する。これにより、エッチングによって、電導線１５０を磁気積層体２２１上に自己整合的（ｓｅｌｆ−ａｌｉｇｅｎｄ）に形成でき、従って、整合不良の問題を抑制できる。
【００３２】
他のアプローチとして、ここでは、Ａｌを、図７および図８の金属線１５０として使用できる。ダマシンプロセスに代わって、Ａｌ積層体を、図６に示した２２５の表面に蒸着する。一実施形態では、Ａｌ積層体は、ＴｉおよびＴｉＮ障壁（ｂａｒｒｉｅｒ）および／またはＴｉＮキャップ層（ｃａｐ ｌａｙｅｒ）を含んでいる。この積層体の蒸着については、ＰＶＤによって実施できる。次に、Ａｌ積層体をリソグラフィーによってパターン化し、その後、ＲＩＥによって、図８に示したものと同じプロセスを用いて、磁気積層体と同様にＡｌ積層体にもパターンを転写する。
【００３３】
図９ａおよび図９ｂに示すように、誘電ライナー（ｄｉｅｌｅｃｔｒｉｃ ｌｉｎｅｒ）９５２を基板に蒸着し、電導線１５０を区切っている。このライナー９５２は、例えば窒化シリコンを含んでいる。他の実施形態では、上記の誘電体を、ＨＳＱ，絹，多孔性の絹のような低誘電率の誘電体（ｌｏｗ ｋ ｄｉｅｌｅｃｔｒｉｃ）としてもよいし、あるいは、隙間の少ない充填材料（ｐｏｏｒ ｇａｐ ｆｉｌｌｉｎｇ ｍａｔｅｒｉａｌｓ）を用いることによってエアギャップ（ａｉｒ ｇａｐｓ）とともに形成してもよい。
【００３４】
一実施形態では、ライナー層（ｌｉｎｅｒ ｌａｙｅｒ）９５２を、ＰＥＣＶＤによって蒸着する。また、ライナー層を蒸着するための他の方法もまた有効である。このライナー層は、後に形成される酸化シリコンＩＬＤ層１１０ｂによる銅線１５０の酸化を防止する。通常、ライナー線９５２は、約２〜３０ｎｍであり、好ましくは約５〜１５ｎｍである。また、窒化シリコンＩＬＤ層または銅以外の導体材料を用いる場合には、窒化物ライナーは不要である。
【００３５】
図示していないが、これらのプロセスは、ＭＲＡＭ ＩＣの処理を完了するまで続く。これらの付加的な工程については、本発明の説明を簡略化するために省略する。
【００３６】
本発明を、例証となる実施形態を参照しながら記載してきたが、この記載は、限定的な意味で解釈されることを意図していない。当業者は、この記載を参照することによって、本発明の他の実施形態と同様に、例証となる実施形態と組み合わせた様々な変型例を明確に理解できるであろう。したがって、特許請求の範囲は、そのような全ての変型例または実施形態を含んでいる。
【図面の簡単な説明】
【図１ａ】
既知の磁気記憶装置を示す断面図である。
【図１ｂ】
既知の磁気記憶装置を示す断面図である。
【図２ａ】
様々な加工段階にある磁気記憶装置の断面図である。
【図２ｂ】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図３ａ】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図３ｂ】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図４ａ】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図４ｂ】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図５ａ】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図５ｂ】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図６ａ】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図６ｂ】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図７ａ】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図７ｂ】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図８ａ】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図８ｂ】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図９ａ】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図９ｂ】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【国際公開パンフレット】
2005504430.tif 000003
2005504430.tif 000004
2005504430.tif 000005
2005504430.tif 000006
2005504430.tif 000007
2005504430.tif 000008
2005504430.tif 000009
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2005504430.tif 000011
2005504430.tif 000012
2005504430.tif 000013
2005504430.tif 000014
2005504430.tif 000015
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2005504430.tif 000017
2005504430.tif 000018
【国際公開パンフレット（コレクトバージョン）】
2005504430.tif 000019
【国際公開パンフレット（コレクトバージョン）】
2005504430.tif 000020
【国際調査報告】
2005504430.tif 000021
2005504430.tif 000022
2005504430.tif 000023