(57)【要約】ソース抵抗または正電圧をフラッシュメモリセルのソースに接続し、負のバイアス電圧がフラッシュメモリセルの基板またはｐウェルに接続して、フラッシュメモリセルのプログラムおよび／またはAPDE（オートマティック・プログラム・ディスターブ・アフター・イレース）動作の際の効率を改善する。さらに、フラッシュメモリデバイスのプログラムのためのシステムおよび方法において、複数のフラッシュメモリセルからなるアレイうちの１つのフラッシュメモリセルがプログラムのために選択される。選択されたフラッシュメモリセルのコントロールゲートにコントロールゲートプログラム電圧が印加され、選択されたフラッシュメモリセルのドレインに、選択されたフラッシュメモリセルのドレインが接続された共通ビット線端子を介してビット線プログラム電圧が印加される。APDE動作を実行させるためのシステムおよび方法において、複数のフラッシュメモリセルからなるアレイうちのフラッシュメモリセルの１列が消去修正のために選択される。ビット線APDE電圧が、選択されたフラッシュメモリセルの列に対応する共通ビット線端子に印加される。コントロールゲートAPDE電圧が選択されたフラッシュメモリセルの列のなかの各フラッシュメモリセルのそれぞれのコントロールゲートに印加される。あるいは、ソースが各フラッシュメモリセルのコントロールゲートにセルフバイアス構成で結合され、それによってコントロールゲートAPDE電圧は選択されたフラッシュメモリセルの列のなかの各フラッシュメモリセルのそれぞれのコントロールゲートには印加されない。
2005505874.tif 000002
【特許請求の範囲】
【請求項１】
行と列とに形成された複数のフラッシュメモリセルのアレイを含むフラッシュメモリデバイスをプログラムするための方法であって、各フラッシュメモリセルは行と列との交差点のそれぞれに配置されており、コントロールゲートと、基板上に形成されたフローティングゲートとを有し、前記基板内に形成されたソースとドレインとを有し、列内のフラッシュメモリセルのドレインはそれぞれ互いに接続されて共通ビット線端子とされ、列内のフラッシュメモリセルのソースはぞれぞれ接続されて共通ソース端子とされ、列内のフラッシュメモリセルの基板はそれぞれ接続されて共通基板端子とされる方法は、
前記複数のフラッシュメモリセルのアレイのなかからプログラム対象のフラッシュメモリセルを選択する処理と、
前記選択されたフラッシュメモリセルのコントロールゲートにコントロールゲートプログラム電圧を印加する処理と、
前記選択されたフラッシュメモリセルのドレインに、そのフラッシュメモリセルのドレインが接続された前記共通ビット線端子を介してビット線プログラム電圧を印加する処理と、
前記選択されたフラッシュメモリセルのソースが接続された前記共通ソース端子にソース抵抗を結合させる処理と、
負電圧の基板プログラム電圧を前記選択されたフラッシュメモリセルの基板に印加する処理を含む方法。
【請求項２】
前記フラッシュメモリセルは、Ｎチャンネル電界効果トランジスタを含み、前記選択されたフラッシュメモリセルの基板に印加される前記基板プログラム電圧はおおよそ−３から−０．５ボルトの範囲であり、前記選択されたフラッシュメモリセルのコントロールゲートに印加される前記コントロールゲートプログラム電圧はおおよそ７から１０ボルトの範囲にあり、前記選択されたフラッシュメモリセルのドレインが接続された共通ビット線端子に印加されるビット線プログラム電圧おおよそ４から６ボルトの範囲であり、前記選択されたフラッシュメモリセルのコントロールゲートに印加されるコントロールゲートプログラム電圧はおおよそ０．５から６．０ボルトの範囲であり、前記選択されたフラッシュメモリセルのドレインが接続された共通ビット線端子に印加されるビット線プログラム電圧はおおよそ４から６．０ボルトの範囲であり、前記ソース抵抗はおおよそ２キロオームからおおよそ５０キロオームの抵抗値を持つ、請求項１記載の方法。
【請求項３】
行と列とに形成された複数のフラッシュメモリセルのアレイを含むフラッシュメモリデバイスをプログラムするためのシステムであって、各フラッシュメモリセルは行と列との交差点のそれぞれに配置されており、コントロールゲートと、基板上に形成されたフローティングゲートとを有し、前記基板内に形成されたソースとドレインとを有し、列内のフラッシュメモリセルのドレインはそれぞれ互いに接続されて共通ビット線端子とされ、列内のフラッシュメモリセルのソースはぞれぞれ接続されて共通ソース端子とされ、列内のフラッシュメモリセルの基板はそれぞれ接続されて共通基板端子とされ、
前記複数のフラッシュメモリセルのアレイのなかからプログラム対象のフラッシュメモリセルを選択する手段と、
前記選択されたフラッシュメモリセルのコントロールゲートにコントロールゲートプログラム電圧を供給するコントロールゲート電圧源と、
前記選択されたフラッシュメモリセルのドレインに、そのフラッシュメモリセルのドレインが接続された前記共通ビット線端子を介して、印加されるビット線プログラム電圧を供給するビット線電圧源と、
前記選択されたフラッシュメモリセルのソースが接続された前記共通ソース端子に結合されるソース抵抗と、
前記選択されたフラッシュメモリセルの基板に印加される、負電圧の基板プログラム電圧を供給する基板電圧源とを備えるシステム。
【請求項４】
行と列とに形成された複数のフラッシュメモリセルのアレイを含むフラッシュメモリデバイスにおいてAPDE（消去後の自動プログラム妨害）プロセスを実行するための方法であって、各フラッシュメモリセルは行と列との交差点のそれぞれに配置されており、コントロールゲートと、基板上に形成されたフローティングゲートとを有し、前記基板内に形成されたソースとドレインとを有し、列内のフラッシュメモリセルのドレインはそれぞれ互いに接続されて共通ビット線端子とされ、列内のフラッシュメモリセルのソースはぞれぞれ接続されて共通ソース端子とされ、列内のフラッシュメモリセルの基板はそれぞれ接続されて共通基板端子とされる方法は、
A.前記複数のフラッシュメモリセルのアレイのなかから消去修正対象のフラッシュメモリの列を選択する処理と、
B.前記選択されたフラッシュメモリセルの列の各フラッシュメモリセルのコントロールゲートにそれぞれコントロールゲートAPDE電圧を印加する処理と、
C.前記選択されたフラッシュメモリセルの列に対応する共通ビット線端子にビット線APDE電圧を印可する処理と、
D.前記選択されたフラッシュメモリセルの列に対応する共通ソース端子にソース抵抗を結合させる処理と、
E.負電圧の基板APDE電圧を前記選択されたフラッシュメモリセルの列に対応する共通基板端子に印加する処理とを含む方法。
【請求項５】
前記フラッシュメモリセルは、Ｎチャンネル電界効果トランジスタを含み、前記選択されたフラッシュメモリセルの列に対応する共通基板端子に印加される前記基板APDE電圧はおおよそ−３から−０．５ボルトの範囲であり、前記選択されたフラッシュメモリセルの列の各フラッシュメモリセルのコントロールゲートにそれぞれ印加される前記コントロールゲートAPDE電圧はおおよそ０．５ボルトであり、前記選択されたフラッシュメモリセルの列に対応する共通ビット線端子に印加されるビット線APDE電圧おおよそ４から６ボルトの範囲であり、前記ソース抵抗はおおよそ２キロオームから５０キロオームの範囲内の抵抗値を持つ、請求項４記載の方法。
【請求項６】
行と列とに形成された複数のフラッシュメモリセルのアレイを含むフラッシュメモリデバイスにおいてAPDE（消去後の自動プログラム妨害）プロセスを実行するためのシステムであって、各フラッシュメモリセルは行と列との交差点のそれぞれに配置されており、コントロールゲートと、基板上に形成されたフローティングゲートとを有し、前記基板内に形成されたソースとドレインとを有し、列内のフラッシュメモリセルのドレインはそれぞれ互いに接続されて共通ビット線端子とされ、列内のフラッシュメモリセルのソースはぞれぞれ接続されて共通ソース端子とされ、列内のフラッシュメモリセルの基板はそれぞれ接続されて共通基板端子とされ、
前記複数のフラッシュメモリセルのアレイのなかから消去修正対象のフラッシュメモリの列を選択するための手段と、
前記選択されたフラッシュメモリセルの列の各フラッシュメモリセルのコントロールゲートにそれぞれ印加されるAPDE電圧を供給するためのコントロールゲート電圧源と、
前記選択されたフラッシュメモリセルの列に対応する共通ビット線端子に印可されるビット線APDE電圧を供給するためのビット線電圧源と、
前記選択されたフラッシュメモリセルの列に対応する共通ソース端子に結合されたソース抵抗と、
前記選択されたフラッシュメモリセルの列に対応する共通基板端子に印加される負電圧の基板APDE電圧を供給するための基板電圧源とを備えるシステム。
【請求項７】
行と列とに形成された複数のフラッシュメモリセルのアレイを含むフラッシュメモリデバイスにおいてAPDE（消去後の自動プログラム妨害）プロセスを実行するための方法であって、各フラッシュメモリセルは行と列との交差点のそれぞれに配置されており、コントロールゲートと、基板上に形成されたフローティングゲートとを有し、前記基板内に形成されたソースとドレインとを有し、列内のフラッシュメモリセルのドレインはそれぞれ互いに接続されて共通ビット線端子とされ、列内のフラッシュメモリセルのソースはぞれぞれ接続されて共通ソース端子とされ、列内のフラッシュメモリセルの基板はそれぞれ接続されて共通基板端子とされる方法は、
A.前記複数のフラッシュメモリセルのアレイのなかから消去修正対象のフラッシュメモリセルの列を選択する処理と、
B.前記選択されたフラッシュメモリセルの列の各フラッシュメモリセルのコントロールゲートにそれぞれコントロールゲートAPDE電圧を印加する処理と、
C.前記選択されたフラッシュメモリセルの列に対応する共通ビット線端子にビット線APDE電圧を印可する処理と、
D.前記選択されたフラッシュメモリセルの列に対応する共通ソース端子に、正電圧であるソースAPDE電圧を印可する処理と、
E.負電圧の基板APDE電圧を前記選択されたフラッシュメモリセルの列に対応する共通基板端子に印加する処理とを含む方法。
【請求項８】
前記フラッシュメモリセルは、Ｎチャンネル電界効果トランジスタを含み、前記選択されたフラッシュメモリセルの列に対応する共通基板端子に印加される前記基板APDE電圧はおおよそ−３から−０．５ボルトの範囲であり、前記選択されたフラッシュメモリセルの列の各フラッシュメモリセルのコントロールゲートにそれぞれ印加される前記コントロールゲートAPDE電圧はおおよそ０．５ボルトであり、前記選択されたフラッシュメモリセルの列に対応する共通ビット線端子に印加されるビット線APDE電圧おおよそ４から６ボルトの範囲であり、前記選択されたフラッシュメモリの列に対応する共通ソース端子に印加されるソースAPDE電圧はおおよそ０．５から２ボルトの範囲にある、請求項７記載の方法。
【請求項９】
行と列とに形成された複数のフラッシュメモリセルのアレイを含むフラッシュメモリデバイスにおいてAPDE（消去後の自動プログラム妨害）プロセスを実行するためのシステムであって、各フラッシュメモリセルは行と列との交差点のそれぞれに配置されており、コントロールゲートと、基板上に形成されたフローティングゲートとを有し、前記基板内に形成されたソースとドレインとを有し、列内のフラッシュメモリセルのドレインはそれぞれ互いに接続されて共通ビット線端子とされ、列内のフラッシュメモリセルのソースはぞれぞれ接続されて共通ソース端子とされ、列内のフラッシュメモリセルの基板はそれぞれ接続されて共通基板端子とされ、
前記複数のフラッシュメモリセルのアレイのなかから消去修正対象のフラッシュメモリの列を選択するための手段と、
前記選択されたフラッシュメモリセルの列の各フラッシュメモリセルのコントロールゲートにそれぞれ印加されるAPDE電圧を供給するためのコントロールゲート電圧源と、
前記選択されたフラッシュメモリセルの列に対応する共通ビット線端子に印加されるビット線APDE電圧を供給するためのビット線電圧源と、
前記選択されたフラッシュメモリセルの列に対応する共通ソース端子に印加される正電圧であるソースAPDE電圧を供給するためのソース電圧源と、
前記選択されたフラッシュメモリセルの列に対応する共通基板端子に印加される負電圧の基板APDE電圧を供給するための基板電圧源とを備えるシステム。
【請求項１０】
前記フラッシュメモリセルは、Ｎチャンネル電界効果トランジスタを含み、前記選択されたフラッシュメモリセルの列に対応する共通基板端子に印加される前記基板APDE電圧はおおよそ−３から−０．５ボルトの範囲であり、前記選択されたフラッシュメモリセルの列の各フラッシュメモリセルのコントロールゲートにそれぞれ印加される前記コントロールゲートAPDE電圧はおおよそ０．５ボルトであり、前記選択されたフラッシュメモリセルの列に対応する共通ビット線端子に印加されるビット線APDE電圧おおよそ４から６ボルトの範囲であり、前記選択されたフラッシュメモリの列に対応する共通ソース端子に印加されるソースAPDE電圧はおおよそ０．５から２ボルトの範囲にある、請求項９記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に電気的な消去およびプログラムが可能な記憶装置のフラッシュメモリセルに関し、さらに詳しくは抵抗がソースに結合され、または正電圧がソースに接続され、基板またはｐウェルに負電圧が接続され、APDE（オートマティック・プログラム・ディスターブ・アフター・イレース／Automatic Program Disturb after Erase、消去後の自動プログラム妨害）プロセスまたはプログラムプロセスにおける効率を向上させるフラッシュメモリセルのアレイに関する。
【背景技術】
【０００２】
プログラム可能なメモリセルの一種として、一般にフラッシュメモリセルと呼ばれるものがある。あるタイプのフラッシュメモリセル構造は、シリコン基板にソースおよびドレインが形成されている。他のタイプのフラッシュメモリセル構造では、シリコン基板に形成されたウェルのなかにソースおよびドレインが形成されている。フラッシュメモリセルはシリコン基板上に形成された、スタックゲート構造を含む。このスタックゲート構造の下部のシリコン基板の領域は、フラッシュメモリセルのチャネル領域と呼ばれる。
【０００３】
フラッシュメモリセルのスタックゲート構造は、酸化物層で分離された２つのポリシリコンの構造体を含む。ポリシリコンの構造体のうちの１つはフローティングゲートとして機能し、もう１つの構造体はフラッシュメモリセルのコントロールゲートとして機能する。フローティングゲートをシリコン基板から分離する酸化物層は、通常トンネル酸化膜と呼ばれる。
【０００４】
フラッシュメモリセルのプログラム動作では、比較的大きな定常電圧をフラッシュメモリのドレインに印加しつつ、コントロールゲートにさらに大きな電圧を印加する。そのようなプログラム動作においては、フラッシュメモリセルのソースおよびｐウェルまたは基板は、コントロールゲートおよびドレインに印加される電圧との関係では接地電位またはおおよそ接地電位に保たれる。
【０００５】
ドレインとソースの間に与えられるこのような比較的高い電圧によって、電子はソースからドレインへチャネル領域を通って流れる。ソースとドレインとの間を流れる電子はドレイン近傍において比較的高い運動エネルギーレベルに到達する。さらに、コントロールゲートに与えられる比較的高い一定電圧がフローティングゲートの電位をプログラム動作の最初の段階において高いレベルにまで引き上げ、プログラム中のセルには比較的大きなプログラム電流が流れる。このような状態において、十分に高い運動エネルギーを持つチャネル領域内の電子はトンネル酸化膜を通ってフローティングゲートに移動する。この現象は、ホットキャリアプログラムまたはホットキャリア注入（インジェクション）と呼ばれる。フローティングゲートに十分な数の電子が注入され、フラッシュメモリセルにおいて所望のスレッショルド電圧（しきい(閾)値電圧）が得られると、プログラム動作は成功したことになる。スレッショルド電圧とは、フラッシュメモリセルの読出し動作において、チャネル領域を導通状態にするためにフラッシュメモリセルのコントロールゲートに印加する必要がある電圧のことである。プログラム動作に必要な時間は、電子がフローティングゲートに注入される速度に依存する。注入の速度が遅くなればなるほど、所望のスレッショルド電圧に到達するまでにかかるプログラム時間が長くなることは理解できるであろう。
【０００６】
マイクロエレクトロニクス・フラッシュまたはブロック消去・電気的消去可能PROM（プログラマブル・リードオンリー・メモリ）、すなわちフラッシュEEPROMは、独立してプログラムおよび読出しが可能なセルアレイを有する。各セルのサイズ、すなわちメモリの大きさは、セルを個別に消去可能にするための選択トランジスタを省くことで、小さくなる。その結果、すべてのセルは１つのブロックとして消去しなければならない。
このタイプのフラッシュメモリデバイスは、独立した金属酸化膜半導体（MOS）電界効果トランジスタ（FET）メモリセルを含む。FETはぞれぞれソース、ドレイン、フローティングゲートおよびコントロールゲートを有し、それらにはセルをバイナリ１または０にプログラムし、セルからの読み込みを行い、すべてのセルを１ブロックとして消去するための様々な電圧が印加される。
【０００７】
これらのセルは、複数の行（ロー）と複数の列（コラム）とからなるアレイの形に接続される。行中のセルのコントロールゲートは対応するワード線に接続され、列中のセルのドレインは対応するビット線に接続されている。セルのソースは互いに接続される。この配置は、NOR型のメモリ構造として知られている。
【０００８】
セルのプログラムは次のように電圧を印加することで行われる。一般に、８から１０ボルトの範囲の電圧をコントロールゲートに、４から５．５ボルトの範囲の電圧をドレインにそれぞれ印加し、ソースは接地電位に、基板またはｐウェルも接地電位に接続される。すでに説明したように、これらの電圧によって、ホットエレクトロンがドレイン空乏領域からフローティングゲートに注入される。プログラム電圧をかけるのをやめると、注入された電子はフローティングゲートに捕らえられ、そこに負の電圧を生じさせて、おおよそ４ボルトを越える値にまでセルのスレッショルド電圧を増加させる。
【０００９】
チャネルホットエレクトロンプログラムにおいては、ドレイン接合の近傍の高い横方向の電界で生成されたホットエレクトロンがフローティングゲートに注入される。すでに説明したように、チャネルホットエレクトロン動作のための一般的な動作電圧は、VD=4.0-5.5V,VG=8-10V,VSはおおよそ０ＶおよびVSUBはおおよそ０Ｖである。ショートチャネルNOR型フラッシュメモリアレイをチャネルホットエレクトロンプログラムする場合の限界の１つに、ビット線に高いドレイン電圧を印加したときに同じビット線を共有する選択されていないセルが電流漏れを起す（リーク）ことである。この漏れ電流Idは、ショートチャネルデバイス（チャネル長が短いデバイス）におけるショートチャネル効果（DIBL, Drain induced barrier lowering）に起因するものである。選択されていないセルからの大きな漏れ電流とプログラムされる選択されたセルからの大きなプログラム電流との組み合わせによって、プログラム動作時の合計プログラム電流が受け入れ難いほど大きくなってしまう。
【００１０】
従って、プログラムされる選択されたビットのプログラム速度を犠牲にすることなく、選択されていないセルの漏れ電流を減少させ、またはなくすことのできるプログラム方法が必要とされている。
フラッシュメモリセルのプログラムまたは消去動作においては、電荷担体がフラッシュメモリセルのフローティングゲート構造体に注入され、またはそこからトンネル放出される。フローティングゲート構造体の中の電荷担体の量の変化が、フラッシュメモリセルのスレッショルド電圧を変化させる。このことはフラッシュメモリ技術の当業者であればよく理解していることである。例えば、Ｎチャネルフラッシュメモリセルのフローティングゲート構造体に注入される電荷担体が電子であるときには、スレッショルド電圧は増加する。あるいは、フローティングゲート構造体からトンネル放出される電荷担体が電子であるときには、スレッショルド電圧は減少する。これら２つの状態はフラッシュメモリセルにデジタル情報を記憶させるための２ステートとして用いられる。このことは、電気分野の当業者には知られていることである。
【００１１】
フラッシュメモリセルのアレイのなかのフラッシュメモリセル群を消去する際には、電子のような電荷担体を各フラッシュメモリセルのフローティングゲート構造体から引き抜いて、各フラッシュメモリセルのスレッショルド電圧を減少させる。一般的には、この消去プロセスにおいて、アレイ中の各フラッシュメモリセルの端子にバイアス電圧を印加する。しかしながら、フラッシュメモリセルの構造のばらつきによって、消去プロセス後においてフラッシュメモリセルのアレイ内でスレッショルド電圧にばらつきが生じることは、フラッシュメモリ技術の当業者に知られていることである。従って、アレイ中のいくつかの「過消去された」フラッシュメモリセルは望ましい電圧よりも低いスレッショルド電圧を持つようになる。低いスレッショルド電圧を持つフラッシュメモリセルは、大きな漏れ電流を生じさせることから望ましくない。
消去後の自動プログラム妨害（Automatic Program Disturb after Erase，以下APDEという ）プロセスは、そのような過消去されたフラッシュメモリセルを修正するプロセスとして、フラッシュメモリ技術の当業者に知られている。APDEプロセスにおいて、消去プロセス後に、十分な量の、電子のような電荷担体がアレイの各フラッシュメモリセルのフローティングゲート構造体に再注入され、過消去されたフラッシュメモリセルのスレッショルド電圧を回復させる。
【００１２】
５１２行からなるフラッシュメモリセルアレイの一列の回路図を図１１に示す。第１フラッシュメモリセル２５２は、５１２個のフラッシュメモリセルから構成される一列中のひとつのフラッシュメモリセルを示し、第２フラッシュメモリセル２５４は、５１２個のフラッシュメモリセルの列において並列に接続された他の５１１個のフラッシュメモリセルを示す。抵抗２５８は、フラッシュメモリセルの列のビット線とドレイン端子との間に結合されたパストランジスタの実効抵抗を示す。ソース抵抗２６０は、フラッシュメモリセルのソースに結合される。列の各フラッシュメモリセルのソース端子は互いに接続されるとともに、それぞれのソース抵抗に接続される。
APDEプロセスにおいて、ビット線電圧源２６２から供給されるおおよそ５ボルトのビット線APDE電圧が、列内の５１２個のフラッシュメモリセルの各ドレイン端子に結合されたビット線に印加される。さらに、コントロールゲート電圧源２６４から供給されるおおよそ０．５ボルトのコントロールゲートAPDE電圧が、列内の５１２個のフラッシュメモリセルの各コントロールゲート端子に印加される。さらに、APDEプロセスのために、ソース抵抗２６０が、各フラッシュメモリセルのソースと接地ノード２５６との間に結合される。さらに、従来技術においては、列内の５１２個のフラッシュメモリセルの基板またはｐウェル端子は、APDEプロセスの間、おおよそ０ボルトを持つ接地ノード２５６に結合されている。フラッシュメモリセルがＮチャネルフラッシュメモリセルから構成されるとき、基板はＰ型のドーパントによってドープされたｐウェルである。
【００１３】
図１１では、５１２個のフラッシュメモリセルからなる列内の各フラッシュメモリセルのスレッショルド電圧を上げるために、各フラッシュメモリセルのフローティングゲート構造体に電子のような電荷担体を特定量注入するように、５１２個のフラッシュメモリセルからなる列にそれらのバイアス電圧を所定時間印加する。これらのバイアス電圧を印加する時間が長ければ長いほど、各フラッシュメモリセルのスレッショルド電圧はより高くなる。各フラッシュメモリセルのスレッショルド電圧が高くなればなるほど、各フラッシュメモリセルにおける漏れ電流は小さくなる。APDEプロセスにおいて、上記のバイアス電圧を印加する時間のことを、フラッシュメモリの技術分野では「APD」時間と呼んでいる。
【００１４】
図１１では、第１フラッシュメモリセル２５２は５１２個のフラッシュメモリセルからなる列のうちの１つのフラッシュメモリセルを表し、このフラッシュメモリセルは最も短い時間で望ましいスレッショルド電圧に到達するために、スレッショルド電圧の上昇速度が最も速いセルである。フラッシュメモリセル２５２が望ましいスレッショルド電圧に到達するのにかかる時間は、フラッシュメモリセルの列内の５１１個のフラッシュメモリセル２５４の漏れ電流Ileakによって影響を受ける。
この漏れ電流はフラッシュメモリセルのドレインおよびソース端子に接続された抵抗２５８および２６０を流れ、フラッシュメモリセルのドレインおよびソース端子間の電圧が低下するので、この漏れ電流は好ましくない。ドレインおよびソース端子間の電圧低下により、フラッシュメモリセルのフローティングゲート構造体への電荷担体の注入速度が遅くなるので、APDEプロセスの効率が低くなってしまう。
【００１５】
漏れ電流Ileakのレベルは、ショートチャネル効果（DIBL）のため、数百ナノメータのチャネル長を持つ縮小スケールのフラッシュメモリセルにとっては特に深刻である。例えば、各フラッシュメモリセルのチャネル長がおおよそ0.22Fmであるとき、フラッシュメモリのドレインにおけるDIBL電圧変化はおおよそ0.6ボルトよりも大きい可能性がある。小型のフラッシュメモリセルにおける高い漏れ電流Ileakの問題にもかかわらず、フラッシュメモリセルの寸法をより小さくして、速度を向上させ、専有するICの領域を小さくすることが望ましいことは、フラッシュメモリ技術分野の当業者に既知である。
【００１６】
より長い時間（すなわち高いAPD時間）APDEプロセスのバイアス電圧を印加することで、フラッシュメモリセルの列の平均スレッショルド電圧を確実に高くして、漏れ電流を最小化する。APDEプロセスの各サイクルにおいて所定のAPD時間を用いることにより、フラッシュメモリセルの列を流れる漏れ電流を許容可能なほどに低レベルにすることができる。しかしながら、APD時間を高くすることで、フラッシュメモリアレイの消去サイクルを遅くしてしまうという欠点がある。したがって、APDEプロセスにおいてフラッシュメモリセルの列を流れる漏れ電流を許容可能な低レベルに抑えるための、APD時間を最小にする技術が求められている。
【発明の開示】
【００１７】
従って、本発明の一態様において、ソース抵抗または正電圧がフラッシュメモリセルのソースに接続され、フラッシュメモリセルの基板またはｐウェルに負のバイアス電圧が印加されて、プログラム時および／またはAPDEプロセスの際の効率を向上させる。
【００１８】
本発明の一実施形態において、複数のフラッシュメモリセルのアレイは行と列とに形成され、各フラッシュメモリセルは行と列との交差点のそれぞれに配置される。各フラッシュメモリセルは、コントロールゲートと、基板上に形成されたフローティングゲートとを有し、前記基板内に形成されたソースとドレインとを有する。列内のフラッシュメモリセルのドレインはそれぞれ互いに接続されて共通ビット線端子とされる。また、列内のフラッシュメモリセルのソースはぞれぞれ接続されて共通ソース端子とされる。さらに、列内のフラッシュメモリセルの基板はそれぞれ接続されて共通基板端子とされる。
【００１９】
前記フラッシュメモリデバイスをプログラムするためのシステムおよび方法において、複数のフラッシュメモリセルのアレイのなかからプログラム対象のフラッシュメモリセルを選択する。選択されたフラッシュメモリセルのコントロールゲートにコントロールゲートプログラム電圧を印加する。選択されたフラッシュメモリセルのドレインに、そのフラッシュメモリセルのドレインが接続された共通ビット線端子を介してビット線プログラム電圧を印可する。選択されたフラッシュメモリセルのソースが接続された共通ソース端子にソース抵抗を結合させる。負電圧の基板プログラム電圧を選択されたフラッシュメモリセルの基板またはｐウェルに印加する。
【００２０】
前記フラッシュメモリセルがＮチャンネル電界効果トランジスタを含み、前記選択されたフラッシュメモリセルの基板に印加される前記基板プログラム電圧がおおよそ−３から−０．５ボルトの範囲であり、前記ソース抵抗はおおよそ２キロオームからおおよそ５０キロオームの間の抵抗値を持ち、前記ドレイン電圧はおおよそ４．０ボルト以上である本発明の一実施形態において、本発明は特に効果的に用いられる。
【００２１】
本発明の他の実施形態によるフラッシュメモリデバイスにおいてAPDEプロセスを実行するためのシステムおよび方法において、複数のフラッシュメモリセルのアレイのなかから消去修正対象のフラッシュメモリの列を選択する。選択されたフラッシュメモリセルの列の各フラッシュメモリセルのコントロールゲートにそれぞれコントロールゲートAPDE電圧を印加する。選択されたフラッシュメモリセルの列に対応する共通ビット線端子にビット線APDE電圧を印可する。選択されたフラッシュメモリセルの列に対応する共通ソース端子にソース抵抗を結合させる。負電圧の基板APDE電圧を選択されたフラッシュメモリセルの列に対応する共通基板端子またはｐウェルに印加する。
【００２２】
本発明のさらに他の実施形態によるフラッシュメモリデバイスにおいてAPDEプロセスを実行するための他のシステムおよび方法において、複数のフラッシュメモリセルのアレイのなかから消去修正対象のフラッシュメモリの列を選択する。選択されたフラッシュメモリセルの列の各フラッシュメモリセルのコントロールゲートにそれぞれコントロールゲートAPDE電圧を印加する。選択されたフラッシュメモリセルの列に対応する共通ビット線端子にビット線APDE電圧を印可する。選択されたフラッシュメモリセルの列に対応する共通ソース端子に正電圧を結合させる。負電圧の基板APDE電圧を選択されたフラッシュメモリセルの列に対応する共通基板端子またはｐウェルに印加する。
【００２３】
APDEプロセスにおいてソースが各フラッシュメモリセルのコントロールゲートに自己（セルフ）バイアス構成で接続され、それによりコントロールゲートAPDE電圧は選択されたフラッシュメモリセルの列の各フラッシュメモリセルのコントロールゲートには印加されない、本発明の一実施形態において、本発明は特に効果的に用いられる。
【００２４】
上述のようにして、ソース抵抗で生じる電圧またはフラッシュメモリセルソースに印加されるソース電圧は、プログラム時またはAPDEプロセスの際に、フラッシュメモリセルの列を流れる漏れ電流を最小化する。一方、基板またはｐウェルの負電圧が、フラッシュメモリセルの列のチャネルの横方向の電界をエンハンスして、プログラム時またはAPDEプロセスの際のフラッシュメモリセルの速度性能を向上させる。
これらのおよびその他の本発明の特徴および利点は、添付の図面とともに、以下の本発明の詳細な説明を参照することでよりよく理解されるであろう。参照図面は、説明を分かりやすくするために簡略化されて描かれており、必ずしも正確な縮尺に基くものではない。図１乃至２０において同じ参照符号が付された部材および要素は、類似の構造または機能を有する部材または要素を示すものである。
【発明を実施するための最良の形態】
【００２５】
以下、本発明を実施するために、本発明の発明者が現在最良の形態であると考えている実施形態について、詳細に説明する。
【００２６】
図１Ａは、本発明を適用可能なNOR型のフラッシュEEPROMの基本的な構成を示した図である。フラッシュメモリ１００は、矩形のマトリックス、または複数の行および列からなるアレイの形状に配列された複数のコア、つまりメモリセルを含んでいる。それぞれの行はワード線（WL）と関連づけられ、一方それぞれの列はビット線（BL）と関連付けられる。
ｎ本の列と、ｍ本の行があると仮定すると、ビット線はBL0からBLnとして指定され、ワード線はWL0からWLmとして指定される。ビット線ドライバ１０２がビット線に適切な電圧を供給し、ワード線ドライバ１０４がワード線に適切な電圧を供給する。ドライバ１０２および１０４には、コントローラ１０８の制御下で電源１０６から電圧が供給される。コントローラ１０８は、通常はオンチップのロジック回路で構成される。コントローラ１０８は、以下に説明するように、ドライバ１０２および１０４を制御して、メモリセルを個別に、またはまとめてアドレス指定する。
【００２７】
メモリセルは、ワード線とビット線の各交差点に配置される。それぞれのセルは、MOSFET（金属酸化物半導体電界効果トランジスタ）を含む。MOSFETは、半導体基板内に形成されるソースおよびドレインと、フローティングゲートと、酸化膜でフローティングゲートから分離されたコントロールゲートとを有する。フラッシュEEPROMのセルは、コントロールゲートとソースおよびドレインが形成される半導体基板との間に配置される、フローティングゲートおよびトンネル酸化膜を有する点で、従来のFETとは異なることに注意する必要がある。
図１Ａに示されるセルは、Tn,mの表記法で指定される。ここでｍは行（ワード線）番号であり、ｎは列（ビット線）番号である。図示されているように、セルのコントロールゲートはそれぞれのワード線へ、そしてセルのドレインはそれぞれのビット線に接続される。すべてのセルのソースは、電源１０６に接続されている。
【００２８】
図１Ｂは、メモリ１００に類似した、他のフラッシュEEPROMメモリ１１０を示す図である。フラッシュEEPROMメモリ１１０のセルは、ページまたはセクタとして知られている、複数のバンクに分割され、図１Ｂではその２つが図示されている。各バンクは、独立してプログラム、消去、読み出しすることが可能である。メモリ１１０は、第1セルバンク（またはページ）１１２と、第２セルバンク（またはページ）１１４を含む。第１バンク１１２内のメモリセルは図１Ａと同じ方法で指定され、一方第２バンク１１４内のメモリセルの指定記号にはダッシュ（’）が付されている。バンク１１２および１１４のワード線は、それぞれ別々のワード線ドライバ１１６および１１８に接続されている。
【００２９】
メモリセルに加えて、各バンク１１２、１１４は、各ビット線に対して選択トランジスタ（またはパストランジスタ）を含む。バンク１１２、１１４に対する選択トランジスタは、それぞれS0からSnおよびS'0からS'nとして指定される。選択トランジスタのドレインはそれぞれビット線に接続され、そのソースはワード線WL0からWLmおよびWL'0からWL'mのトランジスタのドレインに接続される。
選択トランジスタは従来のMOSFETであって、フローティングゲートを持たない点でメモリセルのトランジスタとは異なっている。選択トランジスタは、スイッチング素子であって、メモリ素子ではない。バンク１１２の選択トランジスタのゲートは、セクタデコーダ１２０のバンクセレクトBS1に接続され、バンク１１４の選択トランジスタのゲートは、セクタデコーダ１２２のバンクセレクト出力BS2に接続される。バンク１１２内のセルのソースは共通ソース供給電圧VSS1124に接続され、バンク１１４内のセルのソースは共通ソース供給電圧VSS2126に接続される。バンク１１２内のセルのｐウェル（基板）は共通基板電圧VSUB1125に接続され、バンク１１４内のセルのｐウェルは共通基板電圧VSUB2127に接続される。
【００３０】
論理ハイ（HIGH)の信号をバンクセレクト線BS1に与えて、トランジスタS0からSnをオン状態にし、ビット線BL0からBLnを下方のメモリセルに接続することによって、バンク１１２は選択される。論理ロー（Low)の信号をバンクセレクト線BS1に与えて、トランジスタS0からSnをオフ状態にし、メモリセルをビット線BL0からBLnから切り離すことによって、バンク１１２は非選択状態になる。バンク１１４の選択および非選択は、バンクセレクト信号BS2および選択トランジスタS'0からS'nを用いて同様の方法で行われる。メモリ１１０の動作は、基本的に図１Ａのメモリ１００と同様であるが、バンク１１２と１１４について、プログラム、消去および読出し動作を、独立して、または同時に実行できる点が異なる。
【００３１】
図２は、フラッシュメモリセル２００の要素を、それらの要素に印加される従来技術のプログラム電圧とともに示した図である。フラッシュメモリセル２００は、シリコン基板２０２の中、またはその上に形成される。シリコン基板２００は、一実施例としては、典型的なＰ型の基板である。他の実施例では、シリコン基板はＮ型の基板であってもよい。フラッシュメモリセル２００は、シリコン基板２０２中に形成されたドープ領域２０４と２０６のペアを有する。このドープ領域２０４と２０６とは、Ｐ型の基板に対するＮ＋型のドープ領域である。ドープ領域２０４はソース領域として機能し、ドープ領域２０６はドレイン領域として機能する。フラッシュメモリセル２００は、コントロールゲート２１０とフローティングゲート２１２とが、典型的には二酸化シリコンからなる絶縁体膜２１４によって分離される、スタックゲート構造２０８を持つ。フローティングゲート２１２は、基板２０２の上面から酸化物層２１６で分離されている。この酸化物層は、トンネル酸化膜と呼ばれる。
【００３２】
セル２００がプログラムされるとき、８から１０ボルトの間の電圧VCGが端子２１８を介してコントロールゲート２１０に印加され、４から５．５ボルトの間の電圧VDが端子２２０を介してドレイン領域２０６に印加され、ソース２０４は端子２２２を介しておおよそ０ボルトに設定され、基板２０２は端子２２４を介しておおよそ０ボルトに設定される。ドレイン２０６とソース２０４の間の電位差VDS=VD-VSにより、チャネル領域２２６に電子の流れが生じる。電子e-228はトンネル酸化膜２１６を通ってフローティングゲート２１２に移動するのに十分なエネルギーを持つ、高エネルギー電子である。この現象は、ホットキャリアインジェクションまたはホットチャネルエレクトロンプログラミングとして知られている。チャネル領域２２６からトンネル酸化膜２１６を通ってフローティングゲート２１２に至るホットエレクトロンの通り道を矢印２３０で示す。
【００３３】
図３は、フラッシュEEPROMセル３０２、３０４、３０６および３０８を含む列３００の簡略回路図である。４から５．５ボルトの間のプログラム電圧VDがドレイン端子３１０に印加され、セルのソースは０ボルトのプログラム電圧に設定された共通端子３１２に接続される。セルのｐウェルは０ボルトのプログラム電圧に設定された共通端子３１４に接続される。例えば、セル３０４をプログラムするためには、セル３０４が接続されているワード線３１６にプログラム電圧を印加する。プログラム電流I2がセル３０４のソース、チャネル（図示せず）およびドレインを通って流れる。理想的にはビット線電流IBLはI2にちょうど同じである。しかしながら、もし選択されていない一以上のセル、例えばセル３０２、３０６および３０８が低いスレッショルド電圧を持つ場合には、バックグラウンドの漏れ電流I1,I3,およびInがそれぞれセル３０２、３０６および３０８を通って流れる。よってビット線電流IBLは、I2と、バックグラウンド漏れ電流I1,I3からInとの合計に等しくなる。この漏れ電流は、ドレインに印加された高いドレイン電圧によって発生し、チャネル長が短いデバイスにおけるショートチャネル効果（DIBL)に起因する。選択されていないセルからの大きな漏れ電流と、選択されたセルからの大きなプログラム電流との組み合わせで、デバイスの動作において受け入れ難いほど大きなプログラム電流が全体として流れる。
【００３４】
図４は、図２のフラッシュメモリセル２００の要素を、それらの要素に印加される本発明に従ったプログラム電圧とともに示した図である。セル２００が本発明に従ってプログラムされるとき、７から１０ボルトの電圧VCGが端子２１８を介してコントロールゲート２１０に印加され、４から６ボルトの間の電圧VDが端子２２０を介してドレイン領域２０６に印加され、０．５から２ボルトの間の電圧VSが端子２２２を介してソース領域２０４に印加される。すべてのソースは共通の端子を持つので、電圧VSはブロック中のすべてのソースに印加されることに注意する必要がある。−２から−０．５ボルトの間の電圧VSUBが端子２２４を介して基板２０２に印加される。同様に、すべてのｐウェル（基板）は共通の端子を持つので、電圧VSUBはすべてのセルの基板に印加されることに注意する必要がある。
【００３５】
図５は、図３に示したフラッシュEEPROMセルの列３００の簡略回路図であって、本発明に従ったプログラム電圧がセルの端子に印加されている。４から５．５ボルトの間のプログラム電圧VDがドレイン端子に印加され、セルのソースは０．５から２ボルトの間のプログラム電圧VSが印加された共通ソース端子３１２に接続されている。プログラム中のセル３０４のゲートが接続されたワード線３１６には７から１０ボルトのプログラム電圧VCGが印加され、−２から−０．５ボルトの間のプログラム電圧VSUBが基板端子３１４に印加される。
【００３６】
本発明に従ったプログラム方法によって、選択されていないセルの漏れ電流を現象させ、または実質的になくすことができる。つまり、図５の列３００のすべてのセルのなかで、５１１個のセルが選択されていない（図５の５１２個から、プログラム中のセル３０４の１個を引いた数）。プログラム電圧の適切な組み合わせによって、選択されたセルのプログラム速度を高速に保つことができる。本発明のプログラム動作の基本原理は、（１）プログラム時に、比較的高いソースバイアス電圧を用いて、選択されていないセルをバックバイアス（back-bias）し、選択されていないセルからの列漏れ電流を減少させる、（２）ｐウェルまたは基板を負電圧（ネガティブ）にして、プログラムのために選択されたセルの横方向の電界を増強し、VDSを小さくした場合でもプログラム速度を速く保つようにする。ドレインおよびゲート電圧は、標準のホットエレクトロンプログラミングにおいて用いられるドレインおよびゲート電圧と同様である。プログラム速度を高速に保ちながら、選択されていないセルからの漏れ電流を実質的になくすためには、適切なプログラム電圧の選択が重要である。適切なプログラム電圧の選択は、フラッシュメモリのタイプに応じて、パラメータ事前特徴付け手順（Parameter Precharacterization procedure）において決定される。パラメータ事前特徴付け手順は、コンピュータシミュレーションにより、または実験によって実行可能である。
【００３７】
図６に示す手順を用いることで、正ソースバイアスおよび負基板バイアスを用いて列漏れ電流を減少させながらプログラム速度を高速に保つことの有効性を決定することができる。図６に示されるように、様々な大きさの列漏れ電流を持つ５１２個のセルにおいて測定を行った。
【００３８】
図７が示すように、VS=0において、列漏れ電流が大きい（１E-6)のときは、プログラムはとても遅く、これはドレインにおける電圧降下を引き起こすローディング（loading）に起因する。図７は、０．７ボルトのソースバイアスが印加され、VSUBが−１ボルトのとき、列リーク電流が遮断され、プログラム速度が速いことを示している。
【００３９】
図８は、基板バイアスの効果を示す図である。図８は、０．７ボルトの大きな正ソースバイアスのもとでプログラム速度を高速に保つには、基板を負電位にすることが必要なことを示す。本発明の発明者は、正のソースバイアスと負の基板バイアスを印加することによって、プログラム速度を高速に保ちながら、プログラム時の列漏れ電流を大幅に減少させられることを見出した。この方法により、ショートチャネル効果（DIBL)が０．４ボルトよりも大きい、チャネル長が短いデバイスに対しても、プログラム電流を受け入れ可能な程度に抑えながら、チャネルホットエレクトロンプログラムを可能にする。
【００４０】
この方法は、ソフトプログラミングにも適用可能である。一般的なソフトプログラミング電圧は、VCG電圧が０．５から６．０ボルトの間、VD電圧が４から６．０ボルトの間、VS電圧が０．５から２ボルトの間、そしてVSUB電圧が−２から−０．５ボルトの間である。
【００４１】
図９は、チャネル長の短い（ショートチャネル）デバイスに対する高速なプログラムを可能にするための動作範囲（VSおよびVdの）を示す図である。この図では、VSとVdが変化し、Vb（基板電圧）は−１ボルトである。プログラム時の列漏れ電流を減少させるためにはVSが０．５ボルトよりも大きいことが必要であることがわかる。
【００４２】
要約すると、本発明は、プログラムおよびソフトプログラム動作の際に、プログラム電流および列漏れ電流を減少させる、ショートチャネルNOR型フラッシュメモリセルのプログラムおよびソフトプログラムの方法を提供する。
【００４３】
図１０は、図３に示したフラッシュEEPROMセルの列３００の簡略回路図であって、本発明の他の実施形態に従った、フラッシュメモリセルの列の端子にプログラム電圧を印加した様子を示す図である。図１０において、第１フラッシュメモリセル２７２は、５１２個のフラッシュメモリセルから構成される一列のなかから、プログラムのために選択された、ひとつのフラッシュメモリセルを示し、フラッシュメモリセル２７４は、フラッシュメモリセルの列において選択されなかった他の５１１個のフラッシュメモリセルを示す。選択されたフラッシュメモリセル２７２がプログラムの対象となる。図１Ａおよび図１０を参照して、コントローラ１０８がプログラムのためにフラッシュメモリセル２７２を選択する。そのようなコントローラ１０８を実現するための技術は、フラッシュメモリデバイス分野の当業者に既知のものである。
【００４４】
本発明の一実施形態において、図１０のフラッシュメモリセルの列は、Ｎチャネル電界効果トランジスタを含み、おおよそ４から６ボルトの間のビット線プログラム電圧VDがビット線電圧源２７６から供給され、図１０のフラッシュメモリセルの列に対応するビット線端子に印加される。フラッシュメモリセルの列のソースは互いに接続されて、ソース抵抗２７８に接続される。本発明の一実施例では、ソース抵抗２７８は、おおよそ２キロオームからおおよそ５０キロオームの間の抵抗値を持つ。さらに、本発明の一実施形態では、−３から−０．５ボルトの間の基板プログラム電圧VSUBが基板電圧源２８４から供給され、フラッシュメモリセルの列の基板に印加される。フラッシュメモリセルの列の基板またはｐウェルは互いに接続され、基板電圧源２８４へ接続される。
さらに、７から１０ボルトの間のコントロールゲートプログラミング電圧VCGがコントロールゲート電圧源２８０から供給され、選択されたフラッシュメモリセル２７２のコントロールゲートに対応するワード線に印加される。一方、選択されなかった５１１個のフラッシュメモリセル２７４に対応するワード線は、接地ノードに結合される。
【００４５】
本発明の図１０の実施形態における比較的大きな抵抗値を持つソース抵抗２７８は、選択されたフラッシュメモリセル２７２のプログラムの際に、選択されなかったフラッシュメモリセル２７４を通って流れる漏れ電流を減少させ、または実質的になくす。さらに、負の基板電圧によって、選択したセルの高速なプログラム速度は維持される。本発明のこの実施形態のプログラム動作の基本原理は、（１）プログラム時にフラッシュメモリセルの列のソースに比較的大きなソース抵抗を結合させ、選択されなかったセルからの列漏れ電流を減少させる、（２）負のｐウェルまたは基板バイアスを採用して、プログラムのために選択されたセルの横方向の電界を増強し、低下したVDSの状況においても高速なプログラム速度を維持する。ドレインおよびゲート電圧は、標準のホットエレクトロンプログラミングにおいて用いられているドレインおよびゲート電圧と同様である。
正しいプログラム電圧およびソース抵抗２７８の正しい抵抗値を適切に選択することで、プログラム速度を高速に保ちながら、選択されていないセルからの漏れ電流を実質的になくすことができる。正しいプログラム電圧およびソース抵抗２７８の正しい抵抗値の選択は、フラッシュメモリのタイプに応じて、パラメータ事前特徴付け手順（Parameter Precharacterization procedure）において決定される。パラメータ事前特徴付け手順は、コンピュータシミュレーションにより、または実験によって実行可能である。
【００４６】
図１０の回路構成は、ソフトプログラミング（Soft programming）にも使用することができる。この場合、４から６．０ボルトの間のビット線プログラム電圧VDがビット線電圧源２７６から供給され、図１０のフラッシュメモリセルの列に対応するビット線端子に印加される。フラッシュメモリセルの列のソースは互いに接続されて、ソース抵抗２７８に接続される。
本発明の一実施例では、ソース抵抗２７８は、おおよそ２キロオームからおおよそ５０キロオームの抵抗値を持つ。さらに、本発明の一実施形態では、−３から−０．５ボルトの間の基板プログラム電圧VSUBが基板電圧源２８４から供給され、フラッシュメモリセルの列の基板に印加される。フラッシュメモリセルの列の基板は互いに接続され、基板電圧源２８４へ接続される。
さらに、ソフトプログラミングのために、０．５から６．０ボルトの間のコントロールゲートプログラミング電圧VCGがコントロールゲート電圧源２８０から供給され、選択されたフラッシュメモリセル２７２のコントロールゲートに対応するワード線に印加される。一方、選択されなかった５１１個のフラッシュメモリセル２７４に対応するワード線は、接地ノードに結合される。
【００４７】
このようなソフトプログラミングの際に、本発明の図１０の実施形態における、比較的大きな抵抗値を持つソース抵抗２７８は、選択されたフラッシュメモリセル２７２のソフトプログラミングの際に、選択されなかったフラッシュメモリセル２７４を通って流れる漏れ電流を減少させ、または実質的になくす。さらに、負の基板電圧またはｐウェル電圧によって、選択したセルの高速なソフトプログラミング速度は維持される。
【００４８】
図１２は、本発明のさらに他の実施形態に従った、フラッシュメモリセルの列の簡略回路図であって、フラッシュメモリのセルの列の端子にAPDE電圧を印加した様子を示す図である。APDE動作は、ここで説明されるように、フラッシュメモリデバイスの消去動作から生じる過消去を修正する。APDE動作の際に、一度に１つの列が消去修正のために選択される。図１Ａおよび図１２を参照して、コントローラ１０８がAPDE動作において消去修正対象となるフラッシュメモリセルの列を選択する。フラッシュメモリデバイス全体が消去修正されるまで、一度に１つの列の割合でフラッシュメモリデバイスの各列が選択される。フラッシュメモリデバイス分野の当業者には、そのようなコントローラ１０８を実現するための技術は既知である。
【００４９】
APDE動作において、ある時間において消去修正のために選択される５１２個のフラッシュメモリセルからなる一列を図１２に示す。第１フラッシュメモリセル２５２は、５１２個のフラッシュメモリセルから構成される一列中のひとつのフラッシュメモリセルを示し、第２フラッシュメモリセル２５４は、５１２個のフラッシュメモリセルの列において並列に接続された他の５１１個のフラッシュメモリセルを示す。第１フラッシュメモリセル２５２は、５１２個のフラッシュメモリセルの列の中で、最も短い時間で所望のスレッショルド電圧を回復する、スレッショルド電圧の増加率が最も大きい１つのフラッシュメモリセルを示している。第１フラッシュメモリセル２５２が十分高いスレッショルド電圧を回復して、セル２５２を通る漏れ電流が無視できるようになったとしても、フラッシュメモリセルの列のなかの他の５１１個のフラッシュメモリセル２５４は、未だ全体として漏れ電流Ileakを有する。
【００５０】
図１２を参照すると、フラッシュメモリセルの列のソースは互いに接続され、ソース抵抗２６０に接続されている。本発明の一実施形態において、ソース抵抗２６０は、おおよそ２キロオームからおおよそ５０キロオームの抵抗値を持つ。さらに、フラッシュメモリセルの列の基板（またはｐウェル）は互いに接続され、基板電圧源２９０に接続される。本発明の一実施形態において、基板電圧源２９０は、おおよそ−３ボルトからおおよそ−０．５ボルトの範囲の基板APDE電圧を、列の各フラッシュメモリセルの基板またはｐウェル端子に印加する。
【００５１】
さらに図１２を参照すると、本発明の一実施形態として、ビット線電圧源２６２から供給されたおおよそ４から６ボルトのビット線APDE電圧VDが、図１２のフラッシュメモリセルの選択された列に対応するビット線端子に印加されているのがわかる。さらに、図１２のセルフバイアス構成において、各フラッシュメモリセルのソースはそれぞれのコントロールゲートにフィードバック結合されている。そして、各フラッシュメモリセルに対応する各ワード線はフローティング状態に置かれている。このようなセルフバイアス（self-biasing）構成では、図１２のフラッシュメモリセルの選択された列の各フラッシュメモリセルにはおおよそ０．５ボルトのコントロールゲート電圧が与えられる。
このようなAPDE動作におけるバイアスによって、過消去されたフラッシュメモリセルのスレッショルド電圧を回復させるために、消去プロセスの後で、図１２のフラッシュメモリセルの選択された列の各フラッシュメモリセルのフローティングゲート構造体に十分な電荷担体、例えば電子、が再注入される。このようなAPDE動作の電圧バイアスをより長い時間（より高いAPD時間）かけることによって、フラッシュメモリセルの選択された列においてより高い平均スレッショルド電圧を実現して、漏れ電流を最小化することを確実にできる。APDE動作においては、各サイクルで所定のAPD時間を用いて、受け入れ可能なほど低いレベルの漏れ電流がフラッシュメモリセルの列を流れるようにする。しかしながら、より高いAPD時間を用いると、フラッシュメモリアレイの消去サイクルを遅くしてしまうという問題がある。
【００５２】
図１４は、図１２のフラッシュメモリセルの列の基板に様々な電圧を印加し、ソース抵抗２６０には様々な抵抗値を設定した場合の、おおよそ摂氏９０度における、列漏れ電流とAPD時間との関係を示すグラフである。図１５は、図１２のフラッシュメモリセルの列の基板に様々な電圧を印加し、ソース抵抗２６０には様々な抵抗値を設定した場合の、おおよそ摂氏１５０度における、列漏れ電流とＡＰＤ時間との関係を示すグラフである。図１４および図１５は、APD時間が高く（多く）なるにつれて、フラッシュメモリセルの選択された列を通る列漏れ電流が減少することを示している。さらに、図１４および１５において、ソース抵抗２６０の様々な抵抗値について、ある列リーク電流値を達成するのに必要なAPD時間は、基板APDE電圧に−１ボルトを印加しているときの方が、フラッシュメモリセルの選択された列の基板に０ボルトを印加しているときよりも低く（小さく）なることが示されている。
【００５３】
図１６は、様々な温度におけるフラッシュメモリセルの列の基板に様々な電圧を印加し、ソース抵抗２６０に様々な抵抗値を設定した場合のフラッシュメモリセルの選択された列を通る列漏れ電流の表である。図１６は、APDE中のビット線電流が、いずれの温度においても、固定された基板電圧に対して、ソース抵抗２６０の抵抗値が大きくなるにつれて減少することを示している。さらに、図１６の表は、APDE中のビット線電流が、いずれの温度においても、固定されたソース抵抗の抵抗値に対して、基板電圧がより負の方向に大きくなる（よりネガティブになる）につれて減少することを示している。
従って、図１４、１５および１６のデータは、本発明の一実施形態において、ソース抵抗２６０に比較的大きな抵抗値を設定することによって、図１２のフラッシュメモリセルの選択された列のAPDE動作の際にビット線電流を減少させ、または実質的になくすことを示している。さらに、基板の電圧を負電圧にすることによって、APDEの速度をより高速度に維持することができる。本発明のこの実施形態のAPDE動作の基本原理は、（１）APDE動作の際にフラッシュメモリセルの列のソースに比較的大きなソース抵抗を結合することによってフラッシュメモリセルの選択された列を通るビット線電流を減少させる、（２）負の（ネガティブな）ｐウェルまたは基板バイアスを採用することで、APDEバイアスの際のフラッシュメモリセルの選択された列の横方向の電界を増強して、VDSが減少した状態においてもAPDEの速度を高速に保つというものである。
【００５４】
図１２のAPDEバイアス電圧の印加は、過消去修正が必要なフラッシュメモリセルのアレイの各列に対して繰り返し行われる。本発明の一実施形態において、図１２のAPDEバイアス電圧の印加は、過消去修正が必要なフラッシュメモリセルのアレイ全体に対してAPDE動作が実行されるまで、フラッシュメモリセルのアレイの各列に対して繰り返される。図１２においては、ソースはコントロールゲートにフィードバック結合され、コントロールゲートはセルフバイアス構成においては各フラッシュメモリセルにおいてフローティング状態にある。図１３においては、本発明の他の実施形態として、コントロールゲートAPDE電圧が、フラッシュメモリセルの選択された列のなかの各フラッシュメモリセルに対応するワード線に直接印加される。図１３は、APDE動作の際のある時間において、５１２個のフラッシュメモリセルからなる列が消去修正のために選択されることを示している。
図１３の構成では、ワード線はソースには接続されず、フラッシュメモリセルはAPDE動作の際にはセルフバイアス状態にはならない。逆に、コントロールゲート電圧源２９２が、フラッシュメモリセルの選択された列の各コントロールゲートに結合されたそれぞれのワード線に印加されるコントロールゲートAPDE電圧を供給する。本発明の一実施形態においては、フラッシュメモリセルの選択された列の各フラッシュメモリセルに印加されるコントロールゲートAPDE電圧はおおよそ０．５ボルトである。
図１３の実施形態における、比較的大きな抵抗値を持つソース抵抗２６０は、フラッシュメモリセルの選択された列のAPDE動作の際に、漏れ電流を減少させ、または実質的になくす。さらに、−３ボルトからおおよそ−０．５ボルトの負の基板電圧を基板に印加することによって、図１２の実施形態と同様に、より高速なAPDE速度を維持する。
【００５５】
図１７は、本発明の他の実施形態に従った、APDE動作の際のある時間において消去修正のための選択された５１２個のフラッシュメモリセルの列を示す。図１２と図１７を比較すると、図１２のソース抵抗２６０の代わりに、選択されたフラッシュメモリセルの列のソースは互いに接続され、ソース電圧源２９６に接続される。本発明の一実施形態において、おおよそ４から６ボルトの間のビット線APDE電圧VDがビット線電圧源２６２から供給され、図１７のフラッシュメモリセルの選択された列に対応するビット線端子に印加される。さらに、０．５から２ボルトの間のソースAPDE電圧がソース電圧源２９６から供給される。さらに、−３から−０．５ボルトの間の基板APDE電圧VSUBが、基板電圧源２９０から供給され、選択されたフラッシュメモリセルの列の基板に印加される。
図１７のこのようなAPDEバイアスによって、列漏れ電流を減少または実質的になくすとともに、高速なAPDE速度を維持する。本発明のこの実施形態におけるAPDE動作の基本原理は、（１）APDE動作の際に比較的大きなソースバイアス電圧を採用し、フラッシュメモリセルをバックバイアスして、列漏れ電流を減少させる、（２）負のｐウェルまたは基板バイアスを採用して、フラッシュメモリセルの横方向の電界を増強し、VDSが減少した状況においても高速なAPDE速度を維持するというものである。
【００５６】
図１９は、図１７のフラッシュメモリセルの選択された列に様々な基板電圧を印加し、様々なソース電圧を設定した場合の、おおよそ摂氏９０度における、列漏れ電流とAPD時間との関係を示すグラフである。図２０は、図１７のフラッシュメモリセルの選択された列に様々な基板電圧を印加し、様々なソース電圧を設定した場合の、おおよそ摂氏１５０度における、列漏れ電流とAPD時間との関係を示すグラフである。図１９および図２０は、APD時間が高く（多く）なるにつれて、フラッシュメモリセルの選択された列を通る列漏れ電流が減少することを示している。さらに、図１９および２０において、様々なソース電圧VSについて、ある列リーク電流値を達成するのに必要なAPD時間は、基板APDE電圧VSUBに−１ボルトを印加しているときの方が、フラッシュメモリセルの選択された列の基板に０ボルトを印加しているときよりも低く（小さく）なることが示されている。
図１７においては、ソースはコントロールゲートにフィードバック結合され、コントロールゲートはセルフバイアス構成においては各フラッシュメモリセルにおいてフローティング状態にある。図１８においては、本発明の他の実施形態として、コントロールゲートAPDE電圧が、フラッシュメモリセルの選択された列のなかの各フラッシュメモリセルに対応するワード線に直接印加される。図１８は、APDE動作の際のある時間において、５１２個のフラッシュメモリセルからなる列が消去修正のために選択されることを示している。
【００５７】
図１３と図１８を比較すると、図１３のソース抵抗２６０の代わりに、選択されたフラッシュメモリセルの列のソースは互いに接続され、ソース電圧源２９６に接続される。本発明の一実施形態において、おおよそ４から６ボルトの間のビット線APDE電圧VDがビット線電圧源２６２から供給され、図１８のフラッシュメモリセルの選択された列に対応するビット線端子に印加される。さらに、０．５から２ボルトの間のソースAPDE電圧がソース電圧源２９６から供給される。さらに、−３から−０．５ボルトの間の基板APDE電圧VSUBが、基板電圧源２９０から供給され、選択されたフラッシュメモリセルの列の基板に印加される。さらに、おおよそ０．５ボルトのコントロールゲートAPDE電圧が、コントロールゲート電圧源２９２から供給され、フラッシュメモリセルの選択された列の各コントロールゲートに結合されたそれぞれのワード線に印加される。
図１８のこのようなAPDEバイアスによって、列漏れ電流を減少または実質的になくすとともに、高速なAPDE速度を維持する。本発明のこの実施形態におけるAPDE動作の基本原理は、（１）APDE動作の際に比較的大きなソースバイアス電圧を採用し、フラッシュメモリセルをバックバイアスして、列漏れ電流を減少させる、（２）負のｐウェルまたは基板バイアスを採用して、フラッシュメモリセルの横方向の電界を増強し、VDSが減少した状況においても高速なAPDE速度を維持するというものである。
【００５８】
このようにして、ソース抵抗で生じる電圧またはフラッシュメモリセルのソースに印加されるソース電圧が、プログラムまたはAPDEプロセスの際における、フラッシュメモリセルの列の漏れ電流を最小化する。一方、基板またはｐウェルの負電圧がフラッシュメモリセルのチャネル内の横方向の電界を強くして、プログラムまたはAPDE動作の際のフラッシュメモリセルのスピード特性を改善する。
【００５９】
上記の説明は、説明のための例にすぎず、本発明をそれらの例に限定しようとするものではない。例えば、本発明は、多数のフラッシュメモリセルからなるもっと大きなアレイにおいて実施することができる。さらに、上述したどのような材料、寸法、電圧レベルも、あくまでも説明のための例に過ぎず、その他の材料、寸法、電圧レベルも本発明を実施するにあたり使用可能であろう。また、そのような変更が可能であることは、上の説明を参照することによって、不揮発性のフラッシュメモリデバイス分野の当業者にとってあきらかなことである。本発明は添付の特許請求の範囲に記載された内容およびその均等物または方法によっての限定されるものである。
【図面の簡単な説明】
【００６０】
【図１Ａ】プログラム可能なフラッシュメモリEEPROMデバイスの簡略回路図。
【図１Ｂ】図１Ａに類似した、２ページ、ブロックまたはバンク構成のセル群を持つプログラム可能なフラッシュメモリEEPROMデバイスの簡略回路図。
【図２】従来技術に従ってプログラム中の個々のフラッシュメモリセルの要素を示す図。
【図３】従来技術のプログラム方法に従ったプログラム動作中に生じる漏れ電流（リーク電流）を示したフラッシュEEPROMセルの列の簡略回路図。
【図４】本発明に従ってプログラム中の個々のフラッシュメモリセルの要素を示す図。
【図５】本発明のプログラム方法によるプログラム動作中のビット線電流を示したフラッシュEEPROMセルの列の簡略回路図。
【図６】本発明のプログラム方法を用いた場合の有効性を示す図であって、図７，８にグラフで示された値の測定方法を示す図。
【図７】本発明のプログラム方法を用いた場合の有効性を示す図であって、VsおよびVleakageを変化させ、Vdを一定にしたときのプログラム時間とセルVt=1FAとの関係を示す図。
【図８】本発明のプログラム方法を用いた場合の有効性を示す図であって、本発明のプログラム動作においてセルに変化する基板バイアスを印加した場合の効果を示す図。
【図９】基板バイアスVbが−１Ｖのときの動作範囲を示す図。
【図１０】ソースにソース抵抗が接続され、基板またはｐウェルに負電圧が印加されているときのフラッシュメモリセルの列の各フラッシュメモリセルにおけるプログラミング動作時のビット線電流を示す、本発明の一実施形態によるフラッシュメモリセルの列の簡略回路図。
【図１１】ソースにソース抵抗が接続され、基板またはｐウェルに接地ノードが接続されているときのフラッシュメモリセルの列の各フラッシュメモリセルにおけるAPDE動作時のビット線電流を示す、従来技術のフラッシュメモリセルの列の簡略回路図。
【図１２】ソースにソース抵抗が接続され、基板またはｐウェルに負電圧が印加されているときの自己バイアス構成フラッシュメモリセルの列の各フラッシュメモリセルのAPDE動作時のビット線電流を示す、本発明の一実施形態によるフラッシュメモリセルの列の簡略回路図。
【図１３】ソースにソース抵抗が接続され、基板またはｐウェルに負電圧が印加され、フラッシュメモリセルの列の各フラッシュメモリセルのコントロールゲートにAPDE電圧が印加されているときのAPDE動作時のビット線電流を示す、本発明の一実施形態によるフラッシュメモリセルの列の簡略回路図。
【図１４】おおよそ摂氏９０度で動作する図１２のフラッシュメモリセルの列におけるビット線漏れ電流とAPD（自動プログラム妨害）時間との関係を示すグラフ。
【図１５】おおよそ摂氏１５０度で動作する図１２のフラッシュメモリセルの列におけるビット線漏れ電流とAPD（自動プログラム妨害）時間との関係を示すグラフ。
【図１６】様々な温度で動作する図１２のフラッシュメモリセルの列について、ソース抵抗の抵抗値と、基板電圧の値とを様々に組み合わせた場合の、APDE動作におけるビット線電流のデータを含む表。
【図１７】ソースに正電圧が印加され、基板またはｐウェルに負電圧が印加されているときの自己バイアス構成フラッシュメモリセルの列の各フラッシュメモリセルのAPDE動作時のビット線電流を示す、本発明の一実施形態によるフラッシュメモリセルの列の簡略回路図。
【図１８】ソースに正電圧が印加され、基板またはｐウェルに負電圧が印加され、フラッシュメモリセルの列の各フラッシュメモリセルのコントロールゲートにAPDE電圧が印加されているときのAPDE動作時のビット線電流を示す、本発明の一実施形態によるフラッシュメモリセルの列の簡略回路図。
【図１９】おおよそ摂氏９０度で動作する図１７のフラッシュメモリセルの列におけるビット線漏れ電流とAPD（自動プログラム妨害）時間との関係を示すグラフ。
【図２０】おおよそ摂氏１５０度で動作する図１７のフラッシュメモリセルの列におけるビット線漏れ電流とAPD（自動プログラム妨害）時間との関係を示すグラフ。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【手続補正書】
【提出日】平成15年6月27日(2003.6.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フラッシュメモリデバイス（１００）の列（３００）内のフラッシュメモリセル（３０２、３０４、３０６）のスレッショルド電圧を変更するための方法であって、
前記列の共通ソース端子（３１２）に正のソース電圧（VS）を動作可能に結合する処理と、
前記正のソース電圧（VS）を動作可能に結合した状態で、前記列の共通基板端子（３１４）に負の基板電圧（VSUB）を動作可能に結合する処理とを含む方法。
【請求項２】
前記フラッシュメモリセルはプログラムのために選択され、前記選択されたフラッシュメモリセルのドレイン（３１０）およびコントロールゲート（３１６）にプログラム電圧（Vd,Vcg）を動作可能に結合する処理をさらに含む、請求項１記載の方法。
【請求項３】
APDE（消去後の自動プログラム妨害）動作をフラッシュメモリセルの列に対して実行し、前記列のなかの各フラッシュメモリセルのドレイン（３１０）およびコントロールゲート（３１６）にAPDE電圧を動作可能に結合する処理をさらに含む、請求項１記載の方法。
【請求項４】
前記列のなかの各フラッシュメモリセルのそれぞれのコントロールゲートとそれぞれのソースとはセルフバイアス構成になるように互いに結合されている、請求項３記載の方法。
【請求項５】
前記正のソース電圧は電源から生成される、請求項１記載の方法。
【請求項６】
前記正のソース電圧はソース抵抗（２７８）から生成される、請求項１記載の方法。
【請求項７】
フラッシュメモリデバイス（１００）の列（３００）内のフラッシュメモリセル（３０２、３０４、３０６）のスレッショルド電圧を変更するためのシステムであって、
前記列の共通ソース端子（３１２）に正のソース電圧（VS）を動作可能に結合する手段と、
前記正のソース電圧（VS）を動作可能に結合した状態で、前記列の共通基板端子（３１４）に負の基板電圧（VSUB）を動作可能に結合する手段とを含むシステム。
【請求項８】
前記フラッシュメモリセルはプログラムのために選択され、前記選択されたフラッシュメモリセルのドレイン（３１０）およびコントロールゲート（３１６）にプログラム電圧（Vd,Vcg）を動作可能に結合する手段をさらに含む、請求項７記載のシステム。
【請求項９】
APDE（消去後の自動プログラム妨害）動作をフラッシュメモリセルの列に対して実行し、前記列のなかの各フラッシュメモリセルのドレイン（３１０）およびコントロールゲート（３１６）にAPDE電圧を動作可能に結合する手段をさらに含む、請求項７記載のシステム。
【請求項１０】
前記列のなかの各フラッシュメモリセルのそれぞれのコントロールゲートとそれぞれのソースとはセルフバイアス構成になるように互いに結合されている、請求項９記載のシステム。
【請求項１１】
前記正のソース電圧を動作可能に結合する手段は電源を含む、請求項７記載のシステム。
【請求項１２】
前記正のソース電圧を動作可能に結合する手段はソース抵抗（２７８）を含む、請求項７記載のシステム。
【国際調査報告】
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