(57)【要約】  増幅器回路は、増幅トランジスタとｄｃバイアス回路を備える。ｄｃバイアス回路は、その増幅トランジスタを有する電流ミラーにおける第１のトランジスタと、増幅器トランジスタと第１のトランジスタの両方にベース電流を提供するための第２のトランジスタを備える。ｄｃバイアス電源は、直列に接続された抵抗器とインダクタを介して第２のトランジスタのベースに連結される。バイパスキャパシタは、接地と、抵抗器とインダクタとの間のノードとの間に連結される。このように、入力電力の増加に起因する増幅トランジスタのベース−エミッタジャンクションにおける電圧降下の減少が補償される。更に、増幅トランジスタと第１のトランジスタとの間のエミッタ領域比および／またはバイアス抵抗器とミラー第１のトランジスタと連結される対応するトランジスタとの比を適切にスケーリングすることによって、増幅トランジスタでの静電流は、第１のトランジスタのそれに対して正比例されることが出来る。
2005512376.tif 000002
【特許請求の範囲】
【請求項１】
増幅器回路であって、
増幅トランジスタと、
ｄｃバイアス回路と、を備え、前記ｄｃバイアス回路が、
前記増幅トランジスタと電流ミラーを形成する第１のトランジスタを有し、両トランジスタのベースが第１の共通ノードで連結され、且つ両トランジスタのエミッタが共通端子に連結され、
前記第１の共通ノードに連結されたエミッタと第２の共通ノードで前記第１のトランジスタのコレクタに連結されたベースを有する第２のトランジスタを有し、
第３の共通ノードで直列に接続された抵抗器とインダクタを介して前記第２の共通ノードに連結され、並びに前記第２のトランジスタのコレクタに直接連結されたバイアス電源を有し、
前記ｄｃバイアス回路が、前記第３のノードと接地との間に連結されたバイパスキャパシタを更に備える、増幅器回路。
【請求項２】
前記キャパシタが、オフチップキャパシタである、請求項１に記載の電力増幅器回路。
【請求項３】
前記キャパシタが、調節可能なキャパシタである、請求項１に記載の電力増幅器。
【請求項４】
前記ｄｃバイアス回路は、前記増幅トランジスタの前記ベースと前記第１の共通ノードとの間に連結されたバイアス抵抗器と、前記第１のトランジスタの前記ベースと前記第１の共通ノードとの間に連結された他の抵抗器とを更に備える、請求項１に記載の電力増幅器。
【請求項５】
前記増幅器トランジスタと前記第１のトランジスタとの間のエミッタ領域比と、前記バイアス抵抗器と前記他の抵抗器との間の抵抗比は、前記増幅トランジスタの静電流が前記第１のトランジスタの静電流に正比例するように構成される、請求項４に記載の電力増幅器。
【請求項６】
前記増幅トランジスタの前記第１のトランジスタに対する前記エミッタ領域比が８から１である、請求項５に記載の電力増幅器。
【請求項７】
前記共通端子が、共通の接地である、請求項１に記載の電力増幅器。
【請求項８】
電力増幅器回路であって、
増幅トランジスタと、
前記増幅トランジスタとともに電流ミラーを形成する第１のトランジスタを有すると共に、前記第２のトランジスタが前記増幅トランジスタと前記第１のトランジスタの両方に対してベース電流を提供する、ｄｃバイアス回路と、
前記第２のトランジスタのコレクタに直接連結されると共に直列に接続された抵抗器とインダクタを介して前記第２のトランジスタのベースに連結されたｄｃバイアス電源と、を備え、バイパスキャパシタが、前記抵抗器に並列に連結される、電力増幅器回路。
【請求項９】
前記バイパスキャパシタが、接地と、前記抵抗器と前記インダクタとの間のノードとの間に連結された、請求項８に記載の電力増幅器回路。
【請求項１０】
前記バイパスキャパシタが、オフチップキャパシタである、請求項９に記載の電力増幅器回路。
【請求項１１】
前記キャパシタが、調節可能キャパシタである、請求項９に記載の電力増幅器回路。
【請求項１２】
前記第２のトランジスタのエミッタは、前記増幅トランジスタと前記第１のトランジスタの両ベースに第１の共通ノードで連結される、請求項８に記載の電力増幅器。
【請求項１３】
前記増幅トランジスタと前記第１のトランジスタとの間のエミッタ領域比は、前記増幅トランジスタの静電流が前記第１のトランジスタの静電流に正比例するように構成される、請求項１２に記載の電力増幅器。
【請求項１４】
前記ｄｃバイアス回路は、前記第１の共通ノードと前記増幅トランジスタのベースとの間に連結されたバイアス抵抗器と、前記第１の共通ノードと前記第１のトランジスタのベースとの間に連結された他の抵抗器と、を更に備える、請求項１２に記載の電力増幅器回路。
【請求項１５】
前記バイアス抵抗器と前記他の抵抗器との間の抵抗比は、前記増幅トランジスタの静電流が前記第１のトランジスタの静電流に正比例するように構成される、請求項１４に記載の電力増幅器。
【請求項１６】
前記増幅トランジスタと前記第１のトランジスタとの間のエミッタ領域比と前記バイアス抵抗器と前記他の抵抗器との間の抵抗比の両方は、前記増幅トランジスタの静電流が前記第１のトランジスタの静電流に正比例するように構成される、請求項１４に記載の電力増幅器。
【請求項１７】
前記第２のトランジスタの前記ベースが、前記第１のトランジスタのコレクタに第２の共通ノードで直接連結される、請求項８に記載の電力増幅器回路。
【発明の詳細な説明】
【発明の分野】
【０００１】
本発明は、トランジスタ増幅器回路、より詳細には、入力電力の増加に従って、より高い出力電力と直線性を達成するためのバイアス補償回路を有する増幅器回路に関する。
【発明の背景】
【０００２】
線形ＲＦ電力増幅器は、一般的には、より高い電力追加効率を達成するようにクラスＡＢ動作にバイアスされる。直線性と電力追加効率は、電力増幅器において二つの相反する要件である。直線性と電力追加効率とのトレードオフは、電力増幅器の所与の仕様のために必要とされる。通常、それは、所与の直線性要件に対して最も高い追加効率を達成することによってなされる。これには、電力増幅器の静電流の良好な制御が必要である。増幅器トランジスタの静電流の良好な制御を提供する従来の技術は、バイパスキャパシタを備えない、電流ゲインを有する単純な電流ミラー回路を使用していた（米国特許第５，５４８，２４８号）。
【０００３】
しかしながら、従来のようにバイアスされたクラスＡＢ増幅器において、ＲＦ入力電力の増加に従って、平均バイアス供給電流が増加する。この増加された平均電流によって、バイアス回路の抵抗部分における電圧降下が増加される。一方、これは、電力増幅トランジスタの順方向バイアスＰＮジャンクションにおける平均電圧降下を減少し、その増幅器をクラスＢおよびクラスＣ動作に押しやる。従って、出力電力は、入力電力が更に増加すると、飽和される。この問題を解決するために、バイアス昇圧回路、自己バイアス昇圧スキームまたは調節可能自己バイアス昇圧スキームのような昇圧回路が、電力トランジスタのバイアスを増加するために通常使用される。しかしながら、これらの昇圧スキームは、通常単純ではなく且つ十分にコンパクトでもない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、本発明の目的は、単純ではあるが入力電力の増加に従ってより高い電力出力を提供出来、並びに、電力トランジスタの静電流の良好な制御を可能とする、新規なバイアススキームを有する電力増幅器回路を提供することである。
【課題を解決するための手段】
【０００５】
上記の目的を達成するために、本発明の増幅器回路は、増幅トランジスタとｄｃバイアス回路を備える。ｄｃバイアス回路は、その増幅トランジスタを有する電流ミラーにおける第１のトランジスタと、増幅器トランジスタと第１のトランジスタの両方にベース電流を提供するための第２のトランジスタを備える。ｄｃバイアス電源は、直列に接続された抵抗器とインダクタを介して第２のトランジスタのベースに連結される。更に、バイパスキャパシタは、抵抗器とインダクタとの共通ノードと接地との間に連結される。このキャパシタがある場合、高周波での第２のトランジスタのエミッタでの有効インピーダンスは、このキャパシタがない場合よりも小さい。これが、増幅トランジスタのベース−エミッタジャンクションにおける電圧降下を信号周波数でのキャパシタがない場合でのそれよりも大きくし、従って、電圧降下を補償する。更に、増幅トランジスタと第１のトランジスタとの間のエミッタ領域比および／またはバイアス抵抗器とミラー第１のトランジスタと連結される対応するトランジスタとの比を適切にスケーリングすることによって、増幅トランジスタでの静電流は、第１のトランジスタのそれに対して正比例されることが出来る。
【０００６】
バイパスキャパシタは、柔軟性と調節を許容とするためにオフチップキャパシタであることが好ましい。
【０００７】
本発明の上記および他の特徴および利点は、添付の図面を参照しての好適な実施の形態の詳細な説明からより明瞭になる。
【発明を実施するための最良の形態】
【０００８】
本発明の電力増幅器回路の好適な実施の形態を示す図１を参照する。本発明の増幅器回路は、概して、増幅トランジスタＱ１とｄｃバイアス回路を備える。特に、ｄｃバイアス回路は、増幅トランジスタＱ１の電流ミラーであるトランジスタＱ２を備え、これらのエミッタは、共通端子（この実施の形態では共通の接地であるが、異なる接地端子に接続されてもよい）に連結され、且つこのｄｃバイアス回路は、トランジスタＱ１とＱ２の両方に対してベース電流を提供するためのトランジスタＱ３を備える。
【０００９】
増幅トランジスタＱ１のコレクタノードは、プルアップインダクタＬ１を介して供給電圧Ｖｃｃに連結され且つＡＣ結合キャパシタＣ２ににも接続される出力ノードである。インダクタＬ１とキャパシタＣ２は、トランジスタＱ１に対してマッチングする出力の部分であってもよい。ＲＦ入力ＲＦ＿Ｉは、トランジスタＱ１に対してマッチングする入力の部分であってもよいＡＣ結合キャパシタＣ１を介して増幅トランジスタＱ１のベースに印加される。この回路は、出力信号ＲＦ＿０を提供する。
【００１０】
図１に明瞭に示されるように、トランジスタＱ３のエミッタは、バイアス抵抗器Ｒ１と抵抗器Ｒ２との間の第１の共通ノード１０を介してトランジスタＱ１とＱ２の両方のベースに連結されると共に、トランジスタＱ３のベースは、第２の共通ノード２０で第１のトランジスタＱ２のコレクタに直接連結される。バイアス抵抗器Ｒ１は、第１の共通ノード１０と増幅トランジスタＱ１のベースとの間に連結されると共に、トランジスタＲ２は、第１の共通ノード１０とミラートランジスタＱ２との間に連結される。
【００１１】
バイアス電圧源Ｖｃｃは、トランジスタＱ３のコレクタに直接連結され、且つ第３の共通ノード３０で直列に接続される抵抗器Ｒ３とインダクタＬ２を介して第２の共通ノード２０にも連結される。バイパスキャパシタＣ３は、抵抗器Ｒ３とインダクタＬ２の共通ノードと、接地との間に接続される。特に、キャパシタＣ３は、高周波では、抵抗器Ｒ３に効果的に並列となり、従って、高周波電流に対しては抵抗器Ｒ３を「バイパス」する。
【００１２】
当該技術において周知であるように、増幅トランジスタＱ１とトランジスタＱ２の間でミラーとなる電流の固有の機能として、トランジスタＱ１とＱ２の間のエミッタ領域比とバイアス抵抗器Ｒ１と抵抗器Ｒ２の抵抗値間の比を適切にスケーリングすることによって、増幅トランジスタＱ１における静電流は、トランジスタＱ２のそれに正比例されることができる。例えば、トランジスタＱ１のトランジスタＱ２に対するエミッタ領域比は、８乃至１にスケーリングされる。このように、増幅トランジスタＱ１の静電流は、良好な制御下にある。
【００１３】
キャパシタＣ３をトランジスタＲ３に連結することによって、ａｃ入力信号が増加するに従って、トランジスタＱ３のエミッタとｄｃバイアス電圧源Ｖｃｃ（ａｃ信号に関しては接地端子である）の間のインピーダンスは、減少する。これは、トランジスタＱ１のバイアスインピーダンスのその部分を横切る電圧降下を減少させ、従って、入力信号レベルが増加すると、バイアス抵抗器Ｒ１における電圧降下の増加に起因する増幅トランジスタＱ１のベース−エミッタジャンクションにおける電圧降下を補償する。従って、増幅器は、より多くの出力電力を送出出来、その線形動作範囲が増加される。
【００１４】
バイパスキャパシタＣ３は、オフチップコンポーネントであり、それによって、キャパシタＣ３の値に依存する補償は、Ｃ３の異なる値を使用することによって調節可能である。
【００１５】
オンチップバイパスキャパシタがＣ３のために使用される場合、インダクタＬ２は、除去されることが好ましい。次に、キャパシタＣ３は、第２のトランジスタＱ３のベースと接合配線に起因する接地インダクタンスを有する接地との間に接続される。しかしながら、大きなオンチップキャパシタは、大きなチップリアルステートを使用することがあり、補償は、オフチップキャパシタからのそれと同じほど効果的ではない。
【００１６】
本発明は、好適な実施の形態を参照して詳細に説明されたが、本発明の範囲から逸脱することなく、当業者にとって、種々の変化と変更が可能であることが理解される。例えば、バイパスキャパシタＣ３は、固定コンポーネントの代わりに、調節可能なキャパシタであってもよい。ｄｃバイアス電圧Ｖｃｃは、バイアス電流源によって置き換えられてもよい。このように、本発明の範囲は、添付の特許請求の範囲でのみ定義されることが意図されている。
【図面の簡単な説明】
【００１７】
【図１】本発明に従う電力増幅器回路の好適な実施の形態の単純化された概略図である。
【図１】
2005512376.tif 000003
【国際調査報告】
2005512376.tif 000004
2005512376.tif 000005