(57)【要約】【課題】  新規のワンタイムプログラミングメモリ構造を提供する。【解決手段】  本発明は、２つの並列分岐からなるバイナリ値を有するメモリセルに関する。前記分岐のそれぞれは、第１の供給端子（１）とメモリセル状態の差動読み取りのための箇所又は端子（４、６）間に接続される少なくとも１つの多結晶シリコンのプログラミング抵抗（Ｒｐ１、Ｒｐ２）と、プログラミングの間に、前記読み取り端子と第２の供給端子（２）を接続する少なくとも１つの第１のスイッチ（ＭＮＰ１、ＭＮＰ２）を含む。
2005518063.tif 000002
【特許請求の範囲】
【請求項１】
第１の供給端子（１；２）と差動セル状態を読み取る箇所又は端子（４、６）間に接続される、ポリシリコン製のポリシリコンプログラミング抵抗（ＲＰ１、ＲＰ２；ＲＰ１ｉ、ＲＰ２ｉ）を含む２つの並列分岐と、
プログラミングの間に、前記読み取り端子と第２の供給端子（２；８７）を接続する少なくとも１つの第１のスイッチ（ＭＮＰ１、ＭＮＰ２；ＭＰＰ１、ＭＰＰ２）を含むことを特徴とする、バイナリ値のメモリセル。
【請求項２】
各分岐が、プログラミングの間に、前記分岐の読み取り端子と前記第２の供給端子（２；８７）を接続する第１のスイッチ（ＭＮＰ１、ＭＮＰ２；ＭＰ１、ＭＰ２）を含むことを特徴とする、請求項１に記載のメモリセル。
【請求項３】
２つの供給電圧端子（１、２）間で直列に、ポリシリコン製のプログラミング抵抗（ＲＰ１、ＲＰ２）、及び固定抵抗（ＲＦ１、ＲＦ２）を含み、それらの固定抵抗が好ましくは同一である２つの並列分岐と、
入力がセル状態の差動読み取り箇所を構成する各分岐の抵抗間の中心箇所に接続され、その出力がセルに保存されたバイナリ値を提供する差動増幅器（５）と、
プログラミングの間に、前記固定抵抗の１つを短絡させる少なくとも１つの第１のスイッチ（ＭＮＰ１、ＭＮＰ２；ＭＰＰ１、ＭＰＰ２）を含むことを特徴とする、バイナリ値のメモリセル。
【請求項４】
２つの供給電圧端子（１、２）間で直列に、ポリシリコン製のプログラミング抵抗（ＲＰ１、ＲＰ２）、第１のトランジスタ（ＭＮＲ１、ＭＮＲ２）及び第２のトランジスタ（ＭＮＳ１、ＭＮＳ２）を含み、前記抵抗と前記第１のトランジスタ間の接点が、セルに保存されるバイナリ値の直接又は逆の読み取り端子（４、６）を画定し、前記第２のトランジスタのゲートがセル選択信号を受信し、各分岐の前記第１のトランジスタのゲートが別の分岐の読み取り箇所と接続される２つの並列分岐と、
プログラミングの間に、前記読み取り端子の１つと前記供給電圧端子の１つを接続する少なくとも１つの第１のスイッチ（ＭＮＰ１、ＭＮＰ２）を含むことを特徴とする、バイナリ値のメモリセル。
【請求項５】
第１の供給端子（１）とセル状態の差動読み取り箇所又は端子（４、６）間で直列に、ポリシリコン製のプログラミング抵抗（ＲＰ１ｉ、ＲＰ２ｉ）、及び第１のトランジスタ（ＭＮＳ１ｉ、ＭＮＳ２ｉ）を含み、２つの第１のスイッチ（ＭＮＰ１、ＭＮＰ２）が前記読み取り端子のそれぞれと第２の供給電圧端子（２）を接続する２つの並列分岐を含むことを特徴とする、バイナリ値のメモリセル（ＭＣｉ）。
【請求項６】
２つの供給電圧端子（１、２）間で直列に、第１のトランジスタ（６２Ｇ、６２Ｄ）、ポリシリコン製の２つのプログラミング抵抗（ＲＰ１１、ＲＰ１２；ＲＰ２１、ＲＰ２２）及び第２のトランジスタ（６３Ｇ、６３Ｄ）を含み、各分岐の前記第２のトランジスタのゲートが前記端子の１つと別の分岐の第２のトランジスタの間に相互接続で接続される２つの並列分岐と、
２つのそれぞれの入力が、各分岐の抵抗間の接点と接続し、その２つの反転した出力がそれぞれ前記第１のトランジスタのゲートに接続される差動増幅器（６１）と、
プログラミングの間に、前記第２のトランジスタの１つの短絡させる少なくとも１つの第１のスイッチ（ＭＮＰ１、ＭＮＰ２）を含むことを特徴とする、バイナリ値のメモリセル。
【請求項７】
前記供給電圧端子（１）の１つが、セレクタ（Ｋ；Ｋ１、Ｋ２）を通じて、少なくとも２つの供給電圧に接続され、その間では読み取り供給電圧（Ｖｒ）が比較的低く、プログラミング供給電圧（Ｖｐ）が比較的高いことを特徴とする、請求項１から請求項６のいずれかに記載のメモリセル。
【請求項８】
第１の読み取り電圧端子（８３）と参照電位端子間で直列に、第１のトランジスタ（８１Ｇ、８１Ｄ）、ポリシリコン製のプログラミング抵抗（ＲＰ１、ＲＰ２）、及び第２のトランジスタ（８２Ｇ、８２Ｄ）を含み、各分岐の前記抵抗と前記第１のトランジスタ間の接点が、別の分岐のトランジスタのゲートに接続されるセルの差動状態を読み取る箇所を画定する２つの並列分岐と、
プログラミングの間に、プログラミング電位（Ｖｐ）を前記読み取り端子の１つに印加する少なくとも２つの第１のスイッチ（ＭＰＰ１、ＭＰＰ２）を含むことを特徴とする、バイナリ値のメモリセル。
【請求項９】
選択用の前記第２のスイッチ（ＭＰＳ１、ＭＰＳ２）が、前記読み取り箇所（４、６）とそれらに接続されるそれぞれの第１のスイッチ（ＭＰＰ１、ＭＰＰ２）間に挿入されることを特徴とする、請求項８に記載のセル。
【請求項１０】
供給スイッチ（８４）が、前記第１の端子と読み取り電圧供給端子（１′）を接続し、一旦状態が発生すると、セルの電力消費が遮断されることを特徴とする、請求項６又は請求項８に記載のセル。
【請求項１１】
第３の２つのトランジスタ（８５Ｇ、８５Ｄ）が、それぞれの端子の前記第１及び第２のトランジスタのゲート（８１Ｇ、８２Ｇ；８１Ｄ、８２Ｄ）と参照電位端子（２）を接続し、発生した状態を安定させることを特徴とする、請求項６又は請求項８に記載のセル。
【請求項１２】
前記供給スイッチ（８４）及び前記第３のトランジスタ（８５Ｇ、８５Ｄ）が同時に制御されることを特徴とする、請求項１０又は請求項１１に記載のセル。
【請求項１３】
前記プログラミング抵抗（ＲＰ１、ＲＰ２；ＲＰ１ｉ、ＲＰ２ｉ）が同一の寸法及び同一の可能なドープを有することを特徴とする、請求項１から請求項１２のいずれかに記載のメモリセル。
【請求項１４】
プログラミングが、セルの動作読み取り電流範囲内で不可逆的及び安定的方法で、プログラミング抵抗（ＲＰ１、ＲＰ２；ＲＰ１ｉ、ＲＰ２ｉ）の１つの値を、前記抵抗の値が最大値を有する電流より高い電流をポリシリコン製の抵抗の１つに流すことで減少させることにより行われ、前記プログラミングが前記抵抗を破壊しないことを特徴とする、請求項１から請求項１３のいずれかに記載のメモリセル。
【請求項１５】
請求項１から請求項１４のいずれかに記載の複数のメモリセルを含み、前記様々なセルが同一の第１のスイッチを共有することを特徴とする、ワンタイムプログラミングメモリ。
【請求項１６】
前記第１のスイッチの１つにより選択される前記分岐の１つにおいて、関連する分岐のプログラミング抵抗の値が最大値を有する電流より高い電流を一時的に流すことを含むことを特徴とする、請求項１から請求項１４のいずれかに記載のメモリセルをプログラミングする方法。
【請求項１７】
前記分岐の１つのプログラミングスイッチにより選択されるプログラミング抵抗の電流を段階的に増やし、及び
より大きい電流をそれぞれ印加した後、この機能的な読み取り環境の抵抗値を測定するという工程を含むことを特徴とする、請求項１５に記載の方法。
【請求項１８】
前記選択されたプログラミング抵抗に適合したプログラム電流を印加するために、前記プログラミング電流と望ましい最終抵抗間の所定の対応表を使用することから成ることを特徴とする、請求項１６又は請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワンタイムプログラミング（ＯＴＰ）メモリセルの分野に関し、具体的には、バイナリコードを見られることなく集積回路内に保存できるワンタイムプログラミングメモリの形成に関する。
【背景技術】
【０００２】
現在、ワンタイムプログラミングメモリを形成するために、ポリシリコントラックの形状を成すヒューズ型の要素が使用される。こうしたヒューズは、光学的に検知できる状態（オフ又はオン）を有するという不利点を有する。実際、ポリシリコンの可溶性要素は、１アンペアの１０分の１の桁の電流が提供されることにより破損され、それを形成する導電性トラックの物理的劣化が引き起こされる。別の不利点は、必要な強い電流が、製造の際にヒューズの破損を余儀なくすること及びプログラミングが製品寿命の間に行われるワンタイムプログラミングメモリセルの形成にほとんど適合しないことである。
【０００３】
ワンタイムプログラミングメモリの第２の既知のカテゴリは、ＥＰＲＯＭｓの形状を成す。これらのメモリは、標準ＭＯＳ技術の工程に対して更なる製造工程をもたらすトランジスタ（フローティングゲートトランジスタ）を必要とする不利点を有する。別の不利点は、こうしたメモリセルの内容が、動作していないときに、このセルに含まれる電荷を調べることにより、つまり電子走査顕微鏡により見ることが可能である点である。実際、トランジスタのフローティングゲートの電荷数は、メモリセルプログラミングに応じて異なる。この電荷数の差異が電子走査顕微鏡により検知でき、それが強固な保存に不利な影響を与える。ＥＥＰＲＯＭｓ及び消去不能なフラッシュメモリにより形成されるワンタイムプログラミングメモリセルも存在し、同様な不利点を示す。
【０００４】
ＥＰＲＯＭｓの別の不利点は、紫外線に対して敏感なことである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の適用例は、バイナリコードが不正使用される危険なく保存されねばならないスマートカードの分野に関する。コードは、トランザクションアルゴリズムキー又は任意の別の暗号化、識別又は認証キーに相当する。さらに一般的には、本発明は、集積回路内で、バイナリワードが不可逆的に（つまり、単一のプログラミングにより）プログラミングされる、又は少なくとも限られた回数プログラミングされ、このプログラミングの結果が見られないことが望ましい任意のシステムに適用される。
【０００６】
本発明は、これらの特徴を示す新規のワンタイムプログラミングメモリ構造を提供することを目的とする。
【０００７】
本発明はまた、集積回路の製造後にプログラミングでき、一方で前記回路がその適用環境内にあるワンタイムプログラミングメモリセルを提供することを目的とする。
【０００８】
本発明はまた、メモリセルのプログラミングが、光学的にせよそうでないにせよ、動作していないときに、電子走査顕微鏡により見ることができないワンタイムプログラミングメモリセルを提供することを目的とする。
【０００９】
本発明はまた、メモリセルが付加される集積回路のＭＯＳトランジスタと同じ技術で形成され、紫外線に敏感でないワンタイムプログラミングメモリセルを提供することを目的とする。
【００１０】
本発明はまた、差動構造に適合するこうしたセルに基づいたメモリを提供することを目的とする。
【課題を解決するための手段】
【００１１】
これら及び他の目的を達成するために、本発明は、
第１の供給端子とセルの差動状態読み取り箇所又は端子間に接続される少なくとも１つのポリシリコンプログラミング抵抗を含む２つの並列分岐、及び
プログラミングの間に、前記読み取り端子の１つと第２の供給電圧端子を接続する少なくとも１つの第１のスイッチを含むバイナリ値のメモリセルを提供する。
【００１２】
本発明の実施形態によると、各分岐は、プログラミングの間に、分岐読み取り端子と第２の供給端子を接続する第１のスイッチを含む。
【００１３】
本発明はまた、
２つの供給電圧端子間で直列に、ポリシリコン製のプログラミング抵抗、及び固定抵抗を含み、好ましくはその２つの固定抵抗が同一である２つの並列分岐、
入力が、セル状態の差動読み取り箇所を構成する各分岐の抵抗間の中心箇所と接続され、その出力がセルに保存されたバイナリ値を提供する差動増幅器、及び
プログラミングの間に、前記固定抵抗の１つの短絡させる少なくとも第１のスイッチを含むバイナリ値のメモリセルを提供する。
【００１４】
本発明はまた、
２つの供給電圧端子間で直列に、ポリシリコン製のプログラミング抵抗、第１のトランジスタ及び第２のトランジスタを含み、抵抗と第１のトランジスタ間の接点が、セルに保存されるバイナリ値の直接又は逆の読み取り端子を画定し、第２のトランジスタのゲートがセル選択信号を受信し、各分岐の第１のトランジスタのゲートが別の分岐の読み取り箇所と接続する２つの並列分岐と、
プログラミングの間に、前記読み取り端子の１つと前記供給電圧端子の１つを接続する少なくとも１つの第１のスイッチを含むバイナリ値のメモリセルを提供する。
【００１５】
本発明はまた、
第１の供給端子とセルの状態の差動読み取り箇所又は端子間で接続され、ポリシリコン製のプログラミング抵抗、及び第１のトランジスタを含み、２つの第１のスイッチが前記読み取り端子のそれぞれと第２の供給電圧端子を接続する２つの並列分岐を含むバイナリ値のメモリセルを提供する。
【００１６】
本発明はまた、
２つの供給電圧端子間で直列に、第１のトランジスタ、ポリシリコン製の２つのプログラミング抵抗及び第２のトランジスタを含み、各分岐の第２のトランジスタのゲートが、端子の１つと別の分岐の第２のトランジスタ間に相互接続される２つの並列分岐と、
２つのそれぞれの入力が、各分岐の抵抗間の接点と接続し、その２つの反転した出力がそれぞれ第１のトランジスタのゲートと接続する差動増幅器と、
プログラミングの間に、前記第２のトランジスタの１つを短絡させる少なくとも第１のスイッチを含むバイナリメモリセルを提供する。
【００１７】
本発明の実施形態によると、供給電圧端子の１つは、セレクタを通じて、少なくとも２つの供給電圧と接続し、その間では、読み取り供給電圧は比較的低く、プログラミング供給電圧は比較的高い。
【００１８】
本発明はまた、
第１の読み取り電圧端子と参照電位端子間で直列に、第１のトランジスタ、ポリシリコン製のプログラミング抵抗、及び第２のトランジスタを含み、各分岐の抵抗と第１のトランジスタ間の接点が、別の分岐のトランジスタのゲートと接続するセルの差動状態の読み取り箇所を画定する２つの並列分岐と、
プログラミングの間に、プログラミング電位を前記読み取り端子の１つに印加する少なくとも２つの第１のスイッチを含む、バイナリ値のメモリセルを提供する。
【００１９】
本発明の実施形態によると、選択用の２つの第２のスイッチが、前記読み取り箇所及びそこに接続されるそれぞれの第１のスイッチ間に挿入される。
【００２０】
本発明の実施形態によると、供給スイッチは、前記第１の端子と読み取り供給電圧端子を接続し、一旦セル状態が発生するとセルの電力消費が遮断される。
【００２１】
本発明の実施形態によると、第３の２つのトランジスタがそれぞれの端子の第１及び第２のトランジスタのゲートと参照電位端子とを接続して、発生した状態を安定させる。
【００２２】
本発明の実施形態によると、前記供給スイッチと前記第３のトランジスタは同時に制御される。
【００２３】
本発明の実施形態によると、前記プログラミング抵抗は同一の寸法と同一の可能なドープを有する。
【００２４】
本発明の実施形態によると、プログラミングは、セルの動作読み取り電流範囲内で不可逆的及び安定的方法で、プログラミング抵抗の１つの値を、前記抵抗の値が最大値を有する電流より高い電流をポリシリコン製の抵抗の１つに流すことで削減することにより行われ、そのプログラミングは前記抵抗を破壊しない。
【００２５】
本発明はまた、同一の第１のスイッチを共有する複数のメモリセルを含むワンタイムプログラミングメモリを提供する。
【００２６】
本発明はまた、第１のスイッチの１つにより選択された前記分岐の１つで、関係する分岐のプログラミング抵抗の値が最大値を有する電流より高い電流を一時的に課すことから成る、メモリセルをプログラミングする方法を提供する。
【００２７】
１つの実施形態によると、本発明は、以下の
分岐の１つのプログラミングスイッチにより選択されるプログラミング抵抗の電流を段階的に増やし、及び
より大きい電流をそれぞれ印加した後、この機能的な読み取り環境の抵抗値を測定するという工程を含む。
【００２８】
本発明の実施形態によると、選択されたプログラミング抵抗に適合したプログラム電流を印加するために、プログラミング電流と望ましい最終抵抗間の所定の対応表が使用される。
【００２９】
本発明の前述の目的、特徴及び利点は、添付の図面に関連し、以下の具体的な実施形態の非限定的な記述によりさらに詳細に論じられる。
【発明を実施するための最良の形態】
【００３０】
同一の要素は、異なる図面でも同一の参照符号で示される。明確にするために、本発明の理解に必要な要素だけが図面に示され、以下に記載される。特に、本発明によるメモリセルに保存されるバイナリコードを読み取る及び活用する異なる回路は詳述されない。本発明は、これらメモリセルの１つ又はいくつかに保存されたバイナリコードで作り出されるものなら何でも実行できる。
【００３１】
本発明によるメモリセルの特徴は、並行な２つの抵抗分岐を含むことである。各分岐は少なくとも１つのプログラム可能なポリシリコン抵抗の形状を成す。
【００３２】
図１は、本発明によるメモリセルの第１の実施形態を示している。
【００３３】
本実施形態によると、各抵抗分岐は直列の２つの抵抗で形成され、記憶されたレベルの測定は、直列接続の中間点と差動増幅器のそれぞれの入力を接続することにより行われる。各分岐のプログラムできない抵抗は、プログラミングスイッチにより短絡される。
【００３４】
メモリセルの第１の分岐は、供給電圧が印加される２つの端子１及び２間に直列に、第１のプログラム可能な抵抗Ｒｐ１及び第１の固定抵抗Ｒｆ１を含む。メモリセルの第２の分岐は、端子１及び２の間で直列に、第２のプログラム可能な抵抗Ｒｐ２及び第２の固定抵抗Ｒｆ２を含む。抵抗Ｒｐ１及びＲｆ１の接点４は、差動読み取り増幅器５の第１の（例えば、非反転の）入力と接続される。抵抗Ｒｐ１及びＲｆ１の接点６は、差動増幅器５の別の（例えば、反転した）入力と接続される。差動増幅器５の出力は、メモリセルに保存された状態０又は１を提供する。
【００３５】
抵抗Ｒｆ１及びＲｆ２が同一の値である場合、抵抗Ｒｐ１及びＲｐ２間のほんのわずかな差動が読み取り増幅器５の出力状態を条件づけることがわかる。言い換えると、示された例では、抵抗Ｒｐ１が抵抗Ｒｐ２より大きい場合、ポイント６での電圧はポイント４での電圧より大きい。これにより増幅器５の出力にゼロ状態（レベル  Ｖ−）がもたらされる。反対（抵抗Ｒｐ１が抵抗Ｒｐ２より小さい）の場合、ポイント４はポイント６より大きい電圧である。これにより増幅器５の出力で高レベルがもたらされ、従って状態１がもたらされる。
【００３６】
本発明によると、少なくとも１つのスイッチ（この例では、ＮチャネルプログラミングＭＯＳトランジスタＭＮＰ１又はＭＮＰ２）がそれぞれのプログラム可能な抵抗（ポイント４及び６）と端子２を接続する。端子２は、基準供給電圧Ｖ−が印加される端子である（例えば、アース端子）。トランジスタＭＮＰ１及びＭＮＰ２は、プログラミング回路７（ＣＴＲＬ）により個々に制御可能である。正の供給側（端子１）では、動作（読み取り）電圧Ｖｒは、本実施形態によると、プログラミング電圧Ｖｐとは異なる。２つの電圧間の選択は、例えば、メモリセルの正の供給端子１に接続される端子を有するセレクタＫにより行われる。スイッチＫの他の２つの端子８及び９は、それぞれプログラミング電圧Ｖｐ及び読み取り電圧Ｖｒが印加される端子と接続する。例示では、増幅器５は読み取り電圧Ｖｒにより給電される。この電圧は、好ましくは、セル内の電流が数百マイクロアンペアよりも小さくなるように及びさらに詳細には１マイクロアンペアから１０マイクロアンペアの桁になるようにする。
【００３７】
本発明によると、抵抗Ｒｐ１及びＲｐ２は等しく形成される、つまり、同一のディメンションと同一のドープを有するポリシリコントラックの形状を成す。抵抗Ｒｆ１及びＲｆ２もまた、好ましくは同一である。本発明により行われるプログラミングは、この後説明されるプログラミング抵抗Ｒｐ１及びＲｐ２間の不均衡を引き起こすために使用される。
【００３８】
本発明の特徴は、プログラムされる抵抗を通じて、抵抗が最大値を示す電流より大きい電流を流すことを強いることで、望ましい状態に応じてプログラミング抵抗Ｒｐ１又はＲｐ２の１つの値に不可逆的減少を引き起こすことにより、メモリセルのプログラミングを提供することである。本発明のこの特徴は、図１０及び図１１に関連してこの後さらによく理解される。さしあたり、トランジスタＭＮＰ１が抵抗Ｒｆ１を短絡できること、及び抵抗Ｒｐ１の値の減少を引き起こすプログラミング電圧Ｖｐのレベルにより強要される電流を、抵抗Ｒｐ１を通じて流すことができるということだけがいえる。トランジスタＭＮＰ２に関しては、別の分岐に対して、抵抗Ｒｆ２を短絡させるために及び前記抵抗がプログラミング電圧Ｖｐにより供給されるときに抵抗Ｒｐ２の値を減少させるために使用される。他の抵抗に対して減少された値を有する抵抗Ｒｐ１及びＲｐ２の値に応じて、セルに保存される状態は異なる。本発明の本実施形態によると、（例えば、１ミリアンペアから１０ミリアンペアの桁の電流を発生させることができる）プログラミング電圧は読み取り電圧より大きく、それによりプログラミング電流はメモリセル動作電流範囲（１００マイクロアンペアまで）を越えて配置される。
【００３９】
ここでのトランジスタＭＮＰ１及びＭＮＰ２はまた、メモリセルが電圧Ｖｒより実質上大きい電圧Ｖｐにより供給されるときに、抵抗Ｒｆ１及びＲｆ２を保護することができる。次に、抵抗Ｒｆ１及びＲｆ２がポリシリコン製である場合、トランジスタＭＮＰ１及びＭＮＰ２はプログラミングの際にそれらの値を変更することを回避する。
【００４０】
最初（製造直後）、抵抗Ｒｐ１とＲｐ２、Ｒｆ１とＲｆ２がそれぞれ同一のディメンションを有しているならば、メモリセルの状態は不確定である。
【００４１】
代替案として、（抵抗Ｒｐ１及びＲｐ２のプログラミング前の）元の値が抵抗Ｒｆ１及びＲｆ２に対して異なる値を提供することにより前もってプログラムされる。こうした代替案により、セルのプログラムされていない状態を知っているので、最も小さい抵抗Ｒｆ１又はＲｆ２を含む分岐の抵抗Ｒｐ１又はＲｐ２を削減するために単一のプログラミングトランジスタを使用することだけが可能となる。もちろん、その後抵抗Ｒｐ１及びＲｐ２の選択のために、抵抗Ｒｆ１及びＲｆ２の値の間の差異及びセルをプログラムするために行われる値の削減が考慮されねばならない。
【００４２】
本発明によるメモリセルでプログラムされた状態は、光学的にも電子走査顕微鏡を用いても見ることができない。実際、フローティングゲートで行われる電荷の集積とは反対に、本発明により行われるプログラミングは不可視である、というのは、本発明によるプログラミングは、ポリシリコン抵抗の１つの値を恒久的に電荷されることなく変更するだけだからである。さらに、本発明のこの変更特徴は非破壊的であり、ポリシリコン抵抗の構造を物理的に劣化させることから成る可溶性動作とは反対である。従って、それはまた光学的にも不可視である。
【００４３】
前述の説明からすでに現れている本発明の別の利点は、メモリセルに保存されたレベルが、電力解析型の攻撃によって見ることができないことである。実際、メモリセルの電流痕跡（電流消費）は保存された状態から独立し、プログラムされた状態を設定するためにどれだけ抵抗Ｒｐ１又はＲｐ２の値を削減しても、並行する２つの分岐の同等の抵抗は同一である。
【００４４】
図２は、本発明によるワンタイムプログラミングメモリセルの第２の実施形態を、図１の実施形態と比較した図で示している。２つの実施形態の間の差異は、図２では、２つのＮチャネルＭＯＳトランジスタの代わりに、２つのＰチャネルＭＯＳトランジスタＭＰＰ１及びＭＰＰ２によるプログラミングが提供されることだけである。これは、供給端子１及び２に対してその構造を回転させることを意味する。言い換えると、固定抵抗Ｒｆ１及びＲｆ２は、正の供給端子１とトランジスタＭＰＰ１及びＭＰＰ２のそれぞれのドレイン４及び６を接続する。プログラミング抵抗Ｒｐ１及びＲｐ２は、それぞれポイント４及び６を基準供給端子２と接続する。トランジスタＭＰＰ１及びＭＰＰ２は回路７により個別に制御され、回路７はまた、プログラミングモード又は読み取り動作モードを選択するスイッチＫの位置を制御する。これは図２では示されていないが、差動増幅器５は依然電圧Ｖｒにより供給される。
【００４５】
機能上、図１及び図２間の唯一の差異は、回路７により提供される制御レベルがトランジスタのチャネルのタイプのためにトランジスタＭＰＰ１及びＭＰＰ２に対して反転されることである。
【００４６】
しかし、図１の実施形態はＰチャネルトランジスタと比較して小さい体積のＮチャネルＭＯＳトランジスタのために好ましい実施形態である。
【００４７】
図３は、本発明によるワンタイムプログラミングメモリセルの第３の実施形態を示している。
【００４８】
他の２つの実施形態のように、セルは２つの供給端子１と２の間に並行な２つの抵抗分岐、及び２つのプログラミングスイッチＭＮＰ１とＭＮＰ２（この例では、ＮチャネルＭＯＳトランジスタ）、制御回路７、及びそれぞれ読み取り供給電圧Ｖｒ及びプログラミング供給電圧Ｖｐである２つの供給電圧間のセレクタＫを含む。図３に示されるようなセルのプログラミングは、図１及び図２のセルのプログラミングと同様である。ここで変更しているものは、セルの読み取りを可能にするセルの構造である。
【００４９】
本実施形態の特徴は、差動読み取り増幅器を抵抗分岐に一体化させることであり、従って固定抵抗Ｒｆ１及びＲｆ２の使用が避けられる。図１及び図２の実施形態では、抵抗Ｒｆ１及びＲｆ２がＭＯＳトランジスタの形状で作られる。
【００５０】
図３の実施形態では、図の位置付けにおいて、第１のいわゆる左手の分岐は、直列に、抵抗Ｒｐ１、読み取りＭＯＳトランジスタＭＮＲ１、及び選択ＭＯＳトランジスタＭＮＳ１を含む。抵抗Ｒｐ１及びトランジスタＭＮＲ１（及び従ってこのトランジスタのドレイン）間の相互接続は、第１の出力端子Ｓを形成し、それは適宜「直接」（非反転の）出力端子と呼ばれる。端子Ｓはまた、抵抗Ｒｐ１とプログラミングトランジスタＭＮＰ１の接続箇所４に対応する。図の位置付けにおいて第２のいわゆる右手の分岐は、直列に、抵抗Ｒｐ２、読み取りＭＯＳトランジスタＭＮＲ２、及び選択ＭＯＳトランジスタＭＮＳ２を含む。抵抗Ｒｐ２とトランジスタＭＮＲ２（及び従ってこのトランジスタのドレイン）間の相互接続は、端子Ｓの逆である第２の端子ＮＳを形成する。端子ＮＳはまた、抵抗Ｒｐ２とプログラミングトランジスタＭＮＰ２の接続箇所６に対応する。トランジスタＭＮＲ２のゲートは端子４と接続し、一方でトランジスタＭＮＲ１は端子６と接続して双安定の効果を得る。トランジスタＭＮＳ１及びＭＮＳ２のゲートは、一緒にセル１の読み取り選択信号を受信することになっている端子Ｒと接続する。この信号は、好ましくはいくつかのメモリセルのアレイ配置のセル選択信号に対応する。それはその後段又は列復号器により提供される。例示では、すべてのトランジスタがＮチャネルトランジスタである。
【００５１】
本実施形態によるセルの読み取り動作は、以下の通りである。制御回路７がセレクタＫを電圧Ｖｒに切り替える。好ましくは、これが静止状態である、というのは、別の状態はプログラミングにのみ（従って、おおむね一度だけ）使用されるからである。入力端子Ｒはセル選択（又は読み取りモードの構成）信号（高い状態で動作）を受信し、トランジスタＭＮＳ１及びＭＮＳ２の両方をオンにする。
【００５２】
その結果、端子Ｓ及びＮＳの１つが他の端子より早く電圧を増加させる。この不均衡は、抵抗Ｒｐ１及びＲｐ２間の差異によるものである。この不均衡がトランジスタＭＮＲ１及びＭＮＲ２の１つをオンにする。どのゲートが最初に最小の時定数（最小値を伴うレジスタが最小の時定数を生成する）を有する（端子１からの）電気経路に加わるか、及び従ってどのドレイン電圧が他と比べてゆっくり増大するかは、これらトランジスタのゲートの交差による。一旦オンになると、このトランジスタＭＮＲがそのドレイン（及び従って対応する出力端子Ｓ又はＮＳ）をアース端子に強引に通して、別分岐のＭＮＲトランジスタの遮断を確実にし、従って対応する出力端子上で高状態となる。
【００５３】
本実施形態によるセルのプログラミングは、トランジスタＭＮＰ１及びＭＮＰ２による第１の２つの実施形態と同一方法で行われる。しかし、セルのトランジスタＭＮＳ１及びＭＮＳ２は、プログラミング（低い入力Ｒ）でオフにされねばならない。それらはソースを浮動にすることにより読み取りトランジスタＭＮＲ１及びＭＮＲ２を保護するために使用される。ＭＮＲトランジスタをそれらのソースで切断することにより、ＭＮＳトランジスタはそれらがドレイン及びソース間の高い電圧Ｖｐを見ることを防ぐ。従って、ＭＮＲ及びＭＮＳトランジスタは読み取り電圧Ｖｒに応じた所定の大きさに作られる。ＭＮＰプログラミングトランジスタだけが電圧Ｖｐに耐える大きさが必要であり、セルをプログラムするのに使用される（読み取り動作電流範囲と比較して）比較的高い電流に耐える。
【００５４】
本実施形態の利点は、保存セルとその読み取り増幅器を組み合わせることである。
【００５５】
図１及び図２の実施形態のように、図３の実施形態はＮチャネルＭＯＳトランジスタ（実施形態に示される）又はＰチャネルトランジスタを適用する。図３の実施形態をＰチャネルＭＯＳトランジスタに置き換えることは、当業者の能力の範囲内である。
【００５６】
代替案の実施形態によると、単一の供給電圧がメモリセルに対して使用される。従って、レベルＶｐ及びＶｒ間の供給電圧の選択が避けられる。この場合、望ましい制約を抵抗Ｒｐ１及びＲｐ２のプログラミングに課すのに十分な供給電圧が選択される（図１、図２及び図３）。抵抗Ｒｆ１及びＲｆ２の値（図１及び図２）又はトランジスタＭＮＳ１、ＭＮＳ２、ＭＮＲ１及びＭＮＲ２のディメンション（図３）がその後適宜（例えば、プログラミング抵抗の至る所で、数十又は数百マイクロアンペアを下回る電力範囲での動作を確実にする十分に低い電圧を課すために十分に高い抵抗Ｒｆ１及びＲｆ２に応じて）選択される。しかし、こうした実施形態は好ましい実施形態ではない。というのは、その実施形態では比較的大きく、恒久的な電力消費が課せられるからである。
【００５７】
図４は、本発明の第４の実施形態によるメモリセルの段ＭＣ１、…ＭＣｉ、…ＭＣｎを示している。この図は、アレイネットワークでの本発明に特有のプログラミング抵抗を伴うメモリセルの関連性の可能性を示している。単純化のために、図４は、単一の段（コラム）を示している。しかし、注目すべきはいくつかの並行する段が提供されることである。
【００５８】
段のそれぞれのメモリセルＭＣｉは、２つの並行する分岐により形成され、各分岐は供給電圧が印加される端子１及び差動読み取り要素５により読み取られることになっているそれぞれの出力端子４又は６間に、プログラム可能な抵抗であるＲＰ１ｉ、ＲＰ２ｉ、及びスイッチ（ここでは、ＮチャネルＭＯＳトランジスタ）であるＭＮＳ１ｉ、ＭＮＳ２ｉを含み、セルの段を選択する。差動増幅器５の入力又はメモリ配置の出力の端子Ｓ及びＮＳに対応する端子４及び６が、それぞれ供給電圧（例えばアースＧＮＤ）が印加される第２の端子２とプログラミングトランジスタＭＮＰ１及びＭＮＰ２を経由して接続される。
【００５９】
従って、異なるメモリセルＭＣｉは端子１及び端子４と６の間で並列である。例示では、端子１は、読み取り動作又はプログラミング動作が望まれているかどうかに応じて制御回路（図示せず）により制御されるスイッチＫを経由して、それぞれ読み取りのための供給電圧Ｖｐ及びプログラミングのための供給電圧Ｖｒ（線１″及び１′）と接続する。
【００６０】
例示では、プログラミングトランジスタＭＮＰ１及びＭＮＰ２は、制御回路からそれぞれ信号Ｐｇ１及びＰｇ２を受信する。代替案として、及び差動増幅器の実施形態のいくつかに関連して今後わかるように、信号Ｐｇ１及びＰｇ２は、１つの及び同一のプログラミング制御信号である。
【００６１】
図４の回路では、各メモリセルの選択トランジスタＭＮＳ１ｉ及びＭＮＳ２ｉは、それぞれのワード列選択信号ＷＬｉにより一緒に制御される。このワード列表記方法は、メモリ平面の列と段の通常の意味を参照して使用される。代替案として列選択信号ＷＬｉは、別の分岐に対する分岐を選択する２つの独立した信号に分割される。それは、具体的にはこのことが２つの分岐のうちの１つのプログラミングに必要とされ、一方で単一のプログラミング制御信号がトランジスタＭＮＰ１及びＭＮＰ２に対して同時に使用される場合のことである。
【００６２】
前述の論考から、各メモリセルが、供給電圧が印加される２つの端子間で並列で、それぞれがポリシリコン抵抗、及び各抵抗と第２の供給端子を接続する少なくとも１つのプログラミングスイッチを含む２つの分岐を含むことがわかる。メモリ列の選択が必要なために、第２のスイッチがプログラミングトランジスタと抵抗間で直列接続される。前記スイッチは、関連するセルの選択トランジスタＭＮＳである。
【００６３】
差動読み取り要素５を形成する異なる例は、図５及び図６に関連してこれ以降記載される。選択トランジスタは、図４に示されるようにメモリセルの段全体に対する読み取り要素の単一性のために、そこでは省略されている。
【００６４】
プログラミングトランジスタＭＮＰ１及びＭＮＰ２は、図４との結びつきをより良く見せるために示されている。しかし、注目すべきはそれらが実際には差動読み取り要素に属さないことである。
【００６５】
図５は、メモリセルの２つの分岐間の電流差異を検知する差動読み取り増幅器の第１の例を示している。
【００６６】
図５のダイアグラムは２つのトランスコンダクタンス増幅器の使用に基づき、それらはそれぞれ少なくとも２つの並列の電流ミラー分岐を含む。例示では、並列な３つの分岐が、メモリセルの出力分岐のそれぞれ（Ｓ及びＮＳ）に提供される。
【００６７】
例えば、端子Ｓの側では（適宜、図の位置づけにおいて左手分岐の側では）、各分岐は、それぞれトランジスタ４１Ｇ、４２Ｇ、及び４３Ｇ（例えば、ＮチャネルＭＯＳトランジスタ）を有し、電流ミラーとして組み立てられる。トランジスタ４１Ｇは、端子Ｓとアース２を接続して、ダイオード構成で、そのゲート及びドレインは相互接続される。第２の分岐のトランジスタ４２Ｇは、そのソースにより端子２と接続し、そのドレインによりＰチャネルＭＯＳトランジスタ４４Ｇのドレインと接続し、そのソースは読み取り電圧供給線１″と接続する。第３の分岐側では、トランジスタ４３ＧがＰチャネルＭＯＳトランジスタ４５Ｇを経由して供給線１″と接続し、トランジスタ４３Ｇのソースはアース２と接続する。
【００６８】
同一の構造が、端子ＮＳの接続のために図の右手側で再現される。第１の分岐のトランジスタ４１Ｄは、やはりダイオード構成である。第２の分岐のトランジスタ４４Ｄは、ゲート上で電流ミラーとして組み立てられるトランジスタ４４Ｇのゲートと接続するゲートを有し、トランジスタ４４Ｇはドレインと接続するゲートでダイオードを組み立てる。第３の分岐側では、トランジスタ４５Ｄがドレインと接続するゲートでダイオードを組み立て、そのゲートは左手側の分岐のトランジスタ４５Ｇのゲートと接続する。
【００６９】
差動測定は演算増幅器４６により行われ、そのそれぞれの反転及び非反転入力は、第３の左手側の分岐のトランジスタ４５Ｇ、４３Ｇの相互接続箇所４７及び第２の右手側の分岐の４４Ｄ及び４２Ｄの相互接続箇所４８と接続する。さらに、測定抵抗Ｒは、増幅器４６の入力端子と接続する。増幅器４６の出力ＯＵＴは、読み取りメモリセルの状態を提供する。
【００７０】
図５の実施形態の利点は、選択ＭＯＳトランジスタの構造の可能な非対称を、さらに具体的には、回路に存在する静電容量間の非対称を除去することが可能なことである。従って、それは純抵抗測定増幅器である。
【００７１】
注目すべきは、図５の増幅器への給電のように、読み取り電圧Ｖｒだけが電流ミラーを給電する。
【００７２】
図６は、図４のメモリセルに適用できる差動読み取り増幅器の別の例を示している。ここでの読み取りは、電圧上で行われる。増幅器はそれぞれ端子Ｓ及びＮＳとアース２を接続する２つのＭＯＳトランジスタ（ここでは、Ｎチャネル、５１Ｇ及び５１Ｄ）の形状を成し、トランジスタの１つ（例えば、５１Ｇ）は、ダイオード構成で、トランジスタ５１Ｇ及び５１Ｄのゲートは相互接続される。従って、それは読み取りモードの端子Ｓと端子ＮＳ間の電圧を釣り合わせる電流ミラーである。電流ミラーは差分を増幅し、左手の分岐は別の分岐に対する電流を設定する。従って、選択されたメモリセルの左手の分岐Ｓの抵抗が、このセルの右手側の抵抗よりも小さい場合、より強い電流がこの左手の分岐を流れる。他の分岐のミラートランジスタが同一の電流を印加するので、そのメモリセルに対して抵抗がより強くなるという事実により、電圧読み取り箇所Ａが低電圧（アース、オン状態でのトランジスタの直列抵抗を無視する）へ下降する。ポイントＡは、読み取りＭＯＳトランジスタ５２のゲートと接続し、読み取りＭＯＳトランジスタ５２は、読み取り電圧Ｖｒが印加する端子１′とアース２の間の定電流ソース５３と直列接続する。トランジスタ５２と端子５３間の相互接続箇所はインバータ５４と交差し、その出力端子は選択されたセルの状態を提供する。ポイントＡがアースに近い電圧であるとき、トランジスタ５２はオフである。反対の場合、このトランジスタはオンである。従って、差動読み取り増幅器の出力ＯＵＴの切り替えが効果的に得られる。
【００７３】
代替実施形態によると、読み取り箇所（トランジスタ５２のゲート）は線Ｓと接続する、このとき、その線のトランジスタ５１Ｄはダイオード構成となる。
【００７４】
図５のアセンブリのように、メモリセルの１つのプログラミングが行われることが望ましいとき、前記セルはその信号ＷＬｉ（図４）により選択され、プログラミングポリシリコン抵抗の値が減少することが望ましい分岐のトランジスタＭＮＰ１又はＭＮＰ２がオンになる。
【００７５】
図７は、本発明によるワンタイムプログラミングメモリセルの第５の実施形態を示している。このセルは、同時に差動読み取り要素を形成するヒステリシス比較器又は増幅器（一般にシュミットトリガーと呼ばれる）６１の使用を基礎にしている。
【００７６】
その他の実施形態のように、セルは２つの並列の分岐を含み、各分岐は供給電圧が印加する端子１及び端子２の間で直列に、プログラム可能な抵抗要素ＲＰ１、ＲＰ２及びプログラミングトランジスタＭＮＰ１、ＭＮＰ２を形成する少なくとも１つのスイッチを含む。図７の例では、各分岐はまた、読み取りのために、端子１と抵抗要素ＲＰ１、ＲＰ２の第１の端子をそれぞれ接続するＰチャネルＭＯＳトランジスタ６２Ｇ、６２Ｄ及び抵抗要素ＲＰ１、ＲＰ２の他の端子とアース２をそれぞれ接続するＮチャネルＭＯＳトランジスタ６３Ｇ、６３Ｄを含む。トランジスタ６３Ｇ、６３Ｄのそれぞれのゲートは、反対側のトランジスタのドレイン、つまりプログラミングトランジスタＭＮＰ１及びＭＮＰ２のそれぞれのドレインと接続する。
【００７７】
抵抗要素ＲＰ１及びＲＰ２は、それぞれ直列の２つの抵抗ＲＰ１１、ＲＰ１２及びＲＰ２１、ＲＰ２２で形成され、そのそれぞれの接合箇所はシュミットトリガー６１の非反転及び反転入力と接続する。シュミットトリガーのそれぞれの出力は、トランジスタ６２Ｇ及び６２Ｄのゲートと接続する。
【００７８】
正端子１は、切り替え回路Ｋにより電圧Ｖｐ及びＶｒと接続する。ここで、代替案の切り替え回路が、電圧Ｖｒ及びＶｐが印加される端子１′及び１″と端子１とをそれぞれ接続するスイッチＫ１及びＫ２の形状を成して示されている。もちろん、スイッチＫ１及びＫ２は同時にオンになることはない。
【００７９】
読み取りモードでは、セルが電圧Ｖｒ以下で供給されるとすぐに、シュミットトリガー６１が２つのトランジスタ６２Ｇ及び６２Ｄをオンにする。セル下部のフリップフロップアセンブリ（トランジスタ６３Ｇ及び６３Ｄ）は、抵抗ＲＰ１及びＲＰ２間の不均衡を検知する。トリガー６１はこの不均衡を読み取り、最も高い抵抗値ＲＰ１又はＲＰ２を有する分岐のトランジスタ６２Ｇ又は６２Ｄをオフにする。
【００８０】
図７のメモリセルの利点は、一旦読み取りが行われると、セルに電流が流れないことである。
【００８１】
トリガー６１が存在する別の利点は、フリップフロップ６３Ｇ、６３Ｄを待たずに小さい不均衡を検知し、トランジスタ６３Ｇ及び６３Ｄの１つを完全にオフにすることができることである。
【００８２】
例示では、セルのそれぞれの直接出力ＯＵＴ及び反転出力ＮＯＵＴがトランジスタ６３Ｄ及び６３Ｇのゲートにより形成される。代替案として、及び図７に点線で示されるように、トランジスタ６２Ｇ及び６２Ｄのゲート（シュミットトリガーの出力）もまた、セル出力として使用される。
【００８３】
図に示されたようなメモリセルのプログラミングは、２つの工程で行われる。第１の工程では、プログラミングトランジスタの１つ（例えば、ＭＮＰ２）が信号Ｐｇ２によりオンになる。次に、導入された不均衡がトランジスタ６２Ｄをオフにし、トランジスタ６２Ｇをオンにする。この状態は安定している、というのは、より小さい抵抗が左手の分岐上に課されるからである。
【００８４】
第２の工程では、スイッチＫ１及びＫ２によりプログラミング電圧Ｖｐに切り替えられ、プログラミングスイッチＭＮＰ１が信号Ｐｇ１によりオンにされ、この電流が左手の分岐を流れるように強制し、従って抵抗ＲＰ１１及びＲＰ１２の値を削減することにより、それらをプログラムする。プログラミング電圧から絶縁するトランジスタ６２Ｄがオフ状態であるために、電流は右手側の抵抗を流れない。
【００８５】
セルが別の方法でプログラミングされることが望まれる場合、上記で論じた動作が逆になる。その後シュミットトリガー６１はセルの電力消費を回避するために読み取りモードで使用されるだけでなく、プログラムされる分岐を選択するためにも使用される。
【００８６】
セルの最初の（製造）状態が確認されることを望まれる代替実施形態によると、信号Ｐｇ１及びＰｇ２は１つ及び同一であり、その後プログラミングは、製造直後の状態ですでにわずかに低い値を示す抵抗ＲＰ１及びＲＰ２を減少することにより最初の状態を確認する。
【００８７】
注目すべきは、図７の実施形態が単一の供給電圧の使用に適合し、前記電圧がその後プログラミング電圧Ｖｐのレベルに設定されることである。実際、読み取りモードでは、状態がシュミットトリガーにより確認されるとすぐに、抵抗をプログラミングする危険は存在しなくなる、というのは、もはや電流が存在しないからである。これを達成するために、読み取り電流がプログラミングを引き起こすくらい十分に長く続かないことを確実にしなければならない。言い換えると、セル供給電圧の印加時間は、単一の供給電圧の使用に適合するくらい十分に短くなるように選択されなければならない。
【００８８】
両方の電圧が使用される場合、シュミットトリガー６１は電圧Ｖｒ以下で供給される。
【００８９】
代替案として、プログラミングはそれぞれトランジスタ６２Ｇ及び６２Ｄを短絡させる更なるトランジスタを提供することによる単一の工程で行われ、セルをプログラミングする。その後トリガー６１は読み取りモードでのみ使用される。
【００９０】
図８は、図７のシュミットトリガー６１の実行例を示している。前記トリガーは、電圧Ｖｐ又はＶｒ（端子１）により供給される電流ソース６４とアース２の間に並列の２つの対称構造を含む。各構造は、ソース６４の出力端子６５とアースの間に、ＰチャネルＭＯＳトランジスタ６６Ｄ又は６６Ｇを含み、そのそれぞれのゲートは反転入力端子−及び非反転入力端子＋を形成し、そのそれぞれのドレインは、トランジスタ６２Ｇ及び６２Ｄのゲートと接続する出力端子を画定する。端子６２Ｇ及び６２Ｄのそれぞれは、２つのＮチャネルＭＯＳトランジスタ６７Ｇ、６８Ｇ及び６７Ｄ、６８Ｄの直列接続によりアース２と接続される。トランジスタ６７Ｇ及び６７Ｄはダイオード構成で、そのそれぞれのゲートとドレインは相互接続される。トランジスタ６８Ｇ及び６８Ｄのそれぞれのゲートは、反対側の分岐のトランジスタ６７Ｄ及び６７Ｇのドレインと接続する。ＮチャネルＭＯＳトランジスタ６９Ｇ又は６９Ｄは、それぞれ、トランジスタ６７Ｇ及び６７Ｄ上の電流ミラーに組み立てられる。これらのトランジスタは、端子６２Ｄ及び６２Ｇ間で、ＮチャネルＭＯＳトランジスタ７０Ｇ及び７０Ｄを経由してアース２と接続し、読み取りの間のヒステリシスを保証する。トランジスタ７０Ｇ及び７０Ｄのゲートは、読み取りの間だけ動作する及びトランジスタ７０Ｇ及び７０Ｄをオフにする制御信号ＣＴを受信し、読み取り後の増幅器の電力消費を回避する。
【００９１】
図８に示されるようなシュミットトリガー６１の動作は、完全に既知である。−入力又は＋入力（トランジスタ６６Ｇ及び６６Ｄのゲート）の１つの電圧レベル間に不均衡が現れるとすぐに、この不均衡が、アセンブリの下部分の交差した電流ミラー構造のために固定される。
【００９２】
図９は、本発明によるセルの第３の実施形態を示している。前述したメモリセル同様、図９のセルは、一旦読み取り状態が発生すると、恒久的なセル供給（電力消費）を抑えることができる安定状態を固定するという利点を有する。
【００９３】
実際のセルＭＣは２つの並列の分岐を含み、そのそれぞれはＰチャネルＭＯＳトランジスタ８４を経由して、読み取り供給電圧Ｖｒ（端子１′）と接続する端子８３とアース２の間に、ＰチャネルＭＯＳトランジスタ８１Ｇ、８１Ｄ、プログラミング抵抗ＲＰ１、ＲＰ２、ＮチャネルＭＯＳトランジスタ８２Ｇ、８２Ｄで形成される。トランジスタ８４はＣＯＭにより制御され、読み取りの際構造に電力供給することになっている。オフのとき、すでに述べた並列の分岐に電力消費は発生しない。信号ＣＯＭはまた、トランジスタ８１Ｇと８１Ｄのそれぞれのゲート及びアース間で接続される２つのＮチャネルＭＯＳトランジスタ８５Ｇ、８５Ｄのゲートにも送信される。トランジスタ８１Ｇ及び８２Ｇのゲートはトランジスタ８２Ｄのドレインと相互接続し、一方でトランジスタ８１Ｄ及び８２Ｄのゲートはトランジスタ８２Ｇのドレインと相互接続して、読み取り状態を安定させる。
【００９４】
トランジスタ８２の反対側の抵抗ＲＰ１及びＲＰ２の端子４、６は、Ｐチャネル選択ＭＯＳトランジスタＭＰＳ１及びＭＰＳ２を経由して、セルの出力端子ＢＬ及びＮＢＬとそれぞれ接続する。随意的に、端子ＢＬ及びＮＢＬは、構造のビット線の論理状態信号ＤＡＴＡ及びＮＤＡＴＡを生成するフォロア増幅器すなわちレベルアダプタ８６Ｇ及び８６Ｄを経由して接続される。選択トランジスタＭＰＳ１及びＭＰＳ２は、図４に示されるタイプの段でメモリセル選択信号ＲＯＷにより制御される。セルの単純な読み取りを用いて、上述した構造は、端子ＢＬ及びＮＢＬ上で、それは瞬間だけれども、抵抗ＲＰ１及びＲＰ２の値の差動により識別されるセルのプログラムされた状態を効果的に得ることができる。この差は増幅され、セル状態はその交差した構造のために安定する。
【００９５】
図９に示されるようなメモリセルのプログラミングは、２つのプログラミングトランジスタＭＰＰ１及びＭＰＰ２（ここでは、ＰチャネルＭＯＳトランジスタ）を用いて行われる。２つのプログラミングトランジスタＭＰＰ１及びＭＰＰ２は、（先行図面のように）端子Ｓ及びＮＳに接続されるそれぞれのドレインを有し、そのそれぞれのソースはプログラミング電圧Ｖｐを受け取ることになっている。トランジスタＭＰＰ１及びＭＰＰ２のゲートは、信号Ｐｇ１及びＰｇ２を受信する。しかし注目すべきは、ＰチャネルＭＯＳトランジスタが含まれるので、これら信号の状態が、Ｎチャネルトランジスタを使用する前述の構造に対して反転されなければならないことである。
【００９６】
セル選択の前に、トランジスタＭＰＳ１及びＭＰＳ２はどちらも信号ＲＯＷにより遮断される。従って構造が絶縁される。
【００９７】
読み取りは、セル構造のすべてのノードに低レベルを課す高状態の信号ＣＯＭを設定することから始まる。信号ＣＯＭがリセットされると、トランジスタ８１Ｄ及び８５Ｄのゲートが抵抗ＲＰ１を通じて充電され、一方でトランジスタ８１Ｇ及び８５Ｇのゲートは抵抗ＲＰ２を通じて充電される。ゲートの静電容量は、対称により同等である。抵抗ＲＰ１が最低値を示すと想定すると、トランジスタ８２Ｇのドレインはトランジスタ８２Ｄのドレインより大きい電圧を有する。この反応は増幅されて、端子４上に高レベルを、端子６上に低レベルを提供する。この動作は、供給電圧Ｖｒが持続する間、１度だけ実行される。
【００９８】
読み取られるために、セルは高状態の信号ＲＯＷを設定することにより選択される。その後トランジスタＭＰＳ１及びＭＰＳ２がオンになり、それによりノード４及び６の状態を論理出力信号ＤＡＴＡ及びＮＤＡＴＡを生成するビット線ＢＬ及びＮＢＬ上に移すことができる。
【００９９】
図９のセルをプログラムするために、選択トランジスタＭＰＳ１及びＭＰＳ２がオフである状態から始まる。信号ＣＯＭは高に切り替えられて、トランジスタ８２Ｇ及び８２Ｄのそれぞれのドレインをアースに引き込む。トランジスタ８４がオフなので、供給Ｖｒへの漏電電流は不可能である。
【０１００】
その後十分な電圧レベル（Ｖｐ）が、抵抗ＲＰ１又はＲＰ２に応じて、トランジスタＭＰＰ１及びＭＰＰ２の１つを用いて端子ＢＬ又はＮＢＬ上に与えられる。抵抗ＲＰ１又はＲＰ２は、自身の値の不可逆的な減少によりプログラムされることが所望されている。その後、トランジスタＭＰＳ１及びＭＰＳ２が信号ＲＯＷの切り替えによりオフとなる。プログラミング電圧はただちに、プログラムされる抵抗上に移され、一方で反対のノードＮＳ又はＳは浮動したままである。
【０１０１】
プログラミング電圧と読み取り電圧は、この後論じられるように異なるものである。
【０１０２】
図９に示されるアセンブリでは、セルＭＣに関連して、トランジスタＭＰＰ１及びＭＰＰ２のそれぞれのソースが、プログラミング電圧Ｖｐに供給されるフォロア要素８７Ｇ及び８７Ｄの出力に接続される。フォロア要素８７Ｇ及び８７Ｄのそれぞれの入力は、フォロア増幅器８８により電圧Ｖｐを受け取り、フォロア増幅器８８の入力は、プログラミングのきっかけとなるバイナリ信号ＰＲＧを受信し、その出力は増幅器８７Ｇの入力、及び電圧Ｖｐにより供給されるインバータ８９を経由して、増幅器８７Ｄの入力と直接接続される。インバータ８９の機能は、信号ＰＲＧの状態に応じて、電圧Ｖｐに提示される分岐の機能を選択することである。この場合、トランジスタＭＰＰ１及びＭＰＰ２は同一の信号により制御される。インバータ８９がない場合、別個の信号Ｐｇ１及びＰｇ２が使用される。
【０１０３】
構造の制御されていない線上での事前充電レベルのために選択トランジスタがオンであるときに、セル状態の偶発的な反転を回避するために、線ＢＬ及びＮＢＬをそれぞれアースに接続する２つのトランジスタ、それぞれ９０Ｇ及び９０Ｄ（ここでは、ＮチャネルＭＯＳトランジスタ）が提供される。これらのトランジスタは、それぞれ書き込み位相の高状態及び読み取り位相の高状態を示す信号Ｗ及びＲの組み合わせにより同時に制御される。これら２つの信号は、ＸＮＯＲ型のゲート９１により組み合わされ、その出力は、トランジスタ９０Ｇ及び９０Ｄのゲートを駆動する前に、電圧Ｖｐにより供給されるレベルシフト増幅器９２を横切る。この構造により、それぞれの読み取り動作の前に、ノードＢＬ及びＮＢＬをアースに引き込むことが可能となる。
【０１０４】
図９の構造の制御信号の生成は、上記で与えられた機能的な表示に基づき、当業者の能力の範囲内である。
【０１０５】
図１０は、本発明によるプログラミング抵抗Ｒｐ１及びＲｐ２のポリシリコン抵抗型の実施形態を、非常に簡略的な一部斜視図で示している。
【０１０６】
こうした抵抗（図１０で３１と付されている）は、絶縁基板３２上に付着された層をエッチング処理することにより得られるポリシリコントラック（バーとも呼ばれる）で形成される。基板３２は、単に集積回路基板から直接形成され、又は抵抗３１ための絶縁基板を形成する絶縁層から形状される。抵抗３１は、その２つの端部により、導電トラック（例えば、金属トラック）３３及び３４に接続される。導電トラック３３及び３４は、抵抗バーと他の集積回路要素を接続することになっている。図４の簡略化された表示では、一般に集積回路を形成する異なる絶縁層及び導電層は参照されない。単純化するため、絶縁基板３２上に置かれ、その上部表面の端部により、２つの金属トラック３３及び３４と接触する抵抗バー３１だけが示されている。実際は、抵抗要素３１と他の集積回路構成要素との接続は、バー３１の配置において、その端部から始まる幅広いポリシリコントラックにより得られる。言い換えると、抵抗要素３１は一般に、トラックの残りの部分より狭いポリシリコントラックの区分を作ることにより形成される。
【０１０７】
要素３１の抵抗Ｒは、以下の公式
Ｒ＝ρ（Ｌ／ｓ）
で与えられ、ここでρは要素３１がエッチング処理されるトラックを形成する素材（多分ドープされたポリシリコン）の抵抗率を示し、Ｌは要素３１の長さを示し、ｓはその断面、つまり、幅ｌを厚さｅで乗算したものを示している。要素３１の抵抗率ρは、とりわけ、それを形成するポリシリコンの可能なドープに左右される。
【０１０８】
ほとんどの場合、集積回路の形成の際に、抵抗はいわゆるスクエア抵抗Ｒ□の概念を参照することにより提供される。このスクエア抵抗は、付着される厚さで割られる素材の抵抗率であると定義する。要素３１の抵抗を与える上記関係をとりあげると、従って、抵抗は以下の関係
Ｒ＝Ｒ□＊Ｌ／ｌ
で与えられる。
【０１０９】
商Ｌ／ｌは、抵抗要素３１を形成するいわゆるスクエアの数に対応する。これは、上記からわかるように、技術に左右され、要素３１を形成するために並んで置かれた所定のディメンションのスクエア数を表す。
【０１１０】
従って、ポリシリコン抵抗の値は、製造の際、いわゆる名目上の抵抗率及び抵抗をもたらす上記パラメータに基づいて画定される。一般に、ポリシリコンの厚さｅは、集積回路の他の製造パラメータにより設定される。例えば、この厚さは、集積回路ＭＯＳトランジスタのゲートに望ましい厚さにより設定される。
【０１１１】
本発明の特徴は、その値が不可逆的に減少することが望ましいポリシリコン抵抗（Ｒｐ１及びＲｐ２）に対し、抵抗が最大値に達する電流より大きいプログラミング電流又は制限電流を一時的に課すことにある。この電流はこの抵抗の通常の動作電流範囲（読み取りモード）を超える。言い換えると、ポリシリコンの抵抗率は、対応する抵抗要素内に動作電流範囲を超える電流を流すことを一時的に課すことにより動作電流範囲において、安定的及び不可逆的に減少する。
【０１１２】
本発明の別の特徴は、抵抗を削減するために使用される電流が、可溶性要素とは逆に、ポリシリコン要素に対して非破壊的であることである。
【０１１３】
図１１は、メモリセル抵抗の１つをプログラミングする本発明の実施形態を、流れる電流に応じて図１０に示される型のポリシリコン要素抵抗を与える曲線ネットワークを用いて示している。
【０１１４】
抵抗要素３１（Ｒｐ１又はＲｐ２）を製造するために使用されたポリシリコンは、要素３１に、所定のディメンションｌ、Ｌ及びｅに対する抵抗値Ｒｎｏｍを与える名目上の抵抗率を示すと仮定する。この抵抗の名目上の（もとの）値は、システムの動作電流範囲で、つまり、一般には１００μＡより小さい電流に対して抵抗要素３１により安定した方法で得られた値に対応する。
【０１１５】
本発明によると、抵抗値を減少するために及び不可逆的及び安定的方法で、例えば、Ｒｎｏｍより小さい値Ｒ１に切り替えるために、要素３１の抵抗Ｒの値が最大であり、にもかかわらず無限ではない電流Ｉｍより大きいいわゆる制限電流（例えばＩ１）を、抵抗要素３１の両端に課す。図１１に示されるように、一旦電流Ｉ１が抵抗要素３１に印加されると、安定抵抗の値Ｒ１が集積回路の動作電流の範囲Ａ１で得られる。実際、電流に応じた抵抗曲線Ｓｎｏｍは、比較的低い電流（１００μＡより小さい）に対して安定している。この曲線は、数ミリアンペア又はそれ以上（範囲Ａ２）の桁の実質上高い電流に対して増加し始める。この電流範囲で、曲線Ｓｎｏｍは電流Ｉｍに対する最大値と交差する。その後抵抗は次第に減少する。図１１では、ヒューズを作るために通常使用される範囲に対応する電流の第３の範囲Ａ３が示されている。これらは、抵抗が無限になるくらい突如増加し始める１アンペアの十分の一の桁の電流である。従って、本発明は動作範囲Ａ１及び破壊的範囲Ａ３の間の中間範囲Ａ２の電流を使用して、抵抗値すなわちさらに具体的にはポリシリコン要素の抵抗率の値を不可逆的に減少させる。
【０１１６】
実際、一旦電流に応じた抵抗率の曲線Ｓｎｏｍの最大値を通り過ぎると、動作電流範囲で抵抗により得られた値は、値Ｒｎｏｍより小さい。新たな値、例えばＲ１は、不可逆的な電流位相の間に印加される電流（ここではＩ１）の高い方の値に左右される。本当に注目すべきは、本発明により行われる不可逆的減少が、集積回路の通常読み取り動作モード（範囲Ａ１）の外側、つまり通常の抵抗動作の外側の特定のプログラミング位相で発生することである。
【０１１７】
必要ならば、一旦ポリシリコン抵抗の値が低い値（例えば、図１１のＲ１）に減少すると、この値の不可逆的減少がさらに実行される。これを達成するためには、電流に応じた新たな抵抗曲線Ｓ１の最大電流Ｉ１を超えることで十分である。例えば、電流の値が値Ｉ２に達するように増加される。その後電流が再び減少すると、値Ｒ２がその通常動作範囲の抵抗に対して得られる。Ｒ２の値は値Ｒ１より小さく、もちろん値Ｒｎｏｍより小さい。先行する図のメモリセルへの適用では、これにより限られた回数のプログラミングの反転が可能となる。
【０１１８】
電流に応じた抵抗曲線のすべてが、曲線の最大値と交差した後、抵抗値の減少勾配上で合流することがわかる。従って、所定の抵抗要素（ρ、Ｌ、ｓ）に対し、小さい抵抗値に切り替えるために到達せねばならない電流Ｉ１、Ｉ２などは、減少が引き起こされる抵抗値（Ｒｎｏｍ、Ｒ１、Ｒ２）とは無関係である。
【０１１９】
上記で抵抗値として表現されているものは、実際は、抵抗要素を形成するポリシリコンの抵抗率の減少に対応する。本発明の発明者は、ポリシリコンの結晶構造が安定した方法で変更されること及び、ある程度、素材がリフローされ、最終結晶構造が、到達する最大電流に左右されて得られることを考慮している。実際、制限電流はフローの原因となるシリコン要素の温度上昇を引き起こす。
【０１２０】
もちろん、ポリシリコン抵抗の破壊を回避するためにパラメータ化する電流範囲Ａ２（数ミリアンペアの桁）を超えないことを確実にする。この予防措置は、実際何の課題も引き起こさない、というのは、ヒューズを形成するためのポリシリコンの使用には、一旦回路が作られると利用できないかなり高い電力（１アンペアの十分の一の桁）を必要とするからである。
【０１２１】
本発明によるポリシリコン抵抗の実際の形成は、従来の抵抗の形成と変わらない。絶縁基板から始まり、ポリシリコン層が抵抗にとって望ましいディメンションに応じて付着され及びエッチング処理される。一般に、付着されたポリシリコンの厚さは技術によって決定されるので、調節できる２つのディメンションは幅と長さである。一般に、絶縁体が、ポリシリコンバー上に再付着され、従って得られる。オンラインで相互接続する場合、幅ｌが、もっと強く導電される幅広のアクセストラックに対して変更される。図１０に示されるように頂上からバーの端部へアクセスする場合、バイアスがポリシリコンバーを覆う絶縁体（図示せず）で作られて、接触金属トラック３３及び３４と接続する。
【０１２２】
実際には、最小の制限電流を伴う最大の抵抗調節容量を有するために、最小の厚さと最小の幅が抵抗要素に対して使用されることが望ましい。この場合、一旦ポリシリコン構造が設定されると、長さＬだけが名目上の抵抗値を調節する。可能なポリシリコンのドーピングは、その型が何であれ、本発明の実行を妨げない。ドーピングに関連する唯一の差異は、制限前の名目上の抵抗率と所定の制限電流により得られる抵抗率である。言い換えると、所定のディメンションの要素に対して、ドーピングが抵抗値の開始箇所を調節し、及びそれに応じて抵抗が所定の制限電流に対して得られる。
【０１２３】
名目上の値からより低い抵抗値又は抵抗率値に切り替えるために、又は所定の値（名目上の値より小さい）からさらに低い値に切り替えるために、いくつかの方法が本発明により使用される。
【０１２４】
第１の実行モードによると、電流は抵抗内で次第に（段階的に）増加する。より高い電流がそれぞれ印加された後、電流は動作電流範囲に戻り、抵抗値が測定される。電流ポイントＩｍに到達しない限り、この抵抗は値Ｒｎｏｍのままである。電流ポイントＩｍが超えられるとすぐに、曲線変更（曲線Ｓ）が存在し、動作電流に戻ったときの測定値が値Ｒｎｏｍよりも小さい値になる。この新たな値が満足できるものである場合、工程はここで終了する。そうでない場合は、電流曲線の新たな最大値を超えるためにより高い電流が再印加される。この場合、名目上の抵抗から始まるような最小電流から再び始める必要はない。実際、抵抗が再び減少する電流の値は、電流曲線上を通過するのに印加される制限電流Ｉ１の値より必ず大きい。適用されるステップの決定は、当業者の能力の範囲内であり、そのステップが可能な減少の数を基本的に条件づけるという点において臨界的ではない。ステップが高ければ高いほど、値間のジャンプは高くなる。
【０１２５】
第２の実行モードによると、異なる抵抗値からより小さい値を通過するために印加される異なる電流が、例えば測定によってあらかじめ決定される。この前もっての決定では、使用されるポリシリコンの性質と同時に、好ましくはスクエア抵抗、つまり素材の抵抗率とそれが付着される厚さがもちろん考慮される。実際、図１１に示される曲線はまた、スクエア抵抗の曲線としても読み取られるので、計算された値は、抵抗部分の幅及び長さによって画定される集積回路の異なる抵抗に置き換えられる。この第２の実行モードによると、不可逆的及び安定的方法で抵抗値を減少するために抵抗要素に印加される制限電流の値は、従ってあらかじめ決定されうる。
【０１２６】
上記２つの実施形態は組み合わせられる。
【０１２７】
本発明によると、抵抗又は抵抗率の不可逆的減少は、製造の後に回路が作動環境にいるときに行われる。言い換えると、前述の図面に関連して記述された制御回路７及びプログラミングトランジスタはメモリセルと一体化されうる。
【０１２８】
曲線変化、つまり、通常動作での抵抗値の減少は、対応する制限電流が印加されるや否やほとんど即時である。「ほとんど即時」とは、対応する制限電流をポリシリコンバーに印加し、その抵抗値が減少するのに十分な数十又は数百ミリ秒の時間を意味する。この経験的値は、バーの（物理的）寸法に左右される。数ミリ秒という時間が、安全のために選択される。さらに、一旦最小時間に到達すると、制限電流が印加されるいかなる追加時間によっても、少なくとも第１の桁では、得られた抵抗が変更されないということが考えられる。さらに、たとえ特定のアプリケーションであっても、制限電流の印加時間の影響は無視できず、２つの好ましい実行モード（時間及び強度における制限値を前もって決定すること、又は望ましい値への段階的な行程）は、制限電流の印加時間を考慮に入れることに完全に対応する。
【０１２９】
実施形態の具体的な例として、０．２２５μｍ２（ｌ＝０．９μｍ、ｅ＝０．２５μｍ）の断面と４５μｍの長さＬを有するＮ＋にドープされたポリシリコン抵抗が形成される。使用されるポリシリコンとそれに対応するドーピングでは、名目上の抵抗はおよそ６，３００オームである。これは、およそ１２６オーム（５０スクエア）のスクエア抵抗に対応する。この抵抗に３ミリアンペアより大きい電流を印加することにより、５００マイクロアンペアまでの電流下での動作に対して安定している抵抗値の減少がもたらされる。３．１ミリアンペアの電流では、抵抗はおよそ４，５００オームに減少する。抵抗に４ミリアンペアの電流を印加することにより、抵抗はおよそ３，０００オームに減少する。得られた抵抗値は、１００マイクロ秒から１００秒以上までの範囲の制限電流時間に対して同一である。
【０１３０】
本発明の特定の実施によると、制限電流は、１ｍＡと１０ｍＡの間に含まれる。
【０１３１】
特定の実施によると、常に、多結晶シリコンのドーパント濃度は、１×１０１３ａｔｏｍｓ／ｃｍ３と１×１０１６ａｔｏｍｓ／ｃｍ３の間に含まれる。
【０１３２】
例えば、多結晶シリコン抵抗は以下の名目上の特徴を用いて作られる。
【表１】
2005518063.tif 000003
【０１３３】
もちろん、上記例及び異なる範囲の電流及び抵抗の規模の所定の桁は、現在の技術に関係する。範囲Ａ１、Ａ２及びＡ３の電流は、さらに高度な技術に対しては異なり（小さく）、電流密度に置き換えられる。本発明の原則はこのことにより変更されない。依然３つの範囲は存在し、中間の範囲が抵抗率の減少を強制するために使用される。
【０１３４】
プログラミング電圧Ｖｐは、プログラミング電流レベルが前もって決められているか又は不明かに応じた可変電圧であり、段階的な増加によって得られなければならない。
【０１３５】
代替的な実施形態によると、抵抗Ｒｐ１又はＲｐ２に強いられるプログラミング電流は、対応するプログラミングトランジスタの制御（ゲート電圧）により設定され、その後電圧Ｖｐが固定される。
【０１３６】
本発明の利点は、従って、ワンタイムプログラミングメモリセルが従来のＭＯＳトランジスタと同じ技術で及び更なる工程もなく形成できることである。
【０１３７】
ＥＰＲＯＭを超える本発明によるメモリセルの別の利点は、紫外線に対して敏感でないことである。
【０１３８】
本発明によるワンタイムプログラミングメモリセルを用いての集積回路のバイナリコードの保存は、好ましくは、完成した集積回路、つまり、アプリケーション環境にある回路上で利用できるプログラミングを用いて行われる。これは、メモリセルの抵抗をプログラムするのに必要な比較的小さい電流のために可能となる。しかし、これは製造の際のプログラミングを排除するものではない。この場合、スイッチＫ及びプログラミング制御回路が省略される。アプリケーション環境でメモリセルをプログラミングする可能性は特に有利であり、従って本発明の好ましい実施形態である。
【０１３９】
本発明の別の利点は、プログラムされた抵抗値の不可逆的な変更が破壊的ではなく、従って別の回路部分を損傷する危険がないことである。具体的にはこれにより、製造後、及びアプリケーション回路内における寿命の間さえも、抵抗の減少を提供することが可能となる。
【０１４０】
もちろん、数ビットワードの保存のために、ビットを構成するワードと同じ数のメモリセルが提供される。従って、プログラミング制御回路が共有される。特に、同一の信号が、プログラミング位相のすべてのメモリセルの供給電圧を選択する。しかし、ＭＯＳプログラミングトランジスタの制御信号は、異なるセルに応じてその状態０又は１を区別できるよう個別化されたままでなければならない。制御回路の形成は、上記で与えられた機能的な表示に基づき、当業者の能力の範囲内である。
【０１４１】
最初に、抵抗Ｒｐ１及びＲｐ２は同一であり、プログラミング前の読み取り状態は不確定である。しかし、これはワンタイムプログラミングメモリの使用を妨げるものではない。
【０１４２】
実際、本発明の実施により、プログラミング動作が無限回数できない同一のメモリセルを、それにもかかわらず数回プログラミングできる。実際には、低すぎる安定した抵抗が、最初のプログラミングの際に課されない場合、別の分岐のプログラム可能な抵抗値をさらに低いレベルに削減することにより、反転されうる。
【０１４３】
図１２は、本発明によるワンタイムプログラミングメモリセル１０のネットワーク活用回路の例を、ブロック図形式で非常に概略的に示している。この例では、図１、図２、図３、図４又は図９に示された型のｎ個のメモリセルの存在が想定されている。中央演算処理装置（ＣＰＵ）１１が、プログラミング中（ＰＧ）又は使用中（ＵＳＥ）のメモリ構成信号を受信する。プログラミングに対して、ｎビットをメモリセルネットワーク１０に提供するランダム発生器（ＲＮＧ）１２が、例えば使用される。言い換えると、ランダム発生器１２は、本発明による異なるセルをプログラミングすることにより書き込まれるバイナリコードを提供する。使用に際し、中央演算処理装置１１は回路１１の読み取り（ＲＥＡＤ）を開始する。その後回路１０は、例えばメモリセルを含む集積回路チップを識別するバイナリワードＩＤを提供する。こうした集積回路チップの識別子保存アプリケーションでは、本発明によるワンタイムプログラミングメモリセルの使用が、多くの利点を有する。
【０１４４】
第１の利点は、集積回路チップ内での識別子の自然発生であり、それにより人間の干渉による情報漏れを回避する。
【０１４５】
本発明の別の利点は、保存された識別ワードの任意の桁が、完全にランダム発生器１２に左右され、いくつかの従来アプリケーションのように、もはや物理的なパラメータネットワークに左右されないことである。
【０１４６】
本発明の別の利点は、保存されたコードが、その内容において、もはやいかなるソフトウエアのコードにも左右されないことである。従って、起こりうる不正使用に対するシステムの安全性が改善される。
【０１４７】
本発明の別の利点は、抽出サイクルの数が制限されないことである。
【０１４８】
本発明によるメモリのプログラミングに対して、いくつかの異なる位相が、製品寿命の間に分離することができる。例えば、「製造者」コードを含むために製造の最後でプログラム可能である第１の領域（第１の一連の抵抗）が提供される。メモリの残りの部分は、ユーザー（エンドユーザーにせよ、そうでないにせよ）により（一度又は数度）プログラムされることが可能なままである。
【０１４９】
本発明の別の適用例は、不正行為の検知後に集積回路をロックすることに関係する。不正行為の検知工程は、完全に既知である。それらは（例えば、プリペイド式の又はそうではないスマートカード型の）集積回路チップが、プリペイドユニットを使用して、又はチップの秘密鍵を見つけて攻撃されていることを識別するために使用される。こうした場合、その結果生じたチップ動作は、取り消されて、不正行為が成功するのを回避することが望ましい。本発明の実行により、本発明に特有のワンタイムプログラミングメモリを用いて秘密量を記憶することが可能である。集積回路の寿命の間に、チップの無効を正当化するような不正行為が検知された場合、１つ又はいくつかのメモリセルの反転状態のプログラミングが自動的に引き起こされる。秘密量の単一ビットでも反転することにより、システムはもはや正しくチップを識別することができず、それによりチップの完全な及び不可逆的なロックがもたらされる。
【０１５０】
アプリケーションの別の例によると、本発明のワンタイムプログラミングメモリセルは、例えば限定された数の使用後の、特定の動作モードで、集積回路のチップをロックするために、又はカウンタの進行方向を強制するために使用される。
【０１５１】
注目すべきは、本発明が１つの技術から別の技術へ容易に置き換え可能なことである。
【０１５２】
もちろん、本発明は当業者が容易に思いつく様々な代替案、変更及び改良点を有する。特に、ポリシリコン製のプログラミング抵抗の実際面での実施は、上記で与えられた機能的な表示に基づき、当業者の能力の範囲内である。
【０１５３】
さらに、本発明はいくつかのセルの並列読取り及び直列読み取りに適用される。制御回路の適合は、当業者の能力の範囲内である。
【図面の簡単な説明】
【０１５４】
【図１】本発明の第１の実施形態によるワンタイムプログラミングメモリセルの電気回路図を示している。
【図２】本発明の第２の実施形態によるワンタイムプログラミングメモリセルの電気回路図を示している。
【図３】本発明の第３の実施形態によるワンタイムプログラミングメモリセルの電気回路図を示している。
【図４】本発明の第４の実施形態によるメモリセルの段の電気回路図を示している。
【図５】図４の差動読み取り増幅器の実施形態の電気回路図を示している。
【図６】図４の差動読み取り回路の別の実施形態の電気回路図を示している。
【図７】本発明の第５の実施形態によるワンタイムプログラミングメモリセルの電気回路図を示している。
【図８】図７の実施形態で使用されるシュミットトリガーを伴う増幅器の実行例を示している。
【図９】本発明の第６の実施形態によるワンタイムプログラミングメモリセルの電気回路図を示している。
【図１０】本発明によるメモリセルで構成されるポリシリコン抵抗の実施形態を、一部非常に簡略化した斜視図で示している。
【図１１】本発明の実行モードによるメモリセルのプログラミングを、曲線ネットワークで示している。
【図１２】集積回路の識別子の生成への本発明の適用例をブロック図形式で非常に簡略的に示している。
【符号の説明】
【０１５５】
１  端子
２  端子
４  接点
５  差動読み取り増幅器
６  接点
７  プログラミング回路
８  端子
９  端子
１０  ワンタイムプログラミングメモリセル
１１  ＣＰＵ
１２  ランダム発生器
３１  抵抗
３２  絶縁基板
３３  導電トラック
３４  導電トラック
４１Ｄ、４４Ｄ、４５Ｄ  トランジスタ
４１Ｇ、４２Ｇ、４３Ｇ  ＮチャネルＭＯＳトランジスタ
４４Ｇ、４５Ｇ  ＰチャネルＭＯＳトランジスタ
４６  演算増幅器
４７、４８  相互接続箇所
５２  読み取りＭＯＳトランジスタ
５３  定電流ソース
５４  インバータ
６１  シュミットトリガー
６２Ｄ、６２Ｇ  ＰチャネルＭＯＳトランジスタ
６３Ｄ、６３Ｇ  ＮチャネルＭＯＳトランジスタ
６４  電流ソース
６５  出力端子
６６Ｄ、６６Ｇ  ＰチャネルＭＯＳトランジスタ
６７Ｄ、６７Ｇ  ＮチャネルＭＯＳトランジスタ
６８Ｄ、６８Ｇ  ＮチャネルＭＯＳトランジスタ
６９Ｄ、６９Ｇ  ＮチャネルＭＯＳトランジスタ
７０Ｄ、７０Ｇ  ＮチャネルＭＯＳトランジスタ
８１Ｄ、８１Ｇ  ＰチャネルＭＯＳトランジスタ
８２Ｄ、８２Ｇ  ＮチャネルＭＯＳトランジスタ
８３  端子
８４  ＰチャネルＭＯＳトランジスタ
８５Ｄ、８５Ｇ  トランジスタ
８７Ｄ、８７Ｇ  フォロア要素
８８  フォロア増幅器
８９  インバータ
９０Ｄ、９０Ｇ  ＮチャネルＭＯＳトランジスタ
９１  ＸＮＯＲ型のゲート
９２  レベルシフト増幅器
ＢＬ、ＮＢＬ  端子
ＣＯＭ  信号
ＣＴ  制御信号
ＤＡＴＡ、ＮＤＡＴＡ  ロジック状態信号
ＮＳ  端子
Ｒ  端子
Ｓ  端子
Ｋ  セレクタ
ＭＰＰ１  ＰチャネルＭＯＳトランジスタ
ＭＰＰ２  ＰチャネルＭＯＳトランジスタ
ＰＲＧ  バイナリ信号
ＲＯＷ  信号
Ｒｐ１  第１のプログラム可能な抵抗
Ｒｐ２  第２のプログラム可能な抵抗
Ｒｆ１  第１の固定抵抗
Ｒｆ２  第２の固定抵抗
Ｖｒ  動作（読み取り）電圧
Ｖｐ  プログラミング電圧
【図１】
2005518063.tif 000004
【図２】
2005518063.tif 000005
【図３】
2005518063.tif 000006
【図１２】
2005518063.tif 000007
【図４】
2005518063.tif 000008
【図５】
2005518063.tif 000009
【図７】
2005518063.tif 000010
【図６】
2005518063.tif 000011
【図８】
2005518063.tif 000012
【図９】
2005518063.tif 000013
【図１０】
2005518063.tif 000014
【図１１】
2005518063.tif 000015
【国際調査報告】
2005518063.tif 000016
2005518063.tif 000017
2005518063.tif 000018
2005518063.tif 000019
2005518063.tif 000020
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2005518063.tif 000022
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2005518063.tif 000025
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2005518063.tif 000027