(57)【要約】低電圧が起動し終わっておらず、高電圧が起動し終わったときは常に、低電圧が起動し終わる時点まで中間電圧を印加する回路を供給することによって、起動する時間が異なり得る高電圧源および低電圧源からの印加電圧から回路が保護される。
2005518128.tif 000002
【特許請求の範囲】
【請求項１】
第１の値と第２の値の間で変化し得る第１電圧源および前記第１の値と第３の値の間で変化し得る第２電圧源、ならびに前記第１および前記第２電圧源のうち大きい値を有する電圧源に接続される結合点を含む回路であって、該回路は、
前記結合点に接続された第１端子、前記第２電圧源に接続された第２端子、および前記第１電圧源に接続された第３端子を有する第１電子スイッチングデバイスと、
前記結合点に接続された第１端子、前記第１電圧源に接続された第２端子、および前記第２電圧源に接続された第３端子を有する第２電子スイッチングデバイスと、
を備え、
前記第１および前記第２電子スイッチングデバイスは、前記第１電圧源が前記第２電圧源よりも大きいときは常に、前記第２電子スイッチングデバイスが「オフ」になり、かつ前記第１電子スイッチングデバイスが「オン」になって前記第１電圧源を前記結合点に接続し、前記第２電圧源が前記第１電圧源よりも大きいときは常に、前記第１電子スイッチングデバイスが「オフ」になり、かつ前記第２電子スイッチングデバイスが「オン」になって前記第２電圧源を前記結合点に接続するように動作する、回路。
【請求項２】
請求項１に記載の回路であって、前記第１および前記第２電子スイッチングデバイスは、ＣＭＯＳトランジスタであり、前記ＣＭＯＳトランジスタの第３端子は、ゲート端子である、回路。
【請求項３】
請求項２に記載の回路であって、該回路は、
第１端子、第２端子、およびゲート端子を有する第３のＣＭＯＳトランジスタを、
さらに含み、
前記第３トランジスタの第１端子は、第３電圧源に接続され、前記第３トランジスタの第２端子は、第４電圧源に接続され、前記第３トランジスタのゲート端子は、前記結合点に接続され、前記第１および第２トランジスタは、前記第３トランジスタのゲート端子が、前記第１および第２電圧の高いほうの電圧を受け取るようにすることによって、損傷を与える電圧が前記第３トランジスタに印可されないように動作する、回路。
【請求項４】
請求項３に記載の回路であって、該回路は、
第１端子、第２端子、およびゲート端子を有する第４のＣＭＯＳトランジスタを
さらに含み、
前記第４トランジスタの第１端子は、前記第３トランジスタの第２端子に接続され、前記第４トランジスタの第２端子は、前記第４電圧源に接続され、前記第４トランジスタのゲート端子は、前記第１電圧源に接続される、回路。
【請求項５】
請求項４に記載の回路であって、該回路は、
第１端子、第２端子、およびゲート端子を有する第５のＣＭＯＳトランジスタと、
第１端子、第２端子、およびゲート端子を有する第６のＣＭＯＳトランジスタと、
をさらに含み、
前記第５トランジスタの第１端子は、前記第３電圧源に接続され、前記第５トランジスタの第２端子は、前記第３トランジスタの第１端子に接続され、前記第６トランジスタの第１端子は、前記第４トランジスタの第２端子に接続され、前記第６トランジスタの第２端子は、前記第４電圧源に接続される、回路。
【請求項６】
請求項５に記載の回路であって、前記第１電圧源からの電圧は、通常、前記第３電圧源からの電圧と前記第４電圧源からの電圧の間にあり、前記第２電圧源からの電圧は、通常、前記第１電圧源からの電圧と前記第４電圧源からの電圧の間にある、回路。
【請求項７】
請求項６に記載の回路であって、前記第１、前記第２、前記第４、および前記第６トランジスタは、ＰＭＯＳトランジスタであり、前記第３および前記第５トランジスタは、ＮＭＯＳトランジスタである、回路。
【請求項８】
請求項３に記載の回路であって、起動後、前記第１および前記第４電圧は、時間Ｔ０近傍における前記第３電圧から、時間Ｔ１近傍における前記第１および前記第４電圧のそれぞれの規定電圧まで増加し、前記第２電圧は、時間Ｔ０の後の時間Ｔ２における前記第３電圧から、時間Ｔ３における前記第２電圧の規定電圧まで増加し、前記第１および前記第２トランジスタは、前記第３トランジスタのゲートが時間Ｔ０と時間Ｔ３の間で前記第１および前記第３電圧の高いほうの電圧を受け取ることを保証する、回路。
【請求項９】
請求項７に記載の回路であって、起動後、前記第１および前記第４電圧は、時間Ｔ０近傍における前記第３電圧から、時間Ｔ１近傍における前記第１および前記第４電圧のそれぞれの規定電圧まで増加し、前記第２電圧は、時間Ｔ０の後の時間Ｔ２における前記第３電圧から、時間Ｔ３における前記第２電圧の規定電圧まで増加し、前記第１および第２トランジスタは、前記第３トランジスタのゲートが時間Ｔ０と時間Ｔ３の間で前記第１および前記第３電圧の高いほうの電圧を受け取ることを保証する、回路。
【請求項１０】
第１端子、第２端子、およびゲート端子を備えた第１のＣＭＯＳトランジスタを有する回路であって、前記第１トランジスタの第１端子は、第１電圧に接続され、前記第１トランジスタのゲート端子は、第２電圧に接続され、前記回路は、第１端子、第２端子、およびゲート端子を備えた第２のＣＭＯＳトランジスタを有し、前記第２トランジスタの第２端子は、前記第１トランジスタの第１端子に接続され、前記第２トランジスタの第１端子は、第３電圧に接続される、回路において、過剰電圧保護回路は、
第１端子、第２端子、およびゲート端子を有する第３のＣＭＯＳトランジスタであって、前記第３トランジスタの第１端子は、前記第２トランジスタのゲートに接続され、前記第３トランジスタの第２端子は、第４電圧に接続され、前記第３トランジスタのゲート端子は、前記第２電圧に接続される、第３のＣＭＯＳトランジスタと、
第１端子、第２端子、およびゲート端子を有する第４のＣＭＯＳトランジスタであって、前記第４トランジスタの第１端子は、前記第２トランジスタのゲート端子に接続され、前記第４トランジスタの第２端子は、前記第２電圧に接続され、前記第４トランジスタのゲート端子は、前記第４電圧に接続される、第４のＣＭＯＳトランジスタと、
を備え、
前記第１電圧は、通常、前記第４電圧よりも大きく、前記第４電圧は、通常、前記第２電圧よりも大きく、前記第２電圧は、通常、前記第３電圧よりも大きい、過剰電圧保護回路。
【請求項１１】
請求項１０に記載の過剰電圧保護回路であって、
第１端子、第２端子、およびゲート端子を有する第５のＣＭＯＳトランジスタであって、前記第５トランジスタの第１端子は、前記第１トランジスタの第２端子に接続され、前記第５トランジスタの第２端子は、前記第１電圧に接続される、第５のＣＭＯＳトランジスタと、
第１端子、第２端子、およびゲート端子を有する第６のＣＭＯＳトランジスタであって、前記第６トランジスタの第１端子は、前記第３電圧に接続され、前記第６トランジスタの第２端子は、前記第２トランジスタの第１端子に接続される、第６のＣＭＯＳトランジスタと、
をさらに含む過剰電圧保護回路。
【請求項１２】
請求項１１に記載の過剰電圧保護回路であって、前記第１、前記第３、前記第４、および前記第５トランジスタは、ＰＭＯＳトランジスタであり、前記第２および前記第６トランジスタは、ＮＭＯＳトランジスタである、過剰電圧保護回路。
【請求項１３】
請求項１２に記載の過剰電圧保護回路であって、起動後、前記第１電圧は、時間Ｔ０からＴ１の間に前記第３電圧から前記第１電圧まで増加し、前記第２電圧は、時間Ｔ０からＴ１とほぼ同じ間に前記第３電圧から前記第２電圧まで増加し、前記第３電圧は、変化せず、前記第４電圧は、時間Ｔ２からＴ３の間に前記第３電圧から前記第４電圧まで変化し、ただし、Ｔ２はＴ０の後であり、前記第３および前記第４トランジスタは、前記第２トランジスタのゲートに前記第２または前記第４電圧の高いほうの電圧を印加して過剰電圧が前記第２トランジスタのゲートにかからないように動作する、過剰電圧保護回路。
【請求項１４】
請求項１３に記載の過剰電圧保護回路であって、過剰電圧保護回路は、
前記第２トランジスタの第２端子に接続された出力端子を
さらに含み、そのため、前記出力端子の電圧は、前記第１電圧と前記第３電圧の間で変化し得る、過剰電圧保護回路。
【請求項１５】
第１電圧源と、前記第１電圧よりも小さい第２電圧の第２電圧源と、前記第２電圧よりも小さい第３電圧の第３電圧源と、前記第３電圧よりも小さい第４電圧の第４電圧源とを有する回路であって、
前記回路は、第１、第２、第３、および第４の出力ＣＭＯＳトランジスタも使用し、前記トランジスタのそれぞれは、第１端子、第２端子、およびゲート端子を有し、かつ直列に接続され、前記第１トランジスタの第１端子は、前記第４電圧源に接続され、前記第２トランジスタの第１端子は、前記第１トランジスタの第２端子に接続され、前記第３トランジスタの第１端子は、前記第２トランジスタの第２端子に接続され、前記第４トランジスタの第１端子は、前記第３トランジスタの第２端子に接続され、前記第４トランジスタの第２端子は、前記第１電圧源に接続され、
前記回路は、前記第２トランジスタの第２端子に接続された出力端子も有し、前記回路は、前記第１トランジスタのゲートにおいて、前記第４電圧と前記第２電圧の間で変化する第１入力信号を受け取り、前記第４トランジスタのゲートにおいて、前記第３電圧よりも大きい電圧と前記第１電圧の間で変化する第２入力信号を受け取り、前記回路は、前記出力端子において、前記第４電圧と前記第１電圧の間で変化する出力信号を生成するように動作可能であり、
前記回路は、
それぞれ第１端子、第２端子、およびゲート端子を有する第５および第６ＣＭＯＳトランジスタと、
前記第５トランジスタの第１端子および前記第６トランジスタの第１端子を、前記第２トランジスタのゲートに接続する手段と、
前記第３トランジスタのゲート、前記第５トランジスタのゲート、および前記第６トランジスタの第２端子を、前記第３電圧源に接続する手段と、
前記第５トランジスタの第２端子および前記第６トランジスタのゲートを、前記第２電圧源に接続する手段と、
を備えることを特徴とする回路。
【請求項１６】
請求項１５に記載の回路であって、前記第１および前記第２トランジスタは、ＮＭＯＳトランジスタであり、前記第３、前記第４、前記第５、および前記第６トランジスタは、ＰＭＯＳトランジスタである、回路。
【請求項１７】
請求項１６に記載の回路であって、前記第１電圧は、高電圧であり、前記第４電圧は、低電圧であり、前記第２電圧は、前記高電圧のほぼ１／３であり、前記第４電圧は、前記高電圧のほぼ２／３である、回路。
【請求項１８】
高電圧に接続され得る第１端子と、低電圧に接続され得る第２端子と、通常は所望の電圧を受け取るように接続されるゲート端子であって、起動時に前記低電圧と前記所望の電圧の間の電圧を受け取り、そのため過剰なゲート−第１端子電圧を生成し得るゲート端子と、を有するＣＭＯＳトランジスタを保護する方法であって、
Ａ．過剰なゲート−第１端子電圧を生成しない値をもつ基準電圧源を提供するステップと、
Ｂ．前記基準電圧源または前記所望の電圧源のいずれか高いほうに前記トランジスタのゲート端子を接続するステップと、
を含む方法。
【請求項１９】
請求項１８に記載の方法であって、前記基準電圧は、前記高電圧のほぼ１／３であり、前記所望の電圧は、前記高電圧のほぼ２／３である、方法。
【請求項２０】
請求項１９に記載の方法であって、ステップＢは、
Ｂ１．前記基準電圧源および前記所望の電圧源のいずれか高いほうの電圧を検出するステップと、
Ｂ２．前記基準電圧源が前記所望の電圧源よりも低くなったときに、前記基準電圧源から前記所望の電圧源にスイッチングするステップと、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路の保護に関し、より詳細には、２つ以上の電源を使用する際の回路の保護に関する。本発明は、本発明の譲受人に譲渡され、参照により本明細書に組み込む、２００１年９月１７日出願のＯｗｅｎ  Ｈｙｎｅｓら、「Ｈｉｇｈ  Ｖｏｌｔａｇｅ  ＣＭＯＳ  Ｏｕｔｐｕｔ  Ｄｒｉｖｅｒ  ｉｎ  Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｐｒｏｃｅｓｓ」という名称の第０９／９５４，２５１号の先の同時係続出願に対する改善であるが、これに限定されるものではない。
【背景技術】
【０００２】
上記同時係続出願では、２つの電圧源を用いて、高いほうのレベルの入力電圧に従うように動作可能な出力回路中のＣＭＯＳトランジスタに供給する回路が説明されている。より具体的には、そこで説明されている発明では、低電圧半導体プロセスで実施される高電圧出力バッファが提供され、それによって低電圧半導体と高電圧回路を接続することができる。このバッファは、例えばＶｓｓ（例えば接地すなわち０Ｖ）と中間電圧源の電圧Ｖｄｄ（例えば３．３Ｖ）の間で変化し得る入力電圧を変更し、この入力電圧を、ほぼ基準電圧Ｖｒｅｆ（例えば約１．６６Ｖ）と高電圧Ｖｄｄ２（例えば約５Ｖ）の間で変化する中間信号に変換するレベル変換器を用いる。このバッファは、この中間信号を、ＶｓｓとＶｄｄ２（０〜５Ｖ）の間で変化する最終信号に変更する出力回路も用いる。好ましい実施形態では、第１電源Ｖｄｄ２は５Ｖ信号を供給し、第２電源Ｖｄｄは３．３Ｖ信号を供給する。Ｖｒｅｆは高電圧源から導出され、そのため、基準電圧Ｖｒｅｆと高電圧源は同時に起動し、ＶｒｅｆはＶｄｄ２の約１／３になる。出力回路は第１のＰ型トランジスタを含む。第１のＰ型トランジスタの第１端子は、高電圧源Ｖｄｄ２（５Ｖ）に接続され、第２端子は第２のＰ型トランジスタの第１端子に接続される。第２のＰ型トランジスタの第２端子は、第１のＮ型トランジスタの第１端子およびこの回路の最終出力ラインに接続される。第１のＮ型トランジスタの第２端子は、第２のＮ型トランジスタの第１端子に接続され、第２のＮ型トランジスタの第２端子は接地される。すなわち、これら４つのトランジスタは、高電圧源Ｖｄｄ２（５Ｖ）と接地の間で直列に接続される。第１のＰ型トランジスタのゲートはレベル変換器に接続されて、Ｖｒｅｆ（１．６６Ｖ）に閾値電圧を加えたものとＶｄｄ２（５Ｖ）の間で変化する電圧を受け取る。第２のＮ型トランジスタのゲートはレベル変換器に接続されて、レベル変換器への入力の逆元、すなわち接地とＶｄｄ（３．３Ｖ）の間で変化する信号を受け取る。
【０００３】
出力回路のトランジスタがそれらの端子の両端間でＶｄｄ（３．３Ｖ）よりも大きな電圧を受け取らないようにするために、第２のＰ型トランジスタのゲートはＶｒｅｆ（１．６６Ｖ）に接続され、第１のＮ型トランジスタのゲート端子はＶｄｄ（３．３Ｖ）に接続される。ゲート電圧（ＶｒｅｆおよびＶｄｄ）によって与えられるバイアスにより、高電圧降下を第２のＰ型トランジスタと第１のＮ型トランジスタの間で共有させるようにすることによって、Ｖｄｄ２（５Ｖ）−Ｖｓｓ（接地すなわち０Ｖ）の全電圧が、任意の１つのトランジスタの任意の２つの端子の両端間に印加されないようにする。上記で参照した同時係続出願を検討することによって、より完全な説明が得られよう。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、回路が起動されるときや、Ｖｄｄの電源異常が生じたときに起こりえる問題がある。例えば、５Ｖ源Ｖｄｄ２が最初に起動し、３．３Ｖ源Ｖｄｄが起動する前に５Ｖ源Ｖｄｄ２が４つの直列に接続されたトランジスタに印加される場合、過剰電圧が出力回路中のトランジスタの両端間に印加され、それによってこのトランジスタが損傷を受ける恐れがある。同様に、電源異常時にＶｄｄがゼロに降下し、Ｖｄｄ２が依然として高電圧である場合、過剰電圧が出力回路中のトランジスタの両端間に印加される恐れがある。
【０００５】
本明細書では、Ｐ型およびＮ型ＣＭＯＳトランジスタをそれぞれ、ＰＭＯＳおよびＮＭＯＳトランジスタと称することがあることを理解されたい。また、ＣＭＯＳトランジスタは通常、「ソース」、「ドレイン」「ゲート」、および「ボディ」端子を有する。ＰＭＯＳトランジスタでは、ボディ端子は通常、「ソース」または「ドレイン」のいずれか高いほうに接続され、ＮＭＯＳトランジスタでは、ボディ端子は通常、「ソース」または「ドレイン」端子のいずれか低いほうに接続される。さらに、「ソース」および「ドレイン」端子は、様々な構成におけるトランジスタの接続に応じて呼び方が変わることがある。本発明では、「ソース」および「ドレイン」を用いて特定の端子を識別すると紛らわしくなる恐れがあるので、これら２つの端子を単に「第１」および「第２」端子と称することにする。したがって、（ＮＭＯＳおよびＰＭＯＳを含めて）ＣＭＯＳトランジスタは、単に（いずれかがドレインまたはソースである）第１、第２、およびゲート端子を有すると称することにする。ボディ端子は、第１または第２端子の一方に接続されることになる。
【課題を解決するための手段】
【０００６】
本発明では、出力回路中の第１のＮ型トランジスタのゲートにＶｄｄまたはＶｒｅｆのいずれか大きいほうを印加するように、Ｖｒｅｆと第１のＮ型トランジスタの間に保護回路を提供することによって、上記同時係続出願を改善する。こうすると、最悪の場合の状況では、Ｖｄｄが０Ｖであり、ＶｒｅｆおよびＶｄｄ２がそれらの規定値（それぞれ１．６６Ｖおよび５Ｖ）である場合、例えば、ＶｒｅｆおよびＶｄｄ２の起動が終了し、Ｖｄｄが起動した直後、あるいは、Ｖｄｄが異常のとき、第１のＮ型トランジスタのゲートはＶｒｅｆ（１．６６Ｖ）に接続され、ゲートと第１端子の両端間の最大電圧は３．３３Ｖ（５Ｖ−１．６６Ｖ）になり、ゲートと第２端子の両端間の電圧は１．６６Ｖ（１．６６Ｖ−０Ｖ）になる。Ｖｄｄ２が増加すると、それはＶｒｅｆの値を通過し、その後、第１のＮ型トランジスタのゲートにＶｄｄ電圧が印加され、ゲートと第１端子の両端の電圧は、Ｖｄｄがその規定値に達したときに、３．３３Ｖから１．６６Ｖ（５Ｖ−３．３３Ｖ）に減少し、ゲートと第２端子の両端の電圧は、３．３３Ｖ（３．３３Ｖ−０Ｖ）に増加することになる。このため、いかなる場合にも、ゲートといずれかの端子の間の電圧が３．３３Ｖよりも大きくなることはない。
【発明を実施するための最良の形態】
【０００７】
図１は、上記で参照した出願の図２から引用した出力回路の概略図である。本出願との比較を簡単にするために、従来の場合の図２における参照数字は、それらから２００を減じた数字に保たれている。
【０００８】
図１は、上記同時係続出願の出力回路と基本的に同じであり、高電圧源Ｖｄｄ２（例えば５Ｖ）と低電圧源Ｖｓｓ（例えば０Ｖすなわち接地）の間で直列に接続された４つのトランジスタ１２、１３、１４、および１５が示されている。トランジスタ１２はＰＭＯＳトランジスタであり、そのゲートで、上記で特定した同時係続出願の場合と同様に、低い中間電圧Ｖｒｅｆ（例えば１．６６Ｖ）にＰＭＯＳ閾値電圧Ｖｔｐ（例えば約０．８５Ｖ）を加えたものと、Ｖｄｄ２の間で変化する信号を受け取る。トランジスタ１３はＮＭＯＳトランジスタであり、そのゲートで、上記で特定した同時係続出願の場合と同様に、Ｖｓｓと、高い中間電圧Ｖｄｄ（例えば３．３Ｖ）の間で変化する信号を受け取るように示されている。ＮＭＯＳトランジスタ１３の第１端子はＶｓｓに接続され、トランジスタ１３の第２端子はＮＭＯＳトランジスタ１４の第１端子に接続され、ＮＭＯＳトランジスタ１４のゲートはＶｄｄに接続され、ＮＭＯＳトランジスタ１４の第２端子は出力端子１６に接続される。これは、ＶｓｓとＶｄｄ２の間で変化する信号を生成するためである。トランジスタ１５はＰＭＯＳトランジスタであり、そのゲートはＶｒｅｆに接続され、その第１端子は出力１６に接続され、その第２端子はＰＭＯＳトランジスタ１２の第１端子に接続され、ＰＭＯＳトランジスタ１２の第２端子はＶｄｄ２に接続される。図示しないが、これらＰＭＯＳトランジスタのボディ接続部は、第１または第２端子のいずれか電圧が高いほうに接続され、ＮＭＯＳトランジスタのボディ接続部は、第１または第２端子のいずれか電圧が低いほうに接続される。上記で参照した出願を検討すると明らかなように、正常な動作では、どのトランジスタも、その端子の任意の２つの間で３．３Ｖよりも大きな電圧がかけられているものは１つもない。
【０００９】
しかし、このシステムが作動し始めるとき、すなわち「起動」状態では、Ｖｄｄ２およびＶｄｄは開始時間が異なり、そのためＶｄｄがかなり増加し終える前にＶｄｄ２はその電位一杯まで増加し得る。こうした状態では、大きな（すなわち３．３Ｖよりも大きな）電圧が、ゲートとトランジスタ１４の第１端子の両端間、およびゲートとトランジスタ１４の第２端子の両端間に印加され得る。図２のグラフにこの状況が示されている。
【００１０】
図２は、開始すなわち「起動」状況を近似したものであり、電圧と時間の関係のグラフを示している。図では、Ｖｄｄ２は時間Ｔ０で起動を開始し、線３０に沿って増加して、時間Ｔ１でその電位一杯（５Ｖ）に達する。Ｖｄｄ２から導出されるＶｒｅｆも時間Ｔ０またはそのすぐ後で起動を開始し、やはりほぼ時間Ｔ１でその電位一杯（１．６６Ｖ）に達するまで線３４に沿って増加する。Ｖｄｄは、時間Ｔ２で起動を開始するように示されている。時間Ｔ２は、Ｔ０の後であり、かつ例えばＴ１のすぐ後であるように示されているが、Ｔ１の少し前にすることもできるはずである。どんな場合でも、Ｖｄｄは、線３６に沿って増加し、合流点３８で線３４を横切り、次いで、時間Ｔ３でその電位一杯（３．３Ｖ）に達するまで進むように示される。ここで、Ｖｄｄ２が完全に起動されたときにＶｄｄは依然として低いかあるいはゼロなので、ＰＭＯＳトランジスタ１２および１５は「オン」になり、そのため、ＮＭＯＳトランジスタ１４のゲートと上側端子の間で５Ｖ一杯の電圧が生じ得る。この電圧により、トランジスタ１４に損傷が生じる恐れがある。本発明では、図３に示すようにこの状況が起きないように動作する。
【００１１】
図３では、トランジスタ１２、１３、１４、および１５のつながりは、図１の場合と同じであり、それらの参照数字も同じである。ただし、図３では、ＮＭＯＳトランジスタ１４のゲートは、Ｖｄｄに直接接続されておらず、連結点４０に接続される。ＰＭＯＳトランジスタ４４の端子はＶｄｄと連結点４０の間で接続され、ＰＭＯＳトランジスタ４４のゲートはＶｒｅｆに接続される。別のＰＭＯＳトランジスタ４８の端子はＶｒｅｆと連結点４０の間で接続され、ＰＭＯＳトランジスタ４８のゲートはＶｄｄに接続される。図示しないが、トランジスタ４４およびトランジスタ４８のボディ接続部は連結点４０に接続される。というのは、連結点４０は常にトランジスタの端子における電圧よりも高くなるからである。ここで、Ｖｄｄが低いかあるいは０Ｖであり（例えば、図２のような起動時）、Ｖｄｄ２がその最高値すなわち５Ｖに向かって増加中の場合、Ｖｒｅｆもその最高値すなわち１．６６Ｖに向かって増加している。このような状況では、トランジスタ４８は（そのゲート電圧Ｖｄｄがその第１端子電圧Ｖｒｅｆよりも低いので）「オン」になり、トランジスタ４４は（そのゲート電圧Ｖｒｅｆがその第１端子電圧Ｖｄｄよりも高いので）「オフ」になる。したがって、連結点４０に印加される電圧は、（「オン」のトランジスタ４８を通ってその第１端子からその第２端子に至る）Ｖｒｅｆに従うことになる。これを図２の破線６０Ａに示す。破線６０Ａは、図３の連結点４０における電圧を示し、最低値（０Ｖ）から最終値のＶｒｅｆ（１．６６Ｖ）まで増加する。
【００１２】
時間Ｔ２で、Ｖｄｄは、線３６に沿って増加を開始するが、トランジスタ４８は「オン」のままであり、トランジスタ４４は「オフ」のままであり、そのため連結点４０における電圧は、継続して破線６０Ａに従う。これは、Ｖｄｄが、Ｖｒｅｆよりも閾値（約０．８５Ｖ）だけ下の点に増加するまで続き、この時点で、トランジスタ４８は（そのゲート電圧Ｖｄｄがもはやその第１端子電圧Ｖｒｅｆよりも低くないので）「遮断」される。電圧ＶｄｄがＶｒｅｆよりも閾値（０．８５Ｖ）だけ上の点に増加したときに、図３のトランジスタ４４は（そのゲート電圧Ｖｒｅｆがもはやその第１端子電圧Ｖｄｄよりも高くないので）「オン」になり、この時点で、連結点４０に印加される電圧は、（「オン」のトランジスタ４４を通ってその第１端子からその第２端子に至る）Ｖｄｄに従うことになる。図２の破線６０Ｂにこれが示されている。破線６０Ｂは、点３８における破線６０Ａの端部から全電圧Ｖｄｄ（３．３Ｖ）まで継続して増加する。こうすると、起動時にトランジスタ１４のゲートには常に、（最大１．６６Ｖの）Ｖｒｅｆまたは（最大３．３Ｖの）Ｖｄｄのいずれかが印加されることになるので、トランジスタ１４が保護される。
【００１３】
以上、起動状況中にトランジスタ１４を保護する回路が提供されることを示した。ただし、本発明は、好ましい実施形態に関連して説明した低電圧プロセスにおける高電圧ＣＭＯＳ出力ドライバとともに用いることに限定されないことを理解されたい。実際、本発明は、２つ以上の電源が回路に接続され、比較的低い電圧が印加される前にそれよりも高い電圧がある種のコンポーネントに印加されないことが望まれる任意の用途に用いることができる。例えば、レベルシフタ回路または高電圧に耐性のある入出力回路などである。本発明を説明するのにＣＭＯＳトランジスタを用いたが、これは限定的なものではなく、他の電子スイッチングデバイスも用いることができることも理解されたい。もちろん、説明に用いた特定の電圧は単なる例であり、明らかに他の大きさも用いることができるはずである。
【００１４】
したがって、本発明者は、本発明が好ましい実施形態の説明に関連して用いた特定の実施例に限定されることを望むものではない。本発明は、特許請求の全範囲およびその均等物によってのみ限定されるものとする。
【図面の簡単な説明】
【００１５】
【図１】上記同時係続出願のバッファの出力段を示す図である。
【図２】電源ＶｄｄおよびＶｄｄ２が異なる時間に起動し得る様子を示すグラフである。
【図３】本発明の好ましい実施形態を示す概略図である。
【図１】
2005518128.tif 000003
【図２】
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【図３】
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【国際調査報告】
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