(57)【要約】磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、表示装置用画素内メモリ回路を提供するため使用される。メモリ回路（２５）は、ドライブ条件を記憶するメモリ素子と、記憶されたドライブ条件を読み出す読み出し回路、たとえば、フリップフロップ回路（６４）と、を備える。メモリ素子は、二つのＭＲＡＭ（６０，６２）を備え、各フリップフロップ回路（６４）のそれぞれの入力に接続される。駆動回路（２６）は、読み出し回路と画素表示電極（２７）とに接続され、ＭＲＡＭ（６０，６２）を流れない駆動電流を用いて読み出されたドライブ条件に応じて画素表示電極（２７）を駆動する。各画素がこのようなメモリ回路（２５）および駆動回路（２６）と関連付けられた複数の画素（２０）を備えた表示装置（１）が提供される。
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【特許請求の範囲】
【請求項１】
画素表示電極と、
ドライブ条件を記憶する一つ以上の磁気抵抗ランダムアクセスメモリＭＲＡＭと、
前記一つ以上のＭＲＡＭに接続された読み出し回路と、
前記読み出し回路および前記画素表示電極に接続され、前記一つ以上のＭＲＡＭを流れない駆動電流で読み出された前記ドライブ条件に応じて前記画素表示電極を駆動する駆動回路と、
を備えた、表示装置の画素および画素内メモリ。
【請求項２】
前記駆動回路が、電圧基準に接続され前記駆動回路から前記画素表示電極への前記駆動電流の流れを制御するよう配置されたトランジスタを含む、請求項１に記載の画素および画素内メモリ。
【請求項３】
受信した表示データに従って切り替わるよう配置されたスイッチング装置と、
前記スイッチング装置から前記一つ以上のＭＲＡＭのそれぞれの一端を介して前記電圧基準へ達するビットラインと、
をさらに備えた、請求項１または２に記載の画素および画素内メモリ。
【請求項４】
前記読み出し回路がフリップフロップ回路を含む、請求項１から３のいずれかに記載の画素および画素内メモリ。
【請求項５】
二つのＭＲＡＭを含み、
前記フリップフロップ回路は二つの入力を有し、
前記二つの各ＭＲＡＭが前記フリップフロップ回路の前記入力のそれぞれの入力に接続される、
請求項４に記載の画素および画素内メモリ。
【請求項６】
請求項１から５のいずれかに記載の複数の画素および画素内メモリを含む、表示装置。
【請求項７】
前記画素表示電極により駆動される液晶層を含む、請求項６に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に表示装置用の画素内メモリおよび画素内メモリ回路に関する。本発明は、特に、アクティブマトリクス方式液晶表示装置に画素内メモリ回路を設けるために適しているが、それに限定されない。
【背景技術】
【０００２】
従来の表示装置は、液晶、プラズマ、ポリマー発光ダイオード、有機発光ダイオード、および、電界放射を含む。このような装置は、一般に行および列をなす画素のアレイを備える。アクティブマトリクス表示装置において、各画素は、典型的に薄膜トランジスタのような一つ以上のそれぞれのスイッチング装置が関連付けられ、画素およびスイッチング装置のアレイを作る。動作中に、画素は、画素を表示すべき輝度レベルを指定する表示データ（たとえば、ビデオ）が表示されるように、１フレーム毎に各画素が規則正しくリフレッシュされるアドレッシング方式に従ってアドレス指定される。一般に、アドレッシング方式は、行単位で画素を選択し、列単位で個々の輝度レベルを設定する。
【０００３】
表示装置の分野における一つの成果は、画素内メモリを設け、これにより、それぞれのメモリ装置が画素毎に設けられ、メモリ装置が画素アレイに対応したアレイに配列されることである。その結果、静止画像はリフレッシュする必要なく表示されるので、電力が節約される。これは、特に、携帯電話機、コードレス電話機、携帯情報端末などのような携帯型装置の表示装置の場合に魅力的である可能性がある。
【０００４】
スタティックランダムアクセスメモリ（ＳＲＡＭ）およびダイナミックランダムアクセスメモリ（ＤＲＡＭ）回路を、このような画素内メモリのため使用することは知られている。従来、唯一の（回路によって形成された）メモリ装置が、各画素に設けられている。ＳＲＡＭまたはＤＲＡＭ回路の別個のアレイが、画素およびスイッチング装置のアレイに加えて設けられる。これは、画素およびスイッチング装置のアレイのため使用された製造プロセスの他にさらなる完全な製造プロセスを必要とするか、または、非常に多数の付加的なマスキング工程を必要とする。
【０００５】
表示装置テクノロジーとは全く離れると、あるタイプのメモリ装置は、トンネル電流が二つのいわゆる磁性電極の磁化方向に依存する磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）である。ＭＲＡＭは、不揮発性メモリを実現する。このようなメモリの（ディスプレイとは関係のないアプリケーションにおける）使用法は、たとえば、「磁気抵抗メモリは存続し続ける…（Magnetoelectronic memories last and last …）」、マークジョンソン（Mark Johnson）著、IEEE Spectrum社、３３〜４０頁、２０００年２月、に記載されている。
【０００６】
ＭＲＡＭの使用による一つの問題は、動作中に、ＭＲＡＭが、その出力として、（たとえば、電圧変化に対して）異なる抵抗状態を生ずることである。さらに、抵抗状態の間の差は小さく、一般に３５％未満である。もう一つの問題は、従来型の駆動方式がＭＲＡＭに関して使用されるならば、画素電極を駆動するため、たとえば、その画素電極で液晶層の有効容量を充電するため、ＭＲＡＭに電流を流すことが必要であり、このため、あらゆる環境でＭＲＡＭと共に使用することが最適である電圧よりも高い電圧をＭＲＡＭに加える必要が生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記の問題点が解決されるように画素内メモリを提供するため、ＭＲＡＭテクノロジーを使用する。
【課題を解決するための手段】
【０００８】
第１の態様において、本発明は、読み出し回路に接続された一つ以上のＭＲＡＭと、読み出し回路に接続された駆動回路と、を備えたメモリ回路を提供する。駆動回路は、画素電極を直接的に駆動するため、すなわち、画素電極へ供給される駆動電流が一つ以上のＭＲＡＭに流されることなく駆動するため適するように構成される。
【０００９】
駆動回路は、好ましくは、電圧基準源、たとえば、電圧基準ラインに接続され、駆動電流の画素電極への流れを制御または可能にするよう構成されたスイッチング手段、たとえば、トランジスタを含む。
【００１０】
メモリ回路は、好ましくは、受信した表示データに応じて切り替わるように構成されたスイッチング装置、たとえば、従来型のアクティブマトリクス方式ＴＦＴと、スイッチング装置から一つ以上のＭＲＡＭのそれぞれの一端を介して電圧基準源へ伝わるビットラインと、を含む。
【００１１】
読み出し回路は、好ましくは、フリップフロップ回路である。好ましくは、メモリ回路は二つのＭＲＡＭを備え、フリップフロップ回路は二つの入力を備え、二つのＭＲＡＭの各フリップフロップ回路の入力のうちのそれぞれの入力に接続される。
【００１２】
さらなる一態様において、本発明は、複数の画素と、第１の態様による複数のメモリ回路と、を備え、各画素が対応した一つのメモリ回路と関連付けられるか、または、それぞれの一つのメモリ回路を含む表示装置を提供する。
【００１３】
さらなる一態様において、本発明は、駆動ライン、たとえば、ビットラインが第１の方向で第１のＭＲＡＭを通り越して接触し、第２の方向で第２のＭＲＡＭを通り越して接触するように配置され、第１の方向および第２の方向が駆動ラインの平面内にあり、実質的に互いに逆向きである、画素内メモリの駆動ライン配置を提供する。これにより二つのＭＲＡＭの抵抗状態が反対になる。好ましくは、ビットラインは、第１のＭＲＡＭを通り越し、次に、第２のＭＲＡＭを通り越す前に、そのビットラインの方へ折り返す、または、曲がるように配置される。
【００１４】
さらなる態様において、本発明は、ディスプレイアプリケーション以外のアプリケーション、たとえば、センサ、好ましくは、医用センサで使用される、一つ以上のＭＲＡＭおよびフリップフロップ回路を含むメモリ回路またはメモリ構造体を提供する。
【００１５】
さらなる態様は、特許請求の範囲に記載される。
【発明を実施するための最良の形態】
【００１６】
以下、一例として、添付図面を参照して本発明の実施形態を説明する。
【００１７】
図１は、２枚の対向するガラス板２，４（または、その他適当な透明板）を備えた液晶表示装置１の（縮尺は正しくない）略図である。ガラス板２は、その内側面に、以下に詳述されるアクティブマトリクス層６を有し、アクティブマトリクス層６の上に堆積した液晶配向膜８を有する。対向したガラス板４は、その内側面に共通電極１０を有し、共通電極１０の上に堆積した液晶配向膜１２を有する。液晶層１４は、２枚のガラス板の配向膜８と１２の間に配置される。以下に詳述されるアクティブマトリクス以外は、特に、画素内メモリに関して、液晶表示装置１の構造および動作は、参照によって本明細書に内容が引用された米国特許第5,130,829号明細書に開示されている。
【００１８】
アクティブマトリクス層６の特定の詳説は、本実施形態の理解に関連して、（縮尺は正しくない）図２に概略的に例示されている。アクティブマトリクス層６は、画素のアレイを含む。通常、このようなアレイは、何千個もの画素を収容するが、簡単にするため、本実施形態は、図２に示されるように画素２０−２３のアレイの２×２部分のサンプルに関して説明される。
【００１９】
表示装置の分野では、屡々、用語「画素」が対象とする範囲にある程度の差異がある。便宜上、実施形態では、各画素２０−２３は、特に当該画素に関連したアクティブマトリクス層６の素子により構成されているものとする。画素２０は、特に、薄膜トランジスタ（ＴＦＴ）２４と、画素内メモリ回路２５と、駆動回路２６と、画素電極２７とを含む。ＴＦＴ２４および画素電極２７は、従来型であり、例えば、先に引用した米国特許第5,130,829号明細書に記載されているようなものである。画素内メモリ回路２５および駆動回路２６は、従来型の液晶装置には見当たらず、以下に詳述される。
【００２０】
その他の画素２１−２３は、それぞれＴＦＴ２８，３２，３６と、画素内メモリ回路２９，３３，３７と、駆動回路３０，３４，３８と、画素電極３１，３５，３９とを含む。
【００２１】
また、アクティブマトリクス層６の一部として、複数のアドレッシングラインが次の通り設けられる。画素２０および２１は画素のアレイの第１の行を形成し、画素２２および２３はアレイの第２の行を形成する。第１の行は、多数の駆動ラインおよびアドレッシングラインが設けられ、それらは、便宜上、行全体に広がるイネーブルライン５６、極性ライン４０、リフレッシュライン４１、読み出しライン４２、ワードライン４３およびゲートライン４４と称される。また、ビットライン４５が画素２０に設けられ、ビットライン４６が画素２１に設けられる。同様に、第２の行は、行全体に広がるイネーブルライン４７、リフレッシュライン４８、読み出しライン４９、ワードライン５０およびゲートライン５１が設けられ、ビットライン５２が画素２２に設けられ、ビットライン５３が画素２３のため設けられる。
【００２２】
画素２０および２２は画素のアレイの第１の列を形成し、画素２１および２３は第２の列を形成する。第１の列は、列ライン５４が設けられる。同様に、第２の列は、列ライン５５が設けられる。第１の列は電圧基準ライン５８がさらに設けられ、第２の列は電圧基準ライン５９がさらに設けられる。これらの電圧基準ラインは、行単位で設けてもよく、または、実際にはその他の都合のよいレイアウトを使用してもよい。
【００２３】
一例として、種々の画素コンポーネントとアドレッシングラインの接続、および、画素の動作のさらなる詳細を、画素２０の例に関して説明するが、以下の説明は、対応したやり方で他の画素２１−２３に当てはまる。
【００２４】
従来型のアクティブマトリクス方式液晶装置と同様に、ＴＦＴ２４への入力は列ライン５４に接続され、ＴＦＴのゲートはゲートライン４４に接続される。ＴＦＴ２４の出力はビットライン４５に接続され、ビットラインは画素内メモリ回路２５と電圧基準ライン５８の両方に接続される。ワードライン４３は画素内メモリ回路２５に接続される。読み出しライン４２は、画素内メモリ回路に接続される。各イネーブルライン５６、極性ライン４０、リフレッシュライン４１および電圧基準ライン５８は、駆動回路２６に接続される。画素内メモリ回路は、駆動回路２６へ２本の別個の配線を有する。駆動回路２６は、画素電極に接続される。上記の配列法において、各ビットライン４５および駆動回路２６は、実施形態では電圧基準ライン５８の形をなす同一の電圧源に接続される。電圧レベルが異なる種々の電圧基準源を、ビット線４５と駆動回路２６に別々に設ける別の可能性がある。
【００２５】
動作中、従来型のアクティブマトリクス方式表示装置と同様に、行選択がゲートライン４４を介して行われ、輝度レベルデータは列ライン５４を介して供給される。ＴＦＴ２４の出力は、ビットライン４５によって画素内メモリ回路２５へ効果的に供給され、駆動回路２６による画素電極２７の駆動は、以下に詳述するように、結果として生じる画素内メモリ回路２５のメモリ設定により制御される。駆動回路２６および画素内メモリ回路２５は、同様に以下で詳述されるように、イネーブルライン５６、極性ライン４０、リフレッシュライン４１および読み出しライン４２を介して供給された入力によりさらに制御される。
【００２６】
上記の特徴をさらに詳細に説明する前に、ＭＲＡＭ構造体の動作の概略的な要点を説明することが役立つであろう。図３は、簡単なＭＲＡＭスタックの略図である。ＭＲＡＭスタックは、二つの強磁性層、すなわち、フリー層１０２およびピン層１０６を含み、各層は、例えば、Ｎｉ８１Ｆｅ１９から作られ、数ナノメートルの厚さを有し、例えば、１から２ｎｍの厚さの、例えば、Ａｌ２Ｏ３から作られた絶縁層１０４によって分離される。各フリー層１０２およびピン層１０６は、しばしば、磁性電極とも称される。絶縁層１０４は、トンネルバリア層としての機能を果たす。フリー層１０２およびピン層１０６との電気接点が作られる。実施形態では、これらは、ビットライン４５および接点１０８である（図２に示された画素アレイの実施形態では、各ＭＲＡＭのこのような接点は、以下に詳述されるように、それぞれフリップフロップ配線を介してフリップフロップ回路６４に接続される。）。さらなる電源ラインは、ＭＲＡＭスタックの下に設けられるが、ＭＲＡＭスタックから絶縁されている。このさらなる電源ラインは、ビットライン４５に対して直交して、すなわち、図３の紙面に出入りする向きに通る。実施例では、このさらなる電源ラインはワードライン４３である。
【００２７】
ＭＲＡＭスタックは、以下の通り動作する。ピン層１０６は、矢印１１０によって示された一定の磁化方向を有する。フリー層は、両方向矢印１１２によって示されるように、二つの磁化方向の間で切り替えることが可能である。書き込み電流１１４，１１６は、フリー層の磁化方向１１２を制御または設定するため、ビットライン４５およびワードライン４３に供給される。フリー層の磁化方向は、ピン層１０６の磁化方向１００と平行に設定してもよく、逆平行に設定してもよい。これらの二つの可能性は、それぞれ、さらなる書き込み電流１１４，１１６が供給されなければ、設定されたときに安定である。
【００２８】
これらの二つの状態は区別可能であり、すなわち、以下の通り読み出すことができる。読み出し電流１１８，１２０，１２２は、トンネルバリア層１０４を通る電子のトンネリングによってビットライン４５から接点１０８へＭＲＡＭスタックを通過する。この電流が受ける抵抗はトンネルバリア層１０４のトンネル抵抗に依存し、トンネル抵抗自体は、フリー層１０２の磁化方向１１２がピン層１０６の磁化方向１１０と平行であるか、または、逆平行であるかに直接依存する。現在のＭＲＡＭスタックの最大抵抗変化は、しかし、典型的に約３５％だけである。
【００２９】
本実施形態で利用されるＭＲＡＭスタックのさらなる詳細は後述されるが、その概略的な内容は、説明される画素アレイの詳細、特に、ＭＲＡＭスタックの下を通るが、それらに直結しないワードライン４３の機能、ならびに、ＭＲＡＭスタックの両端のそれぞれと直接接触しているビットライン４５および接点１０８（本実施形態では、フィリップフロップ回路６４に接続されている）の機能を理解する際に役立つはずである。
【００３０】
図４は、画素内メモリ回路２５の回路図である。画素内メモリ回路２５は、二つのＭＲＡＭ６０，６２とフリップフロップ回路６４とを含む。二つのＭＲＡＭは、メモリ素子としての機能を果たし、フリップフロップ６４は、メモリ素子の記憶状態を読み出す読み出し回路としての機能を果たす。
【００３１】
フリップフロップ回路６４は、ＴＦＴとして実現され、以下で第１のｐ型ＴＦＴ６６および第２のｐ型ＴＦＴ６７と称する二つのｐ型トランジスタと、ＴＦＴとして実現され、以下で第１のｎ型ＴＦＴ６８および第２のｎ型ＴＦＴ６９と称する二つのｎ型トランジスタと、を含む。ＴＦＴは、実質的に二つの入力チェーンを与えるように配置され、第１の入力チェーンは、実施形態では、第１のｐ型ＴＦＴ６６および第１のｎ型ＴＦＴ６８を含み、第１のＭＲＡＭ６０に接続され、第２の入力チェーンは、実施形態では、第２のｐ型ＴＦＴ６７および第２のｎ型ＴＦＴ６９を含み、第２のＭＲＡＭ６２に接続される。フリップフロップ回路６４の各入力チェーンの残りの端は、読み出しライン５２に接続される。第１のＭＲＡＭ６０および第２のＭＲＡＭ６２のそれぞれのもう一方の端は、ビットライン４５に接続される。（ＭＲＡＭの動作は、また、後述するようにワードライン４３を必要とするが、簡単のため、これは図４に示されない）。フリップフロップ回路は、以下で第１の出力配線７０および第２の出力配線７１と称される二つの出力配線を含み、二つの出力配線は、慣例的に図４にＤおよび
【数１】
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として表現された二つの（相補的）フリップフロップ回路出力を与える。
【００３２】
実施形態では、フリップフロップ回路６４のコンポーネントの詳細な接続は、以下の通りである。各ＴＦＴは、従来通りの形式で、１個のゲート端子と２個のソース／ドレイン端子（以下では、第１および第２の端子と称される）を含む。動作中、ソース／ドレイン端子の一方はＴＦＴのソースとして機能し、ソース／ドレイン端子の他方はＴＦＴのドレインとして機能する。ある特定の時点で、どちらのソース／ドレイン端子がソースとして機能し、どちらがドレインとして機能するかについての問題は、その時点で印加された電圧の極性によって決まる。
【００３３】
ｐ型ＴＦＴ６６の第１の端子と第２のｐ型ＴＦＴ６７の第１の端子は相互接続され、読み出しライン４２に接続される。第１のｐ型ＴＦＴ６６のゲートと、第１のｎ型ＴＦＴ６８のゲートと、第２のｐ型ＴＦＴの第２の端子と、第２のｎ型ＴＦＴ６９の第１の端子は相互接続され、第１の出力配線７０へ接続される。第１のｐ型ＴＦＴ６６の第２の端子と、第１のｎ型ＴＦＴ６８の第１の端子と、第２のｐ型ＴＦＴ６７のゲートと、第２のｎ型ＴＦＴ６９のゲートは相互接続され、第２の出力配線７１へ接続される。第１のｎ型ＴＦＴ６８の第２の端子は、第１のＭＲＡＭ６０へ接続される。第２のｎ型ＴＦＴ６９の第２の端子は、第２のＭＲＡＭ６２へ接続される。
【００３４】
動作中、ＭＲＡＭはビットライン４５およびワードライン４３を使用して特定の抵抗状態に設定され、これらの状態は以下の通り動作するフリップフロップ回路６４によって読み出される。最初に、ビットライン４５および読み出しライン４２は同一電位、例えば、０Ｖである。フリップフロップの二つのノード７０および７１の電圧は実質的に同じであろう。ＭＲＡＭの状態を読み出すため、読み出しラインは、例えば、０Ｖから３Ｖへ切り替えることによりビットラインに対して正になり、これにより、電源電圧をフリップフロップ回路に供給する。フリップフロップ回路の両方のノードの電圧は、最初に、ビットラインと読み出しラインの電圧の平均値、すなわち、１．５Ｖへ向かって充電し始める。ノードの電圧の変化率は、ＭＲＡＭ素子の抵抗、ＴＦＴの抵抗、および、回路のノードの容量に依存する。一方のＭＲＡＭ素子は、もう一方よりも抵抗が低い。例えば、ＭＲＡＭ素子６０の抵抗は、ＭＲＡＭ素子６２よりも低い。この場合、フリップフロップノード７０の電圧は、ノード７１の電圧よりも正になるであろう。この電圧差は、次に、フリップフロップ回路内の正帰還によって増幅されるので、ノード７０は読み出しライン上の電位、すなわち、３Ｖで安定し、ノード７１はビットライン上の電位、すなわち、０Ｖで安定する。
【００３５】
図５は、画素２０の全体的な画素回路のさらなる詳細図である。上述した（並びに、ここまでに使用された同じ参照番号によって示された）要素に加えて、図５には、駆動回路２６のさらなる詳細と、駆動回路の画素電極２７までの配線のさらなる詳細が示されている。この画素電極２７までの配線は、ビットライン４５のさらなる細部と共に示されている。この画素電極２７までの接続は、回路表現で慣例通りに、キャパシタンスＣｓの蓄積容量８０、および、画素電極２７と対向した共通電極１０との間の液晶層１４によって形成された液晶セルのキャパシタンスＣＬＣへの配線として表されている。
【００３６】
駆動回路２６は、実施形態では、ＴＦＴとして実現され、以下で第１の駆動回路ＴＦＴ７５、第２の駆動回路ＴＦＴ７６、第３の駆動回路ＴＦＴ７７、第４の駆動回路ＴＦＴ７８および第５の駆動回路７９のように称する５個のトランジスタを含む。第２の駆動回路ＴＦＴ７６はｐ型ＴＦＴであり、その他の４個の駆動回路ＴＦＴ７５，７７，７８および７９はｎ型ＴＦＴである。駆動回路ＴＦＴ７５−７９は、フリップフロップ回路６４からの二つの出力Ｄおよび
【数２】
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に基づいて、画素電極２７へ単一の駆動入力を供給するように配置される。
【００３７】
実施形態では、駆動回路ＴＦＴ７５−７８の詳細な接続は、以下の通りである。第１の駆動回路ＴＦＴ７５のゲートおよび第３の駆動回路ＴＦＴ７７のゲートは相互接続され、リフレッシュライン４１に接続される。第２の駆動回路ＴＦＴ７６のゲートおよび第４の駆動回路ＴＦＴ７８のゲートは相互接続され、極性ライン４０に接続される。第１の駆動回路ＴＦＴ７５の第１の端子は、第１のフリップフロップ出力配線７０に接続される。第３の駆動回路ＴＦＴ７７の第１の端子は、第２のフリップフロップ出力配線７１に接続される。第１の駆動回路ＴＦＴ７５の第２の端子は、第２の駆動回路ＴＦＴ７６の第１の端子に接続される。第３の駆動回路ＴＦＴ７７の第２の端子は、第４の駆動回路ＴＦＴ７８の第１の端子に接続される。第２の駆動回路ＴＦＴ７６の第２の端子および第４の駆動回路ＴＦＴ７８の第２の端子は相互接続され、第５の駆動回路ＴＦＴ７９の第１の端子と、画素電極２７、すなわち、蓄積キャパシタ８０および液晶容量８２に接続される。第５の駆動回路ＴＦＴ７９のゲートは、イネーブルライン５６に接続される。第５の駆動回路ＴＦＴ７９の第２の端子は、電圧基準ライン５８に接続される。
【００３８】
動作中、信号は、極性ライン４０、リフレッシュライン４１、読み出しライン４２、ワードライン４３、ゲートライン４４および列ライン５４に以下の通り供給され、その結果として、駆動回路は、以下の通り動作し、要求された入力を画素電極２７、すなわち、蓄積キャパシタ８０および液晶容量８２へ供給する。図５の回路が液晶容量のための適切な駆動信号を供給するために動作させられる一つの方法を、次に説明する。液晶は、一般に、ディスプレイの共通電極に対して極性が交番する駆動電圧波形を必要とする。これは、連続した画素リフレッシュ期間に、正の駆動信号および負の駆動信号で画素を駆動することにより実現される。正の駆動信号で画素電極をリフレッシュするため、データは、最初にＭＲＡＭから読み出されなければならない。初期的に、ワードラインおよび読み出しラインは、同一電位、例えば、０Ｖである。この読み出しラインは、次に、正の電圧レベル、例えば、３Ｖへ切り替えられ、フリップフロップ回路６４はＭＲＡＭの状態によって決まる状態を持つ。ＭＲＡＭ６０がＭＲＡＭ６２よりも大きい抵抗を有するならば、ノード７０は０Ｖの電圧レベルで安定し、ノード７１は３Ｖの電圧レベルで安定するであろう。画素は、リフレッシュライン上の信号を低電圧レベルから高電圧レベルへ持ち上げることにより、リフレッシュされる。これは、二つのトランジスタ７５および７７をオンにし、フリップフロップ回路によって生成されたデータ電圧を液晶容量へ送ることができるようにする。正のリフレッシュ期間中に、極性ラインは高電圧レベルで保持される。これはトランジスタ７８をオンにするので、液晶容量は、実施形態では３Ｖであるノード７１に現れる電圧まで充電される。液晶容量が充電された後、リフレッシュラインは低電圧レベルへ戻され、トランジスタ７５および７７をオフにし、読み出しライン上の電圧は０Ｖへ戻される。
【００３９】
画素電極を負の駆動信号でリフレッシュするため、データは再びＭＲＡＭから読み出さなければならないが、この場合には、これはワードラインを負の電圧レベル、例えば、−３Ｖにすることにより実現される。ＭＲＡＭ６０がＭＲＡＭ６２よりも大きい抵抗を有するならば、ノード７０は−３Ｖの電圧レベルで安定し、ノード７１は０Ｖの電圧レベルで安定するであろう。画素は、リフレッシュライン上の信号を再度低電圧レベルから高電圧レベルへ持ち上げることにより、リフレッシュされる。負のリフレッシュ期間中に、極性ラインは低電圧レベルで保持される。これはトランジスタ７６をオンにするので、液晶容量は、実施形態では−３Ｖであるノード７０に現れる電圧まで充電される。液晶容量が充電された後、リフレッシュラインは低電圧レベルへ戻され、トランジスタ７５および７７をオフにし、読み出しライン上の電圧は０Ｖへ戻される。
【００４０】
ＭＲＡＭ６０の抵抗がＭＲＡＭ６２の抵抗よりも大きい場合、液晶容量は６Ｖの振幅を有する電圧波形で駆動される。ノーマリホワイト透過型ＴＮ液晶効果が利用される場合、これは画素を暗くさせるであろう。ＭＲＡＭの相対的な抵抗が逆転され、ＭＲＡＭ６０がＭＲＡＭ６２よりも低い抵抗を有するならば、フリップフロップの二つのノード７０および７１に生成される電圧も逆転されるであろう。その結果として、０Ｖの電圧が正および負の両方のリフレッシュ期間で液晶容量に印加されるであろう。これにより、液晶画素は明るく見えるようになる。
【００４１】
画素が列ラインから供給されたデータではなくＭＲＡＭからのデータを使用して動作させられる間、ゲートラインはトランジスタ２４を非導通状態に保つため低電圧で保持される。
【００４２】
ＭＲＡＭ６０および６２と、フリップフロップ回路６４は、画素を明るい状態または暗い状態の何れかへ切り替える駆動信号を液晶へ供給する手段を作る。ディスプレイの電力消費は、画素にＭＲＡＭからのデータが供給されるとき、画素に外部回路からのデータを供給する必要がないので、かなり低下し得る。しかし、ディスプレイは、階調レベルを再生することができる第２モードで動作させることが望ましい。これは、従来型のアクティブマトリクス方式液晶ディスプレイがアドレス指定される方法と同様に、画素を階調レベル駆動電圧でアドレス指定するため、基準電極５８、イネーブルライン５６および薄膜トランジスタ７９を使用することにより実現される。ディスプレイの基準電極５８，５９は、従来型のアクティブマトリクス方式液晶ディスプレイにおける列駆動信号と等価的である信号によってアドレス指定される。イネーブルライン５６，５７は、従来型のアクティブマトリクス方式液晶ディスプレイにおける行駆動信号と等価的である選択パルスでアドレス指定される。かくして、ディスプレイ内のすべての画素がディスプレイに階調画像を生成するため、ライン単位でアドレス指定できるようになる。
【００４３】
上記の駆動回路２６のバージョンでは、ある種の状況でフリップフロップの状態は初期的に完全には決定されず、或いは、それはフレーム間で完全には放電されない。このため、ＭＲＡＭからの読み出しを歪曲させる残留電荷が残る。これは、ｐ型ＴＦＴ７６およびｎ型ＴＦＴ７７が省かれた別の考えられる駆動回路２６のバージョン、すなわち、その代わりにｎ型ＴＦＴ７５とｎ型ＴＦＴ７８とｎ型ＴＦＴ７９だけを含む駆動回路において、回避若しくは緩和される。そして、これらのＴＦＴ７５，７８は、通常は、液晶の極性を変えるように交番させられるが、そうしないで、それらは、フリップフロップ回路６４をリセットするため共にオンに切り替えられる。
【００４４】
上記の回路、特に、駆動電流が画素電極２７、すなわち、キャパシタンスＣｓの蓄積容量８０、および、液晶セルのキャパシタンスＣＬＣに直接的に供給されるような駆動回路２６を設けることは、ＭＲＡＭ６０，６２を流れる駆動電流を用いることなく画素電極２７が駆動されることを意味する。したがって、ＭＲＡＭに加わる電圧が非常に高い電圧、たとえば、１２Ｖになる可能性は回避される。
【００４５】
図６は、本実施形態において画素２０に利用される構成的なレイアウトの縮尺が正しくない略図である。明瞭にするため、駆動回路２６、イネーブルライン５６、極性ライン４０、リフレッシュライン４１および読み出しライン４２は図示されない。実際上、後述するこの構成的なレイアウトの利点は、図示されないこれらの要素とは無関係に実現される。図６に示された説明済みの要素は、ワードライン４３、ゲートライン４４、ＴＦＴ２４、列ライン５４、ビットライン４５、画素電極２７およびフリップフロップ回路６４である。
【００４６】
様々なコンポーネントおよびラインは、それぞれ、従来型のアクティブマトリクス方式表示装置と同様に、従来の薄膜堆積プロセス、マスキングプロセス、および、エッチングプロセスを使用して形成される。図７は、図６に示された画素内メモリ構造体を形成するため使用される、ある種のプロセスステップを説明するフローチャートである。
【００４７】
ステップＳ２において、ワードライン４３およびゲートライン４４は同じマスキング工程で形成される。したがって、有利的には、画素内メモリの動作に関連して使用され、画素内メモリを持たない従来型のアクティブマトリクス方式表示装置には存在しないワードライン４３は、従来型の装置においても（ゲートライン４４を設けるため）必要とされたマスキング工程の間に、すなわち、付加的なマスキング工程を必要とすることなく設けられる。また、ゲート誘電体は、ＭＲＡＭとワードライン４３との間に誘電体層を形成するため使用される。
【００４８】
ステップＳ４において、第１のＭＲＡＭ６０および第２のＭＲＡＭ６２は、ハーフトーンマスクを用いて、ワードライン４３の上にそれぞれのＭＲＡＭスタックとして形成される。これは、図６に示されたさらなる特徴を付加するために、本実施形態で（従来型のアクティブマトリクス方式表示装置と比べて）必要になる２ステップだけの付加的なマスクステップのうちの一方を表す。第１のＭＲＡＭ６０および第２のＭＲＡＭ６２のＭＲＡＭスタックの位置は、以上の説明から分かるように、それぞれ、要素８４および８５によって示されている。
【００４９】
ステップＳ６において、ビットライン４５および列ライン５４は、互いに同じマスキング工程で形成される。したがって、画素内メモリの動作に関連して使用され、画素内メモリを持たない従来型のアクティブマトリクス方式表示装置には存在しないビットライン４５は、従来型の装置においても（列ライン５４を設けるため）必要とされるマスキング工程の間に、すなわち、付加的なマスキング工程を必要とせずに設けられる点で有利である。
【００５０】
ステップＳ６、すなわち、このマスキング工程では、以下で第１のフリップフロップ配線８６および第２のフリップフロップ配線８７と称する２本の配線も形成される。第１のフリップフロップ配線８６は、フリップフロップ回路６４を第１のＭＲＡＭ６０の底部に接続された第１のコンタクトビアへ接続し、すなわち、フリップフロップ６４の第１のｎ型ＴＦＴ６８を、第１のＭＲＡＭ６０へ実質的に接続する。以上から分かるように、第１のコンタクトビアの位置は、図６に要素８８で示されている。同様に、第２のフリップフロップ配線８７は、フリップフロップ回路６４を第２のＭＲＡＭ６２の底部に接続された第２のコンタクトビアへ接続し、すなわち、フリップフロップ回路６４の第２のｎ型ＴＦＴ６９を、第２のＭＲＡＭ６２へ実質的に接続する。以上から分かるように、第２のコンタクトビアの位置は、図６に要素８９で示されている。（コンタクトビアの形成は、従来型のアクティブマトリクス方式表示装置と比較して、図６に示されたさらなる特徴を付加するため、本実施形態において必要とされる二つの付加的なマスクステップのうちのもう一方のステップを表す）。
【００５１】
再度ビットライン４５を考慮すると、別の選択的な有利な特徴が、以下の通り本実施形態に組み込まれる。ビットライン４５は、そこを流れる電流が、第１の方向（図６に関して、矢印９０で示されるように図の上向き方向）で第１のＭＲＡＭ６０を通過若しくは横断し、第２の方向（図６に関して、矢印９１で示されるように図の下向き方向）で第２のＭＲＡＭ６２を通過または横断し、第１の方向と第２の方向とが（ビットラインの面内で）実質的に逆向きになるように配置される。これは、第１のＭＲＡＭ６０と第２のＭＲＡＭ６２との間に差、すなわち、反対の抵抗状態を生じる効果があり、その理由は、一方のＭＲＡＭスタックで、この電流は紙面下向き（すなわち、それぞれのＭＲＡＭスタックの下向き）の磁場を生成し、もう一方のＭＲＡＭスタックで、この電流は紙面上向き（すなわち、もう一方のＭＲＡＭスタックの上向き）の磁場を生成するからである。このビットレーンの配置は、ＭＲＡＭのペアの全体的な抵抗状態に実現される差異を拡大する点で、有利である、。
【００５２】
本実施形態において、ビットライン４５は、図６に示されるようにビットライン４５をレイアウトすることにより、実質的に反対向きで二つのＭＲＡＭを通過するように配置され、すなわち、第１のＭＲＡＭの位置と第２のＭＲＡＭの位置との間の仮想的な基準線を考えた場合に、ビットライン４５は、その基準線に対して実質的に直角方向で第１のＭＲＡＭ６０を通過し、次に、その向きを変えて、基準線に対して実質的に直角方向で、しかし、最初の通過とは逆向きに、すなわち、実質的に１８０°異なる向きに第２のＭＲＡＭ６２を通過する。換言すると、ビットラインは、第１のＭＲＡＭ６０を通り越し、次に、第２のＭＲＡＭ６２を通り越す前に、折り返すように、または、後側へ曲がるようにレイアウトされる。
【００５３】
さらに別の有利な特徴は、以下の通り本実施形態に組み込まれる。ワードライン４３は、ゲートライン４４と画素電極２７との間に配置される。すなわち、ビットライン４５は、ゲートライン４４を通り越す必要がない。これは、ゲートライン４４の上に重なるビットライン４５によって生じていたオーバーラップ容量の量を低減する。
【００５４】
次に、図６に示された点Ｘ−Ｘによる断面図である図８を参照して、本実施形態の画素内メモリの構造を、より詳細に説明する。ワードライン４３は、断面の下側に沿って広がる。誘電体層９４は、ワードライン４３の上に存在し、ＭＲＡＭからワードライン４３を絶縁する（上述のように、この誘電体層９４はゲート誘電体層を用いて形成してもよい）。ＭＲＡＭ接点拡大部９６としての役割を果たす導体層は、誘電体層９４に設けられる。さらなる誘電体層９５ａ，９５ｂ，９５ｃが、ＭＲＡＭ接点拡大部９６の上および周りに設けられる。第１のＭＲＡＭ６０のＭＲＡＭスタック９７は、ＭＲＡＭ接点拡大部９６の一端に形成される。ビットライン４５は、ＭＲＡＭスタック９７の上端の上に設けられる。コンタクトビア９８は、ＭＲＡＭ接点拡大部９６の他端に形成される。第１のフリップフロップ配線８６は、さらなる誘電体層９５ａに沿ってコンタクトビア９８まで延びる。この配線は、フリップフロップ回路６４とＭＲＡＭスタック９７との間に製作され、コンタクトビア９８およびＭＲＡＭ接点拡大部９６を経由する。他の実施形態では、このような配線は、任意の都合のよい方法で製作されることが理解されるであろう。
【００５５】
本発明は、適切なＭＲＡＭスタック、例えば、図３に関して説明したような簡単なＭＲＡＭスタックを使用して具現化される。しかし、本実施形態では、好適なＭＲＡＭスタック構造が利用される。
【００５６】
図９は、この好適なＭＲＡＭスタックの（縮尺は正しくない）断面図である。その層は、ＭＲＡＭスタックの形成中に堆積させられた順番、すなわち、図９に示されるように図の下から上の順番で説明される。下側接点は、本実施形態では、上述のＭＲＡＭ接点拡大部９６であり、上述のような接触を可能にするため、ＭＲＡＭスタックの残りの部分の端を越えて延びる。ＭＲＡＭ接点拡大部９６は、約３．５ｎｍ厚のＴａ層であり、ＭＲＡＭスタックの機械的特性および堆積プロセスに関してバッファ層としても機能する。
【００５７】
次の層は、約２ｎｍ厚のＮｉ８１Ｆｅ１９の層を含む（導体）層１３２である。次の層は、約２０ｎｍ厚のＰｔ５０Ｍｎ５０の層を含む交換バイアス層１３４である。
【００５８】
次の層は、（図３と同じ参照番号を使用する）ピン層１０６、すなわち、磁性電極である。このピン層１０６は、ここでは、約３ｎｍの厚さの第１のＣｏ９０Ｆｅ１０層１３６と、約０．８ｎｍの厚さのＲｕ層１３８と、約３ｎｍの厚さの第２のＣｏ９０Ｆｅ１０層１４０の３層から作られる。第２のＣｏ９０Ｆｅ１０層１４０は、既に図３に記載された一定磁化方向１１０を有する。第１のＣｏ９０Ｆｅ１０層１３６は、第２のＣｏ９０Ｆｅ１０層１４０の一定磁化方向１１０に逆平行である一定磁化方向１４１を有する。単一の強磁性層の代わりにこのような二つの結合層を使用することは、合成フェリ磁性体とも称する人工的な反強磁性層の用途として、強磁性の技術において公知である。この合成のさらなる詳細は、参照によって本明細書に引用された国際公開第99/589994号に記載されている。
【００５９】
次の層は、（図３と同じ参照番号を使用する）トンネルバリア層１０４であり、ここでは、約０．８ｎｍの厚さの酸化アルミニウムの層を含む。
【００６０】
次の層は、（図３と同じ参照番号を使用する）フリー層１０２である。このフリー層１０２は、約４ｎｍの厚さのＣｏ９０Ｆｅ１０層と約１０ｎｍの厚さのＮｉ８０Ｆｅ２０の２層から作られ、二つの切り替え可能な反対の磁化方向が、両矢印１１２によって示されている（図３と同じ参照番号を使用する）。
【００６１】
次の層は、約１０ｎｍ厚のＴａ層を含む保護（導電）層１４６である。
【００６２】
上端接点は、上述のようにビットライン４５によって設けられる。
【００６３】
図１０および１１は、図４を参照して説明された画素内メモリ回路に対して実行されたシミュレーションの結果を表すグラフである。図１０は、二つのＭＲＡＭ６０，６２の一方の状態に対する結果を示す。図１１は、二つのＭＲＡＭ６０，６２のもう一方の状態に対する結果を示す。図１０および１１の両方で、ｘ軸１６２はマイクロ秒単位の時間であり、ｙ軸１６０はボルト単位の電圧であり、グラフの線１６４はフリップフロップ回路６４の第１の出力Ｄを表し、グラフの線１６６はフリップフロップ回路６４の第２の（相補的）出力
【数３】
2005530202.tif 000005
を表し、グラフの線１６８は第１のＭＲＡＭ６０の両端間の電圧を表し、グラフの線１７０は第２のＭＲＡＭ６２の両端間の電圧を表す。二つのＭＲＡＭの抵抗の差は、二つのＭＲＡＭの平均抵抗が５０ｋΩである状態で２４％を示した（すなわち、ペアの一方は平均値よりも１２％高い抵抗をもち、もう一方は平均よりも１２％低い抵抗をもつ）。このシミュレーション結果は、両ＭＲＡＭにかかる電圧が０．５７Ｖ未満であることを表し、この電圧は、典型的に約１Ｖであるトンネル接合の破壊電圧レベルよりも小さいので、十分である。このシミュレーションで使用されたＴＦＴ６６−６９のスレッショルド電圧の値は約１Ｖであり、これは、生産に使用される多くのものよりも低いスレッショルド電圧装置であることを示す。Ｄのプロット（１６４）と、
【数４】
2005530202.tif 000006
のプロット（１６６）は、アクティブマトリクス方式表示装置を駆動することができる区別可能な論理出力の供給の成功例を表す。
【００６４】
上記の実施形態は、組み合わされた多数の有利な特徴を含む。しかし、他の実施形態では、例えば、以下の場合のように、有利な特徴の多くが単独で、または、二つ以上の組み合わせとして実施される。
【００６５】
さらなる実施形態では、図２と図３と図５のうちの少なくとも一つに関して説明した回路配置が利用されるが、適切な構成的なレイアウトを備え、適切な堆積プロセスにより形成された上記回路配置以外の回路配置を利用してもよい。ＭＲＡＭおよびフリップフロップ配置に関する別の可能性は上述されているが、ＭＲＡＭを流れる電流が画素電極を充電するため使用されないのであれば、上記の駆動回路以外の適当な駆動回路を用いてもよい。同様に、他のフリップフロップ回路構成或いはフリップフロップ回路を利用しない他の読み出し回路と、他のＭＲＡＭスタック設計と、画素電極細部と、スイッチングコンポーネント細部と、駆動ライン細部などのうちの少なくとも一つを、上記のものに代えて使用してもよい。
【００６６】
さらなる実施形態では、フリップフロップ回路は、画素内メモリとして機能する単一のＭＲＡＭの異なる状態を取り出すため使用される。
【００６７】
さらなる実施形態では、例えば、読み出し性能を高めるため、３個以上のＭＲＡＭが各画素に設けられ、適当な方法で配置される。例えば、４個のＭＲＡＭが各画素に設けられる場合、ビットラインは、一方向でそのうちの２個のＭＲＡＭを通過し、反対方向で別の２個のＭＲＡＭを通過するように配置される。
【００６８】
さらなる実施形態では、２個（以上）のＭＲＡＭが読み出し性能を高めるため単一画素に設けられるが、フリップフロップ回路以外の適当な読み出し配置を使用する。特に、２個（以上）のＭＲＡＭは、書き込み電流が逆方向でそれらのＭＲＡＭを通過し、異なる抵抗状態が直接得られるように配置される。
【００６９】
他の実施形態では、２個（以上）のＭＲＡＭは、異なる抵抗状態が直接得られるように配置され、書き込み電流が逆方向で通過するようにされた配置は適当な方法で実施可能であり、すなわち、上記のビットラインパターンまたは上記の考え方によらなくても構わない。
【００７０】
他の実施形態では、堆積プロセスにおいて、適切なメモリ内画素構成のため、ワードラインがゲートラインと同じ工程で設けられる。
【００７１】
他の実施形態では、堆積プロセスにおいて、適切なメモリ内画素構成のため、ビットラインは列ラインと同じ工程で堆積される。
【００７２】
他の実施形態では、ビットラインは画素電極とゲートラインとの間に設置され、これにより、ビットラインは、適切なメモリ内画素構成のため、ゲートラインを通り越さない。
【００７３】
他の実施形態では、上記の可能性が他のタイプのアクティブマトリクスに適用される。
【００７４】
他の実施形態では、上記の可能性は、他の液晶のタイプ、または、実際には、例えば、プラズマ、ポリマー発光ダイオード、有機発光ダイオード、および、電界放射型表示装置を含む他の適当な表示装置タイプを使用する装置に適用される。
【００７５】
他の実施形態では、２個以上のＭＲＡＭおよびフリップフロップ回路を含むメモリ構造体または回路は、表示装置以外のアプリケーションに利用される。例えば、メモリ構造体または回路は、センサ、例えば、医用センサのため使用される。
【図面の簡単な説明】
【００７６】
【図１】液晶表示装置の（縮尺は正しくない）略図である。
【図２】画素のアレイの２×２部分のサンプルの略図である。
【図３】簡単なＭＲＡＭスタックの略図である。
【図４】画素内メモリ回路の回路図である。
【図５】二つのＭＲＡＭ、読み出し回路および駆動回路を含む画素および画素内メモリ配置を表す図である。
【図６】画素に利用された構成的なレイアウトの縮尺が正しくない略図である。
【図７】画素内メモリ構造体を形成するため使用されるプロセス工程を表すフローチャートである。
【図８】図６に示された点Ｘ−Ｘ間の断面図である。
【図９】好適なＭＲＡＭスタックを表す（縮尺は正しくない）断面図である。
【図１０】図４に関して説明した画素内メモリ回路のシミュレーション結果を表すグラフである。
【図１１】図４に関して説明した画素内メモリ回路のシミュレーション結果を表すグラフである。
【図１】
2005530202.tif 000007
【図２】
2005530202.tif 000008
【図３】
2005530202.tif 000009
【図４】
2005530202.tif 000010
【図５】
2005530202.tif 000011
【図６】
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【図７】
2005530202.tif 000013
【図８】
2005530202.tif 000014
【図９】
2005530202.tif 000015
【図１０】
2005530202.tif 000016
【図１１】
2005530202.tif 000017
【国際調査報告】
2005530202.tif 000018
2005530202.tif 000019
2005530202.tif 000020