(57)【要約】半導体ダイ（４２５）はパッケージ本体（１１５）内に収容されている。半導体ダイに対して電気的に接続されているリード（１１０）はパッケージ本体から延びて、プリント回路基板（５１０）、又は他のデバイスに接続されている。リードは、該リードを酸化から保護する材料にて被覆されている。被膜（４３０）は、パッケージ半導体をプリント回路基板に実装する際に使用されるはんだ技術に適合性を備える。数個の実施形態にて、被膜は１８０℃よりも低温で乾燥された後に除去され得る。このことにより、少なくとも１８０℃で実行されるはんだ工程によって被膜を除去して、酸化から保護されていたリードを露出させ、プリント回路基板に対してリードをはんだ付けし得る。数個の実施形態にて、被覆材料は有機材料を含有する。数個の実施形態にて、被覆材料ははんだ可能な有機保存剤（ＯＳＰ）を含有する。
2005537663.tif 000002
【特許請求の範囲】
【請求項１】
パッケージ本体によって封入された半導体ダイと、
前記半導体ダイに対して電気的に接続され、かつパッケージ本体から延びる複数のリードとを有し、前記複数のリードは、有機材料を含有する被膜を備えるパッケージ半導体。
【請求項２】
前記被膜は、はんだ可能な有機保存剤（ＯＳＰ）を含有する請求項１に記載のパッケージ半導体。
【請求項３】
前記被膜は、はんだ接合に適合性を有する請求項１に記載のパッケージ半導体。
【請求項４】
前記被膜は、非金属である請求項１に記載のパッケージ半導体。
【請求項５】
前記被膜は、１８０℃よりも低温で乾燥された後、除去され得る請求項４に記載のパッケージ半導体。
【請求項６】
前記被膜は、非導電性を備える請求項１に記載のパッケージ半導体。
【請求項７】
前記リードは、銅を含有する請求項６に記載のパッケージ半導体。
【請求項８】
前記被膜は、導電性を備える請求項１に記載のパッケージ半導体。
【請求項９】
半導体ダイをリードフレームの一部とともに封入する工程と、
前記リードフレームの少なくともリードに対して、１８０℃よりも低温で乾燥された後、リードから除去され得る被膜を被覆する工程と、
前記半導体ダイを電気試験する工程とを含む、パッケージ半導体の製造方法。
【請求項１０】
前記被覆工程は、１８０℃よりも低温で乾燥された後、除去され得る被覆材料中にリードを浸漬する工程を含む請求項９に記載の方法。
【請求項１１】
前記被覆工程は、１８０℃よりも低温で乾燥された後、除去され得る被覆材料をリードに噴霧する工程を含む請求項９に記載の方法。
【請求項１２】
前記被覆工程は、電気試験工程後に行われる請求項９に記載の方法。
【請求項１３】
前記被覆工程は、電気試験工程に先立って実行される請求項９に記載の方法。
【請求項１４】
前記パッケージ半導体を回路基板に実装する工程をさらに含み、同実装工程は、回路基板のはんだ可能な表面に対して、１８０℃よりも高温でリードをはんだ付けする工程を含む請求項９に記載の方法。
【請求項１５】
前記被覆工程は、封入工程に先立って実行される請求項９に記載の方法。
【請求項１６】
前記被覆工程に先立ってリードを洗浄する工程が実行される請求項９に記載の方法。
【請求項１７】
前記リードフレームは、複数のダイ装着場所を有するリードフレーム長尺片の一部で、前記方法は、該ダイ装着場所を個別に切り離す工程をさらに含み、前記被覆工程は、該切り離し工程の後、かつ試験工程に先立って実行される請求項９に記載の方法。
【請求項１８】
前記リードフレームは、複数のダイ装着場所を有するリードフレーム長尺片の一部で、
前記方法は、該ダイ装着場所を個別に切り離す工程をさらに含み、前記被覆工程は、該切り離し工程に先立って実行される請求項９に記載の方法。
【請求項１９】
前記被膜は、有機材料を含有する請求項９に記載の方法。
【請求項２０】
前記被膜は、はんだ可能な有機保存剤（ＯＳＰ）を含有する請求項９に記載の方法。
【請求項２１】
半導体ダイと、
前記半導体ダイを包囲するパッケージ本体と、
前記半導体ダイに対して電気的に接続され、かつパッケージ本体から延びる複数のリードと、
前記複数のリードを被覆する被覆材料とを備え、
前記被覆材料は、複数のリードを酸化から防止し、かつ１８０℃よりも低温で乾燥された後、除去され得るパッケージ半導体。
【請求項２２】
前記被覆材料は、有機材料を含有する請求項２１に記載のパッケージ半導体。
【請求項２３】
前記被覆材料は、非金属である請求項２１に記載のパッケージ半導体。
【請求項２４】
前記複数のリードは、銅、及び合金４２のうちの少なくとも一方を含有する請求項２１に記載のパッケージ半導体。
【請求項２５】
前記複数のリードの各々は、長尺面と、該長尺面と比較して小さい終端面とを有し、前記長尺面は被覆材料で被覆されるが、終端面は被覆材料で被覆されない請求項２１に記載のパッケージ半導体。
【請求項２６】
前記複数のリードの各々は、長尺面と、該長尺面と比較して小さい終端面とを有し、前記複数のリードの各リードの長尺面と終端面とが被覆材料で被覆される請求項２１に記載のパッケージ半導体。
【請求項２７】
前記被覆材料は、はんだ可能な有機保存剤（ＯＳＰ）を含有する請求項２１に記載のパッケージ半導体。
【請求項２８】
半導体ダイと、
前記半導体ダイを包囲するパッケージ本体と、
銅を含有し、かつ半導体ダイに対して電気的に接続されて前記パッケージ本体から延びる複数のリードと、
前記複数のリードを被覆する被覆材料とを備え、前記被覆材料は、複数のリードを酸化から防止し、かつ有機材料を含有し、さらに１８０℃よりも低温で乾燥後に除去され得るパッケージ半導体。
【請求項２９】
前記被覆材料は、はんだ可能な有機保存剤（ＯＳＰ）を含有する請求項２８に記載のパッケージ半導体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパッケージングされた半導体に関し、より詳細にはパッケージングされた半導体のリード被覆に関する。
【背景技術】
【０００２】
リードを備えたパッケージ半導体は、銅合金、又は金属合金等の金属材料から形成されたリードを有している。パッケージ半導体の問題の一つは、該パッケージ半導体を回路基板に実装するに先だってリード材料が酸化し得ることにある。
【０００３】
先行技術による酸化防止法では、例えば錫−鉛、ニッケル−パラジウム、ニッケル−パラジウム金、錫、及び錫合金等の金属でリードを被覆する。これら金属は余分な重量を付加し、コストを上昇させ、さらに被膜の適用後、「ホイスカー（髭）」が形成されることがある。ホイスカーは自然に発生して被覆材料料の単一結晶フィラメントを形成する。ホイスカーは、パッケージ半導体の回路内で短絡を発生させる場合がある。
【０００４】
リードの酸化の問題を低減し、かつ上述した被覆に関連する従来からの問題を生じさせない技術が必要とされている。
【発明を実施するための最良の形態】
【０００５】
以下に、本発明を実行するモードについて詳細に説明する。以下の説明は本発明を解説することを意図し、限定を意図するものと解釈されるべきではない。
図１は、本発明の一実施形態による、リードを備えたパッケージ半導体の平面図である。パッケージ半導体１０５は、パッケージ本体１１５で封入された半導体のダイ（図１に、図示せず）を有する。ダイ（図示せず）に対して電気的に接続されたリード１１０がパッケージ本体から延びている。リード１１０は半導体ダイを外部デバイス（図示せず）に対して電気的に接続している。一実施形態にて、リード１１０は銅合金から形成されている。別の一実施形態にて、リード１１０は合金４２（４２％のニッケルと、その他の鉄とを含む）から形成されている。
【０００６】
パッケージ半導体を回路基板（図１に図示せず）、又は他のデバイスに対して実装するに先だって、リード１１０に該リードを酸化から防止する被膜が施される。数個の実施形態では、被覆材料は有機材料を含有する。被覆材料は、数個の実施形態では非導電性を備えるが、別の実施形態では導電性を備える。被覆材料は、数個の実施形態において非金属であるが、別の実施形態では数種の金属材料を含有してもよい。数個の実施形態において、被膜は、１８０℃よりも低温にて乾燥された後、リードから除去されることが可能である。数個の実施形態において、被覆材料は室温で液体である。被覆材料はホイスカーを形成する傾向を有さない。この被覆材料の一例としては、はんだ可能な有機保存剤（ＯＳＰ）が挙げられる。ＯＳＰ材料は従来、製造中に回路基板の表面に塗布されて、基板に電子デバイスを実装するに先だって回路基板の露出されたはんだパッドを保護する。一実施形態にて、被覆材料は、英国ロンドン所在のＣＯＯＫＳＯＮ  ＧＲＯＵＰ  ＰＬＣのＣＯＯＫＳＯＮ  ＥＬＥＣＴＲＯＮＩＣＳ  ＤＩＶＩＳＩＯＮ所有の、商品名ＥＮＴＥＣ  ＰＬＵＳ  ＣＵ−１０６Ａ  ＴＭとして販売されている被覆材料であってもよい。
【０００７】
図２に、パッケージ半導体の製造プロセスの一実施形態の一部を示す。図３は、製造プロセスの一段階における、３個のパッケージ半導体の平面図である。図４は、図２の製造プロセス段階完了後のパッケージ半導体の断面図である。
【０００８】
図２を参照すると、製造プロセスの段階２０５において、リードフレーム長尺片３１５（図３）上のダイ位置に配置された半導体ダイ（例、図４、符号４２５）は、パッケージ本体（例、符号３０６）にて封入される。図４を参照すると、半導体ダイ（例、符号４２５）は、ワイヤ（例符号４２０）とリードフィンガー（例、符号４３５）とを介して、パッケージ半導体（例、符号３０５）のリードフレームのリード（例、符号３１０）に対して電気的に接続されている。段階２１０において、リードフレーム長尺片３１５（図３）からダムバー（図示せず）を除去した後、段階２１５で、リードフレーム長尺片３１５（例、符号３１０のリードを含む）の露出部分を洗浄する。段階２２０において、リードの酸化を防止する被覆材料（例、ＯＳＰ）をリードフレーム長尺片３１５（例、符号３１０のリードを含む）の露出表面に被覆して、該露出表面上に被膜４３０（図４参照）を形成する。被覆材料は、例えば噴霧、又は浸漬等の従来の方法を用いて被覆され得る。次いで、段階２２５において、リードフレーム長尺片３１５をトリミングして個別のパッケージ半導体に切り離し、かつリード（例、符号３１０）を成形する。
【０００９】
その後、段階２３０において、各パッケージ半導体の電気試験を行った後、段階２３５において、パッケージのバーンイン中、高温にて電気ストレスを付与する。その後、段階２４０において、パッケージをベーキングして乾燥し、図４に示すように、出荷可能にする。
【００１０】
図５は、回路基板５１０に実装されたパッケージ半導体３０５の断面図である。実装プロセス中、パッケージ半導体３０５のリード（例、符号３１０）は、回路基板５１０表面上に配置されたパッド（例、符号５１５）にはんだ付けされる。被膜４３０（図４参照）の被覆材料は、はんだ接合に対して適合性を有するため、該被覆材料により被覆されたリード（例、符号３１０）は、はんだ工程を妨害することなく他の一構成要素にはんだ付けされることが可能である。
【００１１】
被膜４３０の被覆材料は除去可能であるため、はんだ付けプロセスにてリード（例、符号３１０）に付与された熱がリード（例、符号３１０）から大部分の被膜４３０を除去する。一実施形態において、被膜４３０の被覆材料は、１８０℃よりも低温で（１８０℃以上の温度でも）乾燥された後に除去され得る。これら実施形態において、被覆材料は１８０℃よりも低温で乾燥された後に除去され得るため、はんだ付けプロセスにて生成された熱により、殆ど全部の被膜４３０が除去され得る。
【００１２】
しかしながら、被覆リードを１８０℃よりも高温に晒した場合でも、被膜は除去可能である。別の実施形態では、被膜に使用される材料は、はんだリフロープロセスに要する温度にて除去可能であることを条件に選択される。
【００１３】
図６に、パッケージ半導体の別の製造プロセスの一部を示す。図７は、図６のプロセスにて製造されたパッケージ半導体の断面図である。図６のプロセスでは、電気試験段階６２０とバーンイン段階６２５の後に、リード（例、符号７２５）に対して被膜（例、図７、符号７３０）が施される。段階６３５の被膜（例、符号７３０）の被覆工程に先立って、段階６３０でリードが洗浄される。被覆段階６３５の後、段階６４０で、パッケージ半導体（例、符号７０５）は出荷可能となる。図２のプロセスと図６のプロセスとの相違は、図６のプロセスでは、リード終端部（例、図７、符号７３５）も被覆されることである。
【００１４】
電気試験段階６２０、及びバーンイン段階６２５後に被膜を施すことの利点の一つは、被膜がこれらのプロセスを妨害せず、またこれらのプロセスを行うための装置を汚染しないことにある。
【００１５】
当業者は本願の教授をもとに、製造工程の異なる段階にてリードに被服材料を被覆し得ることを理解するであろう。例えば、図６にて、洗浄段階６３０と被覆段階６３５とは、切り離し段階６１５後、電気試験段階６２０に先立って実行することが可能である。切り離し段階直後に被膜の適用を行うと、試験段階６２０とバーンイン段階６２５中の酸化発生の防止が補助され、引いては製造プロセスが補助され得る。別の一実施形態では、リードフレーム長尺片にダイを装着するに先立って、リードフレーム長尺片３１５（図３参照）に被膜を施し得る。
【００１６】
本発明の特定の実施形態について説明してきたが、当業者は、本願の教授をもとに、本発明と本発明のより広い概念とから逸脱せずに、本発明に更なる変更と改良とを加え得ることを理解するであろう。従って、添付の特許請求の範囲は、本発明の趣旨、及び範囲内のものとして、これら全ての変更と改良とを包含するものとする。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態によるパッケージ半導体の平面図。
【図２】本発明の一実施形態によるパッケージ半導体の製造方法の一部を示すフロ−チャート。
【図３】一実施形態による３個のパッケージ半導体の製造工程の一段階における平面図。
【図４】本発明の一実施形態によるパッケージ半導体の断面図。
【図５】本発明の一実施形態による回路基板に取り付けられたパッケージ半導体の断面図。
【図６】本発明の別の一実施形態によるパッケージ半導体の製造方法の一部のフローチャート。
【図７】本発明の別の一実施形態によるパッケージ半導体の断面図。
【図１】
2005537663.tif 000003
【図２】
2005537663.tif 000004
【図３】
2005537663.tif 000005
【図４】
2005537663.tif 000006
【図５】
2005537663.tif 000007
【図６】
2005537663.tif 000008
【図７】
2005537663.tif 000009
【国際調査報告】
2005537663.tif 000010
2005537663.tif 000011
2005537663.tif 000012