(57)【要約】【課題】相互接続担体上に配置されたマイクロ接合のアレイによって一組のデバイス・チップを相互接続するシステムを教示する。【解決手段】担体は、接着層、障壁層および貴金属層を有するマイクロ接合レセプタクルの高密度アレイを備え、デバイス・ウェハは、接着層、障壁層および可融性はんだ層を含むマイクロ接合パッドのアレイを有するように製造される。このパッドは、障壁レセプタクルに対して適合する位置に配置され、前記デバイス・チップはマイクロ接合アレイを介して前記担体に接合され、これによって非常に高い入力／出力密度およびチップ間配線密度が可能な相互接続が得られる。
2005515628.tif 000002
【特許請求の範囲】
【請求項１】
相互接続担体上のマイクロ接合構造のアレイによって一組のデバイス・チップを接続するシステムであって、
１つの表面に複数のマイクロ接合レセプタクルを有する多層基板を含む担体と、
前記デバイス・チップ上にあって、はんだボールを含み、前記１つの担体表面の前記レセプタクルに接合された一組のマイクロ接合パッドと、
前記担体に取り付けられ、前記マイクロ接合パッド・アレイに接続して前記担体に取り付けられたデバイス・チップ間の相互接続を可能にする相互接続配線と
を備えたシステム。
【請求項２】
前記相互接続担体上の前記レセプタクルが、ライナ層、シード層、障壁層および貴金属層からなる連続層を含み、これらの層が前記レセプタクルの内面を内張りする、請求項１に記載のシステム。
【請求項３】
前記ライナ層が、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｃｒおよびこれらの組合せからなるグループから選択された、請求項２に記載のシステム。
【請求項４】
前記ライナ層の厚さが５ｎｍから１２０ｎｍである、請求項３に記載のシステム。
【請求項５】
前記シード層が、厚さ３０から２００ｎｍの銅である、請求項２に記載のシステム。
【請求項６】
前記障壁層が、Ｎｉ、Ｃｏ、Ｐｔ、Ｐｄおよびこれらの合金または組合せからなるグループから選択された、請求項２に記載のシステム。
【請求項７】
前記障壁層の厚さが１００から１０００ｎｍである、請求項６に記載のシステム。
【請求項８】
前記デバイス・チップ上の前記マイクロ接合パッドが、ライナ層、シード層、障壁層および可融性はんだ層からなる連続層を含む、請求項１に記載のシステム。
【請求項９】
前記ライナ層が、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｃｒおよびこれらの組合せからなるグループから選択された、請求項８に記載のシステム。
【請求項１０】
前記シード層が、厚さ３０から２００ｎｍの銅である、請求項８に記載のシステム。
【請求項１１】
前記障壁層が、Ｎｉ、Ｃｏ、Ｐｔ、Ｐｄおよびこれらの合金または組合せからなるグループから選択された、請求項８に記載のシステム。
【請求項１２】
前記障壁層の厚さが１００から１０００ｎｍである、請求項１１に記載のシステム。
【請求項１３】
前記担体がシリコンで作られており、その上に配置された一組の相互接続配線と、前記相互接続配線の上面を覆う誘電体パッシベーション層とを含み、前記レセプタクルが前記誘電体パッシベーション層にある、請求項２に記載のシステム。
【請求項１４】
前記デバイス・チップが、その上に構築され配線によって接続された一組のデバイスと、前記配線の上面を覆う誘電体パッシベーション層とを含み、前記マイクロ接合パッドが前記誘電体パッシベーション層にある、請求項１２に記載のシステム。
【請求項１５】
前記デバイス・チップが、マイクロプロセッサ・チップ、メモリ・チップ、マイクロコントローラ・チップ、レーザ・ダイオード・チップ、レーザ・ドライバ・チップ、光検出器チップ、無線通信チップおよび論理プロセッサ・チップを含むグループから選択された、請求項１２に記載のシステム。
【請求項１６】
（ａ）デバイス構成部品を接続するための相互接続アレイを有する担体基板を備え、
（ｂ）前記担体が、基板および誘電体膜、ならびに接着層、拡散障壁層および貴金属層を含むマイクロ接合レセプタクルを含み、
（ｃ）デバイス側にあって、接着層、はんだ反応障壁層および可融性はんだ接合ボールを含むマイクロ接合パッドを構成部品ごとに備え、
（ｄ）前記担体側の前記デバイス上の前記マイクロ接合パッドが、前記担体側の前記マイクロ接合レセプタクルと適合する
マイクロ接合相互接続構造。
【請求項１７】
前記デバイス構成部品が半導体チップ、光学構成部品チップなどである、請求項１６に記載のマイクロ接合相互接続構造。
【請求項１８】
相互接続担体上のマイクロ接合構造のアレイによって一組のデバイス・チップを接続する方法であって、
１つの表面に複数のマイクロ接合レセプタクルを有する多層基板を含む担体を形成すること、
前記デバイス・チップ上にあって、はんだボールを含み、前記１つの担体表面の前記レセプタクルに接合された一組のマイクロ接合パッドを形成すること、および
前記担体に取り付けられ、前記マイクロ接合パッドのアレイに接続して前記担体に取り付けられたデバイス・チップ間の相互接続を可能にする相互接続配線を形成すること
を含む方法。
【請求項１９】
（ａ）デバイス構成部品を接続するための相互接続アレイを有する担体基板を備え、
（ｂ）前記担体が、基板および誘電体膜、ならびに接着層、はんだ反応障壁層および可融性はんだ接合ボールをそれぞれが含むマイクロ接合パッドを含み、
（ｃ）接着層、拡散障壁層および貴金属層を含むマイクロ接合レセプタクルをデバイス側に備え、
（ｄ）前記担体側の前記マイクロ接合パッドが、前記デバイス上の前記マイクロ接合レセプタクルと適合する
マイクロ接合相互接続構造。
【請求項２０】
前記デバイス・チップが、半導体チップ、光デバイス・チップ、通信チップを含むグループから選択された、請求項１９に記載のマイクロ接合相互接続構造。
【請求項２１】
相互接続担体上のマイクロ接合構造のアレイによって一組のデバイス・チップを接続する方法であって、
はんだボールを含む複数のマイクロ接合パッドを１つの表面に有する多層基板を含む担体を形成すること、
前記担体上の前記はんだボールによって前記担体に接合される前記デバイス・チップの１つの表面に、一組のマイクロ接合レセプタクルを形成すること、および
前記マイクロ接合パッドのアレイに接続して前記チップ間の相互接続を可能にする相互接続配線を前記担体上に形成すること
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロエレクトロニクスの分野に関し、詳細には、一般に「チップ」と呼ばれている極めて小さい半導体デバイスの製造および相互接続の分野に関する。
【背景技術】
【０００２】
シリコン・トランジスタ技術における最近２０年間の集積レベルの増大は、コンピューティング、通信およびマイクロ・コントローラ応用のシリコン・チップで使用される回路の大規模集積（ＬＳＩ）回路から超大規模集積（ＶＬＳＩ）回路への移行、さらには現在の超々大規模集積（ＵＬＳＩ）回路への移行を促進した。高度に集積化されたこれらのシリコン・チップを最適に利用するためには、メモリ・チップなどの支援デバイスを空間的により効率的に実装する必要がある。さらに、移動体通信用装置、ハンド・ヘルド型オーガナイザおよびコンピューティング装置の出現で、このようなさまざまな機能をコンパクトな単一のシステムに集積することが後押しされた。次いでこのことが、マイクロエレクトロニクス業界がシステム−オン−ア−チップ（ＳＯＣ）アプローチに向かう後押しとなった。
【０００３】
簡単に述べると、ＳＯＣアプローチは、これらのさまざまなデバイス機能の多くを同じシリコン・チップ上に集積して、大きな単一のチップが、エンド・ユーザにさまざまな機能を提供することができるようにしようというものである。発想自体は非常に魅力的だが、このようなアプローチには実施をためらわせるいくつかの理由がある。第１に、異なるマイクロエレクトロニクス・デバイス（メモリ・チップ、論理チップ、無線通信チップなど）に最適な材料、製造プロセスおよびフィーチャ・サイズは互いに全く異なる。これらの全てを同じチップ上で結合することは、ＳＯＣ中のそれぞれのデバイス・ブロックで達成可能な性能を制限しかねない妥協が持ち込まれることを意味する。第２に、多数の機能ブロックの集積化には、大きなチップ・サイズおよびチップ上に構築される多くの配線レベルが必要である。これらの因子はともに、歩留りを低下させ、チップあたりのコストを増大させる傾向があり、望ましくない。第３に、機能のあらゆる組合せ（例えばメモリとマイクロプロセッサ、無線通信とマイクロプロセッサなど）を設計し構築しなければならず、これによって、低コスト製造には貢献しない多種多様なチップ部品数および製品ミックスが生まれる。最後に、材料、プロセスおよび集積化方式の多様な組合せを単一のＳＯＣ上で結合するのに必要な専門技術を単一の企業で調達することはしばしば不可能である。これらは現在、さまざまなマイクロエレクトロニクス事業に属しているからである。
【０００４】
ＳＯＣに代わる魅力的なアプローチがシステム−オン−ア−パッケージすなわちＳＯＰである。このアプローチでは、それぞれがその独自の機能に対して最適化され、おそらくは特定のチップを生産するために特別に調整された異なる工場で製造されたいくつかのチップを、第１レベルの実装担体上で結合し、この担体がこれらのチップを相互接続し、得られたパッケージが単一のシステムとして機能できるようにする。このようなパッケージで必要とされる相互接続のレベルおよび入出力（Ｉ／Ｏ）密度は、プリント回路板技術または多層セラミック技術で現在使用可能なものよりもはるかに高いと予想される。その上にチップが組み付けられたこのＳＯＰ担体はＳＯＣにとって代わると予想されるので、その相互接続およびＩ／Ｏ密度は、チップ上のファー・バック・エンド・オブ・ザ・ライン（ＦＢＥＯＬ）相互接続レベルで使用されるそれら（一般に５００ｎｍから１０００ｎｍピッチの配線およびバイア）と、最も高密度な（aggressive）実装基板で使用されるそれら（一般に１０，０００から２０，０００ｎｍピッチのバイアおよび配線）との間になければならないと予想することは合理的である。担体自体がシリコンから作られている場合、ＦＢＥＯＬプロセスを、ＳＯＰ担体に必要な配線サイズおよびピッチに拡張することは実現可能である。しかし、担体に取り付けられたさまざまなデバイス・チップを相互接続するために、担体はさらに、高いＩ／Ｏ密度をサポートする必要があろう。システムの細かさ（granularity）が細かいほど、すなわちサブユニットまたはチップへのシステムの分割が細かいほど、必要なＩ／Ｏの数は大きくなる。このようなＩ／Ｏ密度は、５から１０μｍ程度のサイズおよびスペースのボンディング・パッドを必要とすると予想される。このサイズおよびスペースは、現在可能な一般的な実装Ｉ／Ｏパッドの範囲を超えており、現在の範囲の少なくとも１／１０から１／２０の細かさである。
【０００５】
したがって、システム−オン−ア−パッケージ担体上でいくつかのチップを相互接続するマイクロ接合構造によって、現在の技術水準よりもはるかに高いチップ間の入力／出力密度を達成できることが非常に望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、本発明の主たる目的は、超々大規模集積回路チップ（論理、マイクロプロセッサ、メモリ、ネットワーク・スイッチング）での使用を容易にする超高密度相互接続を可能にすることにある。現在のフリップ・チップはんだ技術は、１５０μｍの中心間距離に約７５μｍのパッドを置くことしか達成できない。本発明の方法では、このレベルの１０００倍以上の空間密度が可能である。これは、コンタクト・パッドの製造において特別なリソグラフィ・ステップを必要とせず、これらのデバイス・チップのバック・エンド・オブ・ザ・ライン（ＢＥＯＬ）相互接続レベルで微細なフィーチャを使用するユニークなプロセス・フローによって可能となる。
【課題を解決するための手段】
【０００７】
チップレット（chiplet）とも呼ばれるデバイス構成部品（半導体チップ、レーザなどの光デバイス、離散または統合受動構成部品など）とこれらの１つまたは多くの構成部品を収容する担体のとの間の微細ピッチ（５μｍの中心間距離に約２．５μｍのパッドを位置する）相互接続アレイを含む構造を提案する。この担体はシリコン、セラミックまたは有機基板とすることができるが、最も高い相互接続密度を達成するためにはシリコン製であることが最も好ましい。デバイス側の接合メタラジは、接着層、はんだ反応障壁層および可融性はんだ接合ボールを含む。担体側では、デバイス側と一致させるコンタクト・パッドが、デバイス側のパッドよりも意図的に大きく作られ、接着層、はんだ反応障壁層および貴金属保護／はんだぬれ層を含む。所望ならばあるいは、より大きな前記コンタクト・パッドをデバイスの上面の一部とし、可融性はんだ構造を担体上に集積することもできる。
【０００８】
本発明の以上の目的および利点、ならびにその他の目的および利点は、本発明の好ましい実施形態の以下の詳細な説明および添付図面から明らかとなろう。
【発明を実施するための最良の形態】
【０００９】
次に図面を参照して、相互接続の好ましい製造および組立方法の詳細を説明する。まず最初にデバイス・チップレット１０について説明する。
【００１０】
チップレット・プロセス：
次に図面を参照する。チップレット・プロセスは、その半導体デバイス全体にわたるシリコン・デバイス・チップレット・ウェハ１２を製造し、さらに下部配線層１３および上部金属配線レベル１４を製造し、最終パッシベーション誘電体スタック１６を適用し、端子パッド・バイア（ＴＶ）１９を開口することから始まる。ＴＶバイア開口１９の幅は２．５ミクロンとすることができ、パッシベーション層の厚さは約１ミクロン以下である。次いで以下のステップを実施する。スパッタリングまたは他の真空付着法によって、約４０ｎｍの窒化タンタル（ＴａＮ）および４０ｎｍのタンタル（Ｔａ）を一般に含むライナ層１５と、真空付着させた約１００ｎｍ以上の銅を含むシード層１７とを付着させる。使用できる他のライナ材料にはとりわけＴｉ、ＴｉＮ、Ｗ、ＷＮおよびＣｒが含まれる。次いでこのウェハを化学機械研摩（ＣＭＰ）にかけて、ウェハの上面の銅をＴａの表面まで研磨する。これによって、ＴＶ開口１９の底と側壁にだけ銅シード１７が残った図１に示すような構造を得る。障壁層２０を電気めっきする。この層は、厚さ約５００ｎｍのＮｉ、Ｃｏ、Ｐｔ、Ｐｄなどの層とすることができる。続いて接合金属層２２を電気めっきする。この層は、所望の適用およびはんだ階層に応じたＰｂ９７％−Ｓｎ３％合金、Ａｕ−Ｓｎ合金または他のはんだなどの可融性はんだである。層２２に対しては、Ｐｂを含まないＳｎおよびＳｎ合金ベースのはんだも可能である。このはんだ層の厚さは、はんだ合金および適用の必要性に応じて２ミクロンから１００ミクロンとなるように選択することができる。特筆すべき主要な特徴は、層２０および２２が、ＴＶ開口１９の中に存在するＣｕの上だけにめっきされ、ウェハの上面に存在するライナ層１５にはめっきされないことである。ライナ層１５は単に、このプロセスにおいてめっき電流を流す電極の役目を果たすだけである。続いて、チップレットの上面のコンタクト・パッド間の領域から層１５を、乾式プラズマ・エッチングまたは湿式化学エッチングによって除去し、図３（下）に示すように、チップレット・パッド構造のＴＶバイアの底および側壁にだけ残留ＴａＮ  Ｔａ層１５’を残す。
【００１１】
担体プロセス（シリコン担体）：
このプロセスは、チップレット上に製作されたはんだマイクロ接合への対合接続を提供する。最終相互接続配線３４、最終パッシベーション・スタック３６の付着およびＴＶバイア３８の開口によって担体ウェハ３０を製造する。担体バイア・レセプタクル（receptacle）の中にマイクロ接合が楽に収まるように、担体上のＴＶバイアの寸法は、チップレット上のマイクロ接合はんだパッドの呼び寸法よりも大きい。
【００１２】
担体ウェハの以降のプロセス・フローは以下のステップを含む。スパッタリングまたは他の真空付着法によって、約４０ｎｍの窒化タンタル（ＴａＮ）および４０ｎｍのタンタル（Ｔａ）を一般に含むライナ層３９と、真空付着させた約１００ｎｍの銅を含むシード層４０とを付着させる。次いでこのウェハを化学機械研摩（ＣＭＰ）にかけて、ウェハの上面の銅をＴａの表面まで研磨する。これによって、ＴＶ開口３８の底と側壁にだけ銅シード４０が残った図２に示すような担体上の構造を得る。障壁層４１を電気めっきする。この層は、厚さ約５００ｎｍのＮｉ、Ｃｏ、Ｐｔ、Ｐｄなどの層とすることができる。続いて貴金属層４２を電気めっきする。この層は、厚さ１００から１０００ｎｍの金であることが好ましい。特筆すべき主要な特徴は、層４１および４２が、ＴＶ開口３８の中に存在するＣｕの上だけにめっきされ、担体ウェハの上面に存在するライナ層にはめっきされないことである。ライナ層３９は単に、このプロセスにおいてめっき電流を流す電極の役目を果たすだけである。続いて、上面のパッド間の領域から層３９を、乾式プラズマ・エッチングまたは湿式化学エッチングによって除去し、図３（上）に示すように、担体パッド構造のＴＶバイアの底および側壁にだけ残留ＴａＮ  Ｔａ層３９を残す。障壁層４１および貴金属層４２を適用する他の方法には無電解付着法が含まれる。Ｎｉ、Ｃｏ、Ｐｄおよび貴金属Ａｕの無電解付着は当技術分野で周知であり、電気めっきの代わりに使用することができる。薄いＡｕ（約８０から１２０ｎｍ）で十分と考えられる場合には、無電解Ａｕめっきおよび浸漬Ａｕが特に適している。担体上に得られるフィーチャは、チップレット上に製作されたマイクロ接合を受け取るレセプタクル４４である。
【００１３】
組立プロセス（および最終構造）：
組立は、通常のフリップ・チップ組立と同様の方法（スプリット光学系および／またはキャパシタンス整合）でのチップレットのピック・アンド・プレースを含み、リフロー接合にかけられる。チップレットと担体の間のすき間は、フラックスを効率的にクリーニングするのには狭すぎるので、フラックスを含まない水素リフローが好ましいことがある。
【００１４】
開示の発明は、従来技術に比べてさらに以下のような利点を有することが明らかになった。このマイクロ接合方式では、レーザ、マイクロセンサ、アクチュエータなどの非常に小さなデバイスのエリア・アレイ実装が可能である。これらのデバイスは１００μｍ×１００μｍ以下でしかないこともあり、標準のフリップ・チップ・コンタクトを用いて取り付けるには小さすぎる。ＰｂＳｎはんだの使用は、アップグレードまたは修理目的でデバイス・チップを交換するための再処理可能な接続を可能にする。これらのマイクロ接合はんだパッドを有するデバイスは、従来の一時的なデバイス・アタッチメント構造を使用して、試験し、バーンインし、既知の良好なデバイスに関してソートすることができる。したがって、相互接続の微細なピッチにもかかわらず既知の良好なダイを得ることが問題にならない。
【００１５】
このように、本発明を、本発明の好ましい形態を特に参照して説明したが、添付の請求項に定義された本発明の趣旨および範囲から逸脱することなく、本発明にさまざまな変更および修正を実施できることは明白である。
【図面の簡単な説明】
【００１６】
【図１】ＴａＮ−Ｔａ、Ｃｕ、Ｎｉおよび接合金属を付着させた後のデバイス・チップレットの断面図である。
【図２】ＴａＮ−Ｔａ、Ｃｕ、Ｎｉおよび貴金属を付着させた後の担体ウェハの断面図である。
【図３】完成したデバイス・チップレット（下）に接合する直前の完成した担体（上）の断面図である。
【図１】
2005515628.tif 000003
【図２】
2005515628.tif 000004
【図３】
2005515628.tif 000005
【手続補正書】
【提出日】平成16年3月30日(2004.3.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）デバイス構成部品を接続するための相互接続アレイを有し、絶縁または半絶縁基板（３２）と、その上に形成され、開口またはバイア（３８）を通して配線層（３４）を露出させる誘電体膜（３６）と、前記開口の中にあって、下から上へライナ層（３９）、シード層（４０）、障壁層（４１）および貴金属層（４２）を含むマイクロ接合レセプタクルとを含み、前記開口の中の層が前記レセプタクルの内面を内張りしている担体（３０）と、
（ｂ）前記担体側の前記マイクロ接合レセプタクルと適合するマイクロ接合パッドを有する前記デバイス側のチップと
を備えたマイクロ接合相互接続構造であって、
前記障壁層および貴金属層が、前記シード層の表面にだけめっきされ、前記ライナ層にはめっきされず、その結果、開口の中の前記層の露出部分が前記誘電体膜の表面と実質的に共面であることを特徴とする
マイクロ接合相互接続構造。
【請求項２】
前記ライナ層材料が、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｃｒおよびこれらの組合せからなるグループから選択された、請求項１に記載のマイクロ接合相互接続構造。
【請求項３】
前記ライナ層の厚さが５ｎｍから１２０ｎｍである、請求項２に記載のマイクロ接合相互接続構造。
【請求項４】
前記シード層材料が、厚さ３０から２００ｎｍの銅である、請求項２に記載のマイクロ接合相互接続構造。
【請求項５】
前記障壁層材料が、Ｎｉ、Ｃｏ、Ｐｔ、Ｐｄ、およびこれらの合金または組合せからなるグループから選択された、請求項２に記載のマイクロ接合相互接続構造。
【請求項６】
前記障壁層の厚さが１００から１０００ｎｍである、請求項５に記載のマイクロ接合相互接続構造。
【請求項７】
前記開口またはバイアの寸法が前記チップのパッドの寸法よりも大きい、請求項１ないし６のいずれかに記載のマイクロ接合相互接続構造。
【請求項８】
デバイス・チップ上に形成された一組のマイクロ接合パッドを、相互接続担体上に形成されたマイクロ接合レセプタクルのアレイに接続する方法であって、
絶縁または半絶縁基板（３２）と、その上に形成され、開口またはバイア（３８）を通して配線層（３４）を露出させる誘電体膜（３６）とを含む担体構造（３０）を用意するステップと、
前記構造上にライナ層（３９）およびシード層（４０）を、逐次的に付着させるステップと、
前記構造を化学機械研磨して、開口の中の前記層の露出部分が前記ライナ層の上面と実質的に共面となるようにするステップと、
障壁層（４１）および貴金属層（４２）を電気めっきによって逐次的に付着させるステップと
を含み、
前記開口の中の前記レセプタクルの内面を内張りしているこれらの層は、前記誘電体膜表面と実質的に共面であり、さらに、
前記デバイス側にはんだボールを含み、前記担体側の前記マイクロ接合レセプタクルと適合するマイクロ接合パッドを有するチップを用意するステップと、
前記マイクロ接合パッドが前記マイクロ接合レセプタクルの中に適正に収まるように、前記担体構造と前記チップとを組み立てるステップと、
前記組立品をはんだリフローにかけ、前記マイクロ接合パッドを前記マイクロ接合レセプタクルに接続して、前記担体上に取り付けられたデバイス・チップ間の前記相互接続を可能にするステップと
を含む方法。
【請求項９】
前記開口またはバイアの寸法が前記チップの前記マイクロ接合パッドの寸法よりも大きい、請求項８に記載の方法。
【国際調査報告】
2005515628.tif 000006
2005515628.tif 000007
2005515628.tif 000008