(57)【要約】本発明の目的は、冒頭に記載されたタイプの、機能性が改善されたトレンチトランジスタを有するメモリセルの仕様を明らかにすることである。メモリセルの場合、トレンチ内に、第１の酸化物層（１）と、窒化物層（２）と、ゲート電極と対面する第２の酸化物層（３）とを備える層シーケンスが側方のトレンチ壁に存在するが、窒化物層（２）は、トレンチ底部の湾曲領域（４）に存在しない。代替的構成において、それぞれ、少なくとも１つの段がトレンチの側方の壁に、好ましくは、ソース領域またはドレイン領域の下にそれぞれ形成される。
2005517301.tif 000002
【特許請求の範囲】
【請求項１】
メモリトランジスタを有するメモリセルであって、該メモリセルは、半導体ボディまたは半導体層の上面に、半導体材料内に形成されたトレンチ内のゲート電極であって、該ゲート電極は、該半導体材料内に形成されたソース領域とドレイン領域との間に配置された、ゲート電極を有し、かつ、誘電材料によって該半導体材料から絶縁され、
該ソース領域と該ゲート電極との間、および、該ドレイン領域と該ゲート電極との間に、該半導体材料と対面する第１の酸化物層（１）と、窒化物層（２）と、該ゲート電極と対面する第２の酸化物層（３）とを備える層シーケンスが、該トレンチの少なくとも側方の壁に存在し、該窒化物層（２）は、該トレンチ底部の湾曲領域（４）には存在しない、メモリセル。
【請求項２】
前記窒化物層（２）が存在しない前記トレンチ底部の前記湾曲領域（４）において、前記第１の酸化物層（１）よりも厚い層に酸化物が存在する、請求項１に記載のメモリセル。
【請求項３】
前記窒化物層は、前記トレンチ底部の湾曲上の前記トレンチの壁にのみ存在する、請求項１または２に記載のメモリセル。
【請求項４】
メモリトランジスタを有するメモリセルであって、該メモリセルは、半導体ボディまたは半導体層の上面に、半導体材料内に形成されたトレンチ内のゲート電極であって、該ゲート電極は、該半導体材料内に形成されたソース領域とドレイン領域との間に配置された、ゲート電極を有し、かつ、誘電材料によって該半導体材料から絶縁され、
該ソース領域と該ゲート電極との間、および、該ドレイン領域と該ゲート電極との間に、該半導体材料と対面する第１の酸化物層（１）と、窒化物層（２）と、該ゲート電極と対面する第２の酸化物層（３）とを備える層シーケンスが、該トレンチの少なくとも側方の壁に存在し、それぞれ、少なくとも１つの段（１３）が該トレンチの側壁に形成される、メモリセル。
【請求項５】
前記少なくとも１つの段は、前記トレンチ底部の湾曲上に存在する、請求項４に記載のメモリセル。
【請求項６】
前記少なくとも１つの段は、前記ソース領域または前記ドレイン領域の下にそれぞれ配置される、請求項４または５に記載のメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチトランジスタとして形成されたメモリトランジスタを有するメモリセルに関する。
【背景技術】
【０００２】
電子コンポーネント一般、特に、メモリ製品の小型化が進んだ結果、製造技術上、まだ処理可能なジオメトリで、より大きい実装密度を達成するために、平面構造から垂直構造への遷移を完成させることがますます重要になっている。ＮＲＯＭメモリの場合、Ｕ字型の断面（ＵＭＥＭコンポーネント）を有する酸化物−窒化物−酸化物層（ＯＮＯ）を製作することが考えられ、これにより、より大きいチャネル長さは、必ずしも大きいチップ面を必要としない。この場合、個々のメモリセルは、半導体材料内のトレンチにトランジスタ構造として形成される。トランジスタ構造の場合、酸化物−窒化物−酸化物層シーケンスがソース領域とゲート電極との間、および、ドレイン領域とゲート電極との間にそれぞれ格納媒体として存在する。このようなメモリセルの構成は、ＤＥ１００  ３９  ４４１  Ａ１号に記載される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、冒頭に記載されたタイプの、機能性が改善されたトレンチトランジスタを有するメモリセルの仕様を明らかにすることである。
【課題を解決するための手段】
【０００４】
この目的は、請求項１の特徴、および請求項４の特徴を有するメモリセルによって達成される。改良点は、それぞれの従属請求項から明らかになる。
【０００５】
メモリセルの場合、トレンチ内に、半導体材料と対面する第１の酸化物層、窒化物層、および、第２の酸化物層と対面するゲート電極からなる層シーケンスがトレンチの側壁に存在する一方で、窒化物層は、トレンチ底部の湾曲領域には存在しない。これに代わる構成において、トレンチの側壁のそれぞれに、少なくとも１つの段が形成される。好ましくは、この段は、ソース領域またはドレイン領域の下に位置する。
【０００６】
メモリセルの例は、以下において、図１〜図５を参照してより詳細に記載される。
【発明を実施するための最良の形態】
【０００７】
図の各々において、半導体材料と対面する第１の酸化物層は、参照符号１で示され、窒化物層は参照符号２で示され、トレンチ内でゲート電極と対面する第２の酸化物層は、参照符号３で示される。
【０００８】
図１Ａは、第１の酸化物層１および窒化物層２が設けられた後の半導体材料内のトレンチを通る断面を示す。窒化物層は、その後、異方的にエッチングされ、これにより、第１の酸化物層１は、湾曲領域４におけるトレンチ底部で露出される（図１Ｂ）。第２の酸化物層３は、その後、図１Ｃによると、領域全体にわたって設けられる。窒化物層２が不在であるトレンチ底部の湾曲領域４において、第１の酸化物層１よりも厚い層で酸化物が存在する。窒化物層２が垂直のトレンチ壁、すなわち、ソース領域とゲート電極との間、および、ゲート電極とドレイン領域との間にのみ存在するＯＮＯ層シーケンスがこのようにして取得される。その後、ゲート電極の材料が、ＯＮＯ層シーケンス上のトレンチ開口部に内に配置されが、これは、それ自体公知であり、これ以上説明する必要はない。
【０００９】
図２による方法に代わる構成において、図２Ａによると、窒化物層２が第１の例よりも大きい厚さになるように堆積される。窒化物層２は、その後、トレンチ底部の湾曲領域４を露出するために、異方的にエッチングされる（図２Ｂ）。後から、破線が窒化物層２のもとの厚さを表す図２Ｃに示される第１のエッチングステップにおいて影響または損傷を受けた窒化物層２の表面を除去するために、窒化物は、等方的にエッチングされる。第２の酸化物層３は、その後、図２Ｄによると、領域全体にわたって設けられる。基本的に、これは、図１を参照して記載された例と同じ構造をもたらすが、窒化物層２は、第２の酸化物層３へのより良好な界面と共に形成される。
【００１０】
さらなる可能性が図３に示される。ここで、第１の酸化物層１および窒化物層２が設けられた後、まず、補助層５が犠牲層として設けられる（図３Ａ）。補助層５は、例えば、酸化物またはポリシリコンである。後続の異方性エッチングステップにおいて、補助層５および窒化物層２は、トレンチの底部にて除去され、これにより、図３Ｂによる構造が残る。補助層５の残留物は、ここで、側方のトレンチ壁に依然として存在する。補助層５のこの残留物は、側方のトレンチ壁にある窒化物層を保護する一方で、窒化物層２は、トレンチ底部の湾曲領域４において除去される。補助層５の残留物は、後続の等方性エッチングステップにおいて除去され、これにより、図３Ｃに示された構造が生成される。第２の酸化物層３は、その後、領域全体にわたって設けられ、これにより、図３Ｄに示される構造が生成される。補助層５としてのポリシリコンの使用は、図３Ｂによると、トレンチの底部で露出した第１の酸化物層１が同じ大きさで一緒に除去されることなく補助層５の残留物が除去され得るという利点を有する。
【００１１】
図４は、トレンチ底部の全湾曲領域が窒化物を有さない、製造のさらなる可能性を示す。半導体材料７内に生成されたトレンチ６（図４Ａ）から進んで、まず、第１の酸化物層１（図４Ｂ）が領域全体にわたって堆積される。トレンチは、その後、ポリシリコンで充填され、これは、図４Ｃにおける破線によって表される境界によって示される。ポリシリコンが、きっちりとトレンチ内にエッチバックされ、これにより、ポリシリコンの下部分８のみがトレンチに残る。窒化物層２は、その後、図４Ｄによると、領域全体にわたって堆積される。異方性エッチングステップは、ポリシリコンの下部分８上の窒化物層２を除去する（図４Ｅ）。ポリシリコンは、トレンチから除去され、これは、例えば、ウェットケミカルエッチングにより行われ得る。トレンチボトムの全湾曲領域４は、その後、図４Ｆによると、窒化物層２を有さない。第２の酸化物層３は、その後、図４Ｇによると、領域全体にわたって設けられる。窒化物層２が存在しないトレンチ底部の湾曲領域において、この例示的実施形態の場合も、第１の酸化物層１よりも厚い層に酸化物が存在する。従って、製造方法のこの変形は、窒化物層２がすでに比較的上部で終了し、これにより、トレンチの湾曲した全底部領域が窒化物を有さないＯＮＯ層シーケンスの構造をもたらす。従って、セルをプログラムする間の、窒化物層への電荷キャリアの注入は、この実施形態において、比較的上方に向かって遠くにシフトする。
【００１２】
メモリセルのこの第１の代替的実施形態において、窒化物は、酸化物層の湾曲した下部分には存在せず、むしろ、ＯＮＯ層の上部分にのみ存在する。従って、トレンチ底部の比較的大きい湾曲の位置での電荷の注入または格納は回避される。なぜなら、酸化物は、窒化物よりも、電荷をトラップする確率が低いからである。その結果、所望でない位置でのセルのプログラムが回避され、コンポーネントの機能性が改善される。
【００１３】
メモリセルの第２の代替的実施形態は、トレンチ壁の上部領域における段の形成を提供する。この実施形態および関連する製造方法の例は、図５を用いて記載される。半導体ボディまたは半導体層の半導体材料７の上面上にパッド酸化物層９が、および、その上にパッド窒化物層１０が設けられる。これらの層は、それ自体公知のように、ＬＰＣＶＤ（減圧化学気相成長）により生成され得る。適切なフォトマスク技術を用いて、生成されるべきトレンチ６の領域において、公知の態様で、この層シーケンスに開口部をそれぞれ作製され得、この開口部を通って、半導体材料７がエッチングで空けられる。トランチは、例えば、プラズマエッチング法によってエッチングされ得る。
【００１４】
フォトマスクの除去および洗浄ステップの後、パッド酸化物層９およびパッド窒化物層１０のいわゆるプルバック（ｐｕｌｌｂａｃｋ）が行われ、これにより、図５Ｂによると、これらの層のエッジが、図５Ｂにて破線で表されたもとの寸法に対して、トレンチ６からいくらか引っ込む（ｓｅｔ  ｂａｃｋ）。従って、半導体材料７が露出した狭い領域１１は、トレンチと層との間に残る。
【００１５】
ここで、次に、異方性エッチングステップ、好ましくは、プラズマエッチングが続き、これにより、図５Ｂに存在する構造が、半導体ボディの中にさらに沈む。異方性エッチングの方向は、図５Ｃにおける矢印１２で示される。段１３で、エッチングによってより深く空けられたトレンチがこのようにして両側に生成される。トレンチのこの形態は、段１３にてトレンチ壁の比較的大きい湾曲を生成し、これにより、トランジスタ構造のチャネル内の最大磁場強度の領域が、これらの段の領域にシフトされる。従って、セルをプログラムする間、格納層への電荷キャリアの注入が、これらの段１３の位置で行われる。
【００１６】
図５Ｄは、格納層として、ＯＮＯ層シーケンスを有する完成したメモリセルの断面を示す。トレンチ壁の領域全体にわたって、まず、第１の酸化物層１、その上に窒化物層２、そして、その上に第２の酸化物層３が設けられる。ソースおよびドレイン領域１４は、トレンチの両側に存在し、これらの領域は、実施例において、ｎ導電型でドーピングされ、ドーパントが拡散した後で、より低濃度のドーピング領域１５によって境界付けされる。トレンチは、好ましくは、ポリシリコンが堆積したゲート電極１６で充填される。段１３は、ソースおよびドレイン領域の下に位置する。
【図面の簡単な説明】
【００１７】
【図１Ａ】図１Ａは、第１の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物の模式的断面を示す。
【図１Ｂ】図１Ｂは、第１の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物の模式的断面を示す。
【図１Ｃ】図１Ｃは、第１の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物の模式的断面を示す。
【図２Ａ】図２Ａは、第１の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物の模式的断面を示す。
【図２Ｂ】図２Ｂは、第１の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物の模式的断面を示す。
【図２Ｃ】図２Ｃは、第１の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物の模式的断面を示す。
【図２Ｄ】図２Ｄは、第１の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物の模式的断面を示す。
【図３Ａ】図３Ａは、第１の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物の模式的断面を示す。
【図３Ｂ】図３Ｂは、第１の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物の模式的断面を示す。
【図３Ｃ】図３Ｃは、第１の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物の模式的断面を示す。
【図３Ｄ】図３Ｄは、第１の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物の模式的断面を示す。
【図４Ａ】図４Ａは、第１の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物の模式的断面を示す。
【図４Ｂ】図４Ｂは、第１の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物の模式的断面を示す。
【図４Ｃ】図４Ｃは、第１の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物の模式的断面を示す。
【図４Ｄ】図４Ｄは、第１の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物の模式的断面を示す。
【図４Ｅ】図４Ｅは、第１の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物の模式的断面を示す。
【図４Ｆ】図４Ｆは、第１の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物の模式的断面を示す。
【図４Ｇ】図４Ｇは、第１の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物の模式的断面を示す。
【図５Ａ】図５Ａは、第２の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物を示す。
【図５Ｂ】図５Ｂは、第２の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物を示す。
【図５Ｃ】図５Ｃは、第２の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物を示す。
【図５Ｄ】図５Ｄは、第２の代替的実施形態のメモリセルの製造方法の異なった方法ステップの後の中間生成物を示す。
【符号の説明】
【００１８】
１      第１の酸化物層
２      窒化物層
３      第２の酸化物層
４      トレンチ底部の湾曲領域
５      補助層
６      トレンチ
７      半導体材料
８      ポリシリコンの下部
９      パッド酸化物層
１０    パッド窒化物層
１１    半導体材料が露出した領域
１２    矢印
１３    段
１４    ソースおよびドレイン領域
１５    より低濃度のドーピング領域
１６    ゲート電極
【図１Ａ】
2005517301.tif 000003
【図１Ｂ】
2005517301.tif 000004
【図１Ｃ】
2005517301.tif 000005
【図２Ａ】
2005517301.tif 000006
【図２Ｂ】
2005517301.tif 000007
【図２Ｃ】
2005517301.tif 000008
【図２Ｄ】
2005517301.tif 000009
【図３Ａ】
2005517301.tif 000010
【図３Ｂ】
2005517301.tif 000011
【図３Ｃ】
2005517301.tif 000012
【図３Ｄ】
2005517301.tif 000013
【図４Ａ】
2005517301.tif 000014
【図４Ｂ】
2005517301.tif 000015
【図４Ｃ】
2005517301.tif 000016
【図４Ｄ】
2005517301.tif 000017
【図４Ｅ】
2005517301.tif 000018
【図４Ｆ】
2005517301.tif 000019
【図４Ｇ】
2005517301.tif 000020
【図５Ａ】
2005517301.tif 000021
【図５Ｂ】
2005517301.tif 000022
【図５Ｃ】
2005517301.tif 000023
【図５Ｄ】
2005517301.tif 000024
【国際調査報告】
2005517301.tif 000025
2005517301.tif 000026
2005517301.tif 000027
2005517301.tif 000028