(57)【要約】電子装置（１００）は、Ｎ個のデータ要素を記憶するデータ記憶デバイス（１２０）を有し、データ記憶デバイス（１２０）は、データ記憶素子（１３０）の第１集合（１２２）を備える。データ記憶素子（１３０）の第１集合（１２２）は、アドレスデコーダ（１４０）を通じてアクセス可能である。データ記憶デバイス（１２０）のシフトレジスタモードにおいて、アドレスデコーダ（１４０）は、モジュロＮカウンタを備えるアドレス発生器（１６０）に応答する。データ要素を、１つのデータ記憶素子（１３０）から他へとシフトするのではなく、アドレス発生器（１６０）が、シフトレジスタからシフトアウトされるデータ要素を含んだデータ記憶素子（１３０）へのポインタを発生させる。これは、シフトレジスタ内で先に位置するデータ記憶素子（１３０）の出力を、その後に位置するデータ記憶素子（１３０）の入力に相互接続する必要がない、という利点を有する。加えて、シフトの間に必要とされるデータトラフィックの量が、大幅に減少する。本発明は、特に、シフトレジスタの実施にルックアップテーブルを使用する再構成可能なロジックデバイスに関係する。
2005537601.tif 000002
【特許請求の範囲】
【請求項１】
Ｎを少なくとも２の値の整数とするＮ個のデータ要素を記憶するための、データ記憶素子の第１集合を備えるデータ記憶デバイスと、
データ記憶素子の前記第１集合に結合された出力を有し、ビットパターンに基づいてデータ記憶素子の前記第１集合のうちの１つのデータ記憶素子にアクセスするアドレスデコーダと、を備える電子装置であって、
前記ビットパターンを生成するモジュロＮカウンタを備えるアドレス発生器、をさらに備えることを特徴とする電子装置。
【請求項２】
前記電子装置のデータ記憶構成において、データ記憶素子の前記第１集合として動作可能な、ルックアップテーブル、を備えることを特徴とする請求項１に記載の電子装置。
【請求項３】
制御信号の第１フェーズにおいて、前記データ記憶素子にリード動作を実行し、
前記制御信号の第２フェーズにおいて、前記データ記憶素子にライト動作を実行するように、配置されている、ことを特徴とする請求項１または請求項２に記載の電子装置。
【請求項４】
データ記憶素子が、前記データ記憶デバイスのメモリ素子とデータ入力の間に結合された構成可能なスイッチ、を備え、
前記構成可能なスイッチは、前記制御信号の前記第２フェーズの少なくとも一部分の間に導電状態となる、ことを特徴とする請求項３に記載の電子装置。
【請求項５】
前記データ記憶デバイスは、少なくとも前記電子装置のデータ記憶構成において、データ記憶素子の第２集合、をさらに備え、
前記電子装置は、前記制御信号と前記データ記憶デバイスの間に結合された、選択信号に応答してデータ記憶素子の前記第１および第２集合のうちの１つを選択するための制御回路、をさらに備える、ことを特徴とする請求項３に記載の電子装置。
【請求項６】
データ記憶素子の前記第２集合は、前記アドレスデコーダに応答することを特徴とする請求項５に記載の電子装置。
【請求項７】
前記データ記憶デバイスは、少なくとも前記電子装置の前記データ記憶構成において、データ記憶素子の第３集合と、データ記憶素子の第４集合と、を備え、
データ記憶素子の前記第３集合および前記第４集合は、さらなるアドレスデコーダに応答し、
前記制御回路は、前記選択信号およびさらなる選択信号に応答して、データ記憶素子の前記第１、第２、第３および第４集合のうちの１つを選択するために、さらに配置されている、ことを特徴とする請求項５に記載の電子装置。
【請求項８】
前記選択信号および前記さらなる選択信号は、前記ビットパターンの最上位ビットから導出される、ことを特徴とする請求項７に記載の電子装置。
【請求項９】
前記制御回路は、前記データ記憶デバイスのサイズを構成するための構成ネットワーク、をさらに備える、ことを特徴とする請求項５に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｎを少なくとも２の値の整数とするＮ個のデータ要素を記憶するための、データ記憶素子の第１集合を備えるデータ記憶デバイスと、データ記憶素子の第１集合に結合された出力を有し、ビットパターンに基づいてデータ記憶素子の第１集合のうちの１つのデータ記憶素子にアクセスするアドレスデコーダと、を備える電子装置に関する。
【背景技術】
【０００２】
今日では、例えば集積回路（ＩＣ）、システムオンチップ（ＳｏＣ：System-on-Chip）などの、実質的にすべての電子装置が、ビットパターンすなわちアドレスに基づいて、データ記憶デバイスの特定のデータ記憶素子からのデータの記憶と取り出しを行うアドレスデコーダに結合されたデータ記憶デバイスを含んでいる。このようなデータ記憶デバイスには、例えば揮発性または不揮発性のメモリなどの専用記憶デバイスや、例えばＦＰＧＡ（Field Programmable Gate Array）などの再構成可能なロジックデバイス（ＲＬＤ：Reconfigurable Logic Device）が挙げられる。ＦＰＧＡは、ＲＬＤのデータ記憶モードにおいて、データ記憶デバイスとして動作するように構成することができる。このようなデータ記憶デバイスの応用には、シフトレジスタの実施が挙げられ、これは、データ記憶デバイスに記憶されたデータが、固定された数のクロックサイクルの後に、データ記憶素子から取り出されることを意味する。
【０００３】
ザイリンクス（Xilinx）社によるＶｉｒｔｕａｌ−ＩＩファミリのＲＬＤは、ザイリンクス社の２０００年のハンドブック“Virtex-II Platform FPGA”、に記載されるように、シフトレジスタとして動作可能なルックアップテーブル（ＬＵＴ：Look-up Table）を含む。この目的のために、ＬＵＴのデータ記憶素子が、ラッチを相互接続することにより実施され、これらのラッチは、制御信号の制御下でラッチからラッチへデータをリップルするように配置される。このようにして、ＬＵＴはパイプラインのようなやり方で実施され、データ要素は、第１データ記憶素子にシフトされ、パイプライン全体を通じてシフトされた後に、パイプラインの最後のデータ記憶素子から取り出される。
【０００４】
ザイリンクス社のＲＬＤ内のＬＵＴのような、データ記憶デバイスにおけるシフトレジスタの実施では、デバイスのシフトレジスタ動作を実施するために、データ記憶素子を相互接続する必要がある、という点が不利である。その理由は、この相互接続が、データ記憶素子の第１集合のさまざまなデータ記憶素子の間の、追加的な配線すなわち相互接続、および、電子装置が非シフトレジスタ構成で動作する場合に相互接続を切断する、追加的なトランジスタ、を導入するからである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、特に、シフトレジスタの実施のために、より効率的なデータ記憶素子の第１集合の実施を可能にする、冒頭の段落の電子装置を提供することである。
【課題を解決するための手段】
【０００６】
ここで、本発明の目的は、ビットパターンを生成するモジュロＮカウンタを備えるアドレス発生器に結合された、アドレスデコーダの入力によって実現される。これは、データ記憶デバイス内のデータ記憶素子から次のデータ記憶素子へと、物理的にデータをシフトする必要がなくなるという利点を有する。したがって、このデータシフトを可能にするさまざまなデータ記憶素子の間の相互接続を、省略することができる。代わりに、アドレス発生器が、シフトレジスタの一時的な動作を表すアドレス空間からアドレスを発生させる。すなわち、１つのデータ記憶素子から他へと物理的にデータ要素を移動させるのではなく、データ記憶デバイスから取り出されるべきデータ要素の、例えばアドレスなどのリファレンスを、オンザフライで発生させる。これは、既知のシフトレジスタの実施のようにＮ個のデータ記憶素子のすべてに上書きさせるのではなく、単一のデータ記憶素子、すなわちデータ要素が取り出されるデータ記憶素子のみに上書きを必要とする、という追加的な利点を有する。
【０００７】
有利なことに、電子装置は、電子装置のデータ記憶構成において、データ記憶素子の第１集合として動作可能なルックアップテーブル、を備える。
【０００８】
本発明は、ＬＵＴに基づいたＲＬＤにおける適用に対して、特に有用である。このような装置では、必要なハードウェアの量および装置の性能の両方が、装置の設計および使用において、ボトルネックとなるからである。したがって、本発明における必要な相互接続の量の減少およびシフトレジスタ実施のデータ通信量の削減は、このようなＲＬＤにおける性能の向上および設計努力の減少に貢献する。より重要なことに、ＲＬＤが非シフトレジスタ構成で動作する場合にデータ記憶素子間のデータパスを切断するための、例えばトランジスタなどの追加的なスイッチが不要であるため、ＲＬＤの面積オーバヘッドが減少する。
【０００９】
電子装置を、クロックサイクルの第１部分において、データ記憶素子にリード動作を実行し、クロックサイクルの第２部分において、データ記憶素子にライト動作を実行するように配置した場合、これは利点となる。
【００１０】
この機能は、データ記憶デバイスのランダムアクセスメモリ（ＲＡＭ）タイプのアーキテクチャとして実施可能であり、単一のクロックサイクルの間のリード／ライト衝突を防止する。これは、単一のアドレスデコーダを、データ記憶素子からの読出しと書込みの両方に用いることができるということを意味し、このことは、特に、通常は書込みと読出しに個別のデコーダを用いるＲＬＤの分野において、面積に関して大きな利点となる。この機能は、データ記憶デバイスのデータ入力を、データ記憶デバイスのメモリ素子に結合する、構成可能なスイッチによって実施することができる。この構成可能なスイッチは、クロックサイクルの第２部分の少なくとも一部分の間に導電状態となる。このスイッチが導電状態にある場合、すなわちライトサイクルの間にのみ、データをデータ記憶素子に記憶させることができる。
【００１１】
データ記憶デバイスが、少なくとも電子装置のデータ記憶モードの間に、データ記憶素子の第２集合、をさらに備えており、電子装置が、制御信号とデータ記憶デバイスの間に結合された、選択信号に応答してデータ記憶素子の第１および第２集合のうちの１つを選択するための制御回路、をさらに備える場合、これはさらなる利点となる。
【００１２】
このような配置は、制御回路がデータ記憶素子の適切な集合の選択を制御する、データ記憶素子の単一の集合のサイズよりも大きなサイズの、例えばＬＵＴなどのシフトレジスタの実施を可能にする。データ記憶素子の第２集合は、例えばマルチ出力ＬＵＴの場合のように、異なるアドレスデコーダまたはデータ記憶素子の第１集合のアドレスデコーダに応答させることができる。データ記憶素子の集合は、データ記憶デバイスにおいて、永続的に統合させる必要はなく、例えば、電子装置が再構成可能な装置であった場合、データ記憶素子の第２集合を、例えばメモリ構成またはシフトレジスタ構成などの、電子装置のデータ記憶構成において、データ記憶デバイスに加えてもよい。
【００１３】
データ記憶デバイスが、少なくとも電子装置のデータ記憶構成において、データ記憶素子の第３集合と、データ記憶素子の第４集合と、を備え、データ記憶素子の第３集合および第４集合が、さらなるアドレスデコーダに応答し、制御回路が、選択信号およびさらなる選択信号に応答して、データ記憶素子の第１、第２、第３および第４集合のうちの１つを選択するために、さらに配置されている場合、これはさらなる利点となる。制御回路の制御下に、例えばＬＵＴなどの、データ記憶素子の多数の集合を含むことにより、大きなサイズのシフトレジスタの構築が可能となり、これは、データのバッファリングまたはディレイングに大きなシフトレジスタを必要とする、例えばデジタル信号プロセッサ（ＤＳＰ）などの適用において特に有用となり得る。このようなアーキテクチャは、ビットパターンの最上位ビットによって構成することができる。
【００１４】
制御回路が、データ記憶デバイスのサイズを構成するための構成ネットワークをさらに備えている場合、これはさらなる利点となる。
【００１５】
このようなネットワークを含むことにより、例えばそのシフトレジスタとしての実施の間にデータ記憶デバイスに一時的に含まれたデータ記憶素子の集合の番号を、動的に選択することが可能になる。
【００１６】
本発明に係る電子装置およびその構成要素を、添付の図面を参照し、非限定の例によってより詳細に説明する。
【発明を実施するための最良の形態】
【００１７】
図１において、電子装置１００は、Ｎ個のデータ記憶素子１３０を記憶するためのデータ記憶デバイス１２０を含み、Ｎは少なくとも２の値の整数である。図１では、Ｎは１６であり、この特定の数は、単なる例示のみのために選択されている。データ記憶デバイス１２０は、データ記憶素子１３０の第１集合１２２を有する。データ記憶素子１３０の第１集合１２２は、制御入力１２６およびデータ入力１２４に結合される。データ記憶素子１３０の第１集合１２２は、例えば揮発性または不揮発性メモリ、またはルックアップテーブル（ＬＵＴ）などの専用のデータ記憶デバイスとしてもよく、この場合、電子装置１００は、ＲＬＤとしてもよい。図１において、アドレスデコーダ１４０と組み合わされたデータ記憶素子１３０の第１集合１２２は、４入力のＬＵＴを形成する。
【００１８】
電子装置１００は、また、データ記憶素子１３０の第１集合１２２に結合された出力１４２を有するアドレスデコーダ１４０を含み、例えば複数の出力１４２を通じて供給されるデータ記憶素子１３０のアドレスなどのビットパターンに基づいて、データ記憶素子１３０の第１集合１２２のうちの１つのデータ記憶素子１３０にアクセスする。各データ記憶素子１３０は、データ記憶素子１３０の選択ラインの役目を果たす出力１４２に結合される。アドレスデコーダ１４０の入力は、制御信号１２６または制御信号１２６に同期された他の制御信号に応答してビットパターンを生成するモジュロＮカウンタを備えるアドレス発生器１６０に結合される。制御信号１２６は、そのエッジの１つにアドレス発生器１６０が応答するような、クロック信号とすることができる。モジュロＮカウンタは、例えば個別のＬＵＴのような、個別のデータ記憶デバイスにおいて実施してもよい。
【００１９】
この配置は、データ記憶デバイス１２０におけるシフトレジスタ機能の実施に特に適している。アドレス発生器１６０のモジュロＮカウンタは、例えば制御信号１２６またはこれに同期する対応信号などの制御信号が発生するたびに、データ記憶デバイス１２０において次のデータ記憶素子１３０が選択されるようにする。これにより、Ｎ個のデータ記憶素子１３０すべてが、好ましくは周期的に、Ｎ回の制御サイクルの間に一度選択される。基本的に、アドレス発生器１６０は、データ記憶素子１３０へのポインタを発生させ、このポインタは、Ｎ個のデータ記憶素子１３０のそれぞれに一度ポイントされ、これにより、実際にデータ要素を１つのデータ記憶素子１３０から他へシフトさせることなく、Ｎステージのシフトレジスタを実施する。したがって、データがもはやシフトレジスタを通じて物理的にリップルされることがないので、データ記憶素子１３０は、相互接続されたデータパス、すなわちシフトレジスタ内で先に位置するデータ記憶素子１３０のデータ出力から、その後に位置するデータ記憶素子１３０のデータ入力への接続、を必要としなくなる。これは、データ通信の減少およびデータ統合性の増加という追加的な利点を有する。その理由は、シフトレジスタを通じたデータの物理的リップリングは、各データ記憶素子１３０に対して、リード動作がライト動作の前に起こるように注意する必要があることを意味するためである。本発明の実施は、この問題を、単一のデータ記憶素子１３０、すなわちアドレス発生器１６０により選択された素子へと減少させる。
【００２０】
また、モジュロＮカウンタは、プログラマブルにしてもよく、すなわちＮを動的に定義させてもよいことを強調する。これは、シフトレジスタの実際のサイズが、データ記憶デバイス１２０の合計容量よりも小さい実施を可能にする。
【００２１】
例えばＲＬＤ内のＬＵＴ実施などの、データ記憶素子１３０の第１集合１２２のマルチ機能実施の場合は、アドレスデコーダ１４０とアドレス発生器１６０の間の結合を構成可能にして、例えばデータ記憶素子１３０の第１集合１２２のメモリモードまたは組合せモードの間に、アドレス発生器１６０を切断またはバイパスし、アドレスデコーダ１４０の入力をアクセスしてもよい。あるいは、アドレス発生器１６０は、制御信号１２６またはこれに同期された対応信号がない場合、透過性にしてもよい。
【００２２】
ここで残りの図を、図１を逆に参照して説明する。一致する参照番号は、他の意味を明確に述べていない限り、同様の意味を持つ。図２において、データ記憶素子１３０の実施の例が示されている。データ記憶素子１３０は、相互接続されたインバータ１３３および１３４により形成されたメモリ素子を有する。メモリ素子の入力は、データ記憶素子１３０の第１集合１２２のデータ入力１２４の一部分に相互接続される。この一部分は、第１イネーブルスイッチ１３１と、第２イネーブルスイッチ１３２とを含む。第１イネーブルスイッチ１３１は、出力１４２を介したアドレスデコーダ１４０からの選択信号により制御される。第２イネーブルスイッチ１３２は、制御信号１２６により制御される。制御信号１２６は、クロック信号、反転クロック信号、または他の多相信号とすることができる。メモリ素子は、出力１４２からの選択信号に制御される第３イネーブルスイッチ１３７を含む出力を有する。他の実施も可能ではあるが、すべてのスイッチは、図２に示すように、好ましくはトランジスタとして実施される。
【００２３】
データ記憶素子１３０がアドレスデコーダ１４０によって選択、すなわち第１および第３イネーブルスイッチ１３１および１３７が出力１４２を介してイネーブルされた場合でも、制御信号１２６の第１フェーズの間は、第２イネーブルスイッチ１３２がディセーブルされ、インバータ１３３および１３４により形成されるメモリ素子の更新が禁止される。このメカニズムは、制御信号１２６の第１フェーズの間、メモリ素子に記憶されたデータが上書きされないようにする。したがって、制御信号１２６の第１フェーズは、データ記憶素子１３０からデータ要素を読み出すために用いられる。制御信号１２６の第２フェーズにおいて、第２イネーブルスイッチ１３２がイネーブルされ、メモリ素子を更新することができる。
【００２４】
図２に示されるデータ記憶素子１３０の実施は、単に非限定の例として示されることを強調する。データ記憶素子１３０の他の均等な実施も、本発明の範囲から逸脱することなく、同様に可能である。
【００２５】
本発明は、また、データ記憶素子のＫ集合においてＮ個のデータ要素を記憶することが可能な、データ記憶デバイスに適用することもできる。各集合は、Ｍ個のデータ記憶素子の容量を有し、すなわちＮ＝Ｋ＊Ｍであり、ここでＫおよびＭは両方とも、少なくとも２の値の整数である。これにより、データ記憶素子のいくつかの集合を備える、より大きなシフトレジスタを構築することができる。図３は、このような方法でシフトレジスタを実施することが可能な電子装置１００の実施を示している。
【００２６】
電子装置１００のデータ記憶デバイス１２０は、データ記憶素子１３０の第１集合１２２と第２集合２２２とを有し、両方の集合１２２および２２２が、アドレスデコーダ１４０によりアクセス可能である。データ記憶デバイス１２０は、専用の多列メモリデバイス、または例えばマルチ出力ＬＵＴなどの多列、多目的デバイスとすることができる。適切な集合、すなわち第１集合１２２または第２集合２２２のうちの、適切なデータ記憶素子１３０の選択は、デマルチプレクサ機能を実施する制御回路１８０によって制御される。デマルチプレクサ機能は、デマルチプレクサ２１０によって象徴的に示され、制御信号１２６に結合された入力と、データ記憶素子１３０の第１集合１２２および第２集合２２２に結合された出力とを有する。デマルチプレクサ２１０、または均等な制御回路は、例えばアドレス発生器１６０の出力からの最上位ビットなどの、選択信号１６５に応答する。同様の制御アーキテクチャを用いて、不図示のグローバルデータ入力１２４を、第１集合１２２および第２集合２２２に多重分離できることが、明白であろう。あるいは、データ記憶素子１３０の第１集合１２２または第２集合２２２のそれぞれが、個別のデータ入力を有する場合、図６ａおよび図６ｂの教示と同様に、マルチプレクサの集合を使用して、入力をデータ記憶素子の適切な集合へとルートすることもできる。マルチプレクサ２５０を、データ記憶素子１３０の第１集合１２２および第２集合２２２のデータ出力に追加して、シフトレジスタ機能の実施の間に、マルチ出力のデータ記憶デバイスを、単一出力のデータ記憶デバイスに変えることも、有益であろう。マルチプレクサ２５０は、例えば最上位ビットなどの選択信号１６５により制御可能である。例えばＬＵＴの組合せモードにおけるロジック機能の実施などの他の機能が、シフトレジスタの実施よりも必要とされる場合に、データ記憶デバイス１２０をマルチ出力モードにおいて動作させるために、データ記憶素子１３０の第１集合１２２は、マルチプレクサ２５０を迂回するバイパス経路２５１を有していてもよく、データ記憶素子１３０の第２集合２２２は、マルチプレクサ２５０を迂回するバイパス経路２５２を有していてもよい。明らかなことに、マルチプレクサ２５０を、このモードにおいて固定の選択信号に結合できる場合は、バイパス経路のうちの１つは省略してもよい。
【００２７】
図４を、図３を逆に参照して説明する。一致する参照番号は、他の意味を明確に述べていない限り、同様の意味を有する。図４は、図３に示されたデータ記憶デバイス１２０の代わりの実施を示している。データ記憶素子１３０の第１集合１２２は、ここでも、アドレスデコーダにより、マルチプレクサ２５０を迂回してアクセス可能である。データ記憶素子１３０の第２集合２２２は、さらなるアドレスデコーダ２４０によりアクセス可能である。データ記憶デバイス１２０のシフトレジスタ実施モードにおいては、さらなるアドレスデコーダ２４０は、アドレス発生器１６０、あるいは、アドレス発生器１６０とロックステップモードにおいて、すなわち同期して動作する、他のアドレス発生器に結合される。基本的に、図４における電子装置１００は、例えば別のＦＰＧＡセルからの独立ＬＵＴなどの独立したデータ記憶素子の集合を、単一のデータ記憶デバイス１２０に結合して、シフトレジスタを実施する。
【００２８】
図５を、図４を逆に参照して説明する。一致する参照番号は、他の意味を明確に述べていない限り、同様の意味を有する。図５においては、図３および図４に示される概念が組み合わされている。電子装置１００は、データ記憶素子１３０の第１集合１２２と、第２集合２２２と、第３集合３２２と、第４集合４２２とを有するデータ記憶デバイス１２０を含む。データ記憶素子１３０の第１集合１２２および第２集合２２２は、アドレスデコーダ１４０によりアクセス可能であり、データ記憶素子１３０の第３集合３２２および第４集合４２２は、さらなるアドレスデコーダ２４０によりアクセス可能である。アドレスデコーダ１４０および２４０の両方が、データ記憶デバイス１２０のシフトレジスタ実施モードにおいて、アドレス発生器１６０または同期されたアドレス発生器の組合せに結合される。データ記憶デバイス１２０は、制御回路の適切な構成の結果として、シフトレジスタ実施モードの間にのみ、データ記憶素子１３０の第１集合１２２と、第２集合２２２と、第３集合３２２と、第４集合４２２とを備えることができることを、強調する。これは、後により詳細に説明する。
【００２９】
制御回路１８０は、ここで典型的に、デマルチプレクサ２１０、２２０および３１０で象徴的に示された単一入力／４出力のデマルチプレクサ機能を実施する。デマルチプレクサは、アドレス発生器１６０によって生成された例えば２つの最上位ビットなどの、選択信号１６５およびさらなる選択信号１６４によって制御することができる。ここでは制御信号１２６のために示されているが、同様の制御回路を、さまざまなデータ信号１２４のために実施できることが理解されるであろう。データ記憶デバイス１２０の出力側において、マルチプレクサ２５０、２６０および３２０で象徴的に表わされたマルチプレクサ機能を実施する追加の制御回路を用いて、データ記憶デバイス１２０を、そのシフトレジスタの実施または電子装置１００の他のデータ記憶モードの間に、単一の出力モードに構成することができる。バイパス経路２５１、２５２、２６１および２６２を設けて、データ記憶素子１３０の第１集合１２２、第２集合２２２、第３集合３２２および第４集合４２２のマルチ出力構成を可能にしてもよい。
【００３０】
図５は、例えば２つの２出力ＬＵＴなどの、２つの２出力のデータ記憶デバイスを、単一のデータ記憶デバイス１２０に組合せて、シフトレジスタを実施した場合を示している。当業者には、例えばいくつかの単一出力のデータ記憶デバイス、いくつかのマルチ出力デバイスまたはこれら２つの組合せなどの他の組合せを、本発明の範囲から逸脱することなく作製できることが、明白であろう。
【００３１】
図６ａは、制御回路１８０の第１部分の好適な実施形態を示している。この特定の例では、図５に示したデータ記憶デバイス１２０のための構成ネットワークが提供される。制御回路１８０は、構成信号Ｍ１〜Ｍ４、ならびに外部選択信号Ｓ１およびＳ２と内部選択信号Ｓ３〜Ｓ６に応答する。選択信号Ｓ１およびＳ２は、図５に示される選択信号１６４および１６５に対応する。本実施形態においては、制御回路１８０は、二重の目的を有する。第１に、制御回路１８０は、データ記憶デバイス１２０の動作モードを、構成信号Ｍ１〜Ｍ４に応答して構成するように配置され、第２に、制御回路１８０は、データ記憶素子１３０の適切な集合、すなわちデータ記憶素子１３０の第１集合１２２、第２集合２２２、第３集合３２２および第４集合４２２のうちの１つを、選択信号Ｓ１〜Ｓ６に応答して選択するように配置されている。
【００３２】
マルチプレクサ６０２、６０４、６０８、６１０、６１２および６１４は、制御信号１２６を、データ記憶デバイス１２０の、例えばシフトレジスタ実施などのメモリモードにあるデータ記憶素子の適切な集合に伝播するように配置されている。この目的のために、これらは、その入力端子０、すなわちロジック‘０’がマルチプレクサの制御端子にドライブされた場合に選択される入力端子が、この制御信号の信号パスに結合されている。入力端子１、すなわちロジック‘１’がマルチプレクサの制御端子にドライブされた場合に選択される入力端子は、ロジック‘０’を供給する、例えばプルダウントランジスタなどの固定ロジック値ソースに結合されている。ロジック‘０’の信号は、例えばＬＵＴの組合せモードにおけるロジック機能の実施など、データ記憶素子１３０の集合１２２，２２２，３２２，４２２をリードオンリーモードのみで動作させる場合に、選択することができる。
【００３３】
データ記憶素子１３０の第１集合１２２および第２集合２２２と、データ記憶素子１３の第３集合３２２および第４集合４２２とによりそれぞれ形成される、例えば２出力ＬＵＴなどのサブデバイスを構成する、構成ビットＭ１およびＭ２は、これらのサブデバイスを、同期モードすなわち制御信号１２６に応答するモードにおいて動作させるかどうかを定義する。この好適な実施では、Ｍ１またはＭ２の値‘１’は、対応するサブデバイスをリードオンリーモードで構成することを意味する。これらの構成ビットのうちの１つが、値‘０’を有する場合は、対応するサブデバイスを、メモリモードで動作させ、次に、データ記憶デバイス１２０は、サブデバイスの１つを含む。構成ビットＭ１およびＭ２の両方が‘０’の値を有する場合、両方がメモリモードで動作するように構成され、データ記憶デバイス１２０は、サブデバイス１２２／２２２および３２２／４２２の両方を含む。選択ビットＳ１およびＳ２は、データ記憶素子１３０の適切な集合を選択する。両方のサブデバイスが、データ記憶デバイス１２０に含まれる場合、Ｓ１およびＳ２は、アドレス発生器１６０により生成される２つの最上位ビットを表わす。サブデバイスのうち１つのみが、データ記憶デバイス１２０に含まれる場合は、Ｓ１はＳ２に等しく設定される。あるいは、Ｓ２は、固定値に結合させることができ、固定値は、プログラマブルにしてもよい。
【００３４】
ＡＮＤゲート６２０は、Ｍ１およびＭ２に結合された入力を有する。その出力は、ＯＲゲート６２２および６２４の入力に結合され、それらの他の入力は、Ｓ２およびその逆すなわちＳ２の否定にそれぞれ接続される。Ｓ２の否定は、Ｓ２！と標示されている。ＯＲゲート６２２および６２４の出力は、選択信号Ｓ５およびＳ６を、マルチプレクサ６０２および６０４の制御端子にそれぞれ供給するように配置されている。この配列は、Ｍ１およびＭ２が両方ともロジック‘１’である場合に、両方のマルチプレクサ６０２および６０４から、固定ロジック‘０’を出力させるようにする。加えて、Ｍ１およびＭ２のうち少なくとも１つがロジック‘０’である場合に、Ｓ２の適切な値に対応するサブデバイスのみが、制御信号１２６を受け取れるようにする。例えば、Ｍ１＝０、Ｍ２＝０、およびＳ２＝１の場合、選択信号Ｓ５は‘１’となり、選択信号Ｓ６は‘０’となる。
【００３５】
マルチプレクサ６０６および６１６は、その入力が、構成ビットＭ３およびＭ４の制御下において、Ｓ１およびＳ２に接続されている。これらのマルチプレクサを用いて、サブデバイスを、単体または独立デバイスのどちらで動作するかを構成することができる。単体の場合は、両方のマルチプレクサがＳ１に接続され、独立デバイスの場合は、マルチプレクサ６０６はＳ１に接続され、かつ、マルチプレクサ６１６はＳ２に接続され、またはその逆となる。独立デバイスの場合は、独立デバイスを、独立制御信号に応答させるようにすると有利である。マルチプレクサ６０６の出力信号および出力信号の否定は、ＯＲゲート６２６および６２８にそれぞれ供給される。出力信号の否定は、インバータ６２４により実施される。ＯＲゲート６２６および６２８は、他の入力がＭ１に接続されている。ＯＲゲート６２６は選択信号Ｓ３をマルチプレクサ６０８の制御端子に供給し、ＯＲゲート６２８は、出力信号をマルチプレクサ６１０の制御端子に供給する。したがって、Ｍ１が値‘１’を有している場合、データ記憶素子１３０の両方の集合１２２，２２２が、リードオンリーモードになり、Ｍ１が値‘０’を有している場合、Ｓ１またはＳ２の値が、データ記憶素子１３０のどの集合をメモリモードに切り換えるかを決定する。選択信号Ｓ４を発生させるＯＲゲート６３０、およびＯＲゲート６３２が、データ記憶素子１３０の集合３２２，４２２に対する類似の制御メカニズムを、入力Ｍ２およびＳ１またはＳ２ならびにインバータ６４４により実施されるこれらの否定の影響下において、マルチプレクサ６１２，６１４を介して実施することが理解されるであろう。
【００３６】
当業者には、単なる例としてのみ示されてきた図６ａに示される制御回路の数多くの変形を作製できることが、明白であろう。ロジックゲートの異なる組合せを用いた代わりの実施形態も、同等に受け入れ可能である。電子装置１００が、制御回路１８０により提供される柔軟性のレベルを必要としない場合は、より複雑でない制御回路を用いてもよい。あるいは、電子装置１００が、制御回路１８０により提供される柔軟性のレベルよりも高い柔軟性を必要とする場合、より複雑な制御回路を用いてもよい。また、当業者には、図３および図４のデータ記憶デバイスの制御回路１８０は、図６ａに示された制御回路１８０から余分な制御素子を取り除くことによって、容易に得られることが明白であろう。
【００３７】
図６ｂは、制御回路１８０のデータパス制御部分の好適な実施形態を示しており、これは、適切なデータ信号１２４Ａ〜Ｄを、データ記憶素子１３０の第１集合１１２、第２集合２２２、第３集合３２２および第４集合４２２に供給する。制御回路１８０のデータパス制御部分は、図６ａからの選択信号Ｓ３〜Ｓ６の制御下において、マルチプレクサ６９０、６９２、６９４および６９６によって実施される。制御回路１８０のデータパス制御部分は、サブデバイス１２２／２２２および３２２／４２２への入力、すなわち単一入力または２つの独立入力の適切な数を選択するように配置されている。例えば、サブデバイス１２２／２２２が２つの異なる入力を必要とする場合、Ｓ３，Ｓ５を適当な値に設定して、データ記憶素子１３０の第１集合１２２が、データ入力１２４Ａまたは１２４Ｃのいずれかに結合され、データ記憶素子１３０の第２集合２２２が、データ入力１２４Ｂに結合されるようにする。再び、当業者には、電子装置１００において必要とされる柔軟性に応じて、制御回路１８０のデータパス制御部分を、本発明の範囲から逸脱することなく、適宜に修正できることが明白であろう。
【００３８】
上述の実施形態は、本発明の限定でなく例示であること、また、当業者は、添付の特許請求の範囲から逸脱することなく、多くの代わりの実施形態を設計できることに留意されたい。特許請求の範囲では、括弧内に記される参照符号は、特許請求の範囲を限定するものとして解釈されるべきではない。「備える」という語は、請求項に列記されたもの以外の要素またはステップの存在を除外しない。要素の前に付く「１つの」という語は、このような要素の複数の存在を除外しない。本発明は、いくつかの別個の要素を備えるハードウェアによって実施することができる。いくつかの手段を列挙する装置請求項においては、これらの手段のいくつかは、ハードウェアの１つの同一アイテムにより実施することができる。特定の方法を、互いに異なる従属請求項において述べている、という単なる事実は、これらの方法を組合せて有利に使用することができない、ということを示すものではない。
【図面の簡単な説明】
【００３９】
【図１】図１は、本発明の電子装置の実施形態を示している。
【図２】図２は、好適なデータ記憶素子を示している。
【図３】図３は、本発明の電子装置の他の実施形態を示している。
【図４】図４は、本発明の電子装置のさらに他の実施形態を示している。
【図５】図５は、本発明の電子装置のさらなる実施形態を示している。
【図６ａ】図６ａは、本発明の制御回路の実施形態を示している。
【図６ｂ】図６ｂは、本発明のデータルーティングネットワークの実施形態を示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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