(57)【要約】【課題】基板の単結晶半導体層内に集積回路の埋め込み相互接続を形成するための構造および方法を提供すること。【解決手段】埋め込み相互接続は、堆積された導体から形成され、単結晶半導体層内に形成された電子デバイスの単結晶領域と接触する１つまたは複数の垂直側壁を備える。
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【特許請求の範囲】
【請求項１】
基板の単結晶半導体層内に形成された埋め込み相互接続であって、前記埋め込み相互接続が、堆積された導体から形成されており、前記単結晶半導体層内に形成された電子デバイスの単結晶領域と接触する１つまたは複数の垂直側壁を有する、相互接続を備える集積回路。
【請求項２】
複数の電子デバイスが、その単結晶領域で前記１つまたは複数の垂直側壁を介して前記埋め込み相互接続によって接続される、請求項１に記載の集積回路。
【請求項３】
前記埋め込み相互接続が、前記単結晶領域に接触する前記垂直側壁以外の側の分離領域に接触する少なくとも１つの側壁を備える、請求項１に記載の集積回路。
【請求項４】
前記埋め込み相互接続によって接続された前記単結晶領域が、少なくとも１つの前記電子デバイスの少なくとも１つの拡散領域を備える、請求項１に記載の集積回路。
【請求項５】
前記電子デバイスのソース／ドレイン領域が、前記拡散領域に形成される、請求項４に記載の集積回路。
【請求項６】
前記埋め込み相互接続によって接続された前記単結晶領域が、前記電子デバイスの少なくとも１つの本体を備える、請求項１に記載の集積回路。
【請求項７】
前記基板の上に形成された少なくとも１つの導線が、前記埋め込み相互接続に導通可能に結合される、請求項１に記載の集積回路。
【請求項８】
前記少なくとも１つの導線が、前記埋め込み相互接続に導通可能に結合される、請求項７に記載の集積回路。
【請求項９】
前記導線が前記埋め込み相互接続の上面に接触する、請求項８に記載の集積回路。
【請求項１０】
前記埋め込み相互接続が、トレンチ分離領域に当接する側壁を備える、請求項１に記載の集積回路。
【請求項１１】
前記堆積された導体がドープ・ポリシリコンを含む、請求項１に記載の集積回路。
【請求項１２】
前記堆積された導体が金属を含む、請求項１に記載の集積回路。
【請求項１３】
前記堆積された導体が金属シリサイドを含む、請求項１に記載の集積回路。
【請求項１４】
前記堆積された導体の前に前記トレンチ内に形成されたライナをさらに備える、請求項１１、１２または１３のいずれか一項に記載の集積回路。
【請求項１５】
前記単結晶領域が、埋め込み酸化物層によって前記基板から分離される、請求項１に記載の集積回路。
【請求項１６】
基板内にトレンチ分離領域を形成するステップと、
前記分離領域に当接する前記基板の単結晶領域内に、前記単結晶領域から分離された底部および前記トレンチ分離領域に当接する側壁を備えるトレンチを形成するステップと、
前記トレンチの少なくとも１つの側壁で前記単結晶領域に接触する導体を堆積させるステップと、
上方から前記堆積された導体に到るコンタクトを形成するステップとを含む、請求項１ないし１５のいずれか一項に記載の埋め込み相互接続を形成する方法。
【請求項１７】
前記堆積された導体に対する前記コンタクトが、前記堆積された導体上に堆積された分離層内にエッチング形成された開口を介して作られる、請求項１６に記載の方法。
【請求項１８】
前記基板の上に第１導線を堆積させるステップをさらに含み、前記堆積された導体に対する前記コンタクトが、前記導線を前記堆積された導体に導通可能に結合させる、請求項１６に記載の方法。
【請求項１９】
前記第１導線に接触する第２導線を堆積させるステップをさらに含み、前記堆積された導体に対する前記コンタクトが、前記第１導線および前記第２導線を前記堆積された導体に導通可能に結合させる、請求項１８に記載の方法。
【請求項２０】
前記トレンチの前記底部が、堆積された酸化物によって分離される、請求項１６に記載の方法。
【請求項２１】
前記導体を堆積させる前に前記トレンチ内にライナを堆積させるステップをさらに含む、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体処理の前工程（ＦＥＯＬ）に関し、より詳細には、トランジスタ・レベルで形成される局所的埋め込み相互接続に関する。
【背景技術】
【０００２】
マイクロエレクトロニクス産業では、高密度、高速だが、それにも拘わらず小型化された微小回路、特に、メモリ・セルおよびサポート回路用のものが引き続き必要とされている。最大の密度、速度、および所望の寸法を実現するために様々な解決策が実施されてきた。
【０００３】
シリコン・オン・インシュータ（ＳＯＩ）などの半導体処理において以前に具体化された技法が、高速集積回路への要求を満たす助けとしてより広く使用されている。ＳＯＩ技法では、半導体材料、通常はシリコン（Ｓｉ）の比較的薄い層を、一般的に埋め込み酸化物（ＢＯＸ）と称する絶縁材料の層の上に載せる。この半導体材料の比較的薄い層は、一般的に、ＳＯＩデバイス中に能動素子が形成される領域である。
【０００４】
集積回路は、組み合わさったプロセスで半導体基板上に製作される、抵抗、トランジスタ、ダイオード、コンデンサなどの数多くの電子半導体デバイスでもって製造されている。基板とは、半導体デバイスの能動部分すなわち動作部分を備える、１つまたは複数の半導体層または構造のことを言う。集積回路製造の重要な一態様は、その内部で相互接続構造を介して能動デバイスを電気的に相互接続することである。
【０００５】
この相互接続構造は、一般的に、電気接触している半導体デバイス間に形成される導電材料の領域を含む。この相互接続は、半導体デバイス間に電流を供給する通路として働く。特殊なタイプの相互接続構造が当業者に知られており、いくつか例を挙げると、Ｍ０、Ｍ１相互接続レベルの局所的相互接続、埋め込みコンタクト、ビア、スタッド、表面ストラップ、および埋め込みストラップが含まれ得る。しばしばダイオードも、半導体デバイス間の相互接続として働くことがある。ダイオードは、相異なるキャリアタイプの活性領域を接合することによって半導体基板内に形成することができる。
【０００６】
相互接続構造として頻繁に使用されるタイプの１つは、埋め込みコンタクトである。この埋め込みコンタクトは、相互接続構造と活性領域の間の直接接触を行い、それによって金属リンクの必要性をなくすポリシリコンの領域でよい。埋め込みコンタクトを形成する際、相互接続構造を電気接続させるべき相手の活性領域の上の薄いゲート酸化物内にウインドウを開ける。その後、ポリシリコンをこの開口内では活性領域に直接接触して堆積するが、ゲート酸化物および半導体基板の他部分ではフィールド酸化物によって下地のシリコンから分離する。ポリシリコン内に存在するドーパントが活性領域内に拡散することによって、ポリシリコンと活性領域との界面にオーミック・コンタクトが形成される。活性領域内部にドーパントが拡散することによって、事実上、ポリシリコンは活性領域と融合する。次いで、絶縁被膜の層を堆積させて埋め込みコンタクトを覆う。埋め込みコンタクトは、金属層が活性領域の上を通り、それによって埋め込みコンタクトへの電気接続を行わずに埋め込みコンタクトを形成できるのでそのように名付けられている。
【０００７】
場合によっては、関係する回路の密度増大を可能にするために金属相互接続の複数の層を互いに積層する。一般的に、連続した各金属層は、素子密度が次々に低下していく。このような密度の階層は、追加の各相互接続層ごとにマスク・オーバーレイ誤差が蓄積されていくからである。たとえば、活性区域（ＡＡ）と第２金属層（Ｍ２）の間にコンタクトが必要な場合、ＡＡと第１金属層（Ｍ１）の間にビアを作成し、次いで第２ビアを作成してＭ１とＭ２を相互接続させなければならない。ＡＡ−Ｍ２コンタクトの全オーバーレイ許容範囲はＡＡ−Ｍ１コンタクトとＭ１−Ｍ２コンタクトのオーバーレイ許容範囲の和である。したがって、相互接続の層を追加することによって回路密度を増大させる能力が制限される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
多くの場合、寸法、スピード、および密度の要件を満たしながら充分な製造公差をもたらすことは挑戦的な課題である。製造公差を実行可能なレベルに保ちながら回路密度を増大させることを可能にする新規な構造が必要とされている。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、基板の単結晶半導体層内に集積回路の埋め込み相互接続を形成するための構造および方法が提供される。この埋め込み相互接続は、堆積された導体で形成され、単結晶半導体層内で形成された電子デバイスの単結晶領域と接触する２つ以上の垂直側壁を備える。
【００１０】
本発明の別の態様によれば、基板内にトレンチ分離領域を形成するステップと、この分離領域に当接する基板の単結晶領域内に、底面が単結晶領域から分離され側壁がトレンチ分離領域に当接するトレンチを形成するステップと、次いでこのトレンチの少なくとも１つの側壁上で単結晶領域と接触する導体をこのトレンチ内に堆積させるステップと、上記で堆積させた導体にコンタクトを形成するステップとを含む、埋め込み相互接続を形成する方法が提供される。
【発明を実施するための最良の形態】
【００１１】
図１に、本発明のシリコン・オン・インシュレータ（ＳＯＩ）の実施形態による埋め込み相互接続を示す。図１に示すように、サポート基板１６を覆っている埋め込み酸化物層（ＢＯＸ１４）を含むＳＯＩ基板の単結晶半導体層（ＳＯＩ層１２）内に、埋め込み相互接続１０が形成される。埋め込み相互接続１０は、一般的に、垂直に向いた（以後「垂直な」と呼ぶ）側壁１８を備え、この側壁は、たとえば、ＳＯＩ層１２内に形成されたトランジスタ、ダイオード、コンデンサ、または抵抗であり得る電子デバイス２０の単結晶領域１２と接触している。
【００１２】
電子デバイス２０が絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）である場合は、埋め込み相互接続１０の垂直な側壁１８は、ＳＯＩ層１２内に形成された電子デバイスのボディまたは拡散領域（すなわち、ソース／ドレイン拡散領域）に直接接触することができる。電子デバイス２０が、ダイオードすなわち空乏コンデンサ（depletion capacitor）のときは、埋め込み相互接続１０の垂直な側壁１８は、このようなデバイスの拡散領域に接触することができる。
【００１３】
埋め込み相互接続１０は、一般的に基板１６に平行な方向に延びる（図１の紙面に垂直方向に延びる）ように構築される。このようにして、埋め込み相互接続１０は、基板の他の単結晶領域１２の隣まで移動し、そこで、相互接続は、垂直な側壁１８またはそれ自体分離されていない他の側壁によって、他の電子デバイスの１つあるいは複数の単結晶領域１２と接触することができる。埋め込み相互接続１０の長さの少なくとも一部分だけ紙面に垂直な方向に延びる分離領域２８（たとえば、トレンチ分離）が、埋め込み相互接続１０を側壁３０に沿って接触を行いたい場所を除き他の電子デバイスから分離する。他の電子デバイスとの接触を行いたいところでは、分離領域２８がない側壁３０の部分に沿って接触を行うことができる。
【００１４】
埋め込み相互接続１０は、ポリシリコン、金属シリサイド（たとえば、ＷＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ）、ポリシリコンを堆積させ、その後に金属を堆積させ自己整合シリサイド化させたもの、さらには、好ましくはタングステン（Ｗ）、または他の高融点金属、すなわちチタン（Ｔｉ）、ニオビウム（Ｎｂ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、もしくはそれらの層でもよい堆積された金属など、堆積された導体などから形成される。堆積された導体金属の窒化物、あるいは類似の金属の窒化物、すなわち、窒化タングステンまたは窒化チタンまたは窒化タンタルシリコン（ＴａＳｉＮ）を含むライナ３２で、埋め込み相互接続をライニングすることができる。あるいは、特に、堆積された導体がポリシリコンのときは、以下により完全に説明するように、窒化ケイ素の非常に薄い（たとえば、７Å以下）層を使用することもできる。
【００１５】
埋め込み相互接続１０は、好ましくは、基板の上に形成された導線２２に導電結合することが好ましい。この導線２２は、たとえば、ＭＯＳデバイス２４（すなわち「ＭＯＳ」すなわち絶縁ゲート、電界効果トランジスタ、またはＭＯＳコンデンサ）のゲート導体すなわち「ポリ導体」を形成することができるポリシリコン導体である。この導線２２は、ＳＯＩ層１２の上に形成されたゲート誘電体２６を覆う。ゲート導体として、ＭＯＳデバイスたとえばＭＯＳＦＥＴ２４を別の電子デバイス、たとえば別のＭＯＳＦＥＴのソース／ドレイン領域２０に連結しているポリ導体２２を図１に示す。ＭＯＳＦＥＴは、多数のラッチ、フリップ・フロップ、ドライバ、さらには、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）におけるように交差結合型ＣＭＯＳＦＥＴ対が使用されるような形で連結することができる。
【００１６】
あるいは、ポリ導体２２をパターン形成して、単に埋め込み相互接続１０に対するインターフェースとして、ＳＴＩ２８および酸化物４６の上だけに延ばすことができる。別の代替形態として、ポリ導体２２をＭＯＳＦＥＴデバイス２０のゲート誘電体の上に延ばすこともでき、その本体に埋め込み相互接続１０が側壁１８によって導電接触する。このような場合、ＭＯＳＦＥＴ２０の本体は、ゲート導体２２と同じ電圧に結合されるはずである。このようなゲートと本体の相互接続によって、ＭＯＳＦＥＴ２０が、ゲート導体電圧が増大するにつれて閾値電圧が減少する、可変閾値電圧デバイスとして働くことが可能になる。
【００１７】
図２は、本発明に従って形成された埋め込み相互接続を有する例示的な半導体デバイス層の配置を示す上面図である。このような配置では、区域１１０および２１０が埋め込み相互接続を表し、区域１２０および２２０は基板の活性区域を表す。図示した例では、ｎチャネルＩＧＦＥＴ（ＮＦＥＴ）を活性区域１２０内に、ｐチャネルＩＧＦＥＴ（ＰＦＥＴ）を活性区域２２０内に形成することが好ましい。ポリ導体１２２、２２２、３２２が、その内部のＮＦＥＴおよびＰＦＥＴのゲート導体として、活性区域１２０および２２０の部分と交差しているところを示す。第１埋め込み相互接続１１０は、単結晶領域（活性区域１２０）内のＮＦＥＴのソース／ドレイン領域に接触している１つあるいは複数の側壁１１８、１１９を備える。埋め込み相互接続１１０は、単結晶領域（活性区域２２０）内の別のデバイス、ＰＦＥＴ、のソース／ドレイン領域に接触している側壁２１８、２１９も備える。したがって、単一の埋め込み相互接続が、複数の電子デバイス（たとえば、ＮＦＥＴやＰＦＥＴ）の１つあるいは複数の単結晶領域と接触している１つあるいは複数の側壁を備えることが理解されるであろう。埋め込みコンタクト１４８を、ポリ導体２２２と埋め込み相互接続１１０との間に形成してポリ導体２２２に対する導電性相互接続を確立する。
【００１８】
同様に、第２埋め込み相互接続２１０は、単結晶領域（活性区域１２０）内の電子デバイス、ＮＦＥＴのソース／ドレイン領域に接触している１つあるいは複数の側壁３１８、３１９を備える。埋め込み相互接続２１０は、単結晶領域（活性区域２２０）内の別の電子デバイスＰＦＥＴ、のソース／ドレイン領域に接触している１つあるいは複数の側壁４１８、４１９も備える。埋め込みコンタクト２４８を、ポリ導体１２２と埋め込み相互接続２１０との間に形成してポリ導体１２２に対する導電性相互接続を確立する。
【００１９】
図３ないし図８に、図１に示したようなＳＯＩ法の実施形態における埋め込み相互接続１０の製作のステップを示す。図３に示すように、サポート基板１６を覆う埋め込み酸化物層（ＢＯＸ１４）を含む基板のＳＯＩ層１２内にシャロー・トレンチ分離領域（ＳＴＩ２８）を形成する。ＳＴＩ２８を、ＳＯＩ層１２内に形成される電子デバイスをそれぞれの側で分離するためにＢＯＸ層１４まで延ばす。ＳＴＩ２８以外の場所のＳＯＩ層１２を、パッド窒化物３４で覆う。
【００２０】
次に、図４に示すように、フォトレジストを堆積しパターン形成してマスク３６を形成し、好ましくは方向性のある反応性イオン・エッチング（ＲＩＥ）を使用して、少なくとも１方の側でＳＴＩ２８に当接し少なくとも他方の側でＳＯＩ層１２に当接する開口３５をエッチングによって形成する。このエッチングは、時間制御することができ、あるいは好ましくはサポート基板１６に到達したとき停止させる。次いで、マスク３６を除去する。ＳＯＩ層１２の露出した側壁１３は、時間制御された側壁酸化および直後の酸化物の除去による場合と同様に、単結晶ＳＯＩ層への表面損傷を取り除くために、この時点で不動態化してもよい。
【００２１】
次いで、図５に示すように、好ましくは高密度プラズマ堆積によって、酸化物を堆積させて、トレンチの底部に分離層３８を、表面に酸化物４０を形成する。開口３５の側壁１３に付着した酸化物は、上述の任意選択の不動態化プロセスから得られるどんな酸化物も含めて、この時点で（たとえば、等方性エッチングによって）除去する。次いで、図６に示すように、好ましくはライナ３２を堆積することによって開口をまずライニングした後で、導体４４を堆積させて開口３５を充填する。ポリシリコン、タングステン（Ｗ）、ニオブ（Ｎｂ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）を含む金属、ならびにそれらの金属のケイ化物および窒化物、またはそれらの組合せのうちの様々な材料を、導体４４として堆積させることができる。タングステンなどの高融点金属を堆積させることによって導体４４を形成するとき、窒化タングステンや窒化チタンなどの接着を促進させる材料を堆積させることによってライナ３２を形成することが好ましい。
【００２２】
ポリシリコンを堆積させて導体４４を形成するとき、堆積時に高濃度にドープすることが好ましいが、代わりに堆積に続いてその場ドーピングをすることもできる。導体４４をポリシリコンで形成するとき、接着のためにライナ３２が必要でないこともある。しかし、別の理由から、導電材料か、さらに非常に薄い窒化ケイ素層のどちらかのバリアで開口３５をライニングすることが、依然として好ましいことがある。非常に薄い、たとえば７Å以下の、窒化ケイ素層は、この非常に薄い層を通る量子トンネリングのため導電性であることが知られている。このようなバリア層は、ドーパントがポリシリコンから隣のＳＯＩ区域１２内部に拡散するのを遅らせ、もしくは導体４４とＳＯＩ区域１２の界面でのポリシリコンの再結晶化を阻止し、あるいはその両方の働きをするはずである。再結晶化は避けるべきである。というのは、それは、潜在的にＳＯＩ区域１２内に結晶欠陥を生じさせる可能性があり、その結果、最終的にそこに形成される電子デバイスの性能を劣化させるからである。
【００２３】
導体４４を堆積させた後で、基板を、窒化物に対して選択的な化学的機械研磨（ＣＭＰ）などの方法によってパッド窒化物３４の高さまで平坦化して、基板の上面から堆積された導体および堆積された酸化物を除去し、その結果、図６に示す構造が得られる。次いで、導体４４およびライナ３２を、好ましくは、酸化物および窒化物に対して選択的な反応性イオン・エッチングなどの方向性エッチングによって陥凹させ、その結果、図７に示す構造が得られる。
【００２４】
次いで、図８に示すように、導体４４の上に上面酸化物層４６を形成する。これは、高密度プラズマ法による酸化物堆積ステップ、次に（窒化物に対して選択的なＣＭＰなどによる）酸化物４６をパッド窒化物３４の高さまで平坦化するステップ、および、次にＳＯＩ区域１２から残ったパッド窒化物３４を除去するステップによって形成することが好ましい。
【００２５】
次いで、図１に示す完成した構造を再度参照すると、ポリ導体２２から埋め込みコンタクト４８を形成するために、さらに処理を施す。ポリ導体２２は、ＳＯＩ区域１２内にある１つあるいは複数の電子デバイスのゲート導体であってもよいが、必ずしもそうである必要はない。このプロセスは、デバイス２４および任意選択でデバイス２０に任意の必要なイオン注入を実施し、酸化または堆積によってゲート誘電体２６を形成した後で、実施することが好ましい。次いで、フォトレジストを堆積しパターン形成して堆積された上面酸化物４６内にコンタクト開口をエッチングによって形成するためのウインドウを画定する。次いで、フォトレジストをはがし、高濃度にドープされたポリシリコンを堆積しパターン形成して、図示したポリ導体２２および埋め込みコンタクト４８を形成する。
【００２６】
図９、１０に埋め込み相互接続１０を完成させる代替プロセスの段階を示す。図１０に、ポリ導体２２と接触している第２導体５２から埋め込み相互接続１０に到る埋め込みコンタクト５０を作製する代替プロセスからもたらされる完成した構造を示す。図１０に示す構造は、埋め込み相互接続１０がＳＯＩ層１２内に形成された電子デバイス２０Ａの本体に接触している側壁１８を備える点でも図１の構造とは異なっている。というのは、ＳＯＩ層１２が、接触しているところでは、ゲート誘電体２６およびポリ導体２２の下にあり、そこではゲート導体として使用されるからである。埋め込み相互接続１０による電子デバイス２０Ａの本体への接触は、単に可能な一実施形態にすぎず、ポリ導体２２に接触している第２導体５２を使用することに焦点をあてたこの代替プロセスで必ずしも必要とされるものではないことに留意されたい。第２導体５２は、高濃度ドープ・ポリシリコン、金属シリサイド、または金属自体などの任意の適切な材料で形成することができる。
【００２７】
このような代替プロセスでは、上記で図３ないし図８を参照して述べたのと同様にして、ゲート誘電体の形成によって処理を進める。次いで、図９に示すように、ポリ導体層２２を堆積させる。これは、酸化物層４６を貫通する開口をエッチングして埋め込みコンタクト４８を形成する前にポリ導体層２２をゲート誘電体２６の上に堆積させている点で、上記で図１に関して述べたものと異なっている。このようなプロセス・シーケンスは、ゲート誘電体２６とコンタクト開口をパターン成形するために使用するフォトレジストとの間で起こり得る相互作用を回避するのに望ましいことがある。
【００２８】
再度、図１０を参照すると、次いで、フォトレジストを塗布しパターン形成して、エッチングによってコンタクト開口を形成すべきポリシリコン層２２内の場所を画定する。次いで、第２導体層５２を、コンタクト開口を含めてポリシリコン層２２の上に堆積させて、埋め込みコンタクト５０を形成する。次いで、フォトレジストを塗布しパターン形成してもよく、方向性のある反応性イオン・エッチングなどによる１つの組合せたエッチングで第２導体層５２およびポリシリコン層２２を一緒にエッチングしてもよい。
【００２９】
図１１に、本発明の他の実施形態に従って形成され完成した埋め込み相互接続構造１０を示すが、この場合は、ＳＯＩ基板とは違ってバルク半導体基板内に形成される。これから説明する点を除き、上記で図２ないし７または、図３ないし１０の実施形態を参照して述べたのと同様にして処理を進める。図５を参照すると、バルク基板の実施形態には埋め込み酸化物層がないので、ソース／ドレイン拡散領域２０Ｂからバルク基板１７への望ましくないリーク電流を回避するために、埋め込み相互接続１０がバルク基板１７ではなく電子デバイスのソース／ドレイン拡散領域などのデバイス層２０Ｂに接触するように、酸化物３８を開口３５のより高い位置に堆積させる必要がある場合がある。
【００３０】
本発明を、その、いくつかの好ましい実施形態に則して説明してきたが、当業者なら、以下に添付の特許請求の範囲によってのみ限定される本発明の真の範疇および精神から逸脱することなく多くの修正および改善を行うことができることを理解するであろう。
【産業上の利用可能性】
【００３１】
本発明は、集積電子回路およびその製造方法に適用可能である。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態による埋め込み相互接続を示す図である。
【図２】本発明の実施形態による埋め込み相互接続を示す図である。
【図３】本発明の実施形態による埋め込み相互接続構造の一製造段階を示す図である。
【図４】本発明の実施形態による埋め込み相互接続構造の一製造段階を示す図である。
【図５】本発明の実施形態による埋め込み相互接続構造の一製造段階を示す図である。
【図６】本発明の実施形態による埋め込み相互接続構造の一製造段階を示す図である。
【図７】本発明の実施形態による埋め込み相互接続構造の一製造段階を示す図である。
【図８】本発明の実施形態による埋め込み相互接続構造の一製造段階を示す図である。
【図９】本発明の実施形態による埋め込み相互接続構造の一製造段階を示す図である。
【図１０】本発明の一代替実施形態による埋め込み相互接続を示す図である。
【図１１】本発明の一代替実施形態による埋め込み相互接続を示す図である。
【図１】
2005530347.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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