(57)【要約】本発明は短チャネル電界効果トランジスタの製造方法に関し、該製造方法は以下の工程：サブリソグラフィゲート犠牲層（３Ｍ）を形成する工程、サブリソグラフィゲート犠牲層（３Ｍ）の側壁にスペーサ（７Ｓ）を形成する工程、ゲート凹部を形成するためにサブリソグラフィゲート犠牲層（３Ｍ）を除去する工程、およびゲート凹部内にゲート誘電体（１０）および制御層（１１）を形成する工程を含有する。この方法により、１００ナノメートルより小さい領域において、微小寸法における最小限の変動を有する短チャネルＦＥＴが得られる。
2005537634.tif 000002
【特許請求の範囲】
【請求項１】
短チャネル電界効果トランジスタの製造方法であって、以下の工程：
ａ）  半導体基板（１）を準備する工程と、
ｂ）  該半導体基板（１）の上面上に第１のマスク層（２）を形成する工程と、
ｃ）  実質的に垂直な側壁を有する第１のマスク（２ＢＭ）を形成するために、該第１のマスク層（２）をリソグラフィによってパターニングする工程と、
ｄ）  サブリソグラフィマスク層（３）を形成するために、少なくとも該第１のマスク（２ＢＭ）の側壁の化学的変化を実行する工程と、
ｅ）  サブリソグラフィゲート犠牲層（３Ｍ）を形成するために、該サブリソグラフィマスク層（３）をリソグラフィによってパターニングする工程と、
ｆ）  該第１のマスク（２ＢＭ）を除去する工程と、
ｇ）  該サブリソグラフィゲート犠牲層（３Ｍ）の側壁にスペーサ（７Ｓ，７Ｓ’）を形成する工程と、
ｈ）  該半導体基板（１）内に接続領域（ＬＤＤ）および/またはソース/ドレイン領域（Ｓ，Ｄ）を形成する工程と、
ｉ）  該サブリソグラフィゲート犠牲層（３Ｍ）および該スペーサ（７Ｓ）を固定するための犠牲埋め込み層（８）を形成する工程と、
ｊ）  ゲート凹部を形成するために、該サブリソグラフィゲート犠牲層（３Ｍ）を除去する工程と、
ｋ）  該ゲート凹部内にゲート誘電体（１０）を形成する工程と、
ｌ）  該ゲート凹部内に制御層（１１）を形成する工程と、
ｍ）  該ソース/ドレイン領域（Ｓ，Ｄ）を露出させるために、該犠牲埋め込み層（８）を除去する工程と、
ｎ）  該ソース/ドレイン領域（Ｓ，Ｄ）用の接続層を形成する工程と、
ｏ）  半導体上面を平坦化するために、絶縁層（１３）を形成する工程と、
を含有する、方法。
【請求項２】
さらに、以下の工程：
ｅ１）  前記工程ｅ）の前に、前記サブリソグラフィマスク層（３）のための保護層（４）を形成する工程と、
ｅ２）  前記工程ｅ）の後に、該保護層（４）を除去する工程と、
を含有することを特徴とする、請求項１に記載の方法。
【請求項３】
前記工程ｅ１）において、前記保護層（４）は前記サブリソグラフィマスク層（３）の上方において全面的に形成され、続いて前記サブリソグラフィマスク層（３）まで除去されることを特徴とする、請求項２に記載の方法。
【請求項４】
前記工程ｄ）において、５ナノメートルから５０ナノメートルまでの厚さ範囲において、前記第１のマスク（２ＢＭ）の前記側壁のコンフォーマルな変化が行われることを特徴とする、請求項１から３のいずれか１項に記載の方法。
【請求項５】
前記第１のマスク層（２）は半導体材料を含み、前記工程ｄ）における前記化学的変化は、該半導体材料の酸化を意味することを特徴とする、請求項１から４のいずれか１項に記載の方法。
【請求項６】
前記工程ｄ）において、Ｈ２およびＯ２を用いたウェット酸化が実行されることを特徴とする、請求項５に記載の方法。
【請求項７】
前記工程ｂ）および工程ｃ）において、
ｂ１）  前記マスク層（２）の前記上面に第１のレジスト層が形成され、
ｃ１）  第１のレジストマスク（ＲＭ）を形成するために、該レジスト層のリソグラフィによるパターニングが行われ、そして、
ｃ２）  該第１のレジストマスク（ＲＭ）を使用して、前記マスク層（２）をパターニングすることを特徴とする、請求項１から６のいずれか１項に記載の方法。
【請求項８】
前記マスク層（２）はエッチストップ層（２Ａ）を含み、前記工程ｅ）において、第２のレジストマスク（５）がエッチングマスクとして使用されることを特徴とする、請求項１から７のいずれか１項に記載の方法。
【請求項９】
前記第１のマスク層（２）は、ポリシリコン層（２Ｂ）および窒化シリコン層（２Ａ）を含むことを特徴とする、請求項８に記載の方法。
【請求項１０】
前記工程ｇ）の前において、さらなる保護層（６）が前記半導体基板（１）の前記表面に形成され、そして、前記工程ｍ）において、該さらなる保護層（６）が除去されることを特徴とする、請求項１から９のいずれか１項に記載の方法。
【請求項１１】
前記工程ｇ）において、コンフォーマルなＳｉ３Ｎ４層（７）が形成され、そして異方性エッチングされることを特徴とする、請求項１から１０のいずれか１項に記載の方法。
【請求項１２】
前記工程ｈ）において、イオン注入（ＩＬＤＤ，ＩＳ／Ｄ）が後続の熱処理を伴って実行されることを特徴とする、請求項１から１１のいずれか１項に記載の方法。
【請求項１３】
前記工程ｍ）の後に、前記工程ｈ）が実行されることを特徴とする、請求項１から１２のいずれか１項に記載の方法。
【請求項１４】
前記工程ｉ）において、ポリシリコンゲルマニウムが前記犠牲層（８）として堆積され、そして平坦化されることを特徴とする、請求項１から１３のいずれか１項に記載の方法。
【請求項１５】
前記工程ｊ）において、前記ゲート犠牲層（３Ｍ）が、ウェット化学的に、ならびに前記犠牲層（８）および前記スペーサ（７Ｓ）に対して選択的に除去されることを特徴とする、請求項１から１４のいずれか１項に記載の方法。
【請求項１６】
前記工程ｊ）において、追加の工程：
ｊ１）  スペーサ追加層（９）を形成する工程、および
ｊ２）  該スペーサ追加層（９）の底部領域が除去される工程
が実行されることを特徴とする、請求項１から１４のいずれか１項に記載の方法。
【請求項１７】
前記工程ｊ１）において、前記スペーサ（７Ｓ）の変化がその上面において分離原子状態の酸素を伴って実行されることを特徴とする、請求項１６に記載の方法。
【請求項１８】
前記工程ｊ）において、前記エッチストップ層（２Ａ）は、前記半導体基板（１）を露出させるために除去されることを特徴とする、請求項８から１７のいずれか１項に記載の方法。
【請求項１９】
前記工程ｋ）および工程ｌ）は、前記ゲート凹部を埋め込むためにダマシン法を用いて実現されることを特徴とする、請求項１から１８のいずれか１項に記載の方法。
【請求項２０】
前記工程ｋ）において、高誘電率材料が前記ゲート誘電体（１０）として使用されることを特徴とする、請求項１から１９のいずれか１項に記載の方法。
【請求項２１】
前記工程ｌ）において、高誘電率材料が前記制御層（１１）として使用されることを特徴とする、請求項１から２０のいずれか１項に記載の方法。
【請求項２２】
前記工程ｎ）において、シリサイド処理が実行されることを特徴とする、請求項１から２１のいずれか１項に記載の方法。
【請求項２３】
前記工程ｎ）が、前記工程ｈ）の後に実行されることを特徴とする、請求項１から２２のいずれか１項に記載の方法。
【請求項２４】
前記トランジスタはＰＦＥＴであり、そして前記制御層（１１）は、ｉｎ−ｓｉｔｕ・ホウ素ドープポリシリコンおよび/またはポリシリコンを伴うホウ素ドープシリコンゲルマニウムの薄膜を含むことを特徴とする、請求項１から２３のいずれか１項に記載の方法。
【請求項２５】
前記トランジスタはＮＦＥＴであり、そして前記制御層（１１）は、ｉｎ−ｓｉｔｕ・ヒ素あるいはリンドープポリシリコンを含むことを特徴とする、請求項１から２３のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は短チャネル電界効果トランジスタの製造方法に関し、特に、１００ｎｍ（ナノメートル）より短いチャネル長および微小寸法における最小限の変動を有するＣＭＯＳトランジスタの製造方法に関する。
【背景技術】
【０００２】
半導体回路の進展する集積密度に伴って、微小寸法あるいは半導体素子の最小パターン寸法は、ますます減少している。ここにおいて、特に、いわゆる電界効果トランジスタ（ＦＥＴ）内のゲート長の制御あるいは調節可能性に重要な意味がある。なぜなら、それによって電気特性が本質的に影響されるからである。この種のいわゆる短チャネルトランジスタの導入なくして、さらなる集積密度および複雑な回路は実現され得ない。
【０００３】
しかしながら、ますます減少するチャネル長によって、通常、付属するゲート制御層（ゲートスタック）の幅も減少している。そのため、本質的な導電性の問題、およびそれに伴う制御性あるいは速度の問題が生じている。この種の導電性の問題を除去するために、最近、いわゆる置換ゲート法が導入されている。そこでは、通常、ポリシリコンからなるゲート犠牲層がゲート酸化物上に堆積され、続いてリソグラフィおよびドライエッチングによってパターニングされ、ソース／ドレイン領域の形成後に除去される。そして、生じたゲート凹部は、実際のゲートを実現するために高導電性材料によって埋め込まれる。
【０００４】
しかしながら、サブ１００ｎｍ領域内の非常に微細なゲートパターンを製造するための適正なリソグラフィ方法の開発の際に、非常に大きな問題が発生している。その問題は、特に、いわゆるレジストの化学的特性、マスク製造、およびリソグラフィ装置の複雑さから生じている。
【０００５】
１００ｎｍ領域内の非常に微細なパターンの製造のための光学的リソグラフィのさらなる開発によって、例えば、いわゆる１５７ｎｍリソグラフィが達成された。ここで、このリソグラフィ法は、新種のレジスト材料を必要とする。その際、非常な労力にもかかわらず、その種の微細なパターンに関する技術的な要求を十分満足するレジストは、今日において、全く見出されていない。その上さらに、この新材料の他に、マスク製造のための新方法も必要である。その開発の際には、当然、非常なコストを伴う。その結果、製造されるリソグラフィ装置、非常に高価格でかつ操作が面倒なものとなる。
【０００６】
そのため、その種の従来の光学的リソグラフィ法の他の方法として、いわゆるサブリソグラフィ法が導入されている。この方法では、例えば従来のフォトレジストを用いて、補助層上にパターンが形成される。この補助層は異方的にエッチングされ、レジストマスクは除去される。続いて、等方性エッチング法を用いて補助層は全面的にエッチングされ、その結果、縮小される。このとき、補助層内の縮小されたパターンは、所望のサブリソグラフィマスクを形成する。
【０００７】
しかしながら、サブリソグラフィマスクの微小寸法ＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）における変動は、その種の従来の方法の際に不都合となる。その変動は、本質的に、使用されたレジスト材料、レジストの化学的特性、異方性エッチングプロセス、およびそれに続く等方性エッチングプロセスに起因する。これらの各プロセスは、微小寸法ＣＤにおける変動を高める。微小寸法ＣＤにおける変動（今日、典型的には１２ｎｍ）は、１００ｎｍより短い測定ゲート長に対して、ますます増大する問題を呈する。なぜなら、より短いゲート長への要求と、それに比例して減少するＣＤ変動とを同時に満たすことは困難であるからである。１００ｎｍより小さい領域において、その種の変動は、各トランジスタおよび回路全体の電気特性に大きく影響する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そのため、本発明の課題は、最小限のコストのもとに、微小寸法における変動あるいはチャネル長が大幅に低減され、かつ異方性エッチング工程が最小限まで削減される、短チャネル電界効果トランジスタの製造方法を創作することにある。
【課題を解決するための手段】
【０００９】
本発明によれば、上記課題は、請求項１の手段により解決される。
【００１０】
特に、サブリソグラフィマスク層の形成のために少なくとも第１のマスクの側壁の化学的変化の実施に基づいて、およびこの化学的に変化したマスク層のゲート犠牲層としてのさらなる利用に基づいて、不必要な異方性エッチング工程の削減、および全プロセスの広範な簡素化によって、最小寸法あるいはチャネル長の変動が大幅に減少され得る。なぜなら、化学的変化は表面に対してほぼ１００％コンフォーマルに可能であり、かつ変化したゲート犠牲層は、従来の等方性エッチング工程を用いて除去され得るからである。
【００１１】
さらに、サブリソグラフィマスク層のための保護層が形成され得る。その際、続くリソグラフィプロセスにおいて実施されるエッチング工程は、微小寸法における追加的変動の発生を確実に回避する。
【００１２】
好ましくは、第１のマスク層としてポリシリコンが使用され、化学的変化としてＨ２およびＯ２を用いたウェット酸化が実施される。これにより、標準材料および標準方法の採用によって、電界効果トランジスタのチャネル長変動は非常に低減される。
【００１３】
さらに、半導体基板の上面にさらなる保護層が形成され、この保護層は、追加のエッチストップ層として、および後に実行される注入の際の分散層として使用され得る。それにより、電気特性およびエッチングの正確さが、さらに改善され得る。
【００１４】
好ましくは、犠牲埋め込み層としてポリシリコンゲルマニウムが堆積され、かつ平坦化される。これにより、ゲートスタックに今後も使用される標準材料に対する十分なエッチング選択性が得られる。
【００１５】
さらに、サブリソグラフィゲート犠牲層の除去後に、スペーサ追加層が形成される。これにより、ゲートあるいは制御層のための絶縁特性が、さらに改善され得る。
【００１６】
ゲート凹部を埋め込むために、好ましくは、いわゆるダマシン法が使用される。これにより、優れた導電性材料を用いて、非常に狭いトレンチが埋め込まれ得る。
【００１７】
トランジスタの改善された制御性を実現するために、高誘電率を有するゲート誘電体材料および高導電性を有する制御層材料が使用される。
【００１８】
好ましくは、接続層あるいはソース／ドレイン領域の接続コンタクトの実現のために、いわゆるシリサイド処理（サリサイドプロセス）が実施される。これにより、高導電性のコンタクトが自己整合的に形成され得る。
【００１９】
さらなる従属請求項において、本発明のさらなる好ましい形態が特徴付けられる。
【発明を実施するための最良の形態】
【００２０】
本発明は、以下、図面を参照して好ましい実施例に基づいて詳細に記載される。
【００２１】
図１Ａから図１Ｐまでは、本発明による短チャネル電界効果トランジスタの製造方法を具体的に示すための簡略的な断面図あるいは平面図を示す。このトランジスタは、例えば１００ｎｍ（ナノメートル）より短いチャネル長を有するＣＭＯＳ半導体回路内において使用され得る。
【００２２】
図１Ａによれば、半導体基板１として、好ましくは単結晶シリコンが使用され、その際、しかしながらまた、任意に他の半導体基板、例えばＳＯＩ、Ｇｅ、あるいはＩＩＩ族とＶ族とを組合わせた半導体が使用され得る。
【００２３】
半導体基板１の表面に第１のマスク層２が形成される。第１のマスク層２は、例えばハードマスク層として半導体材料を含み、また好ましくは、約５０ｎｍから１００ｎｍまでの厚さのアモルファスシリコンあるいはポリシリコン層２Ｂを含む。第１のマスク層２は、さらに、随意のエッチストップ層２Ａを含み得、そのエッチストップ層２Ａは、例えば厚さ約１０ｎｍの窒化シリコンからなり、後のパターニング工程の際の精密さの向上に使用され得る。
【００２４】
第１のマスク層２のフォトリソグラフィによるパターニングのために、複数のリソグラフィ処理が使用され得る。その際、図１Ａによれば、まず第１のレジスト層がマスク層２の上面上に形成され、続いて露光および現像が行われ、最終的にパターニングされる。それによって、第１のレジストマスクＲＭが得られる。
【００２５】
図１Ｂによれば、続いてレジストマスクＲＭを使用して、マスク層２がパターニングされる。その際、随意のエッチストップ層２Ａによって、単に、その上に位置するハードマスク層２Ｂのみが第１のマスク２ＢＭの形成に使用される。この種のリソグラフィによるパターニングの実施方法は、従来のリソグラフィ処理と一致するため、以下においてその詳しい説明は省略される。
【００２６】
図１Ｂは、例えばＣＭＯＳ回路内の隣接する２つのゲートの間隔を確定するため役立つ第１のマスク２ＢＭを示す。ここで、第１のレジストマスクＲＭ、およびそれによる第１のマスク２ＢＭの寸法は、基本的に所望のゲート長、あるいは形成されるサブリソグラフィゲート犠牲層の寸法より大きい。７０ｎｍテクノロジーにおいて、第１のマスク２ＢＭは、例えば１６０ｎｍの寸法（幅）を有する。そのため、この種のリソグラフィ処理は、従来のＭＵＶ（Ｍｉｄ  Ｕｌｔｒａ  Ｖｉｏｌｅｔ）リソグラフィによって実現され得る。ここで、その際に発生するレジスト側壁の粗さは、以下に記載の処理にとって重要ではない。なぜなら、その粗さは、最終的なゲート長、あるいはサブリソグラフィゲート犠牲層に対してなんら影響を及ぼさないからである。
【００２７】
図１Ｃによれば、ここで、表面および少なくとも第１のマスク２ＢＭの側壁の化学的変化が、サブリソグラフィマスク層３のコンフォーマル（均一）な形成のために実施される。詳しくは、例えば、ウェット酸化が、摂氏９００度のもとで、Ｏ２およびＨ２を用いて約２０分間、実施される。それにより、ポリシリコン側壁、あるいは第１のマスク２ＢＭの表面は、例えば３０ｎｍの厚さまで酸化される。その際に、この化学的変化は、第１のマスク２ＢＭの表面に対して、ほぼ１００％コンフォーマルに行われる。そのため、このようにして形成されたサブリソグラフィマスク層３の厚さは、各場所においてほとんど等しく、かつほとんど変動を有しない。
【００２８】
特に、この第１のマスク２ＢＭの化学的変化によって、例えば半導体回路内において電気特性の悪化をもたらす厚さの変動、あるいは微小寸法ＣＤにおける変動が確実に回避される。
【００２９】
さらに、その種の、例えば酸化のような化学的変化は、かなり正確に制御され得るため、厚さ制御、あるいは、５％またはそれ以上の厚さ調整性が問題なく得られる。そのため、変化した表面あるいは側壁の厚さは、例えば温度およびガス組成のようなプロセスパラメータよってかなり正確に決定され得る。
【００３０】
第１のマスクあるいはポリシリコン層２ＢＭからサブリソグラフィマスク層あるいは酸化シリコン３への移行の粗さは、ここでは、化学的変化あるいは酸化の前に実施される窒化によって改善され得、それと同様に、ポリシリコンの堆積に代わる追加的なアモルファスシリコンの堆積によっても改善され得る。
【００３１】
これに関連して、粗さ、あるいはレジスト側壁およびそれによる第１のマスク２ＢＭの厚さ変動が、化学的に変化したサブリソグラフィマスク層３あるいは酸化シリコンの厚さに影響を与えないということは、重要である。従来のリソグラフィ処理においては、レジストマスクの両サイドの側壁は、互いに無関係の粗さ、あるいは無関係の変動を含み、この変動は、微小寸法ＣＤにおいて局所的な変動となる。一方、化学的に変化したサブリソグラフィマスク層３は、その種のレジスト粗さ、および／または堆積不均一性に依存しない。そのため、レジストの粗さあるいは変動は、単に各トランジスタ（ゲート）の位置誤差となるが、各ゲート長の変化、およびそれによるチャネル長の変化とはならない。その上さらに、特に酸化法において、酸化厚さは、元来、例えば各々同一の酸化物厚さを有する分離されたパターン、あるいは互いに密に配置されたパターンのような多数パターンの各密度に依存しない。
【００３２】
示されない簡素化された実施形態によれば、サブリソグラフィマスク層３の形成のための化学的変化の直後に、第１のマスク２ＢＭを除去するために、および必要に応じてサブリソグラフィマスク層３の不要な部分を除去するために、リソグラフィによるパターニングがなされ得る。これにより、すでに、微小寸法ＣＤのごくわずかな変動を有するサブリソグラフィによるゲート犠牲層が得られる。
【００３３】
しかしながら、微小寸法ＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）における変動のさらなる改善あるいは削減のために、図１Ｄによれば、リソグラフィによるパターニングの前に、サブリソグラフィマスク層のための保護層４が形成され得る。詳しくは、例えば、サブリソグラフィマスク層３の上方において全面的な保護層４を形成するために、ポリシリコンの堆積が行われ得る。その際、続いて、例えばＣＰＭ（化学機械的研磨）法によって、保護層４はマスク層３まで除去される。この場合、マスク層３は、ストップ層として機能し得る。
【００３４】
図１Ｅによれば、続くエッチング工程において、例えばマスク層３の露出した上面領域が除去される。その際、露出した上部酸化物を除去するために、好ましくは酸化物エッチングが行われる。ここで、従来のウェット化学的エッチング法が使用され得る。その際、エッチング深さは、酸化物の厚さ、あるいはマスク層３の厚さに等しい。
【００３５】
図１Ｆによれば、次の工程において、サブリソグラフィマスク層３のリソグラフィによるパターニングのために、第２のレジストマスク５がエッチングマスクとして使用され、そして、露出されたポリシリコンおよび酸化物領域のウェット化学的あるいはドライ化学的エッチングが、エッチストップ層２Ａに対して選択的に行われる。
【００３６】
そのため、図１Ｆに示された平面図によれば、マスク層３の第１のマスク２ＢＭの露出した領域および保護層４の露出した領域は、エッチストップ層２Ａまで除去される。それにより、第２のレジストマスク５の除去後に、図１Ｇに示された平面図が得られる。半導体基板１および使用されるエッチング処理の好ましい選択により、随意のエッチストップ層２Ａは省略され得る。その際、露出された層は単に半導体基板１まで除去される。
【００３７】
再び簡略的な断面図を示す図１Ｈによれば、続いて、第１のマスク２ＢＭおよび保護層４のポリシリコンは、エッチストップ層あるいは窒化シリコン層２Ａまで、選択的に除去され、続いてエッチストップ層２Ａがエッチング除去される。それによって、続く修正されたゲート置換工程に必要な、好ましくは酸化物からなるサブリソグラフィゲート犠牲層３Ｍが、半導体基板１上に得られる。
【００３８】
その結果、微小寸法ＣＤにおける微小変動を有する非常に狭い（例えば、３０ｎｍ幅の）サブリソグラフィゲート犠牲層３Ｍが、実現され得る。２つのサブリソグラフィゲート犠牲層３Ｍの間隔は、ここでは、リソグラフィーマスクＲＭの幅に対応する。従来のスペーサ技術と比較すると、微小寸法における制御あるいは製造性は、非常に正確である。そのため、１０ｎｍから２０ｎｍより小さいパターン幅を有するサブリソグラフィゲート犠牲層でさえ、実現され得る。
【００３９】
図１Ｉによれば、随意に、さらなる保護層６が半導体基板１の上面に形成され得る。その保護層６は、実質的に、例えば後続の注入のための保護層あるいは制御層を意味する。しかしながら、このさらなる保護層６は、随意に導入されたエッチストップ層２Ａと同様に、省略され得る。その場合、対応するエッチング選択性、あるいは特に半導体基板１の材料の選択は、不可欠である。
【００４０】
そのため、図１Ｉによれば、半導体基板１の上に、あるいは随意の上記さらなる保護層６の上に、直接、スペーサ層７が、従来のスペーサ技術によって、例えば窒化シリコン層としてコンフォーマルに堆積される。それにより、図１Ｊに示されたスペーサパターン７Ｓが、サブリソグラフィゲート犠牲層３Ｍの側壁に得られる。
【００４１】
さらに、図１Ｊによれば、後に形成されるソース／ドレイン領域のための接続領域ＬＤＤが、好ましくはイオン注入ＩＬＤＤを実行し、ならびにスペーサ７Ｓおよびゲート犠牲層３Ｍをマスクとして使用して、半導体内に自己整合的に形成される。例えばＳｉＯ２からなるさらなる保護層６が存在する場合、これは、この工程において、半導体基板１内のドープ特性を改善ずるための分散層として機能する。第２のスペーサ層あるいはスペーサ７Ｓに類似の第２のスペーサ７Ｓ’の製造の後に、図１Ｋによれば、ソース領域Ｓおよびドレイン領域Ｄを形成するための注入ＩＳ／Ｄが、自己整合的に行われる。電気特性を改善するために続いて熱処置が行われ、これにより、イオン注入の際に発生した損傷のアニーリングが実現され得る。
【００４２】
図１Ａから図１Ｊに示された経過に対して、この時点において随意に、ソース／ドレイン領域（Ｓ，Ｄ）の接続がなされ得る。その際、好ましくはシリサイド処理（サリサイドプロセス）が使用される。さらなる保護層６が存在する場合には、当然、これは事前に除去されねばならない。
【００４３】
しかしながら、好ましい本実施例によれば、この接続は後の時点において行われ、そのため、図１Ｌによれば、まずサブリソグラフィゲート犠牲層３Ｍおよびスペーサ（７Ｓ，７Ｓ’）を埋め込むために犠牲埋め込み層８が実施される。詳しくは、ここでは、後に形成されるゲートスタックに対して選択的にエッチング可能な材料が犠牲埋め込み層８として堆積され、そして、例えばＣＭＰ（化学機械的研磨）法によって平坦化される。その際、特に、シリコン半導体製造に使用される標準材料、好ましくはポリシリコンゲルマニウムが犠牲埋め込み層として使用される。ポリシリコンゲルマニウムの他に、生成されたゲートスタックに対して十分良好なエッチング選択性を有する限り、当然、犠牲埋め込み層として他の材料も使用され得る。
【００４４】
図１Ｍによれば、ここでは、各ゲート凹部を形成するために、サブリソグラフィゲート犠牲層３Ｍが除去される。通常ＣＭＯＳ回路内に設けられるＮＦＥＴおよびＰＦＥＴトランジスタを利用する場合、このゲート凹部は、好ましくは、従来のリソグラフィによるマスキングによって互いに分離されて露出される。ゲート犠牲層３Ｍの除去のために、好ましくは、犠牲層３Ｍおよびスペーサ（７Ｓ，７Ｓ’）に対して選択的に作用するウェット化学的エッチング法が使用される。そのため、犠牲埋め込み層８として上記ポリシリコンゲルマニウムが使用され、スペーサ７Ｓとして窒化シリコンが使用される場合、従来のウェット化学的な酸化物のエッチング法によって、ゲート犠牲層３Ｍとして機能する酸化層は除去され得る。
【００４５】
図１Ｍによれば、スペーサ７Ｓの側壁、および半導体基板１あるいはエッチストップ層２Ａに、随意的に、スペーサ追加層９が形成され得る。その際、例えば、スペーサ７Ｓおよびエッチストップ層２Ａの窒化表面を変化させるための短時間の酸化工程において、酸化物がスペーサ追加層９として形成される。好ましくは、このスペーサ７Ｓの変化は、分離原子状態の酸素が使用され、かつ約１ｎｍ〜約３ｎｍの酸化層が形成され得る酸化法によって、行われる。
【００４６】
このスペーサ追加層９によって、後に形成される制御層あるいはゲートのためのさらに改善された絶縁膜が得られ、それによって、チャージロスおよびリーク電流が確実に回避され得る。
【００４７】
図１Ｎによれば、次の工程において、まず追加層９の底部領域が除去される。その際、例えば酸化物エッチングは、例えば反応性イオンエッチング（ＲＩＥ）のような異方性エッチング処理によって行われる。随意のエッチストップ層２Ａが存在する限り、これは、さらに窒化物エッチングにおいて酸化物に対して選択的に除去され、そして、好ましくはシリコンからなる半導体基板１のゲート領域内の上面が露出される。この方法により、ゲート凹部は半導体基板１まで形成され、続いてそのゲート凹部の内部に、ゲート誘電体および実際に形成されるサブ１００ｎｍのゲートスタックが形成される。
【００４８】
好ましくは、このゲートスタックあるいはのゲート凹部の埋め込みには、導体路あるいはメタライズ層（Ｅｂｅｎｅ）を製造する際に使用されるような、いわゆるダマシン法が使用される。ここで、拡散バリア層および／またはシード層がゲート誘電体として形成され得る。それにより、続いての例えば銅層のような金属層の成長が可能あるいは簡素化される。これらトレンチ埋め込み層を平坦化するために、例えばトレンチの上方に存在する層編成は、ＣＭＰ（化学機械的研磨）法によって除去され、コンタクト接続される。
【００４９】
この方法によって、サブ１００ｎｍ領域における超微細構造のゲート凹部も確実に埋め込まれ、そして、通常、埋め込み層内において発生するグレインサイズ、エレクトロマイグレーション、および導電性に関する問題は、確実に回避され得る。
【００５０】
ゲート絶縁膜を実現するために、図１Ｏによれば、好ましくは、高誘電率を有する材料、あるいは、いわゆるｈｉｇｈ−ｋ材料が、ゲート凹部あるいはゲート誘電体１０としての追加層９の全体表面に形成される。しかしながら、基本的には、そのような膜の形成は、ゲート凹部の底部表面まで達する。その際、例えば、半導体基板１の上面を酸化するための酸化手順も考慮される。ゲート誘電体１０の形成後に、残されたゲート凹部は、制御層１１、あるいは実際のゲートを実現するために、導電性材料によって形成される。好ましくは、ここでは高導電性の材料が使用され、それにより、特にサブ１００ｎｍ構造において発生する問題は、十分な導電性に関して補償され得る。
【００５１】
ＣＭＯＳ回路を実現する際に、例えば、互いに分離して形成されるＰＦＥＴトランジスタおよびＮＦＥＴトランジスタのために、例えば窒化タンタル、イリジウム、酸化ルドンのような金属材料の他に、ドープ半導体材料も使用され得る。特に、ＰＦＥＴトランジスタのために、ｉｎ−ｓｉｔｕ・ホウ素ドープポリシリコンが使用され得る。その場合、ポリシリコンを伴ったホウ素ドープシリコンゲルマニウムからなる薄膜は、各トランジスタの優れた電気特性を可能にし得る。一方、ＮＦＥＴトランジスタのために、ｉｎ−ｓｉｔｕ・ヒ素あるいはリンドープポリシリコンが好ましい。ここで、仕事関数に適合することに対応する、あるいは各トランジスタの各閾値電圧を確定することに対応する材料が使用され、その際、仕事関数に適合するための膜および必要な高導電性を実現するためのさらなる膜を有する多層膜もあり得ることが、基本的に指摘される。続いて、例えば上記ＣＭＰ法を使用して、平坦化が行われる。
【００５２】
図１Ｐによれば、さらなる方法工程において、好ましくはシリコンゲルマニウム埋め込み層からなる犠牲埋め込み層８は、ゲートスタックに対して、あるいはここで使用された材料に対して選択的に除去される。その際、好ましくは、ウェット化学的エッチングが行われる。随意のさらなる保護層６は、この時点において残存する限り除去され、そして、半導体基板の上面、あるいはソース／ドレイン領域は露出される。
【００５３】
ソース／ドレイン領域の接続コンタクトは、上記されたように、以前の時点においても行われるが、好ましくは、対応する接続コンタクトはこの時点において実施され得る。その際、好ましくはシリサイド処理が実施される。
【００５４】
ソース／ドレイン領域（ＳおよびＤ）の導電性をさらに改善するため、あるいは高導電性接続を実現するために、まず、シリサイド化可能な材料、あるいは例えば、コバルト、ニッケル、または白金のようなシリサイド化可能な金属膜が全面的に堆積され得る。続いて、高導電性接続領域１２を形成するために、シリサイド化可能な材料の使用のもとで、半導体基板１の結晶上面の変化が実施される。その際、半導体材料（シリコン）と接触していないこれら材料の表面には、シリサイド（サリサイド）は形成されず、堆積された材料（金属）が存在する。そのため、再度、好ましくはウェット化学的エッチング処理によって、堆積膜の選択的エッチバックが行われ得る。この方法により、１つのエッチングチャンバを使用して、接続領域の形成のための複数のパターニング工程が実施され得る。そのため、製造コストが低減される。
【００５５】
コバルト、ニッケル、または白金を使用する場合、コバルトシリサイド、ニッケルシリサイド、または白金シリサイドの自己整合的な高導電性の接続領域１２が生成される。
【００５６】
ゲートスタックの最上位層がポリシリコンからなる場合、ゲートスタック上においてもシリサイド層１４が形成され得る。
【００５７】
図１Ｑによれば、続いて絶縁層１３が、半導体上面を平坦化するために形成される。その際、ゲートスタック間の領域は、好ましくは例えば、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  Ｏｘｉｄｅ）、あるいはＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）のような酸化物によって埋め込まれる。
【００５８】
この方法により、非常に短いゲート長および微小寸法における極微小な変動を有する短チャネル電界効果トランジスタが、簡易な方法によって実現され得る。その上さらに、本発明による方法によって、ＰＦＥＴおよびＮＦＥＴのゲートスタックのための最適化された材料の使用が得られる。さらに、通常必要とされる異方性エッチング工程の回数が低減され得る。
【００５９】
本発明は、マスク層用のポリシリコン層、マスク層の酸化変化、エッチストップ層としての窒化物層、および犠牲埋め込み層としてのシリコンゲルマニウム−ポリ層に基づいて説明された。しかしながら、本発明は、この種の層材料に限定されるものではなく、類似の特性を有する層材料をも同様に含む。特に、上記酸化物ゲート犠牲層の実現は、例えば種々のハードマスク層の酸化によって、あるいは堆積された酸化物または種々の堆積された層のような堆積された層の化学的変化の酸化によっても、なされ得る。
【図面の簡単な説明】
【００６０】
【図１Ａ】本発明による短チャネル電界効果トランジスタの製造方法を具体的に示すための簡略的な断面図である。
【図１Ｂ】同じくトランジスタの製造方法を示すための簡略的な断面図である。
【図１Ｃ】同じくトランジスタの製造方法を示すための簡略的な断面図である。
【図１Ｄ】同じくトランジスタの製造方法を示すための簡略的な断面図である。
【図１Ｅ】同じくトランジスタの製造方法を示すための簡略的な断面図である。
【図１Ｆ】同じくトランジスタの製造方法を示すための簡略的な平面図である。
【図１Ｇ】同じくトランジスタの製造方法を示すための簡略的な平面図である。
【図１Ｈ】同じくトランジスタの製造方法を示すための簡略的な断面図である。
【図１Ｉ】同じくトランジスタの製造方法を示すための簡略的な断面図である。
【図１Ｊ】同じくトランジスタの製造方法を示すための簡略的な断面図である。
【図１Ｋ】同じくトランジスタの製造方法を示すための簡略的な断面図である。
【図１Ｌ】同じくトランジスタの製造方法を示すための簡略的な断面図である。
【図１Ｍ】同じくトランジスタの製造方法を示すための簡略的な断面図である。
【図１Ｎ】同じくトランジスタの製造方法を示すための簡略的な断面図である。
【図１Ｏ】同じくトランジスタの製造方法を示すための簡略的な断面図である。
【図１Ｐ】同じくトランジスタの製造方法を示すための簡略的な断面図である。
【図１Ｑ】同じくトランジスタの製造方法を示すための簡略的な断面図である。
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【国際調査報告】
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