(57)【要約】マルチレート・アナログ／ディジタル変換器（１９）は、基準クロックとしての単一の水晶発振器（１７）に結合され、そして入力データを２つの異なるクロック速度でサンプリングし且つ変換するよう構成された少なくとも２つの別個のチャネルを有する。変調器（１２）、フィルタ（１４）及びリサンプラ（１８）を備えるシグマ−デルタ変調器（１０ａ，１０ｂ）が、チャネルのそれぞれと関連付けられる。変調器（１２）は、入力データを受け取り、そしてデータ信号をフィルタ（１４）に与え、そのフィルタ自体は、フィルタリングされたデータ信号を関連のデータ・リサンプラに与える。データ・リサンプラは、データを再サンプリングし、そしてディジタル出力信号を与える。ディジタル領域にサンプリングがあるので、信号処理、速度及び低雑音注入と関連する利点が得られる。同様に、変調器（２）の出力がディジタル形式であるので、それは、容易に且つ既存のソフトウエアを用いて操作され且つ処理される。
2005505184.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックとしての単一の水晶発振器に結合されたマルチレート・アナログ／ディジタル変換器であって、
入力データを２つの異なるクロック速度でサンプリングし且つ変換するよう構成された少なくとも２つの別個のチャネルを有し、
各チャネルは、クロック信号を前記基準クロックから導出し、
シグマ−デルタ変換器が、前記チャネルのそれぞれと関連付けられ、
前記シグマ−デルタ変換器が、シグマ−デルタ変調器、フィルタ及びリサンプラを備え、
前記シグマ−デルタ変調器は、入力データを受け取り、且つデータ信号を前記フィルタに与え、
前記フィルタ自体は、フィルタリングされたデータ信号を前記の関連したデータ・リサンプラに与え、
前記のデータ・リサンプラが、データを再サンプリングし、且つディジタル出力信号を与える、マルチレート・アナログ／ディジタル変換器。
【請求項２】
前記シグマ−デルタ変換器の中の前記フィルタがデシメーション・フィルタである請求項１記載のマルチレート・アナログ／ディジタル変換器（ＭＲＡＤＣ）。
【請求項３】
前記シグマ−デルタ変換器が、シグマ−デルタ変調器及び複数の連続したデシメーション・フィルタを備える請求項１又は２記載のマルチレート・アナログ／ディジタル変換器（ＭＲＡＤＣ）。
【請求項４】
単一のシグマ−デルタ変調器が、用いられ、且つ前記入力信号を異なるサンプリング速度で変換するように、第１及び第２の信号について時間多重化される要領で動作されるよう適合されている請求項１記載のマルチレート・アナログ／ディジタル変換器（ＭＲＡＤＣ）。
【請求項５】
前記デシメーション・フィルタがロー・パス・フィルタである請求項１から４のいずれか一項に記載のマルチレート・アナログ／ディジタル変換器（ＭＲＡＤＣ）。
【請求項６】
少なくとも１つのチャネルの入力でのデータが、基準クロック速度でサンプリングされる請求項１記載のマルチレート・アナログ／ディジタル変換器（ＭＲＡＤＣ）。
【請求項７】
少なくとも１つのチャネルの入力でのデータが、前記基準クロックの整数分の一でサンプリングされる請求項１記載のマルチレート・アナログ／ディジタル変換器（ＭＲＡＤＣ）。
【請求項８】
少なくとも１つのシグマ−デルタ変換器が、データを４６．０８ＭＨｚの周波数でサンプリングするよう構成されている請求項１記載のマルチレート・アナログ／ディジタル変換器（ＭＲＡＤＣ）。
【請求項９】
少なくとも１つのシグマ−デルタ変換器が、データを３０．７２ＭＨｚの周波数でサンプリングするよう構成されている請求項１記載のマルチレート・アナログ／ディジタル変換器（ＭＲＡＤＣ）。
【請求項１０】
少なくとも１つのシグマ−デルタ変換器が、データを１５．３６ＭＨｚの周波数でサンプリングするよう構成されている請求項１記載のマルチレート・アナログ／ディジタル変換器（ＭＲＡＤＣ）。
【請求項１１】
シグマ−デルタ変調及びデシメーションのみが、データ・ソースとデータ・シンクとの間で実行される請求項１から１０のいずれか一項に記載のマルチレート・アナログ／ディジタル変換器（ＭＲＡＤＣ）。
【請求項１２】
再生器が、信号を前記基準クロック周波数の整数分の一でリサイクルするよう構成されている請求項１から１１のいずれか一項に記載のマルチレート・アナログ／ディジタル変換器（ＭＲＡＤＣ）。
【請求項１３】
再生器が、信号を前記基準クロック周波数の分数分の一の周波数でリサイクルするよう構成されている請求項１から１２のいずれか一項に記載のマルチレート・アナログ／ディジタル変換器（ＭＲＡＤＣ）。
【請求項１４】
再生器が、再サンプリング・クロック信号を前記基準クロック信号から位相累算器及び比較器により生成するよう構成されている請求項１から１３のいずれか一項に記載のマルチレート・アナログ／ディジタル変換器（ＭＲＡＤＣ）。
【請求項１５】
再生器が、再サンプリング・クロック信号を前記基準クロック信号の整数分の一から位相累算器及び比較器により生成するよう構成されている請求項１から１４のいずれか一項に記載のマルチレート・アナログ／ディジタル変換器（ＭＲＡＤＣ）。
【請求項１６】
前記再サンプリング・クロックの周波数精度が、前記再生器における再サンプリング・クロックを表すため用いられるビット数ｑを決定する請求項１４又は１５記載のマルチレート・アナログ／ディジタル変換器（ＭＲＡＤＣ）。
【請求項１７】
前記再サンプリング・クロックの周波数ｆｘが、サンプリング・クロックの周期毎に加えられる位相増分ｐ、サンプリング・クロック周波数ｆｒｅｆ／α、及びサンプリング・クロックの位相を表すため用いられるビット数ｑにより決定され、
前記再サンプリング・クロックの周波数ｆｘの関数の一例が、ｆｘ＝（ｐ／２ｑ）・ｆｒｅｆ／αである
請求項１４又は１５記載のマルチレート・アナログ／ディジタル変換器（ＭＲＡＤＣ）。
【請求項１８】
少なくとも２つの別個のチャネルへ２つの異なるクロック速度で入力するに適した基準クロック周波数を導出するステップであって、各チャネルは、使用において、入力データを２つの異なるクロック速度でサンプリングし且つ変換するよう構成されている、前記導出するステップと、
クロック信号を前記基準クロックから導出するステップと、
各チャネルにおけるデータをシグマ−デルタ変調器を用いて変調するステップと、
入力データを前記シグマ−デルタ変調器から受け取るステップと、
データ信号を関連のデータ・リサンプラに与えるようにデータ信号をロー・パス・フィルタリングするステップであって、前記リサンプラが、データを再サンプリングすることによりディジタル変換された出力を与える、前記ロー・パス・フィルタリングするステップと
を備えるアナログ／ディジタル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［発明の背景］
本発明は、一般的にアナログ／ディジタル変換器（ＡＤＣ）に関し、特にマルチレートＡＤＣに関する。
【０００２】
アナログ／ディジタル変換器（ＡＤＣ）は、無数の電子装置に用いられている。ＡＤＣを組み込んでいる１つのタイプの装置の一例は、マルチモード受信機である。マルチモード受信機は、移動電話機又はディジタル・チューナのような通信装置に用いられている。
【０００３】
マルチモード受信機は、水晶発振器を用いて、クロック周波数と呼ばれる単一の出力周波数を発生する。異なるキャリヤ信号は、それらを復調するため異なるクロック周波数を必要とする。クロック周波数及び他のプロトコルは、異なる標準に従って変わる。例えば、ＧＳＭ標準は、クロックが２７０．８３３ｋＨｚ又はその倍数で動作するよう要求するのに対して、広帯域符号分割多重アクセス標準（ＷＣＤＭＡ）は、３．８４ＭＨｚ又はその倍数で動作する。１つの周波数を別の周波数から導出する直接の方法が無いので、異なる標準で動作するマルチモード装置は、異なるクロック基準周波数を発生することができる別個のクロックを有することが必要である。いわゆるマルチクロック構成は、高価であるばかりか、移動電話機のような携帯型装置にとって大きさ及び複雑さが増加することになる。
【０００４】
益々、チャネル搬送容量についてなされる要求が一層厳しくなりつつあるので、感度レベルのような特性について国際電気通信標準により課された要件もまたより厳しくなりつつある。そのようなマルチ・クロック（多重クロック）構成の別の欠点は、クロストーク及び周波数混合の危険が増大することである。これが生じるとき、許容不可能な雑音量は、ＡＤＣの性能が信号対雑音比（ＳＮＲ）及び雑音フロア・レベルに適合し得ず、そして電話機が一部の標準により要求される感度レベルに適合するのを可能にし得ない程度までシステムに導入され得る。
【０００５】
［従来技術］
この問題に対する解決には、水晶基準、及び周波数を広いスペクトルにわたり発生することができるフェーズ・ロックド・ループ（ＰＬＬ）が用いられてきた。しかしながら、これらは、複雑さを加えるばかりでなく、回路又は無線装置の大きさを増大させる。更に、周波数が高いとき、それらは寄生結合のため一緒に混合する危険性がある。これは非常に望ましくないものである。それは、大きな周波数スペクトルはクロックされた方形波で本来的であり、発生される一部の高調波が互いに干渉しそうであるからである。
【０００６】
関連の文献は、題名が「ソフトウエア無線装置のためのサンプル速度変換（Ｓａｍｐｌｅ  Ｒａｔｅ  Ｃｏｎｖｅｒｓｉｏｎ  ｆｏｒ  Ｓｏｆｔｗａｒｅ  Ｒａｄｉｏ）」であり、Ｔ．Ｈｅｎｔｓｃｈｅｌ及びＭ．Ａｋｕｎｅにより２０００年８月にＩＥＥＥ通信雑誌（ＩＥＥＥ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ  Ｍａｇａｚｉｎｅ）に発表されたものである。その文献には、ソフトウエア定義可能な無線装置用分数サンプル速度変換器（ＳＲＣ）がＧＳＭ、ＩＳ−９５及びＵＭＴＳをサポートする例を伴って記載されている。この分数ＳＲＣは、各通信標準に対して専用にされたサンプル速度への変換がソフトウエアにより動作されるので、アナログ／ディジタル変換を異なる通信標準用の固定のクロック速度で行うのを可能にしている。しかしながら、この分数サンプル速度変換は、内挿及びデシメーション（ｄｅｃｉｍａｔｉｏｎ）の両方の機能を用いることを必要とする。
【０００７】
部分的解決が、米国特許Ｎｏ．５８５６７９６（ソニー）に記載されており、それは、補間回路及びデシメータ（ｄｅｃｉｍａｔｏｒ）を用いたサンプル速度変換の方法である。この方法は、特にオーディオ・サンプリングに特に適応可能である。
【０００８】
その主目標として高品質オーディオ信号処理及び変換の別の方法が提案されてきた。それは、米国特許Ｎｏ．５８８０９８０（ＲＯＣＫＷＥＬＬ  ＣＯＲＰＯＲＡＴＩＯＮ）に開示されている。分散されたデシメーション（ｄｉｓｔｒｉｂｕｔｅｄ  ｄｅｃｉｍａｔｉｏｎ）が記載されており、それはサンプル速度変換を用いて終わる。この技術は、最終サンプル速度変換器における変換レートを１と２との間の範囲に制限し、従って目盛りを節約するのを可能にする。
【０００９】
前述の解法は効果的である。しかしながら、発振器又はフェーズ・ロックド・ループ（ＰＬＬ）のような構成要素の処理要件を低減することを利用していない。更に、２つの異なる基準クロックを用いた動作に関連する問題を克服する教示が与えられていない。この理由は、これらの一部の代替の実現が必ずしも直接的であるとは限らないことにある。例えば、単一の水晶発振器は、フェーズ・ロックド・ループ（ＰＬＬ）と関係して、関連の雑音問題と共に、アナログ信号を導入する不利益を有する。更に、これらの提案の技術は、信号処理及びコストの著しい増大を代表する補間回路及びデシメータの両方を要求する。
【００１０】
本発明の目的は、改良されたマルチレート・アナログ／ディジタル変換器（Ｍｕｌｔｉ−Ｒａｔｅ  Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ）（ＭＲＡＤＣ）を提供することにより前述の問題を解決することにある。
【００１１】
［発明の概要］
本発明に従って、基準クロックとしての単一の水晶発振器に結合されたマルチレート・アナログ／ディジタル変換器であって、入力データを２つの異なるクロック速度でサンプリングし且つ変換するよう構成された少なくとも２つの別個のチャネルを有し、各チャネルはクロック信号を前記基準クロックから導出し、シグマ−デルタ変換器が前記チャネルのそれぞれと関連付けられ、前記シグマ−デルタ変換器がシグマ−デルタ変調器、フィルタ及びリサンプラを備え、前記シグマ−デルタ変調器は入力データを受け取り且つデータ信号を前記フィルタに与え、前記フィルタ自体はフィルタリングされたデータ信号を前記の関連したデータ・リサンプラに与え、前記のデータ・リサンプラが、データを再サンプリングし、且つディジタル出力信号を与える、マルチレート・アナログ／ディジタル変換器が提供される。
【００１２】
再サンプリングがクロック・シンセサイザの出力信号により有利に制御され、適切なクロック速度を基準クロック又はその基準クロックの整数分の一から、比較器に結合された位相累算器により導出する。
【００１３】
基準クロックの周波数は、シグマ−デルタ変換器が動作する最大速度の整数倍であることが好ましい。
２つ又はそれより多いチャネルがある場合、各チャネルで実行される変換は、同時に又は時分割多重化され得る。
【００１４】
サンプリングがディジタル領域にあるので、信号処理、速度及び低雑音注入に関連した利点が得られる。同様に、シグマ−デルタ変調器の出力がディジタル形式であるので、それは、容易に且つ既存のソフトウエアを用いて操作及び処理され得る。更に、シグマ−デルタ変調器は、オーバサンプリングする傾向があり、即ち、シグマ−デルタ変調器は、ナイキスト速度を超えた周波数でサンプリングをする傾向があり、デシメータの構成が、比較的単純明快であり、そしてこれは、シグマ−デルタ変調器出力信号の後処理を非常に軽減する。この利点は、マルチモード受信機の各モードに対して追加のＰＬＬを含む要件がもはや無いことである。
【００１５】
データがサンプリングされる所望のレートのそれぞれでの周波数は、変換されるべき信号の最高標準周波数レートの整数倍であることが好ましい。例えば、ＷＣＤＭＡ及びＧＳＭの両方の信号を変換しなければならないＭＲＡＤＣにおいて、これらの標準のそれぞれに対するいわゆる１×（１倍）レート（率）は３．８４ＭＨｚ及び２７０．８３３ＫＨｚのそれぞれであることを考慮すると、データは、チャネルのそれぞれにおいて３．８４ＭＨｚの整数倍でサンプリングされる。例えば、サンプル速度は、シグマ−デルタ変調器において１５．３６ＭＨｚ（４×ＷＣＤＭＡレート）、３０．７２ＭＨｚ（８×ＷＣＤＭＡレート）又は４６．０８ＭＨｚ（１２×ＷＣＤＭＡレート）であることができるであろう。
【００１６】
データがデシメータの最終段で再サンプリングされる所望の速度のそれぞれでの周波数は、そのそれぞれのチャネルにより変換されるべき標準信号のそれぞれに対していわゆる１×レートの整数倍であることが好ましい。例えば、データは、ＷＣＤＭＡ信号を扱っているチャネルにおいて１５．３６ＭＨｚ（４×ＷＣＤＭＡレート）で再サンプリングされることができるであろうし、一方データは、ＧＳＭ信号を扱っているチャネルにおいて５４１．６６７ＫＨｚ（２×ＧＳＭレート）又は２７０．８３３ＫＨｚ（１×ＧＳＭレート）で再サンプリングされることができるであろう。
【００１７】
シグマ−デルタ変調器のサンプル速度と、各チャネルにより変換される標準信号の１×レートとの比が十分に大きい（典型的には８より大きい）と仮定すると、シグマ−デルタ変調器で生じるいずれの量子化雑音は、所望の信号帯域において最小に保たれる。次いで、デシメーションは、データ源即ちシグマ−デルタ変調器出力とデータ・シンク即ちリサンプラの出力との間で有利に実行される。デシメーション・プロセスは、ロー・パス・フィルタリングを与え、それは、帯域外雑音を必要とされる程度に多く除去し得て、それにより、出力信号を所望の出力レートで再サンプリングする方形波信号の高調波は、再サンプリングが行われる時点で、所望の信号帯域内の帯域外雑音の無視し得る寄与分を除去し、又は折り畳む（ｆｏｌｄ）のみであろう。
【００１８】
再生器は、基準クロック周波数の或る数分の一でリサンプラにおいてデータを再生（ｒｅｃｙｃｌｅ）するよう構成されることができる。この再生は、基準クロック周波数の整数分の一又はその分数分の一で行われ得る。
【００１９】
再生器は、位相累算器及び比較器を備えるディジタル・クロック・シンセサイザである。再サンプリング信号周波数の精度は、その再サンプリング信号の位相値を累算するため用いられるビット数（ｑ）により決定される。位相累算器は、基準クロックにより、又は基準クロックの整数分の一によりアクティブ状態（ａｃｔｉｖａｔｅ）にされる。再サンプリング信号の周波数（ｆｘ）は、周知の次の関数に従って、ビット数（ｑ）、位相累算器をアクティブ状態にするクロックの周波数（ｆｒｅｆ／α）、及びアクティブ状態にするクロックの周期毎に加えられる位相増分（ｐ）により決定される。
ｆｘ＝（ｐ／２ｑ）・ｆｒｅｆ／α
ｑが十分大きい場合、再サンプリング信号を関連モードで発生する際に高度の精度を得ることが可能である。
【００２０】
サンプル・レート変換（ＳＲＣ）は、補間回路及びデシメータを用いるので、ディジタル信号プロセッサ（ＤＳＰ）に対して著しい要求を課する場合がある。しかしながら、ロー・パス・フィルタを任意のシグマ−デルタ変換器に含めることによりデシメーションが可能になる。変調器で生じるオーバサンプリング及び量子化雑音整形（ｓｈａｐｉｎｇ）の結果として、デシメーションは、再サンプリング後に所望の信号帯域に落ち込み得る雑音成分を著しく減衰させる。本発明者は、この機能を採用して、マルチレート・アナログ／ディジタル変換器の雑音フロア・レベルを改善し、並びに起こり得るいずれのエイリアシングを低減し得ることが分かった。
【００２１】
ロー・パス・フィルタ（ＬＰＦ）をシグマ−デルタ変調器の又はそのそれぞれの出力に含めることにより、一層低いサンプリング速度を、リサンプラで、例えば３０．７２ＭＨｚのシステム・クロック周波数からより低い周波数の選定にすることにより達成することができる。クロック・シンセサイザは、クロックされた制御スイッチに結合され、そしてクロッキングが生じる速度を有利に変えることができる。従って、可変周波数クロックが効果的に達成できる。典型的には、クロック速度は、ＧＳＭチャネルに関して２７０．０８３３ＫＨｚ又は５４１．６６６ＫＨｚである。
【００２２】
本発明に従って、少なくとも２つの別個のチャネルへ２つの異なるクロック速度で入力するに適した基準クロック周波数を導出するステップであって、各チャネルは、使用において、入力データを２つの異なるクロック速度でサンプリングし且つ変換するよう構成されている、前記導出するステップと、クロック信号を前記基準クロックから導出するステップと、各チャネルにおけるデータをシグマ−デルタ変調器を用いて変調するステップと、入力データを前記シグマ−デルタ変調器から受け取るステップと、データ信号を関連のデータ・リサンプラに与えるようにデータ信号をロー・パス・フィルタリングするステップであって、前記リサンプラが、データを再サンプリングすることによりディジタル変換された出力を与える、前記ロー・パス・フィルタリングするステップとを備えるアナログ／ディジタル変換方法が提供される。
【００２３】
各チャネルにおいて標準信号の１×レートに近い又は等しいレートで信号を再サンプリングすることにより、新しい高い周波数基準クロックを導入する必要性、及び幾つかの高い周波数基準クロック間の高調波干渉の関連の問題が回避される。
【００２４】
本発明の好適な実施形態が、ここで例示によってのみ、図面を参照して説明される。
［発明の詳細な説明］
図面を参照すると、図１は、クロック・シンセサイザ１６を表した図を示す。入力パラメータｐは、主クロック（図示せず）周波数ｆｒｅｆ／α、発生するべき出力周波数ｆｘ、及び出力クロック信号の位相を累算するため用いられるビット数ｑに従って選択される。レジスタ２０は、入力を加算器２６から受け取り、そして基準クロック（図示せず）の整数分の一である入力クロックによりアクティブ状態にされる。代替として、レジスタ２０は、基準クロック自体によりクロックされることができるであろう。従って、レジスタ２０をアクティブ状態にするクロックの周波数は、ｆｒｅｆ／αにより与えられ、ここでαは１より大きいかそれに等しい整数である。レジスタ２０は、加算器２６を備える閉ループの一部である。この閉ループは、加算器２６の別の入力に加えられる位相計数を増分ｐにより累算する。レジスタ２０は、その出力２８を比較器３０に与える。比較器３０は、レジスタ２０からの出力を、２ｑ−１から導出された値と比較する。従って、比較器３０からの出力３２は、ディジタル合成されたクロックの形式であり、その周波数は、
ｆｘ＝（ｐ／２ｑ）・ｆｒｅｆ／α
により与えられる。
【００２５】
図２は、２つのシグマ−デルタ変換器１０ａ及び１０ｂを備えるマルチレート・アナログ／ディジタル変換器１９を示す。基準クロック発生器１７は、単一基準クロックと呼ばれる出力信号を与える。例えば、このクロックの周波数は、８×ＷＣＤＭＡレートである３０．７２ＭＨｚであり得る。各シグマ−デルタ変換器１０ａ及び１０ｂは、異なる周波数チャネルで動作するよう構成されている。各周波数は、特定の標準をサポートすることができる。特に好適な実施形態においては、シグマ−デルタ変換器１０ａはＷＣＤＭＡ信号を扱い、そしてシグマ−デルタ変換器１０ｂはＧＳＭ信号を扱う。一般的な場合、各シグマ−デルタ変換器は、クロック分周器９、シグマ−デルタ変調器１２、ロー・パス・フィルタ１４、クロック・シンセサイザ１６及び再サンプリング・スイッチ１８を備える。
【００２６】
図２に示され、上記の例の特定のケースにおいては、クロック分周器９ａは、基準クロックがシグマ−デルタ変調器１２ａに直接印加されるので、バイパス接続に縮小され、一方クロック分周器９ｂは、２の係数による周波数分周を達成する。これは、パラメータＮを１に等しくし、そしてパラメータＭを２に等しくさせることと等価である。
【００２７】
従って、シグマ−デルタ変調器１２は、各入力信号をオーバサンプリングし且つ量子化して、各チャネルに関連したサンプリング速度でディジタル出力を生成する。シグマ−デルタ変調器１２のディジタル出力は、入力信号及び量子化雑音の関数である。
【００２８】
シグマ−デルタ変調器１２の出力での信号は、ロー・パス・フィルタ１４によりフィルタリングされる。こうして、大部分の帯域外雑音成分は、著しく減衰される。
クロック・シンセサイザ１６は、基準クロック１７が各チャネルに関して適切な整数の係数により除算（分周）された後でその基準クロック１７によりクロックされる。クロック・シンセサイザ１６は、制御信号を再サンプリング・スイッチ１８に供給する。第１のシグマ−デルタ変換器１０ａにおいて、第１のアナログ入力信号が、例えば、シグマ−デルタ変調器１２ａにおいて３０．７２ＭＨｚの８×ＷＣＤＭＡレートでサンプリングされ得て、次いでロー・パス・フィルタ（ＬＰＦ）１４ａ、クロック・シンセサイザ１６ａ及び再サンプリング・スイッチ１８ａにより、係数２でデシメート（ｄｅｃｉｍａｔｅ）されて、１５．７６ＭＨｚの４×ＷＣＤＭＡレートまで下げられ得る。従って、クロックされた再サンプリング・スイッチ１８ａからの出力信号は、ＷＣＤＭＡ信号を扱うのに適している。
【００２９】
第２のシグマ−デルタ変換器１０ｂにおいては、第２のアナログ入力信号は、例えば、シグマ−デルタ変調器１２ｂにおいて１５．３６ＭＨｚの４×ＷＣＤＭＡレートでサンプリングされ得て、次いでＬＰＦ１４ｂ、クロック・シンセサイザ１６ｂ及び再サンプリング・スイッチ１８ｂによりデシメートされて５４１．６６７ＫＨｚの２×ＧＳＭレートまで下げられ得る。従って、クロックされた再サンプリング・スイッチ１８ｂからの出力信号は、ＧＳＭ信号を扱うのに適している。
【００３０】
シグマ−デルタ変換器１０ａに関して与えられた例においては、シグマ−デルタ変調器の出力での信号は、２の係数によりデシメートされることのみが必要である。従って、クロック・シンセサイザ１６ａは、２の係数による単純な分周器に縮小され得て、それは当業者に周知である。それにも拘わらず、シグマ−デルタ変調器１２ｂの出力での信号は、非整数の係数によりデシメートされることが必要であり、そしてこれは、クロック・シンセサイザ１６ｂを図１に図示されたような構成により実現することを要求する。
【００３１】
図３は、図２の上記の例の回路を用いたシグマ−デルタ変調器１２ｂの出力における信号の周波数スペクトルを示す。このときのサンプリング速度は、１５．３６ＭＨｚであり、そして水平スケールは、この周波数に関して表されている。周波数範囲は、１．５３６ＭＨｚまでにわたっている。単純化のため、第２のアナログ入力は、ＧＳＭ標準で使用の正規のＧＭＳＫ変調された信号の代わりの２トーン信号である。従って、シグマ−デルタ変調器の出力において、これらの２つのトーンは、低い周波数に対応するスペクトルの左手側上に認められ得る一方、シグマ−デルタ変調ループにより生成される大部分の量子化雑音が、高い方の周波数で観測され得る。
【００３２】
図４は、ロー・パス・フィルタ１４ｂの出力での信号の周波数スペクトルを示す。水平スケールはなお１５．３６ＭＨｚのサンプリング速度に関連する。２つの低周波数トーンは、修正されなかったが、しかし高周波数の雑音の大部分は、著しく低減された。
【００３３】
図５は、再サンプリング・スイッチ１８ｂの出力での信号の周波数スペクトルを示す。ここで、信号は、５４１．６６７ＫＨｚで再サンプリングされた。従って、水平スケールは、０．５×５４１．６６７ＫＨｚ＝２７０．８３３ＫＨｚまで及ぶ。２つの低周波数トーンは、修正されなかった。雑音レベルは、典型的には、シグマ−デルタ変調ループにより生成される低周波数部分である整形（ｓｈａｐｉｎｇ）を与える。これは、再サンプリング・クロック信号の高調波への干渉によりエイリアジング（ａｌｉａｓｅ）された高周波数雑音量が無視し得る程小さいことを示す。ロー・パス・フィルタ１４により与えられる減衰が、この目標を達成するに十分である。
【００３４】
図２のマルチレート・アナログ／ディジタル変換器は、更なるシグマ−デルタ変換器１０ａ及び１０ｂを追加することにより、３チャネル以上に拡張され得る。更に、この構成はデシメートする係数が整数であることを必要としないので、多くの異なる種類の信号がＷＣＤＭＡ及びＧＳＭに加えて又はその代わりにサポートされることができることが分かり得る。シグマ−デルタ変調器の出力でのクロック速度と再サンプリング後のクロック速度との間の適切なデシメーションを可能にするため、適切なパラメータをクロック・シンセサイザにおいて設定することが必要である。更に、十分なオーバサンプリングを与え、且つ変調器における効率的な量子化雑音整形、及びロー・パス・フィルタにおける帯域外雑音成分の効果的減衰を可能にするため、シグマ−デルタ変調器におけるサンプリング速度と、再サンプリング速度とを各標準に適応させ得る。
【００３５】
両方のクロック速度間のオーバサンプリング比は、再サンプリング方形波信号の高調波に起因して再サンプリング動作により信号帯域内にエイリアジングされる雑音量に関連される。このオーバサンプリング比、及び対応のシグマ−デルタ変換器出力での帯域内許容可能雑音量を知って、ロー・パス・フィルタの効率が、それに対応して調整されねばならない。
【００３６】
表１は、３０．７２ＭＨｚの単一基準クロックを用いる特定のケースにおいて異なる所望の出力レートの範囲及びそれらを得る仕方を示す。
【００３７】
【表１】
2005505184.tif 000003
異なる種類の信号が同時にしかし専用の期間中に処理される必要がないケースにおいては、図２におけるシグマ−デルタ変換器１０ａ及び１０ｂは、物理的に増分されることが必要でない。単一のシグマ−デルタ変換器は、扱われるべき信号のそれぞれに関連した異なる組のパラメータを用いて、時間にわたり実行され且つ多重化されることができるであろう。これは、並びに標準の再構成は、専用のソフトウエアにより且つその制御下で達成され得る。
【００３８】
本発明は、例示によってのみ説明され、そして、本発明の範囲を逸脱することなしに、記載の実施形態を変形することを行い得ることが認められるであろう。
【図面の簡単な説明】
【００３９】
【図１】図１は、クロック・シンセサイザの単純化したブロック図である。
【図２】図２は、本発明の好適な実施形態のブロック図である。
【図３】図３は、８×ＷＣＤＭＡクロック・レートにおけるシグマ−デルタ変調器からの出力を示すグラフである。
【図４】図４は、８×ＷＣＤＭＡクロック・レートにおけるロー・パス・フィルタからの出力を示すグラフである。
【図５】図５は、信号を２×ＧＳＭクロック・レートで再サンプリングした後のＭＲＡＤＣの出力を示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際公開パンフレット】
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【国際調査報告】
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