(57)【要約】静電放電誘導ウェーハ欠陥を検査するための、試験ウェーハ（１２）および方法が開示される。試験ウェーハ（１２）は、その上に形成された静電放電（ＥＳＤ）感応型リスク・スケール・ジオメトリ（１６）を含む。半導体製造処理工程に暴露した後に、ＥＳＤリスク・スケール・ジオメトリ（１６）を使用して、試験ウェーハ（１２）を解析することによって、半導体製造処理工程に関連するあらゆるＥＳＤ効果の重大度を特定し、かつ評価する。
2005517297.tif 000002
【特許請求の範囲】
【請求項１】
その上にＥＳＤ感応型リスク・スケール・ジオメトリを含む試験ウェーハを、半導体製造処理工程に暴露するステップと、
前記ＥＳＤ感応型リスク・スケール・ジオメトリを使用して、前記試験ウェーハを解析することによって、前記半導体製造処理工程に関連するＥＳＤ効果の重大度を特定し、かつ評価するステップとを含む、静電放電（ＥＳＤ）誘導ウェーハ欠陥を検査する方法
【請求項２】
前記半導体製造処理工程が、ウェーハの製造に関連する少なくとも１つの処理工程を含む、請求項１に記載の方法。
【請求項３】
前記半導体製造処理工程が、フォトリソグラフィに関連する少なくとも１つの処理工程を含む、請求項１に記載の方法。
【請求項４】
前記半導体製造処理工程が、フォトリソグラフィ・ツールを試験することに関連する少なくとも１つの処理工程を含む、請求項１に記載の方法。
【請求項５】
前記半導体製造処理工程が、ウェーハを保管することを含む、請求項１に記載の方法。
【請求項６】
前記半導体製造処理工程が、ウェーハを洗浄することを含む、請求項１に記載の方法。
【請求項７】
前記半導体製造処理工程が、ウェーハを搬送することを含む、請求項１に記載の方法。
【請求項８】
前記半導体製造処理工程が、フォトリソグラフィ工程にウェーハを設置することを含む、請求項１に記載の方法。
【請求項９】
前記試験ウェーハを解析するステップが、顕微鏡下で前記試験ウェーハを観察するステップをさらに含む、請求項１に記載の方法。
【請求項１０】
前記試験ウェーハを解析するステップが、前記試験ウェーハ金属層に関連する金属の光学挙動における差異を示す機能を有する光学検査装置を用いて、前記試験ウェーハを観察するステップをさらに含む、請求項１に記載の方法。
【請求項１１】
前記静電放電作用が物質移動を含む、請求項１に記載の方法。
【請求項１２】
前記静電放電作用が物質スパッタリングを含む、請求項１に記載の方法。
【請求項１３】
前記ＥＳＤ感応型リスク・スケール・ジオメトリが、半導体製造工程における１つまたは複数の設計ルールを含む、請求項１に記載の方法。
【請求項１４】
静電放電作用を判定するステップが、それに合わせて半導体製造処理工程が集積回路デバイスを満足に製造することのできる、最小の設計ルールを特定することを含む、請求項１に記載の方法。
【請求項１５】
約０．１５ミクロンのギャップ幅と約０．２５ミクロンのライン幅を含むＥＳＤ感応型リスク・スケール・ジオメトリの一部分を解析して、０．１５ミクロン設計ルールに合う満足な製造を評価するステップをさらに含む、請求項１に記載の方法。
【請求項１６】
約０．２５ミクロンのギャップ幅と約０．２５ミクロンのライン幅を含むＥＳＤ感応型リスク・スケール・ジオメトリを解析して、０．２５ミクロン設計ルールに合う満足な製造を評価するステップをさらに含む、請求項１に記載の方法。
【請求項１７】
その上に形成された静電放電感応型リスク・スケール・ジオメトリを含む試験ウェーハを、１台の半導体製造機器と接触させるステップと、
前記試験ウェーハを前記１台の半導体製造機器から取り外すステップと、
前記リスク・スケール・ジオメトリを使用して前記試験ウェーハを解析することによって、前記１台の半導体製造機器の接触に関連する任意の静電放電作用の重大度を判定するステップとを含む、静電放電作用の重大度を監視する方法。
【請求項１８】
前記１台の半導体製造機器が、ウェーハ保管装置を含む、請求項１７に記載の方法。
【請求項１９】
前記１台の半導体製造機器がステッパーを含む、請求項１７に記載の方法。
【請求項２０】
前記試験ウェーハを解析する以前に、前記試験ウェーハ上にフォトリソグラフィ画像を生成するステップをさらに含む、請求項１７に記載の方法。
【請求項２１】
半導体製造に関連する静電放電作用を監視するためのウェーハであって、
前記ウェーハ上に形成した複数の試験モジュールと、
静電放電（ＥＳＤ）感応型ジオメトリによって部分的に画定された各試験モジュール上に形成されたリスク・スケールとを含み、
前記ＥＳＤ感応型ジオメトリが、少なくとも２つのボディによって部分的に画定される少なくとも１つの試験モジュールを含み、
それぞれのボディがＥＳＤ効果を誘導するのに十分な表面積を含み、さらに、
前記２つのボディ間に配置したラインおよびギャップを含む、ウェーハ。
【請求項２２】
前記ラインは、少なくとも２つのボディの第１のボディから少なくとも２つのボディの第２のボディへと延びていること、
前記ラインは、前記少なくとも２つのボディの第２のボディの近傍の端子端を含むこと、かつ
前記端子端が、前記端子端と前記少なくとも２つのボディの第２のボディとの間のギャップを画定することをさらに含む、請求項２１に記載のウェーハ。
【請求項２３】
前記複数の試験モジュールが２次元配列に配置された、請求項２１に記載のウェーハ。
【請求項２４】
各試験モジュールが部分的にそれぞれの静電放電感応型ジオメトリによって画定された、複数の試験モジュールであって、
各試験モジュール用のジオメトリが、少なくとも２つのボディを含み、
各ボディが、静電放電を収容するのに十分な表面積を含み、さらに、
前記２つのボディの少なくとも１つから、前記少なくとも２つのボディの第２のボディへと延びるラインを含み、
前記ラインが、第２のボディに近接する端子端を含み、前記端子端と第２のボディの間のギャップを画定しており、
前記試験モジュールは互いに協働して、静電感応型リスク・スケールを提供する、集積回路の製造に関連する静電放電作用を監視するための装置。
【請求項２５】
ウェーハを提供するステップと、
前記ウェーハ上に、製造工程に関連するＥＳＤ効果の重大度を特定し、かつ評価することのできるリスク・スケールを備える、ＥＳＤ感応型ジオメトリを形成するステップとを含む、その上に形成された静電放電（ＥＳＤ）感応型ジオメトリを含む試験ウェーハの製造方法。
【請求項２６】
複数のボディ、ラインおよびギャップを備える、静電放電感応型ジオメトリを形成するステップをさらに含む、請求項２５に記載の方法。
【請求項２７】
前記ＥＳＤ感応型ジオメトリを、ウェーハのスクライブ・ラインの内側に形成するステップをさらに含む、請求項２５に記載の方法。
【請求項２８】
前記ＥＳＤ感応型ジオメトリを、ウェーハの能動領域の内側に形成するステップをさらに含む、請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的には半導体製造分野に関し、より具体的には静電放電誘導ウェーハ欠陥（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ  ｉｎｄｕｃｅｄ  ｗａｆｅｒ  ｄｅｆｅｃｔｓ）監視用のテストウェーハ（ｔｅｓｔ  ｗａｆｅｒ）および方法に関する。
【背景技術】
【０００２】
過去数年間にわたり、ラップトップ・コンピュータ、ハンドヘルド・コンピュータ、パーソナル・データ・アシスタント（ＰＤＡ）およびグローバル電話などの電子デバイスが発展したことによって、小型の半導体集積回路（ＩＣ）および関連する電子部品に対する需要が増大した。このような需要に答えるために、製造業者は、電子部品の全体的な大きさおよび寸法を低減するためのいくつかの技法を開発した。とりわけ、このような技法の中には、より小型で、より高密度な電子部品を含む回路ジオメトリをねらいとするものがある。
【０００３】
複雑な半導体デバイスの製造には、堆積、検査、フォトリソグラフィ、エッチング、および試験を含む一連の工程が含まれる。フォトリソグラフィ工程中に、半導体製造業者は、半導体ウェーハ上に電子回路の画像を複写するためにフォトマスクを使用する。フォトマスクは、一般に、一面に堆積されたパターン形成された金属層（例えば、クロム）を有する透明基板を含む。このパターン形成された金属層には、電子回路の微小画像が含まれており、これをフォトマスクのジオメトリと呼ぶこともある。
【０００４】
理論的には、パターン形成工程とは、ウェーハ上に所望の電気回路の精密なレプリカを生成するものである。しかしながら、任意の電気パラメータを含み、ジオメトリの品質に影響を与えるいくつかの要因がある。ウェーハ上に生成されるジオメトリの品質は、ジオメトリを形成する種々の層の電気パラメータと共に、その電気回路の品質を実質的に決定する。設計ルールが、より小型で、より高密度なＩＣデバイスに向かって移行したことによって、ジオメトリの完全性、および関連する電気パラメータが益々重要になっている。
【０００５】
ジオメトリ劣化（ｇｅｏｍｅｔｒｙ  ｄｅｇｒａｄａｔｉｏｎ）の重要な一因は、静電放電（ＥＳＤ）［ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ］である。ＥＳＤが生じるのは、ある力によって、半導体ウェーハ上の導電性構造間の電荷不均衡が生じるときである。半導体の意味合いにおいては、ＥＳＤの作用としては、物質スパッタリング（ｍａｔｅｒｉａｌ  ｓｐｕｔｔｅｒｉｎｇ）および物質移動（ｍａｔｅｒｉａｌ  ｍｉｇｒａｔｉｏｎ）が挙げられる。これらの作用が発生すると、劣化した半導体ウェーハから生成される、ＩＣデバイスが機能しなくなる可能性がある。このような状況において、問題ウェーハおよびＥＳＤの潜在的発生源を特定することへの動機が存在する。不運なことに、大規模ＩＣデバイスの生成には多数の工程ステップが必要であることからして、製造工程全体を通してＥＳＤ効果を特定し、かつ監視することは困難なことが多い。このことは、ウェーハ生産、搬送、保管および洗浄を、半導体製造工程ステップのリストに含める場合に、特に当てはまる。
【０００６】
ウェーハに対するＥＳＤ損傷（ｄａｍａｇｅ）を試験する従来方法の１つに、機能性試験（ｆｕｎｃｔｉｏｎａｌｉｔｙ  ｔｅｓｔ）がある。一般に、半導体ウェーハ上のＥＳＤ損傷とは、ＩＣデバイス内の単独トランジスタの機能性を攻撃するものである。ＥＳＤ損傷の機能性試験は、製造工程の終点において、半導体ウェーハ上に完成された電気回路を使用することによって実施される。電気的計測を行うことによって、回路経路を試験して起こり得るＥＳＤ損傷が判定される。しかしながら、機能性試験は、完成半導体ＩＣを使用するために、潜在ＥＤＳ損傷を過去に遡って特定するものである。
【０００７】
欠陥検査が別の従来式の試験方法であるが、この技法は一般にウェーハ上に画像を生成するのに使用するフォトマスクにより注目するものである。欠陥検査には、ダイ・ツー・ダイ検査またはダイ・ツー・データ検査のいずれかが含まれる。いずれの場合にも、実際のフォトマスク・ジオメトリが、理論フォトマスク・ジオメトリと比較される。実際と理論の相違が特定されて、欠陥重大度（ｄｅｆｅｃｔ  ｓｅｖｅｒｉｔｙ）についての判定が行われる。この検査には、通常、フォトリソグラフィ工程中に生成されるか、またはエッチング工程の後に出現する、個別の抵抗構造の性能チェックが含まれる。この検査技法も、欠陥ダイをそれらが損傷を受けた後に特定することから、過去に遡久する技法である。さらに、この方法は、半導体ＩＣ上に組み込まれることのある多数の異なる電気的パターン層の数が理由で、ウェーハに適用するのは困難である。さらに、この検査方法には、実際のジオメトリと理論ジオメトリを比較する機能を有する、高価な装置を必要とする。
【０００８】
さらに別の検査方法は、半導体製造工程中の個々の工程における、電界強度計測の実施を含む。この方法は、少なくとも２つの理由から問題がある。第１には、電界強度計測はＥＳＤ計測ではないことである。電界の強度は、単にＥＳＤ電位（ｐｏｔｅｎｔｉａｌ）の指標にすぎない。第２には、この計測は、特定の工程に関連するＥＳＤ電位の指標にすぎないことである。特定の工程中に誘導されるＥＳＤ効果は、標準的なウェーハが遭遇する全ＥＳＤ効果の一成分にすぎない可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
静電放電（ＥＳＤ）誘導ウエア欠陥の試験および検査に関連する欠点および問題を、実質的に軽減するか、または解消することにある。ある特定の実施形態においては、ＥＳＤ誘導ウェーハ欠陥の検査方法が開示され、この方法は、ＥＳＤ感応型リスク・スケール・ジオメトリ（ｓｅｎｓｉｔｉｖｅ  ｒｉｓｋ  ｓｃａｌｅ  ｇｅｏｍｅｔｒｙ）を使用して試験ウェーハを解析することによって、半導体製造処理工程に関連する静電放電作用の重大度を同定および評価することを含むものである。
【課題を解決するための手段】
【００１０】
本発明の一実施形態によれば、ＥＳＤ誘導ウェーハ欠陥を検査する方法は、ＥＳＤ感応型リスク・スケール・ジオメトリを含む試験ウェーハを半導体製造工程に暴露するステップと、リスク・スケール・ジオメトリを使用して試験ウェーハを解析して、製造工程（ｍａｎｕｆａｃｔｕｒｉｎｇ  ｐｒｏｃｅｓｓ）に関連するＥＳＤ効果の重大度を同定および評価するステップとを含む。この試験ウェーハは、ＥＳＤ感応型ジオメトリを収納しており、１つまたは複数の半導体製造工程に暴露される。暴露後に、試験ウェーハを、リスク・スケール・ジオメトリを使用して解析し、暴露の結果として、それがある場合には、ジオメトリの劣化がどの程度発生したかを測定することができる。
【００１１】
本発明の別の実施形態によれば、ＥＳＤ効果の重大度を監視する方法は、ＥＳＤ感応型リスク・スケール・ジオメトリを有する試験ウェーハを、１台の半導体製造機器と接触させるステップを含む。次いで、このウェーハを、前記１台の半導体製造機器から取り外すことができる。このウェーハ上のＥＳＤ感応型ジオメトリを、リスク・スケール・ジオメトリを使用して解析して、それがある場合には、該半導体製造機器との接触の結果として発生したジオメトリの劣化の重大度を測定する。
【００１２】
本発明のさらに別の実施形態によれば、ＥＳＤ誘導ウェーハ欠陥を検査する装置は、リスク・スケールを定義する複数の試験モジュールを含むウェーハを含む。この複数の試験モジュールは、ＥＳＤ効果（ｅｆｆｅｃｔ）を誘導するのに十分な表面積を有するボディによって部分的に画定された、ウェーハ上に形成されたＥＤＳ感応型ジオメトリを含む。このジオメトリには、ボディ間に配置されたラインとギャップとを含めることができる。ある特定の実施形態においては、前記装置を、第１のモジュールに関連するラインが、第２のモジュールに関連するボディに向かって延びるように配置した一列の試験モジュールで形成することができる。
【００１３】
本発明のある実施形態における重要な技術的利点としては、試験ウェーハ上に形成したＥＳＤ感応型ジオメトリが挙げられる。このＥＳＤ感応型ジオメトリには、第２のボディ構造の方向に延びるラインと、このラインと第２のボディの間に形成されたギャップとを備える、ＥＳＤ効果を誘導するのに十分なボディ構造が含まれる。ＥＳＤ感応型ジオメトリによって、試験ウェーハは、所与の製造処理工程または製造装置に対する、１つまたは複数の暴露サイクルにおけるＥＳＤ効果を明らかにすることが可能となる。
【００１４】
本発明のある実施形態のその他の重要な技術的利点としては、半導体製造工程における１つまたは複数の設計ルールに対応するＥＳＤ感応型ジオメトリが挙げられる。１つの設計ルールは、ＩＣデバイスを生成するのに使用する電気回路に対する、最小許容構造寸法を設定する。複数の設計ルールに関係づける、ＥＳＤ感応型ジオメトリの能力によって、製造業者は、ＩＣデバイスを製造するのに、どの設計ルールが既存の製造ツールと共に調和して使用できるかを迅速に判定することができる。
【００１５】
本発明のある実施形態のさらに別の技術利点としては、ユーザが、半導体製造工程における単一の工程ステップ（例えば、フォトリソグラフィ、洗浄、など）を、特定、監視し、かつ評価することを可能にする、ＥＳＤリスク・スケール・ジオメトリが挙げられる。代替手法としては、ユーザは、累積ＥＳＤ効果を、全半導体製造工程および関連するウェーハ搬送処理工程（ｗａｆｅｒ  ｈａｎｄｌｉｎｇ  ｐｒｏｃｅｄｕｒｅ）を、特定、監視し、かつ評価することができる。
【００１６】
本発明の様々な実施形態においては、これらの技術的利点のすべて、もくしは一部が伴うか、またはいずれも伴わないことがある。その他の技術的利点は、以下の図表、記述および請求の範囲から、当業者には明らかになるであろう。
【発明を実施するための最良の形態】
【００１７】
本発明およびその利点のより完全な理解は、以下の記述を、添付の図面と合わせ読むことによって得られるであろう。なお図面においては、同一番号は同一構造を示している。
【００１８】
本発明の好ましい実施形態およびその利点は、図１〜４を参照することによって最もよく理解することが可能であり、この図では、同一番号は、同一部品または対応部品を示すのに用いている。
【００１９】
図１Ａ、１Ｂおよび１Ｃは、全体を通して１０で示した、静電放電（ＥＳＤ）作用の重大度を監視し、かつ評価するための装置の一実施形態の斜視図である。図示した実施形態においては、装置１０は半導体ウェーハである。装置１０は、それに限定はされないが、片側または両側研磨ウェーハ、１インチから１２インチまでのウェーハ、接着ウェーハ（ｂｏｎｄｅｄ  ｗａｆｅｒ）、ドープド・ウェーハ、シリコン・ゲルマニウム・ウェーハ、または半導体工程の使用に適する、その他任意のウェーハを含む、任意の種類の半導体ウェーハのタイプとすることができる。装置１０は、能動領域１５および基板１２を含む。基板１２は、それには限定されないが、水晶、シリコンまたはシリコン・ゲルマニウムを含む材料で製作することができる。能動領域１５は、通常は、銅、アルミニウムまたはその他任意の導電性材料などの導電性金属層でできている。一代替実施形態においては、導電性金属層は、基板１２、または絶縁層によってウェーハ上に先に堆積されたその他の導電性層、と分離されている。
【００２０】
ある特定の実施形態においては、ＥＳＤ感応型ジオメトリ１６は、装置１０上に、基板１２上に配置した導電性層を用いて形成される。図１Ｂに示すように、ＥＳＤ感応型ジオメトリ１６は、多数の方法で、装置１０上に形成することができる。例えば、ＥＳＤ感応型ジオメトリ１６は、能動領域１５内部に、またはスクライブ・ライン（ｓｃｒｉｂｅ  ｌｉｎｅ）に位置する位置合わせマーク（特に図示せず）の近傍などの非能動領域に配置して、エッチングにより導電性層内に形成することができる。
【００２１】
別の実施形態においては、装置１０には、ウェーハ上に形成されたＥＳＤ感応型ジオメトリ１６を有する、ＥＳＤ試験ウェーハが含まれる。例えば、ＥＳＤ試験ウェーハは、Ｈｏｙａ  Ｃｏｒｐｏｒａｔｉｏｎ製のクロム・オン・クウォーツ・ウェーハとするか、または絶縁のための酸化物層と、この酸化物層の上に形成された構造化金属層とでコーティングされたシリコン・ウェーハとすることができる。このＥＳＤ試験ウェーハは、指定の試験および診断ウェーハとして使用することができる。通常、ＥＳＤ感応型ジオメトリ１６が、ＥＳＤ試験ウェーハ上に形成される唯一の構造である。
【００２２】
ＥＳＤ感応型ジオメトリ１６には、装置１０の表面上に形成した試験モジュール・パターン１８および境界１４を含めることができる。図１Ｃに示すように、試験モジュール・パターン１８には、ボディ２０、２０ａ、境界ボディ２６、ライン２２、２２ａ、およびギャップ２４、２４ａが含まれる。境界ボディ２６は、境界１４の一部分を含むことに留意されたい。試験モジュール・パターン１８の量、構成および大きさを変更して、ＥＳＤおよびＥＳＤ効果を監視、評価、および計測することができる。
【００２３】
ＥＳＤ感応型ジオメトリ１６を有する試験ウェーハは、様々な寸法にすることができ、装置１０で表す実施形態は、試験モジュール列（ｔｅｓｔ  ｍｏｄｕｌｅ  ｓｔｒｉｎｇ）２８を含む、丸型試験ウェーハである。図１Ｂに示すように、試験モジュール列２８には、１つの列または５つの列を含めることができる。例としての５つの列群２９は、図２においてより明確に見ることができる。図１Ａ、１Ｂ、１Ｃおよび２は、単一の５つの列群２９を示しているが、群中の列の数およびウェーハ上の群の数は、変更することができる。
【００２４】
群の数および／または群の中の列の数を変更することに加えて、試験モジュール・パターン１８に描かれた要素などの、試験モジュールの寸法を変更することができる。例えば、ボディ２０は、約２５０ミクロン（μｍ）×２５０μｍの寸法の概して正方形構造とし、ライン２２は、長さを約４０μｍで幅を約０．２５μｍとし、かつライン２２とボディ２０ａの間の距離で定義されるギャップ２４の幅は、約０．２５μｍとすることができる。これらの寸法のすべては、所与の半導体製造工程および所望の設計ルールに対するＥＳＤ試験を改良するために、変更することができる。
【００２５】
単一の試験ウェーハには、試験モジュール・パターン１８の多数の実例を含めることができること、および試験モジュール・パターン１８の様々な実例は、異なる寸法のボディ２０、ライン２２およびギャップ２４を有することができることに留意すべきである。１つの試験モジュール・パターン１８の端部を、別の試験モジュール・パターン１８の始点に隣接して配置することによって、試験モジュール列２８を形成することができる。実際に、試験モジュール列２８は、単一試験モジュール・パターン１８単独よりも、ＥＳＤ効果により敏感にすることができる。したがって、試験モジュール列２８の５から２５の試験モジュール列の実例が境界１４から延びる、試験モジュール群を生成するのが望ましい。一実施形態においては、試験モジュール列２８は、各試験モジュール・パターン１８に対して一定のギャップ２４寸法で形成されている。別の実施形態においては、ギャップ２４寸法は、各試験モジュール・パターン１８とともに変化して、試験モジュール列２８を形成する。
【００２６】
単一の試験ウェーハには、試験モジュール列２８のいくつかの実例、またはいくつかの群の試験モジュール列２８を含めることができるので、ボディ２０、ライン２２およびギャップ２４の寸法は、試験モジュール列２８の間および／またはその内部で、変更することが可能であり、半導体製造工程用の専用のＥＳＤ試験を提供する。一実施形態においては、それぞれの試験モジュール列２８が２５の試験モジュール・パターン１８を含む、６組の５つの列群２９を、ＥＳＤ感応型ジオメトリ１６に含めることもできる。
【００２７】
図２は、ＥＳＤの重大度を監視し、かつ評価するための、装置１０の別の実施形態の上面図を示す。５つの列群２９内の試験モジュール列２８の各実例は、ＥＳＤ発生に対する複数の位置を提供するために、実質的に同一にしてもよい。さらに、これらの同一の列群は、ＥＳＤ効果を予測し、かつ監視するための統計的に関連する結果を提供することができる。
【００２８】
さらに、試験モジュール・パターン１８は、図１Ｃに示すように、試験表面の全部分が範囲に入るように分布させることができる。試験モジュール・パターン１８が、試験表面の全部分を範囲に入れると、ウェーハ上のいくつかの位置を、互いに独立に試験することができ、これによって、例えば、フォトリソグラフィ用ツール上の個々の接地パッド、またはその他任意の局所ＥＳＤ変更形態の試験が可能になる。接地パッド試験の精度は、試験モジュール列２８を１つの実例を、試験モジュール列２８の別の実例と約１ｍｍだけ間隔を空けることによって向上させることができる。
【００２９】
試験モジュール列２８の複数の組によっても、いくつかの起こり得るＥＳＤ事象を同時に監視し、かつ評価することが可能になる。５つの列群２９を形成する試験モジュール列２８の実例間の、ギャップ２４および／またはライン２２の寸法を変更することによって、回路特性に対する基準寸法および関連する設計ルールを定義することができる。０．１５μｍ、０．２０μｍ、０．２５μｍ、０．３０μｍおよび０．４０μｍのギャップ２４寸法を含めて、０．２５μｍの幅のライン２２を使用することによって、半導体製造業者は、製造工程を試験することによって、その製造業者が既存のツールを用いて効率的に製造できる、設計ルールを判定することができることになる。試験ウェーハが、０．１５μｍのギャップ２４幅および０．２５μｍのライン２２幅の部位で損傷を示す場合には、製造業者は、０．１５μｍなどの関係する設計ルールは、ＥＳＤの被害を受ける可能性があり、既存ツールおよび処理工程では製造できないことを予測することができる。逆に、試験ウェーハが、０．２５μｍのギャップ２４幅および０．２５μｍのライン２４幅の部位で損傷を示さない場合には、製造業者は、試験ウェーハが示すＥＳＤ効果による損傷を受けることなく、０．２５μｍなどの関連する設計ルールに合わせて製造することができる。
【００３０】
試験ウェーハが、損傷を示すかどうかを判定するには、２つの主要ステップ、（１）試験ウェーハを電荷誘導事象またはツールに暴露するステップであって、試験ウェーハの搬送、洗浄、保管また接地を含むステップ、および（２）試験ウェーハを解析してジオメトリ劣化の重大度を測定するステップであって、任意のＥＳＤ効果の重大度を示すことのできるステップに関係する。暴露ステップには、単一の事象またはツールへの暴露、または一連の事象および／またはツールへの暴露を含めることができる。
【００３１】
解析ステップには、顕微鏡の使用を含めることができる。顕微鏡を使用することによって、ＥＳＤ効果の重大度を示す結果を、迅速かつ比較的低コストで判定することができる。しかしながら、この解析は、人が顕微鏡を使用して実行する可能性が最も高く、このことはヒューマンエラーに起因する精度上および主観性の問題が生じる可能性がある。別の実施形態においては、ＥＳＤの作用の解析は、検査試験によって実行することができる。検査試験は、試験パターンおよび特に試験パターン・ジオメトリを構成する材質の光学挙動の差異を示す、自動化試験手順とすることができる。例えば、検査試験は、顕微鏡（例えば、走査電子顕微鏡または原子間力顕微鏡）などの光学検査装置によって実施することができる。
【００３２】
別の解析ステップとしては、製造工程を通して、ウェーハ上に、試験モジュール・パターン１８の追加の実例をエッチングすることを含めてもよい。より多くのＥＳＤ感応型ジオメトリ１６構造を追加することによって、解析技法は、製造工程の高いＥＳＤ問題領域に関する情報を提供することができる。さらに、ある解析技法は、試験モジュール・パターン１８の比較を含み、製造工程全体を通しての累積ＥＳＤ効果を示すことができる。
【００３３】
図３は、半導体製造工程におけるＥＳＤの潜在的発生源を特定する方法のフローチャートである。標準的な半導体製造処理工程は、ウェーハ製造ステップ、フォトリソグラフィ・ステップ、およびＩＣデバイス製造ステップを含む。ウェーハ、フォトリソグラフィ・デバイスおよびＩＣデバイスの製造に関連するステップの多くがＥＳＤの潜在的発生源であり、したがってフォトマスク・ジオメトリ劣化の潜在的原因である。
【００３４】
ステップ３０において、ＥＳＤの潜在的発生源は、フォトリソグラフィ工程の以前にウェーハが製造されて保管される場合に、存在する。ウェーハ上の構造またはジオメトリを欠くにもかかわらず、電位がウェーハ自体の上で発達することがある。ＥＳＤ感応型ジオメトリ１６を有する試験ウェーハを、その他のウェーハと共に配置することによって、ステップ３１において試験ウェーハを検査して、ウェーハの保管および搬送中のＥＳＤ電位を検出することができる。試験ウェーハには、ウェーハ上に形成したＥＳＤジオメトリだけを備えるウェーハ（すなわち、ＥＳＤ試験ウェーハ）または、ウェーハ上に形成した電気回路パターンとＥＳＤジオメトリとを備える量産ウェーハを含めることができる。ステップ３２において、ウェーハは、パターン形成工程に装入されて、この工程でウェーハ上に電気回路パターンが形成される。この工程は、いくつかの搬送段階と関係し、またウェーハの接地を含む、フォトリソグラフィ・ツールおよびデバイスなどの異なるタイプの機器と関連する場合がある。これらの搬送段階のそれぞれは、単独または組み合わせによってウェーハに損傷を与えるＥＳＤ電位を生成する場合がある。
【００３５】
ステップ３３において、試験ウェーハを、検査のためにフォトリソグラフィのツールまたはデバイスから取り外して、ＥＳＤ効果を検出し、かつ特定することができる。ウェーハがデバイスまたはツール内に装入されると、ステップ３４において電気パターンをウェーハ上に焼き付ける間に、ウェーハは高いＥＳＤ電位に曝される。いくつかの試験ウェーハは、ステップ３５における検査のために、フォトリソグラフィのツールまたは装置から取り外してもよい。これらの試験ウェーハは、ＥＳＤ効果に起因する損傷が理由で、ウェーハの損傷を予測することができる。ステップ３６において、フォトリソグラフィのツールは、ウェーハ上にパターンを放射し続ける（例えば、ステッパーがウェーハ上を新しい位置に移動する）か、またはパターン形成層を終了してウェーハの現像へと進む。しかしながら、ウェーハがこの層のパターン形成を完了した場合には、ウェーハを現像する必要がある。
【００３６】
ウェーハの現像の以前に、ステップ３７において、累積および個別のＥＳＤ効果の両方について、試験ウェーハを検査してもよい。ステップ３８において、ウェーハを現像して電気パターンを出現させ、エッチング加工して導電性金属層中にパターンを形成し、次いで、残留フォトレジスト層を除去する。これらの処理工程のそれぞれは、様々な搬送段階およびウェーハをＥＳＤ効果に暴露させる可能性のある多数の機器またはツールを含むことがあるが、試験ウェーハは、各処理工程の後、または剥離処理工程に続いて検査することによって、ステップ３９においてＥＳＤ効果の累積電位を検出することができる。ウェーハの現像およびエッチングによって、電気経路が導電性層に転写されるので、ＥＳＤ電位が存在する可能性がある。エッチングに続いて、剥離処理工程において、残留フォトレジスト層をウェーハから除去することができる。この処理工程にはいくつかのステップが含まれるので、別のＥＳＤ発生源となる可能性がある。
【００３７】
ステップ４０において、電気パターンがウェーハ上に形成されて、ウェーハは追加の層のためにパターン形成工程に戻るか、またはステップ４４へと進む。ウェーハが追加のパターン層のために戻される場合には、ステップ４２において、新規の導電性層およびフォトレジスト層が、ウェーハ上の既存のパターン（単数または複数）の上に配置される。これらの層の追加には、様々な搬送ステップが含まれ、ウェーハは異なるツールまたはデバイス中に装入されるので、ステップ４３において、試験ウェーハを試験してＥＳＤ電位を検出することができる。ウェーハは、ステップ３２において、パターン形成工程に戻る。しかしながら、ウェーハ上の電気パターンが完成している場合には、ウェーハは、ステップ４４においてパターン形成工程から取り出される。したがって、多くのＥＳＤ効果は、ウェーハをフォトリソグラフィ・ツールから取り出すときに観察することができる。ウェーハを取り外すステップには、搬送が含まれ、これはＥＳＤの発生を早める可能性がある。時によっては、ＥＳＤを開放するのに、人による搬送を必要としないことがある。フォトリソグラフィ用デバイスによるウェーハの接地が不適切である場合（例えば、接地パッドが適切に機能しない場合）には、ＥＳＤが人の接触なしに発生する可能性がある。
【００３８】
完成ウェーハは、試験のためにウェーハから分離する必要のある、いくつかのＩＣチップからなることもある。ステップ４５において、個々のＩＣチップが分離、検査されて、試験の準備がされる。ＩＣチップを分離することから生じることのある、搬送および物理的接触が理由で、分離後にウェーハを検査して、分離中または全工程中のＥＳＤ電位を検出することができる。ステップ４６において、個々のＩＣチップの機能性の試験が行われる。この試験に合格するＩＣチップは、ステップ４８におけるパッケージと出荷に進むことができるが、これらも、ＩＣチップに対するＥＳＤ発生源となる可能性がある。しかしながら、ＩＣチップが機能試験に不合格の場合には、ステップ５０においてそのチップは廃棄される。
【００３９】
図中には明確に示していないが、ウェーハには、クロム・オン・クウォーツ・ウェーハを含む試験ウェーハまたは、製造工程の使用に適するその他任意のタイプの試験ウェーハを含めることができる。これらの試験ウェーハは、特定の製造工程内または工程の組み合わせにおける、ＥＳＤ発生源を判定することを明確な目的として利用することができる。
【００４０】
半導体製造に関連する様々な処理工程があれば、その製造工程のあらゆる段階において、ＥＳＤの様々な発生源が、ウェーハに問題を引き起こす可能性がある。ある実施形態においては、この方法は、工程の各ステップにおける独立したＥＳＤ試験、または工程の任意の選択された部分における集合的ＥＳＤ試験を可能にする。両方の種類の試験は、半導体製造に関連するＥＳＤ効果を特定し、かつ監視するのに役立つ。しかしながら、製造工程の各ステップ後に、ウェーハの検査を実施する必要はなく、検査は、パターン形成工程からのウェーハの取り出しなどの、任意のステップの終了後に行うことができることに留意すべきである。
【００４１】
図４Ａ、４Ｂおよび４Ｃは、装置１０の一実施形態に対する、様々な程度の静電放電作用を示す検査結果を示している。ウェーハに対する最も一般的なＥＳＤ効果としては、物質スパッタリングおよび物質移動があり、これらは電気特性を変える可能性がある。基本的には、物質スパッタリングは、ウェーハ上にジオメトリを形成する導電性層が、そうすべきでない場所に堆積されたときに発生する。導電性層の欠損部分は、より一般的な物質移動の作用である。物質移動は、通常、ＩＣデバイスの機能性に対してより損傷的である。物質移動の作用は蓄積的であるので、ＩＣチップに対する損傷の可能性は高くなる可能性がある。
【００４２】
しかしながら、物質スパッタリングは、ＩＣデバイスの機能性故障を引き起こすこともある。物質スパッタリングは、通常、半導体ウェーハ上に形成される導電性構造間で発生する。一般的には、物質スパッタリングは、導電性構造同士が、約１０ミクロン離れている場所で生じ、この距離は、空中の電子に対する、散乱自由距離（ｓｃａｔｔｅｒ  ｆｒｅｅ  ｄｉｓｔａｎｃｅ）にほぼ等しい。したがって、ＩＣチップの機能性に損傷を与えるＥＳＤ効果に対する、電位が存在する。
【００４３】
図４Ａに示すように、ＥＳＤによる眼に見える作用は、あるにしてもわずかである。ＥＳＤ効果が出現し始めると、わずかな物質スパッタリングおよび移動が、ＥＳＤ電位最大の位置で発生する可能性がある。図４Ｂに示すように、最高ＥＳＤ電位の位置は、ＥＳＤ感応型ジオメトリ１６のライン２２とボディ２０の間に形成されるギャップ２４において発生する。この特定の図においては、ライン２２には、ライン２２の端部近くの陥凹部分でいくらかの物質スパッタリングが発生している。また、ボディ２０形状近傍ギャップ（ｂｏｄｙ  ２０  ｓｈａｐｅ  ｎｅａｒｅｓｔ  ｇａｐ）２４への、いくらかの物質スパッタリングが発生している。さらに、ライン２２の丸まった先端が示すように、ライン２２の端部で物質移動が発生している。ＥＳＤの作用が明白になるにつれて、物質移動の作用は、図４Ｃに示すように、ライン２２からボディ２０への物質のブリッジを引き起こしている。この物質移動の作用は、ＩＣチップを機能不能にする可能性がある。明らかに示してはいないが、物質スパッタリングは、ウェーハ上の構造に損傷を引き起こすとともに、ＩＣチップを機能不能にする場合がある。
【００４４】
物質スパッタリングおよび物質移動は、ＩＣチップ内で機能不能を引き起こす可能性があるが、この作用は、ＥＳＤ感応型ジオメトリ１６の使用によって予測することができる。装置１０は、ＥＳＤ効果に対して極めて敏感であるので、この装置には、形成された電気回路経路には存在しないＥＳＤ損傷が、生じることになる。実際に、得られた高感度によって、試験ウェーハ上の構造は、所与の製造処理工程または機器に１回または２回以上暴露されると、ＥＳＤ効果を明らかにすることができる。ＩＣ設計ジオメトリと反対に、ＩＣジオメトリは、数百または数千回のＥＳＤ事象に暴露されるまでは、同様の作用を明らかにすることはできない。
【００４５】
さらに、装置１０のＥＳＤ感応型ジオメトリ１６は、ＩＣ製造業者が使用する任意の設計ルールに対応するように設計することができる。非常に微細な設計ルールを取り扱うときには、ＥＳＤ効果を、強調することができる（すなわち、デバイスの機能性に影響を与える欠陥がより迅速に発生する）。ある実施形態においては、製造業者は、現行のシステムを用いてＥＳＤ効果なしに、ＩＣデバイスを小型かつ安定して生産する方法を、迅速に決定することができる。ＥＳＤ効果に対して高い感度を生成するモジュールの数は、ＥＳＤリスクの相対変化を計測する尺度を提供することができる。この尺度の較正は準備中のものである。いくつかの実施形態においては、この尺度を較正済みのものとすることができる。
【００４６】
さらに、試験ウェーハの監視と評価の容易さと比較的低いコストが与えられることによって、ユーザは、その製造工程の単一の観点または処理工程を厳密に試験することができる。別の選択肢としては、ユーザは、累積ＥＳＤ効果について全工程を試験することができる。この能力によって、製造業者は、その処理工程を監視し、ＥＳＤ問題領域を特定することが可能になる。
【００４７】
本発明を詳細に説明したが、添付の請求の範囲に定義する、本発明の趣旨と範囲から逸脱することなく、様々な変更、代替および修正を本発明に加えることが可能であることを理解すべきである。
【図面の簡単な説明】
【００４８】
【図１Ａ】本発明の教示によって、静電放電効果の重大度を監視し、かつ評価するための装置の一実施形態を示す斜視図である。
【図１Ｂ】本発明の教示によって、静電放電効果の重大度を監視し、かつ評価するための装置の一実施形態を示す拡大斜視図である。
【図１Ｃ】本発明の教示によって、静電放電効果の重大度を監視し、かつ評価するための装置の一実施形態を示す拡大斜視図である。
【図２】本発明の教示によって、静電放電効果の重大度を監視し、かつ評価するための装置の別の実施形態を示す上面図である。
【図３】本発明の教示による、半導体製造工程における静電放電効果の潜在的発生源を特定する方法を示すフローチャートである。
【図４Ａ】本発明の教示を組み入れた装置の一実施形態についての、様々な程度の静電放電効果を示す、検査結果を示す図である。
【図４Ｂ】本発明の教示を組み入れた装置の一実施形態についての、様々な程度の静電放電効果を示す、検査結果を示す図である。
【図４Ｃ】本発明の教示を組み入れた装置の一実施形態についての、様々な程度の静電放電効果を示す、検査結果を示す図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【国際調査報告】
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