(57)【要約】混合信号IC内のデジタル回路のためのクロック方式が提供される。本発明による集積回路は、2つの重複していないクロック信号(Φ1、Φ2)によってそれぞれクロックされるラッチ(L1、L2)の複数の対を有する。上記クロック方式は、デジタル回路によって生じる基板バウンスを可能な限り低く保持することを目的とする。好適には、種々のラッチが全て同時に電流を消費しないように、全てのラッチが同時にはクロックされず、クロックラインに遅延が挿入される。本発明は、アナログ回路の基板感度に対する要件を緩和する。
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【特許請求の範囲】
【請求項１】
2つの重複していないクロック信号によってそれぞれクロックされるラッチの複数の対を有する集積回路。
【請求項２】
請求項1に記載の集積回路において、同一クロック位相のラッチのクロック入力間に遅延回路が配置される、集積回路。
【請求項３】
請求項2に記載の集積回路において、各遅延回路は複数のラッチを駆動する、集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、より詳細には、デジタル回路の基板バウンスの低減に関する。
【背景技術】
【０００２】
デジタル回路の主要な問題の1つは、それらが生じる基板バウンスである。基板バウンスは、同一のICにアナログ回路を集積化する際に大きな障害である。しかし、デジタルプロセスの増加し続ける速度のため、デジタル回路の電流はあまりに高くなり、デジタル回路自身のローカル電源に(従って効率にも)影響を与え始めるほどにさえなっている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、中でも、改善された集積回路を提供することである。
【課題を解決するための手段】
【０００４】
このために、本発明は独立請求項に記載の集積回路を提供する。有利な実施例は、従属請求項において規定される。
【発明を実施するための最良の形態】
【０００５】
本発明のこれらの及び他の側面は、以下で説明される実施例を参照して説明され明らかにされる。
【０００６】
多くのアプリケーション(例えばマイクロプロセッサ及びメモリ)において、最高速度は絶対的に重要である。これらの分野において最先端であるには、最高速度についての妥協は許されない。しかし、アナログ放送TV用のワンチッププロセッサ等、デジタル回路の最高速度が最優先事項ではない分野もある。しかし、デジタル回路が、機能を実行するのに最高速度で動作していなければ、このことは、これらの回路が時々アイドル状態になっていることを示す。これは、資源の浪費である。本発明は、この時間が、基板バウンスの問題を解決するために用いられることができるという認識に基づく。そして、本発明の1つの実施例においては、空き時間があれば、クロックスキューという高速デジタル回路の他の非常に厄介な問題も同様に取り組まれる。
【０００７】
高速デジタル回路は、通常、同期クロック方式を有する。これは、回路の全てのフリップフロップが、同時にスイッチすることになっていることを意味する。1つのクロックバッファを用いることで回路の全てのフリップフロップのロードを駆動することは、実際的でない。従って、1つのクロックバッファではなく、図1で示すようにクロックツリーが用いられる。図1のクロックツリーは、クロック入力Ciとクロック出力Coとの間に複数のバッファを有する。クロックツリーは、フリップフロップに接続されている全てのバッファBが同時にスイッチするような態様で設計されなければならない。このクロック方式は、回路が極めて高速でありうるという利点があるが、全てのフリップフロップが同時にスイッチするので、スイッチング電流が非常に大きくなる。これは、基板バウンス及び供給電圧の瞬間的な降下を生じ、このことは回路を減速することになる。そして、クロックツリーが非常に注意深く設計された場合であっても、全てのプロセス／電圧／温度状況の下で、一部のフリップフロップが、他のフリップフロップよりも後にスイッチしないということを保証することは難しい。換言すれば、クロックスキューを回避することは、難しくて時間のかかる仕事である。
【０００８】
図2は、大多数のデジタル回路の標準のメモリ部品である、エッジトリガDフリップフロップの構成を示す。これは、1つのクロックCから駆動される2つのラッチL1、L2から構成されているが、2つのラッチのクロック入力間にインバータIを備えている。こうすると、ラッチL1、L2が同時に開いていることは、決してない。この構成は、また、入力データDiが、アクティブなクロックエッジ上で、出力Doに瞬時に伝送されるということも意味する。しかし、ラッチは高速ではあるが無限に高速ではないため、これらラッチは、いわゆるセットアップ・ホールドチューンを有する。アクティブクロックエッジ周辺のこれらの短い時間間隔の間、入力データは変化することを許可されない。変化するならば、フリップフロップの出力データは、信頼性がない。クロックスキューは、或るフリップフロップのデータが、他のフリップフロップに、第2のフリップフロップの保持時間が経過する前に到着すると、発生する。
【０００９】
本発明は、1つのクロック位相ではなく、2つの重複していないクロック位相Φ1、Φ2を用いることによって、クロックスキューが回避されることができるという認識に基づく(図3)。スキューに対する感度の無さは、最大クロックスピードの低減という代償がある。このクロック方式の素晴らしい特徴は、同じクロック位相の全てのラッチが同時に開かなければ、このことは回路の性能に影響しない、ということである。この特徴を、ラッチL1、L2を故意に異なった時間で開くために用いれば、回路内でクロック遷移の後に流れるピーク電流を低減することができる。即ち、スイッチング電流が遅れずに配信される。スイッチング電流が遅れずに配信されるという事実は、デジタル回路によって生じる基板バウンスが低減されることを意味する。低減の量は、ピーク電流(又はより好ましくはそのdI/dt)が低減される量に依存する。
【００１０】
図4は、ラッチの非同時スイッチングがいかにして達成可能かを示す。即ち、1つのラッチLのクロック入力を、同一位相Φ1又はΦ2の他のラッチLに接続された遅延回路τから駆動する。デジタル回路は、図4に示されたものと類似した2つの構造を有する。即ち、図4のラッチLが、クロック位相Φ1を有するクロック信号によってクロックされる図3のラッチL1に対応する、第1の構造、及び、図4のラッチLが、他のクロック位相Φ2を有する他のクロック信号によってクロックされる図3のラッチL2に対応する、第2の構造である。遅延回路τは、単に非反転バッファであってよい。反転バッファの方が小さいが、この場合には、各クロック位相のために、二種類のラッチ(アクティブハイ及びアクティブロー)が必要とされる。多くのラッチを有する回路の全てのラッチのクロック入力が、このように直列に配置されたら、得られるのは、極めて遅い回路である。従って、1つのバッファを用いて同位相の全てのラッチを並列でクロックすることと、ラッチと同数のバッファを用いてこれらラッチを直列でクロックすることとの間の妥協点を見つけなくてはならない。
【００１１】
この解決策は、クロックラインの各ノードが多くのラッチを駆動するような、両方のクロック位相のためのクロックラインを用いる(図5)ことである。ラインの各ノードによって駆動されるラッチの数は、Nを1つのクロック位相のラッチの合計数、Mをクロックラインのノードの数として、単にN／Mである。Nは、設計によって決定される。Mは、クロック遷移がクロックサイクル全体に広がるように選択されなければならない(ワーストケース条件で)。
【００１２】
回路の速度をできるだけ高く保持するために、ロジックの最も長い経路の入力のラッチは、Φ2クロックラインの第1のバッファによってクロックされるべきである。最も長い経路の出力は、Φ1クロックラインの最後のバッファによってクロックされるべきである。
【００１３】
図3において、Φ1及びΦ2は、25%のデューティサイクルを有すると共に互いに対して均一に間隔を置いた信号として描かれている。しかし、1つのフリップフロップを構成する2つのラッチ間にロジック経路はないため、Φ1がその最後のラッチを閉じた直後にΦ2は開始することができる。換言すれば、クロックジェネレータは、Φ1クロックラインの最後のバッファの出力をタイミング基準として用いて、Φ2を作るべきである。
【００１４】
本発明の好適な実施例は、次のように要約されることができる。混合信号IC内のデジタル回路のためのクロック方式が提供される。本発明の集積回路は、2つの重複していないクロック信号Φ1、Φ2によってそれぞれクロックされるラッチL1、L2の複数の対を有する。上記クロック方式は、デジタル回路によって生じる基板バウンスを可能な限り低く保持することを目標とする。好適には、種々のラッチが全て同時に電流を消費しないように、全てのラッチが同時にはクロックされず、クロックラインに遅延が挿入される。本発明は、アナログ回路の基板感度に対する要件を緩和する。
【００１５】
本発明は、低い基板バウンス、クロックスキューがないこと、そして、「通常の」同期回路の設計方法と同一の設計方法(即ち、全ての「主流」の設計ツールが用いられることができる)、という、従来技術に勝る利点を提供する。設計工程終了時に、フリップフロップはダブルラッチ及びクロックラインによって置換される。クロック制御ブロック(クロックスキューを防止してテストモードに入るために同期デジタルICにおいて用いられる)は、クロックに対するデータの流れの方向を考慮に入れる必要がない。オンチップデカップリングを低減するために、より低い基板バウンスが用いられることができる。有利には、本発明の手段は、時間内の電流パルス拡張を得るために、回路が従来技術回路よりも多くのフリップフロップを含むことを必要としない。また、クロックラインは、従来技術のクロックツリーよりも多くのインバータを含む必要がない。本発明の利点は、従って、追加の回路の必要性なしに得ることができる。
【００１６】
上述の実施例は、本発明を制限するのではなく説明しているのであり、当業者は、添付の請求項の範囲から離れることなく代替の実施例を設計することができることに注意されたい。クロック信号Φ1、Φ2は、同じデューティサイクルを有する必要はない。請求項において、括弧内に配置されたいかなる引用符号も当該請求項を制限するように解釈されてはならない。「有する(comprising)」なる用語は、請求項に記載されたもの以外の要素又はステップの存在を排除するものではない。要素の前の「1つの(a又はan)」なる用語は、複数のこのような要素の存在を排除するものではない。幾つかの手段を列挙している装置請求項において、複数のこれらの手段を、ハードウェアの全く同一のアイテムによって具体化することもできる。特定の手段が相互に異なる従属請求項において記載されているという事実のみでは、これらの手段の組合せが有利に用いられることができないということを示すことにはならない。
【図面の簡単な説明】
【００１７】
【図１】従来技術のクロックツリーを示す。
【図２】従来技術の2つのラッチを有するエッジトリガフリップフロップを示す。
【図３】本発明に従って2つの重複しないクロック位相でクロックされる2つのラッチを有するフリップフロップの実施例を示す。
【図４】2つのクロック位相のうちの1つのラッチの非同時スイッチングのためのクロックラインの実施例を示す。
【図５】各バッファが複数のラッチを駆動するクロックラインの実施例を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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