(57)【要約】３つ以上のメモリ状態に対する境界電流レベル（ＩL、ＩM、ＩH）を設定するために各状態の中心を規定する参照電流（ＩR00、ＩR01、ＩR10、ＩR11）を用いる回路（図２）が提供される。参照電流は、複数の予めプログラミングされた参照メモリセル（２１）によって、または単一の参照メモリセル（２１、「１１」）によって電流ミラー（３７）とともに規定され、これが、他の参照電流を第１の参照（ＩR11）の特定の割合に設定する。これらの参照電流がある場合、アナログ回路ブロック（５３）は、参照電流の（１−ｍ）およびｍで細分化された電流を生成し、この場合、ｍは、読出動作に対して５０％に等しくかつプログラムベリファイ動作に対して５０％未満である特定のマージン値であり、隣接する状態に対する細分化された電流を組合せて（図４）境界電流レベルを生成する。細分化された電流（１−ｍ）ＩRi、（ｍ）ＩRj）は、さまざまな参照電流のためのセンスアンプ（７１、７２）によってバイアスをかけられた電流ミラー（７３、７４）の対で得ることができる。
2005535062.tif 000002
【特許請求の範囲】
【請求項１】
３つ以上のメモリセル状態のための参照電流レベルを生成する回路であって、
第１のメモリセル状態の中心を、前記第１のメモリセル状態に対応する電流レベルの範囲内で規定する第１の参照電流を供給するよう予めプログラミングされる第１の参照メモリセルと、
付加的なメモリセル状態の中心を、それらの付加的な状態に対する電流レベルの別個の範囲内で規定する２つ以上の付加的な参照電流を供給するための手段と、
前記参照電流を用いて読出およびプログラムベリファイメモリ動作のための状態間の境界電流レベルの組を生成するアナログ回路ブロックとを含み、前記アナログ回路ブロックは、前記状態間の境界電流レベルを生成するために隣接する参照電流の細分化された電流を合計し、前記細分化された電流は、読出境界電流レベルを生成するための前記参照電流の実質的に５０％であり、前記細分化された電流は、ベリファイ境界電流レベルを生成するための前記参照電流の（１−ｍ）およびｍであり、ここでは、ｍは、読出境界電流レベルを規定するのに用いられる分数未満の特定のマージン値である、回路。
【請求項２】
前記付加的な参照電流を供給するための前記手段は、付加的な予めプログラミングされた参照メモリセルである、請求項１に記載の回路。
【請求項３】
前記付加的な参照電流を供給するための前記手段は、前記第１の参照電流の特定された割合として前記付加的な参照電流を生成する電流ミラー回路を含む、請求項１に記載の回路。
【請求項４】
前記電流ミラー回路は、前記第１の参照メモリセルのためのセンスアンプによってバイアスをかけられた１組のトランジスタを含み、そのトランジスタの組は、前記第１の参照電流に比例して異なる量の電流を伝えるよう選択されたチャネルサイズを有する、請求項３に記載の回路。
【請求項５】
アナログ回路ブロックはまた、消去されたメモリ状態に対応する参照電流のうちの１つから過消去上方電流レベルを生成し、前記過消去上方電流レベルは、前記消去された状態参照電流にその分数ｍを加えた合計として設定され、ここでは、ｍは選択されたマージン値である、請求項１に記載の回路。
【請求項６】
アナログ回路ブロックは、前記参照電流のための１組のセンスアンプと、各センスアンプのための少なくとも１対の電流ミラーとを含み、電流ミラーの各対は、そのセンスアンプによってバイアスをかけられるように接続されており、電流ミラーの対は、伝えられた電流がそれぞれ、その対応するセンスアンプによって伝えられる参照電流の分数（１−ｍ）およびｍであるように選択されたチャネルサイズを有し、隣接するメモリ状態ｉおよびｊの参照電流ＩRiおよびＩRjのための細分化された電流（１−ｍ）ＩRiおよび（ｍ）ＩRjは、前記境界電流レベルを供給するために前記アナログ回路ブロックにおいて合計される、請求項１に記載の回路。
【請求項７】
電流ミラーの対は、平行に接続される複数のトランジスタを含み、ゲートがすべてそれらの対応するセンスアンプによってバイアスをかけられており、電流ミラーはまた、特定の数の複数のトランジスタを電力供給電圧に選択的に接続する１組のスイッチを有し、各トランジスタは、センスアンプチャネルサイズの分数１／ｎであるチャネルサイズを有し、ここでは、ｎは、対の電流ミラーの両方におけるアクティブなトランジスタの総数である、請求項６に記載の回路。
【請求項８】
メモリ状態の数は４であり、４つの参照電流が存在する、請求項１に記載の回路。
【請求項９】
アナログ回路ブロックによって以下のように規定される３つの読出境界電流レベルＩH、ＩMおよびＩLが存在し、
ＩH＝(０.５０)ＩR11＋(０.５０)ＩR10；
ＩM＝(０.５０)ＩR10＋(０.５０)ＩR01；および
ＩL＝(０.５０)ＩR01＋(０.５０)ＩR00であり、
この場合、ＩR11、ＩR10、ＩR01およびＩR00は、それぞれ、メモリ状態「１１」、「１０」、「０１」および「００」のための参照電流である、請求項８に記載の回路。
【請求項１０】
アナログ回路ブロックによって以下のように規定される７つのベリファイ境界電流レベルが存在し、
Ｉ11H＝(１＋ｍ)ＩR11（過消去上方電流レベル）；
Ｉ11L＝(１−ｍ)ＩR11＋(ｍ)ＩR10；
Ｉ10H＝(１−ｍ)ＩR10＋(ｍ)ＩR11；
Ｉ10L＝(１−ｍ)ＩR10＋(ｍ)ＩR01；
Ｉ01H＝(１−ｍ)ＩR01＋(ｍ)ＩR10；
Ｉ01L＝(１−ｍ)ＩR01＋(ｍ)ＩR00；および、
Ｉ00H＝(１−ｍ)ＩR00＋(ｍ)ＩR01であり、
この場合、ｍは、０．５０未満の特定のマージン値である、請求項８に記載の回路。
【請求項１１】
マージン値は０．０５〜０．３７５である、請求項１０に記載の回路。
【請求項１２】
マージン値は、すべてのベリファイ境界電流レベルに対して必ずしも同じではない変数である、請求項１０に記載の回路。
【請求項１３】
メモリセル状態の数が４よりも大きく、各状態の中心を規定する等しい数の参照電流が存在する、請求項１に記載の回路。
【請求項１４】
３つ以上のメモリセル状態を検知するための参照電流レベルを設定する方法であって、
１組の参照電流を供給するステップを含み、各メモリセル状態に対し参照電流を１つずつ供給し、参照電流が、各状態に対する電流レベルの別個の範囲内でメモリセル状態の中心を規定し、前記方法はさらに、
前記参照電流を用いて、読出およびプログラムベリファイメモリ動作のための状態間の境界電流レベルの組を生成するステップを含み、前記境界電流レベルは、参照電流の組の（１−ｍ）およびｍである細分化された電流を生成することによって生成され、この場合、ｍは、読出境界電流レベルに対し実質的に５０％であり、かつベリファイ境界電流レベルに対する読出マージン値未満である特定のマージン値であり、隣接する参照電流の細分化された電流が、状態間の境界電流レベルを生成するために合計される、方法。
【請求項１５】
前記参照電流の組は、予めプログラミングされた参照メモリセルの対応する組によって供給される、請求項１４に記載の方法。
【請求項１６】
前記参照電流の組が、第１の参照電流を伝える第１の予めプログラミングされた参照メモリセルによって供給され、電流ミラー回路が、前記第１の参照電流の特定された割合として付加的な参照電流を生成する、請求項１４に記載の方法。
【請求項１７】
消去されたメモリ状態に対応する前記参照電流のうちの１つはまた、その参照電流とその分数ｍの合計として、過消去上方電流レベルを生成するのに用いられ、この場合、ｍは、５０％未満の選択されたマージン値である、請求項１４に記載の方法。
【請求項１８】
細分化された電流は、参照電流に対する１組のセンスアンプと、各センスアンプに対する少なくとも１対の電流ミラーとによって生成され、電流ミラーは、それらの対応するセンスアンプによってバイアスをかけられ、各対の電流ミラーは、その対応するセンスアンプによって伝えられる参照電流のそれぞれの分数（１−ｍ）およびｍを伝えるよう選択されたチャネルサイズを有する、請求項１４に記載の方法。
【請求項１９】
電流ミラーは、それらの対応するセンスアンプによってバイアスをかけられたそれらのゲートと平行に接続された複数のトランジスタを含み、１組のスイッチが、複数のトランジスタを電源電圧に選択的に切換え、これにより、マージン値ｍは、各電流ミラーにおけるアクティブなトランジスタの数に従って選択され得る、請求項１８に記載の方法。
【請求項２０】
マージン値は、読出動作に対する０．５０と、ベリファイ動作に対する０．５０未満の値との間で切換えられる、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
この発明は、各々がメモリセル導通しきい値電圧および読出−ベリファイ導通電流によって規定される３つ以上の状態を有する、マルチビットメモリセルを備えた半導体不揮発性メモリ集積回路に関する。この発明は、特に、プログラムベリファイ動作およびメモリ読出動作で用いるための、異なる状態の境界を定める参照電圧または電流のレベルを設定する方法に関する。
【背景技術】
【０００２】
背景技術
ＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭ浮遊ゲートトランジスタ構造のしきい値電圧特徴は、その浮遊ゲート上に保持される電荷の量によって制御される。すなわち、最低（しきい値）量の電圧は、それが当該構造の制御ゲートに印加されてからしかトランジスタを「オン」にしてそのソース領域とドレイン領域との間を導通可能にすることができないが、浮遊ゲート上の電荷のレベルによって制御される。
【０００３】
メモリセルの浮遊ゲートは電荷の範囲内であればいかなる量の電荷をも保持することができ、したがって、メモリセルは、導通のためのしきい値電圧レベルの範囲と、導通電流レベルの対応する範囲とを示すようプログラミングされ得る。各メモリセルは、そのプログラミングされた電荷を３つ以上の範囲に分割することによって、２ビット以上のデータを格納するようにされ得る。次いで、各セルは、それらの範囲のうちの１つにプログラミングされる。
【０００４】
複数のメモリ状態を規定するために、メモリシステムはそれらの状態の各々に対応するしきい値ウインドウを指定する。ｎビットのデータを表わすメモリ状態は、２n個のしきい値ウインドウを用いて境界が定められる。たとえば、４つの範囲が用いられる場合、２ビットのデータが単一のセルに格納可能であり、８つの範囲が用いられる場合、３ビットのデータが格納可能であり、１６個の範囲では、セル当り４データビットの格納が可能となる、等である。
【０００５】
メモリセルのソースとドレインとの間に流れる電流の量は、アドレス指定されたメモリセルのしきい値レベルに直接関連している。これらの状態のいずれかを検知するために、制御ゲートが読出／ベリファイゲート電圧に上げられ、たとえばＶg＝＋５Ｖとなり、ドレインは、０．５Ｖ〜１．０Ｖの範囲にバイアスをかけられ、ソース・ドレイン間の導通電流Ｉdsの量が検知される。メモリセルアレイのビット線に取付けられる電流検知増幅器は、対応する参照電流の組との比較により、いくつかの導通状態を識別することができる。
【０００６】
参照回路は、規定されたメモリ状態に対応する複数の参照電圧または参照電流を生成する。参照値は参照セルから生成されてもよく、この参照セルは、メモリセルと同様に構成され、かつ所望の導通しきい値に予めプログラミングされた浮遊ゲートトランジスタであり得る。先行技術において用いられる参照値は、典型的には、メモリ状態間の境界と一致する。
【０００７】
プログラミング中に、検知された電流が所望の状態に対応する参照電流よりもわずかに下がるまで、プログラミングパルスおよびベリファイパルスのシーケンスが続く。プログラムベリファイ動作のための参照電流は、特定のマージン量だけいくらかシフトされて、
これらを、隣接するより低い状態とより高い状態との境界間の中間点により近接して配置し得る。読出動作中に、別々の状態に対応する参照電流の各々と導通電流とを比較することによって、メモリセルのプログラミングされた状態が検知される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
この発明の目的は、自己整合するメモリ読出動作、プログラムベリファイ動作および消去ベリファイ動作のための参照電流を生成するための改善された手段を提供することである。
【課題を解決するための手段】
【０００９】
発明の概要
この目的は、マルチビット不揮発性メモリセルアレイのための読出参照電流とプログラムベリファイ参照電流とを生成する方法および回路によって満たされ、ここでは、両方の組の電流レベルは、メモリセル状態の中心を設定する参照電流値の組から規定される。状態「００」、「０１」、「１０」および「１１」を備えた４レベルのメモリセルのために、４つの参照電流ＩR00、ＩR01、ＩR10およびＩR11が、１つまたは４つのプログラミングされた参照セルによって設定される。一実施例では、４つの参照セルの各々は、４つの状態のうちの別々の状態にプログラミングされ、４つの参照電流を直接供給する。別の実施例においては、「１１」の状態（浮遊ゲート電荷がなく、しきい値電圧が最低であり、かつ読出導通電流が最大である完全に消去された状態）にプログラミングされた単一の参照セルを用いて、電流ミラー回路を介して４つの参照電流をすべて得る。８、１６または他の数の状態を有するセルのために、対応する数の参照電流が同様のやり方で生成される。
【００１０】
ｎ個のメモリ状態については、メモリ状態間の境界を表わす（ｎ−１）個の読出電流レベルが、典型的には、隣接する状態のための参照電流の算術平均から得られる。こうして、状態ｉと状態ｉ＋１との間の読出境界電流Ｉi,i+1が、参照電流ＩRiとＩRi+1との平均によって以下のように規定される。
【００１１】
Ｉi,i+1＝(.５０)ＩRi＋(.５０)ＩRi+1
４つの状態のメモリセルについては、３つの読出電流レベルＩH、ＩMおよびＩLが、参照メモリセルによって供給される４つの参照電流ＩR00、ＩR01、ＩR10およびＩR11のうちの隣接する対を平均することによって規定される。これらの平均は以下に説明される同じアナログ回路を用いて設定され、このアナログ回路がプログラムベリファイ電流レベルを規定するが、マージン値ｍは実質的に５０％に設定されている。しかしながら、５０％に近いが厳密に５０％ではない他のマージン値を用いて、メモリ状態間の境界を表わす読出電流レベルが規定されるかもしれない。すなわち、設定された読出電流は、およそ４０％〜６０％の好ましい範囲にあるマージンを用いると、平均値前後あたりであり得る。
【００１２】
プログラムベリファイ電流レベルはまた、アナログ回路を用いて、隣接する参照電流から生成される。ベリファイウインドウに対する上方の電流レベルと下方の電流レベルとは、完全にプログラミングされた状態に対する下方の電流レベル（４つのレベルのセルにおける「００」）が不要である点を除いては、ほとんどの状態に対して設定される。同様に、完全に消去された状態（４つのレベルのセルにおける「１１」）に対する上方の電流レベルと下方の電流レベルとはオプションであり、過消去回復動作をベリファイするためにのみ用いられる。メモリ状態ｉについては、上方のベリファイレベルＩiHおよび下方のベリファイレベルＩiLが以下のように規定される。
【００１３】
ＩiH＝(１−ｍ)ＩRi＋(ｍ)ＩRi+1；および
ＩiL＝(１−ｍ)ＩRi＋(ｍ)ＩRi-1
この場合、ｍは、プログラミング動作のための予めセットされたマージン値である。ｉ＝「１１」に対してＩRi+1が存在しないので、上方のベリファイレベルＩ11Hは以下のように規定される。
【００１４】
Ｉ11H＝(１＋ｍ)ＩR11
いかなる場合でもマージン値ｍは５０％未満であり、典型的には０．０５〜０．３７５であるが、０．１０〜０．２５の値が好ましい。マージンは、プログラムベリファイレベルごとに異なる可能性がある。ユーザが選択可能なマージンが設けられてもよい。（１−ｍ）ＩRおよび（ｍ）ＩR電流レベルを供給して組合せるために、選択可能なサイズを有する電流ミラーが用いられてもよい。
【発明を実施するための最良の形態】
【００１５】
発明を実施するためのベストモード
図１を参照すると、４つのレベルのメモリセルアレイについての参照電流レベル、読出電流レベルおよびベリファイ電流レベルが示される。８、１６または他の数のメモリセル状態を有するメモリセルアレイについての電流レベルは類似している。４つの参照電流レベルＩRが、各メモリ状態に対して１つずつ与えられる。これらは、４つのメモリ状態「００」、「０１」、「１０」および「１１」に対しＩR00、ＩR01、ＩR10およびＩR11と指定される。状態「１１」は、典型的には、完全に消去された状態に対応し、状態「００」は完全にプログラミングされた状態に対応し、「０１」および「１０」は中間の状態に対応する。
【００１６】
完全に消去された状態は、不揮発性メモリセルトランジスタ構造の浮遊ゲート上に最小の電荷（実質的に０）が蓄積されており、４つのメモリ状態の最低のしきい値電圧と最大の導通電流とを有する。完全にプログラミングされた状態は、浮遊ゲート上に最大の電荷が蓄積されており、４つの状態の（しばしば読出動作中に印加されたゲート電圧よりも大きな）最高のしきい値電圧と、最低の導通電流（おそらくは０）とを有する。中間の状態は、完全に消去された状態の電荷と完全にプログラミングされた状態の電荷との間の電荷量を蓄積しており、こうして、中間のしきい値電圧レベルと導通電流レベルとを有する。
【００１７】
参照電流レベルＩR00、ＩR01、ＩR10およびＩR11が、隣接する状態との読出境界から最も離れたそれぞれの状態の中心におけるプログラミングされた参照メモリセルによって設定される。
【００１８】
４つの状態のメモリセルについては、３つの読出境界が、隣接する状態の間に存在する。これらは、読出電流レベルＩLとＩMおよびＩH（低、中および高）である。ＩLは、隣接するメモリ状態「００」と「０１」との間の境界であり、ＩMは、隣接するメモリ状態「０１」と「１０」との間の境界であり、ＩHは、隣接するメモリ状態「１０」と「１１」との間の境界である。これらの境界レベルは、この発明においては、好ましくは、対応する隣接した状態間の算術平均として規定される。
【００１９】
ＩL＝(０.５０)ＩR00＋(０.５０)ＩR01；
ＩM＝(０.５０)ＩR01＋(０.５０)ＩR10；および
ＩH＝(０.５０)ＩR10＋(０.５０)ＩR11
これらの好ましい値の前後あたりの読出電流レベルが用いられてもよい。というのも、マージンが厳密に０．５０でなくてもよいからである。しかしながら、実質的に５０％、すなわち約４０％〜６０％のマージンが概して望ましい。たとえば、４５％のマージンが用いられる場合、ＩＬ＝（０．５５）ＩR00＋（．０４５）ＩR01等となり、読出電流が厳密に５０％のマージンで用いられる場合よりもわずかに低くなるだろう。（同様に、マージンは、３つの状態境界ＩL、ＩM、ＩHのすべてに対して全く同じでなくてもよい。）典
型的なメモリセル読出動作中に、センスアンプおよび比較回路が、選択されたメモリセルの導通電流をそれぞれの読出境界電流レベルと比較して、４つの状態のうちどれにメモリセルがあるかを設定する。この読出動作はこの発明の一部ではなく、選択された多重レベルメモリセルについてのｎ個のメモリ状態のうちの１つを決定するためにこの発明によって供給される（ｎ−１）個の境界電流レベルを用いて公知のいかなる方法によっても実行することができる。
【００２０】
典型的なプログラム動作は、選択されたメモリセルが所望のプログラミングされた状態に達するまでの短いプログラムステップおよびベリファイステップのシーケンスで構成されている。プログラミングのために、マージン値ｍを用いて、各状態に対する許容可能な電流値のウインドウ１７を作り出す。ウインドウ１７間の領域１５は、最終的なプログラム状態として禁止される電流レベルである。禁止ゾーン１５は、温度などのメモリセル条件における動作上の変動の原因となる読出境界レベルと好適なマージンとを含む。こうして、この発明においては、上方および下方のウインドウレベルが、プログラムベリファイ動作についてのほとんどのメモリ状態のために設定される。完全に消去された状態「１１」については、上方および下方のウインドウレベルのみを用いて、過消去回復をベリファイする。完全にプログラミングされた状態「００」については、下方のウインドウレベルは不要である。というのも、過度にプログラミングされた条件が存在しないからである。したがって、７個のベリファイ電流レベルＩ11H、Ｉ11L、Ｉ10H、Ｉ10L、Ｉ01H、Ｉ01LおよびＩ00Hの合計が４つのメモリ状態に対して規定される。
【００２１】
Ｉ11H＝(１＋ｍ)ＩR11； 
Ｉ11L＝(１−ｍ)ＩR11＋(ｍ)ＩR10；
Ｉ10H＝(１−ｍ)ＩR10＋(ｍ)ＩR11；
Ｉ10L＝(１−ｍ)ＩR10＋(ｍ)ＩR01；
Ｉ01H＝(１−ｍ)ＩR01＋(ｍ)ＩR10；
Ｉ01L＝(１−ｍ)ＩR01＋(ｍ)ＩR00；および
Ｉ00H＝(１−ｍ)ＩR00＋(ｍ)ＩR01
マージン値ｍは、読出境界を規定するのに用いられるマージン未満（５０％未満、すなわち、５０％の好ましい読出マージンがＩL、ＩMおよびＩHのために用いられる場合、０．５未満）であり、典型的には、０．０５〜０．３７５である。０．１０〜０．２５の値が好ましい。動作上の大きな変動が予想される場合には、（より小さな許容されたプログラムウインドウ１７とより大きな禁止ゾーン１５とを有する）より小さなマージン値ｍが好ましいが、ほとんどの場合、約０．２５の値で十分であるだろう。ベリファイレベルを設定するためにこの発明において用いられるアナログ回路ブロックの好ましい実施例では、マージンｍのために値０．１２５、０．２５または０．３７５のいずれをも選択することが可能となる。マージン値は状態よって異なり得る。
【００２２】
図２を参照すると、参照電流ＩR00、ＩR01、ＩR10およびＩR11が、参照アレイ２１における参照メモリセルを用いて生成される。単一の参照セルを用いてすべての参照電流を生成し、別個の参照セルを用いて参照電流の各々を生成することを含む様々なオプションがある。（２つ以上のセルが複数の参照電流を生成する中間のオプションも可能であり、特に、この場合、８個以上の状態が存在する。）別個のセルがいくつかの参照電流を生成する場合、これらの電流は、参照メモリセルにより、線２３Ａ〜２３Ｄに沿ってスイッチ２５を介し参照電流出力線２７Ａ〜２７Ｄに供給され、次いで、アナログ回路ブロック５３に関連付けられるセンスアンプ５１に供給される。参照メモリセルは、製造業者によってそれぞれの状態「１１」、「１０」、「０１」および「００」に予めプログラミングされる。これらは、各状態の読出およびプログラムウインドウの中心を規定する。
【００２３】
単一の参照メモリセルが規定されるべきすべての状態のための参照電流をすべて生成す
る場合を含め、複数の参照電流を生成するのに参照メモリセルが用いられる場合、その参照メモリセルによって伝えられる電流が代替的な線３３を介して参照センスアンプ３５に供給されて、電流ミラー回路３７のためのＢＩＡＳ電圧を生成する。１セルメモリ当りの４つの状態については、単一の参照メモリセルは、完全に消去された「１１」の状態（最小の浮遊ゲート電荷、最低のしきい値電圧、最高の導通電流）に対応する。電流ミラー回路３７によって生成されるさまざまな参照電流が、線４５Ａ〜４５Ｄ上で１組のスイッチ４７を通じて参照電流出力線２７Ａ〜２７Ｄに供給され、次いで、上述のアナログ回路ブロック５３に関連付けられるセンスアンプ５１に供給される。参照電流を生成するのに１つの参照メモリセルを用いるかまたはすべての参照メモリセルを用いるかによって決定される通りに、スイッチ２５および４７のうちの一方の組のみが、センスアンプ５１に電流を通すようセットされる。
【００２４】
図２および図３をともに参照すると、参照センスアンプ３５および電流ミラー回路３７が、参照アレイ２１における状態「１１」の単一の参照メモリセルから複数のメモリ状態に対する参照電流を生成する。セル導通電流Ｉcellが、ｙ−選択パストランジスタ３１を通り、線３３に沿って、センスアンプ３５からその参照メモリセルに流れる。典型的なセンスアンプはダイオード接続されたｐ−チャネルトランジスタ６１、ｎ−チャネルトランジスタおよびインバータ６３を含み得、これらは参照メモリセル２１、「１１」に接続されており、このため、電流Ｉcellが、ｐ−チャネルトランジスタ６１とｎ−チャネルトランジスタ６２との間のノードにおいてＢＩＡＳ電圧を生成し、当該ＢＩＡＳ電圧がｐ−チャネルプルアップトランジスタ３９を介してミラー電流Ｉcellを生成する（というのも、トランジスタ６１および３９はともに同じドレイン・ゲート間の電圧降下を有するからである）。トランジスタ３９と接地との間に接続されるダイオード接続されたｎ−チャネルトランジスタ４１は、トランジスタ４１を介して伝えられるミラー電流Ｉcellによって決定されるゲート・ソース間の電圧降下ＶGSを有する。この電圧降下ＶGSは、他の４つのｎ−チャネルトランジスタ４３Ａ〜４３Ｄのゲートに印加される。トランジスタ４１は（便宜上、数字８で表わされる）特定のチャネルサイズを有する。トランジスタ４３Ａ〜４３Ｄは異なるチャネルサイズを有し、そのうちの（必ずしもいずれかである必要はないが）せいぜい１つが、（ここでは、数字８、６、４および２で表わされる）トランジスタ４１と同じサイズであり得る。印加された同じ電圧降下ＶGSが、それらのチャネルサイズに比例して異なる電流を生成する。ここで用いられる例においては、（この例においてはトランジスタ４１のチャネルサイズに等しい）サイズ８のトランジスタ４３Ａを通る導通電流ＩR11はＩcellに等しい。チャネルサイズ６のトランジスタ４３Ｂを通る導通電流ＩR10は３／４のＩcellである。チャネルサイズ４のトランジスタ４３Ｃを通る導通電流ＩR01は１／２のＩcellである。最後に、サイズ２のトランジスタ４３Ｄを通る導通電流ＩR00は１／４のＩcellである。結果として得られる導通電流ＩR11、ＩR10、ＩR01およびＩR00は、先に述べられた線４５Ａ〜４５Ｄ上に配置される。これらのサイズおよび電流値は代表的なものであり、いずれかの所望の組のサイズのトランジスタ４３Ａ〜４３Ｄを製造することによって選択され得る。参照電流は、線形の関係を有する必要はない。部分的に充電された浮遊ゲートの低速の注入と比較して、電荷が、完全に消去されたメモリ浮遊ゲートに最初に注入される速さのために、実際には、他の参照電流間の分離よりもＩR11とＩR10との間の分離が大きいことが望ましいかもしれない。その場合、トランジスタ４３Ａ〜４３Ｄの相対的なサイズは、ほぼ８、５、３および１であるだろう。
【００２５】
図４を参照すると、いずれの所与の参照電流ＩRiについても、いくらかのマージン値ｍに対する細分化された電流（１−ｍ）ＩRiは、上述の図２および図３における単一の電流から複数の参照電流を生成するのに用いられるのと同様の電流ミラー技術を用いて生成され得る。同様に、いずれの所与の参照電流ＩRjについても、細分化された電流（ｍ）ＩRjがまた生成され得る。この技術においては、（数字１で指定される）第１のチャネルサイズのダイオード接続されたｐ−チャネルトランジスタ７１および７２は、入力参照電流Ｉ
RiまたはＩRjに依存して電圧降下をもたらす。ｐ−チャネルトランジスタ７３および７４は、それらのゲートがそれぞれのトランジスタ７１および７２のゲート・ソースに接続されている。トランジスタ７３および７４は、トランジスタ７１および７２のチャネルサイズに対して（１−ｍ）および（ｍ）のそれぞれのチャネルサイズを有する。トランジスタ７３および７４にわたるドレイン・ゲート間の電圧降下が対応するトランジスタ７１および７２にわたるのと同じであれば、トランジスタ７３および７４がそれぞれの（１−ｍ）ＩRiおよび（ｍ）ＩRj電流を伝える。これらの電流は、電流（１−ｍ）ＩRi＋（ｍ）ＩRjを生成するために簡単な接続で組合され得る。この組合された電流は、同様に、電流ミラー素子およびセンスアンプ素子７５〜７７を用いて検知されてもよく、その動作は、図３における素子３５および３９について上述されたものと同様である。結果として得られる電流出力は、読出ステップまたはベリファイステップ中に、アドレス指定されたメモリセルからの電流と比較され得る。読出については、ｍ＝０．５であり、プログラムベリファイ動作については、ｍ＜０．５である。（図５は、ユーザが０．１２５、０．２５、０．３７５または０．５のうちいずれかからｍを選択することを可能にする好ましい実施例を示しており、上述のうちの後者は読出動作中にのみ用いられる。）ベリファイについても、許容された電流の状態の下限はｊ＝ｉ−１を用いる。先に述べたように、完全にプログラミングされた「００」の状態に対するより低電流の境界は存在しない。プログラムベリファイ動作中の許容された状態の電流の上限は、完全に消去された状態「１１」を除いて、ｊ＝ｉ＋１を用いる。完全に消去された状態「１１」については、Ｉ11H＝（１＋ｍ）ＩR11が３つの電流（１−ｍ）ＩR11と、（ｍ）ＩR11と、さらに（ｍ）ＩR11との合計によって生成される。
【００２６】
図５を参照すると、図２のアナログ回路ブロック５３の１つの素子が、状態ｉに対する参照電流ＩRiを受取り、図４の場合と同様に用いるための選択されたマージン値ｍに対する細分化された電流（１−ｍ）ＩRiおよび（ｍ）ＩRiを生成して、上述のように図１に述べられる読出電流およびベリファイ電流を生成する。図５に示される素子は、参照電流ＩR11、ＩR10、ＩR01およびＩR00の各々がそれ自体の細分化された電流の生成素子を有するように繰返される。単一の組の細分化された電流（１−ｍ）ＩR00および（ｍ）ＩR00が参照電流ＩR00から必要とされる。細分化された電流（１−ｍ）ＩR01、（ｍ）ＩR01、（１−ｍ）ＩR10、（ｍ）ＩR10および（１−ｍ）ＩR11の各々のうちの２つが、参照電流ＩR01、ＩR10およびＩR11から生成されるのに必要とされる。３つの組の細分化された電流（ｍ）ＩR11が必要とされるが、（１＋ｍ）ＩR11を得るために、１つがベリファイ電流Ｉ11Lにおいて用いられ、２つがベリファイ電流Ｉ11Hにおいて用いられる。読出電流レベルおよびベリファイ電流レベルは決して同時には必要とされないので、読出電流レベルＩH、ＩMおよびＩLは、付加的なオーバーヘッドなしにベリファイレベルを生成するのに用いられるのと同じ回路素子を共有することができる。マージン値ｍは、読出動作が示されると、単に０．５０に切換えられるだけである。
【００２７】
図５においては、ダイオード接続されたｐ−チャネルトランジスタ８１を含むセンスアンプが、供給された参照電流ＩRiを伝え、線８２上でドレイン・ゲート間の電圧降下と対応するＢＩＡＳ電圧とを生成して、これがトランジスタ８３1〜８３8、８４1〜８４8、８５1〜８５4および８６1〜８６4のゲートを駆動する。トランジスタ８１は、ここでは数字８で表わされるチャネルサイズを有し、これは、生成された細分化された電流に対する分数の分母に対応する。２４個の他のトランジスタ８３〜８６の各々は、数字１で表わされるチャネルサイズを有し、それは、この例においては、センスアンプのトランジスタ８１の導通電流ＩRiの８分の１である。トランジスタ８３1〜８３8、８４1〜８４8、８５1〜８５4および８６1〜８６4の各組のｐ−チャネルソースは、特定の組におけるアクティブなトランジスタの数に応じて累積的な細分化された電流（１−ｍ）ＩRiまたは（ｍ）ＩRiを生成するよう接続され、この例では、ｍは、１／８、２／８、３／８または４／８である。トランジスタ９１1〜９１4、９２1〜９２4、９３1〜９３4および９４1〜９４4の組は
、ある特定のトランジスタ８３5〜８３8、８４5〜８４8、８５1〜８５4および８６1〜８６4を電力供給線に選択的に接続するかまたは切断するスイッチとしての役割を果たす。これらのスイッチは、それらのトランジスタに供給される制御信号ＡＤＤ０〜ＡＤＤ３およびＳＵＢ０〜ＳＵＢ３によって制御される。付加的なトランジスタ８９1〜８９4および９０1〜９０4は、電流出力に寄与するすべての経路が同一となるように対称的に設けられるが、これらの付加的なトランジスタは、制御信号を受信するのではなく、それらのゲートが接地に結合されている。ＡＤＤ０〜ＡＤＤ３は、スイッチ９１1〜９１4および９２1〜９２4の対応するＳＵＢ０〜ＳＵＢ３制御信号の制御とは逆の態様でスイッチ９３1〜９３4および９４1〜９４4を制御する。したがって、４つのトランジスタ８３1〜８３4だけが（１−ｍ）＝４／８に対する第１の組においてアクティブである場合、対応する組における４つのすべてのトランジスタ８５1〜８５4がｍ＝４／８に対しアクティブとなり、５つのトランジスタ８３1〜８３5が（１−ｍ）＝５／８に対しアクティブである場合、３つのトランジスタ８５2〜８５4のみがｍ＝３／８に対しアクティブとなる、等である。これにより、実際の実現例において確実に（１−ｍ）＋ｍ＝１となる。次いで、細分化された電流が、図４に関連して上述されたように組合される。図５におけるトランジスタの第２のバンク８４1〜８４8、８６1〜８６4、９２1〜９２4および９４1〜９４4は参照電流ＩR00に対しては不要である。というのも、１組の細分化された電流しか必要とされないからである。
【００２８】
参照電流ＩR11については、図５における細分化された電流の生成回路素子は、ＢＩＡＳ電圧によって駆動され、かつトランジスタ８５1〜８５4および８６1〜８６4と同様の態様でＡＤＤ０〜ＡＤＤ３によって制御される第３の部分的なバンクを含むよう変更を加えられてもよい。この変更により、Ｉ11H＝（１＋ｍ）ＩR11＝（１−ｍ）ＩR11＋（ｍ）ＩR11＋（ｍ）ＩR11を生成するのに必要とされる（ｍ）ＩR11の３つの細分化された電流バージョンがもたらされる。代替的には、図５における細分化された電流の生成回路素子は、制御信号ＳＵＢ０〜ＳＵＢ３がトランジスタの２つのバンク（行）に独立して供給され得るように変更が加えられてもよく、これにより、動作の（消去）ベリファイモードでは、トランジスタ８３1〜８３8が（１−ｍ）ＩR11ではなく（１）ＩR11（ここではｉ＝「１１」）を供給し、トランジスタ８４1〜８４8が依然として電流（１−ｍ）ＩR11を供給する。これにより、電流レベルＩ11H＝（１＋ｍ）ＩR11＝（１）ＩR11＋（ｍ）ＩR11を回路の第１のバンクまたは行によって供給することが可能となるが、Ｉ11LおよびＩ10Lには依然として、その回路の第２のバンクまたは行から電流寄与（１−ｍ）ＩR11および（ｍ）ＩR11がそれぞれ供給されている。
【００２９】
読出およびベリファイのための参照電流がすべて、上述のように、この発明によって１つ以上の参照メモリセルから生成される。これらの読出参照電流およびベリファイ参照電流は、アドレス指定されたセルのメモリセル状態を比較によって決定するために通常の態様で用いられてもよい。
【図面の簡単な説明】
【００３０】
【図１】読出電流レベルおよびベリファイ電流レベルがこの発明において参照電流レベルから生成されている、それぞれの参照、読出およびベリファイのためのメモリセル導通電流レベルＩSDを示すグラフである。
【図２】この発明の４つの状態のメモリセルの実施例のための参照電流レベルを生成する回路を示す概略的な回路図である。
【図３】単一の参照メモリセルから参照電流レベルを随意に生成するための、図２の詳細な回路部分を示す概略的な回路図である。
【図４】供給された参照電流から読出電流レベルおよびベリファイ電流レベルを生成するための、図２におけるアナログ回路ブロックの一部分を示す概略的な回路図である。
【図５】読出電流レベルおよびベリファイ電流レベルを生成する際に図４の方法に従って、後で用いるための選択されたマージン値ｍを有する供給された参照電流の細分化された電流を生成するアナログ回路ブロックの１つの素子をさらに詳細に示す概略的な回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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