(57)【要約】メモリセルアレイ列用の選択回路を用いて、メモリセルの読み出しデータや書き込みデータが保持される。これらのメモリセルは多状態メモリセルであってもよい。アレイの列用の段を備えたシフトレジスタチェーンが設けられる。このシフトレジスタを介してストロボパルスがシフトされる。このストロボは、個々のクロックを用いて、異なる回路を指示し、異なる回路のスイッチを次々にオンにする。このストロボによりオンにされた特別の選択回路は、次いで或る機能を行う。読み出しモードでは、選択された選択回路は、集積回路からの出力用出力バッファへ記憶済みの情報をその間ずっと送信する。そして、プログラミングモードにある間、選択された選択回路は入力バッファからデータを受信する。このデータはメモリセル内へ書き込まれる。
2005504404.tif 000002
【特許請求の範囲】
【請求項１】
集積回路において、
行と列とで配列された複数の不揮発性メモリセルと、
前記メモリセル列と結合された複数のプログラミング回路と、
前記メモリセル列と結合された複数のセンスアンプと、
前記プログラミング回路またはセンス回路のいずれか、あるいは双方の回路と結合された、一時的にデータを記憶できる複数のラッチ回路と、
前記データ記憶エレメントと結合された複数の入力回路と、
前記データ記憶エレメントと結合された複数の出力回路と、
複数のポインタシフトレジスタ段を有し、個々の段はクロック入力部を持ち、前記プログラミング回路、センス回路、データ記憶回路、入力回路および／または出力回路のうちのいずれか１つの回路またはいくつかの回路からなるイネーブル段と結合されるポインタシフトレジスタと、
を備えることを特徴とする集積回路。
【請求項２】
前記メモリセルが、フローティングゲートメモリセル、フラッシュメモリセル、ＥＥＰＲＯＭメモリセルまたはＥＰＲＯＭメモリセルであることを特徴とする請求項１記載の集積回路。
【請求項３】
第１のラッチが、一対の交差接合された論理ゲートを有することを特徴とする請求項１記載の集積回路。
【請求項４】
第２のラッチが、一対の交差接合されたインバータを有することを特徴とする請求項１記載の集積回路。
【請求項５】
前記シフトレジスタの個々の段が、マスタ／スレーブレジスタを有することを特徴とする請求項１記載の集積回路。
【請求項６】
個々のメモリセルが、複数のビットデータを記憶することを特徴とする請求項１記載の集積回路。
【請求項７】
個々のメモリセルが、少なくとも１情報ビットを記憶することを特徴とする請求項１記載の集積回路。
【請求項８】
前記メモリセルが、２状態メモリセルであることを特徴とする請求項１記載の集積回路。
【請求項９】
前記メモリセルが、多状態メモリセルであることを特徴とする請求項１記載の集積回路。
【請求項１０】
前記ラッチ回路のうちのいずれか１つの回路が、１情報ビットを一時的に記憶することができることを特徴とする請求項１記載の集積回路。
【請求項１１】
マルチビット情報を記憶するために、複数のラッチ回路の組み合わせを割り当てることができることを特徴とする請求項１記載の集積回路。
【請求項１２】
前記計時されるポインタシフトレジスタ段の個々の段が、入力回路を請求項１０記載のラッチ回路の任意の回路または一部と結合することができることを特徴とする請求項１記載の集積回路。
【請求項１３】
前記計時されるポインタシフトレジスタ段の個々の段が、入力回路を請求項１１記載のラッチ回路の任意の回路または一部と結合することができることを特徴とする請求項１記載の集積回路。
【請求項１４】
前記計時されるポインタシフトレジスタ段の個々の段が、出力回路を請求項１０記載のラッチ回路の任意の回路または一部と結合することができることを特徴とする請求項１記載の集積回路。
【請求項１５】
前記計時されるポインタシフトレジスタ段の個々の段が、出力回路を請求項１１記載のラッチ回路の任意の回路または一部と結合することができることを特徴とする請求項１記載の集積回路。
【請求項１６】
第１のラッチ回路のうちの１つの回路と、第２のラッチ回路のうちの１つの回路とが、前記メモリセルの列用の単一メモリセル内へ書き込まれたデータを保持することを特徴とする請求項１記載の集積回路。
【請求項１７】
第１のラッチ回路のうちの１つの回路と、第２のラッチ回路のうちの１つの回路とが、前記メモリセルの列用の単一メモリセルから読み出されたデータを保持することを特徴とする請求項１記載の集積回路。
【請求項１８】
前記第１のラッチが並列に結合され、個々のラッチが、第１の入力ラインと、前記センスアンプのうちの異なるセンスアンプとの間で結合されることを特徴とする請求項１記載の集積回路。
【請求項１９】
前記第２のラッチが並列に結合され、個々のラッチが、第２の入力ラインと、前記センスアンプのうちの異なるセンスアンプとの間で結合されることを特徴とする請求項１記載の集積回路。
【請求項２０】
データが、第１のラッチ回路の１つの回路から前記第１のラッチ回路の次の回路へ異なる列で順次渡されないことを特徴とする請求項１記載の集積回路。
【請求項２１】
前記第１のラッチ回路が、シフトレジスタを形成しないことを特徴とする請求項１記載の集積回路。
【請求項２２】
集積回路の作動方法において、
第１のメモリセル列と関連づけられたデータを保持する第１のラッチを設けるステップと、
第２のメモリセル列と関連づけられたデータを保持する第２のラッチを設けるステップと、
前記第１のラッチのイネーブル入力部と結合された出力部を備えた第１の段と、前記第２のラッチのイネーブル入力部と結合された出力部を備えた第２の段とを有するシフトレジスタを設けるステップと、
前記第１のラッチと入力ラインとの結合を可能にするために、前記シフトレジスタの前記第１の段内へストロボビットをロードするステップと、
前記シフトレジスタを計時して、前記シフトレジスタの前記第１の段から前記第２の段へ前記ストロボビットを進め、前記第２のラッチと前記入力ラインとの結合を可能にするようにするステップと、
を有することを特徴とする方法。
【請求項２３】
前記メモリセルの各セルが、複数のビットデータを記憶することを特徴とする請求項２２記載の方法。
【請求項２４】
前記メモリセルが、多状態メモリセルであることを特徴とする請求項２２記載の方法。
【請求項２５】
前記シフトレジスタの計時に際して第１のラッチとＩ／Ｏラインとの結合を不可能にするステップをさらに有することを特徴とする請求項２２記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性の消去可能でプログラム可能なメモリに関し、より詳細には、これらのタイプのメモリのデータの読み出しと書き込みを行う技術に関する。
【背景技術】
【０００２】
メモリおよび記憶装置は、情報化時代において成長可能である重要な技術分野の１つである。インターネット、ワールドワイドウェブ（ＷＷＷ）、無線電話、個人用情報機器、デジタルカメラ、デジタルカムコーダ、デジタルミュージックプレイヤ、コンピュータ、ネットワークなどでの急激な成長に伴って、さらに優れたメモリおよび記憶装置技術に対する要望が継続的に存在する。特別なタイプのメモリとして不揮発性メモリがある。不揮発性メモリでは、パワーが切れたときでもそのメモリ状態すなわち記憶状態が保持される。いくつかのタイプの不揮発性の消去可能でプログラム可能なメモリには、フラッシュ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＭＲＡＭ、ＦＲＡＭ、強誘電体メモリおよび磁気メモリが含まれる。いくつかの不揮発性記憶装置の製品には、コンパクトフラッシュ（ＣＦ）カード、マルチメディアカード（ＭＭＣ）、フラッシュＰＣカード（ＡＴＡフラッシュカードなど）、スマートメディアカードおよびメモリスティックが含まれる。
【０００３】
広く利用されているメモリ記憶セルとして、フローティングゲートメモリセルがある。いくつかのタイプのフローティングゲートメモリセルには、フラッシュ、ＥＥＰＲＯＭおよびＥＰＲＯＭが含まれる。これらのメモリセルは所望の構成状態になるように構成やプログラミングが行われる。特に、フラッシュメモリセルのフローティングゲートに電荷をかけたり、このゲートから電荷を除去したりして、メモリは２以上の記憶状態に変えられる。１つの状態として消去状態があり、１以上のプログラム状態を生むことができる。或いは、技術と専門用語に依るが、１つのプログラム状態と１以上の消去状態を生むことができる。フラッシュメモリセルを用いて、少なくとも２つの２進状態（０または１）を表すことが可能である。フラッシュメモリセルは、００，０１，１０，１１のような３以上の２進状態の記憶を行うことが可能である。このセルは多状態の記憶を行うことが可能であり、多状態メモリセルと呼ばれることもある。上記セルは２以上のプログラム状態を持つこともできる。１つの状態が消去状態（００）であれば、プログラム状態は０１，１０，１１となる。但し、これらの状態の実際の符号化は変動することができる。
【０００４】
不揮発性メモリの成功にもかかわらず、技術の向上の必要性は存在し続けている。これらのメモリの記録密度、速度、耐久性および信頼性の向上を図ることが望まれている。消費電力の減少も望まれている。
【０００５】
上記から理解できるように、不揮発性メモリの処理の向上を求める要望がある。詳細には、メモリセルの動的列ブロック選択の技術を用いることにより、集積回路の作動時のノイズが減少し、それによって、さらに高い信頼性で集積回路の作動が可能となる。さらに、この技術によって、ブロック選択回路構成が必要とする面積も減少し、これによって製造コストが少なくなる。
【特許文献１】
米国特許第５，６０２，９８７号
【特許文献２】
米国特許第５，０９５，３４４号
【特許文献３】
米国特許第５，２７０，９７９号
【特許文献４】
米国特許第５，３８０，６７２号
【特許文献５】
米国特許第５，７１２，１８０号
【特許文献６】
米国特許第６，２２２，７６２号
【特許文献７】
米国特許第６，２３０，２３３号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、読み出したり、メモリセル内へ書き込んだりするデータを保持するためのメモリセルアレイ列に割り当てられた選択回路へのアクセス技術を提供するものである。選択回路はラッチであってもよい。ある特定の実施形態では、これらのメモリセルは多状態メモリセルである。アレイの個々の列ブロック用の段を備えたポインタとして機能するシフトレジスタが設けられる。このシフトレジスタを介してストロボパルスがシフトされる。このストロボは、個々のクロックを用いて異なる回路を指示し、異なる回路のスイッチを次々にオンにする。ストロボによりスイッチがオンにされた特定の選択回路は、次いで或る処理を行う。読み出しモードでは、選択された選択回路は、集積回路からの出力用出力バッファへ出力ラインを介して記憶済みの情報を転送する。そして、プログラミングモードにある間、選択された選択回路は入力バッファからデータを受信する。このデータはメモリセル内へ書き込まれる。
【課題を解決するための手段】
【０００７】
１つの特定の実施形態では、本発明は行と列とで配列された複数の不揮発性メモリセルを備えた集積回路である。複数の読み出し／書き込み回路が複数のメモリセルアレイ列と接続される。一実施形態では、読み出し／書き込み回路にセンスアンプ回路が備えられる。複数の第１のラッチ回路が同じ組の読み出し／書き込み回路および第１のＩ／Ｏラインと接続される。複数の第２のラッチ回路が１以上のセンスアンプと第２のＩ／Ｏラインと接続される。ポインタとして機能する複数のシフトレジスタ段を備えたシフトレジスタチェーンが設けられる。個々の段はデータ入力部とデータ出力部とを持つ。個々の段はクロック入力部を持つ。個々のシフトレジスタは、前のシフトレジスタ出力部と接続された入力部と、次のシフトレジスタ入力部と接続された出力部とを備えている。
【０００８】
したがって、これらのセルはフローティングゲートデバイスとなる。フラッシュ、ＥＥＰＲＯＭまたはＥＰＲＯＭメモリセルはフローティングゲートデバイスのいくつかの例である。一対の交差接合されたインバータを用いて第１のラッチを実現してもよい。一対の交差接合されたインバータを用いて第２のラッチを実現してもよい。ＮＡＮＤとＮＯＲを備えた別の論理ゲートを用いるようなラッチを実現する別の技術を用いてもよい。シフトレジスタの個々の段はマスタ／スレーブ形のレジスタであってもよい。個々のメモリセルが複数のビットデータを記憶することも可能である。メモリセルは多状態メモリセルであってもよい。メモリセルの列用の単一メモリセル内へ書き込まれるデータや、メモリセルの列用の単一メモリセルから読み出されたデータは、第１のラッチ回路のうちの１つの回路と、第２のラッチ回路のうちの１つの回路とによって保持される。第１のＩ／Ｏラインと、読み出し／書き込み回路のうちの異なる一方の回路との間で第１のラッチが接続される。さらに、第２のＩ／Ｏラインと、センスアンプのうちの１つの第１のラッチと同じ読み出し／書き込み回路との間で第２のラッチが接続される。
【０００９】
第１および第２のラッチはシフトレジスタの一部ではない。第１のラッチ回路はシフトレジスタを形成するものではない。第２のラッチ回路はシフトレジスタを形成するものではない。したがって、データは第１のラッチ回路の１つの回路から第１のラッチ回路の次の回路へ順次渡されることはない。データは第２のラッチ回路の１つの回路から第２のラッチ回路の次の回路へ順次渡されることはない。
【００１０】
別の実施形態では、本発明は集積回路の作動方法である。メモリセルの第１の列と関連するデータを保持する第１のラッチが設けられる。メモリセルの第２の列と関連するデータを保持する第２のラッチが設けられる。第１のラッチのイネーブル入力部と接続された出力部を備えた第１の段と、第２のラッチのイネーブル入力部と接続された出力部を備えた第２の段とを備えたシフトレジスタが設けられる。第１のラッチとＩ／Ｏラインとの接続を可能にするために、ストロボビットがシフトレジスタの第１の段内へロードされる。このシフトレジスタは計時されて、シフトレジスタの第１の段から第２の段へストロボビットが進められ、第２のラッチとＩ／Ｏラインとの接続が可能になる。シフトレジスタが計時されているとき、第１のラッチはＩ／Ｏラインと接続することはできない。
【００１１】
以下の詳細な説明と添付図面について考察するとき、本発明のその他の目的、特徴および利点は明らかとなる。添付図面において、同じ参照符号は図を通じてずっと同じ特徴を表すものとする。
【発明を実施するための最良の形態】
【００１２】
不揮発性記憶を設けた集積回路には、消去可能でプログラム可能な不揮発性メモリセルが含まれる。不揮発性メモリセルを備えた多くのタイプの集積回路には、メモリ、マイクロコントローラ、マイクロプロセッサおよびプログラム可能な論理素子が含まれる。不揮発性メモリ集積回路は、別の不揮発性メモリ集積回路と組み合わされ、さらに大きなメモリを形成することができる。また、不揮発性メモリ集積回路は、コントローラ、マイクロプロセッサ、ランダムアクセスメモリ（ＲＡＭ）あるいはＩ／Ｏ装置のような別の集積回路や構成要素と組み合わされ、不揮発性メモリシステムを形成することもできる。フラッシュＥＥＰＲＯＭシステムの一例については、米国特許第５，６０２，９８７号（特許文献１）に解説がある。この特許はその全体が本願において参照により援用されている。
【００１３】
不揮発性セルと記憶についてのさらなる解説は、参照により援用されている米国特許第５，０９５，３４４号（特許文献２）、第５，２７０，９７９号（特許文献３）、第５，３８０，６７２号（特許文献４）、第５，７１２，１８０号（特許文献５）、第６，２２２，７６２号（特許文献６）、および、第６，２３０，２３３号（特許文献７）に記載がある。
【００１４】
いくつかのタイプの不揮発性記憶セルすなわちメモリセルとして、フラッシュ、ＥＥＰＲＯＭおよびＥＰＲＯＭがある。多くの別のタイプの不揮発性メモリ技術が存在し、これらの技術並びにその他の技術に対して本発明を適用することも可能である。別の不揮発性技術のいくつかの例にはＭＲＡＭとＦＲＡＭセルが含まれる。本願は、フラッシュやＥＥＰＲＯＭ技術に適用できるような本発明のいくつかの特定の実施形態について解説するものである。しかし、本解説は単に本発明の適用の具体例を示すものにすぎず、本発明をフラッシュやＥＥＰＲＯＭ技術に限定することを意図するものではない。
【００１５】
図１は、メモリセル１０１を備えたメモリ集積回路を示す。この集積回路は、フラッシュチップのようなメモリであってもよいし、メモリを備えたＡＳＩＣやマイクロプロセッサのような埋込み形メモリ部を備えた集積回路であってもよい。これらのメモリセルには２進情報が記憶される。ある特定の実施形態では、これらのメモリセルは不揮発性メモリセルである。いくつかの不揮発性メモリセルの例としてフローティングゲートセルがあり、フラッシュセル、ＥＥＰＲＯＭセルまたはＥＰＲＯＭセルが含まれる。これらのメモリセルは行と列とからなるアレイの形で配列される。任意の数の行と列とを設けることが可能である。読み出し／書き込み回路１０６がメモリセルの列と結合される。一実施形態では、個々のメモリセル列に対して１つの読み出し／書き込み回路が設けられる。別の実施形態では、２以上のメモリセル列間で１つの読み出し／書き込み回路が共有される場合もある。センスアンプがメモリセルの状態を読み出すために用いられる。メモリセル内へデータの書き込みまたは記憶を行うために、これらのセンスアンプを別の回路と組み合わせることも可能である。この組み合わせは読み出し／書き込み回路と呼ばれる。
【００１６】
ある特定の実施形態では、メモリセルはセル当たりマルチビットデータの記憶が可能な多状態セルである。図１では、このメモリセルは２ビットデータを記憶する。このデュアルビットメモリセルは、本発明の原理を示すために選択されたものである。多状態メモリセルは、３ビットデータ、４ビットデータ、および、それ以上のビットデータなどの２ビットデータよりも多くのビットデータを記憶することも可能である。
【００１７】
図１は、４個のシフトレジスタ１０９，１１４，１１７，１２２を示す。個々のシフトレジスタ段はＩＮ入力部とＯＵＴ出力部とを持つ。データは、ＣＬＫ入力部のクロック入力を用いてレジスタにおいておよびレジスタの外から計時が行われる。クロック入力部はすべてのレジスタと接続されている。
【００１８】
シフトレジスタのレジスタの特定回路の実施構成の一例が図２に示されている。これはマスタ／スレーブレジスタとして知られている。利用が可能なレジスタ用の別の回路実施構成が存在する。入力部２０２は、シフトレジスタへの入力部であり、シフトレジスタの前の段と接続してもよい。出力部２０６は、シフトレジスタへの出力部であり、シフトレジスタの次の段と接続してもよい。
【００１９】
これら４個のシフトレジスタの各々は、特定の読み出し／書き込み（ＲＷ）回路と関連づけられ、特定の読み出し／書き込み（ＲＷ）回路と接続された１個のレジスタを備えている。個々の読み出し／書き込み回路には、メモリセルの状態を読み出す回路構成と、メモリセル内へデータを書き込む回路構成とが設けられる。この回路構成は単一のブロックとして示されているが、書き込み回路構成用ブロックと、読み出し回路構成用ブロックの２つのブロックとして描くこともできる。読み出し回路構成の一例としてセンスアンプ（ＳＡ）回路がある。言い換えれば、個々の読み出し／書き込み回路はこの回路と関連づけられる４個のレジスタを備えている。これらのレジスタのうちの２個のレジスタを用いて、メモリセル内へ書き込むデータが保持される。２個のレジスタを用いて、プログラミングの進行中、新しい書き込みデータがロードされ、パフォーマンスの向上が図られる。例えば、レジスタ１０９と１１４を用いて書き込みデータの保持ができるし、レジスタ１１７と１２２を用いて書き込みデータのロードを行うことができる。書き込みデータは、ＩＮを用いてシフトレジスタ内へ順次ストリームされ、次いで、読み出し／書き込み回路構成（すなわち、書き込み回路）を用いてメモリセル内へ書き込まれる。メモリセルからのデータは、読み出し／書き込み回路（すなわち、読み取り回路やセンスアンプ）を用いて読み出され、レジスタ内へ記憶される。センスアンプは、シフトレジスタで同時にデータを感知し、同時にデータのダンプを行うことができる。
【００２０】
セル当たり３以上のビットを保持するメモリセル用として、個々の追加ビット用の追加レジスタが設けられる。例えば、セル当たり３ビット用の追加の２個のシフトレジスタが設けられる。読み出されたデータ用の３個のレジスタと、書き込みデータ用の３個のレジスタとがある。
【００２１】
図１の実施形態は、ロード／アンロードおよび実際の読み出しデータと書き込みデータ用の別個の組のレジスタを示す。別の実施形態では、ロードと書き込み、または、読み出しとアンロードの双方の処理を行うために１組のレジスタが共有される場合もあり、これによって集積回路の面積が節減される。しかし、ロードと書き込み、または、読み出しとアンロード用の個々の組のレジスタを備えることにより、パフォーマンスの向上が図られる。というのは、双方のタイプの処理を同時に行うことが可能となるからである。さらに、別の実施形態では、読み出しレジスタと書き込みレジスタ用として、読み出しクロックと書き込みクロックのような別々のクロックを設けることもできる。こうすることによって、それぞれの読み出しや書き込み用データシフトレジスタ内へ独立したデータの入力を行うことが可能となる。
【００２２】
シフトレジスタ内へ、並びに、シフトレジスタからビットの計時が行われるため、データの特定のパターンに応じて、かなりの量のスイッチングノイズが生じる可能性がある。例えば、そのパターンが交番する０と１（すなわち、０１０１０１０１．．．０１０１）からなる文字列である場合、多量のスイッチングノイズが個々のクロックで発生することになる。そして、このノイズは同時にスイッチングを行うシフトレジスタの数にさらに左右される。
【００２３】
図１のアプローチを要約すると、上記回路は、シフトレジスタによってデータの記憶と転送を行うものである。読み出しモード時には、読み出し回路構成またはセンスアンプがシフトレジスタ内へデータのダンプを行い、次いで、データのストリームアウトが行われる。プログラミング中、データはこれらのシフトレジスタでシフトされ、このシフトレジスタ内へ記憶される。シフトレジスタは２個のラッチ、“マスタ”並びに“スレーブ”からつくられる。データパターンに応じて、マスタとスレーブを介するデータのシフトインまたはシフトアウトによって多くのノイズが発生する。例えば、データが大部分交番する０と１であれば、これに応じて１０００個のマスタとスレーブの出力がトグルされる。
【００２４】
図３は、データ読み出し用と、集積回路のメモリセル３０１へのデータ書き込み用の別の回路構成を示す。特に高密度の多状態メモリセルの場合、この回路構成は必要な集積回路面積が少なくてすみ、図１の場合に比べて発生するノイズが少なくなる。この集積回路は、フラッシュチップのようなメモリであってもよく、あるいはメモリを備えたＡＳＩＣやマイクロプロセッサのような埋込みメモリ部を備えた集積回路であってもよい。これらのメモリセルに２進情報が記憶される。ある特定の実施形態では、これらのメモリセルは不揮発性メモリセルである。いくつかの不揮発性メモリセルの例として、フローティングゲートセル、フラッシュセルまたはＥＥＰＲＯＭセルがある。これらのメモリセルは行と列とからなるアレイの形で配列される。任意の数の行と列とを設けることが可能である。
【００２５】
読み出し／書き込み（ＲＷ）回路３０６がメモリセルの列と結合される。一実施形態では、個々のメモリセル列に対して１つの読み出し／書き込み回路が存在する。別の実施形態では、２以上のメモリセル列間で１つの読み出し／書き込み回路が共有される場合もある。この読み出し／書き込み回路はメモリセルの状態の読み出しに用いられる。これらの読み出し／書き込み回路は、メモリセル内へのデータの書き込みまたは記憶に使用することもできる。上述したように、読み出し／書き込み回路構成はセンスアンプ回路を備えるものであってもよい。
【００２６】
ある特定の実施形態では、メモリセルはセル当たりマルチビットデータの記憶が可能な多状態セルである。図１の実施形態の場合と同様、実施形態例として使用することを目的として、図３のメモリセル３０１は、デュアルビット・マルチビットメモリセルである。このデュアルビットメモリセルは、本発明の原理を示すために選択されたものである。多状態メモリセルは、３ビットデータ、４ビットデータ、および、それ以上のビットデータなどの２ビットデータよりも多くのビットデータの記憶も可能である。そして、本発明の原理がやはり適用される。単一の多状態セルに記憶可能なビット数が増加するにつれて、図３の構成上の利点も図１の構成の利点より大きくなる。
【００２７】
個々の読み出し／書き込み回路と関連づけられ、該回路と接続される一時データ記憶回路すなわち４個のデータラッチ３０６，３０９，３１４，３２２が設けられる。これらの一時データ記憶回路は、メモリセル用のデータ保持に用いる任意の回路構成であってもよい。ある特定の実施構成では、一時データ記憶回路はラッチである。しかし、別のタイプの論理素子の利用も可能である。この接続は図示されていない。個々のラッチは４本の入力ライン３３３，３３６，３３８，３４０のうちの１本の入力ラインと接続される。これらの入力ラインは、ラッチ内へのデータ入力に用いられるラインである。データは、個々のラッチのＥＮＡＢＬＥ（イネーブル）信号入力（図示せず）に基づいてある特定のラッチ内へロードされる。ＬＯＡＤ（ロード）信号が、特定のラッチ用としてオンにセット（アクティブローまたはアクティブハイ信号）されると、このラッチのロードが行われる。
【００２８】
この図では、入力ラインはラッチの最上部で延伸するものとして示されている。これらの入力ラインはラッチのそばで機能することも可能である。また、本発明の別の実施形態では、単一の入力ラインを設けてもよく、その入力ラインからのデータは順次ラッチ内へシフトされる。
【００２９】
ラッチの具体的な回路実施構成の例が図４に示されている。ラッチ用の別の回路実施構成を用いてもよい。入力部４０２はラッチの入力部であり、入力ラインと接続される。ＥＮＡＢＬＥ（イネーブル）信号は、データを入力部４０２と接続したり、入力部４０２からデータを切断したりすることを可能にするパストランジスタやパスゲートと接続される。このラッチ回路にはデータを保持する交差接合インバータが含まれる。このラッチは、（パストランジスタ４０８を用いるなどのような手段によって）回路間でデータを渡すことができるように読み出し／書き込み回路とも接続される。このラッチは、パストランジスタ４１３を介して出力部との接続も行う。別の実施構成を設けることも可能である。例えば、入出力（Ｉ／Ｏ）ラインを使用してもよく、その場合、パストランジスタ４０２か４１３の一方だけが必要となる。この単一のパストランジスタによってラッチはＩ／Ｏラインと接続される。さらに、インバータの代わりに、ＮＡＮＤ、ＮＯＲ、ＸＯＲ、ＯＲゲートのような別の論理ゲート、および、これらゲートの組み合わせを使用してもよい。
【００３０】
上記回路構成が、図２に示すようなマスタ／スレーブレジスタ回路構成の半分を含むことに留意されたい。マスタ／スレーブレジスタのマスタ部分が一方のラッチであり、スレーブ部分が他方のラッチである。
【００３１】
また、上記実施構成は、ＮＭＯＳすなわちｎチャネルパストランジスタを示す。パスゲートを形成する多くの方法が存在し、これらの技術のうちのいずれの技術を用いてもよい。例えば、ＣＭＯＳパスゲートを使用してもよい。ＣＭＯＳパスゲートには、並列に接続されたＮＭＯＳとＰＭＯＳトランジスタが含まれる。また、高電圧パスゲートを使用してもよい。例えば、高電圧ＮＭＯＳパスゲートのゲートや制御電極にＶＣＣより高い高電圧をかけることにより、高電圧ＮＭＯＳパスゲートが作動可能にされる、すなわちスイッチをオンにされる（すなわち、オン状態に置かれる）。ＮＭＯＳパスゲートは、その制御電極をＶＳＳまたは接地に置くことによりスイッチをオフにされる、すなわちオフ状態に置かれる。
【００３２】
図３の回路構成には、個々の読み出し／書き込み回路用の１つの段であるシフトレジスタ３４６がさらに含まれる。このシフトレジスタは図１の１個のシフトレジスタと類似している。個々のシフトレジスタ段の出力部は、当該段が関連づけられた特定のラッチのＥＮＡＢＬＥ（イネーブル）信号入力部と接続される。
【００３３】
この特別の実施形態では、個々の読み出し／書き込み回路は４個のラッチと接続され、該回路と関連づけられた４個のラッチが設けられている。これらのラッチのうちの２個のラッチはメモリセル内へ書き込むデータの保持に用いられる。２個のラッチを用いて次の書き込みサイクル中に、メモリセル内へ書き込むデータのロードが行われる。例えば、ラッチ３０９と３１４を用いて書き込みデータを保持し、ラッチ３１７と３２２を用いて新しいロードデータを保持することができる。それに応じて、読み出しモード中、新しいデータが別の２個のラッチで準備されている間、２個のラッチを用いて現時点のデータが保持され、このデータのアンロードが行われる。
【００３４】
上記書き込みデータは、適切な入力ラインを介してラッチ内へ入力され、次いで、適切な読み出し／書き込み回路を用いてメモリセル内へ書き込まれる。メモリセルからのデータは、センスアンプを用いて読み出され、ラッチ内へ記憶される。読み出されたデータは、適切な出力ラインを用いてラッチから出力される。ラッチと読み出し／書き込み回路並びに出力ライン間の通信回線は図示されていない。
【００３５】
データは、入力ラインを用いてラッチから一度に１データずつ入力される。このデータ入力は、ＥＮＡＢＬＥ（イネーブル）信号を用いて行われ、その結果、アレイ内の読み出し／書き込み回路や列と関連づけられたラッチは一度に１ラッチずつ入力ラインと接続される。ラッチ用のＥＮＡＢＬＥ（イネーブル）信号はシフトレジスタから到来する。これらのシフトレジスタは、（アクティブハイ論理素子に対して）１つの“１”を除いてすべてが“０”であるパターン（０００１００００００など）でロードされる。このビットをストロボビットと呼ぶ場合もある。例えば、第１の列と関連づけられたシフトレジスタは“１”を持ち、シフトレジスタの残りには“０”が含まれる。この“１”は、第１の列用のラッチのＥＮＡＢＬＥ（イネーブル）入力部と接続され、このイネーブル入力部は、これらのラッチの１以上のラッチをＩ／Ｏライン３３３，３３６，３３８，３４０と接続する。データの読み出しやこの列へのデータの書き込みが可能である。シフトレジスタへの入力部分は０と接続され、シフトレジスタの計時が行われる。“１”は次のシフトレジスタ段へ移る。この“１”は、第２の列用のラッチのＥＮＡＢＬＥ（イネーブル）入力部と接続され、このイネーブル入力部は、これらのラッチをＩ／Ｏラインと接続する。所望のデータが読み出されるまで、あるいはラッチから書き込まれるまでこの処理は続けられる。
【００３６】
図５と図６は、ラッチとシフトレジスタの処理をさらに明瞭に示す図である。図５では、第１のシフトレジスタは“１”を持っている。このシフトレジスタおよび列と関連づけられたデータラッチはＩ／Ｏラインと接続される。図６では、シフトレジスタの計時がすでに行われ、次のシフトレジスタは“１”を持っている。このシフトレジスタおよび列と関連づけられたデータラッチはＩ／Ｏラインと接続される。
【００３７】
上記回路構成は、アクティブローのＬＯＡＤ（ロード）信号用として設計することもできる。その場合、シフトレジスタは、作動する特定のラッチ用としてすべて“１”と“０”とを含むことになる（１１１０１１１１１１など）。
【００３８】
セル当たり３以上のビットが保持される多状態（すなわち、マルチビット）メモリセルの場合、個々の追加のビット用として追加のラッチが設けられる。例えば、セル当たり３ビット用の２つの追加のラッチが設けられる。データ出力用の３個のラッチと、データ準備用の３個のラッチ、あるいは書き込み用の３個のラッチ、次のサイクル用の新しいデータ入力用の３個のラッチが設けられる。イネーブル信号の出力にはただ１個のシフトレジスタが必要である。
【００３９】
図３の実施形態は、シフトインまたはシフトアウト（ローディング／アンローディング）データ用の別々の組のラッチと、実際の処理とを示す。別の実施形態では、シフティングを順次処理する１組のラッチが共有される場合もあり、これによって集積回路面積の節減が図られる。しかし、読み出し用と書き込み用として個々の組のレジスタを設けることにより、パフォーマンスの向上が図られる。というのは、双方のタイプのデータの入出力を同時に行うことができるからである。
【００４０】
図１と比べると、図３の回路構成の方が、同じ機能性を得るのに必要な集積回路面積が少なくてすむ。そして、メモリセル当たりの記憶ビット数が増えるにつれて、集積回路面積の節減が大きくなる。これは、ラッチがマスタ／スレーブレジスタの約半分の面積を占めるからである。図１の場合、列当たりに用いられるラッチ数は、列当たりＡ＝ｄ＊４により示される。但し、ｄは単一メモリセルに記憶されたビット数である。図３の場合、列当たりに用いられるラッチ数は、Ｂ＝ｄ＊２＋２により示される。次の表は、ラッチ数による集積回路面積の節減を要約するものである。この表で解るように、ｄが増加するにつれて、アプローチＡに対するアプローチＢの集積回路面積の節減が大きくなる。そして、列数に応じて集積回路面積のさらなる節減を行うことが可能となる。
2005504404.tif 000003
【００４１】
図１の利点に優る図３のアプローチの別の利点として、発生ノイズ量の減少がある。１組のラッチを作動可能にするために、シフトレジスタを介して“１”（またはアクティブローに対する“０”）を移すとき、個々のクロックに対してただ１ビットのみがスイッチされる。さらに、１組のラッチのみが同時にＩ／Ｏラインと接続される。データの入力時に、並びに、メモリセルからのデータの出力時にこれらのラッチの双方はノイズ量の減少に貢献する。ノイズ量の減少により集積回路の信頼性の向上が図られる。というのは、ノイズによりデータが損なわれる可能性が少なくなるからである。
【００４２】
図３のアプローチを要約すると、データは、シフトレジスタの代わりにラッチに記憶される。データラッチに加えて、１つのチェーンのマスタ／スレーブシフトレジスタが設けられる。これらのレジスタを介してストロボパルスがシフトされ、このストロボパルスによって、個々のクロックを用いて異なるラッチが次々に指示される。次いで、当該特定のラッチが入力部や出力ラインと接続される。したがって、選択されたラッチが、読み出し時に、出力バッファへ記憶済みの情報を送信し、プログラミング中、上記選択されたラッチが入力バッファからデータを受信する。
【００４３】
セル当たり２ビットから始めて、図３のアプローチによって面積の節減が可能となる。図１のアプローチでは、１組の４個のマスタ／スレーブシフトレジスタ、すなわち８個のラッチが使用される。２つのセット／リセットレジスタ（４個のラッチ）を用いて読み出しデータやプログラミングデータの記憶が行われ、さらに２つのセット／リセットレジスタ（別の４個のラッチ）を用いてストリーム書き込み中にデータのシフトが行われ、これによって、パフォーマンスの向上が得られる。
【００４４】
図３のアプローチの場合、６個のラッチだけが必要となる。２個のラッチ（シフトレジスタ）はストロボのシフト用である。２個のラッチは古いデータの記憶用であり、２個のラッチは新しいデータのロード用である。
【００４５】
さらに、図３の回路構成の方が比較すると極めてノイズがすくない。同時スイッチングを行う６個のクロックと１０００個のラッチと比べて、駆動されるのは１つのクロック信号と１個のラッチ出力スイッチング（ストロボ用）および２つのＩ／Ｏである。
【００４６】
本発明には多くの考え得る実施形態が存在する。一実施形態として、ラッチへのデータの入出力を行うために組み合わされた入出力（Ｉ／Ｏ）ラインの利用が考えられる。個々のラッチ用として１本のＩ／Ｏラインを設けることも可能であるし、２以上のラッチ用として１本のＩ／Ｏラインを設けることも可能である。例えば、４個のラッチが共有する１本のＩ／Ｏラインを設けることも可能である。あるいは、４本のＩ／Ｏラインと４個のラッチを設けることも可能である。
【００４７】
図７は、本発明の別の実施形態の細部を示す。４個のラッチ３０６，３０９，３１４，３２２用として、４本の入力ライン３３３，３３６，３３８，３４０がそれぞれ設けられる。単一の出力ライン７１１が設けられる。シフトレジスタからのＥＮＡＢＬＥ（イネーブル）信号を用いてラッチのうちのある特定の列が作動されると、入力ラインのデータはそれぞれのラッチと接続され、それぞれのラッチに記憶される。ラッチ内のこのデータは、メモリセル内へデータを書き込むための読み出し／書き込み回路１０６と接続することも可能である。
【００４８】
この実施構成には、ラッチからのデータが出力される単一の出力ラインが含まれる。別の実施形態では、ラッチの各々に対して４本の出力ラインを設けるようにすることもできる。しかし、さらに多くのラインを設けることはダイサイズにインパクトを与え、少数のラインを設けることによりさらにコンパクトなレイアウトが生みだされる。
【００４９】
図８は、本発明の別の実施形態を示す。４個のラッチ３０６，３０９，３１４，３２２を共有する単一の入力ライン８０８が設けられている。この入力ラインからのデータを個々のラッチへ転送することも可能である。図７の実施構成と比較すると、図８には単一の入力ラインが設けられているため、この実施構成の方がコンパクトなレイアウトが得られる。
【００５０】
これらの特定の実施形態が例示しているように、本発明の多数の組み合わせが存在する。例えば、２以上のラッチ用として単一のＩ／Ｏラインを設けることも可能である。個々のラッチ用として単一のＩ／Ｏラインを設けることも可能である。２以上のラッチ用として１本の入力ラインを設けることも可能である。個々のラッチ用として単一の入力ラインを設けることも可能である。２以上のラッチ用として１本の出力ラインを設けることも可能である。個々のラッチ用として単一の出力ラインを設けることも可能である。そして、これらの実施形態の各々を他の実施形態と組み合わせることも可能である。例えば、１本の出力ラインと１本の入力ラインを設けることも可能である。１本の入力ラインと４本の出力ラインを設けることも可能である。
【００５１】
以上、例示と説明を目的として本発明について説明した。上記記載は、本発明が網羅的なものであることや、記載した正確な形態に対して本発明を限定することを意図するものではなく、上記の教示に照らして多くの改変と変形を行うことが可能である。上記実施形態は、本発明の原理とその実際的適用を最もよく説明するために選択し、記載したものである。上記説明によって、他の当業者が、種々の実施形態で、また、特定の用途に適するような様々な改変例を用いて本発明を最もよく利用し、実施することが可能となる。本発明の範囲は請求の範囲により定義される。
【図面の簡単な説明】
【００５２】
【図１】読み出したり、メモリ内へ書き込んだりするデータを保持するためのシフトレジスタを備えた集積回路を示す。
【図２】マスタ／スレーブレジスタの実施構成を示す。
【図３】読み出したり、メモリ内へ書き込んだりするデータを保持するためのラッチを備えた集積回路を示す。
【図４】ラッチの実施構成を示す。
【図５】シフトレジスタの第１の段に“１”を配置することにより、第１のデータラッチとＩ／Ｏラインとの接続を示す。
【図６】シフトレジスタの第２の段に“１”を配置することにより、第２のデータラッチとＩ／Ｏラインとの接続を示す。
【図７】マルチ入力ラインと単一の出力ラインとを備えた本発明の実施形態を示す。
【図８】単一の入力ラインと単一の出力ラインとを備えた本発明の実施形態を示す。
【図１】
2005504404.tif 000004
【図３】
2005504404.tif 000005
【図４】
2005504404.tif 000006
【図５】
2005504404.tif 000007
【図６】
2005504404.tif 000008
【図７】
2005504404.tif 000009
【図８】
2005504404.tif 000010
【国際公開パンフレット】
2005504404.tif 000011
2005504404.tif 000012
2005504404.tif 000013
2005504404.tif 000014
2005504404.tif 000015
2005504404.tif 000016
2005504404.tif 000017
2005504404.tif 000018
2005504404.tif 000019
2005504404.tif 000020
2005504404.tif 000021
2005504404.tif 000022
2005504404.tif 000023
2005504404.tif 000024
2005504404.tif 000025
2005504404.tif 000026
2005504404.tif 000027
2005504404.tif 000028
2005504404.tif 000029
2005504404.tif 000030
2005504404.tif 000031
2005504404.tif 000032
【国際公開パンフレット（コレクトバージョン）】
2005504404.tif 000033
2005504404.tif 000034
【国際調査報告】
2005504404.tif 000035
2005504404.tif 000036