(57)【要約】モジュール（１００）は、機能ブロック（１２０）を評価するテストコントローラ（１４０）を有している。テストコントローラ（１４０）は、複数のピン（１６０）のうちの入力ピン（１６２）と出力ピン（１６４）との間に結合された第１のレジスタ（１４２）と、第１のレジスタ（１４２）に結合され、デコーダ（１７０）からの更新信号に対応する第１のレジスタ（１４２）の内容の更新を取り込む第２のレジスタ（１４４）とを含む。第２のレジスタ（１４４）は、評価制御信号（１４５）を発生させるようにさらに配列されている。前記テストコントローラは、複数の論理ゲート（１８０）および第１の論理ゲート（１８２）を含む専用制御回路をさらに含む。複数の論理ゲートは、第１のレジスタ（１４２）の内容をデコードし、その結果生じた第２のレジスタ（１４４）の更新を遮断するためのゲート信号を第１の論理ゲート（１８２）に供給するように配列されている。その結果、専用制御回路は、例えば他のモジュールの評価モードの間にモジュール（１００）の望ましくない変化を防止することができる。
2005535973.tif 000002
【特許請求の範囲】
【請求項１】
機能ブロックと、
モジュールの評価モードにおいて前記機能ブロックを制御するテストコントローラと、を備えるモジュールであって、
前記テストコントローラは、
入力ピンおよび出力ピンを含む複数のピンと、
前記入力ピンと前記出力ピンとの間に結合され、前記入力ピンを介してビットパターンを受け、前記出力ピンを介して前記ビットパターンを出力する第１のレジスタと、
前記第１のレジスタに結合され、更新信号に対応する前記ビットパターンを取り込む第２のレジスタと、を含み、
前記テストコントローラは、前記ビットパターンに対応する前記更新信号を遮断する専用制御回路をさらに含むことを特徴とする、モジュール。
【請求項２】
前記専用制御回路は、
前記更新信号を受信する第１の入力と、
前記第１のレジスタに結合され、前記ビットパターンを受ける第２の入力と、
前記第２のレジスタに結合された出力と、を有する第１の論理ゲートを有することを特徴とする、請求項１に記載のモジュール。
【請求項３】
前記専用制御回路は、前記第１のレジスタと前記第１の論理ゲートの第２の入力との間に結合され、前記ビットパターンを変形して前記第２の入力に供給する複数の論理ゲートをさらに有することを特徴とする、請求項２に記載のモジュール。
【請求項４】
前記テストコントローラは、
制御端末、第１の入力、第２の入力、および前記出力ピンに結合された出力を有するマルチプレクサと、
前記入力ピンと前記マルチプレクサの第１の入力との間に結合された第３のレジスタと、
前記入力ピンと前記マルチプレクサの第２の入力との間に結合された非更新バイパスレジスタと、をさらに含み、
前記マルチプレクサの制御端末はビットパターンの少なくとも一部に応答することを特徴とする、請求項３に記載のモジュール。
【請求項５】
前記専用制御回路は、
前記複数の論理ゲートに結合され、変形状のビットパターンを受ける第１の入力と、
さらなる更新信号を受ける第２の入力と、
前記第３のレジスタに結合された出力と、を有する第２の論理ゲートを有し、
前記第３のレジスタは前記さらなる更新信号に応答することを特徴とする、請求項４に記載のモジュール。
【請求項６】
前記複数の論理ゲートの出力経路は、前記更新信号に応答し前記変形状のビットパターンを記憶するデータ記憶素子を有することを特徴とする、請求項４または５に記載のモジュール。
【請求項７】
前記テストコントローラは、
第１の入力、第２の入力、出力、および前記第２のレジスタの出力に結合された制御端末を有するさらなるマルチプレクサと、
前記入力ピンと前記さらなるマルチプレクサの前記第１の入力との間に結合された第１のさらなるレジスタと、
前記第１のレジスタに結合された少なくとも一つの入力を有し、前記更新信号に応答する第２のさらなるレジスタと、
前記入力ピンと前記さらなるマルチプレクサの前記第２の入力との間に結合された伝導体とをさらに含み、
前記第１のレジスタは前記マルチプレクサの出力と前記出力ピンとの間に結合され、
前記第１の論理ゲートの第２の入力は前記第２のレジスタを介して前記第１のレジスタに結合されていることを特徴とする、請求項２に記載のモジュール。
【請求項８】
前記第２のさらなるレジスタはリセット信号に応答することを特徴とする、請求項７に記載のモジュール。
【請求項９】
前記第１の論理ゲートの第２の入力はさらなる論理ゲートを介して前記第２のレジスタに結合され、前記さらなる論理ゲートは前記第１のレジスタにさらに結合されていることを特徴とする、請求項７または８に記載のモジュール。
【請求項１０】
前記専用制御回路は、前記第２のレジスタ内のビットパターンに対応する複数の論理ゲートをさらに有し、前記複数の論理ゲートは、それらの入力が前記第２のさらなるレジスタに結合され、前記さらなるマルチプレクサの制御入力に結合される少なくとも一つの出力を有することを特徴とする、請求項７または８に記載のモジュール。
【請求項１１】
評価モードにおいて各入力ピンおよび出力ピンを介して実質的に直列に相互接続される複数のモジュールを備える電子装置であって、前記複数の相互接続されたモジュールのうちのモジュールは、機能ブロックと、前記モジュールの評価モードにおいて前記機能ブロックを制御するテストコントローラとを備え、前記テストコントローラは、
前記各入力ピンのうちの入力ピンおよび前記各出力ピンのうちの出力ピンを含む複数のピンと、
前記入力ピンと前記出力ピンとの間に結合され、前記入力ピンを介してビットパターンを受け、前記出力ピンを介して前記ビットパターンを出力する第１のレジスタと、
前記第１のレジスタに結合され、更新信号に対応する前記ビットパターンを取り込む第２のレジスタと、を含み、
前記テストコントローラは、前記ビットパターンに対応する前記更新信号を遮断する専用制御回路をさらに含むことを特徴とする、電子装置。
【請求項１２】
ビットパターン群を備え、請求項１１に記載の電子装置に前記ビットパターン群を供給することにより前記電子装置を評価する評価ツールであって、前記ビットパターン群は、前記制御回路をトリガして前記ビットパターンに対応する前記更新信号を遮断するビットパターンを含むことを特徴とする、評価ツール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機能ブロックと、モジュールの評価モードにおいて前記機能ブロックを制御するテストコントローラと、を備えるモジュールであって、前記テストコントローラは、入力ピンおよび出力ピンを含む複数のピンと、前記入力ピンと前記出力ピンとの間に結合され、前記入力ピンを介してビットパターンを受け、前記出力ピンを介して前記ビットパターンを出力する第１のレジスタと、前記第１のレジスタに結合され、更新信号に対応する前記ビットパターンを取り込む第２のレジスタと、を含むモジュールに関する。本発明はまた、複数のモジュールを備える電子装置、およびこのような電子装置を評価する評価ツールに関する。
【背景技術】
【０００２】
電子装置、例えばマルチチップモジュール（ＭＣＭ）またはプリント基板（ＰＣＢ）のようなシステムオンチップ（ＳｏＣ）またはマルチチップ配列のような超大規模集積（ＶＬＳＩ）回路が複雑さを増し、このような装置に対して益々多くのモジュラー設計方法が提案されてきている。このような装置に組み込まれるモジュールは、外部の者、例えばデジタル信号または演算処理等の特殊な機能性を有するモジュールの設計を専門とするハードまたはソフトコアベンダから得られる場合がある。電子装置における様々なモジュールが様々な供給源から得られることは、電子装置のデバッグを行うことがより重要になっている理由の１つである。デバッグの間に、電子装置のモジュールの機能的挙動が評価されて、様々なモジュールが正しく動作および協働しているか否かが決定される。
【０００３】
モジュールの評価モード、例えばテストまたはデバッグモードを可能にするために、前記モジュールにテストコントローラが備え付けられ、このテストコントローラはＩＥＥＥ１１４９．１に準拠したテストコントローラ、例えばＪＴＡＧテストアクセスポート（ＴＡＰ）コントローラであってもよい。通常、モジュールのテストコントローラはデイジーチェーン型の配列で互いに結合され、それによりモジュールのチェーンを通してビットパターン、例えばテストコントローラ命令およびテストデータの順次シフトが可能になる。個々のモジュールへ別個にアクセスすることは不可能でないとしても非常に困難であるため、テストコントローラを相互接続することが好ましい。テストコントローラの適切なシフトレジスタはそれらの各ビットパターンで満たされ、それらのビットパターンは通常、評価モードの更新サイクルで更新またはシャドーレジスタにコピーされる。このようにして、評価モードの次のシフトサイクルで新たなデータがシャドーレジスタにシフトされ、更新レジスタ内のデータは影響されない。
【０００４】
このような配列の一例が、会誌“Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ｉｎｔｅｒｎａｔｉｏｎａｌ  ｔｅｓｔ  ｃｏｎｆｅｒｅｎｃｅ  （ＩＴＣ）”２０００年、６２８乃至６３７項、Ｓｔｅｖｅｎ  Ｆ．Ｏａｋｌａｎｄによる論文‘Ｃｏｎｓｉｄｅｒａｔｉｏｎｓ  ｆｏｒ  Ｉｍｐｌｅｍｅｎｔｉｎｇ  ＩＥＥＥ  １１４９．１  ｏｎ  Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ’、特にこの論文の図７に開示されている。この図には、マスタＴＡＰに並列するいくつかの埋め込みコアの直列接続ＩＥＥＥ１１４９．１準拠ＴＡＰのデイジーチェーンを有する電子装置が示されている。選択されたＴＡＰに専用デバッグ命令をロードして、選択されたＴＡＰの制御の下でモジュールをデバッグすることができる。
【０００５】
このような配列の問題の１つは、ソフトウェアタスクを実行可能に維持するためには、通常は１つのモジュールしか同時にデバッグすることができないことである。これは通常専用のデバッグソフトウェアを用いて行われる。しかし、対象のモジュール、即ちデバッグ中のモジュールに所望の制御およびデータビットパターンを供給することを可能にするためには、スキャンチェーンレジスタの連結全体を更新しなければならない。このため、専用デバッグソフトウェアはアクセス経路、即ち連結スキャンレジスタチェーンについての認識しか有しておらず、他のモジュールの現在の状態については認識が欠けているので、対象となっていないモジュールの状態も影響を受ける場合がある。従って、定義されていないビットパターンが更新レジスタにロードされる可能性があるため、デバッグ中のモジュールに対する更新アクションの結果として他のモジュールの状態が変化する可能性がある。周囲のモジュールの状態が変化することによって、そのようなモジュールからの信号が変化する可能性がある。このため、デバッグ結果は外部信号、例えば周囲のモジュールからの通信に左右される可能性があるので、デバッグ結果の信頼性に不利な影響を与えることがある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特に、本発明の目的は、更新アクションの間にモジュールの現在の状態を維持することができるテストコントローラを有するモジュールを提供することである。
【課題を解決するための手段】
【０００７】
本発明は独立請求項によって規定されている。従属請求項は有利な実施の形態を規定している。
【０００８】
本発明は、特にデバッグモードの間、しかし可能な限りテストモードの間にも、レジスタの内容を凍結して関連するモジュールの状態を維持することが望ましいことがあるという認識に基づいている。本発明によれば、これは、ビットパターン、例えばデータパターンまたは命令に対応する更新信号を遮断する専用制御回路を含むことによって実現された。このようにして遮断される第２のレジスタは、第１のレジスタのビットパターンを取り込むように配列されたレジスタであってもよく、または他のシフトレジスタからビットパターンを取り込むように配列されたレジスタであってもよい。
【０００９】
本発明の実施の一態様において、前記専用制御回路は、前記更新信号を受ける第１の入力と、前記第１のレジスタに結合され、ビットパターンを受ける第２の入力と、前記第２のレジスタに結合された出力とを有する第１の論理ゲートを有する。この実施の態様において、シングルビットとすることができるビットパターンを第１の論理ゲート、例えばＡＮＤ、ＮＡＮＤもしくはＮＯＲゲートまたはトランジスタのようなスイッチに直接供給し、それにより、ビットパターンの値に応じて、前記第２のレジスタへの更新信号の送信が遮断される。これには、専用制御回路の付加によって導入される面積当たりの経費はごくわずかなものであり、且つ非常に小さなビットパターンを用いて更新信号を遮断することができるという利点があり、必要なデータ通信の観点からは有利である。
【００１０】
本発明のさらなる実施の態様において、前記専用制御回路は、前記第１のレジスタと前記第２の入力との間に結合され、前記第２の入力にビットパターンを変形して供給する複数の論理ゲートをさらに有する。これには、専用のビットパターンを命令の形態でモジュールに供給することができ、複数の論理ゲートが前記命令のハードウェアデコーダとして動作するという利点がある。このような命令を一連の既存のテストまたはデバッグ命令、例えばＩＥＥＥ１１４９．１準拠命令セットに付加してもよく、即ち、このような命令セットを使用する必要な専用デバッグソフトウェアパッケージによって、デバッグされていないモジュールに対して命令を適用することができるため、様々なモジュールの安定性が増し、デバッグ信頼性が向上する。
【００１１】
さらなる利点において、前記テストコントローラは、制御端末、第１の入力、第２の入力、および前記出力ピンに結合された出力を有するマルチプレクサと、前記入力ピンと前記マルチプレクサの第１の入力との間に結合された第３のレジスタと、前記入力ピンと前記マルチプレクサの第２の入力との間に結合された非更新バイパスレジスタとをさらに含み、前記マルチプレクサの制御端末はビットパターンの少なくとも一部に応答する。
【００１２】
評価モードにおいて前記第２のレジスタ、例えば命令更新レジスタを凍結することを、モジュールを通る明確なデータ経路と組み合わせることにより、評価のスキャンモードにおいて一連のモジュールにロードすることを可能にしなければならない場合がある。固定長のバイパスレジスタを付加することによりこのようなデータ経路の存在が保証される。
【００１３】
さらなる利点において、前記専用制御回路は、前記複数の論理ゲートに結合され、変形状のビットパターンを受ける第１の入力と、さらなる更新信号を受ける第２の入力と、前記第３のレジスタに結合された出力とを有する第２の論理ゲートを有し、前記第３のレジスタは前記さらなる更新信号に応答する。
【００１４】
この配列では、第２のレジスタの更新が妨げられた場合に、第３のレジスタの内容も凍結されることが保証される。これは、第２のレジスタが命令を伝達し、第３のレジスタがその命令に関連したデータを伝達し、前記命令とデータの両方がモジュールを安定した状態に維持すること、または非アクティブなテストコントローラからのどのようなアクションをもマスクすることが要求されている場合において、特に有用である。
【００１５】
他の利点において、出力経路は、前記更新信号に応答し前記変形状のビットパターンを記憶するデータ記憶素子を有する。データ記憶素子、例えば専用のレジスタまたは少なくとも単一のフリップフロップを使用することにより、２つの連続的な更新信号の間で全周期に渡ってビットパターンが安定した形で存在することが保証される。
【００１６】
本発明の他の実施の態様によれば、前記テストコントローラは、第１の入力、第２の入力、出力、および前記第２のレジスタの出力に結合された制御端末を有するさらなるマルチプレクサと、前記入力ピンと前記さらなるマルチプレクサの第１の入力との間に結合された第１のさらなるレジスタと、前記第１のレジスタに結合された少なくとも一つの入力を有し前記更新信号に応答する第２のさらなるレジスタと、前記入力ピンと前記第２の入力との間に結合された伝導体とをさらに含み、前記第１のレジスタは前記マルチプレクサの出力と前記出力ピンとの間に結合され、前記第１の論理ゲートの第２の入力は前記第２のレジスタを介して前記第１のレジスタに結合されている。
【００１７】
この配列は、Ｓｔｅｖｅｎ  Ｆ．Ｏａｋｌａｎｄによって開示されたような従来技術の配列に関連した他の問題に対処する場合にも特に有用である。評価、例えばデバッギングは通常、評価装置と評価中のモジュールとの間の高密度のデータトラヒックを伴う。このことは、評価中のモジュールに新たなビットパターンを挿入するのに要する時間は連結の長さによって決定されるため、シフトレジスタの全連結が非常に長くなる場合には、必要な全評価時間の点から見ると重大な障害となる可能性がある。本発明の実施の形態ではこの問題を、第２のさらなるレジスタが所望の状態にされ、第２のさらなるレジスタの更新が妨げられると、第１のさらなるレジスタ、即ち連結内にあるシフトレジスタの周囲にバイパスを設けることによって解決する。このようにして、シフトレジスタ連結の長さが大幅に減少し、それによって従来技術の配列と比較して時間単位ごとにより多くの数の評価アクションを実行すること、例えばより広範囲のテストまたはデバッグを行うことが可能になり、それを利用して、従来技術の配列と同じ総時間を使用する場合において全評価時間の短縮、または評価の質の向上を図ることができる。
【００１８】
前記第２のさらなるレジスタはリセット信号に応答することが有利である。これにより、このレジスタを初期状態に容易に戻すことができる。任意で、第２のレジスタもこのリセット信号に応答し、それを利用して第１のさらなるレジスタをシフトレジスタの連結に戻すことができる。
【００１９】
さらなる利点において、前記第１の論理ゲートの第２の入力はさらなる論理ゲートを介して前記第２のレジスタに結合され、前記さらなる論理ゲートは前記第１のレジスタにさらに結合されている。
【００２０】
この配列では、テストコントローラのバイパスモードに入る時に第２のさらなるレジスタの内容が既に凍結されていることにより、前記バイパスモードを第１のレジスタにロードする前にロードされたモードが確実に保証される。
【００２１】
さらなる利点において、前記専用制御回路は、前記第２のレジスタに対応する複数の論理ゲートをさらに備え、前記複数の論理ゲートは、それらの入力が前記第２のさらなるレジスタに結合され、前記さらなるマルチプレクサの制御入力に結合された少なくとも一つの出力を有している。
【００２２】
前記複数の論理ゲートは第２のさらなるレジスタの内容をデコードし、第２のマルチプレクサの制御端末に対する制御信号を含む複数の評価制御信号を発生させるように配列されている。これにより、少ない専用ビットパターンから広範囲の制御信号を発生させることができるので、評価モードにおける柔軟性が向上する。
【００２３】
また、本発明のさらなる側面は請求項１１の電子装置によって実現される。
【００２４】
このような電子装置では、モジュールの評価の間に周囲の様々なモジュールを安定した状態に維持することができ、それにより関連するモジュール間での相互作用の信頼性が高まるため、評価特性が向上する。これにより電子装置の評価の質が高まり、その結果より信頼性のある電子装置が市場に出される。さらに、本発明によるバイパス設備を用いて評価の持続時間を短縮し、それを利用して評価時間およびコストを低下して電子装置をより安価なものとしてもよく、またはそれを利用して所定のタイムスパンでの評価を拡張してより評価の行き届いた、それ故により信頼性の高い電子装置を作り出すようにしてもよい。
【００２５】
本発明のさらなる側面は請求項１２の評価ツールによって実現される。
【００２６】
このような評価ツールのビットパターンセット、例えばデバッグまたはテストソフトウェアまたはこのようなビットパターンセットを内部に記憶するデバッグまたはテストハードウェアを、本発明のビットパターンをそのツールに含めることによって拡張すると、評価ツールの品質が向上する。評価中の電子装置の安定性が増すため、ツールの評価結果の信頼性が高まり、ビットパターンを用いることによりシフトレジスタ連結の長さを短縮することができる場合には電子装置の総評価時間を短縮するようにしてもよい。これらの利点により、評価ツールの市場性が向上する。
【発明を実施するための最良の形態】
【００２７】
添付された図面を参照して本発明をより詳細に限定することのない一例として説明する。
【００２８】
対応する参照番号は明記されない限り同様の意味を有する。
【００２９】
図１において、モジュール１００は、テストコントローラ１４０に結合された機能ブロック１２０を有している。テストコントローラ１４０は複数のピン１６０、例えばテストアクセスポート（ＴＡＰ）からテスト信号を受信する。複数のピン１６０は、外部ユニット、例えば他のモジュールまたはテスタと、データ、例えばビットパターンの受信および送信を行う入力ピン１６２および出力ピン１６４を含む。テストモジュール１４０は、入力ピン１６２と出力ピン１６４との間に結合された第１のレジスタ１４２を含む。第１のレジスタ１４２は、命令シフトレジスタまたはデータシフトレジスタであってもよい。テストモジュール１４０は、更新信号に対応する第１のレジスタ１４２の内容を取り込む第２のレジスタ１４４をさらに有している。更新信号は、複数のピン１６０のうちの図示されないさらなるピンから直接、または複数のピン１６０のうちのテストモード選択ピン１６６に結合されたデコーダ１７０から受信してもよい。デコーダ１７０をＩＥＥＥ１１４９．１、即ちバウンダリスキャンテスト（ＢＳＴ）に準拠したＴＡＰコントローラとしてもよい。第２のレジスタ１４４は、モジュール１００の図示されないさらなるテスト配列を制御するためのテスト制御信号１４５を発生させるように配設されている。
【００３０】
第１のレジスタ１４２は、第２のレジスタ１４４の入力に接続された出力を有している。さらに、これらの出力は、第１のレジスタ１４２の内容をデコードするデコード回路としての働きをする複数の論理ゲート１８０にも供給される。専用制御回路の一部である複数の論理ゲート１８０はゲート信号を発生させ、即ち、例えば専用の非更新命令を受けた時に、第１のレジスタの所定の内容で第１のレジスタ１４２からのビットパターンを変形状のビットパターンに変化させる。第２のレジスタ１４４を更新する更新信号のゲーティングは論理ゲート１８２によって実現され、この論理ゲート１８２は専用制御回路の他の部分であり、更新信号を受信するデコーダ１７０に結合された第１の入力と、複数の論理ゲート１８０からゲート信号を受信する第２の入力とを有している。論理ゲート１８２はＡＮＤゲートとして示されているが、スイッチ例えばトランジスタを含む他の論理ゲートを用いて同様の機能的挙動を得ることもできることは当業者にとって明らかであろう。この配列によれば、第２のレジスタ１４４の内容および関連する制御信号を凍結することが可能にされる。その結果、デコーダ１７０により更新信号が発生する前に専用の命令が第１のレジスタ１４２にロードされている限り、モジュール１００の評価モードを安定した状態に維持することができる。
【００３１】
次に、図１およびその詳細な説明に戻って参照しながら続く図面について説明する。図２において、モジュール１００のテストコントローラ１４０は、単に限定することのない一例としてここでは第３のレジスタ１５２と、第４のレジスタ１５４と、第５のレジスタ１５６とを含む複数のさらなるレジスタ１５０によって拡張されており、第２のレジスタ１４４の制御の下で、それぞれ入力は入力ピン１６２に結合され、出力は第１のマルチプレクサ１４６を介して出力ピン１６４に結合される。尚、複数のレジスタ１５０は一例として用いられているものであり、実際には複数のレジスタ１５０を単一のレジスタ、即ち第３のレジスタ１５２で構成するようにしてもよいことを強調しておく。
【００３２】
さらに、前記テストコントローラ１４０は、前記入力ピン１６２とマルチプレクサ１８６との間に結合された非更新バイパスレジスタ１５８を含む。マルチプレクサ１８６は、もう１つの入力がマルチプレクサ１４６の出力に接続され、その出力が出力ピン１６４に接続されている。尚、図２には示されていないが、マルチプレクサ１８６の出力および第１のレジスタ１４２の出力はマルチプレクサを介して出力１６４に結合されてもよい。マルチプレクサ１８６は、専用制御回路の複数の論理ゲート１８０によって発生したゲート信号に制御される。複数の論理ゲート１８０が第１のレジスタ１４２内の非更新命令をデコードする際、ゲート信号によりマルチプレクサ１８６を通って非更新バイパスレジスタ１５８に向かって経路が切り換えられる。
【００３３】
このようにして、モジュール１００の評価状態が一定に維持される場合、非更新バイパスレジスタ１５８を介してモジュール１００を通る明確なデータ経路が存在する。一連のモジュールの内の他のモジュールを通してスキャンチェーンの長さの情報を特定のモジュールの評価ソフトウェアに含める必要がある場合、このような明確なデータ経路が必要とされる場合がある。非更新バイパスレジスタの大きさはシングルビットであることが好ましい。さらに、複数の論理ゲート１８０からマルチプレクサ１８６の制御端末への出力経路にデータ記憶素子１８４が含まれることが好ましい。デコーダ１７０からの、または複数のピン１６０のうちの図示されないさらなるピンからの更新信号に応答するこのデータ記憶素子１８４は、２つの連続的な更新信号の間のゲート信号を記憶する。その結果、マルチプレクサ１８６を通る適切な経路は連続的な更新信号の間で安定が維持される。
【００３４】
代替的に、複数のバイパスレジスタ１５０からのレジスタがバイパスレジスタである場合、マルチプレクサ１８６、非更新バイパスレジスタ１５８およびデータ記憶素子１８４を省略することができる。この他の実施の形態においては、第２のレジスタ１４４に記憶されている非更新命令またはデータパターンには、マルチプレクサ１４６を通る正しい経路、例えば複数のレジスタ１５０からバイパスレジスタを選択する経路を選択する適切なビットが含まれていなければならない。マルチプレクサ１４６は、その出力が出力ピン１６４に直接結合されるようにしてもよい。第２のレジスタ１４４に記憶されているデータは、デコーダ１７０からの、または複数のピン１６０のうちの図示されないさらなるピンからの連続的な更新信号の間で安定し、それによって連続的な更新信号の間でマルチプレクサ１４６を通るデータ経路の安定性が保証される。
【００３５】
次に、図２およびその詳細な説明に戻って参照しながら図３について説明する。図３において、テストコントローラ１４０は、第３のレジスタ１５２の内容を凍結する第２の論理ゲート１８８によって拡張されている。第２の論理ゲート１８８は第１の入力を有し、この第１の入力は、デコーダ１７０または複数のピン１６０のうちの図示されない第２のさらなるピンに結合され、さらなる更新信号、例えばデータレジスタ更新信号を受信する。第２の論理ゲート１８８は、ゲート信号を供給する複数の論理ゲート１８０の出力に結合された第２の入力を有している。第２の論理ゲート１８８の出力は第３のレジスタ１５２に結合されている。このようにして、第２のレジスタ１４４の内容だけでなく第３のレジスタ１５２の内容も連続的な更新信号の間に凍結され、このことは、モジュール１００の状態が主に第２のレジスタ１４４および第３のレジスタ１５２の内容によって定義される場合には重要となり得る。尚、さらなる更新信号は前記更新信号と同一のものであってもよい。テストコントローラのこの特定の実施の形態によれば、テストコントローラ１４０、より具体的にはデコーダ１７０によって制御されるデータレジスタに対する活動をマスクすることが可能になる。これは、非アクティブなまたはアドレス指定されていないデコーダ１７０、例えばＴＡＰコントローラを有するモジュール１００におけるアクション、例えば状態変化が、他のモジュールの評価を妨害する影響を与えるために望ましくない状況において重要な利点である。
【００３６】
図３およびその詳細な説明に戻って参照しながら図４について説明する。図４に示された実施の形態において、複数の論理ゲート１８０の入力は第２のレジスタ１４４の出力に結合されている。この配列において、第３のレジスタ１５２の非更新アクションを示す第２のレジスタ１４４内でビットパターンが現れる間に第３のレジスタ１５２の内容のみが凍結される。このような配列は、モジュール１００に対するデバッグを直接制御するのに第２のレジスタ１４４を用いず、第３のレジスタ１５２の内容の変化によってトリガされるモジュール１００からのどのようなアクションをもマスクする場合には有用なものである。
【００３７】
前述の図面およびその詳細な説明に戻って参照しながら図５について説明する。本発明のさらなる実施の形態が図５に示されている。ここで、第１のレジスタ１４２は、第１のさらなるレジスタ２４２のためのバイパスレジスタとしての働きをする。第１のレジスタ１４２の入力は、さらなるマルチプレクサ２５０の第１の入力を介して第１のさらなるレジスタ２４２の出力に結合されている。マルチプレクサ２５０はデータ入力１６２に直接結合された第２の入力を有しており、それによりバイパスルート２５２を介して第１のさらなるレジスタ２４２を効果的に迂回している。第２のレジスタ１４４は、この第１のレジスタ１４２のための更新レジスタとしての働きをする。データシフトレジスタまたは命令シフトレジスタであってもよい第１のさらなるレジスタ２４２は、第１のさらなるレジスタ２４２のための更新レジスタとしての働きをする第２のさらなるレジスタ２４４に結合されている。第２のさらなるレジスタ２４４は通常、図１に示される評価制御信号１４５を発生させる。第２のさらなるレジスタ２４４は、デコーダ１７０によって発生する、または複数のピン１６０のうちの図示されないさらなるピンを介して受信される更新信号に応答する。任意で、図５に示されるように、第２のレジスタ１４４もこのリセット信号に応答する。第２のレジスタ１４４の出力はマルチプレクサ２５０の制御端末および第１の論理ゲート１８２の第２の入力に結合され、第１の論理ゲート１８２の第１の入力は更新信号を受信するように配列され、第１の論理ゲート１８２の出力は第２のさらなるレジスタ２４４に結合される。
【００３８】
初めに、テストコントローラ１４０、例えば第１のレジスタ１４２に連結された第１のさらなるレジスタ２４２にシフトされるビットパターンは、第１のレジスタ１４２から第２のレジスタ１４４へビットパターンが更新される前に、第１のレジスタ１４２内にあるビットパターンを含んでいる。このビットパターンはシングルビットで構成され、第１のレジスタ１４２および第２のレジスタ１４４はシングルビットレジスタであることが好ましい。同時に、このビットパターンは、第２のさらなるレジスタ２４４へのさらなるビットパターンの更新の前に第１のさらなるレジスタ２４２内にあるさらなるビットパターンを含んでいる。第２のレジスタ１４４内に更新されるビットパターンは、第２のさらなるレジスタ２４４のゲーティングおよびさらなるマルチプレクサ２５０を通る経路を制御する。適切なビットパターン、例えば論理‘０’によって、次の更新サイクルではバイパスルート２５２が選択され、第２のさらなるレジスタ２４４の更新が防止される。この挙動は、第１のレジスタ１４２が各次の更新サイクルの前に適切なビットパターンを含んでいる限り継続する。リセットビットパターン、例えば論理‘１’が第１のレジスタ１４２から第２のレジスタ１４４へ更新されるとすぐに、第１のさらなるレジスタ２４２が再度入力ピン１６２と出力ピン１６４との間の経路に含まれ、第２のさらなるレジスタ２４４が次の更新サイクルで再度更新される。
【００３９】
任意で、第２のレジスタ１４４および第２のさらなるレジスタ２４４は、これらを初期状態にするリセット信号に複数のピン１６０のうちのさらなるピン１６８を介して応答する。これにより、評価モードの初期化の間にモジュール１００の望ましくない挙動を防止するようにしてもよい。図５に示された実施の形態の主な利点は、バイパス制御信号を受信する付加的なピンまたは付加的なバイパスコントローラを必要とすることなく、さらなるモジュールの評価の間に、シフトレジスタとしての働きをする第１のさらなるレジスタ２４２を、バイパスレジスタとしての働きをする固定された大きさの、例えばシングルビットの第１のレジスタ１４２と置き換えることができることである。これにより電子装置のモジュールを通して全スキャンチェーンの長さが効果的に短縮されるため、所定の時間の間に評価中のモジュールへ供給することができるビットパターンの数を増大させることができる。また、第１のレジスタ１４２は固定された大きさであるので、他のモジュールの評価の間に評価ツールはモジュール１００の第１のレジスタ１４２に標準的なバイパス命令を簡単にロードして、第２のさらなるレジスタ２４４の更新をゲーティングすることによりその状態を凍結することができるため、他のモジュールのための評価ツールの開発がより容易になる。これによって、評価中のモジュールの評価の信頼性が向上する。尚、第２のレジスタ１４４の内容をテスト制御信号１４５として付加的に使用してもよい。その場合、第２のレジスタ１４４を第２のさらなるレジスタ２４４へのゲーティング不可能な拡張と見ることができる。これには、テストコントローラ１４０のテストアドレス空間が拡大し、それによって、第２のさらなるレジスタ２４４の内容が安定に維持されている時に選択することができるテストモジュールの数が増えるという利点がある。
【００４０】
図５およびその詳細な説明に戻って参照しながら図６について説明する。図６において、図５に示された実施の形態がさらなる論理ゲート２８２によって拡張されている。さらなる論理ゲート２８２は、第２のさらなるレジスタ２４４の内容を保持する変形されたゲート信号を第１の論理ゲート１８２に供給するように配列されている。このため、さらなる論理ゲート２８２は、第１のレジスタ１４２の出力に結合された第１の入力と、第２のレジスタ１４４の出力に結合された第２の入力とを有している。さらなる論理ゲート２８２の出力は第１の論理ゲート１８２の第２の入力に結合されている。この配列によれば、バイパスオプコードを含むビットパターンをロードする前にロードされた第２のさらなるレジスタ２４４の内容を保持することが可能になり、それにより第２のさらなるレジスタ２４４内のビットパターンを保持することにおいて柔軟性を増すことができる。
【００４１】
図６およびその詳細な説明に戻って参照しながら図７について説明する。図７に示された実施の形態において、第２のさらなるレジスタ２４４の出力は、第２のレジスタ１４４の内容に対応する複数の論理ゲート２８０に結合されている。複数の論理ゲート２８０は、第２のレジスタ１４４に記憶されたビットパターンのデコーダとしての働きをして、デコードされたビットパターン、即ち変形状のビットパターンを発生させ、それを用いてマルチプレクサ２５０を制御し、また任意で第１の論理ゲート１８２のためのゲート信号を発生させる。ビットパターンに対応する専用の復号化論理が存在することによって、テストアドレス空間が拡大するので、より多くの数のテストモードに対応できるという利点がある。
【００４２】
尚、図５乃至７に示された代表的な実施の形態を、図２乃至４の内容およびその詳細な説明と同様に、テストコントローラ１４０を通る固定された経路を画定する第２のさらなるレジスタ２４４の制御の下で少なくとも付加的なレジスタを用いて拡張することができる点が指摘される。また、このような配列、即ち第２のさらなるレジスタ２４４の内容の少なくとも一部を有するマルチプレクサを制御することによってテストコントローラ１４０によりレジスタを選択すること自体は、バウンダリスキャンテストコントローラより知られている。
【００４３】
図８は、本発明によるテストコントローラ１４０を有する４つのモジュール１００を備える電子装置３００を示している。評価モードにおいて、各モジュール１００は、電子装置の入力接続３６２および出力接続３６４、またモジュール１００の各入力ピン１６２および出力ピン１６４を介して相互接続される。通常のモードにおいて、４つの異なる機能ブロック１２０であってもよいモジュール１００の各機能ブロック１２０は、データ通信ネットワーク３２０、例えば、二地点間有線相互接続、データ通信バス、これら２つの組合せまたは他のよく知られているデータ通信アーキテクチャを介して互いに結合される。
【００４４】
本発明の利点を最大限にするためにはこのようにすることが好ましいが、電子装置３００のすべてのモジュール１００が本発明によるモジュールである必要はないことは当業者には明白であろう。
【００４５】
本発明によるテストコントローラ１４０を電子装置３００のモジュール１００に使用する利点は、他のモジュール１００のいずれかの評価、例えばテストまたはデバッグを行う間に各モジュール１００を安定状態、例えば機能状態または専用テストまたはデバッグ状態に維持することができるということである。さらに、各モジュール１００を通るバイパスルートを、モジュール１００を安定状態に維持したまま選択することができる。これには、電子装置３００の評価結果の信頼性が増し、評価をより広範囲とすることができるため、出荷の際にエラーが発見されずに電子装置３００が市場に出てしまう可能性が小さくなるという利点がある。さらに、本発明のモジュールは評価時間を短縮することができ、それにより電子装置３００のコストが低下する。
【００４６】
尚、上述した実施の形態は例証であって本発明を限定するものではなく、当業者は添付された請求の範囲から逸脱せずに多くの他の実施の形態を設計することが可能であろう。請求の範囲において、括弧内の参照符号はいずれも請求の範囲を限定するものではない。“ｃｏｍｐｒｉｓｉｎｇ”（備える）という語は、請求の範囲に記載された以外の要素またはステップが存在することを排除するものではない。要素の前の“ａ”または“ａｎ”（１つの）という語はそのような要素が複数存在することを排除するものではない。いくつかの別個の要素を備えるハードウェアを用いて本発明を実施することができる。いくつかの手段を列挙している装置の請求項において、これらの手段のいくつかをハードウェアの１つのおよび同一のアイテムによって実施することができる。互いに異なる従属請求項においてある範囲が復唱されているという単なる事実は、これらの範囲を組み合わせて都合良く使用することができないということを示している訳ではない。
【図面の簡単な説明】
【００４７】
【図１】本発明によるモジュールの実施の一形態を示している。
【図２】本発明によるモジュールの他の実施の形態を示している。
【図３】本発明によるモジュールのさらに他の実施の形態を示している。
【図４】本発明によるモジュールのさらに他の実施の形態を示している。
【図５】本発明によるモジュールのさらなる実施の形態を示している。
【図６】本発明によるモジュールのさらなる実施の形態を示している。
【図７】本発明によるモジュールのさらなる実施の形態を示している。
【図８】本発明による電子装置を示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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