(57)【要約】実施形態の例によれば、この発明は、連続する画素ブロックのそれぞれにおける第２の２×２ラインを走査するのに先立って、連続する直ぐに隣接した画素ブロックのそれぞれにおける第１の２×２ラインを走査することを含む画素データ処理を目的としている。走査された各ラインは、その後、バッファサイズの要求や、電力消費の要求や、待ち時間に関連して受信側が問題とするような意味での動き補償のために処理される。
2005506808.tif 000002
【特許請求の範囲】
【請求項１】
画像信号処理装置内の動き補償用の方法であって、
少なくとも２つの２×２サブブロックラインを有する第１の８×８画素ブロックの第１の２×２サブブロックラインを走査し、
前記第１の８×８画素ブロックの前記第１の２×２サブブロックラインを走査した後、前記第１の８×８画素ブロックの第２の２×２サブブロックラインを走査するのに先立って、直ぐ隣の第２の８×８画素ブロックの第１の２×２サブブロックラインを走査し、
前記画像信号処理回路内での動き補償用に走査されたサブブロックラインを使用する方法。
【請求項２】
前記第１の８×８画素ブロックの前記第２の２×２サブブロックラインを走査するのに先立って、複数の８×８画素ブロックの第１の２×２サブブロックを走査することをさらに備える請求項１に記載の方法。
【請求項３】
全ての８×８画素ブロックの前記走査された第１の２×２サブブロックラインを入力ラインバッファに記憶させることを更に備え、画像信号処理回路内で動き補償のために前記走査されたサブブロックを用いることは、前記ラインバッファ内に記憶されている走査されたラインを用いることを含む請求項２に記載の方法。
【請求項４】
前記８×８画素ブロックはそれぞれ、４つの２×２サブブロックラインを含んでおり、
前記第１のサブブロックラインを走査した後に、全ての前記８×８画素ブロックにおける第２の２×２サブブロックラインを走査し、
全ての前記８×８画素ブロックにおける第３および第４の２×２サブブロックラインを引き続いて走査し、走査された２×２サブブロックラインをアップコンバートすると共に８×８画素ブロックにおける第１の２×２サブブロックラインから始まる２×２サブブロックラインの順番で第１および第２のラインバッファ内にアップコンバートされたラインを記憶させることをさらに備え、
動き補償用の前記走査されたサブブロックラインを用いることは、前記入力ラインバッファ内に記憶された前記走査されたサブブロックラインを用いることである請求項３に記載の方法。
【請求項５】
前記第１および第２の入力ラインバッファから、それぞれが重複バファリングのために用いられる第３および第４の入力ラインバッファへと前記記憶された２×２サブブロックをコピーすることをさらに備え、動き補償のための走査されたサブブロックラインを用いることは、重複バッファリングのために記憶された前記走査されたサブブロックラインを用いることを含む請求項４に記載の方法。
【請求項６】
前記第１および第２の入力ラインバッファ内に前記２×２サブブロックラインを記憶することは、第１および第２の入力ラインバッファに前記２×２サブブロックラインを記憶することであり、これらの第１および第２の入力ラインバッファは、他の８×８画素ブロックを走査することに先立って、走査された８×８画素ブロックのそれぞれの２×２サブブロックラインの全てであった前記８×８画素ブロック内のラインを記憶させることを要求されていたであろう入力ラインバッファよりもおよそ７５％小さいものである請求項４に記載の方法。
【請求項７】
前記２×２サブブロックラインを走査することは、１クロックサイクルの間に単一の画素を走査することを含み、前記２×２サブブロックラインの全ての走査は、他の８×８画素ブロックの２×２サブブロックラインを走査することに先立って、走査されるそれぞれの８×８画素ブロックの２×２サブブロックラインの全てであった２×２サブブロックラインにもたらされたであろう２×２サブブロックラインの全てを走査することよりも、およそ４０倍速くもたらされる請求項４に記載の方法。
【請求項８】
前記２×２サブブロックラインを走査することおよび記憶することは、他の８×８画素ブロックを走査することに先立って、走査された８×８画素ブロックのそれぞれにおける２×２サブブロックの全てであった、要求されるであろう電力よりも少ない電力を用いることを含む請求項４に記載の方法。
【請求項９】
走査された２×２サブブロックラインをアップコンバートすることおよび第１および第２のラインバッファ内にアップコンバートされたラインを記憶させることは、第１および第２のバッファにおけるアップコンバートされた２×２サブブロックラインをそれらが走査されたようにアップコンバートして記憶することを含む請求項４に記載の方法。
【請求項１０】
１６個の直ぐに隣接する８×８画素ブロックを有し、それぞれの画素ブロックは４つの画素の４つの２×２サブブロックラインを有する画像信号処理回路における動き補償のための方法であって、
前記１６個の直ぐに隣接する８×８画素ブロックのそれぞれの第１の２×２サブブロックラインの６４画素を走査し、走査された画素をアップコンバートし、垂直処理ユニット（ＶＰＲ）の第１のＦＩＦＯ入力ラインバッファであってそれぞれのラインが１２８画素の幅を有する２つのラインを有する入力ラインバッファ内に第１の走査されたサブブロックラインのアップコンバートされた画素を記憶し、
前記第１の２×２サブブロックラインを走査した後に、前記第１のＦＩＦＯ入力ラインバッファ内の８×８画素ブロックのそれぞれの４つのサブブロックラインの２×２サブブロックラインの残りのそれぞれにおける６４画素を連続的に走査して記憶し、
記憶されたデータを画像を補間するために用いて、
補間された画像を動き補償用に用いる方法。
【請求項１１】
画像を補間するために前記記憶されたデータは、１フィールドに対して走査されたデータの表示出力を垂直にスケーリングすることを含む請求項１０に記載の方法。
【請求項１２】
画像を補間するために記憶されたデータを用いることは、前記ＶＰＲをバイパスして、連続的なフレームを出力することを含む請求項１０に記載の方法。
【請求項１３】
動き補償を含む画像信号処理回路であって、
少なくとも２つの２×２サブブロックラインを有する第１の８×８画素ブロックの第１の２×２サブブロックを走査する手段と、
前記第１の８×８画素ブロックの前記第１の２×２サブブロックラインを走査することに応答し、前記第１の８×８画素ブロックの第２の２×２サブブロックライを走査するのに先立って、直ぐ隣の第２の８×８画素ブロックの第１の２×２サブブロックラインを走査するための手段と、
画像信号処理回路内で動き補償のための前記走査されたサブブロックラインを用いる手段とを備える回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像信号処理に係り、特に、画像信号処理における動き補償に関する。
【背景技術】
【０００２】
マイクロコンピュータやデジタル信号プロセッサを含むコンピュータ配置は、広範囲の適用例について既に設計されており、事実上あらゆる産業です出に用いられている。種々の理由により、これらの適用例の多くは、画像データを処理することを指向しているし、電力消費の最少のレベルと小型化について求められている。幾つかの適用例はさらに、実時間またはリアル・タイム・ベースのでの効果的な実行を可能とする高速演算エンジンについて求められている。これらの画像処理の適用例の多くは、絶え間なく増加するスピードでの多機能を実行することが可能なデータ信号処理回路を要求している。
【０００３】
しかしながら、このような演算エンジンの電力および多機能の増加は、徐々に他の重要な目的を弱めさせている。例えば、より高速化する演算エンジンは、より多くの電力および回路の実質的な価値を消費・消耗させており、これは、理想的なエンジンは、演算エンジンを実現するために要求される電力消費および回路構成の量の両方を最小限にすることに反している。
【０００４】
さらに、多機能性と高電力を提供することは、異なる処理機能のためにそれぞれが専門化され選択的に活性化された、種々のタイプの処理回路構成を要求することにより、この回路の実質的な価値の問題を具体的には悪化させている。例えば、画像データを実時間で圧縮したり圧縮解除したりするために用いられる専門化した画像信号フィルタ処理に対して、画像適用例における相対的に低速の汎用処理を比較するときに、この現象は、正しく評価することができる。専門化した処理回路は画像データの実時間の速度に合わせて同じ速さで動作するように具体的には最適化されているので、制限された適用例のためのみに役に立つような一見して過剰な回路構成を提供することなしに適切に多機能である単一の画像データ処理回路を提供することはしばしば困難である。
【０００５】
より個別的な例として、多くの画像信号処理適用例は、“多相（polyphase）”フィルタとして知られている専門化した画像データフィルタを用いる垂直信号処理用の専門化した画像信号フィルタを採用している。画像処理の適用例において、多相フィルタは、表示部をリフレッシュするために用いられた水平線および垂直線を提供するために記憶された操作用のデータにより画素（pixel）のサイズを変更するために用いられている。このような適用例においては、拡張またはアップ・サンプリング―up-sampling／増加標本化―（１よりも大きい“ズームファクタ―拡大表示因数―”）が、入力画素の数に対する出力画素の数の比を増加させることにより達成されており；これに対して、圧縮またはダウン・サンプリング―down-sampling／低減標本化―（１よりも小さい“ズームファクタ―拡大表示因数―”）は、入力画素の数に対する出力画素の数の比を減少させることにより達成されている。
【０００６】
画像処理の適用例のうちの他の個別のタイプは動き補償を含み、例えば動き補償されたスキャンレート（scan rate―走査周波数―）変換用に設計されたマルチメディア・コプロセッサのような装置を用いるようにしても良い。動き補償は、後に続くアップ・コンバージョンの次に入来するフィールドの組合せを解除することにより達成されており、これら両者は動きベクトルの形式で予測され組み込まれた動き情報に基づいている。
【０００７】
従来の動き予測は、隣接する画素のブロックを動きの前に走査するために全体の画素のブロックにおける全てのラインを走査することにより、８×８の画素ブロックの水平方向に隣接する１６列を走査することを含んでいる。動きベクトルの範囲を提供するために、追加的な画素を含む水平の幅が必要となる。例えば、水平方向に＋／−６０画素を提供するために、（１６×８）＋（２×６０）＝２４８画素分の幅が必要となる。さらに、４つの追加的な画素が境界のブロックを処理するためにそれぞれの縁につき必要となり、その結果として水平方向に２５６画素が必要となる。同じようにして、垂直方向においても、８＋（２×１６）＋８＝４８ラインが、次の１６＋（８×８）隣接する列用の更新されたデータ用に８つの追加的なラインに沿って必要となり、その結果として垂直方向には５６ラインが必要となる。
【０００８】
この従来の動き予測は、隣接する画素ブロックを走査するために動きの前に画素ブロック全体を走査することに頼っており、その結果として上述した特定の例における垂直方向に５６ラインが走査されて、多くの課題を提供している。例えば、動き補正に用いられるバッファは走査されたラインを提供することができるのに充分なラインを有していなければならない。これは、相対的に大きなバッファで、大きな電力消費と走査のための長い待ち時間を結果している。
【０００９】
この発明は、動き補償およびその他のタイプの画素データ処理における上述したラインバッファの使用、電力消費、および待ち時間の最小化を含む目的を目指している。
【発明の概要】
【００１０】
この発明の種々のアスペクトは、ラインバッファが用いられる動き補償を目指し、そして、より特定の適用例としては、走査された画素データを処理するためにラインバッファが用いられる動き補償を目指している。
【００１１】
１つの特定の実施態様の例と一致して、この発明は、直ぐに隣接する画素ブロックの連続のそれぞれにおける第１の２×２ラインを、画素ブロックの連続のそれぞれにおける第２の２×２ラインを走査するのに先だって、走査することを含む画素データ処理を方向付けられている。それぞれの走査されるラインは、その後、バッファサイズの要求、電力消費および待ち時間の要求に関する上述した問題を含む課題を解決するようにして動き補償のために処理されている。
【００１２】
その他の個別の実施態様の例において、この発明は画像信号処理回路における動き補償を目指している。最初は、少なくとも２つの２×２サブブロックを有する第１の８×８画素ブロックの第１の２×２サブブロックが走査される。この走査の後に、直ぐ隣の第２の８×８画素ブロックの第１の２×２サブブロックラインが、前記第１の８×８画素ブロックの第２の２×２サブブロックラインの走査に先立って、走査され、その後、走査されたサブブロックラインが画像信号処理回路内の動き補償のために用いられる。
【００１３】
この発明の他の実施態様の例はそれぞれ、これらの処理の実現に基づく方法、回路およびシステムを含む、種々のその他の関連するアスペクトを目指している。
【００１４】
この発明の上記の概要は、この発明の表現されたそれぞれの実施例または全ての実現を目指している。以下に記載された図面および詳細な説明は、より個別にこれらの実施形態を例示している。
【発明の実施の形態】
【００１５】
この発明は、添付の図面に関連するこの発明の種々の実施形態の以下の詳細な説明に鑑みて、より完全に理解されることができる。
【００１６】
この発明は図面における例の方法によって示されて特定された種々の変更や選択的な形式にしたがっており、以下に詳細に説明される。しかしながら、この発明が説明される個別の実施形態へと発明を限定しないことは理解されるべきである。これに対して、この発明は、特許請求の範囲により定義された発明の精神と範囲の中に帰結する全ての変形例、均等例、選択例を広くカバーするためのものである。
【００１７】
この発明は、ラインバッファが用いられている画素処理における動き補償のための方法および配置に適用可能性が高いものとなるべきものと信じられている。この発明は、動き補償で用いられる画像の補間のための入力ラインバッファの使用を要求するかまたはこの使用から恩恵を受ける画素処理のために特に有利であるべきものとして発見されていた。この発明はこのような適用例に限定される必要は無いが、この発明の種々のアスペクトの正しい認識はこのような環境における具体例の議論を通して最良の状態で得られる。
【００１８】
この発明の実施形態の例によれば、８×８画素ブロックが走査され、記憶され、所望のバッファサイズ、電力消費および待ち時間を示すように動き補償のために用いられる。少なくとも第１および直ぐ隣の第２の８×８画素ブロックのそれぞれの第１の２×２サブブロックラインが、第１の８×８画素ブロックの第２の２×２サブブロックラインを走査するのに先立って、走査される。この８×８画素ブロックの走査された２×２サブブロックラインは、処理されて動き補償のため、例えば走査された画素データに基づく画像の補間のために用いられている。画像の補間は、８×８画素ブロックのそれぞれの付加的な２×２サブブロックライン読み出すのに先立って、複数の８×８画素ブロックを超える２×２サブブロックの単一のラインを読み出すことに基づくことができる。これは、走査される８×８画素ブロックを超えて延長する（例えば、画像フィールドにおける追加的な画素の左および右へ同様に情報および底部を走査する）画素を走査することが望ましい動き補償の適用例において特に有用である。他の８×８画素ブロックへと移動する前に全ての８×８画素ブロックの２×２サブブロックラインを走査することにより、それぞれの画素ブロックを超えて拡がっている多くの画素は既に走査されており、この走査の高さは４ライン以上というよりもむしろただ１つのラインを含むのみである。このことは、走査されるデータがより少ない結果となり、例えばデータを記憶させるために必要となるバッファのスペースの量を減少させるために有用であり、これにより、データを記憶させるための電力要求を減少させている。さらに、より少ない量のデータは、より短い時間で走査することができ動き補償プロセスの待ち時間を減少させることになる。
【００１９】
図１はこの発明のより具体的な実施形態の例による動き補償のための流れ図である。ブロック１１０で、複数の直ぐに隣接する８×８画素ブロックのそれぞれにおける第１ないし第４の２×２のサブブロックラインの画素データは、次々と走査される。この走査されたサブブロックラインは、ブロック１２０でアップコンバートされ、ブロック１３０で第１の２×１２８ラインバッファに書き込まれる。この第１の２×１２８ラインバッファに書き込まれた走査された画素データは、ブロック１４０で重複記憶（double buffering）させるための第２の入力ラインバッファに書き込まれる。１つの実施例において、第２の入力ラインバッファは、第１の入力ラインバッファと同時に書き込まれる。その後、ラインバッファ内の画素データは、例えば、以前のおよび現在の画像フレームの間の時間で画像を予測するようにして、ブロック１５０で画像を補間するために用いられる。この画像の補間は、ブロック１６０で動き補償を示す表示を生成するために用いられる。
【００２０】
２×２サブブロック走査および動き補償は、種々の実施例へと適用可能である。図１はこの発明の実施形態の例による、走査されている８×８画素ブロック２００ないし２１５の１６ブロックの２５０列を示している。各画素ブロックは、４画素で４つの２×２ラインを有しており、８×８画素ブロックの４つのラインのそれぞれは、２５０列画素ブロックのライン２２１，２２２，２２３および２２５を構成する。２５６画素の合計は、１つの列（０−２５５）内に含まれる。第１のライン２２１における画素０−６３は、画素ブロック２００から始まって画素ブロック２１５へと続けて、連続的に読み出される。第１のライン２２１が走査された後に、画素６４−１２７が、再び画素ブロック２００から始まって画素ブロック２１５へと続けて第２のライン２２２から走査される。第３および第４のライン２２３と２２４における画素データは、第１および第２のライン２２１と２２２からのデータを走査する場合と同じやり方で連続的に走査される。その後、走査された画素データは、アップコンバートされて第１の２×１２８入力ラインバッファ内に記憶され、この第１の入力ラインバッファ内のデータは、重複記憶のために用いられる第２のラインバッファへとコピーされる。その後、２つのラインバッファ内の画素データは、動き補償で用いられるように処理される。
【００２１】
これらのラインバッファは、種々のやり方で書き込むことができると共に、１つまたはそれ以上の種々の構成へと配置することができる。図３はこのような構成の１つであり、ここでは、この発明の実施形態のより具体的な例にしたがって、走査された２×２サブブロックがテーブル３１０に示されるようにアップコンバートされ、引き続いてＦＩＦＯ２×１２８画素入力バッファ３５０へと書き込まれる。このアップコンバージョンは、２×２サブブロックのそれぞれのラインが、（同じ数の画素含み、図２の画素ブロック０の列２２１と２２２にそれぞれ対応する）ブロック３３１と３３２を含む２×２ブロックに配置される結果となる。
アップコンバートされた２×２サブブロックは、列３２１から始まって列３２２，３２３および３２４へと続いて、次から次へと入力バッファ３５０へと転送される。このＦＩＦＯ入力バッファが読み出されたときに、２×２サブブロックの全てが、他の８×８画素ブロック用の２×２サブブロックを読み出す前に各８×８画素ブロックのために読み出される。
【００２２】
上述した方法と同様に、図４は２つの動作モードのうちの１つを有する垂直処理ユニット４００における画素データを処理するために配置され構成された処理ブロックを示している。この処理ユニット４００は、例えば、この明細書で議論されている入力ラインバッファを含んでいても良い。垂直処理ユニット４００のスループット（処理能力）については、アップコンバージョンユニット４１０が常に１サイクルで２画素を出力している結果として、垂直処理用の入力レートはサイクル当たり２画素であり、出力レートはサイクル当たり１画素である。アップコンバージョンユニットは、垂直方向に２つの画素を出力する。これらの画素を受け入れるために、２つのラインバッファ４４０と４４１があり、ラインバッファ４４２と４４３は重複バッファとして用いられ、ラインバッファ４４０と４４１に格納されているものと同じデータを記憶する。さらに、この具体的な実施例においては、各ラインバッファの長さは、１２８画素に対応するデータを記憶するために適切な長さとなっている。
【００２３】
より具体的な実施形態の例において、垂直処理は画像信号入力用の垂直線形または非線形サンプリングを実行するために実施されており、８タップ６４フェーズ多相フィルタが拡張および圧縮処理のために用いられている。垂直処理におけるラインバッファは、出力サンプリング画素の倍率（スケーリングファクタ）と幾何学図形的（ジオメトリカル）な位置とに応じて循環させられている。これに関連して、多相フィルタは、拡張動作の間に同じ画素を濾波するために適合させることができる。圧縮動作の間は、画素の幾つかのラインがスキップされる。このラインバッファは、出力画素に対する垂直処理のバイパスモードと同様に、スケールング動作のために入来する画素の入力レートを接続解除させるために主として用いられる。
【００２４】
図４において、垂直処理ユニット４００はメモリ（または、記憶ユニット）４１２内に記憶させるために、サイクル当たり１画素の割合で処理された画素データを生成する。垂直処理ユニット４００は、フィルタリングステージ４１４と係数テーブル４１６とを有する多相フィルタと、１２個のラインバッファを含むラインバッファ回路４１８と、回路構成４２０とを備えている。回路構成４２０は、論理として実行される、または、プログラム可能なプロセッサ用のソフトウェアルーチンであり、ラインバッファの循環が倍率に従っている多相フィルタを垂直スケーリング画素データが用いるときに、従来のようなラインバッファ回路を介してデータを循環させるように適合されている。このようにして、垂直処理回路は、１サイクル当たり２画素で画素データを受信し、このデータのサイズを変更し、その後、１サイクル当たり１画素の割合で記憶ユニットに記憶させるためにサイズを変更された画素データを出力する。
【００２５】
回路構成４２０はまた、上述したサイズを変更する第１のモードと画素データの倍率を変更しない第２のモードとの間で、垂直処理回路を切り換えさせるために構成され配置された論理を含んでいる。プログラミングまたはその他のプロムプト（入力促進記号）を介して、回路構成４２０は多相フィルタ（図４の４１４と４１６）を動作できない状態にして、ラインバッファ回路４１８を制御しているので、受信された画素データはラインバッファの２つを使用するラインバッファ回路４１８で重複記憶を行なうことができる。このようにして、ラインバッファの循環は、２つの連続するラインバッファ毎に新たな画素を更新するためのものであり、多相フィルタはバイパスされて、サイズを変更されなかった画素データがサイクル当たり１つの画素で記憶ユニットに記憶するために出力される。
【００２６】
より具体的な実施例において、任意のディザリング回路４３０が、データが記憶ユニット４１２へと供給される前に、９ビットから８ビットへとデータをディザ化（形式を変更すること）させるために用いられている。
【００２７】
図５はこの発明の他の実施形態の例に関して用いられるマルチメディアコプロセッサ回路５００を示しており、この回路は上述した１またはそれより多くの具体的な実施例と共に用いられていても良い。この回路５００は、動き予測パイプライン部５１０と、動き補償パイプライン部５５０とを備えている。動き予測パイプライン部は、主として動き予測（ＭＥ―Motion Estimation―）ユニット５１４から構成され、これは、２，３，または４の入力フィールドを用いる８×８画素ブロックごとに動きベクトル（ＭＶ―motion Vector―）の３Ｄ（３次元）予測に対応可能である。これらのフィールドデータは、前の画像フレーム（ＰＦ―Previous video Frame―）の２フィールドが左側メモリに記憶され、現在の画像フィールド（ＣＦ―Current video Field―）と次の画像フィールド（ＮＦ―Next video Field―）とが右側メモリに記憶されるようにして、左側メモリ５１２と右側メモリ５５２とに保存される。ＳＷＡＮユニット５０５は、回路５００が６４ビットのＤＶＰハイウェイ５０２からのＣＦおよびＮＦデータを受け取ったときであって、画素データを右側探索領域メモリ内にローディングする前に、ガウス雑音低減に対して対応可能である。
【００２８】
図５の右側は、２つの異なるパスで、動き予測パイプ５１０と共に、同じ左領域および右領域メモリ５１２および５５２を共有する動き補償パイプ５５０を示している。動き予測パイプにおける８×８画素毎にＭＶ内で予測された動き情報に基づいて、動き補償パイプが最初に８×８画素ブロックのそれぞれに対してブロック減らしを行なって１６に減らされたＭＶを結果として生成し、２×２画素ブロックのそれぞれにつき１つがパイプへと読み出される。その後、デインターレーサ（ＤＥＩ）５５４入力するＣＦデータの失われたラインを進行するフレームに対して補間する。このデータは、その後、今現在のフレームと従前のフレームとを用いた３Ｄ雑音低減のための暫定的な雑音低減ユニット（以下、ＴＮＲ―Temporal Noise Reduction―ユニット）５５６へ通過する。その後、アップコンバージョンユニット（ＵＰＣ）５６０は、ｎ個または３２の時刻に分割された、前のフレームと現在のフレームとの間の時刻で新たな画像を補間する。動き補償パイプは表示出力１および２（ＤＰ１・５６３とＤＰ２・５６５）とそれぞれ呼称される２つの画像の補間をサポートしている。さらに、飛び越すべきか順送りするべきかの何れかの表示出力の要求にしたがい垂直処理ユニット（以下、ＶＰＵ―Vertical Processing Unit―）５６２および５６４は、フィールドに対する表示出力（ＤＰ―DisPlay output―）を垂直方向にスケールを掛ける（縮小拡大する）ために用いられるか、またはバイパスされるかの何れかが可能であるので、この出力は順送りのフレームにすることができる。動き補償は、それぞれＤＰ１およびＤＰ２用に用いるＶＰＲユニットＶＰＲ１・５６２とＶＰＲ２・５６４の２つの全く相等しい事例を有している。２つの表示出力画像（ＤＰ１およびＤＰ２）は信号ＤＥＩ，ＴＮＲおよびＵＰＣユニットとの時間多重化を介して生成されている。
【００２９】
マルチメディア・コプロセッサ回路５００は、例えば図１により説明されたように、単一の画素ブロック内で第２の２×２ラインを走査するのに先立って、複数の画素ブロックの第１の２×２ラインを走査するために適合されている。１２８画素分の画像フィールドのコラム幅が用いられる特定の実施例において、この回路５００は、４つの列で６４個の２×２サブブロックが合計で２５６画素について連続的に走査されるようにして、２×２サブブロックを走査するようにプログラムされている。走査割合の変換のために、ＵＰＣ５６０が出力表示用に最大でも２つの新たな画像フレームを補間するために適合され、このデータは２つのＶＰＲ５６２と５６４へと通過する。ＶＰＲ１・５６２はＤＰ１からのデータを処理しＶＰＲ２・５６４はＤＰ２からのデータを処理しているので、２組のＶＰＲとＤＰの両方とも全く同じ動作であることから以下の説明は１組のみの動作について用いられる。各ＶＰＲの構成は、それぞれが１２８画素を含むことができ、８つのラインバッファが垂直フィルタリング用に用いられる１２個のラインバッファを含むように設計される。ＵＰＣ５６０は、２×２サブブロック（例えば、図３におけるものを参照せよ）を基礎としてその上のＶＰＲに対して補間されたＤＰデータを通過させる。したがって、２つのラインバッファが、ＶＰＲステージで動き補償パイプ５５０の入力ＦＩＦＯとして用いられる。１２８画素の追加された２つのラインバッファはまた、ＵＰＣ５６０入力データを重複記憶するためにも用いられている。
【００３０】
より詳細な実施例において、この発明に２×２サブブロック走査を適用するとき、回路５００は、各列における１６個の８×８画素ブロックの処理における２×１２８＝２５６サイクル待ちのパイプライン待ち時間を示している。７２０画素幅で５７６ラインの高さである画像の例において、この例は、８×８ブロックの７２＊６＝４３２列にほぼ等しい合計で（５７６／８）＊（７２０／（８＊１６））の画素を処理する必要がある。２５６サイクルの待ち時間と１秒当たり５０の飛び越された入力フィールドとを有するそれぞれのブロックについて、我々は１秒当たり４３２＊２５６＊５０＝５５２９６００サイクルの待ち時間を有することを期待するだけであろう。これは従来の適用例に鑑みて著しく有利であり、動き補償パイプは８×８画素ブロックを通して走査して、１６個の８×８画素ブロックの各列が８×１２６＝１０２４サイクルを必要とするであろう。このような従来の適用例における動き補償パイプの待ち時間は、１秒あたりで４３２＊１０２４＊５０＝２２．１２Ｍ（メガ）サイクルである。したがって、より短いパイプラインの待ち時間での２×２サブブロック走査を用いることは、現在のＣＭＯＳ技術に基づく設計上の制約の頻度を軽減することであろう。
【００３１】
以上のように、種々の実施形態が、画素データ処理の適用例におけるハードウェアを節約して複雑さを埋め合わせるためのこの発明の具体的な実施例として説明した。この発明の種々の実施例において、要求されるラインバッファの数は著しく低減され、ハードウェアまたは設計の複雑さの点から追加的なコストを費やすことなく、さらに、スループット（処理能力）はバイパス動作により悪影響を受けることがなくなる。
【００３２】
この発明は、上述した特定の実施例に限定されて考えられることはない。この発明が適用可能であるような多数の構造と同様の種々の変形例や等価的なプロセスは、添付の特許請求の範囲に明確に記載されたように、この発明の範囲内に含まれるものである。
【図面の簡単な説明】
【００３３】
【図１】この発明の実施形態例による動き補償用の画素データ走査方法を示す流れ図である。
【図２】この発明の他の実施形態例による動き補償用の走査された画素ブロック配置を示す説明図である。
【図３】この発明の他の実施形態例による動き補償用ＶＰＲ入力バッファに対する８×８画素ブロックのアップ・コンバージョンと２×２サブブロックの変換を示す説明図である。
【図４】この発明の他の実施形態例に関して用いる入力バッファを示すブロック図である。
【図５】この発明の他の実施形態例による動き補償に関する使用のために適用可能な構成を示すブロック図である。
【図１】
2005506808.tif 000003
【図２】
2005506808.tif 000004
【図３】
2005506808.tif 000005
【図４】
2005506808.tif 000006
【図５】
2005506808.tif 000007
【国際公開パンフレット】
2005506808.tif 000008
2005506808.tif 000009
2005506808.tif 000010
2005506808.tif 000011
2005506808.tif 000012
2005506808.tif 000013
2005506808.tif 000014
2005506808.tif 000015
2005506808.tif 000016
2005506808.tif 000017
2005506808.tif 000018
2005506808.tif 000019
2005506808.tif 000020
2005506808.tif 000021
2005506808.tif 000022
2005506808.tif 000023
2005506808.tif 000024
2005506808.tif 000025
【国際調査報告】
2005506808.tif 000026
2005506808.tif 000027