(57)【要約】【課題】オーバ・サンプリングされる直列伝送２進データ（ビット）のストリーム中の遷移の位置を検出し、どのサンプリング信号がデータを最もよく表すかを示す制御信号を生成する遷移検出、妥当性検査および記憶（ＴＤＶＭ）回路を開示すること。【解決手段】入力データ・ストリームは、多相クロック信号のｎ相でオーバ・サンプリングされる。多相クロック信号の周波数は、安定性のために入力データの周波数と同じかまたはそれの半分である。ｎ個のオーバ・サンプリング信号（Ｓ）が、３つの部分で構成されたＴＤＶＭ回路に供給される。第１の部分は、６つの連続したオーバ・サンプリング信号（中心のものはいつも除外される）について３つの比較を２度行う必要がある特有の信号処理に従って、２つの連続したサンプリング信号の位置で遷移を検出する。第２の部分は、遷移位置として第２の検出の妥当性を確認する。第３の部分は、妥当性を確認された遷移位置を記憶し、データを回復するために使用される制御信号を生成する。例えば、この制御信号は、その後の処理に最もよく適したオーバ・サンプリング信号を選択するために、サンプル選択／データ位置合せ回路で使用することができる。
2005506798.tif 000002
【特許請求の範囲】
【請求項１】
１組のオーバ・サンプリング信号を生成するようにオーバ・サンプリングされる入力直列２進データ（ビット）・ストリーム中の遷移を検出し、どのサンプリング信号がその後の処理のために最良のものであるかを指示する制御信号を生成するための遷移検出、妥当性検査および記憶回路であって、
特定のデータ速度で高速直列通信リンク上を直列に伝送され、多相クロック信号発生器によって生成された所定のクロック周期を有する基準クロック信号のｎ相（Ｃ０，．．．，Ｃｎ−１）でオーバ・サンプリングされた２進データ（ビット）のストリーム、から得られた１組のオーバ・サンプリング信号（Ｓ１，．．．，Ｓｎ−１）を受け取るためのデータ入力と、
前記多相クロック信号発生器および前記データ入力に結合され、かつ、５つの連続したオーバ・サンプリング信号（中心のものは除く）について３つの比較を２度行う必要がある特有の信号処理に従って２つの連続したサンプリング信号の位置で遷移を検出するように構成されたｎ個の遷移検出手段と、
前記多相クロック信号発生器および前記遷移検出手段に結合されて、最後の検出の位置の遷移位置としての妥当性を確認するｎ個の妥当性検査手段と、
前記多相クロック信号発生器および前記妥当性検査手段に結合されて、前記最後の検出の位置を記憶して、対応する選択信号（Ｇ０，．．．，Ｇｎ−１）を生成するｎ個の記憶手段とを備え、
前記記憶された遷移位置に対して所定の遅延を表す前記選択信号のうちの１つだけがアクティブであり、それによって、どのサンプリング信号が保持すべき最良のものであるかを指示する回路。
【請求項２】
遷移位置の前記検出が、各サンプリングについて行われた３つの比較に基づくか、または後で、例えばオーバ・サンプリング信号Ｓｉ−１で遷移が検出されなかった場合、サンプリング信号Ｓｉ−２、Ｓｉ−１、Ｓｉ＋１およびＳｉ＋２について行われた前記３つの比較に基づき、
（１）Ｓｉ−２＝Ｓｉ−１
（２）Ｓｉ−１≠Ｓｉ＋１
（３）Ｓｉ＋１＝Ｓｉ＋２
が検証され、このことが、オーバ・サンプリング信号Ｓｉで遷移がすでに起こっておりさらにオーバ・サンプリング信号Ｓｉ＋１で別の遷移が検出されることを意味する、請求項１に記載の回路。
【請求項３】
前記遷移検出手段が、
サンプリング信号Ｓｉ−２とＳｉ−１の論理積をとる第１の論理積ゲート手段およびサンプリング信号−Ｓｉ＋１と−Ｓｉ＋２の論理積をとる第２の論理積ゲート手段であって、それらのゲート手段の出力が第３の論理積ゲート手段に接続されている第１および第２の論理積ゲート手段と、
サンプリング信号−Ｓｉ−２と−Ｓｉ−１の論理積をとる第４の論理積ゲート手段およびサンプリング信号Ｓｉ＋１とＳｉ＋２の論理積をとる第５の論理積ゲート手段であって、それらのゲート手段の出力が第６の論理積ゲート手段に接続されている第４および第５の論理積ゲート手段と、
前記第３および第６の論理積ゲートによって出力された信号を受け取る論理和ゲート手段と、
クロック信号相Ｃｉ＋２で制御されて、前記論理和ゲート手段によって生成されたデータを、位置（ｉ）での遷移検出を表す検出信号Ｅｉとして格納するレベル感応ラッチ手段とを備える、請求項２に記載の回路。
【請求項４】
妥当性検査手段が、
境界選択信号Ｅｉおよび−Ｅｉ＋１を入力として受け取る論理積ゲート手段と、
前記論理積ゲート手段の出力に接続されたクロック信号相Ｃｉ＋８で制御されて、最後に検出された遷移の遷移位置としての妥当性検査を表す妥当性検査信号Ｆｉを生成するラッチ手段とを備える、請求項３に記載の回路。
【請求項５】
前記記憶手段が、
クロック入力およびデータ入力を有し、そのデータ入力で前記妥当性検査信号Ｆｉを受け取って選択信号Ｇｊを生成するように構成されたラッチ手段であって、指標（ｊ）が最良のオーバ・サンプリング信号の指標を表すラッチ手段と、
選択信号Ｇｉ＋ｐ、Ｇｉ＋１、およびＧｉ＋２を受け取ってゲート制御信号Ｋｉを生成する論理積ゲート手段と、
ゲート制御信号−ＦｉＡＮＤＫｉ−１ＡＮＤＫｉ＋３を第１の入力で、また、位相クロック信号Ｃｉ＋２を他方の入力で受け取るラッチ手段のクロック入力を制御する論理積ゲート手段とを備える、請求項４に記載の回路。
【請求項６】
前記指標（ｊ）がｊ＝ｉ＋ｐのようなものであり、ｐ＝ｎ／２×ｂ（ｂは１クロック周期当たりのビットの数である）である、請求項６に記載の回路。
【請求項７】
前記多相クロック信号の周波数が、前記入力の速度に等しいか、またはその約数である、請求項１に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速２進データ直列通信に関し、より詳細には、入力直列２進データ（ビット）・ストリームをオーバ・サンプリングして得られた一組の信号の中で、どの信号が回復データとして保存すべき最良の候補であるかを指示する制御信号を生成する遷移検出、妥当性検査および記憶回路に関する。
【背景技術】
【０００２】
ここで、本出願と同一日付で出願された「Method and circuit forrecovering a data signal from a stream of binary data」という名称のＥＰ特許出願および「SampleSelection and Data Alignment circuit」という名称の特許出願を相互参照する。
【０００３】
集積回路（システム）間の高速２進データ直列通信では、一方の集積回路から他方の集積回路に伝送される信号が所定のクロック信号で確実にサンプリングできないということがしばしば起こる。この場合、多相クロック発生器によって生成されたｎ相の基準クロック信号を使用して入力２進データ・ストリームをサンプリングすることが一般的である。そのとき、サンプリング信号（sampled signal）のうちのどれが、その後の処理のための回復データを表すように保存すべき最良の候補であるかを決定するために、エッジ検出器が使用される。クロック信号が受信デバイスに伝送されない高速非同期直列データ通信の場合には、そのようなサンプリング方法が広く使用されている。この大きな問題にはこれまで、米国特許５５７７０７８に記載されているようないくつかの解決策が講じられた。この米国特許では、入力データ信号が入力データ信号の遅延されたものを生成する遅延チェーンに結合されるエッジ検出器が開示されている。遅延された隣り合う相の組が一度に一組づつ選ばれ、クロック信号と比較されて、クロックのエッジ（すなわち、遷移）が、選ばれた相の組のデータ信号のエッジ間に入るかまたは外であるかが決定される。後者の場合、プロセスは比較のための別の組について繰り返される。データ周波数の２倍に等しいクロック周波数を用いて、クロックの立ち下がりでデータをサンプリングすることができる。このエッジ検出器にはいくつかの不都合がある。第１に、遅延線は、製造プロセスに大いに依存することが知られている（しばしば、最良の場合と最悪の場合の比が３である）。その上、この回路は雑音耐性が不十分で、かつ比較的遅い。というのは、この回路はデータ周波数の２倍に等しいクロック周波数を必要とするからである。
【特許文献１】
米国特許５５７７０７８
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、本発明の主要な目的は、一組のオーバ・サンプリングされた信号の中のどの信号が入力直列２進データ（ビット）・ストリームのデータを最も良く表すかを指示する制御信号を生成する遷移検出、妥当性検査および記憶回路を提供することである。
【０００５】
本発明の他の目的は、高速直列２進データ通信に適合された遷移検出、妥当性検査および記憶回路を提供することである。
【０００６】
本発明の他の目的は、グリッチおよび誤検出に対して高雑音耐性を有する遷移検出、妥当性検査および記憶回路を提供することである。
【０００７】
本発明のさらに他の目的は、高可試験性のＬＳＳＤ規則に従って設計された遷移検出、妥当性検査および記憶回路を提供することである。
【課題を解決するための手段】
【０００８】
本発明に従って、入力直列２進データ（ビット）・ストリーム中の遷移の位置を指示する制御信号を生成する遷移検出、妥当性検査および記憶（ＴＤＶＭ）回路が説明される。そのような制御信号を使用して、複数のオーバ・サンプリング信号の中から、その後の処理に最もよく適したものを選択して入力データを回復することができる。入力直列２進データ（ビット）・ストリームは、オーバ・サンプリング回路で多相クロック信号によってサンプリングされる。クロックの周波数は、通常、入力データの周波数と同じか、またはその半分である。オーバ・サンプリング・データ信号（Ｓ）は、前記のＴＤＶＭ回路に加えられる。このＴＤＶＭ回路は、６つの連続したオーバ・サンプリング信号（中心のものはいつも除外される）について３つの比較を２度行う必要がある特有の信号処理に従って、２つの連続したサンプリング信号の位置で遷移を検出し、そして、最後に検出されたオーバ・サンプリング信号の位置の妥当性を確認し、そして最後に、この位置を遷移位置であるとして記憶する。最後に、ＴＤＶＭ回路は、例えば、選択されるオーバ・サンプリング信号がビット継続時間のほぼ中心にあるように、すなわちビット・エッジから最も遠いように、サンプル選択およびデータ位置合せ（ＳＳＤＡ）回路を励振するために使用することができる選択信号（Ｇ）を生成する。ＴＤＶＭ回路は、雑音に対して比較的敏感でないように、すなわちグリッチによるサンプリング誤りを無視するように設計される。
【０００９】
本発明の特徴であると考えられる新規な特徴は、添付の特許請求の範囲で明らかにされる。しかし、本発明自体ならびに本発明の他の目的および利点は、添付の図面と共に読むべきである例示の好ましい実施形態についての次の詳細な説明を参照して、最もよく理解することができる。
【発明を実施するための最良の形態】
【００１０】
従来のＤＲおよびＣＤＲ回路では、基準クロック信号の時間遅延された２つの異なる相が使用され、一方は遷移を検出するために、他方はその後の処理のためのデータを取り込むために使用される。しかし、認めるべきことであるが、起こりうる準安定性問題のために、データ遷移（論理状態１から０へ、またはその逆）でサンプリングを行って得られる特定のサンプリング信号（すなわち、サンプル）は、遷移の厳密な位置を正確に突きとめるほどには信頼性がなく、さらにグリッチおよび誤検出の存在によって検出はいっそう複雑になる。このために、これまで実施された従来のサンプリング方法は、クロック周波数が急激に高くなり続けるときに限界に近いように思える。
【００１１】
図２は、クロック周波数が入力データ周波数の半分であると想定した、一般的なデータ・ビット・ストリームの例である（多相クロックの周波数は、通常、入力データ信号の周波数と同じかまたはそれの半分である）。図２の上の部分で明らかなように、データは０から１になり（第１の遷移）それから１から０に戻るので（第２の遷移）、その結果、１に等しい第１のビットの後に０に等しい第２のビットが続いている。矢印は、図２の下の部分に示したクロック信号の立ち上がりの相対的位置に関係する。この場合、多相クロック発生器によって生成されたＣ０からＣ１１と表示されたｎ＝１２個のクロック信号があり、このクロック信号がデータ入力ストリームがサンプリングされる時間／位置を決定する。さらにこの場合には、クロックは入力データの周波数の半分で変動するので、クロック信号Ｃ０とＣ６は、半周期だけ遅延し、全位相で反対になっている。したがって、クロック信号の周期Ｔごとに１２個のサンプリング信号Ｓ０〜Ｓ１１が得られる。ここで、Ｓ０〜Ｓ５は第１のビットのサンプリング信号を表し、Ｓ６〜Ｓ１１はデータ・ストリームの第２のビットのサンプリング信号を表す。伝送データに変化がない場合、例えば「１」の連続が送られる場合、もはやこの場合には２つの連続ビットの間に遷移はなく、その間の境界はむしろ「データのエッジ」という表現で画定されることに留意されたい。
【００１２】
オーバ・サンプリングおよびここで詳細に説明する上で言及した特有の信号処理は、前記従来方法と著しく異なる。本発明に従って、データ・ストリーム中の遷移位置を突きとめる特有の信号処理は、特有の組のサンプリング信号についてサンプリングごとに行われる３つの比較に基づいている。依然として図２を参照して、例えば、位置（ｍ＋２）でまたはその後で、位置（ｍ−２）、（ｍ−１）、（ｍ＋１）および（ｍ＋２）で得られたサンプリング信号すなわちＳｍ−２、Ｓｍ−１、Ｓｍ＋１およびＳｍ＋２について、３つの比較が行われて、数学的な形で書かれた次の規則が満たされるかどうかが検査される。
（１）Ｓｍ−２＝Ｓｍ−１
（２）Ｓｍ−１≠Ｓｍ＋１
（３）Ｓｍ＋１＝Ｓｍ＋２
これらの関係（１）〜（３）が検証されたと想定しよう。このことは、位置（ｍ）で遷移が起きたことを意味する。このように、位置（ｍ）で起きた遷移は、位置（ｍ＋２）の時間でまたはその後で識別される。したがって、６個のオーバ・サンプリング信号（中心のものはいつも除外される）を含んだ３つの比較に基づいた２つの演算が、このように遷移を検出ために必要である。このために、上述の方法は「事後」判定に基づいている。
【００１３】
本発明によれば、２つのオーバ・サンプリング信号が規則（１）〜（３）を満たすので、遷移は２度検出されることに留意されたい。図４で明らかなように、位置（ｍ−１）は、位置（ｍ）のように上述の遷移検出条件に合致する。このことは、遷移は、オーバ・サンプリング信号Ｓｍ−１の位置かまたはＳｍの位置かどちらかを中心にすることを意味する。さらに本発明の方法に従って、第２の遷移検出は次の回路に追加の遅延を与えるので、第２の遷移検出だけが考慮される。
【００１４】
したがって、本発明に従って、そのような二重遷移検出によって生じるかもしれない誤りを避ける確実なプロセスとして、遷移が位置（ｍ）で検出されたとき、遷移が位置（ｍ−１）で前に検出されていれば、この位置（ｍ−１）は無効にされ、遷移は位置（ｍ）に位置すると言われる。やはり本発明によれば、サンプリング信号Ｓｍは十分に信頼できると考えられないので、サンプリング信号Ｓｍは使用されないことに留意されたい。１ビット当たり６サンプリングがあるこの特定の例では、位置（ｍ＋３）のサンプリング信号は、ビット継続時間のほぼ中心にあるものとしてどちらかといえば選ばれ、ジッタに対する最大許容差を示す。次の説明において、位置（ｍ＋３）のサンプリング信号すなわちＳｍ＋３は、ビット値を確実に表すものとして使用される（位置（ｍ＋１）および（ｍ＋２）のサンプリング信号もまた適切であるかもしれないが）。より一般的には、遷移が位置（ｍ）で検出された場合、保存すべきサンプリング信号は位置（ｍ＋ｐ）の信号である。ここでｐは、サンプルの数ｎを多相クロック信号の一周期内のビットの数ｂの２倍で割ったものである（ｐ＝ｎ／２×ｂ）。図２に示す例では、サンプリング信号の列は、Ｓ１０＝０、Ｓ１１＝０、Ｓ０＝０、Ｓ１＝１、Ｓ２＝１、Ｓ３＝１、Ｓ４＝１、．．．、などである。遷移は、クロック信号Ｃ０およびＣ１の立ち上がりで検出され、サンプリング信号Ｓ１は遷移を表すと考えられるので、後で使用されるサンプリング信号は、クロック信号Ｃ４の立ち上がりで得られるＳ４である。さらに図２で明らかなように、互いに非常に近接したサンプリング信号が比較されるが、この比較を行うために使用自由な時間はこれらのサンプリング信号間の時間間隔に比べて大きいという点で、この方法は興味がある。
【００１５】
多チャンネル受信機２１
図３は、２１で参照される多チャンネル受信機のアーキテクチャを示し、この受信機２１は、本発明に従って高速直列データ通信の複数の入力データ・ストリームについてデータ回復を行う。ここで図３に注意を向けると、受信機２１は、まず、多相クロック生成回路２２と、データ入力０からデータ入力（ｋ−１）までのデータ・ストリームごとに１つずつの、２３−０から２３−（ｋ−１）と表示されたｋ個のデータ回復回路とを備える。
【００１６】
各ＤＲ回路２３は、オーバ・サンプリング（ＯＳ）回路２４、遷移検出／妥当性検査／記憶（ＴＤＶＭ）回路２５、およびサンプル選択・データ位置合せ（ＳＳＤＡ）回路２６を備える。任意選択で、オーバフロー／アンダフロー検出（ＯＤ）回路２７を使用して、ＳＳＤＡ動作を改善し、それによってＤＲ回路の全体的な性能を改善することができる。クロック生成回路２２によって生成された多相クロック信号は、ＤＲ回路２３のすべての回路２４〜２７に加えられる。データ入力０のストリームを処理するＤＲ回路２３−０を考えると、ＯＳ回路２４−０から出力されたサンプリング信号Ｓは、ＴＤＶＭ回路２５−０およびＳＳＤＡ回路２６−０の第１の入力に加えられる。このＳＳＤＡ回路２６−０は、また、ＴＤＶＭ回路２５−０によって生成された、Ｇで参照する信号を第２の入力で受け取る。そして次に、ＳＳＤＡ回路２６−０は２つの信号を生成する。すなわち、回復クロックと、回復データすなわちこの場合にはデータ出力０とである。回復クロックは、多相クロック信号の予め定義された相であり、回復データは、このクロック信号と完全に合わされており、回復データのその後の優れた処理を可能にする。ＯＤ回路２７−０は、ＴＤＭ回路２５−０の出力（ＯＤ回路は、ビット継続時間の中心に対応する２つの信号Ｇで励振される）およびＳＳＤＡ回路２６−０の第３の入力に接続されている。ＯＤ回路２７の役目は、ＳＳＤＡ回路の選択能力を拡張すること、およびジッタの点でＤＲ回路２３のジッタ耐性を改善することすなわち入力データ・ストリームのより多くのジッタを許容することである。
【００１７】
説明のためにデータ回復回路２３−０を考えよう。直列データ・ストリームすなわちデータ入力０は、ＯＳ回路２４−０で、多相クロック信号の周期ごとにクロック生成回路２２によって生成される１２個のクロック信号Ｃ０からＣ１１を用いて、オーバ・サンプリングされる。多相クロック信号の周波数は、通常、安定性の理由から入力データの周波数と同じかまたはそれの半分である。サンプリング信号ＳはＴＤＶＭ回路２５−０およびＳＳＤＡ回路２６−０に供給される。革新的なＴＤＶＭ回路２５−０は３つの部分で構成される。第１の部分は、雑音に対して比較的鈍感であるように、すなわちグリッチによるサンプリング誤りを無視するように特に設計された遷移検出回路を核として作られる。第２の部分は、第１の遷移検出の直ぐ後に同じ遷移の第２の検出が続くときに、第１の遷移検出を無効にすることを目的とする。第３の部分の役目は、第２の検出の位置を遷移位置であるとして記憶することである。本質的には、ＴＤＶＭ回路２５−０は、入力データ・ストリーム中の遷移の位置を決定し、グリッチによるかもしれない誤りをなくし、そして最後に、遷移位置を記憶する。ＴＤＶＭ回路２５−０で出力された信号は、革新的なＳＳＤＡ回路２６−０を励振して妥当な信頼性のあるサンプリング信号を選択するために使用される。ＳＳＤＡ回路２６−０は、さらに、選択されたサンプリング信号を多相クロック信号の予め定義された相に相対的に同期させることができる。入力データのビットごとに６クロック信号がある図２を参照して説明した先の例では、遷移が位置（ｍ）で検出された場合には、位置（ｍ＋３）のサンプリング信号Ｓｍ＋３がすべての点で最も信頼性が高い。というのは、位置（ｍ＋３）は、ビット信号が０から１に立ち上がりそして１から０に戻る場合、２つの極限のエッジから最も遠い位置にあるビット継続時間の中心に実質的にあるからである。入力データ・ストリーム（例えば、「１」の連続）にその後の遷移の検出がない場合には、記憶されたこの遷移が各ビットの中心のサンプリング信号を決定するために使用されることに留意されたい。
【００１８】
これから、多チャンネル受信機２１構成する異なる回路すなわちクロック生成回路２２および一般的に２３で参照される１データ回復回路をより詳細に説明しよう。
【００１９】
クロック生成回路（ＣＧ）２２
図４は、リング発振器に基づいた多相クロック生成（ＣＧ）回路２２の好ましい実現を示す。但し、当業者に知られているようないくつかの従来発振回路を使用して、多相クロック信号を生成することができる。図４は一般的な６段リング発振器を示し、この発振器は、本発明の好ましい実施形態の説明で必要な１２の位相を生成するように適切に構成されている。図４で明らかなように、リング発振器は、高安定性のために直列に接続された６個の基本差動バッファ２８−１から２８−６を備える。得られた多相クロック信号は、図２でＣ０からＣ１１で参照したものである。これらのクロック信号は、ＮＭＨｚ（Ｎ＝１／Ｔ）の周波数を有するマスタ基準クロック信号から得られるか、または位相検出器（ＰＤ）回路により入力データから引き出されるかどちらかである。バッファ２８−１から２８−６の遅延は、クロック回復ユニットを形成する共通ＰＦＤ／フィルタ回路で制御され、このクロック回復ユニットは、ＣＧ回路２２によって生成される多相クロック信号の周波数が実質的にデータ・ストリームの周波数と同じかまたはそれの半分であることを保証することに留意されたい。結果として、多相チャンネル（すなわち、通信リンク）の場合、単一チャンネル／リンクからクロックを引き出し、位相調整を行って他のチャンネルの各々でデータを回復するために回復クロック周波数を使用することが可能である。
【００２０】
データ回復（ＤＲ）回路２３
これは、これから詳細に説明するいくつかの回路で構成されている。
【００２１】
オーバ・サンプリング（ＯＳ）回路２４
図５に示すＯＳ回路２４（例えば、データ入力０のストリームのための２４−０）は、全クロック周期の間その出力のサンプリング・データ信号に高安定性を保証する特別な構成を有する。先に言及した半分の速度のクロックのために、オーバ・サンプリング回路２４は、１２サンプルで２連続ビットの直列データを集める。任意のデータ・ストリーム例えばデータ入力０のサンプリングは、エッジ感応フリップ・フロップまたは好ましくは図５に示すようなマスタ−スレーブ・ラッチ２９−０から２９−１１によって行われる。マスタ−スレーブ・ラッチが好ましい。その理由は、それによって、より優れた可試験性のためのレベル感応走査設計（ＬＳＳＤ）の実現が可能になるからである。例えば、ラッチ２９−６を考えよう。マスタ・ラッチ・データ入力はデータ入力共通線に接続され、一方で、クロック入力はＣ６クロック信号を受け取る。マスタ・クロック信号がロー状態（論理０）に戻ったとき、データ入力ストリームのデータが取り込まれ、起こるかもしれない変化に関係なく全クロック周期の間保持される。この点で、クロック信号Ｃ６は、非常に安定したサンプリング信号Ｓ６が出力されることを保証する。というのは、スレーブ・ラッチのクロック入力に加えられるクロック信号Ｃ０は先に言及したようにクロック信号Ｃ６と位相が反対であるからである。
【００２２】
遷移検出／妥当性検査／記憶（ＴＤＶＭ）回路２５
基本的には、本発明のＴＤＶＭ回路２５は、３つの部分すなわち段で構成され、各々の部分が異なる機能すなわち検出、妥当性検査および記憶を行う。
【００２３】
第１の部分を形成する回路は図６に示され、数字３０が書いてある。回路３０の役目は、入力データ・ストリーム中の遷移を検出することにある。例えば、回路３０はＴＤＶＭ回路２５−０に属すると想定すると、１２個の同一回路３０がデータ入力０のストリーム中の遷移を検出するために必要である。図６は、サンプリング信号Ｓｉに対応する位置（ｉ）に起こるかもしれない遷移を検出するように構成された１つの回路３０だけを、現在表示ｉを使用して示す（ｉは０から１１まで変化する）。後で図９を参照して示されるような回路３０の完全な組を実質的に得るためには、表示ｉを０から１１まで変えることだけで十分である。各サンプリングで、２つの前のサンプリング信号および２つの次のサンプリング信号が先に与えた関係を満たすか満たさないかを調べることで、特定の位置での遷移が識別される。Ｓｉ−２＝Ｓｉ−１、Ｓｉ−１≠Ｓｉ＋１、およびＳｉ＋１＝Ｓｉ＋２の場合、遷移は位置（ｉ）に存在するものとして識別される。この方法によれば、遷移は、２つの連続した回路３０で系統的に検出されることに留意されたい。回路３０の特別な構成は、標準的なエッジ検出回路で遷移として識別されることが多いグリッチに対して鈍感なために、重要な利点を提供する。グリッチすなわち非常に短い寄生パルスは、決して上述の関係（１）〜（３）を満たすことはできない。
【００２４】
依然として図６を考察すると、回路３０は、論理回路３１およびレベル感応ラッチ３２で構成される。論理回路３１は、二路論理和ゲート３４を励振する３個の論理積ゲートからなる２つのブロック３３−１および３３−２で構成される。ブロック３３−１および３３−２に入力として加えられるサンプリング信号が、図６に具体的に示されている。論理回路３１は、現在表示ｉの特定の値に対して上述の３つの関係が検証された場合には、ハイ論理レベル（例えば、「１」）にある出力信号Ｄｉを生成する。論理回路３１の出力は、レベル感応ラッチ３２のデータ入力に接続され、一方で、それのクロック入力にクロック信号Ｃｉ＋２が加えられる（クロック信号Ｃｉ＋２は、論理回路３１に加えられる信号のうちの最新のものであるサンプリング信号Ｓｉ＋２に対応するので、クロック信号Ｃｉ＋２が使用される）。レベル感応ラッチ３２から出力される信号は、Ｅｉで表示する。このように、第１の部分は、遷移を識別することを可能にし、この遷移に対応するサンプリング信号Ｓｉを考慮に入れない。起こり得る準安定性問題のために、この特定のサンプリング信号Ｓｉは信頼性が高くない。
【００２５】
回路３０の特別な構成のために、どの遷移も２度検出されると確信している。さて、依然として本発明に従って、第２の検出だけが遷移を表すと考える。そのために、２つ（または、もっと多くの）の連続した遷移の最後のものだけを保持して、それらの間に対立がないようにするために、ＴＤＶＭ回路２５の第２の部分が作られる。したがって、この部分の役目は、同じ遷移のうちの最後の検出の位置の妥当性を確認することである。ここで図７に注意を向けると、この第２の部分が回路３５で実現されている。回路３０から出力された信号Ｅｉは、論理積ゲート３６の第１の入力に加えられる。信号Ｅｉ＋１は、インバータ３７−１で補数がとられ、そして論理積ゲート３６の第２の入力に加えられる。任意選択で、グリッチ除去を向上させるために、信号Ｅｉ＋３もまたインバータ３７−２を介して論理積ゲート３６の第３の入力に加えられるかもしれない。論理積ゲート３６から出力された信号はレベル感応ラッチ３８のデータ入力に加えられ、一方で、このラッチ３８のクロック入力はクロック信号Ｃｉ＋８で励振される（Ｃｉ＋８はＣｉ＋２と位相が反対で安定性を向上するので、Ｃｉ＋８が選択される）。レベル感応ラッチ３８で供給された信号はＦｉで表示する。したがって、ラッチ信号Ｆｉは、妥当性を確認された遷移の検出を表し、全クロック周期の間有効である。レベル感応ラッチ３２（図６）および３８（図７）は、可試験性および設計簡単の向上ために単一マスタ／スレーブ・ラッチ対に組み合わせることができ、それらのクロック信号は位相が反対である、すなわち、半クロック周期だけ離れていることに留意されたい。例えば、ＣＧ回路２２によって生成されたクロック信号は１．２５Ｇｈｚに等しい周波数を有し、かつ１２位相であると想定すると、７０ｐｓ（８００ｐｓ／１２）間隔ごとに遷移を識別することができる。回路３５の出力の信号Ｆｉは、全クロック周期すなわち８００ｐｓ使用可能な状態のままであり、このことで、次の回路は信号Ｆｉの処理のために多くの時間を与えられるようになる。他の利点は、構成によって、２つの信号Ｅ例えばＥｉ−１とＥｉが次々と現れる場合には、Ｅｉが保持されるだけでなく信号Ｅｉ−１をリセットするためにＥｉが使用され、後でクロックＣｉ＋８でＥｉが取り込まれる。結果として、第２の検出または最後の検出（多数検出の場合）の位置を表すＥｉ信号だけが、妥当性を確認され、信号Ｆｉとしてレベル感応ラッチ３８にハイ・レベルで格納される。この検出は、以下で「検出された遷移」と呼ぶ。
【００２６】
ＴＤＶＭ回路２５の第３の部分は、検出された遷移の位置をメモリ要素に記憶する。検出された遷移はメモリ要素をハイ論理状態（「１」）に設定する。プラスまたはマイナス３サンプリング信号内の任意の他の検出された遷移が、メモリ要素をリセットする。メモリ要素の出力で使用可能な信号は、以下で、「選択」信号と呼びＧで表示する。その理由は、この使用可能な信号は、その組の中で最良のサンプリング信号Ｓを選ぶために使用されるからである。メモリ要素の重要な特殊性は、他の選択信号（例えば、Ｇｊ）が設定された後でだけ選択信号（例えば、Ｇｉ＋３）をリセットすることができることである。新しく選択されたサンプリング信号は、常に、前に選択されたサンプリング信号に近い位置に常に現れるので、その結果、短い時間量の間に選ばれた２つの連続したサンプリング信号は問題でないはずであると予期される。というのは、これらのサンプリング信号は遷移から遠く、したがって同じ値を有しているであろうから。第３の部分の一般的なハードウェア実現を図８に回路３９で示す（回路３０があるのと同じくらいの回路３５および３９があることは明らかであるに違いない）。回路３５で供給された信号Ｆｉは、先に言及したメモリ要素の役目をするラッチ４０に加えられる。ラッチ４０から出力された選択信号は、Ｇｉ＋３、すなわち先に言及した原理に従って適正なサンプリング信号Ｓ、この場合にはＳｉ＋３を選択する信号、で表示される。信号−Ｇｉ＋３（インバータ４１で信号Ｇｉ＋３の補数をとる（complement）ことで得られる）、−Ｇｉ＋１、および−Ｇｉ＋２が論理積ゲート４２に加えられて、信号Ｋｉが生成される。したがって、Ｋｉは、ＴＤＶＭ回路２５の３個の先行する対応ラッチ４０および３個の後続の対応ラッチ４０をリセットするために内部で使用される信号である。信号−Ｆｉ、Ｋｉ−１、およびＫｉ＋３が否定論理積ゲート４３に加えられる。否定論理積４３から出力された信号およびクロック信号Ｃｉ＋２が、論理積ゲート４４に加えられて、ラッチ４０のクロック入力を励振する。回路３９の特別な構成のために、すべての選択信号Ｇを同時にロー・レベルにすることはできない。１クロック周期当たり１ビットの場合を考え、かつＧｉはハイであると想定しよう。今信号Ｇｉ＋１がハイになれば、Ｇｉはロー状態になるように強制されるので、その結果、１クロック周期後、たった１つの信号すなわちＧｉ＋１がハイ状態にある。これと違って、１クロック周期当たり２ビットあれば、ビットごとに１つずつ、同時に２つの選択信号がアクティブとなり、Ｋｉ信号構成のために第２のものは第１のものをリセットすることができない。
【００２７】
図９は、１２個の同一回路部分で構成されたＴＤＶＭ回路２５の相互接続方法のより実際的な図を示し、各回路部分は基本回路３０、３５および３９の一体化に本質的に対応している（いくつかの論理機能は不必要な回路の重複を避けるために併合された）。このように、各部分は、所定のサンプリングで行われる遷移位置の検出／妥当性検査／記憶に対応する。記憶信号は、最良のサンプリング信号を選択するのに最適な選択信号である。最後の回路部分は第１のものに接続されることに留意されたい。ＴＤＶＭ回路２５は、サンプル信号Ｓがあるのと同数程度の選択線Ｇを有し、各選択線はサンプリング信号に対応している。ロー・レベルの選択線は、対応するサンプルが捨てられなければならないことを示し、一方で、ハイ・レベルの選択線は、サンプルが保持されなければならないことを意味する。以上のことをまとめてみると、１２サンプルに２ビットを持つ好ましい実施形態では、ＴＤＶＭ回路２５は１２の選択信号Ｇを与え、その中の２つの選択信号例えばＧｉとＧｉ＋６は、ハイであり、この場合にはＳｉとＳｉ＋６であるサンプリング信号の列を、各ビットのサンプリング信号の最良のものであるとして保存するように指示する。これらの選択線は、入力データ速度で切り換わるとは思われない。理想的な条件では、選択線は、設定された後で、全然切り換わらないかもしれない。非常に雑音の多い条件では、選択線に対する切換え活動は、入力データ速度より遥かに下の周波数で行われるとやはり考えられる。
【００２８】
サンプル選択／データ位置合せ（ＳＳＤＡ）回路２６
図７を参照して先に説明したように、選択信号Ｇｉの指標は、サンプリング信号Ｓｉに対応する。選択信号Ｇｉ＋３がサンプリング信号Ｓｉ＋３（１周期当たり２ビットの場合）またはＳｉ＋６（１周期当たり１ビットの場合）を選択し、より一般的には、選択信号Ｇｉがサンプリング信号Ｓｉ＋ｎ／２ｂを選択する（ここで、ｎは基準クロック信号の位相の数であり、ｂは１周期当たりのビットの数である）。ＳＳＤＡ回路２６は、適切なサンプリング信号の選択および多相クロック信号の予め定義された相に基づいたそのサンプリング信号の位置合せに対して責任を負っている。図１０は、ＣＧ回路２２の周波数に等しい速度、すなわち１クロック周期当たり１ビットを有するデータ・ビット・ストリームを処理するように設計されたＳＳＤＡ回路２６の好ましい実現を模式的に示す。まず、回路２６は、実質的にまったく同じである１２個の論理ブロック４５の連続から成り、各論理ブロック４５は、図１０に示すように接続された二路マルチプレクサ４６、論理和ゲート４７、およびレベル感応ラッチ４８から成る。第１の論理ブロック４５−０では、選択信号Ｇ０が配線されていないので（それが必要ない）、マルチプレクサ４６および論理和ゲート４７は実現されていないことに留意されたい。クロック位相信号Ｃ０がハイのとき、ラッチ４８−０はサンプリング信号Ｓ０を格納する。それの出力はマルチプレクサ４６−１の第１の入力に接続され、サンプリング信号Ｓ１が他方の入力に加えられている。マルチプレクサ４６−１は論理和ゲート４７を介して選択信号Ｇ１で制御される。マルチプレクサ４６−１の出力はラッチ４８−１の入力データに接続され、一方で、位相信号Ｃ１がラッチ４８−１のクロック入力に加えられている。図１０で明らかなように、同様な構成は最後の論理ブロック４５−１１まで適用され、この最後の論理ブロック４５−１１は、信号Ｓ１１、Ｃ１１およびＧ１１を処理しラッチ４９のデータ入力に給電し、このラッチ４９のクロック入力はクロック位相信号Ｃ５を受け取る。最後の論理ブロック４５−１１では、論理和ゲート４７−１は実現されていないことに留意されたい。ラッチ４８および４９はレベル感応型である。データ出力（回復データ）は、ラッチ４９の出力で使用可能であり、Ｃ５は回復クロックと呼ばれる。ラッチ４８の各々（例えば、４８−１）は、それ自体のクロック位相（例えば、Ｃ１）に接続される。ラッチは、サンプリング信号（Ｓ０，．．．，Ｓ１１）かまたは前のラッチから出力される信号かどちらかで給電される。このように、ＳＳＤＡ回路２６は、本質的に、ラッチの列とマルチプレクサの対応する列とで構成されているので、論理ブロック４５はデージー・チェーン接続的に接続されている。
【００２９】
マルチプレクサは、どのサンプリング信号が特定のラッチを給電するかを制御するように実現され、かつ、現在選択されたサンプリング信号の前のすべての選択されたサンプリング信号が対応するラッチに取り込まれるように接続される。選択されたサンプリング信号を通り越すと、選択線はすべてロー・レベルである。選択されたサンプリング信号の前のサンプリング信号はどれもラッチに取り込まれ、前記の選択されたものの後のどのサンプリング信号も無視される。結果として、選択されたサンプルは、これから説明するように列の底に向けて同期的にどっと流される。例えば選択されたサンプリング信号がＳ６である場合には、選択信号Ｇ６（位置０で検出された遷移に対応する）以外のすべての選択信号Ｇ０からＧ１１までがロー論理レベルであり、すなわちＧ６線だけがアクティブすなわちハイ論理レベル（「１」）であり、論理ブロック４５−５のラッチは、対応するＣ６クロック信号がハイ論理レベルであるときに、Ｓ６サンプルを取り込む。それから、ラッチ出力は選択されたサンプルＳ６の値をとる。Ｃ７クロック信号がハイ論理レベルになったとき、論理ブロック４５−６のラッチがこのＳ６の値を取り込む。このプロセスが繰り返されて、遂には、選択されたサンプリング信号はラッチ列の底にある最後のラッチに伝送され、そして次に出力ラッチ４９に伝送される。この選択されたサンプルの前のこれらのサンプルは保持されないが、これらのサンプルをすでに取り込んでいることによって、サンプリング信号Ｓｉ−１を選択することがサンプリング信号Ｓｉの選択を取り消すことになる場合に、ＳＳＤＡ２６はどのサンプリング信号も解放しない。出力ラッチ４９は、データを表すサンプリング信号が全クロック周期の間それの出力に存在することを保証する。
【００３０】
さて図１１に注意を向けると、ここでは２つの基本回路２６−１および２６−２で構成されたＳＳＤＡ回路で、基準クロック信号の周波数が入力データの速度の半分である場合（１クロック周期内に２ビットがある）に対処する。上半分の回路２６−１は、入力データの第１のビットに関係した選択信号Ｇ１からＧ５までを使用して、クロック位相信号Ｃ０〜Ｃ５に対応する６つの信号Ｓ０〜Ｓ５を処理するように構成されている。下半分の回路２６−２は、すべての点で回路２６−１と同一である。回路２６−２は、第２のビットのための選択信号Ｇ７〜Ｇ１１を使用して６つの信号Ｓ６〜Ｓ１１を処理する。この場合、回復データを移送する２本のデータ出力線があるので、これに続く回路はこれらの線から二者択一的にビットを取り込むように構成されなければならないことに留意されたい。同様に、これらの出力線は、回復クロック（位相が反対である）を移送する２本のクロック線である。
【００３１】
結果として、ＳＳＤＡ２６の回路は１ビットを１２個のサンプルで処理し、一方で、ＳＳＤＡ回路２６−１および２６−２は、１クロック周期内で１ビットを６個のサンプルで処理する。ＳＳＤＡ回路２６、２６−１および２６−２の詳細な検討で、これらの回路は、明らかな相違があるが、２つのベース部分にやはり基づいたまったく同様な構成を有する。図１２のＳＳＤＡ回路２６を参照すると、第１の部分は複数の論理ブロック４５から成り、第２の部分は出力ラッチ４９から成る。各論理ブロック４５は、先に説明したように接続されたマルチプレクサ４６、論理和ゲート４７、およびラッチ４８を備える。最後に、フリップ・フロップまたはマスタ／スレーブ・ラッチ対が前記の出力ラッチの役目を果たして、本発明の重要な特徴に従って、全クロック周期の間、選択されたサンプリング信号はデータ出力線上に存在することが保証される。単一ラッチが使用される場合、そのラッチのクロック入力に加えられるクロック位相信号は、最後の論理ブロック（例えば、ＳＳＤＡ２６の場合には４５−１１）のラッチに加えられるクロック位相と位相が反対でなければならない。
【００３２】
そのようなものとして、データ回復回路２３−０は、データ入力０のストリームと、回復クロックまたは大振幅（プラスまたはマイナス２分の１ビット）の高周波ジッタ（データ速度にごく近い周波数範囲の）あるいはその両方との間の位相差に対応することができる。ジッタ耐性および位相誤差減少を最適化するために、上述のクロック回復ユニットはクロック位相Ｃ０を入力データの遷移と（できるだけ）合わせるように設計されることが必要である。
【００３３】
オーバフロー／アンダフロー検出（ＯＤ）回路２７
送信機および受信機の基準クロックがいくらかのオフセットを有するか、またはジッタでデータが大きくシフトするとき、データ選択範囲を拡げることが非常に望ましいかもしれない。先に説明したようなＤＲブロック２３のＳＳＤＡ回路２６は、１ビットに制限されたジッタ振幅に対応するだけである。すなわち、ＳＳＤＡ回路２６は、入力データの１周期内でサンプリング信号を処理するように制限されている。ＴＤＶＭ回路２５もＳＳＤＡ回路２６もアンダフローまたはオーバフローに対応するように設計されていない。１周期当たり１ビットの場合には、Ｓ０からＳ１１（先行するＳ０）まで動く選択はオーバフローであり、Ｓ１１からＳ０（Ｓ１１の後に）に動く選択はオーバフローである。１周期当たり２ビットの場合には、Ｓ６からＳ５に動くかまたはＳ０からＳ１１に動く選択がアンダフローであり、Ｓ５からＳ６に動くかまたはＳ１１からＳ０に動く選択がオーバフローである。そのようなオーバフロー／アンダフローを検出し対応するサンプリング信号を選択することで、ジッタ許容差を１．６ビットまで広げることが理論的に可能である。
【００３４】
図１２は、クロック周波数に等しい速度を有するデータ・ビット・ストリームを処理するためのオーバフロー／アンダフロー検出（ＯＤ）回路２７の好ましい実現を示す。入力データの１周期当たりに２ビットを有する場合には、２つの同一回路が必要である。ＯＤ回路２７は、ＴＤＶＭ回路２５が中心点を通って選択されたＧ信号の指標（ｉ）を変えたときを検出する。エッジ指標は中心点より下方に進むとき（例えば、Ｇ６からＧ５）、オーバフロー／アンダフロー・ビットＬは論理１に等しく、これによりアンダフローを示す。エッジ指標が中心点を越えて進むとき（例えば、Ｇ５からＧ６へ）、オーバフロー／アンダフロー・ビットＬは論理０に等しく、これによりオーバフローを示す。したがって、ＯＤ回路２７は、選択信号範囲（Ｇ０〜Ｇ１１）の中心にある選択信号Ｇ５およびＧ６を処理する。
【００３５】
さて図１２に注意を向けると、信号Ｇ５およびＧ６は、交差結合された一対のラッチ５１および５２と一対の二路論理積ゲート５３および５４で構成されたブロック５０に加えられる。クロック信号Ｃ８およびＣ９は、それぞれラッチ５１および５２のクロック入力に加えられる（選択信号Ｇ５およびＧ６の後に現れる安定化クロック信号はどれでも適切である）。ラッチ５５は、そのクロック入力がクロック位相Ｃ９で励振され、オーバフロー／アンダフロー・ビットＬを記憶するように設けられる。ラッチ５５のデータ入力は、論理和ゲート５６の出力で励振される。論理和ゲート５６の一方の入力は論理積ゲート５３の出力に接続され、他方の入力は論理積ゲート５７の出力に接続される。ラッチ５５の出力は、ループを通って論理積ゲート５７の第１の入力に加えられ、他方の入力は否定論理和ゲート５８の出力に接続される。否定論理和ゲート５８は、リセット信号と、論理積ゲート５４によって生成された信号とを受け取る。ラッチ５５による信号出力は、インバータ５９で補数をとられて、先に言及したオーバフロー／アンダフロー・ビットＬを生成する。ＯＤ回路２７の役目は、このように選択の遷移を検出することである。例えば、Ｇ５からＧ６へはＬ＝１を暗示し、オーバフローがあることを指示し、したがって指標は５から６に変えられなければならない。１周期当たり２ビットの場合には、２つのＯＤ回路２７−１および２７−２が必要になり、それぞれ選択信号Ｇ２／Ｇ３およびＧ８／Ｇ９を処理することに留意されたい。
【００３６】
図１３は、ＯＤ回路２７と協働するように修正された後の図１０のＳＳＤＡ回路２６をここで２６’で参照して示す。さて図１３に注意を向けると、ブロック４５−５および４５−６を除いて各ブロック４５ごとに、Ｇ信号は、論理積ゲート６０で、信号Ｌかまたは信号−Ｌ（インバータ６１で補数をとられた）かどちらかによってゲート処理される。図１４に示す表１は、Ｇ信号とアンダフロー／オーバフロー・ビットＬとの組合せに対してどのサンプリング信号Ｓが選択されるかを示す。注意すべき重要なことであるが、現在周期以外の事象は考慮することができない。周期Ｔ＋１中に、周期Ｔで得られたサンプリング信号Ｓ０は、今や、周期Ｔ＋１で生成される信号Ｓ０の代わりに使用されるかもしれない。
【００３７】
さてＳＳＤＡ回路２６−１および２６−２が（回路２７−１および２７−２と組み合わされるように）代わりに使用される場合、次の表２および３が当てはまる。
【００３８】
【表１】
2005506798.tif 000003
【００３９】
表３は、第２のビットの状況を示す。この場合、信号Ｇ８およびＧ９は、Ｇ２およびＧ３の代わりに入力として使用される。
【００４０】
【表２】
2005506798.tif 000004
【００４１】
結果として、比較的簡単で、少数のサンプリング信号Ｓ（この場合、１２個）を出力するＯＳ回路２４を実現するコストで、ＤＲブロック２３は、Ｔ＝８００ｐｓに等しい周期を有するクロックで７０ｐｓ幅の窓内のデータを確実に識別することができる。広範なシミュレーションで、ＤＲブロック２３は、入力データのクロック周期の最高１．５倍の大きさを有するデータ・ジッタに対して非常に耐性があることが実証された。ＤＲブロック２３は、回復クロックと任意の回復データの間の位相誤差に対して鈍感である。
【００４２】
明細書および特許請求の範囲で使用された「結合」という用語は、直接か、１つまたは複数の中間部品を通してかどちらかでの、様々な種類の接続を含む。
【００４３】
当業者には明らかなことであろうが、次の特許請求の範囲に表されるような本発明の精神または範囲から逸脱することなしに、例示的に説明された回路で様々な修正物を作ることができる。
【図面の簡単な説明】
【００４４】
【図１】伝送がジッタの影響を受けるときの一般的な２．５Ｇｂｉｔ／ｓ直列データ・ストリームにおけるビットを示す図である。
【図２】図４の発信器で得られた、Ｃ０からＣ１１で表示されるｎ＝１２相を使用する本発明に従ったオーバ・サンプリング方法の基本原理を示す図である。
【図３】複数のデータ回復回路で構成される多チャンネル受信機のアーキテクチャを模式的に示す図であり、各々の回復回路が本発明の遷移検出、妥当性検査および記憶回路、および局部多相クロック発生器を含む。
【図４】受信機の適切な動作に必要な多相クロック信号を生成する従来の６段発信器を示す図である。
【図５】本発明のデータ回復回路で使用されるＬＳＳＤをベースにしたオーバ・サンプリング回路を示す図である。
【図６】本発明の遷移検出／妥当性検査／記憶（ＴＤＶＭ）回路を構成する基本回路を示す図であり、この回路は、選択信号を生成するデータ回復回路の本質的な要素である。
【図７】本発明の遷移検出／妥当性検査／記憶（ＴＤＶＭ）回路を構成する基本回路を示す図であり、この回路は、選択信号を生成するデータ回復回路の本質的な要素である。
【図８】本発明の遷移検出／妥当性検査／記憶（ＴＤＶＭ）回路を構成する基本回路を示す図であり、この回路は、選択信号を生成するデータ回復回路の本質的な要素である。
【図９】図６から８を参照して説明される基本回路を一まとめにする遷移検出／妥当性検査／記憶回路を示す全体図である。
【図１０】１クロック周期当たり１ビットを処理するように構成されたときのデータ回復回路の他の本質的な要素であるサンプル選択およびデータ位置合せ回路（ＳＳＤＡ）を示す図である。
【図１１】１クロック周期当たり２ビットを処理するように構成されたときの図１０のサンプル選択およびデータ位置合せ回路の設計変形物を示す図である。
【図１２】サンプル選択およびデータ位置合せ回路の動作したがってデータ回復回路の全体的な動作を著しく改善するために使用することができる任意選択のオーバフロー／アンダフロー検出（ＯＤ）回路を示す図である。
【図１３】図１２のオーバフロー／アンダフロー検出回路と協働するように構成されたときの図１０のサンプル選択およびデータ位置合せ回路を示す図である。
【図１４】選択信号（Ｇ）と、図１２のオーバフロー／アンダフロー検出回路（１クロック周期当たり１ビットを処理するように構成されたとき）によって生成されたアンダフロー／オーバフロー・ビット（Ｌ）との組合せに対して、どのサンプリング信号（Ｓ）が選ばれるかを表示する表である。
【図１】
2005506798.tif 000005
【図２】
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【図３】
2005506798.tif 000007
【図４】
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【図５】
2005506798.tif 000009
【図６】
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【図７】
2005506798.tif 000011
【図８】
2005506798.tif 000012
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際公開パンフレット】
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【手続補正書】
【提出日】平成15年9月29日(2003.9.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速２進データ直列通信に関し、より詳細には、入力直列２進データ（ビット）・ストリームをオーバ・サンプリングして得られた一組の信号の中で、どの信号が回復データとして保存すべき最良の候補であるかを指示する制御信号を生成する遷移検出、妥当性検査および記憶回路に関する。
【背景技術】
【０００２】
ここで、本出願と同一日付で出願された「Method and circuit forrecovering a data signal from a stream of binary data」という名称のＥＰ特許出願および「SampleSelection and Data Alignment circuit」という名称の特許出願を相互参照する。
【０００３】
集積回路（システム）間の高速２進データ直列通信では、一方の集積回路から他方の集積回路に伝送される信号が所定のクロック信号で確実にサンプリングできないということがしばしば起こる。この場合、多相クロック発生器によって生成されたｎ相の基準クロック信号を使用して入力２進データ・ストリームをサンプリングすることが一般的である。そのとき、サンプリング信号（sampled signal）のうちのどれが、その後の処理のための回復データを表すように保存すべき最良の候補であるかを決定するために、エッジ検出器が使用される。クロック信号が受信デバイスに伝送されない高速非同期直列データ通信の場合には、そのようなサンプリング方法が広く使用されている。この大きな問題にはこれまで、米国特許５５７７０７８に記載されているようないくつかの解決策が講じられた。この米国特許では、入力データ信号が入力データ信号の遅延されたものを生成する遅延チェーンに結合されるエッジ検出器が開示されている。遅延された隣り合う相の組が一度に一組づつ選ばれ、クロック信号と比較されて、クロックのエッジ（すなわち、遷移）が、選ばれた相の組のデータ信号のエッジ間に入るかまたは外であるかが決定される。後者の場合、プロセスは比較のための別の組について繰り返される。データ周波数の２倍に等しいクロック周波数を用いて、クロックの立ち下がりでデータをサンプリングすることができる。このエッジ検出器にはいくつかの不都合がある。第１に、遅延線は、製造プロセスに大いに依存することが知られている（しばしば、最良の場合と最悪の場合の比が３である）。その上、この回路は雑音耐性が不十分で、かつ比較的遅い。というのは、この回路はデータ周波数の２倍に等しいクロック周波数を必要とするからである。
【０００４】
ＥＰ−Ａ．．．に、クロック回復回路が記載されている。入力データ・ストリームは、オーバ・サンプリングされて、データ・ビットごとに複数のサンプルが生成される。位相判断回路で、現在クロック位相とデータ・ビット遷移の間の関係が決定される。回復クロックを与えるようにデータと位置合せする必要があるときはいつでも、クロック位相が調整される。
【特許文献１】
米国特許５５７７０７８
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の他の目的は、高速直列２進データ通信に適合された遷移検出、妥当性検査および記憶回路を提供することである。
【０００６】
本発明の他の目的は、グリッチおよび誤検出に対して高雑音耐性を有する遷移検出、妥当性検査および記憶回路を提供することである。
【０００７】
本発明のさらに他の目的は、高可試験性のＬＳＳＤ規則に従って設計された遷移検出、妥当性検査および記憶回路を提供することである。
【課題を解決するための手段】
【０００８】
本発明に従って、入力直列２進データ（ビット）・ストリーム中の遷移の位置を指示する制御信号を生成する遷移検出、妥当性検査および記憶（ＴＤＶＭ）回路が説明される。そのような制御信号を使用して、複数のオーバ・サンプリング信号の中から、その後の処理に最もよく適したものを選択して入力データを回復することができる。入力直列２進データ（ビット）・ストリームは、オーバ・サンプリング回路で多相クロック信号によってサンプリングされる。クロックの周波数は、通常、入力データの周波数と同じか、またはその半分である。オーバ・サンプリング・データ信号（Ｓ）は、前記のＴＤＶＭ回路に加えられる。このＴＤＶＭ回路は、６つの連続したオーバ・サンプリング信号（中心のものはいつも除外される）について３つの比較を２度行う必要がある特有の信号処理に従って、２つの連続したサンプリング信号の位置で遷移を検出し、そして、最後に検出されたオーバ・サンプリング信号の位置の妥当性を確認し、そして最後に、この位置を遷移位置であるとして記憶する。最後に、ＴＤＶＭ回路は、例えば、選択されるオーバ・サンプリング信号がビット継続時間のほぼ中心にあるように、すなわちビット・エッジから最も遠いように、サンプル選択およびデータ位置合せ（ＳＳＤＡ）回路を励振するために使用することができる選択信号（Ｇ）を生成する。ＴＤＶＭ回路は、雑音に対して比較的敏感でないように、すなわちグリッチによるサンプリング誤りを無視するように設計される。
【０００９】
本発明の特徴であると考えられる新規な特徴は、添付の特許請求の範囲で明らかにされる。しかし、本発明自体ならびに本発明の他の目的および利点は、添付の図面と共に読むべきである例示の好ましい実施形態についての次の詳細な説明を参照して、最もよく理解することができる。
【発明を実施するための最良の形態】
【００１０】
従来のＤＲおよびＣＤＲ回路では、基準クロック信号の時間遅延された２つの異なる相が使用され、一方は遷移を検出するために、他方はその後の処理のためのデータを取り込むために使用される。しかし、認めるべきことであるが、起こりうる準安定性問題のために、データ遷移（論理状態１から０へ、またはその逆）でサンプリングを行って得られる特定のサンプリング信号（すなわち、サンプル）は、遷移の厳密な位置を正確に突きとめるほどには信頼性がなく、さらにグリッチおよび誤検出の存在によって検出はいっそう複雑になる。このために、これまで実施された従来のサンプリング方法は、クロック周波数が急激に高くなり続けるときに限界に近いように思える。
【００１１】
図２は、クロック周波数が入力データ周波数の半分であると想定した、一般的なデータ・ビット・ストリームの例である（多相クロックの周波数は、通常、入力データ信号の周波数と同じかまたはそれの半分である）。図２の上の部分で明らかなように、データは０から１になり（第１の遷移）それから１から０に戻るので（第２の遷移）、その結果、１に等しい第１のビットの後に０に等しい第２のビットが続いている。矢印は、図２の下の部分に示したクロック信号の立ち上がりの相対的位置に関係する。この場合、多相クロック発生器によって生成されたＣ０からＣ１１と表示されたｎ＝１２個のクロック信号があり、このクロック信号がデータ入力ストリームがサンプリングされる時間／位置を決定する。さらにこの場合には、クロックは入力データの周波数の半分で変動するので、クロック信号Ｃ０とＣ６は、半周期だけ遅延し、全位相で反対になっている。したがって、クロック信号の周期Ｔごとに１２個のサンプリング信号Ｓ０〜Ｓ１１が得られる。ここで、Ｓ０〜Ｓ５は第１のビットのサンプリング信号を表し、Ｓ６〜Ｓ１１はデータ・ストリームの第２のビットのサンプリング信号を表す。伝送データに変化がない場合、例えば「１」の連続が送られる場合、もはやこの場合には２つの連続ビットの間に遷移はなく、その間の境界はむしろ「データのエッジ」という表現で画定されることに留意されたい。
【００１２】
オーバ・サンプリングおよびここで詳細に説明する上で言及した特有の信号処理は、前記従来方法と著しく異なる。本発明に従って、データ・ストリーム中の遷移位置を突きとめる特有の信号処理は、特有の組のサンプリング信号についてサンプリングごとに行われる３つの比較に基づいている。依然として図２を参照して、例えば、位置（ｍ＋２）でまたはその後で、位置（ｍ−２）、（ｍ−１）、（ｍ＋１）および（ｍ＋２）で得られたサンプリング信号すなわちＳｍ−２、Ｓｍ−１、Ｓｍ＋１およびＳｍ＋２について、３つの比較が行われて、数学的な形で書かれた次の規則が満たされるかどうかが検査される。
（１）Ｓｍ−２＝Ｓｍ−１
（２）Ｓｍ−１≠Ｓｍ＋１
（３）Ｓｍ＋１＝Ｓｍ＋２
これらの関係（１）〜（３）が検証されたと想定しよう。このことは、位置（ｍ）で遷移が起きたことを意味する。このように、位置（ｍ）で起きた遷移は、位置（ｍ＋２）の時間でまたはその後で識別される。したがって、６個のオーバ・サンプリング信号（中心のものはいつも除外される）を含んだ３つの比較に基づいた２つの演算が、このように遷移を検出ために必要である。このために、上述の方法は「事後」判定に基づいている。
【００１３】
本発明によれば、２つのオーバ・サンプリング信号が規則（１）〜（３）を満たすので、遷移は２度検出されることに留意されたい。図４で明らかなように、位置（ｍ−１）は、位置（ｍ）のように上述の遷移検出条件に合致する。このことは、遷移は、オーバ・サンプリング信号Ｓｍ−１の位置かまたはＳｍの位置かどちらかを中心にすることを意味する。さらに本発明の方法に従って、第２の遷移検出は次の回路に追加の遅延を与えるので、第２の遷移検出だけが考慮される。
【００１４】
したがって、本発明に従って、そのような二重遷移検出によって生じるかもしれない誤りを避ける確実なプロセスとして、遷移が位置（ｍ）で検出されたとき、遷移が位置（ｍ−１）で前に検出されていれば、この位置（ｍ−１）は無効にされ、遷移は位置（ｍ）に位置すると言われる。やはり本発明によれば、サンプリング信号Ｓｍは十分に信頼できると考えられないので、サンプリング信号Ｓｍは使用されないことに留意されたい。１ビット当たり６サンプリングがあるこの特定の例では、位置（ｍ＋３）のサンプリング信号は、ビット継続時間のほぼ中心にあるものとしてどちらかといえば選ばれ、ジッタに対する最大許容差を示す。次の説明において、位置（ｍ＋３）のサンプリング信号すなわちＳｍ＋３は、ビット値を確実に表すものとして使用される（位置（ｍ＋１）および（ｍ＋２）のサンプリング信号もまた適切であるかもしれないが）。より一般的には、遷移が位置（ｍ）で検出された場合、保存すべきサンプリング信号は位置（ｍ＋ｐ）の信号である。ここでｐは、サンプルの数ｎを多相クロック信号の一周期内のビットの数ｂの２倍で割ったものである（ｐ＝ｎ／２×ｂ）。図２に示す例では、サンプリング信号の列は、Ｓ１０＝０、Ｓ１１＝０、Ｓ０＝０、Ｓ１＝１、Ｓ２＝１、Ｓ３＝１、Ｓ４＝１、．．．、などである。遷移は、クロック信号Ｃ０およびＣ１の立ち上がりで検出され、サンプリング信号Ｓ１は遷移を表すと考えられるので、後で使用されるサンプリング信号は、クロック信号Ｃ４の立ち上がりで得られるＳ４である。さらに図２で明らかなように、互いに非常に近接したサンプリング信号が比較されるが、この比較を行うために使用自由な時間はこれらのサンプリング信号間の時間間隔に比べて大きいという点で、この方法は興味がある。
【００１５】
多チャンネル受信機２１
図３は、２１で参照される多チャンネル受信機のアーキテクチャを示し、この受信機２１は、本発明に従って高速直列データ通信の複数の入力データ・ストリームについてデータ回復を行う。ここで図３に注意を向けると、受信機２１は、まず、多相クロック生成回路２２と、データ入力０からデータ入力（ｋ−１）までのデータ・ストリームごとに１つずつの、２３−０から２３−（ｋ−１）と表示されたｋ個のデータ回復回路とを備える。
【００１６】
各ＤＲ回路２３は、オーバ・サンプリング（ＯＳ）回路２４、遷移検出／妥当性検査／記憶（ＴＤＶＭ）回路２５、およびサンプル選択・データ位置合せ（ＳＳＤＡ）回路２６を備える。任意選択で、オーバフロー／アンダフロー検出（ＯＤ）回路２７を使用して、ＳＳＤＡ動作を改善し、それによってＤＲ回路の全体的な性能を改善することができる。クロック生成回路２２によって生成された多相クロック信号は、ＤＲ回路２３のすべての回路２４〜２７に加えられる。データ入力０のストリームを処理するＤＲ回路２３−０を考えると、ＯＳ回路２４−０から出力されたサンプリング信号Ｓは、ＴＤＶＭ回路２５−０およびＳＳＤＡ回路２６−０の第１の入力に加えられる。このＳＳＤＡ回路２６−０は、また、ＴＤＶＭ回路２５−０によって生成された、Ｇで参照する信号を第２の入力で受け取る。そして次に、ＳＳＤＡ回路２６−０は２つの信号を生成する。すなわち、回復クロックと、回復データすなわちこの場合にはデータ出力０とである。回復クロックは、多相クロック信号の予め定義された相であり、回復データは、このクロック信号と完全に合わされており、回復データのその後の優れた処理を可能にする。ＯＤ回路２７−０は、ＴＤＭ回路２５−０の出力（ＯＤ回路は、ビット継続時間の中心に対応する２つの信号Ｇで励振される）およびＳＳＤＡ回路２６−０の第３の入力に接続されている。ＯＤ回路２７の役目は、ＳＳＤＡ回路の選択能力を拡張すること、およびジッタの点でＤＲ回路２３のジッタ耐性を改善することすなわち入力データ・ストリームのより多くのジッタを許容することである。
【００１７】
説明のためにデータ回復回路２３−０を考えよう。直列データ・ストリームすなわちデータ入力０は、ＯＳ回路２４−０で、多相クロック信号の周期ごとにクロック生成回路２２によって生成される１２個のクロック信号Ｃ０からＣ１１を用いて、オーバ・サンプリングされる。多相クロック信号の周波数は、通常、安定性の理由から入力データの周波数と同じかまたはそれの半分である。サンプリング信号ＳはＴＤＶＭ回路２５−０およびＳＳＤＡ回路２６−０に供給される。革新的なＴＤＶＭ回路２５−０は３つの部分で構成される。第１の部分は、雑音に対して比較的鈍感であるように、すなわちグリッチによるサンプリング誤りを無視するように特に設計された遷移検出回路を核として作られる。第２の部分は、第１の遷移検出の直ぐ後に同じ遷移の第２の検出が続くときに、第１の遷移検出を無効にすることを目的とする。第３の部分の役目は、第２の検出の位置を遷移位置であるとして記憶することである。本質的には、ＴＤＶＭ回路２５−０は、入力データ・ストリーム中の遷移の位置を決定し、グリッチによるかもしれない誤りをなくし、そして最後に、遷移位置を記憶する。ＴＤＶＭ回路２５−０で出力された信号は、革新的なＳＳＤＡ回路２６−０を励振して妥当な信頼性のあるサンプリング信号を選択するために使用される。ＳＳＤＡ回路２６−０は、さらに、選択されたサンプリング信号を多相クロック信号の予め定義された相に相対的に同期させることができる。入力データのビットごとに６クロック信号がある図２を参照して説明した先の例では、遷移が位置（ｍ）で検出された場合には、位置（ｍ＋３）のサンプリング信号Ｓｍ＋３がすべての点で最も信頼性が高い。というのは、位置（ｍ＋３）は、ビット信号が０から１に立ち上がりそして１から０に戻る場合、２つの極限のエッジから最も遠い位置にあるビット継続時間の中心に実質的にあるからである。入力データ・ストリーム（例えば、「１」の連続）にその後の遷移の検出がない場合には、記憶されたこの遷移が各ビットの中心のサンプリング信号を決定するために使用されることに留意されたい。
【００１８】
これから、多チャンネル受信機２１構成する異なる回路すなわちクロック生成回路２２および一般的に２３で参照される１データ回復回路をより詳細に説明しよう。
【００１９】
クロック生成回路（ＣＧ）２２
図４は、リング発振器に基づいた多相クロック生成（ＣＧ）回路２２の好ましい実現を示す。但し、当業者に知られているようないくつかの従来発振回路を使用して、多相クロック信号を生成することができる。図４は一般的な６段リング発振器を示し、この発振器は、本発明の好ましい実施形態の説明で必要な１２の位相を生成するように適切に構成されている。図４で明らかなように、リング発振器は、高安定性のために直列に接続された６個の基本差動バッファ２８−１から２８−６を備える。得られた多相クロック信号は、図２でＣ０からＣ１１で参照したものである。これらのクロック信号は、ＮＭＨｚ（Ｎ＝１／Ｔ）の周波数を有するマスタ基準クロック信号から得られるか、または位相検出器（ＰＤ）回路により入力データから引き出されるかどちらかである。バッファ２８−１から２８−６の遅延は、クロック回復ユニットを形成する共通ＰＦＤ／フィルタ回路で制御され、このクロック回復ユニットは、ＣＧ回路２２によって生成される多相クロック信号の周波数が実質的にデータ・ストリームの周波数と同じかまたはそれの半分であることを保証することに留意されたい。結果として、多相チャンネル（すなわち、通信リンク）の場合、単一チャンネル／リンクからクロックを引き出し、位相調整を行って他のチャンネルの各々でデータを回復するために回復クロック周波数を使用することが可能である。
【００２０】
データ回復（ＤＲ）回路２３
これは、これから詳細に説明するいくつかの回路で構成されている。
【００２１】
オーバ・サンプリング（ＯＳ）回路２４
図５に示すＯＳ回路２４（例えば、データ入力０のストリームのための２４−０）は、全クロック周期の間その出力のサンプリング・データ信号に高安定性を保証する特別な構成を有する。先に言及した半分の速度のクロックのために、オーバ・サンプリング回路２４は、１２サンプルで２連続ビットの直列データを集める。任意のデータ・ストリーム例えばデータ入力０のサンプリングは、エッジ感応フリップ・フロップまたは好ましくは図５に示すようなマスタ−スレーブ・ラッチ２９−０から２９−１１によって行われる。マスタ−スレーブ・ラッチが好ましい。その理由は、それによって、より優れた可試験性のためのレベル感応走査設計（ＬＳＳＤ）の実現が可能になるからである。例えば、ラッチ２９−６を考えよう。マスタ・ラッチ・データ入力はデータ入力共通線に接続され、一方で、クロック入力はＣ６クロック信号を受け取る。マスタ・クロック信号がロー状態（論理０）に戻ったとき、データ入力ストリームのデータが取り込まれ、起こるかもしれない変化に関係なく全クロック周期の間保持される。この点で、クロック信号Ｃ６は、非常に安定したサンプリング信号Ｓ６が出力されることを保証する。というのは、スレーブ・ラッチのクロック入力に加えられるクロック信号Ｃ０は先に言及したようにクロック信号Ｃ６と位相が反対であるからである。
【００２２】
遷移検出／妥当性検査／記憶（ＴＤＶＭ）回路２５
基本的には、本発明のＴＤＶＭ回路２５は、３つの部分すなわち段で構成され、各々の部分が異なる機能すなわち検出、妥当性検査および記憶を行う。
【００２３】
第１の部分を形成する回路は図６に示され、数字３０が書いてある。回路３０の役目は、入力データ・ストリーム中の遷移を検出することにある。例えば、回路３０はＴＤＶＭ回路２５−０に属すると想定すると、１２個の同一回路３０がデータ入力０のストリーム中の遷移を検出するために必要である。図６は、サンプリング信号Ｓｉに対応する位置（ｉ）に起こるかもしれない遷移を検出するように構成された１つの回路３０だけを、現在表示ｉを使用して示す（ｉは０から１１まで変化する）。後で図９を参照して示されるような回路３０の完全な組を実質的に得るためには、表示ｉを０から１１まで変えることだけで十分である。各サンプリングで、２つの前のサンプリング信号および２つの次のサンプリング信号が先に与えた関係を満たすか満たさないかを調べることで、特定の位置での遷移が識別される。Ｓｉ−２＝Ｓｉ−１、Ｓｉ−１≠Ｓｉ＋１、およびＳｉ＋１＝Ｓｉ＋２の場合、遷移は位置（ｉ）に存在するものとして識別される。この方法によれば、遷移は、２つの連続した回路３０で系統的に検出されることに留意されたい。回路３０の特別な構成は、標準的なエッジ検出回路で遷移として識別されることが多いグリッチに対して鈍感なために、重要な利点を提供する。グリッチすなわち非常に短い寄生パルスは、決して上述の関係（１）〜（３）を満たすことはできない。
【００２４】
依然として図６を考察すると、回路３０は、論理回路３１およびレベル感応ラッチ３２で構成される。論理回路３１は、二路論理和ゲート３４を励振する３個の論理積ゲートからなる２つのブロック３３−１および３３−２で構成される。ブロック３３−１および３３−２に入力として加えられるサンプリング信号が、図６に具体的に示されている。論理回路３１は、現在表示ｉの特定の値に対して上述の３つの関係が検証された場合には、ハイ論理レベル（例えば、「１」）にある出力信号Ｄｉを生成する。論理回路３１の出力は、レベル感応ラッチ３２のデータ入力に接続され、一方で、それのクロック入力にクロック信号Ｃｉ＋２が加えられる（クロック信号Ｃｉ＋２は、論理回路３１に加えられる信号のうちの最新のものであるサンプリング信号Ｓｉ＋２に対応するので、クロック信号Ｃｉ＋２が使用される）。レベル感応ラッチ３２から出力される信号は、Ｅｉで表示する。このように、第１の部分は、遷移を識別することを可能にし、この遷移に対応するサンプリング信号Ｓｉを考慮に入れない。起こり得る準安定性問題のために、この特定のサンプリング信号Ｓｉは信頼性が高くない。
【００２５】
回路３０の特別な構成のために、どの遷移も２度検出されると確信している。さて、依然として本発明に従って、第２の検出だけが遷移を表すと考える。そのために、２つ（または、もっと多くの）の連続した遷移の最後のものだけを保持して、それらの間に対立がないようにするために、ＴＤＶＭ回路２５の第２の部分が作られる。したがって、この部分の役目は、同じ遷移のうちの最後の検出の位置の妥当性を確認することである。ここで図７に注意を向けると、この第２の部分が回路３５で実現されている。回路３０から出力された信号Ｅｉは、論理積ゲート３６の第１の入力に加えられる。信号Ｅｉ＋１は、インバータ３７−１で補数がとられ、そして論理積ゲート３６の第２の入力に加えられる。任意選択で、グリッチ除去を向上させるために、信号Ｅｉ＋３もまたインバータ３７−２を介して論理積ゲート３６の第３の入力に加えられるかもしれない。論理積ゲート３６から出力された信号はレベル感応ラッチ３８のデータ入力に加えられ、一方で、このラッチ３８のクロック入力はクロック信号Ｃｉ＋８で励振される（Ｃｉ＋８はＣｉ＋２と位相が反対で安定性を向上するので、Ｃｉ＋８が選択される）。レベル感応ラッチ３８で供給された信号はＦｉで表示する。したがって、ラッチ信号Ｆｉは、妥当性を確認された遷移の検出を表し、全クロック周期の間有効である。レベル感応ラッチ３２（図６）および３８（図７）は、可試験性および設計簡単の向上ために単一マスタ／スレーブ・ラッチ対に組み合わせることができ、それらのクロック信号は位相が反対である、すなわち、半クロック周期だけ離れていることに留意されたい。例えば、ＣＧ回路２２によって生成されたクロック信号は１．２５Ｇｈｚに等しい周波数を有し、かつ１２位相であると想定すると、７０ｐｓ（８００ｐｓ／１２）間隔ごとに遷移を識別することができる。回路３５の出力の信号Ｆｉは、全クロック周期すなわち８００ｐｓ使用可能な状態のままであり、このことで、次の回路は信号Ｆｉの処理のために多くの時間を与えられるようになる。他の利点は、構成によって、２つの信号Ｅ例えばＥｉ−１とＥｉが次々と現れる場合には、Ｅｉが保持されるだけでなく信号Ｅｉ−１をリセットするためにＥｉが使用され、後でクロックＣｉ＋８でＥｉが取り込まれる。結果として、第２の検出または最後の検出（多数検出の場合）の位置を表すＥｉ信号だけが、妥当性を確認され、信号Ｆｉとしてレベル感応ラッチ３８にハイ・レベルで格納される。この検出は、以下で「検出された遷移」と呼ぶ。
【００２６】
ＴＤＶＭ回路２５の第３の部分は、検出された遷移の位置をメモリ要素に記憶する。検出された遷移はメモリ要素をハイ論理状態（「１」）に設定する。プラスまたはマイナス３サンプリング信号内の任意の他の検出された遷移が、メモリ要素をリセットする。メモリ要素の出力で使用可能な信号は、以下で、「選択」信号と呼びＧで表示する。その理由は、この使用可能な信号は、その組の中で最良のサンプリング信号Ｓを選ぶために使用されるからである。メモリ要素の重要な特殊性は、他の選択信号（例えば、Ｇｊ）が設定された後でだけ選択信号（例えば、Ｇｉ＋３）をリセットすることができることである。新しく選択されたサンプリング信号は、常に、前に選択されたサンプリング信号に近い位置に常に現れるので、その結果、短い時間量の間に選ばれた２つの連続したサンプリング信号は問題でないはずであると予期される。というのは、これらのサンプリング信号は遷移から遠く、したがって同じ値を有しているであろうから。第３の部分の一般的なハードウェア実現を図８に回路３９で示す（回路３０があるのと同じくらいの回路３５および３９があることは明らかであるに違いない）。回路３５で供給された信号Ｆｉは、先に言及したメモリ要素の役目をするラッチ４０に加えられる。ラッチ４０から出力された選択信号は、Ｇｉ＋３、すなわち先に言及した原理に従って適正なサンプリング信号Ｓ、この場合にはＳｉ＋３を選択する信号、で表示される。信号−Ｇｉ＋３（インバータ４１で信号Ｇｉ＋３の補数をとる（complement）ことで得られる）、−Ｇｉ＋１、および−Ｇｉ＋２が論理積ゲート４２に加えられて、信号Ｋｉが生成される。したがって、Ｋｉは、ＴＤＶＭ回路２５の３個の先行する対応ラッチ４０および３個の後続の対応ラッチ４０をリセットするために内部で使用される信号である。信号−Ｆｉ、Ｋｉ−１、およびＫｉ＋３が否定論理積ゲート４３に加えられる。否定論理積４３から出力された信号およびクロック信号Ｃｉ＋２が、論理積ゲート４４に加えられて、ラッチ４０のクロック入力を励振する。回路３９の特別な構成のために、すべての選択信号Ｇを同時にロー・レベルにすることはできない。１クロック周期当たり１ビットの場合を考え、かつＧｉはハイであると想定しよう。今信号Ｇｉ＋１がハイになれば、Ｇｉはロー状態になるように強制されるので、その結果、１クロック周期後、たった１つの信号すなわちＧｉ＋１がハイ状態にある。これと違って、１クロック周期当たり２ビットあれば、ビットごとに１つずつ、同時に２つの選択信号がアクティブとなり、Ｋｉ信号構成のために第２のものは第１のものをリセットすることができない。
【００２７】
図９は、１２個の同一回路部分で構成されたＴＤＶＭ回路２５の相互接続方法のより実際的な図を示し、各回路部分は基本回路３０、３５および３９の一体化に本質的に対応している（いくつかの論理機能は不必要な回路の重複を避けるために併合された）。このように、各部分は、所定のサンプリングで行われる遷移位置の検出／妥当性検査／記憶に対応する。記憶信号は、最良のサンプリング信号を選択するのに最適な選択信号である。最後の回路部分は第１のものに接続されることに留意されたい。ＴＤＶＭ回路２５は、サンプル信号Ｓがあるのと同数程度の選択線Ｇを有し、各選択線はサンプリング信号に対応している。ロー・レベルの選択線は、対応するサンプルが捨てられなければならないことを示し、一方で、ハイ・レベルの選択線は、サンプルが保持されなければならないことを意味する。以上のことをまとめてみると、１２サンプルに２ビットを持つ好ましい実施形態では、ＴＤＶＭ回路２５は１２の選択信号Ｇを与え、その中の２つの選択信号例えばＧｉとＧｉ＋６は、ハイであり、この場合にはＳｉとＳｉ＋６であるサンプリング信号の列を、各ビットのサンプリング信号の最良のものであるとして保存するように指示する。これらの選択線は、入力データ速度で切り換わるとは思われない。理想的な条件では、選択線は、設定された後で、全然切り換わらないかもしれない。非常に雑音の多い条件では、選択線に対する切換え活動は、入力データ速度より遥かに下の周波数で行われるとやはり考えられる。
【００２８】
サンプル選択／データ位置合せ（ＳＳＤＡ）回路２６
図７を参照して先に説明したように、選択信号Ｇｉの指標は、サンプリング信号Ｓｉに対応する。選択信号Ｇｉ＋３がサンプリング信号Ｓｉ＋３（１周期当たり２ビットの場合）またはＳｉ＋６（１周期当たり１ビットの場合）を選択し、より一般的には、選択信号Ｇｉがサンプリング信号Ｓｉ＋ｎ／２ｂを選択する（ここで、ｎは基準クロック信号の位相の数であり、ｂは１周期当たりのビットの数である）。ＳＳＤＡ回路２６は、適切なサンプリング信号の選択および多相クロック信号の予め定義された相に基づいたそのサンプリング信号の位置合せに対して責任を負っている。図１０は、ＣＧ回路２２の周波数に等しい速度、すなわち１クロック周期当たり１ビットを有するデータ・ビット・ストリームを処理するように設計されたＳＳＤＡ回路２６の好ましい実現を模式的に示す。まず、回路２６は、実質的にまったく同じである１２個の論理ブロック４５の連続から成り、各論理ブロック４５は、図１０に示すように接続された二路マルチプレクサ４６、論理和ゲート４７、およびレベル感応ラッチ４８から成る。第１の論理ブロック４５−０では、選択信号Ｇ０が配線されていないので（それが必要ない）、マルチプレクサ４６および論理和ゲート４７は実現されていないことに留意されたい。クロック位相信号Ｃ０がハイのとき、ラッチ４８−０はサンプリング信号Ｓ０を格納する。それの出力はマルチプレクサ４６−１の第１の入力に接続され、サンプリング信号Ｓ１が他方の入力に加えられている。マルチプレクサ４６−１は論理和ゲート４７を介して選択信号Ｇ１で制御される。マルチプレクサ４６−１の出力はラッチ４８−１の入力データに接続され、一方で、位相信号Ｃ１がラッチ４８−１のクロック入力に加えられている。図１０で明らかなように、同様な構成は最後の論理ブロック４５−１１まで適用され、この最後の論理ブロック４５−１１は、信号Ｓ１１、Ｃ１１およびＧ１１を処理しラッチ４９のデータ入力に給電し、このラッチ４９のクロック入力はクロック位相信号Ｃ５を受け取る。最後の論理ブロック４５−１１では、論理和ゲート４７−１は実現されていないことに留意されたい。ラッチ４８および４９はレベル感応型である。データ出力（回復データ）は、ラッチ４９の出力で使用可能であり、Ｃ５は回復クロックと呼ばれる。ラッチ４８の各々（例えば、４８−１）は、それ自体のクロック位相（例えば、Ｃ１）に接続される。ラッチは、サンプリング信号（Ｓ０，．．．，Ｓ１１）かまたは前のラッチから出力される信号かどちらかで給電される。このように、ＳＳＤＡ回路２６は、本質的に、ラッチの列とマルチプレクサの対応する列とで構成されているので、論理ブロック４５はデージー・チェーン接続的に接続されている。
【００２９】
マルチプレクサは、どのサンプリング信号が特定のラッチを給電するかを制御するように実現され、かつ、現在選択されたサンプリング信号の前のすべての選択されたサンプリング信号が対応するラッチに取り込まれるように接続される。選択されたサンプリング信号を通り越すと、選択線はすべてロー・レベルである。選択されたサンプリング信号の前のサンプリング信号はどれもラッチに取り込まれ、前記の選択されたものの後のどのサンプリング信号も無視される。結果として、選択されたサンプルは、これから説明するように列の底に向けて同期的にどっと流される。例えば選択されたサンプリング信号がＳ６である場合には、選択信号Ｇ６（位置０で検出された遷移に対応する）以外のすべての選択信号Ｇ０からＧ１１までがロー論理レベルであり、すなわちＧ６線だけがアクティブすなわちハイ論理レベル（「１」）であり、論理ブロック４５−５のラッチは、対応するＣ６クロック信号がハイ論理レベルであるときに、Ｓ６サンプルを取り込む。それから、ラッチ出力は選択されたサンプルＳ６の値をとる。Ｃ７クロック信号がハイ論理レベルになったとき、論理ブロック４５−６のラッチがこのＳ６の値を取り込む。このプロセスが繰り返されて、遂には、選択されたサンプリング信号はラッチ列の底にある最後のラッチに伝送され、そして次に出力ラッチ４９に伝送される。この選択されたサンプルの前のこれらのサンプルは保持されないが、これらのサンプルをすでに取り込んでいることによって、サンプリング信号Ｓｉ−１を選択することがサンプリング信号Ｓｉの選択を取り消すことになる場合に、ＳＳＤＡ２６はどのサンプリング信号も解放しない。出力ラッチ４９は、データを表すサンプリング信号が全クロック周期の間それの出力に存在することを保証する。
【００３０】
さて図１１に注意を向けると、ここでは２つの基本回路２６−１および２６−２で構成されたＳＳＤＡ回路で、基準クロック信号の周波数が入力データの速度の半分である場合（１クロック周期内に２ビットがある）に対処する。上半分の回路２６−１は、入力データの第１のビットに関係した選択信号Ｇ１からＧ５までを使用して、クロック位相信号Ｃ０〜Ｃ５に対応する６つの信号Ｓ０〜Ｓ５を処理するように構成されている。下半分の回路２６−２は、すべての点で回路２６−１と同一である。回路２６−２は、第２のビットのための選択信号Ｇ７〜Ｇ１１を使用して６つの信号Ｓ６〜Ｓ１１を処理する。この場合、回復データを移送する２本のデータ出力線があるので、これに続く回路はこれらの線から二者択一的にビットを取り込むように構成されなければならないことに留意されたい。同様に、これらの出力線は、回復クロック（位相が反対である）を移送する２本のクロック線である。
【００３１】
結果として、ＳＳＤＡ２６の回路は１ビットを１２個のサンプルで処理し、一方で、ＳＳＤＡ回路２６−１および２６−２は、１クロック周期内で１ビットを６個のサンプルで処理する。ＳＳＤＡ回路２６、２６−１および２６−２の詳細な検討で、これらの回路は、明らかな相違があるが、２つのベース部分にやはり基づいたまったく同様な構成を有する。図１２のＳＳＤＡ回路２６を参照すると、第１の部分は複数の論理ブロック４５から成り、第２の部分は出力ラッチ４９から成る。各論理ブロック４５は、先に説明したように接続されたマルチプレクサ４６、論理和ゲート４７、およびラッチ４８を備える。最後に、フリップ・フロップまたはマスタ／スレーブ・ラッチ対が前記の出力ラッチの役目を果たして、本発明の重要な特徴に従って、全クロック周期の間、選択されたサンプリング信号はデータ出力線上に存在することが保証される。単一ラッチが使用される場合、そのラッチのクロック入力に加えられるクロック位相信号は、最後の論理ブロック（例えば、ＳＳＤＡ２６の場合には４５−１１）のラッチに加えられるクロック位相と位相が反対でなければならない。
【００３２】
そのようなものとして、データ回復回路２３−０は、データ入力０のストリームと、回復クロックまたは大振幅（プラスまたはマイナス２分の１ビット）の高周波ジッタ（データ速度にごく近い周波数範囲の）あるいはその両方との間の位相差に対応することができる。ジッタ耐性および位相誤差減少を最適化するために、上述のクロック回復ユニットはクロック位相Ｃ０を入力データの遷移と（できるだけ）合わせるように設計されることが必要である。
【００３３】
オーバフロー／アンダフロー検出（ＯＤ）回路２７
送信機および受信機の基準クロックがいくらかのオフセットを有するか、またはジッタでデータが大きくシフトするとき、データ選択範囲を拡げることが非常に望ましいかもしれない。先に説明したようなＤＲブロック２３のＳＳＤＡ回路２６は、１ビットに制限されたジッタ振幅に対応するだけである。すなわち、ＳＳＤＡ回路２６は、入力データの１周期内でサンプリング信号を処理するように制限されている。ＴＤＶＭ回路２５もＳＳＤＡ回路２６もアンダフローまたはオーバフローに対応するように設計されていない。１周期当たり１ビットの場合には、Ｓ０からＳ１１（先行するＳ０）まで動く選択はオーバフローであり、Ｓ１１からＳ０（Ｓ１１の後に）に動く選択はオーバフローである。１周期当たり２ビットの場合には、Ｓ６からＳ５に動くかまたはＳ０からＳ１１に動く選択がアンダフローであり、Ｓ５からＳ６に動くかまたはＳ１１からＳ０に動く選択がオーバフローである。そのようなオーバフロー／アンダフローを検出し対応するサンプリング信号を選択することで、ジッタ許容差を１．６ビットまで広げることが理論的に可能である。
【００３４】
図１２は、クロック周波数に等しい速度を有するデータ・ビット・ストリームを処理するためのオーバフロー／アンダフロー検出（ＯＤ）回路２７の好ましい実現を示す。入力データの１周期当たりに２ビットを有する場合には、２つの同一回路が必要である。ＯＤ回路２７は、ＴＤＶＭ回路２５が中心点を通って選択されたＧ信号の指標（ｉ）を変えたときを検出する。エッジ指標は中心点より下方に進むとき（例えば、Ｇ６からＧ５）、オーバフロー／アンダフロー・ビットＬは論理１に等しく、これによりアンダフローを示す。エッジ指標が中心点を越えて進むとき（例えば、Ｇ５からＧ６へ）、オーバフロー／アンダフロー・ビットＬは論理０に等しく、これによりオーバフローを示す。したがって、ＯＤ回路２７は、選択信号範囲（Ｇ０〜Ｇ１１）の中心にある選択信号Ｇ５およびＧ６を処理する。
【００３５】
さて図１２に注意を向けると、信号Ｇ５およびＧ６は、交差結合された一対のラッチ５１および５２と一対の二路論理積ゲート５３および５４で構成されたブロック５０に加えられる。クロック信号Ｃ８およびＣ９は、それぞれラッチ５１および５２のクロック入力に加えられる（選択信号Ｇ５およびＧ６の後に現れる安定化クロック信号はどれでも適切である）。ラッチ５５は、そのクロック入力がクロック位相Ｃ９で励振され、オーバフロー／アンダフロー・ビットＬを記憶するように設けられる。ラッチ５５のデータ入力は、論理和ゲート５６の出力で励振される。論理和ゲート５６の一方の入力は論理積ゲート５３の出力に接続され、他方の入力は論理積ゲート５７の出力に接続される。ラッチ５５の出力は、ループを通って論理積ゲート５７の第１の入力に加えられ、他方の入力は否定論理和ゲート５８の出力に接続される。否定論理和ゲート５８は、リセット信号と、論理積ゲート５４によって生成された信号とを受け取る。ラッチ５５による信号出力は、インバータ５９で補数をとられて、先に言及したオーバフロー／アンダフロー・ビットＬを生成する。ＯＤ回路２７の役目は、このように選択の遷移を検出することである。例えば、Ｇ５からＧ６へはＬ＝１を暗示し、オーバフローがあることを指示し、したがって指標は５から６に変えられなければならない。１周期当たり２ビットの場合には、２つのＯＤ回路２７−１および２７−２が必要になり、それぞれ選択信号Ｇ２／Ｇ３およびＧ８／Ｇ９を処理することに留意されたい。
【００３６】
図１３は、ＯＤ回路２７と協働するように修正された後の図１０のＳＳＤＡ回路２６をここで２６’で参照して示す。さて図１３に注意を向けると、ブロック４５−５および４５−６を除いて各ブロック４５ごとに、Ｇ信号は、論理積ゲート６０で、信号Ｌかまたは信号−Ｌ（インバータ６１で補数をとられた）かどちらかによってゲート処理される。図１４に示す表１は、Ｇ信号とアンダフロー／オーバフロー・ビットＬとの組合せに対してどのサンプリング信号Ｓが選択されるかを示す。注意すべき重要なことであるが、現在周期以外の事象は考慮することができない。周期Ｔ＋１中に、周期Ｔで得られたサンプリング信号Ｓ０は、今や、周期Ｔ＋１で生成される信号Ｓ０の代わりに使用されるかもしれない。
【００３７】
さてＳＳＤＡ回路２６−１および２６−２が（回路２７−１および２７−２と組み合わされるように）代わりに使用される場合、次の表２および３が当てはまる。
【００３８】
【表１】
2005506798.tif 000058
【００３９】
表３は、第２のビットの状況を示す。この場合、信号Ｇ８およびＧ９は、Ｇ２およびＧ３の代わりに入力として使用される。
【００４０】
【表２】
2005506798.tif 000059
【００４１】
結果として、比較的簡単で、少数のサンプリング信号Ｓ（この場合、１２個）を出力するＯＳ回路２４を実現するコストで、ＤＲブロック２３は、Ｔ＝８００ｐｓに等しい周期を有するクロックで７０ｐｓ幅の窓内のデータを確実に識別することができる。広範なシミュレーションで、ＤＲブロック２３は、入力データのクロック周期の最高１．５倍の大きさを有するデータ・ジッタに対して非常に耐性があることが実証された。ＤＲブロック２３は、回復クロックと任意の回復データの間の位相誤差に対して鈍感である。
【００４２】
明細書および特許請求の範囲で使用された「結合」という用語は、直接か、１つまたは複数の中間部品を通してかどちらかでの、様々な種類の接続を含む。
【００４３】
当業者には明らかなことであろうが、次の特許請求の範囲に表されるような本発明の精神または範囲から逸脱することなしに、例示的に説明された回路で様々な修正物を作ることができる。
【図面の簡単な説明】
【００４４】
【図１】伝送がジッタの影響を受けるときの一般的な２．５Ｇｂｉｔ／ｓ直列データ・ストリームにおけるビットを示す図である。
【図２】図４の発信器で得られた、Ｃ０からＣ１１で表示されるｎ＝１２相を使用する本発明に従ったオーバ・サンプリング方法の基本原理を示す図である。
【図３】複数のデータ回復回路で構成される多チャンネル受信機のアーキテクチャを模式的に示す図であり、各々の回復回路が本発明の遷移検出、妥当性検査および記憶回路、および局部多相クロック発生器を含む。
【図４】受信機の適切な動作に必要な多相クロック信号を生成する従来の６段発信器を示す図である。
【図５】本発明のデータ回復回路で使用されるＬＳＳＤをベースにしたオーバ・サンプリング回路を示す図である。
【図６】本発明の遷移検出／妥当性検査／記憶（ＴＤＶＭ）回路を構成する基本回路を示す図であり、この回路は、選択信号を生成するデータ回復回路の本質的な要素である。
【図７】本発明の遷移検出／妥当性検査／記憶（ＴＤＶＭ）回路を構成する基本回路を示す図であり、この回路は、選択信号を生成するデータ回復回路の本質的な要素である。
【図８】本発明の遷移検出／妥当性検査／記憶（ＴＤＶＭ）回路を構成する基本回路を示す図であり、この回路は、選択信号を生成するデータ回復回路の本質的な要素である。
【図９】図６から８を参照して説明される基本回路を一まとめにする遷移検出／妥当性検査／記憶回路を示す全体図である。
【図１０】１クロック周期当たり１ビットを処理するように構成されたときのデータ回復回路の他の本質的な要素であるサンプル選択およびデータ位置合せ回路（ＳＳＤＡ）を示す図である。
【図１１】１クロック周期当たり２ビットを処理するように構成されたときの図１０のサンプル選択およびデータ位置合せ回路の設計変形物を示す図である。
【図１２】サンプル選択およびデータ位置合せ回路の動作したがってデータ回復回路の全体的な動作を著しく改善するために使用することができる任意選択のオーバフロー／アンダフロー検出（ＯＤ）回路を示す図である。
【図１３】図１２のオーバフロー／アンダフロー検出回路と協働するように構成されたときの図１０のサンプル選択およびデータ位置合せ回路を示す図である。
【図１４】選択信号（Ｇ）と、図１２のオーバフロー／アンダフロー検出回路（１クロック周期当たり１ビットを処理するように構成されたとき）によって生成されたアンダフロー／オーバフロー・ビット（Ｌ）との組合せに対して、どのサンプリング信号（Ｓ）が選ばれるかを表示する表である。




【手続補正書】
【提出日】平成15年11月4日(2003.11.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
１組のオーバ・サンプリング信号を生成するようにオーバ・サンプリングされる入力直列２進データ（ビット）・ストリームの中の遷移を検出し、どのサンプリング信号がその後の処理のために最良のものであるかを指示する制御信号を生成する遷移検出、妥当性検査および記憶回路であって、
特定のデータ速度で高速直列通信リンク上を直列に伝送され、多相クロック信号発生器によって生成された所定のクロック周期を有する基準クロック信号のｎ相（Ｃ０，．．．，Ｃｎ−１）でオーバ・サンプリングされた２進データ・ビットのストリーム、から得られた１組のオーバ・サンプリング信号（Ｓ１，．．．，Ｓｎ−１）を受け取るためのデータ入力と、
前記多相クロック信号発生器および前記データ入力に結合され、かつ、１つのオーバ・サンプリング信号で隔てられた２組の連続したオーバ・サンプリング信号の間の遷移を検出するように構成されたｎ個の遷移検出手段と、
前記多相クロック信号発生器および前記遷移検出手段に結合されて、最後の検出の位置の遷移位置としての妥当性を確認するｎ個の妥当性検査手段と、
前記多相クロック信号発生器および前記妥当性検査手段に結合されて、前記最後の検出の位置を記憶して、対応する選択信号（Ｇ０，．．．，Ｇｎ−１）を生成するｎ個の記憶手段であって、１つを除いてすべてが第１の論理状態にあり、それによって、どのサンプリング信号が保持すべき最良のものであるかを指示するものであるｎ個の記憶手段とを備え、
遷移位置の前記検出が、各サンプリングでまたは後で、前記サンプリング信号の論理状態について行われた３つの比較に基づいており、その結果、オーバ・サンプリング信号Ｓｉ−１で遷移が検出されず、かつ３つの次の関係、
（１）Ｓｉ−２＝Ｓｉ−１
（２）Ｓｉ−１≠Ｓｉ＋１
（３）Ｓｉ＋１＝Ｓｉ＋２
が検証された場合、このことが、オーバ・サンプリング信号Ｓｉで遷移がすでに起こっておりさらにオーバ・サンプリング信号Ｓｉ＋１で別の遷移が検出されることを意味するものである遷移検出、妥当性検査および記憶回路。
【請求項２】
前記遷移検出手段が、
サンプリング信号Ｓｉ−２とＳｉ−１の論理積をとる第１の論理積ゲート手段およびサンプリング信号−Ｓｉ＋１と−Ｓｉ＋２の論理積をとる第２の論理積ゲート手段であって、それらのゲート手段の出力が第３の論理積ゲート手段に接続されている第１および第２の論理積ゲート手段と、
サンプリング信号−Ｓｉ−２と−Ｓｉ−１の論理積をとる第４の論理積ゲート手段およびサンプリング信号Ｓｉ＋１とＳｉ＋２の論理積をとる第５の論理積ゲート手段であって、それらのゲート手段の出力が第６の論理積ゲート手段に接続されている第４および第５の論理積ゲート手段と、
前記第３および第６の論理積ゲートによって出力された信号を受け取る論理和ゲート手段と、
クロック信号相Ｃｉ＋２で制御されて、前記論理和ゲート手段によって生成されたデータを、位置ｉでの遷移検出を表す検出信号Ｅｉとして格納するレベル感応ラッチ手段とを備える、請求項１に記載の回路。
【請求項３】
妥当性検査手段が、
境界選択信号Ｅｉおよび−Ｅｉ＋１を入力として受け取る論理積ゲート手段と、
前記論理積ゲート手段の出力に接続されたクロック信号相Ｃｉ＋８で制御されて、最後に検出された遷移の遷移位置としての妥当性検査を表す妥当性検査信号Ｆｉを生成するラッチ手段とを備える、請求項２に記載の回路。
【請求項４】
前記記憶手段が、
クロック入力およびデータ入力を有し、そのデータ入力で前記妥当性検査信号Ｆｉを受け取って選択信号Ｇｊを生成するように構成されたラッチ手段であって、指標（ｊ）が最良のオーバ・サンプリング信号の指標を表すラッチ手段と、
選択信号Ｇｉ＋ｐ、Ｇｉ＋１、およびＧｉ＋２を受け取ってゲート制御信号Ｋｉを生成する論理積ゲート手段と、
ゲート制御信号−ＦｉＡＮＤＫｉ−１ＡＮＤＫｉ＋３を第１の入力で、また、位相クロック信号Ｃｉ＋２を他方の入力で受け取るラッチ手段のクロック入力を制御する論理積ゲート手段とを備える、請求項３に記載の回路。
【請求項５】
前記指標ｊがｊ＝ｉ＋ｐのようなものであり、ｐ＝ｎ／２×ｂ（ｂは１クロック周期当たりのビットの数である）である、請求項４に記載の回路。
【請求項６】
前記多相クロック信号の周波数が、前記入力の速度に等しいか、またはその約数である、請求項１に記載の回路。
【国際調査報告】
2005506798.tif 000060
2005506798.tif 000061
2005506798.tif 000062