(57)【要約】読取回路は、第１および第２のカスコード回路と、第１および第２のカレントミラーとを備えている。第１のカスコード回路は、メモリセルのビットラインに接続可能であり、第２のカスコード回路は、基準セルの基準ビットラインに接続可能である。第１および第２のカスコード回路の第１の出力端子は、第１および第２のカレントミラーのそれぞれの第１の端子に接続されている。第１および第２のカスコード回路の第２の出力端子は、第２および第１のカレントミラーのそれぞれの第２の端子に接続されている。第１および第２のカレントミラーの第２の端子間にはトライステートバッファが接続されており、このバッファはビット反転能力を有している。
2005517264.tif 000002
【特許請求の範囲】
【請求項１】
１つのビットラインを有する１つのメモリセルおよび１つの対応する基準セルを読み取るための読取回路であって、
各々が１つの入力端子と２つの出力端子とをそれぞれ有するとともに、前記入力端子が前記メモリセルのビットラインおよび前記基準セルの対応する基準ビットラインにそれぞれ接続されるようになっている第１および第２のカスコード回路と、
第１および第２の端子をそれぞれ有する第１および第２のカレントミラー回路と、
を備え、
前記第１のカレントミラー回路の前記第１の端子は、前記第１のカスコード回路の前記第１の出力端子に対して接続され、前記第１のカレントミラー回路の前記第２の端子は、前記第２のカスコード回路の前記第２の出力端子に対して接続され、
前記第２のカレントミラー回路の前記第１の端子は、前記第２のカスコード回路の前記第１の出力端子に対して接続され、前記第２のカレントミラー回路の前記第２の端子は、前記第１のカスコード回路の前記第２の出力端子に対して接続され、
前記第１および第２のカレントミラー回路の第２の端子間にはトライステートバッファが接続され、前記トライステートバッファがビット反転能力を有している、読取回路。
【請求項２】
請求項１に記載の読取回路において、
前記第１および第２のカスコード回路が折返しカスコードとして形成され、これらの各カスコードは、その対応するソース同士が接続された２つのトランジスタを有し、前記第１および第２のカスコード回路の前記入力端子は、前記カスコード回路の前記トランジスタの前記ソースにそれぞれ接続されている、読取回路。
【請求項３】
請求項１に記載の読取回路において、
前記カスコード回路の前記第１および第２の出力端子からの出力の比が１：ｍ（ｍは１以上）として設定され、
前記第１および第２のカレントミラー回路は、ｎ：１（ｎは１以上）の電流伝送比を持つように形成されている、読取回路。
【請求項４】
請求項３に記載の読取回路において、
前記カレントミラー回路の電流伝送因子ｎが、前記カスコード回路の出力比因子ｍよりも大きい、読取回路。
【請求項５】
請求項１に記載の読取回路において、
前記トライステートバッファがＳＲＡＭセルとして形成されている、読取回路。
【請求項６】
メモリセルと基準セルとを有するメモリを含む集積回路であって、
メモリビットラインと、
少なくとも１つの基準ビットラインと、
請求項１から５の何れかに記載の少なくとも１つの読取回路と、
を備え、
第１のカスコード回路の入力端子が前記メモリビットラインに対して接続され、第２のカスコード回路入力端子が前記基準ビットラインに対して接続されている、集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つのビットラインを有する１つのメモリセルおよび１つの対応する基準セルを読み取るための読取回路と、メモリセルと基準セルとを有するメモリを含む集積回路とに関する。
【背景技術】
【０００２】
基準セル読取技術は、復号化ブロックによって選択されるメモリセルと同一の不揮発性メモリセルを使用する。選択されたセルが書き込まれても或いは書き込まれなくてもよい（すなわち、高い閾値あるいは低い閾値を有していてもよい）が、基準セルは常にキャンセルされる（低い閾値）。したがって、読取回路は、低い閾値のセル（したがって、その物理的な特性を示す定格電流を引き出すセル）と、予めどのようにプログラムされたかに応じて高い閾値または低い閾値を有するセルとを比較する。無論、選択されたセルは、閾値が低い場合には、基準セルと略同じ電流を引き出し、閾値が高い場合には、ゼロ電流を引き出す。出力段階において、読取回路は、閾値の観点から見て、選択されたセルが基準セルと同じであるか或いは異なるかに応じて、高い論理値または低い論理値を与えなければならない。
【０００３】
基準セルを使用する一般の包括的読取システムは、選択されたメモリセルの値を読み取るために使用される検出回路として具体化される。２つのデコーダは、一組のワードライン（語線）に取り付けられたメモリセルを、検出回路に対して接続する。メモリセルおよび第１のデコーダにおいてワードラインに相互接続するビットラインは、ワードラインと共にメモリマトリクスを形成するとともに、読み取りのため、選択されたメモリセルを検出回路に対して電気的に直接に接続できるようにする。第２のデコーダにより、基準ビットラインは、基準メモリセルに対して電気的に直接に接続でき、更に、検出回路に接続できる。読み取り中、デコーダは、基準メモリセルおよび選択されたメモリセルを共通のワードラインから選択することができるように設定される。この技術の基本的な考え方は、選択された一般的なセル（高い閾値または低い閾値を有していてもよいセル）と、常にバージン（未使用の初期状態）であり、したがって、それ用の定格電流特性を常に吸収する基準セルとを比較することである。
【０００４】
基準セル技術を使用した読み取りは、実際には、任意のセルと１つの基準セルとを比較することによって行なわれず、むしろ、読み取られるセルを含むビットラインと基準ビットラインとを比較する。
【０００５】
基準セルを利用する技術を使用した読み取りにおける、差動セル（この場合、データの値は、直接的かつ補完的な形式で２つのメモリセル内に記憶される）の読み取りと比較した利点は、基本的に、シリコン中においてセルが占める面積が小さいという点である。
【０００６】
これらのセルのドレインに関連付けられた接合静電容量が互いに加算されて、数ピコファラドの全容量性負荷となる。無論、ビットラインの静電容量（キャパシタンス）が高いと、選択されたセルからドレインで生じる電圧信号の増幅（電圧モード操作）を基本とする任意の読取システムの検出速度が制限される。
【０００７】
したがって、電流検出の他の形態が好ましい。データの値を識別するように形成された回路、すなわち、センス増幅器は、低い入力インピーダンスを有するとともに、電圧信号ではなく電流に対して応答する。この方法の利点は、基本的に、ビットラインの電圧を無視出来ないほどに変動させることなくセルからの電流をセンス増幅器へと通過させることができる低い入力インピーダンスに基づいている。また、この状況では、通常、読み取りを行なう前に、「プリチャージング」操作も行なわれ、これにより、ノードからの読み取りを行なうのに最適な電圧をビットライン上で得る。
【０００８】
シングルビットラインメモリ、例えばＲＯＭ（読み出し専用メモリ）は、一般に、プリチャージされたビットラインをセル電流によって放電できるようにすることにより検出される。ビットライン電圧が特定の閾値を超えると、セルの状態すなわちデータは検出され、明確に時間設定された経路に沿って出力される。隣り合うビットライン間で混信を引き起こすビットラインの電圧振れが大きいため、大きな検出閾値が必要とされる。しかしながら、これにより、依然として、比較的長い遅延が生じる。出力端子へのデータ経路は、信頼性のため、安全域として遅延を組み込むことにより注意深く時間設定されなければならない
ＥＰ０７４７９０３は、基準セル技術に基づいてメモリセルを読み取り且つ差動型のメモリセルを読み取る読取回路を開示している。この読取回路は、１つの供給ラインＶＤＤに接続された２つの分岐部を有する差動型構造を備えている。各分岐部は、電子スイッチと、他の分岐部のアクティブ素子に対してフィードバックループで接続されたアクティブ素子とを、カスケード配置で備えており、これにより、電圧増幅器を形成している。また、読取回路は、２つの分岐部間に挿入され且つフィードバックループの２つの検出ノードに接続された平衡マイクロスイッチを備えている。これらの２つの検出ノードはトランジスタＤＬ，ＤＲにそれぞれ接続されており、トランジスタＤＬ，ＤＲは、検出ノードをプリチャージする目的で設けられている。
【０００９】
読取回路の動作は、基本的に、その作動時にラッチする高利得ポジティブフィードバックループに基づいている。
【００１０】
主に差動型のメモリセルを読み取るように設計されているが、基準セル技術に基づいてメモリセルを読み取るためにも使用できる電流センス増幅器は、ＵＳ６，２０５，０７０により知られている。センス増幅器は２つの分岐部を備えており、各分岐部は一対の出力トランジスタを有している。各分岐部における各出力トランジスタ対のソースは、互いに接続されるとともに、１つのビットラインおよび１つの基準ビットラインにそれぞれ接続されている。各分岐部における前記出力トランジスタ対のゲートはそれぞれ互いに接続されている。
【００１１】
センス増幅器の第１および第２の分岐部からの出力トランジスタ対のドレインは、出力バッファの第１の分岐部に接続され、また、センス増幅器の第２の分岐部からの出力トランジスタ対のドレインは、前記出力バッファの第２の分岐部に接続されている。特に、各分岐部の出力トランジスタ対のドレインは、第１および第２の出力ノードにそれぞれ接続されている。各分岐部の出力トランジスタ対の第２のトランジスタのドレインは、第１および第２のカレントミラーをそれぞれ介して、第２および第１の出力ノードに対して交差して接続されている。
【００１２】
動作時、各分岐部からの出力トランジスタ対は、ゲート−ソース電圧として、第１のビットラインと第２のビットラインとの間の電流差によって決定される信号を受ける。出力トランジスタのドレインから流れる電流は、第１のビットラインの電流と第２のビットラインの電流との間の差に応じて異なる。出力トランジスタからの電流は、出力ノードへと直接に流れる。第２の出力トランジスタからの電流は、出力ノードに対して交差して折り返される。したがって、各ノードから流れる電流は、他のノードへと流れる電流に比例する。
【００１３】
第１および第２の出力ノードは、第１および第２のプルダウントランジスタのゲートに接続されている。この場合、プルダウントランジスタのドレインは、交差接続されたインバータの入力部に接続されている。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、１つのビットラインを有するメモリセルの読み取りを更に向上させることである。
【課題を解決するための手段】
【００１５】
この目的は、１つのビットラインを有する１つのメモリセルおよび１つの対応する基準セルを読み取るための請求項１に係る読取回路と、メモリセルと基準セルとを有するメモリを含む請求項６に係る集積回路とによって解決される。
【００１６】
本発明は、第１および第２のカスコード回路と第１および第２のカレントミラーとを使用するという考えに基づいている。第１のカスコード回路は、メモリセルのビットラインに接続可能であり、一方、第２のカスコード回路は、基準セルの基準ビットラインに接続可能である。第１および第２のカスコード回路の第１の出力端子は、第１および第２のカレントミラーのそれぞれの第１の端子に接続されている。第１および第２のカスコード回路の第２の出力端子は、第２および第１のカレントミラーのそれぞれの第２の端子に接続されている。第１および第２のカレントミラーの第２の端子間にはトライステートバッファが接続されており、このバッファはビット反転能力を有している。
【００１７】
例えばプルダウンＭＯＳトランジスタの代わりにトライステートバッファを使用すると、トライステートバッファが読取回路の出力ノードにおけるレベルの変化よりも速く反応できるため、有益である。カスコード回路がビットラインおよび基準ビットラインからの電流を直接に受けるため、メモリセルを読み取るためのアクセス時間が更に短くなる。トライステート出力バッファを使用すると、出力バッファ自体が時限作動することにより様々な時間的空白を排除するため、アクセス時間が更に短くなる。また、トライステート出力バッファの固有の電圧閾値により、１または０を確実に検知することができるとともに、電源障害、ビットライン不一致、混信に対する読取回路の感度が下がる。特に、読取回路は、シングルビットラインメモリに適している。
【００１８】
また、メモリセルからのデータ読み取りは、出力段階の一部としての出力バッファにおいてのみラッチされ、これにより、電圧が低い場合であっても、高速で且つ信頼性の高い読取操作を行なうことができる。
【００１９】
本発明の更なる態様においては、２つのカスコード回路が折返しカスコードとして形成され、これらの各カスコードは、その対応するソース同士が接続された２つのトランジスタを有する。この場合、第１および第２のカスコード回路の共通のソースは、ビットラインおよび基準ビットラインから電流を受けることができる。したがって、ビットラインの電圧振れを大幅に低減できる低いインピーダンスに対してビットラインを接続することができる。また、カスコード回路は、ビットラインから電流を直接に受けるとともに、その電流を次のカレントミラーへ送る。
【００２０】
本発明の更なる態様においては、前記カスコード回路の前記第１および第２の出力端子からの出力の比が１：ｍ（ｍは１以上）として設定され、前記第１および第２のカレントミラー回路は、ｎ：１（ｎは１以上）の電流伝送比を持つように形成されている。特に、カレントミラーの電流伝送因子ｎは、カスコード回路の出力比因子よりも大きくなるように選択される。ｍよりも大きくなるようにｎを調整すると、ビットライン不一致および電源ノイズに対する読取回路の耐性が向上する。これは、カスコード回路に流入するビットラインからの電流と基準ビットラインからの電流との間の差の影響が減少するからである。
【００２１】
本発明の好ましい態様においては、トライステートバッファがＳＲＡＭセルとして形成される。出力バッファとしてＳＲＡＭセルを使用すると、ある種の容量性負荷が結合されたＭＯＳトランジスタと比較してスイッチングエッジを鋭くすることができるため、アクセス時間が短くなる。
【００２２】
以下、図面を参照しながら、本発明を詳細に説明する。
【発明を実施するための最良の形態】
【００２３】
図１には、１つのビットラインＢＬを有するメモリセル１２と、基準ビットラインＢＬＲを有する対応する基準セル１３と、前記メモリセル１２および前記基準セル１３を読み取るための関連する読取回路との配置が示されている。また、図１は、ビットラインＢＬをプリチャージする第１のプリチャージ装置１０と、基準ビットラインＢＬＲをプリチャージする第２のプリチャージ装置１１とを示している。読取回路は、電流モードセンス増幅器１４と電流モードトライステートバッファ（電流モード３状態バッファ）１５とによって形成されている。センス増幅器１４は、ビットラインＢＬおよび基準ビットラインＢＬＲからの電流を入力信号として受けて、これらの電流に基づいて検出操作を行なうとともに、検出結果を電流モードトライステートバッファ１５に対して出力する。電流モードトライステートバッファ１５は、ビットラインＢＬから検出された電流と、基準ビットラインＢＬＲから検出された基準電流とを比較する。トライステートバッファ１５は、１または０の確実な検知を行なうことができる固有の比較閾値を有する電流／電圧変換回路を備えており、最終的に、最終結果Ｑ（データ出力）を出力する。
【００２４】
図２は、標準的な回路機能に基づいて、図１の配置を詳細に示している。この場合も同様に、第１のプリチャージ装置１０は、ビットラインＢＬを介して、メモリセル１２に接続されており、一方、第２のプリチャージ装置１１は、基準ビットラインＢＬＲを介して、基準セル１３に接続されている。また、図２は、第１および第２のカスコード回路２４，２５と、第１および第２のカレントミラー２６，２７と、ＳＲＡＭセル２８とを示している。
【００２５】
第１のカスコード回路２４は、その入力端子２４ａを介して、ビットラインＢＬからの電流を入力として受け、また、第２のカスコード回路２５は、その入力端子２５ａを介して、基準ビットラインＢＬＲからの電流を入力として受ける。第１のカスコード回路２４の第１の出力端子２４ｂは、第１のカレントミラー２６の第１の端子２６ａに対して接続され、また、第１のカスコード回路２４の第２の出力端子２４ｃは、第２のカレントミラー２７の第２の端子２７ｂに対して接続されており、これにより、第１の出力ノードＸを形成している。また、第２のカスコード回路２５の第１の出力端子２５ｂは、第２のカレントミラー２７の第１の端子２７ａに対して接続され、また、第２のカスコード回路２５の第２の出力端子２５ｃは、第１のカレントミラー２６の第２の端子２６ｂに対して接続されており、これにより、第２の出力ノードＹを形成している。ＳＲＡＭセル２８は、第１の出力ノードＸと第２の出力ノードＹとの間に接続されている。セル２８は、マルチバイブレータとして機能し、出力ノードＸ，Ｙでの電圧レベルに応じて出力信号としてＱ（データ出力）を出力する。
【００２６】
図３は、図１に係る配置における電流モードセンス増幅器１４のＣＭＯＳ回路を具体的に示している。第１の分岐部において、メモリセル１２は、ワードラインアクティブ信号ＷＬをゲート入力として受けるＮＭＯＳトランジスタＮ１として具体化されている。また、ＮＭＯＳトランジスタＮ１は、ＶＳＳに接続されたドレインと、ビットラインＢＬに接続されるソースとを有している。また、ビットラインＢＬは、第１のプリチャージ装置１０として機能するＰＭＯＳトランジスタＰ１を介して、供給電圧ＶＤＤに接続されるとともに、ビットラインＢＬのキャパシタンスを表わすキャパシタンスＣＢＬに対して接続されている。第２の分岐部において、基準セル１３は、基準ワードラインアクティブ信号ＷＬｒをゲート入力として受けるＮＭＯＳトランジスタＮ２として具体化されている。また、ＮＭＯＳトランジスタＮ２は、ＶＳＳに接続されたドレインと、基準ビットラインＢＬに接続されるソースとを有している。また、基準ビットラインＢＬＲは、第２のプリチャージ装置１１として機能するＰＭＯＳトランジスタＰ２を介して、供給電圧ＶＤＤに接続されるとともに、基準ビットラインＢＬＲのキャパシタンスを表わすキャパシタンスＣＢＬｒに対して接続されている。
【００２７】
ビットラインＢＬおよび基準ビットラインＢＬＲは、ＰＭＯＳトランジスタＰ３、Ｐ４をそれぞれ介して、第１および第２のカスコード回路２４，２５に対して接続されている。この場合、ＰＭＯＳトランジスタＰ３，Ｐ４のゲートはそれぞれ、入力信号Ｙｓｅｌを選択するために接続されている。第１のカスコード回路２４は、折返しカスコード配置の形態を成す第１および第２の出力ＰＭＯＳトランジスタＰ５１，Ｐ５２を備えている。これらのトランジスタのソースは、互いに接続されるとともに、ＰＭＯＳトランジスタＰ３を介してビットラインＢＬに接続されている。第２のカスコード回路２５は、折返しカスコード配置の形態を成す第３および第４の出力ＰＭＯＳトランジスタＰ６１，Ｐ６２を備えている。これらのトランジスタのソースは、互いに接続されるとともに、ＰＭＯＳトランジスタＰ４を介して基準ビットラインＢＬＲに接続されている。第１、第２、第３、第４の出力トランジスタのゲートは、互いに接続されるとともに、ＰＭＯＳトランジスタＰ７のゲートに対して接続されている。この場合、ＰＭＯＳトランジスタＰ７のゲートおよびドレインは、互いに接続されている。ＰＭＯＳトランジスタＰ７のソースは供給電圧ＶＤＤに対して接続され、一方、ＰＭＯＳトランジスタＰ７のドレインは、ゲート信号として信号ＳＡｅｎを受けるＮＭＯＳトランジスタＮ３を介して、電圧ＶＳＳに接続されている。信号ＳＡｅｎは、ＰＭＯＳトランジスタＰ７をＯＮすることにより、センス増幅器をイネーブル（動作可能）にする。
【００２８】
第１、第２、第３、第４の出力ＰＭＯＳトランジスタＰ５１，Ｐ５２，Ｐ６１，Ｐ６２のドレインは、図２における第１および第２のカスコード回路２４、２５の出力端子２４ｂ，２４ｃ，２５ｂ，２５ｃにそれぞれ対応する出力端子ＲＤＬ１，ＲＤＬ２，ＲＤＬｒ１，ＲＤＬｒ２を形成する。
【００２９】
図４は、電流／電圧変換器および出力バッファを備える図１の電流モードトライステートバッファ１５のＣＭＯＳ回路を具体的に示している。
【００３０】
第２および第４の出力トランジスタＰ５２，Ｐ６２のドレインは、第１および第２の出力ノードＸ，Ｙにそれぞれ接続されている。第１および第３の出力トランジスタＰ５１，Ｐ６１のドレインは、第１および第２のカレントミラー２６，２７をそれぞれ介して、第２および第１の出力ノードＹ，Ｘに対して交差して接続されている。第１のカレントミラー２６はＮＭＯＳトランジスタＮ４１，Ｎ５２によって形成され、また、第２のカレントミラー２７はＮＭＯＳトランジスタＮ５１，Ｎ４２によって形成されている。出力ノードＸ，Ｙは、ＮＭＯＳトランジスタＮ６，Ｎ７をそれぞれ介して、ＶＳＳに接続されている。この場合、ＮＭＯＳトランジスタＮ６，Ｎ７のゲートは、互いに接続されるとともに、信号ＯＢｅｎに接続されている。出力バッファは、信号ＯＢｅｎを使用してＮ６，Ｎ７をＯＦＦすることによりイネーブル（動作可能）にされる。これにより、ノードＸ，Ｙの電圧が０から増大する。
【００３１】
セル電流すなわちビットラインＢＬからの電流は、第１のカスコード回路２４の第１および第２のＰＭＯＳトランジスタＰ５１，Ｐ５２の共通に接続されたソースに対して入力される。基準セル電流すなわち基準ビットラインＢＬＲからの電流は、第２のカスコード回路２５の第３および第４のＰＭＯＳトランジスタＰ６１，Ｐ６２の共通に接続されたソースに対して入力される。これは、ビットラインＢＬおよび基準ビットラインＢＬＲが、このように、ビットラインの電圧振れを大幅に減少する低インピーダンス入力端子に接続されるため、有益である。また、セル電流は、第１および第２のカスコード回路２４，２５によって直接に受けられるとともに、次の回路へと送られる。カスコード回路２４，２５は、１：ｍの割合の２比率出力部を有するように形成されている。すなわち、第１および第２のカスコード回路２４，２５の第２の出力端子２４ｃ，２５ｃからの出力信号が、第１および第２のカスコード回路２４，２５の第１の出力端子２４ｂ，２５ｂからの出力信号よりもｍ倍高くなっている。この場合、ｍは０よりも大きい。カスコード回路２４，２５の第１および第２の出力端子２４ｂ，２４ｃ，２５ｂ，２５ｃからの比率掛けされた電流は、ｎ：１の電流伝送比を持つ第１および第２のカレントミラー２６，２７へと入力される。この場合、ｎは０よりも大きい。
【００３２】
メモリセル１２および基準セル１３をアクティブにする（駆動させる）ワードラインＷＬがローであると、電流は、メモリセルおよび基準セルから、ビットラインＢＬおよび基準ビットラインＢＬＲ上にわたって流れない。したがって、第１および第２のカスコード回路２４，２５は、共に、第１および第２のプリチャージ装置１０，１１から対応する電流を受ける。これは、プリチャージ装置１０，１１が同じ大きさを有しているからである。ｎがｍよりも大きくなるように選択される場合には、出力ノードＸ、Ｙの両方がＶＳＳの方へとローに引かれ、ＳＲＡＭセル２８に影響が及ばない。ｍよりも大きくなるようにｎを調整すると、例えばビットライン不一致または電源障害（supply interference）に起因するビットラインＢＬからの電流と基準ビットラインＢＬＲからの電流との間の差が吸収されるというプラスの効果が得られる。そのため、読取回路は、ビットライン不一致および電源ノイズに対して殆ど影響されない。
【００３３】
ワードラインアクティブ信号によってメモリセルおよび基準セルがアクティブにされ或いはイネーブルにされると、セル電流がビットラインＢＬおよび基準ビットラインＢＬＲ上にわたって流れる。第１および第２のカスコード回路２４，２５に入る各セル電流は異なり、これにより、出力ノードＸ，Ｙのうちの一方がハイレベルになり、他方がローレベルのままとなる。したがって、３つの状態、すなわち、ａ）第１および第２のノードＸ，Ｙの両方がロー、ｂ）第１のノードＸがハイで第２のノードＹがロー、ｃ）第１のノードＸがローで第２のノードＹがハイ、という各状態を出力ノードＸ、Ｙで利用することができる。そのため、電流モードトライステートバッファ（電流モード３状態バッファ）が実現される。
【００３４】
ＳＲＡＭセル２８は、２つの交差接続されたインバータＩ１，Ｉ２と，インバータＩ１の出力部に対して直列に接続された２つの出力インバータＩ３，Ｉ４とを備えている。２つのＮＭＯＳトランジスタＮ８２，Ｎ９２のドレインおよび２つのＮＭＯＳトランジスタＮ８１，Ｎ９１のドレインはそれぞれ互いに接続されている。インバータＩ５の入力部は、ＮＭＯＳトランジスタＮ８１，Ｎ９１の共通に接続されたドレインに対して接続されるとともに、インバータＩ５の出力部は、ＮＭＯＳトランジスタＮ８２，Ｎ９２の共通に接続されたドレインに対して接続されている。ＮＭＯＳトランジスタＮ８１，Ｎ９２のソースおよびＮＭＯＳトランジスタＮ８２，Ｎ９１のソースは、互いに接続されるとともに、インバータＩ１の入力部および出力部にそれぞれ接続されている。
【００３５】
インバータＩ５は、Ｎ８２，Ｎ９２と共に、反転される出力信号、すなわち、信号ＢＩによって制御されるビット反転をイネーブルにする。
【００３６】
トライステートバッファ１５は、セット−リセットラッチ機能を実行する。この機能は、マルチバイブレータ、ラッチまたはＳＲＡＭセルを使用して実現できる。
【００３７】
ラッチライステートバッファを使用すると、読取回路の速度が速くなるだけでなく、更に重要なことには、ラッチライステートバッファは、センス増幅器が機能を停止した後にデータを保持する。
【００３８】
特定の実施形態において、ＰＭＯＳトランジスタＰ１，Ｐ２の幅は３μｍであり、ＰＭＯＳトランジスタＰ３，Ｐ４の幅は１０μｍであり、ＰＭＯＳトランジスタＰ５１，Ｐ６１の幅は４μｍであり、ＰＭＯＳトランジスタＰ５２，Ｐ６２の幅は８μｍであり、ＰＭＯＳトランジスタＰ７の幅は３μｍであり、ＮＭＯＳトランジスタＮ１の幅は０．５μｍである。この場合、全長は０．２５μｍである。ＮＭＯＳトランジスタＮ３は、幅が０．５μｍ、長さが１μｍであり、ＮＭＯＳトランジスタＮ２は、幅が０．５μｍ、長さが０．７５μｍである。キャパシタンスＣＢＬおよびキャパシタンスＣＢＬｒは、０．９７から１．０８ピコファラドおよび１ピコファラドの値をそれぞれ有している。
【００３９】
また、ＮＭＯＳトランジスタＮ４１，Ｎ４２，Ｎ６，Ｎ７の幅は０．５μｍであり、ＮＭＯＳトランジスタＮ４２，Ｎ５２の幅は１．２μｍであり、ＮＭＯＳトランジスタＮ８１，Ｎ９１の幅は３μｍであり、ＮＭＯＳトランジスタの幅は６μｍである。また、これら全ての長さは０．２５μｍである。インバータＩ１，Ｉ２，Ｉ３，Ｉ４の幅／長さの比はそれぞれ、２／１，１／０．５，５／２．１，１８／７．８である。
【００４０】
これらの幅／長さの比を用いると、様々な供給電圧において、以下のアクセス時間が決まる。
【表１】
2005517264.tif 000003
表１から明らかなように、回路は、ＭＯＳ閾値電圧よりも十分に低い供給電圧に対して機能を維持する。
【００４１】
この特定の実施形態の読取回路は、「１」の状態のメモリセル電流と「０」の状態のメモリセル電流との間の略中間の電流を引き出すように大きさが設定されている。
【００４２】
前記読取回路の適用分野は、独立型の一体化されたＲＯＭ、１つのビットラインを有するＳＲＡＭ、ＤＲＡＭである。  
積層トランジスタを使用しなくても、低電圧動作の問題が解決される。
【図面の簡単な説明】
【００４３】
【図１】メモリセルと、基準セルと、関連する読取回路との配置の概略ブロック図を示している。
【図２】図１に係る配置の標準的な回路機能に基づく更に詳細なブロック図を示している。
【図３】図１に係る電流モードセンス増幅器の回路図を示している。
【図４】図１に係る電流モードトライステートバッファの回路図を示している。
【図１】
2005517264.tif 000004
【図２】
2005517264.tif 000005
【図３】
2005517264.tif 000006
【図４】
2005517264.tif 000007
【国際調査報告】
2005517264.tif 000008
2005517264.tif 000009