(57)【要約】金属層の種類および厚みが下地となるシリコン含有領域の特性に適するように、異なる金属層が、シリコン含有領域に連続してたい積される方法を開示する。その後、シリコン含有領域の導電率を上げるため、金属を金属シリサイドに変換するための熱処理が実行される。このようにして、各半導体素子のデバイス性能または複数の半導体素子の全面的な性能を著しく改善するように、それぞれ特定のシリコン含有領域に適するシリサイド部分を形成することができる。さらに、異なるシリサイド部分（少なくとも１つのシリサイド部分は貴金属を含む）がその中に形成される、少なくとも２つのシリコン含有領域を含んでいる半導体デバイスが開示される。
2005520341.tif 000002
【特許請求の範囲】
【請求項１】
その上に形成された第１導電シリコン含有領域および第２導電シリコン含有領域を有する基板（２０１）を提供するステップと、
前記第２導電シリコン含有領域を被覆すると共に、前記第１導電シリコン含有領域を露出する第１レジストマスク（２５０）を形成するステップと、
前記基板（２０１）上に、予め定義された第１の厚みの第１金属層（２４０）をたい積するステップと、
前記第１レジストマスク（２５０）を除去するステップと、
前記第１導電シリコン含有領域を被覆すると共に、前記第２導電シリコン含有領域を露出する第２レジストマスク（２５５）を形成するステップと、
前記基板（２０１）上に、予め定義された第２の厚みの第２金属層（２４２）をたい積するステップと、
前記第２レジストマスク（２５５）を除去するステップと、
前記第１導電シリコン含有領域中に、第１シリサイド部分（２４１）を形成すると共に、前記第２導電シリコン含有領域中に、第２シリサイド部分（２４３）を形成すべく、前記基板（２０１）を熱処理するステップと、
を含む、半導体デバイスを形成する方法。
【請求項２】
前記第１金属層（２４０）をたい積するステップは、前記第１レジストマスク（２５０）のステップ・カバレッジが最小となるように、前記金属のたい積を制御するステップを含む、請求項１記載の方法。
【請求項３】
前記ステップ・カバレッジは、金属粒子を前記基板（２０１）に実質的に垂直に打ち込む蒸着技術を使用することによって最小となる、請求項２記載の方法。
【請求項４】
前記基板（２０１）に打ち込まれる金属粒子の方向性を調整すべく、コリメータが使用される、請求項３記載の方法。
【請求項５】
実質的に前記基板の表面に垂直となるように前記金属粒子の方向性を制御する一方で、前記ステップ・カバレッジは、前記第１金属層（２４０）をスパッタリング蒸着（sputter depositing）することによって最小となる、請求項２記載の方法。
【請求項６】
前記第２金属層（２４２）をたい積するステップは、前記第２レジストマスク（２５５）の前記ステップ・カバレッジが最小となるように、前記金属のたい積を制御するステップを含む、請求項１記載の方法。
【請求項７】
前記ステップ・カバレッジは、金属粒子を前記基板（２０１）に実質的に垂直に打ち込む蒸着技術を使用することによって最小となる、請求項６記載の方法。
【請求項８】
前記ステップ・カバレッジは、前記基板（２０１）の近くに、コリメータを含んだ物理蒸着技術を使用することによって最小となる、請求項６記載の方法。
【請求項９】
実質的に前記基板（２０１）の表面に垂直となるように前記金属粒子の方向性を制御する一方で、前記ステップ・カバレッジは、前記第２金属層（２４２）をスパッタリング蒸着（sputter depositing）することによって最小となる、請求項６記載の方法。
【請求項１０】
前記基板（２０１）は、少なくとも１つの第３導電シリコン含有領域を含んでおり、
さらに、前記第１金属層および第２金属層を被覆すると共に、前記第３導電シリコン含有領域を露出すべく、第３レジストマスクを形成するステップと、
第３金属層をたい積するステップと、
前記第３レジストマスクを除去するステップであって、前記熱処理中に、前記第３導電シリコン含有領域中に前記第３シリサイド部分が形成されるステップと、を含む、請求項１記載の方法。
【請求項１１】
前記第１金属層（２４０）および第２金属層（２４２）の金属の種類および層厚みの少なくとも１つにおいて、
前記熱処理の温度および所要時間は、その第１シート抵抗および第２シート抵抗がそれぞれ予め定められた範囲内にあるように、前記第１シリサイド部分（２４１）および第２シリサイド部分（２４３）におけるシート抵抗を得るように選択される、請求項１記載の方法。
【請求項１２】
前記第１金属層（２４０）および第２金属層（２４２）の少なくとも１つは、少なくとも、コバルト、チタン、タンタル、ジルコニウム、ニッケル、タングステンおよびこれらの組み合わせのうちの少なくとも１つを含む、請求項１記載の方法。
【請求項１３】
前記第１金属層（２４０）および第２金属層（２４２）の少なくとも１つは、プラチナ、パラジウムおよび金のうちの１つを含む、請求項１記載の方法。
【請求項１４】
基板（２０１）上に、複数の導電シリコン含有領域を形成するステップと、
続いて、前記複数の導電シリコン含有領域のそれぞれが、材料の種類および層の厚みの少なくとも１つによって互いに異なる複数の金属層（２４０）、（２４２）のうちの１つによって実質的に被覆されるように、前記基板（２０１）上に複数のたい積マスク（２５０）、（２５５）を使用して前記複数の異なる金属層（２４０）、（２４２）をたい積するステップと、
前記複数の導電シリコン含有領域の各領域上に、金属シリサイド部分を形成すべく、第１タイム・インターバルの間、第１平均温度で前記基板（２０１）をアニーリングするステップと、
その下にある物質と反応しなかった余分な金属を除去するステップと、
第２タイム・インターバルの間、第２平均温度で前記基板（２０１）をアニーリングするステップであって、前記第１平均温度と第２平均温度および前記第１タイム・インターバルと第２タイム・インターバルのうち少なくとも１つは、前記金属シリサイド部分の厚みを調整すべく制御されるステップと、
を含む、半導体デバイスを形成する方法。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して集積回路の製造の分野に関し、特に、半導体領域のシート抵抗を減少すべく、半導体領域の上にメタルシリサイド部分を有する半導体デバイスに関する。さらに本発明は、これらの半導体デバイスを製造する方法に関する。
【背景技術】
【０００２】
現在の超高密度集積回路において、デバイス構造（device feature）はデバイスの性能および機能性を上げるため、どんどん縮小している。
しかしながら、加工寸法（パターン寸法）（feature size）をシュリンクすることは、縮小した加工寸法によって得られる利点を部分的に相殺し得る、ある問題を必然的に伴う。
一般に、例えばトランジスタ素子の加工寸法を縮小することは、トランジスタ素子中のチャネル抵抗を下げることとなり、より電流が流れやすくなると共に、トランジスタのスイッチング速度を上げることになる。
しかしながら、これらのトランジスタ素子の加工寸法を縮小する際には、加工寸法の縮小に伴って電気配線および接触領域の断面積が減少するので、これらの電気配線および接触領域、すなわちトランジスタ素子の周りに電気的接触を提供する領域の、電気抵抗が増加することが主要な問題になる。
しかしながら断面積は、電気配線および接触領域に含まれる物質の特性と共に、それぞれの配線または接触領域の抵抗を決定する。
【０００３】
上述した問題はこの点において、トランジスタのソース領域とドレイン領域の間のゲート電極の下に形成される電界効果トランジスタのチャネルの拡張部のように、クリティカルディメンジョン（ＣＤ）とも呼ばれる、典型的な加工寸法（critical feature size）について起こり得る。
一般的にチャネル長と呼ばれる、チャネルのこの拡張部を縮小することは、ゲート電極とチャネルの間のキャパシタンスがより小さくなることにより、および、より短いチャネルの抵抗の低下により、トランジスタ素子の立ち下がりおよび立ち上がり時間に関するデバイスの性能を、著しく改善し得る。
しかしながら、チャネル長をシュリンクすることは、一般にポリシリコン、およびトランジスタのドレインおよびソース領域への電気的接触を許容する接触領域から作られる電界効果トランジスタのゲート電極のような、任意の電気配線のサイズを縮小することをさらに要し、従って、電荷キャリア移動（charge carrier transportation）に利用できる断面積を減少する。
その結果、減少した断面積が、配線および接触領域を形成する物質の電気的特性を改善することにより補償されなければ、ゲート電極やドレインおよびソース接触領域のような電気配線や接触領域は、より高い抵抗を示す。
【０００４】
したがって、基本的にシリコンのような半導体材料で構成される導電性の領域の特性を改善することは、特に重要である。
例えば、現在の集積回路において、電界効果トランジスタ、コンデンサその他これに類するもののような個々の半導体デバイスは、主としてシリコンをベースとしており、個々のデバイスはシリコン配線および金属配線によって接続される。
金属配線の抵抗率は、一般に使用されているアルミニウムを例えば銅に置換することによって改善し得るが、シリコンを含む半導体配線および半導体接触領域の電気的特性の改良が必要とされる場合、プロセスエンジニアは困難な課題に直面する。
【０００５】
シリコンを含む半導体領域の電気的特性を改善することに関する問題をより詳細に説明するため、図１ａおよび図１ｂに、例えば複数個のＭＯＳトランジスタを含む集積回路を製造する典型的なプロセスを示す。
【０００６】
図１ａにおいて、半導体構造１００は、基板１０１（例えばシリコン基板）を含んでいる。この基板１０１中には、第１半導体素子１１０および第２半導体素子１３０が形成されている。
第１半導体素子１１０は、図１ａに示されるように、ｎチャネルトランジスタのような第１の導電型の電界効果トランジスタを表わすと共に、第２半導体素子１３０は、ｐチャネルトランジスタのような第２の導電型の電界効果トランジスタを表わしてもよい。
第１半導体素子１１０は、二酸化ケイ素のような絶縁材料から作られ、基板１０１中に活性領域１１２を定義するシャロー・トレンチ分離（ＳＴＩ）１１３を含む。
ゲート電極１１５は、活性領域１１２からゲート電極１１５を分離するゲート絶縁層１１８上に形成される。
例えば二酸化ケイ素または窒化ケイ素で作られたスペーサ素子１１６は、ゲート電極１１５の側壁（サイドウォール）に配置される。
活性領域１１２にはソース領域とドレイン領域１１４が形成され、ソース領域とドレイン領域１１４は、第１半導体素子１１０のオペレーションの間にドレイン領域およびソース領域間に形成される導通チャネルに接続するのに必要とされる、適切なドーパント分布（dopant profile）を示す。
【０００７】
第２半導体素子１３０は、基本的に第１半導体素子１１０と同じ部分を含んでおり、対応する部分は、１１０番代と１３０番代の相違があるものの、一桁部分については同一の符号によって表示される。
前述したように、第２半導体素子１３０は、例えば、導電型、すなわち、活性領域１１２および１３２中で提供されるドーパントの種類および濃度、ゲート長としても呼ばれるゲート電極の横方向の拡張部、断面積およびこれに類するものにおいて、第１半導体素子１１０と異なる。
さらに、図１ａおよび図１ｂ中の第１半導体素子１１０および第２半導体素子１３０はトランジスタ素子として記載されるが、第１半導体素子１１０および第２半導体素子１３０は、電荷キャリア移動に使用されるシリコン含有領域を表わし得ることは、注目されるべきである。
例えば、比較的長いポリシリコン配線は、シングルチップ領域の異なる位置上の半導体素子を接続し、これらのポリシリコン配線は、第１半導体素子１１０、第２半導体素子１３０と考えられ、これらの電気的特性は、信号の伝播遅延に関するデバイスの性能を上げるように、改善されるべきである。
【０００８】
再度図１ａを参照すると、第１半導体素子１１０および第２半導体素子１３０のゲート長は特に、これらのデバイスのチャネル長を決定する。それゆえ、既に指摘したように、第１半導体素子１１０および第２半導体素子１３０の電気的特性に著しい影響を与える。これにより、ゲート長の減少は、ゲート電極１１５、１３５の断面積の減少に起因してゲート電極１１５、１３５の抵抗を増加することになる。
【０００９】
半導体構造１００を形成するための典型的なプロセス・フローは、次のステップを含む。
周知のフォトリゾグラフィ技術によってシャロー・トレンチ分離１１３、１３３を形成した後、活性領域１１２、１３２中に必要なドーパント濃度を生成すべく、注入ステップが実行される。
続いて、設計要件に従ってゲート絶縁層１１８、１３８を形成する。
その後、ゲート電極１１５、１３５を、パターニングにより形成する。例えば、精巧なフォトリゾグラフィおよびトリム・エッチング方法によって、ポリシリコン層を形成する。
その後、いわゆるソースおよびドレイン領域１１４、１３４内にソースおよびドレイン拡張部を形成するさらなる注入ステップが実行されると共に、たい積および異方性エッチング技術によってスペーサ素子１１６、１２６を形成する。
スペーサ素子１１６、１２６は、これらの領域で必要とされる高濃度ドーパントを生成するためにソース領域およびドレイン領域１１４、１３４中にドーパント粒子を注入する後の注入ステップにおいて、注入マスクとして使用される。
ドーパント濃度は、図１ａの鉛直方向（以下、深さ方向とする。）と同様に、図１ａの水平方向、すなわちゲート電極１１５、１３５の長さ方向において、異なる。
ソース領域およびドレイン領域１１４、１３４のドーパント分布は、はっきりした境界を有する領域として記載されているが、ドーパント分布は実際には、打込原子を活性化すると共に注入ステップによって引き起こされた結晶の損傷を直すために実行される、注入プロセスおよび後のアニーリング・ステップの性質（nature）により、連続的に変化する。
通常、第１半導体素子１１０および第２半導体素子１３０の他のパラメータと一致するようにドーパント分布を選択する必要がある。
例えば、短いゲート長、および、それゆえ短いチャネル長は、いわゆる「短チャネル効果」を回避すべく、「浅い（shallow）」ドーパント分布を必要とする。
したがって、深さ方向の濃度のピークは、ドレイン領域およびソース領域１１４、１３４の表面の数百ナノメータ下に位置し得る。
さらにｐチャネルトランジスタは、ｎチャネルトランジスタ素子とは異なるドーパント分布を必要とし得る。
【００１０】
前述したように、ゲート電極１１５、１３５の断面積（ソース領域およびドレイン領域１１４、１３４上の接触領域ともポリシリコン配線ともみなされ得る）は、第１半導体素子１１０および第２半導体素子１３０の電気的特性に大きな影響を及ぼす。
一般にこれらのデバイス領域は、結晶、多結晶およびアモルファス構造中のシリコンのような半導体材料を主として含んでいるので、これらの領域は通常ドーパントを含んでいるが、例えば金属配線と比較してかなり高い抵抗値を示す。
したがってこれらの領域は、これらの領域の導電性を高めるように処理され、これによってデバイスの全面的な性能が改善される。
【００１１】
この目的のため、図１ａに示すように、金属層１４０が第１半導体素子１１０、１３０上にたい積される。
典型的に金属層１４０は、チタン、コバルトまたはその他の耐火金属を含む。
その後、例えば、急速熱アニーリング（rapid thermal annealing）のような第１熱処理が、ソース領域およびドレイン領域１１４、１３４、ゲート電極１１５、１３５中のシリコンと、金属層１４０中に含まれる金属との間の化学反応を起こす（initiate）べく、実行される。
例えば、金属層１４０が実質的にコバルトを含む場合、第１熱処理の平均温度は、比較的高い抵抗率を示す準安定の（meta-stable）コバルト・シリコン化合物を生成すべく、約４００℃に設定され得る。
スペーサ素子１１６、１３６、シャロー・トレンチ分離１１３、１３３に含まれるシリコンは、二酸化物または窒化物の形態で化学結合しているので、金属層１４０の金属は、スペーサ素子１１５、１３６およびシャロー・トレンチ分離１１３、１３３の物質と実質的に反応しない。
第１熱処理の後、下にある物質と反応していない金属層１４０の物質は、例えば選択的なウェットエッチング・プロセスによって除去される。
その後、準安定のメタルシリコン化合物をメタル・シリサイドに変換すべく、例えば、第１アニーリング・ステップよりも高い温度で実行される第２急速熱アニーリング・ステップのような第２熱処理が実行される。
上述した例においてコバルトが使用される場合、コバルト二ケイ化物が第２アニーリング・ステップにおいて形成される。
メタル・シリサイドは、約５から１０倍も、ドープされたポリシリコンのシート抵抗よりも著しく低い抵抗を示すと共に、準安定のメタルシリコン化合物よりも著しく低い抵抗を示す。
【００１２】
図１ｂは、それぞれのソース領域およびドレイン領域１１４、１３４およびゲート電極１１５、１３５上に形成された金属シリサイド領域１４１を有する、最終的に得られる第１半導体素子１１０および第２半導体素子１３０を、概略的に示す図である。
【００１３】
金属シリサイド領域１４１は、第１半導体素子１１０および第２半導体素子１３０の電気的特性を著しく改善するが、従来のプロセスフローでは、第１半導体素子１１０および第２半導体素子１３０の要求を満たすために金属シリサイド領域１４１を形成しなければならず、その結果、第１半導体素子１１０のシリサイド領域１４１の特性を最適化することは、第２半導体素子１３０のシリサイド領域１４１の作用に悪影響を与える（同様に、第２半導体素子１３０のシリサイド領域の特性の最適化は、第１半導体素子１１０の作用に悪影響を与える）ので、まだ改良する余地がある。
【００１４】
したがって、異なる半導体素子のため、導電性の半導体領域の特性をそれぞれ最適化できる半導体およびその製造方法が望まれている。
【００１５】
本発明は、前述した問題のうちの少なくとも１つを解決するか、少なくとも低減する方法に向けられる。
【発明の開示】
【００１６】
本発明は概して、シリコン含有領域の電気的特性を向上すべく、これらの領域が金属シリサイド部分を得る半導体デバイスを製造する方法に関する。この金属シリサイド部分の材料の種類および（または）厚みはそれぞれ、電気抵抗を考慮して、異なる半導体領域に必要とされる要求を満たすように調整される。
【００１７】
本発明のある実施形態の１つによれば、半導体デバイスを形成する方法は、その上に形成された第１導電シリコン含有領域および第２導電シリコン含有領域を有する基板（２０１）を提供するステップと、この第２導電シリコン含有領域を被覆する一方で第１導電シリコン含有領域を露出する第１レジストマスク（２５０）を形成するステップと、を含む。
さらに、予め定義された第１の厚みの第１金属層が基板上にたい積され、この第１レジストマスクは除去される。
さらに本方法は、第１導電シリコン含有領域を被覆すると共に、第２導電シリコン含有領域を露出する第２レジストマスクを形成するステップを含む。
その後、予め定義された第２の厚みの第２金属層が基板上にたい積され、その後第２レジストマスクは除去される。
加えて本方法は、第１導電シリコン含有領域中に、第１シリサイド部分を形成すると共に、第２導電シリコン含有領域中に、第２シリサイド部分を形成すべく、基板を熱処理するステップを含む。
【００１８】
本発明のさらなる実施形態の１つによれば、半導体デバイスを形成する方法は、基板上に、複数の導電シリコン含有領域を形成するステップを含む。
さらにその後、複数の導電シリコン含有領域のそれぞれが実質的に単一の金属層によって被覆されるように、複数の異なる金属層がたい積マスクを使用して続いて基板上にたい積される。この金属層は、材料の種類および（または）層の厚みによって互いに異なっている。
本方法はさらに、導電シリコン含有領域の各領域上に金属シリサイド化合物を形成すべく、第１タイム・インターバルの間、第１平均温度で基板をアニーリングするステップと、余分な金属を基板から選択的に除去するステップと、を含む。
加えて、本方法は、金属シリコン化合物を金属シリサイド部分に変換すべく、第２タイム・インターバルの間、第２平均温度で基板をアニーリングするステップを含む。第１平均温度と第２平均温度および第１タイム・インターバルと第２タイム・インターバルのうち少なくとも１つは、金属シリサイド部分の厚みを調整すべく制御される。
【００１９】
本発明のさらに異なる実施形態の１つによれば、半導体デバイスは、少なくとも１つの第１導電シリコン含有領域および第２導電シリコン含有領域を含んでおり、これらの領域は、共通の層の中に形成される。
さらに、この半導体デバイスは、第１導電シリコン含有領域上に形成される第１金属シリサイド部分と、第２導電シリコン含有領域上に形成される第２金属シリサイド部分と、を含む。これらの金属シリサイド部分の少なくとも１つは、貴金属を含む。
【００２０】
本発明は、添付の図面と共に、詳細な説明を参照することによって理解することができる。図面中、類似する参照符号は、類似する要素を示す。
本発明は、様々な変形および代替形態をとることが可能であるが、この中の特定の実施例を図面に記載した例で示し、詳細に説明する。  
しかしながら、本図面および詳細な説明は、発明を開示された特定の形式に制限するものではない。それどころか、添付の請求項によって定義されるような本発明の趣旨およびその範囲内にある修正例、均等物および代替物に及ぶ。
【発明の実施の形態】
【００２１】
本発明の一例となる実施形態について、以下に説明する。
明確化のために、実製品のすべての特徴点が、この明細書に記述されるとは限らない。
このような実製品の開発では、開発者の特別の目的を達成するために、実施の度に変化する、システムおよびビジネスに関連するような制限に応じて、実施に特有の多数の決定を下さなければならない。
さらに、そのような開発努力は、複雑で時間を消費する可能性があるが、それにも拘わらず、この開示から利益を受ける技術分野における当業者にとってはそれが定例のことである。
【００２２】
図２ａないし図２ｆには、本発明の実施形態の一例が記載されており、既に指摘したように、２つ以上の異なる導電性のシリコン含有領域は、シリサイド部分を得る。このシリサイド部分の材料の種類および（または）厚みは、これらの領域の導電率を改善するように相応して設計されている。
例えば、２つの異なるダイ領域を接続する長いシリコン配線（一方のシリコン配線の断面積が他方のシリコン配線の断面積よりも大きい）について同様の信号の伝播遅延を得ることが必要な場合、本発明に従って、全面的な特性を改善すると共に異なる断面積を実質的に補うべく、異なるシリサイド部分がこれらのシリコン配線上に形成される。
これと同じことが、通常、ドーパント分布、およびシリサイド部分とドープされたシリコン含有領域の間の界面において電荷キャリアが生じる異なるバリア高さを有する、ｎチャネルトランジスタおよびｐチャネルトランジスタのような異なる種類のトランジスタ素子に適用される。
この場合、本発明はまた、個別にデバイスの性能を最適化すべく、対応するシリサイド部分をデバイス中に適切に形成することを可能にする。
同様に、一般に短チャネルデバイスは長チャネルデバイスと異なる種類のシリサイド部分を必要とする。これは、例えば、長チャネルデバイスでは、比較的浅い接合が必要とされる短チャネルデバイスよりも、ドーパント濃度のピークがドレインおよびソース領域の深いところに位置しているためである。
本発明は、特に金属シリサイドのバリアの高さが、トランジスタ・デバイスの活性領域に存在しているドーパントの型と一致するように選択されている場合、ドーパント濃度のピークが電荷キャリアについて最小の境界抵抗（transition resistance）を得るように配置された深さに達するように、シリサイドされた部分を個々に調節することを可能にする。
したがって、以下の詳細な説明では、第１半導体素子および第２半導体素子は、対となる相補形トランジスタを表わすものとして参照されるが、本発明は、個々の半導体領域の性能を改善するか、または半導体デバイスの全面的な性能を改善すべく、それぞれ適するシリサイド部分を得るためにシリコン含有領域が要求されることをすべて扱う。
【００２３】
図２ａにおいて、半導体構造２００は、基板２０１、例えばシリコン基板または半導体素子の構成に適する他の基板、を含む。
基板２０１においては、第１半導体素子２１０は、シャロー・トレンチ分離２１３によって定義された活性領域２１２を含む。
ゲート電極２１５は、ゲート絶縁層２１８によって活性領域２１２から分離される。
二酸化ケイ素または窒化ケイ素のような絶縁材料からなるスペーサ素子２１６は、ゲート電極２１５の側壁の隣接して形成される。
活性領域２１２においては、ソースおよびドレイン領域２１４が形成される。
【００２４】
半導体構造２００はさらに、第１半導体素子２１０と基本的に同一の構成要素を含む第２半導体素子２３０を含む。
したがって、２１０番代か２３０番代かの違いはあるが、対応する部分は一桁部分において同じ符号によって表示される。
第１半導体素子２１０および第２半導体素子２３０は全く同様のものとして記載したが、第１半導体素子２１０および第２半導体素子２３０は、互いに上記に指摘したような点で異なることを認識すべきである。
さらに、第２半導体素子２３０上には、レジストマスク２５０が形成される。
【００２５】
半導体構造２００を形成するための典型的なプロセス・フローは、図１ａおよび図１ｂに関して記載されるようなプロセスと全く同じプロセスとすることができ、したがって、これらのプロセス・ステップの記載を省略する。
レジストマスク２５０は、従来のフォトリゾグラフィ技術によって形成することができる。しかしながら、この技術においては、シャロー・トレンチ分離２３３上のレジストマスク２５０の位置を寸分違わないようにすることは重要ではないので、被覆について考慮することは、あまり重要ではない。
【００２６】
図２ｂは、半導体構造２００上にたい積された第１金属層２４０を備えた半導体構造２００を概略的に示す。
第１金属層２４０は、シリコン含有領域２１４、２１５において形成されるべき金属シリサイドに必要とされる特性を提供するのに適した、どのような耐火金属または金属の合成物を含んでいてもよい。
適切な金属には、コバルト、チタン、ニッケル、タングステンおよびこれらの任意の組み合わせが含まれる。
ある特定の実施形態の１つにおいては、第１金属層２４０は、プラチナ、パラジウム、金およびこれに類するもののような貴金属を含んでいてもよい。
後のアニーリング・ステップにおいて、シリコンと金属原子の相互拡散が起こるように、第１金属層２４０の厚みおよびその構成が選択される。また、金属シリサイド部分は、電荷キャリアについての境界抵抗を最小にするために必要とされる浸透深さ（すなわち、必要とされる厚み）およびバリア高さを有するように形成することができる。
例えばコバルト層は、３０から８０ｎｍの厚みでたい積することができる。
図２ｂにおいて、レジストマスク２５０の表面は、第１金属層２４０により被覆されるが、レジストマスク２５０の側壁部分２５２は実質的に被覆されない。
この目的のために、側壁部分２５２が金属で被覆されることを最小限にするたい積技術が使用されてもよい。
例えば、スパッタリング蒸着のような物理蒸着法（ＰＶＤ）技術が使用されてもよく、そのプロセス・パラメータは、ターゲットに付着する原子およびイオンを実質的に半導体構造２００に垂直に打ち込む（スパッタリングする）（hit）ように調整される。
したがって、側壁部分２５２における第１金属層２４０のたい積は、最小限のものとなる。
半導体構造２００に実質的に垂直に打ち込むように、基板２０１に近づくイオンおよび原子を「ガイド」すべく、基板２０１の付近におけるスパッタリング蒸着・チャンバ中でコリメータを使用してもよい。
入ってくるイオンおよび原子に必要とされる方向性はまた、段差被覆性を最小にすべく、スパッタリング・チャンバ内の磁場および電界を調整することによって得ることができる。
【００２７】
図２ｃは、除去されたレジストマスク２５０およびこれを被覆する第１金属層２４０が除去された半導体構造２００を概略的に示す。
レジストマスク２５０、したがって第２半導体素子２３０上にある第１金属層２４０の一部分の除去は、第１金属層２４０のエッチング速度よりもレジストマスク２５０のエッチング速度が著しく速いエッチャント（chemical agent）を使用する選択的なウェットエッチング・プロセスによって達成することができる。
第１金属層２４０の金属で側壁部分２５２が被覆される程度に基づいて、最初にたい積される第１金属層２４０の予め定義される厚みは、後のエッチング・プロセスにおいて、第１半導体素子２１０上の第１金属層２４０の厚みが、必要最低限の厚みを下回らないように、選択される。
例えば、レジストマスク２５０の除去に約６０秒必要とし、第１金属層２４０のエッチング速度が毎分およそ１０ｎｍである場合、最初の層の厚みは、少なくとも、設計要件を満たす金属シリサイドを形成するのに必要とされる厚みよりも約１０ｎｍ厚いように選択される。
側壁部分２５２からレジストマスク２５０を「アンダーエッチング」することによって、レジストマスク２５０の表面上の第１金属層２４０の機械的一体性（mechanical integrity）が損なわれる。また、第１金属層２４０と分離した各部分は、エッチング・プロセスの間に除去される。
側壁部分における金属層の厚みは基板２０１の実質的に水平な表面部分における第１金属層２４０の厚みよりもずっと薄いので、エッチング時間を延長する必要はあるものの、側壁部分２５２が金属によってわずかに被覆されたとしても、レジストマスク２５０は除去することができる。
典型的には、側壁部分２５２の金属層の厚みは、水平な表面部分の約１０％を超過しないものとされる。
このように、第１半導体素子２１０は、形成されるべきシリサイド部分に必要な特性を備えるように形成される第１金属層２４０を有する。
【００２８】
図２ｄは、第２フォトレジスト・マスク２５５が第１半導体素子２１０上に形成されると共に、第２金属層２４２が半導体構造２００の表面上に全体的にたい積された状態を示す。
第２フォトレジスト・マスク２５５の形成については、フォトレジスト・マスク２５０に関して指摘されるように、同じ基準がここでも当てはまる。
第１金属層２４２を形成するたい積方法について、同じことがいえる。
さらに、この場合、第２フォトレジスト・マスク２５５の側壁部分２５７は実質的に露出する。または、少なくとも、側壁部分２５７が金属によって被覆される度合いが半導体基板２００の表面部分に比してずっと少ないようになっている。
第２金属層２４２の構成および厚みに関して、上述したような同様の基準がこの場合に当てはまる。
【００２９】
ある実施形態の１つにおいては、複数の異なる半導体素子が提供され、後のマスキング・ステップでは、この複数の半導体素子のそれぞれにおいて異なる金属層がたい積される。
例えば、レジストマスク２５０、２５５に加えて、さらなるレジストマスク（図示しない）が提供されてもよく、このレジストマスク２５０、２５５およびこのさらなるレジストマスクは、第３金属層が、第３半導体素子（図示しない）上にたい積されるように設計されていてもよい。
このマスキング・シーケンスは、これらの半導体素子において必要とされるシリサイド部分を提供するようにそれぞれ最適化された対応する複数の異なる型の半導体素子の上に異なる金属層をたい積できるように、適切に設計されたマスクで繰り返されてもよい。
【００３０】
図２ｅは、第１金属層２４０、第２金属層２４２を有する第１半導体素子２１０、第２半導体素子２３０を概略的に示す。
第１金属層２４０および第２金属層２４２は、金属シリサイドに変容（transform）される際に第１半導体素子２１０および第２半導体素子２３０の特性を最適化する、ある物質を含むと共にある厚みを示している。
特に、第１金属層２４０および（または）第２金属層２４２は、少なくとも１つの貴金属を含んでいてもよい。
【００３１】
その後、第１金属層２４０および第２金属層２４２中の金属と、領域２１４、２３４および２１５、２３５に含まれるシリコンの間の化学反応を開始すべく、熱処理、例えば急速熱アニーリング・ステップが実行される。
ある実施形態の１つにおいては、第１タイム・インターバルの間、第１温度で行われる第１急速熱アニーリング・ステップの後、シリコンおよび金属間の連続的な反応を維持するように、領域２１４、２３４、２１５、２３５の原子および第１金属層２４０および第２金属層２４２の原子が拡散される。
その拡散の程度、すなわちメタルシリコン化合物は、材料の種類、温度およびアニーリング・プロセスの所要時間による。
一般に、より高い融解温度を有する金属は、より低い拡散度（diffusion activity）を呈す傾向がある。
したがって、メタルシリコン化合物の厚みは、第１平均温度および第１タイム・インターバルを制御することによって、部分的に調節することができる。
その後、半導体構造２００の表面から余分な金属が除去され、第２急速熱アニーリング・ステップが、第２タイム・インターバルの間、第２温度で実行されてもよい。
典型的には、この第２平均温度は、比較的低い電気的抵抗を有する安定した金属シリサイドを得るべく、第１温度よりも高い。
この第２平均温度および第２タイム・インターバルは、領域２１４、２１５、２３４、２３５の各々に必要とされるシート抵抗を得るように制御されてもよい。
第１金属層２４０および第２金属層２４２は、互いに異なっているが、第１半導体素子２１０および第２半導体要素２３０中のシート抵抗は、ある共通する熱処理（第１金属層２４０および第２金属層２４２に含まれる物質の反応特性はよく知られており、所望のシート抵抗を生成するのに選択され得るので）においてそれぞれ調整することができることに注意すべきである。
第１急速熱アニーリング・ステップおよび第２急速熱アニーリング・ステップの間、第１金属層２４０および第２金属層２４２の余分な金属は、選択的なエッチング・プロセスによって除去することができる。この選択的なエッチング・プロセスにおいては、金属および金属間化合物がお互いに関して選択的に除去可能である必要はなく、有利である。
したがって、第１金属層２４０および第２金属層２４２の反応していない金属は、一般的なエッチング・プロセスにおいて除去することができる。
さらに、上述した従来の処理と比較した付加的な熱処理は不要であり、したがって、「サーマルバジェット（thermal budget）」は生じない。
【００３２】
図２ｆは、最終的に得られた半導体構造２００を概略的に示す図である。この図において、第１半導体素子２１０は第１シリサイド部分２４１を含み、その構成および（または）厚みは、シリコンを含有する半導体領域２１４、２１５において必要とされるシート抵抗を供給するようにされる。
同様に、第２半導体素子２３０は、第２半導体素子２３０に必要とされる特定の要件を満たすようにされた、第２シリサイド部分２４３を含む。
前述のように、第１シリサイド部分２４１および（または）第２シリサイド部分２４３は、コバルト、チタン、ジルコニウム、タングステンおよびこれに類するもののような耐火金属と共に、プラチナ、パラジウム、金およびこれに類するもののような貴金属を含んでいてもよい。
さらに、第１シリサイド部分２４１および第２シリサイド部分２４３の厚み、すなわち、領域２１４、２１５、２３４および２３５中への深さ方向におけるシリサイドの「浸透」の度合いは、必要とされるシート抵抗を得るように調整される。
例えば、第１半導体素子がｐ型ドーパントの濃度のピークがおよそ２００ｎｍの深さにあるｐチャネルトランジスタを示す場合、シリサイド部分の厚み、すなわち浸透は、約１８０から２２０ｎｍに調整することができる。
同じことが、ｎチャネルトランジスタにも当てはまり、これは一般に浅いドーパント分布を示す。
【００３３】
上述された特定の実施形態は専ら説明のためのものであり、ここに記載された教示の利益を有する当業者には、異なるが均等な方式で修正の上、実施可能であることは明らかである。例えば、上述されたプロセス・ステップは、異なる順に実行されてもよい。
更に、添付の請求項に記載されている他は、ここに示された構造または設計の詳細に本発明を制限するものではない。
したがって、上述の特定の具体例は、代替または修正をすることができ、このような全ての変形例は、発明の要旨及び範囲内のものとして考えられる。
よって、本願で要求する保護は、添付の特許請求の範囲に記載される。
【図面の簡単な説明】
【００３４】
【図１ａ】典型的な先行技術のプロセスに従って製造された、導電領域に形成されたシリサイド部分を有する第１半導体素子および第２半導体素子を概略的に示した断面図。
【図１ｂ】典型的な先行技術のプロセスに従って製造された、導電領域に形成されたシリサイド部分を有する第１半導体素子および第２半導体素子を概略的に示した断面図。
【図２ａ】本発明のある実施形態に従って形成された、様々な製造段階における半導体構造を概略的に示した断面図。
【図２ｂ】本発明のある実施形態に従って形成された、様々な製造段階における半導体構造を概略的に示した断面図。
【図２ｃ】本発明のある実施形態に従って形成された、様々な製造段階における半導体構造を概略的に示した断面図。
【図２ｄ】本発明のある実施形態に従って形成された、様々な製造段階における半導体構造を概略的に示した断面図。
【図２ｅ】本発明のある実施形態に従って形成された、様々な製造段階における半導体構造を概略的に示した断面図。
【図２ｆ】本発明のある実施形態に従って形成された、様々な製造段階における半導体構造を概略的に示した断面図。
【図１ａ】
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【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図２ｅ】
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【図２ｆ】
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【国際調査報告】
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