(57)【要約】【課題】統合された多結晶シリコン技術において、非平坦性に関連する問題の発生を低減することと、さらに、そのような技術を用いたデバイスの製造中に、反応性イオンエッチングに関連する問題の発生を低減すること、そして、オプション技術によって形成されるエリアに関するプロセスパラメータの強い変動を克服すること。【解決手段】第1のベースライン技術電子回路(1)と第2のオプション技術電子回路(2)とを、システムオンチップの機能部として具備する半導体デバイスを、第1の導電層(6; 6)の露出層部分を反応性イオンエッチング(RIE)に曝すことによってパターン化される前記第1の導電層(6; 6)を備えた前記第1の電子回路(1)を製造し、第2の導電層(6; 8)の露出層部分をRIEに曝すことによってパターン化される前記第2の導電層(6; 8)を備えた前記第2の電子回路(2)を製造し、タイル構造(25; 26)を設け、前記第2の導電層(6; 8)と同じプロセスステップで生成される、少なくとも1つのダミー導電層(6; 8)を備えた前記タイル構造(25; 26)を設け、そして、露出されたダミー層部分を得るために、少なくとも部分的に、前記ダミー導電層(6; 8)を露出し、そして、前記第2の(6; 8)導電層がRIEに曝されるときに、その露出された部分のRIEエッチングも行う、ことによって製造する方法。【選択図】図７
2005506700.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ベースライン技術の第1の電子回路と、第1のオプション技術の少なくとも第2の電子回路とを有する半導体デバイスを製造する方法であって、当該第1および第2の電子回路が、システムオンチップの機能部であり、当該方法が、
第1の導電層の露出部分を反応性イオンエッチングに曝すことによってパターン化される当該第1の導電層を少なくとも備えた当該第1の電子回路を製造するステップと、
少なくとも第2の導電層の露出部分を反応性イオンエッチングに曝すことによってパターン化される当該少なくとも第2の導電層を備えた当該第2の電子回路を製造するステップと、
少なくとも1つのダミー構造を設けるステップと、を有する方法において、
当該少なくとも第2の導電層の1つと同じプロセスステップで生成される、少なくとも1つのダミー導電層を備えた当該少なくとも1つのダミー構造を設けるステップと、
当該少なくとも1つのダミー導電層の露出された部分を得るために、当該少なくとも1つのダミー導電層の少なくとも一部を露出し、そして、当該少なくとも第2の導電層の当該1つが反応性イオンエッチングに曝されるときに、当該少なくとも1つのダミー導電層の当該露出された部分の反応性イオンエッチングも行うステップと、を有する方法。
【請求項２】
当該方法が、
当該少なくとも第2の導電層の上に、少なくとも第3の導電層の露出した部分を、反応性イオンエッチングに曝すことによってパターン化される当該少なくとも第3の導電層を備えた当該第2の電子回路を製造するステップをさらに有する、請求項1に記載の半導体基板上に半導体デバイスを製造する方法であって、
当該少なくとも第2および少なくとも第3の導電層の1つと同じプロセスステップで生成される、少なくとも1つのダミー導電層を備えた当該少なくとも1つのダミー構造を設けるステップと、
当該少なくとも1つのダミー導電層の露出した部分を得るために、当該少なくとも1つのダミー導電層の少なくとも一部を露出し、そして、当該少なくとも第2および第3の導電層の当該1つが、反応性イオンエッチングに曝されるときに、当該少なくとも1つのダミー導電層の当該露出した部分の反応性イオンエッチングも行うステップと、を有する方法。
【請求項３】
当該少なくとも第3の導電層が、絶縁層によって、当該少なくとも第2の導電層から隔てられていることを特徴とする請求項2に記載の半導体基板上に半導体デバイスを製造する方法。
【請求項４】
あらかじめ定められた基板エリアで実行される請求項1から3のいずれかに記載の方法であって、当該第2の電子回路が、当該あらかじめ定められた基板エリアの10%未満、好ましくは5%未満に及ぶ方法。
【請求項５】
当該ダミー構造が、第1のダミー導電層および第2のダミー導電層を有する、請求項1から4のいずれかに記載の方法であって、
当該第1のダミー導電層の第1の露出した部分を得るために、当該第1のダミー導電層の少なくとも一部を露出し、そして、当該第2の導電層が、反応性イオンエッチングに曝されるときに、当該第1の露出した部分の反応性イオンエッチングも行うステップと、
当該第2のダミー導電層の第2の露出した部分を得るために、当該第2のダミー導電層の少なくとも一部を露出し、そして、当該第3の導電層が、反応性イオンエッチングに曝されるときに、当該第2の露出した部分の反応性イオンエッチングも行うステップと、を含む方法。
【請求項６】
当該第2および当該第3の導電層と、それぞれ、同じプロセスステップで生成される下部および上部のダミー導電層を備えた当該ダミー構造を設けるステップと、
当該上部ダミー導電層の露出した部分を得るために、当該上部ダミー導電層の少なくとも一部を露出し、そして、当該第2および第3の導電層が、反応性イオンエッチングに曝されるときに、当該上部ダミー導電層の当該露出した部分、および、当該上部ダミー導電層の当該露出した部分の下の当該下部ダミー導電層の反応性イオンエッチングも行うステップと、を有する請求項3または4に記載の方法。
【請求項７】
当該ダミー構造において、当該下部と当該上部とのダミー導電層が、インターポリ絶縁層によって互いに隔てられていることを特徴とする請求項6に記載の半導体基板上に半導体デバイスを製造する方法。
【請求項８】
当該半導体基板が、さらに、第2のオプション技術の少なくとも第3の電子回路を有する請求項6または7に記載の方法であって、当該少なくとも第3の電子回路が、当該少なくとも1つのダミー導電層と同じプロセスステップで生成される少なくとも第4の導電層を持ち、当該少なくとも第3の電子回路が、当該システムオンチップのさらなる機能部である方法において、当該少なくとも1つのダミー導電層が、反応性イオンエッチングに曝されるときに、当該第4の導電層の少なくとも一部の反応性イオンエッチングを行うステップを有する方法。
【請求項９】
当該第1、第2、第3、第4の導電層のいずれもが、多結晶シリコン層、アモルファスシリコン層、シリコン−ゲルマニウム層、ゲルマニウム層、または、金属層のいずれかであることを特徴とする請求項1から8のいずれかに記載の方法。
【請求項１０】
当該ダミー構造が、当該システムオンチップによって占められないでいる当該半導体基板上の位置に配置されることを特徴とする、請求項1に記載の方法によって製造される半導体デバイス。
【請求項１１】
当該ダミー構造が、タイル構造として配置されることを特徴とする請求項10に記載の半導体デバイス。
【請求項１２】
当該ダミー構造が、複数のタイル構造として配置されることを特徴とする請求項11に記載の半導体デバイス。
【請求項１３】
当該複数のタイル構造が、当該タイル構造に対する種々のサイズを有することを特徴とする請求項12に記載の半導体デバイス。
【請求項１４】
当該ダミー構造の当該タイル構造が、正方形か長方形かのいずれかの形状を持つことを特徴とする請求項11から13のいずれかに記載の半導体デバイス。
【請求項１５】
当該ダミー構造の当該タイル構造が、実質的に、チップエリアの内部に位置することを特徴とする請求項11から14のいずれかに記載の半導体デバイス。
【請求項１６】
当該ダミー構造の当該タイル構造が、実質的に、スクライブラインに位置することを特徴とする請求項11から15のいずれかに記載の半導体デバイス。
【請求項１７】
当該ダミー構造の当該タイル構造が、実質的に、コンタクトパッドエリアの下に位置することを特徴とする請求項11から16のいずれかに記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項1の於て書きに規定されているような半導体デバイスの製造方法に関するものである。
【背景技術】
【０００２】
「システムオンチップ」(SOC)デバイスの製造は、現在のULSI技術に対する挑戦である。そのようなシステムオンチップにおいては、最初は個々に作製されたデバイス構造が、単一のチップ上で統合される。これは、例えば、アナログ、バイポーラ、（不揮発性）メモリ、および、ロジックCMOSの技術を、小さな半導体エリアに統合することを可能にする。システムオンチップを製造するためにこれらの技術を組み合わせることは、高度なプロセス技術を必要とする。通常、ベースライン技術の主流プロセスが、オプションとしての1つの、または、それ以上の他の技術を埋め込むように拡張される。CMOS技術は、シングルレベル（単層）多結晶シリコン製造技術を必要とするが、アナログ、バイポーラ、（不揮発性）メモリのような他の技術は、マルチレベル（多層）多結晶シリコン製造技術を必要とする。
【０００３】
シングルレベル多結晶シリコンデバイス構造（ベースラインとして、例えば、CMOS）に、マルチレベル多結晶シリコンデバイス構造（オプションとして、例えば、バイポーラ）を埋め込むことは、いくつかの製造技術に関連する問題を引き起こす。
【０００４】
主要な問題は、システムオンチップのマルチレベル多結晶シリコンエリアとシングルレベル多結晶シリコンエリアとの間の層間絶縁エリアの非平坦性に関するものである。
【０００５】
非平坦性は、フォトリソグラフィステップにおける低焦点深度に関連する問題を引き起こすことがある。例えば、レジストの不均一性は、フォトリソグラフィステップにおける低焦点深度によるクリティカルディメンジョンの変動をもたらすかもしれない。
【０００６】
さらに、反応性イオンエッチング(RIE)プロセスにおいて、非平坦性は、より薄い絶縁エリアのコンタクト開口を、より厚い絶縁エリアのコンタクト開口に比して、オーバーエッチングするかもしれない。
【０００７】
米国特許第5,281,555号から、層間絶縁エリアにダミー多結晶シリコン体を挿入することによって、層間絶縁エリアの段差を縮小する方法が、知られている。層間絶縁エリアにこれらのダミー多結晶シリコン体を作製することによって、マルチレベル多結晶シリコンとシングルレベル多結晶シリコンとの間の段差の急峻さが、小さくなる。この減少した急峻さによって、プロセス中における層間絶縁エリア上への望ましくないストリンガの形成が、確実に防止される。米国特許第5,281,555号に開示されている方法は、チップエリア全体の平坦化のためではなく、段差の局所的な縮小のためにしか用いられない。
【０００８】
独国特許第197 57 417号には、例えば、CMOS構造を含んでいる中央エリアの近傍の周辺エリアにダミー体を挿入することによって平坦化を改良する方法が、開示されている。そこでも、ダミー体（層）は、例えば、コンタクトの下に位置するゲートにおけるコンタクト開口のオーバーエッチングを防ぐために用いられる。米国特許第5,281,555号と同様に、独国特許第197 57 417号の方法は、段差の局所的な縮小にしか用いられない。
【０００９】
米国特許第5,281,555号と独国特許第197 57 417号とのどちらにおいても、ダミー体は、上述のような技術に関連する問題を局所的に解決するために、特定の場所に位置しなければならない。これは、設計段階中に特別の注意を必要とする。さらに、特別に確定された位置での形成は、製造プロセス中に追加ステップを必要とするかもしれない。
【００１０】
さらに、単一のシステムオンチップにおけるマルチレベル多結晶シリコン技術とシングルレベル多結晶シリコン技術との統合は、オプション技術が、システムオンチップの小さなエリアだけにしか用いられない場合には、さらなる問題を引き起こすかもしれない。オプション技術に関わるプロセスステップは、例えば、多結晶シリコンのRIEプロセス中におけるレジストの不均一性、（エッチング）選択性の減少、および、終点検出に関連する問題などを回避するために、注意深く最適化しなければならない。
【００１１】
【特許文献１】
米国特許第5,281,555号
【特許文献２】
独国特許第197 57 417号
【発明の開示】
【課題を解決するための手段】
【００１２】
本発明の1つの目的は、統合された多結晶シリコン技術（恐らく、異なるレベル数（層数）を持つ）において、非平坦性に関連する問題の発生を低減することである。さらに、本発明の1つの目的は、そのように統合された多結晶シリコン技術を用いたデバイスの製造中に、反応性イオンエッチングに関連する問題の発生を低減すること、そして、オプション技術によって形成されるエリアに関するプロセスパラメータの強い変動を克服することである。
【００１３】
第1の好適な実施例において、本発明は、半導体基板上に、ベースライン技術の第1の電子回路と、第1のオプション技術の少なくとも第2の電子回路とを有する半導体デバイスを製造する方法であって、前記第1および第2の電子回路が、システムオンチップの機能部であり、前記方法が、
第1の導電層の露出部分を反応性イオンエッチングに曝すことによってパターン化される前記第1の導電層を少なくとも備えた前記第1の電子回路を製造するステップと、
少なくとも第2の導電層の露出部分を反応性イオンエッチングに曝すことによってパターン化される前記少なくとも第2の導電層を備えた前記第2の電子回路を製造するステップと、
少なくとも1つのダミー構造を設けるステップと、を有する方法において、
前記少なくとも第2の導電層の1つと同じプロセスステップで生成される、少なくとも1つのダミー導電層を備えた前記少なくとも1つのダミー構造を設けるステップと、
前記少なくとも1つのダミー導電層の露出された部分を得るために、前記少なくとも1つのダミー導電層の少なくとも一部を露出し、そして、前記少なくとも第2の導電層の1つが反応性イオンエッチングに曝されるときに、前記少なくとも1つのダミー導電層の前記露出された部分の反応性イオンエッチングも行うステップと、を有する方法に関するものである。
【００１４】
さらに、本発明は、前記方法が、
少なくとも第3の導電層であって、絶縁層によって前記少なくとも第2の導電層から隔てられ、そして、前記少なくとも第3の導電層の露出した部分を反応性イオンエッチングに曝すことによってパターン化される少なくとも第3の導電層を備えた前記第2の電子回路を製造するステップをさらに有する、上述の半導体基板上に半導体デバイスを製造する方法であって、
前記少なくとも第2および少なくとも第3の導電層の1つと同じプロセスステップで生成される、少なくとも1つのダミー導電層を備えた少なくとも1つのダミー構造を設けるステップと、
前記少なくとも1つのダミー導電層の露出した部分を得るために、前記少なくとも1つのダミー導電層の少なくとも一部を露出し、そして、前記少なくとも第2および第3の導電層の1つが、反応性イオンエッチングに曝されるときに、前記少なくとも1つのダミー導電層の前記露出した部分の反応性イオンエッチングも行うステップと、を有する方法に関するものである。
【００１５】
マルチレベル多結晶シリコンからなるダミー構造を設けることによって、オプション技術によって処理されるエリアの大きさを、一定のエッチングレートと選択性、および、正確で信頼性の高い終点検出を備えたRIE処理の極限まで変化させることができるという点で、実際のシステムオンチップに種々のレベル数を含んで統合される多結晶シリコン技術のそれぞれのエリア間の全般的な比率を変化させることが可能である。
【００１６】
また、一定エッチングレートと一定選択性とによってRIEプロセスが改善されるため、本発明による半導体デバイスの製造方法は、種々の多結晶シリコンレベルを持つエリア間の層間絶縁エリアの全般的な非平坦性を好都合に低減する。本発明の方法は、種々の多結晶シリコンレベルを持つエリア間のこれらの層間絶縁エリアへのダミー多結晶シリコン体の挿入を有する従来技術の方法を省略することを可能にする。
【００１７】
さらに、本発明による半導体デバイスの製造方法においては、ダミー構造を、元々はシステムオンチップによって占められていない半導体基板のどの位置にでも配置することができるから、設計段階で課される条件が、従来技術の条件に比して緩和される。
【００１８】
第2の好適な実施例において、本発明は、
前記半導体基板が、さらに、第2のオプション技術の少なくとも第3の電子回路を有する上述の方法であって、前記少なくとも第3の電子回路が、前記少なくとも1つのダミー導電層と同じプロセスステップで生成される少なくとも第4の導電層を持ち、前記少なくとも第3の電子回路が、前記システムオンチップのさらなる機能部である方法において、前記少なくとも1つのダミー導電層が、反応性イオンエッチングに曝されるときに、前記第4の導電層の少なくとも一部の反応性イオンエッチングを行うステップを有する方法に関するものである。
【００１９】
さらに、本発明は、前記ダミー構造が、前記システムオンチップによって占められないでいる前記半導体基板上の位置に配置される、上述の方法によって製造される半導体デバイスに関するものである。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明を、いくつかの図面を参照して説明するが、これらの図面は、例示のためだけに意図されたものであって、付属の請求項に定められている保護の範囲を制限するものではない。
【００２１】
従来技術に関して上述したように、1つのベースライン技術と統合して1つ以上のオプション技術を伴う半導体デバイスのプロセスステップは、例えば、多結晶シリコンのRIEプロセス中における平坦性の低下、（エッチング）選択性の減少、および、終点検出に関連する問題などを回避するために、注意深く最適化しなければならない。相対的に小さなエリアのプレーナ構造の反応性イオンエッチング(RIE)を、図1を参照して説明する。以下の図1-20に示される構造の寸法は、同じ縮尺で描かれてはいないことに注意されたい。
【００２２】
図1は、オプション技術全面に渡る小さな開口エリアの反応性イオンエッチング(RIE)中における、ベースライン技術とオプション技術との統合（組み合わせ）の断面を示している。
【００２３】
基板30の上に、ベースライン技術を有するエリアAと、オプション技術を有するエリアBとが、形成されている。エリアAは、第1のパターン化された多結晶シリコン層31を有している。エリアBも、第1の多結晶シリコン層31を有し、さらに、インターポリ絶縁層32および第2の多結晶シリコン層33を有している。エリアAおよびエリアBの上には、レジスト層34が、堆積している。レジスト層34は、オプション技術構造をエッチングするために、エリアBにおいてパターン化されている。
【００２４】
オプション技術の開口エリアは、相対的に小さい（この場合には、例えば、全チップエリアの約10%）から、エッチングによってできる副次的生成物（単数または複数の）の量は、相対的に少なく、したがって、副次的生成物（単数または複数の）の測定量に相関する終点検出信号は、相対的に弱い。それゆえ、RIEプロセスにおける終点検出は、終点信号と処理されるエリアとの比例性によって、不正確で信頼性の低いものになる。不正確で信頼性の低い終点検出は、当業者には知られているように、デバイスフィーチャのオーバーエッチング（または、不完全エッチング）をもたらす。
【００２５】
さらに、エリアカバレッジが、システムオンチップのオプション技術部分で約10%未満、または、ベースライン技術部分で約90%を超過すると、エッチングレートおよび選択性が、実際に処理されているエリアの変化とともに大きく変化する（当業者には知られているように、「ローディング効果」によって）。オプション技術のエリアカバレッジが、約10%と90%との間であると、エッチングレートおよび選択性は、実質的に一定である。また、終点検出も、その範囲では、正確で信頼性の高いものになる。
【００２６】
以下に説明するように、本発明は、その目的が相対的に小さなエリアBにオプション技術からなる追加エリアを供給することである、ダミー構造を設けることによって、オプション技術とベースライン技術との統合のプロセスを、単一の製造プロセスに単一化する。したがって、ベースラインエリアAに相関的に、反応性イオンエッチングプロセスに曝される、拡大されたオプション技術エリアが、造られる。実際には、種々のRIEステップを有する製造プロセスにおいて、そのダミー構造は、各RIEプロセスステップにおいて曝される任意の小さな多結晶シリコンエリアに、必要な追加多結晶シリコンエリアを加えてもよい。必要であれば、ダミー構造には、さらに、ベースライン技術内に小さく曝されるエリアに対する追加エリアを加えてもよい。
【００２７】
ダミー構造には、エッチングされるダミー構造のエリア、足す、エッチングされる元々のエリアが、全エリアの約10-90%の範囲内になるようなサイズの追加エリアが、包含される。
【００２８】
ダミー構造に必要とされる追加エリアは、システムオンチップのオプション技術の実際のエリアにおいてエッチングされるレジストパターンの確定に用いられるマスクの透過度から導出することができる。透過度は、本明細書において、全システムオンチップエリアに対する、レジストパターンによって覆われないシステムオンチップの開口エリアのパーセンテージとして定義される。
【００２９】
オプション技術に対するマスクの透過度から、ダミー構造の補償エリアを計算することができる。ダミー構造内に、実際のオプション技術と同時にRIEプロセスを受ける、オプション技術の層構造と同等の層構造が、造られる。ダミー構造中の開口エリアは、RIEプロセス中に曝される材料の全エリアが、そのプロセスの正確で信頼性の高い終点検出が可能な範囲内にあるようなものである。本発明によるダミー構造によって、上に言及した欠点を伴わずに、単一のプロセスに、ベースライン技術とオプション技術とを混合することが、実行可能になる。
【００３０】
さらに、ダミー構造は、例えば、層間絶縁層を形成する堆積プロセスに対しても有用である。そのような堆積プロセスにダミー構造を曝すことは、均一な厚さのプレーナ層間絶縁層の形成を可能にする。当業者には知られているように、いくつかの技術（例えば、バイポーラ）では、そのような層間絶縁層は、多結晶シリコン層間で不要にできる。
【００３１】
図2aおよび2bは、本発明による、1つのプロセス内で、2つの多結晶シリコン層を用いて作られる2つのタイプのデバイス／技術の原型的な構造の断面およびチップレイアウトを、それぞれ、線図的に示している。
【００３２】
この原型的な構造は、2つのブロック1, 2に線図的に分けられた2つのタイプのデバイス／技術を有しており、その2つの技術によって占められるエリア間の比率を、通常の比率にしている。
【００３３】
ブロック1は、ベースライン技術を表わし、システムオンチップのエリアの主要部分を占めている。ブロック2は、オプション技術を表わし、システムオンチップの小さなエリアを占めている。
【００３４】
ブロック1は、ベースラインの単一の多結晶シリコン技術を有しており、ブロック2は、オプション技術として2重の多結晶シリコン構造を有している。図2aに、原型的な構造の断面が、示されている。基板3に、浅いトレンチ分離(STI)4が、形成されている。ブロック1に、第1のゲート分離5および第1の多結晶シリコン層6を有する単一の多結晶シリコン構造が、位置している。ブロック2には、その表面上に、第1の多結晶シリコン層6、層間絶縁層7、および、第2の多結晶シリコン層8を有する2重の多結晶シリコン構造が、位置している。
【００３５】
図2bの線図的なチップレイアウトにおいて、2つのタイプの技術の相対的なエリアが、描かれている。ブロック1は、ベースライン技術を表わしている。ブロック2は、例えば、10%より小さい、相対的に小さなエリアを占めるオプション技術を表わしている。
【００３６】
本明細書の記述において、ポリシリコン層の使用しか言及されないが、アモルファスシリコンを、それに替わって、用いてもよいことに注意されたい。
【００３７】
さらに、以下に説明されるように、第2の多結晶シリコン層8の厚さは、第1の多結晶シリコン層6の厚さと異なってもよい。
【００３８】
以下の図3-8において、図2aおよび2bに示すような構造の形成が、連続するプロセスステップに関して図示される。
【００３９】
図3-8において、図2aおよび2bにおけると同じ参照数字を付されているものは、図2aおよび2bにおけると同じものを示している。
【００４０】
図3aおよび3bは、第1のゲート酸化5、および、第1の多結晶シリコンの堆積6、および、レジストパターンの確定の後における、ダミー構造および2つのタイプのデバイス／技術の断面を、それぞれ、本発明の第1の好適な実施例にしたがって線図的に示している。
【００４１】
図2aおよび2bの原型的な構造では、ブロック1とブロック2に対する単一製造プロセスにおいてオプション技術のRIEプロセスを行うことは、オプションブロック2のエリアサイズが小さいために、面倒なものになることもあり得る。したがって、本発明によれば、ブロック2の小さなエリアサイズに追加開口エリアを加えて、ブロック2のその小さなエリアサイズの、それがRIEプロセスに曝されるときの、エッチング特性を改善するダミー構造25が、形成される。半導体ウェーハでは、ベースライン技術（ブロック1）およびオプション技術（ブロック2）に加えて、ダミーエリア（ブロック25）が、基板3上に形成される。
【００４２】
したがって、オプション技術エリア（ブロック2）の反応性イオンエッチングに曝されるエリアは、十分に大きくなり、それによって、正確で信頼性が高くなるに十分の強度を持つ終点検出信号を供給する（ブロック2とダミー構造25の一部との同時RIEエッチングのための単一プロセスにおいて）ことができる。
【００４３】
基板3においては、ブロック1、ブロック2にも、ブロック25にも、分離STI 4が、形成され、そして、必要なウェルが、イオン打ち込みで形成される。さらに、第1のゲート酸化層5が、形成される。ゲート酸化層5の上に、第1の多結晶シリコン層6が、当業技術分野において既知の種類の堆積プロセスによって堆積される。第1の多結晶シリコン層6の堆積後に、レジスト層9が、塗布される。レジスト層9は、図2aおよび2bに示すような構造を形成する第1のステップとして、ブロック1のエリアおよびブロック2のエリアにおいてパターン化される。
【００４４】
ブロック2上のレジストパターンに、開口エリア10Aが、確定される。ブロック25では、開口エリア10Bが、ブロック2の開口エリア10Aと同時に反応性イオンエッチングプロセスに曝される追加多結晶シリコンエリアを同様に設けるために、レジスト層9にパターン化される。ダミーブロック25内のエリア10Bは、RIEプロセスの終点検出が、正確で信頼性が高いものになるように、ブロック2（オプション技術）のエリアを増やす。追加エリアとして必要であるエリア10Bのサイズは、ブロック1およびブロック2上のレジストパターンを確定するために用いられるマスクの透過度から（間接的に）導出することができる。透過度は、半導体ウェーハ（に投影されたマスク）のトータルエリアに対する開口エリア10Aのパーセンテージとして定義することができる。開口エリア10Bは、透過度を、実質的に10%-90%の範囲に増加させるために、開口エリア10Aに加えられる。
【００４５】
図4aおよび4bは、第1の多結晶シリコン層のパターニング後における、ダミー構造25および2つのタイプの技術の線図的な断面を、それぞれ、示している。
【００４６】
反応性イオンエッチングプロセス、および、レジスト層9の除去の後では、ブロック1内に、第1の多結晶シリコン層6がパターン化されており、また、同時に、ブロック25内に、エリア10Bが開口している。RIEプロセスの終点検出の強化によって、ブロック2とダミーブロック25との両方において、エッチングプロセスは、エッチストップとして働く第1のゲート酸化層5で停止している。
【００４７】
図5aおよび5bは、インターポリ絶縁層7および第2の多結晶シリコン層8の堆積、および、それに続くレジスト層のパターニングの後における、ダミー構造25および2つのタイプの技術の断面を、それぞれ、線図的に示している。
【００４８】
図4aおよび4bに示す構造の上に、例えば、二酸化シリコン層（酸化物、SiO2）、酸化物窒化物二重層(ON)、酸化物窒化物酸化物多重層(ONO)より成るインターポリ絶縁分離層7が堆積されて、その下の構造全面に渡る分離を形成する。インターポリ絶縁層7は、第1の多結晶シリコン層6の表面および側壁を覆っている。次に、第2の多結晶シリコン層8が、インターポリ絶縁層7の上に堆積される。
【００４９】
その後、レジスト層13が、第2の多結晶シリコン層8の上に塗布される。レジスト層13は、ブロック1に望みの構造（図2aおよび2b）を形成するためにパターン化される。ダミー構造25においては、レジスト層13は、第2の多結晶シリコン層8のレジストで覆われたエリアが、ブロック1およびブロック2における第2の多結晶シリコン層8のレジストで覆われたエリアを拡大させて、その後のRIEプロセス中に、正確で信頼性の高い終点検出を供給するように、パターン化される。その下の材料を露出させるレジスト層13の開口エリアは、ここでも、ウェーハエリアの〜10-〜90%の範囲内に完全にはいる、RIEプロセスに曝されるエリアを持つように、ブロック2上のレジストパターン13の開口エリア（マスクによって確定される）に相関付けられる。RIEプロセスの後では、ブロック2の構造が、完成している。
【００５０】
多結晶シリコン層8の厚さは、第1の多結晶シリコン層6の厚さと異なっていてもよい。RIEプロセスは、多結晶シリコン層8にしか働かず、インターポリ絶縁層7または第1のゲート分離層5で停止するので、従来技術において生じたような、統合されたベースライン技術ブロックとオプション技術ブロックのオーバーエッチング（または、不完全エッチング）は、起こらない。
【００５１】
図6aおよび6bは、RIEによる第2の多結晶シリコン層8のパターニング、および、それに続くレジストパターニングステップの後における、ダミー構造25、および、2つのタイプの技術の断面を、それぞれ、線図的に示している。
【００５２】
図5aおよび5bに示すRIEプロセスの後では、ブロック2の構造が、完成している。ダミー構造25においては、第2の多結晶シリコン層8が、図示されている形状をとっている。RIEプロセスによって形成されたブロック1、ブロック2、および、ブロック25の構造の上に、レジスト層11が、塗布される。次いで、レジスト層11は、ブロック25において層7を露出させる開口エリアが、その後のRIEプロセス中に信頼性の高い終点検出が実現可能になる程度まで、ブロック1における開口エリアを拡大させるようにパターン化される。ブロック1は、ベースライン技術（システムオンチップの主要なエリアである）を表わしているので、ブロック1内の開口エリアは、RIEプロセスに曝される、ダミー構造25上の追加エリアを必要としないほど十分に大きくてもよい。ダミー構造25上にRIEプロセスに曝すためのエリアを確定する必要性は、曝されるブロック1の実際のエリアに依存する。
【００５３】
最後に、図7aおよび7bは、ブロック1にベースライン技術をパターニングした後における、ダミー構造25および2つのタイプの技術の断面を、それぞれ、線図的に示している。
【００５４】
RIEプロセスを通じて、ダミー構造25が存在することにより、終点検出を、信頼性高くなすことができ、そして、RIEプロセスを、第1のゲート酸化層5で停止することができる。したがって、ダミー構造25を設けることによって、単一の製造プロセスにおいて統合されたベースライン技術／オプション技術構造の製造が、実現可能である。
【００５５】
図8aおよび8bは、それぞれ、単一のダミー構造25、および、複数のダミー構造25の平面図を線図的に示している。
【００５６】
単一のダミー構造25、および、複数のダミー構造25は、他の形状も可能であるが、それぞれ、図8aおよび8bに示すように、タイル形状、特に、長方形または正方形であるのが好ましい。ダミー構造25の相異なる層（第1のゲート酸化層5、第1の多結晶シリコン層6、および、第2の多結晶シリコン層8）の最終的な寸法は、ブロック1およびブロック2の元々の構造のプロセス中にそれぞれの層に追加エリアを加える必要性からの結果として生じる。ダミー構造25のそれぞれの層6と8との表面エリア間の実際の比率は、ブロック1およびブロック2の構造に存在する層6および8の表面エリアの関数である。したがって、ダミー構造25の実際の形状が、ブロック1およびブロック2のデバイス構造、および、基板3の全エリアに対する、これらのブロックのこれらのデバイス構造によって占められる実際のエリアの比率に依存することは、認識されるであろう。
【００５７】
図8aに示すような単一のダミー構造25に換えて、図8bに示すように、複数のダミー構造25を用いてもよいことに注意されたい。単一のダミー構造25の場合と全く同様に、図8bのダミー構造25の全エリアは、ブロック1およびブロック2の元々の構造の処理中にそれぞれの層の追加エリアの必要性に関係する。
【００５８】
さらに、ダミー構造タイル25は、半導体ウェーハ上の利用可能な、如何なる位置に位置してもよい。それらのタイルは、単独のシステムオンチップの近傍に位置してもよいし、または、それらは、チップエリアに合体していてもよい。さらに、それらは、システムオンチップを有している実際のダイとスペースを置いた、半導体ウェーハの特別に指定されたエリアに位置していてもよい。ダミー構造タイル25は、また、必要であれば、スクライブラインの上に、または、ボンドパッドエリアまたはコンタクトパッドエリアの下に置いてもよい。（その後で、コンタクトパッドエリアを、ダミー構造タイルの上に形成してもよい。）
ダミー構造タイル25が、種々のサイズを持ってもよく、それは、各ダミータイル25を、適切な寸法の任意の利用可能な位置に収めることを可能にするということも注目される。
【００５９】
図9aおよび9bは、それぞれ、3つの多結晶シリコン層を用いて1つのプロセスで作られた3つのタイプのデバイス／技術の原型的な構造の断面、および、その原型的な構造のチップレイアウトを線図的に示している。
【００６０】
図9aおよび9bの原型的な構造は、1つのベースライン技術1と、2つのオプション技術2, 12とから成る。ベースライン技術、即ち、単一の多結晶シリコン技術が、ブロック1に表わされている。第1のオプション技術が、ブロック2に示されている。このオプション技術は、二重多結晶シリコン技術デバイスを線図的に表わしている。第2のオプション技術が、ブロック12によって表わされている。
【００６１】
ブロック1は、第1のゲート酸化層5、および、第1の多結晶シリコン層6を有している。
【００６２】
ブロック2は、第2のゲート酸化層17、第2の多結晶シリコン層8、インターポリ絶縁膜20、および、第3の多結晶シリコン層22を有している。
【００６３】
ブロック12は、第3のゲート酸化層20、および、第2の多結晶シリコン層8を有している。
【００６４】
ブロック1, 2, 12は、半導体基板3上に形成され、分離STI 4によって分離されている。
【００６５】
ここでも、ベースライン技術1は、システムオンチップの最も大きなエリアを包含している。ブロック2, 12は、システムオンチップのエリアの小さな部分を占めるに過ぎない。
【００６６】
図10aおよび10bは、第1のゲート酸化および第1の多結晶シリコン堆積の後における、ダミー構造26と、本発明の第2の好適な実施例にしたがって、3つのタイプのデバイス／技術の断面とを、それぞれ、線図的に示している。
【００６７】
ダミー構造26には、反応性イオンエッチングプロセスによってエッチングされるエリアに対して追加エリアが、必要な場合に、追加するために設けられている。
【００６８】
基板3の表面上には、第1のゲート酸化層5が、形成される（当業技術分野において既知の任意の酸化プロセスまたは堆積プロセスによって）。第1のゲート酸化層5の上には、第1の多結晶シリコン層6が、形成される。
【００６９】
第1の多結晶シリコン層6の上には、レジスト層14が、塗布される。レジスト層14は、ブロック2のエリアが開口するようにパターン化される。それに応じて、ダミー構造26において、レジスト層14のうちのエリア15が、第1の多結晶シリコン層6のエリアを増やすために開口される。エリア15のサイズは、第1の多結晶シリコン層6がRIEプロセスに曝される、ブロック2とエリア15との全エリアが、正確で信頼性の高い終点検出を備えたRIEプロセスを可能にするように選ばれる。
【００７０】
図11aおよび11bは、第1の多結晶シリコン層6のパターニングの後における、ダミー構造26、および、3つのタイプのデバイス／技術の断面を、それぞれ、線図的に示している。
【００７１】
図12aおよび12bは、第2のゲート酸化および第2の多結晶シリコン層の堆積、および、その後のレジストパターニングの後における、ダミー構造26、および、3つのタイプのデバイス／技術の断面を、それぞれ、線図的に示している。
【００７２】
ブロック2の開口エリアの上、および、第1の多結晶シリコン層6の上には、第2の分離層17が、堆積される。（その前のステップで、第1のゲート酸化層5が、当業技術分野において既知の任意の方法によって、ブロック2のエリアにおいて除去されている。）この第2の分離層17は、例えば、SiO2層としてもよい。
【００７３】
その後の堆積で、第2の多結晶シリコン層8が、ブロック1, 2, 12およびダミー構造26の全面に渡って第2の分離層17の上に堆積される。
【００７４】
次に、レジスト層18が、第2の多結晶シリコン層8の上に堆積される。フォトリソグラフィステップによって、レジスト層18が、ブロック2の全エリア、および、ダミー構造26のエリアの一部を覆うようにパターン化される。
【００７５】
ダミー構造26の開口エリアは、さらなるRIEプロセスにおいて、ブロック12およびブロック1の第2の多結晶シリコン層8のエッチングプロセスの、信頼性が高く正確な終点検出が得られるように選ばれる。
【００７６】
図13aおよび13bは、RIEプロセスによる第2の多結晶シリコン層8のパターニングの後における、ダミー構造26、および、3つのタイプのデバイス／技術の断面を、それぞれ、線図的に示している。
【００７７】
図12aおよび12bを参照して記述したRIEプロセスによるエッチングの後では、ブロック12のエリアおよびブロック1のエリアの第2の多結晶シリコン層8は、除去されている。終点検出が正確であるため、ブロック1および12のエリアにおいて、第2の分離層17でのエッチストップが、得られている。ダミー構造26では、第2の多結晶シリコン層8の露出部分が、同様に除去されている。第2の分離層17が、ダミー構造26のこの特定のエリアにおけるエッチストップとして働く。
【００７８】
ダミー構造26において、多結晶シリコンスペーサ19を、第1の多結晶シリコン層6から成るブロックの端部に形成してもよい。そのような多結晶シリコンスペーサ19の実際の形状は、当業者には知られているように、とりわけ、印加されるRIEプロセスの実際のパラメータに依存する。ブロック2およびダミー構造26には、第2の多結晶シリコン層8（の一部）が、依然として存在している。
【００７９】
図14aおよび14bは、第2のインターポリ絶縁層20の堆積およびレジストパターン21の作製の後における、ダミー構造26、および、3つのタイプのデバイス／技術の断面を、それぞれ、線図的に示している。
【００８０】
第2の分離層17が、選択的なプロセスによって除去され、全ての多結晶シリコンエリア6, 8が、露出する。その後のステップで、インターポリ絶縁層20が、ブロック1, 2, 12およびダミー構造26の露出した多結晶シリコンエリア6, 8上に選択的に堆積される。
【００８１】
第2のインターポリ絶縁層20は、SiO2層またはONまたはONOの層であってもよい。
【００８２】
次に、ウェーハが、レジスト層21でスピンコートされ、レジスト層21は、ブロック12上のレジスト層21が除去されるようにパターン化される。
【００８３】
図15aおよび15bは、インターポリ絶縁層20および多結晶シリコン層6の反応性イオンエッチングの後における、ダミー構造26、および、3つのタイプのデバイス／技術の断面を、それぞれ、線図的に示している。
【００８４】
ブロック12に第2のオプション技術を形成するために、ブロック12のエリアの第1の多結晶シリコン層6および第2のインターポリ絶縁層20が、RIEプロセスによって除去されている。レジスト剥離プロセスが、レジスト層21を除去するために適用される。
【００８５】
図16aおよび16bは、第3の多結晶シリコン層22の堆積およびレジストパターン23の作製の後における、ダミー構造26、および、3つのタイプのデバイス／技術の断面を、それぞれ、線図的に示している。
【００８６】
図15aおよび15bに示す構造1, 2, 12, 26の上に、第3のゲート酸化層31および第3の多結晶シリコン層22が、堆積される。第3のゲート酸化層31は、例えば、SiO2から成る。オプション技術ブロック2では、第3のゲート酸化層31は、インターポリ絶縁層20の上に形成される。実際の形成プロセスに依存するが、インターポリ絶縁層20の厚さおよび組成は、第3のゲート酸化層31の形成後にも、依然として影響を受けずに残存していてもよい。
【００８７】
次に、レジスト層23が、半導体ウェーハに塗布され、ブロック2にさらなる構造を確定するために、パターン化される。
【００８８】
また、ダミー構造26のレジスト層23は、多結晶シリコン層22から成る追加エリア32を露出するために開口される。このように、その後のRIEプロセスに曝される多結晶シリコンエリアは、相対的に小さなエリアのRIEプロセスにおける上述の欠点を回避するほどに十分大きくなる。
【００８９】
ブロック2の構造のエリアへの、ダミー構造26の開口エリア32の追加によって、RIEプロセスは、申し分なくうまくいき、かつ、信頼性高く、正確な終点検出が、可能となる。
【００９０】
図17aおよび17bは、第1のオプション技術における二重多結晶シリコン構造のパターニング、および、レジストパターンの作製の後における、ダミー構造26、および、3つのタイプのデバイス／技術の断面を、それぞれ、線図的に示している。
【００９１】
図17aおよび17bに、ブロック1, 2, 12の構造、および、ダミー構造26が、図16aおよび16bに示す構造のRIEプロセス後において示されている。ブロック2に、二重多結晶シリコン構造が、形成されている。ダミー構造26では、第2のゲート酸化層17に達する開口28が、造られている。
【００９２】
さらなるプロセスのために、レジストパターン27が、ウェーハ上に確定される。レジスト層27が、塗布され、そして、示されているようにパターン化される。ブロック2において、二重多結晶シリコン構造8, 20, 22が、レジスト層27によって覆われる。ブロック12においては、レジスト層27が、第3の多結晶シリコン層22中に1つの構造を形成するようにパターン化される。ダミー構造26では、レジスト層27が、構造の一部を覆い、第3の多結晶シリコン層22がエッチングされることになるブロック12のエリアおよびブロック1のエリアを減ずる。このステップは、RIEプロセスに曝される実際のエリアが、ウェーハエリアのうちの上限、例えば、90%、を超過する場合に実行される。
【００９３】
その後のRIEプロセスにおいて、第3の多結晶シリコン層22が、除去される。多結晶シリコンエリア22の減少によって、信頼性の高い終点検出が与えられるから、RIEプロセスを正確に制御することができ、そして、第2の多結晶シリコン層22の厚さが、ブロック1と12とにおいて実質的に等しいから、精密なエッチストップを、ブロック1および12の両方で得ることができる。RIEプロセスによって得られる、その結果としての構造が、図18aおよび18bに示されている。
【００９４】
図18aおよび18bは、第2のオプション技術における単一多結晶シリコン構造のパターニング、および、レジストパターン29の確定の後における、ダミー構造26、および、3つのタイプのデバイス／技術の断面を、それぞれ、線図的に示している。
【００９５】
図18aおよび18bに示すプロセスのステップにおいて、ブロック1内に、ベースライン技術の構造が、確定される。この目的のために、レジスト層29が、ウェーハに塗布され、そして、ブロック1に開口エリアおよびダミー構造26に開口エリアを得るために、図18aおよび18bに示すようにパターン化される。ダミー構造26の開口エリアは、印加されるRIEプロセスを正確にコントロールすることができるように、ブロック1内の開口エリアを減少させる働きをする。
【００９６】
図19aおよび19bは、ベースライン構造のパターニングの後における、ダミー構造26、および、3つのタイプのデバイス／技術の最終的な断面を、それぞれ、線図的に示している。
【００９７】
ブロック1内のベースラインデバイスのパターニングの後、ベースライン技術、および、ブロック2およびブロック12内の2つのオプション技術の形成が、完了する。その後のステップにおいて、シリサイド、層間絶縁膜(ILD)および／または金属間絶縁膜(IMD)のような保護分離層を堆積してもよいし、そして、コンタクトおよび相互接続を造ってもよい（そのどれもが図示されていない）。
【００９８】
図19aおよび19bの線図的な断面において、ブロック2のオプション技術は、第2のゲート酸化膜17の上の、二重多結晶シリコンデバイス8、20、22から成る。ブロック12のオプション技術は、第3のゲート酸化膜31の上の単一多結晶シリコンデバイス22から成り、また、ブロック1のベースライン技術は、第1のゲート酸化膜5の上の単一多結晶シリコンデバイス6から成る。ここで、第1、第2、第3のゲート酸化層5, 17, 31の各々のそれぞれの厚さを、それぞれのベースライン技術ブロックおよびオプション技術ブロック1, 2, 12の特定の電子的要求を満たすように調節してもよいことが、特筆される。
【００９９】
ブロック1に比較してブロック2およびブロック12の相対的に小さなエリアを補うために、ダミー構造26に、犠牲多結晶シリコンエリアが設けられ、RIEによる正確で信頼性の高いプロセスを可能にする。
【０１００】
図20aおよび20bは、それぞれ、単一のダミー構造26および複数のダミー構造26の平面図を線図的に示している。
【０１０１】
ダミー構造26は、種々の形状に形成してもよいが、長方形または正方形であるのが好ましい。例として、図20aおよび20bにおいて、ダミー構造26は、正方形の形状をしている。
【０１０２】
ダミー構造26の平面図において、第1の分離層5、第1の多結晶シリコン層6、第3の多結晶シリコン層22、および、開口エリア28が、示されている。図20aおよび20bのダミー構造中の点線は、図19aおよび19bのダミー構造26の断面に示すような、その下にある構造を画定している。ダミー構造26中のコンポーネント6, 8, 19, 22, 5, 17, 20, 31の各々の実際のエリアサイズは、システムオンチップにベースライン技術とオプション技術とを確定するためのプロセスステップ、これらの技術の各々の相対的なエリアサイズ、および、各技術の構成部品の各々の相対的なサイズに依存する。したがって、ダミー構造26の実際の形状は、ブロック1, 2, 12中のデバイス構造、および、これらのブロック内のこれらのデバイス構造によって占められる実際のエリアを基板3の総エリアで割った比率に依存することは認識されるであろう。
【０１０３】
また、ダミー構造26は、RIEプロセス中のエリア補償として用いられるものであるから、ダミー構造26のエリアは、図20aに示すように、単一エリアによって表わしてもよいが、任意選択に、図20bに示すように、複数の、より小さなダミー構造26に分割してもよい。そのような複数のダミー構造26であれば、ダミー構造26は、種々のサイズを持ってもよく、ウェーハ上の任意の利用可能なエリアに配置することができる。
【０１０４】
ダミー構造26は、半導体ウェーハ上の利用可能ないくつかの位置に位置してもよい。ダミー構造26は、単独のシステムオンチップの近傍に位置してもよい。それは、また、システムオンチップを有している実際のダイとスペースを置いた、半導体ウェーハの特別に指定されたエリアに位置していてもよい。ダミー構造26は、また、システムオンチップエリアに合体していてもよい。特に、種々のサイズの複数のダミー構造26が利用される場合には、例えば、小さなサイズのダミーが、チップエリアの内部に位置し、そして、より大きなサイズのダミーが、チップエリアの周囲、または、半導体ウェーハ上の他のいくつかの位置に位置するような分布を作ることができる。
【０１０５】
本発明によるダミー構造25, 26は、バイポーラ、不揮発性、または、アナログ以外のオプション技術を有してもよいことが、特筆される。さらに、本発明は、デバイスを形成するために、多結晶シリコン層を使用することだけに限定されない。即ち、オプション技術において、例えば、アモルファスシリコン、シリコン−ゲルマニウム、III-V化合物、および、金属（例えば、Al, W, Cu, Tiなど）のような、多結晶シリコン以外の材料を利用してもよい。したがって、ダミー構造25, 26は、また、製造中にオプション技術のために、または、特定のプロセスステップのために具体的に設計される種々のサブタイプを有してもよい。
【図面の簡単な説明】
【０１０６】
【図１】オプション技術全面に渡る小さな開口エリアの反応性イオンエッチング(RIE)中の、ベースライン技術とオプション技術との統合の断面を示す。
【図２】本発明による、2つの多結晶シリコン層を用いて単一のプロセスで作られる2つのタイプのデバイス／技術の原型的な構造の断面(a)とチップレイアウト(b)を線図的に示す。
【図３】本発明の第1の好適な実施例にしたがって、第1のゲート酸化および第1の多結晶シリコンの堆積およびレジストパターンの確定の後における、ダミー構造(a)と2つのタイプのデバイス／技術の断面(b)を線図的に示す。
【図４】第1の多結晶シリコン層のパターニングの後における、ダミー構造(a)と2つのタイプの技術の断面(b)を線図的に示す。
【図５】インターポリ絶縁層および第2の多結晶シリコン層の堆積、および、それに続くレジスト層のパターニングの後における、ダミー構造(a)と2つのタイプの技術の断面(b)を線図的に示す。
【図６】RIEによる第2の多結晶シリコン層のパターニング、および、それに続くレジストパターニングステップの後における、ダミー構造(a)と2つのタイプの技術の断面(b)を線図的に示す。
【図７】ベースライン技術のパターニングの後における、ダミー構造(a)と2つのタイプの技術の断面(b)を線図的に示す。
【図８】単一のダミー構造(a)と複数のダミー構造(b)の平面図を線図的に示す。
【図９】3つの多結晶シリコン層を用いて1つのプロセスで作られる3つのタイプのデバイス／技術の原型的な構造の断面(a)とチップレイアウト(b)を線図的に示す。
【図１０】本発明の第2の好適な実施例にしたがって、第1のゲート酸化および第1の多結晶シリコンの堆積の後における、ダミー構造(a)と3つのタイプのデバイス／技術の断面(b)を線図的に示す。
【図１１】第1の多結晶シリコン層のパターニングの後における、ダミー構造(a)と3つのタイプのデバイス／技術の断面(b)を線図的に示す。
【図１２】第2のゲート酸化および第2の多結晶シリコン層の堆積、および、それに続くレジストパターニングの後における、ダミー構造(a)と3つのタイプのデバイス／技術の断面(b)を線図的に示す。
【図１３】RIEプロセスによる第2の多結晶シリコン層のパターニングの後における、ダミー構造(a)と3つのタイプのデバイス／技術の断面(b)を線図的に示す。
【図１４】第2のインターポリ絶縁層の堆積およびレジストパターンの形成の後における、ダミー構造(a)と3つのタイプのデバイス／技術の断面(b)を線図的に示す。
【図１５】インターポリ絶縁層および多結晶シリコン層の反応性イオンエッチングの後における、ダミー構造(a)と3つのタイプのデバイス／技術の断面(b)を線図的に示す。
【図１６】第3の多結晶シリコン層の堆積およびレジストパターンの形成の後における、ダミー構造(a)と3つのタイプのデバイス／技術の断面(b)を線図的に示す。
【図１７】第1のオプション技術における二重多結晶シリコン構造のパターニングおよびレジストパターンの形成の後における、ダミー構造(a)と3つのタイプのデバイス／技術の断面(b)を線図的に示す。
【図１８】第2のオプション技術における単一多結晶シリコン構造のパターニングおよびレジストパターンの確定の後における、ダミー構造(a)と3つのタイプのデバイス／技術の断面(b)を線図的に示す。
【図１９】ベースライン構造のパターニングの後における、ダミー構造(a)と3つのタイプのデバイス／技術の最終的な断面(b)を線図的に示す。
【図２０】単一のダミー構造(a)と複数のダミー構造(b)の平面図を線図的に示す。
【符号の説明】
【０１０７】
1  ベースライン技術ブロック
2, 12  オプション技術ブロック
3  基板
4  浅いトレンチ分離
5  第1のゲート酸化層
6  第1の多結晶シリコン層
7, 20  インターポリ絶縁層
8  第2の多結晶シリコン層
9, 11, 13, 14, 18, 21, 23, 27, 29  レジスト層
10A, 10B  開口エリア
15  エリア
17  第2のゲート酸化層
19  多結晶シリコンスペーサ
22  第3の多結晶シリコン層
25, 26  ダミー構造
28  開口エリア
【図１】
2005506700.tif 000003
【図２】
2005506700.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2005506700.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
2005506700.tif 000055
2005506700.tif 000056
【国際調査報告】
2005506700.tif 000057
2005506700.tif 000058
2005506700.tif 000059