(57)【要約】分離素子のない磁気抵抗ランダム・アクセス・メモリ・アーキテクチャ（１０）は、複数の不揮発性磁気抵抗エレメントのデータ列を含む。基準列（１２）は、データ列に隣接して配置されている不揮発性磁気抵抗エレメントを含む。各列は、電流伝達部（１６〜２０）に接続されている。選択されたデータ電流伝達部および基準電流伝達部（２０）は、差動アンプ（６５〜６８）の入力に接続され、データ電圧を基準電圧と差動的に比較する。電流伝達部は、データおよび基準ビットラインの端部に直接接続されている。この具体的な構成によって、電流伝達部を同じ電圧にクランプすることができ、スニーク回路を減少または排除し、漏れ電流を大幅に低減する。
2005520271.tif 000002
【特許請求の範囲】
【請求項１】
分離素子のない磁気抵抗ランダム・アクセス・メモリ・アーキテクチャであって、
関連する列ビットラインと複数の離間したディジットラインとを各々含む、複数のデータ列であって、該複数のデータ列の各々が、各々ＲｍａｘおよびＲｍｉｎ状態の一方にプログラム可能であり、内部に情報を格納するように接続されている第１の複数の不揮発性磁気抵抗エレメントを含み、前記データ列の各々における前記第１の複数の不揮発性磁気抵抗エレメントが、各々、一端において前記関連する列ビットラインに接続され、他端において、前記複数のディジット・ラインの内１本のディジットラインに、それぞれ接続されている、前記複数のデータ列と、
前記データ列に隣接して配置された第２の複数の不揮発性磁気抵抗エレメントを含む基準列であって、前記第２複数の不揮発性磁気抵抗エレメントに結合されている関連する基準ビットラインを有する前記基準列と、
複数のデータ電流伝達回路であって、各１つが前記関連する列ビットラインの各々に結合されており、各データ電流伝達回路が出力端子を有する、前記複数のデータ電流伝達回路と、
前記基準ビットラインに結合され、かつ出力端子を有する基準電流伝達回路と、
第１および第２入力を有する差動アンプと、
前記複数のデータ電流伝達回路から選択された１つの出力端子を前記差動アンプの第１入力に結合し、前記基準電流伝達回路の出力端子を前記差動アンプの第２入力に結合し、前記複数のデータ電流伝達回路から選択された１つから発生するデータ電圧を、前記基準電流伝達回路から発生する基準電圧と比較し、データ出力信号を提供する選択回路と、
を備えている磁気抵抗ランダム・アクセス・メモリ・アーキテクチャ。
【請求項２】
分離素子のない磁気抵抗ランダム・アクセス・メモリ・アーキテクチャであって、
データ列および複数の離間したディジットラインを規定する列ビットラインであって、前記データ列が、各々ＲｍａｘおよびＲｍｉｎ状態の一方にプログラム可能であり、内部に情報を格納するように接続されている複数の不揮発性磁気抵抗エレメントを含み、前記データ列内の前記不揮発性磁気抵抗エレメントが、各々、一端において前記列ビットラインに接続され、他端において、前記複数のディジット・ラインの内１本のディジットラインに接続されている、列ビットラインと、
前記データ列に隣接して配置された中間点発生器を含む基準列であって、前記中間点発生器が、各々、Ｒｍａｘ状態およびＲｍｉｎ状態を有し、各々ＲｍａｘおよびＲｍｉｎの一方に設定される複数の不揮発性磁気抵抗エレメントを含み、前記複数の不揮発性磁気抵抗エレメントが共に接続され、ＲｍａｘおよびＲｍｉｎ間の中間点抵抗の全抵抗を与える、前記基準列と、
前記関連する列ビットラインに結合され、出力端子を有するデータ電流伝達回路と、
基準ビットラインに結合され、出力端子を有する基準電流伝達回路と、
第１および第２入力を有する差動アンプと、
前記データ電流伝達回路の出力端子を前記差動アンプの第１入力に結合し、前記基準電流伝達回路の出力端子を前記差動アンプの第２入力に結合し、前記データ電流伝達回路から発生したデータ電圧を、前記基準電流伝達回路から発生した基準電圧と比較し、データ出力信号を供給する選択回路と、
を備えている磁気抵抗ランダム・アクセス・メモリ・アーキテクチャ。
【請求項３】
分離素子のない磁気抵抗ランダム・アクセス・メモリ・アーキテクチャであって、関連する列ビットラインと、第１の複数の離間したディジットラインとを各々含む複数のデータ列であって、
前記複数のデータ列の各々は、各々、ＲｍａｘおよびＲｍｉｎ状態の一方にプログラム可能であり、内部に情報を格納するように接続されている第１の複数の不揮発性磁気抵抗エレメントを含み、前記データ列の各々における前記第１の複数の不揮発性磁気抵抗エレメントは、各々、一端において前記関連する列ビットラインに接続され、他端において、前記第１の複数のディジット・ラインの内１本のディジットラインにそれぞれ接続されている、前記複数のデータ列と、
前記複数のデータ列に隣接して配置されている第２の複数の不揮発性磁気抵抗エレメントを含む基準列であって、該基準列が、関連する基準ビットラインと、第２複数の離間ディジットラインとを有し、前記基準列における前記第２の複数の不揮発性磁気抵抗エレメントは、各々、一端において前記関連する基準ビットラインに接続され、他端において、前記第２の複数のディジット・ラインの内１本のディジットラインにそれぞれ接続されており、前記第２の複数の離間ディジットラインが、前記第１複数の離間ディジットラインから電気的に分離されている、基準列と、
前記関連する列ビットラインの各々にそれぞれ結合されている複数のデータ電流伝達回路であって、各々、出力端子を有する複数のデータ電流伝達回路と、
前記関連する基準ビットラインに結合され、出力端子を有する基準電流伝達回路と、
第１および第２入力を有する差動アンプと、
前記複数のデータ電流伝達回路から選択した１つの出力端子を前記差動アンプの第１入力に結合し、前記基準電流伝達回路の出力端子を前記差動アンプの第２入力に結合し、前記複数のデータ電流伝達回路から選択した前記１つから発生するデータ電圧を、前記基準電流伝達回路から発生する基準電圧と差動的に比較し、データ出力信号を供給する選択回路と、
を備えている、磁気抵抗ランダム・アクセス・メモリ・アーキテクチャ
【請求項４】
分離素子のない磁気抵抗ランダム・アクセス・メモリ・アーキテクチャであって、
複数の離間ディジットラインと、
関連するデータ・ビットラインを各々含む複数のデータ列であって、該複数のデータ列の各々が、各々ＲｍａｘおよびＲｍｉｎ状態の一方にプログラム可能であり、内部に情報を格納するように接続されている、第１の複数の不揮発性磁気抵抗エレメントを含み、前記データ列の各々における前記第１の複数の不揮発性磁気抵抗エレメントは、各々、一端において前記関連するデータ・ビットラインに接続され、他端において、前記複数のディジット・ラインの内１本のディジットラインにそれぞれ接続されている、前記複数のデータ列と、
関連する基準ビットラインと、それに接続されている第２の複数の不揮発性磁気抵抗エレメントとを各々含む複数の基準列であって、該複数の基準列の各基準列は、前記複数のデータ列の内関連するデータ列と対向対を形成し、前記関連する基準ビットラインが前記関連するデータ・ビットラインから電気的に分離されている、複数の基準列と、
前記関連するデータ・ビットラインの各々にそれぞれ結合されている複数のデータ電流伝達回路であって、各々、出力端子を有する複数のデータ電流伝達回路と、
前記関連する基準ビットラインの各々に１つずつ結合されている複数の基準電流伝達回路であって、各々、出力端子を有する基準電流伝達回路と、
第１および第２入力を有する差動アンプと、
選択されたデータ電流伝達回路と選択された基準電流伝達回路とを含む対向対を選択する選択回路であって、該選択回路は、前記選択されたデータ電流伝達回路の出力端子を前記差動アンプの第１入力に結合し、前記選択された基準電流伝達回路の出力端子を前記差動アンプの第２入力に結合し、前記選択されたデータ電流伝達回路によって発生したデータ電圧を、前記選択された基準電流伝達回路によって発生した基準電圧と差動的に比較し、データ出力信号を供給する、選択回路と、
を備えている磁気抵抗ランダム・アクセス・メモリ・アーキテクチャ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗メモリに関し、更に特定すれば、分離素子が不要となるように設計したＭＲＡＭアレイのアーキテクチャに関する。
【背景技術】
【０００２】
薄膜の磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）は、磁気トンネリング接合（ＭＴＪ）セルを含む種々のメモリ・セルの実施形態において製作することができる。ＭＴＪセルは、製造および使用が最も簡単であるので、本明細書全体を通じてこれを主要な例として用いるが、様々なコンセプトもその他のＭＲＡＭセルやアレイに適用されることは理解されよう。ＭＴＪセルは、本質的に、１対の磁気層と、その間に挟持された絶縁層とから成る。一方の磁気層は固定磁気ベクトルを有し、他方の磁気層は、固定磁気層に対して整合または対向する可変磁気ベクトルを有する。磁気ベクトルが整合しているとき、ＭＴＪセルの抵抗、即ち、磁気層間の電流に対する抵抗は最小となり、磁気ベクトルが対向する、即ち、不整合のとき、ＭＴＪセルの抵抗は最大となる。
【０００３】
ＭＴＪセルにデータを格納するには、可変磁気ベクトルが選択した方向に移動するように、指定されたＭＴＪセルに磁場を印加する。一般に、整合方向(aligned orientation)を論理１または０に指定し、不整合方向をその逆、即ち、論理０または１とすることができる。格納されているデータを読み出す、即ち、感知するには、一方の磁気層から他方の磁気層へとＭＴＪセルに電流を流す。ＭＴＪセルを通過する電流量、即ち、ＭＴＪセル間の電圧降下は、可変磁気ベクトルの方向に応じて変化する。ＭＴＪメモリ・セルの製作および動作に関する補足情報は、１９９８年３月３１日に発行され「多層磁気トンネリング接合メモリ・セル」（Ｍｕｌｔｉ−Ｌａｙｅｒ  Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌｉｎｇ  Ｊｕｎｃｔｉｏｎ  Ｍｅｍｏｒｙ  Ｃｅｌｌｓ）と題する米国特許第５，７０２，８３１号において知見することができ、その内容はここで引用したことにより本願にも含まれることとする。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
殆どの従来技術の回路では、メモリ・アレイ全域にわたる漏れ経路を回避するために、分離素子、一般には、メモリ・アレイ内の各磁気抵抗素子と直列または並列なトランジスタが含まれている。殆どの場合、磁気抵抗素子および分離素子は、単一のユニットとして製作される。例えば、分離トランジスタは概して半導体基板上に製作され、付随する磁気抵抗素子は、内部で接続されるように、分離トランジスタ上に製作される。この構造における問題の１つは、結合した分離トランジスタと磁気抵抗素子、および動作に必要な制御線を作成するために多大な製造上の手間がかかることである。また、多数の分離素子および分離素子用の制御線のために、メモリ・アレイのサイズがかなり増大する。
【０００５】
従来技術のあるメモリ・アレイでは、差動アンプの一方の入力が、読み取る磁気抵抗素子を含む目標列に接続され、他方の入力を接地に接続されるように、分離素子がない磁気抵抗素子を接続する。。差動アンプ内部のフィードバックによって、目標列を接地電位に固定する。アレイ内の他の列は全て、列選択トランジスタによって接地されている（即ち、ビットラインが接地にクランプされている）。リード・プロセスを行うには、リード電圧を、読み取る磁気抵抗素子を含む行、およびこの行における他の磁気抵抗素子全てに印加する。恐らくは、アレイ内の全ての列が接地電位にあるので、選択されていない行にある読み取り対象でない磁気抵抗素子間には電流は流れない。このアーキテクチャに伴う重大な問題は、クランプ回路が理想的でないために、目標（読み取る列）およびその他の列を適正に等化することができず、スニーク・パス(sneak path)が生じて、信号損失および速度低下を招くことである。
【０００６】
別の従来技術のメモリ・アレイでは、目標列および関連する基準列を、センスアンプを介して出力端子に接続する。センスアンプは、目標列および基準列を通じてビットライン電流を受け取り、２つの列を同じ電位に固定する。目標セル（目標列にある）における電流変化を、基準セル（基準列にある）を通過する電流と比較する。しかしながら、目標および基準の磁気抵抗セルの双方が同じ状態にある場合、２つの電流がどの程度異なるのか明白ではない。また、経路の相違により、目標列および基準列は、正確に同じ電圧にはクランプされず、スニーク・パスが生ずる結果となる。
【０００７】
したがって、分離素子を含まず、前述の問題を克服する磁気抵抗メモリ・アレイを提供することは非常に望ましい。
【発明を実施するための最良の形態】
【０００８】
これより図１に移ると、本発明による分散基準列１２を有する分離不要磁気抵抗メモリ・アレイ１０の簡略構成図が示されている。この例では、アレイ１０は４×４アレイであり、基準列１２は２つの中間点発生器１４および１５を含み、各発生器１４および１５は２行の磁気抵抗エレメントを占有する。ここで具体的に注記すべきは、複数の不揮発性磁気抵抗エレメント（各々１３で示す）は、各々ＲｍａｘおよびＲｍｉｎ状態の一方にプログラム可能であり、内部に情報を格納するように接続されていることである。データ列（例えば、列ＢＬ0）内の不揮発性磁気抵抗エレメント１３は、各々、分離素子を組み込むことなく、一端において列ビットラインＢＬ0に直接接続され、他端において、複数のディジット・ラインＤＬ0〜ＤＬ3の内１本のディジット・ラインに接続されている。各ビットラインＢＬ0〜ＢＬ3およびＢＬｒｅｆは、それぞれ、電流伝達回路１６〜２０を介して、出力端子Ｖｏ0〜Ｖｏ3およびＶｏｒｅｆに接続されている。
【０００９】
さらに図２を参照すると、図１のアレイ１０の読み出し部として使用される電流伝達回路１６の一実施形態の簡略ブロック図が示されている。電流伝達回路１６〜２０の各々は同様なので、回路１６のみについて詳細に説明する。ここで、回路１６のブロック図は、主にアレイ１０等のアレイに関連した電流伝達回路の構造および動作について説明するために描かれていることは言うまでもない。また、電流伝達回路１６〜２０のいずれか１つまたは全て、あるいは以下に記載または言及するその他のあらゆる電流伝達部も、電流センサ、電流アンプ、プリアンプ、電流源、クランプ回路、電流／電圧変換器等を、あるいは意図する目的および記載する目的を達成する前述のあらゆる組み合わせを構成し得ることも注記しておく。以降、これらを単に「電流伝達部」または「電流伝達回路」と呼ぶことにする。
【００１０】
この実施形態の一例では、電流伝達部１６は、ビットラインＢＬ0に接続され、ＩBLビットライン電流を受ける端子を有する低インピーダンス端子回路２１を含む。ＶBIAS信号も回路２１に印加され、クランプ基準を与える。回路２１の第２端子は、高インピーダンス入力回路２２の入力に印加される電流源２３からの電流の一部を取り込む。回路２１は、電流源２３からの電流の一部を一方の端子から他方に伝達する。回路２２は、この電流を出力電圧Ｖｏ0に変換する。一般に、回路２１は、クランプ回路、電流センサ、電流センスアンプ、プリアンプ等を含むことができる。回路２２は、変換器、アンプ、第２センスアンプ等を含むことができ、一般に、本来、電流モード動作を行うために含まれている。電流伝達部１６は、非常に低い入力インピーダンスを有し、ビットラインＢＬ0を電流源２３の高出力インピーダンスから分離する。ＢＬ0のクランプと組み合わされた低入力インピーダンスにより、ビットラインＢＬ0の電圧振れ(voltage swing)を制限し、超高密度ＭＴＪアレイの高速読み出しを達成する。このように、電流伝達部１６は、動作温度、電源電圧の変化、およびプロセス条件の変化に関係なく、ビットラインＢＬ0に一定のバイアスを提供し、維持する。また、電流伝達部１６は、ビットラインＢＬ0上では電圧の振れ幅を小さくして、高速動作を可能とする。
【００１１】
この例では、回路２０は、アレイ１０における基準列として機能するビットラインＢＬｒｅｆに接続された、１対の同様の電流伝達部を含む。ビットラインＢＬ0に関連するメモリ・セルに格納されているデータから発生するデータ電圧は、差動アンプにおいて、ビットラインＢＬｒｅｆに関連する中間点発生器１４または１５から発生する基準電圧と比較され、データ出力信号が提供される。電流伝達部の動作、構造、および異なる実施形態に関する更なる情報は、「電流伝達器およびＭＴＪメモリの読み出し方法」（Ｃｕｒｒｅｎｔ  Ｃｏｎｖｅｙｏｒ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｒｅａｄｏｕｔ  ｏｆ  ＭＴＪ  Ｍｅｍｏｒｉｅｓ）と題する米国特許第６，２０５，０７３号において得ることができ、その内容はこの引用により本願にも含まれるものとする。
【００１２】
中間点発生器１４または１５のいずれかの動作は、図３を参照することによって最も良く理解できる。図３は、中間点発生器４０の動作を示す簡略構成図を表す。ＲｍｉｎおよびＲｍａｘの間の中心、または中間にある中間点抵抗をＲｍｉｄで示す。以下の式は、ＲｍｉｄのＲｍｉｎおよびＲｍａｘに対する関係を記述する。
【００１３】
Ｒｍｉｄ＝（Ｒｍａｘ−Ｒｍｉｎ）／２＋Ｒｍｉｎ
Ｒｍｉｄ＝ΔＲ／２＋Ｒｍｉｎ                            （１）
ここで、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎである。
【００１４】
式（１）は、図３に示すように、磁気抵抗エレメントの直列／並列結合によって実現される。磁気抵抗エレメントは、このように組み合わせることができる。何故なら、これらは一次のオーダーについての線形エレメントであり、したがって、これらは通常の受動線形抵抗器として扱うことができるからである。この簡略化した例では、中間点発生器４０は、入力端子４１および出力端子４２を含む。直列回路４４は、抵抗がＲｍａｘに等しい磁気抵抗エレメント４５、およびこれと直列に接続され、抵抗がＲｍｉｎに等しい磁気抵抗エレメント４６を含み、これらが入力端子４１および出力端子４２の間に直列に接続されている。別の直列回路４７は、抵抗がＲｍａｘに等しい磁気抵抗エレメント４８、およびこれと直列に接続され、抵抗がＲｍｉｎに等しい磁気抵抗エレメント４９を含み、これらが入力端子４１および出力端子４２の間に直列に接続されている。また、直列回路４４は直列回路４７と並列に接続され、直列／並列結合を形成する。
【００１５】
発生器４０の抵抗の直列／並列結合は、以下のように結合される。
Ｒｍｉｄ＝（Ｒｍａｘ＋Ｒｍｉｎ）｜｜（Ｒｍａｘ＋Ｒｍｉｎ）＝ＲAB
ここで、ＲABは、入力端子４１と出力端子４２との間の総抵抗である。
【００１６】
ＲAB＝（Ｒｍａｘ＋Ｒｍｉｎ）2／２（Ｒｍａｘ＋Ｒｍｉｎ）
＝（Ｒｍａｘ＋Ｒｍｉｎ）／２
＝（ΔＲ＋Ｒｍｉｎ＋Ｒｍｉｎ）／２
ＲAB＝ΔＲ／２＋Ｒｍｉｎ                      （２）
式（２）は式（１）に等しい、即ち、ＲABはＲｍｉｄに等しく、発生器４０は中間点Ｒｍｉｄを生成できることがわかる。
【００１７】
一般に、磁気抵抗エレメントは、不揮発性メモリ・エレメントであり、ＲｍａｘまたはＲｍｉｎ状態にプログラムすることができる。Ｒｍｉｎは磁化の平行状態に対応する最小抵抗値であり、Ｒｍａｘは磁化の逆平行状態に対応する最大抵抗値である。更に、磁気抵抗エレメントは、一般に、初期にはＲｍｉｎ状態にあり、Ｒｍｉｄの生成に先だってＲｍａｘ状態にプログラムされなければならない。このプログラミングは、１回だけの作業(one time effort)として行うことができ、その後再プログラムの必要は全くなく、Ｒｍａｘが自動的に発生する。何故なら、磁気抵抗エレメントは、その磁化状態を不揮発的に保持するからである。
【００１８】
更に図４を参照すると、単なる一例として、読み出し動作中の電流の流れを示すために、中間点発生器１４の概略図が示されている。最初に、ディジット・ライン２本毎に、関連するディジット基準ライン（例えば、ＤＬ0およびＤＬ1にはＤＬrefが関連する）があることを注記しておく。更に、２本のディジット・ラインのいずれかが選択された場合（例えば、ＤＬ0およびＤＬ1）、関連するディジット基準ライン（即ち、ＤＬref）も選択される。リード・モードでは、選択されたディジット・ラインは、その関連するディジット基準ラインと共に接地される。図４に示す例では、ディジット基準線ＤＬref0が接地されている。中間点発生器１４は、磁気抵抗エレメント５２〜５５を含む。磁気抵抗エレメント５２および５５は、それらのＲｍａｘ状態にプログラムされている。したがって、中間点発生器１４は基本的に図３の構造と同一であり、ビットラインＢＬrefが一方の出力端子として作用し、ディジットラインＤＬrefが他方の出力端子として作用し、これら出力端子間の抵抗は中間点Ｒｍｉｄとなることがわかる。
【００１９】
つまり、分離素子がない磁気抵抗メモリの新たな構造が、図１に示されている。分離不要磁気抵抗メモリ・アレイ１０では、電流伝達部１６〜２０が、それぞれ、ビットラインＢＬ0〜ＢＬ1およびＢＬrefを通じて、電流を得る。また、全ての電流伝達部１６〜２０は同一であるので、そして基準列を含む全ての列も同一であるので、電流伝達部１６〜２０は、ＢＬ1およびＢＬrefを通じて、ビットラインＢＬ0を同一の電圧にクランプする。全ての列またはビットラインのクランプ電圧は同一（または非常に近い）であり、これによって列間の漏れを極力抑えている。
【００２０】
分離不要磁気抵抗メモリ・アレイ１０は、中間点発生器１４および１５がないと、説明したようには動作しない。何故なら、ＲｍｉｎおよびＲｍａｘ間で区別できるためには、基準列を異なる電圧に固定するか、またはオフセット電流を基準列に注入して、基準列電流を目標列電流ＩｍａｘまたはＩｍｉｎ間の中間点に置かなければならないからである。一旦全てのビットラインをクランプしたなら、電流は全ての列を通過し、最終的には、選択したディジットラインおよび基準ディジットラインを通過し、全ての列を、選択したディジットラインおよびその対応する基準ディジットラインに接続する磁気抵抗エレメントを介して、接地に達する。電流伝達部１６〜２０は、情報搬送電流を電圧Ｖｏに変換し、差動アンプ（図１の説明を参照）はＶｏをＶrefと比較する。
【００２１】
更に図５および図６を参照すると、図４の中間点発生器１４の一実施形態の斜視図および断面図がそれぞれ示されている。これらの図から、アレイ１０内に規則的に形成されている４つの磁気抵抗エレメントは、容易に中間点発生器１４および１５に組み込むことができることが、当業者にはわかるであろう。通例、ディジットラインは、第１物質層に堆積する。この時点で、基準ディジットラインＤＬref0〜ＤＬrefnを、データ・ディジットラインの交互の対（例えば、ＤＬ0−ＤＬ1、ＤＬ2−ＤＬ3等）間に形成する。
【００２２】
次に、データ・ディジットライン（例えば、図１参照）の各々の上に、規則的な間隔で磁気抵抗エレメントを形成する。この実施形態では、磁気抵抗エレメント５２および５３は、ディジットラインＤＬ0上には形成されず、ディジットラインＤＬ0よりも多少上に位置する短いライン５６によって互いに接続されている。また、磁気抵抗エレメント５４および５５は、ディジットラインＤＬ1上には形成されておらず、ディジットラインＤＬ1よりも多少上に位置する短いライン５７によって互いに接続されている。
【００２３】
次に、別の物質層にビットラインを、磁気抵抗エレメントの上面に接続されるように堆積する。例えば、図５および図６に見られるように、ＢＬrefを、磁気抵抗エレメント５２および５５の上面に接続されるように堆積する。この実施形態では、通常、磁気抵抗エレメント５３および５４の上面に接続されるビットラインは、短い区間、例えば、区間５８に分割され、中間点発生器１４および１５の各々において、第２の一対の磁気抵抗エレメントのみを接続するようにしている。また、ビア５９を設けて、区間５８を基準ディジットラインＤＬref0に接続する。このように、磁気抵抗エレメントのアレイを製作するための通常の手順におけるわずかな変更によって、中間点発生器を容易に組み込むことが可能となる。
【００２４】
更に図７を参照すると、中間点発生器１４の多少異なる実施形態の斜視図が示されている。この実施形態では、基準ディジットラインＤＬref0を磁気抵抗エレメントの上に形成する前に、ビットラインを形成し次いで区間５８にビア５９によって接続することによって、セル・サイズの小型化を図ることを除き、構成要素の全てが前述のように構成されている。ディジットラインＤＬref0の位置の選択は、一般には、製作プロセスの工程によって決定される。
【００２５】
これより図８に移ると、例えば、図１のメモリ・アーキテクチャとともに用いる出力回路の別の実施形態を表す、簡略構成図が示されている。この実施形態では、異なる電流伝達回路６０〜６４を、それぞれ、電流Ｉ0〜Ｉ3およびＩrefの各々を受けるように接続する。また、４つの差動アンプ６５〜６８は、各々、一方の入力において電流伝達回路６０〜６３の１つからの出力を受け、他方の入力において電流伝達回路６４からの出力を受けるように接続されている。つまり、不揮発性磁気抵抗エレメントの複数のデータ列が基準列に隣接して位置し、選択された電流伝達部および関連するデータ列が生成するデータ電圧を、基準電流伝達部および基準列（この実施形態では、基準列における関連する中間点発生器）と差動的に比較する。ここで明らかとなるように、１つ以上の電流伝達部および関連するデータ列、および１つ以上の電流伝達部および関連する基準列に対して、様々な他の出力接続を個々の用途に最適な構成で行うことができる。
【００２６】
これより図９に移ると、例えば、図１の分離不要磁気抵抗メモリ・アレイ１０を組み込んだ、完全なメモリ・アーキテクチャの簡略構成図が示されている。メモリ・アーキテクチャ全体を１００で示す。アーキテクチャ１００では、ビットラインＢＬ0〜ＢＬ3およびＢＬrefの上端を、列モード選択トランジスタ回路１０２（ビットライン毎に１つのトランジスタ）を介して、双方向電流ソース／シンク１０３に接続する。リセット信号を、ＢＬrefに接続されているトランジスタに直接印加し、回路１０２における残りのトランジスタ全てを、ＯＲ回路１０４からの信号を受けるように接続する。ＯＲ回路１０４は、一方の入力でリセット信号を受け、他方の入力でリード即ちプログラムＷＥ信号を受ける。この実施形態では、ＷＥが論理０のとき、回路はプログラム動作モードにあり、ＷＥが論理１のとき、回路はリード動作モードにある。
【００２７】
ビットラインＢＬ0〜ＢＬ3およびＢＬrefの逆側の端部は、電流伝達部のバンク１０５を介して、列選択トランジスタ回路１０６に接続されている。バンク１０５内にある電流伝達部の全てには、共通バイアス電圧Ｖ1が印加されており、ビットラインの全てを同じ電圧にクランプする。回路１０６は、バンク１０５内で選択した電流伝達部、および関連するデータ・ビットラインＢＬ0〜ＢＬ3を、差動アンプ１１０の一方の入力に接続し、ビットラインＢＬrefの基準出力を差動アンプ１１０の他方の入力に接続する。ここでは簡略化のために差動アンプ１１０を用いるが、実際は、１対の信号の何らかの特性を比較して、先に開示した機能を行うことができる回路であればいずれでも利用することができ、「差動アンプ」という用語は、かかる回路を全て包含することを意図している。ビットラインＢＬ0〜ＢＬ3およびＢＬrefの逆側の端部も、プログラム選択トランジスタ１１２のバンクを介して、双方向電流ソース／シンク１１４に接続されている。バンク１１２におけるプログラム選択トランジスタの各々は、それぞれ、別個の信号Ｙ0p〜Ｙ3pおよびＹrefpによって活性化される。
【００２８】
更に図１０を参照すると、図９において用いた制御回路の詳細を示す概略図が示されている。列デコード回路１２０が一対の多重化信号（ここでは、Ａ0およびＡ1で示す）を受けるように接続されている。次いで、この多重化信号は、回路１２０によって、列選択信号Ｙ0〜Ｙ3の１つにデコードされ、列選択トランジスタ回路１０６内のトランジスタを、リード・モードの間（ＷＥ＝１、リセット０）１度に１つずつ動作させる。プログラミング・モードの間（ＷＥ＝０、リセット０）、列デコード回路１２０は、信号Ｙ0p〜Ｙ3pを生成し、これらはバンク１１２において一度に１つのトランジスタを活性化する。また、図１０に示すように、リセット信号は、タイミング回路を介して、直接Ｙrefp信号として供給される。
【００２９】
リセット＝１信号は、列モード選択トランジスタ回路１０２の基準トランジスタおよびバンク１１２内のＹrefpに印加され、双方向電流ソース／シンク１０３および１１４間のビットラインＢＬrefを通じてのみ電流の流れを許容する。ビットラインＢＬrefに電流が流れる結果、中間点発生器における意図した磁気抵抗エレメント（例えば、中間点発生器１４におけるエレメント５２および５５）がＲｍａｘ状態に移行される。
【００３０】
プログラミング・モードの間、バンク１１２内にあるトランジスタの１つを活性化することによって、１本のビットラインを選択し、双方向電流ソース／シンク１０３と１１４との間に選択されたビットラインが接続される。ここで再度注記すべきは、基準列における磁気抵抗エレメント（この実施形態では中間点発生器）は、リセットの間１回だけプログラムされ、これらは磁気トンネル接合のような不揮発性磁気抵抗素子であるので、再度プログラムする必要はないことである。このため、ビットラインＢＬrefは、プログラミング・モードの間は、列モード選択トランジスタ回路１０２またはバンク１１２により、双方向電流ソース／シンク１０３と１１４との間には接続されない。
【００３１】
図９に示すように、ディジットラインＤＬ0〜ＤＬ3、ＤＬref0およびＤＬref1の右端は、ディジットライン選択回路１１５を介して、ドライバ回路１１６に接続されている。ドライバ回路１１６は、リード・モード中にはアレイ１０にリード電圧を供給し、プログラム・モード中にはプログラミング電流を供給する。ディジットラインＤＬ0〜ＤＬ3の逆側の端部（左端）は、プログラミング・モードの間は、トランジスタ１１８のバンクを介して接地に接続され、リード・モードの間は切断されている。このため、プログラミング電流は、ディジットラインＤＬ0〜ＤＬ3を通って、ドライバ１１６と接地との間を通過する。リード・モードの間、リード電流は、選択したデータ磁気抵抗エレメント１３（図１参照）および関連する基準中間点発生器１４または１５を通じて、ドライバ１１６とバンク１０５内の電流伝達部との間を通過する。
【００３２】
ここで具体的に注記すべきは、電流伝達部バンク１０５における電流伝達部は、ビットラインＢＬ0〜ＢＬ3およびＢＬrefの端部に直接接続され、列選択トランジスタ回路１０６における列選択トランジスタは、電流伝達部の出力を差動アンプ１１０に接続することである。この具体的な構成によって、電流伝達部を同じ電圧にクランプし、スニーク回路を減少または排除することにより、漏れ電流を大幅に低減することができる。
【００３３】
これより図１１に移ると、本発明による分離不要磁気抵抗メモリ・アレイ２１０を組み込んだ、別の完全なメモリ・アーキテクチャ２００の簡略構成図が示されている。この例では、アレイ２１０は４×４アレイであり、基準列２１２を含む。ここで具体的に注記すべきは、各々ＲｍａｘおよびＲｍｉｎ状態の一方にプログラム可能な複数の不揮発性磁気抵抗エレメント（各々２１３で示す）が、内部に情報を格納するように接続されていることである。データ列における不揮発性磁気抵抗エレメント２１３は、各々、分離素子を組み込むことなく、一端において列ビットラインＢＬ0〜ＢＬ3の１つに直接接続され、他端において複数のディジット・ラインＤＬ0〜ＤＬ3の内１本のディジットラインに直接接続されている。基準列２１２は、４つの磁気抵抗エレメント２１３を含み、これらは、１つずつ、一端において１本の基準ディジットラインＤＬref0〜ＤＬref3に接続され、他端においてＢＬrefに接続されている。
【００３４】
ビットラインＢＬ0〜ＢＬ3およびＢＬrefの上端は、列モード選択トランジスタ回路２０２を介して、双方向電流ソース／シンク２０３に接続されている。図９の実施形態に関して説明したように、ＢＬrefに接続されているトランジスタにリセット信号が直接印加され、回路２０２内にある残りのトランジスタは全て、ＯＲ回路２０４からの信号を受けるように接続されている。ＯＲ回路２０４は、一方の入力でリセット信号を受け、他方の入力でリードまたはプログラムＷＥ信号を受ける。この実施形態では、ＷＥが論理０のとき、回路はプログラム動作モードにあり、ＷＥが論理１のとき、回路はリード動作モードにある。ビットラインＢＬ0〜ＢＬ3およびＢＬrefの逆側の端部は、電流伝達部２０５のバンクを介して、列選択トランジスタ回路２０６に接続されている。回路２０６内にあるトランジスタは、選択された電流伝達部および関連するデータ・ビットラインＢＬ0〜ＢＬ3を、差動アンプ２２０の一方の入力に接続し、基準電流伝達部の基準出力および関連するビットラインＢＬrefを差動アンプ２２０の他方の入力に接続する。
【００３５】
プログラム選択トランジスタのバンク２１２が、ビットラインＢＬ0〜ＢＬ3およびＢＬrefと双方向電流ソース／シンク２１４との間に接続されている。プログラミング・モードの間、バンク２１２内のトランジスタの１つを活性化することによってビットラインを選択し、選択したビットラインが双方向電流ソース／シンク２０３と２１２と間に接続される。ここで再度注記すべきは、基準列における磁気抵抗エレメント（この実施形態では中間点発生器）はリセットの間に１回だけプログラムされ、これらは磁気トンネル接合のように不揮発性磁気抵抗素子であるので、再度プログラムする必要はないことである。このため、ビットラインＢＬrefは、プログラミング・モードの間、列モード選択トランジスタ回路２０２内のトランジスタを介して接続されることはない。
【００３６】
図１１に示すように、ディジットラインＤＬ0〜ＤＬ3およびＤＬref1の右端は、ディジットライン選択回路２１５を介して、ドライバ回路２１６に接続されている。ドライバ回路２１６は、リード・モードの間アレイ２１０にリード電圧を供給し、プログラム・モードの間プログラミング電流を供給する。ディジットラインＤＬ0〜ＤＬ3の逆側の端部（左端）は、プログラミング・モードの間トランジスタ２１８のバンクを介して接地に接続され、リード・モードの間は切断されている。このため、プログラミング電流は、ディジットラインＤＬ0〜ＤＬ3を通じて、ドライバ２１６と接地との間を流れる。リード・モードの間、リード電流が、選択されたデータ磁気抵抗エレメント２１３および関連する基準磁気抵抗エレメント２１３を介して、ドライバ２１６とバンク２０５内の電流伝達部との間を流れる。
【００３７】
以上のように、磁気抵抗エレメントの基準列を設け、分離素子を不要とした磁気抵抗ランダム・アクセス・メモリ・アーキテクチャを開示した。基準列磁気抵抗素子は別個のディジットラインに接続し、その結果、アーキテクチャ内のディジットライン数が増加し、したがってディジットライン選択回路の数が増加する。電流伝達部および差動アンプを含む同じリード回路を、基準電圧伝達部が、データ基準伝達部（Ｖ１）とは異なるバイアス電圧（Ｖｒ）を受けることを除き、図９の回路において説明したように用いることができる。このように、Ｖｒを調節し、出力信号Ｖ0refがＶｍａｘとＶｍｉｎとの中間点となるようにすることができる。ＶｍａｘおよびＶｍｉｎは、それぞれ、データ最大および最小電流伝達部出力である。
【００３８】
バンク２０５内のデータ電流伝達部は、ビットラインに対して同じインピーダンスであるので、これらは全て等しいクランプ電圧をデータ・ビットラインに印加し、クランプ電圧が等しいために、データ・ビットライン間の漏れが最小限となり、その結果、分離素子は不要となる。明らかに、クランプ電圧が異なれば、データ・ビットラインと基準ビットライン間のインピーダンスも異なるが、これらは異なるディジットラインによって互いから分離されており、その結果、これらの間には漏れはない。尚、用いる基準列の数に応じて、いずれの数の基準ラインでも可能であることは理解されよう。
【００３９】
ここで再度具体的に注記すべきは、電流伝達バンク２０５における電流伝達部は、ビットラインＢＬ0〜ＢＬ3およびＢＬrefの端部に直接接続され、列選択トランジスタ回路２０６における列選択トランジスタは、電流伝達部の出力を差動アンプ２２０に接続することである。この具体的な構成によって、データ電流伝達部の全てを同じ電圧にクランプすることができ、データ伝達部間のスニーク回路を減少または排除し、漏れ電流を大幅に削減することが可能となる。
【００４０】
これより図１２に移ると、本発明による、分離素子を不要とした磁気抵抗メモリ・アレイ３１０を組み込んだ別の完全なメモリ・アーキテクチャ３００の簡略構成図が示されている。この例では、アレイ３１０は、第１データ列３１４に接続された磁気抵抗エレメント３１３の規則的アレイを含み、不揮発性磁気抵抗エレメントの各々が、ＲｍａｘおよびＲｍｉｎ状態の一方にプログラム可能であり、一方、第２データ列３１５に接続されたものが、各々、ＲｍｉｎおよびＲｍａｘ状態の一方とは逆にプログラム可能となっている。第１データ列３１４における不揮発性磁気抵抗エレメント３１３は、各々、分離素子を組み込むことなく、一端において列ビットラインＢＬ0〜ＢＬ3の１つに直接接続され、他端において複数のディジット・ラインＤＬ0〜ＤＬ3の内１本のディジットラインに直接接続されている。第２データ列３１５における不揮発性磁気抵抗エレメント３１３は、各々、分離素子を組み込むことなく、一端において列ビットラインＢＬ0p〜ＢＬ3pの１本に直接接続され、他端において複数のディジット・ラインＤＬ0〜ＤＬ3の内１本のディジットラインに直接接続されている。
【００４１】
ビットラインＢＬ0〜ＢＬ3の上端は、列モード選択トランジスタ回路３０２を介して、第１双方向電流ソース／シンク３０３に接続されている。ビットラインＢＬ0p〜ＢＬ3pの上端は、列モード選択トランジスタ回路３０２を介して、第２双方向電流ソース／シンク３０４に接続されている。双方向電流ソース／シンク３０３および３０４を活性化すると、逆のデータが列３１４および３１５に格納される。回路３０２におけるトランジスタは全て、リードまたはプログラム（ＷＥ）信号によって活性化されるように接続されている。この実施形態では、ＷＥが論理０のとき、回路はプログラム動作モードにあり、ＷＥが論理１のとき、回路はリード動作モードにある。
【００４２】
ビットラインＢＬ0〜ＢＬ3およびＢＬ0pの逆側の端部は、電流伝達部３０５のバンクを介して、列選択トランジスタ回路３０６に接続されている。回路３０６は、バンク３０５において選択された電流伝達部およびそれに関連するデータ・ビットラインＢＬ0〜ＢＬ3を差動アンプ３２０の一方の入力に接続し、バンク３０５において隣接する電流伝達部およびそれに関連するデータ・ビットラインＢＬ0p〜ＢＬ3pを差動アンプ３２０の他方の入力に接続する。このため、（ビットラインＢＬ0〜ＢＬ3に接続されている、選択された磁気抵抗エレメント３１３によって）バンク３０５において選択された電流伝達部において発生した電圧を、（ビットラインＢＬ0p〜ＢＬ3pに接続されている、選択された磁気抵抗エレメント３１３による）バンク３０５において隣接する即ち関連する電流伝達部において発生した電圧と比較する。２本の隣接するビットラインに接続されている電流伝達部は、同じバイアス／クランプ電圧（Ｖ1）を有し、その結果、全てのデータ・ラインは同じ電圧にクランプされることになる。
【００４３】
ここで再度具体的に注記すべきは、電流伝達部バンク３０５内の電流伝達部は、ビットラインＢＬ0〜ＢＬ3およびＢＬ0p〜ＢＬ3pの端部に直接接続され、列選択トランジスタ回路３０６内の列選択トランジスタは、電流伝達部の出力を差動アンプ３２０に接続することである。この具体的な構成によって、ビットラインＢＬ0〜ＢＬ3に関連するデータ電流伝達部を全て同じ電圧にクランプすることができ、ビットラインＢＬ0p〜ＢＬ3pに関連するデータ電流伝達部を全て同じ電圧にクランプすることができ、これによってデータ電流伝達部間のスニーク回路を減少または排除し、漏れ電流を大幅に削減する。
【００４４】
１対のプログラム選択トランジスタのバンク３１２が、それぞれ、ビットラインＢＬ0〜ＢＬ3およびＢＬ0p〜ＢＬ3pと、双方向電流ソース／シンク３１３および３１４との間に接続されている。バンク３１２におけるトランジスタは各ビットラインＢＬ0〜ＢＬ3およびそれと隣接即ち関連するビットラインＢＬ0p〜ＢＬ3pを１対の双方向電流ソース／シンク３１３および３１４に接続する。プログラミング・モードの間、バンク３１２における１対のトランジスタを同時に活性化することによって、１対のビットラインを選択する。図１０に示したものと同様の制御回路、即ち、多重化回路を含ませて、列選択信号を供給する。
【００４５】
図１２に示すように、ディジットラインＤＬ0〜ＤＬ3の右端は、ディジットライン選択回路３１７を介して、ドライバ回路３１６に接続されている。ドライバ回路３１６は、リード・モードの間アレイ３１０にリード電圧を供給し、プログラム・モードの間プログラミング電流を供給する。ディジットラインＤＬ0〜ＤＬ3の逆側の端部（左端）は、プログラミング・モードの間は、トランジスタ３１８のバンクを介して接地に接続され、リード・モードの間は切断されている。このため、プログラミング電流は、ビットラインＤＬ0〜ＤＬ3を通じて、ドライバ３１６と接地との間を流れる。リード・モードの間、リード電流は、選択された１対のデータ磁気抵抗エレメント３１３を通じて、ドライバ３１６とバンク３０５内の電流伝達部との間を流れる。
【００４６】
差動アンプ３２０からの出力信号は、１対の逆状態のデータ信号（互いに逆の状態にある２つの磁気抵抗エレメント）から発生するので、得られる出力信号は、単一の磁気抵抗エレメントから発生する出力信号の２倍となる。このため、本実施形態は、磁気抵抗エレメントのアレイ・サイズが２倍になることを犠牲にして、リード・アクセスを高速化しているが、それでもなお、分離素子を必要とするアレイよりも、全体的に小さく製作することができる。
【００４７】
以上、分離素子を不要とした磁気抵抗ランダム・アクセス・メモリ・アーキテクチャの様々な実施形態を開示した。基準列において中間点発生器を利用する実施形態では、基準列は、概ね、ｎ／２個の中間点発生セルで構成されており、ここでｎは各データ列におけるメモリ・セルの数である。また、各基準列における中間点発生器の配置は、各中間点発生器が４つの磁気抵抗エレメントが占める面積を占有するように行われる。
【００４８】
種々の実施形態の全てにおいて、一般に、メモリは単一の基板（例えば、半導体チップ等）の上に製作され、磁気抵抗エレメントは、規則的なパターンで行および列に位置付けられる。更に、複数のデータ列の磁気抵抗エレメントおよび複数の基準列即ち関連する列の磁気抵抗エレメントはほぼ同様である。中間点発生器を有する基準列を含む種々の実施形態において、基準列の非常に重要な面の１つは、これらが隣接するデータ列と容量的に非常に接近していることである。その結果、データ列および基準列における時間可変信号は非常に密接に追従し、高速リード処理が行われる。このように、分離素子を不要とし、ランダム・アクセス・メモリ・アーキテクチャの製造およびサイズを大幅に改良した新規な改良ＭＲＡＭアーキテクチャについて開示し説明した。
【００４９】
本発明の具体的な実施形態を示しかつ説明したが、更に別の変更や改良も当業者には想起されよう。したがって、本発明は、先に示した特定の形態には限定されないことを希求し、添付した特許請求の範囲は、本発明の趣旨および範囲から逸脱しないあらゆる変更をも包含することを意図している。
【図面の簡単な説明】
【００５０】
【図１】本発明にしたがって、分離素子をなくし、基準列を分散した磁気抵抗メモリ・アレイを示す簡略構成図。
【図２】図１のアレイの読み出し部の一実施形態の簡略ブロック図。
【図３】図１のアレイに用いる中間点発生器の動作を示す簡略構成図。
【図４】図１のアレイに用いる中間点発生器の動作を示す簡略構成図。
【図５】図４の中間点発生器の別の実施形態の斜視図。
【図６】図５の線６−６から見た断面図。
【図７】図４の中間点発生器の別の実施形態の斜視図。
【図８】例えば、図１のメモリ・アーキテクチャと共に用いる出力回路の別の実施形態を示す簡略構成図。
【図９】図１の分離不要磁気抵抗メモリ・アレイを組み込んだ完全なメモリ・アークテクチャの簡略構成図。
【図１０】図９における制御回路の更なる詳細を示す構成図。
【図１１】本発明による分離不要磁気抵抗メモリ・アレイを組み込んだ別の完全なメモリ・アーキテクチャの簡略構成図。
【図１２】本発明による分離不要磁気抵抗メモリ・アレイを組み込んだ別の完全なメモリ・アーキテクチャの簡略構成図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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