(57)【要約】半導体メモリー（５）を製造するために、第１トレンチ（２５）内にトレンチキャパシタ（３０）を配置する。基板（１５）内における、第１トレンチ（２５）の側面に第１縦トレンチ（５５）を配置し、第１トレンチ（５５）のもう一方の側面に、平行な第２縦トレンチ（６０）を配置する。第１縦トレンチ（５５）の中に第１スペーサーワード線（７０）を配置し、第２縦トレンチ（６０）の中に第２スペーサーワード線（７５）を配置する。第１トレンチ（２５）の中における、第１スペーサーワード線（７０）と第２スペーサーワード線（７５）との間に、接続板（８０）を配置する。第１スペーサーワード線（７０）の方向の接続板の厚さ（１１０）は、第１スペーサーワード線（７０）の方向の第１トレンチ（２５）の幅の半分よりも小さい。
2005504440.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリーセル（１０）を備えた半導体メモリー（５）であって、
基板表面（２０）を有する基板（１５）と、
基板（１５）の中に配置されており、下部領域（３５）、中間領域（４０）、および、上部領域（４５）を有し、内部にトレンチキャパシタ（３０）が形成されている、第１トレンチ（２５）と、
第１方向（Ｘ）、および、第１方向（Ｘ）に交差する第２方向（Ｙ）と、
基板（５０）の中に、第１トレンチ（２５）と第１方向（Ｘ）に並ぶように配置されており、第１トレンチ（２５）と同様に、内部にトレンチキャパシタ（３０）が形成されている、第２トレンチ（５０）と、
互いにほぼ平行に配置され、第１方向（Ｘ）に延びている、第１縦トレンチ（５５）および第２縦トレンチ（６０）と、
第１縦トレンチ（５５）と、第２縦トレンチ（６０）と、第１トレンチ（２５）と、第２トレンチ（５０）との間に配置されている活性領域（６５）と、
第１縦トレンチ（５５）の中で、活性領域（６５）の側面に配置されている、第１スペーサーワード線（７０）と、
第２縦トレンチ（６０）の中で、活性領域（６５）の側面に配置されている、第２スペーサーワード線（７５）と、
第１トレンチ（２５）または第２トレンチ（５０）の上部領域（４５）に、第１スペーサーワード線（７０）と第２スペーサーワード線（７５）との接続部として配置されている、導電性接続板（８０）と、
ソースドープ領域（９０）、ドレインドープ領域（９５）、および、チャネル（１００）を備えた、垂直選択トランジスタ（８５）とを含み、
第１縦トレンチ（５５）が、第１トレンチ（２５）および第２トレンチ（５０）に隣接し、
第２縦トレンチ（６０）が、第１トレンチ（２５）および第２トレンチ（５０）を挟んで第１縦トレンチの向かい側で、第１トレンチ（２５）および第２トレンチ（２５）に隣接しており、
チャネル（１００）が、活性領域（６５）内における、ソースドープ領域（９０）とドレインドープ領域（９５）との間に配置され、
ソースドープ領域（９０）がトレンチキャパシタ（３０）に接続され、
ドレインドープ領域（９５）が、基板（１５）上に第１スペーサーワード線（７０）と交差するように配置されているビット線（１０５）に接続されている、半導体メモリーにおいて、
第１スペーサーワード線（７０）の延びる方向における接続板（８０）の厚さ（１１０）が、第１スペーサーワード線（７０）の延びる方向における第１トレンチ（２５）の幅の、半分よりも小さいことを特徴とする、半導体メモリー。
【請求項２】
第１トレンチ（２５）の中に第１接続板（１１５）および第２接続板（１２０）が配置されており、
第１接続板（１１５）は、活性領域（６５）に隣接しており、
第２接続板（１２０）は、第１トレンチ（２５）の上部領域（４５）における第１接続板（１１５）と反対側の、第１トレンチ（２５）の側壁に配置されていることを特徴とする、請求項１に記載の半導体メモリー。
【請求項３】
活性領域（６５）が、スペーサーワード線と接続板とからなるゲート電極によって、取り囲まれていることを特徴とする、請求項１または２に記載の半導体メモリー。
【請求項４】
２つの活性領域（６５）間に、１つの接続板（１１５）が配置されていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体メモリー。
【請求項５】
基板表面（２０）から、第１トレンチ（２５）の中に、第１接続板（１１５）よりも深く延びている、第２接続板（１２０）を備えていることを特徴とする、請求項２に記載の半導体メモリー。
【請求項６】
トレンチ（２５）の中間領域（４０）における側壁に沿って、絶縁環（１２５）が配置されていることを特徴とする、請求項１〜５のいずれか１項に記載の半導体メモリー。
【請求項７】
トレンチキャパシタ（３０）の内部キャパシタ電極として、導電性トレンチ充填部（１３０）が、トレンチ（２５）の下部領域（３５）および中間領域（４０）に配置されていることを特徴とする、請求項１〜６のいずれか１項に記載の半導体メモリー。
【請求項８】
導電性トレンチ充填部（１３０）上に、絶縁層（１３５）が配置されており、
上記絶縁層（１３５）は、第１接続板（１１５）から第２接続板（１２０）まで延び、第２接続板（１２０）に接したところで曲がっており、第１接続板（１１５）よりも広い範囲で第２接続板（１２０）を覆っていることを特徴とする、請求項７に記載の半導体メモリー。
【請求項９】
絶縁環（１２５）は、第１トレンチ（２５）の外周部（１４０）に沿っており、基板表面（２０）に対してほぼ一様の間隔を有することを特徴とする、請求項６〜８のいずれか１項に記載の半導体メモリー。
【請求項１０】
半導体メモリーの製造方法であって、
第１方向（Ｘ）と、第１方向（Ｘ）に交差する第２方向（Ｙ）とを有する基板表面（２０）を備えた基板（１５）を形成する工程と、
基板（１５）の中に、下部領域（３５）、中間領域（４０）、および、上部領域（４５）を有する第１トレンチ（２５）を形成する工程と、
基板（１５）の中に、第１トレンチ（２５）と第１方向（Ｘ）に並ぶように、第２トレンチ（５０）を形成する工程と、
第１方向（Ｘ）に沿って互いにほぼ平行に延びるように、第１縦トレンチ（５５）および第２縦トレンチ（６０）を形成する工程であって、第１縦トレンチ（５５）が第１トレンチ（２５）および第２トレンチ（５０）に隣接し、第２縦トレンチ（６０）が、第１トレンチ（２５）および第２トレンチ（５０）を挟んで第１縦トレンチの向かい側で、第１トレンチ（２５）および第２トレンチ（２５）に隣接し、第１縦トレンチ（５５）と、第２縦トレンチ（６０）と、第１トレンチ（２５）と、第２トレンチ（５０）との間に、活性領域を形成するように第１縦トレンチ（５５）および第２縦トレンチ（６０）を形成する工程と、
第１縦トレンチ（５５）の中における活性領域（６５）の側面に第１スペーサーワード線（７０）を形成する工程と、
第２縦トレンチ（６０）の中における、第１スペーサーワード線（７０）とは反対側の、活性領域（６５）の側壁に、第２スペーサーワード線（７５）を形成する工程と、
第１トレンチ（２５）または第２トレンチ（５０）の上部領域（４５）における、第１スペーサーワード線（７０）と第２スペーサーワード線（７５）との間に、導電性接続板（８０）を形成し、第１スペーサーワード線（７０）を第２スペーサーワード線（７５）に接続する工程と、
第１トレンチ（２５）中にトレンチキャパシタ（３０）を形成する工程と、
ソースドープ領域（９０）、ドレインドープ領域（９５）、および、チャネル（１００）を含む、垂直選択トランジスタ（８５）を形成する工程であって、チャネル（１００）を、活性領域（６５）のソースドープ領域（９０）とドレインドープ領域（９５）との間に形成し、ソースドープ領域（９０）をトレンチキャパシタ（３０）に接続し、ドレインドープ領域（９５）を、基板（１５）上に第１スペーサーワード線（７０）と交差するように形成したビット線（１０５）に接続する工程とを含む製造方法において、
第１スペーサーワード線（７０）の延びる方向における接続板（８０）の厚さ（１１０）を、第１スペーサーワード線（７０）の延びる方向における第１トレンチ（２５）の幅の半分よりも薄く形成することを特徴とする、製造方法。
【請求項１１】
導電性トレンチ充填部（１３０）を、内部キャパシタ電極として、トレンチ（２５）の下部領域（３５）に充填することを特徴とする、請求項１０に記載の製造方法。
【請求項１２】
第１トレンチ（２５）の中間領域（４０）における第１トレンチ（２５）の側壁に沿って絶縁環（１２５）を形成した後、導電性トレンチ充填部（１３０）を第１トレンチ（２５）の中間領域（４０）に充填することを特徴とする、請求項１１に記載の製造方法。
【請求項１３】
導電性トレンチ充填部（１３０）に沿って、第１絶縁層（１３５）を配置することを特徴とする、請求項１２に記載の製造方法。
【請求項１４】
第１マスク層（１４５）を、第１トレンチ（２５）における導電性トレンチ充填部（１３０）の上に、導電性トレンチ充填部（１３０）の一部が当該第１マスク層（１４５）によって覆われ、一部が覆われないように、基板表面（２０）に垂直な垂線に対して傾いた角度で指向性堆積し、
第１マスク層（１４５）によって覆われた導電性トレンチ充填部（１３０）をエッチングし、さらに、導電性トレンチ充填部（１３０）の一部分を除去し、
第１トレンチ（２５）に第２絶縁層（１５０）を一様に堆積し、第１トレンチ（２５）に第１充填剤（１５５）を充填することを特徴とする、請求項１２または１３に記載の製造方法。
【請求項１５】
シリコン層（１６０）を第１トレンチ（２５）に一様に堆積し、エッチバックすることにより、管状シリコンスペーサーを、導電性トレンチ充填部（１３０）の上に形成し、
シリコンスペーサー（１６５）の一方の側面がドープされ、他方の側面がほぼそのまま残るように、基板（１５）を注入方向に対して傾ける指向性注入によって、シリコンスペーサー（１６５）の片側をドープし、
シリコンスペーサー（１６５）を、そのドーパント濃度に応じて選択的にエッチングし、導電性トレンチ充填部（１３０）から部分的に除去し、
露出した導電性トレンチ充填部（１３０）をエッチングすることにより、第１トレンチ（２５）に窪み（１７０）を形成することを特徴とする、請求項１２または１３に記載の製造方法。
【発明の詳細な説明】
【０００１】
本発明は、トレンチキャパシタ（Grabenkondensator）と垂直選択トランジスタ（vertikalen Auswahltransistor）とを備えた半導体メモリー、および、その製造方法に関するものである。
【０００２】
半導体メモリー（例えばＤＲＡＭ（Dynamic Random Access Memories））は、セル配列（Zellenfeld）およびアドレス周辺部（Ansteuerungsperipherie）を含んでいる。このセル配列には、メモリーセルがそれぞれ１つずつ配置されている。
【０００３】
ＤＲＡＭチップのセル配列には、行と列との形状に配置されるとともにワード線とビット線とによって駆動されるマトリックス（行列）状のメモリーセルが含まれている。メモリーセルからのデータの読み出しや、メモリーセルへのデータの書き込みは、適切なワード線およびビット線を作動させること（Aktivierung）によって行われる。
【０００４】
通常、ＤＲＡＭのメモリーセルには、キャパシタに接続されたトランジスタが含まれている。このトランジスタは、例えば、チャネルによって互いに分離された２つの拡散領域を含んでいる。このチャネルは、ゲートによって制御される。また、一方の拡散領域はドレイン領域と呼ばれ、他方の拡散領域はソース領域と呼ばれている。
【０００５】
一方の拡散領域はビット線に接続され、他方の拡散領域はキャパシタに接続され、ゲートはワード線に接続されている。このゲートに適切な電圧を印加することにより、チャネルを介した拡散領域間の電流の流れのＯＮ／ＯＦＦを切り替え、トランジスタを制御する。
【０００６】
メモリー素子の小型化が進むと、集積密度は高くなる一方である。集積密度が高くなる一方であるということは、各メモリーセルの許容面積がさらに縮小されるということである。このため、メモリーセルの選択トランジスタおよび蓄積キャパシタ（Speicherkondensator）の幾何寸法（geometrischen Abmessungen）は、だんだん縮小されている。
【０００７】
メモリー装置の縮小化に対する絶え間ない努力によって、高密度で、固有の大きさ（charakteristischer Groesse）が小さい（つまり、各メモリーセルの面積が小さい）ＤＲＡＭの設計が進んでいる。表面領域の小さいメモリーセルを製造するために、より小さな素子（Komponenten）（例えば、より小さなキャパシタ）を使用する。しかし、小さなキャパシタを使用することにより、一つ一つのキャパシタの記憶容量が低下し、これにより、記憶装置の機能性および利便性に悪影響を与えてしまう。
【０００８】
例えば、センスアンプ（Leseverstaerker）には、メモリーセルに格納されている情報を確実に読み出すために十分な信号レベルが必要である。十分な信号レベルを規定する際には、記憶容量とビット線容量との比が重要である。記憶容量が少なすぎると、この比は、センスアンプの駆動に必要な信号を十分に生成するには小さすぎる。また、記憶容量が低減すると、リフレッシュ頻度（Auffrischfrequenz）を増やすことが必要となる。
【０００９】
さらに、垂直選択トランジスタとしての選択トランジスタを、トレンチキャパシタのトレンチ内またはトレンチ上に配置することが、知られている。これにより、メモリーセルに用いられる基板表面を、面積を縮小して使用することができる。
【００１０】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の分野では、今日、主に、いわゆるユニポーラトランジスタセル（Ein-Transistorzellen））が用いられている。このユニポーラトランジスタセルは、蓄積キャパシタ、および、蓄積電極（Speicherelektrode）をビット線に接続した選択トランジスタを含んでいる。また、メモリキャパシタは、今日、いわゆるトレンチキャパシタ（溝キャパシタ）または積層キャパシタ（stacked-Kondensator）として形成される場合が多い。このために、通常、基板の中にトレンチをエッチングし、誘電体および内部蓄積電極をトレンチ内に埋設する。
【００１１】
選択トランジスタを基板の平坦な表面の上に、トレンチキャパシタと並んで配置されたメモリーセルが、知られている。このようなメモリーセルには、いわゆる折り返しビット線概念（Folded Bitline-Konzepts）を実現するために、少なくとも８Ｆ２のチップ面積が必要である。Ｆとは、リソグラフィー露光処理（lithographischen Abbildung）の断続的な形状寸法の最小値である。折り返しビット線概念によって、例えば、メモリーセルからビット線を介してセンスアンプに供給される非常に小さな信号レベルを評価することができる。
【００１２】
セル面積を最大８Ｆ２にし、折り返しビット線概念を保証するために、ワード線の幅を最大１Ｆにしてもよい。つまり、平面選択トランジスタ（planarer Auswahltransistor）の最大チャネル長が１Ｆであってもよい。今後の技術世代では、リソグラフィーの寸法Ｆは、完全に１００ｎｍよりも小さくなることが予想され、この結果、これに対応する選択トランジスタのチャネル長は１００ｎｍ以下となる。これにより、この選択トランジスタでは、チャネル長が短いために、漏れ電流が増す。そして、この漏れ電流が、メモリーセルに格納された情報の損失を引き起こすこともありえる。
【００１３】
したがって、問題は、最大セル面積が８Ｆ２である拡張可能メモリーセル概念（skalierbares Speicherzellenkonzept）を提示することにある。ここでまず重要なことは、選択トランジスタの電気的特性と、この選択トランジスタの折り返しビット線概念としての相互接続（Verschaltung）とを損なわないことである。また、チャネル長が短すぎないようにすると共に、特に、選択トランジスタの電流容量（Stromtragfaehigkeit）の低下、および、メモリーセル同士の相互影響、および、情報損失の可能性を防止する必要がある。
【００１４】
選択トランジスタのチャネル長を、漏れ電流を低減または防止するように、例えば垂直選択トランジスタによって実現してもよい。このために、垂直選択トランジスタおよび様々な型のキャパシタを備えた様々なセル概念（Zellkonzepte）が、提示されてきた。しかし、本発明は、トレンチキャパシタを用いた折り返しビット線概念に関するものである。
【００１５】
トランジスタの最小幅が１Ｆの選択トランジスタを形成すると、チャネル長が一定である場合には、必然的にチャネル抵抗が上昇する。なぜなら、トランジスタ長とトランジスタ幅との比が、Ｆが減少することによってますます大きくなるからである。このことが、特に、チャネルサイズがわずか１Ｆで形成された選択トランジスタを有する概念において問題になる。例えば、活性領域を取り囲むゲートによって、チャネル幅を１Ｆよりも大きく形成し、この問題を解決する概念が知られている。例えば、文献ＵＳ５,５１９,２３６がそうである。しかしながら、この文献は、折り返しビット線概念を示すものではなく、折り返しビット線概念を実現することはできない。
【００１６】
活性領域を取り囲むゲート電極、および、このゲート電極と互いに接続されるワード線を実現するためには、互いに関連する各素子のパターン形成（パターニング）および調整が問題になる。互いに絶縁するために、活性領域を取り囲ゲート電極は、ワード線に対して垂直方向に十分な間隔を保っている必要がある。このため、公知の概念では、ワード線をリソグラフィーによってパターン形成する必要がある（これについては、例えば文献ＵＳ５,５９,２３６において実行されている）。ワード線をリソグラフィーによってパターン形成するには、ワード線の複雑な調整が必要となるので、製造コストが上昇し、所要面積が増す。なぜなら、調整およびパターン形成を行う際に安全限界を守る必要があるからである。
【００１７】
他のグループのセル概念では、活性領域の電気接続が妨害され、これにより、いわゆる浮遊体効果（Floating-Body-Effekten）が生じる。この浮遊体効果は、活性領域が、埋設されたソース領域およびドレイン領域を除いて絶縁されており、かつ、本体（基板）の電気接続が行われていない場合に、生じる。浮遊体効果とは、選択トランジスタの遮蔽状態（ＯＦＦ状態）を場合によっては妨げる、電気的特性の制限を意味する。この結果、漏れ電流によって、セルに格納された情報の損失が生じてしまう。
【００１８】
本発明の目的は、トレンチキャパシタおよび垂直選択トランジスタを含んだメモリーセルを備えた半導体メモリー、および、その製造方法を提示することにある。これにより、従来技術から知られている、上記した不都合を回避できる。
【００１９】
この目的は、本発明の半導体メモリーによって達成される。本発明の半導体メモリーは、
基板表面を有する基板と、
上記基板の中に配置されており、下部領域、中間領域、および、上部領域を有し、内部にトレンチキャパシタが形成されている第１トレンチと、
第１方向、および、第１方向と交差する第２方向と、
上記基板の中に第１トレンチと第１方向に並ぶように配置され、上記第１トレンチと同様に、内部にトレンチキャパシタが形成されている第２トレンチと、
互いにほぼ平行に配置され、第１方向に延びている、第１縦トレンチおよび第２縦トレンチと、
第１縦トレンチと、第２縦トレンチと、第１トレンチと、第２トレンチとの間に配置されている活性領域と、
第１縦トレンチの中で、上記活性領域の側面に配置されている、第１スペーサーワード線と、
第２縦トレンチの中で、上記活性領域の側面に配置されている、第２スペーサーワード線と、
第１トレンチまたは第２トレンチの上部領域に、第１スペーサーワード線と第２スペーサーワード線との接続部として配置されている、導電性接続板と、
ソースドープ領域、ドレインドープ領域、および、チャネルを備えた、垂直選択トランジスタとを含んでいる。
【００２０】
ここで、第１縦トレンチは、第１トレンチおよび第２トレンチに隣接しており、第２縦トレンチは、第１トレンチ（２５）および第２トレンチ（５０）を挟んで第１縦トレンチの向かい側で、第１トレンチ（２５）および第２トレンチ（２５）に隣接しており、
また、チャネルは活性領域内におけるソースドープ領域とドレインドープ領域との間に配置され、ソースドープ領域は、トレンチキャパシタに接続され、ドレインドープ領域は、ビット線に接続されている。このビット線は、基板上に配置されており、第１スペーサーワード線と交差している。また、第１スペーサーワード線の延びる方向における上記接続板の厚さは、第１スペーサーワード線の延びる方向における第１トレンチの幅の、半分よりも小さい。
【００２１】
本発明に係る配置（Anordnung）およびセル構造は、集積密度の高いメモリーセルを形成する。例えば、ＤＲＡＭメモリーセル中の垂直選択トランジスタのセル面積を８Ｆ２にすることができる。また、活性領域を完全に取り囲むワード線を、使用することにより、隣接するワード線およびビット線から活性領域を遮蔽できる。この結果、隣接するメモリーセルまたは隣接する活性領域およびその選択トランジスタからの著しい影響を、低減または防止できる。また、他の利点として、ゲート電極によって取り囲まれた活性領域が、１つの選択トランジスタにのみ割り当てられるという点がある。スペーサーとして形成されたスペーサーワード線によって、配置を自己整合し、ワード線をパターン形成することができる。このスペーサーワード線を形成するために、１つの層を一様に堆積し、異方性エッチバックを行う。この方法で、ワード線を、この層からなるスペーサーとして形成する。このような本発明に係る活性領域の配置によって、垂直選択トランジスタのチャネル幅は、たったの１Ｆではなくて、例えば６.５Ｆにできる。また、他の利点は、活性領域を、完全に使い尽くす（verarmt）ことができ、これにより、有効な選択トランジスタが形成される点にある。この結果、選択トランジスタを、その電気的特性に基づいて拡張（Skalierbarkeit）することができる。トレンチキャパシタに接続されたソースドープ領域の範囲を適切に選択することにより、選択トランジスタと活性領域とを確実に電気的に接続できる。これにより、荷電粒子（Ladungstraeger）は、浮遊体効果とは対照的に、流れ去ることができ、蓄積されない。
【００２２】
本発明に係る配置によって、特に、ワード線が特殊な構造をしているので、ビット線同士の間隔を最小にできる。したがって、ワード線とビット線との間隔がそれぞれ２Ｆである場合、セル面積を８Ｆ２にすることができる。また、折り返しビット線概念に用いられるビット線とワード線との間隔を、より広くすることができる。例えば、スペーサー技術のような、折り返しビット線概念においてセル面積を８Ｆ２以下にできるサブリソグラフィー（sublithographische）方法が可能である。
【００２３】
半導体セルの有効な形態では、第１トレンチの中に第１接続板および第２接続板が配置されている。第１接続板は、活性領域に隣接しており、第２接続板は、第１トレンチの上部領域における第１接続板と反対側の、第１トレンチの側壁に配置されている。活性領域と第１接続板との間には、例えば、ゲート酸化物が配置されていてもよい。このゲート酸化物は、ゲート電極として作用する第１接続板を、活性領域から絶縁している。また、この活性領域には、選択トランジスタのチャネルが配置されている。このように、第１接続板および第２接続板を配置することにより、接続板を異なるように構成でき、この結果、活性領域を、隣接する活性領域またはメモリーセルから最適に遮蔽することができる。
また、他の利点は、自己整合的なプロセスを用いて、側面寸法のアスペクト比（縦横比）が大きい活性領域を形成できる点にある。本発明に係るプロセスでは、活性領域同士の間隔は、ワード線に対して垂直に延びる方向よりも、ワード線に沿って延びるより大きな範囲（groesseren Ausdehnung）の方向に、非常に短くなっている。したがって、例えば、ワード線の寸法をリソグラフィーによって規定せずに、面積を縮小してワード線を形成する、スペーサー構造を形成できる。
さらに、得られた（angestrebten）構造寸法では、活性領域を完全に使い尽くせることが有利である。このことは、特に、選択トランジスタの電気的特性に有利である。
【００２４】
半導体メモリーの他の有効な形態では、活性領域が、スペーサーワード線と接続板とからなるゲート電極によって、取り囲まれている。これにより、隣接するワード線から活性領域をよりよく遮蔽できる取り囲みゲート（surrounding Gate）を形成できる。さらに、二重ゲート（double-gated）の選択トランジスタを実現できる。これにより、選択トランジスタの電気的特性を改善できる。
【００２５】
半導体メモリーの他の有効な形態では、２つの活性領域間に、１つの接続板が配置されている。これにより、活性領域を隣接するワード線からよく遮蔽できる取り囲みゲートが、可能になる。
【００２６】
半導体メモリーの他の有効な形態では、第２接続板が、基板表面から第１トレンチの中に、第１接続板よりも深く延びている。
これにより、例えば一面的に改善されたメモリーセルを、隣接したメモリーセルから遮蔽することができる。なぜなら、隣接するメモリーセルから出ている電界を、基板中に深く埋設された第２接続板から、その導電性のゆえに、吸収するからである。これにより、隣接するメモリーセル間をよりよく遮蔽できる。この結果、隣接するメモリーセル間のクロストークおよび相互影響は低減される。さらに、第２接続板は、ゲート電極として作用でき、選択トランジスタを制御する。
【００２７】
本発明の半導体メモリーセルの他の有効な形態では、絶縁環（Isolationskragen）がトレンチの中間領域の側壁に沿って配置されている。この絶縁環は、トレンチを取り囲む基板から導電性トレンチ充填部を絶縁するために用いられる。さらに、絶縁環を厚くすることにより、取り囲んでいる基板上の導電性トレンチ充填部の制御動作（Steuerwirkung）を低減し、これによって漏れ電流を防止できる。
【００２８】
本発明の半導体メモリーの他の有効な形態では、導電性トレンチ充填部が、トレンチの内部キャパシタ電極としてトレンチの下部領域および中間領域に配置されている。導電性トレンチ充填部は、節点電極（Node-Elektrode）またはストレージノード（蓄積電極）（Speicherknoten）と呼ばれる。この充填部は、絶縁層（例えば誘電層）によってトレンチを取り囲んでいる基板から絶縁されている、内部キャパシタ電極である。この基板には、ドーパント濃度の高い外部キャパシタ電極が配置されている。
【００２９】
本発明の半導体メモリーの他の有効な形態では、導電性トレンチ充填部の上に、絶縁層が配置されている。この絶縁層は、第１接続板から第２接続板まで延びており、第２接続板に接したところで曲がっている。これにより、この絶縁層は、第１接続板よりも広い範囲で第２接続板を覆っている。このように、絶縁層が曲がっていることにより、埋没帯（Buried Strap）を、導電性トレンチ充填部と選択トランジスタのソースドープ領域との間の導電性接続部として、トレンチの中に非対称に配置することができる。この埋没帯の大部分は、選択トランジスタのソースドープ領域が配置されている側壁の近傍に形成されている。したがって、選択トランジスタのソースドープ領域との電気接続を確実に低抵抗で行うとともに、トレンチキャパシタの残りの領域に対する絶縁を確実に行うことができる。
【００３０】
本発明の半導体メモリーの他の形態では、上記絶縁環は、第１トレンチの外周部に沿っており、基板表面に対してほぼ一様の間隔を有する。絶縁環と基板表面との間隔がほぼ一様なので、埋没帯は、絶縁環の上に配置されており、絶縁層の延びが曲がっていることにより、隣接する構造から絶縁されている。
【００３１】
本発明の方法によれば、以下の工程を有する半導体メモリーの製造方法によって、この目的を達成する。
第１方向とそれと交差する第２方向とを有する基板表面を備えた基板を形成する工程と、
基板の中に、下部領域、中間領域、および、上部領域を有する第１トレンチを形成する工程と、
基板の中に、第１トレンチと第１方向に並ぶように、第２トレンチを形成する工程と、
第１方向に沿って互いにほぼ平行に延びるように、第１縦トレンチおよび第２縦トレンチを形成する工程であって、第１縦トレンチが第１トレンチおよび第２トレンチに隣接し、第２縦トレンチが、第１トレンチ（２５）および第２トレンチ（５０）を挟んで第１縦トレンチの向かい側で、第１トレンチ（２５）および第２トレンチ（２５）に隣接し、第１縦トレンチと、第２縦トレンチと、第１トレンチと、第２トレンチとの間に、活性領域が形成されるように第１縦トレンチおよび第２縦トレンチを形成する工程と、
第１縦トレンチ中における活性領域の側面に第１スペーサーワード線を形成する工程と、
第２縦トレンチ中における、第１スペーサーワード線とは反対側の、活性領域の側壁に、第２スペーサーワード線を形成する工程と、
第１トレンチまたは第２トレンチの上部領域における、第１スペーサーワード線と第２スペーサーワード線との間に、導電性接続板を形成し、これによって、第１スペーサーワード線を第２スペーサーワード線に接続する工程と、
第１トレンチ中にトレンチキャパシタを形成する工程と、
ソースドープ領域、ドレインドープ領域、および、チャネルを含む垂直選択トランジスタを形成する工程であって、上記チャネルを、活性領域のソースドープ領域とドレインドープ領域との間に形成し、上記ソースドープ領域をトレンチキャパシタに接続し、上記ドレインドープ領域を、基板の上に形成され、第１スペーサーワード線と交差するビット線に接続する工程とを含み、
第１スペーサーワード線が延びる方向の接続板を、第１スペーサーワード線が延びる方向における第１トレンチの幅の半分よりも薄く形成する。
【００３２】
本発明の方法は、接続板を第１スペーサーワード線の方向に薄く形成する。このことは、例えば、サブリソグラフィー技術（例えば、スペーサーによって接続板の厚さを規定した構造を形成する、スペーサー技術）によって可能である。これらの接続板を、スペーサーワード線と同じ製造工程において形成でき、これにより、製造コストを削減できる。
【００３３】
本発明の方法の有効な形態では、導電性トレンチ充填部を、内部キャパシタ電極として、トレンチの下部領域に充填する。
【００３４】
本発明の方法の他の有効な形態では、第１トレンチの中間領域における第１トレンチの側壁に沿って絶縁環を形成した後、第１トレンチの中間領域に上記導電性トレンチ充填部を充填する。
【００３５】
本発明の方法の他の有効な形態では、第１絶縁層を上記導電性トレンチ充填部に沿って配置する。
【００３６】
本発明の方法の他の有効な形態では、
第１マスク層を、第１トレンチにおける第１絶縁層上に、第１絶縁層の一部が第１マスク層に覆われ、一部が覆われないように、基板表面に垂直な垂線に対して傾いた角度で指向性堆積（gerichteter Abschaltung）し、第１マスク層によってマスクされた（覆われた）第１絶縁層をエッチングし、さらに、導電性トレンチ充填部の一部分を除去し、第１トレンチに第２絶縁層を一様に堆積し、第１トレンチに第１充填剤を充填する。
【００３７】
このマスクを、他のリソグラフィー工程を用いずに形成できる。この場合、マスクはトレンチの構造に対して自己整合的に形成するので、このマスクには、通常、リソグラフィー露光処理工程（lithographischen Abbildungsprozessen）において発生する調整エラーが生じない。他の利点は、本発明の堆積角度の傾き以外は、周知の、確立された、低コストの方法（例えば、ＰＶＤ（物理的気相成長法）およびＩ−ＰＶＤ（電離物理的気相成長法））を使用することができる点にある。本発明の方法では、マスク構造を、トレンチの中に自己整合的に、絶縁層上の片側にだけ堆積する。なお、指向性堆積とは、堆積された粒子の角度分布が１０°よりも小さいことである。堆積された粒子の、堆積の主方向からの角度のずれは、５°よりも小さい。マスクを形成するために、トレンチの遮蔽効果（Abschattungseffekt）を利用する。この遮蔽効果は、トレンチの方向に対して斜めに堆積する場合に生じる。堆積される粒子には、トレンチの形状によって遮蔽され（ausgeblendet）、絶縁層に達しないものもある。
【００３８】
他の有効な方法工程を示す。シリコン層を第１トレンチに一様に堆積し、エッチバックすることにより、管状シリコンスペーサーを、第１トレンチの側壁に沿って、第１絶縁層の上に形成する。
上記シリコンスペーサーの一方の側面がドープされ、他方の側面がほぼそのまま残るように、基板を注入方向に対して傾ける指向性注入（gerichteten Implantation）によって、シリコンスペーサーの片側をドープする。
上記シリコンスペーサーを、そのドーパント濃度に応じて選択的にエッチングするとともに、この工程において、第１絶縁層から部分的に除去する。
露出した第１絶縁層をエッチングし、導電性トレンチ充填部を露出させる。
上記導電性トレンチ充填部をエッチングすることにより、第１トレンチの中に窪みを形成する。
ここでもまた、トレンチ中における第１絶縁層上の片側にだけ、マスクまたはエッチングマスクを形成するために、トレンチキャパシタと管状のシリコンスペーサーとの配置（geometrische Anordnung）を用いた自己整合的な工程を使用する。上記シリコンスペーサーは、その後、いわゆる埋没帯をパターン形成するために用いることができる。片側にだけ注入するように傾けることにより、シリコンスペーサーを、様々なドーパント濃度および形状にすることができる。これにより、選択エッチング工程（selektiver Aetzprozess）によって、垂直セルトランジスタの埋没帯（導電性接続部）にトレンチキャパシタを自己整合的に、かつ、片側だけに形成できる。
【００３９】
次に、本発明を、実施例および図面に基づいて詳述する。
【００４０】
図面において、同一の参照符号は、同じ部材あるいは同じ機能の部材を示す。
図１は、トレンチが配置された基板を示す平面図である。
図２は、図１を切断線ＩＩに沿って切断した断面図である。
図３は、図１に係る基板を示す平面図である。
図４は、図３の切断線ＩＶに沿って切断した基板の断面図である。
図５は、管状のシリコンスペーサーが第１トレンチの中に配置されている、図３に係る基板を示す平面図である。
図６は、図５の切断線ＶＩに沿って切断した断面図である。
図７は、図５に係る平面図である。
図８は、図７の切断線ＶＩＩＩに沿って切断した断面図であり、様々にドープされた管状のシリコンスペーサーを部分的に選択的除去した図である。
図９は、図７に係る基板を示す図である。
図１０は、図９の切断線Ｘに沿って切断した断面図である。
図１１は、図３の変型例に係る基板を示す平面図である。
図１２は、図１１の切断線ＸＩＩに沿って切断した断面図である。
図１３は、図１１に係る基板を示す平面図である。
図１４は、図１３の切断線ＸＩＶに沿って切断した基板を示す断面図である。
図１５は、図１３に係る基板を示す平面図であり、トレンチの中に他の層が形成されている図である。
図１６は、図１５の切断線ＸＶＩに係る断面図である。
図１７は、図１５に係る基板を示す平面図であり、マスクが配置されている図である。
図１８は、図１７の切断線ＸＶＩＩＩに係る断面図である。
図１９は、図１７に基づく平面図であり、図１７に配置されたマスクを用いてエッチングが行われた図である。
図２０は、図１９の切断線ＸＸに沿って切断した断面図である。
図２１は、図１９に基づく平面図である。
図２２は、図２１の切断線ＸＸＩＩに沿って切断した断面図である。
図２３は、図２１に係る基板を示す平面図であり、スペーサーワード線が配置されている図である。
図２４は、図２３の切断線ＸＸＩＶに沿って切断した断面図である。
図２５は、図２３に基づく平面図である。
図２６は、図２５の切断線ＸＸＶＩに沿って切断した断面図である。
図２７は、図２５に基づく平面図である。
図２８は、図２７の切断線ＸＸＶＩＩＩに沿って切断した断面図である。
【００４１】
図１に、第１トレンチ２５が配置された基板１５を示す。第１トレンチ２５の隣には、第２トレンチ５０が配置されている。基板１５は、ｐ型またはｎ型にドープされたシリコンから形成されている。例えば、基板１５は、約１０１５ドーピング原子／ｃｍ３でｐ型にドープされていることが好ましい。この基板の表面は、第１方向Ｘ、および、それと交差する第２方向Ｙを有する。
【００４２】
図２に、図１の切断線ＩＩに沿って切断した断面図を示す。基板１５には基板表面２０があり、基板１５の中には、第１トレンチ２５および第２トレンチ５０が配置されている。さらに、基板１５の中には、埋設されたｎ型ドープ層がある。基板１５の中に第１トレンチ２５および第２トレンチ５０を形成するために、例えば、厚さが約８ｎｍのシリコン酸化物層を基板表面２０の上に形成し、次に、その上に、厚さが約２００ｎｍのシリコン窒化物２０１を堆積する。さらに、窒化シリコン２０１の上に、厚さが約８００ｎｍのＢＰＳＧ（ホウ素燐ケイ酸ガラス）層を堆積し、さらに、レジストマスクを堆積し、それをフォト技術を用いてパターン形成する。次に、パターン形成されたレジストマスクを用いて、例えばＣＨＦ３およびＯ２を用いてシリコン酸化物層をパターン形成し、Ｃ２Ｆ６およびＯ２を用いてシリコン窒化物層をパターン形成する。さらに、レジストマスクを除去し、第１トレンチ２５および第２トレンチ５０を、物質ＨＢＲ＋ＨＦ（パッド（埋込み）窒化物（Padoxid）およびパッド酸化物（Padnitrid）と呼ばれるパターン形成された酸化物層および窒化物層）を用いて、例えば深さ１０μｍにエッチングする。
次に、パッド酸化物を、例えばフッ化水素酸によって除去する。厚さ約２０ｎｍのヒ素ガラス層を、第１トレンチ２５の中に堆積する。次に、ＰＭＭＡ（ポリメタクリル酸メチル）からなる厚さ約５００ｎｍの重合体（ポリマー）層（後にトレンチの中に埋設される）によって、トレンチを満たす。このヒ素ガラス層を、フッ化水素酸を用いてトレンチの上部領域から除去し、次に重合体を酸素プラズマを用いて全トレンチから除去する。ｎ型ドーパントを、ヒ素ガラス層から基板に拡散し、トレンチキャパシタの外部電極に用いられる埋設された板を形成する。次に、ヒ素ガラス層を、フッ化水素酸によってトレンチから除去する。より大きな容量を得るために、このトレンチキャパシタを、下部領域が広がったビン形状のトレンチ（ビン形トレンチ（bottle shaped trench））の中に同様に形成してもよい。
【００４３】
図３に、基板１５に第１トレンチ２５および第２トレンチ５０を有する他の平面図を示す。第１トレンチ２５は、外周部１４０を有している。
【００４４】
図４に、切断線ＩＶに沿って切断した断面図を示す。第１トレンチ２５には下部領域３０、中間領域４０、および、上部領域４５が含まれている。第１トレンチ２５の下部領域３５は、通常、第１トレンチの最も深い箇所から、中間領域４０に配置された絶縁環１２５の一番下の縁まで延びている。また、中間領域の上には、後に垂直選択トランジスタが形成される上部領域４５が形成されている。また、酸化シリコンと、窒化シリコンと、酸化シリコンとの積層からなる厚さ約３ｎｍのキャパシタ誘電体２０２を、トレンチ２５の下部領域３５の中に形成する。次に、導電性トレンチ充填部１３０を、トレンチ２５の下部領域３５および中間領域４０に堆積する。この導電性トレンチ充填部は、例えば多結晶シリコンを含んでおり、ｎ型にドープされている。次に、導電性トレンチ充填部１３０を、トレンチ２５に深さ約２ｎｍで埋設する。これにより、トレンチ２５の上部領域４５は、導電性トレンチ充填部１３０から離れる。
【００４５】
さらに、キャパシタ誘電体２０２を、上部領域４５および中間領域４０から引き離し、絶縁環１２５を、中間領域４０および上部領域４５に厚さ約２０ｎｍでＴＥＯＳ（テトラエトキシシラン）堆積によって形成する。そして、異方性エッチングによって、絶縁環１２５を、初めに上部領域４５および中間領域４０中に管状のスペーサーとして形成する。異方性エッチングとには、エッチング剤としてＣＨＦ３および酸素を用い、例えば厚さ２０ｎｍのシリコン酸化物をエッチングする。次に、導電性トレンチ充填部１３０のさらに部分的な領域に、ｎ型にドープされた多結晶シリコンを再び堆積する。この多結晶シリコンを、第１トレンチ２５の中に約８００ｎｍの深さまで沈め、絶縁環１２５を、トレンチ２５の上部領域４５から引き離す。これにより、絶縁環１２５は、トレンチ２５の中間領域４０の中に形成された状態になる。
【００４６】
次に、導電性トレンチ充填部１３０の上に、厚さ約４０ｎｍの絶縁層１３５を、いわゆるトレンチトップ酸化物（トレンチ上酸化物）（Trench-Top-Oxid）として形成する。この絶縁層１３５は、任意である。この絶縁効果は、後に形成される充填部１５５と絶縁層１３５との間のｐｎ接合によって生じる。同じように、導電性トレンチ充填部とその次の層との間の絶縁には、後に形成されるゲート酸化物が適している。
【００４７】
また、厚さ約２０ｎｍのドープされていない多結晶シリコン層を堆積する。堆積されたシリコン層から、異方性エッチングによって、環状シリコンスペーサー１６５を構成する。次に、注入角度を垂直方向から基板方向に傾けて注入することにより、管状シリコンスペーサーを片側にだけ注入できる。注入後、管状シリコンスペーサー１６５は、第１部分２０３および第２部分２０４を備えた状態になる。例えば、第１部分２０３にｐ型のドーパントを注入するか、または、第２部分２０４にｎ型のドーパントを注入する。
【００４８】
次に、例えばシリコン酸化物からなる第１充填剤１５５を、ＴＥＯＳ堆積によって管状のシリコンスペーサー１６５の中に形成する。そして、この管状シリコンスペーサー１６５の選択的エッチングを行う。ここで、（第１部分２０３および第２部分２０４のドーピングに応じて、）第２部分２０４を除去する。例えば、第１部分２０３がｐ型にドープされており、第２部分２０４がそのままの場合、そのままの状態である第２部分２０４が、選択的エッチングによって除去される。一方、第２部分２０４がｎ型にドープされており、第１部分２０３がそのままの場合、ｎ型にドープされた第２部分２０４を選択的エッチングによって除去し、そのままのドープされた第１部分２０３を残す。したがって、いずれの場合にも、第２部分２０４を除去する。このことを、例えば図７および図８に示す。
【００４９】
図７に、第２部分２０４をすでに除去した平面図を示す。
【００５０】
図８に、図７の切断線ＶＩＩＩに沿って切断した断面図を示す。第２部分２０４はすでに除去されており、同様に、第１絶縁層１３５の一部分、および、第２部分２０４の下に配置されていた導電性トレンチ充填部１３０の一部分も除去されている。これに伴って、トレンチに窪み１７０が形成されている。この窪みは、第１トレンチ２５の一部の領域にのみ配置される。
【００５１】
図９に、図８の構造の製造方法を示す。図９は、図４に示した工程に続くものであり、基板１５の平面図である。例えば、トレンチキャパシタ３５を中に配置した第１トレンチ２５は、回転対称とは異なるように形成されている。ここでは、トレンチの長さは約２Ｆであり、トレンチの幅は約１Ｆである。ただし、トレンチ２５の寸法はこれらの値に限定されるものではない。
【００５２】
図１０に、図９の切断線Ｘに沿って切断した断面図を示す。図１０では、図４とは逆に、第２方向Ｙに沿って切断されている。
【００５３】
図１１に、第１マスク層１４５を堆積した、基板１５の平面図を示す。
【００５４】
図１２に、図１１の切断線ＸＩＩに沿って切断した断面図を示す。第１マスク層１４５を、自己整合的なマスク構造として例えばアモルファスシリコン（非晶質シリコン）から形成する。この目的のために、ＰＶＤ（物理的気相成長）法を、堆積方向を垂直方向から基板方向に傾けて用いる。これにより、第１マスク層を第１絶縁層１３５の第１部分の上に形成し、第１絶縁層１３５の第２部分をそのままにしておける。この堆積中に、マスク層２０５をシリコン窒化物層２０１の上に形成する。
【００５５】
本発明には、３つの異なるＰＶＤ法を使用できる。第１に、いわゆるコリメートＰＶＤ（collimated PVD）を用いることができる。この方法は、例えばチタンまたは窒化チタンからの拡散障壁の形成に用いられ、「PowellおよびRossnagel、”薄膜”、Academic Press、ISBN: 0-12-533026-X、1999年、ｐ．191〜195」に開示されている。アモルファスシリコン（非晶質シリコン）をスパッタ（Sputtern）することにも適しているシリコンターゲット（Silizium-Target）を使用する。さらに、コリメータは、開口部と長さとのアスペクト比が１〜５の大きさであることが必要である。これにより、堆積された粒子の角度分布は、堆積方向から最大で５°ずれる。この目的のために、例えばアスペクト比が１〜１.５である通常のコリメータを、アスペクト比を０．２よりも小さく変更できる。
【００５６】
小さな角度分布で指向性堆積を行う第２方法は、いわゆるロングスローＰＶＤ（Long Throw PVD）である。この方法については、「PowellおよびPossnagel、”薄膜”、ISBN: 0-12-533026-X、1999年、195〜213ページ）」に開示されている。さらに、「Butler他、”ロングスローおよび電離ＰＶＤ（Long throw and ionized PVD）”、半導体技術（Solid state technology）、ISSN0038-111X、ｐ．183〜190」にも公開されている。この目的のために、同様にシリコンターゲット（Silizium-Target）を使用するが、スパッタ標的（Sputter-Target）とウェハー（基板）表面との間隔は著しく開けられる。堆積された粒子の角度分布の、堆積方向に対するずれを最大で５°に制限するために、この間隔は、例えば２ｍかあるいはそれ以上である必要がある。標準的な方法において用いられる間隔は、通常、約０．５ｍである。
【００５７】
堆積のための第３の方法は、いわゆるＩ−ＰＶＤ（電離物理的気相成長法）である。この方法でも同様に、シリコン標的を使用する。通常のＰＶＤ法とは異なって、Ｉ−ＰＶＤでは、堆積される粒子の約８０％が電離されている。さらに、高周波数プラズマの領域と基板の表面との間に、堆積された粒子を透過する格子電極を挿入すると、同様に、堆積された粒子の角度分布を、堆積方向から５°よりも少なくずらすことができる。格子電極としては、例えば穴または金網を備えた板が適している。また、格子の幅は、１０μｍ〜１ｍｍであればよく、好ましくは１００μｍである。この格子電極に、例えば２０Ｖ〜２００Ｖのバイアス電圧を印加する。これにより、堆積されるイオンを、基板の方向に加速して、それに応じて角度分布を小さくする。標準的な方法では、バイアス電圧を通常ウェハーに直接印加する。
【００５８】
これら３つの方法ではいずれも、基板を、堆積方向に対して適切に傾けることができる必要がある。これにより、第１トレンチ２５の遮蔽効果によって、第１マスク層１４５を、自己整合的に片側だけ第１絶縁層１３５上の一方の側面に形成する。適切な傾斜角度は、底面に第１マスク層１４５が形成されるトレンチのアスペクト比に応じて決まる。トレンチの深さ対トレンチの直径のアスペクト比（ＡＶ）が約５であるトレンチには、４°〜８°の傾斜角度が適しており、傾斜角度が６であることが好ましい。一般的には、傾斜角度は、およそａｒｃｔａｎ（逆正接関数）（１／（２ＡＶ））である必要がある。
【００５９】
第１マスク層１４５を形成するための本発明の３つの変型例を用いて、アモルファスシリコンからなるこの第１マスク層１４５を、くさび形の形状に、第１絶縁層１３５の上に形成する。
【００６０】
図１３に、基板１５の平面図を示す。
【００６１】
図１４に、図１３の切断線ＸＩＶに沿って切断された断面図を示す。第１マスク層１４５は、第１絶縁層１３５をパターン形成する間、エッチングマスクとして用いられてきた。これにより、もともとあった第１絶縁層１３５の一部および導電性トレンチ充填部１３０の一部が取り去られた窪み１７０が形成される。図１４は、構造的には図８に相当するが、図８は、詳細には、管状シリコンスペーサー１６５からなる第１部分２０３および充填材１５５の存在において、図１４と異なっている。次に、当初の図８との類似点をさらに大きくするプロセス工程を実行する。これにより、その後のパターン形成およびさらなる処理が、両実施例について同じであるとみなされる起点（Ausgangspunkt）に達する。
【００６２】
図１５に、第２絶縁層１５０が、厚さ約０．２５Ｆの一様な層として、ＴＥＯＳ堆積によって堆積された、基板１５の平面図を示す。次に、トレンチを、例えばアモルファスシリコンからなる第１充填剤１５５によって、充填する。
【００６３】
図１６に、図１５の切断線ＸＶＩに沿って切断した断面図を示す。ここでは、窪み１７０に、同様に、第２絶縁層１５０が充填されている。
【００６４】
次の方法工程を、両方の実施例に合うように実施する。硬質マスク２０６を、第１方向Ｘに帯状に、第１トレンチ２５および第２トレンチ５０の上に配置する。硬質マスク２０６は、活性領域６５をパターン形成するのに役立つ。
【００６５】
図１８に、図１７の切断線ＸＶＩＩＩに沿って切断された断面図を示す。例えば、硬質マスク２０６の幅は、０．８Ｆであり、互いの間隔は、約１．２Ｆである。
【００６６】
図１９に、硬質マスク２０６を用いてパターン形成された基板１５の平面図を示す。ここでは、第１トレンチ２５および第２トレンチ５０の側方近傍に第１縦トレンチ５５が形成されており、トレンチ２５および５０の反対側には第２縦トレンチ６０が形成されている。また、活性領域６５が、第１縦トレンチ５５と、第２縦トレンチ６０と、第１トレンチ２５と、第２トレンチ５０との間に形成されている。
【００６７】
図２０に、図１９の切断線ＸＸに沿って切断した断面図を示す。第１縦トレンチ５５および第２縦トレンチ６０には、第２充填剤２０７が充填されている。第２充填剤２０７は、例えばシリコン酸化物である。
【００６８】
図２１では、第２充填剤２０７が、第１縦トレンチ５５および第２縦トレンチ６０に部分的に埋設されている。この結果、第１縦トレンチ５５の底部および第２縦トレンチ６０の底部には、第２充填剤２０７の一部分が残っている。
【００６９】
図２２に、図２１の切断線ＸＸＩＩに沿って切断した断面図を示す。この図に、第２充填剤２０７の埋設状態を示す。
【００７０】
図２３に、基板１５の平面図を示す。第１縦トレンチ５５の中には、第１スペーサーワード線７０が形成されており、第２縦トレンチ６０の中には第２スペーサーワード線７５が形成されている。
【００７１】
図２４に、図２３の切断線ＸＸＩＶに沿って切断した断面図を示す。図２２の状態から始めて、まず、犠牲酸化物（Opferoxid）を形成し、活性領域を洗浄するためにこの層を除去する。次に、活性領域６５の側壁にゲート酸化物を形成する。ゲート酸化物は、酸素を含んだ雰囲気中において熱によって成長させることができ、また、堆積工程を用いて（例えばＣＶＤ工程）形成することもできる。第１縦トレンチ５５の中のゲート酸化物上に、第１スペーサーワード線７０を、例えば厚さ０．４Ｆで形成する。第１スペーサーワード線は、例えば、多結晶シリコンおよびタングステンからなる。第１スペーサーワード線７０を、例えば、多結晶シリコンおよびタングステンを一様に堆積し、その後、異方性エッチバックを行うことにより、第２スペーサーワード線７５と同時に形成する。これにより、第１スペーサーワード線７０および第２スペーサーワード線７５を、スペーサーとして形成する。次に、例えば、垂直方向から基板方向に対して＋４５°および−４５°の傾斜角、および、約５キロ電子ボルトの加速電圧でドレインドープ領域９５を注入する。
【００７２】
図２５に、基板１５の平面図を示す。ここでは、第２絶縁層１５０の代わりに、第１スペーサーワード線７０と第２スペーサーワード線７５との間に、導電性接続板８０が形成されている。例えば、第１トレンチ２５の中には、第１導電性接続板１１５が形成されており、第１充填剤１５５の反対側に第２導電性接続板１２０が形成されている。これらの導電性接続板およびスペーサーワード線は、活性領域６５を取り囲んでおり、活性領域６５の中に配置された選択トランジスタ用にゲート電極を構成している。
【００７３】
図２６に、図２５の切断線ＸＸＶＩに沿って切断した断面図を示す。第１縦トレンチ５５および第２縦トレンチ６０は、第３充填剤２０８で埋められている。この第３充填剤２０８は、例えば、ＨＤＰＣＶＤ工程（高密度プラズマ）を用いてシリコン酸化物から形成されている。
【００７４】
図２７に、基板１５の他の平面図を示す。
【００７５】
図２８に、図２７の切断線ＸＸＶＩＩＩに沿って切断した断面図を示す。第１接続板１１５および第２接続板１２０が、トレンチ２５の中に配置されている。垂直選択トランジスタ８５のチャネル１００が、トレンチ２５の側壁に配置されている。ソースドープ領域９０は、基板１５中の埋没帯２０９の横に配置されている。ドレインドープ領域９５は、基板表面２０に配置されており、ビット線１０５に接続されている。このように、半導体メモリーセル１０は、トレンチキャパシタ３０および垂直選択トランジスタ８５を含んでいる。この半導体メモリーセル１０は、隣接する半導体メモリーセルと共に、半導体メモリー５を構成する。
【００７６】
第２接続板１２０は、基板１５の深くまで形成されている。したがって、第２接続板１２０の導電性によって、隣接する活性領域６５すなわち隣接する半導体メモリーセルをよりよく遮蔽することができる。
【図面の簡単な説明】
【００７７】
【図１】トレンチが配置された基板を示す平面図である。
【図２】図１を切断線ＩＩに沿って切断した断面図である。
【図３】図１に係る基板を示す平面図である。
【図４】図３の切断線ＩＶに沿って切断した基板の断面図である。
【図５】管状のシリコンスペーサーが第１トレンチの中に配置されている、図３に係る基板を示す平面図である。
【図６】図５の切断線ＶＩに沿って切断した断面図である。
【図７】図５に係る平面図である。
【図８】図７の切断線ＶＩＩＩに沿って切断した断面図であり、様々にドープされた管状のシリコンスペーサーを部分的に選択的除去した図である。
【図９】図７に係る基板を示す図である。
【図１０】図９の切断線Ｘに沿って切断した断面図である。
【図１１】図３の変型例に係る基板を示す平面図である。
【図１２】図１１の切断線ＸＩＩに沿って切断した断面図である。
【図１３】図１１に係る基板を示す平面図である。
【図１４】図１３の切断線ＸＩＶに沿って切断した基板を示す断面図である。
【図１５】図１３に係る基板を示す平面図であり、トレンチの中に他の層が形成されている図である。
【図１６】図１５の切断線ＸＶＩに係る断面図である。
【図１７】図１５に係る基板を示す平面図であり、マスクが配置されている図である。
【図１８】図１７の切断線ＸＶＩＩＩに係る断面図である。
【図１９】図１７に基づく平面図であり、図１７に配置されたマスクを用いてエッチングが行われた図である。
【図２０】図１９の切断線ＸＸに沿って切断した断面図である。
【図２１】図１９に基づく平面図である。
【図２２】図２１の切断線ＸＸＩＩに沿って切断した断面図である。
【図２３】図２１に係る基板を示す平面図であり、スペーサーワード線が配置されている図である。
【図２４】図２３の切断線ＸＸＩＶに沿って切断した断面図である。
【図２５】図２３に基づく平面図である。
【図２６】図２５の切断線ＸＸＶＩに沿って切断した断面図である。
【図２７】図２５に基づく平面図である。
【図２８】図２７の切断線ＸＸＶＩＩＩに沿って切断した断面図である。
【国際公開パンフレット】
2005504440.tif 000003
2005504440.tif 000004
2005504440.tif 000005
2005504440.tif 000006
2005504440.tif 000007
2005504440.tif 000008
2005504440.tif 000009
2005504440.tif 000010
2005504440.tif 000011
2005504440.tif 000012
2005504440.tif 000013
2005504440.tif 000014
2005504440.tif 000015
2005504440.tif 000016
2005504440.tif 000017
2005504440.tif 000018
2005504440.tif 000019
2005504440.tif 000020
2005504440.tif 000021
2005504440.tif 000022
2005504440.tif 000023
2005504440.tif 000024
2005504440.tif 000025
2005504440.tif 000026
2005504440.tif 000027
2005504440.tif 000028
2005504440.tif 000029
2005504440.tif 000030
2005504440.tif 000031
2005504440.tif 000032
2005504440.tif 000033
2005504440.tif 000034
2005504440.tif 000035
2005504440.tif 000036
2005504440.tif 000037
2005504440.tif 000038
2005504440.tif 000039
2005504440.tif 000040
2005504440.tif 000041
2005504440.tif 000042
2005504440.tif 000043
2005504440.tif 000044
2005504440.tif 000045
2005504440.tif 000046
2005504440.tif 000047
2005504440.tif 000048
2005504440.tif 000049
2005504440.tif 000050
2005504440.tif 000051
【国際公開パンフレット（コレクトバージョン）】
2005504440.tif 000052
2005504440.tif 000053
【手続補正書】
【提出日】平成15年11月25日(2003.11.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体メモリーセル（１０）を備えた半導体メモリー（５）であって、
基板表面（２０）を有する半導体基板（１５）と、
半導体基板（１５）の中に配置されており、下部領域（３５）、中間領域（４０）、および、上部領域（４５）を有し、内部にトレンチキャパシタ（３０）が形成されている、第１トレンチ（２５）と、
基板表面（２０）に対して平行に延びる第１方向（Ｘ）、および、第１方向（Ｘ）に交差する第２方向（Ｙ）と、
基板（５０）の中に、第１トレンチ（２５）と第１方向（Ｘ）に並ぶように配置されており、第１トレンチ（２５）と同様に、内部にトレンチキャパシタ（３０）が形成されている、第２トレンチ（５０）と、
互いにほぼ平行に配置され、第１方向（Ｘ）に延びている、第１縦トレンチ（５５）および第２縦トレンチ（６０）と、
第１縦トレンチ（５５）と、第２縦トレンチ（６０）と、第１トレンチ（２５）と、第２トレンチ（５０）との間に配置されている活性領域（６５）と、
第１縦トレンチ（５５）の中で、活性領域（６５）の側面に配置されている、第１スペーサーワード線（７０）と、
第２縦トレンチ（６０）の中で、活性領域（６５）の側面に配置されている、第２スペーサーワード線（７５）と、
第１トレンチ（２５）または第２トレンチ（５０）の上部領域（４５）に、第１スペーサーワード線（７０）と第２スペーサーワード線（７５）との接続部として配置されている、導電性接続板（８０）と、
ソースドープ領域（９０）、ドレインドープ領域（９５）、および、チャネル（１００）を備えた、垂直選択トランジスタ（８５）とを含み、
第１縦トレンチ（５５）が、第１トレンチ（２５）および第２トレンチ（５０）に隣接し、
第２縦トレンチ（６０）が、第１トレンチ（２５）および第２トレンチ（５０）を挟んで第１縦トレンチの向かい側で、第１トレンチ（２５）および第２トレンチ（２５）に隣接しており、
チャネル（１００）が、活性領域（６５）内における、ソースドープ領域（９０）とドレインドープ領域（９５）との間に配置され、
ソースドープ領域（９０）がトレンチキャパシタ（３０）に接続され、
ドレインドープ領域（９５）が、半導体基板（１５）上に第１スペーサーワード線（７０）と交差するように配置されているビット線（１０５）に接続されている、半導体メモリーにおいて、
第１スペーサーワード線（７０）の延びる方向における接続板（８０）の厚さ（１１０）が、第１スペーサーワード線（７０）の延びる方向における第１トレンチ（２５）の幅の、半分よりも小さいことを特徴とする、半導体メモリー。
【請求項２】
第１トレンチ（２５）の中に第１接続板（１１５）および第２接続板（１２０）が配置されており、
第１接続板（１１５）は、活性領域（６５）に隣接しており、
第２接続板（１２０）は、第１トレンチ（２５）の上部領域（４５）における第１接続板（１１５）と反対側の、第１トレンチ（２５）の側壁に配置されていることを特徴とする、請求項１に記載の半導体メモリー。
【請求項３】
活性領域（６５）が、スペーサーワード線と接続板とからなるゲート電極によって、取り囲まれていることを特徴とする、請求項１または２に記載の半導体メモリー。
【請求項４】
２つの活性領域（６５）間に、１つの接続板（１１５）が配置されていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体メモリー。
【請求項５】
基板表面（２０）から、第１トレンチ（２５）の中に、第１接続板（１１５）よりも深く延びている、第２接続板（１２０）を備えていることを特徴とする、請求項２に記載の半導体メモリー。
【請求項６】
トレンチ（２５）の中間領域（４０）における側壁に沿って、絶縁環（１２５）が配置されていることを特徴とする、請求項１〜５のいずれか１項に記載の半導体メモリー。
【請求項７】
トレンチキャパシタ（３０）の内部キャパシタ電極として、導電性トレンチ充填部（１３０）が、トレンチ（２５）の下部領域（３５）および中間領域（４０）に配置されていることを特徴とする、請求項１〜６のいずれか１項に記載の半導体メモリー。
【請求項８】
導電性トレンチ充填部（１３０）上に、絶縁層（１３５）が配置されており、
上記絶縁層（１３５）は、第１接続板（１１５）から第２接続板（１２０）まで延び、第２接続板（１２０）に接したところで曲がっており、第１接続板（１１５）よりも広い範囲で第２接続板（１２０）を覆っていることを特徴とする、請求項７に記載の半導体メモリー。
【請求項９】
絶縁環（１２５）は、第１トレンチ（２５）の外周部（１４０）に沿っており、基板表面（２０）に対してほぼ一様の間隔を有することを特徴とする、請求項６〜８のいずれか１項に記載の半導体メモリー。
【請求項１０】
半導体メモリーの製造方法であって、
基板表面（２０）に対して平行に延びる第１方向（Ｘ）と、第１方向（Ｘ）に交差する第２方向（Ｙ）とを有する基板表面（２０）を備えた半導体基板（１５）を形成する工程と、
半導体基板（１５）の中に、下部領域（３５）、中間領域（４０）、および、上部領域（４５）を有する第１トレンチ（２５）を形成する工程と、
半導体基板（１５）の中に、第１トレンチ（２５）と第１方向（Ｘ）に並ぶように、第２トレンチ（５０）を形成する工程と、
第１方向（Ｘ）に沿って互いにほぼ平行に延びるように、第１縦トレンチ（５５）および第２縦トレンチ（６０）を形成する工程であって、第１縦トレンチ（５５）が第１トレンチ（２５）および第２トレンチ（５０）に隣接し、第２縦トレンチ（６０）が、第１トレンチ（２５）および第２トレンチ（５０）を挟んで第１縦トレンチの向かい側で、第１トレンチ（２５）および第２トレンチ（２５）に隣接し、第１縦トレンチ（５５）と、第２縦トレンチ（６０）と、第１トレンチ（２５）と、第２トレンチ（５０）との間に、活性領域を形成するように第１縦トレンチ（５５）および第２縦トレンチ（６０）を形成する工程と、
第１縦トレンチ（５５）の中における活性領域（６５）の側面に第１スペーサーワード線（７０）を形成する工程と、
第２縦トレンチ（６０）の中における、第１スペーサーワード線（７０）とは反対側の、活性領域（６５）の側壁に、第２スペーサーワード線（７５）を形成する工程と、
第１トレンチ（２５）または第２トレンチ（５０）の上部領域（４５）における、第１スペーサーワード線（７０）と第２スペーサーワード線（７５）との間に、導電性接続板（８０）を形成し、第１スペーサーワード線（７０）を第２スペーサーワード線（７５）に接続する工程と、
第１トレンチ（２５）中にトレンチキャパシタ（３０）を形成する工程と、
ソースドープ領域（９０）、ドレインドープ領域（９５）、および、チャネル（１００）を含む、垂直選択トランジスタ（８５）を形成する工程であって、チャネル（１００）を、活性領域（６５）のソースドープ領域（９０）とドレインドープ領域（９５）との間に形成し、ソースドープ領域（９０）をトレンチキャパシタ（３０）に接続し、ドレインドープ領域（９５）を、半導体基板（１５）上に第１スペーサーワード線（７０）と交差するように形成したビット線（１０５）に接続する工程とを含む製造方法において、
第１スペーサーワード線（７０）の延びる方向における接続板（８０）の厚さ（１１０）を、第１スペーサーワード線（７０）の延びる方向における第１トレンチ（２５）の幅の半分よりも薄く形成することを特徴とする、製造方法。
【請求項１１】
導電性トレンチ充填部（１３０）を、内部キャパシタ電極として、トレンチ（２５）の下部領域（３５）に充填することを特徴とする、請求項１０に記載の製造方法。
【請求項１２】
第１トレンチ（２５）の中間領域（４０）における第１トレンチ（２５）の側壁に沿って絶縁環（１２５）を形成した後、導電性トレンチ充填部（１３０）を第１トレンチ（２５）の中間領域（４０）に充填することを特徴とする、請求項１１に記載の製造方法。
【請求項１３】
導電性トレンチ充填部（１３０）に沿って、第１絶縁層（１３５）を配置することを特徴とする、請求項１２に記載の製造方法。
【請求項１４】
第１マスク層（１４５）を、第１トレンチ（２５）における導電性トレンチ充填部（１３０）の上に、導電性トレンチ充填部（１３０）の一部が当該第１マスク層（１４５）によって覆われ、一部が覆われないように、基板表面（２０）に垂直な垂線に対して傾いた角度で指向性堆積し、
第１マスク層（１４５）によって覆われた導電性トレンチ充填部（１３０）をエッチングし、さらに、導電性トレンチ充填部（１３０）の一部分を除去し、
第１トレンチ（２５）に第２絶縁層（１５０）を一様に堆積し、第１トレンチ（２５）に第１充填剤（１５５）を充填することを特徴とする、請求項１２または１３に記載の製造方法。
【請求項１５】
シリコン層（１６０）を第１トレンチ（２５）に一様に堆積し、エッチバックすることにより、管状シリコンスペーサーを、導電性トレンチ充填部（１３０）の上に形成し、
シリコンスペーサー（１６５）の一方の側面がドープされ、他方の側面がほぼそのまま残るように、半導体基板（１５）を注入方向に対して傾ける指向性注入によって、シリコンスペーサー（１６５）の片側をドープし、
シリコンスペーサー（１６５）を、そのドーパント濃度に応じて選択的にエッチングし、導電性トレンチ充填部（１３０）から部分的に除去し、
露出した導電性トレンチ充填部（１３０）をエッチングすることにより、第１トレンチ（２５）に窪み（１７０）を形成することを特徴とする、請求項１２または１３に記載の製造方法。
【国際調査報告】
2005504440.tif 000054
2005504440.tif 000055
2005504440.tif 000056
2005504440.tif 000057
2005504440.tif 000058
2005504440.tif 000059