(57)【要約】電界効果トランジスタ３００は異方性誘電体３０５を含むゲート絶縁層を有する。ゲート絶縁層に対して平行である第一誘電率が、ゲート絶縁層に対して垂直である第二誘電率よりも実質的に低くなるよう、方向が選択される。
2005537670.tif 000002
【特許請求の範囲】
【請求項１】
活性領域上に形成され、high-k誘電体３０５を有するゲート絶縁層を有する電界効果トランジスタ３００であって、前記ゲート絶縁層に垂直である前記high-k誘電体の誘電率は、前記ゲート絶縁層に平行である誘電率よりも高い、電界効果トランジスタ３００。
【請求項２】
前記ゲート絶縁層に垂直である前記誘電率と前記ゲート絶縁層に平行である前記誘電率との比率は１．２よりも高い、請求項１記載の電界効果トランジスタ３００。
【請求項３】
前記ゲート絶縁層のキャパシタンス等価厚は２ｎｍ未満である、請求項１記載の電界効果トランジスタ３００。
【請求項４】
前記ゲート絶縁層は少なくとも１つの金属酸化物、金属シリケート、及び強誘電体材料を有する、請求項１記載の電界効果トランジスタ。
【請求項５】
前記ゲート絶縁層は二酸化チタンを有する、請求項４記載の電界効果トランジスタ。
【請求項６】
前記二酸化チタンは正方晶系の形状である、請求項６記載の電界効果トランジスタ。
【請求項７】
前記ゲート絶縁層は前記活性領域と前記high-k誘電体３０５との間に設けられるバリア層３１５を有する、請求項１記載の電界効果トランジスタ。
【請求項８】
前記バリア層３１５は二酸化シリコン、窒化シリコンあるいはケイ酸ジルコニウムのうちの少なくとも１つを有する、請求項７記載の電界効果トランジスタ。
【請求項９】
基板３０１上にhigh-kゲート絶縁層を形成する方法であって、
第一方向沿いに第一誘電率を有するとともに第二方向沿いに前記第一誘電率よりも高い第二誘電率を有する異方性誘電材料３０５をエピタキシャル成長させ、
少なくとも１つのプロセスパラメータを制御して、前記第二方向を前記基板の表面に実質的に垂直となるよう調整する、方法。
【請求項１０】
前記基板３０１をアニールし、前記誘電体材料の結晶性を制御する、請求項９記載の方法。
【請求項１１】
前記金属含有誘電体はチタン酸化物を有する、請求項９記載の方法。
【請求項１２】
誘電体を有する前記異方性のエピタキシャル成長は、約７００−９００℃の範囲の温度で実施される、請求項１１記載の方法。
【請求項１３】
high-k誘電体ゲート絶縁層を形成する方法であって、該方法は、
活性半導体領域が上に形成されている基板３０１を用意し、
誘電体層を形成するために異方性誘電体材料を蒸着し、
前記基板をアニールし、かつ
前記基板３０１の蒸着またはアニールのうちの少なくとも一方の少なくとも１つのプロセスパラメータを制御して、前記誘電体層に平行である第一誘電率が、前記誘電体層に垂直である第二誘電率より低くなるように、結晶方向を調整する、方法。
【請求項１４】
前記誘電体がチタン酸化物を有する、請求項１３記載の方法。
【請求項１５】
前記異方性誘電体の蒸着が約７００−９００℃の範囲の室温で実施される、請求項１３記載の方法。
【請求項１６】
前記アニールが６００−８００℃の範囲の温度で実施される、請求項１３記載の方法。
【請求項１７】
約２ｎｍ未満のキャパシタンス等価厚を有するゲート絶縁層を形成する方法であって、該方法は、
少なくとも相異なる２方向で異なる誘電率を有した結晶性誘電体を選択し、
高誘電率に対応する方向が、前記基板３０１の表面に実質的に垂直になるように、基盤３０１に前記結晶性誘電体を形成するためにプロセスパラメータの設定を決定する、方法。
【請求項１８】
前記プロセスパラメータの設定が、蒸着パラメータまたはアニールパラメータのうちの少なくとも１つを含む、請求項１７記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して最小のフィーチャーサイズ（形状）が０．１μｍあるいはそれ未満であるトランジスタエレメントを有する高度な集積回路の製造に関し、更に具体的には、酸化物のキャパシタンス等価厚が２ｎｍあるいはそれ未満である誘電体を備えた、高容量のゲート構造に関するものである。
【背景技術】
【０００２】
最新の集積回路では、最小のフィーチャーサイズが着実に縮小しており、現在の方法では０．１μｍ、近い将来は０．０８μｍになると期待されている。フィーチャーサイズを着実に縮小していく上で直面する多くの問題の中で、デバイスサイズの更なるスケーリングを可能とするために解決すべき一つの重要な課題がある。以下にその課題を説明する。現在のところ、圧倒的多数の集積回路がシリコンをベースとしている。シリコンは実質的に無制限に利用可能であることや、過去５０年間に集められた経験、及びよく知られた特性その理由であり、またその結果、シリコンは次世代の回路でも選択される材料であり続けるだろう。半導体デバイスの製造において、シリコンが非常に重要であることの理由の１つに、相異なる領域の確実な電気絶縁を可能にするという、シリコン／二酸化シリコンインターフェースの優れた特徴が挙げられる。シリコン／二酸化シリコンインターフェースは高温で安定し、またそれ故、要求されているアニールサイクルなどの、後続の高温でのプロセスを可能にし、ドーパントを活性化するとともに、インターフェースの電気的特徴を犠牲にすることなく、結晶のダメージを回復させる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ほとんどの最新の集積回路は、非常に多くの電界効果トランジスタを有し、上記に指摘した理由のために、好ましくは二酸化シリコンがシリコンチャネル領域からポリシリコンゲート電極を分離しているゲート絶縁層として用いられる。着実に改善されている電界効果トランジスタのデバイス性能において、このチャネル領域の長さは、スイッチング速度を高め、ドライブの電流容量を増加させるよう短縮化が続けられている。トランジスタの性能は、チャネル領域の表面を所定の供給電圧に対する所望の電流を与えるに十分に高い電荷密度に変えるために、ゲート電極へ供給される電圧により制限されるので、ゲート電極、チャネル領域、及びその間に配置される二酸化シリコンにより形成されるキャパシタにより与えられるある程度の容量結合が維持される必要がある。また、チャネル長さを縮小するにはトランジスタオペレーションの間に、いわゆる短チャネル効果(short channel behavior)を回避するために改善された容量結合が必要とされることが判明している。この短チャネル効果は、リーク電流を増加させ、またしきい電圧のチャネル長への依存をもたらしうる。相対的に低い供給電圧を有することから、しきい電圧も小さい、非常に縮小されたトランジスタデバイスは、従って、チャネル効果を実質的に回避するためにチャネル領域へのゲート電極の容量結合を同様に増加する必要があるため、リーク電流の急激な増加に悩まされている。従って、二酸化シリコン層の厚みも同様に薄くされ、ゲートとチャネル領域との間に所望の電気容量を与える必要がある。例えば、チャネル長を０．１３μｍとするには、約２−３ｎｍの範囲の二酸化シリコンの厚みが必要であり、また、ゲート長を０．０８μｍとするには約１．２ｎｍの厚みの二酸化シリコンでできたゲート誘電体が必要である。一般的に非常に短いチャネルを有する高速トランジスタエレメントは、好ましくは高速アプリケーションに対して使用され、一方で、長いチャネルを有するトランジスタエレメントは、ストレージトランジスタエレメントなど、それほど重要でないアプリケーションに対して使用される。しかし、極薄の二酸化シリコンゲート絶縁層を通じての電荷担体のダイレクトトンネリング(direct tunneling)により引き起こされる、相対的に高いリーク電流は、パフォーマンス追求型、いわゆるパフォーマンスドリブンの回路には許容されない、１−２ｎｍの範囲の酸化物の厚みに対する値に達しうる。
【０００４】
従って、ゲート絶縁層を生成する材料として、特に極薄の二酸化シリコンゲート層に対して、二酸化シリコンに取って代わる材料が検討されている。考えられる代替材料としては、十分に高い誘電率を示す材料が挙げられ得る。ここでいう十分に高いとは、二酸化シリコンゲート層に比較して、対応して形成されるゲート絶縁層の厚みが部鶴的によりたかくなる一方で、極薄の二酸化シリコン層により得られる容量結合に対応する値が得られるに十分なまでに誘電率が高いことを意味する。一般に、二酸化シリコンとの特定の容量結合を達成するために必要とされる厚みは、キャパシタンス等価厚（capacitance equivalent thickness：ＣＥＴ）と称される。従って、一見すると、単純に二酸化シリコンをhigh-k材料と交換することは、１ｎｍあるいはそれ未満の範囲の等価厚を得るためには、簡単な方法をいえるであろう。この点での一つの手法は、窒素を二酸化シリコン層へ導入することであり、これにより、誘電体率が増加する。しかしながら、極薄の二酸化シリコン層内に、その下層のチャネル領域を侵入させることなく、窒素を確実に配置するということにより、この手法がそれほど期待できないものとなっている。更に、二酸化シリコンに窒素を導入するので、バンドギャップが低減され、所定の最大のリーク電流に対して、ゲートキャパシタンス増加は中程度に止まるに過ぎないであろう。
【０００５】
従って、二酸化シリコンを、ｋの値が約２５である酸化タンタル（Ｔａ２Ｏ５）、ｋの値が約１５０であるチタン酸ストロンチウムなどの高誘電率を持つ材料に交換することが提案されている。そのような高誘電体材料をゲート誘電体として適用する場合、これらの材料の処理を確実なプロセスシーケンスに統合する場合に含まれる複数の問題点に加えて、チャネル領域のキャリア移動度がこれらの高誘電体材料により著しい影響を受ける。従って、高い容量結合が得られるものの、これらのトランジスタエレメントのデバイス性能は、低減したキャリア移動度により低下し、従って、高誘電体材料を使用することにより得られる利点は少なくとも部分的に相殺される。
【０００６】
従って、トランジスタエレメントを将来的に小型化するにあたっては、高容量結合が必要とされ、一方でトランジスタデバイスのドライブ電流容量を決定するキャリア移動度は、それほど悪影響を受けないことが求められる。
【課題を解決するための手段】
【０００７】
本発明は概して、弱く結合された誘電体材料の電子雲が引き起こす高誘電率が、チャネル領域で電荷担体のフロー方向に実質的に垂直である角度範囲に効果的に抑制されうる、という発明者の検知に基づくものである。ゲート電極とチャネル領域間の容量結合が、実質的には電荷担体を持った、弱く結合された電子雲の電磁相互作用により決定されるので、反転層が効果的に生成される。一方でチャネル領域に電荷担体を有する誘電体における電子雲のラテラル結合は、低く維持される。
【０００８】
本発明の一実施形態によると、電界効果トランジスタは、活性領域上に形成されるとともにhigh-k誘電体を有すゲート絶縁層を有する。ゲート絶縁層に対し垂直であるhigh-k誘電体の誘電率は、ゲート絶縁層と平行である誘電率よりも高い。
【０００９】
更なる実施形態によると、基板上にhigh-kゲート絶縁層を形成する方法は、第一方向沿いに第一誘電率を有するとともに、第二方向沿いに第一誘電率よりも高い第二誘電率を有する異方性誘電体材料を、エピタキシャル成長させることを有する。基板の表面に対し、実質的に垂直である第二方向を調整するために、少なくとも１つのプロセスパラメータが制御される。
【００１０】
本発明の別の実施形態によると、high-k誘電体ゲート絶縁層を形成する方法は、活性半導体領域が上に形成されている基板を準備することを有する。次に、異方性誘電体材料が蒸着されて誘電体層が形成され、基板が実質的にアニールされる。誘電体層に対し平行方向の第一誘電体が、誘電体層に対し垂直方向の第二誘電率より低くなるように、結晶の方向を調整するため、基板の蒸着及びアニールのうちの少なくとも一方の、少なくとも一プロセスのパラメータが制御される。
【００１１】
更に別の実施形態によれば、約２ｎｍ未満のキャパシタンス等価厚を有するゲート絶縁層の形成方法は、少なくとも別の２方向に異なる誘電率を有する結晶性の誘電体を選択することを有する。該方法は更に、より高い誘電率の方向に対応する方向が、基板の表面に実質的に垂直となるように、基板上に結晶性の誘電体を形成するために、プロセスパラメータの設定を決定することを含む。最後に、結晶性の誘電体は、パラメータの設定に従い形成される。
【００１２】
本発明の他の更なる実施形態によれば、電解効果トランジスタは２ｎｍ未満のキャパシタンス等価厚を有する、誘電体層を有するゲート絶縁層を有する。誘電体層に対して平行な誘電率に対する、誘電体層に対して垂直な誘電率比は、１．２以上である。
【００１３】
本発明は添付の図面と併せて以下に示すことにより理解されうるものであり、同じ参照番号は、同じ要素を表す。
【００１４】
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施形態は例示として示されたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施形態は、本発明を開示されている特定の形態に限定するものではなく、むしろ、本発明は添付の請求項によって限定されている発明の範疇に属する全ての改良、等価物、及び変形をカバーするものである。
【発明を実施するための最良の形態】
【００１５】
本発明の実施形態を以下に記載する。簡素化のため、現実の実施品における全ての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合わせなど、多くの特定の実施の決定がなされる。それらは各実施形態によって変化するものである。更にそのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
【００１６】
本発明を添付の図面を参照しながら説明する。半導体デバイスの様々な構造と注入領域が非常に正確で鋭い形状とプロフィルをもって各図面に描かれているが、当業者であれば実際にこれらの領域や構造が図面に示されているほど正確なものでないと認識できるであろう。加えて、図面に描かれている様々な特徴と注入領域の相対的な大きさは、製造されているデバイスの特徴や領域のサイズと比較すると誇張や縮小されている。しかしながら、添付の図面は本発明の実施形態を説明する目的で添付されているものである。本明細書で使用される用語や言い回しは、関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
【００１７】
チャネル長さを０．１μｍ以下とするために必要とされる２ｎｍあるいはそれ以上のキャパシタンス等価厚を達成するために、二酸化シリコン及び／又は酸窒化シリコンに取って代わることができる材料を求めて懸命な努力がなされている。これまでに、酸化ジルコニウム、酸化ハフニウム、酸化チタンなどの候補が確認されてきている。しかしながら、これらのhigh-k材料の導入により、リーク電流を増加させずに２ｎｍ未満のキャパシタンス等価厚が達成されうることを示唆しているにもかかわらず、従来の手法ではチャネル領域のキャリア移動度が小さくなってしまうことに対する解決策を提案していないようである。
【００１８】
従って本発明は、増加する絶対誘電率に加え、誘電率の方向性も考慮に入れるというコンセプトに基づくものであり、これにより、ソース領域からドレイン領域に移動する場合に、誘電体材料を有する電子などの電荷担体の相互作用に著しく影響を及ぼすことができる。
【００１９】
図１ａから図１ｃを参照して、本発明のコンセプトが以下に更に詳細に解説される。図１ａにおいて、電界効果トランジスタ１００は典型的にはシリコンベースの半導体材料である活性領域１０６を有する基板１０１を有する。便宜上、トランジスタ１００をＮ−チャネルタイプとして示す。本発明にはＰ−チャネルのトランジスタにも同様に応用される。更に、ソース領域１０２及びドレイン領域１０３は活性領域１０６に形成される。例えばポリシリコンや、他の導電材料から成るゲート電極１０４は、活性領域１０６上に形成されるとともに、そこから異方性材料より成るゲート絶縁層１０５によって分離される。この異方性材料とは、結晶性の金属含有酸化物あるいはケイ酸塩、あるいは強誘電性材料、あるいは光学的に異方性の材料などのことである。異方性のゲート絶縁層１０５の誘電体は、ゲート絶縁層１０５に対して実質的に平行な方向における第一誘電率kparallelと、ゲート絶縁層１０５に対して実質的に垂直な方向における第二誘電率korthogonalとを有し、参照符号１０７により示されているように、kparallelはkorthogonalよりも低い。
【００２０】
動作時においては、ゲート電極１０４及び活性領域１０６に対し電圧が印加される。便宜上、図１ａに示されているＮ−チャネルトランジスタ１００に対して、正電圧によって、ゲート絶縁層１０５と活性領域１０６との間のインターフェースにおいて導電チャネル１０８が形成されるよう、ソース領域１０２及び活性領域１０６は共通の参照電位となるよう結合されている。高誘電率korthogonalのため、ゲート絶縁層１０５は、チャネル１０８に対してゲート電極１０４の高容量結合を与えており、一方で２ｎｍあるいはそれ未満のキャパシタンス等価厚と比較して、ゲート絶縁層１０５が物理的に厚みが増加していることで、チャネル１０８からゲート電極１０５へのリーク電流を許容レベルにおいて維持している。誘電率kparallelは電荷担体のフロー方向に垂直である誘電率korthogonalよりも実質的に低いため、ゲート誘電体への電磁結合は、図１ａの矢印１２０により示されているように、フロー方向において著しく低い。これについての更なる詳細は図１ｂ及び図１ｃを参照しながら以下に解説される。
【００２１】
図１ｂにゲート電極１０５の一部分の単純化モデルを示す。このモデルでは、異方性誘電体を有するゲート絶縁層１０５が二次元グリッドにより表されており、格子サイトがドット１１１により表されている。これらのドットは垂直方向のスプリング１１０により、また、水平方向のバー１１２により、最近隣と結合されている。異なる強さを持つ２つの別のタイプのスプリングが導入されるのを回避するために、便宜上、誘電率kparallelは非弾性バー１１２により表示されている。しかしながら、誘電率kparallelは外部の電磁界に対して感度が低いことを示す“強い”スプリングにより表されうることが分かる。スプリング１１０及びバー１１２は、電子雲及び荷電粒子との相互作用の対応するアビリティを表すものである。ゲート電極１０４に対し正電圧を印加すると、対応するスプリング１１０が変形する。すなわち、電子雲はアンバランスな状態にされ、電子がチャネル領域１０８に引き寄せられて結合される。ソース領域とドレイン領域との間に電圧が確立されると、電子はこの電界の影響により移動し、電子が垂直方向のゲート絶縁層１０５と結合されたままになるとともに、スプリング１１０ａの近くへ移動する。バー１１２は、少なくともこの単純化モデルでは、いずれの変形もすることができないので、実質的な結合は水平方向に発生せず、それ故、電子の水平運動は実質的に影響を受けない。
【００２２】
図１ｃに、実質的に等方性のゲート絶縁層１０５ａに対するこの状況を示す。このケースでは、電子は水平方向のスプリング１１０を変形させることができ、また垂直方向のスプリング１１０も同様に変形させることができるので、ある程度の結合が両方向に存在しこのことがフロー方向の電子の移動度を小さくするという結果をもたらす。
【００２３】
従って、平行及び垂直方向に著しい異方性を持つゲート絶縁層１０５に誘電体材料を与えることにより、チャネル領域１０８の電荷担体の移動度の悪化が実質的に小さくなり、そしてその結果、トランジスタの性能は、等方性誘電体を持つ従来のデバイスと比較して、向上する。従来のデバイスで同程度の誘電率を持つ誘電体材料が用いられても、あるいは、対応する誘電体材料の方向に適切に調整されずに、トランジスタ１００で用いられるものと同じ材料が用いられたとしても、キャリア移動度はトランジスタ１００と比べると小さくなる。
【００２４】
図２に異方性導電体材料の一例を示す。図２において、二酸化チタン（ＴｉＯ２）の基本構造が、いわゆる正方晶系・ルチルの形状で示されている。図２に示すように、この結晶性形状では、二酸化チタンはそれぞれ０．４５９４ｎｍ及び０．２９５８ｎｍの格子定数ａ及びｃを有し、正方晶系である。更に、軸ｃ沿いの誘電率は軸ａ沿いの誘電率より低く、軸ｃの誘電率に対する軸ａの誘電率比は室温で約２である。誘電率のｋの値は約６０であり、この値は、ゲート絶縁層１０５の特定の配列及び成長パラメータに依存しうる。典型的に、二酸化チタンはチタンテ（ＩＶ）イソプロポキシド（ＴＴＩＰ：titanium tetrakis isopropoxide（ＴＴＩＰ）及び窒化チタンなどの前駆ガスを用いて、化学気相堆積法により蒸着されうる。基板の温度を６６０℃以上に維持することにより、二酸化チタンは実質的に正方晶系の形状に蒸着される。他の形態では、あるいは更に、基板を約７００−９００℃の範囲内の温度でアニールし、二酸化チタン層を、実質的に正方晶系の形状を示す結晶層に変形することができる。
【００２５】
結晶の正方晶系形状の二酸化チタン層などを含む電界効果トランジスタ１００を形成するための、上述の蒸着スキームについての典型的なプロセスフローは、以下のステップを有する。第一に、浅いトレンチ分離（図示せず）が活性領域１０６を形成するために形成されうる。活性領域１０６に垂直なドーパントプロファイルを形成するための注入シーケンス後に、ゲート絶縁層１０５が基板１０１に蒸着される。上記例では、ゲート絶縁層１０５は二酸化チタンを有しており、また、二酸化チタンの熱的安定性を確実にするため、薄いバリア層を蒸着するのが好都合である。例えば、二酸化シリコンあるいは窒化シリコンからなる１つあるいは２つの原子層あるいはジルコニウムシリケートなどが基板１０１に蒸着されうる。続いて、上述の化学蒸着気相法などを使って二酸化チタンが蒸着され、基板１０１の表面に実質的に垂直方向の軸ｃを備えた結晶性の成長を得るように、プロセスパラメータが調整される。対応するパラメータの設定は基板１０１の結晶方向、バリア層のタイプ、蒸着状態、また場合によってはアニール状態により決定される。従って、二酸化チタンの成長及び／あるいはアニールに基づく結晶の方向は実験及び／あるいはシミュレーション計算法などの理論により確立される。
【００２６】
他の形態では、二酸化チタンは実質的に適温で蒸着され、続くアニールサイクルで結晶化されうる。二酸化チタンの蒸着後、プロセスの進め方によっては、必要とされる結晶性のためにアニールサイクルが実施されうる。二酸化チタンの蒸着においては、必要とされるキャパシタンス等価厚を得るために厚みが制御される。既に指摘しているように、効果的な誘電率korthogonal及びkparallelは蒸着の特異性、及び使用されるバリアタイプの材料により決定され、典型的な値は２０−７０の範囲である。続いて、ポリシリコン層が既知のフォトリソグラフィとエッチ技術により蒸着され、模倣され、ゲート電極１０４が形成される。その後、電界効果トランジスタ１００は周知の注入、スペーサ、及びアニール技術により完成されうる。
【００２７】
図３に電界効果トランジスタ３００の更なる例の概略的な断面図を示す。電界効果トランジスタ３００は異方性high-k材料層３０５、及びシリコン基板３０１に形成された極薄の二酸化シリコン層の形状でバリア層３１５を有する。トランジスタ３００は更に異方性誘電体層３０５に形成されたゲート電極３０４及び側壁スペーサ３０９を有する。ソース及びドレイン領域は基板３０１内に形成される。層３０５及び層３１５を合わせた厚みが、約１−１．５ｎｍの範囲のキャパシタンス等価厚に対応するよう選択される。バリア３１５が既にキャパシタンス等価厚の一部、典型的に、１つあるいは２つの原子層に対し約０．５ｎｍを“消費”しているので、異方性誘電体層３０５の実効的な厚みは、約３−５ｎｍの範囲であり、これにより、２ｎｍ以上の二酸化シリコン層に実質的に対応するリーク電流をもたらしている。従って、トランジスタエレメント３００は、０．１μｍを大幅に超えるゲート長さをスケーリングすることができ、一方で現在の最新のデバイスレベルでリーク電流を維持することができる。誘電体層３０５が異方性の性質を持つため、キャリア移動度は二酸化シリコンベースのデバイスに匹敵しうる。二酸化シリコンのバリア層３１５を与えることにより、トランジスタエレメント３００は信頼できるものになる。それはシリコン／二酸化シリコンインターフェース、及びそれらの製造プロセスには現在確立されているプロセス技術との互換性が大いにあるからである。
【００２８】
結果として、本発明は、ゲート絶縁層に平行方向または垂直方向の異なる誘電率を与えることにより、ゲート長さを０．１μｍ未満とする高度なトランジスタエレメントを提供するものである。好ましくはkparallelに対するkorthogonalの比率は１．２以上であり、これは、キャパシタンスの増加とリークの低減に関して電荷担体の移動度向上に著しい効果を実現するためである。好ましくは、誘電体ゲート材料の異方性は、所望の目的とするＣＥＴ（キャパシタンス等価厚）及びプロセスの要求に応じて選択される。例えば、バリア層に対する必要性は、目標とするＣＥＴを達成するために、最小のｋ値を決定することであり、異方性はオペレーション上の要求を満たす必要がある。例えば、高性能アプリケーションはキャリア移動度を最適化するために高い異方性を必要とする。一方でリーク電流は約１００という極度に高い値を持ち、しかしながら明確な異方性はあまり持たない材料と比べると、二酸化チタンなどの適度な誘電率により、妥当な制限内にある。
【００２９】
更に、high-k誘電体の結晶性は、必要とされる方向が得られるように調整されうる。好ましくは、蒸着動力学、バリア層のタイプ、必要に応じて基板の結晶構造などが、例えば模倣によって及び／あるいは実験によって、目標とするキャパシタンス等価厚に従い物理的な厚みを調整するために考慮されうる。別の形態では、方向及び／あるいは結晶構造は、１つ以上の異なる材料からなる１つ以上の副層を与えることにより調整されうる。例えば、必要とされる方向に導くため、high-k材料を蒸着するために適切な結晶構造を提供することが必要とされる。従って、次に一つ以上の“遷移”層が与えられ、high-k値を有する所望の方向の“バルク”材料を得るために、最後に蒸着のベースが与えられる。
【００３０】
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００３１】
【図１ａ】異方性ゲート誘電体を含む電界効果トランジスタの概略的断面図である。
【図１ｂ】異方性誘電体の概略的単純モデルの説明図である。
【図１ｃ】従来の実質的な異方性誘電体の単純モデルの説明図である。
【図２】二酸化チタン結晶の基本構造の説明図である。
【図３】本発明の更なる実施形態によるゲート誘電体を有する電界効果トランジスタの概略説明図である。
2005537670.tif 000003
【図２】
2005537670.tif 000004
【図３】
2005537670.tif 000005
【手続補正書】
【提出日】平成16年8月30日(2004.8.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
活性領域上に形成され、high-k誘電体（３０５）を有するゲート絶縁層を有する電界効果トランジスタ（３００）であって、前記ゲート絶縁層に垂直である前記high-k誘電体の誘電率は、前記ゲート絶縁層に平行である誘電率よりも高い、電界効果トランジスタ（３００）。
【請求項２】
前記ゲート絶縁層に垂直である前記誘電率と前記ゲート絶縁層に平行である前記誘電率との比率は１．２よりも高い、請求項１記載の電界効果トランジスタ（３００）。
【請求項３】
前記ゲート絶縁層のキャパシタンス等価厚は２ｎｍ未満である、請求項１記載の電界効果トランジスタ（３００）。
【請求項４】
前記ゲート絶縁層は少なくとも１つの金属酸化物、金属シリケート、及び強誘電体材料を有する、請求項１記載の電界効果トランジスタ。
【請求項５】
前記ゲート絶縁層は二酸化チタンを有する、請求項４記載の電界効果トランジスタ。
【請求項６】
前記二酸化チタンは正方晶系の形状である、請求項６記載の電界効果トランジスタ。
【請求項７】
前記ゲート絶縁層は前記活性領域と前記high-k誘電体（３０５）との間に設けられるバリア層（３１５）を有する、請求項１記載の電界効果トランジスタ。
【請求項８】
前記バリア層（３１５）は二酸化シリコン、窒化シリコンあるいはケイ酸ジルコニウムのうちの少なくとも１つを有する、請求項７記載の電界効果トランジスタ。
【請求項９】
基板（３０１）上にhigh-kゲート絶縁層を形成する方法であって、
第一方向沿いに第一誘電率を有するとともに第二方向沿いに前記第一誘電率よりも高い第二誘電率を有する異方性誘電材料（３０５）をエピタキシャル成長させ、
少なくとも１つのプロセスパラメータを制御して、前記第二方向を前記基板の表面に実質的に垂直となるよう調整する、方法。
【請求項１０】
前記基板（３０１）をアニールし、前記誘電体材料の結晶性を制御する、請求項９記載の方法。
【請求項１１】
前記異方性誘電体はチタン酸化物を有する、請求項９記載の方法。
【請求項１２】
前記異方性誘電体のエピタキシャル成長は、約７００−９００℃の範囲の温度で実施される、請求項１１記載の方法。
【請求項１３】
high-k誘電体ゲート絶縁層を形成する方法であって、該方法は、
活性半導体領域が上に形成されている基板（３０１）を用意し、
誘電体層を形成するために異方性誘電体材料を蒸着し、
前記基板をアニールし、かつ
前記基板（３０１）の蒸着またはアニールのうちの少なくとも一方の少なくとも１つのプロセスパラメータを制御して、前記誘電体層に平行である第一誘電率が、前記誘電体層に垂直である第二誘電率より低くなるように、結晶方向を調整する、方法。
【請求項１４】
前記誘電体がチタン酸化物を有する、請求項１３記載の方法。
【請求項１５】
前記異方性誘電体の蒸着が約７００−９００℃の範囲の室温で実施される、請求項１３記載の方法。
【請求項１６】
前記アニールが６００−８００℃の範囲の温度で実施される、請求項１３記載の方法。
【請求項１７】
約２ｎｍ未満のキャパシタンス等価厚を有するゲート絶縁層を形成する方法であって、該方法は、
少なくとも相異なる２方向で異なる誘電率を有した結晶性誘電体を選択し、
高誘電率に対応する方向が、前記基板（３０１）の表面に実質的に垂直になるように、基板（３０１）に前記結晶性誘電体を形成するためにプロセスパラメータの設定を決定する、方法。
【請求項１８】
前記プロセスパラメータの設定が、蒸着パラメータまたはアニールパラメータのうちの少なくとも１つを含む、請求項１７記載の方法。
【国際調査報告】
2005537670.tif 000006
2005537670.tif 000007
2005537670.tif 000008