(57)【要約】【課題】非同期システムにおける検索技術を提供すること。【解決手段】ある局面では、２次同期化コード（ＳＳＣ）のような複数のコードは、各コード／スロット境界ペアに対応したコード／スロットエネルギーを生成するために、複数のオフセットにおいて、受信信号を用いて相関される。コードシーケンスエネルギーを生成するために、コード／スロットエネルギーのユニークなサブセットが加算される。その最大値は、突き止められたコードシーケンスとスロット境界とを示す。別の局面では、この相関は、受信信号を共通シーケンスでサブ相関付け、更に、この結果に高速Ｈａｄａｍａｒｄ変換（ＦＨＴ）を実行することによってなされる。
2005504466.tif 000002
【特許請求の範囲】
【請求項１】
検索方法であって、
複数のスロット境界において、受信信号を複数のコードによって相関付け、各コード／スロット境界ペアに対応したコード／スロットエネルギーを生成することと、
前記コード／スロットエネルギーのユニークなサブセットを加算し、複数のコードシーケンスエネルギーを生成することと
を備えた方法。
【請求項２】
請求項１に記載の方法において、
最大のコードシーケンスエネルギーを検出し、突き止められたコードシーケンスとスロット境界とを示すことを更に備えた方法。
【請求項３】
請求項１に記載の方法において、
前記相関付けるステップは更に、
前記受信信号を、前記複数のコードの各々に共通な成分である共通シーケンスによってサブ相関付け、サブ相関シーケンスを生成することと、
前記サブ相関シーケンスについて高速Ｈａｄａｍａｒｄ変換を実行し、コード／スロット相関を生成することと
を備えた方法。
【請求項４】
請求項３に記載の方法において、
前記サブ相関付けるステップは更に、
前記受信信号のサンプルのサブセットに、前記共通シーケンスの第１の成分を乗じ、複数の結果を生成することと、
前記複数の結果を加算して、部分結果を生成することと
を備えた方法。
【請求項５】
請求項４に記載の方法において、
前記サブ相関付けるステップは更に、
前記部分結果のシーケンスを格納することと、
前記部分結果のシーケンスに、前記共通シーケンスの第２の成分を乗じ、前記サブ相関シーケンスを生成することと
を備えた方法。
【請求項６】
請求項３に記載の方法において、
前記コード／スロット相関からエネルギーを計算することを更に備えた方法。
【請求項７】
複数のコードの相関を生成する方法であって、
受信サンプルのサブセットを、前記複数のコードの各々に対して共通な成分である共通シーケンスで相関付け、サブ相関シーケンスを生成することと、
前記サブ相関シーケンスについて高速Ｈａｄａｍａｒｄ変換を実行し、相関を生成することと
を備えた方法。
【請求項８】
請求項７に記載の方法において、
前記相関の各々の同相成分と直交成分とを自乗することと、
前記それぞれの自乗を加算して、複数のエネルギーを生成することと
を備えた方法。
【請求項９】
請求項７に記載の方法において、
前記相関付けるステップは更に、
前記受信サンプルのサブセットに、前記共通シーケンスの第１の成分を乗じ、複数の結果を生成することと、
前記複数の結果を加算して、部分結果を生成することと
を備えた方法。
【請求項１０】
請求項９に記載の方法において、
前記相関付けるステップは更に、
前記部分結果のシーケンスを格納することと、
前記部分結果のシーケンスに、前記共通シーケンスの第２の成分を乗じ、前記サブ相関シーケンスを生成することと
を備えた方法。
【請求項１１】
複数のスロット境界において、受信信号を複数のコードによって相関付け、各コード／スロット境界ペアに対応したコード／スロットエネルギーを生成する手段と、
前記コード／スロットエネルギーのユニークなサブセットを加算し、複数のコードシーケンスエネルギーを生成する手段と
を備えたサーチャ。
【請求項１２】
請求項１１に記載のサーチャにおいて、
最大のコードシーケンスエネルギーを検出し、突き止められたコードシーケンスとスロット境界とを示す手段を更に備えたサーチャ。
【請求項１３】
複数のスロット境界において、受信信号を複数のコードによって相関付け、各コード／スロット境界ペアに対応したコード／スロットエネルギーを生成する相関器と、
前記コード／スロットエネルギーを格納するメモリと、
前記コード／スロットエネルギーのユニークなサブセットを加算し、複数のコードシーケンスエネルギーを生成する加算器と
を備えたサーチャ。
【請求項１４】
請求項１３に記載のサーチャにおいて、
前記コードシーケンスエネルギーを受信し、前記最大コードシーケンスエネルギーを検出する検出器を更に備えたサーチャ。
【請求項１５】
請求項１３に記載のサーチャにおいて、
前記相関器は、
前記受信信号を共通シーケンスによって相関付け、サブ相関シーケンスを生成するサブ相関器と、
前記サブ相関シーケンスを受信し、コード／スロット相関を生成する高速Ｈａｄａｍａｒｄ変換部と、
前記コード／スロット相関からコード／スロットエネルギーを生成するエネルギー計算器と
を備えたサーチャ。
【請求項１６】
請求項１５に記載のサーチャにおいて、
前記サブ相関器は更に、
前記受信信号のサンプルを受信するシフトレジスタと、
前記シフトレジスタからのサンプルに、前記共通シーケンスの第１の成分を乗じる複数の乗算器と、
前記複数の乗算器の結果を加算する加算器と、
周期的な間隔において、前記加算器の結果を受信して格納するメモリと、
前記メモリからの部分サブ相関シーケンスを受信し、前記部分サブ相関シーケンスを、前記共通シーケンスの第２の成分によってビットワイズＸＯＲするＸＯＲと
を備えたサーチャ。
【請求項１７】
受信信号を共通シーケンスによって相関付け、サブ相関シーケンスを生成するサブ相関器と、
前記サブ相関シーケンスを受信し、コード／スロット相関を生成する高速Ｈａｄａｍａｒｄ変換部と、
前記コード／スロット相関からコード／スロットエネルギーを生成するエネルギー計算器と
を備えた相関器。
【請求項１８】
受信信号のサンプルを受信するシフトレジスタと、
前記シフトレジスタからのサンプルに、共通シーケンスの第１の成分を乗じる複数の乗算器と、
前記複数の乗算器の結果を加算する加算器と、
周期的な間隔において、前記加算器の結果を受信して格納するメモリと、
前記メモリからの部分サブ相関シーケンスを受信し、前記部分サブ相関シーケンスを、前記共通シーケンスの第２の成分によってビットワイズＸＯＲするＸＯＲと
を備えたサブ相関器。
【請求項１９】
請求項１８に記載のサブ相関器において、
前記メモリは、複数の周期的な間隔において、前記加算器の出力を受信して格納し、複数の部分サブ相関シーケンスを生成するようにしたサブ相関器。
【請求項２０】
請求項１９に記載のサブ相関器において、
前記メモリは、複数のランダムアクセスメモリを含んでおり、各ランダムアクセスメモリは、第１の部分サブ相関シーケンスが、第２のＲＡＭからの第２の部分サブ相関シーケンスの読取アクセスと同時に第１のＲＡＭに書き込まれるように選択可能であるサブ相関器。
【請求項２１】
複数のピークを検索するサーチャであって、
受信信号を共通シーケンスを用いて相関付け、前記複数のピークの各々についてサブ相関シーケンスを生成するサブ相関器を備えたサーチャ。
【請求項２２】
請求項２１に記載のサーチャにおいて、
前記サブ相関シーケンスを受信し、前記複数のピークの各々についてコード／スロット相関を生成する一つ以上の高速Ｈａｄａｍａｒｄ変換部と、
前記複数のピークの各々について前記コード／スロット相関器からコード／スロットエネルギーを生成する一つ以上のエネルギー計算器と、
前記コード／スロットエネルギーのユニークなサブセットを加算し、前記複数のピークの各々について複数のコードシーケンスエネルギーを生成する一つ以上の加算器と、
前記コードシーケンスエネルギーを受信し、前記複数のピークの各々について最大コードシーケンスエネルギーを検出する一つ以上の検出器と
を更に備えたサーチャ。
【請求項２３】
サーチャを備えた加入者ユニットであって、
複数のスロット境界において、受信信号を複数のコードによって相関付け、各コード／スロット境界ペアに対応したコード／スロットエネルギーを生成する手段と、
前記コード／スロットエネルギーのユニークなサブセットを加算し、複数のコードシーケンスエネルギーを生成する手段と
を備えた加入者ユニット。
【請求項２４】
サーチャを備えたＷ−ＣＤＭＡシステムであって、
複数のスロット境界において、受信信号を複数のコードによって相関付け、各コード／スロット境界ペアに対応したコード／スロットエネルギーを生成する手段と、
前記コード／スロットエネルギーのユニークなサブセットを加算し、複数のコードシーケンスエネルギーを生成する手段と
を備えた加入者ユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に通信に係り、更に詳しくはステップ２  Ｗ−ＣＤＭＡ検索のための斬新でかつ改良された方法および装置に関する。
【背景技術】
【０００２】
無線通信システムは、声やデータなど、様々なタイプの通信を提供するために広く適用されている。これらシステムは、コード分割多元アクセス（ＣＤＭＡ）、時分割多元アクセス（ＴＤＭＡ）、またはその他の変調技術に基づいている。ＣＤＭＡシステムは、システム能力が増強されているなど、他のタイプのシステムよりも特定の利点を有する。
【０００３】
ＣＤＭＡシステムは、以下に示す一つ以上のＣＤＭＡ規格をサポートするよう設計されている。（１）「TIA/EIA-95-B Mobile Station-Base Station Compatibility Standard forDual-Mode Wideband Spread Spectrum Cellular System」（ＩＳ−９５規格）。（２）第３世代パートナシップ計画（３ＧＰＰ）と命名されたコンソーシアムで提案された規格（Ｗ−ＣＤＭＡ規格）。これは、ドキュメント番号3G TS 25.211, 3G TS 25.212, 3G TS 25.213, and 3G TS 25.214を含む１セットのドキュメントに具体化されている。（３）第３世代パートナシップ計画２（３ＧＰＰ２）と命名されたコンソーシアムで提案された規格（ｃｄｍａ２０００規格）。これは、以下を含む１セットのドキュメントに具体化されている。「C.S0002-A Physical Layer Standard for cdma2000 Spread Spectrum Systems」、「C.S0005-A Upper Layer (Layer 3) Signaling Standard for cdma2000 Spread Spectrum Systems」、「C.S0024 cdma2000 High Rate Packet Data Air Interface Specification」。（４）その他の規格。
【０００４】
疑似ランダムノイズ（ＰＮ）シーケンスは、送信されたパイロット信号を含む送信されたデータを拡散するためにＣＤＭＡシステムで一般的に使用される。このＰＮシーケンスの単一値を送信するために必要な時間はチップとして知られている。そして、チップが変化する速度はチップ速度として知られている。ＣＤＭＡ受信機は一般的にレーキ受信機を用いている。レーキ受信機は、一般的には、一つ以上の基地局からの直接およびマルチパスのパイロットの位置決めを行うための一つ以上のサーチャと、これら基地局からの情報信号の受信および結合のための二つ以上のパルチパス復調器とから構成されている。
【０００５】
直接シーケンスＣＤＭＡシステムの設計において固有なことは、受信機がＰＮシーケンスを、基地局のＰＮシーケンスに合わせなければならないという要求があることである。Ｗ−ＣＤＭＡ規格で定義されているような幾つかのシステムは、主要スクランブルコードとして知られている各々にユニークなコードを用いて基地局を区別する。Ｗ−ＣＤＭＡ規格は、ダウンリンクをスクランブルするために２つのゴールドコードシーケンスを定義している。一つは同相分（I）であり、もう一つは求積法（Ｑ）である。ＩシーケンスとＱシーケンスとはともに、データ変調することなく、セルに亘って同時通信される。この同時通信は、共通パイロットチャンネル（ＣＰＩＣＨ）と称される。生成されたＰＮシーケンスは、３８，４００チップの長さに打ち切られる。３８，４００チップの期間は、無線フレームと称される。個々の無線フレームは、スロットと称される１５の等しいセクションに分割される。ＷＣＤＭＡ基地局は、互いに関連して非同期的に動作する。よって、ある基地局のフレームタイミングの知識は、他のあらゆる基地局のフレームタイミングの知識ももたらさない。
【０００６】
５１２の主要コードの各々についてオフセットされたＷ−ＣＤＭＡ基地局オフセット（それらのうちの３８，４００）を検索することは可能である。しかしながら、検索が必要とする時間の過度な量によって、現実的ではない。代わりに、Ｗ−ＣＤＭＡ規格は、検索している加入者ユニットを効率的に補助するために、二つの付加的な同期チャンネル、すなわち１次同期チャンネルと２次同期チャンネルに送信する基地局を必要とする。その結果、Ｗ−ＣＤＭＡ検索は、３ステップで実行することができる。これらについて、以下に十分に説明する。
【０００７】
初期獲得のために、この３ステップ  Ｗ−ＣＤＭＡ検索は、各スクランブルコードのための全ＰＮスペースを検索するという非現実的な選択肢において、検索時間を低減するという見知から、優れた能力をもたらす。ＣＤＭＡシステムの性能を決定する上で検索時間は重要なメトリックである。検索時間が減少するということは、検索がより頻繁になされるということを示している。よって、加入者ユニットは、最良の有効なセルをより頻繁に突き止め、アクセスことができる。これによって、基地局と加入者局との両方によって送信出力レベルが減少され、より優れた信号の送信と受信とが得られるようになる。これは、ＣＤＭＡシステムの能力を次々に増大させる（増加したユーザ数に対するサポート、より高速な送信速度、あるいはそれらの両方との観点から）。さらに、加入者ユニットが実際に音声またはデータの送信または受信をしていないが、システムの監視を周期的に行っている低出力状態であるアイドルモードに加入者ユニットがある場合に、検索時間が減少することも利点である。検索時間が減少することによって、加入者ユニットは、この低出力状態により長い時間いるようになり電力消費量を低減し、起動時間を延ばす。
【０００８】
検索時間を減少するように設計されたＷ−ＣＤＭＡサーチャは、まさに上記したような利点を得る。また、集積回路面積と電力消費とを減少するためには、実装効率もまた重要である。上述した３ステップの検索方法のステップ２は、複雑な処理である。従って、ステップ２  Ｗ−ＣＤＭＡ検索と、それに類似した処理を実行することが可能な効率的なサーチャのための技術に関する必要性がある。
【特許文献１】
米国特許番号５，５６１，６１８「METHOD AND APPARATUS FOR PERFORMAING A FAST HADAMARD TRANSFORM」
【発明の開示】
【０００９】
ここに記載された実施例は、Ｗ−ＣＤＭＡのような非同期システムにおいて効率的な検索を行う必要性に対して対処する。ある局面では、複数のオフセットにおいて、各コード／スロット境界ペアに対応しているコード／スロットエネルギーを生成するために、ＳＳＣなどの複数のコードが、受信信号に相関付けられている。コード／スロットエネルギーのユニークなサブセットが加算され、コードシーケンスエネルギーが生成される。この最大値は、突き止められたコードシーケンスとスロット境界を示す。別の局面では、この相関付けは、受信信号を共通シーケンスにサブ相関付けを行い、この結果について高速Ｈａｍａｄａｒｄ変換（ＦＨＴ）を実行することによってなされる。更にまた別の局面では、あるサブ相関付けは、複数のピークを同時に検索するために使用することができる。本発明の様々な別の局面もまた開示されている。これらの局面は、効率的な回路面積と検索時間との利点を有する。これらは、コスト削減、起動時間の延長、獲得速度の増加、信号送信の高品質化、データスループットの増加、出力の減少、全体的なシステム能力の向上をもたらす。
【００１０】
この発明は、以下に示すように、本発明の様々な局面、実施例、および特徴を実行する方法およびシステム要素を提供する。
【発明を実施するための最良の形態】
【００１１】
本発明の特徴、性質、および利点は、同一の参照符号を用いた図面にあわせて記載された詳細記載からさらに明らかになるであろう。
【００１２】
図１は、多くのユーザをサポートし、発明の様々な面を実装できる無線通信システム１００を示す図である。システム１００は、一つ以上のＣＤＭＡ規格および／または設計（例えば、Ｗ−ＣＤＭＡ規格、ＩＳ−９５規格、ｃｄｍａ２０００規格、ＨＤＲ仕様）をサポートするように設計される。簡略のために、システム１００は、２つの加入者ユニット１０６と通信している３つの基地局１０４を含むように示されている。基地局と、そのカバー領域は、しばしば「セル」として集合的に称される。ＩＳ−９５システムでは、セルは、一つ以上のセクタを含む。Ｗ−ＣＤＭＡ仕様では、基地局の各セクタと、このセクタのカバー領域は、セルと称される。ここでは、基地局という用語は、アクセスポイントという用語と区別無く使用される。加入者ユニットという用語は、ユーザ機器（ＵＥ）、移動局、加入者局、アクセス端末、リモート端末という各用語、またはこの分野で知られている他の対応する用語と区別無く使用される。移動局という用語は、固定型の無線アプリケーションを含んでいる。
【００１３】
適用されているＣＤＭＡシステムに基づいて、各加入者ユニット１０６は、いかなる時であっても、順方向リンクで、一つ（可能であればそれ以上）の基地局１０４と通信しうる。また、この加入者ユニットがソフトハンドオフにあるか否かに基づいて、逆方向リンクで、一つ以上の基地局と通信しうる。順方向リンク（すなわちダウンリンク）は、基地局から加入者局への送信に相当し、逆方向リンク（すなわちアップリンク）は、加入者局から基地局への送信に相当する。
【００１４】
明確化のために、本発明の記述に使用されている例は、基地局を信号の発信元、加入者ユニットをこの信号の受信者および獲得者、すなわち順方向リンクの信号を仮定する。当業者であれば、加入者ユニットは、基地局と同様に、ここで記載したように、データを送信するための実装がなされうることと、本発明の局面は、これらの状態に対しても同様に当てはまることが理解されよう。「典型的」という用語は、ここでは、「実例、事例、または例示として役立つ」ことを意味するために限定的に用いられる。ここで「典型的」と記載されたあらゆる実施例が、必ずしも、他の実施例に対して好適に、あるいは有利に解釈される必要はない。
【００１５】
Ｗ−ＣＤＭＡ検索は、３ステップの処理を用いて実行されることを思い出していただきたい。ステップ１では、加入者ユニットが、１次同期チャンネルの成分である１次同期コード（ＰＳＣ）を検索する。このＰＳＣは、２，５６０チップスロットの各々の初めの２５６チップの間に送信された２５６チップの固定シーケンスである。このＰＳＣは、このシステムにおける各セルについて同じである。このＰＳＣは、基地局の存在を検出するのに有効であり、一旦取得されると、スロットタイミングもまた取得される。
【００１６】
ステップ２では、加入者ユニットは、２次同期コード（ＳＳＣ）を検索する。これは、２次同期チャンネルを構成している。１６個の２５６チップのＳＳＣがある。各基地局は、各スロットの初めの２５６チップ（１６のＳＳＣの各々と、ＰＳＣとは直交している）において、ＰＳＣとともに一つのＳＳＣを送信する。１５のＳＳＣには６４のユニークなシーケンスがある。各シーケンスは、６４のスクランブルコードグループのうちの一つに関連付けられている。各基地局は、基地局のスクランブルコードを含むコードグループに対応して、一つのＳＳＣシーケンス（フレーム毎に１５のＳＳＣ）を送信する。６４のＳＳＣシーケンスのセットは、コンマ無しとして選択される。すなわち、他のシーケンスの何れかの周期的シフト、または単独で些細ではない周期的シフトに等しいシーケンスは無い。この特性のために、加入者ユニットは、一旦、何れか１５の連続したスロットで送信されたＳＳＣのシーケンスを決定すると、フレームタイミングと、６４のＳＳＣシーケンスのどれが送信されたかとを判定することができる。これによって、基地局が属しているスクランブルコードグループを識別する。各スクランブルコードグループには８つのコードが存在するので、候補の数が、８つに絞られている。
【００１７】
ステップ３では、ステップ２で識別された８つのスクランブルコード候補が、どれが正しいコードであるかを判定するために検索されねばならない。これは、チップバイチップの相関が実行され、判定がなされるまで、ある数のチップにわたってエネルギーを累積することによって実行することができる。
【００１８】
ステップ２の検索が、ステップ１で判定されたピークに対応したスロット境界において始まることを思い出されたい。ステップ２の望ましい結果は、フレームタイミングを突き止めること、すなわち、どのスロットがフレーム内の第１のスロットに対応しているかを突き止めることと、どのＳＳＣシーケンスが送信されているのかを識別することである。ＳＳＣシーケンスを識別することによって、ステップ３における更なる検索のために、候補セットが、５１２の可能な１次スクランブルコードから、最大８に減少する。本明細書がＷ−ＣＤＭＡ規格を広範に参照している一方、本発明の原理は、類似した性質をもつ全ての想起可能なシステムに等しく適用されることに留意されたい。
【００１９】
図２は、ステップ２  Ｗ−ＣＤＭＡ検索を実行するための２ステップ処理の実施例を示している。図２で示される２ステップ処理の各ステップによって、上述したような３ステップのＷＣＤＭＡ検索処理のステップの用語との混同を避けるために、図２で示される各ステップをサブステップと称するものとする。
【００２０】
第１のサブステップ２１０では、到来するＩとＱとのサンプルは、１６のＳＳＣ、Ｃｓｓｃ，１，・・・・，Ｃｓｓｃ、１６によって相関付けられる。ここで、１５の時間スロットはおのおの２４０のエネルギーを生成するためのものであり、各エネルギーは、ＳＳＣ／スロット仮定に対応している。２４０の、結果として生じるＳＳＣ／スロットエネルギーは、１５×１６の行列によって概念化することができる。ここで１５カラムは、スロット番号仮定に対応しており、１６列はＳＳＣ仮定に対応している。
【００２１】
第２のサブステップ２２０では、６４のＳＳＣシーケンスの各々に対するエネルギー値が、１５の可能なスロット仮定の各々に対して計算される。従って、９６０のＳＳＣシーケンスエネルギーが計算される。最も高いＳＳＣシーケンスエネルギーは、スクランブルコードグループとフレームタイミングとを最も良く識別する関連するＳＳＣシーケンスとスロット仮定とを示している。
【００２２】
表１は、６４のＳＳＣシーケンスを、グループ０からグループ６３までラベリングした各スクランブルコードグループ毎に定義している。スロット番号は、＃０から＃１４までラベルされている。与えられたグループ／スロット番号ペアにおいて、１６のＳＳＣのうちの一つが送信される。例えば、スクランブルコードグループ０を識別するために使用されるＳＳＣシーケンスは、スロット０とスロット１ではＣｓｓｃ，１を送信し、スロット２ではＣｓｓｃ，２を送信し、スロット３ではＣｓｓｃ，３を送信する。従って、サブステップ２２０を完了するために、あるスロット仮定が、スロット＃０とされるために選択され、６４のシーケンスエネルギーが、この仮定を用いて計算される。その後、別のスロット仮定が、スロット＃０とされるために選択され、追加の６４のエネルギーが、この新たな仮定の下で計算される。この処理は、１５のスロット仮定において、６４のエネルギーが計算されるまで繰り返される。このエネルギー計算処理の間、最大のエネルギー検出処理が適用される。これによって、各ＳＳＣシーケンス／スロット仮定がテストされる毎に、最も高いエネルギーとそれに関連するグループおよびスロット数が格納されるようになる。
【表１】
2005504466.tif 000003
【表１−２】
2005504466.tif 000004
【表１−３】
2005504466.tif 000005
１６の２５６チップＳＳＣ、Ｃｓｓｃ，１，・・・，Ｃｓｓｃ，１６が、Ｗ-ＣＤＭＡ規格で定義される。それらは、実数部と虚数部とを持ち合わせた複素数となっている。それらは、２５６チップのＨａｄａｍａｒｄシーケンスと、下記（２）式で定義される２５６チップシーケンスｚとのポジションワイズな積によって構成される。シーケンスｚは、下記（１）式で定義される１６チップシーケンスｂに関して定義される。
【数１】
2005504466.tif 000006
【００２３】
Ｈａｄａｍａｒｄシーケンスは、（３）式と（４）式とを用いて再帰的に構成される行列Ｈ８の列から得られる。（４）式で用いられている変数ｋは、再帰的にＨ８を構築するために用いられているものであって、ｋ番目のＳＳＣ、すなわちＣｓｓｃ，ｋ（ｋ＝１〜１６）を識別するために用いられているインデクスｋと混同しないよう留意されたい。
【数２】
2005504466.tif 000007
【００２４】
ここで、ｈｎは、Ｈ８のｎ番目の列として定義されたＨａｄａｍａｒｄシーケンスであるものとする。なお、ｎは０から２５５までであり、先頭列はｈ０である。また、ｈｎ（ｉ）とｚ（ｉ）とは、ｈｎ（下付）とｚそれぞれのｉ番目のシンボルとする。そして、この１６のＳＳＣは、以下に示す（５）式および（６）式で定義されたようにして生成される。
【数３】
2005504466.tif 000008
【００２５】
以下に詳しく記載するように、ＳＳＣの構成は、２５６のＩおよびＱの入力サンプルを１６のＳＳＣの各々に相関付けることを含む計算を簡略化するために利用することができる。ｋ番目（１≦ｋ≦１６）のＳＳＣのｎ番目（０≦ｎ≦２５５）のチップの実部および虚部は、（７）式に示す通り記載される（ＳＳＣは実空間および虚空間において等しいことを思い出されたい）。Ｂは、（８）式で定義された１６チップシーケンスであり、ｂは、（１）式で定義された１６チップシーケンスである。また、ｈｋ−１は、（３）式および（４）式に従って生成されたＨ４の第（ｋ−１）番目の列として定義された長さ１６のＨａｄａｍａｒｄシーケンスである。
【数４】
2005504466.tif 000009
【００２６】
到来するＩとＱとのデータ流れＸ０，・・・，Ｘ２５５を、第ｋ番目のＳＳＣであるＣｓｓｃ，ｋに相関付けることは、（９）式によって与えられることを証明することができる。
【数５】
2005504466.tif 000010
【００２７】
（９）式は、（１０）式で与えられる長さ１６のサブ相関シーケンスを計算し、この結果として得られるサブ相関シーケンスについて長さ１６の高速Ｈａｄａｍａｒｄ変換（ＦＨＴ）を実行することによって計算することができる。
【数６】
2005504466.tif 000011
【００２８】
このＦＨＴの結果は、この到来するＩとＱのデータ流れを１６のＳＳＣに相関付けることになる。結果として生じる１６のＩとＱとの値は、自乗されて加算されることによって、１６のＳＳＣの各々のためのエネルギー値を生成する。この処理は、各々のエネルギーが１つのＳＳＣ／スロット仮定に対応しているエネルギーの１５×１６の行列を生成するために１５の時間スロットの各々に対して繰り返すことができる。
【００２９】
図３は、上記したサブステップ２１０を実行する手続きの実施例を示している。ステップ３１０では、（１０）式にしたがって長さ１６のサブ相関シーケンスが計算される。ステップ３１０は、長さＬのシーケンスと、一般的なシーケンスＢ、ｂとに対して一般化されたサブ相関を示している。（１０）式は一例である。ステップ３２０では、結果として生じたサブ相関シーケンスについて高速Ｈａｄａｍａｒｄ変換が実施される。ステップ３２０で結果として得られる１６のＩとＱのペアは、ステップ３３０において、自乗された後に加算され、１６のエネルギー値を生成する。この処理は、１５の異なるオフセットに対して繰り返され、上述したように２４０のエネルギー値を生成することができる。ステップ３３０は、メモリ内に各々の結果を格納することを伴いうる。個々で記載された全ての実施例では、各ＳＳＣおよびスロットメンバについてのエネルギー計算は、多数のフレームに亘って蓄積される。
【００３０】
多数のフレームに亘って蓄積することによって、検索時間が増加することとのトレードオフとして、より正確なエネルギー値を得ることができる。従って、仮に多くのフレームに亘った蓄積が望まれる場合には、ステップ３３０は、メモリ外の値を読み取ることと、対応するＳＳＣ／スロット出力について自乗して加算することと、２つのエネルギーを加えることと、この結果をメモリに戻すこととを伴いうる。
【００３１】
図４は、上述したサブステップ２１０と２２０とを実行するように構成された加入者ユニット１０６の実施例を示している。加入者ユニットの成分のうちのサブセットのみが示されている。信号がアンテナ４１０において受信され、増幅、ダウンコンバート、およびサンプリングのためにＲＦダウンコンバートブロック４２０へと配信される。当該技術分野では、ＣＤＭＡ信号をベースバンドにダウンコンバートする種々の技術が知られている。ＲＦダウンコンバートブロック４２０から、ＩとＱとのサンプルは、サーチャ４３０へと配信される。サーチャ４３０は、デジタル信号プロセッサ（ＤＳＰ）４４０と通信する。ＤＳＰを適用するための別の方法は、別のタイプの一般目的プロセッサか、または、ＤＳＰに適用されうる検索に関連した様々なタスクを実行するために設計された特別なハードウェアを使うことを含んでいる。サーチャ４３０の可能性に基づいて、ＤＳＰ４４０は、上述したサブステップ２１０および２２０に記載された様々なタスクを実行し、サーチャ４３０に残っているタスクの性能を調整する。図４では、一つのみサーチャ４３０が示されているが、本発明の主旨にしたがい、任意の数のサーチャが並列に実装されうる。サーチャ４３０は、ＳＳＣシーケンス、およびＤＳＰ４４０へのオフセットに対応したエネルギー値を配信することができる。または、計算されたＳＳＣエネルギーシーケンスの最大のＳＳＣおよびスロット番号を示す単一のＳＳＣ／スロット番号ペアが配信されうる。代わりに、サーチャ４３０における処理の任意のポイントにおいて、次の処理のためにＤＳＰ４４０へと配信されるための中間値が計算されうる。ＤＳＰ４４０もまた同様に、処理された中間値を、次の処理のためにサーチャ４３０に戻す。ＤＳＰ専用のハードウェアの様々な別の構成もまた、当業者にとっては明らかなことであって、本発明の範囲内である。
【００３２】
図５は、上述したサブステップ２１０および２２０の両方を実行するのに適したサーチャ４３０の実施例を示している。ＩおよびＱのサンプルは、相関器５１０へと入力され、１５のオフセットの各々において、１６のＳＳＣの各々によって相関付けられる。この結果は、メモリ５４０に格納される。上述したように、多数フレームに対するエネルギー結果は、蓄積され、メモリ５４０に格納される。加算器５５０は、表１で与えられた各定義されたＳＳＣシーケンスにしたがって、各スロット仮定に対してメモリ５４０からＳＳＣ／スロットエネルギー値を読み取る。このＳＳＣ／スロットエネルギーは、ＳＳＣシーケンスエネルギーを生成するために加算される。このＳＳＣシーケンスは、最も確からしいスクランブルコードグループとフレームタイミングに対応している最大エネルギーを検出するための最大エネルギー検出５６０へと配信される。
【００３３】
図示していないが、代わりの実施例では、ダイレクトメモリアクセス（ＤＭＡ）を経由してメモリ５４０に配信されたＳＳＣ／スロットエネルギーを持っている。この技術は、当該技術分野では良く知られている。加算器５５０と、最大検出５５０とは、１つの回路に結合されうる。あるいは、両方の機能は、ＤＳＰ４４０内で実行されることも可能である。
【００３４】
図５では、相関器５１０は、サブ相関器５２０、ＦＨＴ５３０、およびエネルギー計算器５３５を含んでいる。これは相関器５１０の一つの実施例である。サブ相関器５２０は、ＦＨＴ５３０へと配信される長さ１６のサブ相関シーケンスを生成する。このシーケンスは、上述された（１０）式にしたがって、または図３に示すステップ３１０にしたがって生成されうる。サブ相関シーケンスは、１５のスロット仮定の各々について生成することができる。上述したように、ＦＨＴ５３０への配信は、ＤＳＰ４４０を介することによって、またはＤＭＡを経由して、図示しない中間メモリへと直接的になされうる。
【００３５】
別の実施例では、図示していないが、コヒーレントな累算器が、サブ相関器５２０とＦＨＴ５３０との間に介挿されうる。従って、多数のフレームがコヒーレントに累積されうる。この結果、ＦＨＴ５３０のアクセスの減少と、増加したコヒーレント累積の性能向上とをもたらす。この実施例を使用するためには、多数のフレームがコヒーレントなバンド幅にあるように周波数エラーは十分低くなくてはならない。ＦＨＴ５３０には、サブ相関器５２０の累積された出力が供給され、この結果が、エネルギー計算器５３５に配信される。（代わりに、ＦＨＴ５３０は、各フレーム毎に、この出力が有効な期間の間にのみ使用されている結果によってアクセスされる。）コヒーレントではない累積、すなわちエネルギー計算器５３５からのエネルギーの累積は、ＦＨＴ５３０の有効な出力が生成されたときにのみ実行されることが必要である。
【００３６】
ＦＨＴ５３０は、当該技術分野で知られている多くのＦＨＴ技術のうちの一つを適用しうる。ある技術は、米国特許番号５，５６１，６１８「METHOD AND APPARATUS FOR PERFORMAING A FAST HADAMARD TRANSFORM」（特許文献１）に記載されている。この発明は、本願発明の譲受人に譲渡されている。ＦＨＴ技術は、複雑さの次数を、ｎ２からｎ＊ｌｏｇ２ｎへと、すなわちこの場合、１６２＝２５６から、１６＊ｌｏｇ２１６＝６４へと減少させるために用いることができる。ＦＨＴ５３０へ入力される各サブ相関シーケンスについて、１６のＳＳＣに対して１６の相関出力が生成される（１つのスロット仮定に対応して）。
【００３７】
このＩ成分とＱ成分を伴う１６の相関は、ＦＨＴ５３０からエネルギー計算器５３５へと配信され、ここで各相関のエネルギーは、Ｉ２＋Ｑ２として計算される。
【００３８】
図６は、サブ相関器５２０の実施例を示す。ＩとＱとのサンプルは、３２ステージ、１６タップのシフトレジスタ６１０に、チップ速度の２倍で時間が記録されて入力される。これによって、半チップ境界における相関が可能となる。これは、当該技術では共通の慣例である。他のサンプリング速度も知られており、本発明の範囲内である。ＩとＱのサンプルは、シフトレジスタ６１０に配信される前にオプションで、１０進法化され、回転され、あるいはコードドップラ調整される（図示せず）。シフトレジスタ６１０からのタップ値は、一般的には、シーケンスｂ［１５：０］を用いてＢＰＳＫ逆展開される。しかしながら、ＳＳＣは実空間および虚空間において等しい値であるので、このＢＰＳＫ逆展開は、実係数６２０ａ〜６２０ｐに縮約することが可能である。この逆展開されたＩとＱとは、その後加算器６３０で加算される。加算器６３０は、加算ツリーまたは当該技術で知られている他の加算器でありうる。いかなる時であっても加算器６３０の結果（Ｉ／Ｑペア）は、（１０）式で定義されたインデクスｑに対応したサブ相関シーケンス値の部分的な結果である。しかしながら、（８）式で定義された系列Ｂによる乗算は残る。
【００３９】
この部分的なサブ相関シーケンス値は、ＦＨＴ５３０のようなＦＨＴへの配信が有効であるまでメモリ６４０に格納することができる。このサブ相関シーケンスは、乗算器６５０において、部分的なサブ相関シーケンスに、Ｂ［１５：０］を乗算することによって生成される。これは、メモリ６４０からの結果として実行される。１と−１の値から成っているシーケンスＢは、１と０のシーケンスのデジタル形式で表現することができるので、乗算器６５０は、ビットワイズでＸＯＲゲートに縮約する。代わりの実施例（図示せず）では、メモリ６４０が配置されず、加算器６３０の出力は、乗算器６５０において直接的にＸＯＲされる。この場合、ＦＨＴは値の連続した流れを取得するように構成されねばならない。あるいは、他の管理スキームが適用されねばならない。
【００４０】
単一のピークを検索するために、加算器６３０によって生成された値は、各サイクル間は格納されないことに留意されたい。（１０）式で定義されたパラメータを使うことによって、部分的なサブ相関値が１６チップ毎に加算器６３０の出力において生成される。従って、サブ相関器は、これらの１６チップの間におけるオフセットにおいて、追加のサブ相関シーケンスを生成するために使用することが可能である。さらに、ＳＳＣは、フレームの初めの２５６チップの間、すなわち、特定のサブ相関シーケンスが生成される時にのみ送信される。それは、サブ加算器に対して、フレームの残りの間に、追加のピークを検索させることを可能にする。
【００４１】
図６において、メモリ６４０は、ＲＡＭ１  ６４２、ＲＡＭ２  ６４４、およびｍｕｘ６４６を含むように図示されている。これは、多数のピークを処理するのに適したメモリ６４０の一つの実施例である。メモリ６４０は、２つのＲＡＭ、すなわちＲＡＭ１  ６４２とＲＡＭ２  ６４４とを含む。これによって、一方のＲＡＭが書き込まれている場合、他方のＲＡＭが書き込むことが可能となる。各ＲＡＭは、多数のページを格納するために使用することができる。ここで、各ページは、検索されている一つのピークに対応している。典型的な実施例では、６つのピークを同時に検索することが可能である。これによって、ＲＡＭ１  ６４２は、３つのページを保持し、ＲＡＭ２  ６４４もまた３つのページを保持する。一例として、ＩおよびＱの値は、各１０ビット内で格納されうる。これによって、ページ幅は、２０ビットとなろう。ｑ＝０，１，２，・・・，１５に対応する各部分サブ相関値を格納するためのページ深さは１６となろう。（サブ相互シーケンスに対する部分的なサブ相関値が、１６チップ毎に生成されることを思い出されたい。）この典型的な実施例では、ページが一旦一杯になると、それは、ＤＭＡを経由してｍｕｘ６４６を通ってＤＳＰ４４０へと転送される。ｍｕｘ６４６は、アクセスするＲＡＭを選択する。（このシーケンスは、上述したように、出口においてＢを用いてＸＯＲされる。）ＦＨＴコプロセッサ（図示していないが、ＦＨＴ５３０に類似）に接続されたＤＳＰ４４０は、サブ相関シーケンスを処理し、各ＳＳＣおよびスロット番号に対応した相関関係を生成する。
【００４２】
前述した実施例では、サブ相関シーケンスを処理するために使用されるＦＨＴエンジンは、検索に加えて、加入者ユニットにおける多くの他のタスクに対しても使用することが可能なＤＳＰに対するコプロセッサであることを留意されたい。実際、加入者ユニットは、様々な処理タスクに使用されうる一つ以上のＦＨＴエンジンを備えうる。従って、この実施例を適用するために必要とされる増分エリアは、既存のＦＨＴリソースがタイムシェアリングに利用可能な場合には減らされる。
【００４３】
様々な実施例もまた、図６の実施例の記述において上述したように本発明の別の局面の利点を有しうる。すなわち、サブ相関器５２０のような単一のＳＳＣサブ相関器は、時間スライスされ、多くの検索タスクのために分配されることが可能である。上述したようにサポートされた６つの同時ピーク検索の例の他に、あらゆるピーク数の検索もまた本発明の範囲内である。このＦＨＴは、ピークの各々の各サブ相関シーケンスに対して実施されねばならない。これは、ＦＨＴにシリアルにアクセスすることによって、あるいは並列して一つ以上のＦＨＴを備えることによって実現することができる。代わりの実施例では、このＦＨＴ処理は、ＤＳＰにおいて実行することもできる。従って、設計者は、３つの原理をトレードオフすることによって、好ましい結果を得るようにこれらの原理を合わせることができる。第一に、分配されたサブ相関器のクロック時間は、提供されたピークの数を増やすために、チップ時間に関連してより早くなされる。第二に、ＦＨＴ処理に先立ってサブ相関シーケンスを格納するメモリは、有効なＦＨＴスループットに基づいて増加または減少することが可能である。第三に、ＦＨＴスループットは、ＦＨＴエンジンまたは、ＦＨＴ処理を実行しているＤＳＰのクロック周波数を調整すること、または並列ＦＨＴリソース（ＤＳＰまたはＦＨＴ）を適用することによって、増加することも減少することも可能である。当業者であれば、これら３つの要因の多数の組み合わせもまた適用可能であり、これらも全て本発明の範囲内にあることは認識できよう。
【００４４】
また、前述した議論は、Ｗ−ＣＤＭＡ規格で典型的な信号、コード、およびパラメータとして定義された信号、コード、およびパラメータを使用していることに留意されたい。これは議論を明白にすることのみのためであり、Ｗ−ＣＤＭＡシステムに対する本発明の範囲を制限しない。上述した典型的な（７）式を利用した関係を含んでいるコードグループに対応した任意のセットのコードは、本発明の範囲内に明らかに入っており、当業者であれば、上述された様々な実施例を、代わりのシステムに使用するためにどのように適用するのか認識できよう。
【００４５】
上述された全ての実施例では、方法ステップは、本発明の範囲を逸脱することなく置き換え可能であることに留意されたい。
【００４６】
当業者であれば、これら情報および信号が、種々異なった技術や技法を用いて表されることを理解するであろう。例えば、上述した記載で引用されているデータ、指示、命令、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場または磁性粒子、光学場または光学微粒子、あるいはこれら何れかの結合によって表現されうる。
【００４７】
これらの知識によって、ここで開示された実施例に関連する様々に例示された論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子工学ハードウェア、コンピュータソフトウェア、あるいはこれらの組み合わせとして適用されることが更に理解されよう。ハードウェアとソフトウェアとの相互互換性を明確に説明するために、様々に例示された部品、ブロック、モジュール、回路、およびステップが、それらの機能に関して一般的に記述された。それら機能がハードウェアとしてあるいはソフトウェアとして適用されているかは、特有の応用例および全体システムに課せられている設計条件による。熟練した技術者であれば、各特定のアプリケーションに応じて変更することによって上述した機能を実施しうる。しかしながら、この適用判断は、本発明の範囲から逸脱したものと解釈すべきではない。
【００４８】
様々に示された論理ブロック、モジュール、および上述された実施例に関連して記載された回路もまた実装され、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、アプリケーションに固有の集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）またはその他のプログラマブル論理デバイス、ディスクリートゲートあるいはトランジスタ論理、ディスクリートハードウェア部品、あるいは上述された機能を実現するために設計された何れかの組み合わせとともに実行されうる。汎用プロセッサとしてマイクロプロセッサを用いることが可能であるが、代わりに、従来技術によるプロセッサ、コントローラ、マイクロコントローラ、あるいは状態機器を用いることも可能である。プロセッサは、たとえばＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに接続された１つ以上のマイクロプロセッサ、またはその他の配置のような計算デバイスの組み合わせとして実装することも可能である。
【００４９】
ここで開示された実施例に関連して記述された方法やアルゴリズムのステップは、ハードウェアや、プロセッサによって実行されるソフトウェアモジュールや、これらの組み合わせによって直接的に具現化される。ソフトウェアモジュールは、ＲＡＭ、フラッシュメモリ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、あるいは当該技術分野で知られているその他の型式の記憶媒体に収納されうる。好適な記憶媒体は、プロセッサがそこから情報を読み取り、またそこに情報を書き込むことができるようにプロセッサに結合される。または、記憶媒体はプロセッサに不可欠となりうる。このプロセッサと記憶媒体は、ＡＳＩＣに収納することができる。ＡＳＩＣは、ユーザ端末内に収納することもできる。または、このプロセッサと記憶媒体が、ユーザ端末におけるディスクリートな部品として収納されることもある。
【００５０】
開示された実施例における上述の記載は、いかなる当業者であっても、本発明の活用または利用を可能とするようになされている。これらの実施例への様々な変形例もまた、当業者に対しては明らかであって、ここで定義された一般的な原理は、本発明の主旨または範囲を逸脱しない他の実施例にも適用されうる。このように、本発明は、上記で示された実施例に制限されるものではなく、ここで記載された原理と新規の特徴に一致した広い範囲に相当するものを意図している。
【図面の簡単な説明】
【００５１】
【図１】多くのユーザをサポート可能な無線通信システムの一般的なブロック図。
【図２】ステップ２  Ｗ−ＣＤＭＡ検索方法を示す図。
【図３】ステップ２  Ｗ−ＣＤＭＡ検索方法の第１のサブステップの詳細実施例を示す図。
【図４】本発明の実施例に対応して構成された加入者ユニットを示す図。
【図５】ステップ２  Ｗ−ＣＤＭＡサーチャの実施例を示す図。
【図６】ステップ２  Ｗ−ＣＤＭＡサーチャを使用するために構成されたサブ相関器の詳細実施例を示す図。
【符号の説明】
【００５２】
１００…無線通信システム、１０４…基地局、１０６…加入者ユニット、４１０…アンテナ、４２０…ＲＦダウンコンバートブロック、４３０…サーチャ、４４０…デジタル信号プロセッサ、５１０…相関器、５２０…サブ相関器、５３０…高速Ｈａｄａｍａｒｄ変換、５３５…エネルギー計算器、５４０…メモリ、５５０…加算器、５６０…最大エネルギー検出、６１０…シフトレジスタ、６３０…加算器、６４０…メモリ、６５０…乗算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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2005504466.tif 000050
【国際調査報告】
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