(57)【要約】本発明は、スペーサー構造の製造方法に関するものである。本発明の方法では、ゲート堆積防止層（２Ａ）を有するゲート絶縁層（２）と、ゲート層（３）と、被覆堆積防止層（４）とを、半導体基板（１）に形成し、ゲート層（３）と被覆堆積防止層（４）とを、ゲートスタック（Ｇ）を形成するように構成する。本発明では、高度な精度でスペーサー構造を形成するために、堆積防止層（２Ａ、４）を用いて、絶縁層（６）を選択的に堆積する。
2005534166.tif 000002
【特許請求の範囲】
【請求項１】
スペーサー構造の製造方法において、
ゲート堆積防止層（２Ａ）を有するゲート絶縁層（２）と、ゲート層（３）と、被覆堆積防止層（４）とを、半導体基板（１）に形成する工程aと、
ゲートスタック（Ｇ）を形成するために、ゲート層（３）および被覆堆積防止層（４）をパターン化する工程ｂと、
スペーサー構造を形成するために、堆積防止層（２Ａ、４）に選択的に、絶縁層（６）を堆積する工程cとを含む方法。
【請求項２】
半導体基板（１）に接続ドーピング領域（ＬＤＤ）を形成するための注入（Ｉ１）を実施する工程ｄをさらに含むことを特徴とする、請求項１に記載の方法。
【請求項３】
拡張したスペーサー構造を形成するために、堆積防止層（２Ａ、４）に選択的に、別の絶縁層（７）を堆積する工程eをさらに含むことを特徴とする、請求項１または２に記載の方法。
【請求項４】
半導体基板（１）にソース／ドレイン領域（Ｓ／Ｄ）を形成するための別の注入（Ｉ２）を実施する工程ｆをさらに含むことを特徴とする、請求項３に記載の方法。
【請求項５】
上記堆積防止層（２Ａ、４）は、窒化物層および／または窒素含有率の高い酸窒化物層を含み、オゾン強化されたＴＥＯＳ堆積を、工程ｃおよび／または工程ｅで実施することを特徴とする、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
選択的に堆積された上記絶縁層（６、７）は、ゲートスタック（Ｇ）の側壁にスペーサー層（Ｓ６、Ｓ７）を有し、堆積防止層（２Ａ、４）に薄い残留層を有し、上記残留層を、別の工程でウェットエッチングによって除去することを特徴とする、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
選択的に堆積した絶縁層（６、７）を高密度化する、別の工程ｃ１および／または工程ｅ１を特徴とする、請求項１〜６のいずれか１項に記載の方法。
【請求項８】
ゲート層（３）と半導体基板（１）とを露出するために、堆積防止層（２Ａ、４）を除去する工程ｇと、
ケイ素化可能な材料を堆積する工程ｈと、
ソース／ドレイン領域（Ｓ／Ｄ）およびゲート層（３）のための高導電性接続領域（８）を形成するために、ケイ素化可能な材料を使用して、露出した半導体基板（１）とゲート層（３）との表面層を変成する工程iとをさらに含むことを特徴とする、請求項１〜７のいずれか１項に記載の方法。
【請求項９】
上記ゲート層（３）が、多結晶シリコンを含み、上記半導体基板（１）が、結晶シリコンを含むことを特徴とする、請求項１〜８のいずれか１項に記載の方法。
【請求項１０】
１００ナノメートル以下の範囲の電界効果トランジスタを製造するために使用されることを特徴とする、請求項１〜９のいずれか１項に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、スペーサー構造の製造方法に関するものであり、特に、１００ナノメートル以下（Sub-100）の電界効果トランジスタ用のスペーサー構造の、製造方法に関するものである。
【０００２】
電界効果トランジスタの製造時には、例えばＭＯＳトランジスタや不揮発性メモリートランジスタの製造時に使用されているように、いわゆるスペーサー構造または側壁絶縁体が使用されている。これらは、特にいわゆるゲートスタックの絶縁を充分にするため、および、ソース／ドレイン領域を自己配列形成（selbstjustierenden Ausbildung）するために使用される。
【０００３】
図１Ａおよび図１Ｂは、スペーサー構造を製造するための、従来技術による主な製造工程を示す概要断面図である。図１Ａに示すように、このプロセスで（hierbei）、ゲート絶縁層２００を有するゲートスタックＧと、その上の制御またはゲート層３００とを、支持基板（Traegersubstrat）１００に形成する。この支持基板１００は、通常、半導体材料からなる。次に、絶縁層４００を、ほぼ一定の厚みで（すなわち均一に）、支持基板１００およびゲートスタックＧの表面に堆積する。
【０００４】
図１Ｂでは、続く製造工程での、反応イオンエッチング（ＲＩＥ）などの等方性エッチングプロセスを実施する。その結果、最終的なスペーサー構造Ｓ４００が得られる。この最終的なスペーサー構造Ｓ４００により、ゲートスタックＧを充分に絶縁または保護できる。そしてさらに、最終的なスペーサー構造Ｓ４００により、例えばイオン注入（図示せず）による、支持基板１００におけるソース／ドレイン領域ＳおよびＤの自己配列形成が可能となる。
【０００５】
しかしながら、スペーサー構造を製造するためのこのような種類の従来の方法では、各スペーサーＳ４００の寸法（Abmessungen）の制御が充分でないという欠点がある。より具体的に言えば、ゲートスタックＧ上へ均一に堆積を行っても、異なるスペーサーＳ４００間では、厚みが著しく変動し、反応イオンエッチング（ＲＩＥ）を使用すると、ゲート絶縁層またはゲート酸化物が損傷されるおそれがある。さらに、エッチング率が、大幅に変動することもある。なお、この大幅な変動は、ウエハー上のその時の場所（jeweiligen Lage）およびゲートの空間密度に依存している。その結果、同じく、スペーサー構造の厚みが異なってしまう。
【０００６】
しかし、特に、近い将来標準的なものとして導入されるような、１００ナノメートル以下の電界効果トランジスタを製造する場合は、使用するスペーサー構造がこのように変動してはならない。なぜなら、隣接するゲートスタックＧ間の最小間隔が、同じように短縮されるからである。このことは、絶縁層を堆積し、支持基板を露出エッチング（Freiaetzen）する際に、大きな問題となる。従って、これらのスペーサー構造は、注入されたソース／ドレイン領域の寸法（Ausdehnungen）用の自己配列マスクとして機能するので、特に寸法（Strukturbreiten）が３０ナノメートルの桁数である場合、スペーサーを形成するためのこのような従来の製造方法が使用できなくなる。これに伴って、特に、リソグラフィー、ゲートスタックのエッチング、および、実際のスペーサーのエッチングがより困難になる。
【０００７】
従って、本発明の目的は、より精度の高いスペーサー構造の製造方法を提供することにある。
【０００８】
本発明によると、この目的は、特許請求の範囲における請求項１に記載の方法によって達成される。
【０００９】
特に、半導体基板上に、ゲート堆積防止層を有するゲート絶縁層と、ゲート層と、被覆堆積防止層（Abdeck-Abscheidehemmschicht）とを形成する。続いて、ゲートスタックを形成するために、ゲート層および被覆堆積防止層をパターン化する。最後に、ゲート絶縁層の中およびゲート層上にて、選択的に、堆積防止層に絶縁層を堆積することによって初めて、簡単に制御でき、かつ高い精度を保って、１００ナノメートル以下のスペーサー構造を形成できる。さらに、一般的に使用されている反応イオンエッチングプロセスを省くことによって、感度の高いゲート絶縁層が損傷されるおそれはなくなる。
【００１０】
別の工程では、弱くドープしたドーピング領域を半導体基板に形成するために、注入を行うことが好ましい。その結果、スペーサー構造を用いて、高精度で、かつ自己配列するように、チャネル長を設定できる。
【００１１】
別の工程では、拡張するスペーサー構造を形成するために、堆積防止層に対して選択的にさらに別の絶縁層を生成し、半導体基板にソース／ドレイン領域を形成するために、さらに別の注入を実施できることが好ましい。その結果、絶縁特性の向上したスペーサー構造が得られる。なお、このスペーサー構造は、各電界効果トランジスタの接続領域を、自己配列するように形成することに適している。
【００１２】
堆積防止層は、窒化物層および／または窒素含有率の高い酸窒化物層を含むことが好ましい。この場合、絶縁層を選択的に形成するときに、オゾン強化（Ozon-unterstuetzte）ＴＥＯＳ堆積を実施する。また、この場合、特に高品質のゲート誘電体が得られるだけではなく、さらに、標準的な材料を使用して堆積を行う場合は、選択性が特に増す。
【００１３】
選択的に堆積するときに堆積防止層上に形成された薄い残留層を、ウェットエッチングによって任意に除去できる。その結果、ソース／ドレイン領域およびゲート層のための接触開口部を、特に簡単に形成できる。
【００１４】
スペーサー構造の電気的な特性をさらに改善するために、選択的に堆積した絶縁層を熱処理してもよい。その結果、この絶縁層は高密度化する。
【００１５】
別の工程では、半導体基板のゲート層およびソース／ドレイン領域を露出するために、堆積防止層を除去するのが好ましい。また、ケイ素化可能な材料（silizierfaehiges Material）を、全面に堆積し、続いて、高導電性接続領域を形成するために、ケイ素化可能な材料を使用して、露出した半導体基板およびゲート層の表面層を変成（Umwandlung）するのが好ましい。
【００１６】
本発明の別の有利な実施形態の特徴を従属請求項にさらに記載する。
【００１７】
図を参考にした実施例に基づいて、以下に本発明をより詳しく説明する。
【００１８】
図１Ａおよび図１Ｂは、スペーサー構造を製造するための、従来技術による主な製造工程を示す概要断面図である。また、図２Ａ〜図２Ｆは、スペーサー構造を製造するための、本発明による主な製造工程を示す概要断面図である。
【００１９】
図２Ａ〜図２Ｆに、スペーサー構造を製造するための、本発明による主な製造工程を示す概要断面図を示し、例えば、ＣＭＯＳトランジスタを製造するための標準プロセスについて説明する。
【００２０】
従って、まず、例えばＳＴＩ（トレンチ分離；Shallow Trench Isolation）プロセスによって、活性領域（図示せず）を支持基板１に形成してもよい。なお、この支持基板１は、シリコン半導体基板で構成されることが好ましい。続いて、Ｓｉ３Ｎ４のような窒化物層および／または窒素含有率の高い酸窒化物層（ＳｉＯＮ）を、例えば堆積プロセスによって、支持基板１上に形成する。これは、少なくとも１つのゲート堆積防止層２Ａを有するゲート絶縁層２を形成するために形成する。あるいは図２Ａのように、このゲート絶縁層２は、既述のゲート堆積防止層２Ａ（窒化物層および／または窒素含有率の高い酸窒化物層）と、酸化物層２Ｂ（例えば、ＳｉＯ２など）とからなる多重層を含んでいてもよい。特に、不揮発性半導体メモリー素子の分野では（im Bereich）、このように電荷維持特性（Ladungshalteeigenschaften）を改良できる。
【００２１】
続いて、図２Ａに示すように、制御またはゲート層３を形成する。このとき、約１００〜１５０ナノメートルの厚みの半導体材料（ポリシリコンまたはポリＳｉＧｅ）を堆積することが好ましい。
【００２２】
さらに、ゲート層３の表面上に、被覆堆積防止層４を形成する。この被覆堆積防止層４は、ゲート堆積防止層２Ａと同じように、窒化物層および／または窒素含有率の高い酸窒化物層を含んでいる。
【００２３】
ＬＰＣＶＤ（低圧化学蒸着；Low Pressure Chemical Vapor Deposition）プロセスを用いて、約５〜１０ナノメートルの厚みのシリコン窒化物層４を、ゲート層３の表面に堆積することが好ましい。層３および４を含む積層（Schichtenfolge）をパターン化するために、被覆堆積防止層４に、例えばハードマスク層５を形成してもよい。ここでは例えば、約５０ナノメートルの厚みのＴＥＯＳ層を、酸化物ハードマスクとして堆積する。
【００２４】
続いて、例えばフォトリソグラフィープロセスを使用して、実際のパターン化を行う。このフォトリソグラフィープロセスは、従来どおりなので、これについての説明はしない。このとき、レジスト材料を使用し、露光およびパターン化を行う。続いて、上記パターン化したレジストを用いて、まず、ハードマスク５を全てパターン化する。次に、レジストを除去または剥離し、パターン化したハードマスク５を用いて、ゲートスタックＧを形成するために、層３および４を実際にパターン化する。このとき、ゲート堆積防止層２Ａを、エッチング阻止層としても使用する。この場合、通常、異方性エッチングプロセスを使用する。最後に、ハードマスク５を除去すると、断面は図２Ｂのようになる。
【００２５】
次に、図２Ｃに示すように、ゲートスタックＧとゲートスタックＧ上の被覆堆積防止層４との間のゲート堆積防止層２Ａに、選択的に、絶縁層６を堆積する。特に、好ましくは、窒化物層および／または酸窒化物層を使用する場合、酸化物を堆積すれば、選択性は５〜１０の範囲内となる。従って、ゲートスタックＧの側壁では、酸化物成長率（Oxidwachstum）が高くなり、一方、堆積防止層２Ａおよび４の水平な表面では、酸化物成長率が低くなることがわかる。このような選択的な酸化物堆積法を使用することにより、例えば１２〜１５ナノメートルの厚みのスペーサー構造を、高精度で、かつ、簡単に制御できるように形成できる。従って、１００ナノメートル以下の電界効果トランジスタも、簡単かつ正確に形成できる。しかし、特にこの製造方法では、付加的な異方性エッチングプロセス（例えば、反応性イオンエッチング（ＲＩＥ））を使用する必要はない。従って、高感度ゲート絶縁層が損傷または破壊されるのを確実に防ぐことができる。
【００２６】
続いて、図２Ｃに示すように、任意の注入工程で、弱くドープした接続ドーピング領域ＬＤＤを形成できる。なお、この接続ドーピング領域ＬＤＤは、選択的に堆積した絶縁層６を用いて、自己配列するように、半導体基板１に形成されている。その結果、特に構造が１００ナノメートル未満と非常に小さい場合にも、有効なチャネル長を高い精度で設定できる。
【００２７】
絶縁層６を選択的に堆積するために、オゾン強化（Ozon-unterstuetztes）ＴＥＯＳ堆積プロセスを使用することが好ましい。このプロセスは、従来の化学蒸着装置（chemischen Gasabscheidevorrichtung）によって実施することができ、オゾン活性化されたＴＥＯＳ（テトラエチルオルトケイ酸塩Tetra-Aethyl-Ortho-Silikat）を使用しても実施することができる。絶縁層６またはＴＥＯＳの成長率は、この場合、露出しているシリコン表面に大きく依存している。従って、ＴＥＯＳ成長率は、堆積防止層２Ａおよび４上で、非常に低く（窒化物層においては、純粋なシリコン上での成長率の約５分の１に）なる。
【００２８】
ＴＥＯＳ層は結果的に、化学量論を逸脱することなく非常に均一なシリコン酸化物層を有するようになることが好ましい。この結果とは、蒸着堆積（Gasphasenabscheidun）の開始時には、オゾンに対するＴＥＯＳの気体流量比率が非常に高く、その後オゾンに対するＴＥＯＳの気体流量比率が低い平衡状態（Gleichgewichtszustand）となるように変化する、その結果である。
【００２９】
例えば、オゾンを含む気体に対するＴＥＯＳの気体流量比率は、１０である。一方、約１分後の気体流量比率が安定した、または一定の状態では、この比率が、０．４になる。正確なパラメータを確定するため、ＳＥＬＯＸ堆積プロセスについて記載されている「A new STI process spaced on selective oxide deposition」を参照する。これは、N. ELBEL, Z. GABRICらが１９９８年にハワイのホノルルで開催された（Honolulu, Hawaii）ＶＬＳＩ技術についてのシンポジウムで報告したものである。
【００３０】
この方法によって、堆積防止層２Ａおよび４の厚みも低減されることが有利な点である。この結果、これらの層を後の段階でより簡単に除去できる。さらに、このような方法を、３５０℃〜６００℃の範囲内の温度で行うので、特に低い温度の範囲では、形成する半導体回路に対する熱負荷を、低く保つことができる。
【００３１】
図２Ｃのように、いわゆる「密集化アニール」または付加的な酸化工程を、選択的に堆積した絶縁層６の密度を上げるために任意に実施してもよい。その結果、この層の電気的な特性および特に絶縁特性をさらに改善できる。
【００３２】
このようにして、１００ナノメートル以下でも非常に正確に設定できるスペーサー構造が得られる。この場合、側壁に沿って生じる厚みの変化は、ほんの５〜７％の範囲にすぎず、基板１およびゲート層３における結晶学的配向（kristallographischen Orientierungen）は、相互に独立性が高い。
【００３３】
図２Ｃに示す、既に充分なものであるスペーサー構造を、さらに補正または拡張してもよい。例えば堆積防止層２Ａおよび４に生じた非常に薄い残留層が完全に除去され、その結果、ゲート堆積防止層２Ａおよび被覆堆積防止層４が露出するように、選択的に堆積した絶縁層を、例えば従来のウェットエッチングプロセスによって部分エッチング（angeaetzt）してもよい。
【００３４】
図２Ｄで示すように、同じく堆積防止層２Ａおよび４に選択的に、１つまたはそれ以上の別の絶縁層７をさらに堆積してもよい。この場合、より厚い酸化層（好ましくは約３０〜５０ナノメートルの厚みの酸化物層）を、ゲートスタックＧの側壁に形成する。図２Ｄに示すこの選択的な堆積プロセスは、同じく、図２Ｃに示す選択的な堆積プロセスにほぼ相当している。従って、このプロセスについて以下で繰り返し説明はしない。
【００３５】
図２Ｄに示すように、ゲート堆積防止層２Ａと被覆堆積防止層４との上にある残留層を任意に除去した後、同じく、半導体基板１に実際のソース／ドレイン領域Ｓ／Ｄを形成するために、注入Ｉ２をさらに実施できる。その結果、ソース／ドレイン領域の抵抗が低くなり、絶縁層６および７を含むスペーサー構造の電気的な特性が改善される。同じく、スペーサー構造の電気的な特性を改善するため、熱処理を実施してもよい。その結果、堆積した酸化物の密度が高くなり、注入時に基板１に生じた損傷がアニーリングされる（ausgeheilt）。
【００３６】
図２Ｅに示すように、続く工程で、例えばウェットエッチングを実施する。これにより、堆積防止層２Ａおよび４を除去し、半導体基板１およびゲート層３を露出させる。堆積防止層２Ａおよび／または４として、窒化物層および／または酸窒化物層を使用する場合は、窒化物ウェットエッチングプロセスを実施することが好ましい。
【００３７】
図２Ｆに示すように、まず、任意に、ケイ素化可能な材料またはケイ素化可能な金属層（例えば、コバルト、ニッケル、またはプラチナ）を全面に堆積してもよい。これは、ゲート層３およびソース／ドレイン領域Ｓ／Ｄの導電性をさらに改善するため、および／または、高導電性接続領域を形成するために行われる。続いて、高導電性接続領域８を形成するために、ケイ素化可能な材料を使用して、半導体基板１の結晶表面層またはゲート層３の多結晶表面層を変成する。このとき、この材料は、半導体材料（シリコン）と接触していない表面には、シリコン化物を形成せず、堆積した材料（金属）が残留する。従って、同じく、好ましくはウェット化学エッチングプロセスを用いて、堆積した層を選択的にバックエッチング（Rueckaetzung）できる。このように、スペーサー構造および接続領域を形成するために、エッチング室を１つだけ使用して複数のパターン化の工程を実施できる。従って、製造コストをさらに低減できる。
【００３８】
コバルト、ニッケルまたはプラチナを使用する場合は、高導電性接続領域８として、コバルトシリコン化層、ニッケルシリコン化層またはプラチナシリコン化層が得られる。これらの層を、新しい方法によって形成されたスペーサー構造を用いて、自己配列するように形成できる。
【００３９】
トランジスタ構造は、通常の方法により完成される。従って、これらの工程を以下で詳しく説明する必要はない。
【００４０】
本発明を、上記では、ＣＭＯＳトランジスタに基づいて説明してきた。しかし、本発明は、この特定の用途に制限されない。本発明は、同じく、スペーサー構造を有する電界効果トランジスタを備える他の半導体素子（例えば、不揮発性半導体メモリー素子）も含むものである。
【００４１】
さらに、本発明は、堆積防止層として上記Ｓｅｌｏｘプロセスに関連して説明した窒化物層および／または酸窒化物層に限定されておらず、他の堆積防止層および関連する選択的な堆積プロセス（Abscheideverfahren）も含む。
【図面の簡単な説明】
【００４２】
【図１】ＡおよびＢは、スペーサー構造を製造するための、従来技術による主な製造工程を示す概要断面図である。
【図２】Ａ〜Ｆは、スペーサー構造を製造するための、本発明による主な製造工程を示す概要断面図である。
【符号の説明】
【００４３】
１、１００    半導体基板
２、２００    ゲート絶縁層
３、３００    ゲート層
２Ａ          ゲート堆積防止層
２Ｂ          酸化物層
４            被覆堆積防止層
４００        絶縁層
Ｓ４００      従来のスペーサー構造
５            ハードマスク層
６、７        選択的に堆積した絶縁層
Ｓ６、Ｓ７    スペーサー構造
８            接続領域
Ｉ１、Ｉ２    イオン注入
Ｇ            ゲートスタック
Ｓ            ソース領域
Ｄ            ドレイン領域
ＬＤＤ        接続ドーピング領域
2005534166.tif 000003
2005534166.tif 000004
2005534166.tif 000005
【国際調査報告】
2005534166.tif 000006
2005534166.tif 000007
2005534166.tif 000008
2005534166.tif 000009
2005534166.tif 000010
2005534166.tif 000011