(57)【要約】本発明の種々の実施態様による電子システムは、ロケーション固有のコマンドインターフェースおよび一般コマンドインターフェースを有するメモリを含んでいる。メモリは、アドレス固有のコマンドを送るように構成されているメインコマンドバス、および一般コマンドを送るように構成されている補助コマンドバスによって、システムの他のコンポーネントと通信する。メモリは、各インターフェースでコマンドを同時に受信することができる。
2005518017.tif 000002
【特許請求の範囲】
【請求項１】
プロセッサと、
複数のメモリロケーションを有するメモリと、
前記メモリに前記プロセッサを接続するバスとを備える電子システムであって、該バスは、
データを伝送するためのデータバスと、
第１のメモリロケーションを特定するためのアドレスバスと、
前記第１のメモリロケーションに関連する第１のコマンドを送るためのメインコマンドバスと、
前記第１のメモリロケーションとは関係のない第２のコマンドを送るための補助コマンドバスとを備える
電子システム。
【請求項２】
前記第２のコマンドはプリチャージコマンドであり、前記補助コマンドバスは１ビットバスを備える請求項１に記載の電子システム。
【請求項３】
前記メインコマンドバスはロケーション固有のコマンドを送り、
前記補助コマンドバスは一般コマンドのみを送る
請求項１に記載の電子システム。
【請求項４】
前記第２のコマンドは第２のコマンドインジケータであり、
前記補助コマンドバスは前記第２のコマンドの後に第３のコマンドを送る
請求項１に記載の電子システム。
【請求項５】
プロセッサと、
複数のメモリロケーションを有するメモリと、
前記メモリに前記プロセッサを接続するバスとを備える電子システムであって、該バスは、
アドレス固有のコマンドを送るように構成されているメインコマンドバスと、
一般コマンドを送るように構成されている補助コマンドバスとを備える
電子システム。
【請求項６】
前記一般コマンドはプリチャージコマンドである請求項５に記載の電子システム。
【請求項７】
前記一般コマンドは第２のコマンドインジケータであり、
前記補助コマンドバスは、前記第２のコマンドの後に第３のコマンドを送るようにさらに構成されている
請求項５に記載の電子システム。
【請求項８】
インターフェースを有するメモリであって、該インターフェースは、
ロケーション固有のコマンドを受信するように構成されているロケーション固有コマンドインターフェースと、
一つ以上の一般コマンドのみ受信するように構成されている一般コマンドインターフェースとを備える
メモリ。
【請求項９】
前記一般コマンドインターフェースはプリチャージコマンドを受信するように構成されている請求項８に記載のメモリ。
【請求項１０】
前記ロケーション固有コマンドインターフェースは、ロケーション固有のコマンド、および一般コマンドを受信するように構成されている請求項８に記載のメモリ。
【請求項１１】
インターフェースを有するメモリであって、該インターフェースは、一般コマンドを受信するように構成されている一般コマンドインターフェースを備えるメモリ。
【請求項１２】
前記一般コマンドはプリチャージコマンドである請求項１１に記載のメモリ。
【請求項１３】
前記メモリは複数のバンクを含んでおり、前記インターフェースはさらに、一般コマンドのためのバンクアドレス情報を受信するように構成されている一般バンク選択インターフェースを備える請求項１１に記載のメモリ。
【請求項１４】
プリチャージコマンド受信用の１ビットのプリチャージ入力を含むメモリ。
【請求項１５】
前記メモリは複数のバンクを含み、さらに前記プリチャージコマンドのためのバンクアドレス情報を受信するように構成されている一般バンク選択インターフェースを含む請求項１４に記載のメモリ。
【請求項１６】
メモリコントローラと、
前記メモリコントローラと通信するメモリとを備えるメモリシステムであって、該メモリは、
ロケーション固有のコマンドを受信するためのメイン制御インターフェースと、
一般コマンドを受信するための補助制御インターフェースと
を備えるインターフェースを含む
メモリシステム。
【請求項１７】
前記一般コマンドはプリチャージコマンドである請求項１６に記載のメモリシステム。
【請求項１８】
前記一般コマンドは第２のコマンドインジケータであり、
前記補助制御インターフェースは前記第２のコマンドインジケータの後に第２のコマンドを送るように構成されている
請求項１６に記載のメモリシステム。
【請求項１９】
プロセッサと、
前記プロセッサに接続しているメモリシステムとを備える電子システムであって、該メモリシステムは、
前記プロセッサに接続しているメモリコントローラと、
前記メモリコントローラに接続しており、インターフェースを有するメモリとを備え、該メモリは、
アドレス信号を受信するためのアドレスインターフェースと、
メイン制御インターフェースとを備え、該メイン制御インターフェースは、
前記アドレス信号によって指定されているメモリロケーションに関係のある第１のコマンド信号を受信するためのメインコマンドバスと、
前記第１のコマンド信号に対応する第１のバンクを指定する第１のバンク選択信号を受信するためのメインバンク選択バスと、
補助制御インタフェースとを備え、該補助制御インターフェースは、
一般コマンドに相当する第２のコマンド信号を受信するための補助コマンドバスと、
前記第２のコマンド信号に対応する第２のバンクを指定する第２のバンク信号を受信するための補助バンク選択バスとを備える
電子システム。
【請求項２０】
メモリにアクセスする方法であって、
第１のタイムスロット中で第１のロウをアクティブにすることを要求するステップと、
第２のタイムスロット中で前記第１のロウ中のメモリロケーションのアクセスを要求するステップと、
第３のタイムスロット中で第２のロウをアクティブにすることを要求し、前記第１のロウのクローズを要求するステップと
を含む方法。
【請求項２１】
メインコマンドバスを提供し、前記第２のロウをアクティブにすることを要求する前記ステップが該メインコマンドバスで起きるようにするステップと、
補助コマンドバスを提供し、前記第１のロウのクローズを要求する前記ステップが該補助コマンドバスで起きるようにするステップと
を含む請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＩＣおよび半導体システムに関し、より具体的にはデータアクセスに関する。
【背景技術】
【０００２】
（発明の背景技術）
電子システムの多くが、情報を格納するためにメモリを使用する。メモリ素子は、システムの他の要素と送受信するためのインターフェースを含む。通常のインターフェースは、マルチビットを送ることができるように、種々のバス接続を含む入力および出力をいくつか提供している。特に典型的なメモリ素子は、コントローラからメモリ素子へコマンドおよびアドレス情報を送信するコマンドバスおよびアドレスバスを含んでいる。
【０００３】
たとえば、既存のＤＲＡＭ素子の多くが、通常はロウアドレスストローブ（ＲＡＳ）、カラムアドレスストローブ（ＣＡＳ））、およびライトイネーブル（ＷＥ）の三つのコマンド信号と、ロウ／カラムアドレス（Ａ［Ｘ：０］）、バンクアドレス（ＢＡ［１：０］）、およびチップセレクト（ＣＳ）を含むいくつかのアドレス信号とを有するコマンド／アドレスバスを含んでいる。コマンド信号は、ロウのアクティブ、書き込み／読み取りを伴うカラム選択、ロウのプリチャージ、すべてのプリチャージ、自動リフレッシュ、セルフリフレッシュ、起動、モードのロード、および拡張モードのロードなどのような生成コマンドをいくつかデコードする。
【０００４】
あるアクセスプロセスでは、メモリ素子の処理能力／帯域幅が制限され、コマンド／アドレスバスが飽和する。たとえば、メモリアクセスプロセスを簡略的に例示する図９を参照すると、アドレスパターンの指定がページにない場合、メモリ素子へのデータ／メモリ素子からのデータをバースト送信する各オペレーション９００は、ロウアドレス９１１に対する一つのアクティブコマンド９１０と、カラムアドレスデータ９１３に対応する一つの読み取りまたは書き込みコマンド９１２とを要する。バンク選択データはバンク選択バス９２４を介して送られる。その後、選択されたバンク９１５に対してプリチャージコマンド９１４をアサートし、選択されたバンクを閉じる。一方、バーストサイズが三つのコマンドの時間を考慮していなければ、データ送信速度を調節する。一般的な例として、コマンド／アドレスバス９２２の２倍の速度で作動するデータバス９２０を備える四つのデータバス送信９１６Ａ〜Ｄのバーストサイズを挙げる。これは、メモリシステムのオペレーションを最適化するために種々のバンクに対しインターリーブドコマンドを通常利用するメモリアクセスを簡略化して示す例である一方、各データ・バス・バースト送信オペレーション９００が二つのコマンド／アドレス・スロット９１０，９１２を提供することも例示している。しかし、送信を達成するためには三つのコマンドが必要なので、データバス効率は本来の能力の３分の２に減る可能性がある。
【発明の開示】
【課題を解決するための手段】
【０００５】
（発明の要約）
本発明の種々の態様による電子システムは、ロケーション固有のコマンドインターフェースおよび一般コマンドインターフェースを有するメモリを含む。メモリは、アドレス固有のコマンドを送るように構成されているメインコマンドバス、および一般コマンドを送るように構成されている補助コマンドバスを介し、システム中の他のコンポーネントと通信する。メモリは各インターフェースで同時にコマンドを受信することができる。たとえば、メモリアクセスをロケーション固有のインターフェースで受信する一方、プリチャージコマンドを一般コマンドインターフェースで受信することができる。
【発明を実施するための最良の形態】
【０００６】
添付の図面に関連する詳細な説明および請求項を参照すれば、本発明の理解がより明確になる。なお、添付の図面は縮尺が適切でない場合もある。以下の図面の同様の要素については、各図面を通じて同じ参照番号を付与する。
【０００７】
図中の各要素は簡略的に、またはっきりとわかるように図示されており、図から縮尺を必ず引き出せるものではない。たとえば、本発明の実施の形態についての理解をより深めてもらえるように、図の要素のいくつかは、他の要素よりも寸法を誇張して示すこともある。
【０００８】
（詳細な説明）
本発明は、機能ブロックコンポーネントおよび種々の処理ステップの観点から記載することができる。このような機能ブロックは、指定された機能を実行するように構成されているハードウェアおよびソフトウエアの任意の数のコンポーネントによって実現することができる。たとえば、本発明は、１台以上のプロセッサまたは他の制御デバイスの管理の下で種々の機能を実行する種々のコンポーネント、たとえばメモリ素子、インターフェース要素、論理素子、バス、パッケージ接続および同種のものを使用することができる。さらに、本発明は、任意の数の記憶システム、およびデータ伝送媒体およびプロトコルと共に実行することができ、記載のシステムは本発明の適用の典型に過ぎない。さらに、本発明は、データ伝送、シグナリング、データ処理、バス制御、および同種のものに関する従来の技術を任意の数だけ使用することができる。
【０００９】
図１を参照する。本発明の種々の態様による電子システム１００は、プロセッサ１０２およびメモリシステム１０４を含むことができる。ここでの電子システム１００は、パーソナルコンピュータシステムのようなメモリを使用するシステムを備えるが、電子システム１００は、通信システム、計算機システム、娯楽システム、制御システム、ポータブル電子デバイス、オーディオコンポーネント、器具、またはファクトリ制御システムなど、任意の適切な電子システムを含んでいてもよい。特定のシステムおよび環境によって種々のコンポーネントを変えてもよい。プロセッサ１０２は、一般に電子システム１００のオペレーションを制御し、インテル社、モトローラ社、またはアドバンスド・マイクロ・デバイス社のマイクロプロセッサなど、任意の適切なプロセッサあるいはコントローラも含んでもよい。いくつかのアプリケーションでは、プロセッサ１０２を、論理回路またはＡＳＩＣのような他のデバイスと取り替えてもよいし、すべて省略してもよい。
【００１０】
メモリシステム１０４はデータ格納のための記憶システムを含む。メモリシステム１０４は、データを格納し且つメモリシステム１０４とプロセッサ１０２または別のコンポーネントとの間でデータを送るための任意の適切なメモリシステムも含んでもよい。本実施の形態では、メモリシステム１０４が一つ以上のメモリモジュール２１０Ａ，Ｂ、メモリコントローラ２１２、およびバスシステム１０６を含んでいる。メモリコントローラ２１２は、メモリモジュール２１０とのデータ送受信を含むアクセスを制御するほか、さらなる機能およびオペレーションを実行することができる。さらにメモリコントローラ２１２は、メモリモジュール２１０へのアクセスを制御するための任意の適切なメモリコントローラを含んでもよい。いくつかの実施の形態では、メモリコントローラ２１２を省略してもよく、および／または他のシステムコンポーネントによってコントローラの機能を実行するようにしてもよい。
【００１１】
さらにメモリモジュール２１０は、ＲＯＭ、ＳＲＡＭ、ＤＲＡＭ、ＳＤＲＡＭ、または他の適切な記憶システムなど、データを記憶する任意のシステムを備えていてもよい。本実施の形態では、メモリモジュール２１０は、マイクロン社のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＤＤＲ  ＳＤＲＡＭ）モジュールを備える。たとえば、各メモリモジュール２１０は、４バンクＤＲＡＭのように内部が構成されている高速ＣＭＯＳ  ＳＤＲＡＭを備えるとよいが、総じてメモリモジュール２１０は、個別のメモリチップ、マルチ構成素子、または別のタイプの記憶素子など、任意の適切なメモリまたは構成を含むことができる。メモリモジュール２１０は、ピン、ハンダ、導電接続、光結合、または他の適切な結合を含む複数の接続部などの任意の適切なインターフェースによって、電子システム１００の残りの部分とインターフェース接続する。
【００１２】
バスシステム１０６は、メモリシステム１０４のコンポーネントを接続する。バスシステム１０６を含むメモリシステム１０４は、光学または電気信号を含む任意の適切な信号を利用することができる。さらにバスシステム１０６は、複数の金属線、光ファイバ、または他の通信媒体など、情報を送る任意の適切な媒体を含むことができる。本実施の形態では、媒体は、メモリシステム１０４および他のコンポーネントを取り付けることが可能なシリアルバスまたはマルチビットバスなどの電子バスを含む。
【００１３】
メモリシステム１０４との通信は、通信を制御するためのプロセッサ１０２、メモリコントローラ２１２のほか、別の回路またはシステムを使用するなど、任意の適切な手法および任意の適切なコンポーネントによって制御することができる。本実施の形態では、メモリモジュール２１０との通信は、メモリコントローラ２１２によって適切に制御される。
【００１４】
バス１０６および接続コンポーネントは、任煮の適切な通信技術および／またはプロトコルを使用して通信することができる。たとえば、コンポーネントは、マイクロン社のＳＤＲＡＭの仕様書に記載されているような選定されている従来のプロトコルを使用し、バス１０６によって通信することができる。またバス１０６は、メモリモジュール２１０と通信するように適切に構成されている。たとえば、図２を参照すると、各メモリモジュール２１０は、データバス接続３２０、アドレスバス接続３２４、メインコマンドバス接続３２６、および補助コマンドバス接続３２８を有するインターフェース２５０を含む。このため、バス１０６は、データバス２２０、アドレスバス２２４、メイン制御バス２２６、および補助制御バス２２８を含むなど、容易に通信が行えるように構成することができる。
【００１５】
メモリインターフェース２５０およびバス１０６は、メモリモジュール２１０と情報を送受信するための媒体を一つ以上提供するものである。バスコンポーネント２２０，２２４，２２６，２２８のそれぞれは、通常、選択されているタイプの情報を送る。つまりアドレスバス２２４ではアドレス選択情報、データバス２２０ではデータ、およびメイン制御バス２２６および補助制御バス２２８ではコマンド信号を送る。さらに、各バスは関連情報を送るように適切に構成してもよい。たとえば、各バスは選択されるビット数を処理するように構成してもよい。
【００１６】
より具体的には、本実施の形態のデータバスインターフェース３２０は、データバス２２０と情報を送受信するための４−，８−，または１６−ビットのようなマルチビット接続を含む。本実施の形態のアドレスバスインターフェース３２４は、特にロウおよびカラムのアドレス情報を受信し選択されたバンクのメモリアレイ２１０から１ロケーションを選択するように、１３−ビット接続を備える。データバス２２０およびアドレスバス２２４は、対応するインターフェース３２０，３２４を介してメモリモジュール２１０とインターフェース接続するように適切に構成されている。
【００１７】
メイン制御バス２２６および補助制御バス２２８上の信号はコマンドを定義するもので、さらに、コマンドが適用されるチップおよび／またはバンクを特定できるようにしてもよい。コマンドはメモリモジュール２１０のオペレーション用の任意のコマンドセットとしてもよい。本実施の形態では、補助制御バス２２８が第１の選択コマンドサブセットを提供するために使用され、メイン制御バス２２６が、第２の選択サブセットまたはコマンドセット全体を提供するために使用される。たとえば、補助制御バス２２８は、一般コマンド用、つまりメモリロケーションの大きなブロック（全モジュールまたは全バンクなど）に関連するコマンド用に使用してもよい。メイン制御バス２２６は、ロケーション固有のコマンド、つまりメモリモジュール２１０中の特定の個々のロケーションまたはロケーション・グループに関連するコマンドを扱うほか、種々の実施の形態では別のコマンドも扱う。ロケーション固有のコマンドに関連するメモリロケーションは、アドレスバス２２４上の信号によって示すなど任意の適切な手法によって示すことができる。したがって、メイン制御バス２２６は、アドレスバス２２４によって通常提供されるロウおよび／またはカラム情報を利用するコマンドに対して使用し、補助制御バス２２８は、ロウまたはカラム情報に関係のないコマンド、つまりアドレスバス２２４を利用しないコマンドに対して使用する。
【００１８】
コマンド信号は、メイン制御バス２２６と補助制御バス２２８との間で任意の適切な手法によって分割してもよい。このようなコマンド信号を提供するように、メイン制御バス２２６および補助制御バス２２８を同じように任意の適切な手法によって構成することができる。たとえば、図３に図示されている一実施の形態では、メイン制御バス２２６は、三つのメインコマンドビット（Ｍ−ＣＭＤ）を有するメインコマンドバス４１０、１ビットを有するメインチップ選択バスビット４１２（Ｍ−ＣＳ）、および２ビットを有するメインバンク選択バス４１４（Ｍ−ＢＡ）を備える。三つのメインコマンドビットは、ロウアドレスストローブ（ＲＡＳ）、カラムアドレスストローブ（ＣＡＳ）、およびライトイネーブル（ＷＥ）に適切に指定される。本実施の形態では、メインバンク選択バス２２２は、コマンドが適用されることになっているバンクを定義する２ビットバスを含み、１ビットのメインチップ選択バス４１２が、対応するオペレーションの適切なチップを特定する。
【００１９】
同様に、補助制御バス２２８は、適切なコマンドセットを提供するように任意の適切な手法によって構成することができる。たとえば、補助制御バス２２８は補助コマンドバス４１６（Ｓ−ＣＭＤ）、補助チップ選択バス４１８（Ｓ−ＣＳ）および補助バンク選択バス４２０（Ｓ−ＢＡ）を含むのが適切である。一実施の形態では、補助制御バス２２８のみがプリチャージオペレーションを促す。プリチャージオペレーションは、特定のバンクのオープンされているロウまたはメモリの全バンクを非アクティブにするオペレーションを含むことができるが、プリチャージオペレーションは、アクセスするために、またはアクセスの後、選択した状態にメモリを戻すために、メモリまたはメモリの一部を準備する任意の適切なプロセスを含んでもよい。
【００２０】
特にここに示すプリチャージの実施の形態では、補助コマンドバス４１６は１ビット信号であり、補助コマンドビットのアサーションによってメモリモジュール２１０に信号を送り、補助チップ選択バス４１８および補助バンク選択バス４２０によって示されているバンク３１０Ａでプリチャージコマンドを実行するようになっている。あるいは、プリチャージが補助制御バス２２８によって制御される唯一のコマンドであることから、補助コマンドバス４１６をすべて省略してもよい。この場合、補助チップ選択バスはプリチャージ信号として作動する。補助チップ選択をアクティブにすると、補助バンク選択バス４２０によって指定されるバンク中の指定チップでプリチャージオペレーションが起きる。
【００２１】
このため、データを検索または記憶するために、アドレスバス２２４とともにメイン制御バス２２６を使用してアクティブコマンドをアサートし、それに続いて読み取りまたは書き込みコマンドをアサートすることができる。これに続き、補助制御バス２２８によってオリジナルのバンク３１０Ａでプリチャージコマンドをアサートすると同時に、メイン制御バス２２６によって別のバンク３１０Ｂで次のアクティブコマンドまたは他のコマンドをアサートすることもできる。このようにすると、プリチャージコマンドはメイン制御バス２２６を使用せずにアサートすることができるので、メイン制御バス２２６の混雑状況を軽減することができ、メモリモジュール２１０の動作に改善の傾向が見られる。
【００２２】
より具体的には、本発明の種々の態様による電子システム１００および方法は、メモリアクセスオペレーションの際にロウをアクティブにし且つカラムを選択するためにメイン制御バス２２６を使用し、メモリのバンクをクローズするために補助制御バス２２８を使用することができる。たとえば、図４を参照すると、メインバンク選択バス４１４上の適切なバンク、メインチップ選択バス４１２上の適切なチップ、およびアドレスバス２２４上の適切なメモリロウを特定し、最初の時刻Ｔ１でメインコマンドバス４１０上のアクティブ信号を提供することによって、最初のメモリアクセスを実行することができる。補助制御バス２２８は、ほぼ同時に、補助制御バス２２８上に不要なコマンドを一切記録しないようにするノー・オペレーション（ＮＯＰ）コマンドを受信する。
【００２３】
最初のメモリアクセスをした後、異なるバンクの第２のメモリロケーションで第２のメモリアクセスオペレーションを開始することができる。この場合、メインチップ選択バス４１２、メインバンク選択バス４１４、およびアドレスバス２２４上で第２のメモリロケーションを特定することができ、アクティブコマンドおよび読み取りまたは書き込みコマンドを、メインコマンドバス４１０によって連続的に時刻Ｔ３およびＴ４で提供することができる。その間に、補助制御バス２２８は、前にアクセスしたバンクにプリチャージコマンドを提供し、アクティブ状態のロウを先のメモリアクセスオペレーションからクローズすることができる。たとえば、時刻Ｔ３で、補助バンク選択バス４２０および補助チップ選択バス４１８で前にアクセスしたバンクおよびチップをそれぞれ特定する。メイン制御バス２２６が第２のバンクにアクセスしている間に、プリチャージコマンドを補助コマンドバス４１６に提供し、前にアクセスしたバンクのプレチャージを開始する。
【００２４】
コマンドセットは、任意の適切な手法によって、メイン制御バス２２６および補助制御バス２２８に配分してもよいし、共有してもよい。たとえば、コマンドを共有するようにし、アドレスバス２２４を必要とするコマンドのすべてをメイン制御バス２２６によってアサートし、アドレスバス２２４を必要としないコマンドのすべてを補助制御バス２２８またはメイン制御バス２２６のいずれかによってアサートするようにしてもよい。このように、メモリコントローラ２１２などコマンドを提供するデバイスは、選択される任意の基準に従ってコマンドを供給する制御バス２２６，２２８のいずれかを選択することができる。または、コマンドはメイン制御バス２２６または補助制御バス２２８のいずれかでアサートされるように制限してもよい。または、コマンドの第１のセットをメイン制御バス２２６のみでアサートし、第２のセットを補助制御バス２２８上のみでアサートし、その一方で第３のセットをバス２２６，２２８の一方でアサートすることができるように、コマンドを配分してもよい。
【００２５】
同じく、メモリモジュールインターフェース２５０、メイン制御バス２２６、および補助制御バス２２８は、配分または共有されているコマンドのアサートを促すように、任意の適切な手法によって構成することができる。アドレスバス２２４を必要としないコマンドをすべてメイン制御バス２２６または補助制御バス２２８のいずれかでアサートできる実施の形態では、各制御バス２２６，２２８が、関連のあるコマンドセットを提供するために十分なビットで適切に構成されている。たとえば、図５を参照すると、メモリモジュール２１０は九つのコマンドを提供することができ、三つのコマンドがアドレスバス２２４を必要としており（アクティブ、読み取りおよび書き込みなど）、六つのコマンドはそれを必要としていない（非選択、ノー・オペレーション、バースト終了、プリチャージ、自動リフレッシュ、およびモードレジスタのロードなど）。九つのコマンドをすべて提供するように、メイン制御バス２２６を４コマンドビットで構成することができる。同じく、アドレスバス２２４を使用しない六つのコマンドを提供するように、補助制御バス２２８を３コマンドビットで適切に構成する。
【００２６】
別の実施の形態では、コマンドセットと、メインおよび補助コマンドバス２２６，２２８と、インターフェース２５０とを再構成することによって、ピンの数を減らすことができる。たとえば、コマンドは、アドレスバス２２４を必要としないコマンドを補助制御バス２２８でのみアサートするように配分してもよい。このようにすると、本実施の形態では、メイン制御バス２２６は、図６に図示されているように、２コマンドビットしか必要としない３コマンドのみ（アクティブ、読み取り、および書き込み）を処理するように構成することができる。
【００２７】
別の実施の形態では、種々のコマンドをパケット化することによって、補助制御バス２２８に必要なビットの数を低減することができる。パケット化は、たとえば優先度の低いコマンドに対して実施し、パケット化は一つのコマンドに対して連続信号を送ることを含む。たとえば、図７を参照すると、補助制御バス２２８は、二つの補助コマンドビット４１６のほか、補助チップ選択４１８および補助バンク選択ビット４２０を備えるように構成してもよい。補助コマンドビット４１６は、４つのメインコマンドのうちの１つを受信することができる。三つのコマンドはプリチャージ、自動リフレッシュ、およびＮＯＰなど、適切に実行することのできるコマンドである。本実施の形態では拡張１と示す第２のコマンドインジケータ６２０を第４のコマンドとすることができる。拡張１は、次に来るコマンド、たとえば次のサイクルの第２のコマンド６２２を指定する。このため、拡張１が送信されると、次のサイクルには第２のコマンド６２２が含まれている。第２のコマンドは、セルフリフレッシュ、起動、またはモードのロードなど、任意の適切なコマンドを含むことができる。本実施の形態では、第２のコマンドは、メインコマンドより優先度の低いコマンドを含んでいるが、メインおよび第２のコマンドセットを任意の所望の基準に従って選択してもよい。
【００２８】
さらに、図８を参照すると、第２のコマンド６２２は、第３のコマンドインジケータ７２４（拡張２）をアサートすることによって、次に来る別のコマンド、たとえば次のサイクル中の別のコマンドを知らせることができる。続いて、第３のコマンド７２６を次のサイクル中でアサートすることができる。追加のサブコマンドインジケータを必要に応じて使用し、追加のコマンド機能を提供してもよい。このようにすると、追加のコマンドビットを加えることなく、優先度の低いコマンドを数多く加えることができる。
【００２９】
本明細書中では特定の実施について示し説明してきたが、これは、本発明およびその最良の形態の例示に過ぎず、決して本発明の範囲を限定しようとするものではないことは明らかである。なお、簡略化するために、従来の信号処理、データ伝送、およびシステムの他の機能的な点（さらにシステムの動作コンポーネントの各コンポーネント）について、本明細書中では詳しくは記載していないところもある。さらに、本明細書に含まれている各図面に示されている接続線は、種々の要素間の典型的な機能的関係および／または物理的接続を表わすものとする。なお、留意しなければならないのは、実際の通信システムでは、代替物、または追加の機能的関係、または物理的接続が数多く存在することである。
【００３０】
以上、好ましい実施の形態について本発明を記載してきたが、当業者が本開示を読めば、本発明の範囲を逸脱することなく、好ましい実施の形態を変更したり、変形したりすることができることがわかる。添付の請求項に表わされているように、上記のような変更および変形のほか、別の変更または変形も、本発明の範囲内に含まれものとする。
【図面の簡単な説明】
【００３１】
【図１】図１は、本発明の種々の態様による電子システムのブロック図である。
【図２】図２は、メモリインターフェースおよびバスシステムのブロック図である。
【図３】図３は、メイン制御バスおよび補助制御バスのブロック図である。
【図４】図４は、連続するメモリアクセスのタイミング図である。
【図５】図５は、メイン制御バスおよび補助制御バスの別の実施の形態のブロック図である。
【図６】図６は、メイン制御バスおよび補助制御バスの別の実施の形態である。
【図７】図７は、第２のコマンドインジケータを提供するためのタイミング図である。
【図８】図８は、第３のコマンドインジケータを提供するためのタイミング図である。
【図９】図９は、先行技術の簡略的なメモリアクセスの実例のタイミング図である。
【図１】
2005518017.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成16年6月2日(2004.6.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プロセッサ（１０２）と、
複数のメモリロケーション（２１０Ａ，２１０Ｂ）を有するメモリ（１０４）と、
前記メモリに前記プロセッサを接続するバス（１０６）とを備える電子システム（１００）であって、該バスは、
特定のメモリロケーションと関係のあるアドレス固有のコマンドを送るように構成されているメインコマンドバス（２２６）と、
非アドレス固有の特定のコマンドである一般コマンドを送るように構成されている補助コマンドバス（２２８）とを備える
電子システム。
【請求項２】
前記バスはデータを伝送するためのデータバス（２２０）を備える請求項１に記載の電子システム。
【請求項３】
前記バスは、前記アドレス固有のコマンドに対して第１のメモリロケーションを特定するためのアドレスバス（２２４）を備える請求項１または請求項２に記載の電子システム。
【請求項４】
前記一般コマンドは前記第１のメモリロケーションとは関係がない請求項３に記載の電子システム。
【請求項５】
前記一般コマンドはプリチャージコマンドである請求項１に記載の電子システム。
【請求項６】
前記補助コマンドバス（２２８）は１ビットバスを備える請求項５に記載の電子システム。
【請求項７】
前記メインコマンドバス（２２６）はロケーション固有のコマンドを送り、前記補助コマンドバス（２２８）は一般コマンドのみを送り、該一般コマンドは複数のメモリロケーションに関連するコマンドである請求項１に記載の電子システム。
【請求項８】
前記一般コマンドは第２のコマンドインジケータであり、前記補助コマンドバス（２２８）は前記一般コマンドの後に第３のコマンドを送る請求項１に記載の電子システム。
【請求項９】
インターフェースを有するメモリであって、該インターフェースは、一般コマンドを受信するように構成されている一般コマンドインターフェースを備え、該一般コマンドは非アドレス固有のコマンドであるメモリ。
【請求項１０】
前記インターフェースはさらに、ロケーション固有のコマンドを受信するように構成されているロケーション固有コマンドインターフェースを備える請求項９に記載のメモリ。
【請求項１１】
前記一般コマンドインターフェースはプリチャージコマンドを受信するように構成されている請求項９または請求項１０に記載のメモリ。
【請求項１２】
前記ロケーション固有コマンドインターフェースは、ロケーション固有のコマンド、および一般コマンドを受信するように構成されている請求項１０に記載のメモリ。
【請求項１３】
前記メモリは複数のバンクを含んでおり、前記インターフェースはさらに、一般コマンドのためのバンクアドレス情報を受信するように構成されている一般バンク選択インターフェースを備える請求項９に記載のメモリ。
【請求項１４】
前記メモリはプリチャージコマンド受信用の１ビットのプリチャージ入力をさらに備え、前記一般コマンドは、メモリロケーションのバンクに関連するコマンドである請求項９に記載のメモリ。
【請求項１５】
前記メモリは複数のバンクを含み、さらに前記プリチャージコマンドのためのバンクアドレス情報を受信するように構成されている一般バンク選択インターフェースを含む請求項１４に記載のメモリ。
【請求項１６】
メモリコントローラ（２１２）と、前記メモリコントローラと通信する請求項９に記載のメモリとを備えるメモリシステム（１０４）であって、前記一般コマンドインターフェースは、一般コマンドを受信するための補助制御インターフェースであり、前記メモリインターフェースはさらに、ロケーション固有のコマンドを受信するためのメイン制御インターフェースを備えるメモリシステム。
【請求項１７】
前記一般コマンドはプリチャージコマンドである請求項１６に記載のメモリシステム（１０４）。
【請求項１８】
前記一般コマンドは第２のコマンドインジケータであり、前記補助制御インターフェースは前記第２のコマンドインジケータの後に第２のコマンドを送るように構成されている請求項１６に記載のメモリシステム（１０４）。
【請求項１９】
プロセッサ（１０２）と、
前記プロセッサに接続しているメモリシステム（１０４）とを備える電子システム（１００）であって、該メモリシステムは、
前記プロセッサに接続しているメモリコントローラ（２１２）と、
メモリコントローラ（２１２）に接続している請求項９に記載のメモリとを備え、前記メモリインターフェースはさらに、
アドレス信号を受信するためのアドレスインターフェースと、
メイン制御インターフェースとを備え、該メイン制御インターフェースは、
前記アドレス信号によって指定されているメモリロケーションに関係のある第１のコマンド信号を受信するためのメインコマンドバスと、前記第１のコマンド信号に対応する第１のバンクを指定する第１のバンク選択信号を受信するためのメインバンク選択バスとを備え、
前記一般コマンドインターフェースは、
前記一般コマンドに相当する第２のコマンド信号を受信するための補助コマンドバスと、前記第２のコマンド信号に対応する第２のバンクを指定する第２のバンク選択信号を受信するための補助バンク選択バスとを備える
電子システム。
【請求項２０】
前記一般コマンドはプリチャージコマンドであり、前記一般コマンドインターフェースはプリチャージコマンドを受信するように構成されている請求項１９に記載の電子システム。
【請求項２１】
前記補助コマンドバスは１ビットのバスを備える請求項１９に記載の電子システム。
【請求項２２】
前記メイン制御インターフェースは、ロケーション固有のコマンド、および一般コマンドを受信するように構成されている請求項１９に記載の電子システム。
【請求項２３】
前記一般コマンドインターフェースはさらに、プリチャージコマンド受信用の１ビットプリチャージ入力を備える請求項１９に記載の電子システム。
【請求項２４】
メモリにアクセスする方法であって、第１のタイムスロット中で第１のロウをアクティブにすることを要求するステップと、第２のタイムスロット中で前記第１のロウ中のメモリロケーションのアクセスを要求するステップと、第３のタイムスロット中で第２のロウをアクティブにすることを要求し、前記第１のロウのクローズを要求するステップとを含む方法。
【請求項２５】
メインコマンドバス（２２６）を提供し、前記第２のロウをアクティブにすることを要求する前記ステップが該メインコマンドバスで起きるようにするステップと、補助コマンドバス（２２８）を提供し、前記第１のロウのクローズを要求する前記ステップが該補助コマンドバスで起きるようにするステップとを含む請求項２４に記載の方法。
【請求項２６】
電子システム（１００）中のメモリにアクセスする方法であって、
複数のメモリロケーション（２１０Ａ，２１０Ｂ）を備えるメモリ（１０４）中の特定のロケーションへアクセスするステップであって、該特定のメモリロケーションは、アドレス固有のコマンドを送るように構成されているメインコマンドバス（２２６）を介してアクセスされるステップと、
非アドレス固有のコマンドである一般コマンドを補助コマンドバス（２２８）を介してメモリで実行するステップと
を含み、
前記アクセスステップおよび前記実行ステップは、プロセッサ（１０２）と前記メモリとの間の通信を促すように構成されているバス（１０６）で起き、該バスは、メインコマンドバス（２２６）および補助コマンドバス（２２８）を備える
方法。
【請求項２７】
前記アクセスステップはさらにデータバス（２２０）上でメモリアドレス信号を送るステップを含む請求項２６に記載の方法。
【請求項２８】
該メモリのどこか他のところにあるメモリのブロック上で別の一般コマンドを実行するサイクルと同じサイクル中に、前記メモリの特定のアドレスにアクセスする請求項２６に記載の方法。
【請求項２９】
前記一般コマンドはプリチャージコマンドである請求項２６に記載の方法。
【請求項３０】
前記補助コマンドバス（２２８）は１ビットのバスを備える請求項２６に記載の方法。
【請求項３１】
前記メインコマンドバス（２２６）はロケーション固有のコマンドを送り、前記補助コマンドバス（２２８）は一般コマンドのみを送り、該一般コマンドは複数のメモリロケーションに関連しているコマンドである請求項２６に記載の方法。
【請求項３２】
前記アクセスステップはさらに、第１のサイクル中に第１の特定のメモリロケーションをアクティブにするステップを備え、前記アクセスステップはさらに、前記メモリ中にあって前記第１の特定のメモリロケーションとは異なるバンクに位置する第２の特定のメモリロケーションを第２のサイクル中にアクティブにするステップを備え、前記実行ステップはさらに、前記第１の特定のメモリロケーションを含むメモリロケーションのバンクを前記第２のサイクル中にクローズするステップを備える請求項２６に記載の方法。
【国際調査報告】
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