(57)【要約】対称的な電流−電圧特性を有する双方向過渡電圧抑制素子を提供する。この素子は、第１の伝導性タイプを有する下位半導体層（１４）と、第１の伝導性タイプを有する上位半導体層（１８）と、（ｃ）下位半導体層と上位半導体層との間に配設され、第１の伝導性タイプとは逆の第２の伝導性タイプを有し、これにより上位ｐｎ接合と下位ｐｎ接合とを形成する中位半導体層と（１６）を備える。中位半導体層は、接合間の中間点において最も高い正味ドーピング濃度を有する。
2005505913.tif 000002
【特許請求の範囲】
【請求項１】
第１の伝導性タイプを有する下位半導体層と、
上記第１の伝導性タイプを有する上位半導体層と、
上記下位半導体層と上位半導体層との間に配設され、上記第１の伝導性タイプとは逆の第２の伝導性タイプを有し、上位ｐｎ接合と下位ｐｎ接合とを形成し、該接合間の中間点において最も高い正味ドーピング濃度を有する中位半導体層とを備え、
上記上位半導体層、中位半導体層、下位半導体層に垂直なドーピングプロファイルは、上記中位半導体層の中心面の一方の側のドーピングプロファイルが該中位半導体層、及び上記下位半導体層及び上位半導体層の少なくとも一部における上記中心面の他方の側のドーピングプロファイルに対して鏡像の関係にあり、上記中位半導体層の正味ドーピング濃度の上記接合間の距離による積分値は、降伏が生じた場合、アバランシェ降伏ではなく、パンチスルー降伏が起こるように設定されていることを特徴とする双方向過渡電圧抑制素子。
【請求項２】
上記第１の伝導性タイプは、ｐ型伝導性であり、上記第２の伝導性タイプは、ｎ型伝導性であることを特徴とする請求項１記載の双方向過渡電圧抑制素子。
【請求項３】
ｐ＋＋半導体基板を備え、上記下位半導体層は、該ｐ＋＋半導体基板上に蒸着された第１のｐ＋エピタキシャル層であり、上記中位半導体層は、該第１のｐ＋エピタキシャル層上に蒸着されたｎエピタキシャル層であり、上記上位半導体層は、該ｎエピタキシャル層上に蒸着された第２のｐ＋エピタキシャル層であり、該第１及び第２のｐ＋エピタキシャル層のそれぞれのピーク正味ドーピング濃度は、該ｎエピタキシャル層のピーク正味ドーピング濃度の５〜２０倍であることを特徴とする請求項２記載の双方向過渡電圧抑制素子。
【請求項４】
上記ｎエピタキシャル層のピーク正味ドーピング濃度は、２×１０１６ｃｍ−３〜２×１０１７ｃｍ−３であることを特徴とする請求項３記載の双方向過渡電圧抑制素子。
【請求項５】
上記第１及び第２のｐ＋エピタキシャル層のピーク正味ドーピング濃度は、２×１０１７ｃｍ−３〜２×１０１８ｃｍ−３であることを特徴とする請求項４記載の双方向過渡電圧抑制素子。
【請求項６】
上記上位及び下位のｐｎ接合間の距離は、０．２〜１．５μｍであることを特徴とする請求項４記載の双方向過渡電圧抑制素子。
【請求項７】
上記積分値は、２×１０１２〜１×１０１３ｃｍ−２であることを特徴とする請求項４記載の双方向過渡電圧抑制素子。
【請求項８】
上記第１及び第２のｐ＋エピタキシャル層は、当該双方向過渡電圧抑制素子に亘って均等に電流を分散させるのに十分な厚みを有することを特徴とする請求項３記載の双方向過渡電圧抑制素子。
【請求項９】
少数キャリア寿命、パンチスルー降伏電圧、理論的アバランシェ降伏電圧は、オン状態における素子の正の動的抵抗の少なくとも一部を補償する負の動的抵抗を有するＶｃｅｏを生じるように選択されることを特徴とする請求項１記載の双方向過渡電圧抑制素子。
【請求項１０】
上記第２のｐ＋エピタキシャル層の上側の表面に形成されたｐ＋＋オーミックコンタクトを備える請求項３記載の双方向過渡電圧抑制素子。
【請求項１１】
ｎ型不純物としてリンを用い、ｐ型不純物としてホウ素を用いたことを特徴とする請求項３記載の双方向過渡電圧抑制素子。
【請求項１２】
上記第１の伝導性タイプは、ｎ型伝導性であり、上記第２の伝導性タイプは、ｐ型伝導性であることを特徴とする請求項１記載の双方向過渡電圧抑制素子。
【請求項１３】
ｎ＋＋半導体基板を備え、上記下位半導体層は、該ｎ＋＋半導体基板上に蒸着された第１のｎ＋エピタキシャル層であり、上記中位半導体層は、該第１のｎ＋エピタキシャル層上に蒸着されたｐエピタキシャル層であり、上記上位半導体層は、該ｐエピタキシャル層上に蒸着された第２のｎ＋エピタキシャル層であることを特徴とする請求項１２記載の双方向過渡電圧抑制素子。
【請求項１４】
第１の伝導性タイプを有する半導体基板を準備する工程と、
上記半導体基板上に、第１の伝導性タイプを有する下位エピタキシャル層を蒸着させる工程と、
上記下位エピタキシャル層上に、上記第１の伝導性タイプとは逆の第２の伝導性タイプを有し、該下位エピタキシャル層との間に下位ｐｎ接合を形成する中位エピタキシャル層を蒸着させる工程と、
上記中位エピタキシャル層上に、上記第１の伝導性タイプを有し、該中位エピタキシャル層との間に上位ｐｎ接合を形成する上位エピタキシャル層を蒸着させる工程と、
上記半導体基板、下位エピタキシャル層、中位エピタキシャル層、及び上位エピタキシャル層を加熱して、（ａ）上記中位エピタキシャル層が上記接合間の中間点において最も高い正味ドーピング濃度を有するようにし、（ｂ）上記上位半導体層、中位半導体層、下位半導体層に垂直なドーピングプロファイルを、上記中位半導体層の中心面の一方の側のドーピングプロファイルが該中位半導体層、及び上記下位半導体層及び上位半導体層の少なくとも一部における上記中心面の他方の側のドーピングプロファイルに対して鏡像の関係になるようにし、（ｃ）上記中位半導体層の正味ドーピング濃度の上記接合間の距離による積分値を、降伏が生じた場合、アバランシェ降伏ではなく、パンチスルー降伏が起こるように設定する工程とを有する双方向過渡電圧抑制素子の製造方法。
【請求項１５】
上記第１の伝導性タイプは、ｐ型伝導性であり、上記第２の伝導性タイプは、ｎ型伝導性であることを特徴とする請求項１４記載の双方向過渡電圧抑制素子の製造方法。
【請求項１６】
上記半導体基板は、ｐ＋＋半導体基板であり、上記下位エピタキシャル層は、ｐ＋エピタキシャル層であり、上記中位エピタキシャル層は、ｎエピタキシャル層であり、上記上位エピタキシャル層は、ｐ＋エピタキシャル層であり、上記上位及び下位のｐ＋エピタキシャル層のそれぞれのピーク正味ドーピング濃度は、上記ｎエピタキシャル層のピーク正味ドーピング濃度の５〜２０倍であることを特徴とする請求項１５記載の双方向過渡電圧抑制素子の製造方法。
【請求項１７】
上記ｎエピタキシャル層のピーク正味ドーピング濃度は、２×１０１６ｃｍ−３〜２×１０１７ｃｍ−３であることを特徴とする請求項１６記載の双方向過渡電圧抑制素子の製造方法。
【請求項１８】
上記ｎエピタキシャル層は、１〜４μｍの厚みに形成され、上記加熱後の接合間の距離は、０．２〜１．５μｍの範囲内になることを特徴とする請求項１６記載の双方向過渡電圧抑制素子の製造方法。
【請求項１９】
上記積分値は、２×１０１２〜１×１０１３ｃｍ−２であることを特徴とする請求項１６記載の双方向過渡電圧抑制素子の製造方法。
【請求項２０】
上記上位ｐ＋エピタキシャル層の蒸着時のドーピング濃度は、上記下位ｐ＋エピタキシャル層の蒸着時のドーピング濃度より１〜８％低いことを特徴とする請求項１６記載の双方向過渡電圧抑制素子の製造方法。
【請求項２１】
上記第１の伝導性タイプは、ｎ型伝導性であり、上記第２の伝導性タイプは、ｐ型伝導性であることを特徴とする請求項１４記載の双方向過渡電圧抑制素子の製造方法。
【請求項２２】
上記半導体基板は、ｎ＋＋半導体基板であり、上記下位エピタキシャル層は、ｎ＋エピタキシャル層であり、上記中位エピタキシャル層は、ｐエピタキシャル層であり、上記上位エピタキシャル層は、ｎ＋エピタキシャル層であることを特徴とする請求項２１記載の双方向過渡電圧抑制素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、詳しくは、対称的な電流−電圧特性を有する低電圧パンチスルー双方向過渡電圧抑制素子に関する。
【背景技術】
【０００２】
電子産業において、電子回路は低電源電圧で動作するように設計されるのが一般的である。現在の傾向である回路動作電圧を下げることにより、回路が損傷を受けることなく耐えられる最大電圧も低下する。このような損傷は、静電気放電、誘導結合によるスパイク又はこの他の過渡状態によって起こる過電圧状態から生じる。そこで、低い降伏電圧、例えば３〜６Ｖレンジの降伏電圧を有する過渡電圧抑制器（transient-voltage suppressors）が必要とされている。
【０００３】
過電圧保護のための従来の素子としては、逆バイアスされたｐ＋ｎ＋ツェナーダイオードがある。この素子は、より高い電圧では良好に機能するが、特に、降伏電圧を低くすると、リーク電流が大きくなり、静電容量が大きくなるという問題がある。例えば、降伏電圧を１２Ｖから６．８Ｖに下げると、この素子のリーク電流は、約１μＡから約１ｍＡへと劇的に大きくなる。
【０００４】
これらの問題を解決するために、低電圧パンチスルー過渡電圧抑制器（low-voltage punch-through transient-voltage suppressors）が開発されている。例えば、参照により本願に援用されるセムテック社（Semtech Corporation）の米国特許第５，８８０，５１１号明細書には、ｎ＋ｐ−ｐ＋ｎ＋パンチスルーダイオードを備える過渡電圧抑制素子が開示されている。この素子では、降伏電圧を低くしても、それまでの過渡電圧抑制素子に比べて、リーク電流及び静電容量特性が優れているという利点がある。例えば、アバランシェ降伏（すなわち、キャリアを増倍させる衝突イオン化（impact ionization）によって引き起こされるなだれ）に基づく過電圧保護を有するツェナーダイオードとは異なり、これらの素子は、パンチスルーによって過電圧保護を行う。（パンチスルーは、トランジスタによって容易に具体的に説明することができる。トランジスタでは、空乏領域がトランジスタのベースと同じ大きさになったとき、パンチスルーが発生する。一般的に、パンチスルーは、バイポーラトランジスタにおいて、コレクタ接合のアバランシェ降伏電圧より低い電圧において、コレクタ接合の空乏領域がベース層の反対側のエミッタ接合に到達したときに起こる。）米国特許第５，８８０，５１１号明細書に開示されているｎ＋ｐ−ｐ＋ｎ＋素子は、大きな電流におけるクランピング特性が劣っている他の過渡電圧抑制素子、特にｎ＋ｐｎ＋均一ベースパンチスルー素子（n+pn+ uniform-base punch-through devices）に比べて優れているとされている。しかしながら、米国特許第５，８８０，５１１号明細書に開示されているｎ＋ｐ−ｐ＋ｎ＋素子では、電流−電圧特性が対称的（symmetric）ではない。そこで、双方向過渡電圧抑制素子を実現するために、セムテック社は、２つの双方向過渡電圧抑制素子を逆方向に並列（anti-parallel）接続した回路を提案している。このような構成では、意図した機能を実現するために、複数の素子が必要であり、製造コストが高くなってしまうという問題があった。
【発明の開示】
【課題を解決するための手段】
【０００５】
本発明は、対称的な電流−電圧特性を有する双方向過渡電圧抑制素子を提供する。この双方向過渡電圧抑制素子は、（ａ）第１の伝導性タイプを有する下位半導体層と、（ｂ）第１の伝導性タイプを有する上位半導体層と、（ｃ）下位半導体層と上位半導体層との間に配設された中位半導体層とを備える。この双方向過渡電圧抑制素子では、中位半導体層は、第１の伝導性タイプとは逆の第２の伝導性タイプを有し、これにより上位ｐｎ接合と下位ｐｎ接合とが形成される。更に、中位半導体層は、接合間の中間点において最も高い正味ドーピング濃度を有する。上位半導体層、中位半導体層、下位半導体層に垂直なドーピングプロファイルでは、下位、中位、上位半導体層において、中位半導体層の中心面の一方の側のドーピングプロファイルが中心面の他方の側のドーピングプロファイルに対して鏡像の関係を有している。更に、中位半導体層の正味ドーピング濃度の接合間の距離による積分値は、降伏が生じた場合、アバランシェ降伏ではなく、パンチスルー降伏が起こるように設定されている。
【０００６】
好ましくは、１の伝導性タイプは、ｐ型伝導性であり、第２の伝導性タイプは、ｎ型伝導性である。ｎ型不純物としてリンを用い、ｐ型不純物としてホウ素を用いることが好ましい。更に、双方向過渡電圧抑制素子は、好ましくは、ｐ＋＋半導体基板と、ｐ＋＋半導体基板上に蒸着された第１のｐ＋エピタキシャル層と、第１のｐ＋エピタキシャル層上に蒸着されたｎエピタキシャル層と、ｎエピタキシャル層上に蒸着された第２のｐ＋エピタキシャル層とを備える。第２のｐ＋エピタキシャル層の上側の表面には、多くの場合、ｐ＋＋オーミックコンタクトを形成する。
【０００７】
第１及び第２のｐ＋エピタキシャル層のそれぞれのピーク正味ドーピング濃度は、ｎエピタキシャル層のピーク正味ドーピング濃度の５〜２０倍とするとよい。好ましくは、ｎエピタキシャル層のピーク正味ドーピング濃度を２×１０１６ｃｍ−３〜２×１０１７ｃｍ−３とし、第１及び第２のｐ＋エピタキシャル層のピーク正味ドーピング濃度を２×１０１７ｃｍ−３〜２×１０１８ｃｍ−３とするとよい。中位半導体層の正味ドーピング濃度の接合間の距離による積分値は、２×１０１２〜１×１０１３ｃｍ−２としてもよい。上位及び下位の接合間の距離は、０．２〜１．５μｍであることが好ましい。
【０００８】
第１及び第２のｐ＋エピタキシャル層は、双方向過渡電圧抑制素子に亘って均等に電流を分散させるのに十分な厚みを有することが好ましい。更に、少数キャリア寿命（minority lifetime）、パンチスルー降伏電圧、理論的アバランシェ降伏電圧は、オン状態における素子の正の動的抵抗の少なくとも一部を補償する負の動的抵抗を有するＶｃｅｏを生じるように選択することが好ましい。
【０００９】
上述とは逆に、本発明の他の実施例においては、第１の伝導性タイプをｎ型伝導性とし、第２の伝導性タイプをｐ型伝導性としてもよい。このような実施例では、双方向過渡電圧抑制素子は、好ましくは、ｎ＋＋半導体基板と、ｎ＋＋半導体基板上に蒸着された第１のｎ＋エピタキシャル層と、第１のｎ＋エピタキシャル層上に蒸着されたｐエピタキシャル層と、ｐエピタキシャル層上に蒸着された第２のｎ＋エピタキシャル層とを備える。
【００１０】
更に、本発明は、双方向過渡電圧抑制素子の製造方法を提供する。この製造方法は、（ａ）第１の伝導性タイプを有する半導体基板を準備する工程と、（ｂ）半導体基板上に、第１の伝導性タイプを有する下位エピタキシャル層を蒸着させる工程と、（ｃ）下位エピタキシャル層上に、第１の伝導性タイプとは逆の第２の伝導性タイプを有し、下位エピタキシャル層との間に下位ｐｎ接合を形成する中位エピタキシャル層を蒸着させる工程と、（ｄ）中位エピタキシャル層上に、第１の伝導性タイプを有し、中位エピタキシャル層との間に上位ｐｎ接合を形成する上位エピタキシャル層を蒸着させる工程と、（ｅ）半導体基板、下位エピタキシャル層、中位エピタキシャル層、及び上位エピタキシャル層を加熱する工程とを有する。この加熱工程により、（ａ）中位エピタキシャル層が接合間の中間点において最も高い正味ドーピング濃度を有するようにし、（ｂ）上位半導体層、中位半導体層、下位半導体層に垂直なドーピングプロファイルを、下位、中位、上位半導体層において、中心面の一方の側のドーピングプロファイルが中心面の他方の側のドーピングプロファイルに対して鏡像の関係になるようにし、（ｃ）中位半導体層の正味ドーピング濃度の接合間の距離による積分値を、降伏が生じた場合、アバランシェ降伏ではなく、パンチスルー降伏が起こるように設定する。
【００１１】
ｎエピタキシャル層は、好ましくは、１〜４μｍの厚みに形成し、加熱後の接合間の距離を０．２〜１．５μｍの範囲内にするとよい。更に、上位ｐ＋エピタキシャル層の蒸着時のドーピング濃度は、好ましくは、下位ｐ＋エピタキシャル層の蒸着時のドーピング濃度より１〜８％低くする。
【００１２】
本発明により、リーク電流が小さい低電圧双方向過渡電圧抑制素子を提供することができる。
【００１３】
更に、本発明により、同じ降伏電圧を有するツェナー過渡電圧抑制素子より静電容量が小さい低電圧双方向過渡電圧抑制素子を提供することができる。
【００１４】
更に、本発明により、対称的な電流−電圧特性を有する低電圧双方向過渡電圧抑制素子を提供することができる。この対称性は、例えば、米国特許第５，８８０，５１１号に開示されているｎ＋ｐ−ｐ＋ｎ＋素子にはなかったものである。
【００１５】
更に、本発明により、大きな電流においても許容可能なクランピング特性を有する低電圧双方向過渡電圧抑制素子を提供することができる。具体的には、上述のように、及び米国特許第５，８８０，５１１号に述べられているように、ｎ＋ｐｎ＋均一ベースパンチスルー素子は、大きな電流においてクランピング特性が悪化する。均一なキャリア濃度を有するベースは、実際、他の多くの構成より低い温度で、真性半導体になってしまう虞がある。例えば、電力のサージにより、接合の境界となる領域の温度が数ミリ秒の間に数百℃に上昇する虞があるため、高温からの保護は重要である。ドーピング濃度が高い部分と、ドーピング濃度が低い部分とを有するベースでは、高い温度ではドーピング濃度が高い部分が真性半導体となるため、中間的なドーピング濃度のみを有する均一にドーピングされたベースより好ましい。このようなベースを実現する一手法としては、米国特許第５，８８０，５１１号に開示されているように、ベースの一方の側に高濃度部分を設けるという手法がある。一方、本発明では、高濃度にドーピングされた部分をベースの中央に設けるという他の手法を用いる。これにより、本発明では、電流−電圧特性の対称性が保たれるとともに、均一なベースを有する素子におけるピークドーピング濃度より高い（したがって、真性半導体となる温度が高い）ピークドーピング濃度を有するベースを実現することができる。
【００１６】
これらの特性を有するベースは、単一のエピタキシャル層によっても実現できるが、本発明の好ましい実施例では、他の構成を選択することもできる。例えば、それぞれが均一の濃度を有する３個のエピタキシャル層を含むベース層を作成してもよい。例えば、このような素子の中央のベースサブ層は、全ベース層の幅の約１０％を占め、他のベースサブ層の１０倍の濃度を有し、ベースの他の部分を均等に分轄するものであってもよい。
【００１７】
更に、本発明により、表面降伏から素子を保護できる低電圧双方向過渡電圧抑制素子を提供することができる。本発明に基づく素子におけるパンチスルーでは、バルク（bulk）における空乏層が他方の接合に到達する以前に、表面における空乏層が他方の接合に到達することがないことを意味する。
【００１８】
本発明のこれらの及びこの他の具体例及び利点は、以下の説明及び特許請求の範囲によって当業者に明らかとなる。
【発明を実施するための最良の形態】
【００１９】
以下に示す本発明の説明は、例示的なものであり、本発明を限定するものではないことは、当業者にとって明らかである。当業者は、以下に示す以外の実施例を容易に想到することができる。
【００２０】
図１は、本発明に基づくｐ＋＋ｐ＋ｎｐ＋三重エピタキシャルパンチスルー双方向過渡電圧抑制素子（p++p+np+ triple-epitaxial punch-through bi-directional transient-voltage suppressor）１０の断面図である。本発明に基づく素子は、ｐ＋＋半導体基板１２上に形成される。このｐ＋＋半導体基板１２には、好ましくは、連続的な１つのプロセスによって、３つの領域をエピタキシャル成長させる。まず、ｐ＋＋半導体基板１２の表面に、第１のエピタキシャルｐ＋領域１４を形成する。次に、ｐ＋領域１４の表面にエピタキシャルｎ領域１６を形成し、このｎ領域１６の表面にエピタキシャルｐ＋領域１８を形成する。ｐ＋領域１８の表面には、多くの場合、ｐ＋＋オーミックコンタクト（図示せず）を設ける。この素子１０は、２つの接合、すなわち（１）エピタキシャル成長されたｐ＋領域１４とエピタキシャル成長されたｎ領域１６との界面における接合と、（２）エピタキシャル成長されたｎ領域１６とエピタキシャル成長されたｐ＋領域１８との界面における接合とを含んでいる。
【００２１】
図２に示すように、図１に示す双方向過渡電圧抑制素子１０は、多くの場合、接合終端（junction termination）のためのメサ構造を有する。
【００２２】
図１及び図２に示す構造は、以下のような複数の理由により、有益である。第一に、上述のような複数のエピタキシャル層は、同じ原料を用いて、連続した１回のプロセスで成長させることができるため、ｐ＋層を同じ公称抵抗率を有するｐ＋基板に置き換えた場合に比べて、ｎ層の両面におけるｐ＋層の抵抗率を高い精度で一致させることができる。この結果、三重エピタキシャル方式における両方の接合において、より対称性が高い降伏電圧を実現することができる。後に詳細に説明するように、実験により、上述のような素子では、降伏電圧の対称性が高く、１．０ｍＡの電流における順方向降伏電圧及び逆方向降伏電圧の差が２％より小さいことが確認された。一方、米国特許第５，８８０，５１１号明細書に開示されているｎ＋ｐ−ｐ＋ｎ＋素子のｐｎ接合は、ベース及びその周囲の領域におけてこのような対称性を有さず、したがって、素子の降伏電圧は非対称である。
【００２３】
また、本発明に基づき、ｎ＋＋ｎ＋ｐｎ＋三重エピタキシャルパンチスルー双方向過渡電圧抑制素子を形成してもよい。しかしながら、以下の理由から、ｐｎｐ型素子の方がｎｐｎ型素子よりも好ましい。（１）ｎベースは、同じドーピング濃度を有するｐベースにおいて観察される温度より高い温度において生じる、温度の関数としての最大抵抗率を有する。この結果、ｐベースよりもｎベースの方が、より高い温度でホットスポット形成（hot spot formation）が始まる。（２）ｐｎｐ型素子のｎベースの外側のｐ層は、同じ分布抵抗にしたまま、ｎｐｎ型素子のｐベースの外側のｎ層より高濃度にドーピングすることができる。（３）後に詳細に説明するように、成長酸化による表面パシベーションは、ｎｐｎ型過渡電圧抑制素子に対してのみ有効であり、ｎｐｎ型素子には適用することができない。
【００２４】
図２に示すように、底面側に成長されたｐ＋領域１４に関連する降伏電圧は、多くの場合、上面側に成長されたｐ＋領域１８に関連する降伏電圧より高く（通常、約２％高い）、この理由は、主に、ｎ領域１６を成長させる間に、ｐ＋領域１４からｎ領域１６に不純物が拡散されるからである。そこで、必要であれば、このような影響を補償するために、ｐ＋領域１８のドーピングレベルを調整してもよい。例えば、このドーピングレベルを約２％落として、２つのｐ層に関連した降伏電圧を相対的に良好に一致させることができる。
【００２５】
この望ましい結果を得るためには、多くの場合、更なるプロセスの間の熱処理をロット間（from batch to batch）で固定する必要がある。例えば、高温における更なる拡散により、ｎ領域１６の幅が減少し、パンチスルー降伏電圧が下がる。そこで、再現可能な大量生産を行うためには、拡散量を、標準的なダイオードに関連した拡散量の許容範囲より小さな範囲内で一定に維持する必要がある。
【００２６】
上述したように、アバランシェ降伏は、キャリアの増倍を招く衝突イオン化によって起こる。一方、本発明に基づく素子におけるパンチスルーは、一方の接合の空乏領域が反対側の順方向にバイアスされた接合に届くことによって起こる。所定の降伏電圧に対して、パンチスルーに一般的に関連した空乏領域は、アバランシェ降伏に関連した空乏領域よりも広い。このような環境の下では、パンチスルーは、アバランシェ降伏に比べて、静電容量が少なく、トンネル効果が小さく、したがってリーク電流が小さくなることが予想される。そこで、本発明の目的を達成するため、ｐｎ接合における理論上のアバランシェ降伏電圧（この場合、第２のｐ領域がｎ＋＋領域に置き換えられているアバランシェ降伏電圧）が、パンチスルーが発生する電圧より高いことが重要である。
【００２７】
約０．２μｍの厚みの空乏層に関連したアバランシェ降伏電圧は、多くの場合、６．８Ｖである。更に、０．４μｍの厚みの空乏層に関連したアバランシェ降伏電圧は１２Ｖであり、また、リーク電流は小さい。この厚みをガイドラインとして用いると、本発明の好ましい一実施例においては、ｎエピタキシャル領域の厚みは、約０．４μｍ又はこれ以上とすることが好ましい。（この厚みでは、例えば約２Ｖの非常に低い電圧にできないときは、幅をこの条件において可能な限り大きくしなければならない。）この領域の抵抗率は、好ましくは約０．３〜０．０８Ω・ｃｍである。各条件は、アバランシェ降伏電圧がパンチスルー降伏電圧より高くなるように選択する必要がある。これにより、アバランシェ降伏を避けることができる。
【００２８】
エピタキシャル成長法は、より厚い層に対して再現性がより高いため、ｎエピタキシャル層１６は、上述した厚みより厚く、より好ましくは１〜４μｍ、最も好ましくは約２μｍに成長させることが好ましい。これに続くプロセス中に発生する拡散（第２のｐ＋領域１８のエピタキシャル成長に始まり、後続するプロセスにおいて継続する）により、エピタキシャル層１６のｎ領域の厚みが狭くなり、両方のｐｎ接合の両側におけるドーピング量が低下する（例えば、後述する図４及び図５を比較参照）。必要に応じて、熱処理の最終フェーズの後に、ウェハを検査することができる。降伏電圧が高すぎる場合、ウェハを再び高温環境に戻し、更に不純物を拡散させてもよい。拡散後のｎ領域１６の厚みは、好ましくは０．２〜１．５μｍであり、より好ましくは約０．４μｍである。ｎ−領域１６は、エピタキシャル成長の間に、多くの場合、約２×１０１６〜約２×１０１７原子／ｃｍ３にドーピングされる。包括的に言えば、ｎ領域１６の正味ドーピング濃度とその厚みの積、より好ましくはｎ領域１６の正味ドーピング濃度をその厚みで積分した値が２×１０１２〜１×１０１３原子／ｃｍ２程度となることが好ましい。
【００２９】
ｎ領域１６の幅を狭くする、ｐ＋領域１４、１８からｎ領域１６へのｐ型不純物の正味拡散（net diffusion）を確実にするために、ｐ＋領域１４、１８をｎ領域１６より高いレベルでドーピングする。特定の具体例として、ホウ素（ｐ型不純物）とリン（ｎ型不純物）は、類似した拡散率（diffusivities）を有する。したがって、ホウ素の濃度をリンの濃度より高くすれば、結果としてｎ領域１６が狭くなり、逆にすればｎ領域１６が広くなる。プロセス中のドーピングレベルのバラツキを考慮し、ｎ領域１６を再現可能に確実に狭くするために、ｐ＋領域１４、１８のドーピングレベルは、ｎ領域１６のドーピングレベルの約１０倍とすることが好ましい。
【００３０】
一方、ｐ＋領域１４、１８は、局所的な電流の集中を防ぐ分布抵抗を有し、ホットスポットの形成を防止し又は少なくとも遅らせることができるため、ｐ＋領域１４、１８の抵抗率は、低すぎてはならない（したがって、ドーピング濃度は、高すぎてはならない）。このため、不純物濃度は、ｐ＋領域１４、１８の抵抗率が０．０２〜０．２Ω・ｃｍの範囲内となるように選択することが好ましい。多くの場合、エピタキシャル成長の間の対応するドーピングレベルは、約２×１０１７〜約２×１０１８原子／ｃｍ３である。２つのｐ＋領域１４、１８の厚さは、全体の抵抗が目標値となるように調整するとよい。代表的な厚さは、１０〜５０μｍである。
【００３１】
図３は、本発明に基づく三重エピタキシャルｐ＋＋ｐ＋ｎｐ＋素子のエピタキシャル成長の後の初期検査（earlier test）に基づく、コンピュータによりシミュレートされたホウ素（アクセプタ）及びリン（ドナー）の濃度を厚さの関数としてプロットしたグラフである。初期検査は、好ましい数が揃う前に行われ、したがって、このグラフにおけるｎ層及びｐ＋層の濃度は、現在好ましい構造の濃度より低い。それにも拘わらず、これらの数は、実用的な素子（working device）を形成するために十分である。グラフの右側は、ｐ＋＋領域に対応している。ｐ＋＋領域のピークアクセプタ濃度は、２×１０１９ｃｍ−３であり、ｐ＋領域のピークアクセプタ濃度は、２×１０１６ｃｍ−３であり、ｎ領域のピークドナー濃度は、２×１０１５ｃｍ−３である。図４は、図３におけるｎ領域近傍の拡大図であり、リン（ドナー）濃度、ホウ素（アクセプタ）濃度及び正味ドナー（ドナーからアクセプタを引いた）濃度を示している。図５は、拡散の後の同じ領域の濃度を示している。ベース領域（正味ドナー濃度を有する領域）のサイズは、２μｍから１．６μｍに縮小されている。更に、拡散前に正味ドナー濃度を有するベース領域に隣接する領域は、拡散の後、拡散前の正味ドナー濃度より高い正味アクセプタ濃度を有することがわかる。
【００３２】
予防的な処理を行わなければ、メサの堀の側壁（mesa moat sidewall）のシリコンの表面におけるパンチスルー（表面降伏（surface breakdown））がバルク（bulk）内のパンチスルー以前に起こる可能性がある。この「表面」、すなわち幅が１μｍにも満たないリング（ring）の面積は、素子のバルクの面積よりも数桁小さい。表面パンチスルーにより、表面領域において熱が実質的に散逸（dissipation）し、ホットスポットが形成されるため、低いエネルギで素子が破壊される。
【００３３】
引用により本願に援用される米国特許第４，９８０，３１５号には、比較的高い濃度を有するｎ層から、比較的低い濃度を有するｐウェハに不純物を拡散させるプロセスが開示されている。この文献に開示されている手法では、次に、ウェハがエッチングされて、複数のメサ半導体構造が形成される。各メサ半導体構造は、メサ構造の側壁を横断するｐｎ接合を有する。そして、メサの側壁に、素子を皮膜保護する酸化層が成長される。この酸化処理により、酸化層近傍において、ｐｎ接合がｐ層に向けて湾曲する。そして、ｐｎ接合が拡散面（diffusion front）からｐ層内により深く拡散し、この拡散は、酸化層近傍において、ｐｎ接合を逆にｎ層方向に湾曲する傾向がある。この拡散は、酸化処理によって生じた湾曲を補償し、ｐｎ接合を実質的に平坦化する程度に行われる。この特許文献では、メサ側壁に隣接する接合を更に平坦化するために、更に複数回の酸化／拡散処理を行ってもよいとしている。これにより形成されるｐｎ接合は、実質的に平坦で、表面近傍においてｐ型不純物及びｎ型不純物の両方の濃度が低減されているため、酸化層近傍におけるアバランシェ降伏電圧がより高くなる。
【００３４】
一方、本発明に基づく双方向過渡電圧抑制素子のメサ側壁におけるパンチスルーは、メサ側壁近傍のｐｎ接合の湾曲によって防ぐことができる。
【００３５】
具体的には、酸化処理により、メサトレンチの側壁（ここでは、「メサ堀（mesa moat）」とも呼ぶ）上の薄いシリコン層がシリコン酸化物に変化する。同時に、酸化層近傍の不純物が再分布する。不純物がホウ素及びリンの場合、ホウ素は、酸化層近傍において濃度が低くなるように再分布し、リンは、この領域において濃度が高くなるように再分布する。このようにｐ型不純物（ホウ素）が減少し、ｎ型不純物（リン）が増加するために、ｐｎ接合は、酸化層近傍においてｐ層側に湾曲し、本発明のこの実施例におけるｎ領域の幅は、酸化層近傍において広くなり、接合は、ｎ領域から隣接するｐ＋領域に向けて湾曲する。
【００３６】
当業者には明らかであるが、ｎｐｎ型の過渡電圧抑制素子については、酸化処理の後の接合は、互いに内側に向けて湾曲し、特に、酸化層の下の非常に幅狭な層において、バルクにおける電圧より低い電圧で、パンチスルー降伏が起こる。したがって、この具体例では、ｐｎｐ型の過渡電圧抑制素子の方が好ましい。
【００３７】
図６は、ｐ＋＋半導体基板１２と、ｐ＋領域１４と、ｎ領域１６と、ｐ＋領域１８とを備える、本発明に基づく双方向過渡電圧抑制素子を示している。図６に示すメサ構造の側壁は、成長シリコン酸化物１９によって覆われている。図６の領域Ａの部分を拡大して図７に示す。図７に示すように、酸化層界面において、ｐ型不純物（ホウ素）の濃度が低下し、ｎ型不純物（リン）の濃度が上昇しているため、ｐｎ接合１７ａ、１７ｂは、シリコン酸化層１９に近づくにつれて、ｎ領域１６から離れるように湾曲している。
【００３８】
本発明に基づく双方向過渡電圧抑制素子をｐｎｐトランジスタとして捉えると、ベース領域（すなわち、ｎ領域１６）がシリコン酸化層界面において広くなっていると言える。後に詳細に説明するように、及び当業者には明らかなように、ベース領域がこのように広くなっているために、トランジスタのこの部分は、バルク領域より高いパンチスルー降伏電圧を有し、これにより素子が表面降伏から保護されている。パンチスルー降伏電圧では、電流は、降伏領域を介して流れ始める。この素子では、降伏がバルクで発生するため、降伏領域は、接合領域の大部分（多くの場合、９８％以上）を示す。このように、降伏電流が広い領域を流れるため、熱は広い領域に分散（dissipated）される。
【００３９】
具体的には、各ｐｎ接合は、逆バイアス電圧を高めると広がる関連した空乏領域を有する。アバランシェ降伏が起こらないとすると、逆バイアス電圧が高くなるにつれて、逆バイアスがかかった空乏領域は、ｎ領域内に広がり、ｎ領域の他方の側のｐｎ接合に到達する。この時点で、第１のｐ＋領域と第２のｐ＋領域間に電流パスが形成され、パンチスルーが起こる。シリコン酸化層界面近傍では、ｐｎ接合は互いに離れるように湾曲している。したがって、バルク領域における空乏領域が反対側の接合に到達した時点では、酸化層界面近傍の空乏領域は、反対側の接合（この空乏層から離れるように湾曲している）からまだある距離だけ離れている。これにより、パンチスルーは、表面ではなくバルクで発生する。
【００４０】
酸化層の真下にドーピングしているドナー（リン）の濃度を高くすると、この領域における電界の傾きがきつくなる。これは、長所と短所の両方を有する。長所は、これにより、空乏層が狭くなり、表面降伏を防止する作用が向上するという点である。短所は、より強い電界がアバランシェ降伏を引き起こす可能性があるという点である。しかしながら、本発明に基づく素子では、パンチスルーにおけるピーク電界をアバランシェ降伏におけるピーク電界より十分に低く設定することにより、不純物の再分布によって生じる表面のピーク電界の増加は僅かであり、問題は生じない。
【００４１】
なお、幾つかの具体例においては、トランジスタのＶｃｅｏが、その負の動作抵抗によって、素子の正の動作抵抗を低減するように、パンチスルーが起こるピーク電界をアバランシェ降伏が起こるピーク電界に可能な限り近づけることが望ましい場合がある。この理由及び他の理由のために、接合の鋭い湾曲によって、局所的なピーク電界が安全なレベルを超えるようにすることができる。このような場合、酸化処理の後に、補償のための拡散処理を行い、例えば米国特許第４，９８０，３１５号に述べられているような程度に、接合の湾曲を平坦化することができる。酸化層において高められたドナー（リン）濃度は、このような補償のための拡散処理によって広がる。それでもなお、酸化層近傍における過剰なドナー原子の総数は、概ね同じであるため、表面をパンチスルー降伏から保護することができる。
【００４２】
本発明に基づく双方向過渡電圧抑制素子は、標準的なシリコンウェハ製造技術を用いて製造することができる。典型的なプロセスの流れを図８Ａ〜図８Ｃを用いて説明する。双方向過渡電圧抑制素子の製造方法には、様々な変形例があり、ここに説明するプロセスの流れは、本発明を限定するものではないことは当業者にとって明らかである。
【００４３】
図８Ａに示すように、本発明に基づく双方向過渡電圧抑制素子の開始基板材料１２は、ｐ型（ｐ＋＋）シリコンであり、代表的には０．０１〜０．００２Ω・ｃｍ程度の、可能な限り低い抵抗率を有する。次に、従来のエピタキシャル成長法を用いて、基板１２上に、約２×１０１７〜２×１０１８原子／ｃｍ３のドーピング濃度（より高い降伏電圧が望まれる場合には、より低い濃度）のｐ型（ｐ＋）エピタキシャル層１４を約１０〜約５０μｍの厚みに（より高いｐ＋ドーピング濃度が望まれる場合には、より厚く、及び面積が広い素子については、電流分布に必要とされる分布抵抗の量に応じた厚みに）成長させる。更に、従来のエピタキシャル成長法を用いて、ｐ型エピタキシャル層１４上に、約２×１０１６〜２×１０１７原子／ｃｍ３のドーピング濃度（より高い降伏電圧が望まれる場合には、より低い濃度）のｎ型（ｎ）エピタキシャル層１６を約１〜約４μｍの厚みに（より高い降伏電圧及びより長い拡散時間が望まれる場合にはより厚く）成長させる。次に、従来のエピタキシャル成長法を用いて、ｎ型エピタキシャル層１６上に、ｐ型エピタキシャル層１４と同じドーピング濃度及び厚みを有するｐ型（ｐ＋）エピタキシャル層１８を成長させる。これらの層１４、１６、１８は、１回の連続したプロセスで成長させ、その間にウェハを空気に晒さないことが好ましい。次に、蒸着又は拡散によって、ｐ型エピタキシャル層１８内に、十分な表面濃度を有するｐ型（ｐ＋＋）領域２０を形成し、又は例えばアルミニウム合金化等の他の従来の手法を用いて、オーミックコンタクトを形成する。
【００４４】
次に、図８Ｂに示すように、例えば低圧化学蒸着法等の従来の手法を用いて、表面全体にシリコン窒化層２２を蒸着させる。続いて、従来のフォトレジストマスキングプロセス及びエッチングプロセスを用いて、シリコン窒化層２２を所望のパターンに形成する。次に、パターン化されたシリコン窒化層２２をマスクとして、標準的な化学エッチング法を用いて、堀状のトレンチ（moat trenches）２３を形成する。トレンチ２３は、基板内に十分な深さで延び（すなわち、両方の接合を越えて延び）、分離してメサ構造を形成する。図８Ｂは、シリコン窒化層２２によるマスキング及びトレンチエッチング工程によって形成される構造体を示している。
【００４５】
次に、図８Ｃに示すように、本発明の一実施例においては、図８Ｂに示す構造体上に、厚い、好ましくは厚みが約１／２μｍのパシファイングシリコン酸化層（passifying silicon oxide layer）１９を形成する。酸化成長の間に不純物が再分布し、成長酸化層の濃度はより高く、蒸気（ウェット酸化が採用された場合）が燃焼又は酸化によって基板上の極微小の塵の大部分を取り除くため、酸化層は、蒸着法ではなく成長法で形成することが好ましい。
【００４６】
一具体例では、ウェハを１１００℃の蒸気に２時間晒して、成長酸化層を形成する。なお、酸化層は、露出されたシリコン上のみに成長し、シリコン窒化層２２上には成長しない。これらのプロセスによって、図８Ｃに示すように、メサの側壁上に二酸化シリコン層１９が形成される。
【００４７】
上述のように、酸化処理の間、酸化層近傍において不純物が再分布する。例えば、ある具体例では、酸化層近傍のリン濃度が高くなり、酸化層近傍のホウ素の濃度が低くなる。これにより、接合が互いに離れるように湾曲し、酸化層に対応する部分において、ｎ＋領域が広くなる。
【００４８】
最後に、必要であれば、追加的な拡散プロセスを行い、降伏電圧を目標値に下げる。
【００４９】
そして、窒化層２２を取り除いて、コンタクト開口部を形成し、従来の手法を用いて、ｐ型領域２０及びｐ型基板１２にコンタクトを形成する（図示せず）。
具体例
以下のような手順で、６個のウェハを試験的に作成した。
【００５０】
３個のエピタキシャル層を１回の連続するプロセスで成長させた。３個のエピタキシャル層を成長させる間は、ウェハを空気に晒さず、冷却もしなかった。ｐ＋＋は、０．００５〜０．００２Ω・ｃｍの抵抗率を有していた。第１のｐ＋エピタキシャル層は、１０μｍの厚みと、０．５Ω・ｃｍの抵抗率を有していた。ｎエピタキシャル層は、２．５μｍの厚みと、２．５Ω・ｃｍの抵抗率を有していた。第２のｐ＋エピタキシャル層は、２０μｍの厚みと、０．５Ω・ｃｍの抵抗率を有していた。エピタキシャル層を成長させた後、緩やかな温度上昇及び緩やかな温度低下を伴って、１１００℃の温度で、１時間、ホウ素蒸着処理を行った。この蒸着処理では、単一の工程でウェハの両側に蒸着を行い、オーミックコンタクト（ｐ＋＋領域）を作成した。
【００５１】
次に、従来の手法を用いて、２００ｎｍの厚さを有するシリコン窒化層を蒸着形成した。
【００５２】
次に、この構造体にメサマスクを構成するパターンを有するフォトレジスト層を設けた（メサの堀に該当する領域は、フォトレジストにより覆われていない領域に対応する）。次に、当分野において周知のＨＦ、ＨＮＯ３及び酢酸のエッチング媒体を用いて、メサの堀をエッチングした。
【００５３】
次に、非常に清浄な炉において、緩やかな温度上昇及び緩やかな温度低下を伴って、１１００℃の温度で、１時間、素子に蒸気酸化処理を施した。
【００５４】
次に、所望の様々な降伏電圧を達成するために、１１００℃の温度で、０〜８時間の範囲の異なる時間で各ウェハに拡散処理を施した。
【００５５】
次に、プラズマエッチング法によって、窒化層を除去する（コンタクト開口部を形成するため）。そして、グラッシング（glassing）、ニッケルめっき、ウェハ検査、ウェハ切断、及び個々の素子への組込みを含む標準的な手法により、素子を完成させた。
【００５６】
２個のウェハに対しては、比較的短い拡散時間（すなわち、２時間以下）を適用し、所望の電圧範囲を４〜７Ｖとした、高品質の双方向三重エピタキシャル過渡電圧抑制素子を生産した。これらの素子のうちの１つの素子と、標準的なＰ６ＫＥ６．８ＣＡ（ゼネラルセミコンダクタ社（General Semiconductor Corporation）の双方向過渡電圧抑制素子）ツェナー素子との双方向降伏特性を示す電流−電圧トレース（current-voltage traces）を図９Ａ及び図９Ｂに示す。これらの図の水平軸は、電圧に対応し、垂直軸は、電流に対応する。電圧（水平）の目盛は、２Ｖ毎に付している。電流（垂直）の目盛は、図９Ａについては、２ｍＡ毎に付し、図９Ｂでは、１０倍に拡大し、２００μＡ毎に付している。
【００５７】
図９Ａ及び図９Ｂからわかるように、この試作素子及び標準的な素子は、いずれも１０ｍＡで７．０２Ｖの降伏電圧を有する。しかしながら、これらの図において、本発明に基づく双方向過渡電圧抑制素子に対応する曲線ｂは、標準的な素子に対応する曲線ａに比べて、より鋭いコーナを有している。この効果は、電流の目盛を拡大した図９Ｂにおいて、より明瞭に示されている。鋭いコーナは、降伏電圧に近づいてもリーク電流が少ないことを示している。例えば、曲線ａ（標準的な素子）に関する電流は、５．８Ｖで２３０μＡであるのに対し、曲線ｂ（本発明に基づく双方向過渡電圧抑制素子）に関する電流は、５．８Ｖで僅かに０．８μＡである。このように、降伏電圧より１Ｖ以上低いこの電圧において、標準的な素子のリーク電流は、本発明に基づく双方向過渡電圧抑制素子のリーク電流の約３００倍もある。
【００５８】
同じウェハから作成された、１０ｍＡで５．７２Ｖ及び６．２６Ｖの降伏電圧を有する他の双方向過渡電圧抑制素子についても検査を行った。更に、他のウェハから作成された、１０ｍＡで５．２０Ｖ、５．８３Ｖ及び６．７４Ｖの降伏電圧を有する他の双方向過渡電圧抑制素子についても検査を行った。図９Ａ及び図９Ｂを用いて説明した双方向過渡電圧抑制素子と同様に、これらの各素子は、関連するＰ６ＫＥ６．８ＣＡ素子に比べて、より鋭いコーナを示し、すなわち、降伏電圧に近づいてもリーク電流が少ないことがわかった。
【００５９】
以上、様々な具体例を詳細に図示し、説明したが、上述の説明から、本発明に基づくこれらの具体例を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の主旨及び範囲から逸脱するものではない。したがって、本発明は、添付の請求の範囲以外によって制限されるものではない。
【図面の簡単な説明】
【００６０】
【図１】本発明に基づく双方向過渡電圧抑制素子の三重エピタキシャル構造の断面図（縮尺率は一定ではない）である。
【図２】図１に示す三重エピタキシャル構造においてメサ構造を形成した後の断面図（縮尺率は一定ではない）である。
【図３】本発明に基づく構造のエピタキシャル成長の後のアクセプタ（ホウ素）の濃度（ダイヤモンド型のマークで示す）及びドナー（リン）の濃度（正方形のマークで示す）を厚さの関数としてプロットしたグラフ図である。
【図４】図３の一部の拡大図（水平目盛を１０倍以上に拡大している）であり、アクセプタ（ホウ素）の濃度をダイヤモンド型のマークで示し、ドナー（リン）の濃度を正方形のマークで示し、正味ドナー（ドナー−アクセプタ）の濃度を三角形のマークで示すグラフ図である。
【図５】ホウ素原子及びリン原子を所定量拡散させた後の、図４に示す素子のアクセプタ（ホウ素）の濃度（ダイヤモンド型のマークで示す）、ドナー（リン）の濃度（正方形のマークで示す）、正味ドナー（ドナー−アクセプタ）の濃度（三角形のマークで示す）を厚さの関数として示すグラフ図である。
【図６】本発明に基づく、シリコン酸化物側壁が設けられた三重エピタキシャル構造の図２と同様の断面図（縮尺率は一定ではない）である。
【図７】図６の領域を拡大し（縮尺率は一定ではない）、接合が互いに離れるように湾曲していることを示す拡大断面図である。
【図８Ａ】本発明に基づくシリコン酸化物側壁を備える三重エピタキシャル素子を製造する工程を説明する断面図（縮尺率は一定ではない）である。
【図８Ｂ】本発明に基づくシリコン酸化物側壁を備える三重エピタキシャル素子を製造する工程を説明する断面図（縮尺率は一定ではない）である。
【図８Ｃ】本発明に基づくシリコン酸化物側壁を備える三重エピタキシャル素子を製造する工程を説明する断面図（縮尺率は一定ではない）である。
【図９Ａ】本発明に基づく双方向過渡電圧抑制素子の双方向降伏特性（曲線ｂ）及び市販されている双方向過渡電圧抑制素子の双方向降伏特性（曲線ａ）の電流−電圧トレースを２ｍＡ毎の電流目盛で示すグラフ図である。
【図９Ｂ】本発明に基づく双方向過渡電圧抑制素子の双方向降伏特性（曲線ｂ）及び市販されている双方向過渡電圧抑制素子の双方向降伏特性（曲線ａ）の電流−電圧トレースを２００μＡ毎の電流目盛で示すグラフ図である。
【国際公開パンフレット】
2005505913.tif 000003
2005505913.tif 000004
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2005505913.tif 000033
【手続補正書】
【提出日】平成14年12月23日(2002.12.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の伝導性タイプを有する下位半導体層と、
上記第１の伝導性タイプを有する上位半導体層と、
上記下位半導体層と上位半導体層との間に配設され、上記第１の伝導性タイプとは逆の第２の伝導性タイプを有し、上位ｐｎ接合と下位ｐｎ接合とを形成し、該接合間の中間点において最も高い正味ドーピング濃度を有する中位半導体層とを備え、
上記上位半導体層、中位半導体層、下位半導体層に垂直なドーピングプロファイルは、上記中位半導体層の中心面の一方の側のドーピングプロファイルが該中位半導体層における中心面の他方の側のドーピングプロファイルに対して鏡像の関係にあり、
上記中位半導体層の正味ドーピング濃度の上記接合間の距離による積分値は、降伏が生じた場合、アバランシェ降伏ではなく、パンチスルー降伏が生じるように設定されており、
上記第１の伝導性タイプは、ｐ型伝導性であり、上記第２の伝導性タイプは、ｎ型伝導性であり、
更に、ｐ＋＋半導体基板を備え、上記下位半導体層は、該ｐ＋＋半導体基板上に蒸着された第１のｐ＋エピタキシャル層であり、上記中位半導体層は、該第１のｐ＋エピタキシャル層上に蒸着されたｎエピタキシャル層であり、上記上位半導体層は、該ｎエピタキシャル層上に蒸着された第２のｐ＋エピタキシャル層であり、該第１及び第２のｐ＋エピタキシャル層のそれぞれのピーク正味ドーピング濃度は、該ｎエピタキシャル層のピーク正味ドーピング濃度の５〜２０倍であることを特徴とする双方向過渡電圧抑制素子。
【請求項２】
上記ｎエピタキシャル層のピーク正味ドーピング濃度は、２×１０１６ｃｍ−３〜２×１０１７ｃｍ−３であることを特徴とする請求項１記載の双方向過渡電圧抑制素子。
【請求項３】
上記第１及び第２のｐ＋エピタキシャル層のピーク正味ドーピング濃度は、２×１０１７ｃｍ−３〜２×１０１８ｃｍ−３であることを特徴とする請求項２記載の双方向過渡電圧抑制素子。
【請求項４】
上記上位及び下位のｐｎ接合間の距離は、０．２〜１．５μｍであることを特徴とする請求項２記載の双方向過渡電圧抑制素子。
【請求項５】
上記積分値は、２×１０１２〜１×１０１３ｃｍ−２であることを特徴とする請求項２記載の双方向過渡電圧抑制素子。
【請求項６】
上記第１及び第２のｐ＋エピタキシャル層は、当該双方向過渡電圧抑制素子に亘って均等に電流を分散させるのに十分な厚みを有することを特徴とする請求項１記載の双方向過渡電圧抑制素子。
【請求項７】
少数キャリア寿命、パンチスルー降伏電圧、理論的アバランシェ降伏電圧は、オン状態における素子の正の動的抵抗の少なくとも一部を補償する負の動的抵抗を有するＶｃｅｏを生じるように選択されることを特徴とする請求項１記載の双方向過渡電圧抑制素子。
【請求項８】
上記第２のｐ＋エピタキシャル層の上側の表面に形成されたｐ＋＋オーミックコンタクトを備える請求項１記載の双方向過渡電圧抑制素子。
【請求項９】
ｎ型ドーパントとしてリンを用い、ｐ型ドーパントとしてホウ素を用いたことを特徴とする請求項１記載の双方向過渡電圧抑制素子。
【請求項１０】
第１の伝導性タイプを有する下位半導体層と、
上記第１の伝導性タイプを有する上位半導体層と、
上記下位半導体層と上位半導体層との間に配設され、上記第１の伝導性タイプとは逆の第２の伝導性タイプを有し、上位ｐｎ接合と下位ｐｎ接合とを形成し、該接合間の中間点において最も高い正味ドーピング濃度を有する中位半導体層とを備え、
上記上位半導体層、中位半導体層、下位半導体層に垂直なドーピングプロファイルは、上記中位半導体層の中心面の一方の側のドーピングプロファイルが該中位半導体層における中心面の他方の側のドーピングプロファイルに対して鏡像の関係にあり、
上記中位半導体層の正味ドーピング濃度の上記接合間の距離による積分値は、降伏が生じた場合、アバランシェ降伏ではなく、パンチスルー降伏が生じるように設定されており、
上記第１の伝導性タイプは、ｎ型伝導性であり、上記第２の伝導性タイプは、ｐ型伝導性であり、
更に、ｎ＋＋半導体基板を備え、上記下位半導体層は、該ｎ＋＋半導体基板上に蒸着された第１のｎ＋エピタキシャル層であり、上記中位半導体層は、該第１のｎ＋エピタキシャル層上に蒸着されたｐエピタキシャル層であり、上記上位半導体層は、該ｐエピタキシャル層上に蒸着された第２のｎ＋エピタキシャル層であり、該第１及び第２のｎ＋エピタキシャル層のそれぞれのピーク正味ドーピング濃度は、該ｐエピタキシャル層のピーク正味ドーピング濃度の５〜２０倍である双方向過渡電圧抑制素子。
【請求項１１】
第１の伝導性タイプを有する半導体基板を準備する工程と、
上記半導体基板上に、第１の伝導性タイプを有する下位エピタキシャル層を蒸着させる工程と、
上記下位エピタキシャル層上に、上記第１の伝導性タイプとは逆の第２の伝導性タイプを有し、該下位エピタキシャル層との間に下位ｐｎ接合を形成する中位エピタキシャル層を蒸着させる工程と、
上記中位エピタキシャル層上に、上記第１の伝導性タイプを有し、該中位エピタキシャル層との間に上位ｐｎ接合を形成する上位エピタキシャル層を蒸着させる工程と、
上記半導体基板、下位エピタキシャル層、中位エピタキシャル層、及び上位エピタキシャル層を加熱して、（ａ）上記中位エピタキシャル層が上記接合間の中間点において最も高い正味ドーピング濃度を有するようにし、（ｂ）上記上位半導体層、中位半導体層、下位半導体層に垂直なドーピングプロファイルを、上記中位半導体層の中心面の一方の側のドーピングプロファイルが該中位半導体層、及び上記下位半導体層及び上位半導体層の少なくとも一部における上記中心面の他方の側のドーピングプロファイルに対して鏡像の関係になるようにし、（ｃ）上記中位半導体層の正味ドーピング濃度の上記接合間の距離による積分値を、降伏が生じた場合、アバランシェ降伏ではなく、パンチスルー降伏が生じるように設定する工程とを有する双方向過渡電圧抑制素子の製造方法。
【請求項１２】
上記第１の伝導性タイプは、ｐ型伝導性であり、上記第２の伝導性タイプは、ｎ型伝導性であることを特徴とする請求項１１記載の双方向過渡電圧抑制素子の製造方法。
【請求項１３】
上記半導体基板は、ｐ＋＋半導体基板であり、上記下位エピタキシャル層は、ｐ＋エピタキシャル層であり、上記中位エピタキシャル層は、ｎエピタキシャル層であり、上記上位エピタキシャル層は、ｐ＋エピタキシャル層であり、上記上位及び下位のｐ＋エピタキシャル層のそれぞれのピーク正味ドーピング濃度は、上記ｎエピタキシャル層のピーク正味ドーピング濃度の５〜２０倍であることを特徴とする請求項１２記載の双方向過渡電圧抑制素子の製造方法。
【請求項１４】
上記ｎエピタキシャル層のピーク正味ドーピング濃度は、２×１０１６ｃｍ−３〜２×１０１７ｃｍ−３であることを特徴とする請求項１３記載の双方向過渡電圧抑制素子の製造方法。
【請求項１５】
上記ｎエピタキシャル層は、１〜４μｍの厚みに形成され、上記加熱後の接合間の距離は、０．２〜１．５μｍの範囲内になることを特徴とする請求項１３記載の双方向過渡電圧抑制素子の製造方法。
【請求項１６】
上記積分値は、２×１０１２〜１×１０１３ｃｍ−２であることを特徴とする請求項１３記載の双方向過渡電圧抑制素子の製造方法。
【請求項１７】
上記上位ｐ＋エピタキシャル層の蒸着時のドーピング濃度は、上記下位ｐ＋エピタキシャル層の蒸着時のドーピング濃度より１〜８％低いことを特徴とする請求項１３記載の双方向過渡電圧抑制素子の製造方法。
【請求項１８】
上記第１の伝導性タイプは、ｎ型伝導性であり、上記第２の伝導性タイプは、ｐ型伝導性であることを特徴とする請求項１１記載の双方向過渡電圧抑制素子の製造方法。
【請求項１９】
上記半導体基板は、ｎ＋＋半導体基板であり、上記下位エピタキシャル層は、ｎ＋エピタキシャル層であり、上記中位エピタキシャル層は、ｐエピタキシャル層であり、上記上位エピタキシャル層は、ｎ＋エピタキシャル層であることを特徴とする請求項１８記載の双方向過渡電圧抑制素子の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
第１及び第２のｐ＋エピタキシャル層は、双方向過渡電圧抑制素子に亘って均等に電流を分散させるのに十分な厚みを有することが望ましい。更に、少数キャリア寿命（minority lifetime）、パンチスルー降伏電圧、理論的アバランシェ降伏電圧は、オン状態における素子の正の動的抵抗の少なくとも一部を補償する負の動的抵抗を有するＶｃｅｏ（すなわち、オープンベースのコレクタ−エミッタ電圧）を生じるように選択することが好ましい。




【国際調査報告】
2005505913.tif 000034