(57)【要約】【課題】  バイオセンサ等として用いられる静電容量センサの改良した形態を提供すること。【解決手段】  静電容量センサは、解析用の試料を受容する電極を備えた非同期リング先入先出し（ＦＩＦＯ）発振回路を有する。電極に接触するように置かれた試料は電極の静電容量に変化を起こさせ、リングの発振周波数の変化をひき起こす。この発振周波数の変化を用いて試料の同定を行うことができる。
2005517930.tif 000002
【特許請求の範囲】
【請求項１】
非同期リング発振回路として構成された複数の回路素子と、
前記回路素子の内の２の回路素子の接続点に接続された電極と、
を有する静電容量センサ。
【請求項２】
請求項１記載の静電容量センサにおいて、
前記回路素子はインバータ回路を有する、静電容量センサ。
【請求項３】
請求項１記載の静電容量センサにおいて、
前記回路素子は、
遅延回路と、
インバータ回路とを有し、
前記遅延回路と前記インバータ回路とはＦＩＦＯ回路素子を構成するように接続された静電容量センサ。
【請求項４】
請求項１乃至３の何れか１に記載の静電容量センサにおいて、
前記非同期リング発振回路の振動を計数するカウンタ回路と、
前記カウンタ回路の計数期間を制御するタイマー回路とを有する静電容量センサ。
【請求項５】
請求項４記載の静電容量センサにおいて、
前記カウンタ回路の計数値を格納するレジスタ回路を有する静電容量センサ。
【請求項６】
請求項４又は５の何れかに記載の静電容量センサにおいて、
前記カウンタ回路は、前記非同期リング発振回路の振動を、複数の計数期間のそれぞれについて計数するように構成され、
少なくとも２の前記計数期間に計数された振動の平均を決定する、平均化手段を有する静電容量センサ。
【請求項７】
請求項４乃至６の何れか１に記載の静電容量センサにおいて、
前記計数期間が可変である、静電容量センサ。
【請求項８】
請求項１乃至７の何れか１に記載の静電容量センサにおいて、
前記静電容量センサのトランジスタは薄膜トランジスタのみを有する、静電容量センサ。
【請求項９】
請求項１乃至８の何れか１に記載の静電容量センサにおいて、
前記電極は有機導電性材料を有する、静電容量センサ。
【請求項１０】
請求項１乃至９の何れか１に記載の静電容量センサのアレイを有し、
更に、前記アレイの内の一の静電容量センサの電極を、前記アレイの内の他の静電容量センサに選択的に接続するスイッチング手段を有する、静電容量センサ。
【請求項１１】
請求項１０記載の静電容量センサにおいて、
前記スイッチング手段は薄膜トランジスタ回路を有する、静電容量センサ。
【請求項１２】
請求項１乃至１１の何れか１に記載の静電容量センサを有するＤＮＡセンサ又は指紋センサ。
【請求項１３】
非同期リング発振回路として構成された複数の回路素子を含むセンサを設ける工程と、
前記非同期リング発振回路の発振周波数の変化を検出することにより、前記回路素子の内の２の回路素子の接続点に接続された電極における静電容量を検出する工程と、を有する静電容量検出方法。
【請求項１４】
請求項１３記載の静電容量検出方法において、
前記回路素子として複数のインバータ回路を設ける工程を有する、静電容量検出方法。
【請求項１５】
請求項１３記載の静電容量検出方法において、
ＦＩＦＯ回路素子を構成するように接続された複数の遅延素子と複数のインバータ回路とを設ける工程を有する、静電容量検出方法。
【請求項１６】
請求項１３乃至１５の何れか１に記載の静電容量検出方法において、
同定を行う物質が前記電極に接触していない状態で、計数期間における非同期リング発振回路の振動回数を計数し、第１の計数値を得る工程と、
同定を行う物質が前記電極に接触している状態で、計数期間における非同期リング発振回路の振動回数を計数し、第２の計数値を得る工程と、
前記第１の計数値と前記第２の計数値とを比較する工程と、を有する静電容量検出方法。
【請求項１７】
請求項１６記載の静電容量検出方法において、
前記第１及び／又は第２の計数値をレジスタ回路に格納する工程を有する、静電容量検出方法。
【請求項１８】
請求項１６又は１７の何れかに記載の静電容量検出方法において、
前記第１及び／又は第２の計数値は複数の計数期間のそれぞれの計数期間に計数され、少なくとも２の計数期間に計数された前記第１及び／又は第２の計数値をそれぞれ、平均化する工程を有する、静電容量検出方法。
【請求項１９】
請求項１６乃至１８の何れか１に記載の静電容量検出方法において、
前記計数期間を変える工程を有する、静電容量検出方法。
【請求項２０】
請求項１３乃至１９の何れか１に記載の静電容量検出方法において、
薄膜トランジスタのみからなるトランジスタを有するように前記センサを設ける工程を有する、静電容量検出方法。
【請求項２１】
請求項１３乃至２０の何れか１に記載の静電容量検出方法において、
有機導電材料を有するように前記電極を設ける工程を有する、静電容量検出方法。
【請求項２２】
請求項１３乃至２１の何れか１に記載の静電容量検出方法に係るセンサのアレイを設ける工程と、
前記アレイの一のセンサの電極を、前記アレイの他のセンサに選択的に接続するスイッチング手段を設ける工程とを有する、静電容量検出方法。
【請求項２３】
請求項２２記載の静電容量検出方法において、
前記スイッチング手段を薄膜トランジスタ回路として設ける工程を有する、静電容量検出方法。
【請求項２４】
請求項１３乃至２３の何れか１に記載の静電容量検出方法において、
ＤＮＡ試料を前記電極上に付与する工程を有する、静電容量検出方法。
【請求項２５】
請求項１３乃至２３の何れか１に記載の静電容量検出方法において、
人間の指先を前記電極上に載置して指紋認識を開始する工程を有する、静電容量検出方法。
【請求項２６】
請求項８、請求項８に従属する請求項９、又は請求項８又は請求項９に従属する請求項１０に従属する請求項１１の何れか１に記載の静電容量センサを製造する方法であって、
インクジェット印刷技術を有する静電容量センサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は静電容量センサに関し、特にＤＮＡ同定や指紋認識に用いられるようなバイオセンサとして利用可能な静電容量センサに関するものである。
【背景技術】
【０００２】
静電容量センサは広く用いられており、ある種の静電容量センサがＤＮＡの同定や指紋の認識などのようなバイオセンシングの用途に利用されうることも知られている。しかし、特にＤＮＡ同定を実現する必要が高まるにつれて、比較的安価で信頼性が高く、そしてどちらかといえば使い捨て型のバイオセンサ用静電容量センサの必要が高まっている。ＤＮＡ同定のためには、被検査試料中にあるＤＮＡ配列が存在するか否かを特定するのに、極めて多数のＤＮＡ配列を調査する必要がある。
【０００３】
電極にはあるＤＮＡ鎖が固定され、溶液中のＤＮＡがその固定された電極に接触して、その溶液中のＤＮＡ鎖と電極上に固定されたＤＮＡ鎖とが一致すると、その固定された電極とこれに近接して配置された他の共同電極との間に、非常に小さい容量変化が生じることが知られている。そのような電極を多数配列して用いれば、多数のＤＮＡ鎖の比較を同時に行うことができるので、ＤＮＡの同定を妥当な時間で行うことができる。このように、ＤＮＡ鎖が一致した場合に発生する静電容量の変化を測定することによってＤＮＡの同定を行うことができる。しかし、被検査試料と比較しなければならないＤＮＡ鎖の数が非常に多いことから、非常に多くのセンサを使用しなければならないというだけでなく、意味のある結果を得るためには、そのセンサが信頼性良く動作しなければならないことは言うまでもない。
【０００４】
バイオセンサなどの多くの形態の化学センサが提案されてきた。マルチバイオセンサの一種には、ソースフォロワ回路としての４つの金属酸化物酸化膜シリコン電界効果トランジスタ（ＭＯＳＦＥＴ）と組み合わされた、４つのイオン感応電界効果トランジスタ（ＩＳＦＥＴ）が配列されたｐＨセンサを有するものがある。しかし、ＩＳＦＥＴ同士を十分に絶縁するために、提案されているアレイは比較的大型となっている。さらに、ＩＦＳＥＴはトランジスタの形態であり、そのような素子を試料溶液から電気的に絶縁する上では相当な問題が発生する。絶縁の問題をある程度解消するために、ＩＳＦＥＴやＭＯＳＦＥＴをシリコン層上にサファイア基板に支持された多数の個別の区画として形成することが提案されている。サファイアは電気絶縁性に非常に優れているので、基板材料として用いられる。そして、ＩＳＦＥＴのゲート表面を覆うように保護膜が形成され、続いて、試料の化合物のそれぞれに感応する膜が形成される。個々のセンサはｐＨセンサとして機能するように作られ、尿素やブドウ糖、カリウムの検出に用いられる。しかし、上述したように、センサアレイは比較的大型であり、たった４センサアレイでも、その幅はおよそ２ｍｍ、長さは６ｍｍに及ぶ。さらに、サファイア基板を用いて製造できるアレイの大きさは限られており、シリコンを用いてアレイを製造することに関連する問題が、アレイサイズが大きくなるに連れて飛躍的に増大することは周知のとおりである。加えて、シリコン基板材料は、サファイア基板材料はなおさら、比較的高価であり、従って、上記のタイプの化学センサの製造コストは極めて高い。このようなセンサの多くのタイプが一度使っただけで廃却されてしまうことを考えれば、このようなコスト的な特性は特に大きな問題である。従って、そのようなセンサは、実用上は、ＤＮＡ同定用途には適していないのである。
【０００５】
最近になって、サブミクロンのＣＭＯＳ技術がＤＮＡ解析用のバイオセンサアレイの製造用として提案されている。この技術によれば、およそ１０００までのセンサセルを有するアレイを数ｍｍ角オーダーのサイズの基板上に形成することが可能である。しかし、ＣＭＯＳ素子はシリコン基板上に形成されるのであり、成長できる大きさが限られているので、提案されているアレイの実装密度は高くなる。
【０００６】
ＣＭＯＳ能動素子を湿った動作環境から絶縁するために、特殊な総合的反応試験室が、二枚の積層密封回路基板の間に設けられた空間として設けられる。解析されるＤＮＡ物質は加熱によりその二本の鎖に分離され、生化学的処理によって、その鎖に蛍光分子の標識が付与される。そして、そのＤＮＡ鎖の入っている検体は、その半導体チップに接触させられる。ＤＮＡ鎖の配列がセンサの電極に配置された試料の配列と一致する場合には交配が発生し、そのＤＮＡ試料がチップ内の適切な電極上に物理的に定位する。その後、このチップを洗浄し、センサをＣＣＤカメラで読み取る。ＤＮＡ鎖には蛍光分子で標識を付けてあるので、装置の電極上の相対的な明暗が結合の発生した場所を示すこととなる。この装置を採用する場合の重要な点は、物質の適合性と、湿潤状態のチップを信頼性良く供給するための製造及び実装にあると考えられる。これらの要求はシリコン基板の高密度化達成の要求との間で妥協点を見出さなければならない。また、上記の説明からも明白なように、そのようなバイオセンサは比較的製造費用が高い。
【０００７】
シリコンウエハーを用いたデバイスを、容量的効果を示すある種の物質、例えば上記のＤＮＡ配列の適合のようなもの、の検出に用いる場合の性能に関する問題もある。ＭＯＳＦＥＴは通常、ドープされたシリコン基板に支持されている酸化ケイ素（ＳｉＯ2）の比較的薄い層を有している。ＳｉＯ2層には固有の静電容量があり、その容量は層の厚みに反比例している。ＳｉＯ2層を通常の厚みである１００ｎｍになるように形成した場合、装置からの容量性の信号にはかなりの損失が生じるが、これはＳｉＯ2層の固有の静電容量によるものである。信号出力を改善するためにＳｉＯ2層を非常に薄い層として形成した場合には、装置は使用上、非常に不安定になる。これらの設計上の矛盾は検出電極を非常に小さく形成することにより緩和することができる。しかし、検出電極は同定を行おうとする物質を受容する必要に応じて、実用になる程度の大きさに形成しなければならない。従って、実際には、ＭＯＳＦＥＴのゲート面積は比較的大きくせざるを得ず、これがシリコントランジスタを化学センサに用いる上での基本的な製造上の問題を招来している。即ち、ゲート面積を比較的大きくすることによって、大きさの限られたシリコン基板上に搭載できるトランジスタの実装密度が大幅に減少し、従って、センサアレイ内に含められるセンサセルの数が大幅に減少する。
【０００８】
薄膜トランジスタ（ＴＦＴ）は比較的安価に製造できる。というのは、ソーダガラスやプラスチックといった安価な非シリコン材料を基板として利用できるからである。プラスチック基板を用いれば、シリコンと比較するとどちらかといえば使い捨てに適しているので、付加的な利点が得られる。更に、ＴＦＴは非常に大面積のアレイとして形成するのに適しており、且つこのような技術は、例えば液晶表示装置用のアクティブマトリクス型アドレス回路等、既に産業界において広範に利用されている。従って、製造工程は十分に実績があり、歩留まりの高い良品を信頼性高く、且つ、シリコン基板を用いた装置と比較した場合には特に、比較的低いコストで得ることができる。シリコン基板によって得られるアレイの何倍もの大きさのアレイを信頼性高く生産できる点、言い換えれば非常に多数の検出セルをアレイに含めることができ、非常に多数の試験を同時に実行できる点を考慮すれば、これらの特長はさらに大きなものとなる。
【０００９】
化学的センサ又はバイオセンサにとっては特に、大面積のアレイを比較的低コストで生産するのに適しているというＴＦＴの特性は、非常に高い実装密度を達成するという要求が素子を設計する上で支配的な要因とはならないことから、従来から使用されているシリコン素子と比較して大きな利点を有している。従って、同定される試料を受容するアレイ内の個々のセンサセルの領域は、必要なら半導体能動素子から離して配置することができ、現在のシリコン基板を用いた素子に存在する絶縁の問題を緩和することができる。更に、同定を行う試料を受容する検出領域は、ＤＮＡセンサの電極の形態となっている場合もあるが、比較的大きなサイズに形成することができ、検出領域を拡大するとともに素子の性能を向上させることができる。加えて、拡大された検出領域を用いれば、ＴＦＴの実装密度を、これらの素子が用いられる多くの実際の応用例に見られるものよりも減少させることができ、完全な良品となる歩留まりを現在の実績のある製造方法よりも高められるという、更なる利点がある。
【００１０】
ＴＦＴがシリコン基板を用いたトランジスタよりも低い移動度を示すことは知られており、バイオセンサとして特に効果の大きいトランジスタ素子の大規模なアレイとして形成される場合には、ＴＦＴアレイ内のトランジスタ間の伝達特性にばらつきが発生し得る。このばらつきはアレイサイズが増すほど、また、試料の同定を行うために通常は非常に多くの試料を解析しなければならないため、試料の解析、即ちあるＤＮＡの同定にかかる時間を短縮する上で大規模なアレイが非常に有効なバイオセンサでは特に顕著となる。
【００１１】
従って、ＴＦＴの性能のばらつきに関わる潜在的な欠点を克服でき、そのような素子を、センサセルの大規模アレイの形態をした化学センサに用いる能動素子として、容易且つ信頼性高く使用できるバイオセンサは、特に効果的且つ有利であると考えられる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従って、本発明は静電容量センサの改良した形態、特にＴＦＴを用いて形成可能であり、そのような素子に存在するとして知られている動作特性のばらつきを補償可能な、バイオセンサとして用いられる静電容量センサの改良した形態を提供しようとするものである。
【課題を解決するための手段】
【００１３】
本発明の第一の特徴によれば、非同期リングオシレータ回路を構成する複数の回路素子と、その複数の回路素子中の２の回路素子間の接点に接続された電極とを有する静電容量センサが提供される。
【００１４】
好ましくは、この複数の回路素子には先入先出し型（ＦＩＦＯ）回路素子を形成するように接続された遅延回路と反転回路とが含まれる。
【００１５】
本発明の第二の特徴によれば、本発明の第一の特徴に係る静電容量センサを含むＤＮＡセンサ又は指紋センサが提供される。
【００１６】
本発明の第三の特徴によれば、非同期リングオシレータ回路を構成する複数の回路素子を含むセンサを用意する工程と、上記の非同期リングオシレータ回路の発振周波数の変化を検出することにより、その複数の回路素子中の２の回路素子間の接点に接続された電極における静電容量を検出する工程とを有する静電容量の検出方法が提供される。
【００１７】
上記の方法が先入先出し型（ＦＩＦＯ）回路素子を形成するように接続された複数の遅延回路と反転回路とを用意する工程を含めば、更に有効である。
【００１８】
好ましくは、その静電容量検出方法は、ＤＮＡ同定を開始するためにＤＮＡ試料を電極上に配置し、又は指紋認識を開始するために人間の指先を電極上に配置する工程を含むバイオセンシング方法を有する。
【発明を実施するための最良の形態】
【００１９】
本発明の実施の形態を、単に更なる実施例として、また、添付の図面を参照しつつ以下に説明する。
【００２０】
図１は「先入先出し」（ＦＩＦＯ）素子２を示している。ＦＩＦＯ素子２は、それぞれ二つの入力及び一つの出力を有する遅延回路４及び６（本技術分野においてはしばしばミュラーＣ素子と呼ばれる。）、並びに一方の入力にそれぞれ接続されたインバータ８、１０を有している。遅延回路４の出力１２は「応答出力」端子Ａｏｕｔ及び遅延回路６の一方の入力（非反転入力）に接続されている。遅延回路６の出力１４はインバータ８を介して遅延回路４の第二の入力（反転入力）に、及び「要求出力」端子Ｒｏｕｔに接続されている。遅延回路４の第二の入力（非反転入力）には「要求入力」端子Ｒｉｎが接続され、また、遅延回路６の第二の入力（反転入力）には「応答入力」端子Ａｉｎが接続されている。
【００２１】
動作中、ＦＩＦＯ素子２は論理１のような入力データ信号を要求入力Ｒｉｎから受信するように構成されている。このデータ信号は遅延回路４及び６を経由して搬送され、要求入力端子Ｒｉｎに入力されてから所定時間後に要求出力端子Ｒｏｕｔに現れる。この所定の時間は遅延回路４及び６の遅延時間の和として設定される。要求出力端子１Ｒｏｕｔに搬送された論理１のデータ信号はインバータ８にもまた搬送される。従って、インバータ８に接続されている遅延回路４の入力には論理０が現れ、そしてこの論理０は遅延回路４及び６の遅延時間によって定まる時刻に要求出力端子Ｒｏｕｔまで搬送される。従って、ＦＩＦＯ素子はメモリ付のリニアバッファの形態として作用することとなる。
【００２２】
図２はＦＩＦＯ回路を形成するように効果的に直列接続された四つのＦＩＦＯ素子Ａ、Ｂ、Ｃ、及びＤを示している。これらのＦＩＦＯ素子の動作をこの図、及びこれらのＦＩＦＯ素子Ａ、Ｂ、Ｃ、Ｄの切替えを表す波形図を示す図３を参照して説明する。このようなＦＩＦＯ回路は本技術分野においてはマイクロパイプラインとも呼ばれる。
【００２３】
ＦＩＦＯ素子Ａ、Ｂ、Ｃ、Ｄのそれぞれは、図１に示すＦＩＦＯ素子２について示したものと同様に、「要求」及び「応答」の入力及び出力端子をそれぞれ有している。以下の説明においては、ＦＩＦＯ素子の全ての出力の初期値は論理０であり、論理１のデータ信号が要求入力ＲｉＡに、従って、遅延回路ＤA1の入力ｉｎ１に現れるものと仮定する。この論理１の信号は遅延回路ＤA1及びＤA2を通過し、遅延回路ＤA1及びＤA2の遅延時間の和で定まる時間の後に端子ＲｏｕｔＡに現れる。この論理１の信号はインバータＩA1へも供給され、反転回路であるので、これに対応して、その出力、即ち遅延回路ＤA1の第二の入力ｉｎ２に論理０を出力する。従って、図３の波形Ａに示すように、時刻ｔ1にＦＩＦＯ素子Ａからの出力は高レベルとなる。
【００２４】
図２に示すＦＩＦＯ素子Ｂ、Ｃ、及びＤはＦＩＦＯ素子Ａと同様に動作するので、端子ＲｏｕｔＡにおけるデータ信号の論理１は遅延回路ＤB1及びＤB2を通過して端子ＲｏｕｔＢ及びインバータＩB1へ送られる。
【００２５】
一方、論理０のデータ信号が要求入力ＲｉＡに現れても、ＦＩＦＯ素子Ａからの出力は、ＦＩＦＯ素子Ｂからの出力ＡｏｕｔＢが端子ＡｉｎＡを経由して素子Ａの遅延回路ＤA2に戻されるまでは低レベルとはならない。これは、遅延回路ＤB1の出力が高レベルとなり、従ってインバータＩA2の出力と、従って遅延回路ＤA2の出力とが低レベルとなる場合に生じる。この様子は図３の時刻ｔ3に示されている。
【００２６】
この効果はＦＩＦＯ素子Ａ、Ｂ、Ｃ、及びＤに波及し、ＦＩＦＯ素子Ｃの出力は時刻ｔ4において高レベルとなり、この結果、ＦＩＦＯ素子Ｂの出力は時刻ｔ5において低レベルとなり、ＦＩＦＯ素子Ｃ及びＤについても同様に、図３に示すとおりとなる。
【００２７】
図４は非同期リングＦＩＦＯ回路２０として接続された四つのＦＩＦＯ素子を示しており、ＦＩＦＯ回路は環状に接続されているので、高レベルとなることによってリングの前段の回路を低レベルにするいずれかの回路の影響がリング全体に波及することが理解できるであろう。従って、リングＦＩＦＯは、リング中に接続されているＦＩＦＯの遅延回路によって主として決定される周期を有する固有の発振周波数を示す。本発明によれば、静電容量の変化によりリングの遅延回路の遅延時間が変化するので、この発振周波数をそのような静電容量の変化に非常に敏感にすることができた。
【００２８】
図４にはリングＦＩＦＯ２０の二つのＦＩＦＯ素子間の接続点に接続された電極Ｅ１が示されている。従って、ＤＮＡ試料などの材料が電極Ｅ１に接触するように配置された場合、ＤＮＡ試料のＤＮＡ鎖の配列と電極に固定されたＤＮＡ鎖の配列とが一致した場合には電極Ｅ１と対向電極Ｅ２との間の静電容量が変化する。従って、要するに、電極Ｅ１及びＥ２はコンデンサＣの平板を形成し、ＤＮＡ鎖がコンデンサの平板間の誘電体を形成する。静電容量の変化は電極Ｅ１及びＥ２の面積に依存するが、通常は、１００ミクロン四方の面積を有する電極の場合、ＤＮＡ鎖の一致によりコンデンサＣの静電容量値が０．０７ピコファラッドしか変化しない。しかし、ＦＩＦＯリング回路の発振周波数はリングの静電容量値の微小な変化に対して非常に敏感なので、コンデンサＣの静電容量の変化がそのように微小でも、リングＦＩＦＯの発振周波数を検出可能な程度に変化させることが十分可能である。
【００２９】
非同期リングＦＩＦＯ発振回路を含んだ静電容量センサの実際の構成を図５に示す。
【００３０】
リングＦＩＦＯ２０には、試験される試料を受容する電極Ｅ１と接続された接続点があり、この電極Ｅ１は電極Ｅ２と組み合わされてコンデンサＣを形成し、このコンデンサＣの静電容量値はＦＩＦＯ素子の遅延回路とともにリングＦＩＦＯ回路２０の発振周波数を決定する。バイオセンサは、リングＦＩＦＯ回路２０の出力に接続されたカウンタ２４に接続されたタイマー２２を含んでいる。カウンタ２４は、タイマー２２から受信したクロック信号２６によって決定される計数期間中、リングＦＩＦＯの周期を計数する。カウンタ２４は、カウンタから与えられるカウント数３０を格納するレジスタブロック２８に接続されている。レジスタブロック２８は、レジスタブロックに格納されているカウント数を処理して電極Ｅ１に接触するように置かれた試料を同定可能なデータ出力を提供するマイクロコントローラ３２に接続されている。
【００３１】
動作中、図５に示す静電容量センサは始めに、タイマー回路２２のクロックパルス２６によって決定される所定の時間間隔Ｔ内の発振サイクルを計数することにより正規化される。これは「正規化段階」と呼ばれる。リングＦＩＦＯ２０は非同期リング発振回路として動作するので、その発振周波数は他の外部同期クロックパルスではなく、ＦＩＦＯリングの回路素子を形成する部品のみによって決定される。時間間隔Ｔは計数ができるだけ速やかに完了するように選択される。この正規化段階によって、いかなる工程上のばらつきも長期にわたって追跡することが可能となる。結果として、カウンタ２４は、従って、レジスタブロック２８に格納される第一の計数値３０を与える。その後、ＤＮＡ試料や人間の指先部分などの被検査試料が、電極Ｅ１に接触するように置かれる。これは静電容量センサの測定段階とも呼ばれる。試料によってコンデンサＣの静電容量値が変化し、これにより今度は非同期リングＦＩＦＯ回路２０の発振周波数が変化する。カウンタ２４は、時間間隔Ｔの期間、再びリングＦＩＦＯ回路２０の発振サイクルを計数して第二のカウント値３０を発生し、これもレジスタブロック２８に格納される。マイクロコントローラ３２は、その後、第一のカウント値と第二のカウント値とを比較し、この差は電極Ｅ１上の試料を表す定量的な尺度となる。マイクロコントローラ３２は参照表を有していても良く、第一及び第二のカウント値の差は参照表に格納されている値と順次比較され、定量的な尺度が得られる。このような工程は当業者には自明であるので、本発明の説明中ではこれ以上の説明は行わない。
【００３２】
リングＦＩＦＯ２０、タイマー２２、カウンタ２４、レジスタブロック２８、及びマイクロコントローラ３２は全て集積回路として単一のチップ上に形成され、パーソナルコンピュータに直接接続するのに適したフォーマットのデータ出力を有している。マイクロコントローラ３２は差の値を比較するための参照表を有していても良く、又はマイクロコントローラを単に差の値を得るために用い、この差の値を参照表が格納されたパーソナルコンピュータに提供するようにしてもよい。
【００３３】
図５に示す実施形態においては、所定の時間間隔Ｔの発振サイクルを計数している。しかしこの時間間隔Ｔは、これに代えて、レジスタブロック２８に格納されているデータ値、又は特定の静電容量検出処理用にレジスタブロックに読み込んだデータ値であって、時間間隔Ｔを決定するデータ値を提供することにより選択してもよい。何れの場合においても、データ値はレジスタブロック２８よりタイマー２６へ読み込まれ、計数期間Ｔが設定される。
【００３４】
集積回路のような半導体回路は、ＭＯＳデバイス中に存在するＳｉＯ静電容量のように、固有の静電容量を有することが知られている。従って、非同期リング中のＦＩＦＯ素子の数はできるだけ少なく維持し、リング内の固有の静電容量を最小にすることが望ましい。これにより、コンデンサＣの静電容量値の変化に対するリング回路の感度を高めることができる。また、これにより静電容量センサのためのより制御された、安定な周囲環境を一様に提供することができる。ＦＩＦＯ素子（それぞれ図２に示したとおりの）を二つだけ用いて非同期のリングＦＩＦＯを形成した場合には、リング中の遅延回路数が少ないため比較的発振周波数の高いリングとなるが、利点があることがわかっている。この場合には、リングの発振を計数する期間Ｔを最小化することが可能となり、静電容量センサの動作を効率化できる。
【００３５】
非同期リングＦＩＦＯの動作を可能とするためには、少なくとも一つのＦＩＦＯ素子の要求入力Ｒｉｎに論理１信号のデータがプリセットされている必要がある。しかし、非同期リングＦＩＦＯ発振器はプリセットされたＦＩＦＯ素子を、図４においてＣｐで表した二つのプリセット素子のように、一より多く有していても良い。
【００３６】
また、正規化段階及び／又は測定段階において平均化技術を用いることにより、静電容量センサの精度を更に改善することも可能である。この場合には、第一及び／又は第二の値は複数の時間間隔Ｔについて記録され、これらを平均化して第一及び／又は第二の平均カウント値を得、これらを比較して差の値を得、今度はこれを参照表と比較する。
【００３７】
図１乃至５を参照して説明したＦＩＦＯリング発振器型静電容量センサは特に有利な静電容量センサを提供するものと考えられる。ＦＩＦＯ回路を用いることで、薄膜トランジスタ（ＴＦＴ）を用いた回路素子を搭載した場合であっても、信頼性の高いセンサを実現することが可能となる。上述したように、ＴＦＴを用いることにより、目的とする用途のために、プラスチックやその他の使い捨て可能な材料を基板材料として選択した結果、使用後簡単に廃却できることが望ましいセンサにおいては特別な利益を享受することができる。更に、ＣＭＯＳシリコン結晶タイプの素子の形成に用いられる環境への影響のより大きな材料と比較してより容易に廃却できる有機材料を用いてＴＦＴ、回路配線、及び絶縁領域を形成することができる。
【００３８】
更に、それぞれのＦＩＦＯ回路の遅延素子の一つは、次段のＦＩＦＯ遅延素子の出力が有効になるまで現在の状態のまま保持されるので、この構成により動作の非常に安定した回路を得ることができる。このことは、ＦＩＦＯ回路がそれぞれＴＦＴで形成されるインバータ回路をそれぞれの遅延素子の一方の入力に用いることができるという事実にもかかわらず妥当する。ｐチャネルＴＦＴ素子とｎチャネルＴＦＴ素子では特性がかなり違っているので、タイミング特性が一定のインバータ回路をＴＦＴで形成することが特に困難であることは、当業者に良く知られていることを指摘しておく。従って、ＴＦＴは、実際には、インバータ回路の形成には通常は用いられない。更に、ＦＩＦＯ回路を用いることにより、インバータ回路型のリング発振器、特にリング中に最小限のインバータよりも多いインバータを有する場合に見られる不正なパルスが発生しないという、更なる利点が得られる。
【００３９】
加えて、リング発振器の発振周波数は二つの主な要因に比例することが知られている。第一に、周波数はそれぞれのインバータの遅延時間に比例するので、発振周波数の変化を最大にするためには、回路に固有の遅延時間を最小にすることが非常に望ましい。即ち、回路リングは最小の段数で構成しなければならない。第二に、発振周波数は検出用電極によって形成されるコンデンサを充電する際の遅延時間に依存する。ＦＩＦＯ回路素子を用いてセンサを形成する場合には、ＦＩＦＯ回路を二つだけ用いれば信頼性の高い動作が得られることがわかっている。というのは、必要なバッファリングがＦＩＦＯ素子内に得られるからである。これに対し、比較的大きなリング遅延時間、従って、比較的多い段数（結果として感度は低下する）を用いる場合には、正確で一定のタイミングが得られるリングＦＩＦＯが提供するのと同様の、早い立ち上がり及び立ち下がりエッジを確保し続けるためには、他の構成を採用しなければならない。
【００４０】
従って、要約すれば、ＦＩＦＯ回路素子を静電容量センサに用いることにより、驚くほどの且つ重大な利点が生じることがわかる。
【００４１】
図６は非同期リング発振回路の他の構成を示しており、それは複数のインバータ回路４０、４２、及び４４がリング状に接続され、電極Ｅ１を有する形態である。電極Ｅ１は図４に示すリングＦＩＦＯ回路と同様にそのリングに接続されたコンデンサＣの一の平板を形成している。図６に示す回路において、三つのインバータ回路が示されているが、実際には、リングインバータ回路の一巡の完了前にコンデンサＣが完全に充電されること、即ち、コンデンサＣが完全に充電される前にはリング上の最初のインバータがリング上の最後のインバータにリセットされないことを確保できるように、より多くのそのような回路を用いることができる。
【００４２】
動作において、論理０がインバータ回路４０の入力に与えられていると仮定すれば、インバータ回路４０の出力は論理１となり、これがインバータ回路４２に入力される。インバータ回路４２の出力は、従って、論理０であり、これがインバータ回路４４に入力される。インバータ回路４４の出力は、従って論理１となり、インバータ回路４０に入力される。従って、ということがわかる。このインバータ回路のいずれの入力又は出力も論理０と論理１との間で発振する。その動作周波数はインバータ回路４０、４２、及び４４の遅延時間の総和によって定まる。コンデンサＣがいずれかのインバータ回路間の接続点に接続されれば、コンデンサＣはその静電容量値に依存する更なる遅延時間を回路に生じさせる。この点で、図６に示す回路は図４に示す非同期リングＦＩＦＯ回路と同様に動作する。
【００４３】
本発明に係る静電容量センサは多結晶ＴＦＴを用いて形成することが好ましい。これらのＴＦＴは非常に大規模な集積に適しており、ソーダガラスやプラスチック等、適合するいかなる絶縁性の基板をも用いることができるからである。更に、トランジスタは半導体基板上（ＮＭＯＳトランジスタ等のような単結晶半導体素子では必要とされる）ではなく絶縁性の基板上に形成され得るので、トランジスタ素子のバルク容量をＭＯＳトランジスタに比べて減少させることができる。これは静電容量センサにとっては特に好ましい特徴である。内部の静電容量が減少すれば電極に発生する静電容量の変化に対するセンサの感度が高まるからである。
【００４４】
しかし、ＴＦＴは、同一の多結晶薄膜を用いて且つ同一工程で製造しても閾値電圧のばらつきが大きいことで知られている。また、他の特性のばらつきも存在することが知られている。閾値電圧は、事実上、ＴＦＴのチャネル領域に電流を流すために、素子のゲート電極に印加しなければならない電圧であり、従ってＴＦＴのオン状態を規定する電圧である。従って、これにより回路内のいずれかのＴＦＴが動作するタイミングが決定される。このＴＦＴにおける閾値電圧のばらつきは本発明の静電容量センサでは問題とはならない。というのは、非同期リング発振回路を採用しており、振動回数を実際の試料の計測に先立って毎回正規化しているからである。従って、動作モードは、ＴＦＴの特性のばらつきに起因する発振周波数のばらつきを自動的に補償している。
【００４５】
加えて、本発明の静電容量センサをバイオセンサとして用いた場合には、ＴＦＴを用いることにより、試験に用いた後のバイオセンサの使い捨て性が改善され、単結晶ＭＯＳ素子と比較してより大きいサイズの基板の使用が可能となる。従って、バイオセンサは、それぞれが試験を行う試料を受容するための電極を有する非同期発振回路の大規模なアレイとして、且つ低コストで形成される。従って、全てのバイオセンサ回路素子は単一の基板上に集積することができ、多数の試料の試験を同時に又は順番に、共通のタイミング、計数、レジスタ、及びマイクロコントローラの各回路を共有した複数の非同期リング発振器によって、又は、それぞれの非同期発振器に専用の信号処理回路を用意して試験することができる。
【００４６】
以上の記載は単に実施例の形態として行ったものであり、当業者であれば、本発明の技術範囲を逸脱しない範囲で変形が可能であることが理解できよう。
【００４７】
例えば、図４に関連して上述したように、電極における静電容量の変化は電極の面積に比例し、およそ１００ミクロン四方の電極で通常は０．０７ピコファラッドである。センサの感度は各非同期リング発振回路につき１より多い電極（従ってコンデンサ）を用いることにより高めることができる。更に、実際には、静電容量センサはそのようなセンサのアレイとして構成される場合が多く、それぞれが１又はそれ以上の対応する電極を有する非同期リング発振回路を備えている。アレイには適当な切り替え手段を設けてもよい。切り替え手段はＴＦＴを有していてもよい。この切り替え手段により、アレイ中のあるリング発振回路の電極をアレイ中の他のリング発振回路に選択的に接続し、感度を改善する。
【００４８】
図７は８個のセンサのアレイ１００として構成した静電容量センサを示している。それぞれのセンサには対応する電極１０２が設けられている。この静電容量センサにはスイッチング回路１０４が設けられており、このスイッチング回路１０４を通してセンサはそれぞれの電極１０２に接続される。従って、試験を行う試料が比較的小さな静電容量の変化しか示さないことがわかっている場合には、やはりスイッチング回路１０４に接続されているマイクロコントローラ３２は、スイッチング回路内の経路を設定してアレイ中の１より多い電極をセンサ１００に接続し、これにより、センサの感度を改善できる。というのは、これにより関係しているセンサは、本質的に、試験を行うべき試料を受容するためのより大きな電極面積を得たことになるからである。従って、例えば、スイッチング回路が電極１０２ａ及び１０２ｂをセンサ１００ｂに接続でき、これによりセンサ１００ｂの感度が改善できる。
【００４９】
更に、静電容量センサはＴＦＴを有するとして説明したが、これらを有機半導体素子として形成してもよい。従って、ＴＦＴという語句は、本発明の文脈においては、従属する請求の範囲も含めて、無機の、例えば多結晶の、及び有機の、例えば高分子の、薄膜トランジスタを、単独であるいは組み合わせて含むものとする。
【００５０】
加えて、電極は例えば金属などの無機材料で形成してもよく、又は導電性高分子などの導電性有機材料で形成してもよい。
【００５１】
有機薄膜トランジスタ及び導電性高分子材料を電極に用いれば、静電容量センサをインクジェット印刷のような印刷工程で形成することができる。これは非常に大規模な集積に特に適しており、また、フォトリソグラフィやエッチングといった技術を用いる必要もない。
【産業上の利用可能性】
【００５２】
本発明の静電容量センサをバイオセンサとして用いた場合には、ＴＦＴを用いることにより、試験に用いた後のバイオセンサの使い捨て性が改善され、単結晶ＭＯＳ素子と比較してより大きいサイズの基板の使用が可能となる。従って、バイオセンサは、それぞれが試験を行う試料を受容するための電極を有する非同期発振回路の大規模なアレイとして、且つ低コストで形成される。
【図面の簡単な説明】
【００５３】
【図１】図１はＦＩＦＯ素子を概略的に示す図である。
【図２】図２は図１に示す複数の素子を直列に接続してＦＩＦＯ回路を形成した様子を概略的に示す図である。
【図３】図３は図２に示す回路の波形図を示す図である。
【図４】図４は本発明の第一の実施形態に係る静電容量センサを概略的に示す図である。
【図５】図５は本発明の第二の実施形態に係る静電容量センサを概略的に示す図である。
【図６】図６は本発明の第三の実施形態に係る静電容量センサを示す図である。
【図７】図７は静電容量センサのアレイとして形成され、電極をセンサに選択的に接続するスイッチング回路を含む静電容量センサを示す図である。
【符号の説明】
【００５４】
２０    リングＦＩＦＯ
２２    タイマー
２４    カウンタ
２６    クロック信号
２８    レジスタブロック
３０    カウント数
３２    マイクロコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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