(57)【要約】本発明は周辺ＩＣ（１２）での動作パラメータの設定方法に関する。ここでは、動作パラメータは中央ＩＣ（１５）からバスコネクション（１９）を介して周辺ＩＣ（１２）へ伝送される。本発明の方法はさしあたり動作パラメータを周辺ＩＣ（１２）のプレレジスタ（２４）にバッファリングし、移し替え信号が中央ＩＣ（１５）からバスコネクション（１９）を介して送信されてきたときにのみバッファリングされた動作パラメータをワーキングレジスタ（２５）へ移すことを特徴とする。  この方法は例えば送受信ユニット内で受信条件が迅速に変化する場合に、送信利得または受信利得の設定の調整がきわめてフレキシブルとなるので特に有利であり、検出信号の変動による設定微調整を簡単に回避することができる。  本発明はまた、前述の方法を実行するための装置にも関する。
2005520226.tif 000002
【特許請求の範囲】
【請求項１】
動作パラメータを中央ＩＣ（１５）からバスコネクション（１９）を介して周辺ＩＣ（１２）へ伝送する
周辺ＩＣ（１２）での動作パラメータの設定方法において、
動作パラメータを周辺ＩＣ（１２）のプレレジスタ（２４）にバッファリングし、移し替え信号が中央ＩＣ（１５）からバスコネクション（１９）を介して送信されてきたときにのみバッファリングされた動作パラメータをワーキングレジスタ（２５）へ移す
ことを特徴とする周辺ＩＣでの動作パラメータの設定方法。
【請求項２】
バスコネクション（１９）はデータ線路（Ｄａｔａ）、制御線路（Ｓｔａｒｔ）およびクロック線路（ＣＬＫ）を備えたシリアルバスコネクションであり、移し替え信号を制御線路（Ｓｔａｒｔ）を介して周辺ＩＣ（１２）へ伝送する、請求項１記載の方法。
【請求項３】
中央ＩＣ（１５）から周辺ＩＣへのデータ送信の開始を制御線路（Ｓｔａｒｔ）を介してシグナリングする、請求項１または２記載の方法。
【請求項４】
中央ＩＣ（１５）、周辺ＩＣ（１２）、および中央ＩＣと周辺ＩＣとのあいだのバスコネクション（１９）を有しており、周辺ＩＣ（１２）は動作パラメータに対するワーキングレジスタ（２５）を有している
請求項１から３までのいずれか１項記載の方法を実行する周辺ＩＣでの動作パラメータの設定装置において、
周辺ＩＣ（１２）はバスコネクション（１９）を介して受信した動作パラメータをバッファリングするプレレジスタ（２４）と、
中央ＩＣ（１５）からバスコネクション（１９）を介して送信された移し替え信号に応じてバッファリングされた値をワーキングレジスタ（２５）へ移す移し替え手段とを有している
ことを特徴とする周辺ＩＣでの動作パラメータの設定装置。
【請求項５】
バスコネクション（１９）はデータ線路（Ｄａｔａ）、制御線路（Ｓｔａｒｔ）およびクロック線路（ＣＬＫ）を備えたシリアルバスコネクションであり、制御線路（Ｓｔａｒｔ）は移し替え信号の伝送にも用いられる、請求項４記載の装置。
【請求項６】
制御線路（Ｓｔａｒｔ）は中央ＩＣ（１５）から周辺ＩＣ（１２）へのデータ送信を開始する開始信号を送信するためにも用いられる、請求項５記載の装置。
【請求項７】
周辺ＩＣ（１２）は無線データ通信用の通信装置のフロントエンドＩＣであり、中央ＩＣ（１５）は混合ＲＦ入力信号の変復調および別の信号のベースバンド処理を行う手段を備えたシグナルプロセッサである、請求項４から６までのいずれか１項記載の装置。
【請求項８】
動作パラメータはフロントエンドＩＣ（１２）における受信利得の設定に関するパラメータである、請求項７記載の装置。
【請求項９】
当該の装置はＨＩＰＥＲＬＡＮ２規格に準拠した無線データ通信用の送受信装置として構成されている、請求項４から８までのいずれか１項記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作パラメータを中央ＩＣからバスコネクションを介して周辺ＩＣへ伝送する、周辺ＩＣでの動作パラメータの設定方法に関する。また本発明はこの方法を実行する装置に関する。
【０００２】
発明の背景
最近は家電や消費者エレクトロニクスの分野の電気機器のディジタル化がますます進む傾向にある。こうした開発の一部として、種々のディジタル家電機器をネットワーク化してさらに機能的に使用できるようにする努力がなされている。ワイヤベースのバスシステム、例えばＩＥＥＥ１３９４バス、パワーラインバス、ＵＳＢバス、イーサネットなどがこのためにすでに以前から製造され使用されている。
【０００３】
また家電機器の無線ネットワーク化も集中的に進められている。いわゆるＨＩＰＥＲＬＡＮＴｙｐｅ２は機器の無線ネットワーク化のためのシステムの一例である。実際にこのシステムは既にＥＴＳＩ／ＢＲＡＮ規格において定義されている。ＥＴＳＩでのこの規格の正式名称はBroadband Radio Access Networks (BRAN); High Performance Radio Local Area Network (HIPERLAN) Type2である。この規格全体は複数のパートから成るが、それぞれＥＴＳＩから最新バージョンをオーダーされる。このシステムを介したデータ伝送は５ＧＨｚ帯で行われる。
【０００４】
ＨＩＰＥＲＬＡＮ２機器は送受信機能の双方を提供する相応のＨＩＰＥＲＬＡＮ２インタフェースを含む。シングルチャネルでのデータ通信の最高速度は３２Ｍｂｉｔ／ｓである。これは強力な直交周波数分割多重法ＯＦＤＭによって達成されるが、種々のサブキャリアに対してはＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、または付加的に６４ＱＡＭなどの変調法を使用することもできる。これらのディジタル変調は、復調器入力側での信号振幅が所定のように設定されていることが受信されるとアクティブとなる。
【０００５】
ＨＩＰＥＲＬＡＮ２インタフェースは本質的に２つの集積回路、つまりいわゆるフロントエンドＩＣであるチューナおよびミキサを備えたアナログＩＣと、ベースバンドプロセッサであるディジタルＩＣとから成る。実際の信号振幅はディジタルＩＣ内で定められるが、受信利得はアナログＩＣで定めなければならない。したがってこのためにディジタルＩＣからアナログＩＣへデータを送信する必要がある。信頼できない値であると判明したために受信利得の設定値を変動させて調整することはできる限り回避しなければならない。またディジタルＩＣとアナログＩＣとのあいだのバスコネクションにはできる限りワイヤや線路の少ないものが要求される。なぜならデータ通信を迅速に行うためには大きな遅延なしに利得設定が有効となることが望ましいからである。
【０００６】
本発明の概要
本発明の請求項１〜４の方法は前述の課題を解決するものである。前述のような設定の変動はアナログＩＣ（以下では周辺ＩＣとも称する）内に受信利得の設定を行うワーキングレジスタに加えてプレレジスタを設けることによりほぼ回避される。こうしたプレレジスタはバスコネクションを介してアナログＩＣとディジタルＩＣとのあいだで通信される設定値をバッファリングする。この設定値は相応の移し替え信号または有効性信号がディジタルＩＣ（以下では中央ＩＣとも称する）からバスコネクションを介して送信されたときにのみワーキングレジスタへ移される。設定値の送信中にベースバンドプロセッサ内で、送信された設定値が実際には不安定であることが判明したりまたは他の設定値が求められていたりする場合には、ベースバンドプロセッサは先行の設定値に対する移し替え信号を送信せず、代わりに新たな設定値を直接にアナログＩＣに送信する。その場合には新たな値がプレレジスタの内容の上書きに用いられ、先行して書き込まれていた値は使用されない。
【０００７】
プレレジスタに含まれている設定は移し替え信号がバスコネクションを介して送信されたときにのみワーキングレジスタへ移され、変更された利得設定が有効となる。１つの設定値が、ワーキングレジスタへの移し替えが起こらないうちに２度以上連続してプレレジスタへ書き込まれることもありうる。この場合現行の設定値がつねにアナログＩＣに含まれることになり、受信条件の変更に迅速に応答することができる。またワーキングレジスタ内の現行の値（先行値）を保持するほうがよい場合には、送信された設定値はただちに抑圧される。したがって受信利得を設定するプロセスがきわめてフレキシブルとなり、ディジタル変調法での要求を満足することができる。
【０００８】
従属請求項には本発明の方法および装置の有利な発展形態および変形形態が示されている。周辺ＩＣと中央ＩＣとのあいだのバスコネクションは、有利には、データ線路、制御線路およびクロック線路を備えたシリアルバスコネクションとして構成されており、ここで移し替え信号は制御線路を介して周辺ＩＣへ伝送される。このシリアルバスコネクションは３つの線路しか必要としないので、回路が簡単となることが保証され、案内される信号の干渉の危険も低減される。シリアルバスコネクションの制御線路は有利には中央ＩＣから周辺ＩＣへのデータ通信の開始信号の送信にも用いられる。したがって制御線路は２つの機能を有する。
【０００９】
図面
本発明の実施例を図示し、以下に詳細に説明する。
【００１０】
図１には本発明の機器のブロック図が示されている。図２には中央ＩＣと周辺ＩＣとのあいだでデータ通信を行うバスインタフェースと周辺ＩＣ内のコントロールレジスタとを示すブロック図が示されている。図３には中央ＩＣから周辺ＩＣへデータを送信する際の信号図が示されている。図４には周辺ＩＣから中央ＩＣへデータを送信する際の信号図が示されている。
【００１１】
本発明の実施例
図１にはＨＩＰＥＲＬＡＮ２インタフェースのブロック図が示されている。参照番号１０は送受信モードの切換スイッチを有するアンテナまたはアンテナシステムを示している。参照番号１１はＲＦ信号を処理する離散コンポーネントを示しており、このコンポーネントは送受信フィルタ、およびアンテナケーブル（同軸ケーブル）とフロントエンドＩＣ１２とのあいだのバランシングトランスを含む。フロントエンドＩＣ１２はＲＦ部１３と中間周波数を形成するコンバータ部１４とに分割されている。第１の中間周波数への変換と第２の中間周波数への変換とを行うデュアルコンバージョンスーパーヘテロダイン部は有利には受信回路内に設けられ、イメージ周波数の受信を阻止する。送受信パスはそれぞれ個別のフィルタと増幅器段とを有している。２つの個別のＰＬＬシンセサイザチューナが送受信パスのチューニングに用いられる。フロントエンドＩＣ１２の別のコンポーネントはベースバンドプロセッサ１５へのデータ送信およびベースバンドプロセッサからのデータ受信を行うシリアルバスインタフェースである。送信パスに対する出力増幅器は図１に参照番号１８で示されており、フロントエンドＩＣに対する外部の離散コンポーネントとなっている。出力増幅器はベースバンドプロセッサ１５によってアナログ線路を介して設定される。ただし受信利得の微調整はフロントエンドＩＣのＲＦ部１３内の付加的な送信増幅器によって行われる。受信パスに対する増幅器はフロントエンドＩＣ内に設けられており、調整可能である。フロントエンドＩＣ１２は関連するワーキングレジスタへ設定値を送信するための固有のクロックジェネレータを有していない。したがってクロックはシリアルバスコネクション１９を介して送信される。
【００１２】
中央ＩＣ１５のメインコンポーネントはパワフルプロセッサであり、ＨＩＰＥＲＬＡＮ２プロトコルの上位層をインプリメントするソフトウェアを使用している。特にこれはネットワーク層（データリンクコントロール層）よりも上位の各層を制御する。また当該のプロセッサはＯＦＤＭ法を用いた送受信信号の変復調も担当する。周辺ＩＣ１２の他の集積コンポーネントはＡＤコンバータであり、フロントエンドＩＣ１２から出力された中間周波数信号をディジタル信号へ変換する。中央ＩＣ１５は同様にＤＡコンバータを有しており、このコンバータがディジタル変調信号を相応のアナログ信号へ変換する。さらに外部ＳＤＲＡＭメモリモジュール１６がデータの記憶のために設けられている。必要なソフトウェアプログラムは同様に外部のフラッシュメモリ１７に記憶されている。ＩＥＥＥ１３９４バスインタフェースまたはイーサネットバスインタフェース用のバスコネクションも中央ＩＣに設けられている。
【００１３】
図２にはフロントエンドＩＣ１２の一部、特にバスインタフェース２０、これに接続されたステータスレジスタおよびセッティングレジスタが示されている。バスインタフェース２０は８ｂｉｔのレジスタ幅のシフトレジスタ２１と状態関数としての相応のハードウェアを用いてインプリメントされたバスコントローラ２２とを有している。バスドライバ２３も個別のコンポーネントとして示されており、これは周辺ＩＣから中央ＩＣへの送信モードで作動される。前述のようにバスコネクションそのものは３つの線路を含む。データ線路Ｄａｔａは直接にシフトレジスタ２１の入力側に接続されている。バスドライバ２３の出力側もこのデータ線路に接続されている。逆にシフトレジスタ２１の出力側はバスドライバ２３の入力側に接続されている。バスコネクションの制御線路は図２ではＳｔａｒｔによって示されている。この線路はバスコントローラ２２へ接続されている。フロントエンドＩＣが固有のクロックジェネレータを有さないので、クロック線路ＣＬＫが第３の線路としてバスコネクションに設けられており、これによりＲＦ信号の干渉作用が阻止される。これはシフトレジスタ２１のクロック入力側およびバスコントローラ２２のクロック入力側に接続されている。２ｂｉｔ幅のステータスレジスタ２９に加えて、フロントエンドＩＣは８ｂｉｔ幅のＰＬＬ１レジスタ２７と４ｂｉｔ幅のＰＬＬ２レジスタ２８とを有する。ＰＬＬ１レジスタ２７は、受信モードでＲＦ信号から第１の中間周波数への変換の際に、または送信モードで第１の中間周波数からＲＦ信号への変換の際に周波数を安定化するＰＬＬのセットに用いられる。
【００１４】
ＰＬＬ２レジスタ２８の設定値は、第１の中間周波数での受信信号が第２の中間周波数での受信信号へ変換される際に、ミキサに対する周波数を安定化するＰＬＬを適切にセットするために用いられる。送信モード中は、この設定値はミキサが第２の中間周波数での送信信号を第１の中間周波数での送信信号へ変換する際に周波数の安定化のために用いられる。
【００１５】
２つのＰＬＬレジスタ２７，２８の双方とも読み出し専用レジスタである。レジスタ２７，２８のパラレル出力側はハードワイヤにより図示しない相応のプログラマブル周波数分周器へ接続されている。２つのＰＬＬに対するロックステータスはステータスレジスタ２９によって入力される。
【００１６】
フロントエンドＩＣ１２は同様にＴＸＧａｉｎレジスタ２６を有している。このレジスタも８ｂｉｔ幅である。送信モードに対する利得設定がこのレジスタに書き込まれる。このレジスタのパラレル出力側はハードワイヤにより図示しない送信側差動増幅器に接続されている。
【００１７】
これに加えてＲＸＧａｉｎレジスタ２５が受信モードに対して設けられている。これは受信利得設定用のワーキングレジスタであり、やはり８ｂｉｔ幅を有する。このレジスタ２５のパラレル出力側はハードワイヤにより図示しないＲＦパスの受信側増幅器へ接続されている。本発明によれば、第２のレジスタが受信利得設定のために設けられ、プレレジスタとして機能する。これは図２にＲＸＧａｉｎＰｒｅｌｏａｄ２４として示されているレジスタである。このレジスタはＲＸＧａｉｎレジスタ２５と同様に８ｂｉｔ幅を有する。プレレジスタ２４のパラレル出力側は相応のＲＸＧａｉｎレジスタ２５のパラレル入力側に接続されている。レジスタ２４，２６，２７，２８のパラレル入力側はシフトレジスタ２１のパラレル出力側に接続されている。このコンフィグレーションでは、ＰＬＬ２レジスタ２８はシフトレジスタ２１の４つの最上位ビットにのみ接続される。シフトレジスタ２１の３つの最下位ビットは同様に個別にバスコントローラ２２へ接続される。後者の３つのビットは中央ＩＣから周辺ＩＣへデータを送信する際にレジスタ書き込みアドレスを送信するために用いられる。書き込みレジスタ２４，２６，２７，２８の書き込み動作を以下に詳述する。書き込みレジスタ２４〜２８のアドレス線路も図２に示されており、バスコントローラ２２から対応するレジスタへ読み出される。これらは同時に書き込みイネーブル信号としての機能も有しているので、パラレル入力側で待機していたデータもレジスタへ移すことができる。
【００１８】
ステータスレジスタ２９の場合、当該のレジスタおよび相応の読み出し信号に対するアドレス線路は省略することができる。なぜならステータスレジスタのパラレル出力側は永続的にマルチプレクサを介してシフトレジスタ２１の２つの最上位ビットに接続されており、ステータスレジスタの内容のシフトレジスタ２１への移し替えはバスコントローラ２２の端部からマルチプレクサへ送信されるイネーブル信号Ｌｏａｄ＿Ｓｔａｔｕｓによって有効となるからである。
【００１９】
動作パラメータを中央ＩＣから周辺ＩＣへ送信するプロセスを以下に図３の信号図に則して詳細に説明する。図３のいちばん上には中央ＩＣを機能させるシステムクロックが示されている。クロック周波数は１６０ＭＨｚである。これは周辺ＩＣと中央ＩＣとのあいだでのデータ通信に対するクロックＣＬＫを導出するために用いられる。システムクロックはこのために係数４でステップダウンされ、データ通信用の４０ＭＨｚのクロック周波数が得られる。データ通信は中央ＩＣ１５がスタート線路Ｓｔａｒｔへスタートパルスを送信することにより開始される。図３に示されているように、スタートパルスの長さはデータ通信に対するクロックパルス４０ＭＨｚの周期の１／２である。
【００２０】
スタートパルスの立ち上がりエッジとクロック線路でのハイレベルとが同時に検出されるとバスコントローラ２２がリセットされる。バスクロックの立ち下がりエッジとともにスタートパルスの立ち上がりエッジが開始され、書き込み動作に対するレジスタの書き込みアドレスがデータ線路Ｄａｔａで送信される。各ビットに対するサンプリングイベントは垂直方向の破線によってシンボライズされている。垂直方向の破線はそれぞれバスクロックＣＬＫの立ち上がりエッジと同時である。スタートパルス後のクロックサイクルはバスコントローラ２２内でカウントされる。
【００２１】
スタートパルス後の第３のクロックサイクルの立ち下がりエッジで、シフトレジスタ２１の３つの最下位ビットで表されるレジスタ書き込みアドレスがバスコントローラ２２内で復号され、さらに相応のアドレス線路に対するリザベーションフリップフロップがバスコントローラ２２内でセットされる。レジスタ書き込みアドレスのデータ通信に続いてただちに動作パラメータのデータ通信が行われる。いずれの場合にも８ｂｉｔが動作パラメータとして送信される。したがって全部で１１ｂｉｔがシフトレジスタ２１へ移され、データ通信の完了時にはそのうち８ｂｉｔが残ることになる。最初の３ｂｉｔはレジスタ書き込みアドレスに関しており、この時点ではシフトレジスタへのシフトが完了しているのでもはや使用されない。
【００２２】
８ｂｉｔのデータの通信の最後のクロックサイクルの立ち下がりエッジではバスコントローラ２２が書き込みパルスｘｘｘ＿ｗｒｉｔｅを形成する。この書き込みパルスはアドレス線路ｒｘｇ＿ｖａｌｉｄを除く全てのアドレス線路に並列に供給され、ワーキングレジスタ２５へ達する。ただし書き込みパルスはアドレスを復号するときにリザベーションフリップフロップを設定することによって予め選択されたアドレス線路を介してのみ許可される。したがってレジスタ書き込みパルスは選択されたレジスタのみに達し、そこでのみこのレジスタのパラレル入力側で待機しているデータが送信される。選択されたレジスタがプレレジスタ２４である場合、このレジスタの設定値はこの時点では受信利得設定への作用をまだ有さない。このときプレレジスタ２４内に保持されている値はスタート線路の別のパルスによってのみ次のレジスタ２５へ移される。この移し替えパルスは前述のスタート線路のスタートパルスと同種のものである。ただしこの移し替えパルスが形成されるときにはクロック線路ＣＬＫがローレベルへ切り換えられ、有効なスタートパルスが存在するときにはクロック線路ＣＬＫがハイレベルとなることに注意されたい。したがってクロック線路とスタート線路とをロジカルに結合することにより他の線路ｘｘｘ＿ｖａｌｉｄにコピーパルスを形成することができる。ここでコピーパルスはワーキングレジスタ２５のアドレス線路のみへ転送され、その際にこのためにリザベーションフリップフロップを予め設定する必要はない。セキュリティやセーフティを考慮する必要がある場合には、プレレジスタ２４に対するリザベーションフリップフロップが予め設定されているときにのみコピーパルスがワーキングレジスタのアドレス線路へ送信されるようにこのコンフィグレーションを構成することができる。全書き込みサイクル中、バスコントローラ２２の制御線路Ｏｕｔｐｕｔ＿Ｅｎａｂｌｅはデアクティブ状態、つまりローレベルに置かれている。
【００２３】
周辺ＩＣ１２内でのステータス情報の読み出し動作を以下に図４に則して説明する。このデータ通信は中央ＩＣ１５から開始される。図４の線路に対しても図３の線路と同じ記号が使用されている。中央ＩＣ１５は前述の場合と同様にスタート線路のスタートパルスでデータ通信を開始する。その後ステータスレジスタの読み出しアドレスが周辺ＩＣ１２へ送信される。バスドライバ２３の制御線路Ｏｕｔｐｕｔ＿Ｅｎａｂｌｅは最後のアドレスｂｉｔが送信されるクロックサイクルの立ち下がりエッジでアクティブとなる。同時に制御線路Ｌｏａｄ＿Ｓｔａｔｕｓがステータスレジスタ２９の２つの最上位ビットに対するマルチプレクサの切換に用いられ、ステータスレジスタ２９の内容がシフトレジスタ２１の２つの最上位ビットへバスクロックの次の立ち上がりエッジでコピーされる。バスドライバは既にスイッチオンされているので、最上位ビットの送信はバス線路Ｄａｔａを介してこのクロックパルスと同時に行われる。次のクロックパルスはシフトレジスタ２１へのシフト動作をトリガし、次のステータスビットの通信を生じさせる。このサイクルの立ち下がりエッジで制御線路Ｏｕｔｐｕｔ＿Ｅｎａｂｌｅは中央ＩＣ１５へのデータ送信を終了する。なぜなら制御線路Ｏｕｔｐｕｔ＿Ｅｎａｂｌｅがリセットされてローレベルとなり、バスドライバ２３が切り離されるからである。ステータス情報の送信中、バスコントローラ２２内の内部制御線路ｘｘｘ＿ｗｒｉｔｅ，ｘｘｘ＿ｖａｌｉｄはデアクティブ状態、つまりローレベルに置かれる。
【００２４】
本発明は前述の実施例のみに限定されない。本発明に属すると見なすことのできる種々の変更形態および発展形態が存在する。例えば本発明では必要であれば付加的なセッティングレジスタに対して付加的なプレレジスタを設けることができる。ただしこの場合にはバスコントローラ２２も相応に変更しなければならない。また周辺ＩＣと中央ＩＣとのあいだのシリアルバスコネクションに代えてパラレルバスコネクションを使用することもできる。前述のケースとは異なる、クロック線路を有さないシリアルバスコネクション、つまり非同期データ通信用のシリアルバスコネクションを使用することもできる。セッティングレジスタおよびシフトレジスタのレジスタ幅も適用分野に合わせて種々に変更可能である。
【図面の簡単な説明】
【００２５】
【図１】本発明の装置のブロック図である。
【００２６】
【図２】バスインタフェースと周辺ＩＣ内のコントロールレジスタとを示すブロック図である。
【００２７】
【図３】中央ＩＣから周辺ＩＣへデータを送信する際の信号図である。
【００２８】
【図４】周辺ＩＣから中央ＩＣへデータを送信する際の信号図である。
【図１】
2005520226.tif 000003
【図２】
2005520226.tif 000004
【図３】
2005520226.tif 000005
【図４】
2005520226.tif 000006
【手続補正書】
【提出日】平成15年11月19日(2003.11.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
動作パラメータを中央ＩＣ（１５）からバスコネクション（１９）を介して周辺ＩＣ（１２）へ伝送する
電気機器の周辺ＩＣ（１２）での動作パラメータの設定方法において、
作業プロセスがワーキングレジスタ（２５）に記憶されている現行の動作パラメータによって進行しているあいだ、動作パラメータを周辺ＩＣ（１２）のプレレジスタ（２４）にバッファリングし、
移し替え信号が中央ＩＣ（１５）からバスコネクション（１９）を介して送信されてきたときにのみ、バッファリングされた動作パラメータをワーキングレジスタ（２５）へ移して作業プロセスでアクティブにさせる
ことを特徴とする周辺ＩＣでの動作パラメータの設定方法。
【請求項２】
バスコネクション（１９）はデータ線路（Ｄａｔａ）、制御線路（Ｓｔａｒｔ）およびクロック線路（ＣＬＫ）を備えたシリアルバスコネクションであり、移し替え信号を制御線路（Ｓｔａｒｔ）を介して周辺ＩＣ（１２）へ伝送する、請求項１記載の方法。
【請求項３】
中央ＩＣ（１５）から周辺ＩＣへのデータ送信の開始を制御線路（Ｓｔａｒｔ）を介してシグナリングする、請求項１または２記載の方法。
【請求項４】
プレレジスタ（２４）への書き込みを行うためのレジスタ書き込みアドレスを動作パラメータより先にデータ線路（Ｄａｔａ）を介して周辺ＩＣ（１２）へ移す、請求項２または３記載の方法。
【請求項５】
開始信号をクロック線路（ＣＬＫ）のクロック信号の立ち上がりエッジまたは立ち下がりエッジとともに制御線路（Ｓｔａｒｔ）へ送信し、移し替え信号をクロック信号の立ち下がりエッジまたは立ち上がりエッジとともに制御線路（Ｓｔａｒｔ）へ送信する、請求項２から４までのいずれか１項記載の方法。
【請求項６】
中央ＩＣ（１５）、周辺ＩＣ（１２）、および中央ＩＣと周辺ＩＣとのあいだのバスコネクション（１９）を有しており、周辺ＩＣ（１２）は動作パラメータに対するワーキングレジスタ（２５）を有している
請求項１から５までのいずれか１項記載の方法を実行する周辺ＩＣでの動作パラメータの設定装置において、
周辺ＩＣ（１２）は、作業プロセスがワーキングレジスタ（２５）に記憶されている現行の動作パラメータによって進行しているあいだ、バスコネクション（１９）を介して受信された動作パラメータをバッファリングするプレレジスタ（２４）と、
移し替え信号が中央ＩＣ（１５）からバスコネクション（１９）を介して送信されてきたことに応じて、バッファリングされた動作パラメータをワーキングレジスタ（２５）へ移して作業プロセスにおいてアクティブにさせる移し替え手段を有している
ことを特徴とする周辺ＩＣでの動作パラメータの設定装置。
【請求項７】
バスコネクション（１９）はデータ線路（Ｄａｔａ）、制御線路（Ｓｔａｒｔ）およびクロック線路（ＣＬＫ）を備えたシリアルバスコネクションであり、制御線路（Ｓｔａｒｔ）は移し替え信号の伝送にも用いられる、請求項６記載の装置。
【請求項８】
制御線路（Ｓｔａｒｔ）は中央ＩＣ（１５）から周辺ＩＣ（１２）へのデータ伝送を開始する開始信号を送信するためにも用いられる、請求項７記載の装置。
【請求項９】
バスプロトコル手段を有しており、該バスプロトコル手段にしたがってプレレジスタ（２４）への書き込みを行うためのレジスタ書き込みアドレスが動作パラメータより先にデータ線路（Ｄａｔａ）を介して周辺ＩＣ（１２）へ移される、請求項７または８記載の装置。
【請求項１０】
クロック線路（ＣＬＫ）のクロック信号の立ち上がりエッジまたは立ち下がりエッジとともに開始信号を制御線路（Ｓｔａｒｔ）へ送信し、クロック信号の立ち下がりエッジまたは立ち上がりエッジとともに移し替え信号を制御線路（Ｓｔａｒｔ）へ送信するシグナリング手段を有している、請求項７から９までのいずれか１項記載の装置。
【請求項１１】
周辺ＩＣ（１２）は無線データ通信用の通信装置のフロントエンドＩＣであり、中央ＩＣ（１５）は混合ＲＦ入力信号の変復調および別の信号のベースバンド処理を行う手段を備えたシグナルプロセッサである、請求項６から１０までのいずれか１項記載の装置。
【請求項１２】
動作パラメータはフロントエンドＩＣにおける受信利得の設定に関するパラメータである、請求項１１記載の装置。
【請求項１３】
当該の装置はＨＩＰＥＲＬＡＮ２規格に準拠した無線データ通信用の送受信装置として構成されている、請求項６から１２までのいずれか１項記載の装置。
【国際調査報告】
2005520226.tif 000007
2005520226.tif 000008
2005520226.tif 000009