(57)【要約】電流モードアナログ・ディジタル変換器は、２つの位相のクロックを用いて動作すると共に、これらの位相のうちの１つの位相のみの間に存在している入力信号を必要とする変換ステージを用いる。サンプルおよびホールド回路（１２０，１３０，１３５）は、第１のクロック位相の間に入力信号をサンプルし、第２のクロック位相の間に量子化されたビットの値がキックバックフリー比較器回路（１４０）により保持された入力電流のミラーから生成される。さらに、第２のクロック位相の間に、量子化された値と、前記保持された入力電流の非ミラー化バージョンを用いて残余が生成される。随意的には２つの比較器回路（１４０，１４０”）は、２つのレベルの量子化を提供するため用いられても良く、電流ミラーにより導かれたエラーが冗長署名化ディジット（Redundant Signed Digit）アルゴリズムにより訂正されることを可能にする。
2005534221.tif 000002
【特許請求の範囲】
【請求項１】
電流モードパイプライン化アナログ・ディジタル変換器（ＡＤＣ）であって、
直列接続された複数の変換ステージを備え、少なくとも１つの変換ステージは、
変換用の電流を受け入れるステージ入力と、
第１の時間区分の間に前記ステージ入力の電流をサンプルするために結合されると共に第２の時間区分の間にサンプルされた電流を保持するサンプルおよびホールド（Ｓ／Ｈ）回路であって、前記Ｓ／Ｈ回路は第１および第２の出力を備え、前記第１の出力は前記第１の時間区分の間に前記サンプルされた電流のミラーを供給すると共に前記第２の時間区分の間に前記保持された電流のミラーを供給し、前記第２の出力は前記第２の時間区分の間に前記保持された電流を直接供給するＳ／Ｈ回路と、
前記Ｓ／Ｈ回路の前記第１の出力に結合された入力を有すると共に前記ステージ入力での電流を１つまたはそれ以上の参照電流と比較する電流比較器手段と、
前記変換ステージで実行されるディジタル変換を示すディジタル信号を生成する前記電流比較器手段の出力に結合されたディジタル出力と、
前記電流比較器手段の出力に結合された入力を有するディジタル−アナログ変換器（ＤＡＣ）と、
前記ＤＡＣの出力に結合された第１の入力と、前記Ｓ／Ｈ回路の第２の出力に結合された第２の入力と、前記第２の時間区分の間に残差電流を供給するための出力とを有する合計手段と、
を備えるＡＤＣ。
【請求項２】
前記Ｓ／Ｈ回路はそれぞれが前記第１の時間区分の間にサンプルされた電流のミラーを供給し、前記第２の時間区分の間に保持された電流のミラーを供給する複数の第１の出力を有し、
それぞれが前記Ｓ／Ｈ回路の前記複数の第１の出力のそれぞれに結合された入力を有すると共に前記ステージ入力での電流を１つまたはそれ以上の参照電流と比較する複数の電流比較器手段を備え、
前記ディジタル出力は、前記変換ステージにより実行されるディジタル変換を示すディジタル信号を生成する為に前記電流比較器手段のそれぞれの出力に結合され、
前記ＤＡＣは、それぞれが前記電流比較器手段の個別の１つの出力にそれぞれ結合された複数の入力を有する請求項１に記載のＡＤＣ。
【請求項３】
前記第１の予備第２の時間区分の間のそれぞれの動作は、隣接する変換ステージ間で互換される請求項１または２の何れかに記載のＡＤＣ。
【請求項４】
並列に動作し、直列に相互接続された２つまたはそれ以上の変換ステージを備え、前記第１および第２の時間区分の間の動作は、対応する並列変換ステージのために多重化されている請求項３に記載のＡＤＣ。
【請求項５】
前記電流比較手段は、非再生回路を備える請求項１ないし４の何れかに記載のＡＤＣ。
【請求項６】
前記電流比較手段は、再生回路を備える請求項１ないし４の何れかに記載のＡＤＣ。
【請求項７】
請求項１ないし６の何れかに記載の電流モードパイプライン化アナログ−ディジタル変換器を備える電子装置。
【請求項８】
前記電子装置はワイヤレス受信機または送受信機である請求項７に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電流切換パイプライン化アナログ・ディジタル変換器およびこのような変換器を備える電子装置に関する。
【背景技術】
【０００２】
電流切換パイプライン化アナログ・ディジタル変換器（ＡＤＣ―Analogue-to-Digital Converter―）の一般的なアーキテクチャは、図１に示されている。これは、アナログ電流入力１０と、Ｎ段のカスケード変換ステージＳ１…ＳＮとを備えている。各ステージは、１ビットｂ１…ｂＮを生成すると共に、最終段以外は、変換のために次のステージへと通過させられるアナログ残差電流ｒ１…ｒＮー１を生成する。デ・スキュ［de-skew―歪みのない―］論理２０はビットを時刻変更して、同時にＢ１…ＢＮを提供する。最終段ＳＮを除く各変換ステージＳｉの一般的なアーキテクチャは図２に示され、入力電流ｒｉ−１をサンプリングするためのサンプルおよびホールド（Ｓ／Ｈ）回路３０と、入力電流ｒｉ−１を参照しきい値電流と比較することにより１ビットｂｉを生成する電流比較器４０と、ビットｂｉを電流に変換するための電流ディジタル−アナログ変換器（ＤＡＣ）５０と、電流メモリ３０を介して供給される入力電流ｒｉー１とＤＡＣ５０により供給される電流ＩＤＡＣとの間の差としての残差電流ｒｉを生成する合計手段６０とを備えている。最終の変換ステージＳＮは、残差が必要とされないので、ｂＮを提供するための電流比較器４０のみを有している。
【０００３】
高速の変換速度は、広い帯域を有する信号を処理する電子装置内で必要とされる。このような電子装置の例は、受信された信号がディジタル信号プロセッサ内での復調前に２値化されるワイヤレス受信機である。このような電子装置の他の例は、ディジタル信号を記録媒体に書き込むのに先立ってアナログ信号をディジタル信号へと変換するためのＡＤＣを具体化するデジタルレコーダである。ＡＤＣにおける高速の変換速度を実現するため、動作位相の数を低減させたアーキテクチャを使用することが望ましい。２相クロックの使用は、クロックレートを最小化することができ、その結果として電力消費を低減することまたはＡＤＣを備える電子装置内の変換レートをより高くする。
【０００４】
米国特許第５，９９０，８２０号は、２相動作を用いる電流切換パイプラインＡＤＣを開示している。Ｓ／Ｈ回路３０は、１つの位相でのその入力電流をサンプルし、電流比較器４０は、他の位相の間に、ビットｂｉを生成する。それゆえに、この先行技術のＡＤＣは両方の位相において現れるべき各変換ステージＳｉへの入力電流ｒｉ−１を必要とする。その結果として、各変換ステージＳｉの出力に供給される残差電流ｒｉはまた、両方の位相に現れなければならない。Ｓ／Ｈ回路３０が保持位相の間と同様にサンプリング位相の間にも合計手段６０に対する電流の供給を可能にさせるために、Ｓ／Ｈ回路は電流ミラーを備えている。しかし、電流ミラーは、変換プロセスの精密さを制限するミスマッチ［mismatch―不釣り合い―］のエラーを有している。それゆえに、米国特許第５，９９０，８２０号に開示された２相ＡＤＣの欠点は、Ｓ／Ｈ回路３０内の電流ミラーの使用から結果しているミスマッチエラーである。
【０００５】
１９９４年８月の固体回路のＩＥＥＥジャーナルにおける第９６７−９７１頁、Ｄ．マック（Macq）の“１０ビットパイプライン化電流切換Ａ−Ｄ変換器”において、変換精度を改善するためのアルゴリズムの使用が説明され、このアルゴリズムは冗長サインディジット（ＲＳＤ―Redundant Signed Digit―）アルゴリズムとして周知である。このＲＳＤアルゴリズムは、それぞれの変換ステージＳｉに、単一のビットｂｉの代わりに、入力電流ｒｉ−１を２つの参照しきい値電流±Ｉｒｅｆと比較することにより生成された、２つの値ｐｉとｑｉの生成を必要とする。それゆえに、変換ステージのためには２Ｉｒｅｆのしきい値帯が存在する。変換ステージＳｉのための出力ｐｉとｑｉの対は、入力電流ｒｉ−１がはっきりと正極性（ｐｉ＝１、ｑｉ＝０）、この場合ＩＤＡＣは合計手段６０で入力電流ｒｉ−１から差し引かれているか、入力電流ｒｉ−１がはっきりと負極性（ｐｉ＝０、ｑｉ＝１）、この場合ＩＤＡＣは合入力電流ｒｉ−１に加算されているか、または入力電流ｒｉ−１がはっきりと正極性（ｐｉ＝１、ｑｉ＝０）でも負極性でもない、この場合入力電流ｒｉ−１から差し引かれてもいないし、加算されてもいないか、を表示する。このようにして、入力電流ｒｉ−１の極性が決定される精度は、緩やかであっても良く、これが原因となるエラーはディジタル修正ロジック内で修正される。図１０は、ＲＳＤアルゴリズムを用いるＮビット電流切換パイプラインＡＤＣのアーキテクチャを示している。これは、各変換ステージＳｉがディジタル出力ｐｉとｑｉを生成することと、デ・スキュ論理２０’がｐｉとｑｉからビットｂｉを生成するためのディジタル修正論理を含んでいること以外は、図１に示されたＡＤＣと全く同じである。図１０に示されたアーキテクチャは、１．５ビット／ステージパイプラインアーキテクチャとして共通して引用される。しかし、ＲＳＤアルゴリズムは、電流比較器４０により実行されるように各変換ステージＳｉのビット生成部分におけるエラーの補償にのためのみに適用可能であり、Ｓ／Ｈ回路３０におけるエラの補償には適用できず、したがって、米国特許第５，９９０，８２０号のＡＤＣアーキテクチャのＳ／Ｈ回路における電流エラーにより導入されたエラーについて修正するために用いることはできない。
【０００６】
変換速度を増加させるための周知の技術は、２つまたはそれ以上の変換ステージを多重化（マルチプレクス）することであるので、ビットｂｉ…ｂＮが異なるパイプラインから連続的に生成され、これにより、変換レートにパイプラインの数を掛け合わせることができる。
【発明の概要】
【０００７】
この発明の目的は、改善された電流切換パイプラインアナログ−ディジタル変換器およびこのような変換器を備える電子装置を提供することにある。
【０００８】
この発明の第１のアスペクトによれば、電流モードパイプライン化ＡＤＣ（アナログ・ディジタル変換器）は、直列接続された複数の変換ステージを備え、少なくとも１つの変換ステージは、変換用の電流を受け入れるステージ入力と、第１の時間区分の間に前記ステージ入力の電流をサンプルするために結合されると共に第２の時間区分の間にサンプルされた電流を保持するＳ／Ｈ（サンプルおよび保持）回路であって、前記Ｓ／Ｈ回路は第１および第２の出力を備え、前記第１の出力は前記第１の時間区分の間に前記サンプルされた電流のミラーを供給すると共に前記第２の時間区分の間に前記保持された電流のミラーを供給し、前記第２の出力は前記第２の時間区分の間に前記保持された電流を直接供給するＳ／Ｈ回路と、前記Ｓ／Ｈ回路の前記第１の出力に結合された入力を有すると共に前記ステージ入力での電流を１つまたはそれ以上の参照電流と比較する電流比較器手段と、前記変換ステージで実行されるディジタル変換を示すディジタル信号を生成する前記電流比較器手段の出力に結合されたディジタル出力と、前記電流比較器手段の出力に結合された入力を有するＤＡＣ（ディジタル−アナログ変換器）と、前記ＤＡＣの出力に結合された第１の入力と、前記Ｓ／Ｈ回路の第２の出力に結合された第２の入力と、前記第２の時間区分の間に残差電流を供給するための出力とを有する合計手段と、を備える
結合された第１および第２の時間区分は、１クロック期間に相当する。この発明により定義された変換ステージへの入力信号は、Ｓ／Ｈ回路がサンプリングされている間、第１の時間区分の間のみ表れている必要がある。残差電流は、Ｓ／Ｈ回路がそのホールド状態にあるときに第２の時間区分の間のみ提供され、合計手段１６０に直接の、すなわち非ミラーである電流を供給し、これにより、電流ミラーから合計手段への供給の必要性を避けることができ、さらに電流ミラーの固有の不一致によるエラーを避けることができる。このような変換ステージがカスケード（縦列）化されたとき、隣り合うステージの２つの時間区分の間の動作が置き換えられるので、それぞれのステージは残差の電流を次のステージ提供でき、これは前記次のステージがサンプリングされている間である。
【０００９】
変換ステージの２つまたはそれ以上のパイプラインは、多重化された各パイプラインの対応するステージのサンプリング期間に連れて動作させられても良い。このようにして、クロック期間あたり２つまたはそれ以上のサンプルの、より高い変換レートでＡＤＣを実行することも可能である。このＳ／Ｈ回路は、ミラー化された電流を電流比較手段へと供給する。任意的には、複数のミラー化された電流がそれぞれの電流比較手段へと供給されても良い。この場合、各電流比較手段の出力へと運ばれるディジタル信号は、変換精度を提供するためのＲＳＤアルゴリズムの適用にとって利用でき、ＤＡＣはそれぞれが電流比較手段のそれぞれの出力に結合された複数の入力を有している。
【００１０】
この発明の第２のアスペクトによれば、この発明の第１のアスペクトにしたがったＡＤＣを備える電子装置が提供される。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面を参照して、例示の方法により、この発明が説明される。
【００１２】
この発明は、図１に示されて上述された一般的なＡＤＣ構成を用いているので、この構成は再び説明されないであろうし、図２に示された変換ステージの周知の一般的な構成を用いない。
【００１３】
図３に示された第１実施形態の変換ステージＳｉは、電流メモリ手段１３０を備える。この電流メモリ手段１３０は、バランスのとれたクラスＡＢ電流切換メモリ回路を備える。前の変換ステージからの残余の電流ｒｉー１か、または、パイプラインＳ１…ＳＮの第１変換ステージの場合、如何なる変換にも先立つ初期電流ｒ０である、入力電流は、第１切換え手段１２０の手段を用いて電流メモリ手段１３０のバランスのとれた入力へと結合される。第１切換え手段１２０は、サンプリング期間ΦＳの間、電流メモリ手段１３０のバランスのとれた入力に入力電流を結合させるため動作し、ホールディング期間ΦＨの間、入力電流の結合を解除させるため動作する。サンプリング期間ΦＳは、パイプラインの交互の変換ステージＳｉのために交互に切り替わる。例えば、偶数の入力電流ｒ０、ｒ２、ｒ４…等は、２つの位相クロックの第１のクロック位相Φ１の間は結合され、第２のクロック位相Φ２の間は結合を解除されるが、奇数の入力電流ｒ１、ｒ３、ｒ５…等は、２つの位相クロックの第２のクロック位相Φ２の間は結合され、第１のクロック位相Φ１の間は結合を解除される。２つのクロック位相Φ１およびΦ２は、非重複となっている。
【００１４】
電流メモリ手段１３０は、直接の出力１３１とミラー出力１３２を備え、両出力はバランスのとれた出力である。直接の出力１３１は、第２切換え手段１３５の入力に結合されて、この第２切換え手段１３５は、ホールディング期間ΦＨの間、直接の出力１３１を合計手段１６０の入力に結合させると共にサンプリング期間ΦＳの間、直接の出力１３１を合計手段１６０から切り離すように動作する。ホールディング期間ΦＨの間、直接の出力１３１に現れる電流は、サンプリング期間ΦＳの終わりでの入力電流の複製［replica―レプリカ―］である。サンプリング期間ΦＳの間にミラー出力１３２に現れる電流は、入力電流の複製であり、ホールディング期間ΦＨの間、電流のこの値は維持される。電流メモリ手段１３０、第１切換え手段１２０および第２切換え手段１３５の組み合わせは、Ｓ／Ｈ回路を構成する。
【００１５】
電流メモリ手段１３０のミラー出力１３２は、比較器手段１４０の差動入力へと結合される。比較器手段１４０は、サンプリング期間ΦＳの間にリセットし、およびホールディング期間ΦＨの間にミラー出力１３２に現れる電流を再生させるように増幅する。再生の方向は、ミラー出力１３２に現れる電流の極性により決定される。比較器回路１４０は、量子化された値Ｄと、その反転した値  
【数１】
2005534221.tif 000003
と、を提供する一対の出力を有している。比較器手段１４０のＤ出力は、ホールディング期間  
【数２】
2005534221.tif 000004
の立ち上がりエッジでクロックされたＤ形フリップフロップ１４５の入力に結合され、変換ステージからのビット値ｂｉを出力に供給する。比較器手段１４０のＤおよび  
【数３】
2005534221.tif 000005
出力は、量子化された値Ｄをビット電流に変換する、ディジタル−アナログ変換器（ＤＡＣ）１５０のそれぞれの入力に結合されている。このビット電流は、合計手段１６０に結合され、この結合は、ホールディング期間ΦＨの間にビット電流を合計手段に結合すると共にサンプリング期間ΦＳの間にビット電流を合計手段から切り離すように動作する第３の切換え手段１５５を用いて行なわれる。
【００１６】
合計手段１６０は、ホールディング期間ΦＨの間にビット電流と直接出力１３１の電流との間の差を形成するために準備されており、これにより、変換ステージＳｉからの出力に残余ｒｉを提供できる。
【００１７】
図４は、電流メモリ手段１３０、第１の切換手段１２０および第３の切換手段１３５を備えるＳ／Ｈ回路を示している。電流メモリ手段１３０は、第１および第２の相補的ＰＭＯＳ／ＮＭＯＳトランジスタ対Ｐ１／Ｎ１およびＰ２／Ｎ２を備え、それぞれの対は、各切換え手段１３３および１３４と共にシングルエンドされたクラスＡＢ電流メモリセルを形成すると共に、一緒になってバランスされたクラスＡＢ電流メモリセルをも形成している。入力電流は、第３および第４の切換え手段１３３および１３４が閉成された期間Φ’Ｓの間に、バランスされたメモリセル内に記憶され、サンプリング期間ΦＳの間に生成されると共に、記憶された電流は、第３および第４の切換え手段１３３および１３４が開成されたホールディング期間ΦＨの間に直接出力１３１へ供給される。電流メモリ手段１３０はまた、第３および第４の相補的ＰＭＯＳ／ＮＭＯＳトランジスタ対Ｐ３／Ｎ３およびＰ４／Ｎ４を備え、これらの対は、バランスされたクラスＡＢ電流メモリセル内の電流ミラー出力１３２にミラーを提供するように結合されている。上述したように、サンプリング期間ΦＳの間にミラー出力１３２に現れた電流は入力電流の複製であり、ホールディング期間ΦＨの間、電流のこの値は維持される。この実施形態の全てのスイッチは、ＭＯＳトランジスタとして実施されても良い。
【００１８】
ΦＳ、Φ’ＳとΦＨとの間のタイミング関係は、図５に、閉成された切換え手段に対応する高レベルで示されている。スイッチングトランジスタの立ち上がりエッジから下降エッジまでの持続時間は、入力電流が期間ΦＳの終わりで第１の切換え手段１２０により結合を解除される少し前に、期間Φ’Ｓが終了することを実証すると共に、記憶された電流が結合の解除動作により歪められないことを保証するために、誇張されている。
【００１９】
図６を参照すると、比較器手段１４０は再生比較回路１４１および切り離し（結合解除する―decoupling―）手段１４２を備える。再生比較回路１４１は、トランスコンダクタンスＧｍを与える相補的ＰＭＯＳ／ＮＭＯＳトランジスタ対Ｐ５／Ｎ５およびＰ６／Ｎ６と、サンプリング期間ΦＳの間は閉成されると共にオン抵抗Ｒｏｎを有するリセットスイッチ１４４とを有する正のフィードバックループに接続された２つのトランスコンダクタを備える。リセットスイッチ１４４が閉成されたとき、比較回路１４１の入力に流れる入力電流Ｉｉｎに伴って、リセットスイッチ１４４に印加される電圧は、  
【数４】
2005534221.tif 000006
である。このループは、  
【数５】
2005534221.tif 000007
で安定して供給される。リセットスイッチ１４４が閉成されたとき、再生比較回路１４１はリセットされ、すなわち、比較回路の前の状態の全てのメモリは消去される。リセットスイッチ１４４が開成されたとき、安定性のための状況はもはや保持せず、リセットスイッチ１４４に印加された電圧は、その最初の極性により、これが供給レール電圧ＶｓｓおよびＶｄｄに達するまでに、決定された方向で再生的に増幅される。再生の際の速度は、入力電流Ｉｉｎの大きさに依存している。小さな入力電流は緩やかな再生を生成し、大きな入力電流は素速い再生を生成する。再生プロセスは、結果として、変換プロセスの正確さを限定可能である“キックバック”と名付けられた現象を生じることができる。もしも大きな電圧のスイング（向きを変えること）が、電流メモリ手段１３０のミラー出力１３２へと送り戻されるために、リセットスイッチ１４４の何れかの側で許容されるならば、キックバックが生じるであろうし、これにより信号を劣悪にすることになる。切り離し手段１４２はこのようなキックバックを防止する。
【００２０】
切り離し手段１４２は、ミラー出力１３２から受信された信号を再生比較回路１４１から切り離すための切り離しスイッチ１４５，１４６を備え、さらに、再生比較回路１４１がミラー出力１３２から切り離されたときに、電流経路を提供するためのバイパススイッチ１４７を備える。
【００２１】
この切り離し手段１４２は、再生の度合いをモニターすると共に、この再生の度合いが以下のように、所定の値となったときに切り離しスイッチ１４５，１４６を開成するために設けられている。ＮＯＲ機能を提供するゲート手段１４８は、それぞれ第１および第２のキャパシタＣａおよびＣｂを用いて、リセットスイッチの何れかの側にそれぞれ結合された第１および第２のゲート入力を有する。第１および第２のゲート入力はまた、参照スイッチ手段１４９を用いて、参照電圧源Ｖｒｅｆに結合される。参照スイッチ手段１４９は、リセットスイッチがまた閉成されたときでサンプリング期間ΦＳのＶｒｅｆから間中、第１および第２のゲート入力を参照電圧源Ｖｒｅｆに結合すると共に、再生比較回路１４１が再生している間でホールディング期間ΦＨの間中、それらを切り離している。参照電圧Ｖｒｅｆの電圧は、ゲート手段１４８の切換えしきい値よりも低くなっている。
【００２２】
動作において、サンプリング期間ΦＳの間、第１および第２のゲート入力は、電圧Ｖｒｅｆまで強制され、第１および第２のキャパシタＣａおよびＣｂは、電圧Ｖｒｅｆとリセットスイッチ１４４の何れかの側の電圧との間の差分電圧にまで充電される。電圧Ｖｒｅｆはゲート手段１４８の切換えしきい値よりも下であるので、ゲートは、切り離しスイッチ１４５，１４６の閉成とバイパススイッチ１４７の開成を維持するように準備された論理ハイレベルの出力を提供する。ホールディング期間ΦＨの開始に当たって、参照スイッチ手段１４９は第１および第２のゲート入力を参照電圧源Ｖｒｅｆから切り離すが、同時に第１および第２のゲート入力における電圧が第１および第２のキャパシタＣａおよびＣｂにおける充電により電圧Ｖｒｅｆで保持される。再生が確実になるにつれて、リセットスイッチ１４４の何れかの側の電圧は、ミラー出力１３２での電流の極性に依存して、一方はＶｓｓで他方はＶｄｄの電源レール電圧へと変化して、これらの電圧の変化は、それぞれ第１および第２のキャパシタＣａおよびＣｂを介して、それぞれ第１および第２のゲート入力へと転送される。第１または第２のゲート入力の何れかの側での電圧がゲート手段１４８の切換しきい値よりも高くなるときは、ゲート出力での電圧は、低い論理レベルとなり、これにより切り離しスイッチ１４５，１４６に対してミラー出力１３２を再生比較回路１４１から切り離させて、バイパススイッチ１４７を閉成させることができ、これによりミラー出力１３２における信号のための経路を提供できる。このようにして、再生の方向は確実に定められるが、電流メモリ手段１３０は、再生が損害を与える割合に達してしまう前に、分離される。量子化された値Ｄおよびその反転した値  
【数６】
2005534221.tif 000008
は、リセットスイッチ１４４の何れかの側の電圧から提供される。
【００２３】
比較手段１４０に対する電流メモリ手段１３０の直接的な結合は、上述したようなキックバックが生じない場合のみ可能である。比較手段１４０がキックバックを防止する手段を有していないならば、ホールディング期間の間にキックバックが生じ得るであろうし、電流メモリ手段１３０の直接出力１３１およびミラー出力１３２での信号が劣悪になってしまうであろうし、その結果として、量子化された値Ｄが劣化し、それ故に残余ｒｉも劣化することになる。
【００２４】
図７を参照すると、ＤＡＣ１５０はバランスされた電流モード１ビット装置である。これは、等しい値を有するが極性が逆になった２つのＤＣ電流±ＩＤＡＣを生成する手段を備えており、この電流は比較手段１４０の出力により提供される量子化された値Ｄおよび値
【数７】
2005534221.tif 000009
により制御される反転スイッチ配置１５２を用いてバランスされた出力１５１へと結合されている。反転スイッチ配置１５２は、バランスされた出力１５１における２つのＤＣ電流±ＩＤＡＣが反転されることを可能にしている。２つのＤＣ電流±ＩＤＡＣの値は、ＡＤＣの連続する変換ステージＳｉのそれぞれのために半分にされる。これは、合計手段１６０に対して、簡単な配線接続を用いると共に残余を倍増する必要なしに、実現されることを認めている。
【００２５】
図１４の表は、２相クロックの各位相Φ１，Φ２のための、および、図３の変換ステージを備えるＡＤＣ用に奇数および偶数の変換ステージＳｉのための、ＡＤＣ素子の状態を要約している。奇数の変換ステージＳｉ、ｉ＝１，３，…などのため、第１クロック位相Φ１の間に、電流メモリ手段１３０がサンプリングを行ない、比較手段１４０がリセットし、ＤＡＣ１５０がオフとなり、これは、第３のスイッチ手段１５５により合計手段１６０から切り離されることを意味している。偶数の変換ステージＳｉ、ｉ＝２，４，…などのため、第１クロック位相Φ１の間に、電流メモリ手段１３０がホールディングを行ない、比較手段１４０がミラー出力１３２での電流を量子化し、ＤＡＣ１５０がオンとなり、これは、第３のスイッチ手段１５５により合計手段１６０に結合されることを意味している。第２のクロック位相Φ２の間に、奇数および偶数の変換ステージの状態が入れ換えられる。
【００２６】
変換ステージＳｉの第２実施形態は図８に示されている。この第２実施形態は、キックバックの再生を避けるための代替的な方法としての比較手段用の非再生回路を用いている。この非再生比較手段は、図８において参照番号１４０’により示されている。図３および図８で同一の構成要素は、同一の参照符号を付して説明を繰り返さないであろう；以下に相違点のみが説明される。図８において、Ｄ形フリップフロップ１４０’は、非再生比較手段１４０’の出力での信号をラッチするために、非再生比較手段１４０’およびＤＡＣ１５０の間に結合されており、Ｄ形フリップフロップ１４５’の出力は、量子化された値Ｄとその反転した値  
【数８】
2005534221.tif 000010
をＤＡＣ１５０へ提供している。非再生比較手段１４０’は、電流メモリ手段１３０をＤ形フリップフロップ１４５’からのキックバックから保護する、低入力インピーダンスを有する。図９を参照すると、非再生比較手段１４０’は、低入力インピーダンスを供給するために、ソースフォロワフィードバックＭ１／Ｍ２を伴う電圧ゲインステージＭ３／Ｍ４を備えている。
【００２７】
図１５の表は、２相クロックの各位相Φ１，Φ２のための、および、図８の変換ステージを備えるＡＤＣ用に奇数および偶数の変換ステージＳｉのための、ＡＤＣ素子の状態を要約している。奇数の変換ステージＳｉ、ｉ＝１，３，…などのため、第１クロック位相Φ１の間に、電流メモリ手段１３０がサンプリングを行ない、比較手段１４０’がミラー出力１３２での電流を量子化し、ＤＡＣ１５０がオフとなっている。偶数の変換ステージＳｉ、ｉ＝２，４，…などのため、第１クロック位相Φ１の間に、電流メモリ手段１３０がホールディングを行ない、比較手段１４０’がリセットし、ＤＡＣ１５０がオンとなる。第２のクロック位相Φ２の間に、奇数および偶数の変換ステージの状態が入れ換えられる。
【００２８】
ＲＳＤアルゴリズムで使用のためにｐｉおよびｑｉ用の値を生成する変換ステージＳｉの第３実施形態が図１１に示されている。図３および図１１で同一の構成要素は、同一の参照符号を付して再び説明されないであろう；以下に異なる構成要素のみ説明される。図１１において、電流メモリ手段２３０は、電流メモリ手段１３０と同様に、直接出力１３１と第１のミラー出力１３２を備えているが、さらに、第２の電流ミラーおよび第２のミラー出力２３２を備えている。第１および第２のミラー出力１３２と２３２とは釣り合っている。サンプリング期間ΦＳの間に第２のミラー出力２３２に現れる電流は、入力電流の複製であり、ホールディング期間ΦＨの間だけ電流のこの値は維持される。第１および第２のミラー出力１３２，２３２は、同一である第１および第２の比較手段１４０，１４０”に、それぞれ結合されている。電流源２４１，２４２は、第１のミラー出力１３２に結合されて、これにより第１の比較手段１４０の切換えしきい値を＋Ｉｒｅｆに設定できると共に、第２のミラー出力２３２に結合された電流源３４１，３４２は、第１の比較手段１４０の切換えしきい値を−Ｉｒｅｆに設定する。第１および第２の比較手段１４０，１４０”のそれぞれからの出力は、それぞれの出力にｐｉおよびｑｉ用の値を提供するＤ形フリップフロップ１４５のそれぞれの入力に結合されている。第１および第２の比較手段１４０，１４０”のそれぞれからの出力はまた、ディジタル−アナログ変換器（ＤＡＣ）１５０’のそれぞれの入力に結合されており、このＤＡＣ１５０’は、第１および第２の比較手段１４０，１４０”のそれぞれから出力された量子化された値Ｄｐ，Ｄｑを、ＤＣ電流へと変換する。ＤＡＣ出力電流の値およびＩｒｅｆは、次の変換ステージで半分にされる。この実施形態において、量子化された値Ｄｐ，Ｄｑは、３つの組合せ［０，０］［０，１］または［１，０］の１つを取ることができ、それゆえに、ＤＡＣ１５０’は、
【数９】
2005534221.tif 000011
ビットＤＡＣとして考慮可能である。図１１の実施形態におけるＤＡＣ１５０’は、図３および図８の実施形態のＤＡＣ１５０として同様に用いることが可能であり、ＤｐはＤと等しく、Ｄｑは  
【数１０】
2005534221.tif 000012
と等しい。
【００２９】
随意的には、ｐｉ，ｑｉに関する値を生成する図１１に示された変換ステージは、非再生比較手段１４０，１４０’の代わりに、２つの非再生比較手段１４０’を備えても良く、この場合、図８の変換ステージと同様に、２つのＤ形フリップフロップ１４５がそれぞれの再生比較手段１４０，１４０”とＤＡＣ１５０との間に結合されている。
【００３０】
図１２を参照すると、２つのパイプラインの変換手段が、単一のパイプラインの２倍の変換レートで動作可能であるＡＤＣを形成するために多重化可能である。第１のパイプラインの変換ステージＳ’ｉ，ｉ＝１，Ｎは、２つの位相クロックのうちの第１の位相Φ１の間に奇数番号のステージをサンプルし、２つの位相クロックのうちの第２の位相Φ２の間に偶数番号のステージをサンプルするよう動作すると共に、第２のパイプラインの変換ステージＳ”ｉ，ｉ＝１，Ｎは、２つの位相クロックのうちの第２の位相Φ２の間に奇数番号のステージをサンプルし、２つの位相クロックのうちの第１の位相Φ１の間に偶数番号のステージを、サンプルするように動作する。それゆえに、初期の電流ｒ０は、それぞれのクロックサイクルで２回サンプルされる。初期のＳ／Ｈステージ１１は、初期の電流ｒ０をサンプルしてこのサンプルされた電流を交互に各パイプラインに供給する。図１６の表は、２つの位相クロックのそれぞれの位相Φ１，Φ２用のＡＤＣ素子の状態を要約すると共に、２つの多重化パイプラインを有し、図３の変換ステージを備える図１２のＡＤＣ用の奇数および偶数変換ステージＳｉ用のＡＤＣ素子の状態を要約する。その代わりに、図１２のＡＤＣが図８の変換ステージを備えていても良い。
【００３１】
図１７は、初期のＳ／Ｈステージ１１としての使用に適したＳ／Ｈ回路を示している。この回路は、それぞれのクロックサイクルで２つのサンプルをとる時分割多重体制（レジーム―regime―）で動作させられる第１および第２のクラスＡ切換え電流メモリセルＭ１およびＭ２を用いている。位相Φ１で、初期の電流ｒ０はバイアス電流Ｊに合計されて、その電流Ｊ＋ｒ０が第１のメモリセルＭ１によりサンプルされる。同時に、第２のメモリセルＭ２内に保持された電流ｒ’０は、第１のパイプラインの変換ステージＳ’ｉ，ｉ＝１，Ｎへと流れる。位相Φ２で、第２のメモリセルＭ１は、初期の電流ｒ０は、第１のメモリセルＭ１内に保持された電流ｒ”０が、第２のパイプラインの変換ステージＳ”ｉ，ｉ＝１，Ｎへと流れる間に、初期の電流ｒ０をサンプルする。図１７のＳ／Ｈ回路が非多重化された出力電流を供給するために用いられているとき、図１７に点線で示すように、電流ｒ’０およびｒ”０は単一の出力電流ｉ０を生成するために合計可能である。実際には、図１７における全てのスイッチは、クロック波形によりオンとオフとを切換えられるＭＯＳトランジスタ（すなわち、ＮＭＯＳＴ’ｓ）である。サンプリングの瞬間は、図１８に示されるようなクロック波形Φ１，Φ２の下降エッジにより定義される。クロック波形Φ’１，Φ’２のにより動作させられるメモリスイッチは、初期電流ｒ０がΦ１，Φ２によりそれぞれ妨害される前に、開成される。Φ’１，Φ’２の下降エッジのタイミングまたは形における何れかの差は、サンプリングエラーを生成するであろうし、このエラーは、出力電流ｒ’０およびｒ”０における偽の周波数を生成する可能性がある。更なるエラーは、不適当なメモリ帯域からの結果である可能性がある。それぞれのメモリセルＭ１，Ｍ２の入力位相において、メモリセルトランジスタのドレイン電流は、初期電流ｒ０に続くことを試みるが、避けられない遅れを伴っている。このようなクラスＡメモリセルにおいては、トランスコンダクタンスは、飽和状態でのＭＯＳＴの二乗検波動作上の理由により信号に依存しており、これは、遅延信号依存およびサンプリングエラーに対して、結果として信号の歪みを生成する可能性を与えている。クラスＡ切換え電流メモリセルＭ１，Ｍ２を用いる代わりとして、例えば図４との関連で説明したように、クラスＡＢ切換え電流メモリセルが図１７のＳ／Ｈ回路に用いられていても良い。
【００３２】
図１９は、初期のＳ／Ｈステージ１１としての使用に適した代替的なＳ／Ｈ回路を示しているが、図１７の不都合を克服している。これは、時間多重化された一対のメモリセルＭ３，Ｍ４を備え、これらのそれぞれには異なるメモリスイッチ配置が設けられる。この動作は、クロック位相Φ’１，Φ’２が２倍の周波数クロックΦ０とその反転  
【数１１】
2005534221.tif 000013
とにより置き換えられていること以外は、図１７のＳ／Ｈ回路に関して上述した説明と同様である。このメモリスイッチの結合は、メモリセルＭ３内のΦ０およびΦ１スイッチが閉成されたときはメモリセルＭ３は初期電流ｒ０を追跡すると共に、メモリセルＭ４内のΦ０およびΦ２スイッチが閉成されたときはメモリセルＭ４は初期電流ｒ０を追跡することを保証している。各場合において、サンプリングの瞬間は、位相  
【数１２】
2005534221.tif 000014
で閉成する入力スイッチ１２は、両方のメモリセルＭ３，Ｍ４への入力経路が遮断されているときのサンプリング位相における時間の間隔の間の初期電流ｒ０の連続的な経路を保証している。
【数１３】
2005534221.tif 000015
は、短い遅れを先導すると共に初期電流ｒ０の早すぎる遮断に対して連続的に保護するインバータを用いてΦ０から生成される。クラスＡよりもむしろクラスＡＢメモリセルの使用は信号依存エラーを減少させる。これは、くらすＡセルとは異なって、近似的に信号に依存しないトランスコンダクタンスをＰＭＯＳ／ＮＭＯＳ対が維持することに起因している。したがって、限られた帯域幅を伴うクラスＡＢメモりセルＭ３，Ｍ４は、信号における振幅の大きな変化を超える正確に一定の時間遅延を伴う初期電流ｒ０を追跡し、したがって、信号の歪みを小さくさせている。さらに、メモリスイッチが開のときに発生する充電の注入は、近似的に一定のゲインエラーを生成し、これは、結果として少ない歪みを再び与えることになる。図１９のＳ／Ｈ回路が非多重化出力電流を供給するために用いられるとき、電流ｒ’０およびｒ”０は、図１９に点線で示されているように、単一の出力電流ｉ０を形成するために合計されることが可能である。
【００３３】
随意的には、２つの多重化パイプラインを有する図１２のＡＤＣは、ＲＳＤアルゴリズムでの使用のために上述されているように、ｐｉおよびｑｉを生成するための手段を備えていても良い。
【００３４】
随意的には、２つより多くのパイプラインが多重化されていても良いし、これらは、それぞれで、ｐｉおよびｑｉを生成するための手段を備えていても良い。
【００３５】
随意的には、図１１を参照しながら説明した変換ステージは、２つの量子化レベルよりも多くのレベルが実施されることを可能にするために、２つのミラー出力１３２，１３３よりも多くの出力を有することも可能であり、この場合、ＤＡＣ１５０’は、量子化レベルの増加された数に適応するためにそれ相当に変更されるであろう。ＲＳＤアルゴリズムは、２つの量子化レベルよりも多くのレベルに適応するように拡大適用されても良い。
【００３６】
随意的に、回路の代替的な構成が電流メモリ手段１３０のために用いられても良い。
【００３７】
随意的に、回路の代替的な構成がＤＡＣ１５０または１５０’のために用いられても良い。
【００３８】
随意的に、各変換ステージは、適切な数の量子化レベルとｎビットを変換できるＤＡＣ１５０，１５０’とを有する比較手段１４０，１４０’，１４０”を用いることによりｎビットを生成しても良い。
【００３９】
随意的に、ＡＤＣおよびその構成要素は、上述されたバランスされた回路の代わりにシングルエンドされた回路を備えていても良い。
【００４０】
図１３を参照すると、この発明によるＡＤＣを備える無線受信機は、アンテナ４９０からのＲＦ（Radio Frequency―無線周波数―）信号を受信するための信号入力部５００を備えている。この信号入力部５００は、好ましくない周波数帯域における信号を濾波するためのＲＦフィルタ５１０に結合される。ＲＦフィルタ５１０の出力は、濾波された信号を増幅する低雑音増幅器（ＬＮＡ―Low Noise Amplifier―）５２０に結合される。ＬＮＡ５２０の出力は、ダウンコンバージョン用の第１および第２のミキサ５３０，５４０の第１の入力に結合されている。第１のミキサ５３０の第２の入力は、局部発振源５５０に結合され、第２のミキサ５４０の第２の入力は、９０°位相シフトさせたネットワーク５６０を介して、局部発振源５５０に結合されている。第１および第２のミキサ５３０，５４０は、同一位相および直交位相ダウンコンバートされた信号Ｉ，Ｑのそれぞれの出力を提供しており、これらの出力は、非疑似（anti-alias）フィルタ５７０のそれぞれの入力に結合されている。非疑似フィルタ５７０は、濾波されたＩおよびＱ信号をそれぞれの出力に提供し、これらの出力は、濾波されたＩおよびＱ信号のディジタル変換用の各々のＡＤＣ５８０，５９０に結合されている。ＡＤＣ５８０，５９０は、この発明の第１のアスペクトに基づいている。それぞれディジタル変換されたＩおよびＱ信号を提供する、各ＡＤＣ５８０，５９０からの出力は、ディジタル信号プロセッサ６００に結合され、このプロセッサはチャネルフィルタリングを適用し、ディジタル変換されたＩおよびＱ信号を復調してその出力６１０へデータを搬送する。
【００４１】
この明細書および特許請求の範囲において、構成要素の前の不定冠詞“a”または“an”はそのような構成要素が複数であることを排除するものではない。さらに、単語“備える（comprising）”は、そこで列挙されたもの以外の他の構成要素の存在を排除するものではない。
【００４２】
この明細書を読むことにより、他の変形例はこの技術分野の熟練者に対して明らかであろう。このような変形例は、アナログ−ディジタル変換器、無線受信機または電流切換回路の設計、製造および使用のいて既に周知であり、この明細書において既に説明された特徴の代わりまたはそれに加えて用いられるかもしれない他の特徴を含んでいても良い。
【図面の簡単な説明】
【００４３】
【図１】１ビット／ステージのＮビット電流切換パイプラインＡＤＣの一般的な構成を示すブロック図である。
【図２】変換手段の従来の構成を示すブロック図である。
【図３】この発明の第１実施形態による変換ステージを示す概略ブロック図である。
【図４】Ｓ／Ｈ回路を示す概略ブロック図である。
【図５】図４のＳ／Ｈ回路の動作を示すタイミングチャートである。
【図６】再生回路を備える電流比較手段を示す概略図である。
【図７】ＤＡＣを示す概略ブロック図である。
【図８】第２実施形態による変換ステージを示す概略ブロック図である。
【図９】非再生比較手段を示す概略ブロック図である。
【図１０】ＲＳＤアルゴリズムを含むＮビット電流切換パイプラインＡＤＣの一般的な構成を示すブロック図である。
【図１１】第３実施形態による変換ステージを示す概略ブロック図である。
【図１２】多重化された変換ステージの２つのパイプラインを有するＡＤＣを示す概略ブロック図である。
【図１３】ＡＤＣを備える電子装置を示す概略ブロック図である。
【図１４】図３の変換ステージを備えるＡＤＣ用のＡＤＣ素子の状態を示すテーブルである。
【図１５】図８の変換ステージを備えるＡＤＣ用のＡＤＣ素子の状態を示すテーブルである。
【図１６】図３の多重化されたパイプラインと変換ステージを備えるＡＤＣ用のＡＤＣ素子の状態を示すテーブルである。
【図１７】変換ステージの２つのパイプラインを供給するために最適なＳ／Ｈ回路の概略図である。
【図１８】図１７のＳ／Ｈ回路用のタイミング図である。
【図１９】変換ステージの２つのパイプラインを供給するために最適な代わりのＳ／Ｈ回路の概略図である。
【図２０】図１９のＳ／Ｈ回路用のタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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