(57)【要約】  大きな信号を対象とするMOS回路にESD保護デバイスを追加するための改善された方法が提供される。ESD（保護）デバイスとMOSデバイスは、それぞれ、別個に、オフチップにて、リジッドな電圧点に接続され、これによってMOSデバイスが追加的に容量的に負荷されることが排除される。本発明の方法を実装する改善されたRFMOS増幅器が提供される。バック・ツウ・バックダイオードを備えるESDデバイスが、VddノードとGNDノードにオフチップにて接続され、これによって増幅トランジスタが、ESDデバイスとの、過渡的な順方向バイアシングに起因する性能を劣化させる相互作用から絶縁される（守られる）。この方法及び装置はあらゆる数のMOSデバイスを備える回路に容易に拡張することができる。
2005512377.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ回路に静電放電に対する保護を、追加の寄生容量を最小限に抑えながら、提供するための方法であって、
前記トランジスタ回路にダイオードを加えるステップと、
前記ダイオードをリジッドな電圧点に接続するステップと、を含むことを特徴とする方法。
【請求項２】
前記ダイオードが、能動コンポーネントを保護するために、電圧源とグランドノードに対する並列路が提供されるような構成にて追加される、ことを特徴とする請求項１記載の方法。
【請求項３】
前記トランジスタ回路が一つ或いは複数のMOSトランジスタを備える、ことを特徴とする請求項２記載の方法。
【請求項４】
各トランジスタに対して、前記ダイオードが、前記グランドノードからゲートに向かう方向と、ゲートから電源電圧ノードに向かう方向とに、バック・ツウ・バックに接続される、ことを特徴とする請求項３記載の方法。
【請求項５】
前記ダイオードがオンチップにてボンドパッドに接続され、これらボンドパッドがオフチップにて前記電源電圧とグランド電圧に接続される、ことを特徴とする請求項４記載の方法。
【請求項６】
各トランジスタのゲートが、抵抗によって、静電放電に対する追加の保護が提供されるが、追加の寄生容量は最小となるようなやり方にてバイアスされ、
前記ダイオードが、前記グランドノードから前記抵抗に向かう方向と、前記抵抗から前記電源電圧ノードに向かう方向とにバック・ツウ・バックに接続される、ことを特徴とする請求項３記載の方法。
【請求項７】
前記ダイオードがオンチップにてボンドパッドに接続され、これらボンドパッドがオフチップにて前記電源電圧と前記グランド電圧に接続される、ことを特徴とする請求項６記載の方法。
【請求項８】
トランジスタ回路に静電放電に対する保護を、追加の寄生容量を最小限に押さえながら、提供するための方法であって、
前記トランジスタ回路にダイオードを加えるステップと、
前記ダイオードを、いかなる信号入力或いは出力ノードをも容量的に負荷されないようなやり方にて接続するステップと、を含むことを特徴とする方法。
【請求項９】
少なくとも１つのトランジスタと、
各トランジスタに対する静電放電保護デバイスとを備え、この静電放電保護デバイスが第一のダイオードと第二のダイオードとを備え、これらがリジッドな電圧点に接続される、ことを特徴とする回路。
【請求項１０】
前記ダイオードが、電圧源とグランドノードに対する並列路が提供されるような構成にて追加される、ことを特徴とする請求項９記載のトランジスタ回路。
【請求項１１】
前記トランジスタが、MOSトランジスタを備える、ことを特徴とする請求項１０記載のトランジスタ回路。
【請求項１２】
前記ダイオードが、前記トランジスタ回路の、前記グランドノードから前記ゲートに向かう方向と、前記ゲートから前記電源電圧ノードに向かう方向とに、バック・ツウ・バックに接続される、ことを特徴とする請求項１１記載のトランジスタ回路。
【請求項１３】
前記ダイオードが、前記トランジスタ回路を含む集積回路パッケージの外側の、リジッドな電圧点に、オンチップボンドパッドを介して接続される、ことを特徴とする請求項１２記載のトランジスタ回路。
【請求項１４】
前記トランジスタ回路が、増幅器回路の部分を備えることを特徴とする請求項１３記載のトランジスタ回路。
【請求項１５】
更に、前記トランジスタのゲートをバイアスするための抵抗が含まれ、前記ダイオードが、前記トランジスタ回路の、前記グランドノードから前記抵抗に向かう方向と、前記抵抗から電源電圧ノードに向かう方向とに、バック・ツウ・バックに接続される、ことを特徴とする請求項１１記載のトランジスタ回路。
【請求項１６】
前記ダイオードが、前記トランジスタ回路を含む集積回路パッケージの外側の、リジッドな電圧点に、オンチップボンドパッドを介して接続される、ことを特徴とする請求項１５記載のトランジスタ回路。
【請求項１７】
前記トランジスタ回路が、増幅器回路の部分を備えることを特徴とする請求項１６記載のトランジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力増幅器、より詳細には、高周波用途に用いるのに適する電力増幅器に対する改善された構成に係る。
【背景技術】
【０００２】
静電放電（Electrostatic discharge, "ESD"）は、集積回路に損傷を与える主要が原因である。今日、半導体回路、例えば、CMOS増幅器及びデジタル回路は、しばしば、回路に加えられたダイオードを備えるオンチップ（on-chip）ESD保護デバイスを利用する。典型的には、これら保護回路はバック・ツウ・バック構成（back to back confuguration ）に加えられたダイオードを備え、これらダイオードによって、チャージ（charge）が、損傷を受け易い回路ノード、例えば、CMOSゲートへの信号入力に向かうのをそらされる。
【０００３】
このESD保護を提供するための従来の方法は、理論的には、大きな信号を対象とする回路（large signal circuit）にも移転することができる。より具体的には、このようなESD保護スキームは、RF用途における金属酸化膜半導体電界効果トランジスタ（metal oxide semiconductor field-effect transistor, "RF MOSFET"）のゲートを保護するために用いることができる。このようなスキームにおいては、MOSトランジスタの、ゲートノードとVddノードとの間、及びゲートノードとVgg（つまり、GND)ノードとの間に、バック・ツウ・バックダイオード（back to back diode）が接続される。これらトランジスタ自体のドレインノードとソースノードは、通常は、電圧レールノード（voltage rail node）にも接続される。こうして、各トランジスタに対して、第一のダイオードは、それが保護しようとするMOSデバイスのゲートとドレインとの間にオンチップにて接続され、第二のダイオードは、同一のMOSデバイスのゲートとソースとの間にオンチップにて接続される。MOSのVdd/VggノードとESDデバイスとは、こうしてオンチップにて接続される。
【０００４】
これらドレイン或いはソースに対する静電チャージ（electrostatic charge）が出現すると、これら２つのダイオードは、その静電チャージの極性に依存して順方向或いは逆方向モードにて導通し、これによって、この静電チャージをMOSゲートからそらす。
【０００５】
１つの追加的な保護手段として、MOSデバイスの入力ゲートをバイアスするために、抵抗性のフィード（resistive feed）を用いることもできる。この抵抗は、この抵抗を横切る電圧を落とすことで、ESDに対する追加の保護を提供する。
【０００６】
ただし、これら従来の技術を用いた場合、これらダイオードが、MOSデバイスのゲートの所と、場合によっては、ドレイン/ソースノードの所に寄生の容量性の負荷効果（parastic capacitive loading effect）を有することとなり、結果として、増幅器のRF性能を劣化させるおそれがある。小さな信号を対象とする増幅器（small signal amplifiers）の場合は、こうして追加される寄生容量は、一定な、時間と共に変わることのない、負荷となる。このような一定な負荷は、確かに、性能を劣化させることはあるが、これが非線形性（non-linearity）を導入することはない。従って、こうして追加される寄生容量は、小さな信号を対象とする用途の場合は、耐え得る。
【０００７】
ただし、大きな信号を対象とする電力増幅器の場合は、（n-型MOSトランジスタの場合）ドレインにおいて、零から、その増幅器の電源電圧の二倍に至る、つまり、零から２*Vddに至る、大きな電圧の振れ（voltage swing）が発生し得る。これは、増幅トランジスタのドレインに対する誘導性のフィード（inductive feed）の性質に起因する。同時に、ゲート電圧の位相が、ドレイン波形とずれる（swing out）ことがある。この位相がずれる事象が発生すると、最悪の場合、ドレインノードは大きな負の電圧を有し、ゲートノードはそのピークの正の電圧を有することとなる。このような事態が発生すると、ゲートとドレインとの間のダイオードが順方向にバイアスされ、結果として、ゲート電圧がダイオードの順方向ドロップ（forward drop）にクリッピングされ、電力増幅器に歪みが生じる原因となる。たとえ上述のような電圧の振れが発生しない場合でも、これら２つのダイオードの逆バイアスは、時間と共に大きく変化する。この結果、寄生の容量負荷が非線形的に変化し、このため、電力増幅器内に大きな歪みが導入されることとなる。これらの理由から、従来のESD保護構成は、電力増幅器回路に対しては正当化できない（適当でない）。
【０００８】
従って、追加の寄生容量を導入することのないESD保護デバイスを有する電力増幅器回路が必要とされている。
【発明の開示】
【０００９】
本発明の１つの目的は、追加の寄生容量の導入を最小限に押される、或いはこれを排除することができる、ESD保護の方法を提供することにある。
【００１０】
本発明のもう１つの目的は、ESD保護デバイスを導入するが、ただし、追加の寄生の容量性の負荷は最小限に抑えられる、或いは回避される、電力増幅器回路を提供することにある。
【００１１】
大きな信号を対象とするMOS回路にESD保護デバイスを追加するための改善された方法が提供される。ESD（保護）デバイスと、MOSデバイスは、それぞれ、別個に、オフチップにて、リジッドな電圧点（rigid voltage point）に接続され、これによってMOSデバイスが追加的に容量的に負荷されることが排除される。
【００１２】
本発明の方法を実装する改善されたRF MOS増幅器が提供される。バック・ツウ・バックダイオードを備えるESDデバイスが、VddノードとGNDノードにオフチップにて接続され、これによって増幅トランジスタが、ESDデバイスとの、過渡的な順方向バイアスに起因する性能を劣化させるような相互作用から絶縁される。
【００１３】
この方法及び装置は、あらゆる数のMOSデバイスを備える回路に容易に拡張することができる。
【００１４】
本発明は、以下の説明を、添付の図面を参照しながら読むことで、より良く理解できるものである。
【発明を実施するための最良の形態】
【００１５】
図１は、MOSFETをESD事象から保護するための従来の方法を示す。本発明はこの構造の改善を図ることを目的とするが、ただし、殆どの回路要素はこの構造のそれと共通するため、最初に、この構造について詳細に説明し、その後、本発明による修正について説明する。
【００１６】
最初に、図１について説明するが、図１並びにここに示される全ての図面において、点線１００の内側のエリアは回路の内のオンチップの部分を示す。各MOSデバイスに対して、バック・ツウ・バックダイオード（back to back diode）を備えるESD（保護）デバイスが用いられる。ダイオードD1１０１とD2１０２は、それぞれ、グランドレール（ground rail）１６２からトランジスタのゲート１５０（図面中に点”X”としても示されている）に向かう方向と、ゲート１５０からVddレール１６１に向かう方向とに、バック・ツウ・バックに配置される。ダイオードD1１０１の一方の端は、それが保護しようとするMOSデバイスのドレインノード１５１（図面中に点”Y”としても示されている）にオンチップにて接続され、D2１０２はこのMOSデバイスのソースノード１５２（図面中に点”Z”としても示されている）にオンチップにて接続される。
【００１７】
ドレインノード１５１は、ボンドパッドB1１６１に接続され、その後、ボンドワイア１３１を経て、このパッケージのVddピン１７１に接続される。このVddピン１７１は、集積回路全体に対する単一のピンであることも、或いはこのパッケージは、増幅器の各段に対して１つのVddピンを有するように構成することもできる。MOSデバイスのソース１５２は、ボンドパッドB2１６２に接続され、ボンドパッドB2１６２自体は、ボンドワイヤ１３２を介して、このICパッケージの露出されたグランドパドル（ground paddle, GND）１７２に接続される。
【００１８】
インダクタL1１２５が、このMOSデバイスの、ゲートノード１５０をバイアスするために用いられる。幾つかのケースにおいては、このインダクタは、この増幅器の前の段に対するインピーダンス整合要素として用いられる。このインダクタは、Vgg１７０とボンドパッドB3１６０との間に接続される。
【００１９】
これらVddピン１７１或いはGNDピン１７２に対する静電チャージ（electrostatic charge）がVggピン１７０の所に出現すると、ダイオードD1１０１とD2１０２は、その静電チャージの極性に依存して、順方向或いは逆方向モードによる導通を開始する。例えば、ノードX１５０における電圧が静電チャージに起因して上昇すると、ダイオードD1１０１は、順方向への導通を開始し、これによって正の電圧スパイクをMOSゲートからそらし、これによって酸化膜の破壊（oxide berakdown）及びその結果としてのトランジスタに対する損傷を防止する。負の電圧スパイクが発生した場合には、ダイオードD2１０２が、GNDノード１７２からノードX１５０の方向に、順方向の導通を開始し、これによって、負の電圧スパイクに起因するチャージをそらす。明らかなように、このようなESD保護用途において用いられるこれらダイオードは、ゲート１５０からそらすような導通が許されるように、酸化膜破壊電圧値（oxide berakdown voltage value）より小さな順方向/逆方向導通電圧を有するように設計することが必要となる。
【００２０】
図２には、図１に示されるそれと類似するが、ただし、抵抗Rx２９０がゲートの所に追加されている点で異なる構成が示される。図２に示される回路の、他のノード及びコンポーネントは、図１に示されるそれらと同一であり、このため、これらは、下二桁は同一の参照符号にて示されており、図１に示されるそれとユニットが用いられており、簡素化のために、ここでは更には説明しない。この抵抗２９０は、ゲート２５０に対して、ESDに対する追加の保護を、Vgg２７０の所に電圧スパイクが発生した際に、この抵抗２９０間の電圧を落とし、ゲート２５０へと流れる電流を低減することで、提供する。RF信号とMOSゲートとの間に抵抗を備える、図２のタイプの回路は、その回路がもっとも最初の増幅器入力段である場合には、用いることはできない。これは、もっとも最初の入力段の所では、ゲートは、外側のRF入力への直接の接続を有する必要と、誘導性のバイアス（inductive bias）を用いる必要があるためである。
【００２１】
ここまでは問題はない。ただし、図１と図２に示される各回路において、ダイオードD1１０１、２０１とD2１０２、２０２は、オンチップにて、ノードY１５１、２５１と、Z１５２、２５２に接続される。このため、これらダイオードは、図１の回路の場合は、ゲートソード、ドレインノード、及びソースノードの所に、図２の回路の場合は、ドレインノードとソースノードの所に、寄生の容量性負荷（parasitic capacitive load）を導入する。小さな信号を対象とする増幅器の場合は、増幅器の動作がアクティブモードにあるときの、これらダイオード間の瞬間逆バイアス（instantaneous reverse bias）は、増幅器に対するDCバイアス設定値に近い、一定な値となる。これら逆バイアス値は、このため、D1１０１、２０１の場合は、約Vdd‐Vggとなり、D2１０２、２０２の場合は、Vgg‐GND＝Vggとなる。こうして、影響を受けるノードX或いはY/Zにおける寄生容量（parasitic capacitance）は、一定な負荷となり、時間と共に変化しない。この一定な負荷は、上述のように、増幅器の性能を劣化させるが、ただし、これは、非線形性（non-linearity）を導入することはない。
【００２２】
ただし、大きな信号を対象とする増幅器の場合は、MOSデバイスのドレインノードYは、零から、その増幅器に対する電源電圧の２倍に至る電圧の振れ（voltage swing）を有することがある。同時に、ゲート電圧の位相が、ドレイン波形に対して（約１８０°）外れるように振れることがある。これら電圧の振れのために、ダイオードD1が、事実、順方向にバイアスされるような状況が発生し得る。このような場合、結果として、ゲート電圧がダイオードの順方向ドロップにクリッピングされ、電力増幅器に歪みが生じることとなる。
【００２３】
ダイオードD1１０１、２０１の、このような順方向バイアシングが発生しない場合でも、ダイオードD1１０１、２０１と、D2１０２、２０２は、時間と共に激しく変化する逆バイアスを有する。このため、ゲートノード、ドレインノード、及びソースノードの所の寄生の容量性負荷が非線形的に変化し、電力増幅器に更なる歪みが導入されることとなる。こうして、ESD保護を提供するための従来の技術は、この歪みのために、大きな信号を増幅する用途に対しては正当化できない（適さない）。
【００２４】
本発明の方法は、この歪みの問題を、これらダイオードを、増幅器のドレインノード及びソースノードから分離することで治癒する。図３と４は、それぞれ、本発明の改善された方法によって修正された結果としての、図１と２の回路を示す。図３と４の回路は、それぞれ、改めて言及されてない限り、図１と２の回路と同一である。
【００２５】
図３は、本発明の方法による構成を示す。この回路においては、ダイオードD1３０１とD2３０２を備えるESDデバイスは、新たな回路要素であるボンドパッドB1３６４とB3３６３に接続され、MOSデバイスは、ボンドパッドB2３６１とボンドパッドB4３６２へと取り出される。図３に示されるように、B1３６４及びB2３６１をVddパドルに接続するため、及びB3３６３及びB4３６２をGNDピンを接続するために、ボンドワイヤが用いられる。
【００２６】
この方法によると、ピン（ボンドパッド）が加わるため、設計されたドレインインダクタンスと比較して、ピンのインダクタンスが増加することとなるが、これは、当分野において公知の様々な手段を用いて最小限に抑えられる。例えば、このピンインダクタンスの影響を相殺するために、印刷回路基板（printed circuit board, "PCB"）上にオフチップ（off-chip）キャパシタが配置される。
【００２７】
図３に示される実施例においては、ダイオードD1３０１の上側接続、つまり、ボンドパッドB1３６４への接続は、ここではリジッドな電圧点（rigid voltage point）に取り出され、ダイオードD2３０２の下側接続、つまり、ボンドパッドB3３６３への接続も、リジッドな電圧点に取り出される。こうして、これら回路ノードは、図１の構成において発生し得るあらゆる大きな電圧の振れに対する耐性を有する。この新規の方法は、RF動作下においてダイオードD1３０１が順方向にバイアスされ、ダイオードによるクリッピングのために高調波歪みが誘発されるのを排除する。
【００２８】
依然として、ゲートノードX３５０の所に、静電チャージに起因して、瞬間的な電圧の振れが発生することはあり得る。ただし、これらダイオードは、リジッドな電圧点に接続されているために、ノードX３５０における容量性負荷効果の変動は、図１に示される回路構成と比較して著しく低減される。この結果として、従来のESD保護デバイスをオンチップ接続にてトランジスタ回路に接続する従来の技術による方法と比較して全体としての性能の劣化は大幅に低減される。
【００２９】
図３に、もっとも最初の入力段に対して用いるための構成を示す。このため、このゲートは、RF入力に対する外側世界への直接の入力を必要とし、また、抵抗RxをRF経路内に配置することもできない。加えて、MOSゲートに対するバイアスフィード（bias feed）が、段間整合（interstage matching）の場合に要求されるように、インダクタL1であることを必要とされる場合は、抵抗を用いることはできない。これら諸事項が該当しない場合には、図４の回路を用いることができる。
【００３０】
図４は、上述のように、MOSデバイスがもっとも最初の入力段ではない場合、或いは誘導性のバイアスフィード（inductive bias feed）が要求されるような段ではない場合に採用される、図２のような抵抗性のバイアス回路（resistive bias feed）に適用される本発明の方法を示す。このような場合は、抵抗Rx４９０を、ゲートへのバイアス経路に加えることができる。抵抗Rx４９０は、ここでも、この抵抗間の電圧を落とし、これによってMOSゲートに向かって流れる電流を低減することで、ESDに対する更なる保護を提供する。
【００３１】
図３の回路のそれと類似するように、ダイオードD1４０１とD2４０２は、それぞれ、バック・ツウ・バックダイオード構成にて、RF動作においてはリジッドなDCノードである、２つのノードに接続される。このため、これらダイオード上の逆バイアスは、RF動作下において一定にとどまり、RF動作の際の大きな電圧の振れは排除される。
【００３２】
図４に示される構成は、ESD保護と、RF性能への無視できる程度の影響との最適な組合わせを達成する。つまり、この構成においては、これらダイオードはリジッドな電圧ノードに接続され、MOSゲートは抵抗的にバイアスされる。ただし、ゲートへのバイアス路内に追加の抵抗Rxを有さない図３に示す構成でも、非線形の導入を最小限に抑えることができるという観点では、大きな利益をもたらす。
【００３３】
本発明は、大きな信号を増幅することを必要とされるあらゆる用途に対して、著しい改善を提供する。これら用途には、勿論、これらが全てではないが、全ての移動通信用途及び全ての無線LAN用途が含まれる。これは、これら用途においては、信号が空中を進み、十分な強度にて受信機に到達するようにするために、強く増幅された信号を送信することが必要となるためである。
【００３４】
上では、本発明の幾つかの好ましい実施例について説明されたが、当業者においては、様々な他の修正物及び追加物が明白である。例えば、本発明の方法は、マルチトランジスタ増幅器段に適用したり、トランジスタ或いは同等物を備えるデジタル波形発生回路、その他に適用することもできる。この設計は、とりわけ、信号の振れによって大きな非線形性が発生する恐れのある大きな信号を増幅する用途に有効であるが、本発明は、小さな信号を対象とする用途に適用し、これによって、ESDデバイスが増幅トランジスタに対して、（線形ではあるが）容量的な負荷を与えることを防止することもできる。上述の設計は、更に、現在既に知られている或いは将来知られるであろう様々な他の技術に適用することもできる。ある与えられた特定の設計要件を満たすために、異なるタイプのトランジスタ或いは他のコンポーネントを用いたり、この回路構成に変更を施したりすることもできる。
【図面の簡単な説明】
【００３５】
【図１】従来のESD保護技術を実装する単一のトランジスタを備える電力増幅器構成を示す図である。
【図２】図１の回路と類似するが、MOSデバイスのゲートが抵抗的にバイアスされている点で異なる回路を示す図である。
【図３】図１の回路と類似するが、本発明による方法が導入されている点で異なる回路を示す図である。
【図４】図２の回路と類似するが、本発明による方法が導入されている点で異なる回路を示す図である。
【符号の説明】
【００３６】
１０１  ダイオードD1
１０２  ダイオードD2
１３１  ボンドワイア
１３２  ボンドワイヤ
１５０  トランジスタのゲート
１５１  ドレインノード
１５２  ソースノード
１６０  ボンドパッドB3
１６１  ボンドパッドB1
１６２  ボンドパッドB2
１７１  Vddピン
１７２  露出されたグランドパドル（GND）
２９０  抵抗Rx
【図１】
2005512377.tif 000003
【図２】
2005512377.tif 000004
【図３】
2005512377.tif 000005
【図４】
2005512377.tif 000006
【国際調査報告】
2005512377.tif 000007
2005512377.tif 000008
2005512377.tif 000009