(57)【要約】マスタフリップフロップにデータを格納する方法および装置であって、この方法および装置は、第１および第２の状態を有するクロック信号を受け取ること、マスタ記憶入力およびマスタ記憶出力を有するマスタ記憶デバイスにマスタデータ状態を格納すること、マスタ相補記憶入力およびマスタ記憶相補出力を有するマスタ相補記憶デバイスにマスタ相補データ状態を格納すること、トランスミッションゲートによってデータ入力信号を受け取ること、相補トランスミッションゲートによって相補データ入力信号を受け取ること、クロックが第１の状態であるときマスタ記憶相補出力をデータ入力信号で無効にすること、クロックが第１の状態であるときマスタ記憶出力を相補データ入力信号で無効にすること、クロックが第２の状態であるときマスタ記憶相補出力をデータ入力信号から切断すること、および、クロックが第２の状態であるときマスタ記憶出力を相補データ入力信号から切断することを組み合わせて備える。トランスミッションゲートのセットアップ時間は２トランジスタゲート遅延よりも少ない。
2005518747.tif 000002
【特許請求の範囲】
【請求項１】
マスタスレーブフリップフロップであって、マスタスレーブフリップフロップは、
第１および第２の状態を有するクロック信号を伝えるためのクロック入力と、
マスタデータ状態および相補マスタ記憶データ状態を格納するためのマスタ記憶デバイスであって、マスタ記憶入力信号を受け取るためのマスタ記憶入力と、マスタ記憶相補入力信号を受け取るためのマスタ記憶相補入力と、マスタ記憶出力信号を伝えるためのマスタ記憶出力と、マスタ記憶相補出力信号を伝えるためのマスタ記憶相補出力とを有するマスタ記憶デバイスと、
データ入力信号を伝えるためのデータ入力を有するトランスミッションゲートであって、前記データ入力信号は、前記クロックが前記第１の状態であるとき前記マスタ記憶出力および前記マスタ記憶入力を無効にするものであり、前記トランスミッションゲートは、前記クロックが前記第２の状態であるとき前記データ入力信号を前記マスタ記憶出力および前記マスタ記憶入力から切断するものである、トランスミッションゲートと、
相補データ入力信号を伝えるための相補データ入力を有する相補トランスミッションゲートであって、前記相補データ入力信号は、前記クロックが前記第１の状態であるとき前記マスタ記憶相補出力および前記マスタ記憶相補入力を無効にし、前記相補トランスミッションゲートは、前記クロックが前記第２の状態であるとき前記相補データ入力信号を前記マスタ記憶相補出力および前記マスタ記憶相補入力から切断し、それによって、前記クロックが第２の状態であるとき前記マスタおよび相補データ状態を前記マスタ記憶デバイスに格納する、相補トランスミッションゲートと、
スレーブデータ状態および相補スレーブ記憶データ状態を格納するためのスレーブ記憶デバイスであって、スレーブ記憶入力信号を受け取るためのスレーブ記憶入力と、スレーブ記憶相補入力信号を受け取るためのスレーブ記憶相補入力と、データ出力信号を伝えるためのデータ出力と、相補データ出力信号を伝えるための相補データ出力とを有するスレーブ記憶デバイスと、
前記クロックが前記第２の状態であるとき前記データ出力および前記スレーブ記憶入力を無効にするための反転マスタ記憶相補出力信号を有するスレーブスイッチであって、前記クロックが第２の状態であるとき前記相補データ出力および前記スレーブ記憶相補入力を無効にするための反転マスタ記憶出力信号を有し、前記クロックが前記第１の状態であるとき前記反転マスタ記憶相補出力信号を前記スレーブ記憶入力および前記データ出力から切断し、前記クロックが前記第１の状態であるとき前記反転マスタ記憶出力信号を前記スレーブ記憶相補入力および前記相補データ出力から切断し、それによって、前記クロックが前記第１の状態であるとき前記スレーブデータ状態および前記相補スレーブ記憶データ状態を前記スレーブ記憶デバイスに格納するスレーブスイッチと、
を備え、
前記スレーブスイッチは、単一ゲート遅延を有する単一増幅段である、マスタスレーブフリップフロップ。
【請求項２】
請求項１に記載のマスタスレーブフリップフロップであって、セットアップ時間は、ほぼ１トランジスタゲート遅延である、マスタスレーブフリップフロップ。
【請求項３】
請求項１に記載のマスタスレーブフリップフロップであって、
前記マスタ記憶デバイスは、一対のマスタ交差結合インバータであり、この一対のマスタ交差結合インバータは、
前記マスタ記憶相補出力に結合された出力と、前記マスタ記憶入力に結合されかつ前記マスタ記憶出力に交差結合された入力とを有するマスタインバータと、
前記マスタ記憶出力に結合された出力と、前記マスタ記憶相補入力を形成しかつ前記マスタ記憶相補出力に交差結合された入力とを有するマスタ相補インバータと、
を備え、
前記スレーブ記憶デバイスは、一対のスレーブ交差結合インバータであり、この一対のスレーブ交差結合インバータは、
前記相補データ出力に結合された出力と前記スレーブ記憶入力を形成する入力とを有するスレーブインバータであって、前記スレーブ記憶入力は、前記データ出力に結合されている、スレーブインバータと、
前記データ出力に結合された出力と前記スレーブ記憶相補入力とを形成する入力を有するスレーブ相補インバータであって、前記スレーブ記憶相補入力は、前記相補データ出力に結合されている、スレーブ相補インバータと、
を備え、
前記マスタおよび前記スレーブの交差結合インバータの対各々は、論理レベル差を可能にする交差結合抵抗器を有しない、マスタスレーブフリップフロップ。
【請求項４】
請求項３に記載のマスタスレーブフリップフロップであって、前記トランスミッションゲートは、前記マスタインバータを無効にするように前記マスタ記憶出力の励振強度よりも大きな励振強度を有し、前記相補トランスミッションゲートは、前記マスタ相補インバータを無効にするように前記マスタ記憶相補出力励振強度の励振強度よりも大きな励振強度を有する、マスタスレーブフリップフロップ。
【請求項５】
請求項４に記載のマスタスレーブフリップフロップであって、前記スレーブスイッチは、前記相補出力を無効にするように前記スレーブインバータの励振強度よりも大きな励振強度を有し、前記スレーブスイッチは、前記出力を無効にするように前記スレーブ相補インバータの励振強度よりも大きな励振強度を有する、マスタスレーブフリップフロップ。
【請求項６】
請求項４に記載のマスタスレーブフリップフロップであって、前記マスタインバータは、マスタインバータ状態を有し、前記マスタ相補インバータは、マスタ相補インバータ状態を有し、前記スレーブインバータは、スレーブインバータ状態を有し、さらに、前記スレーブ相補インバータは、スレーブ相補インバータ状態を有し、
前記クロックが前記第１の状態であり、前記データ入力信号が前記マスタ記憶出力と前記マスタ記憶入力の両方を無効にするとき、前記マスタインバータ状態は、より速く設定され、
前記クロックが前記第１の状態であり、前記相補データ入力信号が前記マスタ記憶相補出力と前記マスタ記憶相補入力の両方を無効にするとき、前記マスタ相補インバータ状態は、より速く設定され、
前記クロックが前記第２の状態であり、前記反転マスタ相補記憶出力信号が前記データ出力と前記スレーブ記憶入力の両方を無効にするとき、前記スレーブインバータ状態は、より速く設定され、さらに、
前記クロックが前記第２の状態であり、前記反転マスタ記憶記憶出力信号が前記相補データ出力と前記スレーブ記憶相補入力の両方を無効にするとき、前記スレーブ相補インバータ状態は、より速く設定される、マスタスレーブフリップフロップ。
【請求項７】
請求項４に記載のマスタスレーブフリップフロップであって、
前記トランスミッションゲートのデータ入力に結合されたデータ入力励振器であって、前記データ入力信号が前記マスタ記憶出力を無効にするように励振電流を供給するデータ入力励振器と、
前記相補トランスミッションゲートの相補データ入力に結合された相補データ入力励振器であって、前記相補データ入力信号が前記マスタ記憶相補出力を無効にするように相補励振電流を供給する相補データ入力励振器と、
をさらにを備えるマスタスレーブフリップフロップ。
【請求項８】
請求項７に記載のマスタスレーブフリップフロップであって、前記データ入力励振器および前記相補データ入力励振器は、１よりも大きな電圧利得を有する、マスタスレーブフリップフロップ。
【請求項９】
請求項８に記載のマスタスレーブフリップフロップであって、前記スレーブスイッチは、１よりも大きな電圧利得を有する、マスタスレーブフリップフロップ。
【請求項１０】
請求項１に記載のマスタスレーブフリップフロップであって、
相補クロック信号を伝えるための相補クロック入力を、
さらに備えるマスタスレーブフリップフロップ。
【請求項１１】
請求項１０に記載のマスタスレーブフリップフロップであって、
前記スレーブスイッチは、
ゲート、ソース、およびドレインを有する第１のｐチャネルトランジスタであって、そのソースが基準電圧に接続され、そのゲートが前記クロック信号を受け取る第１のｐチャネルトランジスタと、
ゲート、ソース、およびドレインを有する第２のｐチャネルトランジスタであって、そのゲートが前記マスタ記憶相補出力信号に接続され、そのソースが前記第１のｐチャネルトランジスタのドレインに接続されて第１の接合を形成する第２のｐチャネルトランジスタと、
ゲート、ソース、およびドレインを有する第１のｎチャネルトランジスタであって、そのゲートが前記マスタ記憶相補出力信号に接続され、そのドレインが前記第２のｐチャネルトランジスタのドレインに接続されて前記スレーブ記憶入力および前記データ出力に結合されたスレーブスイッチ出力信号を伝えるためのスレーブスイッチ出力を形成する第１のｎチャネルトランジスタと、
ゲート、ソース、およびドレインを有する第２のｎチャネルトランジスタであって、そのゲートが前記相補クロック信号を受け取り、そのソースが接地に接続され、そのドレインが前記第１のｎチャネルトランジスタのソースに接続されて第２の接合を形成する第２のｎチャネルトランジスタと、
ゲート、ソース、およびドレインを有する第３のｐチャネルトランジスタであって、そのソースが前記第１の接合に結合され、そのゲートが前記マスタ記憶出力に結合されている第３のｐチャネルトランジスタと、
ゲート、ソース、およびドレインを有する第３のｎチャネルトランジスタであって、そのソースが前記第２の接合に接続され、そのドレインが前記第３のｐチャネルトランジスタのドレインに接続されて前記スレーブ記憶相補入力および前記データ相補出力に結合されたスレーブスイッチ相補出力信号をつくるスレーブスイッチ相補出力を形成し、そのゲートが前記マスタ記憶出力に接続されている第３のｎチャネルトランジスタと、
を備える、マスタスレーブフリップフロップ。
【請求項１２】
請求項１１に記載のマスタスレーブフリップフロップであって、前記トランスミッションゲートおよび前記相補トランスミッションゲートは、前記クロック入力に対してトランジスタゲート遅延だけ遅延された遅延クロック信号で制御され、さらに遅延相補クロックは、前記相補クロックに対してトランジスタゲート遅延だけ遅延されている、マスタスレーブフリップフロップ。
【請求項１３】
請求項１２に記載のマスタスレーブフリップフロップであって、前記マスタスレーブフリップフロップの遅延時間を出力するクロックは、１トランスミッションゲート遅延である、マスタスレーブフリップフロップ。
【請求項１４】
マスタラッチにデータを格納する方法であって、
第１および第２の状態を有するクロック信号を受け取るステップと、
マスタ記憶入力およびマスタ記憶出力を有するマスタ記憶デバイスに、マスタデータ状態を格納するステップと、
マスタ相補記憶入力およびマスタ記憶相補出力を有するマスタ相補記憶デバイスに、マスタ相補データ状態を格納するステップと、
トランスミッションゲートによってデータ入力信号を受け取るステップと、
相補トランスミッションゲートによって相補データ入力信号を受け取るステップと、
前記クロックが前記第１の状態であるとき、前記マスタ記憶相補出力を前記相補データ入力信号で無効にし、かつ前記相補データ入力信号を前記マスタデータ状態で格納するステップと、
前記クロックが前記第１の状態であるとき、前記マスタ記憶相補出力を前記データ入力信号で無効にし、かつ前記データ入力信号を前記マスタ相補データ状態で格納するステップと、
前記クロックが前記第２の状態であるとき、前記マスタ記憶相補出力を前記相補データ入力信号から切断するステップと、
前記クロックが前記第２の状態であるとき、前記マスタ記憶出力を前記データ入力信号から切断するステップと、
前記クロックが前記第２の状態であるとき、前記マスタ記憶相補出力を反転して、スレーブ相補入力を生成するステップと、
前記クロックが前記第２の状態であるとき、前記マスタ記憶出力を反転して、スレーブ入力を生成するステップと、
前記クロックが前記第２の状態であるとき、データ出力を前記スレーブ相補入力で無効にし、かつ前記スレーブ相補入力を格納するステップと、
前記クロックが前記第２の状態であるとき、相補データ出力を前記スレーブ入力で無効にし、かつ前記スレーブ入力を格納するステップと、
を組み合わせて備え、
前記マスタ記憶相補出力の反転および前記マスタ記憶出力の反転は、単一ゲート遅延を有する単一増幅段によって行われる、方法。
【請求項１５】
請求項１４に記載の方法であって、前記スレーブ相補入力は、スレーブ記憶デバイスに格納され、かつ前記スレーブ入力は、スレーブ相補記憶デバイスに格納される、方法。
【請求項１６】
請求項１４に記載の方法であって、セットアップ時間は、ほぼ１トランジスタゲート遅延である、方法。
【請求項１７】
請求項１４に記載の方法であって、前記データとクロックの間のセットアップ時間は、前記トランスミッションゲートによる遅延と前記マスタ記憶デバイスによる遅延であり、前記相補データとクロックの間のセットアップ時間は、前記相補トランスミッションゲートによる遅延と前記マスタ記憶デバイスによる遅延である、方法。
【請求項１８】
請求項１４に記載の方法であって、前記マスタ記憶相補出力および前記マスタ記憶出力を無効にする際に、前記トランスミッションゲートは、前記相補データ入力信号を無効にするように、前記マスタ記憶デバイスの励振パワーよりも大きな相対的な励振パワーを有し、さらに、前記相補トランスミッションゲートは、前記データ入力信号を無効にするように、前記マスタ記憶デバイスの励振パワーよりも大きな相対的な励振パワーを有する、方法。
【請求項１９】
請求項１４に記載の方法であって、前記マスタ記憶相補出力および前記マスタ記憶出力を無効にする際に、前記トランスミッションゲートは、１よりも大きな利得を有し、前記相補トランスミッションゲートは、１よりも大きな利得を有する、請求項１４に記載の方法。
【請求項２０】
請求項１９に記載の方法であって、
前記第１および第２の状態に対応する相補クロック入力信号を受け取るステップを、
さらに備える方法。
【請求項２１】
請求項２０に記載の方法であって、該方法はさらに、
前記クロック信号に対して遅延された遅延クロック信号を受け取るステップであって、前記遅延クロック信号が第１の状態および第２の状態を有するステップと、
前記相補クロック信号に対して遅延された遅延相補クロック信号を受け取るステップであって、前記遅延クロック信号が第１の状態および第２の状態を有するステップと、
を備え、
前記遅延クロックが前記第１の状態であり、かつ前記遅延相補クロック信号が前記第２の状態であるとき、前記マスタ記憶相補出力を前記相補データ入力信号で無効にし、かつ前記相補データ入力信号を前記マスタデータ状態で格納することが行われ、さらに、
前記遅延クロックが前記第１の状態であり、かつ前記遅延相補クロック信号が前記第２の状態であるとき、前記マスタ記憶出力を前記データ入力信号で無効にし、かつ前記データ入力信号を前記マスタ相補データ状態で格納することが行われる、方法。
【請求項２２】
請求項２０に記載の方法であって、前記遅延クロック信号は、前記クロック信号に対して実質的に１トランジスタゲート遅延だけ遅延され、さらに、
前記遅延相補クロック信号は、前記相補クロック信号に対して実質的に１トランジスタゲート遅延だけ遅延されている、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（優先権）
本出願は、１９９９年１０月１９日に出願された「Ｈｉｇｈ  Ｓｐｅｅｄ  Ｌａｔｃｈ  ａｎｄ  Ｆｌｉｐ−ｆｌｏｐ」という名称の米国特許出願番号０９／４２０，６８４に対して優先権を主張し、この出願を参照して組み込む。
【０００２】
（分野）
説明されるデバイスおよび方法は、一般的に、記憶デバイスに関し、より詳細には、本デバイスおよび方法は、フリップフロップに関する。
【背景技術】
【０００３】
集積回路技術および設計の進歩は、集積回路性能の急速な向上をもたらした。この性能の向上のよい例は、マイクロプロセッサに見ることができる。ほんの数年前、パーソナルコンピュータと共に出荷された最先端技術のマイクロプロセッサは、約６０ＭＨｚのクロック速度であった。今日では、２ＧＨｚ以上のクロック速度を有するマイクロプロセッサを備えたパーソナルコンピュータが一般に出荷されている。したがって、コンピュータ、マイクロプロセッサおよびディジタル回路の速度を高めることが望ましい。
【発明の開示】
【課題を解決するための手段】
【０００４】
（概要）
クロックとＱの間の遅延が減少したラッチおよびフリップフロップ回路を説明する。さらに、ラッチおよびフリップフロップは、減少したセットアップ時間を有する。セットアップ時間は、データ入力とクロックの間に必要とされる最小時間である。クロックとＱの間の遅延およびセットアップ時間の減少は、結果として、マイクロプロセッサのクロック速度の向上およびコンピュータシステムの高性能化をもたらすことができる。
【０００５】
ラッチおよびフリップフロップ回路は、データ入力信号と相補データ入力信号の両方を有することができる。データ入力信号と相補データ入力信号は、記憶デバイスとして機能するラッチまたはフリップフロップの一対の交差結合記憶デバイスの相対する側に選択的に接続される。データ入力信号は、トランスミッションゲート、スイッチまたは同様なものを介して記憶デバイスに結合することができる。トランスミッションゲートまたはスイッチは、クロック信号のようなイネーブル信号によって制御することができる。トランスミッションゲートまたはスイッチが使用可能であるとき、データ入力信号は、相補記憶デバイスの出力信号を無効にする。同様に、相補データ入力信号は、記憶デバイスの出力信号を無効にする。
【０００６】
データ入力信号は相補記憶デバイスの出力信号を無効にし、さらに相補データ入力信号は記憶デバイスの出力信号を無効にするので、従来デバイスに比べてセットアップ時間およびクロックとＱの間の時間が減少する。加えて、データ入力信号および相補データ入力信号は、それぞれ単一論理ゲートを通して一対の交差結合ゲートの相対する側を励振するので、その一対の交差結合ゲートの状態はただ１つのゲート遅延だけで設定することができる。このことは、セットアップ時間だけでなくクロックとＱの間の時間を減少するのに役立つ。一実施例では、マスタラッチのセットアップ時間は、マスタラッチの入力にあるトランスミッションゲートのゲート遅延に等しい。
【０００７】
第１の例示の実施例では、データ入力信号および相補データ入力信号は、それぞれラッチ回路の第１のスイッチおよび第２のスイッチに供給される。第１および第２のスイッチの各々は、例えば、３状態出力を有するトランスミッションゲートまたはインバータ型ゲートを備えることができる。インバータ型ゲートの各々の出力の状態は、クロック信号のようなイネーブル信号によって制御することができる。第１のスイッチおよび第２のスイッチが使用可能であるとき、第１のスイッチは、データ入力信号を一対の交差結合インバータの第１の側に送り、そして第２のスイッチは、相補データ入力信号を交差結合インバータの反対側の第２の側に送る。ラッチは、好ましくは、交差結合インバータの第１の側の出力に対応するデータ出力端子および、交差結合インバータの第２の側の出力に対応する相補データ出力端子を有する。
【０００８】
本発明の例示のマスタスレーブフリップフロップは、上述のラッチ回路を２つ組み合わせる。この実施例では、マスタラッチのデータ出力端子はスレーブラッチのデータ入力端子に接続され、さらにマスタラッチの相補データ出力端子はスレーブラッチの相補データ入力端子に接続される。正エッジトリガフリップフロップでは、マスタラッチの第１および第２のスイッチ要素は、クロック信号がハイ状態からロー状態に遷移するとき使用可能になり、そして、スレーブラッチの第１および第２のスイッチ要素は、クロック信号がロー状態からハイ状態に遷移するとき使用可能になる。
【０００９】
予想されることであるが、マスタラッチおよびスレーブラッチの第１および第２のスイッチ要素の各々は、いくつかの方法で実現することができる。例えば、第１および第２のスイッチ要素の各々は、単一トランジスタで形成することができ、この単一トランジスタのゲートはクロック信号に結合されている。もしくは、第１および第２のスイッチ要素の各々は、トランスミッションゲートで形成することができる。このトランスミッションゲートは、ｎチャネルトランジスタおよびｐチャネルトランジスタを有することができ、ｎチャネルトランジスタのゲートがクロック信号に結合されかつｐチャネルトランジスタのゲートが相補クロック信号に結合されるか、または、その逆である。さらに、第１および第２のスイッチ要素は、３状態出力を有するインバータ型トランジスタゲートで形成することができ、この出力の状態は、１トランジスタ遅延だけ遅延されたクロック信号および／または相補クロック信号によって制御される。この後者の場合、第１および第２のスイッチ要素のスイッチング機能は単一回路に統合することができ、このことによって、以下で説明するように、スイッチング要素回路を形成するのに必要なトランジスタの数を減らすことができる。
【００１０】
好ましい実施例は、以下で添付の図面に関連して説明され、この様々な図では同様な参照数字は同様な要素を参照する。
【発明を実施するための最良の形態】
【００１１】
図１を参照すると、ディジタル回路１００が示される。理解すべきことであるが、この明細書全体を通して説明し図示する要素の多くは、本質的に機能的であり、１つまたは複数の物理的実体で具現することができ、または、説明しまたは図に示すものの範囲を超えて他の形態をとることができる。
【００１２】
図１は、ディジタル回路１００の中の遅延経路を示す。そのような遅延経路は、一般に、マイクロプロセッサおよび他のディジタル回路で使用されている。典型的な遅延経路は、第１のフリップフロップ１０１、第２のフリップフロップ１０３および間に位置づけられた結合論理ブロック１０２を含む。図１に示すように、第１のフリップフロップ１０１と第２のフリップフロップ１０３の両方は、共通クロック信号１０５によってクロック動作する。説明のために、第１のフリップフロップ１０１と第２のフリップフロップ１０３の両方は、正エッジトリガマスタスレーブフリップフロップであると仮定する。
【００１３】
動作において、また図２に示すように、第１のフリップフロップ１０１は、クロック信号２０３の第１の正エッジで結合論理１０２にデータを放出する。一般に、第１のレジスタ１０１の出力Ｑ１から実際にデータが出てくる前に遅延２０４があり、この遅延２０４は、通常クロックとＱの間の遅延と呼ばれる。第１のフリップフロップ１０１から出てくるＱ１データ出力を、図２で２０９に示す。以下でさらに説明するように、クロックとＱの間の遅延２０４は、マスタスレーブフリップフロップ１０１のスレーブを通ってデータ信号を伝えるのに必要な時間に対応するかもしれない。いったんデータが第１のフリップフロップ１０１から出てくると、データは結合論理ブロック１０２を通って伝わり、クロック信号１０５の次の正エッジの少なくとも１セットアップ時間２０６前に、第２のフリップフロップ１０３のデータ入力に到達する。第２のフリップフロップのデータ入力へのデータの到達を、図２で２１１に示す。以下でさらに説明するように、セットアップ時間２０６、２１６は、マスタスレーブフリップフロップのクロックトリガ２１０に先んじて、データ２１１をそれぞれデータ入力Ｄ２、Ｄ１に供給するために必要な時間に対応する。
【００１４】
ディジタル回路１００の性能を最大限にするために、クロックとＱの間の遅延２０４、２１４およびセットアップ時間２０６、２１６を最小限にすることが望ましい。これによって、結合論理ブロック１０２を通って進むデータに最大量の伝播時間２０５が残されるようになる。さらに、クロックとＱの間の遅延２０４および／またはセットアップ時間２０６を減することで、クロック信号１０５のクロック周波数を高くすることができ、これによって、対応するディジタル回路の性能が向上する。もしくは、より長い遅延経路を結合論理ブロック１０２に設けることができるようになり、このことは、今日のマイクロプロセッサの多くでしばしば必要とされるパイプライン段の数を減らすのに役立つ。
【００１５】
図３は、ループインバータを有するマスタスレーブフリップフロップの概略図である。フリップフロップは、マスタラッチ３０１およびスレーブラッチ３０２を含み、マスタラッチ３０１の出力はスレーブラッチ３０２の入力３０７に結合されている。クロック信号３１５がローで相補クロック３１６がハイのとき、マスタラッチ３０１はオンに切り換わり、スレーブラッチ３０２はオフに切り換わる。クロック信号３１５がハイで３１６がローのとき、マスタラッチ３０１はオフに切り換わってラッチされ、スレーブラッチ３０２はオンに切り換わる。
【００１６】
マスタラッチ３０１は、インバータループを形成する一対のループインバータ３０５および３０６を含む。マスタループインバータの一方の側はデータ出力端子３０７に結合され、ループインバータの他方の側はトランスミッションゲート３０４を通してマスタスレーブフリップフロップのデータ入力端子３０３に結合されている。トランスミッションゲート３０４は、クロック信号３１５がロー（したがって、相補クロック信号３１６はハイ）のとき、マスタスレーブフリップフロップのデータ入力端子３０３を第１のインバータ３０５の入力に接続する。トランスミッションゲート３０４がオンになった後で、マスタラッチ３０１によって、データ入力信号３０３がループインバータ３０５および３０６の状態を設定することができるようになる。
【００１７】
トランスミッションゲート３０４は、クロック信号３１５がハイ（したがって、相補クロック信号３１６がロー）のとき、データ入力端子３０３を第１のインバータ３０５の入力および第２のインバータ３０６の出力から切断する。この状態で、マスタラッチ３０１はオンに切り換わって、ループインバータ３０５および３０６がデータ入力信号３０３で設定された状態を格納することができるようになる。
【００１８】
マスタラッチ３０１と同様に、スレーブラッチ３０２は、一対のループインバータ３０９および３１０を含む。ループインバータ３０９、３１０の一方の側はデータ出力端子３１１に結合され、ループインバータの他方の側はトランスミッションゲート３０８を通してマスタラッチ３０１のマスタ出力端子３０７に結合されている。トランスミッションゲート３０８は、クロック信号３１５がハイ（したがって、相補クロック信号３１６はロー）のとき、マスタラッチ３０１のマスタ出力端子３０７を第１のインバータ３０９の入力および第２のインバータ３１０の出力に接続する。この状態で、スレーブラッチ３０２がオンに切り換わって、マスタラッチ３０１のマスタ出力３０７の信号がループインバータ３０９、３１０の状態を設定することができるようになる。
【００１９】
トランスミッションゲート３０８は、クロック信号３１５がロー（したがって、相補クロック信号３１６がハイ）のとき、マスタラッチ３０１のマスタ出力端子３０７を第１のインバータ３０９の入力および第２のインバータ３１０の出力から切断する。この状態で、スレーブラッチ３０２はラッチされて、ループインバータ３０９および３１０はマスタ出力３０７の信号で設定された状態を格納することができるようになる。
【００２０】
動作中に、クロック信号３１５が初期にローであり、相補クロック信号３１６がハイであることができる。このとき、マスタラッチ３０１はオンに切り換わって、データ入力信号３０３がマスタラッチ３０１に入力されループインバータ３０５および３０６の状態を設定することができるようになる。スレーブラッチ３０２は、ラッチ状態であり、マスタラッチ３０１のマスタ出力３０７の信号がスレーブラッチ３０２のループインバータ３０９および３１０に達しないようにする。
【００２１】
クロック信号３１５が立ち上り相補クロック３１６が立ち下がる前の、ループインバータ３０５および３０６の状態を所望の状態に設定するのに十分な時間の間、データ入力信号３０３は安定した状態でなければならない。上で示したように、これは、マスタスレーブフリップフロップのセットアップ時間と呼ばれる。図３に示すマスタスレーブフリップフロップでは、セットアップ時間は約２ゲート遅延に相当し、この遅延は、トランスミッションゲート３０４および、マスタ出力３０７に信号を生成する第１のインバータ３０５による遅延から成る。クロック信号３１５が立ち上がるとき（したがって、相補クロック信号３１６が立ち下がるとき）、トランスミッションゲート３０４は、データ入力信号３０３を対のループインバータ３０５および３０６から切断する。そのとき、対のループインバータ３０５および３０６は、前のセットアップ時間の結果として設定されたデータ状態を維持すなわち記憶する。
【００２２】
また、クロック信号３１５が立ち上がり、相補クロック３１６が立ち下がるとき、スレーブラッチ３０２のスレーブトランスミッションゲート３０８、３２８はオンに切り換わり、マスタラッチ３０１に格納されたデータ状態をマスタスレーブフリップフロップ３０１の出力３１１に送る。すなわち、相補クロック信号３１６の立上りエッジおよびクロック３１５の立下りエッジで、スレーブラッチ３０２のトランスミッションゲート３０８がオンになり、これによって、そのとき、マスタラッチ３０１のマスタ出力端子３０７のデータ状態は最終的にスレーブラッチ３０２の出力端子３１１に伝わることができるようになる。図示のスレーブラッチ３０２では、クロックとＱの間の遅延は２ゲート遅延に相当し、これはトランスミッションゲート３０８と第１のインバータ３０９による遅延から成る。相補出力信号３２０が望ましい場合、クロックとＱＢの間の遅延は、インバータ３１４の追加で３ゲート遅延に増える。データとクロックの間およびクロックとＱの間の議論した遅延時間は、単一ゲート遅延を有するインバータ３０５および３０９に基づいている。インバータ３０５および３０９が１ゲートより多いゲート遅延を有する場合には、データとクロックの間およびクロックとＱの間の時間はそれに応じて長くなる。
【００２３】
図４は、本発明に従った例示のラッチの概略図である。本ラッチは、互いに交差結合構成に結合された１対のインバータ４０９および４１０を含む。図４に交差結合インバータを示すが、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ、ＸＮＯＲゲートなどのような他の型のゲートを使用することができることは予想される。これらの代替えゲートは、例えば、Ｄフリップフロップ、ＲＳフリップフロップ、およびＪＫフリップフロップ、その他を形成するときに望ましいかもしれない。
【００２４】
トランジスタ４０３、４３３がオンに切り換わったとき、対の交差結合インバータ４０９および４１０の第１の側４１５は、好ましくは、ラッチのデータ入力端子４０１に結合される。同様に、第２のスイッチ要素４０４、４３４がオンに切り換わったとき、対の交差結合インバータ４０９および４１０の第２の側４１７は、好ましくは、ラッチの相補データ入力端子４０２に結合される。
【００２５】
入力および相補入力スイッチ要素４０３、４３３および４０４、４３４の各々は、３状態出力を有するトランジスタとして示す。しかし、上で示したように、入力および相補入力スイッチ要素４０３、４３３および４０４、４３４は、例えば、単一トランジスタまたはトランスミッションゲート、その他を使用して実現することができる。入力および相補入力スイッチ要素４０３、４３３および４０４、４３４は、好ましくは、図示のように、クロック信号４０８および相補クロック信号４０６で制御される。
【００２６】
この構成では、クロック信号４０８がハイで相補クロック信号４０６がローのとき、第１のトランジスタ４０３、４３３がオンになって、ラッチのデータ入力信号４０１を対の交差結合インバータ４０９および４１０の第１の側４１５に接続する。同様に、相補入力スイッチトランジスタ４０４、４３４がオンになって、ラッチの相補データ入力信号４０２を対の交差結合インバータ４０９および４１０の第２の側４１７に接続する。
【００２７】
クロック信号がローで相補クロック信号がハイのとき、入力トランジスタ４０３、４３３はオフになり、ラッチのデータ入力信号４０１を対の交差結合インバータ４０９および４１０の第１の側４１５から切断する。同様に、相補入力スイッチトランジスタ４０４、４３４は、ラッチの相補データ入力信号４０２を対の交差結合インバータ４０９および４１０の第２の側４１７から切断する。
【００２８】
前述のように、トランジスタ４０３、４３３の第１の側４１５はインバータ４１０の出力（相補出力４１２）に結合され、またトランジスタ４０４、４３４の第２の側４１７はインバータ４０９の出力（出力４１１）に結合される。出力励振器競合（ｏｕｔｐｕｔ  ｄｒｉｖｅｒ  ｃｏｎｔｅｎｔｉｏｎ）を起こさないようにするために、スイッチ信号４１５、４１７が記憶信号４１２、４１１に打ち勝つか、またはその逆が行われる。
【００２９】
したがって、一実施例では、トランジスタ４０３、４３３および４０４、４３４のスイッチ出力４１５、４１７は、それぞれインバータ４１０および４０９の出力４１１および４１２に打ち勝って、出力励振器競合が起きないようにする。容易に理解することができるように、第１および第２のトランジスタ４０３、４３３および４０４、４３４が使用可能であるとき、ラッチのデータ入力信号４０１は相補データ出力端子４１２を無効にする。同様に、相補データ入力信号４０２は、第２のトランジスタ４０４、４３４で反転された後で、インバータ励振器４０９のデータ出力信号４１１を無効にする。
【００３０】
第１の側（スイッチデータ出力信号）４１５は、第１のトランジスタ４０３、４３３によって相補データ端子４１２を無効にし、第２の側（スイッチ相補データ出力信号）４１７は、第２のトランジスタ４０４、４３４によってデータ出力信号４１１を無効にするので、ラッチのクロックとＱの間の時間は従来デバイスに比べて実質的に減少する。例えば、入力および出力の信号レベルをインバータ４０９、４１０の状態と異なった状態に内部的に設定することで、インバータ４０９と４１１の入力も出力も両方とも上述のように無効にすることができる。そのときインバータ４０９および４１０の状態は内部的に速く変化して、スイッチで外部的に設定された状態に適合するようになる。
【００３１】
この実施例では、クロックとＱの間の時間は、実効的にほぼ１トランジスタゲート遅延に減少されている。というのは、交差結合インバータ４０９、４１０の状態が状態を変えるのを待つ必要なしに、トランジスタゲート４０３、４３３、４０４、４３４を介して、入力信号４０１、４０２が出力信号状態４１１、４１２を励振するからである。交差結合インバータ４０９、４１０が急速に状態を変化させる間、データ入力信号４０１、４０２が安定した状態に保たれるので、セットアップ時間は減少する。メモリインバータ４０９、４１０は、他のデバイスを励振しないで予め充電されるために比較的速く状態を変えるので、今やセットアップ時間はおおよそ、信号が並列スイッチデバイス４０３、４３３、４０４、４３４を通過するのに要する時間である。対照的に、従来のフリップフロップでは、一般に、セットアップ時間がスイッチ３０４、３２４およびメモリデバイス３０５、３０６のトランジスタゲート遅延を含むことが必要である。
【００３２】
一実施例では、交差結合接続、すなわちノード４１５を４１２に、またノード４１１を４１７につなぐ配線は、これらの交差結合接続路の両端間の論理レベル差を与えない。そのために、インバータ４０９の入力４１５の論理レベルは、インバータ４１０の出力４１２の論理レベルと同じである。同様に、インバータ４１０の入力４１７の論理レベルは、インバータ４０９の出力４１１の論理レベルと同じである。したがって、このことによって、スイッチデバイス出力信号４１５、４１７はそれぞれ出力４１２、４１１を無効にし易くなる。同じ様に、スイッチデバイス出力信号４１５、４１７はそれぞれ出力４１２、４１１に直接進む。
【００３３】
１つのモードでは、トランスミッションゲート４０３、４３３および４０４、４３４の相対的な励振強度はインバータ出力４１１、４１２よりも強い。もしくは、トランスミッションゲート４０３、４３３、４０４、４４３を励振する外部励振デバイス（図示しない）は、インバータ４０９、４１０の出力４１１、４１２に打ち勝つのに必要な励振パワーを与えることができる。外部励振デバイスは、例えば、インバータ、トランジスタ、またはＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ、またはＮＯＲゲートのような論理ゲートであってもよい。これらの外部励振デバイスは、出力４１１、４１２に打ち勝つのに必要な励振パワーを与えるために１よりも大きな利得を有することができる。
【００３４】
励振強度は、データ入力信号がマスタ記憶出力を無効にするように励振電流を持つトランスミッションゲートまたは外部励振デバイス（データ入力励振器）に基づいているかもしれない。さらに、相補トランスミッションゲートまたは相補データ入力励振器のような外部励振デバイスは、相補データ入力励振器がマスタ記憶相補出力に打ち勝つように励振電流を持つことができる。
【００３５】
図５は、例示のマスタスレーブフリップフロップの概略図である。理解することができるように、この実施例は、図４のラッチと、スイッチに３状態ゲートを使用しかつメモリに交差結合インバータを使用するスレーブラッチとを組み合わせて、図５のマスタスレーブフリップフロップを形成する。したがって、マスタラッチのデータ出力端子５３２は、スレーブラッチのデータ入力端子（また、５３２として図示する）に接続されている。同様に、マスタラッチの相補データ出力端子５３０は、スレーブラッチの相補データ入力端子（また、５３０として示す）に接続されている。
【００３６】
マスタラッチの入力ゲート５０３、５３３、５０４、５３４は、遅延クロック５１４および相補遅延クロック５１６で動作する。スレーブラッチの３状態ゲートは、クロック５１５および相補クロック５１３によって動作する。一実施例では、遅延クロック５１４は、クロック５１５に対して１ゲート遅延だけ遅れている。同様に、遅延相補クロック５１６は、相補クロック５１３に対して１ゲート遅延だけ遅れている。遅延クロック５１４および遅延相補クロック５１６をつくるために、遅延クロック５１４および遅延相補クロック５１６は、ゲートを使用して生成することができる。遅延はゲートを使用して生成することができるので、実際の遅延は実質的にゲートの遅延に基づいて変化するかもしれない。もしくは、結晶発振器、位相ロックループ、アナログまたはディジタル分割回路、論理ゲート、伝送線路、遅延線、インバータ、インダクタ、コンデンサ、インダクタ−コンデンサ、その他のような他の方法またはデバイスで、遅延を生成することができる。他の実施例では、クロック信号５１４、５１５は実質的に全く同じであり、またクロック信号５１３と５１６は相対的な時間遅延がなく全く同じである。
【００３７】
遅延クロック信号５１４がハイで遅延相補クロック５１６がローのとき、マスタラッチ５０１の第１および第２のスイッチトランスミッションゲート５０３、５３３および５０４、５３４は使用可能である。しかし、クロック信号５１５がローで相補クロック５１３がハイのとき、スレーブラッチ５０２の３状態スイッチゲートは使用可能である。
【００３８】
図９のタイミング図に示すように、動作中に、遅延クロック信号５１４は最初にローであり、高レベルに立ち上がるかもしれないが、一方で、相補クロック信号５１６は最初にハイであり、ローレベルに立ち下がるかもしれない。このとき、パスゲート５０３、５３３、５０４、５３４がオンになって、データ入力信号５１１および相補データ入力信号５１２がマスタラッチ５０１に入力され交差結合インバータ５０５および５０６の状態を設定することができるようになる。さらに、いったんトランスミッションパスゲート５０３、５３３、５０４、５３４がオンになると、データ入力信号５１１および相補データ入力信号５１２は、それぞれマスタラッチ出力５３０および５３２を無効にする。対照的に、スレーブラッチ５０２は、ラッチ状態にあって前のデータ状態を保持し、同時にマスタラッチ５０１の出力信号５３０および５３２がスレーブラッチ５０２の交差結合インバータ５０９および５１０に達しないようにする。この状態で、スレーブフリップフロップ５０２はマスタフリップフロップ５０１から分離されているので、出力５２１および相補出力５２２は変化しない。
【００３９】
クロック信号５１４が立ち上がり５１６が立ち下がる前の、交差結合インバータ５０５および５０６を所望の状態に設定するのに十分な時間の間、データ入力信号５１１および相補データ入力信号５１２は安定していなければならない。これは、図９に示すように、Ｄ−Ｃ遅延（データとクロックの間）タイミングに基づいたマスタスレーブフリップフロップのセットアップ時間と呼ばれる。図５に示すマスタスレーブフリップフロップでは、セットアップ時間は約１ゲート遅延、すなわち第１および／または第２のトランスミッションゲート５０３、５３３および５０４、５３４によるゲート遅延に対応する。例えば、０．３５μ技術のＣＭＯＳを使用した一般的な遅延は、約３０から６０ピコ秒である。しかし、例えば、０．３５μより小さい技術または高速ＣＭＯＳまたはＧａＡｓ（ガリウム砒素）のような代替え技術を使用して、より短い遅延が可能になる。それにもかかわらず、図５のフリップフロップのセットアップ時間は図３のフリップフロップのセットアップ時間よりも実質的に小さい。図３のフリップフロップのセットアップ時間は上述のように約２ゲート遅延である。
【００４０】
遅延クロック信号５１４の立下りエッジで（したがって、遅延相補クロック信号５１６の立上りエッジで）、マスタスイッチトランスミッションゲート５０３、５３３および５０４、５３４は、データ入力信号５１１および相補データ入力信号５１２を対の交差結合インバータ５０５および５０６から切断する。そのとき、対の交差結合インバータ５０５および５０６は、セットアップ時間中に設定された状態を維持すなわち記憶する。
【００４１】
同時に、スレーブラッチ５０２では、クロック信号５１５が立ち下がり、相補クロック５１３が立ち上がるとき、スレーブラッチ５０２のトランジスタ５６５はオンに切り換わる。マスタラッチ５０１に格納された５３２か５３０かどちらかのハイデータ状態によって、それぞれ、インバータ５０９のデータ出力５２１かマスタスレーブフリップフロップの相補データ出力５２２がゼロになる。前に述べたように、相補クロック信号５１５が立ち下がるとき、Ｐチャネルトランジスタ５６５がオンになる。その結果として、マスタデータスイッチ入力５３２のロー状態で、Ｐチャネルトランジスタ５６７がオンになって、マスタデータスイッチ出力５７２にハイデータ状態をつくり、相補出力のＱＢ出力５２１にローデータ状態をもたらす。同様に、マスタ相補データスイッチ入力５３０の入力のローデータ状態で、Ｐチャネルトランジスタ５７５がオンになって、マスタ相補スイッチ出力５７４をハイデータ状態にし、さらに出力５２２にローデータ状態をもたらす。
【００４２】
相補クロック信号５１３のハイクロックレベルで、スレーブラッチ５０２のＮチャネルトランジスタ５７１がオンになる。このとき、マスタラッチ５０１のデータスイッチ入力５３２のハイデータ状態でトランジスタ５６９がオンになって、データスイッチ出力５７２をローデータ状態にし、スレーブラッチ５０２の相補出力５２１にハイデータ状態をもたらす。同様に、スイッチ入力５３０のハイデータ状態でトランジスタ５８０がオンになって、相補データスイッチ出力５７４をローデータ状態にし、スレーブラッチ５０２の出力端子Ｑ５２２にハイデータ状態をもたらす。
【００４３】
図９に示すように、クロック５１４がハイになるときに、データ５１１および相補データ５１２は、パスゲート５０３、５３３、５０４、５３４と交差結合インバータ５０５、５０６の両方に同時に入力される。データは、パスゲート５０３、５３３、５０４、５３４に入力されるのにかかる時間の間ずっと安定であることができる。また、交差結合インバータ５０５、５０６のデータ状態は、インバータ５０５、５０６の出力が最初に状態を変えるのを待つ必要はない。その結果、データからクロックまでのセットアップ時間は、パスゲート５０３、５３３、５０４、５３４の１つのスイッチング時間と、交差結合インバータ５０５、５０６の状態を設定するための比較的少量の時間とに基づいている。したがって、並列パスゲート５０３、５３３、５０４、５３４と交差結合インバータ５０５、５０６の伝播遅延は約１ゲート遅延であるので、セットアップ時間は約１ゲート遅延となる。
【００４４】
図５のマスタスレーブフリップフロップのクロックとＱの間の遅延は、約１ゲート遅延である。すなわち、スレーブラッチ５０２の第１および／または第２のスイッチ要素５６５、５６７、５６９、５７１、５７５、５８０の１つによるゲート遅延である。これは、図３のフリップフロップのクロックとＱの間の時間よりも実質的に小さい。図３のフリップフロップのクロックとＱの間の時間は、上述のように、データ出力信号４１１を生成するための約２ゲート遅延と相補データ出力信号４１２を生成するための約３ゲート遅延である。
【００４５】
図６は、トーテンポール構成で反転３状態トランジスタ６０６、６０７、６０９、６１１を使用するスイッチ要素の概略図である。図６は単一スイッチ要素を示すので、ツイントーテンポールスイッチをデータスイッチと相補データスイッチの両方に使用することができる。
【００４６】
図７は、データ入力と相補データ入力の両方を備えるスレーブラッチ５０２のスイッチ部分の概略図である。スレーブスイッチは、３状態出力を有するインバータ型ゲートを有する。この実施例では、図６のツイントーテンポールスイッチの実施例に比べて、２個のトランジスタが無くなっている。第１のｐチャネルトランジスタ７０４および第１のｎチャネルトランジスタ７１０がスイッチを使用可能にし、また使用不可能にする。トランジスタ７０４、７１０は、以下でさらに説明するように、データ入力信号７０７および相補データ入力信号７１７のスイッチング作用で共用される。第１のｐチャネルトランジスタ７０４は、基準電圧７１９に結合されたソース、クロック信号７０５に結合されたゲート、およびドレインを有する。第１のｎチャネルトランジスタ７１０は、接地７１２に結合されたソース、相補クロック信号７１１に結合されたゲート、およびトランジスタ７０８のソースに結合されたドレインを有する。
【００４７】
データ入力信号７０７にスイッチング作用を与えるために、第２のｐチャネルトランジスタ７０６および第２のｎチャネルトランジスタ７０８が、出力７０９に対してデータ入力信号７０７をオンおよびオフに切り換える。第２のｐチャネルトランジスタ７０６は、第１のｐチャネルトランジスタ７０４のドレインに結合されたソース、データ入力信号７０７に結合されたゲート、およびデータ出力端子７０９に結合されたドレインを有する。第２のｎチャネルトランジスタ７０８は、データ出力端子７０９に結合されたドレイン、データ入力信号７０７に結合されたゲート、および第１のｎチャネルトランジスタ７１０のドレインに結合されたソースを有する。
【００４８】
相補データ入力信号７１７にスイッチング機能を与えるために、第３のｐチャネルトランジスタ７１５および第３のｎチャネルトランジスタ７１６が設けられる。第３のｐチャネルトランジスタ７１５は、第１のｐチャネルトランジスタ７０４のドレインに結合されたソース、相補データ入力信号７１７に結合されたゲート、および相補データ出力端子７２０に結合されたドレインを有する。第３のｎチャネルトランジスタ７１６は、相補データ出力端子７２０に結合されたドレイン、相補データ入力信号７１７に結合されたゲート、および第１のｎチャネルトランジスタ７１０のドレインに結合されたソースを有する。
【００４９】
相補クロック信号７１１がハイでクロック信号７０５がローのとき、第１のｐチャネルトランジスタ７０４と第１のｎチャネルトランジスタ７１０の両方がオンである。したがって、データ入力信号７０７がハイのとき、第２のｎチャネルトランジスタ７０８はデータ出力端子７０９を引っ張ってローにする。このとき、第２のｐチャネルトランジスタ７０６はオフである。データ入力信号７０７がローのとき、第２のｐチャネルトランジスタ７０６はオンであり、データ出力端子７０９を引っ張ってハイにする。このとき、第１のｎチャネルトランジスタ７０８はオフである。
【００５０】
同様に、相補データ入力信号７１７が第３のｎチャネルトランジスタ７１６のゲートでハイのとき、第３のｎチャネルトランジスタ７１６は相補データ出力端子７２０を引っ張ってローにする。このとき、第３のｐチャネルトランジスタ７１５はオフである。最後に、相補データ入力信号７１７がローのとき、第３のｐチャネルトランジスタ７１５は、相補データ出力端子７２０を引っ張ってハイにする。このとき、第３のｎチャネルトランジスタ７１６はオフであり、第３のｐチャネルトランジスタ７１５はオンである。
【００５１】
図８は、図４および５に示すようにトランスミッションゲートとして実施されたスイッチの概略図である。第１および第２のスイッチ要素の各々ための３状態出力を有するインバータ型ゲートの１つの代替えは、トランスミッションゲート、または同様なものである。トランスミッションゲートは、ｎチャネルトランジスタ８０２およびｐチャネルトランジスタ８０４を有することができ、ｎチャネルトランジスタ８０２のゲートがクロック信号８０６に結合されｐチャネルトランジスタ８０４のゲートが相補クロック信号８０８に結合されるか、またはその逆である。もしくは、予期されることであるが、第１および第２のスイッチ要素の各々は単一トランジスタで形成することができ、この単一トランジスタのゲートはクロック信号に結合されている。また、数多くの他の構成が予想される。
【００５２】
このように本発明の好ましい実施例を説明したが、当業者は容易に理解するであろうが、本明細書に見出される教示は、添付の特許請求の範囲の範囲内でさらに他の実施例に応用することができる。例えば、方法のステップは、説明したもの以外の順序で行うことができ、またより多くの要素またはより少ない要素をブロック図で使用することができる。
【００５３】
理解すべきことであるが、例示の実施例は典型的なものに過ぎず、本発明の範囲を制限するものとして解釈すべきでない。例えば、インバータ、ＸＯＲ、ＮＯＲおよびＮＡＮＤゲートのような様々な論理ゲートをつくるための様々なデバイスを含んだ、いろいろな半導体技術を、本発明自体の範囲から逸脱することなしに使用することができる。
【００５４】
特許請求の範囲は、その効果について述べられていない限り、記述された順序または要素に制限されるように読むべきでない。加えて、請求項での「手段」という用語の使用は、３５米国成文法、§１１２、パラグラフ６を援用する意図であり、「手段」という語のない請求項はそのように意図していない。したがって、以下の特許請求の範囲およびそれの同等物の範囲と精神の範囲内に入る全ての実施態様は、本発明として請求する。
【図面の簡単な説明】
【００５５】
【図１】典型的なディジタル回路の遅延経路を示す概略図である。
【図２】図１の遅延経路を示すタイミング図である。
【図３】典型的なフリップフロップ回路を示す概略図である。
【図４】本発明に従った例示のラッチを示す概略図である。
【図５−１】図５は、本発明に従った例示のマスタスレーブフリップフロップを示す概略図である。
【図５−２】図５Ａは、遅延クロック回路を示す概略図である。
【図６】３状態出力を有する例示のインバータ型スイッチを示す概略図である。
【図７】３状態出力を有する他の例示のインバータ型スイッチを示す概略図である。
【図８】トランスミッションゲートを使用して実現されたスイッチを示す概略図である。
【図９】図５のマスタスレーブフリップフロップを示すタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図５ａ】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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