(57)【要約】  分極性材料の個別にアドレス指定可能なセルを具備した、特にメモリ素子またはセンサ素子である、受動マトリクス・アドレス指定可能素子の読み取りを行うための方法に於いて、このセルはデータを各セルの中で２つの分極状態+Pr ; -Pr の１つの形式で格納し、セル内の分極状態は直交する電極マトリクスの形でワードおよびビット・ライン（ＷＬ；ＢＬ）を形成する電極を経由してアドレス指定することにより書き込みおよび読み取りが行われ、セルがワードおよびビット・ライン（ＷＬ；ＢＬ）の間の交差部内またはその部分に具備され、電圧パルス・プロトコルが使用され、それに基づいて全てのワードおよびビット・ライン上の電位が時間を調整して制御される。読み取り中にはワード・ライン（ＷＬ）が電圧を与えることでアクティブ化され、この電圧は電圧ＶＳに対応する全ての交差ビット・ライン（ＢＬ）上の電位に比例し、このアクティブ・ワード・ライン（ＡＷＬ）に接続されたセル内に格納されたデータは、そのセルの電荷値を検出装置（ＳＡ）で検出することにより決定される。この方法を実行するための素子では、全てのワードおよびビット・ライン（ＷＬ；ＢＬ）上の電位は時間を調整して制御され、これには電圧パルス・プロトコルを実施する制御装置が接続されている。受動マトリクス・アドレス指定可能メモリおよびセンサ装置で使用する。
2005518618.tif 000002
【特許請求の範囲】
【請求項１】
特に１つのセル内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能なセルを具備したメモリ素子またはセンサ素子の様な受動マトリクス・アドレス指定可能素子の読み取り方法であって、前記素子はヒステリシスを示す電気的分極性材料、特に強誘電性材を含み、此処で前記素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインとビット・ラインを形成する第１および第２電極を含み、此処でワード・ライン電極（ＷＬ）とビット・ライン電極（ＢＬ）は相互に直交し分極性材料とその反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備されており、此処で素子内の１つのセルは２つの分極状態の１つにセットされるかまたは、これらの間での切り換えを、分極性材料の保持電圧Vcよりも大きな電圧Vsを、そのセルのアドレス指定を行うワード・ライン（ＷＬ）とビット・ライン（ＢＬ）の間に供給することにより行うことが可能であり、此処で各々のビット・ライン（ＢＬ）には検出装置が接続されており、此処でこの方法は読み取りサイクルを備えた電圧パルス・プロトコルを含み、各検出装置が読み取りサイクル中に関連するビット・ライン（ＢＬ）とビット・ラインに接続されたセルとの間を流れる電荷を検出する、前記方法であって；
全てのワードおよびビット・ライン上の電位を電圧パルス・プロトコルに基づく時間調整方式で制御し、前記電圧パルス・プロトコルは全てのワードおよびビット・ライン上の電位に対するタイミング・シーケンスを含み、これによって１本のワード・ラインが読み取りサイクル中の少なくとも一部の間に供給された電位でアクティブとされ、この供給された電位は少なくとも電圧Vsに相当する全ての交差するビット・ラインの電位に比例し、アクティブなワード・ラインに接続されている個々のセル内に格納されている論理値は電荷電流を検出装置で検出することにより決定されることを特徴とする、前記方法。
【請求項２】
請求項１記載の方法であって、
検出装置としてセンス増幅器を使用することを特徴とする、前記方法。
【請求項３】
請求項１記載の方法であって、
電位の制御に４つの異なる電圧値を使用することを特徴とする、前記方法。
【請求項４】
請求項３記載の方法であって、
使用される電圧値がそれぞれ0, Vs/3, 2Vs/3 およびVs であることを特徴とする、前記方法。
【請求項５】
１つのセル内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能なセルを具備した、特にメモリ素子またはセンサ素子の様な受動マトリクス・アドレス指定可能素子を読み取るための方法を実行するための素子であって、この素子はヒステリシスを示す電気的分極性材料、特に強誘電性材を含み、此処で素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインとビット・ラインを形成する第１および第２電極を含み、此処でワード・ライン電極（ＷＬ）とビット・ライン電極（ＢＬ）は相互に直交し分極性材料の反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備されており、此処で素子内の１つのセルは２つの分極状態の１にセットされるかまたは、これらの間での切り換えを、分極性材料の保持電圧Vcよりも大きな電圧Vsを、そのセルのアドレス指定を行うワード・ライン（ＷＬ）とビット・ライン（ＢＬ）の間に供給することにより行うことが可能であり、此処で各々のビット・ライン（ＢＬ）には検出装置が接続されており、此処でこの方法は読み取りサイクルを備えた電圧パルス・プロトコルを含み、各検出装置が読み取りサイクル中に関連するビット・ライン（ＢＬ）とビット・ラインに接続されたセルとの間を流れる電荷を検出する、前記素子であって；
ワード・ラインとビット・ライン（ＷＬ；ＢＬ）に制御装置が接続され、これは全てのワードおよびビット・ライン上の電位を時間調整方式で制御し、全てのワードおよびビット・ライン上の電位に対するタイミング・シーケンスを含む電圧パルス・プロトコルを実行し、前記制御装置は１本のワード・ライン（ＷＬ）を読み取りサイクルの少なくとも一部の間にアクティブ化して、少なくとも電圧Vsに対応する全ての交差するビット・ラインの電位に比例した電位が、このワード・ライン（ＡＷＬ）に供給されるように適合されていることを特徴とする、前記素子。
【請求項６】
請求項５記載の素子であって；
分極性材料が強誘電ポリマであることを特徴とする、前記素子。
【請求項７】
請求項５記載の素子であって；
検出装置（ＳＡ）がセンス増幅器であることを特徴とする、前記素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に１つのセル内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能なセルを具備したメモリ素子またはセンサ素子の様な受動マトリクス・アドレス指定可能素子の読み取り方法に係わり、此処に於いてこの素子はヒステリシスを示す電気的分極性材料、特に強誘電性材を含み、此処で素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインとビット・ラインを形成する第１および第２電極を含み、此処でワード・ライン電極とビット・ライン電極は相互に直交し分極性材料とその反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備されており、此処で素子内の１つのセルは２つの分極状態の１つにセットされるかまたは、これらの間での切り換えを、分極性材料の保持電圧Vcよりも大きな電圧Vsを、そのセルのアドレス指定を行うワード・ラインとビット・ラインの間に供給することにより行うことが可能であり、此処で各々のビット・ラインには検出装置が接続されており、此処でこの方法は読み取りサイクルを備えた電圧パルス・プロトコルを含み、各検出装置が読み取りサイクル中に関連するビット・ラインとビット・ラインに接続されたセルとの間を流れる電荷を検出する；同様に受動マトリクス・アドレス指定可能素子で、１つのセル内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能なセルを具備した、特にメモリ素子またはセンサ素子の様な受動マトリクス・アドレス指定可能素子を読み取るためのこの方法を実行するための素子であって、この素子はヒステリシスを示す電気的分極性材料、特に強誘電性材を含み、此処で素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインとビット・ラインを形成する第１および第２電極を含み、此処でワード・ライン電極とビット・ライン電極は相互に直交し分極性材料の反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備されており、此処で素子内の１つのセルは２つの分極状態の１にセットされるかまたは、これらの間での切り換えを、分極性材料の保持電圧Vcよりも大きな電圧Vsを、そのセルのアドレス指定を行うワード・ラインとビット・ラインの間に供給することにより行うことが可能であり、此処で各々のビット・ラインには検出装置が接続されており、此処でこの方法は読み取りサイクルを備えた電圧パルス・プロトコルを含み、各検出装置が読み取りサイクル中に関連するビット・ラインとビット・ラインに接続されたセルとの間を流れる電荷を検出する。
【背景技術】
【０００２】
上記の本発明は特に、選択された１本のワード・ラインとそれに交差する複数の平行なビット・ラインとの間に接続された全てのセルの読み取り方法、いわゆる全行読み取りに関する。これはなかんずく米国特許第６１５７５７８号で知られており、これは半導体メモリ素子のデータ行に単一操作、言葉を変えると並行してアクセスするための素子および方法に関する。
【０００３】
能動マトリクス・アドレス指定可能素子に関する最新技術の１例として、エー．シェイクホレスラミ（A.Sheikholeslami）およびピー．グレンギュラク（P.Glenn Gulak）著「誘電体ランダム・アクセス・メモリにおける回路革新調査」ＩＥＥＥ会報、第８８巻、第５号、６６７−６８９ページ、２０００年５月を参照出来る。この論文は能動メモリ素子およびそれらのアドレス指定方法を開示しており、特に各々のセルがキャパシタ様構造として実現され、そのキャパシタへのアクセスを制御するいわゆるアクセス・トランジスタと直列接続された種類の能動強誘電体メモリである。キャパシタ様構造内の材料は、強誘電性材でありこれは分極しヒステリシスを示すことが出来る。この様なトランジスタに接続されている能動メモリ・セルは１Ｔ−１Ｃ型セルと呼ばれているが、２個のトランジスタと２個のキャパシタなどを含む場合もある。またより多くのｎ個のキャパシタを単一トランジスタに接続することも可能であり、能動メモリ・セルは１Ｔ−ｎＣ型セルと表示される。その意図はメモリ・セルのアドレス指定がなされなかった際に、メモリ・セルのキャパシタの接続が切られて、マトリクスの別のセルのアドレスが指定された際に電圧の外乱およびスニーク電流の原因となりうるマトリクス浮遊容量の影響を受けないようにすることである。
【０００４】
従って能動セルを備えたマトリクス・アドレス指定可能素子は明らかな長所を有するが、また欠点をも有する。アクセスまたはスイッチ・トランジスタを使用することは電力消費を増やし、その結果集積密度が低下し、例えばメモリ素子内での格納密度を減らすことになる。
【０００５】
受動マトリクス・アドレス指定可能メモリ素子では全てのセル、例えばメモリ・マトリクスのメモリ・セルは常に電極で形成されたネットワーク、通常マトリクスのワード・ラインとビット・ラインと呼ばれる、に接続されており、各々のセルはワード・ラインとビット・ラインの交差部分またはその間に具備されているためキャパシタ構造を形成している。この種の単一受動セルのアドレス指定は、対象としているワード・ラインそして／またはビット・ラインに電圧を加えこれらの電極の間のメモリ・セル上に電位差が得られるようにして行われる。電位差の値に応じてセルの分極状態に影響を与えることが可能であり、例えばセル内に恒久的な正の分極またはセル内に恒久的な負の分極に設定することが可能である。強誘電性材料の保磁電圧Vcよりも大きくなければならない電圧差Vsに相当する十分大きな電位差を与えることにより、１つの分極状態から他の状態へ切り換えることが可能である。
【０００６】
この種のセルの中へのデータの書き込みは未使用セル、例えば非分極セルを２つの恒久的分極状態の内の１つに分極させるか、またはそのセルの中に既にセットされている極性をその恒久的正から恒久的負分極状態またはその逆に切り換えることを含む。読み取る際には、セルの分極状態が対応する方式、例えばワード・ラインを電圧レベルVsに設定する一方で、対応するビット・ラインをゼロ電位に保持することで検出される。分極状態に応じて、そのセルの分極が保持されるかまたは切り換えられ、それぞれの結果によって低または高電荷電流がビット・ラインの上に流れる。この電荷電流は電流値として検出され、そのセルの論理状態は例えばその極性に応じてそれぞれ論理ゼロまたは論理１として読み取られる。実際的には実施できる唯一のものとして示されているこの読み出し方法は、破壊的であってそれはそのセルの分極状態が反対極性の分極状態に切り換えられる際に、セル内に格納されている元のデータを破壊するという意味に於いてである。これは信頼性の高い論理値検出を与えるが、また破壊された場合には元の論理値を先に述べた操作で再書き込みしなければならないことを意味している。
【０００７】
セルへの書き込みおよび読み取りのいずれに於いても、比較的大きな電位差が必要であり、受動マトリクス内の個々のセルへのアドレス指定操作中のこれは、セルの受動ネットワーク内に外乱電圧およびスニーク電流を引き起こし、それらの分極状態に影響を与える可能性がある。アドレス指定がいくつかのセル、例えばある特定のワード・ラインに接続されている全てのセルに対して並行して行われる場合、この問題は受動マトリクス・アドレス指定可能ネットワーク内の外乱として増幅され、その問題はマトリクスが大きくなると、例えば数百万セル、更に悪化する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って本発明の目的は、受動マトリクス・アドレス指定可能素子内のセルの非破壊的読み出しによって引き起こされる問題を未然に防止する事であり、特にその目的は読み取り操作中に受動マトリクス・アドレス指定可能素子内のアドレス指定されていないセルに影響を与える外乱電圧とスニーク電流とを除去する事である。また更なる目的はいくつかのセルの並列読み取り、特にいわゆる全行読み取りを、１本のワード・ラインに接続されている全てのセルが並列に読み取られる一方で、受動マトリクス・アドレス指定素子内の残りのアドレス指定されていないセルへの外乱を最少とするように実施することである。
【０００９】
本発明の最後の目的は、受動マトリクス・アドレス指定可能ネットワーク内のその様なセルへの書き込みに関連する問題、従って特に読み取り操作後に読み取りセルへ、これらのセルの読み取り前の元の分極状態が再格納されるかまたは、格納されている論理値またはデータ値がそれらの元の値にリセットされるように再書き込みに対応する問題を未然に防止することである。
【課題を解決するための手段】
【００１０】
上記の目的およびその他の特徴並びに特長は本発明による方法で実現され、その方法は全てのワードおよびビット・ライン上の電位を電圧パルス・プロトコルに基づく時間調整方式で制御することを特徴とし、前記電圧パルス・プロトコルは全てのワードおよびビット・ライン上の電位に対するタイミング・シーケンスを含み、これによってワード・ラインが読み取りサイクルの少なくとも一部の間に供給された電位でアクティブとされ、この供給された電位は少なくとも電圧Vsに相当する全ての交差するビット・ラインの電位に比例し、アクティブなワード・ラインに接続されている個々のセル内に格納されている論理値は電荷電流を検出装置で検出することにより決定される。
【００１１】
本発明に基づく方法では、センス増幅器を検出装置として使用することが好適であると考慮されている。
【００１２】
本発明に基づく方法ではまた、４つの異なる電圧値を電位の制御で使用することが好適であると考慮されており、この点に関して電圧値0, Vs/3, 2Vs/3, およびVsがそれぞれ使用されている。
【００１３】
上記の目的また同様に更に別の特徴および特長は、１つの素子を備えた本発明に基づいて実現されており、この素子はワード・ラインとビット・ラインに制御装置が接続されていることを特徴とし、これは全てのワードおよびビット・ライン上の電位を時間調整方式で制御し、全てのワードおよびビット・ライン上の電位に対するタイミング・シーケンスを含む電圧パルス・プロトコルを実行し、前記制御装置は１本のワード・ラインを読み取りサイクルの少なくとも一部の間にアクティブ化して、少なくとも電圧Vsに対応する全ての交差するビット・ラインの電位に比例した電位が、このワード・ラインに供給されるように適合されている。
【００１４】
本発明に基づく素子に於いて、分極性材料は強誘電体ポリマが好適であると考慮されている。
【００１５】
また、本発明に基づく素子の検出装置はセンス増幅器が好適であると考慮されている。
【００１６】
次に本発明を受動マトリクス・アドレス指定可能素子を実現する一般的な背景と、それらが本発明に基づき如何にしてアドレス指定されるかを開示する事により、また例として示す実施例を説明する事により、これら全てを添付図を参照して更に詳細に説明する。
【００１７】
図１は分極性材料のヒステリシス・ループを示す。一般的に強誘電体およびエレクトレット材はこの種のヒステリシス・ループを有する。このヒステリシス・ループの中で、-Prおよび+Prはそれぞれ正および負の残留分極を表し、一方ｙ軸上に示されるPsはいわゆる飽和分極である。ｘ軸上の-Vcおよび+Vcはそれぞれ正および負の保磁電圧を表し、一方Vsは保磁電圧Vcよりも大きな選択された切り換え電圧を表し、1/3 Vsは本発明に基づく分圧レベルを示し、これは使用される電圧パルス・プロトコルの一部であって、後ほど更に説明する。分極性材料が最初に分極化されていないと想定すると、電圧、例えばVcよりも十分大きく好適にはVsに対応する電圧を供給することにより分極化される。従って分極は０からヒステリシス・ループ上のPsに達するまで移動する。この点は材料の強誘電またはエレクトレット飽和分極Psを示し、従ってこれ以上電圧を増やす必要は無い。供給電圧が取り除かれると、すなわち分極性材にはゼロ電位が掛かることになり、分極Pはヒステリシス・ループに沿って残留または恒久分極Prまで戻り、此処でヒステリシス・ループはｙ軸と交差する。これに対して大きな負電圧Vsを供給して材料を残留分極状態-Prに分極することが可能である。分極状態は+Prから-Prへ電圧-Vsを与えることで変更可能であり、これに対して分極状態-Prは対応する大きな正電圧+Vsを与えることで+Prに変更される。これはこの種の分極性材料を含む受動マトリクス・アドレス指定可能素子内の書き込みおよび読み取り用のプロトコルに適合し、これを実現するためにセル、すなわちキャパシタ様構造に掛かる電位差は供給される電圧レベル+Vsまたは-Vsに相当しなければならないことは明白であり、これは対象となるワード・ラインにこの電圧を設定し、１つまたは複数のビット・ラインをゼロ電位に保持することで実現できる。アクティブなワード・ラインに接続されている複数のセルの内の唯ひとつのみが書き込みまたは読み取りされる場合、アドレス指定されていないセルに接触している残りのビット・ラインの電位がアクティブなワード・ラインと同じ電圧に保持されて、これらのセルに掛かる電位差がゼロに等しくなるようにしなければならないことは理解されよう。
【００１８】
図２は受動マトリクス・アドレス指定可能素子の１つの実施例を図式的に示す。第１電極の組は複数の平行電極ＷＬを含み、これはマトリクス内で複数のワード・ラインを形成する。これは例えばｍ本のその様なワード・ラインＷＬが考えられる。第２電極の組は複数の平行電極ＢＬを含み、これはワード・ラインＷＬと直交する。前者はマトリクスのビット・ラインＢＬであり、ｎ本具備してｍ・ｎマトリクスを作ることが出来る。各電極の組はそれぞれの平行面上に具備されており、分極性材料は全体層として電極の組の間にサンドイッチ状に、ワード・ラインＷＬおよびビット・ラインＢＬが交差部分に絶縁体の共通中間層を有するブリッジ構造で具備されている場合、おそらくは電極の組の上に具備されている。従ってマトリクス・アドレス指定可能素子が実現され、此処で各単一セルはアクティブ材料内で定義されており、これはワード・ラインＷＬとビット・ラインＢＬとの間の交差部分に配置されている。この受動アドレス指定可能マトリクスは従って、ｍ・ｎ個のアドレス指定可能セルとなる（マトリクスはもちろんｍ＝ｎの場合正方形となる。）ワード・ラインおよびビット・ラインは共に共通検出装置と、同様に選択およびアドレス指定用の駆動および制御回路に接続されている。これらは図示されていないが、それらを能動および受動マトリクス・アドレス指定可能素子の両方で使用することは当業者には良く知られているので、図２から削除した。更にビット・ラインの各々は１つの検出装置に接続されており、これは実際上は好適にセンス増幅器ＳＡとして具体化されている。
【００１９】
アドレス指定を行う場合、１本のワード・ラインが選択され、予め決定された電圧がそこに供給される。このワード・ラインは図２のアクティブ・ワード・ラインＡＷＬとして示されており、一方残りの全てのワード・ラインＷＬは非アクティブ・ワード・ライン（ＩＷＬ）として表されている。今、アクティブ・ワード・ラインＡＷＬとこのワード・ラインと交差するビット・ラインＢＬとの間に電位差が存在する場合、アドレス指定操作がワード・ラインＡＷＬとビット・ラインＢＬとの間の交差部のメモリ・セルに対して実施することが可能である。いわゆる全行アドレス指定（全行読み取り）の場合、アクティブ・ワード・ラインＡＷＬに接続されている全てのセルに同一電位差が存在し、読み取りに際してはビット・ラインを流れる電荷がそれぞれの検出装置またはセンス増幅器ＳＡで検出される。
【００２０】
本発明に基づく方法を実行するための素子の好適な実施例では、分極性材料は強誘電体ポリマである。任意の強誘電性ポリマを使用することが可能であり、これに限定するわけではないが２フッ化ビニリデン樹脂（PVDF :polyvinylidene difluoride）を含む。更に別の例としては、ポリアミド（odd nylons）、シアノポリマー（cyanopolymers）、ビニリデンディフルオライドのコーポリマー（copolymers of vinylidene difluoride (VDF)）および３フッ化エチレン（TrFE : trifluoroethylene）、尿素樹脂（polyureas）、ポリティウレアス（polytiureas）、ポリペプチド（polypeptides）およびシアンエチル・セルロース（cyanoethyl celluloses）の様なバイオ樹脂（biopolymers）が挙げられる。強誘電体ポリマ薄膜は、例えば好適な溶剤、例えばジメチル・ホルムアミド（DMF:dimethyl formamide）、シクロヘキサノン（cyclohexanone）またはメチル・エチル・ケトン（MEK: methyl ethyl ketone）から、VDF-TrFE(75/25)共重合体を蒸着するスピンコーティングの様な良く知られた方法で蒸着することができる。
【実施例１】
【００２１】
次に本発明に基づく方法の種々の実施例を説明する。第１の実施例が図３のグラフで図示されており、これは０からVsの間の電圧レベルと図の上縁に示された０から６の番号を付けられた時刻のタイム・マークとを具備した電圧パルス・プロトコルを示す。図３の電圧パルス・プロトコルによれば、素子の全てのワード・ラインＷＬおよびビット・ラインＢＬはアドレス指定操作が行われていない時、すなわちマトリクス内のどのセルも読み取りまたは書き込みが行われていない時には、０に等しい静止電圧に保持されている。読み取りサイクル中には電圧Vsがタイム・マーク１と２の間でアクティブ・ワード・ラインＡＷＬに与えられ、一方非アクティブ・ワード・ラインＩＷＬはゼロ電位に保持されている。残留分極状態+Prにあるセルでは大きな正電圧+Vsを加えても、セルの分極状態には本質的な変化は生じず、言葉を変えればビット・ラインＢＬには電荷は流れず、おそらく図１に示すように飽和分極Psと残留分極+Prとの間の差を表す極微小な電荷のみであろう。反対にそのセルが残留分極状態-Prにある場合は、その分極状態はプロトコルによって+Prに切り替わるはずであり、大きな電荷電流がビット・ラインＢＬ上に得られ、高い出力信号が検出装置に得られる。正の分極状態+Pr、例えば論理０を表す場合、リフレッシュまたは再書き込みの必要はないが、負の残留分極-Prにあるセルの場合、読み出しの結果正の残留分極状態+Prに切り替わるので、セルの論理値はそのメモリ・セルへの再書き込みによって復元されなければならない。これはアクティブ・ワード・ラインをゼロ電位に保持し、指示されたビット・ラインをそのセルに-Vsに等しい電圧を与える電位にセットして行われる。書き込みサイクル中、同時に全ての非アクティブ・ワード・ラインＩＷＬは2Vs/3に、また非アクティブ・ビット・ラインはVs/3に保持される。従ってアクティブ・ワード・ラインＡＷＬとリフレッシュ用にアクティブ化されたビット・ラインＢＬとの間の電位差のみがVsに等しくなり、一方全ての非アクティブ・ワード・ラインＩＷＬは同一電位、例えば2Vs/3に保持され、また全ての非アクティブ・ビット・ラインはそれに対応して電位Vs/3に保持される。非アクティブ・ワード・ラインとアクティブ・ビット・ラインとの間の電位差は、実質的にVs未満でありこれは再書き込み用のアドレス指定操作中にマトリクス内の外乱電圧または容量性結合の低減に貢献する。
【００２２】
図３の電圧パルス・プロトコルでは４つの電圧レベル、すなわち0, Vs/3および2Vs/3およびVsが使用されている。電圧Vsの分数レベル、すなわちVs/3および2Vs/3はいわゆる電圧選択規則または技法に従ったもので、これは0とVs/3の間の選択された電圧値を具備したパルス・プロトコルの修正変更用に、外乱電圧とスニーク電流およびメモリ・セルの分極状態に悪影響を与えかねないその他の環境を低減するために使用される。今回の例で使用された選択規則はいわゆる１／３選択である。Vs/3がアドレス指定操作中にマトリクス内の全てのワードおよびビット・ライン上に存在できる最少平均電圧レベルで有ると示すことは可能である。
【００２３】
電圧パルス・プロトコルおよび電圧選択規則を使用することの理論的背景に関して、本出願人のノルウェイ特許第３１２６９９号を参照する事が可能であり、これは電圧パルス・プロトコルの理論およびそれらの使用方法を提供しており、強誘電体またはエレクトレック・メモリ材を具備した大規模受動マトリクス・アドレス指定可能メモリ素子内で、アドレス指定が個々のセルに対して行われるか、またはいくつかのセルに並列に行われるかに依存しない。
【実施例２】
【００２４】
図４は本発明に基づく別の電圧パルス・プロトコルと対応する時刻のマーク点を示す。これはまた0からVsの４つの電圧レベルと、いわゆる１／３選択規則を使用するが、図３のプロトコルとは異なり、此処ではマトリクス内のセルが読み取りまたは書き込みが行われていない場合、全てのワード・ラインおよびビット・ラインは静止電圧Vs/3に保持される。これは長所を有するが、それは読み取りまたは書き込み用のアドレス指定操作中に、例えばアクティブ・ワード・ラインＡＷＬまたはアクティブ・ビット・ラインＢＬに対していずれの場合にも供給されるべきこの電圧レベルが実質的にVs未満、例えば最大2Vs/3であり、これはそれ自身でネットワーク内の外乱電圧およびスニーク電流に関して長所を有することは明らかであり、また同時にアクセス時間を低減する。従って、プロトコルの読み取りサイクル中にアクティブ・ワード・ラインはマーク２の時点でVs/3からVsに切り替わり、ビット・ラインはVs/3からゼロ電圧に切り替わる。同時に非アクティブ・ワード・ラインＩＷＬはゼロ電圧にセットされ、非アクティブ・ラード・ラインＩＷＬと非アクティブ・ビット・ラインＢＬの間に電位差が存在しないようにしている。並行して行われる読み取りサイクルの後、リフレッシュが全てのワードおよびビット・ラインを静止電圧Vs/3に戻るようにセットすることで行われ、再書き込みまたはリフレッシュサイクルではゼロ電圧がアクティブ・ワード・ラインＡＷＬに供給され、一方リセットまたはリフレッシュされるべきメモリ・セルのアドレス指定を行うアクティブ・ビット・ラインＢＬは電位Vsにセットされるが、実際のリセットを行わせるための適切な極性が暗黙の内に具備されている。非アクティブ・ビット・ライン、すなわちリフレッシュが行われないセルに接触しているものは、Vs/3に維持され、一方非アクティブ・ワード・ラインＩＷＬは2Vs/3にセットされている。従って、非アクティブ・ワード・ラインと非アクティブ・ビット・ライン間の電位差はVs/3、非アクティブ・ワード・ラインとアクティブ・ビット・ライン間は同様にVs/3、一方アクティブ・ワード・ラインと再書き込み用アクティブ・ビット・ライン間の電位差は、もちろんVs（場合によっては-Vs）となる。アクティブ・ワード・ラインＡＷＬと再書き込みが行われていない非アクティブ・ビット・ライン間の電位差はVs/3である。
【００２５】
図３に示す実施例の電圧パルス・プロトコルは、非常に単純なマトリクス・アドレス指定可能素子の読み取りを提供し、これは図示されていないワード・ラインとビット・ラインＷＬ；ＢＬ用のドライバ回路が比較的単純に作ることが出来ることを意味し、一方図４の実施例に示される若干複雑な電圧パルス・プロトコルは、全てのワードおよびビット・ライン上の電位がこのプロトコルに基づいて変更されることを必要とするが、同時に外乱電圧およびスニーク電流に対する素子の耐性はかなりな程度改善される。書き込みサイクル中アクティブ・ビット・ライン上の実電位は、再書き込みされるべき論理値および破壊的読み出し操作後のセルの初期状態に応じて、正または負とすることが出来ることは理解されよう。タイミング・シーケンス用に図の中に示されているタイム・マークは比較的自由に選択することが可能であり、また図４の時間間隔２−１および４−３は例えばゼロまたは負とする事が可能であり、またその時間値は分極性材料の動特性、例えば選択された材料のヒステリシス・ループの時定数に依存することも留意されよう。パルス・プロトコルに基づく電圧レベルの絶対値および電圧レベルの数自体は、いわゆる全行読み取りを実施するための条件、すなわちアクティブ・ワード・ライン上の各セルに掛かる電位Vsおよび非アクティブ・ワード・ラインＩＷＬ上の非アドレス指定セル上のゼロ・ボルトが実現できるのであれば、任意に選択できることも理解されよう。また、実質的にVsよりも高い電圧を、それ無しではメモリ材料の残留分極状態に影響を与えることが出来ないセルをアクティブとするために与えることができる。これに関連して疲労などの現象、すなわちメモリ・セルの残留分極値の暫減もまたセルの読み取りを悪化させ問題の原因となることも留意されよう。またいわゆる「刷り込み（imprint）」も明白である、すなわち長時間に渡って特定の分極状態にあるセルがこの分極状態を維持するように配置されている環境であり、従ってアドレス指定操作を実施することが見込まれる際には高い電圧またはより長い電圧パルスを必要とする。
【００２６】
従って全行読み取りは、受動マトリクス内の全てのビット・ラインＢＬが、好適な電圧パルス・プロトコルを使用して同一読み取りサイクル中に読み取られる際に実行される。ｍ本のワード・ライン中の１本のみが、全てのｎ本のビット・ラインＢＬがアクティブとされている時間中にアクティブとされる。これを実現するためにマトリクス内の各ビット・ラインはセンス増幅器に接続されていなければならない。全行読み取りは１つのマトリクスが何らかの理由で複数の副マトリクスに分割されているときに使用できる。従って全行読み取りの概念は、１つの副マトリクス内の完全に１本のワード・ライン上の全てのセルが同一読み取りサイクル中に読み取られる環境を含むことを意味する。全行読み取りは部分行読み取りまたは単一セルの読み出しと比較して多くの長所を具備している、すなわち
ａ）読み取りサイクル中に全てのアドレス指定されていないセルはゼロ電位となり、データ内容（論理値）を失う結果となりうる多数の外乱信号を幾ばくか削減し、同様に読み取り操作中に背景電流を引き起こす可能性のある全ての外乱を除去する。
ｂ）データ転送速度は、マトリクスまたは副マトリクス内のビット・ラインの本数で許される最大速度となる。
ｃ）読み出し電圧Vsは、非アドレス指定セル上の部分切り換えを引き起こすことなく保磁電圧よりも更に高く選択することが可能である、これはこの切り換え速度が、そのセルの分極材に対して実行可能な最高の切り換え速度となることを意味する。
ｄ）読み出し技法が大きなマトリクスとマトリクス群で互換性がある。
【００２７】
データを読み出すためには、アクティブ・ワード・ラインＡＷＬとビット・ラインＢＬとの間の電位差は電位Vsにセットされる、これは電荷をセルから接触しているビット・ラインに流れさせる。電荷値（または電流）は各セルの分極状態に依存し、センス増幅器で検出される。従って適切な測定回路を使用することで、各セルの論理状態が決定される。
【００２８】
本明細書の導入部で述べたように、受動マトリクスアドレス指定可能素子はメモリ素子であって、各セル内の分極状態が論理１または論理０のいずれかを表すようにすることでデータを格納するように適用される。対応する素子はまたセンサ素子としても使用可能であり、各セル内に格納されている論理値にセンサ素子の各単一センサ要素の値が割り当てられるようにすることで行われる。しかしながら原理的には、１つの出願内のセル内に格納されているデータの読み取りおよびリフレッシュを行うための方法に関して、何の違いもない。
【図面の簡単な説明】
【００２９】
【図１】図１は、強誘電体メモリ材料の場合の、分極性材料のヒステリシス・ループを示す。
【図２】図２は受動マトリクス・アドレス指定可能素子の図式図である。
【図３】図３は、再書き込み／再リフレッシュ・サイクルが後に続く、全行読み取り用の電圧パルス・プロトコルの第１実施例である。
【図４】図４は、再書き込み／再リフレッシュ・サイクルが後に続く、全行読み取り用の電圧パルス・プロトコルの第２実施例である。
【図１】
2005518618.tif 000003
【図２】
2005518618.tif 000004
【図３】
2005518618.tif 000005
【図４】
2005518618.tif 000006
【手続補正書】
【提出日】平成16年1月14日(2004.1.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
特に１つのセル内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能なセルを具備したメモリ素子またはセンサ素子の様な受動マトリクス・アドレス指定可能素子の読み取り方法であって、前記素子はヒステリシスを示す電気的分極性材料、特に強誘電性材を含み、此処で前記素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインとビット・ラインを形成する第１および第２電極を含み、此処でワード・ライン電極（ＷＬ）とビット・ライン電極（ＢＬ）は相互に直交し分極性材料とその反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備されており、此処で素子内の１つのセルは２つの分極状態の１つにセットされるかまたは、これらの間での切り換えを、分極性材料の保持電圧Vcよりも大きな電圧Vsを、そのセルのアドレス指定を行うワード・ライン（ＷＬ）とビット・ライン（ＢＬ）の間に供給することにより行うことが可能であり、此処で各々のビット・ライン（ＢＬ）には検出装置が接続されており、此処でこの方法は読み取りサイクルおよび書き込み／消去サイクルを備えた電圧パルス・プロトコルを含み、此処で各検出装置が読み取りサイクル中に関連するビット・ライン（ＢＬ）とビット・ラインに接続されたセルとの間を流れる電荷を検出する、前記方法であって；
全てのワードおよびビット・ライン上の電位を三分の一電圧選択規則に基づく時間調整方式で制御し、ゼロ電圧を基準とする４つの電圧レベル0, Vs/3, 2Vs/3 およびVs を具備した電圧パルス・プロトコルを実現し、全てのワードおよびビット・ライン上の電位に対するタイミング・シーケンスを含み、読み取りサイクル中に選択されたワード・ラインのアクティブ化を、そこに少なくともVs に等しい電圧レベルを供給し、また全ての交差しているビット・ライン上の電圧レベルを０にまたはその逆に保持して行い、これによってアクティブ・ワード・ラインに接続された各セル内に格納されている論理値が、それぞれのビット・ライン上の電荷値をそれに関連する検出装置で検出し、一方全ての非アクティブ・ワード・ラインを適用可能な電圧レベル0 またはVs に維持することにより決定可能であり；読み取りサイクル中に失われた情報の再書き込みを、読み取りサイクル中にその分極状態が変更された全てのセルをリセットするか、書き込み／消去サイクル中に選択されたワード・ラインのアクティブ化を、そこに少なくともVs に等しい電圧レベルを供給し、リセットされるセルに接続された全てのビット・ラインをゼロにまたはその逆として等しく保ち、一方全ての非アクティブ・ワード・ラインを1/3 Vs にまた、全ての非アクティブ・ビット・ラインを2/3 Vs に、または適用可能な状況に合わせてその逆とし、または以前に選択されなかったワード・ラインをアクティブ化し、読み取りサイクル中に失われたデータをそこに接続された適切な選択されたセルに、パルス・プロトコルと電圧レベルとを、リセット操作と同様の方法で与えることにより再書き込みを行うことを特徴とする、前記方法。
【請求項２】
請求項１記載の方法であって、
検出装置としてセンス増幅器を使用することを特徴とする、前記方法。
【請求項３】
１つのセル内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能なセルを具備した、特にメモリ素子またはセンサ素子の様な受動マトリクス・アドレス指定可能素子を読み取るための方法を実行するための素子であって、この素子はヒステリシスを示す電気的分極性材料、特に強誘電性材を含み、此処で素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインとビット・ラインを形成する第１および第２電極を含み、此処でワード・ライン電極（ＷＬ）とビット・ライン電極（ＢＬ）は相互に直交し分極性材料の反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備されており、此処で素子内の１つのセルは２つの分極状態の１にセットされるかまたは、これらの間での切り換えを、分極性材料の保持電圧Vcよりも大きな電圧Vsを、そのセルのアドレス指定を行うワード・ライン（ＷＬ）とビット・ライン（ＢＬ）の間に供給することにより行うことが可能であり、此処で各々のビット・ライン（ＢＬ）には検出装置が接続されており、此処でこの方法は読み取りサイクルおよび書き込み／消去サイクルを備えた電圧パルス・プロトコルを含み、此処で各検出装置が読み取りサイクル中に関連するビット・ライン（ＢＬ）とビット・ラインに接続されたセルとの間を流れる電荷を検出する、前記素子であって；
ワード・ラインとビット・ラインに、全てのワードおよびビット・ライン上の電位を、三分の一電圧選択規則に基づく時間調整方式で制御し、ゼロ電位を基準とする４つの電圧レベル0, Vs/3, 2Vs/3 およびVs を具備し、全てのワードおよびビット・ライン上の電位に対するタイミング・シーケンスを含む電圧パルス・プロトコルを実現する制御装置が接続されていることを特徴とし、前記制御装置は１本の選択されたワード・ラインおよび全てのビット・ラインを読み取りサイクルの少なくとも一部の間にアクティブ化し１本の選択されたワード・ラインと選択されたビット・ラインを書き込み／消去サイクル中に、ワード・ラインに接続されている全てのセルの論理値が読み取りサイクル中に検出され、読み取りサイクル中に破壊された全ての論理値が、書き込み／消去サイクル中にリセットまたは再書き込みするようにアクティブ化するように適合されていることを特徴とする、前記素子。
【請求項４】
請求項３記載の素子であって；
分極性材料が強誘電ポリマであることを特徴とする、前記素子。
【請求項５】
請求項３記載の素子であって；
検出装置（ＳＡ）がセンス増幅器であることを特徴とする、前記素子。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に１つのセル内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能なセルを具備したメモリ素子またはセンサ素子の様な受動マトリクス・アドレス指定可能素子の読み取り方法に係わり、此処に於いてこの素子はヒステリシスを示す電気的分極性材料、特に強誘電性材を含み、此処で素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインとビット・ラインを形成する第１および第２電極を含み、此処でワード・ライン電極とビット・ライン電極は相互に直交し分極性材料とその反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備されており、此処で素子内の１つのセルは２つの分極状態の１つにセットされるかまたは、これらの間での切り換えを、分極性材料の保持電圧Vcよりも大きな電圧Vsを、そのセルのアドレス指定を行うワード・ラインとビット・ラインの間に供給することにより行うことが可能であり、此処で各々のビット・ラインには検出装置が接続されており、此処でこの方法は読み取りサイクルおよび書き込み／消去サイクルを備えた電圧パルス・プロトコルを含み、此処で各検出装置が読み取りサイクル中に関連するビット・ラインとビット・ラインに接続されたセルとの間を流れる電荷を検出する；同様に受動マトリクス・アドレス指定可能素子で、１つのセル内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能なセルを具備した、特にメモリ素子またはセンサ素子の様な受動マトリクス・アドレス指定可能素子を読み取るためのこの方法を実行するための素子であって、この素子はヒステリシスを示す電気的分極性材料、特に強誘電性材を含み、此処で素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインとビット・ラインを形成する第１および第２電極を含み、此処でワード・ライン電極とビット・ライン電極は相互に直交し分極性材料の反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備されており、此処で素子内の１つのセルは２つの分極状態の１にセットされるかまたは、これらの間での切り換えを、分極性材料の保持電圧Vcよりも大きな電圧Vsを、そのセルのアドレス指定を行うワード・ラインとビット・ラインの間に供給することにより行うことが可能であり、此処で各々のビット・ラインには検出装置が接続されており、此処でこの方法は読み取りサイクルおよび書き込み／消去サイクルを備えた電圧パルス・プロトコルを含み、此処で各検出装置が読み取りサイクル中に関連するビット・ラインとビット・ラインに接続されたセルとの間を流れる電荷を検出する。
【背景技術】
【０００２】
上記の本発明は特に、選択された１本のワード・ラインとそれに交差する複数の平行なビット・ラインとの間に接続された全てのセルの読み取り方法、いわゆる全行読み取りに関する。これはなかんずく米国特許第６１５７５７８号で知られており、これは半導体メモリ素子のデータ行に単一操作、言葉を変えると並行してアクセスするための素子および方法に関する。
【０００３】
能動マトリクス・アドレス指定可能素子に関する最新技術の１例として、エー．シェイクホレスラミ（A.Sheikholeslami）およびピー．グレンギュラク（P.Glenn Gulak）著「誘電体ランダム・アクセス・メモリにおける回路革新調査」ＩＥＥＥ会報、第８８巻、第５号、６６７−６８９ページ、２０００年５月を参照出来る。この論文は能動メモリ素子およびそれらのアドレス指定方法を開示しており、特に各々のセルがキャパシタ様構造として実現され、そのキャパシタへのアクセスを制御するいわゆるアクセス・トランジスタと直列接続された種類の能動強誘電体メモリである。キャパシタ様構造内の材料は、強誘電性材でありこれは分極しヒステリシスを示すことが出来る。この様なトランジスタに接続されている能動メモリ・セルは１Ｔ−１Ｃ型セルと呼ばれているが、２個のトランジスタと２個のキャパシタなどを含む場合もある。またより多くのｎ個のキャパシタを単一トランジスタに接続することも可能であり、能動メモリ・セルは１Ｔ−ｎＣ型セルと表示される。その意図はメモリ・セルのアドレス指定がなされなかった際に、メモリ・セルのキャパシタの接続が切られて、マトリクスの別のセルのアドレスが指定された際に電圧の外乱およびスニーク電流の原因となりうるマトリクス浮遊容量の影響を受けないようにすることである。
【０００４】
従って能動セルを備えたマトリクス・アドレス指定可能素子は明らかな長所を有するが、また欠点をも有する。アクセスまたはスイッチ・トランジスタを使用することは電力消費を増やし、その結果集積密度が低下し、例えばメモリ素子内での格納密度を減らすことになる。
【０００５】
受動マトリクス・アドレス指定可能メモリ素子では全てのセル、例えばメモリ・マトリクスのメモリ・セルは常に電極で形成されたネットワーク、通常マトリクスのワード・ラインとビット・ラインと呼ばれる、に接続されており、各々のセルはワード・ラインとビット・ラインの交差部分またはその間に具備されているためキャパシタ構造を形成している。この種の単一受動セルのアドレス指定は、対象としているワード・ラインそして／またはビット・ラインに電圧を加えこれらの電極の間のメモリ・セル上に電位差が得られるようにして行われる。電位差の値に応じてセルの分極状態に影響を与えることが可能であり、例えばセル内に恒久的な正の分極またはセル内に恒久的な負の分極に設定することが可能である。強誘電性材料の保磁電圧Vcよりも大きくなければならない電圧差Vsに相当する十分大きな電位差を与えることにより、１つの分極状態から他の状態へ切り換えることが可能である。
【０００６】
この種のセルの中へのデータの書き込みは未使用セル、例えば非分極セルを２つの恒久的分極状態の内の１つに分極させるか、またはそのセルの中に既にセットされている極性をその恒久的正から恒久的負分極状態またはその逆に切り換えることを含む。読み取る際には、セルの分極状態が対応する方式、例えばワード・ラインを電圧レベルVsに設定する一方で、対応するビット・ラインをゼロ電位に保持することで検出される。分極状態に応じて、そのセルの分極が保持されるかまたは切り換えられ、それぞれの結果によって低または高電荷電流がビット・ラインの上に流れる。この電荷電流は電流値として検出され、そのセルの論理状態は例えばその極性に応じてそれぞれ論理ゼロまたは論理１として読み取られる。実際的には実施できる唯一のものとして示されているこの読み出し方法は、破壊的であってそれはそのセルの分極状態が反対極性の分極状態に切り換えられる際に、セル内に格納されている元のデータを破壊するという意味に於いてである。これは信頼性の高い論理値検出を与えるが、また破壊された場合には元の論理値を先に述べた操作で再書き込みしなければならないことを意味している。
【０００７】
セルへの書き込みおよび読み取りのいずれに於いても、比較的大きな電位差が必要であり、受動マトリクス内の個々のセルへのアドレス指定操作中のこれは、セルの受動ネットワーク内に外乱電圧およびスニーク電流を引き起こし、それらの分極状態に影響を与える可能性がある。アドレス指定がいくつかのセル、例えばある特定のワード・ラインに接続されている全てのセルに対して並行して行われる場合、この問題は受動マトリクス・アドレス指定可能ネットワーク内の外乱として増幅され、その問題はマトリクスが大きくなると、例えば数百万セル、更に悪化する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って本発明の目的は、受動マトリクス・アドレス指定可能素子内のセルの非破壊的読み出しによって引き起こされる問題を未然に防止する事であり、特にその目的は読み取り操作中に受動マトリクス・アドレス指定可能素子内のアドレス指定されていないセルに影響を与える外乱電圧とスニーク電流とを除去する事である。また更なる目的はいくつかのセルの並列読み取り、特にいわゆる全行読み取りを、１本のワード・ラインに接続されている全てのセルが並列に読み取られる一方で、受動マトリクス・アドレス指定素子内の残りのアドレス指定されていないセルへの外乱を最少とするように実施することである。
【０００９】
本発明の最後の目的は、受動マトリクス・アドレス指定可能ネットワーク内のその様なセルへの書き込みに関連する問題、従って特に読み取り操作後に読み取りセルへ、これらのセルの読み取り前の元の分極状態が再格納されるかまたは、格納されている論理値またはデータ値がそれらの元の値にリセットされるように再書き込みに対応する問題を未然に防止することである。
【課題を解決するための手段】
【００１０】
上記の目的およびその他の特徴並びに特長は本発明による方法で実現され、その方法は全てのワードおよびビット・ライン上の電位を三分の一電圧選択規則に基づく時間調整方式で制御し、ゼロ電圧を基準とする４つの電圧レベル0, Vs/3, 2Vs/3 およびVs を具備した電圧パルス・プロトコルを実現し、全てのワードおよびビット・ライン上の電位に対するタイミング・シーケンスを含み、読み取りサイクル中に選択されたワード・ラインのアクティブ化を、そこに少なくともVs に等しい電圧レベルを供給し、また全ての交差しているビット・ライン上の電圧レベルを０にまたはその逆に保持して行い、これによってアクティブ・ワード・ラインに接続された各セル内に格納されている論理値が、それぞれのビット・ライン上の電荷値をそれに関連する検出装置で検出し、一方全ての非アクティブ・ワード・ラインを適用可能な電圧レベル0 またはVs に維持することにより決定可能であり；読み取りサイクル中に失われた情報の再書き込みを、読み取りサイクル中にその分極状態が変更された全てのセルをリセットするか、書き込み／消去サイクル中に選択されたワード・ラインのアクティブ化を、そこに少なくともVs に等しい電圧レベルを供給し、リセットされるセルに接続された全てのビット・ラインをゼロにまたはその逆として等しく保ち、一方全ての非アクティブ・ワード・ラインを1/3 Vs にまた、全ての非アクティブ・ビット・ラインを2/3 Vs に、または適用可能な状況に合わせてその逆とし、または以前に選択されなかったワード・ラインをアクティブ化し、読み取りサイクル中に失われたデータをそこに接続された適切な選択されたセルに、パルス・プロトコルと電圧レベルとを、リセット操作と同様の方法で与えることにより再書き込みを行うことを特徴とする。
【００１１】
本発明に基づく方法では、センス増幅器を検出装置として使用することが好適であると考慮されている。
【００１２】
上記の目的また同様に更に別の特徴および特長は、１つの素子を備えた本発明に基づいて実現されており、この素子はワード・ラインとビット・ラインに、全てのワードおよびビット・ライン上の電位を、三分の一電圧選択規則に基づく時間調整方式で制御し、ゼロ電位を基準とする４つの電圧レベル0, Vs/3, 2Vs/3 およびVs を具備し、全てのワードおよびビット・ライン上の電位に対するタイミング・シーケンスを含む電圧パルス・プロトコルを実現する制御装置が接続されていることを特徴とし、前記制御装置は１本の選択されたワード・ラインおよび全てのビット・ラインを読み取りサイクルの少なくとも一部の間にアクティブ化し１本の選択されたワード・ラインと選択されたビット・ラインを書き込み／消去サイクル中に、ワード・ラインに接続されている全てのセルの論理値が読み取りサイクル中に検出され、読み取りサイクル中に破壊された全ての論理値が、書き込み／消去サイクル中にリセットまたは再書き込みするようにアクティブ化するように適合されている。
【００１３】
本発明に基づく素子に於いて、分極性材料は強誘電体ポリマが好適であると考慮されている。
【００１４】
また、本発明に基づく素子の検出装置はセンス増幅器が好適であると考慮されている。
【００１５】
次に本発明を受動マトリクス・アドレス指定可能素子を実現する一般的な背景と、それらが本発明に基づき如何にしてアドレス指定されるかを開示する事により、また例として示す実施例を説明する事により、これら全てを添付図を参照して更に詳細に説明する。
【００１６】
図１は分極性材料のヒステリシス・ループを示す。一般的に強誘電体およびエレクトレット材はこの種のヒステリシス・ループを有する。このヒステリシス・ループの中で、-Prおよび+Prはそれぞれ正および負の残留分極を表し、一方ｙ軸上に示されるPsはいわゆる飽和分極である。ｘ軸上の-Vcおよび+Vcはそれぞれ正および負の保磁電圧を表し、一方Vsは保磁電圧Vcよりも大きな選択された切り換え電圧を表し、1/3 Vsは本発明に基づく分圧レベルを示し、これは使用される電圧パルス・プロトコルの一部であって、後ほど更に説明する。分極性材料が最初に分極化されていないと想定すると、電圧、例えばVcよりも十分大きく好適にはVsに対応する電圧を供給することにより分極化される。従って分極は０からヒステリシス・ループ上のPsに達するまで移動する。この点は材料の強誘電またはエレクトレット飽和分極Psを示し、従ってこれ以上電圧を増やす必要は無い。供給電圧が取り除かれると、すなわち分極性材にはゼロ電位が掛かることになり、分極Pはヒステリシス・ループに沿って残留または恒久分極Prまで戻り、此処でヒステリシス・ループはｙ軸と交差する。これに対して大きな負電圧Vsを供給して材料を残留分極状態-Prに分極することが可能である。分極状態は+Prから-Prへ電圧-Vsを与えることで変更可能であり、これに対して分極状態-Prは対応する大きな正電圧+Vsを与えることで+Prに変更される。これはこの種の分極性材料を含む受動マトリクス・アドレス指定可能素子内の書き込みおよび読み取り用のプロトコルに適合し、これを実現するためにセル、すなわちキャパシタ様構造に掛かる電位差は供給される電圧レベル+Vsまたは-Vsに相当しなければならないことは明白であり、これは対象となるワード・ラインにこの電圧を設定し、１つまたは複数のビット・ラインをゼロ電位に保持することで実現できる。アクティブなワード・ラインに接続されている複数のセルの内の唯ひとつのみが書き込みまたは読み取りされる場合、アドレス指定されていないセルに接触している残りのビット・ラインの電位がアクティブなワード・ラインと同じ電圧に保持されて、これらのセルに掛かる電位差がゼロに等しくなるようにしなければならないことは理解されよう。
【００１７】
図２は受動マトリクス・アドレス指定可能素子の１つの実施例を図式的に示す。第１電極の組は複数の平行電極ＷＬを含み、これはマトリクス内で複数のワード・ラインを形成する。これは例えばｍ本のその様なワード・ラインＷＬが考えられる。第２電極の組は複数の平行電極ＢＬを含み、これはワード・ラインＷＬと直交する。前者はマトリクスのビット・ラインＢＬであり、ｎ本具備してｍ・ｎマトリクスを作ることが出来る。各電極の組はそれぞれの平行面上に具備されており、分極性材料は全体層として電極の組の間にサンドイッチ状に、ワード・ラインＷＬおよびビット・ラインＢＬが交差部分に絶縁体の共通中間層を有するブリッジ構造で具備されている場合、おそらくは電極の組の上に具備されている。従ってマトリクス・アドレス指定可能素子が実現され、此処で各単一セルはアクティブ材料内で定義されており、これはワード・ラインＷＬとビット・ラインＢＬとの間の交差部分に配置されている。この受動アドレス指定可能マトリクスは従って、ｍ・ｎ個のアドレス指定可能セルとなる（マトリクスはもちろんｍ＝ｎの場合正方形となる。）ワード・ラインおよびビット・ラインは共に共通検出装置と、同様に選択およびアドレス指定用の駆動および制御回路に接続されている。これらは図示されていないが、それらを能動および受動マトリクス・アドレス指定可能素子の両方で使用することは当業者には良く知られているので、図２から削除した。更にビット・ラインの各々は１つの検出装置に接続されており、これは実際上は好適にセンス増幅器ＳＡとして具体化されている。
【００１８】
アドレス指定を行う場合、１本のワード・ラインが選択され、予め決定された電圧がそこに供給される。このワード・ラインは図２のアクティブ・ワード・ラインＡＷＬとして示されており、一方残りの全てのワード・ラインＷＬは非アクティブ・ワード・ライン（ＩＷＬ）として表されている。今、アクティブ・ワード・ラインＡＷＬとこのワード・ラインと交差するビット・ラインＢＬとの間に電位差が存在する場合、アドレス指定操作がワード・ラインＡＷＬとビット・ラインＢＬとの間の交差部のメモリ・セルに対して実施することが可能である。いわゆる全行アドレス指定（全行読み取り）の場合、アクティブ・ワード・ラインＡＷＬに接続されている全てのセルに同一電位差が存在し、読み取りに際してはビット・ラインを流れる電荷がそれぞれの検出装置またはセンス増幅器ＳＡで検出される。
【００１９】
本発明に基づく方法を実行するための素子の好適な実施例では、分極性材料は強誘電体ポリマである。任意の強誘電性ポリマを使用することが可能であり、これに限定するわけではないが２フッ化ビニリデン樹脂（PVDF :polyvinylidene difluoride）を含む。更に別の例としては、ポリアミド（odd nylons）、シアノポリマー（cyanopolymers）、ビニリデンディフルオライドのコーポリマー（copolymers of vinylidene difluoride (VDF)）および３フッ化エチレン（TrFE : trifluoroethylene）、尿素樹脂（polyureas）、ポリティウレアス（polytiureas）、ポリペプチド（polypeptides）およびシアンエチル・セルロース（cyanoethyl celluloses）の様なバイオ樹脂（biopolymers）が挙げられる。強誘電体ポリマ薄膜は、例えば好適な溶剤、例えばジメチル・ホルムアミド（DMF:dimethyl formamide）、シクロヘキサノン（cyclohexanone）またはメチル・エチル・ケトン（MEK: methyl ethyl ketone）から、VDF-TrFE(75/25)共重合体を蒸着するスピンコーティングの様な良く知られた方法で蒸着することができる。
【実施例１】
【００２０】
次に本発明に基づく方法の種々の実施例を説明する。第１の実施例が図３のグラフで図示されており、これは０からVsの間の電圧レベルと図の上縁に示された０から６の番号を付けられた時刻のタイム・マークとを具備した電圧パルス・プロトコルを示す。図３の電圧パルス・プロトコルによれば、素子の全てのワード・ラインＷＬおよびビット・ラインＢＬはアドレス指定操作が行われていない時、すなわちマトリクス内のどのセルも読み取りまたは書き込みが行われていない時には、０に等しい静止電圧に保持されている。読み取りサイクル中には電圧Vsがタイム・マーク１と２の間でアクティブ・ワード・ラインＡＷＬに与えられ、一方非アクティブ・ワード・ラインＩＷＬはゼロ電位に保持されている。残留分極状態+Prにあるセルでは大きな正電圧+Vsを加えても、セルの分極状態には本質的な変化は生じず、言葉を変えればビット・ラインＢＬには電荷は流れず、おそらく図１に示すように飽和分極Psと残留分極+Prとの間の差を表す極微小な電荷のみであろう。反対にそのセルが残留分極状態-Prにある場合は、その分極状態はプロトコルによって+Prに切り替わるはずであり、大きな電荷電流がビット・ラインＢＬ上に得られ、高い出力信号が検出装置に得られる。正の分極状態+Pr、例えば論理０を表す場合、リフレッシュまたは再書き込みの必要はないが、負の残留分極-Prにあるセルの場合、読み出しの結果正の残留分極状態+Prに切り替わるので、セルの論理値はそのメモリ・セルへの再書き込みによって復元されなければならない。これはアクティブ・ワード・ラインをゼロ電位に保持し、指示されたビット・ラインをそのセルに-Vsに等しい電圧を与える電位にセットして行われる。書き込みサイクル中、同時に全ての非アクティブ・ワード・ラインＩＷＬは2Vs/3に、また非アクティブ・ビット・ラインはVs/3に保持される。従ってアクティブ・ワード・ラインＡＷＬとリフレッシュ用にアクティブ化されたビット・ラインＢＬとの間の電位差のみがVsに等しくなり、一方全ての非アクティブ・ワード・ラインＩＷＬは同一電位、例えば2Vs/3に保持され、また全ての非アクティブ・ビット・ラインはそれに対応して電位Vs/3に保持される。非アクティブ・ワード・ラインとアクティブ・ビット・ラインとの間の電位差は、実質的にVs未満でありこれは再書き込み用のアドレス指定操作中にマトリクス内の外乱電圧または容量性結合の低減に貢献する。
【００２１】
図３の電圧パルス・プロトコルでは４つの電圧レベル、すなわち0, Vs/3および2Vs/3およびVsが使用されている。電圧Vsの分数レベル、すなわちVs/3および2Vs/3はいわゆる電圧選択規則または技法に従ったもので、これは0とVs/3の間の選択された電圧値を具備したパルス・プロトコルの修正変更用に、外乱電圧とスニーク電流およびメモリ・セルの分極状態に悪影響を与えかねないその他の環境を低減するために使用される。今回の例で使用された選択規則はいわゆる１／３選択である。Vs/3がアドレス指定操作中にマトリクス内の全てのワードおよびビット・ライン上に存在できる最少平均電圧レベルで有ると示すことは可能である。
【００２２】
電圧パルス・プロトコルおよび電圧選択規則を使用することの理論的背景に関して、本出願人のノルウェイ特許第３１２６９９号を参照する事が可能であり、これは電圧パルス・プロトコルの理論およびそれらの使用方法を提供しており、強誘電体またはエレクトレック・メモリ材を具備した大規模受動マトリクス・アドレス指定可能メモリ素子内で、アドレス指定が個々のセルに対して行われるか、またはいくつかのセルに並列に行われるかに依存しない。
【実施例２】
【００２３】
図４は本発明に基づく別の電圧パルス・プロトコルと対応する時刻のマーク点を示す。これはまた0からVsの４つの電圧レベルと、いわゆる１／３選択規則を使用するが、図３のプロトコルとは異なり、此処ではマトリクス内のセルが読み取りまたは書き込みが行われていない場合、全てのワード・ラインおよびビット・ラインは静止電圧Vs/3に保持される。これは長所を有するが、それは読み取りまたは書き込み用のアドレス指定操作中に、例えばアクティブ・ワード・ラインＡＷＬまたはアクティブ・ビット・ラインＢＬに対していずれの場合にも供給されるべきこの電圧レベルが実質的にVs未満、例えば最大2Vs/3であり、これはそれ自身でネットワーク内の外乱電圧およびスニーク電流に関して長所を有することは明らかであり、また同時にアクセス時間を低減する。従って、プロトコルの読み取りサイクル中にアクティブ・ワード・ラインはマーク２の時点でVs/3からVsに切り替わり、ビット・ラインはVs/3からゼロ電圧に切り替わる。同時に非アクティブ・ワード・ラインＩＷＬはゼロ電圧にセットされ、非アクティブ・ラード・ラインＩＷＬと非アクティブ・ビット・ラインＢＬの間に電位差が存在しないようにしている。並行して行われる読み取りサイクルの後、リフレッシュが全てのワードおよびビット・ラインを静止電圧Vs/3に戻るようにセットすることで行われ、再書き込みまたはリフレッシュサイクルではゼロ電圧がアクティブ・ワード・ラインＡＷＬに供給され、一方リセットまたはリフレッシュされるべきメモリ・セルのアドレス指定を行うアクティブ・ビット・ラインＢＬは電位Vsにセットされるが、実際のリセットを行わせるための適切な極性が暗黙の内に具備されている。非アクティブ・ビット・ライン、すなわちリフレッシュが行われないセルに接触しているものは、Vs/3に維持され、一方非アクティブ・ワード・ラインＩＷＬは2Vs/3にセットされている。従って、非アクティブ・ワード・ラインと非アクティブ・ビット・ライン間の電位差はVs/3、非アクティブ・ワード・ラインとアクティブ・ビット・ライン間は同様にVs/3、一方アクティブ・ワード・ラインと再書き込み用アクティブ・ビット・ライン間の電位差は、もちろんVs（場合によっては-Vs）となる。アクティブ・ワード・ラインＡＷＬと再書き込みが行われていない非アクティブ・ビット・ライン間の電位差はVs/3である。
【００２４】
図３に示す実施例の電圧パルス・プロトコルは、非常に単純なマトリクス・アドレス指定可能素子の読み取りを提供し、これは図示されていないワード・ラインとビット・ラインＷＬ；ＢＬ用のドライバ回路が比較的単純に作ることが出来ることを意味し、一方図４の実施例に示される若干複雑な電圧パルス・プロトコルは、全てのワードおよびビット・ライン上の電位がこのプロトコルに基づいて変更されることを必要とするが、同時に外乱電圧およびスニーク電流に対する素子の耐性はかなりな程度改善される。書き込みサイクル中アクティブ・ビット・ライン上の実電位は、再書き込みされるべき論理値および破壊的読み出し操作後のセルの初期状態に応じて、正または負とすることが出来ることは理解されよう。タイミング・シーケンス用に図の中に示されているタイム・マークは比較的自由に選択することが可能であり、また図４の時間間隔２−１および４−３は例えばゼロまたは負とする事が可能であり、またその時間値は分極性材料の動特性、例えば選択された材料のヒステリシス・ループの時定数に依存することも留意されよう。パルス・プロトコルに基づく電圧レベルの絶対値および電圧レベルの数自体は、いわゆる全行読み取りを実施するための条件、すなわちアクティブ・ワード・ライン上の各セルに掛かる電位Vsおよび非アクティブ・ワード・ラインＩＷＬ上の非アドレス指定セル上のゼロ・ボルトが実現できるのであれば、任意に選択できることも理解されよう。また、実質的にVsよりも高い電圧を、それ無しではメモリ材料の残留分極状態に影響を与えることが出来ないセルをアクティブとするために与えることができる。これに関連して疲労などの現象、すなわちメモリ・セルの残留分極値の暫減もまたセルの読み取りを悪化させ問題の原因となることも留意されよう。またいわゆる「刷り込み（imprint）」も明白である、すなわち長時間に渡って特定の分極状態にあるセルがこの分極状態を維持するように配置されている環境であり、従ってアドレス指定操作を実施することが見込まれる際には高い電圧またはより長い電圧パルスを必要とする。
【００２５】
従って全行読み取りは、受動マトリクス内の全てのビット・ラインＢＬが、好適な電圧パルス・プロトコルを使用して同一読み取りサイクル中に読み取られる際に実行される。ｍ本のワード・ライン中の１本のみが、全てのｎ本のビット・ラインＢＬがアクティブとされている時間中にアクティブとされる。これを実現するためにマトリクス内の各ビット・ラインはセンス増幅器に接続されていなければならない。全行読み取りは１つのマトリクスが何らかの理由で複数の副マトリクスに分割されているときに使用できる。従って全行読み取りの概念は、１つの副マトリクス内の完全に１本のワード・ライン上の全てのセルが同一読み取りサイクル中に読み取られる環境を含むことを意味する。全行読み取りは部分行読み取りまたは単一セルの読み出しと比較して多くの長所を具備している、すなわち
ａ）読み取りサイクル中に全てのアドレス指定されていないセルはゼロ電位となり、データ内容（論理値）を失う結果となりうる多数の外乱信号を幾ばくか削減し、同様に読み取り操作中に背景電流を引き起こす可能性のある全ての外乱を除去する。
ｂ）データ転送速度は、マトリクスまたは副マトリクス内のビット・ラインの本数で許される最大速度となる。
ｃ）読み出し電圧Vsは、非アドレス指定セル上の部分切り換えを引き起こすことなく保磁電圧よりも更に高く選択することが可能である、これはこの切り換え速度が、そのセルの分極材に対して実行可能な最高の切り換え速度となることを意味する。
ｄ）読み出し技法が大きなマトリクスとマトリクス群で互換性がある。
【００２６】
データを読み出すためには、アクティブ・ワード・ラインＡＷＬとビット・ラインＢＬとの間の電位差は電位Vsにセットされる、これは電荷をセルから接触しているビット・ラインに流れさせる。電荷値（または電流）は各セルの分極状態に依存し、センス増幅器で検出される。従って適切な測定回路を使用することで、各セルの論理状態が決定される。
【００２７】
本明細書の導入部で述べたように、受動マトリクスアドレス指定可能素子はメモリ素子であって、各セル内の分極状態が論理１または論理０のいずれかを表すようにすることでデータを格納するように適用される。対応する素子はまたセンサ素子としても使用可能であり、各セル内に格納されている論理値にセンサ素子の各単一センサ要素の値が割り当てられるようにすることで行われる。しかしながら原理的には、１つの出願内のセル内に格納されているデータの読み取りおよびリフレッシュを行うための方法に関して、何の違いもない。
【図面の簡単な説明】
【００２８】
【図１】図１は、強誘電体メモリ材料の場合の、分極性材料のヒステリシス・ループを示す。
【図２】図２は受動マトリクス・アドレス指定可能素子の図式図である。
【図３】図３は、再書き込み／再リフレッシュ・サイクルが後に続く、全行読み取り用の電圧パルス・プロトコルの第１実施例である。
【図４】図４は、再書き込み／再リフレッシュ・サイクルが後に続く、全行読み取り用の電圧パルス・プロトコルの第２実施例である。
【国際調査報告】
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