(57)【要約】本発明は演算増幅器に関し、演算増幅器は、この演算増幅器の入力において第１のトランジスタ増幅器ステージと、第１のトランジスタ増幅器ステージへカスコードされた第２のトランジスタ増幅器ステージとを備え、第１のトランジスタ増幅器ステージはチョップトトランジスタを含み、第２のトランジスタ増幅器ステージは第１のチョップトトランジスタ増幅器ステージと供給電圧源との間に接続され、第１のチョップトトランジスタ増幅器ステージの出力におけるゲインがｇｍ１，２／ｇｍ３，４へ低減される。ここで、ｇｍ１，２＊Ｒｃは第１のトランジスタ増幅器ステージのゲインであり、ｇｍ３，４＊Ｒｃは第２のトランジスタ増幅器ステージのゲインであり、並びに、Ｒｃは演算増幅器の出力と供給電圧源との間の抵抗器の抵抗である。演算増幅器回路は、上述のように規定されたとおりのメイン演算増幅器と、積分回路またはフィルタ回路を形成するために演算増幅器の入力と出力との間にキャパシタを含むフィードバックループとを備えている。
2005506790.tif 000002
【特許請求の範囲】
【請求項１】
演算増幅器であって、
該演算増幅器の入力に設けられ、チョップトトランジスタを含む第１のトランジスタ増幅器ステージと、
チョッピングされた前記第１のトランジスタ増幅器ステージと電圧供給源との間に接続され、前記第１のトランジスタ増幅器ステージへカスコードされた第２のトランジスタ増幅器ステージとを備え、
チョッピングされた前記第１のトランジスタ増幅器ステージの出力におけるゲインがｇｍ１，２／ｇｍ３，４に低減されており、ｇｍ１，２＊Ｒｃは前記入力ステージ全体のゲインであり、９ｍ３，４＊Ｒｃは第２のトランジスタ増幅ステージのゲインであり、Ｒｃは前記演算増幅器の出力と前記電圧供給源との間にある抵抗器の抵抗値であることを特徴とする演算増幅器。
【請求項２】
前記第１のトランジスタ増幅ステージは、第１および第２のスイッチに接続された第１および第２のトランジスタを備え、
前記第２のトランジスタ増幅ステージは、第３および第４のスイッチを通して前記第１のトランジスタ増幅ステージへ接続され、
前記第１から第４のスイッチは、前記第１および第２のトランジスタの入力／出力をチョッピングするためにチョッピング周波数を受け取ることを特徴とする請求項１に記載の演算増幅器。
【請求項３】
前記第１のトランジスタ増幅ステージにおける前記トランジスタのソース端子はグランドに接続され、
前記第２のトランジスタ増幅ステージは、電流源を通して電圧供給源へ接続された他のトランジスタを備えることを特徴とする請求項２に記載の演算増幅器。
【請求項４】
請求項１に従ったメイン演算増幅器を備えた演算増幅回路であって、
前記演算増幅器は、積分回路またはフィルタ回路を形成するために、入力と出力との間にキャパシタを含むフィードバックループを備えていることを特徴とする演算増幅回路。
【請求項５】
請求項３に従った２つの対称的増幅器を備えた演算増幅回路であって、
前記メイン演算増幅器は、積分回路またはフィルタ回路を形成するために、その入力と出力との間にキャパシタを含むフィードバックループを備えていることを特徴とする演算増幅回路。
【請求項６】
電圧制御手段は、非線形キャパシタの容量がバイアス電圧に信号電圧を足した印加電圧にほとんど依存しないバイアス範囲内で前記非線形キャパシタを動作させるのに充分なＤＣバイアス電圧をその非線形キャパシタに印加するために、メイン演算増幅器の出力共通モード電圧と入力共通モード電圧との間の電圧差を供給するようにメイン演算増幅器に接続されていることを特徴とする請求項４または請求項５に記載の演算増幅回路。
【請求項７】
前記電圧制御手段は、前記メイン演算増幅器の共通モード出力電圧を所定の出力共通モード電圧へ調整するための電圧レギュレータを備えていることを特徴とする請求項６に記載の演算増幅回路。
【請求項８】
前記電圧制御手段は、一定のＤＣ共通モード電圧を前記演算増幅回路の入力へ供給するように適用された入力ステージを備えたことを特徴とする請求項７に記載の演算増幅回路。
【請求項９】
前記入力ステージの入力トランジスタのソースは、グランドに接続されていることを特徴とする請求項４から請求項８のいずれかに記載の演算増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チョップト入力トランジスタ対を備えた演算増幅器回路およびそのような演算増幅器を備えた演算増幅器回路に関する。
【関連技術】
【０００２】
電気通信製品、コンピュータ等のような携帯機器に対する要求は、より高い集積レベルと相まって、結果的に、単一素子上に完全なシステムを載せることに対して継続的に向かっている。一般的に、混合信号チップは、大きなデジタル部分と、アナログ機能性を実行するために用いられるほんの小さな領域とを有する。従って、信号チップを製造する好適なプロセス技術はＣＭＯＳ技術である。現在、純粋なデジタルＣＭＯＳプロセスを備えた電気通信装置に対して、要求される性能を与えるためには問題がある。ＧＳＭ（移動体通信用のグローバルシステム（Global System for Mobile Communications））やＣＭＯＳ技術におけるブルートゥースのような用途への解決手段を単一チップで得るためにも、この技術を改善する要求がある。
【０００３】
ＣＭＯＳ技術における基本的な問題の１つは、１／ｆノイズである。基本的に、１／ｆノイズに対処するには３つの方法がある。１つは純粋なＣＭＯＳ技術の代わりにＢＩＣＭＯＳを用い得る、１つは非常に大きなトランジスタを用いてもよい、あるいは、１つはチョッピングを適用する。ＢＩＣＭＯＳは、ＣＭＯＳよりも非常に高価であり、通常、最新のＣＭＯＳプロセスに遅れた世代にある。大きなトランジスタを用いることは、１／ｆノイズを低下させる結果をもたらすが、回路における大きな容量および電流消費の増加という欠点をも有する。この解決手段の結果は性能を劣化させ、コストを増加させることになるであろう。コスト的な欠点なしに、１／ｆノイズの問題を克服するための唯一の方法は明らかにチョッピングである。しかしながら、電気通信装置用の回路において、チョッピングはクロスモジュレーションという基本的な問題の原因となる。クロスモジュレーションによって、演算増幅器の出力における出力信号は増幅された入力信号のみから構成されず、付加的なエラー信号をも含む。このエラー信号は、チョッパスイッチを切り替えるときに見られるスパイクとチョッピング周波数によって周波数的にシフトした入力信号のイメージとの２つの部分から構成される。スイッチングスパイクが、入力信号全体に対して一定でないが、演算増幅器の入力において見られる入力信号レベルに依存している場合に、このイメージは現れる。このスパイク自体は、ほとんどの場合には有害ではないが、入力信号のイメージが電気通信回路の性能をひどく劣化させてしまう。
【０００４】
従来の差動増幅器のチョッピング回路においては、増幅器ステージの入力トランジスタ対は、入力トランジスタの１／ｆノイズをチョッピングするために周波数ｆｃｈｏｐでチョッピングされる。クロスモジュレーションの問題は、入力トランジスタの出力での切り替えにおいて生じる。これは、差動増幅器へ入力される信号が、回路のそのポイントにおいて、ｇｍ１，２＊Ｒｃのゲインで増幅され、このゲインが、入力信号に依存するディストーションをスイッチング（クロスモジュレーション）によって発生させるほど充分に大きいからである。従って、電気通信装置に適用される回路においてチョッピングを用いるためには、入力増幅ステージの出力における信号のクロスモジュレーションまたはディストーションを低減させる必要がある。
【０００５】
上述の観点に鑑み、本実施形態の目的は、低ノイズおよび低電圧に最適化されたチョップト入力トランジスタを備えた演算増幅器を提供し、それによって、ＧＳＭ、ブルートゥースまたはハイパーＬＡＮ製品のような電気通信装置に特に適用される。
【０００６】
この目的のために、本発明による演算増幅器は、この演算増幅器の入力部にありチョップトトランジスタを含む第１のトランジスタ増幅ステージと、第１のトランジスタ増幅ステージにカスコードされ、その第１のチョップトトランジスタ増幅ステージおよび供給電圧源の間に接続された第２のトランジスタ増幅ステージとを備え、第１のチョップトトランジスタ増幅ステージの出力においてゲインがｇｍ１，２／ｇｍ３，４に低減されている。ここで、ｇｍ１，２＊Ｒｃは全入力ステージのゲインであり、ｇｍ３，４＊Ｒｃは第２のトランジスタ増幅ステージのゲインであり、Ｒｃは演算増幅器の出力と電圧供給源との間にある抵抗器の抵抗値である。
【０００７】
カスコードされた増幅ステージにおいて、カスコードされた増幅ステージのトランジスタは１／ｆノイズに充分に寄与しない。これは、有用な信号の信号レベルが回路のそのポイントにおいてノイズレベルを充分に超えず、さらに、カスケードステージの１／ｆノイズに対する信号転送機能が入力トランジスタの高出力インピーダンスによって制限されてしまうからである。従って、入力増幅ステージの出力信号のゲインが現在ｇｍ１，２／ｇｍ３，４に低減されている、即ち、入力増幅ステージの出力および信号レベルがもはや相当のクロスモジュレーションを発生するほどには大きくないので、１／ｆノイズの残存は、クロスモジュレーションがもはや主要な問題となっていない入力増幅ステージにおけるトランジスタのみに因る。従って、チョッピング方式における入力信号のスイッチングに因る信号のクロスモジュレーションまたはディストーションは劇的に低減している。
【発明の要旨】
【０００８】
本発明に係る好適な実施形態によれば、第１のトランジスタ増幅ステージは、第１および第２のスイッチに接続された第１および第２のトランジスタを備え、第２のトランジスタ増幅ステージは、第３および第４のスイッチを介して第１のトランジスタ増幅ステージに接続され、これらのスイッチは、第１および第２のトランジスタの入力／出力をチョッピングするためにチョッピング周波数ｆｃｈｏｐを受け取る。この演算増幅回路において、第２のトランジスタ増幅ステージは、第１の増幅ステージの出力でそれらのスイッチに直接接続されている。これは、本発明を実施するために簡単かつ最も効果的な手法であるが、チョッピングされた第１の増幅ステージの出力スイッチにおけるクロスモジュレーションを確実に低減させる。
【０００９】
本発明に係るさらに好適な実施形態によれば、第２のトランジスタ増幅ステージは、第３および第４のトランジスタを備え、この第２のトランジスタ増幅ステージの第３および第４のトランジスタは抵抗を介して電圧供給源に接続されている。高い共通モード抑制（a common mode suppression）にとって、第１の増幅ステージの第１および第２のトランジスタのソース端子は、好ましくは、入力トランジスタソースとグランドとの間に電圧ＵＣＳをもたらす電流源を介して接続されている。第１および第２の増幅ステージの両方の総合的な増幅は、クロスモジュレーションが第１の増幅ステージの出力において低減され、一方で、所望される総合的な増幅が第１および第２の増幅ステージの結合による影響によって達成されるようにバランスがとられている。
【００１０】
本発明に係るさらに好適な実施形態によれば、第２の増幅ステージの第３および第４のトランジスタのベース端子は、電圧源Ｕｂｉａｓを介してグランドへ接続されており、それは第２の増幅ステージにおけるトランジスタの動作を制御するために効果的な手法である。
【００１１】
本発明に係るさらに好適な実施形態によれば、第２のトランジスタ増幅ステージは、電流源として作用する電圧供給源に接続された他のトランジスタを備えている。これは、第１の増幅ステージにおけるトランジスタのソースがグランドへ接続された入力増幅ステージの代替的な回路構成である。共通モード抑制は、共通モード出力電圧レギュレータを用いることによって達成される。従って、このトランジスタのソース端子およびバックゲート端子は、入力増幅ステージにおけるトランジスタの動作速度を上昇させるように同一の電圧レベルにある。
【００１２】
本発明に係るさらに好適な実施形態によれば、カスコードトランジスタのベース端子は、バイアス電圧源Ｕｂｉａｓを介してグランドへ接続されている。また、これは、２つの増幅ステージのゲインを適切に設計することに対して柔軟さを与える。
【００１３】
上記目的のために、本発明は、メイン演算増幅器を備えた演算増幅器を提供し、このメイン演算増幅器は、積分回路またはフィルタ回路を形成するために入力と出力との間にキャパシタを含むフィードバックループを備えている。これは、上記したような１つの演算増幅器がメイン演算増幅器として用いられ、該演算増幅器が積分器またはフィルタを形成するために適切なフィードバックループへ接続された演算増幅回路である。この実施形態は、本発明による演算増幅器が積分器、フィルタ、シグマ・デルタ変換レギュレータなどの様々な回路に使用され得る。
【００１４】
上記目的のために、本発明は、積分器またはフィルタ回路を形成するために入力と出力との間にキャパシタを含むフィードバックループ内で作用する対称的な２つの増幅器を備えている。
【００１５】
本発明の好適な実施形態によれば、電圧制御手段は、非線形キャパシタの容量がバイアス電圧に信号電圧を足した電圧を含む印加電圧にほとんど依存しないバイアス範囲内において、非線形キャパシタを動作させるのに充分なＤＣバイアス電圧をその非線形キャパシタの両端に印加するために、メイン演算増幅器の出力共通モード電圧と入力共通モード電圧との間の電圧差を供給するようにメイン演算増幅器に接続されている。本発明によるこの実施形態は、半導体容量（例えば、ゲート酸化膜キャパシタ）が用いられている場合に、回路全体の線形性を改善し、それはまた、本発明が電気通信装置において用いられるような場合に回路を改善するのに貢献する。さらに、このような回路は、ピュアＭＯＳ、特に、ＣＭＯＳのプロセス技術において、回路をコスト的に効率良く製造することの基礎となる。
【００１６】
本発明によるさらに好適な実施形態によれば、電圧制御手段は、メイン演算増幅器の共通モード出力電圧を、予め設定された出力共通モード電圧へ調整する電圧レギュレータを備えている。好適には、電圧レギュレータはレギュレータ演算増幅器を備え、そのレギュレータ演算増幅器の１つの入力が前記共通モード出力電圧ＣＭｏｕｔによって供給を受け、そのレギュレータ演算増幅器の他の入力が第１の抵抗を介してメイン演算増幅の１つの出力へ接続され、第２の抵抗を介してメイン演算増幅器の他の出力へ接続されており、レギュレータ演算増幅器の出力は、第３の抵抗を介してメイン演算増幅の入力の１つへ接続され、かつ、第４の抵抗を介してメイン演算増幅器の他の入力へ接続されている。このような電圧レギュレータは、入力共通モード電圧を制御するための手段との組合せによって、所望されている線形性が確実に達成されると考えられる。
【００１７】
本発明によるさらに好適な実施形態によれば、電圧制御手段は、所定のＤＣ共通モード電圧を演算増幅回路の入力へ供給するように適合された入力ステージを備えている。これは、演算増幅回路の入力に適切な共通モード電圧を確実に与える１つの可能性例である。
【００１８】
本発明によるさらに好適な実施形態によれば、入力ステージが演算増幅回路の入力に接続された電圧源ＵＣＭ，ＤＣのように作用し、これは、演算増幅回路の入力において所定のＤＣ共通モード電圧を供給する簡単かつ効果的な手法である。
【００１９】
本発明によるさらに好適な実施形態によれば、入力ステージは、演算増幅回路の入力ステージにおいて内部電圧ＶＴを設定する手段を備えている。内部電圧ＶＴ（Ｔ＝閾値）を設定することによって、共通モード電圧を供給するために入力ステージを分離することが回避される。
【００２０】
本発明によるさらに好適な実施形態によれば、入力ステージの入力トランジスタのソースは、グランドに接続され、トランジスタの動作速度をかなり上昇させる。入力ステージトランジスタのソースおよびバックゲート（またはバルク）が同じレベル（グランド）である、換言すると、バックゲートへ印加される制御電圧がないので、トランジスタの増幅係数が最大になる。ソース−バルク間電圧がゼロボルトよりも高い場合には、ゲインは低下する。従って、同じゲインを得るためには、トランジスタは、より大きな面積を占有するように、かつ、より多くの電流を消費するように再設計される必要があるであろう。従って、トランジスタのソースおよびバルクが同じレベルである本発明による回路は、低電圧／低電力の形態にとって重要な低消費電流という利点、チップ上でより小さい面積であるという利点、および、回路の新しい用途を可能とする比較的高速であるという利点を有する。
【００２１】
本発明によるさらに好適な実施形態によれば、このような演算増幅回路を用いた回路は、ピュアデジタルＣＭＯＳプロセスによって形成されている。上述の演算増幅器およびこのような増幅器を用いることによって構成された回路は、上述の用途に用いられる半導体装置を製造するために現在最も汎用されているプロセスであるＣＭＯＳプロセスを用いることによって、デジタルおよびアナログ機能を含む単一のチップにデバイスを製造するための良い基礎となる。
【好適な実施形態の詳細な説明】
【００２２】
本発明による実施形態は、添付図面を参照しつつ以下に記述される。
【００２３】
図１によれば、演算増幅器２の入力ステージは、２つの入力ＩＰ（正入力信号）およびＩＮ（負入力信号）および２つのＯＮ（負出力信号）およびＯＰ（正出力信号）を備えている。入力ＩＰ、ＩＮは、スイッチＳ１およびＳ２を通して第１の増幅ステージの２つのトランジスタＴ１およびＴ２に接続されている。２つのトランジスタＴ１およびＴ２は、スイッチＳ３およびＳ４を通して第２の増幅ステージの他の２つのトランジスタＴ３およびＴ４に接続されている。スイッチＳ１からＳ４は、トランジスタＴ１およびＴ２の入力／出力をチョッピングするためにチョッピング周波数ｆｃｈｏｐを受け取る。第２の増幅ステージの２つのトランジスタＴ３およびＴ４は、抵抗４、６を通して供給電圧ＶＤＤを供給する電圧源に接続されている。トランジスタＴ３およびＴ４の出力（ドレイン端子）は、それぞれ演算増幅器２の負出力ＯＮおよび正出力ＯＰである。トランジスタＴ１およびＴ２のソース端子は、電流源ＵＣＳを介してグランドへ接続されており、トランジスタＴ３およびＴ４のベース端子は、バイアス電圧源Ｕｂｉａｓを介してグランドへ接続されている。電流源ＵＣＳは、所定の出力インピーダンスＲｏｕｔを有する。
【００２４】
上述の回路構成において、チョッピングされる第１のトランジスタ増幅ステージの出力におけるゲインは、ｇｍ１，２／ｇｍ３，４に低減されており、ここで、ｇｍ１，２＊Ｒｃは差動増幅入力ステージの全体のゲインであり、ｇｍ３，４＊Ｒｃは第２のトランジスタ増幅ステージのゲインであり、Ｒｃは演算増幅器の出力と電圧供給源との間にある抵抗器の抵抗値である。
【００２５】
図２は、図１の演算増幅器２（ＯＰ１）を用いたアナログロウパスフィルタ回路の回路図である。共通モード抑制を制限した演算増幅器２は、２つのフィードバックループ１ａおよび１ｂに接続され、フィードバックループ１ｂはフィードバック抵抗Ｒ１ｆおよびフィードバックキャパシタＣ１ｆを備え、フィードバックループ１ａはフィードバック抵抗Ｒ２ｆおよびフィードバックキャパシタＣ２ｆを備えている。一方で、フィードバック抵抗Ｒ１ｆとキャパシタＣ１ｆ並びにフィードバック抵抗Ｒ２ｆとフィードバックキャパシタＣ２ｆは、それぞれ並列に接続されている。フィードバックキャパシタＣ１ｆおよびＣ２ｆはゲート酸化膜キャパシタである。
【００２６】
電圧制御手段は、非線形ゲート酸化膜キャパシタＣ１ｆおよびＣ２ｆの容量がバイアス電圧に信号電圧を足した印加電圧（図３参照）にほとんど依存しないバイアス範囲内において非線形ゲート酸化膜キャパシタＣ１ｆおよびＣ２ｆを動作させるのに充分なＤＣバイアス電圧をその非線形ゲート酸化膜キャパシタＣ１ｆおよびＣ２ｆに印加するために、メイン演算増幅器２の出力共通モード電圧と入力共通モード電圧との間の電圧差を供給するように演算増幅器２に接続されている。電圧制御手段は、一定のＤＣ共通モード電圧をメイン演算入力増幅器２の入力／出力へ供給するように適合されている。
【００２７】
図２のロウパスフィルタ回路において、電圧制御手段は、ゲート酸化膜キャパシタＣ１ｆおよびＣ２ｆに掛かる所定のＤＣバイアス電圧を保証するためにメイン演算増幅器２の周辺に設けられる。この構成は、結果的に、線形動作になり、さらに、与えられた領域に対してゲート酸化膜キャパシタＣ１ｆおよびＣ２ｆが可能な限り大きな容量を示すことを確実とする。
【００２８】
メイン演算増幅器２の入力および出力における異なる共通モード電圧は、結果的に、抵抗Ｒ１ｆ、Ｒ２ｆおよびＲ１ＩＮ、Ｒ２ＩＮを通して一定のＤＣ電流となる。一定のＤＣバイアス電圧ＵＣは、図１のロウパスフィルタ回路のために設けられた低減出力電圧を防止する手法で生成され得る。
【００２９】
図２の電圧制御手段は、メイン演算増幅器２の共通モード出力電圧を調整するために電圧レギュレータ１０を備えている。電圧レギュレータは、レギュレータ演算増幅器１２を備え、そのレギュレータ演算増幅器１２の１つの入力が共通モード出力電圧ＣＭｏｕｔによって供給を受け、そのレギュレータ演算増幅器１２の他の入力が第１の抵抗Ｒ３を介してメイン演算増幅器２の１つの出力ＯＰへ接続され、第２の抵抗Ｒ４を介してメイン演算増幅器２の他の出力ＯＮへ接続されている。レギュレータ演算増幅器１２（ＯＰ２）の出力は、第３の抵抗Ｒ５を介してメイン演算増幅器２の１つの入力ＩＮへ接続され、かつ、第４の抵抗Ｒ６を介してメイン演算増幅器２の他の入力ＩＰへ接続されている。第１および第２の抵抗Ｒ３、Ｒ４は、同一の抵抗値を有し、第３および第４の抵抗Ｒ５、Ｒ６もまた同一の抵抗値を有する。
【００３０】
共通モード出力電圧ＣＭｏｕｔはレギュレータ演算増幅器１２の反転入力に設けられている。レギュレータ演算増幅器１２の非反転入力は、２つの抵抗Ｒ３とＲ４との間のノード１４においてメイン演算増幅器２の測定済み共通モード出力電圧に接続されている。メイン演算増幅器２の測定済み共通モード出力電圧がＣＭｏｕｔと異なる場合には、レギュレータ演算増幅器１２は、抵抗Ｒ５およびＲ６を介してメイン演算増幅器２の入力へ供給される電圧をその出力において発生し、メイン演算増幅器２の共通モード出力電圧をＣＭｏｕｔに適合させる（回路ループ１ｃ）。メイン演算増幅器２の共通モード入力電圧は、抵抗Ｒ１ＩＮ、Ｒ２ＩＮ；Ｒ１ｆ、Ｒ２ｆおよび抵抗Ｒ５およびＲ６から成る抵抗ネットワークで設定される。抵抗Ｒ５、Ｒ６は、図２のロウパスフィルタ回路の差動信号転送機能を決定しない。
【００３１】
さらに、図２の電圧制御手段は、所定のＤＣ共通モード電圧をロウパスフィルタ回路の入力へ供給するように適用された図３に示す入力ステージドライバに相当する。入力ステージドライバ回路１６は、図１または図２のフィルタ回路の入力ＩＮ、ＩＰにそれぞれ接続されたＣＭ、ＤＣ電圧源１８を備えている。入力信号は、電圧源２０、２２によって示されているように、ＣＭ、ＤＣ電圧源１８と入力ＩＮ、ＩＰとの間において入力ステージ１６へ供給される。入力ステージ１６は、供給電圧付近のレベルに入力共通電圧を調整する。
【００３２】
図４は、本発明による他の実施形態に従ったアナログロウパスフィルタである。図４のメイン演算増幅器３２は、チョッピング入力トランジスタ対を有する独立型の対称増幅器対３２Ａ、３２Ｂから成る。図４の実施形態は、キャパシタＣ３１ｆおよびＣ３２ｆが非線形ゲート酸化膜キャパシタであるという事実にもかかわらず、フィルタ回路の線形性をもたらすメイン演算増幅器３２の周辺に電圧制御手段を設けるというコンセプトを示している。
【００３３】
電圧制御手段は、演算増幅器の共通モード出力電圧を所定の出力共通モード電圧へ調整する電圧レギュレータを備えている。この電圧レギュレータは、レギュレータ演算増幅器４２を備え、そのレギュレータ演算増幅器４２の１つの入力が共通モード出力電圧ＣＭｏｕｔによって供給を受け、そのレギュレータ演算増幅器４２の他の入力が第１の抵抗Ｒ３３を介して演算増幅器対３２Ａ、３２Ｂの１つの出力へ接続され、第２の抵抗Ｒ３４を介して演算増幅器対３２Ａ、３２Ｂの他の出力へ接続されている。レギュレータ演算増幅器４２の出力は、第３の抵抗Ｒ３５を介して演算増幅器３２Ａの入力へ接続され、かつ、第４の抵抗Ｒ３６を介して他の演算増幅器３２Ｂの入力へ接続されている。
【００３４】
図５は、図４の対称的演算増幅器３２Ａおよび３２Ｂのより詳細な回路図を示す。図５のフィルタ回路は、トランジスタ５０に関するチョッパスイッチＳ１１、Ｓ１３とトランジスタ５２に関するチョッパスイッチＳ１２、Ｓ１４を含む２つのチョップト入力トランジスタ５０、５２を備えている。チョッパスイッチＳ１１、Ｓ１２、Ｓ１３およびＳ１４は、周知のチョッパシステム構成でトランジスタ５０、５２へ接続されている。トランジスタ５０のソースはグランドに接続され、トランジスタ５０のドレインは、チョッパスイッチＳ１３のゼロコンタクト、増幅トランジスタ５４および電流源５６を通して供給電圧へ接続されている。トランジスタ５２のソースはグランドに接続され、トランジスタ５２のドレインは、チョッパスイッチＳ１４のゼロコンタクト、増幅トランジスタ５８および電流源６０を通して供給電圧へ接続されている。
【００３５】
電圧ＶＴは、増幅器３２Ａ、３２Ｂの高増幅およびレギュレータ演算増幅器４２を有するフィードバックにより生成される。この電圧ＶＴの値は、トランジスタ５６、５２を再設計することによって、あるいは、電流源５６、６０を変更することによってほんの僅か変更され得る。
【００３６】
トランジスタ６４と電流源５６との間のノード６２は、増幅器６４を通して増幅器３２Ａの出力ステージ６６へ接続され、その出力ステージ６６は２つのトランジスタ６８、７０から成る。出力ステージ６６もまた、グランドと供給電圧との間に接続されている。
【００３７】
トランジスタ５８と電流源６０との間のノード８２は、増幅器８４を通して演算増幅器３２Ｂの出力ステージ８６へ接続され、その出力ステージ８６は２つのトランジスタ８８、９０から成る。出力ステージ８６もまた、グランドと供給電圧との間に接続される。
【００３８】
入力電圧が所定のレベルに調節された形態を実施化するために、トランジスタ５０、５２のソースは接地され、フィルタ回路の入力ステージにおける内部電圧ＶＴが設けられる。
【００３９】
この回路構成によって、内部電圧ＶＴおよびレギュレータ演算増幅器４２の調整機能は、回路装置を低コストで実施化し、特定の用途において要求される優れた線形性をもたらす。
【００４０】
図４、図５の演算増幅回路は、ＣＭＯＳ技術で達成され得る。この回路は、入力と出力との差分で一次ロウパス構成（a first order low pass configuration）において動作し、例えば、ＧＳＭレシーバに用いられる多相チャネル選択フィルタ（polyphase channel selection filter）で動作するロウパスフィルタとして適用される。このチャネル選択フィルタは、許容できないクロスモジュレーションを発生させることなく、ノイズ、線形性および電流消費に関して要求される性能を初めて達成することを可能としたものである。この有利な演算増幅回路の基礎ととなるのは、ＣＭＯＳ多相フィルタ回路がこのような好ましい特性を有するように設計され得なかったことでなしに、本発明のチョッピング方式である。
【００４１】
上記の記載から明らかなように、本発明に従って構成された演算増幅回路は、集積回路、または、一次、二次もしくは三次アクティブフィルタのようにフィルタ回路として使用され得る。集積回路は、非線形キャパシタの使用が所望される、シグマ・デルタコンバータ、レギュレータ、アナログフィルタバンクなどのようなより複雑な回路に使用され得る。
【図面の簡単な説明】
【００４２】
【図１】本発明による実施形態としてチョッピングされた入力トランジスタ対を備えた演算増幅回路の図。
【図２】図１の演算増幅器を用いたアナログロウパスフィルタ回路の回路図。
【図３】図２のフィルタ回路の入力ステージにおいてドライバの作用を説明した回路図。
【図４】チョッピングされた入力トランジスタ対を有する２つの独立した増幅器を備えたアナログロウパスフィルタ回路の図。
【図５】図４のフィルタ回路のより詳細な回路図。
【図２】
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【国際公開パンフレット】
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【国際調査報告】
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