(57)【要約】【課題】  低消費電力のクロック・ディジタル電子回路を提供すること。【解決手段】  ディジタル電子回路（1）は、データ（82）を処理するための論理セル（2）と、論理セル（2）で処理されたデータ（83）を格納するためのフリップ・フロップ（3）と、電力供給（4）と、フリップ・フロップ（3）を起動するためのクロック（5）とを備える。論理セル（2）は、クロック（5）がアクティブでないときに、フリップ・フロップの状態を記憶することが不要であるので電力供給（4）から接続が断たれ、かつ、クロック（5）がイネーブルのときに接続される。電力供給をスイッチングするために、クロック・イネーブル（6）によってスイッチされるスイッチ（7）は、論理セル（2）と電力供給（4）との間に配置される。このような単純で追加的なスイッチ（7）は、チップの相対的に小さい領域だけを占有するが、漏出電流の約90%という、かなりの減少が可能になる。ディジタル電子回路（1）は、特に、サブミクロンのプロセス設計での漏出電流を減らすのに適しており、たとえば移動体通信装置に用いることができる。
2005517338.tif 000002
【特許請求の範囲】
【請求項１】
データを処理するための論理素子と、
当該論理素子で処理されたデータを格納するためのメモリ素子と、
当該論理素子および当該メモリ素子に電力を供給するための電力供給手段と、
当該メモリ素子が起動されるクロック信号を生成するためのクロック手段と、
当該メモリ素子の起動をイネーブリングおよびディセーブリングするためのイネーブル手段と、
当該論理素子と当該電力供給手段との間の接続を解放するためおよび達成するためのスイッチング手段とを、備え、当該スイッチング手段は、当該イネーブル手段によってスイッチされる、ディジタル電子回路。
【請求項２】
当該スイッチング手段は、トランジスタを備える、請求項1に記載のディジタル電子回路。
【請求項３】
当該トランジスタは、pチャネルMOSトランジスタ、および／または、nチャネルMOSトランジスタである、請求項2に記載のディジタル電子回路。
【請求項４】
当該メモリ素子がフリップ・フロップを備える、上記の各請求項のいずれかに記載のディジタル電子回路。
【請求項５】
前記ディジタル電子回路は、CMOS技術で製造されている、上記の各請求項のいずれかに記載のディジタル電子回路。
【請求項６】
前記ディジタル電子回路は、複数の論理素子を備え、かつ、スイッチング手段が、各々の前記論理素子に割り当てられている、上記請求項のいずれかに記載のディジタル電子回路。
【請求項７】
前記ディジタル電子回路は、複数の論理素子を備え、かつ、スイッチング手段が、2つ以上の前記論理素子に割り当てられている、請求項1〜5のいずれかに記載のディジタル電子回路。
【請求項８】
上記の各請求項のいずれかに記載のディジタル電子回路を備えている、移動体通信装置。
【請求項９】
ディジタル電子回路の消費電力の減少方法であって、
当該ディジタル電子回路が、
データを処理するための論理素子と、
当該論理素子で処理されたデータを格納するためのメモリ素子と、
当該論理素子および当該メモリ素子に電力を供給するための電力供給手段と、
当該メモリ素子が起動されるクロック信号を生成するためのクロック手段とを、備えていて、
前記ディジタル電子回路の消費電力の減少方法が、
当該メモリ素子の起動がディセーブルなときに、当該論理素子と当該電力供給手段との間の接続を解放するステップと、
当該メモリ素子の起動がイネーブルなときに、当該論理素子と当該電力供給手段との間の接続を達成するステップとを、
備えている、ディジタル電子回路の消費電力の減少方法。
【請求項１０】
当該メモリ素子の起動がディセーブル化される直後に、前記接続が解放され、かつ、当該メモリ素子の起動がイネーブル化される直前に、前記接続が達成される、請求項9に記載のディジタル電子回路の消費電力の減少方法。
【請求項１１】
請求項9または10に記載のディジタル電子回路の消費電力の減少方法を用いる移動体通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル電子回路に関し、より詳しくは、低消費電力のクロック・ディジタル電子回路と、ディジタル電子回路の消費電力を減少させるための方法とに関する。本発明の低消費電力のクロック・ディジタル電子回路は、特に、サブミクロンのプロセス設計での漏出電流を減らすのに適しており、かつ、たとえば移動体通信装置に好適に用いることができる。
【背景技術】
【０００２】
今日の、チップ（システムオンチップ）上の移動体通信集積システムでは、多くの異なるクロックが用いられている。その理由は、省電力にある。クロック周波数が低ければ低いほど、ますます消費電力は少なくなる。回路の消費電力を、なお一層減少させるために、アクティビティが不要である場合には、クロックは、停止される。
【０００３】
たとえば、特許文献1には、省電力機能を有する画像形成装置が、開示されている。この画像形成装置は、画像形成部と、中央演算処理装置（CPU）と、外部ホスト装置と接続するためのインタフェースと、パネル部と、を備えている。CPUは、最後の印字動作から所定の時間が経過した後に、停止命令を送ることによって、画像形成装置を省電力モードにスイッチする。その結果、発振回路は、停止され、かつ、ロジック電源は、遮断される。インタフェースが、外部ホスト装置からデータを受信する、または、パネル部の操作スイッチが、作動されると、割込み信号が、CPUに入って、印字動作が再開される。
【０００４】
集積回路（IC）の形状は、より小さくなりつつある。これは、システムオンチップのシステム設計者が、セルサイズをより一層減少させ、したがって、ICのトランジスタの数をより増大させることを不可能にする。形状をより小さくすることの問題点は、漏出電流が増加し、かつ、漏出電流が動作電流に近づくということである。そのことは、たとえ回路が、アクティブ・モードに無くても（すなわち、クロックが、ディセーブル状態にあっても）、かなりの電流が流れ、かつ、電力が消費されていることを意味する。
【０００５】
漏出電流の主要な原因は、|VGS−VTH|＜ 0V、ただし、|VDS|＞ 0Vの場合に発生する、トランジスタの閾値下の電流である（ここで、VGSはゲート−ソース電圧を示し、VDSはドレイン−ソース電圧を示し、VTHはトランジスタの閾値電圧を示す）。漏出電流のVGSに対する依存性は、指数関数である。長チャネル・トランジスタの場合には、VDSに対する閾値下の電流の依存性は、線形である。しかしながら、短チャネル・トランジスタの場合には、|VDS|の増加が、有効なトランジスタの閾値電圧|VTH|を減少させることになる。これは、差分|VGS−VTH|をより大きくし、したがって、漏出電流を、|VDS|に対して指数的に依存するようにさせる。相補型金属酸化物半導体（CMOS）論理セルでは、ターンオフされるトランジスタは、VDD−VSSとほぼ等しい|VDS|を有し、したがって、多くの漏出電流が、頻繁に発生する（ここで、VDDは供給電圧を示し、VSSはグランド電圧（GND）を示す）。
【０００６】
本発明の目的は、上述の欠点を解決する低消費電力のクロック・ディジタル電子回路を提供することである。さらに、本発明の目的は、クロック・ディジタル電子回路の消費電力を減少させるための方法を提供することである。
【０００７】
【特許文献１】特開平08−142456号公報
【発明の開示】
【課題を解決するための手段】
【０００８】
これらの、および、他の問題は、独立請求項に記載されている、本発明のディジタル電子回路および方法によって解決される。
【０００９】
ディジタル回路の情報（データ）は、メモリ素子（フリップ・フロップ）に格納される。入力データは、フリップ・フロップの前段の論理セルにおいて計算される。フリップ・フロップの中身は、フリップ・フロップが、クロックによって起動されるときに、更新される。電力供給がスイッチオンされ、かつ、クロック信号の起動がない限り、フリップ・フロップに格納されているデータは、同じままである。各論理セルが、各フリップ・フロップの状態を記憶する必要が無いので、クロックがアクティブでないときに、各論理セルをターンオフさせることが可能である、という認識を、本発明は、利用する。各論理セルは、クロックがアクティブであるときしか、電力供給を必要としない。電力供給をスイッチする信号は、クロック・イネーブルである。電力が再びスイッチオンされるときに、フリップ・フロップに入力されるデータを回復するためには、1クロックサイクル未満しか、必要とならない。電力供給をスイッチオン／オフするために、クロック・イネーブルによってスイッチされるスイッチが、論理セルと電力供給との間に配置される。このような単純で追加的なスイッチは、チップの相対的に小さい領域しか占有しない。しかしながら、|VDS|に対する漏出電流の指数的な依存を利用することによって、漏出電流を約90%も大幅に減少させることが可能になる。
【００１０】
このように、本発明のディジタル電子回路は、
データを処理するための論理素子と、
当該論理素子で処理されたデータを格納するためのメモリ素子と、
当該論理素子および当該メモリ素子に電力を供給するための電力供給手段と、
当該メモリ素子が起動されるクロック信号を生成するためのクロック手段と、
当該クロック手段によって当該メモリ素子の起動をイネーブリングおよびディセーブリングするためのイネーブル手段と、
当該論理素子と当該電力供給手段との間の接続を解放するためおよび達成するためのスイッチング手段とを、備え、当該スイッチング手段は、当該イネーブル手段によってスイッチされる。
【００１１】
本発明は、ディジタル電子回路の消費電力を減少させるための方法にも関し、
当該ディジタル電子回路が、
データを処理するための論理素子と、
当該論理素子で処理されたデータを格納するためのメモリ素子と、
当該論理素子および当該メモリ素子に電力を供給するための電力供給手段と、
当該メモリ素子が起動されるクロック信号を生成するためのクロック手段とを、備えていて、
前記方法は、当該メモリ素子の起動がディセーブルなときに、当該論理素子と当該電力供給手段との間の接続を解放するステップと、
当該メモリ素子の起動がイネーブルなときに、当該論理素子と当該電力供給手段との間の接続を達成するステップとを備える。
【００１２】
本発明の好ましい実施例は、従属クレームにおいて規定されている。
【発明を実施するための最良の形態】
【００１３】
本発明と、比較のための従来技術とが、添付された概略図面と関連して、以下に更に詳細に記載されている。
【００１４】
図1には、本発明によって解決される問題を説明するために、従来技術（インバータ）の非常に単純なCMOS回路102が、示されている。CMOS回路102は、2つのトランジスタ121，122と、入力ピンINと、出力ピンoutとを、備えている。CMOS回路102には、供給電圧VDDおよびグランド電圧VSSが、供給される。入力ピンINがローの場合には、第1のトランジスタ121はオフであり、かつ、第2のトランジスタ122はオンである。したがって、出力ピンoutの電圧および第1のトランジスタ121のドレインDの電圧は、ハイ（VDD）である。このように、第1のトランジスタ121は、VDD−VSSと等しいドレイン−ソース電圧VDSを有するので、たとえ、CMOS回路102が遷移しなくても、多くの漏出電流が流れてしまう。このことは、CMOS回路のすべての論理ゲートで発生する。
【００１５】
図2は、従来技術のクロック・ゲートを有するディジタル回路101のブロック図を示す。ディジタル回路101によるデータフローは、矢印181〜184によって示されている。ディジタル回路101の情報（データ）は、メモリ素子（フリップ・フロップ）103、103'に格納されている。フリップ・フロップ103に対する入力データ183は、フリップ・フロップ103の前段の、論理セルを備える論理素子102において計算される。フリップ・フロップ103の中身は、フリップ・フロップ103が、クロック105によって起動されるときに、更新される。クロック105は、ANDゲート156におけるイネーブル・ライン106によってイネーブル化され、かつ、ANDゲート156におけるクロックライン105とイネーブル・ライン106との組み合わせによってディセーブル化される。電力供給ライン104は、論理素子102およびフリップ・フロップ103、103'に電力を供給する。電力供給ライン104がスイッチオンされ、かつ、クロック信号が起動されない限り、フリップ・フロップ103に格納されているデータは、不変のままである。
【００１６】
本発明が、本発明のクロック・ゲートを有するディジタル回路1のブロック図を示す、図4を用いて説明される。図4のブロック図は、図2のブロック図に類似しており、更に、類似の参照番号が用いられる。論理素子2は、クロック5がアクティブでないときには、フリップ・フロップ3の記憶のために必要とされないので、ターンオフされる。論理素子2は、クロック5がアクティブであるときにだけ、電力供給4を必要とする。電力供給4をスイッチする信号は、クロック・イネーブル6である。電力供給4が、再びスイッチオンされるときに、フリップ・フロップ3へ入力されるデータを回復するためには、1クロックサイクル未満しか、必要とされない。
【００１７】
図2の回路と比較すると、本発明のディジタル回路1は、電力供給4に論理素子2を接続し、かつ、電力供給4から論理素子2の接続を断つための、追加的なスイッチ7（たとえば、スイッチング・トランジスタ）を備えている。追加的なスイッチ7は、クロック・イネーブル6によって作動する。つまり、クロック・イネーブル信号6は、スイッチ入力ライン72の適切な信号を得るために、論理インバータ71によって「イネーブルノット（ENABLENOT）」信号に反転される。以下では、漏出電流に関する追加的なスイッチ7の有効性が、議論される。スイッチ・トランジスタ7の電圧降下が十分に小さい場合、すなわち、スイッチ・トランジスタ7の幅対長さ（W／L）比率が十分に大きい場合には、クロック5がアクティブであるときには、スイッチ7が、ターンオンされ、したがって、回路機能性は何の影響も受けない。クロック5がアクティブでないときには、スイッチ7は、ターンオフされる。スイッチ・トランジスタ7が十分に長い場合には、スイッチ・トランジスタ7の漏出電流は小さい。したがって、論理素子2によって全体的な漏出電流は、最小化される。しかしながら、たとえ、スイッチ・トランジスタ7が、論理素子2で用いられるトランジスタと同じ長さであったとしても、漏出電流は相当減少する。その理由は、以下のとおりである。すなわち、VDDからVSS（GND）への全ての経路には、ターンオフされる、少なくとも2つのトランジスタ、すなわち、スイッチ・トランジスタ7、およびCMOS論理素子2の少なくとも1つのトランジスタ21がある（図3参照）。このように、ターンオフされるトランジスタ7、21によって形成される分圧器があるので、このようなトランジスタ7、21のVDS電圧は、ほぼ半分にされる。VDS電圧を半分にすることは、上記の指数依存に起因する漏出電流を、著しく減少させる。
【００１８】
以下では、インバータの例（図1参照）が、再び議論される。しかしながら、この議論は、本発明の実施例1の中で行われる。図3には、本発明の実施例1のインバータが、図示されている。このインバータは、論理回路2がアクティブでないときに、電力供給4をスイッチオフするためのpチャネルMOSトランジスタ7を備える。この場合にも、入力INがローであると仮定すると、第1のトランジスタ21はオフであり、かつ、第2のトランジスタ22はオンである。しかしながら、入力イネーブルノットがハイの場合には、スイッチング・トランジスタ7も、やはりオフとなる。分圧器は、スイッチオフされる2つのトランジスタ21、7によって形成される。これにより、ドレイン−ソース電圧VDSは、半分になる。1／2より小さいVDS電圧は、上記の指数的な電圧−電流依存に起因する漏出電流を減少させる。
【００１９】
図4と図3との組合せから得られる実施例に対応する、回路1のアナログのシミュレーションは、C050技術モデルと、最小のトランジスタ長Lおよび論理トランジスタ21、22の最小幅よりも10倍広い幅を有するpチャネルMOSスイッチ7とを、用いることによって実行された。シミュレーションの結果は、電力供給4がターンオフされたときに、論理部2の電流消費1／10の大きさを示していた。このことは、上記の分析を証明する。スイッチング・トランジスタ7は、論理部2のトランジスタ21、22よりも幅が広く、かつ、最小長を有するが、全体的な漏出電流は減少する。同じシミュレーションが、CMOS18技術で繰り返し行われたが、この場合にもやはり、電流消費は1／10の低さを示していた。これらのシミュレーションでモニタされた電流が、逆向きに分極される寄生ダイオードから生じる電流を含む総漏出電流である点、すなわち、この電流が、閾値下のトランジスタ電流だけでない点に留意すべきである。これらのシミュレーションの結果が、スイッチング・トランジスタのサイズを最適化することなく得られる点に、更に留意すべきである。
【００２０】
図5は、一例としてシミュレーションされる回路を示す。この回路は、論理サブ回路 23、23' という2つの例を有する。図5の上部に位置する第1の例23では、イネーブル信号6がローのときに、pチャネル・トランジスタ・スイッチ7を用いることによって、電力供給4が、スイッチオフされる。図5の下部に位置する第2の例23'では、電力供給4' は常にオンである。
【００２１】
図6では、図5のシミュレーション例で用いられている論理サブ回路23が、詳細に示されている。論理サブ回路23は、論理ゲート2およびフリップ・フロップ3から構成されている。論理ゲート2の電力供給4は、スイッチオフすることができる。ところが、フリップ・フロップの電力供給は、常にオンである（図面では、全体的に信号は示されていない）。
【００２２】
図7（a）および図7（b）には、図5の回路のシミュレーションの結果が示されている。図7（a）に示されている信号は、イネーブル・ライン6のイネーブル信号である。図7（b）に示されている2つの信号は、組合せ論理部2がスイッチオンされるとき（すなわち、第2のサブ回路23'に接続されるとき）の電力供給電流vddr、および、組合せ論理部2がスイッチオフされるとき（すなわち、pチャネルMOSスイッチ7を用いて第1のサブ回路23から接続を断ったとき）の電力供給電流vddqである。イネーブル信号がローのときには、サブ回路23' という第2の例では、全ての組合せ論理ゲート2の総漏出電流である電力供給電流vddrが、1.072nAという値となる。サブ回路 23という第1の例では、全ての組合せ論理ゲートの総漏出電流である電力供給電流vddqの値は、102.4pAとなる。したがって、1つのスイッチング・トランジスタ7を使用することによって、漏出電流は、1／10に減少する。このシミュレーションは、クロック5がアクティブであるときに、回路1の機能的な動作が、スイッチング・トランジスタ7を導入することによる影響を受けないということも証明する。
【００２３】
本実施例および上記のシミュレーションでは、pチャネルMOSトランジスタ（好ましくはpチャネルMOSトランジスタ）が、スイッチ7として用いられているが、nチャネルMOSトランジスタを用いることもできる。すなわち、別の方法として、VSS（GND）は、接続を断たれることができ、かつ、2つのトランジスタのタイプ（pチャネルMOSトランジスタおよびnチャネルMOSトランジスタ）を用いることもできる。論理素子2につき1つのスイッチ・トランジスタ7を用いることもでき（図3および図4の場合）、また、より多くのセルを備えている論理素子2に対して1つのスイッチ・トランジスタ7を用いることもできる（図5および図6の場合）。
【００２４】
いかなる場合でも、本発明は、単純で追加的な手法を導入することによって、本質的に電力消費の減少をもたらす。本発明の回路は、たとえば、待ち受けモードでの、種々の移動体通信装置の回路の消費電力を減少させるために、それらに都合よく用いることができる。
【図面の簡単な説明】
【００２５】
【図１】従来技術の単純なCMOS回路の回路図を示す。
【図２】従来技術のクロック・ゲートを有するディジタル回路のブロック図を示す。
【図３】本発明のCMOS回路の回路図を示す。
【図４】本発明のクロック・ゲートおよび電力イネーブルを有するディジタル回路のブロック図を示す。
【図５】本発明のディジタル回路の更なる実施例のブロック図を示す。
【図６】図5に示されるディジタル回路のサブ回路のブロック図を示す。
【図７】図5のディジタル回路に対するシミュレーション結果のブロック線図を示し、（a）は電圧対時間のダイアグラムのイネーブル信号を示し、（b）は電流対時間のダイアグラムの電力供給電流を示す。
【符号の説明】
【００２６】
1、101  ディジタル回路
2、102  論理素子（CMOS回路）
3、103、103'  メモリ素子（フリップ・フロップ）
4、104  電力供給／電力供給ライン
5、105  クロック／クロックライン／クロック・イネーブル
6、106  イネーブル・ライン
7  追加的なスイッチ（スイッチング・トランジスタ）
21、121  第1のトランジスタ
22、122  第2のトランジスタ
23、23'  論理サブ回路
56、156   ANDゲート
71  論理インバータ
72  スイッチ入力ライン
181〜184  データフロー
IN  入力ピン
out  出力ピン
VDD  供給電圧
VSS  グランド電圧
vddq、vddr  電力供給電流
【図１】
2005517338.tif 000003
【図２】
2005517338.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2005517338.tif 000008
【図７】
2005517338.tif 000009
【国際調査報告】
2005517338.tif 000010
2005517338.tif 000011
2005517338.tif 000012