(57)【要約】【課題】  全地球的測位システム（ＧＰＳ：Ｇｌｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）受信機における追跡アーキテクチャを開示する。【解決手段】  追跡装置は通常ＲＦフロントエンドおよびＧＰＳアーキテクチャを備える。そのアーキテクチャはバス構造、中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）コア、キャッシュ、ＲＡＭおよびＲＯＭメモリ、ＧＰＳエンジンを備え、そのＧＰＳエンジンは、ＧＰＳおよび広域補強システム（ＷＡＡＳ：Ｗｉｄｅ  Ａｒｅａ  Ａｕｇｍｅｎｔａｔｉｏｎ  Ｓｅｒｖｉｃｅ）信号の受信、追跡、復調エンジンを備える。そのＧＰＳアーキテクチャは、バス構造を経由して少なくとも２つの異なるプロトコルインターフェースと接続可能である。それらのプロトコルインターフェースは、様々な分野で一般的に使用されているものである。
2005515403.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの全地球的測位システム（ＧＰＳ：Ｇｌｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）衛星を追跡するＧＰＳアーキテクチャであって、
バス構造と、
バス構造に接続され、マイクロプロセッサを備える中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、
バス構造に接続され、ソフトウェアコードを記憶するキャッシュメモリと、
バス構造に接続され、データを記憶するランダムアクセスメモリと、
バス構造に接続され、起動プログラムを記憶するリードオンリーメモリと、
ＧＰＳおよび広域補強システム（ＷＡＡＳ：Ｗｉｄｅ  Ａｒｅａ  Ａｕｇｍｅｎｔａｔｉｏｎ  Ｓｅｒｖｉｃｅ）信号を受信し、追跡し、復調するエンジンを備えるＧＰＳエンジンと、
を備え、バス構造を経由して少なくとも２つの異なるプロトコルインターフェースと接続可能であることを特徴とするＧＰＳアーキテクチャ。
【請求項２】
前記キャッシュメモリは、ローカルランダムアクセスメモリとして使用可能である事を特徴とする請求項１のＧＰＳアーキテクチャ。
【請求項３】
前記ＣＰＵは、ＧＰＳ追跡以外のアプリケーションを実行することが可能である事を特徴とする請求項２のＧＰＳアーキテクチャ。
【請求項４】
前記ＧＰＳエンジンは、ビーコンプロセッサを備える事を特徴とする請求項３のＧＰＳアーキテクチャ。
【請求項５】
前記ＧＰＳエンジンは、分離されたバス構造で動作する事を特徴とする請求項３のＧＰＳアーキテクチャ。
【請求項６】
前記ＧＰＳエンジンは、ＧＰＳエンジンの外部からの実時間クロック入力を備える事を特徴とする請求項５のＧＰＳアーキテクチャ。
【請求項７】
バスインターフェースユニットを備える事を特徴とする請求項６のＧＰＳアーキテクチャ。
【請求項８】
前記プロトコルインターフェースは、Ｉ２Ｃ、ＣＡＮ、ＰＷＭ、ＳＰＩ、Ｊ１８５０、ＵＳＢ、ＧＰＩＯ、ＭＯＳＴ、パラレル、およびアドレス／データバスインターフェースを含むグループの中から選択される事を特徴とする請求項７のＧＰＳアーキテクチャ。
【請求項９】
前記プロトコルインターフェースは、初めから選択されている事を特徴とする請求項８のＧＰＳアーキテクチャ。
【請求項１０】
前記プロトコルインターフェースは、ＧＰＳアーキテクチャがプロトコルインターフェースの信号を感知する事によって選択される事を特徴とする請求項８のＧＰＳアーキテクチャ。
【請求項１１】
少なくとも１つの全地球的測位システム（ＧＰＳ：Ｇｌｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）衛星を追跡するＧＰＳアーキテクチャであって、
バス構造と、
バス構造に接続され、マイクロプロセッサを備える中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、
バス構造に接続され、ソフトウェアコードを記憶するキャッシュメモリと、
バス構造に接続され、データを記憶し、少なくとも１つのＧＰＳ衛星を追跡する自律コードを記憶するランダムアクセスメモリと、
バス構造に接続され、起動プログラムを記憶するリードオンリーメモリと、
ＧＰＳおよび広域補強システム（ＷＡＡＳ：Ｗｉｄｅ  Ａｒｅａ  Ａｕｇｍｅｎｔａｔｉｏｎ  Ｓｅｒｖｉｃｅ）信号を受信し、追跡し、復調するエンジンを備えるＧＰＳエンジンと、
を備え、ＧＰＳエンジンは少なくとも１つのＧＰＳ衛星を追跡する記憶された自律コードを選択的に使用可能である事を特徴とするＧＰＳアーキテクチャ。
【請求項１２】
前記アーキテクチャは、バス構造を経由して、Ｉ２Ｃ、ＣＡＮ、ＰＷＭ、ＳＰＩ、Ｊ１８５０、ＵＳＢ、ＧＰＩＯ、ＭＯＳＴ、パラレル、およびアドレス／データバスインターフェースを含むグループの中から選択される、少なくとも２つの異なるプロトコルインターフェースに接続可能である事を特徴とする請求項１１のＧＰＳアーキテクチャ。
【請求項１３】
前記キャッシュメモリは、ローカルランダムアクセスメモリとして使用可能である事を特徴とする請求項１２のＧＰＳアーキテクチャ。
【請求項１４】
前記ＣＰＵは、ＧＰＳ追跡以外のアプリケーションの実行することが可能である事を特徴とする請求項１３のＧＰＳアーキテクチャ。
【請求項１５】
前記ＧＰＳエンジンは、ビーコンプロセッサを備える事を特徴とする請求項１４のＧＰＳアーキテクチャ。
【請求項１６】
前記ＧＰＳエンジンは、分離されたバス構造で動作する事を特徴とする請求項１４のＧＰＳアーキテクチャ。
【請求項１７】
前記ＧＰＳエンジンは、ＧＰＳエンジンの外部からの実時間クロック入力を備える事を特徴とする請求項１６のＧＰＳアーキテクチャ。
【請求項１８】
バスインターフェースユニットを備える事を特徴とする請求項１７のＧＰＳアーキテクチャ。
【請求項１９】
前記プロトコルインターフェースは、初めから選択されている事を特徴とする請求項１７のＧＰＳアーキテクチャ。
【請求項２０】
前記プロトコルインターフェースは、ＧＰＳアーキテクチャがプロトコルインターフェースの信号を感知する事によって選択される事を特徴とする請求項１７のＧＰＳアーキテクチャ。
【請求項２１】
少なくとも１つの全地球的測位システム（ＧＰＳ：Ｇｌｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）衛星を追跡するＧＰＳアーキテクチャであって、
バス構造と、
バス構造に接続され、マイクロプロセッサを備える中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、
バス構造に接続され、ソフトウェアコードを記憶するキャッシュメモリと、
バス構造に接続され、データを記憶するランダムアクセスメモリと、
バス構造に接続され、起動プログラムを記憶するリードオンリーメモリと、
ＧＰＳおよび広域補強システム（ＷＡＡＳ：Ｗｉｄｅ  Ａｒｅａ  Ａｕｇｍｅｎｔａｔｉｏｎ  Ｓｅｒｖｉｃｅ）信号を受信し、追跡し、復調するエンジンを備えるＧＰＳエンジンと、
を備え、バス構造を経由して少なくとも２つの異なるプロトコルインターフェースと接続可能であり、そのプロトコルインターフェースはＧＰＳアーキテクチャによって自動的に選択される事を特徴とするＧＰＳアーキテクチャ。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の参照）
本出願はアメリカ合衆国の仮特許出願Ｎｏ．６０／３０６６２０を基礎とし、３５  Ｕ．Ｓ．Ｃ．（アメリカ合衆国特許法）Ｓ１１９条の（ｅ）に基づいて優先権を主張する。その出願は、“ＴＲＡＣＫＥＲ  ＡＲＣＨＩＴＥＣＴＵＲＥ  ＦＯＲ  ＧＰＳ  ＳＹＳＴＥＭＳ”という名称で、ＮｉｃｏｌａｓＶａｎｔａｌｏｎらによって、２００１年７月１８日に出願された。その出願は、本出願において引用することによって本出願の明細書に組み込まれる。
本出願はまた、Ｓａｎｊａｉ  Ｋｏｈｌｉらによるアメリカ合衆国特許Ｎｏ．５，９０１，１７１“ＴＲＩＰＬＥ  ＭＵＬＴＩＰＬＥＸＩＮＧ  ＳＰＲＥＡＤ  ＳＰＥＣＴＲＵＭ  ＲＥＣＥＩＶＥＲ”およびＬｅｏｎ  Ｋｕｏ−Ｌｉａｎｇ  Ｐｅｎｇらによるアメリカ合衆国特許Ｎｏ．６，２７８，４０３“ＡＵＴＯＮＯＭＯＵＳ  ＨＡＲＤＷＩＲＥＤ  ＴＲＡＣＫＩＮＧ  ＬＯＯＰ  ＣＯＰＲＯＣＥＳＳＯＲ  ＦＯＲ  ＧＰＳ  ＡＮＤ  ＷＡＡＳ  ＲＥＣＥＩＶＥＲ”と関連する。それらの出願のいずれも、引用することによって、ここに組み込まれる。
【０００２】
（発明の背景）
１．発明の分野
本発明は、概して、全地球的衛星システム（ＧＳＳ：Ｇｌｏｂａｌ  Ｓａｔｅｌｌｉｔｅ  Ｓｙｓｔｅｍ）受信機に関し、特に、全地球的測位システム（ＧＰＳ：Ｇｌｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）における追跡アーキテクチャに関する。
【背景技術】
【０００３】
２．関連技術の説明
現在、ＧＰＳ信号を検出したり、追跡したり、ＧＰＳ信号を用いて誘導することができるＧＰＳシステムが多数利用可能となっている。しかしながら、これらのシステムの誘導および追跡アーキテクチャは、さまざまに異なるものである。これらのシステムの多くは、追跡または誘導のために最適化されていない。そしてただ一つのタイプのＧＰＳシステムのみで動作するよう設計されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
（発明の要旨）
本発明の目的は、上述した先行技術の制約を最小化し、かつ本明細書を吟味し理解する事で明確になる他の制約を最小化することである。本発明は、全地球的測位システム（ＧＰＳ）受信機の追跡アーキテクチャを開示する。
【課題を解決するための手段】
【０００５】
本発明による一つのアーキテクチャは、バス構造、中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）コア、キャッシュ、ＲＡＭおよびＲＯＭメモリ、ＧＰＳエンジンを備え、そのＧＰＳエンジンは、ＧＰＳおよび広域補強システム（ＷＡＡＳ：Ｗｉｄｅ  Ａｒｅａ  Ａｕｇｍｅｎｔａｔｉｏｎ  Ｓｅｒｖｉｃｅ）信号の受信、追跡、復調エンジンを備える。そのＧＰＳアーキテクチャは、バス構造を経由して少なくとも２つの異なるプロトコルインターフェースと接続可能である。それらのプロトコルインターフェースは、様々な分野で一般的に使用されているものである。
【０００６】
本発明はＧＰＳ誘導アーキテクチャに使用されるデジタル信号処理装置の一部である。本発明は最先端技術で、低電力の、０．１８ミクロンＣＭＯＳプロセスから構成される。この高度に集積された設計は、ＧＰＳ／ＷＡＡＳ両立式のデジタル信号処理装置（ＤＳＰ：Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）エンジン、衛星信号追跡エンジン（ＳＳＴＥ：Ｓａｔｅｌｌｉｔｅ  Ｓｉｇｎａｌ  Ｔｒａｃｋｉｎｇ  Ｅｎｇｉｎｅ）、ビーコンＤＳＰ、ＡＲＭマイクロプロセッサ、実時間計測器（ＲＴＣ：Ｒｅａｌ  Ｔｉｍｅ  Ｃｏｕｎｔｅｒ）、二重ＵＡＲＴ、割り込みコントローラ、ＲＯＭ、ＳＲＡＭ、オンチップＡＤＣ、（Ｉ２Ｃ、ＵＳＢ、ＣＡＮ、Ｊ１８５０およびＳＰＩを含む）多重シリアルインターフェース、双方向関連キャッシュ、およびバスインターフェース装置（ＢＩＵ）を含む。
【発明の効果】
【０００７】
本発明は、携帯電話、カーナビゲーション、携帯型ＧＰＳ、家電製品、ＰＣ付属品など、あらゆるＧＰＳ市場区分をサポートする柔軟性を持ったアーキテクチャを提供する。なぜなら、本発明はＣＰＵコア、メモリ、ＧＰＳエンジンおよび他のシステム周辺装置を集積するからである。最小のシステム構成では、受信機はＲＦフロントエンドおよび本発明を備える。本発明はバックエンドデジタル装置として使用される。本発明はまた、ＧＰＳ追跡および誘導以外のアプリケーションを実行する演算能力を備える。本発明は多くのタイプの追跡および誘導ソフトウェアと十分に両立が可能である。
【発明を実施するための最良の形態】
【０００８】
（図面の詳細な説明）
以下に示す実施例の記述において、本明細書の一部を成す付属の図面への参照が設けられている。本発明を実施しうる特定の実施例が、その図面の中で図示によって示される。本発明の目的から離れずに、他の実施例が利用され、構造的な変更がなされるものと理解される。
【０００９】
（概要）
ＧＰＳ構成要素および受信機を他の電子機器、例えば携帯電話、自動車システムなどに集積する場合、そのＧＰＳ構成要素はそれらのシステムと容易に両立が可能であり、かつＧＰＳ構成要素が導入されるそれぞれの環境で実現される状態において、ＧＰＳ衛星を検出し追跡する能力を確保しなければならない。本発明はある一つのＧＰＳベースバンド追跡アーキテクチャにおいて、通常存在する複数のシステムを接続する。本発明は幾つかの異なるプロトコルと両立が可能である、単一の多機能インターフェースを提供する。従って本発明の追跡アーキテクチャを用いて作られるベースバンド処理装置は、幾つかの異なる分野への適用が可能である。
【００１０】
本発明の追跡アーキテクチャで通常用いられるベースバンド処理装置は、０．１８ミクロンの低電力ＣＭＯＳプロセスを用いて製造される。このことは、低い電力消費だけでなくより小さいダイサイズを考慮している。
【００１１】
本発明は異なる動作電圧、通常では直流３．３ボルト、２．５ボルトおよび１．８ボルトを考慮している。これらの電圧はベースバンド処理装置で用いられるだけでなく、実時間時計（ＲＴＣ：Ｒｅａｌ  Ｔｉｍｅ  Ｃｌｏｃｋ）および本発明のアーキテクチャとともに用いられるＩ／Ｏドライバで用いられる。電力を保存するために、内部コアは通常１．８ボルトで動作し、その結果として、その処理装置と他の集積された部分は、可能な限り低い電力を使用する。一方、本発明は、通常では−４０度から＋８０度の、広い温度範囲で動作し、半導体回路製造基準ＱＳ９０００に合致する。
【実施例】
【００１２】
（ブロック線図）
図１は本発明のブロック線図を示す。ＡＰＰＥＮＤＩＸ  Ａは、この開示の全体と図１の中で使用される幾つかのサンプルタームを示す。ＡＰＰＥＮＤＩＸ  Ｂは本発明の入力／出力を示す。
本発明のアーキテクチャ１００は、以下に記述する幾つかの構成要素とともに示される。
【００１３】
（ＡＲＭ７ＴＤＭＩ）
ＡＲＭ７ＴＤＭＩ  １０２は、非常に低い消費電力で高い性能を示す汎用３２ビットマイクロプロセッサであるＡＲＭ（Ａｄｖａｎｃｅｄ  ＲＩＳＣ  Ｍａｃｈｉｎｅｓ）ファミリーの一つである。ここにＡＲＭ７あるいはＡＲＭ７ＴＤＭＩ  １０２と記述されているが、当該技術分野の知識を有する者は、他のマイクロプロセッサをその代わりに、またはＡＲＭ７ＴＤＭＩ  １０２と接続して、本発明の目的から離れることなく使用できることが分かる。ＡＲＭ７ＴＤＭＩ  １０２は最大速度５０ＭＨｚで作動する。その最大速度は、一秒あたり最大で４０，０００，０００処理（４０ＭＩＰＳ）を行うことにほぼ等しい。
【００１４】
（キャッシュ）
９ＫバイトＲＡＭキャッシュ１０４は通常キャッシュモジュールとして使用される。それは時間的に厳しいコードループに用いるローカルなＲＡＭ、もしくはキャッシュメモリとして機能する。キャッシュが使えない場合に、希望があればそのメモリの９Ｋバイトはオンチップメモリとして使用される。キャッシュモードでは、合計８Ｋバイトがコード／データキャッシュ１０６として使用され、１Ｋバイトがタグメモリ１０８として使用される。双方向関連キャッシュは、データキャッシュ１１０およびタグキャッシュ１１２に示すように、使用可能な状態にできる。キャッシュ１０４は処理コードおよびデータのいずれにも使用できる。ＬＲＵおよびライトスルーロジックもまた、希望があれば使用可能な状態にできる。
【００１５】
（プロセッサメモリ）
アーキテクチャ１００は、データ用にオンチップの低電力４Ｋｘ３２  ＳＲＡＭ  １１４を組み入れ、コード用にオンチップの低電力１６Ｋｘ３２起動ＲＯＭ  １１６を組み入れている。通常ＲＯＭ１１６は、試作段階において追跡用コードのみをサポートするようプログラムされており、通常他のプログラムコードは、（図示されない）外部メモリに記憶される。ＲＯＭ  １１６のコードは幾つかのバージョンを備え、アーキテクチャのどのバージョンが使用されるか、あるいはチップのどのリビジョン（版）が使用されるかに依存して変化しうる。ＢＩＵ  １１８は必要に応じて外部メモリにアクセス可能であり、外部メモリへのｂｙｔｅ、Ｈｗｏｒｄ、ｗｏｒｄによるアクセスをサポートしている。アーキテクチャ１００は、増強形態に関して、内部ないし外部メモリからの起動が可能である。
【００１６】
（内部ＲＯＭ）
本発明のアーキテクチャ１００は、内部ＲＯＭ  １１６のコードを備え、そのコードは少なくとも２つの一次ファンクションと、１つ以上の二次ファンクションを提供する。その一次ファンクションは、アーキテクチャ１００の内部メモリ１１４および／またはキャッシュ１０４へユーザーコードを読み込む起動読み込みプログラムと、ＳＳＴＥおよびＷＡＡＳのチャンネル復調機を制御する受信機インターフェースプログラムを備える。その受信機インターフェースプログラムは、組み込まれたシリアルインターフェースのうちの一つを経由して、ユーザーにデータを報告し、制御を与える。受信機インターフェースプログラムは、随意に自律モードを含んでもよい。自律モードはアーキテクチャ１００に、ＲＯＭ  １１６に記憶された自律コードに沿って、ＲＦフロントエンドに接続されたときに、ユーザーによる外部からの干渉なしに、ＧＰＳ信号を検出し、追跡することを可能にさせる。ユーザーは自律モード、およびＲＯＭ  １１６に記憶された自律コードの使用を、自動でまたは手動で、選択的に選ぶことができる。二次ファンクションは、実装試験ファンクションを備え、内部ＲＡＭ  １１４および／またはキャッシュ１０４への新たな書き込みを許可する。書き込まれたコードは、受信機インターフェースファンクションの内部に、およびそれを拡張して組み込まれる。付加的で随意の二次ファンクションは、外部インターフェースメモリチップを自動で検出することで、ＲＯＭ  １１６に記憶された演算指示を、拡張ないし置換することができるプログラムを備える。
【００１７】
（ＡＤＣ）
アナログ／デジタル変換機（ＡＤＣ：Ａｎａｌｏｇ―ｔｏ―Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）モジュール１１７は通常１４ビットのモジュールであり、ｓｉｎｃ３フィルタと、そのフィルタのＣＰＵ  １０２に対するインターフェースとを備える。ｓｉｎｃ３フィルタはシグマデルタ変調器からのオーバーサンプリングされたシングルビット出力を処理し、１６ビットのワイドデータを、５０Ｈｚのサンプルレートで、入力チャンネルに対応する４つの分離されたレジスタへ出力する。
【００１８】
（周辺装置ブリッジ）
内部周辺装置ブリッジ１２０は、ＡＲＭ７ＴＤＭＩ  １０２、ＣＰＵバス１２２、およびＩＰバス（ＳｉＲＦ  ＩＰ  バス、ＳＩＰＢとも呼ぶ）の間のブリッジとして使用される。ＳＩＰＢは将来的なシステム拡張を手軽に行えるよう、種々のタイプの周辺装置と適応性のある接続を提供する。ＳＩＰＢプロトコルはＣＰＵクロックと同期している。そのプロトコルの基本は、すべての周辺装置へアクセスするための３つのクロック周期の最小限度を実現する。ブリッジ１２０はＤＳＰエンジンおよび他の周辺装置に、待機状態の挿入能力を付与する。それらの周辺装置はアクセスするためにより多くのクロック周期を要する。本発明では二つのブリッジ１２０が考案され、いずれのブリッジも３２ビットでも良いし、１６ビットでも良い。一つのブリッジ１２０はＡＭＢＡ１Ｄと両立可能であり、他の一つのブリッジはＡＭＢＡ１Ｅと両立可能である。
【００１９】
（ＧＰＳ／ＷＡＡＳエンジン）
本発明はＧＰＳおよびＷＡＡＳ衛星信号を検出し、追跡し、復調する、ＧＰＳ／ＷＡＡＳエンジン１２４を備える。初期の検出を促進するために、エンジン１２４は多重周波数バイナリコリレータを使用する。そのバイナリコリレータは、２４０のタップそれぞれと、４のコヒーレントに合成されたサンプルとを相関させ、出力として８の周波数バイナリを生成する。多重周波数バイナリコリレータの出力は、非コヒーレントに合成され、最終的な結果は二つの最大値に位置するピークの検出である。コヒーレントな合成および非コヒーレントな合成のカウンターは、セグメントの処理のなかで独立にプログラムされうる。コヒーレントな合成および非コヒーレントな合成の開始点は、ＷＡＡＳデータに対し、ユーザータイムｍｓバウンダリおよび０．５ｍｓバウンダリにセットすることができる。マルチパス軽減およびアーリーレイトハードウェアは、チャンネル追跡と並行して動作する。マルチパス軽減およびアーリーレイトモードを使用する場合、マルチパスコリレータのテープは、コード追跡のための改善された保存性能を提供する。ＷＡＡＳチャンネルの復調をサポートするために、ＷＡＡＳチャンネル復調データに対するコンボリューションデコーダが付与されている。すべての衛星チャンネルは、ＣＰＵないしＳＳＴＥで扱うことができる。占有されるメモリの微視的構造は、低消費電力を実現するだけでなく、少ないゲート数を実現する。
【００２０】
（ＳＳＴＥ）
初期検出モードにおいて、追跡装置（ＳＳＴＥとも呼ぶ）１２５は、コード、周波数検出ウィンドウ、およびヒストグラムを自律的に逐次実行し、強力なサイドローブ除去と同期認証を行う。
追跡モードにおいて、ＳＳＴＥ  １２５は得られた、ナロートラックの、ビット同期されたデータの復調を行う。機能的ブロックは、コード／コスタスロック検出、コスタス／ＡＦＣループフィルタ、コードループフィルタ、ビット同期ヒストグラム、サンプル正規化、ＳＮＲ計測、ビット復調を備える。コードロックが失われると、再検出は、再度の、正規の、待機モード、１０Ｈｚの追跡ステータスおよび復調データのソフトウェアへの出力を実行する。そのデータはコード、搬送波、ビット同期ステータス、復調されたデータビット、蓄積された｜Ｉ｜、｜Ｑ｜、コード、搬送波位相を備える。ＳＳＴＥ  １２５はソフトウェアのオーバーライド特性を用いて、全てのモード間遷移を操作する。
【００２１】
（ビーコンプロセッサ）
ビーコンプロセッサ１２６は、コヒーレントなＱＰＳＫ復調と、非コヒーレントなＦＳＫ復調のうち、処理能力と実施困難性についてのトレードオフによって選択された周波数識別手法を用いる。信号インターフェースは、同期シリアルインターフェース上の１０ビット外部Ａ／Ｄを経由する。ダウンコンバージョン、デシメーション、フィルタリング、識別演算、ビット同期、およびデータ復調を行う。ソフトウェアは、データレートおよびダウンコンバージョン周波数をプログラムする。ハードウェアは、ＨＷ／ＳＷインターフェースで５０Ｈｚのレートでデータを出力する。ＡＤＣピーク検出スキマは、強力なパルス混信との格闘に用いられる。３極カスケードされたバターワース低周波通過フィルタは、周波数識別より前に使用される。
【００２２】
（電力マネジメント）
電力マネジメントブロック１２８はソフトウェアの制御を提供し、本発明の設計における全ての主要なブロックでの電力を最適化する。割り込みコントローラのウェイクアップ割り込みロジックは、制御ソフトウェアで選択される任意の割り込みに起因するウェイクアップを容易なものとする。チップの最小電力形態はＲＴＣモジュール１３０へ電力を供給する際に使用され、バッテリーバックアップＲＡＭは、通常その時に使用可能な状態とされる。回路の残りの部分はパワーダウンモードになる。パワーダウンモードにおける目標消費電力は５ｕＡである。スタンバイの間、チップは通常１００ｕＡ以下を使用する。
【００２３】
（ＲＦインターフェース）
アーキテクチャ１００の標準的なインターフェースの一部として、ＧＰＳ受信機のＲＦ部品との接続が要求される。１ｋＨｚの自動利得制御（ＡＧＣ：ａｕｔｏｍａｔｉｃ  ｇａｉｎ  ｃｏｎｔｒｏｌ）インターフェースに対し、信号線ＰＷＭ  １３２  にＡＧＣプロトコルが付与される。シングルエンドのＰＥＣＬ物理インターフェースが、２つのＧＰＳクロックラインと、２つのＧＰＳ／ＷＡＡＳデータラインに使用される。
【００２４】
（ＵＡＲＴ）
ＵＡＲＴポート１３４  の送信側および受信側のいずれも、選択可能なビットレートが１２００〜１１５．２Ｋｂｐｓである、１６バイトのディープＦＩＦＯを備える。パリティビット、データビットおよびストップビットを構成可能である。いずれの受信レジスタも、フレームエラー、パリティエラー、オーバーランエラーおよびブレイク割り込みに対するエラー信号を提供する。
【００２５】
（タイマー）
本発明は、タイマーファンクション１３６を備える。タイマーファンクション１３６によって、フリーランニングカウンターは、そのカウント数がプログラムされた閾値に到達すると、割り込みを生起する用途に使用される。このタイマーファンクション１３６ブロックのクロックは、４９．１０７ＭＨｚクロック、３８．１９２ＭＨｚクロック、図１に示すようなユーザー定義の外部クロック、ないし３２ｋＨｚ入力（デフォルト）のいずれかを起源とし、その起源とするクロックの選択はソフトウェアによってプログラム可能である。その上、このブロックで選択された起源とするクロックは、１、８、３２、１２８ないし２０４８分割されうる。
【００２６】
（ウォッチドッグ）
本発明は、フリーランニングカウンターが制御ソフトウェアによる正常な運用を要求するときに用いる、ウォッチドッグファンクション１３８を提供する。正常な運用がされない場合には、ウォッチドッグはリセットされ、その結果ＲＴＣ  １３０を除く全てのシステムがリセットされる。
【００２７】
（ＲＴＣ）
ＲＴＣ  １３０は、極端に低い電力しか要求しないが、アーキテクチャ１００の日、時、分、秒を調整する。分離された電源入力を備えるため、残りのコアロジックがシャットダウンしても、次に電源が入るときまでＲＴＣ  １３０の時間を調整することができる。そのＲＴＣ  １３０は、低電力状態が可能であり、かつ他の電力マネジメントの特徴から、通常の運用における消費電力を明確に低減することができる。本発明のＲＴＣ  １３０は、重要な情報に対して、１０２４ｘ１６メモリバックアップを備える。本発明のＲＴＣ  １３０は通常オンチップ発信機の３２．７８４Ｈｚ信号でクロックされる。
【００２８】
（割り込みコントローラ）
割り込みコントローラは、周辺装置バスから入力される全ての起こりうる割り込み要求を管理する。それらの周辺装置バスには、ＧＰＳ／ＷＡＡＳエンジン、ＳＳＴＥ、ビーコン、ＤＳＰ、ＵＡＲＴ、ＣＡＮ、ＵＳＢ、ＳＰＩ、Ｊ１８５０および３以内の外部ユーザー割り込みが含まれる。
【００２９】
（バスインターフェースユニット）
バスインターフェースユニット（ＢＩＵ：Ｂｕｓ  Ｉｎｔｅｒｆａｃｅ  Ｕｎｉｔ）１１８は外部周辺装置へのメモリマップされた簡便で直接的なアクセスを提供する。本発明のメモリインターフェースブロックは、システムインターフェース上のＲＡＭないしＲＯＭへの、８ビットないし１６ビットでの直接的な接続を可能にする。本発明のチップは、外部ＲＡＭおよびＲＯＭへの、必要な制御信号を生成する。待機状態制御レジスタはプログラム可能であり、そのレジスタはソフトウェアによってセットされ、外部メモリの広範な速度範囲をサポートする。待機状態の挿入プロトコルもサポートされ、付加的な待機状態も付与されうる。ＢＩＵ  １１８はパラレルインターフェースプロトコルもサポートしており、外部ホストＣＰＵが内部メモリ１１４、１０４、１１６および本発明の他のレジスタへアクセスすることを可能にする。
【００３０】
（タイマー／ＰＷＭ）
本発明はまた、パルス幅変調（ＰＷＭ：Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｅｄ）ブロック１３２を経由するＰＷＭ出力信号を提供する。周波数およびデューティーサイクルはプログラム可能である。加えて本発明は、フリーランニングカウンターにおいて、そのカウント数がプログラム可能な閾値に到達するときに、割り込みを生起するようにしておくことで、随意にタイマー機能を提供する。同様に本発明は、フリーランニングカウンターが、制御ソフトウェアによる正常な運用を要求するときに用いる、ウォッチドッグファンクションを提供する。
【００３１】
（本発明でプログラム可能なインターフェース）
本発明のアーキテクチャは、いくつかの異なるタイプの標準的なインターフェースに接続可能である、多重プロトコルインターフェースを備える。例えば、Ｉ２Ｃ、ＳＰＩ、ＣＡＮ、ＵＳＢ、Ｊ１８５０、ＭＯＳＴ、パラレル、およびアドレス／データバスインターフェースが、以下に記述するように単一の入力を経由してアーキテクチャ１００へ接続可能である。アーキテクチャは与えられた入力、例えばＵＳＢ入力、を受信するように、初めからプログラムされていても良いし、あるいは信号の特定のタイプを自動的に検出し、あるいは信号線における信号の存在を自動的に検出し、そしてそのプロトコルを用いてデータの受信および送信を行うよう自己プログラムされていても良い。本発明のアーキテクチャ１００と両立可能である幾つかのインターフェースタイプを以下に示す。
【００３２】
（Ｉ２Ｃ）
本発明のＩ２Ｃインターフェース１４０は、ここで参照されるＩ２Ｃ標準プロトコルにおいて定義されている、多重マスター環境でのマスターおよびスレーブモードのいずれにも対応できる。Ｉ２Ｃインターフェース１４０には、２ピンの二方向信号が存在する。
【００３３】
（ＳＰＩ）
ＳＰＩブロック１４２は、内部ＩＣ制御通信に使用される標準４ピンシリアルインターフェースである。それはＡＲＭプロセッサ１０２からの割り込みの頻度を低減するために、１０ｗｏｒｄｘ２４ビット受信バッファをメッセージバッファとして備える。
【００３４】
（ＣＡＮ）
ＣＡＮ２．０  １４４インターフェースは、クラスＡ（１１ビット識別子）およびクラスＢ（２９ビット識別子）のいずれのインターフェースとも両立可能である。ＦＭＥＡ（位置固定データ）のためのデータ／メッセージのレートは、近似的に６０バイトである５〜６のＦＭＥＡメッセージを含んで、約４Ｋビット／秒である。位置の推定（ＤＲ：Ｄｅａｄ  Ｒｅｃｋｏｎｉｎｇ）に適用されるレートは、５０〜１００Ｋビット／秒を必要とするであろう。ＣＡＮ  １４４は、１０Ｋビット／秒および１Ｍビット／秒のメッセージレート双方をサポートする。物理的なトランシーバーインターフェースは、通常チップの外に存在する。
【００３５】
（ＵＳＢ）
本発明の装置は、オンチップの物理的なトランシーバーを含む高速ＵＳＢインターフェース１４６を備える。ＵＳＢインターフェース１４６は、インターフェースに１２Ｍビットの伝送レートを与える、ＵＳＢ標準のリビジョン１．１に適合する。ＵＳＢインターフェース１４６は、いずれも最小１６バイトのローカルストレージを用いて、一つの制御チャンネルエンドポイントと２つの割り込み型エンドポイントをサポートする。ＵＳＢインターフェース１４６はまた、各６４バイトのローカルストレージを用いて、２つのバルク転送ポイントもサポートする。
【００３６】
（Ｊ１８５０）
本発明はまた、クライスラー、トヨタ、およびＧＭのＪ１８５０ネットワークのための、Ｊ１８５０クラスＩＩ  ＶＰＷ  プロトコルインターフェース１４８をサポートする、データリンクおよびプロトコルレイヤーを備える。物理的な接続は単線であり、７Ｖのところで終わる。通信速度は、ＣＲＣおよびメッセージフィルタリングをソフトウェアおよびハードウェアで行って、１０．４Ｋビット／秒である。
【００３７】
（ＧＰＩＯ）
本発明の装置は、インターフェース１５０において、汎用入出力（ＧＰＩＯ：Ｇｅｎｅｒａｌ  Ｐｕｒｐｏｓｅ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔｓ）の一部を実現する。インターフェース１５０は、接続された処理装置からのアクセスが可能である。汎用入力の状態は、ポーリングによって決定される。
汎用入出力１５０は、可能な限り多数のＧＰＩＯピンを用いて、ピン束の数を増やすことなく、他のファンクションによって多重化されている。使用可能なはっきりした数は、外部で接続されるダイのバージョンに依存する。
【００３８】
（ＭＯＳＴ、および他のサポートインターフェース）
本発明のインターフェースはまた、ＭＯＳＴインターフェース１５２、パラレルポートインターフェース１５４およびアドレス／データバスインターフェース１５６を備える。ＭＯＳＴインターフェース１５２は、ＭＰＥＧ水準のデータを自動車用の光学的バス上で伝送可能であり、自動車搭載環境における種々の周辺装置を制御する目的で使用される。パラレルインターフェースポート１５４は、通常追跡アーキテクチャ１００がＡＲＭ１０２以外のコンピュータと接続する目的で使用される。
【００３９】
（入出力の詳細）
本発明の通常の入力／出力の詳細をＡＰＰＥＮＤＩＸ  Ｂに示す。
【００４０】
（終了セグメント）
エンジンがメモリＲＡＭ１  １５８、ＲＡＭ２  １６０、ＲＡＭ３  １６２、およびＲＡＭ４  １６４をロックすると、それらのメモリへのアクセスは、通常は緊急終了命令をＣＰＵに対し生成する。このエラーの生成は本発明では取り除かれ、代わりに待機ファンクションが用いられる。エンジンがメモリＲＡＭ１  １５８からＲＡＭ４  １６４までをロックして、ＣＰＵがそれらのメモリへアクセスする度に、ＳＢＵブリッジは、エンジンがそのメモリを開放し、そのメモリへのアクセスを実行するまで、ＢＷＡＩＴ  Ｈｉｇｈを維持する。
【００４１】
（メモリの同期）
全ての内部メモリ１０４、１１４、１１６および１５８〜１６４は同期している。全てのＤＳＰメモリはＥＮＧＣＬＫ＿Ｎへ接続される。
【００４２】
（インターフェースの操作）
インターフェース１６６は、ここに示した全てのプロトコルを備える。インターフェース１６６は、本発明の追跡アーキテクチャ１００が、その通常搭載される環境で実現される様々な入力および出力信号と接続することを可能にする。インターフェース１６６は、特定の顧客へ出荷する前に、希望に応じて、与えられたプロトコルに適応可能なように、本質的には、１ないしそれ以上のプロトコルを可能とし、または１ないしそれ以上のプロトコルを不可能とするように、チップ製造元において予めプログラムされていてもよい。一方で、アーキテクチャ１００はある信号の存在ないし不在を感知し、外部から手を加えずに自動で検出することも可能である。アーキテクチャ１００は、その検出によってあるいはある信号の不在によって、アーキテクチャ１００がどのプロトコルに接続しているかを決定する。
【００４３】
一例として、これは本発明を限定することを意味しないが、アーキテクチャはＪ１８５０インターフェース１４８の入力およびＧＰＩＯ  １５０の入力のみを受け入れ、Ｉ２Ｃインターフェース１４０からの入力を拒むように、初めからプログラムされていてもよい。この例とは異なる例として、これもまた限定を意味しないが、アーキテクチャ１００はＪ１８５０インターフェース１４８の入力信号に接続されると、アーキテクチャ１００は自動的にどのプロトコルが存在しているかを検出し、Ｊ１８５０  １４８の信号を受け入れ、同じプロトコルで応答することができる。
出荷後に、インターフェース１６６およびアーキテクチャ１００で受け入れるプロトコルを変更するというように、手動でプログラムすることも可能である。
【００４４】
（結論）
上述した発明の実施例の記述についてまとめる。以下のパラグラフは、同じ目的を達成するための、異なる幾つかの方法を記述している。本発明は、ＧＰＳシステムに関して記述したが、他のいかなる衛星測位システム（ＳＡＴＰＳ：Ｓａｔｅｌｌｉｔｅ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）に対しても、本発明の目的から離れることなく、応用可能である。一方で、本発明の目的から離れることなく、他のＣＰＵプロセッサを使用することも可能である。
【００４５】
要旨としては、本発明によるＧＰＳ受信機の追跡アーキテクチャは、バス構造、ＣＰＵコア、キャッシュ、ＲＡＭ、およびＲＯＭメモリ、およびＧＰＳエンジンを備え、そのＧＰＳエンジンはＧＰＳおよびＷＡＡＳ信号を受信し、追跡し、復調するエンジンを備える。そのＧＰＳアーキテクチャは少なくとも２つの異なるプロトコルとバス構造を経由して接続可能である。そのプロトコルは様々な分野で一般的に使用されているものである。
【００４６】
上述した本発明の実施例は、図示および説明を目的として提示したものである。開示した内容そのままによって、本発明を余す所なく表現したり、本発明を限定したりする意図のものではない。上述の教示に基づいて、多くの変形、変更が可能である。本発明の目的は、添付の特許請求の範囲によるものを除き、上述の詳細な記述によって限定されるものではない。
【図面の簡単な説明】
【００４７】
【図１】図１は本発明による一つのアーキテクチャを示す。
【符号の説明】
【００４８】
１００・・・アーキテクチャ
１０２・・・ＡＲＭ７ＴＤＭＩ（ＣＰＵ）
１０４・・・９ＫバイトＲＡＭキャッシュ
１０６・・・データキャッシュ
１０８・・・タグメモリ
１１０・・・データキャッシュ
１１２・・・タグキャッシュ
１１４・・・４Ｋｘ３２  ＳＲＡＭ
１１６・・・１６Ｋｘ３２起動ＲＯＭ
１１７・・・アナログ／デジタル変換機
１１８・・・バスインターフェースユニット
１２０・・・内部周辺装置ブリッジ
１２２・・・ＣＰＵバス
１２４・・・ＧＰＳ／ＷＡＡＳエンジン
１２５・・・追跡装置
１２６・・・ビーコンプロセッサ
１２８・・・電力マネジメント
１３０・・・ＲＴＣ
１３２・・・ＰＷＭ
１３４・・・ＵＡＲＴポート
１３６・・・タイマー
１３８・・・ウォッチドッグ
１４０・・・Ｉ２Ｃインターフェース
１４２・・・ＳＰＩインターフェース
１４４・・・ＣＡＮインターフェース
１４６・・・ＵＳＢインターフェース
１４８・・・Ｊ１８５０インターフェース
１５０・・・ＧＰＩＯインターフェース
１５２・・・ＭＯＳＴインターフェース
１５４・・・パラレルポートインターフェース
１５６・・・アドレス／データバスインターフェース
１５８・・・メモリＲＡＭ１
１６０・・・メモリＲＡＭ２
１６２・・・メモリＲＡＭ３
１６４・・・メモリＲＡＭ４
１６６・・・インターフェース
【図１】
2005515403.tif 000003
【国際調査報告】
2005515403.tif 000004