(57)【要約】第１導電材料から形成された第１電極層と、第２導電材料から形成された第２電極層と、前記第１電極層と前記第２電極層の間に配置された金属ドープカルコゲニド材料の第１層とを含むプログラム可能多データ状態メモリセル。前記第１層は、導電性成長が形成されて前記第１及び第２電極層に共に電気的に結合することができる媒体を与える。前記メモリセルは、第３導電材料から形成された第３電極層と、前記第２電極層と前記第３電極層の間に配置された金属ドープカルコゲニド材料の第２層とをさらに含み、前記第２層は、導電性成長が形成されて前記第２及び第３電極層に共に電気的に結合することができる媒体を与える。
2005518671.tif 000002
【特許請求の範囲】
【請求項１】
多状態メモリセルにおいて、
第１導電材料から形成された第１電極層と、
第２導電材料から形成された第２電極層と、
導電性成長が形成されて前記第１及び第２電極層に共に電気的に結合することができる媒体を与える、前記第１電極層と前記第２電極層との間に配置された金属ドープカルコゲニド材料の第１層と、
第３導電材料から形成された第３電極層と、
導電性成長が形成されて前記第２及び第３電極層に共に電気的に結合することができる媒体を与える、前記第２電極層と前記第３電極層との間に配置された金属ドープカルコゲニド材料の第２層とを具えることを特徴とする多状態メモリセル。
【請求項２】
請求項１に記載の多状態メモリセルにおいて、前記第１導電材料は、銀材料の化合物を具えることを特徴とする多状態メモリセル。
【請求項３】
請求項１に記載の多状態メモリセルにおいて、前記金属ドープカルコゲニド材料の第１層又は第２層の少なくとも一方は、ゲルマニウムセレン化物、ヒ素硫化物、ゲルマニウムテルル化物、及び、ゲルマニウム硫化物から成るグループから選択された材料であることを特徴とする多状態メモリセル。
【請求項４】
請求項１に記載の多状態メモリセルにおいて、前記金属ドープカルコゲニド材料の第１層又は第２層の少なくとも一方の材料は、ゲルマニウムセレン化物の化合物を具えることを特徴とする多状態メモリセル。
【請求項５】
請求項１に記載の多状態メモリセルにおいて、前記第１、第２及び第３電極層の導電材料は同じであることを特徴とする多状態メモリセル。
【請求項６】
請求項１に記載の多状態メモリセルにおいて、前記金属ドープカルコゲニド材料の第１層の厚さは、前記金属ドープカルコゲニド材料の第２層の厚さより薄いことを特徴とする多状態メモリセル。
【請求項７】
請求項１に記載の多状態メモリセルにおいて、前記金属ドープカルコゲニド材料の第２層の厚さは、前記金属ドープカルコゲニド材料の第１層の厚さより薄いことを特徴とする多状態メモリセル。
【請求項８】
請求項１に記載の多状態メモリセルにおいて、
第４導電材料から形成された第４電極層と、
導電性成長が形成されて前記第３及び第４電極層に共に電気的に結合することができる媒体を与える、前記第３電極層と前記第４電極層との間に配置された金属ドープカルコゲニド材料の第２層とを具えることを特徴とする多状態メモリセル。
【請求項９】
請求項１に記載の多状態メモリセルにおいて、前記第１及び第２層の金属ドープカルコゲニド材料は同じであることを特徴とする多状態メモリセル。
【請求項１０】
請求項１に記載の多状態メモリセルにおいて、前記第１及び第２層の金属ドープカルコゲニド材料は、銀ガラス材料を具えることを特徴とする多状態メモリセル。
【請求項１１】
多状態メモリセルにおいて、
第１電圧に結合された第１電極と、
第２電圧に結合された第２電極と、
多データ状態が記憶される多層データ状態スタックとを具え、前記多層データ状態スタックは、
第１厚さを有し、前記第１電極に隣接する、金属ドープカルコゲニド材料の第１部分と、
前記第１部分に隣接する、導電材料の第３電極と、
第２厚さを有し、前記第３電極に隣接する、金属ドープカルコゲニド材料の第２部分とを含み、
前記第１電極へのプログラミング電圧の印加は、前記第３電極から前記第１電極への第１導電性成長と、前記第２電極から前記第３電極への第２導電性成長とを引き起こすことを特徴とする多状態メモリセル。
【請求項１２】
請求項１１に記載の多状態メモリセルにおいて、前記第１電圧は前記第２電圧に対して正であることを特徴とする多状態メモリセル。
【請求項１３】
請求項１１に記載の多状態メモリセルにおいて、前記第１電圧は前記第２電圧に対して負であることを特徴とする多状態メモリセル。
【請求項１４】
請求項１１に記載の多状態メモリセルにおいて、前記第１部分は、前記第３電極より下に配置され、前記第３電極は、前記第２部分より下に配置されたことを特徴とする多状態メモリセル。
【請求項１５】
請求項１１に記載の多状態メモリセルにおいて、前記第１部分は、前記第３電極の横に隣接して配置され、前記第３電極は、前記第２部分の横に隣接して配置されたことを特徴とする多状態メモリセル。
【請求項１６】
請求項１１に記載の多状態メモリセルにおいて、前記第１厚さは前記第２厚さより薄いことを特徴とする多状態メモリセル。
【請求項１７】
請求項１１に記載の多状態メモリセルにおいて、前記プログラミング電圧の印加の下で、前記第２導電性成長が、前記第２電極を前記第３電極に結合する前に、前記第１導電性成長は、前記第３電極を前記第１電極に結合することを特徴とする多状態メモリセル。
【請求項１８】
多状態メモリセルにおいて、
第１導電材料から形成された第１電極層と、
第２導電材料から形成された第２電極層と、
導電性成長が形成されて前記第１及び第２電極層に共に電気的に結合することができる媒体を与える、前記第１電極層と前記第２電極層との間にこれらに隣接して配置された金属ドープカルコゲニド材料の第１層と、
第３導電材料から形成された第３電極層と、
導電性成長が形成されて前記第２及び第３電極層に共に電気的に結合することができる媒体を与える、前記第２電極層と前記第３電極層との間にこれらに隣接して配置された金属ドープカルコゲニド材料の第２層と、
第４導電材料から形成された第４電極層と、
導電性成長が形成されて前記第３及び第４電極層に共に電気的に結合することができる媒体を与える、前記第３電極層と前記第４電極層との間にこれらに隣接して配置された金属ドープカルコゲニド材料の第３層とを具えることを特徴とする多状態メモリセル。
【請求項１９】
請求項１８に記載の多状態メモリセルにおいて、前記第１、第２、第３及び第４電極層の少なくとも１つは、銀材料の化合物を具えることを特徴とする多状態メモリセル。
【請求項２０】
請求項１８に記載の多状態メモリセルにおいて、前記第１、第２、第３及び第４導電材料は同じであることを特徴とする多状態メモリセル。
【請求項２１】
請求項１８に記載の多状態メモリセルにおいて、前記金属ドープカルコゲニド材料の第１層の厚さは、前記金属ドープカルコゲニド材料の第２層の厚さより薄く、前記金属ドープカルコゲニド材料の第２層の厚さは、前記金属ドープカルコゲニド材料の第３層の厚さより薄いことを特徴とする多状態メモリセル。
【請求項２２】
請求項１８に記載の多状態メモリセルにおいて、前記第１、第２及び第３金属ドープカルコゲニド材料は同じであることを特徴とする多状態メモリセル。
【請求項２３】
請求項１８に記載の多状態メモリセルにおいて、前記第１層、第２層又は第３層の少なくとも１つの金属ドープカルコゲニド材料は、ゲルマニウムセレン化物、ヒ素硫化物、ゲルマニウムテルル化物、及び、ゲルマニウム硫化物から成るグループから選択された材料であることを特徴とする多状態メモリセル。
【請求項２４】
請求項１８に記載の多状態メモリセルにおいて、前記第１層、第２層又は第３層の少なくとも１つの金属ドープカルコゲニド材料は、ゲルマニウムセレン化物の化合物を具えることを特徴とする多状態メモリセル。
【請求項２５】
請求項１８に記載の多状態メモリセルにおいて、前記第１電極は前記第２電極の下に配置され、前記第３電極は前記第４電極の下に配置されたことを特徴とする多状態メモリセル。
【請求項２６】
請求項１８に記載の多状態メモリセルにおいて、前記プログラミング電圧の印加の下で、前記第２導電性成長が、前記第２電極を前記第３電極に結合する前に、前記第１導電性成長は、前記第３電極を前記第１電極に結合することを特徴とする多状態メモリセル。
【請求項２７】
メモリ装置において、
行及び列において配置された複数のメモリセルを具えるメモリアレイであって、各々のメモリセルは、
第１導電材料から形成され、個々の行に結合された第１電極層と、
第２導電材料から形成された第２電極層と、
導電性成長が形成されて前記第１及び第２電極層に共に電気的に結合することができる媒体を与える、前記第１電極層と前記第２電極層との間にこれらに隣接して配置された金属ドープカルコゲニド材料の第１層と、
第３導電材料から形成され、個々の列に結合された第３電極層と、
導電性成長が形成されて前記第２及び第３電極層に共に電気的に結合することができる媒体を与える、前記第２電極層と前記第３電極層との間にこれらに隣接して配置された金属ドープカルコゲニド材料の第２層とを具えるメモリアレイと、
行アドレスに対応するメモリセルの行を選択する行アドレスデコーダと、
列アドレスに対応するメモリセルの列を選択する列アドレスデコーダと、
前記メモリアレイに結合され、前記行アドレスデコーダ及び前記列アドレスデコーダによって選択されたメモリセルからデータを読み出し、該メモリセルにデータを書き込む、読み出し及び書き込み回路網と、
前記読み出し及び書き込み回路網と、該メモリ装置の外部データ端子との間に結合されたデータ経路と、
該メモリ装置に供給されたメモリコマンドに応じて制御信号を発生するように動作可能なコマンドデコーダとを具えることを特徴とするメモリ装置。
【請求項２８】
請求項２７に記載のメモリ装置において、各々のメモリセルの第１電極層は、銀材料の化合物から形成されたことを特徴とするメモリ装置。
【請求項２９】
請求項２７に記載のメモリ装置において、前記第１、第２及び第３電極層の導電材料は同じであることを特徴とするメモリ装置。
【請求項３０】
請求項２７に記載のメモリ装置において、前記金属ドープカルコゲニド材料の第１層の厚さは、前記金属ドープカルコゲニド材料の第２層の厚さより薄く、前記金属ドープカルコゲニド材料の第２層の厚さは、前記金属ドープカルコゲニド材料の第３層の厚さより薄いことを特徴とするメモリ装置。
【請求項３１】
請求項２７に記載のメモリ装置において、各々のメモリセルは、
第４導電材料から形成された第４電極層と、
導電性成長が形成されて前記第３及び第４電極層に共に電気的に結合することができる媒体を与える、前記第３電極層と前記第４電極層との間にこれらに隣接して配置された金属ドープカルコゲニド材料の第３層とをさらに具えることを特徴とするメモリ装置。
【請求項３２】
請求項２７に記載のメモリ装置において、前記第１層及び第２層の金属ドープカルコゲニド材料は同じであることを特徴とするメモリ装置。
【請求項３３】
請求項２７に記載のメモリ装置において、前記第１層及び第２層の金属ドープカルコゲニド材料は、銀ガラス材料を具えることを特徴とするメモリ装置。
【請求項３４】
請求項２７に記載のメモリ装置において、前記第１層又は第２層の少なくとも一方の金属ドープカルコゲニド材料は、ゲルマニウムセレン化物、ヒ素硫化物、ゲルマニウムテルル化物、及び、ゲルマニウム硫化物から成るグループから選択された材料であることを特徴とするメモリ装置。
【請求項３５】
請求項２７に記載のメモリ装置において、前記第１層又は第２層の少なくとも一方の金属ドープカルコゲニド材料は、ゲルマニウムセレン化物の化合物を具えることを特徴とするメモリ装置。
【請求項３６】
メモリ装置において、
行及び列において配置された複数のメモリセルを具えるメモリアレイであって、各々のメモリセルは、
個々の行に結合された第１電極層と、
個々の列に結合された第２電極層と、
多データ状態が記憶される多層データ状態スタックとを具え、前記データ状態スタックは、
第１厚さを有し、前記第１電極に隣接する、金属ドープカルコゲニド材料の第１部分と、
前記第１部分に隣接する、導電材料の第３電極と、
第２厚さを有し、前記第３電極に隣接する、金属ドープカルコゲニド材料の第２部分とを含み、
前記第１電極へのプログラミング電圧の印加は、前記第３電極から前記第１電極への第１導電性成長と、前記第２電極から前記第３電極への第２導電性成長とを引き起こす、メモリアレイと、
行アドレスに対応するメモリセルの行を選択する行アドレスデコーダと、
列アドレスに対応するメモリセルの列を選択する列アドレスデコーダと、
前記メモリアレイに結合され、前記行アドレスデコーダ及び前記列アドレスデコーダによって選択されたメモリセルからデータを読み出し、該メモリセルにデータを書き込む、読み出し及び書き込み回路網と、
前記読み出し及び書き込み回路網と、該メモリ装置の外部データ端子との間に結合されたデータ経路と、
該メモリ装置に供給されたメモリコマンドに応じて制御信号を発生するように動作可能なコマンドデコーダとを具えることを特徴とするメモリ装置。
【請求項３７】
請求項３６に記載のメモリ装置において、前記第１電圧は前記第２電圧に対して正であることを特徴とするメモリ装置。
【請求項３８】
請求項３６に記載のメモリ装置において、前記第１部分は、前記第３電極より下に配置され、前記第３電極は、前記第２部分より下に配置されたことを特徴とするメモリ装置。
【請求項３９】
請求項３６に記載のメモリ装置において、前記第１部分は、前記第３電極の横に隣接して配置され、前記第３電極は、前記第２部分の横に隣接して配置されたことを特徴とするメモリ装置。
【請求項４０】
請求項３６に記載のメモリ装置において、前記第１厚さは前記第２厚さより薄いことを特徴とするメモリ装置。
【請求項４１】
請求項３６に記載のメモリ装置において、前記プログラミング電圧の印加の下で、前記第２導電性成長が、前記第２電極を前記第３電極に結合する前に、前記第１導電性成長は、前記第３電極を前記第１電極に結合することを特徴とするメモリ装置。
【請求項４２】
多データ状態をメモリに記憶する方法において、
第１電極を第２電極に短絡し、抵抗を初期抵抗から第１抵抗に変化させ、第１データ状態を記憶するステップと、
前記第２電極を第３電極に短絡し、前記第１抵抗を第２抵抗に変化させ、第２データ状態を記憶するステップと、
前記第１及び第２電極と前記第２及び第３電極との間で前記初期抵抗を実質的に保持し、第３データ状態を記憶するステップとを含むことを特徴とする方法。
【請求項４３】
請求項４２に記載の方法において、前記第１電極を前記第２電極に短絡するステップは、プログラミング電圧を印加し、前記第１電極を前記第２電極に結合する、前記第１電極からの導電性成長の形成を引き起こすステップを含み、前記第２電極を前記第３電極に短絡するステップは、前記プログラミング電圧を印加し、前記第２電極を前記第３電極に結合する、前記第２電極からの導電性成長の形成を引き起こすステップを含むことを特徴とする方法。
【請求項４４】
請求項４３に記載の方法において、前記プログラミング電圧の印加の下で、前記第２電極が前記第３電極に短絡する前に、前記第１電極は前記第２電極に短絡されることを特徴とする方法。
【請求項４５】
請求項４２に記載の方法において、前記第３電極を第４電極に短絡し、前記第２抵抗を第３抵抗に変化させ、第４データ状態を記憶するステップをさらに含むことを特徴とする方法。
【請求項４６】
多状態メモリセルを形成する方法において、
第１導電材料から第１電極層を形成するステップと、
前記第１電極層上に金属ドープカルコゲニド材料から第１層を形成するステップと、
前記第１層上に第２導電材料から第２電極層を形成するステップと、
前記第２電極層上に金属ドープカルコゲニド材料から第２層を形成するステップと、
前記第２層上に第３導電材料から第３電極層を形成するステップとを含み、
前記第１層は、導電性成長が形成されて前記第１及び第２電極層に共に電気的に結合することができる媒体を与え、前記第２層は、導電性成長が形成されて前記第２及び第３電極層に共に電気的に結合することができる媒体を与えることを特徴とする方法。
【請求項４７】
請求項４６に記載の方法において、前記第１電極層を形成するステップは、銀材料の化合物から前記第１電極層を形成するステップを含むことを特徴とする方法。
【請求項４８】
請求項４６に記載の方法において、前記第１及び第２電極層を形成するステップは、同じタイプの材料から前記第１及び第２電極層を形成するステップを含むことを特徴とする方法。
【請求項４９】
請求項４６に記載の方法において、前記第１層を形成するステップ及び前記第２層を形成するステップは、前記第２層より薄い厚さを有する前記第１層を形成するステップを含むことを特徴とする方法。
【請求項５０】
請求項４６に記載の方法において、前記第１層を形成するステップ及び前記第２層を形成するステップは、前記第２層より厚い厚さを有する前記第１層を形成するステップを含むことを特徴とする方法。
【請求項５１】
請求項４６に記載の方法において、
前記第３電極層上に金属ドープカルコゲニド材料から第３層を形成するステップと、
前記第３層上に第４導電材料から第４電極層を形成するステップとをさらに含み、前記第３層は、導電性成長が形成されて前記第３及び第４電極層に共に電気的に結合することができる媒体を与えることを特徴とする方法。
【請求項５２】
請求項４６に記載の方法において、前記第１及び第２層の金属ドープカルコゲニド材料は同じであることを特徴とする方法。
【請求項５３】
請求項４６に記載の方法において、前記第１又は第２層の少なくとも一方の金属ドープカルコゲニド材料は、ゲルマニウムセレン化物、ヒ素硫化物、ゲルマニウムテルル化物、及び、ゲルマニウム硫化物から成るグループから選択された材料であることを特徴とする方法。
【請求項５４】
請求項４６に記載の方法において、前記第１又は第２層の少なくとも一方の金属ドープカルコゲニド材料は、ゲルマニウムセレン化物の化合物を具えることを特徴とする方法。
【請求項５５】
請求項４６に記載の方法において、前記第１電極層は前記前記第１層の下に形成され、前記第１層は前記第２電極層の下に形成され、前記第２電極層は前記第２層の下に形成され、前記第２層は前記第３電極層の下に形成されることを特徴とする方法。
【請求項５６】
請求項４６に記載の方法において、前記第１電極層は前記前記第１層に隣接して形成され、前記第１層は前記第２電極層に隣接して形成され、前記第２電極層は前記第２層に隣接して形成され、前記第２層は前記第３電極層に隣接して形成されることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ランダムアクセスメモリ（ＲＡＭ）に関し、より特には、多データ状態においてデータを記憶することができるＲＡＭのメモリセルに関する。
【背景技術】
【０００２】
ランダムアクセスメモリ装置は、どんな計算環境でも不可欠な部分である。これらのメモリ装置無しで、計算装置においてデータを処理することは、不可能に近い。したがって、ランダムアクセスコンピュータメモリの領域に向けられた多量の研究及び開発が存在する。これらの研究及び開発は、コンピュータメモリに関する異なった領域に向けられており、例えば、メモリ装置によって記憶されたデータがアクセスされることができる速度を増加する領域、より少ない電力消費のメモリを設計する領域、より長いデータ保持時間を有するメモリ装置を設計する領域において向けられていた。加えて、多量の努力が費やされたある特定の領域は、メモリ密度及びデータ容量を増加する領域における。
【０００３】
メモリ密度を増加することに対する１つの従来のアプローチは、メモリ装置のサイズを減少することと、より特には、メモリセルのサイズを減少することであった。結果として、メモリセルのサイズは、最近、劇的に減少された。しかしながら、メモリセルのサイズは、これらの特徴サイズを有するメモリを製造する場合、最新技術のプロセス技術が絶えず挑戦されている点に減少した。メモリ密度及びデータ容量問題に対する他のアプローチは、従来の２値メモリより多くの状態においてデータを記憶することができるメモリ装置によって試みられている。すなわち、従来のメモリは、データを２値フォーマットにおいて記憶し、データは、２つの異なったデータ状態のうちのいずれか一方として記憶される。多データ状態メモリによって、データは、多くの異なった状態のうちの１つとして記憶されることができ、異なった状態の数は、２より多い。結果として、多データ状態メモリによって、一般に、データを記憶するのに使用される必要があるメモリセルは少なくなる。例えば、４つの異なったデータ状態を有するメモリセルは、２つの異なったデータ状態のみを有する２個の従来のメモリセルの代わりに用いられることができる。したがって、半分の数のメモリセルのみが、同じ量のデータを記憶するのに必要とされる。逆に、多データ状態メモリが従来のメモリセルと同じサイズである場合、２倍多くのデータが同じ領域において記憶されることができる。
【０００４】
多データ状態メモリの領域において行われた仕事の形式の一例は、オブシンスキー（Ｏｖｓｈｉｎｓｋｙ）等に対するいくつかの米国特許において与えられる。例えば、オブシンスキー等に対する米国特許番号５２９６７１６号明細書において、電気的に書き込み及び消去可能な位相変化材料の電子メモリ用途への使用が記載されている。加えて、オブシンスキー等に対する米国特許第５９１２８３９号明細書において、オボニックメモリを多状態デジタル多ビットメモリ素子にプログラムする方法と、データ記憶における使用が記載されている。そこに記載されているように、位相変化材料、すなわち、一般にアモルファスと一般に結晶との間で電気的に切り替えられることができる材料を含むメモリ素子は、多数の電流パルスを使用することによってプログラムされることができる。メモリ素子のデータ状態の決定において、パルス数は、第１状態に対するメモリ素子の抵抗レベルに戻るのに必要なパルス数を計数することによって識別されることができる。パルス数は、メモリ素子によって記憶されたデータのデータ状態を表わす。前述の特許においてさらに記載されるように、メモリ素子の現在の状態を読み出すプロセスは、破壊的で、したがって、データを読み出しに続いて再プログラムすることを必要とする。
【０００５】
多データ状態メモリの設計において行われる他のアプローチは、コジッキ（Ｋｏｚｉｃｋｉ）等に対する米国特許において記載される。そこに記載されるように、プログラム可能金属化セル（ＰＭＣ）は、２つの電極間に配置された、硫黄、セレン及びタリンを含むカルコゲニド材料のような高速イオン導体から形成される。不揮発性金属樹状結晶は、２つの電極間の電圧差の印加によって生じさせることができる。多量の不揮発性樹状結晶は、ＰＭＣの抵抗を変化させ、これは、データを種々の状態において記憶する手段として使用することができる。前述の特許においてさらに記載されているのは、異なった用途におけるＰＭＣの種々の構造実施例である。
【発明の開示】
【０００６】
本発明は、多データ状態メモリセルに向けられている。メモリセルは、第１導電材料から形成された第１電極層と、第２導電材料から形成された第２電極層と、前記第１電極層と前記第２電極層との間に配置された金属ドープカルコゲニド材料の第１層とを含み、前記第１層は媒体を与え、この媒体において、導電性成長が形成され、前記第１及び第２電極層を一緒に電気的に結合することができる。前記メモリセルは、第３導電材料から形成された第３電極層と、前記第２電極層と前記第３電極層との間に配置された金属ドープカルコゲニド材料の第２層とをさらに含み、前記第２層は媒体を与え、この媒体において、導電性成長が形成され、前記第２及び第３電極層を一緒に結合することができる。
【０００７】
集積回路表現の分野において慣例的であるため、種々の層の横サイズ及び厚さは、一定の比率で描かれておらず、図面の明瞭さを改善するために、拡大又は縮小されているかもしれない。
【発明を実施するための最良の形態】
【０００８】
本発明の実施例は、多状態メモリセルを与える。特定の細部は、本発明の十分な理解を与えるために以下に示される。しかしながら、本発明は、これらの特定の細部なしで実行されてもよいことは、当業者には明らかであろう。他の例において、既知の製造技術、プロセス方法、回路、制御信号、及び、タイミングプロトコルは、本発明を無益に不明瞭にすることを回避するために、詳細に示されていない。
【０００９】
図１において例示されるのは、本発明の一実施例による多状態メモリセル２００の一部の断面図である。金属電極層２００は、電圧が印加されるカソード層を与えるために形成される。金属層２００は、基板上、又は、多状態メモリセル２００を支持する材料の層上に形成されてもよいことは、理解されるであろう。金属層２００上に形成されるのは、金属ドープカルコゲニド層２０４であり、金属ドープカルコゲニド層２０４を介して、後により詳細に説明されるように、フローティング電極層２０６への導電性リンクが、電圧の印加の下で形成される。ここに参照されたようなカルコゲニド材料は、硫黄、セレン及びタリンの化合物を含む。カルコゲニドにドープする金属材料は、一般に、銀、銅、及びこれらの組み合わせのような１族又は２族金属である。
【００１０】
フローティング電極層２０６上に形成されるのは、他の金属ドープカルコゲニド層２０８である。層２０８に関する材料の組成は、層２０４と同じでもよいが、必ずしもそうである必要はない。図２において例示されるように、層２０８の厚さｔ２は、層２０４の厚さｔ１より大きい。しかしながら、本発明の他の実施例において、厚さｔ２及びｔ１は、ほとんど又はほぼ同じであってもよく、又は、厚さｔ２はｔ１より小さくてもよい。後により詳細に説明されるように、個々の金属ドープカルコゲニド層２０６及び２０８の組成は、種々の厚さを有する層２０６及び２０８を適応させるために、変更される必要があるかもしれない。金属ドープカルコゲニド層２０８上に形成されるのは、他の金属電極層２１０であり、これは、多状態メモリセル２００のアノードを表わす。金属電極層２１０及びフローティング電極層２０６は、代表的に、同じ材料から形成される。図１において例示されるように、カソードはアノードの下に形成されるが、これらの２つの層の配置は、本発明の範囲から逸脱することなく、同様に逆転されてもよい。さらに、図１において例示された垂直方向は、種々の層が、互いから横に一定間隔離して配置されたカソードとアノードの間に水平方向において形成されるように変更されることができる。
【００１１】
当業者によって知られる多数の材料は、前記金属ドープカルコゲニド層に使用されてもよいことは、明らかであろう。例えば、ゲルマニウムセレン化物ＧｅｘＳｅｙの組成が使用されることができる。典型的な比率は、Ｇｅ２０Ｓｅ８０からＧｅＳｅまでの範囲内である。ヒ素硫化物、ゲルマニウムテルル化物、及び、ゲルマニウム硫化物も、前記金属ドープカルコゲニド層に使用されることができる。同様に、銀、銀セレン化物の化合物、銅、ゲルマニウムセレン化物等のような、前記電極層に使用されることができる材料も既知である。既知の材料と同じ特性を示す、より後に開発された材料も、本発明の範囲を逸脱することなく、金属ドープカルコゲニド層及び電極層に使用されることができる。
【００１２】
動作において、図１において例示される多状態メモリセル２００は、比較的デジタルな方法において、アノードとカソードの間の合計抵抗を変える又はプログラミングすることによって、多状態を記憶することができる。メモリセル２００の抵抗は、測定又は比較され、メモリセル２００によって記憶されたデータの値を決定することができる。抵抗が変化されることができる比較的離散的な方法の結果として、多状態はメモリセル２００によって記憶されることができる。
【００１３】
抵抗の変化は、金属電極層２０２（すなわち、カソード）から層２０４を経てフローティング電極層２０６に電気的に接触する導電性成長の形成と、フローティング電極層２０６から層２０８を経て金属電極層２１０（すなわち、アノード）に電気的に接触する導電性成長の形成とによって成し遂げられる。導電性成長の形成は、アノードに電圧を印加し、カソードを接地することによるように、カソードとアノードの間に電圧差を形成することによって引き起こされる。
【００１４】
導電性成長が短絡を形成するたびに、アノードとカソードの間の抵抗は、比較的著しく変化する。最初に、図２ａにおいて例示されるように、導電性成長が形成されていない場合、アノードとカソードの間の抵抗Ｒｃｅｌｌは、Ｒ１＋Ｒ２にほぼ等しく、ここで、Ｒ１は層２０４の抵抗であり、Ｒ２は層２０８の抵抗である。しかしながら、金属ドープカルコゲニド層２０２、２１０の両端間に印加されたバイアスの影響の下で、導電性成長３０４及び３０８は、各々層２０４及び２０８を経て形成し始める。図２ｂにおいて示されるように、導電性成長３０８が層２０８を経て拡張し、フローティング電極層２０６と、層２１０によって表わされるアノードの間に短絡を形成する場合、アノードとカソードの間の抵抗Ｒｃｅｌｌは、Ｒ１より小さいが、短絡よりは大きい値に変化する。この時点における抵抗Ｒｃｅｌｌは、再生可能であり、したがって、データ状態を表わすのに使用されることができる。抵抗Ｒｃｅｌｌは、図２ｃにおいて示されるように、導電性成長３０４が層２０４を経て拡張し、層２０２によって表わされるカソードと、フローティング電極層２０６との間に短絡を形成する場合、比較的低い抵抗に再び変化する。
【００１５】
メモリセル２００によって与えられるＲｃｅｌｌの異なった抵抗状態の各々は、異なったデータ又は論理状態を表わす。すなわち、第１データ状態は、合計抵抗（Ｒ１＋Ｒ２）にほぼ等しいＲｃｅｌｌによって表わされ、第２データ状態は、Ｒ１と低抵抗との間の値であるＲｃｅｌｌによって表わされ、この低抵抗は、フローティング電極層２０６が導電性成長３０８によって金属電極層２１０に短絡された場合に生じ、第３データ状態は、金属電極層２０２が導電性成長３０４によってフローティング電極層２０６に短絡された後の低抵抗によって表わされる。メモリセル２００に結合された読み出し回路は、前記セルによって記憶されたデータを決定するために、メモリセル２００の抵抗を測定する。
【００１６】
導電性成長３０４及び３０８の成長は、メモリセル２００に印加された電界の方向に依存する。すなわち、ここまで考察したように、金属電極層２１０（すなわち、アノード）に印加された電圧が、金属電極層２０２（すなわち、カソード）に印加された電圧に比べて正であり、したがって、成長の方向は、金属電極層２０２からフローティング電極層２０６へである。同様に、導電性成長は、フローティング電極層２０６から金属電極層２１０へ拡張して形成される。しかしながら、反対の極性における電圧の印加は、以前に形成されたいかなる導電性成長も縮小することは、理解されるであろう。したがって、メモリセル２００は、読み出し又は書き込み動作中にメモリセル２００への印加電圧の極性を変化させ、メモリセル２００の抵抗を変化させることによって、異なったデータ状態を記憶するようにプログラムされることができる。
【００１７】
本発明の実施例と共に使用する読み出し及び書き込み回路網は、当業者にはよく知られており、従来の回路網及び設計を使用して実現されてもよいことは、さらに理解されるであろう。ここに与えられた記述は、当業者が本発明を実施することを可能にするのに十分であることは、さらに理解されるであろう。
【００１８】
図２ｂにおいて例示されるように、アノードへの電圧の印加は、導電性成長３０４だけでなく、導電性成長３０８の形成も引き起こす。しかしながら、層２０８の厚さは、層２０４の厚さより厚いため、多状態メモリセル２００の両端間への所定の印加電圧に関して、層２０８の両端間の電圧は、層２０４の両端間の電圧より高くなる。したがって、フローティング電極２０６は、カソードがフローティング電極２０６に短絡されるより前に、アノードに短絡される。アノードへの電圧の継続的な印加で、導電性成長３０４は、ついにはカソードとフローティング電極２０６との間に短絡を形成し、したがって、アノードとカソードの間の抵抗を低抵抗に減少させる。さらに、層２０４の抵抗は、導電性成長３０４がフローティング電極２０６に向かって成長するにつれて、実際に減少されるため、アノード及びカソードの両端間の抵抗Ｒｃｅｌｌは、Ｒ１と、導電性成長３０８がフローティング電極２０６をアノード２１０に短絡した後の短絡との間であることは、理解されるであろう。しかしながら、この時点における抵抗Ｒｃｅｌｌは、それにもかかわらず再生可能であり、多状態メモリセル用の従来の読み出し回路がデータ状態を矛盾なく認識することができる短絡された状態から十分に異なる。
【００１９】
抵抗の範囲、又は、ある抵抗からの他の抵抗に対する変化は、層２０４及び／又は２０８の厚さを変化させることによって調節されることができることは、さらに理解されるであろう。加えて、上述したように、層２０４及び２０８の金属ドープカルコゲニド材料の組成は、同様に調節されることができ、抵抗における変換の点を調節することができる。
【００２０】
図３において例示されるのは、本発明の他の実施例によるメモリセル４００の一部である。メモリセル４００は、メモリセル２００（図１）のものと同様な層を含む。しかしながら、メモリセル４００は、メモリセル２００に関して説明された層に加えて、第２フローティング電極４２０及び第３金属ドープカルコゲニド層４２４をさらに含む。第２フローティング電極４２０及び第３金属ドープカルコゲニド層４２４の追加は、メモリセル４００が、データを記憶する追加のメモリ状態を有することを可能にする。すなわち、メモリセル２００が、３つの異なった状態又は抵抗Ｒｃｅｌｌ：（Ｒ２＋Ｒ１）、Ｒ１と低抵抗の間、及び、低抵抗を与えるのに対して、メモリセル４００は、Ｒｃｅｌｌに関して４つの異なった状態又は抵抗：（Ｒ３＋Ｒ２＋Ｒ１）、（Ｒ２＋Ｒ１）とＲ１の間、Ｒ１と低抵抗の間、及び、低抵抗を与える。上記で考察したように、各々の異なった抵抗レベルは、データの異なった状態を表わすのに使用されることができる。
【００２１】
前記考察によって例示されたように、金属ドープカルコゲニド材料及びフローティング電極から形成された追加の層を含むことは、メモリセル４００によって与えられるより依然として多い状態を有するメモリセルを形成するのに使用されることができる。
【００２２】
本発明の一実施例によるメモリセルを有するメモリアレイ５０２を含むメモリ装置５００は、図４において示される。メモリセル５００は、コマンドバス５０８を経てメモリコマンドを受け、対応する制御信号を発生するコマンドデコーダ５０６を含む。行又は列アドレスは、アドレスバス５２０を経てメモリ装置５００に供給され、各々、行アドレスデコーダ５２４又は列アドレスデコーダ５２８によってデコードされる。メモリアレイ読み出し／書き込み回路網５３０は、アレイ５０２に結合され、読み出しデータを、入力−出力データバス５４０を経てデータ出力バッファ５３４に供給する。書き込みデータは、データ入力バッファ５４４及びメモリアレイ読み出し／書き込み回路網５３０を経てメモリアレイに供給される。
【００２３】
上記から、本発明の特定の実施例が、例示の目的で個々に記載されたが、種々の変更は、本発明の精神及び範囲から逸脱することなく、行われてもよいことは、理解されるであろう。したがって、本発明は、添付された請求項による以外は限定されない。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施例の断面図である。
【図２】ａ−ｃは、図１の実施例の、その動作を例示する断面図である。
【図３】本発明の他の実施例の断面図である。
【図４】本発明の１つ以上のメモリアレイを含む代表的なメモリ装置のブロック図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【国際調査報告】
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