(57)【要約】トランジスタが、分離領域（１０）によって分離される複数の活性ゾーン（２２、２４）を有する。前記ゾーンは、広いゾーン（２２）及び狭いゾーン（２４）を含む。前記広いゾーンは、例えば広いゾーン（２２）からソース領域（８）を省略することによって、寄生バイポーラトランジスタをターンオンすることに対して低い感受性しかないように形成されるので、それによってアバランシュ電流は、寄生バイポーラトランジスタをターンオンすることに対してより低い感受性しか有さない広いゾーン（２２）において優先的に流れる。
2005506715.tif 000002
【特許請求の範囲】
【請求項１】
基板、ソース、ゲート、本体、及びドレイン領域を含むトランジスタであって、複数の半導体ゾーンが前記基板に渡って横方向に延在し、前記ゾーンが分離領域によって分離され、前記ゾーンは少なくとも前記トランジスタの前記ソース及び本体領域を含み、前記ソース及び本体領域は逆の導電形であると共に寄生バイポーラトランジスタのエミッタ及びベースを形成し、前記ゾーンは横方向に広いゾーン及び横方向に狭いゾーン含み、前記一つの広いゾーン又は複数の広いゾーンは前記一つの狭いゾーン又は複数の狭いゾーンよりも低い降伏電圧を有し、前記広いゾーン及び狭いゾーンは、前記一つの広いゾーン又は複数の広いゾーンを通る電流が前記一つの狭いゾーン又は複数の狭いゾーンを通る電流よりも、前記寄生バイポーラトランジスタをターンオンすることに対するより低い感受性しか有さないように構成されるトランジスタ。
【請求項２】
前記一つの狭いゾーン又は複数の狭いゾーンは、ＦＥＴのソース領域及び本体領域を含み、前記一つの広いゾーン又は複数の広いゾーンは、本体領域を含むがソース領域を含まないので、前記寄生バイポーラトランジスタが前記一つの広いゾーン又は複数の広いゾーンにおいてもたらされない請求項１に記載のトランジスタ。
【請求項３】
前記一つの広いゾーン又は複数の広いゾーンにおいて、前記本体領域よりも高いドーピング及び前記本体領域と同じ導電形の注入領域を含み、前記注入領域は、前記寄生バイポーラトランジスタが、ターンオンすることに対するより低い感受性しか有さないようにするために前記ソース領域に隣接して延在する請求項１に記載のトランジスタ。
【請求項４】
前記分離領域が、トレンチに形成される垂直絶縁分離ゲートである請求項１乃至３の何れか一項に記載のトランジスタ。
【請求項５】
前記ゲートが、前記本体領域及びソース領域の一部に渡ってもたらされるラテラルゲートである請求項１、２、又は３に記載のトランジスタ。
【請求項６】
前記分離領域は、前記トランジスタがスイッチオフされるときに前記狭いゾーンの少なくとも一部を空乏化するためのＲＥＳＵＲＦ領域を含む請求項１乃至５の何れか一項に記載のトランジスタ。
【請求項７】
前記ゾーンが複数のストライプを形成し、前記各々のストライプは前記基板に渡って縦方向に延在し、すべてのＮ番目のストライプは広いゾーンになると共に他のゾーンは狭いゾーンになり、Ｎは整数であると共にＮは２以上である請求項１乃至６の何れか一項に記載のトランジスタ。
【請求項８】
前記狭いゾーンが、前記ストライプの前記表面における前記ストライプの長さに沿って交互にもたらされるソース領域と本体領域とを含む請求項７に記載のトランジスタ。
【請求項９】
前記狭いゾーンが、交互にもたらされるｎ形とｐ形との半導体ゾーンであり、前記広いゾーンが、逆の導電形の狭いゾーンの間に挟まれる、より広い半導体ゾーンである請求項１乃至８の何れか一項に記載のトランジスタ。
【請求項１０】
周辺部における広いゾーンを含む請求項１乃至９の何れか一項に記載のトランジスタ。
【請求項１１】
前記広いゾーンの前記ドレイン・ソース間降伏電圧は、前記狭いゾーンの前記ドレイン・ソース間降伏電圧よりも１％乃至２０％低い請求項１乃至１０の何れか一項に記載のトランジスタ。
【請求項１２】
ソースコンタクトとドレインコンタクトとの間、及びゲート間に延在する複数の広いゾーン及び狭いゾーンを含むと共に、前記広いゾーンに比べて前記狭いゾーンにおいて流れるアバランシュ電流に対してより高い感受性をもつように構成される寄生バイポーラトランジスタを更に含むトランジスタを動作させる方法であって、
高い電圧がソースコンタクトとドレインコンタクトとの間にもたらされるときに、アバランシュ降伏が前記広いゾーンにおいて優先的に発生することを可能にし、
それによって前記アバランシュ電流が、前記寄生バイポーラトランジスタをターンオンさせることに対する感受性をもたない前記広いゾーンにおいて優先的に流れるステップ
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ及びその動作、特に複数のラテラル（横方向）ゾーン（ｌａｔｅｒａｌ  ｚｏｎｅ）に分割される絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ（ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ））又は電界効果トランジスタ（ＦＥＴ（ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ））のようなゲート型トランジスタ（ｇａｔｅｄ  ｔｒａｎｓｉｓｔｏｒ）に関する。
【背景技術】
【０００２】
トランジスタ構造体の一つの例はトレンチゲート型ＦＥＴ（ｔｒｅｎｃｈ−ｇａｔｅｄ  ＦＥＴ）である。これらは特にパワーＭＯＳＦＥＴのいくつかの用途における使用に適している。図１に示されているように、垂直トレンチＭＯＳＦＥＴ（ｖｅｒｔｉｃａｌ  ｔｒｅｎｃｈ  ＭＯＳＦＥＴ）の典型的な例において、基板２上のエピ層（エピタキシャル層（ｅｐｉｌａｙｅｒ））４はＦＥＴのドレイン層として機能し、本体層６及びソース層８はドレイン層４に渡ってもたらされる。ゲート１２を含む複数の絶縁分離トレンチ（ｉｎｓｕｌａｔｅｄ  ｔｒｅｎｃｈ）１０は、ソース８及び本体６の層を通ってドレイン層に延在する。ソースコンタクト１４は、以下説明されるように、ソース領域８及び更に本体領域６にコンタクトする。
【０００３】
ＦＥＴ構造体は複数の問題の影響を受けうる。そのうちの一つは、ソースとドレインとの間に高すぎる電圧がもたらされるときのアバランシュ降伏（ａｖａｌａｎｃｈｅ  ｂｒｅａｋｄｏｗｎ）である。降伏に対処する良いアプローチが、米国フィリップス社に特許された米国特許明細書第ＵＳ−Ａ−４，７５４，３１０号公報に記載されている。この基本特許は、電荷平衡のとれたｐ及びｎ形領域（ｃｈａｒｇｅ−ｂａｌａｎｃｅｄ  ｐ  ａｎｄ  ｎ  ｔｙｐｅ  ｒｅｇｉｏｎ）を有するデバイスの使用を開示している。前記電荷平衡のとれたｐ及びｎ形領域は、前記デバイスがスイッチオフされるとき空乏化されるので、降伏することなく、自身の間の、空乏化されない場合よりも高い電圧に耐え得る。この有利な汎用型の半導体デバイスは、“ＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ）”デバイスとして知られている。
【０００４】
ＲＥＳＵＲＦの原理は、例えばフィリップス社の国際特許第ＷＯ０１／０８２２６Ａ１号公報に開示されているように、インタリーブ（挟まれた）層（ｉｎｔｅｒｌｅａｖｅｄ  ｌａｙｅｒ）を使用することなくトレンチＭＯＳＦＥＴに適用されてもよい。当該文献は全部参照によってここに含まれる。トレンチは、ドリフト領域として知られている中間領域１６が降伏電圧よりも低い電圧で、隣接するトレンチの間で空乏化され得るほど十分に軽度にドープされている中間領域に隣接して構成されると共に密な間隔でもたらされる。
【０００５】
ＦＥＴにおける更なる問題は、ソース、本体、及びドレイン領域から形成される寄生バイポーラトランジスタの存在にある。図１を参照すると、ソース８及び本体６は、寄生トランジスタのエミッタ及びベースを形成している。ソース８と本体６とを共に短絡することによって、例えば示されるように両方をソースコンタクト１４に接続することによって、寄生トランジスタのエミッタとベースとは共に短絡され、これにより寄生バイポーラトランジスタは抑制される。
【０００６】
しかしながら高電流動作下において、十分な電流が本体領域６を介してソース領域を通ってメタライゼーション部まで流れ得るので、電圧はメタライゼーション部／本体境界部２０とソース／本体境界部１８との間で本体領域において降下させられる。当該電圧が十分に高い場合、前記電圧は、そのとき増大される電流をドライブする寄生トランジスタを順バイアス（ｆｏｒｗａｒｄ  ｂｉａｓ）するのに十分である。更に順バイアスは増大されて、その結果ホットスポット（熱集中点（ｈｏｔ  ｓｐｏｔ））が形成される。
【０００７】
たとえ故障（ｆａｉｌｕｒｅ）が発生しなくても、後続するイベント（事象）（ｅｖｅｎｔ）における寄生をトリガするために必要とされる電圧は、高い温度によって低減されるであろう。その結果、前記寄生トランジスタのより早いターンオンがもたらされる。各イベントにおいてホットスポットはますます熱くなるので、複数のイベントの後、前記デバイスは故障し得る。
【０００８】
発生し得る特定の高電流状態はアバランシュ降伏である。トランジスタは、寄生バイポーラトランジスタをスイッチオンすることがなく、ホットスポットを形成することがなく、及び可能ならばデバイスを破壊することのないアバランシュ電流を処理し得ることが望ましい。損傷（ｄａｍａｇｅ）なしでアバランシュ降伏に対処する能力は“頑健性（ｒｕｇｇｅｄｎｅｓｓ）”として知られている。
【０００９】
従来設計は概して、前記構造体の間にアバランシュ電流を均一に分布させるためにＦＥＴに渡る高レベルの均一性（ｕｎｉｆｏｒｍｉｔｙ）を実現しようとしている。例えば、複数のセルを有するデバイスにおいて、従来設計は、一つのセルにおいて、セル内の寄生トランジスタにトリガをもたらす過度な電流を防止するために、セル間でアバランシュ電流を均一に分布させることを目的としている。
【００１０】
代わりの従来アプローチは、更なる注入、すなわちｐ形本体閾値注入部（ｐ  ｂｏｄｙ  ｔｈｒｅｓｈｏｌｄ  ｉｍｐｌａｎｔ）に加えられる更なる注入でソース下のｐ形ドーピングを増加させることにより寄生トランジスタのベース抵抗及びトランジスタのゲインを低減させることである。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来アプローチは前記問題に完全に対処するものではなく、高い頑健性をもつデバイスに対する必要性は残されている。
【００１２】
更に、寄生バイポーラトランジスタは従来のＦＥＴ構造体において問題となるばかりでなく、他の形式のデバイス、例えば絶縁ゲート型バイポーラ構造体においてももたらされ得る。当該構造体において寄生トランジスタの効果を低減することは有用となり得る。
【課題を解決するための手段】
【００１３】
本発明によれば、基板、ソース、ゲート、本体、及びドレイン領域を含むトランジスタであって、複数の半導体ゾーンが前記基板に渡って横方向に延在し、前記ゾーンが分離領域によって分離され、前記ゾーンは少なくとも前記トランジスタの前記ソース及び本体領域を含み、前記ソース及び本体領域は逆の導電形であると共に寄生バイポーラトランジスタのエミッタ及びベースを形成し、前記ゾーンは横方向に広いゾーン及び横方向に狭いゾーン含み、前記一つの広いゾーン又は複数の広いゾーンは前記一つの狭いゾーン又は複数の狭いゾーンよりも低い降伏電圧を有し、前記広いゾーン及び狭いゾーンは、前記一つの広いゾーン又は複数の広いゾーンを通る電流が前記一つの狭いゾーン又は複数の狭いゾーンを通る電流よりも、前記寄生バイポーラトランジスタをターンオンすることに対するより低い感受性しか有さないように構成されるトランジスタがもたらされる。
【００１４】
広いゾーンは概して狭いゾーンに比べて、より低い降伏電圧を有する。従って、降伏はまず広いゾーンにおいて発生する傾向にあり、アバランシュ電流の大部分は、寄生ターンオンに対するより低い感受性（ｓｕｓｃｅｐｔｉｂｉｌｉｔｙ）しかもたない広いゾーンにおいて流れる傾向にある。従って寄生バイポーラをトリガする危険性が低減される。このことはデバイスの頑健性を増大させる。
【００１５】
実施例において、狭いゾーンはソース及び本体領域を含んでおり、広いゾーンは本体領域を含んでいるがソース領域を含んでいない。従って、広いゾーンは、ソース、本体、及びドレイン領域から形成される寄生バイポーラトランジスタを単に含んでいない。
【００１６】
代わりに、広いゾーンはソース及び本体領域を含み得るが、狭いゾーンに比べて寄生バイポーラトランジスタをトリガすることに対してより低い感受性しかもたないように構成される。例えば、広いゾーンにおいてオートアライン（ａｕｔｏａｌｉｇｎ）された深いｐ形注入（ＡＤＰ）部を含むような広いゾーンにおいて更なる手法がとられ得る。当該注入は非常に狭いゾーンにおいて実現されることが困難であるか
又は不可能となり得るが、広いゾーンにおいて注入をもたらすことによって、注入の利点が、一見小さすぎるゾーン又はセルサイズを備える構造体において実現され得る。
【００１７】
本発明は、垂直トレンチゲート型デバイス（ｖｅｒｔｉｃａｌ  ｔｒｅｎｃｈ−ｇａｔｅｄ  ｄｅｖｉｃｅ）又はラテラルゲートを備えるデバイスに適用され得る。何れの場合においても、ＲＥＳＵＲＦ構造体は、ＦＥＴのターンオフの間にドレイン領域の一部を空乏化させるためにもたらされ得る。本発明は、ＦＥＴに限定されるものではなく、例えば絶縁ゲート型バイポーラトランジスタにも適用され得る。ここで、ソース、本体、及びドレイン領域は、より普通にエミッタ、ベース、及びコレクタ領域と称される。
【００１８】
従って、本明細書において、用語“ソース”、“本体”、及び“ドレイン”は、ゲート型バイポーラデバイスの、エミッタ、ベース、及びコレクタをそれぞれ含んでいる。
【００１９】
前記ゾーンは基板に渡って複数のストライプを形成し得る。全てのＮ番目のストライプは広いゾーンであり、他のゾーンは狭いゾーンである。ここで、Ｎは整数であると共にＮ≧２である。
【００２０】
狭いゾーンは、前記ストライプの表面におけるストライプの長さに沿って交互にもたらされるソース及び本体領域を含み得る。
【００２１】
代わりの実施例において、前記ゾーンは、例えば形状が六角形又は四角形のセルとなり得る。大きなセルは、狭いセルよりも広くなり得るが同じ長さではないか、又は代わりにより広くなると共により大きくなる。
【００２２】
実施例において、広いゾーンは活性領域（ａｃｔｉｖｅ  ａｒｅａ）の周辺部においてもたらされ得る。一つ又はそれより多くの狭いゾーンのために内部は残される。
【００２３】
好ましくは、広いゾーンのドレイン・ソース間降伏電圧は、狭いゾーンのドレイン・ソース間降伏電圧よりも１％乃至１５％低い（ｂｅｔｗｅｅｎ  １％  ａｎｄ  １５％  ｂｅｌｏｗ）。これにより、降伏電圧が過度に低減されることが防止される。正確な降伏電圧は、デバイスの設計電圧に依存し得る。従って６００Ｖのトランジスタに対して、広いゾーンのドレイン・ソース間降伏電圧は好ましくは、狭いゾーンのドレイン・ソース間降伏電圧よりも１％乃至２％低い一方、３０Ｖのトランジスタに対して、広いゾーンのドレイン・ソース間降伏電圧は好ましくは、狭いゾーンのドレイン・ソース間降伏電圧よりも７％乃至１０％低い。これらの数値は、狭いゾーンの降伏電圧より３Ｖ乃至１２Ｖ低い、広いゾーンの降伏電圧に対応する。
【００２４】
本発明の実施例は、この場合添付図面を参照して例によってのみ記載されるであろう。
【００２５】
本発明は、添付図面に関連して以下の本発明の様々な実施例の詳細な記載を考慮して更に完全に理解され得る。
【００２６】
同じ又は対応するコンポーネントは、異なる図において同じ参照番号でもたらされる。
【発明を実施するための最良の形態】
【００２７】
図２を参照すると、基板２上のｎ形エピ層４が、基板２に渡ってストライプで延在する複数の狭い半導体ゾーン２４及び広い半導体ゾーン２２を支持している。前記ゾーンは、薄い絶縁分離層２６によって半導体ゾーン２２及び２４から分離されているゲート１２を含むトレンチ１０によって分離される。
【００２８】
広いゾーン２２はｐ形本体６を含んでいる。狭いゾーン２４は、本体６に渡ってｎ形ソース領域８及びｐ形本体６を含んでいる。ソース領域は前記ストライプの上部表面におけるストライプの長さに沿うインタバル（ｉｎｔｅｒｖａｌ）にもたらされる。ソース領域８が存在しない狭いゾーンのストライプの長さに沿う領域において、本体領域６は露出される。ソースコンタクトはソースと本体とをコンタクトし、ゲートコンタクトはゲートをコンタクトし、ドレインコンタクトはエピ層４をコンタクトする。明確化のため、これらのコンタクトは示されていない。
【００２９】
降伏のない通常の動作において、前記デバイスは従来のトレンチゲート型ＦＥＴとして動作する。
【００３０】
広いゾーン２２における降伏電圧は、狭いゾーンにおける降伏電圧よりも低い。このことに対する理由は、ソース８とドレイン４との間に電圧が印加されるときにもたらされる湾曲電界（ｃｕｒｖｅｄ  ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）を平坦化する点において、隣接するゾーンが、広いゾーン２２における効果よりも大きな効果を狭いゾーン２４において有することにある。従って狭いセル２４における降伏電圧は、降伏電圧の理論的な（１次元の）限界により近付く。
【００３１】
従って降伏が発生する場合、アバランシュ降伏電流の大部分は、狭いゾーン２４に優先して広いゾーン２２を通るであろう。
【００３２】
ソース８、本体６、及びドレイン４から形成される寄生バイポーラトランジスタは狭いゾーン２４にしかもたらされないため、主に広いゾーン２２を通って流れるアバランシュ電流は、ほとんど寄生バイポーラトランジスタにもたらされない。これにより、寄生バイポーラトランジスタをターンオンする機会が減少させられる。このことは、頑健性のレベルを増大させる。
【００３３】
降伏電圧を過度に低減させないために、広いゾーン２２の降伏電圧を、狭いゾーン２４の降伏電圧のすぐ下となるようにすることは望ましい。
【００３４】
ターンオンされているデバイスでの通常動作において、電流は広いゾーン２２において流れない。従って広いゾーン２２及び狭いゾーン２４の数は、前記デバイスの意図された使用に対して調整される必要がある。特に全てのＮ番目のストライプは広いゾーン２２となり得る。ここでＮは整数であると共にＮは少なくとも２になる。
【００３５】
代わりに、小さなデバイス又は低い頑健性の要求仕様を備えるデバイスに対して、広いゾーンは、例えばエッジ終端部（ｅｄｇｅ  ｔｅｒｍｉｎａｔｉｏｎ）で一体的に形成される活性領域の周辺部にもたらされ得る。これにより、活性領域上の広いゾーンの前記効果が最小限化される。
【００３６】
ＲＥＳＵＲＦ型の構造体に適用される本発明の更なる実施例が図３に関連して示されている。本例はＭＶＭＯＳ構造体である。頑健性は、当該構造体の重要なパラメータであると共に、ＤＭＯＳのより高い頑健性は、これまでＭＶＭＯＳ構造体の用途を制限してきた。
【００３７】
本実施例において、ＲＥＳＵＲＦ拡散部３０はソース領域８及び本体領域６を通ってドレインエピ層４に延在し、ドレイン４の上部表面においてトレンチの間にドリフト領域２８が規定される。ＲＥＳＵＲＦ拡散部３０はｐ形ドープされた半導体で満たされる。
【００３８】
ＲＥＳＵＲＦ拡散部３０は広いゾーン２２及び狭いゾーン２４を規定する。本体領域６は、広いゾーン２２の上部表面において規定される。狭いゾーンにおいて、ソース領域８及び本体領域６がもたらされる。ラテラルゲート３２は狭いゾーンの上部表面において本体領域６に渡って延在し、ゲート絶縁分離部３４によって前記本体から絶縁分離される。
【００３９】
ドリフト領域２８におけるｎ形ドーピング濃度及びＲＥＳＵＲＦ拡散部３０におけるp形ドーピング濃度は、領域２８及び３０のサイズ及び間隔（ｓｐａｃｉｎｇ）と共に、デバイスがターンオフされるときドリフト領域２８及びＲＥＳＵＲＦ拡散部３０が、少なくとも狭いゾーン２４において完全に空乏化されるようにもたらされる。
【００４０】
図２の実施例における使用において、前記デバイスの通常動作は従来のものである。広いゾーン２２の降伏電圧はここでも狭いゾーン２４の降伏電圧よりも低いので、降伏が発生する場合、アバランシュ電流は広いゾーン２２において優先的に流れるであろう。これらの領域においてソース８がなく、それ故に寄生バイポーラトランジスタがないため、狭いゾーン２４における寄生バイポーラトランジスタはターンオンされない傾向にある。前記デバイスの頑健性はこのように改善される。
【００４１】
図２の実施例に示されているように、より広い間隔は、過度に降伏電圧を低減することなくアバランシュ電流をもたらすのに十分低い降伏電圧をもたらすのに十分となるべきである。
【００４２】
従って本発明が、示されている特定の例に限定されないことは評価されるであろう。本発明は、例えば図３におけるトレンチＲＥＳＵＲＦ領域３０を本体領域によって置換することによりＤＭＯＳ構造体に適用され得る。
【００４３】
図４は、図１のトレンチゲート型構造体の変形例に基づく代わりの構造体を示している。トレンチ１０におけるゲート１２と共に、ソース領域８、ドレイン領域４、及び本体領域６がもたらされる。ソース領域８と本体領域６とは両方ともソースコンタクト１４によってコンタクトされ、ゲートコンタクト４２は前記ゲートにコンタクトする。ｐ形本体６よりも高いドーピング濃度の深いｐ形注入部４０は、前記広いゾーン内に含まれる。降伏が発生し、高電流が広いゾーン２２に流れる場合、深いｐ形注入部は、メタライゼーション部／本体境界部２０とソース／本体境界部１８との間で降下される電圧が、ソース８、本体６、及びドレイン４によって形成される寄生バイポーラトランジスタの閾値電圧を超えることを防止する良好な導電体としての役割を果たす。従って当該寄生バイポーラトランジスタがターンオンされる傾向は低減され、それに対応して頑健性が増大させられる。このことは、たとえ狭いゾーン２４があまりに狭いために注入部４０を含まない場合でも、可能であることは注意されるべきである。
【００４４】
本発明は、ゲートがドリフト領域を空乏化する種類のトレンチゲート型デバイスにも適用され得る。この種のデバイスの例は国際特許出願第ＷＯ０１／０８２２６号公報に記載されている。
【００４５】
確かなことに、本発明は、いくつかのあるゾーンが他のゾーンよりも広くなるように構成され得るので降伏はより広いゾーンにおいて優先的に発生する複数のゾーン又はセルを有するいかなる種類のデバイスにも適用可能である。広いゾーンは、横方向１次元（ｓｉｎｇｌｅ  ｌａｔｅｒａｌ  ｄｉｍｅｎｓｉｏｎ）で狭いゾーンよりも広くなり得るか、又は狭いセルよりも広い領域のセルとなり得る。
【００４６】
代わりの実施例において、本発明は、複数の半導体ゾーンが半絶縁性物質（ｓｅｍｉ−ｉｎｓｕｌａｔｉｎｇ  ｍａｔｅｒｉａｌ）の抵抗性パスを含むトレンチによって分離される、参照によって全てここにもたらされるフィリップス社に対する国際特許出願第ＷＯ０１／５９８４６号公報に記載の種類のデバイスにもたらされ得る。広いゾーンは、前記構造体の間に周期的にもたらされ得る。広いゾーンの構造体は、寄生バイポーラトランジスタをターンオンすることを防止する。
【００４７】
本発明は、絶縁ゲート型バイポーラトランジスタのようなバイポーラ構造体にも適用可能である。
【００４８】
前記例は様々な領域に対して特定のドーピング形を使用するが、これらが必要に応じて変更され得ることは当業者によって評価されるであろう。例えば、ｐ形として記載される領域はｎ形でドーピングされてもよいし、その逆であってもよい。又は代わりにドーピング形のほんのいくつかが変更されてもよい。
【００４９】
他の変形が本例になされてもよい。例えば、接合型電界効果トランジスタ（ＪＦＥＴ（ｊｕｎｃｔｉｏｎ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ））の場合のように、絶縁ゲートが、ドーピングされた半導体ゲートによって置換されてもよい。
【００５０】
基板は、例えばシリコンオンインシュレータ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）構造体の場合と同様の絶縁分離型、半絶縁分離型、又は導通されるようにドーピングされた形式ような、何れかの好適な種類のものであってもよい。
【００５１】
簡略化のために本開示において単数形の用語が使用されているが、複数形を含むことを意図するものであることは注意されるべきである。従って、本開示によって“一つのゲート（ａ  ｇａｔｅ）”、“一つのソース（ａ  ｓｏｕｒｃｅ）” 、及び“一つのトランジスタ（ａ  ｔｒａｎｓｉｓｔｏｒ）”等が参照され得るが、当業者は、多くのデバイス及び／又はコンポーネントが基板及び／又はパッケージに含まれ得ると共に本発明がこのような複数のデバイスを含むことを理解するであろう。
【００５２】
本発明の開示を読むことにより、他のバリエーション及び変形例は当業者にとって明らかであろう。当該バリエーション及び変形例は、半導体デバイスの設計、製造、及び使用において既に知られている同等の特徴及び他の特徴を含んでいてもよいと共に、ここに記載されている特徴の代わりに、又はここに記載されている特徴に加えて使用されてもよい同等の特徴及び他の特徴を含んでいてもよい。請求項は、特定の特徴の組み合わせに対して本明細書において明確に記載されているが、本発明の開示の範囲は、本発明が軽減させる技術的課題と同じ技術的課題の何れか若しくは全てを軽減させるか否かにかかわらず、明示的又は暗示的にここに開示されているいかなる新規な特徴若しくはいかなる新規な特徴の組み合わせ、又はそれらのいかなる概念も含んでいることが理解されるべきである。従って、本出願人は、本出願又はそれから引き出される何れかの他の出願の係争中、新たな請求項がいかなる当該特徴及び／又は当該特徴の組み合わせに対して明確に記載されてもよいという注意をもたらすものである。
【図面の簡単な説明】
【００５３】
【図１】トレンチＦＥＴを示している。
【図２】本発明によるトランジスタの第一の実施例を示している。
【図３】本発明によるトランジスタの第二の実施例を示している。
【図４】本発明によるトランジスタの第三の実施例を示している。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
2005506715.tif 000018
2005506715.tif 000019
【国際調査報告】
2005506715.tif 000020
2005506715.tif 000021
2005506715.tif 000022