(57)【要約】集積回路のメモリセルアレイがメタルビットラインをセグメント化するように編成される。メモリセルは、フローティングゲートセル、フラッシュセル、ＥＥＰＲＯＭセル、ＥＰＲＯＭセルなどの不揮発性メモリセルであってもよい。メモリセル用ビットラインはメタルとストラップされ、このメタルビットラインはセグメント化される。個々のセグメントは、所望の電圧と選択的に接続され、メモリセルの構成（プログラミングなど）や読み出しが可能となる。プログラミング電圧は集積回路のＶＣＣよりも高い高電圧とすることができる。メタルビットラインをセグメントに分けることにより、ビットライン間のノイズが減少し、パフォーマンスと信頼性が向上し、さらに、消費電力が減少する。というのは、長いメタルビットライン（すなわち、この場合すべてのセグメントが一緒に接続され、１つのセグメントとして処理される）に比べて、寄生容量が減少するからである。
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【特許請求の範囲】
【請求項１】
集積回路において、
第１のセグメントと第２のセグメントとに分けられたメタルビットラインを有する不揮発性メモリセルアレイと、
前記第１のセグメントと前記第２のセグメントとの間で結合された第１のパスゲートと、
前記第１のセグメントと第１の電源ラインとの間で結合された第２のパスゲートと、
前記第２のセグメントと第２の電源ラインとの間で結合された第３のパスゲートと、
を有することを特徴とする集積回路。
【請求項２】
集積回路において、
第１のセグメントと第２のセグメントとに分けられたメタルビットラインを有する不揮発性メモリセルアレイと、
前記第１のセグメントと前記第２のセグメントとの間で結合された第１のパスゲートと、
前記第１のセグメントと第１の電源ラインとの間で結合された第２のパスゲートと、
を有することを特徴とする集積回路。
【請求項３】
前記メモリセルが、フローティングゲートメモリセル、フラッシュメモリセル、ＥＥＰＲＯＭメモリセルまたはＥＰＲＯＭメモリセルであることを特徴とする請求項１記載の集積回路。
【請求項４】
前記メモリセルが、多状態メモリセルであることを特徴とする請求項１記載の集積回路。
【請求項５】
個々のメモリセルが、複数の２進ビットデータを記憶することが可能であることを特徴とする請求項１記載の集積回路。
【請求項６】
前記第１、第２、第３のパスゲートが、ＮＭＯＳトランジスタであることを特徴とする請求項１記載の集積回路。
【請求項７】
前記第１と第２のパスゲートが、ＮＭＯＳ素子であることを特徴とする請求項２記載の集積回路。
【請求項８】
前記第１、第２、第３のパスゲートが、ＣＭＯＳパスゲートであることを特徴とする請求項１記載の集積回路。
【請求項９】
前記第１の電源ラインが、ＶＰＰまたはＶＳＳと選択的に結合され、ＶＰＰは前記集積回路用のＶＣＣレベルより高い電圧レベルであることを特徴とする請求項２記載の集積回路。
【請求項１０】
前記第２の電源ラインが、ＶＰＰまたはＶＳＳと選択的に結合され、ＶＰＰは前記集積回路用のＶＣＣレベルより高い電圧レベルであることを特徴とする請求項１記載の集積回路。
【請求項１１】
ＶＰＰラインと前記第１の電源ラインとの間で結合された第４のパスゲートと、
ＶＳＳラインと前記第１の電源ラインとの間で結合された第５のパスゲートと、
をさらに有することを特徴とする請求項１記載の集積回路。
【請求項１２】
ＶＰＰラインと前記第１の電源ラインとの間で結合された第３のパスゲートと、
ＶＳＳラインと前記第１の電源ラインとの間で結合された第４のパスゲートと、
をさらに有することを特徴とする請求項２記載の集積回路。
【請求項１３】
前記ＶＰＰラインが、前記集積回路用のＶＣＣ供給電圧またはそれ以上にあることを特徴とする請求項１１記載の集積回路。
【請求項１４】
第１の処理モードで、前記第１のパスゲートがオンであり、かつ、前記第２と第３のパスゲートがオフであることを特徴とする請求項１記載の集積回路。
【請求項１５】
第２の処理モードで、前記第１のパスゲートがオフであり、かつ、前記第２のパスゲートがオンであることを特徴とする集積回路。
【請求項１６】
前記第３のパスゲートが、オフであることを特徴とする請求項１５記載の集積回路。
【請求項１７】
前記第２と第３のパスゲートが、前記アレイの外側にあることを特徴とする請求項１記載の集積回路。
【請求項１８】
前記第１のパスゲートが、前記不揮発性セルアレイ内にあることを特徴とする請求項１記載の集積回路。
【請求項１９】
前記第１のパスゲートが、不揮発性セルアレイ内にあり、かつ、前記第２と第３のパスゲートが不揮発性セルアレイの外側にあることを特徴とする請求項１記載の集積回路。
【請求項２０】
双方のパスゲートが、処理モード時にオフであることを特徴とする請求項２記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性の消去可能でプログラムな可能メモリに関し、より詳細には、集積回路でメモリセルの編成やレイアウトを行う技術に関する。
【０００２】
メモリおよび記憶装置は、情報化時代において成長可能である重要な技術分野の１つである。インターネット、ワールドワイドウェブ（ＷＷＷ）、無線電話、個人用情報機器（ＰＤＡ）、デジタルカメラ、デジタルカムコーダ、デジタルミュージックプレイヤ、コンピュータ、ネットワークなどでの急激な成長に伴って、さらに優れたメモリおよび記憶装置技術に対する要望が継続的に存在する。特別なタイプのメモリとして不揮発性メモリがある。不揮発性メモリでは、パワーが切れたときでもそのメモリ状態すなわち記憶状態が保持される。いくつかのタイプの不揮発性の消去可能でプログラム可能なメモリには、フラッシュ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＭＲＡＭ、ＦＲＡＭ、強誘電体メモリおよび磁気メモリが含まれる。いくつかの不揮発性記憶装置の製品には、コンパクトフラッシュ（ＣＦ）カード、マルチメディアカード（ＭＭＣ）、フラッシュＰＣカード（ＡＴＡフラッシュカードなど）、スマートメディアカードおよびメモリスティックが含まれる。
【０００３】
広く利用されているメモリ記憶セルとして、フラッシュメモリセルやフローティングゲートメモリセルがある。上述した技術のようなメモリセル技術の他のタイプのものが存在する。単なる一例として、フラッシュメモリセルとフローティングゲートメモリセルについて説明する。本願での説明は、適正な改変例を用いてフラッシュとフローティングゲート技術以外の別のメモリ技術にも適用される。これらのメモリセルは所望の構成状態になるように構成やプログラミングが行われる。特に、フラッシュメモリセルのフローティングゲートに電荷をかけたり、このゲートから電荷を除去したりして、セルは２以上の記憶状態に変えられる。１つの状態としてプログラム状態があり、別の状態として消去状態がある。フラッシュメモリセルを用いて、少なくとも２つの２進状態（０または１）を表すことが可能である。フラッシュメモリセルは００，０１，１０，１１のような３以上の２進状態の記憶を行うことも可能である。このセルは多状態を記憶することが可能であり、多状態メモリセル、マルチレベルあるいはマルチビットメモリセルと呼ばれることもある。これにより、メモリセル数を増やすことなく高い記録密度のメモリの製造が可能となる。というのは、個々のメモリセルが単一ビットよりも多くのビットを表すことができるからである。このセルは２以上のプログラム状態を持つこともできる。例えば、２ビットを表すことが可能なメモリセルの場合、４つのプログラム状態が生じることになる。
【０００４】
不揮発性メモリの成功にもかかわらず、技術の向上の必要性は存在し続けている。これらのメモリの記録密度、速度、耐久性および信頼性の向上を図ることが望まれている。消費電力の減少と、記憶ビット当たりのコストの減少も望まれている。
【０００５】
上記から理解できるように、パフォーマンスの向上と、不揮発性メモリの消費電力の減少を求める要望がある。特に、メモリセルのビットラインをセグメント化する集積回路のメモリセル配列とレイアウトとを行うことにより、ビットライン間のノイズが減少し、パフォーマンスと信頼性が向上し、さらに、消費電力の減少が生じる。
【特許文献１】
米国特許第５，６０２，９８７号
【特許文献２】
米国特許第５，０９５，３４４号
【特許文献３】
米国特許第５，２７０，９７９号
【特許文献４】
米国特許第５，３８０，６７２号
【特許文献５】
米国特許第５，７１２，１８０号
【特許文献６】
米国特許第５，９９１，５１７号
【特許文献７】
米国特許第６，２２２，７６２号
【特許文献８】
米国特許第６，２３０，２３３号
【発明の開示】
【課題を解決するための手段】
【０００６】
本発明は、メタルビットラインがセグメントである集積回路のメモリセルのための編成を提供するものである。ある特定の実施形態では、メモリセルは、フローティングゲートセル、フラッシュセル、ＥＥＰＲＯＭセル、ＥＰＲＯＭセルなどの不揮発性メモリセルである。メモリセル用ビットラインはメタル（メタル−２など）とストラップされ、このメタルはセグメント化される。個々のセグメントは、所望の電圧と選択的に接続され、メモリセルの構成（プログラミングなど）や読み出しが可能となる。メタルビットラインをセグメントに分けることにより、ビットライン間のノイズが減少し、パフォーマンスと信頼性が向上し、さらに、消費電力の減少が生じる。というのは、長いメタルビットライン（すなわち、この場合すべてのセグメントが一緒に接続され、１つのセグメントとして処理される）と比べて、荷電または放電される寄生容量が減少するからである。これらのセグメント間には、少なくとも２つのパスゲート（例えば、３個のパスゲートなど）がある。１つのパスゲートにより、２つのセグメントの接続や切断がまとめて行われる。セグメントの各々に対して、電源ラインとセグメントとの接続や切断を行うパスゲートが設けられる。電源ラインはＶＰＰやＶＳＳ（接地）などの電圧と選択的に接続される。
【０００７】
メタルビットラインとの関連で本発明について説明したが、本発明はメタルワードラインなどの別のメタルラインにも適用可能であり、これらのラインについても同様の利点が得られる。しかし、本発明はメタルビットラインの場合に特に効果的である。というのは、ビットラインがプログラミング用としてＶＰＰ（６．５ボルトなど）まで上げられるからである。さらに、０ボルトからＶＰＰまでのスイッチングは、スイッチング中多くのノイズが発生し、動的パワーを消費するのに十分なかなりの揺れ（swing)となる。
【０００８】
一実施形態では、本発明は、不揮発性メモリセルアレイを備えた集積回路であり、このアレイには第１のセグメントと第２のセグメントに分けられたメタルビットラインが含まれる。特に、メタルビットラインは、アレイ内のメモリセル列のビットラインノードと接続またはストラップされる。第１のパスゲートは第１セグメントと第２のセグメントとの間で接続される。第２のパスゲートは第１のセグメントと電源ラインとの間で接続される。例えば、電源ラインはＶＰＰやＶＳＳであってもよい。１つの実施構成では、第１と第２のパスゲートはＮＭＯＳトランジスタである。別の実施構成では、第１と第２のパスゲートはＣＭＯＳパスゲートである。
【０００９】
処理中、電源ラインはＶＰＰやＶＳＳと選択的に接続され、その場合ＶＰＰは集積回路用としてＶＣＣレベルより高いプログラミング電圧レベルとなる。ＶＳＳは接地である。本発明では、ＶＰＰラインと第１の電源ラインとの間で接続された第３のパスゲートと、ＶＳＳラインと第１の電源ラインとの間で結合された第４のパスゲートとをさらに設けるものであってもよい。第１の処理モードでは、第１のパスゲートがオンにされ、第２のパスゲートがオフにされる。第２の処理モードでは、第１のパスゲートがオフにされ、第２のパスゲートがオンにされる。
【００１０】
さらに、メモリセルは、フラッシュメモリセル、ＥＥＰＲＯＭメモリセルまたはＥＰＲＯＭメモリセルを含むフローティングゲートメモリセルであってもよい。これらのメモリセルは多状態メモリセルであってもよい。個々のメモリセルは複数の２進ビットデータの記憶が可能である。
【００１１】
別の実施形態では、個々のセグメントは、セグメント自身のＶＳＳとＶＰＰとの専用接続を行うことができる。詳細には、第２のパスゲートは第１のセグメントと第１の電源ラインとの間で接続される。次いで、第３のパスゲートは第２のセグメントと第２の電源ラインとの間で接続される。例えば、第１の電源ラインはＶＰＰであってもよく、第２の電源ラインはＶＳＳであってもよく、あるいはその逆もまた同様である。１つの実施構成では、第１、第２、第３のパスゲートはＮＭＯＳトランジスタである。別の実施構成では、第１、第２、第３のパスゲートはＣＭＯＳパスゲートである。
【００１２】
処理中、第１の電源ラインはＶＰＰやＶＳＳと選択的に接続され、その場合ＶＰＰは集積回路用としてＶＣＣレベルより高いプログラミング電圧レベルとなる。第２の電源ラインはＶＰＰやＶＳＳと選択的に接続され、その場合ＶＰＰは集積回路用としてＶＣＣレベルより高い電圧レベルとなる。ＶＳＳは接地である。本発明は、ＶＰＰラインと第１の電源ラインとの間で接続された第４のパスゲートと、ＶＳＳラインと第１の電源ラインとの間で結合された第５のパスゲートとをさらに設けるものであってもよい。
【００１３】
第１の処理モードでは、第１のパスゲートがオンにされ、第２と第３のパスゲートがオフにされる。第２の処理モードでは、第１のパスゲートがオフにされ、第２のパスゲートがオンにされる。さらに、第２の処理モードでは、第３のパスゲートがオフにされる。
【００１４】
以下の詳細な説明と添付図面について考察するとき、本発明のその他の目的、特徴および利点は明らかとなる。添付図面において、同じ参照符号は図を通じてずっと同じ特徴を表すものとする。
【発明を実施するための最良の形態】
【００１５】
図１は、一般に、コンピュータシステムのような本発明の様々な態様の一体化が可能な電子システムを示す。電子システムのいくつかの例として、コンピュータ、ラップトップコンピュータ、ハンドヘルドコンピュータ、パームトップコンピュータ、個人用情報機器（ＰＤＡ）、ＭＰ３並びにその他のオーディオプレイヤ、デジタルカメラ、ビデオカメラ、電子ゲーム機、無線および有線電話装置、応答機械、レコーダ、ネットワークルータがある。この電子システムアーキテクチャには、ランダムアクセス、メインシステムメモリ２５およびキーボード、モニタ、モデムなどのような少なくとも１以上の入出力用装置２７と共に、システムバス２３と接続されたプロセッサやマイクロプロセッサ２１が含まれる。代表的なコンピュータシステムバス２３と接続された別のメインコンピュータシステムの構成要素として、ある量の長期間不揮発性メモリ２９がある。ＤＲＡＭ（ダイナミックＲＡＭ）やＳＲＡＭ（スタティックＲＡＭ）のような揮発性メモリとは対照的に、不揮発性メモリでは、デバイスからパワーが切れた後でも、その記憶状態は保持される。代表的には、このようなメモリとして、メガバイト、ギガバイト、テラバイトのデータ記憶容量を持つ、磁気や光技術を利用したディスクドライブがある。このデータは、本処理で使用するシステムの揮発性メモリ２５の中へ検索され、簡単に補足したり、変えたり、変更したりすることができる。
【００１６】
本発明の１つの態様として、ディスクドライブの代りにある特定のタイプの半導体メモリシステムを代用し、しかも、非揮発性、消去の容易性、メモリへのデータの書き換え、アクセススピード、低価格性および信頼性を犠牲にする必要のない態様がある。この態様は、電気的に消去可能でプログラム可能なリードオンリメモリ（ＥＥＰＲＯＭなど）集積回路チップアレイを用いることにより達成される。このタイプのメモリには、必要な動作電力が少なくてすむという追加の利点と、ハードディスクドライブの磁気媒体メモリよりも重量が軽いため、特に、電池式ポータブルコンピュータに適しているという利点とがある。このような不揮発性半導体メモリには、フラッシュディスクドライブ、ＣｏｍｐａｃｔＦｌａｓｈ（商標）カード、スマートメディア（商標）カード、個人用タグ（Ｐ-Ｔａｇ）、マルチメディアカード、セキュアデジタル（ＳＤ）カードおよびメモリスティック（登録商標）が含まれる。
【００１７】
バルク記憶メモリ２９が、コンピュータシステムバス２３と接続されたメモリコントローラ３１と、フラッシュまたはＥＥＰＲＯＭ集積回路チップのアレイ３３から構成される。データと命令が、主としてデータライン３５を介して、コントローラ３１からフラッシュまたはＥＥＰＲＯＭアレイ３３へ伝達される。同様に、データ信号と状態信号が、データライン３７を介してフラッシュまたはＥＥＰＲＯＭ３３からコントローラ３１へ伝達される。データライン３５と３７は実施構成に応じて直列または並列のいずれのラインであってもよい。コントローラ３１とＥＥＰＲＯＭアレイ３３との間の別の制御回路と状態回路が図１に示されている。さらに、コントローラとメモリとを別々の集積回路に設けてもよく、あるいは、メモリ集積回路の中にコントローラを組み込んでもよい。このメモリは別々の集積回路に常駐するようにしてもよい。例えば、マルチメモリ集積回路を組み合せて所望のメモリサイズを得るようにすることが可能である。
【００１８】
フラッシュＥＥＰＲＯＭシステムと不揮発性セルについてのさらなる解説は、米国特許第５，６０２，９８７号（特許文献１）、米国特許第５，０９５，３４４号（特許文献２）、米国特許第５，２７０，９７９号（特許文献３）、米国特許第５，３８０，６７２号（特許文献４）、米国特許第５，７１２，１８０号（特許文献５）、米国特許第５，９９１，５１７号（特許文献６）、米国特許第６，２２２，７６２号（特許文献７）、および、米国特許第６，２３０，２３３号（特許文献８）に記載されている。これらの特許は、その全体が本願において参照により援用されている。
【００１９】
図２は、メモリ集積回路（すなわち、チップ）のメモリセルアレイ１０３を示す。一実施形態では、このアレイは図１のフラッシュメモリ３３の一部である。単一のチップ上にマルチメモリセルアレイを設けてもよい。この集積回路はフラッシュチップのようなメモリであってもよいし、あるいは、オンチップメモリを備えたＡＳＩＣやマイクロプロセッサのような埋込み形メモリ部を備えた別のタイプの集積回路であってもよい。これらのメモリセルには２進情報が記憶される。ある特定の実施形態では、これらのメモリセルは不揮発性メモリセルである。いくつかの不揮発性メモリセルの例として、フローティングゲートセル（フラッシュセル、ＥＥＰＲＯＭセルまたはＥＰＲＯＭセル）、相変化形セル、強誘電体セル（ＦＲＡＭ）、磁気セル（ＭＲＡＭ）、その他がある。これらのメモリセルは行と列とからなるアレイの形で配列される。任意の数の行と列とを設けることが可能である。メモリセルはアレイの行を用いてアクセスされる。
【００２０】
メモリセル行１０８は、メモリセルのワードラインや行ラインと接続される。メモリセル１１２の列は、メモリセルのビットラインすなわち列ラインと接続される。上記メモリセルを作動するために、ワードラインとビットラインとが適切な電圧と接続され、単複のメモリセルに対する所望の作動の実行が図られる。例えば、消去やプログラミングのようなメモリセル構成のために、ワードラインとビットラインは適切な電圧と接続され、所望状態のメモリセルの構成が図られる。これらの電圧は一般に高電圧であり、チップのＶＣＣ（またはＶＤＤ）レベルよりも高いレベルの電圧である。プログラミング用の高電圧レベルをＶＰＰ電圧と呼ぶこともある。例えば、電圧ポンプ１１７を集積回路のビットラインと接続してもよい。また、いくつかの処理を行うために、ビットラインを接地やＶＳＳと接続する必要がある場合もある。
【００２１】
図２も領域１３３を示す図である。領域１３３はメモリセルのアレイ１０３の外側にあるが、まだ同じ集積回路内に含まれている領域である。例えば、メモリアレイの外側には、電圧ポンプ１１７と、メモリ集積回路の作動時に使用されるその他の回路構成がある。領域１３３内のこのような回路構成の例として、電荷ポンプ、センスアンプ、プログラミング回路構成、消去回路構成、デコーダ、パッド、入力バッファ、出力バッファ、論理回路、基準電圧発生装置、その他がある。
【００２２】
ある特定の実施形態では、メモリセルは、セル毎にマルチビットデータを記憶することが可能な多状態セルである。多状態メモリセルは、３ビットデータ、４ビットデータおよびさらに多くのビットデータのような２以上のビットデータを記憶することができる。セル毎にマルチビットデータを記憶することが可能なセルをマルチビットセルまたはマルチレベルセルと呼ぶこともある。多状態メモリセルのいくつかの具体的な実施構成の詳細については、米国特許第５，９９１，５１７号（特許文献６）に解説がある。この特許は、その全体が本願において参照により援用されている。本発明の原理はこれらのタイプの多状態メモリセルにも適用される。
【００２３】
図３は、メモリセルの１本のビットライン２０４のさらに詳細な結線図を示す。１本のビットラインに複数のメモリセル２０８が設けられている。個々のメモリセルは、選択トランジスタ２１１と不揮発性メモリセルトランジスタ２１５とを有する。選択トランジスタを読み出しトランジスタと呼ぶこともある。ビットラインの個々の選択トランジスタ用ゲート電極は異なるワードラインと接続される。このため、ビットライン２０４の場合、選択トランジスタはビットラインＷＬ１〜ＷＬｘと接続される。但し、ｘは整数である。一実施形態では、トランジスタ２１５は、上述したようにフラッシュセルのようなフローティングゲートトランジスタであってもよい。フローティングトランジスタのゲートは制御ゲート電極または消去ゲート電極と呼ばれることもあり、これらは一緒に接続される。本願において図３並びに別図に示すメモリセルは単に一例として示すものにすぎず、本発明は別のタイプのメモリセルに対しても適用される。例えば、メモリセルはＭＲＡＭ、ＦＲＡＭあるいは相変化形デバイスであってもよい。さらに、本発明はＤＲＡＭおよびＳＲＡＭセルのような揮発性メモリセルなどに適用することも可能である。
【００２４】
ビットラインは、一般に拡散部を用いて接続される。選択トランジスタがＮＭＯＳやｎチャネルトランジスタである場合、拡散部はｎ＋拡散部である。抵抗を最小にするため、このビットラインは、拡散部よりも抵抗が少ない上位層メタルまたは別の導体とストラップ（接続）される。本願で説明したある特定の実施形態では、第２層メタル（メタル−２）でビットラインがストラップされる。しかし、所定の集積回路処理を行うために、一般に多くの異なるメタル層が設けられ、所定の処理に２以上のメタル層を用いることができることは理解される。本発明は、延伸され、メタル層やメタル−２以外の別の導電層と接続されたビットラインにも同様に適用される。例えば、本発明のビットラインは、メタル−１，メタル−２，メタル−３，メタル−４，メタル−５，メタル−６などのような任意のメタル層や導電層で延伸することも可能である。
【００２５】
ある特定の実施形態では、ビットラインは、メタル−１（第２層メタルの下方の第１層メタル）ジャンパを用いてメタル−２（第２層メタル）とストラップされる。このアプローチでは、図２と図３のビットラインは、メタル−２の形で延伸し、ワードラインはメタル−１の形で延伸する。一般に、ワードラインとビットラインは同一のメタル層内では延伸しない。というのは、そうなった場合、メタルワードラインとビットラインとが互いに短絡することを意味するからである。代替の実施形態では、ビットラインとワードラインとは、メタル−１とメタル−２の形でそれぞれ延伸する。
【００２６】
ビットライン（アレイライン）の各々は、接地への寄生容量（図２の寄生容量１２２など）を持っている。図３は、図を簡略化するために、接地への寄生容量を示すものではなく、この寄生容量は図２に示されている。さらに、接地への寄生容量だけでなく、ビットライン自体の間にも寄生容量が存在する（寄生容量１２５と１２８など）。これらの寄生容量は分散された（ビットライン上に分散された）静電容量である。
【００２７】
ＤＣ成分ではないものの、特に、大容量並列（読み出しまたは）プログラミングを行うために、速度（パフォーマンス）が重要なファクタとなる場合、ビットラインの荷電と放電は大電流になる。一例として、ビットライン寄生容量は約１ピコファラド〜３ピコファラドであるとはいえ、約０．５マイクロセカンドで約６．５ボルトのＶＰＰレベルでプログラミング中の２０００ビットラインの荷電は約２５ミリアンペア〜８０ミリアンペアのＶＰＰ電流に変わる。これは、約１００ミリアンペア〜約２５０ミリアンペアのＩＤＤ合計電流に変わることもあり得る。これは動的消費電力としてはかなりの量である。この電流は、同時処理が可能なセル数に対する深刻な制限となる可能性があり、そのことによりパフォーマンスに対する深刻な制限となる可能性がある。
【００２８】
図４は、アレイメモリセルの別の編成を示す。メタル（メタル−２など）ビットラインは３０４と３０８のような複数のセグメントに分けられる。１つの具体例では、メモリセルアレイは８つの部分に分けられ、７本のメタルビットライン部分が設けられる。アレイの端部に、ビットラインと接続される回路構成３１１がある。これらの回路構成は、パスゲート３１５を用いてビットラインと接続されたり、切断されたりする。
【００２９】
メタルビットラインセグメント間に回路３２２が設けられる。一実施形態では、この回路構成は１つおきのメタルビットラインセグメント間に設けられる。１本のビットライン用回路構成には３個のトランジスタが設けられる。セグメント３０４と３０８とを一緒に接続することができるパストランジスタまたはパスゲート３２８が設けられる。セグメント３０４をライン３３７と接続したり、切断したりすることができるパストランジスタ３３３が設けられる。セグメント３０８をライン３４７と接続したり、切断したりすることができるパストランジスタ３４３が設けられる。図に示すパストランジスタはＮＭＯＳトランジスタである。しかし、使用可能なパストランジスタの多くの実施構成があり、またこれらのパストランジスタの組み合わせがある。例えば、パストランジスタは、ＮＭＯＳとＰＭＯＳトランジスタが並列に接続されたＣＭＯＳパスゲートであってもよい。
【００３０】
（ＶＣＣと接続された場合などのように）パストランジスタのゲートがハイレベルにセットされると、パストランジスタは、非常に低い抵抗パスによってそのソースノードとドレインノードとを接続する。これは、パスゲートのターンオンまたはＯＮパスゲートと呼ぶことができる。例えば、トランジスタ３２８のゲートがＶＤＤと接続されると、セグメント３０４と３０８とが有効に一緒に接続される。同様に、トランジスタ３３３のゲートがＶＤＤと接続されると、セグメント３０４はライン３３７と有効に接続される。また、トランジスタ３４３のゲートがＶＤＤと接続されると、セグメント３０８がライン３４７と有効に接続される。パスゲートは、接地に接続されると、ソースノードとドレインノードとを切断する。これは、パスゲートのターンオフまたはＯＦＦパスゲートと呼ぶことができる。
【００３１】
利用できる別のアプローチとして、高電圧パスゲートの利用があり、その場合ＶＣＣよりも高い電圧がパスゲートのゲートと接続される。これによって、ソースとドレイン間の抵抗やインピーダンスが低くなる。
【００３２】
図５は、メタルセグメント３０４と３０８のさらに詳細な結線図とセグメント間の回路構成とを示す。この図では、トランジスタ３２８のゲートや制御電極はＶＰＧノードと呼ばれている。ワードラインＷＬ１〜ＷＬｎのメモリセル用ビットラインはメタルセグメント３０４と接続される。ワードラインＷＬｎ＋１〜ＷＬｍのメモリセル用ビットラインはメタルセグメント３０８と接続される。メモリセルを均等に分ける場合、ｍは２＊ｎに等しくなる。というのは、個々のセグメント用として等しい数のメモリセルが設けられるからである。メタルビットラインのセグメント化には３個のパストランジスタが含まれる。１個のパストランジスタはデータノードとの（直列）接続装置または切断装置として機能し、その他のパストランジスタは接地や電源、ＶＰＰや停止電圧（ＶＳＳなど）のいずれかへのローカルなパスとして機能する。この組み合わせはＹ選択としても機能する。セグメント化されたメモリアレイ構成の処理のいくつかのモードが次の表Ａに要約されている。
【表Ａ】
2005505088.tif 000003
【００３３】
メモリセルアレイ部分の全体がモードＡにあるとき、アレイの個々のセグメントは一緒に接続される。この時、アレイは図２に示すアレイと同様の作動が可能となる。モードＢでは、セグメント３０４はライン３３３と接続される。所望の処理に応じて、パスゲート４０５を介してこのセグメントをＶＰＰと接続したり、パスゲート４０７を介して上記セグメントをＶＳＳと接続したりすることも可能である。モードＣでは、セグメント３０８がライン３４７と接続される。所望の処理に応じて、パスゲート４１５を介してこのセグメントをＶＰＰと接続したり、パスゲート４１７を介して上記セグメントをＶＳＳと接続したりすることも可能である。一実施形態では、（図２の領域１３３の場合のように）パスゲート４０５，４０７，４１５，４１７はメモリセルアレイと出力部の外側に形成され、ライン３３４と３４７がアレイ内へ送り込まれる。この構成によりメモリセルの最大のパッキングが可能となる。代替の実施形態では、パスゲート４０５，４０７，４１５，４１７はメモリセルアレイ内に埋設される。
【００３４】
メタルビットラインを複数のセグメントに分け、これらのセグメントを都合よく接続したり、絶縁したりすることにより、プログラミング中や読み出し中の高いＡＣ電流が適宜減少する。この減少は、（図２に示すように）メタルセグメントの長さの方がメタルセグメント全体よりもずっと短いことに起因して生じる。セグメントが短い場合、寄生容量は少なくなり、したがって、同時読み出しやプログラミング時にパフォーマンスが向上し、動的消費電力が減少する。
【００３５】
図６は、アレイメモリセルの別の編成を示す。この編成は図４の編成と類似しているが、メモリセグメント間の回路構成は別様に割り当てられる。しかし、回路構成の作動は類似したものとなる。メタル（メタル−２など）ビットラインは３０４と３０８のような複数のセグメントに分けられる。１つの具体例では、メモリセルアレイは８つの部分に分けられ、７本のメタルビットライン部分が設けられる。アレイの端部に、ビットラインと接続された回路３１１が設けられる。これらの回路構成は、パスゲート３１５を用いてビットラインと接続されたり、切断されたりする。
【００３６】
個々のメタルビットラインセグメント間に回路構成３２１が設けられる。回路構成３２３は、セグメント間の隣接する位置で回路構成３２１に類似した回路構成である。回路構成部３２１では、１ビットライン用回路構成に２つのトランジスタが設けられる。セグメント３０４と３０８を一緒に接続することができるパストランジスタすなわちパスゲート３２８が設けられる。セグメント３０４をライン３３７と接続したり、切断したりすることができるパストランジスタ３３３が設けられる。回路構成部３２３には、セグメント３０８をライン３４７と接続したり、切断したりすることができるパストランジスタ３４３が設けられる。図に示すパストランジスタはＮＭＯＳトランジスタである。しかし、使用可能なパストランジスタの多くの実施構成があり、またこれらパストランジスタの組み合わせがある。例えば、パストランジスタは、ＮＭＯＳとＰＭＯＳトランジスタが並列に接続されたＣＭＯＳパスゲートであってもよい。
【００３７】
（ＶＣＣと接続された場合などのように）パストランジスタのゲートがハイレベルにセットされると、パストランジスタは、非常に低い抵抗パスによってそのソースノードとドレインノードとを接続する。これは、パスゲートのターンオンまたはＯＮパスゲートと呼ぶことができる。例えば、トランジスタ３２８のゲートがＶＤＤと接続されると、セグメント３０４と３０８とが有効に一緒に接続される。同様に、トランジスタ３３３のゲートがＶＤＤと接続されると、セグメント３０４はライン３３７と有効に接続される。また、トランジスタ３４３のゲートがＶＤＤと接続されると、セグメント３０８がライン３４７と有効に接続される。パスゲートは、接地に接続されると、ソースノードとドレインノードとを切断する。これは、パスゲートのターンオフまたはＯＦＦパスゲートと呼ぶことができる。
【００３８】
利用できる別のアプローチとして、高電圧パスゲートの利用があり、その場合ＶＣＣよりも高い電圧がパスゲートのゲートと接続される。これによって、ソースとドレイン間の抵抗やインピーダンスが低くなる。
【００３９】
図７は、図６のメタルセグメント３０４と３０８のさらに詳細な結線図とセグメント間の回路構成とを示す。この図では、トランジスタ３２８のゲートや制御電極はＶＰＧノードと呼ばれている。ワードラインＷＬ１〜ＷＬｎのメモリセル用ビットラインはメタルセグメント３０４と接続される。ワードラインＷＬｎ＋１〜ＷＬｍのメモリセル用ビットラインはメタルセグメント３０８と接続される。メモリセルを均等に分ける場合、ｍは２＊ｎに等しくなる。というのは、個々のセグメント用として等しい数のメモリセルが設けられるからである。メタルビットラインのセグメント化には２個のパストランジスタが含まれる。一個のパストランジスタはデータノードとの（直列）接続装置または切断装置として機能し、もう一個のパストランジスタは接地や電源、停止電圧（ＶＳＳなど）やＶＰＰのいずれかへのローカルなパスとして機能する。この組み合わせはＹ選択としても機能する。セグメント化されたメモリアレイ構成の処理のいくつかのモードが次の表Ｂに要約されている。
【表Ｂ】
2005505088.tif 000004
【００４０】
メモリセルアレイ部分の全体がモードＡにあるとき、アレイの個々のセグメントは一緒に接続される。この時、アレイは図２に示すアレイと同様の作動が可能となる。モードＢでは、セグメント３０４はライン３３３と接続される。所望の処理に応じて、パスゲート４０５を介してこのセグメントをＶＰＰと接続したり、パスゲート４０７を介して上記セグメントをＶＳＳと接続したりすることも可能である。モードＣでは、１以上のセグメントが、隣接するセグメントやＶＳＳやＶＰＰやこれらの組み合わせのいずれからも完全に切断される。ゲート３４３と３２８がオフのとき、セグメント３０８はフロートしている。これによって、アレイの残りから静電容量とセグメント３０８の寄生容量とが除去され、アレイの別のセグメントでの作動時にパフォーマンスの向上が図られる。一実施形態では、（図２の領域１３３の場合のように）パスゲート４０５，４０７，４１５，４１７はメモリセルアレイと出力部の外側に形成され、ライン３３４と３４７がアレイ内へ送り込まれる。この構成によりメモリセルの最大のパッキングが可能となる。代替の実施形態では、パスゲート４０５，４０７，４１５，４１７はメモリセルアレイ内に埋設される。
【００４１】
メタルビットラインを複数のセグメントに分け、これらのセグメントを都合よく接続したり、絶縁したりすることにより、プログラミング中や読み出し中の高いＡＣ電流が適宜減少する。この減少は、（図２に示すように）メタルセグメントの長さの方がメタルセグメント全体よりもずっと短いことに起因して生じる。セグメントが短い場合、寄生容量は少なくなり、したがって、同時読み出しやプログラミング時にパフォーマンスが向上し、動的消費電力が減少する。
【００４２】
以上、例示と説明を目的として本発明について説明した。上記記載は、本発明が網羅的なものであることや、記載した正確な形態に対して本発明を限定することを意図するものではなく、上記の教示に照らして多くの改変と変形を行うことが可能である。上記実施形態は、本発明の原理とその実際的適用を最もよく説明するために選択し、記載したものである。上記説明によって、他の当業者が、種々の実施形態で、また、特定の用途に適するような様々な改変例を用いて本発明を最もよく利用し、実施することが可能となる。本発明の範囲は請求の範囲により定義される。
【図面の簡単な説明】
【００４３】
【図１】本発明の様々な態様を一体化できる電子システムを一般的に示す。
【図２】ワードラインとビットラインを備えたメモリセルアレイを示す。
【図３】単一のビットラインと接続されたいくつかの不揮発性メモリセルのさらに詳細な結線図を示す。
【図４】ビットラインと接続されたメタル層がセグメント化されたメモリセルアレイを示す。
【図５】１つのセグメント化されたメタルビットラインとメモリセルのさらに詳細な結線図を示す。
【図６】ビットラインと接続されたメタル層がセグメント化されたメモリセルアレイの別の実施形態を示す。
【図７】１つのセグメント化されたメタルビットラインと図６のメモリセルのさらに詳細な結線図を示す。
【図１】
2005505088.tif 000005
【図２】
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【図４】
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【図６】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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