(57)【要約】例えばＦＰＧＡ（Field Programmable Gate Array）または他の種類のＣＰＬＤ（Complex Programmable Logic Device）などの、再構成可能な電子装置（１００）は、再構成可能な電子装置（１００）のデュアルポートメモリモードにおいて相互接続される第１データ記憶デバイス（１２０）と第２データ記憶デバイス（２２０）とを有する。このモードでは、第１データ記憶デバイス（１２０）は、リードとライトの両方のモードにおいて第１デコーダ（１４０）によってアクセス可能であり、第２データ記憶デバイス（２２０）は、リードモードにおいて第２デコーダ（１４０）によってアクセス可能であり、したがって、効率的なデュアルポートメモリの実施が提供される。好適な実施形態においては、第１データ記憶デバイス（１２０）は、構成信号入力（１７０）を介して供給される構成信号に応答する構成可能なデータコピー回路（１６０）を介して、第２データ記憶デバイス（２２０）に結合される。したがって、再構成可能な電子装置（１００）のための、面積に関して非常に効率的なデュアルポートメモリの実施が可能となる。
2005537556.tif 000002
【特許請求の範囲】
【請求項１】
制御信号に応答する第１データ記憶デバイスと、
前記第１データ記憶デバイスに結合され、前記第１データ記憶デバイスからデータコピーを受け取る、さらなる制御信号に応答する第２データ記憶デバイスと、
前記第１データ記憶デバイスに結合され、前記第１データ記憶デバイスのリードアクセスを可能にする第１アドレスデコーダと、
前記第２データ記憶デバイスに結合され、前記第２データ記憶デバイスのリードアクセスを可能にする第２アドレスデコーダと、
を備えた再構成可能な電子装置であって、
前記第１アドレスデコーダは、前記第１データ記憶デバイスのライトアクセスを可能にするように配置されている、ことを特徴とする電子装置。
【請求項２】
前記第１データ記憶デバイスのリードアクセスは、前記制御信号の第１フェーズの間にイネーブルされ、前記第１データ記憶デバイスのライトアクセスは、前記制御信号の第２フェーズの間にイネーブルされ、
前記第２データ記憶デバイスのリードアクセスは、前記さらなる制御信号の第１フェーズの間にイネーブルされ、前記第１データ記憶デバイスから前記第２データ記憶デバイスへのデータコピー動作は、前記さらなる制御信号の第２フェーズの間にイネーブルされ、
前記制御信号の第１フェーズは、前記制御信号の第２フェーズの前に発生する、ことを特徴とする請求項１に記載の再構成可能な電子装置。
【請求項３】
前記第２データ記憶デバイスは、前記第１データ記憶デバイスの第１複数のデータ記憶素子に、構成可能なデータコピー回路を介して結合された、第２複数のデータ記憶素子を有することを特徴とする請求項１に記載の再構成可能な電子装置。
【請求項４】
前記データコピー回路は、前記第１データ記憶デバイスからのデータ記憶素子を、前記第２データ記憶デバイスからのさらなるデータ記憶素子に結合させるデータコピーセルを備え、前記データコピーセルは、ドライバ回路に結合されたイネーブルスイッチを備える、ことを特徴とする請求項３に記載の再構成可能な電子装置。
【請求項５】
前記第１データ記憶デバイスおよび前記第２データ記憶デバイスは、ルックアップテーブルであることを特徴とする請求項１または請求項２に記載の再構成可能な電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御信号に応答する第１データ記憶デバイスと第１データ記憶デバイスに結合され第１データ記憶デバイスからデータコピーを受け取る第２データ記憶デバイスと、第１データ記憶デバイスに結合され、第１データ記憶デバイスのリードアクセスを可能にする第１アドレスデコーダと、第２データ記憶デバイスに結合され、第２データ記憶デバイスのリードアクセスを可能にする第２アドレスデコーダと、を備える再構成可能な電子装置に関する。
【背景技術】
【０００２】
今日では、電子装置は、指定された機能を実行するために、大量のデータを必要とする。電子装置にデータを提供するために、電子装置には、データ記憶デバイスすなわち不揮発性または揮発性のメモリが備えられている。このようなデータ記憶デバイスは、データの記憶と供給、すなわち書込みと読込みの両方に用いることができる。しかしながら、いくつかの適用分野では、電子装置の機能的な要件は、データ記憶の使用を、これら２つの機能のうちの１つに偏らせる。例として、再構成可能なロジックデバイス（ＲＬＤ：Reconfigurable Logic Device）は、例えばルックアップテーブル（ＬＵＴ：Look-up Table）などのデータ記憶デバイスから、例えばＲＬＤが２つのオペランドを同時に要求するアプリケーションを実施する場合において、しばしば、ライトアクセスよりも多くのリードアクセスを要求する。このような要求に応えるために、第１および第２データ記憶デバイスのデュアルポートメモリの実施を選択することができる。このモードでは、例えば単一のクロックサイクルなどの指定された期間内で、各データ記憶デバイスから１度ずつ、２度のリードアクセスが可能である。このような期間では、両方のデータ記憶デバイスが同一のデータを記憶するように配置された状態で、１度のライトアクセスが可能である。このようにして、２つのデータ記憶デバイス間のデータ統合性が維持される。
【０００３】
ザイリンクス（Xilinx）社によるＲＬＤであるＶｉｒｔｅｘ−ＩＩファミリのＲＬＤは、デュアルポートメモリ機能の実施をサポートしている。第１ＬＵＴが、ライトデコーダとリードデコーダとを有するのに対して、第２ＬＵＴは、さらなるライトデコーダとさらなるリードデコーダとを有する。両方のＬＵＴのデータ入力は、デュアルポートメモリモードで相互接続され、上述した要求されるデータ統合性を確保する。単一のクロックサイクルの間に、ＬＵＴのリードおよびライトデコーダ両方がアクセスされ、単一のクロックサイクルの間での読込みと書込みの両方を可能にする。
【０００４】
このようなアーキテクチャの不利な点は、かなりの量のハードウェアを実施する必要があることである。例えば、単一のデュアルポートメモリの実施に、４つの専用デコーダが必要である。これは、ＲＬＤのシリコン面積を増加させる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、特に、デュアルポートメモリのより効率的な実施を可能にする冒頭の段落に述べた再構成可能な電子装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明は、独立請求項によって記述される。従属請求項は、有利な実施形態を記述している。
【０００７】
本発明は、例えばクロック信号などの単一の制御信号により制御可能な、単一の期間におけるリードおよびライトアクセスの実現に基づいている。したがって、関連するデータ記憶デバイスを、同一のデコーダによるリードおよびライトサイクルの両方の間にアクセス可能にすることにより、ライト動作の前のリードを、１つの同一デコーダを介して実行することができる。これは例えば、ＲＬＤのデータ記憶アーキテクチャを、スタティックランダムアクセスメモリ（ＳＲＡＭ）として実施することにより行われる。これには、必要なハードウェアの量の顕著な減少を達成することができるという利点がある。本発明は、特に、一般的に読込みと書込みに個別のデコーダを使用する単一出力のＬＵＴを有するＲＬＤに対して有利である。それは、このようなデバイスが、一般的に組合せモードすなわちロジック機能発生器での使用に最適化されているためである。したがって、このようなデバイスでは、クロック信号が存在する必要はなく、ＲＬＤのメモリモードにおいて所望のデータ通信動作を実施するために、個別のデコーダが必要とされる。
【０００８】
ここで、米国特許第６１１８２９８号により、図８および添付された特許の詳細な説明において、ＬＵＴ用に単一のデコーダを有するＲＬＤが開示されていることを強調する。しかしながら、このアーキテクチャは、リード目的のみでデコーダが使用されるデュアルポートメモリの実施よりもむしろ、ＲＬＤのシフトレジスタの実施に用いられることを強調する。実際に、米国特許第６１１８２９８号の図１２は、個別のリードおよびライトデコーダが単一のＬＵＴ用に使用されるＲＬＤのメモリ実施を示している。したがって、米国特許第６１１８２９８は、ＲＬＤのメモリモードにおける単一のデコーダの使用は教示していない。
【０００９】
さらに、ＶＬＳＩシステムに関するＩＥＥＥ会報、ｖｏｌ．９、ｐ．５０４−５２３において、キム（Ｋｉｍ）らにより、グローバルアドレスデコーダに加えて、各々がキャッシュメモリを実施するためのローカルデコーダを持つ多数のＬＵＴを有する、マルチ出力ＬＵＴアーキテクチャが開示されていることを強調する。しかしながら、この記事および米国特許第６１１８２９８号は、両方とも、単一デコーダを有するＬＵＴをどのように使用してデュアルポートメモリを効率的に実施できるかを示していない。したがって、本発明は、両方の文献において不明確な利点を組み入れる。
【００１０】
第１データ記憶デバイスのリードアクセスが、制御信号の第１フェーズの間にイネーブルされ、第１データ記憶デバイスのライトアクセスが、制御信号の第２フェーズの間にイネーブルされ、第２データ記憶デバイスのリードアクセスが、さらなる制御信号の第１フェーズの間にイネーブルされ、第１データ記憶デバイスから第２データ記憶デバイスへのデータコピー動作が、さらなる制御信号の第２フェーズの間にイネーブルされ、制御信号の第１フェーズが、制御信号の第２フェーズの前に発生するようにした場合、これは利点となる。
【００１１】
例えばクロック信号などの２相の制御信号に基づいた、ライトアクセス前のリードのメカニズムの実施は、所望の機能の直接的な実施を可能にする。例えば、アドレスデコーダの制御下にある既存の選択スイッチに加えて、制御信号の制御下にあるライトイネーブルスイッチを、データ記憶デバイスのデータ記憶素子へのデータパスに加えることができる。こうして、ライトアクセスは、ライトイネーブルスイッチと選択スイッチの両方が導電状態にスイッチされた場合にのみ可能となる。
【００１２】
好適な実施形態においては、第２データ記憶デバイスは、第１データ記憶デバイスの第１複数のデータ記憶素子に、構成可能なデータコピー回路を介して結合された、第２複数のデータ記憶素子を有する。
【００１３】
第１データ記憶デバイスからのデータ記憶素子と第２データ記憶デバイスからのデータ記憶素子の間で、ドライバに直列結合された構成信号に応答するイネーブルスイッチとしての実施が可能な、このようなデータコピー回路は、デュアルポートメモリ実施に関連するデータ記憶デバイスのデータ記憶素子間のシンプルで構成可能な結合を提供する。
【００１４】
本発明に係る電子装置およびその部品を、非限定の例によって、添付の図面を参照してより詳細に説明する。
【発明を実施するための最良の形態】
【００１５】
図１において、例えばＦＰＧＡ（Field Programmable Gate Array）または他の種類のＣＰＬＤ（Complex Programmable Logic Device）などの、再構成可能な電子装置１００は、構成信号入力１７０を介して供給される構成信号に応答する構成可能なデータコピー回路１６０を介して第２データ記憶デバイス２２０に結合された、第１データ記憶デバイス１２０を有する。第１データ記憶デバイス１２０は、データ入力１２６と、データ出力１２８とを有し、入力１２４を介して供給される制御信号に応答する。第２データ記憶デバイス２２０は、さらなるデータ入力２２６と、さらなるデータ出力２２８とを有し、さらなる入力２２４を介して供給されるさらなる制御信号に応答する。制御信号およびさらなる制御信号は、再構成可能な電子装置１００のデュアルポートメモリ実施の間に同期化される異なる信号であってもよく、あるいは同一の信号であってもよい。再構成可能な電子装置１００は、第１データ記憶デバイス１２０に結合された第１アドレスデコーダ１４０をさらに含み、これにより、入力１２４を介して供給される制御信号の制御下で、第１データ記憶デバイス１２０のリードアクセスおよびライトアクセスを可能にする。電子装置１００は、また、第２データ記憶デバイス２２０に結合された第２アドレスデコーダ２４０を含み、これにより、入力２２４を介して供給される制御信号の制御下で、少なくとも電子装置１００のデュアルポートメモリ実施の間、第２データ記憶デバイス２２０のリードアクセスを可能にする。第１データ記憶デバイス１２０の各データ記憶素子１２２は、第１アドレスデコーダ１４０からの選択ライン１４２に結合され、一方で、第２データ記憶デバイス２２０の各さらなるデータ記憶素子２２２は、第２アドレスデコーダ２４０からの選択ライン２４２に結合される。各データ記憶素子１２２と各さらなるデータ記憶素子２２２は、導体１６４と、構成可能なデータコピー回路１６０からのデータコピーセル１６２と、さらなる導体１６６とを介して互いに結合される。
【００１６】
好ましくは、再構成可能な電子装置１００のデュアルポートメモリモードにおいて、制御信号および任意としてさらなる制御信号は、例えばクロック信号などの２相信号である。データ記憶素子１２２およびさらなるデータ記憶素子２２２は、データ記憶素子１２２の上書きをディセーブルすることによって、制御信号の第１フェーズの間に、第１データ記憶デバイス１２０のリードアクセスがイネーブルされ、かつ保護されるように構成される。同時に、第２データ記憶デバイス２２０のリードアクセスは、さらなるデータ記憶素子２２２の上書きをディセーブルすることによって、さらなる制御信号の第１フェーズの間にイネーブルされ、かつ保護される。当業者は、データ記憶素子１２２およびさらなるデータ記憶素子２２２からのリード動作が、第１アドレスデコーダ１４０および第２アドレスデコーダ２４０に適切なアドレスを供給することによってイネーブルされることを理解するであろう。再度、制御信号およびさらなる制御信号は、１つの同一信号、すなわち単一のクロック信号とすることができることを強調する。しかし、これは必須ではなく、他の種類の制御信号を用いて、制御信号およびさらなる制御信号を、異なるソースから来るものとし、さらなる制御信号を、再構成可能な電子装置１００のデュアルポートメモリモードにおける一定の信号としてもよい。続いて、データ記憶素子１２２の上書きをイネーブルすることにより、制御信号の第２フェーズの間に、第１データ記憶デバイス１２０のライトアクセスがイネーブルされる。続いて、さらなるデータ記憶素子２２２の上書きをイネーブルすることにより、さらなる制御信号の第２フェーズの間に、構成可能なデータコピー回路１６０を介した第１データ記憶デバイス１２０から第２データ記憶デバイス２２０へのデータコピー動作がイネーブルされる。データの統合性を確保するために、第１フェーズは、第２フェーズの前に起こるようにする。
【００１７】
図１の再構成可能な電子装置１００は、デュアルポートメモリの非常に効率的な実施を可能にする。専用のコピー回路１６０が活動化されると、さらなるデータ入力２２６からさらなるデータ記憶素子２２２への結合が、導体１６６によって置換またはバイパスされる。第１データ記憶デバイス１２０におけるライト動作の間に、構成可能なデータコピー回路１６０が、導体１７０からの、例えば構成ビットまたはクロック信号などの構成信号によってイネーブルされ、第１データ記憶デバイス１２０のデータ記憶素子１２２に書き込まれていたデータを、これに対応する第２データ記憶デバイス２２０のさらなるデータ記憶素子２２２に直ちにコピーする。専用のコピー回路１６０を、例えば制御信号などのクロック信号に接続することには、第２データ記憶デバイス２２０からのリード動作の間に、専用のコピー回路１６０がディセーブルになり、よって、さらなるデータ出力２２８を含んだデータパスへの負荷が減少するという利点がある。あるいは、構成可能なデータコピー回路１６０は、第２アドレスデコーダ２４０を、制御信号の第２フェーズの間に第１アドレスデコーダ１４０のアドレスソースと同一の不図示のアドレスソースに接続する、不図示の構成可能なルーティングサーキトッリーによって置き換えられる。
【００１８】
以下の図を、図１を逆に参照して説明する。一致する参照番号は、他の意味を明確に述べていない限り、同様の意味を持つ。図２では、構成可能なデータコピー回路１６０のデータコピーセル１６２の実施が示されている。データコピーセル１６２は、導体１６４を介してデータ記憶素子１２２からデータ入力を受け取り、このデータを、さらなる導体１６６を介してさらなるデータ記憶素子２２２に出力する。導体１６４およびさらなる導体１６６は、例えばイネーブルトランジスタなどのイネーブルスイッチ１７２と、適当な信号強度をさらなるデータ記憶素子２２２にドライブするためのドライバ１７４とを介して結合される。イネーブルスイッチ１７２の制御端子は、構成信号入力１７０に接続される。データコピー回路は、イネーブルスイッチ１７２を導電状態にすること、すなわち、データコピーセル１６２のイネーブルスイッチ１７２の制御端子に適切な構成信号を供給することにより、活動状態になるように構成することができる。
【００１９】
図３ａは、第１データ記憶デバイス１２０のデータ記憶素子１２２の実施形態を示している。データ記憶素子１２２は、データ入力１２６とデータ出力１２８とを含む信号パスを有する。データ入力１２６は、ライトイネーブルスイッチ３１１と、選択スイッチ３１２と、第１インバータ３１３と第２インバータ３１４とを含むメモリセルと、さらなる選択スイッチ３１５とを介してデータ出力１２８に結合される。明らかなことに、データ出力１２８の出力パスにおける任意の追加インバータを加えて、データ入力１２６を介して受け取ったデータをデータ出力１２８に供給されるデータと同一にさせてもよい。
【００２０】
メモリ素子とさらなる選択スイッチ３１５の間に、データコピーセル１６２向けの追加出力が、導体１６４によって供給される。トランジスタとして実施可能である選択スイッチ３１２およびさらなる選択スイッチ３１５は、その制御端子が、第１アドレスデコーダ１４０からの選択ライン１４２に接続されている。加えて、トランジスタとして実施可能であるライトイネーブルスイッチ３１１は、その制御端子が、制御入力１２４に接続され、第１制御信号を受信する。例えば第１制御信号がその第１フェーズにあることにより、ライトイネーブルスイッチがディセーブルされると、データ入力１２６は、データ記憶素子１２２のデータパスから切断され、その結果リードオンリーとなる。しかしながら、データ記憶素子１２２の出力パスは、導体１６４を永続的に含んでいる。データ記憶素子１２２がライトイネーブルになり、かつ、インバータ３１３および３１４により形成されるメモリ素子が新たなデータを受け取るとすぐに、このデータは、導体１６４を介してデータコピーセル１６２にコピーされる。
【００２１】
図３ｂは、第２データ記憶デバイス２２０のさらなるデータ記憶素子２２２の実施形態を示している。さらなるデータ記憶素子２２２は、さらなるデータ入力２２６とさらなるデータ出力２２８とを含む信号パスを有する。さらなるデータ入力２２６は、さらなるライトイネーブルスイッチ３２１と、第１のさらなる選択スイッチ３２２と、第１のさらなるインバータ３２３と第２のさらなるインバータ３２４とを含むメモリセルと、第２のさらなる選択スイッチ３２５とを介してさらなるデータ出力１２８に結合される。明らかなことに、さらなるデータ出力２２８の出力パスにおける任意の追加のインバータを加えて、さらなるデータ入力２２６を介して受け取ったデータを、さらなるデータ出力２２８に供給するデータと整合させてもよい。加えて、さらなるデータ記憶素子２２２を介した信号パスは、データコピーセル１６２からのさらなる導体１６６を含む。さらなる導体１６６は、さらなるライトイネーブルスイッチ３２１および第１のさらなる選択スイッチ３２２の間の信号パスに接続され、これにより、再構成可能な電子装置１００のデュアルポートメモリモードにおいてさらなるライトイネーブルスイッチ３２１を効果的にバイパスする。任意として、さらなるデータ入力２２６を、再構成可能な電子装置１００のデュアルポートメモリモードの間ディセーブルして、さらなるデータ入力２２６により供給されるデータとさらなる導体１６６により供給されるデータとの間のデータ衝突を避けることもできる。あるいは、さらなる制御信号を、一定の値、すなわちさらなるライトイネーブルスイッチ３２１を、再構成可能な電子装置１００のデュアルポートメモリモードにおいて永続的にディセーブルする値を有するものとしてもよい。
【００２２】
さらなる導体１６６に結合された構成可能なデータコピー回路１６０のデータコピーセル１６２が、第１データ記憶デバイス１２０から新たなデータ要素を受け取ると、このデータ要素はさらなるデータ記憶素子２２２に直ちにコピーされる。このように、第２データ記憶デバイス２２０は、第１データ記憶デバイス１２０のシャドーデバイスとして動作する。しかしながら、再構成可能な電子装置１００の他のモードでは、コピー回路１６０は、非活動状態となり、データ記憶素子１２２とさらなるデータ記憶素子２２２の間のデータパスは、切断される。その結果、第２データ記憶デバイス２２０は、制御信号から独立したさらなる制御信号によって、第１データ記憶デバイス１２０から独立して動作することができる。
【００２３】
図４は、制御入力１２４向けの制御信号を生成するための模範的な回路を示している。当業者には、他の実施が同等に可能であること、およびさらなる制御信号を同様の方法で生成できることが理解されるであろう。ＡＮＤゲート４２０は、ライトイネーブル信号をＡＮＤゲート４２０に供給するように配置された導体４１０に結合された第１入力を有し、これは、関連するデータ記憶デバイス、すなわちデータ記憶デバイス１２０が、メモリモードで動作することを示す。ＡＮＤゲート４２０の第２入力は、クロック信号ＣＬＫに結合される。ここで、ＣＬＫがハイであり、かつ、導体４１０上のライトイネーブル信号がハイであれば、ＡＮＤゲート４２０は、ハイの制御信号を制御入力１２４に供給する。望まれる場合、制御信号の適切なフェーズ動作を得るために、クロック信号ＣＬＫを、ＡＮＤゲート４２０に供給する前にインバータによって反転させてもよい。
【００２４】
上述の実施形態は、本発明の限定でなく例示であること、また、当業者は、添付の特許請求の範囲から逸脱することなく、多くの代わりの実施形態を設計できることに留意されたい。特許請求の範囲では、括弧内に記される参照符号は、特許請求の範囲を限定するものとして解釈されるべきではない。「備える」という語は、請求項に列記されたもの以外の要素またはステップの存在を除外しない。要素の前に付く「１つの」という語は、このような要素の複数の存在を除外しない。いくつかの手段を列挙する装置請求項においては、これらの手段のいくつかは、ハードウェアの１つの同一アイテムにより実施することができる。特定の方法を、互いに異なる従属請求項において述べている、という単なる事実は、これらの方法を組合せて有利に使用することができない、ということを示すものではない。
【図面の簡単な説明】
【００２５】
【図１】図１は、本発明に係る電子装置を示している。
【図２】図２は、本発明に係るコピー回路セルを示している。
【図３ａ】図３ａは、本発明に係る第１データ記憶素子を示している。
【図３ｂ】図３ｂは、本発明に係る第２データ記憶素子を示している。
【図４】図４は、制御信号を生成する制御回路の模範的な実施を示している。
【図１】
2005537556.tif 000003
【図２】
2005537556.tif 000004
2005537556.tif 000005
【手続補正書】
【提出日】平成17年3月9日(2005.3.9)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2005537556.tif 000006
【図２】
2005537556.tif 000007
【図３ａ】
2005537556.tif 000008
【図３ｂ】
2005537556.tif 000009
【図４】
2005537556.tif 000010
【国際調査報告】
2005537556.tif 000011
2005537556.tif 000012