(57)【要約】ＳＲＡＭにおけるソフト欠陥を検出するための方法。メモリは、メモリアレイを形成する複数のメモリセルを含み、各メモリセルは、ビット線、相補ビット線及びワード線に接続されている。各メモリセルは、複数のトランジスタを含む。本方法は、次の段階を含む。即ち、メモリアレイを書き込む段階と、複数のビット線及び相補ビット線を所定電圧に充電することによってそれらをコンディショニングする段階であって、これらの電圧は、完全に機能するメモリセルのビット状態を変化させない段階と、所定のワード線を活性化してメモリセル行を選択する段階と、選択されたメモリセルを読み出す段階と、この読み出しの結果をメモリセルに書き込まれたビット値と比較して、いずれかのメモリセルビット状態が修正されたかどうか判断する段階と、修正されたメモリセルが試験に不合格であると特定する段階とを含む。
2005530299.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイ（１０）を試験するための方法において、
複数のメモリセルで前記メモリアレイを実装する段階であって、前記メモリセルは各々複数のトランジスタを含む段階と、
前記メモリアレイを書き込む段階と、
前記メモリアレイにある複数のビット線及び相補ビット線を、前記複数のビット線及び相補ビット線各々をそれぞれ所定の第１電圧及び所定の第２電圧に充電することによって、コンディショニングする段階であって、前記所定の第１電圧及び前記所定の第２電圧は、前記メモリアレイの完全に機能するビットのビット状態を、前記完全に機能するビットがアドレス指定される時、変更しない値を有する前記段階と、
所定のワード線を活性化する段階であって、前記所定のワード線は、メモリセル行を選択し、また、前記メモリセル行にある各メモリセルの前記複数のトランジスタ全てを電気的導通状態にする前記段階と、
前記所定のワード線を読み出す段階と、
前記所定のワード線を読み出す前記段階からの結果を、前記所定のワード線に書き込まれたビット値と比較し、前記所定のワード線における何れかのメモリセルビット状態が修正されたかどうかを判断する段階と、
修正されたメモリセルが前記試験に不合格であると特定する段階と、
からなる方法。
【請求項２】
請求項１に記載の方法において、更に、
同じ電圧電位を前記第１所定電圧及び前記第２所定電圧に用いる段階が含まれる方法。
【請求項３】
請求項１に記載の方法において、更に、
前記所定のワード線の活性化に先立ち、前記複数のビット線各々にそのそれぞれの相補ビット線を電気的に直接接続する段階であって、前記電気的に直接接続する段階は、前記所定の第１電圧及び前記所定の第２電圧を調整してほぼ等しくする段階が含まれる方法。
【請求項４】
請求項１に記載の方法において、更に、
前記各メモリセルにある前記複数のトランジスタは６つであり、２つのトランジスタが第１導電タイプであり、４つのトランジスタが第２導電タイプであるように前記メモリアレイを実装する段階が含まれる方法。
【請求項５】
ビット機能試験回路を有するメモリアレイ（１０）において、
複数のメモリセル（例えば、１２）であって、前記メモリセルは、各々複数のトランジスタ（例えば、７０、７４、７８、８０）を含む前記複数のメモリセルと、
前記複数のメモリセルに接続され、前記メモリアレイに書き込むための回路（１４、１６）と、
前記メモリアレイにある複数のビット線及び相補ビット線を、前記各複数のビット線及び相補ビット線各々をそれぞれ所定の第１電圧及び所定の第２電圧に充電することによって、コンディショニングするための試験回路（１８、２０、２１、２２）であって、前記所定の第１電圧及び前記所定の第２電圧は、前記メモリアレイの完全に機能するビットのビット状態を、前記完全に機能するビットがアドレス指定される時、変更しない値を有し、前記試験回路は、また、所定のワード線を活性化し、前記所定のワード線は、メモリセル行を選択し、また、前記メモリセル行にある各メモリセルの前記複数のトランジスタ全てを電気的導通状態にし、あらゆる不良メモリセルは、前記活性化する段階に応答してビット状態を変更する前記試験回路と、
前記複数のメモリセルに接続された前記メモリセルのビット状態を出力するための手段（１６）と、
が含まれるメモリアレイ。
【請求項６】
請求項５に記載のメモリにおいて、更に、
前記出力するための手段に接続された比較手段（８）であって、書き込まれた前記所定のワード線を読み出し、また、前記所定のワード線において、いずれかのメモリセルビット状態が修正されたかどうかを判断する前記比較手段が含まれるメモリ。
【請求項７】
請求項５に記載のメモリにおいて、
前記各複数のビット線及び相補ビット線をそれぞれ所定の第１電圧及び所定の第２電圧に充電する前記試験回路は、各ビット線及び相補ビット線に対して、
第１ビット線に接続された第１電流電極、第１制御信号を受信するための制御電極、及び第１基準電圧端子に接続された第２電流電極、を有する第１導電タイプの第１トランジスタ（３０）と、
第２基準電圧端子に接続された第１電流電極、前記第１制御信号の相補信号を受信するための制御電極、及び前記第１ビット線の相補線に接続された第２電流電極、を有する第２導電タイプの第２トランジスタ（３８）と、
前記第１ビット線と前記第１ビット線の前記相補線との間に接続され、第２制御信号に応答して、前記第１ビット線及び前記第１ビット線の前記相補線を選択的に電気的に接続するためのスイッチング手段（３４、３６）と、
からなるメモリ。
【請求項８】
メモリアレイの欠陥を検出する方法において、
現試験状態で前記メモリアレイを書き込む段階であって、前記メモリアレイはメモリセルの行及び列を有する前記段階と、
前記メモリアレイの一部のビット線、及び前記各一部のビット線用の対応するその相補ビット線を、前記各一部のビット線をそれぞれ所定電圧に充電することによって、コンディショニングする段階と、
前記一部のビット線の各ビット線をその対応する相補ビット線に接続する段階であって、前記一部のビット線の各ビット線及びその対応する相補ビット線上の合成電圧は、前記メモリアレイの欠陥がないメモリセルのいかなるメモリ状態も修正しない前記段階と、
前記メモリの所定のワード線を活性化する段階であって、前記活性化する段階は、所定行のメモリセルにある各メモリセルの複数のトランジスタ全てを電気的導通状態にする前記段階と、
前記所定のワード線内に含まれるいずれかのビットのメモリ状態を変えさせる段階であって、このようなビットは、メモリ状態の変化の結果として欠陥がある前記段階と、
が含まれる方法。
【請求項９】
請求項８に記載の方法において、更に、
前記所定のワード線の活性化に先立ち、前記一部のビット線各々にそのそれぞれの相補ビット線を電気的に直接接続する段階であって、前記電気的に直接接続する段階は、前記所定の電圧を調整してほぼ等しくする前記段階が含まれる方法。
【請求項１０】
請求項８に記載の方法において、更に、
前記メモリアレイにある複数の所定のワード線を順次活性化して、前記複数のメモリセル各々を順次試験する段階と、
前記一部のビット線及び対応する相補ビット線を、所定のワード線に沿って同時に前記一部のビット線及び対応する相補ビット線全てに前記所定電圧を印加することによって、コンディショニングする段階と、が含まれ、
前記複数の所定のワード線を順次活性化する段階は、前記メモリが試験されていない場合の前記メモリの通常動作速度にほぼ等しい速度である方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、メモリに関し、特に、メモリにおけるソフト欠陥誤り検出に関する。
【背景技術】
【０００２】
メモリには、製品の出荷に先立ち、機能が適切であることを保証する試験が必要である。例えば、メモリは、ソフト欠陥の有無について試験される。ソフト欠陥とは、一般的に、ある条件下で現れ、他の条件下では現れない欠陥を指す。例えば、ソフト欠陥は、特定の電圧、温度、及び時間でのみ現れることがある。これらのソフト欠陥は、したがって、検出が困難である。ソフト欠陥を検出するための１つの既知の方法は、ＳＲＡＭ（静的ランダムアクセスメモリ）セルを試験する場合、それらに所定のデータを書き込み、ある待機期間の後、それらを読み出すことによって試験を行う。しかしながら、全ての異常なメモリセルを確実に不合格にするために、この待機期間は、相対的に長くなければならず、このことによって試験時間が長くなる。したがって、試験のために長い待機期間を要するいずれの試験手法も、試験コストが大きくなる。更に、上述の方法は、全てのソフト欠陥を捕らえることができない。したがって、試験コストを低減し、試験時間を改善するソフト欠陥検出手法の改善に対するニーズが存在する。
【発明を実施するための最良の形態】
【０００３】
本発明は、付随する図によって、一例として例示するものであって、これらによって限定されるものではない。図では、同様な参照符号は、同様な要素を示す。
図の要素は簡単明瞭に示されており、必ずしも縮尺通りに描かれていないことを当業者は認識されたい。例えば、図の要素の寸法には、本発明の実施形態の理解を改善する一助とするために、他の要素と比較して誇張したものがある。
【０００４】
本明細書で用いる用語“バス”は、データ、アドレス、制御、又は状態等の１つ以上の様々な種類の情報を伝達するために用い得る複数の信号又は配線を指すために用いられる。本明細書で述べる配線は、単一の配線、複数の配線、単方向の配線、又は双方向の配線であることを参照して図示又は記述し得る。しかしながら、異なる実施形態では、配線の実装が変わることがある。例えば、双方向の配線よりむしろ個別の単方向の配線を用いることがあり、また逆の場合もある。また、多数の信号を直列に又は時分割多重方式で伝達する単一の配線で複数の配線を置き換えることもある。同様に、多数の信号を搬送する単一の配線を分離して、これらの信号の一部を搬送する様々な異なる配線にすることがある。したがって、信号を伝達するための数多くのオプションが存在する。
【０００５】
用語“アサート”及び“ネゲート”（又は“ディアサート”）は、それぞれ、信号、状態ビット、又は同様な装置をその論理的に真（ｔｒｕｅ）の又は論理的に偽（ｆａｌｓｅ）の状態にすることを指す場合に用いられる。論理的に真の状態が論理レベル１であれば、論理的に偽の状態は、論理レベル０である。また、論理的に真の状態が論理レベル０であれば、論理的に偽の状態は、論理レベル１である。また、本明細書に述べる実施形態では、信号が“ハイ”（ｈｉｇｈ）状態であることによって論理レベル１を指し、 信号が
“ロー”（ｌｏｗ）状態であることによって論理レベル０を指す。
【０００６】
括弧は、バスの配線又はある値のビット位置を示すために用いられる。例えば、“バス６０［０−７］”又は“バス６０の配線［０−７］”は、バス６０の８つの下位配線を示し、“アドレスビット［０−７］”又は“アドレス［０−７］”は、アドレス値の８つの下位ビットを示す。数字の前にある記号“＄”は、その数字が１６進数又は１６を基数と
する形式で表現されていることを示す。数字の前にある記号“％”は、その数字が２進数又は２を基数とする形式で表現されていることを示す。
【０００７】
図１は、本発明の一実施形態に基づくメモリ１０をブロック図形式で示す。例えば、一実施形態において、メモリ１０（メモリアレイ１０とも呼ぶ）は、ＳＲＡＭである。しかしながら、他の実施形態では、本明細書で議論するソフト欠陥検出（ＳＤＤ）手法は、あらゆる種類のメモリに適用し得る。更に、メモリ１０は、組み込み式メモリ又はスタンドアロン式メモリのいずれをも指し得る。メモリ１０には、Ｍ＋１のワード線ＷＬ０乃至ＷＬＭ及びＮ＋１対のビット線ＢＬ０、ＢＬ０バー乃至ＢＬＮ、ＢＬＮバーが含まれる。（図面では、相補ビット線ＢＬＸバーは、ＢＬＸの上に横棒を付けて表記することに留意されたい）。したがって、メモリ１０は、Ｍ＋１行及びＮ＋１列を有する（Ｍ＋１）×（Ｎ＋１）メモリである。各ビット線対及びワード線の交点には、メモリセル１２のようなメモリセル（又はビットセル）がある。メモリ１０は、したがって、任意の数の行及び列を含み得る。
【０００８】
ワード線ＷＬ０乃至ＷＬＭは、各ワード線に接続されたワード線デコーダ１４によって選択される。例えば、ワード線デコーダは、アドレスビットを受信してワード線の１つを選択し得る。ビット線対は、ビット線デコーダ・センス増幅器１６に接続される。また、ビット線デコーダ・センス増幅器１６は、静的に又は動的にビット線対を所定の電圧にプリチャージし得るビット線プリチャージ回路を含み得る。例えば、各ビット線は、Ｖｄｄにプリチャージでき、また、各相補ビット線（ビット線バー）も、Ｖｄｄにプリチャージし得る。通常動作モードでの読み出し時、ワード線が活性化されると、選択された各ビットセルに記憶された値は、対応するビット線対に印加される。対応するビット線対に接続されたセンス増幅器は、選択されたビットセル内における値を検出するために用いられる。一実施形態において、センス増幅器は、メモリ１０の各ビット線対に接続し得る。しかしながら、他の実施形態では、一群のビット線対が、マルチプレクサ等のスイッチング回路を用いることによって、単一のセンス増幅器を共有し得る。通常動作モードでの書き込み時、ワード線が活性化されると、ビット線デコーダ・センス増幅器１６内の書き込み回路によって、選択されたビット線及びその相補線のデータ状態は、反対になり、こうして対応するビットセルが、値を記憶する。
【０００９】
また、メモリ１０には、ＳＤＤモードで動作するための回路が含まれる。また、メモリ１０には、各対のビット線の間にＳＤＤビット線コンディショニング回路２０、２１、及び２２が含まれる。即ち、ＳＤＤビット線コンディショニング回路２０は、ＢＬ０とＢＬ０バーとの間に接続され、ＳＤＤビット線コンディショニング回路２１は、ＢＬ１とＢＬ１バーとの間に接続され、ＳＤＤビット線コンディショニング回路２２は、ＢＬＮとＢＬＮバーとの間に接続される。（各ビット線対には、ビット線及び相補ビット線が含まれ、この場合、ビット線がＢＬＸを指す場合、相補ビット線は、ＢＬＸバーを指し、ビット線がＢＬＸバーを指す場合、相補ビット線は、ＢＬＸを指すことに留意されたい）。メモリ１０には、ＳＤＤイネーブル信号ＳＤＤ＿Ｅｎを受信し、また、制御信号を、配線１５を介してワード線デコーダ１４に、配線１７を介してビット線デコーダ・センス増幅器１６に、配線１９を介して（コンディション回路２０、２１、及び２２を含む）各ＳＤＤビット線コンディショニング回路に供給するソフト欠陥試験制御装置１８が含まれる。ＳＤＤモードで動作する場合、ＳＤＤ＿Ｅｎがアサートされる。ＳＤＤモード時、ビット線プリチャージ回路１６は、ディスエーブル状態にされる。ＳＤＤモード時、マルチプレクサは、ビット線デコーダ・センス増幅器１６内に存在する場合、ディスエーブル状態にされたりされなかったりする。また、ＳＤＤモード時、ワード線デコーダ１４の機能は、ソフト欠陥試験制御装置１８によって制御される。
【００１０】
一実施形態において、ＳＤＤモードには、充電段階、短絡段階、及びワード線活性化段
階が含まれる。充電段階及び短絡段階は、組合せて、ビット線コンディショニング段階と称し得ることに留意されたい。充電段階時、ソフト欠陥試験制御装置１８は、（配線１９を介して）コンディショニング回路２０、２１、及び２２にＳＤＤ＿充電信号を供給する。ＳＤＤ＿充電信号に応答して、各コンディショニング回路２０、２１、及び２２は、その対応するビット線を第１所定電圧に、その相補ビット線を第２所定電圧に接続する。例えば、一実施形態において、（図２を参照して詳細に述べるように）、対応するビット線はＶｓｓに、相補ビット線はＶｄｄに接続される。他の選択肢として、ビット線はＶｄｄに、相補ビット線はＶｓｓに接続し得る。更に他の実施形態において、第１及び第２所定電圧として任意の電圧を用い得る。（本明細書で用いるＶｄｄはＶｓｓより大きく、この場合、一実施形態において、Ｖｓｓは接地を指し、Ｖｄｄは電源電圧を指す。したがって、Ｖｄｄ及びＶｓｓは、各々、電源電圧とも称し得ることに留意されたい）。
【００１１】
充電段階に続く短絡段階時、各コンディショニング回路２０、２１、及び２２は、対応するワード線の活性化の際、ビット線と相補ビット線との間の電圧レベルを平均化するために、配線１９を介してソフト検出試験制御装置１８から受信されるＳＤＤ＿短絡信号に応答して、その対応するビット線をその対応する相補ビット線に接続する。一実施形態において、その結果得られるビット線及び相補ビット線の平均電圧レベルは、ＶＤＤ／２である。その結果得られた平均電圧レベルによって、活性化されたビットセル内の各トランジスタは、ワード線が活性化されると（即ち、アドレス指定されると）、電気的導通状態になる。各トランジスタが電気的導通状態であれば、任意のトランジスタ内におけるソフト欠陥を検出し得る。一例について、図４に示すＳＲＡＭ＿６Ｔセルを参照して説明する。
【００１２】
上述したように、充電及び短絡段階は、コンディショニング回路２０、２１、及び２２によって行われる。図２は、本発明の一実施形態に基づくコンディショニング回路２１を示す。（コンディショニング回路２１に関してここで与えられた同じ説明がコンディショニング回路２０及び２２に適用されることに留意されたい）。図２のコンディショニング回路２１には、ＢＬ１とＢＬ１バーとの間に接続された伝達ゲート３７が含まれ、この場合、伝達ゲートには、ＮＭＯＳトランジスタ３４に接続されたＰＭＯＳトランジスタ３６が含まれる。即ち、トランジスタ３６の第１電流電極は、ノード３１において、トランジスタ３４の第１電流電極及びＢＬ１に接続される。トランジスタ３６の第２電流電極は、ノード３５において、トランジスタ３４の第２電流電極及びＢＬ１バーに接続される。トランジスタ３４の制御電極は、ソフト欠陥試験制御装置１８からＳＤＤ＿短絡を受信するために接続され、また、インバータ３３の入力に接続される。インバータ３３の出力は、トランジスタ３６の制御電極に接続される。また、コンディショニング回路２１には、ノード３１に接続される第１電流電極と、Ｖｓｓに接続される第２電流電極と、ソフト欠陥試験制御装置１８からＳＤＤ＿充電を受信するために接続される制御電極とを有するＮＭＯＳトランジスタ３０が含まれる。また、トランジスタ３０の制御電極は、インバータ４０の入力に接続される。また、コンディショニング回路２１には、Ｖｄｄに接続される第１電流電極と、ノード３５に接続される第２電流電極とを有するＰＭＯＳトランジスタ３８が含まれる。インバータ４０の出力は、トランジスタ３８の制御電極に接続される。
【００１３】
動作時、トランジスタ３０及び３８は、ＳＤＤ＿充電がアサートされることに応答して、ＶｓｓをＢＬ１に、また、ＶｄｄをＢＬ１バーに接続することによって充電段階を行う。ＳＤＤ＿充電がディアサートされた後、トランジスタ３６及び３４を介して、ＢＬ１とＢＬ１バーとの間の電荷を等しくするために、ＳＤＤ＿短絡がアサートされる。電荷が等しくなった後、ＳＤＤ＿短絡は、ディアサートし得る。しかしながら、他の実施形態では、ワード線活性化段階時、ＳＤＤ＿短絡は、アサートされた状態に維持し得るが、これについては後述する。また、様々な異なる回路を用いて、図２の例と同じ又は同様な機能を実現し得ることに留意されたい。
【００１４】
充電段階に続くワード線活性化段階時、選択されたワード線（例えば、ＷＬ０）が、活性化される（即ち、アドレス指定される）。即ち、ソフト欠陥試験制御装置１８は、制御信号をワード線デコーダ１４に供給して、選択されたワード線を活性化する。選択されたワード線の活性化の際、完全に機能するビットセル（即ち、ソフト欠陥が全くないビットセル）は、状態が変わらない。しかしながら、活性化されたワード線に沿う好適な状態でない欠陥ビットセルは、いずれも状態が変わる。例えば、図１のビットセル１２の好適な状態が１であり（ビットセル１２はソフト欠陥を含むと仮定して）、また、（ＷＬ０の活性化に先立ち）０が書き込まれて試験を行う場合、ＷＬ０を活性化すると、（０から１への）状態変化が起こる。しかしながら、ビットセル１２に１が書き込まれて試験を行う場合、ＷＬ０を活性化すると、状態変化は起こり得ない。したがって、幾つかの実施形態において、ビットセル１２の試験を完全に行うために、充電、短絡、及び活性化は、状態０及び１の双方を用いて行うべきであり、これについては、図３のフロー図を参照して更に詳細に説明する。上述したように、ワード線活性化段階時、ＢＬ０及びＢＬ０バーは、実施形態に依存して、互いにまだ接続していてもそうでなくてもよい。
【００１５】
ワード線活性化段階後、更にワード線の試験を行う必要がある場合、充電、短絡、及びワード線活性化段階は繰り返してよく、この場合、ワード線活性化段階では、新しいワード線が選択され活性化される。一実施形態において、状態機械を用いて、様々な段階間での遷移を実現し得る。他の選択肢として、メモリ１２のビットセルを循環するために用いられる外部アドレスが、様々な段階を循環するために用い得る。例えば、外部アドレスの２つの最下位ビットは、３段階を循環するために用い得る。
【００１６】
上述したように、充電及び短絡段階は、一括してコンディショニング段階と称し得る。他の実施形態は、したがって、様々な異なる方法でコンディショニング段階を実施でき、また、上述した充電及び短絡段階に限定されない。例えば、他の実施形態において、上述した充電及び短絡段階を行うことよりもむしろ、各ビット線及び相補ビット線は、同じ電圧電位に接続し得る。即ち、コンディショニング段階時、ワード線活性化段階に先立ち、各ビット線及び相補ビット線は、異なる所定電圧に各々接続して互いに短絡するよりもむしろ、同じ電圧電位に接続し得る。したがって、コンディショニング段階時、ビット線及び相補ビット線は、活性化されたビットセル内の各トランジスタが電気的導通状態になる電圧電位に設定される。しかしながら、各ビットセルは、値を記憶するためのトランジスタ並びに記憶された値をアクセスするためのトランジスタを含み得ることに留意されたい。ソフト欠陥は、ＳＤＤモード時、値を記憶するためのトランジスタ全てが電気的導通状態であると、値を記憶するためのあらゆるトランジスタにおいて検出し得る。
【００１７】
また、図１には、メモリ１０のビット線デコーダ・センス増幅器１６から情報を受信するために、また、その結果を分析して、いずれか欠陥ビットセルが存在するかどうか判断するために、接続された評価器８が含まれる。評価器８は、メモリ１０付きチップの上に配置してよく、又は外部分析器もしくはテスタであってよい。例えば、評価器８は、備付けのセルフテスタ（ＢＩＳＴ）、機能パターン、又は外部のプログラム可能なテスタであってよい。また、評価器８は、専用分析器又は非専用分析器であってよい。動作時、評価器８は、（コンディショニング及びワード線活性化段階後）メモリアレイ１０内の値を（コンディショニング及びワード線活性化段階に先立ち）メモリアレイ１０に元々書き込まれた値と比較して、欠陥があるビットセルの存在を判断する。例えば、この比較での不整合は、欠陥があるビットセルを示す。
【００１８】
図３は、ＳＤＤ法の一実施形態をフロー図形式で示す。図３のフローは、４０で始まり、ブロック４２に進み、ここで、メモリアレイ１０には、現在の試験状態が書き込まれる。例えば、メモリアレイ１０には、全て１もしくは全てゼロを、又は任意の試験パターン
を書き込み得る。フローは、ブロック４４に進み、ここで、選択されたビット線がコンディショニングされる（即ち、コンディショニング段階）。例えば、上述したように、ＳＲＡＭセルを用いる実施形態において、選択されたビット線対（各々ビット線及び相補ビット線を有する）は、このステップでコンディショニングされる。一実施形態において、１つのビット線又はビット線対をコンディショニングしてもよく、又は（例えば、同じワード線に沿う一群のビット線対等の）一群のビット線もしくはビット線対をコンディショニングしてもよい。一実施形態において、上述したように、ビット線のコンディショニングには、それぞれ、各ビット線及びその対応する相補ビット線を第１及び第２所定電圧に充電することが含まれる（即ち、充電段階）。例えば、上記例において、ビット線はＶｓｓに、相補ビット線はＶｄｄに充電し得る。また、本実施形態では、ビット線のコンディショニングには、各ビット線をその対応する相補ビット線に接続すること（即ち、短絡段階）が含まれる。これによって、ビット線と相補ビット線との間の電荷が等しくなる。しかしながら、上述したように、様々な異なる方法を用いて、コンディショニング段階を行うことができる。
【００１９】
次に、フローは、ブロック４６に進み、ここで、所定のワード線が活性化され（即ち、ワード線活性化段階）、これによって、存在する場合、欠陥があるビットセルは状態が変化する。次に、フローは、判断ひし形４８に進み、ここで、活性化すべきワード線が更に存在するかどうか判断する。そうである場合、フローは、ブロック４４に戻り、ここで、（異なるワード線に沿う一群のビット線等の）他のビット線又は一群のビット線がコンディショニングされ、ブロック４６では、新しいワード線が活性化される。したがって、一実施形態において、ワード線は、順次循環され、この場合、ループ（即ち、ブロック４４及び４６）を一巡する度に、現ワード線に沿う全てのビット線がコンディショニングされる。
【００２０】
判断ひし形４８において、活性化すべきワード線が更に残っていない場合、フローは、ブロック５０に進み、ここで、メモリアレイ１０が読み出され、現在の試験状態と比較され、メモリアレイ１０の機能が判断される。例えば、評価器８は、メモリアレイ１０を読み出して、メモリアレイ１０の新しい内容を判断し得る。次に、これらの新しい内容は、メモリアレイ１０に元々書き込まれていた現試験状態と比較される。不整合が存在する場合、欠陥があるビットセルが示される。次に、フローは、判断ひし形５２に進み、ここで、試験すべき試験状態が更に存在するかどうか判断される。そうである場合、フローは、ブロック５４に進み、ここで、試験すべき次の試験状態が現在の試験状態として与えられ、そして、フローは、ブロック４２に進む。例えば、最初の現試験状態が全てゼロであった場合、次の試験状態は、全てのビットセルが論理１及び論理ゼロで完全に評価されるように、メモリアレイ１０に全て１を書き込むことに対応し得る。他の選択肢として、３つ以上の試験状態を用いてもよく、この場合、図３のフローは、３回以上実行される。他の選択肢として、１つの試験状態だけを用いてもよい。（判断ひし形５２において）一旦全ての試験状態が試験されると、フローは、終了５６で終わる。
【００２１】
図４は、図１のビットセル１２の一例を概略図形式で示す。図４の例において、ビットセル１２は、本発明の一実施形態に基づく６Ｔ＿ＳＲＡＭセルである。ビットセル１２には、トランジスタ７０、７４、７８、及び８０、並びにアクセストランジスタ８２及び８４が含まれる。アクセストランジスタ８２の第１電流電極はＢＬ０に接続され、アクセストランジスタ８２の第２電流電極はノード７２に接続される。アクセストランジスタ８２の制御電極は、ＷＬ０に接続される。トランジスタ７０の第１電流電極及びトランジスタ７４の第１電流電極はＶｄｄに接続され、トランジスタ７０の第２電流電極及びトランジスタ７４の制御電極はノード７２に接続される。トランジスタ７４の第２電流電極及びトランジスタ７０の制御電極は、ノード７６に接続される。トランジスタ７８の第１電流電極はノード７２に接続され、トランジスタ７８の第２電流電極はＶｓｓに接続され、トラ
ンジスタ７８の制御電極はノード７６に接続される。トランジスタ８０の第１電流電極はノード７６に接続され、トランジスタ８０の第２電流電極はＶｓｓに接続され、トランジスタ８０の制御電極はノード７２に接続される。アクセストランジスタ８４の第１電流電極はノード７６に接続され、アクセストランジスタ８４の第２電流電極はＢＬ０バーに接続され、アクセストランジスタ８４の制御電極はＷＬ０に接続される。一実施形態において、トランジスタ７０及び７４は、ＰＭＯＳトランジスタであり、トランジスタ７８、８０、８２、及び８４は、ＮＭＯＳトランジスタである。
【００２２】
動作時、６Ｔ＿ＳＲＡＭセルは、当分野で知られているように動作する。即ち、ノード７２及び７６は、ビットセル用の対応するワード線を介して活性化されるアクセストランジスタ８２及び８４を介してアクセスし得る（読み出し又は書き込み得る）値を記憶する。したがって、トランジスタ７０、７４、７８、及び８０は、値を記憶するように動作し、一方、トランジスタ８２及び８４は、記憶された値をアクセスするために用いられる。しかしながら、アクセストランジスタ８２及び８４は、アクティブ状態である場合、記憶された値の記憶を支援するようにも動作することに留意されたい。更に、アクセストランジスタ８２及び８４がアクティブ状態である場合、トランジスタ７０及び７４は、必要でないことがある。
【００２３】
上述したように、ＳＤＤモードのコンディショニング段階の間、ＷＬ０の活性化時、トランジスタ７０、７４、７８、及び８０を確実に電気的導通状態にするために、ＢＬ０及びＢＬ０バー上の電荷は、（充電及び短絡段階を介して）等しくするか同じ電圧に設定される。例えば、ビット線及び相補ビット線上の電荷を等しくする一実施形態において、平均電圧レベルは、全てのトランジスタ７０、７４、７８、及び８０を電気的導通状態にするＶｄｄ／２である。したがって、ＷＬ０の活性化時、直列接続されたトランジスタ７０及び７８並びに直列接続されたトランジスタ７４及び８０は、導通状態である（この場合、説明例では、トランジスタ７０及び７８並びにトランジスタ７４及び８０の導電タイプは、反対である）。
【００２４】
ビットセル１２に欠陥が存在しない場合、ビット線のコンディショニング及び対応するワード線の活性化によって、記憶された値の状態は変化しない。例えば、図６は、ノード７２の電圧及びノード７６の電圧に対応する波形を示す。ノード７２の電圧が元々高く（Ｖｄｄに対応）、またノード７６の電圧が元々低い（Ｖｓｓに対応）場合、ビットセル１２は、論理レベル１を記憶する。図６において矢印９１で示すＷＬ０の活性化の際、アクセストランジスタ８２及び８４が活性化され、トランジスタ８４及び８０を介して電流が流れるにつれて、トランジスタ８０の電圧が高くなるため、ノード７６の電圧が上昇する。ＢＬ０がＶｄｄ／２である場合、トランジスタ７０及び８２を介して、Ｖｄｄから電流がプルされるため、ノード７２の電圧は降下する。ノード７２及び７６の電圧は、最終的には、定常状態値に達する。対応するワード線が非活性化されると（図６において矢印９２で示す）、ノード７２及び７６の電圧は、ワード線の活性化に先立ち記憶された状態と同じ状態に対応する元の値にそのまま戻る。即ち、ビットセル１２の状態は変化しない。また、図６の電圧９０の差異は、堅牢な動作を保証するのに充分な程大きいままであるべきことに留意されたい。即ち、差異９０が小さくなり過ぎると、ビットセル１２は、プロセス変動に敏感になり過ぎることがある。
【００２５】
しかしながら、トランジスタ７０、７４、７８、及び８０のいずれかが欠陥を含む場合、ビット線のコンディショニング、及び対応するワード線の後続の活性化によって、状態変化が起こり、図５を参照して後述するように、欠陥の存在が示される。図５は、ビットセル１２に欠陥があると仮定（本例では、トランジスタ７０に欠陥があると仮定）して、ノード７２の電圧及びノード７６の電圧に対応する波形を示す。図６のように、ノード７２の電圧が、元々高く（Ｖｄｄに対応し）、また、ノード７６の電圧が元々低い（Ｖｓｓ
に対応する）場合、ビットセル１２は、論理レベル１を記憶する。図５の矢印８７で示すＷＬ０の活性化時、アクセストランジスタ８２及び８４が活性化される。本例では、トランジスタ７０に欠陥があると見なされることから（抵抗性の欠陥又はオープン状態）、ノード７２の電圧は、ビットセル１２が不安定になることによって状態が変化するのに充分な程大きい量だけ降下する。例えば、ノード７２の電圧の降下が大き過ぎる場合、トランジスタ８０の導通電流は、減少し始め、トランジスタ７４の導通電流は大きくなる。これによって、トランジスタ７８の導通電流は更に大きくなり、この電流は、ビットセル１２に記憶された値を最終的に破壊することがある。また、ノード７６の電圧は、前述したように、トランジスタ７４の導通電流が大きくなるため、上昇する。図５で分かるように、欠陥があるトランジスタ７０は、状態が変化する。したがって、（図５で矢印８９によって示す）対応するワード線の非活性化時、ビットセル１２は、異なる状態（例えば、論理レベル０）を記憶する。
【００２６】
いずれか１つ又は複数のトランジスタ７０、７４、７８、及び８０における何らかの欠陥は、欠陥がある１つの又は複数のトランジスタに起因するビットセルにおける不安定性により、ビットセル１２の状態変化をもたらすことに留意されたい。また、対応するワード線の活性化時、この状態変化が起こり、これによって、ソフト欠陥の有無に対するアットスピード試験が可能になることに留意されたい。（アットスピード試験とは、メモリ１０の通常動作速度とほぼ同じ速度での試験を意味する）。即ち、（欠陥が存在すると仮定して）状態変化は、ワード線活性化に応答して即座に発生することから、ワード線の活性化後の長い待機時間は、不要である。また、波形が論理レベル１よりもむしろ論理レベル０を初期的に記憶することに対応するように、活性化矢印８７及び９１の前に、ノード７２の電圧が低く、また、ノード７６の電圧が高くなるように、図５及び６の波形を反転し得ることに留意されたい。この場合、図６では、無欠陥のビットセルを仮定すると、非活性化矢印９２後の波形は、依然として論理レベル０に対応し、また、図５では、欠陥があるビットセルを仮定すると、非活性化矢印８９後の波形は、変化した状態、即ち、論理レベル１に対応する。
【００２７】
本明細書で述べたＳＤＤ法は、多数のビットセルに並列に用い得ることに留意されたい。例えば、選択されたワード線に沿う全てのビットセルは、並列にコンディショニングして、後続のワード線活性化を行い得る。このようにして、単一のワード線の活性化は、多数のビットセルに影響を及ぼし、これによって更に試験時間が低減される。幾つかの実施形態では、ピーク（又は動的）電流は、メモリの通常動作時引き出される電流よりも大きい電流をコンディショニング段階にで引き出さないように制御し得る。
【００２８】
本発明について、特定の導電タイプ又は電位極性に関して説明したが、当業者は、導電タイプ及び電位極性を反対にしてもよいことを理解されたであろう。更に、例示したものとは異なる回路要素を用いてもよい。また、異なるトランジスタタイプを様々な回路に用いてもよい。本明細書で述べた方法は、ハードウェアもしくはソフトウェアで、又はハードウェア及びソフトウェアの組合せで実施してもよい。また、上述した方法の一部は、ファームウェアで実現してもよい。また、本明細書で述べた方法は、単一の集積回路内で又は集積回路の組合せで実施してもよい。例えば、メモリアレイは、集積回路に配置でき、また、評価器８は、同じ集積回路内に、又は異なる集積回路内に配置し得る。また、図３のフロー図内のブロックは、異なる順番で実施してもよく、あるいは、含まれるステップは例示したものよりも多く又は少なくてもよい。
【００２９】
前述の明細書では、特定の実施形態を参照して、本発明について説明した。しかしながら、当業者は、以下の請求項に記載した本発明の範囲から逸脱することなく、様々な修正及び変更をなし得ることを理解されるであろう。したがって、明細書及び図は、限定的でなく例示的であると見なすものとし、また、このような全ての修正は、本発明の範囲内に
含まれるものとする。
【００３０】
恩恵、他の利点、及び問題に対する解決策について、特定の実施形態に関して上述してきた。しかしながら、恩恵、他の利点、問題に対する解決策、及び何らかの恩恵、利点、又は解決策を生じるもしくはより顕著にするあらゆる要素（１つ又は複数）は、全ての請求項の決定的な、必要な、もしくは不可欠な特徴又は要素と解釈してはならない。本明細書において用いられる用語“含む”、“含んでいる”又は他のあらゆるその派生語は、非排他的な包括を網羅し、したがって要素の一覧を含むプロセス、方法、品目、又は装置は、それらの要素だけを含むのではなく、明確に一覧化されていない他の要素又はこのようなプロセス、方法、品目、もしくは装置に固有な他の要素も含むことを意図する。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態に基づくメモリをブロック図形式で示す図。
【図２】本発明の一実施形態に基づく図１の短絡及び充電回路を概略図形式で示す図。
【図３】本発明の一実施形態に基づくソフト欠陥検出方法をフロー図形式示す図。
【図４】本発明の一実施形態に基づくＳＲＡＭセルを概略図形式で示す図。
【図５】本発明の様々な実施形態に基づく図４のＳＲＡＭセルに対応する電圧波形をグラフ形式で示す図。
【図６】本発明の様々な実施形態に基づく図４のＳＲＡＭセルに対応する電圧波形をグラフ形式で示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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