(57)【要約】不揮発性メモリセル・アレイの少なくとも１つのメモリセルの少なくとも１つのビットに消去パルスを印加するステップと、少なくとも１つのビットを第１の消去検証レベルで消去検証するステップと、１つのビットが第１の消去検証レベルに合格した場合に、そのビットに少なくとももう１つの消去パルスを印加するステップとを含んだ、不揮発性メモリセル・アレイを消去するための方法である。
2005506653.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセル・アレイのメモリセルのビットを消去するための方法であって、
前記アレイの少なくとも１つのメモリセルの少なくとも１つのビットに消去パルスを印加するステップと、
前記少なくとも１つのビットを第１の消去検証レベルで消去検証するステップと、
前記ビットが前記第１の消去検証レベルに合格した場合に、少なくとももう１つの消去パルスを前記少なくとも１つのビットに印加するステップとを含む方法。
【請求項２】
少なくとももう１つの消去パルスを印加する前記ステップが、前記少なくとも１つのビットに前記少なくとももう１つの消去パルスを印加する直前に印加した消去パルスと同じ大きさの消去パルスを印加するステップを含む、請求項１に記載の方法。
【請求項３】
少なくとももう１つの消去パルスを印加する前記ステップが、前記少なくとも１つのビットに前記少なくとももう１つの消去パルスを印加する直前に印加した消去パルスより小さい消去パルスを印加するステップを含む、請求項１に記載の方法。
【請求項４】
少なくとももう１つの消去パルスを印加する前記ステップが、前記少なくとも１つのビットに前記少なくとももう１つの消去パルスを印加する直前に印加した消去パルスより大きい消去パルスを印加するステップを含む、請求項１に記載の方法。
【請求項５】
少なくとももう１つの消去パルスを印加する前記ステップが、前記少なくとも１つのビットに前記少なくとももう１つの消去パルスを印加する直前に印加した消去パルスと同じ持続時間の消去パルスを印加するステップを含む、請求項１に記載の方法。
【請求項６】
少なくとももう１つの消去パルスを印加する前記ステップが、前記少なくとも１つのビットに前記少なくとももう１つの消去パルスを印加する直前に印加した消去パルスより持続時間が短い消去パルスを印加するステップを含む、請求項１に記載の方法。
【請求項７】
少なくとももう１つの消去パルスを印加する前記ステップが、前記少なくとも１つのビットに前記少なくとももう１つの消去パルスを印加する直前に印加した消去パルスより持続時間が長い消去パルスを印加するステップを含む、請求項１に記載の方法。
【請求項８】
前記少なくとも１つのビットに前記少なくとももう１つの消去パルスを印加する前に、前記少なくとも１つのビットを第２の消去検証レベルで消去検証するステップであって、前記第２の消去検証レベルの電圧レベルが、前記第１の消去検証レベルの電圧レベルより小さいかあるいは等しい、ステップをさらに含む、請求項１に記載の方法。
【請求項９】
前記ビットが前記第１の消去検証レベルに合格し、かつ、前記第２の消去検証レベルに不合格である場合にのみ、少なくとももう１つの消去パルスを前記少なくとも１つのビットに印加するステップをさらに含む、請求項８に記載の方法。
【請求項１０】
前記少なくとも１つのビットを消去検証する前記ステップの後、前記少なくとも１つのビットに前記少なくとももう１つの消去パルスを印加する前に、一定の時間期間だけ待機するステップをさらに含む、請求項１に記載の方法。
【請求項１１】
前記少なくとも１つのビットに前記少なくとももう１つの消去パルスを印加する前に、一定の時間期間だけ待機するステップをさらに含む、請求項９に記載の方法。
【請求項１２】
前記消去パルスを印加するステップが、ホットホール注入によって消去するステップを含む、請求項１に記載の方法。
【請求項１３】
前記少なくとももう１つの消去パルスを印加するステップが、ホットホール注入によって消去するステップを含む、請求項１に記載の方法。
【請求項１４】
複数のトランジスタ・メモリセルと、
前記セルのビットに消去パルスを生成するようになされた電源と、
前記電源と連絡しているコントローラであって、
前記アレイの少なくとも１つのメモリセルの少なくとも１つのビットに消去パルスを印加するステップと、
前記少なくとも１つのビットを第１の消去検証レベルで消去検証するステップと、
前記ビットが前記第１の消去検証レベルに合格した場合に、少なくとももう１つの消去パルスを前記少なくとも１つのビットに印加するステップと、を実行するようになされたコントローラと、
を備えた不揮発性メモリセル・アレイ。
【請求項１５】
前記少なくとももう１つの消去パルスが、前記少なくとも１つのビットに前記少なくとももう１つの消去パルスを印加する直前に印加した消去パルスと同じ大きさのパルスである、請求項１４に記載のアレイ。
【請求項１６】
前記少なくとももう１つの消去パルスが、前記少なくとも１つのビットに前記少なくとももう１つの消去パルスを印加する直前に印加した消去パルスより小さいパルスである、請求項１４に記載のアレイ。
【請求項１７】
前記少なくとももう１つの消去パルスが、前記少なくとも１つのビットに前記少なくとももう１つの消去パルスを印加する直前に印加した消去パルスより大きいパルスである、請求項１４に記載のアレイ。
【請求項１８】
前記コントローラが、前記少なくとも１つのビットに前記少なくとももう１つの消去パルスを印加する直前に印加した消去パルスと同じ持続時間の前記少なくとももう１つの消去パルスを印加するようになされた、請求項１４に記載のアレイ。
【請求項１９】
前記コントローラが、前記少なくとも１つのビットに前記少なくとももう１つの消去パルスを印加する直前に印加した消去パルスより持続時間が短い前記少なくとももう１つの消去パルスを印加するようになされた、請求項１４に記載のアレイ。
【請求項２０】
前記コントローラが、前記少なくとも１つのビットに前記少なくとももう１つの消去パルスを印加する直前に印加した消去パルスより持続時間が長い前記少なくとももう１つの消去パルスを印加するようになされた、請求項１４に記載のアレイ。
【請求項２１】
前記コントローラが、前記少なくとも１つのビットに前記少なくとももう１つの消去パルスを印加する前に、電圧レベルが前記第１の消去検証レベルの電圧レベル以下である第２の消去検証レベルで、前記少なくとも１つのビットを消去検証するようにさらになされた、請求項１４に記載のアレイ。
【請求項２２】
前記コントローラが、前記ビットが前記第１の消去検証レベルに合格し、かつ、前記第２の消去検証レベルに不合格である場合にのみ、少なくとももう１つの消去パルスを前記少なくとも１つのビットに印加するようになされた、請求項２１に記載のアレイ。
【請求項２３】
前記コントローラが、一定の時間期間だけ待機した後、少なくとももう１つの消去パルスを前記少なくとも１つのビットに印加するようになされた、請求項１４に記載のアレイ。
【請求項２４】
前記コントローラが、一定の時間期間だけ待機した後、少なくとももう１つの消去パルスを前記少なくとも１つのビットに印加するようになされた、請求項２１に記載のアレイ。
【請求項２５】
前記コントローラが、ホットホールを注入する消去パルスを印加するようになされた、請求項１４に記載のアレイ。
【請求項２６】
前記メモリセルが窒化物リード・オンリ・メモリ（ＮＲＯＭ）セルからなる、請求項１４に記載のアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に不揮発性メモリアレイのメモリセルの消去に関し、詳細にはメモリセルのビットを消去し、それにより消去後における閾値電圧の変動を小さくし、かつ、信頼性を高めるための方法に関する。
【背景技術】
【０００２】
メモリセルは、多くのタイプの電子デバイスおよび集積回路の実施態様に使用されている。これらのデバイスには、他にもあるが、マイクロプロセッサ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、消去可能プログラマブル・リード・オンリ・メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル・リード・オンリ・メモリ（ＥＥＰＲＯＭ）、フラッシュＥＥＰＲＯＭメモリ、プログラマブル・ロジック・デバイス（ＰＬＤ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、専用集積回路（ＡＳＩＣ）がある。メモリセルは、これらおよびその他の集積回路のためのデータおよびその他の情報を記憶するために使用されている。
【０００３】
メモリセルは、通常、閾値電圧をプログラムすることができるトランジスタからなっている。例えば、フローティング・ゲート・トランジスタあるいはスプリット・ゲート・トランジスタは、制御端子とトランジスタ中のチャネルの間に設けられたフローティング・ゲートを充電し、あるいは放電させることによってプログラムされ、あるいは消去される閾値電圧（Ｖt）を有している。メモリセルのフローティング・ゲートを充電し、あるいは放電させることによって、このようなメモリセルにデータを書き込み、そのデータに対応する閾値電圧を達成している。
【０００４】
セルをプログラムするためには、フローティング・ゲートを電子で充電する必要があり、それにより閾値電圧Ｖtを大きくしている。セルを消去するためにはフローティング・ゲートから電子を除去する必要があり、それにより閾値電圧Ｖtを小さくしている。
【０００５】
２進メモリは、メモリセル毎に１ビットのデータを記憶している。したがって２進メモリセルのフローティング・ゲート・トランジスタは、高閾値電圧状態および低閾値電圧状態の２つの区別可能な状態を有している。読出し基準電圧レベルと呼ばれているカットオフ閾値電圧値を超える閾値電圧を有するメモリセルは、プログラムされた状態にあると見なされる。逆に、閾値電圧が読出し基準電圧レベル未満のメモリセルは、消去された状態にあると見なされる。
【０００６】
マルチビット・パー・セルのメモリは、メモリセル毎に複数のビットを記憶していることに留意されたい。したがって、メモリセルの閾値電圧の範囲は、メモリセルに記憶される可能マルチビットデータ値に対応する多数の状態に分割される。
【０００７】
不揮発性半導体メモリの問題は、メモリセルの閾値電圧の変動すなわち意図しない変化である。例えば、電荷には、常にメモリセルのフローティング・ゲートからリークする傾向があり、セルの閾値電圧が変化する原因になっている。電荷のリークが、ｎチャネル・メモリセルの閾値電圧を小さくし、また、フローティング・ゲートまたはフローティング・ゲートを取り囲んでいる絶縁体による電荷の収集すなわちトラップが、セルの閾値電圧を大きくしている。さらに、メモリのオペレーション、例えばプログラミングまたは消去により、アクセスされていないメモリセルがストレスを受け、あるいは妨害され、閾値電圧が変化する原因になっている。閾値電圧の変化は、メモリセルの状態およびメモリセルに記憶されているデータ値が変化し、データエラーの原因になるため、問題である。このようなデータエラーは、多くのメモリアプリケーションにおいて許容されるものではない。この問題は、マルチビット・パー・セルのメモリの場合、特定の状態に対応する閾値電圧の範囲が一般的により小さく、そのためにメモリセルの状態を変化させる機会がより多いため、２進メモリの場合よりさらに深刻である。
【０００８】
他のタイプの不揮発性セルは、「Ｔｗｏ  Ｂｉｔ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｕｔｉｌｉｚｉｎｇ  Ａｓｙｍｍｅｔｒｉｃａｌ  Ｃｈａｒｇｅ  Ｔｒａｐｐｉｎｇ」という名称の、本出願人による同時係属の米国特許出願第０８／９０５，２８６号に記載されている、窒化物リード・オンリ・メモリ（ＮＲＯＭ）セルである。ＮＲＯＭセルのプログラミングおよび消去については、２０００年５月４日出願の「Ｐｒｏｇｒａｍｍｉｎｇ  Ｏｆ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｃｅｌｌｓ」という名称の、本出願人による同時係属の米国特許出願第０９／５６３，９２３号の一部継続出願である、２０００年１２月７日出願の「Ｐｒｏｇｒａｍｍｉｎｇ  Ａｎｄ  Ｅｒａｓｉｎｇ  Ｍｅｔｈｏｄｓ  Ｆｏｒ  Ａｎ  ＮＲＯＭ  Ａｒｒａｙ」という名称の、本出願人による同時係属の米国特許出願第０９／７３０，５８６号に記載されている。上で参照したすべての特許文献の開示は、参照により本明細書に組み込まれている。
【０００９】
フローティング・ゲート・セルとは異なり、ＮＲＯＭセルは、個別に充電することができる２つの個別領域を有している。充電可能領域は、それぞれ１ビットを画定している。個別に充電することができる領域は、ゲートの真下の酸化物−窒化物−酸化物（ＯＮＯ）サンドイッチ中に形成された窒化物層の内部に見出される。ビットをプログラムする場合、窒化物層にチャネル熱電子が注入される。逆方向で読み出されると、負の電荷によってセルの閾値電圧が上昇する。ＮＲＯＭセルの場合、各ビットは、ビットをプログラムする方向とは反対の方向に読み出される（「逆方向読出し」）。逆方向読出しプロセスの説明については、上で言及した米国特許出願第０８／９０５，２８６号に記載されている。
【００１０】
上で言及した本出願人による同時係属の米国特許出願第０９／７３０，５８６号に、ＮＲＯＭセルにおけるビットを消去するための手順の１つが記載されている。その方法には、メモリアレイの現行の状態に適合した消去パルスを印加するステップが含まれている。詳細には、この方法には、消去すべきビットの現行の閾値電圧レベルを測定するステップ（測定は、所定の範囲内の精度で実施される）、および測定した現行閾値電圧レベルに基づいて、消去すべきビットに印加する次の消去パルスの増分ドレイン電圧レベルを選択するステップが含まれている。
【００１１】
以下は、前述の方法による、１ブロックのＮＲＯＭセルのビットを消去する例を示したものである。最初に、消去すべきブロックが読み出され、次にその消去状態がチェックされる。ブロックのすべてのビットが既に消去されている場合、プロセスは終了する。ブロックがさらに消去を必要としている場合、消去パルスが、通常、任意の適切な基準に従って画定された定義済ゲートおよびドレイン電圧で供給される。次に、どれだけ消去されたか、また、どれだけ消去しなければならないかを決定するために、読出しレベルが、プログラム検証レベル（すなわち完全にプログラムされたビットのレベル）から消去検証レベル（すなわち完全に消去されたビットのレベル）に向かって逐次低減される。
【００１２】
詳細には、読出し電圧レベルがプログラム検証（ＰＶ）レベルに設定され、ブロックが読み出される。ブロックのすべてのビットの読出しオペレーションが終了すると、消去検証レベルに達していない限り、読出し電圧レベルが低減される。消去検証レベルにおける読出しオペレーションが首尾良く終了すると、ブロックが完全に消去され、プロセスが終了するが、読出しオペレーションが、何らかのポイントで失敗すると、任意の適切な基準に従ってドレイン電圧レベルが増加され、新しいドレイン電圧レベルを使用した他の消去パルスが印加される。この消去プロセスは、消去パルスが消去する必要のあるビットを首尾良く消去するまで継続される。このプロセスには、消去パルスの数が最大数を超過していないことをチェックするステップが含まれている。最大数を超過している場合、エラーフラグがセットされ、プロセスは停止する。
【００１３】
不揮発性半導体メモリセルに関して上で言及したように、ＮＲＯＭセルの問題は、メモリセルの閾値電圧の変動すなわち意図しない変化である。例えば室温では、消去状態にあることが考えられるビットは、常に閾値電圧が増加する。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
変動の問題に関しては、いくつかの問題がある。変動により、消去状態の電圧レベルと読出し基準レベルの間の電圧レベルのマージンが失われるため、従来技術では、消去検証レベルは、特定の低電圧レベルに設定され、消去状態の電圧レベルと読出し基準レベルの間に距離を置くべく、安全係数が考慮されている。これは、消去状態の電圧レベルと読出し基準レベルの間の「窓」の維持、と呼ばれている。プログラム状態の電圧レベルと読出し基準レベルの間にも、同様の「窓」が存在している。マージンの損失を克服するための方法の１つは、消去状態の電圧レベルが絶え間なく変動した後であっても、消去状態の電圧レベルと読出し基準レベルと分離する大きな窓を維持することであるが、大きな窓を維持することにより、また別の問題がもたらされることになる。窓を大きくすることにより、サイクリングおよび保存に有害な影響が及ぼされ、そのために信頼性が損なわれることになる。また、窓を大きくすることにより、書込み時間を長くしなければならず、そのために性能が損なわれることになる。
【課題を解決するための手段】
【００１５】
本発明の目的は、メモリセルのビットを消去し、それにより消去後における閾値電圧の変動を小さくするための方法を提供することである。本発明の好ましい実施形態によれば、消去パルスがビットに印加され、そのビットが読み出されて、そのビットが消去検証レベルに合格したかどうかがチェックされる。従来技術とは対照的に、ビットが消去検証レベルに合格すると、少なくとももう１つの消去パルスがそのビットに印加される。
【００１６】
ゲートおよびドレインと同じ電圧レベルで、かつ、先行する消去パルスの持続時間と同じ時間の間、追加消去パルスが印加される。別法としては、追加パルスの任意の値またはすべての値を変更することもできる。
【００１７】
本発明の他の実施形態によれば、以下でさらに詳細に説明するように、ビットが第２の検証レベルに不合格である場合にのみ、少なくとも１つの追加消去パルスを印加することによって、信頼性がさらに向上している。
【００１８】
したがって、本発明の好ましい実施形態によれば、不揮発性メモリセル・アレイの少なくとも１つのメモリセルの少なくとも１つのビットに消去パルスを印加するステップと、少なくとも１つのビットを第１の消去検証レベルで消去検証するステップと、少なくとも１つのビットが第１の消去検証レベルに合格した場合に、そのビットに少なくとももう１つの消去パルスを印加するステップとを含んだ、不揮発性メモリセル・アレイのメモリセルのビットを消去するための方法が提供される。
【００１９】
本発明の一実施形態によれば、上記方法には、少なくとも１つのビットに少なくとももう１つの消去パルスを印加する直前に印加した消去パルスと同じ大きさの消去パルスを印加するステップが含まれている。
【００２０】
あるいは、本発明の他の実施形態によれば、上記方法には、少なくとも１つのビットに少なくとももう１つの消去パルスを印加する直前に印加した消去パルスより小さい消去パルスを印加するステップが含まれている。
【００２１】
あるいは、本発明のさらに他の実施形態によれば、上記方法には、少なくとも１つのビットに少なくとももう１つの消去パルスを印加する直前に印加した消去パルスより大きい消去パルスを印加するステップが含まれている。
【００２２】
本発明の好ましい実施形態によれば、少なくとももう１つの消去パルスを印加するステップには、少なくとも１つのビットに少なくとももう１つの消去パルスを印加する直前に印加した消去パルスの持続時間と同じか、あるいは短いか、もしくは長い消去パルスを印加するステップが含まれている。
【００２３】
さらに、本発明の好ましい実施形態によれば、上記方法には、少なくとも１つのビットに少なくとももう１つの消去パルスを印加する前に、少なくとも１つのビットを、電圧レベルが第１の消去検証レベルより低いかあるいは等しい第２の消去検証レベルで消去検証するステップが含まれている。
【００２４】
さらに、本発明の好ましい実施形態によれば、上記方法には、少なくとも１つのビットが第１の消去検証レベルに合格し、かつ、第２の消去検証レベルに不合格の場合にのみ、そのビットに少なくとももう１つの消去パルスを印加するステップが含まれている。
【００２５】
本発明の好ましい実施形態によれば、上記方法には、さらに、少なくとも１つのビットを消去検証した後、該少なくとも１つのビットに少なくとももう１つの消去パルスを印加する前に、一定の時間期間だけ待機するステップが含まれている。
【００２６】
本発明の好ましい実施形態によれば、消去パルス（または少なくとももう１つの消去パルス）を印加するステップには、ホットホール注入によって消去するステップが含まれている。
【００２７】
また、本発明の好ましい実施形態によれば、複数のトランジスタ・メモリセルと、セルのビットに消去パルスを生成するようになされた電源と、該電源と連絡している、アレイの少なくとも１つのメモリセルの少なくとも１つのビットに消去パルスを印加するステップ、少なくとも１つのビットを第１の消去検証レベルで消去検証するステップ、および少なくとも１つのビットが第１の消去検証レベルに合格した場合に、そのビットに少なくとももう１つの消去パルスを印加するステップを実行するようになされたコントローラとを備えた不揮発性メモリセル・アレイが提供される。
【００２８】
本発明の好ましい実施形態によれば、上記メモリセルには、窒化物リード・オンリ・メモリ（ＮＲＯＭ）セルが含まれている。
本発明については、添付の図面に照らして行う以下の詳細な説明から、より完全に理解され、かつ、認識されよう。
【発明を実施するための最良の形態】
【００２９】
図１を参照すると、本発明の好ましい実施形態に従って構築され、かつ、動作する、不揮発性メモリセル・アレイ１０が示されている。アレイ１０は、例えばＥＥＰＲＯＭアレイである。アレイ１０は、それぞれ関連する、一括してＷＬで示す語線に接続された複数のメモリセル１２、および一括してＢＬで示す２本のビット線を備えている。単一のメモリセル１２は、単一ビットまたは複数のビットを記憶している。
【００３０】
本発明の一実施形態によれば、メモリセル１２は、窒化物リード・オンリ・メモリ（ＮＲＯＭ）セルである。本発明は、ＮＲＯＭセルに限定されないが、ＮＲＯＭセルを使用することにより、以下で説明する特定の利点が提供される。
【００３１】
電源１４は、メモリセル１２のビットを消去するための消去パルスを生成するようになされている。コントローラ１６は、以下で詳細に説明するように、ビットの消去を制御するべく、電源１４と連絡していることが好ましい。
【００３２】
次に図２を参照すると、本発明の好ましい実施形態による、アレイ１０のメモリセル１２のビットを消去するための方法が示されている。
アレイ１０の１つまたは複数のメモリセル１２の１つまたは複数のビットに、消去パルスが（図１に示す電源１４およびコントローラ１６によって）印加される（ステップ１００）。この好ましい実施形態では、選択されたビットに対する消去パルスの印加は、概ね、ビットの語線に対する負のゲート電圧の印加、ビット線に対する、ドレインとして作用する正のドレイン電圧の印加、およびビット線に対する、ソースとして作用するフローティング電圧の印加からなっている。負のゲート電圧および正のドレイン電圧の大きさおよび持続時間は、とりわけビットの消去量に影響する。上で言及したように、本出願人による同時係属の米国特許出願第０９／７３０，５８６号に、消去パルスを印加するための手順の１つが記載されている。
【００３３】
消去パルスにより、ビットの閾値電圧が小さくなる。ビットの閾値電圧は、当分野で知られているセンス増幅器（図示せず）などを使用して、一般的にそのビットを読み出すことによってチェックされる。ビットの閾値電圧が「読出し基準」電圧レベルより小さい場合、そのビットは、消去された状態にあると見なされる。逆に、ビットの閾値電圧が読出し基準電圧レベルより大きい場合、そのビットは、プログラムされた状態にあると見なされる。
【００３４】
したがって、消去パルスを印加した（ステップ１００）後、１つまたは複数のビットが第１の消去検証レベルで消去検証される（ステップ１０２）。第１の消去検証レベルに「合格する」ということは、特定のビットの閾値電圧が読み出され、第１の消去検証基準レベル以下であることが確認されることを意味している。また、第１の消去検証レベルに「不合格である」ということは、特定のビットの閾値電圧が読み出され、第１の消去検証基準レベルを超えていることが確認されることを意味している。特定のビットが第１の消去検証レベルに不合格であると、上記方法はステップ１００に戻り、そのビットが第１の消去検証レベルに合格するまで、別の消去パルスが印加される。
【００３５】
本発明の好ましい実施形態によれば、特定のビットが第１の消去検証レベルに合格すると、少なくとももう１つの消去パルスがそのビットに印加される（ステップ１０４）。この１つまたは複数の追加消去パルスは、ステップ１０４の直前に印加した消去パルスの大きさと同じか、あるいはそれより小さいか、もしくはそれより大きいパルスである。「より大きい」とは、ＢＬ電圧より大きいか、あるいはＷＬ電圧より小さいか、もしくはその両方であることを意味している。追加として、あるいは別法として、この１つまたは複数の追加消去パルスを、ステップ１０４の直前に印加した消去パルスの持続時間と同じか、あるいはそれより短いか、もしくはそれより長い持続時間で印加することができる。例えば、直前に印加した消去パルスが、持続時間が２５０μｓｅｃで、Ｖg＝−５ＶおよびＶd＝６Ｖであったとすると、持続時間が２５０μｓｅｃで、Ｖg＝−５．２ＶおよびＶd＝６Ｖの追加消去パルスにすることができる。他の別法として、持続時間が２５０μｓｅｃで、Ｖg＝−５ＶおよびＶd＝６．３Ｖにすることができ、あるいは持続時間が２５０μｓｅｃで、Ｖg＝−５．５ＶおよびＶd＝６．３Ｖにすることもできる。さらに他の別法として、持続時間が５００μｓｅｃで、Ｖg＝−５ＶおよびＶd＝６Ｖにすることができる。上記方法は、消去状態にあることが考えられるすべてのビットが、上で説明したステップ１００、１０２および１０４に従って消去されるまで継続される。ビットは、１回につき１ビットを消去することができ、あるいは１回につき複数のビットを消去することもできる。
【００３６】
追加消去パルスを印加することによる利点については、図３を参照することによって理解されよう。図３は、従来技術による変動特性と本発明の好ましい実施形態による追加消去パルス印加後の変動特性を比較した、消去状態にあるビットの閾値電圧レベルの変動特性をグラフで示したものである。
【００３７】
従来技術では、１つのビットが初期消去され、それにより閾値電圧がＶt0になる。この閾値電圧は、必ずしもそうとは限らないが、通常、１０対数尺度時間毎に約５０ｍＶの割合で、時間と共に上に向かって変動すなわち増加し、最終的に、漸近的に上限に到達している。また、図３には、消去検証に合格した後、追加消去パルスが１つだけ印加された同一ビットの閾値電圧変動曲線が、参照番号７０で示されている。例えば、印加される追加消去パルスは、持続時間が２５０μｓｅｃであり、このビットに接続されている語線に印加される負のゲート電圧Ｖgの範囲は、約−５〜−７Ｖであり、また、このビットに接続されているドレインビット線に対する正のドレイン電圧Ｖdの範囲は、約４〜６Ｖである。ソースビット線は、フローティングあるいはドライブされている。この追加消去パルスにより、このビットの閾値電圧が、Ｖt0−ΔＶtに低下している。ΔＶtの範囲は、例えば３００〜４００ｍＶである。これらは単に例示的電圧レベルおよび持続時間に過ぎず、本発明がこれらの値に全く制限されないことは、当分野の技術者には容易に理解されよう。
【００３８】
閾値電圧変動曲線７０は、少数のプログラムサイクルおよび消去サイクルに対する変動の一例を示したものである。図３には、また、多数のプログラムサイクルおよび消去サイクルに対する例示的変動である変動曲線７１が示されている。上で言及したように、少数のプログラムサイクルおよび消去サイクルの方が、多数のプログラムサイクルおよび消去サイクルより変動が大きいことが分かる。したがって、追加パルスによる閾値の減少（すなわちΔＶt）は、多数のサイクルの後より大きいため、追加パルスは、少数のサイクルに対してより効果的である。以下でさらに説明するように、追加消去パルスは、プログラム状態における保存損失の増加を回避するべく、一定の待機期間を置いて印加することができ、それにより信頼性をさらに高めることができる。
【００３９】
次に図４を参照すると、メモリセル・アレイ１０の複数のメモリセル１２の閾値電圧レベルの分布が示されている。ｔ1＝０（すなわち、上で説明した１つまたは複数の追加消去パルスの印加時）では、消去されたビットの閾値電圧は、一般的にすべて同様ではなく、何らかの電圧レベルＶjと第１の消去検証レベル（ＶEV1）の間の範囲に集中している。一定の時間ｔ2が経過すると、ビットの閾値電圧は、様々な範囲の電圧レベルに変動している。数十の対数時間（ｌｏｇ−ｔｉｍｅ  ｄｅｃａｄｅ）が経過すると、ビットの閾値電圧は、何らかの電圧レベルＶkと何らかの他の電圧レベルＶmの間の範囲に変動している。
【００４０】
消去されたビットのいくつかは、追加消去パルスを印加しなくても、閾値電圧が十分に小さいレベルにあり、変動後においても満足すべき低レベルを維持していることに留意されたい。これらのビットに対しては、追加消去パルスを印加する必要はなく、追加消去パルスを印加することにより、逆にこれらのビットの信頼性を損なうことになる。したがって、閾値電圧レベルのうちのより小さいレンジに集中しているビットに対しては、１つまたは複数の追加消去パルスの印加を抑制することが有利である。例えば、閾値電圧レベルが電圧レベルＶjと、ＶEV2＜ＶEV1である第２の消去検証レベル（ＶEV2）との間にある消去されたビットは、最終的に、追加消去パルスを印加する必要なく、許容可能な電圧レベルの範囲に変動する。これらのビットに対する１つまたは複数の追加消去パルスの印加を抑制することにより、これらのビットのプログラム状態の信頼性が改善される。
【００４１】
したがって本発明により、次に図５を参照して説明する、少なくとも１つの追加消去パルスを選択的に印加するための方法が提供される。
図５に示す方法は、図２に示す方法と基本的に同じであるが、図５に示す方法では、ステップ１０４（少なくとももう１つの消去パルスをビットに印加する）に先立って、ビットが第２の消去検証レベルで消去検証される（ステップ１０６）点が異なっている。この少なくとももう１つの消去パルスは、ビットが第１の消去検証レベルに合格し、かつ、第２の消去検証レベルに不合格である場合にのみ、そのビットに印加される（ステップ１０４）。（例えば、第１の消去検証レベルと第２の消去検証レベルの差は、約２００ｍＶである）。そうではなく、ビットが第１および第２の消去検証レベルの両方に合格した場合は、それ以降、追加消去パルスは印加されない（ステップ１０８）。これにより、消去されたビットの総合的な信頼性が改善される。
【００４２】
また、本発明により、次に図６を参照して説明する、少なくとも１つの追加消去パルスを、一定の遅延後に選択的に印加するための方法が提供される。
図６に示す方法は、図２または図５に示す方法と基本的に同じであるが、図６に示す方法では、特定のビットが第１の消去検証レベルに合格した（ステップ１０２）後に、一定の遅延が設けられている（ステップ１２０）点が異なっており、プロセスは、少なくとももう１つの消去パルスを印加するかどうかを決定する（ステップ１２２）前に、一定の時間期間だけ待機する。この待機時間の間、ビットの閾値電圧が若干変動する。この変動は、後続するパルスをより有効的なものとする。というのは、閾値電圧の増加は、より高い縦方向電界を有する、よりプログラムされた状態を表すからである。これは、負のゲートを、セルによって決定される正確な量だけ大きくすることと等価である。待機期間を設けることによる利点の１つは、変動の対数的な性質であり、初期待機期間は、変動の実質的な部分からなっている。待機期間経過後の追加パルスは、その縦方向電界内において、変動自体と自己整列する。したがって、１つまたは複数の追加消去パルスの印加を遅延させることにより、待機期間の間に生じるあらゆる変動を修正することができ、それにより、プログラム状態の保存を劣化させる過剰消去状態が最小化され、総合的な信頼性がさらに改善される。
【００４３】
少なくとももう１つの消去パルスを印加するかどうかの決定（ステップ１２２）には、ビットが第１の消去検証レベルに合格したかどうかをチェックするステップ（図２に示す方法と同様に）、またはビットが第１および第２の消去検証レベルの両方に合格したかどうかをチェックするステップ（図５に示す方法と同様に）が含まれている。遅延を有する図６の実施形態では、第１および第２の消去検証レベルを同じレベルにすることができることに留意されたい。
【００４４】
本発明の一実施形態によれば、少なくとももう１つの消去パルスの印加には、強さが異なる消去パルスが使用されている。例えば、図６に示すように、ビットがステップ１２２の基準に不合格である場合（例えば、第１および第２の消去検証レベルの両方に合格しない場合）、比較的強力な性質を有する少なくとももう１つの消去パルス（例えば、持続時間が５００μｓｅｃで、Ｖg＝−７ＶおよびＶd＝６Ｖ）が印加される（ステップ１２４）。ビットがステップ１２２の基準に合格した場合（例えば、第１の消去検証レベルのみに合格した場合）は、比較的弱い性質を有する少なくとももう１つの消去パルス（例えば、持続時間が２００μｓｅｃで、Ｖg＝−５ＶおよびＶd＝５Ｖ）が印加される（ステップ１２６）か、あるいは（例えば、ビットが第１および第２の消去検証レベルの両方に合格した場合）は、それ以降、追加消去パルスは印加されない（ステップ１２８）。既に言及したように、この１つまたは複数の追加消去パルスは、その前に印加された消去パルスの大きさと同じか、あるいはそれより小さいか、もしくはそれより大きいパルスであり、あるいはその前に印加された消去パルスの持続時間と同じか、それより短いか、もしくはそれより長いパルスである。例えば、その前に印加された消去パルスが、持続時間が２５０μｓｅｃで、Ｖg＝−５ＶおよびＶd＝６Ｖであったとすると、持続時間が２５０μｓｅｃで、Ｖg＝−５．２ＶおよびＶd＝６Ｖの追加消去パルスにすることができる。他の別法として、持続時間が２５０μｓｅｃで、Ｖg＝−５ＶおよびＶd＝６．３Ｖにすることができ、他の別法として、持続時間が２５０μｓｅｃで、Ｖg＝−５．５ＶおよびＶd＝６．３Ｖにすることもできる。さらに他の別法として、持続時間が５００μｓｅｃで、Ｖg＝−５ＶおよびＶd＝６Ｖにすることができる。フラッシュメモリの場合、待機期間の長さを、例えば１００ｍｓｅｃにすることができることに留意されたい。
【００４５】
消去されたビットの初期閾値電圧を小さくし、かつ、変動の勾配を小さくする本発明の方法により、従来技術に勝るいくつかの利点が提供される。
１．初期閾値電圧が従来技術よりも小さいため、閾値電圧レベルが増加する勾配が従来技術の勾配と同じであったとしても、閾値電圧が増加する方向に変動する時間が従来技術よりも長い（以下で説明するように、実際の勾配は同じではない）。本発明による技法は、変動問題の大きさに自己調整するため、このことは主として少数のサイクルに対して云えることである。
【００４６】
２．消去検証に合格した後、少なくとも１つの追加消去パルスが印加されるため、消去検証レベルを従来技術より高い電圧レベルに設定することができる。これは、消去状態の電圧レベルと読出し基準レベルを分離するために、本発明が従来技術より小さい窓を使用していることを意味している。窓をより小さくすることにより、信頼性が向上している。
【００４７】
３．特に一定の遅延後に、少なくとも１つの追加消去パルスを印加することにより、消去されたビットの閾値電圧レベルが増加する勾配が実際に小さくなることが分かった。例えば図３を参照すると、閾値電圧変動曲線７０の勾配は、従来技術の曲線の勾配の約半分であることが分かる。したがって本発明は、消去されたビットの閾値電圧の変動を、互いに作用し合って減少させている。
【００４８】
４．ＮＲＯＭメモリセルは、Ｆ−Ｎトンネル化によって消去されるフローティング・ゲート・セルと対比すると、ホットホール注入によって消去される。本発明はＮＲＯＭセルに限定されないが、過剰消去を回避し、また、必要に応じて、より大きく、かつ、より持続時間の長い消去パルスの使用を可能にするためには、ＮＲＯＭセルを使用することが有利である。
【００４９】
本発明が、上に具体的に示し、かつ、説明した内容に何ら制限されないことは、当分野の技術者には理解されよう。そうではなく、本発明の範囲は、特許請求の範囲の各請求項によって定義されるものとする。
【図面の簡単な説明】
【００５０】
【図１】本発明の好ましい実施形態に従って構築され、かつ、動作する、不揮発性メモリセル・アレイの略図である。
【図２】本発明の好ましい実施形態による、不揮発性メモリセル・アレイのメモリセルのビットを消去するための方法を示す流れ図である。
【図３】従来技術による変動特性と本発明の好ましい実施形態による追加消去パルス印加後の変動特性を比較した、少数のサイクルおよび多数のサイクルの後の消去状態にあるビットの閾値電圧レベルの変動特性を示す簡易グラフである。
【図４】本発明の好ましい実施形態による追加消去パルスを印加する前と漸近閾値電圧レベルに接近した後の、複数のメモリセルの閾値電圧レベルの分布を示す簡易グラフである。
【図５】本発明の好ましい他の実施形態による、不揮発性メモリセル・アレイのメモリセルのビットを消去するための方法を示す流れ図である。
【図６】本発明の好ましいさらに他の実施形態による、不揮発性メモリセル・アレイのメモリセルのビットを消去するための方法を示す流れ図である。
【図１】
2005506653.tif 000003
【図２】
2005506653.tif 000004
【図３】
2005506653.tif 000005
【図４】
2005506653.tif 000006
【図５】
2005506653.tif 000007
【図６】
2005506653.tif 000008
【国際公開パンフレット】
2005506653.tif 000009
2005506653.tif 000010
2005506653.tif 000011
2005506653.tif 000012
2005506653.tif 000013
2005506653.tif 000014
2005506653.tif 000015
2005506653.tif 000016
2005506653.tif 000017
2005506653.tif 000018
2005506653.tif 000019
2005506653.tif 000020
2005506653.tif 000021
2005506653.tif 000022
2005506653.tif 000023
2005506653.tif 000024
2005506653.tif 000025
2005506653.tif 000026
2005506653.tif 000027
2005506653.tif 000028
2005506653.tif 000029
【国際公開パンフレット（コレクトバージョン）】
2005506653.tif 000030
2005506653.tif 000031
【国際調査報告】
2005506653.tif 000032