(57)【要約】プログラマブル導電ランダムアクセスメモリ（ＰＣＲＡＭ）セルの抵抗レベルを読み出す検知回路を提供する。上昇した行ライン電圧からアクセストランジスタを起動することによって、ＰＣＲＡＭセルの両端間に電位差が生じる。ディジットライン及びディジット相補基準ラインが、第１の予め設定された電圧にプリチャージされる。検知されたセルは、ＰＣＲＡＭセルのプログラマブル導電記憶素子の抵抗を通じてディスチャージされたプリチャージ電圧を有する。ディジットラインで読み出された電圧と基準導体の電圧との比較が行われる。ディジットラインの電圧が基準電圧より高い場合、セルは、高抵抗値（すなわち、論理ハイ）として読み出される。それに対して、ディジットラインで測定された電圧が基準電圧より低い場合、セルは、低抵抗地（すなわち、論理ロー）として読み出される。
2005518627.tif 000002
【特許請求の範囲】
【請求項１】
プログラマブル導電ランダムアクセスメモリ素子の格納された値を検知する方法であって、
ディジットライン及びディジット相補ラインを、予め設定された電圧値にプリチャージし、
前記素子と前記ディジットラインとの間に結合されたアクセストランジスタを起動して、読出し電圧を前記素子に印加し、
前記ディジットラインの電圧と、前記ディジット相補ラインの電圧とを比較して、前期素子の論理状態を決定することを特徴とする方法。
【請求項２】
前記プリチャージを実行する際に、前記ディジットライン及び前記ディジット相補ラインを約Ｖｄｄにプリチャージすることを特徴とする請求項１記載の方法。
【請求項３】
前記プリチャージを実行する際に、プリチャージ制御信号をプリチャージ回路で受信するとともに、前記ディジットライン及び前記ディジット相補ラインを約Ｖｄｄに結合することを特徴とする請求項１記載の方法。
【請求項４】
前記プリチャージを実行する際に、前記ディジットラインの電圧と前記ディジット相補ラインの電圧とを等しくすることを特徴とする請求項１記載の方法。
【請求項５】
前記起動を実行する際に、前記アクセストランジスタのゲートに結合した行ラインを起動することを特徴とする請求項１記載の方法。
【請求項６】
前記比較を実行する前の予め設定された期間中に前記ディジットラインの電圧をディスチャージすることを特徴とする請求項１記載の方法。
【請求項７】
前記ディスチャージを実行する際に、前記予め設定された電圧に更なる電圧を加えたものにほぼ等しい電圧値から前記ディジットラインの電圧をディスチャージすることを特徴とする請求項６記載の方法。
【請求項８】
前記更なる電圧が、前記アクセストランジスタに結合した前記ディジットラインと行ラインとの間の寄生容量に起因することを特徴とする請求項７記載の方法。
【請求項９】
前記素子の低抵抗レベルを読み出すことを特徴とする請求項１記載の方法。
【請求項１０】
前記素子に低抵抗レベルを再書込みすることを特徴とする請求項９記載の方法。
【請求項１１】
前記素子の高抵抗レベルを読み出すことを特徴とする請求項１記載の方法。
【請求項１２】
前記抵抗素子の第２端子に電圧を印加し、その電圧を０Ｖと予め設定された電圧との間とすることを特徴とする請求項１記載の方法。
【請求項１３】
前記印加を実行する際に、前記電圧をセルプレートに印加して、前記メモリ素子の前記第２端子に結合することを特徴とする請求項１２記載の方法。
【請求項１４】
半導体メモリセルを読み出す方法であって、
前記セルの抵抗素子の第１部分に結合した前記セルのセルプレートの電圧を、第１の予め設定された電圧に設定し、
前記セルのアクセストランジスタの第１端子及び基準導体を、第２の予め設定された電圧にチャージし、前記第１端子を前記セルの列ラインに結合し、前記トランジスタの第２端子を前記抵抗素子の第２部分に結合し、前記第１端子及び前記基準導体を、コンパレータの入力に結合し、
前記セルを読み出すために、前記アクセストランジスタのゲートを、第３の予め設定された電圧にチャージし、前記ゲートを、前記セルの行ラインに結合し、
前記第１端子を、前記抵抗素子を通じて、前記予め設定された電圧からディスチャージし、
前記セルの論理状態を決定するために、ディスチャージを実行した後の予め設定された期間中に前記第１端子の電圧と前記第２の予め設定された電圧とを比較することを特徴とする方法。
【請求項１５】
前記第２の予め設定された電圧を、前記第１の予め設定された電圧より高くすることを特徴とする請求項１４記載の方法。
【請求項１６】
前記放電を実行する際に、前記第１端子を、前記第２の予め設定された電圧と僅かにことなる第４の予め設定された電圧からディスチャージし、前記第４の予め設定された電圧が、前記列ラインに関連した寄生容量に起因することを特徴とする請求項１４記載の方法。
【請求項１７】
前記第３の予め設定された電圧を、前記メモリセルが読み出された後に前記メモリセルに前記抵抗レベルを再書込みするのに十分なレベルにチャージすることを特徴とする請求項１４記載の方法。
【請求項１８】
前記チャージを実行する際に、前記第３の予め設定された電圧を前記第２の予め設定された電圧まで増大することを特徴とする請求項１７記載の方法。
【請求項１９】
前記増大を実行する際に、前記第３の予め設定された電圧のレベルを約Ｖｄｄまで増大することを特徴とする請求項１８記載の方法。
【請求項２０】
前記メモリセルに前記高抵抗レベルを再書込みすることを特徴とする請求項１７記載の方法。
【請求項２１】
前記設定を行う際に、前記セルプレートの電圧を約Ｖｄｄに設定することを特徴とする請求項１４記載の方法。
【請求項２２】
前記設定を行う際に、前記セルプレートの電圧を約Ｖｄｄ／２に設定することを特徴とする請求項２１記載の方法。
【請求項２３】
トランジスタの第１端子をチャージする際に、前記第１端子及び前記基準導体を約Ｖｄｄにチャージすることを特徴とする請求項１４記載の方法。
【請求項２４】
ゲートをチャージする際に、前記抵抗素子を読み出すのに十分である値であるが前記セルをプログラムすることができる値より下の値に前記ゲートをチャージすることを特徴とする請求項１４記載の方法。
【請求項２５】
前記ゲートをチャージする際に、前記ゲートを、前記第１の予め設定された電圧と前記第２の予め設定された電圧との間の電圧レベルにチャージすることを特徴とする請求項２４記載の方法。
【請求項２６】
前記第１端子をディスチャージする際に、前記第１端子を、約Ｖｄｄに更なる電圧を加えたものからディスチャージすることを特徴とする請求項１６記載の方法。
【請求項２７】
前記第１端子をディスチャージする際に、前記第１端子を、約Ｖｄｄに約０．１Ｖを加えたものからディスチャージすることを特徴とする請求項２６記載の方法。
【請求項２８】
前記比較を実行する際に、前記ディスチャージの実行の開始後の約１５〜３０ｎｓに前記第１端子の電圧と前記第２の予め設定された電圧とを比較することを特徴とする請求項１４記載の方法。
【請求項２９】
前記メモリセルが論理ハイ状態を有するのを決定することを特徴とする請求項１４記載の方法。
【請求項３０】
前記メモリセルが論理ロー状態を有するのを決定することを特徴とする請求項１４記載の方法。
【請求項３１】
プログラマブル導電ランダムアクセスメモリセルの格納された値を検知する方法であって、
前記セルのアクセストランジスタの第１端子に結合したディジットラインを、第１の予め設定した電圧にプリチャージし、
前記セルのセルプレートを第２の予め設定された電圧にチャージし、前記第２の予め設定された電圧を、０Ｖと前記第１の予め設定された電圧との間とし、
前記アクセストランジスタのゲートに結合した行ラインに第３の予め設定された電圧を印加して、前記プログラマブル導電メモリセルの両端間の結果的に得られる電圧が、前記セルの論理状態を読み出すのに十分であるが、前記セルをプログラムするのには不十分であることを特徴とする方法。
【請求項３２】
プログラマブル導電ランダムアクセスメモリセルの格納された値を検知する方法であって、
ディジットラインを基準電圧値にプリチャージし、前記ディジットラインを、前記セルのアクセストランジスタの第１端子に結合し、
前記セルのセルプレートを第１の予め設定された電圧にチャージし、前記第１の予め設定された電圧を、０Ｖと前記基準電圧値との間の値とし、
前記メモリセルの行ラインを、第２の予め設定された電圧を印加することによって起動し、前記第２の予め設定された電圧が、前記メモリセルを読み出すのに十分であるが、前記メモリセルをプログラムするのに不十分であり、
前記メモリセルの論理状態を決定するために、前記ディジットラインで読み出された電圧と、前記基準電圧とを比較することを特徴とする方法。
【請求項３３】
ディジットライン及びディジット相補ラインと、
読出し動作前に、前記ディジットライン及びディジット相補ラインを、予め設定された電圧値にプリチャージする回路と、
読出し動作中にプログラマブル導電記憶素子を前記ディジットラインに結合するアクセストランジスタと、
前記読出し動作中に前記ディジットラインの電圧と前記ディジット相補ラインの電圧とを比較して、前記記憶素子の論理状態を決定するセンス増幅器とを具えることを特徴とする半導体メモリ構造。
【請求項３４】
前記予め設定された電圧を約Ｖｄｄとしたことを特徴とする請求項３３記載の構造。
【請求項３５】
前記プログラマブル導電記憶素子が、第１及び第２電極を有するカルコゲニドガラスを含むことを特徴とする請求項３３記載の構造。
【請求項３６】
前記カルコゲニドガラスがＧｅ，Ｓｅ及びＡｇ組成を有することを特徴とする請求項３５記載の構造。
【請求項３７】
前記ディジットラインと前記メモリ構造の行ラインとの間に可変寄生容量を更に具え、前記読出し動作中、前記可変寄生容量によって、前記ディジットラインが、前記予め設定された電圧より高い電圧レベルにチャージされることを特徴とする請求項３３記載の構造。
【請求項３８】
前記ディジット相補ラインを、前記メモリセルに関連するメモリアレイとは異なるメモリアレイに関連させることを特徴とする請求項３３記載の構造。
【請求項３９】
前記ディジットライン及び前記ディジット相補ラインを前記予め設定された電圧に等しくする等化回路を更に具えることを特徴とする請求項３３記載の構造。
【請求項４０】
プログラマブル導電記憶素子と、
列ラインと、
行ラインと、
前記プログラマブル導電記憶素子の第１端子に第１電圧を印加する導体と、
前記行ラインに印加されるゲート電圧に応答して前記プログラマブル導電記憶素子の他の端子に前記列ラインを選択的に結合するトランジスタと、
前記列ライン及び基準導体に結合したセンス増幅器と、
前記行ラインにゲート電圧を印加する前に、前記列ライン及び基準導体を、予め設定された電圧にプリチャージするプリチャージ回路とを具え、
前記センス増幅器が、前記ゲート電圧を前記行ラインに印加した後に前記プログラマブル導電記憶素子の抵抗値を決定するために前記列ラインの電圧と基準ラインの電圧とを比較することを特徴とする半導体メモリ。
【請求項４１】
前記第１電圧を、０Ｖと約Ｖｄｄとの間の電圧としたことを特徴とする請求項４０記載のメモリ。
【請求項４２】
前記プログラマブル導電記憶素子が、第１及び第２電極を有するカルコゲニドガラスを含むことを特徴とする請求項４０記載のメモリ。
【請求項４３】
前記カルコゲニドガラスがＧｅ，Ｓｅ及びＡｇ組成を有することを特徴とする請求項４２記載のメモリ。
【請求項４４】
前記ゲート電圧が、前記記憶素子を読み出すのに十分であるが前記記憶素子をプログラムするのに不十分であることを特徴とする請求項４０記載のメモリ。
【請求項４５】
前記列ラインに関連した可変寄生容量を更に具え、前記可変寄生容量によって、前記列ラインが、前記行ラインに印加される前記ゲート電圧に応答して前記プリチャージ回路によって印加される前記予め設定された電圧より高い電圧レベルにチャージされることを特徴とする請求項４０記載のメモリ。
【請求項４６】
前記可変寄生容量によって、前記列ラインが、前記プリチャージ回路によって印加される前記予め設定された電圧より高い約０．１Ｖにチャージされることを特徴とする請求項４５記載のメモリ。
【請求項４７】
前記センス増幅器が、
Ｎセンス増幅器と、
前記Ｎセンス増幅器に結合されたＰセンス増幅器とを具え、
前記Ｎセンス増幅器及び前記Ｐセンス増幅器が、前記列ラインの電圧値と前記基準導体の電圧値とを比較することを特徴とする請求項４０記載のメモリ。
【請求項４８】
前記基準導体を、前記記憶素子に関連したメモリアレイと異なるメモリアレイに関連させることを特徴とする請求項４０記載のメモリ。
【請求項４９】
前記基準導体に関連したダミー行ラインを更に具え、前記ダミー行ラインが、通常はダミー行ライン電圧で起動され、前記ゲート電圧が前記行ラインに印加されると、前記ダミー行ラインが不作動状態になり、前記基準導体の前記予め設定された電圧が、前記ダミー行ラインに関連した列ラインの寄生容量によって減少することを特徴とする請求項４０記載のメモリ。
【請求項５０】
プロセッサと、
前記プロセッサに結合した半導体メモリ構造とを具え、
前記半導体メモリ構造が、
ディジットライン及びディジット相補ラインと、
読出し動作前に、前記ディジットライン及び前記ディジット相補ラインを、予め設定された電圧値にプリチャージする回路と、
読出し動作中にプログラマブル導電記憶素子を前記ディジットラインに結合するアクセストランジスタと、
前記記憶素子の論理状態を決定するために前記読出し動作中に前記ディジットラインの電圧と前記ディジット相補ラインの電圧とを比較するセンス増幅器とを具えることを特徴とするプロセッサシステム。
【請求項５１】
前記予め設定された電圧を約Ｖｄｄとしたことを特徴とする請求項５０記載のシステム。
【請求項５２】
前記プログラマブル導電記憶素子が、第１及び第２電極を有するカルコゲニドガラスを含むことを特徴とする請求項５０記載のシステム。
【請求項５３】
前記カルコゲニドガラスがＧｅ，Ｓｅ及びＡｇ組成を有することを特徴とする請求項５２記載のシステム。
【請求項５４】
前記メモリセルの前記ディジットラインと行ラインとの間の可変寄生容量を更に具え、前記可変寄生容量によって、前記ディジットラインが、前記読出し動作中に前記予め設定された電圧より高い電圧レベルにチャージされることを特徴とする請求項５０記載のシステム。
【請求項５５】
前記ディジット相補ラインを、前記メモリセルに関連したメモリアレイと異なるメモリアレイに関連させることを特徴とする請求項５０記載のシステム。
【請求項５６】
プロセッサと、
前記プロセッサに結合した半導体メモリとを具え、
前記半導体メモリが、
プログラマブル導電記憶素子と、
列ラインと、
行ラインと、
前記プログラマブル導電記憶素子の第１端子に第１電圧を印加する導体と、
前記行ラインに印加されるゲート電圧に応答して、前記プログラマブル導電記憶素子の他の端子に前記列ラインを選択的に結合するトランジスタと、
前記列ライン及び基準導体に結合したセンス増幅器と、
前記行ラインにゲート電圧を印加する前に、前記列ライン及び基準導体を、予め設定された電圧にプリチャージするプリチャージ回路とを有し、
前記センス増幅器が、前記ゲート電圧が前記行ラインに印加された後に前記プログラマブル導電記憶素子の抵抗値を決定するために前記列ラインの電圧と基準ラインの電圧とを比較することを特徴とするプロセッサシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積メモリ回路に関する。更に詳しくは、本発明は、プログラマブル導電ランダムアクセスメモリ（ＰＣＲＡＭ）セルの内容を検知する方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ集積回路アレイができてから３０年を超え、半導体製造技術及び回路設計技術の発展により記憶容量が著しく増大している。これら二つの技術の著しい発展により、集積レベルも更に高くなり、これによって、メモリアレイサイズ及びコストが著しく減少するとともに、歩留まりが増大している。
【０００３】
ＤＲＡＭセルは、典型的には、基本的な構成要素として、アクセストランジスタ（スイッチ）と、電荷の形態で２値データビットを格納するキャパシタとを具える。典型的には、一方の極性の電荷が、論理ハイ（例えば、２値“１”）を表すためにキャパシタに格納され、逆の極性の格納された電荷が論理ロー（例えば、２値“０”）を表す。ＤＲＡＭの基本的な欠点は、キャパシタの電荷が最終的には漏洩することであり、したがって、キャパシタ電荷を「リフレッシュ」する必要があり、リフレッシュを行わない場合には、メモリセルに格納されたデータが消失する。
【０００４】
それに対して、通常のＳＲＡＭのメモリセルは、基本的な構成要素として、一つ以上のアクセストランジスタと、双安定ラッチとして機能するよう相互接続された二つ以上の集積回路装置の形態の記憶素子とを具える。そのような双安定ラッチの一例は、交差結合インバータである。双安定ラッチは、ＤＲＡＭセルの場合のように「リフレッシュ」される必要なく、電源電圧を受信し続ける間はデータビットを容易かつ無限に格納する。
【０００５】
不揮発性又は半揮発性記憶素子の他の形態を識別する努力がなされ続けている。近年の研究は、高抵抗状態と低抵抗状態のいずれかを示すようプログラムすることができる抵抗材料を注目している。そのような材料のプログラマブル抵抗素子を、例えば２値“１”データビットを格納するために高抵抗状態にプログラム（設定）し、又は、２値“０”を格納するために低抵抗状態にプログラムすることができる。格納されたデータビットを、アクセスデバイスにより抵抗性記憶素子を通じて切り替えられた読出し電流の大きさを検出することによって探索することができ、これによって、以前にプログラムされた安定した抵抗状態を表す。
【０００６】
最近では、プログラマブル導電記憶素子が開発されている。例えば、切替可能な抵抗状態を有するカルコゲニドガラスが、ＤＲＡＭ装置のような記憶装置で用いられるデータ格納メモリセルとして研究されている。米国特許第５，７６１，１１５号、米国特許第５，８９６，３１２号及び米国特許第６，０８４，７９６号は全てこの技術を記載しており、参照することによってここに組み込まれる。上記カルコゲニドガラスで構成されるようなプログラマブル導電記憶素子の特徴の一つは、典型的には金属イオンをドープすることができるカルコゲニドガラス及びガラスの一つ以上の表面上で互いに離間したカソード及びアノードを有する。ドープされたガラスは、通常の安定した高抵抗状態を有する。カソードとアノードの間に電圧を印加することによって、安定した低抵抗経路がガラスに生じる。したがって、安定した低抵抗状態及び高抵抗状態を用いて２値データを格納することができる。
【０００７】
ドープされたカルコゲニドガラス材料で構成されたプログラマブル導電記憶素子は、典型的には、記憶素子の両端間に電圧を印加することによって低抵抗状態にプログラムすることができる安定した高抵抗状態を有する。メモリセルを高抵抗状態に戻すために、典型的には、記憶素子を低抵抗状態にプログラムするのに用いられる電圧以上の負すなわち逆電圧にセルをプログラムする必要がある。特に期待されるプログラマブル導電カルコゲニドガラスの一つは、Ｇｅ：Ｓｅガラス組成を有し、銀がドープされている。
【０００８】
プログラマブル導電記憶素子のアレイからデータを読み出す適切な回路は、まだ十分に開発されていない。したがって、機能的なプログラマブル導電メモリを実現するために、アレイの記憶素子に格納されたデータを非破壊で検知するために適切な読出し回路が要求される。
【発明の開示】
【０００９】
プログラマブル導電ランダムアクセスメモリ（ＰＣＲＡＭ）セルの抵抗レベルを読み出す検知回路を提供する。上昇した行ライン電圧からアクセストランジスタを起動することによって、ＰＣＲＡＭセルの両端間に電圧差が生じる。ディジットラインとディジット相補基準ラインの両方は、第１の予め設定された電圧にプリチャージされる。検知されたセルは、ＰＣＲＡＭセルのプログラマブル導電記憶素子の抵抗を通じてディスチャージされたプリチャージ電圧を有する。ディジットラインで読み出された電圧と基準導体で読み出された導体との比較が行われる。ディジットラインの電圧が基準電圧より高い場合、セルは、高抵抗値（例えば、論理ハイ）として読み出され、それに対して、ディジットラインで測定された電圧が基準電圧の値より低い場合、セルは、低抵抗値（例えば、論理ロー）として読み出される。本発明の他の態様において、論理「ハイ」を再書込みするために、セルが検知された後、検知されたセルに関連した行ラインを、更に高い電圧に上昇することができる。
【発明を実施するための最良の形態】
【００１０】
本発明を、以下説明する実施の形態により図１〜８に関連して説明する。他の実施の形態を実現することができ、本発明の範囲を逸脱することなく、開示した実施の形態に対して他の変更を行うことができる。
【００１１】
本発明の実施の形態によれば、メモリアレイの対を、複数のセンス増幅器にそれぞれ結合し、この場合、各メモリアレイを、複数のプログラマブルメモリセルによって構成する。所定のメモリセルの論理状態を読み出すために、適切な電圧差をプログラマブル導電記憶素子の両端間に印加する。電圧差は、プログラマブル導電記憶素子の読出し状態を可能にするのに十分である必要があるが、素子をプログラム（すなわち書き込む）ことができるには不十分である必要がある。一旦、適切な電圧差が記憶素子の両端間に存在すると、ディジット（ビット）ライン電圧値が、メモリセル及びプログラマブル導電記憶素子を通じてディスチャージされる。ディスチャージ開始後の所定の期間中、所定のメモリセルに関連したセンス増幅器を通じて、ディジットライン電圧と、基準ビットラインのディジット相補基準電圧との間の比較を行う。
【００１２】
予め設定された期間後にディジットライン電圧が基準ラインの電圧より高くなると、高い抵抗状態が検出され、基準ラインがグランド電位になる。しかしながら、ディジットライン電圧が基準ライン１０６の電圧より低くなると、低抵抗状態が検出され、ディジットラインがグランド電位になる。基準電圧が、隣接するメモリアレイに関連したディジット相補ラインによって発生する。互いに隣接する二つのメモリアレイはそれぞれ、二つのメモリアレイの他方が選択メモリを有する際の基準電圧のソースとして作用する。図１は、本発明の実施の形態を更に詳細に示す。
【００１３】
図１は、各々が複数の列１０８，１１２，１０６，１１０及び行１２２，１２６，１２８，１２４，１３０，１３２を有するメモリアレイ１００，１６５の対の一部を示す。行及び列の交差部には、メモリセル１２０のようなプログラマブル導電ランダムアクセスメモリ（ＰＣＲＡＭ）セルが形成される。センス増幅器１０２は、列ライン１０８及び列ライン１０６からの入力を受信する。センス増幅器１０４は、列ライン１１２及び列ライン１１０からの入力を受信する。各センス増幅器１０２，１０４は、検知されたメモリセル１２０が論理ハイ又は論理ローの値を格納するか否かを決定するために、読み出されたセル１２０のディジット（ビット）ライン（例えば、１０８）の電圧と基準ライン（例えば、１０６）の電圧とを比較するよう構成される。図１の配置において、セル１２０が読み出されると、ディジットライン１０８の電圧は、センス増幅器１０２によって相補ディジットライン１０６の基準電圧と比較される。
【００１４】
センス増幅器１０２のいずれの側が関心のあるメモリセル１２０を有するかに応じて、ディジットライン１０８又は１０６がディジットラインＤとして作動し、他の側のディジットライン１０６が基準ディジットラインＤ*として作動する。本例では、検知されたセルがメモリセル１２０であると仮定する。メモリセル１２０に関連する列ライン１０８を、ディジット（ビット）ラインＤと言及する。列ライン１０６を、ディジット相補ラインＤ*すなわち基準ラインと言及する。
【００１５】
各プログラマブル導電メモリセル１２０は、アクセストランジスタ１１４及びプログラマブル導電記憶素子１１６からなる。プログラマブル導電記憶素子１１６の一端を、セルプレート１１８に結合する。プログラマブル導電記憶素子１１６の他端を、アクセストランジスタ１１４のソース／ドレイン端子に結合する。アクセストランジスタ１１４の他のソース／ドレイン端子を、ディジットライン１０８に結合する。アクセストランジスタ１１４のゲートを、メモリセル１２０に関連した行ライン１２２に結合する。
【００１６】
さらに、Ｄ及びＤ*ラインを、予め設定された電圧値（例えば、Ｖｄｄ）にＤ及びＤ*ラインをプリチャージするプリチャージ回路１７５に結合する。Ｄ*ラインを、ｐ型相補形金属酸化膜半導体（ＣＭＯＳ）トランジスタ１７７の一端に結合し、トランジスタ１７７の他端をＶｄｄに結合する。Ｄラインを、ｐ型ＣＭＯＳトランジスタ１７９の一端に結合し、トランジスタ１７９の他端をＶｄｄに結合する。両トランジスタ１７７，１７９のゲートを、プリチャージ制御新語を受信するために互いに結合する。プリチャージ制御信号を受信すると、両トランジスタ１７７，１７９がターンオンされ、ディジットラインＤとディジット相補ラインＤ*の両方がＶｄｄにチャージされる。図１は、Ｄディジットライン及びＤ*ディジットラインの電圧を等しくする等化回路も示す。プリチャージ信号によってＤ及びＤ*がＶｄｄにプリチャージされた後、ラインは、トランジスタ１８０に供給された等化ＥＱ信号によって等化される。
【００１７】
図２（ａ）において、プログラマブル導電メモリセル１２０の簡単な線形図を示す。本発明を説明するために描写的なセル１２０を使用すると、ディジットラインＤが、プリチャージ中にＶｄｄに結合され、アクセストランジスタ１１４の第１端子にも結合される。アクセストランジスタ１１４をｎ型ＣＭＯＳとして示すが、他の構成要素及び電圧の対応する極性を対応するように変形する限りアクセストランジスタ１１４を容易にｐ型ＣＭＯＳトランジスタに置換することができる。トランジスタ１１４の第２端子は、プログラマブル導電記憶素子１１６の第１端子に結合される。既に説明したように、プログラマブル導電記憶素子１１６を、カルコゲニドガラス又は２値の記憶ができる他の任意の双安定抵抗材料で構成することができる。プログラマブル導電記憶素子１１６は、複数のプログラマブル導電記憶素子に対する共通導体であるセルプレート１１８に結合される。セルプレート１１８は、予め設定された電圧レベル（例えば、Ｖｄｄ／２）をセルプレート１１８に供給するために電圧端子に結合される。十分な電圧が行ライン１２２に印加されると、アクセストランジスタ１１４がターンオンして導通し、ディジットラインＤ１０８をプログラマブル導電記憶素子１１６に結合する。
【００１８】
行ライン１２２に印加される電圧値は、どの動作をプログラマブル導電記憶素子１１６で実行するかを命令する。例えば、Ｄライン１０８がＶｄｄ（例えば、２．５Ｖ）に結合されるとともにセルプレートが１／２Ｖｄｄ（例えば、１．２５Ｖ）に結合されると、アクセストランジスタ１１４を起動するために、少なくとも２．０５Ｖをそのゲートに印加する必要がある。アクセストランジスタ１１４のゲートの２．０５Ｖの電圧は、トランジスタ１１４をターンオンするのに十分である。その理由は、ゲートと、セルプレート１１８に結合したソース／ドレイン端子との間に少なくともしきい値電圧（ｖｔ）の電位差を形成するからである。
【００１９】
アクセストランジスタ１１４のゲートに印加される２．０５Ｖがアクセストランジスタ１１４をターンオンするのに十分である間、その電圧は、プログラマブル導電メモリセル１２０の読出し及び書込みを行うのに十分ではない。本実施の形態によれば、読出しを行うためにプログラマブル導電記憶素子１１６の両端間に焼く０．２Ｖを要する。さらに、プログラマブル導電記憶素子１１６に書込み（例えば、その値の再プログラム）を行うために、その両端に少なくとも０．２５Ｖを必要とし、０．２５Ｖの極性は、論理ハイと論理ローのうちのいずれが記憶素子１１６に再書込みされたかに依存する。
【００２０】
図２（ｂ）において、電圧レベル及びその極性を詳細に説明する。読出し動作に対して、プログラマブル導電記憶素子１１６の両端間に約０．２Ｖを要するので、約２．２５Ｖの電圧が、アクセストランジスタ１２２のゲートに結合された行ライン１２２に印加される。しきい値電圧Ｖｔが２．２５Ｖから減算され、ポイントＡが約１．４５Ｖとなる。１．２５Ｖのセルプレートは、プログラマブル導電記憶素子１１６の両端間で０．２Ｖので電圧降下が生じ、その電圧は、素子１１６の内容を読み出すのに十分であるが、素子１１６に書込みを行うには不十分である。
【００２１】
図２（ｃ）は、プログラマブル導電記憶素子１１６を論理ローに書き戻すための電圧レベル及び極性の例を示す。後に詳細に説明するように、プログラマブル導電メモリセル１２０に格納されたものとしてローレベルが読み出されると、Ｄライン１０８は、センス増幅器１０２によってグランドレベルになる。ポイントＡもほぼグランドレベルとなり、したがって、−１．２５Ｖの電圧降下がプログラマブルコンタクト部の両端間に生じ、論理ローがプログラマブル導電記憶素子１１５に再び書き込まれる。
【００２２】
図２（ｄ）は、プログラマブル導電記憶素子１１６を論理ハイに書き戻すための電圧レベル及び極性の例を示す。後に詳細に説明するように、プログラマブル導電メモリセル１２０格納されたものとして論理ハイレベルが読み出されると、Ｄライン１０８は、センス増幅器１０２によってほぼＶｄｄまで電圧を上げる。その後、行ライン１２２がほぼ２．２５Ｖ（読出し動作中の電圧レベル）からほぼＶｄｄまで上昇し、これによって、ポイントＡの電圧がほぼ１．７Ｖになる。ポイントＡの１．７Ｖは、論理ハイレベルを再書込みするためにプログラマブル導電記憶素子１１６の両端間に約０．４５Ｖの電位差を形成する。
【００２３】
図１に戻ると、増幅器１０２は、Ｎセンス増幅器部及びＰセンス増幅器部を有する。図３は、Ｎセンス増幅器部３５０を示す。Ｎセンス増幅器３５０の第１端子は、ディジット相補ラインＤ*（すなわち、関心のあるメモリセルを有するメモリアレイに隣接するメモリアレイの列ライン）を受信し、ｎ型ＣＭＯＳトランジスタ３０５のゲート及びｎ型ＣＭＯＳトランジスタ３００の第１端子にも結合される。Ｎセンス増幅器３５０の第２端子は、ディジットラインＤ（すなわち、関心のあるセルを有するメモリアレイの列ライン）を受信し、トランジスタ３００のゲート及びトランジスタ３０５の第１端子にも結合される。トランジスタ３００の第２端子及びトランジスタ３０５の第２端子は、ＣＭＯＳトランジスタ３１０の第１端子に結合される。トランジスタ３１０の第２端子がグランドに結合され、トランジスタ３１０のゲートは起動Ｎ制御信号を受信する。起動Ｎ制御信号は、後に詳細に説明するように、所望のメモリセル行ラインが起動された後の予め設定された期間にＮセンス増幅器３５０によって受信される。
【００２４】
図４は、センス増幅器１０２のようなセンス増幅器のＰセンス増幅器部３６０を示す。Ｐセンス増幅器３５０の第１端子は、ディジット相補ラインＤ*を受信し、ｐ型ＣＭＯＳトランジスタ３３０のゲート及びｐ型ＣＭＯＳトランジスタ３２５のゲートにも結合される。Ｐセンス増幅器３６０の第２端子は、ディジットラインＤを受信し、トランジスタ３２５のゲート及びトランジスタ３３０の第１端子にも結合される。トランジスタ３２５の第２端子及びトランジスタ３３０の第２端子は、トランジスタ３２０の第１端子に結合される。トランジスタ３２０のゲートは、起動Ｐ制御信号を受信する。起動Ｐ制御信号は、起動Ｎ制御信号がＮセンス増幅器３５０によって受信された後の所定の期間にＰセンス増幅器３６０によって受信される。
【００２５】
図５において、本発明の実施の形態による図１及び２の線形図の動作フローを表すフローチャートを示す。この処理フローの例において、ＰＣＲＡＭセルの以下のパラメータを仮定する。ｉ）高抵抗状態への切替を行うプログラマブル導電記憶素子１１６の結晶を成長させ、したがって、論理１の書込みを行う０．２５Ｖの消去電圧。ii）約１０μＡの消去電流。iii）−０．２５Ｖのプログラム電圧（“１”素子に論理０を書き込む。）iv）約１０μＡのプログラム電流。ｖ）論理０に対応する約１０ＫΩの抵抗。vi）論理１に対応する約１０ＭΩより上の任意の値の抵抗。本発明の範囲を逸脱することなく他のパラメータ、動作電圧及び抵抗をＰＣＲＡＭセルに対して選択することができるのは明らかである。
【００２６】
プロセスは、プロセスセグメント５００で開始する。セグメント５０２において、センス増幅器１０２は、２本のラインＤ，Ｄ*を観察し、この場合、Ｄ，Ｄ*の両方を、互いに相違するメモリアレイ１００，１６５からの各列ライン１０８，１０６とする。この説明のために、Ｖｄｄが約２．５Ｖであると仮定する。セルプレート１１８は、メモリがアクティブであるときに常に存在する状態又はメモリ動作によって切り替えることができる状態である予め設定された電圧（例えば、Ｖｄｄ／２又は約１．２５Ｖ）に結合される。このように図示した実施の形態において、Ｖｄｄ／２電圧がプロセスセグメント５０６でターンオンされる。セグメント５０８において、両方のラインＤ，Ｄ*が、プリチャージ回路１７５によって予め設定された電圧（例えば、Ｖｄｄ＝約２．５Ｖ）にプリチャージされ、その後、等化回路１７６によって等化される。
【００２７】
選択された行ライン１２２は、セグメント５１０において、予め設定された電圧を行ラインデコーダからその行ライン１２２に印加することによって起動される。本例において、予め設定された電圧を、ここで説明するように約２．２５Ｖに選択する。メモリセル１２０の内容を読み出すために、更に詳しくは、メモリセル１２０のプログラマブル導体記憶素子１１６の抵抗を読み出すために、約０．２Ｖの電圧が素子１１６の両端間に存在する必要がある。これは、約２．２５Ｖの電圧を行ライン１２２に印加する必要がある。行ライン１２２に印加される約２．２５Ｖの電圧によってトランジスタ１１４がターンオンされる。トランジスタ１１４のしきい値電圧が約０．８Ｖであるので、約１．４５Ｖの電圧がポイントＡに存在し、同時に、約１．２５Ｖの電圧が、図５のセグメント５１２に示されるような約０．２Ｖの要求される読出し電圧の差としてセルプレート１１８に存在する。
【００２８】
アクセストランジスタ１１４が導通すると、ディジットラインＤ１０８の電圧は、実際にはメモリセルの行ライン１０８と列ライン１２２との間に固有の寄生容量（例えば、図１の１３８）に起因して約０．１Ｖ（から約２．６Ｖに至るまで）増大する。この結果、ディジットラインＤ、読み出させるセル１２０に関連した列ライン１０８、Ｄ*
１０６、基準ディジットライン間の差は約０．１Ｖとなる。寄生容量１３８は、メモリセルの構造の関数として変化するおそれがあり、又は読み出し動作中に回路中で切り替えられるとともにディジットラインＤ１０８に接続される製造されたキャパシタの形態の他のキャパシタンスも形成されるおそれがある。したがって、本発明の実施の形態によれば、行ライン１２２が起動されたときの電圧の増大量を、メモリアーキテクチャによって制御することができる。Ｄ１０８の電圧の増大を、セグメント５１４に記載する。
【００２９】
センス増幅器１０２によって検知されるようなＤとＤ*との間の電圧差を増大する他の方法が存在する。例えば、ダミー行ライン１２４を、関心のないメモリアレイ（例えば、１６５）に使用して、ダミー行ライン１２４が常にオンになるとともにＶｄｄ（例えば、２．５Ｖ）にプリチャージされるようにすることができる。所望の行ライン１２２が起動され、寄生容量１３８に起因して所望のディジットラインＤ１０８が約２．６Ｖまで上昇すると、ダミー行ライン１２４がターンオフされ、その結果、ディジット相補ラインＤ*の電圧が、ダミー行ライン１２４と列ライン１０６との間の寄生容量に起因して約２．４Ｖまで降下する。最終的な結果は、Ｄ１０８が後に説明するように放電を開始する際に
Ｄ１０８とＤ*１０６とが少なくとも約０．２Ｖ相違する。
【００３０】
更に図５を参照すると、セグメント５１６において、関心のあるディジットラインＤ１０８が、プログラマブル導電記憶素子の抵抗を通じて約２．６Ｖから約１．２５Ｖのセルプレート１１８電圧まで降下するように放電を開始する。放電動作が長くなると、プログラマブル導電記憶素子１１６の抵抗レベルが高くなる。セグメント５１０において、選択された行ライン１２２が起動された後の予め設定された時間（例えば、１５〜３０ｎｓ）、Ｎセンス増幅器３５０が制御信号ＦｉｒｅＮを通じてイネーブルされ、セグメント５１８において、Ｄ１０８ラインとＤ*１０６との間で電圧を比較する。セグメント５２０において、プログラマブル導電素子１１６がハイ抵抗レベルを有するかロー抵抗レベルを有するか決定する。
【００３１】
例えば、セグメント５２２において、予め設定された時間フレーム（例えば、１５〜３０ｎｓ）でＤ１０８の初期電圧がＤ*１０６の電圧より下にディスチャージしたか否かを決定する。図３を参照すると、Ｄ*１０６及びＤ１０８の電圧値はそれぞれ、トランジスタ３０５及び３００のゲートに供給される。予め設定された時間ｔ2において、ディジットラインＤ１０８の電圧がディジット相補ラインＤ*１０６の電圧より高い場合、Ｄ*１０６がグランド状態になるとともに、Ｄが浮遊状態(floating)のままであり、セグメント５２４において高抵抗レベル（例えば、論理ハイ）を有すると考えられる。
【００３２】
行ライン１２２を、アクセストランジスタ１４４がターンオフされた後にターンオフすることができる。しかしながら、そうすることによって、プログラマブル導電記憶素子１１６の再書込みが妨げられる。このことは、論理ハイが読み出されたときには好ましい場合がある。その理由は、プログラマブル導電記憶素子１１６の通常状態である論理ハイの各読出し動作の後の再書込みが好ましくないおそれがあり、繰り返される不所望なさ伊書込みの結果として時間中に素子１１６が損傷するおそれがあるからである。
【００３３】
更にセグメント５２２を参照すると、予め設定された時間ｔ2において、Ｄ１０８の電圧がＤ*１０６の電圧より低い場合、ラインＤ１０８がグランド状態となり、Ｄ１０８は、セグメント５２６において低抵抗レベル（例えば、論理ロー）を有すると考えられる。
【００３４】
セグメント５２８において、Ｐセンス増幅器３６０が、Ｎセンス増幅器３５０がイネーブルされた後の予め設定された時間（例えば、１〜５ｎｓ）で制御信号ＦｉｒｅＰを通じてイネーブルされる。セグメント５２４で高抵抗レベルが認識されると（すなわち、Ｄ１０８が論理ハイであるとき）、セグメント５３０において、トランジスタ３３０がオンになるとともにトランジスタ３２５がオフになり、ラインＤ１０８の電圧が約Ｖｄｄまで上昇される。
【００３５】
セグメント５２４で低抵抗レベルが認識されると（すなわち、Ｄ１０８が論理ローであるとき）、セグメント５３２において、トランジスタ３３０がオフになるとともにトランジスタ３２５がオンになり、Ｄ*１０６が約Ｖｄｄに維持される。
【００３６】
セグメント５３４において、行ライン１２２電圧が約Ｖｄｄまで上昇する。プログラマブル導電記憶素子１１６が低抵抗状態を有する場合、既に説明したように、低抵抗状態に再書込みするために行ライン１２２で夏を約Ｖｄｄまで上昇する必要がない。しかしながら、それにもかかわらず、行ライン１２２は、高抵抗状態の再書込みを容易にするために上昇する。すなわち、プログラマブル導電記憶素子１１６が高抵抗状態を有する場合、行ライン１２２が約Ｖｄｄまで上昇してポイントＡの電圧を約１．７Ｖに設定し、これによって、再書込みに十分な約０．４５Ｖの電位差がプログラマブル導電記憶素子１１６の両端間に生じる。
【００３７】
図６は、図５の一部に関連して説明した高抵抗レベルを見つけるためのプロセスフローを示すタイミング図を表す。例えば、先ず、Ｄ１０８とＤ*１０６の両方が約Ｖｄｄにプリチャージされる。時間ｔ1において、行ライン１２２が起動し、トランジスタ１１４をオンにする。Ｄ１０８の電圧は、行ライン１２２と列ライン１０８との間の寄生容量に起因して約０．１Ｖから約２．６Ｖまで増大する。その後、ラインＤ１０８は、約１５〜３０ｎｓの間に約２．６Ｖからディスチャージされるとともに、ラインＤ*１０６は、約Ｖｄｄに維持される。時間ｔ2において、Ｎセンス増幅器３５０がイネーブルされ、ラインＤ１０８の電圧とラインＤ*１０６の電圧とを比較する。Ｄ１０８で測定された電圧がＤ*１０６で測定された電圧より高い場合、図５に関連して説明したように、高抵抗レベルが認識される。更に、ラインＤ*１０６は、時間ｔ2でグランド状態（０Ｖ）に強いられる。時間ｔ3において、Ｐセンス増幅器３６０がイネーブルされ、ラインＤがＶｄｄまで上昇され、論理ハイとして読み出される。時間ｔ4において、行ライン１２２電圧が約２．２５Ｖから約Ｖｄｄまで増大し、これによって、プログラマブル導電素子１１６の内容を再書込みすることができる。
【００３８】
図７は、図５の一部に関連して説明した低抵抗レベルを見つけるためのプロセスフローを示すタイミング図を表す。例えば、先ず、ラインＤ１０８とラインＤ*１０６の両方が約Ｖｄｄにプリチャージされる。時間ｔ1において、行ライン１２２が起動し、トランジスタ１１４をオンにする。Ｄ１０８の電圧は、寄生容量１３８に起因して約０．１Ｖから約２．６Ｖまで増大する。その後、Ｄ１０８は、約１５〜３０ｎｓの間約２．６Ｖからディスチャージされるとともに、Ｄ*が約Ｖｄｄに維持される。時間ｔ2において、Ｎセンス増幅器３５０がイネーブルされ、ラインＤ１０８の電圧とラインＤ*１０６の電圧とを比較する。Ｄ１０８で測定された電圧がＤ*１０６の電圧より低い場合、図５に関連して説明したように低抵抗レベルが認識される。さらに、時間ｔ2でラインＤ１０８がグランド状態（０Ｖ）に強いられる。時間ｔ3において、Ｐセンス増幅器３６０がイネーブルされ、ラインＤが０Ｖのままであり、論理ローとして読み出され、ラインＤ*が約Ｖｄｄに維持される。時間ｔ4において、行ライン１２２電圧が約２．２５Ｖから約Ｖｄｄに増大する。既に説明したように、プログラマブル導電記憶素子１１６に低抵抗レベルの再書込みが必要でないが、高抵抗レベルを格納する他のメモリセルを再書込みできるように行われる。
【００３９】
図８は、図１〜７に関連して説明したＰＣＲＡＭを有するプロセッサシステム８００のブロック図を示す。例えば、図１〜７に関連して説明したＰＣＲＡＭのメモリアレイ１００，１６５を、既に説明したようなＰＣＲＡＭ構造を有する一つ以上の記憶装置を有すｒプラグインモジュールとして構成することができるランダムアクセスメモリ（ＲＡＭ）８０８の一部とすることができる。プロセッサに基づくシステム８００を、コンピュータシステム又は他の任意のプロセッサシステムとすることができる。システム８００は、バス８２０上でフロッピーディスクドライブ８１２、ＣＤ  ＲＯＭドライブ８１４及びＲＡＭ８０８と通信を行う中央処理ユニット（ＣＰＵ）８０２、例えば、マイクロプロセッサを有する。バス８２０を、プロセッサに基づくシステムで通常使用される一連のバス及びブリッジとすることができるが、簡便のために、バス８２０を単一バスとして示す。入力／出力（Ｉ／Ｏ）装置（例えば、モニタ）８０４，８０６をバス８２０に接続することもできるが、本発明を実施するには必要でない。プロセッサに基づくシステム８００は、ソフトウェアプログラムを格納するために使用することもできる読み出し専用メモリ（ＲＯＭ）８００も有する。
【００４０】
図８のブロック図が一つのＣＰＵのみを示すが、図８のシステムを、並列処理を実行する並列プロセッサマシンとして構成することもできる。従来既知のように、並列プロセッサマシンを、全てのプロセッサが同一命令を同時に実行する単一命令／複数データ（ＳＩＭＤ）、又は各プロセッサが互いに相違する命令を実行する複数命令／複数データとして分類することができる。
【００４１】
本発明は、ＰＣＲＡＭセル１２０及びメモリセル１２０の内容を読み出す方法を提供する。メモリセル１２０は、アクセストランジスタ１１４の第１端子に直列接続したプログラマブル導電記憶素子１１６からなる。プログラマブル導電記憶素子１１６の他の側は、複数のプログラマブル導電記憶素子１１６の間に延在することができるセルプレート１１８に結合される。アクセストランジスタ１１４の第２端子は、所望のディジットライン（Ｄ）とすることができる列ライン１０８に結合される。トランジスタ１１４のゲートは、メモリセル１２０の行ライン１２２に結合される。第１の予め設定された電圧（例えば、Ｖｄｄ）は、隣接するメモリセル１６５のディジットラインＤ１０８及び基準ディジットラインＤ*１０６に印加される。第２の予め設定された電圧はセルプレート１１８に印加される。所望のメモリセル１２０に対する行ライン１２２が、第３の予め設定された電圧（例えば、約２．２５Ｖ）で起動され、アクセストランジスタ１１４がオンにされて導通し、ディジットラインＤ１０８が、ラインＤ１０８及びラインＤ*１０６が互いに比較される予め設定された期間（例えば、１５〜３０ｎｓ）の間にセンス増幅器１０２を用いてディスチャージを行って、プログラマブル導電素子１１６が高抵抗レベルと低抵抗レベルのいずれを有するかを決定する。読み出されるメモリセル１２０は、ラインＤ１０８及びラインＤ*１０６並びに行ライン１２２電圧を約Ｖｄｄまでプリチャージすることによって次のサイクルに対する準備がされ、メモリセルが実際に高抵抗レベルを有した場合に高抵抗レベルをメモリセル１２０に書き込むことができる。メモリセル１２０が低抵抗レベルを有した場合、ラインＤ１０８，Ｄ*１０６及び行ライン１２２は、メモリセル１２０の抵抗に影響を及ぼさない。
【００４２】
本発明の好適な実施の形態に関連して詳細に説明したが、開示した実施の形態に本発明が制限されないことは容易に理解することができる。本発明を、本発明の範囲に等しいこれまで説明しなかった複数の変形例を組み合わせることによって変更することができる。例えば、本発明を特定の電圧レベルに関連して説明したが、ここに記載したのと異なる電圧レベルを用いて同一結果を達成できることは明らかである。さらに、本発明をｎ型ＣＭＯＳトランジスタ及びｐ型ＣＭＯＳトランジスタに関連して説明したが、相補型ＣＭＯＳトランジスタを変わりに用いることもできる。さらに、本発明をメモリセル１２０の特定の極性に関連して説明したが、トランジスタ１１４、セルプレート１１８、ディジットラインＤ１０８及びディジット相補ラインＤ*１０６に印加される電圧レベルが相違するように極性を逆にすることができる。したがって、本発明は、これまでの説明又は図面によって制約されるものではなく、添付した請求の範囲によってのみ制約される。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態による各々が複数のＰＣＲＡＭセルを用いる二つのメモリアレイを示す。
【図２（ａ）】図１のＰＣＲＡＭセルを示す。
【図２（ｂ）】図１のＰＣＲＡＭセルを示す。
【図２（ｃ）】図１のＰＣＲＡＭセルを示す。
【図２（ｄ）】図１のＰＣＲＡＭセルを示す。
【図３】図１のメモリアレイで用いられるＮセンス増幅器を示す。
【図４】図１のメモリアレイで用いられるＰセンス増幅器を示す。
【図５】本発明の一実施の形態による動作フローを表すフローチャートを示す。
【図６】本発明の一実施の形態による、検知されたメモリセルの高抵抗を読み出すタイミング図である。
【図７】本発明の一実施の形態による、検知されたメモリセルの低抵抗を読み出すタイミング図である。
【図８】本発明の一実施の形態によるＰＣＲＡＭを有する、プロセッサに基づくシステムのブロック図である。
【図１】
2005518627.tif 000003
【図２（ａ）】
2005518627.tif 000004
【図２（ｂ）】
2005518627.tif 000005
【図２（ｃ）】
2005518627.tif 000006
【図２（ｄ）】
2005518627.tif 000007
【図３】
2005518627.tif 000008
【図４】
2005518627.tif 000009
【図５】
2005518627.tif 000010
【図６】
2005518627.tif 000011
【図７】
2005518627.tif 000012
【図８】
2005518627.tif 000013
【国際調査報告】
2005518627.tif 000014
2005518627.tif 000015