(57)【要約】トレンチ壁にフローティングゲート電極（７）および制御ゲート電極（９）を有するトレンチトランジスタとして形成された各メモリセルは、ソース／ドレイン用のドーピング領域間のチャネルを介して、さらなるトレンチ内に配置されたゲート電極（１２）を備える。そのゲート電極（１２）を介して、トレンチ間の半導体リッジ（１３）内に位置するチャネルが補足的に制御され得る。ゲート電極（１２）のゲート酸化物（１１）は、きわめて薄く形成され得るため、ゲート電極を介して制御する際、十分なデータ保持にもかかわらず、高い読み出し電流値が得られる。
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【特許請求の範囲】
【請求項１】
半導体本体の上面あるいは半導体層（３）に隣接して形成されたトレンチ（５）と、
該トレンチ（５）内に配置され、第１の誘電体層（６）によって該トレンチの側壁の半導体材料と分離され、全ての側面が境界付けられたフローティングゲート電極（７）と、
該トレンチ（５）内に配置され、第２の誘電体層（８）によって該フローティングゲート電極（７）と分離され、かつ電気的供給を受ける制御ゲート電極（９）と、
該側壁の該半導体材料内において、該トレンチの長手方向に該フローティングゲート電極（７）の両側に互いに間隔をおいて配置されたソース／ドレイン用のドーピング領域であって、接続コンタクトを有し、かつ各ビット線（１８）と電気的に導通して接続されるドーピング領域（１４）とを備えたフラッシュメモリセルにおいて、
該トレンチ（５）と平行に配置されたさらなるトレンチ（１５）を有し、ここで該さらなるトレンチ（１５）は該フローティングゲート電極（７）が提供された側壁に対してわずかな距離をおいて配置され、それゆえ、該トレンチ（５，１５）間に、狭い半導体リッジ（１３）を有し、そして、
該さらなるトレンチ（１５）内において、該半導体リッジ（１３）の該フローティングゲート電極（７）と対向する側壁上にゲート電極（１２）が配置され、ここで該ゲート電極（１２）は、第３の誘電体（１１）によって該半導体材料と分離され、かつ、電気的供給を受けることを特徴とする、フラッシュメモリセル。
【請求項２】
前記フラッシュメモリセルは、仮想接地アーキテクチャにおいて半導体メモリのマトリクス構造を形成し、
前記ソースまたはドレイン用のドーピング領域（１４）は、各々、該マトリクス構造の列方向に電気的に導通されて接続され、
前記制御ゲート電極（９）は、各々、該マトリクス構造の行方向において同一のトレンチ（５）内に位置し、互いに電気的に導通されて接続され、そして
前記ゲート電極（１２）は、電気的に導通して接続された制御ゲート電極（９）によってなる行における前記フローティングゲート電極（７）に対向して位置し、同様に互いに電気的に導通されて接続される、請求項１に記載のフラッシュメモリセル構造。
【請求項３】
トレンチ（５）の両側壁の各々は、フローティングゲート電極（７）および制御ゲート電極（９）を備え、そして
各トレンチの両側には、関連するフローティングゲート電極に対向して各々配置された前記ゲート電極（１２）を伴ったさらなるトレンチ（１５）が位置する、請求項２に記載のフラッシュメモリセル構造。
【請求項４】
第１の工程において、半導体本体の上面あるいは半導体層（３）に隣接してトレンチ（５）が形成され、
第２の工程において、少なくとも該トレンチ（５）側壁に、ゲート誘電体として提供される第１の誘電体層（６）が付与され、そして、その上にゲート電極（７）が付与されかつパターニングされ、
第３の工程において、第２の誘電体層（８）が該ローティングゲート電極（７）の上に付与され、そして、その上に制御ゲート電極（９）が付与され、
第４の工程において、該トレンチが電気的に絶縁性の充填材によって充填される、フラッシュメモリセルの製造方法において、
第５の工程において、該トレンチの該フローティングゲート電極（７）が提供された各側面上に、該トレンチに対してわずかの距離をおいてかつ平行に、さらなるトレンチ（１５）が生成され、
第６の工程において、該さらなるトレンチ内において、該フローティングゲート電極と対向する側面上に、第３の誘電体（１１）およびその上にゲート電極（１２）が付与され、
第７の工程において、該さらなるトレンチ（１５）が電気的に絶縁性の充填材（１０）によって充填され、そして、ソース／ドレイン用のドーピング領域を形成するために、該トレンチ間の半導体材料内において、区間的にドーパントの注入が行われることを特徴とする、フラッシュメモリセルの製造方法。
【請求項５】
前記第１の工程の前に、半導体本体あるいは半導体層（３）の上面上に、補助層（４）が付与され、そして
該補助層（４）は、前記トレンチ（５）および前記さらなるトレンチ（１５）の製造のために、各場合において、マスクとしてパターニングされ、かつ、前記ドーパントの注入の前に少なくとも部分的に除去される、請求項４に記載のフラッシュメモリセルの製造方法。
【請求項６】
前記第１の工程において、バルクシリコン層（１）、シリコン酸化物からなる薄い絶縁層（２）および薄いボディ−シリコン層３を含むＳＯＩ基板から開始され、そして、前記トレンチ（５）は該絶縁層（２）の内部まで形成される、請求項１または２に記載のフラッシュメモリセルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリセルおよび半導体メモリとしてのそのようなセルのマトリクス構造、ならびにその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリセルは、フローティングゲート電極および制御ゲート電極を有し、各電極は、それぞれ誘電体薄膜によって、半導体材料および他の電極から分離されている。制御ゲート電極への適正な電圧印加によって、電荷キャリアはトランジスタのチャネル領域から誘電体薄膜をトンネルしてフローティングゲート電極に至る。それにより、メモリセルはプログラムされる。フローティングゲート電極上の電荷キャリアによってトランジスタの閾値電圧が変化するため、プログラム状態は初期状態と異なることがあり得る。すなわち、メモリセルは、読み出され得る。消去過程の際、逆の電圧印加によって、電荷はフローティングゲート電極から除去され、その結果、メモリトランジスタの初期（非充電）状態が、少なくともそれに近い状態で、再び得られる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のフラッシュメモリセルにおいて、メモリトランジスタの小型化に関する問題がある。なぜなら、半導体材料とフローティングゲート電極との間のトンネル酸化物の厚さは、十分なデータ保持の理由から８ｎｍ未満には減少させ得ないからである。その厚さと同一の厚さのゲート酸化物を用いた場合、縮小ルールに従ったこのトランジスタの縮小化は、不可能である。
【０００４】
本発明の課題は、従来よりも縮小されたサイズにもかかわらず、従来のフラッシュメモリセルと同様の性能を有するフラッシュメモリセルを提示することにある。
【課題を解決するための手段】
【０００５】
この課題は、請求項１の特徴を有するフラッシュメモリセル、あるいは請求項４の特徴を有するフラッシュメモリセルの製造方法によって解決される。さらなる展開は、従属請求項に示される。
【０００６】
フラッシュメモリセルは、非常に薄い半導体リッジ（Ｈａｌｂｌｅｉｔｅｒｓｔｅｇ）を有するダブルゲートトランジスタを備える。その半導体リッジの一方の側面にはフローティングゲート電極および制御ゲート電極が配置され、他方の側面にはさらなるゲート電極が配置されている。この構造において、トランジスタ特性は２つのゲートによって決定される。電極間に位置する半導体リッジには電荷キャリアが欠乏する。２つのゲートが個別に駆動された場合、チャネル電位は半導体リッジの両サイドから異なった影響を受ける。半導体リッジの一方の側面には通常の電界効果トランジスタの構造が位置し、他方の側面には制御ゲートによって駆動されるフローティングゲートトランジスタが位置する。通常のトランジスタ構造はメモリセルの読み出しのために提供される。その閾値電圧は、フローティングゲートトランジスタのゲートの電位によって制御され得る。
【０００７】
以下に、本発明によるフラッシュメモリセルおよびその製造方法の実施例が、添付の図面を参照して、より詳細に説明される。
【発明を実施するための最良の形態】
【０００８】
以下に、好ましい製造方法に基づくフラッシュメモリセルの好ましい一実施例が説明される。図１は、本製造方法の最初の工程の後の、中間生成物の断面図を示す。好ましくは、バルクシリコン層１、シリコン酸化物からなる薄い絶縁層２および薄いボディ−シリコン層３を含むＳＯＩ基板から開始される。ここでは、好ましくは、次に、ボディ−シリコン層３上に、例えばシリコン窒化物であり得る補助層４が提供される。補助層４は、該補助層４の残された部分が、互いに平行に配列されるトレンチ５のエッチングのためのマスクとして使用され得るように、例えばフォトマスクあるいはレジストマスク等の適正なマスク技術を用いてパターニングされる。トレンチ５は、ボディ−シリコン層３が各トレンチによって完全に分断されるように、深く形成される。トレンチは、好ましくは、図１に示されるように、絶縁層２に到るまで形成され、それにより、フローティングゲート電極と制御ゲート電極との間に強い結合が得られる。必要に応じて使用されたフォトレジストは、その後除去される。互いに平行に配列された複数のトレンチ５は、フラッシュメモリセルのみを製造するためにではなく、マトリクス構造のメモリセルアレイを製造するためにも提供される。
【０００９】
続いて、ゲート誘電体用の第１の誘電体層６（好ましくは酸化物、特にシリコン酸化物）が形成される。そのために、半導体材料が、表面的にわずかな厚さで酸化され得る。ここにおいて、第１の誘電体層６が補助層４の上面上にも形成されるかどうかは重要ではない。第１の誘電体層６に接して、フローティングゲート電極７が製造される。その際、まず、フローティングゲート電極７用の材料、好ましくはドーピングポリシリコンがトレンチ５内に堆積される。堆積された材料は、公知の方法によって、トレンチ５の側壁にスペーサ状にエッチングバックされる。トレンチを横切って走る開口を有するさらなるマスクを用いて、個々のトランジスタ領域部の間の区間がエッチング除去される。その結果、トレンチ５の長手方向に、すなわち図１の平面に対して垂直方向に、フローティングゲート電極用に提供されて残留するスペーサ状部分が、区間ごとに分断される。
【００１０】
続く方法工程によって、図２に示される構造が形成される。まず、第２の誘電体層８が付与されパターニングされる。第２の誘電体層８は、フローティングゲート電極と制御ゲート電極との間の誘電体として提供され、好ましくは重なり合って連続するＳｉＯ２、Ｓｉ３Ｎ４およびＳｉＯ２からなるＯＮＯ層（酸化物−窒化物−酸化物−層）として付与される。続いて、好ましくはこれもポリシリコンからなる制御ゲート電極９の材料が堆積される。この材料も同様にエッチングバックされるが、トレンチの長手方向に分断されない。各メモリセルの制御ゲート電極はトレンチに沿って互いに電気的に接続され、その結果、メモリセルアレイの各ワード線が形成される。
【００１１】
次に、電気絶縁材料、例えばシリコン酸化物からなるトレンチ充填材１０によって、トレンチが充填される。トレンチ充填材が付与される前に、各ワード線を互いに分離するために、他のマスクを用いてトレンチ底部のポリシリコンを少なくとも部分的に除去し得る。トレンチの上面は、例えばＣＭＰ（化学機械的研磨）法によって平坦化される。さらなるエッチング工程によって、補助膜４は、その一部がトレンチ充填材１０の角にのみスペーサとして各々残留するように、除去される。
【００１２】
図３に示された断面図を参照すると、補助膜４の残留部をマスクとして使用することによって、すでに形成され充填されたトレンチ５間において平行に走るさらなるトレンチ１５が、ボディ−シリコン層１５内にエッチングされる。さらなるトレンチ１５の深さは、絶縁層２の上面までしか達しない。このさらなるトレンチ１５の側壁に、例えばシリコン酸化膜からなる第３の誘電体層１１が形成される。第３の誘電体層１１に接して、好ましくは、ここでもドーピングポリシリコンが堆積され、かつスペーサ状にパターニングされることによって、ゲート電極１２が形成される。
【００１３】
トレンチ間に残る半導体リッジ１３は、該導体リッジ１３材料内の電荷キャリアを両側から電位によって制御ゲート電極９およびゲート電極１２上から制御できるように、設計される。ゲート電極１２用の材料は、さらなるトレンチ１５の端部でエッチング除去される。そのため、ここでも、さらなるトレンチ１５の側壁に互いに連続する各ゲート電極１は、互いに電気的に導通して接続され、かつ、メモリセル読み出し用の互いに分離された別のワード線を形成する。
【００１４】
図４は、フローティングゲート電極間の構造の断面図を示す。ここで、本実施例においては、第２の誘電体層８は第１の誘電体層６の上に位置する。制御ゲート電極９が互いに接続されたワード線の中間部分１９は、トレンチの側壁に隣接して配置される。フローティングゲート電極７間の領域において、補助層の一部が除去される。そして、ソース／ドレイン用のドーピング領域１４を形成するために、形成された開口を介して半導体リッジ１３にドーパントの注入が行われる。これらドーピング領域１４は、開口を介して以下のようにして接続される。すなわち、好ましくは、まず、チタンおよび／またはチタン窒化物からなる拡散バリア１６が付与され、続いて、例えばタングステンからなるコンタクトホール充填材が公知の方法で付与される。トレンチの長手方向を横切って走る線上に位置する各ソース／ドレイン領域は、ストライプ状にパターニングされたビット線１８によって上面上において互いに電気的に導通されて接続される。
【００１５】
図５は、マトリクス状に配置されたフラッシュメモリセルの平面図を示す。図５に、図３および図４の断面図の切断位置が示される。参照符合は、前記図面の参照符合に対応する。ここで、フローティングゲート電極７は、各々、互いに隣接する２つのドーピング領域１４間に位置する半導体リッジ１３の部分の壁に隣接し、その部分に提供されるチャネル領域の上方に配置されることが、認識される。制御ゲート電極９は、中間部分１９によって電気的に導通されてワード線に互いに接続される。半導体リッジ１３のフローティングゲート電極７と対向する各面上に、関連するゲート電極１２が、チャネル領域を補助的に制御するために配置されている。この平面図に図示されていないビット線は、トレンチの長手方向を横切る平行なストライプの形で、すなわち、図５において各々垂直なストライプの形で、上面上を走る。
【００１６】
図６に、このメモリセルマトリクスの回路図が示される。各メモリセルは、ダブルゲートトランジスタによって形成されている。ソース／ドレイン領域は、図６において垂直に走るビット線によって列方向に互いに接続されている。一本のワード線に替えて、行方向に各々二本の制御線が配置される。詳細すると、各ＣＧ−ゲート線は制御ゲート電極の制御のために配置され、各Ｔｒ−ゲート制御線は、フローティングゲート電極に対向する通常のトランジスタ構造のゲート電極の制御のために配置される。
【００１７】
図６の回路の上方に、メモリセルのプログラミング（Ｐｒｏｇ）、消去（Ｅｒａｓｅ）および読出し（Ｒｅａｄ）のための適正かつ典型的な電圧値の表が示される。そこに記入された電圧は、各々、ドレイン領域、制御ゲート電極、通常のトランジスタ構造のゲート電極およびソース領域に印加される。メモリセルマトリクスは、「仮想接地（ｖｉｒｔｕａｌ−ｇｒｏｕｎｄ）」アーキテクチャを示す。フラッシュメモリにおける、ゲート電極１２が提供される読出し用トランジスタと、制御ゲート電極９が提供されるプログラミング／消去用トランジスタとへの役割分配は、特別に薄いゲート酸化物（第３の誘電体膜１１）を有する読み出し用トランジスタが実現され得るという利点を有する。Ｔｒ−ゲート制御線によるメモリセルの読出しの際の電流は、従来のフラッシュメモリセルの読出しの際の電流に比べて、はるかに大きい。そのため、メモリセルの明らかな縮小化が可能となる。
【図面の簡単な説明】
【００１８】
【図１】好ましい製造方法の工程の後の、フラッシュメモリセルの中間生成物の断面図である。
【図２】同じく、フラッシュメモリセルの中間生成物の断面図である。
【図３】同じく、フラッシュメモリセルの中間生成物の断面図である。
【図４】同じく、フラッシュメモリセルの中間生成物の断面図である。
【図５】フラッシュメモリセル構造の平面図である。
【図６】フラッシュメモリセルの回路図およびその回路の典型的な動作電圧を示す表である。
【符号の説明】
【００１９】
１  バルクシリコン層
２  絶縁層
３  ボディ−シリコン層
４  補助層
５  トレンチ
６  第１の誘電体層
７  フローティングゲート電極
８  第２の誘電体層
９  制御ゲート電極
１０  トレンチ充填材
１１  第３の誘電体層
１２  ゲート電極
１３  半導体リッジ
１４  ドーピング領域
１５  さらなるトレンチ
１６  拡散バリア
１７  コンタクトホール充填材
１８  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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