(57)【要約】システム（１０）は、クロック機能を有する少なくとも２つのユニット（１，２）を備えており、該ユニットは、共通のシステムクロックライン（ＳＣＬＫ）、共通の内部クロックライン（ＩＣＬＫ）、及びロジックバス（Ｌ−ＢＵＳ）に接続されており、１つのユニット（１，２）がある時点でマスターユニットとして専用にされる。あるユニットの１つのソースクロック信号（ＣＬＫ１０，ＣＬＫ２０）が内部クロックライン（ＩＣＬＫ）で出力され、全てのユニットのＰＬＬデバイスが内部クロック信号から得られたＰＬＬ出力信号を生成し、あるＰＬＬ出力信号から別のＰＬＬ出力信号への切り換えがシームレスであるように、ＰＬＬデバイスの出力（ＣＬＫＰ１，ＣＬＫＰ２）が互いに同相である。
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【特許請求の範囲】
【請求項１】
クロック機能を有する少なくとも２つのユニットを含むシステムであって、該ユニットは、共通のシステムクロックライン（ＳＣＬＫ）、共通の内部クロックライン（ＩＣＬＫ）、及びロジックバス（Ｌ−ＢＵＳ）に接続されており、１つのユニット（１，２）がある時点でマスターユニットとして専用にされており、
マスターユニット（１，２）の専用化は、所与のユニット（１，２）をマスターユニットとして選択しないように与えられる信号に少なくとも依存しており、そのような信号が与えられたときに所与のユニット（１，２）がマスターユニットとして専用にされている場合、前記システムは、選択されていない別のユニットがマスターユニットとして専用にされるように切り替えを実行し、
各ユニット（１，２）が、
前記内部クロックライン（ＩＣＬＫ）で出力されるように構成されているクロック信号源（ＣＬＫ１０，ＣＬＫ２０）を生成するクロック源（ＣＬＫ１，ＣＬＫ２）と、
前記内部クロックライン（ＩＣＬＫ）から得られ、該ユニットがマスターユニットとして専用にされている場合に、前記システムクロックライン（ＳＣＬＫ）で出力される信号を生成する位相ロックループ・デバイス（Ｐ１，Ｐ２）と、を備え、
あるユニットの１つのソースクロック信号（ＣＬＫ１０，ＣＬＫ２０）が前記内部クロックライン（ＩＣＬＫ）で出力され、全てのユニットの位相ロックループ・デバイスが前記内部クロック信号から得られた位相ロックループ出力信号を生成し、ある位相ロックループ出力信号から別の位相ロックループ出力信号への切り換えがシームレスであるように、前記位相ロックループ・デバイスの出力（ＣＬＫＰ１，ＣＬＫＰ２）が互いに同相である、ことを特徴とするシステム。
【請求項２】
マスターユニットとして専用にされた前記ユニットが、前記内部クロックライン（ＩＣＬＫ）上にクロック源信号を生成することを特徴とする請求項１に記載のシステム。
【請求項３】
各ユニットが更に、
前記ロジックバス（Ｌ−ＢＵＳ）と通信するロジック部（ＭＳ）と、
前記内部クロックライン（ＩＣＬＫ）と通信する第１の双方向ポート（ＢＤ１１，Ｂｄ２１）と、
システムクロックライン（ＳＣＬＫ）と通信する第２の双方向ポート（ＢＤ１２，Ｂｄ２２）とを備えており、
ユニットの前記ロジック部（ＭＳ）が、対応するシステムクロック信号（ＳＣＬＫ）及び対応する内部クロック信号（ＩＣＬＫ）を入力又は出力させるべく、前記第１及び第２の双方向ポート（ＢＤ１１，ＢＤ１２，ＢＤ２１，ＢＤ２２）を、イネーブル信号（ＢＤ１１Ｅ，ＢＤ１２Ｅ，ＢＤ２１Ｅ，ＢＤ２２Ｅ）を介して制御することを特徴とする請求項１又は２に記載のシステム。
【請求項４】
前記システムクロック（ＳＣＬＫ）が、該システムクロックの状態変化からある所定の安全時間期間を経た論理状態であるときに、前記イネーブル信号が第１の変化状態であることを特徴とする請求項３に記載のシステム。
【請求項５】
前記ロジック部（ＭＳ）は、他のユニットの他のロジック部と協調して、それによりユニットを専用化する所定の順番が決定される優先方式を取り決めることを特徴とする請求項３又は４に記載のシステム。
【請求項６】
いずれかのユニットのロジック部（ＭＳ）が故障検知回路を含み、いずれかのデバイスで故障が検知された場合、前記システムは専用にされたユニットから次に専用にされるユニットへの切り換えを開始することを特徴とする請求項１から５のいずれか１項に記載のシステム。
【請求項７】
クロック生成又はクロック評価の機能をいずれも含まない付加的基板（６，７）を備えており、該付加的基板は、前記システムクロックライン（ＳＣＬＫ）に接続されているが、前記内部クロックライン（ＩＣＬＫ）及び前記ロジックバス（Ｌ−ＢＵＳ）には接続されていないことを特徴とする請求項１から６のいずれか１項に記載のシステム。
【請求項８】
ロジックバス（Ｌ−ＢＵＳ）と通信するロジック部（ＭＳ）と、
内部クロックライン（ＩＣＬＫ）に出力するように構成されたクロック源信号（ＣＬＫ１０，ＣＬＫ２０）を生成するクロック源（ＣＬＫ１，ＣＬＫ２）と、
所定の特性を有し、内部クロックライン（ＩＣＬＫ）上の信号から得られる信号（ＣＬＫＰ１）を生成する位相ロックループ・デバイス（Ｐ１，Ｐ２）と、
前記クロック源信号を前記内部クロックライン（ＩＣＬＫ）に出力する、又は前記内部クロックライン（ＩＣＬＫ）から内部クロック信号を入力する第１の手段（ＢＤ１１，ＢＤ２１）と、
前記位相ロックループ・デバイスからシステムクロックライン（ＳＣＬＫ）へ信号を出力する、又はシステムクロック信号を入力する第２の手段（ＢＤ１２，ＢＤ２２）と、を備えるユニット（１，２）であって、
前記ユニットの前記ロジック部（ＭＳ）は、対応するシステムクロック信号（ＳＣＬＫ）及び対応する内部クロック信号（ＩＣＬＫ）を入力又は出力させるべく、前記第１及び第２の手段（ＢＤ１１，ＢＤ１２，ＢＤ２１，ＢＤ２２）を制御し、
該ユニットがマスターユニットとして専用にされている場合、前記ロジック部（ＭＳ）は、前記内部クロック信号から得られ位相ロックループで生成された信号が前記システムクロックラインに出力されるように制御することを特徴とするユニット。
【請求項９】
前記ユニットがマスターユニットとして専用にされている場合、前記ロジック部（ＭＳ）は、前記ソースクロック信号（ＣＬＫ１０，ＣＬＫ２０）が前記内部クロックライン（ＩＣＬＫ）に出力されるように制御することを特徴とする請求項８に記載のユニット。
【請求項１０】
前記ユニットがマスターユニットとして専用にされていない場合、前記ロジック部（ＭＳ）は、前記システムクロックライン（ＳＣＬＫ）から前記システムクロック信号を入力するように前記第２の手段を制御することを特徴とする請求項８に記載のユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のクロック源を基とするシステムに関する。
【背景技術】
【０００２】
大きなコンピュータや制御システムは、それぞれが独自のクロック源を有する複数の回路基板に分散されていることが多い。一般に、リアルタイムのアプリケーションは、クロック源の故障やそのようなクロック源が組み込まれているユニットの故障の際に、動作が影響を受けないことを保証するために、正確に位相が合わされた基準クロック信号を必要とする。複数のクロック源の少なくとも１つから、好ましくは複数の基板それぞれに対して位相の遅延がわずかなシステムの基準クロック信号が提供されるような、共通のシステムクロックを生成することは知られている。何れかの回路基板又はいずれかのクロック源が機能不良となったら、システムクロックの機能は復元又は維持されるべきである。残りのシステムの動作をそれほど中断させずに一つの回路基板を交換すること、すなわち、回路基板のホットスワッピングも可能である。
【０００３】
従来技術文献である米国特許第６１９４９６９号明細書には、第１のクロック基板と第２のクロック基板、システム基板及びシステムコントローラを含む冗長クロックシステムが示されている。各クロック基板は少なくとも１つのクロック源を含んでいる。動作において、一方のクロック基板はマスタークロック信号を提供し、他方はスレーブとして合わされたクロック信号を提供する。マスタークロック信号がクロックのエッジ１つ程度わずかにずれたことが分かった場合、入力クロックの故障がシステム基板によって識別され、例えば、３クロックサイクル以内に、マスタークロック信号と位相が合わされた冗長なスレーブクロック信号への切り換えが行われる。第１及び第２のクロック基板のいずれかを、第３のクロック基板とホットスワップしてもよい。
【０００４】
従来技術文献である米国特許第６１９４９６９号明細書では、位相がロックされた２つの信号が冗長性のために提供される。これらの冗長なクロック信号を利用するために、全ての受信器は２つの入力と、冗長なクロック信号切り換えのための選択回路を必要とする。
【０００５】
従来技術文献である米国特許第４２８２４９３号明細書には、中断しないクロック信号を提供する冗長なクロック生成回路が示されている。それぞれが第１のＰＬＬ発振器と、第１のＰＬＬ発振器をモニタしてそれらの間の不一致の検出に応じてロックされてない信号を提供する第２のＰＬＬ発振器とを備える、２つのクロックモジュールが設けられている。一方のクロックはマスターであり他方はスレーブである。一方のクロックモジュールから他へのマスターの切り換えは、出力クロック信号にあらゆる位相の不連続性や瞬間的なビットの変化を引き起こさないが、それはマスター及びスレーブのクロックが切り換えの前及び後で互いに位相がロックされているからである。一方のクロックから他方への切り換えは、ロックされてない信号により示された機能不良が検出されたのに応じて開始されても良い。
【０００６】
米国特許第４２８２４９３号明細書においてマスタークロックモジュールに故障がある場合、スレーブユニットからの信号は途切れなく後を引き継ぐ。しかしながら、スレーブモジュールがマスターとして引き継いだとき、この基板からの信号は前のマスターの基板を介して物理的に駆動される。前のマスターの基板が取り外された場合、システムの全ての基板はそれらのクロック信号を失う、すなわち、クロックモジュールのホットスワッピングは不可能である。
【０００７】
その上、２つの信号源の位相をロックするのに使用されるＰＬＬデバイスから離れて、米国特許第４２８２４９３号明細書では受信器の端部におけるＰＬＬを想定しており、米国特許第６１９４９６９号明細書におけるのと同様な方法で共通のクロックを共有するシステムの全ての基板に追加のロジックを必要とする。
【特許文献１】米国特許第６１９４９６９号明細書
【特許文献２】米国特許第４２８２４９３号明細書
【発明の開示】
【発明が解決しようとする課題及び課題を解決するための手段】
【０００８】
本発明の主な目的は、ローカルなクロックやクロックユニットが機能不良となった場合、あるいはクロックユニットがホットスワップされた場合に、仮想的シームレス・クロック信号を提供し、冗長性を保証するための高品質なシステム部品を必要としないシステムを提供することである。
【０００９】
この目的は請求項１で定義される内容によって達成される。
【００１０】
本発明の他の目的は、単一のモジュールユニットに基づいた拡張可能なクロックシステムを提供することである。
【００１１】
この目的は請求項２によって達成される。
【００１２】
本発明の更なる目的は、ローカルなクロックやクロックユニットが機能不良となった場合、あるいはクロックユニットがホットスワップされた場合に、仮想的シームレス・クロック信号を提供し、冗長性を保証するための高品質なシステム部品を必要としないユニットを提供することである。
【００１３】
この目的は請求項８で定義される内容によって達成される。
【００１４】
更なる利点は、以下の本発明の好適な実施形態の詳細な説明から明らかになるであろう。
【発明を実施するための最良の形態】
【００１５】
図１には、２つのユニット１及び２を含む装置１０が開示されている。各ユニットは、クロック機能と付加的機能（不図示）とを備えている。２つのユニットのクロック機能は同一であり、システムクロックラインＳＣＬＫ、内部クロックラインＩＣＬＫを含むクロックバスを介して、かつロジックバスＬ−ＢＵＳを介して互いに接続されている。付加的機能は、電気通信の無線基地局機能のような、クロック信号を必要とする実質的にはあらゆる機能に関連するものでよい。２つのユニットの付加的機能は同じである必要はない。好ましくは、２つのユニットは共通のラックに取り付けられる別個の回路基板に配置され得る。さらに、３つ以上のユニットが上述の２つのバスに接続されてもよく、それにより所与のユニットがマスターとなり他のユニットがスレーブとなる。システムクロックＳＣＬＫは、所与の専用にされた（dedicated）マスターユニットから他の全てのユニットに提供されるクロック基準信号である。
【００１６】
第１のユニットは、ロジック部ＭＳ１、例えばクオーツクロックを含むクロック源ＣＬＫ１、位相ロックループ（ＰＬＬ）デバイスＰ１、第１の双方向ポートＢＤ１１及び第２の双方向ポートＢＤ１２を含んでいる。
【００１７】
クロック源ＣＬＫ１は、非同期コマンド信号ＡＳＣＭＤ１の受信に応じて停止し得るクロック源信号ＣＬＫ１０を生成している。クロック源信号ＣＬＫ１０は第１の双方向ポートＢＤ１１に送られる。イネーブル信号ＢＤ１１Ｅの状態に応じて、ＢＤ１１は以下の機能を有する：イネーブルであれば、ＢＤ１１はソースクロック信号ＣＬＫ１０を内部クロックＩＣＬＫにラインＢ１１を通じて出力し、同時に同じクロック信号を取り込む。ディセーブルであれば、ＢＤ１１はラインＢ１１を通じて内部クロックＩＣＬＫからクロック信号を取り込む。
【００１８】
第１の双方向ポートＢＤ１１は、ラインＢ１１に発生するソース信号をラインｃｌｋｂ１で位相ロックループ（ＰＬＬ）デバイスＰ１に転送する。一般に知られているように、ＰＬＬデバイスは、周期的入力信号を受けるとその出力に同じ信号を出力する。しかしながら、入力信号における単一のパルスが変化する場合、あるいは入力信号の周波数が段階的に変化する場合、ＰＬＬはジャイロシステムと同様に、入力信号の周波数及び位相に次第に合わせるようにその出力をゆっくりと変化させる。ＰＬＬデバイスは、ラインＰ１Ｌで示されるように内部フィードバックループを含んでいる。
【００１９】
ＰＬＬデバイスＰ１は、第２の双方向ポートＢＤ１２に入力される派生クロック信号ＣＬＫＰ１を生成する。イネーブル信号ＢＤ１２Ｅの状態に応じて、ＢＤ１２は以下の機能を有する：イネーブルであれば、ＢＤ１２はソースクロック信号ＣＬＫＰ１をシステムクロックＳＣＬＫにラインＢ１２を通じて出力し、同時に同じクロック信号を取り込む。ディセーブルであれば、ＢＤ１２はラインＢ１２を通じてシステムクロックＳＣＬＫからクロック信号を取り込み、それを更に信号ＣＬＫＬ１として送る。
【００２０】
システムクロックＳＣＬＫに存在する派生クロック信号は、ロジック部ＭＳ１にもたらされる。
【００２１】
ＢＤ１１及びＢＤ１２両方のイネーブル信号は、ロジック信号ＭＳ１から出力される。
【００２２】
第２のユニット２はユニット１と同じであるが、ユニット１にある同じタイプの要素とユニット２の参照番号は異なっている。
【００２３】
上記で述べたように、一つのユニットがマスターであるとき、残りのユニットがスレーブとして動作する。好適な実施形態では、マスターユニットはシステムクロックＳＣＬＫ及び内部クロックＩＣＬＫを制御し、スレーブユニットは前記２つのクロック信号を検知する。
【００２４】
あるユニットから別のユニットへのマスターの変更は、ロジック部ＭＳ１及びＭＳ２の動作に従って達成される。この動作は検知されたエラー状態に従った切り換えを可能とするが、故障に起因するものではない意図されたマスターの切り換えも可能とする。マスターユニットの専用化（dedication）は、所与のユニットがマスターユニットに選択されないようにＬ−ＢＵＳで与えられる信号に応じて決定され、Ｌ−ＢＵＳ上の信号でそのような信号が与えられたときに所与のユニットがマスターユニットとして専用にされている場合、システムは、選択されていない別のユニットがマスターユニットとして専用にされるように切り替えを実行する。
【００２５】
切り換えは、オペレータがホットスワップを準備するときに与えられ、例えば、コマンド信号ＡＳＣＭＰ１を出力するような外部非同期信号によって達成され得る。
【００２６】
所与のユニットのロジック部は、信号ラインＣＬＫＬ１、ＣＬＫＬ２を通じてシステムクロックＳＣＬＫと同期させられる。
【００２７】
図２では、本発明による別の代表的接続方法が示されており、ここでは別個の基板上の３つの冗長クロックユニット１、２及び３と、付加的機能を有するがクロックの生成やクロックの評価機能を何ら有さない２つの基板６、７を含んでいる。全ての基板はシステムクロックラインＳＣＬＫを通じて接続されている。クロックユニット３と付加的機能５は同じ基板上にある。その上クロックユニット同士は、Ｌ−ＢＵＳ及び内部クロックラインＩＣＬＫによって相互接続されている。
【００２８】
外部非同期入力が切り換えをもたらす、図３に示される代表的タイミングチャートに従って、以下で動作を説明する。
【００２９】
時間Ｔ１の所与の時点で、２つのクロック源ＣＬＫ１及びＣＬＫ２は、実質的に周波数が等しいが、＋／−１８０度に達し得る任意の位相差で互いに位相がずれている２つの信号ＣＬＫ１０及びＣＬＫ２０を生成する。
【００３０】
図３から分かるように、Ｔ１の時点でクロックＩＣＬＫはシステムクロックＳＣＬＫと位相が合っている。
【００３１】
Ｔ２の時点で、マスターの意図した変更を表す信号が、ユニット１からユニット２へＬ−ＢＵＳで送信される。後続するシステムクロックＳＣＬＫの立上がりに続いて、全てのイネーブル信号ＢＤ１１Ｅ、ＢＤ１２Ｅ、ＢＤ２１Ｅ及びＢＤ２２ＥはＴ４で状態を変化させる。これによりマスターはユニット１からユニット２へ変化する。
【００３２】
内部クロック信号ＩＣＬＫは、選択されたマスターに対応する選択されたソースクロックによって与えられる。Ｔ５の前では、内部クロックはＣＬＫ１０に従い、Ｔ５の後ではＢＤ１１Ｅ及びＢＤ２１Ｅを通じて信号送信されたように、内部クロックはＣＬＫ２０に従う。
【００３３】
図３に示されているように、ＣＬＫ１０とＣＬＫ２０との間で切り換えが行われたので、ＩＣＬＫの位相シフトがＴ５で発生する。
【００３４】
ロジック部ＭＳ１及びＭＳ２からの信号送信は、全ての時点で信号ＣＬＫＢ１、ＣＬＫＢ２が同じクロック源からフェッチされるのを確実にする。このため、内部クロックＩＣＬＫは選択された１つの内部クロックによって決まる。その結果、様々なＰＬＬの入力は等しくなる。全てのＰＬＬは同じ所定の特性を有し、ＰＬＬユニットに適用可能な許容レベルは適切に小さくなるように選択される。このため、ＰＬＬの様々な出力、ＣＬＫＰ１及びＣＬＫＰ２は常に実質的に同相となり、優勢な専用にされた内部クロック信号ＩＣＬＫによって決まる。従って、システムクロックＳＣＬＫは、ロジック信号ＢＤ１２Ｅ及びＢＤ２２Ｅによって制御されるときに、ＣＬＫＰ１からＣＬＫＰ２に実質的にシームレスに切り換えられ、その逆も同様である。Ｐ１及びＰ２のＰＬＬは、たとえ内部クロック信号ＩＣＬＫが存在しなくても、いくつかのクロックサイクルの間は位相が合わされたクロック信号ＣＬＫＰ１及びＣＬＫＰ２の生成を維持する。
【００３５】
ＩＣＬＫ信号が、Ｔ５で示されているように、不意に第１の位相値から第２の位相値に変化したとき、ＰＬＬはそれらの出力の位相を次第に変化させ、その結果、所与の期間の後、Ｔ６で、ＰＬＬはＩＣＬＫ信号の第２の位相値と同相となる。ＰＬＬのイナーシャ（inertia）及び「ランプ・アライメント（ramp alignment）」の対応する期間は、上記で述べた付加的機能のシステムクロックの要件に合うように選択される。位相の変化は、クロックサイクルの周波数の変化にもちろん関連する。図３において、システムクロック信号ＳＣＬＫの周波数ＦＳＣは、時点Ｔ１での第１の周波数Ｆ１からＴ５の後で第２の周波数Ｆ２に直ちに変化している。その後、周波数ＦＳＣは第１の周波数Ｆ１に次第に近づく。好ましくは、アライメント期間Ｔ５−Ｔ６は、付加的機能が位相の変化を「気づかない」ように、いくつかのクロックサイクルに選択される。時点Ｔ６で、位相差は問題とはならない程度に示されている。
【００３６】
上記で説明したように、イネーブル信号ＢＤ１１Ｅ、ＢＤ１２Ｅ、ＢＤ２１Ｅ及びＢＤ２２Ｅは、Ｌ−ＢＵＳ信号とオーバーラップされるＳＣＬＫの第１の立上がりエッジに関連している。そのため、これらイネーブル信号の状態変化は、ＳＣＬＫの立上がりエッジに続いて生じる。ＳＣＬＫがＴ３でハイになってからイネーブル信号が状態を変化させるＴ４までの短い遅延は、回路内での伝播遅延によるものである。
【００３７】
その結果、出力イネーブル信号の切り換えは、状態が変化してからある所定の安全時間期間だけ経た時点、すなわち、エッジからある距離をおいた時点で、ＳＣＬＫが論理的ハイ状態となったと分かったときに最初に達成される。ＳＣＬＫの状態変化があるときに切り換えが生じないのは重要である、なぜならこれは受信器端で妨害を引き起こすことがあるからである。
【００３８】
ＳＣＬＫラインを駆動すべきユニットが無い場合においても、ＳＣＬＫラインを論理ハイ状態にバイアスするため、外部回路が使用される。切り換えはＳＣＬＫがハイのときにだけ生じ得るので、一方のユニットがオフ状態で他方のユニットがオン状態のときに、わずかな瞬間だけＳＣＬＫを駆動するユニットが無いという可能性は無い。好ましくは、外部回路は、システムの高電圧ＶｃｃとシステムＳＣＬＫの間に配置されたプルアップ抵抗Ｒ１を含んでいる。
【００３９】
エラー検出を提供する手段と適切な故障管理ルーチンを得る方法とは様々な方法で実現され得る。
【００４０】
各ユニットのロジック部ＭＳは、他のユニットに所与のユニットがＩＣＬＫ及びＳＣＬＫラインに接続されているか否か（あるいはもしかしたら故障状態にある）を通知する機能を備えている。その上各ロジックユニットは、他のどのユニットが接続されているのかを知る機能を備えている。好ましくは、接続されているユニットに変化がある度に、専用にするユニットの所定の順番がそれにより決定される優先方式を含む、優先方式が取り決められる。これにより、別のマスターが故障となった場合に、次のマスターが専用にされることに全てのユニットが同意する。優先方式は、例えば、モジュールが接続されている順番に従って並べられていてもよい。ランダムな順番も想定され得る。ロジック部は、存在するクロックユニットの実際の数に関係なく、クロックシステムの自立的制御を制定する。高品質なあるいは付加的クロック回路は必要ない。
【００４１】
図４は、図１に示した第１のユニットにおける故障検知回路の好適な実施形態を示している。明確には、図１に示されたいくつかのライン及び信号は、本実施形態でも実際には存在するが、図４では省略されている。クロック源ＣＬＫ１が動作すると、エラー状態ラインＳＣＬＫ１にも信号が提供され、該信号はＳＣＬＫ１の状態を読み取ることでロジック部ＭＳ１によってチェックされ得る。同様に、双方向ポートＢＤ１１のエラー状態はＳＢＤ１１を通じて読み取られ、双方向ポートＢＤ１２のエラー状態はＳＢＤ１２を通じて読み取られ、ＰＬＬデバイスＰ１のエラー状態はＳＰ１を通じて読み取られる。
【００４２】
これらの入力の１つが変化すると、それは非同期切り換えコマンドとして解釈され、オペレータによって命令された切り換えと同様に処理される。他の考えられる構成としては、基板の付加的機能に関連したＣＰＵ（不図示）がワッチドッグ（監視）回路を有するものである。ワッチドッグ・タイマーが切れた場合、切り換えコマンドが生成される。
【００４３】
ＣＬＫ１又はＢＤ１１が故障した場合、ユニット１がマスターであってもスレーブであっても、切り換えはシステムクロックに全く影響を与えないように思われる。
【００４４】
ユニット１がマスターのときにＰＬＬデバイスＰ１又は双方向ポートＢＤ１２が故障した場合、ＳＣＬＫ信号に誤作動（glitch）が現れるであろう。このため、本発明の好適な実施形態では、ＰＬＬデバイス及びＰＬＬデバイスの出力が接続される双方向ユニットは信頼性の基準を高くする。
【００４５】
上記で述べたタイプの故障は、複数のクロックユニットを使用するシステムで一般的に生じる故障と比較して、通常めったに起こらないことに注意されたい。代表的なアプリケーションでは、付加的機能は非常に多数の部品を用いるものでもよい。このため、このような場合には、概してＰＬＬデバイスやＰＬＬデバイスの出力が接続された双方向ポートでエラーは起こりにくく、何らかの他の部品で起こりやすい。このタイプの故障は、故障した部品を有するモジュールのホットスワップによって修理されるであろう。本発明はこれらの場合においてユニットのシームレスな切り換えを提供する。
【００４６】
更に、マスターユニットが内部クロックラインにクロック源を必ずしも出力せず、システムクロックラインを同時に制御する、代替的実施形態も考えられることに注意されたい。基本的には、所与のユニットがシステムクロックのマスターになることができるが、内部クロックラインについては別のユニットがマスターとなってもよい。２つより多いユニットが一般的である場合には、ロジック回路は、システムクロックラインのマスター権を第１のユニット専用にし、内部クロックラインのマスター権を別のユニット専用にするのを実現してもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の好適な実施形態である、クロックバス及びロジックバスによって相互接続されている２つの代表的ユニットのローカルクロック回路を示す図である。
【図２】３つの冗長なクロック基板と、付加的機能を有するがクロック回路を有さない２つの基板とを含む代表的実施形態を示す図である。
【図３】最初はユニット１がマスターでユニット２がスレーブであり、その後ユニット２がマスターでユニット１がスレーブとなる、図１に示したユニットの動作に関する代表的タイミングチャートを示す図である。
【図４】図１に示した第１のユニットにおける故障検知回路の好適な実施形態を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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2005518012.tif 000008
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