(57)【要約】  デジタル信号プロセッサがレイク受信器用の経路探索計算を実行する。各相対遅延について受信チップまたはコードチップのいずれかをずらすことにより部分相関長にわたる複数の相対遅延について逆拡散演算が実行される。相対遅延に対する逆拡散演算の結果が、先の部分相関長に対して実行された同じ遅延の先の逆拡散演算の結果に加算される。これらの計算は単一の命令に応答して実行される。命令を複数回発行することにより、経路探索計算が全相関長にわたって実行される。
2005515690.tif 000002
【特許請求の範囲】
【請求項１】
ＣＤＭＡシステムにおいてレイク受信器用に経路探索計算を実行するデジタル信号プロセッサであって、
受信されたチップを保持する第一の記憶領域と、
コードチップを保持する第二の記憶領域を含み、
前記デジタル信号プロセッサが単一の命令に応答して、前記受信チップおよびコードチップに対して複数回の逆拡散演算を実行し、各々の逆拡散演算の都度、前記受信チップおよびコードチップを互いに相対的にシフトさせるデジタル信号プロセッサ。
【請求項２】
請求項１に記載のデジタル信号プロセッサにおいて、前記コードチップの値が±１±ｊに限られるデジタル信号プロセッサ。
【請求項３】
請求項２に記載のデジタル信号プロセッサにおいて、前記コードチップが、実部１ビット、虚部１ビットを含む２ビットで表わされるデジタル信号プロセッサ。
【請求項４】
請求項３に記載のデジタル信号プロセッサにおいて、セットされたコード・ビットは値−１を、クリアされたコード・ビットは値＋１を表わすデジタル信号プロセッサ。
【請求項５】
請求項３に記載のデジタル信号プロセッサにおいて、前記受信チップを否定しないまたは否定することにより逆拡散演算の複素数乗算が実行されるデジタル信号プロセッサ。
【請求項６】
請求項１に記載のデジタル信号プロセッサにおいて、前記コードチップの値が＋１、−１、＋ｊ、または−ｊに限られるデジタル信号プロセッサ。
【請求項７】
請求項１に記載のデジタル信号プロセッサにおいて、前記受信チップが１６ビットで表されるデジタル信号プロセッサ。
【請求項８】
請求項７に記載のデジタル信号プロセッサにおいて、前記受信チップが８個の実数ビットと８個の虚数ビットで表わされるデジタル信号プロセッサ。
【請求項９】
請求項１に記載のデジタル信号プロセッサにおいて、前記受信チップが３２ビットで表わされるデジタル信号プロセッサ。
【請求項１０】
請求項９に記載のデジタル信号プロセッサにおいて、前記受信チップが１６個の実数ビットと１６個の虚数ビットで表わされるデジタル信号プロセッサ。
【請求項１１】
請求項１に記載のデジタル信号プロセッサにおいて、前記コードチップが８で割り切れる拡散率を有するデジタル信号プロセッサ。
【請求項１２】
ＣＤＭＡシステムにおいてレイク受信器用の経路探索計算を実行するデジタル信号プロセッサであって、
ＣＤＭＡシステムにおいて受信チップを表わす複素数値を保持する第一の記憶領域と、
ＣＤＭＡシステムにおいてコードチップを表わす複素数値を保持する第二の記憶領域と、
前記第一の記憶領域の複素数値に前記第二の記憶領域の複素数値を乗算して、結果の総和を求める複素数積和装置を含み、
前記積和装置が前記第一および第二の記憶領域内の複素数値に対し複数回の乗算を実行し、各乗算の後で前記第一または第二の記憶領域のいずれかが、自身に格納されている複素数値をシフトさせるデジタル信号プロセッサ。
【請求項１３】
請求項１２に記載のデジタル信号プロセッサにおいて、前記複素数積和装置が特定の切断点を超えるか下回る全ての乗算をゼロにセットするデジタル信号プロセッサ。
【請求項１４】
請求項１２に記載のデジタル信号プロセッサにおいて、前記複素数積和装置が、前記乗算された複素数値のどれを前記総和に含めるかに関する命令を受けるデジタル信号プロセッサ。
【請求項１５】
請求項１２に記載のデジタル信号プロセッサにおいて、前記コードチップの値が±１±ｊに限られるデジタル信号プロセッサ。
【請求項１６】
請求項１５に記載のデジタル信号プロセッサにおいて、前記コードチップが、実部１ビット、虚部１ビットを含む２ビットで表わされるデジタル信号プロセッサ。
【請求項１７】
請求項１６に記載のデジタル信号プロセッサにおいて、セットされたコード・ビットは値−１を、クリアされたコード・ビットは値＋１を表わすデジタル信号プロセッサ。
【請求項１８】
請求項１６に記載のデジタル信号プロセッサにおいて、前記受信チップを否定しないまたは否定することにより乗算が実行されるデジタル信号プロセッサ。
【請求項１９】
請求項１２に記載のデジタル信号プロセッサにおいて、前記コードチップの値が＋１、−１、＋ｊ、または−ｊに限られるデジタル信号プロセッサ。
【請求項２０】
請求項１２に記載のデジタル信号プロセッサにおいて、前記受信チップが１６ビットで表されるデジタル信号プロセッサ。
【請求項２１】
請求項２０に記載のデジタル信号プロセッサにおいて、前記受信チップが８個の実数ビットと８個の虚数ビットで表わされるデジタル信号プロセッサ。
【請求項２２】
請求項１２に記載のデジタル信号プロセッサにおいて、前記受信チップが３２ビットで表わされるデジタル信号プロセッサ。
【請求項２３】
請求項２２に記載のデジタル信号プロセッサにおいて、前記受信チップが１６個の実数ビットと１６個の虚数ビットで表わされるデジタル信号プロセッサ。
【請求項２４】
請求項１２に記載のデジタル信号プロセッサにおいて、前記コードチップが８で割り切れる拡散率を有するデジタル信号プロセッサ。
【請求項２５】
デジタル信号プロセッサ内でＣＤＭＡ信号を処理してレイク受信器用の経路探索計算を実行する方法であって、
単一の命令に応答して、前記受信チップおよびコードチップに対して複数回の逆拡散演算を実行し、各々の逆拡散演算の都度、前記受信チップおよびコードチップを互いに相対的にシフトさせるステップを含む方法。
【請求項２６】
請求項２５に記載のデジタル信号プロセッサにおいて、前記コードチップの値が＋１＋ｊであるデジタル信号プロセッサ。
【請求項２７】
請求項２６に記載のデジタル信号プロセッサにおいて、前記コードチップが、実部１ビット、虚部１ビットを含む２ビットで表わされるデジタル信号プロセッサ。
【請求項２８】
請求項２７に記載のデジタル信号プロセッサにおいて、セットされたコード・ビットは値−１を、クリアされたコード・ビットは値＋１を表わすデジタル信号プロセッサ。
【請求項２９】
請求項２７に記載のデジタル信号プロセッサにおいて、前記受信チップを否定しないまたは否定することにより逆拡散演算の複素数乗算が実行されるデジタル信号プロセッサ。
【請求項３０】
請求項２５に記載のデジタル信号プロセッサにおいて、前記コードチップの値が＋１、−１、＋ｊ、または−ｊに限られるデジタル信号プロセッサ。
【請求項３１】
請求項２５に記載のデジタル信号プロセッサにおいて、前記受信チップが１６ビットで表されるデジタル信号プロセッサ。
【請求項３２】
請求項３１に記載のデジタル信号プロセッサにおいて、前記受信チップが８個の実数ビットと８個の虚数ビットで表わされるデジタル信号プロセッサ。
【請求項３３】
請求項２５に記載のデジタル信号プロセッサにおいて、前記受信チップが３２ビットで表わされるデジタル信号プロセッサ。
【請求項３４】
請求項３３に記載のデジタル信号プロセッサにおいて、前記受信チップが１６個の実数ビットと１６個の虚数ビットで表わされるデジタル信号プロセッサ。
【請求項３５】
請求項２５に記載のデジタル信号プロセッサにおいて、前記コードチップが８で割り切れる拡散率を有するデジタル信号プロセッサ。
【請求項３６】
ＣＤＭＡシステム内でレイク受信器用の経路探索計算を実行すべくデジタル信号プロセッサを用いる方法であって、
レジスタに受信チップ値をロードする１個または複数個の指示を発行するステップと、
デジタル信号プロセッサに対し、レジスタにコードチップ値をロードさせる１個または複数個の命令を発行するステップと、
コードチップ値に対して受信チップ値を逆拡散させる単一の命令を複数回発行して、コードチップに対して受信チップが逆拡散された都度、受信チップとコードチップの間を相対的にシフトさせるステップを含む方法。
【請求項３７】
請求項３６に記載のデジタル信号プロセッサにおいて、前記コードチップの値が±１±ｊであるデジタル信号プロセッサ。
【請求項３８】
請求項３７に記載のデジタル信号プロセッサにおいて、前記コードチップが、実部１ビット、虚部１ビットを含む２ビットで表わされるデジタル信号プロセッサ。
【請求項３９】
請求項３８に記載のデジタル信号プロセッサにおいて、セットされたコード・ビットは値−１を、クリアされたコード・ビットは値＋１を表わすデジタル信号プロセッサ。
【請求項４０】
請求項３８に記載のデジタル信号プロセッサおいて、前記受信チップを否定しないまたは否定することにより逆拡散演算の複素数乗算が実行されるデジタル信号プロセッサ。
【請求項４１】
請求項３６に記載のデジタル信号プロセッサにおいて、前記コードチップの値が＋１、−１、＋ｊ、または−ｊに限られるデジタル信号プロセッサ。
【請求項４２】
請求項３６に記載のデジタル信号プロセッサにおいて、前記受信チップが１６ビットで表されるデジタル信号プロセッサ。
【請求項４３】
請求項４２に記載のデジタル信号プロセッサにおいて、前記受信チップが８個の実数ビットと８個の虚数ビットで表わされるデジタル信号プロセッサ。
【請求項４４】
請求項３６に記載のデジタル信号プロセッサにおいて、前記受信チップが３２ビットで表わされるデジタル信号プロセッサ。
【請求項４５】
請求項４４に記載のデジタル信号プロセッサにおいて、前記受信チップが１６個の実数ビットと１６個の虚数ビットで表わされるデジタル信号プロセッサ。
【請求項４６】
請求項３６に記載のデジタル信号プロセッサにおいて、前記コードチップが８で割り切れる拡散率を有するデジタル信号プロセッサ。
【請求項４７】
デジタル信号プロセッサであって、
複素数値の第一の組を保持する第一の記憶領域と、
複素数値の第二の組を保持する第二の記憶領域と、
前記第一の記憶領域の複素数値に前記第二の記憶領域の複素数値を乗算して、結果の総和を求める複素数積和装置を含み、
前記積和装置が前記第一および第二の記憶領域内の複素数値に対し複数回の乗算を実行し、各乗算の後で前記第一または第二の記憶領域のいずれかが、自身に格納されている複素数値をシフトさせるデジタル信号プロセッサ。
【請求項４８】
請求項４７に記載のデジタル信号プロセッサにおいて、前記複素数積和装置が特定の切断点を超えるか下回る全ての乗算をゼロにセットするデジタル信号プロセッサ。
【請求項４９】
請求項４７に記載のデジタル信号プロセッサにおいて、前記複素数積和装置が、前記乗算された複素数値のどれを前記総和に含めるかに関する命令を受けるデジタル信号プロセッサ。
【請求項５０】
請求項４７に記載のデジタル信号プロセッサにおいて、前記デジタル信号プロセッサがＣＤＭＡシステムのレイク受信器と協働し、前記複素数値の第一の組が受信チップを表わし、記複素数値の第二の組がコードチップを表わすデジタル信号プロセッサ。
【請求項５１】
請求項５０に記載のデジタル信号プロセッサにおいて、前記コードチップの値が±１±ｊに限られるデジタル信号プロセッサ。
【請求項５２】
請求項５１に記載のデジタル信号プロセッサにおいて、前記コードチップが、実部１ビット、虚部１ビットを含む２ビットで表わされるデジタル信号プロセッサ。
【請求項５３】
請求項５２に記載のデジタル信号プロセッサにおいて、セットされたコード・ビットは値−１を、クリアされたコード・ビットは値＋１を表わすデジタル信号プロセッサ。
【請求項５４】
請求項５２に記載のデジタル信号プロセッサにおいて、前記受信チップを否定しないまたは否定することにより乗算が実行されるデジタル信号プロセッサ。
【請求項５５】
請求項５０に記載のデジタル信号プロセッサにおいて、前記コードチップの値が＋１、−１、＋ｊ、または−ｊに限られるデジタル信号プロセッサ。
【請求項５６】
請求項５０に記載のデジタル信号プロセッサにおいて、前記受信チップが１６ビットで表されるデジタル信号プロセッサ。
【請求項５７】
請求項５６に記載のデジタル信号プロセッサにおいて、前記受信チップが８個の実数ビットと８個の虚数ビットで表わされるデジタル信号プロセッサ。
【請求項５８】
請求項５０に記載のデジタル信号プロセッサにおいて、前記受信チップが３２ビットで表わされるデジタル信号プロセッサ。
【請求項５９】
請求項５８に記載のデジタル信号プロセッサにおいて、前記受信チップが１６個の実数ビットと１６個の虚数ビットで表わされるデジタル信号プロセッサ。
【請求項６０】
請求項５０に記載のデジタル信号プロセッサにおいて、前記コードチップが８で割り切れる拡散率を有するデジタル信号プロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００２年１月１０日に出願された仮出願第６０／３４７,７６７号を優先権主張し、本明細書にその全文を引用している。
【０００２】
本発明は、デジタル信号プロセッサの分野に関し、特に、符号分割多重アクセスシステムにおいて信号を処理するデジタル信号プロセッサに関する。
【背景技術】
【０００３】
符号分割多重アクセス（ＣＤＭＡ）は、同一周波数上に多数の信号を送信するスペクトル拡散と呼ばれる技術を用いる無線通信技術である。次世代ＣＤＭＡ設備に対して、消費者のニーズおよびこれに付随するサービスプロバイダのニーズに合わせて設備が拡張可能な柔軟性が求められている。ＣＤＭＡ処理のほぼあらゆる局面で計算負荷の集中が避けられない。この計算負荷は、専用回路で実行されているＣＤＭＡ処理の大多数の局面において生じている。しかしこれらの専用回路はＣＤＭＡが信号を処理する際に必要な柔軟性を備えていない。
【０００４】
一般に、ＣＤＭＡシステムにおいて、転送されるビットは最初に、複素平面上の所定の点にマッピングされる。図１ａに、単一のビットが一点にマッピングされる複素マッピングの例を示す。図ｌａに示すマッピングの場合、各ビットは、マッピング先の複素数値で置換される。例えば、ビット・シーケンス００１００１１１００は、
（１）（１）（−１）（１）（１）（−１）（−１）（−１）（１）（１）となる。
【０００５】
より大きな転送速度が求められる場合、複素平面上の点が複数のビットを表わしてもよい。図１ｂに、複素平面上の点がビット対を表わす例を示す。図に示すように、複素平面上の点１＋ｊはビット対００を表わす。複素平面上の点−１＋ｊは、ビット対１０を表わす。複素平面上の点−１＋−ｊは、ビット対１１を表わす。複素平面上の点１＋−ｊは、ビット対０１を表わす。このように、図１ｂに示すマッピングの場合、送信されるビットはビット対に分解され、当該ビット対は複素数値で置換される。例えばビット・シーケンス００１００１１１００は、
（１＋ｊ）（−１＋ｊ）（１＋−ｊ）（−１＋−ｊ）（１＋ｊ）となる。
【０００６】
表現されたビット数にかかわらず、結果として生じた複素数値は記号として認識される。記号は通常、直交送信を用いて送信され、直交関係にある２個の信号を用いて複素数値を表わす。直交送信を実行する方法に起因して、複素数値の虚部を通常、直交（Ｑ）部と呼び、実部を同相（Ｉ）部と呼ぶ。
【０００７】
ＣＤＭＡシステムにおいて、これらの記号は送信される前に、より高速、周期的な複素拡散符号（チップ・コード）が乗ぜられて、記号により通常生成されるよりも高い帯域幅を有する信号を同じエネルギーで生成する。これは、拡散化として知られている。この符号化信号内、および同様に複素数コード内の離散値は、送信されるビットと区別するために通常、チップと呼ばれる。符号化信号は次いで、他の同様な符号化信号と同一周波数で送信される。しかし、他の同様な符号化信号は異なるチップ・コードを用いる。各々の異なる符号化信号のチップ・コードは通常、互いに直交するように選ばれる。これにより、受信器は、受信された全ての符号化信号から特定の符号化信号を分離することができる。
【０００８】
特定の符号化信号を分離するために、受信された信号について、当該特定の符号化信号の符号化に用いた同一チップ・コードとの相互相関が計算される。これは、逆拡散として知られている。チップ・コードの直交性に起因して、受信信号とチップ・コードの相互相関は理想的には、同一チップ・コードにより生成された信号を除く全ての信号についてゼロになる。同一チップ・コードにより生成された信号の場合、結果は非ゼロであり、一般に符号は送信されたビットの値を与える。
【０００９】
しかし、特定の符号化信号を分離することは、送信器と受信器内のチップ・コードが同期化されていない限り不可能である。送信器と受信器が同期化されていない場合、符号化信号内のチップ周期は受信器側のチップ・コード周期と揃わない。その結果、分離される特定のチャネルと逆拡散コードとの間の相関が低くなり、その結果、特定の符号化信号が受信信号から分離されない。
【００１０】
特定の符号化信号をより効率的に分離するために、ＣＤＭＡシステムは多重経路の多様性(diversity)を利用してチャネル減衰に起因する劣化を克服する。符号化信号が送信された際に、符号化信号の複製は受信器に到達する前に異なる経路を通る。この現象の例を図２に示す。図に示すように、送信器２００が符号化信号を送信する際に、符号化信号の複製が受信器２０２までの異なる経路を通る。複製のうち１個は、送信器２００から受信器２０２への直接的な経路１を通る。第二の複製は間接的な経路２を通り、一方、第三の複製は間接的な経路３を通る。
【００１１】
各々の複製が受信器への異なる経路を通るため、受信信号は符号化信号の多数の複製から構成され、各々に異なる経路遅延および振幅が与えられる。ＣＤＭＡシステム内の受信器は、受信信号の２個以上の多重経路成分を分離して、これらを組み合わせて符号化信号のより良い評価を与えることにより、この多重経路の多様性を利用する。この機能を実行する受信器構造はレイク（Ｒａｋｅ）受信器として知られている。
【００１２】
図３ａに、レイク受信器３００の一般的な構造を示す。レイク受信器構造３００は多くのフィンガー３０２、３０４、および３０６を備え、各々が受信信号の多重経路コンポーネントのうちの１個を分離する。多重経路コンポーネントを選択するために、受信信号は、各フィンガー３０２、３０４、および３０６へ送られる。各フィンガー３０２、３０４および３０６は、受信信号にチッピングコードを乗ずることにより受信信号を逆拡散する。その際、受信信号とチッピングコードの間には相対遅延がある。受信信号およびチッピングコード間の相対遅延により、チッピングコードの周期と、多重経路コンポーネントの１個が同期化され、その結果多重経路コンポーネントが選択される。各フィンガー３０２、３０４、および３０６において、受信信号とチッピングコードの間の相対遅延が異なる。従って、各フィンガーは、多重経路コンポーネントの異なるものを選択する。各フィンガー内で選択された多重経路コンポーネントは次いで、チャネル・パラメータの推定に基づくチャネル修正を受ける。コンバイナ３０８は次いで、符号化信号のより良い推定を与えるべく、修正された多重経路コンポーネントを組み合わせる。
【００１３】
この技術を図３ｂに概念的に示す。図３ｂに、チッピングコードを遅延させることにより相対遅延が生じるケースを示す。当業者には理解できるように、相対遅延はまた、受信信号を遅延させることによっても生じる。図に示すように、受信信号３１０は、各々異なる経路遅延を有する経路１、２、および３からの信号で構成されている。フィンガー３０２において、コードジェネレータからのチッピングコードはｄ１相当の遅延が生じているため、経路１からの信号の周期がチッピングコード周期と同期化される。このように、チッピングコードに受信信号との相互相関がある場合、経路１からの信号が選択される。同様に、コードジェネレータからのチッピングコードは、フィンガー３０４および３０６内でｄ２およびｄ３相当の遅延が生じている。これらの遅延により、フィンガー３０４内のチッピングコード周期と経路２からの信号の周期、およびフィンガー３０６内のチッピングコード周期と経路３からの信号の周期が揃う。従って、受信信号とチッピングコードとの相対相関が計算された場合にフィンガー３０４内では経路２が選択され、一方フィンガー３０６内では経路３が選択される。
【００１４】
図４に、レイク受信器を用いる場合に逆拡散を実現するための一般的な処理を示す。逆拡散を実行するために、各経路の相対遅延を決定して、対応するフィンガーに与える必要がある。これは、一般に経路探索４０２として知られている。一般に、レイク受信器はｍフィンガー受信器として設計されていて、経路探索は最高品質の多重経路コンポーネントを決定するｍ個の遅延を決定する。
【００１５】
次いで、決定されたフィンガー遅延を用いてチャネル推定４０４が実行される。通常、チャネル効果を推定するために既知のパイロット信号が送信される。フィンガー遅延を用いて、各経路上の既知のパイロット信号が選択される。各経路上で受信されたパイロット信号は次いで、パイロット信号の複製と比較されて、経路のチャネルパラメータを決定する。フィンガーおよびチャネルパラメータは次いで、レイク受信器４０６に渡され、チッピングコードに対して受信信号の逆拡散が実行される。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従来技術のＣＤＭＡ受信器は、特定用途向け集積回路（ＡＳＩＣＳ）またはフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡＳ）内の経路探索を実装しているが、その理由は、デジタル信号プロセッサ（ＤＳＰＳ）では経路探索の実行に必要な高速の複素数計算を実行するのが困難であったためである。しかし、ＡＳＩＣＳやＦＰＧＡＳを用いる実装は、プログラムが不可能または容易でないという短所がある。
【課題を解決するための手段】
【００１７】
本発明の一態様は、単一の命令に応答して、ＣＤＭＡシステムにおける受信チップおよびコードチップに関して複数の逆拡散演算を行なうデジタル信号プロセッサを提供する。その際に、各々の逆拡散演算において受信チップとコードチップは互いに相対的にずらされる（シフトされる）。
【００１８】
本発明の別の態様は、単一の命令に応答して、第一の記憶領域内の受信されたチップに第二の記憶領域内のコードチップを乗ずるステップと、結果の総和を求めるステップと、受信チップまたはコードチップのいずれかをずらせて互いの間に相対的なずれを与えるステップを反復的に実行するデジタル信号プロセッサを提供する。
【００１９】
本発明の別の態様は、ＣＤＭＡシステム内で受信チップを表わす複素数値を保持する第一の記憶領域、ＣＤＭＡシステムでコードチップを表わす複素数値を保持する第二の記憶領域、および第一の記憶領域の複素数値に第二の記憶領域の複素数値を乗算して、結果の総和を求める複素数積和装置を含むデジタル信号プロセッサを提供する。積和装置は第一および第二の記憶領域の複素数値に対して複数回の乗算を実行し、各乗算の後で第一または第二の記憶領域のいずれかが、自身の内部に保存している複素数値をずらせる。
【００２０】
本発明の別の態様は、ＣＤＭＡシステム内のレイク受信器のフィンガー遅延を決定すべく、経路探索計算を実行するデジタル信号プロセッサを用いる方法を提供する。本方法は、レジスタに受信チップ値をロードする１個以上の命令を発行するステップと、デジタル信号プロセッサに対しレジスタにコードチップ値をロードさせる１個以上の命令を発行するステップと、コードチップ値に対して受信チップ値を逆拡散させる単一の命令を複数回発行して、コードチップに対して受信チップが逆拡散された都度、受信チップとコードチップの間を相対的にずらせるステップを含む。
【発明を実施するための最良の形態】
【００２１】
一般に、経路探索アルゴリズムは、受信された信号から２個以上の最高品質の多重経路コンポーネントを選択する相対遅延を探索する。これを行なうため、チッピングコードと受信信号との間で多数の相対遅延が評価される。各相対遅延値は、その相対遅延を用いるチッピングコードで受信信号を逆拡散することにより評価される。これにより、各相対遅延について相関値が得られる。次いで、通常は最も相関が高いｍ個の相対遅延がレイク受信器のｍ個のフィンガーとして用いられる。このように、経路探索は、評価対象の各相対遅延について相関計算が行なわれる相互相関ブロックである。相関は、相関長にわたる乗算および総和計算として定義されるため、評価対象の各遅延ｎに対する相関ｙ［ｎ］は次式で与えられる。
【数１】
2005515690.tif 000003
ここに、ｘ[ｋ]はコードチップ、ｄ[ｋ]は受信データ・チップ、Ｃは相関長である、Ｎdは相対遅延の個数である。
【００２２】
上述の説明および式（１）からわかるように、経路探索は多数回の逆拡散演算であり、各逆拡散演算において受信チップとコードチップの間の相対遅延が異なる。逆拡散処理は計算負荷が大きい。単一の逆拡散演算を実行するには数回の複素数乗算および総和計算が必要である。これらの計算は、チップが受信される速度以上の速度で実行されなければならない。経路探索を実行するには、同一の受信チップに行なう必要がある計算量に比例して増加する計算量が要求される。ＤＳＰの場合、この追加的な計算の実行に要する時間に加え、計算量の増加によりＤＳＰの計算ブロックへデータを提供するために必要な帯域幅の増加も生じる。これらの計算量の増加およびＣＤＭＡシステムで通常用いられる高データ転送速度の結果、これまでＤＳＰは要求される速度でこれらの経路探索計算を実行できなかった。
【００２３】
しかし、本発明によりＤＳＰが必要な速度で計算を実行することができる。経路探索の乗算および総和演算は次式のように分割される。
【数２】
2005515690.tif 000004
ここに、Ｃｓは相関の部分サイズであり、Ｃｄ＝Ｃ／Ｃｓは実行する必要がある部分相関の個数である。内側の総和が次式でように書かれる場合、
【数３】
2005515690.tif 000005
部分相関長における各相対遅延に対する逆拡散演算は、ずらされた受信チップまたはずらされたコードチップを用いて計算できることがわかる。従って、コードチップまたはデータ・チップのいずれかをシフト・アクセス可能な方法で保持することにより、部分相関長における逆拡散演算は、計算装置にデータを供給するために必要な帯域幅が比例して増加する必要なしにＤＳＰにおいて実行することができる。これによりＤＳＰは、ＣＤＭＡシステムが必要とする速度でこれらの計算を実行することができる。
【００２４】
従って、各遅延ｎについて相関ｙ[ｎ]の計算は次式で与えられる。
【数４】
2005515690.tif 000006
【００２５】
受信チップを一様に利用する場合の概念的な説明を図５に示すが、各相対遅延計算においてコードチップがずらされている。図に示すように、受信チップ５０４は部分相関長Ｃｓ、例えば８チップに分解されている。同様に、コードチップ５１４は部分相関長Ｃｓに分解されている。受信チップ５０４とコードチップ５１４の間の相対遅延はゼロである。第一の部分相関長５０６について、各受信チップに対応するコードチップを乗算して、結果の総和を求めることにより受信チップ５０４およびコードチップ５１４に逆拡散演算が実行される。総和は、例えば累算器レジスタ５１２内で先の結果に加算される。例えば、部分相関長内の第一の受信チップ５０８に部分相関長内の第一のコードチップ５１０が乗ぜられ、第二の受信チップ５０９に第二のコードチップ５１０が乗ぜられる、等である。これらの乗算の結果の総和が求められる。総和は、累算器レジスタ５１２に保存された先の演算結果（これが遅延演算の開始であるためゼロの筈である）の任意のものに加算されてよい。に累算器レジスタ５１２に既にあった値はこの加算結果により置換される。
【００２６】
次いで、受信チップとコードチップの間を相対的にずらして、対応する受信チップとコードチップを乗算して、結果の総和を求めることにより、次の相対遅延に対して逆拡散演算が実行される。ずらされたコードチップに対してこれを行なうには、図５に示すように、部分相関長５０６内の受信チップに、１チップずらされたコードチップのバージョン５１６を乗算して、得られた結果の総和を無遅延バージョン５１４と同様の仕方で求める。これは、評価対象である各遅延Ｎdについて行われる。
【００２７】
第一の部分相関長に対して全ての遅延が評価された後で、次の部分相関長に対する全ての遅延が同じ処理により評価される。これは部分相関長の総数が計算されるまで続けられる。
【００２８】
従って、Ｎd累算器の各々は相対遅延の相関値を保持する。例えば、累算器５１２はゼロ・チップ遅延の相関値を保持する一方、５１８は１チップ遅延の相関値を保持する。これらのＮd相関値は次いでアンロードされて、レイク受信器のフィンガーで用いられる最大相関値を有するｍ個の相対遅延を決定するために評価される。
【００２９】
図６に、本発明の特徴を実装するＤＳＰ６００のアーキテクチャの例を示す。ＤＳＰ６００は、シーケンサ６０６、２個の整数ユニット６０２、６０４、入出力プロセッサ６０８、メモリ６１４、および２個の計算ブロック６１０、６１２を含む。これらのコンポーネントは、３本の１２８ビット・バス６２２、６２４、および６２６により相互に接続されている。
【００３０】
メモリ６１４は、第一のメモリバンク６１６、第二のメモリバンク６１８、および第三のメモリバンク６２０を含む。第一のメモリバンク６１６はバス６２２に接続されている。第二のメモリバンク６１８はバス６２４に接続されている。第三のメモリバンク６２０はバス６２６に接続されている。各メモリバンク６１６、６１８、および６２０は、各々３２ビットである６４Ｋワードの容量を有する。一般に、単一サイクルにおいて、単精度、倍精度、または４倍精度ワードにアクセス可能である。各サイクル毎に２回の１２８ビット・メモリアクセスが可能である。このように、単一のクロックサイクルで最高８個の連続的に配置されたワード（４倍精度ワード）は、対応する１２８ビット・バスを介して各メモリバンクとの間で転送可能である。
【００３１】
プログラム命令はメモリバンクの１個にワードとして保存されている。一方、オペランドは他の２個のメモリバンクにワードとして保存されている。従って、４倍精度ワード転送を用いて単一サイクルで４個の命令および８個のオペランドを計算ブロック６１２、６１０の各々へ転送することができる。
【００３２】
計算ブロック６１０、６１２は各々、レジスタファイル６３６、算数論理演算装置（ＡＬＵ）６３０、乗算器／累算器６３２、シフター６３４、およびアクセラレータ６３８を含む。これらの計算ブロックのコンポーネントは命令の同時実行が可能であり、計算ブロック６１０、６１２はパイプラインアーキテクチャを有する。
【００３３】
アクセラレータ６３８はＣＤＭＡシステムで用いられる場合、処理を高速化すべく両方の計算ブロックに提供されている。各々のアクセラレータ６３８ａ、６３８ｂは、経路検索のために部分相関計算を実行するレジスタおよび回路を含む。アクセラレータ６３８ａまたは６３８ｂは、部分相関長にわたって各相対遅延に対して逆拡散演算を実行し、単一のＰＡＴＨＤＥＳＰＲＥＡＤ命令に応答して、結果を先の部分相関の結果に加算する。このように、複数のＰＡＴＨＤＥＳＰＲＥＡＤ命令を発行することにより、ＤＳＰにおいて経路探索の全ての相関ブロックを計算することができる。
【００３４】
上述のように、経路探索用の計算は、受信チップおよびコードチップに対する乗算および総和演算である。処理が実行中である場合、チップはアクセラレータ内のレジスタに保存されている。一実施形態において、サンプリング速度その他のシステム要件に応じて他のサイズが使用可能であっても、受信チップは８個の実部ビット（１）と８個の虚部ビット（Ｑ）としてデジタル的に表現および保存される。コードチップは±１±ｊとなるように選ばれるのが好適である。これにより、コードチップを、一方がコードチップの実部（Ｉ）、もう一方がコードチップの虚部（Ｑ）である２ビットで表現および保存することができる。ビットがセットされていれば値−１を表わし、クリアされたならば値＋１を表わす。同様に、コードチップの値が＋１、−１、＋ｊ、または−ｊに限られる場合、２ビットのみ用いれば済む。
【００３５】
ＰＡＴＨＤＥＳＰＲＥＡＤ命令に応答して計算を実行するために、アクセラレータは図７に示すように、レジスタＲｍｑ７０２、レジスタＴＨｒ７０４、複素数積和装置７０６、および評価対象の各遅延に１個づつＮｄ累算レジスタ７０８を備えている。システムがチップ・コードまたは受信コードのどちらをずらすべく設計されているかに依存して、レジスタＲｍｑを用いて一様な仕方で受信チップまたはコードチップを保持する。レジスタＴＨｒを用いて、受信チップまたはコードチップをシフト・アクセス可能な仕方で保持する。この場合もまた、システムが受信チップまたはコードチップのどちらをずらすべく設計されているかに依存する。以下の説明で、コードチップがずらされるシステムについて述べ、従ってレジスタＴＨｒはコードチップを保持してずらすように設計されている一方、レジスタＲｍｑは一様な仕方で受信チップを保持するように設計されている。しかし当業者であれば、上述の議論および以下の説明に基づいて受信チップがずらされる同様のシステムを設計することができよう。
【００３６】
レジスタＲｍｑは受信チップを保持する一方、レジスタＴＨｒはコードチップを保持する。レジスタＲｍｑにより保持されている受信チップの個数は部分相関長に等しい。同様に、レジスタＴＨｒは、部分相関長に等しいコードチップの個数を保持する。レジスタＴＨｒもまた、遅延の数に依存する追加コードチップの個数を保持する。複素数積和装置７０６は、部分相関長にわたり両方のレジスタのチップを乗算して、結果の総和を求め、総和を先に累算されている値に加算する。この新たな結果は次いで、評価中の遅延に対応する累算器レジスタ７０８の１個に累算される。ここに述べる実装の場合、ＰＡＴＨＤＥＳＰＲＥＡＤ命令は以下の形式をとる。
Ｔｒ＝ＰＡＴＨＤＥＳＰＲＥＡＤ（Ｒｍｑ，ＴＨｒ）
ここに、Ｔｒは累算器レジスタ・ファイル７０８である。
【００３７】
図８に、レジスタＲｍｑ８０２、ＴＨｒ８０４、および８チップおよび最大３２個の遅延の部分相関長にわたり計算を提供する１個の累算器レジスタ８０６の構造を示す。図に示すように、レジスタＲｍｑは８個の受信チップを保持する部分Ａ０〜Ａ７を有する１２８ビット・レジスタである。これら受信チップは記述のとおり、２バイトから成る複素数値であることが好適である。最上位８ビットが虚部（Ｑ）を、最下位８ビットが実部（Ｉ）を保持する。
【００３８】
レジスタＴＨｒは最下位１６ビットに部分Ｂ０〜Ｂ７を有し、２ビットで構成される複素数値として８個のコードチップを保持する。先に述べたように、チップ・コードは好適には±１±ｊに限られているため、コードチップは２ビットで構成されている。最上位ビットは虚部（Ｑ）を表わし、最下位ビットは実部（Ｉ）を表わす。各ビットはクリア時には１を、セット時には−１を表わす。レジスタＴＨｒは、４８個の予備ビットを有する６４ビット・レジスタである。レジスタＲｍｑの受信チップを乗ぜられるコードチップは最下位ビットにロードされる。３２個の遅延を計算する場合、２４個の後続コードチップが４８個の予備ビットにロードされる。
【００３９】
累算レジスタ８０６は３２ビット・レジスタである。最上位１６ビットは受信チップとコードチップに対する乗算および累算演算結果の虚部（Ｑ）を保持する。最下位１６ビットは受信チップとコードチップに対する乗算および累算演算結果の実部（Ｉ）を保持する。各遅延計算用に累算レジスタがある。
【００４０】
図９に、ＰＡＴＨＤＥＳＰＲＥＡＤ命令の一部として実行される単一の逆拡散演算のフロー図を示す。図に示すように、複素乗算器９１０を用いてレジスタＲｍｑ９０２に保存されている各受信チップに、レジスタＴＨｒ９０６の最下位１６ビット内の対応するコードチップが乗ぜられる。例えば、Ａ０内の受信チップにはＢ０が乗ぜられる。これらの乗算の結果が複素加算器９０８により加算され、この加算の演算結果がｎ個の累算器レジスタ９０６の１個に保存される。このように、一回の逆拡散演算で以下の関数を計算する。
【数５】
2005515690.tif 000007
これは累算器レジスタ９０６の１個の実部（Ｉ）に保存され、
【数６】
2005515690.tif 000008
これはｎ個の累算器レジスタ９０６の１個の虚部（Ｑ）に保存される。
【００４１】
チッピングコードを±１±ｊに制限することにより、ＤＳＰにより複素数乗算を正または負の１を乗じることにより実行することができる。これにより、チップを肯定するかまたはチップを否定することで複素数乗算の好適な実装が可能になる。例えば、チッピングコードが１＋−ｊである場合、実部が１で虚部は−１である。式（５）または（６）の実部分（Ｂｎ（Ｉ））が乗ぜられた受信チップの任意の部分も不変であり、一方、式（５）または（６）の虚部（Ｂｎ（Ｑ））が乗ぜられた受信チップの一切の部分が否定される。
【００４２】
ＰＡＴＨＤＥＳＰＲＥＡＤ命令に応答して、計算対象の各遅延について逆拡散演算が実行され、各逆拡散演算毎にレジスタＴＨｒが１コードチップずらされる。図１０に、８個の遅延の場合を示す。受信チップＤ０〜Ｄ７がレジスタＲｍｑ１００２のＡ０〜Ａ７部分にロードされる。コードチップＣ０〜Ｃ７がレジスタＴＨｒ１００４のＢ０〜Ｂ７部分にロードされる。後続するコードチップＣ８〜Ｃ１４がレジスタＴＨｒの予備部分にロードされる。実際には８個の遅延にＣ１５は必要でないにもかかわらず、上述のようにＤＳＰアーキテクチャの例ではコードセグメントＣ０〜Ｃ１５が単一の３２ビットワードとして保存されてレジスタＴＨｒにロードされる可能性が高いためにロードされる。
【００４３】
ＰＡＴＨＤＥＳＰＲＥＡＤ命令が発行されたならば、受信チップＤ０〜Ｄ７は、コードチップＣ０〜Ｃ７に対して、対応するチップ同士を乗算して結果の総和を求め、結果の総和を先に累算器Ｒ０に入っている値（これが最初の部分相関ならばＲ０の値は０）に加算することにより逆拡散される。加算の結果は次いで累算レジスタＲ０に保存される。
【００４４】
コードチップは次いで、レジスタＴＨｒを１コードチップずらすことにより１チップ（ｎ＝ｌ）遅延され、逆拡散演算が再度実行される。このように、１チップの遅延の相関を計算するために、受信チップＤ０〜Ｄ７がコードチップＣ１〜Ｃ８に対して、対応するチップ同士を乗算して結果の総和を求め、結果の総和を先に累算器Ｒ１に入っている値（これが最初の部分相関ならばＲ１の値は０）に加算することにより逆拡散される。加算の結果は次いで累算レジスタＲ１に保存される。８個の遅延（ｎ＝０からｎ＝７まで）全てが計算されて保存されるまでこれを続ける。
【００４５】
次の部分相関計算を実行するために、第二のＰＡＴＨＤＥＳＰＲＥＡＤ命令が発行される。図１１に示すように、次の部分相関計算を実行するために、受信チップＤ８〜Ｄ１５がレジスタＲｍｑ１１０２のＡ０〜Ａ７部分へロードされる。コードチップＣ８〜Ｃ１５がレジスタＴＨｒ１１０４のＢ０〜Ｂ７部分へロードされる。後続のコードチップＣ１６〜Ｃ２２がレジスタＴＨｒの残りの部分へロードされる。先に述べたように、Ｃ２３は８個の遅延のために必要でないにもかかわらずロードされる理由は、上述のＤＳＰアーキテクチャ例において、コードセグメントＣ１６〜Ｃ２３が単精度の３２ビットワードとしてレジスタＴＨｒにロードされる可能性が高いためである。
【００４６】
ＰＡＴＨＤＥＳＰＲＥＡＤ命令が発行された場合、受信チップＤ８〜Ｄ１５は、コードチップＣ８〜Ｃ１５に対して、対応するチップ同士を乗算して結果の総和を求め、結果の総和を先に累算器Ｒ０（先のＰＡＴＨＤＥＳＰＲＥＡＤ命令の値を保持している）に入っている値に加算することにより逆拡散される。加算の結果は次いで累算レジスタＲ０に保存される。
【００４７】
コードチップは次いで、レジスタＴＨｒを１コードチップずらすことにより１チップ分（ｎ＝ｌ）遅延され、逆拡散演算が再度実行される。このように、１チップの遅延の相関を計算するために、受信チップＤ０〜Ｄ７がコードチップＣ９〜Ｃ１６に対して、対応するチップ同士を乗算して結果の総和を求め、結果の総和を先に累算器Ｒ１（先のＰＡＴＨＤＥＳＰＲＥＡＤ命令の値を保持している）に入っている値に加算することにより逆拡散される。加算の結果は次いで累算レジスタＲ１に保存される。８個の遅延（ｎ＝０からｎ＝７まで）全てが計算されて保存されるまでこれを続ける。
【００４８】
このように、相関ブロックの部分相関の全てが計算されるまで何回もＰＡＴＨＤＥＳＰＲＥＡＤ命令を発行することにより、経路探索の全ての相関ブロックをＤＳＰにおいて実行することができる。相関値をアンロードして、ｍ個の最大値を決定することにより、最高品質の多重経路コンポーネントが得られる。次いで、対応する遅延をｍフィンガー・レイク受信器において利用することができる。
【００４９】
本発明をいくつかの好適な実施形態に関して図示および記述してきたが、本発明の概念および範囲から逸脱することなく、その形式や細部に対し各種の変更、省略、および追加を行なうことができる。例えば、ＰＡＴＨＤＥＳＰＲＥＡＤ命令を修正して、ＤＳＰプログラマに有用なオプションを提供することができる。オプションには、ＣＬＲ、ｅｘｔ、およびＣＵＴ＃ｉｍｍが含まれていてよい。この場合、ＰＡＴＨＤＥＳＰＲＥＡＤは以下の形式をとる。
Tr=PATHDESPREAD(Rmq,THr)(CLR)(ext)(CUT#imm)
【００５０】
オプションＣＬＲは、総和計算の前に累算器を消去する。オプションｅｘｔは、データ・サイズを変更する。例えば、ｅｘｔを実装することにより、受信チップ・サイズを（上述の実装のように）１６ビットの複素数成分から４個の３２ビット複素数成分（実部を下位１６ビットで、虚部を上位１６ビットで表現）に変更してもよい。このように、データ・チップは、８個の１６ビット複素数成分ではなく、４個３２ビット複素数成分から構成される。各々の結果は次いで、デュアル・レジスタ（６４ビット）に保存される。コードチップ・サイズはオプション・ｅｘｔでは変わらないが、計算に関係して使用される成分の個数は変化する。好適な実装方式において用いられる主要なパラメータには、遅延の個数およびオペランドのサイズが含まれる。特定の実装方式において、２組の可能な選択肢が用意されている。第一の組には、実部８ビットおよび虚部８ビット（ｅｘｔ無し）のオペランド・サイズを有する１６個の遅延がある。第二の組には、実部１６ビットおよび虚部１６ビット（ｅｘｔ）のオペランド・サイズを有する８個の遅延がある。以下の表（表１）に、遅延の個数、オペランド・サイズ、および使用コード・ビットの関係を要約する。
【表１】
2005515690.tif 000009
【００５１】
オプションＣＵＴ＃ｉｍｍ（ｉｍｍは隣接６ビットまたはＲ）は、総和に含まれない乗算の一部を規定する。これは、コードチップのどのグループが乗算に使用されないかにより規定される。ＣＵＴ演算は、図５の階段効果を補償すべく、特定の切断点を超えるか下回るコードに関連付けられた全ての乗算演算をゼロにセットする機能を提供する。ＣＵＴオプションを復号化した結果が、２の補数６ビット（例：切断２０は０ｂ０１０１００、切断−１４は０ｂ１１００１０）で表わしたＣＵＴ値である。「ＣＵＴ  Ｒ」は、オプション・レジスタＣＭＣＴＬ内の数が切断数を制御することを意味する。以下のリストは、１６個の遅延を用いる実装における所与の切断数で用いられなかった部分（１６個の遅延の場合、Ｃ０〜Ｃ２１を計算に用いた）を掲載する。リストは、隣接ビットによる切断およびレジスタによる切断の両方を指す。
既定値：全ての乗算を実行（切断領域＝０ｘ００）
Ｃｕｔ−１：Ｃ１より下位での乗算を無視（切断領域０ｘ３Ｆ）
Ｃｕｔ−２：Ｃ２より下位での乗算を無視（切断領域０ｘ３Ｅ）
Ｃｕｔ−３：Ｃ３より下位での乗算を無視（切断領域０ｘ３Ｄ）
Ｃｕｔ−４：Ｃ４より下位での乗算を無視（切断領域０ｘ３Ｃ）
Ｃｕｔ−５：Ｃ５より下位での乗算を無視（切断領域０ｘ３Ｂ）
Ｃｕｔ−６：Ｃ６より下位での乗算を無視（切断領域０ｘ３Ａ）
Ｃｕｔ−７：Ｃ７より下位での乗算を無視（切断領域０ｘ３９）
Ｃｕｔ−８：Ｃ８より下位での乗算を無視（切断領域０ｘ３８）
Ｃｕｔ−９：Ｃ９より下位での乗算を無視（切断領域０ｘ３７）
Ｃｕｔ−１０：Ｃ１０より下位での乗算を無視（切断領域０ｘ３６）
Ｃｕｔ−１１：Ｃ１１より下位での乗算を無視（切断領域０ｘ３５）
Ｃｕｔ−１２：Ｃ１２より下位での乗算を無視（切断領域０ｘ３４）
Ｃｕｔ−１３：Ｃ１３より下位での乗算を無視（切断領域０ｘ３３）
Ｃｕｔ−１４：Ｃ１４より下位での乗算を無視（切断領域０ｘ３２）
Ｃｕｔ−１５：Ｃ１５より下位での乗算を無視（切断領域０ｘ３１）
Ｃｕｔ−１６：Ｃ１６より下位での乗算を無視（切断領域０ｘ３０）
Ｃｕｔ−１７：Ｃ１７より下位での乗算を無視（切断領域０ｘ２Ｆ）
Ｃｕｔ−１８：Ｃ１８より下位での乗算を無視（切断領域０ｘ２Ｅ）
Ｃｕｔ−１９：Ｃ１９より下位での乗算を無視（切断領域０ｘ２Ｄ）
Ｃｕｔ−２０：Ｃ２０より下位での乗算を無視（切断領域０ｘ２Ｃ）
Ｃｕｔ−２１：Ｃ２１より下位での乗算を無視（切断領域０ｘ２Ｂ）
Ｃｕｔ−２２：Ｃ２２より下位での乗算を無視（切断領域０ｘ２Ａ）
Ｃｕｔ１：Ｃ１およびそれより上位での乗算を無視（切断領域０ｘ０１）
Ｃｕｔ２：Ｃ２およびそれより上位での乗算を無視（切断領域０ｘ０２）
Ｃｕｔ３：Ｃ３およびそれより上位での乗算を無視（切断領域０ｘ０３）
Ｃｕｔ４：Ｃ４およびそれより上位での乗算を無視（切断領域０ｘ０４）
Ｃｕｔ５：Ｃ５およびそれより上位での乗算を無視（切断領域０ｘ０５）
Ｃｕｔ６：Ｃ６およびそれより上位での乗算を無視（切断領域０ｘ０６）
Ｃｕｔ７：Ｃ７およびそれより上位での乗算を無視（切断領域０ｘ０７）
Ｃｕｔ８：Ｃ８およびそれより上位での乗算を無視（切断領域０ｘ０８）
Ｃｕｔ９：Ｃ９およびそれより上位での乗算を無視（切断領域０ｘ０９）
Ｃｕｔ１０：Ｃ１０およびそれより上位での乗算を無視（切断領域０ｘ０Ａ）
Ｃｕｔ１１：Ｃ１１およびそれより上位での乗算を無視（切断領域０ｘ０Ｂ）
Ｃｕｔ１２：Ｃ１２およびそれより上位での乗算を無視（切断領域０ｘ０Ｃ）
Ｃｕｔ１３：Ｃ１３およびそれより上位での乗算を無視（切断領域０ｘ０Ｄ）
Ｃｕｔ１４：Ｃ１４およびそれより上位での乗算を無視（切断領域０ｘ０Ｅ）
Ｃｕｔ１５：Ｃ１５およびそれより上位での乗算を無視（切断領域０ｘ０Ｆ）
Ｃｕｔ１６：Ｃ１６およびそれより上位での乗算を無視（切断領域０ｘ１０）
Ｃｕｔ１７：Ｃ１７およびそれより上位での乗算を無視（切断領域０ｘ１１）
Ｃｕｔ１８：Ｃ１８およびそれより上位での乗算を無視（切断領域０ｘ１２）
Ｃｕｔ１９：Ｃ１９およびそれより上位での乗算を無視（切断領域０ｘ１３）
Ｃｕｔ２０：Ｃ２０およびそれより上位での乗算を無視（切断領域０ｘ１４）
Ｃｕｔ２１：Ｃ２１およびそれより上位での乗算を無視（切断領域０ｘ１５）
Ｃｕｔ２２：Ｃ２２での乗算を無視（切断領域０ｘ１６）
オプション（ｅｘｔ）の場合、切断の組み合わせは以下のようになる。
既定値：全ての乗算を実行（切断領域＝０ｘ００）
Ｃｕｔ−１：Ｃ１より下位での乗算を無視（切断領域０ｘ３Ｆ）
Ｃｕｔ−２：Ｃ２より下位での乗算を無視（切断領域０ｘ３Ｅ）
Ｃｕｔ−３：Ｃ３より下位での乗算を無視（切断領域０ｘ３Ｄ）
Ｃｕｔ−４：Ｃ４より下位での乗算を無視（切断領域０ｘ３Ｃ）
Ｃｕｔ−５：Ｃ５より下位での乗算を無視（切断領域０ｘ３Ｂ）
Ｃｕｔ−６：Ｃ６より下位での乗算を無視（切断領域０ｘ３Ａ）
Ｃｕｔ−７：Ｃ７より下位での乗算を無視（切断領域０ｘ３９）
Ｃｕｔ−８：Ｃ８より下位での乗算を無視（切断領域０ｘ３８）
Ｃｕｔ−９：Ｃ９より下位での乗算を無視（切断領域０ｘ３７）
Ｃｕｔ−１０：Ｃ１０より下位での乗算を無視（切断領域０ｘ３６）
Ｃｕｔ１：Ｃ１およびそれより上位での乗算を無視（切断領域０ｘ０１）
Ｃｕｔ２：Ｃ２およびそれより上位での乗算を無視（切断領域０ｘ０２）
Ｃｕｔ３：Ｃ３およびそれより上位での乗算を無視（切断領域０ｘ０３）
Ｃｕｔ４：Ｃ４およびそれより上位での乗算を無視（切断領域０ｘ０４）
Ｃｕｔ５：Ｃ５およびそれより上位での乗算を無視（切断領域０ｘ０５）
Ｃｕｔ６：Ｃ６およびそれより上位での乗算を無視（切断領域０ｘ０６）
Ｃｕｔ７：Ｃ７およびそれより上位での乗算を無視（切断領域０ｘ０７）
Ｃｕｔ８：Ｃ８およびそれより上位での乗算を無視（切断領域０ｘ０８）
Ｃｕｔ９：Ｃ９およびそれより上位での乗算を無視（切断領域０ｘ０９）
Ｃｕｔ１０：Ｃ１０での乗算を無視（切断領域０ｘ０Ａ）
【００５２】
無論、本発明の概念および範囲に含まれる他の変更、省略、または追加が当業者には想起可能である。このように、本明細書の開示により本発明を限定する意図はなく、本開示は本発明の原理および構成に関連する機能仕様の実例に過ぎない旨を理解されたい。
【図面の簡単な説明】
【００５３】
【図１ａ】単一ビットが複素平面上の点にマッピングされる複素マッピングの例を示す図である。
【図１ｂ】複素平面上の点がビット対を表わす複素マッピングの例を示す図である。
【図２】受信器に到達する前に異なる経路を通る符号化信号を示す図である。
【図３】レイク受信器の一般的な構造を示す図である。
【図３ｂ】遅延チッピングコードの多重経路コンポーネントを選択する様子を示す図である。
【図４】レイク受信器を用いた場合に逆拡散を実現するための一般的な処理を示す図である。
【図５】シフトされたコードチップを用いた相対遅延の相関値計算を概念的に示す図である。
【図６】本発明の特徴を実施するＤＳＰアーキテクチャの例を示す図である。
【図７】ＰＡＴＨＤＥＳＰＲＥＡＤ命令を実装するために用いるアクセラレータ・コンポーネントを示す図である。
【図８】レジスタＲｍｑ、レジスタＴＨｒ、および長さが８チップおよび３２遅延である部分相関にわたる計算を行なう累算器レジスタの１個の構造を示す図である。
【図９】ＰＡＴＨＤＥＳＰＲＥＡＤ命令の一部として実行される単一逆拡散演算を示すフロー図である。
【図１０】８遅延にわたり実行されるＰＡＴＨＤＥＳＰＲＥＡＤ命令を示す図である。
【図１１】後続の部分相関長に対して実行されるＰＡＴＨＤＥＳＰＲＥＡＤ命令を示す図である。
【図１ａ】
2005515690.tif 000010
【図１ｂ】
2005515690.tif 000011
【図２】
2005515690.tif 000012
【図３ａ】
2005515690.tif 000013
【図３ｂ】
2005515690.tif 000014
【図４】
2005515690.tif 000015
【図５】
2005515690.tif 000016
【図６】
2005515690.tif 000017
【図７】
2005515690.tif 000018
【図８】
2005515690.tif 000019
【図９】
2005515690.tif 000020
【図１０】
2005515690.tif 000021
【図１１】
2005515690.tif 000022
【国際調査報告】
2005515690.tif 000023
2005515690.tif 000024