(57)【要約】シフト・レジスタ回路配列（１）、またはオーディオ技術用の有限インパルス応答デジタル・デジタル・アナログ変換器は、連続的にカスケード接続され、かつデータ線（２）によって２つ１組に接続された複数のフリップ・フロップ（３．１、…、３．ｎ）を含み、これらの素子は、クロック信号線（７）上のクロック信号によってクロック制御することができる。フリップ・フロップ（３．１、…、３．ｎ）は、クロック信号線（７）によって互いに直列に２つ１組で接続される。クロック信号線（７）によるフリップ・フロップ（３．１、…、３．ｎ）の接続は、データ線（２）上の信号とクロック信号とが互いに反対方向に伝播して、必要なセットアップ時間および保持時間に従うように行われる。各フリップ・フロップ（３．１、…、３．ｎ）で生じる遅延により、フリップ・フロップ（３．１、…、３．ｎ）は同時にはクロック制御されず、したがって供給線上でわずかな電力インパルスしか発生しない。したがって、別個の遅延回路を必要とせずに、回路配列（１）の電磁適合性が改善される。
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【特許請求の範囲】
【請求項１】
連続的にカスケード接続され、かつデータ線によって２つ１組に接続された複数の論理素子を含むシフト・レジスタ回路配列であって、前記論理素子をクロック信号線上のクロック信号によってクロック制御することができ、前記論理素子がクロック信号線によって互いに直列に２つ１組で接続された、シフト・レジスタ回路配列。
【請求項２】
データ線上の信号とクロック信号とが反対方向に伝播するように、前記論理素子がクロック信号線によって互いに接続された、請求項１に記載の回路配列。
【請求項３】
前記論理素子がフリップ・フロップであり、好ましくはＤフリップ・フロップである、前記請求項のいずれか一項に記載の回路配列。
【請求項４】
有限インパルス応答フィルタを含み、好ましくは有限インパルス応答デジタル・アナログ変換器を含む、前記請求項のいずれか一項に記載の回路配列。
【請求項５】
連続的にカスケード接続された論理素子から分岐した中間信号にフィルタ係数を乗算する複数の乗算ステージと、乗算済みの中間信号を合計する加算器ステージとを含む、請求項４に記載の回路配列。
【請求項６】
５０個から１５０個、好ましくは１１０個の論理素子を含む、前記請求項のいずれか一項に記載の回路配列。
【請求項７】
各論理素子が、クロック信号をバッファリングするバッファ素子、好ましくはカスケード接続された２つのインバータを含む、前記請求項のいずれか一項に記載の回路配列。
【請求項８】
連続的にカスケード接続され、かつデータ線によって２つ１組で接続された複数の論理素子を含むシフト・レジスタ回路配列を動作させる方法であって、クロック信号が、直列に接続された論理素子を通過して該論理素子をクロック制御する方法。
【請求項９】
クロック信号がデータ線上の信号と反対方向に伝播するように、クロック信号が論理素子を通過する、請求項８に記載の方法。
【請求項１０】
クロック信号を各論理素子において遅延させる、請求項８または９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフト・レジスタ回路配列の分野に属し、電磁適合性が改善されたシフト・レジスタ回路配列、およびその動作方法に関する。オーディオ技術での本発明の例示的な実施形態としては、電源における電流インパルスを低減させた有限インパルス応答信号アナログ変換器（ＦＩＲＤＡＣ）がある。
【背景技術】
【０００２】
シフト・レジスタ回路配列は、通常、同時にクロック制御された多数の論理素子を含む。例えば、オーディオＦＩＲＤＡＣは、１００個程度のいくつかのフリップ・フロップを含む。クロック発振器の電力が限られていることにより、フリップ・フロップに到達するクロック信号の先端はレベルが平坦になる。これにより、各クロック・サイクルにおいて、供給線上に強い電流インパルスが生じる。これにより、広い高調波スペクトルとなり、供給線上で電圧破壊が起きる。その他の回路ブロック、具体的にはマイクロフォンの高周波回路、発振器、位相ロック・ループ（ＰＬＬ）回路またはアナログ・デジタル（ＡＤ）変換器中の信号は歪む。混信電圧も基板によってチップに伝わり、回路の感受性部分（通常はアナログ）によって再度検知される（人体影響）。さらに、供給線中の高周波高調波は、環境中に電磁波を放射する。
【０００３】
図１は、現況技術で既知のＦＩＲフィルタ回路配列１０１を示す概略ブロック図である。この回路配列１０１は、基本的には、カスケード接続された多数のＤフリップ・フロップ１０３．１、…、１０３．ｎを含むシフト・レジスタである。フィルタリング対象の入力信号は、データ線１０２を介して第１のフリップ・フロップ１０３．１のＤ入力に搬送される。この例の入力信号は、オーバサンプリングによる１ビットである。この入力信号、およびフリップ・フロップ１０３．１、…、１０３．ｎそれぞれからの出力信号は、データ線１０２から分岐し、乗算器ステージ１０４．０、１０４．１、…、１０４．ｎにおいて、それぞれのフィルタ係数と掛け合わされる。これらのフィルタ係数により、ＦＩＲフィルタ１０１のインパルス応答が決定される。乗算済みの中間信号は加算ステージ１０５で足し合わされ、その結果が出力線１０６上の出力信号となる。したがって、出力信号は、中間信号の加重和である。
【０００４】
帯域幅の制限された音声信号用に設計された、オーディオ技術の有限インパルス応答デジタル・アナログ変換器（ＦＩＲＤＡＣ）のこの例示的な実施形態では、入力信号はデジタル１ビット信号である。通常はｎ＝５０個からｎ＝１５０個の間、好ましくは約ｎ＝１１０個のフリップ・フロップ１０３．１、…、１０３．ｎが使用される。乗算器ステージ１０４．０、１０４．１、…、１０４．ｎのフィルタ係数は、スケーリングの異なる電流源（図示せず）によって実現される。０または１のいずれかとなる１ビット信号を用いて、フィルタ係数を選択することもできる。出力信号は、アナログ電流信号である。入力信号は、デジタル・アナログ変換を行うのと同時に低域フィルタリングされる。
【０００５】
フリップ・フロップ１０３．１、…、１０３．ｎは、クロック信号線１０７上のクロック信号によって並列にクロック制御される。それぞれのクロック発振器（図示せず）は、通常はチップ内またはチップ外の発振器であり、そのクロックは、大きな並列（容量性）負荷である全てのフリップ・フロップ１０３．１、…、１０３．ｎを駆動するためにバッファリングされ、そのために通常は、一連のインバータを使用し、トランジスタの規模も大きくなる。クロック発振器の出力バッファの最後のステージは、例えば、１１μｍのチャネル幅および０．２５μｍのチャネル長を有するｐ型ＭＯＳトランジスタ、および５μｍのチャネル幅および０．２５μｍのチャネル長を有するｎ型ＭＯＳトランジスタを含むことができる。通常のクロック周波数は、例えば１ＭＨｚである。上述のように、並列クロック制御を行うと供給線上で強い電力インパルスが生じ、電圧破壊や信号の歪み、電磁波のアンテナ放射など、望ましくない効果がクロック・サイクルごとに生じる。現況技術のＦＩＲＤＡＣ１０１におけるこのような電流インパルスは、供給電流（ミリアンペア）を時間（ミリ秒）に対してプロットした図６を見るとよく分かる。図６（ａ）は、約１４０μｓという比較的長い時間間隔内の多くの電力インパルスを示す図であり、図６（ｂ）は、その中の約４ｎｓの区間を示す図である。図６（ｂ）に示す電力インパルスは、約−４５ｍＡの振幅と、約０．２４ｎｓの電力半値幅とを有する。このような望ましくない結果は、回避する、または少なくとも軽減することが望ましい。
【０００６】
供給電流の損失を低減する方法および装置は、米国特許第６１００７５２号（Ｌｅｅ他）に記載されている。この特許は、有効供給電圧よりかなり大きな電圧を発生させるポンプ回路に関するものである。これは、コンデンサとコンデンサの間で周期的な電荷移動を起こすことにより実現される。前記米国特許に開示の回路は、それぞれ複数のポンプ・ステージにさらに細分することができる２本のポンプ線と、これらのポンプ・ステージにクロック信号を供給するクロック信号線とを含む。クロック信号線は、複数の全く同じ遅延回路を備え、これらの遅延回路により、クロック信号は、その後段のそれぞれのポンプ・ステージに遅延して到達する。この遅延により、供給電流インパルスは低減され、分割される。しかし、この回路は多数の遅延回路を必要とするので、回路が複雑かつ高価になり、大きな表面も必要である。また、遅延回路は電力消費も大きい。
【０００７】
さらに、米国特許第６１００７５２号は本発明とは全く異なるタイプの回路に関し、その結果、その教示をシフト・レジスタに適用することはできないと考えることもできる。図１のクロック信号線１０７に遅延回路を設置すると、データ線１０２を伝播するデータの方がクロック信号線１０７上のクロック信号より速くなってしまう危険性があり、それにより時間依存信号シーケンスが損なわれ、最終的に誤ったデータとなることにもなりかねない。したがって、この場合には、きわめて正確に遅延回路を設計し製造しなければならないが、これはほとんど不可能である。ただし、ポンプ回路では、このような時間依存信号シーケンスに関する問題はない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明の目的は、上述の欠点のない、電磁適合性が改善されたシフト・レジスタ回路配列、およびその動作方法を提供することである。この回路配列および方法は、特に、現況技術で既知の解決策より複雑でなく、費用効果が高いものでありながら、所望の時間依存信号シーケンスを保障するものであるものとする。
【課題を解決するための手段】
【０００９】
上記その他の目的は、独立請求項に定義する方法および回路配列によって達成される。効果的な実施形態は従属請求項に定義する。
【００１０】
本発明は、全ての論理素子をクロック信号で同時すなわち並列に駆動するのではなく、クロック信号を複数の論理素子に直列に流し、このクロック信号を各論理素子内で短時間だけバッファリングするという考えに基づくものである。これにより、各論理素子内で所望の遅延が得られる。この目的のために必要なバッファは、例えば、非常に小さなトランジスタ（すなわち幅対長さの比Ｗ／Ｌの小さなトランジスタ）を含むカスケード接続された２つのインバータとして実現することができる。通常、このようなバッファは、フリップ・フロップでは既に利用することができるので、この目的のために特にこのようなバッファを利用可能にする必要はない。したがって、本発明による解決策により、別個の遅延回路を設けることは不要となる。
【００１１】
本発明によるシフト・レジスタ回路配列は、カスケード接続され、かつデータ線によって２つ１組に接続された複数の論理素子を含み、これらの論理素子は、クロック信号線上のクロック信号によってクロック制御することができる。この場合、これらの論理素子は、クロック信号線によって互いに直列に２つ１組で接続される。クロック信号線による論理素子の接続は、データ線上の信号とクロック信号とが互いに反対方向に伝播して、必要なセットアップ時間および保持時間に従うように行われることが好ましい。
【００１２】
連続的にカスケード接続され、かつデータ線によって２つ１組で接続された複数の論理素子を備えたシフト・レジスタ回路配列を動作させる本発明の方法では、クロック信号を、直列接続した論理素子に流して該論理素子をクロック制御する。クロック信号は、クロック信号がデータ線上の信号と反対方向に伝播するように論理素子に流すことが好ましい。クロック信号は、各論理素子において遅延させることが好ましい。
【発明を実施するための最良の形態】
【００１３】
以下、本発明および現況技術の好ましい実施形態について、図面を参照しながら詳細に説明する。具体例として有限インパルス応答（ＦＩＲ）フィルタを用いるが、本発明はＦＩＲフィルタに限定されるものではなく、どのようなシフト・レジスタ回路配列でも使用できることは明らかである。
【００１４】
本発明による回路配列１の第１の単純な実施形態を、図２に示す。この回路で最も重要ないくつかの要素については、現況技術から既知の図１を参照して既に説明したが、これらは図２でも同じ参照番号で示してある。図２に示す本発明による回路１では、クロック信号は、図１に示すような並列ではなく、直列にフリップ・フロップ３．１、…、３．ｎを通過する。したがって、クロック信号は、各フリップ・フロップ３．１、…、３．ｎでバッファリングされ、その後短い遅延を受ける（図５参照）。図１にある高価な遅延回路１０８．１、…、１０８．（ｎ−１）は、本発明による回路配列では不要である。
【００１５】
ただし、図２の実施形態にも欠点はある。データ線２上のデータがクロック信号線７上のクロック信号と同じ方向にほぼ同じ速さで伝播するので、セットアップ時間および保持時間に従わない可能性がある。これにより、回路１が不定状態になることがある。周知の通り、セットアップ時間とは、クロック信号のアクティブ・エッジになる前の、フリップ・フロップの入力の信号が変化してはならない時間であり、保持時間とは、アクティブ・エッジの後の、フリップ・フロップの入力の信号がクロック信号を一定に維持しなくてもよい時間である。
【００１６】
図２に示す実施形態の欠点は、図３に示す好ましい実施形態では解消される。この実施形態の基本となる概念も、クロック信号をフリップ・フロップ３．１、…、３．ｎに直列に通過させるものである。ただし、図２とは対照的に、データ信号の伝播方向とクロック信号の伝播方向が互いに反対向きである。すなわち、クロック信号は最初に最後尾のフリップ・フロップ３．ｎに供給され、次いで最後尾から２つ目のフロップ・フロップ３．（ｎ−１）に供給され、以下同様に供給されていく。データ信号は、最前のフリップ・フロップ３．１から最後尾のフリップ・フロップ３．ｎに送られる。これにより、セットアップ時間および保持時間に従うことが保証される。
【００１７】
図４は、図３の回路配列の詳細図である。この図でも、同じ要素は同じ参照番号で示してある。この例では、雑音を減少させた差分信号を得ることができるように、乗算器ステージ４．０、…、４．ｎが２回現れる。ＰＣＥＬ１、…、ＰＣＥＬ０ｎは、乗算器ステージ４．０、…、４．ｎのインスタンス名である。乗算器ステージ４．０、…、４．ｎの差分出力は、ｏｕｔｎおよびｏｕｔｐと呼ぶ。差分出力線は、６１および６２で示す。図４の表現では、データ信号は、データ線２上を左から右に伝播し、フリップ・フロップ３．１、…、３．ｎのデータ入力およびデータ出力は、それぞれｄおよびｑと呼ぶ。一方、クロック信号は、クロック信号線７上を右から左に伝播し、フリップ・フロップ３．１、…、３．ｎのクロック信号入力およびクロック信号出力は、それぞれｃｌｋおよびｃｌｋ＿ｏと呼ぶ。２本の供給線９１、９２が、フリップ・フロップ３．１、…、３．ｎに、基本電圧ｖｓｓ、０Ｖまたは動作電圧ｖｄｄ、２．５Ｖをそれぞれ供給する。
【００１８】
図５は、図４の回路配列内のクロック信号伝播のシミュレーションを、クロック信号電圧（ボルト）を時間（マイクロ秒）に対してプロットした図として示している。立ち上がりエッジ７０．０は、入来クロック信号に対応する。第２のエッジ７０．１は、第１のフリップ・フロップ３．１に対するクロック信号に対応し、第３のエッジ７０．２は、第２のフリップ・フロップ３．２に対するクロック信号に対応し、最後のエッジ７０．ｎは、最後のフリップ・フロップ３．ｎに対するクロック信号に対応する。このシミュレーションでは、この回路配列１のｎ＝１１０個のフリップ・フロップの間で９．４３ｎｓのクロック信号伝播時間が得られ、これは、フリップ・フロップ１つあたり０．０８６ｎｓのクロック信号遅延に相当する。
【００１９】
図７は、図４の回路配列の供給線９２の供給電流のシミュレーションを、電流（ミリアンペア）を時間（マイクロ秒）に対してプロットして示す図である。図７と図６とを比較すると、現況技術に優る本発明の利点が分かる。本発明による回路配列１では、図７（ａ）から分かるように、約６００μｓごとに約−２ｍＡの振幅を有する電力インパルスが生じる。この振幅は現況技術（図６）の場合の約２０分の１の大きさである。この電力インパルスについてさらに考察すると、図７（ｂ）に得られるように、電力インパルスは確かに高周波振動からなるが、その振幅は約０．７ｍＡに過ぎず、したがって現況技術の場合よりほぼ２桁小さいことが分かる。
【００２０】
したがって、本発明では、直列に接続した論理素子をクロック制御することによって電流を時間依存的に分散させるので、電力インパルスが少なくとも２０分の１に低減される。これにより、電力インパルスの持続時間が長くなり、したがって望ましくない雑音の原因が大幅に減少する。このことは、例えばオーディオ技術または携帯電話のための集積回路開発においては重要な一歩である。ここで、周知の通り、電磁適合性および信号品質は重要な役割を果たす。電力インパルスを低減することで、電力の節約および電池の有効寿命の延長も同時に得られることがあるが、これらはせいぜい副次的効果である。
【図面の簡単な説明】
【００２１】
【図１】現況技術による回路配列を示す図である。
【図２】本発明による回路配列の第１の実施形態を示す図である。
【図３】本発明による回路配列の第２の好ましい実施形態を示す図である。
【図４】図３に示す回路配列の詳細図である。
【図５】図４に示す回路配列内のクロック信号伝播のシミュレーションを示す図である。
【図６】現況技術によるＦＩＲの場合の供給電流インパルスを示す図である。
【図７】図４に示す回路配列内の供給電流のシミュレーションを示す図である。
【図１】
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【図２】
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【図３】
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【図５】
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【図４】
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【国際調査報告】
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