(57)【要約】保護装置が開示されている。保護装置は、第１のＭＯＳＦＥＴ（Ｑ１０）と、第２のＭＯＳＦＥＴ（Ｑ１１）と、第３のＪＦＥＴ（Ｑ１２）とを有し、ＪＦＥＴ（Ｑ１２）に直列に接続されたそれらの伝導路がＭＯＳＦＥＴ（Ｑ１０，Ｑ１１）間に位置している。第１のＭＯＳＦＥＴ（Ｑ１０）のソースは、第２のＭＯＳＦＥＴ（Ｑ１１）のゲートに接続され、第２のＭＯＳＦＥＴ（Ｑ１１）のソースは、第１のＭＯＳＦＥＴ（Ｑ１０）のゲートに接続されている。ＭＯＳＦＥＴ（Ｑ１０，Ｑ１１）及びＪＦＥＴ（Ｑ１２）は、共に入力と出力との間に接続可能な可変抵抗回路ブロックを形成する。ＪＦＥＴ（Ｑ１２）のゲートは、対応する電流源により入力及び出力に結合されている。
2005518101.tif 000002
【特許請求の範囲】
【請求項１】
入力と負荷との間に接続可能であるか、回路内で接続可能である保護装置であって、
保護装置は、入力と負荷との間に接続可能であるか、直列素子として回路内に接続可能であるような可変抵抗回路ブロックを有し、回路ブロックは、第１のデプリーション型ＦＥＴと、第１のＦＥＴに結合されたゲートを有する第２のデプリーション型ＦＥＴと、第１のＦＥＴと第２のＦＥＴとの間の第３のデプリーション型電界効果トランジスタ（ＦＥＴ）とを有し、第２のデプリーション型ＦＥＴのゲートは第２のＦＥＴに結合された第１のＦＥＴのゲートで第１のＦＥＴに結合され、また、第３のデプリーション型ＦＥＴは、第１のＦＥＴ及び第２のＦＥＴの伝導路と直列の伝導チャネルを有し、前記第３のＦＥＴは、回路ブロックを通る電流が閾値より小さい場合に、無視できるほどのレベルの抵抗を生じるためのものであり、回路ブロックを通る電流が閾値に達した場合に、比較的高い抵抗を生じるためのものである保護装置。
【請求項２】
第１のＦＥＴと第３のＦＥＴとの間に保持回路を有し、その保持回路は、過渡電流の発生後において、保護装置に対する入力電圧をゼロ又はほぼゼロに戻す必要なく、第３のＦＥＴをリセットするための保持電圧を提供する請求項１に記載の保護装置。
【請求項３】
保持回路は、第４のデプリーション型ＦＥＴからなり、第４のデプリーション型ＦＥＴは、第３のデプリーション型ＦＥＴのゲートと入力との間に接続された伝導チャネルを有するとともに、第２のデプリーション型ＦＥＴと第３のデプリーション型ＦＥＴとの間の位置に結合されたゲートを有する請求項２に記載の保護装置。
【請求項４】
保持回路は、第４のデプリーション型ＦＥＴを有し、第４のデプリーション型ＦＥＴは、第３のデプリーション型ＦＥＴのゲートと入力との間に接続された伝導チャネルを有するとともに、１つの整流ダイオード、第４のデプリーション型ＦＥＴの伝導チャネルの両端に接続されたアバランシェダイオード及び他の整流ダイオードを介して、第２のデプリーション型ＦＥＴと第３のデプリーション型ＦＥＴとの間の位置に結合されたゲートを有し、各整流ダイオードの第１の端子は、第４のＦＥＴのゲートに接続され、両整流ダイオードの一方の第２の端子は第４のＦＥＴのドレインに接続されている請求項２に記載の保護装置。
【請求項５】
第３のＦＥＴのゲートは、電流源を介して入力に接続され、第３のＦＥＴのゲートは、電流源を介して出力に接続されている請求項１に記載の保護装置。
【請求項６】
第３のＦＥＴのゲートは、電流源を介して保持回路と直列に入力に接続され、第３のＦＥＴのゲートは、電流源を介して出力に接続されている請求項３又は４に記載の保護装置。
【請求項７】
電流源は抵抗である請求項５又は６に記載の保護装置。
【請求項８】
入力と第１のＦＥＴとの間に接続された第１の高電圧回路ブロックと、出力と第２のＦＥＴとの間に接続された第２の高電圧回路ブロックとを有する請求項２又は４に記載の保護装置。
【請求項９】
高電圧回路ブロックは、逆並列接続されたアバランシェダイオードにより互いに結合されている請求項８に記載の保護装置。
【請求項１０】
前記高電圧回路ブロックのそれぞれは、第１及び第２のＦＥＴの各々の伝導チャネルと直列の伝導チャネルを有する第５及び第６のデプリーション型ＦＥＴと、第１又は第２のＦＥＴの各々のソースと逆並列接続されたアバランシェダイオードの１つの端子との間に接続された伝導チャネルを有する第７及び第８のデプリーション型ＦＥＴと、第６及び第７のＦＥＴの各々のゲートと入力又は出力との間の電流源とからなる請求項９に記載の保護装置。
【請求項１１】
第１及び第２のデプリーション型ＦＥＴはＭＯＳＦＥＴであり、第３のデプリーション型ＦＥＴはＪＦＥＴである請求項１から１０のいずれか一項に記載の保護装置。
【請求項１２】
第５及び第６のデプリーション型ＦＥＴはＭＯＳＦＥＴであり、第７及び第８のデプリーション型ＦＥＴはＪＦＥＴである請求項１０に記載の保護装置。
【請求項１３】
電流源は抵抗である請求項１０に記載の保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護装置に関する。特に、本発明は、望ましくない過渡電流(transients)を防止したり、或いは、好ましくない高電圧又は高電流から負荷を分離するように機能する保護装置に関する。
【０００２】
本発明の保護装置は、ヒューズの代替品として使用することができる。電流及び電圧を制御するために、温度素子又は磁気素子を用いたヒューズが知られている。
【０００３】
背景技術
米国特許第５，７４２，４６３号には、保護装置として機能するとともに負荷への過渡電流(transients)の送電を阻止する周知のヒューズの代替品として機能しうる多様な能動回路が提案されている。
【０００４】
この特許第５，７４２，４６３号に開示された実際の実施形態は、デプリーション型接合形電界効果トランジスタ（ＪＦＥＴ）を用いており、コンポーネント数を最小限にした実施形態において整流ダイオードを利用している。また、特許第５，７４２，４６３号は、デプリーション型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が接合形電界効果トランジスタ（ＪＦＥＴ）の代替品として用いることができることを示唆している。
【０００５】
特許第５，７４２，４６３号の実施形態における動作は次の通りである。すなわち、直列の伝導路を有する複数のＪＦＥＴが十分な大きさの過渡電流の存在に応答してその伝導特性を一旦カットオフ段階とすると、これらＪＦＥＴは、印加した入力がゼロ又はほぼゼロに戻るまで当初の導通段階には戻ることができないように動作する。
【０００６】
このため、特許第５，７４２，４６３号の実施形態は、レベルがシフトした入力での動作や、過渡電流が生じてその過渡電流の発生後に入力がゼロ又はほぼゼロに戻らず、直列接続のトランジスタをカットオフ状態とさせないような場合には適していなかった。加えて、特許第５，７４２，４６３号は、整流ダイオードの存在を必要とした。
【特許文献１】米国特許第５，７４２，４６３号明細書
【特許文献２】ドイツ連邦共和国特許出願公開第３８０５８１１号明細書
【特許文献３】特開２００１−３４５６８５号公報
【特許文献４】特開平７−２４０６７８号公報
【発明の開示】
【０００７】
そこで、本発明の目的は、上述した幾つかの不利な点を少なくとも最小限とするような周知のタイプのヒューズの代替品として機能する能動形保護装置を提供することである。
【０００８】
本発明の一特徴によれば、入力と負荷との間に接続可能であるか、回路内で接続可能であるような保護装置が提供される。保護装置は、入力と負荷との間に接続可能であるか、直列素子として回路内に接続可能であるような可変抵抗回路ブロックを有する。回路ブロックは、第１のデプリーション型ＦＥＴと、第１のＦＥＴに結合されたゲートを有する第２のデプリーション型ＦＥＴと、第１のＦＥＴと第２のＦＥＴとの間の第３のデプリーション型電界効果トランジスタ（ＦＥＴ）とを有する。第２のデプリーション型ＦＥＴのゲートは第２のＦＥＴに結合された第１のＦＥＴのゲートで第１のＦＥＴに結合され、また、第３のデプリーション型ＦＥＴは、第１のＦＥＴ及び第２のＦＥＴの伝導路と直列の伝導チャネルを有する。前記第３のＦＥＴは、回路ブロックを通る電流が閾値より小さい場合に、無視できるほどのレベルの抵抗を生じるためのものであり、回路ブロックを通る電流が閾値に達した場合、比較的高い抵抗を生じるためのものであることを特徴とする保護装置。
【０００９】
好ましくは、第１及び第２のＦＥＴは、高電圧デプリーション型ＭＯＳＦＥＴである。好ましくは、第３のＦＥＴは、デプリーション型ＪＦＥＴである。一実施形態では、ＭＯＳＦＥＴは、ｎチャネルのＭＯＳＦＥＴであり、ＪＦＥＴは、ｐチャネルのＪＦＥＴである。
【００１０】
保護装置は、好ましくは、第１のトランジスタと第２のトランジスタとの間に接続された保持回路を含み、この保持回路が過渡電流の発生後に入力をゼロ又はほぼゼロに戻す必要なく第２のトランジスタをリセットするための保持電圧を提供する。保持回路は、ＪＦＥＴのゲートと入力との間に接続された伝導チャネルを有するデプリーション型ＭＯＳＦＥＴを含む。
【００１１】
電流源は、好ましくは、最も簡単な形態としては抵抗であるが、ＪＦＥＴのゲートと入力との間であって、そのゲートと出力との間に接続される。
本発明の特に好ましい実施形態が図面を参照して、以下に、例として説明される。
【００１２】
好ましい実施形態の説明
図１は、バイポーラ動作(bipolar operation)に適したＴＢＵ回路を示している。デプリーション型ＮチャネルＭＯＳＦＥＴＱ１０及びＱ１１が、デプリーション型ＰチャネルＪＦＥＴＱ１２と直列に接続されている。入力が出力よりもアクティブであり、入力（又はそれを通る）電流が閾値電流よりも小さい場合、３つのトランジスタＱ１０〜Ｑ１２は全て導通している。一方、閾値電流よりも大きい電流がＴＢＵを通して印加される場合、ＭＯＳＦＥＴＱ１０及びＪＦＥＴＱ１２は、正の電流に対して導通状態を停止し、ＭＯＳＦＥＴＱ１１及びＪＦＥＴＱ１２は、負の電流に対して導通状態を停止し、また、入力が出力から分離される。回路をリセットするには、入力がゼロ又はほぼゼロに戻らなければならない。Ｑ１０及びＱ１１がＭＯＳＦＥＴであり、Ｑ１２がＪＦＥＴであり、最も簡単な形態においては抵抗である電流源がＱ１２のゲートをＱ１０及びＱ１１の各々のドレインに接続するのに用いられている場合には、米国特許第５，７４２，４６３号の整流ダイオードを省略することができる。この図では、トランジスタＱ１０、Ｑ１２及びＱ１１が可変抵抗回路ブロックを形成し、抵抗Ｒ１及びＲ２は電流源である。
【００１３】
図２は、本発明の第２の実施形態によるＴＢＵ回路を示している。図２のＴＢＵは、Ｐチャネルのデプリーション型ＪＦＥＴＱ２及びＮチャネルのデプリーション型ＭＯＳＦＥＴＱ３に直列になっているＮチャネルのデプリーション型ＭＯＳＦＥＴＱ１の組み合せ体を有している。
【００１４】
Ｑ１のドレインは、ＴＢＵの入力に結合され、Ｑ３のドレインは、ＴＢＵの出力に結合されている。
【００１５】
さらに別のデプリーション型ＮチャネルＭＯＳＦＥＴＱ４では、そのドレインが抵抗Ｒ１を介してＴＢＵの入力に結合され、そのソースが抵抗Ｒ２を介してＴＢＵの出力に結合されている。Ｑ４のドレイン−ソース間には、アバランシェダイオードＤ１が延びている。Ｑ４のソースは、Ｑ２のゲートに結合され、Ｑ２のゲート及びＱ４のゲートの間にはアバランシェダイオードＤ２が延びている。トランジスタＱ１、Ｑ２及びＱ３は、可変抵抗回路ブロックを形成している。
【００１６】
図２の回路は、次のように動作する。
過電流状態でない場合、回路内の全てのＦＥＴは導通しており、直列接続されたＦＥＴのＱ１、Ｑ２及びＱ３の各々の両端で小さい電圧降下が生じており、入力に加えられた電圧の大部分がＴＢＵの出力で得られる。これは、ＴＢＵの通常の非トリガ状態であり、回路は、閾値に達するまで、図１の回路と同様に動作する。
【００１７】
過電流の場合には、ＴＢＵを通る電流が閾値電流に達すると、過電流が入力から出力への正の電流であれば、ＭＯＳＦＥＴＱ１がＪＦＥＴＱ２と共に導通を停止させ、過電流が出力から入力への正の電流であれば、ＭＯＳＦＥＴＱ３がＪＦＥＴＱ２と共に導通を停止させる。正の電流の場合、ＭＯＳＦＥＴＱ４は、ＪＦＥＴＱ２の両端で発生するのと同じゲート／ソース電圧となる。ＪＦＥＴＱ２が導通を停止させると、ゲート／ソースバイアス電圧がＭＯＳＦＥＴＱ４の導通も停止させ、アバランシェダイオードＤ１を回路内に取り込む。この状態は、ＴＢＵの入力側の電圧が、アバランシェダイオードＤ１の「保持電圧Ｖ(V holding)」とダイオードＤ２のアバランシェ電圧とを加算した値に等しい電圧を下回るまで維持される。この動作は、ゲート／ソースバイアスをＱ２から取り除き、入力Ｉ／Ｐでの入力電圧をゼロ又はほぼゼロに戻す必要なく、ＴＢＵを初期の導通状態に戻すことができる。
【００１８】
図３は、図２に示したのと同様なＴＢＵ回路を示している。図２と共通する図３の回路中のコンポーネントには、同様な記号を付した。図３の回路は、図２のＴＢＵよりも、より高度な電圧を分離することができるＴＢＵを提供する。
【００１９】
図３のＴＢＵは、入力と出力との間に追加のコンポーネントが接続されている。ＴＢＵ回路３が閾値電流を超えた結果としてトリガされると、トランジスタＱ１、Ｑ２及びＱ３は、図１及び図２の回路で説明したように、通常の回路遮断機能を発揮するようになる。しかしながら、ＴＢＵの両端の電圧（入力電圧）が逆並列のアバランシェダイオードＤ３のアバランシェ電圧により設定された最小電圧Ｖよりも小さくなっていると、トランジスタＱ５及びＱ８は導通を維持する。仮に、入力がこの最小電圧を超えると、電流がｐチャネルのデプリーション型ＪＦＥＴＱ６、逆並列のアバランシェダイオードＤ３及びｐチャネルのデプリーション型ＪＦＥＴＱ７を流れ始める。正の電流に対しては、Ｑ５及びＱ６のＴＢＵの基本的な組み合わせが開回路をトリガし、Ｑ５の両端の追加的な電圧を遮断する。負の電流に対しては、Ｑ７及びＱ８のＴＢＵの基本的な組み合わせが開回路をトリガし、Ｑ８を通る追加的な電圧を遮断する。図２に示されるように、Ｑ４に関連するコンポーネントは、入力をゼロ又はほぼゼロの電圧に戻す必要なく、回路をリセットすることを確実にするように機能する。
【００２０】
図４は、図２のＴＢＵに代わるＴＢＵを示している。図４では、図２のトランジスタＱ４がｎチャネルのデプリーション型ＪＦＥＴで置き換えられている。トランジスタＱ９は、図２の回路と同様な方法で機能するために、整流ダイオードＤ４及びＤ５の存在を必要とする。
【００２１】
本発明の回路は、複数のデプリーション型ＭＯＳＦＥＴを伝導路中に用いている。その結果、米国特許第５７４２４６３号の実際の実施形態で必要とされた整流ダイオードの必要性は、本発明の実施形態ではなくなっている。さらに、本発明による図２、３及び４の回路は、リセットを確実とするように構成されているため、入力が回路に対してゼロ又はほぼゼロに戻る必要なく、導通状態が起こる。
【００２２】
なお、図面中の回路は、能動コンポーネントが図示したもの（Ｎ−Ｐ及びＰ−Ｎ）以外のタイプに取り換えられたり、ダイオードの方向が逆にされた場合でも機能する。
【００２３】
また、ゲート特性を異ならせるように回路に若干の変形を加えれば、その他のデプリーション型ＦＥＴ装置、例えば、ＪＦＥＴやＳＩＴＦＥＴを用いて、同一の必須機能を完了することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態による保護装置又は過渡電流遮断ユニット（ＴＢＵ）の回路図である。
【図２】本発明の第２の実施形態による保護装置の回路図である。
【図３】本発明の第３の実施形態による保護装置の回路図である。
【図４】本発明の第４の実施形態による保護装置の回路図である。
【図１】
2005518101.tif 000003
【図４】
2005518101.tif 000004
【図２】
2005518101.tif 000005
【図３】
2005518101.tif 000006
【国際調査報告】
2005518101.tif 000007
2005518101.tif 000008