(57)【要約】本発明の一つの実施例によると、垂直信号処理回路は、バッファとポリフェーズフィルタを備え、第一の動作モードにおいては、画素データに関する垂直ピーキング処理と垂直スケーリング処理を同時に遂行するように適合化される。第一の垂直ピーキング処理及び垂直スケーリング処理動作モードにおいては、画素データは第一の速度にて受信され、この画素データはラインバッファを通じて巡回され、こうして巡回された画素データはピーキングフィルタ係数とスケーリングポリフェーズフィルタ係数との畳み込みの結果として導かれる（第一のセットの）係数にて構成されたポリフェーズフィルタを通じてフィルタリングされ、こうして処理された画素データは格納のために第二の異なる画素速度にて出力される。制御回路を用いることで、この画素データ処理回路は、ポリフェーズフィルタ回路に対して異なる係数を設定することで得られる複数の動作モード間でスイッチングすることができる。
2005506809.tif 000002
【特許請求の範囲】
【請求項１】
垂直処理回路と論理回路とを備える画素データ処理装置であって、
前記垂直処理回路はポリフェーズフィルタとラインバッファ回路を備え、前記垂直処理回路は画素データを受信し、画素データを前記ラインバッファ回路を通じて巡回させた後に、前記ラインバッファ回路から前記ポリフェーズフィルタへと送るように適合化され、前記ポリフェーズフィルタは前記画素データをフィルタリングすると共に、ピーキング動作とスケーリング動作を同時に第一のセットの係数を用いて遂行するように適合化され、これら第一のセットの係数はピーキングフィルタ係数とスケーリングフィルタ係数との畳み込みの結果として得られ、
前記論理回路は、前記フィルタリングされたデータが前記第一のセットの係数を用いて処理され、前記フィルタリングされたデータが前記ラインバッファ回路を通じて巡回される前記第一の動作モードで前記垂直処理回路を動作させるとともに第二の動作モードとの間でスイッチさせるように構成され、前記第二の動作モードにおいては前記垂直処理回路は前記第一のセットの係数とは異なるセットの係数を用いてもう一つの機能を遂行することを特徴とする画素データ処理装置。
【請求項２】
さらに、処理された画素データを受信及び格納するように適合化された記憶ユニットを含み、前記第一の動作モードにおいては、前記垂直処理回路は前記画素データを第一の速度にて受信し、処理された画素データをこの記憶ユニットへの格納のために第二の画素速度にて出力し、この第二の画素速度は前記第一の画素速度とは異なることを特徴とする請求項1記載の画素データ処理装置。
【請求項３】
前記第一の画素速度の方が前記第二の画素速度より速いことを特徴とする請求項２記載の画素データ処理装置。
【請求項４】
前記垂直処理回路にて遂行される前記もう一方の機能がN-タップスケーリング機能から成り、Nは２より大きな整数を表すことを特徴とする請求項１記載の画素データ処理装置。
【請求項５】
前記垂直処理回路にて遂行される前記もう一方の機能が現在の画素の近傍の画素が平均化されるN-タップ平均化フィルタ機能から成り、Nは２より大きな整数を表すことを特徴とする請求項１記載の画素データ処理装置。
【請求項６】
前記第一のセットの係数がピーキングフィルタ係数の３タップとスケーリングフィルタ係数の４タップとの畳み込みの結果として得られることを特徴とする請求項1記載の画素データ処理装置。
【請求項７】
垂直処理手段と論理回路とを備える画素データ処理装置であって、
前記垂直処理手段は画素データのラインをバッファリングするためのラインバッファ手段とこのラインバッファ手段から受信される画素データをポリフェーズフィルタリングするためのポリフェーズフィルタ手段とを含み、前記垂直処理手段は画素データを受信し、この画素データを前記ラインバッファ手段を通じて巡回させた後に前記ラインバッファ手段から前記ポリフェーズフィルタ手段へと送るように適合化され、前記ポリフェーズフィルタ手段は、さらにピーキング機能とスケーリング機能を同時に第一のセットの係数を用いて遂行するように適合化され、これら第一のセットの係数はピーキングフィルタ係数とスケーリングフィルタ係数との畳み込みの結果として得られ、
前記論理回路は、前記フィルタリングされたデータが前記第一のセットの係数を用いて処理され、前記フィルタリングされたデータが前記ラインバッファ手段を通じて巡回される前記第一の動作モードで前記垂直処理手段を動作させるとともに第二の動作モードとの間でスイッチするように構成され、前記第二の動作モードにおいては前記垂直処理手段は前記第一のセットの係数とは異なるセットの係数を用いてもう一つの機能を遂行することを特徴とする画素データ処理装置。
【請求項８】
画素データを垂直処理する動作と、この垂直処理動作を第一の動作モードともう一つの動作モードとの間でスイッチングする論理動作とを含む画素データを処理するための方法であって、
前記画素データを垂直処理する動作は
画素データのラインをバッファリングするステップと、これに応答して、
バッファリングされた画素データをポリフェーズフィルタリングするステップと、
フィルタリングされた画素データを受信し、さらなるバッファリングのために巡回させるステップとを含み、前記画素データをポリフェーズフィルタリングするステップがピーキング機能とスケーリング機能を同時に第一のセットの係数を用いて遂行し、これら第一のセットの係数はピーキングフィルタ係数とスケーリングフィルタ係数との畳み込みの結果として得られ、
前記論理動作は、
前記フィルタリングされたデータが前記第一のセットの係数を用いて処理され、前記フィルタリングされたデータは巡回される前記第一の動作モードで前記垂直処理動作を動作させるとともに第二の動作モードとの間でスイッチングさせるステップを含み、この第二の動作モードにおいては、前記垂直処理動作は、もう一つの機能を前記第一のセットの係数とは異なるセットの係数を用いて遂行することを特徴とする方法。
【請求項９】
前記第一のセットの係数がピーキングフィルタ係数のMタップとスケーリングフィルタ係数のNタップとの畳み込みの結果として得られ、さらに、前記もう一つの機能を、N-タップスケーリング機能と現在の画素の近傍の画素が平均化されるN-タップ平均化フィルタ機能のいずれか１つとして選択するステップを含み、M及びNが各々２より大きな整数から成ることを特徴とする請求項８記載の方法。
【請求項１０】
処理された画素データを受信及び格納するための記憶手段と、
画素データを処理するための処理手段と、
前記処理手段を、第一の動作モードと少なくとも２つの他の選択可能な動作モードの１つの間でスイッチするための手段とを備える画素データ処理装置であって、
前記処理手段は、ポリフェーズフィルタとラインバッファ回路を含む垂直処理手段を含み、この垂直処理手段は第一の動作モードと少なくとも２つの他の選択可能な動作モードとを有し、第一の動作モードにおいては画素データは第一の画素速度にて受信され、前記ラインバッファ回路を通じて巡回され、こうして巡回されたデータはこの垂直処理手段にて操作され、この垂直処理手段は第一のセットの動作係数を用いて第一の機能を遂行するように構成され、こうして処理された画素データは前記記憶手段への格納のために第二の画素速度にて出力され、この第二の画素速度は前記第一の画素速度とは異なり、
前記少なくとも２つの他の選択可能な動作モードの各々において、前記画素データは、前記垂直処理手段による処理のために巡回され、前記第一のセットの動作係数は第二のデータ操作機能を定義する第二のセットの動作係数と第三の操作機能を定義する第三のセットの動作係数との畳み込みから事前に決定され、前記第一の機能は、前記第二の機能と前記第三の機能とが縦続にて遂行されたときに得られるであろう結果と同一の結果を与えることを特徴とする画素データ処理装置。
【請求項１１】
前記少なくとも２つの他の選択可能な動作モードが、前記垂直処理回路によりN-タップスケーリング機能を用いて遂行される機能を含み、Nは２より大きな整数を表すことを特徴とする請求項1０記載の画素データ処理装置。
【請求項１２】
前記少なくとも２つの他の選択可能な動作モードが、前記垂直処理回路によりN-タップスケーリング機能を用いて遂行される機能と、前記垂直処理回路により現在の画素の近傍の画素が平均化される平均化フィルタ機能を用いて遂行されるもう一つの機能とを含み、MとNが各々２より大きな整数を表すことを特徴とする請求項1０記載の画素データ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はビデオ信号処理、より詳細には、垂直画素信号処理ブロック、例えば、ポリフェーズフィルタを採用するビデオ信号処理に係る。
【背景技術】
【０００２】
コンピュータ装置は、マイクロプロセッサ及びデジタル信号プロセッサを含め、幅広いレンジのアプリケーション（用途）に対して設計されており、殆ど全ての産業において用いられている。様々な理由から、これらアプリケーションの多くは、ビデオデータの処理に向けられており、最小限の電力消費とコンパクトさを求められている。幾つかのアプリケーションは、さらに、実質的にリアルタイム或いは、ほぼリアルタイムにて実行できる高速計算エンジンを必要とする。これらビデオ処理アプリケーションの多くは、複数の機能を、これまで以上の速度にて遂行する能力を有するデータ信号処理回路を必要としている。
【０００３】
ただし、これら計算エンジンのパワー及び融通性を増強しようとすると、他の重要な目標が犠牲となり得る。例えば、より高速な計算エンジンを実現するためには、通常は、より多くの電力と回路面積が要求されるが、理想的には電力消費、及び計算エンジンを実現するために要求される回路量の両方が最小となるようなエンジンが求められている。
【０００４】
さらに、融通性と高パワーを実現するためには、このためには、典型的には、各々が様々な異なる処理機能に対して専用化され、選択的に起動されるように設計された様々なタイプの処理回路が必要となるために、回路面積の問題はさらに悪化する。この現象は、例えば、ビデオ用途における比較的低速な汎用処理（gereral-purpose processing）とビデオデータをリアルタイムにて圧縮及び伸張するために用いられる専用ビデオ信号フィルタ処理(specialized video-signal processing)とを比較することで理解できる。専用処理回路は、典型的には、ビデオデータのリアルタイム速度に追い付くように最適化されるために、通常はある限られた用途にしか利用することができない過剰とも思われる回路を用意することなく、十分な融通性を有する単一のビデオデータ処理回路を提供することは困難である。
【０００５】
多くのビデオ信号処理アプリケーションは、垂直信号処理（vertical signal processing）のための専用のビデオ信号フィルタを採用する。垂直信号処理は、垂直ピーキング（vertical peaking）と垂直スケーリング（vertical scaling）の２つの動作から成る。垂直ピーキングは、アップサンプリング変換（up-sampling conversion）に起因して失われた情報を補償するための画素データの処理を伴い、ピーキングフィルタはビデオ画像内の垂直方向の細部（vertical details）に対する鋭さの印象（sharpness impression）を改善させる。垂直スケーリングも画素データの処理を伴うが、垂直スケーリングにおいては「ポリフェーズ（polyphase）」フィルタとして知られる専用ビデオデータフィルタを用いてサンプリング速度の変換が遂行される。具体的には、画像サイズを変更するために、ディスプレイをリフレッシュするために用いられる水平及び垂直ラインを表現するために格納されている画素データが操作される。これらアプリケーションにおいて、伸張或いはアップサンプリング（１より大きな「ズーム係数（zoom-factor）」）変換は入力画素の数に対する出力画素の数の比を増加させることで達成され、他方、圧縮或いはダウンサンプリング（１より小さな「ズーム係数」）変換は入力画素の数に対する出力画素の数の比を減少させることで達成される。ビデオデータの伸張に対しては、ポリフェーズフィルタは、典型的には、複数の画素を表すデータを第一の速度（例えば、２画素/サイクル）にて受信し、これら画素データを、これら画素データをラインバッファを通じてスケーリング係数の関数として巡回させることで処理する。これらラインバッファは、ポリフェーズフィルタがデータを処理する速度（例えば、１画素/サイクル）とは異なる速度にて受信される入り画素データの速度を変換する（デカップル）するように適合化される。
【０００６】
図１は縦続に配置された垂直ピーキング回路と垂直スケーリング回路を有する従来の垂直信号処理装置を示す。アップ変換ユニットは、２画素/サイクルなる出力速度を有し、画素データを、処理のために垂直ピーキング回路に供給する。幾つかのラインバッファが、これら画素データを保持し、これら画素データの速度を、垂直ピーキング回路の画素データ入力速度に合わせてデカップル（速度変換）するために利用できる。例えば、受信された画素データは、これら画素データを第一の２つのバッファライン内に二重バッファリングすることでデカップル（速度変換）される。一つの特定の実施例においては、各ラインバッファの長さは、１２８画素に対応する画素データを格納するために十分な長さとされ、画素の２ラインが垂直ピーキング過程（vertical peaking process）を開始し、１２８サイクルなる画素遅延（pixel latency）を得るために用いられる。この垂直ピーキング回路は３−タップフィルタを用いるが、これはファンクション的には[-c1+2c-c]として表され、ｃはプログラマブルである。この「ｃ」なる値を調節することで、このピーキングフィルタは、画素データを操作し、画像の鋭さ（sharpening）或いはぼけ（blirring）を生成する。このピーキングフィルタは、画素データの３個のバッファラインを処理するが、この内の２ラインは回路入力データを保持し、他のラインはミラー動作（mirroring operations）からのデータを保持する。この垂直ピーキング回路の出力速度は、帯域幅要件のために１画素/サイクルに低減される。
【０００７】
垂直スケーリング回路は、この垂直ピーキング回路からの画素データを１画素/サイクルなる速度にて、７−ラインバッファの３ライン内へと受け入れるが、これら各バッファラインも、１２８画素に対応するデータを格納するための十分な長さを有する。垂直ピーキング回路における画素のバッファリングに伴う１２８サイクルなる遅延時間と合わせると、垂直信号処理における総画素遅延時間は５１２サイクルとなる。垂直スケーリング動作には、６タップ、６４フェーズ、ポリフェーズフィルタが用いられる。このポリフェーズフィルタは、画素データの６個のラインを処理するが、この内の３ラインは回路入力データを保持し、３ラインはミラー動作からのデータを保持する。様々なスケーリング比を実現するために位相変化が出力画素の（幾何的）位置に基づいて決定される。処理された画素データは、この垂直スケーリング回路から１画素/サイクル成る速度にて出力される。
【０００８】
垂直ピーキング回路に対する制御論理と垂直スケーリング回路に対する制御論理との間に同期信号がこれら回路間でのデータの伝送を調節し、前の画素データがオーバライドされる（無効にされる）のを防止するために用いられる。ただし、この構成では、これら２つの機能ユニット間の相互接続のために同期問題が発生する。さらに、スケーリング比が可変なために、頻繁な更新リクエストと、長い入力失速時間（input stall times）が発生する。
【０００９】
スループットの向上に対する絶えることのない要望に答えるために、回路の面積要件をさらに小さくでき、加えて、上述の問題、並びに関連する問題を解決することが可能な画素データ処理回路及び方法に対する必要性が存在する。本発明は、上述のビデオ信号処理動作を遂行するための回路及び方法であって、画素データのピーキング処理、スケーリング処理、及び他のタイプの処理を実現するために必要とされる回路の量及びタイプを低減することが可能な回路及び方法に向けられる。
【００１０】
（発明の概要）
本発明の様々な面（実施例）は、デカップリング（速度変換）用のラインバッファ及び再構成可能な画素データ処理回路を用いて、画素データを処理することに向けられる。本発明はによると、ピーキング係数とスケーリング係数の畳み込みを用いてセットの係数が生成され、ポリフェーズフィルタはこのセットの係数を用いてピーキング機能とスケーリング機能を一つの動作にて遂行するように構成される。
【００１１】
本発明の一つの特定の実施例によると、本発明は、垂直処理回路と論理回路とを備える画素データ処理装置に向けられる。垂直処理回路は、ポリフェーズフィルタとラインバッファ回路を備え、論理回路は、垂直処理回路が複数の動作モードの内の１つを選択することを可能にする。第一の動作モードにおいては、垂直処理回路は、ピーキング機能とスケーリング機能を、第一のセットの係数を用いて同時に遂行する。これら第一のセットの係数は、ピーキングフィルタ係数とスケーリングフィルタ係数との畳み込みの結果として得られる。
【００１２】
もう一つの特定の実施例においては、垂直信号処理回路は、バッファとポリフェーズフィルタを備え、第一の動作モードにおいては、画素データに関する垂直ピーキング処理と垂直スケーリング処理を同時に遂行するように適合化される。この実施例は、第一の動作モードにおいては、垂直ピーキング処理及び垂直スケーリング処理のために、画素データを第一の速度にて受信し、このデータをラインバッファを通じて巡回させ、こうして巡回されたデータをピーキングフィルタ係数とスケーリングポリフェーズフィルタ係数との畳み込みの結果として導かれる（第一のセットの）係数にて構成されたポリフェーズフィルタを通じてフィルタリングし、こうして処理された画素データを格納のために第二の異なる画素速度にて出力する。制御回路を用いることで、この画素データ処理回路は、ポリフェーズフィルタ回路に対して異なる係数を設定することで得られる複数の動作モード間でスイッチングすることができる。
【００１３】
一つの特定の垂直信号処理実現においては、画素は２画素/サイクルなる速度にて受信され、１画素/サイクルなる速度にて記憶ユニットに出力される。
【００１４】
本発明の他の幾つかの実施例は、それぞれ、これら処理を実現するための方法、回路、及びシステムを含む様々な他の関連する局面に向けられる。
【００１５】
本発明の上述の要約は、本発明のあらゆる形態或いは実現を網羅的に記述することを意図するものではないく、図面及び以下の詳細な説明は、これら実現をより具体的に示す。
【００１６】
本発明は、本発明の様々な実施例の以下の詳細な説明を添付の図面を参照しながら読むことで一層明らかになるものである。
【００１７】
本発明は様々な修正及び代替の形態が可能であり、本発明の具体例が単に例示として図面に示されており、以下に詳細に説明される。ただし、本発明は、説明される特定の実現に制限されるものではなく、本発明は、添付のクレームに記載される精神及び範囲内に入る全ての修正物、同等物及び代替物をカバーすることを意図される。
【００１８】
（発明の実施の形態）
本発明は、垂直画素データ処理（vertical pixel-data processsing）のための方法及び装置に対して適用でき、典型的には縦続に配置された垂直ピーキングユニット（vertical peaking unit）と垂直スケーリングユニット（vertical scaling unit）が用いられるようなアプリケーションに対して用いると極めて有効であるものと信じられる。本発明は、以前は離散的機能として実現されてきた、画素データの垂直ピーキング処理及び垂直スケーリング処理の両方を含む複数の機能を、同一のラインバッファ及びフィルタを組合わせて用いることで実現することが要望される或いはこれにより利益が得られ得る画素処理装置（pixel processing arrangements）に対して用いると特に有益であることが発見されている。本発明は必ずしもこれらアプリケーションに制限されるものではないが、本発明の様々な面についての理解がこのような環境に適用される実施例の説明を通じて最も良く得られるものである。
【００１９】
１つの一般実施例においては、本発明はデータ操作回路（data-manipulation circuit）及びラインバッファ回路（line-buffer circuits）を有するデータ処理回路（data processing circuit）の形態として実現される。データ操作回路及びラインバッファ回路は、典型的なフレーム速度、例えば、５０−６０フレーム/秒がサイズの変更（resizing）及び他の目的のために増加される走査速度の変換（scan-rate conversion）等のアプリケーションに対して用いられ；このデータ処理回路は、処理されるべきデータを第一の速度にて受信し、データをこの第一の速度とは異なる第二の速度にて出力する。
【００２０】
このデータ処理回路は、データ操作回路及びラインバッファ回路を含む。このデータ処理回路は、第一の動作モードと、もう一つの動作モードを有する。第一の動作モードにおいては、データは、ラインバッファ回路によって第一の速度にて受信され、ラインバッファ回路を通じて巡回され、こうして巡回されたデータは、第一のセットの動作パラメータにて定義される第一の機能を遂行するように構成されたデータ操作回路にて操作（処理）され、こうして処理されたデータは次に記憶ユニットへの格納のために第二の速度にて出力される。上述の第一のセットの動作パラメータは、第二のデータ操作機能（data-manipulation function）を定義する第二のセットの動作パラメータと第三のデータ操作機能を定義する第三のセットの動作パラメータとの畳み込み（convolution）により予め決定（pre-determined）される。これら第一のセットの動作パラメータを用いて、データ操作回路は、これら第一と第二の機能を同時に遂行するように構成される。
【００２１】
論理回路を用いて、このデータ処理回路が上述の第一の動作モードと、もう一つの動作モードとの間でスイッチされる。このもう一つの動作モードにおいても巡回されたデータはデータ操作回路にて操作されるが、ただし、データ操作回路は、異なるセットの動作パラメータ或いは係数を用いて別の機能を遂行するように構成される。１つの一般実施例においては、上述の第二のセットの動作パラメータは固定され、第三のセットの動作パラメータは調節可能とされる。
【００２２】
本発明のもう一つの実施例によると、本発明は、垂直処理ユニット内で用いるための、共通のラインバッファ及びポリフェーズフィルタを用いるための方法に向けられる。この方法は、第一の動作モードと、他の複数の動作モードにて動作する。第一の動作モードにおいては、ポリフェーズフィルタは、共通のバッファを用いて垂直ピーキング動作及び垂直スケーリング動作を同時に遂行するように構成される。係数は、ピーキングフィルタ係数（peaking filter coefficient）とスケーリングポリフェーズフィルタ係数（scaling polyphase filter coefficient）との畳み込みにより事前に定められる。この垂直処理ユニットは、ポリフェーズフィルタを、係数検索テーブルから利用可能な異なるセットの追加の係数を用いるように再構成することで、幾つかの垂直スケーリングモード及びデータ平均化モード（data averaging mode）を含む幾つかの追加のモードにて動作することができる。
【００２３】
本発明の一つの特定の実現はプログラマブル処理回路を採用する。このプログラマブル処理回路は、複数の動作モードを遂行するようにプログラムされ、外部コマンドに応答してこれらモード間でスイッチする。本発明のこの方法は、従来は縦続回路構成にて離散的に達成された垂直ピーキング動作と垂直スケーリング動作の両方を遂行する。これを達成するために、ハードウェアコスト及び設計の複雑さを増加させることは要求されず、この方法は、単一のラインバッファを用いて２画素/サイクルなる入力速度のデカップリング（速度変換）を行う。垂直処理段並びに記憶ユニットの所で、二重バッファリング機能（double buffering mechanism）が遂行される。この実現は、データのピーキング及びスケーリング操作の際に、垂直処理バッファをミラー動作（mirroring operation）のために用いる。
【００２４】
本発明のもう一つの特定の実施例による画素処理構成によると、垂直ピーキング動作と垂直スケーリング動作は、単一のハイブリッドポリフェーズフィルタ及びラインバッファ回路を用いる一つの共通の回路に結合される。垂直ピーキングフィルタと垂直スケーリングフィルタの機能は、所望のピーキングフィルタ係数と所望のポリフェーズ（つまり、スケーリング）フィルタ係数との畳み込みを遂行することで決定される係数を用いる単一のポリフェーズフィルタ機能に統合される。従来は、垂直ピーキング動作には３−タップフィルタが用いられ、垂直スケーリング動作には専用の６−タップポリフェーズフィルタが用いられていたが、本発明のこの回路構成によると、垂直ピーキングフィルタリング動作は、（ソフトウェア的に）単一のより大きな（８−タップ）ポリフェーズフィルタに統合化され、このフィルタはピーキングフィルタ係数（３−タップ）とスケーリングポリフェーズフィルタ係数（６−タップ）との畳み込みの結果として得られる係数にて定義される。
【００２５】
図２Aから２Cは、縦続フィルタの等価表現を示す。図２Aにおいては、インパルス応答h1(n)を有する第一のフィルタ２１０がインパルス応答h2(n)を有する第二のフィルタ２２０に結合され、フィルタ２２０は、この縦続構成においてフィルタ２１０の下流に配置される。フィルタインパルス応答は、例えば、ある特定のフィルタ構成に対するセットの係数にて定義される。フィルタ２１０に入力x(n)が加えられると、第一の中間応答y1(n)が生成される。この中間応答y1(n)をフィルタ２１０に加えると、出力y(n)が生成される。図２Bにおいても、同様に、インパルス応答h1(n)を有する第一のフィルタ２１０がインパルス応答h2(n)を有する第二のフィルタ２２０に結合されるが、この縦続構成においては、フィルタ２１０はフィルタ２２０の下流に配置される。フィルタ２２０に入力x(n)を加えると、第二の中間応答y2(n)が生成される。この第二の中間応答y2(n)をフィルタ２１０に加えると、ここでも出力y(n)が生成される。
【００２６】
図２AからCの線形時不変フィルタに対しては：
y1(n)＝x(n)＊h1(n)
従って
y(n)＝y1(n)＊h2(n)＝[x(n)＊h1(n)]＊h2＝(n)x＊(n)[h1(n)＊h2(n)]
が成立する。
【００２７】
図２Cはh1(n)＊h2(n)なるインパルス応答を有するハイブリッドフィルタ２３０を示す。ハイブリッドフィルタ２３０に入力x(n)が加えられると、直接に出力応答y(n)が生成される。
【００２８】
本発明においては、ピーキング係数（例えば、h1(n)）とスケーリング係数（例えば、h2(n)）が、スケーリング及びピーキングフィルタインパルス応答の各フェーズに対して遂行される畳み込みを通じて以下のように結合される：
【数１】
2005506809.tif 000003
ここで、「ｐ」は垂直処理装置によって任意のある与えられた画素処理に対して選択されたフェーズを表す。３なるピーキング係数長（従来はピーキング動作に対しては３−タップフィルタが用いられてきた）、及び６なるスケーリング係数長（従来はスケーリング動作に対しては６−タップポリフェーズフィルタが用いられてきた）を想定すると、畳み込みの後の長さは、３＋６−１、すなわち、８となる。こうして、本発明の垂直処理装置においては、垂直ピーキング動作及び垂直スケーリング動作の両方を遂行するために８−タップフィルタが用いられる。
【００２９】
この単一のポリフェーズフィルタは様々な機能を遂行するために構成可能であり、この構成はセットの係数を用いて定義される。これらセットの係数は、係数テーブル内に保持され、このテーブルはリレーショナル検索動作（relational look-up operations）を用いて検索される。
【００３０】
図３Ａは、一例としての、８−タップポリフェーズフィルタを、ピーキング動作及びスケーリング動作を遂行するように構成するための係数セットを保持する８−タップテーブル３１０を示す。上述のように、垂直ピーキングフィルタ係数と垂直スケーリングフィルタ係数との畳み込みを遂行することで、それぞれ、結合されたピーキング及びスケーリング係数c0-c7がされる。
【００３１】
図３Ｂは、もう一つの例としての、８−タップポリフェーズフィルタを、６−タップスケーリング動作を遂行するように構成するための係数c0'−c5'から成る、係数セットを含む８−タップテーブル３２０を示す。テーブル３２０は、係数c0'−c5'に加えて、この８−タップテーブルを満すための２個の零係数を、各端に１個ずつ含む。もう一つの代替実施例においては、テーブル３２０は、３−タップピーキングフィルタ係数と４−タップスケーリングフィルタ係数との畳み込みによって決定される（３＋４−１＝６）、６−タップ結合ピーキング及びスケーリングフィルタを含む。
【００３２】
図３Cは、もう一つの例としての、８−タップポリフェーズフィルタを、４−タップスケーリング動作を遂行するように構成するための係数c0"−c3"から成る、係数セットを含む８−タップテーブル３３０を示す。テーブル３３０は、係数c0"−c3"に加えて、この８−タップテーブルを満すための４個の零係数を、各端に２個ずつ含む。
【００３３】
図３Dは、さらにもう一つの例としての、８−タップポリフェーズフィルタを、２−平均化動作を遂行するように構成するための係数c0'''−c1'''ら成る、係数セットを含む８−タップテーブル３４０を示す。テーブル３４０は、係数c0'''−c1'''に加えて、この８−タップテーブルを満すための６個の零係数を、各端に３個ずつ含む。
【００３４】
本発明のさらにもう一つの実施例は、各フェースの畳み込みの積の総和が、例えば、固定小数点演算動作の丸め誤差に起因して、一定（uniform）とならないような状況に対処することに向けられる。この場合は、係数は、ローディングの前に、正規化され、スケールアップされる。正規化における丸め誤差を低減するために、８ビットに対する一定値２５６或いは９ビットに対する一定値５１２との比較が行なわれ、この差を最も高い値の係数に加えることで分散（variance）が補償され、フィルタの不連続に起因する垂直画像強度の変動が低減される。
【００３５】
このように回路を組合わせて利用する構成（combination circuit arrangement）を用いると、設計及び検証が簡素化できるとともに、離散型の垂直ピーキング及び垂直スケーリング回路を用いる場合と比較して、より少ない「面積（real estate）」を用いて実現することが可能となる。さらに、本発明のように回路を組合わせて利用する構成では、中間区画、及び回路ブロック間の同期制御が不要となることに加えて、これと関連して、設計の複雑さ及びハードウェアコストも削減される。パイプ段の数が削減されるため、フィルタ積（つまり、出力データ）の解像度（精度）も向上する。本発明による単一段垂直信号処理回路構成の全体としての機能は、従来の二段回路構成の全体としての機能と同一であるが、（バッファに起因する）画素データの総遅延時間は、半分に当る２５６サイクルに低減される。
【００３６】
図４は、上述の回路構成及び方法に従う処理ユニット４００を示す。この処理ユニット４００は、画素データを処理するように配置及び構成された複数の処理ブロックを有し、２つのモードの一方にて動作する。この垂直処理ユニット４００のスループットについては、アップ変換ユニット４１０が常に１サイクルに２画素を出力するために、垂直処理に対する入力速度は２画素/サイクルとされ、出力速度は１画素/サイクルとされる。アップ変換ユニットは、垂直方向に２画素を出力する。これら画素を受信するためには、この垂直処理ユニットは、（影を付けられた）２つのラインから成るバッファを使用する。さらに、この特定の実施例においては、各ラインバッファの長さは、１２８画素に対応するデータを格納するために十分なものとされる。
【００３７】
一つのより具体的な実施例においては、垂直処理は、ビデオ信号入力に対する線形或いは非線形垂直サンプリングを遂行するために用いられ（実現され）、８−タップ、６４−フェーズのポリフェーズフィルタが、垂直ピーキング及び垂直スケーリング（例えば、伸張及び圧縮）動作を遂行するために用いられる。データは、この垂直処理ユニットのラインバッファ内を、ピーキング機能（peaking function）、スケーリング係数、及び出力サンプリング画素の幾何的位置に依存して巡回される。これとの関連で、ポリフェーズフィルタは、ピーキング及び/或いはスケーリング（つまり、伸張）動作の際は、同一画素をフィルタリングするように適合化される。圧縮動作の際は、画素の幾つかのラインがスキップされる。このバッファは、一部は、フィルタリング動作に対して入り画素の入力速度をデカップル（速度変換）するために用いられる。
【００３８】
図４に示すように、垂直処理ユニット４００は、処理されたデータ画素を、メモリ（或いは記憶ユニット）４１２への格納のために、１画素/サイクルなる速度にて生成する。垂直処理ユニット４００は、フィルタリング段４１４と係数テーブル４１６を有するポリフェーズフィルタ、１２個のラインバッファを含むラインバッファ回路４１８、及び制御回路４２０を備える。回路４２０は、論理回路或いはプログラマブルプロセッサに対するソフトウェアルーチンとして実現され、ポリフェーズフィルタを用いての一体化された垂直ピーキング及びスケーリング動作のために、画素データをラインバッファ回路を通じて巡回させるように適合化される。この画素データのラインバッファを通じての巡回は、スケーリング係数に基づいて決定される。こうして、この垂直処理回路は、画素データを２画素/サイクルなる速度にて受信し、ピーキング動作とスケーリング動作を同時に遂行し、次に、こうして処理された画素データを記憶ユニットへの格納のために１画素/サイクルなる速度にて出力する。
【００３９】
回路４２０は、さらに、垂直処理回路を第一の（つまり、ピーキング及びスケーリングが結合された）動作モードと第N番目の（例えば、スケーリングのみ或いは平均化）動作モードとの間でスイッチするように構成及び配列された論理を含む。プログラミング或いは別の外部プロンプトを介して、回路４２０は、ポリフェーズフィルタ（図４の４１４及び４１６）の動作を、例えば、フィルタ係数を変更することで再構成し、ラインバッファ回路４１８を、受信された画素データがこれらラインバッファ回路４１８内でこれらバッファの内の２つを用いて二重バッファリングされ、鏡像データ（mirroring data）が処理のために適当に同期されるように制御する。
【００４０】
用途によって必要とされる場合は、オプションとしてのディザリング回路４３０を用いて、データが、データを記憶ユニット４１２に供給する前に９ビットから８ビットにディザリングされる。
【００４１】
上では、画素データ処理アプリケーションに対して適用され、ハードウェアが節約できるとともに複雑さも低減できる本発明の様々な実施例について説明された。本発明の様々な実現において、必要とされるバッファの数が著しく低減されるが、これを達成するためにハードウェア面で追加のコストが発生することも、設計が複雑化することもなく、また、ポリフェーズフィルタリング動作を結合することで、結果としてスループットの悪化を招くこともない。
【００４２】
本発明は、上述の特定の実施例に制限されるものと解されるべきではない。これら実施例に対する様々な修正、同等な過程並びに他の多くの構造が可能であり、これらもクレーム内に記載される本発明の範囲内に入るものである。
【図面の簡単な説明】
【００４３】
【図１】離散的に縦続構成に配置された垂直ピーキングユニットと垂直スケーリングユニットを有する従来の画素データ処理回路の略図である。
【図２Ａ】本発明による縦続フィルタの等価表現を示す図である。
【図２Ｂ】本発明による縦続フィルタの等価表現を示す図である。
【図２Ｃ】本発明による縦続フィルタの等価表現を示す図である。
【図３Ａ】本発明によるポリフェーズフィルタに対する係数テーブルの一つの実施例を示す図である。
【図３Ｂ】本発明によるポリフェーズフィルタに対する係数テーブルのもう一つの実施例を示す図である。
【図３Ｃ】本発明によるポリフェーズフィルタに対する係数テーブルのもう一つの実施例を示す図である。
【図３Ｄ】本発明によるポリフェーズフィルタに対する係数テーブルのもう一つの実施例を示す図である。
【図４】本発明によるピーキング処理とスケーリング処理を組合わせて同時に遂行するポリフェーズフィルタを有する画素データ処理回路の一つの実施例を示す図である。
【符号の説明】
【００４４】
４１０  アップ変換
４１２  記憶ユニット
４１４  ポリフェーズフィルタリング
４１６  係数テーブル
４２０  制御/論理
４３０  ディザリング
【図１】
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【図４】
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【国際公開パンフレット】
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【国際調査報告】
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