(57)【要約】物理的な乱数発生器は１個以上の電圧入力信号およびクロック信号の受信に応答して乱数ビットを発生するように動作する双安定ラッチを有する。電圧源は双安定ラッチの準安定状態を誘発する電圧入力信号を供給する。クロックは双安定ラッチをトリガーするクロック信号を供給する。トリガーされたとき、双安定ラッチは電圧入力信号によって誘発された準安定状態に応じて乱数ビットをラッチする。
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【特許請求の範囲】
【請求項１】
双安定ラッチと、
前記双安定ラッチの準安定状態を誘発する１個以上の電圧入力信号を供給するように動作可能である電圧源と、
前記双安定ラッチをトリガーするクロック信号を供給するように動作可能であるクロックと、
を具備し、
前記双安定ラッチが、前記クロック信号による前記双安定ラッチのトリガーに応答して、前記１個以上の電圧入力信号によって誘発された前記双安定ラッチの準安定状態に応じた乱数ビットをラッチするように動作可能である、
物理的な乱数発生器。
【請求項２】
前記クロック信号が前記双安定ラッチの準安定状態を強める、請求項１に記載の物理的な乱数発生器。
【請求項３】
前記双安定ラッチが、
第１の電圧入力信号を受け取るデータ入力と、
前記クロック信号を受け取るクロック入力と、
を含むフリップフロップである、
請求項１に記載の物理的な乱数発生器。
【請求項４】
前記電圧源が第１の電圧入力信号を発生する手段を含む、請求項１に記載の物理的な乱数発生器。
【請求項５】
前記電圧源が第１の電圧入力信号を発生するように動作可能である分圧器を含む、請求項１に記載の物理的な乱数発生器。
【請求項６】
前記電圧源が第１の電圧入力信号を発生するように動作可能であるコンデンサを含む、請求項１に記載の物理的な乱数発生器。
【請求項７】
前記電圧源が前記コンデンサを充放電する手段を含む、請求項６に記載の物理的な乱数発生器。
【請求項８】
前記電圧源が第１の電圧入力信号を発生するように動作可能である一対のＣＭＯＳトランジスタを含む、請求項１に記載の物理的な乱数発生器。
【請求項９】
前記電圧源が第１の電圧入力信号を発生するように動作可能であるＮＡＮＤゲートを含む、請求項１に記載の物理的な乱数発生器。
【請求項１０】
複数の乱数ビットを供給するように動作可能である複数の乱数発生器と、
受け取られた前記複数の乱数ビットに応答してシステム乱数ビットを供給するように動作可能である論理回路と、
を備え、
第１の乱数発生器が、
双安定ラッチと、
前記双安定ラッチの準安定状態を誘発する１個以上の電圧入力信号を供給するように動作可能である電圧源と、
前記双安定ラッチをトリガーするクロック信号を供給するように動作可能であるクロックと、
を具備し、
前記双安定ラッチが、前記クロック信号による前記双安定ラッチのトリガーに応答して、前記１個以上の電圧入力信号によって誘発された前記双安定ラッチの準安定状態に応じた第１の乱数ビットをラッチするように動作可能である、
物理的な乱数発生システム。
【請求項１１】
前記クロック信号が前記双安定ラッチの準安定状態を強める、請求項１０に記載の物理的な乱数発生システム。
【請求項１２】
前記双安定ラッチが、
第１の電圧入力信号を受け取るデータ入力と、
前記クロック信号を受け取るクロック入力と、
を含むフリップフロップである、
請求項１０に記載の物理的な乱数発生システム。
【請求項１３】
前記電圧源が第１の電圧入力信号を発生する手段を含む、請求項１０に記載の物理的な乱数発生システム。
【請求項１４】
前記電圧源が第１の電圧入力信号を発生するように動作可能である分圧器を含む、請求項１０に記載の物理的な乱数発生システム。
【請求項１５】
前記電圧源が第１の電圧入力信号を発生するように動作可能であるコンデンサを含む、請求項１０に記載の物理的な乱数発生システム。
【請求項１６】
前記電圧源が前記コンデンサを充放電する手段を含む、請求項１５に記載の物理的な乱数発生システム。
【請求項１７】
前記電圧源が第１の電圧入力信号を発生するように動作可能である一対のＣＭＯＳトランジスタを含む、請求項１０に記載の物理的な乱数発生システム。
【請求項１８】
前記電圧源が第１の電圧入力信号を発生するように動作可能であるＮＡＮＤゲートを含む、請求項１０に記載の物理的な乱数発生システム。
【請求項１９】
物理的な乱数発生器の双安定ラッチを動作させる方法であって、
前記双安定ラッチの準安定状態を誘発する１個以上の電圧入力信号を受け取り、
前記双安定ラッチをトリガーするクロック信号を受け取り、
前記双安定ラッチのトリガーに応答して、前記１個以上の電圧入力信号によって誘発された前記双安定ラッチの準安定状態に応じた乱数ビットをラッチする方法。
【請求項２０】
システム乱数ビットが乱数ビットに応じて発生されるように乱数ビットを論理回路に供給する、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に物理的な乱数発生器（すなわち、非決定論的に装置の一つ以上のコンポーネントを作動することによって数を表すビット若しくは複数のビットを発生する装置）に関する。本発明は特に物理的な乱数発生器を各種の電子装置に組み込むことを促進する物理的な乱数発生器の動作効率に関する。
【背景技術】
【０００２】
図１は、双安定ラッチへの１個以上の入力によって双安定ラッチの準安定状態を誘発させる一つの実現可能な方法を例示する。双安定ラッチの各入力の電圧レベルが高論理電圧レベルＶHL以上であるとき、双安定ラッチの各出力は高い確度で予め定めることが可能（すなわち、安定状態）である。同様に、双安定ラッチの各入力の電圧レベルが低論理電圧レベルＶLL以下であるとき、双安定ラッチの各出力はこの場合も高い確度で予め定めることが可能である。逆に、双安定ラッチのいずれかの入力の電圧レベルが高論理電圧レベルＶHLと低論理電圧レベルＶLLとの間（すなわち、不確定レンジ）にあるとき、双安定ラッチの各出力はいかなる確度でも予め決めることが不可能（すなわち、準安定状態）である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、物理的な乱数発生器の基礎として双安定ラッチの準安定状態を誘発する。本発明の多様な態様は新規性があり、非自明であり、様々な利点を提供する。本明細書で取り上げられた本発明の実際的な性質は、本明細書に添付の特許請求の範囲に記載された事項だけを参照して定めることができ、本明細書に記載された実施形態の特性であるある種の特徴は後述のように簡単に説明される。
【課題を解決するための手段】
【０００４】
本発明の一形態は、電圧源、クロック、および双安定ラッチを具備する物理的な乱数発生器である。電圧源は双安定ラッチの準安定状態を誘発する１個以上の電圧入力信号を供給するように動作する。クロックは双安定ラッチをトリガーするクロック信号を供給するように動作する。双安定ラッチは、クロック信号による双安定ラッチのトリガーに応答して乱数ビットをラッチするように動作し、この乱数ビットは（１個または複数の）電圧入力信号によって誘発された双安定ラッチの準安定状態に依存する。
【０００５】
上記の形態、並びに、本発明のその他の形態、特徴および利点は、現時点での好適な実施形態の以下の詳細な説明を添付図面と併せて読むことによりさらに明らかになるであろう。詳細な説明および図面は、本発明を限定するためではなく、本発明の単なる例示であり、本発明の範囲は添付の特許請求の範囲に記載された事項とそれらの均等の範囲によって定められる。
【発明を実施するための最良の形態】
【０００６】
図２は、従来型の電圧源２０、従来型のクロック３０、および、従来型の双安定ラッチ４０を具備する物理的な乱数発生器１０（以下では、「ＰＲＮＧ１０」と表す）を例示する。電圧源２０は双安定ラッチ４０の準安定状態を誘発する論理電圧レベルを有する電圧入力信号ＶINを供給する。クロック３０は双安定ラッチ４０をトリガー（たとえば、エッジトリガーまたはレベルトリガー）するクロック信号ＣＳを供給する。クロック信号ＣＳによる双安定ラッチ４０のトリガーが行われる毎に、双安定ラッチ４０は、電圧源２０によって供給された電圧入力信号ＶINにより誘発されたその準安定状態に応じて乱数ビットＲＮＢをラッチする。或いは、トリガーされたとき、双安定ラッチ４０は、電圧源２０によって供給された複数の電圧入力信号ＶINにより誘発されているその準安定状態に応じて乱数ビットＲＮＢをラッチ可能である。
【０００７】
「ゼロ」（たとえば、図１に示されるような低論理電圧レベルＶLL）または「１」（たとえば、図１に示されるような高論理電圧レベルＶHL）のような乱数ビットＲＮＢの論理電圧レベルの無作為性は、双安定ラッチ４０の内部雑音（たとえば、技術的によく知られた熱、接合、短絡、若しくは、その他のタイプの雑音）に基づいている。双安定ラッチ４０によるこの種の準安定的な動作は、たとえば、図１に示された不確定論理電圧レベルＶILのような双安定ラッチ４０の不確定レンジに収まる論理電圧レベルを有する電圧入力信号ＶINによって誘発される。好ましくは、電圧入力信号ＶINの論理電圧レベルは、双安定ラッチ４０の不確定レンジの中央値の付近である。双安定ラッチ４０がトリガーされたとき、双安定ラッチ４０の準安定状態は、電圧入力信号ＶINの論理電圧レベルが双安定ラッチ４０によって低論理電圧レベルＶLLまたは高論理電圧レベルＶHLのどちらと同じであるとみなされるかを反映した論理電圧レベルで、乱数ビットＲＮＢをラッチするため機能する。
【０００８】
本発明による電圧源２０、クロック３０および双安定ラッチ４０のコンフィギュレーションの数は無制限である。その上、電圧源２０による双安定ラッチ４０への電圧入力信号ＶINの伝達、および、クロック３０による双安定ラッチ４０へのクロック信号ＣＳの伝達は様々な方式（たとえば、電気的、光学的、音響的、および／または、磁気的）で実現可能である。本発明によるＰＲＮＧ１０の実施形態の数は、したがって、原則的に無制限である。
【０００９】
図３〜６に例示されるようなＰＲＮＧ１０の４通りの実施形態についての以下の説明は、電圧源２０と双安定ラッチ４０の共通温度依存性を対象とした動作仕様を前提としている。このような共通温度依存性は、電圧源２０と双安定ラッチ４０の標準的なライブラリセルを同一チップ上で利用することによって最もうまく実現可能である。さらに、電圧源２０と双安定ラッチ４０との間の短絡電気連結は、非無作為的な信号が双安定ラッチ４０の無作為的な動作に影響を与えることを防止する。短絡電気連結は、また、電圧源２０と双安定ラッチ４０を同一チップ上で利用することによって実現可能である。
【００１０】
図３はＰＲＮＧ１０（図１）の一実施形態として物理的な乱数発生器１１（以下では、「ＰＲＮＧ１１」と表す）を例示する。ＰＲＮＧ１１は、分圧器として構成された抵抗Ｒ１と抵抗Ｒ２の形式である電圧源に電気的に接続されたデータ入力Ｄを有するＤ型フリップフロップ４１の形式の双安定ラッチ（以下では、「フリップフロップ４１」と表す）を含む。フリップフロップ４１は、また、図示されるようにクロック３０に電気的に接続されたクロック入力を有する。抵抗Ｒ１およびＲ２は電源電圧ＶSSに電気的に接続され、電圧入力信号ＶINを発生する。抵抗Ｒ１およびＲ２のそれぞれの値は、フリップフロップ４１の準安定状態を誘発する論理電圧レベルを有する電圧入力信号ＶINを発生するように選択される。クロック信号ＣＳによってフリップフロップ４１がトリガーされる毎に、フリップフロップ４１は、電圧入力信号ＶINによって誘発されたその準安定状態に応じて、データ出力Ｑで乱数ビットＲＮＢをラッチする。ＰＲＮＧ１１の別の実施形態では、ＪＫ型フリップフロップがフリップフロップ４１の代わりに利用され得る。
【００１１】
図４はＰＲＮＧ１０（図１）の一実施形態として物理的な乱数発生器１２（以下では、「ＰＲＮＧ１２」と表す）を例示する。ＰＲＮＧ１２は、従来型のパルス発生器２１およびトライ・ステートゲート２２によって高スイッチング周波数で充放電されるコンデンサＣの形式である電圧源に電気的に接続されたデータ入力Ｄを有するフリップフロップ４１を含む。コンデンサＣの高周波数の充放電は、フリップフロップ４１の準安定状態を誘発する論理電圧レベルを有する電圧入力信号ＶINを発生させる。クロック信号ＣＳによってフリップフロップ４１がトリガーされる毎に、フリップフロップ４１は、電圧入力信号ＶINによって誘発されたその準安定状態に応じて、データ出力Ｑで乱数ビットＲＮＢをラッチする。ＰＲＮＧ１２の別の実施形態では、ＪＫ型フリップフロップがフリップフロップ４１の代わりに利用され得る。
【００１２】
図５はＰＲＮＧ１０（図１）の別の実施形態として物理的な乱数発生器１３（以下では、「ＰＲＮＧ１３」と表す）を例示する。ＰＲＮＧ１３はＣＭＯＳトランジスタＴ１およびＣＭＯＳトランジスタＴ２の形式である電圧源に電気的に接続されたデータ入力Ｄを有するフリップフロップ４１を含み、この電圧源はフリップフロップ４１の準安定状態を誘発する論理電圧レベルを有する電圧入力信号ＶINを発生させる。クロック信号ＣＳによってフリップフロップ４１がトリガーされる毎に、フリップフロップ４１は、電圧入力信号ＶINによって誘発されたその準安定状態に応じて、データ出力Ｑで乱数ビットＲＮＢをラッチする。ＰＲＮＧ１３の別の実施形態では、ＪＫ型フリップフロップがフリップフロップ４１の代わりに利用され得る。
【００１３】
図６はＰＲＮＧ１０（図１）の別の実施形態として物理的な乱数発生器１４（以下では、「ＰＲＮＧ１４」と表す）を例示する。ＰＲＮＧ１４はＮＡＮＤゲート２６に電気的に接続されたデータ入力Ｄを有するフリップフロップ４１を含み、このＮＡＮＤゲート２６は電圧入力信号ＶINをフリップフロップ４１に供給する。ＮＡＮＤゲート２５の少なくとも一つの入力はＮＡＮＤゲート２５の出力へ電気的に接続され、負のＤＣフィードバックを行い、これにより、電圧入力信号ＶINはフリップフロップ４１の準安定状態を誘発する論理電圧レベルを有する。クロック信号ＣＳによってフリップフロップ４１がトリガーされる毎に、フリップフロップ４１は、電圧入力信号ＶINによって誘発されたその準安定状態に応じて、データ出力Ｑで乱数ビットＲＮＢをラッチする。ＰＲＮＧ１１の別の実施形態では、ＪＫ型フリップフロップがフリップフロップ４１の代わりに利用可能であり、他の論理回路コンフィギュレーションがＮＡＮＤゲート２５の代わりに利用可能である。
【００１４】
図３〜６を参照すると、一実施形態において、クロック信号ＣＳは、技術的によく知られているようにフリップフロップ４１の適切なトリガーに関連したセットアップ時間およびホールド時間を守る形でフリップフロップ４１ｂへ供給される。電圧入力信号ＶINによって誘発された双安定ラッチ（４０）の準安定状態を強めるため、クロック信号ＣＳは、別の方法として、フリップフロップ４１のセットアップ時間および／またはホールド時間に違反する形でフリップフロップ４１に供給してもよく、および／または、クロック信号ＣＳは、別の方法として、たとえば、電源電圧のクロストーク若しくは負荷変動によって電圧入力信号ＶINに影響を与えるように供給してもよい。
【００１５】
実際には、正確に一致した温度依存性および電源電圧依存性を有するＰＲＮＧ１０（図１）は、実現されとしても稀である。その上、ＰＲＮＧ１０の製造公差には不均衡さがあり得るので、これにより、ＰＲＮＧ１０は、乱数ビットＲＮＢを「１」として生成するよりも遙かに高い頻度で「ゼロ」として乱数ビットＲＮＢを発生する可能性があり、その逆の場合もあり得る。図７は、論理回路５１（たとえば、多入力ＸＯＲゲート）へ電気的に接続された複数のＰＲＮＧ１０1〜１０Xを利用し、これにより、複数の乱数ビットＲＮＢ1〜ＲＮＢXを論理回路５１に供給する物理的な乱数発生システム５０を例示する。これに応じて、論理回路５１は、一定ビットストリームとして対応した乱数ビットＲＮＢ1〜ＲＮＢXを生成する複数のＰＲＮＧ１０1〜１０Xのいずれかに対する感度が十分に低いシステム乱数ビットＳＲＮＢを供給する。いずれかの一つのＰＲＮＧ１０1〜１０Xがランダムビットを生ずる限り、得られるシステム乱数ビットＳＲＮＢもまたランダムである。ＶＬＳＩチップ上に、数百個の少しずつ異なるＰＲＮＧ１０Xを集積化することは実施可能であり、得られるビットストリームは非常に予測が難しいであろう。
【００１６】
ＰＲＮＧ１０〜１３およびシステム５０についての説明から、当業者は本発明の様々な利点を認識するであろう。本発明の一つの利点は、低電力であり、かつ、比較的低価格である物理的乱数発生器の簡単な実施を促進することである。
【００１７】
本明細書に開示された本発明の実施形態は今のところ好適な実施形態であると考えられるが、様々な変更と変形が本発明の精神および範囲を逸脱することなく行える。本発明の範囲は添付の特許請求の範囲に指定され、均等な意味および範囲に入るあらゆる変更は本発明の範囲に包含されることが意図されている。
【図面の簡単な説明】
【００１８】
【図１】双安定ラッチの準判定状態を誘発させるデータ電圧レンジのグラフである。
【図２】本発明による物理的な乱数発生器の基本的な実施形態のブロック図である。
【図３】本発明による物理的な乱数発生器の第１実施形態の概略図である。
【図４】本発明による物理的な乱数発生器の第２実施形態の概略図である。
【図５】本発明による物理的な乱数発生器の第３実施形態の概略図である。
【図６】本発明による物理的な乱数発生器の第４実施形態の概略図である。
【図７】本発明による物理的な乱数発生システムの基本的な実施形態のブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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