(57)【要約】  ガロア拡大体積算／積算加算／積和演算装置（１０）は、ガロア拡大体の係数を有する２つの多項式を乗じてこれらの積を得るための乗算回路と；  既約多項式に対する多項式の積のモジュロ剰余を予測するための、前記乗算回路に応答するガロア拡大体線形変換器回路と；  所定の既約多項式に対するモジュロ剰余を予測するために、前記ガロア拡大体線形変換器回路に一組の係数を与える記憶回路と；  シングルサイクルで積算及び加算操作を実行するために、ガロア拡大体の係数を有する第３多項式に前記乗算回路の前記積を加えるためのガロア拡大体加算回路と；を含む。
2005512184.tif 000002
【特許請求の範囲】
【請求項１】
ガロア拡大体の係数を有する２つの多項式を乗じてこれらの積を得るための乗算回路と；
既約多項式に対する多項式の積のモジュロ剰余を予測するための、前記乗算回路に応答するガロア拡大体線形変換器回路と；
所定の既約多項式に対するモジュロ剰余を予測するために、前記ガロア拡大体線形変換器回路に一組の係数を与える記憶回路と；
シングルサイクルで積算及び加算操作を実行するために、ガロア拡大体の係数を有する第３多項式に前記乗算回路の前記積を加えるためのガロア拡大体加算回路と；
を備えることを特徴とするガロア拡大体積算／積算加算／積和演算装置。
【請求項２】
請求項１記載のガロア拡大体積算／積算加算／積和演算装置において、
前記第３多項式は加法単位元の多項式であり、前記加算操作はゼロになることを特徴とするガロア拡大体積算／積算加算／積和演算装置。
【請求項３】
請求項１記載のガロア拡大体積算／積算加算／積和演算装置において、
前記乗算回路の積は、前記第３多項式として再帰的にフィードバックされ、前記加算回路は、積和演算操作を実行することを特徴とするガロア拡大体積算／積算加算／積和演算装置。
【請求項４】
請求項１記載のガロア拡大体積算／積算加算／積和演算装置において、
前記乗算の積は、第１出力レジスタに引き渡され、積算加算／積和演算の結果は、第２出力レジスタに引き渡されることを特徴とするガロア拡大体積算／積算加算／積和演算装置。
【請求項５】
請求項１記載のガロア拡大体積算／積算加算／積和演算装置において、
前記ガロア拡大体加算回路は、１サイクルで前記第３多項式を第１及び第２の積と組み合わせるための、前記ガロア拡大体線形変換器回路に結びつけられた複数の加算セルを含むことを特徴とするガロア拡大体積算／積算加算／積和演算装置。
【請求項６】
請求項５記載のガロア拡大体積算／積算加算／積和演算装置において、
前記ガロア拡大体加算回路は、加算操作をゼロにするために前記第３多項式を前記第１及び第２多項式の積へ加えることを阻止するための、前記加算セルのそれぞれに結びつけられたゲートを含むことを特徴とするガロア拡大体積算／積算加算／積和演算装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、１サイクルで積算／積算加算／積和演算操作を実行することができるガロア拡大体積算／積算加算／積和演算装置（Galois field multiply/multiply-add/multiply accumulate system）に関する。
【背景技術】
【０００２】
ガロア拡大体の積算（Multiplication）、積算−加算（Multiply-Add）、及び積和演算（Multiply-Accumulate）操作は、多くの用途で用いられている。例えば、リードソロモンのような前進型誤信号制御（forwarded error control：ＦＥＣ）符号体系を実行するときに、１６の行動パターンをガロア拡大体の多項式を用いて計算しなければならない。これはホーナーの規則（Horner’s rule）を用いて再帰的に行われる。例えば、１＋ｘ＋ｘ２＋ｘ３＋ｘ４は、一連の積算−加算操作を要求するｘ（ｘ（ｘ（ｘ＋１）＋１）＋１）＋１と再帰的に書くこともできる。マトリックスがベクトルによって乗じられるMixColumn変換のための次期標準暗号（advance encryption standard：ＡＥＳ）の暗号化機能には積和演算操作が要求される。ＶＬＩＷ（very long instruction word）プロセッサには、多くの計算ユニット、例えば乗算器、加算器、及びシフタ（shifter）がある。このように一つの値が乗算を経ている間のどんなときでも、以前の乗算の積は加算操作を経ることができる。この同時演算又はパイプライニング（pipelining）は、ｎ値のロングストリング（long string）を２ｎサイクルの代わりにｎ＋１サイクルのみで完全に処理することができる。しかしながら、一つの計算ユニットが全ての機能を果たさなければならないより小さいプロセッサでは、各値は、乗算及び加算操作を成し遂げるために２サイクルを必要とし、それゆえにｎ値の集合を処理するために２ｎサイクルが要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
したがってこの発明の目的は、改善されたガロア拡大体積算／積算加算／積和演算装置を提供することにある。
【０００４】
この発明のさらなる目的は、１サイクルで積算／積算加算／積和演算操作を実行することができる改善されたガロア拡大体積算／積算加算／積和演算装置を提供することにある。
【０００５】
この発明のさらなる目的は、付加的な論理回路なしに性能を増大させることができるそのような改善されたガロア拡大体積算／積算加算／積和演算装置を提供することにある。
【０００６】
この発明のさらなる目的は、１サイクルで乗算、又は乗算及び加算、又は積和演算操作のどれかを実行することができるそのような改善されたガロア拡大体積算／積算加算／積和演算装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、わずかな論理回路を用いて又は付加的な論理回路を用いずに１サイクルで乗算、又は乗算及び加算、又は積和演算操作のどれかを実行する改善されたガロア拡大体積算／積算加算／積和演算装置が、シングルサイクルで乗算器からの第１及び第２多項式の積を第３多項式に加えるために、ガロア拡大体加算回路と、ＧＦ（２ｎ）の２元多項式（binary polynomial）を乗算する多項式乗算回路と、ガロア拡大体線形変換器回路と、記憶回路と、を用いて達成され得る、ということを実現したものである。
【０００８】
この発明は、ガロア拡大体線形変換器回路ガロア拡大体の係数を有する２つの多項式を乗算してこれら積を得るための乗算回路と、既約多項式に対する多項式の積のモジュロ剰余を予測するための、乗算回路に応答するガロア拡大体線形変換器回路と、を含むガロア拡大体積算／積算加算／積和演算装置を特徴とする。記憶回路は、所定の既約多項式に対するモジュロ剰余を予測するためにガロア拡大体線形変換器回路に一組の係数を供給する。ガロア拡大体加算回路は、シングルサイクルで乗算及び加算操作を実行するために、ガロア拡大体の係数を有する第３多項式に乗算回路の積を加える。
【０００９】
好ましい実施例では、第３多項式は加法単位元の多項式とすることができ、加算操作はゼロになることができる。乗算の積は、第３多項式として再帰的にフィードバックしてもよく、加算回路は、積和演算操作を実行してもよい。乗算の積は、第１出力レジスタに引き渡すことができ、積算加算／積和演算の結果は、第２出力レジスタに引き渡すことができる。ガロア拡大体加算回路は、１サイクルで第３多項式を第１及び第２の積と組み合わせるための、ガロア拡大体線形変換器回路に結びつけられた複数の加算セルを含むことができる。
【００１０】
他の目的、特徴、及び優位点は、次の好ましい実施例の記述、及び添付の図面から当業者に見出されよう。
【発明を実施するための最良の形態】
【００１１】
以下に開示される一つ又は複数の好ましい実施例に加えて、この発明は、他の実施例とすることができ、かつ様々な方法で実行又は実施することができる。このように、本発明はその適用において、次の記述に説明されるか又は図面に図示された構成要素の構成及び配置の詳細に制限されない。
【００１２】
図１には、レジスタ１４及び１６内の値を選択的に乗じ、これらの積を出力レジスタ１１へ供給するか、又は、レジスタ１４及び１６内の値を乗じ、これらの積をレジスタ１５内の値と合計し、その結果を出力レジスタ１１へ供給することのできるガロア拡大体積算／積算加算／積和演算装置１０が示されている。
【００１３】
以下で図２において本発明の実施例を説明する前に、ガロア拡大体乗法及び加法の性質及び操作について次に簡単に述べる。
【００１４】
ガロア拡大体ＧＦ（ｎ）は、２つの二項演算が実行され得る一組の元である。加法及び乗法は、交換法則、結合法則、及び分配法則を満足しなければならない。有限個の元を有する体は、有限体である。２元体の例は、モジュロ２の加算及びモジュロ２の乗算の下での集合｛０，１｝であり、ＧＦ（２）と表される。モジュロ２の加算及び乗算操作は、次の図に示された表に表される。第１行及び第１列は、ガロア拡大体加算器及び乗算器への入力を示す。例えば１＋１＝０であり、１＊１＝１である。
【００１５】
【表１】
2005512184.tif 000003
【００１６】
【表２】
2005512184.tif 000004
【００１７】
一般に、ｐが素数であるならば、ＧＦ（ｐ）がｐ個の元を有する有限体であること、及びＧＦ（ｐｍ）がｐｍ個の元を有する有限体であること、を示すことができる。加えて、体のそれぞれ異なる元は、異なる数で累乗することによって、一の体の元αのそれぞれ異なる累乗として生成され得る。例えばＧＦ（２５６）は、２５６の元を有し、原始元αに２５６の異なる数を累乗することによって全て生成され得る。
【００１８】
加えて、係数が二元である多項式はＧＦ（２）に属する。ｍ次のＧＦ（２）の多項式は、ｍよりも小さいが０よりも大きい次数のＧＦ（２）のどんな多項式によっても割り切れない場合には、既約であるといわれる。多項式Ｆ（Ｘ）＝Ｘ２＋Ｘ＋１は、Ｘ又はＸ＋１のどちらでも割り切れないので、既約多項式である。Ｘ２ｍ―１＋１を割り切るｍ次の既約多項式は、原始多項式として知られている。一定のｍに対しては、一つよりも多くの原始多項式があり得る。最も標準的な通信でしばしば用いられる、ｍ＝８に対する原始多項式の例は、Ｆ（Ｘ）＝ｘ８＋ｘ４＋ｘ３＋ｘ２＋ｘ＋１である。
【００１９】
ガロア拡大体加算は、モジュロ加算と同じなのでソフトウェアで実行することが容易である。例えば、２９及び１６がＧＦ（２８）の２つの元である場合には、これらの加算は、次の［数１］のようにＸＯＲ演算として簡単に行われる。
【００２０】
【数１】
2005512184.tif 000005
【００２１】
他方でガロア拡大体乗算は、次の例によって示されるようなより複雑なビットであり、原始元αを繰り返し乗算することによってＧＦ（２４）の全ての元を計算する。ＧＦ（２４）に対する体の元を生成するために、次数ｍ＝４の原始多項式Ｇ（ｘ）が、次の通りにＧ（ｘ）＝Ｘ４＋Ｘ＋１と選択される。乗算の結果がなお体の元となるように乗算をモジュロさせるために、５番目のビットセットを有するあらゆる元は、次の恒等式Ｆ（α）＝α４＋α＋１＝０を用いて４ビットとなる。この恒等式は、α４＝１＋αとセットすることによって、体の異なる元を形成するために繰り返し用いられる。このように体の元は次のように列挙することができる：
｛０，１，α，α２，α３，１＋α，α＋α２，α２＋α３，１＋α＋α３，．．．１＋α３｝
αはＧＦ（２４）に対する原始元なので、αは、ＧＦ（２４）の体の元を｛０，１，２，４，８，３，６，１２，１１．．．９｝として生成するために２に設定することができる。
【００２２】
ガロア拡大体多項式乗算は２つの基本ステップで実行することができるということを理解することができる。第１は、代数的に拡大された多項式の積ｃ（ｘ）＝ａ（ｘ）＊ｂ（ｘ）の計算であり、同様の冪がｃ（ｘ）を与えるために収集される（加算は対応する項の間のＸＯＲ演算に対応する）。例えばｃ（ｘ）＝（ａ３ｘ３＋ａ２ｘ２＋ａ１ｘ１＋ａ０）＊（ｂ３ｘ３＋ｂ２ｘ２＋ｂ１ｘ１＋ｂ０）
Ｃ（ｘ）＝ｃ６ｘ６＋ｃ５ｘ５＋ｃ４ｘ４＋ｃ３ｘ３＋ｃ２ｘ２＋ｃ１ｘ１＋ｃ０  ここで
【００２３】
【数２】
2005512184.tif 000006
【００２４】
である。
【００２５】
第２は、ｄ（ｘ）＝ｃ（ｘ）  ｍｏｄ  ｐ（ｘ）の計算であり、ここでｐ（ｘ）は既約多項式である。
【００２６】
説明のため、多項式の積を既約多項式で除算した余りを用いて乗算が実行される。例えば、（もしｐ（ｘ）＝ｘ８＋ｘ４＋ｘ３＋ｘ＋１ならば）
｛５７｝＊｛８３｝＝｛ｃ１｝
である。なぜならば、これら｛＊｝バイトのそれぞれは、｛ｂ７，ｂ６，ｂ５，ｂ４，ｂ３，ｂ２，ｂ１，ｂ０｝の順番の個々のビット値（０又は１）の連続であり、多項式表現：ｂ７ｘ７＋ｂ６ｘ６＋ｂ５ｘ５＋ｂ４ｘ４＋ｂ３ｘ３＋ｂ２ｘ２＋ｂ１ｘ１＋ｂ０ｘ０＝Σｂｉｘｉを用いて有限の要素として解釈されるからである。
【００２７】
【数３】
2005512184.tif 000007
【００２８】
【数４】
2005512184.tif 000008
【００２９】
この発明に係る図２の改善されたガロア拡大体乗算装置１０は、レジスタ１４内の２つの２元多項式（binary polynomial）をレジスタ１６内の多項式と乗算して、チャート２のように定められた１６項の多項式ｃ（ｘ）によって与えられるこれらの積を得るための、２元多項式乗算回路１２を含む。乗算回路１２は実際には、複数の乗算セル１２ａ，１２ｂ，１２ｃ．．．１２ｎを含む。
【００３０】
【数５】
2005512184.tif 000009
2005512184.tif 000010
【００３１】
各項は、＊で表されるように論理積の機能を含み、項の各対は、［数６］によって示されるような論理的な排他的論理和と結合される。この積は、それぞれが１６ｘ８のセル３５から構成された多くのガロア拡大体線形変換器ユニット１８ａ，１８ｂ，１８ｃ．．．１８ｎを含むことができるガロア拡大体線形変換器回路１８へ送られ、所定の既約多項式に対する多項式の積のモジュロ剰余を１サイクルで予測するために乗算回路１２によって生成される積に応答する。ユニット１８ａ，１８ｂ，１８ｃ．．．１８ｎで乗算が実行される。このガロア拡大体線形変換器回路の構成及び操作と、ガロア拡大体変換器ユニットのそれぞれと、ガロア拡大体乗算機能とは、参照によって全体が本願に組み入れられる２００２年１月１８日に出願されたSteinらによるGALOIS FIELD LINEAR TRANSFORMERというタイトルのシリアル番号１０／０５１，５３３（ＡＤ−２３９Ｊ）、及び２００１年１１月３０日に出願されたSteinらによるGALOIS FIELD MULTIPLIER SYSTEMというタイトルのシリアル番号６０／３３４，５１０（ＡＤ−２４０Ｊ）の米国特許出願に、より完全に説明されている。ガロア拡大体線形変換器ユニットのそれぞれは、多項式を既約多項式で割ることによって１サイクルでモジュロ剰余を予測する。この既約多項式は、例えば［数７］に示されたどのようなものとすることもできる。
【００３２】
【数６】
2005512184.tif 000011
【００３３】
【数７】
2005512184.tif 000012
2005512184.tif 000013
【００３４】
ＧＦ（２８）が全ての累乗２８及びそれよりも下の累乗を用いて実行することのできる、与えられたガロア拡大体の乗算器がチャート３に示されている。次数のより低い多項式に対して、選択された累乗よりも大きい箇所の係数はゼロとなる。例えば、ＧＦ（２５）が実行される場合にはＧＦ（２５）とＧＦ（２８）との間の係数はゼロとなる。それゆえ、そのレベルよりも上では予測が行われない。
【００３５】
この特定の実施例に対しては、群ＧＦ（２８）の既約多項式又は原始多項式０ｘ１１Ｄが選択された。記憶セル２６を有する記憶回路２０は、特定の原始多項式又は既約多項式に対するモジュロ剰余を予測するために、ガロア拡大体線形変換器回路に一組の係数を供給する。原始多項式０ｘ１１Ｄを有するガロア拡大体ＧＦ（２８）に対しては、記憶回路２０は図３に示されたようなマトリックス設定値を生み出す。ここでライン例えば２２の各交差点は、線形変換器ユニット１８ａ，１８ｂ，．．．１８ｎのセル３５を表す。それぞれの拡大された丸い点２４は、記憶回路２０内の関連する記憶セル２６に１が存在することによって使用可能にされたセルを示す。既約多項式の１サイクルのモジュロ演算で予測を生み出すために１の適切なパターンを与える回路２０の記憶セル２６のプログラミングは、列２８に示されている。図３に示されたマトリックスは、１７の入力と８の出力とのアレイである。
【００３６】
この発明に係るＧＦ乗算の例は、次のように見出される。
【００３７】
【数８】
2005512184.tif 000014
【００３８】
図２のこの発明によれば、ガロア拡大体の係数を有する第３多項式を含む第３レジスタ１５がある。通常、レジスタ１４，１６，及び１５のそれぞれは、各レジスタが４バイト、すなわちトータルで３２ビットを含むように、８ビットからなる４つのバイト区分を含むことができる。レジスタ１５からの出力は、この実施例ではバス１７と、バス１７の各ビットに対して一つである多くの排他的論理和ゲート１９と、を含むガロア拡大体加算回路１９へ引き渡される。積算及び加算、又は積和の結果を出力レジスタ回路１１のＭｐａレジスタ２５に提供するために、バス２１上の積と第３多項式との組み合わせが、排他的論理和回路１９′を含む加算回路１９で組み合わされる一方で、乗算の単純な積が出力レジスタ回路１１内のＭｐｙレジスタ２３で利用できるように、ガロア拡大体線形変換器回路１８で得られる積はバス２１へ引き渡される。例えば図９で、２つの新しい値が入力レジスタ回路１４及び１６へ送られる間、ガロア拡大体乗算装置１０の出力が入力レジスタ回路１５に再帰的にフィードバックされるならば、積和（Multiply and accumulate：ＭＡＣ）が実行される。他方図１０で、２つの新しい値が入力レジスタ回路１５及び１６へ送られる間、ガロア拡大体乗算装置１０の出力が入力レジスタ回路１４で再帰的にフィードバックされるならば、積算及び加算（Multiply and add：ＭＰＡ）が実行される。このように、レジスタ１４及び１６における多項式と、レジスタ１５内の多項式とのこれらの加算と、の乗算全体は全て、１サイクルの操作で達成される。
【００３９】
図２における多項式乗算回路１２の各セル２９は、図４における多くの論理積ゲート３０を含み、一つは多項式の積と排他的論理和ゲート３２との各項に対するものであり、一つは多項式の積における項の各対に対するものである。排他的論理和ゲート３２が加算に影響を与える一方で、論理積ゲート３０は乗算を実行する。ガロア拡大体線形変換器回路１８における図２の各セル３５は、前のセルから入力を受け、次のセルに出力を与える。第１セルの入力は図３に示されるように３１でアースされる。図５における記憶回路２０の各セル３３は、データＤの入力、Ｗｒクロックの入力、及びＱの出力を容易にするフリップフロップ３４を含む。その全体が本願に組み入れられる、２００２年１月１８日に出願されたSteinらによるGALOIS FIELD LINEAR TRANSFORMERというタイトルのシリアル番号１０／０５１，５３３の米国特許出願（ＡＤ−２３９Ｊ）にも説明されているように、ガロア拡大体線形変換器回路の各セル３５と、ガロア拡大体線形変換器回路の一つ又は複数のユニットのそれぞれとは、図６の論理積ゲート３６と排他的論理和ゲート３８とを有する図４のセル３５を含む。セル２９，３３，及び３５のそれぞれにおいて、示された特定の装置は、本発明を制限するものではない。例えば記憶装置３３はフリップフロップによって実行される必要はなく、あらゆる他の記憶装置を用いることができる。図２及び図４では、セル２９及び３５はそれぞれ、論理積の機能と排他的論理和の機能とを必要とするが、これらは、排他的論理和ゲート及び論理積ゲートのようなブールの意味（Boolean sense）で機能する論理回路がある限り、特定の排他的論理和ゲート又は論理積ゲートを必要としない多くの異なる方法で実行することができる。例えば、論理積の機能は、論理積の機能を実行するための２：１の入力マルチプレクサを用いる特定の論理積ゲートなしに達成することができる。
【００４０】
図２では示された実施例は、実際の論理回路、すなわち排他的論理和回路１９′を含む加算回路１９を使用するが、本発明に必須の制限ではない。本発明は、レジスタ１５内の多項式の値がガロア拡大体線形変換器回路１８のセル３５の最初へライン１７ａ上で直接送られる図７に示すように、いっそうより単純に行うことができる。
【００４１】
この場合、図３のアースされた接続３１は除去され、代わりに加算回路が１サイクルで積算及び加算、又は積和の全てを実行するために単純なライン１７ａ及び接続１９ａを含むように、ライン１７ａ上の入力を有する１９ａで接続が行われる。しかしながら、加算のない連続した乗算（straight multiplication）が望まれる場合には、入力レジスタ回路１５は、加算「０」に対する加法的単位元の特性を保つべきであり、加算操作はゼロにされる。僅かばかりさほど単純でない図８の装置では、加算回路１９ｂは、入力ライン１７ｂに加えて、ライン１７ｂからの入力を受けるとともに順にそれぞれがガロア拡大体線形変換器回路１８における第１セル３５の異なる入力へ接続された多くのゲート１９′ｂを含む。ライン５０上の信号は、各ゲートがレジスタ１５内に格納された多項式からの値を通す又は通さないよう調整する。加算のない連続した乗算が望まれる場合には、ゲート１９′ｂの全ての割り込みを抑制することができる。使用可能にされたゲートを用いるとレジスタ１５内の多項式は、レジスタ１４及び１６内の多項式の乗算の積に加えられる。ガロア拡大体線形変換器回路１８におけるこの第１セル３５の使用は、参照によって本願に組み入れられる２００２年６月１２日に出願されたSteinらによるPROGRAMMABLE DATA ENCRYPTION ENGINEにより完全に示されかつ説明されている。
【００４２】
本発明の特定の特徴はいくつかの図面に示されており、他には示されていないが、それぞれの特徴は本発明に係る他の特徴のいくつか又は全てと組み合わせることができるので、これは便利のためのみである。ここで用いられたような「含む」、「有する」、及び「備える」との語は、広範囲にかつ包括的に解釈されるべきであり、あらゆる物理的な相互接続に制限されない。その上、本明細書に開示されたあらゆる実施例は、唯一可能な実施例と解されるべきではない。
【００４３】
他の実施例は当業者に見出され、特許請求の範囲内にある。
【００４４】
この出願は、２００１年１１月３０日に出願されたSteinらによるＧＦ２−ＡＬＵというタイトルのシリアル番号６０／３３４，６６２（ＡＤ−２３９Ｊ）、２００１年１２月１８日に出願されたSteinらによるGALOIS FIELD MULTIPLY ADD (MPA) USING GF2-ALUというタイトルのシリアル番号６０／３４１，６３５（ＡＤ−２２９Ｊ）、２００１年１２月１８日に出願されたSteinらによるMETHOD FOR DATA ENCRYPTION STANDARD (DES) USING GF2-ALU AND 8 WAY PARALLEL LUTというタイトルのシリアル番号６０／３４１，７１１（ＡＤ−２９７Ｊ）、２００１年１１月３０日に出願されたSteinらによるGALOIS FIELD MULTIPLIER SYSTEMというタイトルのシリアル番号６０／３３４，５１０（ＡＤ−２４０Ｊ）の米国仮出願の優先権を主張する。
【図面の簡単な説明】
【００４５】
【図１】この発明に係るガロア拡大体積算／積算加算／積和演算装置の簡単なブロック図である。
【図２】図１のガロア拡大体積算／積算加算／積和演算装置のより詳細な図である。
【図３】予測された結果を達成するための、セルのプログラミング、及び関連する記憶セルのプログラミングを示す図１のガロア拡大体線形変換器ユニットの概略図である。
【図４】図１の乗算回路のためのＧＦ（２ｎ）の２元多項式を乗算する多項式乗算セルを示す概略図である。
【図５】図１の記憶回路のための記憶装置を示す概略図である。
【図６】図１のガロア拡大体線形変換器回路のセルを示す概略図である。
【図７】この発明に係るガロア拡大体積算／積算加算／積和演算装置の他の構成を示す図２と同様の図である。
【図８】この発明に係るガロア拡大体積算／積算加算／積和演算装置の他の構成を示す図２と同様の図である。
【図９】この発明に係る積和（multiply and accumulate：ＭＡＣ）の例を示す図である。
【図１０】この発明に係る積算及び加算（multiply and add：ＭＰＡ）の例を示す図である。
【符号の説明】
【００４６】
１１  出力レジスタ
１２  乗算回路
１８  ガロア拡大体線形変換器回路
１９  ガロア拡大体加算回路
２０  記憶回路
【図１】
2005512184.tif 000015
【図２】
2005512184.tif 000016
【図３】
2005512184.tif 000017
【図４】
2005512184.tif 000018
【図５】
2005512184.tif 000019
【図６】
2005512184.tif 000020
【図７】
2005512184.tif 000021
【図８】
2005512184.tif 000022
【図９】
2005512184.tif 000023
【図１０】
2005512184.tif 000024
【国際調査報告】
2005512184.tif 000025