(57)【要約】本発明は、ユーピン効果によるエラーから、並びに、一般に、著しい電位の変動を伴うプログラミング処理を受ける隣接ストリング内の電位からシールドを行うワードラインまたはコントロールゲートを備えるＮＡＮＤフラッシュメモリ構造である。
2005530362.tif 000002
【特許請求の範囲】
【請求項１】
基板から形成されるフラッシュメモリデバイスにおいて、
第１の選択ゲートと、前記基板内のチャネル領域の上方に形成され、かつ、前記チャネル領域から分離された複数のフローティングゲートと、第２の選択ゲートとを備えるＮＡＮＤ構成の隣接トランジスタからなるストリングと、を備え、
隣接する第１と第２のストリングに対して同時にプログラミング処理を施し、さらに、前記第１のストリングの選択されたセルをプログラミングするとき、隣接ストリングの両端にわたって延在し、かつ、前記第１と第２のストリングのフローティングゲート間で延在して、隣接ストリングのチャネル領域間の浅いトレンチアイソレーション領域の中へ入るワードラインが、前記第２の隣接ストリングにおける電位のいずれの変化も前記第１のストリングからシールドして、第１のストリングのフローティングゲートを第２の隣接ストリングの電位からシールドするようにしたフラッシュメモリデバイス。
【請求項２】
前記ワードラインが、隣接する第２のストリングにおける前記基板内の電位から前記第１のストリングの前記フローティングゲートをシールドする請求項１記載のフラッシュメモリデバイス。
【請求項３】
前記ワードラインが、前記第２のストリングの隣接フローティングゲートの電位から前記第１のストリングのフローティングゲートをシールドする請求項１記載のフラッシュメモリデバイス。
【請求項４】
前記フローティングゲートと前記基板との間にゲート酸化膜層をさらに備え、前記ワードラインが前記ゲート酸化膜層の上面のレベルを通り過ぎて下方に延在する請求項１記載のフラッシュメモリデバイス。
【請求項５】
前記ワードラインが、前記第２の隣接ストリングのフローティングゲートの電位から前記第１のストリングのフローティングゲートをシールドする請求項１記載のフラッシュメモリデバイス。
【請求項６】
フラッシュメモリデバイスにおいて、
第１の選択ゲートと、基板の上方に形成された複数のフローティングゲートと、第２の選択ゲートとを備えるＮＡＮＤ構成の隣接トランジスタからなるストリングと、
前記ストリング間の浅いトレンチアイソレーション領域と、
隣接ストリングの両端にわたって延在し、前記フローティングゲート間に延在して、前記ストリング間の前記浅いトレンチアイソレーション領域の中へ入るワードラインと、を備えるフラッシュメモリデバイスであって、
隣接するＮＡＮＤストリングをプログラムする場合、第２のストリングのフローティングゲートに隣接する第１のストリングのチャネルを複数のプログラミングパルス用の第１の電位にして、後続するプログラミングパルス中に第２の電位へ変えることが可能であり、
前記第１のストリングのチャネル電位を前記第２のストリングのフローティングゲートの電位と結合することが可能であり、さらに、
前記ワードラインが前記第２のストリングのフローティングゲートを前記第１のストリングのチャネル電位からシールドするフラッシュメモリデバイス。
【請求項７】
前記フローティングゲートと前記基板との間にゲート酸化膜層をさらに備え、前記ワードラインが前記ゲート酸化膜層の上面のレベルを通り過ぎて下方に延在する請求項６記載のフラッシュメモリデバイス。
【請求項８】
前記ワードラインが、前記基板の上面のレベルを通り過ぎて下方に延在する請求項６記載のフラッシュメモリデバイス。
【請求項９】
前記ワードラインが、前記チャネルの低い方のレベルを通り過ぎて延在する請求項６記載のフラッシュメモリデバイス。
【請求項１０】
基板から形成されるフラッシュメモリデバイスにおいて、
第１の選択ゲートと、前記基板の上方に形成された複数のフローティングゲートと、第２の選択ゲートとを備えるＮＡＮＤ構成の隣接トランジスタからなるストリングと、
前記基板内のセルのチャネル領域上に形成されたゲート酸化膜層の上方に形成されたフローティングゲートと、
隣接ストリングの両端にわたって、かつ、隣接ストリングのフローティングゲート間に延在するコントロールゲートであって、個々のコントロールゲートは前記基板の上面を通り過ぎて下方に延在して、読出し処理または検証処理中、隣接ストリングに存在する電位から選択されたフローティングゲートをシールドするようにしたコントロールゲートと、
を備えるフラッシュメモリデバイス。
【請求項１１】
前記コントロールゲートが、前記隣接ストリングの下に在る前記基板の電位から前記選択されたフローティングゲートをシールドする請求項１０記載のフラッシュメモリデバイス。
【請求項１２】
前記コントロールゲートが、前記隣接ストリングの下に在る前記基板のチャネル領域の電位から前記選択されたフローティングゲートをシールドする請求項１１記載のフラッシュメモリデバイス。
【請求項１３】
前記コントロールゲートが、前記隣接ストリングのフローティングゲートの電位から前記選択されたフローティングゲートをシールドする請求項１０記載のフラッシュメモリデバイス。
【請求項１４】
基板から形成されるフラッシュメモリデバイスにおいて、
第１の選択ゲートと、前記基板の上方に形成された複数のフローティングゲートと、第２の選択ゲートとを備えるＮＡＮＤ構成の隣接トランジスタからなるストリングであって、浅いトレンチアイソレーション領域により分離されたストリングと、
２または３以上の個別のプログラミングレベルに達するまでプログラミング電位を上げることによりプログラムされるレベルであって、ひとたび前記フローティングゲートが定常状態に達すると、一定電位の周囲の環境が与えられている場合、プログラミング電位の線形的上昇によってフローティングゲートの電荷のほぼ線形的上昇が結果としてもたらされるレベルと、
隣接ストリングの両端にわたって延在し、かつ、前記フローティングゲート間に延在して、前記浅いトレンチアイソレーション領域の中へ入り、選択されたストリングのフローティングゲートの読出しまたは検証が行われたとき、ワードラインが、前記周囲の環境の電圧変動に起因して生じる前記線形的上昇からの偏りを最小化するようにしたワードラインと、
を備えるフラッシュメモリデバイス。
【請求項１５】
前記ワードラインが、前記選択されたストリングのフローティングゲートを前記基板の隣接部分の電圧変動からシールドする請求項１４記載のフラッシュメモリデバイス。
【請求項１６】
前記ワードラインが、前記選択されたストリングのフローティングゲートを隣接するフローティングゲートの電圧変動からシールドする請求項１４記載のフラッシュメモリデバイス。
【請求項１７】
前記ワードラインが、前記第１のストリングのフローティングゲートを前記第２の隣接ストリングのチャネル領域の電位からシールドする請求項１４記載のフラッシュメモリデバイス。
【請求項１８】
前記フローティングゲートと前記基板との間にゲート酸化膜層をさらに備え、前記ワードラインが前記ゲート酸化膜層の上面のレベルを通り過ぎて下方に延在する請求項１４記載のフラッシュメモリデバイス。
【請求項１９】
前記ワードラインが、前記基板の上面のレベルを通り過ぎて下方に延在する請求項１４記載のフラッシュメモリデバイス。
【請求項２０】
フラッシュメモリデバイスにおいて、
第１の選択ゲートと、基板の上方に形成された複数のフローティングゲートと、第２の選択ゲートとを備えるＮＡＮＤ構成の隣接トランジスタからなるストリングと、を備え、  隣接するＮＡＮＤストリングをプログラムする場合、第２のストリングのフローティングゲートに隣接する第１のストリングのチャネルを複数のプログラミングパルス用の第１の電位にして、後続するプログラミングパルス中に第２の電位へ変えることが可能なメモリデバイスであって、
前記フローティングゲートを制御し、プログラムパルス中に、並びに、プログラムパルス間で前記フローティングゲートを隣接する電位場の変動から絶縁する手段であって、前記フローティングゲートを制御し、前記基板の上位ベルまで、または、前記基板の上位ベルより下で前記フローティングゲート間に延在する前記フローティングゲートを絶縁する手段と、
を備えるフラッシュメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にフラッシュ形の電気的に消去可能でプログラム可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）に関し、特に、高いメモリセル密度を持つＮＡＮＤフラッシュメモリに関する。
【０００２】
ほとんどの現行の市販のフラッシュＥＥＰＲＯＭ製品は、一方がブレイクポイントレベル以上、他方がブレイクポイントレベル未満の２つの範囲のしきい値電圧を用いて個々のメモリセルを作動させ、それによって２つのプログラム状態を画定するようになっている。これによって、１ビットデータが個々のセル内に格納され、一方の状態にプログラムされて０となり、他方の状態にプログラムされて１となる。相当量の所定ビット数のデータが一度にプログラムされ、同数のセルの中へ入る。プログラミング中の個々のセル状態はモニタされ、それによって個々のセルのしきい値レベルが、セル内に格納されているビットデータの値を表す範囲内で動いたことが検証されると、プログラミング電圧の印加は停止される。
【背景技術】
【０００３】
一定数の記憶セルを有するフラッシュＥＥＰＲＯＭシステムに格納するデータ量を増やすために、個々のセルは３以上のしきい値レベル状態を用いて処理される。好ましくは、４つまたはそれ以上のプログラム可能な状態を用いて個々のセルの処理を行うことにより２または３以上のビットデータを個々のセル内に格納することが望ましい。４つの異なるしきい値状態を画定するためには３つのしきい値ブレイクポイントレベルが必要となる。このようなシステムについては、米国特許第５，０４３，９４０号と、第５，１７２，３３８号とに記載がある。これら特許は、その全体が本願明細書において参照により援用されている。多状態処理の際、個々のセルの利用可能な動作電圧範囲は、増加した数の状態に分けられる。８またはそれ以上の状態の利用が想定され、セル当たり３またはそれ以上のビットデータの格納が結果として得られる。状態数の増加につれて個々の状態の電圧範囲は必然的に狭くなる。このため、メモリシステムの作動中に生じることが考えられるいずれかのエラーを調整するために個々の状態に残されるマージンはさらに狭くなる。
【０００４】
１つのタイプのエラーは、“妨害”と呼ばれ、メモリの作動中、電子が不意にフローティングゲートに付加されたり、フローティングゲートから取り去られたりするものである。妨害の１つの源として、セルのフローティングゲートと別の導電性ゲートとの間に配置された漏出酸化物誘電体の存在がある。このような漏出酸化物が存在するとき、セルのフローティングゲート上へプログラムされた電荷レベルが変化し、それによって、電荷の変化が十分大きかった場合、セル状態が不正確に読み出される可能性が生じることになる。エラーがほとんどあるいはまったくなければ、大容量デジタルデータ記憶システムではそのようなエラーは許容できるので、個々の状態に対して電圧範囲の割り当てを行うことにより、このような妨害の結果発生する可能性がある拡大した電圧範囲を十分に含むことができるこのエラー用の十分なマージンが設けられることになる。利用可能な電圧範囲が限定されるので、このことは、必然的に多状態フラッシュＥＥＰＲＯＭシステム内に含み得る状態数の制限を伴うことになる。
【０００５】
別のタイプのエラーとして“ユーピン（Ｙｕｐｉｎ）効果”と呼ばれるものがある。選択されたセル自体がプログラムされ、次いで、隣接セルの電荷が選択されたセルの電圧に影響を与えた後、この選択されたセルの隣接セルがプログラムされる際にユーピン効果が発生する。チャネル、フローティングゲート、またはコントロールゲート内などの電位を含む、隣接セルまたはストリング内に存在するいずれの電位も、選択されたセルの読出しに影響を与える場合がある。後でプログラムされた隣接セルから生じたこのような妨害によって選択されたセルの電圧が歪められ、読み出し中にそのメモリ状態の誤った特定につながる可能性がある。
【特許文献１】米国特許第５，０４３，９４０号
【特許文献２】米国特許第５，１７２，３３８号
【特許文献３】米国特許出願第０９／８９３，２７７号
【特許文献４】米国特許出願第０９／９２５，１０２号
【特許文献５】米国特許第５，８６７，４２９号
【非特許文献１】“マルチレベルＮＡＮＤ  ＥＥＰＲＯＭのための高速かつ正確なプログラミング方法”という論文（ｐｐ．１２９〜１３０，ＶＬＳＩテクノロジーの１９９５年シンポジウムのダイジェスト）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、妨害の影響およびユーピン効果によるエラーの影響を最小限にする高密度ＮＡＮＤ形フラッシュメモリ用の改善された構造である。
【課題を解決するための手段】
【０００７】
本発明の１つの態様は、基板から形成されたＮＡＮＤフラッシュメモリデバイスである。このデバイスは、トランジスタからなるストリングを含むものである。個々のストリングは、第１の選択ゲート、複数のフローティングゲートおよび第２の選択ゲートを有する。フローティングゲートは浅いトレンチアイソレーション領域間に形成され、次いで、ワードラインが隣接ストリングの両端にわたって延在し、フローティングゲート間に延在して、浅いトレンチアイソレーション領域の中へ入り、それによって、隣接するフローティングゲートの絶縁が行われる。このワードラインは、隣接メモリセルと部品の電位から、並びに、隣接メモリセルと部品の電位の変動から、選択されたフローティングゲートをシールドする。対角線の上下または対角線における選択されたフローティングゲート近くの任意の場所に配置されている部品から電界が発生する場合がある。
【０００８】
本発明の別の態様は、基板から形成されたフラッシュメモリデバイスである。このデバイスは、第１の選択ゲートと、複数のフローティングゲートと、第２の選択ゲートとを備えるＮＡＮＤ構成の隣接トランジスタからなるストリングを備え、複数のフローティングゲートは基板の上方に形成され、ストリングは浅いトレンチアイソレーション領域により分離される。このデバイスは、２または３以上の個別のプログラミングレベルに達するまでプログラミング用電位を上げることによりプログラムされるレベルを有し、ひとたびフローティングゲートが定常状態に達すると、一定の電位を取りまく環境が与えられれば、プログラミング電位の線形的上昇によってフローティングゲートの電荷のほぼ線形的上昇が結果として生じる。ワードラインは、隣接ストリングの両端にわたって、並びに、フローティングゲート間に延在し、浅いトレンチアイソレーション領域の中へ入って、選択されたストリングのフローティングゲートの読出しまたは検証が行われたとき、ワードラインは、周囲の環境の電圧変動に起因して生じる線形的上昇から生じる偏りの最小化を図る。
【０００９】
本発明の例示の実施形態を示す添付図面と関連して以下の詳細な説明を考慮するとき、本発明をより良く理解することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下は、本発明の例示の実施形態の詳細な説明である。図面を参照しながら本発明の実施形態について説明するとき、この方法の種々の修正あるいは適合化および／または説明された特定の構造が当業者に明らかなものとなる。本発明の教示に依拠するこのようなすべての修正、適合化あるいは変更であって、これらの教示による当業の進歩の手段となるこのようなすべての修正、適合化あるいは変更は、本発明の範囲内に属するものと考えられる。したがって、これらの説明と図面とは限定を行うという意味合いのものと考えるべきではない。本発明は、決して例示の実施形態に限定されるものではないと理解すべきである。
【００１１】
図１Ａは、本発明のＮＡＮＤフラッシュメモリの実施形態の平面図である。図２〜図４は、図１Ａに示す構造を横断して切り取った横断面図である。メモリアレイの電気的等価回路が図１Ｂに示されているが、図１Ａと図２〜図４の構造内の共通の構成要素は、同じ参照記号により特定されている。
【００１２】
平行なワードライン１０６がフローティングゲート１０２の隣接するＮＡＮＤストリングを接続している。図中、ワードライン１０６は水平方向に示され、ストリングは垂直方向に示されている。ＮＡＮＤストリングは一般に、いくつかのフローティングゲートに先行する選択ゲートと、別の選択ゲートとを備える。ビットラインＡ，Ｂ，Ｃ（ＢＬA ，ＢＬB ，ＢＬC ）の位置は、平面図のストリング位置に対応するが、これらのビットラインは一般に、別の平面にも配置されている。図１Ｂの回路図は、垂直方向のストリングアレイを最も明瞭に示している。このケースでは、１６個のフローティングゲート、したがって１ストリング当たり１６本のワードラインが示されているが、フローティングゲート数は３２またはそれ以上であってもよく、このフローティングゲート数は将来増加するものと予想される。フローティングゲート１０２は絶縁トレンチ１０４によって隣接するフローティングゲートから絶縁される。絶縁トレンチ１０４は浅いトレンチアイソレーション領域とも呼ばれる。図４の断面Ｃ−Ｃからわかるように、ソース側（“ＳＳ”）の選択ゲートライン１０５は、トレンチ１０４間で連続している。選択ゲートライン１０５のエッチングを行って個々のフローティングゲートに変えることは行われない。ＳＳ１０５の上方のワードライン１０６の終端で、個々のＮＡＮＤストリングはビアを備えたＳＳ１０５と電気的に接続され、これが図１Ｂと図３で最も見易く示されている。
【００１３】
メタルビットライン１１６（明瞭を旨として、これらのメタルビットライン１１６の１つしか示していない）は、フローティングゲート１０２に格納された電荷を読み出すセンス増幅器とつながる基板１０８内のＮ＋領域１１４と接続している。したがって、特定のフローティングゲートを読み出すために、ビットラインを介してストリングが選択され、ワードラインも選択される。メタルビットラインは一般に、ワードラインから絶縁された導電層内に形成されるが、必ずしもこれに限定されるものではない。個々のストリングの終端にはドレイン（“ＳＤ”）と結合された別の選択ゲートがある。このドレインとソースとは、ある構成によっては入れ替えることが可能であり、個々のストリング内に１７個以上のトランジスタが存在することも可能であり、したがって、ワードラインの数も増加することになる。
【００１４】
図２からわかるように、個々のフローティングゲート１０２と基板１０８間にゲート酸化膜部１１２が設けられている。ワードライン１０６は、誘電体材料１１０によってフローティングゲート１０２と絶縁トレンチ１０４とから分離されている。隣接するフローティングゲート１０２は、絶縁トレンチ１０４によってだけでなく、ワードライン１０６によっても同じワードライン内の他のフローティングゲートから絶縁されている。ワードライン１０６は、フローティングゲート間で下方に延在して、ゲート酸化膜層１１２のレベルまで、またはゲート酸化膜層１１２のレベルの範囲内で、あるいはゲート酸化膜層１１２のレベルを過ぎて絶縁トレンチ１０４の中へ入る。これによっていくつかの別個の利点が生じる。
【００１５】
これは、ワードライン方向の隣接セル間でのユーピン効果を減らすことになる。また、これによって、ワードラインとフローティングゲート間でのセルの共役比の改善が図られる。フローティングゲートの深さまであるいはフローティングゲートの深さを過ぎて延在して絶縁トレンチの中へ入るワードライン部分は、ワードラインおよびフローティングゲートの表面積と体積のオーバーラップ部分を増加させる。プログラム処理、読出し処理、または消去処理中、電荷の読み出しや格納を行うとき、この増加したオーバーラップ部分により、結果としてより良好な結合が生じることになる。
【００１６】
隣接するフローティングゲート間の誘電体層１１０の両端にわたって電界が減少し、この電界の結果生じる可能性がある誘電体層の中を通るいずれの漏洩電流も減少する。電界が小さければ小さいほど、２つの隣接するフローティングゲート間での漏洩電流は少なくなる。さらに、漏洩電流の経路は延在するワードライン１０６によって大幅に長くなる。いずれの漏洩電流も、ワードラインの延在部分の下方およびワードラインの延在部分の周りを進み、次いで、隣接するフローティングゲートまで上方へ、または、上方にわたって戻る必要がある。このような漏洩電流が存在するとき、セルのフローティングゲート上へプログラムされた電荷レベルの変化が生じることになる。したがって、漏洩電流を、フローティングゲートの電荷のいずれの変化も最小限にとどめることにより、増加した数のレベルをさらに高い信頼性で識別することが可能となる。これによって、より高い容量と、さらにコスト効率がよく、より信頼性の高いデータ記憶システムとがもたらされる。
【００１７】
さらに、延在したワードラインは、選択されたフローティングゲートを近くのチャネルの電界効果からシールドする。或るプログラム処理、読出し処理および検証処理では、特定の電荷を用いてプログラムしたフローティングゲートによって、隣接チャネルの電位または電荷に起因して持つことが望ましい電荷よりも大きな電荷を持つことを後続の読出し処理または検証処理時に示すことができる。これは、多状態ＮＡＮＤフラッシュメモリにおける複雑なプログラム処理、読出し処理、および検証処理について特に当てはまり、この処理時に、複数の処理が隣接ストリングとセルの中でほぼ同時に行われる。
【００１８】
多くの従来のシステムでは、１行に沿った１つおきのセルが同じページの一部となる。より新しいシステムでは、１行に沿ったどのセルも同じページの一部にすることが可能となる。図２を再び参照すると、これは、ＢＬB により起動されたフローティングゲート１０２Ｂがプログラムされていない間、ＢＬA により起動されたフローティングゲート１０２Ａと、ＢＬC により起動されたフローティングゲート１０２Ｃとがプログラムされることを従来のシステムでは意味することになる。より新しいシステムでは、１行に沿ったどのセルも同じページの一部にすることが可能となる。したがって、図２からわかるように、ＢＬA によって起動されたストリングのフローティングゲート１０２Ａを、フローティングゲート１０２Ｂと同時にプログラミングすることが可能となる。これについては図５Ｄと図５Ｅとを参照しながら、後でさらに詳細に説明する。このようにして、２倍の数のセルのプログラムおよび／または検証の同時実行が可能となる。これは効率のよい処理となり得るものではあるが、この結果、データ記憶の操作時に、種々の処理のすべてが行われている間中、電界効果上の追加の問題が生じることになる。
【００１９】
プログラム中のセルのフローティングゲートとつながる別のいずれかの接合エレメントの電位が一定状態のままである場合にのみ、プログラミングパルスの分布と増分電圧間の関係が当てはまることになる。隣接するＮＡＮＤストリングをプログラムする場合、隣接セルの隣接する（基板）チャネルは、プログラムされている間、低い電位（例えば、複数のプログラミングパルスに対して０Ｖ）にあるものであってもよい。次いで、チャネルは、別のプログラミングを停止するために、あるいは、他の何らかの理由のために検証を行った後、後続するプログラミングパルス用の高い電位（例えば、５，７．５または１０Ｖ）まで突然ブーストすなわち“ロックアウト”される。チャネル電位のこのブーストは、隣接セルのフローティングゲート電位も上昇させる。したがって、隣接チャネルと隣接フローティングゲートの双方は、プログラムされた分布の幅を拡げることができる次のプログラミングパルス用の選択されたセルとのさらに高い電位結合を行うことになる。この結合は、複数の不都合な結果を生じ、これらの結果のうちのいくつかには、特定ビットの読出し時のエラーと、所定のダイ・サイズに格納できるデータビット総数の減少とが含まれることになる場合もある。いくつかのプログラミングの詳細情報の一例が後述する図５Ａ〜図５Ｅに示されている。与えられたレベルは、本発明が特に利点を有することが可能な例示のメモリシステムの作動について読者の教育に役立てるというだけの機能を供するものにすぎない。
【００２０】
データ記憶処理に関するさらなる情報については、２００１年６月２７日出願の“複数のデータ状態で処理を行う不揮発性メモリの格納エレメント間での結合の影響を減らすためのオペレーティング手法”という米国特許出願第０９／８９３，２７７号を参照されたい。この特許出願は、その全体が本願明細書において参照により援用されている。さらに、“マルチレベルＮＡＮＤ  ＥＥＰＲＯＭのための高速かつ正確なプログラミング方法”という論文（ｐｐ．１２９〜１３０，ＶＬＳＩテクノロジーの１９９５年シンポジウムのダイジェスト）も参照されたい。この論文もその全体が本願明細書において参照により援用され、読出し／検証処理とプログラミング処理時に利用するプログラミングパルスのタイミングと電圧レベルについて論じている。
【００２１】
プログラミングパルスの電圧増分ステップの一例が図５Ａに示されている。図示および説明された例では、パルスは０．２ボルトだけ増分される。個々のパルス出力後、検証サイクルが生じ、漸次高く増分してゆく電圧パルスが後続する。フローティングゲートにおいて所望の電圧またはしきい値電圧が検証されるまでこの増分が行われる。例えば、フローティングゲートが２．０ボルトで検証されるまで増分を行ってもよい。
【００２２】
図５Ｂは、個々のプログラムパルスに対してフローティングゲートに格納されている電荷の分布が存在することを例示する図である。例えば、１６．０ボルトの第１のパルスの場合、検証された電荷の分布は約３ボルトである。そのため、フローティングゲートに２．０ボルトの格納を所望する場合、コントロールゲートまたはワードラインで１７．０ボルト以上まで増分しなければならない場合もある。例えば、１７．０ボルトのプログラミングパルス後、フローティングゲートにおける格納された電荷の分布は、フローティングゲートのうちのいくつかが２．０Ｖ以上のしきい値、いくつかが２．０Ｖ未満のしきい値となるようにされていた場合、２．０Ｖ未満のしきい値のフローティングゲートは別のプログラミングを受け取り、一方、２．０Ｖ以上のしきい値のフローティングゲートは、それらのチャネルをブーストすなわち“ロックアウト”させることにより別のプログラミングは受け取らないことになる。
【００２３】
図５Ｃからわかるように、恒常的環境（すなわち、隣接部品の電位と電界が恒常的である環境）によって、プログラミングパルスは、ある定常状態に達した後、予測可能となり、セル電圧（Ｖt ）のほぼ線形的上昇を結果として生じることになる。ほとんど平行な線でわかるように、いくつかの“高速”フローティングゲートは、他の“低速”または“中間”フローティングゲートよりも低いプログラム電圧で所望の検証Ｖt に達することができる。ひとたび定常状態に達すると、プログラム電圧の線形的上昇の結果、Ｖt のほぼ線形的上昇が生じることがわかる。
【００２４】
したがって、セルは、例えば１．９９ボルトのＶt を持つ場合、２．０ボルトのしきい値以上でＶt を受け取るために、別のプログラミングパルスを受信することになる。恒常的環境では、セルは２．１９ボルトのＶt を持つ方が望ましい。これに対して、例えば、１つのプログラミングパルスと、別のプログラミングパルスとの間でセルに印加する電圧や電界に何らかの偏りが存在する場合、セル内に格納されている電圧が予想したものとは異なる場合がある。隣接部品が、プログラミングパルスの出力中、セルの電界に影響を与えている場合、蓄積された電荷も偏りを生じることになる。例えば、前回の検証サイクル時に１．９９ボルトであったセルが、２．１９ボルトのＶt を持たずに、２．２９または２．３９ボルトのＶt を持つこともある。図５Ｃに示すように、近くのセルからの電位結合による中間セルのうちの１つに起因して、定常状態の特徴である線形的上昇からの偏りが生じる場合がある。したがって、図５Ｂに示すセルの分布は、何らかの隣接部品の電位変動に起因して上昇することになる。
【００２５】
セル分布の増大によって、マルチレベル格納システムで反復可能に、かつ、高い信頼性で識別できる状態数の減少が生じることになる。これによって、所定のダイ・サイズに関してメモリデバイスの記憶容量が大幅に少なくなり、よって、所望の記憶容量を備えた記憶装置の製造コストを上昇させることになる。
【００２６】
詳細には、図５Ｄと図５Ｅからわかるように、隣接セルの部品内の電圧は、プログラム中、および、“ロックアウト”中大幅に変動する。隣接セルとは、斜め方向を含む任意の方向で別のセルの近くに位置する任意のセルである。例えば、フローティングゲート１０２Ａはフローティングゲート１０２Ｂに隣接している。セルのアクティブ領域は、フローティングゲートの下方の基板内にチャネル領域を含み、フローティングゲートの上方にワードライン領域を含む。セルは、浅いトレンチアイソレーション領域の一部と別の部品とを含むと言うこともできる。セルは、所望のプログラム電圧で検証を行った場合、その対応するビットラインを絶縁することにより“ロックアウト”される。前述した例では、セルは、２．０ボルトで検証を行った場合、対応するビットラインを絶縁することにより、チャネル（基板）で比較的高い電圧レベルまでセル電圧を上げることにより、別のプログラミングパルスから“ロックアウト”されることになる。
【００２７】
図５Ｄは、前述したプログラミング処理中の隣接セルを示す。理解を容易にするために、セルの形状と構成とは単純化されている。この例示のプログラミング処理では、セルのワードライン１０６は１８ボルトであり、フローティングゲート１０２は１０ボルトであり、また基板１０８は０ボルトである。これに対して、ロックアウト中には、図５Ｅに示すように、ワードライン１０６は１８．２ボルトとなり、フローティングゲート１０２は１３ボルトとなり、また基板１０８は８．０ボルトとなる。このチャネルは、基板の上面すぐ下にある基板の一部である。選択されたセルがプログラムされている間、隣接セルは図５Ｄに示すプログラム処理状態にあるか、図５Ｅに示すロックアウト状態にあるかのいずれかの状態になることができる。さらに、プログラム処理で示される電圧は、前に論じた異なるプログラミングパルスと共に変動する。隣接セルで示されるこれらの電圧のすべては、プログラミング中、選択されたセルと結合する場合もある。定常状態のプログラミングから生じる変動（図５Ｃ）、したがって偏りの増加（図５Ｂ）が結果として生じる可能性があるのは、まさにこれら電圧の変動が存在するからである。
【００２８】
図６は、図７Ａ〜図７Ｌとのタンデム構成と呼ぶことが望ましいメモリアレイ１００をつくるステップを示すフローチャートである。メモリアレイ１００は、基板１０８内に製造される。基板１０８は、シリコンを含むことが望ましいが、ガリウム砒素などの当業で公知の任意の材料を含むものであってもよい。まず、図７Ａからわかるように、ステップ５０５で、ゲート酸化膜層１１２が基板１０８上に形成される。基板１０８上にゲート酸化膜１１２を成長させることが望ましいが、成膜を行ってもよい。ゲート酸化膜層１１２は、シリコン二酸化物を含むことが望ましいが、どのようなタイプの基板が使用されているかに応じて、あるいは、処理中に導入された別の処理用係数や処理用エレメントに対応して、ゲート酸化膜層は異なるものであってもよい。例えば、ＣＭＯＳの応用の場合、ゲート酸化膜１１２は、窒化物／酸窒化物を含む材料（ＥＴＯとして知られている）を含むものにしてもよい。次に、図７Ｂからわかるように、ステップ５１０で、第１のゲート層１０２ａがゲート酸化膜層１１２上に成膜される。第１のゲート層１０２ａは、ポリシリコンなどの半導体材料からつくられる。次いで、図７Ｃからわかるように、ステップ５１５で、窒化物層１２０が第１のフローティングゲート層１０２ａ上に成膜される。ステップ５２０で、周知のエッチング技法を用いて基板１０８内で平行トレンチのエッチングが行われる。一般に、フィーチャが非常に狭いスケールのものとなる高密度メモリアレイの製造では、精密かつ均等なエッチングを行うために、ウェットエッチングよりもプラズマエッチングを行うことが望ましい。次いで、図７Ｄからわかるように、ステップ５２５で、トレンチは電界酸化物で充填され、絶縁トレンチ１０４が形成される。絶縁トレンチ１０４内の電界酸化物は、シリコン二酸化物から構成されることが望ましいが、別の絶縁材料（酸化物以外の材料を含む）から構成されるものであってもよい。絶縁トレンチ１０４は、約０．２ミクロンから約０．２５ミクロンの幅の範囲であり、好ましくは約０．２ミクロンの幅であることが望ましい。図７Ｆからわかるように、ステップ５３０で、残りの電界酸化物１２４は化学的機械研磨（“ＣＭＰ”）によって除去される。
【００２９】
次に、ステップ５３５で、窒化物層１２０のエッチングが行われ、図６Ｇからわかるように、絶縁トレンチ１０４は第１のゲート層１０２ａの表面の上方に延在することになる。絶縁トレンチ１０４は、図に示すように、基板１０８とゲート酸化膜層１１２の上方に延在してもよいし、これとは別に、基板１０８、ゲート酸化膜層１１２または第１のゲート層１０２ａのいずれかのレベルまで専ら延在してもよい。また、異なる処理工程とステップとがこれらの異なる実施形態の達成に必要となる場合もあることを理解されたい。
【００３０】
次いで、ステップ５４０で、第１のゲート層１０２ａと同じ半導体材料からなる第２のゲート層１０２ｂの成膜がゲート酸化膜層１１２と絶縁トレンチ１０４上で行われる。次いで、ステップ５４５で、第２のゲート層１０２ｂの選択的エッチングが絶縁トレンチ１０４の上方で行われ、フローティングゲート１０２が形成される。図７Ｈにこの結果得られる構造を見ることができる。フローティングゲート１０２はほぼ“Ｔ字形”の形状を成し、フローティングゲートとコントロールゲート間の結合（ワードライン１０６とも呼ばれ、フローティングゲートをアクティブにする）の最大化が図られる。明瞭さを旨として、第１と第２のゲート層１０２ａと１０２ｂ間のラインは除去されている。Ｔ字形の形状によって、フローティングゲートとワードラインとの間に広い表面積が得られ、２つのデバイス間の共役比が最大化されて、改善された読出し処理、プログラム処理、並びに、消去処理が図られる。さらなる情報については、“スケーラブルな自己整合されたデュアルフローティングゲートメモリセルアレイおよび前記アレイの形成方法”というＹｕａｎらの同時継続出願中の米国特許出願第０９／９２５，１０２号を参照されたい。この特許出願は、その全体が本願明細書において参照により援用されている。
【００３１】
図７Ｊからわかるように、ステップ５５０で、絶縁トレンチ１０４内に１組の平行トレンチ１２２が形成される。トレンチ１２２は、ゲート酸化膜１１２の上面のレベルまで、あるいは、トレンチ１０４内の任意の距離まで、もしくは、ゲート酸化膜１１２のレベル下方へトレンチ１０４内に延在してもよい。次いで、図７Ｋからわかるように、ステップ５５５で、絶縁トレンチ１０４内の第２のトレンチ１２２の範囲内で、絶縁層１１０がフローティングゲート１０２上に成膜される。絶縁層１１０は、好ましくは酸化膜・窒化膜・酸化膜（“ＯＮＯ”）層１１０などの誘電体層であることが望ましい。誘電体層１１０は当業で周知の任意のタイプの誘電体であってもよく、必ずしもＯＮＯ構造に限定されるとはかぎらない。次いで、ワードライン層はポリシリコンなどの半導体材料層を有し、タングステンシリサイドなどの導電層は、図７Ｌに示すように、ステップ５６０で、誘電体層１１０上に成膜される。次いで、ステップ５６５で、ワードライン層からワードライン１０６のエッチングが行われる。
【００３２】
前述したように、ワードライン１０６は、フローティングゲート１０２間で下方へ延在して、絶縁トレンチ１０４の中へ入る。これによって隣接するフローティングゲート１０２は相互に絶縁される。好ましい実施形態では、ワードライン１０６は、ゲート誘電体１１２のレベルまで、あるいは、ゲート誘電体１１２のレベルを越えて絶縁トレンチ１０４の範囲内に延在する。
【００３３】
種々の層を形成することが可能であり、さらに、多くの異なる周知の方法および順序でエッチング工程の実行が可能であるが、これらのエッチング工程が必ずしも記載された順序で行われるとはかぎらない。すなわち、平行トレンチのエッチングが行われた前後にゲート酸化膜層１１２を形成して基板１０８などの中へ入れてもよい。さらに、説明してはいないが、追加の層、ステップ並びに結果として生じる構造を、処理工程並びに結果として生じるメモリアレイの一部としてもよい。
【００３４】
延在するワードラインは、前述したユーピン効果についての問題を減らすことになる。というのは、このワードラインが、隣接フローティングゲート間でシールドとして機能するからである。再言するが、要するに、蓄積された電荷、あるいは蓄積されていない場合には隣接セル内に存在する電荷が、選択されたセルの読出しに影響を与えるとき、ユーピン効果が発生することになる。本解決方法は、ゲートをシールドして、隣接ゲートに起因して生じるユーピン効果によるエラーを避けるものである。プログラムおよび読出し回路、並びに、アルゴリズムを通じてユーピン効果によるエラーの調整を行うことも可能である。
【００３５】
延在したワードラインは、誘電体層１１０内の隣接フローティングゲート間の伝導漏洩に対して保護を施すことも可能である。というのは、このワードラインは隣接するゲート間の導電路をブロックするからである。さらに、隣接ゲートを短絡することがあるフローティングゲート層の不完全なエッチングの結果生じる可能性のあるいずれのストリンガも、絶縁トレンチの範囲内のエッチがＴ字形の形状のフローティングゲートの上部分（“Ｔ字形”の頂部）を通り過ぎて延在する状況で除去される。ユーピン効果および妨害に関するさらに多くの情報については、その全体が本願明細書において参照により援用されている米国特許第５，８６７，４２９号を参照されたい。
【００３６】
本発明の実施形態を示し、これについて説明してきたが、そのさらに広範な態様において本発明から逸脱することなくこれらの実施形態に対する変更および修正を行うことが可能である。したがって、前述した説明では明白に述べられてはいないが、本発明の範囲に属する本発明の別の実施形態が存在することは明らかであり、したがって、本発明の範囲は単に説明された実施形態のみに限定されるものではないことも明らかである。したがって、添付の特許請求の範囲が本発明の境界を提示するものであることを理解されたい。しかし、文言は本発明の範囲について説明するには不完全な方法であるため、均等な構造と方法が請求項の明白な文言の範囲内にはなくても、それらの均等な構造と方法は本発明の真の範囲内に属するものであると理解すべきである。
【図面の簡単な説明】
【００３７】
【図１Ａ】メモリアレイ１００の構造の平面図である。
【図１Ｂ】図１Ａの構造に対応する電気回路図である。
【図２】メモリアレイ１００の横断面図である。
【図３】メモリアレイ１００の横断面図である。
【図４】メモリアレイ１００の横断面図である。
【図５Ａ】プログラム処理中のプログラム電圧対時間のプロット図である。
【図５Ｂ】プログラミングステップの電圧分布のグラフである。
【図５Ｃ】セル電圧対プログラム電圧を示すグラフである。
【図５Ｄ】プログラム処理中の隣接メモリセルを示す図である。
【図５Ｅ】ロックアウト中の隣接メモリセルを示す図である。
【図６】本発明の一実施形態を形成する方法を示すフローチャートである。
【図７Ａ】製造工程中の種々の段におけるメモリアレイ１００の横断面図である。
【図７Ｂ】製造工程中の種々の段におけるメモリアレイ１００の横断面図である。
【図７Ｃ】製造工程中の種々の段におけるメモリアレイ１００の横断面図である。
【図７Ｄ】製造工程中の種々の段におけるメモリアレイ１００の横断面図である。
【図７Ｅ】製造工程中の種々の段におけるメモリアレイ１００の横断面図である。
【図７Ｆ】製造工程中の種々の段におけるメモリアレイ１００の横断面図である。
【図７Ｇ】製造工程中の種々の段におけるメモリアレイ１００の横断面図である。
【図７Ｈ】製造工程中の種々の段におけるメモリアレイ１００の横断面図である。
【図７Ｉ】製造工程中の種々の段におけるメモリアレイ１００の横断面図である。
【図７Ｊ】製造工程中の種々の段におけるメモリアレイ１００の横断面図である。
【図７Ｋ】製造工程中の種々の段におけるメモリアレイ１００の横断面図である。
【図７Ｌ】製造工程中の種々の段におけるメモリアレイ１００の横断面図である。
2005530362.tif 000003
【図１Ｂ】
2005530362.tif 000004
【図３】
2005530362.tif 000005
【図４】
2005530362.tif 000006
【図５Ａ】
2005530362.tif 000007
2005530362.tif 000008
【図５Ｃ】
2005530362.tif 000009
【図５Ｄ】
2005530362.tif 000010
【図５Ｅ】
2005530362.tif 000011
【図６】
2005530362.tif 000012
2005530362.tif 000013
2005530362.tif 000014
【国際調査報告】
2005530362.tif 000015
2005530362.tif 000016