(57)【要約】ＭＥＭＳベースのコンピュータシステム、クロック発振回路、及び発振器回路、及びその中で用いるＬＣタンク装置が提供され、これは、ＣＭＯＳ両立性工程を用いて製造される。マイクロマシン加工されたインダクタ（Ｌ）及び一対のバラクタ（Ｃ）が、金属層によりシリコン基板上に作られて、高い線質係数のＬＣタンク装置を実現する。このマイクロマシン加工されたＬＣタンク装置は、同期集積回路のためのデジタルで同調可能な低位相ジッタ、及び低電力クロック、又は時間基準を実現するために、ＣＭＯＳトランジスタ回路構成に組み込まれる。合成されたクロック信号は、デジタル回路により、数ＧＨｚから数ＭＨｚに下がるように分割することができ、これは、最新技術と比較すると、安定性が実質的に改善される体系的な手法である。進歩した回路設計技術は、ワット損を最小にし、トランジスタのフリッカ雑音のアップコンバージョンを緩和するのに用いられ、したがって、クロックの安定性が高められた。
2005518746.tif 000002
【特許請求の範囲】
【請求項１】
外部部品を必要とすることなく、高度に安定したデジタル出力信号を生成するＭＥＭベースのクロック発信回路であって、
基板と、
前記基板上に製造され、高ＱのＭＥＭＳ  ＬＣタンク装置を含む、周期信号を生成するための発振器と、
さらに前記基板上に製造された、前記周期信号を高周波数のデジタル出力信号に変換するための第１回路構成と、
を備えることを特徴とする回路。
【請求項２】
前記周期信号が正弦波状であり、かつオリジナル周波数を有し、前記出力信号が前記オリジナル周波数の半分の周波数を有する方形波信号であり、前記回路が、さらに前記基板上に製造された第２の回路構成を備えて、前記方形波デジタル出力信号の周波数を、少なくとも１つのより低い所望の用途の周波数に分割し、したがって、前記信号の位相雑音が減少して、安定性が高められた、請求項１に記載のクロック発振回路。
【請求項３】
前記第１及び第２の回路構成と前記発振器とが、ＣＭＯＳ両立性工程により、前記基板上に製造された請求項２に記載のクロック発振回路。
【請求項４】
前記発振器と前記第１の回路構成とが、ＣＭＯＳ両立性工程により、前記基板上に製造された請求項１に記載のクロック発振回路。
【請求項５】
前記ＣＭＯＳ両立性工程が、バルク又はＳＯＩ  ＣＭＯＳ方法である請求項４に記載のクロック発振回路。
【請求項６】
前記正弦波状周期信号が差分信号であり、前記第１の回路構成が前記正弦波状差分信号を、正弦波状単一端信号に変換する請求項２に記載のクロック発振回路。
【請求項７】
前記第１の回路構成が、さらに、前記正弦波状単一端信号を、前記オリジナル周波数の半分の前記方形波デジタル出力信号に変換する請求項６に記載のクロック発振回路。
【請求項８】
前記第２の回路構成が、前記第１の回路構成に結合された少なくとも１つのフリップ・フロップを含み、前記方形波デジタル出力信号の周波数を、前記少なくとも１つのより低い所望の用途の周波数に分割するようになった請求項２に記載のクロック発振回路。
【請求項９】
前記基板がバルク又はＳＯＩ基板である請求項１に記載のクロック発振回路。
【請求項１０】
低雑音で高周波数の周期信号を生成するＭＥＭＳベースの発振器回路であって、
基板と、
ＣＭＯＳ両立性工程により、前記基板上に製造された高ＱのＭＥＭＳ  ＬＣタンク装置と、
前記ＣＭＯＳ両立性工程により、さらに前記基板上に製造され、前記周期信号を生成するように、前記ＬＣタンク装置に結合された回路構成と、
を備えることを特徴とする発振器回路。
【請求項１１】
前記周波数が、制御入力に応答して、前記発振器回路を同調するように可変である請求項１０に記載の発振器回路。
【請求項１２】
前記ＣＭＯＳ両立性工程が、バルク又はＳＯＩ  ＣＭＯＳ方法である請求項１０に記載の発振器回路。
【請求項１３】
前記発振器回路が、二重にバランスがとられた発振器回路であり、フリッカ雑音のアップコンバージョンが減少するようになった請求項１０に記載の発振器回路。
【請求項１４】
前記ＬＣタンクが、前記制御入力に応答して変化する容量を有する少なくとも１つのマイクロマシン加工されたバラクタを含む請求項１１に記載の発振器回路。
【請求項１５】
前記少なくとも１つのバラクタが上板を含み、前記回路構成が、バイパスコンデンサを含んで、前記上板に対する該回路構成の残りの部分からの前記制御入力を阻止するようになった請求項１４に記載の発振器回路。
【請求項１６】
前記発振器回路が、フリッカ雑音のアップコンバージョンを減少させるように、二重にバランスがとられた交差対の発振器回路である請求項１４に記載の発振器回路。
【請求項１７】
高い線質係数を有するＭＥＭＳベースのＬＣタンク装置であって、
基板と、
ＣＭＯＳ両立性工程により、前記基板上に製造された少なくとも１つのバラクタと、
前記少なくとも１つのバラクタに結合され、前記ＣＭＯＳ両立性工程により、さらに前記基板上に製造されたマイクロマシン加工されたインダクタと、
を備えることを特徴とする装置。
【請求項１８】
前記少なくとも１つのバラクタが可変の容量を有して、前記装置に同調範囲を与えるようになった請求項１７に記載の装置。
【請求項１９】
前記インダクタが、前記基板の上に懸架され、前記ＣＭＯＳ両立性工程中又は該ＣＭＯＳ両立性工程が完了したときに放される請求項１７に記載の装置。
【請求項２０】
前記インダクタが中空である請求項１７に記載の装置。
【請求項２１】
前記インダクタが、前記ＣＭＯＳ両立性工程により形成された固定具により、前記基板の上に懸架された請求項１７に記載の装置。
【請求項２２】
前記少なくとも１つのバラクタが、固定底板と、前記底板の上に懸架され、前記ＣＭＯＳ両立性工程中又は該ＣＭＯＳ両立性工程が完了したときに放される可動上板とを有する請求項１８に記載の装置。
【請求項２３】
前記上板が、制御入力に基づいて撓められて、前記少なくとも１つのバラクタの容量が同調されるようになった請求項２２に記載の装置。
【請求項２４】
前記上板が、前記ＣＭＯＳ両立性工程により定められた機械的懸架ネットにより、前記底板の上に懸架された請求項２２に記載の装置。
【請求項２５】
前記少なくとも１つのバラクタと前記インダクタとが、前記ＣＭＯＳ両立性工程により導電層に形成された請求項１７に記載の装置。
【請求項２６】
前記導電層が金属層である請求項２５に記載の装置。
【請求項２７】
前記ＣＭＯＳ両立性工程が、バルク又はＳＯＩ  ＣＭＯＳ工程である請求項１７に記載の装置。
【請求項２８】
前記上板が複数のエッチング穴を有し、前記ＣＭＯＳ両立性工程中又は該ＣＭＯＳ両立性工程が完了したときに、該上板の釈放を可能にするようになった請求項２２に記載の装置。
【請求項２９】
前記基板が、バルク又はＳＯＩ基板である請求項１７に記載の装置。
【請求項３０】
前記装置が、共振周波数を有する請求項１７に記載の装置。
【請求項３１】
前記少なくとも１つのバラクタと前記インダクタとが、ＭｉＭ層であるか、又は２つのレベルの金属ルーティング層により定められた請求項１７に記載の装置。
【請求項３２】
高度に安定したデジタル出力信号を生成するＭＥＭＳベースのクロック発振回路であって、
第１の基板上に製造され、高ＱのＭＥＭＳ  ＬＣタンク装置を含む、周期信号を生成するための発振器と、
第２の基板上に製造された、前記周期信号を高周波数のデジタル出力信号に変換するための第１の回路構成と、
を備えることを特徴とする回路。
【請求項３３】
前記第１及び第２の基板が区別できるものである請求項３２に記載のＭＥＭＳベースのクロック発振回路。
【請求項３４】
前記第１及び第２の基板が同じものであり、前記クロック発振回路がモノリシック回路になった請求項３２に記載のＭＥＭＳベースのクロック発振回路。
【請求項３５】
データバスと、
前記データバスに対して二方向に結合された中央処理装置と、
前記データバスに対して二方向に結合された非常駐メモリと、
前記データバスに対して二方向に結合された持続メモリと、
コンピュータシステム内で用いるのに好適な、高度に安定したデジタル出力信号を生成するＭＥＭＳベースのクロック発振回路と、
を備え、前記クロック発振回路が、
第１の基板上に製造され、高ＱのＭＥＭＳ  ＬＣタンク装置を含む、周期信号を生成するための発振器と、
第２の基板上に製造された、前記周期信号を高周波数のデジタル出力信号に変換するための第１の回路構成と
を含むことを特徴とするコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願に対する相互参照
本出願は、２００２年２月２６日に出願された「絶縁体上シリコン技術における、低位相雑音、低出力、モノリシック、ＭＥＭＳベースの電圧制御発振器」という名称の米国仮特許出願連続番号第６０／３６０，３１３号に基づく利益を主張するものである。
本発明は、ＭＥＭＳベースのコンピュータシステム、及びそれに用いるクロック生成発振器回路、及びＬＣタンク装置に関する。
【背景技術】
【０００２】
発振器は、電子システム及び集積回路において、種々の目的を果たす。例えば、ＲＦシステムにおいては、発振器は、典型的には、ミキシングによって、低周波数と高周波数との間、又はベースバンドとパスバンドとの間を往復する周波数変換に用いられる。スイッチキャパシタ回路のような混合信号回路においては、クロックは、特定の間隔でスイッチを開閉することを要求されるマイクロコントローラにおいては、発振器は、コアにおける指示の実行を整調するシステムの時間基準又はクロックを設定する。
【０００３】
現在、クロックその他の周期信号は、これらが支持する電子装置から離れた、又はこれのチップ外の部品と合成されている。周期信号合成の現在の実施形態は、用途に必要な周波数を生成するのに用いられる位相ロックループ（ＰＬＬ）又は遅延ロックループ（ＤＬＬ）を駆動するオンチップ発振器のための石英結晶を含む。石英結晶は、周波数合成に対して高度に安定した基準を与えるために用いられる。しかしながら、この技術は、シリコン集積回路技術とは互換性がない。クロック合成を、外部部品なしで、オンチップで実行できる場合には、電子システム及び集積回路のワット損、大きさ、及び費用の大幅な削減が実現可能になる。実際、幾つかの低性能プロセッサにおいては、結晶自体の費用は、プロセッサ全体の費用を上回ることがある。大きさの削減は、基準発振器がプロセッサダイ上に統合された場合に実現可能になり、したがって、個別の基準に対してプリント基板上に配分された区域を排除できるようになる。さらに、パッド計数の削減は、基準電子装置に対するインターフェースがもはや必要ではなくなるので、プロセッサダイ上で実現可能になる。ワット損は、出力に飢えているチップ間トランシーバが必要にならないため、クロック周波数によって、２倍のオーダーのマグニチュードほど減少させることができる。最後に、個別のクロック基準を用いることにより、結晶ベースの発振器は固定周波数であるため、周波数生成に対するＰＬＬ又はＤＬＬの必要条件に達する。これらのサブシステムは、典型的には統合されたものではあるが、使用電力量全体に大幅に付加することができる。
【０００４】
統合されたクロック合成の明らかで、かつ内在する利点にもかかわらず、このような技術の開発は、あまり活気づいていない。直面する課題は多数あり、利用不可能な又は不良なオンチップ基準技術、温度の不安定性、及びドリフトのために、オンチップで安定したクロック信号を生成できないことを含む。短期不安定性は、プロセッサの使用タイミング量に割り込み、性能を妥協させることがあるため、安定性はモノリシッククロック基準の使用の普及を制限する主要な要因である。
【０００５】
位相雑音及びジッタ
発振器は、典型的にはｆ0と呼ばれるある程度の中心周波数から離れないことが理想的な安定した出力周波数を与えるように設計されている。周波数領域においては、この性能は、ｆ0でディラックのデルタ関数により表すことができる。しかしながら、フリッカ雑音及び熱雑音、並びに、電磁干渉のような装置の雑音の起因して、発振器は、この中心周波数から離れる。したがって、有限電力は、中心周波数の周りに存在する。この現象は、ＲＦシステムにおける相互ミキシング、及びマイクロコントローラの使用可能なタイミング量を減少させるような種々の問題を引き起こすことがあるため、この現象を最小化することが非常に望まれている。
【０００６】
位相雑音及びジッタは、周期信号の周波数安定性を定量化する測定基準である。位相雑音は、基本周波数の周りの雑音出力スペクトルを定める。ジッタの測定基準は、発振器周期の時間領域の不確実性を定量化する。発振器信号のエッジは、同一の時間間隔で生じることが理想的である。実用的な回路においては、信号のエッジは、時間が経つと、この理想的な位置から、各サイクルにおいて幾らかの量だけ離れる。
【０００７】
位相雑音性能に対して最も重要な要因は、発振器回路の線質係数（Ｑ）である。線質係数は、（１）により述べられるように、所定のシステムにおける損失の尺度である。
2005518746.tif 000003
ここで、Ｗsは共振で格納されるエネルギであり、Ｗdはサイクル当たりに放散されるエネルギである。電気回路の線質係数のためにより一般的に用いられる式は、
2005518746.tif 000004
により与えられ、ここでｆ0は共振周波数であり、ＢＷ_3dBは、マグニチュード応答の３ｄＢの帯域幅である。
【０００８】
線質係数と位相雑音との間の関係は、（３）に示されるように二次形式のものであり、
2005518746.tif 000005
ここでは、
2005518746.tif 000006
はｆ0からのオフセットｆmにおける位相雑音密度であり、Ｆは回路の雑音係数であり、ｋはボルツマン定数であり、Ｔは温度であり、Ｃは出力電力であり、ｆ0は公称出力周波数である。明らかに、高Ｑ係数をもつ発振器を開発することにより、位相雑音性能を高めることができる。さらに、ワット損とＱとの間の明らかな妥協を、安定性の高い低電力発振器仕様に適合させることができる。
【０００９】
位相雑音の概念は、数学的に説明することができる。（４）式で数学的に表される発振器回路の理想的な出力を考える。
2005518746.tif 000007
Ｖ0は、信号振幅であり、ｔは時間である。この関数のフーリエ変換は、インパルスになるか、又は前述のように、周波数ｆ0における周波数領域のディラック−デルタ関数になる。ここで、位相雑音の導入を考える。時間領域における信号の出力は、次に、以下の式により説明され、
2005518746.tif 000008
ここで、φ（ｔ）は位相雑音−確率法を表す。
【００１０】
任意の雑音注入が位相雑音に変換される方法は、Ｈａｊｉｍｉｒｉの時間的に変化する雑音モデルを検討することにより理解することができる。第１に、理想的なＬＣネットを考える。ネットは無損失のものであるため、回路に導入されるどんな雑音も無限に維持される。ここで、ある時間τに回路に注入されるインパルス電流を考える。インパルスが振動ピークで生じる場合には、信号は、振幅変調になることが明らかである。したがって、出力は、最初の中心周波数から離れることはないが、振幅は無期限に変化する。しかしながら、インパルスが、ピーク間のいずれかの時間に生じる場合には、振動の位相が摂動されることは明らかである。したがって、出力がサイクルのこの部分にある間に導入された雑音は、大幅に位相雑音に寄与し、振動ピークで導入された雑音は、まったく寄与しない。インパルス感度関数（ＩＳＦ）を、所定の発振器トポロジに割り当てることができる。この関数は、発振器が雑音注入に対して最も感度の高く、したがって、位相雑音をもたらす時間領域の領域を説明する。典型的なＬＣ発振器は、ゼロ交差において雑音に対する感度が最も高く、ピークにおいて感度が最も低い。対応するＩＳＦ、Ｔ（ωｔ）がこの概念を表す。
【００１１】
この比較的簡単な理論は、種々の発振器トポロジの位相雑音性能を説明するのに用いることができる。例えば、リング発振器は、低性能デジタルシステムにおいて一般的なものである。これらの発振器は、連鎖状の奇数のインバータを利用する。ＩＳＦは、ゼロ交差で最大になり、出力が一様な間に最小になる。リング発振器回路の検査においては、出力信号は、一方の装置がオフであり、他方が線形領域で作動されているときに一様であることが明らかである。装置がこれらの作動領域にある間に、出力に結合する雑音はほとんどない。しかしながら、信号がゼロ交差している間は、両方の装置はオンであり、飽和されている。ここで、雑音注入に対する潜在性は、いずれかの装置であるか又はいずれかの供給レールから生じることがあるため、最大になる。残念ながら、このことは、ＩＳＦ関数が最大になる点に対応する。したがって、この単純な分析は、リング発振器がこのような不良な位相雑音性能を表す理由を明らかに示す。さらに、このようなトポロジの設計目的は、装置をできるだけ早く切り換えることである。したがって、ＩＳＦが非ゼロである持続時間が最小にされる。
【００１２】
ＬＣ発振器は、この問題に悩まされることはない。ＬＣ発振器のトポロジの選択は、タンクへのエネルギの注入が、この構成に大いに依存するために、位相雑音性能を決定する。上の説明が与えられると、ＩＳＦが最小である間にエネルギを注入し、これが最大の間はエネルギを注入しないトポロジが非常に望ましい。多くのＬＣ構成は、この性能に接近している。例えば、コルピッツの構成においては、アクティブな装置は、ＩＳＦが低い点に対応する電圧のピークで電流を注入する。コルピッツの構成が非常に一般的であるのは、このためである。位相雑音性能は優秀である。
【００１３】
発振器回路及びクロック発振回路に対して多くの異なる技術が存在するが、最も普及しているのは結晶ベースの発振器である。結晶は、その高い線質係数のために、したがって、発振器用途において高性能であるために用いられる巨視的チップ外部品である。今日の電子システムの大部分は、結晶発振器を用いる。結晶の難点は、相対的に高価で、大きく、トランジスタの電子装置と統合できないという事実を含む。結晶は、典型的には、チップ外のものであり、これが支持する集積回路の実質的な部分であるボード区域を占めることがある。高密度で組み込まれる適用例においては、このことは、小型化に対して大きな障害になる。さらに、これらの結晶の費用は、実際、支持される集積回路自体の費用に近づくことがある。
【００１４】
低性能用途においては、オンチップ発振器は、安く製造することができ、かつシリコンダイ区域の使用が最小であるために、一般的に用いられる。しかしながら、前述されたように、リング発振器のような統合されたトポロジは、非常に不良な位相雑音性能に悩まされる。これに対する幾つかの要因は、慎重な設計技術により緩和することができるが、これらの条件下であっても、高性能は達成できない。付加的な統合されたトポロジは、ＬＣタンクを形成するのに、オンチップの平坦なコンデンサ及びインダクタを用いることを含む。典型的には、これらのＬＣタンクは、リング発振器より安定した基準を与えるが、性能は、標準的なＣＭＯＳ技術における高品質インダクタ及びコンデンサがないために、依然として不良である。このことの大部分は、基板に対する損失、並びに、各々の装置における直列抵抗に帰することができる。例えば、ポリ−ポリコンデンサは、非常に高い直列抵抗を有し、したがって、Ｑは大幅に低下する。
【００１５】
ＭＥＭＳは、統合及び高性能の両方を与えることができる。現在まで、ほんの幾つかを挙げるとすると、ＭＥＭＳ機械的共振器、共振空洞、及び共振フィルムを含む様々な高ＱのＭＥＭＳ部品が示された。
【００１６】
組み込まれたマイクロコントローラ用途においては、結晶は、典型的には、低周波数の基準が、何十メガヘルツから何百メガヘルツ、又は数ギガヘルツまで増加される位相ロックループ（ＰＬＬ）で用いられる。ｆrefは、典型的には、低周波数の結晶ベース発振器から生成される。位相検出器は、この位相を、プレスカラーにより分割されたＶＣＯから来る信号の位相と比較する。フィルタ処理後には、ＶＣＯは、この出力信号により制御される。ＰＬＬ及び結晶発振器を、単一でオンチップの高性能同調可能発振器で置き換えることができる場合には、費用、大きさ、及び電力消費の大幅な改善を実現することができる。
【００１７】
動的クロック周波数の使用を通して、マイクロコントローラのコアで低性能作動が実行されている間に、クロック周波数を減少させることにより、節電を達成することができる。動的電力と周波数との間の関係は、（６）により表される。
2005518746.tif 000009
ここで、Ｐは動的ワット損であり、αは正の切り換え周波数を百分率として表し、ＣLは荷重容量であり、ＶDDは電源電圧であり、ｆはクロック周波数である。したがって、電力及び周波数は正比例し、クロック周波数を同調させる能力は、直接、節電になる。さらに、エラーチェッカがコアに実装されている場合には、ＶＣＯは、システムをオーバークロックするのに用いることができる。次に、非常に高性能の適用例においては、ＶＣＯを、できるだけ速く作動するように同調させることができる。
【００１８】
ここしばらくの間、現在はチップ外である様々なマイクロエレクトロニック部品を統合する多くの研究及び開発が進行中である。発振器回路のための結晶のような支持電子装置は、統合がまだ達成されていない主要な分野の１つである。ここで、統合に対する動機、並びに、発振器の統合に関連する課題を対処する。
【００１９】
統合に対する動機
高いレベルのマイクロエレクトロニクスの統合に関する利益は多くある。まず最初に費用である。集積回路に関連する費用の大部分は、その回路のパッケージにある。したがって、どんなシステムにおいても、ＩＣ部品の数を減少することができれば、システム全体の費用は、劇的に減少されることになる。さらに、顕著に重要なものは、特に携帯用装置がますます重要になっていることにより、電力である。プリント基板にわたって信号を送るのに必要とされる電力は、ＩＣ上で信号を内部で送るのに必要とされる電力より大きなオーダーの大きさに近い。大幅な節電は、したがって、ＩＣレベルでの統合によって得ることができる。最後に、ＩＣ技術における最近の主要な原動力は、大きさの削減である。多くの適用例においては、大きさ及び重さが最も重要である。統合は、マイクロエレクトロニックシステムの大きさを大幅に削減する。
【００２０】
発振器回路を統合することに関連する課題
前述されたように、発振器回路の大部分は、石英結晶振動子技術を用いる。実行可能なものにするために、統合された解決法は、同等の性能をもたらさなければならない。オンチップの統合された発振器の大部分は、オンチップ部品に高いＱ係数がないことに起因して、非常に不良な性能を示すために、これは困難な課題である。
【００２１】
さらに、製造技術も関心がもたれている。統合された発振器のための解決法として、ＭＥＭＳが本当に採用されるのであれば、これは、単純で、費用効果があり、ＣＭＯＳ方法技術と真に互換性があるものでなければならない。ＭＥＭＳ技術とＣＭＯＳとを統合するのに、幾つかの手法が採用された。これらは、ＳａｎｄｉａのｉＭＥＭＳ方法及びカリフォルニア大学バークリー校のＭＩＣＳ方法のような前処理ＭＥＭＳ最初手法、混合ＭＥＭＳ及び回路技術、及び後処理、ＭＥＭＳ最後手法を含む。しかしながら、ほとんどの商業的な鋳物工場は、施設の汚染を懸念して、前処理されたウエハを受け入れない。
【００２２】
ＳＯＩ技術
バルクシリコンのｎＦＥＴ装置とＳＯＩ  ｎＦＥＴ装置との間の重要な違いは、バルクシリコンと比較した場合に、装置間により優れた隔離を与えるＢＯＸと、ＳＯＩ装置を取り囲む酸化物との存在を含む。さらに、ＳＯＩ装置の接合容量は、直接、より速い速度及びより低い電力に変換されるバルク装置のそれより低いオーダーのマグニチュードである。他のＳＯＩ技術の利点は、装置の浅いソース及びドレイン領域によって、短いチャネル効果が減少することを含む。さらに、ＳＯＩ装置は、より良好なしきい値下の勾配、人体効果がないこと、記録密度の改善、及びラッチアップ耐性を示す。
【００２３】
ＳＯＩ装置は、完全に減損した（ＦＤ）ものか、又は部分的に減損した（ＰＤ）ものとすることができる。ＦＤ装置がオンであるときには、ゲート下の本体には、完全に電荷がない。しかしながら、装置のしきい値電圧は、シリコン層の厚さの強い関数であり、したがって、これは制御が困難である。さらに、ソース及びドレインの接合部は、非常に浅く、したがって、ソース及びドレインの抵抗は高く、これは望ましいことではない。今までのところ、ほとんどのＳＯＩは、ＰＤ  ＳＯＩにあり、ここでは、ゲートがその下にある本体の一部だけを減損させる。この技術は、ＦＤ  ＳＯＩに関連する問題を克服するが、浮体効果として周知のものを導入する。これらの影響は、装置の本体がオンであるときには、完全に減損されないという事実に帰することができる。このように、これらの装置は、しきい値電圧のシフト、並びに、衝撃イオン化による本体の帯電に起因するヒステリー性のタイミングパターンを示す。これにもかかわらず、ＰＤ  ＳＯＩは、バルクシリコンに対して、２０ないし３０％の改善を生み出すものとして示され、したがって、最近の研究の大部分は、ＰＤ  ＳＯＩであった。
【００２４】
ＣＭＯＳ統合の機会
ＳＯＩは、様々な技術を統合する理想的な基板として出現した。第１に、ＢＯＸ及び隔離酸化物は、装置間の結合を大幅に減少させる。したがって、アナログ、混合信号、デジタル、及びＲＦ電子装置を単一のチップ上に統合することができ、これは、不良な隔離のために、バルクＣＭＯＳにおいては課題となっていることである。さらに、高性能で低価格のＭＥＭＳ装置をＳＯＩに製造することができることが示された。最後に、ＳＯＩで実現される速度及び電力性能ゲインは、最適な新興の基板をＳｏＣ及びマイクロシステムの解決法にする。
【００２５】
ＳＯＩ技術に内在する利益にもかかわらず、現在、集積回路のほとんどは、バルクＣＭＯＳで製造されている。今日のバルク方法は、様々な技術を単一チップ上に統合する多くの機会を与える。例えば、台湾の半導体製造会社の混合モード方法は、広範囲にわたるルーティングのための多数の金属層、アナログ及びＲＦ回路のためのＭｉＭコンデンサ、及びインダクタのようなＲＦ装置のための厚い上部金属層を支持する。
【００２６】
ＣＭＯＳにおけるＭＥＭＳ
多くの以前の研究は、ＭＥＭＳ装置はＣＭＯＳ技術と互換性があると主張するＭＥＭＳ技術を示していた。しかしながら、これらの報告された装置は、すべて、標準的なＣＭＯＳ製造とは実質的に異なる、幾らかの専門の工程段階を必要とする。以前の研究で、ＭＥＭＳ装置を、本当に標準的なＣＭＯＳ製造工程において、同じ工程におけるアクティブなトランジスタ電子装置と併せて、実際に示したものはない。
【００２７】
ＳＯＩにおけるＭＥＭＳ装置は、最近、大きな関心事の話題として出現した。ＳＯＩ基板の構造全体は、複雑さの少ない工程でＭＥＭＳ装置を製造する多くの機会を与える。例えば、ＳＯＩウエハの装置層を、ＭＥＭＳ装置の構造材料として用いることができる。この材料は、単結晶シリコンであり、したがって、この材料特性は多結晶シリコンのそれより優れている。さらに、ＢＯＸは、これらの構造のための内蔵取り外し層として用いることができる。実際、懸架された単結晶装置は、この技術を用いて、１つのマスクで製造することができる。さらに、ＢＯＸは、裏面又は正面エッチングのエッチング停止部として用いることができる。このことは、結合損失を最小にするために、基板の領域が装置の周りで除去される適用例に有益である。
【００２８】
低雑音及び弱反転回路
弱反転は、ＭＯＳ装置が完全に反転されなかった装置の作動方式である。完全な反転は、装置のゲート電圧がしきい値電圧を上回り、チャネルがソースとドレインの間に誘起されたときに生じる。表面反転が生じるが、しきい値電圧より少ない範囲の電圧においては、装置は弱反転状態であると言われる。この作動の区域は、多くの興味深い特性を有し、最も注目に値するものは、装置のトランスコンダクタンスを高める。この方式におけるトランスコンダクタンスは、以下の式により与えられる。
2005518746.tif 000010
ここで、ＩDはドレイン電流であり、ＶTは熱電圧である。この式は、強反転の装置に対する以下の式と比較され、
2005518746.tif 000011
ここでは、μは移動度であり、ＣoxはＭＯＳ容量であり、Ｗ及びＬは、それぞれ装置の長さ及び幅である。明らかに、装置のトランスコンダクタンスは、強反転でＩDのルートに比例し、弱反転でＩDに正比例する。このように、電流ドライブ、したがって、装置のゲインは最小電流で最大化することができるため、弱反転は、非常に魅力的である。したがって、ワット損を最小にすることができる。発振器用途においては、振動を起動させるのに、最小のループゲインが必要であるために、この手法は、非常に適切である。弱反転技術を用いることにより、この起動を最小の電力で達成することができる。今までのところ最も低い電力のＶＣＯの１つは、弱反転技術を用いて示された。
【００２９】
ＭＥＭＳ  ＬＣ部品
高性能ＶＣＯに最も一般的なトポロジの１つは、ＬＣタンクである。このことは、ＬＣタンクは容易にＣＭＯＳ技術と統合することができ、該ＬＣタンクの性能は、統合されたリング発振器のそれより優れているという事実に大いに起因する。ＬＣタンクの性能は、その線質係数によって最適に特徴付けられる。高いＱ係数をもつＬＣタンクは、狭い応答を与え、したがって、安定した高性能発振器に適切である。したがって、ＬＣタンクの線質係数を最大化することは、さらなる研究の課題である。
【００３０】
現在までに、マイクロマシン加工バラクタの分野において、多くの研究が完成されている。このような装置のための最も単純なトポロジが図１及び図２に示される。Ｙｏｕｎｇ及びＢｏｓｅｒは、図１に示されるように、固定底板の上に懸架され、アームの機械的ネットにより支持される典型的にはアルミニウム（Ａｌ）である可動金属上板を開示する。電圧ＶDCを装置にわたり印加することにより、可動上板は、幾らかの距離ｘだけ撓み、したがって、該装置の容量が変調される。バラクタは、ＶＣＯを同調する可変装置として働く。
【００３１】
容量は以下の関係により与えられることを想起されたい。
2005518746.tif 000012
ここで、εは空気の誘電率であり、Ａは板の重なり領域であり、ｘ0は板間の公称寸法である。したがって、バラクタにおいては、この式は、
2005518746.tif 000013
となり、ここではｘは同調電圧により押し付けられた幾らかの変位である。この電圧により板間に生成された静電気力は、以下の関係
2005518746.tif 000014
により与えられる。
有効電気ばね定数は、（１２）により与えられる。
2005518746.tif 000015
【００３２】
機械的ばね定数ｋmは、上板の懸架と関連付けられ、復元力Ｆmがこの懸架により生成される。ｋmとＦmとの間の関係は、フックの法則により与えられる。
2005518746.tif 000016
Ｆm及びＦeの大きさは、平衡状態で等しい。
2005518746.tif 000017
最後に、ｋmに関するｋeの式は、以下のように書くことができる。
2005518746.tif 000018
【００３３】
2005518746.tif 000019
である場合には、２つのばね係数は等しい。この点を超えて、電気力は、最大機械的復元力を上回り、板が互いに引っ張られる。したがって、
2005518746.tif 000020
の撓みに関連する同調電圧は、引き入れ電圧と呼ばれる。この装置の理論上の同調範囲は、この場合５０％であることを示すのは、取るに足らないことである。
【００３４】
図２においては、ＣTP及びＣBPは基板に対する寄生容量を表す。これらの寄生容量は、Ｙｏｕｎｇ及びＢｏｓｅｒによる研究に示される同調範囲を劣化させるものである。典型的に、発振器用途においては、底板及び基板は両方とも接地されるため、ＣBPは無視できる。しかしながら、ＣTPは同調可能コンデンサと並行して現れる。さらに、相対的に大きな同調電圧がこれを横切る。したがって、ＣTPが上板の撓みによって変調できる合計容量の量を制限するため、この装置は、理論上の同調範囲を達成することができない。
【００３５】
この研究は、Ｚｏｕ他により発展し、６９．８％の同調範囲が達成された。彼らが導入した修正が図３に示される。ここでは、制御電圧が大きな間隙にわたり印加され、バラクタの同調可能部分は小さな間隙にわたる。この巧みな技術は、同調範囲を大幅に高めるものであるが、ＣＭＯＳ互換ではない。
【００３６】
Ｙａｏ他は、ＳＯＩにおける深い反応性イオンエッチング（ＤＲＩＥ）技術を用いて製造された横方向コーム構造を用いて３００％の同調範囲を示すが、これらの装置には、標準的なＣＭＯＳ方法との統合問題があり、結果的にはモノリシック用途には適切ではないことになる。表１は、この分野の以前の研究を概説する。
【表１】
2005518746.tif 000021
【００３７】
マイクロマシン加工技術を用いて、最近、広範にわたる高性能統合インダクタが示された。これらの装置の多くは、高い線質係数を達成した。例えば、Ｙｅｈ他は、５ＧＨｚで３０を上回るＱ係数をもつインダクタを生み出す銅被包技術を示した。Ｙｏｏｎ他は、電気めっきされた銅のソレノイド構造を用いて、２．４ＧＨｚで１６．７のＱ係数を示した。
【００３８】
インダクタのＱ係数における主要な要因は、渦電流に起因する基板に対する損失、及び装置材料の直列抵抗である。このために、懸架されたインダクタ及び銅インダクタは、さらなる研究の課題であった。例えば、Ｆａｎ他は、インダクタを基板の上に２５０μｍだけ上昇させるマイクロマシン加工ヒンジを用いて、高性能の懸架されたインダクタを示した。この以前の研究の概要が表２に示される。
【表２】
2005518746.tif 000022
これらの装置の多くは、ＣＭＯＳ技術との統合に関して重要な課題を与える。実際、幾つかのものは、まったくＣＭＯＳと互換性がない。
【００３９】
様々な統合された発振器が報告されている。さらに、完全に統合された発振器を達成するために、多くの異なる技術が考察されている。これらの装置に対する利点の有効数字は、各発振器の電力及び位相雑音性能を含む。表３は、この分野における最近の研究を概説する。
【表３】
2005518746.tif 000023
【００４０】
多くの単一パッケージのクロック部品は、テキサス・インストゥルメンツのような会社から市販されており、Ｄｉｇｉ−Ｋｅｙのような電子装置卸業者により分配されている。これらのクロックは、典型的には、システムの時間基準として巨視的結晶を利用する。さらに、これらのクロックは、顕著な電力を消費する傾向がある。多くの回路設計会社が用いる単純なリング発振器は、まさに最低の性能用途においてのみ好適である。
【００４１】
多くの技術が無線周波数（ＲＦ）用途のために開発された。この分野における顕著な貢献は、以下の部分に挙げられる。これらの研究の焦点は、移動体通信のための低位相雑音発振器を開発することであった。
【００４２】
関連技術文献
ＭＥＭＳバラクタ
米国特許第６，２４２，９８９号：「多ポート可変コンデンサを備えた物品」
米国特許第５，９５９，５１６号：「同調可能、トリム可能な超小型電子機械システム（ＭＥＭＳ）コンデンサ」
米国特許第６，２１５，６４４号：「高周波数同調可能コンデンサ」
Ｄ．Ｙｏｕｎｇ他による「マイクロマシン加工ベースのＲＦ低雑音電圧制御発振器」、ＩＥＥＥカスタム集積回路カンファレンス、ｐｐ４３１−４３４、１９９７年。
Ｊ．Ｚｏｕ他による「無線通信システムのための広範な同調範囲のＭＥＭＳ同調コンデンサの開発」国際電子装置ミーティングｐｐ．４０３−４０６、２０００年。
Ｊ．Ｙａｏ他による「ＲＦ通信用途のための高同調比のＭＥＭＳベースの同調可能コンデンサ」固相センサ及びアクチュエータのワークショップ、ｐｐ．１２４−１２７、１９９８年。
Ｊ．−Ｂ．Ｙｏｏｎ他による「ＲＦ用途のための可動誘電体をもつ高Ｑ同調可能マイクロメカニカルコンデンサ」国際電子装置ミーティングｐｐ．２０．４．２−２０．４．４、２０００年。
Ｌ．Ｆａｎ他による「受動ＲＦ部品のための汎用ＭＥＭＳプラットフォーム：懸架されたインダクタ及び可変コンデンサ」ｐｐ．２９−３３、１９９８年。
米国特許第６，２３２，８４７号：「マイクロエレクトロメカニカルシステム（ＭＥＭＳ）技術を用いたトリム可能な単一バンド及び同調可能な多バンドの統合発振器」
【００４３】
ＭＥＭＳインダクタ
Ｌ．Ｆａｎ他による「受動ＲＦ部品のための汎用ＭＥＭＳプラットフォーム：懸架されたインダクタ及び可変コンデンサ」ｐｐ．２９−３３、１９９８年。
Ｊ．−Ｌ．Ｙｅｈ他による「銅被包シリコンマイクロマシン加工構造」ＩＥＥＥマイクロエレクトロメカニカルシステムジャーナル、第９巻、第３号、ｐｐ．２８１−２８７、２０００年９月。
Ｊ．Ｂ．Ｙｏｏｎ他による「ＲＦ用途のためのＳｉ上及びガラス上の表面マイクロマシン加工ソレノイド」ＩＥＥＥ電子装置レター第２０巻、第９号、ｐｐ．４８７−４８９、１９９９年９月。
Ｊ．Ｗ．Ｒｏｇｅｒｓ他による「完全に統合された２−ＧＨｚのＶＣＯを適用した後処理Ｃｕインダクタ」ＩＥＥＥ電子装置上のトランザクション、第４８巻、第６号ｐｐ．１２８４−１２８７、２００１年６月。
Ｒ．Ｐ．Ｒｉｂａｓ他による「無線通信用途のためのモノリシック高性能３次元コイルインダクタ」国際電子装置ミーティングｐｐ．３．５．１−３．５．４．１９９７年。
Ｄ．Ｈｉｓａｍｏｔｏ他による「０．１μｍのＳＯＩ−ＣＭＯＳ及び懸架されたインダクタを特徴とするＵＬＳＩ処理により製造されたシリコンＲＦ装置」技術論文のＶＬＳＩ技術概要のシンポジウム、ｐｐ．１０４−１０５、１９９６年。
Ｒ．Ｐ．Ｒｉｂａｓ他による「標準的なＧａＡｓ  ＨＥＭＴ  ＭＭＩＣ技術におけるマイクロマシン加工された平坦な螺旋状インダクタ」ＩＥＥＥ電子装置レター、第１９巻、第８号、ｐｐ．２８５−２８７、２０００年８月。
【００４４】
回路トポロジ及びモノリシック発振器
米国特許第６，２９２，０６５号「ＬＣ  ＶＣＯのための微分制御トポロジ」
Ｊ．Ｗ．Ｒｏｇｅｒｓ他による「後処理Ｃｕインダクタをもつ完全に統合された２ＧＨｚのＶＣＯ」ＩＥＥＥカスタム集積回路カンファレンス、ｐｐ．５７５−５７８、２００１年。
Ｃ．Ｓａｍｏｒｉ他による「無線用途のための完全に統合された低出力で低雑音の２ＧＨｚ両極性ＶＣＯ」ＩＥＥＥマイクロ波及び無線部品レター、第１１巻、第５号、ｐｐ．１９９−２０１、２００１年５月。
Ｂ．ＤｅＭｕｅｒ他による「フリッカ雑音のアップコンバージョン最小化をもつ２−ＧＨｚの低位相雑音の統合ＬＣ−ＶＣＯ」ＩＥＥＥ、固体回路ジャーナル、第３５巻、第７号、ｐｐ．１０３４−１０３８、２０００年７月。
Ａ．Ｄｅｃ他による「マイクロ波ＭＥＭＳベースの電圧制御発振器」ＩＥＥＥマイクロ波理論及び技術のトランザクション」第４８巻、第１１号、ｐｐ．１９４３−１９４９、２０００年９月。
Ｉ．Ｎｏｖｏｆ他による「１５から２４０ＭＨｚのロック範囲及び±５０ｐｓのジッタをもつ完全に統合されたＣＭＯＳ位相ロックループ」固体回路カンファレンス、１９９５年、技術論文の概要。第４２回ＩＳＳＣＣ、１９９５年、国際ＩＥＥＥ、２月１５−１７日、１９９５年、ｐｐ。１１２−１１３、３４７。
Ａ．Ｄｅｃ他による「マイクロ波ＭＥＭＳベースの電圧制御発振器」ＩＥＥＥマイクロ波理論及び技術のトランザクション、第４８巻、第１１号、２０００年１１月。
Ｂ．−Ｕ．Ｋｌｅｐｓｅｒ他による「完全に統合されたＳｉＧｅ両極性２．４ＧＨｚのブルートゥース電圧制御発振器」ＩＥＥＥ高周波集積回路シンポイジウム、ｐｐ．６１−６４、２０００年。
Ｍ．Ｚａｎｎｏｔｈ他による「統合されたバイアスネットをもつ単一チップのＳｉ両極性１．６ＧＨｚＶＣＯ」ＩＥＥＥマイクロ波理論及び技術のトランザクション、第４８巻、第２号、ｐｐ．２０３−２０５、２０００年２月。
Ｍ．Ｈａｒａｄａ他による「０．５Ｖの極めて低い電圧で作動するＣＭＯＳ／ＳＩＭＯＸにおける２−ＧＨｚのＲＦフロントエンド回路」ＩＥＥＥ固体回路ジャーナル、第３５巻、第１２号、ｐｐ．２０００−２００４、２０００年１２月。
Ｃ．−ＭＨｕｎｇ他による「６００−ｋＨｚオフセットで−１２６ｄＢｃ／Ｈｚの位相雑音をもつパッケージされた１．１ＧＨｚのＣＭＯＳ  ＶＣＯ」ＩＥＥＥ固体回路ジャーナル第３５巻、第１号、ｐｐ．１００−１０３、２０００年１月。
Ｆ．Ｓｖｅｌｔｏ他による「１．３ＧＨｚの低位相雑音の完全に同調可能なＣＭＯＳ  ＬＣ  ＶＣＯ」ＩＥＥＥ固体回路ジャーナル、第３５巻、第３号，ｐｐ．３５６−３６１、２０００年３月。
Ｊ．Ｚｏｈｉｏｓ他「完全に統合された１ＧＨｚのＢｉＣＭＯＳ  ＶＣＯ」電子装置、回路、及びシステムの第６回ＩＥＥＥ国際カンファレンス会報、第１巻、ｐｐ．１９３−１９６、１９９９年
Ｄ．Ｊ．Ｙｏｕｎｇ他による「オンチップ高Ｑ３次元コイルインダクタ及びマイクロマシン加工された可変コンデンサを用いた低雑音ＲＦ電圧制御発振器」固体センサ及びアクチュエータのワークショップ、ｐｐ．１２８−１３１、１９９８年。
Ｔ．Ａ．Ｒｏｅｓｓｉｎｇ他による「低雑音穿孔構成をもつ表面がマイクロマシン加工された１ＭＨｚ発振器」固体センサ及びアクチュエータのワークショップ、１９９８年。
Ｊ．Ｃｒａｎｉｎｃｋｘ他による「最適化された中空の螺旋状インダクタを用いた１．８ＧＨｚのＣＭＯＳ低位相雑音電圧制御発振器」ＩＥＥＥ固体回路ジャーナル、第３２巻、第５号、ｐｐ．７３６−７４４、１９９７年５月。
Ｊ．Ｃｒａｎｉｎｃｋｘ他による「プレスカラーをもつ１．８ＧＨｚのＣＭＯＳ低位相雑音電圧制御発振器」ＩＥＥＥ固体回路ジャーナル、第３０巻、第１２号、ｐｐ．１４７４−１４８２、１９９５年１２月。
Ｄ．Ｙｏｕｎｇ他「マイクロマシン加工ベースのＲＦ低雑音電圧制御発振器」ＩＥＥＥカスタム集積回路カンファレンス、ｐｐ．４３１−４３４、１９９７年。
【発明の開示】
【００４５】
本発明の教示は、ＭＥＭＳベースのコンピュータシステム、及びそれに用いるクロック生成発振器回路、並びにＬＣタンク装置を含む。回路及び装置は、外部部品を必要とすることなく、単一基板上に製造することができる。
【００４６】
一実施形態においては、外部部品を必要とすることなく、高度に安定したデジタル出力信号を生成するＭＥＭＳベースのクロック発振回路が提供される。この回路は、基板と該基板上に製造された発振器とを含む。発振器は、高周波数の周期信号を生成する高ＱのＭＥＭＳ  ＬＣタンク装置を含む。この回路はまた、さらに基板上に製造された周期信号を高周波数のデジタル出力信号に変換するための第１回路構成を含む。
【００４７】
周期信号は正弦波状であり、かつオリジナル周波数を有する。出力信号は、オリジナル周波数の半分の周波数を有する方形波信号とすることができる。
【００４８】
クロック発振器回路は、さらに基板上に製造された第２の回路構成を含み、デジタル出力信号の周波数を、少なくとも１つのより低い所望の用途の周波数に分割し、したがって、該信号の位相雑音を減少させて、安定性を高める。
【００４９】
第１及び第２の回路構成及び発振器は、ＣＭＯＳ両立性工程により、基板上に製造することができる。
【００５０】
ＣＭＯＳ両立性工程は、バルク又はＳＯＩ  ＣＭＯＳ方法とすることができる。
【００５１】
周期信号は、正弦波状差分信号とすることができ、第１の回路構成は、該差分信号を単一端信号に変換することができる。
【００５２】
第１の回路構成は、さらに、単一端信号を高周波数の方形波デジタル出力信号に変換することができる。
【００５３】
第２の回路構成は、第１の回路構成に結合された少なくとも１つのフリップ・フロップを含み、方形波デジタル出力信号の周波数を少なくとも１つのより低い所望の用途の周波数に分割することができる。
【００５４】
基板はバルク又はＳＯＩ基板とすることができる。
【００５５】
別の実施形態においては、低雑音で高周波数の周期信号を生成するＭＥＭＳベースの発振器回路が提供される。発振器回路は、基板と、ＣＭＯＳ両立性工程により、該基板上に製造された高ＱのＭＥＭＳ  ＬＣタンク装置とを含む。この回路はまた、ＣＭＯＳ両立性工程により、さらに基板上に製造され、ＬＣタンクに結合された回路構成を含み、周期信号を生成する。
【００５６】
周波数は、発振器回路を制御入力に応答して同調させるように可変であることができる。
【００５７】
ＣＭＯＳ両立性工程は、バルク又はＳＯＩ  ＣＭＯＳ方法とすることができる。
【００５８】
発振器回路は、フリッカ雑音のアップコンバージョンを減少させるように、二重にバランスがとられた発振器回路とすることができる。
【００５９】
ＬＣタンクは、制御入力に応答して変化する容量を有する少なくとも１つのマイクロマシン加工されたバラクタを含むことができる。
【００６０】
少なくとも１つのバラクタは、上板を含むことができ、回路構成は、バイパスコンデンサを含み、該上板に対する該回路構成の残りの部分からの制御入力を阻止することができる。
【００６１】
発振器回路は、フリッカ雑音のアップコンバージョンを減少させるように、二重にバランスがとられた、交差対の発振器回路とすることができる。
【００６２】
さらに別の実施形態においては、高い線質係数を有するＭＥＭＳベースのＬＣタンク装置が提供される。この装置は、基板と、ＣＭＯＳ両立性工程により、該基板上に製造された少なくとも１つのマイクロマシン加工されたバラクタとを含む。この装置は、さらに、少なくとも１つのバラクタに結合され、ＣＭＯＳ両立性工程により、該基板上に製造されたマイクロマシン加工されたインダクタを含む。
【００６３】
少なくとも１つのバラクタは、同調範囲を装置に与えるように可変の容量を有することができる。
【００６４】
インダクタは、基板の上に懸架して、ＣＭＯＳ両立性工程中又は該ＣＭＯＳ両立性工程が完了したときに放されることができる。
【００６５】
インダクタは中空であり、ＣＭＯＳ両立性工程により形成された固定具により、基板の上に懸架することができる。
【００６６】
少なくとも１つのバラクタは、固定底板と、該底板の上に懸架され、ＣＭＯＳ両立性工程中又は該ＣＭＯＳ両立性工程が完了したときに放される可動上板とを有することができる。
【００６７】
上板は、少なくとも１つのバラクタの容量を同調させるように、制御入力に基づいて撓むことができる。
【００６８】
上板は、ＣＭＯＳ両立性工程により定められた機械的懸架ネットによって、底板の上に懸架することができる。
【００６９】
少なくとも１つのバラクタ及びインダクタは、ＣＭＯＳ両立性工程における導電層により定めることができる。
【００７０】
導電層は、金属層とすることができる。
【００７１】
ＣＭＯＳ両立性工程は、バルク又はＳＯＩ  ＣＭＯＳ方法とすることができる。
【００７２】
上板は、ＣＭＯＳ両立性工程中に、又は該ＣＭＯＳ両立性工程が完了したときに、上板の取り外しを可能にする複数のエッチング穴を有することができる。
【００７３】
基板は、バルク又はＳＯＩ基板とすることができる。
【００７４】
少なくとも１つのバラクタ及びインダクタは、ＭｉＭ層であるか、又は２つのレベルの金属ルーティング層により定めることができる。
【００７５】
さらに別の実施形態においては、高度に安定したデジタル出力信号を生成するＭＥＭＳベースのクロック発振回路が提供される。この回路は、第１の基板上に製造された発振器を含み、周期信号を生成する高ＱのＭＥＭＳ  ＬＣタンク装置を含む。この回路は、さらに、第２の基板上に製造された第１の回路構成を含み、周期信号を高周波数のデジタル出力信号に変換する。
【００７６】
第１及び第２の基板は、区別できるものであるか、又は、クロック発振回路がモノリシック回路になるように同じものとすることができる。
【００７７】
さらに別の実施形態においては、コンピュータシステムが提供される。コンピュータシステムは、データバス、該データバスに対して二方向に結合された中央処理装置と、該データバスに対して二方向に結合された非常駐メモリと、該データバスに対して二方向に結合された持続メモリとを含む。コンピュータシステムは、さらに、ＭＥＭＳベースのクロック発振回路を含み、コンピュータシステム内で用いるのに好適な、高度に安定したデジタル出力信号を生成する。クロック発振回路は、第１の基板上に製造され、周期信号を生成する高ＱのＭＥＭＳ  ＬＣタンク装置を含む発振器を含む。第１の回路構成は、第２の基板上に製造されて、周期信号を、高周波数のデジタル出力信号に変換する。
【００７８】
本発明の特徴及び利点は、本発明を実行するのに最適なモードの以下の詳細な説明を、添付の図面と関連させて読むことにより、容易に明らかになるであろう。
【発明を実施するための最良の形態】
【００７９】
ここで図４ａを参照すると、以前のＭＥＭＳ研究に関連する最も重要な難点を中心に扱う、全体が４０で示される、ＳＯＩ基板上に製造されたバラクタの第１の実施形態が示されている。第１に、モノリシック統合を達成するために、製造工程はＣＭＯＳ両立性のものである。第２に、同調範囲は十分に広い。第３に、線質係数（Ｑ係数）は高い。バラクタ４０は、これらすべての問題を、以下のように対処する。
【００８０】
第１に、バラクタ４０の平行板が標準的なＣＭＯＳ方法の一部として製造され、ここでは、金属−絶縁物−金属（ＭｉＭ）層であるか、又は適切な金属ルーティング層が用いられる。支持アーム４５は、上板４２を底板４４の上に支持する。支持アーム４５は、上板４２を適切に懸架するために、種々の幾何学的形状の１つにより設計することができる。この構造を定めるのに、付加的な工程段階は必要ない。しかしながら、マスクのない後処理を用いて、板４２と板４４との間、及びこれらの上の絶縁材を除去することにより、該板４２及び該板４４を取り外す。この取り外しは、ボンドパッド開口部が定められる標準的なＣＭＯＳ工程段階を用いることにより可能になる。これらのボンドパッドウィンドウをＭＥＭＳバラクタ構造の周りに置くことにより、装置は、取り外しされない場合は、露出されることになる。この構造を取り外すために、付加的なエッチングが必要になることがあるが、ボンドパッドエッチングは、既に、継続されるエッチングのためにマスキングウィンドウを定めているために、このエッチングは、付加的なマスク段階なしで達成することができる。上板４２は、該上板４２の取り外しを可能にするエッチング穴４３を含む。
【００８１】
第２に、バラクタ４０の下にある基板４６を裏面エッチング部を通して除去することは、寄生損を最小にし、したがって、同調範囲が高められ、所定のトポロジに対して、５０％の理論上の制限に接近する。基板４６が除去されない場合には、大きな寄生容量がバラクタ４０と並行して存在し、同調範囲は、以前の研究で観察されたように、ひどく劣化する。寄生容量はそれほどひどくないため、高抵抗ＳＯＩ基板４８を用いることにより、この段階を省くことができる。ＳＯＩ基板４８の使用は、これらの製造における選択肢に対して重要である。真性埋込酸化物（すなわち、ＢＯＸ５０）は、シリコン（Ｓｉ）裏面エッチング停止部であるか、又は高抵抗基板４８からの隔離物として用いられる。この技術は、ＢＯＸ５０がないために、標準的なバルクＳｉ基板によっては実行できない。
【００８２】
最後に、バラクタ４０は、銅で設計され、したがって、シート抵抗は、アルミニウムと比較すると大幅に低く、このことは、Ｑ係数を高めることになる。これまでの従来技術で、Ｃｕバラクタが報告されたことはない。バラクタ４０は、バラクタの幾何学的形状と、板４２及び４４の間の公称間隙ｘ0により設定された公称静電容量を示す。正のＤＣ電圧ＶDCを板４２及び４４にわたり印加することにより、静電気力によって、可動上板５４は幾らかの距離ｘだけ撓むことになり、したがって、容量を変調させる。したがって、この可変容量は、以下の関係
2005518746.tif 000024
により説明され、ここで、εは空気の誘電率であり、Ａは板の重なり領域であり、ｘ0は板４２と４２との間の公称寸法であり、ｘはＤＣ同調電圧ＶDCにより押し付けられた幾らかの変位である。このトポロジに対する最大変位はｘ0／３であり、これを超えて、電気力が最大機械復元力を上回り、板４２及び４４が互いに引っ張られることが示される。さらに、バラクタ５２に対する理論上の同調範囲は、この場合には５０％になることが示される。
【００８３】
バラクタ４０の性能は、材料及び装置の幾何学的形状に依存する。具体的には、機械的懸架ネット４５に関連する機械的ばね係数が同調電圧応答を定める。さらに、装置の幾何学的形状が達成可能な容量を定める。
【００８４】
ここで図４ｂ及び図４ｃを参照すると、全体が５２で示される、バルクＣＭＯＳ方法により製造された本発明のバラクタの第２の実施形態が示されている。バラクタ５２は、可動上板５４及び静止底板５６を含む。上板５４は、固定具において基板６０に固定された機械的懸架ネット５８により底板５６の上に支持される。
【００８５】
特に、マイクロメカニカル・バラクタ５２は、従来技術で示されるものと同様な並行板トポロジを有する。バラクタ５２は、金属の上板５４を空気中で、固定金属底板５６の上に、機械的に懸架することにより構成される。機械的懸架ネット５８は、図示のように、上板５４のための支持を与える。バラクタ５２は、バラクタの幾何学的形状と、板５４と５６との間の公称間隙ｘ0により設定される公称容量を示す。正のＤＣ電圧ＶDCを板５４及び５６にわたり印加することにより、静電気力によって、可動上板５４は幾らかの距離ｘだけ撓むことになり、したがって、容量を変調させる。したがって、この可変容量は、以下の関係
2005518746.tif 000025
により説明され、ここで、εは空気の誘電率であり、Ａは板の重なり領域であり、ｘ0は板５４と５６との間の公称寸法であり、ｘはＤＣ同調電圧ＶDCにより押し付けられた幾らかの変位である。このトポロジに対する最大変位はｘ0／３であり、これを超えて、電気力が最大機械復元力を上回り、板５４及び５６が互いに引っ張られることが示される。さらに、バラクタ５２に対する理論上の同調範囲は、この場合には５０％になることが示される。
【００８６】
バラクタ５２の性能は、材料及び装置の幾何学的形状に依存する。具体的には、機械的懸架ネット５８に関連する機械的ばね係数が同調電圧応答を定める。さらに、装置の幾何学的形状が達成可能な容量を定める。バラクタ５２は、０．２５ｐＦに近い公称容量を実現し、０から１．２Ｖまでの範囲に及ぶ電圧に応答するように設計された。これらの装置の設計パラメータの概要は、表４に与えられる。
【表４】
2005518746.tif 000026
【００８７】
上記のパラメータは、本発明の１つの非常に特定の実施形態の例示的なものに過ぎないことが理解されるであろう。当業者は、これらのパラメータの調整がどのように回路に影響するかを容易に理解し、本発明の教示により、ここに説明されたもののような他の回路を容易に設計することができるであろう。
【００８８】
ここで図５ａを参照すると、前述されたバラクタ４０及び５２の製造工程と互換性がある、ＳＯＩ  ＣＭＯＳ方法により製造された懸架されたインダクタ６４の第１の実施形態が示されている。具体的には、インダクタ６４及びその支持固定具は、標準的なＳＯＩ  ＣＭＯＳ方法により定められる。インダクタコイル６４は、円形で中空であり、中空のインダクタは、優れたＱを示し、内側の巻線は全体のインダクタンスにほとんど寄与しないことが周知であるため、螺旋の回転は、円の完全な中心の中まで継続しないことを意味する。コイルは、さらに、ＣＭＯＳ方法の必要条件を満たすために、正方形であるか又は八角形であってもよい。インダクタコイル６４は、金属層に懸架され、付加的に、６６で示されるように、該インダクタの下の基板を除去することができる。このように、渦電流に起因する基板６８に対する寄生損を最小にすることができ、装置のシート抵抗を低くし、高いＱ係数を得ることができる。バラクタ４０及び５２と同様に、ＢＯＸ７０を含む高抵抗ＳＯＩ基板が用いられる場合には、裏面のエッチング段階は省くことができる。
【００８９】
ここで図５ｂを参照すると、全体が７２で示される、バルクＣＭＯＳ方法により製造された懸架されたインダクタの第２の実施形態が示されている。インダクタ７２は、ＣＭＯＳ方法の必要条件を満たすために、正方形、円形、又は八角形とすることができる。インダクタ７２及びその支持固定具７４は、標準的なバルクＣＭＯＳ方法により定められ、これを定めるために、付加的な製造段階は必要としない。
【００９０】
インダクタ７２は、図４ｂ及び図４ｃのＭＥＭＳバラクタ５２と結合され、これは懸架されたインダクタである。インダクタ７２は、さらに、標準的なＣＭＯＳにより製造され、標準的な方法により定められる固定具７４によって、基板の上に懸架される。インダクタ７２の周りの誘電材は、線質係数を増加させるために除去される。誘電体を除去することは、インダクタ７２と基板７６との間の容量結合を減少させ、したがって、該基板７６において誘起された渦電流によるエネルギ損失を減少させる。インダクタ７２は、さらに、直列抵抗に起因する損失を阻止するように最後の厚い金属層に製造される。インダクタ７２は、さらに、渦電流に起因する損失を減少させるように、パターン加工された接地シールドを含むことができる。この接地シールドは、さらに、標準的なＣＭＯＳ方法により定めることができる。
【００９１】
この装置の幾何学的形状は、性能を定める。単純なモデルを用いることにより、インダクタンスを以下の関係
2005518746.tif 000027
により推定することができ、ここでａは螺旋の平均半径であり、ｎは回転数であり、μはコアの透磁率であり、ｒは螺旋の半径である。
【００９２】
インダクタ７２の設計の目的は、Ｑ係数を最大化する一方で、１０ｎＨに近い公称インダクタンスを実現することであった。インダクタの設計パラメータの概要は、表５に示される。
【表５】
2005518746.tif 000028
【００９３】
ここで図６を参照すると、発振器のための同調可能なＬＣタンク装置、又は基準を形成するために、ＭＥＭＳバラクタ及びインダクタが並列に置かるか又は結合されている。現在まで、以前の研究で、高いＱタンク装置を実現する単一の互換方法において、モノリシックＭＥＭＳバラクタ及びインダクタが互いに結合されたものが示されたことはない。タンクは、本質的には、抵抗Ｒにより表される寄生損素子と並列のインダクタ及びコンデンサである。タンク装置は、低いＱ性能と比較すると、高Ｑ性能を示す。結合されたタンク装置は、該タンク装置のいわゆる共振周波数ｆ0の周りに、緊密に集中する応答を与える。安定した周波数出力が求められるため、この種の性能は、発振器を構成するときに望ましい。
【００９４】
第１の実施形態の回路トポロジには２つの主要な部品がある。第１のものは、図７ａに示される低雑音で低電力の発振器コアである。第２のものは、図８ａに示される、方形波デジタルクロック出力を実現する支持回路構成である。
【００９５】
図７ａの発振器コアのトポロジは、以下の特徴を有する。第１に、このトポロジはＣＭＯＳ装置のフリッカ雑音、すなわち振動周波数周りのアップコンバーションに起因する位相雑音の主要な源を緩和するものとして周知である。このことは、図示のように、二重にバランスがとられた構造の性質により達成される。この構造は、上部−底部及び左右の両方の対称性を有する。尾電流源は、フリッカ雑音の主要な源である。したがって、この回路は、同相モードの除去率を増加させることにより、同相モード点からの雑音注入を最小にするように、カスコードされた電流源として実施される。
【００９６】
さらに、以前の研究においては、同相モードコンデンサ８４の使用により、フリッカ雑音注入を削減できることが示された。さらに、尾電流は、典型的なＣＭＯＳ技術における等価のｎＭＯＳ装置より大幅に少ないフリッカ雑音を示すものとして周知のｐＭＯＳ装置により調達される。さらに、このような相補構造のトランスコンダクタンスは、すべてｎＭＯＳであるか又はすべてｐＭＯＳのレンディションの２倍ほど高い。より高いトランスコンダクタンスは、より低い電力での起動を可能にする。最後に、この構成は、前述されたマイクロマシン加工されたＬＣタンク装置と互換性がある。
【００９７】
ＬＣタンク装置に関連して、このトポロジに関する幾つかの主要な特徴は、バイパスコンデンサ８０及びＭＯＳレジスタ８２を用いることであり、これにより、同調、制御入力電圧が印加される。バイパスバイパスコンデンサ８０は、一対の並行バラクタ４０の上板４２上のＤＣ同調電圧を阻止する。ＭＯＳレジスタ８２は、バラクタ４０に対する同調電圧の印加を可能にする高インピーダンス装置である。このような装置なしでは、インダクタ６４は、バイパスコンデンサ８０と共振する。最後に、交差対装置は、弱反転方式において又はこれと似たものでバイアスされて、ゲインを最大にし、電力消費及びアクティブな装置からの雑音寄与を最小にする。以下は、このトポロジについての組み合わされた特徴の概要である。
・対称性及びフリッカ雑音の緩和のための二重にバランスがとられた構造、及び低電力起動
・フリッカ雑音阻止のためのカスコードされた尾電流
・フリッカ雑音阻止のための同相モードコンデンサ８４
・フリッカ雑音注入を最小にするｐＭＯＳ尾電流
・ＭＥＭＳタンクとの互換性
・電力及び雑音の最小化のための弱反転にある又はほぼ弱反転のアクティブな装置
【００９８】
図７ｂは、本発明の第２の実施形態のフリッカ雑音削減をもつ、二重にバランスがとられた交差対の負抵抗ＣＭＯＳ  ＭＥＭＳ−ＬＣ発振器を示す。図７ｂのトポロジは、前述された第２の実施形態のタンク回路に対して−２／ｇmの負抵抗を示し、したがって、タンク内の損失を相殺する。発振器は、図７ａの実施形態と同様に、一対のバラクタ５２、インダクタ７２、ＭＯＳレジスタ８８、及び同調モードコンデンサ８４を含む。バイパスコンデンサ８６は、回路の残りの部分から同調電圧を隔離する。この設計は、十分なマージンでＢａｒｋｈａｕｓｓｅｎ起動基準を満たすために、０度の位相シフトで少なくとも５のループゲインを実現するように仕上げられた。図７ｂの回路は、種々の異なるパラメータで作ることができる。
【００９９】
前述されたように、位相雑音密度は、Ｑの増加によってだけではなく、さらに回路の雑音指数Ｆを減少させることによっても削減することができる。ＣＭＯＳ電子装置の位相雑音及びジッタに対する最も重要な貢献は、装置のフリッカ雑音である。具体的には、バイアス電流源からの低周波数装置のフリッカ雑音は、発振器の基本周波数の周りで変調されて高い周波数に変換される。改善された技術は、この源からのフリッカ雑音のアップコンバージョンを減少させ、効率的に発振器の雑音指数を改善する。特に、トポロジ及びバイアス点の両方は、回路の雑音指数を減少するように考慮される。用いられる考察には、以下のものが含まれる。
・対称的なトポロジ
二重にバランスがとられた構成は、出力信号の波形が対称になり、したがって、上昇縁及び下降縁が異なることになる可能性を減少させるように選択された。波形の対称性は、尾電流源からのフリッカ雑音のアップコンバージョンを減衰できることが示された。
・安定化された同調モード点トポロジ
同調モード点の安定化は、タンクの中へのフリッカ雑音の注入を減少できることが示された。バイパスコンデンサ８６は、同調モード点を安定化させるために、尾電流装置にわたり結合される。
・最適なバイアス
零入力電流は、電流が制限される方式のエッジ上で、タンクが電圧を維持できるように設定された。
・ＰＭＯＳバイアス
ＰＭＯＳ装置は、典型的には、同じ大きさのＮＭＯＳ装置より１０ｄＢ少ないフリッカ雑音密度を示す。このことは、典型的なＣＭＯＳ方法におけるＰＭＯＳ装置の埋め込みチャネル作動に帰することができる。
・弱反転
以前の研究は、フリッカ雑音は弱反転で減少されることを示す。弱反転で尾電流源をバイアスすることにより、この効果は、位相雑音性能を改善することができる。
【０１００】
図７ｃは、本発明の第３の実施形態を示す。ここでは、ＭＥＭＳバラクタ（すなわち、５２’）の同調電圧が、ＭＥＭＳバラクタ構造自体によって、維持回路から隔離された同調ノードに印加されるため、図７ａ及び図７ｂの実施形態の阻止コンデンサは必要ではない。発振器は、インダクタ７２’と同調モードコンデンサ８７’とを含む。主な表示により示されるように、バラクタ５２’、インダクタ７２’、及びコンデンサ８７’は、図７ｂのバラクタ５２、インダクタ７２、及びコンデンサ８７と同じであるか又は同様の構造を有する。
【０１０１】
図８ａの発振器コアは、タンクを横切ってタップされる差分正弦波状信号を生成する。この信号をクロック又は方形波信号に変換するために、差分信号は、図８ａに示されるように、単一端信号に変換される。この信号は、次いで、Ｄ入力に戻るように接続された相補出力を有するＤフリップ・プロップをクロック制御する。ここから、クロックは、任意に分割されて、どんな出力周波数も達成できることになる。このことは、クロックの分割は、位相雑音性能を改善するため、本発明に関連する利点である。この重要性を明らかにするために、高性能発振器が相対的に高い周波数で設計され、その位相雑音性能は、分割される毎に改善される。このことは、高性能クロックが非常に低い周波数で作られ、その位相雑音性能は、作動周波数まで増加されることにより劣化する、この分野における最近の傾向と対照的なものである。以前の手法における周波数の安定性に対しては、実質的な組織的利点がある。位相、及び、周波数、及び線形作用素、具体的には、周波数により関連付けられたものは、
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により与えられる位相の時間差分であり、ここでωはラジアン共振周波数であり、φは位相であり、ｔは時間である。自律発振器の理想的な電圧出力ｖ0（ｔ）を時間ｔの関数として考える。この信号は、
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のように数学的に表すことができ、ここでωは基本ラジアン周波数であり、Ｖ0は公称電圧振幅である。次に、雑音源の影響下での同じ発振器の出力は、
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により説明され、ここでφ（ｔ）は、一般には、ゼロ平均確立法である。φ（ｔ）は、発振器の位相雑音を表す。この信号が積分値Ｎにより除算されると、信号は、次に、
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になり、ここで、狭帯域ＦＭ近似を用いると、位相雑音出力はＮ2だけ減少する。対照的に、発振器の出力信号が積分値Ｎにより乗算された場合には、出力信号は、
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により説明され、位相雑音出力はＮ2だけ増加する。明らかに、本発明の手法は、蓄積された位相雑音を大幅に減らし、したがって周波数の安定を高めるものである。最後に、フリップ・フロップのＱ出力は、次に、バッファされ、クロックは幾らかの任意の負荷を駆動する。
【０１０２】
第２の実施形態の完全なクロック基準は、図８ｂに示される。クロック発振器は、単一端を駆動する差分出力信号を、単位利得をもつ差動変換増幅器に与える。一連のフリップ・フロップは、次に、信号を適切な周波数に分割する。表６は、図８ｂの回路に対する性能パラメータの概要を与える。
【表６】
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【０１０３】
第２の実施形態のマイクロメカニカルＬＣ部品は、標準的なＭｉＭコンデンサ及びインダクタに修正を必要とした。バラクタ５２は、機械的支持ネット５８の付加、並びに、構造の取り外しを可能にするために、上板５４にエッチング穴を含むことを必要とした。パシベーションカットが両方の装置の周りに作られた。この製造技術は、マスクなしの後処理を可能にし、ここでは、構造を、必要に応じて、単純な湿潤エッチング化学により完全に取り外すことができる。しかしながら、この構造は、標準的なＣＭＯＳ方法の一部として作られたパシベーションカットからほぼ完全に取り外される。
【０１０４】
開発された製造技術は、図９ａないし図９ｄを参照して述べられる以下の段階を含むことができる。図９ａないし図９ｄの各々においては、ファントム誘電体層９１、９２、９３、及び９４が示されている。さらに、金属層９５、９６、及び９７が示される。バイア９８のようなバイアが金属層９５、９６、及び９７を相互連結する。さらに、基板９０上に形成されたＭＥＭ装置の懸架された部分１００及び固定部分９９が示される。さらに、アクティブなＣＭＯＳ装置１０２が基板９０上に形成される。
【０１０５】
第１に、ＭＥＭＳバラクタ（図４ａ及び図４ｂの４０又は５２）及びＭＥＭＳインダクタ（図５ａ及び図５ｂの６４及び７２）が、ＭＩＭ層であるか又は２つのレベルの金属ルーティング層のいずれかと、標準的なＣＭＯＳ方法によりこれらの層を相互接続するバイアとにより定められ、これは図９ａにおいて、３つの金属相互接続層９５、９６、及び９７による方法が完了した状態で示されている。したがって、この構造を定めるのに付加的なマスクが要求されることはない。
【０１０６】
図９ｂに示されるように、ＭＥＭＳ装置は、標準的なＣＭＯＳボンドパッドカットから露出される。第１の及び任意のマスク（高抵抗ＳＯＩ基板が前述のように用いられる場合、又は、基板がバルク基板である場合には任意である）は、Ｓｉ基板（図４ａ及び図５ａの４８又は６８）を裏面からエッチングし、各々の装置の周りのＢＯＸ（図４ａ及び図５ａの５０又は７０）で停止するためのものである。
【０１０７】
除去された基板は、図９ｃに示される。最後に、バラクタ（図４ａ及び図４ｂの４０又は５２）及びインダクタ（図５ａ及び図５ｂの６４又は７２）の周りの絶縁誘電材料は、ボンドパッドカットが装置を取り外ししない場合には除去することができる。図９ｄに示されるこの段階は、バラクタ板（図４ａの４２及び４４、及び図４ｃの５４及び５６）を取り外しし、インダクタ（図５ａ及び図５ｂの６４又は７２）懸架する。
【０１０８】
製造工程で対処される主要な概念は、以下に概説される。
・標準的なバルク又はＳＯＩ  ＣＭＯＳ方法で定められる構造金属
・後処理としてのエッチング部の取り外し
・後処理としての任意の裏面エッチング
【０１０９】
省略された製造フロー図は図９ａないし図９ｄに示され、これらは表７に示されるエッチング化学により参照される。
【表７】
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【０１１０】
完全なモノリシック発振器
結果としてもたらされるクロック発振回路は、低位相雑音及び低出力を有し、同調可能であり、デジタルのクロック出力を与える時間基準を与える。これらは、以下に限定されるものではないが、組み込まれたマイクロコントローラ及びマイクロプロセッサのためのクロックを含む無数の用途に好適である。
【０１１１】
要約すると、本発明は、以下に限定されるものではないが、以下のものを含む多数の独特な利点を提供する。
・高ＱのＭＥＭＳ  ＬＣタンクにより実現される、外部部品を必要としない、高度に安定したモノリシックＣＭＯＳクロック発振回路
・標準的なＣＭＯＳ方法の層及びマスクのない取り外し後処理を用いることにより実現される標準的な業務用ＣＭＯＳ互換ＭＥＭＳ  ＬＣタンク
・フリッカ雑音のアップコンバージョンの削減により改善された周波数安定のための発振器回路トポロジ
・ボトムアップ周波数生成と同等の安定性を与えるトップダウン周波数生成
・クロック発振費用トの大幅な削減
・クロック発振電力の大幅な削減
・ピン係数の減少、したがってマイクロコントローラ及びマイクロプロセッサの包装費用の減少
・クロック発振がオンチップであり、別々のパッケージにおける個別の部品ではないことによる、全体の大きさ及び組み込まれるシステムの大幅な減少
・モノリシック統合及びボードレベルの統合ではないことに起因して増加した信頼性
・幅広い同調範囲（連続的及び個別の）
【０１１２】
本発明においては、クロック発振回路構成、又は時間基準は、オンチップで統合することができる。すべての同期集積回路においては、信号のようなアプリケーションが必要である。本発明を集積回路適用例に組み込んだものは、図１０に示される。クロック発振器１０４は、マイクロプロセッサ、マイクロコントローラその他の同期装置１０６のような集積回路の一部として形成される。同期半導体装置１０６は、様々な電子サブシステムを含む基板上に形成される。パッケージ１０８は、半導体装置１０６のために与えられる。換言すると、クロック発振回路構成は、完全な集積回路のモノリシック部品になることができ、これは、共通の基盤上で支持する電子装置により製造することができる。
【０１１３】
本発明の実施形態が図示され述べられたが、これらの実施形態が、本発明のすべての可能性のある形態を図示し述べるものであることを意図するものではない。むしろ、本明細書に用いられる語句は、限定するものではなく、説明用の語句であり、本発明の精神及び範囲から離れることなく、種々の変更ができることを理解されたい。
【０１１４】
例えば、上の説明は、本発明のモノリシック態様に、大いに焦点が当てられている。当業者は、例えば、標準的なＣＭＯＳ方法によるＭＥＭＳベースの装置の構成は、本発明がモノリシックであるという必要条件なしで実現できるというような、本発明の多数の利点を容易に認識するであろう。
【０１１５】
さらに、本発明は、ＰＤＡ、携帯電話、携帯用コンピュータ、デスクトップコンピュータなどのような特定の適用例の広範にわたる用途を有する。
【図面の簡単な説明】
【０１１６】
【図１】従来技術のマイクロメカニカル・バラクタの平面概略図である。
【図２】図１の線２−２に沿って取った従来技術のバラクタの側断面図である。
【図３】別の従来技術のバラクタの側断面図である。
【図４ａ】本発明の一実施形態により構成されたバラクタの切り取り斜視図である。
【図４ｂ】本発明の第２の実施形態により構成されたバラクタの上面斜視図である。
【図４ｃ】図４ｂの線４ｃ−４ｃに沿って取った本発明の第２の実施形態の部分切欠側断面図である。
【図５ａ】本発明の一実施形態により構成されたインダクタの切り取り斜視図である。
【図５ｂ】本発明の第２の実施形態により構成されたインダクタの斜視図である。
【図６】本発明のタンク装置の回路図である。
【図７ａ】本発明の第１の実施形態の発振器コアの回路図である。
【図７ｂ】本発明の第２の実施形態の発振器コアの回路図である。
【図７ｃ】本発明の第３の実施形態の発振器コアの回路図である。
【図８ａ】本発明の第１の実施形態の発振器アーキテクチャの回路図である。
【図８ｂ】本発明の第２の実施形態のモノリシックＣＭＯＳ−ＭＥＭＳクロック基準回路の回路図である。
【図９ａ】標準的なバルク又はＳＯＩ  ＣＭＯＳ方法における本発明の省略された製造フロー図を総合的に与える斜視概略図である。
【図９ｂ】標準的なバルク又はＳＯＩ  ＣＭＯＳ方法における本発明の省略された製造フロー図を総合的に与える斜視概略図である。
【図９ｃ】標準的なバルク又はＳＯＩ  ＣＭＯＳ方法における本発明の省略された製造フロー図を総合的に与える斜視概略図である。
【図９ｄ】標準的なバルク又はＳＯＩ  ＣＭＯＳ方法における本発明の省略された製造フロー図を総合的に与える斜視概略図である。
【図１０】装置のためのパッケージと併せて、様々な電子サブシステムを含む単一基板上における本発明の同期半導体装置の斜視概略図である。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図５ａ】
2005518746.tif 000042
【図５ｂ】
2005518746.tif 000043
【図６】
2005518746.tif 000044
【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図８ａ】
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【図８ｂ】
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【図９ａ】
2005518746.tif 000050
【図９ｂ】
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【図９ｃ】
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【図９ｄ】
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【図１０】
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【国際調査報告】
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2005518746.tif 000056
2005518746.tif 000057
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