(57)【要約】センシング素子および該センシング素子に電気的に接続されたＪＦＥＴを組み込んだＭＥＭＳは、バリア材料を電気的に絶縁する第１の層を基板の表面に形成する工程と、前記基板の第１の領域を露出するように前記第１の層をパタニングする工程と、前記基板の第１の領域をイオン注入を用いてドープしてＪＦＥＴのウェル領域を形成する工程と、基板の第１の層および第１の領域の両方にバリア材料の第２の層を形成する工程と、基板の第１の領域の一部分を露出するように、前記バリア材料をパタニングする工程と、基板の第１の領域の露出した部分をイオン注入を用いてドープして、ＪＦＥＴのソースコンタクト領域およびドレインコンタクト領域を形成する工程と、基板の第２の領域を露出するように、バリア材料をパタニングする工程と、基板の第２の領域をイオン注入を用いてドープして、ＪＦＥＴのゲートコンタクト領域および基板コンタクト領域を１回の注入工程で形成する工程とによって製造される。ＪＦＥＴをＭＥＭＳにモノリシック集積することによって、センシング素子と関連するセンシング電子回路を相互接続する結合線をそのような回路のバッファ段のすぐ後に提供することが可能となる。このことは、バッファ段および回路の残りの部分を相互接続する結合線が、雑音および寄生容量性負荷に対して感度の弱い低インピーダンスノードに接続されることを意味する。したがって、より高い検出精度は、寄生容量が最小にまで低減されるという事実によって達成され得る。
2005520695.tif 000002
【特許請求の範囲】
【請求項１】
センシング素子および該センシング素子に電気的に接続された接合電界効果トランジスタ（ＪＦＥＴ）を組み込んだ微小電気機械システム（ＭＥＭＳ）を製造する方法であって、
（ａ）バリア材料を電気的に絶縁する第１の層を基板の表面に形成する工程と、
（ｂ）基板の第１の領域を露出するように第１の層をパタニングする工程と、
（ｃ）基板の第１の領域をイオン注入を用いてドープしてＪＦＥＴのウェル領域を形成する工程と、
（ｄ）基板の第１の層および第１の領域の両方の表面にバリア材料の第２の層を形成する工程と、
（ｅ）基板の第１の領域の一部分を露出するように、バリア材料をパタニングする工程と、
（ｆ）基板の第１の領域の露出した部分をイオン注入を用いてドープして、ＪＦＥＴのソースコンタクト領域およびドレインコンタクト領域を形成する工程と、
（ｇ）基板の第２の領域を露出するように、バリア材料をパタニングする工程と、
（ｈ）基板の第２の領域をイオン注入を用いてドープして、ＪＦＥＴのゲートコンタクト領域および基板コンタクト領域を１回の注入工程で形成する工程とを含んだ、微小電気機械システム（ＭＥＭＳ）を製造する方法。
【請求項２】
工程（ｅ）において第２の層をパタニングする前に、工程（ｆ）において第２の領域におけるイオン注入を妨げるために十分なバリア材料が残るように、基板上に重ね合わされた第１の層および第２の層を合わせた厚さよりも基板上の第２の層の厚さを実質的に薄くする請求項１に記載の方法。
【請求項３】
ゲート−基板間の漏れを低減させるさらなる工程において、第２の層を用いて第１の領域を被覆することによって形成されたウェルの端部周囲にスペーサが形成される請求項１または２に記載の方法。
【請求項４】
下側のトポロジに起因して層がより厚くなっている領域内にスペーサを残すために、第２の層上にバリア材料の別の層を形成し、かつ該別の層が延在する全体にわたって前記別の層を直接エッチングすることによって、スペーサが形成される請求項３に記載の方法。
【請求項５】
ソースコンタクト領域およびドレインコンタクト領域がそこを通して埋め込まれる第１の領域の一部分を露出するようにバリア材料をパタニングする間に、一部分を露出させるためにバリア層の部分がエッチングされ、かつ第２の領域に重なっている層のさらなる部分が、層厚にわたる全過程のうち一部で同時にエッチングされる請求項１から４のいずれかに記載の方法。
【請求項６】
ドーピングを活性化するためにアニーリング工程が提供される請求項１から５のいずれかに記載の方法。
【請求項７】
ＪＦＥＴおよびセンシング素子のコンタクト領域への電気的に導電性のある接続を形成するために、１つまたは複数のメタライゼーション層がデポジットかつパタニングされるメタライゼーション工程が提供される請求項１から６のいずれかに記載の方法。
【請求項８】
電気的に導電性のある接続とコンタクト領域との間に電気的コンタクトを確立するバリア材料のさらなる層に、コンタクトホールが形成されるさらなるパタニング工程が提供される請求項７に記載の方法。
【請求項９】
少なくとも１つのバイアス抵抗器が材料のさらなる層をデポジットかつパタニングすることおよび露出させた領域をドーピングすることによって形成され、そのようなパタニングが基板にではなく典型的には酸化物上の付加的なポリシリコン層にバイアス抵抗器を形成するためのものである、抵抗器を形成する工程が提供される請求項１から８のいずれか一項に記載の方法。
【請求項１０】
材料のさらなる層がポリシリコン層である請求項９に記載の方法。
【請求項１１】
ＪＦＥＴをバイアスするバイアスダイオード接合が製造工程によって形成される請求項１から１０のいずれかに記載の方法。
【請求項１２】
各パタニング工程が、フォトレジストマスクを通して層が選択的に露出されかつ層が選択的にエッチングされるリソグラフィ工程を含む請求項１から１１のいずれかに記載の方法。
【請求項１３】
エピタキシャル層が基板の表面の少なくとも選択された領域に形成される請求項１から１２のいずれかに記載の方法。
【請求項１４】
ＤＲＩＥ、異方性ウェットエッチング、または犠牲表面マイクロマシニング加工によって、ＭＥＭＳの機械的アクチュエータが形成される請求項１から１３のいずれかに記載の方法。
【請求項１５】
可動素子および可動素子の起動を示す電気的出力信号を提供する電気的センシング素子を備えた微小電気機械システム（ＭＥＭＳ）であって、接合電界効果トランジスタ（ＪＦＥＴ）がセンシング素子と共に基板上にモノリシック集積され、かつ外部の効果に対して感度の低い出力信号を提供するインピーダンス変成器として機能するようにセンシング素子に電気的に接続され、ゲートコンタクト領域および基板コンタクト領域が基板の同じ側に１回のイオン注入工程によって形成された微小電気機械システム。
【請求項１６】
センシング素子がアクチュエータの動きに依存する程度までアクチュエータに容量結合された容量素子である請求項１５に記載のシステム。
【請求項１７】
センシング素子およびセンシング素子に電気的に接続された接合電界トランジスタ（ＪＦＥＴ）を備えた微小電気機械システム（ＭＥＭＳ）であって、このシステムは請求項１から１４のいずれか一項の方法を用いて形成される微小電気機械システム。
【請求項１８】
ＪＦＥＴがセンシング素子内に形成される請求項１５、１６、または１７に記載のシステム。
【請求項１９】
ＪＦＥＴがウェルによって定められ、スペーサがウェルの端部周囲に形成される請求項１５、１６、１７、または１８に記載のシステム。
【請求項２０】
２つの回路部分内に異なる基板電位が可能となるように、基板がメサ分離によって分離された２つの回路部分を組み込んだ請求項１５から１９のいずれか一項に記載のシステム。
【請求項２１】
２つの回路部分が１つまたは複数のエアブリッジまたは分離リフィルブリッジを用いて相互接続された請求項２０に記載のシステム。
【請求項２２】
ＪＦＥＴのコンタクトへの接続が、寄生端部トランジスタが形成されるのを実質的に回避するように絶縁層内のコンタクトホールを通して形成される請求項１５から２１のいずれか一項に記載のシステム。
【請求項２３】
ＪＦＥＴが形成される層が結晶ｎ−型シリコンである請求項１５から２２のいずれか一項に記載のシステム。
【請求項２４】
ＪＦＥＴが形成される層が結晶ｐ−型シリコンである請求項１５から２２のいずれか一項に記載のシステム。
【請求項２５】
ＪＦＥＴが下方の基板層に達する異なるドーピングレベルの基板上のエピタキシャル層に形成される請求項１５から２４のいずれか一項に記載のシステム。
【請求項２６】
ＪＦＥＴが基板上のエピタキシャル層に形成され、可動素子がエピタキシャル層が存在していない基板の近接する部分に形成される請求項２５に記載のシステム。
【請求項２７】
基板がＳＯＩ、ＳＯＧ、またはＳＯＳ基板である請求項１５から２６のいずれか一項に記載のシステム。
【請求項２８】
微小電気機械システム（ＭＥＭＳ）を製造する方法であって、この方法は、第１の材料を第２の材料の基板の表面上に塗布する工程と、表面の２つの領域間に延在するトラックを形成するように第１の材料を選択的にパタニングする工程と、パタニングされた第１の材料を所定位置に残しながら、２つの領域間にトレンチを形成するように第２の材料をディープエッチングする工程とから構成され、ディープエッチングがトラックがトレンチにわたってブリッジまたはカンチレバーを形成するように、トラックの下にある第２の材料の下部を切り取るように構成された微小電気機械システムを製造する方法。
【請求項２９】
第１の材料が金属であり、第２の材料がシリコンである請求項２８に記載の方法。
【請求項３０】
ブリッジが２つの回路領域間に相互接続を提供するプレーナ構造を形成する請求項２８または２９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微小電気機械システム（ＭＥＭＳ）に関し、より特には、センシング素子および容量センシング素子に電気的に接続された接合電界効果トランジスタ（ＪＦＥＴ）を組み込んだそのようなシステムならびにそのようなシステムを製造する方法に関するが、そのようなシステムに限定されるものではない。
【０００２】
本願明細書において、「微小電気機械システム（ＭＥＭＳ）」という用語は、「マイクロシステムテクノロジ（ＭＳＴ）」、「マイクロロボット」、および「マイクロエンジニアドデバイス」という用語によって当該技術に記載されているものを含む幅広いマイクロメカニカルセンサおよびアクチュエータを包含するために用いられている。
【背景技術】
【０００３】
マイクロマシニング技術を用いてＭＥＭＳを製造することが知られている。例えば、英国特許公開第２２７６９７６Ａ号明細書は、そのようなシステムを製造する特定の方法を開示しており、その方法においては、キャビティをシリコンウエハの表面に形成し、次に、その第１のウエハのキャビティの上にある第２のウェハのある部分を放出するような方法で第２のウエハをエッチングする前に、第１のウエハの表面に第２のウエハをボンディングする。このようにして、機械的動きに応じて起動され、かつそのような動きを示す電気的出力信号を生成するためにセンシング素子によって検知され得る浮遊状態で共振するアクチュエータが形成され得る。このようなＭＥＭＳの１つは米国特許第５５７６２５０号明細書に開示されている加速度計である。
【０００４】
また、国際公開第９５／０８７７５号パンフレットおよび国際公開第００／１６０４１号パンフレットがそのようなＭＥＭＳの製造の特徴に関連している。
【０００５】
ＭＥＭＳにおいては、検出される容量は１ｐＦより小さいことが多く、通常はｆＦ〜ｎＦの容量範囲である。したがって、要求される検出精度は、すなわち、１０ａＦ未満と極端に小さくなり得る。したがって、小さな信号を検出できるように、検出された信号を電気的出力信号に変換する際の信号対雑音比は最大化されることが非常に重要である。さらには、検出された信号は典型的にはハイインピーダンスノード（すなわち、小さな容量）であるために、雑音注入に対する感度が高い。また、この信号は典型的には、検出された信号を増幅する増幅器の寄生容量および／または入力容量によって著しく減衰され得るか、または潜在的に占有され得るほどに小さい。典型的な容量検出回路の単純化した略図が図１に示されているが、ここでＣｓｅｎｓｅはセンシング素子の容量を表し、２は電源を表し、４は検出増幅器を表し、Ｃｆｅｅｄｂａｃｋはフィードバック容量を表し、Ｃｉｎは入力容量を表し、Ｃｐは寄生容量を表している。Ｖｏｕｔは電気的出力信号の電圧を表している。
【０００６】
典型的には、離散型電子回路（例えば、プリント基板上のピンスルーホールまたは表面実装）が用いられているかどうかに関係なく、あるいは、１つまたは複数の集積回路がマルチチップモジュール（ＭＣＭ）において用いられるかに関係なく、ＭＥＭＳセンサはスタンドアロンシリコンチップ上に設けられ、センシング電子回路と接続するためにハイブリッド集積を使用する。通常、センシング素子と回路との間の接続は、１つまたは複数のワイヤボンディングおよび恐らくはかなりの長さの導電トラックおよびボンドパッドおよび／または結合線を用いて行われている。このようなワイヤボンディング、トラック、およびボンドパッドは、出力をロードしかつ増幅されるべき信号を減衰させる寄生容量として働く。ＪＦＥＴが低い電流雑音性能および低いバイアス電流を有するので、このセンシング回路は１つまたは複数の接合電界効果トランジスタ（ＪＦＥＴ）を増幅器入力内に組み入れ得る。代替的には、寄生（キャパシタンス、抵抗、およびこの用途に対しては容量が最も大きいインダクタンス）をある程度まで低減させるように機能する読み出し用の特定用途向け集積回路（ＡＳＩＣ）上に直接ＭＥＭＳチップを実装するために、フリップチップはんだバンプ技術などのダイレクトチップアタッチ（ＤＣＡ）技術が用いられてよい。
【０００７】
１９９９年発行、Ｊｏｕｒｎａｌ  ｏｆ  Ｍｏｄｅｌｉｎｇ  ａｎｄ  Ｓｉｍｕｌａｔｉｏｎ  ｏｆ  Ｍｉｃｒｏｓｙｓｔｅｍｓ、第１巻第２号、１０５〜１０８頁、Ｓ．Ａｍｏｎらの「スマートＭＥＭＳ用の自己整合ゲートＪＦＥＴ−モデリング、設計、および製造（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｇａｔｅ  ＪＦＥＴｓ  ｆｏｒ  Ｓｍａｒｔ  ＭＥＭＳ−Ｍｏｄｅｌｉｎｇ，  Ｄｅｓｉｇｎ  ａｎｄ  Ｆａｂｒｉｃａｔｉｏｎ）」は、ＭＥＭＳ素子（ウエハおよび埋め込まれた抵抗器の裏側に通じる基板コンタクトを有するバルクシリコンにイオン注入を用いて製造された）への自己整合ゲート（ＳＡＧ）ＪＦＥＴの組み込みおよび製造プロセスにおいてエピタキシャル工程を必要としないという事実に基づいて提供される利点を開示している。サウスカロライナ州ヒルトンヘッド、Ｓｏｌｉｄ‐Ｓｔａｔｅ  Ｓｅｎｓｏｒ  ａｎｄ  Ａｃｔｕａｔｏｒ  Ｗｏｒｋｓｈｏｐ社、１９９６年６月２−６号、Ｊ．Ｊ．ＢｅｒｎｓｔｅｉｎとＪ．Ｔ．Ｂｏｒｅｎｓｔｅｉｎの「オンチップ増幅器を備えたマイクロマシン加工されたシリコンコンデンサマイクロフォン（Ａ  Ｍｉｃｒｏｍａｃｈｉｎｅｄ  Ｓｉｌｉｃｏｎ  Ｃｏｎｄｅｎｓｅｒ  Ｍｉｃｒｏｐｈｏｎｅ  ｗｉｔｈ  Ｏｎ−Ｃｈｉｐ  Ａｍｐｌｉｆｉｅｒ）」は集積化されたＪＦＥＴソースフォロワを備えたモノリシックシリコンマイクロフォンを開示しており、そこではＪＦＥＴが、固体ソースドーピングおよびイオン注入とポリシリコン抵抗器との組み合わせを用いてバルクシリコンに作られている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、最小検出信号の改善を提供するように寄生容量を最小化できるようにするＭＥＭＳおよびそのようなＭＥＭＳを製造する方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、センシング素子および該センシング素子に電気的に接続された接合電界効果トランジスタ（ＪＦＥＴ）を組み込んだ微小電気機械システム（ＭＥＭＳ）を製造する方法が提供されており、この方法は、
（ａ）バリア材料を電気的に絶縁する第１の層を基板の表面に形成する工程と、
（ｂ）前記基板の第１の領域を露出するように前記第１の層をパタニングする工程と、
（ｃ）前記基板の第１の領域をイオン注入を用いてドープしてＪＦＥＴのウェル領域を形成する工程と、
（ｄ）基板の第１層および第１の領域の両方の表面にバリア材料の第２の層を形成する工程と、
（ｅ）基板の第１の領域の一部分を露出するように、前記バリア材料をパタニングする工程と、
（ｆ）基板の第１の領域の露出した部分をイオン注入を用いてドープして、ＪＦＥＴのソースコンタクト領域およびドレインコンタクト領域を形成する工程と、
（ｇ）基板の第２の領域を露出するように、バリア材料をパタニングする工程と、
（ｈ）基板の第２の領域をイオン注入を用いてドープして、ＪＦＥＴのゲートコンタクト領域および基板コンタクト領域を１回の注入工程で形成する工程とを含む。
【００１０】
本発明の第２の態様によれば、可動素子と該可動素子の変位を示す電気的出力信号を提供する電気的センシング素子とを組み込んだ基板を備えた微小電気機械システム（ＭＥＭＳ）が提供され、接合電界効果トランジスタ（ＪＦＥＴ）がセンシング素子と共に基板上にモノリシック集積され、かつ外部の効果（雑音および寄生または浮遊容量負荷など）に対して感度の低い出力信号を提供するインピーダンス変成器として機能するようにセンシング素子に電気的に接続されており、またＪＥＦＴのゲートコンタクト領域および基板コンタクト領域が基板の同じ側に１回のイオン注入工程によって形成されている。
【００１１】
本発明の第３の態様によれば、センシング素子と該センシング素子に電気的に接続された接合電界効果トランジスタ（ＪＦＥＴ）とを組み込んだ基板を備えた微小電気機械システム（ＭＥＭＳ）が提供され、このシステムは第１の態様の方法によって形成される。
【００１２】
センシング電子回路のＪＦＥＴとＭＥＭＳとをモノリシック集積することによって、センシング素子と関連するセンシング電子回路を相互接続する結合線をそのような回路のバッファ段の後に初めて提供することが可能となる。このことは、バッファ段および回路の残りの部分を相互接続する結合線が、ノイズおよび寄生容量性負荷に対して感度の弱い低インピーダンスノードに接続されることを意味する。したがって、より高い検出精度は、寄生容量が最小にまで低減されるという事実のおかげで達成され得る。
【００１３】
理論上は、そのようなＭＥＭＳの電子機器を検知するためにＣＭＯＳおよびＢｉＣＭＯＳアナログならびにデジタル電子回路がスタンドアロンなＡＳＩＣまたは完全な集積回路のいずれかとして使用され得るが、そのような用途におけるＣＭＯＳデバイスの使用に関連する多数の不利が存在することが指摘されるべきである。第１に、通常ＣＭＯＳ処理技術は［１００］シリコン基板に適用され得るのみである。また、ＣＭＯＳデバイス、バイポーラデバイス、およびＢｉＣＭＯＳデバイスの製造は複雑であり、多くの付加的なマスキング工程を必要とし、また、機械的な材料選択および特性を制限するかもしれないだけでなく、より大きなチップ面積およびコストを必要とする。
【００１４】
対照的に、集積されたＪＦＥＴを用いることによって、製造プロセス（典型的には、４から５のマスク工程）は著しく単純化され、サブミクロン加工の能力（または特性）を必要としないより大きな形状の素子を使用することが可能となるので、素子の製造がより簡単かつより安価になる。
【００１５】
これによって個々のＪＦＥＴおよびセンシング素子を電気的に分離するためのメサ（トレンチ）分離を使用することが可能となるので、製造プロセスにおいてシリコンオンインシュレータ（ＳＯＩ）、シリコンオンガラス（ＳＯＧ）、またはシリコンオンサファイア（ＳＯＳ）基板を用いて形成されるシステムにとっては特に有利である。
【００１６】
これによって、回路性能の最適化に必要な場合には、各ＪＦＥＴの基板電位を別個に設定することが可能となり、回路の形成が容易になる。このような基板は典型的には、より薄い素子層を有しており、したがって、それらのバルク同等物よりも面内電流に対してより高い抵抗を示す。したがって、さらなる小さな利点は、シリコンを通る各ＪＦＥＴに関連する漏れ電流のレベルが低減され得るということである。
【００１７】
また、本発明は微小電気機械システム（ＭＥＭＳ）を製造する方法を提供し、この方法は、第１の材料を第２の材料の基板の表面上に塗布する工程と、表面の２つの領域間に延在するトラックを形成するように前記第１の材料を選択的にパタニングする工程と、パタニングされた第１の材料を所定位置に残しながら、前記２つの領域間にトレンチを形成するように前記第２の材料をディープエッチングする工程とから構成され、このディープエッチングは、前記トラックがトレンチにわたってブリッジまたはカンチレバーを形成するように、前記トラックの下にある前記第２の材料の下部を切り取るように構成されている。
【００１８】
本発明がより十分に理解されるために、ここで例証として添付図面を参照して、本発明の好適な実施形態を記載する。
【００１９】
そのようなシステムにおいてＪＦＥＴを作るために、連続する製造工程における基板の一部分の断面図を示す図２ａ〜２ｅに関して以下に記載されるような、単純な４重マスク工程が使用されてよい。
【００２０】
記載される製造工程はｎ型シリコンウエハ（典型的には約１０〜３０Ω・ｃｍの抵抗）を基板として使用し、公称厚さが０．２〜１．０μｍで、典型的には約０．３５μｍのフィールド酸化層がウェット酸化プロセスによって成長される。ｐ−型シリコンウエハにｎチャネル素子を製造するために、本発明に従って同様の工程が用いられてよいが、そのような素子はより劣った雑音性能を呈し易い。さらには、上記のフィールド酸化層以外の誘電体層を用いて、かつＬＰＣＶＤ（減圧化学気相成長）、ＰＥＣＶＤ（プラズマ強化化学気相成長）、スピンオン薄膜、蒸着、スパッタリング等を含む代替的な処理技術を用いて、いくらか類似する製造工程が本発明に従って用いられてよい。
【発明を実施するための最良の形態】
【００２１】
図２ａは第１のリソグラフィプロセスの工程の効果を示しており、最初にフォトレジスト層がフィールド酸化層の最上部に塗布され、次に、（ポジティブまたはネガティブトーンのフォトレジストが使用されているかどうかに応じて）フォトレジストの露出した領域または露出していない領域を除去する前、およびフォトレジストが除去されたそれら領域を選択的にエッチングするために適切なエッチャントを塗布する前に、マスクを通して放射線に曝露する。代替的には、必要なパタニングが電子ビームリソグラフィによって達成され得る。図２ａは基板１上のフィールド酸化層２およびこのように層２においてエッチングされた窓３を示している。次に、基板１の領域４のドーピングが、窓３を通してホウ素などのｐ型ドーパントの注入によって達成される。さらなるアニーリング工程では、このドーパントが図２ｂに示したような小さなｐ型ウェル５を形成するために導入され、ウェル酸化層６がｐ型ウェル５の上に成長される。このウェル酸化層６の厚さは、基板１の残りの部分を覆う厚い電界酸化層２の厚さの約半分であることが好ましい。以下の製造工程の説明から明らかになるように、この工程によって別々の基板コンタクトマスクを使用する必要がなくなる。ウェル酸化層６を所要の深さまで成長（またはデポジット）させた後にｐ型ウェル５を深くする必要がある場合、さらなるアニーリング工程が不活性雰囲気において実行されてよい。
【００２２】
先行技術のＪＦＥＴ製造プロセスは、典型的には基板の裏面にコンタクトを採用し、典型的にはバルクシリコン基板内の組み立てを伴う。多くの場合、これは完全なＣＭＯＳまたはバイポーラ製造工程の一部である。独立したＪＦＥＴ製造プロセスは図２ａ〜２ｅに関して記載したプロセスに比べて著しくより複雑であり、典型的には、より多くのマスキング工程を使用する。
【００２３】
さらには、ＪＦＥＴの端部からの漏れ電流（このような漏れは主に、素子の端部に関連する寄生バイポーラトランジスタを経由するものである）を低減させることが必要な場合、図２ｂに示したように、窒化物スペーサ７がウェルの端部周囲に作られるさらなるステップを製造工程に組み入れることが考えられる。このスペーサ７は、典型的には約０．３〜１．０μｍの厚さの窒化層を酸化層２および６の上部にデポジットし、続いて、ウェル端部に必要なスペーサ７を残す異方性エッチングプロセスを用いて、その窒化層をブランケットエッチングすることによって形成され得る。当業者であれば、バリア層（これもまた酸化物である）の上部まで選択的に犠牲エッチングすることが受容可能である場合には、この工程は酸化物を用いて行われてもよいことが理解されよう。このスペーサは寄生バイポーラトランジスタのターンオン電圧をＪＦＥＴのピンチオフ電圧を超えてレベルシフトするように働く。
【００２４】
第２のリソグラフィプロセス工程においては、図２ｃに示すように、基板の上面に塗布されたフォトレジストの層はさらなるマスクを通して選択的に露出され、フォトレジストの露出した領域または露出していない領域が、ＪＦＥＴのソースおよびドレイン用のコンタクト窓８および９を形成するウェル酸化層６のエッチングの前に除去される。同時に、少なくとも１つのエッチングされた凹部１０が、そのようなエッチングプロセスによって厚くなった酸化層２に形成され得る。凹部１０が典型的には酸化層２のエッチングされていない部分の厚さの約半分である残りの酸化物の厚さだけ、基板１から分離されていることが重要である。さらなるドーピング工程においては、基板１にソースコンタクト領域１１およびドレインコンタクト領域１２を形成するために、ｐ＋型ドーパントが窓８および９を介してｐ型ウェル５に注入される。そのようなドーピングが凹部１０の下にある基板の領域に達しないことを確実にするために、基板１から凹部１０を分離している残りの酸化層は十分なものである必要がある。
【００２５】
第３のリソグラフィプロセス工程においては、上部面に塗布されたフォトレジストの層がさらなるマスクを通して選択的に露出され、図２ｄに示したように、露出したまたは露出していないフォトレジストを除去した後に、コンタクト窓１４および１５が酸化層２および６内にエッチングされて、窓１５が予め基板１から凹部１０を分離している残りの酸化層に延在する。さらなるドーピング工程において、ｎ＋型ドーパントが窓１４および１５を介して注入されて、基板１内にゲートコンタクト領域および基板コンタクト領域１６および１７を形成する。ソースコンタクト領域およびドレインコンタクト領域１１および１２は、フォトレジストマスクによってゲートおよび基板コンタクトのインプラントから保護されている。各周期の最後でフォトレジストマスクが除去される。このようなマスクは、酸化層を形成する必要なく他のインプラント（例えば、ソースおよびドレインコンタクト、あるいはウェル）を定めるために用いられてもよい。
【００２６】
乾燥酸素下のウエハのアニーリングは、ドーパントを活性化し、かつｐ型ウェル５内の所定に深さにゲートコンタクト領域１６を導くように機能する。このアニーリング工程においては、比較的薄い酸化層がコンタクト窓内に形成される。次に、コンタクト窓内の比較的薄い酸化物の層を除去するために表面がブランケットエッチングされ、例えば、アルミニウム合金、チタン、チタンタングステン合金、金、クロム、銅、タングステン、ニッケル、クロム、ニッケルクロム合金、窒化チタン、プラチナ、およびそれらを組み合わせたものなどの適切な金属の層がデポジットされる。
【００２７】
代替的には、注入されたドーパントのアニーリングおよび活性化が、アルゴンまたは窒素などの不活性雰囲気において実行されてよい。このような場合、露出したシリコンの表面上には薄い酸化物が成長し得ず、したがって、金属層をデポジットする前にブランケットエッチングをする必要が存在し得ない。
【００２８】
第４のリソグラフィプロセス工程においては、次に、所要のメタライゼーションパタンを定めるために、金属層に塗布されたフォトレジスト層がさらなるマスクを通して選択的にエッチングされ、露出したまたは露出していないフォトレジストを除去した後に、所定の位置にメタライゼーショントラック１８を残す必要がない領域内をエッチングすることによって、金属層が除去される。代替的には、このメタライゼーションはミリング加工またはリフトオフ加工（金属蒸着およびリフトオフ前にパタンフォトレジストを適用することを含む）によってパタニングされてよい。
【００２９】
上記の製造スキームは、わずか４枚の異なるマスクの使用が必要となるだけなので、ＪＦＥＴおよびＭＥＭＳのセンシング素子への必要な接続用のメタライゼーションと共に基板１内に所定のドープされた領域を形成するためには、特に有利である。したがって、このプロセスは比較的安価であり、さらには、ｎ型およびｐ型ウェル領域の両方に対応する。上記のように、ＪＦＥＴのゲート端部から基板への寄生的な漏れ経路は、付加的なマスクを必要とすることなく形成され得るスペーサ７を用いることによって低減され得る。
【００３０】
代替的には、そのような寄生的な漏れ経路は、酸化物分離およびコンタクトホールを必要とする環状のトランジスタ設計を用いて除去されてよいが、これはコンタクトホールを形成するために付加的なマスクを要する。これについては、図４に関して以下にさらに詳細に記載する。
【００３１】
製造工程に加えられてよいさらなる任意の工程においては、さらなるマスキング工程を一切必要としないように、高い抵抗のバイアス抵抗器が注入によって、ｐ型ウェル５が形成されると同時に形成され、抵抗器用の窓が、ウェルを定める窓３と同時に形成される。代替的には、フィールド酸化物上にデポジットされた付加的なポリシリコン層に抵抗器のパタンを形成するために、そのような抵抗器がｐ型ウェル５を形成する第１のマスキング工程に先だってさらなるマスキング工程を用いて定められてよい。選択的エッチング工程に続くこのさらなるマスキング工程によって、低ドーズ量のドーパントを注入して抵抗器が形成され得る酸化層に窓を形成することが可能となる。いずれの場合でも、ｐ＋型コンタクト領域およびメタライゼーショントラックがそのように形成された抵抗器の端部において必要となる。ある用途においては、このさらなる工程は、例えば、ポリシリコン表面のマイクロマシニング加工によってあるいは適切な抵抗の薄い（例えば、ＴｉＮまたはＴｉＷの）金属層において達成されるＭＥＭＳ工程の一部を形成し得る。
【００３２】
ＳＯＩまたはＳＯＧ基板では、そのような抵抗器は、関係Ｒ＝ρｌ／ｈｗに従って所定の抵抗Ｒを定める寸法を有する下にある絶縁層まで、シリコン装置層内のチャネルをエッチダウンすることによって定められるシリコンの長さによって形成されてもよく、ここでρはシリコンの抵抗率、ｌは抵抗器の長さ、ｈは抵抗器の深さ、およびｗは抵抗器の幅を表す。高ドープされた領域は必要とされるコンタクトのための注入によって形成され得る。ＪＦＥＴを有する領域内の基板コンタクトはこの方法の実際的な適用を制限するかもしれない。
【００３３】
ＭＥＭＳセンサに組み込まれるＪＦＥＴを容易に製造するために、上記製造プロセスが用いられてよい。典型的には、ＪＦＥＴはＭＥＭＳのセンシング素子を形成するのに必要なＤＲＩＥ（ｄｅｅｐ  ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）を行う前に、ウエハ上に作られる。高アスペクト比マシニング（ｈｉｇｈ  ａｓｐｅｃｔ  ｒａｔｉｏ  ｍａｃｈｉｎｉｎｇ＝ＨＡＲＭ）がシリコンオンインシュレータ（ＳＯＩ）またはシリコンオンガラス（ＳＯＧ）製造プロセスに用いられる場合、このプロセスフローは次のようになり得る。既に記載した工程の順番をメタライゼーション工程の直前まで用いて、最初にＪＦＥＴが作られる。典型的にはＪＦＥＴおよびＭＥＭＳの製造工程に共通であるメタライゼーション工程ステップが次に続く。次に、ＭＥＭＳ構造がＤＲＩＥ（ｄｅｅｐ  ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）を用いて定められる。ＷＯ  ００／１６０４１号の図面に関して記載された好ましいＭＥＭＳセンサの説明を参照することによってより簡単に理解されるように、近接する層からＭＥＭＳの構造体を取り除くために、（ウェット、気相、またはプラズマベースの）放出エッチングが必要となるかもしれず、アルミニウム合金（使用されている場合）および／または酸化シリコン（使用されている場合）がそのようなプロセスにおいて用いられ得るフッ酸（ＨＦ）による攻撃を受けるので、放出プロセス中に能動回路を保護する必要があり得る。必要となる保護はフォトレジストの層、ポリアミド、ＰＥＣＶＤ窒化シリコン、または他のＨＦ保護層およびそれらを組み合わせたものなどの保護層を用いて保護され得る。
【００３４】
いくつかの用途では、個々のＪＦＥＴ素子のメサ（またはトレンチ）分離用にエアブリッジおよび／または誘電体あるいはポリマのトレンチリフィルを使用できるようにするために、ＤＲＩＥ工程の後にメタライゼーションを定めることが好ましいであろう。これによって各ＪＦＥＴは独立した基板電圧を有することが可能となるので、回路の実現において素子特性のよりよいマッチングが提供される。他の用途においては増大する工程の複雑さのコストに柔軟性を与えるために、２つ以上のメタライゼーション工程がＤＲＩＥおよび放出工程の前または後のいずれかに提供されてよい。代替的なプロセスフローの順番においては、メタライゼーション工程が、シャドーマスキングおよび蒸着またはスパッタリング（あるいは、電気メッキまたはＣＶＤなどの他のいくつかの金属蒸着法）を用いて、ＭＥＭＳ構造放出の後の最終工程として実行されてよい。さらには、メサ領域が十分な面積の場合には、ＪＦＥＴがシリコン内のメサ領域の上に作られ得る。適切なリフィルを用いて高価値のトレンチキャパシタを形成するために、ＤＲＩＥが用いられてよいことにも注目するべきである。以下に記載した本発明のさらなる展開では、ブリッジ構造がＤＲＩＥによってトレンチにわたって形成される。
【００３５】
ＪＥＦＴをバッファ用途に使用できるようにするために、ＪＦＥＴをバイアスするためにその中に抵抗器を定めることのできる高い抵抗率のポリシリコン層を組み込むことが必要となり得る。これにはエッジのない素子構造用の１枚の付加的なマスクおよび単純なスペーサをベースにしたプロセス用の２枚の付加的なマスクが必要となると推察される。ＪＦＥＴをバイアスするためにダイオードを用いることは、付加的な処理工程のさらなる複雑さを回避し、かつＪＦＥＴのゲート側からみてダイオードが逆バイアスされるときに、大きなインピーダンスを示す代替的な選択である。このダイオードは上記に概説した４枚のマスク層を用いることによって形成され得る。このダイオードは小型になるであろうし、ＪＦＥＴ素子のゲートに電気的に接続されるであろう。ＪＦＥＴ素子のＤＣ動作点を確立するために、低インピーダンス電圧がダイオードの他端に印加されるであろう。ダイオードの効果的な抵抗値は、ダイオードの面積およびＪＦＥＴのゲート電圧の大きさに依存するであろう。
【００３６】
当業者であれば理解できるように、ＪＦＥＴはまた、機械的層としてポリシリコン、金属、または金属窒化物などの材料を採用した犠牲表面マイクロマシニング工程を用いて集積化され得る。典型的には、ＪＦＥＴはメタライゼーション工程の直前の工程において作られ、メタライゼーションが主要な表面マイクロマシニングプロセスフローの一部として加えられるであろう。これが高温（＞７００度）のプロセスステップを伴う場合、これを考慮するためにＪＦＥＴ工程のレイアウトおよびアニーリングサイクルを調節することが必要となるであろう。そのような効果は、業界標準の工程およびＳｉｌｖａｃｏ、ＴＭＡ、Ａｖａｎｔｉ、Ｍｅｎｔｏｒ、およびＣａｄｅｎｃｅなどの会社から入手可能なデバイスシミュレータを用いてすぐにモデル化され得る。
【００３７】
図３はシステムの考えられるレイアウトを示しており、ソース、ゲート、およびドレインのメタライゼーション電極２０、２１、および２２が、ｎ型シリコン基板２４に重なるように、ｐ＋コンタクト領域、ｎ＋ゲートコンタクト領域、およびｐ＋ドレインコンタクト領域にそれぞれ適合してｐ型ウェル２３上に横たわり、基板コンタクトメタライゼーション電極２５が基板コンタクト領域を囲繞する基板２４にも重なるように、ｎ＋基板コンタクト領域に適合して設けられている。四角のオーバーレイ２６で示したＪＦＥＴの一部を拡大した詳細が２７に示されており、この図から電極２１とｐ型ウェル２３と囲繞しているｎ型基板２４との間の重なりがＪＦＥＴのゲートに接続されたｎ＋−ｐ−ｎ寄生端部トランジスタを形成するように働くことが理解されよう。このような寄生端部トランジスタ（バイポーラ）はＪＦＥＴが高い漏れ電流につながる前にオンになり得るので、いくつかの用途では望ましくない。
【００３８】
図４は代替的な端部のない設計を示しており、ソースメタライゼーション電極３０はゲートメタライゼーション電極３１を囲繞し、次に電極３１はドレインメタライゼーション電極３２を囲繞し、ｐ型ウェル３３内に形成された電極３０、３１、および３２は対応する形状のソース、ゲート、およびドレインコンタクト領域と適合している。電極３１および３２に電気的接続を提供するために、狭いメタライゼーショントラック３５および３６が電極３１および３２の間隙に延在している。このような端部のない設計は、寄生端部トランジスタ効果を実質的に除去する。しかし、この場合、電極３０、３１、および３２ならびに関連するコンタクト領域を相互接続する絶縁層を通ってコンタクトホール３７を定めるために、第５のマスクが必要となる。同様に、基板コンタクトメタライゼーション電極３８を下にある基板コンタクト領域と接続するために、そのようなコンタクトホールが提供される。
【００３９】
この設計を製造するためのさらなる処理には、メタライゼーションの前および乾燥酸素アニーリング工程の後に低温酸化（ＬＴＯ）層をデポジションすること、および第５のマスクを用いてパタニングした後およびメタライゼーションをデポジションしかつ定める前に、この層を通してコンタクトホールをエッチングすることが必要となる。このＬＴＯ層は、アルミニウムメタライゼーションスキームの上部にデポジットされるように、ＬＰＣＶＤ（低圧化学気相成長）またはＰＥＣＶＤ（プラズマ強化化学気相成長）を用いて典型的には４２５℃より低い温度でデポジットされ、また下部のコンタクト領域からトラック３５および３６を絶縁するように働く。温度が７００℃を超えていると、曝露の温度および時間に応じて、素子特性が悪影響を受けるかもしれない速さでシリコン内でインプラントの拡散を生じさせることがあるので、このコンテキストでは、低温とは約７００℃より低い温度で実行される任意の処理を意味する。したがって、所望の特性を有する素子を製造するためには、インプラントの特性およびドーズ量のほかにこのような温度を超えて実行される処理（熱酸化およびアニーリングなど）の持続時間および温度が熟知され、かつ再現可能である必要がある。典型的には、この工程はインプラントのアニーリング時間を変えることによって最適化される。このような傾向はプロセスシミュレーションソフトウェアを用いてモデル化されてよい。
【００４０】
好ましい実施形態では、ＪＦＥＴおよび関連して製造されるコンポーネントはインピーダンス変成器として機能するバッファ回路を構成し、故にこの回路は外部検出回路にＭＥＭＳセンシング素子を接続する結合線の寄生効果を大幅に低減させるので、検出回路の信号対雑音比を全体的に上昇させる。ソースフォロワ回路が１つまたは複数の関連する活性素子、キャパシタ、および抵抗器とともに用いられてよい。その最も単純化した形式では、このソースフォロワ回路は回路内に１個のＪＦＥＴだけを必要とする。
【００４１】
図５および６には回路の２個の好適な実施例が示され、図７および８には、一般的なセンシング素子を備えたシリコン上に実施される結果的に得られる回路の対応する略図（原寸大ではない）が示されている。それぞれの場合、一般的なセンシング素子は固定電極４２を有するセンシングキャパシタを形成するバネ式サスペンション４１によって支持された、可動マス（ｍａｓｓ）４０の形態の電極を備えている。これら回路の各々は４本の結合線に接続される必要があり、２本の結合線は回路のパワーレールとして機能し、１本の結合線はＪＦＥＴにバイアスを提供し、１本の結合線は出力信号オフチップとして機能する。
【００４２】
図５に示した第１の好適な実施形態においては、単一のＪＦＥＴ５０が容量センシング素子入力からのソースフォロワ（関連するバイアスダイオードＤＢｉａｓおよび負荷抵抗Ｒ１と共に）として用いられている。ＪＦＥＴのソースは負荷抵抗Ｒ１を介してＶｓｓ（典型的には、このコンフィギュレーションにおいてはＶｓｓ＝０ボルト）に接続され、出力はソースと負荷抵抗Ｒ１との間の接合部に提供される。さらに、破線５１で示されたように基板がゲートに接続されている。しかし、変形例では、この基板はソースに接続されてよい。このような回路は、設置面積が小さな回路であるが故に、センシング素子自身の電極への組み込みに最適であるという点で有利である。この場合、図７に示したように、センシング電極は分離されたメサである。
【００４３】
図７の回路構成は、１０５μｍ２を超える表面を有する、この回路を含むのに適切な設置面積のセンシング電極を組み入れるＷＯ  ００／１６０４１号に開示された形式の直径４ｍｍのリング状ジャイロスコープに用いられるのに適している。このような回路は、例えば、素子内に存在する雑音レベルに近い二次（ｒａｔｅ−ｏｆ−ｔｕｒｎ）信号を検知するために、必要な場合にのみ使用されるであろう。この構成では、回路を外部回路構成に接続する結合線を取り付けるためのＶＢｉａｓ、ＶＤＤ、ＶＳＳ、およびＶｏｕｔで示したｎ型シリコン基板４３上の酸化層に設けられた４個の導電性ボンドパッドを組み込んでいる。さらに、この構成はｐ型にドープされたＪＥＦＴのウェル４３Ａ内に設けられたｐ＋ソース４４、ｎ＋ゲート４５、およびｐ＋ドレイン４６のほかにメタライゼーショントラックを介して適切に相互接続されたｎ＋基板コンタクト４７、バイアスダイオード４８、およびポリシリコンまたはｐ型ウェルの負荷抵抗器４９を組み込んでいる。そのような構成の断面を図９に示しているが、明快に示すために相互接続するメタライゼーショントラックは省略されている。２つのメサ間のトレンチ５３にわたる金属エアブリッジ５２が示されている。
【００４４】
図６に示した第２の好適な実施形態では、２個のＪＦＥＴが用いられており、第１のＪＦＥＴ６０は容量検知入力からのソースフォロワとして機能し、ＪＦＥＴ６１は２個の適合された負荷抵抗器Ｒ１およびＲ２を備えた電流源（能動負荷）として機能する。そのような構成において、２個の密接に適合されたＪＦＥＴ６０、６１を使用することにより、性能および温度トラッキングが改善される。その適合を十分に利用するために、ＪＦＥＴ６０、６１の基板コンタクトは、好適には相互に分離されることによって、別個に設定可能であるべきである。この目的のため、図８のレイアウトに示すように、回路の２つ部分を相互接続するために、メサ間（および電極とメサとの間）に金属製エアブリッジを設けた状態のメサ分離が採用される。
【００４５】
ＪＦＥＴ６０のソースは負荷抵抗器Ｒ１を介してＪＦＥＴ６１のドレインに接続され、ＪＦＥＴ６１のソースは負荷抵抗器Ｒ２を介して接地に接続されている。ＪＦＥＴ６１のゲートはＶＳＳに接続され、その出力はＪＦＥＴ６１の負荷抵抗器Ｒ１とドレインとの間の接合部に提供される。さらに、この基板は破線６２、６３で示したＪＦＥＴ６０、６１の各々のソースに接続されている。
【００４６】
著しい利点がある場合にのみまた採用される図８の回路構成は、結合線を取り付けるためのＶＢｉａｓ、ＶＤＤ、ＶＳＳ、およびＶｏｕｔで示したｎ−型シリコン基板６３上の酸化層に設けられた４個の導電性ボンドパッドを組み込んでいる。さらに、この構成はｐ型にドープされた第１のＪＦＥＴのウェル６３Ａ内に設けられたｐ＋ソース６４、ｎ＋ゲート６５、およびｐ＋ドレイン６６のほかに、メタライゼーショントラックを介して適切に相互接続されたバイアスダイオード６８およびポリシリコンまたはｐ型ウェルの負荷抵抗器６９を組み込んでいる。しかし、この実施形態では、この構成は第２のＪＦＥＴのｐ＋ソース７１、ｎ＋ゲート７２、およびｐ＋ドレイン７３のほかに、７６などのメタライゼーショントラックを介して相互接続されたエアブリッジ７４およびポリシリコンまたはｐ型ウェルの負荷抵抗器７５を含んでいる。このエアブリッジによって、知られた方法を用いてトレンチ手段によって互いに分離された２つのメサ上に２個のＪＦＥＴの電気的接続を提供することが可能となる。素子を分離するために、さらなる注入およびダイオードアイソレーションが使用されてよいが、加えられるプロセスの複雑さが犠牲となるだけである。
【００４７】
図示していないさらなる実施形態では、差動増幅回路がジャイロスコープのリングの反対側に設けられた２つのセンシング電極から受信された信号に依存した差動出力を提供する。この場合、回路は、（関連するバイアスダイオードおよび共通の負荷（抵抗性または能動のＪＦＥＴ負荷）に）逆並列接続された、個々の容量センシング素子から入力を受け取る２個のＪＦＥＴを備えている。各ＪＦＥＴのドレインは各抵抗器を介して供給レールに接続され、出力がドレインと抵抗器との間の接合部に提供される。
【００４８】
さらに、あるＭＥＭＳ素子にとっては、シリコン基板の異なる結晶方位の異なる特性を利用することは有利である。これらの異なる特性の一例は、ヤング率は［１００］シリコンにおいて放射状の角度に対して変動するが、［１１１］シリコンにおいてはヤング率は等方性である。ＪＦＥＴを用いることの重要な利点の１つは、ＪＦＥＴが［１００］シリコン基板上または［１１１］シリコン基板上のいずれかに（細かい部分が少し異なる工程であるが同じ基本的な順序のステップおよびマスキングを用いて）モノリシック集積化され得るほどに、集積化された素子であるということである。［１１０］などの他のシリコン基板方位が、例えば、アニーリング時間および熱酸化時間を変えることによって、ごく小さなＪＦＥＴのプロセス工学を用いて適応され得ることも考えられる。
【００４９】
そのような構成が特に有利であるＭＥＭＳ素子の一例は、ＳＯＩまたはＳＯＧ基板に形成されたリング状ジャイロスコープである。そのような素子は、ＪＦＥＴがモノリシック集積のための最も実現性のある解決策を提供する［１１１］シリコン上に基礎が置かれ得る。残りの電子回路にオフチップを経由させる前に、結合線またははんだバンプを用いて必要最小限の回路のみをＭＥＭＳにモノリシック集積することも好ましいかもしれない。回路の残りは独立したＣＭＯＳプロセスにおいて最小コストで標準的な［１００］シリコンに作られた専用のＡＳＩＣの形態であり得る。ＡＳＩＣおよび最小限に集積化されたＭＥＭＳチップの両方が組み立て前に検査され得るので、これによりシステムの生産量を最大化することができる。
【００５０】
ＭＥＭＳセンシング素子の電極は、オフチップ回路と結合するための関連するボンドパッドと共にそれら電極上に関連するバッファ回路を含むために、それ自身が十分に大きくてよい。したがって、ＭＥＭＳダイの総面積はＪＦＥＴ回路の組み込みによって影響され得ない。
【００５１】
いくつかの用途においては、最適な電子的性能のために、ＪＦＥＴ回路はある抵抗、典型的には０．１〜５０００Ω・ｃｍおよび有利には１０〜２０Ω・ｃｍの基板表面を必要とし得る。これは、例えば、大きく（０．０１Ω・ｃｍより小さく）ドープされる層または軽く（５０００Ω・ｃｍを超えて）ドープされる層のドーピングレベルのＭＥＭＳの必要条件と直接対立するかもしれない。この場合、ウエハの表面上または少なくとも活性領域内に適切なドーピングレベルで層を組みこむことが必要となり得る。これは選択された領域または表面全体のいずれかにエピタキシャル成長を用いることによって達成され得る。
【００５２】
本発明のさらなる展開においては、例えば、図７および８の回路レイアウトに示したような２つのメサ間に高いトポグラフィのデバイスの分離されたアイランド間にメタライゼーションを形成する際に固有の問題を解決するような方法で相互接続トラックを実現するために、新規な方法が採用される。この工程では、ＭＥＭＳ素子を定めて２つのメサ領域間に狭い金属トラックを提供するために、デポジットされたメタライゼーションがＤＲＩＥ工程の前にパタニングされる。エッチング工程が異方性にエッチダウンする前にマスクの下をわずかに切り取ることが、マスクを用いたディープドライエッチングの１つの特徴である。したがって、適度に狭い相互接続トラックが提供された場合、トラックの真下にあるシリコンはドライエッチング工程の間に完全に除去されるであろう。その結果、図１０に示したように、トラックが２つのメサ６１と６２との間の連続するトレンチにわたってプレーナブリッジ６０を形成するが、このトラックはエッチング中はマスクとして機能している。エッチングの後にはブリッジ６０の下にはシリコンが一切残っておらず、かつブリッジ６０は２つのメサ上のメタライゼーションの平面内にあることに注目すべきである。
【００５３】
好適には、エッチング中にトラックは１本のレジストによって保護される。さらには、この構成はブリッジが短く、かつブリッジの応力レベルが座屈しないようにわずかに伸張性を有するようになっていることが好ましい。ブリッジ幅の典型的な範囲は０．１〜５０μｍ（好適には約１μｍ）であり、ブリッジ長の典型的な範囲は１〜２００μｍ（好適には２〜２０μｍ）である。ブリッジ構造が基本的には平面のままになるので（層が伸張性の場合）、このようなブリッジ構造の潜在的利点の１つは応力に対して反応が低いことである。
【００５４】
この新規な方法は、付加的なプロセスステップを省き、センシングおよびアクチュエーションのために主要なシリコンエッチング工程中に形成される容量構造（櫛歯型駆動部または平行板コンデンサ）の間隙の大きさを妥協しないので、金属トラックがシリコンブリッジ上にパタニングされ、かつブリッジが（例えば２フッ化キセノンを用いた）次の工程によって除去される工程に対して利点を有している。
【００５５】
典型的には、ウェット放出工程（フッ酸（ＨＦ）ベース）が用いられ、この場合メタライゼーションはフッ酸に対して耐性がなければならない。したがって、ＴｉＷおよび／またはＴｉＮは上部のメタライゼーション層として使用されるＰｔおよび／またはＡｕに対する好適な接着／バリア層である。Ｃｒは考えられる代替的な接着／バリア層である。このバリア層は下部が切り取られる部分においてディープドライエッチング中にわずかに攻撃されることがあるので、上部メタライゼーション層を設けることが好ましい。基板に予めキャビティが形成されている場合、そのようなＨＦ耐性は一切必要とされないので、Ａｌベースのメタライゼーションが同様に採用され得る。
【００５６】
この展開はシリコンオンインシュレータ（ＳＯＩ）素子に限定されるものではないが、シリコンオンガラス（ＳＯＧ）素子およびシリコンオンサファイア（ＳＯＳ）素子に同様に適用できるだけでなく、エッチングされたメサがダイオードアイソレーション等を介して分離されているバルクシリコン素子にも適用できる。さらには、上記考察はＤＲＩＥ工程中にブリッジを形成するために金属トラックの下部を横方向に切り取る工程に関連するものであるが、例えば、異方性ウェットエッチングを用いてシリコン素子を定めるために、そのような方法を用いて制限された程度のアンダーカットを提供することも可能である。
【００５７】
必要であれば、集積化されたＪＦＥＴを用いたＳＯＩ  ＭＥＭＳ工程の場合のようにシリコンメサ上にトラックができるようにするために、先に考察した酸化シリコンではなく、例えば、窒化シリコンで作られたＨＦ耐性の絶縁層がメタライゼーションの前に採用されてよい。金属蒸着の前にシリコンにコンタクト窓を定めることができるようにするために、これは上記の付加的なリソグラフィレベルを必要とするであろう。
【００５８】
表面上にパタニングされた構造体の下部を切り取ってＤＲＩＥを用いてプレーナブリッジ構造を形成するそのような工程は、他の用途に使用されてもよい。例えば、そのような工程を用いて、間隙の一方の側に固定されるが他方側には固定されない一続きのカンチレバーが、固定されていない端部を機械的に拘束するように形成されてよい。そのようなカンチレバーは適用要件に従って導電性材料（例えば、金属）、半導電性材料（例えば、ポリシリコン）、または絶縁性材料（例えば、窒化シリコン）で製造され得る。
【図面の簡単な説明】
【００５９】
【図１】ＭＥＭＳの典型的な容量検出回路を示す回路図である。
【図２ａ】本発明の製造方法の連続する工程を示す工程図である。
【図２ｂ】本発明の製造方法の連続する工程を示す工程図である。
【図２ｃ】本発明の製造方法の連続する工程を示す工程図である。
【図２ｄ】本発明の製造方法の連続する工程を示す工程図である。
【図２ｅ】本発明の製造方法の連続する工程を示す工程図である。
【図３】本発明のＭＥＭＳのＪＦＥＴ部分を示すレイアウトである。
【図４】本発明のＭＥＭＳのＪＦＥＴ部分を示すレイアウトである。
【図５】本発明のＭＥＭＳの好適な実施形態を示す回路図である。
【図６】本発明のＭＥＭＳの好適な実施形態を示す回路図である。
【図７】図５の実施形態の集積回路を示す好適なレイアウトである。
【図８】図６の実施形態の集積回路を示す好適なレイアウトである。
【図９】図７のレイアウトを示す断面図である。
【図１０】２つのシリコンメサを相互接続する金属ブリッジの略図である。
【図１】
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【図２ａ】
2005520695.tif 000004
【図２ｂ】
2005520695.tif 000005
【図２ｃ】
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【図２ｄ】
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【図２ｅ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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