(57)【要約】アモルファス半導体系材料の領域をレーザ結晶化することにより、電界放出背面板１２ｇを形成する。該結晶化プロセスにより生じた粗い表面状態によりエミッタサイト２０ｇが生成される。レーザ干渉計の使用により、該結晶化は局在的に起こり、局在化された結晶化領域１８ｊの上に、プロファイルされたエミッタティップ２０ｊが成長する。かかる電界放出背面板は、電界放出装置において、真空中またはワイドバンドギャップ発光ポリマの中に放射する。また、自己整列ゲートを有する背面板１２ｍは、絶縁体層３８ｍおよび金属層４０ｍをエミッタティップ上に堆積させ、該金属層の頂部を除去し、該絶縁層をエッチングして、金属リムにより囲まれた各ティップを残すことにより、形成される。平坦化剤３９ｎをこのプロセスを洗練化するために用いてもよい。
2005505101.tif 000002
【特許請求の範囲】
【請求項１】
電界放出背面板を形成する方法であって：
基板上にアモルファス半導体系材料の平面体を形成し；
該アモルファス半導体系材料の少なくとも一部分をレーザ結晶化し；
該アモルファス半導体系材料の結晶化により、複数のエミッタサイトを形成する、
ことを特徴とする方法。
【請求項２】
前記アモルファス半導体系材料の平面体が、基板上に該材料の薄膜を堆積することによって形成される請求項１に記載の方法。
【請求項３】
前記半導体系材料が、シリコンまたはその合金である請求項１または２に記載の方法。
【請求項４】
エキシマレーザまたはＮｄ：ＹＡＧレーザを使用して、前記レーザ結晶化を行う請求項２に記載の方法。
【請求項５】
前記エキシマレーザが、ＫｒＦレーザである請求項４に記載の方法。
【請求項６】
アモルファス半導体系材料の薄膜をレーザ結晶化することによって形成される複数のエミッタサイトを含む電界放出背面板。
【請求項７】
前記半導体系材料が、シリコンまたはその合金である請求項６に記載の電界放出背面板。
【請求項８】
アモルファス半導体系材料の薄膜をレーザ結晶化することによって形成される複数のエミッタサイトを有する電界放出背面板を含む電界放出装置。
【請求項９】
前記電界放出装置が、真空装置であり、該装置内で前記背面板のエミッタサイトが放出源として作用する請求項８に記載の電界放出装置。
【請求項１０】
基板と、電界放出背面板と、真空排気空間と、薄膜透明金属またはメタライズド蛍光体からなる透明ウィンドウを含み、前記電界放出背面板が前記基板上に形成され、前記真空排気空間は前記電界放出背面板と薄膜透明金属またはメタライズド蛍光体との間に配置される請求項９に記載の電界放出装置。
【請求項１１】
前記電界放出装置が、ワイドバンドギャップ発光材料を含み、使用中に、該ワイドバンドギャップ発光材料内に、背面板のエミッタサイトから電子が放出されるようになっている請求項８に記載の電界放出装置。
【請求項１２】
前記電界放出装置が、基板と、一方の表面に多数のエミッタサイトが形成された電界放出背面板と、発光ポリマと、薄膜透明金属またはメタライズド蛍光体とを含み、前記電界放出背面板が前記基板上に形成され、前記発光ポリマの一方の表面が前記電界放出背面板の多数のエミッタサイト上に堆積され、前記発光ポリマの他方の表面に前記薄膜透明金属またはメタライズド蛍光体が堆積されている請求項１１に記載の電界放出装置。
【請求項１３】
電界放出装置が、ディスプレイ装置である請求項１１に記載の電界放出装置。
【請求項１４】
多数の成長ティップを含み、実質的に半導体系材料から作製された電界放出背面板。
【請求項１５】
前記多数のティップが、半導体系材料の薄膜上に形成された電界放出背面板。
【請求項１６】
前記半導体系材料が、シリコンまたはその合金である請求項１４または１５に記載の電界放出背面板。
【請求項１７】
前記多数の成長ティップが、それぞれが先鋭な形状となるように成長させられている請求項１４〜１６のいずれかに記載の電界放出背面板。
【請求項１８】
前記多数のティップが、成長とエッチングが同時になされている請求項１４〜１７のいずれかに記載の電界放出背面板。
【請求項１９】
実質的にアモルファス材料からなる平板状部材と、該平板状部材の上に結晶材料からなる多数のティップとを含む電界放出背面板。
【請求項２０】
前記ティップのそれぞれが、前記平板状部材の結晶化領域上に形成される請求項１９に記載の電界放出背面板。
【請求項２１】
多数の成長ティップを含み、実質的に薄膜シリコン系材料から形成された電界放出背面板。
【請求項２２】
前記多数のティップが、前記薄膜シリコン系材料の多数の結晶化領域上に、結晶化シリコンの成長によって形成される請求項２１に記載の電界放出背面板。
【請求項２３】
前記シリコン系材料が、アモルファスシリコンである請求項２１または２２に記載の電界放出背面板。
【請求項２４】
アモルファス半導体系材料の薄膜の多数の結晶化領域上に、結晶化半導体系材料の選択的成長によって形成された、プロファイルされたティップの配列を含む背面板を有する電界放出装置。
【請求項２５】
前記電界放出装置が、真空装置であり、該装置内で背面板のエミッタティップが放出源として作用する請求項２４に記載の電界放出装置。
【請求項２６】
前記電界放出装置が、基板と、電界放出背面板と、真空排気空間と、透明ウィンドウとを含み、前記電界放出背面板が前記基板上に形成され、前記真空排気空間は前記電界放出背面板と前記薄膜からなる透明ウィンドウとの間に配置される請求項２４または２５に記載の電界放出装置。
【請求項２７】
前記電界放出装置が、基板と、電界放出背面板と、ワイドバンドギャップ発光材料と透明ウィンドウとを含み、使用中に前記ワイドバンドギャップ発光材料内に前記背面板のエミッタティップから電子が放出されるようになっている請求項２４に記載の電界放出装置。
【請求項２８】
前記ワイドバンドギャップ発光材料が、発光ポリマである請求項２７に記載の電界放出装置。
【請求項２９】
前記透明ウィンドウが、薄膜透明金属である請求項２６〜２８のいずれかに記載の電界放出装置。
【請求項３０】
前記発光材料の一方の表面が、前記電界放出背面板の多数のティップ上に堆積され、前記透明ウィンドウが、前記発光材料の他方の表面に堆積されている請求項２４に記載の電界放出装置。
【請求項３１】
前記電界放出装置が、ディスプレイ装置である請求項２４に記載の電界放出装置。
【請求項３２】
前記電界放出背面板のティップが、１平方ミクロン当たり少なくとも１００個の密度で存在する請求項２４に記載の電界放出装置。
【請求項３３】
電界放出背面板を形成する方法であって：
アモルファス半導体系材料の薄膜を基板上に堆積し；
薄膜アモルファス半導体系材料の多数の領域を局所的に結晶化し；
薄膜アモルファス半導体系材料の多数の結晶化領域の各々の上に、結晶半導体系材料を成長させる、
ことを含む方法。
【請求項３４】
前記アモルファス半導体系材料の薄膜を、プラズマ増速化学気相成長法（ＰＥＣＶＤ）によって堆積させる請求項３３に記載の方法。
【請求項３５】
前記薄膜アモルファス半導体系材料の多数の領域が、少なくとも１パルスのレーザ干渉パターンに曝露されることによって、結晶化される請求項３３に記載の方法。
【請求項３６】
電界放出背面板で用いる薄膜アモルファス半導体系材料の領域を結晶化する方法であって：
レーザビームを分割し、かつ、再結合することによって、レーザ干渉計を形成し；
該レーザビームの再結合面内にアモルファス半導体系材料の薄膜を配置し；
該薄膜アモルファス半導体系材料を、少なくとも１レーザパルスに曝露させることによって、該アモルファス半導体系材料の薄膜の領域を局所的に結晶化し、これにより、レーザの干渉パターンに対応するように、該薄膜アモルファス半導体系材料に結晶化領域を生成させる、
ことを含む方法。
【請求項３７】
アモルファス半導体系材料の背面板を作製するためであって、前記半導体系材料が水素化アモルファスシリコンであり、吸収を最大にするために、レーザを約５３２ｎｍの波長で作動させる請求項３６に記載の方法。
【請求項３８】
前記レーザが、Ｎｄ：ＹＡＧレーザである請求項３６または３７に記載の方法。
【請求項３９】
図１〜図３に示された請求項６、７、１４〜２３のいずれかに記載の電界放出背面板。
【請求項４０】
図４〜図８に示された請求項６、７、１４〜２３のいずれかに記載の電界放出背面板。
【請求項４１】
図９〜図１１に示された請求項６、７、１４〜２３のいずれかに記載の電界放出背面板。
【請求項４２】
図１〜図３に示された請求項８〜１３、２４〜３２のいずれかに記載の電界放出装置。
【請求項４３】
図４〜図８に示された請求項８〜１３、２４〜３２のいずれかに記載の電界放出装置。
【請求項４４】
図９〜図１１に示された請求項８〜１３、２４〜３２のいずれかに記載の電界放出装置。
【請求項４５】
図１〜図３に示された請求項１〜５、３３〜３５のいずれかに記載の電界放出背面板を形成する方法。
【請求項４６】
図４〜図８に示された請求項１〜５、３３〜３５のいずれかに記載の電界放出背面板を形成する方法。
【請求項４７】
図９〜図１１に示された請求項１〜５、３３〜３５のいずれかに記載の電界放出背面板を形成する方法。
【請求項４８】
図１に示された請求項３６〜３８のいずれかに記載された薄膜アモルファス半導体系材料の領域を結晶化する方法
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界放出背面板、および、その関連装置と製造方法に関する。特に、本発明は、レーザ結晶化および選択的再成長によって形成される複数の放出サイトまたは「シリコンティップ」を含む電界放出背面板に関するが、これに限定されない。本発明は、ディスプレイに適用される。
【背景技術】
【０００２】
電子工学においてフラットパネルディスプレイは非常に重要である。現在の開発では、アクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）が、陰極線管（ＣＲＴ）技術の支配に挑戦し始めている。ＡＭＬＣＤ装置は非放射性であり、複雑なリソグラフィを必要とする。色の生成には、フィルタおよび適合するスペクトルバックライトが必要である。しかし、液晶材料の非線形の性質のため、ＡＭＬＣＤ装置には多くの光損失および固有の複雑さがある。この結果、色域が小さく、視野角およびコントラストに劣り、ＣＲＴより明るさの劣るディスプレイになる。また、ディスプレイの非放射性のため、入力電力の非効率な使用が行なわれ、しばしばエネルギの７０％以上が非有効エネルギとして失われる。
【０００３】
従来の「Spindt ティップ」技術に基づく電界放出ディスプレイ（ＦＥＤ）は、フラットパネルディスプレイの問題の解決として有望であった。電界放出ディスプレイは本質的に平面陰極線管（ＣＲＴ）装置である。しかし、スクリーン上の蛍光体にシャドーマスクを通して電子を発射する電子銃の一種ではなく、ＦＥＤは各表示画素に数十個または数百個の個別ティップを有する。ティップは発明者キャップ・スピンド（Cap Spindt）にちなんでSpindtティップとして知られる。製造プロセスは、最初にフォトリソグラフィによりゲート金属にホールパターンを形成する。「アンダーカット」する等方性ウェットエッチングで下地絶縁体をエッチングして、金属の下にウェルを残す。犠牲層（通常ニッケル）を表面に斜角に蒸着して、ウェルが充填されないことを確実にする。エミッタ材料（通常タングステンまたはモリブデン）をホールを通してウェル内に蒸着する。蒸着金属が表面上および犠牲層の上に堆積し、膜厚が増加するにつれてホールが閉じられ、エミッタティップがウェル内に形成される。犠牲層をエッチングすることによって、頂部金属を除去し、ティップ、ウェル、および当初のゲート金属を残す。これでSpindtティップの背面板が形成される。次いで、パターン化された蛍光体（発光体）含む上板が、スペーサを使用して背面板に対して配置される。最終的な装置を真空排気して、放出電子の長い平均自由行程が可能となる。マイクロティップからの電界放出の原理は十分に理解されており、Fowler-Nordheimトンネリングによって支配される。放出電流、すなわちディスプレイの明るさは、電流密度、ティップの個数、およびティップの先鋭度にのみ依存する。すなわち、
Ｉ＝ＪFNｎα
である。ここで、ｎ＝ティップの個数、α＝ティップの先鋭度、およびＪFN＝Fowler-Nordheimトンネル電流密度である。
【０００４】
ティップは、鋭い電子源であり、例えば、蛍光体へホットエレクトロンを注入できる。
【０００５】
しかしながら、その製造は極端に複雑なため、この技術の使用は制限されてきた。また、結晶シリコンエミッタはウェハの大きさによって制限される。
【０００６】
他の薄膜材料を電界放出に使用することもできる。炭素は主要な代替材料であり、ダイヤモンド、ダイヤモンドライクカーボン（ＤＬＣ）、およびカーボンナノチューブも適している。ダイヤモンドの使用は優れた選択のように思われたが、これは製造が難しく、またダイヤモンドが持つと主張されていた負の電子親和力と推測されたもののメカニズムが今は疑問視されるようになっている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の少なくとも一態様の少なくとも一実施形態の目的は、先行技術の上述した問題の少なくとも一つを除去し、または少なくとも軽減することである。
【課題を解決するための手段】
【０００８】
本発明の第一の態様は、電界放出背面板を形成する方法であって、
基板上にアモルファス半導体系材料の平面体を形成し、
アモルファス半導体系材料の少なくとも一部分をレーザ結晶化し、
アモルファス半導体系材料の結晶化により、複数のエミッタサイトを形成する方法を提供する。
【０００９】
アモルファス半導体系材料の平面体は、基板上に該材料の薄膜を堆積することによって形成することが好ましい。
【００１０】
半導体系材料は、シリコンまたはその合金であることが望ましい。
【００１１】
レーザ結晶化は、エキシマレーザまたはＮｄ：ＹＡＧレーザを使用することが好ましい。
【００１２】
エキシマレーザは、ＫｒＦレーザが望ましい。
【００１３】
本発明を理解するにあたって、「薄膜」の用語は、数ナノメートル、例えば、１ｎｍ〜１００ｎｍ、典型的には１０ｎｍの膜を意味する。
【００１４】
本発明の第二の態様は、アモルファス半導体系材料の薄膜をレーザ結晶化することによって形成される複数のエミッタサイトを含む電界放出背面板を提供する。
【００１５】
半導体系材料は、シリコンまたはその合金であることが望ましい。
【００１６】
本発明の第三の態様は、アモルファス半導体系材料の薄膜をレーザ結晶化することによって形成される複数のエミッタサイトを有する電界放出背面板を含む電界放出装置を提供する。
【００１７】
電界放出装置は、真空装置であり、装置内で背面板のエミッタサイトが放出源として作用する。
【００１８】
電界放出装置は、基板と、電界放出背面板と、真空排気空間と、透明ウィンドウ、例えば薄膜透明金属またはメタライズド蛍光体とを含み、前記電界放出背面板が基板上に形成され、真空排気空間は電界放出背面板と薄膜透明金属またはメタライズド蛍光体との間に配置されることが望ましい。
【００１９】
代替的に、電界放出装置は、ワイドバンドギャップ発光材料、例えば発光ポリマを含み、この場合、該発光ポリマに背面板のエミッタサイトから電子が放出される。
【００２０】
電界放出装置は、基板と、一方の面に多数のエミッタサイトが形成された電界放出背面板と、発光ポリマと、薄膜透明金属またはメタライズド蛍光体（発光体）とを含み、前記電界放出背面板が基板上に形成され、発光ポリマの一表面が電界放出背面板の多数のエミッタサイト上に堆積され、発光ポリマの他方の表面に薄膜透明金属が堆積されていることが望ましい。
【００２１】
電界放出装置は、ディスプレイ装置であることが望ましい。
【００２２】
本発明の第四の態様は、多数の成長ティップを含み、実質的に半導体系材料から作製された電界放出背面板を提供する。
【００２３】
多数のティップは、半導体系材料の薄膜上に形成することが好ましい。
【００２４】
成長ティップは、「プロファイル（Profiled）されるように」、すなわち先鋭な形状が得られるように成長させることが好ましい。
【００２５】
ティップは、成長とエッチングが同時になされることが望ましい。
半導体系材料は、シリコンまたはその合金であることが望ましい。
【００２６】
本発明の第五の態様は、実質的にアモルファス材料の平板状部材と、その上の結晶材料の多数のティップとを含む電界放出背面板を提供する。
【００２７】
ティップは、平板状部材の結晶または結晶化領域上に形成することが好ましい。
【００２８】
本発明の第六の態様は、多数の成長ティップを含み、実質的に薄膜シリコン系材料から形成された電界放出背面板を提供する。
【００２９】
多数のティップは、アモルファスシリコンの薄膜の多数の結晶化領域上に、結晶シリコンの成長によって形成されることが好ましい。
【００３０】
本発明の第七の態様では、アモルファス半導体系材料の薄膜の多数の結晶化領域上に、結晶半導体系材料の選択的成長によって形成される（プロファイルされた）ティップの配列を含む背面板を有する電界放出装置を提供する。
【００３１】
電界放出装置は、真空装置であり、装置内で背面板のエミッタティップが放出源として作用する。
【００３２】
電界放出装置は、基板と、電界放出背面板と、真空排気空間と、透明ウィンドウ、例えば薄膜透明金属とを含み、前記電界放出背面板が基板上に形成され、真空排気空間は電界放出背面板と薄膜透明金属との間に配置されることが望ましい。
【００３３】
代替的に、電界放出装置は、ワイドバンドギャップ発光材料、例えば発光ポリマを含み、この場合、使用中に該発光ポリマに背面板のエミッタティップから電子が放出される。
【００３４】
電界放出装置は、基板と、一方の面に多数のティップが形成された電界放出背面板と、発光ポリマと、薄膜透明金属とを含み、前記電界放出背面板が基板上に形成され、発光ポリマの一表面が電界放出背面板の多数のティップ上に堆積され、発光ポリマの他方の表面に薄膜透明金属が堆積されていることが望ましい。
【００３５】
電界放出装置は、ディスプレイ装置であることが望ましい。
【００３６】
ディスプレイ装置の電界放出背面板のティップは、１平方ミクロン当たり少なくとも１００個の密度であることが好ましい。
【００３７】
本発明の第八の態様は、電界放出背面板を形成する方法であって、
アモルファス半導体系材料の薄膜を基板上に堆積し、
薄膜アモルファス半導体系材料の多数の領域を局所的に結晶化し、
薄膜アモルファス半導体系材料の多数の結晶化領域の各々の上に、結晶半導体系材料を成長させる、
ことを含む方法を提供する。
【００３８】
アモルファス半導体系材料の薄膜は、例えばプラズマ増速化学気相成長法（ＰＥＣＶＤ）によって、基板上に堆積されることが望ましい。
【００３９】
薄膜アモルファス半導体系材料の多数の領域は、少なくとも１パルスのレーザ干渉パターンに曝露されることによって、結晶化されることが好ましい。
【００４０】
本発明の第九態様は、電界放出背面板で用いる薄膜アモルファス半導体系材料の領域を結晶化する方法であって、
レーザビームを分割し、かつ、再結合することによって、レーザ干渉計を形成し、
該レーザビームの再結合面内にアモルファス半導体系材料の薄膜を配置するステップと、
薄膜を少なくとも１レーザパルスに曝露させることによって、アモルファス半導体系材料の薄膜の領域を局所的に結晶化し、これにより、レーザの干渉パターンに対応するように、薄膜アモルファス半導体系材料に結晶化領域が生成される、
ことを含む方法を提供する。
【００４１】
アモルファス半導体系材料の背面板に用いる場合、半導体系材料が水素化アモルファスシリコンであり、吸収を最大にするために、レーザを約５３２ｎｍの波長で作動させることが好ましく、レーザはＮｄ：ＹＡＧレーザであることが好ましい。
【００４２】
本発明のこれらおよび他の態様は、以下の説明を添付の図面と併せて読むことにより、明りょうに理解される。
【発明を実施するための最良の形態】
【００４３】
図１Ａ〜図１Ｆに、各々アモルファス半導体系材料、具体的には、ｎ型水素化アモルファスシリコンから形成された電界放出背面板１２ａ〜１２ｆの写真を示す。これらの表面には多数のエミッタサイト２０ａ〜２０ｆが形成されている。電界放出背面板１２ａ〜１２ｆは、プラズマ増速化学気相成長法（ＰＥＣＶＤ）によって、例えば、アルミニウムの基板上に、約１００ｎｍのｎ型水素化アモルファスシリコンの薄膜を堆積することによって形成される。堆積された薄膜は次いで、エキシマレーザまたはＮｄ：ＹＡＧレーザにより、レーザ結晶化される。具体的には、ＫｒＦレーザを２４８ｎｍの波長で作動し、酸素雰囲気中で２ｍｍ／ｓで走査して結晶化され、次いでクエンチされる。代替的に、５３２ｎｍの波長で作動するＮｄ：ＹＡＧレーザも使用できる。レーザは、３〜７ナノ秒でパルス化され、ステップ移動し、繰り返されてパターンを形成する。このプロセスにより、きめの粗いシリコン表面となる。シリコンによって吸収されたエネルギは、図１Ａ〜図１Ｆに示されるように、表面の粗さに影響を及ぼす。図１Ａは、少量の吸収エネルギ、すなわち約１００ｍＪ＼ｃｍ- の結果として現れる効果であるエミッタティップ２０ａを示している。これは、３００ｍＪ＼ｃｍ- の範囲の比較的大量の吸収エネルギによって形成された丸いエミッタティップ２０ｆを示す図１Ｆと比較することができる。各々の場合に、各々のティップ２０ａ〜２０ｆがエミッタサイトとして作用する。背面板１２が電界放出装置（図示せず）に組み込まれたときに、各エミッタサイト２０ａ〜２０ｆは、電界放出環境において低い電界で電子を放出する。背面板１２ａ〜１２ｆは、１０-5Ａを超える放出電流および約１０Ｖ／μｍの低い電界しきい値を生じる。
【００４４】
図１Ａ〜図１Ｆと同様に形成された電界放出背面板１２ｇを有する第一実施形態の電界放出装置１０ｇを図２に示す。図示した装置１０ｇは、アルミニウムの基板１４ｇと、エキシマレーザによって処理され、多数のエミッタサイト２０ｇを表面に有するｎ型水素化アモルファスシリコンの薄膜１６ｇとを持つ電界放出背面板１２ｇを有するトライオード装置である。絶縁層、例えば窒化シリコンなどの絶縁体の層が、結晶化シリコン上に堆積され、その後エッチングされ、スペーサ要素２２ｇが形成される。これらのスペーサ要素２２ｇの各々の上に蛍光体、例えばメタライズド蛍光体の薄膜２６ｇが堆積され、ガラス２８ｇの層で装置は完成し、こうして三端子ゲート制御装置が得られる。ガラス２８ｇとエミッタサイト２０ｇとの間の領域２４ｇは真空排気され、これにより低電圧を使用して放出を制御することが可能になる。装置１０ｇをディスプレイ装置に使用する場合、このことは効果的な空間的制御のために重要である。
【００４５】
５×１０-1ｍｂａｒ未満の真空を有する装置１０ｇで測定された放出電流を、放出電流対電界としてグラフに表現したものを図３に示す。また、これにより、記載した装置１０ｇのベータ値が４５０を超え、この態様では、幾何学的強化および内部強化の両方が達成されることも推定される。
【００４６】
図４には、アルミニウムの基板１４ｈ上に堆積されたアモルファスシリコンの薄膜１６ｈが示されており、シリコン１６ｈの表面の領域に、レーザ干渉パターンによって生成されたドットのパターン１８ｈが示されている。この構成は、第一実施形態のような背面板を形成するために使用される技術の改良であり、この改良技術は電界放出背面板を生産するために使用される。
【００４７】
アモルファスシリコンの薄膜１６ｈは、プラズマ増速化学気相成長（ＰＥＣＶＤ）によってアルミニウムの基板１４ｈ上に堆積される。３〜７ナノ秒の範囲のパルス持続時間を有するＮｄ：ＹＡＧパルスレーザを使用して干渉計を形成し、ビームを分割し、再び結合させてドットのパターン１８ｈを形成する。薄膜シリコン層１６ｈは、レーザの干渉パターンが形成される面に配置される。レーザ干渉パターンはシリコン層１６ｈに作用し、結晶化の領域すなわちドット１８ｈを形成する。Ｎｄ：ＹＡＧレーザの単パルスを使用して、領域を局所的に結晶化する。レーザビームは、薄膜シリコン１６ｈの面でステップアンドリピートシステムと同期化され、その結果としてレーザスポット、すなわち、薄膜シリコン１６ｈの表面板全体にわたって分布する結晶化ドット１８ｈが形成され、こうして高密度のティップを作成される。このステップアンドリピートシステムを使用することによって、背面板１２ｈは任意の選択された大きさにすることができる。個々の画素に対し３０μｍ×３０μｍの面積が一般的であり、したがって１個の赤緑青（ＲＧＢ）画素につき９×１０4 に等しい、３００×３００のマイクロティップ密度が達成される。電界放出装置の放射電流はティップの個数およびそれらの先鋭度に依存するので、エミッタのそのような密度は非常に重要である。
【００４８】
希釈シラン／水素プラズマを含む選択的エッチングおよび成長プロセスは、堆積シリコン原子が熱力学的に安定な結晶サイトを形成する一方で、シリコン配列内の緊張結合を易動性水素によって破ることによって、微結晶シリコンを形成する。レーザ処理した薄膜シリコン１６ｈにエミッタティップ２０ｈを形成し、結果的に図５に示すようなティップ２０ｈの断面を得るために、ＰＥＣＶＤ堆積薄膜シリコン１６ｈを反応装置内で希釈シラン／水素プラズマに曝す。
【００４９】
このプロセス中、シリコン原子の堆積は、結晶基板上でのみ、具体的には、薄膜シリコン１６ｈの結晶化ドット１８ｈ上でのみ生じる。該構造におけるアモルファスまたは弱い結合の領域は、同時にエッチングされる。継続する成長は、エッチング効果がより劇的になる成長膜のエッジをプロファイルする効果を有する。各結晶領域１８ｈは、大きさが１００ｎｍ未満に制限されるので、アスペクト比はエッジが収束するようなものになる。したがって、エミッタ板１２ｈの１００ｎｍ以下の各円形ドット１８ｈは、効果的にプロファイルティップ２０ｈを成長させる。成長およびエッチングプロセスは、易動性水素、および薄膜シリコン１６ｈの板の成長表面全体にわたって先鋭なティップ２０ｈを導くアスペクト比プロファイリングエッチングによって行われる。このプロファイリングにより、放出板１２ｈの電界増強がもたらされ、これにより、第一実施形態の電界放出背面板で達成可能なものより低い電界放出のしきい値（約１５ｖ／μｍ）、および、より高い放出電流（すなわち１０-5アンペアを超える）が得られる。
【００５０】
図５に、かかる成長ティップ２０ｉの断面をスペーサ２２ｉの断面とともに示す。該スペーサ２２ｉは、パルスレーザを薄膜シリコンの特定の領域に当てて、エミッタドット（図示せず）よりずっと大きい寸法を持つ線またはドットの結晶構造（図示せず）を形成させることによって形成される。この結果、これらの結晶領域に、より厚い堆積膜が形成される。こうして、エミッタティップ２０ｉと同時に、スペーサ２２ｉが形成され、三端子装置用のゲートの配置が可能になる。
【００５１】
放出電流と同様に、ディスプレイの明るさは、Ｉ＝ＪFNｎαに従って、電流密度、ティップの個数、およびティップの先鋭度に依存する。ティップは、装置１０に組み込まれると先鋭な電子源となり、真空排気された空間２４を介して装置の発光層に、またはワイドバンドギャップ発光物質２５に、ホットエレクトロン注入をもたらす。各電子は印加電界、すなわちアルミニウム基板１２が電極として作用する装置１０に印加される電界からエネルギを得る。
【００５２】
図４および図５に示したように形成された結晶化シリコンエミッタティップ２０ｊを有する電界放出装置１０ｊの構成を、図６に示す。
【００５３】
電界放出装置１０ｊは、ミクロン規模の成長スペーサ２２ｊを有する真空装置である。基板１４ｊは、アルミ二ウムから形成され、その上に薄膜半導体系材料１６ｊ、具体的には、薄膜水素化アモルファスシリコンが、ＰＥＣＶＤによって堆積される。前述の通り、水素化アモルファスシリコンの多数の領域１８ｊ、２１ｊが、レーザ干渉計によって結晶化され、成長およびエッチングシステムを使用して、ティップ２０ｊおよびスペーサ２２ｊを成長させる。ガラス基板２８ｊに堆積され、パターン化されたインジウムスズ酸化物（ＩＴＯ）２６ｊの板が、エミッタ背面板１２ｊの成長スペーサ２２ｊ上に着座するように配設される。エミッタティップ２０ｊとＩＴＯ２６ｊとの間の領域２４ｊは真空排気される。
【００５４】
他の態様の電界放出装置１０ｋを図７に示す。この構成では、電界放出装置１０ｋに、発光媒体として使用するために、電界放出ティップ２０ｋの上に堆積されたワイドバンドギャップ発光材料２５ｋ、具体的にはポリマが、配設される。ガラス基板２８ｋに堆積されたインジウムスズ酸化物（ＩＴＯ）２６ｋなどの薄膜透明金属により、ダイオード構成が作製される。装置１０ｋは、具体的にはアルミ二ウムからなる基板１４ｋに堆積されたシリコン１６ｋから形成された電界放出背面板１２ｋを有する。ワイドバンドギャップ発光ポリマ２５ｋの薄膜（数ミクロン規模）が、例えばスクリーン印刷によって、ガラス基板２８ｋ上のパターン化ＩＴＯの板２６ｋ上に堆積される。発光ポリマ２５ｋは、背面板１２ｋの結晶シリコンティップ２０ｋ上にプレスされる。装置１０ｋを約１００℃の温度で加熱乾燥し、ポリマ２５ｋが硬化され、Ａｌ−Ｓｉ−ポリマ−ＩＴＯダイオード構造が形成される。かかる装置構成は、ｎ型ではなく、電子を注入させる低障壁金属がない薄膜半導体の場合に、特に有用である。
【００５５】
面板３２ｌ上に堆積された金属被覆蛍光体層部材３０ｌを含むさらに別の態様の電界放出装置１０ｌを、図８に示す。装置１０ｌでは、絶縁体３４ｌを堆積し、その上に金属ゲート３６ｌを配置されたトライオード構成を形成するようにしている。
【００５６】
さらに別の態様による電界放出背面板１２ｍは、各エミッタ２０ｍに対し自己整列したゲートを有する三端子装置を構成している。この電界放出背面板は、図９Ａ〜図９Ｅに示す方法で作成される。図９Ａには、基板１４ｍ、金属カソード１５ｍ、およびアモルファスシリコン１６ｍの薄膜により形成された背面板１２ｍが示されている。薄膜シリコン１６ｍは、図１Ａ〜図１Ｆに示した方法で、Ｎｄ：ＹＡＧレーザを使用して、レーザ結晶化され、放出ティップ２０ｍは、前述した結晶化プロセスによって形成される。
【００５７】
自己整列ゲートを形成する第一のステップとして、図９Ｂに示されるように、エミッタティップ２０ｍの各々を完全に包封する結晶化シリコンの露出表面上に、ＰＥＶＣＤを使用して、薄いＳｉＮ（窒化シリコン）絶縁体３８ｍを堆積することによって形成する。
【００５８】
プロセスの第二のステップとして、図９Ｃに示されているように、ＳｉＮ層の上に、加熱蒸着によって、金属４０ｍ、具体的にはクロムの層を堆積する。
【００５９】
プロセスの第三のステップとして、板構成を、具体的にはＣＦ;（フレオン）ガスを使用するプラズマ手段によってエッチングする。この結果、各エミッタティップの頂部がその金属を失い、図９Ｄに示すように、ＳｉＮ絶縁体層３８ｍが露出する。
【００６０】
図９Ｅに示すように、ＳｉＮ絶縁体３８ｍはエッチングされ、露出したティップ２０ｍの周囲に支持金属リング４１ｍが残り、これはゲートとして作用する。
【００６１】
結果的に得られた放出背面板１２ｍは、図１０Ａに示され、図１０Ｂに拡大画像で示すように、完全にリソグラフィなしの電界放出装置１０ｍを形成するために使用される。
【００６２】
図１１Ａ〜図１１Ｃに示すように、このプロセスは、プロセスの第二のステップの後に、平坦化剤３７ｎ、すなわち加熱または溶媒の蒸発により薄い平坦な膜となる液体を、結晶化背面板１２ｎに用いることによって改善することができ、結果的に図１１Ａに示すような構成が得られる。これは、平坦化剤３７ｎが背面板１２ｎを被覆し、エミッタティップ２０ｎが立派に立っている状態が残ることを示す。
【００６３】
したがって、プラズマ手段によって該構成をエッチングするステップにより、図１１Ｂに示す構成が得られる。
【００６４】
次いで、同様にＳｉＮがエッチングされ、図１１Ｃに示すように、金属層とティップとの間の空間が残る。このように平坦化剤３７ｎを利用することによって、下にあるシリコン背面板構造は、腐食性エッチング作用から保護される。次いで、平坦化剤は除去され、結果的に、図１０Ａおよび図１０Ｂに示すように、各ティップを取り囲む金属ゲートが得られる。
【００６５】
これまでの実施形態で述べたような装置は、それらの電力消費が低く、かつ、製造が比較的簡単であるため、多くのディスプレイ用途に適している。かかる装置は、衛星および移動体通信市場におけるマイクロ波増幅器用のハイパワートランジスタ用のカソードとしても使用される。
【００６６】
本書でこれまでに述べた発明の実施形態に対し、発明の範囲から逸脱することなく、様々な変形を施すことができる。例えば、薄膜アモルファスシリコン１６ａ〜１６ｍのレーザ処理中に、領域を局所的に結晶化するときに単レーザパルスを使用することを述べたが、代替的に多数のパルスを使用することができ、こうして２０ｍＪｃｍ-もの低いエネルギを使用することが可能になる。さらに、ティップ２０ａ〜２０ｍの選択的エッチングおよび成長プロセス中に、より大きい線またはドット構造２１ａ〜２１ｍを結晶化して、スペーサ２２ａを成長させる方法を説明したが、同じプロセスで形成されるアクティブアドレス用に、絶縁体および薄膜トランジスタデバイス上に、シリコンをブロック状に成長させることもできる。
【００６７】
薄膜アモルファスシリコン１６ａ〜１６ｎを結晶化するプロセスを、パルスレーザによって実行すると述べたが、これは、強力電子ビームの照射または高エネルギイオンビーム／粒子衝突、または熱アニーリングなど、他の手段によって実行することもできる。
【００６８】
固有ｎ型またはドープｎ型とすることができるアモルファスシリコン１６ａ〜１６ｍの薄膜の堆積は、プラズマ増速化学気相成長法（ＰＥＣＶＤ）によると述べた。しかし、薄膜は、スパッタリング、蒸着、その他の手段によって堆積することもできる。
【００６９】
薄膜シリコン１６ａ〜１６ｍが上に堆積された基板１４ａ〜１４ｍは、アルミウムであると述べたが、代替的に、モリブデン、クロム、その他同様の金属を用いることができる。電極は、基板１４ａ〜１４ｍと一体的に形成する必要はなく、実際には、基板１４ａ〜１４ｍとは異なる材料から形成することができる。また、Ｎｄ：ＹＡＧレーザの使用について、シリコンにおける吸収を最大にするために、５３２ｎｍの波長を選択すると述べたが、任意の他の波長も使用することができ、特に、他の適切な半導体系材料における吸収を最大にするために、他の波長を使用してもよい。ダイオード構成の電界放出装置を形成するために、透明金属を使用することを述べたが、代替的に適切な導電性ポリマを使用することもできる。
【００７０】
さらに、ＴＦＴ制御回路機構を、画素レベルで、または一体化周辺ドライバを介して、電界放出背面板１２ａ〜１２ｍと同じ方法で作製することができる。
【００７１】
詳述した実施形態における薄膜半導体は、ｎ型水素化アモルファスシリコンであるが、半導体は代替的に、ゲルマニウム、ゲルマニウム合金またはそれらの類似物を用いてもよい。薄膜半導体１６ａ〜１６ｍが上に堆積された基板１４ａ〜１４ｍは、アルミ二ウムであると述べたが、モリブデン、クロム、その他同様の金属など様々の金属で形成することができる。ＫｒＦ（クリプトン−フッ素）エキシマレーザの使用を述べたが、任意のエキシマレーザを使用することもできる。
【００７２】
図８で述べた装置は、面板３２ｌに堆積された金属被覆蛍光体層３０ｌを含むものとして述べたが、詳述した他の装置の実施形態もこの特徴を含むことができる。また、装置１０ａ〜１０ｍの各実施形態は、絶縁体３４ａ〜３４ｍを堆積し、その上に金属ゲート３６ａ〜３６ｍを配置することによって、トライオード構成を形成するように適応させることができる。
【００７３】
図９で述べたシリコン背面板は、Ｎｄ：ＹＡＧレーザを使用して結晶化されると述べたが、エキシマレーザを使用して結晶化してもよく、レーザ干渉計技術を使用して結晶化することもできる。さらに、結晶化されたシリコン１６ｍに堆積された絶縁体３８ｍは、ＳｉＮであるとして説明したが、任意の適切な絶縁体を用いてもよく、任意のコンフォーマルコーティング法を使用して堆積してもよい。絶縁体上に堆積した金属４０ｍの層は、熱蒸着を用いて堆積すると述べたが、スパッタリングまたはいずれかの他の適切な技術も使用することができる。
【図面の簡単な説明】
【００７４】
【図１】図１Ａ〜図１Ｆは、本発明に従って様々なエネルギで結晶化した薄膜半導体を示す。
【図２】本発明の第一実施形態に係る電界放出装置を示す。
【図３】図２の電界放出装置の電界放出背面板の電界放出電流対電界のグラフを示す。
【図４】電界放出背面板の形成時に、レーザ干渉パターンが投射されたアモルファスシリコンの薄膜を示す略斜視図である。
【図５】本発明の第二実施形態に係る成長結晶シリコン背面板の側面プロファイルを示す断面図である。
【図６】本発明の第三実施形態に係る結晶シリコンティップを有する電界放出装置を示す略側面図である。
【図７】本発明の第四実施形態に係る結晶シリコンティップを有する電界放出装置を示す略側面図である。
【図８】本発明の第五実施形態に係る結晶シリコンティップを有する電界放出装置を示す略側面図である。
【図９】図９Ａ〜図９Ｅは、本発明の第六実施形態に係る電界放出背面板を形成する方法を示す一連の側面断面図である。
【図１０】図１０Ａと１０Ｂは、図９Ａ〜９Ｅの電界放出背面板の写真である。
【図１１】図１１Ａ〜図１１Ｃは、平坦化剤の使用を含む本発明の第七実施形態により電界放出背面板を形成する方法を示す一連の側面断面図である。
【図１Ａ】
2005505101.tif 000003
【図１Ｂ】
2005505101.tif 000004
【図１Ｃ】
2005505101.tif 000005
【図１Ｄ】
2005505101.tif 000006
【図１Ｅ】
2005505101.tif 000007
【図１Ｆ】
2005505101.tif 000008
【図２】
2005505101.tif 000009
【図３】
2005505101.tif 000010
【図４】
2005505101.tif 000011
【図５】
2005505101.tif 000012
【図６】
2005505101.tif 000013
【図７】
2005505101.tif 000014
【図８】
2005505101.tif 000015
【図９Ａ】
2005505101.tif 000016
【図９Ｂ】
2005505101.tif 000017
【図９Ｃ】
2005505101.tif 000018
【図９Ｄ】
2005505101.tif 000019
【図９Ｅ】
2005505101.tif 000020
【図１０Ａ】
2005505101.tif 000021
【図１０Ｂ】
2005505101.tif 000022
【図１１Ａ】
2005505101.tif 000023
【図１１Ｂ】
2005505101.tif 000024
【図１１Ｃ】
2005505101.tif 000025
【国際公開パンフレット】
2005505101.tif 000026
2005505101.tif 000027
2005505101.tif 000028
2005505101.tif 000029
2005505101.tif 000030
2005505101.tif 000031
2005505101.tif 000032
2005505101.tif 000033
2005505101.tif 000034
2005505101.tif 000035
2005505101.tif 000036
2005505101.tif 000037
2005505101.tif 000038
2005505101.tif 000039
2005505101.tif 000040
2005505101.tif 000041
2005505101.tif 000042
2005505101.tif 000043
2005505101.tif 000044
2005505101.tif 000045
2005505101.tif 000046
2005505101.tif 000047
2005505101.tif 000048
2005505101.tif 000049
2005505101.tif 000050
2005505101.tif 000051
2005505101.tif 000052
2005505101.tif 000053
2005505101.tif 000054
2005505101.tif 000055
2005505101.tif 000056
2005505101.tif 000057
2005505101.tif 000058
2005505101.tif 000059
2005505101.tif 000060
【国際調査報告】
2005505101.tif 000061
2005505101.tif 000062
2005505101.tif 000063
2005505101.tif 000064
2005505101.tif 000065