(57)【要約】本発明は、ゲートスタックを形成する際に金属含有層をエッチングすることにより生じる問題を受けない、珪化物ゲートを有するＭＯＳＦＥＴトランジスタの形成方法を提供する。ゲート酸化物層（２０１）と、導電層（２０２）と、第１絶縁層（２０３）とを有する半導体基板上にゲートスタックを形成する。ゲートスタックの側面に隣接して側壁スペーサ（２０９ａ、２０９ｂ）を形成し、ゲートスタック及び基板上に第２絶縁層（２１１）を形成する。第２絶縁層（２１１）及び第１絶縁層（２０３）を除去して導電層を露出させ、エッチングされていない少なくとも１つの金属含有層を導電層上に接触するように形成する。次に、ゲートスタックに種々の方法で珪化物処理を施して、最終的に珪化物ゲートを形成する。
2005537641.tif 000002
【特許請求の範囲】
【請求項１】
ゲート酸化物層と、導電層と、第１絶縁層とを有するゲートスタックを半導体基板上に形成する工程と、
前記ゲートスタックの側面上に第１側壁スペーサを形成する工程と、
前記ゲートスタックの互いに対向する側にソース及びドレイン領域を形成する工程と、
前記ゲートスタック及び基板上に第２絶縁層を形成する工程と、
前記第２絶縁層の少なくとも一部分及び前記第１絶縁層を前記ゲートスタックから除去して前記導電層を露出させ、この第２絶縁層の前記少なくとも一部分が除去された後に、前記第１側壁スペーサの外部に前記第２絶縁層の一部分が残存するようにする工程と、
前記第１側壁スペーサに隣接する前記第２絶縁層の他の一部分と前記第１側壁スペーサの上側部分とを除去する工程と、
前記ゲートスタックを経て前記基板中にイオン注入することにより、前記第２絶縁層の除去部分により少なくとも部分的に規定されている少なくとも１つのチャネルイオン注入領域を形成する工程と、
露出された前記導電層上にこれと接触する少なくとも１つの珪化物層を形成する工程と
を具えるトランジスタの製造方法。
【請求項２】
請求項１に記載のトランジスタの製造方法において、前記導電層がポリシリコン層を有するようにし、このトランジスタの製造方法が更に、
タングステン（Ｗ）、ＷSix 、ＷＮ、Ti、TiＮ及びこれらの任意の組合せより成る群から選択した材料を含む少なくとも１つの金属含有層を前記ポリシリコン層上に設け、これら金属含有層及びポリシリコン層を、前記珪化物層を形成するように処理することにより、前記珪化物層を形成する工程
を具えるトランジスタの製造方法。
【請求項３】
請求項１に記載のトランジスタの製造方法において、前記ソース及びドレイン領域を形成する工程を、前記第１側壁スペーサを形成する前に、前記ゲートスタックに自己整列させるイオン注入により行うトランジスタの製造方法。
【請求項４】
請求項１に記載のトランジスタの製造方法において、前記第１側壁スペーサは、前記ゲートスタック及び基板上のスペーサ形成絶縁層をエッチングすることにより形成するトランジスタの製造方法。
【請求項５】
請求項１に記載のトランジスタの製造方法において、前記ソース及びドレイン領域を、前記第１側壁スペーサを形成した後に形成するトランジスタの製造方法。
【請求項６】
請求項５に記載のトランジスタの製造方法において、前記第１側壁スペーサを形成する前に前記ゲートスタックの互いに対向する側で前記基板内に低ドープ領域を形成するトランジスタの製造方法。
【請求項７】
請求項１に記載のトランジスタの製造方法において、前記少なくとも１つのチャネルイオン注入領域を少なくとも部分的に前記第１側壁スペーサにより規定するトランジスタの製造方法。
【請求項８】
請求項１に記載のトランジスタの製造方法において、この方法が更に、
露出された前記導電層の上及びその側部に第２側壁スペーサを形成する工程と、
前記ゲートスタックを経てイオン注入することによりチャネルイオン注入領域を形成し、このチャネルイオン注入領域を少なくとも部分的に前記第２側壁スペーサにより規定するようにする工程と
を具えるトランジスタの製造方法。
【請求項９】
請求項１に記載のトランジスタの製造方法において、前記少なくとも１つのチャネルイオン注入領域は、その幅がゲートスタックの幅よりも狭くなるように形成するトランジスタの製造方法。
【請求項１０】
請求項１に記載のトランジスタの製造方法において、前記少なくとも１つのチャネルイオン注入領域は、その幅がゲートスタックの幅にほぼ等しくなるように形成するトランジスタの製造方法。
【請求項１１】
請求項１に記載のトランジスタの製造方法において、前記少なくとも１つのチャネルイオン注入領域は、その幅がゲートスタックの幅よりも広くなるように形成するトランジスタの製造方法。
【請求項１２】
請求項７に記載のトランジスタの製造方法において、この方法が更に、
露出された前記導電層の上及びその側部に第２側壁スペーサを形成する工程と、
前記ゲートスタックを経てイオン注入することにより他のチャネルイオン注入領域を形成し、この他のチャネルイオン注入領域を少なくとも部分的に前記第２側壁スペーサにより規定するようにする工程と
を具えるトランジスタの製造方法。
【請求項１３】
請求項７に記載のトランジスタの製造方法において、前記第２絶縁層の前記少なくとも一部分を除去した後に、前記第１側壁スペーサの外側に前記第２絶縁層の一部分を残存させ、この方法が更に、
前記第１側壁スペーサに隣接する前記第２絶縁層の他の一部分とこれら第１側壁スペーサの上側部分とを除去する工程と、
前記ゲートスタックを経て前記基板中にイオン注入することにより、前記第２絶縁層の除去部分により少なくとも部分的に規定されている他のチャネルイオン注入領域を形成する工程と
を具えるトランジスタの製造方法。
【請求項１４】
半導体基板と、
この半導体基板上に設けられた側壁を有するゲートスタックであって、前記半導体基板上に設けられたゲート酸化物層と、このゲート酸化物層上に設けられたポリシリコン層とを有する当該ゲートスタックと、
絶縁スペーサと、
前記ゲートスタックの下側に形成され、前記絶縁スペーサにより少なくとも部分的に規定されている少なくとも１つのチャネルイオン注入領域と、
前記ゲートスタックの互いに対向する側で前記半導体基板内に設けられたソース及びドレイン領域と
を具えるトランジスタ構造体。
【請求項１５】
請求項１４に記載のトランジスタ構造体において、前記絶縁スペーサが前記ゲートスタックの側壁上に形成されているトランジスタ構造体。
【請求項１６】
請求項１４に記載のトランジスタ構造体において、前記絶縁スペーサが前記ポリシリコン層上に設けられているトランジスタ構造体。
【請求項１７】
請求項１５に記載のトランジスタ構造体において、前記少なくとも１つのチャネルイオン注入領域が少なくとも部分的に前記絶縁スペーサにより規定され、その幅が前記ゲートスタックとほぼ同じであるトランジスタ構造体。
【請求項１８】
請求項１６に記載のトランジスタ構造体において、前記少なくとも１つのチャネルイオン注入領域が少なくとも部分的に前記絶縁スペーサにより規定され、その幅が前記ゲートスタックよりも狭くなっているトランジスタ構造体。
【請求項１９】
請求項１５に記載のトランジスタ構造体において、このトランジスタ構造体が更に、前記絶縁スペーサに隣接する絶縁層を有し、この絶縁層と前記絶縁スペーサとの上側面の少なくとも一部分が除去されて、前記ゲートスタックの横方向の幅を超えて延在する領域を規定しているトランジスタ構造体。
【請求項２０】
請求項１９に記載のトランジスタ構造体において、前記少なくとも１つのチャネルイオン注入領域が少なくとも部分的に、前記ゲートスタックの横方向の幅を超えて延在する前記領域により規定されているトランジスタ構造体。
【請求項２１】
請求項１７に記載のトランジスタ構造体において、このトランジスタ構造体が更に、前記ポリシリコン層上に設けられた他の絶縁スペーサを有しているトランジスタ構造体。
【請求項２２】
請求項２１に記載のトランジスタ構造体において、このトランジスタ構造体が更に、前記少なくとも１つのチャネルイオン注入領域内に形成された他のチャネルイオン注入領域を有し、この他のチャネルイオン注入領域が少なくとも部分的に前記他の絶縁スペーサにより規定されているトランジスタ構造体。
【請求項２３】
請求項１４に記載のトランジスタ構造体において、このトランジスタ構造体が更に、前記ゲートスタック上に形成された珪化物層を有し、この珪化物層は、Ｗ、ＷSiX 、ＷＮ、Ti、TiＮ及びこれらの任意の組合せより成る群から選択した材料から成っているトランジスタ構造体。
【請求項２４】
プロセッサと、
このプロセッサに結合されたメモリ装置と
を具えるシステムであって、前記プロセッサ及びメモリ装置の少なくとも一方が、トランジスタ構造体を有し、このトランジスタ構造体が、
半導体基板と、
この半導体基板上に設けたゲートスタックであって、この半導体基板上に設けたゲート酸化物層及びこのゲート酸化物層上に設けたポリシリコン層を有する当該ゲートスタックと、
前記ポリシリコン層上にこれと接触するように形成された少なくとも１つのエッチングされない珪化物層と、
前記ゲートスタックの対向する側で前記半導体基板内に設けたソース及びドレイン領域と
を具えるシステム。
【請求項２５】
請求項２４に記載のシステムにおいて、このシステムが更に、前記ゲートスタックの側壁上の第１側壁スペーサを有しているシステム。
【請求項２６】
請求項２５に記載のシステムにおいて、このシステムが更に、前記ポリシリコン層上及びそのエッジに設けられた第２側壁スペーサを有しているシステム。
【請求項２７】
請求項２５に記載のシステムにおいて、このシステムが更に、前記ゲートスタックの下側で前記半導体基板内に少なくとも１つのチャネルイオン注入領域を有し、このチャネルイオン注入領域は少なくとも部分的に前記第１側壁スペーサにより規定されているシステム。
【請求項２８】
請求項２６に記載のシステムにおいて、このシステムが更に、前記ゲートスタックの下側で前記半導体基板内に少なくとも１つのチャネルイオン注入領域を有し、このチャネルイオン注入領域は少なくとも部分的に前記第２側壁スペーサにより規定されているシステム。
【請求項２９】
請求項２５に記載のシステムにおいて、このシステムが更に、前記第１側壁スペーサに隣接する絶縁層を有しており、この絶縁層及び前記第１側壁スペーサの上側部がエッチング除去されて、前記ゲートスタックの横方向の幅を超えて延在する領域を規定しているシステム。
【請求項３０】
請求項２９に記載のシステムにおいて、このシステムが更に、前記ゲートスタックの下側で前記半導体基板内に少なくとも１つのチャネルイオン注入領域を有し、このチャネルイオン注入領域は少なくとも部分的に、前記ゲートスタックの横方向の幅を超えて延在する前記領域により規定されているシステム。
【請求項３１】
請求項２７に記載のシステムにおいて、このシステムが更に、前記ポリシリコン層上及びそのエッジに設けられた第２側壁スペーサを有しているシステム。
【請求項３２】
請求項３１に記載のシステムにおいて、このシステムが更に、前記ゲートスタックの下側で前記半導体基板内に少なくとも１つの他のチャネルイオン注入領域を有し、この他のチャネルイオン注入領域は少なくとも部分的に前記第２側壁スペーサにより規定されているシステム。
【請求項３３】
請求項２７に記載のシステムにおいて、このシステムが更に、前記第１側壁スペーサに隣接する絶縁層を有し、これらの絶縁層及び第１側壁スペーサの上側部分がエッチング除去されて、前記ゲートスタックの横方向の幅を超えて延在する領域を規定しているシステム。
【請求項３４】
請求項３３に記載のシステムにおいて、このシステムが更に、前記ゲートスタックの下側で前記半導体基板内に少なくとも１つの他のチャネルイオン注入領域を有し、この他のチャネルイオン注入領域は少なくとも部分的に、前記ゲートスタックの横方向の幅を超えて延在する前記領域により規定されているシステム。
【請求項３５】
ゲート酸化物層と、導電層と、第１絶縁層とを有するゲートスタックを半導体基板上に形成する工程と、
前記ゲートスタックの側面上に第１側壁スペーサを形成する工程と、
前記ゲートスタックの互いに対向する側にソース及びドレイン領域を形成する工程と、
前記ゲートスタック及び基板上に第２絶縁層を形成する工程と、
前記第２絶縁層の少なくとも一部分及び前記第１絶縁層を前記ゲートスタックから除去して前記導電層を露出させる工程と、
露出した前記導電層上及びその側部に少なくとも１組の追加の第２スペーサを形成する工程と、
前記導電層を露出させた後に前記ゲートスタックを経てイオン注入することにより、前記半導体基板内に複数のチャネルイオン注入領域を形成し、これら複数のチャネルイオン注入領域は少なくとも部分的に前記第１側壁スペーサ及び前記少なくとも１組の追加の第２スペーサにより規定され、前記第２絶縁層の前記少なくとも一部分が除去された後に、前記第１側壁スペーサの外部に前記第２絶縁層の一部分が残存するようにする工程と、
前記第１側壁スペーサに隣接する前記第２絶縁層の他の部分と前記第１側壁スペーサの上側部分とを除去し、前記ゲートスタックを経て前記半導体基板中にイオン注入することにより、少なくとも１つのチャネルイオン注入領域を形成し、このチャネルイオン注入領域が少なくとも部分的に、前記第２絶縁層の除去された部分により規定されるようにする工程と、
露出された前記導電層上にこれと接触する少なくとも１つの珪化物層を形成する工程と
を具えるトランジスタの製造方法。
【請求項３６】
請求項３５に記載のトランジスタの製造方法において、前記導電層がポリシリコン層を有するようにし、この方法が更に、
前記ポリシリコン層上に少なくとも１つのエッチングされない金属含有層を設け、このエッチングされない金属含有層及び前記ポリシリコン層を処理して前記珪化物層を形成する工程
を具えるトランジスタの製造方法。
【請求項３７】
請求項３５に記載のトランジスタの製造方法において、この方法が更に、
前記第１側壁スペーサを形成する前に、前記ゲートスタックに自己整列させるイオン注入により前記ソース及びドレイン領域を形成する工程
を具えるトランジスタの製造方法。
【請求項３８】
請求項３５に記載のトランジスタの製造方法において、この方法が更に、
前記ゲートスタック上にスペーサ形成用の絶縁層を形成する工程と、
このスペーサ形成用の絶縁層をエッチングして前記第１側壁スペーサを形成する工程と
を具えるトランジスタの製造方法。
【請求項３９】
請求項３５に記載のトランジスタの製造方法において、前記第１側壁スペーサを形成した後に、前記ソース及びドレイン領域を形成するトランジスタの製造方法。
【請求項４０】
請求項３５に記載のトランジスタの製造方法において、前記第１側壁スペーサを形成する前に、前記ゲートスタックの互いに対向する側で前記半導体基板内に低ドープ領域を形成するトランジスタの製造方法。
【請求項４１】
請求項３５に記載のトランジスタの製造方法において、前記導電層を露出させた後に前記ゲートスタックを経て前記半導体基板内に複数のチャネルイオン注入領域を形成する前記工程を、前記珪化物層を形成する前に行うトランジスタの製造方法。
【請求項４２】
請求項３５に記載のトランジスタの製造方法において、前記少なくとも１つのチャネルイオン注入領域を、前記ゲートスタックよりも幅狭に形成するトランジスタの製造方法。
【請求項４３】
請求項３５に記載のトランジスタの製造方法において、前記少なくとも１つのチャネルイオン注入領域を、その幅がゲートスタックとほぼ同じになるように形成するトランジスタの製造方法。
【請求項４４】
請求項３５に記載のトランジスタの製造方法において、前記少なくとも１つのチャネルイオン注入領域を、その幅がゲートスタックよりも幅広となるように形成するトランジスタの製造方法。
【請求項４５】
請求項３６に記載のトランジスタの製造方法において、前記金属含有層が、Ｗ、ＷSix 、ＷＮ、Ti、TiＮ及びこれらの任意の組合せより成る群から選択した材料を含むようにするトランジスタの製造方法。
【請求項４６】
半導体基板上に設けられたゲートスタック構造体であって、このゲートスタック構造体は、
前記半導体基板上に設けられたゲート酸化物層と、
このゲート酸化物層上に設けられた導電層と、
前記ゲートスタック構造体の側壁上に設けられた第１側壁スペーサと、
前記ゲートスタック構造体の下側で前記半導体基板内に設けられており、少なくとも部分的に前記第１側壁スペーサにより規定されている少なくとも１つのチャネルイオン注入領域と、
前記導電層上及びそのエッジに設けられた第２側壁スペーサと、
前記ゲートスタック構造体の下側で前記半導体基板内に設けられており、少なくとも部分的に前記第２側壁スペーサにより規定されている少なくとも１つのチャネルイオン注入領域と、
前記導電層上にこれと接触するように形成した少なくとも１つのエッチングされない珪化物層と、
前記ゲートスタック構造体の互いに対向する側で前記半導体基板内に設けられたソース及びドレイン領域と
を具えているゲートスタック構造体。
【請求項４７】
請求項４６に記載のゲートスタック構造体において、このゲートスタック構造体が更に、前記第１側壁スペーサに隣接する絶縁層を具えており、この絶縁層及び前記第１側壁スペーサの上側部分がエッチング除去されて前記ゲートスタックの横方向の幅を超えて延在する領域を規定しているゲートスタック構造体。
【請求項４８】
請求項４７に記載のゲートスタック構造体において、このゲートスタック構造体が更に、前記ゲートスタックの下側で前記半導体基板内に少なくとも１つのチャネルイオン注入領域を有し、このチャネルイオン注入領域は少なくとも部分的に、前記ゲートスタックの横方向の幅を超えて延在する前記領域により規定されているゲートスタック構造体。
【請求項４９】
半導体基板と、
この半導体基板上に設けられた側壁を有するゲートスタックであって、前記半導体基板上に設けられたゲート酸化物層と、このゲート酸化物層上に設けられた導電層とを有する当該ゲートスタックと、
このゲートスタックの側壁に隣接して設けられた側壁スペーサと、
これら側壁スペーサに隣接して形成された絶縁層であって、この絶縁層及び前記側壁スペーサの上側部分がエッチング除去され、この除去された部分により前記ゲートスタックの横方向の幅を超えて延在する領域を規定している当該絶縁層と、
前記ゲートスタックの下側に形成され、前記ゲートスタックの横方向の幅を超えて延在する前記領域により少なくとも部分的に規定されている少なくとも１つのチャネルイオン注入領域であって、前記ゲートスタックよりも幅広である当該チャネルイオン注入領域と
を具えるトランジスタ構造体。
【請求項５０】
請求項４９に記載のトランジスタ構造体において、このトランジスタ構造体が更に、前記ゲートスタック上に形成された珪化物層を有し、この珪化物層は、Ｗ、ＷSix 、ＷＮ、Ti、TiＮ及びこれらの任意の組合せより成る群から選択した材料から形成されているトランジスタ構造体。
【請求項５１】
半導体基板と、
この半導体基板上に設けられた側壁を有するゲートスタックであって、前記半導体基板上に設けられたゲート酸化物層と、このゲート酸化物層上に設けられた導電層とを有する当該ゲートスタックと、
このゲートスタックの側壁に隣接して設けられた第１側壁スペーサと、
前記導電層上に設けられた第２側壁スペーサと、
前記ゲートスタックの下側に形成され、前記第２側壁スペーサにより少なくとも部分的に規定されている少なくとも１つのチャネルイオン注入領域であって、前記ゲートスタックよりも幅狭である当該チャネルイオン注入領域と
を具えるトランジスタ構造体。
【請求項５２】
請求項５１に記載のトランジスタ構造体において、このトランジスタ構造体が更に、前記第１側壁スペーサに隣接して形成された絶縁層を有し、この絶縁層及び前記第１側壁スペーサから、前記ゲートスタックの横方向の幅を超えて延在する領域を規定する部分が除去されているトランジスタ構造体。
【請求項５３】
請求項５２に記載のトランジスタ構造体において、前記ゲートスタックの横方向の幅を超えて延在する前記領域により少なくとも部分的に規定されている第２チャネルイオン注入領域が前記ゲートスタックの下側に形成され、この第２チャネルイオン注入領域は前記ゲートスタックよりも幅広となっているトランジスタ構造体。
【請求項５４】
請求項５２に記載のトランジスタ構造体において、このトランジスタ構造体が更に、前記ゲートスタック上に形成された珪化物層を有し、この珪化物層は、Ｗ、ＷSix 、ＷＮ、Ti、TiＮ及びこれらの任意の組合せより成る群から選択した材料から形成されているトランジスタ構造体。
【請求項５５】
半導体基板と、
この半導体基板上に設けられた側壁を有するゲートスタックであって、前記半導体基板上に設けられたゲート酸化物層と、このゲート酸化物層上に設けられた導電層とを有する当該ゲートスタックと、
このゲートスタックの側壁に隣接して設けられた第１側壁スペーサと、
これら第１側壁スペーサに隣接して形成され、前記ゲートスタックの横方向の幅を超えて延在する領域を規定する絶縁層と、
前記ゲートスタックの下側に形成され、前記ゲートスタックの横方向の幅を超えて延在する前記領域により少なくとも部分的に規定されている第１チャネルイオン注入領域と、
この第１チャネルイオン注入領域内に形成された第２チャネルイオン注入領域と
を具えるトランジスタ構造体。
【請求項５６】
請求項５５に記載のトランジスタ構造体において、このトランジスタ構造体が更に、前記ゲートスタック上に形成された珪化物層を有し、この珪化物層は、Ｗ、ＷSix 、ＷＮ、Ti、TiＮ及びこれらの任意の組合せより成る群から選択した材料から形成されているトランジスタ構造体。
【請求項５７】
半導体基板と、
この半導体基板上に設けられた側壁を有するゲートスタックであって、前記半導体基板上に設けられたゲート酸化物層と、このゲート酸化物層上に設けられた導電層とを有する当該ゲートスタックと、
このゲートスタックの側壁に隣接して設けられた第１側壁スペーサと、
前記ゲートスタックの下側に形成され、前記第１側壁スペーサにより少なくとも部分的に規定されている第１チャネルイオン注入領域と、
前記導電層上に設けられた第２側壁スペーサと、
前記第１チャネルイオン注入領域内に形成され、前記第２側壁スペーサにより少なくとも部分的に規定された第２チャネルイオン注入領域と
を具えるトランジスタ構造体。
【請求項５８】
請求項５７に記載のトランジスタ構造体において、このトランジスタ構造体が更に、前記ゲートスタック上に形成された珪化物層を有し、この珪化物層は、Ｗ、ＷSix 、ＷＮ、Ti、TiＮ及びこれらの任意の組合せより成る群から選択した材料から形成されているトランジスタ構造体。
【請求項５９】
基板上に酸化物層を形成する工程と、
この酸化物層上に導電層を形成する工程と、
この導電層上に絶縁層を形成する工程と、
前記酸化物層と、前記導電層と、前記絶縁層との一部分を除去して、酸化物層と、導電層と、絶縁層とを有するゲートスタックを形成する工程と、
このゲートスタックから前記絶縁層を除去して、前記導電層を露出させる工程と、
露出した前記導電層上に、珪化物を形成しうる金属含有層を設ける工程と
を具えるトランジスタのゲート構造体の製造方法。
【請求項６０】
請求項５９に記載のトランジスタのゲート構造体の製造方法において、珪化物を形成しうる金属含有層を設ける前記工程が更に、露出した前記導電層上に少なくとも１つのエッチングされない金属含有層を設ける工程と、このエッチングされない金属含有層及び前記導電層を処理して前記珪化物層を形成する工程とを有しているトランジスタのゲート構造体の製造方法。
【請求項６１】
請求項５９に記載のトランジスタのゲート構造体の製造方法において、前記金属含有層をエッチングされない層とするトランジスタのゲート構造体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路の製造分野に関するものであり、特に半導体基板中にトランジスタ構造体を形成するのに用いる製造処理に関するものである。
【背景技術】
【０００２】
現在、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のようなトランジスタは半導体基板上に形成され、種々の集積回路装置に用いられている。ＭＯＳＦＥＴトランジスタでは、ゲート電極を用いて、その下側にありソース及びドレイン領域に隣接する表面チャネルを制御している。基板は、ソース及びドレイン領域とは逆の導電型にドーピングがされている。例えば、ソース及びドレイン領域は同じ導電型、例えば、Ｎ導電型であり、チャネルは半導体基板の導電型、例えば、Ｐ導電型である。ゲート電極は、代表的に、ゲート酸化物のような薄肉絶縁層により半導体基板から分離されている。チャネル、ソース及びドレイン領域は半導体基板内に位置している。
【０００３】
ＭＯＳＦＥＴトランジスタのゲート電極を形成する代表的な処理においては、種々の層の順次の全体堆積が行われる。第１に、ゲート酸化物として用いる絶縁層が半導体基板の表面上に形成される。第２に、この絶縁層の頂面上にポリシリコンのような導電層が形成される。第３に、この導電層の頂面上に、しばしば、タングステンのような薄肉の耐熱性の金属層が堆積され、これがその下側のポリシリコンとで珪化物を形成するのに用いられる。このタングステン層上には絶縁層を被着することもできる。これらの層のこのスタックをエッチングして、最終的にトランジスタのゲートスタックとなるものを規定する。
【０００４】
しかし、タングステンのような耐熱性の金属層が存在することにより、ゲートスタックのエッチング処理中にある問題を生ぜしめるおそれがある。タングステンは、粒状の粗い金属である。従って、エッチングの先端がタングステン層を通過する際に、このエッチングの先端が粗くて一様でなくなり、その結果、エッチングが不均一となり、これにより不所望な影響を生ぜしめる。例えば、エッチングの先端が一様でないことにより、基板表面の一部に不所望な過剰エッチングが生じるおそれがある。更に、エッチング剤の混合物中のタングステン粒子がゲートスタックの側壁を被覆して不所望な短絡を生ぜしめるおそれがある。又、エッチング先端が不均一であることにより、ゲートスタックのポリシリコン及び酸化物層において不所望な部分的なエッチングを生ぜしめるおそれがある。例えば、ポリシリコン層が部分的にエッチングされると、このポリシリコン層はもはや、ソース及びドレインのイオン注入中の有効な自己整合注入マスクとして適切に機能しない。
【発明の開示】
【０００５】
本発明は、上述した問題を解決することにあり、ゲートスタックのエッチング処理中にタングステンのような耐熱性金属を存在させずに、このゲートスタックのエッチングが行われた後に、この金属を加えるようにした、ＭＯＳＦＥＴトランジスタの形成方法を提供するものである。
【０００６】
本発明では、ゲート酸化物層と、導電層と、第１絶縁層とを半導体ウエハ上に設け、これらのそれぞれの層をエッチングしてゲートスタックを規定し、このゲートスタックの両側にソース及びドレイン領域を形成するイオン注入を行い、イオン注入された基板及びゲートスタックの構造体上に追加の絶縁層を設け、導電層上のこの追加の絶縁層内に且つこの導電層に至るまで孔を形成し、次にエッチングされない金属含有層を形成し、この金属含有層を用いて導電層上に珪化物層を形成することにより、ゲートスタックを有するトランジスタを形成する。このようにして、ゲートスタックのエッチング中には、珪化物層を形成するのに用いる導電層が存在しないようにする。
【０００７】
本発明の上述した及びその他の利点及び特徴は、添付図面と関連させた以下の詳細な説明から一層明瞭に理解しうるであろう。
【０００８】
本発明は、ＭＯＳＦＥＴトランジスタの形成方法及びこれにより得られる構造体を提供する。以下の説明において、層厚、処理手順、材料の組成のような特定の列挙は、本発明を完全に理解するために述べるものである。しかし、本発明には、その精神及び範囲から逸脱することなく種々の変更を採用しうること、当業者にとって明らかである。
以下の説明で用いる言葉“基板”には、基板表面を露出した半導体基板に限定されずにこれを含むいかなる支持構造体をも含みうるものである。半導体基板には、シリコン、シリコン‐オン‐インシュレータ（ＳＯＩ）、シリコン‐オン‐サファイア（ＳＯＳ）、ドーピングした半導体、ドーピングしない半導体、半導体基体により支持されたシリコンのエピタキシャル層及びその他の半導体構造体を含むものと理解すべきである。後の記載において基板又はウエハを参照する場合、半導体基体内又はその上に領域又は半導体接合を形成するのに前処理工程を用いることができる。更に、半導体は必ずしもシリコンに基づくものとする必要はなく、特に、シリコン‐ゲルマニウム、シリコン‐オン‐インシュレータ、シリコン‐オン‐サファイア、ゲルマニウム又は砒化ガリウムに基づくものとすることができる。
【０００９】
最初に、図１に示すように、半導体基板２００、例えば、シリコン基板上に、所望の厚さまでゲート酸化物層２０１を成長させる。この基板には、予め決定した導電性にするためのドーピングを行うことができ、又は以下に説明するように、この基板のドーピングの代わりに又はこれに加えてチャネル領域のイオン注入を行うことができる。ゲート酸化物層２０１は例えば、その下側のシリコン基板領域２００の熱酸化又は当該技術においてよく知られたその他の通常のいかなる技術によっても形成されたSiＯ2 （二酸化シリコン）層とすることができる。説明を簡単にするために、ゲート酸化物層２０１として二酸化シリコンを用いるが、当該技術分野において周知の他のゲート酸化物をも用いることができる。
【００１０】
次に、ゲート酸化物層２０１の頂面上に堆積によりポリシリコン導電層２０２を形成する。次に、ポリシリコン導電層２０２の頂面上に窒化物層のような第１絶縁層２０３を堆積する。この窒化物層２０３は代表的に、化学蒸着（ＣＶＤ）によりポリシリコン導電層２０２上に形成する。しかし、数例を挙げると、スパッタリング、ＡＬＤ処理及びＰＥＣＶＤのような当該技術分野において周知の他の技術を用いることもできる。更に、窒化シリコン以外で誘電体の特性を有する材料をも層２０３に対して用いることができる。
【００１１】
ゲート絶縁体材料をここでは窒化シリコンとして説明するが、本発明は、オキシナイトライドゲート誘電体のような他の窒化物、又は二酸化シリコンをも含むか、単に窒化物を有するゲートに、或いは、例えば五酸化タンタルのような他の可能なゲート絶縁体材料を有するゲートにも適用することに注意すべきである。本発明の方法は、Ｋ（誘電率）の大きいゲート絶縁体材料を用いた場合にも採用しうる。
【００１２】
窒化物層２０３は一般に、後の化学的機械プレーナ処理（ＣＭＰ）又は当該技術分野において周知の他のいかなる処理にも用いるエッチングストッパとして作用する。ゲート酸化物層２０１と、ポリシリコン層２０２と、窒化物層２０３とを用いてゲートスタックを形成する。図２を参照するに、層２０１，２０２及び２０３をマスキング及びエッチング処理することによりゲートスタック２０５が形成される。
【００１３】
図３Ａ及び３Ｂを参照するに、次に、自己整列させたソース及びドレインイオン注入を実行しうる。最終的に所望としているソース及びドレインイオン注入の形式に応じてソース及びドレインイオン注入を、図３Ａに示すように斜めに行い、斜めのイオン注入領域２０６ａ及び２０６ｂを形成する。これらのイオン注入領域は、この段階では、最終的なトランジスタ構造においてＬＤＤイオン注入を形成する種類のものとすることができる。従って、ドーピングは図３Ａにおけるようにゲートスタック２０５の下側に部分的に延在しうるようにするか、図３Ｂに示すように垂直なイオン注入領域２０７ａ及び２０７ｂが得られるようにでき、後者の場合ソース及びドレイン領域２０７ａ及び２０７ｂはゲートスタック２０５の下側に多くは延在しない。ソース及びドレイン領域２０７ａ及び２０７ｂは、例えば、ゲートスタック２０５に対し自己整列させうる。製造するトランジスタの所望の動作特性に応じて、他の周知のＬＤＤイオン注入技術を用いることもできる。或いはまた、ＬＤＤイオン注入を望まない場合には、この段階でイオン注入処理を省略することもできる（図示せず）。
【００１４】
次に、図４Ａに示すように、絶縁層、例えば、酸化物層２０８を、例えば、ＣＶＤ技術により堆積する。しかし、酸化物層２０８（例えば、スペーサ形成層）を堆積するのに、当該技術分野において周知の他の技術を用いることもできる。例えば、数例を挙げると、スパッタリング、ＡＬＤ処理又はＰＥＣＶＤを用いることができる。酸化物層２０８は、例えば、シリコン基板２００及びゲートスタック２０５の表面上に等角的に堆積する。本発明は酸化物層２０８を用いているが、テトラエチルオルトケイ酸塩（ＴＥＯＳ）、高密度プラズマ（ＨＤＰ）酸化物、ホウケイ酸ガラス（ＢＰＧ）、リンケイ酸ガラス（ＰＳＧ）、ホウ素リンケイ酸ガラス（ＢＰＳＧ）又はゲートスタック２０５に隣接する側壁スペーサを構成するのに適した他の材料を、酸化物層２０８の代わりに又はこれと組合わせて用いることができる。次に、酸化物層２０８（例えば、スペーサ形成層）を異方性エッチングし、図４Ｂに示すように、ゲートスタック２０５の側壁に隣接して位置する２つの酸化物側壁スペーサ２０９ａ及び２０９ｂを得る。
【００１５】
前処理のイオン注入領域が形成されていない場合、側壁スペーサ２０９ａ及び２０９ｂの形成後に、通常のソース及びドレインイオン注入領域２５０ａ及び２５０ｂを、図４Ｂに示すように形成しうる。前述したように、図３Ａに示すように早期のＬＤＤイオン注入領域が形成されている場合には、ソース及びドレイン領域２５１ａ及び２５１ｂは図４Ｃに示すようなＬＤＤ領域となる。説明を簡単にするために、図示の構造では、ソース及びドレイン領域２５０ａ及び２５０ｂを示しているが、本発明はＬＤＤソース及びドレイン領域を有するトランジスタにも等しく適用しうることを理解すべきである。
【００１６】
次に、図５Ａに示すように、基板２００と、スペーサ２０９ａ及び２０９ｂを有するゲートスタック２０５との上に全体的に第２絶縁層２１１を堆積する。この第２絶縁層２１１も、ＨＤＰ、ＢＰＧ、ＰＳＧ、ＢＰＳＧ、ＴＥＯＳ及びこれらの代わりに又はこれらと組合わせて用いて第２絶縁層２１１を形成しうる当該技術分野で周知の他の材料より成る群から形成しうる。
【００１７】
次に、図５Ｂを参照するに、第２絶縁層２１１を、第１絶縁層２０３、例えば、窒化物層２０３に至るまで下方に化学的機械プレーナ処理（ＣＭＰ）する。その結果、第２絶縁層２１１の表面は、露出した窒化物層２０３の表面に対しほぼ平坦となる。この場合も、第２絶縁層２１１の表面が平滑となり且つ露出した窒化物層２０３の表面に対しほぼ平坦となるようにこの第２絶縁層２１１の表面を形成するのに、当該技術分野で周知の他の技術を用いることができる。
【００１８】
次に、図５Ｃに示すように、窒化物層（例えば、第１絶縁層）を、酸化物に対する選択性が良好な湿式窒化物エッチング剤、例えば、Ｈ3 ＰＯ5 （熱燐酸）を用いてエッチング除去する。第１絶縁層をエッチング除去して導電層２０２を露出させるのに、当該技術分野で周知の他の技術を用いることもできる。その結果、図５Ｃに示すように、窒化物層２０３が完全に除去されて導電層２０２の表面が露出される。この処理工程後、チャネルのイオン注入を望む場合（及びこれが以前に実行されていない場合）、このイオン注入を実行しうる。従って、ゲートスタック２０５のポリシリコン層２０２及びゲート酸化物層２０１を介してドーパントをイオン注入することによりチャネルイオン注入領域３０１を任意に形成しうる。この任意のチャネルイオン注入領域３０１は、ゲートスタック２０５の下側に形成され且つこのゲートスタック２０５と自己整列されている。スペーサ２０９ａ及び２０９ｂは少なくとも部分的に、この任意のチャネルイオン注入領域３０１を規定している。所望に応じ、追加のチャネルイオン注入領域を形成しうることに注意すべきである。本発明の方法を用いて追加のチャネルイオン注入領域を形成することを以下に説明する。
【００１９】
図５Ｃに示す任意のチャネルイオン注入領域３０１に加えてチャネルイオン注入領域を形成するのに、多くのチャネルイオン注入方法がある。その代表的な一実施例を、例えば、図６Ａ〜６Ｃに示す。図６Ａに示すように、第１のイオン注入を行って第１チャネルイオン注入領域３０１を形成することができる（この方法は図５Ａ〜５Ｃに示す方法に類似する）。次に、窒化物層２７１（例えば、第３絶縁層）を図６Ｂに示すように全体的に堆積し、これに続いて図６Ｃに示すようにエッチング及び平坦化処理して、絶縁層２１１の側面に隣接するとともに露出した導電層２０２の少なくとも一部分を被覆する窒化物スペーサ２１２ａ及び２１２ｂを形成することができる。
【００２０】
本発明は窒化物層２７１を用いているが、絶縁層２１１の側面に隣接するとともに露出した導電層２０２の少なくとも一部分を被覆するスペーサを構成するのに適した当該技術分野において周知の他の材料を、この窒化物層２７１の代わりに又はこれと組合わせて用いることができる。次に、二回目の任意のチャネルイオン注入を行って、図６Ｃに示すようにチャネルイオン注入領域３０１よりも小さい寸法の（例えば、ゲートスタック２０５の幅及び任意のチャネルイオン注入領域３０１の幅よりも小さい幅の）チャネルイオン注入領域３０３を形成しうる。
【００２１】
窒化物スペーサ２１２ａ及び２１２ｂは少なくとも部分的に、任意のチャネルイオン注入領域３０３を規定する。窒化物スペーサ２１２ａ及び２１２ｂが導電層２０２の大きな部分を被覆している（すなわち、導電層２０２の表面積が僅かしか露出していない）場合には、これに応じて任意のチャネルイオン注入領域３０３が幅狭となる。窒化物スペーサ２１２ａ及び２１２ｂが導電層２０２の小さな部分しか被覆していない（すなわち、導電層２０２の表面積が多く露出している）場合には、これに応じて任意のチャネルイオン注入領域３０３が幅広となる。更に、チャネルイオン注入領域３０３のドーパント濃度は、製造する所望の装置の特性に応じて大きくも小さくもしうる。その結果、窒化物スペーサ２１２ａ及び２１２ｂの構成は、所望の装置の動作特性に応じてチャネルイオン注入領域３０３の幅を規定しうる。
【００２２】
或いはまた、本発明の他の実施例では、図６Ａに示す任意のチャネルイオン注入領域３０１を形成する処理手順を省略することができ、この場合チャネルイオン注入領域３０３のみを形成する（図示せず）。任意のチャネルイオン注入領域３０３は、図６Ｃに示す任意の窒化物スペーサ２１２ａ及び２１２ｂが存在する為に、ゲートスタック２０５よりも幅狭となるとともにこのゲートスタック２０５に対し自己整列されている。前述したように、チャネルイオン注入領域３０３は少なくとも部分的に窒化物スペーサ２１２ａ及び２１２ｂにより規定される。種々の実施例から明らかなように、（窒化物又は当該技術分野において周知の他の材料より成る）任意のスペーサ２１２ａ及び２１２ｂは、チャネルイオン注入領域３０３に対する寸法を種々に異ならせる為に、導電層２０２上の所望のいかなる寸法にも形成しうる。
【００２３】
チャネルイオン注入の更なる変形例を図７Ａ〜７Ｄに示す。図７Ａを参照するに、図５Ｃにつき説明したように、窒化物層２０３（例えば、第１絶縁層）は、酸化物に対する選択性が良好な湿式窒化物エッチング剤、例えば、Ｈ3 ＰＯ5 （熱燐酸）を用いてエッチング除去してある。次に、ゲートスタック２０５に隣接する第２絶縁層２１１の部分を選択的にエッチングして、図７Ｂの構造を得る。この構造はゲートスタック２０５の幅よりも幅広のチャネルイオン注入領域３０５を有するようにする。従って、次に、図７Ｂに示すように第１チャネルイオン注入領域３０５をイオン注入により形成する。チャネルイオン注入領域３０５は、図７Ｂに示すように、ゲートスタック２０５の幅よりも幅広である。従って、絶縁層２１１のエッチング程度が少なくとも部分的にチャネルイオン注入領域３０５の幅を規定する。又、所望に応じ、チャネルイオン注入領域３０５の形成を省略することができる。
【００２４】
チャネルイオン注入領域３０５を設けるものと仮定すると、これに続き、窒化物層２７３、例えば、任意の第３絶縁層を図７Ｃに示すように全体的に堆積し、図７Ｄに示すように選択的にエッチングして窒化物スペーサ２７５ａ及び２７５ｂを形成する。本発明では絶縁層として窒化物層２７３を用いているが、第２絶縁層２１１の側面に隣接し且つその少なくとも一部を被覆するとともに、露出した導電層２０２の少なくとも一部を被覆するスペーサを構成するのに適した当該技術で周知の他の材料を窒化物層２７３の代わりに、又はこれと組合わせて用いることができる。次に、ゲートスタック２０５に自己整列されている第２チャネルイオン注入領域３０７を図７Ｄに示すように形成しうる。この第２チャネルイオン注入領域３０７は少なくとも部分的にスペーサ２７５ａ及び２７５ｂにより規定されている。
【００２５】
その結果、図７Ｄに示す任意のチャネルイオン注入領域３０７の幅を実質的に制御できるとともに、このチャネルイオン注入領域３０７のドーパント濃度を任意のチャネルイオン注入領域３０５に比べて異ならせることができる。このチャネルイオン注入領域３０７の幅は、窒化物層２７３（例えば、第３絶縁層）を選択的にエッチングする方法により制御される。図７Ｃに示す窒化物層２７３の選択的なエッチングの結果として図７Ｄに示す窒化物スペーサ２７５ａ及び２７５ｂが得られ、これら窒化物スペーサ２７５ａ及び２７５ｂにより、所望の装置の動作特性に応じてゲートスタック２０５の幅よりもかなり小さくしかもゲートスタック２０５に対し自己整列もしうる任意のチャネルイオン注入領域３０７を形成しうる。図７Ｄに示すようなチャネルイオン注入領域３０７の幅は、図示よりも幅狭又は幅広にしうる。更に、チャネルイオン注入領域３０７のドーパント濃度は、チャネルイオン注入領域３０５内のドーパント濃度よりも大きく又は小さくしうる。
【００２６】
上述した種々の実施例から明らかなように、窒化物スペーサ２７５ａ及び２７５ｂは、図７Ｂに示すチャネルイオン注入領域とは幅及びドーパント濃度において異ならせることのできる種々の任意のチャネルイオン注入領域３０５及び３０７を得るために、導電層２０２又は層２１１上に位置する所望のいかなる寸法にも形成しうる。更に、図７Ｂに示すようなチャネルイオン注入領域３０５を形成する工程を、所望に応じ省略することができる。その結果としては、窒化物スペーサ２７５ａ及び２７５ｂを用いてチャネルイオン注入領域３０７のみが形成される。
【００２７】
図７Ａ〜７Ｄは、本発明の方法を用いた場合に達成しうる、異なる少数の可能性のみを示している。スペーサ２７５ａ及び２７５ｂのような追加のスペーサを形成することにより、多くの異なる実施例及びその変形例が可能である。図７Ａ〜７Ｄに示すのとは異なるチャネルイオン注入領域を形成するために、スペーサ２７５ａ及び２７５ｂと組合わせて又はそれに代えて追加のスペーサを用いることもできる。例えば、スペーサ２７５ａ及び２７５ｂ上に追加の絶縁層を設け、次にこの絶縁層を選択的にエッチングして追加のスペーサ（図示せず）を形成することができる。この場合も、チャネルイオン注入領域３０７が前もって形成されているものとすると、これらの追加のスペーサによりこのチャネルイオン注入領域３０７内に第３チャネルイオン注入領域を少なくとも部分的に規定することができる。例えば、所望に応じチャネルイオン注入領域３０７よりもドーパント濃度を大きく又は小さくした第３チャネルイオン注入領域（図示せず）をこのチャネルイオン注入領域３０７内に形成することができる。更に、より多くの追加のチャネルイオン注入領域（例えば、複数のチャネルイオン注入領域）が追加のスペーサの構成をもって可能となり、これらの追加のスペーサは少なくとも部分的にこれら複数のチャネルイオン注入領域の幅を規定する。
【００２８】
製造しうるチャネルイオン注入領域の他の変形例を図８Ａ〜８Ｅを参照して以下に説明する。この変形例では、第１絶縁層２０３を除去した後、ゲートスタック２０５に隣接する第２絶縁層２１１の部分を選択的にエッチングして図８Ｂの構造を得る。この構造は、（図７Ｂに開示した構造と同様に）ゲートスタック２０５の幅よりも幅広のチャネルイオン注入領域３０５を有する。この代表的な例では、チャネルイオン注入領域３０５の形成後に、清浄処理を行う。チャネルイオン注入領域３０５が形成されない場合には、第２絶縁層２１１の一部を選択的にエッチングした後に清浄処理を行う。次に、図８Ｃに示すように側壁スペーサ２０９ａ及び２０９ｂ上に任意の追加のエッチングを行い、これらに予め決定した深さまで凹所を形成する（例えば、これらを予め決定した高さとなるまで選択的にエッチングする）。エッチングの深さは、ゲート酸化物層２０１まで延在してはならない。
【００２９】
清浄処理及びエッチング処理後、図８Ｄに示すように、窒化物層２７３（例えば、図７Ａ〜７Ｄにつき説明した第３絶縁層）を全体的に堆積し、且つ選択的にエッチングして図８Ｅの窒化物スペーサ２７５ａ及び２７５ｂを形成することができる。次に、図８Ｅに示すように、ゲートスタック２０５に対し自己整列されスペーサ２７５ａ及び２７５ｂにより少なくとも部分的に規定された第２チャネルイオン注入領域３０７を形成しうる。図７Ａ〜７Ｄにつき前述したように、チャネルイオン注入領域３０７の幅を図示よりも幅狭又は幅広にするとともにチャネルイオン注入領域３０７がチャネルイオン注入領域３０５よりも大きい又は小さいドーパント濃度を有するようにしうる。更に、所望に応じチャネルイオン注入領域３０７内に第３チャネルイオン注入領域を形成しうる。更に、本発明の方法を用いることにより、追加的に形成されたスペーサにより少なくとも部分的に規定された複数のチャネルイオン注入領域をその前に形成された各チャネルイオン注入領域内に形成することができる。
【００３０】
側壁スペーサ２０９ａ及び２０９ｂ上に任意のエッチングを行う目的は、図８Ｅに示すように、スペーサ２７５ａ及び２７５ｂのような第２の組のスペーサが導電層２０２のエッジを短絡から保護するようにすることにある。スペーサ２７５ａ及び２７５ｂは、今後のＳＡＣ（自己整列接点）エッチング処理に対する更なる向上をも達成しうる。この代表的な例は、ＤＲＡＭ装置を製造するのに特に役に立つものである。上述したように、所望に応じ、チャネルイオン注入領域３０７内にも追加のチャネルイオン注入領域を形成しうる。これらの追加のチャネルイオン注入領域も、任意のチャネルイオン注入領域３０５及び３０７とは異なるドーパント濃度及び異なる幅を有することができる。
【００３１】
任意のチャネルイオン注入領域が形成された後、図６Ｃに示すスペーサ２１２ａ及び２１２ｂ又は図７Ｄ及び図８Ｅに示すスペーサ２７５ａ及び２７５ｂがゲートスタック２０５上に又はこれに隣接して存在している。図６Ａ〜６Ｃのイオン注入工程の方法に続く、スペーサ２１２ａ及び２１２ｂを示す図９Ａ及び９Ｂを参照するに、最初に窒化タングステン（ＷＮX ）の薄肉層２１６ａを全体的に堆積し、これに続きタングステン（Ｗ）の層２１６ｂを堆積する。これらの金属層２１６ａ及び２１６ｂ、例えば耐熱性金属層を図９Ｂに示すようにＣＭＰを用いて平坦化する。金属層２１６ａ及び２１６ｂをほぼ平坦な表面にするのに、当該技術分野で周知の他の技術を用いることもできる。
【００３２】
更に、Ｗ／ＷＮX の組合わせ層の代わりに当該技術分野で周知の他の導電層を用いることができる。例えば、Ｗ／ＷＮX の組合わせ層の代わりにＷ／TiＮを堆積しうる。更に、所望に応じ、金属層の組合わせではなく、１つのみの導電層を堆積しうる。金属の堆積工程後、ゲートスタック２０５のポリシリコン層２０２の領域上に金属珪化物を形成するための珪化物形成処理を行う。説明を簡単にするために、この珪化物形成処理の説明は省略する。金属珪化物の形成方法は当該技術分野において周知である。図９Ａ及び９Ｂを参照したＷ／ＷＮX 又はＷ／TiＮの層配置の上述した処理は、図７Ａ〜７Ｄ又は図８Ａ〜８Ｅで説明した構造に同様に首尾良く（又は図示していない何らかの他の変更を施して）適用し、層２１６ａ及び２１６ｂにおける耐熱性金属及びポリシリコン層２０２から珪化物を形成することもできる。イオン注入後に耐熱性金属層を被着することにより、金属層をエッチングすることのない構造が得られる。前述したように、装置の製造中に金属層が存在すると、悪影響が生じるおそれがある。本発明においては、イオン注入及びエッチングが終了した後に金属層を堆積する為、これらの悪影響が回避される。従って、本発明の方法には、構造体を製造するとともにこの製造処理中に最後に形成される層をエッチングしたくないいかなる時にも格別の有用性があるものである。
【００３３】
図９Ｃを参照するに、上述したようにして形成したトランジスタの上に追加の絶縁層及び他の構造体を形成することができる。例えば、図９Ｂの構造体の上に絶縁層２８１、例えば、ＢＰＳＧを堆積し、層２８１及び２１１を経てソース及びドレイン領域まで孔２９１をエッチング形成し、これらの孔に導電体２９３、例えば、ポリシリコンを充填してソース及びドレイン領域２５０ａ及び２５０ｂに対する接点を得ることができる。又、絶縁層２８１内には導電層２１６ｂに至るまで孔をエッチング形成し、この孔に導電体を充填してトランジスタのゲートに対する接点を形成することもできる。
【００３４】
図１０は、上述したようにして製造するトランジスタ構造体を有する集積回路チップとして製造しうる、多くの電気素子を有するプロセッサシステムを示しているブロック線図である。このプロセッサシステム９００は、ローカルバス９０４に結合された１つ以上のプロセッサ９０１を有する。このローカルバス９０４にはメモリコントローラ９０２及び一次側バスブリッジ９０３も結合されている。プロセッサシステム９００には、複数のメモリコントローラ９０２と複数の一次側バスブリッジ９０３との双方又はいずれか一方を設けることもできる。メモリコントローラ９０２及び一次側バスブリッジ９０３は１つの装置９０６として集積化しうる。
【００３５】
メモリコントローラ９０２は１つ以上のメモリバス９０７にも結合されている。各メモリバスは、少なくとも１つのメモリ装置１００を有するメモリコンポーネント９０８を受け入れる。メモリコンポーネント９０８は、メモリカード又はメモリモジュールとすることができる。メモリモジュールの例としては、シングルインラインメモリモジュール（ＳＩＭＭ）及びデュアルインラインメモリモジュール（ＤＩＭＭ）がある。メモリコンポーネント９０８には１つ以上の追加の装置９０９を含めることができる。例えば、ＳＩＭＭ又はＤＩＭＭにおいては、追加の装置９０９を、シリアルプレゼンスディテクト（ＳＰＤ）メモリのようなコンフィギュレーションメモリとすることができる。メモリコントローラ９０２はキャッシュメモリ９０５に結合することもできる。このキャッシュメモリ９０５をプロセッサシステムにおける唯一のキャッシュメモリとすることができる。或いはまた、他の装置、例えば、プロセッサ９０１が、キャッシュメモリ９０５とでキャッシュハイアラーキーを構成しうるキャッシュメモリを有するようにもしうる。バスマスタであるか又はダイレクトメモリアクセス（ＤＭＡ）を達成する周辺装置又はコントローラをプロセッサシステム９００が有する場合には、メモリコントローラ９０２がキャッシュ干渉プロトコルを実行しうる。メモリコントローラ９０２が複数のメモリバス９０７に結合されている場合には、各メモリバス９０７が並列に動作しうるか、又は異なるメモリバス９０７に異なるアドレスレンジをマッピングすることができる。
【００３６】
一次側バスブリッジ９０３は少なくとも１つのペリフェラルバス９１０に結合されている。このペリフェラルバス９１０には周辺装置又は追加のバスブリッジのような種々の装置を結合しうる。これらの装置には、記憶制御装置９１１、種々のＩ／Ｏ装置９１４、二次側バスブリッジ９１５、マルチメディアプロセッサ９１８及びレガシーデバイスインターフェイス９２０を含めることができる。一次側バスブリッジ９０３は、特殊目的の１つ以上の高速ポート９２２に結合することもできる。特殊目的の高速ポートは、例えばパーソナルコンピュータでは、高性能のビデオカードをプロセッサシステム９００に結合するのに用いられるＡＧＰ（Accelerated Graphics Port ）とすることができる。
【００３７】
記憶制御装置９１１は、１つ以上の記憶装置９１３を、記憶バス９１２を介してペリフェラルバス９１０に結合させる。例えば、記憶制御装置９１１はＳＣＳＩコントローラとし、記憶装置９１３はＳＣＳＩディスクとすることができる。Ｉ／Ｏ装置９１４は、いかなる種類の周辺装置とすることもできる。Ｉ／Ｏ装置９１４は、例えば、イーサネット（登録商標）カードのようなローカルエリアネットワークインターフェイスとすることができる。二次側バスブリッジ９１５は、追加の装置を、二次側バス９１６を介してプロセッサシステム９００に接続するのに用いることができる。例えば、この二次側バスブリッジ９１５は、ユニバーサルシリアルバス（ＵＳＢ）装置９１７を、二次側バス９１６を介してプロセッサシステム９００に結合するのに用いるＵＳＢコントローラとすることができる。マルチメディアプロセッサ９１８は、音源カード、ビデオキャプチャカード、又はいかなる他のメディアインターフェイスとすることもでき、これはスピーカ９１９のような追加の装置に結合することもできる。レガシーデバイスインターフェイス９２０は、レガシーデバイス９２１，例えば、旧式のキーボードやマウスをプロセッサシステム９００に結合するのに用いられる。
【００３８】
図１０に示すいずれの、すなわち全ての電子及び記憶装置は、本発明により構成したトランジスタを採用しうる。例えば、プロセッサ９０１及びメモリ装置１００の双方又はいずれか一方が、本発明により製造したトランジスタを有しうる。図１０に示すプロセッサシステム９００は、本発明を用いうる代表的なプロセッサシステムの一例にすぎない。図１０は、パーソナルコンピュータ又はワークステーションのような汎用コンピュータに特に適した処理アーキテクチュアを示しているが、周知の変更を行って、プロセッサシステム９００を、種々の分野に用いるのにより適するように構成しうることを認識すべきである。例えば、処理を必要とする多くの電子装置を、メモリコンポーネント９０８及びメモリ装置１００の双方又はいずれか一方に結合されたＣＰＵ９０１に依存する、より簡単なアーキテクチュアを用いて構成しうる。
【００３９】
これらの電子装置には、オーディオ／ビデオプロセッサ及びレコーダや、ゲーム機や、デジタルテレビジョン受像器や、有線又は無線電話や、ナビゲーション装置（グローバルポジショニングシステム（ＧＰＳ）及び慣性ナビゲーションの双方又はいずれか一方に基づくシステムを含む）や、デジタルカメラ及びレコーダの双方又はいずれか一方や、その他の電子装置を含むことができるが、これらに限定されるものではない。変形例には、例えば、不必要なコンポーネントを排除したものや、専門装置又は回路を加えたものや、複数の装置を集積化したものや、これらの任意の組合せを含めることができる。
【００４０】
上述したところでは、本発明の代表的な実施例を説明したが、本発明の精神及び範囲を逸脱することなく、多くの変形や、材料の置換も行うことができるものである。従って、上述した説明及び図面は、本発明の特徴及び利点を達成しうる代表的な実施例を示しているにすぎない。すなわち、本発明は、詳細に説明した図示の実施例に限定されるということを意図するものではない。本発明は、特許請求の範囲によってのみ制限されるものである。
【図面の簡単な説明】
【００４１】
【図１】図１は、ゲートスタックを形成する前の、酸化物層、ポリシリコン層及び絶縁層を有する基板を示す断面図である。
【図２】図２は、図１の構造体から形成したゲートスタックを示す断面図である。
【図３Ａ】図３Ａは、斜めにイオン注入した領域を形成した後の、図２の構造体を示す断面図である。
【図３Ｂ】図３Ｂは、垂直にイオン注入した領域を形成した後の、図２の構造体を示す断面図である。
【図４Ａ】図４Ａは、酸化物層を堆積した後の、図３Ａの構造体を示す断面図である。
【図４Ｂ】図４Ｂは、側壁スペーサを形成した後の、図４Ａの構造体を示す断面図である。
【図４Ｃ】図４Ｃは、追加のイオン注入領域を形成した後の、図４Ｂの構造体を示す断面図である。
【図５Ａ】図５Ａは、第１絶縁層を堆積した後の、図４Ｃの構造体を示す断面図である。
【図５Ｂ】図５Ｂは、ＣＭＰ処理後の図５Ａの構造体を示す断面図である。
【図５Ｃ】図５Ｃは、第１絶縁層を除去し且つチャネルイオン注入領域を形成した後の、図５Ｂの構造体を示す断面図である。
【図６Ａ】図６Ａは、他のチャネルイオン注入処理を行う前の、図５Ｃの構造体を示す断面図である。
【図６Ｂ】図６Ｂは、第２絶縁層を堆積した後の、図６Ａの構造体を示す断面図である。
【図６Ｃ】図６Ｃは、絶縁スペーサを形成し且つ第２チャネルイオン注入を実行した後の、図６Ｂの構造体を示す断面図である。
【図７Ａ】図７Ａは、第１チャネルイオン注入を実行する前の、本発明の１実施例を示す断面図である。
【図７Ｂ】図７Ｂは、絶縁層の少なくとも一部分を除去し且つ第１チャネルイオン注入を実行した後の、図７Ａの構造体を示す断面図である。
【図７Ｃ】図７Ｃは、追加の絶縁層を堆積した後の、図７Ｂの構造体を示す断面図である。
【図７Ｄ】図７Ｄは、ゲートスタックに対し変位した絶縁スペーサを形成し、第２チャネルイオン注入領域を形成した後の、図７Ｃの構造体を示す断面図である。
【図８Ａ】図８Ａは、第１チャネルイオン注入を実行する前の、本発明の一実施例を示す断面図である。
【図８Ｂ】図８Ｂは、絶縁層の少なくとも一部分を除去し且つ第１チャネルイオン注入を実行した後の、図８Ａの構造体を示す断面図である。
【図８Ｃ】図８Ｃは、ゲートスタックに隣接するスペーサの少なくとも一部分をエッチングした後の、図８Ｂの構造体を示す断面図である。
【図８Ｄ】図８Ｄは、追加の絶縁層を堆積した後の、図８Ｃの構造体を示す断面図である。
【図８Ｅ】図８Ｅは、ゲートスタックに対し変位しているとともに露出導電層の少なくとも一部分を被覆した絶縁スペーサを形成し且つ第２チャネルイオン注入領域を第１チャネルイオン注入領域内に形成した後の、図８Ｄの構造体を示す断面図である。
【図９Ａ】図９Ａは、金属含有層を堆積した後の、図６Ｃの構造体を示す断面図である。
【図９Ｂ】図９Ｂは、ＣＭＰ処理後の図９Ａの構造体を示す断面図である。
【図９Ｃ】図９Ｃは、追加の構造体を形成した後の、図９Ｂの構造体を示す断面図である。
【図１０】図１０は、本発明により構成したトランジスタ中のゲートスタックを用いるシステムを示すブロック線図である。
【図１】
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【図２】
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【図１０】
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【国際調査報告】
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