(57)【要約】メモリ素子（１００）は、有機ドーパントを含有する半導体ポリマーフィルム（１２０）を備える（図１ｂ参照）。半導体ポリマーフィルム（１２０）は、第１の面（１２１）及び第２の面（１２２）を有する。メモリ素子はまた、半導体ポリマー層の第１の面に結合している、実質的に互いに平行な、第１の複数の導電体（１３０）、並びに半導体ポリマー層の第２の面に結合している、実質的に互いに平行な、第２の複数の導電体（１４０）も備える。第１及び第２の複数の導電体（１３０、１４０）は、実質的に互いに直交している。さらに、電荷は、有機ドーパントに集中している。
2005530346.tif 000002
【特許請求の範囲】
【請求項１】
第１の面（１２１、２２１、３２１、４２１、５２１）及び第２の面（１２２、２２２、３２２、４２２、５２２）を有する第１の半導体ポリマーフィルム（１２０、２２０、３２０、４２０、５２０、）を形成する手段であって、前記第１の半導体ポリマーフィルムが有機ドーパント（１１２、４１２）を含む、手段と、
前記第１の半導体ポリマー層の前記第１の面に結合している実質的に互いに平行な第１の複数の導電体（１３０、２３０、３３０、４３０、５３０）と、
前記第１の半導体ポリマー層の前記第２の面に、前記第１の複数の導電体と実質的に互いに直交するように結合している、実質的に互いに平行な第２の複数の導電体（１４０、２４０、３４０、４４０、５４０）と、
を含んで成り、前記有機ドーパントに電荷が局在している、メモリ素子（１００、３００、４００、５００、８００、９００）。
【請求項２】
第１の面（２１７、３１７）及び第２の面（２１８、３１８）を有する基材（２１６、３１６）であって、前記第２の複数の導電体が前記基材の前記第１の面の上に配置されている、基材（２１６、３１６）と、
前記基材の前記第２の面に配置されている、実質的に互いに平行な第３の複数の導電体（２５０）と、
有機ドーパントを含み且つ第１の面（２２５）及び第２の面（２２６）を有し、前記第１の面が前記第３の複数の導電体に結合している、第２の半導体ポリマーフィルム（２２４）と、
前記第２の半導体ポリマー層の前記第２の面に、前記第３の複数の導電体と実質的に互いに直交するように結合されている、実質的に互いに平行な第４の複数の導電体（２６０）と、
をさらに含む、請求項１に記載のメモリ素子。
【請求項３】
有機ドーパントを含み、第１の面（５２５）及び第２の面（５２６）を有する第２の半導体ポリマーフィルム（５２４）であって、前記第２の半導体ポリマーフィルムの第２の面が前記第１の複数の導電体に電気的に接続されている、第２の半導体ポリマーフィルム（５２４）と、
前記第２の半導体ポリマー層の前記第１の面に、前記第２の複数の導電体と実質的に互いに直交するように結合している、実質的に互いに平行な第３の複数の導電体（５６０）と、
をさらに含む、請求項１に記載のメモリ素子。
【請求項４】
ポリマーフィルム側及び導電体側を有する絶縁体薄膜（４７０）をさらに含む請求項１に記載のメモリ素子であって、前記絶縁体薄膜の前記ポリマーフィルム側が前記第１の半導体ポリマーフィルムに結合し、前記絶縁体薄膜の前記導電体側が前記第１の複数の導電体に結合している、メモリ素子。
【請求項５】
前記第１の半導体ポリマー層が、約０．１重量パーセント〜約５０重量パーセントの範囲にて有機ドーパントを含む、請求項１に記載のメモリ素子。
【請求項６】
前記半導体ポリマーフィルム内で局在した電荷を生成する手段と、
分極電流の過渡応答を測定する手段と、
前記局在した電荷を消去する手段と、
をさらに含む、請求項１に記載のメモリ素子。
【請求項７】
前記有機ドーパントが、アリールアルカン、アリールアミン、ベンジジン、エナミン、ピラゾリン（ｐｙｒｚｏｌｉｎｅ）、ヒドラゾン（ｈｙｄｒａｚｏｎｅ）、オキシジアゾール、トリアゾール、オキサゾール、複合フタロシアニン、ポリシリレン、ポリゲルミレン、フルオレノン、ジフェノキノン、スルホン、アントラキノン、オキサジアゾール、及びこれらの混合物から成る群から選択される、請求項１に記載のメモリ素子。
【請求項８】
メモリ素子を製造する方法であって、  第１の面及び第２の面を有する第１の半導体ポリマーフィルムを作製すること（１０９４）であって、前記第１の半導体ポリマーフィルムが有機ドーパントを含み、前記第１の半導体ポリマーフィルム内に電荷が局在しており、
前記第１の半導体ポリマー層の前記第１の面に電気的に接続された、実質的に互いに平行な第１の複数の導電体を作製すること（１０９３）、及び
前記第１の半導体ポリマー層の前記第２の面に前記第１の複数の導電体と実質的に互いに直交するように電気的に接続された、実質的に互いに平行な第２の複数の導電体を作製すること（１０９８）、
を包含する、方法。
【請求項９】
第１の面及び第２の面を有する基材を作製すること（１０９２）であって、前記第２の複数の導電体が前記基材の前記第１の面の上に配置されており、
前記基材の前記第２の面の上に配置された、実質的に互いに平行な第３の複数の導電体を作製すること、
前記基材の前記第２の面に配置され、且つ前記第３の複数の導電体に電気的に接続されている、第１の面及び第２の面を有する第２の半導体ポリマーフィルムを製造することであって、前記第２の半導体ポリマーフィルムが有機ドーパントを含み、及び
前記第２の半導体ポリマー層の前記第２の面に、前記第３の複数の導電体に実質的に互いに直交するよう電気的に接続された、実質的に互いに平行な第４の複数の導電体を作製すること、
をさらに含む、請求項８に記載の方法。
【請求項１０】
第１の面及び第２の面を有する第２の半導体ポリマーフィルムを作製することであって、前記第２の半導体ポリマーフィルムの前記第２の面が前記第１の複数の導電体に電気的に接続されており、前記第２の半導体ポリマーフィルムが有機ドーパントを含んでおり、
前記第２の半導体ポリマーフィルムの前記第１の面に、前記第１の複数の導電体と実質的に互いに直交するよう電気的に接続された、実質的に互いに平行な第３の複数の導電体を作製すること、
をさらに含む、請求項８に記載の方法。
【請求項１１】
ポリマーフィルム側及び導電体側を有する絶縁体層を形成することをさらに含む請求項８に記載の方法であって、前記絶縁体層の前記ポリマーフィルム側が前記第１の半導体ポリマーフィルムに結合し、前記絶縁体層の前記導電体側が前記第１の複数の導電体と接触している、方法。
【請求項１２】
請求項９に記載の方法によって製造したメモリ素子。
【請求項１３】
メモリ素子を使用する方法であって、
第１の面及び第２の面を有する半導体ポリマーフィルム内部に電荷を注入すること（１１４６）であって、前記半導体ポリマーフィルムが有機ドーパントを含み、
前記半導体ポリマーフィルム内の前記電荷を測定すること（１１４７）、及び
前記半導体ポリマーフィルム内の前記電荷を消去すること（１１４８）、
を含む、方法。
【請求項１４】
電荷を測定することが、さらに、前記半導体ポリマーフィルムの前記第１の面と前記第２の面の間に、所定の時間の所定の大きさの電圧パルスを適用し、分極電流の過渡応答を測定することを含む、請求項１３に記載の方法。
【請求項１５】
電荷を注入することが、さらに、前記半導体ポリマーフィルムの前記第１の面と前記第２の面の間に、書き込み時間且つ書き込み強度にて、書き込み極性を有する電圧を適用することを含む、請求項１３に記載の方法。
【請求項１６】
電荷を消去することが、さらに、前記半導体ポリマーフィルムの前記第１の面と前記第２の面の間に、消去時間且つ消去強度にて、消去極性を有する電圧を適用することを含む、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
【背景技術】
【０００２】
過去数年にわたり、より安価で軽量な携帯型電子機器に関する需要によって、耐久性が高く軽量で低コストの、高密度メモリチップを含む電子回路を製造する必要性が高まってきた。ソリッドステートメモリ素子は、一般に、ナノ秒台の読み書き速度を有するが、一般に、数メガバイトの記憶容量しか達成されていない。一方、たいてい回転媒体を有する大容量記憶装置は、数ギガバイトのデータを記憶する能力を有するが、ミリ秒台の読み書き速度しかない。
【０００３】
大容量記憶システムを製造する能力は、一般に、電子回路技術と比較して遅いプロセスである、可動部品や回転部品を利用する必要性によって制限される。加えて、可動部品や回転部品が可能な限り最高速度で利用される傾向のある読み書き時間を短縮するためのさらに他の問題は、信頼性である。さらに、電子装置が携帯用途で使用される場合、システムの耐衝撃性が一般に制限因子である。また、消費電力、全体の重量及びサイズ、並びにコストも、記憶システムを制限する因子である。
【０００４】
ソリッドステートメモリ回路の製造能力は、一般に、シリコンベースの半導体を利用する必要性並びに処理法によって制限される。一般に、シリコンベースのメモリ素子は、単結晶半導体基材上に複雑な構造を含み、そのためコストが高くなる。さらに、一般に、そのような複雑な構造によって半導体基材の単位面積当たりの論理セル数が減少し、所定のチップサイズのデータ記憶密度が低下する。さらに、現在、高分子基材、具体的にはフレキシブル高分子基材上における半導体回路の製造は、高温などの、シリコンベースの装置の典型的な厳しい処理条件によって妨げられている。ほとんどの高分子基材は、半導体の処理に利用される蒸着又はアニール温度と比べて低い融点又は劣化温度を有する。したがって、半導体回路素子は、一般に、単結晶シリコンなどの半導体基材上において製造され、次いで別個に高分子基材上に取り付けられ、さらなる相互接続、処理及びコストが必要とされる。
【０００５】
ウェーハレベルの処理の必要性を回避するために利用される１つの方法は、非晶質シリコンベースの薄膜トランジスタ（ＴＦＴ）を使用することである。しかしながら、この技術は、一般に３００℃〜４００℃の範囲の処理温度を必要とし、その結果、一般に、ほとんどの高分子基材の溶融又は深刻な劣化に帰着する。
【０００６】
高分子基材上における半導体回路の製造には、いくつかの他の問題がある。一般に、シリコン半導体回路の製造に利用される温度に耐え得るポリイミドなどの高分子は、限られた数しかない。さらに、整合性が問題となることがあり、例えば、シリコンと高分子との間の熱膨張の違いが大きく、一般に装置性能に影響を及ぼし得る熱応力が生じる。条件によっては、高分子基材からシリコンが層剥離する場合がある。さらに、シリコンの付着は、一般に、真空を必要とし且つウェーハ上の付着に最適化された精巧で高価な装置を必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
これらの問題によって、耐久性が高く軽量で低コストの電子メモリ素子の製造は、実現不可能となっている。
【課題を解決するための手段】
【０００８】
【発明を実施するための最良の形態】
【０００９】
図１ａを参照すると、本発明のメモリ素子１００の例示的な実施形態が斜視図で示されている。この実施形態では、半導体ポリマーフィルム１２０が、有機ドーパントを含む層を形成する（図１ｂを参照）。半導体ポリマーフィルム１２０の第１の面１２１とも呼ばれる上面には、複数の導電体１３０が形成され、ｂｊとして示されている。導電体１３０は、実質的に互いに平行である。半導体ポリマーフィルム１２０の第２の面１２２とも呼ばれる下面には、実質的に互いに平行で且つ導電体１３０に対して実質的に互いに直交する、同じような複数の導電体１４０が形成されている。導電体１４０は、ｃｉと示されている。導電体１３０と１４０の組み合わせは、直交する平面ｘ、ｙマトリクスを構成する。論理セル１２８は、任意の交差している導電体の間の、半導体ポリマーフィルム１２０の体積を含む。これにより、０又は１を表すことができる電気特性の動的メモリ論理セルのアレイを構成することができる。
【００１０】
図面の縮尺は、実際とは異なることに注意されたい。本発明のより明瞭な説明並びに理解をもたらすために、特定の寸法を他の寸法に対して誇張している。さらに、分かりやすくするために、各断面図には、必ずしも全ての斜行平行線模様や線が示されているとは限らない。さらに、本明細書に示す実施形態は、様々な領域が奥行きと幅を有する二次元の図で示されているが、これらの領域が、実際には三次元構造の装置の一部分だけを示していることを理解されたい。したがって、これらの領域は、実際の装置上において製造される際は、長さ、幅、及び奥行きを含む三次元を有する。
【００１１】
図１ｂに、論理セル１２８のより詳細な断面図を示す。この実施形態においては、有機ドーパント材料１１２が、約０．０１重量パーセント〜約５０重量パーセント、詳細には約０．１重量パーセント〜約２５重量パーセント、より詳細には約５重量パーセント〜約１５重量パーセントの範囲にてバインダ材料に添加されている。半導体ポリマーフィルム１２０の厚さは、約０．０１マイクロメートル〜約２５マイクロメートルの範囲、より詳細には約０．０１マイクロメートル〜約１２マイクロメートルの範囲にある。具体的な厚さは、メモリ素子１００の所望の電気特性並びに具体的用途に依存する。
【００１２】
半導体ポリマーフィルム１２０用のバインダ又はマトリクス高分子は、ポリカーボネート、ポリエステル、ポリイミド、ポリスチレン、ポリ塩化ビニル、ポリメチルメタクリレート、ポリ酢酸ビニル、塩化ビニル／酢酸ビニルコポリマー、アクリル樹脂、ポリアクリロニトリル、ポリアミド、ポリケトン、ポリアクリルアミド、他の類似の物質などの、広範な高分子から選択することができる。バインダ用に選択される材料は、所望の特定の電気特性、処理条件、並びに装置が利用される環境条件に依存する。しかしながら、多くの用途において、バインダは、ポリカーボネート、ポリスチレン、又はポリエステルである。この実施形態では、バインダ材料は、約５，０００〜約５０，０００、より詳細には約３０，０００〜約３５，０００の範囲の数平均分子量（Ｍｎ）と、約２．５未満の重合分散度を有するビスフェノールＡポリカーボネートである。バインダやマトリクス高分子として使用できる市販のポリカーボネートの例は、約３４，５００のＭｎと約２の重合分散度を有する、バイエルグループから商標「ＭＡＫＲＯＬＯＮ−５２０８」で入手可能な、ビスフェノールＡポリカーボネートである。
【００１３】
有機ドーパント材料１１２は、高分子ホスト又はバインダに、電子供与体か電子受容体の分子、即ち官能基、の何れか、又はその両方を混合して含むことができる。代替実施形態では、半導体ポリマーフィルム１２０は、個別の電子供与体層と電子受容体層を備えることができる。有機ドーパント材料１１２は、注入電荷の捕捉場所を提供し得る。このようにして、隣り合った供与体分子又は受容体分子の間で、それぞれ正孔伝達又は電子伝達の形態で、電荷輸送を生じさせることができる。当該プロセスは、中性官能基とその耐電した誘導体との間における１電子の酸化又は還元プロセスとして説明することができる。半導体ポリマーフィルム１２０内の輸送プロセスは、ドーパント分子、即ち官能基、ドーパント濃度、及び高分子ホスト又はバインダ材料に依存する。利用する具体的分子、即ち官能基は、メモリ素子１００に必要とされる具体的電気特性、並びにメモリ素子が利用される具体的用途に依存する。本発明の電子供与体又は電子受容体の官能基は、ドーパント分子、高分子ペンダント基、又は高分子主鎖自体と関連付けることができる。
【００１４】
この実施形態に利用し得るドーパント分子、即ち官能基の例には、種々のアリールアルカン、ジアリールアミン及びトリアリールアミンをはじめとするアリールアミン、Ｎ，Ｎ，Ｎ'，Ｎ'，−テトラキス（４−メチルフェニル）−ベンジジンあるいはＮ，Ｎ'−ジ（ナフタレン−１−イル）−Ｎ、Ｎ'ジフェニル−ベンジジンなどのベンジジン誘導体、エナミン、１−フェニル−３−（ｐ−ジエチルアミノ−スチリル）−５−（ｐ−ジエチルアミノ−フェニル）−ピラゾリンあるいは１−フェニル−３−（２−クロロ−スチリル）−５−（２−クロロ−フェニル）−ピラゾリンなどのピラゾリン誘導体、ヒドラゾン（ｈｙｄｒａｚｏｎｅ）、オキシジアゾール、トリアゾール、及びオキサゾールが含まれる。さらに、１，１−ビス（４−ビス（４−メチルフェニル）アミノフェニル）シクロヘキサン、チタン（ＩＶ）酸化物フタロシアニン、及び銅やバナジウム（ＩＶ）酸化物などの他の金属又は金属酸化物とのフタロシアニン錯体などの、化合物を利用することもできる。さらに、ドーパントとして、ポリ（Ｎ−ビニルカルバゾール）、ポリ４−［ジフェニルアミノフェニル）メチルメタクリレート］、ポリ［（Ｎ−エチルカルバゾリル−３−イル）メチルアクリレート］、ポリ（Ｎ−エポキシプロピルカルバゾール）、ポリ［３−カルバゾリル−９−イル）プロピル］メチルシロキサン、ポリシリレン、ポリゲルミレンなどの高分子を利用することもできる。この実施形態においてドーパントとして利用できる他の分子又は官能基には、２，４，７トリニトロ−９−フルオレノン又はｎ−ブチル９−ジカヤノメチレンフルオレノン−４−カルボキシレート、ジフェノキノン、スルホン、アントラキノン、オキサジアゾールなどの様々なフルオレノン誘導体がある。選択する具体的分子は、例えば、電子供与体又は電子受容体のドーパントが必要かどうかなど、必要とされる具体的電子的特性に依存する。例えば、供与体ドーパントとして様々なアリールアルカン、アリールアミン、又はヒドラゾンを利用することができ、受容体ドーパントとして様々なフルオレノン誘導体を利用することができる。
【００１５】
一実施形態では、半導体ポリマーフィルム１２０に利用する有機ドーパント１１２は、構造Ｒ１−ＣＨ＝Ｎ−Ｎ（Ｃ６Ｈ６）２を有する一置換ジフェニルヒドラゾン化合物（ＤＰＨ）である。Ｒ１は、Ｃ１〜Ｃ６の飽和炭素鎖、Ｃ１〜Ｃ６の不飽和炭素鎖、シクロヘキシル基、シクロペンチル基、未置換フェニル基、置換フェニル基、未置換ベンジル基、置換ベンジル基、及びこれらの混合物とし得る。別の実施形態では、有機ドーパント１１２は、構造Ｒ２Ｒ３−Ｎ−Ｃ６Ｈ６−ＣＨ＝Ｎ−Ｎ（Ｃ６Ｈ６）２を有する二置換アミノベンズアルデヒドジフェニルヒドラゾンであり、ここで、Ｒ２及びＲ３は、独立して、Ｃ１〜Ｃ６の飽和炭素鎖、Ｃ１〜Ｃ６の不飽和炭素鎖、シクロヘキシル基、シクロペンチル基、未置換フェニル基、置換フェニル基、未置換ベンジル基、置換ベンジル基、及びこれらの混合物とし得る。より詳細には、有機ドーパント１１２には、化合物ｐ−（ジエチルアミノ）ベンズアルデヒドジフェニルヒドラゾンを利用することができる。
【００１６】
導電体１３０及び１４０は、金属から形成することができる。利用し得る金属の例は、金、クロム、アルミニウム、インジウム、すず、鉛、アンチモン、白金、チタン、タングステン、タンタル、銀、銅、モリブデン、及び類似の金属、並びにその組み合わせである。この実施形態において、導電体１３０及び１４０はまた、ポリアニリン、ポリピロール、ペンタセン、アントラセン、ナフタセン、フェナンスレン、ピレン、チオフェン化合物、ビス−シクロヘキシル−テトラチアフルバレンや４，４'−ジフェニル−テトラチアフルバレンなどのテトラチアフルバレン誘導体、導電性インク、及び類似の材料などの導電材料から形成することもできる。導電体として選択する材料は、必要な具体的電気特性、処理条件、並びに装置が利用される環境条件に依存する。用途によっては、導電体は、ポリ（３，４−エチレンジオキシチオフェン）（ＰＥＤＯＴ）やカンフルスルホン酸をドープしたポリアニリンなどの、ポリアニリン又はチオフェン化合物から形成される。導電体の厚さは、約０．０１マイクロメートル〜約１．０マイクロメートルの範囲であるが、必要な特性により、これより厚い接点と薄い接点を両方とも利用することができる。代替実施形態においては、導電体１３０は、インジウム酸化錫などの実質的に光透過性の導電性材料から形成することもできる。そのような導電体は、露光による論理セル１２８の消去を可能にし、これについては、後でさらに詳しく説明する。
【００１７】
図２に、本発明の代替実施形態を断面図で示す。この実施形態では、基材２１６上に、２つの半導体ポリマーフィルム又は層２２０及び２２４が作製されている。図２は、基材上に配置された２つの半導体ポリマーフィルムを利用することを示しているが、用途及び必要な具体的電気特性並びに装置が使用される環境条件によっては、複数層の半導体ポリマーフィルムを利用することもできる。代替実施形態においては、基材上に配置された単一層の半導体ポリマーフィルムを利用することもできる。導電体２３０、２４０、２５０及び２６０の組み合わせが、実質的に三次元で直交するｘ、ｙ、ｚマトリクスを構成する。導電体をパターン形成し作製するために従来のリソグラフィ技術を使用する、そのような多層の動的メモリは、使用する層の数により、約５．０Ｇビット／ｃｍ２以上のメモリを提供する。このビット密度を達成するために、半導体ポリマーフィルム２２０及び２２４のパターン形成は必要ない。
【００１８】
半導体ポリマー層２２０は、導電体２４０が基材２１６上に配置され且つ半導体ポリマー層２２０の第２の面２２２に電気的に接続されるように、第１の基材面２１７上に配置される。導電体２３０は、半導体ポリマー層２２０の第１の面２２１に電気的に接続される。導電体２５０は、第２の基材面２１８に配置され、半導体ポリマー層２２４の第１の面２２５と電気的に接続される。導電体２６０は、半導体ポリマー層２２４の第２の面２２６に電気的に接続される。図１に示した実施形態では、導電体２３０、２４０、２５０及び２６０は、前述のように、金属又は導電材料の何れからも作製することができる。例えば、導電体２４０及び２５０をタンタルから形成し、導電体２３０及び２６０をポリアニリンから形成することができる。他の実施形態では、導電体には、全ての金属あるいは全ての有機導電体、又はそれらの任意の組み合わせを利用することができる。
【００１９】
基材２１６は、シリコン、ガリウムヒ素、ガラス、セラミックス材料、プラスチックなどの様々な材料から形成することができる。さらに、金属と合金を利用することもできるが、金属基材と導電体との間の電気伝導を断つために絶縁層が利用される。詳細には、陽極処理されたアルミニウムやタンタルなどの酸化物を電気化学的に形成するアルミニウムやタンタルなどの金属を利用することができる。基材２１６は、いくつか例を挙げると、ポリイミド、ポリエステル（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリ塩化ビニル、ポリブチレンテレフタレート（ＰＢＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリプロピレン（ＰＰ）、ポリエチレン（ＰＥ）、ポリウレタン、ポリアミド、ポリアリレート、及びポリエステルを主成分とする液晶高分子などの可撓性高分子材料でもよい。基材２１６の厚さは、約５マイクロメートル〜約７００マイクロメートルの範囲とし得る。
【００２０】
保護層２６４は、導電体２３０及び２６０の上、並びに導電体間の半導体ポリマーフィルム２２０及び２２４部分の上に配置される。保護層２６４は、半導体ポリマーフィルムと導電体を、破損並びに環境劣化から保護する。保護層２６４は、いくつか例を挙げると、ポリイミド、ポリエーテルイミド、ポリブチレンテレフタレート、ポリエステル、ポリエチレンナフタレート（ＰＥＮ）、エポキシなどの任意の広範な高分子材料から形成することができる。さらに、保護層２６４は、酸化物、窒化物、炭化物、ホウ化物などの、任意の広範な非導電性無機物材料から形成することもできる。さらに、保護層２６４は、任意の広範なシリコンＲＴＶ（室温加硫）カプセル材料から、種々のシルセスキオキサン溶液から、金属アルコキシド溶液から、及び硬化性有機無機複合コーティングから形成することもできる。利用する具体的保護材料は、基材に使用される具体的材料、半導体ポリマー層、及び導電体、並びにメモリ素子２００が利用される具体的用途に依存する。
【００２１】
図３を参照すると、本発明のメモリ素子３００の代替実施形態が断面図で示されている。この実施形態では、半導体ポリマーフィルム３２０は、１つ又は複数のトランジスタ３６８に電気的に接続された、有機ドーパント（図示せず）を含む層を形成する。この実施形態では、基材３１６は、約３００〜７００マイクロメートルの厚さを有するシリコンウェーハである。当業者に既知の従来の半導体処理装置を使用して、基材３１６上に、トランジスタ３６８、並びにメモリ素子３００に必要な他の論理素子が形成される。当業者は、トランジスタやダイオードなどの他の論理素子が、個別に又は１つ又は複数のトランジスタと組み合わせて利用し得ることが理解されよう。トランジスタ３６８は、図を単純化するために、図３では単なる単一層として表されている。当業者は、トランジスタ３６８を薄膜層のスタックとして実現し得ることを理解されよう。トランジスタの具体的構造は本発明において重要ではないが、この実施形態では、金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）やバイポーラ接合トランジスタ（ＢＪＴ）などのいくつかのタイプの固体電子素子が存在する。前述のように、他の基材材料を利用することもできる。このように、これらの基材材料は、非晶質シリコン、有機物半導体素子、例えばガラス基材上のポリシリコンを用いる薄膜トランジスタ（ＴＦＴ）技術など、当分野において周知の、利用可能な１つ又は複数の半導体材料及び技術の１つ又は複数を含む。
【００２２】
この実施形態では、基材絶縁体層３６６は、トランジスタ３６８上、並びに基材３１６上の他の論理素子上に配置される。基材絶縁体層３６６は、トランジスタ３６８及び他の論理素子の電気的絶縁をもたらす。この実施形態では、基材絶縁体層３６６は、酸化ケイ素（ＳｉｘＯｙ）であるが、ポリイミド、ベンゾシクロブテン、窒化ケイ素、炭化ケイ素、酸化アルミニウム、窒化ホウ素、他の高分子又は無機絶縁体などの他の絶縁体材料を利用することもできる。さらに、メモリ素子３００を利用する具体的用途に応じて、複数の基材絶縁体層を利用することもできる。例えば、基材絶縁体層３６６は、トランジスタ３６８上に配置された酸化ケイ素（ＳｉｘＯｙ）からなる第１の基材絶縁体層、酸化ケイ素層の上に配置された窒化ケイ素（ＳｉｘＮｙ）からなる第２の基材絶縁体層、並びに窒化ケイ素層の上に配置された炭化ケイ素からなる第３の基材絶縁体層を備えることができる。
【００２３】
導電体３４０は、基材絶縁体層３６６上に配置されており、基材絶縁体層３６６に形成された経路口（ｖｉａ  ｏｐｅｎｉｎｇ）３６５を貫通するトランジスタ３６８の電気接点領域３６７と電気的に接続されている。半導体ポリマーフィルム３２０は基材３１６上に配置されており、半導体ポリマーフィルム３２０の第２の面３２２は、導電体３４０と電気的に接続されている。導電体３３０は、半導体ポリマーフィルム３２０の第１の面３２１に結合している。導電体３３０は、導電体３４０に対して実質的に互いに垂直である。導電体３４０及び３５０に使用する材料は、前の実施形態で説明した材料の何れともし得る。
【００２４】
図４を参照すると、メモリ素子４００に関する本発明の代替実施形態が断面図で示されている。この実施形態では、絶縁体薄膜４７０は、有機ドーパント４１２を含む半導体ポリマーフィルム４２０と導電体４３０との間に挟まれている。この実施形態では、絶縁体薄膜４７０は、約１ナノメートル〜約５００ナノメートルの範囲の厚さを有する。具体的な厚さは、有機ドーパント、バインダー材料、導電体材料、感知電圧、バイアス電圧などの所望の装置特性に依存する。絶縁体薄膜４７０は、いくつか例を挙げると、ポリカーボネート、ポリイミド、酸化ケイ素、酸窒化ケイ素などの任意の高分子又は無機絶縁体とし得る。一実施形態では、絶縁体薄膜４７０は、後にさらに詳細に述べるように、反対の極性、即ち逆極性の電圧を利用して特定の論理セルを消去するときの「逆」注入（即ち、電荷を注入するために使用される極性とは逆の極性の電圧を適用する際の、電荷の注入）を阻止するために利用される（図６を参照）。代替実施形態では、絶縁体薄膜４７０と半導体ポリマーフィルム４２０は、「空間電荷」層を構成する界面、又はその界面近傍に「ピン止め」捕捉電荷をもたらす。さらに別の実施形態では、絶縁体薄膜４７０は、セルの両端に電圧を適用する際に当該論理セルに流れる電流を実質的に妨げるために利用することもできる。
【００２５】
図５を参照すると、メモリ素子５００に関する本発明の代替実施形態が斜視図で示されている。この実施形態では、導電体５３０は、第１の半導体ポリマーフィルム５２０の第１の面５２１と第２の半導体ポリマーフィルム５２４の第２の面５２６の両方に電気的に接続されている。ポリマーフィルム５２０及び５２４は、共に、有機ドーパント（図示せず）を含む。具体的な有機ドーパント及びその濃度は、必要な具体的特性及びメモリ素子５００が利用される具体的用途に応じて、両方の半導体ポリマーフィルムにおいて同じとすることも異なるようにすることもできる。導電体５４０は、実質的に互いに平行であり、第１の半導体ポリマーフィルム５２０の第２の面５２２に電気的に接続されている。導電体５６０は、実質的に互いに平行であり、第２の半導体ポリマーフィルム５２４の第１の面５２５に電気的に接続されている。導電体５３０は、実質的に互いに平行であり、且つ導電体５４０及び５６０とは実質的に互いに直交する。
【００２６】
導電体５４０はｃｉとして示され、導電体５６０はａｉで示され、導電体５３０はｂｉで示す。導電体５３０、５４０及び５６０の組み合わせは、実質的に三次元の直交するｘ、ｙ、ｚマトリクスを構成する。論理セル５２８は、本実施形態では、導電体ｃｉとｂｉの両端に適切な電圧を適用することによってアドレス指定され、論理セル５２８上に配置された論理セル（図示せず）は、導電体ａｉとｂｉの両端に適切な電圧を適用することによりアドレス指定される。図５は、互いに積み重ねられた２つの半導体ポリマーフィルムを示しているが、複数の層を利用することもできる。さらに、所望の特性、及びメモリ素子５００が使用される具体的用途に応じて、図２及び図３に示したような基材や図４に示したような絶縁体薄膜を利用することもできる。導電体をパターン形成し作製するために従来のリソグラフィ技術を使用するこのような多層ダイナミックメモリは、使用される層数により、約５．０Ｇビット／ｃｍ２以上のメモリをもたらす。このビット密度を達成するためには、半導体ポリマーフィルム５２０又は５２４をパターン形成することは必要ではない。
【００２７】
図６を参照すると、本発明の実施形態による、メモリ素子に適用される様々な電圧パルスを示すグラフが示されている。特定の論理セルの導電体の両端に適切な極性の電圧を適用することによって、状態「１」を書き込み又は作成することができる。２つの導電体（即ち、図１ｂに示した導電体１３０と１４０）の間に配置された半導体ポリマーフィルムの体積部の両側に十分な大きさの電圧を適用すると、電界が生じ、その結果、導電体の一方から半導体ポリマーフィルムの有機ドーパントの受容体又は供与体分子あるいは官能基への電荷注入（電子又は正孔）が起こる。電荷は、電界に応じて、ある分子から隣りの分子又は官能基に「跳ね飛ぶ」ことにより移動することができる。
【００２８】
電圧を取り除くと、電荷は、有機ドーパント上に実質的に「捕捉され」、即ち集中する。捕捉された電荷の密度は、書込みパルスが適用される「ソーク（ｓｏａｋ）」時間ならびに適用電圧の大きさに実質的に比例する。「捕捉」電荷の集中は、有機ドーパントに選択される具体的材料に依存し、一般に捕捉エネルギーと関連する。一般に、捕捉エネルギーが高くなるほど、捕捉された「電荷」が集中する時間が長くなり、従ってリフレッシュサイクル間の時間が長くなる。
【００２９】
図４に示した実施形態では、導電体と半導体ポリマーフィルムとの間に挟まれた絶縁体薄膜が利用されており、電荷が集中したままになる時間を長くすることができる。この実施形態では、極性が適切でビットを書き込むのに必要な大きさよりも低い電圧が、絶縁体薄膜／半導体ポリマーフィルム境界面の近傍に捕捉電荷を「ピン止め」するところの論理セル（すなわち、導電体４３０及び４４０）両端に適用される。適用電圧をトンネリングに必要な電圧よりも低く維持することによって、当該境界面に電荷が実質的に局在したままになる。適用電圧の時間と大きさは、例えば、利用される具体的有機ドーパント、並びに絶縁体薄膜の材料やその厚さ及び電気特性に依存する。
【００３０】
図７に示すように、論理セルに状態「１」が書き込まれるか又は作成されると、論理セルの導電体両端への電圧インパルスと、分極電流が解消される（ｒｅｓｏｌｖｅ）時間とを利用することによって、論理セルからデータを得る、即ち「読み出す」ことができる。一般に、このインパルス電圧の大きさは、論理セルへのさらなる電荷注入を最小にするために、書込みパルスの大きさよりも小さい。図７に示すように、電圧インパルス７１０に応答するところの、捕捉電荷の物理的変位によって、測定可能な分極電流が生成する。「書き込まれなかった」論理セルは、「書き込まれた」論理セルよりも小さな分極電流を示す。図７に示すように、電荷が注入される前の分極電流は、書き込まれていないセルの「０」を表し、電荷が注入された後の分極電流は、書き込まれたセルの「１」を表す。分極電流の具体的な大きさと過渡応答又は時間減衰（ｔｉｍｅ  ｄｅｃａｙ）は、いくつか例を挙げると、例えば、利用される具体的有機ドーパント、半導体ポリマーフィルムの厚さ、及び絶縁体薄膜の有無に依存する。さらに、電気接点の面積や半導体ポリマーフィルムの厚さなどの装置寸法を調整することで、論理セルの寄生抵抗及び静電容量を小さくすることができ、それによって特定のメモリ素子のアクセス時間を最適化する能力がもたらされる。このタイプのメモリ素子のアクセス時間は、使用される電圧パルスの振幅と、分極電流を測定するために使用される荷電検知アンプ（図示せず）の応答性とに依存する。
【００３１】
また、このタイプのメモリ素子内の論理セルを消去する（即ち、状態を「１」から「０」に変化させる）ことができる。一実施形態において、消去は、消去する特定の論理セルの導電体両端に、消去極性（即ち、一般に論理セルにビットを書き込むために使用される極性と逆の極性）を有する電圧パルスを適用することによって達成し得る。利用する具体的な大きさ及び消去時間は、いくつか例を挙げると、利用する具体的有機ドーパント、システムの電荷移動性、半導体ポリマーフィルムの厚さ、及び絶縁体薄膜の有無に依存する。一般に、漂遊電荷の注入を最少にするために、適用電圧は書き込み電圧よりも低くされる。
【００３２】
代替実施形態においては、消去は、半導体ポリマーフィルムに光を当てることによって達成することができる。適切な波長の光は、半導体ポリマーフィルム内で捕捉電荷と再結合する励起子（即ち、自由電子と正孔の対）を形成し、その結果光を当てた論理セルが消去される。利用される具体的波長は、例えば、利用される具体的なドーパントとバインダ材料に依存する。この実施形態においては、導電体の１つは、インジウム酸化錫などの実質的に光透過性の導電材料である。論理セルに選択的に光を当てるために集束ビームを利用することができる。しかしながら、この実施形態において、選択的に論理セルに光を当てるために、レーザやシャドウマスクなどの他の標準的な技術のうちの任意の技術を利用することもできる。
【００３３】
図８を参照すると、本発明のメモリ素子８００を利用するコンピュータシステム８０２の例示的な実施形態が示される。この実施形態では、コンピュータシステム８０２は、Ｉｎｔｅｌ  Ｘｅｏｎ又はＰｅｎｔｉｕｍ  ＰｒｏｃｅｓｓｏｒＴＭあるいは当分野で周知の互換プロセッサなどのマイクロプロセッサ７９２を備える。マイクロプロセッサ８７６は、データや入力／出力機能、又はその両方を制御するためにマイクロプロセッサ８７６によって使用されるコンピュータ実行可能命令を保持し得るコンピュータ可読メモリを備えるメモリ素子８００に接続されている。また、メモリ素子８００は、マイクロプロセッサ８７６によって処理されたデータを記憶することができる。マイクロプロセッサ８７６はまた、メモリ素子８７８、表示装置８７７及びプリンタ８７９に接続されている。集積回路を含む表示装置８７７、記憶媒体を含むメモリ素子８７８、及び集積回路を含むプリンタ８７９はそれぞれ、メモリ素子８００'、８００''及び８００'''を含む。各メモリ素子８００'、８００''、８００'''は、有機ドーパントを有する半導体ポリマーフィルムを備える様々なメモリ素子を示している、先の図及び文章で説明したような本発明の実施形態を含む。
【００３４】
図９を参照すると、本発明の印刷又は流体射出システム９０４の例示的な実施形態が斜視図で示されている。この実施形態では、メモリ素子９００は、位置コントローラ９８８及び液滴発射コントローラ９８５に操作命令を提供する。キャリッジ９８２は、一般に、システム９０４内のスライドバー９８３又は類似の機構によって支持されており、且つキャリッジ９８２を流体受容媒体９８９の左右に並行に往復、即ち走査させ得るところのキャリッジモータ９８４によってスライドバー９８３に沿って物理的に推進される。走査軸Ｘは、図９に矢印で示されている。
【００３５】
印刷操作が開始されると、紙、吸収シート（ｉｎｇｅｓｔｉｂｌｅ  ｓｈｅｅｔ）、流体を付着させ得る他の媒体などの流体受容媒体９８９が、流体種出システム９０４のローラ９９０又はプラテンモータ９８７によって印刷又は供給領域に供給される。流体受容媒体９８９が適切に位置決めされた後、キャリッジ９８２は、１つ又は複数の流体射出カートリッジ９８０及び９８１が受容媒体９８９上に適切な位置で流体を射出できるように、受容媒体９８９を横切ることができる。次に、流体受容媒体９８９が徐々に移動することによって、キャリッジ９８２は受容媒体９８９を再び横切り、流体射出カートリッジ９８０及び９８１は受容媒体９８９上の新しい位置に流体を射出することができる。一般に、液滴は、例えば画像や英数字を構成する所定のドットマトリックスパターンを形成するように射出される。
【００３６】
データのラスタライゼーションは、パーソナルコンピュータ、即ちＰＣ（図示せず）のようなホストコンピュータにて行うことができ、その後、ラスタライズされたデータは、システム制御コマンドと共にシステムに送られ、メモリ９００に記憶されるが、データをラスタライズするための他のシステム構成又はシステムアーキテクチャも可能である。この操作は、システムコンピュータ内にあるシステムドライバソフトウェアの制御下にある。システムは、コマンドとラスタライズされたデータを解釈して、どの液滴射出器を発射させるかを判断する。図９の矢印は、流体射出カートリッジ９８０及び９８１から流体受容媒体９８９の方に向けられた流体液滴軌道軸Ｚを示す。流体射出の１スワスが完了すると、流体受容媒体９８９は、次のスワスに備えて、矢印で示した流体受容媒体軸Ｙに沿って適切な距離を移動する。本発明はまた、固定流体射出カートリッジを有し流体受容媒体を１つ又は複数の方向に移動させる供給システムや、固定流体受容媒体を有し流体射出カートリッジを１つ又は複数の方向に移動させる供給システムなどの、流体射出カートリッジと流体受容媒体との間の相対的な動きをもたらす代替手段を利用する供給システムにも適用可能である。
【００３７】
図１０に、有機ドーパントを含む半導体ポリマー層を利用する電子機器の製造法を、フローチャートとして示す。基材を作製する工程１０９２は、メモリ素子が利用される具体的用途に依存する。
【００３８】
柔軟な基材が必要とされる用途では、一般に、ポリイミド、ポリエステル（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリ塩化ビニル、ポリブチレンテレフタレート（ＰＢＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリプロピレン（ＰＰ）、ポリエチレン（ＰＥ）、ポリウレタン、ポリアミド、ポリアリレート、及びポリエステルを主成分とする液晶高分子などの様々な高分子膜材料を使用して基材を形成することができる。基材の厚さは、利用される具体的な材料、並びに具体的な用途に応じて、約５マイクロメートル〜約７００マイクロメートルの範囲とし得る。詳細には、約１０マイクロメートル〜約７５マイクロメートルの範囲の厚さを利用することができ、より詳細には約２０マイクロメートル〜約３０マイクロメートルの範囲の厚さを利用することができる。柔軟な基材上で能動素子を利用する用途では、一般に、非晶質シリコンや多結晶シリコン薄膜トランジスタ（ＴＦＴ）処理などの従来の薄膜処理装置を利用して、能動素子を形成することができる。しかしながら、有機物又は高分子ベースの能動素子の作製に利用される種々の技術を利用することもできる。さらに、能動素子を備える柔軟な基材を作製するために、半導体ウェーハの薄化技術を利用することもできる。
【００３９】
トランジスタなどの能動半導体素子を必要とする用途では、いくつか例を挙げると、基材は、シリコン、ガリウムヒ素、リン化インジウム、及び炭化ケイ素で形成することができる。能動素子は、従来の半導体処理装置を利用して形成される。また、メモリ素子が使用される具体的用途に応じて、他の基材材料を利用することができる。例えば、種々のガラス、酸化アルミニウム、及び他の無機絶縁体を利用することができる。さらに、陽極処理されたアルミニウムやタンタルなどの酸化物を電気化学的に形成するアルミニウムやタンタルなどの金属を利用することができる。非半導体基材を利用する用途では、非晶質シリコンや多結晶シリコンの薄膜トランジスタ（ＴＦＴ）処理や、有機物又は高分子ベースの能動素子を作製するために使用される処理などの技法を利用して、そのような材料上に能動素子を形成することができる。従って、本発明は、シリコン半導体材料で作製された素子に限定されるものではなく、当分野で既知の、使用し得る１つ又は複数の半導体材料並びに技術で製造された素子を包含する。
【００４０】
第１の導電体層を作製する工程１０９３は、金属又は合金のスパッタ蒸着、電子ビーム蒸着、熱蒸着から構成することができ、導電体として選択される具体的材料に依存する。ポリアニリン、ポリピロール、ペンタセン、チオフェン化合物、導電性インクなどの導電材料では、薄い有機膜を作製するために使用される任意の技術を使用することができる。例えば、使用し得る技法は、スクリーン印刷、スピンコーティング、ディップコーティング、スプレーコーティング、インクジェット付着、場合によってはＰＥＤＯＴと同様に熱蒸着である。
【００４１】
作製する具体的メモリ素子に応じて、電気接点は、基材上に作製することも、半導体ポリマーフィルム上に直に作製することもできる。導電体のパターン形成は、半導体処理で利用される一般に使用可能な任意のフォトリソグラフィ技術によって達成される。しかしながら、選択される具体的材料に応じて、レーザアブレーションやインクジェット付着などの他の技法を利用することもできる。詳細には、ナノインプリントフォトリソグラフィ又はナノワイヤを形成する技術を利用することができる。ナノインプリントリソグラフィに関するさらなる情報は、例えば、Ｓ．Ｚａｎｋｏｖｙｃｈらによる「Ｎａｎｏｉｍｐｒｉｎｔ  Ｌｉｔｈｏｇｒａｐｈｙ  ：  Ｃｈａｌｌｅｎｇｅｓ  ａｎｄ  Ｐｒｏｓｐｅｃｔｓ，  １２  Ｎａｎｏｔｅｃｈｎｏｌｏｇｙ  ９１，９１−９５  （２００１）」、又はＷｅｉ  Ｚｈａｎｇ及びＳｔｅｐｈｅｎ  Ｃｈｏｕによる「Ｍｕｌｔｉｌｅｖｅｌ  Ｎａｎｏｉｍｐｒｉｎｔ  Ｌｉｔｈｏｇｒａｐｈｙ  Ｗｉｔｈ  Ｓｕｂｍｉｃｒｏｎ  Ａｌｉｇｎｍｅｎｔ  ｏｖｅｒ  ４  ｉｎ．  Ｓｉ  Ｗａｆｅｒｓ」７９  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ  ８４５，８４５−８４７  （２００１）を参照されたい。ナノワイヤクロスバー構造に関するさらなる情報は、例えば、Ｙｕ  Ｈｕａｎｇらによる「Ｄｉｒｅｃｔｅｄ  Ａｓｓｅｍｂｌｙ  ｏｆ  Ｏｎｅ−Ｄｉｍｅｎｓｉｏｎａｌ  Ｎａｎｏｓｔｒｕｃｔｕｒｅｓ  Ｉｎｔｏ  Ｆｕｎｃｔｉｏｎａｌ  Ｎｅｔｗｏｒｋｓ」２９１  Ｓｃｉｅｎｃｅ  ６３０，６３０−６３３  （２００１）を参照されたい。さらに、様々な導電材料の組み合わせを利用することができ、その結果、きわめて種々の処理を利用することができる。例えば、光による消去が必要な場合は、下側電気トレース材料にＰＥＤＯＴを利用し、上側電気トレースにインジウム酸化錫を利用することが望ましい。他の実施形態では、基材上に配置される導電体にタンタルやタングステンなどの代表的な金属あるいは高濃度ドープドポリシリコンを使用し、また半導体ポリマーフィルム上に配置される導電体にＰＥＤＯＴなどの有機導電体を使用することができる。第２の半導体ポリマーフィルム上に第３の導電体層を作製する工程は、当該層を利用する用途では、導電体が第１の導電体層に使用されるものと同じか否かに応じて、第１の層に使用されるものと同じか又は類似した工程とし得る。
【００４２】
有機ドーパントを含む半導体ポリマーフィルムを作製する工程１０９４は、選択される具体的バインダと有機ドーパントに依存する。選択される具体的バインダと有機ドーパントは、例えば、所望の具体的電子特性、素子が使用される環境、薄い絶縁体薄膜が利用されるか否かに依存する。選択される具体的バインダに応じて、バインダと有機ドーパントの両方に十分な溶解度をもたらし、選択される具体的コーティング又はキャスティング工程に適切な粘度をもたらす、適切な溶剤が利用される。半導体ポリマー層を作製する例示的な工程では、所望の電気特性を得るべく、バインダーであるビスフェノール−Ａ−ポリカーボネート及び一置換ジフェニルヒドラゾン化合物（ＤＰＨ）を適切な濃度にて溶かすための溶剤としてＨＰＬＣグレードのテトラヒドロフランを使用する。例えば図２及び図３に示したような基材が利用される場合は、導電体と半導体ポリマー層との間だけではなく、基材と半導体ポリマー層との間で良好な接着を達成するために、基材の組成及び特性を考慮する。定着剤又は表面修飾剤を利用することもできる。さらに、例えば、導電体が基材の内部ではなくその上に形成される場合は、平坦化層を利用することもできる。そのような構造を利用する用途においては、第２の、即ち多層の半導体ポリマーフィルムを作製する工程１０９５は、バインダ又は有機ドーパントが第１の層に使用されているものと同じか否かに応じて、第１の層を作製するために使用される工程と同じか又は類似した工程とし得る。
【００４３】
第１の絶縁体薄膜を形成する工程１０９６は、選択される具体的な材料に依存し、例えばスパッタ蒸着、化学蒸着、スピンコーティング又は電気化学的酸化から構成することができる。例えば、タンタル導電体は、従来のスパッタリング又は電子ビーム蒸着技術を使用して付着される。タンタルを付着させた後で、薄いタンタル酸化物層を電気化学的に形成することができる。この工程は、導電体を画定するフォトリソグラフィ処理の前に行われても後に行われてもよい。別の実施形態では、選択される導電体によっては、導電体上又は半導体ポリマーフィルム上に配置される薄い酸化ケイ素層を利用することで、薄い絶縁体薄膜を形成することができる。薄い酸化ケイ素薄膜は、いくつか例を挙げると、スパッタ蒸着、化学蒸着又はスピンオンガラス材料上でのスピンコーティング、などの広範な技術のうちの何れかによって配置することができる。さらに別の実施形態では、適切な導電体上に配置されたバインダ高分子などの薄い非導電性高分子層を利用することができる。他の実施形態では、自己組織化単一層又はシランカップリング剤を利用して薄い絶縁体薄膜を作製することができる。第２の、即ち多層の絶縁体薄膜を作製する工程１０９７は、当該構造を利用する用途では、薄い絶縁体薄膜が第１の層に使用されているものと同じか否かに応じて、第１の層の作製に使用される工程と同じか又は類似した工程とし得る。
【００４４】
第２の導電体層を作製する工程１０９８は、例えば、選択される具体的バインダと有機物材料、並びに薄い絶縁体薄膜の有無及びその化学成分に依存する。例えば、ポリイミドバインダは、一般に、ポリエチレンバインダよりも高い温度に耐性がある。したがって、ポリイミドバインダに関しては、タングステン又は白金からなる導電体の熱蒸着又は電子ビーム蒸着を使用することができ、ポリエチレンバインダに関しては、有機導電体の化学蒸着、スピンコーティング又は熱蒸着が望ましい。使用される場合には、利用する具体的な蒸着工程は、薄い絶縁体薄膜又は半導体ポリマーフィルムに生じる欠陥の程度に依存する。さらにまた、具体的な工程及び処理パラメータは、導電体材料がその上に配置されるところの薄膜あるいは複数の薄膜間の接着を最適化するように選択される。そのような構造を利用する用途においては、第４の導電体層を作製する工程は、第４の層が第１の層に使用されるものと同じか否かに応じて、第１の層〜第３の層を作製するために使用されるプロセスと同じか又は類似した工程とし得る。
【００４５】
第１の保護層を作製する工程１０９９は、適宜、半導体ポリマーフィルムを破損や環境劣化から守るために使用される。例えば、酸素は潜在的な電子トラップであるため、受容体有機ドーパント又は官能基を有するメモリ素子を利用する際には、酸素浸透に対する障壁をもたらす保護層が必要となり得る。さらに、利用される具体的な有機ドーパント及び導電体に応じて、腐食を少なくする防湿層をもたらす保護層を利用することが望ましい場合もある。さらに、能動素子が存在するか否かにより、静電気放散薄膜又は遮蔽薄膜が必要な場合もある。
【００４６】
また、利用される具体的な保護層は、メモリ素子が使用される具体的用途や環境に依存する。例えば、ポリエチレン、液晶ポリマーフィルム、さらには金属や無機物層などの防湿障壁薄膜材料が利用される。利用し得る静電気放散薄膜の例は、約１０９〜約１０１３オーム／平方の表面抵抗率を有する処理済みポリエチレンであるが、カーボンブラック充填高分子や、さらには静電気放散層の表面に形成された金属などの他の材料を利用することができる。しかしながら、金属酸化物半導体（ＣＭＯＳ）など、保護すべき破損しやすい回路を含むメモリ素子では、１０４オーム／平方の表面抵抗率を使用し得る。詳細には、当該静電気放散層は、摩擦帯電を低下させる処理済みポリエチレンや、静電界シールドとして機能する薄い金属のような導電体層などの静電気放散材料を含むことができる。利用し得る酸素障壁薄膜の例は、液晶ポリマーフィルムであるが、金属層や無機質層（例えば、二酸化ケイ素、酸化アルミニウムなど）などの他の材料を使用することもできる。
【００４７】
図１１に、有機ドーパントを含有する半導体ポリマー層を利用した電子機器の使用法を、フローチャートとして示す。論理セルに電荷を注入する工程１１４６は、メモリ素子に利用されている具体的な構造に依存する。特定の論理セルの導電体の両端に十分な大きさの電圧を適用すると、一方の導電体から有機ドーパントの受容体又は供与体官能基に電荷を注入することができる（電子又は正孔）。電圧を取り除くと、２つの導電体間にある半導体ポリマーフィルムの体積部内に電荷が実質的に「捕捉」、即ち集中する。捕捉された電荷の量又は密度は、電圧が適用される時間ならびに適用電圧の大きさに実質的に比例する。適用電圧の時間及び大きさは、例えば、利用される具体的な有機ドーパント、並びに絶縁体薄膜材料及びその厚さや電気特性に依存する。
【００４８】
論理セルに蓄積した電荷を測定、即ち読み取る工程１１４７は、論理セルの導電体の両端に電圧インパルスを適用して、当該電圧インパルスに対する分極電流の過渡応答を測定することを包含する。一般に、インパルス電圧の大きさは、電荷を注入する際に適用する電圧の大きさよりも小さい。電荷を注入する前の分極電流は、書き込まれていないセルの「０」を表し、電荷が注入された後の分極電流は、書き込まれたセルの「１」を表す。分極電流の具体的な大きさ及び過渡応答又は時間減衰は、例えばいくつかの例を挙げると、利用される具体的な有機ドーパント、半導体ポリマーフィルムの厚さ、及び薄い絶縁体薄膜の有無に依存する。
【００４９】
論理セルに蓄積した電荷を消去する工程１１４８は、電気的手段又は露光によって達成することができる。一般に、特定の論理セルの導電体の両端に、通常の電荷を注入するために使用する極性とは逆の極性の電圧パルスを適用すると、注入された電荷が実質的に除去され、それによって、論理セルが状態「１」から状態「０」に切り換わる。一般に、適用電圧の大きさは、漂遊電荷の注入が最少となるように、電荷注入の際に適用される電圧よりも低くするが、電荷を除去するために利用される電圧の時間及び大きさは、例えばいくつか例を挙げると、使用される具体的有機ドーパント、論理セルの寸法及び形状、並びに薄い絶縁体薄膜の有無に依存する。論理セルに蓄積された電荷は、論理セルを構成する半導体ポリマーフィルムの体積部に光を当てることによって除去することができる。一般に、導電体の一方は、インジウム酸化錫などの光透過性の導電材料である。
【００５０】
以上、好ましい実施形態及びその代替実施形態に関して本発明を例示し詳細に説明してきたが、本発明の趣旨及び範囲から逸脱することなく、添付の特許請求の範囲に定義したような多くの変更形態を実施し得ることは当業者には理解されよう。本発明のこの説明は、本明細書に記載する要素の、新しい組み合わせ及び自明でない組み合わせの全てを含むものと理解されるべきであり、本出願又は今後の出願において、そのような要素の、任意の新規な及び自明でない組み合わせに対して特許請求が提示され得る。以上の実施形態は例示であり、本出願又は今後の出願において特許請求され得る全ての組み合わせに必須の特徴や要素は１つもない。特許請求の範囲では、その等価物の「１つの（ａ）」又は「第１の（ａ  ｆｉｒｓｔ）」の要素を説明しているが、そのような特許請求の範囲には、１つ以上のそのような要素を取り込むことも包含され、２つ以上のそのような要素を除外することを要求するものではないことを理解されたい。
【図面の簡単な説明】
【００５１】
【図１ａ】本発明の実施形態によるメモリ素子の斜視図
【図１ｂ】本発明の実施形態によるメモリ素子の断面図
【図２】本発明の実施形態によるメモリ素子の断面図
【図３】本発明の実施形態によるメモリ素子の断面図
【図４】本発明の実施形態によるメモリ素子の断面図
【図５】本発明の実施形態によるメモリ素子の斜視図
【図６】本発明の実施形態による、時間の関数としてメモリ素子に適用される電圧のグラフ
【図７】本発明の実施形態による時間の関数としての分極電流のグラフ
【図８】本発明の実施形態によるコンピュータシステムのブロック図
【図９】本発明の実施形態による流体供給システムの斜視図
【図１０】本発明の実施形態によるメモリ素子の作製法のフローチャート
【図１１】本発明の実施形態によるメモリ素子の使用法のフローチャート
2005530346.tif 000003
【図２】
2005530346.tif 000004
【図３】
2005530346.tif 000005
【図４】
2005530346.tif 000006
【図５】
2005530346.tif 000007
【図６】
2005530346.tif 000008
【図７】
2005530346.tif 000009
【図８】
2005530346.tif 000010
【図９】
2005530346.tif 000011
【図１０】
2005530346.tif 000012
【図１１】
2005530346.tif 000013
【国際調査報告】
2005530346.tif 000014
2005530346.tif 000015
2005530346.tif 000016