(57)【要約】  出力ノードをビット線から絶縁することによって、その出力ノードにおける過渡事象を解消または実質的に減衰するセンスアンプ（１５）である。センスアンプは、ビット線と出力ラッチ回路との間にセンスライントランジスタ（５０）を組込んで、出力ノード（６７）における電圧の値を、それがビット線のインピーダンスによる影響を受けないように、強化する。ビット線が出力ドライバによって放電またはプリチャージされなくてもよいため、センスアンプはさらに、より少ない電力を消費し、より速くなる。
2005512252.tif 000002
【特許請求の範囲】
【請求項１】
センスアンプであって、
ａ）  少なくとも１つのメモリセルのビット線からデータ信号を受けるためのセンスアンプ入力ノードと、
ｂ）  センスアンプ出力信号を生成するための出力ノードと、
ｃ）  ラッチ回路とを含み、前記ラッチ回路は、
１）  イネーブル信号を受けるためのイネーブル信号入力ノードと、
２）  前記センスアンプ入力ノードと前記出力ノードとの間で電気的に結合され、さらには前記イネーブル信号入力ノードに電気的に結合されるセンシング回路とを有し、前記センシング回路は、センスラッチノードからデータ信号を受けるセンシング回路入力部を有し、前記イネーブル信号入力ノードからイネーブル信号を受け、出力ノードにおいて前記センスアンプ出力信号を生成し、前記ラッチ回路はさらに、
３）  前記出力ノードに電気的に接続される入力部と、前記センシング回路入力部に電気的に接続される出力部とを有するラッチ制御回路を有し、前記出力部は、前記センスラッチノードであり、前記センスアンプはさらに、
ｄ）  前記ラッチ制御回路とセンスアンプ入力部との間に電気的に接続されるセンスライントランジスタを含む、センスアンプ。
【請求項２】
前記ラッチ回路は、前記センシング回路と前記出力ノードとの間で電気的に接続される増幅回路をさらに含む、請求項１に記載のセンスアンプ。
【請求項３】
前記ラッチ回路は、前記増幅回路と前記出力ノードとの間に電気的に接続される少なくとも１つのバッファ回路をさらに含む、請求項２に記載のセンスアンプ。
【請求項４】
前記ラッチ制御回路は、第１のラッチ制御信号および第２のラッチ制御信号を受けるための第１および第２のラッチノードを含み、前記第１のラッチ制御信号および前記第２のラッチ制御信号は、イネーブル信号から得られ、前記第１のラッチ制御信号は、前記イネーブル信号と同相であり、前記第２のラッチ制御信号は、前記イネーブル信号から位相がずれている、請求項１に記載のセンスアンプ。
【請求項５】
前記センスライントランジスタは、前記ラッチ制御回路に電気的に接続されるドレインと、前記センスアンプ入力ノードに電気的に接続されるソースと、前記第２のラッチ制御信号を受けるゲートとを有するＮチャネルトランジスタである、請求項４に記載のセンスアンプ。
【請求項６】
前記ラッチ制御回路は、電気的に並列接続され、かつ各々がゲートを有する第１のｐチャネルトランジスタおよび第１のｎチャネルトランジスタを含み、各々は、前記センスライントランジスタのドレインと前記出力ノードとの間に電気的に接続され、第１のｎチャネルトランジスタは、そのゲートにおいて前記第１のラッチ制御信号を受け、第２のｎチャネルトランジスタは、そのゲートにおいて前記第２のラッチ制御信号を受ける、請求項４に記載のセンスアンプ。
【請求項７】
前記センシング回路は、
並列に接続される第１のインバータおよび第２のインバータを含み、各インバータは、電気的に接続されてインバータ入力部を形成するゲートを有するｐ型トランジスタおよびｎ型トランジスタから構成され、各インバータは、センスライン上で出力を生成し、前記第１のインバータの入力部は、前記センシング回路入力部に電気的に接続され、前記第２のインバータの出力部は、前記出力ノードに電気的に接続され、前記センシング回路はさらに、
各々が前記第２のインバータに接続される第１のブーストトランジスタおよび第２のブーストトランジスタを含み、前記第１のブーストトランジスタは、ゲート端子においてブーストイネーブル信号を受け、さらには前記第２のインバータの前記ｐ型トランジスタのソース端子に電気的に接続されるドレイン端子と、電圧ソースに接続されるソース端子とを有するｐ型トランジスタであり、前記第２のブーストトランジスタは、反転されたブーストイネーブル信号をゲート端子において受け、さらには前記第２のインバータの前記ｎ型トランジスタのソース端子に電気的に接続されるドレイン端子と、接地電位に接続されるソース端子とを有するｎ型トランジスタであり、前記センシング回路はさらに、
ゲート端子においてセンスイネーブル信号を受取り、さらには前記センシング回路入力部に電気的に接続されるドレイン端子と、前記電圧ソースに電気的に接続されるソース端子とを有するセンスイネーブルトランジスタを含む、請求項１に記載のセンスアンプ。
【請求項８】
前記センシング回路は、前記第２のインバータの出力部に電気的に接続されるゲートと、前記センスイネーブルトランジスタの前記ドレイン端子に電気的に接続されるドレイン端子と、前記センシング回路入力部に電気的に接続されるソース端子とを有する第１のフィードバックトランジスタを含む第１のフィードバック経路を含む、請求項７に記載のセンスアンプ。
【請求項９】
直列接続される第２のフィードバックトランジスタおよび第３のフィードバックトランジスタを含む第２のフィードバック経路をさらに有し、前記第２のフィードバックトランジスタのゲートは、前記第２のインバータの出力部に接続され、前記第２のフィードバックトランジスタのドレイン端子は、前記第１のフィードバックトランジスタのドレインに接続され、前記第２のフィードバックトランジスタのソースは、前記第３のフィードバックトランジスタのドレイン端子に接続され、前記第３のフィードバックトランジスタは、前記センシング回路に接続されるソース端子を有し、さらには反転されたブーストイネーブル信号をゲート端子において受ける、請求項８に記載のセンスアンプ。
【請求項１０】
前記増幅回路は、各々がゲート端子を有するｐ型トランジスタおよびｎ型トランジスタを有する増幅インバータを含み、前記ゲート端子は、電気的に、互いに接続され、前記センシング回路の出力部に接続され、前記ｐ型トランジスタのソース端子は、電圧ソースに電気的に接続され、前記ｐ型トランジスタのドレイン端子は、出力ノードに電気的に接続され、前記ｎ型トランジスタのソース端子は、接地電位に接続され、前記ｎ型トランジスタのドレイン端子は、前記出力ノードに接続される、請求項２に記載のセンスアンプ回路。
【請求項１１】
前記少なくとも１つのバッファ回路は、１対のインバータである、請求項３に記載のセンスアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＣＭＯＳメモリセル内のデータをセンスするために用いられるセンスアンプに関し、より具体的には、このようなセンスアンプ内のラッチ制御回路に関する。
【背景技術】
【０００２】
集積メモリ回路内では、センスアンプを用いて、メモリの速度性能を改良し、メモリ内の周辺回路を駆動する要件に一致する信号を提供する。センスアンプは、アクセスされたメモリセルからメモリセルアレイの周辺部の論理回路までの信号伝搬の時間を短縮し、さらには、ビット線上で生じる任意の論理レベルを周辺回路のデジタル論理レベルに変換する能動回路である。センスアンプのセンシング部分が、選択されたメモリセルのデータ内容を検出および決定する。センシングは、「非破壊的」であり得、選択されたメモリセルのデータ内容は、ＳＲＡＭ、ＲＯＭ、およびＰＲＯＭ内でのように、変化せず、または、センシングは、「破壊的」であり得、選択されたメモリセルのデータ内容は、ＤＲＡＭ内でのように、センス動作によって変更され得る。
【０００３】
多くのセンスアンプ回路は、メモリから読出されたビットが利用可能である期間を、ある特定のメモリサイクルの終了からさらに延長するために、ラッチ回路を含む。いくつかのセンスアンプ回路は、ラッチ回路を用いて、センスアンプ出力の値をラッチし、次に、センシング回路を、それがアイドル状態にある期間中にオフにすることによって、電力消費を減じる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
センスアンプ回路の設計において依然として存在し続ける課題は、出力信号の電圧レベルの安定性を維持することである。多くのセンスアンプ回路では、センスアンプ出力ノードは、ＣＭＯＳパスゲートを通してビット線に接続される。したがって、センスアンプの出力部は、ビット線と完全な電気通信を行なう。ラッチ回路は、通例、センスアンプの出力部とビット線との間に接続される。出力をラッチするために、センスアンプの最終段のプルアップトランジスタおよびプルダウントランジスタが、ビット線の電圧値をプルアップまたはプルダウンするように機能する。したがって、ビット線とセンスアンプ出力部とは、事実上、同じ電圧電位にある。しかしながら、ビット線におけるキャパシタンス量は、センスアンプ出力部におけるキャパシタンス量とは異なる。センスアンプが、その最速動作モードにあるとき、センスアンプ出力部上の容量性負荷の量は、非常に低い。しかしながら、ビット線ノードは、それに接続されるいくつかのメモリセルトランジスタおよび追加的な寄生容量を有するため、ビット線上の容量性負荷は、センスアンプ出力部上よりもずっと高い。この要因により、センスアンプ出力部の安定性に影響が及ぼされ得る。
【０００５】
ラッチが活性化されると、ビット線は、通例、Ｖｃｃの約半分の値にプリチャージされるが、ここで、Ｖｃｃとは、デジタル論理レベル「１」または「ハイ」に対応する電圧である。論理レベル「１」がセンスアンプ出力ノード上にある場合、ラッチが活性化されるときに容量分割が発生する。センスアンプ出力部は、ビット線に接続されるセルの数の関数として変化し得る電圧降下を有し得る。この発生は、過渡的なグリッジであって、これは、センシング回路に、センスアンプ出力ノード上の電圧に応えさせ、それをプルアップさせて論理「１」レベルに戻させる。しかしながら、過渡事象がセンシング回路によって訂正される前に、短い時間増分が存在するため、過渡事象は、メモリセルの動作において問題を生じさせるおそれがある。シーケンスタイミングが重要である場合には、データは、過渡事象が生じるのと同じときにストローブされ得る。これによって、正確ではないデ
ータが読出されるおそれがあり、論理「１」信号が論理「０」信号として読出されるおそれがあり、または逆のおそれもあり、正確ではないデータが処理されるおそれがある。したがって、誤ったメモリ回路動作を防ぐために、これらの過渡事象をなくすことを試みることが重要である。
【０００６】
この発明の目的は、センスアンプであって、出力ノードでラッチされるデータに安定性を提供し、さらには、それが用いられるメモリ回路の誤動作に結果としてつながり得る過渡事象を防ぐ、センスアンプを提供することである。
【０００７】
この発明のさらなる目的は、速い速度で、かつ低電力消費で動作するセンスアンプを提供することである。
【課題を解決するための手段】
【０００８】
発明の概要
上述の目的は、センスアンプの出力をビット線のインピーダンスから絶縁し、したがって、誤ったデータ読出を引起すおそれのあるいずれかの過渡事象を解消または実質的に減衰するセンスライントランジスタを有するセンスアンプによって達成された。センスアンプはまた、メモリセルのビット線からデータ信号を受けるための入力ノードと、センスアンプ出力信号を生成するための出力ノードと、センスアンプ内の回路をトリガするイネーブル信号を受取るためのイネーブル信号入力部と、メモリセルのデータ内容をセンスするためのセンシング回路と、センスアンプ出力の電圧値を保持するためのラッチ回路とを含む。センスライントランジスタは、出力ノードの強度を増大させるために、センスアンプ出力部と入力ノードとの間に接続され、センスアンプ出力部をビット線から絶縁するように働く。加えて、この発明のセンスアンプにより、電力の節約が達成される。なぜならば、センスライントランジスタを加えたことによって、ビット線は、放電またはプリチャージされなくてもよくなるためである。これは、センスアンプの速度を改善する助けにもなり、このことは、いくつかのセンスアンプが通例メモリ回路に組込まれ得るため、重要な要素である。
【発明を実施するための最良の形態】
【０００９】
図１を参照して、この発明のセンスアンプ１５の好ましい実施例は、メモリセルアレイのビット線に接続されるセンス入力ノード２０を含む。センスアンプ１５が接続されているメモリセルのデータ内容を検出および決定するために用いられるセンシング回路３５に対して、イネーブル信号３０が供給される。イネーブル信号３０を用いて、センシング回路の動作が制御される。センシング回路３５の出力３８が、増幅回路４５に供給され、これは、ビット線の任意の電圧レベルを、センスアンプ出力部４０に接続されるいずれかの周辺回路と互換性のある標準的なデジタル論理レベルに変換する。より安定した出力をセンスアンプ出力ノード４０に提供するために、任意で、増幅回路４５の後に、１つ以上のバッファ回路５５が接続されてもよい。加えて、ラッチ制御回路６０が、センス入力ノード２０とセンスアンプ出力部４０との間に接続される。センシング回路３５、増幅回路４５、バッファ回路５５、およびラッチ制御回路６０が、センスアンプ出力の電圧値を記憶するためのラッチ回路を構成して、電圧レベルは、通常のメモリサイクルよりも長い期間保持される。また、出力をラッチすることによって、センスアンプの残りの部分は、それが再びオンにされることが必要になるまで、オフにされているか、またはアイドル状態にされ得る。これは、多くの量の電力が節約され得る点で、有益な結果を提供する。ラッチ制御回路６０の出力６７は、センシング回路３５の入力部に戻される。センスライントランジスタ５０が、ラッチ制御回路６０とセンスライン入力部２０との間に接続されて、センスアンプ入力部２０をセンスアンプ出力部４０から絶縁する。
【００１０】
図２を参照して、センシング回路は、１対のインバータ、すなわち、トランジスタＰ１
０１およびＮ１０１から構成される第１のインバータと、トランジスタＰ１０２およびＮ１０２から構成される第２のインバータとを含む。以下のセンスアンプ回路の説明全体を通して、Ｐ１０１およびＰ１０２等の「Ｐ」で表わされるトランジスタは、ｐ型ＭＯＳトランジスタであり、Ｎ１０１およびＮ１０２等の「Ｎ」で表わされるトランジスタは、ｎ型ＭＯＳトランジスタである。トランジスタＰ１０１およびＮ１０１のゲート端子は、ともに接続されて、センシング回路の入力部を形成し、ラッチ回路の出力６７を受ける。トランジスタＰ１０２およびＮ１０２は、電気的にともに接続されており、かつセンシング回路の入力部に電気的に接続されるゲート端子を有する第２のインバータを形成する。トランジスタＰ１０１のソース端子は、外部電圧ソースＶｃｃ７０に接続され、これは、センスアンプの周辺部で用いられるデジタル論理回路のための電圧値である。トランジスタＮ１０１のソース端子は、接地電位８０に接続される。両方のインバータの出力部は、結果として、センスライン３８上にくる。
【００１１】
Ｐ１０２およびＮ１０２から構成される第２のインバータは、１対のブーストトランジスタＰ１２１およびＮ１２１に接続される。ブーストトランジスタＰ１２１は、トランジスタＰ１０２のソース端子と外部電圧ソースＶｃｃ７０との間に電気的に接続される。ブーストトランジスタＮ１２１は、トランジスタＮ１０２のソース端子と接地８０との間に電気的に接続される。ブーストトランジスタＰ１２１は、そのゲート端子３２において、第１のブーストイネーブル信号ＢＯＯＳＴ♯を受け、ブーストトランジスタＮ１２１は、そのゲート端子３１において、第２のブーストイネーブル信号ＢＯＯＳＴを受ける。ブーストイネーブル信号（ＢＯＯＳＴ、ＢＯＯＳＴ♯）は、回路のセンシング速度を設定する。第２のブーストイネーブル信号ＢＯＯＳＴは、第１のブーストイネーブル信号ＢＯＯＳＴ♯と１８０度位相がずれている。センスイネーブル信号ＳＡＥＮ♯が、ノード３０においてセンスイネーブルトランジスタＰ１３１のゲート端子に供給される。
【００１２】
センシング回路は、第２のインバータ（Ｐ１０２、Ｎ１０２）の出力部に電気的に接続されるゲート端子と、センスイネーブルトランジスタＰ１３１のドレイン端子に接続されるドレイン端子と、センシング回路入力部に電気的に接続されるソース端子とを有する第１のフィードバックトランジスタＮ１３３から構成される第１のフィードバック経路も含む。センシング回路は、直列接続された１対のフィードバックトランジスタＮ１３２およびＮ１３１を含む第２のフィードバック経路も含む。トランジスタＮ１３２のゲート端子は、センスライン３８に接続され、ドレイン端子は、トランジスタＰ１３１のドレイン端子およびトランジスタＮ１３３のドレイン端子に接続され、ソース端子は、トランジスタＮ１３１のドレイン端子に接続される。トランジスタＮ１３１は、センス入力ライン２０に接続されるソースを有し、そのゲート端子において第２のブーストイネーブル信号ＢＯＯＳＴを受ける。トランジスタＮ１３３は、トランジスタの適切なバイアシングがより容易に設定されることを可能にするしきい値電圧（ＶT）エンハンスメントを有さないＮＭＯＳトランジスタである。トランジスタＮ１３３は、低いＷ／Ｌ比を有するため、小さなサイズである。一般に、より高いＷ／Ｌ比が、所与の電流に対するゲート‐ソース間のより低い電圧変化に対応する。したがって、電圧スイングが同時に低くされる場合、トランジスタの最初の応答は、より遅くなる。トランジスタＮ１３３のＷ／Ｌ比は低いため、トランジスタの応答時間は速い。トランジスタＮ１３２は、トランジスタＮ１３３と並列な第２のフィードバック経路内に置かれるエンハンスメントトランジスタである。トランジスタＮ１３２は、第２のブーストイネーブル信号ＢＯＯＳＴが「ハイ」であり、第２のフィードバック経路に対してスイッチトランジスタＮ１３１をオンにするときに、動作する。動作において、トランジスタＮ１３２は、ビット線とセンス出力ラインとの間の電圧差がそのしきい値電圧に近づくときに、電流を与えるのみであり得る。この効果は、トランジスタＮ１３３が最初の速い応答で動作し、次に、トランジスタＮ１３２が、電圧がしきい値電圧に近づいたときに列に電流を与え、電圧スイングを制御するように働くことである。
【００１３】
この発明のセンスアンプは、トランジスタＰ１０３およびＮ１０３から構成されるインバータを有する増幅回路も含む。トランジスタＰ１０３のゲート端子は、センスライン３８に接続され、ソース端子は、電圧ソースＶｃｃ７０に接続され、ドレイン端子は、トランジスタＮ１０３のドレイン端子に接続される。トランジスタＮ１０３のソース端子は、接地８０に接続され、ゲート端子は、センスライン３８に接続される。インバータ（Ｐ１０３、Ｎ１０３）の出力部は、センス出力ライン４８に到達する。
【００１４】
任意で、バッファ回路がセンスアンプに加えられ得る。図２に示されるバッファ回路は、１対のインバータであり、１つのバッファインバータは、トランジスタＰ１０４およびＮ１０４から構成され、第２のバッファインバータは、トランジスタＰ１０５およびＮ１０５から構成される。第１のインバータ（Ｐ１０４、Ｎ１０４）は、インバータＰ１０３およびＮ１０３の出力部４８から入力を受ける。両方のインバータは、電圧ソースＶｃｃに接続されるｐ型トランジスタ（Ｐ１０４、Ｐ１０５）のソース端子と、接地に接続されるｎ型トランジスタ（Ｎ１０４、Ｎ１０５）のソース端子とを有する。第１のインバータ（Ｐ１０４、Ｎ１０４）の出力５８が、第２のインバータ（Ｐ１０５、Ｎ１０５）のゲート端子入力部に提供される。第２のインバータ（Ｐ１０５、Ｎ１０５）の出力が、センスアンプ出力ノード４０に提供される。
【００１５】
トランジスタＰ１５１およびＮ１５１から構成されるラッチ制御回路が、センスアンプ出力部４０とセンスアンプ入力部２０との間に接続される。ラッチ（Ｐ１５１、Ｎ１５１）は、ラッチ機能を制御するために、ラッチイネーブル信号ＬａｔおよびＬａｔ♯を受ける。トランジスタＮ１５１のドレイン端子は、センスアンプ出力ノード４０に接続され、ゲート端子は、ラッチ信号Ｌａｔを受けるノード２１に接続され、ソース端子は、センシング回路入力部６７に電気的に接続される。トランジスタＰ１５１のドレイン端子は、センシング回路入力部６７に電気的に接続され、ゲート端子は、ラッチ信号Ｌａｔ♯を受けるノード２２に電気的に接続される。
【００１６】
センスライントランジスタＮ１３４が、ラッチの出力部６７とセンスアンプ入力部２０との間に接続される。センスライントランジスタＮ１３４のドレイン端子は、センスライン入力部２０に接続され、ソース端子は、ラッチ出力部６７に接続され、ゲート端子は、ラッチ信号Ｌａｔ♯を受けるノード２２に電気的に接続される。センスライントランジスタＮ１３４は、ラッチに記憶される出力信号の電圧が、センスアンプ入力部２０に接続されるビット線のインピーダンスのために降下またはグリッチすることを防止するように働く。たとえば、出力ノード４０における出力が、論理レベル１によって表わされる電圧にある場合、センスアンプ入力ライン２０のインピーダンスは、場合によっては、出力ノード上の電圧をラッチのスイッチングしきい値電圧付近の電圧レベルにまで低下させ得る。これによって、不安定な状態、過渡的なグリッチが作られ得、これが、ラッチに記憶される電圧の値に影響を及ぼすおそれがある。トランジスタＮ１３４は、出力上の電圧をプルアップするように動作し、ラッチの出力部を入力ラインから絶縁するように働いて、メモリセルの読出に影響を及ぼし得るこれらの過渡事象を防止する。
【００１７】
センスアンプは、以下のように動作する。まず、センスイネーブル信号ＳＡＥＮ♯およびラッチ信号Ｌａｔ、Ｌａｔ♯が、回路をアクティブ読出またはラッチ構成のいずれかに設定する。読出では、ＳＡＥＮ♯信号は、論理レベルローであり、ラッチ信号Ｌａｔは、ローであり、ラッチ信号Ｌａｔ♯は、ハイである。ラッチ動作では、ＳＡＥＮ♯信号は、ハイであり、ラッチ信号Ｌａｔは、ハイであり、ラッチ信号Ｌａｔ♯は、ローである。上記信号のための適切なタイミングが、読出からラッチ動作へのスムーズな移行を確実にするために、提供される。ＢＯＯＳＴ信号およびＢＯＯＳＴ♯信号は、回路のセンシング速度を設定するように働く。「ブーストハイ」読出モードでは、より高い電力消費の犠牲を
払って、より速いセンシングが達成される。代替的には、電力を節約するために、信号は、より遅い速度、「ブーストロー」モードで動作し得る。ＢＯＯＳＴ信号ハイ（ＢＯＯＳＴ♯ロー）で読出す場合、インバータ（Ｐ１０１、Ｎ１０１）および（Ｐ１０２、Ｎ１０２）は、フィードバックトランジスタＮ１３２およびＮ１３１を制御し、センス入力ノード２０に接続されるビット線に対してプリチャージ、調整、および第１の段階のセンシングを提供する。センスライントランジスタＮ１３４を流れる第１の電流に比例する電圧差が、センス入力ノード２０およびセンスラッチノード６７において形成される。第１の電流が特定の最小検出レベルよりも大きいか、またはそれと等しい場合、センスノード電圧が、インバータＰ１０３およびＮ１０３の出力をロー状態にまで駆動する。それ以外の場合には、増幅インバータＰ１０３およびＮ１０３の出力は、ハイの状態にとどまる。読出動作中、センスラッチノード６７の電圧は、プリチャージレベルにあり、したがって、２つのインバータ（Ｐ１０１、Ｎ１０１）および（Ｐ１０２、Ｎ１０２）に静電流を燃やさせる(burn a static current)。「ブーストロー」モード（ＢＯＯＳＴ♯ハイ）で読出す場合、動作は、トランジスタＰ１０２およびＮ１０２から構成されるインバータおよびフィードバック装置Ｎ１３２がディセーブルにされたことを除いては、上と同じである。この構成では、センスノードは、よりいっそうの電圧スイングを有し、より大きな安定性を提供し、回路内でより少ない電力を消費する。
【００１８】
ラッチ動作モードでは、センスアンプ出力ノード４０の状態をラッチすることによって、回路の電力消費を０のレベルにまで減じる手法が提供される。ラッチ信号ｌａｔは、ローからハイになり、ラッチ信号ｌａｔ♯は、ハイからローになり、センスイネーブル信号ＳＡＥＮ♯は、ローからハイになる。これによって、センスアンプ入力部２０が絶縁されている間に、センスアンプ出力ノード４０内に保持される電圧がセンスラッチノード６７に移されることが可能となる。一般に高い容量性のセンスアンプ入力ノード２０は、センスライントランジスタＮ１３４がそれを絶縁しているために、出力ドライバＰ１０５、Ｎ１０５によって充電または放電される必要はない。これによって、より速く、より安全で、かつより多くの電力を節約するラッチ構成が可能となる。
【００１９】
上述の実施例の広い発明の概念から逸脱することなく、それに対して変更例が作成され得ることが理解される。したがって、この発明は、開示された特定の実施例に限定されておらず、添付の請求項によって規定されるようなこの発明の思想および範囲内にあるすべての変形例を包含することが意図される。
【図面の簡単な説明】
【００２０】
【図１】この発明のセンスアンプのブロック図である。
【図２Ａ】この発明のセンスアンプの電気的概略図である。
【図２Ｂ】この発明のセンスアンプの電気的概略図である。
【図１】
2005512252.tif 000003
【図２Ａ】
2005512252.tif 000004
【図２Ｂ】
2005512252.tif 000005
【国際調査報告】
2005512252.tif 000006
2005512252.tif 000007
2005512252.tif 000008