(57)【要約】本発明は、行および列に配列された複数のメモリセルを備える不揮発性メモリテスト構造に関するものであり、各メモリセルは少なくともメモリトランジスタを備え、且つソース端末と、ゲート端末と、ドレイン端末とを有する。すべてのウェーハ上で不揮発性メモリ素子を監視する際の高速の信頼性評価に使用される高速且つ効果的なテスト構造を提供するために、本発明によれば、以下のような提案をする。前記メモリセルのグループは並列に接続され、前記グループ内の前記メモリセルのソース端末は互いに接続され且つソースラインに接続され、前記グループ内の前記メモリセルのドレイン端末は互いに接続され且つドレインラインに接続され、前記グループ内の前記メモリセルのゲート端末は互いに接続され且つゲートラインに接続され、前記ゲートラインは、前記ゲートラインに電流を印加して前記ゲートラインを加熱手段として使用するための２つの接続を有する。
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【特許請求の範囲】
【請求項１】
行および列に配列された複数のメモリセルを備える不揮発性メモリテスト構造であって、各メモリセルは少なくともメモリトランジスタを備え、且つソース端末と、ゲート端末と、ドレイン端末とを有し、
前記メモリセルのグループは並列に接続され、
前記グループ内の前記メモリセルのソース端末は互いに接続され且つソースラインに接続され、
前記グループ内の前記メモリセルのドレイン端末は互いに接続され且つドレインラインに接続され、
前記グループ内の前記メモリセルのゲート端末は互いに接続され且つゲートラインに接続され、
前記ゲートラインは、前記ゲートラインに電流を印加して前記ゲートラインを加熱手段として使用するための２つの接続を有する、不揮発性メモリテスト構造。
【請求項２】
請求項１に記載の不揮発性メモリテスト構造において、
前記グループ内の前記メモリセルの第１の数の前記ゲート端末、特に各奇数ゲート端末は、互いに接続され且つ第１のゲートラインに接続され、
前記グループ内の前記メモリセルの第２の数の前記ゲート端末、特に各偶数ゲート端末は、互いに接続され且つ第２のゲートラインに接続されている、不揮発性メモリテスト構造。
【請求項３】
請求項１に記載の不揮発性メモリテスト構造において、
各メモリセルは、直列に接続されたメモリトランジスタおよび選択トランジスタを含み、
前記ゲート端末は、制御ゲート端末およびアクセスゲート端末を備え、
前記グループ内の前記メモリセルの前記制御ゲート端末は、互いに接続され且つ制御ゲートラインに接続され、
前記グループ内の前記メモリセルの前記アクセスゲート端末は、互いに接続され且つアクセスゲートラインに接続され、
前記制御ゲートラインおよび前記アクセスゲートラインの少なくとも一方は、前記制御ゲートラインおよび前記アクセスゲートラインの少なくとも一方に電流を印加して、それを加熱手段として使用するための２つの接続を有する、不揮発性メモリテスト構造。
【請求項４】
請求項３に記載の不揮発性メモリテスト構造において、
前記グループ内の前記メモリセルの第１の数の前記制御ゲート端末、特に各奇数制御ゲート端末は、互いに接続され且つ第１の制御ゲートラインに接続され、
前記グループ内の前記メモリセルの第２の数の前記制御ゲート端末、特に各偶数制御ゲート端末は、互いに接続され且つ第２の制御ゲートラインに接続されている、不揮発性メモリテスト構造。
【請求項５】
請求項１に記載の不揮発性メモリテスト構造において、
前記ドレインラインは、前記ドレインライン上で電圧を測定して前記ドレインラインを温度測定手段として使用するための２つの接続を有する、不揮発性メモリテスト構造。
【請求項６】
請求項５に記載の不揮発性メモリテスト構造において、
前記グループ内の前記メモリセルの第１の数の前記ドレイン端末、特に各奇数ドレイン端末は、互いに接続され且つ第１のドレインラインに接続され、
前記グループ内の前記メモリセルの第２の数の前記ドレイン端末、特に各偶数ドレイン端末は、互いに接続され且つ第２のドレインラインに接続されている、不揮発性メモリテスト構造。
【請求項７】
請求項１に記載の不揮発性メモリテスト構造において、
金属ライン上で電圧を測定して前記金属ラインを温度測定手段として使用するための２つの接続を有する別個の金属ラインをさらに備える、不揮発性メモリテスト構造。
【請求項８】
請求項５または７に記載の不揮発性メモリテスト構造において、
前記ドレインラインまたは前記別個の金属ラインからそれぞれ前記ゲートラインまでの、特に前記ゲートラインに電流を印加するための電力供給手段までのフィードバックループをさらに備える、不揮発性メモリテスト構造。
【請求項９】
いくつかの不揮発性メモリ装置および請求項１に記載の不揮発性メモリテスト構造を備える半導体ウェーハ。
【請求項１０】
請求項１に記載のテスト構造をテストするための不揮発性メモリテスト方法であって、前記テスト構造は行および列に配列された複数のメモリセルを備え、各メモリセルは少なくともメモリトランジスタを備え、且つソース端末と、ゲート端末と、ドレイン端末とを有し、
前記メモリセルのグループを並列に接続するステップと、
前記グループ内の前記メモリセルのソース端末を互いに接続され且つソースラインに接続するステップと、
前記グループ内の前記メモリセルのドレイン端末を互いに接続され且つドレインラインに接続するステップと、
前記グループ内の前記メモリセルのゲート端末を互いに接続され且つゲートラインに接続するステップと、
２つの接続を有する前記ゲートラインに電流を印加して、前記ゲートラインを加熱手段として使用するステップと、
前記メモリセルの電気的反応を測定することとを含む、不揮発性メモリテスト方法。
【請求項１１】
耐久性テスト、ゲートストレス、ドレインストレスおよび連続読み込みストレスの少なくとも一方を、特に高温で実行する、請求項１０に記載の方法。
【請求項１２】
請求項２に記載のテスト構造をテストするための請求項１０に記載の方法において、
一方の前記数のゲート端末に電流を印加して対応するメモリセルを加熱すステップと、
他方の前記数のゲート端末にプログラムまたは消去耐久性ストレスを与えるステップと、
耐久性ストレスが与えられる前記ゲート端末に関連したメモリセルで、前記耐久性ストレスを与える前および後の少なくとも一方に耐久性ストレスを測定するステップとさらに備える、方法。
【請求項１３】
請求項２に記載のテスト構造をテストするための請求項１０に記載の方法において、
一方の前記数のゲート端末に電流を印加して対応するメモリセルを加熱すステップと、
他方の前記数のゲート端末に負のストレスを与えるステップと、
耐久性ストレスが与えられる前記ゲート端末に関連したメモリセルのドレイン端末で、前記ストレスを与える前および後の少なくとも一方に電流を測定するステップとさらに備える、請求項２に記載のテスト構造をテストするための請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、行および列に配列された複数のメモリセルを備える不揮発性メモリテスト構造に関するものであり、各メモリセルは少なくともメモリトランジスタを備え、且つソース端末と、ゲート端末と、ドレイン端末とを有する。さらに、本発明は、このようなテスト構造をテストするための対応する不揮発性メモリテスト方法に関し、またこのようなテスト構造を備える半導体ウェーハに関するものである。
【背景技術】
【０００２】
不揮発性ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭ装置における主要な問題は、メモリセルの閾値電圧の分布を測定することが困難なことにある。特に、閾値電圧分布を正確に測定するための信頼性のある方法は非常に有用であると共に、品質検査として非常に重要なものとなる。トンネルオキサイドの信頼性は、定電流ストレスまたは直線ランプ電圧ストレス、指数ランプ電流ストレス等の異なる技術を使用して、コンデンサ等の非常に簡単な構造によって測定される場合がある。特に、書き込み／消去耐久性、データ保持力およびストレス起因の漏れ電流（ＳＩＬＣ）のような信頼性パラメータを制御することが必要とされている。しかし、これらの信頼性特性を評価する効果的なテスト構造およびテスト方法はいまだ存在しない。
【０００３】
上述したようなこの種のテスト構造がＵＳ６，１２８，２１９に開示されており、このテスト構造は並列に接続されたメモリセルのアレイによって形成されており、各メモリセルは、直列に接続されたメモリトランジスタおよび選択トランジスタを含んでいる。すべてのメモリセルの選択トランジスタのゲート端末は、バイアスをかけられて選択トランジスタの閾値電圧にほぼ近い値にされている。したがって、各メモリセルにおいては、ドレイン電流は、メモリトランジスタの閾値電圧以下の制御ゲート電圧のメモリトランジスタと、より高い電圧の選択トランジスタとによって制限される。高制御ゲート電圧に対しては、ドレイン電流は一定の最大値に固定される。選択トランジスタの固定効果は各メモリセルに作用するので、テスト構造の合計最大電流は、テスト構造の出力と直列の抵抗のために、全アレイが生成する電流に対して限界を与える値よりも低く保持される場合がある。したがって、閾値分布の右側も評価されてしまう場合があり、メモリトランジスタのフローティングゲートに電子を注入する欠陥セルの存在が検出される場合がある。このようなセルアレイストレステスト（ＣＡＳＴ）構造は、歩留まりおよび信頼性を測定する際に有用である。しかし、より効果的なテスト構造が必要とされている。
【発明の開示】
【０００４】
したがって、本発明の目的は、既知のテスト構成および方法よりも効果的であり、且つ高速の信頼性および歩留まり評価を達成することを可能とする不揮発性メモリテスト構造および対応するテスト方法を提供することである。
【０００５】
この目的は、本発明にしたがって請求項１に記載されている不揮発性メモリテスト構造によって達成され、この不揮発性メモリテスト構造においては、
前記メモリセルのグループは並列に接続され、
前記グループ内の前記メモリセルのソース端末は互いに接続され且つソースラインに接続され、
前記グループ内の前記メモリセルのドレイン端末は互いに接続され且つドレインラインに接続され、
前記グループ内の前記メモリセルのゲート端末は互いに接続され且つゲートラインに接続され、
前記ゲートラインは、前記ゲートラインに電流を印加して前記ゲートラインを加熱手段として使用するための２つの接続を有する。
【０００６】
本発明は、不揮発性メモリテスト構造における信頼性評価を高温での測定によって加速することができるという考えに基づいている。セルフヒータとして使用される一体型ヒータを用いることによって、ウェーハ上に非常に局所的に高温を迅速に実現することができる。したがって、メモリセルのゲート端末が接続されるゲートラインには本発明による２つの接続が設けられており、それによって前記ゲートラインに電流を印加することが可能となり、前記ゲートラインを局所自己加熱のための加熱手段として使用することができる。制御ゲートに電流を流すことによってテスト構造が自己加熱して、高温でテスト構造にストレスを与えることが可能となる。
【０００７】
提案された解決法には、既知の解決法と比較して多くの利点がある。理解および実施し易いものであるが、耐久性およびＳＩＬＣ反応を明らかにするのに非常に効果的なものである。このテスト構造を各ウェーハ上に設けられたプロセス制御モジュールに配置することによってウェーハの品質を制御することができるため、製品に依存することがない。また、追加投資をすることなく、テスト構造を対応するテストルーチンと共に他のプロセスおよび半導体工場の少なくとも一方へ容易に移動することができる。各ウェーハおよび各ロットをこのようなテスト構造で被うことができる。測定時間は大幅に短縮される。現在、テストは非常に高速のフィードバック時間を提供するウェーハプロセスが終了した後の段階で行われる。この構造をメタルワンレベルでテストしてフロントエンドプロセスの品質を明らかにすることにより、フィードバック時間をさらに短縮することができる。
【０００８】
従属請求項に本発明の好ましい実施形態が記載されている。自己加熱の間のゲート電圧の影響を解明するため、ゲート端末を第１および第２のグループに、特に請求項２に記載されている奇数および偶数のゲート端末にグループ分けすることができ、これらのグループは第１（奇数）および第２（偶数）のゲートラインに接続される。これらのグループのうちの一方を加熱手段として使用することが好ましく、他方のグループはFowler‐Nordheim（ＦＮ）トンネリングによるゲートストレスまたは耐久性サイクリングを与えるために用いることができる。
【０００９】
本発明をどのような種類の不揮発性メモリテスト構造にも応用することができる。本発明は、各メモリセルが単一のメモリトランジスタを備える１−トランジスタフラッシュＥＥＰＲＯＭアレイを備えるテスト構造、または各メモリセルが請求項３に記載されている直列に接続されたメモリトランジスタおよび選択トランジスタを備える２トランジスタセルアレイテスト構造において実施されることが好ましい。１−トランジスタおよび２トランジスタセルアレイテスト構造の一般的な配置が上記のＵＳ６，１２８，２１９に記載されており、これを参考としてここに記載する。本発明による１−トランジスタセルアレイテスト構造においては、ゲートラインを加熱手段として使用するための２つの接続を有するゲートラインが１つのみ設けられているが、請求項３に記載されている２−トランジスタセルアレイテスト構造においては、メモリセルの制御ゲート端末が接続されている制御ゲートラインと、選択トランジスタのアクセスゲート端末が接続されているアクセスゲートラインとが設けられており、それらの一方または両方に、電流を印加して前記ゲートラインを加熱手段として使用するための、または上述した自己加熱効果を用いるための２つの接続を設けることができる。前記制御ゲートラインは加熱手段として使用されることが好ましい。さらに、第１および第２の制御ゲートラインを設け、それらにそれぞれ請求項４に記載されている奇数または偶数の制御ゲート端末等の第１および第２の数の制御ゲート端末を接続することができる。なお、例えば３−トランジスタセルアレイ、特に２０００年２月１３日から１６日に７８ページから８０ページにＩＥＥＥ不揮発性半導体メモリワークショップ２０００で公開されたＩｍａｍｉｙａらが記載したような２つのアクセスゲートおよび１つのフローティングゲートまたは２つのフローティングゲートおよび１つのアクセスゲートを有する他のテスト構造に対して、本発明およびこの好ましい実施形態を適用することも可能である。
【００１０】
ドレインラインは金属で作成されているため、即ちドレインラインは請求項５に記載されている温度測定手段として使用されるため、自己加熱アレイの温度をドレインラインの抵抗変化によって監視することができる。第１の数のドレイン端末を第１の制御ドレインラインへ、第２の数のドレイン端末を第２の制御ドレインラインへ別個に接続しているため、抵抗変化と接合点の漏電を区別することができる。本発明の他の実施形態においては、ドレインに接触することなく別個の金属ラインを使用して温度を測定する。
【００１１】
本発明のさらなる実施形態によれば、前記ドレインラインまたは前記別個の金属ラインから前記ゲートラインまでの、特に前記ゲートラインに電流を印加するための電力供給手段までのフィードバックループが設けられる。前記フィードバックループによって、予め設定された温度をストレスの間一定に維持することが可能となる。前記フィードバックループによって、加熱の間に、ゲートラインに供給される電圧または電流を調節することでドレインライン、即ち温度計によりゲートライン、即ち加熱手段を制御することが可能となる。
【００１２】
本発明はまた、いくつかの不揮発性メモリ装置および請求項１に記載されている不揮発性メモリテスト構造を備える半導体ウェーハに関する。
【００１３】
さらに、本発明は、請求項１に記載されているテスト構造をテストするための不揮発性メモリテスト方法に関し、この方法は、
前記メモリセルのグループを並列に接続することと、
前記グループ内の前記メモリセルのソース端末を互いに接続され且つソースラインに接続することと、
前記グループ内の前記メモリセルのドレイン端末を互いに接続され且つドレインラインに接続することと、
前記グループ内の前記メモリセルのゲート端末を互いに接続され且つゲートラインに接続することと、
２つの接続を有する前記ゲートラインに電流を印加して、前記ゲートラインを加熱手段として使用することと、
前記メモリセルの電気的反応を測定することとを含む。
【００１４】
本発明によるテスト方法の間、耐久性テスト、ゲートストレス、ドレインストレスおよび連続読み込みストレスの少なくとも一つを、特に高温で実行することができる。ストレスの前後またはストレス間隔の間にセルの閾値電圧を測定することによって、メモリセルの耐久性を評価することができる。
【００１５】
特に耐久性ストレスを測定するため、または高温での保持力測定を行うためのテスト方法の好ましい実施形態が従属請求項１２および１３に記載されている。
【発明を実施するための最良の形態】
【００１６】
図１は、ダイス分離の前の（テスト構造１のみが示された）複数のメモリ装置を収容する半導体材料のウェーハに形成されたテスト構造１を示している。テスト構造１は、それぞれがメモリトランジスタ３を備えるメモリセル２のアレイによって形成されている。メモリセル２のメモリトランジスタ３は、互いに接続され且つソースライン８に接続されたソース端末５と、互いに接続され且つ制御ゲートライン９に接続された制御ゲート端末６と、互いに接続され且つドレインライン１０（多くの場合、ビットラインと呼ばれる）に接続されたドレイン端末７とを有している。ソースライン８はソースパッドに接続され、そこでソース電位Ｖｓを印加することができる。ドレインライン１０はドレインパッドに接続され、そこでドレイン電位Ｖｄを印加することができる。対照的に、制御ゲートライン９は第１および第２の制御ゲートパッドに対する２つの接続を有しており、これらに、印加することによって、制御ゲート電圧を印加することができ、第１の制御ゲートパッドには高制御ゲート電位Ｖｃｇｈを印加することができ、第２の制御ゲートパッドには低制御ゲート電位Ｖｃｇｌを印加することができる。したがって、制御ゲートライン９に電流を流すことによって、制御ゲートライン９を加熱し、テスト構造１に所望の自己加熱効果を与えることができる。
【００１７】
図１に示されたテスト構造１は、同時に且つ同一のウェーハに収容されたメモリ装置（図示せず）の同一の技術を用いて製造され、上記ＵＳ６，１２８，２１９と同様にメモリ装置の電気的特性を決定するためにテストされる。
【００１８】
図１に示されたようなフラッシュセルに蓄積された電荷は、通常の動作条件下では少なくとも１０年間は残存すると通常予想される。電荷を劣化させ得る作用としては、熱放射、バンド間トンネリング、電荷を帯びたフローティングゲートに引き付けられた移動性イオン等が挙げられる。これらの作用のほとんどを、高温および高電圧の少なくとも一方によって加速することができる。最も一般的な電荷保持寿命テストにおいては、セル上のフローティングゲートを帯電させ、セルの閾値電圧を測定し、その後高温である程度の時間ウェーハを焼成する。このストレスの後、セルの閾値電圧を再度測定する。劣化セルの閾値電圧は平均漏れ電流に変換することができ、寿命の予測をこの測定に基づいて行うことができる。
【００１９】
単純なウェーハ焼成テストのための計装は小さなものであるが、このテストではウェーハを検査し、焼成し、その後再び検査することが必要とされる。さらに、炉内ではセルに電圧を加えることはほとんど不可能である。したがって、本発明によれば、制御ゲートライン９を、ウェーハ全体ではなくテスト構造のみを自己加熱するために用いる。制御ゲートラインは通常ポリシリコンの層であり、電流を印加することによって、前記制御ゲートラインを抵抗加熱素子として使用することが可能となる。これによって、テスト構造を多くの方法でテストすることが可能となり、そのテストは温度および電界の両方によって加速することができる。このようなテストは、テスト構造を加熱し、電気的ストレスを与え、パラメータの変化を測定するという原則に基づいており、そのテストには、耐久性テスト、ゲートストレス、ドレインストレス、連続的読み込みストレスまたは高温でこのようなテストを組み合わせることが含まれる。実際には、生産モードにおいてはテストのごく一部が使用され、エンジニアリングモードにおいては他のモードが使用される。このようなテストの詳細を、以下に説明する。このようなテスト構造を、すべてのウェーハ上で、特に、多くの場合独立した製品であり、ウェーハの品質を制御するためにすべてのウェーハに配置される電気テスト構造の一群であるプロセス制御モジュール内で実施することができる。テスト構造は、いわゆるスクライブラインと呼ばれるウェーハ上の製品の間に配置されるが、ウェーハ上のいくつかの所定の位置に配置される場合もある。
【００２０】
図２は、テスト構造１の他の実施形態を示している。自己加熱の間の制御ゲート電圧の影響を解明するため、制御ゲート６は奇数および偶数ゲートにグループ分けされている。奇数ゲート、即ちセルアレイの奇数行のメモリセル３のゲート６は第１（奇数）制御ゲートライン９１に接続され、偶数ゲート、即ちセルアレイの偶数行のメモリセルのゲートは第２（偶数）制御ゲートライン９２に接続されている。これらゲートライン９１，９２の一方、例えば奇数制御ゲートライン９１を、高および低制御ゲート電位Ｖｃｇｈｏ，Ｖｃｇｌｏを印加することによって加熱素子として使用することができ、他方の制御ゲートライン、例えば偶数制御ゲートライン９２を、高および低制御ゲート電位Ｖｃｇｈｅ，Ｖｃｇｌｅを印加することによって、ＦＮトンネリングによるゲートストレスまたは耐久性サイクリングを与えるために用いることができる。図２に示されたテスト構造の他のすべてのラインおよび素子は、図１に示されたテスト構造と同一である。
【００２１】
図３は、本発明によるテスト構造のさらなる実施形態を示しており、これは図２に示された実施形態に基づいている。自己加熱アレイの温度を監視するには、ドレインライン（図２の１０）の抵抗変化を測定することができる。前記ドレインラインの第１のグループ、即ち奇数ドレインライン１０１と、ドレインラインの第２のグループ、例えば奇数ドレインライン１０２とを別個に接続することによって、抵抗変化と接合点の漏電を区別することができる。したがって、電圧Ｖｄｈｏ―ＶｄｌｏおよびＶｄｈｅ―Ｖｄｌｅを前記第１および第２ドレインライン１０１，１０２のパッドで測定することができる。前記測定を行なって前記ドレインライン１０１，１０２内の抵抗変化を決定することができるように、これらのドレインラインは金属で作成されている。したがって、これらのドレインライン１０１，１０２は、“温度計”として機能する。
【００２２】
本発明によるテスト構造１のさらなる実施形態が図４に示されている。図３に示された実施形態と比較すると、前記テスト構造は２−トランジスタフラッシュセルアレイを備え、各メモリセル２’は、上述したようなメモリトランジスタ３、および直列に接続された選択トランジスタ４を備える。メモリトランジスタ３のソース端末５は、選択トランジスタ１２のドレイン端末５に接続されている。選択トランジスタ４のソース端末１１は、ソースライン８に接続されている。上述したように、メモリトランジスタ３の制御ゲート６は奇数または偶数ゲートライン９１または９２に接続されているが、選択トランジスタ４のアクセスゲート１２は互いに接続され且つアクセスゲートライン１３に接続され、このアクセスゲートライン１３に対してアクセスゲート電位Ｖａｇを印加することができる。なお、アクセスゲートライン１３も奇数および偶数アクセスゲートラインに分割することができ、それに奇数または偶数行の選択トランジスタ４のアクセスゲートが制御ゲートラインと同様に接続されている。なお、ドレインラインおよびソースラインを逆に定義づけることもでき、その場合、選択トランジスタは制御ゲートとドレインとの間となる。
【００２３】
図１に示された実施形態と同様のテスト構造の好ましい実施形態が図５に示されている。ここでは、別個の金属ライン１４は、加熱中のテスト構造の温度を測定するための温度測定手段として使用される。
【００２４】
図４に示されたものと同様であるが、奇数および偶数アクセスゲートラインを有しているテスト構造の実施形態のための特定のテスト方法を、このテスト方法のステップを示している図６を参照して説明する。第１ステップＳ１において、ドレイン電流Ｉｄｓ−Ｖｃｇ曲線、即ち選択トランジスタ４のドレイン端末からメモリトランジスタ３のソース端末へ向かってメモリトランジスタ３と選択トランジスタ４との間の接続ラインに流れる電流を、奇数および偶数制御ゲートおよびドレインラインに対して制御ゲート電圧の関数として別個に測定する。この測定の典型的な条件は、次のとおりである。Ｖｄｈｏ＝０．１Ｖ、Ｖｃｇｈｏ偏向電圧、Ｖａｇｏ（奇数アクセスゲートライン）＝３．３Ｖ（またはこのトランジスタを開く他の電圧）、Ｖａｇｅ（偶数アクセスゲートライン）＝０Ｖ（閉鎖）、Ｖｓ＝０Ｖ、Ｖｄｈｅ＝０Ｖ（またはフローティング無電流）、Ｖｃｇｈｅ＝０Ｖ、サブフラッシュウェル＝０Ｖ。この構造は対称的であるため、奇数および偶数ゲートラインのための電圧を入れ替えて他の部分を測定することができる。
【００２５】
第２ステップＳ２において、全セルアレイはＦＮ法によってプログラムされる。即ち、正のパルス、例えば１５Ｖを１ミリ秒間すべての制御ゲートラインに印加し、他のすべてのラインは接地する。しかし、電圧および持続時間は変更可能である。
【００２６】
第３ステップＳ３において、ドレイン電流ＩｄｓをステップＳ１で説明したように再び測定する。
【００２７】
第４ステップＳ４において、Ｖｃｇｈｏ＝１０ＶおよびＶｃｇｌｏ＝０Ｖを印加することによって偶数制御ゲートを加熱する。偶数制御ゲートに対して、例えば１００，０００回、５ミクロン秒の間、Ｖｃｇｈｅ＝＋１７ＶおよびＶｃｇｌｅ＝−１７Ｖを印加することによって、アレイ／プログラムを数回行う。加熱電圧は、抵抗に応じて１Ｖから２０Ｖまで変化させることができる。ＦＮプログラム／消去電圧は、１２Ｖから２０Ｖまで変化させることができる。プログラミングおよび消去時間は、１ミクロン秒から５００ミリ秒まで変化させることができる。消去／プログラムは、１００万回から２００万回行うことができる。
【００２８】
第５ステップＳ５において、ドレイン電流ＩｄｓをステップＳ１のように再度測定する。その後、ステップＳ６において、ステップＳ２のように奇数制御ゲートを加熱する。さらに、高または低電圧端で偶数制御ゲートラインに対して１０秒間−８Ｖを印加することによって、偶数制御ゲートにストレスを与える。ゲートストレス電圧は−５Ｖから−１５Ｖまで変化させることができ、ストレス時間は１秒から２，０００秒まで変化させることができる。
【００２９】
ステップＳ７において、ドレインソースをステップＳ１のように再度測定し、ステップＳ８において全アレイをステップＳ２のようにプログラムする。その後、ステップＳ１をステップＳ９と同様に再度繰り返す。
【００３０】
ステップＳ１０において、Ｖｃｇｈｅ＝１０ＶおよびＶｃｇｌｅ＝０Ｖを印加することによって、偶数制御ゲートを加熱する。−８Ｖを１０秒間印加することによって、奇数制御ゲートラインに対してゲートストレスを与える。加熱電圧は、抵抗に応じて１Ｖから２０Ｖまで変化させることができる。ゲートストレス電圧は−５Ｖから−１５Ｖまで変化させることができ、ストレス時間は１秒から２，０００秒まで変化させることができる。
【００３１】
ステップＳ１１において、ステップＳ２に説明したように全アレイをＦＮ法によってプログラムし、ステップＳ１２においてドレイン電流をステップＳ１のように再度測定する。
【００３２】
ステップＳ１３において、ステップＳ９のように偶数制御ゲートを加熱する。さらに、１０秒間＋６Ｖを印加することによってドレインストレスを与え、奇数制御ゲートは接地されてまたはバイアスをかけられて負の電圧とされている。ドレインストレス電圧は＋３Ｖから＋１０Ｖまで変化させることができ、ストレス時間は１秒から２，０００秒まで変化させることができる。なお、異なる電圧を奇数および偶数ドレインラインに印加することも可能である。
【００３３】
ステップＳ１４において、ドレイン電流をステップＳ１のように再度測定し、ステップＳ１５において、全アレイをステップＳ２のようにプログラムする。再度ステップＳ１６において、ドレイン電流をステップＳ１のように測定する。
【００３４】
ステップＳ１７において、ステップＳ６のように奇数制御ゲートラインを加熱し、ステップＳ１３のようにドレインストレスを与える。最後に、ステップＳ１８において、ドレイン電流を測定する。
【００３５】
様々なストレスステップの間に、アクセスゲートを接地し、ソースをフローティング状態にする必要がある。簡潔なテストを、上述し図６に示したような方法の一部とすることもできる。奇数―偶数接続を有するＮＯＲアレイ内でドレイン側にセレクトゲートがある２−トランジスタフラッシュセルを有するセルアレイの場合、総合的なテストフローは同様に見えるが、アクセスゲートはドレインストレスの間も開放されている必要があり、ソースはストレスの間フローティング状態である必要がある。測定は、上記したものと同様である。例えば、Ｓ１に戻る何れかのＳ＿偶数ストレスポイント、または他のＳ＿偶数から開始するこれらのストレスおよび測定ステップの反復ループをフローに組み込むことができる。
【００３６】
１−トランジスタフラッシュセルを有するセルアレイの場合、例えばＶｃｇｈｏ＝−１０Ｖ、Ｖｃｇｌｏ＝０Ｖまたはこの逆の負の電圧を加熱に使用する必要がある。ＡＮＤ（または仮想接地）構造における１Ｔフラッシュセルを有するセルアレイの場合、ストレス条件における測定条件を適宜に調節する必要がある。図２に示されたセルアレイ構造は図４のものと対称的であるため、奇数および偶数ゲートラインを偶数および奇数ゲートラインと解釈することもできる。奇数制御ゲートラインをヒータとして使用し、偶数セルにプログラム／消去耐久性ストレスを与えることによって高温で耐久性テストを行うことができる。ストレスの前後またはストレス間隔の間にＶｔ（閾値電圧）を測定することによって、偶数セルの耐久性を評価することができる。さらに、奇数ゲートラインをヒータとして使用してアレイ行列を高Ｖｔ状態に予め設定することによって、また偶数セルに対して負のゲートストレスを与えることによって、保持力測定を高温で行うことができる。偶数セルのＩｄ（ドレインソース）対Ｖｃｇ（制御ゲート電圧）特性を、ストレスの前後またはストレス間隔の間に測定、比較することができる。ストレス起因の漏れ電流（ＳＩＬＣ）保持力測定を保持力測定と同様に行うことができるが、それは長い消去／プログラムサイクリング後の構造の場合に行うことができる。
【００３７】
したがって、本発明は、高速の信頼性評価および不揮発性メモリ技術の監視のために使用される不揮発性メモリＰＣＭテスト構造を提案する。この構造には、不揮発性メモリ平行アレイおよび一体型ヒータが組み込まれている。この構造はスクライブライン群に組み込まれるため、すべての製品ウェーハの信頼性を監視するのに非常に適している。
【図面の簡単な説明】
【００３８】
【図１】本発明によるテスト構造の第１の実施形態を示す回路図である。
【図２】本発明によるテスト構造の第２の実施形態を示す回路図である。
【図３】本発明によるテスト構造の第３の実施形態を示す回路図である。
【図４】本発明によるテスト構造の第４の実施形態を示す回路図である。
【図５】本発明によるテスト構造の第５の実施形態を示す回路図である。
【図６ａ】本発明によるテスト方法の流れ図である。
【図６ｂ】本発明によるテスト方法の流れ図である。
【図１】
2005518630.tif 000003
【図２】
2005518630.tif 000004
【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【国際調査報告】
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