(57)【要約】マルチレベルセル・フラッシュメモリの部分的ページプログラミングのための方法および装置である。マルチレベルセル・フラッシュメモリにおいて、新しい部分的ページプログラミング情報がアクセスされる（５１０）。以前にメモリに記憶された情報がアクセスされる（５２０）。新しい情報と以前の情報とがフラッシュデバイスのページバッファで組み合わせられる（５３０）。新しい情報と以前の情報とを、選択的にフラッシュデバイスの外部のメモリで組み合わせてもよい（５３０）。組み合わせられた情報はフラッシュメモリのセルをプログラムするために使用される（５４０）。組み合わせられた情報をフラッシュメモリのセルにプログラムするために標準的なプログラムおよび検証の方法を用いることができる（５４０）。この新規な方法によって、マルチレベルセル・フラッシュメモリ装置の部分的ページプログラミングの効果が実現される。
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【特許請求の範囲】
【請求項１】
２よりも多くの記憶状態を持つ、複数のフラッシュメモリセル（１００）を含み、
前記セルは第１の非消去状態から第２のプログラムされた状態に直接プログラム可能である、半導体装置。
【請求項２】
ページバッファをさらに含み、前記ページバッファは既存のセル記憶状態を新しい部分的ページ情報と組み合わせるためのものである、請求項１記載の半導体装置。
【請求項３】
前記ページバッファはプリチャージレジスタを含む、請求項２記載の半導体装置。
【請求項４】
前記既存のセル記憶状態を前記新しい部分的ページ情報と組み合わせるためのロジックをさらに含む、請求項２記載の半導体装置。
【請求項５】
前記ロジックは許可されうる部分的ページプログラム遷移を生成するように動作可能である、請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、フラッシュ電気的消去可能プログラマブル・リードオンリーメモリ半導体装置に関する。さらに詳細には、本発明の実施形態は、マルチレベルフラッシュデバイスの部分的ページプログラミングのための方法および装置を提供する。
【背景技術】
【０００２】
フラッシュメモリは、多くの好ましい特性を備えた半導体コンピュータメモリの１タイプである。リードオンリーメモリ（ＲＯＭ）のように、それは不揮発性であって、つまり電力を供給しなくてもメモリの内容は安定であり、保持されることを意味する。ＲＯＭに対するフラッシュの主要な利点は、デバイスの製造後にフラッシュのメモリ内容を変更可能なことである。しかしながら、一般的にフラッシュメモリは、ランダムアクセスメモリ（ＲＡＭ）に匹敵するような速度では書き込み、またはプログラムすることができない。さらに、フラッシュは、一般的にその内容を変更する前には、その全体、またはページと呼ばれる大きなセグメントにおいて消去しなければならない。
【０００３】
フラッシュメモリは、デスクトップコンピュータ、携帯電話およびハンドヘルドコンピュータを含む多くのタイプのコンピュータで広く用いられている。さらにフラッシュメモリはデジタルカメラ、ポータブルデジタルミュージックプレイヤ、例えば「ＭＰ３」プレイヤにおいても広く使用されている。ビデオカメラなどの直接的なフラッシュ記憶用途に加えて、フラッシュベースの記憶装置は、多くの用途において、しばしばハードドライブとして知られる回転する磁気ディスクを置き換えている。ハードドライブに比較して、フラッシュはかなり耐久性が高く、静かであり、低消費電力であり、特定の記憶密度においてはフラッシュベースの装置は同等のハードドライブよりも小さくすることができる。
【０００４】
上述のとおり、一般的にフラッシュメモリのあるページは、そのページに新しいデータを書き込み可能にする前に消去されなければならない。通常、ページの消去は時間のかかる処理であって、典型的には数百ミリ秒かかる。このことは、消去を間に入れることなく直接書き込むことができるＲＡＭやハードドライブに比較したときの不利な点である。
【０００５】
この欠点を緩和するために、ある種のフラッシュデバイスでは部分的ページプログラミングが可能である。部分的ページプログラミングとは、フラッシュメモリのあるページの内容の一部を消去なしに更新することができる技術である。一般的に、フラッシュメモリのセルは消去状態またはプログラム状態にあるものとして説明される。プログラム状態または消去状態のうち、一方の状態にバイナリ値０が割り当てられ、もう一方の状態にはバイナリ値１が割り当てられる。消去状態にバイナリ値１が割り当てられると仮定して、通常部分的ページプログラミングは、プログラムされたページ内の１の存在を、間に消去処理をはさむことなく、０の値に変換することができる。一般的に、０の値にプログラムされたセルを１の値に変換することはできない。通常、０から１にセルを変化させるためにはページまたはブロック消去処理が必要である。
上述および他の用途が、フラッシュデバイスへの非常に大きな需要、デバイスの数および総ビット数の両方を喚起している。最近いくつかのフラッシュ製造業者によって開発された革新的な技術として、フラッシュデバイスの各セルに複数のビットを記憶させる技術がある。例えば、フラッシュデバイスの回路が各セルについて３つの記憶レベルを識別できるならば、２セル毎に３ビットの情報を記憶することができ、同じメモリセル領域における記憶量は５０％増となる。もしセルが４つのレベルを記憶できるのであれば、結果としてデバイスの密度は倍になる。この技術および能力は一般的にマルチレベルセルまたはＭＬＣと呼ばれる。
【０００６】
ＭＬＣによって可能になった高いオーダーの密度増加により、このような設計は製造業者および顧客にとって非常に魅力的なものである。製造業者は投下資本を増やすことなくフラッシュメモリのより多くのビットを製造することができることによる利益を受け、顧客は製品の物理的な大きさの縮小、および平均ビットコストを大幅に低減することによる利益を享受する。
【０００７】
残念なことに、従来のＭＬＣデバイスでは部分的ページプログラミングは未だ実現されておらず、多くの応用分野においてＭＬＣフラッシュの魅力を削ぐものとなっている。
従って、マルチレベルセル・フラッシュデバイスの部分的ページプログラミングのための方法および装置が求められている。部分的ページプログラミングは、マルチレベルセル・フラッシュデバイスに多くの利益をもたらすものである。
【発明の開示】
【発明の概要】
【０００８】
従って、マルチレベルセル・フラッシュメモリの部分的ページプログラミングを提供する方法およびシステムを実現することができると有利である。さらに、マルチレベルフラッシュメモリ装置に既に記憶されている情報と、新しい情報とを組み合わせるための方法がさらに要求されている。
【０００９】
マルチレベルセル・フラッシュメモリの部分的ページプログラミングのための方法および装置が開示される。マルチレベルセル・フラッシュメモリにおいて、新しい部分的ページプログラミング情報がアクセスされる。既にメモリに記憶された情報もアクセスされる。新しい情報と以前の情報とがフラッシュデバイスのページバッファ内で組み合わせられる。選択的に、新しい情報と以前の情報とがフラッシュデバイスの外のメモリ内で組み合わせられる。組み合わせられた情報はフラッシュメモリのセルをプログラムするために使用される。標準的なプログラムおよび検証の方法が、組み合わせられた情報をフラッシュメモリのセルにプログラムするために用いられる。この新規な方法によって、部分的ページプログラミングの利点がマルチレベルセル・フラッシュメモリデバイスにおいて実現される。
【発明を実施するための最良の形態】
【００１０】
以下に本発明の詳細な説明において、本発明、つまりマルチレベルフラッシュの部分的ページプログラミング完全に理解するための様々な特定の詳細を説明する。しかしながら、本発明をこれらの特定の細部を用いることなしに、またはそれらの等価物を使用して本発明を実用化可能であることが当業者に理解されるであろう。その他の例としては、本発明の態様を不必要に不明確にしないために、周知の方法、手順、部品および回路は詳細には説明しない。
【００１１】
＜マルチレベルフラッシュの部分的ページプログラミング＞
本発明の実施形態は、半導体フラッシュメモリとの関係で説明される。しかしながら、本発明は、中間の状態から内容を更新することが望ましいような他のタイプのメモリ装置においても利用可能であることを理解してもらいたい。
【００１２】
図１は、本発明の一実施形態に従った、マルチレベルセル・フラッシュセル１００を示す。一つのマルチレベルセル・フラッシュメモリ装置は、読み出し、消去およびプログラム回路に加え、アドレス回路とともに、非常に多数のこのようなセル群から構成されている。
マルチレベルセル・フラッシュセル１００はゲート１３０、ソース１２０およびドレイン１１０を含んで構成される。絶縁体１４０および１６０は酸化物から構成される。フローティングゲート１５０は電荷を蓄積する。フローティングゲート１５０の閾値電圧は、フローティングゲート１５０への電子の注入または除去によって調整される。もし、ゲート電圧が閾値電圧よりも大きければ、そのセルは１マイクロアンペアよりも大きな電流を導通させ、消去状態にあると言われる。もし、ゲート電圧が閾値電圧よりも小さければ、そのセルは１マイクロアンペアよりも小さな電流しか導通させず、プログラム状態にあると言われる。
【００１３】
セル１００の構造の特徴は、４つの比較的幅の狭い閾値電圧レンジを記憶できることであって、さらに重要なことはそれが後から決定されることである。この能力は単一セルに複数のビット値を記憶する能力につながる。セル１００は４つのレンジを記憶できるので、これらのレンジは２ビット、または４状態を表すことができる。
【００１４】
図２は、本発明の一実施形態に従った、マルチレベルセル・フラッシュセルについての安定した閾値電圧分布を示すグラフ２００である。垂直軸は電荷キャリアの数、水平軸は電荷キャリアの電圧を示す。
分布２４０は電圧閾値が１．６ボルトより大きい電荷分布を表す。分布２３０は０．８ボルトより大きく、１．６ボルトよりも小さい電圧閾値を持つ電荷分布を表す。分布２２０は０．０ボルトよりも大きく、０．８ボルトよりも小さい電圧閾値を持つ電荷分布を表す。分布２１０は０ボルトよりも小さい電圧閾値を持つ電荷分布を表す。
【００１５】
マルチレベルセル・フラッシュセル１００の読み出し動作の際、フローティングゲート１５０の閾値電圧が１．６ボルトよりも大きいことを検出すると、それはバイナリ値「００」であると解釈される。０．８ボルトと１．６ボルトの間の電圧閾値は「０１」と解釈される。０ボルトと０．８ボルトの間の電圧閾値は「１０」と解釈される。０ボルトよりも小さい電圧は「消去」と解釈され、バイナリ値「１１」が割り当てられる。ここで、特定の電荷分布状態への特定のバイナリ値の割り当ては恣意的なものであり、本発明の実施形態に適した他の可能な割り当てもありうることは理解してもらいたい。
【００１６】
図３は、２ビットのバイナリ値へのレベルマッピングを示す表３００である。Ｑ２およびＱ１は、本発明の一実施形態に従ったビット値を表す。例えば、消去状態にはバイナリ値「１１」が割り当てられる。ここで、特定のレベルへの特定のバイナリ値の割り当ては恣意的なものであって、Ｑ１およびＱ２は交換可能であり、その他の割り当ても本発明の実施形態に好適であることを理解してもらいたい。
【００１７】
図４Ａは、本発明の一実施形態に従った、消去状態からの許可されうるプログラム遷移を示す。遷移４０５はセル１００にバイナリ「１０」を記憶することを示す。図２を参照して、遷移４０５はフローティングゲート１５０の電荷分布が領域２１０から領域２２０へ変化したこと、または電圧閾値の増加を表すことがわかる。同様に、遷移４１０はセル１００にバイナリ「０１」を記憶することを示す。再度図２を参照して、遷移４１０はフローティングゲート１５０の電荷分布が領域２１０から領域２３０へ変化したこと、または電圧閾値の増加を表すことがわかる。最後に、遷移４２０はセル１００にバイナリ「００」を記憶することを示す。再度図２を参照して、遷移４２０はフローティングゲート１５０の電荷分布が領域２１０から領域２４０へ変化したこと、または電圧閾値の増加を表すことがわかる。重要なのは、説明したこれら３つの遷移４０５、４１０および４２０では、すべて電圧閾値を増加させるということである。
【００１８】
マルチレベルセル・フラッシュデバイスの特徴として、一般的にユーザはそのような符号化を知らなくてもよいということがある。通常データは、適切なデータ幅、典型的には８または１６ビットの幅でそのようなフラッシュデバイスにパラレル形式で供給される。重要なことは、ユーザは通常どのビットに「Ｑ１」または「Ｑ２」が割り当てられるのかを特定することができないことである。したがって、マルチレベルセル・フラッシュデバイスの部分的ページプログラミングにおいては、従来の部分的ページプログラム可能なフラッシュデバイス、つまりセル当たり単一ビットを記憶するフラッシュデバイスのユーザに架せられた制限と同様の制限がユーザに加えられる。
その制限は一般的に「データビットは一方向にしか変化させることができない」と表現することができる。ここで例として、その方向として「１」から「０」へのビット遷移を許す方向を選択する。他の周知の遷移も本発明の実施形態に好適であることを理解してもらいたい。
【００１９】
図４Ｂは、本発明の一実施形態に従った、レベル０状態からの許容される遷移を示すものである。遷移４３０はセル１００の値が「１０」から「００」に変化したことを示す。図２を参照して、遷移４３０はフローティングゲート１５０の電荷分布が領域２２０から領域２４０へ変化したこと、または電圧閾値の増加を表すことがわかる。重要なことは、この遷移は、あるビットが一方向にのみ変化するという前記規則に従っていることである。また重要なこととして、遷移４３０では電圧閾値が増加する。
【００２０】
図４Ｃは、本発明の一実施形態に従った、レベル１状態からの許容される遷移を示すものである。遷移４４０はセル１００の値が「０１」から「００」に変化したことを示す。再度図２を参照して、遷移４４０はフローティングゲート１５０の電荷分布が領域２３０から領域２４０へ変化したこと、または電圧閾値の増加を表すことがわかる。重要なことは、この遷移は、あるビットが一方向にのみ変化するという前記規則に従っていることである。また重要なこととして、遷移４４０では電圧閾値が増加する。
【００２１】
セルのレベルでは、セル１００の値を「１０」から「０１」へ変化させることに対応する、その他の遷移（図示せず）も可能である。そのような遷移は電荷分布を領域２２０から領域２３０へ変化させることに対応する。そのような遷移は電圧閾値の増加にも対応する。しかしながら、そのような遷移は、両方のビットが変化し、一つの変化は許可されない方向へのものであるので、「１ビット、一方向」の規則を破るように見える。従って、ユーザをどのレベルに対してどのビットパターンをマッピングするかということを管理する複雑さからユーザを保護するために、この遷移はデバイスのレベルでは許可されない。
【００２２】
重要なことは、この遷移を許可しないことで、単一ビットセルの部分的ページプログラム可能フラッシュデバイスとの逆互換性を維持していることである。さらに、非常に重要なことは、この遷移を許可しないことにより、セル毎に２ビットより多く記憶できるフラッシュデバイスとの順互換性を可能にすることである。セル毎により大きなビット数を持つ将来のマルチレベルセルデバイスにおいては与えられたすべての複数ビット遷移が利用可能であるわけではなく、それは異なった符号化を用いたとしても同じことである。例えば、もし符号化を逆にして、「００」が一番高い閾値電圧を表すようにしたとしても、「１０」から「０１」への遷移は可能ではないであろう。
【００２３】
図２を再度参照すると、セル１００のプログラミングプロセスは、フローティングゲート１５０に電荷を加えることとみなせることがわかる。従来のプログラミングは、消去状態に十分な電荷を加えて所望の閾値電圧を生成していた。言い換えれば、図４Ａを参照して、各遷移４０５，４１０，４２０はセル１００に固定量の電荷を加えることを表している。しかしながら、遷移４４０（図４Ｃ）が遷移４２０（図４Ａ）とは、両方の遷移が同じ電荷状態、レベル２を生成するにもかかわらず、だいぶ異なっていることがわかる。
【００２４】
図２を再度参照して、遷移４２０では、閾値電圧を領域２１０から領域２４０に移動させるためにフローティングゲート１５０に十分な量の電荷を加えなければならないことがわかる。しかしながら、遷移４４０を完了するためには、領域２３０から領域２４０へ移動するのに必要なだけの電荷量になるように、実質的に少ない量の電荷を加えなければならない。従って、所望の目標とする状態が同じであるとしても、マルチレベルセル・フラッシュセルの部分的ページプログラミングでは２つのプログラミングプロセスを区別して扱わなければならない。
【００２５】
図５は、本発明の一実施形態に従った、マルチレベルセル・フラッシュデバイスのページを部分的にプログラミングするための方法５００を示す流れ図である。ステップ５１０において、新しい部分ページ情報がアクセスされる。一般的にこの情報はフラッシュデバイスのデータピンに供給される。ここで、シリアルビットストリームを含む、データ送信のための既知の他の方法も本発明の実施形態に好適であることを理解してもらいたい。
選択的なステップ５２０において、フラッシュメモリのページに現在プログラムされている状態がアクセスされる。本発明の一実施形態に従って、これはフラッシュデバイスの内部の読み出し動作であり、ページの内容はフラッシュメモリセルのページから、ランダムアクセスメモリであるページバッファに読み出される。ここで、外部のマイクロプロセッサからの明確な（explicit）読み出し命令を含む、メモリのページ内容の他の周知の読み出し方法も本発明の実施形態に好適であることを理解してもらいたい。
【００２６】
選択的なステップ５３０において、新しいプログラミング情報を作るために、フラッシュメモリのあるページの現在のプログラム状態と、新しい部分ページ情報とを組み合わせる。
ステップ５４０において、新しいプログラミング情報をフラッシュメモリセルのページにプログラムする。ここで、検証ステップを含む周知のフラッシュプログラム方法は本発明の実施形態に好適なものであることを理解してもらいたい。
このような新規な方法で、消去ステップを介在させることなく、マルチレベルセルフラッシュのページを部分的にプログラムすることができる。
【００２７】
以下の表１は、本発明の一実施形態に従った、マルチレベルセル・フラッシュセルをプログラムおよび検証するための新しい情報を生成するために、既にプログラムされている情報と新しい部分的ページプログラミング情報との組み合わせを説明したものである。
【表１】
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【００２８】
表１のもっとも左の列はプログラムされるべきデータビットを表す。そのような「新しいデータ」は一般的にフラッシュデバイスのデータバスに供給される。表１の真ん中の列は、フラッシュメモリのセル、例えばセル１００にすでに記憶されているデータビットを表す。
ここで、セル１００のようなマルチレベルセルについては、表１のビットは、例えば図３との関係において上述のレベルを表さず、むしろ個々のビットを表していることを理解してもらいたい。例えば、データは一般的に８または１６ビット幅のパラレルビットセットとして、フラッシュメモリから読み出され、およびそれに書き込まれる。表１の列はそのようなパラレルセットの１ビットに対応する。
【００２９】
表１は、本発明の一実施形態に従った、マルチレベルセル・フラッシュセルをプログラムおよび検証するための新しい情報を生成するために、既にプログラムされている情報と新しい部分的ページプログラミング情報との組み合わせを説明したものである。既に説明したとおり（図２および図４の説明を参照のこと）、ある特定の部分的ページプログラミング遷移のみが許可されている。表１はそれらの遷移を説明している。
【００３０】
表１の第１行は、部分的ページプログラミング動作の一部としてプログラムされるべき新しいデータ、例えばパラレルビットセットの第７ビットを表す。この事例では、第１行の第１列に示されるように、第７ビットは０である。第１行の第２列に示されるように、第７ビットに対応するマルチレベルセルの記憶内容は０である。ここで、セルのこれら記憶された内容は、図２および図４Ａ乃至４Ｃで説明したようにＱ１またはＱ２を表す。
【００３１】
第１行の第３列は新しいデータと既に記憶されていたデータとの組み合わせが、その特定のビットについては０の値になるべきであることを示している。この新しい値は、本発明の一実施形態に従って、マルチレベルセルの記憶レベルを決定するＱ１またはＱ２のいずれかとしてプログラムおよび／または検証される。ここで、例えば第７ビットが特定のセルのＱ１に対応するというような規則は表１の使用において一貫していなければならないことを理解してもらいたい。
この新しいデータビットは同様の方法で決定された他のデータビット、例えばパラレルビットセットの第６データビットと組み合わされて、ある記憶レベルに対応するマルチビットフィールドを形成する。
【００３２】
再度表１を参照して、すべてのビットが１である最後の行を除き、新しい部分的ページデータビットと既に記憶されているビットとのすべての組み合わせは新しいプログラム／検証ビット値として０を形成することがわかる。つまり、もし新しい部分的プログラムビットが１であり、記憶されているビットが１であるならば、新しいプログラムビットもまた１である。
【００３３】
例として、図４Ｂおよび表１を参照して、パラレルビットセットの第６ビットをＱ１に、パラレルビットセットの第７ビットをＱ２に対応させる。値１０（Ｑ２，Ｑ１）がマルチレベルセル、例えばセル１００に既に記憶されているものと仮定する。さらに、セル１００を値００に部分的ページプログラムすることが望ましいと仮定する。
【００３４】
表１の第２行から、第７ビットＱ２について、記憶された値１と組み合わせられた新しい部分的ページビット０が新しいプログラム／検証値０を生成するのがわかる。同様に、表１の第１行から、第７ビットＱ１について、記憶された値０と組み合わせられた新しい部分的ページビット０が新しいプログラム／検証値０を生成するのがわかる。Ｑ２とＱ１とを組み合わせると、１０から００への図４Ｂの遷移４３０に対応する。
【００３５】
ここで、表１はＡＮＤ論理回路または本発明の実施形態に従ってそのような対応関係（例えば、ルックアップテーブル）を生成するその他の周知の方法として実現されることが理解できるであろう。
表１の好適な実施例は半導体フラッシュデバイス内のプリチャージ・ページバッファ・レジスタとして実現することができる。そのような回路は、「１」にプリチャージされているときには評価、つまり読み出しの際に単に放電（ディスチャージ）されるのみであって、続く読み出しサイクルまでは「１」にリセットされない。
【００３６】
図６は、本発明の実施形態を実装するためのプラットフォームとして使用可能なコンピュータシステム６００のブロック図である。コンピュータシステム６００は、情報の通信のためのアドレス／データバス６５０と、前記バスに機能可能に結合され、情報および命令を処理するための中央処理装置６０５と、前記バス６５０に結合され、前記中央処理装置６０５のために情報および命令を記憶する揮発性メモリ６１５（例えば、ランダムアクセスメモリＲＡＭ）と、前記バス６５０に結合され、中央処理装置６０５のための静的な情報および命令を記憶する選択的な不揮発性メモリ６１０（例えば、リードオンリーメモリＲＯＭ）とを含む。さらにコンピュータシステム６００は選択的に、コンピュータシステム６００の製造後において更新可能な、中央処理装置６０５のための情報および命令を記憶する、書き換え可能な不揮発性メモリ６２０（例えばフラッシュ）を含む。
【００３７】
また、図６のコンピュータシステム６００には選択的に英数字入力装置６３０が含まれる。装置６３０は情報および命令選択を中央処理装置６００に送ることができる。装置６３０は接触感応式デジタイザパネルの形態をとってもよい。
【００３８】
コンピュータシステム６００において利用される選択的なディスプレイユニット６２５は、液晶ディスプレイ（ＬＣＤ）装置、カソードレイチューブ（ＣＲＴ）、フィールドエミッションデバイス（ＦＥＤ、またはフラットパネルＣＲＴとも呼ばれる）、光ダイオード（ＬＥＤ）、プラズマディスプレイ装置、エレクトロルミニセントディスプレイ（electro-luminescent display）、エレクトロペーパー、またはユーザに認識可能なグラフィックイメージおよび英数字キャラクタを生成するのに好適なその他の表示装置でよい。
【００３９】
さらにコンピュータシステム６００はバス６５０に結合された拡張インターフェイス６３５を選択的に含む。拡張インターフェイス６３５は多くの周知の標準的拡張インターフェイスを実装することができ、それらにはセキュアデジタル（Secure Digital）カードインターフェイス、ユニバーサル・シリアルバス（ＵＳＢ）インターフェイス、コンパクトフラッシュ、パーソナルコンピュータ（ＰＣ）カードインターフェイス、カードバス、ペリフェラル・コンポーネント・インターコネクト（ＰＣＩ）インターフェイス、ｍｉｎｉ−ＰＣＩインターフェイス、ＩＥＥＥ１３９４、スモールコンピュータシステムインターフェイス（ＳＣＳＩ）、パーソナルコンピュータ・メモリカード・インターナショナルアソシエーション（ＰＣＭＣＩＡ）インターフェイス、インダストリ・スタンダード・アーキテクチャ（ＩＳＡ）インターフェイスまたはＲＳ−２３２Ｃインターフェイスが含まれるが、それらに限定されるものではない。ここで、外部インターフェイス６３５は、他の周知な、またはソニー株式会社から商業的に入手可能なMemory Stickインターフェイスなどのような独占的なインターフェイスを実装することもできる。
本発明の一実施形態においては、拡張インターフェイス６３５は実質的にバス６５０の信号に準拠した信号を含むことができる。
【００４０】
拡張インターフェイス６３５を介して、様々な周知の拡張装置をコンピュータシステム６００に取り付けることができる。そのような装置の例としては回転磁気メモリ装置、フラッシュメモリ装置、デジタルカメラ、無線通信モジュール、デジタルオーディオプレイヤーおよびグローバルポジショニングシステム（ＧＰＳ）装置があるが、それらに限定されるものではない。
【００４１】
さらにシステム６００は通信ポート６４０を選択的に含む。通信ポート６４０は拡張インターフェイス６３５の一部として実装することもできる。独立したインターフェイスとして実装されたときには、コミュニケーションポート６４０は一般的に通信向けデータ転送プロトコルを介して他の装置との間で情報を交換するのに用いられる。通信ポートの例としてはＲＳ−２３２Ｃポート、ユニバーサル・アシンクロナス・レシーバ・トランスミッタ（ＵＡＲＴ）、ＵＳＢポート、赤外線トランシーバ、イーサネットポート、ＩＥＥＥ１３９４および同期ポートがあるが、それらに限定されるものではない。
【００４２】
システム６００は選択的に無線周波数モジュール６６０を含み、それは移動電話、ページャ、またはデジタルデータリンクを実装することができる。無線周波数モジュール６６０は、通信ポート６４０または拡張インターフェイス６３５を介して、バス６５０に直接インターフェイス接続される。
【００４３】
従って、本発明の好適な実施形態である、マルチレベルフラッシュの部分的ページプログラミングのためのシステムおよび方法について説明した。本発明を特定の実施形態として説明したが、本発明はそのような実施形態に限定して考えるべきではなく、添付の特許請求の範囲に従って考えられるべきであることを理解すべきである。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態に従った、マルチレベルセル・フラッシュセルを示す図。
【図２】本発明の一実施形態に従った、マルチレベルセル・フラッシュセルの安定した閾値電圧分布のグラフ。
【図３】２ビットバイナリ値に対するレベルのマッピングを示したテーブル。
【図４Ａ】本発明の一実施形態に従った、許容される部分的ページプログラミング遷移を示す図。
【図４Ｂ】本発明の一実施形態に従った、許容される部分的ページプログラミング遷移を示す図。
【図４Ｃ】本発明の一実施形態に従った、許容される部分的ページプログラミング遷移を示す図。
【図５】本発明の一実施形態に従った、マルチレベルセル・フラッシュデバイスのページの一部をプログラムするための方法の流れ図。
【図６】本発明の実施形態を実装するためのプラットフォームとして使用可能なコンピュータシステムのブロック図。
【図１】
2005518061.tif 000004
【図２】
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【図３】
2005518061.tif 000006
【図４Ａ】
2005518061.tif 000007
【図４Ｂ】
2005518061.tif 000008
【図４Ｃ】
2005518061.tif 000009
【図５】
2005518061.tif 000010
【図６】
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【手続補正書】
【提出日】平成16年5月19日(2004.5.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
２よりも多くの記憶状態を持つ、複数のフラッシュメモリセル（１００）を含み、
前記セルは第１の非消去状態から第２のプログラムされた状態に直接プログラム可能である半導体装置であって、
前記半導体装置はページバッファをさらに含み、前記ページバッファは既存のプログラムされた情報を新しい部分的ページ情報と組み合わせるように構成されている、ことを特徴とする半導体装置。
【請求項２】
前記ページバッファはプリチャージレジスタを含む、請求項１記載の半導体装置。
【請求項３】
前記既存のプログラムされた情報を前記新しい部分的ページ情報と組み合わせるためのロジックをさらに含む、請求項１記載の半導体装置。
【請求項４】
前記ロジックは、第１値のデータビットが第２値に変化し、前記第２値のデータビットが変化しないような部分的ページプログラム遷移を生成するように動作可能である、請求項３記載の半導体装置。
【国際調査報告】
2005518061.tif 000012
2005518061.tif 000013