(57)【要約】チャネル領域（１１）およびソースドレイン領域（９、１０）は、誘電トレンチ充填物（４）の側壁に垂直に配置される。反対側に、半導体材料の凹部に配置された半導体材料が、ゲート誘電体（１８）およびゲート電極（１６）によって境界付けされる。メモリセルアレイは、垂直に配向された複数のストリップ状半導体領域を備え、ここに、ソースドレイン領域が上部および下部に注入され、絶縁材料のすべての側に埋め込まれたチャネル領域がこれらの間にフローティングボディとして存在する。
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【特許請求の範囲】
【請求項１】
キャパシタレスワントランジスタＤＲＡＭセルであって、
半導体材料内に、ソース用ドーピング領域とドレイン用ドーピング領域との間にチャネル領域が設けられ、
該領域は、電位が印加されないときに、チャネル領域の電荷キャリアが少なくとも部分的に空乏化するように誘電材料内に埋め込まれ、
該チャネル領域上に、かつ、ゲート誘電体によって該チャネル領域から絶縁されるようにゲート電極が設けられ、
ここで、
誘電物質（４）からできた領域は、半導体ボディ（１）または基板の上面に形成され、
該チャネル領域（１１）は、誘電物質（４）からできた該領域の側壁に設けられ、
該ソースドレイン領域（９、１０）は、該上面に対して垂直方向に該チャネル領域と接続され、
該ゲート電極（１６）は、該チャネル領域（１１）の誘電物質（４）からできた該領域から離れた側にあり、かつ、ゲート誘電体として提供された誘電層（１８）によって該領域から分離して配置され、該ゲート電極（１６）は、ワード線と接続され、該半導体ボディ（１）または基板の上のソースドレイン領域（１０）がビット線と接続される、キャパシタレスワントランジスタＤＲＡＭセル。
【請求項２】
前記チャネル領域（１１）の前記半導体物質は、前記上面と同一平面上にある部分平面のすべての側が誘電物質で境界付けされる、請求項１に記載のワントランジスタＤＲＡＭセル。
【請求項３】
前記上面と同一平面上にある部分平面は、前記チャネル領域（１１）の前記半導体材料と、前記誘電物質（４）からできた領域との間の境界と平行に延びる方向に、該誘電物質（４）からできた領域の近傍よりも前記ゲート電極（１６）の近傍のほうが小さい寸法を有する、請求項２に記載のワントランジスタＤＲＡＭセル。
【請求項４】
互いに間隔をあけて配置された誘電物質（４）からできた複数の領域が前記半導体ボディ（１）または基板の前記上面に位置し、
該誘電物質（４）からできた該領域間で、それぞれ、誘電物質（４）からできた領域の側壁に位置し、かつ、チャネル領域（１１）およびソースドレイン領域（９、１０）用に提供された部分を除いて、該半導体物質が除去され、これにより、該半導体物質の該残りの部分間にそれぞれ１つの凹部（８）が位置し、
該ゲート電極（１６）は、該凹部（８）内に設けられる、請求項１〜３の１つに記載のワントランジスタＤＲＡＭセルを備える構成物。
【請求項５】
導電層（５）は、前記誘電物質（４）からできた領域にわたる上面に位置し、
該導電層（５）は、それぞれ、該誘電物質（４）からできた関連領域の対向する側壁に位置する、前記半導体ボディ（１）または基板に対して上部の２つのソースドレイン領域（１０）を共に接続する、請求項４に記載の構成物。
【請求項６】
前記半導体ボディ（１）または基板に対して下部のソースドレイン領域（９）は、接地板の態様で連続的にドーピングされた領域として形成される、請求項４または５に記載の構成物。
【請求項７】
ワントランジスタＤＲＡＭセルを製作する方法であって、
２つのドーピング領域がソースおよびドレインとして互いに間隔をあけて半導体物質に製作され、
該２つのドーピング領域間にチャネル領域として提供された半導体材料の上で、および、ゲート誘電体により該半導体材料から分離されて、ゲート電極が設けられ、該ゲート電極から離れた側の該チャネル領域が、誘電物質によって境界付けられ、
ここで、
第１のステップにおいて、半導体ボディ（１）または基板の上面に、少なくとも１つのトレンチが製作され、
第２のステップにおいて、該トレンチは、誘電物質（４）、および隣接する半導体材料と接触する上部導電層（５）で充填され、
第３のステップにおいて、該導電層（５）と接続された該半導体材料の、該半導体ボディ（１）または基板に対して上部の部分に、上部ソースドレイン領域（１０）を形成するためにドーパントの注入が導入され、
第４のステップにおいて、トレンチ充填物の側壁から短い距離に、凹部（８）が該半導体材料に製作され、これにより、上面に対して垂直の半導体材料のストリップが、誘電物質（４）からできた領域の側壁に残り、
第５のステップにおいて、誘電物質（４）からで来た領域の側壁の、該半導体ボディ（１）または基板に対して下部の該半導体材料の部分に、下部ソースドレイン領域（９）を形成するためにドーパントの注入が導入され、
第６のステップにおいて、ゲート誘電体として提供された誘電層（１８）は、誘電物質（４）からできた領域の側壁の該半導体材料に付与され、
第７のステップにおいて、ゲート電極（１６）は、該凹部（８）内に設けられ、かつワード線の部分としてパターニングされ、
第８のステップにおいて、該ゲート電極（１６）から絶縁された、導電層（５）への電気的接続が、ビット線の部分として製作される、方法。
【請求項８】
前記第１のステップにおいて、互いに平行に延びるトレンチが製作され、
前記第２のステップにおいて、該トレンチは、誘電物質（４）、および隣接する該半導体材料と両側で接触するそれぞれの上部導電層（５）で充填され、
前記第４のステップにおいて、凹部（８）は、それぞれ、２つの隣接するトレンチ充填物の側壁から短い距離において製作され、これにより、半導体材料の垂直ストリップは、該トレンチ充填物の対向する両方の側壁に残り、
前記第５のステップにおいて、下部ソースドレイン領域（９）を形成するためのドーパントの注入が、該誘電物質（４）からできた領域の側壁の該半導体材料の下部分に導入され、該トレンチの縦方向に、該半導体材料および該導電層（５）は、分離されたセルを形成するために、部分的に除去され、
前記第６のステップにおいて、ゲート誘電体として提供された該誘電層（１８）は、該誘電物質（４）からできた領域の側壁の該半導体材料にそれぞれ付与され、
前記第７のステップにおいて、２つの互いに分離されたゲート電極（１６）は、該誘電物質（４）からできた領域の対向する側壁の前にそれぞれ配置され、かつ、分離されたワード線の部分としてパターニングされ、
前記第８のステップにおいて、それぞれ、該ゲート電極（１６）から絶縁された、導電層（５）への電気的接続が、それぞれビット線の部分として製作される、請求項７に記載のワントランジスタＤＲＡＭセルを備える構成を製作する方法。
【請求項９】
前記第５のステップにおいて、連続的にドーピングされた領域を形成するための前記半導体材料の下部分への前記ドーパントの注入は、接地板の態様で実行され、
さらなるステップにおいて、前記ゲート電極（１６）間の該接地板に電気的接続が提供される、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタレスワントランジスタＤＲＡＭセル（以後、簡単にワントランジスタＤＲＡＭセルと呼ばれる）および関連する製作方法に関する。
【背景技術】
【０００２】
Ｅｃｏｌｅ  Ｐｏｌｙｔｅｃｈｎｉｑｕｅ  Ｆｅｄｅｒａｌｅ  ｄｅ  Ｌａｕｓａｎｎｅ（ＩＥＥＥ  ＳＯＩ  Ｃｏｎｆｅｒｅｎｃｅでのプレプリントおよびプレゼンテーション（ＩＳＳ／ＥＰＦＬ２００１））のＳ．Ｏｋｈｏｎｉｎ、Ｍ．Ｎａｇｏｇａ、Ｊ．Ｍ．ＳａｌｌｅｓｅおよびＰ．Ｆａｚａｎは、ＳＯＩ基板のボディシリコン層におけるトランジスタ構造としてメモリセルが設けられる、１００ｎｍ未満の範囲のＤＲＡＭセルの具現化することを提示した。このコンセプトは、セルごとに特別に提供されるキャパシタの形成を不要にする。この場合、ソース領域、チャネル領域、およびドレイン領域を含む半導体材料は、電気的絶縁材料としてのＳｉＯ２によってすべての側が囲まれる。従って、所定の電位に接続されないチャネル領域が存在し、そのチャネル領域は、セルの動作中に、電荷キャリアが全部または少なくとも部分的に空乏化したゾーン（部分的または全部が空乏化したフローティングボディ）を形成する。ゲート誘電体によりチャネル領域から絶縁されたゲート電極は、最上面に位置する。
【０００３】
このようにして形成されたＭＯＳトランジスタ構造は、１ビットを表す電荷を格納するために適切である。この実施形態の不利な点は、ＳＯＩ基板の使用が比較的高価であること、および、セルの面積需要をなるべく小さくすることと実現可能なゲート長との間の調整が必要とされることである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、メモリセルアレイが製作され得る空間節約型および経済的に製作され得るワントランジスタＤＲＡＭセルを特定することである。
【課題を解決するための手段】
【０００５】
この目的は、請求項１の特徴を有するワントランジスタＤＲＡＭセル、請求項４の特徴を有するワントランジスタＤＲＡＭセルを備える構成、および、請求項７の特徴を有する方法により達成される。より詳細な改良点は、それぞれの従属請求項から明らかになる。
【０００６】
（キャパシタレス）ワントランジスタＤＲＡＭセルの場合、チャネル領域とソースドレイン領域とが誘電体トレンチ充填物の側壁に垂直に配置される。トレンチ充填物の反対側に、半導体材料が、ゲート誘電体、およびこの誘電体の上に配置されたゲート電極によって境界付けされる。ゲート電極が半導体材料の凹部内に設けられる。
【０００７】
このタイプのワントランジスタＤＲＡＭセルを含むメモリセルアレイは、半導体チップに、垂直に配向された複数のストリップ状の半導体領域を備える。この半導体領域において、ソースドレイン領域が上部および下部に注入され、所定の電位に接続されていないチャネル領域がこれらの間に存在し、このチャネル領域は、半導体チップと同一平面上にある部分平面において、すべての側が絶縁材料に埋め込まれている。ここで、半導体チップの上面の平面は、セルを備える、少なくとも、製造時に用いられるウェハの本例平面な上面、または、堆積された層構造または付与されたパシベーションと同一平面上にある平面と理解されるべきである。
【０００８】
以下において、ワントランジスタＤＲＡＭセルの例および好ましい製作方法が、図０〜図８を参照してより詳細に記載される。
【発明を実施するための最良の形態】
【０００９】
ワード線ＷＬｊ−１、ＷＬｊ、ＷＬｊ＋１、および、これらのワード線上を横断して延びるビット線ＢＬｉ、ＢＬｉ＋１の配向が、図０におけるメモリセルアレイの図式的平面図に示される。破線は、さらに、２つの断面ＡおよびＢの位置を示し、これらの位置は、図５および図６の断面の位置に対応する（後述される）。図０の図示によるクロスポイントＤＲＡＭアーキテクチャは、１セルあたり４Ｆ２の需要面積で足りる。
【００１０】
セルの構造が、好ましい製作方法を参照して後述される。製作プロセスは、半導体技術からそれ自体公知の方法で開始されることが望ましい。図１に示される断面によると、まず、パッド酸化物２としての層、およびパッド窒化物３としての層が、従来の態様で半導体ボディ１または基板上に設けられる。その後、互いに平行に配向されたトレンチが、適切なフォトマスク技術によってＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）の様式で製作される。従って、半導体材料は、マスク開口部の領域でエッチングによって開けられる。
【００１１】
トレンチは、酸化物または別の誘電物質４で充填される。場合によっては、この後に、例えば、ＣＭＰ（化学的機械的研磨）等の、平坦化するための適切な処理が続く。駆動周辺部のＣＭＯＳコンポーネントのためのｐウェルおよびｎウェルがさらに製作されることが好ましい。これは、従来の態様で、ホウ素およびリンをそれぞれ注入し、かつ、注入物をアニーリングすることによって行われる。
【００１２】
トレンチの上部領域においてトレンチ内の誘電物質４が除去され、これにより、導電層５は、それぞれ、トレンチの上部エッジにまで導入され得る。それぞれ、ストリップの形態でトレンチ内に延びるこれらの導電層５は、半導体ボディ１または基板の半導体材料と側方で接触する。導電層５のためにポリシリコンが用いられ、かつ、このポリシリコンが層の上面でいくらか酸化され、ここで、当該の部分層６の堆積が増加する場合、以下の方法ステップのために効果的である。このようにして、酸化物マスクが形成される。その後、パッド窒化物層３の窒化物が除去される。エッチングによる影響は、部分的に、フォトマスク技術によって保護され得、これは、駆動周辺部の領域において特に有用である。
【００１３】
好ましくは、窒化物またはＴＥＯＳを新たに堆積することによって、次に製作されるべき活性トレンチのセルフアラインされるパターニング用のマスクのスペーサ素子（スペーサ）が製作される。この活性トレンチは、一方で、誘電物質４からできたトレンチ充填物の側壁で半導体材料の境界を定めるために、他方、チャネル領域を駆動するために必要とされたゲート電極を収容するために提供される。
【００１４】
半導体ボディまたは基板に対して上部のソースドレイン領域について、最初に、ｎ＋型の注入が導入され（例えば、ヒ素によって）、場合によっては、リンの注入によってＬＤＤ（低濃度ドーピングされたドレイン）がさらに製作され得る。
【００１５】
従って、構造は、図２に示されるように生成され、この場合、半導体材料がスペーサ素子７に残っており、凹部８は、２つの対向するトレンチ充填材の側壁の半導体材料のこれらの部分間に位置する。上部ソースドレイン領域１０は、注入によってそれぞれの上部に形成される。その後、下部ソースドレイン領域９用の対応する注入が、さらに導入される。
【００１６】
上部ソースドレイン領域１０の下境界線１２および下部ソースドレイン領域９の下境界線１３が破線で示される。下部ソースドレイン領域９に導入された注入の下境界線１３は、好ましくは、連続する下部ソースドレイン領域９がアースプレート（接地板）の態様で形成される深さに位置する。しかしながら、関連した注入を、代替形態として記入された破線１３ａにまで導入するだけでも十分であり得る。下部ソースドレイン領域９の上境界線１４、および上部ソースドレイン領域１０の下境界線１２がそれぞれのチャネル領域１１を含む。下部ドーピング領域９を製作する間、チャネル領域１１は、例えば、凹部８の壁に適切にパターニングされた窒化物層を堆積することによって覆われる。下部ソースドレイン領域９の側部は、注入物をアニーリングする間、導入されたドーパントが拡散した結果として生じる。
【００１７】
図３に示された図式的平面図によると、その後、まず、上面に存在する絶縁材料、特に、好ましくは、ポリシリコンを酸化することによって製作された部分層６を除去し、その後、フォトレジストマスクのストリップ間の領域の導電層５および半導体ボディ１の半導体材料を除去するために、ストリップ状のフォトレジストマスク１５が上面に設けられる。図３において、さらに、上部ソースドレイン領域１０の側方境界線が隠れた輪郭として破線で示される。
【００１８】
図４は、図３による平面図を示し、酸化されたポリシリコンまたは別の材料から製作された部分層６のストリップ状マスクがこの領域で除去され、ここでトレンチ充填物間のここで拡大された凹部８の壁、およびトレンチ充填物の側壁の半導体材料の上面が、薄い誘電層１８、好ましくは、酸化物層で覆われる。トレンチ充填物の側壁の半導体材料に、これらの誘電層１８がゲート誘電体として提供される。
【００１９】
ゲート電極１６が凹部内に、しかも、充填物と部分的に重なり合うように製作される。ゲート電極１６は、両側が縦方向に絶縁スペーサ素子１７で覆われる。導電層５は、フォトレジストマスク１５のストリップ間の領域で除去され、これにより、個々のセルの領域間の導通がトレンチの底部領域にのみ存在する。
【００２０】
図５は、図０の断面Ａの位置を占めるこの構造を断面で示すが、図５は、ビット線がまだ製作されていない場合の中間生成物を示すにすぎない。この場合、誘電物質４からできたトレンチ充填物の上面上に、個々のセル上のすべての側がそれぞれ境界付けられた導電層５の部分が位置する。ここでも、誘電物質４の対向する２つの側壁に配置された両方のゲート電極１６は、それぞれ、トレンチ充填物間に製作された活性トレンチ内で互いに電気的に分離されて配置されることがわかる。ゲート電極１６の両側は、例えば、窒化物からできたスペーサ素子１７で分離される。ゲート電極１６上に、ポリシリコン、タングステンまたはタングステンシリサイドからなるストリップ状の層１９と、ゲート電極をパターニングするためのハードマスク層２０が設けられ得る。
【００２１】
図０に示されるセクションＢの位置におけるメモリセルアレイを通る断面が、この中間生成物についての図６に示される。ゲート電極１６の材料は、さらに、個々のメモリセル間の領域にトレンチの縦方向に存在し、かつ、そこで同様にパターニングされることが見出され得る。従って、ストリップの形態でパターニングされたゲート電極１６は、トレンチ充填物に沿って構成されたメモリセルのそれぞれのストリップを繋ぎ合わせるワード線を形成する。導電層５は、個々のメモリセル間の領域には存在しない。個々のメモリセル間で、半導体材料からできた部分は、誘電物質４からできた領域の側壁に存在しない。従って、個々のセルのソースドレイン領域およびチャネル領域は、ワード線の縦方向に中断され、かつ、このようにして個々のセルを境界付ける。
【００２２】
図７に示された断面による、さらなる方法ステップがさらに続くが、これらは、それ自体、半導体技術から公知である。まず、第１のパシベーション（好ましくは窒化物）が堆積され、かつ、残った開口部が、絶縁層２１で充填される（好ましくは、ＢＰＳＧ［ボロリンケイ酸ガラス］）。これらの方法ステップは、さらに、製作されるべきビット線２２と接続された少なくとも部分的にセルフアラインされるコンタクトホールを開けるステップも包含する。ビット線の適切な材料は、例えば、タングステンである。ビット線２２は、導電層５上に付与され、かつ、コンタクト接続され、これにより、ここで、上部ソースドレイン領域１０への導通が製作される。しかしながら、アルミニウムの相互接続部分と接続するポリシリコンが充填されるコンタクトホールを用いること、または、銅ベースのメタライゼーションスキームを用いることも可能である。
【００２３】
図８は、これに代わる例示的実施形態を断面で示し、ここで、ゲート誘電体用に提供された誘電層１８がゲート電極１６間の領域で除去される。従って、ここで接地板として連続する下部ソースドレイン領域９の界面２４は、それぞれ、露出される。導電層５のコンタクトホール充填物２３、２５および下部ソースドレイン領域９の露出されたインターフェース２４は、それぞれ、それらの上の対応する開口部に導入される。コンタクトホール充填物の適切な材料は、例えば、ポリシリコンである。この材料は、上面が平坦にされ、必要に応じて適切なフォトレジストマスク技術を用いてパターニングされる。その後、ビット線が、ワード線に対して横方向に延びるように製作される（図８に図示せず）。ビット線は、接地板のコンタクトホール充填物２５に対して電気的に絶縁されるように付与され、セルの導電層５が接続されるようにストリップ形態にパターニングされる。ビット線間に、およびこれに平行に、接地板を接続するための関連したコンタクトホール充填物２５上のコンタクトを有する原則的に任意の数の同様の導電ストリップを生成することが可能である。
【図面の簡単な説明】
【００２４】
【図０】図０は、メモリセルアレイのワード線およびビット線の構成を平面図で示す。
【図１】図１は、製作方法による中間生成物の断面を示す。
【図２】図２は、製作方法による中間生成物の断面を示す。
【図３】図３は、製作方法の種々のステップの後のメモリセルアレイの平面図を示す。
【図４】図４は、製作方法の種々のステップの後のメモリセルアレイの平面図を示す。
【図５】図５は、製作方法による中間生成物の断面を示す。
【図６】図６は、製作方法による中間生成物の断面を示す。
【図７】図７は、製作方法による中間生成物の断面を示す。
【図８】図８は、代替的製作方法による中間生成物の断面を示す。
【符号の説明】
【００２５】
１      半導体ボディ
２      パッド酸化物
３      パッド窒化物
４      誘電物質からできた領域（トレンチ充填物）
５      導電層
６      部分層
７      スペーサ素子
８      凹部
９      下部ソースドレイン領域
１０    上部ソースドレイン領域
１１    上部ソースドレイン領域
１２    上部ソースドレイン領域の下境界線
１３    下部ソースドレイン領域の下境界線
１３ａ  下部ソースドレイン領域の下境界線
１４    下部ソースドレイン領域の上境界線
１５    フォトレジストマスク
１６    ゲート電極
１７    スペーサ素子
１８    誘電層
１９    ストリップ状の層
２０    ハードマスク層
２１    絶縁層
２２    ビット線
２３    コンタクトホール充填物
２４    界面
２５    コンタクトホール充填物
【図０】
2005517299.tif 000003
【図１】
2005517299.tif 000004
【図２】
2005517299.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
2005517299.tif 000009
【図７】
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【図８】
2005517299.tif 000011
【国際調査報告】
2005517299.tif 000012
2005517299.tif 000013
2005517299.tif 000014
2005517299.tif 000015
2005517299.tif 000016
2005517299.tif 000017