(57)【要約】第１層上のトレースおよび第２層上のトレースのスプラインを含み、層間を接続するバイアを有する、カードまたはインターポーザなどのための相互接続ルーティングが提供される。信号の外側の行は、第１層上のチップから外にルーティングされ、一方信号の内側の行は、バイアを通じて第２層に送られ、第２層で外にルーティングされ、次いでバイアを通じて第１層に戻される。これらの外側のバイアは、弧をなすように配列され、それによって第２層トレース・セグメントをより一様の長さにすることが可能となる。第２層はまた、スプライン間に延び、バイアを通じてチップのグランド信号または電力信号に送られるグランド／電力平面フィンガも含むことができる。
2005505910.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）少なくとも１つのスプラインを含む第１相互接続層であって、各スプラインが、
（１）複数の第１信号コネクタと、
（２）前記複数の第１信号コネクタのうちのそれぞれに結合された複数の第１信号トレースと、
（３）複数の第２信号コネクタと、
（４）第１信号コネクタおよび第２信号コネクタから、第１信号コネクタおよび第２信号コネクタの隣接するコネクタ間の間隔よりも遠くに間隔を置いて配置された複数のライザ信号コネクタとを含む第１相互接続層と、
（Ｂ）第２相互接続層であって、前記少なくとも１つのスプラインの各スプラインについて、
（１）前記複数の第２信号コネクタのうちのそれぞれ、および前記複数のライザ・コネクタのうちのそれぞれに結合された複数の第２信号トレースを含む第２相互接続層とを備える装置。
【請求項２】
各スプラインで、
前記複数の第１信号コネクタが３つの第１信号コネクタを有する請求項１に記載の装置。
【請求項３】
前記第１相互接続層が、各スプラインに対して、
（５）グランド・コネクタをさらに含み、
前記第２相互接続層が、各スプラインに対して、
（２）グランド・コネクタに結合されたグランド・フィンガをさらに含む請求項１に記載の装置。
【請求項４】
各スプラインで、
前記第１信号コネクタおよび第２信号コネクタが直線的な向きを有し、
前記複数のライザ信号コネクタが、第１信号コネクタおよび第２信号コネクタとほぼ直線的な向きをなす請求項１に記載の装置。
【請求項５】
前記第１相互接続層が複数のスプラインを含み、
前記複数のスプラインの前記複数のライザ信号コネクタが、スプラインの最も外側の縁の周りにほぼ弧をなす構成で配置される請求項１に記載の装置。
【請求項６】
前記複数のスプラインのそれぞれの前記複数の第２信号トレースの対応するトレースが、ほぼ等しい長さを有する請求項５に記載の装置。
【請求項７】
ほぼ矩形の全体的形状を有するパターンの、複数の第１信号コネクタと、
全体の形状がほぼ弧をなし、第１信号コネクタの隣接するコネクタ間の距離よりも長いコアからの距離で、第１信号コネクタの矩形の全体的形状の側部の周りに分布するパターンの複数のライザ信号コネクタとを備える装置。
【請求項８】
ライザ信号コネクタがそれぞれ、第１信号コネクタのそれぞれに結合され、
ライザ信号コネクタのパターンの形状の弧が、ライザ信号コネクタのうちの所与の１つから、結合される第１信号コネクタまでの距離がほぼ等しくなるような曲率を有する請求項７に記載の装置。
【請求項９】
前記複数の第１信号コネクタが複数のスプラインを有し、
前記複数のライザ信号コネクタが複数のライザを有する請求項８に記載の装置。
【請求項１０】
隣接するスプラインが第１距離だけ分離し、
隣接するライザが、前記第１距離よりも長い第２距離だけ分離する請求項９に記載の装置。
【請求項１１】
各スプラインが、３つの第１信号コネクタおよび２つの第２信号コネクタを有し、
各ライザが、２つのライザ信号コネクタを有する請求項１０に記載の装置。
【請求項１２】
第１構造層と、
第１構造層に重なり、複数のスプラインを含む第１信号層であって、各スプラインが、
少なくとも２つの第１信号コネクタと、
対応する第１信号コネクタにそれぞれ結合される少なくとも２つの第１信号トレースと、
少なくとも１つの第２信号コネクタと、
少なくとも１つのライザ信号コネクタと、
対応するライザ信号コネクタにそれぞれ結合される少なくとも１つのライザ信号トレースとを含む第１信号層と、
第１構造層に重なり、各スプラインについて、
第２信号コネクタにそれぞれ結合され、対応するライザ信号コネクタにそれぞれ結合される少なくとも１つの第２信号トレースを含む第２信号層とを備える多層カード。
【請求項１３】
各スプラインで、
前記少なくとも２つの第１信号コネクタが３つの第１信号コネクタを有し、
前記少なくとも２つの第１信号トレースが３つの第１信号トレースを有し、
前記少なくとも１つの第２信号コネクタが２つの第２信号コネクタを有し、
前記少なくとも１つのライザ信号コネクタが２つのライザ信号コネクタを有し、
前記少なくとも１つのライザ信号トレースが２つのライザ信号トレースを有し、
前記少なくとも１つの第２信号トレースが２つの第２信号トレースを有する請求項１２に記載の装置。
【請求項１４】
前記３つの第１信号トレースが前記２つのライザ信号コネクタの同じ側にルーティングされる請求項１３に記載の装置。
【請求項１５】
前記３つの第１信号トレースのうちの中央のトレースが前記２つのライザ信号コネクタから最も遠い前記３つの第１信号コネクタのうちの１つに結合される請求項１４に記載の装置。
【請求項１６】
前記第２信号コネクタから最も遠い前記ライザ信号コネクタのうちの１つに結合される前記ライザ信号トレースのうちの１つが、前記第１信号コネクタに最も近い第２信号コネクタのうちの１つに結合される請求項１５に記載の装置。
【請求項１７】
構造層と、
構造層に重なる最上トレース層と、
構造層に重なり、
少なくとも１つの信号トレースをそれぞれ含む複数のスプラインと、
２つの隣接するスプラインの間にそれぞれ延び、ほぼ２つの隣接するスプラインの長さである複数のグランド・フィンガとを含む埋設トレース層とを備える装置。
【請求項１８】
前記構造層が、
信号トレースのうちの１つとそれぞれ接触する第１の複数のマイクロ・バイアと、
グランド・フィンガのうちの１つとそれぞれ接触する第２の複数のマイクロ・バイアとを含む請求項１７に記載の装置。
【請求項１９】
前記最上トレース層が、
埋設トレース層の前記複数のスプラインに対応し、複数の信号トレースをそれぞれ含む複数のスプラインを含む請求項１８に記載の装置。
【請求項２０】
バンプの最も外側の行を含む複数のバンプをさらに備え、
最上トレース層の複数のスプラインが、最も外側の行中の隣接するバンプ間にそれぞれ配置される請求項１９に記載の装置。
【請求項２１】
埋設トレース層のスプラインが、最も外側の行中のそれぞれのバンプのほぼ下に配置される請求項２０に記載の装置。
【請求項２２】
複数のスプラインのほぼ直線的パターンで配列された複数のコネクタを有するフリップ・チップ・ダイであって、各スプラインが、
Ｍ行のパターンとして構成された第１の複数のＭ個のＩ／Ｏコネクタと、
Ｎ行のパターンとして構成された第２の複数のＮ個のＩ／Ｏコネクタとを含むフリップ・チップ・ダイと、
フリップ・チップ・ダイに結合されたカードであって、
複数のグループのＩ／Ｏトレースを有する第１トレース層であって、各グループが、
Ｍ個のＩ／Ｏコネクタのうち１つにそれぞれ結合され、それぞれのスプラインに対応するグループとして構成されたＭ個のＩ／Ｏトレースを有する第１トレース層と、
複数のグループのＩ／Ｏトレースを有する第２トレース層であって、各グループが、
前記第１の複数のＮ個のＩ／Ｏコネクタのうち１つにそれぞれ結合され、それぞれのスプラインに対応するグループとして構成されたＮ個のＩ／Ｏトレースと、
Ｍ個のＩ／Ｏトレースとを有する第２トレース層と、
第１トレース層と第２トレース層の間の構造層であって、
Ｍ個のＩ／Ｏコネクタを、対応する第１トレース層のＭ個のＩ／Ｏトレースにそれぞれ結合する第１の複数のマイクロ・バイアと、
第１トレース層のＭ個のＩ／Ｏトレースを、第２トレース層のＭ個のＩ／Ｏトレースにそれぞれ結合する第２の複数のマイクロ・バイアとを含む構造層とを含むフリップ・チップ・ダイを備えるパッケージ化半導体デバイス。
【請求項２３】
前記Ｍ個およびＮ個のＩ／Ｏコネクタが、
バンプを有する請求項２２に記載のパッケージ化半導体デバイス。
【請求項２４】
前記第２トレース層が、
最上トレース層を有する請求項２２に記載のパッケージ化半導体デバイス。
【請求項２５】
前記Ｎ個の行が、パターンの最も外側の行である請求項２４に記載のパッケージ化半導体デバイス。
【請求項２６】
前記第１トレース層が、
Ｍ個のＩ／Ｏトレースの隣接するグループ間にそれぞれ延びる複数のグランド・プレーン・フィンガをさらに有する請求項２２に記載のパッケージ化半導体デバイス。
【請求項２７】
前記複数のグランド・プレーン・フィンガがそれぞれ、前記Ｍ個のＩ／Ｏトレースのほぼ全長だけ延びる請求項２６に記載のパッケージ化半導体デバイス。
【請求項２８】
前記第２の複数のマイクロ・バイアが、ほぼ弧をなすパターンで分布する請求項２２に記載のパッケージ化半導体デバイス。
【請求項２９】
前記Ｍ個およびＮ個のＩ／Ｏコネクタが、ほぼ直線的パターンで配列される請求項２８に記載のパッケージ化半導体デバイス。
【請求項３０】
直線的パターンの一方の側に沿う１組のＭ個およびＮ個のＩ／Ｏコネクタに対応する１組の前記第２の複数のマイクロ・バイアが、直線的パターンの前記一方の側の幅よりも広い幅を有する弧として分布する請求項２９に記載のパッケージ化半導体デバイス。
【請求項３１】
各スプラインのＮ個のＩ／Ｏトレースが、前記スプラインの第２マイクロ・バイアと、隣接するスプラインの第２マイクロ・バイアの間に配置される請求項３０に記載のパッケージ化半導体デバイス。
【請求項３２】
複数の行として配置され、スプラインの反復したパターンを有する複数のチップ・コネクタを有する半導体デバイス用のパッケージを製作する方法であって、複数のスプラインの各スプラインが、Ｎ個の行に配置されたＮ≧２個の第１Ｉ／Ｏ信号コネクタと、Ｍ個の行に配置されたＭ≧１個の第２Ｉ／Ｏ信号コネクタとを含み、前記Ｎ個の行が前記Ｍ個の行の外側にあり、
各スプラインについて、パッケージの第１層中に、スプラインのそれぞれの第２Ｉ／Ｏ信号コネクタの間隔とほぼ一致する間隔を有するＭ個の第２信号トレースを形成すること、
各スプラインの各第２信号トレースについて、第１層に重なるパッケージの第２層中に、第２層を貫き、第２信号トレースに結合される第１バイアと第２バイアを形成することであって、第１バイアが、スプラインのそれぞれの第２Ｉ／Ｏ信号コネクタの間隔とほぼ一致する間隔を有すること、
各スプラインについて、第２層に重なるパッケージの第３層中に、Ｎ個の第１信号トレースを形成することであって、スプラインの第１信号トレースが、スプラインのそれぞれの第１Ｉ／Ｏ信号コネクタの間隔とほぼ一致する間隔を有することを含み、
第２バイアおよび第１信号トレースが、半導体デバイスの周囲を超えて延びる方法。
【請求項３３】
各スプラインについて、前記第３層中に、スプラインの第２バイアにそれぞれ結合されるＭ個の第１信号トレースを形成することをさらに含む請求項３２に記載の方法。
【請求項３４】
前記第１バイアと第２バイアが、マイクロ・バイアを含む請求項３２に記載の方法。
【請求項３５】
各スプラインについて、Ｎ個の第１信号トレースを形成することが、
スプラインのＭ個の第２バイアの外側にＮ個の第１信号トレースをルーティングすることをさらに含む請求項３２に記載の方法。
【請求項３６】
各スプラインについて、前記第１層中にＭ個の第２信号トレースを形成することが、
前記第１信号コネクタのほぼ下にＭ個の第２信号トレースをルーティングすることをさらに含む請求項３２に記載の方法。
【請求項３７】
それぞれのスプラインの前記第２バイアを形成することが、前記第２バイアをほぼ弧をなすパターンで配置することを含み、
それぞれのスプラインのＭ個の第２信号トレースを形成することが、それぞれのスプラインのＭ個の第２信号トレースをほぼ等しい長さで形成することを含む請求項３２に記載の方法。
【請求項３８】
Ｍ≧２であり、各スプラインについて、
第２バイアを形成することが、前記第２バイアをＭ個の行として配置することを含むことをさらに含む請求項３７に記載の方法。
【請求項３９】
前記半導体デバイスのコネクタがほぼ直線的なパターンで配置され、各スプラインについて、
前記第２バイアを形成することが、前記第２バイアを直線的なパターンにほぼ整列して形成することをさらに含む請求項３８に記載の方法。
【請求項４０】
Ｎ＝３であり、各スプラインについて、
Ｎ個の第１信号トレースを形成することが、前記第１信号トレースの中央をルーティングして、Ｎ個の行の最も内側の、Ｎ個の第１信号コネクタのうちの１つに結合することをさらに含む請求項３２に記載の方法。
【請求項４１】
前記半導体デバイスが、Ｎ個の行の内部にあるグランド行として配置された少なくとも１つのグランド・コネクタをさらに有し、
前記パッケージの第１層中に、隣接するスプラインの対の間にそれぞれ延びる複数のグランド・プレーン・フィンガを形成すること、
グランド・プレーン・フィンガのそれぞれについて、前記パッケージの第２層中に、グランド・プレーン・フィンガに結合され、グランド・コネクタに結合するように配置されたバイアを形成することをさらに含む請求項３２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、多層板を介して信号をルーティングするための相互接続技術に関し、本発明は特にフリップ・チップ・パッケージングで有用である。
【背景技術】
【０００２】
図１に、はんだボールなどによってインターポーザ(interposer)または他の基板（以後「カード」と呼ぶ）に結合されたマザーボードを断面図として示す。カードは、はんだバンプなどによってフリップ・チップ・ダイなどのチップに結合される。従来技術によるそのような層の１つの例示的実施形態を示す。図示する例では、カードは、５つの構造材料層（ボード層Ａ〜Ｆ）と６つのトレース層または相互接続層（トレース層３Ｆ、２Ｆ、１ＦＣ、１ＢＣ、２Ｂ、および３Ｂ）とを有し、一方、１つの構造層（マザーボード）と１つのトレース層または相互接続層（ｍ／ｂトレース層）とだけを有する単純化したマザーボードが示しされている。これは例に過ぎないことを読者は理解されよう。
【０００３】
通常、トレース層３Ｆとトレース層２Ｆなどの最上の１つまたは２つの相互接続層を使用して多数の入出力（Ｉ／Ｏ）信号、メモリ信号、クロック、ストローブ、基準電圧（以後、限定的なものではないが、説明を簡単にするために「Ｉ／Ｏ信号」と総称する）などをルーティングし、下層を使用して電力、グランド、シールディングなどを供給する。信号は、バイアを使用してトレース層間でルーティングされる。適切には、電力およびグランド・プレーンは、ドドリルされたバイアを使用して隣接する層間でルーティングし、又は結合することができる。しかし、ドドリルされたバイアは、上層間で信号をルーティングする際に使用するには大き過ぎて適さないことが多い。その場合、１つの選択肢は、エッチングなどによってドリリングで形成されるよりもずっと小さいスケールで形成することのできるマイクロ・バイア（μバイア）を使用することである。
【０００４】
本特許の残りの部分全体を通して、引き続き図１を参照されたい。
【０００５】
図２に、従来技術によるそのような信号の例示的なルーティングを平面図として示す。図２が見やすいように、マザーボードやカードの様々な層を図示していないが、フリップ・チップ・ダイの全体の輪郭を点線のボックス１０で示す。複数のバンプ１２がフリップ・チップ・ダイおよび／またはカード上にパターンとして分布している。これらのバンプの一部は、Ｉ／Ｏ信号を搬送するためのものであり、一部は電力およびグランド信号を搬送するためのものである。通常、Ｉ／Ｏ信号は、マザーボード上の他のチップ（図示せず）に接続される。したがって、フリップ・チップ・ダイの概して外側のバンプ（１４や１６と符号を付けたバンプなど）を使用して、これらの信号をルーティングすることが望ましく、電力およびグランド用には、概して内側のバンプ（１２と符号を付けたバンプなど）を使用することが望ましい。
【０００６】
ある高密度または高信号カウントの応用例では、Ｉ／Ｏ信号カウントおよび／またはＩ／Ｏバンプ密度が、最上のトレース層３ＦでＩ／Ｏ信号のすべてをルーティングすることが困難であり、または不可能である。そのような応用例では、Ｉ／Ｏ信号の一部が最上のトレース層上でルーティングされ（それぞれのバンプから「回路へ」の表示まで延びる実線によって示される２４やその他の線など）、他のＩ／Ｏ信号は、それぞれのバンプから、マイクロ・バイア（図示せず）を通じて、トレース層２Ｆなどの下層のトレース層に下り、デザインルールおよび物理的寸法によって許容される位置まで外側に向かい、次いでマイクロ・バイア（１８など）を通じて最上のトレース層に戻り、そこから宛先にルーティングされる。最上層の下で搬送される信号を２０などの破線で示し、マイクロ・バイアを通じて上層に戻った後の信号を２２などの実線で示す。
【０００７】
しかし、従来の技術は、高密度の応用例で多数の信号をルーティングする能力が限られており、かつその他の制限も有する。
【発明を実施するための最良の形態】
【０００８】
以下で与える詳細な説明と、本発明の実施形態の添付の図面から、本発明をより完全に理解されよう。しかし、この説明や図面が、記載の特定の実施形態に本発明を限定するものとみなすべきではなく、この説明や図面は、説明のためのものであり、理解できるようにするためのものに過ぎない。
【０００９】
図３に、本発明の相互接続システムの１つの例示的実施形態を示す。前と同様に、点線のボックスはフリップ・チップ・ダイの位置を示す。複数のバンプ３０が、ダイおよびカード（基板、インターポーザなどを意味する）が接続される領域内に分布している。バンプの様々なグループを、１つまたは複数の反復パターンとして分布させることができる。反復するバンプのグループの一例は、「スプライン」と呼ぶことができる。用語「スプライン」は、ダイのスプラインに対応する一群のトレース、バンプ、バイア、またはそれらの組合せを指すのに用ている。図示するパターンは、スプライン（スプライン１）を構成する７つのバンプ３０Ａ〜Ｇを含み、そのパターンはそれ自体反復して、追加のスプライン（スプライン２からスプラインＮ）を形成する。参照しやすいように、バンプが行として配列され、最も外側の行（行Ａ）がフリップ・チップ・ダイの縁に最も近く、１つまたは複数の追加の行（行Ｂから行Ｇなど）がそれぞれ、フリップ・チップ・ダイの中心またはコアに順次近づくとする。図示するように、スプラインは、ある実施形態ではチップ上のある点で鏡像とすることができる。例えば、スプライン１とスプラインＮは互いに鏡像となっている。図示する実施形態では、スプラインは像を映し、スプライン間に一部の非スプライン・バンプを残す。
【００１０】
カードは、１つまたは複数の行（行Ｈおよび行Ｉなど）として配列された１つまたは複数の行のマイクロ・バイア（３０Ｈおよび３０Ｉなど）を有する。これらのマイクロ・バイアは、深い層から浅い層にＩ／Ｏ信号を返すためのものである。通常、これは、最上層のすぐ下の層（２Ｆ）から最上層（３Ｆ）までとなるが、本発明の原理が必ずしもこの応用例に限定されないことを当技術分野の読者は理解されよう。単に説明を容易にする目的で、本特許では、用語「上層」および「埋設層」を用いる。
【００１１】
スプラインのうち１つまたは複数が対応する離れたマイクロ・バイアのグループを有する。そのような各グループを「ライザ」と呼び、ライザ１からライザＮなどと呼ぶ。
【００１２】
図を単純にするため、２つのスプラインとそれに関連するライザに関して、最上層トレースおよび埋設層トレースを図示している。このようにして、任意の数のスプラインをそれぞれのＩ／Ｏ信号の宛先に結合できることを当技術分野の読者は理解できるであろう。
【００１３】
図４に、スプラインとそのライザ中のバンプおよびマイクロ・バイアの１つの例示的間隔を示す。これは一例に過ぎず、必ずしも本発明に関する制限ではないことを当技術分野の読者は理解されよう。例えば、バンプが円形であること、バンプがすべて同一サイズであること、マイクロ・バイアがバンプと同一のサイズであることなどは必ずしも必要ではないことを読者はさらに理解されよう。
【００１４】
一実施形態では、バンプ（バンプ３０Ａ（ａ）など）は幅「ｗ」を有し、行中のバンプの中心間の距離は２ｗ（バンプ３０Ａ（ｇ）と３０Ａ（ｈ）など）である。一実施形態では、バンプの最も外側の行（行Ａ）からライザ・マイクロ・バイアの最も近い行（行Ｈ）までの中心間の距離（「ブレークアウト長」と呼ぶことができる）が約１２ｗとなるようにライザを配置することができる（バンプ３０Ａ（ｄ）からマイクロ・バイア３０Ｈ（ｄ）までなど）。所与のライザ内のマイクロ・バイアは、中心間が約１．５ｗの距離に配置され（マイクロ・バイア３０Ｈ（ｄ）からマイクロ・バイア３０Ｉ（ｄ）など）、ライザの間隔はおおよそ３ｗである（マイクロ・バイア３０Ｉ（ｄ）からマイクロ・バイア３０Ｉ（ｅ）など）。これは一例に過ぎず、特定の応用例についてのサイズおよび間隔は、利用可能な製造技術、Ｉ／Ｏ信号の数およびタイプ、クロスカップリング／ノイズ要件、インピーダンス・ターゲットなどによって決定されることを当技術分野の読者は理解されよう。
【００１５】
図５に、埋設層上のマイクロ・バイア、信号トレース、およびグランド・プレーンの１つの例示的実施形態を示す。バンプ４０、４２、および４４は実際には最上層にあるが、ここでは間隔を参照できるように図示してある。マイクロ・バイア４８および５０は、バンプから最上層を通じて埋設層までＩ／Ｏ信号をルーティングする。トレース５８および６０は、これらの信号をマイクロ・バイア５４および５６に搬送し、マイクロ・バイア５４および５６は、信号を最上層に戻す。バンプ４０および４４は埋設層上に存在しないので、トレース５８および６０はバンプ４０または４４には接続されないことを読者は理解されよう。バンプ４０および４４は、単にトレース５８および６０と重なるに過ぎない。
【００１６】
複数の行のライザ・マイクロ・バイアを設けることにより、より多数のブレークアウト信号を使用することができる。
【００１７】
一実施形態では、最上層トレースのバンプ（行Ａ〜Ｃなど）と、埋設層トレースのバンプ（行Ｅ〜Ｆなど）の間の１行のバンプが、グランド、電力、または他の基準用に使用される。このような一実施形態では、その行がグランド・プレーン６２と共に使用される。グランド・プレーンは複数の「フィンガ」（６２ａ〜ｃなど）を含み、フィンガはライザを通過して内側に延び、マイクロ・バイア４６に接続し、マイクロ・バイア４６はダイ上のグランド・バンプに接続する。フィンガ６２ａ〜ｃは、それぞれのスプラインおよびライザの信号のリターン・パス電流を搬送する。フィンガ６２ａ〜ｃ、埋設信号トレース５８および６０、およびマイクロ・バイア４８、５０、５４、および５６が同一の層上にあるので、互いに接触しないように製造すべきである。フィンガは、信号についてのグランド（または電力）リターン・パスとなり、最上層からブレークアウトしている信号に対して基準面となる。
【００１８】
図６に、図５に示す例示的実施形態の別の細部を示す。最上層では、バンプ４２からの信号がトレース６６上にルーティングされ、バンプ４４からの信号がトレース６８上にルーティングされ、バンプ４０からの信号がトレース７０上にルーティングされ、それぞれに宛先にルーティングされる。さらに最上層では、マイクロ・バイア５４および５６から戻る信号が、それぞれトレース・セグメント７２および７４上にルーティングされる。したがって例えば、トレース７２に結合された論理またはチップ（図示せず）が、バンプ４８と一致するフリップ・チップ・コネクタに最終的に接続される。
【００１９】
クロスカップリングおよび他の望ましくない効果を最小限に抑えるため、最上層信号が埋設層信号と直接重なる距離を最小限に抑えることが望ましいことを当技術分野の読者は理解されよう。
【００２０】
一実施形態では、最大ブレークアウト信号カウントは、最上層上の３つのＩ／Ｏ信号と、埋設層上の２つのＩ／Ｏ信号をルーティングすることによって達成することができる。デザインルールによってそうしないことが求められる他の実施形態では、他の信号カウントがより良好なものとなる。
【００２１】
一実施形態では、所与のスプラインの最上層Ｉ／Ｏ信号が互いに隣接してルーティングされ、そのスプラインの埋設層Ｉ／Ｏ信号が最上層に引き上げられ、次いでスプラインの最上層Ｉ／Ｏ信号に隣接してルーティングされる。
【００２２】
一実施形態では、最上層Ｉ／Ｏ信号は、スプラインのライザ・マイクロ・バイアの最も外側にルーティングされる。例えば、図３で、フリップ・チップ・ダイの左半分のスプライン（スプライン１から始まる）の最上層Ｉ／Ｏ信号が、それぞれの対応するライザの左側のものにルーティングされ、右半分のスプライン（スプラインＮで終わる）の最上層Ｉ／Ｏ信号が、それぞれの対応するライザの右側のものにルーティングされる。
【００２３】
読者は理解するであろうが、必ずしもすべてのライザを等しい間隔で配置しなければならないわけではない。例えばある実施形態では、最も中心にある２つのライザを、他の隣接する対よりもずっと近く配置することができ、その実施形態では、これらのライザのそれぞれのトレースが、これらのライザの外側にルーティングされる。ある実施形態では、デザインルール、隣接する対の間を通過しなければならない信号トレース数の変化などに応じて、隣接する対ごとに間隔を別々にすることができる。
【００２４】
一実施形態では、スプラインに対して、３つのＩ／Ｏ信号が最上層にルーティングされ、３つのＩ／Ｏ信号は、バンプの最も外側の３つの行（行Ａ〜Ｃ）から取られ、第３行バンプ（行Ｃ）からのトレースが、第１行バンプと第２行バンプの間にルーティングされる。
【００２５】
一実施形態では、スプラインに対して、３つのＩ／Ｏ信号が最上層にルーティングされ、２つのＩ／Ｏ信号が埋設層にルーティングされ、埋設層信号は、バンプの第５行および第６行から取られる。一実施形態では、これらの埋設層信号はスプラインの第１行バンプおよび第３行バンプの下に直接ルーティングされる。一実施形態では、第４行バンプはグランド用である。一実施形態では（図３で行Ｇとして示すように）、埋設層信号行のバンプの内側の１行のバンプを使用して電力を供給することができる。
【００２６】
図７に、埋設層上の信号を最上層の表面まで上げる最短経路を提供する、ライザ・マイクロ・バイアの配置の一実施形態を示す。スプラインの間隔よりも広い間隔でライザを配置することが必要な応用例では、ライザを概して弧をなすように分布させることにより、埋設層Ｉ／Ｏトレース・セグメントのそれぞれの長さの変動を減少させることができる。一実施形態では、所与のライザ内のそれぞれのマイクロ・バイアを、スプラインの直線的整列に関連させてほぼ直線的な構成に配置することができる。言い換えれば、一実施形態では、ライザがそれに沿って分布する弧に対する半径方向接線に、ライザ中のマイクロ・バイアを整列する必要はない。この直線的な整列は、例えばシミュレーションや妥当性検査を容易にするのに向いている。
【００２７】
はんだバンプ、非ドリル・マイクロ・バイア、および他の詳細を使用する実施形態を参照しながら本発明を説明したが、本発明が他の技術に関連させて即座に応用することができ、かつこれらの議論の要点が、本発明の範囲に関する何らかの種類の制限を与えるものと解釈すべきでないことを読者は理解されよう。ある要素（フリップ・チップなど）を別の要素（カードなど）に接続する何らかの方法およびすべての方法を一般に指すのに、頭記の特許請求の範囲では、用語「コネクタ」を使用する。
【００２８】
電気信号および電気信号を伝送するのに適したトレースによって本発明を説明したが、本発明は、光相互接続、マイクロ波伝送などの他の技術にも応用することができる。サンドイッチ型の構造層およびトレース層を有する多層板によってカードを説明したが、構造的剛性が不要であり、したがって構造層が存在しない技術など、または伝送信号ワイア、伝送信号線、伝送信号トレース、伝送信号ファイバなどの複数の層が存在し、かつ信号ブレークアウト・カウントまたは密度を増やすために複数のそのような層を使用する要件が存在する限りにおいて相互接続がそれ自体「トレース」と呼ばれない技術などの他の技術にも、本発明を応用できることを読者は理解されたい。しかし、任意のそのような手段およびすべてのそのような手段を一般的に指すのに、特許請求の範囲では用語「トレース」を使用する。当技術分野の技術者は、本特許を熟考するときに、発明のこの点やその他の点を理解されよう。
【００２９】
「上」または「最も外側」または「最上」または「埋設」などのへの参照は、装置の何らかの特定の絶対的な向きを必要とするものと解釈すべきではない。
【００３０】
「ブレークアウト長」への参照は、ライザ・マイクロ・バイアが必ずフリップ・チップ・ダイの物理的縁部を超える必要があると解釈すべきではなく、ライザ・マイクロ・バイアがその周辺でフリップ・チップ・ダイのバンプ・エリアを超える必要があるだけである。
【００３１】
「実施形態」、「一実施形態」、「ある実施形態」、または「他の実施形態」への参照は、実施形態と共に説明した特定の機能、構造、または特徴が少なくとも一部の実施形態に含まれるが、必ずしも本発明のすべての実施形態には含まれないことを意味する。様々な表現「実施形態」、「一実施形態」、または「ある実施形態」は、必ずしもすべて同一の実施形態を指すわけではない。
【００３２】
明細書で、構成要素、機能、構造、または特徴を、「することができる」または「可能性がある」を含めて述べられている場合、その特定の構成要素、機能、構造、または特徴を含める必要はない。明細書または特許請求の範囲で「ａ」または「ａｎ」のついた要素を指す場合、１つの要素しか存在しないという意味ではない。明細書または特許請求の範囲で「追加の」要素を指す場合、複数の追加の要素が存在することは除外されない。
【００３３】
本発明の範囲内で上記の説明および図面から多数の他の変形形態を作成できることを本開示の特典を有する当業者は理解されよう。実際、本発明は上記の詳細に限定されない。むしろ、補正を含む頭記の特許請求の範囲により、本発明の範囲が定義される。
【図面の簡単な説明】
【００３４】
【図１】従来技術による、例示的な層を備える、フリップ・チップ・ダイ、基板、およびマザーボードを断面図として示す図である。
【図２】従来技術による相互接続ルーティングシステムを示す図である。
【図３】本発明の相互接続ルーティングシステムの一実施形態を示す図である。
【図４】本発明の一実施形態の間隔の詳細を示す図である。
【図５】本発明の一実施形態のルーティングの詳細を示し、具体的には最上トレース層の下のトレース層中のマイクロ・バイア間の信号のルーティングを示す図である。
【図６】本発明の一実施形態のルーティングの詳細を示し、具体的には最上層と下層中の信号のルーティングを示す図である。
【図７】本発明によるマイクロ・バイアの構成の一実施形態を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図７】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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