(57)【要約】【解決手段】  本発明に係るトレンチＤＭＯＳトランジスタセルは、第１の伝導型の基板（１０４）と、基板に形成された第２の伝導型のボディ領域（１１６）とを備える。ボディ領域及び基板には、少なくとも１つのトレンチ（１２４）が形成されている。トレンチの内壁は、絶縁層（１５０）で覆われており、トレンチ内の絶縁層上には、導電性電極（１５２）が設けられている。トレンチに隣接するボディ領域の一部には、第１の伝導型のソース領域（１４０）が形成されている。トレンチは、互いに隣接する側壁が９０°以上の角度を形成するよう、基板平面において多角形を画定する側壁を有する。
2005520343.tif 000002
【特許請求の範囲】
【請求項１】
第１の伝導型の基板と、
上記基板に形成された第２の伝導型のボディ領域と、
上記ボディ領域及び基板に形成された少なくとも１つのトレンチと、
上記トレンチの内壁を覆う絶縁層と、
上記トレンチ内の上記絶縁層上に設けられた導電性電極と、
上記トレンチに隣接する上記ボディ領域の一部に形成された第１の伝導型のソース領域とを備え、
上記トレンチは、互いに隣接する側壁が９０°以上の角度を形成するよう、基板平面において多角形を画定する側壁を有することを特徴とする二重拡散金属酸化膜半導体トランジスタセル。
【請求項２】
上記トレンチは、少なくとも２つの直交した平面において、方形の断面形状を有することを特徴とする請求項１記載の二重拡散金属酸化膜半導体トランジスタセル。
【請求項３】
上記基板の上記ボディ領域とは反対側の面に形成されたドレイン電極を備える請求項１記載の二重拡散金属酸化膜半導体トランジスタセル。
【請求項４】
上記絶縁層は、酸化物層であることを特徴とする請求項１記載の二重拡散金属酸化膜半導体トランジスタセル。
【請求項５】
上記導電性電極は、ポリシリコンを含むことを特徴とする請求項１記載の二重拡散金属酸化膜半導体トランジスタセル。
【請求項６】
上記ポリシリコンは、不純物を含むことを特徴とする請求項５記載の二重拡散金属酸化膜半導体トランジスタセル。
【請求項７】
上記ポリシリコンは、不純物がドープされていない層と、不純物がドープされた層とを含むことを特徴とする請求項５記載の二重拡散金属酸化膜半導体トランジスタセル。
【請求項８】
上記多角形は、八角形であり、上記角度は、１３５°であることを特徴とする請求項１記載の二重拡散金属酸化膜半導体トランジスタセル。
【請求項９】
上記多角形は、八角形であり、上記角度は、１３５°であることを特徴とする請求項７記載の二重拡散金属酸化膜半導体トランジスタセル。
【請求項１０】
第１の伝導型の基板上に形成された、複数のトレンチ二重拡散金属酸化膜半導体電界効果トランジスタセルを備える二重拡散金属酸化膜半導体トランジスタ構造において、
上記各トレンチ二重拡散金属酸化膜半導体電界効果トランジスタセルは、
上記基板に形成された第２の伝導型のボディ領域と、
上記ボディ領域及び基板に形成された少なくとも１つのトレンチと、
上記トレンチの内壁を覆う絶縁層と、
上記トレンチ内の上記絶縁層上に設けられた導電性電極と、
上記トレンチに隣接する上記ボディ領域の一部に形成された第１の伝導型のソース領域とを備え、
上記トレンチは、互いに隣接する側壁が９０°以上の角度を形成するよう、基板平面において多角形を画定する側壁を有する二重拡散金属酸化膜半導体トランジスタ構造。
【請求項１１】
上記トレンチは、少なくとも２つの直交した平面において、方形の断面形状を有することを特徴とする請求項１０記載の二重拡散金属酸化膜半導体トランジスタ構造。
【請求項１２】
上記基板の上記ボディ領域とは反対側の面に形成されたドレイン電極を備える請求項１０記載の二重拡散金属酸化膜半導体トランジスタ構造。
【請求項１３】
上記絶縁層は、酸化物層であることを特徴とする請求項１０記載の二重拡散金属酸化膜半導体トランジスタ構造。
【請求項１４】
上記導電性電極は、ポリシリコンを含むことを特徴とする請求項１０記載の二重拡散金属酸化膜半導体トランジスタ構造。
【請求項１５】
上記ポリシリコンは、不純物を含むことを特徴とする請求項１４記載の二重拡散金属酸化膜半導体トランジスタ構造。
【請求項１６】
上記ポリシリコンは、不純物がドープされていない層と、不純物がドープされた層とを含むことを特徴とする請求項１４記載の二重拡散金属酸化膜半導体トランジスタ構造。
【請求項１７】
上記少なくとも１つのトレンチ二重拡散金属酸化膜半導体トランジスタセルは、閉じたセル形状を有することを特徴とする請求項１０記載の二重拡散金属酸化膜半導体トランジスタ構造。
【請求項１８】
上記少なくとも１つのトレンチ二重拡散金属酸化膜半導体トランジスタセルは、開いたセル形状を有することを特徴とする請求項１０記載の二重拡散金属酸化膜半導体トランジスタ構造。
【請求項１９】
当該二重拡散金属酸化膜半導体トランジスタ構造の周縁に沿って設けられ、上記トレンチ二重拡散金属酸化膜半導体トランジスタセルにそれぞれ接続された複数のポリシリコンコンタクトを備える請求項１０記載の二重拡散金属酸化膜半導体トランジスタ構造。
【請求項２０】
上記複数のポリシリコンコンタクトを互いに接続するポリシリコントレンチガードリングを備える請求項１９記載の二重拡散金属酸化膜半導体トランジスタ構造。
【請求項２１】
当該二重拡散金属酸化膜半導体トランジスタ構造の周縁に沿って設けられ、上記トレンチ二重拡散金属酸化膜半導体トランジスタセルにそれぞれ接続された複数のポリシリコンコンタクトを備える請求項１７記載の二重拡散金属酸化膜半導体トランジスタ構造。
【請求項２２】
上記複数のポリシリコンコンタクトを互いに接続するポリシリコントレンチガードリングを備える請求項２１記載の二重拡散金属酸化膜半導体トランジスタ構造。
【請求項２３】
当該二重拡散金属酸化膜半導体トランジスタ構造の周縁に沿って設けられ、上記トレンチ二重拡散金属酸化膜半導体トランジスタセルにそれぞれ接続された複数のポリシリコンコンタクトを備える請求項１８記載の二重拡散金属酸化膜半導体トランジスタ構造。
【請求項２４】
上記複数のポリシリコンコンタクトを互いに接続するポリシリコントレンチガードリングを備える請求項２３記載の二重拡散金属酸化膜半導体トランジスタ構造。
【請求項２５】
上記多角形は、八角形であり、上記角度は、１３５°であることを特徴とする請求項１０記載の二重拡散金属酸化膜半導体トランジスタ構造。
【請求項２６】
上記多角形は、八角形であり、上記角度は、１３５°であることを特徴とする請求項１６記載の二重拡散金属酸化膜半導体トランジスタ構造。
【発明の詳細な説明】
【関連出願】
【０００１】
本発明は、１９９９年９月１４日に米国特許商標庁に出願され、現在放棄されている米国特許出願番号第０９／３９５，８３２号、発明の名称「改良されたトレンチ構造を有するトレンチＤＭＯＳトランジスタ」に関連する。
【技術分野】
【０００２】
本発明は、一般的にはＭＯＳＦＥＴトランジスタに関し、より一般的にはトレンチ構造を有するＤＭＯＳトランジスタに関する。
【背景技術】
【０００３】
二重拡散金属酸化膜半導体（Doubled diffused metal-oxide-semiconductor transistor：以下、ＤＭＯＳという。）トランジスタは、拡散によってトランジスタ領域を形成した金属酸化膜半導体電界効果トランジスタ（Metal On Semiconductor Field Effect Transistor：以下、ＭＯＳＦＥＴという。）の一種である。ＤＭＯＳトランジスタは、代表的には、電源集積回路用途（power integrated circuit applications）における高電圧回路を実現するためのパワートランジスタとして採用されている。ＤＭＯＳトランジスタは、低い順方向電圧降下が要求される場合には、単位面積当たりの電流をより大きくする必要がある。
【０００４】
代表的ディスクリートＤＭＯＳ回路は、並列して製造された２つ以上の個々のＤＭＯＳトランジスタセルを備える。個々のＤＭＯＳトランジスタセルは、共通ドレインコンタクト（基板）を有するが、それらの全てのソースは、互いに金属によって短絡され、それらのゲートは、互いにポリシリコンによって短絡されている。したがって、複数の小さなトランジスタのマトリクスから構成されたディスクリートＤＭＯＳ回路であっても、単一の大きなトランジスタであるように動作する。ディスクリートＤＭＯＳ回路においては、トランジスタマトリクスがゲートによってオンになったとき、単位面積当たりの導電率を最大にすることが好ましい。
【０００５】
特別な種類のＤＭＯＳトランジスタとして、所謂トレンチＤＭＯＳトランジスタがあり、トレンチＤＭＯＳトランジスタでは、チャネルが縦方向に形成され、ゲートは、ソースとドレイン間に延びるトレンチ内に形成されている。トレンチは、内壁が薄い酸化物層で覆われ、ポリシリコンで埋められており、これにより電流の流れが制限されず、固有のオン抵抗値をより小さくすることができる。ＤＭＯＳトランジスタの具体例は、米国特許第５，０７２，２６６号、第５，５４１，４２５号、第５，８６６，９３１号に開示されている。
【０００６】
ＤＭＯＳトランジスタの品質を決定する１つの重要な特性は、ポリシリコンゲートと基板間に生じる漏れ電流である。この漏れ電流は、半導体素子の性能に悪影響を与え、トレンチの内壁を覆うゲート酸化物層の降伏電圧にある程度に依存する。ここで、トレンチの隣接した側壁は、通常尖った角、すなわち９０°の角を形成するので、ポリシリコンと基板間に高い電界が発生する。そして、これらの電界により、ゲート酸化物層の降伏電圧が大幅に低下し、この結果、半導体素子の漏れ電流が大きくなる。
【０００７】
したがって、降伏電圧が高められたゲート酸化物層を備えるトレンチＤＭＯＳトランジスタの実現が望まれている。
【発明の開示】
【課題を解決するための手段】
【０００８】
本発明に係るトレンチ二重拡散金属酸化膜半導体トランジスタセルは、第１の伝導型の基板と、基板に形成された第２の伝導型のボディ領域とを備える。ボディ領域及び基板には、少なくとも１つのトレンチが形成されている。トレンチの内壁は、絶縁層で覆われており、トレンチ内の絶縁層上には、導電性電極が設けられている。トレンチに隣接するボディ領域の一部には、第１の伝導型のソース領域が形成されている。トレンチは、互いに隣接する側壁が９０°以上の角度を形成するよう、基板平面において多角形を画定する側壁を有する。
【０００９】
本発明の他の側面においては、トレンチの側壁によって画定される多角形は、八角形であり、隣接する側壁によって形成される角度は、１３５°である。
【００１０】
本発明の他の側面においては、トレンチは、少なくとも２つの直交した平面において、方形の断面形状を有する。二重拡散金属酸化膜半導体トランジスタセルは、更に、基板のボディ領域とは反対側の面に形成されたドレイン電極を備えていてもよい。
【００１１】
本発明の他の側面においては、絶縁層は、酸化物層であってもよく、導電性電極は、ポリシリコンを含んでいてもよい。
【００１２】
本発明の他の側面においては、導電性電極を構成するポリシリコンは、不純物がドープされていない層と、不純物がドープされた層とを含んでいてもよい。
【００１３】
本発明の他の側面においては、トレンチの側壁の角は、トレンチの幅に略等しい曲率半径を有するように丸めてもよい。
【発明を実施するための最良の形態】
【００１４】
図１〜図３は、従来のトレンチＤＭＯＳ２０の構造を示しており、このトレンチＤＭＯＳ２０の構造においては、個々のトランジスタセル２１は、水平方向の断面において方形の形状を有している。この従来の具体例のトレンチＤＭＯＳ２０の構造は、ｎ＋基板１００と、ｎ＋基板１００上に成長された、不純物が低濃度にドープされたｎエピタキシャル層１０４とを備える。ｎエピタキシャル層１０４内には、逆の伝導性を有するボディ領域１１６が形成されている。ボディ領域１１６の殆どの部分の上に形成されているｎエピタキシャル層１４０は、ソースとして機能する。エピタキシャル層１０４内に形成された方形のトレンチ１２４は、この構造体の上面に開口しており、トランジスタセル２１の外周を画定している。トレンチ１２４の内壁は、ゲート酸化物層１３０で覆われている。トレンチ１２４には、ポリシリコン、すなわち多結晶シリコンが埋め込まれている。半導体基板１００の背面には、ドレイン電極が接続されており、ソース領域１４０とボディ領域１１６には、ソース電極１１８が接続されており、トレンチ１２４に埋め込まれたポリシリコンには、ゲート電極が接続されている。図１に示すように、トレンチ１２４に埋め込まれているポリシリコンは、トレンチＤＭＯＳ２０の構造体の表面上において、連続的に接続されている。更に、トレンチＤＭＯＳ２０の構造体の表面上に延びるポリシリコンコンタクト１２９は、内部配線（interconnect）として機能する。
【００１５】
このように、図１に示すＭＯＳＦＥＴにおいては、ゲートは、縦方向に延びるトレンチ内に形成されている。このような構造は、多くの場合、トレンチ縦型ＤＭＯＳＦＥＴ（trench vertical DMOSFET）と呼ばれる。このように、このトランジスタが「縦型」と呼ばれる理由は、ドレインコンタクトが基板の背面又は下面に形成され、ソースからドレインへのチャネル電流が略垂直に流れるからである。これにより、電流経路が屈折又は屈曲することに起因した、又は構造上寄生電界効果が生じることに起因した抵抗値がより高くなるのを最小化する。更に、この半導体素子の名称に「二重拡散（接頭辞「Ｄ」により表されている）」が含まれている理由は、ソース領域とは逆の伝導型のボディ領域が先に拡散形成され、そのボディ領域の上部のエピタキシャル材料の一部内にソース領域が拡散形成されるためである。この構造では、トレンチの側壁の領域がゲートによる電流制御に用いられ、それに伴って、電流の流れが実質的に垂直となる。上述したように、このトレンチＤＭＯＳトランジスタは、特に、パワースイッチングトランジスタとしての用途に適しており、パワースイッチングトランジスタでは、所定のシリコン領域を横切って流れる電流が最大化される。
【００１６】
なお、トランジスタセル２１が基本的なトランジスタ動作を行うためには、トランジスタセル２１は、必ずしも方形の形状を有している必要はなく、如何なる多角形の形状を有していてもよい。しかしながら、レイアウトの観点からは、正方形の形状と正六角形の形状が最も好ましい。また、トランジスタセル２１は、図に示すような閉じたセル形状に代えて、開いたセル形状又はストライプの形状を有していてもよい。トランジスタセルの様々な幾何学的形状については、上述した特許文献にも開示されている。
【００１７】
上述したように、トレンチ１２４の内壁を覆うゲート酸化物層１３０の完全性（integrity）は、トランジスタセル２１の品質を決定する重要な特性である。ここで、水平面におけるトレンチ１２４の尖った角１３５により、トレンチ１２４に埋め込まれたポリシリコンと基板１００間に高い電界が生じる。この結果、ゲート酸化物層１３０の降伏電圧は、トレンチ１２４の角１３５の付近で大きく低下する。
【００１８】
本発明では、トレンチにおける尖った角を鈍角にすることによってゲート酸化物層１３０の完全性を改善する。図４に示す正方形セルでは、トレンチ側壁の９０度の角を、隣接するセグメントが１３５°の角度を形成する短い直線的なセグメントに置き換えることによって角を鈍角にしている。例えば、セグメント１３７ａは、それぞれセグメント１３７ｅ、１３７ｆと１３５°の角度を形成し、セグメント１３７ｂは、それぞれセグメント１３７ｇ、１３７ｆと１３５°の角度を形成し、セグメント１３７ｃは、それぞれセグメント１３７ｇ、１３７ｈと１３５°の角度を形成し、セグメント１３７ｄは、それぞれセグメント１３７ｈ、１３７ｅと１３５°の角度を形成している。すなわち図４に示すように、基板に対して垂直方向に延びるトレンチ側壁は、隣接した側壁が直角を形成しないように構成されている。したがって、トレンチ側壁は、八角形の形状を構成する。このようにトレンチの角を鈍角にすることにより、角の付近に電界が集中するのを減らし、半導体素子の降伏電圧を高めるという利点がある。本発明の幾つかの実施例では、隣接する側壁により形成される角度が９０°より大きく１３５°より小さくなるように、トレンチ側壁の数を増加させることもできる。
【００１９】
図５は、トランジスタの周縁部の周囲に、図１に示すポリシリコンコンタクト１２９を相互に接続する新たなポリシリコントレンチ１４０を設けた本発明の他の実施例を示している。この新たなポリシリコントレンチ１４０は、このポリシリコントレンチ１４０を設けなければ、ポリシリコンコンタクト１２９の尖った角において生じてしまう電界の集中を、効果的に弱めるガードリング（guard ring）として機能する。ポリシリコントレンチ１４０の角は、図４と同様の方法によってトレンチを八角形に構成することにより、鈍角にされている。
【００２０】
上述したように、トランジスタセル２１は、図１〜５に示すような閉じたセル形状に代えて、開いたセル形状又はストライプの形状を有していてもよい。図７は、トレンチ２２４の尖った角を本発明に基づいて鈍角にした、開いたセル形状のトレンチＤＭＯＳ構造の平面図である。図８は、図５に示すようなトレンチガードリングを含む、開いたセル形状の構造を示している。
【００２１】
図４〜図５に示す本発明に基づくＤＭＯＳ半導体素子は、通常の如何なる製造技術を用いて製造してもよい。ここでは、例示的な技術として、本願と同日に出願された同時に継続中の特許出願、発明の名称「パンチスルーが低減されたトレンチＤＭＯＳトランジスタ（Trench DMOS Transistor Having Reduced Punch-Through）」にも開示されている技術を説明する。なお、以下に説明する工程は、例示的なものであり、本発明に基づく半導体素子の製造は、これに限定されるものではない。
【００２２】
図６（ａ）〜図６（ｆ）は、図４に示すＤＭＯＳを製造するための具体的な一連の工程を説明する図である。図６（ａ）に示すように、従来と同様のｎ＋基板１００上にｎエピタキシャル層１０４を成長させる。エピタキシャル層１０４の厚さは、３０Ｖ半導体素子の場合、代表的には５．５μｍである。次に、打込み及び拡散工程によって、ｐボディ領域１１６を形成する。ｐ型不純物の打込みは、基板全体に亘って均一に行うので、マスクは不要である。ｐボディ領域１１６は、４０〜６０ｋｅＶで、イオン注入量を約５．５×１０１３イオン／ｃｍ２として、ホウ素を打ち込む。
【００２３】
次に、図６（ｂ）に示すように、エピタキシャル層１０４の表面を酸化物層で覆い、マスク層を形成した後、このマスク層を従来と同様に露光及びパターン化して、マスク部分１２０を残す。マスク部分１２０は、トレンチ１２４の位置を画定するために用いられる。パターン化されたマスク部分１２０は、図４に示すような鈍角のトレンチ側壁を画定する。マスク開口部を介して反応性イオンエッチングによって、トレンチ１２４をドライエッチングする。トレンチ１２４の深さは、代表的には１．５〜２．５μｍである。
【００２４】
図６（ｃ）に示すように、エッチングされたトレンチ１２４の側壁を平坦化する。まず、例えば、ドライ化学エッチング（dry chemical etch）により、トレンチ１２４の側壁から酸化物の薄膜（代表的には、５００〜１０００Å）を取り除き、これにより、反応イオンエッチングによるダメージを除去する。次に、トレンチ１２４及びマスク部分１２０上に犠牲酸化シリコン層１５０を成長する。緩衝酸化物エッチング（buffered oxide etch）又はＨＦエッチングにより、犠牲酸化シリコン層１５０及びマスク部分１２０を除去し、トレンチの側壁を可能な限り平坦にする。
【００２５】
図６（ｄ）に示すように、構造体全体にゲート酸化物層１３０を堆積させ、このゲート酸化物層１３０により、トレンチ１２４の内壁及びｐボディ領域１１６を覆う。ゲート酸化物層１３０の厚みは、代表的には５００〜８００Åに形成する。次に、トレンチ１２４にポリシリコン１５２、すなわち多結晶シリコンを埋め込む。ここで、ポリシリコンを埋め込む前に、ポリシリコンには、代表的には、塩化燐をドープし、又はポリシリコンにヒ素又は燐を打ち込み、これによりポリシリコンの抵抗率を代表的には２０Ω／ｍ以下の範囲に低減する。幾つかの実施例においては、ポリシリコンを２回の工程に分けて堆積させてもよい。すなわち、第１の工程において、不純物がドープされていないポリシリコンをトレンチの内壁に堆積させる。次の工程において、この不純物がドープされていないポリシリコン層上に、不純物がドープされたポリシリコンを堆積させる。ここで、代表的には、不純物がドープされたポリシリコンの厚みは、不純物がドープされていないポリシリコンの厚みより厚くするとよい。例えば、ポリシリコン層全体の厚みを８０００Åとし、不純物がドープされたポリシリコンの厚みと、不純物がドープされていないポリシリコンの厚みの比を７：１としてもよい。不純物がドープされていないポリシリコン層は、ゲート酸化物層１３０を介してｐボディ領域１１６に不純物が侵入するのを防止する緩衝層として用いられ、更にパンチスルーを低減する効果を有している。
【００２６】
図６（ｅ）に示すように、ポリシリコン１５２をエッチングしてこの厚みを最適化し、ｐボディ領域１１６の表面に亘って形成されているゲート酸化物層１３０の一部を露出させる。次に、フォトレジストマスキング工程により、パターンを有するマスク層１６０を形成する。パターンを有するマスク層１６０は、ソース領域１４０を画定する。そして、打込み工程及び拡散工程によってソース領域１４０を形成する。例えば、ソース領域１４０には、８０ｋｅＶで、イオン注入量を代表的には８×１０１５〜１．２×１０１６イオン／ｃｍ２として、ヒ素を打ち込む。打込みの後、ヒ素を、約０．５μｍの深さに拡散する。そして、周知の方法によってマスク層１６０を取り除くことにより、図６（ｆ）に示す構造体が完成する。
【００２７】
トレンチＤＭＯＳトランジスタは、この構造体上に、通常の方法によってＢＰＳＧ層を形成し、パターン化してソース及びゲート電極が接続されるＢＰＳＧ領域を画定することにより、完成する。また、基板の底面には、ドレインコンタクト層を形成する。最後に、パッドマスクを用いて、パッドコンタクトを画定する。
【００２８】
以上、様々な実施例を詳細に図示し、説明したが、上述の説明から、本発明に基づくこれらの実施例を修正及び変更することができ、このような修正及び変更は、請求の範囲に基づく本発明の主旨及び範囲から逸脱するものではない。特定の一実施例においては、本発明に基づく方法を用いて、各半導体領域の伝導性が上述の実施例とは逆のトレンチＤＭＯＳを製造することもできる。
【図面の簡単な説明】
【００２９】
【図１】従来のＤＭＯＳトランジスタの平面図である。
【図２】図１に示す従来のトランジスタの個々のセルを拡大して示す平面図である。
【図３】図１〜図２に示すＤＭＯＳトランジスタのＡ−Ａ’線に沿った断面図である。
【図４】本発明に基づいて構成されたＤＭＯＳトランジスタセルの平面図である。
【図５】図４に示すＤＭＯＳトランジスタの変形例を示す図である。
【図６ａ】図４及び図５に示すＤＭＯＳトランジスタの製造工程を説明する図である。
【図６ｂ】図４及び図５に示すＤＭＯＳトランジスタの製造工程を説明する図である。
【図６ｃ】図４及び図５に示すＤＭＯＳトランジスタの製造工程を説明する図である。
【図６ｄ】図４及び図５に示すＤＭＯＳトランジスタの製造工程を説明する図である。
【図６ｅ】図４及び図５に示すＤＭＯＳトランジスタの製造工程を説明する図である。
【図６ｆ】図４及び図５に示すＤＭＯＳトランジスタの製造工程を説明する図である。
【図７】本発明に基づいて構成された、開いたセル形状を有するトレンチＤＭＯＳ構造の平面図である。
【図８】本発明に基づいて構成された、開いたセル形状を有するトレンチＤＭＯＳ構造の変形例の平面図である。
【図１】
2005520343.tif 000003
【図２】
2005520343.tif 000004
【図３】
2005520343.tif 000005
【図４】
2005520343.tif 000006
【図５】
2005520343.tif 000007
【図６ａ】
2005520343.tif 000008
【図６ｂ】
2005520343.tif 000009
【図６ｃ】
2005520343.tif 000010
【図６ｄ】
2005520343.tif 000011
【図６ｅ】
2005520343.tif 000012
【図６ｆ】
2005520343.tif 000013
【図７】
2005520343.tif 000014
【図８】
2005520343.tif 000015
【国際調査報告】
2005520343.tif 000016