(57)【要約】パワー制御回路（１５０）には、パワーデバイス（４２）のオペレーションについての情報をセンスするセンシング回路（４６）が含まれる。センシング回路は、ゲートデバイス（６０）を介してパワーデバイスからセンス入力信号を受信した。パワー制御回路には、センス入力信号がゲートデバイスから受信したスプリアス情報が含まれるのを防止するアクティブインピーダンス回路（１６０）も含まれる。アクティブインピーダンス回路は、ダイオードがターンオフのときに負スパイクがセンシング回路に到達するのを防止する。アクティブインピーダンス回路は、電源とセンシングノードの間に接続されるトランジスタとすることができる。アクティブインピーダンスデバイスは、パワーデバイス間の電圧が基準電圧を超えたときに、切り換わって、パワーデバイスがターンオフであることを通知する。センシング回路とアクティブインピーダンス回路は、集積回路上にインプリメントすることができる。
2005505179.tif 000002
【特許請求の範囲】
【請求項１】
パワーデバイスに供給されるパワーを制御するパワー制御回路であって、
センス入力信号に応答してセンスリザルト信号を供給するセンシング回路であって、前記センス入力信号は、前記センシング回路と前記パワーデバイスの間に接続されるゲートデバイスを介して受信される情報を含み、前記センスリザルト信号は、前記センス入力信号から取り出した情報であって前記パワーデバイスのオペレーションについての情報を含むセンシング回路と、
前記センス入力信号に前記ゲートデバイスからのスプリアス情報が含まれるのを防止する補正回路と
を備えたことを特徴とするパワー制御回路。
【請求項２】
請求項１において、前記ゲートデバイスは、スプリアス負スパイクを供給し、前記補正回路は、負スパイクが前記センス入力信号に含まれるのを防止することを特徴とするパワー制御回路。
【請求項３】
請求項２において、前記ゲートデバイスは、ダイオードであり、前記パワーデバイスは、ＦＥＴ（field effect diode）であり、前記ダイオードは、前記ＦＥＴがオンのときターンオンされ、前記ＦＥＴがオフのときターンオフされ、前記補正回路は、前記ＦＥＴがオンのときを除いて、前記センス入力信号に負スパイクが含まれるのを防止することを特徴とするパワー制御回路。
【請求項４】
請求項１において、前記センシング回路は、第１入力端子と第２入力端子の信号を比較し、出力端子からセンスリザルト信号を供給するコンパレータであって、前記第１入力端子は、前記センス入力信号を受信し、前記第２入力端子は、基準信号を受信するコンパレータを含み、
前記補正回路は、前記コンパレータの出力端子からの前記センスリザルト信号を受信し、前記センスリザルト信号は、前記センス入力信号が前記基準信号より大きいことを示すとき、前記センス入力信号に負スパイクが含まれるのを防止する
ことを特徴とするパワー制御回路。
【請求項５】
請求項４において、前記センシング回路と前記補正回路とを含む集積回路をさらに備え、
前記集積回路は、
前記ゲートデバイスを介して前記パワーデバイスに接続するためのセンシングノードと、
前記基準信号を前記コンパレータの第２入力端子に供給するように接続した電圧源と、供給電圧と前記センシングノードとの間に設けた第１抵抗と、前記センシングノードと前記コンパレータの第１入力端子との間に設けた第２抵抗と、前記コンパレータの第１入力端子とグランドとの間に設けた第３抵抗とを含み、前記電圧源と、前記第１抵抗、第２抵抗、及び第３抵抗とは、仮に前記ゲートデバイスがターンオンされたとき、前記センス入力信号が前記基準信号未満に降下するような値を有し、前記補正回路は、前記第１抵抗と並列に接続したスイッチャブルなインピーダンスを含み、前記スイッチャブルなインピーダンスは、前記センス入力信号が前記基準信号を超えたことを前記センスリザルト信号が示しているときにのみ、ターンオンされる
ことを特徴とするパワー制御回路。
【請求項６】
請求項１において、前記センシング回路と前記補正回路とを含む集積回路をさらに含み、
前記集積回路は、前記ゲートデバイスを介して前記パワーデバイスに接続するためのセンシングノードをさらに含み、
前記補正回路は、電源と前記センシングノードの間に設けたスイッチャブルなインピーダンスと、前記パワーデバイスがオンかオフかを示すデバイス状態信号に応答して、前記インピーダンスをスイッチオンおよびスイッチオフするスイッチング回路とを含み、
前記スイッチャブルなインピーダンスは、前記パワーデバイスがオンであることを前記デバイス状態信号が示すときを除いて、ターンオンされる
ことを特徴とするパワー制御回路。
【請求項７】
請求項６において、前記補正回路は、第１および第２入力端子で受信した信号を比較し、その出力から前記デバイス状態信号を供給するコンパレータをさらに含み、前記第１入力端子は、前記センシングノードの電圧を受信し、前記第２入力端子は、基準電圧を受信し、前記コンパレータの出力端子は、前記センシングノードの電圧が前記基準電圧を超えたことを前記デバイス状態信号が示しているときにのみ、前記スイッチャブルなインピーダンスをターンオンするように接続したことを特徴とするパワー制御回路。
【請求項８】
請求項６において、前記センシング回路は、前記スイッチング回路に前記デバイス状態信号を供給することを特徴とするパワー制御回路。
【請求項９】
パワーデバイスに供給されるパワーを制御するパワー制御集積回路であって、
ゲートデバイスを介して前記パワーデバイスに接続するためのセンシングノードと、
センス入力信号に応答してセンスリザルト信号を供給するセンシング回路であって、前記センス入力信号は、前記ゲートデバイスを介して前記センシングノードで受信された情報を含み、前記センスリザルト信号は、前記パワーデバイスのオペレーションについての前記センス入力信号から取り出された情報を含むセンシング回路と、
前記センス入力信号に、前記ゲートデバイスからのスプリアス情報であって前記センシングノードで受信されたスプリアス情報が含まれるのを防止する補正回路と
を備えたことを特徴とするパワー制御集積回路。
【請求項１０】
請求項９において、前記センシングノードは、非飽和／電圧フィードバックピンであり、前記ゲートデバイスは、前記センシングノードにスプリアスな負スパイクを供給し、前記補正回路は、前記センス入力信号に負スパイクが含まれるのを防止するように前記センシングノードに接続されることを特徴とするパワー制御集積回路。
【請求項１１】
請求項１０において、前記ゲートデバイスはダイオードであり、前記パワーデバイスはＦＥＴであり、前記ダイオードは、前記ＦＥＴがオンのときターンオンされ、前記ＦＥＴがオフのときターンオフされ、前記補正回路は、前記ＦＥＴがオンであるときを除いて、前記センス入力信号に負スパイクが含まれるのを防止することを特徴とするパワー制御集積回路。
【請求項１２】
請求項９において、前記センシング回路は、第１および第２入力端子で受信した信号を比較し、前記センスリザルト信号を出力端子から供給するコンパレータを含み、前記第１入力端子は、前記センス入力信号を受信し、前記第２入力端子は、基準信号を受信し、前記補正回路は、前記コンパレータの出力端子からの前記センスリザルト信号を受信し、前記センス入力信号が基準信号を超えたことを前記センスリザルト信号が示しているときにのみ、前記センス入力信号に負スパイクが含まれるのを防止することを特徴とするパワー制御集積回路。
【請求項１３】
請求項１２において、前記コンパレータの第２入力端子に前記基準信号を供給するように接続した電圧源と、供給電圧と前記センシングノードの間に設けた第１抵抗と、前記センシングノードと前記コンパレータの第１入力端子との間に設けた第２抵抗と、前記コンパレータの第１入力端子とグランドとの間に設けた第３抵抗とをさらに含み、キャパシタと、第１抵抗、第２抵抗、及び第３抵抗とは、仮に前記ゲートデバイスがターンオンした場合に、前記センス入力信号が前記基準信号未満に降下するような値を有し、前記補正回路は、前記第１抵抗と並列にスイッチャブルなインピーダンスパスを含み、前記スイッチャブルなインピーダンスパスは、前記センス入力信号が前記基準信号を超えたことを前記センスリザルト信号が示しているときにのみ、ターンオンされることを特徴とするパワー制御集積回路。
【請求項１４】
請求項９において、前記補正回路は、電源と前記センシングノードとの間に設けたスイッチャブルなインピーダンスと、前記パワーデバイスがオンかオフかを示すデバイス状態信号に応答して前記インピーダンスをスイッチオンおよびスイッチオフするスイッチング回路を含み、前記スイッチャブルなインピーダンスは、前記パワーデバイスがオンであることを前記デバイス状態信号が示すときを除いて、ターンオンされることを特徴とするパワー制御集積回路。
【請求項１５】
請求項１４において、前記補正回路は、第１および第２入力端子で受信した信号を比較し、前記デバイス状態信号をその出力から供給するコンパレータをさらに含み、前記第１入力端子は、前記センシングノードの電圧を受信し、前記第２入力端子は、基準電圧を受信し、前記リザルト信号は、前記センシングノード電圧が前記基準電圧を超えたことを前記デバイス状態信号が示しているときにのみ、前記スイッチャブルなインピーダンスがターンオンされるように接続されることを特徴とするパワー制御集積回路。
【請求項１６】
請求項１４において、前記センシング回路は、前記スイッチング回路に前記デバイス状態信号を供給することを特徴とするパワー制御集積回路。
【請求項１７】
ハーフブリッジ接続したハイサイドおよびローサイドのパワーデバイスに供給されるパワーを制御するパワー制御集積回路であって、
前記ハイサイドのパワーデバイスを制御するハイサイドの回路と、前記ローサイドのパワーデバイスを制御するローサイドの回路とを含み、
前記ハイサイドの回路は、
第１ゲートデバイスを介して前記ハイサイドのパワーデバイスに接続するための第１センシングノードと、
第１センス入力信号に応答して第１センスリザルト信号を供給する第１センシング回路であって、前記第１センス入力信号は、前記第１ゲートデバイスを介して前記第１センシングノードで受信された情報を含み、前記第１センスリザルト信号は、前記第１パワーデバイスのオペレーションについての前記第１センス入力信号から取り出された情報を含む第１センシング回路と、
前記第１センス入力信号に前記第１ゲートデバイスから前記第１センシングノードで受信されたスプリアス情報が含まれるのを防止する第１補正回路と
を含み、
前記ローサイドの回路は、
第２ゲートデバイスを介して前記ローサイドのパワーデバイスに接続するための第２センシングノードと、
第２センス入力信号に応答して第２センスリザルト信号を供給する第２センシング回路であって、前記第２センス入力信号は、前記第２ゲートデバイスを介して前記第２センシングノードで受信された情報を含み、前記第２センスリザルト信号は、前記第２パワーデバイスのオペレーションについての前記第２センス入力信号から取り出された情報を含む第２センシング回路と、
前記第２センス入力信号に前記第２ゲートデバイスから前記第２センシングノードで受信されたスプリアス情報が含まれるのを防止する第２補正回路と
を備えたことを特徴とするパワー制御集積回路。
【請求項１８】
ドライブ回路によってパワーデバイスに供給されるパワーを制御するパワー制御集積回路であって、
センス入力信号に応答して前記ドライブ回路を制御するためのセンスリザルト信号を供給するセンシング回路であって、前記センス入力信号は、前記センシング回路と前記パワーデバイスとの間に接続したゲートデバイスを介して受信された情報を含み、前記センスリザルト信号は、前記センス入力信号から取り出された情報であって前記パワーデバイスのオペレーションについての情報を含むセンシング回路と、
前記センス入力信号に前記ゲートデバイスから受信されたスプリアス情報が含まれるのを防止する補正回路と
を備えたことを特徴とするパワー制御集積回路。
【請求項１９】
請求項１８において、ドライブ回路をさらに含み、前記ドライブ回路は、入力電圧を受信し、また前記パワーデバイスに前記パワーを供給するための駆動信号を生成することを特徴とするパワー制御集積回路。
【請求項２０】
請求項１８において、前記ゲートデバイスは、スプリアス負スパイクを供給し、前記補正回路は、前記センス入力信号に負スパイクが含まれるのを防止することを特徴とするパワー制御集積回路。
【請求項２１】
請求項２０において、前記ゲートデバイスはダイオードであり、前記パワーデバイスはＦＥＴであり、前記ダイオードは、前記ＦＥＴがオンのときターンオンされ、前記ＦＥＴがオフのときターンオフされ、前記補正回路は、前記ＦＥＴがオンのときを除いて、前記センス入力信号に負スパイクが含まれるのを防止することを特徴とするパワー制御集積回路。
【請求項２２】
請求項１８において、前記センシング回路は、第１入力端子および第２入力端子で受信した信号を比較し、前記センスリザルト信号を出力端子から供給するコンパレータを含み、前記第１入力端子は、前記センス入力信号を受信し、前記第２入力端子は、基準信号を受信し、前記補正回路は、前記コンパレータの出力端子から前記センスリザルト信号を受信し、前記センス入力信号が前記基準信号を超えたことを前記センスリザルト信号が示しているとき、前記センス入力信号に負スパイクが含まれるのを防止することを特徴とするパワー制御集積回路。
【請求項２３】
請求項２２において、前記センシング回路と前記補正回路とを含む集積回路をさらに含み、
前記集積回路は、
前記ゲートデバイスを介して前記パワーデバイスに接続するためのセンシングノードと、
前記コンパレータの第２入力端子に前記基準信号を供給するように接続した電圧源と、供給電圧と前記センシングノードとの間に設けた第１抵抗と、前記センシングノードと前記コンパレータの第１入力端子との間に設けた第２抵抗と、前記コンパレータの第１入力端子とグランドとの間に設けた第３抵抗とを含み、前記電圧源と、第１抵抗、第２抵抗、及び第３抵抗とは、仮に前記ゲートデバイスがオンになった場合、前記センス入力信号が前記基準信号未満となるような値を有し、前記補正回路は、前記第１抵抗と並列に接続したスイッチャブルなインピーダンスを含み、前記スイッチャブルなインピーダンスは、前記センス入力信号が前記基準信号を超えたことを前記センスリザルト信号が示しているときにのみ、ターンオンされることを特徴とするパワー制御集積回路。
【請求項２４】
請求項１８において、前記センシング回路と前記補正回路とを含む集積回路をさらに含み、該集積回路は、前記ゲートデバイスを介して前記パワーデバイスに接続するためのセンシングノードをさらに含み、前記補正回路は、電源と前記センシングノードとの間に設けたスイッチャブルなインピーダンスと、前記パワーデバイスがオンかオフかを示すデバイス状態信号に応答して前記インピーダンスをスイッチオンおよびスイッチオフするスイッチング回路を含み、前記スイッチャブルなインピーダンスは、前記パワーデバイスがオンであることを前記デバイス状態信号が示すときを除いて、ターンオンされることを特徴とするパワー制御集積回路。
【請求項２５】
請求項２４において、前記補正回路は、第１入力端子および第２入力端子で受信した信号を比較し、前記デバイス状態信号をその出力端子から供給するコンパレータをさらに含み、前記第１入力端子は、前記センシングノードの電圧を受信し、前記第２入力端子は、基準電圧を受信し、前記コンパレータの出力端子は、前記センシングノード電圧が前記基準電圧を超えたことを前記デバイス状態信号が示しているときにのみ、前記スイッチャブルなインピーダンスをターンオンするように、接続される
ことを特徴とするパワー制御集積回路。
【請求項２６】
請求項２４において、前記センシング回路は、前記スイッチング回路に前記デバイス状態信号を供給することを特徴とするパワー制御集積回路。
【請求項２７】
ドライブ回路によってパワーデバイスに供給されるパワーを制御するパワー制御集積回路であって、
ゲートデバイスを介して前記パワーデバイスに接続するためのセンシングノードと、
センス入力信号に応答して前記ドライブ回路を制御するセンスリザルト信号を供給するセンシング回路であって、前記センス入力信号は、前記ゲートデバイスを介して前記センシングノードで受信された情報を含み、前記センスリザルト信号は、前記パワーデバイスのオペレーションについての前記センス入力信号から取り出された情報を含むセンシング回路と、
前記センス入力信号に、前記ゲートデバイスからのスプリアス情報であって前記センシングノードで受信されたスプリアス情報が含まれるのを防止する補正回路と
を備えたことを特徴とするパワー制御集積回路。
【請求項２８】
請求項２７において、ドライブ回路をさらに備え、前記ドライブ回路は、入力電圧を受信し、また前記パワーデバイスに前記パワーを供給するための駆動信号を生成することを特徴とするパワー制御集積回路。
【請求項２９】
請求項２７において、前記ゲートデバイスは、スプリアス負スパイクを供給し、前記補正回路は、前記センス入力信号に負スパイクが含まれるのを防止することを特徴とするパワー制御集積回路。
【請求項３０】
請求項２７において、前記センシングノードは、非飽和／電圧フィードバックピンであり、前記ゲートデバイスは、前記センシングノードにスプリアス負スパイクを供給し、前記補正回路は、前記センス入力信号に負スパイクが含まれるのを防止するように前記センシングノードに接続されることを特徴とするパワー制御集積回路。
【請求項３１】
請求項３０において、前記ゲートデバイスはダイオードであり、前記パワーデバイスはＦＥＴであり、前記ダイオードは、前記ＦＥＴがオンのときターンオンされ、前記ＦＥＴがオフのときターンオフされ、前記補正回路は、前記ＦＥＴがオンのときを除いて、前記センス入力信号に負スパイクが含まれるのを防止することを特徴とするパワー制御集積回路。
【請求項３２】
請求項２７において、前記センシング回路は、第１入力端子および第２入力端子で受信した信号を比較し、前記センスリザルト信号を出力から供給するコンパレータを含み、前記第１入力端子は、前記センス入力信号を受信し、前記第２入力端子は、基準信号を受信し、前記補正回路は、前記コンパレータの出力から前記センスリザルト信号を受信し、前記センス入力信号が基準信号を超えたことを前記センスリザルト信号が示しているときにのみ、前記センス入力信号に負スパイクが含まれるのを防止することを特徴とするパワー制御集積回路。
【請求項３３】
請求項３２において、前記コンパレータの第２入力端子に前記基準信号を供給するように接続した電圧源と、供給電圧と前記センシングノードとの間に設けた第１抵抗と、前記センシングノードと前記コンパレータの第１入力端子との間に設けた第２抵抗と、前記コンパレータの第１入力端子とグランドとの間に設けた第３抵抗とをさらに含み、キャパシタと、第１抵抗、第２抵抗、及び第３抵抗とは、仮に前記ゲートデバイスがオンになった場合、前記センス入力信号が前記基準信号未満になるような値を有し、前記補正回路は、前記第１抵抗と並列に接続したスイッチャブルなインピーダンスパスを含み、前記スイッチャブルなインピーダンスパスは、前記センス入力信号が前記基準信号を超えたことを前記センスリザルト信号が示しているときにのみ、ターンオンされることを特徴とするパワー制御集積回路。
【請求項３４】
請求項２７において、前記補正回路は、電源と前記センシングノードとの間に設けたスイッチャブルなインピーダンスと、前記パワーデバイスがオンかオフかを示すデバイス状態信号に応答して前記インピーダンスをスイッチオンおよびスイッチオフするスイッチング回路を含み、前記スイッチャブルなインピーダンスは、前記パワーデバイスがオンであることを前記デバイス状態信号が示すときを除いて、ターンオンされることを特徴とするパワー制御集積回路。
【請求項３５】
請求項３４において、前記補正回路は、第１入力端子および第２入力端子で受信した信号を比較し、前記デバイス状態信号をその出力から供給するコンパレータをさらに含み、前記第１入力端子は、前記センシングノードの電圧を受信し、前記第２入力端子は、基準電圧を受信し、前記リザルト信号は、前記センシングノード電圧が前記基準電圧を超えたことを前記デバイス状態信号が示しているときにのみ、前記スイッチャブルなインピーダンスをターンオンするために、接続されることを特徴とするパワー制御集積回路。
【請求項３６】
請求項３４において、前記センシング回路は、前記スイッチング回路に前記デバイス状態信号を供給することを特徴とするパワー制御集積回路。
【請求項３７】
ハーフブリッジ接続したハイサイドおよびローサイドのパワーデバイスにそれぞれハイサイドおよびローサイドのドライブ回路によって供給されるパワーを制御するパワー制御集積回路であって、
前記ハイサイドのパワーデバイスを制御するハイサイドの回路と、前記ローサイドのパワーデバイスを制御するローサイドの回路とを含み、
前記ハイサイドの回路は、
第１ゲートデバイスを介して前記ハイサイドのパワーデバイスに接続するための第１センシングノードと、
第１センス入力信号に応答して前記ハイサイドのドライブ回路を制御する第１センスリザルト信号を供給する第１センシング回路であって、前記第１センス入力信号は、前記第１ゲートデバイスを介して前記第１センシングノードで受信された情報を含み、前記第１センスリザルト信号は、前記第１センス入力信号から取り出された情報であって前記第１パワーデバイスのオペレーションについての情報を含む第１センシング回路と、
前記第１センス入力信号に前記第１ゲートデバイスから前記第１センシングノードで受信されたスプリアス情報が含まれるのを防止する第１補正回路と
を備え、
前記ローサイドの回路は、
第２ゲートデバイスを介して前記ローサイドのパワーデバイスに接続するための第２センシングノードと、
第２センス入力信号に応答して前記ローサイドのドライブ回路を制御する第２センスリザルト信号を供給する第２センシング回路であって、前記第２センス入力信号は、前記第２ゲートデバイスを介して前記第２センシングノードで受信された情報を含み、前記第２センスリザルト信号は、前記第２センス入力信号から取り出された情報であって前記第２パワーデバイスのオペレーションについての情報を含む第２センシング回路と、
前記第２センス入力信号に前記第２ゲートデバイスから前記第２センシングノードで受信されたスプリアス情報が含まれるのを防止する第２補正回路と
を備えたことを特徴とするパワー制御集積回路。
【請求項３８】
請求項３７において、前記ハイサイドの回路は、ハイサイドのドライブ回路をさらに備え、前記ハイサイドのドライブ回路は、入力電圧を受信し、また前記ハイサイドのパワーデバイスに前記パワーを供給するための駆動信号を生成し、
前記ローサイドの回路は、ローサイドのドライブ回路をさらに備え、前記ローサイドのドライブ回路は、入力電圧を受信し、また前記ローサイドのパワーデバイスに前記パワーを供給するための駆動信号を生成する
ことを特徴とするパワー制御集積回路。
【請求項３９】
請求項３７において、前記ゲートデバイスは、スプリアス負スパイクを供給し、前記補正回路は、前記センス入力信号に負スパイクが含まれるのを防止することを特徴とするパワー制御集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーデバイスについての情報をセンスするセンシング回路と、スプリアス(spurious）情報のセンスを防止するアクティブインピーダンス回路とを備えるパワー制御回路に関する。具体的には、本発明は、高電圧サージその他の原因によるスプリアス測定を排除するため、ノイズ耐性を有するパワー制御回路でインプリメントすることができる。
【背景技術】
【０００２】
モータなどの電気装置をドライブする回路には、典型的に、パワーＦＥＴ（field effect transistor）などのパワーデバイスが含まれ、これらパワーＦＥＴにはパワーが供給される。これらパワーＦＥＴは、例えば、ＩＧＢＴ（insulated gate bipolar transistor）とすることができる。
【０００３】
図１の回路１０は、例えば慣用のモータコントローラ回路であって、ダイオード１６および１８が１２００Ｖを供給するＤＣバスと共通グランドの間に接続され、ハーフブリッジが構成され、このダイオード１６および１８に、ローサイドのパワーＦＥＴ１２と、ハイサイドのパワーＦＥＴ１４とが接続されている。回路１０には、ＩＣ（integrated circuit）２０が含まれているが、このＩＣ２０はこのようなアプリケーションにおいて代表的なパワーＩＣである。このＩＣ２０には、ローサイドにおいては、ドライバ２２と、コンパレータ２４と、バッファ２６とが含まれ、ハイサイドにおいては、ドライバ３０と、コンパレータ３２と、バッファ３４とが含まれている。
【０００４】
ＩＣ２０は、パワーＦＥＴ１２および１４を制御するための出力ピンと、ＦＥＴ１２および１４のオペレーションについての情報を受信するための入力ピンとを有する。
【０００５】
回路１０内においては、出力ピンＬＯおよびＨＯは、それぞれＦＥＴ１２および１４用のゲート制御ピンとしてサーブする。上記ハーフブリッジの中央ノードは、ＩＣ２０のピンＶＳに接続され、出力デバイスに、すなわち本例にあってはモータに、電圧を供給する。
【０００６】
ローサイドの非飽和／電圧フィードバック（ＤＳＬ／ＶＦＬ）入力ピンは、ＦＥＴ１２のオペレーションについての情報を受信するためサーブしており、ハイサイドの非飽和／電圧フィードバック（ＤＳＨ／ＶＦＨ）入力ピンは、ＦＥＴ１４のオペレーションについての情報を受信するためにサーブしている。ＤＳＬ／ＶＦＬピンと、ＤＳＨ／ＶＦＨピンとは、パワーＦＥＴのショート状態を通知する非飽和入力（desat input）を供給し、回路１０は、この非飽和入力に応答して、ソフトシャットダウンモードに切り換わる。ＤＳＬ／ＶＦＬピンと、ＤＳＨ／ＶＦＨピンとは、パワーＦＥＴにかかる電圧を示す電圧フィードバック入力を供給し、回路１０用のマイクロプロセッサコントローラは、この電圧フィードバック入力に応答して、パワー出力を管理し、システム効率を向上させることができる。ＤＳＬ／ＶＦＬピンと、ＤＳＨ／ＶＦＨピンは、ＦＥＴ１２および１４などのパワーデバイスに接続するためのセンシングノード（sensing  node）の例である。
【０００７】
ＩＣ２０の非飽和／電圧フィードバック入力によって検出された情報は、図２の回路４０から理解することができる。この回路４０の各コンポーネントは、ピンラベルが示唆するように、回路１０のローサイドのコンポーネントか、ハイサイドのコンポーネントのいずれかを表している。図２において、ＩＣ２０上のコンポーネントは左側に、ＩＣ２０がマウントされたボード上のコンポーネントは右側に、示してある。
【０００８】
回路４０においては、パワーＦＥＴ４２は、例えば、ＦＥＴ１２とＦＥＴ１４のいずれかを表し、そのゲートはＬＯピンとＨＯピンのいずれかに接続され、そのピンは、ＩＣ２０上のドライバ２２とドライバ３０のいずれかを表すドライバ４４からゲート制御電圧を受け取る。同様に、コンパレータ４６は、コンパレータ２４またはコンパレータ３２のいずれかを表し、バッファ４８は、バッファ２６またはバッファ３４のいずれかを表す。コンパレータ４６は、センシング回路の一部としてサーブしていて、ＤＳ／ＶＦピンを介して受信した情報を含むセンス入力信号に応答して、センスリザルト信号を供給する。コンパレータ４６の出力からのセンスリザルト信号には、ＦＥＴ４２のオペレーションについてのセンス入力信号から取り出された情報が含まれる。
【０００９】
このＤＳ／ＶＦピンは、電源、すなわちＶｃｃまたは出力ピンＶＢのいずれかに、回路１０において抵抗５２または抵抗５４のいずれかで表す抵抗５０を介して、接続されている。抵抗５０は、例えば１００ｋΩとすることができ、電流を低減できるだけの高いインピーダンスを提供する。
【００１０】
ピンＤＳ／ＶＦは、回路１０においてダイオード６２またはダイオード６４のいずれかを表すダイオード６０を介して、ＦＥＴ４２間の電圧をドレインするため、電源をセンスしている。通常の状態においては、ダイオード６０には順方向バイアスがかかっており、ＦＥＴ４２がオンのとき、ダイオード６０もターンオンしている。ついで、ＦＥＴ４２がターンオフすると、ダイオード６０には逆方向バイアスがかかり、ダイオード６０もターンオフする。ついで、ＦＥＴ４２が再びターンオンすると、ダイオード６０には再び順方向バイアスがかかり、ダイオード６０もターンオンする。
【００１１】
このダイオード６０の１つの機能によれば、ＦＥＴ４２がゲートオンされたとしても、ＦＥＴ４２間の電圧が高いショート状態を検出することができる。ＦＥＴ４２がオンになって、ショート状態が発生したとき、そのゲート信号により、ＦＥＴ４２をターンオフして、ＦＥＴ４２がダメージを受けるのを防止しなければならない。このショート状態になると、ノード６６の電圧が上昇し、ダイオード６０に逆方向バイアスがかかり、ダイオード６０がターンオフして、ショート状態が検出されたことを示す。その結果、電流は、ＶｃｃまたはＶＢから、抵抗５０、７０、７２を介して、グランドに至るパスを通って、流れ始める。抵抗７０、７２は、説明上、それぞれ、２００ｋΩ、５００ｋΩとする。ＤＳ／ＶＦピンの電圧が上昇し、コンパレータ４６の「＋」入力端子の電圧も、「−」入力端子の電圧に比べて、上昇する。その結果、コンパレータ４６の出力がハイになって、ショート状態を示し、ドライバ４４をターンオフし、ドライバ４４の出力がＦＥＴ４２にゲートに供給され、ＦＥＴ４２がターンオフされる。
【００１２】
図１および図２の回路の問題の１つは、ここでは「インタフェアランス問題（interference problem）」というが、ＤＣバスからの高周波ノイズに関するものである。ダイオード６０は、オフのとき、破線で示すように、キャパシタ７４のように振る舞うから、高周波ノイズはコンパレータ４６に到達することができる。例えばキャパシタ７４は、円７６内の波形で示すような負スパイクと正スパイクの両方を通過させることができる。負スパイクは、コンパレータ４６の「＋」入力端子の電圧をプルダウンすることができ、これにより、ショート状態を誤って示すことになる。
【００１３】
別の問題は、ここでは「センシング問題（sensing problem）」というが、ＤＳ／ＶＦピンを介して受け取る電圧フィードバック（ＶＦＢ）情報に関するものである。システム効率を向上させるには、ＦＥＴ４２が何時ターンオンし何時ターンオフしたかを示すＶＦＢ情報であって正確にタイミングをとったＶＦＢ情報を、コントローラに供給し、コントローラが適正に調整できるようにした方が良い。回路４０においては、ショート状態を検出するのと同一の回路を用いて、ＤＳ／ＶＦピンの電圧を、コンパレータ４６の「−」入力端子に結合される閾値、すなわち基準電圧源８０からの基準電圧と比較し、これにより、ＶＦＢ情報を獲得することができる。電圧源８０は、ＩＣ２０上の電圧源８２または電圧源８４のいずれかを表すが、そのインプリメントは、例えば、定電圧ダイオードその他の適正なデバイスを用いて行うことができる。コンパレータ４６は、ＶＦＢ情報を含む信号を、バッファ４８と、ＶＦＬまたはＶＦＨ出力ピンとを介して、マイクロプロセッサコントローラに供給する。
【００１４】
ＦＥＴ４２がターンオフされると、ＤＳ／ＶＦピンの電圧は閾値に比べて高くなり、コンパレータ４６はバッファ４８にハイ出力を供給する。同様に、ＦＥＴ４２がターンオンされると、ＤＳ／ＶＦピンの電圧は閾値に比べて低くなり、コンパレータ４６はバッファ４８にロー出力を供給する。
【００１５】
図３に示すように、ＦＥＴ４２がターンオフからターンオンに推移する間に、スプリアス信号が供給される可能性があるから、このセンシング問題が生じる。図３において上段に示す波形は、ＦＥＴ４２間の電圧を示し、図３において中段に示す波形は、グランドに対するＤＳ／ＶＦピンの電圧を示し、図３において下段に示す波形は、コンパレータ４６から、バッファ４８を介して、ＶＦＬまたはＶＦＨピンに供給されるＶＦＢ信号を示す。
【００１６】
ｔ０からｔ１までにおいては、ＦＥＴ４２はターンオフされており、ＦＥＴ４２間の電圧は数１００Ｖの高い値を示す。これを図３の上段の波形において線分１００で示す。その結果、ダイオード６０はオフになっていて、ＤＳ／ＶＦピンの電圧も、線分１０２によって示すように、グランドより高く、コンパレータ４６は、線分１０４によって示すように、その「＋」入力端子の電圧が「−」入力端子の電圧より高いことを示すハイ信号を供給する。
【００１７】
ｔ１において、ドライバ４４はハイのゲート信号をＦＥＴ４２に供給し始め、ＦＥＴ４２をオンにする。その結果、ＦＥＴ４２間の電圧は、線分１１０によって例示的に示すように、数１００nsecの間に、数１００Ｖ降下する。
【００１８】
ＦＥＴ４２がオフしてからオンするまでの間、ダイオード６０は一時的にオフの状態にあって、キャパシタとしてアクトし、その結果、高周波の負スパイクがＤＳ／ＶＦピンに到達することになり（これを図３においてセグメント１１２で示す）、これにより、コンパレータ４６の状態が変化する。これをｔ２において遷移１１４で示す。しかし、この状態変化は、ＦＥＴ４２間の電圧が閾値電圧ＶＴＨをクロス（cross）する時点を正確に示していない。これは、ＦＥＴ４２間の電圧がまだ閾値電圧ＶＴＨより高いからである。
【００１９】
ＦＥＴ４２がオンからオフする間、ｔ６、ｔ７、及びｔ８の間における波形線分で示すように、ダイオード６０はオンであり、ｔ７におけるコンパレータ４６の状態変化は、正確にタイミングが合っている。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
センシング問題の中心となる原因は、オフからオンへの遷移の間のダイオード容量結合にあって、これにより、ＶＦＢ信号のタイミングが不正確になる。ダイオード６０を結合するため、負スパイクその他のスプリアス電圧変化がＤＳ／ＶＦピンに到達することができ、これにより、コンパレータ４６の状態が変化するタイミングが不正確になる。加えて、ＦＥＴ４２とダイオード６０のサイズが変化し、同様に、ボードが変化し、線分１１０で示すスロープが変化すると、これにより、ＶＦＢ信号のタイミングに影響があり、ＶＦＢ信号のタイミングが不正確になる可能性がある。
【課題を解決するための手段】
【００２１】
本発明は、センス入力信号にスプリアス情報が含まれるのを防止する補正回路を含む新規なパワー制御回路を提供する。その結果、当該補正回路は、上述のインタフェアランス問題とセンシング問題を軽減する。
【００２２】
当該新規な回路には、上述した回路と同様に、センシング回路が含まれるが、このセンシング回路は、上述したようなコンパレータを含むことができるか、あるいはセンス入力信号に応答してセンスリザルト信号を供給する他の適正なコンポーネントを含むことができる。センス入力信号は、ゲートデバイス、例えばセンシング回路とパワーデバイスとを接続するダイオードその他の適正なデバイスから受信された情報を含み、センスリザルト信号は、パワーデバイスのオペレーションについてのセンス入力信号から取り出された情報を含む。加えて、本発明に係る回路は、センス入力信号に、ゲートデバイスから受信されたスプリアス情報が含まれるのを防止する補正回路を含む。このエレガントな技法により、上述のインタフェアランス問題とセンシング問題が軽減され、この技法は、比較的簡単な回路によってインプリメントすることができる。
【００２３】
このゲートデバイスからのスプリアス情報は、上述したように、負スパイクとすることができる。したがって、補正回路によって、センス入力信号にスプリアス情報が含まれるのを防止しなければならない。仮にこのゲートデバイスがダイオードであり、パワーデバイスがＦＥＴである場合には、補正回路は、このＦＥＴがオンであるときを除き、負スパイクを防ぐことができる。
【００２４】
補正回路は、例えば、スイッチャブル（switchable）なインピーダンス、または「アクティブ」インピーダンスを含むことができ、スプリアス情報を防止するため、このインピーダンスをターンオンすることができる。例えば、パワーデバイスがターンオフされると、このスイッチャブルなインピーダンスをターンオンすることができ、これに対して、このパワーデバイスがターンオンされると、このスイッチャブルなインピーダンスをターンオフすることができる。
【００２５】
上述したように、センシング回路がコンパレータを含む場合には、補正回路はコンパレータの出力からセンスリザルト信号を受信することができる。センスリザルト信号が、センス入力信号が基準信号を超えたこと、すなわちパワーデバイスがターンオフであることを示している場合には、補正回路は負スパイクを防止する。
【００２６】
本発明に係る回路は、センシング回路と補正回路を含む集積回路にインプリメントすることができる。上述したように、この集積回路は、ダイオードその他のゲートデバイスを介して、ＦＥＴその他のパワーデバイスに接続するためのセンシングノードを有することができる。このスイッチャブルなインピーダンスを、電源とセンシングノードの間に接続することができる。この集積回路は、次のようなコンポーネント、すなわち、仮にゲートデバイスがターンオフした場合に、センス入力信号を基準電圧未満に降下させるようなコンポーネントを含み、しかも、例えば、電源とセンシングノードの間に抵抗を含み、スイッチャブルなインピーダンスはこの抵抗と並列に接続することができる。
【００２７】
この補正回路は、パワーデバイスがオンかオフかを示す信号に応答して、このスイッチャブルなインピーダンスをスイッチオンおよびスイッチオフするスイッチング回路も含むことができ、このスイッチャブルなインピーダンスは、パワーデバイスがオンであるときを除き、ターンオンされている。デバイスの状態を示す信号は、補正回路にあるコンパレータにより供給することができ、この信号をセンシング回路から受信することができる。
【００２８】
本発明に係るその他の特徴および利点は、添付の図面を参照した以下の本発明の説明から明らかになるであろう。
【発明を実施するための最良の形態】
【００２９】
図４において、回路１５０には、ＩＣ１５２上のコンポーネントを含めることができ、ＩＣ１５２をマウントできるボード１５４上のコンポーネントを含めることができる。図２のコンポーネントと等価のコンポーネントには、同じ参照番号が付してあるが、これについては、上記の説明から理解することができよう。
【００３０】
回路１５０には、ＩＣ１５２上のアクティブバイアス回路１６０を含めることができる。回路１６０は、補正回路として機能し、この補正回路によれば、コンパレータ４６に入力されるアッパサイド（upper side）の入力信号に、ダイオード６０から受信されたスプリアス情報が含まれるのが防止される。回路１６０は、スプリアス情報を防止して、上述のインタフェアランス問題とセンシング問題とを軽減する。その他の種々のタイプの補正回路を、同様のタイプか異なるタイプのセンシング回路と共にパワー制御回路で使用することができる。
【００３１】
回路１６０には、スイッチャブルなインピーダンス素子１６２が含まれ、しかも、電源とＤＳ／ＶＦピンとの間に接続したＦＥＴであって、ＤＳ／ＶＦピンにアクティブインピーダンスを供給するＦＥＴが含まれる。インピーダンス素子１６２は、図４のＩＣ１５２に示すように、抵抗５０と並列に設けてあるが、これに代えて、図１および図２に示すように、ＩＣ１５２がマウントされるボード上に設けることもできる。負スパイクがコンパレータ４６に到達して電流が必要以上に増加することを防止するため、インピーダンス素子１６２を、スイッチングすることができる。これに対して、抵抗５０は電流を減少させるにすぎないから、この抵抗５０によれば、負スパイクの効果は低減されるが、電流は増加する。
【００３２】
インピーダンス素子１６２は、本例では、コンパレータ１６４からの出力によってスイッチングされるが、このコンパレータ１６４は、「＋」入力端子に、ＤＳ／ＶＦピンの電圧が供給され、「−」入力端子に、電圧源１６６からの適正な基準電圧が接続されている。電圧源１６６は、電池として示してあるが、ツェナーダイオードその他の適正なデバイスを用いてインプリメントすることができる。コンパレータ１６４からの出力がロー（low）になると、インピーダンス素子１６２はターンオフされるが、コンパレータ出力がハイ（high）になると、インピーダンス素子１６２はターンオンされる。
【００３３】
ＦＥＴ４２がオンになり、ＤＳ／ＶＦピンの電圧がローになると、コンパレータ１６４はロー出力をインピーダンス素子１６２に供給してインピーダンス素子１６２をターンオフする。この場合、アクティブインピーダンスは提供されず、ＤＳ／ＶＦピンから見て、コンパレータ４６の入力のインピーダンスは、高いが、共にオンになっているダイオード６０とＦＥＴ４２のインピーダンスは、低い。そのため、ＦＥＴ４２を介してグランドに至る低インピーダンスのパスを、スパイクが辿ることになる。
【００３４】
しかし、ＦＥＴ４２がオフになり、ＤＳ／ＶＦピンの電圧が電圧源１６６からの基準電圧より高くなると、コンパレータ１６４はハイ出力をインピーダンス素子１６２に供給して、インピーダンス素子１６２をオンにし、これにより、ＤＳ／ＶＦピンにアクティブインピーダンスが提供される。この場合、ＤＳ／ＶＦピンから見て、インピーダンス素子１６２のインピーダンスは、ダイオード６０に並列の容量により受信された高周波負スパイクをシンク（sink）することができるだけ低い。したがって、このソリューション（solution）によりインタフェアランス問題が軽減される。
【００３５】
図５においては、回路１８０には、同じように、ＩＣ１８２上のコンポーネントが含まれ、ＩＣ１８２をマウントできるボード１８４上のコンポーネントが含まれている。図２および図４のコンポーネントと等価なコンポーネントには同じ参照番号が付してあるが、これについては上記の説明から理解することができよう。
【００３６】
回路１８０には、アクティブバイアス回路１９０、すなわち図４のアクティブバイアス回路１６０のより具体的な実施形態が含まれる。したがって、回路１９０は、同じように、スプリアス情報を防止し、上述したインタフェアランス問題とセンシング問題とを軽減する補正回路として機能する。
【００３７】
回路１９０には、トランジスタ１９２が含まれるが、このトランジスタ１９２は、負のゲート電圧によってオンになるエンハンスメントモードデバイスその他の適正なスイッチャブルなインピーダンスデバイスとすることができる。トランジスタ１９２のチャネルは、図４のインピーダンス素子１６２と同様に、電源とＤＳ／ＶＦピンの間に抵抗５０と並列に接続され、これにより、ＤＳ／ＶＦピンにアクティブインピーダンスを提供する。トランジスタ１９２は、オンのとき、ダイオード６０に並列の容量を介して受信された高周波の負スパイクをシンクすることができ、この負スパイクがコンパレータ４６に到達するのを防止し、インタフェアランス問題を軽減する。
【００３８】
コンパレータ４６からの出力は、トランジスタ１９２が負電圧によってターンオンされるので、トランジスタ１９２のゲートにインバータ１９４を介して供給される。コンパレータ４６からの出力がローになると、トランジスタ１９２はターンオフされ、コンパレータ４６からの出力がハイになると、トランジスタ１９２はターンオンされる。上述したように、ＦＥＴ４２がオフのとき、コンパレータ４６の出力がハイになり、トランジスタ１９２がオンのとき、アクティブインピーダンスが提供され、これにより、負スパイクがコンパレータ４６に到達するのが防止される。このインプリメンテーションにおいては、コンパレータ４６は、センシング機能に加えて、図４のコンパレータ１６４によってパフォームされる機能をパフォームし、ＦＥＴ４２の状態を示す信号を供給する。
【００３９】
図６は、図４および図５の技法によりセンシング問題を軽減する方法を説明するものであって、図３の波形に対応する波形を示す。
【００４０】
ｔ０′からｔ１′までにおいては、ＦＥＴ４２はターンオフされていて、ＦＥＴ４２間の電圧は数１００Ｖである。これを、図６の上段に示す波形において、線分２００で示す。その結果、ダイオード６０はオフになっていて、線分２０２で示すように、ＤＳ／ＶＦピンの電圧もグランドより高く、コンパレータ４６は、線分２０４で示すように、その「＋」入力端子の電圧が「−」入力端子の電圧より高いことを示すハイ信号を供給する。
【００４１】
ｔ１′において、ドライバ４４は、ハイのゲート信号をＦＥＴ４２に供給し始め、ＦＥＴ４２がターンオンする。その結果、ＦＥＴ４２間の電圧は、線分２１０で示すように、数１００Ｖから数１００ｍＶに急速に降下する。
【００４２】
ＦＥＴ４２がオフからオンに推移する間、ダイオード６０は、一時的に、オフ状態であってキャパシタとしてオペレートするので、高周波の負スパイクがＤＳ／ＶＦピンに到達することができる。しかし、線分２０２で示す電圧は一定であり、図４のインピーダンス素子１６２または図５のトランジスタ１９２のいずれかによって提供されるアクティブインピーダンスによって、ＤＳ／ＶＦピンの電圧を一定に保ち、高周波のスパイクをシンク（sink）する。その結果、アクティブインピーダンスにより、この高周波のスパイクがコンパレータ４６の「＋」入力端子に到達するのが防止され、コンパレータ４６からの出力が変化せず、このため線分２０４で示す電圧は一定で変化しない。
【００４３】
しかし、ｔ５′において、ＦＥＴ４２間の電圧が閾値電圧ＶＴＨ未満になって、ダイオード６０がスイッチオンされる。その結果、ＤＳ／ＶＦピンの電圧は、線分２１２で示すように、急速に降下し、コンパレータ４６の「＋」入力端子のセンス入力信号をローにする。コンパレータ４６は急速に状態を変化させ、ｔ５′直後の推移２１４によって示すように、ロー出力を供給する。この状態変化は、図３の推移１１４とは異なり、ＦＥＴ４２間の電圧がＶＴＨをクロスする時点を正確に示している。
【００４４】
ｔ６′、ｔ７′、及びｔ８′の間において、波形線分によって示すが、ダイオード６０は、ＦＥＴ４２がオンからオフに推移する間、オンであり、ｔ７′におけるコンパレータ４６の状態変化は、図３の場合と同様、正確にタイミングが合っている。
【００４５】
したがって、図４および図５の技法によって、インタフェアランス問題とセンシング問題の両方が軽減される。
【００４６】
以上、本発明を、具体的な実施形態に関連させて説明したが、その他多くの変形および修正等は当業者とって明らかである。したがって、本発明は、好ましくは、本開示によって限定されず、特許請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００４７】
【図１】ドライバと、パワーＦＥＴのオペレーションをセンスする回路とをそれぞれに備えたハイサイドおよびローサイドのパワーＦＥＴをもつ、ハーフブリッジモータコントローラをドライブする従来のパワー制御回路を示した概略回路図である。
【図２】非飽和／電圧フィードバック（ＤＳ／ＶＦ）入力ピンを介してショートと電圧フィードバックをセンスするための、図１の従来の回路のハイサイドおよびローサイドにあるいくつかのコンポーネントをより詳細に示した概略回路図である。
【図３】電圧フィードバックセンシングが不正確になることを説明するために、図１および図２の回路内の３つの電圧、すなわちパワーＦＥＴ間の電圧、個々のＤＳ／ＶＦピンの電圧、個々の電圧フィードバック出力ピンの電圧の間の関係を示したタイミング図である。
【図４】電源とＤＳ／ＶＦピンの間にスイッチャブルなインピーダンスを有するパワー制御回路の概略回路図である。
【図５】電源とＤＳ／ＶＦピンの間のスイッチャブルなインピーダンスの実施形態を示した別のパワー制御回路の概略回路図である。
【図６】電圧フィードバックセンシングが正確になることを説明するために、図４および図５の回路と同様の回路における、図３の電圧と同様の３つの電圧の間の関係を示したタイミング図である。
【図１】
2005505179.tif 000003
【図２】
2005505179.tif 000004
【図３】
2005505179.tif 000005
【図４】
2005505179.tif 000006
【図５】
2005505179.tif 000007
【図６】
2005505179.tif 000008
【国際公開パンフレット】
2005505179.tif 000009
2005505179.tif 000010
2005505179.tif 000011
2005505179.tif 000012
2005505179.tif 000013
2005505179.tif 000014
2005505179.tif 000015
2005505179.tif 000016
2005505179.tif 000017
2005505179.tif 000018
2005505179.tif 000019
2005505179.tif 000020
2005505179.tif 000021
2005505179.tif 000022
2005505179.tif 000023
2005505179.tif 000024
2005505179.tif 000025
2005505179.tif 000026
2005505179.tif 000027
2005505179.tif 000028
2005505179.tif 000029
2005505179.tif 000030
2005505179.tif 000031
2005505179.tif 000032
【国際調査報告】
2005505179.tif 000033