(57)【要約】分離された、不連続のゲート電極領域（６２，６４）を有する縦型ダブルゲート半導体装置（１０）を説明する。分離されたゲート電極領域は、ゲート電極材（２８）を成膜し、そのゲート電極材を異方性エッチング、平坦化、またはエッチバックして形成され、縦型ダブルゲート半導体装置のいずれの側にも分離されたゲート電極領域を形成することができる。互いに電気的に分離されていてもされていなくてもよい１つの（６６）または２つの（６８，７０）接点が、分離されたゲート電極領域を覆うように形成される。ポリシリコンで形成される場合には、分離されたゲート電極領域はドープされる。一実施形態では、分離されたゲート電極領域が、同一の導電性でドープされる。他の実施形態では、１つの分離されたゲート電極領域をｎ型に、もう一方の分離されたゲート電極領域をｐ型にドープすることによって、非対称の半導体装置が形成される。
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【特許請求の範囲】
【請求項１】
縦型ダブルゲート半導体装置を形成する方法であって、
半導体基板を提供すること、
前記半導体基板上に第１の絶縁層を形成すること、
前記第１の絶縁層上に第１の半導体層を形成すること、
前記第１の半導体層の一部をエッチングし、第１のサイドウォールが第１の方向において第２のサイドウォールの向かい側にあるような、前記第１のサイドウォールと前記第２のサイドウォールとを有する半導体構造を形成すること、
前記半導体基板に、前記第１の方向に実質的に垂直な第２の方向にソース領域およびドレイン領域を形成すること、
前記第１のサイドウォールおよび前記第２のサイドウォール上に、第２の絶縁層を形成すること、
前記半導体構造および前記第２の絶縁層上に、第２の半導体層を形成することであって、前記第２の半導体層は、
前記第１のサイドウォールに隣接する第１の半導体部と、
前記半導体構造上にある第２の半導体部と、
前記第２のサイドウォールに隣接する第３の半導体部と、
を有することと、
前記第１の半導体部および前記第３の半導体部をドーピングすること、
前記第２の半導体部を除去すること、
を含む方法。
【請求項２】
前記第２の絶縁層がコンフォーマルに成膜される、請求項１記載の方法。
【請求項３】
前記第２の半導体層をアニールすることをさらに含む、請求項１記載の方法。
【請求項４】
前記アニーリングは、前記第２の半導体部を除去した後に行なわれる、請求項３記載の方法。
【請求項５】
前記第２の半導体部の除去は、異方性エッチング、平坦化、およびエッチバックから選択された方法によって行なわれる、請求項１記載の方法。
【請求項６】
前記第１の半導体部および前記第３の半導体部をドープすることは、その第１の種で前記第１の半導体部をドープし、かつ、その第２の種で前記第３の半導体部のドープし、第１の種と第２の種は導電性が異なることをさらに含む、請求項１記載の方法。
【請求項７】
前記第１の半導体部および前記第３の半導体部をドーピングすることは、種を前記半導体基板の上面に対し傾斜させてイオン注入することで行なわれる、請求項１記載の方法。
【請求項８】
前記第１の半導体部および前記第３の半導体部をドーピングすることは、半導体基板上にパターニングされた層を形成することをさらに含む、請求項１記載の方法。
【請求項９】
前記第１の半導体層の一部をエッチングして前記半導体構造を形成することは、
前記第１の半導体層上に第３の絶縁層を形成すること、
前記第３の絶縁層上に窒化物層を形成すること、
前記窒化物層および前記第３の絶縁層をパターニングすること、
前記窒化物層および前記第３の絶縁層をマスクとして使用して、前記第１の半導体層をエッチングすること、
をさらに含む、請求項１記載の方法。
【請求項１０】
縦型ダブルゲート半導体装置であって、
半導体基板と、
前記半導体基板上の第１の絶縁層と、
前記第１の電流電極領域と、前記第２の電流電極領域と、前記第１のサイドウォールと、前記第２のサイドウォールとを有する前記第１の絶縁層上の半導体構造と、
第１の電流電極領域および第２の電流電極領域は、第１の方向においてチャンネル領域によって分離され、
第１のサイドウォールおよび第２のサイドウォールは、前記第１の方向に実質的に垂直な第２の方向に互いに向かい側にあることと、
前記第１のサイドウォール上の第１の制御電極領域と、
前記第２のサイドウォール上の前記第２の制御電極領域と、前記第１の制御電極領域と第２の制御電極領域は、同一材料から成る連続する部分ではないことと、
を有する装置。
【請求項１１】
前記第１の制御電極領域および前記第２の制御電極領域は、ドープされている、請求項１０記載の縦型ダブルゲート半導体装置。
【請求項１２】
前記第１の制御電極領域は、前記第２の制御電極領域とは異なる種でドープされている、請求項１０記載の縦型ダブルゲート半導体装置。
【請求項１３】
前記第１の制御電極領域は、ｎ型にドープされ、前記第２の制御電極領域は、ｐ型にドープされる、請求項１０記載の縦型ダブルゲート半導体装置。
【請求項１４】
前記第１の制御電極領域上に第１の接点が形成され、前記前記第２の制御電極領域上に第２の接点が形成され、第１の接点と第２の接点とは互いに電気的に分離されている、請求項１０記載の縦型ダブルゲート半導体装置。
【請求項１５】
前記第１の制御電極領域、前記第２の制御電極領域、および前記チャンネル領域を覆って、金属層が形成される、請求項１０記載の縦型ダブルゲート半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体に関し、特に半導体装置の製造およびその構造に関する。
【背景技術】
【０００２】
半導体装置はその寸法がますます縮小化されていくにつれ、この装置は、業界で知られているように「スケーラブル」である必要がある。すなわち、装置は、縮小された寸法で製造され続けられるに違いないが、それでもなお要求された仕様で機能する必要がある。満足すべき基準のひとつは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のしきい値電圧である。しきい値電圧とは、ＭＯＳＦＥＴを導電させるのに必要な電圧である。ＭＯＳＦＥＴへの電力供給に使用される電源電圧がますます低電圧化していくにつれ、しきい値電圧もより低電圧化する必要がある。
【０００３】
従来、ＭＯＳＦＥＴは、平坦な基板上に存在する単一の制御電極、すなわちシングルゲートによって実装されていた。そのゲートは、ソースおよびドレイン電極間に配置され、チャンネルを形成してＭＯＳＦＥＴで伝導される電流量を制御するように作動する。チャンネルを制御するためにシングルゲート電極が存在するので、チャンネルを制御するのに単一電源が存在するだけである。チャンネルのシングル制御は、トランジスタを非伝導性にしようとした場合に、望ましくないリーク電流（すなわち電子または正孔の流れ）を、ソースとドレイン間で発生させる。
【０００４】
提起された構造の改良は、薄いシリコンチャンネルの両側にゲートを有する、２ゲートトランジスタを使用することであった。この構成は、シングルゲート装置に比べ、ゲートとチャンネル間の静電結合を増加させる。その結果、トランジスタの駆動電流が増加し、かつリーク電流は低下する。２つのゲートを有する形態のトランジスタの１つが、業界ではＦｉｎＦＥＴとして知られているが、そのＦｉｎＦＥＴでは、チャンネルは、基板面に対して垂直に方向付けされた柱またはスラブ（フィン）から成るが、ソースとドレインを接続する配線は、基板面に平行である。さらに、このような２ゲートトランジスタのゲート材料は、同一の種類の材料で、連続的に接触している。現在の最も一般的なゲート材料は、ポリシリコンである。同一の種類のドーピングを有するポリシリコンで構成された２つのゲートの不利な点は、このようなゲート構造のしきい値電圧が、ディプレッションモード装置の場合、約１ボルトか、または０ボルトよりも低いことである。この限定されたしきい値電圧範囲は、電源電圧が３ボルトより低い最新のアプリケーションでは受け入れがたいものである。他方法は、しきい値電圧を変更する試みとして、同一の、連続的に接続されたゲート材料内において、異なるドーピング濃度を使用したものであった。ドーピング濃度が異なるは、ＦｉｎＦＥＴ装置では、フィン両側に存在するドーパントのクロスマイグレーションの問題が発生する。このドーパントのクロスマイグレーションは、このゲート構造の働きを、ディプレッションモード、または非常に高いしきい値電圧モードで機能させることになる。異なるドーピング濃度は、ポリシリコン空乏効果を低減するのに必要なドーパント拡散ドライブ量も制限する。
【０００５】
本発明を例によって示すが、本発明は、類似の参照番号が類似の構成要素を示す添付の図面によって制限されるものではない。
【発明を実施するための最良の形態】
【０００６】
当業者は、図中の構成要素が単純性と明瞭性を目的として示されていて、必ずしも正しい縮尺に基づいて描かれていないことを十分に理解できるであろう。例えば、図中の構成要素のいくつかの寸法は、本発明の実施形態についての理解を深める手助けのために、他
の構成要素に対して誇張して表現されている場合もあり得る。
【０００７】
図１に、半導体基板すなわち基板１２と、その上に積層する第１の絶縁層すなわち絶縁体１４と、さらにその上に積層する半導体層すなわち層１６とを有する半導体装置１０の断面図を示す。１つの形態では、基板１２はシリコンであるが、シリコンの代わりに他の材料が使用されてもよい。絶縁体１４は、酸化物または窒化物のような任意の絶縁材料でもよい。１つの形態において、層１６は、ポリシリコンまたはシリコンであるが、他の材料でもよい。図に示した３つの層は、接合、注入による分離、成膜、エピタキシャル成長、または他の方法のような任意の方法で形成されてもよい。
【０００８】
図２に層１６をパターニングして得られたシリコン層１８を示す。シリコン層１８は、パターニングおよびトリミングをはじめとするいくつかの方法で、またはハードマスクを配置後にエッチングすることで形成されてもよい。シリコン層１８は、第１のサイドウォールと、第１のサイドウォールと向かい側にある第２のサイドウォールとを有する。パッド酸化物層２０が、シリコン層１８上に積層している。窒化物層２２が、パッド酸化物層２０上に積層している。窒化物層２２とパッド酸化物層２０の形成順序および位置は、逆でもよく、また２層を使用するかわりに、そのうちの１層だけが使用されてもよいことが十分に理解されるはずである。パターニングされたシリコン層１８、パッド酸化物層２０、および窒化物層２２を組み合わせて、フィン構造２４を形成する。１つの形態では、フィン構造２４は、各層を全面的に成膜し、次にそれを選択性エッチングして形成されてもよく、またフィン構造２４は、各層を選択的に成膜することによって形成されてもよい。
【０００９】
図３に半導体装置１０のさらなるプロセスの断面を示す。具体的には、ゲート誘電体２６の形で第２の絶縁層がシリコン層１８のあらゆる露出面上に生長、または成膜される。ゲート誘電体２６の形成によって、境界面にノッチが形成されやすい。導電層が、ポリシリコン層２８の形で半導体装置１０上に全面的に成膜される。ゲルマニウムまたはポリシリコンゲルマニウムのようなポリシリコン層２８の代わりに、他の導電性または半導体の材料を使用できることが十分に理解されるはずである。導体および半導体の材料は、いずれも導電性であるか、または導電性となり得るので、本明細書で使用する場合、「導電性の」という用語は、導体と半導体の両方を意味している。
【００１０】
図４に半導体装置１０のさらなるプロセスの断面を示す。具体的には、第１の導電型（ｎ型またはｐ型）、すなわち第１の種の方向性インプラント３０が、注入室内の所定の角度から行なわれる。方向性インプラント３０が、フィン構造２４に隣接した第１の領域に第１のインプラント領域３２を形成し、かつ第２のインプラント領域３４を形成することに注意されるべきであるため、インプラント方向は重要である。方向性インプラント３０によって得られる重要な特徴は、フィン構造２４のすぐ右側にはインプラント領域が形成しないということである。第１のインプラント領域３２は、フィン構造２４の片側のみと、ポリシリコン層２８内のフィン構造２４の上部領域上とに隣接する。インプラントが、同一のドーピング種でフィン構造２４を一様に囲まないような方法で行なわれるので、この方向性を持った機能は重要である。方向性インプラントは、通常、ドーパント種に対し、所定および所要の入射角にウェファを傾け、回転させる機能を有する装置のような従来のイオン注入装置で行われてもよい。
【００１１】
図４のプロセスの代わりに行なうことができる、半導体装置１０の代替のプロセスの断面図を図５に示している。図５では、フィン構造２４のただ一方の側から所定の距離を除いたあらゆる領域に、半導体装置１０を分離するフォトレジストマスク３６が配置される。次に代替のインプラント３０’が行なわれる。この実施形態では、インプラント３０’は、垂直なインプラントまたは傾斜したインプラントのいずれでもよい。その結果インプラント領域’３２が、図５のインプラントプロセスによって形成される。他のインプラン
トが、デバイス構造に隣接したポリシリコン層２８内に形成されてもよいことは注意されるべきである。ただし、インプラント領域３２’は、フィン構造２４に十分に接近して存在する唯一のインプラントであり、フィン構造２４のまわりに形成されたゲート構造に著しい影響を及ぼす。
【００１２】
図４のプロセスの続きである半導体装置１０のさらなるプロセスの断面図を図６に示す。図６において、第２の導電型（第１のインプラントによるが、ｐ型またはｎ型）、すなわち第２の種の方向性インプラント３８が、注入室内の第２の異なる方向から行なわれる。方向性インプラント３８が、第１の領域とは異なる、フィン構造２４に隣接する第２の領域に第３のインプラント領域４０形成するとともに、第４のインプラント領域４２を形成することには注意すべきであり、やはりインプラントの方向が重要になる。方向性インプラント３８によって得られる重要な特徴は、このインプラントプロセスの結果、フィン構造２４のすぐ左側にはインプラント領域が形成しないということである。第３のインプラント領域４０は、フィン構造２４の片側のみと、ポリシリコン層２８内のフィン構造２４の上部領域に隣接する。インプラントが、同一のドーピング種でフィン構造２４を一様に囲まないような方法で行なわれるので、この方向性を持った機能は重要である。したがって、この時点で、異なる導電性を持つ、２つの物理的に分離されたインプラント、すなわち不連続なインプラントが、フィン構造２４のまわりに存在している。導電性は別であることが好ましいが、形成される構造に応じて、異なるドーズ量の同一の導電型がいくつかの用途に使用できることが理解されるはずである。インプラントの深さは、必ずしも正しい縮尺で描かれているものではなく、かつ、製造されるデバイスの仕様をよって変化する。
【００１３】
図５のプロセスの続きである半導体装置１０のさらなるプロセスの断面図を図７に示す。フォトレジストマスク４４が、半導体装置１０上に重ねて配置される。フォトレジストマスク４４は、半導体装置１０を隔離するために、インプラント領域３２’が形成されたのとフィン構造２４の向かい側から所定の距離を除いた、あらゆる領域に配置される。次に、代替のインプラント４０’が行なわれる。この実施形態では、インプラント４０’は、図に示すように、垂直なインプラント、または傾斜したインプラントのいずれでもよい。他のインプラントが、デバイス構造に隣接したポリシリコン層２８内に形成されてもよいことは注意されるべきである。ただし、インプラント領域３２’および４０’は、フィン構造２４に十分に接近して存在し、フィン構造２４のまわりに形成されたゲート構造に著しい影響を及ぼす、唯一のインプラントである。
【００１４】
図６または図７いずれかのプロセスの続きである半導体装置１０のさらなるプロセスの断面図を図８に示す。図８において、化学的機械的研磨（ＣＭＰ）プロセスが行なわれ、窒化物層２２の微小な部分に加え、ポリシリコン層２８の一部が除去、または平坦化される。ＣＭＰプロセスは、エンドポイント検出を使用して、所望より多くの窒化物層２２を除去することなく、正確に停止させることができる。実質的に平坦な層５０が、すでに形成されているゲート電極上に積層して形成される。窒化物層２２は、異方性エッチングまたはエッチバックのいずれかでも除去できることに注意されるべきである。ここで、そのプロセスの結果形成された半導体構造１０は、第１のゲート電極４６と第２のゲート電極４８の形をした、物理的に分離した別個のゲート構造を有している。再び、第１のゲート電極４６は、第２のゲート電極４８と異なるドーピングプロセスによってドープされることは注意されるべきである。したがって、２つのゲート構造間のドーピング種のマイグレーションは、発生しない。
【００１５】
図８の２重ゲート構造を使用した複合トランジスタの透視図を図９に示す。図８の共通構成要素との比較に好都合にするために、同一の参照番号を類似の構成要素に使用している。ポリシリコン層２８をパターニングして、ポリシリコン層２８がパッド領域５０に終
端する、図９に示すようなソース／ドレイン領域５２、５４の形の電流電極を露出するために、フォトレジストプロセスが用いられる。必要ならば、相補的なパッド領域（図示しない）が、半導体装置１０の向かい側に形成されてもよいことが理解されるはずである。ソース／ドレイン領域５２，５４は、トランジスタのソースおよびドレイン領域を形成するために後にドープされるフィン領域２４の延長線部でにある。トランジスタのソース領域とドレイン領域間にあるチャンネル領域は、２つのゲート構造４６と４８によって調整される。ポリシリコン層２８のパターニングが、メタル成膜（図示しない）の後に行なわれてもよい。
【００１６】
図８のプロセスの続きである半導体装置１０のさらなるプロセスの断面図を図１０に示す。第１のゲート４６を第２のゲート４８に電気的に接続する金属層５６の成膜を図１０に示している。任意の多くの金属または導電材料を、金属層５６に使用することができる。例えばタングステン、ポリシリコン、アモルファスシリコン、チタン、タンタル、それらの窒化物、または上記の材料のいくつかの組み合わせを使用することができる。さらに、他の金属、金属窒化物層、または金属窒化ケイ素層が使用されてもよい。金属層５６は、成膜プロセスによって形成されるのが好ましい。ここで次に述べる他の金属層のみならず金属層５６も、金属層のスタックとして形成できることに注意されるべきである。例として、図に示したいずれの金属層も、タンタル窒化物層とチタン窒化物層の金属のスタックとして形成することができる。
【００１７】
図１０のプロセスの続きである半導体装置１０のさらなるプロセスの断面図を図１１に示す。金属層５６から形成された第１の接点５８、および金属層５６から形成された第２の接点６０を有する図１１の半導体装置１０を得るために、ＣＭＰプロセスが行なわれる。金属層５６は、ＣＭＰプロセスによって平坦化される。エンドポイント検出を使用して研磨の正確な停止を判定し、それによって図１１の所望の構造を残している。この時点で、第１のゲート４６への電気的接続は、第２のゲート４８への電気的接続から分離され、別個にされる。通常、第１のゲート４６と第２のゲート４８はともに、電気的に接続されている。しかし、図１１の構造は、単一装置における２つのゲートの分離、独立した制御によって、本発明をある用途に実現することを可能にしている。分離した制御は、ある論理ゲートおよびブール関数のより容易な実行を可能にしている。チャンネルを個別に制御することは、デバイスキャラクタライゼーションを助け、プロセスおよび製造の変動を受けやすいアナログアプリケーションにおいて、チャンネルを柔軟に制御することができる。
【００１８】
図６または図７いずれかのプロセスの続きである半導体装置１０のさらなるプロセスの断面図を図１２に示す。その間に任意選択のアニールプロセスが、図６または図７いずれかの装置１０に対して行われてもよい。図１２は、フィン構造２４のサイドウォールにそれぞれ隣接するポリシリコン領域６２および６４のそれぞれの形の第１の電極領域および第２の電極領域を形成するために、異方性エッチングとして行なわれるスペーサエッチングを示している。スペーサエッチングは、ＣＭＰプロセスの代わりに行なわれる。スペーサエッチングには、物理的に分離されたドープ領域を有するために、第１のインプラント領域３２と第３のインプラント領域４０の形の、物理的に分離されたゲート電極領域を形成する働きがある。他の選択肢は、早い段階でインプラントを行って第１のインプラント領域３２および第３のインプラント領域４０を形成するよりもむしろ、前に説明したように、方向性を持った方法によって、プロセスのこの段階で２つのインプラント領域を形成することである。インプラント１４は、絶縁体として機能する酸化物内で電気的に不活性なので、酸化物層１４に拡散されるいかなるインプラントも問題にはならない。
【００１９】
図１３は、図１２のプロセスの続きである半導体装置１０のさらなるプロセスの断面である。図１３において、拡散を高めるために、半導体装置１０のアニールが行なわれる。
すなわち、ポリシリコン領域６２’および６４’を形成するためにポリシリコン領域６２および６４をアニーリングすると、拡散種が活性にされ、より一様な分布が創出される。このより一様な分布は、チャンネルに隣接するゲート構造４６と４８の周囲に沿ったポリシリコン空乏効果を低減する。ゲート構造４６と４８が物理的、および電気的に分離されているという事実によって、クロスマイグレーションのない、一様なドーパント再分布を得ることができる。アニールプロセスは、こうしてポリシリコン領域６２’および６４’を形成する。
【００２０】
図１４は、図１３のプロセスの続きである半導体装置１０のさらなるプロセスの断面である。第１のゲート４６を第２のゲート４８に電気的に接続する金属層６６の成膜を図１４に示している。再度、任意の多くの金属または導電材料を、金属層６６に使用することができる。例えばタングステン、ポリシリコン、アモルファスシリコン、チタン、タンタル、それらの窒化物、または上記のもののいくつかの組み合わせをあげることができる。金属層６６は、成膜プロセスによって形成されるのが好ましい。シリコンまたはポリシリコンと、金属とが界面をなすあらゆる領域で導電性シリサイドを形成するために、半導体装置１０が加熱されてもよい。
【００２１】
図１５は、図１４のプロセスの続きである半導体装置１０のさらなる任意選択のプロセスの断面である。装置１０はプロセスされ、第１のゲート４６を第２のゲート４８から電気的に分離している。金属層６６は、エッチングされるか、または化学的機械的に研磨される、すなわちシリサイド化していない金属領域が、窒化物層２２のまわりから除去される。その結果、第１のゲート４６への電気的接続を行なう第１の金属層６８を得て、第２のゲート４８への電気的接続を行なう第２の金属層７０を得ることができる。続いて、窒化物層（図示しない）の一様な成膜を行い、後続するドレインおよびソース拡散プロセスの手助けをしてもよい。
【００２２】
図１４の半導体装置１０を使用した半導体装置の透視図を図１６に示す。説明の便宜上、同一の参照番号を、図１４と図１６間の共通の構成要素に対して使用している。この時点で、従来のプロセスを使用して、全面的な窒化物成膜を利用してトランジスタのゲート領域の範囲を定めた後、窒化物をパターニングして窒化物層７４を形成してもよい。パターニングは、金属層６６をパターニングして、パターニングされた金属層６６を形成することも含んでいる。パターニングは、ポリシリコン領域６２’および６４’をパターニングすることも含んでいる。さらに、従来のプロセスを使用して、ソースおよびドレインのインプラントを使用して、ゲート領域に隣接するトランジスタのソース領域およびドレイン領域を形成してもよい。窒化物７４および金属層６６は、ソース／ドレインインプラント中、どんなイオンもポリシリコン領域６２’および６４’に侵入できないようにしている。ソースおよびドレインへの電気的接点（図示しない）は、構造上に窒化物スペーサを形成し、露出されたシリコン領域をすべてシリサイド化することによって形成することができる。ゲートへの電気的接点は、金属層６６の金属経路によって行なわれる。
【００２３】
以上で、チャンネル領域に隣接する第１および第２の制御電極を有する縦型ダブルゲート半導体装置が提供されたことが理解されるはずである。この半導体装置は、トランジスタ（あらゆる種類、例えばＭＯＳＦＥＴ、ＦｉｎＦＥＴ、ＤＧＦＥＴ、ゲート酸化膜が除去されていればバイポーラ）、コンデンサ、またはダイオードとして機能することができる。２つのゲート構造が、構成が共通して対称である結果、互いに整列するので、ここに教示したプロセスは、自己整合性を有する。ここに教示した装置は、比例した特性スケーリングによって、さらに小さな形状に縮小することができる。ポリシリコンのような一般の半導体材料は、例えば約０ボルトから０．４ボルトのような低いしきい値電圧を達成しながら、ゲート材料として使用することができる。多くの異なるゲート材料が、このプロセスおよび構造に関連して使用できるが、曖昧な仕事関数の材料を含むゲート材料技術は
必要ではない。
【００２４】
ｐ型とｎ型の交互の導電性を２つのゲートのゲート材料に使用することによって、装置のしきい値電圧は、正確に制御され、必要な低いしきい値電圧範囲で機能させることができる。さらに、分離されたＰ領域およびＮ領域を使用して、ゲートは一様にドープされ、安定した予測可能なしきい値電圧の性能を確保することができる。
【００２５】
図８におけるようなＣＭＰプロセスを使用して形成された装置の場合、ポリシリコン層２８のポリシリコンの高さが、フィン構造２４のフィン高さとほぼ等しく形成されると、ポリシリコンのシート抵抗は減少し、それによってより高速のスイッチング動作が可能になる。
【００２６】
ここに教示した方法および構造は、ある特定のプロセスおよび材料に関して開示したが、種々の他の選択肢を使用できることは容易に理解されるはずである。ソースおよびドレイン電極は、ポリシリコン材料が使用されてもよい。二酸化けい素以外のゲート誘電体を使用してもよい。特定の構成要素を含むフィン構造の高さは、著しく変わってもよい。ゲートサイドウォール構造、および接点金属の幅は、アプリケーションで求められる所望の特定のチャンネル長に応じて、各隣接したソース／ドレイン領域に近接するように十分に広く取ってもよい。
【００２７】
利点、他の効果、および課題に対する解決策を、特定の実施形態に関して上に説明した。しかし、その利点、効果、課題の解決策、およびあらゆる利点、長所、または解決策を生じさせるか、またはより顕著にする任意の１つまたは２つ以上の要素は、請求項のいずれかまたはすべての重要な、必要な、または不可欠な特徴または要素として解釈されるべきでない。本明細書で使用する場合、用語「有する（ｃｏｍｐｒｉｓｅ）」、「有している（ｃｏｍｐｒｉｓｉｎｇ）」、またはその用語のあらゆる他の変形は、構成要素について明細書に記載されたプロセス、方法、物品、または装置が、それらの構成要素のみを包含しているものではなく、明細書に明示的に挙げられていない、またはこのようなプロセス、方法、物、または装置に本来備わっている、他の構成要素を含むように、非排他的な包括物をも権利範囲として包含するものとする。
【図面の簡単な説明】
【００２８】
【図１】２つの電極領域を有する半導体装置を形成するためのプロセスと、その構造を示す断面図。
【図２】２つの電極領域を有する半導体装置を形成するためのプロセスと、その構造を示す断面図。
【図３】２つの電極領域を有する半導体装置を形成するためのプロセスと、その構造を示す断面図。
【図４】２つの電極領域を有する半導体装置を形成するためのプロセスと、その構造を示す断面図。
【図５】２つの電極領域を有する半導体装置を形成するためのプロセスと、その構造を示す断面図。
【図６】２つの電極領域を有する半導体装置を形成するためのプロセスと、その構造を示す断面図。
【図７】２つの電極領域を有する半導体装置を形成するためのプロセスと、その構造を示す断面図。
【図８】本発明の一実施形態による分離された電極領域を有する半導体装置を示す断面図。
【図９】本発明による２つの制御電極領域を有する半導体トランジスタを示す透視図。
【図１０】本発明の他の実施形態による電気的に接続された電極領域を有する半導体装置を示す断面図。
【図１１】本発明の他の実施形態による電気的に分離された電極領域を有する半導体装置を示す断面図。
【図１２】本発明の他の実施形態による分離された電極領域を有する半導体装置を示す断面図。
【図１３】本発明の他の実施形態による分離された電極領域を有する半導体装置を示す断面図。
【図１４】本発明の他の実施形態による電気的に接続された電極領域を有する半導体装置を示す断面図。
【図１５】本発明のさらに他の実施形態による電気的に分離された電極領域を有する半導体装置を示す断面図。
【図１６】本発明による半導体装置を示す透視図。
【図１】
2005518094.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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