(57)【要約】互いに非同期的に動作する構成要素を備える電子回路。インタフェース素子は、前記構成要素のうちの対応する１つに結合された入力を有している。インタフェース素子は、前記入力における信号の論理機能であり且つ前記入力における信号の相対的なタイミングに依存する論理出力信号を供給する。電子回路は、試験入力信号が試験信号源から電子回路へと加えられる試験モードに切換えられる。試験中、試験信号源がインタフェース素子の入力における異なる複数の信号に影響を与える前の時間間隔同士の間で差が生じさせられる。試験制御回路は、試験モードにおいて前記差を生じさせる（アクティブにする）とともに、通常動作モードにおいて前記差を生じさせない（非アクティブにする）ことが好ましい。
2005530172.tif 000002
【特許請求の範囲】
【請求項１】
−互いに非同期的に動作する構成要素と、
−１つの出力と、少なくとも２つの入力とを有し、各入力が前記構成要素のうちの対応する１つに結合され、前記入力における信号の論理機能であり且つ前記入力における信号の相対的なタイミングに依存する論理出力信号を供給するインタフェース素子と、
−前記入力における信号が前記インタフェース素子に影響を与える前の時間同士の間に相対的な遅延を生じさせるように結合された遅延素子と、
−前記インタフェース素子の出力信号をサンプリングする前に、前記遅延素子によって生じる相対的な遅延を選択的にアクティブにするための制御回路と、
を備えている電子回路。
【請求項２】
−前記インタフェース素子に結合された試験信号源を備え、
−前記制御回路は、通常動作モードと試験モードとの間で電子回路を切換えるための試験制御回路であり、これにより、前記入力における信号は、前記試験モード中に、前記試験信号源からの試験信号によって影響されるようになり、前記試験制御回路は、前記試験モードにおいて前記相対的な遅延をアクティブにするとともに、前記通常動作モードにおいて前記相対的な遅延を非アクティブに維持する、請求項１に記載の電子回路。
【請求項３】
前記インタフェース素子が複数のイネーブル入力を有し、各イネーブル入力は、前記入力のうちの対応する１つからの信号をイネーブルし、前記制御回路は、動作中にアクティブ信号を受けて非アクティブ信号を供給するためのアクティブ出力を有し、このアクティブ出力が前記イネーブル入力に結合され、少なくとも１つのイネーブル入力は前記遅延素子を介して前記アクティブ出力に結合され、これにより、前記遅延素子は、前記アクティブ出力からの１つのアクティブ信号が異なる複数のイネーブル入力に到達する前の時間間隔同士の間に差を生じさせる、請求項１に記載の電子回路。
【請求項４】
前記インタフェース素子は一対の交差結合された論理ゲートを備え、少なくとも一方の論理ゲートは、論理セクションと、少なくとも一方の論理ゲートの出力と電子回路の電源接続部との間に直列に設けられた電源遮断素子とを備え、前記電源遮断素子は、少なくとも一方の論理ゲートの出力と電子回路の両方の電源接続部との間の接続を切換え可能に遮断するように配置され、前記インタフェース素子の各入力は、論理ゲートのうちの対応する１つの論理セクションに結合され、無効入力のうちの１つが、少なくとも一方の論理ゲートの電源接続素子の制御入力に結合されている、請求項３に記載の電子回路。
【請求項５】
−通常動作モードと試験モードとの間で電子回路を切換えるための試験制御回路であって、前記試験モードにおいて前記相対的な遅延をアクティブにするとともに、前記通常動作モードにおいて前記相対的な遅延を非アクティブにする試験制御回路と、
−試験パターンを電子回路にシフトインしおよび／または電子回路からシフトアウトするためのスキャンチェーンであって、前記試験パターンは、前記試験モードにおいて前記インタフェース素子の入力信号に影響を与え、少なくとも一方の前記論理ゲートの出力ノードが動的記憶ノードとして組み込まれているスキャンチェーンと、
を備えている、請求項４に記載の電子回路。
【請求項６】
前記試験モードにおいて試験結果パターンを伝送するためのスキャンチェーンを備え、このスキャンチェーンは、前記インタフェース素子の出力信号に依存する情報を読み取るために前記インタフェース素子に結合されている、請求項２に記載の電子回路。
【請求項７】
互いに非同期的に動作する構成要素と、１つの出力および少なくとも２つの入力を有し且つ各入力が前記構成要素のうちの対応する１つに結合されるとともに前記入力における信号の相対的なタイミングに応じて前記入力における信号の論理機能である論理出力信号を供給するインタフェース素子とを備えている電子回路の試験を行なう方法において、
−前記電子回路を試験モードに切換えるステップと、
−試験信号源から前記電子回路へ試験入力信号を加えるステップと、
−前記試験信号源が前記入力における異なる複数の信号に影響を与える前の時間間隔同士の間に差を生じさせるステップであって、試験制御回路は、前記試験モードにおいて前記差をアクティブにするとともに、通常動作モードにおいて前記差を非アクティブに維持するステップと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非同期的に動作する構成要素を有する電子回路の試験を行なう方法、および、非同期的に動作する構成要素を有する電子回路に関する。
【背景技術】
【０００２】
様々な理由により、互いに非同期的に動作する様々な構成要素を１つの電子回路内に組み込むことが望ましい場合がある。非同期的に動作するということは、互いに関連する所定の時間に電子回路の全ての動作を引き起こす（トリガする）全体的なクロック信号を電子回路が欠いていることを意味している。非同期的に動作する回路として、例えば、ハンドシェイク信号を使用して通信回路の対を同期させる回路、異なる構成要素のために独立したクロックを使用する回路、および、そのような回路の混合体を挙げることができる。
【０００３】
電子回路の様々な構成要素は、一般に、非同期的に動作するが、例えばデータをやりとりするために、あるいは、幾つかの動作を順序付けるためには、時間的に孤立した点にある特定の同期が時として必要である。そのため、構成要素からの論理入力信号とこれらの入力信号における相対的な移行タイミングとに依存する論理信号を生成する特定のインタフェース素子が使用される。そのようなインタフェース素子の一例は、構成要素からの要求に基づいて先着順に一つの構成要素を選択する度に一連の許可信号を生成するアービタ回路である。アービタ回路の論理機能は、対応する入力において論理ロー（ｌｏｗ）から論理ハイ（ｈｉｇｈ）への移行が検知され且つ他の出力のいずれもが論理ハイでない場合に、出力のうちの１つを論理ハイにすることである。
【０００４】
従来、電子回路の試験は、入力信号の様々な組み合わせを回路に加えるとともに、その結果として出力で得られるそれぞれの応答を、ビット毎にあるいは応答から混合されたサインにより、所定の「正しい」パターンと比較することによって行なわれる。試験パターンを加えるための好ましい技術は、試験中に電子回路の多くの要素（例えばフリップフロップ）を切換えてシフトレジスタを形成する所謂「スキャンチェーン」を使用する。このシフトレジスタは、スキャンチェーンと呼ばれる。入力信号は、スキャンチェーンを介して電子回路へと伝送されるとともに、スキャンチェーンから論理回路に対して加えられる。その後、結果として得られた応答パターンは、論理回路の出力から、スキャンチェーンへとロードされるとともに、スキャンチェーンにより回路を通じて試験結果比較器へと伝送される。したがって、僅かなオーバーヘッドで十分な試験を実行することができる。
【０００５】
この試験技術は、非同期的に動作する回路間にあるインタフェース素子においては満足に機能しない。そのようなインタフェース素子の論理出力信号は、入力信号の相対的なタイミングに依存しているため、従来の試験中において異なる入力信号を同時に加えても、再現可能な結果が得られない。インタフェース素子に達する信号の相対的なタイミングは、試験入力と論理回路との間の論理回路の速度に依存する場合がある。これにより、試験比較中に問題が生じる。
【０００６】
また、試験信号を加える前におけるインタフェース素子の入力信号の任意の変化は、出力信号の論理値に影響を与える場合があるとともに、出力信号が任意の所定の論理レベルを有しているか否かの問題にさえも影響を与える場合がある。ここでの特定の問題は不安定性であり、この不安定性は、入力信号のタイミングの近接度合い（ｃｌｏｓｅｎｅｓｓ）に依存する明確な出力をインタフェース素子が取る前の時間に影響を与える。スキャンチェーンを通じた入力信号の伝送に起因して、インタフェース素子の入力信号に変化が生じると、試験入力信号を加え始める時に、インタフェース素子が不確定な状態になる場合がある。また、これにより、出力信号を予測できなくなる。通常動作中にインタフェース素子から出力信号をサンプリングする際にも、同様の問題が生じる場合がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特に、本発明の目的は、その論理出力がその入力信号の相対的なタイミングに依存しているインタフェース素子から、出力信号を明確にサンプリングすることができる電子回路を提供することである。
【０００８】
特に、本発明の目的は、非同期的に動作する構成要素とこれらの構成要素に結合されたインタフェース素子とを有する電子回路であって、インタフェース素子の明確な検査を行なうことができる電子回路を提供することである。
【０００９】
特に、本発明の目的は、非同期的に動作する構成要素を有し且つその論理出力がその入力信号の相対的なタイミングに依存しているインタフェース素子から明確な出力信号を与える電子回路の試験を行なう方法を提供することである。
【００１０】
特に、本発明の更なる目的は、介在する論理回路を介して試験入力信号がインタフェース素子に影響を与える場合であっても、あるいは、関連する試験信号を加える前に様々なパターンの入力信号がインタフェース素子に加えられる場合であっても、試験中に明確な出力信号を提供するそのような方法または電子回路を提供することである。
【００１１】
特に、本発明の更なる目的は、電子回路の試験が行なわれていない通常動作中において、電子回路の速度に実質的に影響を与えないそのような方法または電子回路を提供することである。
【課題を解決するための手段】
【００１２】
本発明は、請求項１に係る回路を提供する。本発明において、電子回路は、サンプリングを行なった後、異なる遅延をもって入力信号によりインタフェース素子に影響を与える。この遅延は、サンプリングの前に選択的に引き起こされる（アクティブにされる）。したがって、一方では、通常は遅延によって回路の速度が低下しないが、他方では、遅延により、信号がインタフェース素子に影響を与える際の明確な時間的順序が確保される。これにより、インタフェース素子の出力信号がサンプリングされる際、この出力信号を予測することができる。
【００１３】
これは、特に、試験制御回路によって電子回路を試験モードと通常動作モードとの間で切換える場合に使用される。試験モードにおいて、通常の入力信号は、試験信号源からの試験信号に取って代えられる。試験制御回路は、試験モードにおいては様々な遅延を生じさせる（アクティブにする）とともに、通常動作モードにおいては遅延を生じさせない（非アクティブにする）。したがって、一方では、通常動作モードにおいて、遅延により回路の速度が低下しないが、他方では、試験モードにおいて、遅延により、試験信号がインタフェース素子に影響を与える際の明確な時間的順序が確保される。これにより、インタフェース素子の出力信号の試験が行なわれる際、この出力信号を予測することができる。その結果、出力と標準的な「良好な」出力とを比較する従来の試験回路を使用して、インタフェース素子の試験を行なうことができる。
【００１４】
一実施形態において、インタフェースは、作動中にインタフェース素子の入力を一時的に無効にし且つ互いに対して遅延した入力を再びイネーブルするために使用されるイネーブル入力を有している。したがって、様々な入力における信号により、明確な時間的順序で、インタフェース素子に対して影響を与えることが容易になる。別の方法として、明確な時間的順序は、試験信号源とインタフェース素子の様々な入力との間にある通常の信号経路中の１または複数の遅延線を使用することにより実現されても良い。この場合、遅延は、一時的に、例えば試験モード時に、アクティブにされる。しかしながら、インタフェース素子の入力をイネーブルすれば、当該試験の開始直前の入力信号の変化によってインタフェースが不安定な状態にならないようにすることができる。また、信号の効果の時間的順序は、試験信号源とインタフェース素子との間にある論理回路における任意の論理信号値に依存する遅延とは無関係である。
【００１５】
更なる実施形態において、インタフェース素子は、一組の交差結合された論理ゲートとして設けられる。この場合、論理ゲートは、クロック信号の制御下で、電源から切り離され、それにより、論理データを動的に保持する。本発明者等の同時係属中の特許出願において述べられているように、これは、通常動作中に信号経路とは異なる経路を通じて試験データを論理ゲートに伝送することができあるいは試験データを論理ゲートから伝送することができる構成へと論理ゲートを切換えるために使用できる。本発明において、異なる様々な論理ゲートのクロック信号がアクティブにされることにより、これらの論理ゲートに対する電力供給が互いに遅延をもってＯＮされる。これにより、信号は、明確な時間的順序をもってインタフェース素子に影響を与えることができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しながら、本発明に係る回路および方法のこれらの目的および他の目的並びに有利な態様について更に詳細に説明する。
【００１７】
図１は電子回路を示している。この電子回路は、組み合わせ論理回路１０と、記憶素子１２と、試験制御ユニット１４とを備えている。組み合わせ論理回路１０は、記憶素子１２に結合された入力および出力を有している（組み合わせ論理回路１０と他の構成要素とを接続するために１つのラインが示されているが、これらの各ラインが複数の独立した接続を表わしていても良いことは言うまでもない）。試験制御ユニット１４は、記憶素子１２に結合されている。また、電子回路は、別個の組み合わせ論理回路１６ａ，１６ｂと、遅延素子１７と、インタフェース素子１８とを含むように示されている。試験制御回路１４は、インタフェース素子１８のイネーブル入力１９ａ，１９ｂに対してそれぞれ直接におよび遅延素子１７を介して結合された試験準備出力を有している。
【００１８】
動作時、試験制御ユニットは、通常動作モードと試験動作モードとの間で選択するために、従来と同様の方法で記憶素子１２に結合される。通常動作モードにおいては、記憶素子１２からのデータが組み合わせ論理回路１０に供給されるとともに、その結果として得られる組み合わせ論理回路１０の論理出力データが記憶素子１２へとロードされる。このデータは、記憶素子１２から、再び、組み合わせ論理回路１０等へと供給されても良い。通常の動作において、幾つかの記憶素子１２は、トランスペアレントであっても良い。また、記憶素子１２からのデータが外部出力に供給されても良く、あるいは、外部入力から記憶素子１２へとデータが供給されても良い。試験モードにおいて、試験制御ユニットは、試験信号パターンを入力し、これらの信号パターンを組み合わせ論理回路１０に供給し、その結果として得られた試験出力パターンを取得して、検査のために試験信号パターンをシフトアウトさせるシフトレジスタとして動作するように、記憶素子１２に対して命令を出す。
【００１９】
通常の動作において、記憶素子１２の異なるもの同士は、互いに非同期的に動作しても良い。すなわち、同期されないクロック信号によって記憶素子の動作のタイミングが制御されても良く、あるいは、クロック信号の代わりにハンドシェイク信号を使用して記憶素子が動作しても良く、または、異なる記憶素子１２同士の間に所定のタイミング関係を作らない任意の他の形式のタイミングが使用されても良い。
【００２０】
この種の非同期動作には、特定のタイプのインタフェース素子１８が必要である。これらのインタフェース素子１８は、その入力信号の論理レベルに依存するだけでなくその入力信号の論理レベルにおける相対的な移行タイミングにも依存する論理出力信号レベルを生成する。一例として、そのようなインタフェース素子１８がたった１つだけ示されているとともに、このインタフェース素子１８の各入力と記憶素子１２との間に別個の論理回路１６ａ，１６ｂが示されている。しかしながら、実際には、電子回路がそのようなインタフェース素子１８を多く含んでいても良いことは言うまでもない。また、このインタフェース素子を記憶素子１２に対して結合する方法が単なる一例として示されている。複数のインタフェース素子が存在する場合、これらのインタフェース素子は、遅延素子１７を共有していても良い。
【００２１】
そのようなインタフェース素子の一例は、要求信号を受けるための入力と、それぞれが各入力に対応し且つ許可信号を生成するための出力とを有するアービタ回路（判定回路）である。アービタ回路は、多くても１つの許可信号を一時に先着順に論理ハイ（ｈｉｇｈ）にする。特に、出力のいずれもが論理ハイでない場合、アービタ回路は、その対応する第１の出力における信号を論理ハイにすることにより、その第１の入力における信号のロー（ｌｏｗ）からハイ（ｈｉｇｈ）への移行に応答する。アービタ回路は、第１の入力における信号が論理ローになると、第１の出力における信号を論理ローにする。第１の出力が論理ハイである時に、第２の入力においてローからハイへの移行が起こると、アービタ回路は、第１の出力における信号が論理ローになるまで、対応する第２の出力を論理ハイにしない。このように、論理出力レベルは、入力信号の相対的な移行タイミングによって決まる。
【００２２】
試験制御ユニット１４の試験準備出力および遅延素子１７は、試験中に予測できる出力信号をインタフェース素子１８に生成させるのに役立つ。通常の動作において、試験制御ユニット１４は、最初に、試験準備出力を、インタフェース素子１８の入力を無効にするレベルに維持する。試験モードにおける試験中に、試験制御ユニット１４は、最初に、試験準備出力を、インタフェース素子１８の入力を無効にするレベルにする。試験準備出力における信号がこのレベルにある間、記憶素子１２は、インタフェース素子１８の入力１９ａ，１９ｂにおける信号に影響を与える試験パターンをセットアップするように制御される。その後、試験制御ユニットは、試験準備出力における信号のレベルを変化させ、これにより、インタフェース素子１８の入力がイネーブルされる。遅延素子１７の動作により、第１の入力１９ａは、第２の入力１９ｂがイネーブルされる前の所定の時間間隔にイネーブルされる。したがって、記憶素子１２からの信号は、明確な時間的順序でインタフェース素子１８に影響を与え、これにより、その後の検査のために記憶素子１２へとロードされる明確な出力信号が生じる（インタフェース素子が適切に動作する場合）。
【００２３】
図１では、記憶素子１２との間に別個の論理回路１６ａ，１６ｂを有し且つ記憶素子１２に対して直接に結合される出力を有する試験インタフェースに関して本発明を説明してきたが、無論、本発明は、そのような構成に限定されない。すなわち、インタフェース素子１８は、記憶素子１２に対して直接に結合される入力を有していても良く、および／または、インタフェース素子の出力は、更に別の論理回路（図示せず）を介して、記憶素子に結合されていても良い。また、インタフェース素子１８は、各入力毎に１つの出力を有するように示されており、これはアービタ回路においては一般的ではあるが、無論、それよりも少ないあるいは多い数の出力を有するインタフェース素子を使用しても良く、これらの出力のうちの幾つかあるいは全てが記憶素子１２に結合されていても良い。また、試験結果がスキャンチェーン（走査鎖）１２からシフトアウトされる形態において本発明を説明してきたが、全ての結果が明示的に検査される必要はなく、例えば、従来と同様の方法で結果のサインが形成されても良いことは言うまでもない。
【００２４】
図２は、遅延素子１７と組み合わされたインタフェース素子１８の一例を示している。インタフェース素子１８は、フリップフロップ回路２０と、出力ステージ２２と、イネーブルゲート２４，２６とを有している。フリップフロップ回路２０は、一対の交差結合されたＮＡＮＤゲート２００，２０２を有している。出力ステージは一対のインバータ２２０，２２２を有しており、各インバータは、フリップフロップ２０のＮＡＮＤゲート２００，２０２のうちの対応する１つの出力と、インタフェース素子１８の対応する出力との間に結合されている。インバータ２２０，２２２は、その閾値電圧がＮＡＮＤゲート２００，２０２の閾値電圧よりも低くなるように形成されていることが好ましい。イネーブルゲート２４，２６はＡＮＤゲートであり、各ＡＮＤゲートは、インタフェース素子１８の信号入力に結合された第１の入力と、インタフェース素子１８の入力１９ａ，１９ｂのうちの対応する１つに結合された第２の入力と、フリップフロップ２０のＮＡＮＤゲート２００，２０２のうちの対応する１つの入力に結合された出力とを有している。したがって、ＡＮＤゲート２４，２６の第２の入力はそれぞれ、図１に示される試験制御ユニット１４の試験準備出力に対して直接に結合されあるいは遅延素子１７を介して結合されている。動作時、インタフェース素子１８は、その入力信号の両方が論理ローである場合、論理ローの出力信号を生成する。この場合、ＮＡＮＤゲート２００，２０２は、インバータ２２０，２２２によって反転される論理ハイの出力信号を生成する。通常の動作において、ＡＮＤゲート２４，２６の第２の入力における試験準備信号は、論理ハイである。一方の入力信号が論理ハイになると、この入力信号をＡＮＤゲート２４，２６を介して受けるＮＡＮＤゲート２００，２０２は、その出力を論理ローに切換え、その結果、対応するインバータ２２０，２２２の出力が論理ハイになる。その後、他方の入力信号も論理ハイに切り換わると、フリップフロップ２０は、その先の状態を単に維持する。
【００２５】
両方の入力信号がほぼ同時にハイに切り換わると、インバータ２２０，２２２は、ＮＡＮＤゲート２００，２０２からの出力信号がインバータ２２０，２２２の閾値レベルを下回るまで、論理ハイの出力信号を生成しない。ＮＡＮＤゲート２００，２０２の閾値レベルがインバータ２２０，２２２のそれよりも高いため、このようなことは、フリップフロップ２０が明確な状態を取り始める時にだけ起こる。入力における移行の時間的な近接度合い（ｃｌｏｓｅｎｅｓｓ）によっては、フリップフロップ２０がこの明確な状態を取り始めるまでに、ある程度の時間を要する場合がある。
【００２６】
無論、インタフェース素子の詳細が本発明と関係ないことは言うまでもない。例えば、特定の閾値を有するインバータ２２０，２２２を使用する代わりに、Ｐ−ＭＯＳトランジスタの主電流チャンネルとＮＭＯＳトランジスタの主電流チャンネルとが直列に配列された特定のセミインバータが使用されても良い。この場合、フリップフロップ２０の一方の出力は、これらのトランジスタの制御電極に結合され、前記直列の配列は、フリップフロップ２０の他方の出力と電源接続部との間に結合され、出力信号は、主電流チャンネル間のノードから得られる。このセミインバータ回路において、出力は、フリップフロップ２０の出力における信号の出力レベル間の差がセミインバータにおけるトランジスタの一方の閾値レベルを超える場合にのみ、移行を行なうことができる。
【００２７】
試験モードにおいて、試験準備信号がローの場合、ＡＮＤゲート２４，２６は、入力１９ａ，１９ｂからの信号を無効にする。フリップフロップ２０のＮＡＮＤゲート２００，２０２の入力における信号が両方ともローであると、フリップフロップ２０の出力信号が論理ハイにされ、インバータ２２０，２２２の出力信号が論理ハイにされる。また、試験モードにおいて、試験制御ユニット１４は、その後、試験準備信号を論理ハイにし、これにより、最初に、入力１９ａからの信号が第１のＡＮＤゲート２４を通り、遅延素子１７によって決定された遅延後に、入力１９ｂからの信号が第２のＡＮＤゲート２６を通る。したがって、入力１９ａ，１９ｂからの信号は、明確な時間的順序でフリップフロップ２０に達し、これにより、明確な時間の中でフリップフロップ２０が明確な状態になる。その結果、この試験中において、インタフェース素子からの出力信号を予測することができ、それにより、これらの出力信号を標準的な「正確な」出力値と比較することができる。
【００２８】
どのような種類の遅延素子１７が使用されても良い。遅延素子１７によって引き起こされる遅延は、試験準備信号がインタフェース素子１８の入力をイネーブルする際の試験用の単なる決定詞（ｄｅｔｅｒｍｉｎａｔｉｖｅ）であるため、インタフェース素子１８の入力が無効にされる場合には異なる遅延を与えるあるいは遅延を与えない非対称な遅延素子が使用されても良い。試験を迅速に行なうため、無効時に遅延を減らすようにしても良い。１つの遅延素子だけが示されているが、遅延素子によって引き起こされる遅延が入力をイネーブルする遅延同士の間に必要な差を与える限り、試験制御ユニット１４と両方の入力１９ａ，１９ｂとの間に遅延素子が設けられても良いことは言うまでもない。
【００２９】
図３は、インタフェース素子の実施形態の他の例を示している。この実施形態においては、遅延素子１７が排除され、ＡＮＤゲート３６とＮＡＮＤゲート２０２の入力との間に遅延素子３０が設けられている。したがって、試験準備信号をハイにするという効果を果たす遅延が存在する。この回路は、通常の動作中であっても遅延が常に入力信号に影響を与えるという欠点を有している。しかしながら、幾つかの回路においては、これが問題になることはない。
【００３０】
同様にして、入力を無効にする代わりに、記憶素子１２からインタフェース素子１８へと至る１または複数の信号経路中の任意の場所に、１または複数の遅延素子を挿入し、記憶素子１２から試験パターンが新たに加えられる時に入力信号の明確な時間的順序を確保するようにしても良い。この場合、これらの遅延素子に対して試験制御ユニット１４を結合することにより、通常の動作中には遅延素子による遅延を比較的短くするとともに、試験モード中には遅延素子による遅延を比較的長くすることが好ましい。このようにすると、通常の動作中に不必要な遅延が生じなくなる。この場合、記憶素子１２は、試験パターンが記憶素子へとシフトされる時間中に所定の出力信号を維持するように形成されていることが好ましい。
【００３１】
無論、適切なインタフェース素子を実現するために、多くの他の回路が使用されても良い。例えば、フリップフロップ２０に３入力ＮＡＮＤゲートを使用するとともに、３番目の入力に試験準備信号を結合することにより、ＡＮＤゲート２４，２６を排除しても良い。様々な種類のフリップフロップが使用されても良く、例えば交差結合されたＮＯＲゲートが使用されても良い。この場合、回路における１または複数の論理レベルの定義を逆にするなどしても良い。重要なことは、インタフェース素子の通常の入力信号が、試験前においては一時的にインタフェース素子の状態に影響を与えることができなくなり、その後、試験中においては、インタフェース素子の入力信号の時間的進展を明らかに予測できるような方法で再びインタフェース素子の状態に影響を与えることができるということである。
【００３２】
また、本発明は、アービタ機能または図２に示される相互排除機能に限定されない。その入力信号の相対的なタイミングに依存する任意の種類の周知のインタフェース機能が使用されても良い。イネーブル回路は、例えばその入力にＡＮＤゲート２４，２６等のＡＮＤゲートを加えることにより、あるいは、これらの回路を任意の他の適当な方法で変更することにより、周知のインタフェース回路に加えられても良い。試験制御ユニット１４からのイネーブル入力を異なる遅延をもって駆動することにより、明確な応答が得られる。
【００３３】
特に、本発明が２入力インタフェース素子に限定されないことは言うまでもない。多くの２入力インタフェース素子を組み合わせることにより、３つ以上の入力を有するインタフェース素子を簡単に実現することができる。この場合、無論、イネーブル信号は、異なる遅延をもって異なる入力をイネーブルしなければならない。インタフェース素子がカスケードで使用される場合、連続する一連のインタフェース素子は、カスケード内におけるその直前のものよりも長い遅延をもって、その都度イネーブルされても良い。無論、２入力インタフェース素子を組み合わせる代わりに、任意の多入力インタフェース回路が使用されても良い。この場合、加えられたイネーブル入力は、異なる遅延をもって、異なる入力からの入力信号をイネーブルする。
【００３４】
図３は、インタフェース回路が、無効時には両方の出力の論理レベルがゼロとなる状態にその出力を戻すとともに、イネーブル時にはその状態から開始する入力信号に対して応答する回路を示している。無論、本発明は、そのような開始状態に限定されない。本発明から逸脱することなく、複数の出力を異なる状態に設定するインタフェース素子が使用されても良い。
【００３５】
図４および図５は、無効時に異なる状態を取るインタフェース素子の実施例を示している。図４は、無効時に両方の入力がハイになる状態へと移行するインタフェース素子１８を示している。図５は、無効時に一方の入力が論理ハイとなり他方の入力が論理ローになる状態へと移行するインタフェース素子１８を示している。更なる実施形態において、インタフェース素子は、試験中に例えば記憶素子１２から供給される試験制御信号の制御下で選択されるプログラムされた初期状態を取るように形成されても良い。したがって、インタフェース素子の動作は、相対的なタイミングの異なる状態下で試験されても良い。
【００３６】
本発明は、例えば前述したような相互排除素子として使用されるインタフェース素子に限定されない。本発明は、タイミングに依存する出力信号を生成する任意のタイプのインタフェース素子に適用することができる。例えば、本発明は、セットリセットフリップフロップに適用することができる。そのようなフリップフロップは、第１の信号ライン上のパルスによって第１の状態にセットされるとともに、第２の信号ライン上の信号によって第２の状態にリセットされる。最後のパルスは、セットリセットフリップフロップのその後の状態を決定する。通常の動作中においては、セットされたパルスとリセットされたパルスとが重なり合うことはないが、試験モードにおいては、回路が試験用に形成されている場合、あるいは、通常の動作中に生じ得ない試験パターンが加えられる場合に、そのようなパルスの重なり合いが生じる虞がある。これにより、試験中において、決定論的でない動作が生じる虞がある。
【００３７】
交差結合されたＮＡＮＤゲート、例えば図２のＮＡＮＤゲートは、一時的に論理ローに下がるパルスがＮＡＮＤゲートの入力で使用される場合には、セットリセットフリップフロップとして使用できる回路の一例を形成する。試験前においては入力信号が一時的に回路の状態に影響を与えられないようにし且つ試験中においては入力信号が回路の状態に再び影響を与えられるようにすることにより、明確な試験が実現される。
【００３８】
図６は、本発明の一実施形態に係る電子回路の一部を示している。電子回路は、様々な組み合わせ論理回路６０ａ，６０ｂ，６０ｃと、スキャンチェーン６２と、試験制御ユニット６４と、遅延回路６６と、インタフェース素子６８とを有している。インタフェース素子６８は、スキャンチェーン６２の一部である。試験制御ユニット６４はスキャンチェーン６２に結合されており、組み合わせ論理回路は、スキャンチェーン６２に結合された入力および出力を有している。スキャンチェーン６２はセクション６２０ａ，６２０ｂを有しており、インタフェース素子６８は、スキャン経路（走査経路）を介して、一対のセクション６２０ａ，６２０ｂ間に結合されている。また、インタフェース素子６８は、セクション６２０ａ，６２０ｂの信号入力および信号出力を介してセクション６２０ａ，６２０ｂに結合されるとともに、信号経路を介して組み合わせ論理回路６０ａ，６０ｂに結合されている。一例として、更に別の組み合わせ論理回路６０ｃが示されている。任意の数のそのような組み合わせ論理回路６０ｃが存在していても良く、また、組み合わせ論理回路６０ａ，６０ｂ，６０ｃが任意の場所でスキャンチェーン６２に対して結合されていても良いことは言うまでもない。
【００３９】
一例として、セットリセットフリップフロップとして動作するインタフェース素子が使用される。インタフェース素子６８は、一対の交差結合されたＮＯＲゲート６８０ａ，６８０ｂと、一対の出力インバータ６８２ａ，６８２ｂと、一対の走査インバータ６８４ａ，６８４ｂとを有している。ノード６８６ａ，６８６ｂはそれぞれ、交差結合されたＮＯＲゲート６８０ａ，６８０ｂのうちの一方の出力と、走査インバータ６８２ａ，６８２ｂのうちの一方の出力と、出力インバータ６８４ａ，６８４ｂのうちの一方の入力とに結合されている。ＮＯＲゲート６８０ａ，６８０ｂ、走査インバータ６８２ａ，６８２ｂ、出力インバータ６８４ａ，６８４ｂは、そのクロック入力が試験制御ユニット６４のクロック出力に結合されたクロック装置である。ＮＯＲゲート６８０ａ，６８０ｂのクロック入力は、試験制御ユニット６４の同じクロック出力に結合されている。この場合、第１のＮＯＲゲート６８０ａのクロック入力は直接に試験制御ユニット６４のクロック出力に結合されており、第２のＮＯＲゲート６８０ｂのクロック入力は、遅延回路６６を介して、試験制御ユニット６４のクロック出力に結合されている。インタフェース素子６８は、走査インバータ６８２ａ，６８２ｂを介して走査経路に結合されているとともに、出力インバータ６８４ａ，６８４ｂを介して信号経路に結合されている。
【００４０】
図７は、インタフェース素子６８で使用されるタイプのクロックＮＯＲゲート６８０ａの一例を示している。クロックＮＯＲゲート６８０ａは、論理セクション７０と、電源トランジスタ７６ａ，７６ｂとを有している。論理セクション７０は、局部電源ノード７５ａ，７５ｂ間に結合されたＰＭＯＳトランジスタ７２ａ，７２ｂおよびＮＭＯＳトランジスタ７４ａ，７４ｂを有しており、その出力が出力ノード７９にあるＮＯＲ機能を果たすようになっている。電源トランジスタ７６ａ，７６ｂは、局部電源ノード７５ａ，７５ｂと、電子回路の大部分に対して電力を供給する共通電源ノード７８ａ，７８ｂとの間に結合された主電流チャンネルを有している。ＮＯＲゲート６８０ａのクロック入力は、電源トランジスタ７６ａ，７６ｂの制御電極に結合されている。ＮＯＲゲート６８０ａの信号入力および信号出力は、ＰＭＯＳトランジスタ７２ａ，７２ｂおよびＮＭＯＳトランジスタ７４ａ，７４ｂの制御ゲートと出力ノード７９とにそれぞれ結合されている。走査インバータ６８２ａ，６８２ｂおよび出力インバータ６８４ａ，６８４ｂは、無論、論理セクション７０がこれらのインバータの機能に適する論理セクションに取って代えられる点を除き、同様の構造を有している。電源トランジスタ７６ａ，７６ｂの機能は、両方の共通電源ノード７８ａ，７８ｂと出力ノード７９との間の接続の遮断（割込み）を制御することである。この機能は、これらのトランジスタの一方または両方を、クロックＮＯＲゲートの他の位置、例えば論理セクション７０のトランジスタと出力ノード７９との間の位置に配置することによって達成できることは言うまでもない。
【００４１】
動作時、図６の回路は、通常モードおよび試験モードで動作することができる。通常モードにおいて、試験制御ユニット６４からのクロック信号は、電源トランジスタ６６ａ，６６ｂの主電流チャンネルを通電状態にすることにより、ＮＯＲゲート６８０ａ，６８０ｂを通常のＮＯＲゲートとして動作させる。通常モードにおいて、クロック信号は、同様に、出力インバータ６８４ａ，６８４ｂを動作可能にするが、走査インバータ６８２ａ，６８２ｂは使用不能状態にされる。通常モードにおいて、スキャンチェーン６２のセクション６２０ａ，６２０ｂは、組み合わせ論理回路６０ａ〜６０ｄを通じて伝わる信号のための中間記憶素子として機能する。インタフェース素子６８は、セットリセットフリップフロップとして動作する。一時的にハイになるパルスを通常の入力に加えることにより、インタフェース素子をセットおよびリセットすることができる。
【００４２】
試験モードにおいて、回路は、最初に、試験パターンがスキャンチェーン６２を通じてシフトされるシフトイン段階に入る。シフト中、インタフェース素子６８は、スキャンチェーンにおけるダイナミックシフトレジスタ（動的シフトレジスタ）として動作する。このモードにおいて、スキャンチェーン６２は、走査インバータ６８２ａ，６８２ｂおよび対応する出力インバータ６８４ａ，６８４ｂの一方によって連続的に作動し、その後、走査インバータ６８２ａ，６８２ｂおよび対応する出力インバータ６８４ａ，６８４ｂの他方によって作動する。試験制御ユニット６４は、ＮＯＲゲート６８０ａ，６８０ｂからの電源を除去するクロック信号を供給することにより、また、クロック信号を走査インバータ６８２ａ，６８２ｂおよび出力インバータ６８４ａ，６８４ｂに加えることにより、シフトを行なう。これを交互に行なうことにより、電源電流を走査インバータ６８２ａ，６８２ｂおよび出力インバータ６８４ａ，６８４ｂへと交互に流すことができる。したがって、走査インバータ６８２ａ，６８２ｂの入力からの情報は、一方の段階で、走査インバータ６８２ａ，６８２ｂの出力へと反転されて送られるとともに、この情報は、走査インバータ６８２ａ，６８２ｂの出力から、他方の段階で、出力インバータ６８４ａ，６８４ｂの出力へと反転されて送られる。また、第２の段階で、新たな情報が、走査インバータ６８２ａ，６８２ｂの入力へと送られる。そのような一連の交互の段階を用いることで、試験パターンがスキャンチェーン６２を通じて送られる。
【００４３】
試験パターンが関連する記憶素子に達すると直ぐに、評価段階が始まる。試験制御ユニット６４が走査インバータ６８２にクロック信号を送ることにより、走査インバータ６８２は電源電流を受けなくなり、また、制御ユニット６４が出力インバータ６８４ａ，６８４ｂにクロック信号を送ることにより、出力インバータ６８４ａ，６８４ｂは電源電流を受けるようになる。その後、試験制御ユニット６４はＮＯＲゲート６８０ａ，６８０ｂにクロック信号を送り、これにより、ＮＯＲゲート６８０ａ，６８０ｂが電源電流を受ける。遅延素子６６により、ＮＯＲゲート６８０ａ，６８０ｂのうちの一方は、他方の前の明確な時間間隔に電源電流を受け始める。ＮＯＲゲート６８０ａ，６８０ｂは、電源電流を受け始めると直ぐに、インタフェース素子６８の関連する入力信号を含む信号を、その入力からその出力へと送り始める。
【００４４】
このようにして、入力信号は、次から次へとインタフェース素子の状態に影響を与え始めることができる。入力信号が状態（例えば、論理ロー）に影響を与えない限り、状態は、シフト段階中にスキャンチェーン６２を通じてインタフェース素子に供給された試験パターンからのデータによって決定される。評価段階の最後に、スキャンチェーン６２からの信号により、組み合わせ論理回路６０ａ〜６０ｄおよびインタフェース素子６８の出力で、出力信号が生じる。
【００４５】
評価段階後、出力データは、スキャンチェーン６２によって取得されるとともに、シフトアウト段階でスキャンチェーン６２を通じてシフトアウトされる。シフトアウトは、基本的にシフトインと同じ方法で試験制御ユニット６４により制御される。
【００４６】
このように、図６の回路は、入力信号のイネーブルおよびインタフェース素子６８の初期状態の設定の両方を行なう。この場合、インタフェース素子６８は、僅かな量の構成要素を必要とする回路を有している。セットリセットフリップフロップの形態で回路が示されているが、相互排除素子として機能するインタフェース素子を用いて同様の回路を実現できることは言うまでもない。また、ＮＯＲゲート６８０ａ，６８０ｂの代わりに、交差結合されたＮＡＮＤゲートが使用されても良い。
【００４７】
また、本発明が図６の回路に限定されないことは言うまでもなく、例えば、出力インバータ６８４ａ，６８４ｂのうちの一方の出力がインタフェース素子６８の走査インバータ６８２ａ，６８２ｂに対して直接に結合されている必要はない。他の記憶素子を介在させても良い。実際には、両方のＮＯＲゲート６８０ａ，６８０ｂをスキャンチェーン６２に含ませる必要はないかもしれない。すなわち、ＮＯＲゲートの一方が図１に示されるように制御されても良い。同様に、出力インバータ６８４ａ，６８４ｂをスキャンチェーンの一部として使用する必要はない。すなわち、他のインバータが使用されても良い。また、スキャンチェーン６２は、試験パターンをシフトインし且つ結果パターンをシフトアウトするために使用される必要はなく、試験パターンを加えまたは結果パターンを読み取るために他の方法が使用されても良い。
【００４８】
試験に関して回路を説明してきたが、言うまでもなく、入力信号がインタフェース回路に影響を与える遅延間の差を変えられるインタフェース素子は、試験以外の目的、例えばサンプリングの目的で使用することもできる。例えば、遮断（割込み）要求を得るためには、相互排除素子の出力をサンプリングする必要があるかもしれない。そのようなサンプリングを行なうと、インタフェース素子の不安定な状態がサンプリング時に生じる場合には、エラーを引き起こす虞がある。差動遅延を形成することにより、更に好ましくは、インタフェース素子の入力を一時的に無効にしてサンプリング前に前記入力を互いに遅延をもって再びイネーブルすることにより、そのような不安定な状態を防止することができ、あるいは、そのような不安定な状態が発生する可能性を少なくとも減らすことができる。しかしながら、試験制御回路を用いて遅延の起動を制御することが特に有益である。なぜなら、試験手続きは、試験制御回路が決定論的な応答を確保できない場合にインタフェース素子を含む試験結果を歪める特定の異常な回路動作（例えば試験パターンの送信）を必要とするためである。
【図面の簡単な説明】
【００４９】
【図１】電子回路を示している。
【図２】インタフェース素子の実施形態を示している。
【図３】インタフェース素子の実施形態を示している。
【図４】インタフェース素子の実施形態を示している。
【図５】インタフェース素子の実施形態を示している。
【図６】更に別の電子回路を示している。
【図７】クロックＮＯＲゲートを示している。
【符号の説明】
【００５０】
１０  組み合わせ論理回路
１２  記憶素子
１４  試験制御ユニット
１６ａ、１６ｂ  組み合わせ論理回路
１７  遅延素子
１８  インタフェース素子
１９ａ、１９ｂ  イネーブル入力
２０  フリップフロップ回路
２２  出力ステージ
２４、２６  イネーブルゲート
【図１】
2005530172.tif 000003
【図２】
2005530172.tif 000004
【図３】
2005530172.tif 000005
【図４】
2005530172.tif 000006
【図５】
2005530172.tif 000007
【図７】
2005530172.tif 000008
【図６】
2005530172.tif 000009
【国際調査報告】
2005530172.tif 000010
2005530172.tif 000011
2005530172.tif 000012