(57)【要約】開示された実施例は、追加的な費用のかかる回路を実現したり、あるいは比較的低速な逆正接参照テーブルを利用することなく、入力信号に対応する複素数の位相を求めるための、典型的な直交波周波数分割多重（ＯＦＤＭ）受信機に備えられる回路の利用に関する。複素数の大きさが正規化され、当該複素数の位相に比例した出力を生成するため、閉ループを介し処理される。
2005535224.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に対応する複素数の位相を決定する方法であって、
正規化された複素数を取得するため、前記複素数を正規化するステップと、
前記複素数の位相に比例した信号を生成するため、前記正規化された複素数を閉ループを介し処理するステップと、
前記複素数の位相に比例した信号から前記複素数の位相を決定するステップと、
から構成されることを特徴とする方法。
【請求項２】
請求項１記載の方法であって、さらに、
直交波周波数分割多重（ＯＦＤＭ）信号を受信するステップを有し、
前記複素数は、前記ＯＦＤＭ信号の少なくとも一部に対応する、
ことを特徴とする方法。
【請求項３】
請求項１記載の方法であって、
前記正規化された複素数を処理するステップは、ループ収束を待機するステップを有することを特徴とする方法。
【請求項４】
請求項３記載の方法であって、
前記待機するステップは、所定数のクロックサイクルに対して実行されることを特徴とする方法。
【請求項５】
請求項１記載の方法であって、
前記位相を決定するステップは、前記複素数の位相を生成するため、前記複素数の位相に比例した信号をある数により除算するステップを有することを特徴とする方法。
【請求項６】
請求項４記載の方法であって、
前記ある数は２であることを特徴とする方法。
【請求項７】
請求項１記載の方法であって、
前記複素数を正規化するステップは、
反転された複素数を取得するため、前記複素数を反転するステップと、
前記反転された複素数の共役複素数を決定するステップと、
前記反転された複素数の共役複素数と前記複素数を乗算するステップと、
から構成されることを特徴とする方法。
【請求項８】
請求項１記載の方法であって、
前記複素数を正規化するステップは、
平方された複素数の大きさを生成するため、前記複素数の大きさを平方するステップと、
反転された平方された複素数の大きさを生成するため、前記平方された複素数の大きさを反転するステップと、
平方された複素数を取得するため、前記複素数を平方するステップと、
前記反転された平方された複素数の大きさと前記平方された複素数を乗算するステップと、
から構成されることを特徴とする方法。
【請求項９】
複素数の位相を決定する装置であって、
正規化された複素数を生成するため、前記複素数を正規化する回路と、
前記正規化された複素数を受信し、前記複素数の位相に比例した出力を生成する閉ループ回路と、
から構成されることを特徴とする装置。
【請求項１０】
請求項９記載の装置であって、
該装置は、直交波周波数分割多重（ＯＦＤＭ）受信機に備えられることを特徴とする装置。
【請求項１１】
請求項９記載の装置であって、
前記複素数の位相に比例した出力は、前記複素数の位相の２倍であることを特徴とする装置。
【請求項１２】
請求項９記載の装置であって、
前記正規化された複素数は、所定の期間に前記閉ループ回路に与えられることを特徴とする装置。
【請求項１３】
請求項１２記載の装置であって、
前記所定の期間は、所定数のクロックサイクルに対応することを特徴とする装置。
【請求項１４】
請求項９記載の装置であって、
前記複素数を正規化する回路は、
反転された複素数を取得するため、前記複素数を反転するよう構成される回路と、
前記反転された複素数の共役複素数を決定するよう構成される回路と、
前記反転された複素数の共役複素数と前記複素数を乗算するよう構成される回路と、
から構成されることを特徴とする装置。
【請求項１５】
請求項９記載の装置であって、
前記複素数を正規化する回路は、
平方された複素数の大きさを生成するため、前記複素数の大きさを平方するよう構成される回路と、
反転された平方された複素数の大きさを生成するため、前記平方された複素数の大きさを反転するよう構成される回路と、
平方された複素数を取得するため、前記複素数を平方するよう構成される回路と、
前記反転された平方された複素数の大きさと前記平方された複素数を乗算するよう構成される回路と、
から構成されることを特徴とする装置。
【請求項１６】
直交波周波数分割多重（ＯＦＤＭ）受信機であって、
送信されたＯＦＤＭ信号を受信し、前記送信されたＯＦＤＭ信号の少なくとも一部を複素数に変換する回路と、
正規化された複素数を生成するため、前記複素数を正規化する回路と、
前記正規化された複素数を受信し、前記複素数の位相に比例した出力を生成する閉ループ回路と、
から構成されることを特徴とする受信機。
【請求項１７】
請求項１６記載のＯＦＤＭ受信機であって、
前記複素数の位相に比例した出力は、前記複素数の位相の２倍であることを特徴とする受信機。
【請求項１８】
請求項１６記載のＯＦＤＭ受信機であって、
前記正規化された複素数は、所定数のクロックサイクルにおいて前記閉ループ回路に与えられることを特徴とする受信機。
【請求項１９】
請求項１６記載のＯＦＤＭ受信機であって、
前記複素数を正規化する回路は、
反転された複素数を取得するため、前記複素数を反転するよう構成される回路と、
前記反転された複素数の共役複素数を決定するよう構成される回路と、
前記反転された複素数の共役複素数と前記複素数を乗算するよう構成される回路と、
から構成されることを特徴とする受信機。
【請求項２０】
請求項１６記載のＯＦＤＭ受信機であって、
前記複素数を正規化する回路は、
平方された複素数の大きさを生成するため、前記複素数の大きさを平方するよう構成される回路と、
反転された平方された複素数の大きさを生成するため、前記平方された複素数の大きさを反転するよう構成される回路と、
平方された複素数を取得するため、前記複素数を平方するよう構成される回路と、
前記反転された平方された複素数の大きさと前記平方された複素数を乗算するよう構成される回路と、
から構成されることを特徴とする受信機。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
［発明の技術分野］
本発明は、直交波周波数分割多重（ＯＦＤＭ）信号に関する。
［発明の背景］
本セクションは、本発明の様々な特徴に関連する従来技術による様々な特徴を読者に紹介することを目的とする。ここでの説明は、本発明の様々な特徴のより良い理解を容易にするため、読者に背景情報を提供するのに有用であると考えられる。このため、これらの説明はこれに基づき読まれるべきであり、従来技術として認めることを意図するものではないということを理解すべきである。
【０００２】
無線ＬＡＮ（ＷＬＡＮ）は、建物やキャンパス内の有線ＬＡＮの代替として、あるいはその拡張として実現されるフレキシブルなデータ通信システムである。電磁波を利用して、ＷＬＡＮは、有線接続の必要性を最小限に抑えながら、大気中でのデータの送受信を行う。このため、ＷＬＡＮは、データ接続性とユーザ可動性を併せ持ったものであり、簡単化された設定を通じて可動ＬＡＮを可能にする。リアルタイム情報の送受信を行うための携帯型端末（例えば、ノートブックコンピュータなど）を利用することによる生産性向上から利益を受ける産業として、デジタルホームネットワーキング、ヘルスケア、小売、製造及び倉庫産業があげられる。
【０００３】
ＷＬＡＮの製造業者は、ＷＬＡＮの設計時に選択可能な範囲の送信技術を有する。いくつかの技術例として、マルチキャリアシステム、スプレッドスペクトルシステム、ナローバンドシステム及び赤外線システムがあげられる。各システムは各自の長所と短所を有するが、１つのタイプのマルチキャリア送信システムである直交波周波数分割多重化（ＯＦＤＭ）は、ＷＬＡＮ通信に対して顕著な有用性を有することが証明されてきた。
【０００４】
ＯＦＤＭは、チャネルを介したデータの効率的な送信を行うためのロウバストな技術である。この技術は、チャネル帯域幅の範囲内において複数のサブキャリア周波数（サブキャリア）を利用して、データを送信するものである。これらサブキャリアは、サブキャリアスペクトルの分離及び隔離を行い、これによりキャリア間干渉（ＩＣＩ）を回避するため、チャネル帯域幅の一部を無駄にしうる従来の周波数分割多重化（ＦＤＭ）と比較して、最適な帯域幅効率に対して構成される。他方、ＯＦＤＭサブキャ利の周波数スペクトルはＯＦＤＭチャネル帯域幅内でかなり重複しているが、にもかかわらずＯＦＤＭは各サブキャリに変調された情報の分解及び復元を可能にする。
【０００５】
ＯＦＤＭ信号によるチャネルを介したデータの送信はまた、従来の送信技術に対していくつかの他の効果を提供する。このような効果の一部として、マルチパス遅延スプレッド及び周波数選択的フェージング（ｆａｄｉｎｇ）に対する耐性、効率的なスペクトルの利用、単純化されたサブチャネルの等価、及び良好な干渉特性があげられる。
【０００６】
ＯＦＤＭ信号の処理では、入力信号に対応する与えられた複素数の位相を決定することがしばしば望ましい。このような複素数の一例は、周波数領域サブキャリア値である。入力信号を表す複素数の位相を決定することができることは、送信データに対する受信データの最大完全性を保証するため、受信したデータ信号を同期化するなどの多くの目的に対して有用である。従来、複素数の位相の決定には、当該複素数の位相の正接（タンジェント）をまず求めることが必要とされる。ここで、
正接＝虚部／実部
である。複素数の正接の決定後、逆正接参照テーブルを利用して、入力信号に対応する複素数の位相角を決定することができる。求められる精度に応じて、このような逆正接参照テーブルはかなり大規模なものとなり、ハードウェアにより実現するにはコストがかかってしまうであろう。逆正接参照テーブルにアクセスすることなく、入力信号に対応する複素数の位相を決定することが可能な方法及び装置が所望される。
［発明の概要］
開示された実施例は、追加的費用を要する回路の実現または相対的に低速な逆正接参照テーブルの利用を行うことなく、入力信号に対応する複素数の位相を検出するため、典型的な直交波周波数分割多重化（ＯＦＤＭ）受信機に備えられる回路の利用に関する。入力信号に対応する複素数の大きさは正規化され、これにより、サンプルの複素部分の指数を抽出する効果を有することとなる。この指数は、数値制御されたオシレータ（ＮＣＯ）を備える閉ループを通じてわたされるようにしてもよい。この閉ループへの入力値は、当該ループが入力サンプルの任意の位相に対して収束するのを可能にするのに十分長い所定数のクロックサイクルに対して一定とされてもよい。収束後、ＮＣＯの出力は、入力信号に対応する複素数の位相に比例する信号となるであろう。ＮＣＯ出力を所望の位相値に変換するのに、さらなる数学的処理が必要とされるかもしれない。
［好適実施例の詳細な説明］
本発明の特徴及び効果が、実施例により与えられる以下の説明からより明らかになるであろう。
【０００７】
図１を参照するに、典型的なＯＦＤＭ受信機１０の第１要素は、ＲＦ受信機１２である。ＲＦ受信機１２の多数の変形が存在し、これらは当該技術分野では周知であるが、典型的にはＲＦ受信機１２は、アンテナ１４、低ノイズアンプ（ＬＮＡ）１６、ＲＦバンドパスフィルタ１８、自動ゲイン制御（ＡＧＣ）回路２０、ＲＦミキサ２２、ＲＦキャリア周波数ローカルオシレータ２４及びＩＦバンドパスフィルタ２６から構成される。
【０００８】
アンテナ１４を介して、ＲＦ受信機１２は、チャネル通過後、ＲＦ  ＯＦＤＭ変調キャリアに接続される。その後、これをＲＦローカルオシレータ２４により生成された周波数ｆｃｒを有する受信機キャリアとミキシングすることにより、ＲＦ受信機１２は、受信ＩＦ  ＯＦＤＭ信号を取得するため、ＲＦ  ＯＦＤＭ変調キャリアをダウン変換する。受信機キャリアと送信機キャリアとの間の周波数の差は、キャリア周波数オフセットΔｆｃに寄与する。
【０００９】
この受信したＩＦ  ＯＦＤＭ信号は、ミキサ２８及び３０に接続され、それぞれ同相のＩＦ信号と９０°シフトされた（直交）ＩＦ信号とミキシングされ、同相及び直交ＯＦＤＭ信号がそれぞれ生成される。ミキサ２８に供給される同相ＩＦ信号は、ＩＦローカルオシレータ３２により生成される。ミキサ３０に供給される９０°位相シフトしたＩＦ信号は、それをミキサ３０に与える前に、同相ＩＦ信号を９０°位相シフタ３４を介しわたすことにより、ＩＦローカルオシレータ３２の同相ＩＦ信号から導出される。
【００１０】
その後、同相及び直交ＯＦＤＭ信号はそれぞれアナログ＝デジタル変換器（ＡＤＣ）３６及び３８にわたされ、クロック回路４０により決定されるサンプリングレートｆｃｋ＿ｒによりデジタル化される。ＡＤＣ３６及び３８はそれぞれ、同相及び直交離散時間ＯＦＤＭ信号を形成するデジタルサンプルを生成する。受信機と送信機のサンプリングレートの差は、サンプリングレートオフセットΔｆｃｋ＝ｆｃｋ＿ｒ−ｆｃｋ＿ｔとされる。
【００１１】
その後、ＡＤＣ３６及び３８からのフィルタ処理されていない同相及び直交離散時間ＯＦＤＭ信号は、それぞれデジタルローパスフィルタ４２及び４４にわたされる。ローパスデジタルフィルタ４２及び４４の出力は、受信したＯＦＤＭ信号のフィルタ処理された同相及び直交サンプルとなる。このようにして、受信したＯＦＤＭ信号は、複素数値ＯＦＤＭ信号ｒｉ＝ｑｉ＋ｊｐｉの実部と虚部をそれぞれ表す同相サンプル（ｑｉ）と直交サンプル（ｐｉ）に変換される。その後、この受信したＯＦＤＭ信号の同相及び直交（実数値及び虚数値）サンプルは、ＦＦＴ４６に送られる。ここで、受信機１０の従来技術によるある実現形態では、ＩＦミキシング処理前にアナログ＝デジタル変換が実行される。このような実現形態では、ミキシング処理は、デジタルミキサとデジタル周波数シンセサイザの利用を伴う。また、受信機１０の多数の従来技術による実現形態では、デジタル＝アナログ変換がファルタ処理後に実行される。
【００１２】
ＦＦＴ４６は、各ＯＦＤＭシンボルインターバルにおいて、サブキャリアを変調するのに利用された周波数領域サブシンボルのシーケンスを復元するため、受信したＯＦＤＭ信号の高速フーリエ変換（ＦＦＴ）を実行する。その後、ＦＦＴ４６は、これらサブシンボルのシーケンスをデコーダ４８に送信する。
【００１３】
デコーダ４８は、ＦＦＴ４６から送られた周波数領域サブシンボルのシーケンスから送信されたデータビットを復元する。この復元処理は、ＯＦＤＭ送信機に与えられたデータビットのストリームに理想的には一致すべきデータビットのストリームを取得するため、周波数領域サブシンボルを復号することにより実行される。この復号処理は、例えば、ブロック及び／または畳み込み符号化サブシンボルからデータを復元するためのＶｉｔｅｒｂｉ復号化及び／またはＲｅｅｄ−Ｓｏｌｏｍｏｎ復号化を含むことができる。
【００１４】
図２を参照するに、本発明の一例となるＯＦＤＭシンボルフレーム５０が示される。シンボルフレーム５０は、ＯＦＤＭシンボルの各サブキャリアに対する既知の送信値を含むトレーニングシーケンスまたはシンボル５２と、所定数のサイクリックプリフィックス５４とユーザデータのペアを有する。例えば、参照することにより個々に含まれる提案されているＥＴＳＩ−ＢＲＡＮ  ＨＩＰＥＲＬＡＮ／２（欧州）及びＩＥＥＥ８０２．１１ａ（米国）の無線ＬＡＮ規格は、６４の既知の値またはサブシンボル（すなわち、５２の非ゼロの値及び１２のゼロ値）をトレーニングシーケンスの選択されたトレーニングシンボル（例えば、提案されたＥＴＳＩ規格の「トレーニングシンボルＣ」と提案されたＩＥＥＥ規格の「ロングＯＦＤＭトレーニングシンボル」など）に割り当てる。ユーザデータ５６は、所定のサブキャリアに埋め込まれた既知の送信値を含む所定数のパイロット５８を有する。例えば、提案されたＥＴＳＩ及びＩＥＥＥ規格は、ビン（ｂｉｎ）またはサブキャリ±７及び±２１に位置する４つのパイロットを有する。本発明は提案されたＥＴＳＩ−ＢＲＡＮ  ＨＩＰＥＲＬＡＮ／２（欧州）及びＩＥＥＥ８０２．１１ａ（米国）無線ＬＡＮ規格に準拠する受信機において動作するものとして説明されるが、他のＯＦＤＭシステムにより本発明の教示を実現することは、当業者の技術の範囲内であるとみなされる。
【００１５】
図３は、入力信号に対応する複素数の位相を抽出するための回路のブロック図である。ＯＦＤＭ信号の処理では、ＢＰＦ２６（図１）からの出力などの複素数の位相を決定することがしばしば望ましい。どの位相の複素数が既知であることが所望されるかは、図３における参照番号６０により特定される。複素数は、一般に以下のように表されるかもしれない。すなわち、
｜ａ｜ｅｊ＊φ
上記表現において、｜ａ｜は当該複素数の大きさであり、φはラジアンによる当該複素数の位相角度である。
【００１６】
この位相角を抽出するため、複素数表示は、角度φを決定するよう数学的に処理される必要がある。この数学的処理における第１のステップは、サンプルの複素表現から指数を抽出することである。指数の抽出は、サンプルの大きさを１に正規化することにより実現されてもよい。複素数の大きさを正規化することにより、一定のゲイン閉ループ処理が保証され、これにより一定数のクロックサイクルに対するループ収束が保証される。複素数の大きさを正規化するステップは、所定数のクロック後に出力されるループのサンプリングを可能にし（すなわち、当該ループが収束したと判明した後）、これにより相対的に効果であり潜在的に信頼性の低いループクロックインジケータを実現する必要性がなくなる。
【００１７】
複素数を正規化するため、当該複素数の大きさ｜ａ｜は、典型的には大部分のＯＦＤＭ受信機に配備される（すなわち、特別に備えられる必要がない）平方回路６２により平方される。平方回路６４は、複素数全体の値（実部と虚部の両方）を平方する。本発明が実現されるＯＦＤＭ受信機にさらなる平方回路がない場合、平方回路６２を利用して、複素数の平方と共に当該複素数の大きさの平方が決定されてもよい。反転回路６６（典型的には、大部分のＯＦＤＭ受信機に備えられている）は、平方回路６２の出力の反転に利用される。平方回路６４と反転回路６６の出力は、乗算器６８により合成される。乗算器６８の出力は、ｅ２ｊ＊φとして表される複素数の平方の正規化された値に等しくされる。
【００１８】
ここで、複素数の大きさは正規化されており、当該複素数の位相角を決定する第２ステップは、閉ループを介し乗算器６８の出力を送信することからなる。典型的にはＯＦＤＭ受信機において実現される（すなわち、特別に追加される必要のない）２次キャリアトラッキングループは、この目的に対して有用である。
【００１９】
乗算器６８の出力が、ループの安定化を保証するため、所定数のクロックサイクルに対するトラッキングループ（デロテータ（ｄｅｒｏｔａｔｏｒ）７０から始まる）に設けられる必要があるということは、当業者には理解されるであろう。与えられたＯＦＤＭ受信機構成においてループ安定化を保証するのに必要とされる正確なクロックサイクル数は、当業者により容易に決定されるかもしれない。さらに、ループ安定化に必要とされるクロックサイクル数の決定は、本発明の重要な特徴ではない。
【００２０】
典型的なＯＦＤＭ受信機のキャリアトラッキングループなどの閉ループによる複素数の処理の説明から継続させるため、乗算器６８からの出力はデロテータ７０に与えられ、デロテータ７０の出力が位相検出器７２にわたされる。位相検出器７２の出力は、積分ゲインアンプ（ｉｎｔｅｇｒａｌ  ｇａｉｎ  ａｍｐｌｉｆｉｅｒ）７４と比例ゲインアンプ（ｐｒｏｐｏｒｔｉｏｎａｌ  ｇａｉｎ  ａｍｐｌｉｆｉｅｒ）７６にわたされる。積分ゲインアンプ７４の出力は、インテグレータ７８に与えられる。インテグレータ７８の出力は、比例ゲインアンプ７６の出力と加算回路８０により合成される。加算回路８０の出力は、正弦／余弦参照テーブル８４を与える数値制御オシレータ（ＮＣＯ）８２に与えられる。正弦／余弦参照テーブル８４の出力は、デロテータ７０へのフィードバックとして与えられる。
【００２１】
例示された実施例では、ＮＣＯ８２の出力は、入力信号に対応する複素数の位相の２倍に等しい。除算回路８４によりＮＣＯ８２の出力を２で割ることにより、当該複素数の位相角φに等しい信号８６が生じる。従って、本発明は、厄介で費用のかかる逆正接参照テーブルを必要とすることなく、入力信号に対応する複素数の位相角を決定する。
【００２２】
図４は、複素数を正規化するための回路の他の実施例である。図４に示される実施例では、複素数６０は反転回路９０により反転される。サンプルを反転したものの共役複素数は、共役複素数回路９２により決定される。乗算器９４は、共役複素回路９２の出力と複素数６０とを乗算する（実部と虚部両方とも）。複素数６０の正規化された値である乗算器９４の出力は、ロテータ（ｒｏｔａｔｏｒ）７０から始まる図３に示される閉ループ回路に与えられてもよい。その後、当該信号の処理が図３を参照して接続されるように継続されてもよい。
【００２３】
図５は、本発明の一実施例による処理を示すプロセスフロー図である。プロセス全体は、参照番号１００により参照される。ステップ１０２において、本プロセスは開始される。ステップ１０４において、入力信号に対応する複素数が取得される。この複素数は、ＯＦＤＭ受信機により受信されたＯＦＤＭ信号の一部を表すものであってもよい。ステップ１０６において、当該複素数が正規化される。正規化は、ハードウェア的方法、ソフトウェア的方法及びハードウェアとソフトウェアの組み合わせによる方法を含む任意の既知の方法を用いて実行されてもよい。複素数の正規化に利用される回路の例が、図３（デロテータ７０に与えられる回路）及び図４を参照して例示及び説明される。上述のように、入力信号に対応する複素数の正規化は、所定数の受信機クロックサイクル内でのループ収束が保証可能となることを確実にする。
【００２４】
次に、ステップ１０８において、正規化された複素数が閉ループに与えられる。このようなループの一例として、ＯＦＤＭ受信機に典型的に与えられるキャリアトラッキングループがある。ステップ１１０において、閉ループへの入力が所定数のクロックサイクルに対して維持される。上述のように、所定数のクロックサイクルだけ待機する目的は、複素数の位相に比例した値の周りへのループ収束を可能とするためである。ステップ１１２において、複素数の位相を生成するため、ループ出力は２で割られる。本発明の方法は、入力信号に対応する複素数の位相を決定するため、費用がかかり時間浪費的な逆正接参照テーブルを実現する必要性を解消する。ステップ１１４において、図５のプロセスは終了する。
【００２５】
本発明は様々な改良及び代替的形態の影響を受けるかもしれないが、特定の実施例が図面の例により示され、ここで詳細に説明された。しかしながら、本発明は、開示された特定の形態に本発明を限定することを意図したものではないということは理解されるべきである。むしろ、本発明は、以下に添付されたクレームにより画定される本発明の趣旨及び範囲内に属するすべての改良、均等物及び代替物をカバーするものである。
【図面の簡単な説明】
【００２６】
【図１】図１は、一例となるＯＦＤＭ受信機のブロック図である。
【図２】図２は、ＯＦＤＭシンボルフレーム内のトレーニングシーケンス、ユーザデータ及びパイロット信号の配置を示す図である。
【図３】図３は、入力信号に対応する複素数の位相を抽出する回路のブロック図である。
【図４】図４は、入力信号に対応する複素数を正規化する回路の他の実施例である。
【図５】図５は、本発明の一実施例の処理を示すプロセスフロー図である。
【図１】
2005535224.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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