(57)【要約】  リプログラマブル不揮発性メモリアレイ及びそれを構成するメモリセルを開示する。半導体メモリセルの各々は、ゲート酸化膜のような超薄膜誘電体の周りに構成されるデータ記憶素子を有する。ゲート酸化膜を使用して、超薄膜誘電体にストレスを与えてブレークダウン（ソフトまたはハードブレークダウン）させてメモリセルのリーク電流レベルを設定することにより情報を記憶する。セルが引き込む電流を検知することによりメモリセルからの読出しが行なわれる。適切と考えられる超薄膜誘電体は、現在利用できる先端ＣＭＯＳロジックプロセスにより一般的に利用可能な約５０オングストローム以下の厚さの高信頼度のゲート酸化膜である。メモリセルに対して、ソフトブレークダウンが生じるまでゲート酸化膜にストレスを与えて最初の書込みを行なう。次にメモリセルに対して、ゲート酸化膜のブレークダウンを大きくすることにより後続の再書込みを行う。
2005515624.tif 000002
【特許請求の範囲】
【請求項１】
選択ライン及びアクセスラインを有するメモリアレイに有用なリプログラマブルメモリセルであって、
ＭＯＳ電界効果トランジスタを備え、前記ＭＯＳ電界効果トランジスタはゲート、前記ゲートの下に横たわるゲート誘電体、前記ゲート誘電体及び前記ゲートの両方の下に横たわり、離間する関係に配置されてチャネル領域をそれらの間に画定する第１及び第２不純物半導体領域を有し、
ＭＯＳデータ記憶素子を備え、前記ＭＯＳデータ記憶素子は導電性構造、前記導電性構造の下に横たわる超薄膜誘電体、及び前記超薄膜誘電体及び前記導電性構造の両方の下に横たわる第１不純物半導体領域を有し、前記ＭＯＳデータ記憶素子の前記第１不純物半導体領域は前記ＭＯＳ電界効果トランジスタの前記第１不純物半導体領域に接続され、前記超薄膜誘電体は選択的なブレークダウンを生じて複数のブレークダウン状態の内の一つのブレークダウン状態になることができ、
前記ＭＯＳ電界効果トランジスタの前記ゲートに接続される選択ラインセグメントと、
前記ＭＯＳ電界効果トランジスタの前記第２不純物半導体領域に接続される第１アクセスラインセグメントと、そして
前記ＭＯＳデータ記憶素子の前記導電性構造に接続される第２アクセスラインセグメントと、を備えるメモリセル。
【請求項２】
前記ＭＯＳデータ記憶素子の各々は、前記超薄膜誘電体及び前記導電性構造の両方の下に横たわり、前記ＭＯＳデータ記憶素子の前記第１不純物領域に隣接する反転可能領域を含む請求項１記載のメモリセル。
【請求項３】
前記ＭＯＳデータ記憶素子の各々は、前記超薄膜誘電体及び前記導電性構造の両方の下に横たわり、前記ＭＯＳデータ記憶素子の前記第１不純物領域と一体化した第２不純物領域を含む請求項１記載のメモリセル。
【請求項４】
前記ＭＯＳ電界効果トランジスタの前記ゲート誘電体及び前記ＭＯＳデータ記憶素子の前記超薄膜誘電体は共通の超薄膜ゲート酸化膜層から形成される請求項１記載のメモリセル。
【請求項５】
前記ＭＯＳ電界効果トランジスタの前記ゲート誘電体は前記ＭＯＳデータ記憶素子の前記超薄膜誘電体よりも厚い請求項１記載のメモリセル。
【請求項６】
リプログラマブルメモリアレイを動作させる方法であって、前記リプログラマブルメモリアレイは、複数の行ライン、複数の列ライン、少なくとも一つのソースライン、及び前記行ラインと前記列ラインとが交わるそれぞれの交点の複数のメモリセル、を備え、前記メモリセルの各々は前記列ラインの内の一つと前記少なくとも一つのソースラインとの間のＭＯＳデータ記憶素子に直列接続されるＭＯＳ電界効果トランジスタを有し、前記ＭＯＳトランジスタはさらに前記行ラインの一つに接続されるゲートを有し、そして前記ＭＯＳデータ記憶素子はデータを物理的に記憶する超薄膜誘電体を含み、前記超薄膜誘電体は選択的なブレークダウンを生じて複数のブレークダウン状態の内の一つのブレークダウン状態に至ることができ、
第１の電圧を前記行ラインの内の選択された一つの行ラインに印加して前記選択行ラインに接続されるゲートを有するＭＯＳ電界効果トランジスタの各々をオンさせ、
第２の電圧を前記列ラインの内の選択された一つの列ラインに印加し、そして
第３の電圧を前記少なくとも一のソースラインに印加し、
前記第２の電圧及び前記第３の電圧により前記選択行ライン及び前記選択列ラインに接続される前記メモリセルの前記超薄膜誘電体の両端に、前記メモリセルの前記超薄膜誘電
体をブレークダウンさせて前記複数のブレークダウン状態の内の一つのブレークダウン状態に至らしめるのに十分な電位差が生じる、方法。
【請求項７】
前記メモリセルに対して、前記超薄膜誘電体の両端に第２の電位差を生じさせて前記超薄膜誘電体をさらにブレークダウンさせて前記複数のブレークダウン状態の内の別のブレークダウン状態に至らしめることにより再書込みを行なう請求項６記載の方法。
【請求項８】
前記第２の電位差は前記電位差よりも大きい請求項７記載の方法。
【請求項９】
前記メモリセルに対して、前記超薄膜誘電体の両端に前記電位差をさらに長い期間の間に亘って生じさせて前記超薄膜誘電体をさらにブレークダウンさせて前記複数のブレークダウン状態の内の別のブレークダウン状態に至らしめることにより再書込みを行なう請求項６記載の方法。
【請求項１０】
前記メモリセルに対して、前記超薄膜誘電体の両端に第２の電位差をさらに長い期間の間に亘って生じさせて前記超薄膜誘電体をさらにブレークダウンさせて前記複数のブレークダウン状態の内の別のブレークダウン状態に至らしめることにより再書込みを行なう請求項６記載の方法。
【請求項１１】
前記メモリセルに対して、前記行ラインの内の一つの前記選択行ラインに対する前記第１の電圧を増大させて前記超薄膜誘電体をブレークダウンさせて前記複数のブレークダウン状態の内の別のブレークダウン状態に至らしめるために使用する電流量を大きくすることにより再書込みを行なう請求項６記載の方法。
【請求項１２】
前記メモリセルに対して、前記ＭＯＳデータ記憶素子を流れる電流量をモニターし、そして前記電流量が所定のしきい値を超えるとメモリセルに書込みが行なわれたと判断することにより読出しを行なう請求項６記載の方法。
【請求項１３】
前記メモリセルに対して、前記所定のしきい値を大きくすることにより消去を行なう請求項１２記載の方法。
【請求項１４】
複数の行ライン、複数の列ライン、少なくとも一つの共有ライン、及びメモリにおいて前記行ラインと前記列ラインとが交わるそれぞれの交点の複数のメモリセル、を備えるリプログラマブルメモリアレイであって、前記メモリセルの各々は、
ＭＯＳ電界効果トランジスタを備え、前記ＭＯＳ電界効果トランジスタはゲート、前記ゲートの下に横たわるゲート誘電体、前記ゲート誘電体及び前記ゲートの両方の下に横たわり、離間する関係に配置されてチャネル領域をそれらの間に画定する第１及び第２不純物半導体領域を有し、および
ＭＯＳデータ記憶素子を備え、前記ＭＯＳデータ記憶素子は導電性構造、前記導電性構造の下に横たわる超薄膜誘電体、及び前記超薄膜誘電体及び前記導電性構造の両方の下に横たわる第１不純物半導体領域を有し、前記ＭＯＳデータ記憶素子の前記第１不純物半導体領域は前記ＭＯＳ電界効果トランジスタの前記第１不純物半導体領域に接続され、前記超薄膜誘電体は選択的なブレークダウンを生じて複数のブレークダウン状態の内の一つのブレークダウン状態になることが可能であり、
前記列ラインの内の一つの列ラインは前記ＭＯＳ電界効果トランジスタの第２不純物半導体領域、または前記ＭＯＳデータ記憶素子の前記導電性構造に接続され、前記少なくとも一つの共有ラインの内の一つの共有ラインは前記ＭＯＳデータ記憶素子の前記導電性構造、または前記ＭＯＳ電界効果トランジスタの前記第２不純物半導体領域に接続される、リプログラマブルメモリアレイ。
【請求項１５】
前記ＭＯＳデータ記憶素子の内の一つのＭＯＳデータ記憶素子は、前記超薄膜誘電体及び前記導電性構造の両方の下に横たわり、前記ＭＯＳデータ記憶素子の前記第１不純物領域に隣接する反転可能領域を含む請求項１４記載のメモリアレイ。
【請求項１６】
前記ＭＯＳデータ記憶素子の各々は、前記超薄膜誘電体及び前記導電性構造の両方の下に横たわり、前記ＭＯＳデータ記憶素子の前記第１不純物領域と一体化した第２不純物領域を含む請求項１４記載のメモリアレイ。
【請求項１７】
前記ＭＯＳ電界効果トランジスタの前記ゲート誘電体及び前記ＭＯＳデータ記憶素子の前記超薄膜誘電体は共通の超薄膜ゲート酸化膜層から形成される請求項１４記載のメモリアレイ。
【請求項１８】
複数の行ライン、複数の列ライン、少なくとも一つの共有ライン、及びメモリにおいて前記行ラインと前記列ラインとが交わるそれぞれの交点の複数のメモリセル、を備えるリプログラマブルメモリアレイであって、前記メモリセルの各々は、前記列ラインの内の一つと前記少なくとも一つの共有ラインの内の一つとの間のデータ記憶素子に直列接続される選択トランジスタを有し、前記選択トランジスタはさらに前記行ラインの一つに接続されるゲートを有し、そして前記データ記憶素子はデータを物理的に記憶する超薄膜誘電体を含み、前記超薄膜誘電体は選択的なブレークダウンを生じて複数のブレークダウン状態の内の一つのブレークダウン状態に至ることが可能な、リプログラマブルメモリアレイ。
【請求項１９】
前記データ記憶素子はＭＯＳハーフトランジスタである請求項１８記載のメモリ。
【請求項２０】
前記データ記憶素子はＭＯＳキャパシタである請求項１８記載のメモリ。
【請求項２１】
データ記憶素子に直列接続される選択トランジスタを備え、前記選択トランジスタは、導電性構造、前記導電性構造の下に横たわり、かつ、データを物理的に記憶する超薄膜誘電体、及び前記超薄膜誘電体及び前記導電性構造の両方の下に横たわる第１不純物半導体領域を有し、前記選択トランジスタは、前記メモリセルのアドレスを指定するように制御可能なゲートを有し、前記超薄膜誘電体は選択的なブレークダウンを生じて複数のブレークダウン状態の内の一つのブレークダウン状態になることが可能な、リプログラマブル不揮発性メモリセル。
【請求項２２】
前記データ記憶素子はＭＯＳハーフトランジスタである請求項２１記載のメモリ。
【請求項２３】
前記データ記憶素子はＭＯＳキャパシタである請求項２１記載のメモリ。
【請求項２４】
前記メモリセルに対して、前記導電性構造と前記第１不純物半導体領域との間に電圧を印加することにより前記超薄膜誘電体をブレークダウンさせて前記複数のブレークダウン状態の内の一つのブレークダウン状態に至らしめることにより再書込みを行なう請求項２１記載のメモリセル。
【請求項２５】
前記メモリセルに対して、前記導電性構造と前記第１不純物半導体領域との間に電圧を印加している間に、前記データ記憶素子を流れる電流を検出することにより読出しを行なう請求項２４記載のメモリセル。
【請求項２６】
さらに、前記選択トランジスタのゲートに変えることのできる電圧を印加して前記超薄膜誘電体に選択的なブレークダウンを生じさせて前記複数のブレークダウン状態の内の一つのブレークダウン状態に至らしめる手段を備える請求項２１記載のメモリセル。
【請求項２７】
さらに、前記データ記憶素子を流れる電流量を判断する電流検出手段を備え、前記電流検出手段は、前記電流量が所定のしきい値を超える場合に前記メモリセルに書込みが行なわれていることを示し、前記所定のしきい値を変えることにより前記メモリセルに対して論理的に消去を行なう請求項２１記載のメモリセル。
【請求項２８】
導電性構造、前記導電性構造の下に横たわる超薄膜誘電体、及び前記超薄膜誘電体及び前記導電性構造の両方の下に横たわる第１不純物半導体領域を有するリプログラマブルＭＯＳデータ記憶素子であって、前記記憶素子に対して、前記超薄膜誘電体をブレークダウンさせることにより書込みを行ない、前記記憶素子に対して、前記データ記憶素子を流れる電流を検出することにより読出しを行い、前記超薄膜誘電体は選択的なブレークダウンを生じて複数のブレークダウン状態の内の一つのブレークダウン状態に至ることが可能な、リプログラマブルＭＯＳデータ記憶素子。
【請求項２９】
前記超薄膜誘電体はゲート酸化膜である請求項２８記載のメモリセル。
【請求項３０】
前記ゲート酸化膜は５０オングストロームよりも薄い請求項２９記載のメモリセル。
【請求項３１】
さらに、前記選択トランジスタのゲートに変えることのできる電圧を印加して前記超薄膜誘電体に対して選択的なブレークダウンを生じさせて前記複数のブレークダウン状態の内の一つのブレークダウン状態に至らしめる手段を備える請求項２８記載のメモリセル。
【請求項３２】
さらに、前記データ記憶素子を流れる電流量を判断する電流検出手段を備え、前記電流検出手段は、前記電流量が所定のしきい値を超える場合に前記メモリセルに書込みが行なわれていることを示し、前記所定のしきい値を変えることにより前記メモリセルに対して論理的に消去を行なう請求項２８記載のメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は３５ＵＳＣ１２０に基づき、「超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイ」と題する２００１年９月１８日出願の米国出願シリーズ番号０９／９５５，６４１の優先権をここに主張するものである。
【０００２】
（技術分野）
本発明はリプログラマブル不揮発性メモリに関し、特にＭＯＳゲート誘電体のような超薄膜誘電体のブレークダウン現象を使用してデジタル情報を記憶する不揮発性リプログラマブル半導体メモリに関する。
【背景技術】
【０００３】
不揮発性メモリは電源供給が断たれたときに保存データを保持するものであり、この特性は多くの異なるタイプのコンピュータ及び他の電子デバイスにおいて必要とされる、または少なくとも強く望まれるものである。一般的に利用可能なタイプの不揮発性メモリはプログラマブル読み取り専用メモリ（「ＰＲＯＭ」）であり、このメモリはフューズ、アンチフューズなどの、ワードラインとビットラインとの交点に位置する素子と、フローティングゲートアバランシェ注入金属酸化膜半導体（「ＦＡＭＯＳ」）トランジスタなどの電荷捕獲素子を使用して論理情報を記憶する。ＰＲＯＭは通常、再書込みができない。
【０００４】
キャパシタの二酸化シリコン層のブレークダウンを使用してデジタルデータを記憶する一つのタイプのＰＲＯＭセルの例が、ライシンガらによる２００１年４月１０日発行の特許文献１に開示されている。ライシンガらが開示した基本的なＰＲＯＭは酸化物キャパシタ及び接合ダイオードの直列接続を交点素子として使用する。ストレスを加えられていないキャパシタは論理値０を表し、電気的なブレークダウンを経たキャパシタは論理値１を表す。二酸化シリコン層の厚さを調整して所望の動作特性を得る。二酸化シリコンは約１０Ｃ／ｃｍ２（クーロン／ｃｍ２）の破壊寿命を有する。１０ボルトの電圧を１０ｎｍの厚さのキャパシタ誘電体に印加すると（１０ｍＶ／ｃｍの電界強度となる）約１ｍＡ／ｃｍ２の電流が流れる。１０ボルトの電圧印加では、メモリセルに書込みを行なうためにそれ相応の時間を要する。しかしながら、キャパシタ誘電体をより薄く設計して電気破壊の間に生じる大きな電力損失を減らすとより大きな利点が得られる。例えば、３〜４ｎｍの厚さのキャパシタ誘電体を有するメモリセル構造は約１．５Ｖで動作させることができる。キャパシタ誘電体はその電圧ではまだ破壊されないので、１．５Ｖはメモリセルからデータを読み出すのに十分な電圧である。データを例えば５Ｖで記憶させると、メモリセル構造の一つのセル集合体に約１ｍｓ以内で書込みを行なうことが出来る。この場合に生じるキャパシタ誘電体１ｃｍ２当たりのエネルギー損失は約５０ワット（１０クーロン＊５Ｖ）である。所望の電力損失が約０．５ワットであるとすると、１ギガビットのメモリに書込みを行なうためには約１００秒かかる。許容電力損失がさらに大きいと、書込みはそれに応じてより高速に行なうことができる。
【０００５】
或るタイプの不揮発性メモリは書込み、消去を繰り返し行なうことができ、ＥＰＲＯＭとして公知の消去可能なプログラマブル読み出し専用半導体メモリと、ＥＥＰＲＯＭとして公知の電気的消去可能なプログラマブル読み出し専用半導体メモリを含む。ＥＰＲＯＭメモリは、紫外光照射により消去が行なわれ、種々の電圧印加により書込みが行なわれるのに対し、ＥＥＰＲＯＭメモリは、種々の電圧印加により消去及び書込みの両方が行なわれる。ＥＰＲＯＭ及びＥＥＰＲＯＭは一般的に浮遊ゲートとして知られる適切な構造を有
し、この浮遊ゲートは記憶するデータに依存する形で充電及び放電される。浮遊ゲートの電荷は素子のしきい値電圧ＶＴを決定し、この値はメモリからの読出しを行なってそこに記憶されているデータを求めるときに感知される。通常、これらのタイプのメモリセルのゲート酸化膜ストレスを最小化するために精力が注がれる。
【０００６】
金属酸窒化シリコン（「ＭＮＯＳ」）素子として知られる素子はソースとドレインとの間のシリコンに位置し、二酸化シリコン層、窒化シリコン層及びアルミニウム層を含むゲート構造により覆われるチャネルを有する。ＭＮＯＳ素子は、適切な電圧パルスをゲートに印加して電子を酸窒化ゲートに捕獲させる（ＶＴＨ（ｈｉｇｈ））、または電子を酸窒化ゲートから放出させる（ＶＴＨ（ｌｏｗ））ことにより２つのしきい電圧状態、（ＶＴＨ（ｈｉｇｈ））と（ＶＴＨ（ｌｏｗ））との間で切り替わる。通常、これらのタイプのメモリセルのゲート酸化膜ストレスを最小化するために精力が注がれる。
【０００７】
ゲートコントロールダイオードのゲートに保存する電荷を使用して論理値０及び１を記憶する接合ブレークダウンメモリセルはホフマンらによる１９７７年７月１９日発行の特許文献２に開示されている。電荷は、ゲートコントロールダイオードのｐ型電極とゲート電極との間に形成される容量を使用することによりゲートに保存される。電荷保存は、二酸化シリコン層及び二酸化シリコンに代わる窒化シリコン層から形成されるキャパシタの複合誘電体を使用することにより加速させる。消去電圧をゲートコントロールダイオードの電極に印加すると、酸化膜−窒化膜界面が負電荷で満たされ、この負電荷は消去動作が終了した後も保持される。この負の界面電荷によりゲートコントロールダイオードは消去電圧の供給を停止した後でも誘起型接合モードで動作することができる。その後ゲートコントロールダイオードからの読出しが行なわれると、このダイオードのチャネルが電界誘起型接合ブレークダウンを起こし、飽和電流が流れる。電界誘起型接合ブレークダウン電圧は金属学的な接合ブレークダウン電圧よりも低い。しかしながら、書込み電圧をゲートコントロールダイオードの電極に印加すると、二酸化シリコン膜／窒化シリコン膜界面が正電荷で埋まり、この電荷は書込み動作が完了した後も保持される。その後ゲートコントロールダイオードからの読出しが行なわれると、チャネルが存在しないのでこのダイオードはブレークダウンしない。ほんのわずかな電流が流れる。異なる電流フローが感知されるので異なる論理状態を示すことになる。
【０００８】
種々のタイプの不揮発性メモリを形成するために使用する種々のプロセスを改善すると、先端ＣＭＯＳロジックプロセスのような広く使用されるプロセスの改善を遅れさせてしまう傾向がある。例えば、フラッシュＥＥＰＲＯＭデバイスのデバイス用などのプロセスは、標準先端ＣＭＯＳロジックプロセスよりも３０％多いマスク工程を使用する傾向にあり、これらのマスク工程の使用により、このようなデバイスに通常見られる高電圧発生回路、トリプルウェル、浮遊ゲート、ＯＮＯ層、及び特殊なソース及びドレイン接合に必要な種々の特殊な領域及び構造を形成する。従って、フラッシュデバイス用のプロセスは標準先端ＣＭＯＳロジックプロセスよりも一世代または二世代遅れたものとなり、ウェハ当たりのコストベースで約３０％高くつく傾向にある。別の例として、アンチフューズ用のプロセスは種々のアンチフューズ構造及び高電圧回路の形成に適したものでなければならないので、これも標準先端ＣＭＯＳプロセスよりも約一世代遅れたものとなる傾向にある。
【０００９】
一般的に、キャパシタ及びトランジスタのような金属−酸化膜−シリコン（ＭＯＳ）素子に使用する二酸化シリコン層の形成には細心の注意が求められる。二酸化シリコン層が集積回路の製造中または後に続く正常な動作の間にストレスを受けないことを保証するために高度なレベルで注意を払う必要があり、そうすることにより所望の素子特性を実現し、長期に亘って安定したものとする。製造中にどの位多くの注意を払うべきかについての一例が黒田による１９９３年８月３１日発行の特許文献３に開示されている。黒田は、拡
散層及び分流器を使用してウェハ製造プロセス中にワード線に蓄積される電荷を放電させることを示している。この電荷蓄積を回避することにより、大きな電界をゲート絶縁膜に印加させないで、ワード線をゲート配線として使用するトランジスタの特性の変動及びゲート絶縁膜の劣化及びブレークダウンを防止できることが保証される。回路設計においてどの位多くの注意を払って正常回路動作中のトランジスタの二酸化シリコン層にストレスを与えないようにするかについての一例が田村らによる２００１年６月１９日発行の特許文献４に開示されている。田村らは、一の実施形態においてｐチャネルＭＯＳトランジスタと直列接続され、別の実施形態においてｎチャネルＭＯＳトランジスタと直列接続されたアンチフューズを有するアンチフューズ回路を開示している。アンチフューズをアンチフューズ回路の形成に通常必要な膜形成プロセスを追加することなく形成するが、田村らは別の問題に遭遇している。アンチフューズが一旦短絡してしまうと、それに直列接続されたトランジスタはトランジスタの二酸化シリコン層をブレークダウンさせるのに十分な高電圧に晒される。田村らは、第１のトランジスタがブレークダウン電位に晒されるのを回避するために回路に別のトランジスタを付加することを示している。
【特許文献１】米国特許第６，２１５，１４０号
【特許文献２】米国特許第４，０３７，２４３号
【特許文献３】米国特許第５，２４１，２００号
【特許文献４】米国特許第６，２４９，４７２号
【発明を実施するための最良の形態】
【００１０】
本発明はリプログラマブル不揮発性メモリセル及びメモリアレイである。不揮発性メモリはゲート酸化膜のような超薄膜誘電体の周りに構成するデータ記憶素子を有する半導体メモリセルからなり、この超薄膜誘電体は超薄膜誘電体にストレスを与えてブレークダウン（ソフトまたはハードブレークダウン）させ、メモリセルのリーク電流レベルを設定することにより情報を記憶するために使用される。メモリセルからの読出しは、セルが引き込む電流をセンスすることにより行なわれる。適切な超薄膜誘電体は、例えば約５０オングストローム厚さ以下の高品質ゲート酸化膜であり、この酸化膜は、例えば現在利用可能な先端ＣＭＯＳロジックプロセスにおいて普通に使用されている。このような酸化膜は一般的に、膜堆積、シリコン活性領域における酸化膜成長、またはこれらの組み合わせにより形成する。他の適切な誘電体には、酸化膜−窒化膜−酸化膜複合体、複合酸化膜などが含まれる。
【００１１】
メモリセルは、メモリセルに再書込みが行なわれるときに、「ソフト」ブレークダウンから「ハード」ブレークダウンに遷移する誘電体ブレークダウンの大きさを増大させることにより再書込みが可能となる。この現象を利用して有限回ではあるがメモリセルに再書込みを行なうことができる。
【００１２】
以下の記載において、特定の形での詳細について多く説明することにより本発明の実施形態を完全に理解できる。しかしながらこの関連分野の当業者であれば、本発明は一つ、またはそれより多くの特定の形での詳細に関する説明を受けなくても実施することができる、或いは他の方法、構成要素、材料などにより実施することができることを理解できるであろう。他の例においては、本発明の態様が不明瞭にならないように、公知の構造、材料、または動作は詳細には示さない、或いは記載しない。
【００１３】
この明細書を通じて「ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ」または「ａｎ  ｅｍｂｏｄｉｍｅｎｔ」と表現することにより、実施形態に関連する形で記載される特定の性能、構造、または特性が本発明の少なくとも一つの実施形態に含まれることを示唆している。このようにこの明細書を通じて色々な箇所で出てくる「ｉｎ  ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ」または「ｉｎ  ａｎ  ｅｍｂｏｄｉｍｅｎｔ」という表現は、必ずしも全てが同じ実施形態を指しているのではない。また、特定の性能、構造、または特性は一つ以上の実施形態
において適切であればどのような形にでも組み合わせることができる。
【００１４】
まず、スマートカードに組み込まれるメモリセル及びメモリアレイについての詳細な記載を開示する。次に、メモリセル及びメモリアレイを組み込んだスマートカードについての記載を開示する。
【００１５】
このような幾つかのメモリセルを含むメモリアレイ１００の任意の４×４部分の例を図１の模式図に示す。図１は１６個のメモリセルを示し、これらのメモリセルの各々は１個のＭＯＳトランジスタ及び１個のＭＯＳハーフトランジスタを含む。メモリセルは、例えば第１行Ｒ１と第１列Ｃ１の交点においてｎチャネルＭＯＳトランジスタ１１５を含み、このトランジスタはそのゲートが第１行ラインＲ１、そのソースがソースラインＳ１、そしてそのドレインがＭＯＳハーフトランジスタ１１１の一端子に接続される。
【００１６】
ＭＯＳトランジスタ１１５はこの明細書においては選択トランジスタとも呼ばれ、特定のメモリセルを「選択して」書込み又は読出しを行なうために使用する。以下の記載からわかるように、書込みステップの間、大きな電圧を選択トランジスタ及びＭＯＳハーフトランジスタ１１１に印加してＭＯＳハーフトランジスタ１１１のゲート酸化膜をブレークダウンさせる。しかしながら、選択トランジスタのゲート酸化膜をブレークダウンさせるのは望ましくない。従って、選択トランジスタのゲート酸化膜は、別の幾つかの実施形態においては、ＭＯＳハーフトランジスタ１１１のゲート酸化膜よりも厚い酸化膜となるように形成される。さらに、または別の形態として、選択トランジスタをブレークダウンに対してより大きな耐性を示すＩ／Ｏ素子に置き換えることができる。
【００１７】
ＭＯＳハーフトランジスタ１１１のゲートは列ラインＣ１に接続される。図１に示す他のメモリセルは、ハーフトランジスタ−トランジスタペア１１２及び１１６，１１３及び１１７，１１４及び１１８，１２５及び１２１，１２６及び１２２，１２７及び１２３，１２８及び１２４，１３１及び１３５，１３２及び１３６，１３３及び１３７，１３４及び１３８，１４５及び１４１，１４６及び１４２，１４７及び１４３、及び１４８及び１４４から形成される。
【００１８】
ＭＯＳハーフトランジスタは次のように動作する。書込み又は読出しの間、（ｐ型活性領域用の）正の電圧をキャパシタの一端子であるゲートに印加する。ゲートはキャパシタの一のプレートとして機能し、そしてｎ型反転層をゲート下に形成する機能も有する。反転層はキャパシタの他のプレートとして機能し、そしてソース／ドレイン領域とともにキャパシタの第２端子を形成する。
【００１９】
図１のアレイ１００のハーフトランジスタ型データ記憶素子を使用すると、ハーフトランジスタを多くの従来のＭＯＳ及びＣＭＯＳプロセスを使用して形成することができ、このプロセスに一切マスク工程を追加することがないので有利である。しかしながら、必要に応じて他のタイプの超薄膜誘電体データ記憶素子を使用することができる。例えば、キャパシタ型データ記憶素子はいずれの方向にも書込みを行なうことができ、そして超薄膜誘電体にストレスを加えると抵抗が小さくなるという利点があるが、幾つかのプロセスでは余分のマスク工程が必要となる。ハーフトランジスタ型データ記憶素子を図３の断面図に示し、キャパシタ型データ記憶素子を図４の断面図に示す。
【００２０】
メモリアレイ１００の４×４部分のみを示すが、実際はそのようなメモリアレイは、例えば先端０．１３マイクロメートルＣＭＯＳロジックプロセスを使用して形成する場合に約１ギガビットオーダーのメモリセルを含み、そしてＣＭＯＳロジックプロセスがさらに改善されると、より大規模のメモリを実現することができる。メモリ１００は実際にはバイト単位及びページ単位及び冗長行（図示せず）に配置するが、所望の形であればどのよ
うに配置してもよい。多くの適切なメモリ配置方法がこの技術分野で公知になっている。
【００２１】
図２はメモリアレイ１００の一部の部分レイアウト図２００を示し、図３は例示としてのＭＯＳ集積回路３００の断面を示し、この断面により、図２のレイアウト図に従ってトランジスタ−ハーフトランジスタペア１１５及び１１１、及び１２１及び１２５により形成されるペアメモリセルに対応するＭＯＳ集積回路の基本的な構造形態が示される。図２のレイアウト図は、例えば先端ＣＭＯＳロジックプロセスに適している。この明細書で使用する「ＭＯＳ」という用語はその文字の通り、金属−酸化膜−シリコンを意味する。文字「Ｍ」は「金属（ｍｅｔａｌ）」ゲート構造を表し、そして文字「Ｏ」は酸化膜（ｏｘｉｄｅ）を表し、ＭＯＳという用語は、不純物のドープされたポリシリコン及び他の良好な導電体を含むあらゆるゲート材料だけでなく、二酸化シリコンに限定されない種々の異なるタイプのゲート誘電体に関するものとして一般的に理解され、そしてこの用語はこの明細書ではその意味で使用される。例えば、誘電体は酸化膜または窒化膜のようなどのようなタイプの誘電体であってもよく、この誘電体は或る時間の間に亘って電圧が印加されるとハードまたはソフトブレークダウンを起こす。一の実施形態においては、約５０オングストロームの厚さの熱成長ゲートシリコン酸化膜を使用する。
【００２２】
メモリアレイ１００は格子の形状にレイアウトすることが好ましく、この場合Ｃ１及びＣ２のような列ラインがＲ１、Ｒ２、Ｒ３及びＲ４のような行ラインだけでなく拡散ソースラインにも直交する。パターン２１３（図２）を含む活性領域マスクを使用して酸化膜トレンチ３０２及び３１４（図３）を含む酸化膜絶縁構造を形成し、そして３１３（図３）のような活性領域を画定するが、この活性領域にはメモリアレイの種々のトランジスタ、ハーフトランジスタ及び拡散ソースラインが含まれることになる。行ラインＲ１と列ラインＣ１の交点のＭＯＳハーフトランジスタ１１１及びＭＯＳトランジスタ１１５、及び行ラインＲ２と列ラインＣ１の交点のＭＯＳハーフトランジスタ１２５及びＭＯＳトランジスタ１２１は次の方法によりｐウェル活性領域３１３に形成される。
【００２３】
超薄膜ゲート酸化膜層３１２を形成した後にポリシリコンの成膜とポリシリコンへのドーピングが続き、このポリシリコンは、２１１，２１４，２２１及び２２４のような、ハーフトランジスタ１１１，１２５のゲート３１１及び３０１（だけでなくハーフトランジスタ１１２及び１２６、及び他のハーフトランジスタのゲート（図示せず））用のパターン、及び選択トランジスタ１１５，１２１，１１６及び１２２（だけでなく他の選択トランジスタ）のゲートとしても機能するＲ１及びＲ２のような行ラインＲ１及びＲ２用のＲ１及びＲ２のようなパターンを含むゲートマスクを使用してパターニングされる。種々のソース及びドレイン領域をＮＬＤＤ（ｎｅｇａｔｉｖｅ  ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）プロセス工程（注入、スペーサ、及びｎ＋ソース／ドレイン注入）により形成し、ｎ＋領域３０６，３０８及び３１０を形成する。領域３０８も拡散ソースラインの一部である。パターン２１０，２１５，２２０及び２２５（図２）を含むコンタクトマスクを使用してゲート３０１及び３１１（図３）、及び他のゲート（図示せず）にコンタクトするコンタクトビアを形成する。メタルマスクはＣ１及びＣ２のような列ラインを形成するＣ１及びＣ１（図２）で示す破線パターンを含み、これらの列ラインはＲ１、Ｒ２、Ｒ３及びＲ４のようなポリシリコン行ラインだけでなく拡散ソースラインに直交する。メモリ１００の他のトランジスタ−ハーフトランジスタペアは同じ方法で同時に形成される。
【００２４】
図４は例示としてのＭＯＳ集積回路４００の断面を示し、この断面はＭＯＳ集積回路の基本的な構造形態を示している。断面４００は、図３のハーフトランジスタ１２５及び１１１を別のタイプの超薄膜誘電体データ記憶素子、すなわちキャパシタ４２５及び４１１で置き換えたことを除いて図３の断面３００と同様である。行ラインＲ１と列ラインＣ１の交点のキャパシタ４１１はポリシリコンゲート３１１により形成し、このポリシリコン
ゲートにはパターン２１０で画定されるメタルコンタクトがコンタクトし、そしてこのポリシリコンゲートはゲート酸化膜３１２及び深く拡散したｎ＋領域４１０を覆う。同様に、行ラインＲ２と列ラインＣ１の交点のキャパシタ４２５はポリシリコンゲート３０１により形成し、このポリシリコンゲートにはパターン２１５で画定されるメタルコンタクトがコンタクトし、そしてこのポリシリコンゲートはゲート酸化膜３１２及び深く拡散したｎ＋領域４０６を覆う。
【００２５】
ｎ＋領域４０６及び４１０により、電流を流すために反転層の形成状態に依存する図３のハーフトランジスタ１２５及び１１１に比べて、キャパシタ４２５及び４１１が非常に低い抵抗の導電状態を有することができる。キャパシタ４２５及び４１１の別の利点は、電流をいずれかの方向に流すことによりこれらに書込みを行なうことができるということである。キャパシタ４０６及び４１０の不利な点は、これらが通常、商業化レベルで利用されているプロセスの変更を必要とし、マスク工程及び／又は注入工程を追加する必要があることである。例えば、ｎ＋領域４０６及び４１０の形成に適した技術として、ゲートポリシリコン成膜前に埋込みｎ＋注入層を形成する、またはポリシリコン成膜及びエッチング後に注入不純物を側方に拡散させて埋込みｎ＋注入層を形成するという方法を使用する。ｎ＋領域４０６及び４１０は、それらと一体化した不純物領域３０６及び３１０よりも深く拡散しているように示されているが、この拡散深さは所望通りに変えることができる。
【００２６】
メモリアレイ１００の変形は図５に示すメモリアレイ５００であり、この図にはメモリセルの大規模なメモリアレイの任意の４×４部分を示しており、メモリセルの各々は一のＭＯＳトランジスタ及び一のＭＯＳハーフトランジスタを含んでいる。例えば、第１行Ｒ１と第１列Ｃ１の交点のメモリセルはｎチャネルＭＯＳトランジスタ５１５を含み、このトランジスタはそのゲートが行ラインＲ１、そのドレインが第１列Ｃ１、そしてそのソースがＭＯＳハーフトランジスタ５１１の一端子に接続される。ＭＯＳハーフトランジスタ５１１のゲート端子はソースラインＳ１に接続される。図１に示す他のメモリセルは同様のハーフトランジスタ−トランジスタペア５１２及び５１６，５１３及び５１７，５１４及び５１８，５２１及び５２５，５２２及び５２６，５２３及び５２７，５２４及び５２８，５３１及び５３５，５３２及び５３６，５３３及び５３７，５３４及び５３８，５４１及び５４５，５４２及び５４６，５４３及び５４７、及び５４４及び５４８により形成される。
【００２７】
図１のメモリアレイの場合のように、ＭＯＳキャパシタを図５のメモリアレイのＭＯＳハーフトランジスタ５１１に代えて使用することができる。
図６はメモリアレイ５００の一部の部分レイアウト図６００を示し、そして図７は例示としてのＭＯＳ集積回路７００の断面を示し、この断面により、図５のレイアウト図に従ってトランジスタ−ハーフトランジスタペア５１５及び５１１、及び５２５及び５２１により形成されるペアメモリセルに対応するＭＯＳ集積回路の基本的な構造形態が示される。図６のレイアウト図は、例えば先端ＣＭＯＳロジックプロセスに適している。メモリアレイ５００は格子の形状にレイアウトすることが好ましく、この場合Ｃ１及びＣ２のような列ラインがＲ１、Ｒ２、Ｒ３及びＲ４のような行ラインだけでなくＳ１のようなソースラインにも直交する。パターン６１２，６１４，６２２及び６２４（図６）を含むｎ＋拡散及び活性領域マスクを使用して酸化膜トレンチ７０４（図７）を含む酸化膜絶縁構造を形成し、そして７１０（図７）のような活性領域を画定するが、この活性領域にはメモリアレイの種々のトランジスタ及びハーフトランジスタが含まれることになる。行ラインＲ１と列ラインＣ１の交点のＭＯＳハーフトランジスタ５１１及びＭＯＳトランジスタ５１５、及び行ラインＲ２と列ラインＣ１の交点のＭＯＳハーフトランジスタ５２１及びＭＯＳトランジスタ５２５は次の方法によりｐウェル活性領域７１０に形成される。超薄膜ゲート酸化膜層７０２を形成した後にポリシリコンの成膜とポリシリコンへのドーピングが
続き、このポリシリコンは、選択トランジスタ５１５，５２５，５１６及び５２６、及びハーフトランジスタ５１１，５２１，５１２及び５２２のゲートとして機能するＲ１，Ｓ１及びＲ２のようなパターンを含むゲートマスクを使用してパターニングされる。種々のソース及びドレイン領域をＮＬＤＤ（ｎｅｇａｔｉｖｅ  ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）プロセス工程（注入、スペーサ、及びｎ＋ソース／ドレイン注入）により形成すると、ｎ＋領域７１２，７１４，７１６及び７１８が形成される（図７）。パターン６１０，６１６，６２０及び６２６（図６）を含むコンタクトマスクを使用してドレイン７１２及び７１８（図７）だけでなく他のドレイン（図示せず）にコンタクトするコンタクトビアを形成する。メタルマスクはＣ１及びＣ２（図６）で示す破線パターンを含み、これらのパターンによりＣ１及びＣ２のような列ラインを形成し、これらの列ラインはＲ１、Ｒ２、Ｒ３及びＲ４のようなポリシリコン行ラインだけでなくＳ１のようなポリシリコンソースラインにも直交する。メモリ５００の他のトランジスタ−ハーフトランジスタペアは同じ方法で同時に形成される。
【００２８】
次に、メモリアレイ１００の動作を図８に示す例示としての電圧を参照しながら説明する。これらの電圧は例示であり、そして異なる電圧は異なる用途において、または異なるプロセス技術を使用する場合に使用される可能性がある。書込み動作の間、メモリアレイ１００の種々のメモリセルには、図８の行８０１，８０２，８０３及び８０４に示す４つの可能な電圧組み合わせの内の一つが印加される。読出し電圧は行８０５，８０６，８０７及び８０８に示される。
【００２９】
選択行及び選択列（「ＳＲ／ＳＣ」）をＲ１及びＣ１とし、これらによりトランジスタ１１５及びハーフトランジスタ１１１が構成するメモリセルに書込みを行なうものとする。行８０１に示すように、行ラインＲ１の電圧は２．５Ｖ、そしてソースラインＳ１の電圧は０Ｖであり、これらの電圧はトランジスタ１１５をオンさせ、そしてトランジスタ１１５のドレインを０Ｖにするのに十分である。列ラインＣ１の電圧は７．０Ｖであり、この電圧によりハーフトランジスタ１１１の両端に７Ｖの電位差を生じさせる。ハーフトランジスタ１１１のゲート酸化膜２１２はこの電位差によりブレークダウンするように設計されており、このブレークダウンによりメモリセルに書込みが行なわれる。ハーフトランジスタ１１１がブレークダウンすると、その結果として得られる導電パスは十分な抵抗値を示すことになり、トランジスタ１１５のゲート酸化膜２１２は劣化またはブレークダウンしない。一例として、幾つかの装置においては、トランジスタ１１５のチャネル抵抗は約１０ＫΩオーダーであり、ブレークダウンした酸化膜の抵抗は約１００ＫΩ超のオーダーである。
【００３０】
Ｒ１及びＣ１が選択行及び選択列である場合、トランジスタ１１６及びハーフトランジスタ１１２が構成し、選択行と非選択列（「ＳＲ／ＵＣ」）の交点に位置するメモリセルに与える衝撃を考える。行８０２に示すように、行ラインＲ１の電圧は２．５Ｖであり、そしてソースラインＳ１の電圧は０Ｖであり、この行ライン電圧はトランジスタ１１６をオンさせ、そしてトランジスタ１１５のドレインを０Ｖにするのに十分である。しかしながら、列ラインＣ２の電圧は０Ｖであり、この電圧によりハーフトランジスタ１１２の両端の電位差が０Ｖとなる。メモリセルに書込みは行なわれない。
【００３１】
Ｒ１及びＣ１が選択行及び選択列である場合、トランジスタ１２１及びハーフトランジスタ１２５が構成し、非選択行と選択列（「ＵＲ／ＳＣ」）の交点に位置するメモリセルに与える衝撃を考える。行８０３に示すように、行ラインＲ２の電圧は０Ｖであり、そしてソースラインＳ１の電圧は０Ｖであるので、トランジスタ１２１はオンせず、そしてトランジスタ１２１のドレインとハーフトランジスタ１２５との間のノードはフローティングとなる。列ラインＣ１の電圧は７．０Ｖであり、この電圧によりハーフトランジスタ１２５の両端に約４Ｖ未満の電位差を生じさせる。メモリセルに書込みは行なわれず、そし
て電流を流さない約４Ｖ未満の電位差は、ハーフトランジスタ１２５またはトランジスタ１２１のいずれに対しても、そのゲート酸化膜に損傷を与える、またはゲート酸化膜を劣化させるのには十分ではない。
【００３２】
Ｒ１及びＣ１が選択行及び選択列である場合、トランジスタ１２２及びハーフトランジスタ１２６が構成し、非選択行と非選択列（「ＵＲ／ＵＣ」）の交点に位置するメモリセルに与える衝撃を考える。行８０４に示すように、行ラインＲ２の電圧は０Ｖであり、そしてソースラインＳ１の電圧は０Ｖであるので、トランジスタ１２２はオンしない。列ラインＣ２の電圧も０Ｖであるので、ハーフトランジスタ１２６の両端には電位差は生じない。メモリセルに書込みは行なわれない。
【００３３】
メモリアレイ１００からの読出しは次のように行なわれる。２．５Ｖの読出し選択電圧を選択行（「ＳＲ」）に印加し、そして１．５Ｖの読出し列選択電圧を選択列（「ＳＣ」）に印加する。非選択行（「ＵＲ」）である他の全ての行及び非選択列（「ＵＣ」）である他の全ての列を０Ｖに設定する。Ｒ１及びＣ１を選択行及び選択列（「ＳＲ／ＳＣ」）とし、トランジスタ１１５及びハーフトランジスタ１１１が構成するメモリセルに書込みが行なわれているとする。行８０５に示すように、２．５Ｖ（読出し選択電圧）をトランジスタ１１５のゲートに行ラインＲ１を通して印加し、そして０ＶをソースにソースラインＳ１を通して印加して１．５Ｖの電位の列ラインＣ１から電流を引くことによってメモリセルに書込みが行なわれていることが判明する。メモリセルに書込みが行なわれていない場合、電流が流れないことによってメモリセルに書込みが行なわれていないことが判明する。
【００３４】
非選択行または非選択列のいずれかを有する交点のメモリセルは電流を引き込まない。選択行ラインと非選択列ラインの場合に対応する行８０６に示すように、２．５Ｖをメモリセルのトランジスタのゲートに印加するが、列ラインに０Ｖが印加されていると、電流は流れない。非選択行ラインと選択列ラインの場合に対応する行８０７に示すように、０Ｖをメモリセルのトランジスタのゲートに印加する。列ラインには１．５Ｖが印加されているが、トランジスタはオフしたままであるので電流は流れない。非選択行ラインと非選択列ラインの場合に対応する行８０８に示すように、０Ｖをメモリセルのトランジスタのゲートに印加し、そして列ラインに０Ｖが印加されているので電流は流れない。
【００３５】
次にメモリアレイ５００の動作について図９及び１０に示す電圧を参照しながら説明する。これらの電圧は例示であり、そして異なる用途においては、または異なるプロセス技術を使用する場合には異なる電圧を使用することも可能である。また、図８，９及び１０の表に示す電圧は異なるが、種々の電圧の背景にある原理は同じであり、そして有用な電圧の範囲を示唆していることも理解され得るものと思われる。
【００３６】
まず、図９の表に示す例示としての書込み電圧について考える。これらの電圧は、ハーフトランジスタが超薄膜ゲート酸化膜を含む一方で、選択トランジスタが５０オングストローム超のゲート酸化膜厚を有する入力／出力型素子である場合に適する。書込み動作中において、メモリアレイ５００の種々のメモリセルには、図９の行９０１，９０２，９０３及び９０４に示す４つの考えられる電圧組み合わせの内の一つが印加される。全ての電圧組み合わせに共通するのは、ソースラインＳ１電圧の値が０Ｖであることである。
【００３７】
選択行及び選択列（「ＳＲ／ＳＣ」）をＲ１及びＣ１とし、これによりトランジスタ５１５及びハーフトランジスタ５１１が構成するメモリセルに書込みを行なうものとする。行９０１に示すように、行ラインＲ１の電圧は７．０Ｖ、そして列ラインＣ１の電圧は７．０Ｖであるので、ゲート及びドレインに７．０Ｖの電圧が掛かり、トランジスタ５１５をオンさせるのに十分である。トランジスタ５１５のソースは７．０Ｖからトランジスタ
５１５の両端のほんの少しの電圧降下を差し引いた電圧となり、これによりハーフトランジスタ５１１の両端には６．６Ｖの電位差が生じる。ハーフトランジスタ５１１のゲート酸化膜７１２はこの電位差によりブレークダウンするように設計されており、このブレークダウンによりメモリセルに書込みが行なわれる。ハーフトランジスタ５１１がブレークダウンすると、その結果として得られる導電パスは十分な抵抗値を示すことになり、トランジスタ５１５のゲート酸化膜７１２は劣化またはブレークダウンしない。
【００３８】
Ｒ１及びＣ１が選択行及び選択列である場合、トランジスタ５１６及びハーフトランジスタ５１２が構成し、選択行と非選択列（「ＳＲ／ＵＣ」）の交点に位置するメモリセルに与える衝撃を考える。行９０２に示すように、行ラインＲ１の電圧は７．０Ｖであり、そして列ラインＣ１の電圧は０Ｖであるので、ゲートに７．０Ｖが掛かり、そしてトランジスタ５１６をオンさせるのに十分であり、トランジスタ５１６のソースをほぼ列ラインＣ２の電圧、すなわち０Ｖにする。ハーフトランジスタ５１２の両端に生じる電位差は約０Ｖであるので、メモリセルに書込みは行なわれない。
【００３９】
Ｒ１及びＣ１が選択行及び選択列である場合、トランジスタ５２５及びハーフトランジスタ５２１が構成し、非選択行と選択列（「ＵＲ／ＳＣ」）の交点に位置するメモリセルに与える衝撃を考える。行９０３に示すように、行ラインＲ２の電圧は０Ｖであり、そして列ラインＣ１の電圧は７．０Ｖであるので、ゲートに０Ｖが掛かり、そしてドレインには７．０Ｖが掛かる。ドレインの電位とソースラインＳ１の電位との間の７．０Ｖ差がトランジスタ５２５とハーフトランジスタ１２５との間でほぼ分割されて４Ｖ未満の電圧がハーフトランジスタ５２１のゲート酸化膜の両端に生じるが、トランジスタ５２５はオンしない。メモリセルに書込みは行なわれず、そして電流を流さない４Ｖ未満の電位差ではハーフトランジスタ５１２またはトランジスタ５２５のいずれに対しても、それらのゲート酸化膜に損傷を与える、またはゲート酸化膜を劣化させるのには十分ではない。
【００４０】
Ｒ１及びＣ１が選択行及び選択列である場合、トランジスタ５２６及びハーフトランジスタ５２２が構成し、非選択行と非選択列（「ＵＲ／ＵＣ」）の交点に位置するメモリセルに与える衝撃を考える。行９０４に示すように、行ラインＲ２の電圧は０Ｖであり、そしてドレインラインＣ２の電圧は０Ｖであるので、トランジスタ５２６はオンしない。ソースラインＳ１の電圧も０Ｖであるので、ハーフトランジスタ５２２の両端には電位差は生じない。メモリセルに書込みは行なわれない。
【００４１】
次に図１０の表に示す例示としての書込み電圧について考える。これらの電圧は、ハーフトランジスタ及び選択トランジスタが共に超薄膜ゲート酸化膜を含む場合に適する。書込み動作中において、メモリアレイ５００の種々のメモリセルには、図１０の行１００１，１００２，１００３及び１００４に示す４つの考えられる電圧組み合わせの内の一つが印加される。全ての電圧組み合わせに共通するのは、ソースラインＳ１電圧の値が−４．５Ｖであることである。
【００４２】
選択行及び選択列（「ＳＲ／ＳＣ」）をＲ１及びＣ１とし、これによりトランジスタ５１５及びハーフトランジスタ５１１が構成するメモリセルに書込みを行なうものとする。行１００１に示すように、行ラインＲ１の電圧は２．５Ｖ、そして列ラインＣ１の電圧は２．５Ｖであるので、ゲート及びドレインに２．５Ｖの電圧が掛かり、トランジスタ５１５をオンさせるのに十分である。トランジスタ５１５のソースは２．５Ｖからトランジスタ５１５の両端のほんの少しの電圧降下を差し引いた電圧となり、これによりハーフトランジスタ５１１の両端には６．６Ｖの電位差が生じる。ハーフトランジスタ５１１のゲート酸化膜７１２はこの電位差によりブレークダウンするように設計されており、このブレークダウンによりメモリセルに書込みが行なわれる。ハーフトランジスタ５１１がブレークダウンすると、その結果として得られる導電パスは十分な抵抗値を示すことになり、ト
ランジスタ５１５のゲート酸化膜７１２は劣化またはブレークダウンしない。
【００４３】
Ｒ１及びＣ１が選択行及び選択列である場合、トランジスタ５１６及びハーフトランジスタ５１２が構成し、選択行と非選択列（「ＳＲ／ＵＣ」）の交点に位置するメモリセルに与える衝撃を考える。行１００２に示すように、行ラインＲ１の電圧は２．５Ｖであり、そして列ラインＣ１の電圧は０Ｖであるので、ゲートに２．５Ｖが掛かり、そしてトランジスタ５１６をオンさせるのに十分であり、トランジスタ５１６のソースをほぼ列ラインＣ２の電圧、すなわち０Ｖにする。ハーフトランジスタ５１２の両端の電位差は約４．０Ｖであるので、メモリセルに書込みは行なわれない。
【００４４】
Ｒ１及びＣ１が選択行及び選択列である場合、トランジスタ５２５及びハーフトランジスタ５２１が構成し、非選択行と選択列（「ＵＲ／ＳＣ」）の交点に位置するメモリセルに与える衝撃を考える。行１００３に示すように、行ラインＲ２の電圧は０Ｖであり、そして列ラインＣ１の電圧は２．５Ｖであるので、ゲートに０Ｖが掛かり、そしてドレインには２．５Ｖが掛かる。ドレインの電位とソースラインＳ１の電位との間の６．５Ｖ差がトランジスタ５２５とハーフトランジスタ１２５との間でほぼ分割されて約４Ｖ未満の電圧がハーフトランジスタ５２１の酸化膜の両端に生じるが、トランジスタ５２５はオンしない。メモリセルに書込みは行なわれず、そして電流を流さない４Ｖ未満の電位差ではハーフトランジスタ５１２またはトランジスタ５２５のいずれに対しても、それらのゲート酸化膜に損傷を与える、またはゲート酸化膜を劣化させるのには十分ではない。
【００４５】
Ｒ１及びＣ１が選択行及び選択列である場合、トランジスタ５２６及びハーフトランジスタ５２２が構成し、非選択行と非選択列（「ＵＲ／ＵＣ」）の交点に位置するメモリセルに与える衝撃を考える。行９０４に示すように、行ラインＲ２の電圧は０Ｖであり、そしてドレインラインＣ２の電圧は０Ｖであるので、トランジスタ５２６はオンしない。ソースラインＳ１の電圧は−４．５Ｖであるので、ハーフトランジスタ５２２の両端に生じる電位差は約４Ｖ未満である。メモリセルに書込みは行なわれず、そして電流を流さない約４Ｖ未満の電位差ではハーフトランジスタ５２２またはトランジスタ５２６のいずれに対しても、それらのゲート酸化膜に損傷を与える、またはゲート酸化膜を劣化させるのには十分ではない。
【００４６】
図９の表または図１０の表の書込み電圧を使用するかどうかに係わらず、メモリアレイ５００からの読出しは次のようにして行なわれる。２．５Ｖの読出し選択電圧が選択行（「ＳＲ」）に掛かり、そして１．５Ｖの読出し列選択電圧が選択列（「ＳＣ」）に掛かる。非選択行（「ＵＲ」）である他の全ての行、及び非選択列（「ＵＣ」）である他の全ての列は０Ｖに設定される。Ｒ１及びＣ１を選択行及び選択列（「ＳＲ／ＳＣ」）とし、トランジスタ５１５及びハーフトランジスタ５１１が構成するメモリセルが書込まれているとする。行９０５及び１００５に示すように、２．５Ｖ（読出し選択電圧）をトランジスタ５１５のゲートに行ラインＲ１を通して印加し、そして１．５Ｖをドレインに列ラインＣ１を通して印加して列ラインＣ１から電流を引くことによりメモリセルに書込みが行なわれていることが判明する。メモリセルに書込みが行なわれていない場合、電流は流れないのでメモリセルに書込みが行なわれていないことが判明する。
【００４７】
非選択行または非選択列のいずれかを有する交点のメモリセルは電流を引き込まない。選択行ラインと非選択列ラインの場合に対応する行９０６及び１００６に示すように、２．５Ｖをメモリセルのトランジスタのゲートに印加するが、列ラインには０Ｖが印加されているので電流は流れない。非選択行ラインと選択列ラインの場合に対応する行９０７及び１００７に示すように、０Ｖをメモリセルのトランジスタのゲートに印加する。列ラインには１．５Ｖが印加されているが、トランジスタはオフしたままであるので電流は流れない。非選択行ラインと非選択列ラインの場合に対応する行９０８及び１００８に示すよ
うに、０Ｖをメモリセルのトランジスタのゲートに印加し、そして列ラインには０Ｖが印加されているので電流は流れない。
【００４８】
アレイ１００（図１）及びアレイ５００（図５）に示すメモリセルとは異なる配列に対して行なわれた、酸化膜ブレークダウンについての種々の研究により、超薄膜ゲート酸化膜をブレークダウンさせてそのブレークダウンを制御可能にする適切な電圧レベルが示されている。超薄膜ゲート酸化膜が電圧誘起ストレスに晒されると、ゲート酸化膜にブレークダウンが生じる。ゲート酸化膜に固有のブレークダウンに至る実際のメカニズムは良くは解明されていないが、ブレークダウンプロセスは進行型のプロセスであり、ソフトブレークダウン（「ＳＢＤ」）段階を通ってハードブレークダウン（「ＨＢＤ」）段階に至る。ブレークダウンの原因の一つは酸化膜の欠陥サイトであると考えられている。これらの欠陥サイトだけでブレークダウンを生じさせるように作用する、またはこれらの欠陥サイトが電荷をトラップして局所的な高電界及び高電流を、そして熱暴走に至らしめる正のフィードバック状態を生じさせる。より少ない酸化膜欠陥を実現する改良型形成プロセスによりこの種のブレークダウンの発生を減らすことができる。ブレークダウンの別の原因は、欠陥の無い酸化膜においても見られる種々のサイトにおける電子とホールのトラップと考えられ、これによっても熱暴走に至る。
【００４９】
Ｒａｓｒａｓらはキャリア分離実験を行なって、正のゲートバイアスでの基板における電子衝撃イオン化現象が基板ホール電流の支配的供給源であることを示した−−Ｍａｈｍｏｕｄ  Ｒａｓｒａｓ，  Ｉｎｇｒｉｄ  Ｄｅ  Ｗｏｌｆ，  Ｇｕｉｄｏ  Ｇｒｏｅｓｅｎｅｋｅｎ，  Ｒｏｂｉｎ  Ｄｅｇｒａｅｖｅ，  Ｈｅｒｍａｎ  ｅ．  Ｍａｅｓによる「酸化膜ブレークダウン後の基板ホール電流源」ＩＥＤＭ  ００−５３７  ２０００参照−−。一定電圧ストレス実験をチャネル反転を含む配列の超薄膜酸化膜に対して行い、そしてこの実験によりＳＢＤ及びＨＢＤを共にデータ記憶に使用し、そして所望レベルのＳＢＤまたはＨＢＤが、ゲート酸化膜記憶素子がストレスを受ける時間を制御することにより得られることが確認できた。図１１は実験装置の模式断面図を示している。超薄膜ゲート酸化膜に一定電圧ストレスを加えると図１２のグラフに示す現象が観察されるが、図１２では、ｘ軸が秒単位の時間を表し、ｙ軸は電流をアンペア単位で対数で表す。図１２は、一定電圧ストレスを加えた状態で、ソフト及びハードブレークダウン前後で測定したゲート−基板間ホール電流を示す。凡そ１２．５秒間に亘って、合計電流は実質的に一定であり、Ｉｇにより測定される電子電流が支配的となる。リークはファウラー・ノードハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ：「ＦＮ」）トンネリング及びストレス誘起リーク電流（「ＳＩＬＣ」）が原因であると考えられる。約１２．５秒の時点で測定基板ホール電流に大きなジャンプが観察され、ソフトブレークダウン（「ＳＢＤ」）開始の兆候を示している。合計電流は、基板電流に揺らぎが見られるものの、約１２．５秒から約１９秒に亘って実質的にこの新規のレベルで一定のままである。約１９秒の時点での電子電流及び基板ホール電流の両方の大きなジャンプが、ハードブレークダウン（「ＨＢＤ」）開始の兆候を示している。図１０は、所望レベルのＳＢＤまたはＨＢＤが、ゲート酸化膜記憶素子がストレスを受ける時間を制御することにより得られることを示している。
【００５０】
Ｓｕｎｅらは超薄膜二酸化シリコン膜のＳＢＤ後の伝導について研究した−−Ｊｏｒｄｉ  Ｓｕｎｅ，  Ｅｎｒｉｑｕｅ  Ｍｉｒａｎｄａによる「ＳｉＯ２ゲート酸化膜のソフトブレークダウン後の伝導」ＩＥＤＭ  ００−５３３，  ２０００参照−−。劣化が進んでいるときの超薄膜ゲート酸化膜の電流−電圧（「Ｉ−Ｖ」）特性の種々の段階を図１３に示すが、この図においてｘ軸はボルト単位の電圧を表し、ｙ軸は電流をアンペア単位で対数で表す。図１３は、広範囲の電圧を使用してゲート酸化膜記憶素子に書込みを行ない、そしてＳＢＤまたはＨＢＤのいずれかを利用してゲート酸化膜記憶素子に情報を記憶することを示している。この図にはブレークダウン後の幾つかのＩ−Ｖ特性も含まれ、ＳＢＤからＨＢＤへの進行を示している。ＳＢＤ及びＨＢＤだけでなくこれらの２つの両極端
の中間の状態でのリーク電流量はラフに見て約２．５Ｖ〜６Ｖの範囲における電圧の大きさに依存する形でリニアに変化する。
【００５１】
Ｗｕらは超薄膜酸化膜に対する電圧加速の電圧依存性について研究した−−Ｅ．Ｙ．Ｗｕらによる「超薄膜酸化膜における電圧加速酸化膜ブレークダウンの電圧依存性」，ＩＥＤＭ  ００−５４１，  ２０００参照−−。図１４は、６３％の信頼度水準（ＴＢＤの値がばらつき（ｄｉｓｔｒｉｂｕｔｉｏｎ）のある測定値として得られ、小さい値から順に並べて６３％のところの時間を指す）でのブレークダウンに到る時間対ゲート電圧のグラフを半対数目盛で示したものであり、酸化膜厚が２．３ｎｍ〜５．０ｎｍの範囲で変化するｎチャネルＦＥＴ（反転）を測定して得られたものである。分布は概略一致していてリニアであり、さらにプロセスが制御可能であることを示している。
【００５２】
Ｍｉｒａｎｄａらは、連続ブレークダウンを検出した後の、酸化膜厚が３ｎｍで、６．４×１０−５ｃｍ２の面積のｎＭＯＳＦＥＴ素子のＩ−Ｖ特性を測定した−−Ｍｉｒａｎｄａらによる「ＳｉＯ２膜の複数ブレークダウンパスを通るリーク電流の解析的モデル化」，ＩＥＥＥ  ３９ｔｈ  Ａｎｎｕａｌ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｒｅｌｉａｂｉｌｉｔｙ  Ｐｈｙｓｉｃｓ  Ｓｙｍｐｏｓｉｕｍ，  Ｏｒｌａｎｄｏ，  ＦＬ，  ２００１，  ｐｐ  ３６７−３７９参照−−。図１５はリニア領域に対応する結果を示し、このリニア領域では「Ｎ」は導電チャネルの数である。結果は全くリニアであり、パスが基本的に抵抗性であることを示している。
【００５３】
図１に示すメモリアレイ１００は実際には、センスアンプ、プルアップ回路、ワードラインアンプ、センスアンプ、デコーダ、電圧乗算器など多くの他の公知の構成要素を含むメモリ集積回路の一部である。例示としてのメモリ１６００を図１６に示し、そしてこのメモリは、制御ロジック１６０２、アドレスラッチ１６０４、高電圧ポンプ１６０６、Ｙデコーダ１６０８、Ｘデコーダ１６１０、入出力バッファ１６１２、センスアンプ１６１４、及びメモリアレイ１００またはメモリアレイ５００に類似するメモリセルアレイ１６１６を含む。高電圧ポンプ１６０６は図８及び９の表に示し、７．０Ｖといった高い書込み電圧を必要とする幾つかの配列において有用である。高電圧は要求通りにラインに供給される。図１６においては、高電圧は、図８の表の数値配列が示すように、列またはＹラインにのみ必要である。これらの構成要素、及び動作パラメータが明確に定義されたメモリアレイと関連する形でのこれらの構成要素の使用はこの技術分野では別の形で公知であるので、これらについてはここではこれ以上記載しない。メモリ１６００は単なる例示であり、メモリアレイのアドレスを指定する、データをメモリアレイに、そしてメモリアレイから転送する、メモリアレイが必要とする種々の動作電圧を供給するといった多くの他の技術を必要に応じて使用することができることが理解されるであろう。
【００５４】
メモリアレイ１００を組み込んだメモリは先端プロセスを使用して形成することが好ましいが、この場合この先端プロセスは、それを用いることによりｎ型ゲート素子、ｐ型ゲート素子、または両タイプの素子を形成することができ、接合電圧または利用可能な最大膜厚酸化膜ブレークダウン電圧よりも低い電圧を使用して、ストレスを加えると実用的な時間内でＳＢＤまたはＨＢＤを生じるのに十分薄いゲート誘電体を実現することができるものであればどのようなプロセスでもよい。先端ＣＭＯＳロジックプロセスが丁度適していて、文献に記載されており、例えば１９９７年１２月２３日発行のＬｅｅらによる米国特許第５，７００，７２９号を参照されたい。このようなプロセスを使用するプロセシングサービスは種々の製造業者を通して利用することができ、台湾新竹及びカリフォルニアサンホセのＴａｉｗａｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍａｎｕｆａｃｔｕｒｉｎｇ  Ｃｏｍｐａｎｙ，  Ｌｔｄ．  （「ＴＳＭＣ」）；台湾新竹のＵｎｉｔｅｄ  Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ  Ｃｏｒｐｏｒａｔｉｏｎ  （ＵＭＣ）；及びシンガポール及びカリフォルニアサンホセのＣａｒｔｅｒｅｄ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｌｔｄ．な
どが挙げられる。しかしながら、異なるリソグラフィを用いる極めて多くの異なるＭＯＳプロセスの内のいずれを使用してもよく、これらのリソグラフィには現在一般的に利用可能な０．２５μｍ，０．１８μｍ，０．１５μｍ，０．１３μｍなどが限定されない形で含まれ、将来は０．１０μｍ以下のリソグラフィが一般的に利用可能になると考えられる。
【００５５】
この明細書の中で記載してきた種々のメモリセルに使用する種々のＭＯＳトランジスタ、ＭＯＳハーフトランジスタ、及びＭＯＳキャパシタの全ては、ほとんどの場合、通常の低電圧ロジックトランジスタであり、このトランジスタは、例えば０．２５μｍプロセスの場合には５０オングストロームのオーダー、または０．１３μｍプロセスの場合には２０オングストロームのオーダーの超薄膜ゲート酸化膜厚を有する。このような超薄膜ゲート酸化膜に掛かる電圧は書込み動作中においては一時的にＶＣＣよりもずっと高くなるが、このＶＣＣは通常、０．２５μｍプロセスを使用して形成した集積回路の場合には２．５Ｖであり、０．１３μｍプロセスを使用して形成した集積回路の場合には１．２Ｖである。このような超薄膜酸化膜は通常、４または５Ｖまでの電圧に耐えることが出来、トランジスタ性能に重大な劣化を生じさせない。セル選択トランジスタを約４Ｖ超の電圧に晒す−−これは図９の表に示す電圧の場合に相当する−−メモリアレイに電圧を使用する場合には、セル選択トランジスタはより厚いゲート酸化膜を有するように形成し、ハーフトランジスタまたはキャパシタは超薄膜ゲート酸化膜を有するように形成することが好ましい。多くのＣＭＯＳロジックプロセスにより、超薄膜ゲート酸化膜及び入出力（Ｉ／Ｏ）用の厚い酸化膜の両方を形成することができ、この場合厚い酸化膜は、例えば３．３ボルトＩ／Ｏ用に形成する集積回路においては約７０オングストローム、２．５ボルトＩ／Ｏ用に形成する集積回路においては約５０オングストロームとなる。
【００５６】
上に議論した原理及び構造を使用してリプログラマブルメモリセルを形成することができる。従って、リプログラマブルメモリセルを使用してリプログラマブルメモリアレイを形成することができる。特に、ハーフトランジスタまたはキャパシタの超薄膜誘電体のブレークダウンの程度を制御することにより、読出し動作中にメモリセルが引き込む電流の量を利用してメモリセル内に記憶されるデータを示すことができる。このようにして、超薄膜誘電体のブレークダウンの程度または大きさを連続的に増大させることによりメモリセルに再書込みを行なうことができる。
【００５７】
上述したように、メモリセルの読出し中に引く電流の量は、超薄膜誘電体のブレークダウンの程度に依存する。このようにして、メモリセルから引き出される電流はハードブレークダウン状態においてより大きく、次にソフトブレークダウン状態が続く。同様に、メモリセルから引き出される電流はソフトブレークダウン状態においてより大きく、次にブレークダウン無しの状態が続く。さらに、上に示したように、超薄膜誘電体はブレークダウン無しからハードブレークダウンに亘る幾つかの（または複数の）ブレークダウン状態の内のいずれか一つの状態に置くことができる。
【００５８】
さらに説明するための一例として、ソフトブレークダウン状態では電流が読出し動作中に引き出されると考えられる。しかしながらメモリセルに書込みが行なわれていないとすると、超薄膜誘電体はブレークダウンによるストレスを一切受けることがなく、そして読出し動作中では電流が引き出されない。この状態においてメモリセルに初めて書込みが行なわれると、書込みが行なわれていないメモリセルから引き出される電流は極めて小さく、恐らく１ピコアンペア（ｐＡ）未満のオーダーとなる。初めて書込みが行なわれ、通常は第１回目のソフトブレークダウン状態となるこれらのメモリセルに対して、書込み動作中に引き出される電流は幾つかの不連続量となり、恐らく１０ピコアンペア超のオーダーとなる。従って、最初の書込みの後の読出し動作により、極めて小さな電流（１ｐＡ未満）しか引き込まない未書込みメモリセルと１０ｐＡ超の電流を引き込む既書込みメモリセ
ルとを見分けることができる。ここで、引き込まれる電流はその多くの部分がメモリセルの平面形状に依存し、そして上に議論した例が単なる例示であることを理解されたい。従って、引き込み電流に他の大きさがあっても全く問題ない。重要なことは、既書込みメモリセルから引き出される電流の量と未書込みメモリセルから引き出される電流の量との間に差が在ることである。この差は電流センス装置にとって十分な大きさでなければならない。
【００５９】
このようなリプログラマブルメモリセル（及びメモリアレイを構成する個々のメモリセル）には、超薄膜誘電体層に与えるストレスを徐々に大きくしてブレークダウンの第２状態とすることにより再書込みを行なうことができる（すなわち、第２回目の書込み及びそれ以後の回数の書込みが行なわれる）。これは、より高い書込み電圧を使用する、または書込み電圧をより長い時間に亘って印加することにより書込みが可能となる選択メモリセルに書込みを行なうことにより実現する。どちらの技術を使用しても良いが、重要なことは書込みが行なわれているセルの超薄膜誘電体がより大きなブレークダウンを起こすために誘電体をさらにストレスを受ける状態に置くことである。
【００６０】
１ボルトのストレス電圧の増大により約３桁程ブレークダウン時間が短くなることが判明している。一例として、２０オングストローム厚のゲート酸化膜の場合、４ボルトでのブレークダウンでは約１秒を要するのに対して、５ボルトでのブレークダウンでは約１ミリ秒を要する。
【００６１】
本発明によれば、ゲート酸化膜のブレークダウンを、図１の行選択トランジスタ１１５，１１６，１１７、及び１１８のゲートに印加する電圧を制御することにより制御することができる。行選択トランジスタは、書込みを行なう予定の特定行を選択するトランジスタである。これらの行選択トランジスタは図１及び５のラインＲ１、Ｒ２、Ｒ３、及びＲ４により制御する。
【００６２】
ゲート電圧を制御することにより、ハーフトランジスタに書込みを行なうために使用する電流量は細かく制御することができる。このように、書込み中に行選択トランジスタに異なるレベルのゲートバイアスを印加することにより、ブレークダウンを起こす電流量を制御することができる。例えば、ゲート酸化膜に印加する電圧を一定に維持し、そして書込み時間を一定に維持することができるが、行選択トランジスタに対するゲートバイアスを使用してゲート酸化膜をブレークダウンさせる電流量を制御することができる。このようにして、ゲート酸化膜に対するブレークダウンの大きさをより正確に制御することができる。
【００６３】
実際、読出し動作中の電流量はゲート酸化膜をブレークダウンさせるために使用する電流量に関係することが判明している。換言すれば、ブレークダウン後の電流はゲート酸化膜を最初にブレークダウンさせるために使用した電流に関係する。
【００６４】
図１３からわかるように、超薄膜誘電体を異なるブレークダウン状態とすることにより、メモリセルの読出しを行なう際の電流特性を異ならせることができる。図１３に示す例において、ソフトブレークダウンからハードブレークダウンの間に５つのはっきりとしたブレークダウン状態を見ることが出来る。例えば２ボルトの読出し電圧を使用すると、メモリセルが引き込む電流量は第１のソフトブレークダウン状態のメモリセルでは５ナノアンペア（ｎＡ）から変化する。これは図１３の参照番号１３０１により示される。さらに第２のブレークダウン状態では、２ボルトの読出し電圧でメモリセルが引き込む電流は１５ｎＡのオーダーである。これは参照番号１３０３により示される。さらに移動して、第３のブレークダウン状態では、メモリセルが引き込む電流は参照番号１３０５により示されるように１マイクロアンペアのオーダーである。第４のブレークダウン状態では、メモ
リセルが引き込む電流は参照番号１３０７により示されるように５マイクロアンペアのオーダーである。最後に、第５のブレークダウン状態（ハードブレークダウン）では、メモリセルが引き込む電流は参照番号１３０９により示されるように０．５ミリアンペアのオーダーである。
【００６５】
図１３に５つのブレークダウン状態を示すが、これよりも少ない又は多い不連続なブレークダウン状態を再書込みプロセスで実行して再書込みサイクルの電位数を増やすことができる。再書込みサイクルの数を多くする場合の主要な制約は、メモリセルが引き込む種々の電流量を区別する機能を有する電流検出回路を形成しなければならないことである。
【００６６】
一つの見方をすれば、単に電流検出しきい値を大きくするだけでメモリセルに対して「消去」を行なうことができる。例えば第１の書込みを行なった後、１５ｎＡ超の電流が検出されるとメモリセルに書込みが行なわれていると考える。１５ｎＡ未満の電流しか検出されない場合にはメモリセルには書込みが行なわれていないと考える。単に電流検出回路が反応する電流量を大きくするだけでメモリセルアレイ全体に消去を行なって「まっさらな状態」とすることができる。このようにして、しきい値を、例えば５マイクロアンペアに上げることにより、全てのメモリセルに消去を行なうことができると考えられる。何故なら、どのメモリセルも（既に書込みが行なわれているメモリセルでさえも）読出し動作中に５マイクロアンペア超の電流を流さないからである。
【００６７】
以上に記載したように、要約すると、各々のメモリセルに書込みを行なって複数のブレークダウン状態の内の一つの状態とすることができる。再書込みが行なわれると、種々のメモリセルに書込みが行なわれて複数のブレークダウン状態となることができるので、メモリセルが引き込む電流が段々大きくなる。電流はセンスアンプ１６１４が検出してメモリセルに書込みが行なわれたかどうかを判断する。セルから所定のしきい値（メモリアレイに対する電圧のオンオフが再書込み手順を通して繰り返されると変化する）を超える電流を引き出すことができない場合のセルの全てが一のデータ状態を保持していると判断される。所定のしきい値を超える引き込み電流を示すメモリセルの全ては別のメモリ状態を示していることになる。
【００６８】
この明細書において示した本発明及びその応用の記載は例示であり、本発明の技術範囲を限定するために為されたものではない。この明細書において開示した実施形態の変更及び変形は可能であり、また実用上、実施形態の種々の構成要素の代替物及び等価物を実施することができることはこの技術分野の当業者には明らかである。例えば、正確な電圧ということに関してはそれは或る電圧範囲内である程度自由に選択することができるものであり、いずれにせよ電圧は素子特性に依存するので、種々の例の中で示した種々の電圧は単なる例示に過ぎない。行ライン、列ライン、及びソースラインという用語はメモリで一般的に使用するタイプのラインを記載するために使用してきたが、上記のメモリに替わる幾つかのメモリには適用されない。一般的に言って、行ラインは選択ラインの特殊なタイプと考えることができ、そして列ライン及びソースラインはアクセスラインの特殊なタイプと考えることができる。この明細書に開示した実施形態のこれらの、そして他の変更及び変形は本発明の技術範囲及び技術思想を逸脱しない範囲において行なうことができる。
【図面の簡単な説明】
【００６９】
【図１】本発明によるメモリアレイの一部の模式回路図。
【図２】図１が示すメモリアレイの一部の部分レイアウト図。
【図３】図２に対応するメモリアレイの一部の集積回路構造の断面図。
【図４】図３の集積回路構造の変形例の断面図。
【図５】本発明による別のタイプのメモリアレイの一部の模式回路図。
【図６】図５が示すメモリアレイの一部の部分レイアウト図。
【図７】図６に対応するメモリアレイの一部の集積回路構造の断面図。
【図８】電圧を示す表。
【図９】電圧を示す表。
【図１０】電圧を示す表。
【図１１】実験装置の断面図。
【図１２】超薄膜ゲート酸化膜に一定電圧のストレスを加えたときの効果を示すグラフ。
【図１３】劣化が進行するときの超薄膜ゲート酸化膜の電流−電圧特性の種々の段階を示すグラフ。
【図１４】ｎチャネル電界効果トランジスタ（反転）に対して測定した、６３％の信頼度水準でのブレークダウンに到る時間対ゲート電圧の特性を種々の酸化膜厚毎に半対数目盛で示したグラフ。
【図１５】連続ブレークダウン現象を検出した後に測定したｎ型素子の電流−電圧特性を示すグラフ。
【図１６】半導体メモリのブロック模式図。
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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