(57)【要約】  集積トランジスタ／メモリ構造体のマトリックスアドレス指定可能なアレイは、半導体材料の１つ以上の層（１）と、２つ以上の電極層と、電極層内の電極（２、６、１０）に接触するメモリ材料（１１）とを備える。半導体材料の少なくとも１つの層と２つの電極層とが、トランジスタ構造体を形成し、よって第１電極層の電極がソース電極とドレイン電極とのペアを形成し、第２電極層の電極がその層のゲート電極を形成する。単一トランジスタ／メモリ構造体のソース電極（２）とドレイン電極（６）とは半導電層（１）まで下方に延びる狭いリセス（３）によって分離されており、リセスの下方には極めて狭い幅のトランジスタチャンネル（８）が設けられているが、トランジスタチャンネル（８）の両側にてそれぞれのソース電極（２）およびドレイン電極（６）の下方にソース領域およびドレイン領域が設けられている。リセス（３）内にはメモリ材料（１１）が設けられており、このメモリ材料はトランジスタの電極（２、６、１０）に接触している。このような構造は、リセス（３）の幅に対応する長さＬを有し、ゲート電極（１０）の幅に対応する幅Ｗを有するトランジスタチャンネル（８）を構成する。ソース電極（２）とゲート電極（１０）との間にはメモリ材料（１１）のメモリセルが形成され、ドレイン電極（６）とゲート電極（１０）との間にはメモリ材料（１１）のメモリセルが形成され、ソース電極（２）とドレイン電極（６）との間のリセス内にはメモリセルが形成されている。
2005512338.tif 000002
【特許請求の範囲】
【請求項１】
集積トランジスタ／メモリ構造体のマトリックスアドレス指定可能なアレイであって、該アレイが半導体材料の１つ以上の層（１）と、２つ以上の電極層（Ｅ）と、前記２つ以上の電極層内の電極（２、６、１０）に接触するメモリ材料（１１）とを備え、前記メモリ材料（１１）がヒステリシスを呈することができる分極可能な誘電材料、特に強誘電材料またはエレクトレット材料であり、各層内の前記少なくとも２つの電極層（Ｅ）内の電極（２、６、１０）が連続し、または中断した、並列に延びる構造体として設けられ、半導体材料の前記少なくとも１つの層（１）と前記少なくとも２つの電極層（Ｅ）とが電界効果トランジスタ構造体を形成し、第１電極層（Ｅ1）の電極（２、６）が前記電界効果トランジスタ構造体のソース電極とドレイン電極のペアを形成し、隣接する第２電極層（Ｅ2）の電極（１０）が前記電界効果トランジスタ構造体のゲート電極（１０）を形成し、いずれの前記ゲート電極も前記第１電極層（Ｅ1）の前記電極（２、６）に対して実質的に直交する配置に設けられている、集積トランジスタ／メモリ構造体のマトリックスアドレス指定可能なアレイにおいて、
単一トランジスタ／メモリ構造体（Ｔ1）のソース電極（２）とドレイン電極（６）が、これら電極の間で前記半導体層（１）まで下方に延びる狭い垂直リセス（３）によって分離され、前記ソース電極（２）と前記ドレイン電極（６）との間で前記リセス（３）の下方に、前記半導体層（１）内にトランジスタチャンネル（８）が設けられ、該トランジスタチャンネル（８）の両側で前記ソース電極（２）および前記ドレイン電極（６）の下方に、前記トランジスタ構造体のソース領域（９）およびドレイン領域（５）が設けられ、前記ソース電極（２）と前記ドレイン電極（６）との間の前記リセス（３）に前記メモリ材料（１１）を充填し、かつそのリセスの頂部表面をカバーする前記メモリ材料（１１）が設けられ、ゲート電極（１０）が該メモリ材料（１１）に接触して設けられることにより前記リセス（３）の幅に対応する長さ（Ｌ）および前記ゲート電極（１０）の幅に対応する幅（Ｗ）を有するトランジスタチャンネル（８）が構成され、前記ソース電極（２）と前記ゲート電極（１０）との間の前記メモリ材料（１１）内にメモリセル（１１ａ）が構成され、前記ドレイン電極（６）と前記ゲート電極（１０）との間の前記メモリ材料（１１）内にメモリセル（１１ｂ）が構成され、前記ソース電極（２）と前記ドレイン電極（６）との間の前記リセス内にメモリセル（１１ｃ）が構成されることを特徴とする、集積トランジスタ／メモリ構造体のマトリックスアドレス指定可能なアレイ。
【請求項２】
トランジスタ／メモリ構造体（Ｔ1）が前記ソースおよびドレイン電極層（Ｅ1）に対向する半導体材料の第３電極層（１０’）を備え、該第３電極層（１０’）が、前記第１ゲート電極（１０）と同一方向に延び、この第１ゲート電極に整合する第２ゲート電極を備え、よって前記トランジスタ／メモリ構造体がデュアルゲート電界効果トランジスタとして実現されることを特徴とする、請求項１記載のマトリックスアドレス指定可能なアレイ。
【請求項３】
前記第１メモリセル（１１ａ）が前記ソース電極（２）および前記ゲート電極（１０）に接触することを特徴とする、請求項１記載のマトリックスアドレス指定可能なアレイ。
【請求項４】
前記第２メモリセル（１１ｂ）が前記ドレイン電極（６）および前記ゲート電極（１０）に接触することを特徴とする、請求項１記載のマトリックスアドレス指定可能なアレイ。
【請求項５】
前記第３メモリセル（１１ｃ）が前記ソース電極（２）および前記ドレイン電極（６）に接触することを特徴とする、請求項１記載のマトリックスアドレス指定可能なアレイ。
【請求項６】
前記第３メモリセル（１１ｃ）内の前記メモリ材料（１１）が前記第１メモリセル（１１ａ）および第２メモリセル（１１ｂ）の厚みと異なる厚みを有することを特徴とする、請求項５記載のマトリックスアドレス指定可能なアレイ。
【請求項７】
前記メモリ材料（１１）が強誘電またはエレクトレット有機材料、好ましくはポリマーまたはコポリマーであることを特徴とする、請求項５記載のマトリックスアドレス指定可能なアレイ。
【請求項８】
前記半導体材料が無機半導体材料、好ましくはアモルファスシリコン、多結晶シリコンまたは微細結晶シリコンであることを特徴とする、請求項１記載のマトリックスアドレス指定可能なアレイ。
【請求項９】
前記半導体材料が有機半導体材料、好ましくは半導体ポリマーまたはペンタセン（ｐｅｎｔａｃｅｎｅ）であることを特徴とする、請求項１記載のマトリックスアドレス指定可能なアレイ。
【請求項１０】
前記第１単一トランジスタ／メモリ構造体（Ｔ1）のゲート電極（１０）に対向し、この第１トランジスタ／メモリ構造体（Ｔ1）に整合して別のトランジスタ／メモリ構造体（Ｔ2）が設けられ、この別のトランジスタ／メモリ構造体（Ｔ2）が前記第１単一トランジスタ／メモリ構造体に対して逆向きとされ、前記別のトランジスタ／メモリ構造体（Ｔ2）と前記第１トランジスタ／メモリ構造体（Ｔ1）とが同一のゲート電極（１０）を共用し、共通ゲートデュアルトランジスタ／メモリ構造体および６つのメモリセルを実現することを特徴とする、請求項１記載のマトリックスアドレス指定可能なアレイ。
【請求項１１】
前記デュアルトランジスタ／メモリ構造体が共通ゲート相補的電界効果トランジスタを実現することを特徴とする、請求項１０記載のマトリックスアドレス指定可能なアレイ。
【請求項１２】
前記デュアルトランジスタ／メモリ構造体には少なくとも１つの別のゲート電極（１０’）が設けられ、前記ソース／ドレイン電極層に対向する半導体材料の層（１）の１つに前記少なくとも１つの別のゲート電極が設けられることを特徴とする、請求項１０記載のマトリックスアドレス指定可能なアレイ。
【請求項１３】
トランジスタ／メモリ構造体の２つ以上の二次元アレイ（５）を積重ねることにより、マトリックスアドレス指定可能なアレイが三次元アレイとして実現され、二次元アレイが分離層（１２）により隣接する２つの二次元アレイから隔離されることを特徴とする、請求項１記載のマトリックスアドレス指定可能なアレイ。
【請求項１４】
前記分離層（１２）が次のうちの１つ、即ち絶縁材料の層、絶縁バリアを形成するようにコーティングされた導電性または半導体材料の層、または絶縁バリアを形成するように表面酸化された導電性または半導体材料の層として選択されることを特徴とする、請求項１３記載のマトリックスアドレス指定可能なアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積トランジスタ／メモリ構造体のマトリックスアドレス指定可能なアレイであって、アレイが半導体材料の１つ以上の層と、２つ以上の電極層と、２つ以上の電極層内の電極に接触するメモリ材料とを備え、メモリ材料がヒステリシスを呈することができる分極可能な誘電材料、特に強誘電材料またはエレクトレット材料であり、各層内の少なくとも２つの電極層内の電極が連続し、または中断した、並列に延びる構造体として設けられ、半導体材料の少なくとも１つの層と少なくとも２つの電極層とが電界効果トランジスタ構造体を形成し、第１電極層の電極が電界効果トランジスタ構造体のソース電極とドレイン電極のペアを形成し、隣接する第２電極層の電極が電界効果トランジスタ構造体のゲート電極を形成し、いずれのケースにおけるゲート電極も第２電極層の電極に対して実質的に直交する配置に設けられている、集積トランジスタ／メモリ構造体のマトリックスアドレス指定可能なアレイに関する。
【背景技術】
【０００２】
最近の計算における主な問題は記憶デバイスと処理ユニットとの間が物理的に分割されていることであり、より詳細にはＣＰＵとオペレーティングソフトウェアとの間、またユーザーソフトウェアとユーザーデータとの間が物理的に分割されていることである。有効なＣＰＵ速度における最近の改良（例えばこれまでのペンティアム（登録商標）ＩＩからの開発）は、次第に増加しているメモリ容量とＣＰＵ（ＳＲＡＭ／ＥＥＰＲＯＭ）と集積化したことによって可能となった。しかしながら、ほとんどのソフトウェアおよびデータは主要記憶媒体としてハードディスクをまだ使用しているので全体の速度には深刻な障害がある。バス容量と同じように、近年ハードディスクの転送レートは改良されたが、ハードディスクのアクセス速度が極めて低速であるので潜在的な最大速度は制限されている。ハードディスクの速度は最近１０〜１５年の間ほとんど改良されておらず、このような主要記憶媒体が機械的に操作される装置のままである限り、速度は実質的に改良されない。
【０００３】
現在ハードディスクを使用しているデータの大部分がＣＰＵ自体の内部のメモリ容量を利用でき、速度の増加量が膨大とならない場合、複雑な問題（例えば非インデックスサーチ、連続音声認識、人工知能など）を解決するのに適合した（並列）ソフトウェアへの新しいアプローチを切り拓く、全体に新規なタイプの処理および計算デバイスを考え付くこともより重要である。
【０００４】
記憶デバイスと処理ユニットとの間が物理的に分割されていることから生じる、これらの間の非コンパティビリティが大きくなることによって、深刻な容量の問題が生じるだけでなく、高速処理回路のレイテンシーおよび非効率的な利用も生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、本発明の主な目的は無機電子回路だけでなく、有機電子回路にも、またそれらのハイブリッド回路にも適用でき、更にプレーナーデバイスだけに限定されず、三次元デバイスにも同じように適用できる、不揮発性メモリと高速トランジスタ回路とを集積化できる新規なアーキテクチャを導入することによって、上記問題を解消することにある。
【課題を解決するための手段】
【０００６】
上記目的だけでなく、本発明の別の利点および特徴は、単一トランジスタ／メモリ構造体のソース電極とドレイン電極がこれら電極の間で半導体層まで下方に延びる狭い垂直リセスによって分離され、ソース電極とドレイン電極との間でリセスの下方において、半導体層内にトランジスタチャンネルが設けられ、該トランジスタチャンネルの両側でソース電極およびドレイン電極の下方において、トランジスタ構造体のソース領域およびドレイン領域が設けられ、ソース電極とドレイン電極との間のリセスを充填し、そのリセスの頂部表面をカバーするメモリ材料が設けられ、該メモリ材料に接触し、よってリセスの幅に対応する長さおよびゲート電極の幅に対応する幅を有するトランジスタチャンネルが構成され、ソース電極とゲート電極との間のメモリ材料内にメモリセルが構成され、ドレイン電極とゲート電極との間のメモリ材料内にメモリセルが構成され、ソース電極とドレイン電極との間のリセス内にメモリセルが構成されていることを特徴とする本発明に係わるマトリックスでアドレス指定可能なアレイで実現される。
【０００７】
本発明にかかわるマトリックスアドレス指定可能なアレイの有利な実施例では、トランジスタ／メモリ構造体は、ソースおよびドレイン電極層に対向する半導体材料の電極層を備え、該第３電極層は第１ゲート電極と同一方向に延び、この第１ゲート電極に整合する第２ゲート電極を備え、よってトランジスタ／メモリ構造体はデュアルゲート電界効果トランジスタとして実現される。
【０００８】
本発明によれば、第１メモリセルはソース電極およびゲート電極に接触し、第２メモリセルはドレイン電極およびゲート電極に接触し、第３メモリセルはソース電極およびドレイン電極に接触している。上記３番目の場合、第３メモリセル内のメモリ材料は第１メモリセルおよび第２メモリセルの厚みと異なる厚みを有する。この場合、メモリ材料は強誘電材料またはエレクトレット有機材料、好ましくはポリマーまたはコポリマーである。
【０００９】
本発明に係わるマトリックスアドレス指定可能なアレイでは、半導体材料は無機半導体材料、好ましくはアモルファスシリコン、多結晶シリコンまたは微細結晶シリコンである。または半導体材料は有機半導体材料、好ましくは半導体ポリマーまたはペンタセンである。
【００１０】
本発明に係わるマトリックスアドレス指定可能なアレイの第２の有利な実施例では、第１単一トランジスタ／メモリ構造体のゲート電極に対向し、この第１トランジスタ／メモリ構造体に整合して別のトランジスタ／メモリ構造体が設けられ、この別のトランジスタ／メモリ構造体は第１単一トランジスタ／メモリ構造体に対して逆向きとなって、別のトランジスタ／メモリ構造体と第１トランジスタ／メモリ構造体とは同一のゲート電極を共用し、共通ゲートデュアルトランジスタ／メモリ構造体および６つのメモリセルを実現している。デュアルトランジスタ／メモリ構造体は共通ゲート相補的電界効果トランジスタを実現している。この第２実施例の変形例ではデュアルトランジスタ／メモリ構造体には少なくとも１つの別のゲート電極が設けられ、ソース／ドレイン電極層に対向する半導体材料の層の１つに少なくとも１つの別のゲート電極が設けられている。
【００１１】
本発明に係わるマトリックスアドレス指定可能なアレイの第３の有利な実施例では、トランジスタ／メモリ構造体の２つ以上の二次元アレイを積重ねることにより、マトリックスアドレス指定可能なアレイが三次元アレイとして実現され、二次元アレイは分離層により隣接する２つの二次元アレイから隔離されている。前記分離層は好ましくは次のうちの１つ、例えば絶縁材料の層、絶縁バリアを形成するようにコーティングされた導電性または半導体材料の層、または絶縁バリアを形成するように表面酸化された導電性または半導体材料の層として選択されている。
【００１２】
以下、発明の前提となる技術的背景だけでなく、好ましい実施例の説明を参照し、更に添付図面を参照しながら本発明についてより詳細に説明する。
【実施例１】
【００１３】
以下、本発明の総合的な背景について簡単に説明する。本願出願人に属す継続中の国際特許出願第ＰＣＴ／ＮＯ０２／００４１４号に開示されている、電極を密にした構造の概念が基礎となっている。この国際特許出願に記載されている電極が密な配置は、図１ａの横断面および図１ｂの平面図に示された電極の配置、すなわち図１ａに示されるような電極層Ｅ１およびＥ２における電極の配置に対応している。従来のパターン形成技術、例えばフォトマイクロリソグラフィの設計規則によって課される制限から生じる、ピッチによる制限を受ける代わりに電極の組Ｅ１、Ｅ２を形成するのにパターン形成プロセスと成形プロセスとが別個に使用されている。すなわち各ケースにおいて並列のストリップ状電極が任意の小さい距離だけ分離されており、例えば電極の組Ｅ１の電極２と６との間のリセス３内に設けられた絶縁材料４によって互いに電気的に絶縁されている。電極層Ｅ２の十字状に配列された電極１０も同様に配置でき、図１ｂの平面図に好ましく示されるよう、絶縁材料またはバリア４により対応する態様で相互に絶縁できる。図１ｂで距離Ｌで示された電極２と６との間の分離距離はいかなる設計上の規則も受けず、基本的には理論的に単一原子のサイズまでＬの大きさを縮小できる方法によりデポジットされる層４の厚みに等しい距離とすることができる。上記国際特許出願に開示されている、電極が密な配置により、例えばＥ１とＥ２との間の電極の組の間に設けられた機能的材料のセルの密なマトリックスの実現、およびそれによるアドレス指定が可能となっている。
【００１４】
更に本発明は本願出願人に属する継続中の国際特許出願第ＰＣＴ／ＮＯ０２／００３９７にも基づく。この国際特許出願は極めて短いチャンネル長さＬおよび任意の広いチャンネル幅Ｗを有する電界効果トランジスタ構造体から成るトランジスタマトリックスについて述べており、このマトリックスによってこれまで不可能であった電界効果トランジスタにおける可能性を提供できる。従って、図１ａは図１ｂにおける平面図から容易に理解できるマトリックスに配置されたトランジスタ構造体の横断面を示すものと見なすことができる。図１ａにおいて、ほぼ同じ大きさのドレイン電極６とほぼ平行に延びるソース電極２は、第１電極層Ｅ１内に形成されている。これらソース電極２とドレイン電極６は、例えばシリコン製の半導体基板１に設けられており、この半導体基板１は上記国際特許出願に記載の方法およびプロセスにより、この基板内にソース領域９とドレイン領域５とを形成するようにドープされており、このシリコン基板はこれらソース電極２とドレイン電極６との間に形成されたリセス３の下方が更にドープされ、超短長さＬのトランジスタチャンネル８を形成している。ソース電極とドレイン電極とは以前と同じようにバリア材料４によって隔離されており、このバリア材料４はこれら電極の間のリセス３を満たし、これら電極の頂部表面をカバーし、よって絶縁層４を与える。こうして図１ｂの平面図に好ましく示されるように、電界効果トランジスタ構造体の横断方向に配置されたゲート電極１０が設けられる。トランジスタチャンネル８のチャンネル長さＬは層４の厚みに一致するよう、ほぼ任意の小さい値にすることができ、この層４は当業者に周知の方法によりほぼ単一原子サイズまで薄い厚みにデポジットできる。他方、ゲート電極１０の幅によりチャンネル幅Ｗが設けられるので、Ｗ／Ｌの比を極めて大きくすることができ、極めて大きいドレイン電流ＩＤを任意の値にすることができる。よって０.１μｍの範囲を越える領域内をパターン化するための今日の技術によって、対応する小スケールで実現できるトランジスタ構造体を有する、例えば図１ｂに示されるようなトランジスタマトリックスが可能になる。
【００１５】
上記２件の国際特許出願に開示されているような基本技術は、本発明に係わる集積トランジスタ／メモリ構造体のマトリックスアドレス指定可能なアレイを実現するための出発点となっている。図２ａには本発明に係わる単一のトランジスタ／メモリ構造体Ｔ１が示されており、この構造体は例えば図１ａにおける対応する構造体に構造的に類似するように見える。上記と同じように半導体材料の基板すなわち層１にはソース電極２とドレイン電極６が設けられ、この層１は半導体基板内にソース領域９と超短トランジスタチャンネル８と、ドレイン領域５を形成するように既に適当にドープされている。次に、図１ａに示されるような絶縁材料のバリア４を設ける代わりに、この絶縁材料はヒステリシスを呈することができる分極可能な誘電材料、特に強誘電性、すなわちエレクトレット材料の薄膜１１の形態をしたメモリ材料に置換されている。当業者に公知のような強誘電メモリ材料は、強誘電ポリマーまたは強誘電コポリマーであることが好ましく、後者の強誘電コポリマーの場合、例えばナノメータのスケールまでの極めて薄い膜にデポジットできるポリビニリデンフルオライド／トリフルオロエチレンコポリマー（ｐｏｌｙｖｉｎｙｌｉｄｅｎｅ  ｆｌｕｏｒｉｄｅ／ｔｒｉ−ｆｌｕｏｒｏｅｔｈｙｌｅｎｅ  ｃｏｐｏｌｙｍｅｒ：ＰＶＤＦ−ＴｒＦＥ）であることが最も好ましく、この材料は当然ながら強誘電性材料であるので、必要な絶縁特性も有する。このメモリ材料はソース電極２とドレイン電極６との間のリセス３を満たし、これら電極の頂部表面をカバーし、ゲート電極１０に対する絶縁層、すなわちバリア層となるように、図２ａに示されるように設けられている。従って、トランジスタ／メモリ構造体Ｔ１は３つの別個のメモリセルを形成するようにメモリ材料１１とも組み合わされており、このメモリセルは他のすべての特徴部を除いた状態でメモリ材料の層１１を斜視図で示す、図２ｃからより良好に理解できよう。次に、このメモリ材料１１は３つの別個の部分を有する。すなわちゲート電極１０およびソース電極２を介してアドレス指定できる第１メモリセルを形成する第１部分１１ａと、ゲート電極１０およびドレイン電極６を介してアドレス指定できる、第２メモリを形成する第２部分１１ｂと、ソース電極２とドレイン電極６との間のリセス３内に位置し、よってアドレス指定可能な第３メモリセルを形成する第３部分１１ｃとを有する。これら３つのメモリセル１１ａ、１１ｂ、１１ｃは電界効果トランジスタ固有の動作とは別個にアドレス指定できる（すなわち読み出しおよび書き込みが可能である）。これに関連し、３つのメモリセルは３ビットワードを記憶できると理解すべきである。すなわち３つのメモリセルは二進ワード０００、００１、０１０、０１１、１００、１０１および１１１のいずれかを記憶できると理解すべきである。当然ながらかかる３ビット二進ワードの書き込み／読み出しは当業者に周知のように、プロトコルの問題であるので、本書ではこれ以上説明しない。次の章でデバイス全体の作動についてより完全に説明する。
【００１６】
図２ｃに示されるような３つのメモリセル１１ａ、１１ｂ、１１ｃを形成するメモリ材料１１は次に説明するような他方向のスイッチングが可能である。第１セル１１ａはソース電極２とゲート電極１０との間のメモリ材料部分１１に対応し、ソース電極２およびゲート電極１０に電圧を印加することによりソース電極およびゲート電極ならびにメモリセルの表面に直交する方向にスイッチングされ、これら電極の間に電圧を発生し、メモリセル１１ａを横断する電界を発生する。次に、メモリセル１１ａは上下方向に例えば強誘電メモリ材料のように分極できるので、二進数を記憶できる。ドレイン電極６とゲート電極１０との間のメモリ材料部分１１内のメモリセル１１ｂにも同じことが当てはまる。更にソース電極２とドレイン電極６との間のリセス３内のメモリ材料１１により第３メモリセル１１ｃが設けられ、これら電極の間に電圧を印加し、これら電極の間のメモリセル１１ｃを横断する電界を設定することによってこの第３メモリセルも同じようにスイッチングされる。代表的な好ましい強誘電性材料、例えばポリビニリデントリフルオライド−トリフルオロエチレン（ｐｏｌｙｖｉｎｙｌｉｄｅｎｅ  ｔｒｉｆｌｕｏｒｉｄｅ−ｔｒｉｆｌｕｏｒｏｅｔｈｙｌｅｎｅ：ＰＶＤＦ−ＴｒＦＥ）では、材料を分極させ、二進数の０または二進数の１のいずれかを示す２つの分極状態を切り替えるのに、所定の電界が必要となる。換言すれば、必要とされる電界強度は薄膜メモリ材料１１の厚みに関連しており、メモリセル１１ａおよび１１ｂの厚みはメモリセル１１ｃ内の厚みと異なっていてもよい。実際の目的では、メモリセル１１ａはソース／ゲートメモリセル（Ｓ／Ｇメモリセル）と表示でき、同様にメモリセル１１ｂはドレイン／ゲートメモリセル（Ｄ／Ｇメモリセル）と表示できるが、当然ながらメモリセル１１ｃはソース／ドレインメモリセル（Ｓ／Ｄメモリセル）と表示できる。Ｓ／Ｇメモリセル材料１１と、Ｄ／Ｇメモリセル材料１１とが同じ厚みを有するとき、同じ印加電界強度によりこれら２つのセルを切り替えるが、Ｓ／Ｄメモリセル内のメモリ材料を前者の２つのメモリセルよりも厚くしたり、または薄くすることができるので、ソース電極２とドレイン電極６との間の異なる電界強度でのスイッチングが可能となる。次に、ソース電極２、ドレイン電極６、ドープ領域５、８、９およびゲート電極１０によって形成されるトランジスタ構造体はメモリスイッチングと独立してトランジスタのスイッチングを可能にするので、このことはソースまたはドープ電圧をＳ／Ｄメモリセルを切り替えるのに必要な電圧よりも低くし、Ｓ／ＧメモリセルまたはＤ／Ｇメモリセルのいずれかをスイッチングするのに必要な電圧よりもゲート電極の電圧をより低くすることによって、トランジスタをスイッチングできることを意味する。実際にはこれら後者の２つのメモリセルのスイッチングはトランジスタのスイッチングと完全に無関係となっている。
【００１７】
次に、本発明に係わるトランジスタ／メモリ構造体の種々の好ましい構造上の実施例について説明する。
【００１８】
図３ａは第１単一トランジスタ／メモリ構造体Ｔ１よりも上方に第２トランジスタ／メモリ構造体が設けられる第１の好ましい実施例を示す。２つのトランジスタ／メモリ構造体Ｔ１とＴ２とは、同じゲート電極１０を共用しているが、ソース電極２およびドレイン電極６は共通するゲート電極２の両側に互いに逆向きに設けられている。図示するようにトランジスタ／メモリ構造体Ｔ１およびＴ２の各々において各側に設けられた半導体基板１内にはトランジスタのドープされた領域が設けられている。これら結合された構造体は実際にはゲートが共通するトランジスタ構造体であり、ゲートが共通する相補的トランジスタ回路を実現するように使用するために、適当に接続できる。共通ゲート相補的トランジスタ回路では、Ｔ１は回路の第１トランジスタを形成し、Ｔ２は回路の第２トランジスタを形成する。従って当然ながら、基板１はそれぞれｎｐｎまたはｐｎｐチャンネル構造体を形成するようにドープしなければならないと理解すべきである。図３ｂには同様なデュアルトランジスタ／メモリ構造体が示されているが、ここではソース電極２の位置とドレイン電極６の位置とがトランジスタ／メモリ構造体Ｔ１、Ｔ２内で逆になっている。後で判るように、図３ａおよび３ｂにおけるデュアルトランジスタ／メモリ構造体には別々にアドレス指定できる６つのメモリセルが設けられている。図３ａおよび３ｂに示された構造体は独立してスイッチングできる６つのメモリセルを可能にし、従って６ビット二進ワードを記憶でき、当業者に明らかなように適当なプロトコルで６ビットの二進ワードを書き込んだり、読み出したりできることも明らかとなろう。
【００１９】
図３ｃにはデュアルトランジスタ／メモリ構造体の第２実施例が示されており、この第２トランジスタ／メモリ構造体Ｔ２には第２ゲート電極１０が設けられているので、Ｔ２をデュアルゲートトランジスタ／メモリ構造体にすることができる。
【００２０】
図３ｄにはデュアルトランジスタ／メモリ構造体の第３実施例が示されている。この第３実施例は図３ｃの実施例に類似するが、トランジスタ／メモリ構造体Ｔ１に第２ゲート電極１０’も増設されているので、双方の構造体Ｔ１、Ｔ２はゲート電極１０、１０’付きのデュアルゲートトランジスタ／メモリ構造体となっている。
【００２１】
基板、すなわち半導体材料の層１はシリコンから製造できることが好ましい。この場合、アモルファスシリコン、多結晶シリコンまたは微細結晶シリコンのいずれかから半導体材料の層を形成できる。当然ながら、無機半導体材料、例えばシリコンの別の利点は、シリコンの表面酸化を実行することによってシリコン膜にバリア層を形成できることである。しかしながら、半導体材料の層を有機半導体、例えば半導電性ポリマーまたは環式化合物、例えば当業者に周知のようなペンタセンとすることを妨げるものは何もない。有機半導電性材料上に電極層Ｅ１の電極を配置する際に、プロセス温度の持続時間に関し、電極材料と任意の有機半導電性材料との間のコンパチビリティを考慮するよう、あらかじめ注意を払わなければならない。
【００２２】
メモリ材料１１は電界を受けたときにヒステリシスを示すことができる強誘電性またはエレクトレット特性を有する誘電かつ分極可能な材料とすべきである。かかる材料は上記のような有機ポリマーまたはコポリマーであることが最も好ましく、メモリ材料としてＰＶＤＦ−ＴｒＦＥを使用することさえもより好ましい。かかるメモリ材料の別の利点は、それらの誘電特性によってこれら材料が電気絶縁バリア材料としても機能できることであり、更に別の利点は、厚みが数ナノメートルまで極端に薄いグローバル層として形成できることであり、最終的にソース電極２とドレイン電極６との間に形成されるようなリセス３を完全に充填することを含む、メモリセルを形成するための複雑な表面幾何学的形状に容易に形成できることである。
【００２３】
前の章ではトランジスタ／メモリ構造体のマトリックスアドレス指定可能なアレイは多少ともある種の二次元アレイとして処理されてきたが、かかる二次元アレイを積重ね、図４に示されるような三次元アレイを形成することもできる。この三次元アレイは３つの積重ねられた二次元アレイＳ１、Ｓ２、Ｓ３により形成される、本発明に係わる三次元のマトリックスアドレス指定可能なアレイを構成する。当然ながら出発点は図１ａにおける単一トランジスタ／メモリ構造体であるが、かかるトランジスタ／メモリ構造体の三次元のマトリックスアドレス指定可能なアレイは特定の構造だけに限定する必要はなく、例えば図３ａ〜３ｄに示されるデュアル構造体に依存でき、トランジスタ構造体自体とメモリセルをそれぞれ別個にスイッチングすることも可能にすべきであるという制限を課するだけで、電極層と半導体材料の層との別の組み合わせも可能である。後で理解できるように、図４には三次元のマトリックスアドレス指定可能なアレイが示されており、このアレイは半導体材料の単一層１および第１電極層Ｅ１が形成された二次元アレイの３つのスタックＳ１が設けられており、第１電極層Ｅ１は以前と同じようにリセス３によって分離されたソース電極２とドレイン電極６とを含み、リセスはメモリ材料１１によって充填されており、このメモリ材料１１は電極２および６の頂部表面もカバーしている。次に、分離層１２によって隣接するスタックから分離できるゲート電極２が続く。この分離層は別の材料でもよく、誘電メモリ材料１１から成るためにゲート電極１０に形成された絶縁特性を有するバリアコーティングでもよい。積重ねられた二次元アレイＳ内のゲート電極１０の次に、隣接する二次元のマトリックスアドレス指定可能なアレイ内で半導体材料１の層が続くので、例えば下方の積重ねに位置する前に、例えば層１内で使用される無機半導体材料の表面を酸化することを保証することにより、ゲート電極に隣接する表面でバリア層を形成するように半導体材料のこの層を処理できる。無機半導体材料がシリコンであるときは、シリコンの表面酸化を実行するだけでこの処理を容易に達成できる。
【００２４】
実際には、三次元のマトリックスアドレス指定可能なアレイを形成するのに利用できるスタック層Ｓの数に関して制限はないが、当然ながら例えば機械的または熱的な制限、およびスタック層の数が増すにつれてスタック構造におけるバンプの増加を防止するための条件によって課される所定の実際上の限界がある。しかしながら、これらは周知の技術的な問題であるので、当業者に周知のように、必要な注意を払うことによって一部を除くことができる。
【００２５】
本発明によれば、メモリセルとトランジスタスイッチとを集積し、例えばメモリセルのスイッチングがこのセルと集積化されたトランジスタに影響を与えることなく、別個の電圧レジウムでスイッチングを行うことができる、二次元または三次元の集積トランジスタ／メモリ構造体のマトリックスアドレス指定可能なアレイを提供できることが理解できよう。処理すべき情報またはデバイス動作のための情報をトランジスタ回路内に集積化されたメモリセル内に記憶でき、よって外部アクセスおよび周辺記憶デバイスを不要にできる。
【００２６】
更に、二次元アレイでは、例えば二次元アレイ内の所定部分におけるこれらトランジスタ／メモリ構造体を省略し、次に例えばロジックセルおよびより高度の接続性を可能にする三次元でも実現できる結合されたプロセッサ／メモリ回路における集積メモリを備えたロジックセルおよびダイスレジスタを形成するのに必要な絶縁層およびバリア層を適当なビアおよび相互接続部に設けることによって、トランジスタ／メモリ構造体のグループを分離し、かつ必要に応じてこの構造体の回路配置を形成することが可能になることは明らかとなろう。これによって、例えばシリコンに基づく今日の集積回路技術の多くで固有の、通常のトポロジー上の制限を回路が受けることなく、内部に必要なレジスタが設けられた高速度で、かつ極高速メモリアクセスを可能にする、より複雑で密な配置の集積プロセッサ／メモリ構造体を創出するための完全に新しい展望を切り開くものである。
【図面の簡単な説明】
【００２７】
【図１ａ】電極が密な配置に設けられた電界効果トランジスタ構造体の従来のアレイの横断面図を示す。
【図１ｂ】図１ａに示されたアレイの平面図である。
【図２ａ】本発明で設けられるような単一の集積トランジスタ／メモリ構造体の横断面図である。
【図２ｂ】図２ａに示されたトランジスタ／メモリ構造体の平面図である。
【図２ｃ】図２ａに示されたトランジスタ／メモリ構造体におけるメモリ材料の幾何学的レイアウトの斜視図である。
【図３ａ】本発明に係わるデュアルトランジスタ／メモリ構造体の好ましい第１実施例である。
【図３ｂ】図３ａの実施例の変形例である。
【図３ｃ】本発明に係わるデュアルトランジスタ／メモリ構造体の第２実施例である。
【図３ｄ】本発明に係わるデュアルトランジスタ／メモリ構造体の第３実施例である。
【図４】本発明に係わる三次元のマトリックスアドレス指定可能なアレイである。
【図１ａ】
2005512338.tif 000003
【図１ｂ】
2005512338.tif 000004
【図２ａ】
2005512338.tif 000005
【図２ｂ】
2005512338.tif 000006
【図２ｃ】
2005512338.tif 000007
【図３ａ】
2005512338.tif 000008
【図３ｂ】
2005512338.tif 000009
【図３ｃ】
2005512338.tif 000010
【図３ｄ】
2005512338.tif 000011
【図４】
2005512338.tif 000012
【国際調査報告】
2005512338.tif 000013
2005512338.tif 000014
2005512338.tif 000015