(57)【要約】磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイス（１０）が形成され、このＭＲＡＭデバイスは、磁化固定構造（２８）と、磁化自由構造（３２）と、そしてリセス内のこれらの構造の間に位置する第１誘電体層（３０）と、を有する。金属プラグ（３６）及び任意選択の第２誘電体層（３４）もリセス内に形成される。金属プラグ（３６）は書き込み経路として機能する。ＭＲＡＭセル内のワードラインは、ＭＲＡＭデバイスに対する書き込み及び読み出しの両方に使用するトランジスタのゲート電極である。デバイスに対する書き込みを行なうために、電流がほぼ垂直方向に流れて一のＭＲＡＭデバイスにしか影響が及ばないので、隣接セルに影響が及ばない。従ってデータ保存を改善することができる。
2005537659.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル（１０）であって、
磁化固定構造（２８）と、
磁化自由構造（３２）と、
前記磁化固定構造と磁化自由構造との間に位置する誘電体構造（３０）と、前記磁化固定構造と磁化自由構造との間の抵抗が前記メモリセルに記憶される値を示すことと、
前記磁化自由構造の横に位置するとともに、縦方向成分を有する電流経路となって前記磁化自由構造の磁界の方向を変える電流を流すように前記磁化自由構造に対して配置される部分を少なくとも有する書き込み経路構造（３６）とを備えるメモリセル。
【請求項２】
前記書き込み経路構造（３６）は上部開口及び底面を有したリセス（図４の７６）内に位置し、前記書き込み経路構造は、少なくとも前記上部開口から少なくとも前記底面にまで延び、前記磁化自由構造は前記リセス内に位置する、請求項１記載のメモリセル。
【請求項３】
メモリセル（１０）の製造方法であって、
前記メモリセルの磁化固定構造（２８）を形成する工程と、
前記メモリセルの磁化自由構造（３２）を形成する工程と、
前記磁化固定構造と磁化自由構造との間に位置し、前記磁化固定構造と磁化自由構造との間の抵抗が前記メモリセルに記憶される値を示す、前記メモリセルの誘電体構造（３０）を形成する工程と、
前記磁化自由構造の横に位置するとともに、縦方向成分を有する電流経路となって前記磁化自由構造の磁界の方向を変える電流を流すように前記磁化自由構造に相対して配置される部分を少なくとも有する書き込み経路構造（３６）を形成する工程とを備える方法。
【請求項４】
前記磁化自由構造及び書き込み経路構造の下方に位置する第１導電構造（２４）を形成する工程と、
前記磁化自由構造及び書き込み経路構造の上方に位置する第２導電構造（３８）を形成する工程とをさらに備え、前記書き込み経路構造は、前記第１導電構造及び第２導電構造に電気的に接続されて前記第１導電構造と第２導電構造との間に電流を流す、請求項３記載の方法。
【請求項５】
複数のメモリセル（４２）を備え、前記複数のメモリセルの各々が、
磁化固定構造（２８）と、
磁化自由構造（３２）と、
前記磁化固定構造と磁化自由構造との間に位置する誘電体構造（３０）と、前記磁化固定構造と磁化自由構造との間の抵抗が前記メモリセルに記憶される値を示すことと、
電流経路となって前記磁化自由構造の磁界の方向を変える電流を流すように前記磁化自由構造に対して配置される書き込み経路構造（３６）と、
前記書き込み経路構造に電気的に接続される端子を有し、導通することにより電流が前記書き込み経路構造を流れるように動作するトランジスタ（５６及び６１）とを備えるメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して半導体装置に関し、特に磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイスに関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ）技術は現在、半導体業界において不揮発性メモリ（ＮＶＭ）の一タイプとして使用するために開発中である。ＭＲＡＭはまた、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）またはスタティックランダムアクセスメモリ（ＳＲＡＭ）に取って替わるデバイスとして有用であることが判明している。ＭＲＡＭには２つの主要なタイプ、すなわちＭＪＴ（磁気トンネル接合）ＭＲＡＭ及びＧＭＲ（巨大磁気抵抗）ＭＲＡＭがある。ＭＲＡＭアレイは、多くのデジットラインと交差する書き込みラインまたはビットラインを含む。書き込みラインとデジットラインとの交差点の各々で、磁気トンネル接合サンドイッチは、１「ビット」の情報を記憶するメモリ素子またはビットセルを形成する。磁気トンネル接合サンドイッチは、固定磁気ベクトルを有する磁性層と磁気ベクトルが切り替わる磁性層との間の薄膜絶縁材料から構成される。これらの層はそれぞれ、磁化固定層及び磁化自由（スイッチング）層と呼ばれる。
【０００３】
ＭＲＡＭに関する問題の１つは、データを単一の磁気トンネル接合サンドイッチに書き込むときに生じる。書き込みライン電流が複数のＭＲＡＭセルを流れることにより、十分な電流が供給されて書き込みラインとデジットラインとの交差点のＭＲＡＭビットセルに書き込みが行なわれるので、隣接ＭＲＡＭビットセルに誤って書き込みが行なわれ、不正なデータ記憶が生じることがある。従って、誤って隣接ＭＲＡＭビットセルに書き込みが行なわれることなく制御性良く単一のＭＲＡＭビットセルに書き込みを行なう必要がある。
【発明を実施するための最良の形態】
【０００４】
図１はＭＲＡＭデバイス１０の断面図を示しており、このデバイスは単結晶層９（またはシリコンオンインシュレータ（ＳＯＩ）などのような他の適切な層）、不純物領域１２及び１３、第１ビア１４、ワードライン１６、第１導電パッドまたは第１導電構造２０、第２ビア２２、第２導電パッドまたは第２導電構造２４、仮想接地ライン（接地構造）１８、ＭＲＡＭサンドイッチ２６、及びビットライン４０を含む。第１誘電体層３３及び第２誘電体層４２は、第１導電層２０を仮想接地ライン１８から絶縁するように導電領域を互いから絶縁する。ワードライン１６はトランジスタのゲート電極であり、このトランジスタは、ソース領域及びドレイン領域として機能する不純物領域１２及び１３、及びゲート酸化膜として機能する第１誘電体層３３の一部を含む。本発明を制限するものではない一の実施形態によれば、単結晶基板９はＰ型シリコン基板であり、そしてワードライントランジスタはＮＭＯＳトランジスタである。他の回路素子、例えば入力／出力回路、データ／アドレスデコーダ、及び比較器はＭＲＡＭデバイス１０に含まれるが、これらの素子は簡単のため図では省略している。
【０００５】
ＭＲＡＭサンドイッチ２６は、第３誘電体層３０により分離される磁化固定層２８及び磁化自由層３２、任意選択の第４誘電体層３４、及び金属プラグ３６を含む。２次元図の限界から図１には示していないが、磁化固定層２８はリセス内に在ってリセスの全側面を取り囲み、一の実施形態において磁性材料から成るドーナツ形またはシリンダーを形成する。従って、図示の磁化固定層２８の２つの部分は互いに接続され、そして全磁化固定層２８の一部となる。磁化固定層２８は、磁化固定層２８の円内の複数の“Ｘ”及び円内のドットにより示されるような磁化固定層である。磁石では良く用いられる表記法であるが
、円内の“Ｘ”は、磁界が紙面に向かう、または読者から遠ざかることを示し（すなわち、人が矢を矢尻の方から眺めるような状態であり、“Ｘ”は矢の矢端に位置する羽を示す）、そして円内のドットは磁界が紙面から出て来る、または読者に向かうことを示す（すなわち、人が矢先を眺めるような状態）。従って、図１の実施形態における磁化固定層２８の磁界は反時計回りに水平な円の方向に生じる。しかしながら、磁化固定層２８の磁界は逆の時計回りにも生じ得る。しかし、磁化固定層２８が一方向にのみ生じる磁界を有することが重要である（すなわち、時計回り、または反時計回りのいずれか）。換言すれば、磁化固定層２８の磁界方向は電流を流すことによっては変化させることができない。
【０００６】
これとは対照的に、磁化自由層３２は時計回り、または反時計回りのいずれの方向にも生じ得る磁界を有し、この様子は磁化自由層３２が、円内に“Ｘ”及び円内にドットを有する部分の両方を含んでいることから分かる。しかしながら、磁界は、方向を変える電流が流れるまで一方向にのみ生じる。例えば、磁界が水平平面で反時計回りに生じる場合、電流を流して磁界が水平平面で時計回りに生じるように磁界の方向を切り替えることができる。
【０００７】
磁化自由層３２は磁化固定層２８と同じく、リセス内でリセスの全側面に隣接し、一の実施形態において磁性材料から成るドーナツ形またはシリンダーを形成する。従って、互いに接続される２つの部分のみを図１に示している。共に導電性磁性材料である磁化自由層３２及び磁化固定層２８は第３誘電体３０により互いから電気的に絶縁されるので、電流が磁化自由層３２を流れてもこの電流は磁化固定層２８に影響を及ぼさない。同様に、任意選択の第４誘電体３４は、書き込み動作中に磁化自由層３２を金属プラグ３６から電気的に絶縁する機能を有し、この場合、プラグは書き込み電流ライン、または書き込み経路構造となる。しかしながら任意選択の第４誘電体３４は、金属プラグ３６及び磁化自由層３２に使用する材料によっては必要ではなくなる。例えば、金属プラグ３６が銅であり、そして磁化自由層がＮｉＦｅのような鉄合金である場合には、銅は鉄合金よりもはるかに大きな導電性を示すので、電流の大きな部分が銅層から磁化自由層に流れる現象は生じ難く、従ってプラグと磁化自由層との間の絶縁層（すなわち任意選択の第４誘電体３４）は書き込み動作には必要では無くなる。
【０００８】
図１に示すように、磁化自由層３２、磁化固定層２８、第３誘電体３０、任意選択の第４誘電体３４、及び金属プラグ３６は全てリセス内に位置する。磁化自由層３２は金属プラグ３６の少なくとも一部を取り囲み、第３誘電体層３０は磁化自由層３２の少なくとも一部を取り囲み、そして磁化固定層２８は第３誘電体層３０の少なくとも一部を取り囲む。任意選択の第４誘電体３４があるとすれば、この誘電体は金属プラグ３６の少なくとも一部を取り囲み、そして磁化自由層３２は任意選択の第４誘電体３４の一部を取り囲む。
【０００９】
一の実施形態では、デジットラインは、リセス内に在るＭＲＡＭサンドイッチ２６を覆うように位置する。さらに、ビットライン４０はリセスの側壁の少なくとも一部を形成するので、リセスの側壁に隣接する磁化固定層２８に接続される。
【００１０】
書き込み動作中では、デジットライン３８及びビットライン４０はハイ（ｈｉｇｈ）に設定され、仮想接地ライン１８はロー（ｌｏｗ）に設定され、そしてワードラインはハイに設定される。書き込み電流はデジットライン３８から金属プラグ３６を通ってワードライン１６内のトランジスタに流れる、またはその逆に流れる。ワードライン１６はゲート電極（制御端子）に接続され、好適な実施形態ではゲート電極となる。従って、ワードライン１６はトランジスタの導電率を制御する。書き込み動作中では、トランジスタは不純物領域１２である一の端子を有し、この不純物領域は電圧を印加することにより導通状態となって電流が金属プラグ３６を個々に流れることができる。従って、書き込み時の電流がほぼ垂直方向に流れる。換言すれば、金属プラグ３６は磁化自由層３２に対して垂直成
分の電流経路となるように位置する。
【００１１】
書き込みプロセスにおいて選択される方向によって磁化自由層３２の磁界の極性（方向）が変化し、その間、磁化固定層２８の磁界の方向は変化しない。磁化自由層３２の磁界の極性は磁化固定層３２の磁界の極性に平行または反平行のいずれかである。換言すれば、磁化固定層３２及び磁化自由層の磁界の極性が反時計回りの場合には、これらの層の磁界の極性は互いに平行となる（すなわち、両方の層の電子スピンが同じ（互いに平行）になるので、これらの層の各々の磁界が互いに同じ方向に生じる）。しかしながら、磁化固定層３２の磁界の極性が反時計回りであり、そして磁化自由層２８の磁界の極性が時計回りである場合には、これらの層の磁界の極性は互いに反平行となる（すなわち、両方の層の電子スピンが同じではなく、互いに反平行になるので、これらの層の各々の磁界が互いに反対の方向に生じる）。
【００１２】
ＭＲＡＭデバイス２６に対する読み出しを行なうために、磁化固定層３２に対する磁化自由層２８の磁界の極性を検知する。換言すれば、これらの層の極性が平行か反平行かを判断する。磁化固定層２８及び磁化自由層３２の磁界の極性が互いに平行の場合、電子がＭＲＡＭサンドイッチ２６を、各層の極性が反平行な場合よりもトンネリングし易くなる。従って、磁化固定層２８及び磁化自由層３２の磁界の極性が互いに反平行の場合とは反対に平行の場合には、より大きな放電率が検知される。さらに、磁化固定層２８と磁化自由層３２との間の抵抗はＭＲＡＭサンドイッチ２６に記憶されている値を示す。ＭＲＡＭデバイス２６の状態を検知するために、仮想接地ライン１８はローに設定し、デジットライン３８及びワードライン１６はハイに設定し、そしてビットライン４０の放電率を検知する。図１に示すように、読み出し電流はワードライン１６のトランジスタからＭＲＡＭサンドイッチ２６を通ってビットライン４０に達し、そこで放電率が検知される。トランジスタの不純物領域１３（端子）は仮想接地ライン１８に接続され、そして電圧が印加されて通電するので、電流が金属プラグ３６と仮想接地ライン１８との間を読み出し動作中に流れるようになる。従って、ワードライン１６内のトランジスタは読み出し動作及び書き込み動作の両方に使用する。
【００１３】
図２はＭＲＡＭアレイ４２を模式的に示しており、このアレイは複数のＭＲＡＭセル４４〜４９を含む。各ＭＲＡＭセル４４〜４９は図１のＭＲＡＭサンドイッチ２６と同様なＭＲＡＭサンドイッチ５０〜５５、及びトランジスタ５６〜６１を含む。トランジスタ５６〜６１の幾つかは、各トランジスタのゲート電極を形成するワードライン（ＷＬ）７２〜７４、または仮想接地ライン（ＶＧＬ）６５〜６６を通して互いに接続される。例えば、ワードライン（ＷＬ１）７２はトランジスタ５６と５９とを接続し、ワードライン（ＷＬ２）７３はトランジスタ５７と６０とを接続し、そしてワードライン（ＷＬ３）７４はトランジスタ５８と６１とを接続する。仮想接地ライン（ＶＧＬ１）６５はトランジスタ５６〜５８を接続し、そして仮想接地ライン（ＶＧＬ２）６６はトランジスタ５９〜６１を接続する。同様に、ＭＲＡＭサンドイッチ５０〜５５はデジットライン（ＤＬ）６８〜７０またはビットライン（ＢＬ）６２〜６３を通して互いに接続される。デジットライン（ＤＬ１）６８はＭＲＡＭサンドイッチ５０と５３とを接続し、デジットライン（ＤＬ２）６９はＭＲＡＭサンドイッチ５１と５４とを接続し、そしてデジットライン（ＤＬ３）７０はＭＲＡＭサンドイッチ５２と５５とを接続する。ビットライン（ＢＬ１）６２はＭＲＡＭサンドイッチ５０〜５２を接続し、そしてビットライン（ＢＬ２）６３はＭＲＡＭサンドイッチ５３〜５５を接続する。ビットライン６２〜６３はワードライン７２〜７４に直交し、そしてデジットライン６８〜７０は仮想接地ライン６５〜６６に直交する。
【００１４】
一般的に、書き込み動作中においては、ビットライン６２〜６３、デジットライン６８〜７０、及びワードライン７２〜７４はローに保持され、そして仮想接地ライン６５〜６６はハイにプリチャージされる。書き込み対象の選択ＭＲＡＭセルに接続されるデジット
ラインは、選択ＭＲＡＭセルに接続されるワードラインと同じハイになる。選択ＭＲＡＭセルに接続される仮想接地ラインはローに設定される。例えば、ＭＲＡＭセル４４への書き込みを行なうために、仮想接地ライン（ＶＧＬ１）６５をローに設定し、デジットライン（ＤＬ１）６８及びワードライン（ＷＬ１）７２をハイに設定する。ビットライン６２〜６３は全てローに設定するが、これはこれらのビットラインがＭＲＡＭセル４４への書き込みに使用されないからである。さらに、デジットライン６９〜７０及びワードライン７３〜７４をローに設定する。また、仮想接地ライン（ＶＧＬ２）６６をハイに設定する。
【００１５】
上記したように、選択ワードラインを使用してＭＲＡＭサンドイッチへの書き込みを行なう。選択接地ラインから電流を選択ＭＲＡＭセル内の選択トランジスタの第１不純物領域（すなわちソース領域）に流す。電圧を選択ワードラインに印加することにより選択トランジスタをオンさせる。ＭＲＡＭサンドイッチは選択トランジスタの第２不純物領域（すなわちドレイン領域）及び選択デジットラインに接続される。ＭＲＡＭサンドイッチはビットラインにも接続されるが、このビットラインは書き込みプロセスにおいては使用されない。従って、選択デジットライン、及び選択トランジスタの第２不純物領域からの電流を使用してＭＲＡＭサンドイッチへの書き込みを行なうが、この書き込み操作は、選択ＭＲＡＭサンドイッチの磁化自由層を磁化固定層に対して平行または反平行のいずれかとすることにより行なわれる。非選択セルでは、非選択ワードラインがローに設定されていることからトランジスタがオンしないので、非選択ＭＲＡＭサンドイッチには非選択トランジスタの第２不純物領域から電流が流れないだけでなく、ローに設定されている非選択デジットラインからも電流が流れず、従って非選択ＭＲＡＭサンドイッチの磁化自由層の極性が変化せず望ましい。さらに、非選択ＭＲＡＭサンドイッチを覆う形で通過する選択デジットライン及び仮想接地ラインを流れる電流は水平に流れるので、これらの電流によって生じる磁界は非選択ＭＲＡＭの磁化自由層の磁化状態を変えるための正しい方向とならない。これは、全ての書き込み電流の方向が水平であり、磁界の方向ではなく大きさによってのみ選択セルを非選択セルから区別することができる従来のプレーナＭＲＡＭセルとは異なる。これにより、所望通りに選択セルに書き込みを行なう操作と不所望に非選択セルに書き込みが行なわれる操作との間のマージンが大きく改善される。
【００１６】
一般的に、読み出し動作の間では、全てのデジットライン６８〜７０、ビットライン６２〜６３はハイにプリチャージされる。仮想接地ライン６５〜６６及びワードライン７３〜７４はローに保持される。次に、選択ＭＲＡＭセルに接続されるワードラインをハイにし、そして選択ＭＲＡＭセルに接続されるビットラインをセンスする。ＭＲＡＭセル４４に対する読み出しを行なうために、例えば仮想接地ライン（ＶＧＬ１）６５をローに設定し、デジットライン（ＤＬ１）６８をハイにプリチャージし、ワードライン（ＷＬ１）７２をハイに設定し、そして放電率をビットライン（ＢＬ１）６２を使用して検出する。デジットライン６８〜７０はＭＲＡＭセル４４に対する読み出しに使用されないのでデジットライン６８〜７０は全てハイに設定されるが、デジットライン（ＤＬ１）６８は、ワードライン（ＷＬ１）７２がハイに設定されるときにローに引っ張られることになることに注目されたい。ビットライン６２の放電率を基準セルと比較することにより、ＭＲＡＭセル４４の磁化自由層の磁化状態がＭＲＡＭセル４４の磁化固定層の磁化状態と平行または反平行のいずれであるかを判定することができる。これによりデータをセルから読み出す。
【００１７】
本発明の一の実施形態によれば、図２に示す模式図のような構成により利用可能になるＭＲＡＭセルの形成プロセスについて図３〜８を参照しながら説明するが、これらの図には関連する磁気メモリ素子のデジットライン及びビットライン回路も含まれている。図３は、従来のプロセスを使用して形成されたＭＲＡＭデバイスの一部を示している。
【００１８】
図３を参照すると、部分的に形成されたＭＲＡＭデバイス１０を含む断面図が示されている。ＭＲＡＭデバイス１０は単結晶基板９（または、シリコンオンインシュレータ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ：ＳＯＩ）などのような他の適切な基板）を含む。不純物領域１１，１２及び１３はソース領域及びドレイン領域である。不純物領域１２及び１３はトランジスタのソースまたはドレインを形成し、このトランジスタはワードライン１６から形成されるゲート電極を有する。このトランジスタはメモリセルの一部であり、形成されているＭＲＡＭサンドイッチはセルの一部を構成する。しかしながらワードライン１７は一のＭＲＡＭサンドイッチに接続され、このＭＲＡＭサンドイッチも形成されているが、図には示していない。ワードライン１７から形成されるゲート電極を有するトランジスタのソース領域及びドレイン領域は不純物領域１１及び１２である。不純物領域１１及び１２は、一の実施形態ではイオン注入により形成される。
【００１９】
トランジスタ形成を開始するために、誘電体材料がトランジスタのチャネル領域となる予定の、不純物領域１１と１２との間、及び不純物領域１２と１３との間の領域を覆うように誘電体材料を堆積させる。誘電体材料はゲート誘電体であり、そして二酸化シリコン、酸化ハフニウム、他の誘電体、またはこれらの組合せとすることができる。
【００２０】
次にゲート電極を形成するが、この形成は、ポリシリコン、タングステン、タンタルなど、及びこれらの組合せのような材料を堆積させ、そしてパターニングすることにより行なわれる。トランジスタのゲート電極はワードラインでもあるので、材料の一部が、予め形成されているゲート誘電体を覆うように材料をパターニングする。ワードラインは、このワードラインが種々のＭＲＡＭセルの複数のトランジスタの複数のゲート電極を形成するときに多くの誘電体を覆うようにその上に設ける必要がある。従って、図３に示す実施形態では、ワードラインをパターニングして断面図に示される構造を形成するが、３次元では、ワードラインは紙面に向かって、そして紙面から出て行く方向に走っている。
【００２１】
ゲート電極を形成した後、不純物領域１１，１２及び１３を普通、イオン注入により形成する。次に、第１層間誘電体（ＩＬＤ）層（第１誘電体層３３の一部となる）を基板表面を覆うように形成する（ここで、この箇所で使用する場合の「基板表面」は半導体装置基板だけでなく、半導体装置基板上に議論対象の処理時点までに形成される全ての層を含む。従って、基板表面とは、基板上に形成される全ての構造を含む基板の現時点での最上部表面を指す）。一の実施形態では、第１ＩＬＤ層は二酸化シリコンであり、この二酸化シリコンは、テトラオキシシラン（ＴＥＯＳ）をガス源として使用する化学気相成長（ＣＶＤ）により堆積する材料を含む。別の構成として、第１ＩＬＤ層は窒化シリコン層、リンガラス（ＰＳＧ）層、ボロンリンガラス（ＢＰＳＧ）層、スピンオンガラス（ＳＯＧ）層、酸窒化シリコン（ＳｉＯＮ）層、ポリイミド層、または低ｋ誘電体材料層などとすることができる（本明細書の目的を達成するためには、低ｋ誘電体材料または低誘電体材料は、二酸化シリコンの誘電率よりも低い誘電率の材料であればどのような材料でも良い）。堆積は、物理気相成長（ＰＶＤ）、ＰＶＤ及びＣＶＤの組合せなど、またはこれらの組合せにより適宜行なうことができる。
【００２２】
次に、ビア１４及び１５を、第１ＩＬＤ層をエッチングし、そしてプラグ充填材料または複数の材料の組合せを形成することにより第１ＩＬＤ層内に、かつ不純物領域１１及び１２を覆うように形成する。一の実施形態では、導電プラグ１４及び１５は接着／バリア層（図示せず）及びプラグ充填材料を含む。接着／バリア層は通常、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）などのような高融点金属、高融点金属窒化物、または高融点金属或いは高融点金属窒化物の組合せである。プラグ充填材料は通常、タングステン、アルミニウム、銅、または導電材料同等物質である。接着／バリア層及びプラグ充填材料は、ＰＶＤ、ＣＶＤ、電解メッキプロセス、またはこれらの組合せなどを使用して堆積させることができる。接着／バリア層及びプラグ充填材料を堆積させた後、基板表面
を研磨して、開口内に含まれない接着／バリア層及びプラグ充填材料を除去してビア１４及び１５を形成する。
【００２３】
次に、層間誘電体層（第１誘電体層３３の別の部分を形成する）を半導体基板を覆うように堆積させ、そしてこの層間誘電体層は第１ＩＬＤ層に使用する材料であればどのような材料とすることもできる。好適には、層間誘電体層及びは第１ＩＬＤ層は同じ材料である。層間誘電体層をパターニングしてリセスを形成し、そして導電材料をリセス内に埋め込み、そして研磨して仮想接地ライン１８、第１金属パッド２０、及び仮想接地ライン１９を形成する。導電材料は、ビア１４及び１５を形成するために使用する材料であればどのような材料とすることもできる、またはこれらのビアを形成するために使用する材料を積層させたものとすることができる。仮想接地ライン１８は、図３〜８には示していないＭＲＡＭサンドイッチに接続され、仮想接地ライン１８及び１９は互いに接続されるが第１金属パッド２０には接続されず、このパッドは仮想接地ライン１８及び１９から絶縁される。従って、一の実施形態では、仮想接地ライン１９は３次元では図３の紙面から出てきて図示しない一の平面で第１金属パッド２０に隣接して位置し、そして仮想接地ライン１８に接続される。
【００２４】
次に、第２ＩＬＤ層（第１誘電体層の更に別の部分を形成する）を堆積させ、パターニングする。第２ＩＬＤ層は第１ＩＬＤ層及び／又は層間誘電体層と同じ材料であることが好ましいが、同じである必要はない。ビアファースト、トレンチラスト（ｖｉａ  ｆｉｒｓｔ，  ｔｒｅｎｃｈ  ｌａｓｔ：ＶＦＴＬ）プロセスまたはトレンチファースト・ビアラスト（ｔｒｅｎｃｈ  ｆｉｒｓｔ，  ｖｉａ  ｌａｓｔ：ＴＦＶＬ）プロセスのようなデュアルインレイド（ｄｕａｌ  ｉｎ−ｌａｉｄ）技術、或いはシングルインレイド（ｓｉｎｇｌｅ  ｉｎ−ｌａｉｄ）技術を使用して第２ＩＬＤ層をパターニングし、第２ビア２２及び第２金属パッド２４を形成するが、この場合、ビアをまず形成し、そして研磨して表面を第２ＩＬＤ層の表面と同じにし、次に別の誘電体層を堆積させ、パターニングし、そして第２導電層パッド２４を形成する。これらのプロセスは従来技術によるものであり、この技術分野では公知である。第２ビア２２及び第２導電層パッド２４は導電材料であり、そしてビア１４及び１５について説明した材料であればどのような材料とすることもできる、またはこれらの材料の組合せとすることができる。好適な実施形態では、ビア１４，１５及び２２は同じ材料であり、そして少なくとも第１導電層パッド２０及び第２導電層パッド２４は同じ材料である。
【００２５】
第２金属パッド２４を形成した後、第１ＩＬＤ層と同じ材料とすることができる誘電体層を堆積させて、ＩＬＤ層及び層間誘電体層の全てが一体となって第１誘電体層３３を形成し、この第１誘電体層は複数の同じ誘電体材料または種々の誘電体材料を積層させて形成することができる。
【００２６】
銅、銅合金、アルミニウムなど、及びこれらの組合せのような導電材料は、ＣＶＤ、ＰＶＤなど、及びこれらの組合せにより形成され、これによりビットライン４０が形成される。誘電体層（図には示さず）を形成し、そしてパターニングしてパターンまたは複数のリセスを形成し、この中に導電材料を堆積させてビットライン４０を形成する。次に図３に示すように、第２誘電体層４２をビットライン４０を覆うように堆積させる。第２誘電体層４２はどのような誘電体層であっても良く、特に第１ＩＬＤ層について説明した材料とすることができる。
【００２７】
図４に示すように、従来プロセスを使用して基板表面をパターニングし、そしてエッチングしてリセス７６を画定する。詳細には、第１誘電体層３３、ビットライン４０及び第２誘電体層４２をエッチングする。従って、エッチングプロセスでは３ステップエッチングプロセスを使用し、このプロセスでは、３層をエッチングしてリセス７６によって第２
導電層パッド２４が露出するようにする。第１誘電体層３３及び第２誘電体層４２をエッチングするために、特にこれらの層が二酸化シリコンである場合にはフッ素含有化学種を使用することができる。ビットライン４０が銅である場合、塩素含有化学種を使用して銅をエッチングすることができる。
【００２８】
リセス７６を形成した後、ＰＶＤ、イオンビーム堆積（ｉｏｎ  ｂｅａｍ  ｄｅｐｏｓｉｔｉｏｎ：ＩＢＤ）、ＣＶＤなど、またはこれらの組合せを使用して第１磁性材料を基板表面を覆うように堆積させる。第１磁性材料はＮｉＦｅ，ＣｏＦｅ，ＮｉＦｅＣｏなどとすることができる。反対方向の磁気ベクトルを有する２つの磁性層の間に挟まれる非磁性層または反強磁性層のような多層積層構造を使用することもできる。
【００２９】
一の実施形態では、図５に示すように、堆積後に第１磁性材料を異方性エッチングする。第１磁性材料がＮｉＦｅの場合、塩素含有化学種を含むプラスマエッチングを使用することができる。別の方法として、ＣＭＰプロセスを使用して第１磁性材料を平坦化することができる。第１磁性材料は、リセスに形成されているＭＲＡＭサンドイッチの磁化固定層２８であり、そして通常、２〜２０ナノメートルの厚さを有する。異方性エッチングを行なう場合、磁化固定層２８の表面は図５〜８に示すように傾斜を有し、そしてＣＭＰを行なう場合、ＣＭＰ後の磁化固定層２８は図１の形状に類似する。以下に議論するプロセスで形成される第３誘電体層３０、磁化自由層２４及び任意選択の誘電体層３２に関しても同じ説明を行なうことができる。
【００３０】
磁化固定層２８を形成した後、第３誘電体層３０及び第２磁気メモリ材料を、ＰＶＤ、イオンビーム堆積（ＩＢＤ）、ＣＶＤなど、またはこれらの組合せを使用して堆積させる。第２磁気メモリ材料はＮｉＦｅ，ＣｏＦｅ，ＮｉＦｅＣｏなどとすることができる。多層積層構造（例えば、ＣｏＦｅにＮｉＦｅを重ねたもの）を使用することもできる。
【００３１】
第３誘電体層３０は酸化アルミニウム（Ａｌ２Ｏ３）とすることができる。一の実施形態では、第３誘電体層３０は、まずアルミニウム膜を半導体基板を覆って堆積させ、次にアルミニウム膜を、ＲＦ酸素プラズマのような酸化源を使用して酸化することにより形成される。別の方法として、酸化アルミニウムを半導体基板を覆って堆積させ、次に加熱または非加熱酸素雰囲気中で後続プロセスを行なってアルミニウムを全て確実に酸化する。
【００３２】
図６に示すように、一の実施形態では、第２磁性材料及び誘電体層を異方性エッチングする。誘電体層が酸化アルミニウムである場合、塩素含有化学種を使用するプラズマエッチングを使用することができ、そして第２磁性材料がＮｉＦｅである場合、塩素含有化学種を使用するプラズマエッチングを使用することができる。好適には、誘電体層及び第２磁性材料を堆積させ、次に２ステップエッチングプロセスまたは１ステップエッチングプロセスのいずれかによりエッチングする。これは誘電体層が薄いので実施可能である。従って、第２磁性材料をエッチングするために使用するエッチング化学種によって誘電体層が間違ってエッチングされることがないので、２ステップエッチングプロセスではなく１ステップエッチングのみが必要となる。さらに、誘電体層の全てを第２誘電体層３２を覆う領域から除去することは重要ではない、というのは、第２誘電体層３２も誘電体材料であるからである。別の方法として、誘電体層を堆積させ、次にエッチングまたは研磨し、さらに第２誘電体材料を堆積させ、次に研磨することができるが、このようにするとプロセスステップの数及び／又はサイクル時間が増えるので望ましくない。別の実施形態では、第３誘電体層３０及び第２磁性材料をＣＭＰを使用して平坦化する。第２磁性材料は磁化自由層３２であり、２〜２０ナノメートルの厚さであることが好ましい。磁化固定層には抗電界が磁化自由層材料の抗電界よりも大きい磁性材料を使用することができる。別の構成として、厚さ対幅アスペクト比、または長さ対幅アスペクト比のような形状効果を使用して磁化自由層が磁化固定層よりも切り替わり易くなるようにすることができる。
【００３３】
図７に示すように、磁化自由層３２を形成した後、導電材料を堆積させ、平坦化してリセス７６を完全に充填し、そして金属プラグ３６を形成する。金属プラグ３６は銅のような導電材料、またはＣＶＤ，ＰＶＤまたはこれらの組合せなどにより形成される導電材料から成る積層構造とすることができる。導電材料は、ＣＭＰまたはエッチバックプロセスを使用して平坦化することができる。
【００３４】
リセス７６を充填した後、図８に示すように、デジットライン３８をＭＲＡＭサンドイッチ２６を覆うように形成する。デジットライン３８は、導電材料を堆積させ、そして導電材料をエッチングすることにより形成することができる。別の方法として、二酸化シリコンのような誘電体層を堆積させ、そしてパターニングしてリセスを形成することができ、そして導電材料をＣＶＤ、ＰＶＤなど、またはこれらの組合せを使用してリセス内に堆積させてデジットライン３８を形成することができる。一の実施形態では、デジットラインは４００ナノメートル厚さの銅である。
【００３５】
先行技術とは異なり、書き込み動作の間、隣接する非選択ＭＲＡＭセルには書き込みが行なわれない。従って、データ保存信頼度が高くなる。さらに、本明細書に記載するＭＲＡＭサンドイッチは縮小可能であり、そして要求されるＭＲＡＭデバイスのサイズが小さい場合に特に有用である。さらに、開示する実施形態においては、難しい処理に必要な新規材料を追加することがない。そうではなく、先行技術において使用するのと同じ材料を使用することができ、そして上述の実施形態を構成及びプロセスを変更することにより実現することができる。
【００３６】
これまでの明細書では、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において種々の変形及び変更を行なうことができることを理解できるであろう。この技術分野の当業者であれば、同じ材料を種々の層に使用することができることが前に明言されたときに、この技術分野の当業者が同じプロセスも使用することができることを認識し得たことを理解できるであろう。また、この技術分野の当業者であれば、一の層も一の構造と成り得ることも理解できるであろう。例えば、磁化固定層は一の磁化固定構造とすることができる。さらに、上には記載していない回路素子、例えば入力／出力回路、データ／アドレスデコーダ、及び比較器をＭＲＡＭデバイスに含ませることができるが、これらの素子は説明を簡単にするために図示を省略している。従って、明細書及び図は単なる例示であり、本発明を制限するためのものではないと考えられるべきであり、そしてこのような変形の全てが本発明の技術範囲に含まれるものである。効果、他の利点、及び問題解決法が特定の実施形態に関連する形で上に記載されてきた。しかしながら、効果、利点、問題解決法、及びこのような効果、利点、または問題解決法をもたらし、またはさらに顕著にさせるすべての要素（群）が、いずれの請求項にも必須の、必要な、または基本的な特徴、或いは要素であると考えられるべきではない。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態によるＭＲＡＭデバイスの概略を示す断面図。
【図２】図１のＭＲＡＭデバイスを含むＭＲＡＭアレイの回路図。
【図３】本発明の一実施形態によるＭＲＡＭデバイスを形成するためのプロセスの断面図。
【図４】本発明の一実施形態によるＭＲＡＭデバイスを形成するためのプロセスの断面図。
【図５】本発明の一実施形態によるＭＲＡＭデバイスを形成するためのプロセスの断面図。
【図６】本発明の一実施形態によるＭＲＡＭデバイスを形成するためのプロセスの断面図。
【図７】本発明の一実施形態によるＭＲＡＭデバイスを形成するためのプロセスの断面図。
【図８】本発明の一実施形態によるＭＲＡＭデバイスを形成するためのプロセスの断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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