(57)【要約】  スイッチング増幅器（１５）には電力段（１８）とデジタル訂正回路（１６）とがある。デジタル訂正回路（１６）は、電力段増幅中にデジタル信号に発生する非線形性と電源ノイズとを訂正する。デジタル訂正回路（１６）は、処理装置（１４）からのデジタルパルス変調入力信号および電力段（１８）からの増幅パルス変調出力信号を受信し、訂正デジタルパルス変調信号を供給する為にデジタルパルス変調入力信号に対し離散時間型パルス端訂正を行う。訂正デジタルパルス変調信号は電力段（１８）への入力として利用される。
2005515655.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング増幅器であって、
入力、および増幅パルス変調出力信号を供給するための出力を有する電力段と、
デジタルパルス変調入力信号を受信するための第１の入力、上記電力段の出力に結合され上記増幅パルス変調出力信号を受信するための第２の入力、および上記電力段の入力に結合された出力を有するデジタル訂正回路とを備え、
上記デジタル訂正回路は、訂正デジタルパルス変調信号を上記電力段の入力に供給して、電力段での増幅中に増幅パルス変調出力信号の非線形性を訂正することを特徴とするスイッチング増幅器。
【請求項２】
上記デジタル訂正回路が上記訂正デジタルパルス変調信号を供給する為に上記デジタルパルス変調入力信号に対し離散時間型パルス端訂正を行う請求項１のスイッチング増幅器。
【請求項３】
上記離散時間型パルス端訂正が上記デジタルパルス変調入力信号の立上がりに対して行われる請求項２のスイッチング増幅器。
【請求項４】
請求項１のスイッチング増幅器であって、上記デジタル訂正回路が、
デジタルパルス変調基準信号を受信するための第１の入力、上記増幅パルス変調出力信号を受信するための第２の入力、およびアナログ訂正信号を供給するための出力を有する積分エラー増幅器と、
上記積分エラー増幅器の上記出力に結合され上記アナログ訂正信号を受信するための入力、およびデジタル訂正信号を供給するための出力を有するアナログ‐デジタル変換器と、
上記アナログ‐デジタル変換器の上記出力に結合された第１の入力、上記デジタルパルス変調入力信号を受信するための第２の入力、および上記電力段の上記入力に結合された出力を有するデジタルパルス端訂正装置と、
を含むスイッチング増幅器。
【請求項５】
上記デジタルパルス端訂正装置がタップ付き遅延線を有し、上記タップ付き遅延線は上記デジタル訂正信号に基づく所定の遅延または進行により上記デジタルパルス変調入力信号を訂正する請求項４のスイッチング増幅器。
【請求項６】
請求項４のスイッチング増幅器であって、上記積分エラー増幅器が、
上記デジタルパルス変調基準信号を受信するための第１の入力、上記増幅パルス変調出力信号を受信するための第２の入力、第３の入力、および出力とを有する第１の加算素子と、
上記第１の加算素子の上記出力に結合された入力、および出力を有する第１の積分器と、
上記第１の積分器の上記出力に結合された入力、および上記第１の加算素子の上記第３の入力に結合された出力を有する第２の積分器と、
上記第２の積分器の上記出力に結合された第１の入力、第２の入力、および出力を有する第２の加算素子と、
上記第２の加算素子の上記出力に結合された入力、および出力を有する第３の積分器と、
上記第３の積分器の上記出力に結合された入力、および上記第２の加算素子の上記第２の入力に結合された出力を有する第４の積分器と、
上記第１の積分器の上記出力に結合された第１の入力、上記第２の積分器の上記出力に結合された第２の入力、上記第３の積分器の上記出力に結合された第３の入力、上記第４の積分器の上記出力に結合された第４の入力、および上記アナログ訂正信号を供給するた
めの出力を有するための第３の加算素子と、
を含むスイッチング増幅器。
【請求項７】
上記デジタルパルス変調基準信号を生成する為に、上記デジタルパルス変調入力信号に基づき電力段遅延とジッタと電源ノイズとの補償を行うデジタルパルス変調入力信号調整器を更に含む請求項４のスイッチング増幅器。
【請求項８】
スイッチング増幅器の非線形性を訂正する方法であって、
デジタルパルス変調入力信号を受信する工程と、
加算結果を生成する為に増幅パルス変調出力信号とデジタルパルス変調基準信号とを合計する工程と、
アナログ訂正信号を生成する為に上記加算結果を積分する工程と、
上記アナログ訂正信号をデジタル訂正信号に変換する工程と、
訂正デジタルパルス変調信号を生成する為に上記デジタルパルス変調入力信号に離散時間型パルス端訂正を適用する工程と、
上記増幅パルス変調出力信号を生成する為に上記スイッチング増幅器の上記訂正デジタルパルス変調信号を増幅する工程と、
を備えることを特徴とする方法。
【請求項９】
上記離散時間型パルス端訂正を適用する工程が、上記デジタルパルス変調入力信号の立上がりおよび立下りの両方に上記離散時間型パルス端訂正を適用する工程を更に備える請求項８の方法。
【請求項１０】
請求項８の方法であって、
上記デジタルパルス変調入力信号を調整することで上記デジタルパルス変調基準信号を生成する工程を更に備える方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般にデジタル増幅器に関し、特にデジタル増幅器のエラー訂正に関する。
【背景技術】
【０００２】
デジタル可聴周波スイッチング電力増幅器は周知であり広く利用されている。該増幅器はパルス変調されたデジタル可聴信号を受信する。最も効率の高いデジタル可聴周波スイッチング電力増幅器はパルス幅変調（ＰＷＭ）に基づく。ＰＷＭはデジタル可聴周波増幅器などの様々な用途やモータコントローラを含む制御の用途に広く利用されている。上記用途の多くは効率と精度とを高める為に、サンプリングされたデジタル信号をデジタルパルス幅変調信号に変換する。ＰＷＭ信号はスイッチング増幅器へと渡され、該スイッチング増幅器はデジタルＰＷＭ入力信号を電圧レベルの非常に高いデジタルＰＷＭ信号に変える為にレベルシフティング機能を働かせる。電力増幅を行う為に、高圧電源が利用され、ここで電源電圧はデジタル論理の１つの値として直接に用いられる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
電源には電圧に結合されたノイズがあるので、ノイズがスイッチング増幅器の誤差要因となる。デジタルスイッチング増幅器には電源ノイズを排除する能力がない。スイッチング増幅器を実際に実施すると歪んだ出力パルス信号が生成される。これら歪みは変調出力信号の非線形増幅につながる。従って、殆どのスイッチング増幅器は非線形性である上に電源ノイズエラーを起こす。
【課題を解決するための手段】
【０００４】
本発明は一例として図示されるもので添付の図面に限定されず、該図面では同じ参照事項は類似の要素を示す。
図中の要素を簡単かつ明瞭にする為に図示されており、必ずしも一定の率で縮尺して描かれてはいないことを、当業者は理解するであろう。例えば、図中の幾つかの要素の大きさは本発明の実施の形態の理解向上に役立つように他の要素に比べ誇張されている。
【発明を実施するための最良の形態】
【０００５】
図１は、非線形性により引き起こされるエラーと電源ノイズとにデジタル訂正を行うスイッチング増幅器システム１０を示す。デジタルソース１２には、デジタルデータをデジタル信号処理装置１４の入力に供給する出力がある。デジタル信号処理装置機能の実施はソフトウェアでもハードウェア部品によってもよい。理解されるべきことは、デジタル信号処理装置１４は受信されたデジタルデータを幾つかの所定の方法で処理する任意のタイプの信号処理機能でよいことである。図示の形態では、デジタル信号処理装置１４の出力は非線形性および電源ノイズのデジタル訂正モジュール１６の入力に接続されている。非線形性および電源ノイズのデジタル訂正モジュール１６はデジタル訂正回路として機能する。非線形性および電源ノイズのデジタル訂正モジュール１６の出力は訂正デジタルパルス変調信号を供給する為に電力段１８の入力に接続されている。電力段１８の出力はロード１９の入力と非線形性および電源ノイズのデジタル訂正モジュール１６の制御入力とに接続されている。電力段１８の出力は増幅パルス変調出力信号を供給する。電力段１８に電力を供給する為に電源２０が電力段１８に接続される。図示のように、非線形性および電源ノイズのデジタル訂正モジュール１６と電源２０と電力段１８とは、スイッチング電力増幅器およびデジタル訂正の回路１５を表す。
【０００６】
操作では、デジタルソース１２はデジタルデータをデジタル信号処理装置１４に供給す
る。デジタルデータは、音楽でもよいし、モータ制御信号など他の形式の情報でもよい。デジタル信号処理装置１４はデジタルデータの形式を変換することでデジタルデータを処理する。１つの実施の形態では、デジタル信号処理装置１４はパルス変調を用いてデジタルデータを変調する。２つの形式のパルス変調は、パルス幅変調（ＰＷＭ）とパルス密度変調（ＰＤＭ）である。好ましい形式では、デジタル信号処理装置１４はＰＷＭを用いてデジタルデータを変調する。注意すべきことは、デジタル信号処理装置１４の機能の実施は、ソフトウェアコードを用いてなされてもよいし、ハードウェアで変調を行うことによってなされてもよい点である。デジタルパルス変調信号はその後、非線形性および電源ノイズから生じるエラーを訂正するよう機能する非線形性および電源ノイズのデジタル訂正モジュール１６へと渡される。訂正デジタルパルス変調信号は電力段１８へと渡され、該電力段１８はデジタルパルス変調信号の増幅すなわちレベルシフトを行い、増幅パルス変調信号出力を供給する。増幅パルス変調信号出力はロードを駆動する為に利用できる。デジタルデータが音楽や可聴情報の場合には、ロード１９はモータやスピーカなど任意のタイプのロードとして実施されてよい。幾つかの用途では、電力段１８とロード１９との間に低域フィルタ（図示せず）が接続される。低域フィルタはスイッチング周波数とその高調波とがロードに結合されないようにする。電力段１８に電力を供給する為に電源２０が利用され、論理の１つの出力値を持つよう供給電圧レール値を決定する。更に電力段１８のデジタル出力は、非線形性および電源ノイズのデジタル訂正モジュール１６へのフィードバック信号として利用され、図２に関連して更に説明されるようにデジタルスイッチング増幅器のデジタル訂正を行う。
【０００７】
図２に図示されているのは、図１のスイッチング電力増幅器およびデジタル訂正の回路１５の更に詳細な実施の１つである。デジタルパルス変調入力調整器２８の入力およびデジタルパルス端訂正装置３４の第１の入力の両方にデジタルパルス変調入力が接続される。１つの形式では、デジタルパルス変調入力はデジタルパルス幅変調（ＰＷＭ）入力信号であるが、他のタイプのデジタルパルス変調信号が利用されてもよい。デジタルパルス変調入力調整器２８の出力は、デジタルパルス変調基準信号を供給する為に積分エラー増幅器３０の第１の入力に接続される。積分エラー増幅器３０の出力は、アナログ訂正信号を供給する為にアナログ‐デジタル変換器３２の第１の入力に接続される。アナログ‐デジタル変換器３２の出力は、デジタル訂正信号を供給する為にデジタルパルス端訂正装置３４の第２の入力に接続される。第１のクロック信号は、スイッチング周波数Ｆｓｗの２倍の周波数のクロックを供給する為に、アナログ‐デジタル変換器３２の第１のクロック入力と、デジタルパルス端訂正装置３４の第１のクロック入力と、デジタルパルス変調入力調整器２８の第１のクロック入力とに接続される。１つの形式では、２＊Ｆｓｗ周波数は７５０ｋＨｚである。第２のクロック信号は、Ｆｃと表示されるクロック信号を供給する為に、アナログ‐デジタル変換器３２の第２のクロック入力と、デジタルパルス端訂正装置３４の第２のクロック入力と、デジタルパルス変調入力調整器２８の第２のクロック入力とに接続される。１つの形式では、Ｆｃ周波数は４８ＭＨｚである。デジタルパルス端訂正装置３４の出力は電力段１８の入力に接続され、訂正デジタルパルス変調信号を供給する。電力段１８の出力は積分エラー増幅器３０の第２の入力に接続され、増幅パルス変調信号出力信号を供給する。
【０００８】
操作では、デジタルパルス変調入力信号がデジタルパルス端訂正装置３４に供給される。デジタルパルス端訂正装置３４は、各デジタルパルスの一端もしくは両端の発生するタイミングを調整することで電源ノイズエラーおよび非線形性を補償するよう働き、これにより離散時間型パルス端訂正を行う。調整はデジタルパルス変調入力信号の立上がりや立下り、または両方の端に対し行われる場合がある。補償されたデジタル信号はその後で、デジタル信号をレベルシフトさせる電力段１８に供給される。電力段１８の出力はロードに接続または結合されているが図２には図示されていない。本願で教示される補償方法はフィードバックを利用し、従って、電力段１８の出力は増幅パルス変調信号出力の形で積
分エラー増幅器３０に接続されている。注意すべき点は、幾つかの用途では積分エラー増幅器３０により信号が利用される前に増幅パルス変調信号の減衰が必要な場合もあることである。上記の用途では、電力段１８の出力と積分エラー増幅器３０の第２の入力との間に抵抗素子（図示せず）が接続される。積分エラー増幅器３０は電力段１８により供給されるデジタル出力信号およびデジタルパルス変調入力調整器２８により供給されるデジタル基準信号の両方を利用する。デジタルパルス変調入力調整器２８およびデジタルパルス端訂正装置３４の両方に同一のデジタルパルス変調入力信号が接続されるので、デジタルパルス変調入力調整器は信号遅延を供給する形で幾らかの位相補償を行わなくてはならない。積分エラー増幅器３０に向けられる基準信号および増幅パルス変調信号出力の両方が同様の位相およびタイミングをとるように、位相補償が必要である。デジタルパルス変調入力調整器２８は電力段遅延の補償を行うデジタルパルス変調入力信号調整器である。デジタルパルス変調入力調整器２８は以前に入力へと入ってしまったジッタおよび電源ノイズを全て低減することでデジタルパルス変調入力の補償も行う。
【０００９】
積分エラー増幅器３０は基準信号を電力段１８の出力と比較するよう働く。該２つの信号の間の差が全てエラーと解釈される。積分エラー増幅器３０は更に、パルス変調およびその高調波のスイッチング周波数を抑制しながらエラーを増幅するよう働く。増幅されたエラーは、デジタルパルス端訂正装置３４で利用されるアナログ訂正信号を生成する為に利用されて、続くデジタル入力信号端に適用される。しかし積分エラー増幅器３０により供給されたアナログ訂正信号はアナログ形式である。従って、デジタルパルス端訂正装置３４をデジタル制御信号で制御する為に訂正信号の変換がアナログ‐デジタル変換器３２により行われる。理解すべきことは、アナログ‐デジタル変換器３２の実施には様々なタイプのＡ／Ｄ変換器が利用されてよいことである。更に、スイッチング電力増幅器およびデジタル訂正の回路１５に供給されるデジタルパルスは任意のビット幅のデジタル入力信号でよい。
【００１０】
注意すべきことは、既知のデジタルスイッチング増幅器に存在するエラーソースがデジタル信号端の動きにより訂正されている点である。スイッチング電力増幅器およびデジタル訂正の回路１５は、電力段１８の出力を変更する非理想性の訂正に適切なループゲインを供給する負のフィードバックシステムを供給する。デジタルパルスの端を選択的に調整することで、エラーソースの訂正が可能である。エラーソースの内容に依存して、幾つかのデジタルパルス端は遅れずに進められ、その他のデジタルパルス端は遅延される。このようにして、デジタルパルス端訂正装置３４は、非線形性および電源ノイズを補償する為にデジタルパルス幅を修正するタップ付き遅延線またはクロック制御された遅延段として働く。デジタルパルス端訂正装置３４は、デジタル訂正信号に基づき所定の遅延や進行を実施することでデジタルパルス変調入力信号を訂正する。
【００１１】
図３に図示されているのは、図２の積分エラー増幅器３０の代表的な実施の形態である。積分エラー増幅器３０には一般に、加算器５０（加算素子）と、積分器５２と、積分器５４と、加算器５６と、積分器５８と、積分器６０と、加算器６２とがある。デジタルパルス変調入力調整器２８からのデジタルパルス変調基準信号は加算器５０の加算入力に接続され、電力段１８からの増幅パルス変調信号出力は加算器５０の減算入力に接続される。加算器５０の出力は積分器５２の入力に接続される。積分器５２の出力は積分器５４の入力および加算器６２の第１の加算入力に接続される。積分器５４の出力は加算器５６の加算入力と、計数回路５５の入力と、加算器６２の第２の加算入力とに接続される。計数回路５５の出力は加算器５０の第２の減算入力に接続される。加算器５６の出力は積分器５８の入力に接続される。積分器５８の出力は積分器６０の入力および加算器６２の第３の加算入力に接続される。積分器６０の出力は計数回路６１の入力および加算器６２の第４の加算入力に接続される。計数回路６１の出力は加算器５６の減算入力に接続される。積分器５２の出力は項Ｋ１＊Ｉ１である。積分器５４の出力は項Ｋ２＊Ｉ２である。積分
器５８の出力は項Ｋ３＊Ｉ３である。積分器６０の出力は項Ｋ４＊Ｉ４である。計数回路５５の出力は項γ１＊Ｉ２であり、計数回路６１の出力は項γ２＊Ｉ４である。
【００１２】
操作では、積分エラー増幅器３０は基準信号と増幅パルス変調信号出力との間のエラーにフィルタリングを選択的に行うようフィルタリング操作を実行する。積分エラー増幅器３０はｎ次の帯域フィルタを実施し、ここでｎは正整数である。加算器５０はデジタルパルス変調基準信号と電力段１８からの増幅パルス変調信号出力とを受信するよう働く。２つの入力および積分器５４の出力から差信号（即ち、加算結果）が生成される。３つの信号の合計は、連続的に積分器５２および５４により積分される信号の形成に利用される。積分器５２はＫ１＊Ｉ１と表示される第１の項を供給し、第１の項は加算器６２に接続される。積分器５４はＫ２＊Ｉ２と表示される第２の項を供給し、第２の項はＫ１＊Ｉ１と合計される。積分器５４の出力は加算器５６に供給され、該出力は積分器６０の出力と共に差信号を形成する。それぞれが項Ｋ３＊Ｉ３および項Ｋ４＊Ｉ４を生成する積分器５８および積分器６０の両方により差信号は連続的に積分される。項Ｋ３＊Ｉ３および項Ｋ４＊Ｉ４は、図２のアナログ訂正信号を供給する為に加算器６２によりＫ１＊Ｉ１およびＫ２＊Ｉ２と合計される。理解されるべき点は、図示の形式では４つの積分器が実施されているが、積分器は任意の数だけ使用されてよいことである。使用される積分器の数はシステム全体の持つ極の数を決定する。
【００１３】
１つの形式では、積分器５２、５４、５８、６０の各々は従来のＲＣ（抵抗／容量）積分増幅器（シングルエンド増幅器または差動増幅器）として実施される。抵抗値と容量値の選択は、確実に積分エラー増幅器３０を安定な状態に維持する為には重要である。閉ループシステムに存在する周波数の極の合計数は積分増幅器３０の極の合計数より１つ多い。システムの極の数は当初明らかでない場合もある。積分エラー増幅器３０の抵抗と容量の適切な値を選択する方法を理解するには、短い数学的な分析が役に立つ。
【００１４】
図３の４次の積分エラー増幅器３０については、アナログ訂正信号の伝達関数は以下の通りである。
【００１５】
【数１】
2005515655.tif 000003
アナログ訂正信号と、アナログ‐デジタル変換器３２によるアナログ訂正信号からデジタル訂正信号への変換と、デジタルパルス端訂正装置３４により行われるパルス端訂正との間には、時間遅延がある。パルス幅変調システムでは、該遅延が平均してスイッチング時間の１／４に等しく、ここでスイッチング時間は連続するパルス同士の間の時間として規定される。該時間遅延は以下の式によりモデル化できる。
【００１６】
【数２】
2005515655.tif 000004
総合的な閉ループシステム伝達関数を得る為に式１と式２とを組み合わせると以下の式となる。
【００１７】
【数３】
2005515655.tif 000005
上述の時間遅延の結果として更なるシステムの極が導入される。特に、上記の例では、図３の４次の積分エラー増幅器に第５の極が導入される。
【００１８】
図４に図示されるのは、ｓ領域の４次の積分エラー増幅器３０を有する閉ループシステムの根軌跡プロットである。２次元グラフにグラフ化されているのは、閉ループシステムの５つの極それぞれの理想的な位置であり、それぞれ「×」で示されている。根軌跡は、積分エラー増幅器３０のＲＣ積分器それぞれの抵抗および容量の値の変化に従いグラフ化されている。縦軸は複素数の周波数成分を示す虚軸ｊωである。横軸は実数の周波数成分を示す実軸（σ）である。５つの極それぞれの理想的な位置は実数および複素数の周波数軸の交点を中心とする円弧内にある。更に、理想的な極位置の周囲の線はそれぞれ、ＲＣ値の変化に従う理想的な極の動きを示す。周波数の安定した閉ループシステムを設計する為には、システムの極の全てが虚軸ｊωの左半分になくてはならない。
【００１９】
非線形性エラーおよび電源ノイズを補償するデジタルスイッチング増幅器が供給されたことが、ここまでで明白になったはずである。電力段での増幅中に増幅パルス変調出力信号の非線形性を訂正する為に、訂正デジタルパルス変調信号は電力段１８の入力に供給される。本発明により、高い性能を維持すると同時に低コストの電源および電力段の利用が可能になる。本願で教示される補償の方法と装置は、単一の集積回路への組み込みに非常に適している。更に、図示のシステムの一部は専用のハードウェアを用いるよりむしろソフトウェアコードにより容易に実施されるであろう。本発明は、上位のシステムにおける安定性を向上させる複数ビット訂正を実施する。複数ビット操作はシステムのダイナミックレンジの能力を更に高める。
【００２０】
本発明を実施する装置は、その大部分が当業者に既知の電子部品および電気回路で構成されているので、本発明の基本的概念の理解と評価の為に、また本発明の教示を不明瞭にしたりこれからそらしたりしない為にも、回路の細部については以上に示した程度に必要と考えられるより多くは説明しない。
【００２１】
前述の明細書では、本発明は特定の実施の形態を参照して説明された。しかし、以下の請求項で述べる本発明の範囲を外れることなく様々な変形や変更が可能であることが、当業者には評価される。従って、明細書および図面は限定的な意味ではなく説明的な意味のものであると考えられるべきであり、全てのそのような変形は本発明の範囲内に含まれることを意図されている。
【００２２】
利益や他の利点や問題の解決策は、特定の実施の形態に関して以上に説明された。しかし、利益や利点や問題の解決策や、見出されるまたは更に明白になるあらゆる利益や利点や解決策をもたらすあらゆる構成要素（単数または複数）は、請求項のいずれかまたは全てに決定的または必要または本質的な特徴や構成要素であると解釈されるべきではない。構成要素のリストを含む工程や方法や物や装置が、その構成要素のみを含むのではなく、上記の工程や方法や物や装置に特にリストアップされていないまたは固有ではない他の構成要素をも含むように、用語「 含む」や「 含んでいる」やこれらの他の変形物は、本願で使用されたように非排他的な包括に及ぶことを意図されている。
【図面の簡単な説明】
【００２３】
【図１】本発明に従うデジタル訂正を行うスイッチング増幅器を示すブロック図。
【図２】非線形性および電源ノイズのデジタル訂正を示すブロック図。
【図３】図２の積分エラー増幅器を示すブロック図。
【図４】図２のデジタル訂正システムの根軌跡プロットを示すグラフ。
【図１】
2005515655.tif 000006
【図２】
2005515655.tif 000007
【図３】
2005515655.tif 000008
【図４】
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【国際調査報告】
2005515655.tif 000010
2005515655.tif 000011
2005515655.tif 000012