(57)【要約】電子設計自動化（ＥＤＡ）環境の下でデザインされた被テストデバイス（ＤＵＴ）をテストするためのイベント型テストシステムである。イベント型テストシステムは、ＥＤＡ環境において意図したＩＣとして形成されたデザインデータをシミュレーションすることにより直接的に得られたイベントデータを格納するイベントメモリを有する。各イベントを記述するイベントデータは、あらかじめ定めた点からの時間長を現す時間インデックスと、イベントの変化のタイプを現すイベントタイプとにより構成される。イベント型テストシステムはまた、イベントメモリからのイベントデータに基づいてベクタを発生するイベント発生ユニットを有する。各ベクタの波形はイベントタイプにより定められ、各ベクタの波形のタイミングは前イベントの時間インデックスを累積することにより決定される。イベント型テストシステムはさらに、ＤＵＴにテストベクトルを供給し、あらかじめ定めたタイミングでＤＵＴの応答出力を評価するための手段を有する。
2005525577.tif 000002
【特許請求の範囲】
【請求項１】
自動電子デザイン（ＥＤＡ）環境の下で、被テストＩＣデバイス（ＤＵＴ）をテストするための方法において、
各イベント用のイベントデータは、前イベントからの時間長を示すイベントタイミングデータとイベントのタイプを示すイベントタイプデータで構成され、ＥＤＡ環境において意図したＩＣのデザインデータのシミュレーションにより直接的に得られたイベントデータをイベントメモリに格納するステップと、
イベントメモリからのイベントデータに基づいて、各イベントの波形はイベントタイプデータにより決定され、且つ各イベントの波形タイミングは前イベントからのタイミングデータを累積することにより決定されたテストベクタを発生するステップと、
ＤＵＴにテストベクタを供給し、あらかじめ定めたタイミングでＤＵＴの応答出力を評価するステップと、により構成されたＩＣデバイス（ＤＵＴ）のテスト方法。
【請求項２】
上記イベントデータは、ロジックシミュレーションを行うことにより形成されたＶＣＤ（Verilogの値変化ダンプ）から変換又は翻訳をすることなく得られる、請求項１に記載のＩＣデバイス（ＤＵＴ）のテスト方法。
【請求項３】
上記イベントデータは、上記シミュレーションにより形成された時間イベント値から変換又は翻訳をすることなく得られる、請求項１に記載のＩＣデバイス（ＤＵＴ）のテスト方法。
【請求項４】
自動電子デザイン（ＥＤＡ）環境の下で、被テストＩＣデバイス（ＤＵＴ）をテストするためのイベント型テストシステムにおいて、
各イベントを示すイベントデータは、あらかじめ定めた点からの時間長を示す時間インデックスと、イベントでの変化のタイプを示すイベントタイプとを表示し、ＥＤＡ環境において意図したＩＣのデザインデータのシミュレーションにより直接的に得られたそれらイベントデータを格納するイベントメモリと、
そのイベントメモリからのイベントデータに基づいて、各イベントの波形はイベントタイプデータにより決定され、且つ各イベントの波形タイミングは前イベントからのタイミングデータを累積することにより決定されたテストベクタを発生するイベント発生ユニットと、
ＤＵＴにテストベクタを供給し、あらかじめ定めたタイミングでＤＵＴの応答出力を評価する手段と、により構成されたイベント型テストシステム。
【請求項５】
各イベントの上記イベントデータは、イベントメモリに貯蓄される前に圧縮され、上記時間インデックスは、基準クロックピリオドの整数倍値（整数部データ）と基準クロックピリオドの端数値（端数部データ）で構成される、請求項３に記載のイベント型テストシステム。
【請求項６】
各イベントの上記イベントデータは、イベントメモリに貯蓄される前に圧縮されることなく、上記時間インデックスは、基準クロックピリオドの整数倍値（整数部データ）と基準クロックピリオドの端数値（端数部データ）で構成される、請求項３に記載のイベント型テストシステム。
【請求項７】
上記イベントメモリに格納された圧縮されたイベントデータを復元させるための復元ユニットを更に有する、請求項５に記載のイベント型テストシステム。
【請求項８】
各イベント用の上記イベントデータは、固定長ワードで記述され、そのワードの一部はイベントタイプを示し、ワードの他の部分は時間インデックスを示す、請求項４に記載のイベント型テストシステム。
【請求項９】
上記時間インデックスにおける時間長を定義するためにあらかじめ定めた点は、現在イベントの直前のイベントであり、時間インデックスは、その隣接した２つのイベント間のデルタ時間をあらわす、請求項４に記載のイベント型テストシステム。
【請求項１０】
上記時間インデックスにおける時間長を定義するためにあらかじめ定めた点は、システムの動作開始点であり、時間インデックスは、そのあらかじめ定めた点からの絶対時間をあらわす、請求項４に記載のイベント型テストシステム。
【請求項１１】
上記デルタ時間値を変化させて、タイミングのシフト、新たなイベントの追加、あるいは既存のイベントの除去のようなイベントのエディットをテストの実行中に行う、請求項９に記載のイベント型テストシステム。
【請求項１２】
上記絶対時間値を変化させて、タイミングのシフト、新たなイベントの追加、あるいは既存のイベントの除去のようなイベントのエディットをテストの実行中に行う、請求項１０に記載のイベント型テストシステム。
【請求項１３】
上記デルタ時間を変化させることにより、イベントデータに示されたイベントタイプにより特定されたタイプのストローブについて、そのタイミングをオフセットする、請求項１１に記載のイベント型テストシステム。
【請求項１４】
上記全体時間を変化させることにより、イベントデータに示されたイベントタイプにより特定されたタイプのストローブについて、そのタイミングをオフセットする、請求項１２に記載のイベント型テストシステム。
【請求項１５】
上記デザインデータのシミュレーションにより得られる上記イベントデータは、１，０，Ｚ（高インピーダンス）イベントタイプに加えて「ドントケア」イベントタイプを含み、その「ドントケア」はＺに変換され、それによりイベントメモリに格納する前にイベントタイプを記述するデータを減少させる、請求項８に記載のイベント型テストシステム。
【請求項１６】
自動電子デザイン（ＥＤＡ）環境下における、被テストＩＣデバイス（ＤＵＴ）をテストするためのイベント型テストシステムにおいて、
テストシステムの全体動作を制御するためのホストコンピュータと、
テストシステムに用いるイベントを観測し且つエディットするためのイベントビューアを形成するグラフィックユーザインターフェイス（ＧＵＩ）を有し、ホストコンピュータとイベント型テストシステムをインターフェイスするインターフェイスソフトウェアと、
そのインターフェイスソフトウェアを介してホストコンピュータからのデータを解釈し管理する、データ解釈・管理ソフトウェアと、
デザインデータの論理シミュレーションにより直接得られたイベントデータを格納し、イベントデータに基づいてテストベクタを発生し、そのテストベクタをＤＵＴに供給して、あらかじめ定めたタイミングでＤＵＴの応答出力を評価するためのイベントテスタユニットを複数有するイベントテスタハードウェアと、により構成されるイベント型テストシステム。
【請求項１７】
上記インターフェイスソフトウェアとデータ解釈・管理ソフトウェアは、直接あるいは公共通信ネットワークまたは専用通信ネットワークを介して通信する、請求項１６に記載のイベント型テストシステム。
【請求項１８】
上記データ解釈・管理ソフトウェアは、データ処理と解釈を行うためのミドルウェア、およびそのミドルウェアと上記イベントテスタハードウェアとの間のデータ値を調停するカーネルとを有する、請求項１６に記載のイベント型テストシステム。
【請求項１９】
上記ミドルウェアは、ユーザの特定する情報を解釈し、上記カーネルを介して上記イベントテスタハードウェアにデータを供給するために、テストのタイプ、テストの順序、およびテストパラメータを含むデータを生成する、請求項１６に記載のイベント型テストシステム。
【請求項２０】
上記ミドルウェアは、ユーザの特定する情報を解釈し、上記カーネルを介して上記イベントテスタハードウェアにデータデータを供給するために、テストのタイプ、テストの順序、テストパラメータ、およびＩ／ＯピンとＤＵＴの電源供給ピンを含むデータを生成する、請求項１６に記載のイベント型テストシステム。
【請求項２１】
上記各イベントテスタユニットは、
上記ホストコンピュータからの指示に基づいて、テストベクトルの発生と被テストデバイスの出力信号の評価の制御を行うプロセッサと、
各イベントについてそのイベントデータを格納するイベントメモリと、
そのイベントメモリにアドレスデータを供給して、イベントメモリからイベントデータを読み出すアドレスシーケンサと、
そのイベントメモリからのイベントデータに基づいて、イベントタイミングを生成するためのタイミングカウントロジックと、
そのタイミングカウントロジックからのイベントタイミングに基づいて、テストベクタを発生し、ＤＵＴの対応するピンにテストパターンを供給する為の、イベント発生器とにより構成する、請求項１６に記載のイベント型テストシステム。
を特徴とする装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、新たな形式の半導体ＩＣテストシステムのデザインとアーキテクチャに関する。特に、この発明は、テストデータをイベント形式で用いることにより、電子設計自動化（ＥＤＡ）環境において生成したデザインシミュレーションデータを直接に使用と可能する、イベント型ＩＣテストシステムに関する。
【背景技術】
【０００２】
半導体ＩＣデバイスをＩＣテストシステム（ＩＣテスタあるいはテスタ）によりテストする場合、半導体ＩＣデバイスの機能テストの基本的なプロセスには、ＩＣデバイスへの入力（ドライブ）スティミュラスを生成し、そのスティミュラスをＩＣデバイスに印加して、所定のタイミングでＩＣデバイスの出力をストローブし（取り出し）て期待値と比較する工程を含んでいる。そのような入力スティミュラスとストローブは、集合的にテストパターンあるいはテストベクタと称され、従来技術においてはサイクル形式のテストデータに基づいて生成される。そのような従来のテストシステムは、サイクル型テストシステム又はサイクルテスタと称されている。サイクル型テストシステムでは、入力スティミュラス及びストローブを生成するための様々なデータが、対応するテストサイクル（テスタレート又はタイムセット）との関係として規定されている。
【０００３】
今日において、電子設計自動化（ＥＤＡ）環境の下でＩＣデザインが行われている。そこではＩＣ設計者は、VerilogあるいはVHDLのような高級言語を使用して新しいＩＣを開発し、ゲートレベルでのVerilog/VHDLシミュレータによるシミュレーションを行う。そのようなデザインシミュレーションは、デザインがシリコンＩＣとして作成される前に、そのＩＣの機能と性能をチェックするために行うものである。デザインシミュレーションデータを使用するために、従来のＩＣテストシステムは、ＷＧＬ（波形生成言語）あるいはＳＴＩＬ（標準テスト・インターフェイス言語）のようなサイクル形式の言語へ、そのデザインシミュレーションデータを変換することを必要とする。
【０００４】
上述したように、現在の半導体ＩＣテストシステムは、シングルあるいはマルチプルタイムセット（サイクル又はサイクル型）の装置であり、データが各ピンに結合している（T.  Kazamaki  et  al.  "Trial  model  of  100  MHz  test  station  for  high  speed  LSI  test  system"，IEEE  Int．Test  Conf.，pp．139-145，1978，T．Sudo，"A  100  MHz  tester-challenge  to  new  horizon  of  testing  high  speed  LSI"  IEEE  Int．Test  Conf.，pp．362-368，1979，and  M．Shimizu  et  al.，"100  MHz  algorithmic  pattern  generator  for  memory  testing"，IEEE，Int．Test  Conf.，pp．56-67，1980）。この方式のバリエーションとしては、タイムセットが動作中にその切り替えができるもの、また、複雑な波形を生成するために波形整形器を有するもの、あるいは資源共有マシーンとして、所望のピンにタイミング生成器を共有又は分配させる為のリレー機能を有したものがある（S．Bisset，"The  development  of  a  tester  per  pin  VLSI  test  system  architecture"，IEEE  Int．Test  Conf.，pp．151-155，1983）。
【０００５】
今日のテストシステムでは、これらのタイムセット及び波形フォーマッタを用いているために、その動作環境はＩＣデザイン環境と全く異なっている。タイムセット、波形、波形グループ、タイミング発生器、波形整形器、シーケンス、及びパターンビット/ピンは、今日のテストシステムの特徴を現したものであり、ＩＣデザインのそれではない。現在のテストシステムがこれらの制限を有するために、ＩＣテストは、当初のＩＣデザイン及びシミュレーション環境とは異なる環境により行うことが必要とされている。
ユーザの立場からすれば、上述の制限は以下の問題を引き起こす：（i）ベクタ変換に、長い時間と、サーバー及びディスクにおいて大きな容量を消費して、さらに非常にエラーを招きやすい、（ii）ベクタのサイクル化により、複数の時間領域デバイスのテストを不可能にする、（iii）タイムセット、波形グループ、タイミング発生器のような資源（リソース）の数には限りがあるので、テスタの限界が生じる。
【０００６】
このように本来のＩＣデザイン及びシミュレーション環境はイベント志向となってはいるが、上述の制限があるため、テスト環境はサイクル化される必要がある。そのため、当初のＩＣデザイン環境とは異なる環境となり、ＩＣのテストとデバグにおいて問題を引き起こす。また、テスト環境に入るには、テストに必要とされるサイクル化されたベクタを捕らえるために、技術者は、シミュレーションテストベンチを再フォーマットして、シミュレーションを再度実施することが必要となる。これにより、テストデータを当初のデザイン及びシミュレーションデータとは非常に異なってものにしてしまう。技術者は、図１Ａに示すように、テストプログラムを生成するために、ベクタをＳＴＩＬ（標準テスト・インターフェイス言語、ＩＥＥＥ標準1450、1999）や、ＷＧＬ（波形生成言語）のように別の中間のフォーマットに翻訳する。
【０００７】
図１Ａは、今日のサイクル型テストシステムにより、デザインテストベンチデータ（シミュレーションベクタ）を使用することによりＩＣをテストするためのプロセスを示している。この例では、図の左側がデザインドメイン１０を示し、論理シミュレーターを介してデザインテストベンチが実行され、それによって入力・出力イベントデータ、すなわちＶＣＤ（Verilog  Value  Change  Dump）を生成する。図の右側は、テストドメイン２０を示し、デザインドメインで生成したＶＣＤデータに基づいて生成したテストベクタを用いてＩＣテスタにより、デザインされたＩＣデバイスがテストされる。
【０００８】
図１Ａに示すように、サイクル型テストシステムを用いた従来の技術では、テストプログラム開発は、（i）ステップ１１でイベント型シミュレーションベクタ（ＶＣＤフォーマット）を抽出し、（ii）ステップ１２でシミュレーションベクタをサイクル型ベクタに変換し、（iii）ステップ２１でサイクル型ベクタを、ＷＧＬやＳＴＩＬのようなテスタの形式に変換したり、ステップ２２でＴＤＬ（アドバンテスト社によるテスト記述言語）のようなテストシステムに固有の形式に変換することを必要とする。結果として得られるサイクル形式のテストベクタは、ステップ２３においてテストプログラムを形成するために用いられる。このテストプログラムをテスタ上で実行して、ＩＣの応答出力を検証する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＩＣシミュレーションベクタを、ＶＣＤ形式からサイクル形式に変換するには非常に時間がかかり、複雑であり、かつエラーを生じやすい。各テスタは固有で独自な言語とベクタ形式（例えばアドバンテスト社によるＴＤＬやＬＰＡＴ）を有しているので、問題はより複雑になる。したがって、ベクタ変換はきわめて時間のかかるコスト高のものになってしまう。これらのベクタを処理するのに必要な時間は、ベクタのサイズに比例して増加するので、すべてのＶＣＤファイルのサイクル形式への処理には１か月を要することもある。
【００１０】
この長い処理プロセスのために、新規あるいは改良したベクタを迅速に処理する能力が妨げられ、それによってテストとデバグの工程が遅れる。また、元のＩＣシミュレーションベクタを、テスタのサイクル形式に転換させるという行為自体が、データの正確さを危うくする。これによりエラーが生じたり、シミュレーションに忠実ではないベクタが生じる結果となる。これらのすべての問題が、時間やコストをさらに増加する。
したがって、ＩＣデザイン環境において動作し、従来のテストシステムによって行われるテストデータのサイクル形式への変換に伴う複雑さを解消できる、半導体ＩＣテストシステムが緊急に必要とされている。
【００１１】
そこで、本発明の目的は、電子設計自動化（ＥＤＡ）環境下で生成されたデザインシミュレーションデータを直接用いることのできる新しいタイプの半導体ＩＣテストシステムを提供することにある。
本発明の他の目的は、ＩＣデザイン環境を、設計した集積回路（ＩＣ）のシミュレーションから物理的なテストまで拡張することを可能とする新たなテスタアーキテクチャを供給することにある。
【００１２】
本発明の更に他の目的は、デザインシミュレーション環境においてテストを実行可能にして、処理時間とコストを減少させることができる新規なテスタアーキテクチャを供給することにある。
本発明の更に他の目的は、従来技術におけるベクタ処理の工程を除去し、ファイルの必要要件とパターンコンパイルの工程を大幅に単純化し、それによって時間とコストを減少させ、かつベクタ変換のエラーを避けることができる新規なテスタアーキテクチャを提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一の様態は、電子自動化設計（ＥＤＡ）環境においてデザインした被テストＩＣデバイスをテストするための方法である。本発明のテスト方法は、ＥＤＡ環境において意図したＩＣ用のデザインデータのシミュレーションから直接的に得られたイベントデータをイベントメモリに格納するステップと、そのイベントメモリからのイベントデータに基いてテストベクタを発生するステップと、ＤＵＴにテストベクタを供給し、あらかじめ定めたタイミングでＤＵＴの応答出力を評価するステップと、により構成され、上記各イベントのイベントデータは、前イベントからの時間長を示すイベントタイミングデータとイベントのタイプを示すイベントタイプデータとで構成され、上記ベクタの波形はイベントタイプデータにより決定され、そのベクタの波形タイミングは前イベントからのタイミングデータを累積することで決定される。
【００１４】
本発明の他の様態は、ＥＤＡ環境においてデザインしたＤＵＴをテストするためのイベント型テストシステムである。本発明のイベント型テストシステムは、ＥＤＡ環境において意図したＩＣ用に作成されたデザインデータのシミュレーションから直接的に得られたイベントデータを格納するイベントメモリと、そのイベントメモリからのイベントデータに基いてテストベクタを発生するイベント発生ユニットと、ＤＵＴにそのテストベクタを供給し、あらかじめ定めたタイミングでＤＵＴの応答出力を評価する手段と、により構成され、上記各イベントのイベントデータは、前イベントからの時間長を示す時間インデックスとイベントのタイプを示すイベントタイプデータとで構成され、上記ベクタの波形はイベントタイプデータにより決定され、そのベクタの波形タイミングは前イベントからのタイミングデータを累積することで決定される。
【００１５】
本発明のさらに他の様態は、ＥＤＡ環境で設計したＤＵＴをテストするためのイベント型テストシステムである。イベント型テストシステムは、テストシステムの全体動作をコントロールするためのホストコンピュータと、テストシステムで用いるイベントをモニターし且つエディットするためのイベントビューアを構築するためのグラフィックユーザインターフェイス（ＧＵＩ）を含み、ホストコンピュータとイベント型テストシステムをインターフェイスさせるインターフェイスソフトウェアと、そのインターフェイスソフトウェアを介してホストコンピュータからのデータを解釈して管理する、データ解釈・管理ソフトウェアと、デザインデータの論理シミュレーションから直接的に得られたイベントデータを格納し、そのイベントデータに基づいてテストベクタを発生し、そのテストベクタをＤＵＴに供給し、あらかじめ定めたタイミングでＤＵＴの応答出力を評価するための、イベントテスタユニットを複数個有するイベントテスタハードウェアと、により構成される。
【発明の効果】
【００１６】
本発明のテスト方法と、テストシステムのアーキテクチャによれば、ＩＣの設計された環境から遊離することなくそのＩＣのテストとデバッグを実施することが可能である。上述したように、従来のＩＣテストシステムは、デザインシミュレーションデータを、例えばＷＧＬやＳＴＩＬフォーマットのようなサイクル化した形式に変換する必要がある。新アーキテクチャは、そのような変換をすることなく、デザインシミュレーションの結果をそのまま使用する。従って、本発明の方法と装置は、デザインシミュレーション環境と同一環境のもとでテストを実施可能とするものであり、エンジニアリング時間を減少させるとともに、半導体ＩＣのテストコストを低減させる。
【発明を実施するための最良の形態】
【００１７】
添付した図面を参照して本発明を詳細に説明する。上述した問題の解決のためには、環境の完全な変更を必要とし、さらに現在用いられるテストシステムのアーキテクチャの変更も必要とする。この解決のためには、現状ですでに複雑となっているプロセスをさらに複雑にするのではなく、テスト方法とテストシステムを単純化するような根本的な変更が必要である。たとえば、原理的には、ＶＣＤからＳＴＩＬへ正しくベクタ変換することができる洗練されたソフトウェアを開発することも可能である。しかしこの方法では、変換プロセスに要する時間、労力、コストといった問題は解決されないままである。したがって、問題の解決には、より洗練されたソフトウェアを開発するのではなく、ベクタ変換自体の必要性をなくすることである。
【００１８】
すなわち、ＩＣテスト環境は、元のＩＣのデザイン（設計）環境と同じであるべきであり、エンジニアはミュレーションテストベンチをＡＴＥサイクル形式に変更することを必要とされるべきでなく、またＶＤＣベクタはＳＴＩＬあるいは他の形式に変更することを必要とされるべきではない。エンジニアは、シミュレーションテストベンチを１つ開発するだけでよく、それを変更することなくＩＣデザインシミュレーションにもＩＣテストにも用いることができるようにすべきである。これは、テストベンチのサイクル化を必要とせず、ＶＣＤから他の形式にベクタ変換をすることを要せず、その結果、複雑なテストプログラムを開発する必要がなくなることを意味している。
【００１９】
このコンセプトを図１Ｂに示す。デザインドメイン１０で作成されたデザインテストベンチデータ１１、すなわちＶＣＤは、テストドメイン２０におけるイベント型ＩＣテスタにより直接用いることができる。これは、図１Ａに示された従来のプロセスとは大きく異なる。従来のプロセスでは、テストプログラム開発は、イベント型シミュレーションベクタをサイクル型ベクタへの変換し、そのベクタからＶＣＤ形式を抽出し、テスタのフォーマットに変換するという作業を必要とした。
【００２０】
本発明の概念を用いた全体的なＩＣテストのプロセスを図２に示す。このプロセスの目的は、従来技術における上記のステップを除去することであり、時間、労力、費用を削減することである。これらのタスクを実現するために、新たな手段を開発することを要しない。図２の例において、デザイナー（設計者）はデザインデータを生成する。これは一般に行動（ビヘイビア）レベルあるいはＲＴＬレベルデータであり、意図するＩＣ中の回路の機能を記述している。このようなデザインデータは、信号によって接続された素子のセット（組）を現したデバイスネットリスト３２に変換される。デザイナーは、シミュレーション条件３１とデバイスネットリスト３２に基づいて、ＩＣの機能をシミュレーションするために、ＩＣをデザインした際に生成したテストベンチを用いて、シミュレーター３３、例えばVerilog/VHDLシミュレーター、を動作させる。このシミュレーションの結果は、入力値と出力値の組の集合、例えばVerilog  ＶＣＤであり、イベント形式となっている。
【００２１】
デバイスネットリスト３２に基づいて、シリコンＩＣ３５を製造し、そのＩＣ３５を、イベントテスタ（イベント型テストシステム）３０のロード（搭載）ボード３６上に載せる。イベントテスタ３０は、シミュレーター３３により作成されたＶＣＤを直接用いてテストベクタを生成し、そのテストベクタをシリコンＩＣ３５に印加して、その応答出力を検証する。これにより、テスト結果が得られ、これをフェイル分析のために、パス・フェイルファイル３７に蓄積する。このようにして、本発明のイベント型テストシステムは、テストベクタを生成するためにデザインデータを直接使用することができる。
【００２２】
本発明の譲受人は、たとえば米国特許出願番号09/406,300や09/340,371のような特許出願において、イベント型テストシステムの概念を開示している。これらの出願は、本発明に対する先行技術とはならないことに注意されたい。本出願は、イベント型テストシステムの全体的なアーキテクチャをさらに開示しており、ハードウェアおよびソフトウェア部品、入力・出力形式、内部・外部データフロー、そしてこれらの目的を達する具体的なデザインを含んでいる。
【００２３】
本発明による新たなテスタアーキテクチャは、ＩＣデザインとシミュレーション環境を指向している。このアーキテクチャにおいて、テスタは、ＩＣシミュレーションにおいて観察されるイベントと同一である信号値（イベント）の変化を使用する。第２に、各ピンのイベントは、時間セットに基づいてサイクル化するのではなく、各自が独立して取り扱われる。したがって、本発明はベクタ変換や、テストプログラム開発の必要性を解消している。
【００２４】
図３Ａは、イベント型テストシステムの基本的なアーキテクチャを示している。このアーキテクチャとの比較のために、従来のテストシステム（サイクル型システム）におけるアーキテクチャを、図３Ｂに示す。また、図３Ｃは、サイクル形式とイベント形式におけるテストベクタの記述例であり、両者の形式の相違を明確に示している。
図３Ａにおいて、イベント型テストシステムは、イベントデータ（時間データ）を蓄積するためのイベントメモリ４０と、イベントデータに基づいてイベントを発生するためのイベント発生器４１と、被テストデバイス（ＤＵＴ）にテストベクタを供給するためのドライバー４２とで構成されている。図３Ｂにおいて、従来のサイクル型テストシステムは、テスタレート（テストサイクル）を形成するためのレート発生器４３、パターンデータを蓄積するためのパターンメモリ、タイミングデータを蓄積するためのタイミングメモリ４５、波形（アクション）データを蓄積するための波形メモリ、タイミングデータに基づいてタイミング信号を発生するためのタイミング発生器４７、タイミング信号、パターンデータおよび波形データに基づいてテストパターンを形成するための波形整形器４８、そしてＤＵＴにテストベクタを供給するためのドライバー４９とにより構成されている。
【００２５】
図３Ａに示すように、イベント型テストシステムでは、図３Ｂに示した従来のテストシステムにおけるレート発生器４３、タイミング発生器４７、パターンメモリ４４，波形メモリ４６、タイミングメモリ４５が削除されており、それに替わり、イベントメモリ４０とイベント発生器４１が用いられている。これは、テスタアーキテクチャの全くの変更となっている。イベントメモリ４０は、Verilog/VHDLシミュレーションで観測されるイベントを格納している。イベント発生器４１は、Verilog/VHDLシミュレーションとして記録されたタイミングを用いて、これらのイベントをアクション（テストベクタの波形）に変換する。ドライバー４２を介して、これらのアクションがＤＵＴに与えられ、そのＤＵＴの応答をＩＣシミュレーション値と比較して不良を検出する。
【００２６】
レート発生器、タイミング発生器、パターンメモリ、波形メモリおよびタイミングメモリを削除することによって、本発明のテスタアーキテクチャは、ＷＧＬあるいはＳＴＩＬのような他形式への変換や、ベクトルのサイクル化を不要にしている。図３Ａのイベントメモリ４０は、ＩＣシミュレーションで記録されたと同様にイベントを格納する。従って、各テストベクタ（アクション）は、イベント（データ０また１）をそのタイミングで駆動することで形成される。図３Ｂのサイクル型テストシステムでは、各テストベクタ（アクション）は、タイムセット（テストサイクル）により特定されるタイミングにおいて、パターンデータ（データ０また１）に基づいて、特定の波形（アクション）を駆動することで形成される。従って、本発明の新規なアーキテクチャにより、テストにおけるベクタのサイクル化とベクタ変換を削除するとの目的と、テスト環境をＩＣデザイン環境と同一とするとの目的を達成している。
【００２７】
サイクル形式とイベント形式をより明確に説明するために、図３Ｃにおいて、波形１３１と同一のテストベクタを記述する際の双方の形式を比較する。波形１３１のデザインシミュレーションＶＣＤは、ファイル１３７に蓄積される。ファイル１３７の記述は、ＶＣＤ記述１３９に示されており、これはデザインしたＩＣの入出力の変化を示したイベント形式の記述となっている。波形１３１は、ピンSaとSbを現している。波形を記述したイベントデータは、セット・リセットエッジSan，Sbn，Ran，Rbnと、そのタイミング（例えば、前イベントまた特定基準点からの時間長）で構成されている。
【００２８】
サイクルの概念に基づく従来の半導体テストシステムにおいて波形１３１を生成するには、テストデータを、テストサイクル（テスタレート）、波形（波形のタイプとそのエッジタイミング）、そしてパターン値に分割して記述しなければならない。そのような記述の例が、図３Ｃの中央部と左側に示されている。サイクル型記述における、パターンデータ１３５とタイムセット１３３は図３Ｃの左側に示されており、各テストサイクル毎に、波形とタイミング（遅延時間）を定義するために、テストパターンが各テストサイクル（TS1、TS2、TS3）に分割されている。
【００２９】
そのような、波形、タイミング、テストサイクルのデータ記述の例が、タイミングデータ１３６として示されている。波形のロジック１，０，Ｚの例は、パターンデータ１３５として示されている。例えば、タイミングデータ１３６では、テストサイクルは、テストサイクル間の間隔（インターバル）を定義するためのレートによって記述され、波形はＲＺ（リターンゼロ）、ＮＲＺ（ノンリターンゼロ）そして、ＸＯＲ（排他的ＯＲ論理）として記述されている。更に、各波形のタイミングは、対応するテストサイクルのあらかじめ定めたエッジ（例えば開始エッジ）からの遅延時間により定義されている。
【００３０】
図３Ｃに示すように、イベント型記述１３８は、デザインシミュレーション結果（ＶＣＤ）と同一である。一方、サイクル型記述は、元のデザインシミュレーション結果と全くかけ離れた様々な種類の記述を必要とする。図３Ａは、イベント型テストシステムの基本コンセプトを示すために非常に単純化した図であるが、図３Ａに示したアーキテクチャは自明なものではなく、また単純に達せられるものでもない。このアーキテクチャを達成するための様々なデザイン態様につい以下に記述する。
【００３１】
全体的なテスタデザインの例を図４に示す。図４の例において、全体的テスタデザインは、ホストコンピュータ５１、インターフェイスソフトウェア５２、データ解釈・管理ソフトウェア５６、そしてイベントテスタハードウェア６１を有している。ホストコンピュータ５１とイベントテスタハードウェア６１は、互いに遠隔に位置づけられてもよく、直接、あるいはＷｅｂサーバー５５を経由する公衆通信ネットワークや専用通信ネットワークを介して通信してもよい。インターフェイスソフトウェア５２は、イベントビューアＧＵＩ（Graphical  User  Interface）５３と、ユーザ側コミュニケーションクラス５４を有している。ユーザは、ホストコンピュータ５１を介して、イベントビューアＧＵＩ５３およびイベントテスタをアクセスする。イベントビューアＧＵＩ５３のソフトウェアにより、様々なコマンドと必要なファイルの特定、あるいはテスト時のデータエディットとマニピュレーション（操作）を可能にする。
【００３２】
データ解釈・管理ソフトウェア５６は、主に次に３つの部品、（i）データ処理と解釈のためのミドルウェア５８、（ii）ハードウェアとソフトウェアの取り次ぎをするカーネル５９、そして（iii）ユーザからミドルウェア５８またはその逆のコミュニケーションを調整するイベントテスタアプリケーションサーバー５７とにより構成されている。上述のように、ＧＵＩ５３からアプリケーションサーバ５７へのコミュニケーションは、直接リンクでも、Webのような通信ネットワーク経由でも行える。
【００３３】
ミドルウェア５８は、データ処理と解釈のための様々なソフトウェア部品を含んでおり、後で図６Ａを参照して記述する様々なタイプのデータを生成する。カーネル５９は、例えばロジック０，１，Ｚ値としてテスタハードウェアにより得られた電圧・電流値を解釈して、それらの値をミドルウェア５８に供給することにより、ハードウェアとソフトウェア間の取り次ぎをする。同様に、カーネル５９はミドルウェア５８からの値を、テスタハードウェア用の実際の電圧・電流値に変換する。
【００３４】
図４に示したように、カスタムＡＳＩＣやプリント回路基板を介して必要な機能を協調して実現するために、さまざまなソフトウェア部品が開発されている。以下には、それら各ソフトウェア部品の構成と動作を詳説する。また、システム動作についても、図を参照して説明する。
上述したように、本発明のイベントテスタは、サイクル化をすることなくＶＣＤデータを使用する。上述のように、ＶＣＤは基本的には信号値変化と変化時間を記述するための時間値フォーマットである。これは、イベントを識別するために、時間、信号名、信号のバイナリー値（例えば、０から１，あるいは１から０の遷移）特定している。例えば図５Ａ（ＶＣＤファイル６０）の左側に示すように、時間１２０ｎｓにおいて、ＡＳＣＩＩキャラクタ＄が０になるように特定することができる。（すなわち、＄名称の信号が１２０ｎｓのときに１から０に変化する、したがって、１２０ｎｓにおいてイベント０が発生する）。
【００３５】
ミドルウェア５８は、図４に示したソフトウェア部品であり、イベントデータを解釈して、カーネル５９に、時間インデックスとバイナリー（またはヘクサデジマル）値の形式で供給して、テスタハードウェア６１で使用できるようにする。また逆に、ミドルウェア５８は、カーネル５９を介してテスタハードウェア６１から時間インデックスとバイナリー値を得て、イベントビューアＧＵＩ５３とホストコンピュータを介して、ユーザの理解できるように供給する。
【００３６】
このデザインの独自性は、イベントタイミングが、直前のイベントからの時間差（インデックス時間）、すなわち直前イベントからのデルタ時間として記述されるということにあり、これはイベントシミュレーションと同一である。このインデックス時間に基づき、テスタハードウェアは、ＶＣＤファイル６０（図５Ａ）からのデータを何らの変換を必要とせずに、ドライブイベント（ＤＵＴへの入力スティミュラス）、ＤＵＴ応答出力をサンプルするためのストローブイベント、期待イベント（ＤＵＴ出力と比較するための期待値）を発生する。この独自性により、単一あるいは複数のイベントエディット（シフト、追加、削除）を、時間インデックス値を用いるのみで実行できる。そのようなイベントエディットは、従来のテストシステムでは、テストデータが波形セットによりサイクル化されているために不可能である。このように従来のテストシステムにおいてはサイクル化が必要なために、デザインしたＩＣをイベント形式でテストしまたデバッグすることは不可能である。
【００３７】
本発明におけるイベント型テストシステムにおいては、各イベントに時間インデックスを用いるので、イベントテストシステム用のメモリには、従来のテストシステムよりもより大きな容量が必要になる。しかし、本発明は、上述し且つ図３Ａ−３Ｃで示したような、特別なタイミング発生回路や波形生成回路を必要としない。別の実施方法として、絶対時間（デルタ時間ではなく）を各イベントに用いることである。そのような場合は、各イベントの絶対時間は、たとえば動作の開始点を基準とした時間長で定義される。
【００３８】
図５Ａの右側は、ＶＣＤファイル６０とイベントメモリ６２のデータ構造の例を示している。上述したように、ＶＣＤとは時間値フォーマットであり、ミドルウェア５８において、この時間値イベントのデータは、時間インデックスと信号値として現されて、テスタハードウェア６１のイベントメモリ６２に蓄積される。本実施例では、譲受人は、イベントデータとして１８ビットワードを各イベントに用い、最大の３ビットは信号値（イベントタイプ）の記述に用い、１５ビットを時間インデックス（例えば同じ信号の直前イベントからのデルタ時間）の記述に用いている。一般に、各イベント用のデルタ時間は、テストベクタを生成する際に累積される。
【００３９】
３ビットの様々な組み合わせにより、８種類までのイベント（イベントタイプ）のを記述することができる。例えば、この実施例では、譲受人は７つの組み合わせ値を用いて、"drive  1"，"drive  0"，"drive  Z"，"compare  1"，"compare  0"，"compare  Z"，そして"no-op"を現している。"drive  1"，"drive  0"，"drive  Z"は、被テスト部品（ＤＵＴ）に与えるスティミュラスとしてのドライブイベントであり、"compare  1"，"compare  0"，"compare  Z"は、期待値とＤＵＴの出力とを比較するための、比較又はストローブイベントであり、"Z"は高インピーダンスを示す。１５ビットの値は、２１５までデルタ時間（前イベントからの時間差）を現すことができる。譲受人は、遅延時間の発生とメモリにおけるデータ圧縮についての詳しい方法を、米国特許出願番号09/535,031と09/545,730に開示しており、ここでは繰り返し説明しない。
【００４０】
ＩＣシミュレーションデータは、１，０，Ｚに加えて、“Ｘ”値（ドントケア）を有している。譲受人は、この値を、ＸからＺ（高インピーダンス）に変換する独自の方法を開発した。従って、ドントケア値の場合は、信号の直前値と同一となる。この方法では、信号の値を三つの可能性に絞ることができる。すなわち、１，０，Ｚであり、メモリを著しく節約できる。しかし、大きな容量のメモリを用いて実施する場合には、信号値Ｘとして、他の信号値と同様な時間インデックスを用いてメモリに格納してもよい。
【００４１】
本発明の方法では、信号値と時間インデックスによりイベントを現しているので、ユーザは、ストローブ低、ストローブ高、ストローブＺに、ストローブオフセットを加えることができので、期待出力状態にデバイスが応答できるように時間シフトすることができる。このような動作は、従来のテストシステムでは不可能であった。ユーザはまた基本的なテストパラメータを特定することができ、たとえば供給電源レベルや電源電流、入出力電圧電流、電圧クランプ、電圧傾斜値、遅延時間等を、グラフィックユーザインターフェイス（イベントビューアＧＵＩ５３）を介してホストコンピュータ５１により特定することができる。
上述した１８ビットワード（イベントデータ）の使用例は、譲受人による本発明の１実施例にすぎないことに留意されたい。例えば、信号値を示すために、３ビットに変えてどのようなビット数を用いてもよいし、デルタ時間を示すために、１５ビットに変えてどのようなビット数を用いてもよい。
【００４２】
図５Ｂに示すように、イベントメモリ６２からのこの１８ビットワード（イベントデータ）は、カーネル５９（図４）により、テスタハードウェア６１内のピンカードエレクトロニクス６５に転送される。これは二進値なので、テスタハードウェアにより直接的に理解される。したがって、ピンカードエレクトロニクス６５は、特定された時間において特定された信号に適切なドライブ・比較イベントを印加できる。
【００４３】
イベントデータと同様に、ミドルウェア５８は、run-test，move-event，add/delete-eventのようなユーザからのコマンドを、イベントビューアＧＵＩ５３とアプリケーションサーバ５７を介して解釈し、カーネル５９を介してテスタハードウェア６１に、start/stop，setup  address，power  supply  sequence等を供給する（あるいはその逆も可）。このデザインを実現するために必要なファイル構造とデータの流れを図６Ａに示す。図６Ａに示すように、テストプランファイル６６，テストパラメータファイル６４、ピンファイル６５、およびソケットファイル６６は、図４のホストコンピュータ５１とイベントビューアＧＵＩ５３を介して、ユーザにより特定される。
【００４４】
テストプランファイル６３は、実行すべきテストのタイプデータを有するファイルであり、コンタクトテスト、ＤＣ／ＡＣ測定、ファンクション（機能）テスト等のようなテストのタイプを現す。パラメータファイル６４は、Ｖoh（電圧出力高）、Ｖol（電圧出力低）、Ｖil（電圧入力低）、Ｖih（電圧入力高）、Ｉih（電流入力高）、Ｉil（電流入力低）、電源供給（ＰＳ）等の様々なパラメータを規定する。ピンファイル６５は、ユーザによるテスタロジックピンの割り当て（アサインメント）を特定する。ソケットファイル６６は、ユーザによるテストソケットピンの割り当て（アサインメント）を特定する。イベントビューアＧＵＩ５３を介したユーザからのコマンドに基づき、アプリケーションサーバ５７はこのデータをミドルウェア５８に引き渡す。ミドルウェア５８は、このデータを解釈し、それに基づいて、カーネル５９は被テストデバイスにこのデータを印加するために、ハードウェアドライバーをオン・オフする。
【００４５】
図６Ａの例では、ミドルウェア５８は、データ解釈とデータ処理により、様々な種類のデータを生成する。例えば、テストプラン６７、テスト６８、測定６９、論理PIN/PS  ７０、テスタPIN/PS  ７２等のデータを形成する。テストプランファイル６３からのデータに基づいて、テストプラン６７は、例えば、先にコンタクトテスト、次にＡＣテスト、その次にＤＣテストのように、テストの実行順序を記述する。テスト６８は、テストの性質およびそのテストに基づいてＤＵＴに印加する時間イベント値（ベクタ）、すなわちイベントデータ、イベントデータのタイミング、ストローブオフセット等を記述する。
【００４６】
測定６９は、パラメータファイル６４からのデータに基づいて、ＡＣやＤＣ等の測定のタイプとそれに基づく電圧値や電流値を規定する。論理PIN/PS  ７０は、ピンファイル６５からのデータに基づいて、ミドルウェアに蓄積したピンリストを用いて、論理ピンアサインメントを記述し、Ｉ/Ｏピン（入力スティミュラス、応答出力）と電源供給ピン（Ｖdd，ＧＮＤ）を特定する。テスタPIN/PS７２は、ソケットファイル６６と論理PIN/PS７０からのデータに基づき、デバイスピンとテスタチャンネルとの物理的な接続を明らかにする。すなわち、どのＩ/Ｏピンがどのテストチャンネルと接続するか、そして、どのＶdd/ＧＮＤピンがどのテスタチャンネルと接続されるかを特定する。
【００４７】
図６Ａの例では、テスタハードウェア６１とミドルウェア５８の調停をするために、カーネル５９はデータ、カーネルFuncMeas７４およびカーネルPIN/PS７６を生成する。カーネルFuncMeas７４は、測定６９のデータ値を実際の電圧と電流レベルに解釈（マッピング）することにより、測定電圧と電流を記述する。カーネルPIN/PS７６は、テスタPIN/PS７２からの値に基づいて、特定のテスタチャンネルを駆動（アクティベート）あるいは停止（ディアクティベート）するためのコマンドを記述し、これによりテスタのハードウェアがこのようなコマンドに基づいて動作するようにする。
【００４８】
この構造とデータフローを用いて、ユーザの特定するテストを、物理的なテスタハードウェアピンにマップする簡単な例を図６Ｂに示す。図６Ｂにおいて、２つの測定（測定１および測定２）を用いたテストが示されており、各測定は２つのピン（a0とa1）と関連している。この例は、テストが複数の測定を含んでもよく、各測定が複数のピンを含んでもよいことを示しており、各ピンに特定のイベントを印加して応答出力を得ることを示している。この２つの測定用のピンのマッピングは、上述の構造と同様に行われ、すなわち、アプリケーションサーバ５７を介してＧＵＩ５３からミドルウェア５８に、また、ミドルウェア５８からカーネル５９そしてイベントテスタハードウェア６１にという具合である。
【００４９】
図６Ａは単純化のために各タイプについて１のファイルのみを示している。例えば、１のテストプランファイル（１のテスト）、１のパラメータファイル、１の測定、１のピンマップファイル（ピンと電源用）である。しかし、実際のテストシステムにおいては、完全なテストを行うためには各タイプについて複数のファイルを用いる。
【００５０】
コマンドとデータを受信すると、テスタハードウェア６１は、テストベクタ（例えば、入力スティミュラスと供給電源）を形成し、そのテストベクタをＤＵＴに印加する。様々なハードウェア部品が図７に示されている。ホストコンピュータ５１（上述の様々なソフトウェア部品を含む）が、ＰＣＢバスカード１１０を介してテスタコントローラに接続されている。この実施例では、ＰＣＩバスが使用されているが、他のインターフェイスを用いることもできる。テスタコントローラ１０７は、テストヘッド１００内に備えられている。テストヘッド１００は、デバイス供給電源（ＤＰＳ）カード１０６および複数のピンカード１０５を有し、電源１０９から電力を得ている。テストヘッド１００に備えられたバックプレーンカード１０１は、様々なピンカード１０５，ＤＰＳカード１０６およびテスタコントローラ１０７との簡単な接続方法を実現している。
【００５１】
更に、ポゴピン１０３と、様々なコネクタやピンを有するテストフィクスチャ（HiFix）１０２を介して、様々なピンカード１０５は、ＤＵＴを搭載するロードボード１０４との双方向アクセスを行う。従って、ユーザがコマンドやデータを印加する際には、ホストコンピュータ５１に組み込んだソフトウェアにより、それが解釈され、適応したメッセージおよびデータがテスタコントローラ１０７とピンカード１０５に引き渡される。テスタコントローラ１０７とピンカード１０５は、テストフィクスチャ１０２，ポゴピン１０３、ロードボード１０４を介して、これらのコマンドおよびデータをＤＵＴに印加する（ユーザがＤＵＴからデータを得るときはこの逆順となる）。
【００５２】
ピンカード１０５のブロック図を図８に示しており、各ピンカードの電子回路はイベントテスタユニット７８を構成している。ここで、イベントテスタユニット７８について簡単な説明をする。イベントテスタユニットに関するより詳細については、本発明と同じ譲受人が有する米国特許出願番号09/406,300及び09/259,401に開示されている。
図８に示すように、ピンユニット書き込みデコーダ１１４とプロセッサ（ＣＰＵ）１１５は、システムバス１１１を介して、テスタコントローラ（図７のテスタコントローラ１０７）に接続している。書き込みデコーダ１１４は、例えば、イベントテスタユニットを被テストピンに割り当てる為に、イベントテスタユニット７８内のレジスタ（図示せず）にホストコンピュータ５１からのデータを転送するために用いられる。この例では、ＣＰＵ１１５は各イベントテスタユニット７８に備えられており、イベントテスタユニットの動作をコントロールする。これらの動作には、イベントの生成（テストベクタ）、被テストデバイスからの出力信号の評価、そしてフェイルデータの取得が含まれる。
【００５３】
アドレスシーケンサ１１７は、フェイルメモリ１１６とイベントメモリ１１８に供給するアドレスをコントロールする。イベントタイミングデータは、ホストコンピュータ５１からイベントメモリ１１８に、テストプログラムとして送られ、そこに格納される。イベントメモリ１１８は、各イベントのイベントタイプとタイミングを定義した上記のイベントデータを蓄積する。例えば、イベントタイミングデータは２種類のデータとして蓄積され、一方は基準クロックサイクルの整数倍を示し、他方は基準クロックサイクルの端数を示す。好ましくは、メモリ容量を削減するために、イベントメモリ１１８にイベントデータを格納する前に、イベントデータを圧縮する。イベントメモリからの圧縮されたイベントデータは、復元ユニット１２０によって復元される。
【００５４】
復元ユニット１２０からのイベントデータを受信すると。タイミングカウント・スケールロジック１２１は、各イベントのイベントタイミングデータを累積することにより、各イベントの時間長データを生成する。デルタ時間（前イベントからの時間長）を示すイベントタイミングデータを加算することにより、その結果としての時間長データは、あらかじめ定めた基準点からの時間長（遅延時間）として、各イベントのタイミングを現す。イベント生成ユニット１２２は、時間長データに基づきテストパターンを生成し、ピンエレクトロニクス（ドライバーとコンパレータ）とテストフィクスチャ１０２を介して、被テストデバイス（ＤＵＴ）１９にテストパターンを供給する。従って、被テストデバイス（ＤＵＴ）１９の特定のピンを、その応答出力を評価することでテストする。
【００５５】
本発明の方法における主な利点は、ＩＣテストとデバグを、ＩＣデザインとシミュレーション環境と同じ環境で行うことができることである。これはＩＣシミュレーションＶＣＤファイルを用いるアーキテクチャであり、サイクル化、テストプログラム、ベクターコンバージョン又は波形セット等を必要としない。この新規のテスタアーキテクチャと従来のテストシステムの比較を図９に示しており、本発明において取り除かれた従来技術の項目やプロセスを四角内に示している。図９に示すように、本発明のシステムは、実質的にすべてのベクタ処理工程を取り除いており、ファイルの必要要件とパターンコンパイルの工程を大幅に簡略化している。これにより、時間とコストを節約し、ベクタ変換におけるエラーを防止する。
【００５６】
好ましい実施例しか明記していないが、上述した開示に基づき、添付した請求の範囲で、本発明の精神と範囲を離れることなく、本発明の様々な形態や変形が可能である。そのような形態や変形も、本発明のクレームとその均等物の範囲内である。
【図面の簡単な説明】
【００５７】
【図１】図１Ａは、従来のＩＣテストシステムのためのテストプログラム開発のプロセスを示したフローチャートであり、図１Ｂは、本発明により実現される新たなテストプロセスを示したフローチャートである。
【図２】図２は、本発明のイベント型テストシステムを用いたＩＣテストプロセスを示した概略図である。
【図３Ａ】図３Ａは、本発明による新たなテスタアーキテクチャを示したブロック図である。
【図３Ｂ】図３Ｂは、従来技術におけるテスタアーキテクチャを示した概略図である。
【図３Ｃ】図３Ｃは、同一のテストベクタをサイクル形式とイベント形式により記述する場合の記述例を比較した図である。
【図４】図４は、本発明のイベント型テストシステムの全体的なシステムアーキテクチャの例を示した概略図である。
【図５】図５Ａおよび図５Ｂは、デザイン環境において生成されたイベントデータが、イベントテスタハードウェアにより用いるために、どのよう解釈されるかという本発明の基本的な概念を示す概略図である。
【図６Ａ】図６Ａは、ＧＵＩからイベントテストハードウェアへのデータの流れとファイル構造を示した概略図である。
【図６Ｂ】図６Ｂは、イベントテストハードウェアピンに、テスト・計測ピンデータをマップするためのデータの流れとファイル構造を示した概略図である。
【図７】図７は、本発明のイベント型テストシステムの、全体的なハードウェア構造を示した概略ブロック図である。
【図８】図８は、本発明のイベント型テストシステムにおけるイベントテスタユニット（ピンカード）のハードウェア構造を示したブロック図である。
【図９】図９は、本発明のイベント型テストシステムと従来のＩＣテストシステムの相違を示した比較リストである。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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