(57)【要約】電界効果トランジスタは、第１部分（１８）と第２部分（２０）とを有するドレイン領域（１２）を含み、第２部分は第１部分よりも軽度にドープされる。チャンネル領域（１４）は第２部分に隣接しており、ドレイン電極（２４）はドレイン領域の上にある。ゲート電極（１６）はチャンネル領域の上にある。シールド構造（３０）は、ドレイン領域の上にあって、半導体基板（１０）から第１距離（３３）にある第１部分（３２）と、半導体基板から第２距離（３５）にある第２部分（３４）を有し、第２距離は第１距離よりも大きい。特定の実施態様において、ＦＥＴは、第１部分と第２部分が物理的に分離しているシールド構造を含む。これらのシールド部分の位置はＦＥＴ内で変えることができ、各部分の電位は独立して制御することができる。
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内にあって、かつ第１部分と、前記第１部分よりも軽度にドープされた第２部分とを有するドレイン領域と、
前記半導体基板内にあって、前記ドレイン領域の前記第２部分に隣接したチャンネル領域と、
前記チャンネル領域の上にあるゲート電極と、
前記ドレイン領域の前記第１部分の上にあるドレイン電極と、
前記ドレイン領域の前記第２部分の上にあって、前記半導体基板から第１距離にある第１部分を有すると共に、前記半導体基板から第２距離にある第２部分を有し、前記第２距離が前記第１距離よりも大きい導電性シールド構造と、
を備えることを特徴とする電界効果トランジスタ。
【請求項２】
前記導電性シールド構造の前記第２部分は前記ゲート電極の上に位置することを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記ドレイン電極は、前記導電性シールド構造の前記第１部分よりも前記導電性シールド構造の前記第２部分の近くにあることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項４】
前記導電性シールド構造の前記第２部分はまた、前記導電性シールド構造の前記第１部分の上にあることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項５】
前記導電性シールド構造は、前記第１部分および第２部分を含む別々の部分で構成されていることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項６】
前記導電性シールド構造は単一構造で構成されていることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項７】
前記導電性シールド構造の前記第１部分および第２部分は大地電位に電気的に接続されることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項８】
前記導電性シールド構造の前記第１部分と第２部分は別々にバイアスされることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項９】
前記導電性シールド構造の前記第１部分は、前記電界効果トランジスタのための閾値電圧にほぼ等しい所定電位に電気的に接続され、かつ、
前記導電性シールド構造の前記第２部分は、大地電位に電気的に接続されることを特徴とする請求項８に記載の電界効果トランジスタ。
【請求項１０】
前記導電性シールド構造は第１厚さを有し、
前記ドレイン電極は第２厚さを有し、
前記第１厚さは前記第２厚さよりも小さいことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項１１】
表面を有する半導体基板と、
前記半導体基板内にあって、第１部分と、前記第１部分よりも軽度にドープされた第２部分とを有するドレイン領域と、
前記半導体基板内にあって、前記ドレイン領域の前記第２部分に隣接したチャンネル領
域と、
前記半導体基板の前記表面の上と前記チャンネル領域の上にあるゲート電極と、
前記半導体基板の前記表面の上と前記ドレイン領域の前記第１部分の上に位置するドレイン電極と、
第１部分および第２部分を有する導電性シールド構造とを備え、
前記導電性シールド構造の前記第１部分は前記ドレイン領域の前記第２部分の上にあり、
前記導電性シールド構造の前記第１部分は前記半導体基板の前記表面から第１距離にあり、
前記導電性シールド構造の前記第２部分は前記ゲート電極の上にあり、
前記導電性シールド構造の前記第２部分は前記半導体基板の前記表面から第２距離にあり、
前記第１距離は前記第２距離よりも小さい、ことを特徴とする電界効果トランジスタ。
【請求項１２】
前記導電性シールド構造は、前記第１部分と第２部分を含む別々の部分で構成されていることを特徴とする請求項１１に記載の電界効果トランジスタ。
【請求項１３】
前記導電性シールド構造は単一構造で構成されていることを特徴とする請求項１１に記載の電界効果トランジスタ。
【請求項１４】
前記導電性シールド構造の前記第１部分および第２部分は、大地電位に電気的に接続されることを特徴とする請求項１１に記載の電界効果トランジスタ。
【請求項１５】
前記導電性シールド構造の前記第１部分は、前記電界効果トランジスタのための閾値電圧にほぼ等しい所定電位に電気的に接続され、かつ、
前記導電性シールド構造の前記第２部分は、大地電位に電気的に接続される、ことを特徴とする請求項１１に記載の電界効果トランジスタ。
【請求項１６】
電界効果トランジスタを製造する方法であって、
チャンネル領域を含む半導体基板を提供するステップと、
前記チャンネル領域の上にゲート電極を形成するステップと、
前記半導体基板内にあって、第１部分と、前記第１部分よりも軽度にドープされ、前記チャンネル領域に隣接した第２部分とを有するドレイン領域を形成するステップと、
前記半導体基板から第１距離にある第１部分を有すると共に、前記半導体基板から第２距離にある第２部分を有し、前記第２距離が前記第１距離よりも大きい導電性シールド構造を、前記ドレイン領域の前記第２部分の上に形成するステップと、
前記ドレイン領域の前記第１部分の上にドレイン電極を形成するステップとを備えることを特徴とする方法。
【請求項１７】
前記導電性シールド構造を形成するステップは、
前記半導体基板の上に第１誘電層を形成するステップと、
前記第１誘電層の上に前記導電性シールド構造の前記第１部分を形成するステップと、
前記導電性シールド構造の前記第１部分の上に第２誘電層を形成するステップと、
前記第２誘電層の上に前記導電性シールド構造の前記第２部分を形成するステップとを更に備えることを特徴とする請求項１６に記載の方法。
【請求項１８】
前記導電性シールド構造を形成するステップは、
前記半導体基板の上に第１誘電層を形成するステップと、
前記第１誘電層の上に第２誘電層を形成するステップと、
前記第１誘電層および第２誘電層の上に前記導電性シールド構造の前記第１部分および
第２部分を形成するステップとを更に備えることを特徴とする請求項１６に記載の方法。
【請求項１９】
前記第１誘電層を形成するステップは、第１厚さを有する第１誘電層を形成するステップを更に備え、かつ、
前記第２誘電層を形成するステップは、第１厚さよりも少ない第２厚さを有する第２誘電層を形成するステップを更に備えることを特徴とする請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品に関し、より詳しくは、電界効果トランジスタおよび製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）は、ゲート電極に加えられる電圧を操作することによって出力電流が制御されるデバイスである。ＦＥＴを含むトランジスタは多くの能動電子回路の構成単位を形成する。ＦＥＴの性能は、種々のデバイス構成部品間の静電容量値と抵抗値を含む数多くのデバイスパラメータの相互作用によって影響される。ＦＥＴは、これらのパラメータの複雑な兼ね合いによって最適化される。最適化プロセスは、ホットキャリア注入（ＨＣＩ）の影響も考慮しなければならない。現在の設計は、ゲート・ツー・ドレイン静電容量（Ｃｇｄ）の減少と、トランジスタのドリフト領域に影響を与えるフィールドプレートとを別々に最適化するのに十分な柔軟性を有していない。
【０００３】
ＦＥＴ最適化の複雑性は、Ｃｇｄの低減とピーク電界の低下とを同時に行うように設計されたフィールドプレートを備えることにより、ゲート・ツー・ソース静電容量（Ｃｇｓ）が著しく増大されるということに注目することによって、説明することができる。ファラデーシールドはＣｇｄを低減するために使用されてきたが、そのようなシールドは、水平電界成分と垂直電界成分に必ずしも影響を与えない。従って、デバイス特性を改善することができると共に、いくつかのパラメータを最適化するための設計の柔軟性を増やす一方、他のものに与える負の影響を最少にすることができるデバイス構造に対する必要性が存在する。
【発明を実施するための最良の形態】
【０００４】
本発明は、添付図面と共になされる以下の詳細な説明によってより良く理解されるであろう。
説明を簡単明確にするために、図は一般的な構成方法を示しており、周知の特徴と技術の説明と詳細は、本発明を不必要にわかりにくくすることを避けるために省略することができる。更に、図中の要素は必ずしも一定の尺度で描かれていない。例えば、図中のいくつかの要素の寸法は、本発明の実施態様をより良く理解するために、他の要素に対して誇張することができる。異なる図の中の同じ参照数字は同じ要素を示している。
【０００５】
本説明における、もしあるならば、特許請求の範囲における、第１、第２、第３、第４などの用語は、類似要素を識別するために使用されており、必ずしも特定の連続的な順序または時間的な順序を説明するために使用されているわけではない。そのように使用される用語は、ここに説明された本発明の実施態様が、例えば、ここで図示されているか、さもなければ説明されている以外の順序で作用可能なように、適切な条件のもとで互換可能であることは理解されるべきである。
【０００６】
本説明における、もしあるならば、特許請求の範囲における、左、右、前、後、上部、底部、下などの用語は、説明目的のために使用されており、必ずしも永久不変の相対位置を説明するために使用されているわけではない。そのように使用される用語は、ここに説明された本発明の実施態様が、例えば、ここで図示されているか、さもなければ説明されている以外の位置において作用可能なように、適切な条件のもとで互換可能であることは理解されるべきである。接続されるという用語は、本願においては、機械的または非機械的な方法で、直接的または非直接的に接続されるものとして定義されている。
【０００７】
ここで開示されている本発明の特定の実施態様において、ＦＥＴは、その製造工程中に実現される二重プレート構造を備えている。プレートの一部分は、ピーク電界に影響を与えるように半導体の十分近くに、しかし、Ｃｇｓを著しく増やさないようにゲートから十分離れて形成され得る。Ｃｇｓが減ると入力インピーダンスが増加し、望ましい結果が得られる。プレートの第２部分は、ゲートをドレインからシールドするように、厚い方の誘電層の上部に形成されるが、それでもなお、Ｃｇｓを著しく増やさないように、ゲートから十分離して形成される。本発明は、ＲＦ高電力デバイスの性能最適化の柔軟性を著しく増大させる。
【０００８】
図１は、この技術において知られているような従来の電界効果トランジスタ１００の一部分を示す。半導体基板１０はチャンネル領域１４によって分離されたドレイン領域１２とソース領域１３を備えており、これにより電界効果トランジスタの一部分を形成している。この技術において周知のように、半導体基板１０は、シリコン層または他の半導体材料の層で構成することができる。一例として、シリコン層は、エピタキシャルプロセスを用いて成長される結晶性シリコンで実質的に構成することができる。
【０００９】
更に図１を参照すると、ゲート電極１６はゲート酸化膜１５およびチャンネル領域１４の上にある。チャンネル領域１４を横切って流れる電流は、ゲート電極１６に加える電圧を制御することによって操作することができる。ドレイン領域１２は、第１部分１８と第２部分２０とからなっている。第２部分２０は、ドリフト領域２２を有し、第１部分１８よりも軽度にドープされている。チャンネル領域１４は第２部分２０に隣接している。ドレイン電極２４はドレイン領域１２の第１部分１８の上にある。
【００１０】
回路デバイスの寸法が益々小さくなると、ソースとドレインとの間の電界はそれに対応して増加する。その結果、電荷キャリアが、ホットキャリア注入またはＨＣＩとして知られる現象で、デバイスのゲート酸化膜に注入される可能性が増大する。もしそれが対処されないままになっていると、ＨＣＩは、場合によっては、回路故障を含む回路性能の著しい低下につながることがある。回路デバイスのサイズ減少のもう一つの結果は、そのような回路デバイス間の寄生容量の増加であり、これもまた著しい性能低下につながることがある。
【００１１】
これらおよびその他の問題は、ファラデーシールドやフィールドプレートなどの、この技術において周知となっている種々の技術によって対処されてきた。しかしながら、前節で述べたように、ファラデーシールドは、寄生容量を減らす効果があるが、ＨＣＩを減らすように電界を減らす有益な効果がほとんどなく、また、ピーク電界を減らすのに適合したフィールドプレートは寄生容量を増やす傾向にある。つまり、現在の解決策は、別の問題を生じるか悪化させる犠牲のもとに、一つの問題を解決する傾向がある。
【００１２】
従来技術のこれらおよび他の欠点を克服するために、図２に示すように、電界効果トランジスタ２００内にシールド構造３０が設けられる。シールド構造３０の少なくとも一部分は、ドレイン領域１２の第２部分２０の上にある。導電性のシールド構造３０は、半導体基板１０から第１距離３３にある第１部分３２と、半導体１０から第２距離３５にある第２部分３４からなっている。
【００１３】
図２に示す実施態様において、第１部分３２と第２部分３４とは互いに分離されていて、二つの別個のピースを形成している。シールド構造３０は、一部分が電気絶縁性誘電スタック３００の上にあり、他の部分がその内部にある。電気絶縁性誘電スタック３００は、誘電層３１０，３２０で構成されている。誘電層３１０の厚さが第１距離３３を規定し、誘電層３１０，３２０の組み合せた厚さと、図２に示す実施態様においては、第１部分３２とが、第２距離３５を規定する。誘電層３１０，３２０は、同じ厚さを有してもよい
し、または異なる厚さを有してもよい。従って、第２距離３５は第１距離３３よりも大きい。一つの実施態様において、シールド構造３０の第１部分３２はドレイン領域１２の第２部分２０の上にあり、シールド構造３０の第２部分３４はゲート電極１６と第１部分３２の上にある。以下により詳しく説明するように、特定の実施態様においては、ドレイン電極２４は、シールド構造３０の第１部分３２よりも第２部分３４の近くに位置する。この配置は、前に述べたように、Ｃｇｄの最適な低減を可能にする。シールド構造３０は、導電性固体プレートで構成してもよいし、あるいは、導電ストリップのグリッド配列または他の配列で構成してもよい。シールド構造３０は、例えば、タングステンシリサイドなどの金属で構成してもよいし、あるいは、他の金属、または、ドープされた半導体材料などの他の導電性材料で構成してもよい。当業者にとって容易に明らかとなるであろうように、他の適切な材料を使用することもできる。
【００１４】
第１距離３３は、第１部分３２が半導体基板１０に対して十分近くにあるように選択されることにより、ドリフト領域２２内の水平および垂直電界成分が、電界効果トランジスタ２００の動作中に実質的に変えられ、それにより、ＨＣＩを減らすことができる。ＨＣＩの減少はデバイスのドリフトを減少させる。第１距離３３はまた、第１部分３２が半導体基板１０に対して十分近くにあるように選択されるので、ゲート電極１６とドレイン電極２４との間の破壊電圧（ＢＶ）を、他のパラメータに否定的な影響を与えることなしに、大きくすることができる。第２部分３４の機能はＣｇｄを減らすことであるので、第２距離３５は、前に述べたように、第１距離３３よりも大きい。特定の実施態様において、第２距離３５は第１距離３３よりも約３倍から４倍大きい。例えば、一つの実施態様において、第１距離３３を約２００ナノメータとし、第２距離３５を約６００から８００ナノメータとすることができる。他のデバイス配置は異なる距離値を有するものであってもよい。第１距離３３および第２距離３５は、半導体基板１０の表面から出発し、そこから離れて垂直に延びる方向に沿って測定される。第２部分３４をゲート電極１６から隔てる最短直線距離は、第１距離３３よりも大きく、一つの実施態様においては、第２距離３５よりも小さい。図に明確に示されていないこの最短直線距離を第３距離と呼ぶ。シールド構造３０は第１高さ４１を有し、ドレイン電極２４は第２高さ４３を有する。第１高さ４１は第２高さ４３よりも小さい。
【００１５】
更に図２において、二重シールド構造の特定の実施態様において、シールド構造３０の第２部分３４は、完全にまたは部分的にゲート電極１６の上にあり、少なくとも部分的に第１部分３２の上にあるようにゲート電極１６を越えて延びている。第２部分３４のオプションとしての破線部分３１によって示すように、第２部分３４は、ドレイン電極２４が第１部分３２よりも第２部分に近くなるように、第１部分３２を越えてドレイン電極２４に向かって延びることもできる。図２に示す実施態様において、ゲート電極１６、ドレイン電極２４、およびシールド構造３０はそれぞれ、半導体基板１０の表面１１の上にある。
【００１６】
シールド構造３０は、第１部分３２と第２部分３４とを含む別個の部分で構成することができる。より詳しくは、シールド構造３０の第１部分３２と第２部分３４とを物理的に分離することができ、それによりＦＥＴデバイスの別個のピースを構成することができる。第１部分を第２部分から物理的に分離することにより、ＦＥＴの機能を最適にするように計算された方法で各部分を独立に配置するという柔軟性を与えることができる。一方、別の実施態様において、シールド構造３０は、第１部分３２と第２部分３４とが互いに結合された単一部分で構成することもできる。この実施態様は、ＨＣＩとＣｇｓの減少といった、物理的に分離された実施態様の利点の少なくともいくつかを提供するが、設計上の柔軟性の程度は小さくなる。例えば、第１部分３２と第２部分３４とを互いに結合した場合、それらの部分に独立してバイアスをかけることはできなくなる。シールド構造３０のバイアスはあとで更に十分に説明する。本発明のこの説明において、第１部分３２と第２
部分３４とからなるシールド構造３０は、それらの部分が結合されているか分離されているかにかかわらず、「二重シールド」構成と呼ばれる。
【００１７】
いくつかの応用に対して、シールド構造３０は電気的にバイアスされなくてもよい。他の応用に対して、シールド構造３０をバイアスすることが望ましいことがあり得る。シールド構造３０の第１部分３２及び第２部分３４は、一つの実施態様において、大地電位に電気的に接続される。別の実施態様において、第１部分３２および第２部分３４は異なる電位に別々にバイアスされる。このことは、例えば、低いオン抵抗が望ましい場合に、重要になり得る。一般に、低いオン抵抗を達成するためには、閾値電圧が高いほど、第１部分３２のバイアスを高くしなければならない。特定の実施態様において、第１部分３２は、ＦＥＴのための閾値電圧にほぼ等しい所定電位に電気的に接続され、第２部分３４は、大地電位に電気的に接続される。
【００１８】
二重シールド構成は、既存のプロセスステップを僅かに変更するだけで生成することができる。図３は、本発明の一実施態様に従って二重シールド構成を有するＦＥＴの特定の実施態様を製造する方法４０を示す。方法４０の第１ステップ４２は半導体基板を提供する。任意で選択されるステップである方法４０の第２ステップ４４は、半導体基板内チャンネル領域を形成することができる。方法４０の第３ステップ４６は、ゲート誘電層とゲート電極をチャンネル領域の上に形成する。方法４０の第４ステップ４８は、チャンネル領域に隣接した半導体基板内ドレイン領域を形成するようになっている。ここで、ドレイン領域は第１部分および第２部分を有し、第２部分は第１部分よりも軽度にドープされる。方法４０の第５ステップ５０において、導電性シールド構造はドレイン領域の第２部分の上に形成される。このシールド構造は、半導体基板から第１距離にある第１部分と、第１距離より大きい半導体基板からの第２距離にある第２部分とを有している。方法４０の第６ステップ５２は、ドレイン電極をドレイン領域の第１部分の上に形成するようになっている。方法４０において示すように、ドレイン電極とシールド構造は異なるステップの間に形成される。方法４０の他の実施態様において、導電性シールド構造は、ドレイン電極の形成の前か後、またはドレイン電極の形成と同時に形成することができる。
【００１９】
図４は、方法４０の第５ステップにおいて形成される導電性シールド構造を形成する方法６０を示す。方法６０の第１ステップ６２は、第１誘電層を半導体基板とゲート電極の上に形成するようになっている。この技術において周知のように、誘電層の形成は、従来、標準的な処理技術に従って、誘電材料の成膜とパターンニング、不要部分のエッチング、誘電材料の平坦化、および他のステップを含むことができる。方法６０によって形成される誘電層は酸化物層または窒化物層であってもよく、いくつかの他の誘電材料で構成されてもよい。例えば、酸化物層は、酸化炉の中で熱で成長されるか、化学気相堆積プロセスによって堆積される二酸化シリコンで実質的に構成することができる。他の例としては、酸化物層は、化学蒸着堆積プロセスによって堆積されるテトラ・エチル・オルト・シリケート（ＴＥＯＳ）または燐酸シリケートガラスかで実質的に構成するか、あるいは、化学蒸着堆積プロセスによっても堆積される酸窒化シリコンで実質的に構成することができる。また、酸化物層は、例えば、酸化ハフニウムなどの高誘電率材料で構成することができる。窒化物層は、一例として、化学蒸着堆積プロセスによって堆積される窒化シリコンで実質的に構成することができる。もう一つの例として、窒化物層は、化学蒸着堆積プロセスによっても堆積される酸窒化シリコンで実質的に構成することができる。
【００２０】
更に図４において、方法６０の第２ステップ６４は、シールド構造の第１部分を第１誘電層の上に形成する。方法６０の第３ステップ６６は、第２誘電層をシールド構造の第１部分の上に形成する。方法６０の第４ステップ６８において、シールド構造の第２部分が第２誘電層の上に形成される。方法６０は、第３誘電層がシールド構造の第２部分の上に形成される、任意で選択される第５ステップ７０を含むことができる。
【００２１】
別の実施態様においては、図５に示すように、方法６０は、第１誘電層が半導体基板の上に形成される第１ステップ８２を有する方法８０と置き換えることができる。方法８０の第２ステップ８４は、第２誘電層を第１誘電層の上に形成する。方法８０の第３ステップ８６は、導電性シールド構造の第１部分と第２部分を第１誘電層と第２誘電層の上に形成する。方法８０は二重シールド構造の一実施態様を形成する。この実施態様においては、第１部分と第２部分が、図６に示すように、互いに物理的に接続されて、連続または単一構造を形成する。
【００２２】
いま図６において、二重シールド構成の一実施態様が示されており、ここでは、シールド構造３０の第１部分３２および第２部分３４は互いに接続されて単一構造を形成している。表面１１の近くにあると同時にゲート電極１６から離間されているようなシールド構造の必要性は本書にすでに述べられている。図６の単一構造実施態様において、この必要性は、厚い相互誘電層（ＩＬＤ）８８を、ドリフト領域２２およびドレイン領域１２の上の第１ピース９０と、ソース領域１３およびチャンネル領域１４の上の第２ピース９２に分けることによって達成される。これは、厚いＩＬＤ８８を堆積した後、厚いＩＬＤ８８を第１ピース９０と第２ピース９２の間の領域から除去するように、厚いＩＬＤ８８の一部分をマスキングしエッチングすることによって達成することもできる。図５に関連して説明したように、その後、薄いＩＬＤを厚いＩＬＤ８８の上部に堆積させる。シールド構造３０は厚いＩＬＤ８８および薄いＩＬＤ９４の上に形成される。この実施態様は、所望なように、シールド構造３０の第１部分３２を表面１１に適当に近づけて配置すると同時に、第２部分３４をゲート電極１６から適当に離して配置する。しかしながら、これは、第１部分３２と第２部分３４とを独立してバイアスできるようにはせず、また柔軟性の欠如の故に、一般的な構成に容易には適合しない。
【００２３】
前に、ＦＥＴの製造中に実現される二重プレート構造の特定の実施態様を説明した。説明したように、プレートの一部分は、ピーク電界に影響を与えるように半導体の十分近くに、しかし、Ｃｇｓを著しく増やさないようにゲートから十分離して、作成することができる。プレートの第２部分は、ゲートをドレインからシールドしてＣｇｄを減らすように、厚い方の誘電層の上部に形成されるが、それでもなお、Ｃｇｓを著しく増やさないようにゲートから十分離して形成される。
【００２４】
本発明は特定の実施態様に関して説明したが、本発明の精神と範囲から逸脱しなければ種々の変更が可能であることは当業者にとって明らかであろう。そのような変更の種々の例は前述の説明の中で示されている。従って、本発明の実施態様の開示は本発明の範囲を表すためのものであり、限定的なものではない。本発明の範囲は添付の特許請求の範囲によって要求される範囲だけに制限されるべきものである。例えば、ここで述べられた二重シールド構成は種々の実施態様で実現可能であること、および、これらの実施態様のいくつかについての前記議論は、すべての可能な実施態様の完全な説明を必ずしも表していないことは、当業者にとって容易に明らかとなるであろう。
【００２５】
更に、利益と他の利点と問題の解決策とが特定の実施態様に関して説明されている。しかしながら、この利益と他の利点と問題の解決策、および、いずれかの利益、利点、または解決策を生じさせるか更に明確にする何らかの要素は、特許請求の範囲のいずれかまたはすべての、重要であるか、必要であるか、あるいは必須である特徴または要素と解釈されるものではない。
【００２６】
また、用語「備える」、「含む」、「有する」、およびそのいずれの変形も、非排他的な包含をカバーするものではなく、多くの要素からなるプロセス、方法、物品、または装置は、それらの要素だけを含むのではなく、明確に述べられていない他の要素や、そのよ
うなプロセス、方法、物品、または装置に固有の他の要素を含むことができる。
【００２７】
更に、ここに開示された実施態様と制限は、もしその実施態様と制限またはそのいずれかが、（１）特許請求の範囲において明確に請求されていなく、かつ、（２）均等物の原義のもとに、特許請求の範囲の中の明示された要素および制限またはそのいずれかの均等物であるか潜在的に均等物であるならば、開放の原義のもとに公衆に開放されない。
【図面の簡単な説明】
【００２８】
【図１】先行技術における従来の処理技術に従って構成されたＦＥＴの一部分の断面図。
【図２】本発明の実施態様に従って構成されたＦＥＴの一部分の断面図。
【図３】本発明の実施態様に従って構成されたデバイスを形成する方法を示すフローチャート。
【図４】本発明の実施態様に従って構成された導電性シールド構造を形成する方法を示すフローチャート。
【図５】本発明のもう一つの実施態様に従って構成されたデバイスを形成する方法を示すフローチャート。
【図６】本発明の別の実施態様に従って構成されたＦＥＴの一部分の断面図。
【図１】
2005535113.tif 000003
【図２】
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【図３】
2005535113.tif 000005
【図４】
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【図５】
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【図６】
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【国際調査報告】
2005535113.tif 000009
2005535113.tif 000010
2005535113.tif 000011