(57)【要約】より高精度なリソグラフィ法およびシステムを提供する本明細書に述べられるリソグラフィ・プロセスは、基板上に設けられた位置合わせマークとの走査プローブの相互作用に基づいて、この位置合わせマークに対してパターン型を位置合わせするものである。この方法により、このパターン型は、原子の精度（例えば、約１０ｎｍ以下）で揃えられることがあり、それにより、ナノメートル・スケールのデバイスを製作することができる。このリソグラフィ法によって形成されるデバイス、および、このような位置合わせを用いるリソグラフィ法を実施するシステムも記述される。【特許請求の範囲】
【請求項１】
基板上に設けられた位置合わせマークとの走査プローブの相互作用に基づいて、該位置合わせマークに対してパターン型を位置合わせするステップを有するリソグラフィ法。
【請求項２】
前記パターン型は、前記走査プローブと前記位置合わせマークとの間のトンネル電流の検出に基づいて位置合わせされる、請求項１に記載の方法。
【請求項３】
前記パターン型は、前記走査プローブと前記位置合わせマークとの間に発生した相互作用力の検出に基づいて位置合わせされる、請求項１に記載の方法。
【請求項４】
前記位置合わせマークの近くにプローブを移動するステップをさらに有する請求項１に記載の方法。
【請求項５】
前記プローブは、光学位置合わせにより、前記位置合わせマークの近くに移動される請求項４に記載の方法。
【請求項６】
前記プローブと前記位置合わせマークとの間に電圧を印加して、前記プローブと前記位置合わせマークとの間にトンネル電流を発生させるステップをさらに有する請求項４に記載の方法。
【請求項７】
前記プローブは、前記パターン型に対して、一定の空間位置を有する請求項４に記載の方法。
【請求項８】
前記プローブは、前記パターン型上に担持されている請求項４に記載の方法。
【請求項９】
前記位置合わせした型を、前記基板上に設けられた薄膜に押し込んで、該薄膜に凹凸パターンを転写するステップをさらに有する請求項１に記載の方法。
【請求項１０】
前記転写された凹凸パターンのうちの薄い領域を露出するステップをさらに有する請求項９に記載の方法。
【請求項１１】
基板上に設けたれた位置合わせマークを流れるトンネル電流の検出に基づいて、該位置合わせマークに対してパターン型を位置合わせするステップを有するリソグラフィ法によって形成されるデバイス。
【請求項１２】
基板上に設けられた位置合わせマークとの走査プローブの相互作用に基づいて、該位置合わせマークに対してパターン型を位置合わせするように構成されたコントローラを有するリソグラフィ・システム。
【請求項１３】
前記走査プローブと前記位置合わせマークとの間のトンネル電流の検出に基づいて、前記コントローラに位置基準信号に送るように構成された走査プローブ位置合わせシステムをさらに有する請求項１２に記載のシステム。
【請求項１４】
前記走査プローブと前記位置合わせマークとの間に発生した相互作用力の検出に基づいて、前記コントローラに位置基準信号に送るように構成された走査プローブ位置合わせシステムをさらに有する請求項１２に記載のシステム。
【請求項１５】
前記走査プローブを前記位置合わせマークの近くに移動するように構成された走査システムをさらに有する請求項１２に記載のシステム。
【請求項１６】
前記走査システムが前記走査プローブを前記位置合わせマークの近くに位置決めさせるように構成された、光学位置合わせシステムをさらに有する請求項１５に記載のシステム。
【請求項１７】
前記走査システムが、前記基板上に設けられた薄膜に前記パターン型を押し込んで、該薄膜に凹凸パターンを転写できるようにするために、前記走査プローブを引っ込めるように構成されている請求項１５に記載のシステム。
【請求項１８】
前記コントローラが、前記基板上に設けられた薄膜に凹凸パターンを転写するために、前記走査システムに前記パターン型を該薄膜に押し込ませるように構成されている請求項１２に記載のシステム。
【請求項１９】
前記コントローラが、２つ以上の異なる共通面方向に、前記パターン型を位置合わせするように構成されている請求項１２に記載のシステム。
【請求項２０】
基板上に設けられた薄膜と接触するように露出されたパターン面を持ち、また、該薄膜に押し込まれて、該薄膜に凹凸パターンを転写するように構成された型と、
前記基板上に設けられた近傍の位置合わせマークと相互に作用するように構成されたプローブと、
を有するリソグラフィ・システム。
【請求項２１】
前記プローブが、前記型上に担持されている請求項２０に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、走査プローブ・ベースのリソグラフィ位置合わせ用のシステムおよび方法に関する。
【背景技術】
【０００２】
表面上にパターンを形成するために、多くの異なるリソグラフィ法が提案されてきた。例えば、光リソグラフィ技法は、集積回路の製作に常用されている。光リソグラフィは、幾何学的形状のパターンをマスクから、表面（例えば、半導体基板）を覆う放射線感知材料（例えば、フォトレジスト）の薄層に転写するプロセスである。一般に、光リソグラフィは、表面上に一層のフォトレジストを被着させ、マスクを通じて、そのフォトレジストに紫外光を選択的に当て、この当てられた（または、当てられなかった）フォトレジスト領域を選択的に除去するものである。その結果として得られたパターン形成のレジスト構造体を処理して、このパターンを、下層に転写する（例えば、エッチングにより）か、あるいは、このパターンを、このパターン形成のレジスト構造体の上に被着した上層に転写する（例えば、リフトオフ・プロセスにより）ことがある。現行の光露光ツールは、通常、約０．１〜１μｍの解像度と、約０．５μｍのレジストレーションの能力がある。
【０００３】
光リソグラフィの解像度およびレジストレーションの限度を向上させるために、他のリソグラフィ技法が開発されてきた。例えば、ｘ線リソグラフィは、約０．５μｍ以上の解像度と、約０．５μｍのレジストレーションを持つ。イオンビーム・リソグラフィは、約１０ｎｍの解像度の能力がある。インプリント・リソグラフィは、表面が、マスタ・パターンとの接触により修正される非放射線ベースのリソグラフィ技法である。このマスタ・パターンは、表面を直接に成形するか、あるいは、表面上に化学反応を起こすことがある。インプリント・リソグラフィは、薄膜中に超微細な（ほぼ２５ｎｍ）パターンを形成するために、用いられることがある。
【０００４】
図１Ａ〜図１Ｄを参照すると、特許文献１は、基板８上に設けられた薄膜６中に、超微細な（ほぼ２５ｎｍ）パターンを形成するインプリント・リソグラフィ・プロセスを述べている。このプロセスにより、型（mold、押型）１０は、本体１２と、複数の露出された突出部分（protruding feature）１６を含む成形層１４とを含む。作業では、型１０を薄膜６に押し込んで、凹凸（relief）パターンを形成する（図１Ｂ）。一実施形態では、特徴要素１６は、薄膜６に完全には押し込まれず、その結果、特徴要素１６は基板８には接触しない。この型が除去された後では、薄膜６は、押し込まれた（あるいは、薄くされた）領域１８と、押し込まれてない領域２０から成る凹凸パターンを持つ（図１Ｃ）。薄膜層６は、さらに処理されて（例えば、エッチングにより）、薄膜６の押込み領域１８の下にある基板領域２２を露出させることがある（図１Ｄ）。その結果として薄膜６中に得られたパターンは、基板８上に被着する材料に転写される（例えば、リフトオフ処理により）ことがある。別法として、薄膜６中のこのパターンは、直接に基板８中に転写される（例えば、エッチングにより）ことがある。
【０００５】
図２に示されるように、特許文献１は、さらに、薄膜６に対して型１０を位置合わせするのに利用できる位置合わせシステム２４も開示している。位置合わせシステム２４は、基板８を支持する固定ブロック２６と、型１０を搬送する可動成形ブロック２８を含む。コントローラ３０は、固定ブロック２６の支持面に平行な平面内で成形ブロック２８を動かすように構成されたＸ−Ｙポジショナ（positioner、位置決め装置）３２と、固定ブロック２６の支持面に直交する方向に成形ブロック２８を動かすように構成されたＺポジショナ３４の動作を制御する。位置合わせマーク３６は型１０上に設けられ、また相補形のマーク３８は基板８上に設けられる。センサ４０は、可動成形ブロック２８上に担持されて、位置合わせマーク３６および３８に結合されている。センサ４０は、位置合わせ信号４２をコントローラ３０に与えるように構成されている。一実施形態では、センサ４０は、光検出器であり、また位置合わせマーク３６、３８は、薄膜６に対して型１０を位置合わせするために、モワレ位置合わせ技法を利用できるようにするモワレ位置合わせパターンを形成するように構成されている。他の実施形態では、位置合わせマーク３６、３８は、導電材料で作られており、また、センサ４０は、位置合わせマーク３６と３８間のキャパシタンスを検出するように構成されている。この実施形態では、位置合わせマーク３６と３８間のキャパシタンスが最大となるまで、可動成形ブロック２８を動かして、薄膜６に対して型１０を位置合わせすることがある。
【０００６】
さらに他のリソグラフィ技法も提案されている。
【特許文献１】米国特許第５，７７２，９０５号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、より高精度なリソグラフィ法およびシステムを提供することである。
【課題を解決するための手段】
【０００８】
本発明は、基板上に設けられた位置合わせマークとの走査プローブの相互作用に基づいて、この位置合わせマークに対してパターン型（patterned mold）を位置合わせすることになる新規なリソグラフィ・プロセスを特徴としている。この方法により、このパターン型は、原子の精度（例えば、約１０ｎｍ以下）で位置合わせすることが可能であり、それにより、ナノメートル・スケールのデバイス（例えば、分子電子デバイス）を製作することができる。
【０００９】
本発明のこの面による実施形態は、以下の特徴のうち１つまたは複数を含んで良い。
【００１０】
パターン型は、走査プローブと位置合わせマークとの間のトンネル電流の検出に基づいて、位置合わせされて良い。別法として、パターン型は、走査プローブと位置合わせマークとの間に発生した相互作用力の検出に基づいて、位置合わせされても良い。
【００１１】
走査プローブは、位置合わせマークの近くに移動されるのが好ましい。走査プローブは、光学位置合わせ（optical alignment）により、位置合わせマークの近くに移動されても良い。走査プローブと位置合わせマークとの間に電圧を印加して、走査プローブと位置合わせマークとの間にトンネル電流を発生させても良い。走査プローブは、パターン型に対して、一定の空間位置を有するのが好ましい。いくつかの実施形態では、走査プローブは、パターン型上に担持されている。
【００１２】
揃えられた型は、基板上に設けられた薄膜に押し込まれて、この薄膜に凹凸パターンを転写するのが好ましい。転写された凹凸パターンのうちの薄くされた領域は、露出されても良い（例えば、エッチングにより）。
【００１３】
他の面では、本発明は、上述のリソグラフィ法によって形成されたデバイスを特徴としている。
【００１４】
他の面では、本発明は、基板上に設けられた位置合わせマークとの走査プローブの相互作用に基づいて、この位置合わせマークに対してパターン型を位置合わせするように構成されたコントローラを含むリソグラフィ・システムを特徴としている。
【００１５】
本発明のこの面による実施形態は、以下の特徴のうち１つまたは複数を含んで良い。
【００１６】
このシステムは、走査プローブと位置合わせマークとの間のトンネル電流の検出に基づいて、あるいは、走査プローブと位置合わせマークとの間に発生した相互作用力の検出に基づいて、コントローラに位置基準信号に送るように構成された走査プローブ位置合わせシステムを含んで良い。
【００１７】
このシステムはまた、走査プローブを位置合わせマークの近くに移すように構成された走査システムと、この走査システムに、走査プローブを位置合わせマークの近くに位置決めさせるように構成された光学位置合わせシステムとを含むのが好ましい。この走査システムは、基板上に設けられた薄膜にパターン型を押し込んで、この薄膜に凹凸パターンを転写できるようにするために、走査プローブを引っ込めるように構成されているのが好ましい。
【００１８】
他の面では、本発明は、型とプローブを含むリソグラフィ・システムを特徴としている。型は、基板上に設けられた薄膜と接触するように露出されたパターン面を持ち、また、薄膜に押し込まれて、この薄膜に凹凸パターンを転写するように構成されている。走査プローブは、基板上に設けられた近くの位置合わせマークと相互に作用するように構成されている。
【００１９】
本発明の他の特徴および利点は、図面を含む以下の説明と、併記の特許請求の範囲から、明らかになろう。
【発明を実施するための最良の形態】
【００２０】
以下の説明では、同じ参照数字を用いて、同じ要素を識別する。さらに、図面は、模範的な実施形態の主な特徴を要図で図解することを目的としている。これらの図面は、実際の実施形態のあらゆる特徴も、描かれた要素の相対的な寸法も示すつもりはなく、また、定尺では描かれていない。
【００２１】
図３を参照すると、一実施形態では、リソグラフィ・システム５０は、コントローラ５２、走査システム５４、光学位置合わせシステム５６、走査プローブ位置合わせシステム５８を含む。コントローラ５２は、光学位置合わせシステム５６および走査プローブ位置合わせシステム５８から受け取った位置基準信号に基づいて、走査システム５４の動作を制御するように構成されている。コントローラ５２は、ハードウェア、ファームウェア、またはソフトウェアのどんな特定の設定にも限定されず、もっと適切に言えば、どんなコンピューティング環境または処理環境でも実施できる。例えば、コントローラ５２は、高水準手続型プログラミング言語またはオブジェクト指向プログラミング言語で、あるいは、アセンブリ言語または機械語で実施されてもよい。とにかく、このプログラミング言語は、コンパイルされた、すなわち翻訳された言語であってもよい。
【００２２】
走査システム５４は、固定ブロック２６の支持面に平行な平面（すなわち、ｘ−ｙ平面）内で正確に走査ヘッド６０を動かすように、また、固定ブロック２６の支持面に直交する方向（すなわち、ｚ方向）に正確に走査ヘッド６０を動かすように構成されている。走査ヘッド６０は、複数の突出部分６６と、１つまたは複数の走査プローブ６８を支持する型本体６４を含む型６２を担持するように構成されている。一実施形態では、走査ヘッド６０は、ｚ軸スキャン・アクチュエータによって垂直方向に動かされ、また、別個のｘ−ｙ軸スキャン・アクチュエータによって水平方向に動かされても良い。ｚ軸スキャン・アクチュエータとｘ−ｙ軸スキャン・アクチュエータは両方とも、走査ヘッド６０上に担持されても良い。一実施形態では、ｚ軸スキャン・アクチュエータとｘ−ｙ軸スキャン・アクチュエータは、平面静電アクチュエータとして実現されても良い（例えば、米国特許第６，１３６，２０８号と米国特許第５，８０１，４７２号を参照）。
【００２３】
光学位置合わせシステム５６は、基板８の表面から受け取られた光に基づいて、位置基準信号をコントローラ５２に送るように構成されている。例えば、一実施形態では、光学位置合わせシステム５６は、基板８上に付けられた適当な形状の光学位置合わせマークから発生したモアレ位置合わせパターンを検出するように構成されている。この実施形態では、従来のモアレ・位置合わせ技法を利用して、型６２を動かして、基板８上に付けられた１つまたは複数の光学位置合わせマークに対して大まかに位置合わせして良い。他の実施形態は、異なる光学技法（例えば、直接視覚観測）を用いて、型６２を、基板８上に付けられた１つまたは複数の光学位置合わせマークに対して大まかに位置合わせして良い。
【００２４】
上で説明されるように、型６２は、走査プローブ位置合わせシステム５８から受け取られた位置基準信号に基づいて、原子の精度（例えば、約１０ｎｍ以下）で揃えられることが可能である。一実施形態では、走査プローブ位置合わせシステム５８は、従来の走査型トンネル顕微鏡（ＳＴＭ）の走査アセンブリとして実現されても良い。この走査アセンブリでは、プローブ６８の位置は、トンネル電流情報に基づいて制御される。別法として、走査プローブ位置合わせシステム５８は、原子間力顕微鏡（ＡＦＭ）の走査アセンブリとして実現されても良い。この走査アセンブリでは、プローブ６８の位置は、プローブ６８と、基板８上に付けられた１つまたは複数の走査プローブ位置合わせマーク７０との間に発生する力（例えば、原子間力、静電力、または磁気力）に基づいて、制御される。
【００２５】
図４と図５Ａ〜図５Ｅを参照すると、一実施形態では、基板８は、以下のように、リソグラフィ法で処理されて良い。
【００２６】
初めに、図４と図５Ａを参照すると、パターン形成の最下層７４と、１つまたは複数の走査プローブ位置合わせマーク７０が、基板８上に設けられる（ステップ８０）。一実施形態では、パターン形成の最下層７４は、複数の導電ワイヤからなるワイヤ層であっても良い。走査プローブ位置合わせマーク７０は、１つまたは複数の選択された幾何学的形状を持つようにパターン形成された導電材料（例えば、アルミニウムまたはチタン）で作られても良い。走査プローブ位置合わせマーク７０は、それぞれの導電ワイヤによって、走査プローブ位置合わせシステム５８に結合されても良い。
【００２７】
図５Ｂを参照すると、成形可能な薄膜６は、１つまたは複数の位置合わせマーク７０の上ではなく、パターン形成の最下層７４の上に設けられる（図４のステップ８２）。一実施形態では、薄膜６は、熱可塑性ポリマ（例えば、ポリメタクリル酸メチル（ＰＭＭＡ））を含む。パターン型６２は、１つまたは複数の光学位置合わせマーク７０に対して、光学的に揃えられる（図４のステップ８４）。上述の通り、一実施形態では、パターン型６２は、従来のモワレ位置合わせ技法を用いて、光学的に位置合わせされて良い。次に、パターン型６２は、走査プローブ位置合わせマーク７０の１つまたは複数との、走査プローブ６８の１つまたは複数の相互作用に基づいて、揃えられる。上述の通り、走査プローブ位置合わせは、走査プローブ６８と位置合わせマーク７０との間のトンネル電流の検出、あるいは、走査プローブ６８と位置合わせマーク７０との間に発生した力（例えば、原子間力、静電力、または磁気力）の検出に基づいて良い。
【００２８】
図５Ｃに示されるように、パターン型６２を揃えた後で、走査プローブ６８は引っ込んで、凹凸パターンを薄膜６に転写するに足る成形圧力で、型６２を薄膜６に押し込む（図４のステップ８８）。この押込み成形工程の間、薄膜６は、型６２の硬さに対して、薄膜６を充分柔らかくする温度まで加熱されて、薄膜６が、型６２の突出部分６６と同じ形を持つようさせても良い。例えば、一実施形態では、薄膜６は、薄膜６のガラス遷移温度に、あるいは、そのガラス遷移温度よりも高い温度まで加熱されても良い。
【００２９】
図５Ｄを参照すると、凹凸パターンを薄膜６に転写した後で、薄膜６から型６２を除去する（図４のステップ９０）。次に、パターン形成の薄膜６は、さらに処理されても良い（図４のステップ９２）。例えば、一実施形態では、パターン形成の薄膜６の薄くされた領域１８（図１C参照）を除去して（例えば、エッチングにより）、下にある、最下層（すなわち、基板）の領域９４を露出させても良い。
【００３０】
図５Ｅに示されるように、一実施形態では、その結果として薄膜６中に得られたパターンを材料９６に転写し（例えば、リフトオフ処理により）、次に、その材料を基板８上に被着させても良い。他の実施形態では、その結果として薄膜６中に得られたパターンを基板８中に直接に転写しても良い（例えば、エッチングにより）。
【００３１】
図６を参照すると、一実施形態では、一対の直交方向に向けられた位置合わせマーク９８、１００を基板８上に設けて、コントローラ５２が、型６２を、固定ブロック２６の露出支持面に平行なｘ−ｙ平面内で正確に揃えられるようにしても良い。この実施形態では、走査プローブ位置合わせシステム５８は、位置合わせマーク９８の前縁１０２を検出することで、ｘ方向に型６２を位置合わせすることができる。また、走査プローブ位置合わせシステム５８は、位置合わせマーク１００の前縁１０４を検出することで、ｙ方向に型６２を位置合わせすることができる。型６２はまた、位置合わせマーク９８、１００のうち、前縁１０２、１０４とは異なる前縁の検出に基づいて、位置合わせしても良い。さらに、他の実施形態では、１つ、または、３つ以上の位置合わせマークを含んでも良い。
【００３２】
上述のインプリント・リソグラフィ・プロセス（imprinting lithographic process）は、広範な異なるナノスケールのデバイスを製作するのに用いられることが可能である。
【００３３】
図７を参照すると、一実施形態では、上述のリソグラフィ・プロセスは、ゼロでない角度で交差する２本の導電ワイヤ１１２、１１４、および、ワイヤ１１２と１１４の間に挟まれた一層の双安定分子または分子化合物１１６（記号Ｒで示される）を含む分子電子デバイス１１０を製作するのに用いられることがある。特に、分子電子デバイス１１０は、Ｙｏｎｇ  Ｃｈｅｎ氏により    年    月    日出願された「分子電子デバイス製作用のパッシベーション層」と称する米国出願番号第          号に述べられるように、あるいは、Ｙｏｎｇ  Ｃｈｅｎ氏により    年    月    日出願された「保護バリヤ層を持つ分子電子デバイスの製作」と称する米国出願番号第          号に述べられるように、製作されることがある。これらの米国出願は、双方とも、参照により、本明細書に組み入れられている。しかしながら、この実施形態では、導電ワイヤ１１２、１１４は、上述のインプリント・リソグラフィ・プロセスにより、パターン形成されて、揃えられることもある。
【００３４】
それぞれのワイヤ１１２、１１４は、金属材料、またはドープした半導体材料で作られたもので良い。ワイヤ１１２、１１４の交差部分（または、接合部）に位置づけられる特定の分子（１つまたは複数）１１８（記号ＲＳで示される）は、スイッチ分子の役目をし、分子電子デバイス１１０のアクティブ部分に対応する。動作しているときに、ワイヤ１１２と１１４間に比較的に高い状態変更電圧を印加することで、分子電子デバイス１１０の状態を変更することができる。この状態変更電圧の大きさは、スイッチ分子１１８を酸化または還元するのに足るものである。スイッチ分子１１８は、協働して電荷を相殺する酸化還元の一対の分子種を含むことがあり、これらの分子種の一方が酸化（または還元）されると、他方の分子種を還元（または酸化）するようにしている。一例において、動作しているときに、一方の分子種を還元し、また、関連する分子種（この酸化還元対の他方の分子種）を酸化させても良い。他の例では、一方の分子種を還元し、また、ワイヤ１１２、１１４のいずれかを酸化させても良い。第３の例では、一方の分子種を酸化し、また、ワイヤ１１２、１１４のいずれかを還元させても良い。第４の例では、一方のワイヤを酸化し、また、他方のワイヤに関連する酸化物を還元させても良い。これらの例のそれぞれにおいて、酸化または還元は、これら２本のワイヤ間のトンネル距離またはトンネル・バリヤ高さに影響を及ぼし、それにより、ワイヤ接合部の前後間の電荷移動速度が急激に変えられる。このような電子機能は、電子スイッチとして、分子電子デバイス１０を動作させる基礎の働きをする。
【００３５】
分子電子デバイス１１０の一般的特徴に関するさらなる詳細は、米国特許第６，１２８，２１４号から得ることができる。
【００３６】
分子層１１６に選択される分子または材料により、分子電子デバイス１１０は、制御可能にワイヤ最下層１１２とワイヤ最上層１１４を接続するか、あるいは切り離すのに用いられる異なる様々な電気スイッチング機能の任意の１つを示すことができる。この分子電子デバイスは、単独に設定または再設定可能であっても良い。単独に設定できる実施形態では、分子電子デバイス１１０の初期状態を開閉しても良い。分子電子デバイス１１０に、特定のしきい電圧を超えるバイアスを掛けることで、活性物質（ａｃｔｉｖｅ  ｍａｔｅｒｉａｌ）または分子１１８を酸化または還元して、このデバイスの初期状態を恒久的に逆にし、また、それにより、このデバイスのスイッチング状態を不可逆的に開閉する。再設定できる実施形態では、このスイッチング・デバイスは、活性物質または分子１１８を可逆的に酸化および還元するように選択された適切なしきい値を超える印加電圧の大きさと極性を循環させることで、複数回、開閉されることが可能である。
【００３７】
一般に、ワイヤ最下層１１２とワイヤ最上層１１４との間に形成される電気接続のタイプは、ワイヤ層１１２、１１４と分子層１１６を形成する材料によって決まる。表１は、デバイス材料の異なる組合せから得られる様々なタイプの電気スイッチング機能を示している。
【表１】
2005512304.tif 000002
【００３８】
図８を参照すると、一実施形態では、分子電子デバイス１１０は、複数の行と複数の列で配列された複数のメモリセル１２２を含む抵抗形分子ワイヤ・クロスバー・メモリ（resistive molecular wire crossbar memory）１２０に組み込まれても良い。各メモリセル１２２は、それぞれの最下ワイヤ線１２４、１２６、１２８、１３０と、それぞれの最上ワイヤ線１３２、１３４、１３６、１３８との間に結合された分子電子デバイス１１０を含む。メモリセルの両端の電圧は、間にメモリセルを結合した最下ワイヤ線と最上ワイヤ線に印加された電圧によって、決定される。制御回路１４０は、アドレス指定し（すなわち、選択し）、メモリセル・アレイ１２０内の１つまたは複数のメモリセル１２２の中に情報をプログラムし、そのメモリセルから情報を読み出すように構成されている。分子電子デバイス１１０は、最下ワイヤ線と最上ワイヤ線との間に挟まれた分子１１８の電気化学的な還元または酸化によって作動する。この実施形態では、分子層１１６の分子は、ボルタモグラム（ｖｏｌｔａｍｍｏｇｒａｍ）で大きいヒステリシスを持つように選択されて、スイッチを、比較的に高い電圧で酸化できるようにし、またそのスイッチの状態を、さらに低い電圧で読み出せるようにしている。スイッチが（電気化学的に）閉じられると、接続ワイヤ間の抵抗は小さくなり、これは、「１」の論理レベルに対応する場合がある。スイッチが開放されると、その抵抗は大きくなり、これは、「０」の論理レベルに対応する場合がある。抵抗形分子クロスバー・メモリの動作に関するさらなる詳細は、米国特許第６，１２８，２１４号から得ることができる。
【００３９】
他の実施形態が、この特許請求の範囲の範囲内にある。
【００４０】
例えば、抵抗形分子ワイヤ・クロスバー・メモリに加えて、他の分子ワイヤ・クロスバー・メモリの実施形態も、表１に示される他のスイッチング機能の任意の１つを提供するように構成された分子電子デバイスのアレイを含んでも良い。さらに、上述の分子電子デバイスは、１つまたは複数の論理（メモリと異なる）機能を果たすように設計された回路に実装されても良い。
【００４１】
さらに他の実施形態も、この特許請求の範囲の範囲内にある。
【図面の簡単な説明】
【００４２】
【図１Ａ】型と、基板上に設けられた成形できる薄膜の略断面側面図である。
【図１Ｂ】薄膜に押し込まれた図１Ａの型の略断面側面図である。
【図１Ｃ】凹凸パターンを付けている図１Ａの薄膜の略断面側面図である。
【図１Ｄ】薄くされた領域を除去して、下にある、基板の領域を露出させた後の図１Ｃのパターン形成の薄膜の略断面側面図である。
【図２】従来のリソグラフィ・システムを線図式に表わしたものである。
【図３】基板上に設けられた位置合わせマークとの走査プローブの相互作用に基づいて、この位置合わせマークに対してパターン型を位置合わせするように構成されたリソグラフィ・システムを線図式に表わしたものである。
【図４】基板上に設けられた位置合わせマークとの走査プローブの相互作用に基づいて、この位置合わせマークに対してパターン型を位置合わせする工程を含む、凹凸パターンを薄膜に転写するリソグラフィ法である。
【図５Ａ】パターン形成の最下層と位置合わせマークを支持する基板の略断面側面図である。
【図５Ｂ】走査プローブを担持するパターン型、および、パターン形成の最下層の上に設けられた薄膜と位置合わせマークを有する図５Ａの基板の略断面側面図である。
【図５Ｃ】図５Ｂのパターン型を、この薄膜に押し込んで、この薄膜に凹凸パターンを転写するところの略断面側面図である。
【図５Ｄ】薄くされた領域を除去して、下にある、基板の領域を露出させている図５Ｃのパターン形成された薄膜の略断面側面図である。
【図５Ｅ】図５Ｄの薄膜パターンが、リフトオフ・プロセスによって、上にある最上層に転写された後の図５Ａの基板の略断面側面図である。
【図６】直交方向に向けられた２つの位置合わせマークを支持する基板の略上面図である。
【図７】２本の交差した導電ワイヤの間に挟まれた少なくとも１つの電気的にアドレス指定可能な分子種で作られた分子電子デバイスを略斜視図で表わしたものである。
【図８】インプリント・リソグラフィ・プロセスで製作された分子電子デバイスのアレイを含む抵抗形クロスバー・メモリ構造体の回路図である。
【符号の説明】
【００４３】
６  薄膜
５６  光学位置合わせシステム
６２  パターン型
６８  走査プローブ
７０  位置合わせマーク
【図１Ａ】
2005512304.tif 000003
【図１Ｂ】
2005512304.tif 000004
【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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