(57)【要約】それぞれ複数の画素を有しているセンサー・アレーには電子処理回路のセンサー入力部２４に結合したセンサー要素が含まれていて、ウエーハの第一面に集積回路のターミナル・ノードを配置した各センサー入力部２４をそれぞれが有している少なくとも１個の電子処理回路のアレー２５、２６を有する集積回路を最初に形成することにより作られる。各画素又は各ターミナル・ノードに関連して、導電性通路３１が各センサー入力部２４から、又は、ターミナル・ノードから、第一面と向かい合っているウエーハの第二面２８に伸びて、ウエーハを貫通して形成されている。これにより、ウエーハの第二面で露出している各導電性通路がセンサー要素又はターミナル接続部をそこに接続するのに役立ち、導電性通路を通じてそれぞれのセンサー入力部又はターミナル・ノードに電気的に接続する。
2005520346.tif 000002
【特許請求の範囲】
【請求項１】
電子処理回路のセンサー入力部２４に結合されたセンサー要素をそれぞれが含む複数の画素を有するセンサー・アレーを作るための方法で、
ウエーハ２０上に電子処理回路２５、２６を組込んで、少なくとも１個のアレーの電子処理回路を有する集積回路を形成し、各電子処理回路がそれぞれのセンサー入力部２４を有し、その集積回路が複数のターミナル・ノードを有し、そのセンサー入力部とターミナル・ノードがウエーハの第一面に配置されていること、及び、
各画素又は各ターミナル・ノードに関連して、それぞれのセンサー入力部２４から、又は、各ターミナル・ノードから、第一面と向かい合っているそのウエーハ２０の第二面２８に伸びているそのウエーハ２０を貫通する導電性通路３１を設けること、
それにより、そのウエーハの第二面に露出した各導電性通路３１が、センサー要素から、又は、その導電性通路３１を通ってそれぞれのセンサー入力部又はターミナル・ノードに電気的に接続されているターミナル接続部から、それに接続するのに役立つこと、
から成っている方法。
【請求項２】
導電性通路がそれぞれのセンサー要素をそれぞれのセンサー入力部に接続するのに役立ち、かつ、さらに、
集積回路の第二面上にセンサー要素を成長させ、それぞれが導電性通路の対応するひとつと位置合わせされていること、
が含まれていることを特徴とする請求項１に基づく方法。
【請求項３】
導電性通路がそれぞれのターミナル・パッドをそれぞれのターミナル・ノードに接続するのに役立ち、かつ、さらに、
集積回路の第一面上にセンサー要素を成長させ、ターミナル・ノードがそれぞれの導電性通路と位置合わせされていること、
が含まれていることを特徴とする請求項１に基づく方法。
【請求項４】
集積回路には多数のアレーの画素が含まれ、かつ、さらに、
集積回路をディスクリートのセンサー・アレーに分割すること、
が含まれていることを特徴とする請求項１から３のいずれかに基づく方法。
【請求項５】
さらに、
多数のセンサー・アレーをエッジ同士隣接するように集めて、拡張された表面積を有する複合センサー・アレーを形成すること、
が含まれていることを特徴とする請求項１から４のいずれかに基づく方法。
【請求項６】
さらに、
ウエーハ２９の裏側２８からウエーハの塊を除去して、ウエーハ２９を薄くすること、
が含まれることを特徴とする請求項１から５のいずれかに基づく方法。
【請求項７】
ウエーハ２０を貫通する導電性通路３１を設ける前にウエーハ２０を事前に薄くすることを特徴とする請求項１から５のいずれかに基づく方法。
【請求項８】
ウエーハ２０を貫通する導電性通路３１を設けることには、
センサー入力部又はターミナル・ノード２４を露出したままで、センサー入力部又はターミナル・ノード２４の周辺領域を保護するために、ウエーハ２０の第一面をフォトマスク３０で塗膜をすること、及び、
フォトマスク３０が浸透を阻止する材料をウエーハに浸透して、前記材料がセンサー入力部２４又はターミナル・ノードのみに浸透し、センサー入力部２４又はターミナル・ノードからウエーハ２０を貫通してその第二面までのウエーハの電導度を局部的に高めることにより、導電性通路３１のマトリックスを形成し、各導電性通路がそれぞれのセンサー入力部２４又はターミナル・ノードをウエーハ２０の第二面に接続すること、
が含まれる請求項１から７のいずれかに基づく方法。
【請求項９】
さらに、
ウエーハの第二面上でそのウエーハの前記浸透阻止領域をカバーし、かつ、その第一面に配置されたフォトマスク（３０）と正確に位置合わせをしている相補的フォトマスクを作成すること、
が含まれる請求項８に基づく方法。
【請求項１０】
ウエーハがシリコン・ベースであり、又、前記材料がｐタイプの不純物であることを特徴とする請求項８又は９に基づく方法。
【請求項１１】
ウエーハ２０を貫通する導電性通路３１を設けることには、
そのウエーハの第一面のセンサー入力部又はターミナル・ノードと直接位置合わせをしてそのウエーハ部分を露出するために、ウエーハの第二面のみにフォトマスクを設けること。
その第二面からセンサー入力部に、又は、ターミナル・ノード２４にウエーハを貫通する穴をエッチングで加工するが、穴を形成するために、ウエーハを貫通する広範囲のエッチングを行なわないこと、
その穴に導電性材料を充填すること、
が含まれることを特徴とする請求項１から７のいずれかに基づく方法。
【請求項１２】
ウエーハ２０を貫通する導電性通路３１を設けることには、
一部分に穴を形成するために、一部分に第二面からウエーハを貫通する穴をエッチングすること、
フォトマスク３０が浸透を阻止する材料をウエーハの第一面からそのウエーハに浸透させて、前記材料がセンサー入力部２４又はターミナル・ノードのみに浸透し、それぞれのセンサー入力部２４又はターミナル・ノードに直接隣接する部分のウエーハを導電性とすること、
ウエーハに隣接する部分の穴を導電性材料で充填して、そのウエーハの第二面へのオーム接触を完成させること、
が含まれることを特徴とする請求項１から７のいずれかに基づく方法。
【請求項１３】
処理回路を形成する前に、
各センサー入力部又はターミナル・ノード２４の目標位置の周辺領域を保護するためにフォトマスク３０でそのウエーハ２０の第一面の塗膜をし、その一方で前記目標位置の領域を露出したままにすること、
フォトマスク３０が浸透を阻止する材料をウエーハに浸透させて、前記材料が前記目標位置の領域のみに浸透して、各センサー入力部２４又はターミナル・ノードの目標位置からウエーハ２０を貫通してウエーハの第二面へのウエーハの導電性を局部的に高めて、それにより、ウエーハ２０を貫通する導電性通路３１のマトリックスを形成すること、
によりウエーハ２０内に導電性通路３１を形成することを特徴とする請求項１から７のいずれかに基づく方法。
【請求項１４】
処理回路を形成する前に、
各センサー入力部又はターミナル・ノード２４の目標位置の周辺領域を保護するためにフォトマスク３０でそのウエーハ２０の第一面の塗膜をし、その一方で前記目標位置の領域を露出したままにすること、及び、
フォトマスク３０が浸透を阻止する材料をウエーハに浸透して、前記材料が前記目標位置の領域のみに浸透して、各センサー入力部２４又はターミナル・ノードの目標位置からウエーハ２０を貫通してウエーハの第二面へのウエーハの導電性を局部的に高めて、それにより、ウエーハ２０を貫通する導電性通路３１のマトリックスを形成すること、
によりウエーハ２０内に導電性通路３１を形成することを特徴とする請求項１から７のいずれかに基づく方法。
【請求項１５】
処理回路を形成する前に、
ウエーハの第一面上のセンサー入力部又はターミナル・ノードの各目標位置に直接位置合わせをしてウエーハを露出するように、ウエーハの第二面のみにフォトマスクを設けること、
ウエーハを通って第二面から前記目標位置２４への穴をエッチングで加工するが、穴を形成するために、ウエーハを貫通する広範囲のエッチングを行なわないこと、
穴を導電性材料で充填すること、
によりウエーハ２０内に導電性通路３１を形成することを特徴とする請求項１から７のいずれかに基づく方法。
【請求項１６】
処理回路を形成する前に、
一部分に穴を形成するために、一部分に第二面からウエーハを貫通する穴をエッチングで加工すること、
フォトマスク３０が浸透を阻止する材料をウエーハにその第一面から浸透して、前記材料が目標位置のセンサー入力部２４又は目標位置のターミナル・ノードのみに浸透して、それぞれの目標とするセンサー入力部又はターミナル・ノードに直接隣接する部分でウエーハを導電性にすること、及び、
ウエーハに隣接させて導電性材料を一部分にある穴に充填し、ウエーハの第二面へのオーム接触を完成させること、
によりウエーハ２０内に導電性通路３１を形成することを特徴とする請求項１から７のいずれかに基づく方法。
【請求項１７】
導電性通路３１が、各センサー要素をそれぞれのセンサー入力部に接続することに役立ち、さらに、
ウエーハの第二面上にアモルファス又は多結晶のセンサー材料を成長させて、ダイオードのアレーを形成し、各ダイオードが導電性通路３１の各ひとつとオーム接触したアノードを有し、センサー材料の第一面が共通カソードを形成するようにすること、
が含まれる請求項１から１６のいずれかに基づく方法。
【請求項１８】
導電性通路３１が、各ターミナル接続部を各ターミナル・ノードに接続することに役立ち、さらに、
ウエーハの第一面上にアモルファス又は多結晶のセンサー材料を成長させて、ダイオードのアレーを形成し、各ダイオードがセンサー入力部の各ひとつとオーム接触したアノードを有し、センサー材料の第二面が共通カソードを形成すること、及び、
ウエーハの第二面に複数のメタライズされたターミナル・パッドを形成し、そのそれぞれが導電性通路の各ひとつとオーム接触すること、
が含まれる請求項１から１２のいずれかに基づく方法。
【請求項１９】
処理回路２５、２６の形成前に、センサー材料とターミナル接続部をウエーハ２０上に形成することを特徴とする請求項１３から１８のいずれかに基づく方法。
【請求項２０】
集積回路がスクライブ・ラインにより分離された電子処理回路２５、２６の複数のアレーを含み、さらに、
個々のセンサー・チップ４０を作るために、そのスクライブ・ラインに沿ってスクライビングを行なうこと、
が含まれる請求項１から１９のいずれかに基づく方法。
【請求項２１】
さらに、
ウエーハの外面にメタライズしたターミナル・パッド４３をバンプ・ボンド４５を介してセラミック基板４６に接続し、そのセラミック基板が表面取付のピン又は穴に通じるバンプ接続部４７を提供すること、及び、
モジュール４８を形成するためにカプセルに封入すること、
を含むことを特徴とする請求項１から２０のいずれかに基づく方法。
【請求項２２】
さらに、
単一モジュールよりも大きな表面積の二次元センサー５０を形成するために前記モジュール４８のいくつかをエッジ同士を隣接して取付けること、
を含む請求項２１に基づく方法。
【請求項２３】
請求項１から２２のいずれかに基づいて製造されたセンサーのアレー又はモジュール。
【請求項２４】
電子処理回路のセンサー入力部２４に接続されたセンサー要素をそれぞれが含む複数の画素を有するセンサー・アレーで、
電子処理回路２５、２６の少なくとも１個のアレーを有する集積回路を形成するために、その中に電子処理回路２５、２６を組込んだウエーハで、各電子処理回路がそれぞれのセンサー入力部２４を有すること、及び、その集積回路が複数のターミナル・ノードを有すること、及び、センサー入力部とターミナル・ノードがそのウエーハの第一面に配置されていること、及び、
各画素又は各ターミナル・ノードに関連して、そのウエーハ２０を貫通する導電性通路３１が、各センサー入力部２４から、又は、各ターミナル・ノードから、第一面と向かい合っているウエーハの第二面２８まで伸びていて、かつ、それぞれのセンサー要素又はそれぞれのターミナル接続部を各導電性通路３１を通ってそれぞれのセンサー入力部又はターミナル・ノードに電気的に接続するために役立つこと、
から成っているセンサー・アレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はカメラに用いる画素センサー特に核工学及び医療の画像処理システムに用いられるセンサーに関する。
【背景技術】
【０００２】
画素センサーはダイオードのようなセンサー要素のアレー（ａｒｒａｙ）及び典型的にはＡＳＩＣ（特定用途向け集積回路）の形で、かつ、各センサー要素に対する電荷増幅器と処理用電子機器から成る電子機器の補完的アレーから成っていることは知られている。ミニアチュア・テレビジョン・カメラ等で用いられるようなＣＣＤでは、電荷増幅器により増幅され、その後に処理が行なわれる電流を発生するために可視光に応答するシリコン・ダイオードによりセンサー要素が形成される。
【０００３】
核医学用画像処理のための画素センサーは、Ｘ線又はγ線のような高エネルギーのフォトン（ｐｈｏｔｏｎ）に応答し、似た形で電荷を生じることが知られている。従来のシリコン・ダイオードはそのような用途に適当でない。なぜなら、それらは高エネルギーのフォトンに対して透明であり、それゆえ、カドミウム・テルライド又はヨウ化水銀のような他の物質を代わりに用いている。これらの材料はシリコンをベースとしていないので、単一モノリシック（ｍｏｎｏｌｉｔｈｉｃ）構造として関連電子機器と共にダイオードを組込むことができない。実際には、このことにより、センサー要素と関連電子機器を別のウエーハ上で製造し、次ぎに、バンプ・ボンディング（ｂｕｍｐ  ｂｏｎｄｉｎｇ）を用いて相互接続する必要がある。
【０００４】
図１では、一般的に１０として示した単体の二次元画素センサーを含み、かつ、（図示しないが）多数のセンサー要素を含む上側のセンサー・アレー１１を含む典型的な構造を図的に示している。各センサー要素は下側のＡＳＩＣ１２内の対応する電子機器モジュールにバンプ・ボンディングで接続されている。さらに、電力と制御信号がセンサー１０に供給されている。これには典型的に集積チップの少なくとも一端に沿って制御パッド（ｐａｄ）を形成すること、及び、それをワイヤ・ボンディング１４を用いて外部回路に接続することが必要である。
【０００５】
そのようなアレー内の各画素の典型的サイズは２００μｍであり、二次元アレーの典型的寸法は１ｃｍ2である。このことは典型的に画素アレー当たり約６２５画素であることを意味する。実際には、通常、非常に大きな面積例えば通常少なくとも１０×１０ｃｍ2の画像処理をする必要がある。このことは、１００個の画素アレーを例えば１０×１０の行列として詰め込まなければならない。一方、従来の画素センサーに用いられるバンプ・ボンディングの技術は画素の詰め込み密度を高めるのを妨げるので、多くの画素を画素アレーに詰め込むことによりセンサーの解像度を高めることが困難になる。なぜなら、異なるアレー内の対応する電子機器に各センサーをバンプ・ボンディングで接続する必要があり、コスト高の工程になり、生産量も低下する。さらに、各モジュールのエッジに沿って制御パッドを配置して、これらのパッドを外部回路にワイヤ・ボンディングで接続する必要があることは、隣接するセンサー・アレーのエッジ同士を、実際にＩ／Ｏ及び制御パッド用で画素が全く無い「デッド」ゾーン（”ｄｅａｄ”  ｚｏｎｅ）を設けないで直接接触させることはできないことを意味している。さらに、ワイヤ・ボンディングによりＩ／Ｏ制御パッドを外部回路に接続することは、コスト高になり、面倒な工程になる。さらに、有効な全体的詰め込み密度を低下させる。
【０００６】
特許文献１は画素に分割された画像により放射線画像を検出するための放射線画像検出器を開示している。その検出器はその一面に蒸着させた共通バイアス用電極を有し、放射線に感じる半導体プレートから成っている。複数の画素に対応する信号取出し電極を半導体プレートの他の面に蒸着している。又、複数のバンプを供給し、そのそれぞれが各信号取出し電極に固定される。表面安定化フィルムが各信号取出し電極をカバーして、バンプに接触しないようにしている。又、信号取出し電極間の隙間もカバーする。ベース・プレート（ｂａｓｅ  ｐｌａｔｅ）には、バンプに対応していて、バンプに接触する複数の接触パッドを設けている。
【特許文献１】ＥＰ  ０４１５５４１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
それゆえ、改良された低コストの画素センサーを提供し、集積度を高めやすく、その画素センサーがバンプ・ボンディングの使用とＩ／Ｏ制御パッドの設置を妨げる上記の欠陥を予防し、多数のセンサー・モジュールを並列配置できて、組立後にさらに製造工程を必
要としないで大面積のセンサーを形成するようにすることが本発明の目的である。
【課題を解決するための手段】
【０００８】
これらの目的は、本発明に基づいて、電子処理回路のセンサー入力部に結合したセンサー要素をそれぞれが含んでいる複数の画素を有しているセンサー・アレーを製作するための方法により実現される。その方法は：
少なくとも１個の電子処理回路のアレーを有する集積回路を形成するためにウエーハ上に電子処理回路を組込み、各電子処理回路がそれぞれのセンサー入力部を有し、その集積回路は多数のターミナル・ノード（ｔｅｒｍｉｎａｌ  ｎｏｄｅ）、センサー入力部を有し、そのターミナル・ノードがウエーハの第一面の方に配置されていること、
各画素又は各ターミナル・ノードに関して、ウエーハを通って、各センサー入力部から、又は、各ターミナル・ノードから第一面と向かい合っているウエーハの第二面に延びている導電性通路を提供すること、
それゆえ、各導電性通路がウエーハの第二面に露出していて、センサー要素から、又は、導電性通路を通って各センサー入力部又はターミナル・ノードに電気的に接続されたターミナル接続部からそれに接続するのに役立つこと、
から成っている。
【０００９】
本発明を理解するために、又、実際にそれがどのように実行されるかを理解するために、ここで、添付図面を参照しながら、好ましい実施例を示すが、範囲を限定しない例示に過ぎない。
【実施例】
【００１０】
図２は集積回路又はチップを構成しているシリコン・ウエーハ２０を示す。典型的に相補型金属酸化膜半導体（ＣＭＯＳ）のウエーハから形成され、スクライブ・ライン（ｓｃｒｉｂｅ  ｌｉｎｅ）２１を付けてセンサー要素２２の長方形マトリックスを形成する。それにより、そのそれぞれが３×５の画素２３のマトリックスから成っている。ウエーハ２０は公知の方法によりシリコン施設で処理される。そして、コスト低減の目的で、同じ集積回路の多数のレプリカ（ｒｅｐｌｉｃａ）を付けた未切断ウエーハとして本発明に基づく量産処理が行なわれる。各画素２３には、電荷増幅器２５と処理ユニット２６に接続したセンサー入力部２４が含まれている。電荷増幅器２５は処理ユニット２６と共に、画素用電子機器を構成し、それにセンサー要素（図示せず）が接続されて、センサー要素に衝突するフォトンに応答して、それにより生じる電荷を測定する。それゆえ、シリコン・ウエーハ２０には画素アレー２２の多数のレプリカが含まれ、スクライビング（ｓｃｒｉｂｉｎｇ）の後で、多数のＡＳＩＣが作られ、それぞれが３×５の画素電子回路のアレーを含み、各センサー要素に接続している。
【００１１】
選択肢として、図２に示す標準ウエーハ２０は研磨又はエッチングを行なって裏側２８からウエーハを除去して薄くし、シリコン・ウエーハ２９の多くの部分を除去する。それにより、ウエーハ２０の残りを実務的に可能な限り薄くする。さらに、上記のＩＣ加工では事前に薄くしたウエーハも使用できる。その場合は、その後に薄くすることは不必要になる。しかしながら、事前に薄くしたウエーハは画素用電子機器を量産するときに製造コストが高くなる。
【００１２】
これまで提案されている画素センサーで用いられているようにワイヤ・ボンディングの必要性を避けるために、本発明は各オーム接触（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）（又は「通路」）を介して、シリコン・ウエーハを通して、各センサー入力部２４をその裏側に接続する。そして、シリコン・ウエーハの裏側上の電子機器に対して正しい空間的配置によりセンサー要素を効果的に接着することにより、このコンタクトを用いて、センサー要素をセンサー用電子機器に直接接続する。これは、種々の方法で行なわれる。その一部をここで示す。
【００１３】
それゆえ、図４を参照すると、センサー要素２４には追加のフォトマスク（ｐｈｏｔｏｍａｓｋ）材料３０を塗布して、センサー入力部２４自体は露出したままで、センサー入力部２４周辺のウエーハ領域を効果的に保護する。さらに、同じ領域をカバーして、画素２３上に配置されているフォトマスクに正確に位置合わせをしているようにシリコン・ウエーハの裏側２８に設けられている相補的フォトマスクを作ることも必要であろう。これが行なわれれば、ｎタイプのドナー不純物をシリコン・ウエーハに浸透することによりウエーハを通ってセンサー入力部２４への接続が形成される。ドナー不純物はアンチモン、リン又はヒ素のような５価の材料で、その材料をフォトマスク３０が浸透を阻止するので、ドナー不純物がセンサー入力部２４のみに浸透して、センサー入力部２４からウエーハ２０を通って、その裏側へ局部的にシリコンの導電性を高める。それにより、導電性通路３１のマトリックスを効果的に形成する。図６に図示するように、そのそれぞれが各センサー入力部２４をウエーハ２０の裏側に接続する。
【００１４】
別の方法は、ウエーハの裏側のみにフォトマスクを付け、ウエーハの表側のセンサー入力部に直接位置合わせをしてシリコンを露出させ、ウエーハを通って裏側からセンサー入力部２４に達する穴を一部分にエッチングするが、ウエーハを貫通する広範囲のエッチングは行なわない。そして、得られた穴はアルミのような導電材料を充填する。
【００１５】
さらに別の可能性は上記２種類の方法を結合することである。それにより、裏側からウエーハを貫通する穴のエッチングを一部分に行ない、ホウ素のようなｐタイプの不純物を表側から浸透して、各センサー入力部の直接下側のウエーハを導電性にする。そして、一部分にある穴にアルミのような導電材料を充填し、現在導電性になったウエーハに当てて、ウエーハの裏側へのオーム接触を完成させる。
【００１６】
図７を参照すると、希望のアモルファス又は多結晶質のセンサー材料例えばヨウ化水銀をウエーハの表側に成長させて、ダイオードのアレーを形成する製造プロセスの後のステージを示している。ダイオードのそれぞれが導電性通路３１〈図６に示す）の各１個とオーム接触しているアノード（ａｎｏｄｅ）を有していて、センサー材料の反対側の露出した面が入射フォトンを受ける共通カソード（ｃａｔｈｏｄｅ）を形成する。それゆえ、図７に図示された複合ウエーハ３５が上記のように下側のシリコン・ウエーハ３６を有し、その上にアモルファス又は多結晶質のセンサー材料３７を成長させ、装置の上面により構成される共通カソードと各アノード（図示せず）を有するセンサー要素のマトリックスを形成する。アノードは上側のセンサーの層３７と下側のシリコン・ウエーハ３６の間に効果的に挟まれ、シリコン・ウエーハ３６内に形成された通路の対応するひとつを介して接続されている。
【００１７】
図８に示すように、ここでウエーハ３５がスクライブ・ラインに沿ってスクライブされて、個々のセンサー・チップ４０を製造する。図に示されている特定の例で、センサー・チップ４０は２層構造の５×３の画素要素から成り、その２層構造はシリコン・ウエーハから形成された上層４１を有し、それと共に図４で２３と示された画素用電子機器を組込んでいて、その上にセンサー要素自体を配置している下層４２を有している。上層４１にはターミナル・ノードも形成され、画素用電子機器の電力、Ｉ／Ｏ、制御の接続部に外部から接続できる。これは典型的にはターミナル・パッド（ｔｅｒｍｉｎａｌ  ｐａｄ）４３により行なわれ、ターミナル・パッドは公知の方法でシリコン・ウエーハの外面をメタライズ（ｍｅｔａｌｉｚｅｄ）していて、図２に示したシリコン・ウエーハ２０に対応する加工の初期段階で既に形成されている。使用する場合、センサー・アレー内の個々の画素へのアクセスは、必要な画素のアドレスを指定することにより達成される。同様にセンサー・アレー内のアクティブ（ａｃｔｉｖｅ）な画素の位置をそのアドレスを解読することにより決定される。例えば、１０２４個の画素を有するセンサー・アレーの場合、必要なアドレス・バスは１０本であり、一般的に、Ｎ画素を有する画素アレーに必要なアドレス・バスはｌｏｇ2Ｎ本である。それゆえ、必要なターミナル・ノードはセンサー入力部より遙かに少ない。
【００１８】
上記のように、画素センサーが下層４２の上に蒸着される。その外面が共通カソードになっていて、各センサー要素のアノードを、対応する貫通接続部を介して、又は、シリコン・ウエーハ４１のボディを通して形成した貫通部を介して、画素用電子機器の対応するセンサー入力部に接続する。同様に、従来提案されてきた構成で典型的に行なわれてきたエッジ接続とする代わりに、シリコン層４１の外面にターミナル・パッド４３を形成する。これにより、画素アレーの取付が非常に容易になり、多数の画素アレーをエッジ同士隣接する関係でカスケード（ｃａｓｃａｄｅｄ）接続できて、従来提案されてきた構造と比較するとデッドスペース（ｄｅａｄ  ｓｐａｃｅ）を大幅に低減した非常にコンパクトな構造になる。
【００１９】
図９ａ及び９ｂは、図８に示した画素センサー・モジュール４０をどのようにカプセルに封入するかを示していて、画素センサーの層４２の共通カソードが最上位にあり、ターミナル・パッド４３はセラミック基板４６にバンプ・ボンド４５を介して接続される。セラミック基板４６は低密度で製造が容易である。セラミック・ボンド４６はピン又は穴（例えば、ＰＧＡ又はＢＧＡ規格）を取付けた面にバンプ接続部４７を設けている。配置全体をカプセルに封入して、モジュール４８を形成し、ＰＣＢマザーボードに取付けやすくする。モジュール４８は非常に取扱い容易で、エッジ同士隣接して取付けられる多くの同様の要素のひとつとして取付けられ、表面積を非常に大きく、図１０に図示するように、デッドスペースを最小にした２個組センサーを形成する。図１０では、エッジ同士隣接する配置で多数のセンサー・モジュール４８を取付けることにより大きなセンサー・アレー５０が形成される。標準ＰＣＢに取付けられる全ての面がＢＧＡカプセルを用いていると想定している。代わりに、ＰＧＡカプセルを用いる場合、モジュール４８は典型的にＩＣソケットに取付けられる。
【００２０】
明らかに通路はシリコン・ウエーハ２０により短絡しないことが重要である。金属通路をシリコン・バルク（ｂｕｌｋ）と接合するとＳｃｈｏｔｔｋｙダイオードを形成することがあるので、通路を金属で充填した場合、このことが生じる可能性がある。センサーを実際に使用している間に、そのようなＳｃｈｏｔｔｋｙダイオードが逆バイアス状態になり、通路間の短絡を生じることがありうる。
【００２１】
シリコン・ウエーハのバルク（ｂｕｌｋ）を通って通路間で導通を生じる可能性を阻止するために、シリコン・ウエーハ内の通路間の絶縁を完全にしなければならない。この目的のために、シリコン・ウエーハの絶縁特性を、シリコン・ウエーハの適切な選択により改善できる。一般的に、それは常に表の面（第一面）をＩＣ（例えば、ＣＭＯＳ）製造の標準的方法で調製するタイプである。しかしながら、そのバルク材料を絶縁特性を高めるために変えることができる。典型的な変更としては：
１．標準のバルク・シリコンの基板（全体として均質）、これが「通常の」選択肢となる。
【００２２】
２．シリコン・オン・インシュレーター（ＳｏＩ）の基板
３．エピタキシャル層のシリコン基板
請求項に示すように本発明の範囲から逸脱しないでアセンブリーに変更を加えられることは明らかである。請求項は、主として、シリコン・ウエーハ内に形成されたオーム接続を提供することにより、画素のセンサー要素をシリコン・ウエーハの上側に組込まれている対応した画素用電子機器の入力用接続部にオーム接続できることである。そのような手段により、各センサー要素をシリコン・ウエーハ内の対応した電子機器にバンプ接続を介して相互接続する必要性を回避することにより、非常にコンパクトのアセンブリーを製造できる。さらに、Ｉ／Ｏ及び制御部のパッドをシリコンの上面に容易に取付けられるので、画素アセンブリーのエッジに沿って接続する必要性を無くせるので、アセンブリーをさらにコンパクトにでき、干渉に対するデッド・スペースを最小限にして、多数のモジュールをエッジ同士隣接して取付けることにより画素アレーを拡張しやすい。
【００２３】
図１１は本発明に基づく画素センサーの上記の製造工程の基本的特徴をまとめたフロー線図である。その場合、センサー材料をウエーハの第二面に蒸着する。センサー要素は導電性通路３１を通って各センサー入力部に電気的に接続される。
【００２４】
上記の好ましい実施例では、ヨウ化水銀を用いて、センサー要素それ自体をシリコン・ウエーハ上に蒸着しているけれども、テルル化カドミウム・亜鉛及びヨウ化カドミウム・水銀のような他の材料を使用しうることを想定している。同様に、本発明は、センサー要素を完全に分離された集積ユニットとして提供すること、その多数のセンサー要素が、それぞれ、本発明に基づいて形成されたオーム接触を介してシリコン層内のそれぞれの画素用電子機器ユニットに接続されることを想定している。それゆえ、本発明は、センサー要素とセンサー用電子機器をディスクリート（ｄｉｓｃｒｅｔｅ）層内に形成し、モノリシック構造として形成する代わりにそれらをお互いにボンディングで接続することも想定している。
【００２５】
さらに、ＣＭＯＳ回路について好ましい実施例を示しているけれども、本発明の原理は他の技術に適用できることを想定している。
【００２６】
そのようなセンサーを核工学及び医療の画像処理システムで使用することについて述べているけれども、本発明は特定用途に限定されていないことに留意すべきである。それゆえ、本発明の他の用途は当該分野の技術者には明らかであり、それにはＸ線コンピューター・トモグラフィー、夜間視界センサー、標準の医療用及び工業用のＸ線装置、核医学用ＰＥＴ／ＳＰＥＣＴセンサー、粒子検知器、Ｘ線回折検出器その他が含まれるが、それに限定されない。
【００２７】
さらに、図８に示した加工段階で、ウエーハを全てのスクライブ・ラインに沿って分割する必要がないことに留意すべきである。それゆえ、好ましい実施例で示されている例は各画素センサーが３×５画素のアレーから成っているが、それより大きな６×５画素のアレーを隣接する２画素のアレーの間をスクライビングしないだけで製作できる。同様に、ウエーハ２０を適当に分割することにより６×１０画素のアレーを形成できる。これに言及する場合、本発明は、各画素アレーの特定の画素の数又は配置に限定されず、通常のコスト／生産量への配慮が適用されることに留意することはもちろんである。それゆえ、各アレー内の画素数を減らすことにより、欠陥のある画素アレーを廃棄する場合に無駄になる画素が少なくなる。理論的には１個の大きな画素アレーをウエーハ全面積を用いて形成できるが、この場合、１個の画素に欠陥がある場合、ウエーハ全体を廃棄する必要がある。
【００２８】
好ましい実施例では、電子処理回路には増幅器と後処理回路が含まれる。これにより、入射フォトンが画素アレーをトリクル（ｔｒｉｃｋｌｅ）充電し、衝突時にカウントが行なわれる。しかしながら、このことは本発明を制限することを意図しない。なぜなら、最も基本的なこととして、電子処理回路は、ＣＣＤにいくぶん類似した形で、到着電荷を記憶する単なるコンデンサーになり、そこでは、シフト・レジスター（ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ）と同様に電荷を順次読み出すからである。
【００２９】
いままで示した実施例では、センサー入力部がターミナル・ノードと共にＣＭＯＳウエーハの第一面に形成され、センサー要素は、第一面のセンサー入力部に正確に位置合わせをして、反対側の第二面に蒸着されるか、又は、そこに他の方法で固定される。これにより、センサー入力部とセンサー要素自体をウエーハの裏面に配置し、それらの間のオーム接続はウエーハを貫通して伸びている導電性通路により達成される。そのような場合、センサー要素の反対側になるＣＭＯＳウエーハの第一面からターミナル・ノードにアクセスできて、そこに外部から接続できなければならない。これには、ターミナル・ノードをカバーしているシリコン酸化物の絶縁層を除去して、そのターミナル・ノードを露出する必要がある。そして、外部接続は、ウエーハの第一面上にメタライズをしたターミナル・パッドを介して、露出したターミナル・ノードと、又は、露出した通路に直接に電気的接触をさせて達成しうる。
【００３０】
しかしながら、同じ原理を逆に使用しうる。それにより、ターミナル・ノードを導電性通路により、ウエーハの反対面に効果的に移動する。これにより、センサー材料をセンサー入力部としてウエーハの同じ面に直接蒸着できる。それにより、この場合は導電性通路を形成してウエーハの裏面にこれらの接続を通じさせる必要が無くなる。言い換えると、センサー要素とターミナル・ノードへの接続部は常にウエーハの裏面に配置されるが、センサー入力部とターミナル・ノードは同じ面に形成される。第一の場合、図１から１１を参照して既に述べたように、センサー要素はウエーハの第二面に蒸着されている。それらは、それぞれの導電性通路によりセンサー入力部に接続され、ターミナル・ノードへのアクセスは第一面から行なわれ、それへの直接接続を、例えば、ターミナル・パッドにより可能にしている。第二の場合、センサー要素をセンサー入力部と同じ面に直接蒸着する。この場合、ターミナル・ノードはそれぞれの導電性通路によりウエーハの裏面に接続される。そこに、実際のターミナル・パッドが形成されるか、現在は移動しているターミナル・ノードへの他の接続を確保すれば良い。この場合、ウエーハの第一面からターミナル・ノードへのアクセスを防止する。なぜなら、そうしなければ、センサー要素がターミナル・ノードを短絡するからである。そのような短絡は、センサー要素を蒸着する前にターミナル・ノードをカバーする二酸化シリコンの絶縁層により避けられる。
【００３１】
この立場から、ＣＭＯＳ技術では、そのＣＭＯＳ層をシリコン酸化物の絶縁層によりカバーされていて、それへの実際の導電性を与えるために回路要素を露出すべき場合、シリコン酸化物を除去しなければならないことに留意すべきである。それゆえ、第一の場合は、センサー要素がウエーハの第二面に蒸着され、ターミナル・ノードが第一面で露出されて、メタライズされる。第二の場合は、センサー要素がウエーハの第一面に蒸着され、センサー入力部が露出して、センサー要素の導電性を与えている。この場合、ターミナル・ノードが導電性通路によりウエーハの第二面にオーム接続する。そして、それへのターミナル接続部は、ターミナル・パッドにより、又は、通路のオーム拡散への直接接続により形成できる。それゆえ、両方の場合で、センサー入力部とターミナル・ノードがウエーハの第一面に形成されるが、回路形態により、シリコン酸化物の絶縁層によりそこへのアクセスを阻止しうる。
【００３２】
必要な外部接続ができるようにターミナル・ノードをセンサー・チップ内に形成しうることを留意すべきである。
【００３３】
さらに、本発明は、図１１を参照して既に述べた特定のプロセス以外に導電性通路を蒸着するために他の方法を想定していることに留意すべきである。例えば、図４に示すセンサー用電子機器を含む画素２３を製作するためにウエーハをＣＭＯＳ施設に送る前に、元のシリコン・ウエーハに導電性通路を事前形成しうる。
【００３４】
図１２は種々の実施例に基づき、そのような加工法を実施する主要操作をまとめたフロー線図である。そして、第一の実施例に基づくと、センサー材料をウエーハの第二面に蒸着して、ダイオードのアレーのための基板を形成する。センサー材料のそのように露出された面が入射放射線を受ける共通カソードを形成する。アノードはそのウエーハに隣接するが、センサー用電子機器に接続する導電性通路により実際の接続が行なわれるときにのみ実現される。そのときに最終的に形成される。導電性通路は上記の技術のいずれかを用いる元のシリコン・ウエーハ内に形成される。それゆえ、図１２に示されるように、保護される元のウエーハの領域はフォトマスクでカバーされ、通路はエッチングと導体の充填例えばウエーハを貫通するメタライゼーションにより作られる。これが行なわれれば、各通路とセンサー材料の接触点がセンサー要素又は画素の各アノードを形成する。ここで、事前処理されたシリコン・ウエーハがＣＭＯＳ施設に送られて、通常の方法で画素２３が形成され、上記のように画素２３の同じ面の裏面にセンサー材料が蒸着されるかどうかにより、センサー入力部又はターミナル・ノードがその通路と正確に位置合わせをされる。どちらの場合でも、処理の終わりに、ターミナル・ノードとセンサー材料がウエーハの両面に蒸着される。そして、事前形成された導電性通路によりセンサーがそれらの各センサー入力部に接続されるか、又は、代わりに、導電性通路によりターミナル・パッドがそれらの各ターミナル・ノードに接続される。上記のように、ターミナル・ノードへの接続は、メタライズされたパッドを経由する必要はない。なぜなら、必要ならオーム拡散部に直接接続できるからである。
【００３５】
別の方法で、導電性通路が上記のように元のウエーハ内に最初に形成される。次ぎにセンサー材料をそのウエーハの第二面に蒸着し、ダイオードのアレーのための基板を形成する。上記のように、センサー材料のそのような露出面が入射放射線を受ける共通カソードを形成する。アノードは既に形成された通路に接触する各点でウエーハに隣接するが、ここでＣＭＯＳ施設で形成されるセンサー用電子機器によりそこで実際の接続が行なわれたときにのみ実現される。
【００３６】
第三の方法に基づくと、上記のように、導電用の通路は元のウエーハ内に最初に形成される。ここで処理用電子機器はＣＭＯＳ施設で、導電性通路と正確な位置合わせをして形成される。そして、センサー材料がウエーハの第二面に蒸着されて、ダイオードのアレーを形成する。センサー材料の露出面が入射放射線を受ける共通カソードを形成する。アノードは、センサー用電子機器に接続されている既に形成された通路と接触する各点でウエーハと隣接する。
【００３７】
図１３は本発明に基づく画素センサーの上記製造プロセスの基本的特徴をまとめたフロー線図である。この場合、センサー材料をウエーハの第一面上に蒸着し、かつ、ターミナル・パッドは導電性通路を通して各ターミナル・ノードに電気的に接続される。図１３では、唯一の製造方法を示しているけれども、図１２を参照した上記の方法のどれかを、ターミナル・パッドがそれぞれの導電性通路を通してターミナル・ノードに電気的に接続されている場合にも使用しうる。
【００３８】
全ての場合に、ウエーハを処理した後に、エッジ同士を並列配置できるモジュラー・センサー・アレーを形成するためにスクライビングと封入を行なう。
【００３９】
本発明は２種類の構造を特に参照して説明されている。第一では、センサー入力部を第一面から第二面に移動している。第二では、ターミナル・ノードを第一面から第二面に移動している。これらの構造は、実際面で最も重要であると現在信じられているものとして説明されている。しかし、本発明の内容はハイブリッド構造にもできることは明らかである。その場合、例えば、ターミナル・ノードの特定のものだけでなく、センサー入力部を移動する。それゆえ、添付の請求項では、各画素又は各ターミナル・ノードに関連して導電性通路を提供することは、各画素及び一部のターミナル・ノードに関連して導電性通路を提供する可能性を否定することを意図していない。
【図面の簡単な説明】
【００４０】
【図１】典型的な従来技術の画素センサー・アセンブリーを図示している。
【図２】本発明に基づく第一の製造ステップで、シリコン・ウエーハ上で量産された標準的画素のＡＳＩＣを図示している。
【図３】本発明に基づく選択肢としての第二の製造ステップで加工されたシリコン・ウエーハを図示している。
【図４】本発明に基づく第三の製造ステップを図示している。
【図５】各画素入力部とシリコン・ウエーハの裏側との間をオーム・コンタクトにして、画素センサーをそこに直接接続できるための本発明に基づく第五の製造ステップを図示している。
【図６】本発明に基づいて製造された多数のオーム・コンタクトを含むシリコン・ウエーハの裏側を図示していて、それぞれが各センサーに関連している。
【図７】シリコン・ウエーハの裏側にセンサー材料を蒸着するための本発明に基づく第六の製造ステップを図示する。
【図８】図７に示すウエーハから切取った本発明に基づく一個のセンサー要素を図示している。
【図９ａ−９ｂ】ワイヤ・ボンディングを必要とせずにＰＣＢマザーボードに直接取付けるため、バンプ・ボンドを有する複合カプセル内のセラミック基板にパンプ・ボンドを介して取付けられた図８の画素センサーの立面図と透視図をそれぞれ図示している。
【図１０】複合の大型アレー・センサーを形成するために、側面同士隣接する関係で取付けられた図９に示すカプセルに封入した画素センサーの二次元アレーを図示している。
【図１１】本発明に基づく画素センサーの製造プロセスを要約したフロー線図である。
【図１２】本発明に基づく画素センサーの別の製造プロセスを要約したフロー線図である。
【図１３】本発明に基づく画素センサーの別の製造プロセスを要約したフロー線図である。
【図１】
2005520346.tif 000003
【図２】
2005520346.tif 000004
【図３】
2005520346.tif 000005
【図４】
2005520346.tif 000006
【図５】
2005520346.tif 000007
【図６】
2005520346.tif 000008
【図７】
2005520346.tif 000009
【図８】
2005520346.tif 000010
【図９ａ−９ｂ】
2005520346.tif 000011
【図１０】
2005520346.tif 000012
【図１１】
2005520346.tif 000013
【図１２】
2005520346.tif 000014
【図１３】
2005520346.tif 000015
【手続補正書】
【提出日】平成15年9月2日(2003.9.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電子処理回路のセンサー入力部２４に結合されたセンサー要素をそれぞれが含む複数の画素を有するセンサー・アレーを作るための方法で、
ウエーハ２０上に電子処理回路２５、２６を組込んで、少なくとも１個のアレーの電子処理回路を有する集積回路を形成し、各電子処理回路がそれぞれのセンサー入力部２４を有し、その集積回路が複数のターミナル・ノードを有し、そのセンサー入力部とターミナル・ノードがウエーハの第一面に配置されていること、及び、
各画素又は各ターミナル・ノードに関連して、それぞれのセンサー入力部２４から、又は、各ターミナル・ノードから、第一面と向かい合っているそのウエーハ２０の第二面２８に伸びているそのウエーハ２０を貫通する導電性通路３１を設けること、
それにより、そのウエーハの第二面に露出した各導電性通路３１が、センサー要素から、又は、その導電性通路３１を通ってそれぞれのセンサー入力部又はターミナル・ノードに電気的に接続されているターミナル接続部から、それに接続するのに役立つこと、
から成っている方法。
【請求項２】
導電性通路がそれぞれのセンサー要素をそれぞれのセンサー入力部に接続するのに役立ち、かつ、さらに、
集積回路の第二面上にセンサー要素を成長させ、それぞれが導電性通路の対応するひとつと位置合わせされていること、
が含まれていることを特徴とする請求項１に基づく方法。
【請求項３】
導電性通路がそれぞれのターミナル・パッドをそれぞれのターミナル・ノードに接続するのに役立ち、かつ、さらに、
集積回路の第一面上にセンサー要素を成長させ、ターミナル・ノードがそれぞれの導電性通路と位置合わせされていること、
が含まれていることを特徴とする請求項１に基づく方法。
【請求項４】
集積回路には多数のアレーの画素が含まれ、かつ、さらに、
集積回路をディスクリートのセンサー・アレーに分割すること、
が含まれていることを特徴とする請求項１から３のいずれかに基づく方法。
【請求項５】
さらに、
多数のセンサー・アレーをエッジ同士隣接するように集めて、拡張された表面積を有する複合センサー・アレーを形成すること、
が含まれていることを特徴とする請求項１から４のいずれかに基づく方法。
【請求項６】
さらに、
ウエーハ２９の裏側２８からウエーハの塊を除去して、ウエーハ２９を薄くすること、
が含まれることを特徴とする請求項１から５のいずれかに基づく方法。
【請求項７】
ウエーハ２０を貫通する導電性通路３１を設ける前にウエーハ２０を事前に薄くすることを特徴とする請求項１から５のいずれかに基づく方法。
【請求項８】
ウエーハ２０を貫通する導電性通路３１を設けることには、
センサー入力部又はターミナル・ノード２４を露出したままで、センサー入力部又はターミナル・ノード２４の周辺領域を保護するために、ウエーハ２０の第一面をフォトマスク３０で塗膜をすること、及び、
フォトマスク３０が浸透を阻止する材料をウエーハに浸透して、前記材料がセンサー入力部２４又はターミナル・ノードのみに浸透し、センサー入力部２４又はターミナル・ノードからウエーハ２０を貫通してその第二面までのウエーハの電導度を局部的に高めることにより、導電性通路３１のマトリックスを形成し、各導電性通路がそれぞれのセンサー入力部２４又はターミナル・ノードをウエーハ２０の第二面に接続すること、
が含まれる請求項１から７のいずれかに基づく方法。
【請求項９】
さらに、
ウエーハの第二面上でそのウエーハの前記浸透阻止領域をカバーし、かつ、その第一面に配置されたフォトマスク（３０）と正確に位置合わせをしている相補的フォトマスクを作成すること、
が含まれる請求項８に基づく方法。
【請求項１０】
ウエーハがシリコン・ベースであり、又、前記材料がｐタイプの不純物であることを特徴とする請求項８又は９に基づく方法。
【請求項１１】
ウエーハ２０を貫通する導電性通路３１を設けることには、
そのウエーハの第一面のセンサー入力部又はターミナル・ノードと直接位置合わせをしてそのウエーハ部分を露出するために、ウエーハの第二面のみにフォトマスクを設けること。
その第二面からセンサー入力部に、又は、ターミナル・ノード２４にウエーハを貫通する穴をエッチングで加工するが、穴を形成するために、ウエーハを貫通する広範囲のエッチングを行なわないこと、
その穴に導電性材料を充填すること、
が含まれることを特徴とする請求項１から７のいずれかに基づく方法。
【請求項１２】
ウエーハ２０を貫通する導電性通路３１を設けることには、
一部分に穴を形成するために、一部分に第二面からウエーハを貫通する穴をエッチングすること、
フォトマスク３０が浸透を阻止する材料をウエーハの第一面からそのウエーハに浸透させて、前記材料がセンサー入力部２４又はターミナル・ノードのみに浸透し、それぞれのセンサー入力部２４又はターミナル・ノードに直接隣接する部分のウエーハを導電性とすること、
ウエーハに隣接する部分の穴を導電性材料で充填して、そのウエーハの第二面へのオーム接触を完成させること、
が含まれることを特徴とする請求項１から７のいずれかに基づく方法。
【請求項１３】
処理回路を形成する前に、
各センサー入力部又はターミナル・ノード２４の目標位置の周辺領域を保護するためにフォトマスク３０でそのウエーハ２０の第一面の塗膜をし、その一方で前記目標位置の領域を露出したままにすること、
フォトマスク３０が浸透を阻止する材料をウエーハに浸透させて、前記材料が前記目標位置の領域のみに浸透して、各センサー入力部２４又はターミナル・ノードの目標位置からウエーハ２０を貫通してウエーハの第二面へのウエーハの導電性を局部的に高めて、それにより、ウエーハ２０を貫通する導電性通路３１のマトリックスを形成すること、
によりウエーハ２０内に導電性通路３１を形成することを特徴とする請求項１から７のいずれかに基づく方法。
【請求項１４】
処理回路を形成する前に、
各センサー入力部又はターミナル・ノード２４の目標位置の周辺領域を保護するためにフォトマスク３０でそのウエーハ２０の第一面の塗膜をし、その一方で前記目標位置の領域を露出したままにすること、及び、
フォトマスク３０が浸透を阻止する材料をウエーハに浸透して、前記材料が前記目標位置の領域のみに浸透して、各センサー入力部２４又はターミナル・ノードの目標位置からウエーハ２０を貫通してウエーハの第二面へのウエーハの導電性を局部的に高めて、それにより、ウエーハ２０を貫通する導電性通路３１のマトリックスを形成すること、
によりウエーハ２０内に導電性通路３１を形成することを特徴とする請求項１から７のいずれかに基づく方法。
【請求項１５】
処理回路を形成する前に、
ウエーハの第一面上のセンサー入力部又はターミナル・ノードの各目標位置に直接位置合わせをしてウエーハを露出するように、ウエーハの第二面のみにフォトマスクを設けること、
ウエーハを通って第二面から前記目標位置２４への穴をエッチングで加工するが、穴を形成するために、ウエーハを貫通する広範囲のエッチングを行なわないこと、
穴を導電性材料で充填すること、
によりウエーハ２０内に導電性通路３１を形成することを特徴とする請求項１から７のいずれかに基づく方法。
【請求項１６】
処理回路を形成する前に、
一部分に穴を形成するために、一部分に第二面からウエーハを貫通する穴をエッチングで加工すること、
フォトマスク３０が浸透を阻止する材料をウエーハにその第一面から浸透して、前記材料が目標位置のセンサー入力部２４又は目標位置のターミナル・ノードのみに浸透して、それぞれの目標とするセンサー入力部又はターミナル・ノードに直接隣接する部分でウエーハを導電性にすること、及び、
ウエーハに隣接させて導電性材料を一部分にある穴に充填し、ウエーハの第二面へのオーム接触を完成させること、
によりウエーハ２０内に導電性通路３１を形成することを特徴とする請求項１から７のいずれかに基づく方法。
【請求項１７】
導電性通路３１が、各センサー要素をそれぞれのセンサー入力部に接続することに役立ち、さらに、
ウエーハの第二面上にアモルファス又は多結晶のセンサー材料を成長させて、ダイオードのアレーを形成し、各ダイオードが導電性通路３１の各ひとつとオーム接触したアノードを有し、センサー材料の第一面が共通カソードを形成するようにすること、
が含まれる請求項１から１６のいずれかに基づく方法。
【請求項１８】
導電性通路３１が、各ターミナル接続部を各ターミナル・ノードに接続することに役立ち、さらに、
ウエーハの第一面上にアモルファス又は多結晶のセンサー材料を成長させて、ダイオードのアレーを形成し、各ダイオードがセンサー入力部の各ひとつとオーム接触したアノードを有し、センサー材料の第二面が共通カソードを形成すること、及び、
ウエーハの第二面に複数のメタライズされたターミナル・パッドを形成し、そのそれぞれが導電性通路の各ひとつとオーム接触すること、
が含まれる請求項１から１２のいずれかに基づく方法。
【請求項１９】
処理回路２５、２６の形成前に、センサー材料とターミナル接続部をウエーハ２０上に形成することを特徴とする請求項１３から１８のいずれかに基づく方法。
【請求項２０】
集積回路がスクライブ・ラインにより分離された電子処理回路２５、２６の複数のアレーを含み、さらに、
個々のセンサー・チップ４０を作るために、そのスクライブ・ラインに沿ってスクライビングを行なうこと、
が含まれる請求項１から１９のいずれかに基づく方法。
【請求項２１】
さらに、
ウエーハの外面にメタライズしたターミナル・パッド４３をバンプ・ボンド４５を介してセラミック基板４６に接続し、そのセラミック基板が表面取付のピン又は穴に通じるバンプ接続部４７を提供すること、及び、
モジュール４８を形成するためにカプセルに封入すること、
を含むことを特徴とする請求項１から１９のいずれかに基づく方法。
【請求項２２】
さらに、
単一モジュールよりも大きな表面積の二次元センサー５０を形成するために前記モジュール４８のいくつかをエッジ同士を隣接して取付けること、
を含む請求項２１に基づく方法。
【請求項２３】
高エネルギー・フォトンの画像処理用検出器のためのセンサー・アレーを作るのに使用する場合の前請求項のいずれかに基づく方法。
【請求項２４】
請求項１から２３のいずれかに基づいて製造されたセンサーのアレー又はモジュール。
【請求項２５】
電子処理回路のセンサー入力部２４に接続されたセンサー要素をそれぞれが含む複数の画素を有するセンサー・アレーで、
電子処理回路２５、２６の少なくとも１個のアレーを有する集積回路を形成するために、その中に電子処理回路２５、２６を組込んだウエーハで、各電子処理回路がそれぞれのセンサー入力部２４を有すること、及び、その集積回路が複数のターミナル・ノードを有すること、及び、センサー入力部とターミナル・ノードがそのウエーハの第一面に配置されていること、及び、
各画素又は各ターミナル・ノードに関連して、そのウエーハ２０を貫通する導電性通路３１が、各センサー入力部２４から、又は、各ターミナル・ノードから、第一面と向かい合っているウエーハの第二面２８まで伸びていて、かつ、それぞれのセンサー要素又はそれぞれのターミナル接続部を各導電性通路３１を通ってそれぞれのセンサー入力部又はターミナル・ノードに電気的に接続するために役立つこと、
から成っているセンサー・アレー。
【請求項２６】
高エネルギー・フォトンの画像処理用検出器の中で用いるように構成されている請求項２５に基づくセンサー・アレー。
【手続補正書】
【提出日】平成16年3月29日(2004.3.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の画素を有するセンサー・アレーを作るための方法で、各画素が電子処理回路にセンサー要素を結合するためのセンサー入力部２４を有する電子処理回路を含み、さらに、センサー・アレーが電力、Ｉ／Ｏ及び制御の接続について多数の画素の各電子処理回路に外部接続するために複数のターミナル・ノードを有していて、
ウエーハ２０上に電子処理回路２５、２６を組込んで、少なくとも１個のアレーの前記電子処理回路を有する集積回路を形成し、そのセンサー入力部とターミナル・ノードがウエーハの第一面からアクセスできること、
各画素に関連して、それぞれのセンサー入力部２４から第一面と向かい合っているそのウエーハ２０の第二面２８に伸びているそのウエーハ２０を介する導電性通路３１を設けること、
ウエーハの第二面にセンサー材料を蒸着して、その露出していない面が導電性通路の対応するひとつとそれぞれが位置合わせしている多数の電極を形成すること、
から成っている方法。
【請求項２】
複数の画素を有するセンサー・アレーを作る方法で、各画素がセンサー要素を電子処理回路に接続するためのセンサー入力部２４を有する電子処理回路を含み、さらに、センサー・アレーが電力、Ｉ／Ｏ及び制御の接続部について多数の画素の各電子処理回路に外部接続するための複数のターミナル・ノードを有していて、
ウエーハ２０上に電子処理回路２５、２６を組込んで、少なくとも1個のアレーの前記電子処理回路を有する集積回路を形成し、そのセンサー入力部がそのウエーハの第一面からアクセスできること、
ウエーハ２０を貫通していて、第一面と向かい合ったそのウエーハ２０の第二面２８に伸びている複数の導電性通路３１を設け、それぞれの前記導電性通路３１がセンサー・アレー内の各ターミナル・ノードと位置合わせをしていること、及び、
ウエーハの第一面にセンサー材料を蒸着し、その露出していない面が多数の電極を形成し、それぞれが対応する電子処理回路の各センサー入力部と位置合わせしていること、
から成る方法。
【請求項３】
さらに、ウエーハの第二面上に複数のメタライズしたターミナル・パッド４３を形成し、それぞれがターミナル・ノードの各ひとつとオーム接続していること、
が含まれていることを特徴とする請求項１又は２に基づく方法。
【請求項４】
集積回路には多数のアレーの画素が含まれ、かつ、さらに、
集積回路をディスクリートのセンサー・アレーに分割すること、
が含まれていることを特徴とする請求項１から３のいずれかに基づく方法。
【請求項５】
さらに、
多数のセンサー・アレーをエッジ同士隣接するように集めて、拡張された表面積を有する複合センサー・アレーを形成すること、
が含まれていることを特徴とする請求項１から４のいずれかに基づく方法。
【請求項６】
さらに、
ウエーハ２９の裏側２８からウエーハの塊を除去して、ウエーハ２９を薄くすること、
が含まれることを特徴とする請求項１から５のいずれかに基づく方法。
【請求項７】
ウエーハ２０を貫通する導電性通路３１を設ける前にウエーハ２０を事前に薄くすることを特徴とする請求項１から５のいずれかに基づく方法。
【請求項８】
ウエーハ２０を貫通する導電性通路３１を設けることには、
通路を形成すべき露出した領域を除いて、ウエーハ２０の第一面をフォトマスク３０で塗膜をすること、及び、
フォトマスク３０が浸透を阻止する材料をウエーハに浸透して、前記材料が露出した領域のみに浸透し、その第二面までのウエーハの電導度を局部的に高めることにより、導電性通路３１のマトリックスを形成すること、
が含まれる請求項１から７のいずれかに基づく方法。
【請求項９】
さらに、
ウエーハの第二面上でそのウエーハの前記浸透阻止領域をカバーし、かつ、その第一面に配置されたフォトマスク（３０）と正確に位置合わせをしている相補的フォトマスクを作成すること、
が含まれる請求項８に基づく方法。
【請求項１０】
ウエーハがシリコン・ベースであり、又、前記材料がｐタイプの不純物であることを特徴とする請求項８又は９に基づく方法。
【請求項１１】
ウエーハ２０を貫通する導電性通路３１を設けることには、
通路を形成すべきウエーハの第一面上の領域と直接位置合わせをしてそのウエーハを露出するために、ウエーハの第二面のみにフォトマスクを設けること。
一部分に穴を形成するために、その第二面から第一面にウエーハを貫通する穴を部分的エッチングで加工すること、
その穴に導電性材料を充填すること、
が含まれることを特徴とする請求項１から７のいずれかに基づく方法。
【請求項１２】
ウエーハ２０を貫通する導電性通路３１を設けることには、
一部分に穴を形成するために、一部分に第二面からウエーハを貫通する穴をエッチングすること、
フォトマスク３０が浸透を阻止する材料をウエーハの第一面からそのウエーハに浸透させて、前記材料が通路を形成すべき各領域に直接隣接したウエーハを導電性にすること、及び、
ウエーハに隣接する部分の穴を導電性材料で充填して、そのウエーハの第二面へのオーム接触を完成させること、
が含まれることを特徴とする請求項１から７のいずれかに基づく方法。
【請求項１３】
処理回路を形成する前に、
各通路の目標位置の周辺領域を保護するためにフォトマスク３０でそのウエーハ２０の第一面の塗膜をし、その一方で前記目標位置の領域を露出したままにすること、
フォトマスク３０が浸透を阻止する材料をウエーハに浸透させて、前記材料が前記目標位置の領域のみに浸透して、各通路の目標位置からウエーハ２０を貫通してウエーハの第二面へのウエーハの導電性を局部的に高めて、それにより、ウエーハ２０を貫通する導電性通路３１のマトリックスを形成すること、
によりウエーハ２０内に導電性通路３１を形成することを特徴とする請求項１から７のいずれかに基づく方法。
【請求項１４】
処理回路を形成する前に、
各通路の目標位置の周辺領域を保護するためにフォトマスク３０でそのウエーハ２０の第一面の塗膜をし、その一方で前記目標位置の領域を露出したままにすること、及び、
フォトマスク３０が浸透を阻止する材料をウエーハに浸透して、前記材料が前記目標位置の領域のみに浸透して、各通路の目標位置からウエーハ２０を貫通してウエーハの第二面へのウエーハの導電性を局部的に高めて、それにより、ウエーハ２０を貫通する導電性通路３１のマトリックスを形成すること、
によりウエーハ２０内に導電性通路３１を形成することを特徴とする請求項１から７のいずれかに基づく方法。
【請求項１５】
処理回路を形成する前に、
ウエーハの第一面上の通路の各目標位置に直接位置合わせをしてウエーハを露出するように、ウエーハの第二面のみにフォトマスクを設けること、
ウエーハを通って第二面から前記目標位置２４への穴をエッチングで加工するが、穴を形成するために、ウエーハを貫通する広範囲のエッチングを行なわないこと、
穴を導電性材料で充填すること、
によりウエーハ２０内に導電性通路３１を形成することを特徴とする請求項１から７のいずれかに基づく方法。
【請求項１６】
処理回路を形成する前に、
一部分に穴を形成するために、一部分に第二面からウエーハを貫通する穴をエッチングで加工すること、
フォトマスク３０が浸透を阻止する材料をウエーハにその第一面から浸透して、前記材料が目標位置の通路のみに浸透して、その露出した領域でウエーハを導電性にすること、及び、
ウエーハに隣接させて導電性材料を一部分にある穴に充填し、ウエーハの第二面へのオーム接触を完成させること、
によりウエーハ２０内に導電性通路３１を形成することを特徴とする請求項１から７のいずれかに基づく方法。
【請求項１７】
請求項１に基づいて、センサー要素を蒸着することには、
ウエーハの第二面上にアモルファス又は多結晶のセンサー材料を成長させて、センサー要素のアレーを形成し、それぞれが導電性通路３１の各ひとつとオーム接触した第一極性の電極を有して、センサー材料の露出した面が第一極性と反対になる極性を有する共通電極を形成するようにすること、
が含まれる請求項１から１６のいずれかに基づく方法。
【請求項１８】
請求項２に基づいて、センサー要素を蒸着することには、
ウエーハの第一面上にアモルファス又は多結晶のセンサー材料を成長させて、センサー要素のアレーを形成し、それぞれがセンサー入力部の各ひとつとオーム接触した第一極性の電極を有して、センサー材料の露出した面が第一極性と反対になる極性を有する共通電極を形成するようにすること、
が含まれる請求項２から１２のいずれかに基づく方法。
【請求項１９】
処理回路２５、２６の形成前に、センサー材料とターミナル接続部をウエーハ２０上に形成することを特徴とする請求項１３から１８のいずれかに基づく方法。
【請求項２０】
集積回路がスクライブ・ラインにより分離された電子処理回路２５、２６の複数のアレーを含み、さらに、
個々のセンサー・チップ４０を作るために、そのスクライブ・ラインに沿ってスクライビングを行なうこと、
が含まれる請求項１から１９のいずれかに基づく方法。
【請求項２１】
さらに、
ウエーハの外面にメタライズしたターミナル・パッド４３をバンプ・ボンド４５を介してセラミック基板４６に接続し、そのセラミック基板が表面取付のピン又は穴に通じるバンプ接続部４７を提供すること、及び、
モジュール４８を形成するためにカプセルに封入すること、
を含むことを特徴とする請求項１から２０のいずれかに基づく方法。
【請求項２２】
さらに、
単一モジュールよりも大きな表面積の二次元センサー５０を形成するために前記モジュール４８のいくつかをエッジ同士を隣接して取付けること、
を含む請求項２１に基づく方法。
【請求項２３】
高エネルギーのフォトンの画像処理用検出器のためのセンサー・アレー製作に用いる場合の前請求項のいずれかに基づく方法。
【請求項２４】
請求項１から２３のいずれかに基づいて製造されたセンサーのアレー又はモジュール。
【請求項２５】
電子処理回路２５、２６の少なくとも１個のアレーを有する集積回路を形成するために、それぞれがそれぞれの画素と関連している多数の電子処理回路２５、２６をその中に組込んだウエーハで、各電子処理回路がそれぞれのセンサー入力部２４を有すること、さらに、そのセンサー・アレーが、多数の画素のそれぞれの電子処理回路の電力、Ｉ／Ｏ及び制御の接続部に外部接続するために複数のターミナル・ノードを有していること、
各ターミナル・ノードに関連して、そのウエーハ２０を貫通する導電性通路３１が、センサー・アレーの各ターミナル・ノードから第一面と向かい合っているウエーハの第二面２８まで伸びていること、
センサー要素のアレーを形成するために一層のセンサー材料がウエーハの第一面に蒸着されて、露出していない面が多数の電極を形成し、それぞれが導電性通路３１の対応するひとつと位置合わせされていること、
から成る多数の画素用センサー・アレー。
【請求項２６】
電子処理回路２５、２６の少なくとも１個のアレーを有する集積回路を形成するために、それぞれがそれぞれの画素と関連している多数の電子処理回路２５、２６をその中に組込んだウエーハで、各電子処理回路がウエーハの第一面からアクセスできるそれぞれのセンサー入力部２４を有し、さらに、そのセンサー・アレーが多数の画素のそれぞれの電子処理回路への電力、Ｉ／Ｏ及び制御の接続部に外部接続するための複数のターミナル・ノードを有していること、
各ターミナルノードに関連して、そのウエーハ２０を介する導電性通路３１が、センサー・アレー内の各ターミナル・ノードから第一面と向かい合っているウエーハの第二面２８まで伸びていること、
センサー要素のアレーを形成するために一層のセンサー材料がウエーハの第一面に蒸着されて、その露出していない面に多数の電極が形成され、それぞれが対応する電子処理回路の各センサー入力部と位置合わせされていること、
から成る多数の画素用センサー・アレー。
【請求項２７】
高エネルギーのフォトンの画像処理用検出器で用いるように構成されている請求項２５又は２６に基づくセンサー・アレー。
【請求項２８】
センサー材料がウエーハの表面に成長させたアモルファス又は多結晶の材料であることを特徴とする請求項２５から２７のどれかに基づくセンサー・アレー。
【請求項２９】
ウエーハの外面にメタライズしたターミナル・パッド４３をバンプ・ボンド４５を介してセラミック基板４６に接続し、そのセラミック基板が表面取付のピン又は穴に通じるバンプ接続部４７を提供すること、
が含まれる請求項２５から２８のいずれかに基づくカプセルに封入されたセンサーから成るセンサー・モジュール４８。
【請求項３０】
単一モジュールよりも大きな表面積の二次元センサー５０を形成するためにエッジ同士を隣接して取付けられた請求項２９に基づく複数のセンサー・モジュールからなるマルチ・モジュール型センサー・アセンブリー。
【請求項３１】
センサー材料の露出した面が入射フォトンを受ける全てのセンサー要素に共通な第一電極を形成し、かつ、その反対側の露出していない面が多数の第二の電極を形成し、そのそれぞれが導電性通路の対応するひとつと位置合わせをしていることを特徴とする請求項２５から３０のいずれかに基づくセンサー・アレー。
【国際調査報告】
2005520346.tif 000016
2005520346.tif 000017
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