(57)【要約】Ｏ２と、Ｎ２、Ｎ２Ｏ、Ｈ２及びＮＨ３の１種以上との気体雰囲気に暴露しながら、半導体基盤に紫外線を照射することにより、酸窒化膜層又は酸化物層を半導体基盤上に形成する。その後、既知の四段階ゲートスタック誘電体成長工程法により、窒化ケイ素層を形成する。または、三段階ゲートスタック工程、すなわち紫外線酸化に続いて、ＮＨ３中で更に紫外線を照射し、不活性雰囲気下において急速加熱アニーリング処理を行う工程も用いられる。四段階又は三段階ゲートスタック工程の第一段階として紫外線酸化を行うことにより、得られる極めて薄い複合誘電体膜の実効酸化膜厚（ＥＯＴ）を１６Å未満、更には１４．２Åまで小さくし、そのリーク電流密度を著しく改善できる。
2005539367.tif 000002
【特許請求の範囲】
【請求項１】
ゲートスタック形成工程の１つの段階として半導体基盤表面上に酸窒化膜を形成する方法であって、
前記半導体基盤を、Ｏ２と、Ｎ２、ＮＨ３、Ｎ２Ｏ及びＨ２からなる群より選択される１種以上の気体とを含む気体雰囲気に暴露し、かつ、
前記気体雰囲気に暴露しながら前記基盤に紫外線を照射して、前記基盤表面上に酸窒化膜を形成する
ことを特徴とする方法。
【請求項２】
前記気体雰囲気はＯ２及びＮ２であり、
前記気体を、圧力約８０〜１２０トル、温度約１００〜１５０℃で導入する
ことを特徴とする請求項１に記載の方法。
【請求項３】
前記半導体基盤に紫外線を約３０〜９０秒間照射する
ことを特徴とする請求項１に記載の方法。
【請求項４】
紫外線を最大光量２００Ｗの約５０％〜１００％で照射する
ことを特徴とする請求項１に記載の方法。
【請求項５】
前記雰囲気は、Ｏ２及びＮＨ３の混合物を含む
ことを特徴とする請求項１に記載の方法。
【請求項６】
前記雰囲気は、Ｏ２及びＮ２Ｏの混合物を含む
ことを特徴とする請求項１に記載の方法。
【請求項７】
前記雰囲気は、Ｏ２、Ｈ２及びＮ２の混合物を含む
ことを特徴とする請求項１に記載の方法。
【請求項８】
前記酸窒化膜上に窒化ケイ素膜を形成することを更に含む
ことを特徴とする請求項１に記載の方法。
【請求項９】
前記半導体基盤を、ＮＨ３気体雰囲気に暴露しながらアニールすることを更に含む
ことを特徴とする請求項８に記載の方法。
【請求項１０】
前記半導体基盤を、Ｎ２Ｏ気体雰囲気に暴露しながらアニールすることを更に含む
ことを特徴とする請求項８に記載の方法。
【請求項１１】
ゲートスタック形成工程の１つ以上の段階として半導体基盤表面上に酸窒化膜を形成する方法であって、
前記半導体基盤をＯ２及びＮ２を含む気体雰囲気に暴露し、
前記気体雰囲気に暴露しながら前記基盤に紫外線を照射して、前記基盤表面上に酸窒化膜を形成し、
ＮＨ３気体雰囲気に暴露しながら前記基盤に紫外線を照射し、かつ、
前記基盤を、急速加熱アニーリング処理によって不活性雰囲気下でアニールする
ことを特徴とする方法。
【請求項１２】
Ｏ２及びＮ２ガスを、圧力約８０〜１２０トル、温度約１００〜１５０℃で導入する
ことを特徴とする請求項１１に記載の方法。
【請求項１３】
前記半導体基盤に、Ｏ２及びＮ２気体雰囲気下に約３０〜９０秒間照射する
ことを特徴とする請求項１１に記載の方法。
【請求項１４】
前記半導体基盤をＯ２及びＮ２気体雰囲気に暴露しながら、紫外線を最大光量２００Ｗの約５０％〜１００％で照射する
ことを特徴とする請求項１１に記載の方法。
【請求項１５】
ＮＨ３ガスを、圧力約１０〜２００トル、温度約１００〜２００℃で導入する
ことを特徴とする請求項１１に記載の方法。
【請求項１６】
前記半導体基盤をＮＨ３ガスに暴露しながら、紫外線を最大光量２００Ｗの約５０％〜１００％で約２〜３０秒間照射する
ことを特徴とする請求項１１に記載の方法。
【請求項１７】
前記アニーリング処理は、温度約８００〜１０００℃において約３０〜６０秒間行う
ことを特徴とする請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して、極めて薄いＵＬＳＩ用誘電体膜の形成方法に関する。上記方法は、シリコン半導体基盤上に化学気相成長（ＣＶＤ）法により酸窒化膜を形成するために使用すると特に有利である。
【背景技術】
【０００２】
集積回路においては、金属酸化膜半導体（ＭＯＳ）を形成する際に極めて薄い誘電体層を使用するのが現在の傾向である。ゲート酸化膜層は通常、本質的に純粋な酸素雰囲気下においてシリコン半導体基盤を熱酸化することにより形成される。しかしながら、超々大規模集積回路（ＵＬＳＩ）では、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）中のゲート酸化膜層が、欠陥密度や電荷トラッピングが比較的高かったり、信頼性が比較的低かったり、ホットキャリア効果に対する抵抗性が低かったりする等の好ましくない特徴を呈する可能性がある。所望の実効酸化膜厚（ＥＯＴ）及びそれ以外の性能規定を満たすのに必要な特性全てを有する非常に薄い誘電体膜を作るために、複合酸化物窒化物誘電体について実験した。酸窒化物中の窒素含量が高いと有利である場合があるが、逆にトランジスタの移動度を低下させるかもしれない。
【０００３】
表面を洗浄した半導体基盤を急速加熱処理（ＲＴＰ）し、多層ゲートスタックを形成する。この過程は、以下の工程からなる場合が多い。
（１）一酸化窒素（ＮＯ）を用いて酸窒化膜層を成長させる；
（２）急速加熱化学気相成長（ＲＴＣＶＤ）法により窒化ケイ素（ＳｉＮｘ）層を堆積させる；
（３）上記ＳｉＮｘ層を有する基盤をアンモニア（ＮＨ３）雰囲気下において急速加熱アニーリング処理する；
（４）上記基盤をＮ２Ｏ雰囲気下において急速加熱アニーリング処理する。
上記四段階は通常、標準的な四段階ゲートスタック誘電体成長であると見なされる。
【０００４】
第一段階が最も重要である。酸窒化膜層成長段階は以下のことを目的とする：
ＥＯＴの非常に薄いゲートスタック誘電体膜を作ること；
適切な窒素含量の酸窒化膜層を成長させること；
酸窒化膜層上にのせた窒化ケイ素が良質な層を成長させるような酸窒化膜層を成長させること；及び、
トランジスタの移動度を高くすること。
【０００５】
一般に、酸窒化膜は、ＮＯ又はＯ２による急速加熱酸化により、すなわち基盤をＮＯ又はＯ２ガス雰囲気下において制限時間（通常短時間）急速に加熱することにより形成される。このＮＯ又はＯ２による急速加熱酸化が四段階ゲートスタック誘電体成長工程における第一段階である場合、最終的に半導体上に形成された誘電体膜のＥＯＴは１６オングストローム（Å）より大きい場合がほとんどである。より薄いゲートスタック誘電体を製造する風潮のため、性能は維持したままのより薄い酸窒化膜層が要求されている。残念なことに、酸窒化膜のＥＯＴが１６Å未満である場合、得られる誘電体膜は急速に劣化する。すなわち、リーク電流密度が顕著に増加する。
【０００６】
窒化膜層の物理的な厚みが約２５Å以下の場合、二酸化ケイ素層上に堆積したＣＶＤ窒化ケイ素膜の表面粗度は好ましくない程大きい（すなわち、粗度の２乗平均平方根（ＲＭＳ）が約１０Å、場合によっては２０Åである）ことが分かった。公表された研究報告によると、窒化ケイ素膜の物理的な厚みが約２０Åを超えないと、点在している窒化物の核が一体化しないことが分かる（非特許文献１〜３参照）。このように、酸化膜層上における窒化ケイ素膜の成長は核形成部位を十分有しているかどうかに依存するようであるため、より薄い窒化膜は表面粗度が許容できない値であり、ゲート誘電体特性は許容できないものになる。
【０００７】
最近、いくつかの研究で、リモートプラズマ酸化を用いれば、極めて薄い酸化膜の界面の性質を改善できるかもしれないことが示された（非特許文献４参照）。残念なことに、リモートプラズマ酸化には特殊な処理設備が必要であり、使用が複雑である。
【非特許文献１】Ｈ．Ｒｅｓｉｎｇｅｒ、Ａ．Ｓｐｉｔｚｅｒ“Ｅｌｅｃｔｒｉｃａｌ  Ｂｒｅａｋｄｏｗｎ  Ｉｎｄｕｃｅｄ  ｂｙ  Ｓｉｌｉｃｏｎ  Ｎｉｔｒｉｄｅ  Ｒｏｕｇｈｎｅｓｓ  ｉｎ  Ｔｈｉｎ  Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ  Ｆｉｌｍｓ，”Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖ．７９，ｐ．３０２８（１９９６）
【非特許文献２】Ｍ．Ｃｏｐｅｌら，“Ｎｕｃｌｅａｔｉｏｎ  ｏｆ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｅｄ  Ｓｉｌｉｃｏｎ  Ｎｉｔｒｉｄｅ  ｏｎ  Ｓｉｌｉｃｏｎ  Ｄｉｏｘｉｄｅ，”Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖ．７４，ｐ．１８３０（１９９９）
【非特許文献３】Ｙ．Ｈｕら，“Ａｎ  Ｉｎ−Ｓｉｔｕ  Ｒｅａｌ  Ｔｉｍｅ  Ｍｅａｓｕｒｅｍｅｎｔ  ｏｆ  ｔｈｅ  Ｉｎｃｕｂａｔｉｏｎ  Ｔｉｍｅ  ｆｏｒ  Ｓｉ  Ｎｕｃｌｅａｔｉｏｎ  ｏｎ  ＳｉＯ２  ｉｎ  ａ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ，”Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖ．６６，ｐ．７００（１９９５）
【非特許文献４】Ｌｕｃｏｖｓｋｙら，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖ．７４，ｐ．２００５（１９９９）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
核形成部位をより多く作り、かつ、薄い窒化ケイ素膜の表面粗度を小さくするために、別の方法が求められている。また、ＥＯＴとリーク電流密度とが共に小さい誘電体膜を作るための別の方法も求められている。
【課題を解決するための手段】
【０００９】
本発明によれば、酸窒化膜層は、四段階ゲートスタック誘電体成長工程の第一段階として紫外線酸化を行うことにより、半導体基盤上に形成される。従来のＮＯ又はＯ２による急速加熱酸化と異なり、本発明の方法においては、半導体基盤表面を、紫外線と、Ｏ２と、Ｎ２、ＮＨ３、Ｎ２Ｏ及びＨ２より選択される１種以上の気体とを含む気体雰囲気とに同時に暴露する。好ましくは、上記半導体基盤はシリコンである。好ましくは、上記酸窒化膜層は、上記基盤表面を（１）紫外線（最大光量２００Ｗの約５０％〜１００％、好ましくは７０％）、及び、（２）気体雰囲気の両方に、温度約１００〜１５０℃（好ましくは１３０℃）、圧力約８０〜１２０トル（好ましくは１００トル）において約３０〜９０秒間（好ましくは６０秒間）暴露することにより、上記基盤表面上に形成される。好ましくは、Ｏ２ガスは流量約１００〜５００ＳＣＣＭ（基準条件における１分間当たりの流量（ｃｍ３））で、Ｎ２、ＮＨ３、Ｎ２Ｏ及び／又はＨ２ガスは流量約２０００〜３０００ＳＣＣＭで導入し、気体雰囲気中の混合気体の約２０％未満がＯ２ガスである。最も好ましくは、上記気体雰囲気はＯ２及びＮ２ガスからなり、気体雰囲気中の混合気体の約２〜１２％がＯ２ガスである。
【００１０】
本発明による紫外線酸化によって酸窒化膜層を形成した後、既知の四段階ゲートスタック工程のうち残りの段階を行う。化学気相成長を再三使用して、窒化ケイ素層を酸窒化膜層上に形成する。このＳｉＮｘ層を有する基盤をＮＨ３雰囲気の存在下においてアニールした後、更にＮ２Ｏ雰囲気の存在下においてアニールする。
【００１１】
別の好ましい実施形態において、半導体基盤表面を、紫外線と、Ｏ２と、Ｎ２、ＮＨ３、Ｎ２Ｏ及びＨ２より選択される１種以上の気体とを含む気体雰囲気とに同時に暴露する。酸窒化膜層の形成後、半導体基盤を、紫外線、及び、ＮＨ３を含む気体雰囲気に暴露する。ＮＨ３は、流量約０．２〜１．０ＳＬＰＭ（基準条件における１分間当たりの流量（Ｌ））、温度約１００〜２００℃（好ましくは１５０℃）、圧力約１０〜２００トル（好ましくは１００トル）において導入する。紫外線は、最大光量２００Ｗの約５０％〜１００％（好ましくは７０％）で、約２〜３０秒間照射する。その後、基盤を、急速加熱処理によって不活性雰囲気（好ましくは、流量０．５〜２ＳＬＰＭのＮ２）下で、温度約８００〜１０００℃において約３０〜６０秒間アニールする。
【００１２】
本発明者らは、四段階ゲートスタック誘電体成長工程（例えば図１）の第一段階として紫外線酸化を行うことにより、得られる複合誘電体膜のＥＯＴ値が１６オングストローム（Å）未満となり、更には１４．２Åまで小さくなることを発見した。また、これに関連して、得られる誘電体膜のリーク電流密度も約１．０Ｅ−０１Ａ／ｃｍ２と非常に低い。この値は、従来技術（図３中の実線）から推定されるものより１オーダーを超えて低い。
【００１３】
ＩＴＲＳ（半導体技術国際ロードマップ）規定によると、１００ｎｍテクノロジーノードには、ゲート誘電体のＥＯＴ厚は１０Åで、リーク電流密度は１．０Ａ／ｃｍ２未満である必要がある。三段階工程（例えば図２）により、性質が同じかより良好な誘電体が得られると期待できる。従って、上記工程により、半導体基盤表面上に形成される誘電体膜の性質を改善できる。
【００１４】
＜図面の簡単な説明＞
図１は、本発明の第一の実施形態における四段階ゲートスタック誘電体成長工程を概略したフローチャートである。
図２は、本発明の別の実施形態における三段階ゲートスタック誘電体成長工程を概略したフローチャートである。
図３は、（ｉ）紫外線酸化によって酸窒化膜層を形成する場合、及び、（ｉｉ）従来の急速加熱処理によって酸窒化膜層を形成する場合に、形成されたゲートスタック誘電体膜のリーク電流密度と実効酸化膜厚（ＥＯＴ）とを対比したグラフである。
【００１５】
＜好ましい実施形態の詳細な記載＞
図１は本発明の工程の概略図である。工程１０の１つの実施形態において、四段階ゲートスタック工程の第一段階１２は、紫外線酸化による酸窒化物の形成を含む。第二段階１４は、急速加熱化学気相成長（ＣＶＤ）法による酸窒化膜層上への窒化ケイ素層の堆積を含む。第三段階１６は、半導体基盤をＮＨ３気体雰囲気に暴露しながら行う半導体基盤のアニーリング処理を含む。第四段階１８は、半導体基盤をＮ２Ｏ気体雰囲気に暴露しながら行う半導体基盤の更なるアニーリング処理を含む。
【００１６】
本発明によれば、半導体基盤（好ましくはシリコン半導体基盤）を、紫外線と、Ｏ２と、Ｎ２、ＮＨ３、Ｎ２Ｏ及びＨ２より選択される１種以上の気体とを含む気体雰囲気とに同時に暴露して、シリコン表面を酸化する。酸窒化物の厚みは、ゲートスタック最終段階の偏光解析及び電気的解析データの分析に基づいて、通常約６Åであると推測される。好ましい実施形態において、紫外線は、出力波長の広い（２００〜１１００ｎｍ）外付のキセノンランプにより放射する。好ましくは、上記キセノンランプから放射される光子エネルギーは６．２〜１．１ｅＶである。この値は、半導体基盤に関するほとんどの結合エネルギー（Ｓｉ−Ｓｉ＝３．１ｅＶ、Ｓｉ−Ｈ＝３．０ｅＶ、Ｓｉ−Ｃｌ＝３．９ｅＶ、Ｓｉ−Ｎ＝４．０ｅＶ、Ｓｉ−Ｏ＝４．６ｅＶ等）より高い。これらの結合は紫外線により解離できるが、そのイオン化ポテンシャルが１０ｅＶをはるかに超えるため、イオン化されることはないであろう。
【００１７】
好ましい工程には以下の段階が含まれる：
（１）半導体基盤（好ましくはシリコン半導体基盤）の表面を紫外線励起オゾンで任意に乾式洗浄し、有機残留物を除去する。次に、成長した酸化物をＨＦ−メタノール蒸気処理により全て除去する。その後、紫外線励起塩素を用いて金属汚染物質を除去する；
（２）半導体基盤表面を約３０〜９０秒間（最も好ましくは６０秒間）、流量約２０００〜３０００ＳＣＣＭのＮ２、ＮＨ３、Ｎ２Ｏ及びＨ２より選択される１種以上の気体と混合した流量約１００〜５００ＳＣＣＭのＯ２ガスに暴露する。気体雰囲気中の上記混合気体の２０％未満がＯ２ガスであるべきである。最も好ましくは、上記混合気体はＯ２及びＮ２ガスであり、気体雰囲気中の上記混合気体の約２〜１２％がＯ２である。好ましくは、紫外線は、最大光量２００Ｗの約５０％〜１００％（最も好ましくは７０％）、圧力約８０〜１２０トル（最も好ましくは１００トル）で照射する。酸窒化膜層を熱によって成長させるための雰囲気中の温度は、約１００〜１５０℃、最も好ましくは１３０℃であるべきである；
（３）化学気相成長（ＣＶＤ）法によって、酸窒化膜層上に窒化ケイ素膜を堆積させる；
（４）ＮＨ３雰囲気下において基盤をアニールする；
（５）Ｎ２Ｏ雰囲気下において基盤を更にアニールする。
【００１８】
図２は本発明の別の工程の概略図である。この別の実施形態２０において、ゲートスタック工程の第一段階２２は、紫外線酸化による酸窒化物の形成を含む。第二段階２４は、紫外線及びＮＨ３気体雰囲気に半導体基盤を暴露することを含む。第三段階２６は、急速加熱処理（ＲＴＰ）により、不活性雰囲気（例えばＮ２ガス）下で半導体基盤をアニールすることを含む。
【００１９】
別の好ましい工程には以下の段階が含まれる：
（１）半導体基盤（好ましくはシリコン半導体基盤）の表面を紫外線励起オゾンで任意に乾式洗浄し、有機残留物を除去する。次に、成長した酸化物をＨＦ−メタノール蒸気処理により全て除去する。その後、紫外線励起塩素を用いて金属汚染物質を除去する；
（２）半導体基盤表面を約３０〜９０秒間（最も好ましくは６０秒間）、流量約２０００〜３０００ＳＣＣＭのＮ２、ＮＨ３、Ｎ２Ｏ及びＨ２より選択される１種以上の気体と混合した流量約１００〜５００ＳＣＣＭのＯ２ガスに暴露する。気体雰囲気中の上記混合気体の２０％未満がＯ２であるべきである。最も好ましくは、上記混合気体はＯ２及びＮ２であり、上記混合気体の約５〜１２％がＯ２である。紫外線は、最大光量２００Ｗの約５０％〜１００％（最も好ましくは７０％）で照射する。上記雰囲気は、圧力約８０〜１２０トル（最も好ましくは１００トル）、温度約１００〜１５０℃（最も好ましくは１３０℃）に維持し、酸窒化膜層を熱によって成長させる；
（３）半導体基盤表面を約２〜３０秒間、流量約０．２〜１．０ＳＬＰＭのＮＨ３ガス、及び、最大光量２００Ｗの約５０％〜１００％（最も好ましくは７０％）、圧力約１０〜２００トル（最も好ましくは１００トル）、温度約１００〜２００℃（最も好ましくは１５０℃）の紫外線に暴露する；
（４）半導体基盤を、約３０〜６０秒間、急速加熱処理（ＲＴＰ）により、不活性雰囲気（最も好ましいくはＮ２ガス）下でアニールする。アニーリング処理は、温度約８００〜１０００℃において行う。
【００２０】
この工程により、半導体基盤上に形成された誘電体膜の性質が本質的に改善された。ＥＯＴ値が１６Å未満、更には１４．２Åと小さい複合誘電体膜が得られる。また、これに関連して、得られる誘電体膜のリーク電流密度も約１．０Ｅ−０１Ａ／ｃｍ２と非常に低い。本発明の工程によれば、得られる窒化膜の表面粗度を小さくして、膜のゲート誘電体特性を改善できることが分かった。
【発明を実施するための最良の形態】
【００２１】
本発明の工程と既知の工程とを比較するため、実験を行った。これらの実験の結果を下記表Ｉに示す。
【００２２】
【表１】
2005539367.tif 000003
【００２３】
【表２】
2005539367.tif 000004
【００２４】
【表３】
2005539367.tif 000005
【００２５】
【表４】
2005539367.tif 000006
【００２６】
【表５】
2005539367.tif 000007
【００２７】
実施例１、２及び３を本発明によって実施した。実施例１において、湿式ＲＣＡ法及びＨＦ浸漬処理により半導体基盤表面をあらかじめ洗浄し、気体混合物を導入してゲートスタック工程を開始した。Ｏ２ガス流を、温度１５０℃、圧力１００トル、流量１０００ＳＣＣＭで６０秒間導入した。その後、窒化ケイ素膜を化学気相成長（ＣＶＤ）法により、温度７５０℃、圧力１．５トルで２５秒間酸窒化膜層上に堆積させた。その後、基盤をＮＨ３雰囲気下においてアニールした。ＮＨ３ガス流を、温度９００℃、圧力４５０トル、流量５．５ｓｌｍで３０秒間導入した。最後に、基盤をＮ２Ｏ雰囲気下においてアニールした。Ｎ２Ｏガス流を、温度８００℃、圧力４５０トル、流量８ｓｌｍで３０秒間導入した。キセノンランプにより、７０％の出力設定（最大光量は２００Ｗ）で１０秒間紫外線を放射して、表面をＯ２に暴露して酸化膜層を加熱により半導体基盤表面上に成長させた。その結果、静電容量測定（当業者に公知のＣ−Ｖ測定法）によって測定したＥＯＴは、１５．７９Å（平均）であった。実施例１中の他のパラメーターは、表Ｉ中で説明する。
【００２８】
Ｏ２をＮ２との混合物として導入して酸化膜層を成長させること以外は実施例１と同様にして、実施例２及び３を実施した。実施例２においては、この混合物を、１５０℃、圧力１００トル、Ｏ２流量１００ＳＣＣＭ、Ｎ２流量５０００ＳＣＣＭで導入した。実施例３においては、この混合物を、１５０℃、圧力１００トル、Ｏ２流量２００ＳＣＣＭ、Ｎ２流量３２００ＳＣＣＭで導入した。ＥＯＴは、実施例３において１４．２Å、実施例２において１５．３７Åであった。
【００２９】
図３は、表Ｉに示す典型的な実施例からの結果をグラフに示したものである。図３は、ＲＴ−ＮＯ酸化（ｉ）及び新規の紫外線酸化工程（ｉｉ）によって酸窒化膜層が形成された誘電体膜において、リーク電流密度（Ａ／ｃｍ２）をＥＯＴ（Å）に対してプロットしている。四段階ゲートスタック工程の第一段階として紫外線酸化を行うことによって、四段階ゲートの第一段階としてＲＴ−ＮＯ酸化を行うことによって形成された誘電体膜より、ＥＯＴ値が（１４．２Åと）小さく、かつ、リーク電流密度が低い誘電体膜が得られることは明らかである。また、実験結果から、四段階ゲートスタック工程の第一段階として新規の紫外線酸化を行うと、均一性に優れた誘電体膜を形成できることも分かる。
【００３０】
本発明の先の記載は、好ましい実施形態を説明して記述するものである。しかしながら、本発明は、上記以外の様々な組み合わせ、変更及び雰囲気下において使用でき、本出願中に示す発明の概念の範囲内で変更又は修正してもよいことを理解する必要がある。本記載は、本発明を本出願に示す形態に制限することを意図していない。当業者に明らかな別の実施形態も、別添する請求の範囲の範囲内に含まれることになる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第一の実施形態における四段階ゲートスタック誘電体成長工程を概略したフローチャートである。
【図２】本発明の別の実施形態における三段階ゲートスタック誘電体成長工程を概略したフローチャートである。
【図３】（ｉ）紫外線酸化によって酸窒化膜層を形成する場合、及び、（ｉｉ）従来の急速加熱処理によって酸窒化膜層を形成する場合に形成されたゲートスタック誘電体膜のリーク電流密度と実効酸化膜厚（ＥＯＴ）とを対比したグラフである。
【図１】
2005539367.tif 000008
【図２】
2005539367.tif 000009
【図３】
2005539367.tif 000010
【国際調査報告】
2005539367.tif 000011
2005539367.tif 000012
2005539367.tif 000013
2005539367.tif 000014
2005539367.tif 000015