(57)【要約】メモリセルを読み出す方法及びこの方法を使用するメモリアレイが記載されている。メモリセルのグループは、行（次元Ｘ）及び列（次元Ｙ）を有する矩形状アレイに配置される。１行の範囲内で、メモリセルのソース及びドレインが接続され、直線状チェインを形成する。共通ワードラインは行内の各ゲートに接続される。別個の列ラインがチェインの隣接したメモリセルの間の各ノードに接続される。４列Ｙ方向デコーダが検知動作のための列ラインを選択するため使用される。電圧源はこの検知動作中に４本の列ラインのうちの２本に供給される。プリチャージングのため、電気負荷がメモリアレイの第１のノードに印加される。メモリアレイの同じワードライン内の少なくとも一つの中間ノードによって第１のノードから隔てられた第２のノードはプリチャージされる。
2005537597.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン・ソース直列回路として構成された複数の不揮発性メモリセルに属する不揮発性メモリセルの状態の検知動作を実行する方法であって、
第１の列ラインを選択し、前記第１の列ラインを接地するステップ（６０５）と、
前記第１の列ラインに隣接する第２の列ラインを選択し、前記第２の列ラインを第１の電圧源に接続するステップ（６１０）と、
第３の列ラインを選択し、前記第３の列ラインを第２の電圧源に接続するステップ（６１５）と、
第４の列ラインを選択し、前記第４の列ラインを浮遊状態にするステップ（６２０）と、
前記第１の電圧源によって供給された電流を検知するステップ（６２５）と、
を有する方法。
【請求項２】
前記選択された第１の列ライン（ＣＬＳ1）が前記選択された第２の列ライン（ＣＬＳ2）に隣接し、
前記選択された第３の列ライン（ＣＬＳ3）が前記選択された第２の列ライン（ＣＬＳ2）に隣接し、前記選択された第４の列ライン（ＣＬＳ4）にも隣接する、
請求項１記載の方法。
【請求項３】
前記選択された第１の列ライン（ＣＬＳ1）が前記選択された第２の列ライン（ＣＬＳ2）に隣接し、
前記選択された第４の列ライン（ＣＬＳ4）が前記選択された第２の列ライン（ＣＬＳ2）に隣接し、前記選択された第３の列ライン（ＣＬＳ3）にも隣接する、
請求項１記載の方法。
【請求項４】
前記検知動作が読み出し動作である、請求項１記載の方法。
【請求項５】
前記検知動作がベリファイ動作である、請求項１記載の方法。
【請求項６】
メモリアレイ（７００）内のメモリセルに対応した第１のノード（７１０）に電気的負荷を印加するステップ（１０１０）と、
前記第１のノードと同じワードライン上にあり、前記同じワードライン内の少なくも一つの中間ノードによって前記第１のノードから隔てられた、前記メモリアレイ内の第２のノード（７１２）をプリチャージするステップ（１０２０）と、
を有するメモリセルを読み出す方法。
【請求項７】
前記第２のノードが前記第１のノードから２乃至５ノードの範囲に含まれる、請求項６記載の方法。
【請求項８】
前記プリチャージするステップが１．２乃至１．５ボルトのレンジに収まる電圧を前記第２のノードに印加するステップを含む、請求項６記載の方法。
【請求項９】
前記メモリセルがミラービットアーキテクチャを利用し、２ビットのデータが前記メモリセルに記憶される、請求項６記載の方法。
【請求項１０】
前記メモリアレイ内の第３のノード（７１１）をプリチャージするステップをさらに有し、前記ワードライン上の２個以上のノードがプリチャージされる、請求項６記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般にメモリセルのアレイに関する。特に、本発明は仮想接地アーキテクチャのメモリセルに関する。
【背景技術】
【０００２】
典型的なメモリアレイのアーキテクチャは技術的に知られている。一般に、メモリアレイは行及び列として配置された多数のラインを含む。アレイの行は一般にワードラインと呼ばれ、列はビットラインと呼ばれるが、このような用語は相対的であることがわかる。
【０００３】
ワードラインとビットラインはノードと呼ばれる場所で重なる。各ノードの場所又は近傍には、一般にある種のトランジスタであるメモリセルが位置する。仮想接地アーキテクチャにおいて、ビットラインは、メモリセルがプログラムベリファイされているか、又は、読み出されているかに応じて、トランジスタ（メモリセル）のソースライン又はドレインラインとしての役割を果たし得る。説明の簡略化のため、「読み出し」は読み出し動作、又は、プログラムベリファイ動作の両方を表す。
【０００４】
フラッシュメモリ装置は、浮遊ゲート構造をもつメモリセルトランジスタを使用する。フラッシュメモリ装置内のデータは、基板と浮遊ゲートとの間の薄い絶縁膜上での電荷の蓄積によってプログラムされ、或いは、損失によって消去される。メモリセルのプログラミングは、過剰電子を浮遊ゲート上に蓄積させるため十分な電圧差をトランジスタに加えることによって起こる。浮遊ゲート上の過剰電子の蓄積は、ゲート上の電荷とトランジスタのスレッショルド電圧を上昇させる。トランジスタのスレッショルド電圧は読み出しサイクル中に印加される電圧のスレッショルド電圧よりも十分高く引き上げられるので、トランジスタは読み出しサイクル中にターンオンしない。したがって、プログラムされたメモリセルは電流を伝達せず、論理値”０”を示す。データのセクタの消去は、各トランジスタ内の浮遊ゲート上の過剰電子を絶縁膜から移動させるために電圧差がセクタの各メモリセル内のトランジスタに加えられるプロセスによって生じる。それに応じて、トランジスタのスレッショルド電圧はデータを読み出すためにトランジスタに印加される電位のスレッショルド電圧よりも下げられる。読み出し電位が印加されるとき、電流はメモリセルのトランジスタの中を流れ、メモリセルに格納された論理値”１”を示す。
【０００５】
選択されたメモリセルを読み出すとき、コア電圧がそのセルに対応したワードラインに印加され、そのセルに対応したビットラインは負荷（たとえば、カスコードすなわちカスコード増幅器）に接続される。このメモリアレイのアーキテクチャのため、ワードライン上のメモリセルのすべてはコア電圧の影響を受ける。これにより、ワードラインに沿ってリーク電流が誘起され、実質的にワードライン上のメモリセルの間に望ましくない相互作用を生じさせる。リーク電流は、十分な大きさであるならば、読み出しの速度を低下させ、また選択されたメモリセルを読み出す際に誤りを生じさせる。
【０００６】
ワードライン上のメモリセルの間の相互作用を最小限に抑え、読み出しの速度を上げるため、一般にプリチャージングと呼ばれる技術が使用される。プリチャージングは、読み出し中のメモリセルに対応するノードの次のノードを充電する（電気的負荷を印加する）ことにより働く。特に、選択されたメモリセルのドレインノード（と同じワードライン上）の次のノードがプリチャージされる。ドレインノードとプリチャージノードがほぼ同じ電圧であるならば、プリチャージはリーク電流を減少させる効果がある。
【０００７】
プリチャージングに関連した問題点は、プリチャージノードに印加されるべき電圧を予測することの困難さである。適切なプリチャージ電圧を印加することが重要である理由は、プリチャージ電圧が高すぎるか、若しくは、低すぎるならば、メモリセルは適切に読み出されないからである。しかし、多数の要因がリーク電流の量、したがって、プリチャージノードに印加されるべき電圧の量に影響を与える可能性がある。これらの要因は温度及び電源電圧の変化を含む。
【０００８】
さらに、ミラービットアーキテクチャと呼ばれる比較的新しいメモリアーキテクチャが使われ始めている。最新のミラービットアーキテクチャでは、従来はメモリセルに記憶されるのがシングルビットであるのに対して、メモリセル１個当たりにつき２ビットを記憶可能である。マルチビットメモリの出現と共に、典型的に”０”と”１”を区別するため使用されていたスレッショルド電圧レンジは、マルチビットの論理値に割り当てられたより狭いレンジに細分された。たとえば、０．００乃至１．００ボルトの電圧レンジは、”１”を０ボルトに割り当て、”０”を１ボルトに割り当てることによりシングルビットを記憶するため使用される。これに対して、０．００乃至１．００のレンジは、０乃至０．２５、０．２５乃至０．５０、０．５０乃至０．７５及び０．７５乃至１．００の４個のレンジに細分される。これらの４個のレンジは、論理値”１１”、”１０”、”０１”及び”００”が関連付けられる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
マルチビットメモリセルは情報記憶容量を増加させるが、同時にメモリセルの状態と関連付けられた論理値を区別するため使用される測定値の要求精度を高くする。さらに、マルチビットメモリセルに記憶されたビットのパターン（たとえば、００、０１、１０又は１１）はリーク電流の量にも影響を与える。したがって、適切なプリチャージ電圧の量を推定することは困難であり、ミラービットアーキテクチャの場合にはより一層困難になるであろう。
【課題を解決するための手段】
【００１０】
メモリセルを読み出す方法、及び、これらの方法を使用するメモリアレイは種々の実施例に記載されている。一実施例において、電気的負荷がメモリアレイの第１のノード（又はビットライン）に加えられ、第１のノードはメモリセルに対応する。メモリアレイの第２のノード（又はビットライン）は、第１のノードと同じワードライン上の第２のノードであり、プリチャージされる。第２のノードは同じワードライン内の少なくとも一つの中間ノードによって第１のノードから隔てられる。
【００１１】
別の一実施例では、メモリセルのグループは、行（次元Ｘ）と列（次元Ｙ）を有する矩形状アレイに配置される。１行の範囲内で、メモリセルのソースとドレインが接続され、直線状のチェインを形成する。共通ワードラインが行内の各ゲートに接続される。別個の列ラインはこのチェインの隣接したメモリセル間にある各ノードに接続される。４列Ｙ方向デコーダは検知動作のための列ラインを選択するため使用される。電圧源は検知動作中に４本の列ラインのうちの２本に供給される。一方の列ライン上の電流は読み出し又は検証のための測定を行うため検知される。
【発明を実施するための最良の形態】
【００１２】
本明細書に組み込まれ、本明細書の一部分を形成する添付図面は本発明の実施例を例示し、詳細な説明と一体となって、本発明の原理を説明する役目を果たす。
【００１３】
本明細書で参照する図面は特に断らない限り縮尺が正しくないことが理解されるべきである。
【００１４】
以下の本発明の詳細な説明中、多数の具体的な詳細は本発明の十分な理解が得られるように記載されている。しかし、当業者によって認められるように、本発明は、これらの具体的な詳細を用いることなく実施され、又は、それらと等価な事項を用いて実施される。他の事例では、周知の方法、手続、コンポーネント、及び回路は、本発明の特徴を不必要に目立たなくなることがないよう詳細に記載されていない。
【００１５】
以下の詳細な説明の一部分は、コンピュータメモリ上で実行可能なデータビットに対する演算の手続、ステップ、論理ブロック、処理、及びその他のシンボリック表現という形で示されている。これらの説明及び表現は、データ処理技術の専門家が自分の業績の内容を他の当業者へ最も効率的に伝達するために使用する手段である。手続、コンピュータによって実行されるステップ、論理ブロック、プロセスなどは、本明細書では、一般に希望の結果を生ずる首尾一貫したステップ若しくは命令の系列であると考えられる。これらのステップは、物理量の物理的な操作を必要とするステップである。一般には、これらの量は、コンピュータ内で記憶、転送、合成、比較、及び、その他の操作がなされ得る電磁気的信号の形式をとるが、そうすることは不可欠ではない。これらの信号をビット、値、要素、シンボル、文字、項、数字などのように呼ぶことは、主として慣用されているという理由から、時として好都合であるということがわかっている。
【００１６】
しかし、これらの用語及び類似した用語のすべては、適切な物理量と関連付けられ、これらの量に付与された便宜的なラベルにすぎないことに注意すべきである。特に断らない限り、以下の説明から明らかであるように、本発明の全体を通して、「選択」、「検知」、「印加」、「プリチャージング」などの用語を利用する説明は、コンピュータシステムメモリ若しくはレジスタ、又は、その他の情報記憶、伝送若しくは表示装置内に物理（電子）量として表現されたデータを操作、変換するコンピュータシステム又は類似した電子計算装置の動作及びプロセスについての説明であることが認められる。
【００１７】
Ｙ方向デコーディングのためのシステム及び方法
図１Ａは、ゲート１０５、ソース１１５、及びドレイン１１０を有するマルチビットメモリセル１００の概略図である。メモリセルは、左ビット１２５（ＸL）及び右ビット１２０（ＸR）を記憶する。メモリセルのビットの状態を検知する際に、ソース１１５は接地され、電圧源はドレイン１１０に印加され、一方、電圧がゲート１０５に印加される。
【００１８】
図１Ｂは、図１Ａのマルチビットメモリセル１００の論理状態”１１”、”１０”、”０１”及び”１１”のそれぞれと関連付けられたスレッショルド電圧分布１５０、１５５、１６０及び１６５の概略図である。Ｘ軸（ＶT）はスレッショルド電圧を表し、Ｙ軸（Ｎ）は特定のスレッショルド電圧を有するメモリセルの個数を表す。マルチビットメモリセルにおいて、動作電圧レンジに当てはめられる区画の個数が増加すると、セルの論理状態を区別するために要求検知精度が高くなる。
【００１９】
図２Ａは１６個のメモリセル（０−１５）と１７列の列ライン（ＣＬ００−ＣＬ１６）を有するドレイン・ソース直列回路２１０を表す。直列回路内のメモリセルのゲートは共通ワードライン２０５に接続される。各メモリセルのドレインはその隣接したメモリセルの一方のメモリセルのソースに接続され、各メモリセルのソースはその隣接したメモリセルのもう一方のメモリセルのドレインに接続される。ドレイン・ソース直列回路は、行の先頭と最後に適切な負荷を与えるため使用され、記憶のためには利用されないダミーメモリセル（図示せず）を典型的に有するアレイ内のメモリセルの行の一部分である。列ラインＣＬ００−ＣＬ１６は、それぞれ隣接したメモリセルの間のドレイン・ソース間ノードに接続される。
【００２０】
図２Ｂは、図２Ａのドレイン・ソース直列回路２１０内のメモリセルの検知動作と関連した寄生容量及び抵抗の等価回路図である。本例において、メモリセル１は、そのソースが接地され、電圧ＶDがそのドレインに印加される。ドレイン・ソース直列回路内の隣接したメモリセルは、隣接したメモリセルの状態とメモリセル及びそれらの相互接続の物理的構造とに依存するＲＣ回路網を与える。並列容量２４０及び直列抵抗２４５が図示されている。実際には、並列抵抗と直列容量の有限値も同様に存在する。検知されるメモリセルはまた抵抗２３５を有する。
【００２１】
セル１の状態を判定するため、電流ｉ2を検知することが必要である。これは典型的に電圧源ＶDによって供給される電流ｉiを検知することにより行われる。図２Ｂからわかるように、寄生抵抗及び容量は誤差電流ｉ4及びｉ5を生じる。誤差電流は容量の充電と関連した過渡電流であり、又は、誤差電流は抵抗と関連した定常電流である。一般に、ｉ4はｉ5よりも重要であり、接地されたソースＳは、ｉ5の電流パスよりも非常に小さいパス抵抗を有する。
【００２２】
図３Ａは本発明の一実施例によるメモリセル１に関する検知動作のための４列選択を説明する図である。メモリセル１に関する読み出し又は検証動作のいずれかのため、メモリセル１に隣接した２本の列ライン（ＣＬＳ1，ＣＬＳ2）と２本の補助的な列（ＣＬＳ3，ＣＬＳ4）が選択される。ＣＬＳ1及びＣＬＳ2はメモリセル１の基本検知電流を供給するため使用され、ＣＬＳ3及びＣＬＳ4は図２Ｂの誤差電流ｉ4を減少させるため電圧源と共に使用される。
【００２３】
図３Ｂは本発明の一実施例による読み出し動作のための４列選択及び電圧源カップリングを説明する図である。読み出し動作のため、図３ＡのＣＬＳ1は接地され、ＣＬＳ2は電圧源Ｖ1に接続される。ＣＬＳ3は電圧源Ｖ2に接続され、ＣＬＳ4は浮遊状態のままにされる。電圧源Ｖ1は、好ましくは、１．２乃至１．４ボルトのレンジに収まる。電圧源Ｖ2は電圧源Ｖ1と同じ値を有し、同様に好ましくは、１．２乃至１．４ボルトのレンジに収まる。典型的に、電圧源Ｖ1は、電圧源Ｖ1からの電流の測定を可能にするセンスアンプが関連付けられる。
【００２４】
本発明の一実施例において、電圧源Ｖ1及び電圧源Ｖ2は全く同一であり、電流センサが選択された列ラインＣＬＳ2に関連付けられる。かくして、２本の分路を有する単一の電圧源が使用され、電流センサが一方の分路に関連付けられる。
【００２５】
Ｖ2はＶ1が印加される列ラインに隣接した列ラインに印加され、中間にメモリセル（２）が一つだけ存在するので、Ｖ2は、メモリセルのドレイン・ソース直列回路の残りの部分に関連した寄生素子をマスクすることが可能である。Ｖ1に加えたＶ2の印加は、寄生容量の急速充電を可能にさせ、したがって、読み出し動作を実行するための所要時間を短縮する。
【００２６】
一般に、読み出し動作中に、４番目の選択列ラインＣＬＳ4は浮遊状態のままにされる。しかし、速度のさらなる改善は、ＣＬＳ3に加えてＣＬＳ4をＶ2に接続することによって達成される。
【００２７】
図３Ｃは本発明の一実施例による検証動作のための４列選択を説明する図である。検証動作のため、図３ＡのＣＬＳ1は接地され、ＣＬＳ2は電圧源Ｖ1に接続される。ＣＬＳ4は電圧源Ｖ2に接続され、ＣＬＳ3は浮遊状態のままにされる。電圧源Ｖ1は、好ましくは、１．２乃至１．４ボルトのレンジに収まる。電圧源Ｖ2は電圧源Ｖ1と同じ電圧を有し、好ましくは、１．２乃至１．４ボルトのレンジに収まる。
【００２８】
上記の読み出し動作に対して、検証動作の場合、Ｖ1及びＶ2は隣接した列ラインに印加されない。これは検証動作の場合には（速度よりも）精度の方が重要視されるからである。実際には、Ｖ1とＶ2の値の間には小さい差があり、小さい定常誤差電流を生成する。読み出し動作の場合には、過渡的な誤差電流が主な関心事であるため、このような電流は無視される。Ｖ2をＣＬＳ4に印加し、ＣＬＳ3を浮遊状態のままにさせることにより、より大きい実効抵抗がＶ1とＶ2との間で得られ、これにより、Ｖ1とＶ2との間の差によって生成された誤差電流が削減される。
【００２９】
図４はメモリセルアレイのセクタレイアウト４００の一例を表す図である。セクタ４０５は、コアメモリアレイを形成する入出力ブロックＩ／Ｏ０乃至Ｉ／Ｏ１５と、基準ブロック４１５及び４２０と、冗長ブロック４２５とを含む。図示されるように、冗長ブロックはセクタの残りの部分から物理的に分離している。各入出力ブロック４１０は４個のサブ入出力４３０を含み、それぞれが１６セルの幅を有する。各サブ入出力（ｗ０，ｗ１，ｗ２，ｗ３）は関連したワード番号（００，０１，１０，１１）を有する。かくして、ワード長が１６セルの場合に、各入出力ブロックは４ワード（すなわち６４セル）の幅である。基準ブロック４１５及び４２０と冗長ブロック４２５は、それぞれが１６セルの幅である。したがって、セクタ４０５の幅の基本単位は１６セルであり、１６セルのアドレス可能な幅を有する共通デコーダ構造が各ブロックをアドレス指定するため使用される。必要なデコーダの総数は６７台であり、１６個の入出力ブロックＩ／Ｏ０乃至Ｉ／Ｏ１５のための６４台のデコーダと、基準ブロック４１５及び４２０のための２台のデコーダと、冗長ブロック４２５のための１台のデコーダとを含む。セレクタ４０５は全体の幅が１０７２セルであり、その幅の約半分の高さ、たとえば、５１２セルの高さを有する。
【００３０】
図５Ａは本発明の一実施例による４列Ｙ方向デコーダの１列のためのソースセレクタを表す図である。トランジスタ切り替え式グラウンド５０１は入力ＢＳＧ（ｎ）によって制御される。ＢＳＧ（ｎ）がアサートされるとき、セレクタの出力ＹＢＬ（ｎ）は接地される。第１の電圧源５０２は入力ＢＳＤ（ｎ）によって制御される。ＢＳＤ（ｎ）がアサートされるとき、出力ＹＢＬ（ｎ）は第１の電圧源に接続される。第２の電圧源５０２は入力ＢＳＰ（ｎ）によって制御される。ＢＳＰ（ｎ）がアサートされるとき、出力ＹＢＬ（ｎ）は第２の電圧源に接続される。ＢＳＧ（ｎ）、ＢＳＤ（ｎ）及びＢＳＰ（ｎ）がすべてロー状態であるとき、出力ＹＢＬ（ｎ）は浮遊状態のままにされる。
【００３１】
図５Ｂは本発明の一実施例による４列Ｙ方向デコーダのメタルビットライン選択部を表す図である。ＹＢＬ（０）、ＹＢＬ（１）、ＹＢＬ（２）及びＹＢＬ（３）は、図５Ａに示されるようなソースセレクタＹＢＬ（ｎ）の出力に接続され、２本の切り替え式メタルビットラインの区間に分かれる。８本のメタルビットラインＭＢＬ（０）乃至ＭＢＬ（７）はセレクタＣＳ（７：０）によって制御される。
【００３２】
図５Ｃは本発明の一実施例による４列Ｙ方向デコーダの拡散ビットライン選択部を表す図である。この部分は図５Ｂの出力の一方の半分に接続され、同様の部分がもう一方の半分に接続される。メタルビットラインＭＢＬ（０）乃至ＭＢＬ（３）のそれぞれは、２本の切り替え式拡散ビットラインによって終端され、ドレイン・ソース直列回路５０５上のドレイン・ソース間ノードに接続される。入力ＳＥＬ（０）乃至ＳＥＬ（７）のそれぞれは拡散ビットライン（列ライン）５２０乃至５２７を制御する。図５Ａ、５Ｂ及び５Ｃに表されたコンポーネントの組み合わせは、１６メモリセルの幅であるサブ入出力から４列を選択するため使用される４列Ｙ方向デコーダを実現する。
【００３３】
図６は本発明の一実施例によるメモリセルのドレイン・ソース直列回路上で実効される４列検知動作のフローチャートである。ステップ６０５において、メモリセルに関連付けられた第１の列ラインが選択され、接地される。この列ラインは、一般にメモリセルのソースである。ステップ６１０において、第２の列ラインが選択され、第１の電圧源に接続される。第２の列ラインは、一般にメモリセルのドレインに接続される。ステップ６１５において、第３の列ラインが選択され、第２の電圧源に接続され、第３の列ラインは第２の列ラインに隣接することもあれば隣接しないこともある。ステップ６２０において、第４の列ラインが選択され、浮遊状態のままにされる。第４の列ラインは第２の列ラインに隣接しても隣接しなくてもよい。読み出し動作のため、好ましくは、第３の列ラインは第２の列ラインに隣接し、検証動作のため、好ましくは、第４の列ラインは第２の列ラインに隣接する。ステップ６２５において、第１の電圧源からの電流が検知される。
【００３４】
メモリセルを読み出すプリチャージング法
図７は本発明の一実施例によるメモリアレイ７００の一部分を表す図である。図７において、説明と例示を簡単にするため、単一のワードライン７４０と多数のビットライン７３０、７３１及び７３２が示されている。しかし、当然にメモリアレイは実際には異なる本数のワードライン及びビットラインを利用しても構わない。すなわち、メモリアレイ７００は、実際上、さらに左右へ延び、また、水平方向及び垂直方向へも延びる（左、右、水平及び垂直は相対的な向きである）。さらに当然ながら、メモリアレイのある特定の素子だけが示され、すなわち、メモリアレイは、実際には、図示されていない素子を含む。たとえば、一実施例において、メモリアレイ７００は仮想接地アーキテクチャを利用する。仮想接地アーキテクチャの場合、ビットラインは、読み出される（又はプログラムベリファイされる）メモリセルに応じて、ソース又はドレインのいずれかとしての役目を果たし得る。
【００３５】
ワードライン７４０に接続可能であるのは電源（電圧源７６０）であり、一方、各ビットライン７３０乃至７３２に接続可能であるのは負荷である（カスコード７５０によって例示される）。ビットライン７３０乃至７３２は相互に実質的に平行であり、ワードライン７４０はビットラインと実質的に直交する。ワードライン７４０及びビットライン７３０乃至７３２は、それぞれ、多数のノード７１０、７１１及び７１２に重なる。これらのノードのそれぞれに対応しているのはメモリセル７２０、７２１及び７２２である。すなわち、本実施例では、メモリセル７２０はノード７１０に対応し、メモリセル７２１はノード７１１に対応し、メモリセル７２２はノード７１２に対応する。また、メモリセル７２３が例示され、別のノード（図示せず）に対応する。メモリセル７２０乃至７２３は、図８Ａのメモリセル８００のようなシングルビットメモリセルでもよく、図８Ｂのメモリセル８５０のようなミラービットメモリセルでもよい。
【００３６】
図８Ａは本発明の一実施例による典型的なメモリセル８００を表す図である。本実施例では、メモリセル８００は、ソース領域及びドレイン領域が形成された基板８１０を含む浮遊ゲートメモリセルである。典型的に、メモリセル８００はまた第１の酸化膜８２０ａ、記憶素子８３０（たとえば、浮遊ゲート）、第２の酸化膜８２０ｂ、及び、制御ゲート８４０を含む。本実施例では、記憶素子８３０はシングルビットを記憶するため使用される。メモリセル８００のようなメモリセルは従来から知られている。
【００３７】
図８Ｂは本発明の一実施例による典型的なミラービットメモリセル８５０を表す図である。本実施例では、メモリセル８５０は、基板８６０、第１の酸化膜８７０ａ、記憶素子８８０（たとえば、浮遊ゲート）、第２の酸化膜８７０ｂ、及び、制御ゲート８９０を含む。別個のソースと別個のドレインを備えた非対称型トランジスタに基づく図８Ａのメモリセル８００とは違って、メモリセル８５０は、類似した（選択可能な）ソース及びドレインを備えた対称型トランジスタに基づいている。同様に、ミラービットメモリセル８５０は、記憶素子８８０のいずれか一方側又は両側にビットが記憶可能であるように構成される。特に、一旦電子が記憶素子８８０の一方側に記憶されると、電子はそちら側に留まり続け、記憶素子のもう一方側へ移動しない。したがって、本実施例では、メモリセル一つ当たりに２ビットを記憶することができる。
【００３８】
図９Ａは本発明によるプリチャージ法の一実施例を説明する図である。本実施例では、ドレインビットライン（たとえば、ビットライン７３０）から離れた少なくとも１本のビットラインであるビットライン（たとえば、ビットライン７３２）がプリチャージされる。すなわち、本発明の本実施例によれば、ドレインビットラインとプリチャージビットラインとの間に少なくとも１本の介在ビットライン（たとえば、ビットライン７３１）が存在する。プリチャージビットラインはドレインビットラインに対して一方向にあるように例示されているが、プリチャージビットラインはワードライン７４０に沿ってどちらの方向にあってもよい。
【００３９】
図９Ａのプリチャージ法は、選択されたメモリセル（たとえば、メモリセル７２０）の読み出し又はプログラム検証のため以下に説明するように実施される。（本明細書中の説明を簡単にするため、読み出し動作とプログラム検証動作のどちらに対しても読み出しという用語が用いられる。）メモリセル７２０の読み出しのため、ビットライン７２８はソースビットラインとして働き、ビットライン７３０はドレインビットラインとして働く。少なくとも１本の介在ビットライン（又はノード）によってビットライン７３０（ノード７１０）から隔てられた電気的負荷（たとえば、カスコード）がプリチャージされる。一実施例において、プリチャージ電圧は約１．２乃至１．４ボルトのレンジに収まるが、他のプリチャージ電圧を使用してもよい。たとえば、１．５ボルトのプリチャージ電圧が考えられる。一般に、プリチャージ電圧は、できるだけ厳密にドレインノード（たとえば、ノード７１０）上の電気的負荷に整合させられる。プリチャージ電圧の量に影響を与える可能性があるその他の要因には、実施される検知法、及び、検知法がカスコード及びその他の周辺回路の設計に与える影響が含まれる。
【００４０】
その他の実施例では、ビットライン７３０からさらに離れたビットラインがプリチャージされ得る。換言すると、ビットライン７３０から１本よりも多く（たとえば、２本以上）のビットライン又はノードによって隔てられたビットラインがビットライン７３２をプリチャージする代わりにプリチャージされる。勿論、プリチャージビットラインがドレインビットラインから離れる距離には限界がある。ドレインビットラインとプリチャージビットラインとの間の距離を選択するときに少なくとも二つの要因を考慮する必要がある。考慮すべき一つの要因は、プリチャージビットラインがドレインビットラインから遠くへ移動するのにともなって、プリチャージビットラインが選択されたノードに与える影響は小さくなることである。したがって、選択されたノードから非常に離れたビットラインをプリチャージすることはリーク電流に有意で十分な影響を与えない。考慮すべきもう一つの要因は、メモリアレイのアーキテクチャである。たとえば、ミラービットアーキテクチャでは、メモリセルは４個のグループで読み出される（デコードされる）。これはドレインビットラインとプリチャージビットラインとの間の距離に制限を与える可能性がある。これらの要因に基づいて、プリチャージビットラインとドレインビットラインとの間に最大で５本のビットライン（ノード）までの距離が考えられる。しかし、本発明の特徴は、その実施例のすべてにおいて、ドレインビットラインとプリチャージビットラインとの間の距離が５ビットライン（ノード）である場合に限定されることなく適用されることがわかる。
【００４１】
図９Ｂは本発明によるプリチャージ法の別の実施例を説明する図である。本実施例において、マルチビットライン（たとえば、ビットライン７３１及び７３２）又はノード（たとえば、ノード７１１及び７１２）がプリチャージされる。広義には、プリチャージビットラインのうちの少なくとも１本は中間にあるビットライン（ノード）によってドレインビットラインから隔てられることに注意すべきである。
【００４２】
他の実施例では、他のプリチャージ法が使用される。たとえば、３本以上のビットラインがプリチャージされる。また、連続していないビットラインがプリチャージされる場合もある。さらに、多数のビットラインがプリチャージされるとき、プリチャージビットラインのそれぞれは選択されたノードから１個以上の中間ノード又はビットラインによって隔てられる。その上、多数のプリチャージビットラインを用いて、選択されたノードの両側のビットラインがプリチャージされる。この場合にも、広義には、少なくとも１本のプリチャージビットラインは中間ノード（又はビットライン）によって選択されたノードから隔てられる。
【００４３】
多数のビットラインがプリチャージされる一実施例では、同じプリチャージ電圧が各ビットラインに印加される。別のこのような実施例では、異なるプリチャージ電圧が１本以上のプリチャージビットラインに印加される。
【００４４】
図１０は本発明の一実施例によるメモリセルを読み出す（又はプログラム検証する）方法のフローチャート１０００である。具体的なステップがフローチャート１０００に記載されているが、このようなステップは典型例である。すなわち、本発明は、様々なその他のステップ、又は、フローチャート１０００に記載されたステップの変形を実行するために適している。フローチャート１０００のステップは提示された順番とは異なる順番に実行してもよく、フローチャート１０００のステップは必ずしも図示された順序で実行しなくても構わないことが認められる。一般に、フローチャート１０００のステップ１０１０及び１０２０は実質的に同時に実行されるが、それらは異なる時に実行してもよい。
【００４５】
ステップ１０１０において、電気的負荷が読み出されるべき（又はプログラム検証されるべき）の選択されたメモリセルに対応した第１のノード又はビットライン（たとえば、ドレインビットライン）に印加される。この負荷はカスコードを使用して印加してもよい。ステップ１０２０において、プリチャージが第１のノード又はビットラインと同じワードライン上の少なくとも一つの別の（第２の）ノード又はビットラインに加えられる。第２のノード又はビットラインは、同じワードライン上の少なくとも一つの中間ノードによって、或いは、メモリアレイ内の少なくとも１本のビットラインによって第１のノード又はビットラインから隔てられる。上記のように、２本以上のビットライン（ノード）が各種のプリチャージ法を用いてプリチャージされ、プリチャージ電圧はプリチャージビットライン（ノード）のそれぞれに対して同一でもよく、別々でもよい。
【００４６】
少なくとも一つの中間にあるビットライン又はノードによって選択されたメモリセルから隔てられたビットライン又はノードをプリチャージすることにより、リーク電流の量が削減される。したがって、本発明の実施例は、メモリセル間のリーク電流を削減し、最小限に抑える可能性がある方法及びその装置を提供する。また、本発明の様々な実施例によって説明されたようなプリチャージ法を使用することにより、リーク電流を削減するためにプリチャージ電圧をドレインライン上の電圧と一致させることの重要性が低下する。すなわち、プリチャージ電圧はより大きい自由度で選択できる。さらなる効果は、選択されたメモリセルがプリチャージ電圧の変化によって受ける影響が少なくなることである。
【００４７】
本発明の具体的な実施例の上記の記載事項は例示と説明のため開示されている。それらの記載事項は、網羅的であること、或いは、本発明を開示された形式と同一のものに限定することを意図せず、当然に多数の変形及び変更が上記の教示を考慮して考えられる。実施例は本発明の原理及びその実際的なアプリケーションを最もよく説明するために選択され記載され、それによって、当業者が本発明、及び、考えられる特定の用途に適するように様々な変形がなされた種々の実施例を最もよく利用することを可能にさせる。本発明の範囲は特許請求の範囲に記載された請求項及びその均等物によって定められることが意図されている。
【図面の簡単な説明】
【００４８】
【図１Ａ】本発明の一実施例によるマルチビットメモリセルの概略図である。
【図１Ｂ】図１Ａのマルチビットメモリセルの論理状態に関連付けられたスレッショルド電圧分布を表す図である。
【図２Ａ】本発明の一実施例によるメモリセルのドレイン・ソース直列回路を列ラインと共に表す図である。
【図２Ｂ】ドレイン・ソース直列回路内のメモリセルの検知動作に関連付けられた寄生容量及び抵抗の等価回路図である。
【図３Ａ】本発明の一実施例による検知動作のための４列選択を説明する図である。
【図３Ｂ】本発明の一実施例による読み出し動作のための４列選択を説明する図である。
【図３Ｃ】本発明の一実施例による検証動作のための４列選択を説明する図である。
【図４】本発明の一実施例による基準及び冗長ブロック動作を用いるメモリセルアレイのセクタレイアウトを表す図である。
【図５Ａ】本発明の一実施例による４列Ｙ方向デコーダの１列のためのソースセレクタを表す図である。
【図５Ｂ】本発明の一実施例による４列Ｙ方向デコーダのメタルビットライン選択部を表す図である。
【図５Ｃ】本発明の一実施例による４列Ｙ方向デコーダの拡散ビットライン選択部を表す図である。
【図６】本発明の一実施例による４列検知動作のフローチャートである。
【図７】本発明の一実施例によるメモリアレイの一部分を表す図である。
【図８Ａ】本発明の一実施例による典型的なメモリセルを表す図である。
【図８Ｂ】本発明の一実施例による典型的なミラービットメモリセルを表す図である。
【図９Ａ】本発明によるプリチャージ法の一実施例を説明する図である。
【図９Ｂ】本発明によるプリチャージ法の別の実施例を説明する図である。
【図１０】本発明の一実施例によるメモリセルを読み出す方法のフローチャートである。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【手続補正書】
【提出日】平成16年11月12日(2004.11.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ドレイン・ソース直列回路として構成された複数の不揮発性メモリセルに属する不揮発性メモリセルの状態の検知動作を実行する方法であって、
第１の列ライン（７２９）を選択し、前記第１の列ライン（７２９）を接地し、
前記第１の列ライン（７２９）に隣接する第２の列ライン（７３０）を選択し、前記第２の列ライン（７３０）を電圧源（７６０）の第１のブランチに接続し、
第３の列ライン（７３２）を選択し、前記第３の列ライン（７３２）を前記電圧源（７６０）の第２のブランチに接続し、
第４の列ライン（７３１）を選択し、前記第４の列ライン（７３１）を浮遊状態にし、
前記電圧源（７６０）の前記第１のブランチによって供給された電流を検知する方法。
【請求項２】
前記選択された第１の列ライン（７２９）が前記選択された第２の列ライン（７３０）に隣接し、前記選択された第３の列ライン（７３２）が前記選択された第２の列ライン（７３０）に隣接し、前記選択された第４の列ライン（７３１）にも隣接する請求項１記載の方法。
【請求項３】
前記選択された第１の列ライン（７２９）が前記選択された第２の列ライン（７３０）に隣接し、前記選択された第４の列ライン（７３１）が前記選択された第２の列ライン（７３０）に隣接し、前記選択された第３の列ライン（７３２）にも隣接する請求項１記載の方法。
【請求項４】
前記検知動作が読み出し動作である請求項１記載の方法。
【請求項５】
前記検知動作がベリファイ動作である請求項１記載の方法。
【請求項６】
メモリアレイ（７００）内のメモリセルに対応した第１のノード（７１０）に電気的負荷を印加するステップ（１０１０）と、
前記第１のノードと同じワードライン（７４０）上にあり、前記同じワードライン内の少なくも一つの中間ノードによって前記第１のノードから隔てられた、前記メモリアレイ内の第２のノード（７１２）をプリチャージするステップ（１０２０）と、
を有するメモリセルを読み出す方法。
【請求項７】
前記第２のノードが前記第１のノードから２乃至５ノードの範囲に含まれる請求項６記載の方法。
【請求項８】
前記プリチャージするステップが１．２乃至１．５ボルトのレンジに収まる電圧を前記第２のノードに印加するステップを含む請求項６記載の方法。
【請求項９】
前記メモリセルがミラービットアーキテクチャを利用し、２ビットのデータが前記メモリセルに記憶される請求項６記載の方法。
【請求項１０】
前記メモリアレイ内の第３のノード（７１１）をプリチャージするステップをさらに有し、前記ワードライン上の２個以上のノードがプリチャージされる請求項６記載の方法。
【国際調査報告】
2005537597.tif 000021
2005537597.tif 000022
2005537597.tif 000023