(57)【要約】参照信号（Ｒｅｆ）と互いに位相シフトされた信号（Ｉ、Ｑ）との間の位相差を決定し、周波数制御信号（Ｕ、Ｄ）を生成するための位相検出器（１００）を備える位相ロックループ（ＰＬＬ）が開示される。この位相検出器（１００）は、参照信号（Ｒｅｆ）と相対的に位相シフトされた信号（Ｉ、Ｑ）の一つとの二元乗積により前記周波数制御信号（Ｕ、Ｄ）の第一の信号を得るための手段（１０）と、相対的に位相シフトされた信号（Ｉ、Ｑ）の二元乗積により前記周波数制御信号（Ｕ、Ｄ）の第二の信号を得るための手段（２０）とを備える。
2005537740.tif 000002
【特許請求の範囲】
【請求項１】
参照信号と互いに位相シフトされた信号との間の位相差を決定し、周波数制御信号を生成するための位相検出器を備える位相ロックループであって、
前記位相検出器は、前記参照信号と前記相対的に位相シフトされた信号の一つとの二元乗積により前記周波数制御信号の第一の信号を得るための手段と、前記相対的に位相シフトされた信号の二進乗法により前記周波数制御信号の第二の信号を得るための手段と
を備えることを特徴とする位相ロックループ。
【請求項２】
前記相対的に位相シフトされた信号を生成するためのスプリッタを更に備え、前記スプリッタは、第一のチャージポンプと低域通過フィルタとに結合された電圧制御発振器によって生成される入力信号を有していることを特徴とする請求項１記載の位相ロックループ。
【請求項３】
前記スプリッタは、前記電圧制御発振器によって生成された信号を受け、前記相対的に位相シフトされた信号を生成するために、第二の双安定回路に環状結合された第一の双安定回路を含む２分割回路に対するクロック信号として用いられる二進信号を生成する二進分割器を備えていることを特徴とする請求項２記載の位相ロックループ。
【請求項４】
前記スプリッタは、遅延線とインバータの直列結合を備えていることを特徴とする請求項２記載の位相ロックループ。
【請求項５】
前記電圧制御発振器は、互いに直交する信号を生成する直交発振器であり、前記相対的に位相シフトされた信号は直交状態であることを特徴とする請求項２記載の位相ロックループ。
【請求項６】
前記参照信号と前記相対的に位相シフトされた信号とを受け、前記ループフィルタに結合された第一のチャージポンプにアップ周波数検出信号とダウン周波数検出信号を供給するための周波数検出器を更に備えることを特徴とする請求項１記載の位相ロックループ。
【請求項７】
前記周波数検出器は、前記参照信号によって駆動され、それぞれ入力の所に前記相対的に位相シフトされた信号を受ける第三のフリップフロップおよび第四のフリップフロップを備え、これらフリップフロップの出力は第五のフリップフロップの入力端子に結合され、前記位相検出器は、前記第五のフリップフロップによってその出力の所に生成される信号と前記第四のフリップフロップの反転出力の所に得られる信号との二元乗積によって得られるアップ周波数検出信号を生成し、さらに、前記第四のフリップフロップの反転出力の所に得られる信号と第五のフリップフロップの反転出力の所に得られる信号との二元乗積によって得られるダウン周波数検出信号を生成することを特徴とする請求項６記載の位相ロックループ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、参照信号と互いに位相シフトされた複数の信号との間の位相差を決定し、複数の周波数制御信号を生成するための位相検出器を備える位相ロックループに関する。
【背景技術】
【０００２】
位相ロックループ（ＰＬＬ）は、例えば受信機に対するチューニングシステム内の基本構築ブロックとして及び光システム内のクロック逓倍器として周知である。位相ロックループ（ＰＬＬ）回路の構成要素は、しばしば同一チップ上に一体化される。位相ロックループ（ＰＬＬ）は、通常、電圧制御発振器（ＶＣＯ）、位相・周波数検出器（ＰＦＤ）、チャージポンプ及びループフィルタの環状結合を備えている。位相・周波数検出器（ＰＦＤ）は、位相検出器と周波数検出器を備え、チャージポンプを駆動する信号を供給するが、この信号は、参照信号と電圧制御発振器（ＶＣＯ）によって生成された信号に比例する信号との間の周波数差及び位相差を表す。
【０００３】
米国特許第５，８９２，３８０号明細書は、位相・周波数検出器を開示するが、この検出器は、バッファゲートに結合された論理積（ＡＮＤ）を含む組合せ回路に結合された接続される第一および第二のＤラッチを備えている。この組合せ回路は、第一のＤラッチの出力に結合された第一の入力と、第二のラッチの出力に結合された第二の入力を有している。これら２つのラッチの各々は、非同期リセット入力を有するが、リセット信号は、組合せ回路によって生成される。この組合せ回路は、フィードバック回路であることに注意する。この回路の長所は、位相と周波数の両方が検出できることである。通常は、他の検出器と比較してリファレンスブレークスルー（reference breakthrough）も少ない。更に、これら２つのラッチは、エッジトリガされ、このため、位相検出の性能が、検出器の入力の所の信号のデューティサイクルに依存することはない。このタイプの位相検出器の主な短所は、リセット信号を生成するフィードバック組合せ回路による重要な動作速度制限があることである。この位相検出器の最大動作周波数は、組合せ回路の遅延とＤラッチ内の伝播時間とを含む遅延時間によって決定される。この最大動作周波数の結果は、位相ロックループ（ＰＬＬ）に供給される参照信号の周波数制限となる。
【発明の開示】
【０００４】
本発明の一つの目的は、従って、比較的高い周波数の参照信号を用いることができ、従って、位相ロックループ（ＰＬＬ）の最大動作周波数を上げることが可能な位相検出器を提供することにある。
【０００５】
本発明によると、これは、冒頭において記載されたタイプの位相ロックループ（ＰＬＬ）であって、以下のような特徴を有する位相ロックループ（ＰＬＬ）によって達成される。つまり、本発明によると、位相検出器は、参照信号と複数の相対的に位相シフトされた信号の一つ信号との２元乗積(binary multiplication)によって前記周波数制御信号の第一の信号を得るための手段と、複数の相対的に位相シフトされた信号の二元乗積により前記周波数制御信号の第二の信号を得るための手段とを備える。これら信号の積は、組合せＡＮＤゲートによって実現される。本発明による位相検出器は、フリップフロップも組合せフィードバックも存在しないために、従来の技術において開示される位相検出器よりも高い動作周波数を有する。
【０００６】
本発明の一つの実施例においては、相対的に位相シフトされた信号は、第一のチャージポンプとループフィルタとに結合された電圧制御発振器によって生成された入力信号を有するスプリッタによって生成される。電圧制御発振器によって生成された信号は、相対的に同一の周波数を有するが、相対的に位相がシフトされた２つの成分に分割される。こうして分割された信号が上述の位相検出器に入力される。理想的には、こうして分割された信号間の位相差は、位相検出器の線形な範囲が最大となるように、９０度とされる。分割された信号間の９０度なる位相シフトが重要ではないことがシミュレーションから確認されているとともに実験的に測定されている。更に、この位相検出器は、これら信号のデューティサイクルにも依存しないため、このスプリッタによって生成される信号のデューティサイクルは２５％から７５％の間であればよい。このため、このスプリッタは、比較的安価な構成要素を用いて実現することができ、位相ロックループ（ＰＬＬ）の全体としてのコストを削減することができる。
【０００７】
本発明のもう一つの実施例においては、このスプリッタは、電圧制御発振器によって生成された信号を受ける二元除算器(binary divider)を備え、第二のフリップフロップに環状結合された第一のフリップフロップを有する２分割回路(divide by tow circuit)に対するクロック信号として用いられる二進信号を生成し、これらフリップフリップフロップが上述の相対的に位相シフトされた信号を生成する。これら２つのフリップフロップはエッジトリガされ、第一のフリップフロップは１なる状態から０なる状態への遷移においてトリガされ、第二のフリップフロップは０なる状態から１なる状態への遷移においてトリガされる。この構成は比較的高い動作周波数を可能にし、生成される信号が互いに直交する。
【０００８】
さらに単純な構成として、スプリッタを電圧制御発振器（ＶＣＯ）の出力に直接に結合すると、本発明のもう一つの実施例で示されるように比較的高い周波数で動作する。この状態においては、インバータに結合された遅延線が用いられる。遅延線は、光通信で用いられている遅延線のように比較的高い周波数の信号が用いられる場合は、チップ内に簡単に実現することができる。信号間の相対的な位相シフト及びこれらのデューティサイクルは、重要ではないため、遅延線を用いるこの解決手段は、比較的安価な解決手法であり、比較的安価な位相ロックループ（ＰＬＬ）を得るのに寄与する。
【０００９】
前述したように、この位相検出器の最大線形範囲は、分割された信号が９０度なる相対位相シフトを有するとき、つまり直交信号となるときに得られる。直交信号を得るための比較的単純な方法は、直交発振器を用いることである。直交発振器は、実質的に、相対的に９０度だけ位相シフトされた信号を生成する。前述のように、直交信号の位相シフトは、位相ロックループ（ＰＬＬ）にとって、それほど重要ではなく、このため、直交発振器の設計パラメータもそれほど重要ではない。したがって、この直交発振器は、技術的に高い性能が要求される直交発振器と比較してより簡単に実現することができる。
【００１０】
本発明のもう一つの実施例においては、位相ロックループ（ＰＬＬ）は、更に、参照信号と相対的に位相シフトされた信号とを受け、アップ周波数検出信号とダウン周波数検出信号とを生成する周波数検出器を備える。この周波数検出器によって生成された信号は、ループフィルタに結合された第一のチャージポンプに入力される。好ましくは、この周波数検出器は、参照信号によって駆動される第三および第四のフリップフロップを備え、これらのフリップフロップは、それらの入力の所に相対的に位相シフトされた信号を受ける。これらフリップフロップの出力は、第五のフリップフロップの入力端子に結合される。この位相検出器は、第五のフリップフロップによってその出力の所に生成される信号と第四のフリップフロップの反転出力の所に得られる信号との二元乗積によってアップ周波数検出信号を生成する。この周波数検出器は、さらに、第四のフリップフロップの反転出力の所に得られる信号と第五のフリップフロップの反転出力の所に得られる信号との二元乗積によってダウン周波数検出信号を生成する。反転出力信号は、非反転出力(output having no bar)によって生成される出力と互いに反対の位相関係を有する。多くの組合せ及びシーケンシャル回路、例えば、マルチプレクサ、フリップフロップ等は、正規(normal)出力と反転出力とを有する。２つのＡＮＤ−ゲートが第一のチャージポンプ２０１を直接に制御することができる信号を生成するために追加される。位相ロックが達成された後は、これら信号は低値にとどまるが、このことは、これら信号によって制御される第一のチャージポンプは、ＰＬＬの出力の位相雑音及びスプリアス信号に寄与しないことを意味する。
【００１１】
本発明の上述の及び他の態様及び長所が添付した図面を参照した本発明の幾つかの実施例についての以下の説明から明らかになる。
【発明を実施するための最良の形態】
【００１２】
図１は本発明による位相ロックループ（ＰＬＬ）を示す。この位相ロックループ（ＰＬＬ）は、参照信号Ｒｅｆと相対的に位相がシフトされた信号Ｉ、Ｑとの間の位相差を決定するための位相検出器１００を備え、位相検出器１００はアップ信号Ｕと、ダウン信号Ｄを生成する。これらアップ信号Ｕとダウン信号Ｄは、ループフィルタ２０３に結合された第一のチャージポンプ２０１、つまりブロック１０１に供給される。図２に示すように、位相検出器１００内において、アップ信号Ｕは、参照信号Ｒｅｆと相対的に位相シフトされた信号Ｉ、Ｑの一つとの二元乗積１０によって得られ、ダウン信号Ｄは、相対的に位相シフトされた信号Ｉ、Ｑの二元乗積２０によって得られる。図１に戻り、この位相ロックループ（ＰＬＬ）は、参照信号Ｒｅｆと相対的に位相シフトされた信号Ｉ、Ｑとを受信し、ループフィルタ２０３に結合された第二のチャージポンプ２０２に入力されるアップ周波数検出信号ＵＦＤとダウン周波数検出信号ＤＦＤとを生成する周波数検出器１０４を更に備える。この位相ロックループ（ＰＬＬ）は、第一のチャージポンプ２０１に結合されたループフィルタ２０３の出力信号によって制御される周波数を有する信号をその出力端で供給する電圧制御発振器（ＶＯＣ）１０２を更に備える。電圧制御発振器（ＶＯＣ）１０２の出力信号はスプリッタ１３に入力され、相対的に位相シフトされた信号ＱとＩを生成する。これら信号の積は、図２に示すように組合せＡＮＤゲートによって実現される。信号Ｕが参照信号Ｒｅｆと信号Ｑとの乗算によって得られ、信号Ｄが位相シフトされた信号ＱとＩとの乗算によって得られる。これら信号ＵとＤは、それぞれ、信号Ｉ、ＱとＲｅｆ、Ｉ或いはＲｅｆとＱとの間の二元積(binary product)として得ることもできることに注意する。この選択は、位相ロックループ（ＰＬＬ）内に用いられる発振器のタイプに依存する。フリップフロップも組合せフィードバックも存在しないために、本発明による位相検出器は、従来の技術と比較して、より高い動作周波数を有する。理想的には、Ｑ信号の立上りエッジの方がＩ信号の立上りエッジより９０度だけ進むようにされる。
【００１３】
次に、位相検出器１００の動作原理を図３を用いてより効果的に説明する。図３は、位相検出器１００のフェーズ・エラーに対する応答を、ａ）信号Ｉの方が参照信号より進んでいる場合と、ｂ）信号Ｉの方が参照信号より遅れている場合について示す図である。図３に示されるように、Ｄパルスの長さは一定で、ＩとＱ間の位相差のみに依存する。位相検出器１００によって提供される情報は、その長さが位相ロックループ（ＰＬＬ）のフェーズ・エラーに依存するアップ信号Ｕである。これらアップ信号Ｕとダウン信号Ｄが第一のチャージポンプ２１０に供給されるとき、位相ロックループ（ＰＬＬ）のループフィルタ２０３内で汲み出される電荷は、零度を中心とする位相差に関しての、位相差に線形的に依存する。このことは、図４ａから説明することができる。図４ａでは、チャージポンプの平均電流(mean charge pump current)が位相ロックループ（ＰＬＬ）への入力の位相差の関数としてプロットされている。このグラフは、位相検出器１００と第一のチャージポンプ２０１の利得が、Ｉｃｐ／２πによって与えられることを示している。ここで、Ｉｃｐは、チャージポンプの最大電流(maximum charge pump current)を表す。第一のチャージポンプ２０１とループフィルタ２０３との統合動作(integrating action)のために、位相ロックループ（ＰＬＬ）は、図４に示されるように、参照信号の立上りエッジとＩ信号の立上りエッジとの間のフェーズ・エラーを０度にロックする。Ｕ及びＤパルスと、対応する第一のチャージポンプ２０１の電流とは、位相ロックループ（ＰＬＬ）がロックされているときは、互いに相殺し合うために、従来の位相・周波数検出器が用いられる場合と同じように、リファレンスブレークスルー(reference breakthrough)は小さくなり、結果として、スプリアスのピークも小さくなる。
【００１４】
図４ａに、位相検出器と第一のチャージポンプ２０１の直交特性(quadrature quality)に対する応答の依存性を示す。位相検出器が線形性を示す範囲は、Ｑ信号とＩ信号間の位相シフトによって影響されるが、位相検出器の利得は、位相ロックループ（ＰＬＬ）のロッキングポイントと同様に、影響されることはない。この理由は、位相検出器は、事実上、参照信号Ｒｅｆの立上りエッジとＩ信号の立上りエッジとの間の時間差を測定しているためである。Ｕ信号とＤ信号の“再設定(resetting)”は、両方のＡＮＤゲート内において、信号Ｑの一つの共通の立下りエッジによって行なわれる。線形領域の範囲は、−π＜△Φ＜Φｑ  の間となり、ここで、△Φｑは信号ＩとＱ間の位相差を表し、△Φは位相ロックループ（ＰＬＬ）のフェーズ・エラーを表す。理想的な直交性を有する場合、つまり、Ｉ信号とＱ信号が互いに９０度だけ位相シフトされている場合は、線形性の範囲は、−π／２とπ／２との間となる。図４ｂからわかるように、利得と位相ロックループ（ＰＬＬ）のロック状態におけるフェーズ・エラーとは、参照信号Ｒｅｆのデューティサイクルにも依存しない。ここにはプロットされてないが、これらは、Ｉ及びＱのデューティサイクルにも依存しない。線形領域は、デューティサイクルの偏差（ｄｅｖｉａｔｉｏｎｓ）により影響される。参照信号のデューティサイクルが５０％より低い場合は、線形領域は、−π／２＜△Φ＜２π（ＤＣ−１／４）の間となる。ここで、ＤＣは参照信号のデューティサイクルを表す。ＤＣが５０％より大きな場合は、線形領域は、２π（３／４−ＤＣ）＜△Φ＜π／２の間となる。ここで指摘しておきたいことは、位相検出器１００の正常な動作のためには、参照信号のデューティサイクルは、概ね２５％から７５％の範囲となることを必要とされる。デューティサイクルが５０％である場合は、線形レンジは、−π／２からπ／２の間となる。提唱される位相検出器１００の殆ど全てのアプリケーションにおいて、線形領域の、信号のデューティサイクル及び直交特性への依存性は問題とはならない。
【００１５】
ここで、R.Farjad-radらによって著され、ISSCC Dig.Tech. Papers, pp. 76-77, Feb. 2002に掲載された文献"A 0.2 - 2 GHz, 12 mW Multiplying DLL for Low-Jitter Clock Synthesis in Highly Integrated Data Communication Chips"において、一見したところ、提唱される検出器１００と幾分類似する位相検出器が開示されていることに注意する。ただし、文献においては、Ｕ及びＤパルスの長さは、位相ロックループ（ＰＬＬ）がロック状態にあるときは、零に接近する。ＡＮＤ−ゲートの出力電圧も、チャージポンプの電流源も、無限に速いわけではないために、この文献に提唱されている構造はデッドゾーン問題(dead-zone problem)を抱える。このことは、位相検出器とチャージポンプの組合せの利得が、位相差が０度近傍に著しく低下することを意味する。ところが、本明細書に開示される位相検出器１００は、この問題を有さない。これは、Ｕ及びＤ信号は、位相ロックループ（ＰＬＬ）がロック状態のとき、ＡＮＤ−ゲートでのこれら信号間にはオーバラップが存在するため、約２５％のデューティサイクルを有することによる。上述の文献においては、３入力のＡＮＤゲートが用いられるが、これらは、提唱される位相検出器１００内で用いられる２入力のＡＮＤゲートより一般には低速である。更に、従来技術による文献において提唱される手法においては、位相シフトされた差分信号、すなわち相対的に１８０度だけシフトされた信号が用いられ、加えて、追加の選択論理回路と、追加のマルチプレクサが必要となり、この回路は、本明細書に開示される回路よりも、コストが高くなる。加えて、この従来技術による位相検出器において用いられる信号と、本明細書の位相検出器において用いられる信号との間にはなんの類似性も認められない。
【００１６】
上述の考察からわかるように、信号ＱとＩとの間の理想的な位相シフトは９０度であること、つまり、これら信号が直交することである。直交信号は様々なモードにて得ることができる。
【００１７】
図５は、本発明による信号スプリッタを示す。このスプリッタ１０３は、電圧制御発振器１０２によって生成された信号を受け取る二進分割器(binary divider)１１３を備える。スプリッタ１０３は、クロック信号として、２分割回路(divide by two circuit)によって用いられる二進信号を生成する。この２分割回路は、第一の双安定回路Ｑ１、Ｄ１、／Ｃｋ１と、これと環状結合された第二の双安定回路のＱ２、／Ｑ２、Ｄ２、Ｃｋ２とを備え、相対的に位相シフトされた信号Ｉ、Ｑを生成する。これら双安定回路は、例えば、Ｄフィリップフロップ或いはＤラッチから形成される。これら第一および第二の双安定回路は、周波数分割器１１３の最後の２つの段として形成することもできる。これら信号ＩとＱは、実質的に直交し、従って、位相ロックループ（ＰＬＬ）は実質的に線形となる。
【００１８】
図６は、本発明による信号スプリッタ１０３のもう一つの実施例を示す。このスプリッタ１０３は、遅延線１１０とインバータ１１１との直列結合を備えている。この方式は、スプリッタ１０３が電圧制御発振器（ＶＣＯ）１０２の出力に直接に結合され、従って、これが、光ネットワークアプリケーションのように、比較的高い周波数で動作する場合に適用される。この場合は、インバータに結合された遅延線を用いることもできる。遅延線は、光通信において用いられるように、比較的高い周波数の信号が含まれる場合は、簡単に実現することができる。信号間の相対的な位相シフト及びそれらのデューティサイクルが重要ではないために、遅延線を用いる解決手法は、比較的安価であり、比較的安価な位相ロックループ（ＰＬＬ）を得ることに寄与する。遅延線によって付加されるジッタは、これが第一のチャージポンプ２０１のＵ及びＤの両電流源にエラーが相殺されるように転送されるために、位相ロックループ（ＰＬＬ）の出力に影響を与えることはない。更に、電圧制御発振器１０２を直交発振器とし、これにより、Ｑ及びＩ信号が発振器１０２によって直接に生成されるようにしてもよい。この場合は、図６に示される信号スプリッタ１０３は、遅延線を必要としない。
【００１９】
図７は、本発明の一つの実施例による周波数検出器を示す。この周波数検出器１０４は、参照信号Ｒｅｆによって駆動される、第三のフリップフロップＤ３、Ｑ３、Ｃｋ３および第四のフリップフロップＤ４、Ｑ４、／Ｑ４、Ｃｋ４とを備える。これら第三および第四のフリップフロップは、それらの入力Ｄ３、Ｄ４の所に、相対的に位相シフトされた信号Ｉ、Ｑを受ける。これらフリップフロップの出力Ｑ３、Ｑ４は、第五のフリップフロップＤ５、Ｃｋ５、Ｑ５、／Ｑ５の入力端子Ｄ５、Ｃｋ５に結合される。位相検出器１０４は、第五のフリップフロップＤ５、Ｃｋ５、Ｑ５、／Ｑ５によってその出力Ｑ５の所に生成される信号と、第四のフリップフロップＤ４、Ｃｋ４、Ｑ４、／Ｑ４の反転出力(bar-output)／Ｑ４の所に得られる信号との二元乗積によって得られるアップ周波数検出信号ＵＦＤを生成する。周波数検出器１０４は、第四のフリップフロップＤ４、Ｃｋ４、Ｑ４、／Ｑ４の反転出力／Ｑ４の所に得られる信号と、第五のフリップフロップＤ５、Ｃｋ５、Ｑ５、／Ｑ５の反転出力／Ｑ５の所に得られる信号との二元乗積によって得られるダウン周波数検出信号ＤＦＤを更に発生する。反転出力信号(bar-output signal)は、非反転出力(output having no bar)によって生成される信号と反対の位相関係にある。多くの組合せ及びシーケンス回路、例えば、マルチプレクサ、フリップフロップ等は、正規(normal)出力と、反転(bar)出力を有する。２つのＡＮＤ−ゲートが第一のチャージポンプ２０１を直接に制御することができる信号を生成するために加えられる。いったん位相ロックが達成されると、これら信号は低値にとどまり、これは、これら信号によって制御される第一のチャージポンプ２０１が位相ロックループ（ＰＬＬ）の出力の位相雑音及びスプリアス信号に寄与することはないことを意味する。
【００２０】
図８は、本発明によるチャージポンプとループフィルタを示す。図１において１０１として特定されたブロックは、ループフィルタ２０３に結合された第一のチャージポンプ２０１および第二のチャージポンプ２０２を備えている。第一のチャージポンプ内に含まれるスイッチは相対的に位相シフトされた信号ＵとＤによって制御され、第二のチャージポンプ２０２内に含まれるスイッチは信号ＵＦＤとＤＦＤによって制御される。更に、第一のチャージポンプ２０１内では、上述の電流が用いられ、これが電流Ｉｃｐとして示されている。ループフィルタ２０３は低域通過構造を有し、第一のチャージポンプ２０１と第二のチャージポンプによって供給される信号は、ループフィルタ２０３内の異なるエントリを有している。ループフィルタ２０３は、電圧制御発振器（ＶＣＯ）１０２に、信号Ｕ、Ｄ、ＵＦＤ、ＤＦＤに依存し、従って、参照信号Ｒｅｆと相対的に位相がシフトされた信号Ｉ、Ｑとの間の位相及び周波数の差に依存する信号を供給する。位相ロックループ（ＰＬＬ）は、位相検出器のみを有するようにすることもできることがわかる。この場合は、第二のチャージポンプ２０２と、周波数検出器１０４は最早不要となる。
【００２１】
本発明の保護の範囲はここで説明された実施例に制限されるものではない。また、本発明の保護の範囲はクレーム中の参照符号によっても制限されるものでもない。“構成される／備える(comprising)”なる語句はクレーム中に記載されるもの以外のパーツを排除するものではない。ある要素の前に置かれる冠詞“ａ(n)”は、それら要素が複数存在することを排除するものではない。本発明のパーツ(part)を形成する手段は、専用のハードウェアの形態にて実現することも、プログラムされた専用のプロセッサ(programmed purpose processor)の形態にて実現することもできる。本発明の範囲は新たな個々の特徴(each new feature)にも、これら特徴の組合せにも及ぶものである。
【図面の簡単な説明】
【００２２】
【図１】本発明による位相ロックループを示す図である。
【図２】本発明の一つの実施例による位相検出器を示す図である。
【図３ａ】位相検出器のフェーズ・エラーに対する応答を、信号Ｉの方が参照信号Ｒｅｆより進んでいる場合について示す図である。
【図３ｂ】位相検出器のフェーズ・エラーに対する応答を、信号Ｉの方が参照信号Ｒｅｆより遅れている場合について示す図である。
【図４ａ】チャージポンプの平均電流を、フェーズ・エラーの関数として、スプリットされた信号間の位相シフトに対する依存性の観点から示す図である。
【図４ｂ】チャージポンプの平均電流を、フェーズ・エラーの関数として、参照信号のデューティサイクルに対する依存性の観点から示す図である。
【図５】本発明の一つの実施例による信号スプリッタを示す図である。
【図６】本発明による信号スプリッタのもう一つの実施例を示す図である。
【図７】本発明の一つの実施例による周波数検出器を示す図である。
【図８】本発明によるチャージポンプとループフィルタを示す図である。
【図１】
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【図２】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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2005537740.tif 000012
2005537740.tif 000013