(57)【要約】チャネル・ボディ・ドーピング領域及びその関連ボディドリフト領域接合部と、ゲート絶縁層を堆積するための領域と、トレンチの側壁のためのフィールド層段の棚の深さとを多重エネルギー大傾斜角打込み（ＬＡＴｉｄ）手法を使用して自己整合させるトレンチ内のゲートを含む自己整合型二重酸化物ＵＭＯＳＦＥＴ素子及びその製造方法。ＬＡＴｉｄ手法の複数のエネルギーレベルのうちの一つは、ＬＯＣＯＳマスクの最上部窒化シリコン層に損傷を与えるように最適化される。ＬＡＴｉｄ手法のその他のエネルギーレベルは、トレンチに隣接する基板メサ内のチャネル・ボディ領域の形成のためのものである。打込みは、多重エネルギーレベルでのチャネル・ドーパントの打込みのために同じ傾斜角を使用して行われる。
2005505138.tif 000002
【特許請求の範囲】
【請求項１】
側壁及び床を有するトレンチを基板内にエッチングするステップと、
それぞれのボディドリフト領域接合部を有するチャネル・ボディ・ドーピング領域とゲート絶縁層を堆積するための領域と多重エネルギーレベルでのチャネル・ドーパントの打込みによる前記トレンチの側壁のフィールド絶縁層段の深さとを自己整合させることによって前記トレンチ内にゲートを生成するステップと、
ソース及びドレインを形成するステップと、
を備えていることを特徴とする自己整合型二重酸化物ＵＭＯＳＦＥＴの形成方法。
【請求項２】
第１の厚さを有する絶縁層を含むマスクを前記トレンチ内と前記基板上とに堆積するステップを更に備え、前記自己整合させるステップは、
ボディドリフト領域接合部を有するチャネル・ボディ・ドーピング領域を形成するために前記トレンチの側壁に隣接する基板メサに前記マスクを通して第１のエネルギーレベルでチャネル・ドーピングを打ち込むステップと、
前記ボディドリフト領域接合部に沿って前記マスクの一部に損傷を与えるために第２のエネルギーレベルでチャネル・ドーピングを打ち込むステップと、を含んでおり、
前記マスクの損傷部分は、前記ゲート絶縁層を堆積するための領域と前記フィールド絶縁層段の深さとを画定するものであることを特徴とする請求項１に記載の方法。
【請求項３】
前記第１のエネルギーレベルでの打込みステップと前記第２のエネルギーレベルでの打込みステップとは、同じ角度で同時に行われることを特徴とする請求項２に記載の方法。
【請求項４】
前記第１のエネルギーレベルでの打込みステップと前記第２のエネルギーレベルでの打込みステップとは、同じ角度で順次に行われることを特徴とする請求項２に記載の方法。
【請求項５】
前記チャネル・ドーピングは、前記基板メサの中心において最も高いことを特徴とする請求項２に記載の方法。
【請求項６】
前記チャネル・ボディ領域は、Ｐチャネル・ドーパントをドーピングされることを特徴とする請求項５に記載の方法。
【請求項７】
前記打込みステップは、多重エネルギー大傾斜角打込み手法を使用して行われることを特徴とする請求項２に記載の方法。
【請求項８】
前記ゲート絶縁層を堆積するための領域を画定するチャネル・ボディ・ドーピング領域の周辺表面を露出するために前記マスクの損傷部分を除去する一方、前記ボディドリフト領域接合部と実質的に自己整合する前記側壁上の深さに前記フィールド層段を同時に形成するステップと、
前記側壁上のフィールド層段から前記チャネル・ボディ・ドーピング領域の露出した周辺表面の上に第２の厚さを有する前記ゲート絶縁層を形成するステップと、
前記ゲート絶縁層と前記絶縁層とによりインタフェースされた多結晶シリコン領域を前記トレンチ内に形成するステップと、を更に備え、
前記第２の厚さは、チャネル性能に関して最適化され、前記第１の厚さは、電圧操作に関して最適化されることを特徴とする請求項２に記載の方法。
【請求項９】
前記ゲート絶縁層を形成するステップは、シリコンの部分酸化プロセスを含むことを特徴とする請求項８に記載の方法。
【請求項１０】
前記除去するステップは、窒化シリコン層を除去し、それによって厚い絶縁層を露出させるために、前記マスクの損傷部分を燐酸でウェット・エッチングするステップを含むことを特徴とする請求項８に記載の方法。
【請求項１１】
前記除去するステップは、前記露出した厚い絶縁層を除去するために、前記露出した厚い絶縁層を希釈フッ化水素溶液でウェット・エッチングするステップを更に含むことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記マスクはまた、前記厚い絶縁層上に堆積した窒化シリコン層を含み、
前記除去するステップは、前記ゲート絶縁層の形成後に、前記窒化シリコン層の残余部分を除去するステップを含むことを特徴とする請求項１１に記載の方法。
【請求項１３】
基板内に形成された側壁及び床を有するトレンチと、
基板メサ内に形成されたボディドリフト領域接合部を有するチャネル・ボディ・ドーピング領域と、
ゲート絶縁層が堆積された領域と前記トレンチの側壁のためのフィールド層段の深さとを有する、前記トレンチ内のゲートと、
前記チャネル・ボディ・ドーピング領域に連結されたソースと、
前記基板に連結されたドレインと、を備え、
前記ゲート絶縁層が堆積された領域とフィールド層段の深さとの両者は、多重エネルギーレベルでのチャネル・ドーパントの打込みによる前記チャネル・ボディ・ドーピング領域とボディドリフト領域接合部との整合及び形成によって自己整合されていることを特徴とする自己整合型二重酸化物ＵＭＯＳＦＥＴ素子。
【請求項１４】
前記多重エネルギーレベルでの前記チャネル・ドーパントの打込みは、同じ角度で同時に行われることを特徴とする請求項１３に記載の素子。
【請求項１５】
前記多重エネルギーレベルでの前記チャネル・ドーパントの打込みは、同じ角度で順次に行われることを特徴とする請求項１３に記載の素子。
【請求項１６】
前記側壁の底部、及び、前記ボディドリフト領域接合部に実質的に整合しているフィールド層段を形成する棚を有する床の内側を被覆するフィールド酸化物層と、
前記トレンチ内に堆積され、前記フィールド酸化物層とゲート酸化物層とをインタフェースする多結晶シリコン領域と、
を更に備えていることを特徴とする請求項１３に記載の素子。
【請求項１７】
前記ゲート酸化物層は、前記側壁の上部に沿って前記棚に向かって下方に且つ前記基板メサに沿って、チャネル・ボディ・ドーピング領域に近接並置されており、
前記フィールド酸化物層は第１の厚さを有し、前記ゲート酸化物層は前記第１の厚さより薄い第２の厚さを有していることを特徴とする請求項１６に記載の素子。
【請求項１８】
前記第２の厚さは、チャネル性能に関して最適化され、前記第１の厚さは、電圧操作に関して最適化されていることを特徴とする請求項１７に記載の素子。
【請求項１９】
チャネル・ボディ・ドーピング領域は、Ｐチャネル・ドーパントから形成されることを特徴とする請求項１３に記載の素子。
【請求項２０】
前記Ｐチャネル・ドーパントは、前記基板メサの中心において最も高いことを特徴とする請求項１９に記載の素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を形成するための方法に関し、また特に、チャネル・ボディ・ドーピング領域及びその関連接合部と、ゲート酸化物層を堆積するための領域と、トレンチの側壁のためのフィールド層段の深さとを多重エネルギーレベルでのチャネル・ドーパントの打込みを用いて自己整合させる自己整合型二重酸化物ＵＭＯＳＦＥＴ素子を形成するための方法に関する。
【背景技術】
【０００２】
米国特許第５，６３７，８９８号は、トレンチ側壁に沿った二重酸化物厚さとドリフト領域における非均一性ドーピング・プロファイルとを有する縦型低電圧ＭＯＳＦＥＴ構造を記述している。素子のドレイン領域の非均一性ドーピング・プロファイルの概念は、特許第５，３００，４４８号と第５，２４６，８７０号とに最初に開示され、二重酸化物ＵＭＯＳＦＥＴの概念と実施は、１９９２年のＩＥＥＥ  ＩＳＰＳＤシンポジウム会報の第３００頁にＹ．ババら（Y. Baba et al.）によって最初に報告された。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
トレンチＵＭＯＳ素子構造の有用性は、シミュレーションによって実証されているが、性能の有利さを達成するためにこれらの構造体を製造しようとする試みは極めて複雑であって、自己整合型ではなかった。
【課題を解決するための手段】
【０００４】
本発明は、チャネル・ボディ・ドーピング領域及びその関連ボディドリフト領域接合部と、ゲート酸化物層を堆積するための領域と、トレンチの側壁のためのフィールド層段の深さとを多重エネルギーレベルでのチャネル・ドーパントの打込みによって自己整合させることによってゲートを生成するステップを含む自己整合型二重酸化物ＵＭＯＳＦＥＴを形成するための方法に取り組んでいる。
【０００５】
本発明は更に、ゲート絶縁層が堆積された領域と前記トレンチの側壁のためのフィールド層段の深さとを有する、前記トレンチ内のゲートを含む自己整合型二重酸化物ＵＭＯＳＦＥＴ素子であって、前記ゲート絶縁層が堆積された領域とフィールド層段の深さとの両者が多重エネルギーレベルでのチャネル・ドーパントの打込みによる前記チャネル・ボディ・ドーピング領域とボディドリフト領域接合部との整合と形成とによって自己整合されている、自己整合型二重酸化物ＵＭＯＳＦＥＴ素子に取り組んでいる。
【発明を実施するための最良の形態】
【０００６】
図１、２、３、４を参照すると、本発明の方法は、ＵＭＯＳタイプの素子１０'"のトレンチ側壁の製造時の種々の段階における構造の模式表現に関連して詳細に説明されるであろう。ゲート酸化物層５０及び厚い酸化物層３０は、「酸化物」とも称される二酸化シリコンで作られた絶縁層である。しかしながら、低い誘電率を有する如何なる絶縁性誘電体でも使用可能であろう。
【０００７】
一般に本発明の方法は、ＵＭＯＳ素子のトレンチ側壁２２、２４の一部分の選択的酸化を使用し、またゲート３５ａ又は３５ｂのための選択的酸化形状に、Ｐチャネル・ボディ・ドーピング領域５５ａ、５５ｂ、５５ｂを形成するチャネル打込みの自己整合を組み込んでいる。好適な実施形態では、トレンチ側壁２２、２４上に誘電体マスク（窒化シリコン層４０及び厚い酸化物層３０）の一部を打ち込んで損傷を与えるために、またチャネル形成のためのＰチャネル・ボディ・ドーピング領域５５ａ、５５ｂ又は５５ｃを形成するために損傷マスクを通してＰチャネル・ドーパントを打ち込むために、多重エネルギー大傾斜角打込み（ＬＡＴｉｄ）が使用される。結果として得られる構造体は、Ｐチャネル・ボディ・ドーピング領域５５ａ、５５ｂ、５５ｃがトレンチ２０ａのゲート酸化物／フィールド酸化物フィールド層段５２ａ、５２ａ'とトレンチ２０ｂのゲート酸化物／フィールド酸化物フィールド層段５２ｂ、５２ｂ'とに自己整合する自己整合型トレンチ・ゲートＵＭＯＳ素子１０'"である。薄いゲート酸化物層５０は、それぞれのトレンチ２０ａ、２０ｂ内の多結晶シリコン領域６０ａ、６０ｂによってフィールド・プレート化され、その結果、ボディドリフト領域接合部Ｊａ、Ｊｂ、Ｊｃに小さな電界を発生させる。より厚いフィールド酸化物（厚い酸化物層３０）は、電圧操作固有の「オン」抵抗性能係数を改善するためにトレンチの残余部分で使用される。自己整合型チャネル・ボディ・ドーピング領域及びその関連ボディドリフト領域接合部と、ゲート酸化物層５０と、トレンチ２０ａのフィールド層段５２ａ、５２ａ'と、トレンチ２０ｂのフィールド層段５２ｂ、５２ｂ'とを形成するために、ホウ素の多重エネルギー大傾斜角打込み（ＬＡＴｉｄ）プロセスとシリコンの選択的部分酸化（ＬＯＣＯＳ）とが使用される。
【０００８】
図１に示すように、限定なしに、半導体あるいはシリコン基板といった基板１２が用意される。基板１２は、各々が深さ約４ミクロンのトレンチ２０ａ、２０ｂと基板メサ１４ａ、１４ｂ、１４ｃとを形成するためにエッチングされる。それから、各トレンチ２０ａ、２０ｂの側壁２２、２４及び床２６と基板メサ１４ａ、１４ｂ、１４ｃとを含むエッチング済み基板１２の上に厚い熱酸化物（絶縁）層３０の成長及び／又は堆積が行われる。その後、この厚い酸化物層３０の上に後続の窒化シリコン層４０が均等に堆積されて、図１に示すような層状のトレンチ被エッチング構造１０が形成される。窒化シリコン層４０及び厚い酸化物層３０は、シリコンの部分酸化（ＬＯＣＯＳ）プロセスで使用されるマスキング層である。
【０００９】
この例示的実施形態では、厚い酸化物層３０は、約１２００オングストローム（１２００Å）である。
【００１０】
また図２を参照すると、層状トレンチ被エッチング構造１０の最上部窒化シリコン層４０には、多重エネルギー大傾斜角打込み（ＬＡＴｉｄ）手法を使用してホウ素（Ｂ）が打ち込まれる。その結果得られる構造は、今後「自己整合型構造１０'"」と称することもある。平行矢印１１Ｂと平行矢印１１Ｂ'とによって表されるホウ素（Ｂ）の打込みは、基板１２の表面の矢印Ｎによって表される法線に関して矢印１又は矢印２によって表される傾斜角αで打ち込まれる。
【００１１】
下記の説明から分かるように、多重エネルギーレベルでのホウ素（Ｂ）のＬＡＴｉｄ打込みは、Ｐチャネル・ボディ・ドーピング領域５５ａ、５５ｂ又は５５ｃとそのそれぞれのボディドリフト領域接合部Ｊａ、Ｊｂ又はＪｃとを、ゲート酸化物層を堆積するための領域４５ａ、４５ｂ、４５ｃとトレンチ２０ａ又は２０ｂの側壁２２又は２４のためのフィールド層段５２ａ、５２ａ'、５２ｂ又は５２ｂ'の深さＤとに、同時又は順次に自己整合させる。
【００１２】
ホウ素（Ｂ）のＬＡＴｉｄ打込みは、ホウ素を打ち込まれた窒化シリコン層４０のこれらの領域に損傷を与え、それによってゲート酸化物層５０を堆積するための領域４５ａ、４５ｂ、４５ｃを、それぞれＰチャネル・ボディ・ドーピング領域５５ａ、５５ｂ、５５ｃに自己整合させる。言い換えれば、ホウ素のＬＡＴｉｄ打込みは、窒化シリコン層４０の弱体化を実施して、湿式化学腐食液内での損傷領域のエッチング速度を増加させる。湿式化学腐食液の使用は、図３に関して以下詳細に説明する。ホウ素のＬＡＴｉｄ打込みは、基板メサ１４ａ、１４ｂ、１４ｃの上面に亘って行われる。更に、傾斜角αは、側壁２２、２４に沿ってトレンチ２０ａ、２０ｂに予め決められた深さＤにホウ素が打ち込まれることを可能にする。図示のように矢印１１Ｂの矢印５は、トレンチ２０ａのトレンチ側壁２２とメサ１４ａとの接合部によって画定されるコーナー１８ａ（図１）に本質的に接しており、近似的にトレンチ２０ａの深さＤの位置でトレンチ２０ａの側壁２４に沿った窒化シリコン層４０と交差してこれを貫通する。同様に、矢印１１Ｂ'の矢印５'は、トレンチ２０ｂの側壁２４とメサ１４ｃとの接合部によって画定されるコーナー１８ｃ（図１）に本質的に接しており、近似的にトレンチ２０ｂの深さＤの位置でトレンチ２０ｂの側壁２２に沿った窒化シリコン層４０と交差してこれを貫通する。
【００１３】
平行矢印１１Ｂと平行矢印１１Ｂ'として表されるホウ素（Ｂ）のＬＡＴｉＤ打込みは、トレンチ２０ａの側壁２４とトレンチ２０ｂの側壁２２と基板メサ１４ｂのコーナー１８ｂ、１８ｂ'と基板メサ１４ｂの最上部とを通して打ち込まれる。しかしながら、ホウ素（Ｂ）のＬＡＴｉＤ打込みはまた、トレンチ２０ａの側壁２２とトレンチ２０ｂの側壁２４と基板メサ１４ａ、１４ｃのコーナー１８ａ、１８ｃと基板メサ１４ａ、１４ｃの表面とに沿ってもそれぞれ行われる。
【００１４】
この好適な実施形態では、トレンチ２０ａ、２０ｂの側壁２２、２４への打込みは、第三次元において完全３６０度打込み範囲を得るために、表面法線に関して連続的にウェハをスピン即ち回転させることによって同時に行われる。ウェハが１８０度回転すると打込みは、メサ１４ｂの右側面からメサ１４ｂの左側面に切り替わる。代替として、もしウェハが表面法線に関して連続的に回転することができなければ、３６０度の打込みを実施するために四分円又は八分円打込みストップを使用することができる。このような代替手段は、打込み回転を連続回転から選択的角度ステップへと離散化する。
【００１５】
ホウ素のＬＡＴｉｄ打込みは、多数の（多重）エネルギーレベルで行われる。これらのエネルギーレベルの一つは、窒化シリコン層４０に損傷を与えるように最適化される。この例示的実施形態では、ホウ素打込みに関して窒化シリコン層４０に損傷を与えるために１０５０ｅｋＶの範囲のエネルギーレベルが使用される。この他のエネルギーレベルは、縦型トランジスタ（ＭＯＳＦＥＴ）のチャネル・ボディ・ドーピング領域の形成に関するものである。ホウ素の高エネルギーＬＡＴｉｄ打込みは、窒化シリコン層４０と熱酸化層３０とを通して行われ、チャネル形成のために基板メサ１４ａ、１４ｂ、１４ｃ内にＰチャネル・ドーパントを（１５０から２００ｋｅＶのエネルギーで）堆積する。ホウ素のＬＡＴｉｄ打込みによるドーピングは、それぞれ基板メサ１４ａ、１４ｂ、１４ｃの最上部に連続的なＰチャネル・ボディ・ドーピング（ｐベース）領域５５ａ、５５ｂ、５５ｃを与える。更にこのようなｐベース領域５５ａ、５５ｂ、５５ｃのドーピングは、それぞれ基板メサ１４ａ、１４ｂ、１４ｃの中心において最も高い。多重レベルにおけるホウ素のＬＡＴｉｄ打込みは、窒化シリコン層４０が損傷を受けるときに同時にＰチャネル・ドーパントが打ち込まれるように同時に開始することができる。これに対して、Ｐチャネル・ドーパントの打込みに関するエネルギーレベル打込みと窒化シリコン層４０に損傷を与えるためのエネルギーレベル打込みとは、順次に行うことができる。しかしながら、後者に関しては、順次打込みの間にＬＡＴｉｄ打込みシステムからウェハを取外す必要はない。それによって同じ傾斜角が維持されており、自己整合の完全性が損なわれることはない。
【００１６】
Ｐチャネル・ドーパントを堆積するために使用されるホウ素の高エネルギーＬＡＴｉｄ打込みとマスクの窒化シリコン層４０に損傷を与えるために使用されるホウ素のＬＡＴｉｄ打込みとは、トレンチ２０ａ、２０ｂ及び基板メサ１４ａ、１４ｂ、１４ｃの両者に関して同じ傾斜角αで行われるので、Ｐチャネル・ボディ・ドーピング領域５５ａ、５５ｂ、５５ｃとそれらのそれぞれのボディドリフト領域接合部Ｊａ、Ｊｂ、Ｊｃと、図３で最もよく分かるゲート酸化物層５０を堆積するための領域４５ａ、４５ｂ、４５ｃと、トレンチ２０ａ、２０ｂのフィールド層段５２ａ、５２ａ'、５２ｂ、５２ｂ'の深さＤとは、総て自己整合する。
【００１７】
ここでの説明は、Ｐチャネル・ドーパントを打ち込むためのホウ素の使用に向けられているが、構造的利点を失うことなく、非限定的に、アルゴンといった他の化学種を代用することもできる。更に重要なことに、チャネル・ドーパントは、Ｐ型ドーパントに限定されない。その代わりに、Ｎ型ドーパントも使用することができる。
【００１８】
図３に示すように、ホウ素の多重エネルギーＬＡＴｉｄ打込みの後に、自己整合した領域４５ａ、４５ｂ、４５ｃを露出するように自己整合型構造１０'から窒化シリコン層４０の損傷領域とその下に近接並置された酸化物層３０のその部分とを除去するためにウェット・エッチングが使用される。言い換えれば、ホウ素のＬＡＴｉｄ打込みのときに窒化物層３０が損傷を受けなかったこれらの領域では、エッチングは殆ど又は全く起こらない。結果として得られたウェット・エッチングされた構造１０"は、図３に示されており、これは、ゲート酸化物層５５の形成のための選択的酸化成長に先立って、損傷窒化シリコン層３０と厚い酸化物層４０（マスキング層）とを除去した後に得られた構造を示している。
【００１９】
結果として得られたウェット・エッチング済み構造１０"は、二つのウェット・エッチング・プロセスの結果である。第一に、ホウ素（Ｂ）の多重エネルギーＬＡＴｉｄ打込み（図２）の後に自己整合型構造１０'は、燐酸Ｈ３ＰＯ４中でウェット・エッチングされ、窒化シリコン層４０の損傷領域は除去されるが、非損傷領域は僅かに薄くされる。第二に、損傷した窒化物層４０が除去された後に、露出した厚い酸化物層３０は、希釈フッ化水素（ＨＦ）溶液中でウェット・エッチングされて除去される。その結果、ゲート酸化物層５０を堆積するための自己整合領域４５ａ、４５ｂ、４５ｃが露出する。図示のように、基板メサ１４ａ、１４ｂ、１４ｃ上の、またトレンチ２０ａ、２０ｂの深さＤまで側壁２２、２４に沿った窒化シリコン層４０及び厚い酸化物層３０は除去され、その結果ウェット・エッチング済み構造１０″が生成される。
【００２０】
トレンチ２０ａ、２０ｂの側壁２２、２４に沿った窒化物／酸化物層状パターンは、図４に示すように、ゲート酸化物層５０を形成するために後続のＬＯＣＯＳ酸化マスクのために使用される。明白なように、基板メサ１４ａ、１４ｂ、１４ｃの各々の最上部の点々のついた領域はそれぞれ、Ｐチャネル・ボディ・ドーピング領域５５ａ、５５ｂ、５５ｃであって、これは損傷したマスク（窒化物／酸化物層４０、３０）を通しての基板メサ１４ａ、１４ｂ、１４ｃ内とトレンチ２０ａ、２０ｂの側壁２２、２４内へのホウ素の多重エネルギーＬＡＴｉｄ打込みの結果である。窒化物層４０の損傷領域は、Ｐチャネル・ボディ・ドーピング領域５５ａ、５５ｂ、５５ｃに近接並置されたトレンチ側壁２２、２４と基板メサ１４ａ、１４ｂ、１４ｃとの表面部分に実質的に対応しており、これら両者は、ホウ素の多重エネルギーＬＡＴｉｄの結果から得られたものである。従って、Ｐチャネル・ボディ・ドーピング領域５５ａ、５５ｂ、５５ｃに近接並置された側壁２２、２４の露出部分に関する酸化物／窒化物マスク（窒化物／酸化物層４０、３０）内の段は、図４の下方に記載のように、フィールド層段５２ａ、５２ａ'及び５２ｂ、５２ｂ'の棚の基礎になり、また打ち込まれたＰチャネル・ボディ・ドーピング領域５５ａ、５５ｂ、５５ｃとそれぞれのボディドリフト領域接合部Ｊａ、Ｊｂ、Ｊｃと領域４５ａ、４５ｂ、４５ｃとに自動的に自己整合する。
【００２１】
図４に示すように、二酸化シリコン・ゲート誘電体の熱成長は、ゲート酸化物層５０を生成するために図３に関連して前に述べたウェット・エッチング・プロセス時に窒化シリコン層４０と厚い酸化物層３０とが除去された（領域４５ａ、４５ｂ、４５ｃ）基板メサ１４ａ、１４ｂ、１４ｃの上と、トレンチ２０ａ、２０ｂの深さＤまで側壁２２、２４に沿って形成される。言い換えれば、このゲート酸化物層５０は、基板メサ１４ａ、１４ｂ、１４ｃの最上部とトレンチ２０ａ、２０ｂの側壁２２、２４の深さＤまでの上部とを含む、Ｐチャネル・ボディ・ドーピング領域５５ａ、５５ｂ、５５ｃに近接並置された表面に亘って生成される。
【００２２】
その後、窒化シリコン層４０の残余領域は、ウェット・エッチング・プロセスを使用してトレンチ２０ａ、２０ｂから除去され、これがゲート層及びフィールド層酸化物の処理を完了させる。結果として得られた酸化物は、フィールド酸化物層であって深さＤより下方のトレンチの底部を裏打ちする厚さＴ１の厚い酸化物層３０を含む。更に、結果として得られた酸化物は、厚さＴ２を有しており、Ｐチャネル・ボディ・ドーピング領域５５ａ、５５ｂ、５５ｃの表面に近接並置されたゲート酸化物層５０を含む。厚さＴ１は、厚さＴ２より大きい。これによって、トレンチ２０ａのゲート酸化物／フィールド酸化物フィールド層段５２ａ、５２ａ'とトレンチ２０ｂのゲート酸化物／フィールド酸化物フィールド層段５２ｂ、５２ｂ'とは、ボディドリフト領域接合部Ｊａ、Ｊｂ、Ｊｃと実質的に自己整合するように生成される。
【００２３】
それから多結晶シリコン・ゲート誘電体は、均等に堆積されて平坦化され、それぞれトレンチ２０ａ、２０ｂ内に多結晶シリコン領域６０ａ、６０ｂを生成し、これがゲート３５ａ、３５ｂ及び自己整合型トレンチ・ゲートＵＭＯＳ素子１０'"の形成を完了させる。
【００２４】
一般に二酸化シリコン・ゲート誘電体の成長は、酸化中に行われるホウ素（Ｂ）消費のために表面に向かって更にドーピングする際の１１Ｂ、１１Ｂ'先端を収縮させるであろう。最も高いＰチャネル・ドーピングは、基板メサ１４ａ、１４ｂ、１４ｃの各々の中心にあり、その結果、トレンチ２０ａ、２０ｂのトレンチ・コーナーよりむしろ各基板メサ１４ａ、１４ｂ、１４ｃの中心において、なだれ降伏が起きて望ましい結果を生じる。更に、最も高いＰチャネル・ドーピングは、各基板メサ１４ａ、１４ｂ、１４ｃの中心にあるので、最も高い縦型電界はこのような中心に発生するであろう。従って、高電圧なだれ降伏は、トレンチ・コーナーよりむしろ基板メサ１４ａ、１４ｂ、１４ｃの中心から始まり、これが粗さを改善する。
【００２５】
更に、自己整合型トレンチ・ゲートＵＭＯＳ素子１０'"の得られた構造は、ゲート酸化物成長及び多結晶シリコン堆積がゲートを形成するＭＯＳＦＥＴ構造に使用することができる。トレンチ２０ａ、２０ｂの側壁２２、２４に沿って、選択的酸化は、二つの酸化物厚さＴ１、Ｔ２を与える。ゲート酸化物厚さＴ２はチャネル性能に関して最適化され、他方のゲート酸化物厚さＴ１は電圧操作に関して最適化される。この例示的実施形態では、厚さＴ２は最大電圧に依存するが、厚さＴ１を選択するための良好な範囲は６００から２０００Ａ（厚いフィールド酸化物）に等しく、Ｔ２は１００から６００Ａ（薄いゲート酸化物）に等しい。Ｐチャネル・ドーピングは、フィールド層段に自己整合してチャネルの相互コンダクタンスを改善する。トレンチＭＯＳＦＥＴは、トレンチ２０ａのゲート酸化物／フィールド酸化物フィールド層段５２ａ、５２ａ'又はトレンチ２０ｂのゲート酸化物／フィールド酸化物フィールド層段５２ｂ、５２ｂ'に自己整合する。薄いゲート酸化物層５０は、それぞれトレンチ２０ａ、２０ｂの多結晶シリコン領域６０ａ、６０ｂによってフィールド・プレート化されて、ボディドリフト領域接合部Ｊａ、Ｊｂ、Ｊｃに小さな電界を生じる。より厚いフィールド酸化物（厚い酸化物層３０）は、電圧操作固有の「オン」抵抗性能係数を改善するためにトレンチの底部を裏打ちするフィールド層を生成する。
【００２６】
要約すると、その上にゲート絶縁層５０を堆積した領域４５ａ、４５ｂ、４５ｃ並びにフィールド層段５２ａ、５２ａ'及び５２ｂ、５２ｂ'の深さＤは、同時的、順次的のいずれにおいても多重エネルギーレベルでのＰチャネル・ドーパントの打込みによるチャネル・ボディ・ドーピング領域５５ａ、５５ｂ、５５ｃ及びボディドリフトＪａ、Ｊｂ、Ｊｃ領域接合部の整合・形成によって自己整合する。
【００２７】
矩形のトレンチ構造が予言されているが、本発明の方法は特定のトレンチ構造に限定されないことに留意すべきである。第三次元においてトレンチａ２０ａ、２０ｂは、基板１２の表面から見て正方形、円形、六角形、複数ストライプ等であり得る。
【００２８】
更に、自己整合型トレンチ・ゲートＵＭＯＳ素子１０'"は、均一あるいは不均一（垂直方向に）なメサ・ドーピング方式で使用することができる自己整合型二重酸化物素子である。
【００２９】
図５を参照すると、図４の自己整合型トレンチ・ゲートＵＭＯＳ素子１０'"を使用した自己整合型二重酸化物ＵＭＯＳＦＥＴ１００の模式表現である。このＵＭＯＳＦＥＴ１００は更に、（薄い）基板１２への電極配線によって接続されたドレイン１０２を含んでいる。ソース１０４は、Ｐチャネル・ボディ・ドーピング領域５５ａ、５５ｂ、５５ｃの表面に打ち込まれた複数のＮ＋ドープド・アイランド１０４ａ、１０４ａ'、１０４ｂ、１０４ｂ'、１０４ｃ、１０４ｃ'を含むＮ型ソース（７５Ａｓ）である。このためのマスクは、基板メサ１４ａ、１４ｂ、１４ｃの中心に開口を有しているので、Ｐチャネル・ボディ・ドーピング領域５５ａ、５５ｂ、５５ｃは、ソース１０４にショートすることができる。誘電体アイランド１０６ａ、１０６ｂは、ゲート多結晶シリコン領域６０ａ、６０ｂのそれぞれとソース拡散／電極配線層１０８との間を分離するコンタクト・マスクを用いて堆積・パターン化される。誘電体アイランド１０６ａ、１０６ｂは、典型的にはＳｉＯ２であって、その各々の厚さは２０００から５０００Åである。最後にソース拡散／電極配線層１０８は、厚さが１ミクロンを超えており、コンタクト誘電体アイランド１０６ａ、１０６ｂとシリコン・メサの表面との上に堆積され、複数のＮ＋ドープド・アイランド１０４ａ、１０４ａ'、１０４ｂ、１０４ｂ'、１０４ｃ、１０４ｃ'へのソース・コンタクトと、Ｐチャネル・ボディ・ドーピング領域５５ａ、５５ｂ、５５ｃへのコンタクトとを与える。
【産業上の利用可能性】
【００３０】
本発明は、Ｎチャネルのトランジスタ若しくはＭＯＳＦＥＴ、又は、Ｐチャネルのトランジスタ若しくはＭＯＳＦＥＴに限定されることはなく、他の素子は打込み化学種の適当な選択によって製造可能である。
【００３１】
本発明の多数の修正や代替の実施形態は、前述の説明を考慮すれば当業者にとって明らかであろう。従って、この説明は、単に例示的なものと解釈すべきであり、本発明を実施するための最良の形態を当業者に教示するためのものである。本構造の細部は、実質的に本発明の精神から逸脱することなく変更可能であり、添付の特許請求の範囲に含まれる総ての修正の独占的使用は留保される。
【図面の簡単な説明】
【００３２】
【図１】本発明の方法による自己整合型トレンチ・ゲートＵＭＯＳ素子の製造時のある段階における構造の概略図。
【図２】本発明の方法による自己整合型トレンチ・ゲートＵＭＯＳ素子の製造時のある段階における構造の概略図。
【図３】本発明の方法による自己整合型トレンチ・ゲートＵＭＯＳ素子の製造時のある段階における構造の概略図。
【図４】本発明の方法による自己整合型トレンチ・ゲートＵＭＯＳ素子の製造時のある段階における構造の概略図。
【図５】図４の自己整合型トレンチ・ゲートＵＭＯＳ素子を使用した自己整合型二重酸化物ＵＭＯＳＦＥＴの概略図。
【図２】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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