(57)【要約】スタティックランダムアクセスメモリ（ＲＡＭ）は読取イネーブル回路を有する。ユーザが決定できる数のタイミングセルは語線イネーブル入力に応答してタイミングビットライン出力を生じる。読取タイミング制御回路はそのタイミングビットライン出力によってトリガされる。読取タイミング制御回路は、検知アンプが該検知アンプと通信するメモリセルの論理状態を読むことを可能にするための読取イネーブル信号を作り出す。ユーザは、動作を最適化するためにタイミングセルの数を変えることができる。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
複数のメモリセルを含むスタティックランダムアクセスメモリ（ＲＡＭ）のための読取イネーブル回路であって、
語線イネーブル入力に応答してタイミングビットライン出力を作り出すユーザ決定数のタイミングセルと、
前記タイミングビットライン出力によってトリガされて検知アンプが該検知アンプと通信するメモリセルの論理状態を読むことを可能にする読取イネーブル信号を作り出す読取タイミング制御回路とを、
含んでなる読取イネーブル回路。
【請求項２】
ユーザがタイミングセルの数を決定することができるようにする少なくとも１つの制御出力を作り出す外部制御回路をさらに含んでなる請求項１の読取イネーブル回路。
【請求項３】
前記外部制御回路はヒューズを使用する請求項２の読取イネーブル回路。
【請求項４】
前記外部制御回路は１乃至８個のタイミングセルを選択することができる３つの制御出力を作り出す請求項２の読取イネーブル回路。
【請求項５】
前記外部制御回路は１乃至１６個のタイミングセルを選択することができる４つの制御出力を作り出す請求項２の読取イネーブル回路。
【請求項６】
複数のメモリセルを含むスタティックランダムアクセスメモリ（ＲＡＭ）のための読取イネーブル回路であって、
語線イネーブル入力に応答してタイミングビットライン出力を作り出すユーザ決定数のタイミングセルと、
前記タイミングビットライン出力によってトリガされて検知アンプが該検知アンプと通信するメモリセルの論理状態を読むことを可能にする読取イネーブル信号を作り出す手段とを、
含んでなる読取イネーブル回路。
【請求項７】
ユーザがタイミングセルの数を決定することができるようにする少なくとも１つの制御出力を作り出す手段をさらに含んでなる請求項６の読取イネーブル回路。
【請求項８】
前記少なくとも１つの制御出力を作り出す手段はフューズを用いる請求項７の読取イネーブル回路。
【請求項９】
前記少なくとも１つの制御出力を作り出す手段は、前記ユーザ決定数のタイミングセルが最大で８の範囲となるように３つの制御出力を作り出す請求項７の読取イネーブル回路。
【請求項１０】
前記少なくとも１つの制御出力を作り出す手段は、前記ユーザ決定数のタイミングセルが最大で１６の範囲となるように４つの制御出力を作り出す請求項７の読取イネーブル回路。
【請求項１１】
列とカラムに編成される複数のメモリセルと、
前記メモリセルと通信して、語線イネーブル入力によって有効にされたメモリセルの内容を表す論理レベル出力を作り出す検知アンプと、
前記語線イネーブル入力に応答してタイミングビットライン出力を作り出すユーザ決定数のタイミングセルと、
前記タイミングビットライン出力によってトリガされて、前記検知アンプが前記有効なメモリセルの論理状態を読むことを可能にする読取イネーブル信号を作り出す読取タイミング制御回路とを、
含んでなるランダムアクセスメモリ（ＲＡＭ）。
【請求項１２】
ユーザがタイミングセルの数を決定することを可能にする少なくとも1つの制御出力を作り出す外部制御回路をさらに含んでなる請求項１１のランダムアクセスメモリ。
【請求項１３】
前記外部制御回路はフューズを使用する請求項１２のランダムアクセスメモリ。
【請求項１４】
前記外部制御回路は、ユーザ決定数のタイミングセルが最大で８の範囲となるように３つの制御出力を作り出す請求項１２のランダムアクセスメモリ。
【請求項１５】
前記外部制御回路は、ユーザ決定数のタイミングセルが最大で１６の範囲となるように４つの制御出力を作り出す請求項１２のランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般にスタティックランダムアクセスメモリ（ＲＡＭ）に関し、特に、そのようなデバイスの読取タイミングを調整することに関する。
【背景技術】
【０００２】
ランダムアクセスメモリ（ＲＡＭ）は多数のメモリセルを含んでいる。各メモリセルは１つのデジタルビット、ゼロ又は１を保持することができる。メモリに書くことは特定のメモリセルにビットを入れることに相当している。メモリから読むことはどのビットが特定のメモリセルにあるかを見つけることに相当している。節電し、システムの高速性をサポートするには、そのような読み書き時間はできるだけ短くあるべきである。
【０００３】
図１は、米国特許5,132,931（この特許は参照のために本明細書に組み入れられる）で説明されるような従来技術に従った典型的なＲＡＭの様々な機能的な要素を示す。メモリセル１０はデジタルビットを格納する。これらのセルは列（横列）とカラム（縦列）のアレイに編成される。議論の容易さのために、我々は一般に、そのようなメモリセル(cell)１０の内容を読むことについて話す。メモリへ書き込むことは、我々の目的に関して同様であり、書込み許可ラインを使用開始することによって制御される。通常、メモリセル１０は複数セルの水平な列と縦方向のカラムに分類される。
【０００４】
メモリセル１０はそれらの列に従ってしばしばアクセスされる。特定列のメモリセル１０は、語線イネーブル信号１０３を活性化することによって、その列のための語線ドライバ１１からアクセスされる。メモリセル１０の内容(１又は０)は相補(対向)出力、bit１０１およびbitb１０２で利用可能である。メモリセル１０を作動させることは、セルの中にゼロ又は１が格納されているかにより、その出力の一方、bit１０１またはbitb１０２に電圧低下を引き起こす。任意のカラムのメモリセル１０のbit１０１出力とbitb１０２出力はそれぞれのビットライン上でカラム転送セル１２に伝達される。カラム転送セル１２は、検知アンプ１３によってモニターされるパラレルビットバスdio  １０４とdiob１０５に個々のビット信号を転送する。検知アンプ１３は、読取イネーブル信号１０６によってイネーブルにされると、ビットバスdio１０４とdiob１０５（これらは活性、すなわち、有効メモリセル１０の内容を表す）の間の電圧差を検知する。電圧差が敷居電圧を超えるならば、検知アンプ１３のデータ出力ライン１０８は「１」を表す適切な標準電圧レベル論理信号を提供する。電圧差が敷居電圧以下であるならば、データ出力ライン１０８は「０」を表す適切な標準電圧レベル論理信号を提供する。
【０００５】
活性メモリセル１０からの出力電圧の低下は比較的ゆっくり起こる。読取イネーブル信号１０６は、検知アンプ１３が敷居比較を実行できるように最適に調節されるべきである。読取イネーブル信号１０６が速すぎると、ビット電圧が活性メモリセル１０の内容を信頼できるべき指示する前に、敷居比較は起こるであろう。読取エネイブル信号１０６が遅すぎると、動作速度は遅くなり電力が浪費される。
【０００６】
通常、読取タイミング制御回路１４は読取イネーブル信号１０６を生成する。読取イネーブル信号１０６のタイミングは、タイミングセル１５のカラムをモニターすることによって決定される。メモリセル１０を活性化（有効に）する語線イネーブル信号１０３もまたタイミングセル１５のカラムに提供される。タイミングセル１５のカラムをメモリセル１０のカラムの遠端部に位置させることで、いかなる信号伝搬遅延も自動的に確実になくすことができる。タイミングセル１５からのbit出力とｂｉｔｂ出力はタイミング制御回路１４に提供され、この回路は、読取イネーブル信号１０６を作り出す時を決定するために変化電圧をモニターしている。カラムにおけるタイミングセル１５の数は、読取イネーブル信号１０６がどれくらい速く生成されるかを決定する。タイミングセル１５の数がより大きいと、より高速な読取イネーブル信号１０６を意味し、タイミングセル１５の数が小さいと、より低速な読取イネーブル信号１０６を意味する。
【０００７】
以前、設計技術者は、使用されるべきタイミングセル１５の数を予測するのにコンピュータシミュレーションを使用していたであろう。そのとき、テストの間に、性能を最適化するためにタイミングセル１５の数を変えることが必要であったかもしれない。しかし、タイミングセル１５の数を変えることはチップマスクを変えることを必要とする。
【発明の開示】
【０００８】
本発明の代表的な実施の形態は、チップマスクを変えることなく、テストの間にスタティックＲＡＭのタイミングセルの数を変えることを可能にする。スタティックランダムアクセスメモリ（ＲＡＭ）のための読取イネーブル回路はユーザが決定できる数（ユーザ決定数）のタイミングセルを含んでいる。タイミングセルは語線イネーブル入力によってイネーブルにされてタイミングビットライン出力を生成する。読取タイミング制御回路はタイミングビットライン出力によってトリガされて読取イネーブル信号を生成する。読取イネーブル信号は、検知アンプが該検知アンプと通信するメモリセルの論理状態を読むことを可能にする。
【０００９】
一層の実施の形態では、外部制御回路は、ユーザがタイミングセルの数を決定できるようにするコントロール出力を生じさせる。例えば、タイミングセルの数を制御するのにヒューズを使用することができる。１つの特定の実施の形態では、外部制御サーキットは、タイミングセルのユーザ決定できる数が最大で８の範囲となるように３つの制御出力を生じさせる。別の実施の形態では、外部制御回路は、タイミングセルのユーザ決定数が最大で１６の範囲となるように４つのコントロール出力を生じさせる。
【発明の実施するための最良の形態】
【００１０】
本発明は、 添付図面に関してなされる以下の詳細な説明を参照することにより、より容易に理解されるであろう。
【００１１】
本発明の様々な実施の形態は、記述されたメモリセルを読むのに使用される読取イネーブル信号を決定するために使用されるタイミングセルの数をユーザが設定できるようにする技術に関するものである。チップマスクにいかなる変更を行う必要がなく有益である。より多くのタイミングセルの作動をオンにすることで読取イネーブル信号を高速化することができ、その逆もまた同様にできる。読取イネーブル信号を制御するセルの数を最適化することは電力消費と動作速度に影響を与える。記述されたメモリセルが活性化される時間を短くすることにより、より消費電力がより小さくなり、かつ、メモリ速度がより速くなる。このことは、タイミングセルの数を増加させることが望ましいであろうということ示す。他方、記述されたメモリセル出力が安定して正確になる前に読取イネーブル信号は発生されるべきでない。
【００１２】
図２は典型的な実施の形態に従うスタティックＲＡＭの様々な機能的要素を示す。一般的な構造と動作は図１のものと同様であり、これに新しい機能的ブロックである外部制御装置（回路）２０を付加している。図３はそのような外部制御回路２０の１つの特定構成をより十分に詳細に示すものである。図２及び図３に示すように、外部制御回路２０は３つの制御ラインcntl０、cntl１、およびcntl２の外部制御信号入力及び出力を扱う。cntl０は1つのタイミングセルを制御し、cntl１は２つのタイミングセルを制御し、cntl ２は４つのタイミングセルを制御する。最後のタイミングセルは常にオンである。３つの制御ラインにより、最大で８までの範囲のタイミングセル１５を制御することができる。４つの制御ラインで、最大で１６までの範囲のタイミングセル１５を制御することができる。例えば、常に２つのタイミングセルがオンであるならば、３つの制御ラインは、ユーザが２〜９の数のタイミングセル、８セルの範囲を選択することを可能にする。２つのセルが常にオンで４制御ラインの場合、ユーザは２〜１７の数のタイミングセル、１６セルの範囲を選択することができる。４つのタイミングセルがいつもオンであるならば、ユーザは４~１９の数のタイミングセル、ここでも１６セルの範囲を選択することができる。
【００１３】
設計時に、cnt1０、cntl１及びcntl２の状態を制御することによってデフォルト設定としてタイミングセル１５の数を固定することができ、タイミング制御回路はそれらのデフォルト値をテスト値に書き換える論理回路を含むであろう。テストの間に、性能を最適化するために望まれる、より多く又はより少ない数のタイミングセルをイネーブル又はディスイネーブルにするために外部制御信号を供給することによって、タイミングセル１５のデフォルト数を変えることができる。例えば、1つの特定構成は、溶断されたときにティフォルト設定を変えるヒューズに頼るかもしれない。
【００１４】
図４は発明の実施の形態に従う特定のタイミングメモリセル１５の一例を示す。設計時にコントロール入力cntl２０１を固定することができ、あるいは、外部制御回路２０によって制御することができる。cntl２０１が高いときに、ＮＭＯＳトランジスタＮ２は有効（イネーブル）にされる。次に、語線入力wl２０３が高値によって有効にされタイミングセルのメモリ内容を読むとき、ＮＭＯＳトランジスタＮ１がオンになり、これにより、ビット線２０２をトランジスタＮ２を介して放電させる。cntl２０１が低いならば、トランジスタＮ２に通じるビットライン２０２のための放電路がないので、タイミングセル１５はディスイネーブルにされる。タイミングセル１５上の他のものがタイミングビット２０２に放電するとき、ＰＭＯＳトランジスタＰｌは遮断されビットライン２０２を荷電しない。
【００１５】
発明の様々な例示的な実施の形態を明らかにしたが、当業者であれば、発明の真の範囲から逸脱することなく発明の利点のいくつかを達成する様々な変形と変更をなすことができることは明らかである。
【図面の簡単な説明】
【００１６】
【図１Ａ】従来技術に従う典型的なスタティックＲＡＭの様々な機能的要素を示す図である。
【図１Ｂ】従来技術に従う典型的なスタティックＲＡＭの様々な機能的要素を示す図である。
【図２Ａ】典型的な実施の形態に従うスタティックＲＡＭにおける様々な機能的要素を示す図である。
【図２Ｂ】典型的な実施の形態に従うスタティックＲＡＭにおける様々な機能的要素を示す図である。
【図３】図2に示す設定で使用される外部制御回路の1つの特定の構成のより十分な詳細を示す図である。
【図４】発明の実施の形態に従う特定のタイミングセル一例を示す図である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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