(57)【要約】目標領域における物体検出用システムにおける妨害の抑制方法が紹介され、少なくとも１つの送信機により、パルスの列が目標領域へ送信され、少なくとも１つの受信機により、複数のタイムスロット内のパルスの反射信号が検出され、タイムスロットが、個々のパルスの送信の時点に関してそれぞれ調整され、こうしてそれぞれ距離ゲートを示し、個々のパルスの間の時間間隔が、擬似雑音原理に従って所定の限界内でランダム符号化され、タイムスロットが適当に整合され、反射信号の走査、ディジタル化、場合によってはディジタル前処理、及び続いてディジタル濾波が、個々の距離ゲートにおいて行われ、濾波のため、過渡妨害を抑制する非線形ディジタルフィルタが使用される。非線形ディジタル濾波のため、中央値フィルタが使用され、この中央値フィルタにおいて、距離ゲート内で検出される反射信号の順次に続く走査値のうちそれぞれ１つの奇数から、中央値が求められる。
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【特許請求の範囲】
【請求項１】
目標領域における物体検出用システムにおける妨害の抑制方法であって、
ａ）少なくとも１つの送信機（ＡＮＴ０，ＡＮＴ１，ＡＮＴ２）により、パルス（Ｓ（ｔ））の列が目標領域へ送信され、少なくとも１つの受信機により、複数のタイムスロット内のパルスの反射信号（ｅ（ｔ））が検出され、タイムスロットが、個々のパルスの送信の時点に関してそれぞれ調整され、こうしてそれぞれ距離ゲートを示し、
ｂ）個々のパルス（ｔｐ（ｎ＋１），ｔｐ（ｎ））の間の時間間隔（ＴＰＷ（ｎ）＝ｔｐ（ｎ＋１）−ｔｐ（ｎ））が、擬似雑音原理に従って所定の限界内でランダム符号化され、タイムスロットが適当に整合され、
ｃ）反射信号の走査、ディジタル化、場合によってはディジタル前処理、及び続いてディジタル濾波が、個々の距離ゲートにおいて行われ、濾波のため、過渡的妨害を抑制する非線形ディジタルフィルタが使用される方法。
【請求項２】
非線形ディジタル濾波のため、中央値フィルタが使用され、この中央値フィルタにおいて、距離ゲート内で検出される反射信号の順次に続く走査値のうちそれぞれ１つの奇数から、中央値が求められる、請求項１に記載の方法。
【請求項３】
３〜９の長さの中央値フィルタが使用される、請求項２に記載の方法。
【請求項４】
多段中央値フィルタが使用される、請求項２又は３に記載の方法。
【請求項５】
それぞれ長さ５を持つ２段中央値フィルタが使用される、請求項２〜４の１つに記載の方法。
【請求項６】
入力値の重なるウィンドウを持つスライド中央値フィルタが使用される、請求項２〜５の１つに記載の方法。
【請求項７】
各距離ゲート内で過走査が行われる、請求項１〜６の１つに記載の方法。
【請求項８】
中央値濾波される反射信号の前に接続されるデシメーション濾波を持つスペクトル分析が行われる、請求項１〜７の１つに記載の方法。
【請求項９】
中央値濾波される反射信号の出力分析が行われる、請求項１〜８の１つに記載の方法。
【請求項１０】
反射信号が検出されかつ走査され、アナログ−ディジタル変換器においてディジタル化され、こうして反射信号のディジタル入力値の列が発生され
ａ）入力値が２進数表示で固定小数点形式で存在し、ビット重みの値が、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）へのそれぞれ係数１／２で減少し、ビット値０及び１のみが現われ、場合によっては付加的な符号ビット（ＶＺＢ）があり、
ｂ）それぞれＫ個の順次に続く入力値の中央値濾波が行われ、
ｃ）個々のビットのために、符号ビット（ＶＺＢ）がある場合この符号ビットで始まって、又はそうでない場合最上位ビット（ＭＳＢ）で始まって、値に関して低下するビット重みに関して順次に最下位ビット（ＬＳＢ）まで、
ｄ）すべてのＫ個の入力値にわたって見て、現在考察されているビットにおいてビット値として、一層多くの１つ又は０が現われているか否かがそれぞれ検査され、
ｅ）一層頻繁に現われるビット値が、中央値の現在考察されているビットを示し、
ｆ）現在考察されているビットのビット値が、一層頻繁に現われるビット値に一致しないような入力値のために、順序に関してｃ）の後に続くすべてのビットのために、
現在考察されているビット及び後続のビットにより示される値に関して、それぞれの入力値が中央値より上にない時、これらのビットで示すことができる最小値が使用され、現在考慮されているビットが符号ビット（ＶＺＢ）でない場合、数表示の際符号ビット（ＶＺＢ）が用いられ、現在考察されているビット及び後続のビットに示される値のために、中央値の符号がビット重みへ含められ、
現在考察されているビット及び後続のビットにより示される値に関して、それぞれの入力値が中央値より下にない時、これらのビットで示すことができる最大値が使用され、現在使用されているビットが符号ビットでない場合、数表示の際符号ビット（ＶＺＢ）が用いられ、現在考察されているビット及び後続のビットにより示される値のために、中央値の符号がビット重みへ含められる
ことを特徴とする、請求項１〜９の１つに記載の方法。
【請求項１１】
非線形ディジタルフィルタが次の段階を行う
ａ）外挿法により先行する走査値から各走査値へ順次に、評価値が求められ、
ｂ）考察されている走査値がその評価値と比較され、
ｃ）考察されている走査値が、１より多い所定の閾値だけその評価値から外れていると、
それが過渡的に乱されているものと認識され、その評価値により代えられる、
請求項１に記載の方法。
【請求項１２】
受信される反射信号から、Ｉ成分及びＱ成分を持つ複素信号が発生され、それぞれ走査値のために、Ｉ成分及びＱ成分から出力が求められて、以前の複数の走査値を介して求められる出力値と比較され、所定の閾値を越えて出力が外れている場合、現在の走査値が過渡的に乱されているものと認識されて、先行する走査値から外挿される値により代えられる、請求項１に記載の方法。
【請求項１３】
請求項１〜１２の１つに記載の方法を実施するため過渡的妨害に対抗する非線形ディジタルフィルタを持つ、なるべく赤外線波長範囲にある光パルスが送信される、物体検出用光学システム。
【請求項１４】
請求項１〜１２の１つに記載の方法を実施するため、過渡的妨害に対抗する非線形ディジタルフィルタを持つ、物体検出用レーダシステム。
【請求項１５】
請求項１〜１２の１つに記載の方法を実施するため、過渡的妨害に対抗する非線形ディジタルフィルタを持つ、物体検出用超音波システム。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】  本発明は、請求項１の上位概念に記載の物体検出用システムにおける妨害を抑制するための方法に関する。
【０００２】  物体検出用システムは、目標領域にある物体の距離、相対速度、相対角度又は画像情報を検出する。その際波を送信してそのエコーを評価するシステムが使用される。異なる物理的性質の波（例えば音波又は電磁波）及び（例えば赤外線又はレーダの範囲にある電磁波における）異なる波長が使用される。
【０００３】  このようなシステムは、特に車両の間隔及び走行速度の制御に使用される。
【０００４】  物体例えば先行する車両における伝搬速度ｃを持つ波が距離ａにおいて反射されると、システムは伝搬時間Δｔ＝２ａ／ｃ後反射されて一般に減衰する波（ｅ（ｔ））を受信する。従って伝搬時間Δｔが常に反覆時間ＴＰＷ（ｎ）より小さい限り、伝搬時間Δｔから物体の距離を推論することができる。別の場合あいまいさの問題が生じる（トラッピングのことをいう）。波により検出される物体が測定システムに対して相対速度ｖで動くと、システムにより受信される反射波は、２倍の周波数ｆＤ＝２ｆｓｖ／ｃだけ周波数変位を示す。従って２倍周波数ｆＤから、相対速度ｖを推論することができる。
【０００５】  トラッピングのほかに、自動車使用の際、このようなシステムを持つ複数の車両が出合うので、他のシステムのパルスが受信される時、同じ作用を及ぼす別の妨害が存在する。
【０００６】  線形濾波は、このような妨害を抑制するのには適していない。なぜならば、このような濾波は妨害源を滑らかにするだけであり、他方ではスペクトル又は出力の分析が一般に最小帯域幅の線形濾波であるからである。
【０００７】  従って本発明の課題は、このような妨害を抑制するための改善された方法を提示することである。この課題は請求項１の特徴によって解決される。有利な展開は従属請求項からわかる。
【０００８】  トラッピング及び干渉の影響、即ち同じ周波数範囲でパルス化されて動作するシステム相互の妨害を少なくするため、まずパルス反覆時間ＴＰＷ（ｎ）の擬似雑音符号化が使用され、即ちパルス反覆時間は一定ではなく、ランダムプロセスにより可変に形成される。トラッピング又は他のパルス化されたシステムに由来する受信パルスは、その直前に送信されたパルスに対して、必ずしも同じ距離を持たず、推計学的に分布した距離を持っている。
【０００９】  しかしこの手段だけでは、トラッピング及び干渉を充分な程度に抑制するには充分でない。パルス化されて同じ周波数範囲で動作するシステム（擬似雑音符号化付き又はなし）によるトラッピング及び干渉では、各距離ゲートにおけるパルス反覆時間ＴＰＷ（ｎ）の擬似雑音符号化のため、個々の走査値のみが乱される（過渡的妨害のことをいう）。しかしこれは、高い妨害の場合、別の信号処理（例えばＦＦＴによるドップラー算定のためのスペクトル分析又は出力積分による出力分析）が使えない結果を供給するようにするであろう。
【００１０】  この問題に関して、ディジタル信号の非線形濾波（場合によっては例えば出力分析のため値の２乗形成のように適当なディジタル前処理後）が提案されて、特に過渡的妨害を除去する。この濾波との組合わせで初めて、擬似雑音符号化の特別な利点が特に現われる。なぜならば、妨害出力は推計学的に分布するだけでなく、今や過渡的妨害のため、この成分が効果的に減少されるからである。
【００１１】  なるべく中央値フィルタが使用され、この中央値フィルタにおいて、距離ゲート内で検出される反射信号の順次に続く走査値のうちそれぞれ１つの奇数から、中央値が求められる。中央値濾波は効果的であり、更に容易に実現可能である。奇数Ｋの値の中央値とは、中間の値即ち（Ｋ＋１）／２−最小値、又は同じことであるが（Ｋ＋１）／２−最大値を意味し、これは一般に平均値とは異なっている。例えば５つの値５，３，２，７９及び１に対して、中央値２が得られるが、平均値として値１８が得られる。
【００１２】  著しい減衰なしに走査値から重畳された正弦振動を再構成できるようにするため、最大有効周波数に対して短い中央値フィルタがなるべく使用される。３〜９の長さの中央値フィルタがなるべく使用される。このように短い中央値フィルタにおいて、多段中央値フィルタの使用が特に有利なことがわかったが、このフィルタにおいて中央値決定が反覆され、即ち少なくとも２回前後して行われ、こうして同時に少ない減衰で一層良好な濾波作用が保証される。入力値の重なるウインドウを持つスライド中央値フィルタがなるべく使用され、即ちフィルタの与えられた長さにおいて、長さに対して小さい数の考慮されるすべての入力値が、新しい入力値によって代えられる。特にステップ幅１を持つ（従って走査速度のデシメーションなし）スライド中央値フィルタも使用することができ、即ち以前の中央値形成に対して、それぞれ最も古い入力値のみが現在の入力値により代えられる。それにより分解度が完全に維持される。それぞれ長さ５及び１のステップ幅を持つ２段中央値フィルタが、考察されている使用のために、既に極めて効果的であることがわかる。各距離ゲート内で過走査が行われるのがよい。
【００１３】  中央値濾波の代わりに、過渡的妨害のみを減衰するため、非線形でなければならない別のフィルタも適している。
【００１４】  本発明が、実施例及び図により以下に詳細に説明される。
【００１５】  図１のａ）には、パルス化されたシステムに対して、方形パルスの場合周波数ｆｓの送信される波の振幅又は包絡線が示されている。送信パルスが始まる時点は、以下ｔｐ（ｎ）で示され、順次に続くパルスの間隔はパルス反覆時間ＴＰｗ（ｎ）である。
【００１６】  伝搬速度ｃを持つこの波が距離ａの所にある物体で反射されると、伝搬時間Δｔ＝２ａ／ｃ後システムは、反射されて一般に減衰される波ｅ（ｔ）を受信する。図１のｂ）には
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反覆時間ＴＰＷ（ｎ）より常に小さい限り、伝搬時間Δｔから、物体の距離を推論することができる。別の場合、あいまいさの問題（トラッピングのことをいう）が生じる。波により検出される物体が、相対速度ｖで測定システムに対して動いていると、システムにより受信される反射波は、２倍周波数ｆＤ＝２ｆｓｖ／ｃだけ周波数変位を示す。従って２倍周波数ｆＤから相対速度ｖを推論することができる。
【００１７】
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るパルス化システムのトラッピング又は干渉に対する例として示されている。
【００１８】  改善された方法の出発点は、パルス反覆時間ＴＰＷ（ｎ）の擬似雑音符号化であり、即ちパルス反覆時間は一定ではなく、ランダムプロセスに従って可変に形成されている。トラッピング又は他のパルス化システムに由来する受信パルスは、その直前に送信されたパルスに対して、必ずしも同じでなく推計学的に分布した距離を持っている。
【００１９】  受信された信号ｅ（ｔ）は、なるべく適当な処理（例えば中間周波数又は特にベース帯域、ＩＱ形成、濾波）後、走査される。その際走査時点は、それが先行する送信パルス時間ｔｐ（ｎ）に対して時間間隔ｔＡ（ｍ）、ｍ＝（０，１・・・Ｍ−１）を持つように選ばれており、即ち各時間間隔ｔＡ（ｍ）、ｍ＝（０，１・・・Ｍ−１）はいわゆる距離ゲートに対応している。Ｍ個の各距離ゲートの各々に対して、サイクル毎に全部でＮ（ｍ）個の距離値が形成され、これがどのようにして行われるのか、例えば直列に行われるか又は並列に行われるかは、それ以外の考察にとって重要ではない。
【００２０】  同じ周波数範囲において動作するパルス化システムによるトラッピング及び干渉の際、パルス反覆時間ＴＰＷ（ｎ）の擬似雑音符号化のため、各距離ゲートにおいて、一般に個々の走査値しか妨害されない（過渡的妨害のことをいう）。しかしこれは、高度の妨害の場合、引続く信号処理（例えばＦＦＴによる二重決定のためのスペクトル分析、又は例えば出力積分による出力分析）が使用不能な結果を与えるのに、充分である。図２のａ）は、離散的時間範囲における例として正弦振動を示し、この振動に多くの高い妨害パルスが重畳されている。結果として生じる信号のスペクトルにおいて、正弦振動のスペクトルピークは、妨害パルスにより発生されて雑音において消失している。
【００２１】  ここで中央値濾波が使用される。中央値フィルタ長は、多くの値が妨害されるほど、それだけ高く選ばれるのがよい。即ち出力分析の際走査値における数Ｎ（ｍ）までの中央値フィルタ長を選ぶことができ、スペクトル分析の場合２倍決定のため、中央値フィルタ長が、検出すべき最大２倍周波数により限定され（中央値フィルタの低域通過特性のため）、これは過走査を前提としている。
【００２２】  図２のａ）に示されている妨害された信号のため、それぞれフィルタ長Ｋ＝５を持つ２段中央値フィルタによれば、図２のｂ）に示す経過が生じる。即ち有効信号、正弦振動は、時間範囲において殆ど完全に再び再構成され、従ってスペクトルにおいて明確に見られる。
【００２３】  パルス反覆時間の擬似雑音符号化と中央値濾波とを、過渡的妨害の抑制に適した非線形濾波として組合わせると、同じ周波数範囲で動作するパルス化システムによるトラッピング及び干渉の影響を著しく少なくするか、又は完全になくすことができる。更にまずなるべく各距離ゲートにおいて、例えば出力分析のための２乗値形成のような走査値の適当な前処理が考慮されている。
【００２４】  特に乗用自動車用レーダシステムにおける本発明の使用を以下に紹介する。
【００２５】  最近の自動車は、レーダに基く距離制御システムを次第に多く備えるようになっており、先行する自動車の距離、速度及び相対角度が求められる。
【００２６】  このような公知のレーダシステムは、例えばＢｏｓｃｈ社により開発されたＦＭＣＷシステム（周波数変調連続波）であり、２つの物理量即ち動いているか又は停止している物体の距離及び相対速度が、１つの物理量即ち周波数に模写される。この目的のため、永続的に信号が送信され、動く物体により反射された信号が受信される。送信かつ受信された信号の周波数経過から、又はこれらの信号の周波数差から、求める量が推論される。速度と距離の分離は、異なる周波数勾配を持つ複数の信号のいわゆるチップの評価により可能である。ただ１つの目標に対して２つのチップで充分であり、複数目標状況に対しては少なくとも３つのチップが必要である。
【００２７】  このようなレーダシステムの作動のため、できるだけ線形の周波数傾斜を与える僅かな位相雑音を持つ発振器が特に必要であり、これは直ちには可能でなく、それによりレーダシステムのＲＦ部分に非常に費用がかかる。ガードレールにより都心範囲においてしばしばそうであるように、多くの異なる目標を持つ交通状況では、目標の検出及び分離の際問題が生じる。なぜならば、すべての目標は、アンテナビームにおいて付属する各チップスペクトルに存在するからである。従って異なる目標の精確な抽出は全く不可能であるか、又は必ずしも満足いくように可能ではないからである。
【００２８】  これらの問題を回避するため、パルスドップラー法が提案される。この方法では、目標が１つ又は複数の順次に続く距離ゲートに模写される。受信された信号は適当に走査される。順次に続く距離ゲートにおける走査値の振幅比から、精確な距離を推論することができる。
【００２９】  しかし減少される平均出力のため、パルスドップラーシステムは、小さい信号−雑音比（Ｓ／Ｎ）を持っている。広帯域の受信路のため、このレーダシステムは大きい妨害可能性も持っている。
【００３０】  速度の符号を知るため、パルスドップラー法では、受信された信号の複素走査が行われる。パルスドップラー法によるレーダシステムは、速度及び距離が直接の測定量であることを特徴としている。ＲＦ部分は、最初にあげたＦＭＣＷシステムと比較して、非常に簡単に実現される。なぜならば、ここでは位相雑音及び振幅雑音への要求が少ないフリーランニング発振器（ＶＣＯ）を使用することができ、周波数傾斜を生じる必要がないからである。
【００３１】  このようなレーダシステムでは、１つの測定サイクルのため、受信アンテナ毎に多数例えば１０２４個の送信パルスが評価される。その間隔は例えば２．５μｓである。ラッピング及び干渉を避けるため、間隔は更に擬似雑音符号化されている。
【００３２】  多数の送信パルスを使用すると、一層精確な速度測定及び一層高い積分ゲインが可能であり、更に擬似雑音符号化のため生じる雑音が少ないので、一層最適な信号−雑音比が得られる。
【００３３】  図３は、ブロックダイヤグラムにより、本発明によるパルスドップラーレーダシステムを示している。このシステムの個々の素子、特に整合フィルタ及びＦＰＧＡの素子は続いて更に詳細に説明される。
【００３４】  レーダシステムは、増幅器を後に接続されるＲＦ受信部分、帯域整合フィルタ及びＡ／Ｄ変換器を持っている。Ａ／Ｄ変換器の出力端から複素出力信号が取出し可能であり、この出力信号は後に接続されるＦＰＧＡへ供給可能である。ＦＰＧＡは、互いに直列に設けられるディジタル変調装置、パルス状妨害に対抗する中央値フィルタ及び低域フィルタとして構成されたデシメーションフィルタから成っている。ＥＰＧＡ装置は、更にＰＮ発生器を含んでいる。更に雑音フィルタが設けられて、Ａ／Ｄ変換器の前に設けられている。
【００３５】  ＦＰＧＡの後にはディジタル信号プロセッサ（ＤＳＰ）が接続され、この場合ウィンドウ関数を発生する装置、ＦＦＴ装置（高速フーリエ変換）及び妨害線補償器を持っている。続いてそれから始まって検出閾値が求められ、目標リストを発生する目標形成装置へ供給される。ＤＳＰの後に接続されるマイクロコントローラ装置（ＭＣＵ）は、目標リストから始まって、必要な場合車両の操作量を発生する。この目的のためまず目標リストの″トラッキング″が行われ、重要な物体が求められる。それについての情報は縦制御器へ供給され、それからこの縦制御器が所望の操作量を発生する。もちろんＤＳＰ及びＭＣＵの機能は、単一のプログラム制御される装置例えばマイクロコンピュータにより果たすこともできる。
【００３６】  次に図４及び５により、ドップラー法を簡単に説明する。ここで図４は、簡単化された回路図により、トップラー法の原理を示し、図５は図４による回路図に対する信号−時間グラフを示している。
【００３７】  ドップラー法では、速度の符号を知るため、受信された信号の複素走査が行われる。パルスドップラー法によるレーダシステムは、速度及び距離が直接測定量を示すという特徴を持っている。ＲＦ部分は、それにより最初にあげたＦＭＣＷシステムと比較して、非常に簡単に実現される。なぜならば、ここでは位相雑音及び振幅雑音についての要求が少ないフリーランニング発振器（ＶＣＯ）を使用でき、周波数傾斜を発生する必要がないからである。
【００３８】  測定サイクルは例えばそれぞれ５０ｍｓ続く。測定結果は目標リスト即ち交通状況のスナップショットである。各測定サイクルには、５つの測定ブロック、即ち妨害線測定ブロック、ＺＦ測定ブロック及び３つのアンテナ測定ブロック（各アンテナに対して１つ）が対応している。これら測定ブロックの各々は２．７６ｍｓ続く。この時間に例えば１０２４＋６４個の送信パルスが発生され、最初の６４個の送信パルスはフィルタの立上り振動に役立ち、従って利用されない。各送信パルス後に、それぞれ２５ｎｓの間隔で４０回走査される。従って各目標が少なくとも１つの距離ゲートにおいて検出される。
【００３９】  スイッチＡＮＴ０〜ＡＮＴ２を介して、３つのアンテナのうち１つが選ばれる。２５ｎｓ送信スイッチＴＸを閉じることにより、発振器の信号が選ばれたアンテナへ与えられて、放射される。
【００４０】  方形送信パルスのこの送信後、受信スイッチＲＸが閉じられ、発振器の周波数が２００ＭＨｚだけ変化される。それにより受信パルスは、ミキサを介して２００ＭＨｚの中間周波数に変換される。周波数の２倍移動は、ここでは考慮されないようにすることができる。その結果生じる実際の信号ｍ（ｔ）は、整合フィルタとして設計される受動帯域フィルタへ与えられる。このフィルタは同じ振幅の互いに直交する２つの出力を持ち、従って複素信号ｋ（ｔ）を発生し、即ち複素混合なしのＩＱ信号が実現される。帯域フィルタの出力端のＩＱ信号は、各送信パルス後４０回２５ｎｓの間隔で走査される。個々の走査時点はそれぞれ１つの距離範囲に対応し、従っていわゆる距離ゲートであり、これらの距離ゲートは３．７５ｍの幅を持ち、１５０ｍの距離まで達する。長さ２５ｎｓの方形受信パルスは、帯域フィルタにより２倍の長さの三角形パルスにされ、従って一般に順次に続く２つの距離ゲートにおいて見えるので、これら２つの距離ゲートの振幅比の評価により、精確な距離を内挿することができる。
【００４１】  自己の車両に関して目標の相対速度を求めるため、及び信号−雑音比を高めるため、選択されたアンテナを変えることなく、１０２４個の順次に続く送信パルスから複素受信パルスが、各距離ゲートＥにおいて評価される。等間隔の送信パルスの場合、図４は１つの距離ゲートの１０２４個の複素走査値ｄ（ｎ，Ｅ，Ａ）の実数成分及び虚数成分ｄＩ（ｎ，Ｅ，Ａ）及びｄＱ（ｎ，Ｅ，Ａ）を示し、この距離ゲートに相対的に動かされる目標がある（１０２４個の走査値に対して２．５６ｍｓの短い観察期間中に、相対速度は常に一定とみなすことができる）。走査値から走査値へ位相は一様に変化する。なぜならば、目標の距離従って受信パルスの位相は一様に変化するからである。その結果（信号は複素数なので）２倍周波数がその符号を含めて精確に生じる。
【００４２】  上述した方法は、３つのアンテナの各々に対して順次に使用される。アンテナの１つは精確にまっすぐ前へ向いているが、他の２つは少し左方又は右方へ向いており、こうして検出される目標の位置を自己の車線に対して求めることができる。
【００４３】  受信される信号は、雑音として認められる妨害信号も常に含んでいる。妨害は近似的に白色雑音の特性を持っている。これらの雑音をできるだけよく除去するため、即ち最大信号−雑音比を得るため、整合フィルタが使用される。その伝達関数は、受信される中間周波パルス（ＺＦパルス）のスペクトルに相当し、即ち２００ＭＨｚで変調されるパルス長２５ｍｓの方形のスペクトルに相当している。従って整合フィルタは帯域フィルタに相当する。
【００４４】  使用される最適フィルタは、オーム抵抗に埋込まれるＬＣ四端子網として実現されるのがよい。考察されている周波数範囲において、これは特に有利であり、融通のきく技術である。なぜならば、このために必要なインダクタンスは、ＳＭＤ部材として利用可能だからである。それによりフィルタ回路は非常に簡単であり、小さく、従って安価に構成することができる。
【００４５】  ベイダ（Ｂａｄｅｒ）による公知の方法によるこのような整合フィルタの設計の際、２つの設計方策が可能である。
１．まず必要に応じて適当な低域フィルタが設計される。続いてそれから帯域フィルタへの低域フィルタの変換が行われる。しかしこの実施形態は条件付きでのみ適しており、特別な回路のみに適している。なぜならば、それは回路の実現に適さない構造及び部材価値を生じるからである。
２．帯域フィルタの直接設計。この実施形態は、設計の際若干多く費用がかかるけれども、特に有利である。なぜならば、それは種々の別の構造を生じ、必要に応じてこれらの構造が、要求される条件に多少ともよく合わされるからである。この方法では、まず理想的な伝達関数の近似が行われる。
【００４６】  図６は、直接設計で製造された整合フィルタの伝達関数を示している。細い実線の曲線は、理想的な回路により非常によく近似されるか又は模擬される理想的な整合フィルタに属している。
【００４７】  図７は、ベイダにより近似される整合フィルタを実現するための第１の回路装置を示している。インダクタンス、容量及び抵抗の値は、ここでは実際に利用可能な値に丸められている。設計の際の自由度は、ここでは、有利に変成器が必要でないように、利用された。図７に示す構造は、殆どすべての節点の二重構造とは異なり、漂遊容量を一緒に算入できる対地容量を持っている。
【００４８】  図７の回路の出力信号ｋＩ（ｆ）及びｋＱ（ｔ）は互いに直交しており、即ち互いに９０°の位相差を持ち、中間周波数ｆＺＦ＝２００ＭＨｚにおいて同じ振幅を持ち、これは開発の際の自由度により達せられる。
【００４９】  従って複素数出力信号ｋＩ（ｔ）＋ｊｋＱ（ｔ）は、以下ＩＱ信号と称されるが、中間周波数ｆＺＦの実際の入力信号に対する複素振動である。このいわゆるＩＱ信号は、有利なようにいかなる混合もなく実現された。
【００５０】  実数部分及び虚数部分に対応する出力信号の部分即ちｋＩ（ｔ）及びｋＱ（ｔ）は、アースに対して形成されている。図８は、回路図により、近似的にされた整合フィルタの第２の好ましい実施例を示し、この要求が考慮されている。フィルタ回路の出力側部分は大体において２倍にされた。
【００５１】  図に示されているこの変更された出力段は、Ａ／Ｄ変換器によるオーム負荷及び容量負荷にもかかわらず、出力信号のＩ／Ｑ特性が維持される、という別の大きな利点を持っている。フィルタ特性のみが僅か変化する。
【００５２】  図７及び８に従って構成される帯域整合フィルタは、要約すれば、次の有利な機能を持っている。
フィルタは最適化された信号−雑音比を持っている。
フィルタは、簡単であるが非常に確実に、フィルタの出力端から取出し可能な充分精確なＩＱ信号を発生する。三角形出力信号は２つの距離ゲートにおいて見ることができ、振幅比を介して距離を求めることができるので、こうして距離の簡単な内挿が可能である。
【００５３】  図３のＦＰＧＡブロックは、整合フィルタにより発生される複素出力信号のディジタル変調装置を持っている。このような装置は必要である。なぜならば、関心のある速度範囲は対称でなく、従って非対称な周波数範囲を生じるだろうからである。使用例で関心のある速度は−８８．２〜＋２６４．７ｋｍ／ｈの範囲にある。−１２．５ｋＨｚの周波数オフセットにより、それから対称な周波数範囲が生じる。適当に設計されるディジタル変調装置により、例えば振幅１及び回転週波数−１２．５ｋＨｚの回転する複素ポインタにより発生される信号に、走査されたＩＱ信号を乗算することにより、これが実現される。
【００５４】  ＦＰＧＡブロックは、更にパルス状妨害に対抗する非線形フィルタを持っている。パルス状妨害は、例えばトラッピング又は他の道路使用者のパルスレーダシステムにその原因を持っている。走査時点の擬似雑音符号化により、パルス状妨害がすべての距離ゲートへ（多少均一に）分布される。それにより各距離ゲートにおける個々の値のみが妨害される。擬似雑音符号化及び非線形濾波例えば中央値フィルタにより、望ましくないパルス状妨害が補償される。
【００５５】  パルス状妨害に対抗するフィルタを実現するために、次の問題を考慮すべきである。
【００５６】  線形フィルタはここではあまり有利ではない。なぜならば、フィルタに続くデシメーション低域フィルタは、既に最小帯域幅を持つ線形フィルタだからである。個々の誤値を補償できるすべての非線形フィルタが考えられる。しかしこれらのフィルタの多くは、安定性及びＥＰＧＡにおける実行に関して問題がある。
【００５７】  ここで１段又は多段中央値フィルタが有利に使用される。好ましい構成では、このフィルタはそれぞれ長さ５を持つ２段である。前に接続されるＡ／Ｄ変換器により、過走査が有利に行われる。
【００５８】  Ｋ個の値の中央値は平均値であり、即ち（Ｋ＋１）／２−最小値＝（Ｋ＋１）／２最大値である。
【００５９】  例えば５つの数５，３，２，７９，１の中央値は２に等しい。走査速度の減少なしの有効な中央値フィルタは、各時点ｎに入力列ｘ（ｎ）のＫ個の順次に続く値の中央値を計算し、それから出力信号ｍ（ｎ）を発生する。中央値フィルタのために多くのアルゴリズムが公知であり、特にソフトウェア実現に適している。これらのアルゴリズムは、高い計算時間を伴う分類又はデータの高いメモリ需要を伴う統計評価に基いている。ハードウェア実現のために、これらのアルゴリズムはあまり適していない。なぜならば、これらのアルゴリズムは多すぎる事例弁別及び分岐を必要とするからである。
【００６０】  しかし中央値フィルタのハードウェア実現のための新しいアルゴリズムが開発された。その作用を図９ａ，９ｂ，９ｃ及び１０ａ，１０ｂ，１０ｃにより以下に説明する。
【００６１】  図は中央値を求めるためのビット順次処理を行うアルゴリズムを示している。このような構造により、多くの場合、特にＦＰＧＡの最大クロック時間が入力信号の語時間より著しく大きい時、中央値フィルタの費用を著しく減少することができる。別の利点は構造の簡単なスケーリングの可能性である。
【００６２】  図９ａ，９ｂ，９ｃ及び１０ａ，１０ｂ，１０ｃには、デシメーションなしの一次元フィルタの形の中央値計算用フィルタアルゴリズムの実施形態が示され、図９ａは図１０ａと共に符号なし２進表示で入力値のための構成を示し、図９ｂは図１０ｂと共に入力値の符号−値表示のための変形例を示し、図９ｃは図１０ｃと共に入力値の１又は２の補数表示のための変形例を示している。説明のための次の点に注釈を加える。
【００６３】  入力信号ｘ（ｎ）及び中央値ｍ（ｎ）から成る出力信号は語長Ｗを持ち、即ち各時間値はＷビットから成っている。個々のビットは番号νを付けられ、ＭＳＢ（図９ａ，１０ａにおける符号なし２進表示及び９ｃ，１０ｃにおける１及び２の補数表示における）又はＶＺＢ（図９ｂ，１０ｂにおける符号−値表示において）に対するν＝０で始まって、ＬＳＢに対してν＝Ｗ−１で終っている。ｘ（ｎ）又はｍ（ｎ）のビットνはｘ（ｎ，ν）又はｍ（ｎ，ν）で示される。
【００６４】  入力信号及び出力信号の面上の時間即ち語面はｎで示され、ビット面上の時間はμ＝ｎ・Ｗ＋νで示されている。
【００６５】  処理はビットシリアルに行われ、即ちビットが次々に処理され、ＭＳＢ又はＶＳＢにおいて始まって、ＬＳＢにおいて終る。フィルタ構造全体即ちメモリ及び論理回路はビット時間μでクロック制御される。
【００６６】  中央値計算に必要な入力値は、順次に続く長さＷのＫ個のシフトレジスタにより１ビット毎に記憶される。Ｋは中央値フィルタの長さである。
【００６７】  フラグＢ０（μ）はビット０の処理を示す。それはν＝０に対しては１、そうでない場合は０である。フラグＢ１（μ）及びＬＳＢ（μ）はビット１及びＬＳＢの処理を示す。これらは同じように定義され、１又はＷ−１サイクルだけＢ０（μ）の遅延により発生される。
【００６８】  ブロック″Ｋビットの中央値″においてビット毎に中央値形成が行われ、即ち入力されるＫ個のビットの中で多数の０又は１が求められる。
【００６９】  詳細をそれぞれ図１０ａ，１０ｂ及び１０ｃに示されているｋ番目のブロック″使用すべきビット値（ｋ＝０，１・・・Ｋ−１は上から見られている）において、一方では、ビット毎の中央値形成のためｋ番目のビット値ｗ（ｎ−ｋ，ν）が用いられる。これが原値ｘ（ｎ−ｋ，ν）即ち入力値ｘ（ｎ−ｋ）から考察されているビットνであるか、又は適当に修正された値である。他方では、次のビットサイクルμ＋１において原値又は適当に修正された値を使用すべきか否かが検査され、これが、今まで行われなかった修正に対するフラグｏｋ（μ）＝１又は既に行われた修正に対するフラグｏｋ（μ）＝０により、特徴づけられる。その際上述した処置の結果生じる規則が考慮される。即ち修正された値の最初の使用後この値が、続いてそれぞれの時間ステップｎの終わりまで使用されるべきである。続いて即ちＬＳＢ（μ）＝１において、フラグが再びリセットされ、即ち次の初期値のために、修正されない入力値がまず再び考慮される。
【００７０】  メモリ（シフトレジスタ及び遅延素子）の初期化は、フィルタの所望の始動動作に関係している。
【００７１】  この新しい中央値フィルタ構造を、（例えばＡＳＬＣ又はＥＰＧＡにおける）ハードウェア実現の際の費用に関して以下に考察する。
【００７２】  ビット毎の中央値形成、即ちＫ個の供給されるビットのうち多数の０又は１の算定は、この構造の中心ブロックである。このブロックの実現のため特に大きいフィルタ長Ｋに適した可能な方策は、ビット値（０又は１）の和形成に基いている。ビット和が≧（Ｋ＋１）／２であると、ビット中央値は１に等しく、そうでない場合０に等しい。減算及びそれに続く符号の検査を介して、比較を実行することができる。ビット和形成は、例えば段付けされた並列形式で実現することができ、段から段へ並列個別加算器の数が減少し、語長が増大する。それにより一方では危険なパス従って必要な応答時間が最小になり、他方では必要な語長従って費用ができるだけ小さく保たれる。危険なパスの最小化は、特にフィルタの大きいサイクル時間が必要とされている時に、重要である。なぜならば、ビット毎の中央値形成は再帰ループにあり、従ってパイプライン処理を排除するからである。小さいフィルタ長に対しては、ビット毎の中央値形成を実現するため、使用されるハードウェアに最適化された特別な解決策がある。例として、Ｋ＝５のフィルタ長及び市場で普通のＦＰＧＡにおける実現が考えられ、このＥＰＧＡは、基本モジュールとして、４つの論理入力端及び１つの論理出力端を有するルックアップテーブル（ＬＵＴ）を持っている。その場合ビット毎の中央値形成のために３つのこのようなＬＵＴが必要である。
【００７３】  Ｋ個の同一のブロック″使用すべきビット値″は、それぞれ２つの遅延素子（ＦＩＦＯ）及び非常に簡単な論理素子（上記の例では２つのＬＵＴ）しか必要としない。
【００７４】  入力値を記憶するためのＫ個のシフトレジスタは、多くの場合（特に語長Ｗが比較的大きい場合）、フィルタ構造の残りとして著しく多くの費用を必要とし、これがフィルタ論理素子の効率を保証する。付言すべきことは、各中央値フィルタにおけるＫ個の入力値の記憶が構造に関係なく必要なことである。
【００７５】  ビット毎の中央値算定が和形成を介して実現されている限り、新しい中央値フィルタ構造は段階付け可能である。即ちフィルタ長Ｋが変化する場合、使用されるシフトレジスタの数、同一のブロック″使用すべきビット値″の数、累算すべきビットの数、及びビット和と比較すべき値のみを合わせるべきである。
【００７６】  新しい中央値フィルタ構造は、各入力値即ち各時間ステップｎのための中央値形成が全く新しく行われ、従って大抵普通の構造とは異なり、以前の時間ステップの結果には頼らない、という特徴を持っている。例えば分類方法において、一般に先行するサイクルにおいて求められた順序から出発する。この特徴のため、中央値計算のための新しいアルゴリズムはデシメーションを持つ濾波に特に適している。そのためフィルタ構造において、シフトレジスタのみが修正されたように供給される。こうして係数Ｌ＝２だけデシメーションの際、一番上の２つのシフトレジスタが、並列に２つの順次に続く入力値を供給され、シフトレジスタの結合の際それぞれ１だけスキップされる。中央値フィルタ長即ちＬ＝Ｋだけデシメーションの際、シフトレジスタはもはや結合されず、並列にＫ個の順次に続く入力値を供給される。デシメーションにより、フィルタ構造により最大に処理可能な入力信号ｘ（ｎ）のクロックレートを、デシメーション係数Ｌだけ高めることができる。
【００７７】  デジタルフィルタのハードウェア実現のため、中央値計算用の新しいアルゴリズムが、多くの場合必要な費用のかなりの減少を生じる。これは主としてクロックレート、入力信号の語長、デシメーションの程度及び使用される技術又は利用可能な論理に関係している。
【００７８】  図３のＦＰＧＡブロックは更にデシメーションフィルタを持っている。デシメーションフィルタは低域フィルタとして有利に構成される。
【００７９】  本実施例では、４００ｋＨｚから５０ｋＨｚ従って係数８の走査周波数のデシメーションが行われる。それにより、理想的なデシメーション低域フィルタの場合、９ｄＢだけ信号−雑音比の改善が可能である。
【００８０】  実際のデシメーション低域フィルタは、周波数ｆ＝±２５ｋＨｚの周りのできるだけ急峻な辺という要求を満たさねばならない。通過範囲（ｆ）＜２５ｋＨｚにおいて｜Ｈｒｅａｌ（Ｊ２πｆ）＝ｃｏｎｓｔ｜である必要はない。なぜならば、評価の際スペクトルのみが使用され、その際振幅誤差を簡単に補償できるからである。図１１には、理想的及び実際のデシメーション低域フィルタの伝達関数が示されている。そのために使用される低域フィルタは２つのスライド平均値形成器から成り、第２の平均値形成器は既に半分にされた入力クロックレートで動作する。長さＮのスライド平均値形成器は、現在及びＮ−１の先行する値にわたって平均する。図１２はこのようなスライド平均値形成器のパルス応答ｈ（ｎ）及び信号流れ図を示している。平均値形成器は、再帰形式で非常に効率的に実現される。
【００８１】  デシメーション低域フィルタの有利な実施例の全体構造が図１３に示されている。出力端において欠いている係数６４／４０は、ディジタルフーリエ変換（ＤＦＴ）のための後でのウインドウイングの際一緒に実現される。従ってグレード１５を持つこのようなデシメーションフィルタのために、次の素子を準備せねばならない。即ち１つのシフタ、４つの加算器、４つのメモリ素子。しかし乗算器は必要でない。それと比較して、グレード１５を持つ普通の線形位相フィルタでは、全部で８つの乗算器、１５個の加算器、１５個のメモリを準備せねばならない。従ってデシメーションフィルタは、著しく少ない回路技術的費用の点でもすぐれている。
【００８２】  前記の例では、過渡的妨害を抑制するための中央値フィルタが使用された。別の非線形ディジタルフィルタ方法を次に紹介する。例えば各走査値に続いてそれに先行する走査値から、外挿により評価値が求められ、考察されている走査値がその評価値と比較され、考察されている評価値がその評価値から所定の閾値より大きく相違していると、この走査値が過渡的に妨害されているものと認められ、その評価値により代えられる。
【００８３】  前述した適用例におけるように、受信された反射信号から、Ｉ成分及びＱ成分を持つ複素走査値が発生されると、交互にそれぞれ１つの走査値に対しても、Ｉ成分及びＱ成分から出力を求めて、複数の以前の走査値を介して求められる出力値と比較し、所定の閾値以上の出力の相違があると、現在の走査値を過渡的に妨害されているものと認識して、先行する走査値から外挿される値により代えることができる。
【図面の簡単な説明】
【００８４】
【図１】 
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【図２】  ａ）は多数の大きい妨害パルスが重畳されている離散した時間範囲にある正弦振動を示し、結果として生じる信号のスペクトルにおいて、妨害パルスにより発生される雑音中における正弦振動のスペクトルピークが消失しており、ｂ）はそれぞれフィルタ長Ｋ＝５を持つ２段中央値濾波後の出力信号を示し、時間範囲にある正弦振動は殆ど完全に再び再構成され、従ってスペクトル中に明確に認められる。
【図３】  擬似ドップラーレーダシステムのブロックダイヤグラフを示す。
【図４】  ドップラー法の原理を説明するための簡単化された回路図を示す。
【図５】  図４による回路図に対する信号−時間グラフを示す。
【図６】  理想的及び実際の整合フィルタの伝達関数を示す。
【図７】  整合フィルタの第１実施例の回路図を示す。
【図８】  整合フィルタの第２の好ましい実施例の回路図を示す。
【図９】  ａ）は２進データをビットで逐次２進処理する中央値フィルタの実行用アルゴリズムを符号なし２進表示で示し、ｂ）は２進データをビットシリアルに処理する中央値フィルタの実行用アルゴリズムを符号−値表示で示し、ｃ）は２進データをビットシリアルに処理する中央値フィルタの実行用アルゴリズムを２の補数表示で示す。
【図１０】  ａ）、ｂ）、ｃ）は図９のａ）、ｂ）、ｃ）の細部を示す。
【図１１】  理想的及び実際のデシメーション低域フィルタの伝達関数を示す。
【図１２】  スライド平均値形成器のパルス応答ｈ（ｎ）及び信号流れ図を示す。
【図１３】  デシメーション低域フィルタの有利な実施例を示す。
【図１】
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【図４】
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【図７】
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【図８】
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【図１２】
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【図１３】
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【国際調査報告】
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