(57)【要約】マスタデバイス（３０）とスレーブデバイス（２０）間のインタフェース（１０、４０）が開示される。インタフェースはマスタデバイスからスレーブデバイスへコマンドと関連データとを送信するためのリセット信号、割込み信号、および、スレーブデバイスからマスタデバイスへ転送されたデータ用のビットタイムの継続時間を指定する学習用シーケンス信号を送信するためのビットシリアル双方向信号線（１０Ａ）を備える。ビットシリアル双方向信号線はマスタデバイスとの付属品デバイスの接続／切断状態をさらに示す。
2005520402.tif 000002
【特許請求の範囲】
【請求項１】
マスタデバイスとスレーブデバイス間のインタフェースであって、前記マスタデバイスから前記スレーブデバイスへコマンドと関連データとを送るためのビットシリアル双方向信号線を備えるインタフェースにおいて、前記ビットシリアル双方向信号線が別の信号をさらに送り、前記別の信号は、リセット信号と、割込み信号と、前記スレーブデバイスから前記マスタデバイスへ転送されるデータ用としてビットタイムの継続時間を指定する学習用シーケンス信号と、を備えるインタフェース。
【請求項２】
前記マスタデバイスが個人用情報機器から構成される請求項１に記載のインタフェース。
【請求項３】
前記マスタデバイスが移動端末装置から構成される請求項１に記載のインタフェース。
【請求項４】
前記移動端末装置が、移動端末用スリープタイマにより設定された速度で前記スレーブデバイスから前記マスタデバイスへ転送されたデータのサンプリングを行う請求項３に記載のインタフェース。
【請求項５】
前記インタフェースが、付属品制御インタフェースチップと、前記付属品制御インタフェースチップにクロック信号を出力する発振器と、を前記スレーブデバイス内に備え、前記ビットタイムが前記クロック信号の倍数であり、さらに、前記マスタデバイスが、前記スレーブデバイスから転送された前記データの前記サンプリングを前記ビットタイムの前記指定された持続時間に基づいて適合させる請求項１に記載のインタフェース。
【請求項６】
前記インタフェースが、付属品制御インタフェースチップと、前記ビットシリアル双方向信号線を介して前記マスタデバイスから前記付属品制御インタフェースチップへ送られるメモリ読出しコマンドに応じて、前記ビットシリアル双方向信号線を介して前記マスタデバイスによる読み出しが可能なスレーブデータに関連する特性データを記憶するための不揮発性メモリと、を前記スレーブデバイス内に備える請求項１に記載のインタフェース。
【請求項７】
付属品制御インタフェースチップと、認証呼掛コマンドと、前記ビットシリアル双方向信号線を介して前記マスタデバイスから前記付属品制御インタフェースチップへ送られる関連する呼掛けデータとに応じて呼掛けが行われる呼掛／応答による認証機能とを前記スレーブデバイス内に備える前記インタフェースであって、前記ビットシリアル双方向信号線を介して前記マスタデバイスから前記付属品制御インタフェースチップへ送られる認証結果コマンドに応じて、前記ビットシリアル双方向信号線を介して前記付属品制御インタフェースチップにより前記マスタデバイスへ認証結果データが送られる請求項１に記載のインタフェース。
【請求項８】
前記ビットシリアル双方向信号線が、スレーブデバイスの接続／切断状態を前記マスタデバイスへさらに送る請求項１に記載のインタフェース。
【請求項９】
スレーブデバイスをマスタデバイスと結合するインタフェース回路であって、前記マスタデバイスから前記スレーブデバイスへコマンドおよび関連データを伝えるビットシリアル双方向信号線をサポートするインタフェース回路において、前記ビットシリアル双方向信号線が別の信号をさらに送り、前記別の信号はリセット信号と、割込み信号と、前記スレーブデバイスから前記マスタデバイスへ転送されるデータ用としてビットタイムの継続時間を指定する学習用シーケンス信号と、を備えるインタフェース回路。
【請求項１０】
前記インタフェース回路が前記スレーブデバイスに設けられ、クロック信号を発生する発振器を備え、前記ビットタイムが前記クロックタイムの前記指定された持続時間に基づいて前記ビットシリアル双方向信号線のサンプリングを行う請求項９に記載のインタフェース回路。
【請求項１１】
前記スレーブデバイスに設けられるインタフェース回路であって、前記ビットシリアル双方向信号線を介して前記マスタデバイスから前記インタフェース回路へ送られる読出しコマンドに応じて、前記ビットシリアル双方向信号線を介して前記マスタデバイスによる読出しが可能なスレーブデータに関連する特性データを記憶する不揮発性メモリを備える請求項９に記載のインタフェース回路。
【請求項１２】
前記スレーブデバイス内に設けられるインタフェース回路であって、認証呼掛コマンドと、前記ビットシリアル双方向信号線を介して前記マスタデバイスから受信した関連する呼掛けデータとに応じて呼掛けが行われる呼掛／応答による認証機能を備え、さらに、前記ビットシリアル双方向信号線を介して前記マスタデバイスからの認証結果コマンドの受信に応じて、前記ビットシリアル双方向信号線を介して前記マスタデバイスへ認証結果データを送信する請求項９に記載のインタフェース回路。
【請求項１３】
前記ビットシリアル双方向信号線がスレーブデバイスの接続／切断状態を前記マスタデバイスへさらに送る請求項９に記載のインタフェース回路。
【請求項１４】
前記マスタデバイスが移動端末装置から構成される請求項９に記載のインタフェース回路。
【請求項１５】
前記移動端末装置が移動端末用スリープタイマにより設定された速度で前記ビットシリアル双方向信号線のサンプリングを行う請求項１４に記載のインタフェース回路。
【請求項１６】
前記マスタデバイスが個人用情報機器から構成される請求項９に記載のインタフェース回路。
【請求項１７】
スレーブデバイスをマスタデバイスと結合するインタフェース回路であって、前記スレーブデバイス内に設けられ、前記マスタデバイスから前記スレーブデバイスへコマンドと関連データとを伝えるビットシリアル双方向信号線をサポートするインタフェース回路において、前記ビットシリアル双方向信号線が別の信号をさらに送り、前記別の信号がリセット信号を備える前記インタフェース回路。
【請求項１８】
前記別の信号が、割込み信号と、前記スレーブデバイスから前記マスタデバイスへ転送されるデータ用としてビットタイムの継続時間を指定する学習用シーケンス信号とをさらに備える請求項１７に記載のインタフェース回路。
【請求項１９】
スレーブデバイスをマスタデバイスと結合するインタフェース回路であって、前記スレーブデバイス内に設けられ、前記マスタデバイスから前記スレーブデバイスへコマンドと関連データとを送るビットシリアル双方向信号線をサポートするインタフェース回路において、前記ビットシリアル双方向信号線が別の信号をさらに送り、前記別の信号が割込み信号を備えるインタフェース回路。
【請求項２０】
前記別の信号が、リセット信号と、前記スレーブデバイスから前記マスタデバイスへ転送されるデータ用としてビットタイムの継続時間を指定する学習用シーケンス信号をさらに備える請求項１９に記載のインタフェース回路。
【請求項２１】
スレーブデバイスをマスタデバイスと結合するインタフェース回路であって、前記スレーブデバイス内に設けられ、前記マスタデバイスから前記スレーブデバイスへコマンドと関連データとを伝えるビットシリアル双方向信号線をサポートするインタフェース回路において、前記ビットシリアル双方向信号線が別の信号をさらに送り、前記別の信号は、前記スレーブデバイスから前記マスタデバイスへ転送されるデータ用としてビットタイムの継続時間を指定する学習用シーケンス信号を備えるインタフェース回路。
【請求項２２】
請求項２１に記載のインタフェース回路であって、クロック信号を発生する発振器を備えるインタフェース回路において、前記ビットタイムの前記継続時間が前記クロック信号周期の倍数であり、さらに、前記マスタデバイスが前記ビットタイムの前記指定された持続時間に基づいて前記ビットシリアル双方向信号線のサンプリングを行うインタフェース回路。
【請求項２３】
前記ビットタイムの前記指定持続時間内に所定ポイントによって前記ビットシリアル双方向信号線で生じる遷移の有無によって論理ゼロと論理１とが区別される請求項２２に記載のインタフェース回路。
【請求項２４】
前記ビットタイムの前記指定持続時間がＴによって与えられ、前記所定ポイントが約Ｔ／２である請求項２３に記載のインタフェース回路。
【請求項２５】
前記インタフェース回路が、前記ビットシリアル双方向信号線を介して前記マスタデバイスにより読み出すことが可能な少なくとも１つのレジスタを備える請求項２１に記載のインタフェース回路。
【請求項２６】
前記ビットシリアル双方向信号線を介して前記マスタデバイスにより書込み可能な少なくとも１つのレジスタを備える請求項２１に記載のインタフェース回路。
【請求項２７】
前記ビットシリアル双方向信号線を介して前記マスタデバイスにより読出し可能な少なくとも１つのメモリデバイスロケーションを備える請求項２１に記載のインタフェース回路。
【請求項２８】
前記ビットシリアル双方向信号線を介して前記マスタデバイスにより書込みが可能な少なくとも１つのメモリデバイスロケーションを備える請求項２１に記載のインタフェース回路。
【請求項２９】
請求項２１に記載のインタフェース回路であって、前記ビットシリアル双方向信号線を介して前記マスタデバイスにより送られるコマンドによりアドレス可能な認証ブロックを備え、さらに、前記ビットシリアル双方向信号線を介して前記マスタデバイスへ送られる応答データを有する少なくとも１つのコマンドに応答するインタフェース回路。
【請求項３０】
前記別の信号がリセット信号と割込み信号とをさらに備える請求項２１に記載のインタフェース回路。
【請求項３１】
マスタデバイスとスレーブデバイス間で通信を行う方法であって、
ビットシリアル双方向信号線を備えるインタフェースを介して前記スレーブデバイスを前記マスタデバイスと結合するステップと、
前記ビットシリアル双方向信号線を介して前記マスタデバイスから前記スレーブデバイスへリセット信号を送るステップと、
前記マスタデバイスと前記スレーブデバイスとの間で転送されるデータに対してビットタイムの継続時間を指定するための前記ビットシリアル双方向信号線を介して前記マスタデバイスへ学習用シーケンス信号を送るステップと、
データとコマンドのうちの少なくとも一方の通信を前記ビットシリアル双方向信号線を介して前記マスタデバイスと前記スレーブデバイスとの間で行うステップと、を備える方法。
【請求項３２】
前記ビットタイムの前記指定持続時間に基づいて前記ビットシリアル双方向信号線のサンプリングを行う前記マスタデバイスを通信が備える請求項３１に記載の方法。
【請求項３３】
前記ビットタイムの前記指定された持続時間内に所定ポイントによって前記ビットシリアル双方向信号線で生じる遷移の有無により論理ゼロと論理１とを区別する請求項３２に記載の方法。
【請求項３４】
前記ビットタイムの前記指定持続時間がＴによって与えられ、前記所定ポイントが約Ｔ／２である請求項３３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
以下の教示は、一般に、携帯電話と個人用コミュニケータを含む移動端末装置などの電子デバイスと、移動端末装置用付属ユニットとに関し、特に、移動端末装置／付属品用インタフェースハードウェアおよびソフトウェアに関する。
【背景技術】
【０００２】
携帯電話や個人用コミュニケータなどの現代の移動端末装置は、一般に、外部付属デバイスとの接続用インタフェース装置を用いて設計される。これらの付属デバイスは移動端末装置の機能性を拡張するものでありおよび／または別の有用な機能を提供するものである。付属品の例として、電池、充電器、ヘッドセットおよび“ハンドフリー”アダプタ（これによってユーザは手に持たずに移動端末装置の使用が可能となる）が含まれる。
【０００３】
当業者であれば理解できるように、移動端末装置およびそれらの付属品の複雑さが増すにつれて、必要な移動端末装置／付属品用インタフェースの複雑さも同じ様に大きくなる。例えば、インタフェースには、移動端末装置と付属品間でのデータ転送の調整を行うことが一般に求められる。
【０００４】
移動端末装置／付属品用インタフェースが物理的におよび電気的に頑丈であり、低いエラー比率のデータ転送を処理する能力を持ちながら、しかも、低価格でかつ最低限の複雑さを有するものであることが望ましい。別の重要な考慮事項として移動端末装置／付属品用インタフェースの消費電力がある。すべてのバッテリー駆動デバイスにおいて見られるように、消費電力の最小化は重要な目標である。
【０００５】
移動端末装置用の従来の付属品用インタフェースは、使用時に或る特定の付属品を検出するという厄介な問題があった。ＡＤ変換器（ＡＤＣ）ベースの付属検出方式を利用する際にも問題が観察された。さらに、ＡＤＣベースの検出方式の場合、特定可能な付属品は限られた数しか存在しない（これらの付属品は所定の付属品を表すために生成される少なくともアナログ電圧の精度により、および、移動端末装置内のＡＤＣの変換精度により限定される）。
【０００６】
本発明より以前には、上述の種々の、また、多少矛盾するニーズおよび目標のすべては、移動端末装置／付属品用インタフェースを提供する回路において実現されていない。また、上述の問題は満足のゆく解決は未だ達成されていない。
【０００７】
移動端末装置の状況について上述したが、同じ問題もしくは同様の問題が別のタイプの機器においても存在する可能性があると理解すべきである。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
以下の教示の現在好ましい実施形態に基づいて、上述の問題並びにその他の問題が解決され、その他の利点が実現される。
【課題を解決するための手段】
【０００９】
付属品制御インタフェース（ＡＣＩ）にはインタフェースプロトコルと付属品特定用途向け集積回路（ＡＳＩＣ）が含まれ、これらは一体として移動端末装置と共に用いられる付属品の動作を特定し、認証し、制御する能力を提供する。好ましい実施形態では、ＡＣＩ  ＡＳＩＣが付属品内にインストールされ、入出力ポートおよび対応するコネクタを通じて移動端末装置内の回路との通信を行う。
【００１０】
ＡＣＩ  ＡＳＩＣの利用よって、移動端末装置への割込みが可能になり、付属品の挿入や取り外しがいつ行われたかが認識される。好適には、移動端末装置割り込み信号線がＡＣＩ  ＡＳＩＣにより作動して、移動端末装置のデータプロセッサに割り込みを図るように図ることが望ましい。例えば、移動端末装置がハンドフリー（ＨＦ）スタンド内に配置されているとき、移動端末装置がＨＦモードへ自動的に切り替えられる。移動端末装置がＨＦスタンドから取り外されると、移動端末装置はＨＦモードから自動的に切り替えられ、元の通常の動作モードへ戻る。ＡＣＩ  ＡＳＩＣによって、インタフェースは、ＡＣＩ  ＡＳＩＣのメモリ内にデジタルデータとして記憶され、シリアルデータバスを用いて移動端末装置へ転送されたパラメータによって異なる付属品の種類の特定が可能となる。
【００１１】
本発明の重要な特徴は電力節約の実現である。というのは、挿入検出後（移動端末装置と付属品とは物理的および電気的に一体に接続される）、（３２ｋＨｚなどの）低速移動端末用スリープタイマにより設定した速度でその後の通信行うことができるからである。スリープタイマは、移動端末装置に周期的に割り込みをかけて、低出力のアイドル動作モードから抜け出るために使用するタイマである。この技法によって移動端末装置（並びに付属品）の消費電力の著しい節減が得られる。
【００１２】
別の重要な特徴としてＡＣＩ  ＡＳＩＣが、水晶発振器とは対照的にＲＣ発振器として実装されるシンプルで安い局部発振器を備えたり、この局部発振器と接続されたりするという点が挙げられる。これは、潜在的に広い周波数帯域とのインタフェースの許容範囲（２０ｋＨｚ〜６０ｋＨｚなど、公称約２７ｋＨｚ）と、付属品ＲＣ発振器（±５０％）の誤差とにより可能となる。ＲＣ発振器はＡＣＩ  ＡＳＩＣの中へ組み込むことが可能であり、著しいコストおよび回路面積の節減並びに付属品と付属品用インタフェースの信頼性と検査可能性の向上が実現される。
【００１３】
本発明の利用により得ることが可能な別の利点として、すでにフィールドにある移動端末装置に対しても、新たな付属品を設計し、提供する能力がある。これは可能である。というのは、付属品への割込みが可能になって、ＡＣＩ  ＡＳＩＣ内の不揮発性メモリの存在に起因するその関連する特性について移動端末装置に知らせることができるからである。その場合、インタフェースを通じて移動端末装置からの読出しが可能な特性データがメモリに記憶される。
【００１４】
下記に示すように、本発明はマスタデバイスとスレーブデバイス間でのインタフェースを提供するものである。インタフェースはマスタデバイスからスレーブデバイスへコマンドと関連データとを送り、また、スレーブデバイスからマスタデバイスへ転送されるデータ用のリセット信号、割込み信号およびビットタイムの継続時間を指定する学習用シーケンス信号を送るためのビットシリアル双方向信号線を備える。ビットシリアル双方向信号線はマスタデバイスに対して付属デバイスの接続／切断状態をさらに示す。
【００１５】
この好ましい実施形態では、マスタデバイスは移動端末装置であるか、移動端末装置を備えるマスタデバイスである。移動端末装置はそのスリープタイマと同期してスレーブデバイスからマスタデバイスへ転送されるデータのサンプリングを行う。インタフェースは、付属品デバイス内に、付属品制御インタフェースチップ、および、上記付属品制御インタフェースチップへクロック信号を出力するオンチップのＲＣ発振器を備える。ビットタイムはクロック信号の倍数であり、移動端末装置はビットタイムの指定持続時間に基づいてスレーブデバイスから転送されたデータのサンプリングの適合化を行う。
【００１６】
付属品制御用インタフェースチップはオンチップの不揮発性メモリをさらに備え、この不揮発性メモリは、ビットシリアル双方向信号線を介して移動端末装置から付属品制御インタフェースチップへ送られるメモリ読出しコマンドに応じて移動端末装置によって読出し可能な、少なくとも付属品に関連する特性データを記憶するためのメモリである。
【００１７】
付属品制御インタフェースチップは、オンチップの呼掛／応答による認証機能をさらに備え、この認証機能に対して、ビットシリアル双方向信号線を介して移動端末装置から付属品制御インタフェースチップへ送られる認証呼掛コマンドおよび関連する呼掛けデータに応じて呼掛けが行われる。次に、移動端末装置から付属品制御インタフェースチップへ送られる認証結果コマンドに応じて、認証結果データが、ビットシリアル双方向信号線を介して付属品制御インタフェースチップにより移動端末装置へ送られる。
【００１８】
本明細書ではマスタデバイスや、携帯電話などの移動音声端子装置のような移動端末装置のコンテキストで説明しているが、本発明は、外部の機器、デバイスおよび／または付属品とのインタフェースを意図する個人用情報機器（ＰＤＡ）や別のハンドヘルド用デバイスや別様の携帯用デバイスにも同様に適用される。したがって“移動端末装置”という用語、および“マスタデバイス”という用語は、携帯電話、個人用コミュニケータ、個人用オーガナイザ、個人用情報機器（ＰＤＡ）、電子メール端末、パーソナルコンピュータ、ラップトップコンピュータ、ノートコンピュータ、ワークステーション、家庭用電子デバイスなどの携帯用と非携帯用の双方を含む多種多様の機器の種類を含むものであるが、これらに限定されるものではなく、外部の機器および／または付属品とインタフェースを行うことができるゲーム用コンソール並びにテレビジョンモニタおよびその他のデバイスも含むものと解釈すべきである。
【００１９】
添付図面図と関連して読むとき、これらの教示の上記の態様および別の態様が、以下の好ましい実施形態についての詳細な説明でさらに明らかにされる。
【発明を実施するための最良の形態】
【００２０】
図１は、本発明に準拠して構成される付属品制御用インタフェース（ＡＣＩ）ＡＳＩＣ１０の１実施形態（但しこの実施形態は本発明を限定するものではない）のブロック図を示す。ＡＣＩ  ＡＳＩＣ１０は、制御論理ブロック１２、Ｉ/Ｏポート制御レジスタとデータレジスタブロック（Ｉ／Ｏブロック）１４、認証ブロック１６、パスワードメモリ部１８Ａと通常のＲ／Ｗ部１８Ｂとを備えた読出し／書込み（Ｒ／Ｗ）部を有する不揮発性メモリ１８（３２バイトなど）を備える。メモリ部はＥＥＰＲＯＭや別のタイプの単複の好適なメモリデバイスであってもよい。クロックが設けられ、好ましくは低価格のオンチップ抵抗器／キャパシタ（ＲＣ）発振器１９（周波数帯域２０ｋＨｚ〜約６０ｋＨｚ）としてこのクロックを実装することが望ましい。以下さらに詳細に説明するように、ＲＣ発振器１９の出力信号によって制御論理ブロック１２が送出され、それによってＡＣＩ  ＡＳＩＣ１０の作動用マスタタイミング信号が形成され、並びに、（好ましくは非同期ビットシリアルフォーマットで作動する１つの信号線であることが望ましい）通信ポート１０Ａを介して通過するビットシリアルデータのタイミングが制御される。複数のプログラム可能な入出力線Ｉ／Ｏライン１０Ｂ（実施形態に応じ４乃至８本など）も、（出力としてプログラムされるとき）ＡＣＩ  ＡＳＩＣ１０が中にインストールされた付属品内の制御回路用として設けられ、あるいは、（入力としてプログラムされるとき）リードバック状態と別の信号用として設けられる。
【００２１】
認証ブロック１６が認証アルゴリズム、好ましくは呼掛け応答タイプのアルゴリズムを実行し、この認証ブロック１６を用いて、所定の付属品が真正な付属品であり、認可されていないサードパーティから供給されている付属品ではないことを検証することができる。
【００２２】
例えば、参考文献として、無線電話ネットワークで用いられる１つのタイプの認証呼掛け／応答システムついての記載がある共に譲受された米国特許番号第５，９９１，４０７号を挙げることができる。別のタイプまたは同様のタイプの認証呼掛け／応答システムを認証ブロック１６と共に実現することも可能である。
【００２３】
図２を参照すると、本発明を限定するものではないが、この実施例では、それぞれ左右のオーディオ・トランスデューサ（ミニチュアスピーカ）２２と２４並びにマイク２６を備えたヘッドセット付属品である付属品２０内にＡＣＩ  ＡＳＩＣ１０がインストールされて示されている。付属品との接続は付属品用コネクタ４０を介して行われる。その場合、コネクタ４０の片側部分が移動端末装置３０内にインストールされ、別の片側部分、接続用の半分は付属品２０にインストールされるか、付属品２０と接続される。マルチワイヤケーブル４２を用いて、移動端末装置３０と付属品２０との間の必要なアナログ信号線とデジタル信号線とを担持してもよい。これらの信号線はすべて、移動端末装置３０内の好適な回路とインタフェースされ、ベースバンドＡＳＩＣ３２として便宜上示されている。オーディオ・トランスデューサ２２、２４を駆動し、マイク２６からオーディオ信号を受け取る回路の細部は本発明を理解する上では無関係である。
【００２４】
本発明の教示に対するさらに大きな関心の対象となるのはビットシリアル双方向データ信号線１０Ａとのインタフェースである。このインタフェースには、信号線１０Ａと回路接地電位との間で結合された抵抗Ｒと、移動端末装置１０内にインストールされた好適なプルアップ抵抗（Ｒpu）とが含まれる。例えば、Ｒは５６キロオーム抵抗器であってもよく、ＲPUは約１００キロオームから約１２０キロオームの範囲に及ぶものであってもよい。ＲとＲpuとは一体に抵抗器分圧ディバイダネットワークを形成する。図示のように接続されたとき、抵抗Ｒの存在が信号線１０Ａのレベルに影響を与え、それによって、移動端末装置３０によって付属品２０の存在を検出することが可能になる。付属品の切断も検出可能である。やはり図４を参照すると、ＡＣＩ  ＡＳＩＣ１０と関連する回路（ポイントＡ）を含む付属品の挿入によってＲと並列に配置され、それによってデータ信号線１０ＡはレベルＶ１から低いレベルＶ２へ下へ引っ張られて、検出しきい値ＶTHRESH（ＶTHRESH０.７４ＶＣＣ）などを横切ることになる。
【００２５】
次に同じ様に図６を参照すると、ポイントＢ、Ｃ、Ｆ、Ｇでデータ信号線１０Ａは、マスタデバイスにより強いプルアップ低抗（Ｒstrong、４.７ｋなど）で上へ引っ張られる。このモードは“予備データ線”と呼ぶことができる。このモードでは、移動端末装置３０とＡＣＩ  ＡＳＩＣ１０とはデータ信号線１０Ａをロウへ引っ張ることにより通信を行うことができる。ポイントＤとＨで、データ信号線が解除され、（抵抗ディバイダＲpuとＲのアクションの結果生じる）Ｖ２のレベルをとる。ポイントＩで、付属品２０が取り外され、Ｒpuが作動して、データ信号線１０ＡのレベルをＶ１（ＶＣＣなど）まで引き上げる。
【００２６】
図６には、割り込みコンパレータ３２Ａと、Ｒstrongとデータ信号線１０Ａとの選択的結合および減結合に用いるスイッチも図示されている。コンパレータ３２Ａが作動して、データ信号線に生じる電圧をＶthresh電圧と比較する。
【００２７】
図３Ａに図示のように、単一のビットタイムＴは、ＲＣ発振器１９の周波数に応じて、約５００マイクロセカンドから約１５００マイクロセカンドまでの範囲に存在することができる。さらに具体的に述べると、本発明の好適な実施形態（但し、この形態は本発明を限定するものではない）では、制御論理回路１２はＲＣ発振器１９から出力される３０クロックサイクルで作動して、ビットタイムを形成する。２０ｋＨｚの低い周波数をとった場合、１クロックサイクルは５０マイクロセカンドであり、１つのビットタイムＴは、３０＊５０マイクロセカンドすなわち１５００マイクロセカンドである。６０ｋＨｚのより高い周波数をとった場合、１クロックサイクルは１６.６マイクロセカンドであり、１ビットタイムＴは３０＊１６.６マイクロセカンドすなわち４９８マイクロセカンドである。
【００２８】
個々のビットタイムは、論理ブロック１２により制御され、正の遷移として始まり、負の遷移が行われた後、終了する。負の遷移が行われると、そのビットが、論理１（最近の負の遷移）であるか、論理０（ほとんど負の遷移）であるかの定義が行われる。バイトフレームを示す図３Ｂでわかるように、Ｔ／２の前後のいずれかに負の遷移が生じるように構成されるとき、波形のサンプリングをＴ／２で行うことにより、論理１ビットまたは論理０ビットが伝送されているかどうかの検出が可能となる。
【００２９】
別の信号遷移周期によって別のイベントの信号発信が好適に行われる。例えば、図３Ｄに図示のように、リセット時間Ｔreset（図４のポイントＢとＥ）の間信号線１０Ａをロウに保持することにより、ウォーム（非パワーオン）リセット状態の信号が発信される。
【００３０】
図３Ｅに示すように、データ信号線１０Ａも制御されて学習用シーケンスの信号発信が行われる。学習用シーケンスによって、次のデータ伝送のためのＴの継続時間が指定される。データ伝送は、ビットタイムＴを指定する論理１の送信により開始される。このシーケンスはリセット後およびＡＣＩ  ＡＳＩＣ１０（図４のポイントＢ）からの応答開始時に送られる。低いスタートパルス時間（Ｓ）が同期用として個々のバイトの伝送を開始し、スタートパルス時間（Ｓ）はある最短周期（５０マイクロセカンドなど）よりも長い時間となる。バイトパルスの開始はバイトの送信側により常に行われる。
【００３１】
図３Ｆに図示のように、データ信号線１０Ａも制御されて、ＡＣＩ  ＡＳＩＣ１０から割り込みが行われる。データ信号線の未使用状態が論理０であると仮定すると、以下の複数の条件が満たされれば、ＡＣＩ  ＡＳＩＣ１０は継続時間Ｔintのプルアップパルスを発生する：すなわち、それらの条件とは、制御レジスタ１４のうちの１つのレジスタ内に割り込みオプションビットがセットされる；（例えば、ＲＣ発振器１９により生成される２００内部クロックサイクルの）時間Ｔintenの間、データ信号線１０Ａが未使用状態である；ＡＳＩＣピンの状態がデータレジスタ１４のうちの１つのデータレジスタの中へロードされる；である。
【００３２】
図５は、基本コマンドのデータシーケンスと、シーケンスの初期コマンドバイトのフォーマットとを示す。コマンドバイトの後に続くデータバイト数はコマンドの関数となる。コマンドバイトのフォーマットでは、コマンド選択ビットの状態が最初の状態（読出し／書込みビット指定の読出しまたは書込み）にあるときには、最初の６ビットはメモリ１８にアドレスの読出し／書込みを指定し、一方、コマンド選択ビットの状態がもう一方の状態にあるときは、最初の６ビットはコマンドを指定する。例示のコマンドとしては、限定する必要はないけれども、以下の認証呼掛け、認証応答、割り込みオプションＩ／０レジスタ１４Ａの読出し／書込み、データ方向Ｉ／Ｏレジスタ１４Ｂの読出し／書込み、ポートＩ／Ｏレジスタ１４Ｃの読出し／書込み、およびラッチされたＩ／Ｏポートレジスタ１４Ｄの読出しが含まれる。認証呼掛コマンド（書込み）の後に６データバイト（４８ビット呼掛けワードを認証ブロック１６へ入力することが現在望ましい）が後続し、一方、認証応答コマンドの後に３データバイト（認証ブロック１６から２４ビット応答ワードを出力することが現在望ましい）が後続する。本実施形態では、これらのレジスタは幅が１バイトであるため、すべてのＲ／Ｗ部のＩ／Ｏレジスタコマンドの後に単一のバイトが後続する。Ｉ／Ｏレジスタ処理への書込み用として、データバイトは移動端末装置３０をソースとするものである。Ｉ／Ｏレジスタ１４の読出しアクセスを行うために、移動端末装置３０は読出し元Ｉ／Ｏレジスタを指定する適切なコマンドバイトをデータ信号線１０Ａで送り、さらに、ＡＣＩ  ＡＳＣＩ１０は指定されたＩ／Ｏレジスタ・ロケーショから読み出されたデータバイトに対してデータ信号線１０Ａで応答する。返されたデータバイトはビットタイムＴを指定する学習用シーケンス（図３Ｅを参照）と共に先頭に配置される。ＥＥＰＲＯＭ１８の読出しのために、ＡＣＩ  ＡＳＩＣ１０から返された最初のバイトが学習用シーケンスと共に先頭に配置され、指定されたビットタイムＴが最初の返されたデータバイトおよび当該読出し動作のための他の任意の返されたバイトのビットに対して印加されることにも留意されたい。同じ学習用シーケンスの処理が認証応答コマンドの最初の返されたバイトに対して用いられ、次いで、ビットタイミングが、３バイトの認証応答返信の次の２バイトに対しても同様に印加される。このようにして論理ブロック１２への割込みが可能になり、差し迫ったデータ転送のためのビットタイムＴの継続時間の移動端末装置１０に関する情報がデータビット読出し論理回路に与えられ、次いでデータビット読出し論理回路への割込みが可能になり、データ信号線１０ＡのサンプリングのＴ／２タイミングが調整され、それによって、転送済みビットの正確な読出しが保証される。
【００３３】
入力信号モードが所定のＩ／Ｏピン１０Ｂ用としてプログラムされると、Ｉ／Ｏデータレジスタ１４Ｃからピン状態を読み出すことができる。内部プルアップ低抗がＩ／Ｏピンに対して好適に出力される。割込みオプションレジスタ１４Ａから割込み可能ビットが設定され、Ｉ／Ｏ入力ピンの状態変化が生じた場合、ＡＣＩ  ＡＳＩＣ１０はデータ信号線１０Ａ（図３Ｆを参照）に対して割込みパルスを発生させる。遅延可能ビットが割込みオプションレジスタ１４Ａにセットされ、かつ、Ｉ／Ｏピンに状態の変化が生じた場合、（好適には約２０ミリ秒の）遅延後、ＡＣＩ  ＡＳＩＣ１０は代わりにラッチ済みのＩ／Ｏポートレジスタ１４ＤへＩ／Ｏピンの入力状態をラッチし、次いで、データ信号線１０Ａへ割込みパルスを発生させる。この動作モードは付属品２０のスイッチ接点閉鎖のデバウンシングの一例として有効である。
【００３４】
図３Ｃで、移動端末装置のスリープモードが２つのデータ転送アクティブモードの間にあることに留意されたい。個々のアクティブ時間にはコマンドバイト（読出しまたは書込み）と、少なくとも１データバイトとが含まれる場合もある。ＡＣＩ  ＡＳＩＣ１０内のビットタイミングは、好適にはＲＣ発振器１９の３０クロックサイクルであることが望ましく、このクロックサイクルは移動端末装置３０のスリープタイマ（３２ｋＨｚなど）のタイミングで読み出すことが可能である。通信開始時に、移動端末装置３０はデータ信号線１０ＡでＡＣＩ  ＡＳＩＣ１０へリセットパルスを送信し（図３Ｄ）、ＡＣＩ  ＡＳＩＣ１０は１ビットの学習用シーケンスを応答として送信し（図３Ｅ）、移動端末装置３０に割り込みをかけて（３２ｋＨｚスリープタイマに基づく）この移動端末装置のビット受信タイミングの適合化を行うことが可能となる。移動端末装置３０とＡＣＩ  ＡＳＩＣ１０との間でのこの適応型ビットシリアルタイミング構成について考慮するとき、移動端末装置３０と、移動端末装置３０が作動する際に使用される可能な付属品２０の数との間にタイトなタイミング許容範囲が求められないことを理解することができる。
【００３５】
スリープタイマを備えた無線電話の作動に関する参考文献として、以下に例示の共に譲受された米国特許出願第５，８７０，６８３号；第５，７５８，２７８号；第５，７５２，２０１号；第５,４７１,６５５号を挙げることができる。これらの特許は、本発明の教示と矛盾しない限りにおいて本願明細書で参照により援用される。
【００３６】
メモリ１８は付属品２０の特性を記載するデータを好適に記憶する。一例として、ヘッドセット付属品を想定すると、４個のユーザ制御スイッチまたはボタン、応答／呼、ボリュームアップ、ボリュームダウンなどの１５の文字を含む１行表示が生じることが考えられる。別の記憶されたパラメータには、エコーキャンセレーションオン／オフ、ゲインおよび均等化などのオーディオパラメータを含むことができる。付属品２０と移動端末装置３０との間でこの情報のすべての通信を行い、移動端末装置３０のサービス後、移動端末装置３０は、販売用として発売されている付属品を含む広範囲の付属品を構成し、広範囲の付属品で作動可能にすることができる。
【００３７】
単一ビットシリアルデータ線１０Ａの使用によって、本発明の利用から生じる利点も得られる。というのは、この１本の信号線は、移動端末装置３０と、ＡＣＩ  ＡＳＩＣ１０を含む付属品２０との間での双方向のデータ転送のために、並びに、付属品の挿入および除去の検出のために、さらに、ビットタイミングのリセットと割込み信号設定の適合化のために使用できるからである。
【００３８】
移動端末装置３０と接続された付属品２０とＡＣＩ  ＡＳＩＣ１０というコンテキストで以上説明したが、ＡＣＩ  ＡＳＩＣ１０は、携帯用コンピュータデバイスやポケベル、ＰＤＡまたは家庭用電子デバイス（ゲームコンソールを含む）などの別のタイプのデバイス、または、装着可能な付属品デバイスを用いる使用可能な任意のタイプのデバイスとのインタフェースを行うことも可能であることを理解されたい。上記実施形態のいずれにおいても、制御用デバイスは単にマスタデバイスと呼ぶことができ、ＡＣＩ  ＡＳＩＣ１０およびこれに対応する付属品はスレーブデバイスと呼ぶことができる。
【００３９】
また本発明の教示は、上述した特定の周波数、時間、ビット数、バイト数、コマンドのタイプ、信号線やレジスタの数、などのうちのいずれかによって範囲に限定を設けることを意図するものではない。任意の好適なタイプの単一チップまたはマルチプルチップ集積回路による実施形態を用いることが可能であるため、ＡＣＩデバイスをＡＳＩＣとして実装しなければならないという制約はない。さらに、複数の好適な方法で種々のブロックを設けることが可能である。例えば、組み合わせ論理回路としてあるいは状態マシンとしてまたは適切にプログラムされたマイクロプロセッサコアとして制御論理回路１２を実装することも可能である。個別の抵抗器とコンデンサ部品を用いて発振器１９を実現することも可能である。あるいは、結晶または共振器または任意の好適な周波数信号発生装置を用いて発振器１９を実現することも可能である。
【００４０】
したがって、本発明の現在好ましい実施形態というコンテキストで上述の説明を行ったが、上記現在好ましい実施形態は、本発明の範囲や実施を上記実施形態だけに限定するものとして読まれることを意図するものではない。
【図面の簡単な説明】
【００４１】
【図１】本発明に準拠して構成される付属品制御インタフェース（ＡＣＩ）ＡＳＩＣの実施形態のブロック図である。
【図２】例示の付属品（スピーカとマイクを備えた）ヘッドセットにインストールされた図１のＡＣＩ  ＡＳＩＣと、ＡＣＩ  ＡＳＩＣと、ベースバンドＡＳＩＣを含む移動端末装置との間の結合とを示すブロック図である。
【図３Ａ】単一の論理１ビットと論理０ビットのフォーマットを例示する波形図である。
【図３Ｂ】ビットシリアルフォーマットでのバイト（８ビット）の伝送フォーマットを例示する波形図である。
【図３Ｃ】移動端末装置のスリープモード周期により分離された２つのデータバースト（アクティブモード）のフォーマットを例示する波形図である。
【図３Ｄ】リセットパルスを例示する波形図である。
【図３Ｅ】学習用シーケンスを例示する波形図である。
【図３Ｆ】割り込みを例示する波形図である。
【図４】付属品が、移動端末装置に挿入すなわち接続された時刻から、移動端末装置から解除すなわち取り外された時刻までに図２に図示のビットシリアルデータ線上に現れる例示の波形を示す。
【図５】基本コマンドデータシーケンスと、このシーケンスの初期コマンドバイトのフォーマットとを示す。
【図６】ビットシリアルデータ線と切り替え可能に接続されたプルアップ低抗器と共に用いられる割り込みコンパレータを示す波形図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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