(57)【要約】【発明の要旨】パワーデバイス１０のセル構造は、高ドープドレイン領域を有する基板１２を含む。基板１２上に、より低ドープされた第１導電型のエピタキシャル層１４がある。エピタキシャル層１４上に、第２逆導電型のウェル領域１６がある。高ドープされた第１導電型の上側ソース領域１８がウェル領域１６を覆っている。トレンチ構造３０は、トレンチ３０の側壁を覆う側壁酸化物３２または他の適当な絶縁材料を含む。トレンチ３０の底部は、ドープポリシリコンシールド３８で充填する。シリコン窒化物のような中間誘電体３６はシールド３８を覆う。ゲート電極３４は、別のドープポリシリコン層で形成される。第2の中間誘電体３３、通常、BPSG（borophosphosilicate glass）でゲート電極３４を覆う。動作において、電流はソース領域１８とドレイン領域間をウェル領域１６のチャネルを通って鉛直方向に流れる。
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【特許請求の範囲】
【請求項１】
反復セル構造のミラーキャパシタンスを改善減少させる半導体デバイスにおいて、デバイスのセルが、
第１導電性ドーパントで高ドープされた第１の層を有しドレインを形成する基板、
前記第１の層上にあって第１導電性ドーパントで低ドープされた第２の層、
前記第２の層上にあって前記第１導電性ドーパントと逆極性の第２導電性ドーパントでドープされ、前記第２の層とPN接合を形成する第３の層、
前記基板の反対側表面上にあって第１導電性ドーパントで高ドープされた第４の層、および
前記第４の層から前記基板中に延長し、前記第４の層を複数のソース領域に分けるトレンチ構造を含み、前記トレンチ構造は絶縁層を有する間隔を置いた側壁とフロアを有し、前記絶縁層は前記側壁とフロア上で同一の厚さを有し、前記トレンチ構造は誘電体層で分離された上側及び下側導電性層を有し、前記上側導電性層は、前記第２及び第３の層間PN接合と同一平面上或いは同一平面で終わることを特徴とする半導体デバイス。
【請求項２】
前記トレンチ構造の前記導電性層は、ドープポリシリコンからなることを特徴とする請求項１記載の半導体デバイス。
【請求項３】
２つの前記導電性層を分離する前記誘電体層はシリコン窒化物であることを特徴とする請求項１記載の半導体デバイス。
【請求項４】
前記トレンチ構造の前記上側導電性層は、前記トレンチ構造の前記側壁に隣接するチャネルを通る電流を制御するゲート電極を形成することを特徴とする請求項１記載の半導体デバイス。
【請求項５】
前記第２の層は前記トレンチ構造の前記側壁で表面に向かって上方に曲がるドーパント層からなり、前記トレンチ構造の前記上側導電性層の底部は、前記トレンチ構造の前記側壁付近の前記PN接合とほぼ同一平面にあることを特徴とする請求項４記載の半導体デバイス。
【請求項６】
前記下側導電性層の最上部は、第２導電性の前記第３の層の底部の下にあることを特徴とする請求項１記載の半導体デバイス。
【請求項７】
デバイス上にあって、前記第４の層と電気的に接触し前記ソース領域に接触するソース金属層であって、デバイスの前記セルの外周の位置で前記トレンチ構造の前記下側導電性層と電気的に接触する前記ソース金属層を更に含むことを特徴とする請求項１記載の半導体デバイス。
【請求項８】
前記ソース金属層は第２導電性の前記第３の層と接触していることを特徴とする請求項７記載の半導体デバイス。
【請求項９】
前記上側導電性層上の第２の中間誘電体層を更に含むことを特徴とする請求項１記載の半導体デバイス。
【請求項１０】
前記第２の中間誘電体層は、BPSG（borophosphosilicate glass）であることを特徴とする請求項９記載の半導体デバイス。
【請求項１１】
前記トレンチ構造の前記側壁とフロアは、酸化物層を含むことを特徴とする請求項１記載の半導体デバイス。
【請求項１２】
前記第１導電性ドーパントはｐ型であり、前記第２導電性ドーパントはｎ型であることを特徴とする請求項１記載の半導体デバイス。
【請求項１３】
前記第１導電性ドーパントはｎ型であり、前記第２導電性ドーパントはｐ型であることを特徴とする請求項１記載の半導体デバイス。
【請求項１４】
基板を第１導電性ドーパントで高ドープしドレイン領域を形成する工程、
前記基板上にエピタキシャル層を成長させ、前記エピタキシャル層を第１導電性ドーパントで低ドープする工程、
前記エピタキシャル層の表面に前記第１導電性ドーパントと逆極性の第２導電性ドーパントを注入する工程、
所望のトレンチ領域に対応する開口を有するトレンチマスクで前記基板を覆い、露出領域から材料を除去してトレンチを形成する工程、
前記トレンチの壁とフロア上に酸化物層を成長させ、第２導電性ドーパントを拡散させて前記トレンチの側壁に隣接するウェル領域を形成する工程、
前記トレンチ領域に上側及び下側導電性層を形成して第１の誘電体層で前記上側及び下側導電性層を分離する工程、および
前記エピタキシャル層の表面に第１導電性ドーパントでソース領域を形成する工程を含むことを特徴とする、減少させたミラーキャパシタンスを有する半導体デバイスの製造方法。
【請求項１５】
ソース金属領域でウェハを覆う更なる工程を含むことを特徴とする請求項１４記載の半導体デバイスの製造方法。
【請求項１６】
半導体デバイスの外周近傍の位置で前記ソース金属領域を前記トレンチ領域の前記下側導電性層に接続する更なる工程を含むことを特徴とする請求項１４記載の半導体デバイスの製造方法。
【請求項１７】
前記第１導電性ドーパントはｐ型であり、前記第２導電性ドーパントはｎ型であることを特徴とする請求項１４記載の半導体デバイスの製造方法。
【請求項１８】
前記第１導電性ドーパントはｎ型であり、前記第２導電性ドーパントはｐ型であることを特徴とする請求項１４記載の半導体デバイスの製造方法。
【請求項１９】
前記上側導電性層の底部は、第２導電性の前記第３の層の底部とほぼ同一平面上にあることを特徴とする請求項１４記載の半導体デバイスの製造方法。
【請求項２０】
２つの前記導電性層を分離する前記誘電体層はシリコン窒化物であることを特徴とする請求項１４記載の半導体デバイスの製造方法。
【請求項２１】
前記上側導電性層上に第２の中間誘電体層を加える工程を更に含むことを特徴とする請求項１４記載の半導体デバイスの製造方法。
【請求項２２】
前記第２の中間誘電体層は、BPSG（borophosphosilicate glass）であることを特徴とする請求項２１記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２００１年３月９日に申請された米国特許出願第６０／２７４,７６０号の利益を主張するものである。
【０００２】
本発明は、半導体デバイス、より詳細には、ミラー(Miller)キャパシタンスを減少させ、スイッチング速度特性を改善させたトレンチMOSFETに関するものである。
【背景技術】
【０００３】
半導体産業は、高周波電力変換用途のための高速過渡応答かつ高電力効率の低出力電圧ＤＣ−ＤＣ変換器の需要が増加しつつある。動作周波数が１ＭＨｚ以上に達する際、同期降圧型（Buck）ＤＣ−ＤＣコンバータの電力ロスは、スイッチングロスに左右されるだろう。パワーMOSFETのスイッチングロスは、ドレイン・ゲート間フィードバックキャパシタンスを充電・放電する間に生じる。相当するゲート電荷は、ミラー(Miller) 電荷という。したがって、ミラーキャパシタンスの減少は、ＤＣ−ＤＣ変換器効率を改善するために最も重要なことの１つである。
【０００４】
また、マイクロプロセッサーのセル密度と速度が増加するにつれ、マイクロプロセッサーをパワー化するためにより多くの電流が必要である。つまり、ＤＣ−ＤＣ変換器は、より高出力電流を提供するのに必要である。出力電流の増加は、同期ＤＣ−ＤＣコンバータの下側スイッチばかりでなく上側スイッチの伝導ロスを上昇させる。それ故、進歩したマイクロプロセッサーをパワー化するために、ＤＣ−ＤＣコンバータの上側および下側スイッチとして使用されるパワーMOSFETは、低スイッチングパワーロスかつ低伝導パワーロスでなければならない。これらのスイッチングロスは、オン抵抗を下げることによって低減できる。悪いことに、オン抵抗を下げると、ミラーキャパシタンスが上昇する。例えば、パワーMOSFETのオン抵抗を下げるために、最も効率的な方法は、デバイスのセルピッチを減少させ、合計チャネル幅を増加させることである。この両方が、ドレイン・ゲートオーバーレイ領域を増加させる。結果、デバイスのミラーキャパシタンス、或いは、ミラー電荷が増加する。
【０００５】
デバイスのスイッチング速度へのゲート・ドレイン間キャパシタンスの大きな衝撃のため、その衝撃を最小にする一連の改良が提案されている。これらの改良は、低チャネル抵抗を維持し、連携したキャパシタンスの値を最小にするようにソース・ドレインの十分なゲートオーバーラップを得るために、ソース・ドレインイオン注入角度とゲートスペーサの調整を含む。ミラーキャパシタンスを最小にする１つの斯かる努力は、ゲート・ドレインオーバーラップ領域のゲート酸化物の厚さを局所的に増加させるプロセス工程である。しかし、トレンチ底部に厚い酸化物を成長させ、エッチングバックしながらオーバーラップを維持する必要があるため、そのプロセスは制御するのが難しい。それ故、低スイッチングパワーロスかつ低伝導率パワーロスを達成する方法が必要である。
【０００６】
本発明の目的は、低スイッチングパワーロスかつ低伝導率パワーロスを有するパワーデバイスを提供することにある。本発明の特徴を有するパワーデバイスは、第１導電性ドーパントで高ドープされドレインを形成する第１の基板層を含む。この第１の基板層上に、第１の基板層と同じ導電性ドーパントで低ドープされた第２の層がある。この第２の層上に、第１導電性ドーパントと逆極性の第２導電性ドーパントでドープされた第３の層がある。第１導電性ドーパントで高ドープされた第４の層が半導体基板の反対側表面上にある。トレンチがこの第４の層から第２の層中に延長する。このトレンチは第４の層を複数のソース領域に分ける。また、トレンチは第３及び第４の層に隣接する側壁を有し、チャネル層を制御する。最後に、また、トレンチは誘電体層で分離された上側及び下側導電性層を有する。
【０００７】
本発明の別の特徴によると、トレンチの上側導電性層は、トレンチ構造の側壁に隣接するチャネルを通る電流を制御するゲート電極を形成する。ポリシリコンゲート層とポリシリコンシールド層と中間誘電体層は、ポリシリコンゲート層の底部がウェル領域の曲率に近いように適当に大きさを合わせる。これは、ゲートとドレイン間オーバーラップを最小にし、それ故ゲートとドレイン間キャパシタンスを最小にする。
【０００８】
本発明の更に別の特徴によると、元来記述したデバイスは、デバイス上にあって、第４の層と電気的に接触しソース領域に接触するソース金属層を有することができる。また、このソース金属層は、第２導電性でドープされた第３の層と接触している。また、このソース金属層は、デバイスのセルの外周の位置でトレンチの下側導電性層と接触する。下側導電性層、或いはシールド層は、ソースと同一静電ポテンシャルにある。シールドがソースに結合しているので、トレンチの底部のキャパシタンスは、もはやゲート対ドレインではなく、ゲート対ソースである。
【０００９】
新デバイス構造を図1に示す。この新デバイス１０は、ポリシリコンゲート３４とドレイン端末１２間の埋設ポリシリコンシールド層３８を含む。ポリシリコンシールド層３８は、ダイ（die）の外周のソース金属２０に接触し、ソース金属２０と同じ静電ポテンシャルを有する。図１９を参照。結果、ゲートとドレインの変位電流は、スイッチング過渡中ソース１８とポリシリコンシールド層３８を流れ、ゲートターンオン・オフ過渡中、ドレイン端末１２とゲート端末３４間フィードバックは大幅に抑止される。この新デバイス構造を利用すると、オン抵抗の最小限の犠牲でもって、ずっと少ないミラー電荷が得られる。さらに、オン抵抗とミラー電荷との不両立は、大幅に減少される。この新デバイスと従来のトレンチ・ゲートパワーMOSFETとの電気特性は、コンピュータシミュレーションを使用して評価された。その結果は、図１Ａに要約される。本発明に開示した新デバイス１０は、シールドなしの従来のデバイスに比較してオン抵抗の小さい増加でもって、ずっと少ないミラーキャパシタンスCgdを有する。例えば、セルピッチ2.0(ｍのデバイスに対して、新デバイスは、従来のデバイスに比較して単位面積当りのオン抵抗RSPの僅か１８％増加でもって、ゲートとドレイン間キャパシタンスCgdの約８４％減少を達成する。メリットRSP＊Cgdの計算は、オン抵抗とミラーキャパシタンスとの積として定義する。結果は、新デバイスを従来のデバイスと比較すると約80％の改善を示す。両方のデバイスのゲート電圧対ゲート電荷特性をセルピッチ2.0μｍと3.0μｍに対してそれぞれ図2及び３に示す。これらの図は、本発明に開示した新デバイスが、ゲート電圧対ゲート電荷曲線の平坦域部分の幅で表されるように、ミラー電荷を劇的に減少させたことを示す。加えて、ゲートとドレイン間キャパシタンスの減少のため、デバイスはスイッチング速度を犠牲にすることなく高密度に作られ得る。
【００１０】
図1は、本発明のマルチセルのトレンチゲートデバイス１０の１つのセルの断面図である。トレンチゲートデバイス１０は、DMOSデバイスのようなパワーデバイス、絶縁ゲートバイポーラトランジスタ（IGBT）やMOSゲートサイリスタを含む他のパワーデバイスと接続して使用してもよい。斯かるデバイスでは、図1に示すセルのパターンは、全部がトレンチゲートで分けられたマルチセルを有して繰り返される。
【００１１】
典型的なMOSFET１０のセル構造は、高ドープドレイン又はN＋領域を有する基板１２を含む。基板１２上に、より低ドープされた同一ドーピング極性のエピタキシャル層１４がある。エピタキシャル層１４上に、逆又はP型ドーピング極性のウェル領域１６がある。高N型ドープの上側ソース層１８がPウェル領域１６を覆っている。トレンチ構造３０は、トレンチ３０の側壁を覆う側壁酸化物３２または他の適当な絶縁材料を含む。トレンチ３０の底部は、ポリシリコンシールド３８で充填する。シリコン窒化物３６のような中間誘電体はシールド３８を覆う。ゲート３４は、別の高ドープポリシリコン層で形成される。第2の中間誘電体３３、通常、BPSG（borophosphosilicate glass）でゲート３４を覆う。動作において、電流はソース１８とドレイン１２間をウェル領域１６のチャネルを通って鉛直方向に流れる。
【００１２】
デバイス１０は、図４〜１７に示す一連のプロセス工程によって形成される。最初に、適当な基板８を高ドープしてN＋領域１２を形成する。それから、エピタキシャル層１４を基板８の反対面に成長させる。エピタキシャル層１４は、低ドープされたN−層として成長させるか、或いは、それを成長させた後、N−として適当にドープする。エピタキシャル層１４を基板より大きく示すが、大きさの違いは厳密に発明を説明する目的のためである。基板は、エピタキシャル層より普通大幅に厚い。
【００１３】
図5は、ボロンイオン４０をエピタキシャル層１４の上側表面中に注入して図6のPウェル１６（見えない）を形成することを示す。また、図6は、未来のトレンチ領域を露出するようにパターン化される低温酸化物４２で覆われるエピタキシャル層の表面を示す。図7に示すように、トレンチをエッチングする。図8を参照すると、トレンチ３０をウェットエッチング或いはドライプラズマエッチングを含む任意の適当なプロセスによってエッチングしてもよい。斯かるエッチングは従来のものであり、当業者に周知である。エッチングの完了後、ウェハ全体は、トレンチ３０の側壁を含むウェハ全体の上に比較的薄いゲート酸化物層３２を成長させるために酸化プロセスを受ける。ゲート酸化物層を成長させる前に、低温酸化物マスクを剥がす。酸化工程を十分高温で行い、ボロン注入を駆動し、ウェル領域１６を形成する。
【００１４】
次の工程で、図９に示すように、トレンチ３０を充填するポリシリコン層３８でウェハ全体を覆う。図１０に示すように、トレンチ３０の底部に残留ポリシリコンシールド３８を残すまで、ポリシリコン層３８をエッチングする。図１１に移って、トレンチ３０を含むウェハ全体の上に中間誘電体層３６をシリコン窒化物或いは他の適当な絶縁体から形成する。図１２に示すように、中間誘電体層３６を適当にエッチングしてトレンチ内にポリシリコンシールド層３８を覆う層を残す。次に、図13は、ウェハ全体の上とトレンチ３０の中に蒸着したポリシリコンゲート層３４を示す。ポリシリコンゲート層３４は、導電性ゲート材料を提供するように高ドープポリシリコンを含む。他の材料は可能であるが、ポリシリコンは好ましい材料である。ポリシリコンゲート層とポリシリコンシールド層３８と中間誘電体層３６は、ポリシリコンゲート層３４の底部がウェル領域１６の曲率に近いように適当に大きさを合わせる。これは、ゲートとドレイン間オーバーラップを最小にし、それ故ゲートとドレイン間キャパシタンスを最小にする。
【００１５】
図１４に移って、ポリシリコンゲート層３４をエッチングして、中間誘電体層用にトレンチに余地を設ける。図15に示すように、BPSGからなる適当な中間誘電体層３３をウェハ１０の全体の上とトレンチ３０の残りの中に蒸着する。図1６に示すように、BPSG層３３を平面化して、エピタキシャル層１４の最上とほぼ同一平面にする。デバイスの表面全体に燐、砒素のような適当なN＋ソースを注入する。図1７に示すように、ソース領域１８を形成するためにソース注入を適当に駆動し適切な深さにする。それから、ウェハを、ソース金属を形成する金属層２０で覆い、適当にパターン化仕上げしてデバイスを生成する。図1８のトレンチの中心を通る断面１９−１９’をとる。図1９にウェハの縁の断面の部分を示す。ポリシリコンシールド３８は、ダイの外周でソース２０と電気的かつ機械的に接触している。結果、ポリシリコンシールド層３８はソース金属２０に電気的に短絡する。また、このソース金属は図示しない第３の層と接触している。
【００１６】
残りのプロセス工程は、パワー半導体デバイスの標準的な最終プロセス工程であり、最上面テープ、ウェハ研磨、テープの除去、及び裏面メタライゼーション、などを含む。本発明は好ましい設計を有するものとして記述したが、本発明は本開示の精神と範囲内で更に修正され得る。従って、本出願は、ここで開示された一般原理を使用しての、本発明の任意の変更、用途、改作を含むものとする。更に、本出願は、本発明が係り、請求の範囲内にある、周知慣用技術内の本開示からの逸脱を含むものとする。
【図面の簡単な説明】
【００１７】
【図１】DMOSセル構造の断面である。
【図１Ａ】比較結果を示す表である。
【図２】新0.2ミクロンセルピッチデバイスと従来0.2(セルピッチデバイスに対するゲート電荷の関数としてゲート電圧を示す第１のグラフである。
【図３】0.3ミクロンセルピッチデバイスに対する図２と同様の第２のグラフである。
【図４】N＋基板上に成長させたｎ型ドープエピタキシャル層である。
【図５】ボロン注入とアニーリング前のパッド酸化である。
【図６】フォトマスク・エッチング工程の使用による低温酸化物パターン形成前の低温酸化物蒸着である。
【図７】トレンチ構造を形成するシリコンエッチングである。
【図８】犠牲酸化とゲート酸化前の低温酸化物除去である。
【図９】ポリシリコン充填である。
【図１０】ポリシリコンシールド層を形成するポリシリコン凹エッチングである。
【図１１】中間誘電体層（SiN）蒸着である。
【図１２】中間誘電体層（SiN）凹エッチングである。
【図１３】ポリシリコン再充填である。
【図１４】ポリシリコンゲートを形成するポリシリコン凹エッチングである。
【図１５】中間誘電体層（BPSG）蒸着である。
【図１６】中間誘電体層（BPSG）エッチングバックと平面化である。
【図１７】P+体・N+ソースを形成するボロン・燐注入と駆動である。
【図１８】Ti/TiN障壁層形成と金属蒸着（SiAl）前のBOEディップ（dip）である。
【図１９】図１８のトレンチの中心を通る断面である。
【図１】
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【図１Ａ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際公開パンフレット】
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2005505912.tif 000057
2005505912.tif 000058
【国際調査報告】
2005505912.tif 000059
2005505912.tif 000060
2005505912.tif 000061