(57)【要約】  例えばトレンチゲート型電界効果パワートランジスタ及びトレンチ型ショットキダイオードのような、トレンチ（２０）において絶縁トレンチ電極（１１）を含む半導体デバイスにおいて、トレンチの底部（２７）において本体部分とトレンチ電極（１１）との間の誘電結合部を低減させるために、トレンチ（２０）の底部（２７）とトレンチ電極（１１）の底部（２５）との間にキャビティ（２３）がもたらされる。パワートランジスタにおいて、誘電結合部における低減によりスイッチング電力損失が低減させられ、それによりショットキダイオードにおいてトレンチ幅が低減させられ得る。
2005512342.tif 000002
【特許請求の範囲】
【請求項１】
トレンチにおいて絶縁トレンチ電極を含む半導体デバイスであって、前記トレンチは前記デバイスの半導体本体部分に延在し、前記トレンチ電極は前記トレンチの側壁において絶縁層によって前記本体部分に誘電態様で結合され、前記トレンチの底部において前記本体部分と前記トレンチ電極との間の前記誘電結合部を低減させるために前記トレンチの底部と前記トレンチ電極の底部との間にキャビティがもたらされている半導体デバイス。
【請求項２】
前記トレンチ電極の底部及び前記トレンチ壁の少なくとも一つに渡るパッシベーション層が、前記キャビティの前記壁の少なくとも一部を形成する請求項１に記載のデバイス。
【請求項３】
前記キャビティが、前記トレンチ電極の下部の側に沿って延在する請求項１又は２に記載のデバイス。
【請求項４】
第一の導電形のドレイン領域及びソース領域を含み、前記領域の間に逆の第二の導電形のチャネル収容領域を有し、前記トレンチ電極がゲートを形成すると共に前記ソース領域から前記チャネル収容領域を介して前記ドレイン領域に延在する請求項１乃至３の何れか一項に記載のデバイス。
【請求項５】
前記ドレイン領域が、ドレインドリフト領域及びドレインコンタクト領域を有し、前記ドレインドリフト領域は、前記チャネル収容領域と前記ドレインコンタクト領域との間にもたらされ、前記ドレインドリフト領域は、前記ドレインコンタクト領域よりも少ない程度にドーピングされ、前記キャビティの少なくとも一部は、前記トレンチ電極と前記ドレインコンタクト領域との間にもたらされる請求項４に記載のデバイス。
【請求項６】
前記キャビティが、ほぼ前記トレンチ電極から前記ドレインドリフト領域の間において前記ドレインコンタクト領域に向かって延在する請求項５に記載のデバイス。
【請求項７】
前記本体部分は、前記ドリフト領域とショットキバリアを形成するショットキ電極によってコンタクトされる前記ドリフト領域である請求項１乃至６の何れか一項に記載のデバイス。
【請求項８】
トレンチにおいて絶縁トレンチ電極を含む半導体デバイスを形成し、前記トレンチは前記デバイスの半導体本体部分を通じて延在し、前記トレンチ電極は前記トレンチの側壁において絶縁層によって前記本体部分に誘電態様で結合される方法であって、
（ａ）トレンチを前記本体部分にエッチングするステップと、
（ｂ）前記トレンチの底部に渡って一つの層のフィラー物質をもたらすステップと、
（ｃ）前記下にもたらされているフィラー物質に対して前記トレンチ電極物質を通じて規定されるパスを前記トレンチにおけるトレンチ電極物質にもたらすステップと、
（ｄ）前記トレンチ電極物質と前記トレンチの底部との間のフィラー物質を除去するためにエッチングするステップと、
（ｅ）前記トレンチ電極と前記トレンチの底部における前記本体部分との間の前記誘電結合を低減させるキャビティを、前記トレンチ電極物質と前記トレンチの底部との間に残すために前記トレンチ電極物質を通じて前記パスを閉じるステップと
を含む方法。
【請求項９】
前記ステップ（ｃ）が、前記トレンチの対向する側壁に渡ってトレンチ電極物質のスペーサを形成するステップを有する請求項８に記載の方法。
【請求項１０】
前記ステップ（ｅ）が、前記パスをもたらす酸化物を成長させるために前記トレンチ電極物質を酸化させるステップを有する請求項８又は９に記載の方法。
【請求項１１】
前記フィラー物質が、前記トレンチ電極絶縁層の物質と同じである請求項８乃至１０の何れか一項に記載の方法。
【請求項１２】
前記フィラー物質が、前記トレンチ電極絶縁層の物質に関して選択エッチングされ得る請求項８乃至１１の何れか一項に記載の方法。
【請求項１３】
前記キャビティが、前記トレンチ電極物質の堆積によって規定される請求項１乃至７の何れか一項に記載の半導体デバイスを形成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチにおいて絶縁トレンチ電極を含む半導体デバイス、及びその製造に関する。例えばトレンチゲート型電界効果パワートランジスタ（ｔｒｅｎｃｈ−ｇａｔｅ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｐｏｗｅｒ  ｔｒａｎｓｉｓｔｏｒ）及びトレンチショットキダイオード（ｔｒｅｎｃｈｅｄ  Ｓｃｈｏｔｔｋｙ  ｄｉｏｄｅ）に関する。
【背景技術】
【０００２】
理想的には、パワートランジスタが、自身の“オフ状態（ｏｆｆ−ｓｔａｔｅ）” と“オン状態（ｏｎ−ｓｔａｔｅ）”との間（及びその逆）において消費電力ゼロでスイッチし得る。しかしながら、実際のパワーデバイスにおいてかなりのスイッチング電力損失が発生し、それ故に特に高い周波数のスイッチングを必要とする用途に対して当該損失を最小化するようにデバイスを設計することは常に所望されている。
【０００３】
デバイスがスイッチオン及びスイッチオフされるときの、パワーＭＯＳＦＥＴに関連する過渡波形（ｔｒａｎｓｉｅｎｔ  ｗａｖｅｆｏｒｍ）は、例えばＢ．Ｊａｙａｎｔ  Ｂａｌｉｇａ氏による“パワー半導体デバイス（Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅ）”の３８７乃至３９５頁（以下、“Ｂａｌｉｇａ”と称される）において議論されている。その成分はこの場合参照物質として組み込まれている。誘導性負荷に接続されるときのターンオン時の当該デバイスに対する通常の波形は、この場合図１Ａ乃至１Ｃに概略的に示されている。図１Ａはゲート・ソース間電圧Ｖｇｓを示しており、図１Ｂはドレイン・ソース間電流Ｉｄｓを示しており、図１Ｃは、ドレイン・ソース間電圧Ｖｄｓを示している。
【０００４】
これらの連続した期間インタバル、すなわちｔ１、ｔ２、及びｔ３は、図１Ａ乃至１Ｃに示されている。インタバルｔ２の間、及びｔ３の間に電力消費のかなりの比例特性がもたらされていることは理解され得る。ｔ２においてＶｄｓはその最大遮断値（ｍａｘｉｍｕｍ  ｂｌｏｃｋｉｎｇ  ｖａｌｕｅ）になっていると共にＩｄｓは立上がっており、一方ｔ３においてＩｄｓは比較的高くなっていると共にＶｄｓはその最大値から立下っている。ターンオフの間に同様の波形が反転態様で生成される。ＢａｌｉｇａにおいてパワーＭＯＳＦＥＴデバイスのゲート・ドレイン間容量を低減させることにより、インタバルｔ３の長さと、それ故にターンオン時及び同様にターンオフ時における電力損失の量とが低減され得ることは注意される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明はこの結論を実現させることを目的とする。
【０００６】
本発明は、フィールドプレートが、トレンチにおいてゲート電極の下でもたらされると共に当該電極に接続されるトレンチゲート型電界効果トランジスタにも向けられる。この形態のデバイスは、例えば国際特許第ＷＯ−Ａ−０１／０８２２６号明細書（ＰＨＮ１７５７２）及び米国特許第ＵＳ−Ａ−５６３７８９８号公報に開示されている。両方の文献の全体の成分は、この場合参照物質として組み込まれている。当該文献に示されている構成において、前記デバイスの半導体本体とフィールドプレートとの間に、半導体本体とゲート電極との間の層よりも厚い誘電物質の層がもたらされる。このことは、酸化降伏（ｏｘｉｄｅ  ｂｒｅａｋｄｏｗｎ）をもたらし得るトレンチの底部の角における電界集中を防止し、それによってトランジスタの電圧遮断特性を改善するのに役立つ。
【０００７】
本発明は、例えば米国特許第ＵＳ−Ａ−５６１２５６７号公報に開示されているような、トレンチ電極を備えるショットキ整流器にも関する。その全体の成分はこの場合参照物質として組み込まれている。そこに記載されているように、好ましくは電極周辺に集中（ｃｒｏｗｄ）する電界を抑制すると共に前記デバイスの降伏電圧を増大させるように、トレンチアノード電極の側、及びトレンチアノード電極の下の側に沿って厚い誘電層がもたらされる。
【０００８】
本発明の目的は、トレンチ電極とデバイスの本体との間の所望の誘電結合部が小型態様で実現される、改善された半導体デバイスを提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、トレンチにおいて絶縁トレンチ電極を含む半導体デバイスであって、前記トレンチは前記デバイスの半導体本体部分に延在し、前記トレンチ電極は前記トレンチの側壁において絶縁層によって前記本体部分に誘電態様で結合され、前記トレンチの底部において前記本体部分と前記トレンチ電極との間の誘電結合部を低減させるために前記トレンチの底部と前記トレンチ電極の底部との間にキャビティがもたらされている半導体デバイスを提供する。
【００１０】
このように半導体本体とトレンチ電極との間の誘電結合部の少なくとも一部がキャビティの成分（ｃｏｎｔｅｎｔｓ）によってもたらされる。キャビティはトレンチ電極の下部の側に沿って延在していてもよく、前記絶縁層の少なくとも一部を更にもたらしてもよい。
【００１１】
通常キャビティによって本体部分に規定される空間はある一定の気体成分（ｇａｓｅｏｕｓ  ｃｏｎｔｅｎｔ）を有するであろう。キャビティが所定の圧力で所定の気体によって満たされ得るので、その成分に対する誘電率は、二酸化シリコンのような通常の絶縁物質の誘電率よりもかなり低くなる。通常、キャビティの間の誘電結合部は、キャビティ厚さに対する依存性よりも極めてずっと低いキャビティの正確な気体成分に対する依存性を有するであろう。普通に入手可能なほとんどの気体の誘電率は１（ユニティ）に非常に近いので、気体のキャビティは空き空間（ｆｒｅｅ  ｓｐａｃｅ）の許容度に非常に近い許容度（ｐｅｒｍｉｔｔｉｖｉｔｙ）を有するであろう。雰囲気圧力において、酸素、窒素、二酸化炭素、及び空気のような普通の気体に対する誘電率は１．００１よりも小さい。比較のため、二酸化シリコンに対する誘電率は、（その形成の態様に依存して）約３．９乃至４．９の範囲内にあるが、シリコン窒化物の誘電率は約６乃至９の範囲内にある。
【００１２】
キャビティ内の気体圧力は雰囲気圧力のかなり下であってもよく、成分は真空に近くてもよい。キャビティの成分によって示されている比較的低い誘電率のため、トレンチ電極と、半導体本体の隣接する部分との間の低減されたレベルの結合は、比較的小型の態様で実現され得る。このようなデバイスは、ほぼ同等の誘電特性をもたらすために、固体物質のより広い領域ではなくキャビティを使用することによって、より小型に製造され得る。
【００１３】
トレンチの底部、トレンチの側壁、及びトレンチ電極のうちの少なくとも一つは、キャビティの少なくとも一部を規定し得る。好ましくは、パッシベーション層が、キャビティの壁の一部を形成するトレンチ壁上にもたらされる（更にトレンチ電極に渡って延在してもよい）。この層は、例えば二酸化シリコンから形成されてもよい。
【００１４】
本発明は更に、トレンチにおいて絶縁トレンチ電極を含む半導体デバイスを形成し、前記トレンチは前記デバイスの半導体本体部分を通じて延在し、前記トレンチ電極は前記トレンチの側壁において絶縁層によって前記本体部分に誘電態様で結合される方法であって、
（ａ）トレンチを前記本体部分にエッチングするステップと、
（ｂ）前記トレンチの底部に渡って一つの層のフィラー物質をもたらすステップと、
（ｃ）前記下にもたらされているフィラー物質に対してトレンチ電極物質を通じて規定されるパスを前記トレンチにおけるトレンチ電極物質にもたらすステップと、
（ｄ）前記トレンチ電極物質と前記トレンチの底部との間のフィラー物質を除去するためにエッチングするステップと、
（ｅ）前記トレンチ電極物質と前記トレンチの底部との間にキャビティを残すために前記トレンチ電極物質を通じて前記パスを閉じるステップと
を有する方法を提供する。
【００１５】
同じ厚さの従来の誘電部を有する同等の構造体と比較して、キャビティはトレンチの底部において本体部分とトレンチ電極との間の誘電結合部を低減させる。
【００１６】
トレンチ電極物質を介するパスは、都合のよいことに、トレンチの対向する側壁に渡るトレンチ電極物質のスペーサを形成することによってステップ（ｃ）において形成され得る。パスは、好ましくは、上に酸化物を成長させるためにトレンチ電極物質を酸化させることによってステップ（ｅ）で閉じられる。これにより最終的にパスがもたらされる。好ましい実施例において、トレンチはそれから更なるトレンチ電極物資で満たされる。
【００１７】
フィラー物資はトレンチ電極絶縁層の物資と同じ物資であってもよい。代わりにフィルタ物資はトレンチ電極絶縁層の物資と異なると共に、それに対して選択エッチ可能である。
【００１８】
本発明による様々な更なる好ましい特徴が以下に記載されると共に従属請求項において説明される。
【００１９】
本発明の実施例はこの場合添付概略図面を参照して記載されると共に例示によって記載されるであろう。
【発明を実施するための最良の形態】
【００２０】
図は概略的であり、寸法が一致していないことは注意されるべきである。図面の便宜及び明瞭化のために、当該図の部分の比率及び相対的な寸法は強調されているか、又は寸法が減少させられて示されている。同じ参照符号は通常、修正された実施例及び異なる実施例における、対応する特徴又は同様の特徴を参照するために使用されている。
【００２１】
図７は、ほぼ完了された製造工程における、本発明のパワー半導体デバイスの実施例のトランジスタセル領域の断面図を示している。前記デバイスは、トレンチゲート１１の形態におけるトレンチ電極を有している。第一の導電形（当該例の場合、ｎ形）のソース領域１３とドレイン領域１４及び１４ａとは、逆の第二の導電形（すなわち当該例の場合、ｐ形）のチャネル収容本体領域（ｃｈａｎｎｅｌ−ａｃｃｏｍｍｏｄａｔｉｎｇ  ｂｏｄｙ  ｒｅｇｉｏｎ）１５によって分離されている。ドレイン領域は、ドレインコンタクト領域１４ａに隣接する低ドーピングドリフト領域１４を有している。前記ドリフト領域は、例えば高導電率の基板コンタクト領域１４ａ上に堆積させられる高抵抗のエピタキシャル層から構成される。
【００２２】
ゲート１１が、領域１３及び１５を通ってドリフト領域１４の底部、少なくとも部分的にドレインコンタクト領域１４ａに向かって（通常単結晶シリコンの）前記デバイスの半導体本体１０に延在するトレンチ２０においてもたらされる。二酸化シリコンの薄い層１７が、半導体本体１０の隣接する部分からゲート１１を絶縁分離する。前記デバイスのオン状態におけるゲート１１への電圧信号の印加は、領域１５において導通チャネル（ｃｏｎｄｕｃｔｉｏｎ  ｃｈａｎｎｅｌ）１２をもたらすための知られている態様と、ソース領域１３とドレイン領域１４及び１４ａとの間の当該導通チャネル１２における電流の流れを制御するための知られている態様とで作用する。
【００２３】
完成されたデバイスにおいて、酸化物キャップ（ｏｘｉｄｅ  ｃａｐ）がゲート１１上にもたらされる。ソース領域１３は、半導体本体１０のトップの主表面１０ａにおいてソース電極によってコンタクトされる。当該電極は酸化物キャップの上にもたらされる。ドレインコンタクト領域１４ａは、ドレイン電極によってデバイス本体の底部の主表面１０ｂにおいてコンタクトされる。これらの更なる構成要素は図７に示されておらず、知られている態様で形成され得る。
【００２４】
図７に示されているように、ゲート１１の底部２５とトレンチ２０の底部との間にスペース（ｓｐａｃｅ）又はボイド（ｖｏｉｄ）をもたらすためにキャビティ（ｃａｖｉｔｙ）２３が本体部分１４に組み込まれている。キャビティ２３は、トレンチ２０の側壁（ｓｉｄｅ  ｗａｌｌ）３１及び底部２７に渡って延在する二酸化シリコン１７の薄い保護層（ｐａｓｓｉｖａｔｉｎｇ  ｌａｙｅｒ）と、ゲート１１の底部２５に渡る二酸化シリコン１７ａの薄い保護層とによって規定され、すなわち自身の壁が形成される。
【００２５】
示されている実施例において、トレンチ２０がドレインドリフト領域１４の間にドレインコンタクト１４ａにまで延在し、キャビティ２３がほぼゲート１１からドレインコンタクト領域にまで延在する。好ましくは、キャビティは少なくとも途中、又は更に好ましくは３分の２若しくはそれよりも多い態様で、トレンチ電極の底部からドレインコンタクト領域にまでの間に延在する。
【００２６】
キャビティは比較的低い誘電率（すなわちほぼ１（ユニティ（ｕｎｉｔｙ）））で領域を規定し、それ故にトレンチゲートデバイスのゲート・ドレイン間容量を低減させる。これにより、図１Ｃにおいて示されている期間ｔ３の初めの部分の間にＶｄｓの値におけるより早い減少がもたらされるので、前記デバイスのターンオンの間の電力損失（ｐｏｗｅｒ  ｌｏｓｓ）が低減させられる。同様の考慮が前記デバイスのターンオフの逆の状態にもたらされることは評価されるであろう。キャビティが前記デバイスのゲート・ドレイン間容量を低減させると、Ｖｄｓはより早く増大させられ、ターンオフにおけるより低い電力損失がもたらされる。キャビティがトレンチ２０の幅の範囲内において横方向に制限されると、ゲートトレンチの間の前記デバイスの主領域に渡るドレインドリフト領域の主要な部分は変化させられないため、前記デバイスの安定な状態のオンオフ特性にほとんど影響を及ぼさない。
【００２７】
当該垂直ディスクリートデバイス構造体の代わりとして、本発明による集積デバイスも可能である。この場合、領域１４ａはデバイス構造体とエピタキシャル低ドーピングドレイン領域１４との間のドーピング埋込み層（ｄｏｐｅｄ  ｂｕｒｉｅｄ  ｌａｙｅｒ）であってもよい。当該埋込み層領域１４ａは、表面１０ａから埋込み層の深さにまで延在するドーピング周辺コンタクト領域（ｄｏｐｅｄ  ｐｅｒｉｐｈｅｒａｌ  ｃｏｎｔａｃｔ  ｒｅｇｉｏｎ）を介して前主表面（ｆｒｏｎｔ  ｍａｊｏｒ  ｓｕｒｆａｃｅ）１０ａにおいて電極によってコンタクトされ得る。
【００２８】
本願に記載されている構成及び方法は全く異なる知られているセル図形に対して使用され得るため、セルレイアウト図形（ｃｅｌｌｕｌａｒ  ｌａｙｏｕｔ  ｇｅｏｍｅｔｒｙ）の平面図は図面に示されていない。従って、例えばセルは正方形図形を有し得るか、又はセルは最密六角形図形（ｃｌｏｓｅ−ｐａｃｋｅｄ  ｈｅｘａｇｏｎａｌ  ｇｅｏｍｅｔｒｙ）若しくは長いストライプ図形（ｅｌｏｎｇａｔｅ  ｓｔｒｉｐｅ  ｇｅｏｍｅｔｒｙ）を有し得る。各々の場合、（自身のゲート１１を備える）トレンチ２０は、各々のセルの境界部の周りに延在する。図７は、ほんの少しのセルしか示していないが、通常前記デバイスは、何千ものこれらの並列セルを有している。前記デバイスのアクティブセル領域（ａｃｔｉｖｅ  ｃｅｌｌｕｌａｒ  ａｒｅａ）は、様々な知られている周辺終端方式（ｐｅｒｉｐｈｅｒａｌ  ｔｅｒｍｉｎａｔｉｏｎ  ｓｃｈｅｍｅ）によって本体１０の周辺部の周りに境界付けられ得る（ここでも図示略）。当該方式は、トランジスタセル製造ステップの前に本体表面１０ａの周辺領域において厚いフィールド酸化物層を形成するステップを通常含んでいる。更に、（ゲート制御回路のような）様々な知られている回路に、アクティブセル領域と周辺終端方式との間の、本体１０の領域における前記デバイスが組み込まれていてもよい。通常、それらの回路要素は、トランジスタセルに対して使用されるステップと同じマスキングステップ及びドーピングステップのいくつかを使用して当該回路領域においてそれら自身のレイアウトで製造され得る。
【００２９】
図７に示されている構成体をもたらすプロセスステップは、この場合図２乃至６を参照して記載されるであろう。
【００３０】
図２に示されているトランジスタセルの要素は、知られているプロセスを使用して形成され得る。それ故にここに詳細に記載されない。この例において、シリコン酸化物又は他の好適な絶縁物の薄い層１６が、半導体本体１０のトップの主表面１０ａの上にもたらされている。マスク５１は層１６の上にもたらされると共に、例えばフォトリソグラフィ及びエッチングを使用する標準態様でシリコン窒化物又はフォトレジストから形成され得る。薄い酸化物層１６は、半導体本体１０とマスクとの間の機械的ストレスを低減させるためにもたらされ得る。マスクは窓（ｗｉｎｄｏｗ）５１ａを規定する。領域１３ｂは、最終的にソース領域を規定する注入及び拡散ドナーイオンを有する。領域１３ｂは、各々の窓５１ａのマスキングエッジ５１ｂの距離ｄだけ超えてマスク５１の下に横方向に延在する。当該拡散領域１３ｂは、六角形図形セルの場合六角形グリッドパターンを形成する。通常の例において、横方向の距離ｄは０．１乃至０．５ミクロンとなる。低ドーピングドレインドリフト領域１４は、第一の導電形のエピタキシャル層として通常成長させられ得る。
【００３１】
エッチング処理はこの場合マスク５１の窓５１ａにおいて行われる。（１６のような）薄い酸化物層がもたらされるとき、当該酸化物層はまず窓５１ａにおいてエッチング除去される。図３に示されているように窓５１ａにおいてシリコン本体１０にトレンチ２０をエッチングするためにエッチャントマスク（ｅｔｃｈａｎｔ  ｍａｓｋ）としてシリコン窒化物マスク５１を使用して、知られている態様でシリコンエッチング処理がそれから行われる。六角形図形デバイスが製造されているとき、トレンチ２０のレイアウトパターンは六角形グリッドとなる。トレンチ２０に隣接する拡散領域１３ｂの残されている部分は、トランジスタセルのソース領域１３を形成する。ソース領域１３の横方向延在部ｄ’は、トレンチエッチングがエッジ５１ｂを超えてマスク５１の下に延在する範囲によって決定される。これは、トレンチ２０の深さの少なくともほとんどに対して異方性プラズマエッチング（ａｎｉｓｏｔｒｏｐｉｃ  ｐｌａｓｍａ  ｅｔｃｈｉｎｇ）を使用してうまく制御され得る。しかしながら、トレンチ２０の底部の角を丸めるために最終的に短時間の等方性エッチ（ｆｉｎａｌ  ｂｒｉｅｆ  ｉｓｏｔｒｏｐｉｃ  ｅｔｃｈ）を使用することは有利となり得る。エッチングされたトレンチ２０の幅ｙは、例えば０．１乃至２．０ミクロンの範囲内となり得る。マスク５１はそれからエッチング除去される。
【００３２】
図に示されている例以外のデバイス製造プロセスにおいて、より早い段階、例えばソース及びチャネル収容領域の注入に先行してトレンチをエッチングすることは有利となり得る。
【００３３】
示されている実施例において、トレンチがエッチングされた後、二酸化シリコンの比較的厚い層１８（２ミクロンのトレンチ幅の場合、通常１００乃至４００ｎｍ）が半導体本体１０に渡って均一に成長又は堆積させられる。示されているプロセスにおいて、シリコン酸化物層１６の残り（ｒｅｍａｉｎｄｅｒ）は層１８の堆積に先行して除去されるが、層１６及び１８はそれから両方とも後続する処理ステップにおいて除去されるので、層１６及び１８が同じ物資から形成される場合、このことは必要とされなくてもよい。一つの層の多結晶シリコン２２（以下“ポリシリ（ｐｏｌｙ−Ｓｉ）”と称される）が、層１８上に外形に沿って堆積される。
【００３４】
ポリシリ層２２は、各々がトレンチ２０の対向する側壁３２の各々一つに沿って延在すると共にトレンチ２０の対向する側壁３２の各々一つの上に延在する一対のスペーサ３０を形成するために異方性エッチバックされる。図４に示されているように、パス２６はスペーサによって規定され、前記パスは下にもたらされるシリコン酸化物層１８まで前記スペーサの間に延在する。
【００３５】
それから物質は、例えばウェット化学エッチ（ｗｅｔ  ｃｈｅｍｉｃａｌ  ｅｔｃｈ）を使用して二酸化シリコン層１８から等方性エッチング除去される。パス２６がもたらされるため、エッチャントはトレンチの底部２７に重なる二酸化シリコン物質に直接接触する。従ってエッチャントは、同時にスペーサの上端と下端との両方において、スペーサ３０と、隣接する半導体本体領域との間の二酸化シリコン（ｓｉｌｉｃｏｎ  ｄｉｏｘｉｄｅ）物質を除去する。このエッチングプロセスは、層１６の二酸化シリコン物質が完全に除去される前に中断させられるので、スペーサ３０は、トレンチ２０の各々の側壁３２に接触されると共に、二酸化シリコン物質のブリッジ３４によって支持される（図５参照）。
【００３６】
それから酸化ステップが実行される。ポリシリスペーサ３０の露出されている表面から二酸化シリコンの、もたらされる成長部は、トレンチ２０の底部２７に隣接するキャビティ２３を形成するためにパス２６をふさぐ。図６に示されているように、二酸化シリコン層１７は、トレンチ底部２７、トレンチ側壁３２の露出されている部分、及び半導体本体１０の上部主表面１０ａ上にも形成される。
【００３７】
ポリシリスペーサを酸化させる代わりに、パス２６が、例えば二酸化シリコン又はシリコン窒化物のような一つの層の物質を均一に堆積させることによって代わりにふさがれ得る。
【００３８】
図７に示されているように、トレンチの残りはそれから、ゲート１１を形成するためにポリシリで満たされる。スペーサ３０の上端にもたらされる二酸化シリコンは、スペーサが、電極の深さを増大させるためにポリシリのバルク（ｂｕｌｋ）に電気的に接続されるように、トレンチを満たすことに先行して異方性エッチによって除去されてもよい。エッチの間にブリッジ３４を保護するために異方性エッチの前にスペーサ３０とトレンチ側壁３２との間に更なるスペーサ（図示略）を形成することは有利となり得る。
【００３９】
本発明の範囲内で多くのバリエーション及び変形例が可能であることは明らかであろう。例えば図２乃至７に関して記載されているプロセスにおいて、ゲート絶縁層１７と同じ成分（ｃｏｍｐｏｓｉｔｉｏｎ）の物質が、キャビティ２３を形成するために囲われる空間（ｓｐａｃｅ）をもたらすためにゲート電極の可能な位置の下でエッチング除去される。ゲート絶縁層と異なる成分の物質がフィラー物質として作用すると共にエッチング除去される代わりの手法は図８に示されている。
【００４０】
図８に示されている構成体を実現するために、上記と同じプロセスが、トレンチ２０は半導体本体にまでエッチングされるステップまで後続されてもよい。薄いゲート絶縁層１７はそれから、本体の上部表面に渡って均一に堆積させられ、トレンチはフィラー物質３５で部分的に満たされる。フィラー物質は、ゲート絶縁層及びゲート電極物質に対して選択的にエッチングされ得るべきである。シリコン窒化物は、例えばゲート絶縁層が二酸化シリコンから形成されると共にゲート電極物質がポリシリである場合に適しているであろう。ゲート電極物質のスペーサ３０はそれから、ゲート電極物質の下に空間を形成するためにフィラー物質がエッチング除去されるパス２６を規定する上記のように規定される。後続する処理ステップは、上記の図６及び７に関して記載されている部分に対応し得る。更なる堆積ステップが、選択エッチング可能なフィラー物質３５をもたらすために必要とされるが、ブリッジ３４のための所望の幅を得るためにより正確な制御を必要とし得る、図５に示されている終端ポイント（ｅｎｄ  ｐｏｉｎｔ）と比較して、エッチングプロセスのためのより明確に規定された終端ポイントがもたらされる。
【００４１】
図２乃至７のプロセスの更なるバリエーションが、この場合図９及び１０を参照して記載されるであろう。図９に示されている工程に達する最初のプロセスステップは、厚い層１８の代わりに比較的薄いゲート絶縁層１７（通常約４０ｎｍ厚）が成長又は堆積させられること以外において、図２乃至４に記載されているステップと同様である。また、トレンチエッチマスク５１は、スペーサ３０’の形成の間保持され、スペーサを形成するために使用されるエッチは適切に制御されるので、スペーサは、マスキングエッジ５１ｂに沿ってマスク５１と層１７との間のインタフェイスを超えて垂直に延在する。前述のように、スペーサ３０’は、ゲート絶縁物質がトレンチ２０の底部２７とゲート電極物質との間からエッチング除去され得るパス２６を規定する。ゲート部分の下にフィールドプレートをもたらすためにトレンチ電極１１がドリフト領域１４に深く延在する用途例において（すなわち深いトレンチ２０において）、有利なことにトレンチ２０の側壁３２とゲート電極物質との間からゲート絶縁物質を除去するためにエッチングプロセスが継続されてもよいので、キャビティ２３はトレンチ電極１１の下部の側に沿って延在する。（図１０に示されているように）前記物質は好ましくはチャネル収容領域１５の下部の境界部まで垂直にエッチング除去されるが、ゲート電極によるチャネルの変調を劣化させることが更に防止されない。（図示されていないが、例えばゲート電極物質が二酸化シリコンであるときシリコン窒化物から構成される）エッチストップ層（ｅｔｃｈ  ｓｔｏｐ  ｌａｙｅｒ）が、当該エッチングプロセスに対する正確に規定された終端ポイントをもたらすためにゲート電極物質に含まれ得る。
【００４２】
図２乃至７のプロセスと同様の態様で、パス２６がそれから酸化“プラグ（ｐｌｕｇ）”３７を形成するためにスペーサ３０’を酸化することによって満たされ得る。図１０に示されているように、ゲート電極は、スペーサ３０’のトップから酸化物を除去した後に、更なるゲート電極物質でトレンチを満たすことによって完成させられる。
【００４３】
上記のプロセスのバリエーションにおいて、スペーサ３０と３０’との間に規定されるパスは、トレンチ電極を完成させるプロセスの間にトレンチ電極物質でふさがれてもよい。当該手法の場合、（酸化又は堆積によって）スペーサに渡って層を成長させるステップが省略されてもよい。しかしながら、前記デバイスの電流パス（ｃｕｒｒｅｎｔ  ｐａｔｈ）においてドリフト領域１４のシリコン表面状態を保護するためにトレンチ底部及び側壁に渡ってパッシベーション層をもたらすことは通常所望されるであろう。また、ゲート電極の底部に渡って絶縁層を含ませることにより、ゲート・ドレイン間の短絡は発生しないことが保証される。
【００４４】
上記の特定の例は、領域１３、１４、及び１４ａがｎ形導電形であり、領域１５がｐ形であり、電子反転チャネル（ｅｌｅｃｔｒｏｎ  ｉｎｖｅｒｓｉｏｎ  ｃｈａｎｎｅｌ）１２がゲート１１によって領域１５に誘起されるｎ形チャネルデバイスである。逆の導電形のドーパントを使用することによって、ｐ形チャネルデバイスが本発明のよる方法によって製造され得る。この場合、領域１３、１４、及び１４ａはｐ形導電形であり、領域１５はｎ形であり、正孔反転チャネル（ｈｏｌｅ  ｉｎｖｅｒｓｉｏｎ  ｃｈａｎｎｅｌ）１２はゲート１１によって領域１５に誘起される。図９及び１０に関連して記載される変形プロセスが、トレンチ電極を有するショットキ整流器構成体に適用され得ることは評価されるであろう。知られているこの種類の整流器は、上記を参照して米国特許第ＵＳ−Ａ−５６１２５６７公報に記載されている。本発明による整流器の実施例のデバイスセル領域は図１１に示されている。当該構造体において、ポリシリのトレンチ電極１１は、前記デバイスの半導体本体１０のドリフト領域６１に形成されるトレンチ２０に延在する。ドリフト領域は、より高くドーピングされたカソード領域６３上にもたらされる。カソード電極６５は、半導体本体の底部の主表面１０ｂにおいてカソード領域と接触してもたらされる。アノード電極６７はドリフト領域６１とのショットキ障壁（Ｓｈｏｔｔｋｙ  ｂａｒｒｉｅｒ）を形成するメタルシリサイド及び／又はメタルを有すると共に、表面の主表面（ｆｒｏｎｔ  ｍａｊｏｒ  ｓｕｒｆａｃｅ）１０ａにおいて当該領域にコンタクトする。アノード電極６７はトレンチ電極１１に電気的に接続される。ゲート絶縁物の薄い層１７はゲート電極のトップに隣接してもたらされる。当該層の垂直な延在部を最小化することは好ましくなり得る。例えば前記層の最上部はアノード電極６７の形成に先行してエッチング除去されてもよい。キャビティ２３は、（ｉ）トレンチ電極１１の少なくとも下部及び底部と（ｉｉ）ドリフト領域６１の隣接する部分との間で規定される。
【００４５】
本発明によれば、通常ショットキ整流器のトレンチ電極又はトレンチゲート型電界効果トランジスタのフィールドプレートの周りにもたらされる酸化物の厚い層が、同様の誘電結合特性であるがずっと低い誘電率を有する比較的狭いキャビティで置換され得る。このことはより狭いトレンチが形成されることを可能にする。これにより、デバイスにおけるより高いセル密度がもたらされ、それ故により低い特定のオン抵抗がもたらされる。図１１のショットキ整流器は、通常ディスクリート整流器デバイスである。しかしながら、本発明によるショットキ整流器は、領域１４の部分としての領域６１、領域１４ａの部分としての領域６３、及びソース電極の部分としての電極６７と共に、本発明によるＭＯＳＦＥＴと同じデバイス本体に集積され得る。
【００４６】
図１２は、理想真空で密閉しているキャビティに対するキャビティ厚（ｔｖａｃ）の関数としての、シミュレーションによるドレイン・ソース間降伏電圧（ＢＶｄｓ）の間の関係を示しているグラフである。トレンチ電極に隣接するドリフト領域に対する二つの異なるドーピングプロファイルに対してプロットが示されている。正方形の記号は線形的な勾配を有するドーピングプロファイル（ｌｉｎｅａｒｌｙ  ｇｒａｄｅｄ  ｄｏｐｉｎｇ  ｐｒｏｆｉｌｅ）に対応しており、丸の記号は均一なプロファイル（ｕｎｉｆｏｒｍ  ｐｒｏｆｉｌｅ）に関連している。上記米国特許第ＵＳ−Ａ−５６１２５６７号公報及び米国特許第ＵＳ−Ａ−５６３７８９８号公報に記載されているように、線形的な勾配を有するドーピングプロファイルは、トレンチ電極を含むデバイスの電圧遮断特性（ｖｏｌｔａｇｅ  ｂｌｏｃｋｉｎｇ  ｃａｐａｂｉｌｉｔｙ）を増大させ得る。厚さ５０ｎｍのキャビティが、均一なプロファイルを有する約５０Ｖの降伏電圧及び線形的なプロファイルを有する約６０Ｖの降伏電圧をもたらすことは理解され得る。これは２００ｎｍ厚の二酸化シリコン層とほぼ同等である。従ってトレンチフィールドプレートの周りの当該酸化物層を、同等の降伏特性を有するキャビティで置換することにより、トレンチの幅が約０．３ミクロン低減させられ得る。
【００４７】
上記の方法の更なるバリエーションにおいて、堆積状態の適切な制御により、キャビティ２３はトレンチ電極物質の堆積によって規定され得るので、一つ又はそれより多くのキャビティが、トレンチ電極１１とトレンチ２０の底部２７との間に形成される。例えば比較的狭いと共に深いトレンチにおいて、トレンチ電極物質はトレンチの下部で不均一に堆積され得る。これにより、一つ又はそれより多くのキャビティがもたらされる。
【００４８】
トレンチ電極物質のスペーサの間のパスがスペーサの酸化物によってふさがれている上記の実施例において、当該プロセスが、酸化のために使用される気体（ｇａｓ）（例えば酸素又は水蒸気）を含むキャビティをもたらすことは評価されるであろう。従って使用される酸化気体（ｏｘｉｄｉｓｉｎｇ  ｇａｓ）は自身の誘電特性に対して選択され得る。同様に、キャビティを形成するために使用される他のプロセスにおいて、キャビティが形成されるときにもたらされる雰囲気は、キャビティ成分（ｃａｖｉｔｙ  ｃｏｎｔｅｎｔｓ）の所望の特性に関連して選択され得る。
【００４９】
例えばシリコンカーバイド（ｓｉｌｉｃｏｎ  ｃａｒｂｉｄｅ）のようなシリコン以外の半導体物質が本発明によるデバイスのために使用されてもよい。
【００５０】
上記で特定して参照されているものに加えて、トレンチにおいて絶縁トレンチ電極を含む、バイポーラトランジスタ、ＶＤＭＯＳ、及びラテラルトレンチゲート型ＭＯＳＦＥＴのような一定の種類のデバイスに本発明が適用可能であることは評価されるであろう。
【００５１】
本発明の開示を読むことにより、他のバリエーション及び変形例は当業者にとって明らかであろう。当該バリエーション及び変形例は、当業者に既に知られている同等の特徴及び他の特徴を含んでいてもよいと共に、ここに既に記載されている特徴の代わりに、又はここに既に記載されている特徴に加えて使用されてもよい同等の特徴及び他の特徴を含んでいてもよい。
【００５２】
請求項は、特定の特徴の組み合わせに対して本明細書において明確に記載されているが、本発明の開示の範囲は、本発明が軽減させる技術的課題と同じ技術的課題の何れか若しくは全てを軽減させるか否かにかかわらず、及び何れかの請求項に記載の発明と同じ発明に関するか否かにかかわらず、明示的又は暗示的にここに開示されているいかなる新規な特徴若しくはいかなる新規な特徴の組み合わせ、又はそれらのいかなる概念も含んでいることが理解されるべきである。
【００５３】
従って、本出願人は、本出願又はそれから引き出される何れかの他の出願の係争中、新たな請求項が当該特徴及び／又は当該特徴の組み合わせに対して明確に記載されてもよいという注意をもたらすものである。
【図面の簡単な説明】
【００５４】
【図１Ａ】ターンオン時におけるパワーＭＯＳＦＥＴの通常の波形である。
【図１Ｂ】ターンオン時におけるパワーＭＯＳＦＥＴの通常の波形である。
【図１Ｃ】ターンオン時におけるパワーＭＯＳＦＥＴの通常の波形である。
【図２】本発明による方法の一例によるトレンチゲート型パワートランジスタの製造における連続工程での半導体本体のトランジスタセル領域の断面図である。
【図３】本発明による方法の一例によるトレンチゲート型パワートランジスタの製造における連続工程での半導体本体のトランジスタセル領域の断面図である。
【図４】本発明による方法の一例によるトレンチゲート型パワートランジスタの製造における連続工程での半導体本体のトランジスタセル領域の断面図である。
【図５】本発明による方法の一例によるトレンチゲート型パワートランジスタの製造における連続工程での半導体本体のトランジスタセル領域の断面図である。
【図６】本発明による方法の一例によるトレンチゲート型パワートランジスタの製造における連続工程での半導体本体のトランジスタセル領域の断面図である。
【図７】本発明による方法の一例によるトレンチゲート型パワートランジスタの製造における連続工程での半導体本体のトランジスタセル領域の断面図である。
【図８】本発明による方法の他の例によるトレンチゲート型パワートランジスタの製造におけるすぐ次の工程での半導体本体のトランジスタセル領域の断面図である。
【図９】本発明による方法の更なる例によるトレンチ半導体デバイスの製造におけるすぐ次の工程での半導体本体のデバイスセル領域の断面図である。
【図１０】本発明による方法の更なる例によるトレンチ半導体デバイスの製造におけるすぐ次の工程での半導体本体のデバイスセル領域の断面図である。
【図１１】本発明の更なる実施例によるショットキ整流器の半導体本体のデバイスセル領域の断面図である。
【図１２】降伏電圧とキャビティ厚さとの間の関係を示すグラフである。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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