(57)【要約】半導体デバイスを試験するためのテストシステムであり、特に各種の異なるタイプの試験装置をモジュール化してそれらの複数個を組み合わせ、かつ被試験デバイスのメモリに固有のアルゴリズミックパターンを発生するためのアルゴリズミックパターン発生（ＡＬＰＧ）モジュールを搭載し、低コストでアプリケーションスペシフィックに構成してある。本システムは、２以上の同一または異なる種類の性能を有するテスタモジュールと、被試験半導体デバイスのメモリに固有のＡＬＰＧモジュールと、テスタモジュールとＡＬＰＧモジュールを複数組み合わせて搭載するシステム本体と、システム本体上に設けられテスタモジュールと被試験デバイスを電気的に接続するテストフィクスチャと、テストフィクスチャ上に設けられ被試験デバイスを搭載するためのパーフォーマンスボードと、テストシステムに搭載された上記テスタモジュールとシステムバスを介して通信してシステム全体の動作を制御するホストコンピュータとにより構成される。
2005505780.tif 000002
【特許請求の範囲】
【請求項１】
半導体テストシステムにおいて、
同一または異なる種類の性能を有するテスタモジュールと、
被試験デバイスのメモリに固有のアルゴリズミックパターンを発生するためのアルゴリズミックパターン発生（ＡＬＰＧ）モジュールと、そのＡＬＰＧモジュールはプログラマブルロジックデバイスにハードウエアによるプログラムを施して少なくとも１個のステートマシンを構成し、これにより特定のアルゴリズミック・テストパターンを発生可能にした専用ＡＬＰＧモジュールであり、
そのテスタモジュールとＡＬＰＧモジュールを複数個任意に組み合わせて搭載するテストシステム本体と
そのテストシステム本体上に設けられ、テスタモジュールと被試験デバイスを電気的に接続するテストフィクスチャと、
そのテストフィクスチャ上に設けられ被試験デバイスを搭載するためのパーフォーマンスボードと、
そのテストシステムに搭載された上記テスタモジュールとシステムバスを介して通信することにより、システム全体の動作を制御するホストコンピュータと、
により構成される半導体テストシステム。
【請求項２】
被試験デバイスがロジック機能とメモリ機能を有するときは、上記複数のテスタモジュールはロジック試験用テスタモジュールとメモリ試験用テスタモジュールを含み、被試験デバイスのロジック機能とメモリ機能の試験を同時に平行に行う請求項１に記載の半導体テストシステム。
【請求項３】
上記テストフィクスチャ内に、被試験デバイスのメモリ機能に固有の機能モジュールを搭載した請求項１に記載の半導体テストシステム。
【請求項４】
上記機能モジュールはメモリのリペア機能を実行するためのアルゴリズムを決定するモジュールである請求項３に記載の半導体テストシステム。
【請求項５】
上記ＡＬＰＧモジュールはフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）により構成される請求項１に記載の半導体テストシステム。
【請求項６】
上記ＡＬＰＧモジュールは、上記メモリ試験用テスタモジュールにパイプライン構成によるデータ転送手段を用いて、アルゴリズミックパターン用のイベントデータを転送する請求項２に記載の半導体テストシステム。
【請求項７】
上記テスタモジュールと被試験デバイスを電気的に接続するためのテストフィクスチャと上記テスタモジュールとの接続仕様が標準化された請求項１に記載の半導体テストシステム。
【請求項８】
上記テスタモジュールは所望のテストピン数となるようにピン数の設定変更ができる請求項１に記載の半導体テストシステム。
【請求項９】
上記テスタモジュールは所望のテストピン数となるようにピン数の設定変更ができ、その設定や変更はホストコンピュータからのアドレス設定によりされる請求項１に記載の半導体テストシステム。
【請求項１０】
上記テスタモジュールのそれぞれは複数のイベントテスタボードを有し、その各イベントテスタボードは１のテストピン用に構成されている請求項１に記載の半導体テストシステム。
【請求項１１】
上記テスタモジュールはそれぞれその内部にコントローラを有し、上記ホストコンピュータからの指令に基づき各モジュールからテストパターンの発生と被試験デバイスからの出力信号の検証を行う請求項１に記載の半導体テストシステム。
【請求項１２】
上記テスタモジュールは複数のイベントテスタボードからなり、それぞれそのイベントテスタボードはコントローラを有し、上記ホストコンピュータからの指令に基づき各ボードから対応する被試験デバイスピンにテストパターンを与えその被試験デバイスからの出力信号の検証を行う請求項１０に記載の半導体テストシステム。
【請求項１３】
上記テスタモジュールのそれぞれは複数のイベントテスタボードを有し、その各イベントテスタボードは１のテストピン用に構成されており、かつその各イベントテスタボードは、
上記ホストコンピュータからの指令に基づき各テスタボードからテストパターンの発生と被試験デバイスからの出力信号の検証を行うコントローラと、
各イベントのタイミングデータを格納するためのイベントメモリと、
上記コントローラの制御のもとに、そのイベントメモリにアドレスデータを与えるアドレスシーケンサと、
そのイベントメモリからのタイミングデータに基づいてテストパターンを形成する手段と、
そのテストパターンを対応する被試験デバイスピンに与えその被試験デバイスからの応答出力信号を受けるドライバコンパレータと、
により構成される請求項１に記載の半導体テストシステム。
【請求項１４】
半導体テストシステムにおいて、
同一または異なる種類の性能を有するテスタモジュールと、
被試験デバイスのメモリに固有のアルゴリズミックパターンを発生するためのアルゴリズミックパターン発生（ＡＬＰＧ）モジュールと、そのＡＬＰＧモジュールはプログラマブルロジックデバイスにハードウエアによるプログラムを施して少なくとも１個のステートマシンを構成し、これにより特定のアルゴリズミック・テストパターンを発生可能にした専用ＡＬＰＧモジュールであり、
そのテスタモジュールとＡＬＰＧモジュールを複数個任意に組み合わせて搭載するテストシステム本体と、
そのテストシステム本体上に設けられ、テスタモジュールと被試験デバイスを電気的に接続するテストフィクスチャと、
そのテストフィクスチャ内に設けられ、被試験デバイスのメモリ機能に付随する機能を果たすための機能モジュールと、
そのテストフィクスチャ上に設けられ被試験デバイスを搭載するためのパーフォーマンスボードと、
そのテストシステムに搭載された上記テスタモジュールとシステムバスを介して通信することにより、システム全体の動作を制御するホストコンピュータと、
により構成される半導体テストシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は超ＬＳＩ等の半導体集積回路を試験するための半導体テストシステムに関し、特に特定のメモリデバイス試験に特化（アプリケーションスペシフィック）して構成され、かつイベントテスタアーキテクチャにより構成された低コスト半導体メモリテストシステムに関する。本発明のイベントベースによるメモリテストシステムは、同一または異なる性能のテスタモジュールと、その被試験メモリに固有のアルゴリズミックパターン発生するアルゴリズミックパターン発生用モジュールを任意に組み合わせることにより、特定メモリ試験用のテストシステムを安価に構成する。
【０００２】
また、システム本体に組み込んだ各種テスタモジュールやアルゴリズミックパターン発生用モジュールに加え、被試験メモリに固有の機能モジュールをテストフィクスチャ内に搭載することにより、メモリの試験とそれに伴う特殊な処理を実施することができるメモリテストシステムを構成する。アルゴリズミックパターン発生モジュールは、プログラマブルロジックデバイスにより構成する。
【背景技術】
【０００３】
超ＬＳＩ等の半導体集積回路（以後必要に応じて「被試験デバイス」ともいう）を試験するための半導体テストシステム（ＩＣテスタと通称される）の典型的な構成例を図１に示す。
図１において、テストプロセッサ１１はテストシステム内に設けられた専用プロセッサであり、試験システム全体の動作をテスタバスを経由して制御する。パターン発生器１２はテストプロセッサからのパターンデータに基づき、タイミングデータと波形データを、それぞれタイミング発生器１３、波形整形器１４に与える。パターン発生器１２からの波形データとタイミング発生器１３からのタイミング信号により、試験パターン（テストパターン）が波形整形器１４により形成される。試験パターンは、ドライバ１５を経由して、被試験デバイス（ＤＵＴ）１９に印加される。
【０００４】
被試験デバイス１９がメモリである場合は、その被試験デバイスに与えられる試験パターンは、一般にアドレスデータと書き込みデータ、および制御データである。被試験メモリデバイスの所定アドレスに所定データを書き込んだ後、そのアドレス位置のデータを読み出して、そのデータが意図した書き込みデータであるかを検証する。
より具体的には、被試験メモリデバイス１９からの読み出しデータは、アナログコンパレータ１６により、所定のスレッショルドレベルで論理信号に変換され、ロジックコンパレータ１７において、パターン発生器１２で形成された期待値（書き込みデータ）と論理比較される。比較結果はＤＵＴ１９のアドレスに対応して、フェイルメモリ１８に記憶され、後の不良解析に用いられる。ここで、書き込みや読み出しのために被試験メモリデバイスに与えるアドレスデータや書き込みデータは、各種の数学的アルゴリズムによる周期的なシーケンスで発生されるパターンとすることもある。そのようなパターン発生アルゴリズムは、被試験メモリデバイスの物理的構造や試験目的等により選ばれる。
【０００５】
上記のような回路構成は、半導体テストシステムのテストピン毎に設けられる。したがって、大型の半導体テストシステムでは、例えば２５６テストピンから２０４８テストピンのようにその数が大きいため、図１の回路構成をそれと同数備えると、非常に大型の装置となる。図２はそのような半導体テストシステムの外観イメージを示している。半導体テストシステムはメインフレーム２２と、テストヘッド２４と、ワークステーション２６で構成している。
ワークステーション２６は例えばグラフィック・ユーザ・インターフェイス（ＧＵＩ）を備え、使用者とテストシステム間のインターフェイスをするためのコンピュータであり、テストシステムの操作やテストプログラムの作成や実行の指示を行う。メインフレーム２２には、図１におけるのテストプロセッサ１１、パターン発生器１２、タイミング発生器１３、波形整形器１４およびコンパレータ１７等が各テストピン数に応じて搭載される。
【０００６】
テストヘッド２４には図１のピンエレクトロニクス２０を搭載した回路基板が多数装備されている。ドライバ１５、アナログコンパレータ１６および、被試験デバイスのピンを切り替えるスイッチ（図示せず）等はピンエレクトロニクス２０に設けられている。テストヘッド２４は例えば円筒状に形成されて、その内部にピンエレクトロニクス回路基板が放射状に装備されている。そのテストヘッドの上面には、被試験デバイス１９が、パーフォーマンスボード２８上の中央部において、例えば試験ソケットに挿入される。
ピンエレクトロニクス回路２０とパーフォーマンスボード２８間には、電気信号を伝達するための接触機構であるピン（テスト）フィクスチャ２７が設けられている。ピン・フィクスチャ２７には多数の接続用コンタクタ、例えばポゴピン等を設け、ピンエレクトロニクス２０とパーフォーマンスボード２８を電気的に接続している。被試験デバイス１９は、ピンエレクトロニクスからの試験パターンを受けて、それに対する応答信号を送出する。
【０００７】
ところで従来の半導体テストシステムでは、被試験デバイスに印加するための試験パターンを形成するために、いわゆるサイクルベース形式で記述された試験データを用いている。サイクルベース形式では、テストパターンの各変数は、テスタの各試験サイクル（テスタレート）との関係で定義されている。すなわち、試験データに含まれる、試験サイクル（テスタレート）記述、波形（波形種類、エッジタイミング）記述、およびベクタ記述を用いて、所定のサイクルにおけるテストパターンを形成している。
一方、被試験デバイスの設計時においては、コンピュータ支援による設計（ＣＡＤ）手法が用いられ、その設計の検証にはテストベンチによる論理シミュレーションが行われ、その検証データが得られる。このテストベンチによるデータはいわゆるイベント形式で記述されている。イベント形式においては、注目するテストパターンが１から０にあるいは０から１にスイッチするときのその変化点（イベント）を、時間の経過との関係で現している。時間の経過は、例えばある基準点からの連続した絶対的時間差として、あるいは直前のイベントからの相対的時間差として表すことが一般である。
【０００８】
このようなサイクルベースの試験データによる試験パターン形成と、イベントベースの試験データによる試験パターンの形成の比較については、本発明の発明者等による米国特許出願番号０９／３４０、３７１に記載されている。さらに、本出願の発明者等は新たな形式の半導体試験装置としてイベント型テストシステムを提案している。このイベント型テストシステムの構成や動作については、米国特許出願番号０９／４０６，３００に詳述されている。
半導体テストシステムにおいては、上述のように多数の同一回路基板等がテストピン数と同数あるいはそれ以上装備され、大規模なシステムを構成している。従来の半導体テストシステムでは、これらの回路基板等は全て同一構成、同一性能で構成されている。
【０００９】
すなわち、高速高性能な試験システム、例えば５００ＭＨｚのテストレートでタイミング確度８０ピコセカンドの仕様による場合は、テストピンに対応する全ての回路基板がこの性能を満たすように同一に構成される。このため半導体テストシステム全体としてのコストが非常に高くなる。また全て同一の回路を各テストピンに実装するので、テストシステムは画一的な試験内容しか実施できない。
例えばメモリデバイスを試験する半導体テストシステムにおいて、被試験メモリデバイスに印加するアルゴリズミックパターンを発生するためのアルゴリズミックパターン発生器（ＡＬＰＧ）は、想定するあらゆるパターンを発生できるように構成されている。しかし、被試験メモリデバイスの種類により、最適なアルゴリズミックパターンは異なる。したがって、被試験メモリの種類が限られている場合には、実際には使用されないパターンの発生機能をＡＬＰＧが有することとなり、結果としてテストコストの上昇となる。
【００１０】
また、従来のメモリ半導体テストシステムでは、そのようなアルゴリズミックパターン発生器（ＡＬＰＧ）は、被試験メモリデバイスに印加するテストパターンを直接的に発生するため、そのパターンの発生速度は、被試験デバイスの実際の動作速度（アトスピード）である必要がある。このため、アルゴリズミックパターン発生器（ＡＬＰＧ）自体が高速動作可能なように構成される必要があり、必然的に高価となっている。
また、従来のメモリ半導体テストシステムに用いるアルゴリズミックパターン発生器（ＡＬＰＧ）は、プログラムに基づいて、パターン発生器内のインストラクションメモリからデータを読み出すようにしているので、そのメモリのアクセスに時間を要し、高速なパターン発生をすることは難しい。また高速パターンを発生させるためには、特に高速メモリを使用する必要があり高価となる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来の半導体テストシステムにおいて、上記のように同一回路構成を多数搭載する理由、すなわち異なる回路構成を混在させて柔軟性のあるテストシステムを構成するようにしていない理由の１つは、上述したサイクルベースにより試験パターンを形成するようにシステムが構成されているからである。サイクルベースにより試験パターンを形成する方式では、ソフトウエアやハードウエアが複雑になり、異なる回路構成を混在させることは実際上困難だからである。またこのような理由から、メモリデバイスの試験のためのアルゴリズミックパターン発生器（ＡＬＰＧ）を、高速動作可能でかつオールパーパスな機能を有するものとして構成する必要があった。
その理由を説明するために、ここでサイクルベースの試験データを用いて試験パターンを形成する場合と、イベントベースの試験データを用いて同一の試験パターンを形成する場合の比較を図３の波形等を用いて簡単に示す。より詳細については、本出願と同じ譲受人の有する上記の米国特許出願に記載されている。
【００１２】
図３の例では、半導体デバイスの設計段階で得られた、論理シミュレーションの結果データを格納したダンプファイル（ＶＣＤ）３７からのデータを利用して試験パターンを形成する場合を示している。そのダンプ出力データは、設計したＬＳＩデバイスの入出力信号変化とその時間をイベントベースで現わしたデータであり、例えば波形３１を表現するような場合、右下部の記述３８のようになっている。
その記述に基づいて、波形３１に示すようなテストパターンを形成することを想定する。この波形３１では、ピン（テスタピンあるいはテストチャンネル）ＳａとＳｂから発生されるテストパターンの波形が描かれている。この波形を表現するための、イベントデータは、記述３８に示すように、各イベントをセットエッジＳａｎ，Ｓｂｎとそのタイミング（例えば基準点からの時間の経過）、およびリセットエッジＲａｎ、Ｒｂｎとそのタイミングで記述されている。
【００１３】
従来の半導体テストシステムで使用するサイクルベース方式によりテストパターンを形成するためには、試験データを試験サイクル（テスタレート）、波形（波形種類、エッジタイミング）、およびベクタの各記述に分けて構成する必要がある。その記述例を図３中央部および左部に示す。サイクルベースのテストパターンの場合、左部の波形３３のように、テストパターンを各試験サイクル（ＴＳ１，ＴＳ２，ＴＳ３）に分けて、その試験サイクルの中で各波形とそのサイクル内での遅延時間を定義する。
そのための波形、タイミングおよび試験サイクルのデータ記述例が、タイミングデータ（テストプラン）３６に示されており、その波形の”１”または”０”あるいは”Ｚ”等の論理がベクタデータ（パターンデータ）３５に示されている。例えばタイミングデータ３６では、試験サイクルが”ｒａｔｅ”としてその時間間隔が規定され、波形種類はＲＺ（リターンゼロ），ＮＲＺ（ノンリターンゼロ），ＸＯＲ（排他論理）等で規定される。さらに各波形のタイミングが、該当する試験サイクルの開始エッジからの遅延時間として規定される。
【００１４】
このように従来の半導体テストシステムでは、サイクルベースでテストパターンを形成するため、パターン発生器、タイミング発生器あるいは波形整形回路のハードウエア構成が複雑となっており、またそれらハードウエアで使用するソフトウエア（テストデータ）も複雑となっている。また各ピン（上例のＳａとＳｂ）間が共通のテストサイクルで扱われるため、各ピン間で異なるサイクルのテストパターンを同時に発生することは困難である。
したがって、従来の半導体テストシステムでは、全てのテストピンについて同一の回路構成を採用しており、異なる性能のボードを混在させることは困難であった。このため、ロジック機能ブロックについての試験とメモリ機能ブロックについての試験を同時に平行して行うことは困難であった。また例えば高速タイプの回路構成を取っていても、低速タイプで必要とする性能（例えば高電圧大振幅やドライバの禁止機能等）を備える必要があり、高速性能を直接的に実現するさまたげともなっていた。
【００１５】
一方イベントベースにより試験パターンを形成する場合には、メモリに蓄積したセット・リセットのデータとそのタイミングデータを読み出すのみでよく、そのハードウエアやソフトウエアの構成は極めて単純である。また各ピンがサイクルではなく、イベントの有無として独立に動作できるため、異なる機能や周波数レンジのテストパターンを同時に形成することができる。
上述のように、本発明の発明者等はイベント方式の半導体テストシステムを提案している。この方式ではハードウエアの構成もソフトウエアの内容も極めて単純となるため、異なる性能の試験回路が混在してもシステム全体として機能できる。またテストピン間が相互に独立して動作できるので、異なる機能や周波数レンジのテストを同時に平行して実施することができる。このように柔軟なテストシステム構成が可能なので、被試験デバイスのメモリブロックとロジックブロックを同時に試験することが可能となる。また被試験メモリデバイスの種類や試験目的に応じて、試験対象別すなわち用途別に特化した低コストのイベント型メモリテストシステムが構成できる。
【００１６】
したがって、本発明の目的は、テストピンに応じて異なる性能の試験回路をモジュール形式で組み合わせて構成し、また特定用途用の機能モジュールをテストフィクスチャに搭載することにより、特定用途に特化した半導体テストシステムを提供することにある。
本発明の他の目的は、テストピンに応じてロジック試験用のテスタモジュールとメモリ試験用の用のテスタモジュールを任意に組み合わせて構成することにより、システムＩＣ（システムオンチップ）のようにプロセッサコアとメモリコアのように異なる機能コアを有する被試験デバイスを、同時に平行に試験することを可能とした半導体テストシステムを提供することにある。
本発明の他の目的は、テストピンに応じて異なる性能の試験回路をモジュール形式で構成し、かつ特定用途用のアルゴリズミックパターン発生器をモジュール形式で構成して、これらのモジュールを組み合わせ、被試験メモリデバイスの種類や試験目的に応じて簡易かつ安価に構成できる半導体メモリテストシステムを提供することにある。
【００１７】
本発明のさらに他の目的は、テストピンに応じて異なる性能の試験回路をモジュール形式で構成し、かつ特定用途用のアルゴリズミックパターン発生器をモジュール形式で構成して、これらのモジュールを組み合わせ、さらに被試験メモリデバイスに固有の関係を有する機能モジュールをテストフィクスチャに搭載することにより、被試験メモリデバイスの種類や試験目的に応じて簡易かつ安価に構成できる半導体メモリテストシステムを提供することにある。
本発明のさらに他の目的は、テストピンに応じて異なる性能の試験回路をモジュール形式で構成し、かつ特定用途用のアルゴリズミックパターン発生機能をフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）のようなプログラマブルロジックデバイスによりモジュール形式で構成して、これらのモジュールを組み合わせることにより、被試験メモリデバイスの種類や試験目的に応じて簡易かつ安価に構成できる半導体メモリテストシステムを提供することにある。
【００１８】
本発明の他の目的は、異なるピン数や性能のモジュールを自由に組み合わせてテスタ本体に組み込めるように、テスタ本体とモジュールとの接続部分の仕様を標準化した半導体メモリテストシステムを提供することにある。
本発明のさらに他の目的は、複数の異なる性能のテスタモジュールを組み合わせることにより、被試験デバイスで必要とする試験を全体として低コストで実現できるとともに、将来の機能の向上を実現できる半導体テストシステムを提供することにある。
【課題を解決するための手段】
【００１９】
本発明の半導体メモリテストシステムは、同一または異なる種類の性能を有するテスタモジュールと、被試験メモリに固有のアルゴリズミックパターンを発生するためのアルゴリズミックパターン発生（ＡＬＰＧ）モジュールと、そのテスタモジュールとＡＬＰＧモジュールを２個以上組み合わせて搭載するテストシステム本体と、そのテストシステム本体上に設けられ、テスタモジュールと被試験デバイスを電気的に接続するテストフィクスチャと、そのテストフィクスチャに設けられ被試験メモリデバイスの試験に付随した被試験メモリに固有の機能を実施するための機能モジュールと、そのテストシステムに搭載された上記テスタモジュールおよびＡＬＰＧモジュールとシステムバスを介して通信することにより、システム全体の動作を制御するホストコンピュータとにより構成される。
【００２０】
本発明の半導体メモリテストシステムにおいては、被試験メモリデバイスの種類や試験目的に応じて必要なアルゴリズミックパターンのみを発生できるように構成したアルゴリズミックパターン発生モジュールを被試験メモリに応じてテストシステムに組み込むように構成されている。これによりテスタモジュールとＡＬＰＧモジュールの各種の組み合わせが可能となり、被試験メモリデバイスに固有の試験システムを低コストで構成できる。
さらに本発明の半導体メモリテストシステムにおいては、テスタモジュールと被試験デバイス間の電気的接続を行うためのテストフィクスチャ内に各種の機能モジュールを用途別に設け、試験対象に応じてテストフィクスチャを交換する。テスタモジュールは複数のイベントテスタボードからなり、それぞれそのイベントテスタボードは、ホストコンピュータからの指令に基づき各ボードから対応する被試験デバイスピンにテストパターンを与えその被試験デバイスからの出力信号の検証を行う。
【発明の効果】
【００２１】
本発明のイベント型メモリテストシステムでは、特定用途に用いる機能モジュールをテストフィクスチャ（ピン・フィクスチャ）に搭載することにより、被試験メモリに固有であってその試験に付随する機能、例えばそのメモリの不良個所の修理（リペア）等を実行することができる。このため、特定用途に専用として用意されたテストフィクスチャを被試験デバイスに応じて取り替えることにより、簡易で低コストな半導体メモリテストシステムを実現できる。
本発明の半導体テストシステムは、テストピン間で相互に独立した動作が可能であり、所定テストピンのグループと他のグループ間で異なる被試験デバイスや被試験ブロックを同時に担当することができる。したがって、システムＩＣのような複数の異なる機能ブロック（コア）、例えばロジックコアとメモリコアを有する場合であっても、これらの機能コアの試験を同時に平行して実施できる。
本発明の半導体テストシステムでは、完全なモジュール化が達成できるので、被試験デバイスの種類や試験目的等に応じた柔軟な構成とすることができる。また必要とするハードウエア量を大幅に減少でき、かつ各モジュールを制御するためのソフトウエアを大幅に単純化できる。このために、全体としの物理的装置を小型化でき、したがってコストの低下や設置フロアスペースの減少、それに伴う各種費用の減少が実現できる。
【発明を実施するための最良の形態】
【００２２】
本発明の実施形態について図４−図１５を参照して説明する。図４のブロック図は、本発明の半導体テストシステムによりロジック部とメモリ部を有する半導体デバイスを試験する場合の概略構成例を示している。またこの例では、被試験デバイスのメモリ部は、冗長構成を有し、不良メモリセルを冗長メモリセルと置き換えすることにより、全体としてのメモリ部を修復（リペア）することができる機能を有する場合を想定している。
この発明の半導体テストシステムでは、テストヘッド（システム本体）にモジュール化したテスタ（以後「テスタモジュール」という）を複数個自由に搭載できるように構成している。テスタモジュール１２５は例えば同一のモジュールが必要なピン数に応じて複数搭載することも、異なる性能、例えば高速モジュールＨＳＴＭと低速モジュールＬＳＴＭを必要に応じて組み合わせることも可能である。メモリ試験を含む場合には、図７に示すように、メモリ試験用に構成したテスタモジュール１３５を併せて組み込むことが好ましい。
【００２３】
後で図６に関して説明するが、この各テスタモジュールには複数、例えば８枚の、イベントテスタボード４３が搭載されている。また各イベントテスタボードには複数のテスタピン、例えば３２ピンに相当するイベントテスタ６６が例えば３２個搭載されている。したがって図４の例では、イベントテスタボード４３１により被試験デバイスのメモリブロックを担当し、他のテスタボードで被試験デバイスのロジックブロックを担当している。
図４の試験システムの概略を説明する。この例では、複数のイベントテスタボード４３が、ホストコンピュータであるテスタコントローラ４１によりシステムバス６４を通して制御される。上述のようにイベントテスタボードは、例えば８枚が１個のテスタモジュールに格納されている。また図４では示されていないが、通常そのようなテスタモジュールを２個以上用いて試験システムを構成する。
【００２４】
この構成において、イベントテスタボード４３は被試験デバイス１９にテストパターン（試験信号）を与え、その結果としの被試験デバイスの応答信号を評価する。被試験デバイスのメモリ部の試験結果に基づいて、メモリ部に有する冗長部のメモリセルを不良メモリセルと置き換えるためのリペア機能を実施するために、この例では、リペアモジュール４８が必要に応じて用いられる。後で説明するように、リペアモジュール４８のような機能モジュールは、テストフィクスチャ（ピン・フィクスチャ）内に搭載される。
各イベントテスタボード４３は、例えば３２チャンネルのイベントテスタ６６１ー６６３２とインターフェイス部５３、プロセッサ６７およびメモリ６８により構成されている。各イベントテスタは各テスタピンに対応して設けられ、その内部構成は同一ボード内ではそれぞれ同一である。この例では各イベントテスタ６６は、イベントメモリ６０、イベント実行ユニット４７、ドライバコンパレータ６１および試験結果メモリ５７により構成されている。
【００２５】
イベントメモリ６０にはテストパターンを形成するためのイベントデータが格納されており、このイベントデータを用いてイベント実行ユニット４７によりテストパターンが形成される。テストパターンはドライバコンパレータ６１を経由して被試験デバイスに与えられる。被試験デバイスのメモリ部に与えるテストパターンをアルゴリズミックなシーケンスで与える場合には、アルゴリズミックパターン発生（ＡＬＰＧ）モジュール（図７）がシステム内に搭載され、そのＡＬＰＧモジュールから、アルゴリズミックパターン用のイベントデータが、イベントメモリに与えられる。
【００２６】
図５は、各イベントテスタボード４３内のイベントテスタ６６の構成例をより詳細に示すブロック図である。このイベント方式による半導体試験装置の詳細については、上記の米国特許出願のほか、同一譲受人による米国特許出願番号０９／２５９４０１にも詳述されている。図５において図４と共通部分は同一符号で示している。
インターフェイス５３とプロセッサ６７は、システムバス６４を経由してテスタコントローラ（ホストコンピュータ）４１に接続される。インターフェイス５３は、例えば被試験デバイスのピンに対応するイベントテスタの割り当てを行うために、イベントテスタボード内のレジスタ（図示せず）にテスタコントローラ４１からのデータを書き込む際に用いる。例えばホストコンピュータからグループ指定アドレスがシステムバス６４出された場合に、そのアドレスを解読して自己のテスタ内のレジスタへデータの書き込みを可能にする。
【００２７】
プロセッサ６７は例えば各イベントテスタボード毎に設けられ、ボード内部の動作、例えばイベント（テストパターン）の発生、デバイスピンの出力信号の検証、フェイルデータの収集等を制御する。プロセッサ６７は各ボードごとに設けても良いし、複数のボード単位で備えても良い。またプロセッサ６７はボードに備える必要は必ずしもなく、テスタコントローラ４１から各イベントテスタボードを直接的に制御してもよい。
アドレス制御部５８は、例えば単純な形態としてはプログラムカウンタであり、この図の場合、フェイルメモリ５７やイベントメモリ６０のアドレスを制御している。イベントタイミングデータは、テストプログラムとして、ホストコンピュータからイベントメモリ６０に転送される。
【００２８】
上記のように、イベントメモリ６０は、各イベント（１から０、０から１の変化点）を形成するためのイベントデータを格納する。このイベントデータは、例えば各イベントのタイミングを現すイベントタイミングデータとそのイベントのタイプを現すイベントタイプデータトにより構成される。例えばイベントタイミングデータは、基本クロック周期の整数倍のデータと、タイミングデータ中の基本クロック周期の端数データとに分けて格納している。好ましくはこのようなタイミングデータは、圧縮されてイベントメモリ６０に格納される。
図５の例では、図４のイベント実行ユニット４７は、デコンプレッション・ユニット６２、タイミングカウント・スケーリング６３、およびイベント発生器６４により構成されている。デコンプレッション・ユニット６２は、イベントメモリ６０からの圧縮されたタイミングデータを伸張（復元）させる。タイミングカウント・スケーリング６３は、イベントタイミングデータを加算しあるいは倍率変更して、各イベントのタイミングを所定の基準時間からのタイミング（遅延時間）としてあらわす。
【００２９】
イベント発生器６４は、加算やスケーリングの結果としての最終タイミングデータにより、テストパターンを発生し、ドライバコンパレータ６１を経由して、被試験デバイス１９に与える。被試験デバイスの応答を検証することにより、デバイス１９の所定ピンの試験が実行される。ドライバコンパレータ６１は、図４のように、主として対応するデバイスピンに与える試験パターンを駆動するドライバと、デバイスピンからの応答出力信号を受けてその電圧値を判定し、期待値と比較するためのコンパレータで構成される。
上記のイベント型テストシステムは、被試験デバイスへの入力信号およびその出力比較用のストローブは、イベント形式で取り扱われている。上述のようにイベント形式では、入力信号や出力比較信号の変化情報はアクション情報（セット・リセット）と時間情報（基準点からの時間）により構成されている。
【００３０】
従来技術による試験システムでは、イベント形式で必要とするメモリ容量を低減するためにサイクルベースを採用していた。サイクルベースでは、上記時間情報をサイクル情報（同期信号）と遅延時間情報として、上記アクション情報を波形モードとパターンデータとして構成している。この場合、遅延時間はそのデータ数に制限があり、またパターンデータを柔軟に発生させるためにはループやサブルーチンのような機能を多用する必要があった。したがって、全体として複雑な構成と動作が必要であった。
本発明のイベントテスタでは、従来のサイクルベースの試験システムのような複雑な構成や動作を要しないので、テストピンの増加や異なる性能のテストピンの混在が容易に実現できる。一方、イベントテスタは大きなメモリ容量を必要とするが、メモリが急速に高密度化低価格化する現在、メモリ容量の増大はさほど問題ではない。
上述のように、イベントテスタは個々のテストピン毎に、あるいは所定数のテストピンのグループ毎に独立した試験動作ができる。このためロジックコアやメモリコアのような異なる機能ブロック（コア）を有するシステムＩＣのような被試験デバイスの試験のように、異なる種類の試験を必要とする場合であっても、それらの試験を同時に平行して実行することができる。これら複数の異なる試験の開始や終了タイミングについても独立して設定することができる。
【００３１】
図６は、本発明によるテスタモジュールをテストヘッドに組み込むことにより異なる性能にグループ分けされたテストピンを有する半導体試験システムを構成するための概念図である。
テストヘッド１２４には複数のテスタモジュールが、例えばそのテストヘッドに結合されるテストフィクスチャ１２７のピン数や被試験デバイスの種類やピン数に応じて組み合わされる。後述のように、テストフィクスチャ１２７とテスタモジュールのインターフェイスはその仕様を標準化しておき、テスタモジュールをテストヘッド内のどの位置に組み込むことも可能とする。
テストフィクスチャ１２７は、例えばポゴピンのような伸縮可能なコネクタを多数搭載し、テスタモジュールとパーフォーマンスボード１２８を電気的かつ機械的に結合する。図６では示していないが、図７Ａや図７Ｂに示すように、本発明においては、用途別の機能モジュール（例えばメモリ修復のためのリペアモジュール１３２）をテストフィクスチャ１２７に搭載する。したがって、本発明におけるテストフィクスチャ１２７は、被試験デバイスの種類等のような特定用途に固定されたものとなる。
【００３２】
テストフィクスチャ１２７上に、パーフォーマンスボード１２８が設けられる。被試験デバイス１９は、パーフォーマンスボード１２８上の例えばテストソケットに挿入されて、半導体試験システムとの電気的接続がされる。図４に示した、メモリデバイス修復用の機能を実行するリペアモジュール４８（図７のリペアモジュール１３２）は、上述のようにテストフィクスチャ１２７に搭載される。リペアモジュール４８は、例えばパーフォーマンスボード１２８上に、被試験メモリデバイスの仕様に応じて設けてもよい。
リペアモジュール４８には被試験メモリの冗長部の構造についてのデータが与えられている。リペアモジュール４８は、被試験メモリの試験により不良メモリセルが発見された場合、その不良メモリセルと冗長部のメモリセルとの置き換えにより被試験メモリを修復するための方法を決定する。一般にこのような修復（リペア）方法は、被試験メモリ内の回路パターンを、冗長部の構造および修復ルールにしたがって切断することにより達成される。例えば、その被試験メモリのリペア方法が、電気信号による回路パターンの切断により実行できる場合には、このリペアモジュール４８は切断信号を発生するためのドライバとしての機能も備えることが好ましい。
【００３３】
各テスタモジュールは１２５所定のテストピン数のグループとされる。例えば１個の高速テスタモジュールＨＳＴＭには１２８ピン（チャンネル）分のボードが搭載され、１個の低速テスタモジュールＬＳＴＭには２５６（チャンネル）ピン分のボードが搭載される。これらの数値は単なる例であり、より小さなピン数あるは大きなピン数のグループでもよい。メモリデバイスの試験においては、図７のように、メモリ試験用に構成されたテスタモジュール１３５を併せて組み込むことが好ましい。
テスタモジュール内の各ボードは、上述したようなイベントテスタとして構成され、被試験デバイス１９の対応するピンにテストパターンを、パーフォーマンスボード１２８を経由して与える。またテストパターンに対する被試験デバイス１９の応答出力がパーフォーマンスボード１２８を経由して対応するテスタモジュール内のボードに与えられ、例えば期待値と比較されてその正否が判定される。
【００３４】
各テスタモジュールにはインターフェイス（接続部）１２６が設けられている。このインターフェイス１２６は、テストフィクスチャ１２７の標準仕様に合致するように構成される。例えば対象とするテストヘッドに用いられるテストフィクスチャ１２７の接続ピンの構造、インピーダンス、ピン間距離（ピンピッチ）あるいは相対位置等が標準仕様化される。この標準仕様にマッチするインターフェイス１２６をテスタモジュールに備えることにより、テスタモジュールの自由な組み合わせにより試験システムを構成できる。
このような本発明の構成により、被試験デバイスに合った最適のコストパーフォーマンスの試験システムを構成できる。また試験システムの性能を向上させる場合でも、１部のテスタモジュールを交換することにより達成できる場合が多いので、全体として試験設備の長寿命化が実現できる。さらに複数の異なる性能のモジュールの混在が可能なため、必要な性能を該当するモジュールにより直接的に実現することができるので、試験システムの性能向上が容易になる。
【００３５】
図７Ａおよび図７Ｂは、メモリデバイスの試験用に構成した本発明の半導体テストシステムの例を示すブロック図である。図７Ａ，図７Ｂともに、被試験デバイスのロジック部とメモリ部を同時に試験できるようにしたテストシステムの構成を示している。またこれらの図において、テストフィクスチャ１２７内にリペアモジュール１３２を有しているが、このような機能モジュールは被試験デバイスに固有な機能に基づいて用いられる。したがって、被試験メモリにリペア機能を有しない場合には、リペアモジュール１３２を有しないテストフィクスチャが用いられる。ここでは簡略のために、図６におけるインターフェイス１２６は示していない。またテスタモジュール１２５は単にＴＭとして現しているが、その各性能等は目的に応じてそれぞれ同一でも異なっていてもよい。
【００３６】
図７Ａにおける半導体テストシステムの例では、テストシステムにテスタモジュール１２５とテスタモジュール１３５およびアルゴリズミックパターン発生（ＡＬＰＧ）モジュール１３７が搭載されている。これらのモジュールは、上述したような標準仕様に合致したインターフェイス１２６を通して、システム本体の任意のスロットに組み込まれる。被試験デバイスのメモリ部がリペア機能を有する場合には、リペアモジュール１３２を搭載したテストフィクスチャ１２７を用いることにより、被試験デバイスの試験とそのメモリ部の修復の全行程をこのテストシステムにより実施する。
この構成においてテスタモジュール１２５はロジック試験用、テスタモジュール１３５はメモリ試験用のモジュールとなっている。これらテスタモジュールは必ずしもロジック試験用あるいはメモリ試験用に異なるもとのする必要はないが、一般的にはロジック試験とメモリ試験との要件は異なるので、それに適合するように別個のモジュールにするほうが、コストパーフォーマンスがよい。
【００３７】
テスタモジュール１２５から発生されたテストパターンは、テストフィクスチャ１２７、パーフォーマンスボード１２８を経由して、被試験デバイスのロジック部に印加される。テストパターンに応答して出力されたロジック部の信号は、テスタモジュール１２５において期待値と比較されてその良否が検証される。テスタモジュール１３５から発生されたメモリ試験用のテストパターンは、テストフィクスチャ１２７、パーフォーマンスボード１２８を経由して、被試験デバイスのメモリ部に印加される。メモリ部に書き込まれたデータを読み出して、テスタモジュール１３５において期待値と比較することによりその良否が検証される。
【００３８】
被試験デバイスのメモリ部の試験において、テストパターンとして固有の数学的シーケンスを有するパターン（アルゴリズミックパターン）を用いる場合には、ＡＬＰＧモジュール１３７からアルゴリズミックパターンを発生するためのイベントデータをテスタモジュール１３５に供給する。ＡＬＰＧモジュール１３７は、対象とするメモリデバイスに必要なアルゴリズミックパターンのみを発生するように構成することにより、より単純で低コストで実現されている。これによりテスタモジュール１３５から、被試験メモリに適合したアルゴリズミックパターンがイベントデータ列として発生される。
【００３９】
ここでＡＬＰＧモジュール１３７から、アルゴリズミックパターンを発生するためのイベントデータを、テスタモジュール１３５に供給する構成をより具体的に説明する。図８のブロック図はその構成例を示している。ＡＬＰＧモジュール１３７にはイベントデータに展開されたアルゴリズミックパターンが格納されている。このデータ格納装置としては例えば数ギガバイトから数十ギガバイト（将来においては数百ギガバイト）の大容量ハードディスクを使用できる。その場合、ハードディスク・サブニット１５８には、テスタモジュール１３５のピン数に対応したハードディスクをそれぞれ設けるようにしてもよいし、それより少ない数でもよい。アルゴリズミックパターンの容量は大であるが、ハードディスクの容量も急速に増大しかつ小型となっているので、将来のデータ量の増加にも、この構成で対応できる。
【００４０】
ハードディスクからのイベントデータは、イベントバッファ１５６を通してテスタモジュール１３５のイベント発生器１５４（図４におけるイベントメモリ６０とイベント実行ユニット４７に相当）に供給される。イベント発生器１５４により発生されたテストパターンは、ドライバ１５２を介して被試験デバイスに与えられる。
ここで、好ましくは上記のハードディスク・サブユニット１５８は、着脱可能に構成する。これにより、ハードディスクへのアルゴリズミックパターンの書き込みをオフラインで行え、その間別のサブユニットを使用することによりシステムの使用効率を上げることができるので、特に半導体デバイスの生産用のテストシステムに適する。研究開発用として必要な場合には、このようなハードディスクによる構成ではなく、リアルタイムでアルゴリズミックイベントを生成するＡＬＰＧモジュール１３７として構成してもよい。
このようにイベントベースのテスタモジュールを用いることにより、全ての信号をイベントタイミングデータとして扱うことができるので、上述のようなハードディスクの使用によるアルゴリズミックパターンのイベントデータとしての処理を行うシステムを構成できる。
【００４１】
図７Ａに戻り、被試験メモリの試験結果データは、リペアモジュール１３２にも与えられている。リペアモジュール１３２は、あらかじめ被試験メモリの物理的構造や冗長部の使用ルール等についての情報が与えられている。したがって、リペアモジュール１３２は、試験結果データに基づいて、不良メモリセルを冗長部の有効メモリセルと置き換えるためのリペア・アルゴリズムを決定する。上述のように、一般にこのようなメモリセルの置き換えは、被試験デバイス内部の回路パターンをレーザや電気信号により切断することにより行われる。電気信号による切断の場合には、リペアモジュール１３２に電流ドライバを有することにより、このテストシステムのみで、被試験デバイスの試験と修復を実施できる。
【００４２】
図７Ｂにおける半導体テストシステムの例は、図７Ａの半導体テストシステム例と基本的な構造は同一であるが、細部において相違点を有している。相違点の１つは、メモリ用テスタモジュール１３５とアルゴリズミックパターン発生（ＡＬＰＧ）モジュール１３７間がデータキャシュパイプライン１３８による転送手段により接続されている。パイプラインやパラレリング等の先行制御技術によるデータ転送の高速化は、この技術分野では周知である。パイプライン１３８の段数（レジスタ数）を適切に設定することにより、ＡＬＰＧモジュール１３７からテスタモジュール１３５に転送するデータレートは、テスタモジュール１３５から被試験デバイスに与えるパターンのレートよりも低くできる。このためＡＬＰＧモジュール１３７を低コストで構成できる。
また他の相違点として、ＡＬＰＧモジュール１３７は、プログラマブルロジックデバイス、典型的にはフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）１３９をサブユニットとして用い、あるいはこれと置き換えてもよい。このようなＦＰＧＡによりＡＬＰＧを構成する例を後に説明する。ＦＰＧＡサブユニット１３９にロードされるデータは、使用されるＦＰＧＡのフォーマットに対応したデータ構造に変換された後に、ＦＰＧＡサブユニット１３９に書き込まれる。
【００４３】
この構成において、ＦＰＧＡ１３９により被試験メモリの種類等に特化した専用のアルゴリズミックパターンを低コストで発生できる。ＦＰＧＡ１３９のデータは例えばＨＤＬ（ハードウエア記述言語）により記述される。またこの図では、ＡＬＰＧモジュール１３７やＦＰＧＡ１３９により発生させるアルゴリズミックパターン用のイベントデータを、ＲＴＬ（レジスタトランスファ言語）モデルのファイル１４１を用いて作成する場合を示している。このようなＲＴＬモデルのファイルは、被試験デバイスの設計段階において、設計者がテストベンチ１４２において作成するものであり、そのデータは一般にＨＤＬにより書かれている。
このようにして、全てのアルゴリズミックパターンを発生できるようなＡＬＰＧを備えるのではなく、被試験デバイスのメモリに固有のアルゴリズミックパターンのみを発生するようにして、簡易で低コストのメモリテストシステムを構成できる。また上述したように、被試験デバイスのメモリ部がリペア機能を有する場合には、リペアモジュール１３２を搭載したテストフィクスチャ１２７を用いることにより、被試験デバイスの試験とそのメモリ部の修復をこのテストシステムにより実行することができる。
【００４４】
図９に本発明による半導体テストシステムの外観図例を示す。図９において、ホストコンピュータ（メイン・システム・コンピュータ）４１は、例えばグラフィック・ユーザ・インターフェイス（ＧＵＩ）を有するワークステーションであり、ユーザインターフェイスとして機能するとともに、試験システム全体の動作制御を行う。ホストコンピュータ４１と試験システム内部のハードウエアは、システムバス６４（図４および図５）により接続される。
本発明によるＡＬＰＧモジュールの一部であるＦＰＧＡサブユニット１３９について図１０−図１５を参照して説明する。本発明のサブユニット１３９は、ＦＰＧＡ（フィールドプログラマブル・ゲートアレイ）、ＰＬＤ（プログラマブルロジックデバイス）、あるいはＰＡＬ（プグロラマブルアレイロジック）等を用いて、特定のアルゴリズミックパターンの発生のために専用のアルゴリズミックパターン発生器として構成する。
【００４５】
ＦＰＧＡやＰＬＤあるいはＰＡＬは、ユーザがプログラム可能な論理ＩＣデバイス（プログラマブルロジックデバイス）であり、ユーザによるプログラムがハードウエアとしてＩＣ中にロードされ、意図した機能を実現するものである。本発明に用いるこのようなプログラマブルロジックデバイスは、上記のＦＰＧＡ等の名称に限らず、ユーザのプログラム可能なあらゆるロジックデバイスを含む。
図１０はＦＰＧＡ（フィールドプログラマブル・ゲートアレイ）の基本構成例を示している。ＦＰＧＡ２５０では例えば数百あるいは数千のような多数のロジックセル２５６が２次元的（アレイ状）に配列されている。各ロジックセル２５６には縦方向および横方向にチャンネルが形成され、このチャンネルによりロジックセル２５６の入出力の信号路を形成する。これらの信号通路はインターコネクト（プログラマブルスイッチ）２５４により他のロジックセル２５６と任意に接続することができる。ＦＰＧＡ２５０の外周には外部回路とのインターフェイスのために用いる入出力セル２５２が備えられている。
【００４６】
ＦＰＧＡ２５０の各ロジックセル２５６の最も単純な構成例を図１１に示す。この例では、ロジックセル２５６は、入力端子Ａ、Ｂ、Ｃ、Ｄと出力端子Ｘ、Ｙおよびクロック端子を有しており、クロックに同期して動作する。ロジックセル２５６の内部は、マルチプレクサ（選択回路）２６１、２６３−２６７、ルックアップテーブル２６２およびフリップフロップ２６８により構成されている。
ルックアップテーブル２６２は、ユーザがプログラムできる小さなメモリであり、上記入力端子からの入力信号はそのメモリのアドレスとしても使用される。ルックアップテーブル２６２にプログラムすることにより、ＰＲＯＭ（プログラムＲＯＭ）と同様な態様で、所望のロジック機能を実現できる。したがって、この各ロジックセル２５６は、ロジック回路（ゲートにより形成）とフリップフロップにより１ユニットを構成しているといえる。
プログラマブルスイッチ２５４は、最初のプログラム設定により固定され以後の変更は不可能な構成としているＦＰＧＡ、あるいは再プログラムによる変更が可能な構成のＦＰＧＡのいずれも市場で入手可能である。再変更（プログラムの書き換え）が可能な構成の場合には、プログラムスイッチ２５４は、トランジスタスイッチにより構成され、例えば外部からの信号によりそのオンオフが設定される。
【００４７】
図１２は、代表的なアルゴリズミックパターンの１つである、マーチングパターンを示している。この例では、図示の簡素化のために、被試験メモリのアドレス数（セル数）を８（アドレス０からアドレス７）としている。図３の上側では、該当アドレスにおいて０を書き込む場合を「０Ｗ」、１を書き込む場合を「１Ｗ」、０を読み出す場合を「０Ｒ」、１を読み出す場合を「１Ｒ」として、フローグラフ状に現している。図３の下側では、アドレス発生器から発生するアドレス、データ発生器から発生するデータ、制御信号発生器から発生する制御信号をテーブル状に現している。
図１２のマーチングパターンを、わずか８個のメモリセルを有する被試験メモリに適用する場合であっても、そのテストパターンは、４０ステップを必要とする。したがって、数百メガビット等のような最近の半導体メモリデバイスを試験するためには、このようなテストパターンを単純にパターン発生器のメモリに格納するためには、膨大なメモリ容量が必要となる。このため、アルゴリズミックパターン発生器により、所定の規則性を有するテストパターンを数学的演算を実行しながら発生するようにして、パターン発生に必要なメモリ容量を小さくしている。
【００４８】
図１３は、ＦＰＧＡを用いて構成した本発明のアルゴリズミックパターン発生器の１例を示す。この例によるアルゴリズミックパターン発生器は、図１２のマーチングパターンを発生するように、ＦＰＧＡを用いたシーケンサやカウンタ等を用いて構成している。このアルゴリズミックパターン発生器を、ＦＰＧＡ以外の他のプログラマブルロジックデバイスを用いて構成してもよい。
図１３のパターン発生器は、シーケンサ２７０、シーケンサ２７２、カウンタ２７４およびロジック回路２７６、２７８を有している。カウンタ２７４はアップダウンカウンタである。ロジック回路２７６および２７８はアンドやオアのようなゲート機能を果たすものである。ロジック回路２７６の出力はデータであり、ロジック回路２７８の出力はコントロール信号であり、カウンタの出力はアドレスである。これらデータ、コントロール信号、アドレスは図１２のマーチングテストパターンを構成し、被試験メモリデバイスに供給される。
【００４９】
図１４Ａおよび図１４Ｂは、ＦＰＧＡにより構成した図１３のアルゴリズミックパターン発生器において、図１２のマーチングパターンを発生するための各部の動作シーケンスを示すステートダイアグラム（状態変移図）である。図１４Ａは、シーケンサ２７０の動作を示し、図１４Ｂはシーケンサ２７２の動作を示している。
カウンタ２７４は、シーケンサ２７０の状態（ステート）がＳ１およびＳ２のときはアップカウント、Ｓ３のときダウンカントとなるようにプログラムされている。またカウンタ２７４は、シーケンサ２７２の状態が論理１のとき不動作（ポーズ）であり、論理０のときにはカウント動作を行う。
【００５０】
図１４Ａにおいて、アイドル状態においてｓｔａｒｔの条件が成立するとシーケンサ２７０の動作が開始されて状態Ｓ１（シーケンス１）に移行する。これによりカウンタ２７４のカウント動作が開始され、クロックを１づつアップカウントする。したがって、カウンタ２７４は図１２のアドレス０からアドレス７（パターン１−８）を発生する。
図１４Ｂのシーケンサ２７２は、シーケンサ２７０の状態がＳ２またはＳ３の場合は論理０と論理１を交互に繰り返すが、Ｓ１の場合は非動作となるようにプログラムされている。したがってシーケンサ２７２は非動作となり、論理０の状態を維持している。この論理０はロジック回路２７６からデータとして出力されるので、図３のパターン１−８における書き込みデータ０が形成される。またこの論理０を書き込みコントロール信号（Ｗ）としてロジック回路２７８から出力する。
【００５１】
図１４Ａにおいて、図１２のシーケンス１が終了すると、ｅｎｄ条件が成立するので、シーケンサ２７０は状態Ｓ２（シーケンス２）に移行する。上記のようにカウンタ２７４はシーケンサ２７０の状態がＳ２のときもアップカウントをするように設定されている。したがって、図１２のシーケンス２のようにアドレス値が増加する。
このとき図１４Ｂのように、シーケンサ２７２は、シーケンサ２７０の状態がＳ２あるいはＳ３のときは、クロックに同期して論理０と論理１の状態を交互に繰り返す。上記のように論理１のときはカウンタ２７４の動作が停止されるので、カウンタ２７４のアドレス出力は以前の状態を維持する。したがって、カウンタ２７４のアドレス出力は、図１２に示す用に、００１１２２３３．．．のように同一のアドレスを２回繰り返しながら増加する。
【００５２】
シーケンサ２７２の状態は論理０と論理１を交互に繰り返すので、これを書き込みコントロール信号（Ｗ）と読み出しコントロール信号（Ｒ）としてロジック回路２７８から出力する。またシーケンサ２７２の状態は論理０と論理１を図１２に示すデータとしてロジック回路２７６から出力する。
図１４Ａにおいて、図１２のシーケンス２が終了すると、ｅｎｄ条件が成立して、シーケンサ２７０は状態Ｓ３（シーケンス３）に移行する。上記のように状態Ｓ３のときは、カウンタ２７４はダウンカウントするように設定されているので、アドレス７からアドレス０に向かってアドレス値を減少させる。このときシーケンサ２７２は上記のように論理０と論理１を交互に繰り返すので、カウンタ２７４のアドレス出力は、図３に示す７７６６５５４４．．．のように同一のアドレスを２回繰り返しながら減少する。
【００５３】
またシーケンサ２７２の状態は論理０と論理１を交互に繰り返すので、これを書き込みコントロール信号（Ｗ）と読み出しコントロール信号（Ｒ）としてロジック回路２７８から出力するとともにデータとしてロジック回路２７６から出力する。このとき、データとコントロール信号（書き込み、読み出し）は、それぞれシーケンス２の場合と逆なので、例えばシーケンサ２７０の状態Ｓ３においては、ロジック回路２７６および２７８の反転ロジックを出力する。
以上のようにして、図１３のアルゴリズミックパターン発生器により、図１２のマーチングパターンを発生することができる。このようにプログラム可能なロジックデバイスでアルゴリズミックパターン発生器を形成することにより、特定パターン専用のＡＬＰＧサブユニット１３９を小規模なハードウエアにより構成できる。またこのサブユニット１３９は、ハードウエアに組み込まれたプログラムにより所定の動作をするので、従来の汎用パターン発生のようなメモリのアクセス時間を要せず、したがって高速動作が可能である。
【００５４】
図１５Ａは図１３のシーケンサ２７０の構成例を示すブロック図、図１５Ｂは図１３のシーケンサ２７２の構成例を示すブロック図、図１５Ｃは図１３のカウンタ２７４の構成例を示すブロック図である。これらの回路はいずれもロジック回路とフリップフロップの組み合わせにより構成されている。
図１５Ａのシーケンサ２７０は、ロジック回路２８２、２８３とフリップフロップ２８５、２８６により構成されたステートマシンになっている。設定したプログラムに基づいてロジック回路２８５、２８６には、入力条件としてｓｔａｒｔとｅｎｄが与えられる。シーケンサ２７０の出力Ａ１、Ａ２はシーケンサ２７２とカウンタ２７４にそれぞれ供給される。
図１５Ｂのシーケンサ２７２は、ロジック回路２８７とフリップフロップ２８８により構成されたステートマシンである。シーケンサ２７２の入力にはシーケンサ２７０の出力が与えられる。上述のように、シーケンサ２７０が状態Ｓ１のときは、シーケンサ２７２は非動作（ポーズ）となるように設定されている。
図１５Ｃのカウンタ２７４はロジック回路２９２、２９３、２９４とフリップフロップ２９５、２９６、２９７により構成されている。カウンタ２７４の出力は被試験メモリに与えるアドレスとなる。シーケンサ２７２からの出力が論理１のとき、カウンタ２７４のカウント動作を非動作（ポーズ）とするように設定されている。
【００５５】
上記の説明ではマーチングパターンを例に説明したが、本発明のアルゴリズミックパターン発生モジュールを、再プログラム可能なＦＰＧＡ等により構成する場合には、そのプログラムを変更することができるので、他のアルゴリズミックパターンを発生するパターン発生器として再構成することも可能である。
一般にＦＰＧＡのプログラムはハードウエア記述言語（ＶＨＤＬ等）を用いて行う。したがって、本発明のパターン発生器を既存のＶＨＤＬ用ツールを用いてプログラムすることも可能である。しかし、各種のアルゴリズミックパターンが発生できるように構成された汎用のアルゴリズミックパターン発生器が既に存在するので、その発生器のプログラムからＦＰＧＡのプログラムに変換するコンパイラを作成して、ＦＰＧＡのプログラムを行うことも可能である。この場合は、既存の汎用パターン発生器のプログラムを有効利用できる。
【００５６】
以上説明したように、本発明のアルゴリズミックパターン発生モジュールは、プログラム可能なロジックデバイスを用いて形成することにより、特定パターン専用のパターン発生器を小規模なハードウエアにより構成できる。また本発明のアルゴリズミックパターン発生器は、ハードウエアに組み込まれたプログラムにより所定の動作をするので、従来の汎用アルゴリズミックパターン発生のようなメモリのアクセス時間を要せず、したがって高速動作が可能である。また本発明のアルゴリズミックパターン発生器は、プログラムの書き換え可能なプログラマブルロジックデバイスを用いることにより、ハードウエアプログラムにより、発生するアルゴリズミックパターンを変更できる。
本発明によるイベントテスタは、従来のサイクルベースで構成された半導体試験システムと異なり、パターン発生器やタイミング発生器等に相当するハードウエアを要しない。したがって、モジュール化したイベントテスタを全てテストヘッド（システム本体）１２４内に収容する構成として、全体の物理的サイズを大幅に縮小できる。
【００５７】
以上のように本発明の半導体メモリテストシステムにおいては、被試験メモリデバイスの種類や試験目的に応じて必要なアルゴリズミックパターンのみを発生できるように構成したＡＬＰＧ発生モジュールを被試験メモリに応じてテストシステムに組み込むように構成されている。これによりテスタモジュールとＡＬＰＧモジュールの各種の組み合わせが可能となり、被試験メモリデバイスに固有の試験システムを低コストで構成できる。
さらに本発明の半導体メモリテストシステムにおいては、テスタモジュールと被試験デバイス間の電気的接続を行うためのテストフィクスチャ内に各種の機能モジュールを用途別に設け、試験対象に応じてテストフィクスチャを交換する。テスタモジュールは複数のイベントテスタボードからなり、それぞれそのイベントテスタボードは、ホストコンピュータからの指令に基づき各ボードから対応する被試験デバイスピンにテストパターンを与えその被試験デバイスからの出力信号の検証を行う。
【００５８】
本発明のイベント型メモリテストシステムでは、特定用途に用いる機能モジュールをテストフィクスチャ（ピン・フィクスチャ）に搭載することにより、被試験メモリに固有であってその試験に付随する機能、例えばそのメモリの不良個所の修理（リペア）等を実行することができる。このため、特定用途に専用として用意されたテストフィクスチャを被試験対象に応じて取り替えることにより、簡易で低コストな半導体メモリテストシステムを実現できる。
本発明の半導体テストシステムは、テストピン間で相互に独立した動作が可能であり、所定テストピンのグループと他のグループ間で異なる被試験デバイスや被試験ブロックを同時に担当することができる。したがって、システムＩＣのような複数の異なる機能ブロック（コア）、例えばロジックコアとメモリコアを有する場合であっても、これらの機能コアの試験を同時に平行して実施できる。
本発明の半導体テストシステムでは、完全なモジュール化が達成できるので、被試験デバイスの種類や試験目的等に応じた柔軟な構成とすることができる。また必要とするハードウエア量を大幅に減少でき、かつ各モジュールを制御するためのソフトウエアを大幅に単純化できる。このために、全体としの物理的装置を小型化でき、したがってコストの低下や設置フロアスペースの減少、それに伴う各種費用の減少が実現できる。
【００５９】
好ましい実施例しか明記していないが、上述した開示に基づき、添付した請求の範囲で、本発明の精神と範囲を離れることなく、本発明の様々な形態や変形が可能である。
【図面の簡単な説明】
【００６０】
【図１】図１は、従来技術における半導体テストシステム（ＬＳＩテスタ）の基本的構成例を示すブロック図である。
【図２】図２は、従来技術における半導体テストシステムの一般的な外観を示す概念図である。
【図３】図３は、従来の半導体テストシステムにおいて、サイクルベースによりテストパターンを形成するためのデータ記述例と、それと同一のテストパターンをイベントベースでテストパターンを形成するためのデータ記述例を比較するための図である。
【図４】図４は、本発明による特有用途用のイベント型メモリテストシステムによりメモリデバイスを試験する場合の、テストシステムの構成例を示すブロック図である。
【図５】図５は、本発明によるイベントベースで形成され、テスタモジュールに組み込まれるイベントテスタボード内に構成される各イベントテスタの回路構成例を示すブロック図である。
【図６】図６は、本発明によるテスタモジュールをテストヘッドに組み込むことにより、異なる性能にグループ分けられたテストピンを有する半導体テストシステムを構成するための概念図である。
【図７Ａ】図７Ａは、本発明によりメモリを有する被試験デバイスの試験用に構成した半導体テストシステムの構成例を示すブロック図である。
【図７Ｂ】図７Ｂは、本発明によりメモリを有する被試験デバイスの試験用に構成した半導体テストシステムの他の構成例を示すブロック図である。
【図８】図８は、ＡＬＰＧモジュールからアルゴリズミックパターンを発生するためのイベントデータをテスタモジュールに供給する構成を示したブロック図である。
【図９】図９は、本発明におけるモジュール形式半導体テストシステムの外観例を示す概念図である。
【図１０】図１０は、本発明によるアルゴリズミックパターンＡＬＰＧモジュールを構成するために用いるプログラマブルロジックデバイスの１種であるＦＰＧＡ（フィールドプログラマブル・ゲートアレイ）の簡略構成例を示す概念図である。
【図１１】図１１は、図１０のＦＰＧＡにおける１のロジックセルの基本回路構成例を示す回路図である。
【図１２】図１２は、半導体メモリをテストするためにパターン発生器により発生するアルゴリズミック・テストパターンの１種であるマーチングパターンのシーケンス例を示す概念図である。
【図１３】図１３は、ＦＰＧＡを用いて構成した本発明のアルゴリズミックパターン発生器（ＡＬＰＧ）モジュールの例を示すブロックであり、図１２のマーチングパターンを発生するための構成となっている。
【図１４Ａ】図１４Ａは、ＦＰＧＡにより構成した図１３のＡＬＰＧモジュールにおいて、図１２のマーチングパターンを発生するためのシーケンスを示すステートダイアグラムである。
【図１４Ｂ】図１４Ｂは、ＦＰＧＡにより構成した図１３のＡＬＰＧモジュールにおいて、図１２のマーチングパターンを発生するためのシーケンスを示すステートダイアグラムである。
【図１５Ａ】図１５Ａは、図１３のシーケンサ２７０の構成例を示すブロック図である。
【図１５Ｂ】図１５Ｂは、図１３のシーケンサ２７２の構成例を示すブロック図である。
【図１５Ｃ】図１５Ｃは、図１３のカウンタ２７４の構成例を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【国際公開パンフレット】
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【国際調査報告】
2005505780.tif 000083
2005505780.tif 000084