(57)【要約】ハードウェア（つまり、ＡＮＤ及び又はＯＲゲート、シフトレジスタ、フリップフロップ、及びその他のような構成要素で構成される多数の論理回路）の使用から重点をシフトさせ、多数のメモリ回路に格納された独自の形態の「ソフトウェア」（つまり、ビットスライスフィードバックプログラム――ビットステートプログラムとしても知られる――及びビットマップ処理）の使用にほぼ排他的に重点を置く様な形で汎用ＦＩＳプロセッサユニット（汎用とは、構築された状態で、所定のＦＩＳプロセッサユニットが二つ以上の種類のタスクを実行できることを意味する）が構築されたコンピュータシステム。換言すれば、この独自の形態の「ソフトウェア」に、現在までハードウェアによって達成された事柄を達成させること、つまり、現在の汎用ＦＩＳマイクロプロセッサの命令セットを構成する様々な命令の全てを達成するために必要な様々な機能の全てを実行すること。【特許請求の範囲】
【請求項１】
汎用ＦＩＳプロセッサユニット（伝えられたFISプロセッサユニットが識別される概念に従ってとして複数種類の作業を遂行することができて、アラン・テューリング博士によって明瞭に表現される汎用意味）の分析の最も基本的なレベルで、そこのこれらの汎用ＦＩＳプロセッサユニットが作動することができる2本の道および機能だけである。第1の方法（それはこの特許出願のファイリングの時間まで製造される全ての汎用ＦＩＳプロセッサユニットが動く方法である）はAND機能、OR機能、NAND機能およびXOR機能を含むがこれに限らず論理的方法（主にバイナリの論理的方法）、 及び中で実行することのために繰り返し、そして、急速にある、現在で過去のマイクロプロセッサの中で、論理がANDおよび／またはＯＲゲートからなる論理回路、シフトレジスタ、フリップの巨大な配列の用途でされるというを含む全ての前に製造された汎用ＦＩＳプロセッサユニットと同様に、現在製造するFLOPSなど、複雑なパターンにおいて結びつけられた。プロセッサユニットが操作することができる、そして、この特許出願において適用されられている汎用ＦＩＳプロセッサユニットの全クラスの基礎である汎用ＦＩＳがメモリ記憶力：それの方法を使用することのそれである第２の基本的な方法はある、以前の若干の時で若干の機構に格納されるデータの、そして、それから急速に、そして、効果的に思い出されることができて、多くの終わった時必要に応じて思い出した最近の若干の期間で。後者は方法、メモリ記憶力のこの過程、論理の中でタイプする（含むが、これに限定されるものではないために、本特許出願は、メモリリコールの処理を使用する。この処理では、メモリに配置される値と、こうした前記メモリ回路が互いにどのようにリンクされるかとの決定において、算術計算と、ＡＮＤ、ＯＲ、ＮＡＮＤ、及び又はＸＯＲ分析等の論理分析と、フローチャート分析とが応用される。しかしながら、論理回路の形態での論理は、こうした前記回路内では使用されず、存在する場合は前記メモリ回路のアドレス回路において使用される論理回路のみを例外とする。
【請求項２】
汎用ＦＩＳプロセッサ装置/オーバーオール・コンピュータシステムは、この汎用ＦＩＳプロセッサユニットによってRAMのアドレス指定/接近しているシステムおよび使用する入/出システムとしてよくそこにおいて、必要に応じて以下の電子構成要素、つまりマルチプレクサ、イネーブラ、及び又はホールドレジスタと併せて、様々なメモリ回路（動的及び又は静的にすることが可能で、更に揮発性及び又は不揮発性にすることが可能）の使用のみに依存し、ＡＮＤ及び／又はＯＲゲート、シフトレジスタ、フリップフロップ、及びその他によって構成される多数の論理回路から構築された現在及び過去の汎用ＦＩＳプロセッサユニット（主にマイクロプロセッサユニット）において現在までに達成された事柄を達成するような形で構築することができる。
【請求項３】
この汎用ＦＩＳプロセッサ及び、RAMのアドレス指定/接近しているシステムおよびそれらの主たる構成要素メモリ回路としての用途を作るこの汎用ＦＩＳプロセッサユニットによって使用する入/出システム、論理回路の唯一の使用は、もしあれば、この前記汎用ＦＩＳプロセッサおよびこれらの前記アドレス指定/接近しているシステムで見つからなければならない。この汎用ＦＩＳプロセッサにおいて、論理回路の唯一の使用は、前記メモリ回路のアドレスシステムと、存在する場合はマルチプレクサ、イネーブラ、及び又はホールドレジスタの内部回路との中に存在する。
【請求項４】
請求項(2)に記載されたこの新しいタイプの汎用ＦＩＳプロセッサユニットは、様々な汎用ＦＩＳプロセッサユニット（主にマイクロプロセッサユニット）の機能性と同等に及び又は機能性を上回るように、構築することが可能である。
そして、それら周辺で造られるコンピュータ、この前記特許出願の中で出願すること時に現存している。それとしての「機能性」が汎用ＦＩＳプロセッサユニットと関連づける注：語はこの特許出願の請求項において意味するには必要にされるある程度の力（すなわち与えられた作業が同様に与えられた作業において達成されることの限度においてされる速度）、多様性（すなわち異なった種類の指示の数）、そして、作業（整数加算、ビットおよびバイト比較、二つ補足転換など）。
【請求項５】
この前記特許出願（それ）のファイリング時に現存しているさまざまな汎用ＦＩＳマイクロプロセッサの機能性を等しいかまたは上回ることに加えて、請求項（2）に記載されたANDおよび／またはＯＲゲートからなる、その全体的な機能性をインプリメントするために、レジスタ、フリップフロップおよびこれらの機能を有する汎用ＦＩＳプロセッサユニットは、意図的に、多数の論理回路に基づいて構築された現在の汎用ＦＩＳプロセッサユニットの機能性と同等に、又は機能性を下回るように、設計することも可能である。
【請求項６】
この請求項（２）の前記汎用ＦＩＳプロセッサユニットは、ビットスライスフィードバックプログラミング（上で特定）とビットマップ処理（同じく上で特定）とによって、この汎用ＦＩＳプロセッサユニットとして機能するというタスクを達成する。これら二つの処理――ビットスライスフィードバックプログラミング及びビットマップ処理の間の違いは、第一のものがフィードバックを利用することである。 すなわち、ビットスライスフィードバック・プログラムを含むメモリ回路から出る出力の一部が、その前記メモリの次の場所があることが呼ばれる（すなわちプログラム・シーケンスにおける次のステップ）と決定するためにそれらの同じメモリ回路へのアドレス入力の一部として使われる-必要に応じてこの前記フィードバック（単純な回路意志）の範囲内で、レース状態を予防するためにそれを理解することを有する、メモリ回路および同じ前記メモリ回路への前記入力されたアドレス指定入力から出るこの前記出力間の導く。ビットスライスフィードバックのためのこのフィードバックループへのこの前記単純な回路構造がメモリ回路をプログラムした前記フィードバックループのための機能性を計測して、このようにこのレース状態を予防することを提供する目的にかなう。ビット-マッピングプロセスの後のプロセスにおいてこの種のフィードバックが使用しないこと。ラザー（メモリ回路に与えられたメモリ回路以外の他のソースから来に来るアドレス指定入力の全て）。そして、これらの前記メモリの出力が巡回することは、それからシステムの他の構成要素だけにおよび／または「外界」だけに供給されるが、それ自体、後部、そのアドレス指定に直接後ろに入力されない。
【請求項７】
上の請求項（２）及び（６）の前記プロセッサユニットは、この汎用ＦＩＳプロセッサの「外部」の任意の追加的なメモリシステムに接続できるように構築することができる。請求項（2）及び（6）および／またはI/Oメカニズム、または、他のいかなる種類もの他のいかなる電子であるか光学システムもまたは通信システムにとってそれが、汎用ＦＩＳコンピュータを機能するこの前記汎用ＦＩＳプロセッサユニット・システムにも与えることができるかまたは多くの異なる種類の専門機能のいずれかのサーブに、プロセッサユニットがどの汎用汎用ＦＩＳのために使われたかについて、これまでに使われる。
【請求項８】
請求項（2）、（6）、及び(7)、メモリ回路のみを利用する、つまり、存在する場合、前記メモリ回路のアドレスシステムにおいて使用される論理回路を除いて、任意の論理回路を必要としない、汎用ＦＩＳコンピュータを構築することが可能である。
【請求項９】
起源が、請求項（2）及び(6)の汎用ＦＩＳプロセッサユニットのためのタイミング回路の中で指す、そして、前記一般が請求項（2）及び(6)のFISプロセッサユニットを決意してこれである場合、この前記汎用ＦＩＳプロセッサユニットのさまざまな構成要素を走らせている多くのそれぞれに操作のクロックシステムの用途を非同期で、すなわち、建設する請求し（2）及び(6)、そして、「クロックシステム」（図2）としてのこの特許出願で呼ばれて、そして、使用ビットスライスフィードバック・プログラミングに関するこの種の方法および／またはその機能性を排他的につくるビット-マッピング方法で建設されることができる。
【請求項１０】
請求項（2）及び(6)のこの前記汎用のFISプロセッサユニット、そして、RAMおよび使用する入/出システムのアドレス指定/接近しているシステムによってこの汎用ＦＩＳプロセッサユニットは、その設計において、揮発性メモリを部分的に、又は全体として、組み込むことが可能となるように構築できる。
すなわち、この前記汎用ＦＩＳプロセッサユニットで使用するいずれでもまたはメモリの全ては、記述された請求項（2）及び(6)の汎用ＦＩＳプロセッサユニットのブーツアップサブシステムを除いては、それは不揮発性でなければならない。それが含む情報が力が力のない期間の後、これらの前記メモリ回路に印加されるどの時もそれにロードされることを必要とするタイプのあることができる。
【請求項１１】
請求項（2）及び(6)の汎用のFISプロセッサユニット、そして、この汎用ＦＩＳプロセッサユニットによって使用されるＲＡＭ及び入出力システムに関するアドレス／アクセスシステムは、その設計において、不揮発性メモリのみを使用するような形で構築することができる。すなわち、パワーがバンクが保持するこれらのメモリのための力のない期間の後、システムに印加されるどの時もそれらにロードされる情報を有する必要はないタイプの中で、これらの前記汎用ＦＩＳプロセッサユニットにおいて使用するメモリ回路の全てがユーザのプログラムカンを含む「外部」メモリバンクのようなこのコンピュータの他のサブシステムにおいて使用するメモリの多くから区別したことは、パワーのないさえそれらの情報である。そして、不揮発性メモリのこのクラスで含むメモリ回路が造られるその時、メモリに保存される値が永久にこれらの前記メモリ回路に含められるそれらの回路にある、  メモリロケーションが直接メモリ回路が製造されるマスクに入れられることを評価する実施例に関しては、そして、から。
【請求項１２】
メモリ回路が、請求項（2）及び(6)の汎用ＦＩＳプロセッサユニット周辺で構築されるこのコンピュータシステムの範囲内で、2つの非常に異なった、異なる機能で使われる、そして、RAMおよびこの汎用ＦＩＳプロセッサユニットによって使用する入/出力システムのアドレス指定/接近しているシステム。1つの使用は、メモリがこの汎用ＦＩＳプロセッサユニットによって「汎用ＦＩＳ プロセッサユニット」の外側で分かるサブシステムおよびRAMおよび使用する入/出力システムのアドレス指定/接近しているシステムに組み込まれるところである、すなわちRAMおよびこの前記新型の汎用ＦＩＳ Unitによって、データおよび使用する指示を格納するために使用するROM。そして、語メモリの前に現れて、「外部の」語の識別使用によって、この特許出願の請求項の範囲内でメモリの第２の基本的使用法から詳細に描写されるこのメモリ意志のこの種の使用法、それのまわりの引用を有する。このコンピュータのメモリ回路の第２の使用法は請求項(2)及び (6)の汎用ＦＩＳプロセッサユニットを中心につくった)、それらのメモリは「汎用ＦＩＳ プロセッサユニット」の範囲内で請求項（2）、同じく上記の定まったデータを含んでいるRAMを有するインタフェースに、この汎用ＦＩＳプロセッサユニットによって使用するアドレス指定/接近しているシステムを占めるそれらのメモリ回路および入/出力システムと、同じく入出力を行っている指示において識別されるにつれて、使用する回路である。この後のビットスライスフィードバック・プログラムを含むメモリおよび「汎用ＦＩＳ プロセッサユニット」およびRAMおよびこの汎用ＦＩＳプロセッサユニットによって使用する入/出力システムのアドレス指定/接近しているシステムの範囲内のビット-マッピング方法の接頭辞として「外部の」項を修正せずに使用する語メモリによって、この特許出願の範囲内で請求項において詳細に描写されるメモリの使用。
【請求項１３】
請求項（2）及び(6)の汎用ＦＩＳプロセッサユニットに基づくこの種のコンピュータシステムを有する。そして、RAMおよび入力/システムがこの汎用ＦＩＳプロセッサユニット、さまざまな構成要素間のインターコネクティビィティーのレベルおよびこの前記システム（すなわち「外部の」メモリバンク、アドレス指定システムおよびこれらの前記「外部の」メモリバンク（I/Oシステムおよびサブシステムおよび同類）のためのサブシステム）のサブシステムによって使用した、そして、この一般の請求項（2）のFISプロセッサユニットを決意して、非常により大きなために実行されることができる（6）出力のための、そして、それが現在の汎用ＦＩＳプロセッサユニットを使用するコンピュータシステムで発見したより、非常に大きな容易さを有するアドレス指定/接近しているシステム、ANDおよび／またはＯＲゲートのような回路などを多数の論理から作り上げられるそれらのプロセッサユニットは、その全体的な機能性をインプリメントする。
【請求項１４】
この新型のコンピュータシステムのさまざまなサブシステム間のインターコネクティビィティーのこのより大きな容量が、請求項（13）において表されるように、考慮に入れる。機能性の概念が定められたその全体的な機能性を実行するために多数の論理回路に基づく現在の汎用ＦＩＳプロセッサユニット/マイクロプロセッサのそれの上のより大きな機能性を有するこの新型の汎用ＦＩＳプロセッサユニットは、主張する（4）。
【請求項１５】
一緒に、命令セットおよびそれの各々のさまざまな指示のための実行を行う各々の小さいビットスライスフィードバック・プログラムを占めるコードが請求項（2）および6のこの汎用ＦＩＳプロセッサユニットのためのマスター・コントローラに詰められる主たるビットスライスフィードバック・プログラムのための全コードを占めることは、線形数のシーケンスで在宅中である必要はない。
【請求項１６】
この前記新型のコンピュータシステムは請求項(2)及び(6)に基づいて、この新規な汎用ＦＩＳプロセッサユニットを中心につくった）事実上用途および用途に「外部」メモリ（すなわちRAM）が同様にこの種のメモリとしてその全体的な機能性をインプリメントするために多数の論理回路（すなわちＡＮＤゲート、ＯＲゲート、ＸＯＲゲートなど）から造られる汎用ＦＩＳマイクロプロセッサ周辺で造られる大部分のコンピュータにおいて使われるくらい、設計することができる、それは現在または従来あるこの特許出願のファイリング時に製造する。そして、現在のものは一般に外部のRAMの用途に接近するために、FISプロセッサユニットを決意するには指示）（アドレス指定値（数値は、さまざまな外部のメモリロケーションおよび／またはI/Oシステムにアクセスしたものである））のプログラムを有する（シーケンスと、1つの長い、隣接する外部メモリバンクのデータ（多くのさまざまなプログラムがいずれに作用するか、多くのさまざまなファイルの内容）が、さまざまな一部に詰められるとを含む。そして、この前記隣接する「外部」メモリバンクはわずかに1つのアドレス指定システムを備えている、しかし、そこにおいて、その前記アドレス指定システムはレジスタ・システムまたはコンピュータシステムがこの前記1つの長い「外部」メモリバンクを構成するさまざまなメモリ回路の範囲内で、さまざまな場所に接近する多数の手段を備えていることができるサブアドレッシングしているシステムの複数の一組を有することができる。
【請求項１７】
ワード「プログラム」が、請求項（2）及び(6)に基づいてこの新規な汎用ＦＩＳプロセッサユニット周辺で構築されるこの前記新型のコンピュータシステムの範囲内で、２つの異なった方法で使われる、そして、ある意味では、それがここ請求項(16)で使われるように、この語はその動作を導くために汎用ＦＩＳプロセッサユニット（その設計および構造に関係なく）に送られているこれらの指示と関連するアドレス指定値と同様にいかなる一連の命令にも関連する。「プログラム」の概念がこの前記新型のコンピュータシステムにおいて適用される第２の方法は、請求項（2）に基づくこの新規な汎用ＦＩＳプロセッサユニットを中心につくって、請求項（2）において識別されるにつれて、この新型の汎用ＦＩＳプロセッサユニットの範囲内で、ビットスライスフィードバック・プログラムおよび／または使用するビット-マッピング方法に関してある（6）、そして、（6）。そして、この特許出願の範囲内のこの概念をこれらの2つの異なった使う能力は、次のようにこの前記特許出願の請求項において詳細に描写される：語「プログラム」が単独で使われる場合、ハイフネーションなしで、この請求項一連の命令の範囲内の第1の使用およびその動きを導くために汎用ＦＩＳプロセッサユニットに送られるアドレス指定値において定まった様に、それは意味に関連する。それが請求項（2）において表されるように、汎用ＦＩＳプロセッサユニットの内部構造体の一部であるビットスライスフィードバック・プログラムおよび／またはビット-マッピング方法のいずれかに関連して「プロセッサ-プログラム」様に、この語がハイフンでつながれる場合、そして、（6）。
【請求項１８】
それもために。多数のRAMおよびROMシステム（自分自身の専用の独立アドレス指定/接近しているシステムを有したシステム）を用いて同じ基本的なコンピュータ設計上の設計を使用することはまた、請求項（2）およびそれ（6）の汎用ＦＩＳプロセッサユニットに基づいてコンピュータシステムを有することは事実上建設されることができることはあり得ることを主張する（16）。
【請求項１９】
一般が、請求項（2）及び(6)のFISプロセッサユニットを決意して、それ自体の範囲内で結合することができる。「外部の」RAMおよび／またはI/Oシステムにアクセスするのに必要なアドレス指定/接近しているシステム。
【請求項２０】
一般が、請求項（2）及び(6)のFISプロセッサユニットを決意して、「外部の」メモリおよびI/Oシステムから、そして、に対象にして、データに接近する多くの独立、独立のアドレス指定/接近しているシステム（前記汎用ＦＩＳプロセッサユニットに外部のアドレス指定/接近しているシステム）を使用することができる。そして、それ、これらの独立、独立のアドレス指定/接近しているシステムは、請求項（2）及び(6)に従って構築されることができる。すなわち、これらの前記アドレス指定/接近している回路は、ビットスライスフィードバックおよびビット-マッピング・メモリ回路だけを使用している構造である。
【請求項２１】
各々のその自我/Oおよび「外部」RAMシステムは、請求項(20)において識別されて、アドレス指定/接近しているシステムの基礎を形成される自分自身の独立、独立型記憶を所有することができる。
【請求項２２】
コンピュータは、請求項（2）及び(6)の汎用ＦＩＳプロセッサユニットを中心につくった。そして、独立、独立のアドレス指定/接近しているシステムのいずれかがマルチタスク/マルチユーザの汎用コンピュータ・システムとして作動することが可能であるために設計されることができる場合いずれか。
【請求項２３】
そのエネルギー配布/通信システムの設計（「パワーバス」、「データ入力バス」、「データ出力バス」、「制御バス」からなる、「リクエストバスを中断する」ことなどこの特許出願の図1,2および26に示すように）、それ、現在次第の、その全体的な機能性（離散的な構成要素からまたはマイクロプロセッサとして作られる「汎用ＦＩＳ プロセッサユニット」である）をインプリメントする使われる使用多数の論理回路が請求項（2）及び(6)のこの新型の汎用ＦＩＳプロセッサユニットで、それほど圧迫されている必要はない汎用ＦＩＳプロセッサユニットによって規定される必要条件によって、ほぼ排他的に決定する。むしろ、一般のさまざまな他の構成要素が、FISコンピュータを決意する ― 「外部の」メモリ・システムのようなもの、I/Oシステムおよびエネルギー配布/通信システムが配置される方法の判定の優れた基盤である場合同等に配置されない。すなわち、この新型の一般は、請求項（2）のFISプロセッサユニットを決意して、設計されることができ（6）て、「残りのコンピュータシステム」周辺で図1において識別されるにつれて、容易に設計した。
【請求項２４】
請求項（23）を原因として生じるのでそれがかなりずっと釣り合って、かなり設計された汎用ＦＩＳコンピュータは請求項（2）及び（6）の汎用ＦＩＳプロセッサユニットを使用して造られることができる、そして、つくられることができるより、ANDおよび／またはＯＲゲートからなる多数の論理回路から成るプロセッサユニット/マイクロプロセッサがレジスタ、フリップフロップなどを移す汎用ＦＩＳはその全体的な機能性をインプリメントする。そして、他のコンピュータシステムの間のこの優れた釣合いを原因として生じるのでそれおよび一般はFISプロセッサユニットを決意する、一般のこれらの前記コンピュータシステムは請求項（2）及び(6)のFISプロセッサユニットを決意して、非常により高い機能性を有するようになることができる、全体として、それらのコンピュータが多数の論理を使用することは巡回する汎用ＦＩＳプロセッサユニットを中心につくったより、その全体的な機能性をインプリメントする。
【請求項２５】
. 請求項（2）の様々な形の汎用ＦＩＳプロセッサユニット周辺で建設されるコンピュータのために、コンピュータ産業（例えばC、Ｃ＋＋、Fortran、Basic、Pascal、perl、パイソンなど）の中で、現在使用中であるさまざまなプログラミング言語のためのコンピュータ言語コンパイラおよび／またはインタプリタは、作成されることができる、そして、（6）。
【請求項２６】
コンパイラを構築する際のそれおよび／またはコンピュータ産業（請求項（25）において識別されるのと、同程度請求項（25）（これらの上述したプログラミング言語のうちの1つに書かれたさまざまなプログラム（例えばオペレーティングシステム、ワープロ、インターネットおよび通信アプリケーションなど））において表される）の中で、現在使用中であるさまざまなプログラミング言語のためのインタプリタ、請求項（2）及び(6)の様々な形の汎用ＦＩＳプロセッサユニットのうちの1つ周辺で造られるこの新型のコンピュータは、現在既存の汎用ＦＩＳコンピュータシステムのタイプのうちの1つのために、働き続けるために実行されることができる、そして、RAMおよび入力/この一般によって使用するシステムがFISプロセッサユニットを決意する出力のアドレス指定/接近しているシステムが、請求項(18)および(20)において同一化した。
【請求項２７】
いくつかのそれは、請求項（2）及び(6)に基づく汎用ＦＩＳプロセッサユニットをケースに入れて、全てではないにしても、ANDおよび／またはＯＲゲートからなる多数の論理回路、シフトレジスタ、フリップフロップなど周辺で建設されるさまざまな現在の汎用ＦＩＳプロセッサユニット/マイクロプロセッサの現在の命令セットの正確に一部に擬態するために実行されることができる。
【請求項２８】
請求項（2）および（6）のそれらの汎用ＦＩＳプロセッサユニットのための27において識別されるにつれて、与えられた汎用ＦＩＳプロセッサユニット/マイクロプロセッサの正確に命令セットが、多数の論理回路からそれを確立した、これらの一般は、請求項（2）及び(6)のFISプロセッサユニットを決意して、必ずしも模倣されている汎用ＦＩＳプロセッサユニット/マイクロプロセッサの命令セットのちょうどそれらの指示に、限られているというわけではない。
【請求項２９】
取り入れられる方法に加えてそれは主張する（27）、そして、デザインが作られることができる汎用ＦＩＳプロセッサユニットの範囲は(2)及び(6)を請求する（28））、帽子は「主たるビットスライスフィードバックプログラムメモリーシステムs」および「基本的な制御メモリシステムs」のものが直接請求項（2）及び(6)の汎用ＦＩＳプロセッサユニットに組み込んだ倍数（2以上）を有することができる。このように、これらは請求項（2）および(6)の汎用ＦＩＳプロセッサユニットを言って、マスター複数のコントローラを有する。
【請求項３０】
これを有するそれは請求項（2）及び(6)において識別されて、ハードウェアから離れて、そして、ソフトウェア（すなわちビットスライスフィードバック・プログラミングおよびビット-マッピング方法）のそれ上へ強調において変化する、そして、請求項（2）及び(6)のこの汎用ＦＩＳプロセッサユニットの命令セットの範囲内で、いかなるされた指示も実行するために必要な能動部分（すなわちトランジスタなど）の数の相当な減少がある。
【請求項３１】
能動部分の数の減少を有するそれ請求項（30）において表す接続の数−システムの範囲内で起こっている非常により大きなインターコネクティビィティーさえ有する、同一化されるにつれて、請求する（13）こと-、一般に、対応して減少する。
【請求項３２】
能動部分（トランジスタ技術、MOSFETのようなものなどの場合）の数の減少を有するそれが請求項（30）において表されて、使用する力の減少が請求項（2）及び(6)のこの汎用ＦＩＳプロセッサユニット周辺で、そして、多数の論理回路周辺で建設される現在製造された汎用ＦＩＳプロセッサユニット/マイクロプロセッサをその全体的な機能性をインプリメントするために用いるコンピュータシステムと比較して、構築されるコンピュータシステムによってある、そして、これらの2つの種類のコンピュータのこれらの前記能動部分は匹敵する、そして、両方のその手段は同じスケールおよびサイズに構築された。
【請求項３３】
能動部分（トランジスタ技術、MOSFETのようなものなどの場合）の数の、そして、システムの範囲内のコネクタの数の対応する減少を有する減少については、各々のための固定時間が請求項（2）及び(6)の汎用ＦＩＳプロセッサユニットの中で機能して、一般に、ANDおよび／またはＯＲゲートからなる多数の論理回路、シフトレジスタ、フリップフロップなどに基づく汎用ＦＩＳプロセッサユニット/マイクロプロセッサのそれより不足してこれらの装置の両方とものその全体的な機能性（もちろん、その機能性が後者のタイプのコンピュータシステムの中に存在すると仮定すること）およびそこにおいて、能動部分（トランジスタ技術、MOSFETのようなものなどの場合）を実行することでなければならないことは匹敵する、そして、両方のその手段は同じスケールおよびサイズに構築された。
【請求項３４】
請求項（2）及び(6)の汎用ＦＩＳプロセッサユニットのために、そして、独立独立のアドレス指定/接近しているシステム（いずれである場合でも）の全てに関しての井戸として、システムがそれぞれ同期または非同期かどうかに従う請求項（33）（マスター時計か多くの独立時計のクロック・レート）を原因として生じるのでそれは、汎用ＦＩＳプロセッサユニット/マイクロプロセッサのそれのANDおよび／またはＯＲゲートからなる多数の論理回路、シフトレジスタ、フリップフロップなどに基づくより、急速にこれらの装置の両方とも匹敵するという、そして、両方の手段が同じスケールおよびサイズに構築されたというのその全体的な機能性およびそこにおいて、能動部分（トランジスタ技術、MOSFETのようなものなどの場合）を実行することであるために実行されることができた。
【請求項３５】
請求項（2）及び(6)の汎用ＦＩＳプロセッサユニットで同期させて、データの流れを調整することと関連するより大きな単純性を有するそれ、そして、この前記汎用ＦＩＳプロセッサは、一般の目的の中でプロセッサユニットがANDおよび／またはＯＲゲートからなる多数の論理回路、シフトレジスタ、フリップフロップなどから高まったFISがその全体的な機能性をインプリメントするというより非同期回路設計と関連する概念に従って、造るのがより容易である。
【請求項３６】
広い変動している種類の請求項（2）及び(6)に建設されることができる汎用ＦＩＳプロセッサユニットの全てでできていることがありえる最も基本的分析のそれ、そして、ほとんどの場合、それらの基本的サブシステムの設計は、同じことである。そして、この基本的な設計が図に示されるために、これのうちの2つはアプリケーションの特許権をとる。
【請求項３７】
それがそうする基本的サブシステムは広い変動している種類の請求項（2）及び(6)に建設されることができる汎用ＦＩＳプロセッサユニットの全ての構造を構成する、そして、同一化されるにつれて、主張（36）は2つの基本カテゴリに分析されることができる：重要であるものおよび二番目であるもの。請求項（2）及び(6)の汎用ＦＩＳプロセッサユニットの設計にとって重要で、「主たるビットスライスフィードバックプログラムメモリーシステム」、「基本的な制御メモリーシステム」、「ALU/Math-コプロセッサシステム」、「ブートアップシステム」および「サブシステムエンブラーのためのメモリーコントローラー」としてこの特許出願の図2において二番目であるサブシステムとラベルをつけられるサブシステムであるものは、「保持」と同じこの図においてラベルをつけられる、そして、「システムを計測する。」
【請求項３８】
「時計システム」に関してのそれ、それは、請求項（2）及び(6)の汎用ＦＩＳプロセッサユニットおよびいくつかの請求項（2）及び(6)の汎用ＦＩＳプロセッサユニットに基づくシステムおよびこの前記新規なコンピュータシステムがマスター時計周辺で構築される場合、マスター時計システムを構築することが、好ましくてもよいので、請求項（37）において定まった様に外側の上述の汎用ＦＩＳプロセッサユニットの全体的な設計の範囲内で二番目であるとみなされることができる。すなわち、他のコンピュータシステムの一部としての時計システムを有して、それから請求項（2）及び(6)の汎用ＦＩＳプロセッサユニットへ、このシステム供給タイミング線を有することはより効率的であると判明するかもしれない、そして、それは直接「汎用ＦＩＳ プロセッサユニット」まで高まる。
【請求項３９】
ビットスライスフィードバックを考慮に入れる主たる機構が装置が汎用ＦＩＳプロセッサユニットとして機能するようにプログラムしたことは、建設されて、一般の「主たるビットスライスフィードバックプログラムメモリーシステム」および「基本的な制御メモリーシステム」が請求項（2）及び(6)の、そして、図2で示すFISプロセッサユニットを決意する方法の予め定められたアルゴリズムの方法の広範囲にわたる指示を行うために建設される。すなわち、外部ソース（すなわち実行されるようにという指示）だけからの入力を受け入れることからの「基本的な制御メモリーシステム」の方向によって、この前記「主たるビットスライスフィードバックプログラムメモリーシステム」はスイッチで切り替え可能である、そして、結果として、即時のフィードバックがそこで「主たるビットスライスフィードバックプログラムメモリーシステム」の範囲内でない、進行している即時のフィードバック（すなわちそこにおいて、全てではないにしても、その次のアドレス指定値の一部と同程度サーブに対する要求（6）において識別される計測している回路を経由して、「主たるビットスライスフィードバックプログラムメモリーシステム」のビットスライスフィードバック・プログラムされたメモリ回路の前の出力の一部は、それ自体にフィードバックされる）のそれに。それからかつて、一般は請求項（2）のFISプロセッサユニットを決意する、そして、(6)即時のフィードバックとしてされた指示を完了する、「基本的な制御メモリシステム」はそれから「主たるビットスライスフィードバックプログラムメモリーシステム」を即時のフィードバックから離れて、そして、再び受信外部の入力に切り替える−それは、請求項（2）の汎用ＦＩＳプロセッサユニットを有して、次の指示が「外部の」メモリバンクから受け取られるのを待つ（6）ことである。そして、この中で切替えることを達成することに関しては、それが「主たるビットスライスフィードバックプログラムメモリーシステムの範囲内でマルチプレクサおよび／またはイネーブラの配列を経由してされること。」「主たるビットスライスフィードバックプログラムメモリーシステム」のためのマルチプレクサおよび／またはイネーブラのこの入力配列が制御される「基本制御メモリシステム-再び、そのターンで、図2-whichがそれが制御している全く同じ「主たるビットスライスフィードバックプログラムメモリーシステム」から、その方向を受け取ることを知る。そして、これによるそれより高水準フィードバック・メカニズムがこの汎用ＦＩＳプロセッサユニットの範囲内で決められる相互作用（「主たるビットスライスフィードバックプログラムメモリーシステム」および「基本的な制御メモリシステム」間のこの相互作用）が請求項（2）及び(6)の全体的なコンピュータが造られていずれであるか。結局は、この汎用ＦＩＳプロセッサユニットのこれらのさまざまなサブシステムだけでなく、全てではないにしても、請求項（2）及び（6）の汎用ＦＩＳプロセッサユニット周辺で建設されるこの前記コンピュータシステムの範囲内で、組み込まれることができる潜在的に多くの様々で多様なメモリバンクおよび／またはI/O制御システムのいくつかも含むフィードバック���構。
【請求項４０】
「ALU/Math-コプロセッサーシステム」に関する他のもの（それが識別されたプロセスが請求する（6）ビット-マッピング）の中の請求項（36）（このシステム意志使用）において識別されるにつれてそれ。
【請求項４１】
「ALU/Math-コプロセッサーシステム」に関して、請求項（36）において識別されるにつれて、このシステムが、一般に数値演算コプロセッサと関連するより高水準数学的機能性の全てがいるベースの数学的機能性およびところが「外部」メモリに格納されたプログラムによって提供する整数にプログラムを提供するためにオペレーティングシステムと関係しているくらい、構築されることができる。
【請求項４２】
「ALU/Math-コプロセッサーシステム」に関して、請求項（36）において識別されるにつれて、このシステムが、そのように構造でありえるALUおよび論理回路（例えばその全体的な機能性をインプリメントするＡＮＤゲートおよびＯＲゲート）から、確立される汎用ＦＩＳプロセッサの現代のMath-コプロセッサーシステムおよびこの機能性の全てと関連する機能性の全てを提供することは請求項（2）に従って提供されるにつれて、そして、（6）。
【請求項４３】
「ALU/Math-コプロセッサーシステム」がすることを必要とすることはいかなる伝えられたビット-マッピング方法も実行するために1つのかなりのメモリー量を使用する可能性があるために、バイトまたは語が一緒に一緒にバイトまたは語を減ずると付け加えることのような、バイトまたは語を逓倍することその他。
【請求項４４】
することは1つのかなりのメモリー量のそれの同じ職をするように、1つのかなりのメモリー量を「ALU/Math-コプロセッサーシステム」のいかなる伝えられたビットマッピングしている方法も実行するために用いる代わりに、請求項（43）において識別されるにつれて、一連のそのより小型メモリが傾いて飛行することはあり得ることは平行において、そして、段階において結びつけられることができて、次に、そして、中で1つの少ないメモリー量を連結している一つ以上の持ち越し線を経由して、結びつけられることができる。
【請求項４５】
1つのかなりのメモリー量を使用することの請求項（43）において識別されるにつれてそれより伝えられたビット-マッピング方法を達成するために、多数の少ないメモリー量を使用する一連の持ち越し線によって連結した請求項（44）において明瞭に表現される方法が、全体的に、そして、場合によってはかなりそう非常により少ないメモリの用途を考慮に入れる。
【請求項４６】
請求項（44）（ややマッピング方法を実行するために多数のメモリバンクを使用することのそれ）において明瞭に表現される方法に対する下側は、それが、一般に、請求項（43）において識別されるにつれて、1つの大きいメモリバンクの使用より遅いということである。すなわち、多数のメモリバンクを使用することのこの接近は、1つのかなりのメモリー量のそれより長い固定時間がある傾向がある。 そして、遅鈍意志の程度どれくらいの少ないメモリー量が平行において、そして、段階においてより多くのメモリバンクが連結したこのビット-マッピングプロセスを一緒にするために持ち越し線によって結びつけられるかについて決定するより長い固定時間。
【請求項４７】
それが請求項（40）に基づいて、請求項（44）において識別されるにつれて、どれくらいのメモリバンクが結びつけられなければならないかについて決定する2つの要因の間の釣合いがいかなる伝えられたビットマッピングしている方法も実行するために持ち越し線によってある。 そして、作業中である要因が全体的なメモリの節減であることを対抗しているこれらの二つは、ビット-マッピング方法の速度を詩で表す。
【請求項４８】
一般に、伝えられたビット-マッピングのために使用される各々のメモリバンクの寸法が請求項（44）において明瞭に表現されるにつれて、方法をビットマッピングすることを処理するかまたは固まることは、幾何学的に上述のビット-マッピング方法で使われるメモリバンクまたは方法をビットマッピングすることの一組の数に反比例する。
【請求項４９】
一般が、請求項（2）のFISプロセッサユニットを決意する、そして、(6)、そして、それらによって造られるシステムが異なるモードの下で操作されて設計されることができるコンピュータ。
【請求項５０】
最低限が、番号をつける。請求項（49）によれば、モードの一般が、請求項（2）のFISプロセッサユニットを決意して、作動することができる（6）の下でそれがモード機能を使用する場合、2にある。
【請求項５１】
請求項（49）に従って、一般が請求項（2）のFISプロセッサユニットを決意して、また、2つ以上のモードによって作動するように設計されていることがありえる（6）。
【請求項５２】
請求項（51）によれば、さまざまな倍数がモードの中でタイプすることは、一緒に特別な目的または効果を成し遂げるさまざまな道で働くように設計されていることがありえる。
【請求項５３】
1対の「モードの一組」がされるモードが、この特許出願2つの賞賛のモードにおいて、意味する請求項（2）の汎用のFISプロセッサユニット、そして、(6)有することができるカーネルモードおよびアプリケーションモードのそれが、そうである。 そして、それ、これらの2つの賞賛のモードは、この前記汎用ＦＩＳプロセッサユニットが操作のシステム・プログラムを走らせている、または、それがオペレーティングシステムの下で作業としてアプリケーション・プログラムを走らせているのであるにせよ、それが区別するためにそれらを有するために建設された汎用ＦＩＳプロセッサユニットを許す。
【請求項５４】
モードの非常に他の一組一般が、請求項（2）及び(6)のFISプロセッサユニットを決意する請求項（49）との一致がリアルモードおよびプロテクトモード.のそれであるにつれて、有する。 そして、それ、モードのこの一組は、請求項（2）の、そして、全ての資源への完全なアクセスがコンピュータシステム（特にI/O資源）の範囲内で、含んだ伝えられたプログラムを許すこと間のスイッチに対する（6）汎用ＦＩＳプロセッサユニットを許す-リアルモード−そして、行われたプログラムにアクセスをコンピュータ資源に制限することの−プロテクトモード。
【請求項５５】
請求項（2）および(6)缶の汎用ＦＩＳプロセッサユニットがそうするために、複数の種類のリアルモードおよびプロテクトモードは対になる。 そして、リアル モードおよびプロテクト モードのこれらのさまざまな一組が選択的にそうすることができるために、全体的なコンピュータの範囲内で分かる異なる資源へのアクセスを制御する。
【請求項５６】
モードの2つの異なる一組が、請求項（53）において同一化して、一緒に作用するために実行されることができる（54）請求項（52）（現在の汎用ＦＩＳプロセッサユニット/ANDおよび／またはＯＲゲートからなる多数の論理回路に基づくマイクロプロセッサ、シフトレジスタ、フリップフロップなどにおいてその全体的な機能性をインプリメントするとわかる同じマルチタスクでマルチユーザの機能性を成し遂げるために）において定まった様に。
【請求項５７】
ハードウェア必要条件が請求項（2）の汎用ＦＩＳプロセッサユニットを許して、中で定まった様に、異なるモードの下で作動するために請求する（6）（49）ことを必要としたことは、このようにして、そして、直接一般が決意するだけのさまざまなモードのトラックと請求項（2）のFISつきあって、在宅してある（6）「基本的な制御メモリシステム」に組み込まれるレジスタか小さいビットスライスフィードバック・プログラムされたメモリ・システムに適切にこの汎用ＦＩＳプロセッサユニットによってRAMおよび使用する入/出力システムのアドレス指定/接近しているシステムと同様に請求項（２）及び(6)の前記汎用ＦＩＳプロセッサユニットの挙動を修正させることによって満たされることができる。
【請求項５８】
指示が固まった与える、請求項（2）の汎用ＦＩＳプロセッサユニットは指示または指示を含むことができる、前記コンピュータが請求項（2）のこの伝えられた汎用ＦＩＳプロセッサユニット周辺で造られるのを許す、そして、（6）、そして、モードで異なる一つ以上の一組の下で走らせて、決定する容量を有するどのモード、請求項（49）において識別する、そして、（5私）、プロセッサユニットが偶然動作していることが起こる汎用ＦＩＳ。
【請求項５９】
レジスタまたは小さいメモリ・システムを使用することに加えて、モードの情報を得続けるために、請求項（57）において識別されるにつれて、組み込まれることができる一つ以上のカウンタレジスタ（または必要あらば、小型ビットスライスフィードバック・プログラムされたメモリ）が、また、請求項（2）及び(6)の汎用ＦＩＳプロセッサユニットの範囲内で必要でもよい計数機能性を運び出すための「基本的な制御メモリシステム」に含まれることができる。
【請求項６０】
これらのカウンタレジスタまたは小型メモリが請求項（59）の中で傾いて飛行することは、プログラムによって値にセットされるために、それが請求項（2）及び(6)、そして、「外部」メモリからの汎用ＦＩＳプロセッサユニットに通されているくらい、建設されることができる。 そして、この値が、セットポイントまで計数するかまたは与えられたセットポイントまで計数するために使われる。 そして、一旦セットポイントに汎用ＦＩＳプロセッサユニットを達するならば、請求項（2）および(6)意志は内部IRQを出すことか伝えられたプログラムのための次の指示上に移動することによってこの信号に反応する。
【請求項６１】
反レジスターまたは小さいメモリシステムズの機能のあれは請求項（59）の中で多くの指示を可能にすることになっている、または、クロックサイクルは完了されて、それから一般を有するために請求項（2）及び(6)のFISプロセッサユニットを決意して、そのモードを変える、 例えばアプリケーションモードからカーネルモードへの変化すること
【請求項６２】
非常に他の機能反レジスターまたは小さいメモリシステムが請求項（59）において同一化したことは、することができる請求項（2）の汎用ＦＩＳプロセッサユニットを許すあって、そして、方法のトラックにつきあう（6）、時間は1ブロック、そうすることができるブロック運動などが繰り返される加算（ブロック乗算）与えられた指示。
【請求項６３】
様々な形の一般が、請求項（2）のFISプロセッサユニットを決意して、これらの一般のうちの2つ以上が請求項（2）のFISプロセッサユニットを決意して、一緒に作用するために実行されることができる（6）ように、そのように設計されることができる（6）。
【請求項６４】
請求項（２）と、上に記載される他の請求項のいずれかとに従ったプロセッサユニットは、以下の四つの方法で構築することが可能だが、ただし、こうした構築手法には限定されない。一つ目として、別個の構成要素から作成することができる。それは、それから回路基板を経由して一緒に接続される（個々のメモリ回路、シフトレジスタ、計数レジスタ、マルチプレクサ、イネーブラ、CMOSゲート、レジスタなど）（回路基板がいずれの中であることがありえるか、「標準の」サイズまたはそれらが超小型回路ボード ― 集積回路のそれがそれ自身を欠くのと、同じサイズの命令にある板でありえること、または、若干のこれらの2つの種類の回路基板の組合せ）。二つ目として、こうした別個の構成要素の一部は、集積回路チップ内に結合することができる。 --メモリ回路、レジスタ（シフトおよび計数する）など-一つの集積回路チップ上に集め、 そして、これらの「より高い命令」離散的な構成要素がそうすることができるために、回路基板（標準のサイズまたは超小型回路サイズ）に結合される ― プロセッサユニットを形成するために。三つ目として、様々な構成要素の全てを、一つの集積回路チップ上に集め、完全なプロセッサユニットを形成することができる。最後に四つ目としては、一つではなく、請求項（２）及び（６）の多数（二つ以上）の汎用ＦＩＳプロセッサユニットを一つの半導体チップ上に配置し、これらのプロセッサを共にリンクさせ、一つのチップ上で汎用ＦＩＳプロセッサユニットのネットワークを形成できる。
【請求項６５】
請求項（2）およびそれ（6）に基づくさまざまに設計されたFISプロセッサユニットを使用するコンピュータシステムを構築することは可能になることは、バイナリの勘定しているシステムに基づくことができる。
【請求項６６】
用途は、さまざまに請求項（2）及び(6)に基づくFISプロセッサユニットを設計した、そして、(6) 二進法のみに基づく必要のないコンピュータシステムを現時点で効果的に構築することが実現可能となる。操作する二進符号を使用する現在のFISプロセッサを区別されるにつれて、すなわち、それらはそれらのシステムの範囲内で格納して、送信して、受信して、情報を修正するために１と０だけを使用する。
【請求項６７】
一般に、各々のコネクタが2意味がある値より多くの情報を担持するために実行されることができるので、コンピュータ（すなわちメモリ回路、シフトレジスタ、マルチプレクサなど）のさまざまな構成要素を結びつけているより少ないコネクタを有することへのハードウェアのレベルで、二進記数法のそれと異なるシステムを計算する用途が、並進する。 「コネクタ」は、いかなるサブシステムもまたは1つの場所から情報を送信するような方法で、エネルギーの流れを導くサブシステムの一組としてのこの特許出願の習慣になられた平均であるためにさらに。 そして、このエネルギー流は、多くの形式になることができる： 調整された電子移動、流れる電磁界、流体運動、光子の誘導された流れその他。 そして、この特許出願の、「意味がある」語がコンピュータシステムが1つの与えられたエネルギー流パターンの間で詳細に描写することが可能である習慣になられた平均であることになっていること、そして、さらに、与えられたコネクタに配置されることができる。 請求項のFISプロセッサユニットにすなわち(2)、そして、(6)、そして、この前記FISプロセッサユニット（すなわち「外部の」メモリバンク、I/Oシステムなど）に連結されるコンピュータシステムのサブシステムがこれらの異なるエネルギー流パターンを異なる大衆、多様なバイトおよび／または情報の語の間で詳細に描写するために用いることが可能であるもう一方、 指示の中で、値、データ値およびこの前記コンピュータが使用する同類を申し出ることは、その作業を遂行する。 そして、それがこれらのさまざまなバイトの間で詳細に描写した一度および／または情報-指示、アドレス指定値（データなど）の語がこれらの異なるエネルギー流パターンに基づいて−それは、それからこのコード化された情報に基づくタイムリな傾向のその適当な機能を実行することが可能でなければならない。
【請求項６８】
その計算法のサイズ、それはベース番号の容積で測定される（二進法のためのベース番号が2であって、例えば、そして、十進法のためのそれが、10である）、なぜならば、いかなる与えられたコンピュータも、請求項（2）及び(6)のFISプロセッサユニットの与えられた特定の設計を中心につくって、2つの基本的要因だけによって制限される。
【請求項６９】
与えられたコンピュータシステムのための計算法の第1の基本的限定は、請求項（2）のFISプロセッサユニット周辺で、そして、請求項に従って（6）造った（69)は1つのエネルギー流パターンの間で詳細に描写するこの前記コンピュータのハードウェアの能力のそれである、そして、さらに、請求項（67）で述べたように、信号の範囲を占める。
【請求項７０】
そのベース整数のまず最初に容積上の第２の限定請求項（68）において明瞭に表現するタイムリな基礎上のさまざまな前記導体の上の異なっているエネルギー流によって、それに持ってこられた情報を記録して、それから要求あり次第その前記情報を返す不安定なメモリバンク（例えば大部分の「外部の」メモリバンク）の能力をある。
【請求項７１】
ベース整数の容積に対する第２の制限を克服する1つの方法に関しては請求項（70）において識別されるにつれて、コンピュータシステムがそこにおいて、請求項（2）のFISプロセッサユニットの上でセットされることができる、そして、(6)、そして、「残りのＦＩＳコンピュータ」2つの異なる計算法上の作動する。 この中でを分ける際の、そして請求項（2）のFISプロセッサユニット、そして、(6)、より大きな勘定しているシステムについては同時に、「外部」揮発性メモリがそれが格納情報のそれにおいて有することができるいかなる規制にも関して収められることができると共に、その可能性を最大にするできることができる、 すなわち、「外部」揮発性メモリは、例えば必要であるならば、二進記数法上に残ることができる。
【請求項７２】
請求項（71）において提案される溶液が与えられたコンピュータの範囲内で利用される場合、システムが請求項（2）のFISプロセッサユニットを中心につくった、そして、請求項（2）のFISプロセッサユニットの間で配置される一つ以上の計算変換器群である必要がそうしてそれから、そこで（6）、そして、(6)、そして、「残りのＦＩＳコンピュータ」、 （すなわちシステム）、または。1つの計算されたフォーマットのデータをとって、それを計算された他のフォーマットおよび万力versa.に変換するシステム.
【請求項７３】
計算コンバータを構築するその1本の道は、不揮発性メモリを使用する適切に造られたビットマッピングしているプロセッサ・メモリ・システムを利用することである。
【請求項７４】
請求項（2）に基づいてFISプロセッサユニットのいかなる特定の設計ものハードウェア・デザインに組み込まれるかもしれない様々な形のレジスタ（シフトレジスタ、カウンタレジスタなど）の場合それ、そして、（6）、これらの前記レジスタは、必要に応じて、適切にプログラムされたメモリ回路（すなわちビット-薄片プログラムされたメモリ回路）と取り替えられることができる。そして、それ、例えば、これらの前記様々な形のレジスタを占める論理回路が二進法のそれより大きい計算法の下で作動するために、ビット-薄片プログラムおよびビット-マッピング方法によってプログラムされるメモリ回路のそれ再設計にとって困難であると判明する場合、これは必要になることができる。
【請求項７５】
現在のFISプロセッサユニット/マイクロプロセッサと同様にそれが多数の論理回路に基づいて、コンピュータシステムの範囲内で信号を形成するエネルギー流は請求項（2）のFISプロセッサユニットを中心につくった、そして、中で識別されるにつれて、請求項（67）は電子および適切に形成された導体の穴の調整された移動および多少正方形の波電圧パターンの半導体から成ることができる。（6） そして、情報内容がこれらの漂っている電子および穴によって持ち運んだことは、この前記矩形波パターンの振幅で在宅中である。
【請求項７６】
その請求項（2）のFISプロセッサユニット、そして、(6)請求項（66）において識別されて、情報の伝送が請求項（75）において識別されるにつれて、ベースが2より大きい計算法の研究に、作られることができる矩形波振幅をそこにおいて、建設することができる。
【請求項７７】
コンピュータシステムを有することに加えてそれは、請求項（2）のプロセッサユニットおよび使用している(6)振幅正方形が請求項（75）において識別されて、この前記コンピュータシステムのさまざまな構成要素間の情報を送信するための電圧値を振る、それがこの前記コンピュータシステムのさまざまな構成要素間の知識内容を送信するために周波数変調を使用するために、FISコンピュータシステムが現在、請求項（30）を原因として生じるので、構築されることができるFISに基づいた、 すなわち、異なる頻度は、異なる知識値を表す。
【請求項７８】
請求項（75）の矩形波振幅変調がベース番号が2より大きい計算法を使用することができるように、請求項（77）の知識内容の伝送を調整される頻度は、請求項（66）において同一化した。
【請求項７９】
矩形波振幅変調の類の、頻度において使用する計算法のベース数の容積に対する唯一の制限が、請求項（2）のFISプロセッサユニットの範囲内の知識内容の伝送を調整して、請求項（78）において識別されるにつれて、1頻度値の間で詳細に描写するハードウェアの能力である（6）、そして、さらに。
【請求項８０】
矩形波振幅に加えてそれは知識内容の伝送を調整した、そして、頻度は上述したシステムが請求項（2）のFISプロセッサユニットを中心につくって、また、知識内容を送信するために振幅変調の他の形を使用することができる（6）知識内容の伝送を調整した。すなわち、この前記コンピュータシステムは知識を送信するために他のさまざまな波形式のバリエーションを使用することができた、矩形波のそれと異なる形式を振る。
【請求項８１】
請求項2および6のFISプロセッサユニットはまた、両方の請求項（76）の利点を組み込むように設計されていることがありえる、そして、そこにおいて、コンピュータのためのより高い計算法（過度のバイナリの勘定しているシステムのそれ）は振幅および周波数変調の組合せを経由して、ハードウェア・レベルで送信される。（78）
【請求項８２】
二進記数法のそれがそうする異なるホーンである最も最初の勘定しているシステムが、そうするものであるそれらのベースに2の統合された倍数である整数。選択のこの範囲の優位性は現在大量の生成されたバイナリの計算されたFISプロセッサユニット/マイクロプロセッサ・システム用に記述された現在既存のプログラムの最も多くの効率的利用を考慮に入れる際にある。そして、ANDおよび／またはＯＲゲートからなる多数の論理回路、シフトレジスタ、フリップフロップなどをその全体的な機能性をインプリメントするために用いる、そして、ゼロおよびものを使用するだけのことを約束したFISプロセッサユニット周辺で、それらのシステムが構築される。
【請求項８３】
さまざまな計算法のそれが、それらのベースとして有する請求項（82）において定まった様に、2の統合された倍数である数好むより高い計算法がそうする請求項（2）およびその意志使い道（6）のFISプロセッサユニット周辺で造られるこの新型のコンピュータの発現の段階の初期に選択する、ベース16のそれは、そうする。
【請求項８４】
ハードウェア・レベルで請求項（83）において識別されるこれらの2つの計算法の即時の利点は、一般に、一緒にこのコンピュータシステムのさまざまな構成要素を接続するために用いることを必要とする線の数が4倍に減少するということである。
【請求項８５】
コンピュータシステムの勘定しているシステムを使用する際のその1つの効果は請求項（2）のFISプロセッサユニットを中心につくった、そして、請求項（66）において表されるように、2が、一般に、それがより少ない能動部分（すなわちトランジスタなど）が二進記数法を使用するそれらのシステムの上のこの前記コンピュータシステムを形成することを必要とする際にあることはよりすばらしい。（6）
【請求項８６】
請求項（66）において表されるように、請求項（66）のための前のコンピュータシステムが、一般に、同等で他の全てについては、後者より少ない能動部分を必要とするにつれて、より少ないベース番号を使用する他のコンピュータシステムよりかなりのベース番号を有する計算法を使用するコンピュータを有する。すなわち同じ数および命令セットの範囲内の指示の種。
【請求項８７】
請求項（66）（能動部分のそれらのより小さい数を原因として生じるので意志）において表されるように、より大きなベース番号を有する計算法を有するそのコンピュータシステム請求項（85）において表す、そして、より少ないベース番号を有するシステムを計算することに関するコンピュータシステムより急速な傾向がある（86）、そして、2台の装置の能動部分（トランジスタ技術、MOSFETのようなものなどの場合）は匹敵する、そして、それらのサイズは匹敵する。そして、その理由はより少ない能動部分についてはシステムのための固定時間がより少ない傾向があるということである。
【請求項８８】
請求項（66）において表されるように、より大きなベース番号を有する計算法を有するそのコンピュータシステムはまた、より少ないベース番号を有する計算法を有するコンピュータシステムより少ない力を使用する傾向がある、そして、能動部分（トランジスタ技術、MOSFETのようなものなどの場合）は匹敵する、そして、2台の装置のこれらの能動部分の容積は匹敵する、そして、それらのクロック周波数は匹敵する。また、その理由はより少ない能動部分については、請求項（85）において表されるように、一般に、システムがより少ない力を消費するということである。
【請求項８９】
コンピュータシステムの全体にわたる情報の頻度調整された伝送の使用に関しては、その使用およびそれへの1つの制限があることは、伝達のこの方法によってそれに持ってこられた情報を記録する不安定なメモリバンク（例えば大部分の「外部の」メモリバンク）の能力である。
【請求項９０】
情報の伝送を調整される頻度の用途に対する制限を克服する方法が請求項（89）において同一化したことは、そうコンピュータシステムをセットアップするためにそれである請求項（2）のFISプロセッサユニット、そして、(6)、そして、「残りのＦＩＳコンピュータ」2つの異なる送信システム上の作動する。この中でを分ける際の、そして請求項（2）のFISプロセッサユニット、そして、(6)、より大きな送信システムを用いて同時に、「外部」揮発性メモリがそれが格納情報に有することができるいかなる規制も提供されることができると共に、その可能性を最大にするできることができる。
【請求項９１】
容易さを有するそれ。それによって、請求項（2）のFISプロセッサユニット、そして、(6)建設することができる、そして、コンピュータがいずれの中でFISプロセッサユニットを中心につくったか、容易さが請求する（2）、そして、指示の総サイズおよび機能性がセットした相当な前進に、それは可能である。（6）
【請求項９２】
必要に応じて、それはまた、請求項（2）のFISプロセッサユニットを作成することが可能である、そして、(6)、それは簡略で先端を切った命令セットを有する
【請求項９３】
一部の回路が請求項（２）及び（６）に従って構築された回路で、その他の回路が論理回路を使用して構築された、所定の汎用ＦＩＳプロセッサ／コンピュータ内で、様々な機能を達成する様々な回路を、様々な形で組み合わせることが可能である。このタイプの汎用ＦＩＳプロセッサ／コンピュータは、ハイブリッドメモリベース／論理ベース汎用ＦＩＳプロセッサ／コンピュータとみなすことができる。
【請求項９４】
請求項（２）及び（６）に従ってシステムが構築された、完全な又は完全に近い光汎用ＦＩＳプロセッサ／コンピュータを作成できる。つまり、全ての情報伝送が、電子及びホールの調整されたドリフトによってではなく、光子によって実行されるシステムである。
【請求項９５】
請求項（94）において識別されるこの前記photonicな汎用ＦＩＳプロセッサ/コンピュータが、造るのが非常により容易で、作動するphotonicなベースの汎用ＦＩＳプロセッサ/コンピュータが請求項（2）に従って造られる汎用ＦＩＳプロセッサ/コンピュータで見つかる本質的により単純な回路設計およびはるかにほとんど能動部分（すなわち、ゲートを切替えて）以外を原因として生じるのでその全体的な機能性をインプリメントするために論理ゲートから造ったより、そして、（6）。
【請求項９６】
光コンピュータのタイプにおいて、ビットマップ処理回路とビットスライスフィードバックメモリ回路とにおいて使用されるメモリ回路に関するアドレスシステムを、アクティブな構成要素を全く所有しない単純なフィルタネットワーク（つまり、スイッチゲート）にまで減じることが可能である。したがって、前記光コンピュータの構築が大幅に単純化される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、汎用ＦＩＳプロセッサユニット、及び汎用ＦＩＳマイクロプロセッサユニットと、これらを中心に構築したコンピュータとに関する。
【背景技術】
【０００２】
１９３０年代後半及び１９４０年代前半における最初の電子計算機の概念以来、こうしたデバイスと、これによって生じた産業との発展において重要な決定的要素の一つは、ハードウェアのコストであった。
【０００３】
この産業の歴史を調べることで、すぐにコンピュータの設計において、この重要な決定要因の影響がこの産業の起源により深く、より密接に表現されることを発見した。そして、最初の電子計算機のそれが1930年代後期において設計された。
【０００４】
この要因がこの装置の発展前進においてどれくらい影響力があったか、コンピュータ（1970年代初期）の開発における1つの特定のエピックがある。コンピュータ開発のこの時代に、時々この産業において通用された格言がある。コンピュータ・ハードウェアのコストの高さに、はっきりした表現を与えた格言である。その格言は、
「１ミリオンダラーズ（a mill a meg)！」
そして、これが意味するものは、わずかに１６ビットＲＡＭの1メガバイトの製品を買うために、個人、若しくはそれ以上に会社がだいたい、１９７０年代のドル価値で、100万ドル支払うことを必要とするということであった。それは、ちょうど1メガバイトのメモリであった。完全に機能している汎用ＦＩＳコンピュータシステムを有するために必要な他の構成要素に関しては汎用ＦＩＳプロセッサユニット、大きいドラム・ハードディスク、テープ・バックアップおよびこれらに似た追加的な構成要素が、RAMメモリのそれと匹敵する価格で取引された。そして、１９７０年代半ばの早い時期に、５メガバイトのRAMを含み、20メガヘルツで動作した１６ビット・コンピュータは、ほぼ６〜８００万ドルのコストがかかった。これは、「ハードウェア」のコストであった。そして、オペレーティングシステム、データ分析、グラフ作製プログラムその他など）様々な機能を有する装置を作るために必要であったソフトウェアのコストとなった。「ソフトウェア」のトータルコストが約1000万ドルであった。
【０００５】
これは、1970年代半ばまでの初期のコンピュータの平均原価であった。しかし、コンピュータの開発の前期を調べることで、パフォーマンスに対するコストの比率が上層し、指数関数的に増加していることを見出せる。これらの天文学的な経費およびこの産業の発展段階の初期にこのハードウェアの低い性能の結果として、最初の電子計算機システムを構築したこの産業のコンピュータ・エンジニアの創設者は、使用するハードウェアの量を最小化する、そして、そのパフォーマンスを最大にするために、彼らがそうすることができたものは何でもした。そして、これらの機械（汎用ＦＩＳプロセッサユニットのそれ）のまさしくその中心の開発および発展に関しては、強力な命令がハードウェアのコストによってへし折られる場合を除いて、それは決してなかった。
【０００６】
このため、初期世代の汎用ＦＩＳプロセッサユニットの開発者らは、費用効率に優れた汎用ＦＩＳプロセッサユニットを製造するための最も有効な方法がＡＮＤ又はＯＲゲート、フリップフロップ、その他の多数の論理回路によってこれを構築することであるのを、迅速に、最も強烈に学んだ。
【０００７】
彼らが創った最初の論理回路は、その時それらが利用できる唯一の作動中の電子部品から創られた。すなわち、電気機械リレーおよび真空管である。
【０００８】
それから1940年代後期に、ベル研究所の数人の天才は、最初の固体トランジスタを量子物理学の概念の外で作った。一旦この装置が作製されると、それが汎用ＦＩＳプロセッサユニットの能動部分として、真空管を交換されるのに長くはなかった。それから分離した固体物理トランジスタのざっと10年の使用および発展の後、エンジニアはシリコーンのような単一の半導体の結晶上に電子複数の構成要素（すなわちトランジスタ、レジスタ、コンデンサなど）を配置する方法を決めた。これは、かなり以前の工学的な技術によって示唆された方法であるフォトリソグラフィを経由してなされた。それから、一旦この後者方法が使用され、汎用ＦＩＳプロセッサの構造は変化して、急速に変化し始めた。一旦フォトリソグラフィのこの方法が機構にセットされると、電気技師はそれを改良して、発展させた。時間を経過によって、より複雑で、より込み入った集積回路チップを作るために。それまで、1960年代後期には、インテル社の社員が全汎用ＦＩＳプロセッサユニットを作成するために十分な回路をシングルチップに配置することを可能にした。これが、最初のマイクロプロセッサの誕生である。
【０００９】
そして、一旦、誕生したマイクロプロセッサが急速に進化すると、光工学技術の発展によって、見出された。数十年間、改良のこのパターンが続けられることができたコンピュータ産業の多数によって、すぐに認識された。事実、インテル社の創設者の１人（明確にはモア博士）は、このパターンを識別して、次のようにそれを述べた  「論理回路ベースのプロセッサは、計算能力を18ヵ月ごとに２倍にするであろう。」しかし、分割した装置から単一のチップに生産されるそれらまで最初のステップから、より複雑で、強力な汎用ＦＩＳプロセッサーユニットへ進んでいる傾向にいつも進んでいるわけではない。これまでに現在の「ハードウェア」コストの基本的な要因が、エンジニアによってされたり、されなかったことが、これまでに重要な役割に聞かせた。それは、常にそれらにそれから利用できる「ハードウェア」資源の使用を最適化しようと努力させた。
【００１０】
これは、それから世紀の最後の４分の３以上起こった、そして、この特許において示されている装置にとって重要である電子工業の発現の主な線のうちの1本であった。
【００１１】
しかしながら、電子産業全体では、これと同時期に形を成した別の開発系統が存在し、本特許出願において説明するデバイスにとっては最も重要なものとなる。その開発とは、汎用ＦＩＳプロセッサユニットを中心に構築される汎用コンピュータから区別される専用コンピュータの開発である。こうした専用機は、一般に、ビットステートプログラミングとしても知られる、ビットスライス（フィードバック）プログラミング（bit slice (feedback) programming)の概念を中心に構築された。
【００１２】
さまざまな方法で、最も人に基本的で最も基本の公知のプログラミングの種であるプログラミングの専門的な方式は、1930年代のチューリング博士によって下ろされる最も基本的なコンピューティング概念のそれを模倣する最も近くにあるプログラム技術である。それが基本的で基礎的であるので、この種のプログラミングは人にとって公知の操作上実現可能なプログラム技術の最も強力なタイプのうちの1つである。
【００１３】
このプログラミング技術の性質に関しては、単にコードのシーケンス（現在に至るまでバイナリ形態）を書くことによって構成され、プログラムの進行の各ステップは、二つの入力により決定される。第一の入力は、「外部」世界から提供されるものである。一般には、この入力は、一つ以上のアナログ電子信号をデジタル形式に変換することで達成され、その後「コンピュータ」（つまり、メモリチップのアドレスライン）に直接的に供給される。この特殊なタイプのプログラムへの第二のタイプの入力に関しては、バイナリコード自体で構成され、つまり、以前のステップのバイナリコードの全てではないとしても一部が、次に読み出されるメモリ位置、つまり、プログラムの次のステップに関するアドレス値の一部として、コンピュータシステムに戻される。こうした、出力の一部を取り出し、同じメモリ回路に対する入力として使用する動作によって、システムには、フィードバックと呼ばれるものが導入される。
【００１４】
しかしながら、この種のコンピュータが役立つために、「外部の」世界からの入力を受けて、答えなければならず、ビットスライスフィードバック・プログラミングを使用しているシステムがまた、何らかの方法で、「外側の」世界に影響を及ぼす手段を提供しなければならない。ビットスライスフィードバック・プログラムされたコンピュータにおいて、外部世界に変換する仕事は、最も単純な手段よって達成される。メモリチップから出るバイナリの出力の一部を有することは、この技術の大部分の前の活用法で、それを他のシステムに送信する前にそれをデジタル−アナログ・コンバータに通すことを含んだ「外部の」世界の信号において起こるためにそれによって生じる電子信号、それが必要である時、必須の変化として役立つ。
【００１５】
次に、こうしたビットスライスフィードバックコンピュータを製造するための基本的な最小限のハードウェア要件に関しては、メモリチップと、ホールドレジスタ（一部のケースでは、フィードバックの不安定性を発生させることなく、クロック入力によってメモリチップを制御できる場合には、ホールドレジスタはシステムから外すことができる）と、クロックと、回路基板と、という四種類のコンポーネントで構成される。
【００１６】
コンピュータのこの特定のタイプを構築するために、それらを設計したコンピュータ・エンジニアは、推論の非常に特定の線をたどった。特定の目的を明らかに識別することから始めた推論およびこれらのコンピュータが達成することを必要とした目的の線である。それから、一旦それらがこうするならば、コンピュータ・エンジニアは専門コンピュータがどのようにこの計算機が果たすことを必要とする特定の作業を達成するかについて決定したフローチャートを作成する。 それから、一旦フローチャートが生じるならば、それらのフローチャートに、エンジニアはそれから適当な二進符号を各々の位置またはノードに割り当てる。 それから、エンジニアはそれらのコードを入力する、一般的にバイナリフォームで、メモリーサーキットに入力する（この種のコンピュータシステム不揮発性メモリで、回路は揮発性メモリ回路のそれを通じて好まれた）。 それから、プログラムされたチップをそれらの専門コンピュータの他のエレクトロニクスを含んだ電子回路基板に載置する。 一旦これがされると、これらのコンピュータシステムはそれらがするように設計されていたどんな専門機能でも実行しやすかった。
【００１７】
この種の回路が第一に作製された理由に関しては、それの5つの基本的理由が、あった：
1. この種の回路は、アナログ電子システムより設計および構造物にはるかに容易だった。 後のシステム（アナログ電子システム）は、これまでに建設された電子フィードバック制御システムの最初のタイプであった。 しかし、フィードバック制御システムが関連されている。ビットスライスフィードバック・プログラムされたコンピュータがこの種の作業にはるかに熟達していることを本当のある程度の「論理的」機能性がシステムに組み込まれることを必要とするアナログの電子システムと関連している。
【００１８】
2. コンピュータ産業の初期に、これらの種類のコンピュータ−ビットスライスフィードバックされたコンピューターは、限られた電力供給および限られた冷却装置を有する小さい、限られたスペースにおいて作動するようにプログラムした唯一の種類のコンピュータであった。
【００１９】
3. マイクロプロセッサの日の初期に、ビットスライスフィードバック・プログラミングに基づくコンピュータが、一般に、以前のマイクロプロセッサーより、専門作業のためのそれらの動作において早かったこと。
【００２０】
4. コンピュータが専門作業に適用されたそれらのケースにおいて、それらが汎用ＦＩＳマイクロプロセッサ周辺で造られるコンピュータのためにあったものより、ハードウェア必要条件は、一般に、ビットスライスフィードバック・プログラムされたコンピュータのために、はるかに少なかった。
【００２１】
5. 専門コンピュータはビットスライスフィードバック・プログラミングを中心につくった専門コンピュータであった。他の全てが同等の（すなわち、例えば、同じトランジスタ技術が、両方ともにおいて使われた）ときに、操作のために必要とされる低いパワーの半導体に配置されるアクティブ回路よりメモリーサーキットが作製された。
【００２２】
これらはさらに、理由があった、過去、ビットスライスフィードバック・プログラムされた装置、ビットステートなメモリ装置で、なぜ、アナログの電子システムおよび汎用ＦＩＳプロセッサユニットの初期の世代周辺で造られるコンピュータのそれの上の専門作業において好まれた。
最後に、過去３０年間に電子産業において開発され、適度に使用されてきた、もう一つのデバイスが存在し、このデバイスは本特許出願において、ビットマップ処理デバイスと呼ばれている。このタイプのデバイスは、現在に至るまで、主に二つの機能に関して使用されてきた。第一の用途は、所定のデジタル電子システム内で、一つのサブシステムから他のサブシステムへ供給する必要があるビット数を減らすことである。第二の用途は、所定のシステム内の多くの異なる内部状態、つまり、多くの異なるビットの組み合わせを、一つだけの特定の発信内部状態又は特定のビットの組み合わせに変換することである。この後者のタイプの処理は、リレーショナルデータベースシステムにおいて、多対一の機能と呼ばれることが多い。
【００２３】
しかしながら、このタイプのデバイス、つまり、ビットマップ処理デバイスを応用可能な第三の用途が存在し、この用途は、本特許出願において新規性のあるものとして特定される汎用ＦＩＳプロセッサユニットにとって極めて重要となる。更に、あらゆる形の数学的及びアルゴリズム的問題に迅速かつ効果的に答え、あらゆるタイプのビットバイト及びワード操作に応答を提供する。
【００２４】
ビットマップ処理の性質に関しては、並列かつ段階的に互いにリンクされた一つ以上のメモリ回路（一般には不揮発性）によって構成され、前記メモリ回路は事前に適切にプログラムされる。こうしたリンクされたメモリ回路は、適切にプログラムされたメモリ値により、様々な入力状態を別の出力状態セットに変換するのに使用することができる。
【００２５】
そして、この新規な装置のための従来技術のこの短い歴史を閉じる中で、ビットスライスフィードバック・プログラミング装置およびビット-マッピング装置の主たる識別は、なされることを必要とする。 それらのメイン識別は、フィードバックが第２において第1の以外ものにおいて使われないということである。
【発明の開示】
【００２６】
次に、本特許出願において特許承認のために提出するデバイスの説明を行う。ビットスライスフィードバックプログラミングの用途は、過去に使用されたように特化したタスクを行う専用コンピュータを製造するためではなく、この技術をビットマップ技術と併せて使用し、専用及び汎用コンピュータシステムにおいて使用する、広範な、完全に機能する汎用ＦＩＳプロセッサユニットを作成するためのもので、汎用ＦＩＳプロセッサユニットは、必要に応じてコンパレータ回路に置き換えることが可能なメモリ回路のアドレスシステムを除いて、ＡＮＤ又はＯＲゲート、フリップフロップ、及びその他といった論理回路に関して、これを殆ど必要としないものとなる。更に、ビットスライスフィードバックメモリデバイスのフィードバックループにおけるオーバランを防止すること等、このシステム内でいくつかの基本機能を実行するために必要となる場合がある、いくつかのシフトレジスタ、ホールドレジスタ、及び又はカウントレジスタにおいては、いくつかの論理ゲートが必要となる場合がある。
【００２７】
ここで必要であることがそうすることを融合することになっていて、下で一覧を示す請求項(2)および(6)に従って汎用ＦＩＳプロセッサユニットを生産するために、この種の製品を生産するために、現在の汎用コンピュータ装置の基本的な概念の発現の電子工業：この2つの非常に多様な開発にある、現在のビットスライスフィードバック・プログラミングおよびビット-マッピングから造られた専門コンピュータが処理する多数の論理サーキット及びこれから造られる汎用ＦＩＳマイクロプロセッサ・ユニット周辺で建設する。
【００２８】
そして、エレクトロニクス産業の汎用コンピュータ、ビットスライスフィードバック・プログラムされた装置およびビット-マッピングのこれら3つの製品が装置を処理する理由に関して−まだ、１つのシステムに融合されなくて、しかし、現在それほど融合されることができる主にハードウェア経費が一般に汎用コンピュータおよび汎用ＦＩＳプロセッサユニット特に発展に上述した影響による遊びがあった。そして、多数の論理回路を経由しないで、ビットスライスフィードバック・プログラミングおよびビット-マッピング方法だけを使用することは完全に機能的な１６ビット汎用ＦＩＳプロセッサユニットを生産するために有能で、上がっている現在多く必要とするメガバイトのＲＡＭ又はＲＯＭが必要である。
【００２９】
ごく最近まで、こうした量のメモリのコストは、このタイプのデバイスを可能とするには、法外に高いものだった。例えば、前述したように、１６ビット汎用ＦＩＳビットスライスフィードバック・プロセッサユニットを構築するために半ばの1970年代までの初期に、認められた経費は多数の論理回路から造られる汎用ＦＩＳプロセッサユニットを超えるおよそ1000万ドル以上（例えばANDまたはＯＲゲート）であった。そして、フリップフロップなどが同じ期間の間にかかられた。
【００３０】
そのため、「ソフトウェア」に基づく汎用ＦＩＳプロセッサユニットが、論理回路から構築された汎用ＦＩＳプロセッサユニットより、多くの点で遙かに勝っており、現在も依然としてそうであるとしても、ビットスライスフィードバックプログラミング及びビットマップ処理のみに基づき、論理回路に基づかない、このような汎用ＦＩＳプロセッサは、その時代には、当時実際に構築されていた汎用ＦＩＳプロセッサとの競合で成果を上げることはできなかった。或いは、そうであると認識されていた。
【００３１】
第1のマイクロプロセッサ（初期の19701sのそれ）を引き起こした時代の間に汎用ＦＩＳプロセッサ産業がANDおよび／またはＯＲゲートからなる多数の論理回路、シフトレジスタ、フリップフロップなどから作り上げられる汎用ＦＩＳプロセッサユニットによって支配されたものであった。そして、 長年、成熟するマイクロプロセッサ、多数の論理回路に基づく汎用ＦＩＳマイクロプロセッサのコスト間の比率およびメモリのコストは、ビットスライスフィードバック・プログラミングおよびビット-マッピング方法の上の論理回路の用途を支持するように見えるために続けた。
【００３２】
しかし現在、最初の汎用ＦＩＳマイクロプロセッサの導入から３０年を経て、集積回路の製造において生じたあらゆる進歩により、１６ビットメモリの価格は、３２ビット、６４ビット、及び１２８ビットメモリについても同様に、メモリのみから構築されたプロセッサユニットを形成することに対するコストの明確な障壁が消滅してしまう価格範囲にまで降下している。実際、現在のコストのメモリでは、請求項（２）及び（６）のビットスライスフィードバック汎用ＦＩＳプロセッサユニットを大量生産するコストは、１０又は２０メガバイトのメモリが必要である場合、機能を形成するためにＡＮＤ又はＯＲゲート、フリップフロップ、及びその他といった多数の論理回路を使用する現世代の汎用ＦＩＳマイクロプロセッサのものと比べ、遙かに安価ではないとしても、等価のものにはなる。
【００３３】
しかし、そうすると、実際に、一旦コンピュータシステムが運動に課された、それが有するこの種の一般の目的の設計が整数が１２８ビット完全に機能的な汎用ＦＩＳプロセッサユニットの基礎を形成したことは100万未満のCMOSゲートを使用して建設されることができることがわかるならば、起こる。 事柄の真実がそうであるように、一旦最初の誤解が克服されるならば、およそ1960年代または1970年代で、それが呈されるとすぐに、コンピューティング技術のこの極めて強力なタイプは設計において使われることができた技術および汎用コンピュータの製造であった。 しかし、コストの認識は、抑制剤として役立って、これが起こるのを防止した。
【００３４】
図１は、汎用ＦＩＳプロセッサユニット自体の観点から見た、汎用ＦＩＳコンピュータシステムで作ることができる最も基本的なブロック図である。この図は、関与する汎用ＦＩＳプロセッサユニット又はマイクロプロセッサのタイプに関係なく有効であり、現在製造されているマイクロプロセッサのように、ＡＮＤ及び又はＯＲゲート、シフトレジスタ、フリップフロップ、及びその他で構成される多数の論理回路から構築されるもの、或いは、様々な専用メモリ回路に設置されるビットスライスフィードバックプログラム及びビットマップ処理から構築されるプロセッサユニットとなる。
【００３５】
図１の右側には、汎用ＦＩＳプロセッサユニット自体がある。この図の観点から、この「汎用ＦＩＳプロセッサユニット」は、ブラックボックスとして見ることが可能であり、つまりは、電力及び信号が所定の形で入り、その後、こうしたエネルギフローがこのボックスに入ると、後の時点で、その他の信号、その他のエネルギフローがこのボックスから戻ってくるボックスである。こうした出力信号は、このボックスに入る信号と同様に、十分に定義された所定の形で出てくる。
【００３６】
次に、図１の左上には、「残りの汎用ＦＩＳコンピュータ」がある。この図の観点では、これもブラックボックスとして考えることができる。「汎用ＦＩＳプロセッサユニット」のブラックボックスと同じく、物（つまり、エネルギ源及び信号）が、定められた形で、このボックスに入る。次に、その後、物（電力及びその他の信号）は、この箱から戻ってくる。これらは、十分に秩序ある形で戻ってくる。しかしながら、図１のその他のボックス――「残りの世界(Rest of World)」及び「汎用ＦＩＳプロセッサユニット」ボックス――の観点から見ると、「残りのＦＩＳ汎用コンピュータ(Rest of FIS General Purpose Compiuter)」が他のブラックボックスによって求められることを行う限り、このボックス内部で実際にどのように物事が機能しているかは関係ない。
【００３７】
次に、これらのボックスの最後は、図１の左下にあるボックスである、「残りの世界」である。他の二つのボックスと同様に、これもブラックボックスとして見ることが可能であり、このブラックボックスは、コンピュータシステム自体に入る、残りの世界からの一次エネルギ源及び入力信号を提供するブラックボックスである。「残りのＦＩＳ汎用コンピュータ」に進み、残りの世界へと向かう出力信号を受領するのも、このシステムであり、このブラックボックスである。
【００３８】
それから中間に、これらの3つのブラックボックスは、分かる8本の矢印印であることになっている。このシステムが汎用ＦＩＳコンピュータとして実行することになっている場合、それがそうしなければならない様々な形のエネルギー流を表す矢印はこれらのさまざまなブラックボックスの間で起こる。これらのさまざまな箱がお互いと中で通信することが可能であるこれらのエネルギー流によって、規則正しくてタイムリな傾向は、それのためにある。
【００３９】
この線図（「汎用ＦＩＳ プロセッサユニット」および「残りの残りのＦＩＳ汎用コンピュータ」間の図1上部中央で見つかる矢印）上のこれらの矢印で第1のものに関しては、それが「パワーバス(power バス)」とラベルをつけられる今、それは「残りのＦＩＳ汎用コンピュータ」から「汎用ＦＩＳ プロセッサユニット」にエネルギーの主たる流れを表す。「汎用ＦＩＳ プロセッサユニット」がその多くの多様な機能の中で全て実行することになっているもしもを受信しなければならないエネルギーである。
【００４０】
第２の矢印（「パワーバス」の下でちょうど分かるもの）は「データインプット/出パワーバス」と呼ばれている。そして、それは反対方向において同じく「残りのＦＩＳ汎用コンピュータ」から「汎用ＦＩＳ プロセッサユニット」まで進行する多数のエネルギー流を表す。入力として、バス（エネルギーのこの多数の流れ）は情報を「汎用ＦＩＳ プロセッサユニット」へ移す。後のシステムが作用することが可能であるために「残りの残りの汎用ＦＩＳコンピュータ」の範囲内で分かるさまざまなサブシステムから必要とする情報である。情報のこの流れの含む与えられた作業を達成するためにあとに続く正確にそれがどんなステップを必要とするかについて、「汎用ＦＩＳ プロセッサユニット」に話す指示をある。 最終的に、エンドユーザによって下ろされる作業。
【００４１】
指示に加えて、このバスの上の情報ものこの流入が、「汎用ＦＩＳ プロセッサユニット」が、そのターンで、分かるコンピュータシステムの他の一部へ送るデータを含む「FIS 汎用コンピュータの中で載置される。」しかし、頻繁に、「汎用ＦＩＳ プロセッサユニット」がこのデータを送り返す前に、それは多くの異なる道（例えば、それは、データを合計するか、右に対するデータの構造を移すかまたはデータのビットその他の一つ以上を左に変える）のうちの1本のこの情報を操る。それが起こる場合、このデータの操作が「汎用ＦＩＳ プロセッサユニット」が以前受けた指示で測定されて「FIS 汎用コンピュータの中で載置される。」
【００４２】
この「データ入出力」が出力バスとして機能するときに、それが上述したデータを転送して、それから、多くの場合、それが操作されたあと、導入される。「残りの汎用ＦＩＳコンピュータ」で見つかるさまざまなサブシステムの一つ以上へ、他のコンピュータシステムに戻るようにされるこのデータは「残りのＦＩＳ汎用コンピュータ」のさまざまなサブシステムが、異なる時間に、どのメモリロケーションか入出力システムが将来の若干の位置でアクセスされることになっているかについて決定するために用いるアドレス指定価格である。
【００４３】
それから、この線図の中央で、第3の矢印が、上部からある。この矢印は、「制御バス」と確認される、 信号が「汎用ＦＩＳ プロセッサユニット」から「残りのＦＩＳ汎用コンピュータ」まで送られる、そして、これによって使われるその経路さまざまなサブシステムを設定するシステムがこれの範囲内で捜し出した後者前記「ＦＩＳ汎用コンピュータの中で載置される。」、「制御バス」に置かれる特定の信号は、「汎用ＦＩＳ プロセッサユニット」が以前「残りのＦＩＳ汎用コンピュータ」から受け取った、そして、その特定の瞬間に実行されている特定の指示で測定される。これがそれから図1の中央で最後の矢印に考慮するのを任せる。インターラプトリクエストバス（Interrupt Request Bus）と呼ばれている上述した「データ入出力バス」の上の「汎用ＦＩＳプロセッサユニット」に送信された指示（IRQバス）。 この矢印を構成する線は、２つの機能に間に合う。第一は「残りのＦＩＳ汎用コンピュータ」間のデータ転送を調整することになっている。そして、これが移す「残りの世界」は2本の道のうちの1本においてされることができる。第一は、IRQがこのRQバスを通じて受け取られるときに、「汎用ＦＩＳ プロセッサユニット」が入力および「残りの世界」からの、そして、に対する出力が取り扱われることができることは「残りの汎用ＦＩＳコンピュータ」の範囲内で特別な転送ユニットにこれを監督して、調整させるためにデータの動きである第２の方法で「残りの汎用ＦＩＳコンピュータ」にデータを転送する際の直接的な責任をとるということである。これにおいて後の状況、「汎用ＦＩＳ プロセッサユニット」によって演じられる唯一の役割は、そして、どこに前記データを転送するべきか、転送を開始するためにこの前記特別な転送ユニットの信号を送ることになっている。I/O機能性が特別な転送ユニットによって取り扱われるときに、この特別な転送ユニットはそれがその作業を完了した汎用ＦＩＳプロセッサユニットの信号を送るためにIRQバスを使用する。または、それがその作業に失敗する場合、発現した課題を、「汎用ＦＩＳ プロセッサユニット」に知らせることはIRQバスを使用する。
【００４４】
それが提供される第２の主要な機能「リクエストバス（request Bus)を中断する」いつゼロからシステムを始動する時であるかについて、「汎用ＦＩＳ プロセッサユニット」に話す。システムを再起動すること。2つのうちの1つが通過するようになるときはいつでも、この信号は必要である。第一は、コンピュータシステムがしばらくして力を受信し始めるときはいつでも、システムが力なしであるときに、この信号が送られることを必要とするということである、それは、揮発性メモリ・システムの全てがそれらの前の知識で汚れてなくされたことを意味した。コンピュータシステムが再起動することを必要とする第２の状況は、そこでシステムが入るコンピュータである「決して、状態を実行している」、コンピュータと同程度古い状況。すなわち、コンピュータは「凍結する」。または、他の方法でそれをするために、コンピュータは無限のループを始める。これが起こるときに、コンピュータシステムはユーザの指示および入力に応じるのを止める。
【００４５】
それから、分かることになっているそれらの矢印が、「残りのＦＩＳ汎用コンピュータ」および「残りの世界」の間にある。これらの列（「データ入力/出力」矢印）で第1のものは、矢印のそれとしての目的が「データ入力/出力 バス」および、それぞれ、「データ出力バス」と言った、そして、ちょうど上で議論された同じ基本を有する。それが「汎用残りのＦＩＳ汎用コンピュータ」間の通信に提供する、そして、そこの「残りの世界」この矢印が、「データ入力/出力」矢印の様に、あるはずではない「エネルギーソース(energy source)」と呼ばれているこの線図上の次の矢印が図１の中央の「パワーバス」矢印であってそれからそこで。これの理由は、「エネルギーソース」矢印が「パワーバス」がそうしないものを表すことができるという理由である。「残りのＦＩＳ汎用コンピュータ」に対する「エネルギーソース」矢印がそれより異なる多くの形式において来ることができると思いこむ導体およびコネクタを通じて送られることができるエネルギーが「パワーバス」によって表した。
【００４６】
なぜならば、「パワーバス」、送られるエネルギー、「残りのＦＩＳ汎用コンピュータ」からの「汎用ＦＩＳプロセッサユニット」の場合、1が活発な形式と言うものにおいてある、活発な形式電子および／または導体または電磁界の誘導された変化のそれ、などの穴の調整された移動のようなものにある。現在、「エネルギーソース」と呼ばれている矢印は、この種のエネルギー流を表すことができて、現在のコンピュータシステムにおいて表す。このエネルギー矢印決してこの種のエネルギー輸送に制限する。むしろ、「エネルギーソース」矢印によって表されるエネルギー流は、また、格納されたエネルギー（例えば2つ以上の反動的な化学製品の集団移動）の集団移動の形式を引き受けることができる、それから電気エネルギーの流れにこれらの反動的な化学製品に格納される化学位置エネルギーをとる燃料電池へ移動する反動的な化学製品。このように、「エネルギーソース」と呼ばれている矢印は、「残りの汎用ＦＩＳコンピュータ」および「残りの世界」間の最後の矢印に関しての「パワーバス」。今、それが制御のそれであるより、非常に広い可能なエネルギー・タイプの範囲を表す。
【００４７】
それが制御のそれであって、「残りの汎用ＦＩＳコンピュータ」および「残りの世界」間の最後の矢印のための現在。Itは、この矢印を経由してあるで「残りの汎用ＦＩＳコンピュータ」および「残りの世界」がそれらの動きおよび非常に「汎用ＦＩＳプロセッサ」および「残りの汎用ＦＩＳコンピュータ」の間で制御バスによって役に立たれる機能のようなデータの動きを調整する。
【００４８】
項バスが使われた理由に関しては「残りの汎用ＦＩＳコンピュータ」および「残りの世界」の間で条件「データ入力/出力」および「制御」を定めることはそれが非常によくそれが配線するケースであってもよいということであること（それらが、電気であるか光通信である）通常バスの基本的な構成要素としての図であることであるこれらの2つの広いシステムを接続する。ラザー、「残りの世界」に対する無線技術によって、「残りの汎用ＦＩＳコンピュータ」が完全にまたはある程度接続されることができる。ブラックボックスのシリーズとしての汎用ＦＩＳ コンピュータシステムの基本的な分析  これは、そのため、汎用ＦＩＳプロセッサユニットの観点から見た、全ての汎用ＦＩＳコンピュータシステムに関する基本図式であり、全ての構成要素は、エネルギ及び位置エネルギの流れを含め、ブラックボックスとして扱われる。上記のように、他のシステムから期待されるタスクを実行している限り、こうした様々なブラックボックスが実際に内部でどのように物事を行っているかは問題ではない。この図の観点で問題になるのは、これらが、残りのシステムに対する自分の「義務」を果たすことのみである。この概念は、「汎用ＦＩＳプロセッサユニット」及び「残りのＦＩＳ汎用コンピュータ」の両方の内部での、論理回路の使用からビットスライスフィードバックプログラム及びビットマップ処理デバイスの使用への変換において、重要な役割を果たすことになる。
【００４９】
「汎用FIS プロセッサユニット」 ブラックボックス
この義務がそれが「パワーバス」を通じて受信する力を「データ入力/出力 バス」およびパワーもそれにやって来るといういかなる信号の上もの指示を受け入れるために適切に用いることから成って、「汎用ＦＩＳプロセッサユニット」の現在「リクエストバスを中断する」、そうすると、彼らが口述するものを運び出す。「汎用ＦＩＳ プロセッサユニット」ブラックボックスが内部で実際に動く方法に関しては、それがそれが「汎用ＦＩＳ コンピュータ.の休み」によってするように求められるものをする限り、それは重要でない。
【００５０】
「残りのＦＩＳ汎用コンピュータ」ブラック・ボックス
この「汎用ＦＩＳ プロセッサユニット」ブラックボックスが構造を「介護」方法にしなくて、他のコンピュータシステムについてのその見通しのための現在の「FIS 汎用コンピュータシステムである場合載置される」外へ横たえているかそれが内部でその仕事をする方法である。それが「関する」全てはそれが「残りのＦＩＳ汎用コンピュータ」から「力バス」の上の適当な形式のその力を受信するということで、そして、それも「残りのＦＩＳ汎用コンピュータ」およびそれから「データ入力/出力 バス」の上のその指示およびその他データを受信するということである。そして、それも必要な信号を与えられる「リクエスト バスを中断する」列それらが要求される。これに加えて、「汎用ＦＩＳ プロセッサユニット」ブラックボックスも適切にそれ（「汎用ＦＩＳ プロセッサユニット」）が「データ入力/出力 バス」および「制御バス」に置く情報を受け入れて、反応するために「残りのＦＩＳ汎用コンピュータ」からあれが「汎用ＦＩＳ プロセッサユニット」が「関する」全てであると予想すること「FIS 汎用 コンピュータの中で載置される。」「残りの世界」ボックスが「残りのＦＩＳ汎用コンピュータ」ボックスを「見る」方法に関しては、それは「汎用ＦＩＳ プロセッサユニット」ブラックボックスのそれと同様である。「残りの世界」は、それを接続する2本の矢を占める線の上の信号およびエネルギーを送る「FIS 汎用 コンピュータの中で載置される。」これらの二つの範囲内で起こることが矢印で示す、「残りのＦＩＳ汎用コンピュータ」内部で起こることが黒くしない「残りの世界」「心配」が閉じ込める。（すなわち両方の「汎用ＦＩＳ コンピュータの休み」および「汎用ＦＩＳ プロセッサユニット.」）全体的なコンピュータシステムが他のコンピュータシステムにとって重要である「残りの世界」Alとラベルをつけられる箱を「見る」ように、物語が繰り返される同じことはそれらが直接または間接的に受けるということである「残りのＦＩＳ汎用コンピュータ」を方法のための「残りの世界」にリンクする対応する矢を通じて、それらが予想すること、または、なぜ、または、エネルギーのこれらの流れが「残りの世界」によって送られることを意味することによって、システムがする他のコンピュータは「関しない」、 ちょうどその「残りの世界」は、それを、タイムリな傾向でさせる。
【００５１】
コンピュータシステムのブラックボックスの通信の自然および歴史
このように、図1のそれらのターン、1つのものだけについての「心配」、「データ」の中でタイプすることおよび／またはそれがその同行者から受け取る「エネルギー」のこれらの3つのブラックボックスは、各々箱およびその「データ」および／または「エネルギー」が必要としなければならないだけのそれがその同行者ボックスに送ることを必要とする「データ」および／または「エネルギー」の、そして、それを形成することのタイプを黒くする。そして、それは全てである。問題が起こる、「このデータに対する構造は、何であったか」、この質問は、当然より多くの基本的な質問につながる。すなわち、「何が、第一に構造をこのデータに向かわせたか」、歴史的にに、この後者質問に対する答えは、1つの圧倒的考慮で測定された。生き残れる「汎用ＦＩＳ プロセッサユニット」を生産する、それが「従来技術」断面において説明された、「汎用ＦＩＳ プロセッサユニット」ブラックボックス装置の第1の世代は、分割され能動的そして受動的な電子構成要素から成った。使用するこれらの離散的な構成要素で最も重要なものは、真空管のそれであった。それは、非常に信頼できない構成要素であった。できるだけ容易なこれらのプロセッサユニットを構築する作業を作るために、特にプロセッサユニットが何千もの真空管に数千から成るときに、通信システムに置かれる所で、それは規則的な予測可能な基礎に規制の全部の範囲を焼き尽くした。図1のこれらの矢に配置される最も初期の規制のうちの1つはそれが「汎用ＦＩＳ プロセッサユニット」に送信されていた「データ」の構造を単純化することのそれであった「FIS 汎用 コンピュータの中で載置される。」、一般のクラスとして、この「データ」は指示、アドレス指定値および「ファイル」データを含んだ。データの全てのこれらの異なる形状の伝送を単純化するために、されたことは、それの全てを可能な、同じくらい同様に見させるようにすることになっていた。すなわち、ビット、その他の同じ数から成るこのデータの全てを有すること。
【００５２】
これがしたものは、コンピュータ・エンジニアにZusaがプログラム、アドレス指定値およびファイル・データの全てを含んでいる1つの長いメモリバンクを使用することのそれに、非常に第1のコンピュータにおいてした方法の多数のメモリ・システムを使用することから移動させることになっていた。 この第1の規制に基づいて、進める規制考えられて、これらの通信システム（より容易な働く汎用ＦＩＳプロセッサユニットを作るむずかしい作業を作った規制）に置かれる、 例えば二進記数法を使用していて、各々のこれらのバイナリの語の容積を有している規制は、長さ8または16ビット、その他として始める。
【００５３】
それから、時間がブラックボックスが真空管のそれからはるかにより信頼性が高い離散的な固体トランジスタまで変わった「汎用ＦＩＳプロセッサユニット」に含まれる機構を渡したので、それからより多くの信頼できるものにとって、集積回路は欠ける。この転換は、いかなる形であれ、「汎用ＦＩＳ プロセッサユニット」を製造することは図1のさまざまなブラックボックス間の通信システムの構造に配置した要求を減らさなかった。むしろ、その時、より離散的な固体構成要素から作り上げられた「汎用ＦＩＳ プロセッサユニット」によって、それらが要求したより、マイクロプロセッサの第1の世代がこれらの通信システムに配置した規制は、事実、より厳しくさえあってさらにより厳しくさえあった。
【００５４】
それで、第1のマイクロプロセッサに基づく第1のコンピュータシステムが作製されたことは、通信システムに配置されるこれらの非常に制限的な状況で外出していた。それから、マイクロプロセッサ産業が成長したので、ゆっくり通信システムに置かれるこれらの規制はゆるんだ。これは、パフォーマンスおよび「残りのＦＩＳ汎用コンピュータ」ブラックボックス（すなわちメモリバンクおよびI/Oシステム）も形成したそれらの構成要素の力が時間とともに改善されることを意味した。この成長およびそこの変化の全てで、この過程の全てにおいてそこにおいて、整う決して位置が決して「残りのＦＩＳ汎用コンピュータ」と呼ばれている箱が同等に来た黒でなかったこと仕様が図１上の矢のこれらのさまざまな前記通信システム、そののためにあるものを決める際の「汎用ＦＩＳ プロセッサユニット」ブラックボックスのそれより優れている。常に、汎用ＦＩＳマイクロプロセッサの各々の新世代の設計はANDからなる多数の論理回路に造ったおよび／または、データの流れに対する最終的な構造が通信システムの範囲内であることに関しては、ＯＲゲート、シフトレジスタ、フリップフロップなどは最終的な調停者として役立った。それらのターンにおいて、結局は、これらの通信システムは、常に「残りのＦＩＳ汎用コンピュータ」の全体的な構造が見えなければならないものを口述した：例えば、メモリ・システムの設計のそれが中で分かることになっていたこと「FIS 汎用 コンピュータの中で載置される。」
【００５５】
「汎用ＦＩＳ プロセッサユニット」および他のコンピュータシステムとのこの関係が絶対の必要性のうちの1つであったと述べられなければならない。 通信システム上の「汎用ＦＩＳ プロセッサユニット」によってできたこれらの規制なしで、造られる汎用コンピュータのための方法が、第一に出てきたために汎用ＦＩＳマイクロプロセッサ周辺になかった。 「汎用ＦＩＳ プロセッサユニットs」によって汎用ＦＩＳ汎用コンピュータシステムに配置されるこれらの必要な規制が一方呼ばれるそのブラックボックスにおいて起こることができた成長を妨げてさまざまな方法でまだ「FIS 汎用 コンピュータの中で載置される。」Forこれらの規制が存在された、多くの前進を有しない、汎用汎用ＦＩＳコンピュータシステムの全体的な性能のなされることができた。 前進が来ることができたより重要な領域のうちの1つは、メモリ・システムの領域においてある。 コンピュータシステムがKanrad Zusaによって最初に下ろされるトラックに残った場合、メモリの利用の多くの感覚はそれのために和解しただろう、 独立メモリバンク（自分自身の独立アドレス指定システムを有する各々）の範囲を使用することのそれ。 それが請求項の多数において下で識別されるにつれて、これらのさまざまな「外部」メモリバンクはデータのさまざまな形状を取り扱うために最適化されることができた： 指示、アドレス指定値に例えば（若干の状況で、それは最も2つの異なる「外部の」メモリバンクに保存されるかもしれない、 相対的なアドレス指定値のための一つ、そして、さらに絶対のアドレス指定値のための）（ASCI I1データ）１６ビット数のデータ、32ビット数のデータ、64ビット数のデータその他。
【００５６】
このような方法で、汎用ＦＩＳコンピュータの全体的な性能は、非常に強化されることができた。 「汎用ＦＩＳ プロセッサユニットs」が造られるマイクロプロセッサ・ユニットから成った限り、「残りのＦＩＳ汎用コンピュータ」ブラックボックスの範囲内のこの種の専門化は可能でなかったANDおよび／またはＯＲゲートの論理回路などの非常に大きい配列。 永久に、制約がこれらのようなプロセッサユニットを製造することと関連する問題点によって、システムに配置した墓が、ある。
【００５７】
メモリの使用の注意
この説明の現在の時点で述べておく必要があることとして、メモリ回路とメモリシステムとは、本特許出願の中で、二種類の全く別個の異なる方法で使用される。それがコンピュータシステムに関する限り、それは請求項(2)および(6)の汎用ＦＩＳプロセッサユニット周辺で建設される中で使用される。こうしたタイプの汎用ＦＩＳコンピュータシステム内でメモリが利用される使用法の一つは、「汎用ＦＩＳプロセッサユニット」の外部となる。請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットを中心に構築される、このタイプの汎用コンピュータにおける第二の基本的なメモリの使用法は、「汎用ＦＩＳプロセッサユニット」自体の内部である。中で識別されるので、以下の請求項(2)と同一である。メモリの使用法のこれらの２つの異なる種は、識別されて、この特許出願の範囲内でお互いから明らかに詳細に描写されることを必要とする。これは、一方この新型の汎用ＦＩＳプロセッサユニットの以下の説明において発展するかもしれないいかなる混乱も避けるためにされなければならない。
【００５８】
こうしたメモリの使用の描写を提供するために、ＲＡＭ等の「残りのＦＩＳ汎用コンピュータ」内と、キャッシュ及び起動機能に関して使用されるＲＯＭ等の非計算機能に関する「汎用ＦＩＳプロセッサユニット」内部とにおいて発生する全てのメモリの使用法は、本特許出願において、メモリという用語の直前に現れる「外部」という用語によって特定されることになる。更に、この外部という用語は、この特定の使用法において、引用符によって囲まれる。この新しいタイプのコンピュータシステムにおけるメモリの後者の使用法、つまり、ビットマップ機能及びビットスライスフィードバック機能に関して「汎用ＦＩＳプロセッサユニット」自体の内部で利用されるメモリの使用法については、メモリという用語が、その前に現れるこの「外部」という修飾語なしに使用される時は常に推察されることになる。
【００５９】
コンピュータシステムおよびそれらのコミュニケーションシステムのブラックボックスの概要
次に、請求項（２）及び（６）のラインに沿って構築された「汎用ＦＩＳプロセッサユニット」を説明する。ブラックボックスとして見ると、このタイプのプロセッサユニットは、望ましい場合、多数の論理回路から構築された現在の汎用ＦＩＳマイクロプロセッサが動作するのと全く同じように動作するように作ることができる。つまり、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットは、あらゆる意図及び目的に関して、現世代のＩｎｔｅｌ又はＡＭＤマイクロプロセッサのものと同じ「残りのＦＩＳ汎用コンピュータ」のように見えるものとして作成することができる。或いは、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットは、Ａｐｐｌｅ  Ｃｏｒｐｏｒａｔｉｏｎが製造するようなコンピュータシステムに組み込まれるものである、最新世代のＭｏｔｏｒｏｌａマイクロプロセッサの動作を正確に模倣するように設計することができる。必要な場合、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットは、これらのいずれか、或いは他の任意のマイクロプロセッサ製造業者が過去に製造した任意の旧世代のプロセッサのように動作するものとして設計することができる。これらの二つの唯一の違いは、非常に異なって造った「汎用FIS プロセッサユニット」−若干の状況のビットスライスフィードバック・プログラムおよびビット-マッピングプロセスから作り上げられる多数の論理回路およびそれらから造られるそれらは、大きい違いであって、請求項(2)及び(6)の汎用ＦＩＳプロセッサユニットを有する「残りのFIS 汎用コンピュータ」から「汎用ＦＩＳ プロセッサユニット」ブラックボックス内に流入する、エネルギー量が必要とした「パワーバス」を通じて、パワーが運搬したパワーの量をあって、指示を行う、一般に、現在の汎用ＦＩＳマイクロプロセッサの請求項（31）および（32）下記において識別されるにつれてそれはるかに未満にある、 メモリのために、回路は、一般に、エネルギー使用法で半導体チップに配置される多数の論理回路のそれよりあまり要求が多くない。
【００６０】
請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットの設計は、どのような形であっても、多数の論理回路を中心に構築された現世代又は過去の世代の汎用ＦＩＳマイクロプロセッサを模倣するだけのものに制限又は制約されることはない。多数の論理回路の設計及び構築と比較して、ビットスライスフィードバックプログラム及びビットマップ処理は容易に設計及び実施可能であることから、請求項（２）及び（６）に基づいてあらゆる範囲の新しいタイプの「汎用ＦＩＳプロセッサユニット」を構築可能であり、これまで存在しなかった汎用プロセッサとなる。
【００６１】
これらの新規な種類の汎用プロセッサ（主にそれらを作るために用いる製造工程で測定されることよりむしろ）の設計仕様は、現在1がコンピュータシステムの「残りのＦＩＳ汎用コンピュータ」の範囲内で非常に優れたシステムを設計することができた方法から来ることができる、 例えばそれらが含むデータによって、よりよく適合する優れた「外部」メモリ・システム。
【００６２】
これらの新規な種類の請求項(2)および(6)の汎用ＦＩＳプロセッサユニット周辺で造られる汎用ＦＩＳコンピュータのこれらの新しいタイプを構築するために、方法はとりわけ他の第1の決定1つのものから始まる： 特定の与えられた汎用ＦＩＳコンピュータシステムがそうしなければならない主たる目的、サーブは、何であるか。主に、それは数の算出をするシステムとして用いられるか。 または、それはデータ処理をするか。 またはさまざまなネットワーク全体のデータのルーティング。 または軽い事務のための基本的デスクトップ・コンピュータ。 または汎用コンピュータのまわりの全部としてのサーブ。 または他の若干の機能。
【００６３】
それから、一旦機能のこの選択がなされるならば、一旦コンピュータの基本的目的が確立されるならば、エンジニアは何が手元に特定の作業を嵌合するためにその内部構造体を設計する最高の方法であるかについて確認するために「汎用ＦＩＳ コンピュータの休み」ブラックボックスに目を向ける： メモリ・システムおよびI/Oシステムの中でタイプすることは、工事中に最も汎用ＦＩＳコンピュータの特定のタイプのための主たる機能に間に合う。 それからこの決定されたことで、図1に示される矢は、設計される。
【００６４】
その構築周辺は、残りの汎用コンピュータの使用として、プログラムのネイチャーに注意する汎用のFIS請求項(2)および(6)のプロセッサユニット
この点で、請求項(2)および(6)のこの新型の汎用ＦＩＳプロセッサユニットが新しく造られることができる方法に、移ることは通信システムを設計する前に、以下の説明が混乱させるようにならないために、ここで定まっていることを必要とすることは語「メモリ」の類のそれである。
【００６５】
「プログラム」という用語は、本特許出願において、二種類の全く別個の形で使用される。一つの意味において、この用語は、「汎用ＦＩＳプロセッサユニット」（設計に無関係）に、このプロセッサの動作を命令するために送られる、命令及びアドレス値の任意のシーケンスを指す。このタイプの「プログラム」は、一つ以上の「外部」メモリシステムに格納されるものである。本特許出願において「プログラム」という用語が適用される第二の形式は、請求項（２）及び（６）において特定される、この新しいタイプのプロセッサユニット自体の内部で使用されるビットスライスフィードバックプログラミング及びビットマップ処理についてのものである。
【００６６】
これら二つの全く異なるこの用語の使用法の間を明確に区分するために、今後、これらの用語は、次のように表現される。この用語が、ハイフンなしで、単独で使用される場合、様々なユーザによって「汎用ＦＩＳプロセッサユニット」に送られるプログラムを形成する状態となる命令及びアドレス値の様々なシーケンスの全てを指し、使用時に「残りのＦＩＳ汎用コンピュータ」の「外部」メモリに格納されるプログラムであり、「汎用ＦＩＳプロセッサユニット」に行うべきことを命令するものである。この用語が「プロセッサ−プログラム」のようにハイフンで結ばれる場合、請求項（２）及び（６）において表現されるプロセッサユニットの内部構造の一部である、ビットスライスフィードバックプログラム及び又はビットマップ処理のいずれかを指す。
【００６７】
コンピュータシステムおよびそれらのコミュニケーションシステムのブラックボックスの概要の続き
「残りのＦＩＳ汎用コンピュータ」と通信システムとの両方の内部構造が確立された後、「汎用ＦＩＳプロセッサユニット」の内部構造に関して決定する必要のある詳細を定めることができる。一般に、この最後の手順の第一のステップは、設計中の請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットに関する命令セットに何が含まれるかを特定することで開始される。次に、これが完了した後、このシステム用に、プロセッサ−ソフトウェアを設計及び作成する必要がある。最初に、このプロセッサ−プログラムは、構成して書く必要がある。次に、こうしたプロセッサ−プログラムは、これらを収容するハードウェアシステムに配置する必要がある。
【００６８】
これは、この新しいタイプの「汎用ＦＩＳプロセッサユニット」を作成する第二のステップ、つまり、こうした様々なプロセッサ−プログラムを収容するハードウェアを設計及び構築するステップにつながる。次に、これが完了した後、この新しいタイプの「汎用ＦＩＳプロセッサユニット」で実行するプログラム（オペレーティングシステム及びデータ処理システム等）を作成する必要がある。これは、四種類のいずれかの方法で実行可能であり、第一は、請求項（２）及び（６）に基づくこの新しいコンピューティングシステムが既存のソフトウェアを実行するように、これを設計することである。第二は、新しいタイプのコンピュータで実行できるように、既存のソフトウェアを修正することである。第三は、新しいソフトウェアを最初から書くことである。或いは、最後の方法は、最初の三種類の選択肢の組み合わせを実行することである。
【００６９】
それからこの最後の作業（場合によっては、それは完了する最もむずかしい作業を証明することができる）の完成については、汎用ＦＩＳコンピュータシステムの第２のタイプは請求項(2)及び(6)の汎用ＦＩＳプロセッサユニットを中心につくった。「汎用ＦＩＳプロセッサユニット.」の作成と関係している製造プロセスのそれよりむしろ「残りのFIS 汎用コンピュータ」の命令周辺で設計された現実的で働くコンピュータシステム。
【００７０】
請求項(2)および(6)の汎用ＦＩＳプロセッサユニットの基本的な設計
これによって、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットを設計し、その後構築することが可能な、二種類の様々なアプローチが確立され、第一のタイプのシステムは、多数の論理回路から構築された一つ以上の現在のマイクロプロセッサを模倣することを意図したもので、ただしこれには、多くのケースにおいて、模倣するマイクロプロセッサ又は複数のマイクロプロセッサには存在しない更なる強化点及び特徴も組み込まれる。第二のタイプのシステムは、所定のタスク又はタスクのセットに関して作成可能な最良のバランスのコンピュータシステムを作成するために設計され、つまり、所定のタスク又はタスクのセットに対する全てのサブシステムの性能を最大化するコンピュータシステムである。
【００７１】
こうした二つのタイプの請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットがどのように構築されるかについて考えると、興味深い事実が現れる。こうした二つの異なるアプローチ――現在の汎用ＦＩＳプロセッサユニットを模倣するもの及びコンピュータシステムの全体的性能を最大化するもの――のそれぞれが、内部的に、同じ基本的な基盤アーキテクチャ、つまり図２に示す内部構造を有することが分かるのである。同じ基本アーキテクチャによって、こうした異なる結果がどのように達成されるかについては、ビットスライスフィードバックプログラム及びビットマップ処理に関連する優れた力のためであり、つまり、異なるコードにより、異なる性能を有するためである。
【００７２】
異なる斜視図から論じて、図２に示されるレイアウトが、1がこれらのさまざまなサブシステムの内部構造体を配置する方法によって、いかなる数の異なる種類の請求項(2)および(6)に従って構築されるプロセッサユニットを引き起こして、いかなる数の異なる方法で実行するために実行されることができると言われていることができる。
次に、こうした請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットの標準サブシステムについて言うと、本特許出願において考慮される図２に表示の最初の二つは、「電源バス」及び「データ入出パワーバス」のものであり、この図の「電源バス」は、単純に、図１に記載の「電源バス」の延長である。「データ入パワーバス」は、一連のマルチプレクサ及びバッファを通じて、図１の「データ入出パワーバス」につながる。言い換えれば、「データ入出パワーバス」の入力側である。
【００７３】
この新規な汎用ＦＩＳプロセッサの分析は、これらの２つのサブシステムから開始される。それは、それのためにそれらを経由してある、(2)および(6)が最初に受信することが可能である請求項の汎用ＦＩＳプロセッサユニットは、1において形をなす、または、さらに、それがその動きの全てを運び出すために必要であるエネルギーの流れ。請求項(2)および、特にこの特許の請求項に従って設計・構築される第１のシステムで、(6)の大部分の汎用ＦＩＳプロセッサユニットにおいてこのエネルギー流がそれがパワーサブシステムにリンクされるコネクタを通じて来ている電気の流れによって提供されること「FIS 汎用コンピュータの中で載置される。」  こうした二つのサブシステムの第二のものは、「データ入出パワーバス」のものである。データは、このパス上で、「残りのＦＩＳ汎用コンピュータ」の「外部」メモリバンク及び又はＩ／Ｏシステムから、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットにおいて受領されることになる。請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットに入ると、このデータ入出パワーバスは、より従来型のＦＩＳ汎用プロセッサにおいて、三つの異なる経路に分裂する。これら三つの経路の第一のものは、その後プロセッサの動作を命令する動作コードをデコードするマスタコントロールユニットへ進む。この新世代の請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットにおいて、このマスタコントロールユニットは、本特許出願において、「一次ビットスライスフィードバックプログラムメモリシステム」及び「基礎制御メモリシステム」から成る。請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットの一部の設計において、この経路は、最初に「ホールド」サブシステムを通過し、その後、マスタコントローラの第一の構成要素で終了する場合があり、これは「一次ビットスライスフィードバックプログラムメモリシステム」のものとなる。
【００７４】
「データ入出パワーバス」が分裂する第二の経路は、算術論理演算ユニット（ＡＬＵ）へ進み、同様に数学コプロセッサ（通常は、浮動小数点演算計算及び三角関数といった数学の高度な形態の数学を実行するのに使用される）へと進むが、これは汎用ＦＩＳプロセッサに後者のシステムが含まれている場合である。この新しい請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットにおいて、ＡＬＵ及び数学コプロセッサは、一つのものとして扱われ、「ＡＬＵ／数学コプロセッサシステム」と呼ばれる。
【００７５】
現在及び過去の世代の汎用ＦＩＳプロセッサにおいて、「データ入出パワーバス」が分裂して向かい終了する第三の位置は、アドレスシステムの位置である。しかしながら、この新しいタイプの請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットにおいて、アドレス機能は、望ましい場合、論理に基づく汎用ＦＩＳプロセッサにおいて見られるものに比べ、遙かに複雑で入り組んだものにすることができる。こうした進歩の結果の一つは、所定の設計において適用される場合、アドレスハードウェアが、一部又は大部分のケースにおいて、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニット自体の内部構造の一体化部分にならないことである。正しくは、アドレス機能は、この設計の変更が使用される場合、多数のスタンドアロンチップに配置され、コンピュータシステム自体の全体に配置され、特に、「残りの汎用ＦＩＳコンピュータ」全体に配置される。これがどのように実行されるかの詳細については、下に記載される「最良の形態」のセクションにおいて説明される。
【００７６】
ホールドサブシステム
次に、上記の「ホールド」サブシステムについて言うと、システムが「データ入出パワーバス」上で以前に送信された命令を保存する必要がある時は常に、この請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットの所定の設計に含めることができる。これが発生するのは、例えば、「一次ビットスライスフィードバックプログラムメモリシステム」内に収容されるビットスライスフィードバックプログラムが動作の中でサブルーチンを実行する必要があり、このサブルーチンが、完了後に、マスタコントローラに対して、サブルーチンの実行の直前に実行していた以前の命令へ戻ることを求めるものである場合である。この「ホールド」サブシステムの目的は、このタイプのプロセッサユニットがこれと同じことを行い、「データ入出パワーバス」上で再度命令を送信させる必要なしに以前の命令を呼び戻すのを可能にすることである。この時、データバスは、「汎用ＦＩＳプロセッサユニット」、特に「ＡＬＵ／数学コプロセッサシステム」に、他のデータを転送する等、他の事柄へと移行していることが可能である。これが発生する時、動作コード（Ｏｐ．コード）は、「データ入出パワーバス」から位置を変えていることになる。
【００７７】
ビットスライスフィードバックプログラムメモリサブシステム
次に説明するのは、この請求項（２）及び（６）に従って構築された「汎用ＦＩＳプロセッサユニット」の中心及び中核であり、図２に示すような、「一次ビットスライスフィードバックプログラムメモリシステム」及び「基礎制御メモリシステム」に関するものである。マスタコントローラが請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットにおいて見られる残りのサブシステムの全てを制御するのは、「一次ビットスライスフィードバックプログラムメモリシステム」の作用によってであるため、この「汎用ＦＩＳプロセッサユニット」は、「残りの汎用ＦＩＳコンピュータ」が出した全ての要求に正確に応答することができる。「一次ビットスライスフィードバックプログラムメモリシステム」がこのタスクをどのように達成するかについては、主に、その出力を「基礎制御メモリシステム」に送信することでこれが行われ、このサブシステムは、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットの全体的なレイアウトにおいて、「一次ビットスライスフィードバックプログラムメモリシステム」に次いで二番目に重要なものである。「一次ビットスライスフィードバックプログラムメモリシステム」が、この新しい汎用コンピュータの一部の設計において、出力を送信できる第二のサブシステムは、「ＡＬＵ／数学コプロセッサシステム」である。
【００７８】
「一次ビットスライスフィードバックプログラムメモリシステム」の基本構造については、ホールドレジスタ（必要に応じて、小さなビットスライスフィードバックメモリシステムと交換可能）と、内部バスシステムと、メモリ回路とによって形成され、これらの全ては、その動作の大部分の間に、こうした構成要素の全てが「標準の」ビットスライスフィードバックプログラムシステムとして機能するように構築及びプログラムされることになる。基本レイアウトは、図２７に表示されている。
【００７９】
基礎制御メモリシステム
「一次ビットスライスフィードバックプログラムメモリシステム」が直接通信し、上で特定したように、マスタコントローラのもう一方の構成要素である「基礎制御メモリシステム」について言えば、このサブシステムは、二つの基本的な責任を有する。第一の責任は、その出力制御ラインによって、図２に占示すような請求項（２）及び（６）の汎用ＦＩＳプロセッサユニット内部に存在する全てのサブシステムの正確な状態を設定することに関するものである。請求項（２）及び（６）の汎用ＦＩＳプロセッサユニット内部の様々なサブシステムが示すこうした様々な状態によって、前記「汎用ＦＩＳプロセッサユニット」は、行う必要がある事柄を行うこと、つまり、「残りの汎用ＦＩＳコンピュータ」から「データ入出パワーバス」を経由して受領した命令を実行することが可能となる。
【００８０】
「一次ビットスライスフィードバックプログラムメモリシステム」を含め、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットの全てのサブシステムの内部状態を設定することに加え、「基礎制御メモリシステム」は、同じく図２に表示される「クロックシステム１」――請求項（２）及び（６）に基づく新しいコンピューティングシステムの設計が、非同時性の概念を基盤として構築されるのではなく、マスタクロックを使用する場合――と、「サブシステムイネーブラ用メモリコントローラ」との両方からの出力に関連して、「残りの汎用ＦＩＳコンピュータ」の必要なサブシステムの全てを設定する「制御バス」上で送信される値を提供することにも責任を有し、これにより、こうしたサブシステムは、「汎用ＦＩＳプロセッサユニット」との間で適切にデータを送受信することができる。これにより、図１に表示されるこの汎用ＦＩＳコンピュータの様々な部分は、協調して動作し、この汎用ＦＩＳコンピュータがユーザ又は複数のユーザから実行を求められる全てのタスクを実行できるようになる。
【００８１】
このサブシステムの内部構成に関して、「基礎制御メモリシステム」は、主にビットマッププロセスを収容するメモリ回路の一つ以上のバンク（ただし、その機能の一部は、ビットスライスフィードバックプログラミングとして定義するほうが適切である――しかしながら、この区別については、下で更に詳細に説明する）と、いくつかのホールドレジスタ（これも、必要に応じて、ビットスライスフィードバックプログラムを収容する小さなメモリ回路と交換可能）と、多数のカウントレジスタ（同じく、必要に応じて、ビットスライスフィードバックプログラムを収容する小さなメモリ回路と交換可能）と、一対のマルチプレクサ及び又はイネーブラとによって構成される。
【００８２】
ＡＬＵ／数学コプロセッサシステム
これは、それから「基本的なControl メモリ Systemである。」しかし「主たるビットスライスフィードバックProgrammed メモリ System」も、上記したように、この新型のコンピュータの直接「ALU/Math-コプロセッサーシステム」を有する示すように図2上の若干の設計の通信する。この後者サブシステムに関しては、それはある。このサブシステムは、「ビットスライスフィードバックプログラムメモリシステム」と「基礎制御メモリシステム」との両方の直接制御下で、汎用ＦＩＳビットスライスフィードバックマイクロプロセッサユニットが達成しなくてはならない様々なデータ操作及びデータフローの全てを実行すること、つまり、加算、減算、乗算、及び他の多くの可能な数学関数、更にはビット操作及び他の多くのアルゴリズム関数でのバイトの左右へのシフト等に責任を有する。別の形で表現すると、「汎用ＦＩＳプロセッサユニット」が所有する、更には、多くのケースにおいて、完全に機能する汎用ＦＩＳプロセッサユニットとなるために所有する必要がある、こうした機能の全ては、この一つのサブシステムによって提供され、このサブシステムは次に、「ＡＬＵ／数学コプロセッサシステム」のものである、多数のサブ−サブシステムによって構成されることになる。
【００８３】
この請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットのサブシステムが、この全ての作業をどのように達成するかに関しては、最初に上記の「データ入出パワーバス」上で入力を受領することで実行される。次に、「ＡＬＵ／数学コプロセッサシステム」は、必要な場合、このデータを操作する（加算、減算、その他等）。最後に、このデータを、場合によっては操作した後で、「データ入出パワーバス」を経由して、「残りの汎用ＦＩＳコンピュータ」内の一部のサブシステムに返送する。
【００８４】
「ＡＬＵ／数学コプロセッサシステム」が実行可能な様々な操作を実行することに関しては、ローカルのビットスライスフィードバックコンピューティングデバイス（ローカルビットスライスフィードバックコントローラとも呼ばれる）によって制御されるビットマップ処理を使用し、こうした様々な機能の全てを提供する。こうした「ＡＬＵ／数学コプロセッサシステム」の機能性は、必要な場合、ビットマップ処理とビットスライスフィードバックプログラミングとの両方を含む多数の異なるメモリバンクに分散させることが可能であり、殆どのケースではこのようになる。様々なメモリバンクでのこうした機能性の分散が行われる度合いは、データ操作及び数学関数に関して、汎用ＦＩＳプロセッサユニットに求められる速度と機能性の度合いに応じて変化する。こうした様々なアルゴリズム関数（数学、論理、操作）を達成する「ＡＬＵ／数学コプロセッサシステム」内のこうした異なるメモリバンクのそれぞれでは、異なるビットマップ処理及びビットスライスフィードバックプログラムをプログラムする必要がある。
【００８５】
対応するビットマップ処理プログラムを伴う「ＡＬＵ／数学コプロセッサシステム」のこうした様々なメモリバンクの全てが正確に機能するために、これらは、適切なデータを受領する必要があり、このデータは、上記のように、「データ入出パワーバス」上で提供される。これが、「ＡＬＵ／数学コプロセッサシステム」に組み込まれる第二の主要なサブシステムが行うことである。デマルチプレクサ、マルチプレクサ、及び又はイネーブラの列の使用を通じて、「ＡＬＵ／数学コプロセッサシステム」は、「データ入出パワーバス」から、加算、ビット操作、乗算、その他といった、行う必要がある所定の機能を実行する正しいビットマップ処理を含む、適切なメモリバンクへの情報の流入を方向付けることになる。
【００８６】
次に、「ＡＬＵ／数学コプロセッサシステム」に含まれる第三のサブシステムに関しては、第二のサブシステムと同様に、「ＡＬＵ／数学コプロセッサシステム」内での情報の流れを方向付ける。しかし今度は、このサブシステムは、このサブシステムから「データ入出パワーバス」へとデータを方向付ける。これは、同様に、一連のマルチプレクサ、デマルチプレクサ、及び又はイネーブラによって構築される。
【００８７】
アドレスバス
述べておくべき点として、本特許出願において提示される二つの一般的な図、図１及び図２には、「アドレスバス」が欠如している。この理由は単純である。アドレスバスは、あらゆる意図及び目的において、この場合にはアドレス値であるデータの所定のストリームを「汎用ＦＩＳプロセッサユニット」から「残りの汎用ＦＩＳコンピュータ」へ移動させる別の手段として見ることができる。この特定のデータストリームを厳密に調べると、この情報フローが、二つのブラックボックス、「汎用ＦＩＳプロセッサユニット」と「残りの汎用ＦＩＳコンピュータ」との間で発生する他のデータフローの全てと異ならないことが分かる。このため、理論上は、アドレス値のフローを残りの他の全ての情報フロー（命令及びファイルデータ）と融合させ、一組のマスタバスシステムへ向けることが可能である。これが本特許出願において実行されていることであり、アドレス値は、全体として、「汎用ＦＩＳプロセッサユニット」へ入り、出て行く経路を見つける必要がある他のデータストリームと変わらない形で扱われる。こうした全ての情報トラフィックを処理することになるマスタバスシステムに関しては、上で説明したものであり、「データ入出パワーバス」と呼ばれるものである。
【００８８】
ブートアップサブシステム
図2において代表されるように、「汎用ＦＩＳ プロセッサユニット」で見つかる次のサブシステムが「ブートアップシステム」このサブシステムは「汎用ＦＩＳ プロセッサユニット」の動作を導くこの、システムが目指した後者は使用可能なレベルに全コンピュータシステムを「あげる」。このサブシステムが操作する方法はより大きな若干の詳細において下で説明される。その構造のための、それは一連のビットスライスフィードバック・プログラムされたメモリ回路から成る。そして、シフトレジスタ（必要に応じて、小型メモリ回路によって入れ替え可能な）およびイネーブラおよびマルチプレクサによって結びつけられる。
【００８９】
クロックサブシステム
このサブシステム、ビットスライスフィードバックコンピューティングシステムに関連する驚くべき力のため、マスタクロックサブシステムは、ＦＩＳビットスライスフィードバック汎用コンピュータ内部では随意的なものとなる。実際、下に記載の「最良の形態」のセクションにおいて説明するように、最良のアプローチは、全体的なシステム内のサブシステムのそれぞれに関して、別個のクロックを提供することである。各サブシステムが独自の別個のクロックを有することにより、信号は、マスタコントローラ（つまり、「一次ビットスライスフィードバックコントロールメモリシステム」及び「基礎制御メモリシステム」）と、汎用ＦＩＳプロセッサ及び「残りの汎用ＦＩＳコンピュータ」全体に存在する、こうした様々な独立クロックのサブシステムの残りの全てとにおいて送受信されることになる。こうした様々な信号によって、この新しいタイプの汎用ＦＩＳコンピュータシステムは、非同期的な動作を維持しながら、命令セット内の様々な命令を実行する時に、試みと動作とを協調させることができる。
【００９０】
しかしながら、この汎用ＦＩＳビットスライスコンピュータシステムが図２の「起動システム」の下に示すような「マスタクロックシステム」を有する場合、このサブシステムは、「基礎制御メモリシステム」を除き、汎用ＦＩＳビットスライスフィードバックプロセッサユニット自体と「残りのコンピュータ」との両方の内部で、最大数のサブシステムに対する最大数の接続を有することになる。このサブシステムは、この新しいタイプのコンピュータシステムに組み込まれる場合、マスタ−スレーブ関係で相互接続されるいくつかのビットスライスフィードバックプログラムメモリシステムによって構成されることになる。こうした相互接続されたビットスライスフィードバックプログラムメモリシステムは、次に、図２に示すように、「基礎制御メモリシステム」からのいくつかのラインによって制御される。この「クロックシステム」の動作に関しては、本特許出願において、後で更に詳細に説明する。その構成に関しては、オシレータ回路と、いくつかのメモリ回路と、必要な場合は、いくつかのホールドレジスタ回路とによって構成される。
【００９１】
サブシステムイネーブラ用メモリコントローラ
図２に表示される最後のサブシステムは、「サブシステムイネーブラ用メモリコントローラ」である。その内部機能に関して、このサブシステムは、ビットマップ処理を使用して、コンピュータシステム全体に存在し、「データ入出パワーバス」を構成する様々なライン上での情報の秩序ある配置及び除去に責任を有する、様々なイネーブラ及び又はマルチプレクサの全てを制御する。上記のように、このサブシステムの出力は、「制御バス」上に配置される。このサブシステムが、次に、どのように制御されるか関しては、図２で確認できるように、「基礎制御メモリシステム」から直接命令を受領する。
【００９２】
この請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットの特定のサブシステムの主要構成要素は、ビットマップ処理を含む一連のメモリ回路である。
【００９３】
請求項(2)及び(6)の汎用ＦＩＳプロセッサユニットの要約
これは次に、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットを形作り、互いの協調において、論理ゲートに基づいて構築される現在の汎用ＦＩＳマイクロプロセッサユニットに可能な全ての事柄及びそれを超えるものを達成する、様々なサブシステムを最初に紹介するものである。しかし上記のように、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットのこうした様々なサブシステムの全てと、こうしたサブシステムを形作るサブシステムとは、その構築に関して、請求項（２）において列挙される構成要素のみを必要とする。つまり、こうしたシステムは、様々なメモリ回路（動的又は静的性質のいずれか、及び揮発型又は不揮発型のいずれか）、マルチプレクサ、イネーブラ、シフトレジスタ、及び又はカウントレジスタのみを必要とする。請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットのこうした基本サブシステムでは、現在製造されている汎用ＦＩＳマイクロプロセッサと同様に、その機能のために、膨大な論理回路を必要とするものは存在しない。これに関する唯一の例外は、必要な場合にメモリ回路のアドレスシステム内にある任意の論理回路である。
【００９４】
起動プロセス
請求項(2)および(6)の汎用ＦＩＳプロセッサユニットの基本的構造が導入された今、このマイクロプロセッサシステムのための起動方法はある長さにおいて議論される。
【００９５】
起動プロセスがこの特定の種類の汎用ＦＩＳコンピュータにあてはまる方法についてよく理解されていることを必要とする第1の主な位置は起こるイベントの連続が請求項(2)および(6)の汎用ＦＩＳプロセッサユニットのこれらのさまざまなサブシステムのためのさまざまなプロセッサ-プログラムが積まれるためにいずれであるか、いくつかまたはこれらのさまざまなメモリバンクのこれらのさまざまなメモリ回路の全てが揮発性物質（すなわち、力が時間のいかなる長さのためにも失われるときはいつでも、前記メモリ回路の範囲内で含まれる情報があるところは負けた）になるか否か、または、これらの前記メモリバンクのこれらのメモリ回路の全てが、例外なく、不揮発性かどうかにメモリのタイプに依るということである。あれは力が提供されない期間の間にさえ、回路がそれらの情報を保持するメモリであるシステム。最も多くの不揮発性メモリ回路および最も安定したメモリ回路がそれらの範囲内で含まれるプログラムが「直接」記述されたそれらであるメモリ回路がいずれから造られるか、マスクに
【００９６】
揮発性メモリ起動シーケンス
ある程度揮発性メモリまたは、請求項(2)および(6)の汎用ＦＩＳプロセッサユニットの中で、全ての用途の場合請求項（1つのO）において表されるように、力が力のない期間の後、システムへと流れ始めるどの時も、いくつかまたはこのシステム工場を作るプロセッサ-プログラムの全てがこれらの前記揮発性メモリ・チップ・セットに入力されなければならない。これらのプロセッサ-プログラムをこれらのさまざまな揮発性メモリに詰めることは、この種のコンピュータシステムの「起動システム」によって実行される非常に第1のステップである。
【００９７】
不揮発性メモリ起動シーケンス
請求項(2)の汎用ＦＩＳプロセッサユニットを設計することに、そして、言及された上記として（6）第２の方法、更に、請求項（11）請求項(2)の汎用ＦＩＳプロセッサユニットおよび(6)があるこの前記ビットスライスフィードバックの範囲内で使用するさまざまなメモリ・チップ・セットのその全部が不揮発性タイプであって、下で−そのそれである、いかなる理由であっても、力がやめられるときに、これらのメモリ回路がそれらのメモリ・セルの範囲内で保持し続けてさまざまなプロセッサ-プログラムの知識。
【００９８】
これらのプロセッサ-プログラムをさまざまな前記不揮発性メモリ回路に詰めることに関しては、これがコンピュータシステムの範囲内で配置されているこれらのメモリ回路の前に大部分のシステムのためにされること。あれはある、これらの不揮発性回路（またはチップ）のプログラミングはこの特定の種類の請求項(2)および(6)の汎用ＦＩＳプロセッサユニットの製造プロセスの一部と考えられる。
【００９９】
一旦メイクアップする全ての他の構成要素と共に、回路（チップ）がセットするこれらの前もってプログラムされた不揮発性メモリが持ってこられると、「汎用ＦＩＳ プロセッサユニット」、請求項(2)および(6)に基づくおよびこの前記コンピュータシステムの剰余のこの特定のタイプはまた、完了された、、この前記コンピュータシステムの中で必要なプロセッサの全ての電源を入れると、即座に−プログラム（ビットスライスフィードバック・プログラムおよびビット-マッピング方法）は適当で用途の準備ができている。全く、汎用ＦＩＳプロセッサユニットの範囲内で揮発性メモリを使用するコンピュータシステムのそれと比較すると、図2に示すように、これは「ブートアップシステム」のいかなる関係なしでも真実である。
【０１００】
この前記コンピュータシステムがあるスタート（またはリスタート）に、適切にする「ブートアップシステム」必要が「基礎制御メモリシステム」に活発な信号を送る全ては請求項(2)および(6)の汎用ＦＩＳプロセッサユニットのメモリ回路の中で、不揮発性タイプの中でいるそこにおいて、全てこの状態では「リクエストバスを中断する」そのときこれは起こる。そして、それはこの前記「基礎制御メモリシステム」を予め定められた状態に駆りたてる効果を有する。これは状態の中で変化する。そして、「基礎制御メモリシステム」はそれから請求項(2)および(6)の汎用ＦＩＳプロセッサユニットのサブシステムの全ての残りをリダイレクトする。但し、次の場合は除く−「クロックシステム」の中で、マスター時計があると仮定することはこの間にブートアップシーケンスに「ブートシステム」の制御下であるシステムまで高まった。
【０１０１】
信号を「主たるビットスライスフィードバックプログラムメモリシステム」のそれを含む「基礎制御メモリシステム」に送信する他の全てのサブシステムの上の「ブートアップシステム」のための「基礎制御メモリシステム」の範囲内で、この優先権を決めることに関しては、「主たるビットスライスフィードバックプログラムしたメモリシステム」の意味がない様にそれを含む、「基礎制御メモリシステム」がしていて、請求項(2)および(6)の汎用ＦＩＳプロセッサユニットの範囲内で、全ての他のサブシステムを受けていたことは「ブートアップシステム」から「基礎制御メモリシステム」へのこの特別な線が作動中になるときに、他のすべてを処理するこの前記「基礎制御メモリシステム」、プログラムのメモリ回路に入れられるビットスライスフィードバック・プログラム/ビットマッピングプロセスの適当なプログラミングによって成し遂げられる−すなわち、不変の様に、これらの他の信号の全ては処理される。
【０１０２】
基本的な制御メモリ・サブシステム上の更なる注
ここで注意するべき点として、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットの「基礎制御メモリシステム」――「一次ビットスライスフィードバックメモリシステム」と共に、請求項（２）及び（６）の前記ビットスライスフィードバック汎用ＦＩＳプロセッサユニットの中核として機能する――は、必ずしも純粋にビットスライスフィードバックプログラムシステムとして機能するとは限らない。同じく、これは必ずしも純粋にビットマップ処理システムとして機能するとは限らない。正確には、請求項（２）及び（６）に従って設計可能な多くの異なるタイプの「汎用ＦＩＳプロセッサユニット」に関して、両方のタイプのシステムの合成物として動作する。
【０１０３】
モード
これがどのように可能になるか、つまり「基礎制御メモリシステム」がある時点では純粋にビットマップ処理デバイスとして機能し、その後、別の時点ではビットスライスフィードバックプログラミングシステムとして機能することがどのように可能になるかを理解するには、請求項（２）及び（６）の非常に多くの異なるタイプの汎用ＦＩＳプロセッサユニットの一部が、どのように構築されることになるかを理解する必要がある。こうした設計の一部は、様々なモードで実行する能力を有する。こうした新しいタイプのコンピュータシステムに組み込まれる二つの最も一般的なモードペアは、カーネルモード及びアプリケーションモードのペアと、リアルモード及びプロテクトモードのペアとである。
【０１０４】
加えて、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットに含めることが可能なその他のタイプのモードは、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットが実行するように設計された機能又は複数の機能に応じて存在する。請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットの所定の設計に、どのモードが組み込まれるかに関係なく、一般に、これらは全て、同じ基本的な方法で実施される。
【０１０５】
最初に、こうした様々なモードを実施するために一般に使用されるハードウェアは、ホールドレジスタである（或いは、必要に応じて、小さなビットスライスフィードバックプログラムメモリシステム）。この前記ホールドレジスタ、或いは小さなメモリシステムは、「基礎制御メモリシステム」に追加される。このホールドレジスタ、或いはメモリシステムは、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットがどのモードにあるかを追跡することを可能にする。
【０１０６】
次に請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットに組み込まれた、こうした異なるモードを利用するために、プロセッサユニットでは、そのビットスライスフィードバックプログラム、特に「一次ビットスライスフィードバックプログラムメモリシステム」及び「基礎制御メモリシステム」に配置されるプロセッサ−プログラムは、その命令セットに、コンピュータシステムを一つのモードから別のものへ変更するのに必要な命令を含む様な形で構築されなければならず、この処理は、論理回路から構築される現世代の汎用ＦＩＳプロセッサによって現在使用されるものである。
【０１０７】
基本的な制御メモリ・サブシステム（続けられる）上の更なる注
このように一般に、終わった（56）請求項（49）において識別されるにつれて、請求項(2)およびそれ（6）の目的FISプロセッサユニットは異なる種類の作動するモードを利用する。こうしたモードがどれもアクティブではない時――つまり、コンピュータが最も基本的な状態で作動している時――「基礎制御メモリシステム」は、ビットスライスフィードバックプログラムデバイスのようにではなく、ビットマッププロセッサのように動作し、つまり、このサブシステム内では、実際のフィードバックは発生しない。
【０１０８】
しかしながら、請求項（２）及び（６）の所定の汎用ＦＩＳプロセッサユニットに組み込まれる可能性のある様々なモードのいずれか又は全部がアクティブにされた時、例えば、請求項（２）及び（６）の所定の汎用ＦＩＳプロセッサユニットがカーネルモード及びアプリケーションモードペアのアプリケーションモード、或いはリアルモード及びプロテクトモードペアのプロテクトモードで作動している時、この場合には、「基礎制御メモリシステム」のプロセッサ−プログラムは、ビットマップ処理ではなく、ビットスライスフィードバックプログラムに近い動作をする。つまり、このサブシステムは、限定されたタイプのフィードバックを受領する。
【０１０９】
不揮発性メモリブートアップシーケンス（続き）
「基礎制御メモリシステム」がブートアップモードに「ブートアップシステム」によって駆動されるときはいつでも、それが動作のこの状態に入るときに、このシステムがややマッピング処理装置として作動して、現在。あれはある、主記憶からのその出力線路の全ての。「基礎制御メモリシステム」は与えられた予め定められた値である。そして、「ブートアップシステム」が「基礎制御メモリシステムにその信号に送信する時間の基礎制御メモリシステム（すなわちさまざまなモード一組のためのレジスタの現状）。」の範囲内で活発かもしれないいかなるフィードバックにもよって、これらの値の判定が、いかなる形であれ、遂行されない。
【０１１０】
一旦「ブートアップシステム」がブートアップモードに「基礎制御メモリシステム」をセットするならば、論理回路からできたさまざまなFIS汎用プロセッサ周辺で建設される現在の様々な形のコンピュータの様に、BIOS-にアクセスするマスター・コントローラがそうする「基礎制御メモリシステム」ドライブが中で分かる「外部」メモリの一部であって、それから「第1の指示を「主たるビットスライスフィードバックプログラムされたメモリーシステムに送信するために、汎用ＦＩＳコンピュータの中で載置される。」
【０１１１】
BIOSの取扱い
注： この種のコンピュータシステム（請求項(2)および(6)の汎用ＦＩＳプロセッサユニット周辺で構築されるもの）のユニークな性質を原因として生じる。ＢＩＯＳは、二つの方法の一方で処理することができる。多数の論理回路から構築された「汎用ＦＩＳプロセッサユニット」を中心に構築された現在のコンピュータシステムのように、ＥＰＲＯＭＳに埋め込まれたＢＩＯＳを有することが可能である。或いは、この新しいタイプのコンピュータシステムは、図２に示す「起動システム」を有することが可能であり、「起動システム」はＢＩＯＳを、「残りの汎用ＦＩＳコンピュータ」に存在する「外部」揮発性メモリの小さな部分にロードし、ＢＩＯＳはここから実行される。ＢＩＯＳは、タスクを完了すると、ローカルメモリから除去することが可能であり、これにより「外部」メモリシステムのアドレスエリアが開放される。
【０１１２】
現在、これを使用することに効果、後者はBIOSを取り扱うことに接近する2倍にある。ちょうど上で定まった様に、それが一方BIOSによって永久に始められた「外部の」メモリ・システムの一つ以上の範囲内で、アドレス指定領域を開けて第一に。第二に、BIOSをアップグレードすることはEPROMSに格納されるBIOSを有するそれらのコンピュータシステムのするのがはるかにより容易である。
【０１１３】
不揮発性メモリBoot-Upシーケンス（続き）
請求項(2)および(6)のプロセッサユニットが実行する汎用ＦＩＳに基づくシステムに関係なく一旦それが動作し始めるならば、BIOSが取り扱われるようにその第1の一連の命令が、この特許出願の中で出願すること時の存在の汎用ほとんど他の全てのFISコンピュータの様に、二つを有する命令の1セット目的を折ること。第一に、このプログラムが、どのハードウェアがこれを決定した後にVO サブシステム。そのときを経由してコンピュータシステムに取り付けられるかについて確認するために調べる、BIOSは、オペレーティングシステムをこのコンピュータの「外部の」プログラム/アドレス指定メモリー。一旦それが「外部」メモリにロードされるならば、BIOSからの制御を引き継いで、それから順番にこの前記汎用ＦＩＳコンピュータシステム上の並行して動くことができる全てのさまざまなアプリケーション・プログラムの動作を監督することを含むコンピュータの全作動に気をつけるプログラムにロードすることに気をつける。
【０１１４】
イントロダクション-マルチタスキング/マルチユーザ
請求項（22）において識別する、そして、（56）、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットは、マルチタスク及びマルチユーザ機能を両方とも達成するように設計することができる。これを行うために、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットを中心に構築されたコンピュータシステムは、一般に、独立しているが緊密に関連する四つの機能を利用し、この機能は、このコンピュータの一つ以上のサブシステムのハードウェア及び又はソフトウェアに組み込まれ、これには請求項（２）及び（６）の汎用ＦＩＳプロセッサユニット自体が含まれる。
【０１１５】
これらの4つの連動している機能を説明する前に、大部分の汎用ＦＩＳコンピュータシステムが、やがて、また、請求項(2)の汎用ＦＩＳプロセッサユニット周辺で建設されるそれらの汎用ＦＩＳコンピュータを含むことはこの点で定まっていることを必要とすること、そして、（ほとんどの場合、6>-haveはマルチタスキングと呼ばれている非常により大きな機能の一部として、コンピュータのマルチユーザの機能性に見た。Unixタイプ・オペレーティングシステムのような、一度に複数のアプリケーションを走らせることができる既存のオペレーティングシステムがアプリケーションを走らせるために願書を受け取る、この種のコンピュータシステムがする第1のものがあるForはそのアプリケーションに割り当てるそう必要なコンピュータ資源、そのプログラムは動作することが可能である。一旦アプリケーションがこれらの必要な資源を割り当てられると、オペレーティングシステムがそれからそのアプリケーションをＣＰＵ装置にある程度の時間を必要とする作業のリストのちょうどもう一つの作業とみなして。
【０１１６】
各特定のタスクがＣＰＵ上で受領する時間は、スケジューラと呼ばれるオペレーティングシステムの一部によって決定される。この処理、つまり、このスケジューラは、プログラムを実行する要求がどこから来たかを、いかなる形でも、問題としない。問題とするのは、そのタスクがどの優先レベルを有しているか、及びＣＰＵ上で既にどれだけの時間を費やしたかのみである。その後、優先レベルとこれまでのＣＰＵ使用量とに関する、こうした２ビットの情報に基づいて、スケジューラは、同じＣＰＵ上で同様に実行する必要がある他の全てのタスクと比較して、どのくらい迅速に、どのくらい長く、そのタスクをＣＰＵ上で実行するかを決定する。
【０１１７】
このマルチタスク処理について調べると、システムに二人以上のユーザが存在しても、この処理のステップで、大幅に変化するものがないことが分かる。ユーザ間で実際に変化するのは、二つの事柄のみである。第一に、利用可能となるコンピュータリソースの範囲は、一般に、一人のユーザと次のユーザとの間で異なることになる。第二に、オペレーティングシステムは、所定のユーザによって所定のプログラムが実行されている時、入力がどこから来て、出力がどこに行くのかを追跡する必要がある。しかしながら、プログラムを実行することに関しては、ユーザによって変化しない。
【０１１８】
そのため、こうした処理の実行の連続性から、マルチユーザ機能を有する殆どのオペレーティングシステムは、大部分において、こうしたマルチユーザ機能がオペレーティングシステムのマルチタスク機能に付加された特徴と大差ないものであるかのように動作する。その上、マルチユーザ機能の観点から、この状況を調べた場合には、まず何よりも、マルチタスクコンピュータシステムではないマルチユーザコンピュータシステムがあり得ないことが分かる。
【０１１９】
請求項(2)および(6)の汎用ＦＩＳプロセッサユニット周辺で建設される、そして、マルチタスクでマルチユーザの機能性を提供する将来のコンピュータシステムに関しては、ほとんどの場合、これらのシステムのためのオペレーティングシステムが同様にマルチユーザの機能性を取り扱うことオペレーティングシステムが有する過去と現在のそれがこれらの役務を取り扱ったので。マルチタスク機能性、すなわち、マルチユーザの機能性に対するちょうど付加特徴が単に、特定の制約および限界については、マルチタスク機能性の一部であるにつれて、マルチユーザ機能性はほとんどの場合扱われる。
【０１２０】
機能1
請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットを中心に構築されたコンピュータシステムにおいて可能なマルチタスク機能、及びしたがってマルチユーザ機能を形成する――少なくともその最も単純な形態での――第一の機能に関しては、このコンピュータシステムの様々な「外部」メモリ及びＩ／Ｏシステムに二重アドレスシステムを組み込むことで構成される。こうした二重アドレスシステムによって、このコンピュータシステムは、「外部」メモリバンク又はＩ／Ｏシステムのそれぞれに、二種類の別個の手段を経由して、アクセスすることが可能となる。
【０１２１】
こうしたアドレスシステムの第一のものは、本特許出願において、カーネルアドレスシステムと呼ばれる。第二のものは、アプリケーションアドレスシステムと呼ばれる。こうした名前が意味するように、一方は、オペレーティングシステムのカーネルによって使用され、他方は、オペレーティングシステムのために具体的なタスクを実行するアプリケーションによって使用される。
【０１２２】
請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットにデータを提供する、「外部」メモリシステムと様々な（複数の）Ｉ／Ｏシステムとのそれぞれの内部のこうした二つの別個のアドレスシステムのそれぞれは、互いに独立しており、一方のアドレスシステムから送信可能な値は、他方が送信可能な値から、完全に分離されている。
【０１２３】
更に注意すべき点として、二つのアドレス制御システム――カーネルアドレスシステム及びアプリケーションアドレスシステム――は、次に、必要な場合、二つ以上のサブアドレスシステムに分割することができる。これが意味するのは、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットにデータ及び又はプログラミング情報を供給し、ここからデータを受領する、各「外部」メモリシステムを、この汎用ＦＩＳプロセッサユニットによって、四種類以上の異なる方法の一つでアドレス指定できるということであり、注意するべき点として、こうした様々な「外部」メモリシステムをどのように扱うことができるかに関して、膨大な度合いの柔軟性を形成することになる。更に、最終的には、「外部」メモリ及びＩ／Ｏシステムを扱うことにおける大きな度合いの柔軟性は、ＡＮＤ及び又はＯＲゲート、シフトレジスタ、フリップフロップ、及びその他によって構成される多数の論理回路に基づく「汎用ＦＩＳプロセッサユニット」を中心に構築される現在のコンピュータ内で現在見られるものより大きな、システム全体でデータを操作し、データを転送するための、この新しいタイプのコンピュータシステムの潜在能力に大きく寄与する要素となる。
【０１２４】
機能２
請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットを中心に構築されたコンピュータ内でマルチタスクを実行するための第二及び第三の機能は、「汎用ＦＩＳプロセッサユニット」自体に直接的に組み込まれる。
【０１２５】
こうした二つの機能の第一のものに関しては、「一次ビットスライスフィードバックプログラムメモリシステム」が命令セット内の三つの具体的な命令に応答する能力である。こうした命令の第一のものは、呼び出された時、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットをカーネルモードからアプリケーションモードにトグルさせる効果を有する。このモードの変化は、汎用ＦＩＳプロセッサユニットの「基礎制御メモリシステム」内に登録及び記録される。これは上で説明したように、この目的で存在するモードレジスタ（又は小さなビットスライスフィードバックプログラムメモリ）の状態を変化させることによる。
【０１２６】
機能３
マルチタスクを、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットを中心に構築されたコンピュータの一部にするための第三の機能には、「基礎制御メモリシステム」がおそらくは同時に発生する二つのイベントを実行することが関与する。第一に、この請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットのサブシステムは、様々な「外部」メモリバンクに関するアドレスシステムに、あるアドレスシステムから別のものに切り替えるように命令する。例えば、コンピュータが様々な「外部」メモリバンクにアクセスするのにカーネルアドレスシステムを使用している場合（したがって、このシステムはカーネルモードにある）、「基礎制御メモリシステム」は、こうした全てのメモリバンクに、アプリケーションアドレスシステムの使用を開始するように命令する（システムはアプリケーションモードに切り替わる）。
【０１２７】
一方、アプリケーションアドレスシステムを使用していた場合、メモリバンクは、カーネルアドレスシステムの使用に再び戻ることを命令され、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットをカーネルモードに戻す。
【０１２８】
「基礎制御メモリシステム」が実行する第二のイベントは、システムがカーネルモードからアプリケーションモードに移行する時に常に発生するものである。このイベントは、「基礎制御メモリシステム」内の別のサブシステムで、以降アプリケーションカウンタレジスタと呼ばれるもの（必要な場合、小さなビットスライスフィードバックメモリシステムにできる）が、オペレーティングシステムの一部で、「汎用ＦＩＳプロセッサユニット」へのタスクの流れを調整するスケジューラからの数値を受領することである。アプリケーションカウンタレジスタは、論理回路から構築された汎用ＦＩＳプロセッサにおいてＩＲＱタイマが行うものと同じ役割を、この新しい汎用ＦＩＳプロセッサにおいて果たす。しかしながら、プロセッサが処理を切り替えることが可能な、この新しいアプローチは、タイマの使用に比べ、遙かに柔軟となる。
【０１２９】
「基礎制御メモリシステム」が、スケジューラから提供された数により、アプリケーションカウンタレジスタを設定すると、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットは、オペレーティングシステムの下で処理として実行されているアプリケーションプログラム内に含まれる命令を、一度に一つずつ実行し始める。各命令が実行されると、「基礎制御メモリシステム」は、アプリケーションカウンタレジスタにおいて見つかった値を一つクロックダウンする。或いは、場合によっては、アプリケーションカウンタレジスタは、アプリケーションカウンタレジスタの設計とシステム全体にどのように統合されるかとに応じて、カウントアップされる場合がある。
【０１３０】
カウントダウン又はアップを行う、この最後の動作の後、二種類の事柄のうち一方が発生する。アプリケーションカウンタレジスタが設定値――一般にはゼロ――に到達していない場合、「汎用ＦＩＳプロセッサユニット」は、動作を続け、現在のアプリケーションに関する別の命令を実行する。一方、アプリケーションカウンタレジスタが指定された設定値に達した場合、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットは、その「基礎制御メモリシステム」を経由して、システムを再びカーネルモードに変換し、これを行うことで、再び様々な「外部」メモリシステムに関してカーネルアドレスシステムを使用するようにコンピュータシステムをリセットする。「一次ビットスライスフィードバックプログラムメモリシステム」の残りとアプリケーションカウンタレジスタのものとの間での、こうした後者のあらゆる相互作用の影響として、オペレーティングシステムは、所定のプロセスに関して特定の数の命令が実行された後、「汎用ＦＩＳプロセッサユニット」の制御を取り戻すことができる。オペレーティングシステムは、「汎用ＦＩＳプロセッサユニット」の制御を有した後、判断を行うことができる。停止された処理を所定の数の命令に関して再度実行可能にすることができる。或いは、ここで、この前記「汎用ＦＩＳプロセッサユニット」に命令し、別のアプリケーション、つまり別の処理の順番とすることができる。つまり、オペレーティングシステムによって、スケジューラが保持するリスト上の次のアプリケーションは、所定の数の命令を実行する機会が認められる。
【０１３１】
このタイプのコンピュータシステムに組み込まれた、こうしたコンピュータシステムがマルチタスクを達成できるようにする四つの基本機能のうち、この機能、つまり特定の数の命令を完了した後でシステムを再びカーネルモードにトグルするカウンタレジスタは、最も重要なものである。
【０１３２】
機能４
論理回路を基盤に構築された現在のプロセッサでは、前記プロセッサに多数のレジスタが存在しており、このレジスタは、オペレーティングシステムの命令により汎用ＦＩＳプロセッサが一つの処理から別のものに変化する時、ＲＡＭに格納する必要がある。この新しいタイプのコンピュータでは、この新しいコンピュータシステムが内部レジスタを利用する現在及び過去の世代の汎用ＦＩＳプロセッサを模倣するように設定される場合、同じタイプの動作を行うことができる。アドレス及びＡＬＵ／数学コプロセッサに関する全ての値が格納可能であり、後で処理を切り替える時にＲＡＭで検索することができる。これは、必要な場合に、この新しいプロセッサがマルチタスクを実行するために使用することになる、第四の機能である。
【０１３３】
しかしながら、様々な形で、この最後の機能、つまりアドレス及びレジスタ値の格納及び検索は、優れた設計の汎用ＦＩＳ汎用ビットスライスフィードバックコンピュータにおいては必要がなくなる。これには二重の理由がある。第一に、現在及び過去の世代の汎用ＦＩＳプロセッサのＡＬＵ／数学コプロセッサにおいて利用される、こうしたレジスタ（実際には、シングルトンメモリの位置に過ぎない）は、適切に設計された、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットを中心に構築された新しいコンピュータシステムでは必要とされない。
【０１３４】
最も大きな設計の改良点は、三つの独立したデータ転送サブシステムで構成される「データ入出パワーバス」を有することである。この構成では、こうした前記データ転送サブシステムのうち二つは、ＡＬＵ／数学コプロセッサ内の様々なサブシステムにデータを運ぶのに使用することができる。こうしたデータ転送サブシステムの第三のものは、ＡＬＵ／数学コプロセッサ内の所定のサブシステムの完了直後に、この前記サブシステムの結果を「外部」メモリシステムに転送するのに使用されることになる。
【０１３５】
この仕組みにおいては、ＡＬＵ／数学コプロセッサへの供給のために、前記汎用ＦＩＳプロセッサ内部に、何らかの「長期的」ストレージ、つまり、内部レジスタを有する必要がない、つまり、入力データの前記操作の結果として生じたものは、システム内のＲＡＭに即座に転送されることになる。これが作用する方法に関しては、それは後の断面（「最高のモード.」）において説明される。
【０１３６】
この新しいシステムにおいて、プロセッサ内のアドレス機能及びその他の内部機能を処理する際に使用されるレジスタに関して言えば、これらは、シングルトンメモリの位置ではなくなる。正確に言うと、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットを中心に構築され適切に設計された新しいコンピューティングシステムにおいて、こうしたシングルトンメモリ（つまり、レジスタ）のそれぞれは、少なくとも６５０００のストレージスペースの「大きな」メモリに拡張されることになる。そのため、システムのＲＡＭ及び様々なＩ／Ｏシステムにアドレス値を提供するのに使用されるこうした「大きな」メモリシステムに関するアドレスシステムは、その後、新しいコンピュータシステム内で更に抽象化される。つまり、「大きな」アドレスメモリシステムを伴うこうした前記アドレスシステムの全てが、次に、シングルトンメモリレジスタにリンクされる。
【０１３７】
このタイプの構成では、シングルトンメモリにおける値を変化させることで、この新しいコンピュータシステムは、所定の処理に関するアドレス情報の全てのダウンロード及びその後のアップロードを行わずに、処理を切り替えることができる。更に、以前に述べたように、ＲＡＭシステム及びＩ／Ｏシステムのそれぞれ――この新しいシステムはそれぞれを二つ以上有する場合がある――は、二つ以上のアドレスシステムを有することになる。カーネルに関する少なくとも一つのアドレスシステムと、アプリケーションに関する少なくとも一つのアドレスシステムが存在する。全てのＲＡＭシステム及びＩ／Ｏシステムに関するこうした全てのアドレスシステムは、二つの大きな抽象に結びつくことになり、一つはカーネルアドレスシステムに関するものであり、一つはアプリケーションアドレスシステムに関するものとなる。これにより、この請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットを中心に構築された新しいコンピュータシステムは、カーネルアドレスレジスタ又はアプリケーションアドレスレジスタの値を変更するだけで、あるカーネル処理又は所定のアプリケーション処理を、別のものに変えることができる。
【０１３８】
そして、上記したように、内部制御および機能性のための回路がそうする論理から造られる現在のプロセッサにおいて使用する内臓が登録するように、ほとんどの場合、請求項(2)の汎用ＦＩＳプロセッサユニットおよびこの前述のサブシステムで見つかる単生児メモリロケーションであることに対する(6)-唯一の主要例外の内部構造体の中に、存在しない。
【０１３９】
この請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットを中心に構築された新しいコンピュータシステムでは、少なくとも請求項（２）及び（６）のこの新しい汎用ＦＩＳプロセッサユニットを中心に構築された新しいシステムの最初のいくつかの世代においては、ｘ８６タイプのマイクロプロセッサのような論理回路から構築された現在及び過去の世代の汎用ＦＩＳプロセッサの機能を、この新しいタイプのコンピュータシステムが模倣するための手段としての役割を果たす、専用高速外部ＲＡＭシステムの設定が存在することになる。したがって、これにより、このコンピューティングシステムは、少なくともこの新しいタイプの汎用コンピューティングシステムの最初の世代に関しては、ｘ８６タイプのコンピュータシステムのために書かれ、こうした内部レジスタを利用する、ほぼ全てのソフトウェアを実行することが可能になる。
【０１４０】
トグリングシステムの優位性
このコンピュータシステムの様々な「外部」メモリシステム及びＩ／Ｏシステムに関する、一つがカーネル処理に使用され、一つがアプリケーション処理に使用される、二つの別個のアドレスシステムを組み込むこと――したがって、この特定の方法でマルチタスク及びマルチユーザ機能を処理すること――の最も大きな利点は、プログラムがカーネルモードにあるか、アプリケーションモードにあるかに関係なく、マルチタスクに直接的に関連しない命令セットを形成する基本命令の全て（つまり、バイトを共に加算すること、バイトを互いに乗算すること、バイト及びワードをある場所から別の場所へ移動させること、その他）が、同じ状態を保つことである。
【０１４１】
言い換えると、オペレーティングシステム、ワードプロセッサ、データベースシステム、電子表計算、及びその他といった全ての高レベルのプログラムを、同じ基本的な方法で書くことが可能であり、同じ基本的なコンパイラ又はインタプリタによってコンパイルすることができる。特定のプログラムが一般にマルチタスク環境で動作するか、或いはシングルアプリケーション環境で動作するかについて気にすることなく、この全てを実行することが可能である。
【０１４２】
マルチタスク及び擬態
そして、請求項２７のよれば、こうしたモード、つまりカーネルモードとアプリケーションモードとの両方において応用可能なこの命令セットは、別の目的を果たすように設計することも可能であり、これは、より一般的な現在製造される汎用ＦＩＳマイクロプロセッサに付随する命令セット又は複数の命令セットに、可能な限り緊密に適合させることである。現在の汎用ＦＩＳマイクロプロセッサを模倣する、この後者のタスクを行う際には、この新たに設計されたハードウェア上で実行するために、現在の高レベルプログラム、つまりＩｎｔｅｌ／ＡＭＤプロセッサ又はＭｏｔｏｒｏｌａプロセッサユニットのいずれかで現在実行されるプログラムの多くが、より流動的かつ急速に変換される可能性がある。場合によっては、命令セットの模倣を非常に厳密に行い、こうした高レベルプログラムの動作とのインタフェースが、存在するとしても、殆どない状態で、ハードウェアを迅速に置き換えることができる可能性がある。請求項（27）において、そして、マルチタスクでマルチユーザの機能性のそれを含む（28）識別されるにつれて。
【０１４３】
リアル/プロテクトモードへの導入
概略形式で、これはそれから、請求項(2)及び（６）に基づくこの新規なプロセッサユニットよってどのようにマルチタスクでマルチユーザの機能性を運び出すことが可能で、更にシステムが模倣しているプロセッサユニットの役割に適合することができるかについて説明する。これがこの新型の「汎用ＦＩＳ プロセッサユニット」は達成することが可能でなければならない全てであるというわけではない。それが試合に行っている、もしそうでなければ上回る（ANDおよび／またはＯＲゲートからなる多数の論理回路に基づく現在の汎用ＦＩＳマイクロプロセッサの性能）シフトレジスタ、フリップフロップなど。それがまた、マルチタスキングを実行するために加えてしなければならない。これはオペレーティングシステム（システム（例えばBSDおよびLinux））の類のより強力なUnixが必要とするものを運び出す能力を有することになっている。リアルモードおよびプロテクテッドモードであることをカーネルモードおよび応用オードに加えて2つの他のモードにおいて作動するこのコンピュータシステム：これらの他のモードに与えるために、それがある。
【０１４４】
リアルモード
これらの更なるモードで第1のものにおいて、リアルモードにおいて、このモードで実行されているプログラムは――カーネルモード又はアプリケーションモードで実行されているかどうかに関係なく――コンピュータシステムのリソースの全てに対する完全に自由なアクセスを有し、これには、その一部として、全てのＩ／Ｏシステム機能が含まれる。
【０１４５】
プロテクトモード
第二のモードであるプロテクトモードにおいて、この新しい汎用ＦＩＳコンピュータ内の全ての様々なリソースに対するアクセスの自由、特にＩ／Ｏシステムの様々な態様に対するアクセスの自由は、アプリケーションモードでも実行されているプログラムに関して、大幅に削減される。すなわち、請求項(2)および(6)の汎用ＦＩＳプロセッサユニットが同時にアプリケーションモードおよびプロテクトモードにおいてある間、プログラムの指示が偶然行われることが起こる場合、このプログラムがI/Oシステムに受信することができるかまたは情報を送信することができる唯一の方法は、注を経由して、カーネルモード.において常に動くオペレーティングシステムしかし偶然カーネルモードの下で動作していることが起こるいかなるプログラムものカーネルに、呼び出しとして特に作動するカーネルの中でシステムが続けるということである、システムがリアルモードにおいてあるかまたはモード（いつでもI/Oシステムを含むコンピュータの全てのさまざまな資源に、完全で自由なアクセスをするために）をプロテクトしたかどうか、、もちろん、いずれが必要かカーネルがそれがさまざまなアプリケーション・プログラムから受け取るさまざまな呼び出しを処理することになっている場合、それが作業としてそれの下で動いていること、そして、それはまた、アプリケーションモードおよびプロテクトモードが活発である実行である。
【０１４６】
リアル/プロテクトモードの実施
請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットにおいてリアル／プロテクトモードが実行可能になる手段は、この同じ「汎用ＦＩＳプロセッサユニット」内でマルチタスク機能が達成される方法と非常に類似している。
【０１４７】
第一に、「基礎制御メモリシステム」には、プロテクトモードレジスタ（必要な場合、小さなビットスライスフィードバックメモリシステムにすることが可能）が組み込まれる。アプリケーションモードレジスタと同様に、プロテクトモードレジスタは、「基礎制御メモリシステム」内でフィードバックループを形成するために使用され、二つの命令の一方がカーネルから「汎用ＦＩＳプロセッサユニット」に送信されるまで、システムをリアルモード又はプロテクトモードの一方に維持し、この命令は、「基礎制御メモリシステム」に、このレジスタの状態を変化させる影響を有する。
【０１４８】
「リアル／プロテクト」モードペアを実施する第二のメカニズムは、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットへ送信し、これをリアルモードからプロテクトモードへ、或いはプロテクトモードからリアルモードへ、トグルさせることが可能な二つの命令である。
【０１４９】
リアル／プロテクトモードペアの実施における、カーネル／アプリケーションモードペアのものとの相違点の一つは、前者のモードペアの動作において、アプリケーションに関連するカウンタレジスタが存在しないことであり、このカウンタレジスタは、ゼロのような所定の設定値に達した時に、システムをあるモードから別のモードへトグルさせるために「基礎制御メモリシステム」において使用されるものである。
【０１５０】
プログラムしているビットスライスフィードバック汎用ＦＩＳプログラミングの注
次に、「一次ビットスライスフィードバックプログラムメモリシステム」として図２に表示される、ビットスライスフィードバックプログラムメモリシステムを、「汎用ＦＩＳプロセッサユニット」の核として機能させるためには、何にもまして一つの事柄、つまり「残りの汎用ＦＩＳコンピュータ」から命令を受領することが実行できなくてはならない。「一次ビットスライスフィードバックプログラムメモリシステム」がこの重要なステップを実行し、「残りの汎用ＦＩＳコンピュータ」から命令を受領した後には、この命令に従って即座に動作できなくてはならない。
【０１５１】
ここで、こうした二つのタスクの第一のものをどのように実行できるかについて理解するためには、「一次ビットスライスフィードバックプログラムメモリシステム」内のメモリ回路に関する出力及びアドレスシステムが緊密なフィードバックループにリンクされていることを思い出す必要があり、これは、ビットスライスプログラムメモリデバイスが意味するものである。しかしながら、「一次ビットスライスフィードバックプログラムメモリシステム」が命令を受け入れるためには、この前記「一次ビットスライスフィードバックプログラムメモリシステム」に関するこの即時的なフィードバックループは、一時的に中断し、リダイレクトする必要がある。「一次ビットスライスフィードバックプログラムメモリシステム」内のビットスライスフィードバックプログラムメモリ回路に関するアドレスシステムへの入力の中断及びリダイレクトの期間中に、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットは、「残りの汎用ＦＩＳコンピュータ」からの命令を受領することが可能となり、この命令は、その後、前記「汎用ＦＩＳプロセッサユニット」が自分の動作を方向付けるのに使用される。
【０１５２】
しかしながら、この第一のタスク、つまり命令の取り込みを行う間には、少なくとも「正常な」ビットスライスフィードバックプログラムシステムの観点からは、完全に異常な事柄が発生する。この事柄は、「一次ビットスライスフィードバックプログラムメモリシステム」内の即時フィードバックメカニズムが分断される間に、更に大きく、更に包括的なフィードバックが発生することであり、このフィードバックは、「正常な」即時フィードバックループと全く同じように強力で、全く同じような影響を有するものとなる。しかしながら、この大きなフィードバックループは、その全体的な動作の範囲に、「一次ビットスライスフィードバックプログラムメモリシステム」のメモリ回路だけでなく、「基礎制御メモリシステム」と、実行中のプログラムを収容する「外部」ＲＡＭとを含める。
【０１５３】
この非常に大きなフィードバックループによって、別の方法では非常に限定されたメカニズムであるもの――標準のビットスライスフィードバックプログラムデバイスのもの――を、遙かに強力なメカニズムに変換することが可能となり、これは完全に機能する汎用ＦＩＳプロセッサユニットの中核要素のものとなる。或いは、別の形で述べると、殆どのビットスライスフィードバックプログラムシステム、つまり、過去において、狭小な特定のタスクに関して設計及び構築されたビットスライスフィードバックプログラムシステムは、一般に、大きなフィードバックループ内に構築された小さなフィードバックループを有していなかった。しかしながら、この特徴により、更にはこの特徴のみによって、一連のビットスライスフィードバックプログラムシステムは、別の方法では実行できない事柄を行うことが可能となり、これは、本特許出願において説明するような「汎用ＦＩＳプロセッサユニット」としての役割を果たすことである。
【０１５４】
クロックシステムの本質
前のセクション（「クロックサブシステム」）で述べたように、この新しいタイプの汎用ＦＩＳプロセッサユニットを中心に構築されたこの新しいタイプのコンピュータは、ある特定の「マスタクロック」を中心に構築する必要がない。正確に言えば、「ＡＬＵ／数学コプロセッサ」における全ての機能とＲＡＭ及びＩ／Ｏに関する全てのアドレス／アクセスサブシステムとのような、この新しいコンピュータシステム全体に存在する、全てではないとしても、全てに近いサブシステムが独自のローカルビットスライスフィードバックプログラムデバイスを中心に構築されることで、このシステムは、必然的に、非同期デバイスとして設計するのに適したものとなる。つまり、こうした個別のビットスライスフィードバックプログラムデバイスのそれぞれを、独自のクロックで実行することが可能となる。これにより、こうしたサブシステムのそれぞれを、その最大の速度で駆動することが可能となる。
【０１５５】
しかしながら、こうしたシステムを共にリンクし、全体として統合できるようにするために、こうした様々なサブシステムを実行する個別のビットスライスフィードバックプログラムデバイスは、互いに通信することが可能となるように、他のすべてのサブシステムに対する「基礎制御メモリシステム」とリンクする入力及び出力ラインを有することになる。こうした通信を通じて、請求項（２）及び（６）の全体的な汎用ＦＩＳプロセッサユニットは、ＲＡＭ、ＥＰＲＯＭＳ、又はフラッシュメモリから実行しているプログラムより受領する命令を、実行することができるようになる。
【０１５６】
しかしながら、この新しいタイプのコンピュータシステムがマスタクロックを使用して構築される場合、その構造は、以下のようになる。図２に表示されるような「クロックシステム」は、他の汎用ＦＩＳコンピュータに存在する他のクロックシステムと同様に、システム内に配置される場合、システム全体の情報の流れを安定化及び同期させるために存在する。しかしながら、この特定のコンピュータでは、一般には、「クロックシステム」に由来する一本のタイミングライン、つまり、残りのコンピュータシステム全体の多数の様々なポイントで終了するラインは、存在しない。正確に言えば、マスタクロックを使用する請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットの殆どの設計では、「クロックシステム」からこのコンピュータシステム全体の複数のポイントに送信される数多くのタイミングラインが存在することになる。実際には、フィードバックが動作中の、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットを中心に構築されたこのコンピュータシステム内で、あらゆるポイントに送信されるタイミングラインが存在することになる。
【０１５７】
このタイプのコンピュータにおけるこのフィードバックの主要なソースは、当然ながら、その全体に分散した多くのビットスライスフィードバックプログラムメモリシステムである。こうしたタイミングラインの数は、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットの設計と、「残りの汎用ＦＩＳコンピュータ」の設計との両方に応じて、システムごとに変化する。この新しいタイプのコンピュータシステムの様々な設計では、異なる数のフィードバックループ及びフィードバックシステムが使用され、つまり、異なる数のビットスライスフィードバックプログラムデバイス及びビットマップデバイスが使用されることになる。
【０１５８】
こうした様々なタイミングラインに関して、「クロックシステム」は、非常に高い精度で正確に編成された順序で、こうしたライン上で信号を送信し、この順序は、「基礎制御メモリシステム」から受領するコードに応じて変化し、このコードは、所定の命令を実行するためにどのサブシステムがトリガされるかに応じて、異なるものとなる。
【０１５９】
マスタ「クロックシステム」に関しては、これがシステム内で使用される場合、共にリンクされるいくつかのビットスライスフィードバックメモリ回路に関して、容易に構築することが可能である。一般には、こうしたフィードバックメモリ回路は二つ存在する。一方は、信号が送出される速度を決定するように設定される。第二のものは、様々な信号が送信される順序を決定するのに使用され、マスタコントローラによって実行中の命令に基づいて、これを変更する。
【０１６０】
命令セットの容積
一般に、多数の論理回路を使用する汎用ＦＩＳマイクロプロセッサ周辺で造られる現在のコンピュータシステムと、非常に異なる請求項(2)および(6)の汎用ＦＩＳプロセッサユニット周辺で造られる汎用ＦＩＳコンピュータの他の態様は、請求項に従ってとして命令セットの容積に考慮においてある。この請求項が識別するAs、請求項(2)および(6)の汎用ＦＩＳプロセッサユニット周辺で構築されるコンピュータシステムが請求項91に従って設計される場合、必要に応じて、請求項(2)および(6)の汎用ＦＩＳプロセッサユニットのための命令セットは現在の汎用ＦＩＳマイクロプロセッサのそれより多数の論理回路に基づいて、特に非常に大きいためになされることができる。
【０１６１】
ポテンシャリーラージャーサイズからインストラクションセットへの２つの理由
請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットに関する命令セットは、望ましい場合、多数の論理回路に基づく現在の汎用ＦＩＳプロセッサユニットのものより遙かに大きくすることができる。これが可能になる理由は、二つ存在する。第一に、命令セットの命令をエンコードするワードが１６ビット長である場合、このワードサイズ――例えば、３２ビット又は６４ビットワードと比較して小さい――でも、「一次ビットスライスフィードバックプログラムメモリシステム」内に含まれることになるビットスライスフィードバックプログラムに関して、６５，５３６もの数の内部状態を存在させることができる。平均として、「一次ビットスライスフィードバックプログラムメモリシステム」が与えられた任意の命令を実行するのに必要とする内部状態の数を、一般に５ステップ長であると仮定した場合、請求項（２）及び（６）の所定の汎用ＦＩＳプロセッサユニットの命令セットにおいて可能な命令の数は、全ての内部状態を使用する場合、１３，１０７となる。
【０１６２】
注意するべき点として、様々な命令に関するビットスライスフィードバックプログラムのステップの平均数について、ここで提示した数は、純粋に仮定上のものである。この数は、請求項（２）及び（６）の所定の設計の汎用ＦＩＳプロセッサユニットが完全にレイアウト及び設計される後まで、正確に知ることはできない。つまり、図１に示すブラックボックス及び矢印印の完全な構造が、完成するまでである。
【０１６３】
これらのシステムが完全に設計されたあと、「主たるビットスライスフィードバックプログラムメモリーシステム」がそうする方法が「基本的なコントロールメモリーシステム」のそれによって機能して、特に中でどの意志、ターンはそれにおいてある、作用する「システムを計測する。」、いずれでも、もしそれがそうすることができるならば、平均数のさまざまな指示を行うさまざまなビットスライスフィードバック・プログラムのためのステップが他の若干の数：意見2.5または3.3である、または、4.1または少し小さいもう一方が計算することがわかる。これがより多くである、さまざまな指示のための各々のこれらのビットスライスフィードバック・プログラムの平均長さのための番号は、おそらく、1種類の請求項(2)および(6)の汎用ＦＩＳプロセッサユニットから、次まで異なる。そして、ビットスライスフィードバックの平均長さのためのこの数がプログラムするこれらの2つの理由のために、不確定のままである請求項(2)および(6)の伝えられた汎用ＦＩＳプロセッサユニットの正確な設計が完全であるまで。
【０１６４】
この数が65,536に分けられるときに、さまざまなビットスライスフィードバック・プログラムのための平均長さがなるものに関係なくbe-2.5、3.3,4.1または他の小さい若干のナンバーがまだ真実であることはそれである、それははるかに現在製造された汎用ＦＩＳマイクロプロセッサのための現在の命令セットで、現在見つかる指示の数のそれを上回るこのシステムのための可能な指示の数に、カウントを与える。一般に、後者がシステムの中で入力する多数の論理circuits-this周辺で構築されるそれらとしてのサッチは数千指示を有する。
【０１６５】
ロジックサーキットに基礎づけられるされる最近の「汎用ＦＩＳ プロセッサユニット」のサイズ上の注
論理回路（数千のそれ）から作り上げられる汎用ＦＩＳプロセッサの現代の指示の数に関しては簡単な注が作られることを必要とすること。それが大部分の参照ソースでは現代のマイクロプロセッサのための指示が2および600の間にあるとしているので、この数が大きく。およそ1桁あまりに大きいと明らかであることができるForは、論理回路から造った。
【０１６６】
このより一般の図から、600まで失われていることがこれらのさまざまな提示された「指示」がニュアンスおよび微妙の全部の範囲を所有するという事実である。例えば、追加命令は異なる１ダースの形式も引き受けることができる。これらは次から加算の1枚の書式を差別化する2つの基本的な要因である。第一に、「汎用ＦＩＳ プロセッサユニット」がそれがそれから使用するデータに加算を行わせているところの問題がある−さまざまな内蔵レジスタからのまたは「外部の」メモリ・システムにおいて異なる分かるいかなる数の場所またはそれの若干の組合せからのそれはそうする。もちろん、そこはプロセッサがそれが外に担持する加算の結果を配置するところの問題である。さらにはその内臓のうちの1つのこの新しい数が登録する、レジスタが「汎用ＦＩＳ Pプロセッサユニット」の範囲内で含んだ場所をそれにする。又は場所をそれにする「外部」メモリへのその加算の結果。
【０１６７】
そして、なぜならば、異なる種類の加算のこの種の識別をして、このように加算のこれらの多くの形のうちの1枚が異なる二進符号がそれらに割り当てられることを必要とする外へそれら、いずれもを担持することが可能なことが可能な「汎用ＦＩＳ プロセッサユニット」。1がセットされる全活動中のコードまたは命令セットを計数する場合、現在の汎用ＦＩＳプロセッサのための指示の正確な数は、度々引用された数字より非常に大きいの600に対する。
【０１６８】
ポテンシャリーラージャーサイズからインストラクションセットへの２つの理由（続き）。
そのため、この新しいタイプの「汎用ＦＩＳプロセッサユニット」で可能な命令セットのサイズに関する１３，１０７という数は、説明したように、１６ビットワードでエンコードされた命令セットと、「一次ビットスライスフィードバックプログラムメモリシステム」内のプロセッサ−プログラムの平均の長さが５ステップ長である場合とに基づくものである。しかしながら、命令セットが、２４ビットによるもの等、１６とは異なるワードサイズを使用する場合、可能な命令の数は、「一次ビットスライスフィードバックプログラムメモリシステム」内の各命令の各プロセッサプログラムが平均して丁度５ステップ長であると再度仮定すると、３，３５５，４４３に上昇する。
【０１６９】
ほとんどの場合、近い将来の間の最少で、「汎用ＦＩＳプロセッサユニット」が必要とする全ての指示を考慮に入れるのに十分であるより、１６ビット語をその命令セットをコード化するために用いるシステムが多くである。平らなため、あなたは請求項(2)の汎用ＦＩＳプロセッサユニット周辺で、汎用ＦＩＳコンピュータを造る、そして、「データ入力/出力バス」の範囲内で多数のRAMシステムおよびデータ転送サブシステムを利用した、この種のシステムがそうすることができた(6)は3000の基本的指示（例えば移動、合成移動、加算、合成加算、減算、合成減算など）に、およそ2を有する。しかし3000でさえこの種の基本的な指示、これはまだおよそ1万の可能性に他の種類の指示、ずっと高度な文字の中であることができた指示のために開くのを任せる。例えば、与えることができた指示のホストが多様性に答える全体がより高度な指示のこのリストにおいて導入されることができた指示のこのクラスに対する加算において数学的機能（例えば三角関数、対数関数、その他）は強力な指示の他のセット作成されることができた。そして、データ修正を実行することができた。他のセットの指示がつくられることができたときは各種のデータ暗号化および解読をする。この種の汎用ＦＩＳプロセッサユニット（請求項(2)および(6)との1つのビルトイン一致）を有する可能性は巨大である。
【０１７０】
これはそれから請求項(2)および(6)の汎用この種のFISプロセッサユニットがこの種の多数の指示を有することができる第1の理由である。しかし、上記したように、これはこの種のプロセッサユニット（請求項(2)および(6)との1つのビルトイン一致）が巨大な命令セットを有することができる唯一の理由でない。事実はANDまたはＯＲゲートのようなも論理回路に基づく現在製造されたFIS汎用プロセッサが16ビットの語の用途をそれらの指示をコード化するために実行するということである。しかし、明らかに、それらはこのサイズを関連する可能性の完全な用途に語を作らない。Forそれらがそうする、（それらが内部複数の状態をされた「明確な」指示を行うために用いる必要を有しなかった時から、一組がそうすることができたそれらの指示）、65,536の指示を含む。
これらの2つの種類のそれらの命令セットの容積に関する「汎用ＦＩＳプロセッサユニット」の本当の違いが他の要因に起因する。その他要因は容易な方法またはむずかしい方法である。そして、それはその機能性の全てを有する前記「汎用ＦＩＳプロセッサユニット」を生じることになっている。請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットの場合、このシステムの形成は、「ソフトウェア」の形態、つまり、ビットスライスフィードバックプログラムとビットマップ処理との生成を基礎としている。この生成物、或いは「ソフトウェア」の特殊な形態は、ＡＮＤゲート、ＯＲゲート、シフトレジスタ、フリップフロップ、その他によって構成される膨大で入り組んだ論理回路から作られる生成物に比べ、設計、操作、成型、及び作成が遙かに容易であることが分かる。
【０１７１】
その上、請求項（２）及び（６）の所定の汎用ＦＩＳプロセッサユニットに関してビットスライスフィードバックプログラムとビットマップ処理とが作成された後、これらは、全く新しい入り組んだ論理回路をシリコンウェーハに刻み込むのに比べ、遙かに容易にメモリ回路に配置し、こうしたメモリ回路をシリコンに移行させることができる。こうした理由から、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットは、現在製造されている汎用ＦＩＳマイクロプロセッサのものに比べ、遙かに広範な命令セットを有することが可能になる。或いは、別の言い方をすれば、メモリ回路は、過去十年間に、多数の論理回路に比べて、遙かに容易に作成し、遙かに多くの事柄を実行できるようになったのである。
【０１７２】
ビットスライスフィードバックプログラムのプログラム配列
したがって、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットの全ての優れた力は、ＡＮＤ及び又はＯＲゲート、シフトレジスタ、フリップフロップ、その他によって構成される多数の論理回路の使用を通じて機能を提供しようと試みることに対する、ビットスライスフィードバックプログラムとビットマップ処理との本質的な優位性に由来するものである。ビットスライスフィードバック・プログラミングの自然を理解しなければならなくて、適切に請求項(2)および(6)のこの汎用ＦＩＳプロセッサユニットの可能性を理解するためにこのように。これらのプロセッサ-プログラム技術への最初の導入のため、それは与えられる「背景技術」セクションに示された。しかしその以前の議論において与えられなかった、そして、特に請求項(2)および(6)の汎用ＦＩＳプロセッサユニットで異なるタイプの多数の「主たるビットスライスフィードバックプログラムメモリシステム」に入れられるビットスライスフィードバック・プログラムの多数にとって真実であるビットスライスフィードバック・プログラムについての説明された1つの更なる重要な位置でないままである。その位置はある。そして、それはプログラムがある必要はないビットスライスフィードバックのためのコード・シーケンスである線形番号順になる。
【０１７３】
これが意味するものに関しては、この特許出願の「背景技術」セクションは、それを説明した。ビットスライスフィードバックプログラムは、その極めて本質的な部分において、三つの基本的な目的を果たす数字――一般には二進数――の連続に過ぎない。第一に、これらの数字は、所定のビットスライスフィードバックプログラムシステムが所定のタスクを達成することを可能にするフローチャートを形作るそれぞれのノードを、一意にエンコードするために使用される。第二に、このプロセッサ−プログラムを形作る数字のそれぞれの一部は、「外部」世界に送信されることになる出力信号の役割を果たす。第三に、ビットスライスフィードバックプログラムにおけるステップのそれぞれを形作る数字は、プログラムシーケンス内の次の数字が発見されるメモリ位置に関するアドレス値の一部としても機能し、つまり、ビットスライスフィードバックプログラムを形作る数のそれぞれの一部又は全部が、アドレス値として機能する。
【０１７４】
しかしながら、ビットスライスフィードバックプログラムを形作る数は、ビットスライスフィードバックプログラムを含む様々なメモリ位置にアクセスするためのアドレス位置にとって全てのものが存在している訳ではない。正確には、ビットスライスフィードバックプログラムに関するアドレス値の一部は、「外部」世界からの信号によって提供され、この信号は、当初アナログである場合には、適切にデジタル化される。この後者の構成要素――「外部」世界からのデジタル化された入力――に関して言えば、この入力によって、ビットスライスフィードバックプログラムは、分岐点と呼ばれるものを有すること、つまり、「意志決定」処理が重要な役割を果たすプロセッサ−プログラム内のポイントを有することが可能となる。
【０１７５】
この説明が示すように、このタイプのプログラムの実施は、プログラムシーケンスにおける次の数字を、プログラムシーケンスにおける現在の数字（全てのビットスライスフィードバックプログラムに組み込まれる即時フィードバック）と、「外部」世界からの「正確な」デジタル化された入力との組み合わせによってアドレス指定されるメモリ位置に格納させることで達成される。
【０１７６】
このビットスライスフィードバックプログラムの単純な説明により、ビットスライスフィードバックプログラムの性質について、ここで主張している事柄は、次のように言い換えることができる：ビットスライスフィードバックプログラムを形作るアドレス値の連続は、いかなる形においても、直線的な数字の連続にする必要はなく、つまり、このアドレス値の連続は、一般に、１、２、３、４、．．．．の形態にはならない。
【０１７７】
そして、以下の例を考慮して、よりよく、これが何を意味するかについて理解するために。事項の請求項(2)および(6)の汎用ＦＩＳプロセッサユニットを設計した、「主たるビットスライスフィードバックプログラムメモリーシステム」が１６ビット語を使用する用提案したのはその命令セットをコード化する。語のこの容積によって請求項(2)および(6)の汎用ＦＩＳプロセッサユニットがその「主たるビットスライスフィードバックプログラムメモリーシステムのための最高65,536の内部メモリロケーションを有することができると上で説明した。」、命令セットのさまざまな指示の全てを実行するために用いるコードの全てが見つかることになっているこのメモリ空間の範囲内にそれはある。
【０１７８】
さまざまな指示のためのコードのこれらのさまざまなシーケンスが必ずしも線形数のシーケンスと一致しそうであるというわけではない。それは、された指示のためのコードのシーケンス−我々に特定の種類の完了する5つの内部状態を必要とする移動機能を言わせる−おそらく、メモリロケーション00234および00239間の「主たるビットスライスフィードバックプログラムメモリーシステム」。意見のメモリ回路の範囲内で、順番に見つけない実施例。ラザー、内部状態力始まりで第1であるもの、意見、00234で。しかしそこから、例えば、この指示のための次の2つの内部状態がメモリロケーション36,345および36,346へジャンプすることができること。36,346から、この特定の移動命令のためのビットスライスフィードバック・プログラム・シーケンスはそれからメモリロケーション54,978へ行くかもしれない。最後に、この移動のためのコード・シーケンスはメモリロケーション29,001で終わるかもしれない。
【０１７９】
それから、もちろん、請求項(2)および、停止コマンドおよびリブート・コマンドの可能な例外については、(6)の汎用ＦＩＳプロセッサユニットの命令セットの全ての指示のシーケンスにおける最後のステップは「基本的な制御メモリーシステム」に「主たるビットスライスフィードバックプログラムメモリーシステム」請求項（39）によって「残りの汎用ＦＩＳコンピュータ」から「汎用ＦＩＳプロセッサユニット」まで送信される次の指示を待つように指示させることになっている。一旦「主たるビットスライスフィードバックプログラムメモリシステム」が次の指示を受け入れるならば、それはそれからその特定の指示のための特定のビットスライスフィードバック符号に目を通す、、そして、このような方法で、このコンピュータシステムはプログラムを占める指示の与えられた一組で、着実に自分の道を動かす。
【０１８０】
この特定の仮定的移動命令のための仮定的コードに関しては、それが非常に簡潔な形式において記録されることができる。そうすることにおいてより明らかに、特定のビットスライスフィードバック・プログラムのためのコードが線形数のシーケンスにおいてどのようにある必要はないか確認することができること。この特定の仮定的コード・シーケンスの簡潔な形式がある。そして、続く：
コード・シーケンスのためのステップの数内部状態（絶対アドレス値）（相対アドレス値）
2005505049.tif 000002
コンピュータに含められることが、一般に、一連の数でないと理解することに関する、もちろん、十進形式に書かれる。むしろ、数は、一般に、二進記数法に従って建設されたそれらのコンピュータのために最少のバイナリのフォーマットにおいてある。
【０１８１】
ワイジャンプ
次に、「一次ビットスライスフィードバックプログラムメモリシステム」にロードされるビットスライスフィードバックコードにおいて、なぜこのようなジャンプが存在することになるかに関して言えば、これには基本的な二つの理由が存在する。第一のものは、多くのビットスライスフィードバックプログラムに共通するものである。殆どのビットスライスフィードバックプログラムを重要なものとするためには、そのプログラミングに、「外部」世界からの入力に基づいて行われる決定に関する能力を含める必要がある。これを可能にするために、プログラムは、一つ以上の分岐点を有する必要がある。つまり、プログラムは、プログラムルーチンの特定の接合点において、二つ以上の異なる方向の一つに進むことが可能でなければならない。ビットスライスフィードバックプログラムにおいて、このリダイレクションの処理を達成するために、プロセッサプログラムは、ビットスライスフィードバックプログラムを含むメモリシステム内の二つ以上の可能な位置の一つに進むように、コンピュータを方向付ける必要がある。しかしながら、異なるメモリ位置は、異なるアドレス値を意味する。したがって、これは、ビットスライスフィードバックプログラムに関する数字の連続が、整然とした直線的なものではなくなることを意味する。
【０１８２】
これがビットスライスフィードバックのためのコードがプログラムするという第1の理由であるように−「主たるビットスライスフィードバックプログラムメモリーシステム」の範囲内で配置されるプロセッサ-プログラムの1つのメモリシステムはまとめられる一連のビットスライスフィードバック・プログラム、または、線形数のシーケンスにおいてない：「意思決定」プロセスに。
ビットスライスフィードバックコードにおける直線的なアドレスシーケンスからの逸脱が存在する可能性がある第二の理由は、特定のタイプの「一次ビットスライスフィードバックプログラムメモリシステム」に特有のものとなる。特に、この「一次ビットスライスフィードバックプログラムメモリシステム」のグループは、請求項（３９）で述べるように、様々なタイプの現在製造されている汎用ＦＩＳマイクロプロセッサの様々な命令セットを、可能な限り厳密に――場合によっては正確に――模倣できるように設定される。
【０１８３】
この模倣を行うためには、こうした様々な請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットの「一次ビットスライスフィードバックプログラムメモリシステム」内のメモリ位置の一部を、様々な命令に関する開始点として要求される必要があり、この命令は、移動、ビットスワップ、ワードの右シフト、ワードの左シフト、その他である。
【０１８４】
または、他の方法でそれをするために、1が回れ右をするときに、書かれるさまざまなビットスライスフィードバック・プログラムの全てを作成することは彼の新型の「汎用ＦＩＳプロセッサユニット」（他の「汎用ＦＩＳプロセッサユニット」を模倣するように設計されている汎用ＦＩＳプロセス）のための命令セットを占めるさまざまな指示の全てを運び出す、模倣されている「汎用ＦＩＳプロセッサユニット」の命令セットの範囲内で含まれる全ての指示の出発点と一致する内部状態の全てを避けるような方法で、あなたはこのコードを作成しなければならない。模倣された指示の出発点のこの回避において、「主たるビットスライスフィードバックプログラムメモリーシステム」のさまざまなビットスライスフィードバック・プログラムのためのコードが、その結果、とびまわる。
【０１８５】
それで、これらは、一般に、良い整然としたビットスライスフィードバック規約を請求項(2)および(6)の汎用ＦＩＳプロセッサユニットのための命令セットのさまざまな指示のためのビットスライスフィードバック・プログラム用に記述することが可能でない2つの基本的理由である。それはそうである、うまく線形数のシーケンスに適合するコー
【発明を実施するための最良の形態】
【０１８６】
これらのうちで図1、これらの基本的思想の応用が開始する「残りの汎用ＦＩＳコンピュータ」の間で矢を最初に考慮することによって最高のモードのこの議論および「汎用ＦＩＳプロセッサユニット」にこの議論が一般の第1の世代において「パワーバス」から始めると答えることはFISビットスライスフィードバック・プロセッサ/コンピュータを決意する今、これらの第1のコンピュータ・システムがトランジスタ技術の現代を利用して。これは、3ボルト15ボルトまでもまたがって、パワーバスがさまざまな典型的電圧レベルで電力を提供することを意味する。
【０１８７】
このバス・システムの構造が元々最もハードウェアのコストを最小化したいという願望にかなうように設計されていて「データ入/出力バス」のための、論理回路で確立されるプロセッサ周辺で造られるコンピュータで、現在、それをこれにするこのバスが持ってくる2つのサブシステム：これへのダウンを分解されなければならなくて、汎用ＦＩＳプロセッサ・データおよび指示から移らなければならないという、更に、アドレス指定値を汎用ＦＩＳプロセッサに甦らせることはRAMおよびI/Oシステムにアクセスすることを必要としたという上の初期に決定した。第２のサブシステム（アドレスバスと呼ばれている）はRAMシステムかI/Oシステムにアドレス指定値を汎用ＦＩＳプロセッサから移すために用いた、、そして、一般に、各々のうちの1つだけがあった。
【０１８８】
そして、論理回路から作り上げられる汎用ＦＩＳプロセッサが進んで、改良されたので、ほとんどの場合、このシステムは「データ入/出バス」のためのこの基本的構造に対する、、各々64本の線から成るデータおよびアドレス指定バスにとって、インテルから第1のマイクロプロセッサの4ビット長から成長することに続けた。
【０１８９】
特に算数算出に関して、この種の「データ入/出バス」工場を有するために、論理回路から作り上げられる汎用ＦＩＳプロセッサについては少なくとも2台の内蔵レジスタ（単生児メモリとしてこの特許出願において識別されて）が存在することが必要であられたことはプロセッサの範囲内で造る。これらの内蔵レジスタで第1のものはRAMシステムかI/Oシステムに放送されるアドレス指定値をアドレスバスにするために用いた。第２の内蔵レジスタが算数算出、論理プロセスおよびビット操作を行うために使われた。This第２の種類の内蔵原簿はアキュムレータと呼ばれている若干のコンピュータシステムにおいてあった。
【０１９０】
そして、これらの算数算出、論理プロセスおよびビット操作に関して、アキュムレータがALUを送信されることになっている2番号のうちの1つを受信して、保つためにしばしば2つの機能：第一に貢献したこと。第２に、アキュムレータはALUによって発生する結果を保つために用いた。
【０１９１】
そして、RAMまたはI/Oシステムに、戻る答えを取り出すために、それが格納されることができる、そして、他の算数算出がされることができるために、論理回路から作り上げられるFIISプロセッサはそれから前記RAMまたはI/Oシステムに、データバスの上の内蔵レジスタの価値を移す他の指示を実行することを必要とする。
その時、最も新型のコンピュータを設計する方法の問題に変化することは、請求項(2)および(6)に従っている汎用ＦＩＳプロセッサユニット周辺で造った。認識する必要のある第一のポイントは、請求項（２）及び（６）に従った汎用ＦＩＳプロセッサユニットを設計及び構築することがどれほど容易であるかである。考慮するべき第二のポイントは、ハードウェアがどれほど安価になるかである。最後に、二つの数字をＲＡＭからＡＬＵ／数学コプロセッサへ一度に持ち込むことが可能である場合、ＡＬＵ／数学コプロセッサからの結果を即座にＲＡＭに受け入れさせることは、ＡＬＵ／数学コプロセッサの機能を処理する上で最良の理論上のアプローチとなることを認識しておく必要がある。
【０１９２】
こうした三つの洞察を考慮することで、一つのデータバスのみを使用することは、「データ入出パワーバス」の設計に対する最適なアプローチではないことが認識できる。実際には、最適な条件は、「データ入出パワーバス」に組み込まれた三つのデータ転送サブシステムが存在する状態である。こうした仕組みにより、「データ入出パワーバス」の前記データ転送サブシステムのうち二つは、請求項（２）及び（６）に従った汎用ＦＩＳプロセッサユニットに組み込まれたＡＬＵ／数学コプロセッサにデータを直接供給するために使用することができる。これは、データを一度に一つずつ運び、第一の数字を内部レジスタに格納しておくという旧式の要件を軽減する。そのため、第三のデータ転送サブシステムにより、この新しいコンピュータシステムは、ＡＬＵ／数学コプロセッサが算術計算、論理処理、又はビット操作のいずれかを完了した時点で、ＡＬＵ／数学コプロセッサ出力を、内部レジスタに格納する必要なく、「残りの汎用ＦＩＳコンピュータ」のＲＡＭ又はＩ／Ｏサブシステムのいずれかに転送することができる。
【０１９３】
この第一の世代の製品のこうした三つのデータ転送バスサブシステムの構造に関して、これらは、サイズ及び機能が同一となる。サイズに関しては、少なくとも論理回路から構築された現世代の汎用ＦＩＳプロセッサにおいて見られる最大の浮動小数点演算機能――Ｍｏｔｏｒｏｌａ  Ｒｉｓｋ汎用ＦＩＳプロセッサ及びＴｒａｎｓｍｅｔａのＣｒｕｓｏｅの計算能力等――に匹敵させるためには、少なくとも１２８ビット幅が必要となる。１２８ビット幅では、こうした転送サブシステムは、特に整数演算の計算に関して、１６の８ビット計算、八つの１６ビット計算、四つの３２ビット計算、二つの６４ビット計算、又は一つの１２８ビット計算が実行可能となる。そのため、これを、こうしたデータ転送サブシステムのサイズにするべきである。
【０１９４】
セクション「コンピュータシステムズのブラックボックスのコミュニケーションCの自然および歴史」で述べたように、「残りの汎用ＦＩＳコンピュータ」の内部構造体が、この位置まで、論理回路、そのコストおよび設計のその問題点から作り上げられる汎用ＦＩＳプロセッサユニットの構造によって構築される規制によって口述されたこと。説明されてちょうどのこれは、1つのデータ転送サブシステムおよび1つの出力されたアドレス指定サブシステムに順番に構造および「データ入/出バス」システムの容積を制限した。
【０１９５】
しかし、そのことはまた、ちょうど説明された、それはそうする、上の理論上のベース、2が使われることができた所で、この「データ入/出バス」システムが3つの大きいデータ転送サブシステム（128本の線各々）を有する請求項(2)および(6)のこの第1の生成汎用ＦＩＳプロセッサユニットで造られる場合、よりよい。同時に結果を発送するために算術機能および1のための数を持ち込むためにために。「データ入/出バス」システムのためのこの装置の完全な用途を作ることが可能である。「残りの汎用ＦＩＳコンピュータ」のRAMおよびI/Oの構造は、変わらなければならなくて、改善された。この特許出願（論理回路から造られるプロセッサが使用する汎用ＦＩＳについて造られる大多数のコンピュータ、しかし、一度にわずかに1番号を現在の「データ入/出バス」システムの1つのデータ転送サブシステムに置くことができるわずかに1つの制御システム、制御システムを有するRAMのRAM、バンクの1つの大量のバンク）を書く時、請求項(2)および(6)の汎用ＦＩＳプロセッサユニット周辺で造られるこの新型のコンピュータのこの第1の世代の、「データ入出パワーバス」の三つのデータ転送サブシステムを十分に活用するためには、「残りの汎用ＦＩＳコンピュータ」内に、少なくとも三つのこうしたＲＡＭサブシステムが存在する必要がある。こうしたＲＡＭサブシステムのそれぞれは、この新しいタイプの「データ入出パワーバス」の三つのデータ転送サブシステムのいずれかとリンクする能力を有する必要がある。これは、図２２に示すバッファブリッジを通じて行われる。この図において確認されるように、所定のＲＡＭが所定の瞬間にどのデータ転送サブシステムとリンクするかについては、マスタコントローラの方向を通じて決定されることになる。
【０１９６】
今、可能な「残りの汎用ＦＩＳコンピュータ」（この新型のコンピュータシステムの範囲内で3つ以上のRAMシステムを有することのそれ）のこの大きな変化をする。
【０１９７】
ＲＡＭのアドレス指定を処理するサブシステムは、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットに基づく、この新しいタイプのコンピュータシステムの第一の世代では、多数のスタンドアロンユニットとなる。こうしたスタンドアロンユニットは、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットによって、「遠く」から制御され、一つのこうしたスタンドアロンアドレス／アクセスユニットは、ＲＡＭサブシステムのそれぞれと、「残りの汎用ＦＩＳコンピュータ」に存在するＩ／Ｏサブシステムのそれぞれのものとに割り当てられることになる。
【０１９８】
それがx86汎用ＦＩＳプロセッサの最新版に組み込まれる現在のアドレス指定システムと同じように、若干の位置を有して、サブシステムを単独で対象にしているこれらのスタンドの設計のための現在に始める、RAMおよびI/Oのためのサブシステムを単独で対象にしているこれらの新規なスタンドが、『ページングの用途に作る』個人的にオペレーティングシステムの現代のマルチタスク技術にリンクされるテクノロジー技術。これはよりこの「ページング技術」意志の用途に含まれる。そして、変えるアプリケーション・モード（この特許出願の初期に説明した）で動作している方法を予防する「ロック」はそれが作用している「ページ」である。これは機構意志を締め出す「アプリケーションプロセス」が新しいページを対象にすることを望むときに、それがオペレーティングシステムでそうすることを確認する。「新しいページ」に対処する努力が常に検査の全てに通すこの「アプリケーションプロセスのもの」および釣合いはオペレーティングシステムの範囲内で造った。また、さまざまなRAMのための装置を単独で対象にしているこれらのスタンドおよび「残りの汎用ＦＩＳコンピュータ」に住んでいるYOシステムは事実、以前に説明されるように、2つの幅広い副アドレス指定サブシステムに分類される−ほとんどの場合、オペレーティングシステム過程の間使われる一つ。第２はアプリケーションプロセスのためのRAMおよびI/Oシステムのアドレス指定を提供する。請求項(2)及び（6）の汎用ＦＩＳプロセッサユニット周辺で造られるこの新型の汎用ＦＩＳコンピュータの第1の世代および、上記したように、それらのターン（アドレス指定サブシステム意志の各々これらの2つの幅広いクラス）はこのような方法で、各々のRAMおよび入出力サブシステムのための4つの別々の独立アドレス指定サブシステムがこの最高のモード・アプリケーションの「残りの汎用ＦＩＳコンピュータ」の範囲内であるために、2つの更なるサブシステムに分類されてある。
しかしながら、ＲＡＭ及びＩ／Ｏサブシステムのそれぞれに関して多数のアドレスサブシステムを有することに加えて、本特許出願においてアクセスサブシステムと呼ばれる第二のサブシステムのセットを設置する必要がある。なぜ第二のタイプの制御サブシステムをＲＡＭ及びＩ／Ｏサブシステムに追加し、アドレスサブシステムと連動させる必要があるのかについて理解するには、この最良の形態の応用において、「データ入出パワーバス」のデータ転送サブシステムが１２８ビット幅となることを思い出す必要がある。この場合、ＲＡＭ及びＩ／Ｏは、当初、１２８ビットの「チャンク」でデータを送出することになる。しかしながら、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットのいずれかに、１２８ビットより小さな増分（つまり、８ビット、１６ビット、３２ビット、又は６４ビット）でデータを供給する必要がある特定の状況が存在する。
【０１９９】
例えば、所定のＲＡＭサブシステムからの出力が８ビットワードに分割される場合――例えば、ＡＳＣＩＩ文字で構成されるテキストファイルを処理及び修正することなった時――には、前記ＲＡＭからの１２８ビット幅の出力には、１６のこうしたワードが存在することになる。請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットを中心に構築された、この新しいタイプのコンピュータの第一の世代の動作においては、こうした１６の８ビットワードのそれぞれを、並列の形式ではなく、連続的に、データ転送サブシステムに供給し、更にはここから受領する必要のある時期が存在する。
【０２００】
そのため、一度に一つの大きな１２８ビットのシーケンスとして（つまりパラレルモード）又は８ビットワード等の一連の小さなワードとして（つまりシリアルモード）のいずれかで、ＲＡＭとの間でデータを送受信可能なこうした状況に対処できるように、この新しいタイプのコンピュータは、「残りの汎用ＦＩＳコンピュータ」のＲＡＭ及びＩ／Ｏサブシステムのそれぞれに関する全体的な制御サブシステムに、多数のこうしたアクセスサブシステムを導入する必要がある。こうしたアクセスサブシステムは、ＲＡＭ及びＩ／Ｏサブシステムにおいて必要な形式でデータを解析して入出力すること、つまり、１２８ビット、６４ビット、３２ビット、１６ビット、又は８ビットのシーケンシャルストリームとしてデータを送受信できることに責任を有する、制御サブシステムとして機能する。
【０２０１】
アドレシングサブシステムと同様に、この新しいコンピュータシステムの第一の世代の様々なＲＡＭ及びＩ／Ｏサブシステムに関するこうしたアクセスサブシステムは、四つの別個の独立したサブ−サブシステムに分割され、二つは、オペレーティングシステムが様々なＲＡＭ又はＩ／Ｏサブシステムから出る、又はこれらに入る、１２８ビットのデータに対する多数のアクセスを有することを可能にし、別の二つは、所定のアプリケーションが様々なＲＡＭ又はＩ／Ｏサブシステムとやり取りするデータを解析する二つの独立した手段を有することを可能にする。
【０２０２】
「残りの汎用ＦＩＳコンピュータ」に含まれる様々なＲＡＭ又はＩ／Ｏシステムに関するこうした四つの別個の独立したアドレス／アクセスサブシステムの正確な構造に関して、これらは互いに同一となる。これらの構造は、こうしたＲＡＭ及びＩ／Ｏシステムのそれぞれに関するアドレス機能を制御するものと同じビットスライスフィードバックシステムによって制御される多数のビットマップメモリ回路によって構成される。
【０２０３】
汎用ＦＩＳプロセッサに組み込まれるシステムから、様々なＲＡＭ又はＩ／Ｏシステム内の様々な別個の独立したアドレス／アクセスサブシステムへと進む、ＲＡＭをアドレス指定する方法における変化により、別個のアドレスバスシステムを有する必要性は存在しなくなる。汎用コンピュータの現在で過去の世代は論理回路から造られるFISプロセッサを中心につくった。正確には、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットの第一の世代は、「データ入出パワーバス」に関する三つのデータ転送サブシステムのいずれか一つを利用して、「残りの汎用ＦＩＳコンピュータ」内の様々なＲＡＭ及びＩ／Ｏシステムに組み込まれた様々なアドレス／アクセスサブシステムに、アドレス値を伝送する。
【０２０４】
三つのＲＡＭシステムより多く
その第1の世代の最少で、この新規なコンピュータシステムのための最良の形態のこの議論においてそれほど遠くこの第1の生成システムが結果を同じ前記ALU/Math-コプロセッサから取り出すためにALU/Math-コプロセッサおよびこれまでデータを供給するために少なくとも3つのRAMサブシステムを含まなければならないと認識された。
【０２０５】
しかし、請求項(2)および(6)のこの新規な汎用ＦＩＳプロセッサユニットに基づいて、この新型のコンピュータの全体的な機能性および目的を調べることで、それはこの新規なコンピュータ・システムの第1の世代に組み込まれることを必要とする。「残りの汎用ＦＩＳコンピュータ」には、更に二つのＲＡＭシステムを含める必要があると考えられる。その第一のものは、システム上で実行されている全てのプログラム（つまり、命令及びアドレス値）を格納するために使用される。
【０２０６】
「残りの汎用ＦＩＳコンピュータ」内の第二のＲＡＭシステムは、論理回路から構築される現在の汎用ＦＩＳプロセッサにおいて非常に基本的な役割を果たす内部レジスタを、この新しいタイプのコンピュータシステムでエミュレートする場合に、この請求項（２）及び（６）の新しい汎用ＦＩＳプロセッサユニット内で必要となる。このＲＡＭに関しては、この新しいコンピュータシステムの全体的な性能を阻害しないように、この請求項（２）及び（６）の新しい汎用ＦＩＳプロセッサユニットと同様の速度である種類のものにする必要がある。
【０２０７】
Ｉ／Ｏサブシステムに関して、この新しいコンピュータの第一の世代は、二つを有することになる。これにより、システムに配置された様々なＩ／Ｏデバイスが二つのＩ／Ｏサブシステム間で適切なバランスを保つと仮定すると、一つのＩ／Ｏシステムから別のものへのデータの迅速な転送が可能になる。この新しいコンピュータの第一の世代に関する「残りの汎用ＦＩＳコンピュータ」の全体的な構造は、図２６に表示されている。
【０２０８】
制御バス
論理回路から造られる汎用ＦＩＳプロセッサ周辺で構築されるコンピュータシステムで、図1に示される制御バスの構造に関してはそれが常にこの通信システムの最終的な構造に関しては最終的な調停者であったプロセッサであったこと。しかし、前述したように、汎用ＦＩＳプロセッサがビットスライスフィードバック・メモリ回路およびビット-マッピング回路から堆積した単純性については、これはもはやケースでない。ラザー（最初の理論上の考慮に基づく）、この新型のコンピュータの設計の原動機はプロセッサのそれで実際にもはやない。ラザー、制御バスの設計の原動機が事項において「残りの汎用ＦＩＳコンピュータ」の中で、それが「残りの汎用ＦＩＳコンピュータ」のRAMおよびI/Oシステムの範囲内で、独立アドレス指定/接近しているサブシステムに降りたということである。
【０２０９】
割り込みリクエストバス
最後に「汎用ＦＩＳプロセッサユニット」および「残りの汎用ＦＩＳコンピュータ」間の矢の最後。ＩＲＱバスは、この新しいタイプの汎用コンピュータシステムでは、現在の多くのコンピュータシステム、ｘ８６タイプのマイクロプロセッサを中心に構築されるものに比べ、サイズが増加する。ＩＲＱの矢印印内のラインの数を増やすことで、この新しいタイプの汎用コンピュータは、衝突のように、少ないＩＲＱを有することにより時折発生する問題に全般的に直面しなくなる。
【０２１０】
汎用ＦＩＳコンピュータビットスライスフィードバックプログラムプロセッサユニット
そのため、この新しいタイプのコンピュータシステムに関する最良の形態の設計のこの第一の世代において、現在汎用ＦＩＳプロセッサと呼ばれるものへと発展した三つの主要な構成要素（アドレスシステム、ＡＬＵ／数学コプロセッサ、及びマスタコントローラ）の第一のものは、内部構成要素ではなくなることになる。上記したように、アドレス指定システムは、請求項(2)および(6)のこの新規な汎用ＦＩＳプロセッサユニット周辺で造られる新規なコンピュータシステムのこの第1の世代において、現在2つのシステム：アドレス指定サブシステムおよび接近しているサブシステムのそれから成る獲得を制御する多数の独立のチップおよび「残りの汎用ＦＩＳコンピュータ」の範囲内のRAMおよび入出力サブシステムの範囲内のデータの普及に変換する。
しかしながら、こうしたアドレス／アクセス機能を行う回路が汎用ＦＩＳプロセッサ自体の直接的な部分ではなくなったとしても、こうしたスタンドアロンのアドレス／アクセス回路は、あらゆる指示及びデータ、及びしたがって制御を、「汎用ＦＩＳプロセッサユニット」から、「データ入出パワーバス」及び「制御バス」を経由して、依然として受けることになる。こうした制御及び指示を提供する「汎用ＦＩＳプロセッサユニット」の一部に関しては、この請求項（２）及び（６）の新しい汎用ＦＩＳプロセッサユニットのマスタコントロールユニットであり、上記のように、「一次ビットスライスフィードバックプログラムメモリシステム」及び「基礎制御メモリシステム」の両方で構成される。
【０２１１】
ＡＬＵ
ＡＬＵの様々な構成要素（整数加算器、２の補数、左右のワードシフタ、左右のワードローテータ、増分、減分、論理機能（ＡＮＤ、ＯＲ、及びＸＯＲ）、バイト及びビット操作、バイト及びビットコンパレータ）の説明は、こうしたサブシステムのうち使用されることが多いものの一つである整数加算器から始める。
【０２１２】
整数加算器
請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットに基づく、この新しいタイプのコンピュータに関するこのサブ−サブシステムの最良の形態の設計は、図３乃至６に提示されている。このＡＬＵの構成要素内に存在する様々なメモリ回路に書き込まれることになるコードに関して、このコードは、単純で容易に生成されるべきである。
【０２１３】
かつて、基本的プロセッサについての知識に精通している個人が同じくビット-マッピング方法およびビットスライスフィードバック・プログラミングを造る方法を構築することは ― 上で明瞭に表現されるにつれて ― 自然の中である、そして、また、それらの各々がこの整数加算器（それは、コントローラがあるマスターが提供するものである）のさまざまな構成要素の間で起こることになっている動きと同様にサーブすることになっているこれらのさまざまな前記メモリ回路およびさまざまな機能のレイアウトを理解することなる。このコードは、この種の個人に、単純で容易に生成されるべきである。 そして、このコードがこの前記知識において精通しているこの種の個人のために、生じるまっすぐなフォワードであるというこの仮定に基づいて、整数加算器のためのコードが所与の下記が、この特許の提示時にそして、この後、請求項(1)および(6)に従って造られるFISプロセッサに基づいて、汎用ＦＩＳコンピュータの該新しくて、生き残れて完全には機能的なタイプを構築するために用いることができると主張する証明を決めるためにこの特許出願の提出の範囲内で含まれる必要はないと仮定される。
【０２１４】
そして、加算器がまた、請求項(1)および(6)に従って造られるFISプロセッサに基づいて、この新型のコンピュータのこの最高のモード使用に組み込まれる他のコンポーネントの全てのためのコードに関して、作られる整数のために、コードが作成されることができる容易さに関するこの仮定。そして、これ、理由はこのコードがこの最初の特許出願に示されない理由である。この前記コードの多くがすでに生じたと述べなければならない。まだ生じるコードの剰余がそうする。加えて要するに注文する、それほど生じる。所与の下記の有用性の証明を決めるのに必要なIfは特許承認のために、これまで完了されるコードの全てが、請求次第、提供されることができて、このことによりこの前記特許出願に含まれることができると主張する。残ることは生じるためにまだ符号化するOfすぐに生じるために、それがそのように進められることができるその完成、、もしそうならば要請される。
【０２１５】
整数加算器に関して、このＡＬＵの構成要素は、ＡＬＵの他の全てと同様に、最初に、一連のサブメモリ回路に分割する必要がある。これは、システム全体で使用されるメモリの量を妥当な境界内に維持しつつ、二つまでの１２８ビットの数（二進法で測定される）の加算が可能な整数加算器を有すること等、十分な機能を達成できるように行う必要がある。しかしながら、整数加算器システム全体を多数のサブシステムに分割するためには、図３及び６に示すように、一つのサブ加算回路からのキャリオーバビットを別のものにロールオーバして加算する処理を行う必要がある。しかしながら、こうしたキャリオーバビットの様々なロールオーバ加算を実行する際には、整数加算器全体の計算速度は、減少することになる。
【０２１６】
しかしながら、整数加算器の機能性を大幅に改善しつつ、多数のサブ加算回路が全体的な整数加算を行うように設定することがスピードに与える悪影響を大幅に減らすことが可能な、整数加算器の設計におけるいくつかの特定の事柄が存在する。こうした特定の設計の第一のものは、１２８ビット整数加算器を多数の基本加算ユニットに分割することであり、基本加算ユニットのレイアウトは図３に表示されている。キャリオーバビットのロールオーバ加算によって発生する時間的な悪影響を低減することが可能な第二のステップは、本特許出願において、図３に示すキャリオーバ計算メモリと呼ばれるものを導入することによる。
【０２１７】
キャリオーバ計算メモリの使用を通じて加算処理における多数のロールオーバが低減できる理由は、二桁より大きな二つの数のバイナリ加算だけでなく、基部に関係のない「妥当な」サイズの全ての加算に内在する優れた特徴である、二進法に適用される、この加算の優れた特徴を説明するために、図３の基本加算ユニットについて考える。
【０２１８】
この回路レイアウトにおいて、加算は、三段階で実行される、基本加算ユニットの第一の段階は、二つの部分から成り、第一に、加算される数が四つの４ビットのセットに分割され、その後、このそれぞれがこの前記第一の段階の第二の部分に渡され、この部分は四つのビットマップメモリ回路から成る。この四つのビットマップメモリ回路で生成されたものは、次に、二つの二進数のセットにそれぞれ分割される。各ビットマップメモリ回路のこうしたビットのセット（各セットに４ビット）の第一のものは、基本加算ユニットの第三のステージに直接渡される。第一の段階の各ビットマップメモリ回路からの第二のビットのセット（それぞれ２ビット：一つのキャリオーバビット及び一つの「警告ビット」）は、基本加算ユニットの第二の段階に渡される。
【０２１９】
基本加算ユニットの第二の段階は、図３に示すように、キャリオーバ計算メモリで、単純に別のビットマップメモリ回路である。このキャリオーバ計算メモリの目的は、基本加算ユニットの第一の段階の四つのメモリ回路全てからのキャリオーバビット及び警告ビットの両方と、図６に示すように、多数のこうした基本加算ユニットを共に連鎖させるために使用されるキャリオーバビットとを取り出すことであり、こうした全ての入力ビットを使用して、１クロックサイクルと同等のものにおいて、この基本加算ユニットの第三の段階を形成する四つのビットマップメモリ回路で、どのキャリオーバビットが使用されるかを決定する。同時に、この第二の段階は、この基本加入ユニットに関する全体的なキャリオーバビットの役割を果たす一つ又は二つのキャリオーバビットも生成する。なぜ二つのキャリオーバビットが存在し得るかに関しては、この基本加算ユニットが、一つの１６ビット加算又は二つの８ビット加算を行う加算ユニットとして実行できるためである。後者のケースでは、二つの全体的なキャリオーバビットが、各基本加算ユニットに関して生成される。
【０２２０】
図３に示すような第三の段階の加算器のそれぞれに関するキャリオーバビットの計算において、こうしたロールオーバの数の減少を可能にするものは、第一の段階を形成する四つのメモリ回路のそれぞれにおいて、出力数の２５６の組み合わせのうち１６のみが、何らかの形で、１を追加されたキャリオーバビット値を有することで影響を受ける点である。そのため、キャリオーバビットに警告ビットと呼ばれる第二のビットを導入した場合、第三の段階の基本加算ユニットに関して、四つのメモリ回路に関するキャリビットの全てを一度に計算することが可能になる。その後、この前記基本加算ユニットに関する全体的なキャリオーバビットを同時に計算することも可能となる。「キャリオーバ計算メモリ」によって一度に計算され、図３に示すように、適切なキャリオーバビットが第三の段階の基本加算ユニットの様々なメモリ回路に送られる、こうした五つ又は六つのキャリオーバビットの全てにより、この前記加算ユニットの第三の段階では、１６ビット（又は二つの８ビット）加算の最終結果を計算することが可能となり、これを１クロックサイクルと同等のものにおいて行うことができる。そのため、これにより、この１６ビット基本加算ユニットの設計では、計算を完了させるためにそれぞれのキャリオーバを隣のビットマップメモリ回路まで直接的に伝達する場合に要することになる４クロックサイクルではなく、３クロックサイクルと同等のものにおいて、この整数加算を実行することができる。
【０２２１】
この基本加算ユニットを基本的な構成単位として、上記のように、全体のキャリオーバビットによって、図６に示すように、これらを連鎖させることが可能である。図６に示すように、八つのこうした基本加算ユニットを連鎖させる時、このシステムは、二つの１２８ビットのセットを取り込むことが可能であり、多数の異なるタイプの整数加算、つまり、１６の８ビット加算、八つの１６ビット加算、四つの３２ビット加算、二つの６４ビット加算、又は一つの１２８ビット加算を実行する。
【０２２２】
任意の瞬間に、こうした加算のどれが実行されるかについては、図４に示すような、加算器コントローラビットスライスメモリシステムによって制御されることになる。この後者のシステムは、次に、図４に示す制御ラインによって持ち込まれた数によって命令を受領し、このラインはマスタコントロールシステム内部を起源とし、このシステムは、次に、任意の瞬間に実行されるプログラムからの指示を受領する。
【０２２３】
現在、この上記のされた議論で、「等価な」クロックサイクルの概念が使われた。「等価なクロックサイクル」のこの概念が使われる理由はある。−その理由は、次のことにある。
【０２２４】
図３、５、及び６に表示されるビットマップ回路を通じた情報の流れは、実際には、任意のクロック信号による制御を受けない。つまり、こうしたビットマップ回路内の全てのメモリ回路は、クロックレスである。しかしながら、このビットマップ回路を制御する加算器コントローラビットスライスメモリシステムは、クロックされる。そのため、加算器コントローラビットスライスメモリシステムの観点では、この整数加算器のビットマップ部分の動作は、この整数加算器のビットマップ部分が作業を完了させるのに十分な時間を与えられるためには、加算器コントローラビットスライスメモリシステムがいくつのクロックサイクルを通過しなければならないかという点において考慮されなければならない。それで、これは等価なクロックサイクルの概念によって意味されることである。
【０２２５】
更に、整数加算器に関するビットマップメモリ回路に適用されるクロックメカニズムが存在しないため、この前記回路は、「常時アクティブ」と呼ばれるものとなる。つまり、このビットマップ整数加算回路への入力が変化すると、この前記回路は、このビットマップメモリ回路が受領している新しい数に関する新しい結果の計算を即座に開始する。請求項（２）及び（６）の汎用ＦＩＳプロセッサユニット内の他の機能にデータを伝達するために「データ入出パワーバス」の様々なデータ転送サブシステム上のデータが変化する度にではなく、整数加算を実行する必要がある時だけ、このビットマップ回路がアクティブになる状態を確保するために、「データ入出パワーバス」と整数加算器のものとの間に配置されたホールド回路、つまり、図６に示すように、「データ入出パワーバス」からの整数加算器に関する新しい入力データを、必要な時は常に捕獲するホールドシステムが存在する。このホールド回路が、加算器コントローラビットスライスメモリシステムによってトリガされるのは、この後者の回路が別の整数加算を実行するためにマスタコントローラにトリガされた時のみである。
【０２２６】
入力ホールド回路がトリガされ、新しい数字セットが残りの整数加算器に導入された後には、整数加算器のビットマップ回路の様々な段階を通じてリップル効果が生じ、第一の段階で開始され、第二の段階へ進んでいく。しかしながら、第一の段階が解決した時でも、第二のステージは、その直後に最終的な出力に到達しない場合がある。一部のケースにおいて、この第二の段階のビットマップ整数加算器回路は、加算器コントローラビットスライスメモリシステムによって、図６に示すように、隣接する基本加算ユニットから受領したキャリオーバビットを受け入れて影響を与えるように指示される場合がある。この場合、この所定の第二の段階は、隣接する基本加算ユニットの第二の段階まで解決しないことになり、一部のケースにおいては、基本加算ユニットの第二の段階自体も、隣接する基本加算ユニットが安定状態に入るまで、解決しない場合がある。そして、64の一組が加算、32ビット加算、１６ビット加算または8ビットの加算を噛んだよりはむしろ、例えば、2 １２８ビット番号が合計されている場合、この小さく波打っている効果は図6に示される全ての8つのベーシック加算器で進行しなければならない。
【０２２７】
八つの基本加算ユニットのそれぞれの第二の段階が、実際に、完全に解決した後、キャリオーバビットに関する安定値が、様々なキャリオーバ計算メモリ上で生成され、これにより、次に、様々な前記八つの基本加算ユニットに対する様々な第三の段階は、安定状態を求めることが可能となる。その後、八つ全ての基本加算ユニットの第三の段階が解決した後、こうした前記第三の段階からの出力は、１×１２８ビット、２×６４ビット、４×３２ビット、８×１６ビット、又は１６×８ビットとなる実行中の整数加算の所定のセットに関する最終的な安定した解答を提供する。
【０２２８】
整数加算器の最後の構成要素は、図５に示すキャリオーバ出力回路のものである。この回路は、二つの目的を果たす。第一に、この回路は、整数加算器において実行される任意の加算がオーバサイズの数、つまり、その時に使用されている所定のサイズのワードに大きすぎて格納できない数を形成するかどうかをマスタコントローラが決定することを可能にする信号のセットを、マスタコントローラに送信する。一部のケースでは、値のオーバランが実行中の計算にとって重要なものであり、したがって、ワードのサイズの増加が必要となる可能性がある。この回路が実行する第二の機能は、任意のＲＡＭシステムにおけるキャリオーバに関する値を、この新しいコンピュータシステムにより格納できるようにすることである。ここでも、このシステム上で実行される一部のプログラムは、こうしたキャリオーバ値に関する用途を有してもよい。
【０２２９】
増分／減分
増分／減分処理は、他の任意の整数加算と同様に扱われるが、相違点が一つある。整数加算器にデータを供給する二つの１２８ビットデータ転送サブシステムの一方に、正又は負の１のセットのいずれかを配置することが可能な、図７に示す単純なメモリ回路が、ＡＬＵ内部に設定される。
【０２３０】
これらの陽性であるか負のものは以下のパターン：1のうちの1つにおいて構築されることができる１２８ビットの+I-1、2 64ビット+I-もの、4 32ビット+I-もの、8 １６ビットの+I-ものまたは16 8ビットの+I-もの。もののこれらの組合せのうちどちらが１２８ビット転送サブシステムを通じて発送されるか、選択がマスター・コントローラがこの前記陽性/負のものメモリ生成プログラム・システムに、その制御ラインを放送するコードで測定される。このもの発生器がまた、他の目的、 0生成プログラムのそれのために使われる。この回路が生成するゼロがそうするがこの新型の汎用ＦＩＳコンピュータ上のさまざまなプログラム運転によって使われる主にオペレーティングシステム。そうこれらのゼロの主要な用途が生成したそれが新規なプログラムによって使われることができる、または、多くのカーネルおよびアプリケーション・プログラムの成功して滑らかな動作に非常に重要である方法、方法が機能するために、断面のRAMを片づけることになっている、そして、サブルーチン。
【０２３１】
２の補数
請求項(2)および(6)の汎用ＦＩＳプロセッサユニットに基づいて、この新型のコンピュータの範囲内で正および負の二進数の間で変わることに関しては、この前記コンピュータシステムは、二つ補足の概念を利用する。これは、この機能を実行する専用の回路、つまり図８乃至１０に示す回路を構築することで達成される。所定の整数を、その２の補数に変換する――したがって、負数にするか、或いは整数に戻す――ビットマップ及びビットスライスフィードバックメモリシステムは、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットに基づくこの新しいコンピュータシステムの第一の世代に関する整数加算器のものと同じ基本構造を有する。すなわち、16の8ビットの転換、8つの１６ビット転換、4つの32ビット転換、2つの64ビット転換または1つの１２８ビット転換の転換を行うややマッピング回路がある。そこはある「整数二つは、ビットスライスフィードバック・メモリ・システムを補足する」、どの種類の転換が場所、ビットスライスフィードバック・メモリに、そのターンで、動いているプログラムからインストラクションを受け取っているマスター・コントローラを経由して、整数加算器回路を直接制御しているビットスライスフィードバック・メモリ・システムの様に、その指示を受け入れているシステムを持っていくことになっているかについて制御する。
整数加算器と２の補数回路との間の二つの主な相違点は、第一に、二つのＡＬＵサブシステムのそれぞれのビットマップ処理及びビットスライスフィードバックシステムの両方のものを形成するメモリ回路に配置されるコードにある。第二の相違点は、２の補数のビットマップ回路が１２８ビットのセットを、整数加算器のように二つではなく、一つのみ必要とすることである。つまり、「データ入出パワーバス」の三つのメイン１２８ビット転送サブシステムの一つからデータを取り出す必要のみを有する。
【０２３２】
整数減算
整数減算の実行に関しては、この機能を実行するための別個の回路セットを設定する必要はない。正確には、マスタコントローラが減算を実行する時に行うべきことは、最初に減算器を２の補数回路に方向付けることである。一旦この数または数（すなわち2 64ビット番号、4 32ビット番号、8 １６ビット番号または16 32ビット番号）の一組がその二つ補足に変わると、減数と一緒に、結果が最終的な違いを生成する整数加算器または違いの一組に通過して、そして再び、マスター・コントローラは、これを監督する転送および加算が処理する後者。
【０２３３】
コンパレータ
ＡＬＵのこの構成要素の基本構造は、図１１及び１２に表示されており、外部ＲＡＭに戻す結果が存在しない点において、整数加算器のものと僅かに異なる。正確には、ビットマップシステムは、１６の８ビット数、八つの１６ビット数、四つの３２ビット数、二つの６４ビット数、又は一つの１２８ビット数の二セットのうち、存在する場合は、どれが互いに等しいかを決定し、等しくない場合は、どれが大きく、どれが小さいかを決定するために、三つのフィルタ段階を有している。ビットマップ整数加算回路と同様に、このビットマップコンパレータ回路は、非同期性にすることができる。
【０２３４】
左右シフタ−左右ローテータ
様々なワードサイズのビットの様々なセットの左右シフトと、同一の様々なワードサイズの同一の様々なビットの左右回転との両方を実行するのに必要となる、図１４乃至１６に表示されるように構築された一セットの回路のみが存在する。
【０２３５】
左右シフト機能が算数を残される3つの基本的副機能：シフトに分類されて、正しい演算を移して、論理的な正しいことを移すことを必要とすると認識しなければならなくて、まず第一に、そのとき、現在、左右ローテイターに関して機能する。それはキャリー、出張キャリーを有する車形の左、キャリー副機能性による車形の右および最後に出張キャリーを有する車形の左で以下の4つの副機能：車形の左に分類される。
【０２３６】
こうする基本的ビット-マッピング回路に関しては、それが図14に示すこと。各々のメモリ回路が第1の段階において含んだこの回路はロールオーバー・ビットをシフト・ローテイトキャリーオーバー計算メモリーに送信する、、そして、ローテイト/シフトがそうな場合、従属するためにどちらか、左、または、右に、このビットはこの第２の段階まで正しいビット（左の最も多くのビットまたは右側の最も多くのビット）を渡すように調整される。回転／シフトが発生する時、図１６に表示するビットスライスフィードバックメモリシステムは、適切な信号を、図１４に示すようなビットマップ回路の第一、第二、及び第三の段階のメモリ回路のそれぞれに送信し、左又は右シフト／回転のいずれかを実行するように指示する。そして、示されるフィードバック・メモリ・システムがまた、算出がシフトである各々の基本的なシフト/ レフト/ライト/ローテイトレフト/ライトユニットの中で、各々の第２が示すと指令するこの前記ビット薄片、または、同じく持ち越しを使用して/その隣接、基礎的なシフトレフト/ライトローテイトレフト/ライトユニットから、ビットを進めるために、回転する。コンパレータ回路及び整数加算器と同様に、この機能のビットマップ回路は、非同期で作動するようにすることができる。
【０２３７】
ＡＮＤ、ＯＲ、及びＸＯＲ
ＡＮＤ、ＯＲ、及びＸＯＲ回路は、ワンズジェネレータと同様に、ビットスライスフィードバックメモリ制御システムを必要としない。この回路が、独自の制御システムを必要としない理由は、こうした全ての処理――１６の８ビットＡＮＤ演算、八つの１６ビットＡＮＤ演算、四つの３２ビットＡＮＤ演算、又は二つの６４ビットＡＮＤ演算――が二つの１２８ビット数に関するＡＮＤ、ＯＲ、ＸＯＲのものと全く同じコードを必要とすることになるためである。そのため、こうした１５種類の機能、つまり五つのＡＮＤ、五つのＯＲ、及び五つのＸＯＲのいずれかを実行するために必要になるのは、このビットマップ回路の一段階に属するホールド回路をマスタコントローラによってクロックさせ、五つのＡＮＤ、五つのＯＲ、又は五つのＸＯＲの結果を取得することのみである。この回路の単純な構造に関しては、図１６及び１７に表示されている。
【０２３８】
しかし、この回路が3つの基本的機能の中でいずれをするかについて決定することに関しては、それはマスター・コントローラに図17（さまざまな基本的な論理回路を言うコード）に示すその出力制御ラインを放送させることによってされる。そして、これらの3つの前記基礎論理学のするように機能する図16に示される。
【０２３９】
ビット操作
ビット操作回路は、整数加算器回路と同様に、その動作を制御するために、図１９に表示する専用のビットスライスフィードバックシステムを必要とする。しかしながら、整数加算器とは異なり、図１８及び２０に示すビットマップ回路は、一段階のみで構成される。この段階の中で、０、１、又はその反対に変化させる必要があるビットのみが変更され、これは１クロックサイクルと同等のものにおいて行われる。
【０２４０】
データ移動（ロードとも呼ばれる）
論理回路から造られる大多数の汎用ＦＩＳプロセッサにおいて、これらの前記汎用ＦＩＳプロセッサ周辺で構築されるコンピュータシステムの全体にわたって、（積んでいる）データを移動する方法が2つの段階プロセスとしてあること。これらの段階で第1のものは、データが移動（ロード）の前に位置した場所から、汎用ＦＩＳプロセッサの範囲内で内蔵レジスタのうちの1台に与えられた1バイトまたは語を持ってくることから成った。この過程における第２のステップがそれからあるが、語の最終的な場所にこのデータを前記内蔵レジスタから動かす、それも少し在宅して存在するRAMの範囲内で場所、または、I/Oシステムのための与えられたポートに通過する。If、この移動（ロード）はブロック運動（ロード）であるそれから、移動することになっている（ロードした）各々のバイトまたは語のためにこの2つの段階過程が繰り返される。
【０２４１】
そして、汎用コンピュータの発現の初期にあらゆる効果が最低限にハードウェアの用途を保つために実行されたので、可動（積んでいる）データがあるこの傾向において、一般の過去のほとんどが論理回路から造られるFISプロセッサを決意する理由は、作動しなければならなかった。そして、そのことは上記を説明した。最低限にハードウェアを保つことにおける大きなステップは、上記のように、2つのものをすることによって達成された。第１にコンピュータはちょうど1台のデータ転送バスに限られていた。第２は、初めから、マイクロプロセッサに組み込まれた全体的なコンピュータ・システム、アドレス指定システムの範囲内で1つのアドレス指定システムだけを有する1つのRAMシステムだけが使われたということであった。それはこれであった1つのデータ転送システム、1つのアドレス指定システムおよびそれが1つの場所から内蔵レジスタおよびデータ転送における多数のステップの用途を移動した1つのRAMシステムの使用するさらに。
【０２４２】
請求項(2)および(6)のこの新型の汎用ＦＩＳプロセッサユニットおよびそれ周辺で造られるコンピュータの最良の形態の、システムが論理回路からできた汎用ＦＩＳプロセッサ周辺で造られるそれらのコンピュータで見つかるこれらの規制のいずれも有しない。「データ入/出バス.」の多数のそこのデータ転送サブシステムが第２にある。そして、多数のRAMおよびI/Oはシステムである。最後に、各々の多数のRAMおよびI/Oシステムはそれらの範囲内で構築される多数のアドレス指定/接近しているサブシステムを有する。
図２６に表示されるＲＡＭ及びＩ／Ｏシステムのレイアウトを調べる時、こうした様々なＲＡＭ及びＩ／Ｏシステムは、請求項（２）及び（６）の汎用ＦＩＳプロセッサユニット自体との間でデータを受け渡す必要性を伴わずに、つまり、データを内部レジスタに持ち込み、その後もう一度送り返す必要なしに、互いに容易にリンクできることが分かる。
【０２４３】
むしろ、起こることができることは、この前記新型の汎用ＦＩＳプロセッサユニットのマスター・コントローラがそれ自身の間でデータの移動（ロード）を行うRAMまたはI/Oシステムのうちの2つに組み込まれる各々のビットスライスフィードバック・メモリコントローラを導くということである、、そして、「データ入/出バス」の3つの与えられたデータ転送サブシステムのうちの1つ以上のそれをする、、そして、あらゆるデータに進行中にプロセッサに入らせずにそうすること。
【０２４４】
現在、請求項(2)および(6)の汎用ＦＩＳプロセッサユニット周辺で造られるこの新型のコンピュータのモード使用がなぜこれにおいて最も（ロード）データを移動するために持ち込んで、内蔵レジスタでデータを発送することに依存する必要はないか第２の、各々のRAMおよびI/Oシステムに組み込まれる多数のアドレス指定/接近しているサブシステムのためである。マスター・コントローラの方向、与えられたRAMの範囲内の多数のアドレス指定/接近しているサブシステムのいかなる一つもまたはI/Oシステムは、同じRAMまたはI/0システムの範囲内の他の3つのアドレス指定/接近しているサブシステムのいずれかに対する図24に示すように、ホールド回路を経由してデータを送ることが可能である。データがそうすることができるが、汎用ＦＩＳプロセッサにこれまでに通過しなければならないことのない伝えられたRAMシステムの範囲内で移動する。データが効果の最小限を備えるシステムの全体にわたって、移動することができ（ロードした）てこのような方法で、そして、を有する請求項(2)の汎用ＦＩＳプロセッサユニットおよび(6)（このようにデータを移動することを必要とする時間を短くすること）のほとんど関係以外に。
【０２４５】
マスタコントローラ
マスタコントローラは、汎用ＦＩＳプロセッサの中核を成す。基本的な目的は、整数加算器と、増分／減分回路と、２の補数回路と、コンパレータと、左右ローテータと、ＡＮＤ、ＯＲ、及びＸＯＲ回路と、ビット操作と、ＲＡＭアドレス／アクセス回路とを含め、この汎用ＦＩＳプロセッサ／コンピュータの前記最良の形態の応用における他のすべての様々な構成要素の動作を協調させ、汎用ＦＩＳプロセッサの命令セット内に存在する異なる命令の全てに関連する異なる機能の全てを完了できるようにすることである。
【０２４６】
上で指摘したように、この請求項（２）及び（６）の新しいタイプの汎用ＦＩＳプロセッサユニットに関するマスタコントローラは、協調したユニットとして機能する「一次ビットスライスフィードバックプログラムメモリシステム」と「基礎制御メモリシステム」とによって構成される。その上、同じく上記のように、「一次ビットスライスフィードバックプログラムメモリシステム」は、前記「一次ビットスライスフィードバックプログラムメモリシステム」内で稼働する二つのフィードバックシステムが存在し、一方のフィードバックシステムが第二のフィードバックシステムに埋め込まれる点において、他の殆どのビットスライスフィードバックメモリシステムとは異なる。この大きなフィードバックループを経由して、「一次ビットスライスフィードバックプログラムメモリシステム」、及びしたがってマスタコントローラは、命令を取り込むことになる。
【０２４７】
ここで、この新しい汎用ＦＩＳプロセッサ／コンピュータシステムがどのように命令を取り込み、これによって次の命令を実行する準備をするかについて理解するためには、この汎用ＦＩＳプロセッサの最も基本的な機能、つまり命令を取り込み実行することが、「ループ」処理であることを最初に理解する必要がある。つまり、この前記汎用ＦＩＳプロセッサが所定の命令を実行するたびに、何度も発生する一連のステップが存在する。この処理を開始するためには、プログラムを含むＲＡＭに関するアドレス／アクセスサブシステムのアクティブな構成要素において、適切なアドレス値を設定しなければならない。その後、これが達成された後、マスタコントローラに命令を送信する必要がある。
【０２４８】
こうしたプログラムＲＡＭシステムの適切なアドレス指定は、二種類の方法のいずれかで達成される。第一に、前記コンピュータシステムが起動処理を開始している場合、マスタコントローラ、つまり図２の起動システムは、ＢＩＯＳの第一の位置にアクセスするようにシステムを設定する。歴史的に、BIOSの第1の場所は、0アドレス指定値にセットされた。
実行中のプログラムを含むＲＡＭシステムに関するアドレス／アクセスサブシステムが正しいアドレス値を有する第二の方法は、直前に完了した命令によって行われる動作を通じたものとなる。この汎用ＦＩＳプロセッサのための命令セットの範囲内のどの指示もマスター・コントローラによって実行されるときに、これが意味するものが最新流行であるように、次の指示を取り入れることはプログラムを含んでいるRAMシステムの活発なアドレス指定/接近しているサブシステムの範囲内のアドレス指定値がその次の指示を示していることを確認することになっている前に、マスター・コントローラがすることを必要として。アドレス指定/接近しているサブシステムの中で進むことは、「主たるビットスライスフィードバックプログラムメモリーシステムに入れられるあらゆる指示のためのあらゆるプロセッサ-プログラムに取り入れられることを必要とする。」ここで、「データ入出パワーバス」の三つのデータ転送サブシステムの第一のものに、いずれかの方法で配置された、実行されるべき次の命令によって、二種類の動作が発生する。第一のものでは、図２に示す「ホールド」サブシステムが、命令の値を格納する。第二の動作では、「ホールド」サブシステムによって保持されている同じ命令が、図２７に示すように、「一次ビットスライスフィードバックプログラムメモリシステム」内のマルチプレクサを通過し、この「一次ビットスライスフィードバックプログラムメモリシステム」のための入力となる。つまり、この「一次ビットスライスフィードバックプログラムメモリシステム」に関する遙かに大きなフィードバックループが、「一次ビットスライスフィードバックプログラムメモリシステム」内に存在するビットスライスフィードバックプログラムメモリに関するフィードバックライン上で、データを制御及び入力するものとなる。この動作を通じて、「一次ビットスライスフィードバックプログラムメモリシステム」と「基礎制御メモリシステム」とから成るマスタコントローラは、実行されることになる次の命令を受領できるようになる。
【０２４９】
請求項(2)および(6)に従って造られて、図2に示されるこの新型のFISプロセッサのためのマスター・コントローラがそうすることができる方法を説明したことはRAMから指示を受け取る今、請求項(2)および(6)に従って造られるこのFISプロセッサのこの最高のモード使用がどのように各々の以下の機能：整数加算を行うことができるかについて説明する時である、＋１増加して、語のさまざまな集合を減少させて、伝えられた語のための二つ補足を算出して、2セットの語の比較変化を示して、移してまたは既知の事実が語の中でセットした右または左に対するどちらでも回転させて、一組のANDs（語の与えられた一組のいかなる与えられたビットも操作する一組の語上のオペレーションズ・リサーチまたはXORs）を実行して、最後にデータ（また、ロードと呼ばれて）を移動する。
【０２５０】
整数加算の実行
整数加算に関しては、この機能を実行するALUの範囲内で、構成要素を利用する指示の2つの基本クラスがあること。マスター・コントローラに整数加算器を使用するように指示する指示のファーストクラスは2間の1つの加算だけが数の中で固まるところのそれである16 8ビット加算、8 １６ビットの加算、4 32ビット加算、2 64ビット加算または1 １２８ビットの加算。加算で異なるこれらの一組のそれぞれは命令セットの範囲内でそれ自身の特定の指示を有する。これらの個々の加算のいかなる一つも実行することはセットする、マスター・コントローラがそうするときはそれらを取り扱うそれがビットスライスフィードバック加算器制御器（その出力制御ラインの上の前述したように加算器のために、図4に示される）に送信するコードを除いて同じこと。
次に、こうした加算の一つをマスタコントローラがどのように正確に実行するかについて説明すると、第一の動作は、上で説明したように、この加算の実行を指示する命令をマスタコントローラに取り込ませることである。命令が取り込まれた後、次にマスタコントローラで発生する事柄は、マスタコントローラのクロックを有することであり、上で説明したように、この新しい汎用ＦＩＳプロセッサシステム／コンピュータの最良の形態の応用は非同期性となるため、このマスタコントローラのクロックは、殆どの論理に基づく汎用ＦＩＳプロセッサに存在するクロックとは異なり、ローカルクロックとなる。その後、「一次ビットスライスフィードバックプログラムメモリシステム」に関する次のフィードバック数が出力される。この数は、二つのサブシステムに送信され、その第一のものは、「基礎制御メモリシステム」のものである。
【０２５１】
この「一次ビットスライスフィードバックプログラムメモリシステム」から出力された出力を受領すると、主にビットマップメモリシステムである「基礎制御メモリシステム」は、次に、あらゆる範囲の制御信号を、この請求項（２）及び（６）の汎用ＦＩＳプロセッサユニットを中心に構築されたコンピュータシステム全体の様々なシステム及びサブシステムに対して送出する。この整数加算における第一のステップを実行する場合には、こうした送出される全ての信号は、プログラムＲＡＭシステムと、二つのデータＲＡＭシステムと、「一次ビットスライスフィードバックプログラムメモリシステム」に関するマルチプレクササブシステムとに送信されるものを除き、「非動作」に設定され、この「非動作」は、一般に、出力ラインに配置されるゼロ値である。２の補数ユニット及びビット操作回路といったＡＬＵの他の全ての構成要素へ向かうもの等、「基礎制御メモリシステム」に関する出力ラインの殆どに関しては、整数加算の実行の全体を通じて、「非動作」の状態が維持される。
【０２５２】
「基礎制御メモリシステム」によって最初に送出される第一の正の信号に関して、この信号は、「一次ビットスライスフィードバックプログラムメモリシステム」に関するマルチプレクササブシステムへ送信されるものである。この信号の目的は、入力フィードバックラインを、ＲＡＭからの入力を受領することから、「一次ビットスライスフィードバックプログラムメモリシステム」自体に関する直接的なフィードバックループのものに変換することである。こうした「一次ビットスライスフィードバックプログラムメモリシステム」へ供給されるものの変化は、この「一次ビットスライスフィードバックプログラムメモリシステム」に、独自の内部的な動作のシーケンスに関する作業を開始させることを指示する効果を有する。
【０２５３】
この新しい命令の実行における第一のクロックサイクルで「一次ビットスライスフィードバックプログラムメモリシステム」が送出する第二の正の信号セットに関して、この信号セットは、「基礎制御メモリシステム」の独自の出力制御ライン上で整数加算器に送信される値であり、この出力制御ラインは、整数加算器だけでなく、ＡＬＵ内の全てのサブシステムと、様々なＲＡＭアドレス／アクセスサブシステムでも終了する。こうした前記出力制御ラインに配置されるこの値を通じて、「基礎制御メモリシステム」は、整数加算器に対して、１６の８ビット加算、八つの１６ビット加算、四つの３２ビット加算、二つの６４ビット加算、又は一つの１２８ビット加算という、様々なタイプの加算のうちどれを行うことになるかを伝えることができる。
【０２５４】
現在、整数追加命令の全てがデータを提供することになっているRAMシステムに対する適当なデータおよびこのように適当なアドレス指定値が整数加算器のために入力したと仮定することは、この時に有名でなければならない。このデータを準備することは前の指示または一組によって達成された「データ入/出バス.」のための適当なデータ転送サブシステム上へ配置される準備ができていすでにある指示。
【０２５５】
データが移りやすい場合であっても、それが「基本的な制御メモリーシステム」がマスター・コントローラのクロックサイクルを拳に外にするという陽性信号の第3の一組であることは、図22に示すように、さまざまなメモリー/プロセッサ  インターフェイス  データ  ラインシステムに「データ入/出バス.」のための適当なデータ転送サブシステム上に、実際にこのデータを配置するように指示する時計である。それから、一旦「基本的な制御メモリーシステム」のためのこれらの第1の出力信号が上記したように準備されるならば、それからマスターの次のクロックサイクルに、コントローラはクロックである。
【０２５６】
「一次ビットスライスフィードバックプログラムメモリシステム」は、次に「基礎制御メモリシステム」に供給される、第二のフィードバック数を出力する。この第二の数を受領すると、「基礎制御メモリシステム」は、四つの事柄を行う。第一に、出力制御ライン上で、整数加算器に関する正しい制御値を維持し続ける。第二に、クロックトリガ信号を、図４及び６に示すように、前記整数加算器に送信する。これにより、このユニットでは動作が開始される。このクロックトリガ信号を送信するのと同時に、「基盤制御メモリシステム」は、「一次ビットスライスフィードバックプログラムメモリシステム」にも信号を送り、密な非動作ループにする。最後に、「データ入出パワーバス」に関する二つの入力データ転送サブシステムから整数加算器が入力信号を捕獲したことを示す整数加算器からの信号を聞くように自らに指示する。この全てが行われると、マスタコントローラは、「待機」状態に入る。
【０２５７】
しかしながら、マスタコントローラが待機状態にある間、整数加算器は、「データ入出パワーバス」の様々なサブシステムからの入力データを捕獲する単純な処理を続け、その後、そのデータを有しており、二つの数字のセットを加算するタスクの残りに取りかかっていることを示す信号を「基礎制御メモリシステム」に送信する。この信号を受領すると、「基礎制御メモリシステム」は、「基礎制御メモリシステム」は、「一次ビットスライスフィードバックプログラムメモリシステム」を密な非動作ループからリリースし、後者が整数加算のシーケンスの次のステップに移行できるようにする。
【０２５８】
その後、マスタコントロールに関するクロックは、別のクロックパルスを「一次ビットスライスフィードバックプログラムメモリシステム」に送り、これにより、このシステムは、新しいフィードバック数を「基礎制御メモリシステム」に送信する。この新しい数を受領すると、「基礎制御メモリシステム」は、整数加算器に対するクロックトリガをオフにし、同時に、プログラムＲＡＭシステムに対してアクティブなアドレスサブシステムを一つ前へ進めるように伝えることができるように、出力制御ラインを設定する――この最良の形態の応用では、上で説明したように、それぞれのＲＡＭシステムは四つのアドレスサブシステムを有するが、そのうちの一つのみが、任意の瞬間にアクティブとなる。
【０２５９】
別のクロックパルスは、マスタコントローラのクロックから「一次ビットスライスフィードバックプログラムメモリシステム」に送信され、新しいフィードバック数を「基礎制御メモリシステム」に持ち込む。これによって、次に、「基礎制御メモリシステム」は、出力制御ラインを以前のクロックサイクルにおいて設定された値で維持したまま、クロックトリガをプログラムＲＡＭシステムに送信する。こうしてプログラムＲＡＭにおいてクロックをトリガすることで、このシステムはアクティブになる。
【０２６０】
これが起きると、マスタコントローラによって受領された加算命令の性質に応じて、二つの事柄の一方が発生する。第一の可能性では、受領した命令は、整数加算器にデータ入力を提供したＲＡＭシステムに関するアクティブなアドレス／アクセスシステムを前進させる種類のものである。この種類の命令である場合、この命令に関する制御フローの次のステップに関する次のフィードバック数が「基礎制御メモリシステム」によって受領された時、このシステムは、アドレス値を一つクロックさせることをデータＲＡＭシステムに指示するために必要な値に、制御ラインを設定する。その後、マスタクロックが別のクロック信号を「一次ビットスライスフィードバックプログラムメモリシステム」に送信し、したがって新しいフィードバック数が「基礎制御メモリシステム」に送信されると、「基礎制御メモリシステム」は、整数加算器に入力データを提供した二つのＲＡＭシステムに関するクロック回路をトリガし、この間、制御ラインの値は、以前のクロックサイクルにおいて設定された値に維持する。
【０２６１】
次に、これが完了し、「一次ビットスライスフィードバックプログラムメモリシステム」に関する次のクロックサイクルになると、「基礎制御メモリシステム」は、五つの事柄を行う。「基礎制御メモリシステム」は、「一次ビットスライスフィードバックプログラムメモリシステム」を再び密な非動作ループに設定する。この時に「基礎制御メモリシステム」が行う第二の事柄は、整数加算器が全体的な加算タスクを完了したことを示すのを待つように自らを設定することである。「基礎制御メモリシステム」が行う第三の事柄は、整数加算器からの出力を格納するＲＡＭシステムに、「データ入出パワーバス」に関する三つのデータ転送サブシステムの第三のものから値を取り上げるように伝えるコードを出力制御ラインに設定することである。第四として、「基礎制御メモリシステム」は、更に、「データ入出パワーバス」に関する三つのデータ転送サブシステムの第三のものに整数加算器が結果を出力できるようにする。最後に、「基礎制御メモリシステム」は、整数加算器からの完了信号を待つように自らを設定し、その後、マスタコントローラは整数加算器を待つ。
【０２６２】
次に、整数加算器がタスクを完了し、完了信号を「基礎制御メモリシステム」に送信すると、「基礎制御メモリシステム」は、別の一連の機能の全てを同時に実行し、最初に同期パルスを整数加算器に送信し、同時に、整数加算器のクロックトリガが「非動作」値に設定されていることを確認する。その後、最後に、「一次ビットスライスフィードバックプログラムメモリシステム」を、入っている密な非動作ループから移行させる。
【０２６３】
マスタコントローラのクロックが次のパルスを「一次ビットスライスフィードバックプログラムメモリシステム」に送出する時、「基礎制御メモリシステム」は、整数加算器から出力データを取り上げることになるＲＡＭシステムに、クロックトリガパルスを送信する。同時に、「基礎制御メモリシステム」は、「一次ビットスライスフィードバックプログラムメモリシステム」を更に別の密な非動作ループに配置し、整数加算器にデータを出力した第一のデータＲＡＭシステムからの信号を待つことができるように自らを設定する。マスタコントローラが待つ信号は、ＲＡＭシステムが一つ前進させるのを完了したことを示すものである。
【０２６４】
次に、この第一のデータ出力ＲＡＭシステムからの信号を受領すると、「基礎制御メモリシステム」は、この前記データＲＡＭシステムに同期パルスを送信し、「一次ビットスライスフィードバックプログラムメモリシステム」を密な非動作ループからリリースする。
【０２６５】
その後、次のマスタコントローラクロックによって「一次ビットスライスフィードバックプログラムメモリシステム」に送信されるクロックパルスにより、「基礎制御メモリシステム」は、「一次ビットスライスフィードバックプログラムメモリシステム」から次のフィードバック数を受領すると、前記「一次ビットスライスフィードバックプログラムメモリシステム」を更に別の密な非動作ループ内に設定し、瀬数加算器にデータを送信した第二のデータＲＡＭシステムからの完了信号、つまり、同じくアクティブなアドレスシステムを一つ前進させるのを完了したことを示す信号を受領するように自らを設定する。
【０２６６】
この第二のデータＲＡＭシステムがアクティブなアドレスシステムを調整し、その後、前記信号を「基礎制御メモリシステム」に送信する時、「基礎制御メモリシステム」は、この前記第二のデータＲＡＭシステムからの信号に対して、この後者のシステムに同期パルスを送信することで応答し、第三のＲＡＭシステムつまり整数加算器からの出力値を取り込むように指示されているものに目を向け、データのストレージが完了されたかどうかを確認するように、マスタコントローラに指示する。マスタコントローラは、「一次ビットスライスフィードバックプログラムメモリシステム」を密な非動作ループの一つから再度リリースし、この前記「一次ビットスライスフィードバックプログラムメモリシステム」を、当然ながらマスタコントローラのクロックの１クロックサイクル後に、別のものに配置することで、これを行う。その後、マスタコントローラは、この最後のＲＡＭシステム、つまり整数加算器からの結果を格納するものに関する上のチェック処理を繰り返す。この第三のＲＡＭシステムからの完了信号を受領した後で、マスタコントローラは、「一次ビットスライスフィードバックプログラムメモリシステム」を密なループから、少なくともこの命令の実行中に関して、最後にもう一度リリースする。
【０２６７】
その後、「一次ビットスライスフィードバックプログラムメモリシステム」に送信される次のクロックパルスにおいて、「基礎制御メモリシステム」は、プログラムＲＡＭシステムに関するデータ出力システムを有効化する。これにより、プログラムＲＡＭシステムは、「データ入出パワーバス」の適切なデータ転送サブシステムに、次の命令を配置できる。しかしながら、「基礎制御メモリシステム」は、このプログラムＲＡＭシステムに関する出力を可能にする時、同時に、整数加算器にデータを供給するために同じ前記データ転送サブシステムを使用していたデータＲＡＭシステムの出力を無効化しなくてはならない。次に、「基礎制御メモリシステム」は、この同じクロックサイクル内で、「一次ビットスライスフィードバックプログラムメモリシステム」のマルチプレクサに信号を送信し、直接的なフィードバックループから、大規模なフィードバックループへと切り替え、これにより、マスタコントローラのクロックが次のクロックパルスを「一次ビットスライスフィードバックプログラムメモリシステム」に送信する時に発生する次の命令を受け入れるためにマスタコントローラ全体を準備する。
【０２６８】
現在、請求項(2)および(6)のこの新型の汎用ＦＩＳプロセッサユニットのこの最高のモード使用で見つかるようにという一回の整数追加指示の他の一組は整数加算器に入力データを提供しているRAMシステムが1時までに前方に段をつけられないところである。指示のこの一組の実行は上記のそれより単純である。出発して、整数加算器の後、これらの前記データRAMに信号にシステムを送信することよりむしろそのデータをつかんだ、「基本的な制御メモリーシステム」がすることを必要とする全ては、「主たるビットスライスフィードバックプログラムメモリーシステム」を堅い非動きループに入れることになっていて、その作業を完了するために整数加算器のための全体的なマスター・コントローラ待ちを有することになっている。整数加算器がマスター・コントローラが誘発するその作業（それが次の時計上のインチである堅いループからの「主たるビットスライスフィードバックプログラムメモリーシステム」が循環させる「基本的な制御メモリーシステム」解放）を完了する。データRAMがあるシステム整数加算器およびそれからその完成のための待ちの結果を受け入れる。しかし位置ででなくマスター・コントローラが整数加算器にデータを出力するデータRAMシステムがいかなる作業も完了するのを待つことを必要とすること。データRAMシステムが次の指示を受け入れるために整数加算器（上でマスター・コントローラ一組）から、データを始めたことを示している信号を受信する。
【０２６９】
現在整数加算器指示、請求項(2)および(6)のこの汎用ＦＩＳプロセッサユニットに5つの異なる種類の与えられた数の16の8ビットの加算のブロックのうちの1つを実行するように指示するそれらの指示、与えられた数の8つの１６ビット加算、与えられた数の4つの32ビット加算、2つの64ビット加算の一組または与えられた数の1つの１２８ビット加算の第２のクラスに関しては ― マスター・コントローラは、この機能を実行するために、当然だったそれらの動きが上記の伝えられた方法に記載した動き、 2つの種類の一回の整数加算、 整数加算器に対する供給データが加算器が有する整数の後の1による段階状のフォワードであるデータRAMシステムが前記データをつかんだところのそれで第1のもののそれのその中心的な一組として、使用する。しかし、これらのブロック整数追加プロセスで、加えられる追加的ないくつかのステップがこの中心的な過程にある。
【０２７０】
そして、来られるこれらの新しいステップ意志で第1であるもの、「主たるビットスライスフィードバックプログラムメモリーシステム」は指示のための活動中のコード（オペコード）を取り入れる。これはこの次の新規なステップで起こる。そして、一旦それがプログラムRAMシステムによって受け取られることの「主たるビットスライスフィードバックプログラムメモリーシステム」（それがそうする値に対するその出力制御ラインの上の一組）から、次のフィードバック番号を受け取るならば、それは「基本的な制御メモリーシステム」であるこれを目的とする後の1時までにその活発なアドレス指定システムに前方に段をつけるシステムがそれから「データ入/出バス.」の適当なデータ転送サブシステム上へ、そのメモリロケーションで情報を出力した。
【０２７１】
それからマスター・コントローラの時計から「主たるビットスライスフィードバックプログラムメモリーシステム」への次のクロックパルス上の、「基本的な制御メモリーシステム」がプログラムRAMのための局部クロック・システムにトリガ信号にシステムを送信することしっかりとその出力制御ラインを値にすると共に。一旦プログラムRAMシステムのための局部クロック・システムが動き（それは動きに全体的なプログラムRAMシステムをセットする）にセットされると、「基本的な制御メモリーシステム」はプログラムRAM出力システムがRAMが出すプログラムがマスター・コントローラがある加算が外へもたらす整数の数である「データ入/出バス.」この番号の適当なデータ転送サブシステム上へ、そのデータを出力することを可能にして。
【０２７２】
そして、現在「データ入/出バス」のサブシステムが適切な登録または小さいメモリ・システムへ移される適切なデータ転送に配置されたこの値をスター・コントローラ（いずれがあったか、動作がこの特許出願の初期に説明する）、マスター・コントローラの時計はその次のパルスを「主たるビットスライスフィードバックプログラムメモリーシステム」に送信する、そして、次のフィードバック番号は「基本的な制御メモリーシステムに送信される。」、このレジスタ/スモールメモリによってこの数の中で巻き取ることは巡回するときはこの前記レジスタ/スモールにクロックパルスにメモリ回路を送信している「基本的な制御メモリーシステム」によって達成される。
【０２７３】
加えられる意志必要、追加プロセスが動き、かつてのもののシーケンス終了後、整数番号の中で課される一つの整数が合計された動きの次の一組およびその加算の結果は前記データ RAMシステムが1時までに前進したというのためのデータ RAMシステムおよびアドレス指定値に格納された。ブロック整数加算器指示において起こる現在ことは上述したレジスタ/スモールメモリ回路に保存される値が減るということである。
【０２７４】
レジスタ/スモールメモリ回路の価値がセットポイント値（この新型のコンピュータのこの最高のモード使用のそれはゼロである）を達した場合、それからこれを導く「基本的な制御メモリーシステム」に、この前記レジスタ/スモールメモリ回路が陽性信号に後者を送信してそれからそうマスター・コントローラを構成するシステム、プログラムRAMシステムからの次の命令は、持ち込まれることができて、行われることができる。しかしレジスタ/スモールメモリ回路の価値がゼロ、セットポイント、メモリ回路が「基本的な制御メモリーシステムに負の信号に送信するこの前記レジスタ/スモールの値をまだ達しなかった。」この否定を受信することのが、信号を送る、「基本的な制御メモリーシステム」が「主たるビットスライスフィードバックプログラムメモリーシステム」に、前記マスター・コントローラが適切なデータ転送を離れてデータをつかむために整数加算器を起動させる位置に、このブロック整数追加のシーケンスを開始することに戻すように指示する。「データ入/出バス」のそのように、次の整数追加がそうすることができるためにサブシステム、起こる。そして、このようにこのような方法で、このブロック整数追加命令が最初に開始されるときに、マスター・コントローラは値がレジスタ/スモールメモリ回路によって、最初に受けたのと、同程度多くの加算を行う。
【０２７５】
ＲＡＭのアドレス指定の変更
マスタコントローラが達成できなければならない次の機能は、図２６に示すような様々なＲＡＭシステム内部の様々なアドレスシステムに関するアドレス値を設定することである。この請求項（２）及び（６）の新しい汎用ＦＩＳプロセッサユニットを中心に構築された、この新しいコンピュータシステムの最良の形態に関して第一に理解するべきことは、このシステムが、ＲＡＭのページングの概念を十分に活用することであり、このＲＡＭのページングは、現世代のｘ８６タイプのマイクロプロセッサを使用して構築された現世代のコンピュータのような現在の汎用ＦＩＳコンピュータ／マイクロプロセッサの多くにおいて見られるものと同じ技術である。
【０２７６】
また、請求項(2)および(6)の汎用ＦＩＳプロセッサユニット周辺で造られるこの新型のコンピュータのこの最高のモード使用はこのシステムが異なるいくつかのモード（すなわちカーネル・モードおよびアプリケーション・モード）の下で作動することが可能であるということである。システムが動いているモードは前記汎用ＦＩＳプロセッサユニットに、それが使用しているアドレス指定を変えるために指示を行かせているプログラムの能力に関しては、直接的な効果を有する。これがあるシステムがアプリケーション・モードにおいてある場合、RAMのアドレス指定の与えられたページの外に移動するいかなる試みもこのプロセッサユニットに送られている例外および割り込みにつながる。それゆえ、アプリケーション・モードの既知の事実の範囲内で運動のために、RAMのページが生き残れる指示として受け入れられると認めるそれらの指示だけに、ある（他のいかなる種類もの(2)および(6)がされるこの新型の一般のプロセッサに送信される割込み信号に生じさせる請求項に従って造られるこの新型の一般のプロセッサに送信される移動インストラクション）他の方法で、他のいかなる種類もの頁移動命令以外の移動インストラクションは伝えられたアプリケーション・プログラムの滑らかな実行のじゃまをする。しかしながら、カーネル・モードより、1ページのRAMから飛ぶことを含む図26,いくつか方法に示すように、プロセッサはこの新規なコンピュータシステムのRAMまたはI/Oシステムのいずれかのためのアドレス指定/接近しているサブシステムの4つの一組のいずれかのためのアドレス指定値のいずれかを変えることができるためにさらに。
【０２７７】
テムの範囲内のRAMが請求項(2)の新規な汎用ＦＩＳプロセッサユニットを中心につくったという、そして、(6)が多数のシステムにバラバラにされるという事実にもかかわらず、図26を説明されて、示されるにつれて、1が長くRAMのシーケンスを続けるにつれて、RAMSのこれらのさまざまなシーケンスの全てが、アドレス指定目的のために、処理されるということである。この最高のモード・アプリケーションでこうしなさいという命令において、RAM（この最良の形態は、128ビットのRAMによって最高40億を取り扱うために建設される）のための総アドレス値のために使用する全体の32のビットの3つの最上位のビットがRAMシステムの中でいずれにアクセスするべきかについて決定するために請求項(2)および(6)のこの新規な汎用ＦＩＳプロセッサユニットの範囲内で使われて、これらのさまざまなRAMシステムを1つの長いRAMシーケンスとみなすために（１２８ビットが出力した方法の上記を与えられる議論のワード「アクセス」がここ異なる方法で使われるこの前記RAMは、いずれの8ビットのワードも、１６ビットワード、32ビットワード、64ビットワードまたは１２８ビットワードにRAMの与えられたページが使われている方法によって、分解されることが可能である）。
ここで、この新しい汎用コンピュータシステムに関して、ＲＡＭシステムの一つで四つのアドレスシステムの一つによってアクセスされているページを変更するために、発生するべき第一の事柄は、コンピュータをカーネルモードにすることである。オペレーティングシステムがこの前記コンピュータシステムを制御している場合、前記コンピュータシステムがこの前記カーネル・モードにおいてあってデフォルトではそれから  もし、もう一方上に手渡す、この前記コンピュータシステムは、あるアプリケーション・モード、それからこのモードで動作することは請求項(2)及び(6)のこの新規な汎用ＦＩＳプロセッサユニットに、指示を送るために必要であるアプリケーション、そして、カーネル・モードに変わる。しかしFISプロセッサがこのモードに変換する、それがそうするこの前記一般の目的もそれから動作していたアプリケーションのためのRAMの範囲内で、ページを変えるオペレーティングシステムのその一部に、コンピュータシステムの制御を返す時。
【０２７８】
この前記コンピュータシステムがカーネル・モードの範囲内で作動しているようになるほど、気にせずに方法の、カーネル・モードの下で動作しているプログラムがRAMのページの間で変える方法が同じことであること。第一に、それを4つのアドレス指定/接近しているシステムの各々のRAMおよびI/Oシステムの範囲内で見つけた意志選択を変えているページにしているプログラムは修正されることを必要とする。マスター・コントローラがこれを決定する方法は変更4ページの指示のうちどちらがそれに送信されるかについてある。指示を変えているこれらの4つのページのそれぞれはマスター・コントローラにページ値を伝えられたRAMシステムの4台のアドレス指定/接近しているシステムのうちの1台と交換するように指示する。
【０２７９】
RAMシステムのうちどちらが変わることになっているか、ページを変えるために用いるアドレス指定値の範囲内でそれが埋め込まれること。アドレス指定値の3つの最上位のビットがRAMシステムのうちどちらがアクセスされることになっているかについて決定するためにこの前記新規な汎用ＦＩＳプロセッサユニットの範囲内で使われると上で述べた。
【０２８０】
請求項(2)および(6)が与えられたページを変えるというクレームの場合のそして、そばに正確な方法、この新規な一般は、決意するFISプロセッサユニットについて説明する。
【０２８１】
マスタコントローラは、最初に、実行されているプログラムから所定のページング命令を受領する。可能性のある四つのページング命令のうちどれが受領されたかに基づいて、「一次ビットスライスフィードバックプログラムメモリシステム」は、四つのプロセッサ−プログラムシーケンスの一つに入る。こうした四つのシーケンス間の唯一の違いは、所定のＲＡＭシステム内の四つのアドレスシステムのどれが変化をトリガされるかである。
【０２８２】
ここで、二種類のＲＡＭページング命令のセットが存在する。二種類のセットの間の違いは、ページ値がどこに由来するかに基づいている。ＲＡＭページ変更命令の第一のセットは、新しいページ値がプログラムＲＡＭシステム内の次の位置に存在する次の値となる場合のものである。このページング命令のセットでは、第一のクロックパルスがマスタコントローラのクロックから、「一次ビットスライスフィードバックプログラムメモリシステム」へ送信される時、「基礎制御メモリシステム」は、プログラミングＲＡＭシステムがアクティブなアドレス／アクセスシステムを一つ進めるように、出力制御ラインを設定する。これにより、このメモリシステムからの新しいページ値にアクセスすることが可能となる。次に、マスタコントローラのクロックからの第二のクロックパルスにおいて、「基礎制御メモリシステム」は、出力制御ライン上の値を変わらず保持しながら、プログラムＲＡＭシステムからのクロックシステムをトリガする。これにより、プログラムＲＡＭシステムは、必要なアドレスページ値を出力することができる。
【０２８３】
一方、第二のタイプのＲＡＭページ変更命令において、アドレスページ値は、他のＲＡＭシステムの一つ、つまりデータＲＡＭシステムの一つに存在する位置に由来する。この新しいアドレス値が取得される方法は、「基礎制御メモリシステム」によって、マスタコントロールクロックの最初のクロックパルスにおいて、適切なＲＡＭシステムが必要なアドレスページ値を「データ入出パワーバス」の三つのデータ転送サブシステムの一つに配置できるようにすることである。適切なＲＡＭシステムの選択は、様々なＲＡＭページ変更命令のうちどれが、実行中のプログラムでマスタコントローラに送信されたかによって決定される。
【０２８４】
次に、適切なアドレス値が「データ入出パワーバス」の適切なデータ転送サブシステムで出力されると、アドレスページ値の三つの最上位ビットが、「基礎制御メモリシステム」によって取り込まれる。「基礎制御メモリシステム」は、その後、これら三つのビットを使用して、適切なアドレスシステムを変更するために、様々なＲＡＭシステムのどれがアクセスを受けるかを決定する。次に、マスタコントローラのクロックからの次のクロックパルスにより、「基礎制御メモリシステム」は、次のフィードバック数を受け、適切なＲＡＭシステムに関するクロックシステムをトリガする。「基礎制御メモリシステム」からの出力制御ラインで正しい制御値を受領し、更にクロックセットを動作に設定すると、この前記適切なＲＡＭシステムは、次に、「データ入出パワーバス」の正しいデータ転送サブシステム上の所定の値を取り出し、適切なアドレス／アクセスサブシステムの適切なＲＡＭページアドレスメモリにおける新しい値として配置する。
【０２８５】
その後、次のマスタコントローラのクロックサイクルにおいて、「基礎制御メモリシステム」は、アドレスページ値の残りの部分を取得するために、アドレスページ値を提供しているＲＡＭシステムに対して、一つ前進するように指示する。これが実行されると、「基礎制御メモリシステム」は、ページ値を変更している前記ＲＡＭシステムに対して、ページ値の最後の部分を取り込むように指示する。
【０２８６】
しかしながら、この全てが起きている間、ＲＡＭページ値を変更している前記適切なＲＡＭシステムは、更に、ＲＡＭのアドレス指定に関する１２の最下位アドレスビットをゼロ設定し、１２８ビットのデータ出力にアクセスするために使用されるアクセスシステム（上で説明したアクセスシステム）を、最下位ワードに対する一連のワード（６４ビット長、３２ビット長、１６ビット長、又は８ビット長となる）として設定する。１２の最下位アドレスビットをゼロ設定し、最下位ワードにアクセスすることで、変更されている所定のＲＡＭシステムに関するアクティブなアドレス／アクセスサブシステムは、新しいページの先頭に効果的に移動する。
【０２８７】
これはRAMシステムのいずれかのためのアドレス指定/接近しているサブシステムのいずれかのために対象にされているページが変わることができる手段である。しかしながら、このページの中で変化する際、請求項(2)および(6)のこの新規な汎用ＦＩＳプロセッサユニットは伝えられたRAMシステムのRAMの中に、存在しないページにアクセスすることを試みる。これはある、伝えられたRAMシステムのためのRAMの完全シーケンスの外側のアドレスのこの新規な汎用ＦＩＳプロセッサユニット試みが変わって−それから、エラーが発生したマスター・コントローラに、指示するこの前記汎用ＦＩＳプロセッサユニット。割込み信号にRAMの与えられたシーケンスのための伝えられたアドレス指定/接近しているRAMシステムは、禁止不能割込みにアドレス指定/接近している方法を送信する。このいわゆるアンマスカブルインターラプトを受信している「基本的なコントロールメモリーシステム」が中断する、「基本的なコントロールメモリーシステム」がそれから、適当な割り込みにアクセスする「主たるビットスライスフィーディングプログラムメモリーシステム」がプログラムすると指令するUponシーケンスオペレーティングシステムの範囲内で見つける。指す、このエラーの取扱いが機能になるオペレーティングシステム。
【０２８８】
これは請求項(2)および(6)の汎用ＦＩＳプロセッサユニット周辺で造られるこの新型のコンピュータのこの最高のモード使用がどのようにRAMページを変えるかについて立証する。アドレス指定/接近しているRAMの第２の態様はRAMの与えられたページの範囲内で動き回る能力である。RAMの与えられたページにおいて動き回っているときは覚えておかれなければならない1つの要因でそこである、、そして、それはRAMの出力が合計128ビット長であるということである。以前に説明されたさまざまな状況の下で、出力のこの128-ビットがそうすることができる。多くの異なる大きさを設定されたワード：すなわち、１２８ビットワード、2つの64ビットワード、4つの32ビットワード、8つの１６ビットワードまたは16の&ビットワードに分解する。このような方法でRAMを取り扱うことの結果として、変数が情報の基盤の大きさを設定したので、RAMは、実質的に、見られることができる。順番にワードサイズおよびページ・サイズで測定される可変のマトリックス（全体的なマトリックスの範囲内で格納されているワードの量）が変える。1つのワード（与えられたページ）として、出力の全ての128のビットを使用することのケースにおいて長さ4kが情報の中で、この最高のモード・アプリケーションで、ある。ワードサイズは64-ビットである、そして、情報の与えられたページは長さ8kである。32ビットはワードの大きさを設定した、ページは、そして、１６ビットワードのために32k、16kになる。最終的に、8-ビットワード（例えばアスキー・テキスト・ページ）のために、全体のページは64kになる。
【０２８９】
変数としてRAMに接近することに、マトリックスが前記RAMの範囲内の各々のメモリロケーションのための出力の各々の128のビットが、大部分の状況の下で、より小さいワードに分類されることを必要とすることを意味する。多数の状況のもと、RAMからのワードが連続した傾向において接近されるために必要であるこれらの多数の出力に、意志をこれにそこでする各々のRAMシステムの範囲内の別々の接近している回路に前述したようにある。さまざまなRAMシステムのためのさまざまなアドレス指定/接近しているサブシステムの範囲内で、この種の接近している回路を配置している。それは128ビットの出力に埋められるワードが次の指示の実行のために必要とされるトラックを保たなければならないことから請求項(2)および(6)のこの新規な汎用ＦＩＳプロセッサユニットの上で、自由にする。この前記新規な汎用ＦＩＳプロセッサがRAMの与えられたページの範囲内でいかなる伝えられたワードにも接近するためにすることを必要とするは与えられた「アドレス指定値」を必要なRAMシステムに送信することになっている。それはこれである後のそれがそうするシステムが過程を経験する伝えられたワードがどこに可変のRAMマトリックスの範囲内であるかについて決定して、それから必要に応じて正しいデータを出すこと。
【０２９０】
そして、この種の可変のRAMマトリックス・システムで、これまでに請求項(2)および(6)のこの新規な汎用ＦＩＳプロセッサユニットを走らせるプログラムがこの可変のRAMマトリックス・システムの適正使用をするためにすることを必要とするという全ては、各々のそれらのさまざまなページが扱われて、ストアに対するそれらである各々のRAMシステムに指示することになっていて、128ビットのワードを出力する、64ビットのワード、32ビットのワード、16ビットのワードまたは8ビットのワード。このような方法でこれらのさまざまなRAMシステムをそこでセットアップすることに関して、RAMページ（一般にオペレーティングシステムのそれ）を準備しているプログラムがマスター・コントローラにこうするように指示するために用いる一組のワードサイズ指示である。
【０２９１】
また、一旦RAMの与えられたページが使われて、フォーマットされる方法に関しては、それに動く前記汎用ＦＩＳプロセッサユニットおよび前記プログラムが決定をするならば、それらはそれからどれくらいのワードが各々の準備されたページに格納されることができるか、それらの追跡：１２８ビットワードの4ks価値、64ビットワードの8ks価値、32ビットワードの16ks価値、１６ビットワードの32ks価値または8ビットのワードの64ks価値を調整しなければならない。
【０２９２】
これを達成するようにという多数の指示があって、RAMの与えられた可変のマトリックス・ページの範囲内で、動き回るための現在。しかし与えられたページの用途が有する。一度決定する−それが、１２８ビットワードページ、64ビットワードページ、32ビットワードページ、１６ビットワードページまたは8ビットのワードページである。所定のページ内での移動を行うための命令は、ワードのサイズに関係なく同じであり、このようになるのは、この場合も、様々なＲＡＭシステムのそれぞれに存在する四つのアドレス／アクセスシステムの一つのアクセス構成要素によって、ワードのアクセスが自動的に処理されるという事実のためである。
【０２９３】
ページ内での移動のための命令に関しては、最初に、様々なＲＡＭシステムに対して、所定のページ内での１、２、４、８、１６、又は３２ワード位置の前進又は後退を指示する命令のセットが存在する。これはこの装置のこの最高のモード使用で見つかるようにという小さいステップ移動指示の第1の一組である。しかしながら、必要が他の進んでいるサイズ（例えばこれらの小さく進んでいる機能がそうすることができるこの種の汎用ＦＩＳプロセッサ（請求項(2)に基づく1および(6)）の単純な美しさを原因として生じるので5または7）を有する他の小さいステップ・アドレス指定/接近している指示のために、近い将来、ある場合、容易にシステムに加えられる。されることを必要とするAlは必要なプログラミングを「主たるビットスライスフフィードバックプログラムメモリーシステム」および「基本的な制御メモリーシステム」に加えることになっていて、それから、さまざまなRAMシステムの全てのさまざまなアドレス指定/接近しているシステムの全てがマスター・コントローラがそれに送信することができる、そして、それである新しい制御値に反応することができることを確認することになっている。こうしたタイプの小さなステップのアドレス／アクセス命令を実行するのに要する時間については、その全てにおいて、移動の大きさとは関係がなく、マスタコントロールクロックの４サイクル以内に完了される。
【０２９４】
この新しいタイプの汎用コンピュータの最良の形態の応用において可能となる、この第二のタイプのアドレス／アクセスの変更は、所定のページ内での絶対的な移動が関与するものである。つまり、１６ビットワード（このうち、１２ビットが１２８ビットワードページに使用され、１３ビットが６４ビットワードページに使用され、１４ビットが３２ビットワードページ、１５ビットが１６ビットワードページ、或いは１６ビットが８ビットワードページに使用される）が、様々なＲＡＭシステムの一つに渡されることになる。次に、アドレス／アクセスの変更を受ける所定のＲＡＭシステムに関するアクティブなアドレス／アクセスサブシステムは、その１６ビットワードを取り出し、所定のページ内の絶対位置に変換する。このアドレス／アクセス命令のセットが、あるページから次のページへの変更を可能にする命令のセットと結合されている時、このコンピュータシステムは、ＲＡＭ内の任意のメモリ位置にアクセスする能力を有することになり、同然ながら、こうした所定のＲＡＭシステム内の位置の完全な変換は、前記コンピュータシステムが正しいモード、つまりカーネルモード及び又はリアルモードである時のみ実行できる。
【０２９５】
ＲＡＭの所定のページ内でアドレス／アクセスの変更を達成できる第三の方法は、相対的なアドレス指定によって行われる。こうした命令がどのように作用するかに関しては、最初に、マスタコントロールが、変更されるＲＡＭシステムに対して、入っているページに関する現在のアドレス／アクセス値を出力するように指示することで開始される。次に、マスタコントローラは、他のシステムの一つ、おそらくはプログラムＲＡＭシステムに対して、オフセット値を出力するように指示する。次に、こうした二つの数字――前記ＲＡＭシステムの現在のアドレス／アクセス値及びオフセット値――は、整数加算器を通過する。次に、この整数加算の結果が、アドレス／アクセスの変更を受けているＲＡＭシステムに関するアクティブなアドレス／アクセスシステムに再び渡される。この値を受領すると、変更を受けている所定のＲＡＭシステムは、絶対的なアドレス変更を処理したのと同じ方法で、この数字を処理し、この値をアクティブなアドレス／アクセスサブシステムに直接的に差し込む。
【０２９６】
そして、相殺された値に関しては、それが二つ補足形式においてあること。そして、それが二つ補足形式においてない、FIX汎用プロセッサの範囲内で整数加算器として意志全部識別に通過することは相殺された値が取り扱われることになっている方法でこの前記FIX汎用プロセッサに送信される指示で測定される前に、それは二つ補足形式に通される。
【０２９７】
そして、このようにこれらの前記2番号を合計する（値を対象にしているオフセットおよび前のページ）ことが可能で、それから適切なRAMシステムの範囲内で適当なアドレス指定/接近しているサブシステムの中へと戻して、結果を積んで、このコンピュータは、いかなる伝えられたRAMシステムのためものアドレス指定/接近している値を相殺することが可能である。
【０２９８】
比較の実行
所定の比較のセット（つまり、１６の８ビット比較、八つの１６ビット比較、四つの３２ビット比較、二つの６４ビット比較、又は一つの１２８ビット比較）を実行することに関して、この新しい全体的な汎用ＦＩＳコンピュータのマスタコントローラは、多くの異なるタイプの整数加算の一つを実行する際に行ったように、比較を実行する上での同じ二つの動作的態様に取り組む必要がある。そして、これらで第1であるものをふさわしく制御して、進むことのそれにあるそのコンパレータにデータを提供しているRAMの数（すなわち16の8ビットの比較、8つの１６ビット比較、4つの32ビット比較、2つの64ビット比較または1つの１２８ビット比較）の与えられた一組の比較の実際の実行に関しては、ALU構成要素が使われることは整数加算器。適当な値をその出力制御ラインの上に置いて、それからビットスライスフィードバック・メモリコントローラのための時計を発表することためのビット-薄片制御装置を起動させるにつれて、マスター・コントローラは同様にコンパレータのためのビット-薄片制御装置を起動させる。
【０２９９】
それから、コンパレータを起動させることで、1つの変更態様については以外、これがされる命令が整数加算器のそれと同様であるというにアドレス指定およびアクセスをRAMに変えることから、この前記マスター・コントローラが実際にさまざまなシステムを起動させる命令において、マスター・コントローラが比較の一つ以上の集合から運送を導く方法の最終的な態様は、ある。
【０３００】
そして、その変更態様、それはコンパレータによってもたらされる結果である比較されたさまざまな数が同じことであったか否か、についてわかる真理値。この値の単純な一組にある。または、1番号がもう一方より大きかったどうか。一般にこの新型のコンピュータは請求項(2)及び(6)の汎用ＦＩＳプロセッサユニットを中心につくった）これらの真理値のためにそうマスター・コントローラにそれらにそれを渡すために用いる1だけをマスター・コントローラは条件つきのジャンプを実行する際のそれらを使用することができる。しかし、まず、RAMにこれらの真理値を保存する必要がある。
【０３０１】
そのようにコンパレータの出力が通常使われる方法の結果として、条件法の2つのステップ処理における第1のステップである。マスタコントローラは、コンパレータの最も一般的な使用において、結果として生じる前記コンパレータの出力を取り出して格納するために、「残りの汎用ＦＩＳコンピュータ」内のＲＡＭシステムの一つをトリガする必要がない。
【０３０２】
いかなる理由であっても、真実が評価するRAMに保存する必要がコンパレータからある場合、そこのそれが請求項（2）そして(6)の汎用ＦＩＳプロセッサユニット周辺で造られるこの新型のコンピュータのこの最高のモード使用の命令セットの範囲内であると述べなければならない)マスター・コントローラにちょうどこれをしてたデータRAMシステムのうちの1台まで保存するように指示する指示比較から結果。これを実行するため、標準のそれから別にされる全ては、指示を比較する真理値がプロセッサ-プログラム・シーケンスにおける追加的なステップがそうする「データ入/出バス.」。そのときのデータ転送サブシステムのうちの1つに配置されることができるために、コンパレータのための出力バッファを起動させるためにある図26に示されるデータRAMシステムのうちの1台がこれらの真理値を取り入れて、それから次のメモリロケーションに前進するように指示されるために、加えられる。
【０３０３】
２の補数の実行
２の補数機能を実行することに関して、マスタコントローラがこれを行う際の最初のシーケンスは、整数加算を実行する際のものとほぼ同一である。唯一の違いは、この処理の最初のステップにある。２の補数ユニットに関しては、整数加算器によって使用される二セットの数字ではなく、一セットの数字（つまり、一つの１２８ビット数、二つの６４ビット数、四つの３２ビット数、八つの１６ビット数、又は１６の３２ビット数）のみを送信する必要がある。この結果として、マスタコントローラは、２の補数にデータを提供するために、一つのデータＲＡＭシステムに関する出力バッファと、必要な場合は、前記ＲＡＭシステムのアクティブなアドレス／アクセスサブシステムとをアクティブにする必要のみを有する。
【０３０４】
一旦、２の補数ユニットがその作業を完了するならば、その出力が2本の道のうちの1本において使われることができて、また。第一は、それである。そして、この新規な一般が請求項(2)及び(6)のFISプロセッサユニットを決意する方法で、そのことは説明した)減算、ユニットが直接送信されることができる２つの補数から出る出力、整数加算器を運んで来る、ので、に関しては減算を完了する。２の補数ユニットの第２の用途は、単にRAMにそれらの負の相対物およびそれから格納された後部に数の一つ以上の一組を転換することになっている。そうこの場合及び２の補数ユニットから出る出力は、整数減算に組み込まれることよりむしろ記憶のデータRAMシステムのうちの1つに送られる。これにおいて後者が、ケースに入れる、マスター・コントローラによって実行される措置のシーケンスが、非常にシーケンスのそれと同様に整数加算の一つ以上の一組を実行して使われる。また、整数加算器の用途の様に、この２の補数ユニットの用途がすなわち、ブロック指示の一部として動くことができる点に注意しなければならない、数の全部のシーケンスは1つの長いシーケンスのそれらの二つ補足に変わることができるマスター・コントローラによって外へ調整されるシーケンス。及びマスター・コントローラがこうする方法でそれが1塊の整数加算から持ち運ぶ際に適用したのと、同じ基本的方法を使用することになっている。コントローラがそのレジスター/スモールメモリ回路を変わることを必要とする数の一組の数で、計数するために用いるマスターに、1塊の整数加算および二つ補足転換のブロックの唯一の違いが後の方法で、２つの補正装置が整数加算器より各むしろ時起動するということであられる。
【０３０５】
増分／減分の実行
所定のワード又はワードのセット（二つの６４ビットワード、四つの３２ビットワード、八つの１６ビットワード、又は１６の８ビットワード）が増分又は減分される処理は、この請求項（２）及び（６）の新しい汎用ＦＩＳプロセッサユニットを中心に構築された新しいコンピュータの最良の形態の応用において、他の様々な整数加算命令のいずれかを実行するものとほぼ同一の処理によって達成される。これら二つのクラスの命令の間に存在する唯一の違いは、様々なデータＲＡＭシステムの二つから整数加算器に供給される数字の両方のセットを有するのではなく、数字の一方が特別に構築されたＲＯＭに由来する点であり、このＲＯＭは、マスタコントローラにより命令される時、整数加算器にデータを供給している「データ入出パワーバス」に関する二つのデータ転送サブシステムの一方からの正の１の適切なセット又は負の１の適切なセットのいずれかを出力する。しかしながら、整数加算器に供給されるデータストリームの一つのソースにおけるこうした変化以外は、所定の数偽を増分又は減分する処理は、マスタコントローラの観点からは同一となる。
【０３０６】
右／左シフト−右／左回転の実行
マスタコントローラによる右／左シフト−右／左回転ユニットの利用は、２の補数のものと同じパターンに従う。マスタコントローラによるＡＬＵのこうした二つの構成要素の使用の間の主な違いは、こうしたユニットのそれぞれに送信されるコードにある。右／左シフト左／右回転ユニットに送信されるコードは、ビットスライスフィードバックメモリシステムに対して、一つの１２８ビット数、二つの６４ビット数、四つの３２ビット数、八つの１６ビット数、又は１６の３２ビット数である修正される数字のサイズを伝える必要があるだけではない。このコードは、更に、この前記ビットスライスフィードバックコントローラに対して、その処理が算術左シフト、算術右シフト、論理右シフト、キャリを通じた左回転、ブランチキャリを伴う左回転、キャリを通じた右回転、又はブランチキャリを伴う左回転のどれであるかを伝える必要がある。
【０３０７】
更に、上述した実行可能機能の全ての類の、マスター・コントローラがマスター・コントローラによって取り入れられて、そのレジスタ/スモールメモリ回路に格納される値に基づくブロックシフト右/左回転左／右を実行することが可能であること。しかし、この場合、2種類のブロックシフト/回転が、実際にある。
【０３０８】
これらで第1のものは、請求項（2）及び(6)のFISプロセッサユニット周辺で造られるこの新型の汎用コンピュータのこの最高のモード使用に与える)、回転するか固まられる既知の事実を移すことは与えられた数の時間に番号をつけるためにどちらか、左、または、右に。しかし前のシフトまたは車形の意志から出る出力がこのシフト右/左回転/左/右装置の中へと戻して、供給されることを必要として、こうするために。このブロック機能のこの態様が他のブロック機能で全て異なる。そして、マスター・コントローラがそうする。するとALUのこの構成要素の入出力の間でデータの動きのこの相互作用を調整することを必要とする。
【０３０９】
第２の種類のブロックシフト右/左回転左／右は他のブロック機能の全てのようである。それは組織的にかつてデータRAMシステム、シフト右/左または回転左/右からのデータにデータを持っていって、それから他のデータRAMシステムの中へと戻して、それを配置する。回転左/右機能が作るシフト右/左がマスター・コントローラの中で使用するこれらのブロックの両方とも、動きの数を計数するためにレジスタ/スモールメモリ回路をマスター・コントローラにする。
【０３１０】
ＡＮＤ、ＯＲ、又はＸＯＲの実行
上で説明したように、ＡＮＤ、ＯＲ、又はＸＯＲ回路は、ビットスライスフィードバックメモリ回路を含まない。正確には、マスタコントローラの外部制御ラインは、ホールド回路に直接的に供給され、このホールド回路は、次に、ＡＮＤ、ＯＲ、又はＸＯＲシステムのビットマップ回路に直接的に供給を行う。この変化により、マスタコントローラは、このＡＬＵのコンポーネントを形成するビットマップ回路を直接制御する状態となる。しかしながら、上で説明した他のすべての命令の実行と同様に、この実行についても、適切なＲＡＭシステムからの必要なデータが「データ入出パワーバス」の適切なデータ転送サブシステム上に配置された状態を確保することで開始される。これが行われた後、マスタコントローラは、全体的なＡＮＤ、ＯＲ、又はＸＯＲ回路内の入力データホールド回路と、ＡＮＤ、ＯＲ、又はＸＯＲ回路に関する制御コードを保持するホールド回路とを同時にトリガし、このコードは、こうした三タイプの機能、つまりＡＮＤ、ＯＲ、又はＸＯＲのうちどれを実行するかを決定するために、ＡＮＤ、ＯＲ、又はＸＯＲのビットマップ回路によって使用される。
【０３１１】
この点で、マスター・コントローラのための「主たるビットスライスフィードバックプログラムメモリーシステム」のものは十分な数の非動作または無効な状態（「基本的な制御メモリーシステム」がシステムの何にもいかなる「活発な」信号も出力しないものである無効な状態およびこの新型の汎用コンピュータのサブシステム）を通過する。このの中でを通過することは述べる。そして適切にその算出を完了する時を有するAND、ORおよびXORのための、すなわち、長椅子に対するビット-マッピング回路を外へ許す。おそらくマスター・コントローラ・パスを有するちょうど1つの無効な状態でこの前記ビット-マッピング回路がその作業を完了することができるのに十分である。
【０３１２】
最後に、マスター・コントローラは、次のクロックサイクルにおいてこれらの無効な状態の終わりの後、AND、ORを可能にするコントローラおよびXORがこれが達成されたあと、「データ入/出バス」の適当なデータ転送サブシステム上へ、その結果を出力するために巡回する、マスター・コントローラが導くマスターにデータを始めて、格納する正しいRAMシステム（結果を格納することになっているRAMシステム）を生じさせる。
【０３１３】
それから、第1の種類の一つの整数追加を実行するときに、AND、ORの実行における最終的なステップまたはちょうどそれとしてのXORインストラクション（コントローラがAND、ORにデータを提供することに関係しているRAMシステムの全ての中で前進することに見るマスターおよびXOR回路）はした。最後に閉鎖においてこのAND、ORまたはXORインストラクションの実行において、段をつける、マスター・コントローラは1時までに前進して、それから次の指示を送るプログラムRAMシステムを向けるそれ自体。マスター・コントローラを示すAtはこの次の指示を実行し続ける。マスター・コントローラはまた、それがブロック整数加算およびブロック２つの補正機能で使用した同じ基本的な手順をそれが続くブロックANDs（そうするオペレーションズ・リサーチまたはXORs）にすることが可能である。それは取り入れて、それがあるシフト/回転でより麻痺したものは実行するそのレジスタ/スモールメモリ回路に保存する。この前記レジスタ/スモールメモリ回路の価値を論理機能の中で各々実行した後は減少させられる、そして、この前記レジスタ/スモールメモリ回路の範囲内の前記値がゼロのセットポイントに着くまで、プロセスは続いた。いずれが指すか、マスター・コントローラはそれから次の指示に移動する。
【０３１４】
ビット操作の実行
所定のビット操作のセットを実行するシーケンスは、２の補数を実行するためのシーケンスと同じである。唯一の違いは、２の補数ユニットを起動するのではなく、所定のビット操作のセットを実行する適切なコードが、ＡＬＵのビット操作構成要素に送信され、その後、動作がトリガされる点である。しかしながら、マスタコントローラがビット操作を実行する動作の基本的なパターンは、同じである。
【０３１５】
また、この新規な一般の範囲内の他の機能の全ての類の請求項（2）及び(6)のFISプロセッサユニットを決意すること）（ビットを操作するこの機能）、そして、ビットの一組、ブロック・モードの実行することができる。これがある手段が達成したはブロック・モードにおいて運び出される他の機能性の全てと同様である。値を与えられるAはマスター・コントローラの範囲内でレジスタ/スモールメモリ回路に持ってこられる。マスター・コントローラがそうするときはビット操作の前記レジスタ/スモールメモリ回路に保存される最初の数によって示されるのと、同程度多くの一組を実行する。
【０３１６】
批評を終えること
これは実用特許である。その目的がある。そして、全く新しい一連の汎用ＦＩＳコンピュータが基礎を形成されることができる基本的な技術的概念の保護を提供する。この特許出願の範囲内で最高のモード・アプリケーションの目的は現在の構造および汎用ＦＩＳプロセッサの現代の構造に精通している誰でも示すことになっていて、説明することになっている（論理回路を使用するものためにその全体的な機能性をインプリメントする）また、上記が現実的な新規なコンピュータが請求項（2）及び（６）のこの新規な汎用ＦＩＳプロセッサユニット周辺で、建設したビット-マッピング方法およびビットスライスフィードバック・プログラミングの技術に言及して、作成されることができて、このようにその請求項を示しているにつれて、(1)がどれほどの汎用ＦＩＳコンピュータが造られることができるか、コンピュータ産業に、新規なオプションを提供することに関して即座の実際的な有用性を有する。
【０３１７】
そして、それはこの最高のモード・アプリケーション断面に示されたことである、ベースのコンピュータシステムが汎用整数周辺で造った完全に機能的な整数が請求項（1）、（2）及び(6)にかなっているFISプロセッサユニットの基礎を形成したことはそれほど作成されることができる。
【０３１８】
これらのそれ以上の特徴の全てが、大変な問題点なしで、作成されることができて、請求項（2）にかなっている汎用ＦＩＳプロセッサユニットの範囲内で実行されることができて−論理ゲートから造られる現在の汎用ＦＩＳプロセッサ−数値演算コプロセッサと関連する機能性：整数乗算と除算、浮動小数点演算および三角法の算出の類のものの全てのようなものの多数において見つかる加算機能性のための現在、そして、（6）。必要に応じて、メモリ回路のアドレス指定システムに関して、論理回路（すなわちＡＮＤゲート、ＯＲゲート、ＸＯＲゲート、ＮＡＮＤゲートなど）の用途に向かう必要のないビット-マッピング方法およびビットスライスフィードバック・プログラミングとして生じて、全てこの機能性の中で生じることができる。よりこれの必要を満たすことに関しては、この最高のモードの範囲内で数学的機能性に請求項（2）及び(6)かなっている汎用ＦＩＳコンピュータ/プロセッサユニットを貸す)この最高のモード・アプリケーションで示す、それらは過去と現在の整数ベースのプロセッサの全部において使用する技術を適用することによって達成される。その280。はある（整数乗算と除算）、ほとんどの場合、オペレーティングシステムの一部であるソフトウェア・サブルーチンおよび機能で浮動小数点演算および三角法の算出はこの新型のコンピュータのこの最高のモード使用においてされる。したがって、これにより、一連のサブシステム及び回路とメモリ回路に埋め込まれたビットスライスフィードバックプログラムメモリ回路及びビットマップ処理から成るものとが、ＡＮＤ及び又はＯＲゲート、シフトレジスタ、フリップフロップ、及びその他で構成される膨大な数の論理回路から構築された、完全に機能する汎用ＦＩＳマイクロプロセッサに可能な全ての事柄をどのように実行できるかについて、基本的な用ワードと基本的な原理とにより説明したことになる。
【図面の簡単な説明】
【０３１９】
【図１】汎用ＦＩＳプロセッサユニットの観点から見た汎用ＦＩＳコンピュータシステムを表すことが可能な最も基本的な全体ブロック図
【図２】基本概念のブロック図
【図３】整数加算回路に関する１６ベース加算器の図
【図４】１２８ビット整数加算器に関するビットスライスフィードバック回路の図
【図５】１２８ビット整数加算器に関するキャリオーバ出力回路の図
【図６】１２８ビット整数加算器の全体的レイアウトの図
【図７】ワンズジェネレータの図
【図８】基本の２の補数ユニットの図
【図９】２の補数ビットスライスフィードバックメモリコントローラの図
【図１０】２の補数出力回路の図
【図１１】基本コンパレータユニットの図
【図１２】コンパレータ回路の全体的な回路レイアウトの図
【図１３】基本シフト左右回転左右ユニットの図
【図１４】回転／シフトビットスライスフィードバックメモリコントローラの図
【図１５】回転／シフト回路の全体的な回路レイアウトの図
【図１６】基本論理ユニットの図
【図１７】論理回路の全体的な回路レイアウトの図
【図１８】基本ビット操作ユニットの図
【図１９】ビット操作ビットスライスフィードバックメモリコントローラの図
【図２０】ビット操作回路の全体的な回路レイアウトの図
【図２１】制御回線に関するメモリ／プロセッサインタフェースの図
【図２２】データ回線に関するメモリ／プロセッサインタフェースの図
【図２３】ＲＡＭのレイアウトの図
【図２４】全体的ＲＡＭアドレス／アクセスシステムの図
【図２５】アドレス／アクセスビットスライスフィードバックメモリコントローラの図
【図２６】この最良の形態の応用に関する汎用ＦＩＳコンピュータの残りのレイアウトの図
【図２７】一次ビットスライスフィードバックプログラムメモリシステムの図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【国際公開パンフレット】
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【国際調査報告】
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