(57)【要約】本発明は、サンプルホールド回路（１）と、粗いアナログデジタル変換器（２）と、デジタルアナログ変換器（３）と、結合論理回路と、細かいアナログデジタル変換器（６）とを有する、アナログデジタル変換回路（ＡＤＣ）であって、更に、電圧電流変換器（７；Ｒ１）と、電流ドメインにおける減算手段と、好ましくは、仮想接地ノード（９）における加算手段と、細かいアナログデジタル変換器（６）の入力部における電流電圧変換手段（１０；Ｒ２）とを有する回路を供給するための基本のパイプライン／サブレンジングアーキテクチャを用いる。好ましくは、細かいアナログデジタル変換器（６）は、更に、電流電圧変換手段（１０；Ｒ２）に整合された抵抗器（Ｒ３）と、デジタルアナログ変換器（３）に対する電流に整合された電流源とを有する。電圧電流変換器（７Ａ；７Ｂ）及び電流電圧変換器（１０Ａ；１０Ｂ）の複数の対が、カスケード構成で接続されてもよく、複数のサンプルホールド回路（１）が設けられる。これは、本回路のサンプルレートを増大させる利点を有する。本発明によるインプリメンテーションは、整合されるべき構成要素の数、及び整合の度合いにおける低減を可能にすると共に、既知のインプリメンテーションの欠点を無くした高速及び高分解能を備えるＡＤＣを供給する。
2005505183.tif 000002
【特許請求の範囲】
【請求項１】
サンプルホールド回路と、
粗いアナログデジタル変換器と、
デジタルアナログ変換器と、
結合論理回路と、
細かいアナログデジタル変換器と、を有し、
前記サンプルホールド回路が、前記粗いアナログデジタル変換器に接続され、
前記粗いアナログデジタル変換器が、前記デジタルアナログ変換器に接続され、
前記デジタルアナログ変換器が、前記結合論理回路及び前記細かいアナログデジタル変換器に接続される、アナログデジタル変換回路であって、
前記サンプルホールド回路の出力部に接続された電圧電流変換器と、
前記電圧電流変換器及び前記デジタルアナログ変換器に接続された入力部を備える電流ドメインにおける減算手段と、
仮想接地ノードにおける加算手段と、
前記細かいアナログデジタル変換器の入力部において、前記減算手段の出力電流を電圧へ変換するための電流電圧変換手段と、
によって特徴付けられる回路。
【請求項２】
前記減算手段が、電流デジタルアナログ変換器を有する、請求項１に記載の回路。
【請求項３】
前記電流デジタルアナログ変換器が、整合されたユニット電流セルを有する、請求項２に記載の回路。
【請求項４】
前記細かいアナログデジタル変換器が、更に、前記電流電圧変換手段に整合された抵抗器を有する、請求項１、２又は３に記載の回路。
【請求項５】
前記細かいアナログデジタル変換器が、更に、前記デジタルアナログ変換器に対する前記電流に整合された電流源を有する、請求項４に記載の回路。
【請求項６】
第２のアナログデジタル変換器のラダーが、整合された電流源の他のシリーズを駆動するように、カスケード構成で接続された電圧電流変換器及び電流電圧変換器の複数の対を有する、請求項１乃至５の何れか１項に記載の回路。
【請求項７】
更に、複数のサンプルホールド回路が設けられる、請求項１乃至６の何れか１項に記載の回路。
【請求項８】
前記電流電圧変換器が、仮想接地入力ノードを有する、請求項１乃至７の何れか１項に記載の回路。
【請求項９】
前記電流電圧変換器が、抵抗器及びオペアンプを有する、請求項１乃至８の何れか１項に記載の回路。
【請求項１０】
第１の段及び第２の段について、前記電流デジタルアナログ変換器に整合された前記電流源及び整合された抵抗器を備えた、電圧電流セクション及び電流電圧セクションのカスケード構成を有する、請求項１乃至９の何れか１項に記載の回路。
【請求項１１】
ＭＯＳＴ型トランジスタを有する、請求項１乃至１０の何れか１項に記載の回路。
【請求項１２】
前記デジタルアナログ変換器の少なくとも１つが、ソース結合されたＦＥＴの対と、トランジスタと、負荷とを有する、請求項１乃至１１の何れか１項に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器に関する。
【背景技術】
【０００２】
アナログデジタル変換器（ＡＤＣ）を設計する場合、高速及び高分解能が非常に望ましい特徴である。最新のＡＤＣは、１２ビットの６５ＭＳ/ｓレベルの変換器であり、こうした変換器の１つの実施例が、フィリップス社のモデルＴＤＡ８７６７/８である。１４ビット又はそれより高い精度を実現することが望ましい。
【０００３】
高速及び高分解能を実現するためのある既知のアプローチは、較正を用いること、すなわち、非線形性情報を記憶すると共に、ＡＤＣをオンラインでデジタル的に修正することである。これには大量のデジタル及びメモリ回路を必要とし、更に、較正信号が生成される間、ＡＤＣがオフラインでなければならず、このことは望ましくない。
【０００４】
別のアプローチは、２つ又は３つのステップの１４ビットＡＤＣにおいて、オフセット補償されたアンプと結合されたラダー抵抗器を用いることである。ラダー抵抗器を正確に具現化する際に問題が生じ、ノイズレベルが望まれるレベルよりも高くなりがちである。
【０００５】
更に他のアプローチは、電流ＤＡＣ（デジタルアナログ変換器）の静的線形性(staticlinearity)を用いることである。例えば、既知のこのようなインプリメンテーションは、
サンプルホールド回路と、
粗いアナログデジタル変換器（ＡＤＣ）と、
デジタルアナログ変換器（ＤＡＣ）と、
結合論理回路と、
細かいアナログデジタル変換器（ＡＤＣ）と、を有する。
これは、基本のパイプライン/サブレンジングアーキテクチャとして知られている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、ＤＡＣを段間ゲインに整合させると共に、オフセット及び細かいＡＤＣのレンジに整合させる際に大きな問題が生じ、既知のインプリメンテーションの速度及び分解能が制限されている。
【０００７】
本発明の目的は、上記に説明された既知のインプリメンテーションの欠点をもたない高速及び高分解能を備えたＡＤＣを供給することにある。
【課題を解決するための手段】
【０００８】
本発明によれば、
サンプルホールド回路と、
粗いアナログデジタル変換器と、
デジタルアナログ変換器と、
結合論理回路と、
細かいアナログデジタル変換器と、
を有する、アナログデジタル変換回路であって、
電圧電流変換器（Ｒ１）と、
電流ドメインにおける減算手段と、
仮想接地ノードにおける加算手段と、
細かいアナログデジタル変換器の入力部における電流電圧変換手段と、
を特徴とする回路が供給される。
【０００９】
好ましい実施形態によれば、減算手段が、電流デジタルアナログ変換器と、好ましくは、整合されたユニット電流セルとを有する。
【００１０】
好ましくは、細かいアナログデジタル変換器が、更に、電流電圧変換手段に整合された抵抗器と、デジタルアナログ変換器電流セルの電流に整合された電流源とを有する。
【００１１】
本発明の他の態様によれば、カスケード構成で接続された、電圧電流変換器及び電流電圧変換器の複数の対が設けられる。それゆえ、第２のＡＤＣのラダーは、レンジを近似的に決定するだけであり、この第２のＡＤＣは、整合された電流源の別のシリーズを駆動する。
【００１２】
本発明の他の態様の好ましい実施形態によれば、複数のサンプルホールド回路が設けられる。これは、本回路のサンプルレートを増大させる利点を有する。
【００１３】
本発明のインプリメンテーションは、整合されるべき構成要素の数が低減されると共に、整合のレベルがサブレンジ精度まで低減されるという小型化(reduction)を可能にする。
【００１４】
本発明のより良好な理解のために、更に、どのようにして同様のことが実行され得るのかを示すために、以下に参照が添付の図面になされるであろう。
【発明を実施するための最良の形態】
【００１５】
図１では、米国特許第５２８３５８１号公報に説明されるような、基本の既知のパイプライン／サブレンジングアーキテクチャ回路が示されている。この回路は、本質的には、アナログ電圧減算回路であり、上位ビットを供給するための粗いＡ／Ｄ変換器２に接続されると共に、負荷抵抗器４（Ｒ１）にも接続された、電圧出力部を備えるサンプルホールド回路１を有している。粗いＡ／Ｄ変換器２の出力部は、Ｄ／Ａ変換器３に接続される。負荷抵抗器４及びＤ／Ａ変換器３は、効果的に、サンプルホールド回路１からのアナログ電圧出力と、Ａ／Ｄ変換器２によって計算されるような上位ビットに対応する電圧値との間の差を計算するための減算回路として作用する。これらの信号における差は、信号が、下位ビットを供給するための細かいＡ／Ｄ変換器６に渡される前に、アンプ５で増幅される。
【００１６】
本発明による新しい回路のある実施形態が、図２に示されている。サンプルホールド回路１は、電圧入力信号を、電圧電流（Ｖ／Ｉ）変換器７と、粗いＡ／Ｄ変換器２との双方に対して供給する。このＶ／Ｉ変換器７は、負荷抵抗器Ｒ１を有している。結果として生じる電流信号は、その後、ノード９で減算される。加算ノードにおける電圧スイングを低減するように、仮想接地入力ノードによりＩ／Ｖ変換を行うことは有利である。この減算から生じる残余の電流は、負荷Ｒ２を有するＩ／Ｖ変換器１０を用いて電圧に変換され、この電圧信号が、図示されるように細かいＡ／Ｄ変換器６に入力される。Ｉ／Ｖ変換器１０は、抵抗器Ｒ２及びオペアンプ５を有している。アンプ５のゲインは、Ｉ／Ｖ変換器１０のゲインエラーを最小化するのに十分な大きさのゲインであるべきである。
【００１７】
変換器の良好な性能、すなわち、良好な線形性のために、細かいＡ／Ｄ変換器６のレンジは、残余の信号に整合しなければならず、これは、Ｄ／Ａ変換器のステップサイズ及びアンプのゲインを含むファクタの組み合わせによって決定される。本発明による回路では、細かいＡ／Ｄレンジの整合は、Ｉ／Ｖ変換器１０の負荷Ｒ２に整合された細かいＡ／Ｄ変換器６の負荷抵抗器Ｒ３と、電流Ｄ／Ａ変換器３に整合された電流源１１とを用いて、比較的に容易に実現されることが可能である。上記の抵抗器は、完全なＡ／Ｄ線形の整合を必要とせず、Ｒ２とＲ３との比率が小さいので、整合は、図１に示されるような従来技術のインプリメンテーションよりも一層容易に実現されることができる。加えて、整合されるべき構成要素の数が、実際に低減される。
【００１８】
図５に示される他の実施形態では、Ｖ／Ｉ及びＩ／Ｖセクションは、カスケードされることができ、第２のＡ／Ｄ変換器のラダーが、単にレンジを近似的に決定し、整合された電流源の別のシリーズを駆動する。より多くのサンプルホールド機能部が、サンプルレートを増大させるために信号チェーンに挿入されることができる。サンプルホールド回路１は、入力電圧Ｖｉｎを第１のセクションＡに供給する。この第１のセクションＡは、２つの分岐部を有しており、一方の分岐部が、粗い Ａ／Ｄ変換器２Ａ及び電流Ｄ／Ａ変換器３Ａを有し、他方の分岐部が、負荷Ｒ１ＡをもつＶ／Ｉ変換器７Ａを有している。これらの２つの分岐部からの電流は、ノード９Ａで減算され、この結果が、アンプ５Ａ及び負荷Ｒ２Ａを有するＩ／Ｖ変換器１０Ａに与えられる。Ｉ／Ｖ変換器１０Ａの電圧出力は、 第２のセクションＢの負荷Ｒ１ＢをもつＶ／Ｉ変換器７Ｂに供給されると共に、アンプの出力部と電流源１１Ａとの間に接続される負荷抵抗器Ｒを介して、第２の段の粗いＡ／Ｄ変換器２Ｂに供給される。第２の段の粗いＡ／Ｄ変換器２Ｂは、第２の段の電流Ｄ／Ａ変換器３Ｂに接続され、この電流が第２の段においてノード９Ｂで減算される。結果として生じる信号が、アンプ５Ｂ及び負荷Ｒ２Ｂを有する第２の段のＩ／Ｖ変換器１０Ｂの入力部に供給される。変換器１０Ｂの電圧出力は、その後、負荷Ｒ５Ｂ及び電流源１１Ｂを備える細かいＡ／Ｄ変換器６に供給される。
【００１９】
このカスケードされたバージョンでは、抵抗器Ｒ２Ａ、Ｒ３Ａ、Ｒ２Ｂ及びＲ３Ｂの整合が行われなければならない。加えて、電流源１１Ｂが、第１の段の電流Ｄ／Ａ変換器３Ａと、第２の段の電流Ｄ／Ａ変換器３Ｂとに整合しなければならない。
【００２０】
好ましくは、細かいＡ／Ｄラダーが、ベース電流により負荷をかけられるべきでない。ＭＯＳＴ型トランジスタを使用することが好ましく、又は代替例として第２のラダーがインプリメントされることも可能である。
【００２１】
このような構成は、高速及び高分解能を備えるコンパクトなＡ／Ｄ変換器を供給する。加算ノード９で仮想接地１２を使用することは、Ｄ／Ａ変換の要求を低減し、Ｖ／Ｉ変換器及びＤ／Ａ変換器が動作するための増大された電圧ヘッドルームを提供する。
【００２２】
図３は、図２の変換器７、又は図５の変換器７Ａ及び７Ｂのような電圧電流（Ｖ／Ｉ）変換器の可能なインプリメンテーションを示している。入力電圧は、２つのアンプ１３及び１４に印加され、これらのアンプの他の入力部は、電流源１５によって電流供給される負荷Ｒ１を通して互いに接続される。アンプ１３及び１４の出力は、電界効果トランジスタ（ＦＥＴ）１６及び１７のベースにそれぞれ与えられ、これらの出力の各々が次に出力電流ＩＯＵＴを供給する。この形態のインプリメンテーションは、フィードバックアンプによって駆動される線形抵抗器（例えば、ポリマ（poly））に基づく。アンプのゲインは、要求される線形性によって決定され、その帯域幅は、設定期間及び設定エラーによって決定される。第１の段のアンプは、ノイズの大きな原因となる。好ましくは、ＭＯＳＴが、 ベース電流損失を避けるために用いられ、ＦＥＴ１６及び１７の出力コンダクタンスが、仮想接地に与えられる。
【００２３】
図４は、図１及び図２の符号３で、更に、図５の符号３Ａ及び３Ｂで示されているような、デジタルアナログ（Ｄ／Ａ）変換器の可能なインプリメンテーションを示している。これは、ソース結合されたＦＥＴ２４及び２５を有し、これらがトランジスタ２０及び負荷２２に電流を供給する。このことは、非常に正確な電流源をもたらすと共に、それぞれの段におけるトランジスタ２０及び２１並びに抵抗器負荷２２及び２３の整合、又は代替例として較正若しくは動的要素整合（ダイナミックエレメントマッチング）のいずれかに基づいている。
【図面の簡単な説明】
【００２４】
【図１】既知の従来技術の回路の回路図である。
【図２】本発明のある実施形態の回路図である。
【図３】図２及び図３の回路の別の実施形態、すなわち、パイプライン型のインプリメンテーションの回路図である。
【図４】図２及び図３の回路の一部、すなわち、Ｖ／Ｉ変換器の回路図である。
【図５】図２及び図３の回路の別の部分、すなわち、図２及び図３の回路の電流ＤＡＣの回路図である
【図１】
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【図２】
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【図４】
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【図５】
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【国際公開パンフレット】
2005505183.tif 000007
2005505183.tif 000008
2005505183.tif 000009
2005505183.tif 000010
2005505183.tif 000011
2005505183.tif 000012
2005505183.tif 000013
2005505183.tif 000014
2005505183.tif 000015
2005505183.tif 000016
2005505183.tif 000017
【国際公開パンフレット（コレクトバージョン）】
2005505183.tif 000018
【国際調査報告】
2005505183.tif 000019
2005505183.tif 000020
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