(57)【要約】高速データ通信システムのプリエンファシス等化のための方法および回路がプログラム可能なパルス整形の使用によって提供され得る。プリエンファシス等化回路を用いて構成されたデータ通信システムは、相互接続または他の伝送チャンネルを介して伝送するために、入力データストリームを受信しデータストリームを出力することによって動作する。このデータは、入力段における入力インバータおよび出力段における出力インバータを有するプログラム可能なプリエンファシス等化を用いて構成された出力バッファに伝達され得る。動作中に、入力段への入力信号が遷移すると（例えば、ロウからハイ状態）、出力段への入力信号は伝送チャンネルを駆動する全振幅に構成される。一旦出力段が全振幅に遷移すると、出力段の入力は中間スケールの振幅に近づくように構成される。
2005504446.tif 000002
【特許請求の範囲】
【請求項１】
データ通信システムにプリエンファシス等化を提供するために構成された出力バッファであって、
差動入力信号を受信し、駆動信号を提供するために構成された入力インバータの対を含む入力段と、
該駆動信号を受信するように該入力インバータの対に結合されたデジェネレートインバータの対を含み、該デジェネレートインバータの対が差動出力信号を駆動するために構成される、出力段と、
該出力段および該入力段に結合され、少なくとも１つのインバータを含むパルス整形回路であって、該パルス整形回路は該差動出力信号のパルス整形を提供するように構成される、パルス整形回路と
を含み、
該出力バッファは、該差動入力信号の遷移の後で、該駆動信号および該差動出力信号に全振幅信号を提供するように構成され、該パルス整形回路は、該遷移からの遅延の後、該出力段に中間スケール信号を提供し、それにより該差動出力信号のパルス整形が発生するように構成される、データ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
【請求項２】
前記パルス整形回路はフィードバック構成を含み、該フィードバック構成は、前記差動出力信号をセンシングし、前記中間スケール信号を提供するために前記駆動信号に加算する電流を提供するようにフィードバックパスを介して提供するように構成される、請求項１に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
【請求項３】
前記パルス整形回路はフィードフォワード構成を含み、該フィードフォワード構成は、前記差動入力信号をセンシングし、前記中間スケール信号を提供するために前記駆動信号に加算する電流を提供するようにフィードフォワードパスを介して提供するように構成される、請求項１に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
【請求項４】
前記パルス整形回路は、第１のパルス整形インバータの対および第２のパルス整形インバータの対を含み、該第１のパルス整形インバータの対は、該第２のパルス整形インバータの対を駆動させるように構成され、該第２のパルス整形インバータの対は、電流加算を提供するように選択可能に動作され、それによりプログラム可能なパルス整形機能が前記出力バッファにおいて実現される、請求項１に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
【請求項５】
前記出力バッファは、
前記入力インバータの対と前記デジェネレートインバータの対との間に直列に結合され、該入力インバータの対の出力インピーダンスを低減することによって、該入力インバータの対の出力駆動能力をスケーリングするように構成されたレジスタの対をさらに含む、請求項２に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
【請求項６】
前記出力バッファは、
キャパシタの対の内の一つが前記レジスタの対の内の一方に並列に接続され、該キャパシタの対の内の他方が該レジスタの対の内の他方に並列に接続され、該キャパシタの対が前記入力インバータの対の増大されたスイッチング能力を促進するように構成されるキャパシタの対をさらに含む、請求項５に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
【請求項７】
前記フィードバック構成は、第１のフィードバックインバータおよび第２のフィードバックインバータを含み、該第１のフィードバックインバータおよび該第２のフィードバックインバータは、前記駆動信号に加算する電流を促進するように前記差動出力信号をセンシングするために構成される、
請求項２に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
【請求項８】
前記フィードバック構成は、前記第１のフィードバックインバータおよび前記第２のフィードバックインバータを前記差動出力信号に結合するためのセンシングレジスタの対をさらに含む、請求項７に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
【請求項９】
前記フィードバック構成は、少なくとも２つのスケーリングインバータをさらに含み、該スケーリングインバータの一つの対は、前記第１のフィードバックインバータに結合され、該スケーリングインバータの別の対は、前記第２のフィードバックインバータに結合され、該スケーリングインバータは、該第１のフィードバックインバータおよび該第２のフィードバックインバータからのフィードバック信号の相対的重みをスケーリングするように構成されて、前記出力バッファのプログラム可能なプリエンファシス等化を提供する、請求項７に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
【請求項１０】
前記フィードバック構成は、前記スケーリングインバータの少なくとも２つの対を選択的に動作させ、パルス整形のための差動プリエンファシス等化を生じさせるために構成された複数のスイッチをさらに含む、請求項９に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
【請求項１１】
前記フィードフォワード構成は、
前記差動入力信号をセンシングするために該差動入力信号に結合され、前記入力インバータの対に対していくらかの遅延を提供するように構成されたフィードフォワードインバータの第１の段をさらに含む、請求項３に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
【請求項１２】
前記フィードフォワード構成は、
前記フィードフォワードインバータの第１の段に結合され、前記入力インバータの対に対してさらにいくらかの遅延を提供するように構成されたフィードフォワードインバータの第２の段をさらに含む、請求項１１に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
【請求項１３】
前記フィードフォワード構成は、
前記フィードフォワードインバータの第２の段と前記フィードフォワードインバータの第１の段との間に結合されたレジスタの対をさらに含む、請求項１２に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
【請求項１４】
前記フィードフォワード構成は、
前記フィードフォワードインバータの第２の段に結合され、電流加算を前記駆動信号に提供するように構成されたフィードフォワードインバータの第３の段をさらに含む、請求項１２に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
【請求項１５】
前記フィードフォワード構成は、
前記フィードフォワードインバータの第３の段と前記駆動信号との間に結合され、該フィードフォワードインバータの第３の段の実効出力抵抗の変化を促進することによってプログラム可能な出力バッファを提供し、前記差動出力信号のパルス整形の間に差動プリエンファシス等化設定を生じるように構成される、複数の直列スイッチをさらに含む、請求項１４に記載のデータ通信システムにプリエンファシス等化を提供するために構成された出力バッファ。
【請求項１６】
伝送チャンネルを介して送信器から受信器にデータ信号を伝送するデータ通信システムであって、
該データ信号を受信し、符号化されたデータ信号を生成するためのエンコーダ／シリアライザと、
該エンコーダ／シリアライザに結合されたプリエンファシス等化バッファであって、
該符号化されたデータ信号を受信し、駆動信号を提供するために構成された入力インバータの対を含む入力段と、
該駆動信号を受信するように構成されたデジェネレートインバータの対とを含み、該一対のデジェネレートインバータは、さらに該伝送チャンネルを介して差動出力信号を駆動するために構成される出力段と
少なくとも一対のインバータを含み、該差動出力信号のパルス整形を提供するように構成されたパルス整形回路と
を含むプリエンファシス等化バッファと
を含み、
該プリエンファシス等化バッファは、該駆動信号に対する全振幅信号および該符号化されたデータ信号の遷移の後の該差動出力信号を提供するように構成され、そして該パルス整形回路は、該遷移からの遅延の後に該出力段に中間スケール信号を提供するように構成され、それにより該差動出力信号のパルス整形が生じる、伝送チャンネルを介して送信器から受信器にデータ信号を伝送するデータ通信システム。
【請求項１７】
前記パルス整形回路はフィードバック構成を含み、該フィードバック構成は、前記差動出力信号をセンシングし、前記中間スケール信号を提供するために前記駆動信号に加算する電流を提供するようにフィードバックパスを介して提供するように構成される、請求項１６に記載のデータ通信システム。
【請求項１８】
前記パルス整形回路はフィードフォワード構成を含み、該フィードフォワード構成は、前記差動入力信号をセンシングし、前記中間スケール信号を提供するために前記駆動信号に加算する電流を提供するようにフィードフォワードパスを介して提供するように構成される、請求項１６に記載のデータ通信システム。
【請求項１９】
前記パルス整形回路は、第１の対のパルス整形インバータおよび第２の対のパルス整形インバータを含み、該第１の対のパルス整形インバータは、該第２の対のパルス整形インバータを駆動するように構成され、該第２の対のパルス整形インバータは、電流加算を提供するように選択可能に動作され、それによりプログラム可能なパルス整形機能は、前記出力バッファ内で実現される、請求項１６に記載のデータ通信システム。
【請求項２０】
前記フィードバック構成は、
前記駆動信号に加算する電流を促進するように前記差動出力信号をセンシングするように構成された第１のフィードバックインバータおよび第２のフィードバックインバータと、
該第１のフィードバックインバータおよび該第２のフィードバックインバータを該差動出力信号に結合するためのセンシングレジスタの対と、
スケーリングインバータの内の一つの対が該第１のフィードバックインバータに結合され、該スケーリングインバータの内の別の対が該第２のフィードバックインバータに接続され、該スケーリングインバータは、該第１のフィードバックインバータおよび該第２のフィードバックインバータからのフィードバック信号の相対的な重みをスケーリングするように構成され、プログラム可能なプリエンファシス等化を提供する、少なくとも２つの対のスケーリングインバータと
をさらに含む、請求項１７に記載のデータ通信システム。
【請求項２１】
前記フィードバック構成は、前記少なくとも２つの対のスケーリングインバータを選択的に動作するために構成され、パルス整形の間に差動プリエンファシス等化設定を生じさせる複数のスイッチをさらに含む、請求項２０に記載のデータ通信システム。
【請求項２２】
前記フィードフォワード構成は、
前記符号化されたデータをセンシングするために前記差動入力信号に結合され、前記入力インバータの対に対していくらかの遅延を提供するように構成された第１の段のフィードフォワードインバータと、
該第１の段のフィードフォワードインバータに結合され、該入力インバータの対に対していくらかのさらなる遅延を提供するように構成された第２の段フィードフォワードインバータと、
該第２の段のフィードフォワードインバータと該第１の段のフィードフォワードインバータとの間に結合された一対のレジスタと、
該第２の段のフィードフォワードインバータに結合され、該駆動信号に電流加算を提供するように構成された第３の段のフィードフォワードインバータと
をさらに含む、請求項１８に記載のデータ通信システム。
【請求項２３】
前記フィードフォワード構成は、
前記第３の段のフィードフォワードインバータと前記駆動信号との間に接続され、該第３の段のフィードフォワードインバータの実効出力抵抗の変化を促進することによってプログラム可能性を提供し、前記差動出力信号のパルス整形の間に差動プリエンファシス等化設定を生じさせるように構成された複数のスイッチをさらに含む、請求項２２に記載のデータ通信システム。
【請求項２４】
伝送チャンネルを介して、送信器から受信器にデータ信号を伝送するためのデータ通信システムにおいて使用するためのプリエンファシス等化バッファであって、
差動入力信号を受信するため、および出力端子に駆動信号を提供するために構成された入力インバータの対を含む入力段と、
該駆動信号を受信するために該入力インバータの対の該出力に接続された出力インバータの対を含む出力段であって、該出力インバータの対は、差動出力信号を駆動するために構成された、出力段と、
少なくとも２つのインバータの対を含む等化回路であって、該差動入力信号の遷移の後に該差動出力信号に全振幅信号を提供し、該出力端子に加算する電流を提供して、該駆動信号を調整して該遷移からの遅延の後の該出力段に提供するように構成される、該差動出力信号のパルス整形が生じる等化回路と
を含むプリエンファシス等化バッファ。
【請求項２５】
前記等化回路は、前記差動出力信号をセンシングし、フィードバックパスを介してセンシングされた信号を提供し、パルス整形を提供するために前記入力段の前記出力端子への電流加算を促進するように構成されるフィードバック構成をさらに含む、請求項２４に記載のプリエンファシス等化バッファ。
【請求項２６】
前記等化回路は、前記差動入力信号をセンシングし、フィードフォワードパスを介して提供し、パルス整形を提供するために前記入力段の前記出力端子への電流加算を促進するように構成されるフィードフォワード構成をさらに含む、請求項２４に記載のプリエンファシス等化バッファ。
【請求項２７】
データ通信ネットワークのプログラム可能なプリエンファシス等化のための方法であって、
伝送チャンネルを介して差動出力信号の伝送のために構成された出力バッファの入力段に差動入力信号を提供するステップと、
第１の状態から第２の状態への該差動入力信号の遷移に応じて、該入力段から該出力バッファの出力段に駆動信号を提供するステップであって、該駆動信号は、該第２の状態に対応する振幅を有する、ステップと、
中間スケール信号を該出力段に提供するために該遷移からの遅延の後、該駆動信号にセンシングされた信号を電流加算するステップを含み、該中間スケール信号は、該データ通信ネットワークの等化の間にパルス整形機能を促進する、データ通信ネットワークのプログラム可能なプリエンファシス等化のための方法。
【請求項２８】
前記電流加算するステップは、
前記中間スケール信号を提供するために前記駆動信号への電流加算を促進するように、前記差動出力信号をセンシングし、該センシングされた信号をフィードバックパスを介して提供するステップをさらに含む、請求項２７に記載のデータ通信ネットワークのプログラム可能なプリエンファシス等化のための方法。
【請求項２９】
前記電流加算するステップは、
前記差動入力信号をセンシングするステップと、前記駆動信号への電流加算を促進して前記中間スケールを提供するためにフィードファワードパスを介して該センシングされた信号を提供するステップとをさらに含む、請求項２７に記載のデータ通信ネットワークのプログラム可能なプリエンファシス等化のための方法。
【請求項３０】
前記電流加算するステップは、
電流加算を提供するように選択可能に動作されるパルス整形インバータの第２の対を駆動させるように第１の対のパルス整形インバータの第１の対において前記センシングされた信号をセンシングするステップをさらに含み、それによりプログラム可能なパルス整形機能が前記出力バッファ内で実現される、請求項２７に記載のデータ通信ネットワークのプログラム可能なプリエンファシス等化のための方法。
【請求項３１】
データ通信システムにおけるプリエンファシス等化のための出力バッファであって、
差動入力信号を受信するため、および駆動信号を提供するために構成された入力インバータの対と、
該駆動信号を受信するように該入力インバータの対に結合された出力インバータの対であって、差動出力信号を駆動するために構成される、出力インバータの対と、
該差動入力信号の遷移の後、該差動出力信号のために全振幅信号を提供するように構成されたパルス整形回路と
を含み、
該パルス整形回路は、
該差動出力信号をセンシングし、フィードバックパスを介してセンシングされた信号を提供するように構成されたフィードバック構成と、
該差動入力信号をセンシングし、フィードフォワードパスを介してセンシングされた信号を提供するように構成されたフィードフォワード構成と
の内の一つにおいて構成される少なくとも２つの対のインバータを含み、
該パルス整形回路は、該遷移からの遅延の後の該駆動信号に電流加算を提供し、該出力インバータの対に提供された該駆動信号を調整するようにさらに構成され、それにより該差動出力信号のパルス整形が生じる、データ通信システムにおけるプリエンファシス等化のための出力バッファ。
【発明の詳細な説明】
【０００１】
（発明の分野）
本発明は、概して高速データ通信に関する。より詳細には、本発明は、高速データ通信の間のプリエンファシス等化を提供する方法および回路構成に関する。
【０００２】
（発明の背景）
ＣＭＯＳトランジスタの形状の（ｆｅａｔｕｒｅ）大きさの低減とともに、高性能のマイクロプロセッサの速度が増加するにつれて、必要とされた電源電圧が縮小し続けている。例えば、高速データ通信では、より低い電力消費がデータ転送速度において損失なく必要とされている。さらに、データ通信システムの種々の通信相互接続に対するより大きなフレキシビリティおよび適応性もまた必要とされている。図１は、単一または複数のプリント回路基板（ＰＣＢ）、バックプレイン、ユニット、および設備ラック（ｅｑｕｉｐｍｅｎｔ  ｒａｃｋ）にわたって集積回路（ＩＣ）間で相互接続するために使用され得るような、典型的な高速デジタル通信システム１００のブロック図を示す。
【０００３】
デジタル通信システム１００は、送信器１０２および受信器１０４を含む。送信器１０２は、エンコーダ／シリアライザ１０６および出力バッファ１１０を含む。受信器１０４は、入力バッファ１２２およびデコーダ／デシリアライザ１２６を含む。典型的には、データは、クロック入力信号１２０と共にデータ入力信号１１８を介してパラレル形式でデジタルサブシステムによって送信器１０２に印加される。これらの両方の信号はエンコーダ／シリアライザ１０６で受信され、エンコードされたデータ１０８を生成させる。クロック入力信号１２０が外部に提供されるが、典型的には、クロック入力信号１２０のタイミング情報は、受信器１０４上のクロック復元を介して（例えばクロック出力信号１３０から）抽出されなければならない。
【０００４】
エンコードされたデータ１０８は、送信器のためのドライバを含む出力バッファ１１０によって伝送される。送信器はこのインターフェースに対する確立された信号整形要求に適合する出力信号１１２を生成する。出力信号１１２は、プリント回路基板（ＰＣＢ）上のトレース、同軸ケーブル、または通信リンクのための任意の他の同様な手段等の伝送媒体を含む通信チャンネル１１４に沿って伝送される。
【０００５】
受信器１０４は、伝送チャンネル１１４から伝送された信号１１６を受信し、高周波数において増大した減衰を含むこの信号を、伝送チャンネル１１４の種々の制限によって低下させる。この減衰は、典型的には、銅伝送線のスキン（ｓｋｉｎ）効果および種々の誘電損失によって引き起こされる。例えば、銅のスキン効果は、電流が全体の導電体ではなく銅の導体の外部表面上に電流を濃縮する傾向があり、このため高い実効抵抗を生じる。誘電損失が発生し得る。なぜなら伝送線内の誘電体およびＰＣＢトレースが完全な損失のない材料ではなく（例えば、高周波数では、いくらかのエネルギーが誘電体内で散逸される）、結果として、低品位の信号を生じさせるためである。入力バッファ１２２は、低品位の信号１１６を受信および増幅するように構成された前置増幅器を含み、それにより増幅された信号１２４は、デコーダ／デシリアライザ１２６を駆動するのに十分な振幅を有し、デコーダ／デシリアライザ１２６は、データ出力信号１２８およびクロック出力信号１３０を復元するように構成される。
【０００６】
図２は、通信システム１００から実現された伝送波形および受信波形について帯域幅が制限された伝送媒体の影響を示すタイミング図２０２および２０４を示す。伝送チャンネル１１４に印加された出力信号１１２の波形等の伝送波形２０２は、しばしば非ゼロ復帰（ＮＲＺ）信号法を使用する。この方法は、より低い値を用いて論理０を表し、より高い値を用いて論理１を表す。ハイの値またはロウの値の検出は、典型的には、これら２つの値の中間の閾値を設定することを含み、この閾値に対して受信された値の比較を行う。
【０００７】
伝送チャンネル１１４から伝送された信号１１６の波形等のように受信された波形２０４は、伝送された波形２０２についての帯域幅制限の影響を示す。この帯域幅制限は、伝送媒体中の周波数依存損失によるものであり、この損失は上述のスキン効果および誘電損失等のファクタによって引き起こされる。これらのファクタは、典型的には、より高い周波数において比較的より高い損失を生じる。すなわち、伝送される信号は、高い周波数において急激に減衰し、実質的にローパスフィルタのようにチャンネルを挙動させる。
【０００８】
この帯域幅制限の影響は、単一ビット期間で波形２０４が完全な振幅に到達せず、到達した値が同様の連続したビットの数に依存する点において理解され得る。例えば、ロウビットの長い列の後のハイビットに対応するハイピーク２０６においてロウ振幅が発生するが、ハイビットの長い列に対応するハイピーク２０８においてハイ振幅が発生する。ピーク２０６および２０８における振幅の差は、受信器１０４が論理ロウおよびハイ信号（すなわち、「０」および「１」）を識別することが困難になる。同様に、ロウピーク２１０および２１２は、両方とも論理「０」に対応するが、前のビットの列に依存して振幅の著しい差異がある。この影響は、一般的には、内部符号干渉（ｉｎｔｅｒ−ｓｙｍｂｏｌ  ｉｎｔｅｒｆｅｒｅｎｃｅ）（ＩＳＩ）と呼ばれる。このようにして、チャンネル１１４に容易に伝送され得る最大データレートは非常に制限される。
【０００９】
上記制限（特に高周波数において）を解決するためには、データ通信システムは、減衰された電子信号を元のレベルの高い周波数に復元することによって電子信号の周波数特性を調整または補正する等化技術を含む。等化器は、チャンネルの前（例えば送信器内部）に、および／またはチャンネルの後（例えば受信器内部）に伝送チャンネル内部でインプリメントされ得る。
【００１０】
図３Ａは、等化を利用して、伝送チャンネルの帯域幅制限を克服し、通信リンクのための動作の最大レートを拡張する高速デジタル通信システム３００を示すブロック図を示す。図１と同様に、送信器３０２は伝送信号３１２を生成する。この場合、出力バッファ３１０は、プリエンファシス等化器として公知である伝送等化器３１３とカスケード接続され、これは所望の周波数特性を有する。受信器３０４は、図１と同様に低品質の信号３１６を受け取るように構成される。受信器３０４は、伝送チャンネル損失に適応する適応等化器としても公知の受信等化器３１７を用いてカスケード接続される。全体の効果は、等化器３１３および３１７と伝送チャンネル３１４との組み合わされた周波数応答が伝送チャンネル３１４の帯域幅制限を克服するように整形されることによって、より高い全体の帯域幅を生じ得る。一般的に、この整形構成は、等化器３１３および３１７を必要とし、より高い周波数でさらなる利得を提供し、あるいは、より高い周波数利得を維持する一方でより低い周波数でさらなる損失を生じさせる。種々の線形バッファ、増幅器、および通信システム３００内の等化器に対して、カスケード接続の特定の順序は重要ではなく、実際のインプリメンテーションに対して、典型的にある順序が他の順序よりも好まれる。
【００１１】
等化機能とバッファまたは増幅機能とを単一の素子で組み合わせることもしばしば望ましい。例えば、図３Ｂを参照して、送信器３０２は、プリエンファシスまたはパルス整形等化を組み込む出力バッファ３１５を用いて構成され得る。同様に、受信器３０４は、入力バッファまたは等化器フィルタを組み込む前置増幅器３２３を用いて構成され得る。
【００１２】
非等化伝送信号と等化伝送信号間の性能の差異は、図１（非等化）および図３（等化）の通信システムのデータアイ（ｄａｔａ  ｅｙｅ）図を参照して理解され得る。例えば、図４を参照して、重要なＩＳＩを用いて非等化受信信号のデータアイが示される。データアイは、複数のデータ期間に正規化された種々の遷移の重ね合わせを示す時間ドメイン波形を含む。図４は、水平間隔（ｈｏｒｉｚｏｎｔａｌ  ｏｐｅｎｉｎｇ）（すなわちゼロで交差する時間）、および垂直間隔（ｖｅｒｔｉｃａｌ  ｏｐｅｎｉｎｇ）（すなわち種々の時間領域における最小振幅）の両方がＩＳＩにより低減されることを示す。対照的に、図５を参照すると、著しく低減されたＩＳＩによって適切に等化され受信された信号のデータアイが示される。図５は、水平間隔および垂直間隔の両方が図４の間隔に対して著しく改良されることを示す。
【００１３】
上記で示されたように、送信器の出力バッファがプリエンファシス等化を必ず含み、これによりバッファの応答が典型的な電気相互接続において遭遇する応答と組み合わせられる場合、平坦な周波数応答が得られることが一般的に理解される。典型的にはこのようなプリエンファシス等化は、受動アナログＬＣフィルタの使用またはデジタル有限インパルス（「ＦＩＲ」）フィルタの使用を含む技術によって実行される。一般的には、ＬＣフィルタは２、３個のインダクタ（典型的には単一のインダクタ）のみによって構成される。なぜならこのようなインダクタは嵩高く扱いにくいためである。このような単純な設計を用いて、一般的にＬＣフィルタは単一の固定された設計（すなわち固定された長さおよび伝送媒体）の伝送チャンネルのために使用される。
【００１４】
ＦＩＲフィルタは、プリエンファシス等化器を構成するためにより一般的に使用される。なぜなら、特にＦＩＲフィルタは伝送チャンネルの種々のタイプおよび構成に適応するようにプログラム可能であり得るためである。ＦＩＲフィルタは、遅延を可能にするフリップフロップの使用等によって遅延線を用いて構成される。図６は、ＦＩＲに基づくプリエンファシスドライバまたはバッファ６００の典型的なインプリメンテーションを示す。このＦＩＲ等化器６００において、シリアルクロック６０４と共に伝送されるべき任意のシリアルデータ６０２は、ＦＩＲ等化器６００の入力に印加され得る。フリップフロップ６０６、６０８、および６１０は、信号６１２、６１４、および６１６をそれぞれ生成し、そしてこれらの信号をシリアルデータ６０２からそれぞれ１、２、および３サイクル遅延させる。
【００１５】
信号６０２、６１２、６１４、および６１６は、バッファ６１８、６２０、６２２、および６２４内にそれぞれにおいて構成された重み係数Ｃ０、Ｃ１、Ｃ２、およびＣ３によって乗算される。これらのバッファの出力は加算器６２６によって加算され、出力信号６２８を生成する。この演算は以下の式の伝達関数を生じさせる。
【００１６】
ｙ（ｎ）＝Ｃ０ｘ（ｎ）＋Ｃ１ｘ（ｎ−１）＋Ｃ２ｘ（ｎ−２）＋Ｃ３ｘ（ｎ−３）
これは古典的な有限インパルス応答フィルタである。実際には、ｘ（ｎ）はデジタルストリームであり、重み機能はバッファの電流または駆動強度を変更することによって達成され、加算機能は種々の段の出力を加算する電流によって達成される。このようなアーキテクチャはまた、種々の数のさらなる段に適応し得る。このさらなる段は、さらなる複雑さの代価として周波数応答の精密な調整を可能にする。タップ遅延線（ｔａｐｐｅｄ  ｄｅｌａｙ  ｌｉｎｅ）（ＴＤＬ）フィルタとして公知のＦＩＲフィルタ６００のスキームに対して改変されたスキームは、フリップフロップではなく固定された遅延によって生成される遅延を含み得る。
【００１７】
上記等化アプローチは、非等化伝送技術をおおう改良された性能を提供し得るが、これらの等化アプローチは、特に非常に高速な用途において（すなわち高速デジタルリンクにおいて）種々の欠点を被る。例えば、アナログＬＣフルタは正確に調整することが困難であり得る。すなわち、ＬＣフィルタは容易に再プログラム可能ではなく、利用され得る伝送チャンネルのタイプを著しく制限する。ＦＩＲフィルタは一般的に複雑化され、動作のための高い電力要求を有する。高速動作に対して、ＦＩＲフィルタの複雑さは、単一の段の使用が極めて一般的であって、現実的な段数を約３に制限する。さらに、ＦＩＲフィルタは動作のための高速クロックを必要とし、これは著しい量のさらなる電力をさらなるフリップフロップを駆動する際に消失させる。
【００１８】
従って、改良されたプリエンファシス等化技術および種々の通信リンクのために容易に再プログラム可能である回路に対する必要性が存在し、電力消費および複雑さに関して、従来技術の制限を有しない。
【００１９】
（発明の要旨）
本発明による方法および回路は、従来技術の多くの欠点を解決する。本発明の種々の局面に従って、高速データ通信システムのプリエンファシス等化のための方法および回路はパルス整形の使用によって提供され得る。本発明のプリエンファシス等化方法および回路は、標準的なデジタル出力バッファ構成と互換可能であり、それによりプリエンファシス等化方法および回路は、従来のデジタル出力バッファと比較した場合、さらなる複雑さおよび電力消失がほとんどないように組み込まれ得る。
【００２０】
例示的なプリエンファシス等化回路を用いて構成されたデータ通信システムは、相互接続または他の伝送チャンネルを介する伝送のために、入力データストリームを受信し、データストリームを出力することによって動作する。例示的実施形態によると、データは、入力段における入力インバータおよび出力段にける出力インバータを有するプリエンファシス等化を用いて構成された出力バッファに伝達され得る。
【００２１】
動作中、一旦入力段への入力信号が遷移する（例えばロウからハイ状態）と、出力段への入力信号は、伝送チャンネルを駆動するように全振幅に構成される。一旦出力段が全振幅に遷移すると、出力段の入力は、中間スケールの振幅に近づくように構成される。フルスケールから中間スケールに戻る振幅変化量は、出力バッファによって伝送チャンネルに提供されるべき等化の量を決定する。種々の例示的な実施形態によると、パルス整形機能を容易にするために、例えば、フィードバック配置またはフィードフォワード配置を用いて、プリエンファシス等化回路がパルス整形回路を用いて構成され得る。
【００２２】
例示的なフィードバック構成では、出力段からの出力信号がセンシングされ、わずかな遅延の後、電流が加算されるべきフィードバックパスを通って出力段の入力信号に印加され得る。例示的なフィードファワード構成では、入力段への入力信号は、入力段への入力信号がセンシングされ、わずかな遅延の後、電流が加算されるべきフィードバックパスを通って出力段の入力信号に印加され得る。従って、フィードバックまたはフィードファワード遷移のいずれかでは、出力段における出力信号は、ロウからハイへの遷移の後、わずかな遅延に従って低減される。従って、遷移の後、パルス整形出力波形が出力バッファによって提供され得る。例示的なプリエンファシス等化回路の同様の動作はハイ状態からロウ状態への遷移に対して実現される。
【００２３】
さらに、パルス整形プリエンファシス等化がプログラム可能であり、それにより、駆動されるべき伝送チャンネルの長さに基づくパルス整形の量を変化させることが可能となるように選択的に構成され得る。
【００２４】
本発明のより完全な理解は、図面との連携で考慮する場合、詳細な説明および特許請求の範囲を参照することによって導き出され得る。本図面では、図面全体にわたって、同様の参照符号は同様のコンポーネントを示す。
【００２５】
（例示的実施形態の詳細な説明）
本発明は、種々の機能的コンポーネントおよび種々の処理ステップの観点から本明細書で説明され得る。このような機能的コンポーネントは、特定の機能を実行するように構成された任意の数のハードウエアまたは構造的なコンポーネントによって実現され得ることが理解されるべきである。例えば、本発明は、種々の電気デバイス（例えば、レジスタ、トランジスタ、キャパシタ、ダイオードなど）から構成された種々の集積素子を利用し得る。それらの値は、種々の意図された目的に対して適切に構成され得る。さらに、本発明は、高周波数、高速および／または低電圧の必要性が望まれる任意の集積回路用途で実施され得る。本発明の開示に関して当業者が理解し得るこのような一般的な用途が本明細書中に詳細に説明されない。しかし、例示のみの目的のために、差動プッシュプル出力バッファ等の出力バッファの例示の実施形態が本明細書中で説明される。さらに、種々のコンポーネントが例示的な回路において他のコンポーネントに適切に結合または接続され得る一方で、このような接続または結合はコンポーネント間に直接接続することによって、または回路間に配置された他のコンポーネントまたはデバイスを介する接続によって実現され得ることに留意すべきである。
【００２６】
上述のように、従来技術の等化アプローチは、特に非常に高速な用途において（すなわち高速デジタルリンクにおいて）種々の欠点を受ける。例えば、アナログＬＣフルタは正確に調整することが困難であり得る。すなわち、ＬＣフィルタは容易に再プログラム可能ではなく、利用され得る伝送チャンネルのタイプを著しく制限する。ＦＩＲフィルタは一般的に複雑化され、動作のための高い電力要求を有する。
【００２７】
しかし、本発明の種々の局面に従って、高速データ通信システムのプリエンファシス等化のための方法および回路は、パルス整形回路の使用によって提供され得る。本発明のプリエンファシス等化方法および回路は、標準的なデジタル出力バッファ構成と互換可能であり、それによりプリエンファシス等化方法および回路は、従来のデジタル出力バッファと比較した場合、さらなる複雑さおよび電力消失がほとんどないように組み込まれ得る。さらに例示的なプリエンファシス等化回路はまた、アナログフィルタ技術を使用し得る一方で、例示的なプリエンファシス等化回路は嵩高いインダクタの使用を必要としない。
【００２８】
プリエンファシス等化回路を用いて構成されたデータ通信システムは、相互接続または他の伝送チャンネルを介する伝送のために、入力データストリームを受信し、データストリームを出力することによって動作する。例示的実施形態によると、データは、入力段における入力インバータおよび出力段における出力インバータを有するプリエンファシス等化を用いて構成された出力バッファを介して伝達され得る。
【００２９】
動作中、一旦入力段に対する入力信号が遷移する（例えばロウからハイ状態）と、出力段に対する入力信号は、伝送チャンネルを駆動するように全振幅に構成される。一旦出力段が全振幅に遷移すると、出力段の入力は、中間スケールの振幅に近づくように構成される。フルスケールから中間スケールに戻る振幅変化量は、出力バッファによって伝送チャンネルに提供されるべき等化の量を決定する。種々の例示的な実施形態によると、パルス整形機能を促進するために、例えば、フィードバック配置を介してまたはフィードフォワード配置を用いて、プリエンファシス等化回路はパルス整形回路を用いて構成され得る。
【００３０】
パルス整形回路の例示的なフィードバック構成では、出力段からの出力信号がセンシングされ、わずかな遅延の後、電流が加算されるべきフィードバックパスを通って出力段の入力信号に印加され得る。例示的なフィードファワード構成では、入力段への入力信号は、入力段への入力信号がセンシングされ、わずかな遅延の後、電流が加算されるべきフィードバックパスを通って出力段の入力信号に印加され得る。従って、フィードバックまたはフィードファワード遷移のいずれかでは、出力段における出力信号は、ロウからハイへの遷移の後、わずかな遅延に従って低減される。従って、遷移の後、パルス整形出力波形が出力バッファによって提供され得る。例示的なプリエンファシス等化回路の同様の動作はハイ状態からロウ状態への遷移に対して実現される。
【００３１】
さらに、パルス整形がプログラム可能であり、それにより、駆動されるべき伝送チャンネルの長さに基づくパルス整形の量を変化させることが可能となるように選択的に構成され得る。例えば、異なるパルス整形は、０．３メートルの相互接続を駆動させるよりも１５メートルの相互接続を駆動させるために提供され得る。なぜなら１５メートルの相互接続は、信号を０．３メートルの相互接続よりもより大きい程度に減衰し得るからである。従って、プログラム可能なプリエンファシス等化が構成され、その結果、パルス整形が制御され得る（例えば、可変スイッチ、抵抗、および／または例示的な出力バッファから提供されるべきパルス整形の量の適切なスケーリングのための種々の他の入力信号によって）。
【００３２】
図７を参照すると、本発明の実施形態による例示的なプリエンファシス等化回路７００のブロック図が示される。プリエンファシス等化器回路７００は、クロック入力またはさらなるタップ遅延段を要求しない差動出力バッファとして構成され、この回路において、パルス整形はフィードバック構成の使用によって達成される。プリエンファシス等化器回路７００は、差動入力端子７０２および７０４を用いて構成され、高駆動インバータ７０６および７０８の対を有する入力段７０５と出力段７１０とを適切に含む。
【００３３】
差動入力信号（ＮＲＺまたは他のデータ信号等）は、高駆動インバータ７０６および７０８にそれぞれ接続された入力端子７０２および７０４に適切に印加される。高駆動インバータ７０６および７０８は、７２４および７２６において駆動信号を印加して、出力段７１０を駆動するように構成される。高駆動インバータ７０６および７０８は、出力段７１０への差動入力信号を駆動するために構成されたインバータデバイスの種々のタイプを適切に含み得る。
【００３４】
出力段７１０は、端子７３０および７３２における差動出力信号を駆動するために構成されたデジェネレイトインバータデバイス（ｄｅｇｅｎｅｒａｔｅｄ  ｉｎｖｅｒｔｅｒ  ｄｅｖｉｃｅ）の対を適切に含む。例示的実施形態に従って、デジェネレイトインバータデバイスの対７１１および７１３は、デジェネレーションレジスタＲＤ１およびＲＤ２を用いて構成されたトランジスタＭ１およびＭ２の対と、デジェネレーションレジスタＲＤ３およびＲＤ４を用いて構成されたトランジスタＭ３およびＭ４の対とをそれぞれ適切に含む。インバータデバイス７１１は、コレクタが出力端子７３０に接続されているトランジスタＭ１およびＭ２のゲートにおいて駆動信号７２４を受信するように構成される一方で、インバータデバイス７１３は、コレクタが出力端子７３２に接続されているトランジスタＭ３およびＭ４のゲートにおいて駆動信号７２６を受信するように構成される。デジェネレーションレジスタＲＤ１、ＲＤ２、ＲＤ３およびＲＤ４は、制御されるインピーダンス伝送チャンネルを駆動するために十分な整合を提供するように等化器回路７００の出力インピーダンスを設定するように適切に構成される。例示的実施形態によると、出力インピーダンスは約２５オーム〜約７５オームであるが、これよりもより低いまたはより高いインピーダンスも同様に構成され得る。さらに、デジェネレーションレジスタＲＤ１、ＲＤ２、ＲＤ３およびＲＤ４は、よりスムーズな（ｓｏｆｔｅｒ）応答を提供するように出力段７１０を線形化するように構成される。
【００３５】
フィードバック構成を提供するために、複数の小さい駆動インバータは、出力段７１０の出力端子７３０と７３２との間、および高駆動インバータ７０６と７０８の出力との間に適切に接続される。例示的実施形態によると、等化器回路７００は、第１の対の小さい駆動インバータ７１２および７１４と第２の対の小さい駆動インバータ７１６および７１８を用いて構成され、これらのインバータは、出力端子７３０および７３２と駆動信号７２４および７２６との間において、小さいインバータ７１２、７１４、７１６、および７１８を駆動するように構成される差動出力信号７３０および７３２に接続される。
【００３６】
インバータ７１２、７１４、７１６、および７１８は、いくらかの遅延を提供するのと同様に差動出力信号７３０および７３２を全振幅に復元するように適切に構成される。インバータ７１２および７１４は、差動出力信号７３０および７３２を適切にセンシングし得、このセンシング信号をインバータ７１６および７１８に印加する。インバータ７１６および７１８は、高駆動インバータ７０６および７０８の出力にセンシングされた信号を提供するように構成される。別の例示的実施形態によると、インバータ７１６および７１８は、センシングされた信号に対して適切なスケーリングを提供することによってフィードバック構成から生じるパルス整形の量を制御するように適切に構成され得る。センシングされた信号またはフィードバック信号のスケーリングを促進するために、一つ以上の制御信号はインバータ７１６および７１８の動作を制御するように構成され得、その結果センシングされた信号の振幅が変更され得る。このようなインバータ７１６および７１８は、プリエンファシス等化器回路７００のパルス整形機能のプログラム可能なスケーリングを容易にし得る。
【００３７】
インバータ７１６および７１８の出力信号は、それぞれ高駆動インバータ７０６および７０８に加算される電流であり、スケーリングの有無に関わらず、そしてその結果が出力信号７２４および７２６に関する信号レベルの調整となる。従って、差動出力信号７３０および７３２の出力振幅は、中間スケールの振幅に構成され得る。
【００３８】
パルス形状は、入力端子７０２および７０４の入力信号がスイッチングされるか、または遷移される（例えばロウ状態からハイ状態）と、全振幅は、出力信号７２４および７２６において利用可能になり、この結果、出力信号７３０および７３２における全振幅出力を生じるように提供され得る。フィードバックインバータ７１２、７１４、７１６、および７１８内の遅延は、出力信号７２４および７２６における信号を小さい遅延の後に低減し、これにより出力信号７３０および７３２を、入力端子７０２および７０４における入力信号の遷移の後のわずかな遅延の後に低減する。従って、パルス形状出力波形を用いる遷移は適切に向上される。同様な動作がハイ状態からロウ状態への入力信号の遷移に対して実現される。すなわち、フィードバックインバータ７１２、７１４、７１６、および７１８内の遅延は、出力信号７２４および７２６における信号を小さい遅延の後に増加させ、これにより、出力信号７３０および７３２を、入力端子７０２および７０４における入力信号の遷移の後のわずかな遅延の後に増加させる。
【００３９】
高駆動インバータ７０６および７０８、小さい駆動インバータ７１２、７１４、７１６、および７１８、ならびに出力段７１０を含むプリエンファシス等化器回路７００の種々のコンポーネントは、本発明の実施形態による種々の態様で適切に構成され得る。例えば、図９を参照して、フィードバックアーキテクチャを用いて構成されたプログラム可能なプリエンファシス等化を有する例示的な出力バッファ回路のより詳細な図が示される。
【００４０】
出力バッファ９００は、高駆動インバータ９０２および９０５の対を含む入力段、ならびに出力段９６９を適切に含む。高駆動インバータ９０２および９０５は、出力段９６９を駆動するように適切に構成される。高駆動インバータ９０２および９０５は、トランジスタ９０３および９０４の対、ならびにトランジスタ９０６および９０８の対をそれぞれ適切に含む。出力バッファ９００のための電源接続が端子９０１および９０７において設けられ得る（例えば、端子９０１に接続された電源電圧ＶＤＤおよび端子９０７に接続されたグラウンドに設けられる）。出力バッファ９００に伝送されるべき符号化されたデータ（差動レールツーレール（ｒａｉｌ−ｔｏ−ｒａｉｌ）信号等）は、差動入力端子９９２および９９４において適切に受信され得る。差動入力端子９９２および９９４は、それぞれトランジスタ９０３および９０４、ならびにトランジスタ９０６および９０８のゲートに接続される。
【００４１】
高駆動インバータ９０２および９０５の出力駆動信号は、直列レジスタ９２０および９２２を介して出力段９６９に適切に接続され得る。レジスタ９２０および９２４は、高駆動インバータ９０２および９０５の出力駆動能力をスケーリングするように適切に構成され、それにより出力インピーダンスを変更させる。レジスタ９２０および９２４の値は、例えば約２０〜６０オーム（例えば４０オームの抵抗値）、または出力駆動能力をスケーリングするための任意の他の適切な値の種々の値を含み得る。さらに、スケーリングレジスタ９２０および９２４の代わりに、出力バッファは、より小さい幅のトランジスタを使用してインバータ９０２および９０５の強度を直接低減し得る。スケーリングされたより低い出力インピーダンスを有する高駆動インバータ９０２および９０５の高速スイッチング能力を維持するために、出力バッファ９００はまた、スケーリングレジスタ９２０および９２４とそれぞれ並列に構成され、そしてＲＣ時定数を低減するように構成された一対のキャパシタ９１８および９２２を含み得る。
【００４２】
出力段９６９は、２つの出力バッファ信号９９３および９９５を提供するように共通ソースプッシュプル構成で構成された２つのデジェネレートインバータを含む。第１のデジェネレートインバータは、トランジスタ９６６および９６８、ならびにデジェネレーションレジスタ９７０および９７４を含む一方で、第２のデジェネレートインバータは、トランジスタ９８２および９９４、ならびにデジェネレーションレジスタ９８０および９８６を含む。デジェネレーションレジスタ９７０、９７４、９８０および９８６は、出力段９６９を線形化し、バッファリングされた出力９９３および９９５において出力インピーダンスを設定し、制御されたインピーダンス伝送チャンネルを駆動するのに十分な整合を提供する。例示の実施形態によると、出力インピーダンスは、約２５オーム〜７５オームに構成されるが、同様に、出力インピーダンスはまた、この値よりもより低いまたはより高いインピーダンスで構成され得る。さらに、デジェネレーションレジスタ９８２、９８４、９８０および９８６は、よりスムーズな応答を提供するように出力段９６９を線形化するように構成される。
【００４３】
上記デジェネレーションの特性に加えて、出力段９６９は、トランジスタ９６６および９６８のコレクタと、トランジスタ９８２および９８４のコレクタとの間に結合されたレジスタ９７２をさらに含み得る。レジスタ９７２は、バッファリングされた出力９９３および９９５における出力スイングおよび出力インピーダンスのさらなる制御のためにさらなるある負荷を提供するように適切に構成される。レジスタ９７２は、負荷を提供するための種々の値、例えば、約４００オームの抵抗、あるいは４００オーム未満または４００オームより高い負荷を提供するための任意の値を含み得る。さらに、１つ以上のさらなる負荷レジスタが同様に提供され得る。このレジスタは、例えば、トランジスタ９６６および９６８のコレクタとバッファリングされた出力９９３との間に結合された負荷レジスタ９８８（例えば、５〜５０オーム（例えば１０オーム）の小さい抵抗）、ならびに、トランジスタ９８２および９８４のコレクタとバッファリングされた出力９９５との間に結合された負荷レジスタ９９０（例えば、５〜５０オームの小さい抵抗）である。しかし、さらなる負荷レジスタ９８８および９９０を使用せずに、２つのデジェネレートインバータはまた、バッファリングされた出力９９３および９９５に直接接続され得る。またさらに、出力段９６９はまた、キャパシタ９７６および９７８をさらに含み、いくつかの高い周波数ピークを提供し、出力段９６９の過渡応答を改良し得る。キャパシタ９７６はトランジスタ９６６および９８２のソース間に接続される一方で、キャパシタ９７８は、トランジスタ９６８および９８４のソース間に接続される。
【００４４】
出力バッファ９００はまた、プログラム可能なプリエンファシス等化を提供するためのフィードバック構成を含む。例示的な実施形態によると、出力バッファ９００は、出力段９６９から高駆動インバータ９０２および９０５の出力信号に提供するために構成された一対のインバータを含む。第１のインバータはフィードバックトランジスタ９５４および９５６を含む一方で、第２のインバータは出力段９６９に結合されたフィードバックトランジスタ９５８および９６０を含む。第１および第２のフィードバックインバータは、出力段９６９の出力信号をセンシングし、高駆動インバータ９０２および９０５の出力信号で加算されたフィードバック信号を提供し、出力段９６９のための駆動信号を調整するために構成される。例えば、トランジスタ９５４および９５６のゲートがセンシングレジスタ９６４を介してトランジスタ９８２および９８４のコレクタに結合され得る一方で、トランジスタ９５８および９６０のゲートがセンシングレジスタ９６２を介してトランジスタ９６６および９６８のコレクタに結合され得、出力トランジスタ９６６、９６８、９８２、および９８４のゲートにおける駆動レベルを調整するために使用され得るフィードバック信号を提供する。センシングレジスタ９６２および９６４は、センシングを容易にする種々の値、例えば約４００オームの抵抗、あるいは出力段９６９の出力信号のセンシングを提供するために４００オーム未満または４００オームより高い任意の値を含み得る。
【００４５】
例示的な実施形態によると、フィードバック構成から生じるパルス形状の量が、電流加算機能の間にフィードバックトランジスタ９５４、９５６、９５８、および９６０の相対的重みの適切なスケーリングによって実現される。本実施形態によると、さらなるインバータは、トランジスタ９３０および９３２、トランジスタ９３４および９３６、トランジスタ９３８および９４０、およびトランジスタ９４２および９４４を含み、さらなるインバータは、スケーリング可能なフィードバックパスとして構成され得、適切なパルス整形を提供するように選択可能に選択されて、伝送チャンネルの予測された減衰に適応させる。例示的な実施形態では、トランジスタ９３０、９３４、９３８、および９４２はＰＦＥＴデバイスを含む一方で、トランジスタ９３２、９３６、９４０、および９４４はＮＦＥＴデバイスを含む。
【００４６】
フィードバックトランジスタ９５４、９５６、９５８、および９６０から提供されたフィードバック信号の量は、例えば、スイッチ９２６、９２７、９４６、９５０、９２８、９２９、９４８、および９５２等の複数のスイッチを用いて選択可能である。動作中では、スイッチ９２６、９２７、９４６、９５０、９２８、９２９、９４８、および９５２は、トランジスタ９３０および９３２、トランジスタ９３４および９３６、トランジスタ９３８および９４０、およびトランジスタ９４２および９４４を含むさらなるインバータによって作成されたフィードバックパスのいくつかまたは全てをターンオフするように構成され、その結果、制御入力９９６および９９８の種々の組み合わせが異なるプリエンファシス等化設定を生じる。例示的実施形態では、スイッチ９２６、９２７、９４６、９５０は、ＰＦＥＴデバイスを含む一方で、スイッチ９２８、９２９、９４８、および９５２は、ＮＦＥＴデバイスを含む。
【００４７】
制御入力９９６および９９８は、各デバイスのゲートへの結合を介してＮＦＥＴスイッチ９２８、９２９、９４８、および９５２を可能にするように適切に構成される。本発明の実施形態に従って、制御入力９９６および９９８をＰＦＥＴスイッチ９２６、９２７、９４６、および９５０にインターフェース制御するために、出力バッファ９００は、制御入力９９６および９９８に相補的な制御信号を生成させるように構成される、トランジスタ９１０および９１２、ならびにトランジスタ９１４および９１６を含むさらなる一対のインバータを含み得る。しかし、出力バッファ９００はまた、ＰＦＥＴスイッチ９２６、９２７、９４６、および９５０がパルス整形の量を制御することを可能にするように構成されたさらなる制御入力を含み得る。
【００４８】
例示的な実施形態によると、さらなるインバータの相対的な大きさは、パルス整形機能のさらなる強化を促進するように適切に構成され得る。例えば、トランジスタ９３０および９３２、ならびにトランジスタ９３８および９４０を含むインバータは、トランジスタ９３４および９３６、ならびにトランジスタ９４２および９４４を含むインバータのサイズの２倍であり得る。入力制御９９６および９９８に対する４つの制御信号状態（例えば、０，０；０，１；１，０：１，１）によると、４つの異なるフィードバック構成が実現され得る。各構成は入力段の駆動信号を用いて加算する電流のためにフィードバック信号を提供する際に異なる強度を有する。さらに、大きさと強度との他の比は、トランジスタ９３４および９３６、ならびにトランジスタ９４２および９４４を含むインバータに提供され得、出力バッファ９００のパルス整形機能を適切にスケーリングする。
【００４９】
高駆動インバータ９０２および９０５で加算された電流である、トランジスタ９３０および９３２、トランジスタ９３４および９３６、トランジスタ９３８および９４０、ならびにトランジスタ９４２および９４４を含むインバータのスケーリングされた出力信号（すなわち各ドレインからの信号）によって、駆動信号の信号レベルの出力段９６９の２つのジェネレートインバータに対する調整を行う。従って、差動出力信号９９３および９９５の出力振幅は、フルスケール振幅から中間スケール振幅に構成され得、それによって、差動出力信号９９３および９９５のパルス整形を生じさせる。従って、差動入力端子９９２および９９４における遷移は、差動出力信号９９３および９９５においてパルス整形された出力波形を生じさせる。
【００５０】
出力バッファ９００の動作の間の測定されたデータアイの改良は、図１２〜図１６を参照して実現され得る。ディセイブルされたプリエンファシス、および図１２を参照することによって、ＰＣＢトレースに対してバッファ９００の出力における２．５Ｇｂｐｓ波形に対応するデータアイ１２０２および、図１３を参照して、ＰＣＢトレースのための代表的な伝送チャンネルの端部において受信された２．５Ｇｂｐｓ波形に対応するデータアイ１３０２（例えばＰＣＢトレースは長さ約３５インチ）が示される。しかし、著しい改良を示す、イネーブルされたプリエンファシス、および図１４を参照することによって、最小プリエンファシス設定におけるＰＣＢトレースに対してバッファ９００の出力における２．５Ｇｂｐｓ波形に対応するデータアイ１４０２と、図１５を参照して、最大プリエンファシス設定におけるＰＣＢトレースのための代表的な伝送チャンネルの端部において受信された２．５Ｇｂｐｓ波形に対応するデータアイ１５０２とが示される。さらに、図１６に示されたように、最適設定にイネーブルされたプリエンファシスによって、プリエンファシス等化を用いて出力バッファ９００の動作によってさらなる結果を示す、ＰＣＢトレース（例えば、ＰＣＢトレースは、約３５インチの長さ）に対応する代表的な伝送チャンネルの端部において受信された２．５Ｇｂｐｓ波形に対応するデータアイ１６０２が示される。
【００５１】
例示的なプリエンファシス等化器回路７００が、パルス整形機能のために構成されたフィードバック配置を用いて構成され得る一方で、本発明の別の例示的な実施形態によって、例示的なプリエンファシス等化器回路は、またパルス整形機能を提供するためのフィードフォワード構成を用いて適切に構成され得る。例えば、図８を参照して、例示的なプリエンファシス等化器回路８００は、クロック入力またはさらなるタップ遅延段を要求しないことが示される。プリエンファシス等化器回路８００は、パルス整形がフィードフォワード回路の使用によって実現され得るように構成される。
【００５２】
フィードフォワード配置を提供するために、複数の小さい駆動インバータが、高駆動インバータ７０６および７０８の入力端子７０２および７０４と高駆動インバータ７０６および７０８の出力８２０および８２２との間に適切に接続され得る。例示的な実施形態によると、等化器回路８００は、入力端子７０２および出力信号８２０との間に結合された３つの小さい駆動インバータ８０２、８０４、および８０６と、入力端子７０４と出力信号８２２との間において、結合された３つの小さい駆動インバータ８０８、８１０、および８１２とを用いて構成され、かつ小さいインバータ８０２、８０４、８０６、８０８、８１０、および８１２を駆動させる入力端子７０２および７０４における差動入力信号を有する。
【００５３】
インバータ８０２、８０４、８０６、８０８、８１０、および８１２は、高駆動インバータ７０６および７０８に対していくつかの遅延を提供するように適切に構成される。インバータ８０２および８０８は、入力端子７０２および７０４における入力信号をセンシングするように構成され、インバータ８０４および８１０、ならびにインバータ８０６および８１２によって適切にスケーリングされ得るフィードフォワード信号を提供する。インバータ８０６および８１２の電流は、それぞれ高駆動インバータ７０６および７０８で加算される電流である。この結果、出力信号８２０および８２２の信号レベルの調整が行われ、中間スケールレベルになる。従って、差動出力信号７３０および７３２の出力振幅を生じさせ、中間スケールの振幅に構成される。
【００５４】
パルス整形は、入力端子７０２および７０４における入力信号がスイッチングされるかまたは遷移される場合（例えばロウ状態からハイ状態）、全振幅信号は、出力信号７３０および７３２において全振幅出力を生じる出力信号８２０および８２２において利用可能となるように提供され得る。インバータ８０２、８０４、８０６、８０８、８１０、および８１２内の遅延は、出力信号８２０および８２２信号を小さい遅延の後で低減させ、これにより出力信号７３０および７３２を遷移の後のわずかな遅延の後で低減させる。従って、パルス整形された出力波形を有する遷移が適切に向上される。同様の動作がハイ状態からロウ状態への遷移に対して実現される。例えばインバータ８０２、８０４、８０６、８０８、８１０、および８１２における遅延は、小さい遅延の後、出力信号８２０および８２２を増加させ、これにより出力信号７３０および７３２を遷移の後のわずかな遅延の後で増加させる。
【００５５】
プリエンファシス等化器回路８００はまた、プリエンファシス等化の間にプログラム可能なパルス整形機能を提供するためのフィードファワードアーキテクチャを用いて種々の態様で構成され得る。例えば、図１０を参照すると、フィードフォワードアーキテクチャを用いてプログラム可能なプリエンファシス等化を有する高速出力バッファ１０００が示される。
【００５６】
出力バッファ１０００は、高駆動インバータ１００３および１００５の対、ならびに出力段１０１７を適切に含む。出力バッファ１０００のための電源接続は端子１０９６および１０９７において提供され得る（例えば、端子１０９６に接続された電源電圧ＶＤＤおよび端子１０９７に接続されたグラウンドに設けられる）。高駆動インバータ１００３および１００５は、出力段１０１７を駆動させるために差動駆動信号１０１４および１０１６を生成するように構成される。例えば、トランジスタ１００６および１００８、ならびにトランジスタ１０１０および１０１２のコレクタは、差動信号１０１４および１０１６それぞれを駆動するように構成される。高駆動インバータ１００３および１００５は、トランジスタ１００６および１００８の対、ならびにトランジスタ１０１０および１０１２の対をそれぞれ適切に含む。出力バッファ１０００によって伝送されるべき符号化されたデータは、差動入力端子１００２および１００４において適切に受信され得る。差動入力端子１００２および１００４は、トランジスタ１００６および１００８、ならびにトランジスタ１０１０および１０１２のゲートにそれぞれ結合される。
【００５７】
出力段１０１７は、２つの出力バッファ信号１０２５および１０２７を提供するように構成された２つのデジェネレートインバータを含む。第１のデジェネレートインバータは、トランジスタ１０１８および１０２０、ならびにデジェネレーションレジスタ１０２６および１０２８を含む一方で、第２のデジェネレートインバータは、トランジスタ１０２２および１０２４、ならびにデジェネレーションレジスタ１０３０および１０３２を含む。デジェネレーションレジスタ１０２６、１０２８、１０３０、および１０３２は、バッファリングされた出力１０２５および１０２７における出力インピーダンスを設定するように適切に構成され、制御されるインピーダンス伝送チャンネルを駆動するように良好な整合を提供し、上記のデジェネレーションレジスタ９７０、９７４、９８０、および９８６と同様の抵抗値を含み得る。
【００５８】
上述のデジェネレーション特性に加えて、出力段１０１７はまた、トランジスタ１０１８および１０２０のコレクタとトランジスタ１０２２および１０２４のコレクタとの間に結合されたレジスタ１０２３を含み得る。レジスタ１０２３は、出力スイングおよび出力インピーダンスのさらなる制御のためいくつかのさらなる負荷を提供するように適切に構成され、そして負荷を提供するために種々の抵抗値を含み得る。さらに出力段１０１７は、出力段１０１７の過渡応答を改良するいくつかの高周波数ピークを提供するようにキャパシタ１０３４および１０３６を含み得る。キャパシタ１０３４は、トランジスタ１０１８および１０２２のソース間で結合される一方で、キャパシタ１０３６は、トランジスタ１０２０および１０２４のソース間で結合される。従って、出力段１０１７は、共通のソースプッシュプル構成に適切に構成される。
【００５９】
出力バッファ１０００はまた、プリエンファシス等化を促進するフィードフォワード配置を含む。例示的実施形態によると、入力端子１００２および１００４において受信された差動入力信号はまた、フィードフォワード配置に構成された複数の小さいインバータを駆動するように使用され得る。例えば、入力端子１００２および１００４において受信された差動入力信号は、第１の小さいインバータ１００７および第２の小さいインバータ１００９を含む第１の段のフィードフォワードインバータを駆動するために使用され得る。例示的実施形態によると、第１の小さいインバータ１００７は、トランジスタ１０３８および１０４０を含む一方で、第２の小さいインバータ１００９は、トランジスタ１０４２および１０４４を含む。フィードフォワードインバータ１００７および１００９の第１の段は、入力端子１００２および１００４において差動入力信号をセンシングするように構成され得る。小さいインバータ１００７および１００９の出力は、トランジスタ１０３８および１０４０のコレクタ、ならびにトランジスタ１０４２および１０４４のコレクタに直列レジスタ１０４６および１０４８を接続することによって遅延され得る。また直列レジスタ１０４６および１０４８は、小さいインバータ１００７および１００９がトランジスタ１０５０および１０５２、ならびにトランジスタ１０５４および１０５６をそれぞれ含む第２の段のフィードフォワードインバータ１０４９および１０５１を駆動することを可能にするように構成され得る。
【００６０】
インバータ１０４９および１０５１の第２の段は、いくつかのさらなる遅延を提供し、トランジスタ１０５８およびトランジスタ１０６０の対、ならびにトランジスタ１０６２および１０６４の対を含む第３のインバータ段を駆動するように構成される。他の例示的実施形態によると、インバータ１００７およびインバータ１００９の第１の段は第３のインバータ段に直接結合され得る。トランジスタ１０５８および１０６０、ならびにトランジスタ１０６２および１０６４を含む第３のインバータ段は、高駆動インバータ１００６および１００８、ならびに１０１０および１０１２に適切に加算され得る。例示的実施形態に従って、第３のインバータ段はまた、高駆動インバータ１００３および１００５に対してさらなる遅延を提供し得る。第３のインバータ段の電流は、スイッチ１０６６、１０６８、１０７０、１０７２、１０７４、１０７６、１０７８、１０８０、１０８２、１０８４、１０８６、および１０８８等の複数の直列スイッチを介して高駆動インバータ１００６および１００８、ならびに１０１０および１０１２に加算された電流であり得る。トランジスタ１０５８および１０６０、ならびにトランジスタ１０６２および１０６４を含むインバータの第３の段は、高駆動インバータ１００３および１００５に対していくつかの遅延を提供するように構成され、それにより電流加算は駆動信号１０１４および１０１６上の信号レベルを弱くする。従って、出力端子１０２５および１０２７の出力電圧は、遷移からのわずかな遅延の後その振幅を低減することによって適切にパルス整形され得る。
【００６１】
例示的実施形態によると、パルス整形の量は、電流加算機能の相対的な重みを変更することによって変更され得る。本実施形態によると、複数の入力制御は、複数の直列スイッチ１０６６、１０６８、１０７０、１０７２、１０７４、１０７６、１０７８、１０８０、１０８２、１０８４、１０８６、および１０８８の制御によってインバータ１０５７および１０６１の第３の段の実効出力抵抗を変更するように構成され得る。例えば、入力制御１０９０、１０９１、および１０９２、ならびにこれらの相補的入力制御１０９３、１０９４、および１０９５は、複数の直列スイッチのゲートに適切に接続され得る。例えば、入力制御１０９０は、スイッチ１０７０および１０８２のゲートに結合され、入力制御１０９１は、スイッチ１０６８および１０８０のゲートに結合され、そして入力制御１０９２は、スイッチ１０６６および１０７８のゲートに結合される一方で、相補的入力制御１０９３は、スイッチ１０７２および１０８４のゲートに結合され、入力制御１０９４は、スイッチ１０７４および１０８６のゲートに結合され、そして入力制御１０９５は、スイッチ１０７６および１０８８のゲートに結合される。入力制御１０９０〜１０９５の制御は、電流加算におけるインバータ１０５７および１０６１の第３の段の重みを効率的に変更し、出力バッファ１０００におけるプリエンファシス等化の量を変更させるように構成される。入力制御１０９０〜１０９５の選択は、伝送チャンネルの期待されるかまたは予測される減衰に基づき、異なる伝送チャンネルに対して変更または再プログラムされ得る。
【００６２】
図１１を参照すると、図１０の出力バッファ１０００の動作に対してシミュレートされた波形が示される。上図の波形１１０２は出力バッファ１０００への真の入力信号および相補入力信号（すなわち入力端子１００２および１００４における差動入力信号）を示す。ディセイブルされたプリエンファシスを用いて、中間図の波形１１０４は、長さ約２４インチのＰＣＢトレースに対応する代表的な伝送チャンネルの端部において受信された波形を示す。しかし、最適な設定にイネーブルされたプリエンファシスを用いて、下図の波形は、長さ約２４インチのＰＣＢトレースに対応する代表的な伝送チャンネルの端部において受信された波形を示す。理解され得るように、入力信号の振幅は、伝送チャンネル長さ、媒体などに基づいた出力バッファ１０００によって有利にパルス整形される。
【００６３】
本発明は、種々の実施形態を参照して上述されてきた。しかし、変更および改変が本発明の範囲から逸脱することなく例示的な実施形態に為され得ることを当業者が理解する。種々のコンポーネントは、例えばさらなるスケーリングスイッチ、インバータ、負荷レジスタ等をインプリメントすることによって代替の態様で実現され得る。例えば、フィードバック構成、さらなる制御入力信号（例えば３つの制御入力信号および３つのフィードバックインバータ段等）がさらなるインバータに提供され得、パルス整形機能の８つの異なる強度レベルが実現され得る。さらに、フィードフォワード構成に対してさらなる段または少数の段が設けられ得る。これらの代替は、特定の用途に応じて、またはシステムの動作に関連した任意の数のファクタを考慮して適切に選択され得る。さらにこれらおよび他の変更または改変は、上掲の特許請求の範囲に説明されたように、本発明の範囲内に含まれることが意図される。
【図面の簡単な説明】
【図１】
図１は、従来技術の高速シリアルリンクのブロック図を示す。
【図２】
図２は、図１の従来技術の高速シリアルリンクにおける信号波形について、銅ＰＣＢトレースまたは同軸ケーブルによる帯域幅制限の影響を示す。
【図３Ａ】
図３Ａは、銅プリント回路基板（ＰＣＢ）トレースまたは同軸ケーブルの帯域幅制限影響を克服するために等化を利用する従来技術の高速シリアルリンクのブロック図を示す。
【図３Ｂ】
図３Ｂは、銅プリント回路基板（ＰＣＢ）トレースまたは同軸ケーブルの帯域幅制限影響を克服するために等化を利用する従来技術の高速シリアルリンクのブロック図を示す。
【図４】
図４は、銅ＰＣＢトレースまたは同軸ケーブルを介して伝送された帯域幅制限信号を示す代表的なデータアイを示す。
【図５】
図５は、銅ＰＣＢトレースまたは同軸ケーブルを介して伝送された帯域幅制限信号について等化の効果を示す代表的なデータアイを示す。
【図６】
図６は、有限インパルス応答（ＦＩＲ）のアーキテクチャを利用する従来技術のプリエンファシス等化器のブロック図を示す。
【図７】
図７は、フィードバックアーキテクチャを用いてプリエンファシス等化器を組み込む例示的な出力バッファのブロック図を示す。
【図８】
図８は、フィードフォワードアーキテクチャを用いてプリエンファシス等化器を組み込む例示的な出力バッファのブロック図を示す。
【図９】
図９は、フィードバックアーキテクチャを用いてプログラム可能なプリエンファシスを有する例示的な高速出力バッファの回路インプリメンテーションを示す。
【図１０】
図１０は、フィードフォワードアーキテクチャを用いてプログラム可能なプリエンファシスを有する例示的な高速出力バッファの回路インプリメンテーションを示す。
【図１１】
図１１は、例示的な高速出力バッファのシミュレートされた波形を示す。
【図１２】
図１２は、ディセイブルされたプリエンファシス等化を用いて例示的な高速出力バッファの出力における測定されたデータアイを示す。
【図１３】
図１３、ディセイブルされたプリエンファシス等化を用いて例示的な高速出力バッファの動作を生じる伝送チャンネルの末端において測定されたデータアイを示す。
【図１４】
図１４は、最小プリエンファシス設定のイネーブルされたプリエンファシス等化を用いて例示的な高速出力バッファの出力における測定されたデータアイを示す。
【図１５】
図１５は、最大プリエンファシス設定のイネーブルされたプリエンファシス等化を用いて例示的な高速出力バッファの出力における測定されたデータアイを示す。
【図１６】
図１６は、例示的な最適な設定のイネーブルされたプリエンファシス等化を用いて例示的な高速出力バッファの動作を生じる伝送チャンネルの末端において測定されたデータアイを示す。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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2005504446.tif 000051
【国際調査報告】
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