(57)【要約】本発明に係る薄膜トランジスタの製造方法は、電極材料の液滴の滴下によりソース電極およびドレイン電極を形成するための電極形成領域を形成する前処理工程と、電極形成領域における半導体層の領域外の位置を滴下位置として電極材料の液滴を滴下し、ソース電極およびドレイン電極を形成する電極形成工程とを備える。これにより、電極材料の液滴の滴下にてソース電極およびドレイン電極を形成する場合に、両電極間のチャネル部に液滴の飛沫が付着する事態を防止することができる。
2005535147.tif 000002
【特許請求の範囲】
【請求項１】
(i)ゲート絶縁層を介してゲート電極と対向した半導体層と、(ii)この半導体層と電気的に接続されたソース電極およびドレイン電極と、(iii)上記ソース電極およびドレイン電極間のチャネル部と、を含む薄膜トランジスタであって、
前記ソース電極とドレイン電極とが電極材料の液滴を滴下することにより形成されており、
前記ソース電極とドレイン電極とは、少なくとも前記半導体層の領域内の部分が複数本に分岐された分岐電極部となっており、両電極の分岐電極部が交互に配され、前記分岐電極部の分岐始端部が前記半導体層の領域外の位置に設けられている薄膜トランジスタ。
【請求項２】
前記分岐始端部を前記電極材料の液滴の滴下位置として、前記分岐電極部を形成する場合の該滴下位置の誤差に基づき、液滴が前記チャネル部に滴下されない位置に、前記分岐始端部を設けた請求項１に記載の薄膜トランジスタ。
【請求項３】
複数の前記分岐電極部は、前記半導体層の領域内で互い平行に配された平行部となり、該平行部と前記分岐始端部との間の部分が直線状に形成されている請求項１に記載の薄膜トランジスタ。
【請求項４】
ソース電極とドレイン電極との少なくとも一方に、半導体側の端部に向かって電極幅が漸次拡大される部分が設けられている請求項１に記載の薄膜トランジスタ。
【請求項５】
上記電極幅が漸次拡大される部分は、分岐始端部と半導体側の端部との間に設けられている請求項４に記載の薄膜トランジスタ。
【請求項６】
上記チャネル部は、チャネル部の幅が分岐電極部の長さの範囲内に収まるように形成されている請求項１に記載の薄膜トランジスタ。
【請求項７】
ソース電極の分岐電極部、またはドレイン電極の分岐電極部は、分岐始端部からチャネル部に向かって、隣り合う分岐電極部同士の間隔が広がるように形成されている請求項１に記載の薄膜トランジスタ。
【請求項８】
上記半導体層は、直径がチャネル部におけるゲート電極の幅より大きい略円形パターンで形成されている請求項７に記載の薄膜トランジスタ。
【請求項９】
上記半導体層は、直径がチャネル部におけるゲート電極の幅より大きい略円形パターンで形成され、
上記分岐電極部の各終端が、上記ゲート電極の幅の範囲内に位置している請求項１に記載の薄膜トランジスタ。
【請求項１０】
(i)ゲート絶縁層を介してゲート電極と対向した半導体層と、(ii)この半導体層と電気的に接続されたソース電極およびドレイン電極と、(iii)これらソース電極およびドレイン電極間のチャネル部とを含む薄膜トランジスタであって、
上記ソース電極は、ソース移行部を介してソース配線と連続し、上記ドレイン電極は、ドレイン移行部を介してドレイン配線と連続し、
上記ソース移行部およびドレイン移行部は、上記半導体層の領域外の位置に設けられており、
上記ソース移行部における電極幅は、ソース配線から半導体層の領域に向かって徐々に広がっている、および／または、上記ドレイン移行部における電極幅は、ドレイン配線から半導体層の領域に向かって徐々に広がっている薄膜トランジスタ。
【請求項１１】
直線状のゲート配線の上にゲート絶縁層を介して略円形の半導体層が局所的に形成され、
この半導体層の上に、ソース電極とドレイン電極とが形成され、これら両電極間にチャネル部が形成され、
上記ソース電極は、ソース移行部を介してソース配線と連続し、上記ドレイン電極は、ドレイン移行部を介してドレイン配線と連続し、
上記ソース移行部およびドレイン移行部は、上記半導体層の領域外の位置に設けられている薄膜トランジスタ。
【請求項１２】
薄膜トランジスタを備えた液晶表示装置であって、
該薄膜トランジスタは、
(i)ゲート絶縁層を介してゲート電極と対向した半導体層と、(ii)この半導体層と電気的に接続されたソース電極およびドレイン電極と、(iii)上記ソース電極およびドレイン電極間のチャネル部と、を含み、
前記ソース電極とドレイン電極とが電極材料の液滴を滴下することにより形成されており、
前記ソース電極とドレイン電極とは、少なくとも、前記半導体層の領域内の部分が複数本に分岐された分岐電極部となっており、両電極の分岐電極部が交互に配され、前記分岐電極部の分岐始端部が前記半導体層の領域外の位置に設けられている液晶表示装置。
【請求項１３】
薄膜トランジスタを備えた液晶表示装置であって、
該薄膜トランジスタは、
(i)ゲート絶縁層を介してゲート電極と対向した半導体層と、(ii)この半導体層と電気的に接続されたソース電極およびドレイン電極と、(iii)上記ソース電極およびドレイン電極間のチャネル部と、を含み、
上記ソース電極は、ソース移行部を介してソース配線と連続し、上記ドレイン電極は、ドレイン移行部を介してドレイン配線と連続し、
上記ソース移行部およびドレイン移行部は、上記半導体層の領域外の位置に設けられており、
上記ソース移行部における電極幅は、ソース配線から半導体層の領域に向かって徐々に広がっている、および／または、上記ドレイン移行部における電極幅は、ドレイン配線から半導体層の領域に向かって徐々に広がっている液晶表示装置。
【請求項１４】
薄膜トランジスタを備えた液晶表示装置であって、
該薄膜トランジスタは、
直線状のゲート配線の上にゲート絶縁層を介して略円形の半導体層が局所的に形成され、
この半導体層の上に、ソース電極とドレイン電極とが形成され、これら両電極間にチャネル部が形成され、
上記ソース電極は、ソース移行部を介してソース配線と連続し、上記ドレイン電極は、ドレイン移行部を介してドレイン配線と連続し、
上記ソース移行部およびドレイン移行部は、上記半導体層の領域外の位置に設けられている液晶表示装置。
【請求項１５】
(i)ゲート電極上の半導体層と、(ii) 半導体層とゲート電極との間のゲート絶縁層と、(iii)上記半導体層上のソース電極およびドレイン電極と、(iv)上記ソース電極およびドレイン電極間のチャネル部とを含む薄膜トランジスタの製造方法であって、
前記半導体層の形成工程後に、電極材料の液滴の滴下によりソース電極およびドレイン電極を形成するための電極形成領域を形成する前処理工程と、
前記電極形成領域における前記半導体層の領域外の位置を滴下位置として電極材料の液滴を滴下し、前記ソース電極およびドレイン電極を形成する電極形成工程とを含む薄膜トランジスタの製造方法。
【請求項１６】
上記前処理工程は、
上記ゲート絶縁層および半導体層の上に、上記電極形成領域をかたどる配線ガイドを形成するステップと、
配線ガイドが形成されていないゲート絶縁層および半導体層には親水処理を施す一方、配線ガイドには撥水処理を施すステップとを含んでいる請求項１５に記載の薄膜トランジスタの製造方法。
【請求項１７】
上記前処理工程は、
上記ゲート絶縁層および半導体層の上に、(i)ソース・ドレイン線形成領域としての親水領域と、(ii)ソース・ドレイン線非形成領域としての撥水領域とを所望のパターンに応じて形成する処理を含んでいる請求項１５に記載の薄膜トランジスタの製造方法。
【請求項１８】
前記前処理工程では、ソース電極およびドレイン電極の内、少なくとも一方の半導体層上の部分が複数本に分岐された分岐電極部となり、前記ソース電極とドレイン電極との何れか一方の電極である第１電極の分岐電極同士の間に、他方の電極である第２電極が配され、前記ソース電極およびドレイン電極から分岐電極部の分岐が始まる分岐始端部が、前記半導体層の領域外の位置に設けられるように前記電極形成領域を形成し、
前記電極形成工程では、前記分岐始端部に相当する位置を前記滴下位置として電極材料の液滴を滴下することを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。
【請求項１９】
前記滴下位置は、滴下位置に含まれる誤差に基づき、液滴が前記チャネル部に滴下されない位置に設定する請求項１５に記載の薄膜トランジスタの製造方法。
【請求項２０】
前記滴下位置は、滴下位置に含まれる誤差に基づき、液滴の飛沫が前記チャネル部に付着しない位置に設定する請求項１５に記載の薄膜トランジスタの製造方法。
【請求項２１】
複数の前記分岐電極部は、前記半導体層上で互い平行に配された平行部となり、該平行部と前記分岐始端部との間の部分が直線状に形成される請求項１８に記載の薄膜トランジスタの製造方法。
【請求項２２】
前記前処理工程では、ソース電極とドレイン電極との少なくとも一方に、半導体側の端部方向に向かって電極幅が漸次拡大される部分が設けられるように前記電極形成領域を形成し、
前記電極形成工程では、電極幅が漸次拡大される前記部分の始端部に相当する位置を前記滴下位置として電極材料の液滴を滴下する請求項１５に記載の薄膜トランジスタの製造方法。
【請求項２３】
前記前処理工程では、ソース電極とドレイン電極とにおける半導体層方向に向かう部分が、前記ゲート電極の領域内において前記ゲート電極の延びる方向と平行な方向に延びた状態となるように前記電極形成領域を形成する請求項１５に記載の薄膜トランジスタの製造方法。
【請求項２４】
前記前処理工程では、ソース電極の分岐電極部、またはドレイン電極の分岐電極部において、隣り合う分岐電極部同士の間隔が、分岐始端部からチャネル部に向かって広がるように前記電極形成領域を形成する請求項１５に記載の薄膜トランジスタの製造方法。
【請求項２５】
前記前処理工程では、(i)上記ソース電極が、半導体層の領域外に位置するソース移行部を介してソース配線と連続し、上記ソース移行部における電極幅が、ソース配線から遠い程広くなるように、および／または、(ii)上記ドレイン電極が、半導体層の領域外に位置するドレイン移行部を介してドレイン配線と連続し、上記ドレイン移行部における電極幅が、ドレイン配線から遠い程広くなるように、前記電極形成領域を形成し、
前記電極形成工程では、上記ソース移行部およびドレイン移行部を前記滴下位置として電極材料の液滴を滴下する請求項１５に記載の薄膜トランジスタの製造方法。
【請求項２６】
前記前処理工程では、(i)直線状のゲート配線の上にゲート絶縁層を介して局所的に形成された略円形の半導体層の上に、前記ソース電極とドレイン電極とが形成されるように、かつ、(ii)ソース電極が、上記半導体層の領域外に位置するソース移行部を介してソース配線と連続し、ドレイン電極が、上記半導体層の領域外に位置するドレイン移行部を介してドレイン配線と連続するように、前記電極形成領域を形成し、
前記電極形成工程では、上記ソース移行部およびドレイン移行部を前記滴下位置として電極材料の液滴を滴下する請求項１５に記載の薄膜トランジスタの製造方法。
【請求項２７】
前記ソース電極またはドレイン電極の電極幅より、前記滴下位置に滴下された液滴の液滴径の方が大きく設定されている請求項１５に記載の薄膜トランジスタの製造方法。
【請求項２８】
前記分岐電極部の電極幅と、前記滴下位置に滴下された液滴の液滴径との比を、ほぼ１：２に設定する請求項１８に記載の薄膜トランジスタの製造方法。
【請求項２９】
薄膜トランジスタの製造方法を含む液晶表示装置の製造方法であって、
上記薄膜トランジスタの製造方法は、
(i)ゲート電極上の半導体層と、(ii) 半導体層とゲート電極との間のゲート絶縁層と、(iii)上記半導体層上のソース電極およびドレイン電極と、(iv)上記ソース電極およびドレイン電極間のチャネル部とを含む薄膜トランジスタの製造方法であって、
前記半導体層の形成工程後に、電極材料の液滴の滴下によりソース電極およびドレイン電極を形成するための電極形成領域を形成する前処理工程と、
前記電極形成領域における前記半導体層の領域外の位置を滴下位置として電極材料の液滴を滴下し、前記ソース電極およびドレイン電極を形成する電極形成工程とを含んでいる液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの製造方法および液晶表示装置の製造方法に関するものである。
【背景技術】
【０００２】
近年においては、フォトリソグラフィを使用せず、インクジェット方式により配線を形成する技術が提案されている。この技術では、例えば特開平１１−２０４５２９号公報（１９９９年７月３０日公開）に開示されているように、配線を形成する基板上に、配線形成材料に対する親和性を備えた親和領域と、配線形成材料に対する非親和性を備えた非親和領域とを形成し、親和領域にインクジェット方式にて配線材料の液滴を滴下する（付着させる）ことにより配線を形成するものとなっている（以降、「滴下する」という用語は「滴を垂らすこと」「飛ばすこと」両方の意味を含む）。
【０００３】
なお、特開平１１−２０４５２９号公報には、米国特許出願公開ＵＳ２００３／０００３２３１Ａ１が対応している。
【０００４】
また、特開２０００−３５３５９４公報（２０００年１２月１９日公開）には、同様にインクジェット方式による配線形成技術において、配線形成領域からの配線材料のはみ出しを抑制するために、配線形成領域の両側にバンクを形成し、このバンクの上部を非親液性（撥液性）とし、配線形成領域を親液性とすることが開示されている。
【０００５】
なお、特開２０００−３５３５９４公報には、欧州特許出願ＥＰ０９８９７７８  Ａ１が対応している。
【０００６】
また、SID 01 DIGEST の第４０〜第４３頁、6.1: Invited Paper: All-Polymer Thin Film Transistors Fabricated by High-Resolution Ink-jet Printing （著者  Takeo kawase 他）には、インクジェット方式を使用し、全て有機物を材料としてＴＦＴを形成する技術が開示されている。
【０００７】
この技術では、ＴＦＴのチャンネル部にポリイミドのストリップをフォトリソグラフィによって形成した後、チャンネル部の両側に、導電性ポリマの電極材料をインクジェットプリンタによってプリントしている。ポリイミドのストリップが撥液性（dewetting）を有しているため、電極材料がストリップ上に乗ることなく、チャンネル部の両側にソース／ドレイン電極を形成できたことが報告されている。
【０００８】
本発明が解決しようとする課題を、以下で説明する。
【０００９】
上記のインクジェット方式による配線等の形成技術を薄膜トランジスタの製造に利用した場合には、フォトリソグラフィを使用した場合と比較して、必要なマスク数が少なくなり、製造工数が減少する。また、配線等を形成するための大掛かりな加工装置が不要となり設備費が減少する。この結果、コストダウンが可能である。
【００１０】
したがって、このような利点を享受できることから、インクジェット方式による配線等の形成技術を薄膜トランジスタの形成に利用することは有効である。
【００１１】
しかしながら、単にインクジェット方式により、薄膜トランジスタのソース電極あるいはドレイン電極の形成領域に電極材料の液滴を滴下させてそれら電極を形成した場合には、滴下した液滴の飛沫が薄膜トランジスタのチャネル部に付着してその位置に残ってしまう虞がある。
【００１２】
この場合には、チャンネル部の上記飛沫によりソース・ドレイン電極間でリークが発生したり、ｎ+層の加工時に上記飛沫がマスクとなってｎ+層の残渣が生じ、これによってソース・ドレイン間にリーク電流が流れ、所望のＴＦＴ特性が得られない事態が生じる。
【発明の開示】
【００１３】
本発明は、上記問題点を解決するためになされたものであって、その主たる目的は、電極材料の液滴の飛沫が薄膜トランジスタのチャネル部に付着することのない電極構成を有する薄膜トランジスタと、その製造方法とを提供することにある。
【００１４】
上記の目的を達成するために、本発明の薄膜トランジスタは、(i)ゲート絶縁層を介してゲート電極と対向した半導体層と、(ii)この半導体層と電気的に接続されたソース電極およびドレイン電極と、(iii)上記ソース電極およびドレイン電極間のチャネル部と、を含む薄膜トランジスタにおいて、前記ソース電極とドレイン電極とが電極材料の液滴を滴下することにより形成されており、前記ソース電極とドレイン電極とは、少なくとも前記半導体層の領域内の部分が複数本に分岐された分岐電極部となっており、両電極の分岐電極部が交互に配され、分岐電極部の分岐始端部が前記半導体層の領域外の位置に設けられていることを特徴としている。
【００１５】
上記の構成によれば、ソース電極とドレイン電極との分岐電極部の分岐始端部が半導体層の領域（半導体層が配置された領域）外の位置に設けられているので、分岐電極部を有するソース電極とドレイン電極とを形成する場合には、半導体層の領域外である前記分岐始端部を電極材料の液滴を滴下する滴下位置とすることができる。
【００１６】
これにより、ソース電極およびドレイン電極を形成する場合に、両電極間のチャネル部に前記液滴の飛沫が付着する事態を防止可能である。したがって、上記飛沫がマスクとなってｎ+層の残渣が生じ、これによってソース・ドレイン間にリーク電流が流れ、所望のＴＦＴ特性が得られなくなる事態を回避可能である。
【００１７】
また、交互に配された分岐電極部同士の間には広いチャネル部が形成されるので、大きな画素を駆動する場合のように電荷移動が大きい場合に有効である。
【００１８】
本発明の液晶表示装置は、本発明の薄膜トランジスタを含むように構成されている。
【００１９】
本発明の薄膜トランジスタの製造方法は、(i)ゲート電極上の半導体層と、(ii) 半導体層とゲート電極との間のゲート絶縁層と、(iii)上記半導体層上のソース電極およびドレイン電極と、(iv)上記ソース電極およびドレイン電極間のチャネル部とを含む薄膜トランジスタの製造方法において、前記半導体層の形成工程後に、電極材料の液滴の滴下によりソース電極およびドレイン電極を形成するための電極形成領域を形成する前処理工程と、前記電極形成領域における前記半導体層の領域外の位置を滴下位置として電極材料の液滴を滴下し、前記ソース電極およびドレイン電極を形成する電極形成工程とを備えていることを特徴としている。
【００２０】
上記の構成によれば、前記ソース電極およびドレイン電極が電極形成領域における半導体層の領域外の位置を滴下位置として電極材料の液滴を滴下することにより形成されるので、両電極間のチャネル部に前記液滴の飛沫が付着することを防止可能である。したがって、上記飛沫がマスクとなってｎ+層の残渣が生じ、これによってソース・ドレイン間にリーク電流が流れ、所望のＴＦＴ特性が得られなくなる事態を回避可能である。
【００２１】
本発明の液晶表示装置の製造方法は、本発明の薄膜トランジスタの製造方法を含むように構成されている。
【００２２】
本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十分わかるであろう。また、本発明の利点は、添付図面を参照した次の説明で明白になるであろう。
【発明を実施するための最良の形態】
【００２３】
〔実施の形態１〕
本発明の実施の一形態を図面に基づいて以下に説明する。
【００２４】
本発明の実施の一形態における液晶表示装置は、図２（ａ）に示す画素を有している。なお、同図は、液晶表示装置のＴＦＴアレイ基板における１画素の概略構成を示す平面図である。また、同図におけるＡ−Ａ線矢視断面図を図２（ｂ）に示す。
【００２５】
図２（ａ）（ｂ）に示すように、ＴＦＴアレイ基板１１では、ガラス基板１２上において、ゲート電極１３（ゲート配線）とソース電極１７（ソース配線）とがマトリクス状に設けられ、隣り合うゲート電極１３（ゲート配線）の間に補助容量電極１４（補助容量配線）が設けられている。
【００２６】
ＴＦＴアレイ基板１１は、図２（ｂ）に示すように、ＴＦＴ部２２から補助容量部２３までの位置において、ガラス基板１２上に、ゲート電極１３および補助容量電極１４を有し、それらの上にゲート絶縁層１５を有している。
【００２７】
ゲート電極１３上には上記ゲート絶縁層１５を介してａ−Ｓｉ層を有する半導体層１６が形成され、その上にソース電極１７およびドレイン電極１８の各端部が形成されている。このドレイン電極１８の他端部は、ゲート絶縁層１５を介した補助容量電極１４上の位置に達し、この位置にコンタクトホール２４が形成されている。ソース電極１７およびドレイン電極１８の上には保護膜１９が形成され、その上に感光性アクリル樹脂層２０と画素電極２１とが順次形成されている。
【００２８】
ＴＦＴ部２２の上述した構成は、ボトムゲート構造と呼ばれているが、本発明は、ボトムゲート構造に限定されるものではなく、半導体層１６の上にゲート絶縁層１５を介してゲート電極１３が形成されたトップゲート構造にも適用することができる。
【００２９】
したがって、本発明のＴＦＴ部２２には、ゲート絶縁層１５を介してゲート電極１３と対向して半導体層１６が形成されるととともに、半導体層１６と電気的に接続されたソース電極１７およびドレイン電極１８が形成されていればよい。
【００３０】
本実施の形態において、ＴＦＴアレイ基板１１の製造には、例えば、インクジェット方式により、形成する層の材料を吐出あるいは滴下するパターン形成装置が使用される。このパターン形成装置は、図３に示すように、基板３１（前記ガラス基板１２に相当）を載置する載置台３２を備え、この載置台３２上の基板３１上に対して例えば配線材料を含む流動性のインク（液滴または流動性材料）を吐出する液滴吐出手段としてのインクジェットヘッド３３と、インクジェットヘッド３３をＸ方向に移動させるＸ方向駆動部３４およびＹ方向に移動させるＹ方向駆動部３５とが設けられている。
【００３１】
なお、上記Ｘ，Ｙ方向は、基板３１を含む平面に対する二次元直交座標のＸ，Ｙ軸に平行な方向である。
【００３２】
また、上記パターン形成装置には、インクジェットヘッド３３にインクを供給するインク供給システム３６と、インクジェットヘッド３３の吐出制御、Ｘ方向駆動部３４およびＹ方向駆動部３５の駆動制御等の各種制御を行なうコントロールユニット３７とが設けられている。コントロールユニット３７からは、ＸおよびＹ方向駆動部３４，３５に対して塗布位置情報が出力され、インクジェットヘッド３３のヘッドドライバー（図示せず）に対して吐出情報が出力される。これにより、ＸおよびＹ方向駆動部３４，３５に連動してインクジェットヘッド３３が動作し、基板３１上の目的位置に目的量の液滴が供給される。
【００３３】
上記のインクジェットヘッド３３は、ピエゾアクチュエータを使用するピエゾ方式のもの、ヘッド内にヒータを有するバブル方式のもの、あるいはその他の方式のものであってもよい。インクジェットヘッド３３からのインク吐出量の制御は、印加電圧の制御により可能である。また、液滴吐出手段は、インクジェットヘッド３３に代えて、単に液滴を滴下させる方式のもの等、液滴を供給可能なものであれば方式は問わない。
【００３４】
次に、液晶表示装置におけるＴＦＴアレイ基板１１の製造方法について説明する。
【００３５】
本実施の形態において、ＴＦＴアレイ基板１１は、図４に示すように、ゲート前処理工程４１、ゲート線塗布形成工程４２、ゲート絶縁層成膜・半導体層成膜工程４３、半導体層形成工程４４、ソース・ドレイン線前処理工程４５、ソース・ドレイン線塗布形成工程４６、チャンネル部加工工程４７、保護膜形成工程４８、保護膜加工工程４９および画素電極形成工程５０からなる。
【００３６】
（ゲート前処理工程４１）
このゲート前処理工程４１では、ゲート線塗布形成工程４２のための前処理を行う。次段のゲート線塗布形成工程４２では、パターン形成装置を使用して液体配線材料の滴下によりゲート線が形成される。したがって、ここでは、図５（ａ）に示すゲート線形成領域６１に、パターン形成装置からの液体配線材料の吐出（滴下）により適切に液体配線材料が塗布されるための処理を行う。なお、図５（ａ）はＴＦＴアレイ基板１１が備えるガラス基板１２の平面図である。
【００３７】
この処理には大まかに次のようなものがある。第１の処理は、基板（ガラス基板１２）上に、液体配線材料に対して基板が濡れ易いか、弾き易いかの性質を付与し、ゲート線形成領域６１としての親水領域（親液領域）とゲート線非形成領域としての撥水領域（撥液領域）とをパターン化する親撥水処理（親撥液処理）である。第２の処理は、液流を規制するガイド、即ちゲート線形成領域６１に沿ったガイドを形成する処理である。
【００３８】
前者では、酸化チタンを用いた光触媒による親撥水処理が代表的である。後者では、レジスト材料を用い、フォトリソグラフィによりガイド形成を行う。さらに、上記ガイドあるいは基板面に親撥水性を付与するために、それらをプラズマ中でＣＦ４、Ｏ２ガスに曝す処理を行うことがある。レジストは配線形成後、剥離する。
【００３９】
ここでは、次のように、酸化チタンを使用した光触媒処理を行った。即ち、ＴＦＴアレイ基板１１のガラス基板１２には、フッ素系非イオン界面活性剤であるＺＯＮＹＬ  ＦＳＮ（商品名：デュポン社製）をイソプロピルアルコールに混合したもの（撥水性材料）を塗布した。また、ゲート配線パターンのマスクには光触媒層として二酸化チタン微粒子分散体とエタノールの混合物とをスピンコートで塗布し、１５０℃で焼成した。そして、上記マスクを使用し、ガラス基板１２に対してＵＶ光による露光を行った。露光条件としては、３６５ｎｍの紫外光を使用し、７０ｍＷ／ｃｍ２の強度で２分間照射した。
【００４０】
図１２（ａ）〜図１２（ｄ）を参照しながら、以下に、より具体的に説明する。まず、図１２（ａ）に示すように、前記ガラス基板１２上に、スピンコート法等を用いて、上記の撥水性材料を塗布し、乾燥させることで濡れ性変化層２を形成する。なお、撥水性材料としてシランカップリング剤を用いてもよい。
【００４１】
次に、図１２（ｂ）に示すように、あらかじめクロムなどからなるマスクパターン４および酸化チタンなどからなる光触媒層５が形成されたフォトマスク３を通じて、上記の露光条件でＵＶ露光を行なう。
【００４２】
その結果、図１２（ｃ）および図１２（ｄ）に示すように、ＵＶ露光された部分だけが濡れ性が向上し、上記ゲート線形成領域６１に相当する親水パターン６を形成できる。
【００４３】
（ゲート線塗布形成工程４２）
このゲート線塗布形成工程４２を図５（ｂ）（ｃ）に示す。図５（ｂ）はゲート電極１３と、隣り合うゲート電極１３の間に補助容量電極１４とを形成した状態のガラス基板１２の平面図、図５（ｃ）は、図５（ｂ）におけるＢ−Ｂ線矢視断面図である。
【００４４】
なお、図５（ｂ）に示すように、あるゲート電極１３から隣の補助容量電極１４に向かって突き出した部位は、図１および図２（ａ）にも示すように、最終的にＴＦＴ部ゲート電極６６になる。但し、図５に示すゲート電極１３のうち、上側に描いたゲート電極１３については、簡単化のため、ＴＦＴ部ゲート電極６６を省略してある。
【００４５】
この工程では、パターン形成装置を使用し、図５（ｂ）（ｃ）に示すように、ガラス基板１２上のゲート線形成領域６１に対して配線材料を塗布する。配線材料には、有機膜を表面コート層としてコーティングしたＡｇ微粒子を有機溶媒中に分散させたものを用いた。配線幅は概ね５０μｍでインクジェットヘッド３３からの配線材料の吐出量は８０ｐｌに設定した。
【００４６】
親撥水処理された面では、インクジェットヘッド３３から吐出された配線材料がゲート線形成領域６１に沿って広がっていくため、ゲート線形成領域６１上における吐出間隔を概ね５００μｍ間隔とした。塗布後に３５０℃で１時間焼成を行い、ゲート電極１３および補助容量電極１４の配線を形成した。
【００４７】
なお、焼成温度を３５０℃に設定したのは、次段の半導体層形成工程４４において約３００℃の処理熱が加わるためである。したがって、焼成温度はこの温度に限定されるものではない。例えば有機半導体を形成する場合、そのアニール温度が１００〜２００℃に設定されることもあり、そのような場合には、焼成温度を下げて２００〜２５０℃とすることができる。
【００４８】
また、配線材料としては、Ａｇ以外に、Ａｇ−Ｐｄ、Ａｇ−Ａｕ、Ａｇ−Ｃｕ、Ｃｕ、Ｃｕ−Ｎｉ等の単体もしくは合金材料の微粒子もしくはペースト材料を有機溶媒中に含むものを用いることが可能である。さらに、配線材料については、必要な焼成温度に合わせて、上記微粒子を保護している上記表面コート層や、有機溶媒に含まれる有機材料の乖離温度を制御し、所望の抵抗値および表面状態を得ることが可能である。なお、上記乖離温度とは、上記の表面コート層および有機溶媒が蒸発する温度のことである。
【００４９】
（ゲート絶縁層成膜・半導体層成膜工程４３）
このゲート絶縁層成膜・半導体層成膜工程４３を図６（ａ）に示す。
この処理では、ゲート線塗布形成工程４２を経たガラス基板１２上に、ゲート絶縁層１５、ａ−Ｓｉ成膜層６４およびｎ+成膜層６５の３層をＣＶＤにより連続形成した。ゲート絶縁層１５、ａ−Ｓｉ層６４、ｎ+層６５の厚みはそれぞれ０．３μｍ、０．１５μｍ、０．０５μｍとし、真空を破ることなく（真空状態を維持しながら）成膜した。成膜温度は３００℃であった。
【００５０】
（半導体層形成工程４４）
この半導体層形成工程４４を図６（ｂ）〜図６（ｅ）に示す。図６（ｅ）は半導体層形成工程４４を経たガラス基板１２を示す平面図、図６（ｄ）は図６（ｅ）におけるＣ−Ｃ線矢視断面図、図６（ｂ）および図６（ｃ）は、半導体層形成工程４４の各処理を示す図６（ｄ）に示した位置における縦断面図である。
【００５１】
この工程４４では、ｎ+成膜層６５の上にレジスト材料を塗布し、このレジスト材料をフォトリソグラフィ工程およびエッチング工程により加工し、図６（ｂ）に示すように、半導体層１６の形状を有するレジスト層６７として形成した。
【００５２】
次に、ガス（例えばＳＦ６＋ＨＣｌ）を用い、図６（ｃ）に示すように、ｎ+成膜層６５およびａ−Ｓｉ成膜層６４のドライエッチングを行ってｎ+層６９およびａ−Ｓｉ層６８を形成した。その後、ガラス基板１２を有機溶剤で洗浄し、図５（ｄ）に示すように、レジスト層６７を剥離させて除去した。
【００５３】
（ソース・ドレイン線前処理工程４５）
このソース・ドレイン線前処理工程４５では、図１に示すソース電極１７およびドレイン電極１８を形成する領域（ソース・ドレイン形成領域）の輪郭沿いに配線ガイドを形成する。
【００５４】
ここで、図２（ａ）に示す格子状のソース配線およびドレイン配線に相当するソース電極１７およびドレイン電極１８と、ＴＦＴ部２２におけるソース電極１７およびドレイン電極１８とは、同時に形成される。したがって、上記ソース・ドレイン形成領域は、ソース配線およびドレイン配線の形成領域を含む。
【００５５】
上記配線ガイドはフォトレジスト材料を用いて形成した。即ち、フォトレジストを半導体層形成工程４４を経たガラス基板１２上に塗布し、プリベークを行った後、フォトマスクを用いて露光現像を行い、次にポストベークを行うことにより配線ガイドを形成した。ここで形成した配線ガイドの幅は約１０μｍ、配線ガイドによって形成された溝幅（配線形成領域の幅）は約１０μｍであった。
【００５６】
なお、パターン形成装置により塗布される配線材料が下地面となる面に良く馴染むように、ＳｉＮｘ面（ゲート絶縁層１５の上面）には酸素プラズマにて親水処理を施すとともに、配線ガイドにはプラズマ中にＣＦ４ガスを流すことにより撥水処理を施しても良い。
【００５７】
上記の親撥水処理は、特開２０００−３５３５９４公報（欧州特許出願ＥＰ０９８９７７８  Ａ１）に開示された親撥水処理と基本的に同じである。配線ガイドが撥水性を持つのは、フォトレジスト材料（有機樹脂）の表層がＦ（フッ素）によって修飾されるからである。ＣＦ４ガスに代えてＳＦ６ガスを用いることもできる。
【００５８】
また、上記の配線ガイドの形成に代えて、前記ゲート電極形成に用いた光触媒による親撥水処理方法にて、配線電極パターンに応じた親撥水処理（ソース・ドレイン線形成領域としての親水領域と、ソース・ドレイン線非形成領域としての撥水領域とを所望のパターンに応じて形成する処理）を施してもよい。
【００５９】
（ソース・ドレイン線塗布形成工程４６）
このソース・ドレイン線塗布形成工程４６では、配線ガイドにより形成されたソース・ドレイン形成領域に、パターン形成装置にて配線材料を塗布することにより、ソース電極１７およびドレイン電極１８を形成した。ここでは、インクジェットヘッド３３からの配線材料の吐出量を２ｐｌに設定した。また、配線材料には、Ａｇ微粒子材料を用い、形成膜厚を０．３μｍとした。また、焼成温度は２００℃とし、焼成後、有機溶媒にて配線ガイドを除去した。
【００６０】
なお、配線材料は、前述のゲート電極１３に使用したものと同様のものを使用可能であるものの、ａ−Ｓｉの形成が約３００℃で行われていることから、焼成温度は３００℃以下で行う必要がある。
【００６１】
（チャンネル部加工工程４７）
ここでは、ＴＦＴのチャネル部７２の加工を行う。まず、配線ガイドを有機溶媒により除去した。あるいはアッシングによりチャネル部７２の配線ガイドを除去した。次に、アッシングもしくはレーザー酸化でｎ+層６９を酸化処理し、不導体化した。
【００６２】
（保護膜形成工程４８、保護膜加工工程４９）
ここでは、先ず、ソース・ドレイン電極までが形成されたガラス基板１２上に、ＣＶＤにより保護膜１９（図２（ｂ））となるＳｉＯ２膜を形成した。次に、このＳｉＯ２膜の上に、感光性アクリル樹脂層２０となるアクリル性レジスト材料を塗布し、このレジスト層に画素電極形成パターン、および端子加工用パターンを形成した。
【００６３】
上記パターンの形成においては、マスクに、上記レジスト層が現像後に全て取り除かれるようにする部分と、厚さにおいて約半分取り除かれるようにする部分とを形成した。後者は透過率が約５０％のハーフトーン露光用の領域である。
【００６４】
即ち、保護膜１９および感光性アクリル樹脂層２０をエッチングして、前記コンタクトホール２４における端子面を形成する部分では、レジスト層を全て取り除く一方、画素電極２１を形成する部分では、感光性アクリル樹脂層２０における画素電極形成パターンの周りが、図２（ｂ）に示すガイドとなるように、レジスト層の厚さを塗布厚の半分に調整した。
【００６５】
次に、レジスト層をマスクにして、まず端子部にある保護膜１９および感光性アクリル樹脂層２０をドライエッチングで除去した。
【００６６】
（画素電極形成工程５０）
感光性アクリル樹脂層２０の画素電極形成パターン上に、画素電極材料となるＩＴＯ微粒子材料をパターン形成装置により塗布し、これを２００℃で焼成して画素電極２１を形成した。これにより、ＴＦＴアレイ基板１１を得た。
【００６７】
上記のように、本ＴＦＴアレイ基板１１の製造方法では、インクジェット方式によるパターン形成装置を用いない従来の製造方法と比較すると、マスク枚数を減らすことができ、フォトリソグラフィ工程や、真空成膜装置を大幅に削減することができる。これにより、設備投資額も大幅に削減することができる。
【００６８】
なお、上述した製造工程によって、ボトムゲート構造のＴＦＴ部２２を有するＴＦＴアレイ基板１１を製造することができるが、トップゲート構造を有するＴＦＴアレイ基板１１を製造する場合には、製造工程が図１８に示すフローのように変わる。
【００６９】
図１８に示す各工程１２１〜１３２には、図４に示す各工程４１〜５０の内、対応する工程の番号を付記してある。
【００７０】
トップゲート構造の製造工程では、ゲート電極１３の形成が、ソース電極１７およびドレイン電極１８の形成および半導体層１６の形成の後になるが、各工程１２１〜１３２の内容は、対応する各工程４１〜５０の内容と基本的には同じである。
【００７１】
但し、前記ゲート絶縁層成膜・半導体層成膜工程４３は、半導体ｎ+層成膜工程１２３、半導体ｎ+層形成（加工）工程１２４、半導体層（ａ−Ｓｉ層）成膜工程１２５、半導体層形成（加工）工程１２６およびゲート絶縁層成膜工程１２７に分離される。
【００７２】
半導体ｎ+層形成（加工）工程１２４および半導体層形成（加工）工程１２６のそれぞれでは、前述の半導体層１６の形成において説明したように、フォトリソグラフィ工程およびエッチング工程により形成したレジストをマスクとして用いたドライエッチングを行えばよい。
【００７３】
次に、ＴＦＴ部２２におけるソース電極１７およびドレイン電極１８の形成方法についてさらに詳述する。
【００７４】
ソース電極１７およびドレイン電極１８は、図１および図２（ａ）に示すように、ＴＦＴ部ゲート電極６６を横切る形で形成されている。図１に示した構成では、ソース電極１７およびドレイン電極１８が、ＴＦＴ部２２においてそれぞれ複数本に分岐している。即ち、ソース電極１７は、複数本の分岐電極部１７ａを備え、ドレイン電極１８は、複数本の分岐電極部１８ｂを備えている。ソース電極１７の分岐電極部１７ａとドレイン電極１８の分岐電極部１８ｂとは交互に配置され、隣り合う分岐電極部１７ａ、１８ｂの間がチャネル部７２となっている。分岐電極部１７ａ，１８ｂの幅は例えば１０μｍであり、チャネル部７２の幅（分岐電極部１７ａ，１８ｂ間距離）は例えば１０μｍである。
【００７５】
ＴＦＴ部２２のソース電極１７およびドレイン電極１８をパターン形成装置からの電極材料の滴下により形成する場合には、各電極に対して配線材料の微小液滴を塗布するか、配線材料の液滴を複数の配線に跨って塗布する。
【００７６】
ここで、配線幅は通常数μｍであり、数μｍ径の液滴を実現するには、パターン形成装置において１ｐｌを遥かに下回る吐出量を実現することが必要である。しかしながら、このような液滴径を実現するのは困難である。また、仮に、実現した場合であっても、液晶パネルが有する２００〜３００万個のＴＦＴ部２２に対して微小液滴を塗布していくのは、時間的にもインクジェットヘッド３３の寿命の点からも困難である。そこで、数μｍ径より大きな液滴を滴下することになる。
【００７７】
この場合、チャネル部７２の電極（分岐電極部１７ａ、１８ａ）に対して液滴を直接滴下すると、チャネル部７２に配線材料の飛沫が付着し、あるいは配線材料の残渣が生じることがある。
【００７８】
このようにしてチャネル部７２に配線材料が残った場合、チャネル部７２のｎ+層６９のエッチング処理を行う際に、残った配線材料がマスクとなってｎ+層６９が残ることになる。このため、ソース電極１７とドレイン電極１８との間においてリークが発生することになる。
【００７９】
このリークが発生する理由を明らかにするために、チャネル部７２の加工について説明する。図１４（ａ）は図１３のＥーＥ’断面において、ソース・ドレイン電極が形成される前を示している。ａ−Ｓｉ層６８及びｎ+層６９からなる半導体層１６が形成されたのちに、チャネル部７２上でソース電極１７とドレイン電極１８とを分離するためのガイド２００を形成したところである。
【００８０】
尚、この断面図では、半導体層１６が形成されるゲート絶縁層１５から上を記しており、ゲート電極６６は省略してある。
【００８１】
次に、ソース電極１７およびドレイン電極１８の材料を塗布し焼成した状態が図１４（ｂ）であり、その後、ガイド２００を有機溶剤、若しくはアッシングにより除去した状態が図１４（ｃ）である。この状態では、半導体層１６上には、ｎ+層６９がまだ存在し、このままではｎ+層６９の持つキャリアによってソース電極１７およびドレイン電極１８に電圧が印加されると容易に電流が流れる。
【００８２】
そこでｎ+層６９を除去することが必要である。ｎ+層６９の除去には、ＳＦ６＋ＨＣｌ等のガスを用いたドライエッチングを採用することができる。また、ｎ+層６９を除去する代わりに、アッシング、レーザー酸化によってｎ+層６９を不導体化してもよい。
【００８３】
図１４（ｄ）は、ｎ+層６９を除去した状態を示している。こうしてチャネル部７２の加工が完了する。
【００８４】
このとき、チャネル部７２のガイド２００上に電極材料が残った場合、ｎ+層６９の除去または不導体化が不十分になる。
【００８５】
例えば、図１３は、ソース電極１７側のチャネル部７２の一部に電極材料が残った場合を示し、図１４（ｅ）は、そのＥーＥ’断面を表している。図１４（ｅ）に示すように、電極材料の残渣（Ｑ）がガイド２００上に残ると、図１４（ｆ）に示すように、ガイド２００を除去する工程で、残渣（Ｑ）がマスクとなるため、ガイド２００が一部残ることがある。これは、有機溶媒を用いた処理でも、アッシングによる剥離でも同様に起きる。
【００８６】
図１４（ｆ）に示すように、チャネル部７２にガイド２００が一部残ると、図１４（ｇ）に示すように、さらに次工程でのｎ+層６９の除去に於いても、残渣（Ｑ）がある部分のｎ+層６９を除去し切れなくなる。同様に、アッシング、レーザー酸化によってｎ+層６９を不導体化させる処理では、残渣（Ｑ）がある部分のｎ+層６９を不導体化させることができなくなる。
【００８７】
このように、残渣（Ｑ）に起因してｎ+層６９がチャネル部７２に残留するので、図１５に示すように、残渣（Ｑ）がソース・ドレイン電極１７・１８に跨っている場合は、残渣（Ｑ）によってソース・ドレイン電極１７・１８間にリーク電流が流れることになる。当然、この部分には、ｎ+層６９が残留するので、ｎ+層６９の加工後に残渣（Ｑ）が除去されても、ソース・ドレイン電極１７・１８間にｎ+層６９をとおして電流が流れる。このため、ソース・ドレイン電極１７・１８間にリークが生じることになる。
【００８８】
以上のように、ソース・ドレイン電極１７・１８の形成時に、残渣（Ｑ）が生じないようにすることが大切である。
【００８９】
そこで、ＴＦＴ部２２においてソース電極１７およびドレイン電極１８を形成する場合には、ソース電極１７およびドレイン電極１８の形成領域におけるチャネル部７２（半導体層１６）の領域を外した位置を配線材料の液滴の滴下位置としている。具体的には、ソース電極１７およびドレイン電極１８が、上記のように分岐電極部１７ａおよび分岐電極部１８ｂを有する場合、図１に示すように、分岐電極部１７ａ，１８ａそれぞれの分岐始端部１７ｂ，１８ｂに相当する位置を滴下位置８１としている。
【００９０】
また、上記の滴下位置８１はパターン形成装置における液滴の滴下精度を加味して決定されており、そのようにして決定された滴下位置８１に分岐始端部１７ｂ，１８ｂが配置されている。
【００９１】
パターン形成装置において、液滴の滴下精度、即ち目標とする滴下位置からの実際に滴下された位置のずれ量は、インクジェットヘッド３３の加工誤差、ヘッドノズルにおける液滴の付着状態、液滴量のばらつき、Ｘ方向駆動部３４とＹ方向駆動部３５とにおける繰り返し駆動位置精度、インクジェットヘッド３３の熱膨張、吐出時のインクジェットヘッド３３の移動速度等に左右される。また、パターン形成装置における滴下精度は、１個のノズルが静止状態で吐出する場合には例えば±３〜±５μｍである一方、マルチノズルの場合には例えば±１０〜±１５μｍとなる。
【００９２】
本実施の形態においては、ヘッド寿命やタクトタイムを考慮するとともに、１個の液滴で複数本の配線を形成することや、電極幅よりも大きな液滴径で線幅１０μｍの電極を形成することを考慮し、１滴の液滴量を４ｐｌとした。この液滴量では、滴下したとき（着弾したとき）の液滴径が２０μｍ程度となった。したがって、分岐電極部１７ａ，１８ａの電極幅と滴下したときの液滴径との比は、ほぼ１：２とするのが好ましい。
【００９３】
また、このような条件を加味し、滴下位置８１は、図７に示すように、半導体層１６（ａ−Ｓｉ層６８）の端部から３０μｍとした。なお、同図において、８２は滴下位置８１での滴下中心を示し、８３は滴下中心８２からの±１５μｍの滴下中心誤差範囲８３を示している。また、８４は、上記の滴下位置８１（滴下中心８２）からチャネル部７２方向へ１５μｍずれた位置に液滴が滴下された場合の滴下位置（液滴径２０μｍ）を示す。
【００９４】
上記のように、チャネル部７２から離れた滴下位置８１に液滴を滴下してソース電極１７およびドレイン電極１８を形成することにより、ＴＦＴ上、即ちチャネル部７２には配線材料の飛沫が付着することがなく、ソース―ドレイン電極間のリークが発生しない。したがって、ソース電極１７およびドレイン電極１８を配線材料の液滴の滴下により形成する場合において、安定なＴＦＴ特性を得ることができる。
【００９５】
〔実施の形態２〕
本発明の実施の他の形態を図面に基づいて以下に説明する。
【００９６】
本実施の形態において、ＴＦＴアレイ基板１１（図２（ａ））のＴＦＴ部２２は図８に示す構成となっている。このＴＦＴ部２２では、前記ソース電極１７およびドレイン電極１８に代えてソース電極９１およびドレイン電極９２が設けられている。また、前記半導体層１６に代わる半導体層９３は、液滴の滴下形状であるほぼ円形を有するものとなっている。
【００９７】
ソース電極９１およびドレイン電極９２は、前記ソース電極１７およびドレイン電極１８と同様、それぞれ分岐電極部９１ａ，９２ａを有し、これら分岐電極部９１ａ，９２ａはそれぞれ分岐始端部９１ｂ，９２ｂから例えば二股状に分岐している。なお、分岐本数については適宜設定することができる。
【００９８】
既に説明したとおり、図１に示した構成において、前記ソース電極１７およびドレイン電極１８の分岐電極部１７ａ，１８ａは、分岐始端部１７ｂ，１８ｂから、先ずゲート電極１３からＴＦＴ部ゲート電極６６が突き出す方向と平行な方向（互いに反対方向である２方向）へ延び、次にＴＦＴ部ゲート電極６６上においてＴＦＴ部ゲート電極６６が突き出す方向と垂直な方向へ延びた形状となっていた。
【００９９】
これに対し、図８に示す構成において、ソース電極９１およびドレイン電極９２の分岐電極部９１ａ，９２ａは、分岐始端部９１ｂ，９２ｂから、先ずＴＦＴ部ゲート電極６６に向かって分岐電極部９１ａ同士の間隔、または分岐電極部９２ａ同士の間隔が広がるように斜め方向（２方向）に延び、次にＴＦＴ部ゲート電極６６上においてＴＦＴ部ゲート電極６６が突き出す方向と垂直な方向へ延びた形状となっている。
【０１００】
即ち、分岐電極部９１ａ，９２ａは、半導体層９３上の部分同士が平行に配され、これら平行部と分岐始端部９１ｂ，９２ｂとの間の部分が直線状に形成されている。
【０１０１】
また、本実施の形態において、半導体層９３は、上記のように、液滴の滴下形状であるほぼ円形を有している。この場合のＴＦＴアレイ基板１１の製造方法を以下に説明する。
【０１０２】
この製造方法において、ゲート前処理工程４１からゲート絶縁層成膜・半導体層成膜工程４３（図９（ａ））まで、並びに半導体層形成工程４４後のソース・ドレイン線前処理工程４５から画素電極形成工程５０については実施の形態１の場合と同様であり、半導体層形成工程４４を次のようにして行う。
【０１０３】
この半導体層形成工程４４を図９（ｂ）〜図９（ｅ）に示す。図９（ｅ）は半導体層形成工程４４を経たガラス基板１２を示す平面図、図９（ｄ）は図９（ｅ）におけるＤ−Ｄ線矢視断面図、図９（ｂ）および図９（ｃ）は、各処理を示す図９（ｄ）に示した位置における縦断面図である。
【０１０４】
この工程では、図９（ｂ）に示すように、ゲート電極１３から分岐したＴＦＴ部ゲート電極（分岐電極）６６上におけるｎ+層６５の上に、パターン形成装置によりレジスト材料として熱硬化性樹脂を滴下させて付着させ、これによって形成されたレジスト層９４を加工のパターンとした。レジスト材料の吐出量は例えば１０ｐｌの液滴１滴とし、ＴＦＴ部ゲート電極６６上における所定の位置にほぼ３０μｍ径の円形のパターンを得た。これを１５０℃で焼成した。レジスト層９４の熱硬化性樹脂としては、東京応化製レジストＴＥＦシリーズをインクジェット用に粘度調整して使用した。
【０１０５】
なお、レジスト層９４の材料としては、上記の熱硬化性樹脂の他、ＵＶ樹脂あるいはフォトレジストを使用可能である。また、レジスト層９４は、透明である必要はないものの、透明である場合には形成位置の確認を容易に行うことができる。さらに、レジスト層９４は、ドライエッチングの熱に耐え得るもの、耐ドライエッチングガス性を有するもの、被エッチング材料とのエッチング選択性を有するものであることが望ましい。
【０１０６】
次に、ガス（例えばＳＦ６＋ＨＣｌ）を用い、図９（ｃ）に示すように、ｎ+成膜層６５およびａ−Ｓｉ成膜層６４のドライエッチングを行ってｎ+層６９およびａ−Ｓｉ層６８を形成した。その後、ガラス基板１２を有機溶剤で洗浄し、図９（ｄ）に示すように、レジスト層９４を剥離させて除去した。
【０１０７】
上記のように、半導体層形成工程４４においては、パターン形成装置によって吐出された樹脂のパターン（レジスト層９４のパターン）がそのまま、ｎ+層６９およびａ−Ｓｉ層６８からなる半導体層９３の形状に反映される。したがって、半導体層９３は、レジスト層９４の材料の液滴がインクジェットヘッド３３からガラス基板１２上に滴下されたときのそのままの形状である円形もしくは円形に近い曲線からなるパターンに形成される。
【０１０８】
なお、このように半導体層９３がＴＦＴ部ゲート電極６６の領域外へはみ出した形状である場合、分岐電極部９１ａ，９２ａの先端部がＴＦＴ部ゲート電極６６の領域外へはみ出さしていないこと（ＴＦＴ部ゲート電極６６の領域内に位置すること）が必要である。
【０１０９】
図８は、図７のＴＦＴ部ゲート電極６６および半導体層１６と違って、半導体層９３がＴＦＴ部ゲート電極６６の端部よりも外側に広がった形状となっている。このため、図８での分岐電極部９１ａ，９２ａの先端は、ＴＦＴ部ゲート電極６６の端面ラインより内側つまりＴＦＴ部ゲート電極６６上にあることが望ましい。これは、ソース・ドレイン電極１７・１８がＴＦＴ部ゲート電極６６外に及んだ場合に、リーク電流が増大しＴＦＴ特性が悪くなるからである。
【０１１０】
ここで、ソース・ドレイン線塗布形成工程４６において示したリーク電流の発生メカニズムを、図１６（ａ）（ｂ）および図１７（ａ）（ｂ）に基づいて詳述する。
【０１１１】
図１６（ａ）はソース電極１７がＴＦＴ部ゲート電極６６の端のラインよりも内側で、ＴＦＴ部ゲート電極６６上にある場合におけるＴＦＴ部の平面図であり、図１６（ｂ）はそのＧ−Ｇ線矢視断面図である。これに対し、図１７（ａ）はソース電極１７がＴＦＴ部ゲート電極６６の端のライン外に出ている場合、つまりＴＦＴ部ゲート電極６６外に及んでいる状態のＴＦＴ部の平面図であり、図１７（ｂ）はそのＨ−Ｈ線矢視断面図である。
【０１１２】
なお、、図１６（ａ）および図１７（ａ）はＴＦＴ部ゲート電極６６に負の電位が印加された場合を示している。図１６（ｂ）および図１７（ｂ）に示すように、ＴＦＴ部ゲート電極６６はゲート絶縁層１５を挟んでａ−Ｓｉ層６８と対向している。ここで、ｎ+層６９はａ−Ｓｉ層６８へキャリアを注入する層であり、リン（Ｐ）等をドープした過電子状態の層である。
【０１１３】
図１６（ａ）（ｂ）および図１７（ａ）（ｂ）のＴＦＴにおいて、ＴＦＴ部ゲート電極６６に、例えば−４Ｖの電圧を印加した場合のソース・ドレイン電極１７・１８間のリーク電流を測定した。その結果、リーク電流は、ソース・ドレイン電極１７・１８がＴＦＴ部ゲート電極６６上の状態において凡そ１ｐＡ程度であった。一方、ソース・ドレイン電極１７・１８がＴＦＴ部ゲート電極６６外に及ぶ状態において、リーク電流は２０〜３０ｐＡに増加した。
【０１１４】
これにより、ソース・ドレイン電極１７・１８が外に及ぶ状態では、ＴＦＴ特性が劣化することが分った。また、この結果が生じた理由は、次のように説明することができる。      
【０１１５】
先ず、ＴＦＴ部ゲート電極６６に負電位が印加された場合について説明する。ＴＦＴ部ゲート電極６６が負電位である場合、キャリアである電子は、図１６（ａ）に示すように、負電荷同士の反発によりＴＦＴ部ゲート電極６６から離れようとして存在する。したがって、電子は半導体領域の周囲部に存在し、ＴＦＴ部ゲート電極６６上のａ−Ｓｉ層６８には殆ど存在していない。このため、ＴＦＴはＯＦＦ状態となっている。
【０１１６】
仮に、電子がゲート・ドレイン電極１７・１８間を流れようとしても、ＴＦＴ部ゲート電極６６上で負に引張られている部分（Ｐ）を越えて流れなければならないが、ＴＦＴ部ゲート電極６６が負電位であるので、電荷の反発で電子はＴＦＴ部ゲート電極６６を越えて流れることができない。このため、リーク電流は小さいと考えられる。
【０１１７】
一方、図１７（ａ）の場合には、ＴＦＴ部ゲート電極６６が負電位であっても、ソース・ドレイン電極１７・１８がＴＦＴ部ゲート電極６６の外縁から外にあるので、電子はＴＦＴ部ゲート電極６６で負に引張られている部分（Ｐ）を越えなくてもａ−Ｓｉ層６８の外周部に沿って移動することができる。このため、リーク電流が容易に流れ易くなると考えられる。
【０１１８】
上記の説明から理解できるように、ＴＦＴ部において、ソース・ドレイン電極１７・１８はＴＦＴ部ゲート電極６６の外縁より内側にあること（ＴＦＴ部ゲート電極６６上にあること）が好ましい。
【０１１９】
次に、ＴＦＴ部ゲート電極６６に正電位が印加された場合ついて説明する。ＴＦＴ部ゲート電極６６が正電位である場合には、ｎ+層６９の電子がＴＦＴ部ゲート電極６６の電位に引き寄せられ、チャネル部にキャリアが存在することになる。したがって、ソース・ドレイン電極１７・１８間には容易に電流が流れ、ＴＦＴがＯＮ状態になる。例えばＴＦＴ部ゲート電極６６に１０Ｖを印加したところ、ソース・ドレイン電極１７・１８間には凡そ１μAの電流が流れた。このときのソース・ドレイン電極１７・１８間の印加電圧は１０Ｖであった。ＴＦＴがＯＮの場合、電子はソース・ドレイン電極１７・１８間を最短距離で流れようとするので、ソース・ドレイン電極１７・１８がＴＦＴ部ゲート電極６６の外縁から外に出ている状態であっても影響はない。
【０１２０】
また、レジスト層９４の形成は、インクジェットヘッド３３からの液滴１滴の滴下にて行っているものの、複数の液滴の滴下により行ってもよい。ただし、液滴を際限なく微小にし、それら微小な液適を緻密に吐出させてレジスト層９４を形成した場合には、1個の半導体層９３を形成するのに長時間を要するばかりか、必要なドット数（吐出数）が増加することによりインクジェットヘッド３３の寿命を縮めることになる。
【０１２１】
インクジェットヘッド３３を使用する各工程において重要な点は、液滴の滴下により層（膜）を所望の面積に形成する場合に、最適な液適量かつ可能な限り少ないショット数（吐出数）で液滴を滴下することである。こうすることによって、インクジェットヘッド３３の使用限界内で最大の処理数を実現でき、ひいては装置コストを最低限に抑えることが可能となる。
【０１２２】
さらに、半導体層形成工程４４では、インクジェットヘッド３３によって吐出される液滴を受ける面に特別な処理を行う必要が無いことも重要な特徴となっている。即ち、液滴の滴下を受ける面が極端に濡れる状態では、その面がパターン化されていない限り、吐出された液滴は不定形に広がり、成膜工程が成立しない。ところが、ａ−Ｓｉ成膜層６４（の表面）では、Ｓｉの終端が多く存在するので、ａ−Ｓｉ成膜層６４の表面は基本的に撥水性となり、液滴はａ−Ｓｉ成膜層６４上においてある程度の大きい接触角を有し、円形に近い状態となる。したがって、基板側（ａ−Ｓｉ成膜層６４）を特別に処理する必要が無い。
【０１２３】
また焼成、ガス中処理（ドライエッチング）などが施された基板面は、短分子状のものが付着している可能性が高く、ａ−Ｓｉ以外の半導体、例えば有機半導体を用いた場合であっても、吐出された液滴はある程度の大きい接触角をもって存在する場合が多い。
【０１２４】
従来、半導体層をパターン化するためにはマスクやフォトリソグラフィ工程が必要であった。これに対し、上記の半導体層形成工程４４では、インクジェットヘッド３３から液滴を滴下して、マスクとなるパターン（レジスト層９４）を直接描画しているので、マスクおよびこれを使用するフォトリソグラフィ工程が不要となる。したがって、大幅なコストダウンを実現することができる。
【０１２５】
なお、液滴の滴下形状の半導体層９３を形成する方法としては、上記のように液滴の滴下によりレジスト層９４を形成し、これをマスクとして半導体層９３を形成する方法の他、半導体層９３となる材料をパターン形成装置により直接滴下して形成する方法も可能である。この場合の半導体材料としては、ポリビニルカルバゾール（ＰＶＫ）やポリフェニレンビニレン（ＰＰＶ）に代表される有機半導体材料を使用可能である。
【０１２６】
上記のように、分岐電極部９１ａ，９２ａは、分岐始端部９１ｂ，９２ｂ側の部分が、ＴＦＴ部ゲート電極６６が突き出す方向に対して斜めに形成されている。これは主として次の理由による。
【０１２７】
液滴の滴下形状に形成された半導体層９３は、前記半導体層１６よりも大きくなることがある。このような場合、滴下位置８１となる分岐始端部９１ｂ，９２ｂの位置は、チャネル部７２へ電極材料の飛沫が付着するのを避けるため、図１の構成の場合よりもＴＦＴ部ゲート電極６６の位置からさらに遠ざける必要がある。一方、分岐始端部９１ｂ，９２ｂ（滴下位置８１）に相当する位置に滴下した電極材料は分岐電極部９１ａ，９２ａの先端部まで確実に行き渡らせる必要がある。そこで、分岐電極部９１ａ，９２ａの分岐始端部９１ｂ，９２ｂ側の部分を斜めに形成すれば、分岐始端部９１ｂ，９２ｂをＴＦＴ部ゲート電極６６の位置からさらに遠ざけ、かつ分岐始端部９１ｂ，９２ｂから先端部までの分岐電極部９１ａ，９２ａの長さが長くなることを抑制できる。
【０１２８】
また、パターン形成装置から滴下した液滴が所望の滴下位置８１からチャネル部７２方向にずれた位置（滴下位置８４）に滴下された場合であっても、分岐電極部９１ａ，９２ａの分岐始端部９１ｂ，９２ｂ側の部分が斜めに形成されていることにより、例えば滴下位置における分岐電極部９１a同士の間隔が、図１に示した分岐電極部１７a同士の間隔より狭くなる。この結果、図１に示した構成の場合と比較して、滴下された液滴が分岐電極部９１a，９２a上に滴下し易くなる。したがって、電極材料の目標とする滴下位置８１に対する誤差の許容範囲が広くなる。
【０１２９】
〔実施の形態３〕
本発明の実施のさらに他の形態を図１０（ａ）（ｂ）に基づいて以下に説明する。
本実施の形態において、ＴＦＴアレイ基板１１のＴＦＴ部２２は図１０（ａ）に示す構成となっている。このＴＦＴ部２２では、前記ソース電極１７およびドレイン電極１８に代えてソース電極１０１およびドレイン電極１０２が設けられ、例えば前記半導体層１６が設けられている。このＴＦＴアレイ基板１１は、実施の形態１に示した方法と同一の方法により製造可能である。
【０１３０】
ソース電極１０１は半導体層１６上に延びる分岐電極部１０１ａにおいて、分岐始端部１０１ｂ側の部分の面積が大きくなっている。言い換えれば、分岐電極部１０１ａは、ソース電極１０１から台形形状に突き出し、台形形状の下底が分岐始端部１０１ｂとなっている。
【０１３１】
このようにするために、ソース電極１０１は、ソース電極１０１の本線とつながる分岐電極部１０１ａの両側部分に向かって電極幅が漸次広くなっている。言い換えれば、台形形状の２つの底角部（分岐電極部１０１ａの両側部分）から台形形状の上辺部分に向かって電極幅が漸次狭くなり、台形形状の上辺部分は半導体層１６上に延び出している。さらに別の観点で言い換えると、上記２つの底角部のことを、ソース電極１０１の本線（ソース配線）とＴＦＴ部２２におけるソース電極１０１とを仲介するソース移行部と呼ぶとすれば、各ソース移行部（底角部）における電極幅は、ソース配線から半導体層１６の形成領域に向かって徐々に広がっている。
【０１３２】
したがって、このようなソース電極１０１においては、分岐電極部１０１ａにおける分岐始端部１０１ｂの両側部分（上記２つのソース移行部）が、電極材料の液滴をチャネル部７２（半導体層１６）の領域以外に滴下するための前記滴下位置８１となっている。
【０１３３】
一方、ドレイン電極１０２は、チャネル部７２の近傍位置からチャネル部７２方向に向かって電極幅が漸次広くなっている。言い換えると、上記近傍位置のことを、ＴＦＴ部２２におけるドレイン電極１０２とドレイン電極１０２の配線（ドレイン配線）とを仲介するドレイン移行部と呼ぶとすれば、上記ドレイン移行部における電極幅は、ドレイン配線から半導体層１６の形成領域に向かって徐々に広がっている。そして、上記近傍位置である電極幅拡大始端部１０２ａ（すなわちドレイン移行部）が前記滴下位置８１となっている。
【０１３４】
ここで、前述のソース・ドレイン線前処理工程４５において凸状のガイドあるいは親撥水処理により形成される電極形成領域に滴下された電極材料は、図１０（ｂ）に示す接触角θの影響により、電極形成領域において幅の広い方向に引っ張られ、その方向に（自発的に）流れることになる。したがって、チャネル部７２（半導体層１６）の領域外に滴下位置８１を設定した場合であっても、滴下された電極材料がソース電極１０１およびドレイン電極１０２におけるチャネル部７２側の先端位置まで容易に到達し易く、配線材料の滴下によりＴＦＴ部２２において確実にソース電極１０１およびドレイン電極１０２を形成することができる。
【０１３５】
このように、パターン形成装置を使用した液滴の滴下により電極等の配線を形成する場合には、配線幅（配線形成領域の幅）を変化させることにより、滴下した液滴の流れる方向を制御することができる。
【０１３６】
尚、本実施の形態３においては、１つのチャネル部７２で構成されるＴＦＴを例にとって示したが、実施の形態１、２および後述する実施の形態４に示されるＴＦＴの電極部に於いて、適宜配線幅を変化させても良いことは言うまでもない。
【０１３７】
〔実施の形態４〕
本発明の実施のさらに他の形態を図１１に基づいて以下に説明する。
【０１３８】
本実施の形態において、ＴＦＴアレイ基板１１のＴＦＴ部２２は図１１に示す構成となっている。このＴＦＴ部２２では、前記ソース電極１７およびドレイン電極１８に代えてソース電極１１１およびドレイン電極１１２が設けられ、例えば前記半導体層９３が設けられている。半導体層９３は、略円形形状を有し、直線状のゲート配線（ゲート電極１３の本線）の上に、ゲート絶縁層１５（図９）を介して局所的に形成されている。このＴＦＴアレイ基板１１は、実施の形態２示した方法と同一の方法により製造可能である。
【０１３９】
図１および図８に示した構成では、ＴＦＴ部２２において電極を複数形成し、即ち分岐電極部１７ａ，１８ａおよび分岐電極部９１ａ，９２ａを形成することにより広いチャネル部７２を形成しているので、大きな画素を駆動する場合のように電荷移動が大きい場合に有効である。また、ＴＦＴ部ゲート電極６６のパターンとソース電極１７，９１（分岐電極部１７ａ，９１ａ）およびドレイン電極１８，９２（分岐電極部１８ｂ，９２ｂ）とのパターンがＴＦＴ部ゲート電極６６の延びる方向にずれていても、特に図１の構成ではさらにＴＦＴ部ゲート電極６６の延びる方向と直交する方向にずれていても、安定した特性を得易いという特徴を有している。
【０１４０】
図１１に示す本実施の形態の構成では、ソース電極１１１の本線から分岐して半導体層９３上に延びる分岐電極部１１１ａとドレイン電極１１２におけるチャネル部７２側の部分とがＴＦＴ部ゲート電極６６の延びる方向に配され、かつＴＦＴ部ゲート電極６６の領域内に設けられている。
【０１４１】
言い換えると、ゲート配線に交差するソース配線から、ゲート配線に沿って半導体層９３上へ、分岐電極部１１１ａが延び出し、延伸方向がゲート配線の延伸方向と交差するドレイン配線から、ゲート配線に沿って半導体層９３上へ、ドレイン電極１１２が延び出している。なお、ソース配線から分岐電極部１１１ａが延び出し始める部位をソース移行部と呼び、ドレイン配線からドレイン電極１１２が延び出し始める部位をドレイン移行部と呼ぶ。
【０１４２】
このような構成では、ＴＦＴ部２２が比較的小型となり、高い開口率を実現するのに有利である。
【０１４３】
上記の構成において、チャネル部７２（半導体層９３）の領域外の滴下位置８１は、ソース電極１１１側においては分岐電極部１１１ａの分岐始端部１１１ｂ（すなわちソース移行部）に相当する位置に設定されている。また、ドレイン電極１１２側においては、ドレイン電極１１２におけるチャネル部７２側に折れ曲がった部分（すなわちドレイン移行部）に相当する位置に設定されている。これにより、パターン形成装置から滴下された電極材料の飛沫がチャネル部７２に付着する事態を防止することができる。
【０１４４】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０１４５】
（課題を解決するための手段からの移動記載）なお、上記の薄膜トランジスタにおいて、前記分岐始端部は、この分岐始端部を前記分岐電極部を形成する場合における前記電極材料の液滴の滴下位置とした場合の液滴の滴下位置誤差に基づき、液滴が前記チャネル部に滴下されない位置に設けられている構成としてもよい。
【０１４６】
上記の構成によれば、電極材料の液滴の滴下によりソース電極およびドレイン電極を形成する場合に、両電極間のチャネル部に前記液滴の飛沫が付着する事態をさらに確実に防止可能である。
【０１４７】
上記の薄膜トランジスタにおいて、複数の前記分岐電極部は、前記半導体層上の部分同士が互い平行に配され、これら平行部と前記分岐始端部との間の部分が直線状に形成されている構成としてもよい。
【０１４８】
上記の構成によれば、チャネル部への電極材料の液滴の飛沫が付着する事態を避けるために、前記分岐始端部をチャネル部から確実に遠ざけ、かつ分岐始端部から先端部までの分岐電極部の長さが長くなる事態を抑制することができる。
【０１４９】
上記の薄膜トランジスタは、ソース電極とドレイン電極との少なくとも一方に、半導体側の端部方向に向かって電極幅が漸次拡大される部分が設けられている構成としてもよい。
【０１５０】
上記の構成によれば、滴下された液滴が電極幅の拡大される方向に流れ易くなるため、滴下位置をチャネル部から離すことができ、また滴下位置から確実に半導体部へ伸びた領域へ電極材料を流すことができる。
【０１５１】
上記の薄膜トランジスタの製造方法は、前記前処理工程では、ソース電極とドレイン電極との少なくとも一方の半導体層上の部分が複数本に分岐された分岐電極部となり、前記ソース電極とドレイン電極との何れか一方の電極である第１電極の分岐電極同士の間に、他方の電極である第２電極が配され、前記分岐電極部の分岐始端部が前記半導体層の領域外の位置に設けられるように前記電極形成領域を形成し、前記電極形成工程では、前記分岐始端部に相当する位置を前記滴下位置として電極材料の液滴を滴下する構成としてもよい。
【０１５２】
上記の構成によれば、分岐電極部の分岐始端部に電極材料の液滴を滴下するので、ソース電極とドレイン電極との何れか一方または両者の分岐電極部を少ない液滴の滴下回数にて適切に形成することができる。
【０１５３】
上記の薄膜トランジスタの製造方法において、前記滴下位置は、電極材料の液滴の滴下位置誤差に基づき、液滴が前記チャネル部に滴下されない位置に設定する構成としてもよい。
【０１５４】
上記の構成によれば、電極材料の液滴の滴下によりソース電極およびドレイン電極を形成する場合に、両電極間のチャネル部に前記液滴の飛沫が付着する事態をさらに確実に防止可能である。
【０１５５】
上記の薄膜トランジスタの製造方法において、複数の前記分岐電極部は、前記半導体層上の部分同士が互いに平行に配され、これら平行部と前記分岐始端部との間の部分が直線状に形成される構成としてもよい。
【０１５６】
上記の構成によれば、チャネル部への電極材料の液滴の飛沫が付着する事態を避けるために、前記分岐始端部をチャネル部から確実に遠ざけ、かつ分岐始端部から先端部までの分岐電極部の長さが長くなる事態を抑制することができる。
【０１５７】
上記の薄膜トランジスタの製造方法は、前記前処理工程では、ソース電極とドレイン電極との少なくとも一方に、半導体側の端部方向に向かって電極幅が漸次拡大される部分が設けられるように前記電極形成領域を形成し、前記電極形成工程では、電極幅が漸次拡大される前記部分の始端部に相当する位置を前記滴下位置として電極材料の液滴を滴下する構成としてもよい。
【０１５８】
上記の構成によれば、滴下された液滴は、電極形成領域において幅の広い方向に引っ張られ、その方向に流れるので、半導体層の領域外に滴下位置を設定した場合であっても、滴下された電極材料がソース電極およびドレイン電極におけるチャネル部側の先端位置まで容易に到達し易くなる。これにより、電極材料の滴下によりソース電極およびドレイン電極を確実に形成することができる。
【０１５９】
上記の薄膜トランジスタの製造方法は、前記前処理工程では、ソース電極とドレイン電極とにおける半導体層方向に向かう部分が、前記ゲート電極の領域内において前記ゲート電極の延びる方向と平行な方向に延びた状態となるように前記電極形成領域を形成する構成としてもよい。
【０１６０】
上記の構成によれば、薄膜トランジスタを小型の構成とすることができるので、この薄膜トランジスタを備えた例えば液晶表示装置において高い開口率を実現可能となる。
【０１６１】
発明の詳細な説明の項においてなした具体的な実施態様または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して、本発明が狭義に解釈されるべきものではなく、本発明の精神と次に記載する特許請求事項の範囲内で、色々と変更して実施することができるものである。
【産業上の利用可能性】
【０１６２】
本発明は、電極材料の液滴の飛沫が薄膜トランジスタのチャネル部に付着しない電極構成を備えた薄膜トランジスタ、およびその製造方法を提供することができる。
【図面の簡単な説明】
【０１６３】
【図１】図１は、本発明の実施の一形態におけるＴＦＴアレイ基板のＴＦＴ部の構成を示す平面図である。
【図２（ａ）】図２（ａ）は本発明の実施の一形態の液晶表示装置におけるＴＦＴアレイ基板の１画素の概略構成を示す平面図である。
【図２（ｂ）】図２（ｂ）は図２（ａ）におけるＡ−Ａ線矢視断面図である。
【図３】図３は、本発明の実施の一形態における液晶表示装置の製造に使用するインクジェット方式のパターン形成装置を示す概略の斜視図である。
【図４】図４は、図２（ａ）、図２（ｂ）に示したＴＦＴアレイ基板の製造工程を示すフローチャートである。
【図５（ａ）】図５（ａ）は図３に示したゲート前処理工程を説明するＴＦＴアレイ基板の平面図である。
【図５（ｂ）】図５（ｂ）は同ゲート線塗布形成工程を説明するＴＦＴアレイ基板の平面図である。
【図５（ｃ）】図５（ｃ）は図５（ｂ）におけるＢ−Ｂ線矢視断面図である。
【図６（ａ）】図６（ａ）は、図５（ｂ）におけるＢ−Ｂ線矢視断面に相当する部分の断面図であり、図４に示したゲート絶縁層成膜・半導体層成膜工程を示すものであって、図６（ｅ）におけるＣ−Ｃ線矢視断面図である。
【図６（ｂ）】図６（ｂ）は、図５（ｂ）におけるＢ−Ｂ線矢視断面に相当する部分の断面図であり、図４に示した半導体層形成工程におけるゲート絶縁層および半導体層の成膜後に、フォトリソグラフィ工程が終わった状態を示すものであって、図６（ｅ）におけるＣ−Ｃ線矢視断面図である。
【図６（ｃ）】図６（ｃ）は、図５（ｂ）におけるＢ−Ｂ線矢視断面に相当する部分の断面図であり、同工程におけるａ−Ｓｉ成膜層およびｎ+成膜層のエッチング処理を示すものであって、図６（ｅ）におけるＣ−Ｃ線矢視断面図である。
【図６（ｄ）】図６（ｄ）は同工程におけるレジストの除去処理を示すものであって、図６（ｅ）におけるＣ−Ｃ線矢視断面図である。
【図６（ｅ）】図６（ｅ）は半導体層形成工程を経たＴＦＴアレイ基板の平面図である。
【図７】図７は、図１に示したＴＦＴ部の各部のサイズ、および所望の滴下位置からの誤差の範囲を示す平面図である。
【図８】図８は、本発明の実施の他の形態におけるＴＦＴアレイ基板のＴＦＴ部の構成を示す平面図である。
【図９（ａ）】図９（ａ）は、図５（ｂ）におけるＢ−Ｂ線矢視断面に相当する部分の断面図であり、図８に示したＴＦＴ部を有するＴＦＴアレイ基板を製造する場合の図４に示したゲート絶縁層成膜・半導体層成膜工程を示すものであって、図９（ｅ）におけるＤ−Ｄ線矢視断面図である。
【図９（ｂ）】図９（ｂ）は、図５（ｂ）におけるＢ−Ｂ線矢視断面に相当する部分の断面図であり、図４に示した半導体層形成工程におけるゲート絶縁層および半導体層の成膜後に、フォトリソグラフィ工程が終わった状態を示すものであって、図９（ｅ）におけるＤ−Ｄ線矢視断面図である。
【図９（ｃ）】図９（ｃ）は、図５（ｂ）におけるＢ−Ｂ線矢視断面に相当する部分の断面図であり、同工程におけるａ−Ｓｉ成膜層およびｎ+成膜層のエッチング処理を示すものであって、図９（ｅ）におけるＤ−Ｄ線矢視断面図である。
【図９（ｄ）】図９（ｄ）は同工程におけるレジストの除去処理を示すものであって、図９（ｅ）におけるＤ−Ｄ線矢視断面図である。
【図９（ｅ）】図９（ｅ）は半導体層形成工程を経たＴＦＴアレイ基板の平面図である。
【図１０（ａ）】図１０（ａ）は本発明の実施の他の形態におけるＴＦＴアレイ基板のＴＦＴ部の構成を示す平面図である。
【図１０（ｂ）】図１０（ｂ）は図１０（ａ）におけるＥ−Ｅ線矢視断面に相当する部分の、ソース電極およびドレイン電極を形成する前の状態の断面図である。
【図１１】図１１は、本発明の実施の他の形態におけるＴＦＴアレイ基板のＴＦＴ部の構成を示す平面図である。
【図１２（ａ）】図１２（ａ）は、光触媒を用いた基板の親水処理によって、撥水性領域内に親水性パターンを形成する工程を示す説明図である。
【図１２（ｂ）】図１２（ｂ）は、光触媒を用いた基板の親水処理によって、撥水性領域内に親水性パターンを形成する工程を示す説明図である。
【図１２（ｃ）】図１２（ｃ）は、光触媒を用いた基板の親水処理によって、撥水性領域内に親水性パターンを形成する工程を示す説明図である。
【図１２（ｄ）】図１２（ｄ）は、光触媒を用いた基板の親水処理によって、撥水性領域内に親水性パターンを形成する工程を示す説明図である。
【図１３】図１３は、ソース電極側のチャネル部の一部に、電極材料の飛沫が残った状態を示す平面図である。
【図１４（ａ）】図１４（ａ）は、ＴＦＴ部におけるチャネル部の加工工程を示す概略的断面図である。
【図１４（ｂ）】図１４（ｂ）は、ＴＦＴ部におけるチャネル部の加工工程を示す概略的断面図である。
【図１４（ｃ）】図１４（ｃ）は、ＴＦＴ部におけるチャネル部の加工工程を示す概略的断面図である。
【図１４（ｄ）】図１４（ｄ）は、ＴＦＴ部におけるチャネル部の加工工程を示す概略的断面図である。
【図１４（ｅ）】図１４（ｅ）は、上記チャネル部に電極材料の飛沫が残った場合のチャネル部の加工工程を、図１３のＥ−Ｅ’線に沿う矢視断面によって示す概略的断面図である。
【図１４（ｆ）】図１４（ｆ）は、上記チャネル部に電極材料の飛沫が残った場合のチャネル部の加工工程を、図１３のＥ−Ｅ’線に沿う矢視断面によって示す概略的断面図である。
【図１４（ｇ）】図１４（ｇ）は、上記チャネル部に電極材料の飛沫が残った場合のチャネル部の加工工程を、図１３のＥ−Ｅ’線に沿う矢視断面によって示す概略的断面図である。
【図１５】図１５は、ソース電極とドレイン電極との間のチャネル部を覆うように、電極材料の飛沫が残った状態を示す平面図である。
【図１６（ａ）】図１６（ａ）は、半導体層の形状がＴＦＴ部ゲート電極の領域外へはみ出している場合に、ソース・ドレイン電極間にリーク電流が発生しにくい構成を示す平面図である。
【図１６（ｂ）】図１６（ｂ）は、図１６（ａ）のＧ−Ｇ’線における断面図である。
【図１７（ａ）】図１７（ａ）は、半導体層の形状がＴＦＴ部ゲート電極の領域外へはみ出している場合に、ソース・ドレイン電極間にリーク電流が発生しやすい構成を示す平面図である。
【図１７（ｂ）】図１７（ｂ）は、図１７（ａ）のＨ−Ｈ’線における断面図である。
【図１８】図１８は、トップゲート構造を有するＴＦＴアレイ基板の製造工程を示すフローチャートである。
【図１】
2005535147.tif 000003
【図２（ａ）】
2005535147.tif 000004
【図２（ｂ）】
2005535147.tif 000005
【図３】
2005535147.tif 000006
【図４】
2005535147.tif 000007
【図５（ａ）】
2005535147.tif 000008
【図５（ｂ）】
2005535147.tif 000009
【図５（ｃ）】
2005535147.tif 000010
【図６（ａ）】
2005535147.tif 000011
【図６（ｂ）】
2005535147.tif 000012
【図６（ｃ）】
2005535147.tif 000013
【図６（ｄ）】
2005535147.tif 000014
【図６（ｅ）】
2005535147.tif 000015
【図７】
2005535147.tif 000016
【図８】
2005535147.tif 000017
【図９（ａ）】
2005535147.tif 000018
【図９（ｂ）】
2005535147.tif 000019
【図９（ｃ）】
2005535147.tif 000020
【図９（ｄ）】
2005535147.tif 000021
【図９（ｅ）】
2005535147.tif 000022
【図１０（ａ）】
2005535147.tif 000023
【図１０（ｂ）】
2005535147.tif 000024
【図１１】
2005535147.tif 000025
【図１２（ａ）】
2005535147.tif 000026
【図１２（ｂ）】
2005535147.tif 000027
【図１２（ｃ）】
2005535147.tif 000028
【図１２（ｄ）】
2005535147.tif 000029
【図１３】
2005535147.tif 000030
【図１４（ａ）】
2005535147.tif 000031
【図１４（ｂ）】
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【図１４（ｃ）】
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【図１４（ｄ）】
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【図１４（ｅ）】
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【図１４（ｆ）】
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【図１４（ｇ）】
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【図１５】
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【図１６（ａ）】
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【図１６（ｂ）】
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【図１７（ａ）】
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【図１７（ｂ）】
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【図１８】
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【国際調査報告】
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