(57)【要約】出力バッファのスイッチオン制御回路は、いくつかのトランジスタと放電電流制御回路を含む。第１トランジスタは、内部電圧ラインに接続される第１端子を持ち、出力データ源に制御される。第２トランジスタは、内部電圧ラインに接続される第１端子を持ち、第１トランジスタの第２端子によって制御され、出力コンデンサの第１端子に接続される第２端子も持っている。第３トランジスタは、出力データ源によって制御され、共通電圧に接続される第１端子を備えている。第４トランジスタは、ディジタル的に制御され、第２トランジスタの第２端子に接続される第１端子を備え、また、共通電圧に接続される第２端子を備える。放電電流制御回路は、能動的に制御されるのが望ましく、第１トランジスタの第２端子と第３トランジスタの第２端子の間で接続され、放電抵抗と、出力コンデンサによって制御されるミラー電流トランジスタ帰還を含むことが望ましい。
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【特許請求の範囲】
【請求項１】
内部電圧ラインに接続される第１端子を持ち、出力データ源によって制御される第１トランジスタと、
内部電圧ラインに接続される第１端子を持ち、第１トランジスタの第２端子によって制御され、出力コンデンサに接続される第２端子を持つ第２トランジスタと、
出力データ源によって制御され、共通電圧に接続される第１端子を持つ第３トランジスタと、
ディジタル的に制御され、第２トランジスタの第２端子に接続される第１端子を持ち、共通電圧に接続される第２端子を持つ第４トランジスタと、
第１トランジスタの第２端子と第３トランジスタの第２端子の間で接続される放電電流制御回路と
を備えることを特徴とする出力バッファのスイッチオン制御回路。
【請求項２】
前記放電電流制御回路は、放電抵抗を含むことを特徴とする請求項１記載のスイッチオン制御回路。
【請求項３】
前記放電電流制御回路は、ミラー電流トランジスタを含むことを特徴とする請求項１記載のスイッチオン制御回路。
【請求項４】
前記放電電流制御回路は、さらに、放電抵抗を含むことを特徴とする請求項３記載のスイッチオン制御回路。
【請求項５】
ミラー電流トランジスタは、第１トランジスタの第２端子に接続される第１端子を含み、放電抵抗に接続される第２端子を含み、放電抵抗は、ミラー電流トランジスタと第３トランジスタの間で接続されることを特徴とする請求項４記載のスイッチオン制御回路。
【請求項６】
内部電圧ラインに接続される第１端子を持ち、出力データ源によって制御される第１トランジスタと、
内部電圧ラインに接続される第１端子を持ち、第１トランジスタの第２端子によって制御され、出力コンデンサの第１端子に接続される第２端子を持つ第２トランジスタと、
出力データ源によって制御され、共通電圧に接続される第１端子を持つ第３トランジスタと、
ディジタル的に制御され、第２トランジスタの第２端子に接続される第１端子を持ち、共通電圧に接続される第２端子を持つ第４トランジスタと、
第１トランジスタの第２端子と第３トランジスタの第２端子の間で接続され、能動的に制御される放電電流制御回路と
を備えることを特徴とする出力バッファのスイッチオン制御回路。
【請求項７】
前記放電電流制御回路は、放電抵抗を含むことを特徴とする請求項６記載のスイッチオン制御回路。
【請求項８】
前記放電電流制御回路は、ミラー電流トランジスタを含むことを特徴とする請求項６記載のスイッチオン制御回路。
【請求項９】
前記ミラー電流トランジスタは、第２トランジスタの第２端子と第４トランジスタの第１端子の間の接続で制御されることを特徴とする請求項８記載のスイッチオン制御回路。
【請求項１０】
前記放電電流制御回路は、さらに、放電抵抗を含むことを特徴とする請求項８記載のスイッチオン制御回路。
【請求項１１】
前記ミラー電流トランジスタは、第１トランジスタの第２端子に接続される第１端子を含み、かつ、放電抵抗に接続される第２端子を含み、前記放電抵抗は、ミラー電流トランジスタと第３トランジスタの間で接続されることを特徴とする請求項１０記載のスイッチオン制御回路。
【請求項１２】
前記ミラー電流トランジスタは、第２トランジスタの第２端子と第４トランジスタの第１端子の間の接続で制御されることを特徴とする請求項１０記載のスイッチオン制御回路。
【請求項１３】
前記ミラー制御トランジスタは、第１トランジスタの第２端子に接続される第１端子を含み、かつ、放電抵抗に接続される第２端子を含み、前記放電抵抗は、ミラー電流トランジスタと第３トランジスタの間で接続されることを特徴とする請求項１２記載のスイッチオン制御回路。
【請求項１４】
前記第１及び第２トランジスタは、ｐＭＯＳＦＥＴを備え、前記第３及び第４トランジスタは、ｎＭＯＳＦＥＴを備えることを特徴とする請求項６記載のスイッチオン制御回路。
【請求項１５】
前記出力コンデンサの第２端子は、共通電圧に接続されることを特徴とする請求項６記載のスイッチオン制御回路。
【請求項１６】
出力データ源によって制御される第１及び第２のトランジスタを含む、少なくとも２つの複数のトランジスタと、
前記複数のトランジスタの内の少なくとも１つトランジスタの１つの端子に接続される出力コンデンサと、
前記第１トランジスタと第２トランジスタの間に置かれ、ミラー電流トランジスタと放電抵抗を含み、能動的に制御される放電電流制御回路と
を備え、
前記ミラー制御トランジスタは、出力コンデンサによって帰還制御されることを特徴とする出力バッファのスイッチオン制御回路。
【請求項１７】
前記出力コンデンサは、複数のトランジスタの内の第３及び第４トランジスタそれぞれの１つの端子に接続されることを特徴とする請求項１６記載のスイッチオン制御回路。
【請求項１８】
スイッチオン制御回路の出力コンデンサによって制御されるミラー電流トランジスタ帰還と、
ミラー電流トランジスタの第２端子に接続される放電抵抗と
を備え、
出力バッファのスイッチオン制御回路の放電電流を制御するための、能動的に制御される放電電流回路。
【請求項１９】
前記ミラー電流回路の第１端子は、前記スイッチオン制御回路の第１トランジスタを制御することを特徴とする請求項１８記載の放電電流回路。
【請求項２０】
前記放電電流回路は、それぞれが出力データ源によって制御される一組のトランジスタの間で接続され、該一組のトランジスタの第１トランジスタは、入力電圧とミラー電流トランジスタの第２端子の間で接続され、前記一組のトランジスタの第２トランジスタは、抵抗と共通電圧の間で接続され、前記出力コンデンサは、また、スイッチオン制御回路の第１トランジスタとディジタル的に制御される第４トランジスタそれぞれの１つの端子に接続されることを特徴とする請求項１９記載の放電電流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファに関し、特に、短時間でコンデンサを充電したい場合に、対象の電圧の周囲の内部ＶＤＤＱ基準電圧を制御する方法に関する。
【背景技術】
【０００２】
集積素子において、内部電源は、外部ピンと集積トランジスタの間のＲＬＣモデル（抵抗−インダクタンス−コンデンサ）として見ることができる。このモデルによる簡略化された回路図は図１に示されている。図１は、インダクタンスＬを通って抵抗Ｒｉ…，ＲｎとコンデンサＣｉ，…，Ｃｎへ接続される外部電圧あるいはＶＤＤＱＧＥＮ（或いは、図１のＶＤＤＱ＿ＧＥＮ）を示している。このモデルを念頭に置くと、比較的大容量を非常に短時間すなわちナノ秒（ｎｓ）で充電したい時、インダクタンスと抵抗とが起こす問題がある。
【０００３】
これらの場合、大電流が、抵抗で大きな降下を伴って流れる。もし、制御をしないままだと、抵抗のところで降下する電流の変動によって、内部電力ＶＤＤＱinternal（インダクタンスによる）の値が低下するか上昇し過ぎる（overshoot）結果となる。
【０００４】
これらの低下や上昇し過ぎは、ＶＤＤＱinternalの値の変化を起こし、望まない結果となる。例えば、ＶＤＤＱinternalが制御されずにトリガー点電圧未満に低下すると、ＶＤＤＱを基準高電圧として取るｐＭＯＳトランジスタをオフするだろう。また、結果としてＶＤＤＱinternalがトリガー点電圧未満に低下すると、ゼロに等しいＶｇａｔｅを持つトランジスタに対して出力の切り換えを遅くする。この望ましくない影響は、Ｖｏｕｔ論理値が“１”であることを検出する前にＶＤＤＱが元に戻るのを待つための遅れによって発生する。
【０００５】
出力データピンの充電と放電、すなわち比較的大容量という特徴を持つものは、この結果によって望ましくい大きな影響が出るような状況の一つである。これらの結果を防ぐために、出力バッファがスイッチオンされる時に、電流制御を与えることができる。
【０００６】
ＶＤＤＱ吸収電流の制御は、別の手法で達成される。一つの手法は、ｐＭＯＳバッファを制御してスイッチオンするものである。バッファエレメントは、従来のアーキテクチャでは良くあるように、ディジタルモードでは切換えがされないが、そのＶＧＳ絶対値は、未決定の制御によって時間通りに立ち上がる。
【０００７】
例えば図２は、従来のアーキテクチャを図解している。図２の従来のアーキテクチャは、ｐＭＯＳ（Ｐ４）トランジスタＭ０とＭ３に接続されるＶＤＤＱinternalを備えている。ｐＭＯＳトランジスタＭ３は、ｎＭＯＳ（Ｎ）トランジスタＭ２に接続される。ｐＭＯＳトランジスタＭ０は、ｎＭＯＳトランジスタＭ１に接続される。ｎＭＯＳトランジスタＭ１とＭ２は、それぞれ接地電位に接続される。入力制御信号ｄａｔａｏｕｔ（或いは、図２のＯＵＴ＿ＤＡＴＡ）は、ｐＭＯＳトランジスタＭ３とｎＭＯＳトランジスタＭ２のそれぞれを制御する。ｐＭＯＳトランジスタＭ３の出力は、ｐＭＯＳトランジスタＭ０とｎＭＯＳトランジスタＭ１のそれぞれを制御する。ｐＭＯＳトランジスタＭ０の出力は、コンデンサＣｏｕｔに接続される。
【０００８】
放電電流は、図２の回路におけるように、ｄａｔａｏｕｔがローの時に、ｐＭＯＳトランジスタＭ０の各々を制御することができる。このようにして、出力バッファによって吸収される電流は、出力データが“０”から“１”に変化する時、急激な変化が無い時には連続的なプロファイルを持つ。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明では、ゲート放電電流の値の変更は、図３によるのとは別の方法で図２の回路を変更することで実現することができる。これら変更の各々には、図２のｐＭＯＳトランジスタＭ３に対応するｐＭＯＳトランジスタＭ６の出力と、図２のｎＭＯＳトランジスタＭ２に対応するｎＭＯＳトランジスタＭ４との間に、素子Ｄを挿入することが含まれる。それでもｐＭＯＳトランジスタＭ６の出力は、図２のｐＭＯＳトランジスタＭ０に対応するｐＭＯＳトランジスタＭ７を制御する。図２のｎＭＯＳトランジスタＭ１に対応するｎＭＯＳトランジスタＭ５は、次に、ディジタルＮ制御によって制御される。特定の変更には、図４の回路におけるように、放電抵抗を素子Ｄとして追加すること、あるいは図５の回路におけるように、ミラー電流（mirrored current）トランジスタを素子Ｄとして追加することが含まれる。
【００１０】
図４を参照すると、放電抵抗（ＲＰ）Ｒ１が、図２のｐＭＯＳ抵抗Ｍ３に対応するｐＭＯＳトランジスタＭ１０の出力と、図２のｎＭＯＳトランジスタＭ２に対応するｎＭＯＳトランジスタＭ８の間に挿入されるだろう。それでもｐＭＯＳトランジスタＭ１０の出力は、図２のｐＭＯＳトランジスタＭ０に対応するｐＭＯＳ（Ｐ４）トランジスタＭ１１を制御する。図４の回路のｎＭＯＳトランジスタ（Ｎ）Ｍ９は、図２のｎＭＯＳトランジスタＭ１に対応するが、図２の回路におけるようにｐＭＯＳトランジスタＭ１０の出力によるよりは、ディジタルＮ制御によって制御されるだろう。
【００１１】
図５を参照すると、ミラー電流トランジスタＭ１６が、図２のｐＭＯＳトランジスタＭ３に対応するｐＭＯＳトランジスタＭ１４の出力と、図２のｎＭＯＳトランジスタＭ２に対応するｎＭＯＳトランジスタＭ１２の間に挿入されるだろう。ミラー電流トランジスタＭ１６は、Ｉmirror（或いは、図５におけるＩ＿ＭＩＲＲＯＲ）によって制御される。それでもｐＭＯＳトランジスタＭ１４の出力は、図２のｐＭＯＳトランジスタＭ０に対応するｐＭＯＳ（Ｐ４）トランジスタＭ１５を制御する。図５の回路のｎＭＯＳトランジスタＭ１３は、図２の回路におけるｐＭＯＳトランジスタＭ１４の出力によるよりも、ディジタルＮ制御によって制御されるだろう。
【００１２】
図４と図５を参照して上述した解決法は、バッファをスイッチオンにする制御がなされるので、ＶＤＤＱが低下する問題を解決するだろう。しかし、これらの解決法は、Ｃｏｕｔが充電され電流がゼロになる時、ＶＤＤＱの上昇し過ぎを避けるために、ここでは好ましくない。これらの解決法には、抵抗値Ｒ１あるいはミラー電流値Ｍ１６は、回路が設計された時に決定され、その後は変更できないので、能動的制御は含まれない。上述したＶＤＤＱの低下と上昇し過ぎの問題を防ぐ能動的制御を備えることが望ましい。
【課題を解決するための手段】
【００１３】
上述した点において、内部のＶＤＤＱ低下と限定した回路オーバーヘッドを伴う上昇し過ぎをさけるために、出力バッファのスイッチオン制御が提供される。結果としてのＶＤＤＱの変化は、出力電圧帰還装置によって実行される能動的制御によって自動的に修正される。
【００１４】
特別に好ましい出力バッファのスイッチオン制御回路（output buffer switch-on control circuit）には、少なくとも４つのトランジスタが含まれる。第１のトランジスタは、内部電圧ラインに接続される第１端子を持ち、出力データ源によって制御される。第２トランジスタは、内部電圧ラインに接続される第１端子を持ち、第１トランジスタの第２端子によって制御される。第２トランジスタは、出力コンデンサの第１端子に接続される第２端子も持っている。第３トランジスタは、出力データ源によって制御され、共通電圧に接続される第１端子を備えている。第４トランジスタは、ディジタル的に制御され、第２トランジスタの第２端子に接続される第１端子を備え、共通電圧に接続される第２端子を備える。スイッチオン制御回路は、さらに第１トランジスタの第２端子と第３トランジスタの第２端子の間で接続される放電電流制御回路を含んでいる。放電電流制御回路は、有利に、能動的に制御されるのが望ましい。
【００１５】
放電電流制御回路は、放電抵抗とミラー電流トランジスタが含まれるのが望ましい。ミラー電流トランジスタは、第２トランジスタの第２端子と第４トランジスタの第１端子の間の接続で制御されるのが望ましい。ミラー電流トランジスタは、第１トランジスタの第２端子に接続される第１端子を含むのが望ましく、また、放電抵抗に接続される第２端子を含むのが望ましい。放電抵抗は、ミラー電流トランジスタと第３トランジスタの間で接続されるのが望ましい。第１トランジスタと第２トランジスタは、ｐＭＯＳＦＥＴを備えるのが望ましく、第３トランジスタと第４トランジスタはｎＭＯＳＦＥＴを備えるのが望ましい。出力コンデンサの第２端子は、共通電圧に接続されるのが望ましい。
【００１６】
本明細書の［技術分野］、［背景技術］、［発明が解決しようとする課題］、［課題を解決するための手段］、［図面の簡単な説明］は、それぞれここで参考として、次の「発明を実施するための最良の形態」に、組み入れるが、それらは、以下で詳細に説明するものとは別の、実施形態の要素や特徴の別の実施例を開示するものである。
【発明を実施するための最良の形態】
【００１７】
本実施形態の出力バッファのスイッチオン制御回路には、能動的に制御されるのが望ましい放線電流制御回路が含まれる。放電電流制御回路は、［背景技術］で説明したＶＤＤＱの上昇し過ぎの問題を解決する。ＶＤＤＱ降下の制御は、能動的であるのが望ましい。ｐＭＯＳトランジスタがゲート放電パスの中に挿入されるのが望ましい。このトランジスタは、Ｖｏｕｔ電圧（或いは、図６のＣｏｕｔ）で制御される。
【００１８】
図６を参照すると、第１ｐＭＯＳトランジスタＭ１９は、ＶＤＤＱinternalに接続される第１端子を備える。第１ｐＭＯＳトランジスタＭ１９は、図示するように、ｄａｔａｏｕｔに制御される。第２ｐＭＯＳトランジスタＭ２０も、ＶＤＤＱinternalに接続される第１端子を備える。第２ｐＭＯＳトランジスタＭ２０は、第１ｐＭＯＳトランジスタＭ１９の第２端子への接続によって制御される。第１ｎＭＯＳトランジスタＭ１７も、ｄａｔａｏｕｔによって制御され、接地電位のような共通電圧に接続される第１端子を備えている。第２ｎＭＯＳトランジスタＭ１８は、ディジタル的に制御され、第２ｐＭＯＳトランジスタＭ２０の第２端子に接続される第１端子を備え、また共通電圧に接続される第２端子を備える。
【００１９】
実施形態の放電電流制御回路は、ミラー電流の望ましくはｐＭＯＳの、Ｖｏｕｔ（或いは、図６のＣｏｕｔ）で帰還制御されるトランジスタＭ２１を含んでいる。第２ｐＭＯＳトランジスタＭ２０の第２端子と、第２ｎＭＯＳトランジスタＭ１８の第１端子も、各々Ｖｏｕｔ（或いは、Ｃｏｕｔ）に接続されるのが望ましく、従ってミラー電流ｐＭＯＳトランジスタＭ２１のゲートにも接続されるのが望ましい。実施形態の放電電流制御回路は、さらに放電抵抗Ｒ５を含むのが望ましい。ミラー電流トランジスタＭ２１は、第２ｐＭＯＳトランジスタＭ２０を制御する第１ｐＭＯＳトランジスタＭ１９の第２端子に接続される第１端子を備える。ミラー電流トランジスタＭ２１の第２端子は、放電抵抗Ｒ５に接続される。同様に、放電抵抗Ｒ５は、ミラー電流トランジスタＭ２１と、第１ｎＭＯＳトランジスタＭ１７の第２端子の間で接続される。
【００２０】
スイッチオンする間、バッファゲート放電電流は、図６のそれぞれの円で示されるようように、抵抗“Ｒ”とｐＭＯＳ“Ｐ”抵抗によって決まる。結果としてのＶＤＤＱ降下は、Ｖｏｕｔ（或いは、Ｃｏｕｔ）の値と共に上昇するｐＭＯＳトランジスタＭ２１の抵抗によって即時に停止される。降下制御は、時間通りに上昇するＶｏｕｔ（或いは、Ｃｏｕｔ）の値で決まるので、“能動的”である。システムは、これらのＶＤＤＱ降下の問題から自動的に回復することができる。
【００２１】
さらに、Ｖｏｕｔ（或いは、Ｃｏｕｔ）の上昇には、出力バッファがスイッチオンするのを中止させる、図６のミラー電流トランジスタＭ２１或いはｐＭＯＳ“Ｐ”の比例オフ（proportional turn off）が含まれる。このように、Ｃｏｕｔ出力コンデンサを充電する電流は、ＶＤＤＱの上昇し過ぎの値の制限を伴う時に、減少する。これは、トランジスタ内で起きる電圧歪み（voltage stress）を著しく減少させる（これらの歪みは、別に低電圧素子に損傷を与えるかも知れない）。
【００２２】
加えて、本実施形態による出力バッファのスイッチオン制御回路は、一般的に、図１で図示したモデルによるＶＤＤＱｏｕｔのＲＬＣ値で決まる。本実施形態の素子において、スイッチオン手法は、スイッチオン回路を物理的な素子の実際の必要条件に適用する一群のヒューズを使用することによって変えることができる。
【００２３】
［結果］
図６の電流ミラートランジスタＭ２１あるいはｐＭＯＳ“Ｐ”トランジスタを出力バッファのゲート放電パスに導入することによって、ＶＤＤＱの変化を有利に制御できるようになる。図７は、ＶＤＤＱ電圧対時間の比較シミュレーション曲線を示している。図７の曲線Ａは、例えば図２を参照して上述したような、従来の放電電流制御によるスイッチオン回路に対するＶＤＤＱ曲線を示している。図７の曲線Ｂは、図６を参照してここに説明したような、一実施形態による放電電流制御のスイッチオン回路に対するＶＤＤＱ曲線を示している。図７の曲線Ｃは、シミュレーション曲線ＡとＢを生成するのに使用された出力の値を変更するためのイネーブル命令として使用するディジタル信号の曲線を示している。図７の曲線ＡとＢのシミュレーションに対して、Ｃｏｕｔコンデンサの容量は、５０ｐＦであり、外部ＶＤＤＱは２.２Ｖであり、温度はＴ＝−４０°Ｃであった。
【００２４】
曲線ＡとＢの比較から明らかに分かるであろうが、本実施形態の回路による曲線Ｂの電圧は、従来の回路による曲線Ａの電圧よりも、安定性が良く、変動が減少している。ＶＤＤＱ降下は、同じ値、すなわち曲線Ａと曲線Ｂの両方で２.２から１.４である。しかし、ｐＭＯＳ制御器によって、ＶＤＤＱ下降し過ぎ（undershoot）の時間の期間が明らかに減少している。アナログ面の改善は、上昇し過ぎ制御に対して明白である。実際、本実施形態の回路による曲線Ｂは、ＶＤＤＱの上昇し過ぎは事実上見られないが、従来の回路による曲線Ａは、非常に大きな上昇し過ぎを呈している。
【００２５】
図８は、さらに、ＶＤＤＱ電圧対時間の比較の曲線を示している。曲線Ａは、従来の放電電流制御を備えたスイッチオン回路に対する、電圧対時間を示している。曲線Ｂは、本発明の一実施形態による放電電流制御を備えたスイッチオン回路に対する、電圧対時間を示している。図８は、出力コンデンサに対するＶｏｕｔの比較の曲線も示している。曲線Ｃは、従来の放電電流制御を備えたスイッチオン回路に対する、Ｖｏｕｔ対時間を示している。曲線Ｄは、本発明の一実施形態による放電電流制御を備えたスイッチオン回路に対する、Ｖｏｕｔ対時間を示している。図８の曲線Ａ〜Ｄに対して、Ｃｏｕｔコンデンサの容量は５０ｐＦであり、外部ＶＤＤＱは１.５Ｖであり、温度はＴ＝１２５°Ｃであった。図７の曲線と同様に、ディジタル信号は、出力の値を変えるためのイネーブル命令として使用される。制御されないバッファの大きさは、ＶＤＤＱ降下を制限するものである。
【００２６】
図８は、従来の場合に対するもの（曲線Ａ）と、本発明の実施形態の回路に対する（曲線Ｂ）、比較できるＶＤＤＱ降下と上昇し過ぎを備えたＶｏｕｔ立ち上がりの制御は、本発明の一実施形態のｐＭＯＳ放電ゲート制御器よりも速いことを示している。有利なことに、Ｃｏｕｔをトリガー点の電圧（すなわち、ＶＤＤＱ／２）まで充電する時間は、従来の回路に比して、本発明の実施形態の回路では、約２０％高速であることが示されている。
【００２７】
当業者ならば、上で開示した実施形態は、本発明の範囲の趣旨とから離れること無く、数多くの適用と変更とが可能であることを理解されよう。従って、本発明の範囲と趣旨の範囲内において、本発明は、特に上述したもの以外でも実施することができる。それ故、本発明の範囲は、上述した特別の実施形態で制約を受けるものではない。代わりに、本発明の範囲は、添付の特許請求の範囲に記載されたものと、その構造と機能の等化物によって範囲が規定されることを理解されよう。
【００２８】
【図面の簡単な説明】
【００２９】
【図１】外部ピンと集積素子のトランジスタの間の出力バッファを図示した、簡略化したＲＬＣモデルを表した図である。
【図２】出力バッファをスイッチオンするための従来の電流制御を示した図である。
【図３】放電電流制御素子を含んだ出力バッファをスイッチオンするための変更した電流制御を示した図である。
【図４】図３の放電電流制御素子の一例としての放電抵抗を示した図である。
【図５】図３の放電電流制御素子の他の例としてのミラー電流トランジスタを示した図である。
【図６】実施形態による出力電圧帰還と組み合わせた降下制御器（drop controller）トランジスタと放電抵抗を示した図である。
【図７】時間と、従来の放電電流制御によるスイッチオン回路の時間、および一実施形態による放電電流制御によるスイッチオン回路の時間の比較シミュレーション曲線、それと共に、ＶＤＤＱ曲線を生成するために使われる出力コンデンサに対するシミュレートされたＶｏｕｔの曲線である。
【図８】時間と、従来の放電電流制御によるスイッチオン回路の時間、および一実施形態による放電電流制御によるスイッチオン回路の時間の比較曲線、それと共に、従来の放電電流制御によるスイッチオン回路の各々に対する出力コンデンサのＶｏｕｔの比較曲線と、一実施形態による放電電流制御によるスイッチオン回路のＶｏｕｔの比較曲線である。
【符号の説明】
【００３０】
Ｍ１７…第１ｎＭＯＳトランジスタ
Ｍ１８…第２ｎＭＯＳトランジスタ
Ｍ１９…第１ｐＭＯＳトランジスタ
Ｍ２０…第２ｐＭＯＳトランジスタ
Ｍ２１…ミラー電流トランジスタ
Ｒ５…放電抵抗
ＣＯＵＴ…コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005539455.tif 000007
【図６】
2005539455.tif 000008
【図７】
2005539455.tif 000009
【図８】
2005539455.tif 000010
【国際調査報告】
2005539455.tif 000011