(57)【要約】  メモリセルのアレイ(106)、リフレッシュ回路(104)、第１モニタセル(110)、第２モニタセル(112)及び制御回路(114)を備える装置。リフレッシュ回路が、リフレッシュ制御信号（REFNOW）に応じてメモリセルのアレイ（106）をリフレッシュするように構成される。第１モニタセル（110）が、メモリセルと同様の荷電漏れを有するよう構成される。第２モニタセル（112）が、メモリセルと同様の放電漏れを有するように構成される。制御回路（114）は、所定の第１の閾値レベルを超えて上昇する第１モニタセル（110）の電圧レベル、またはその第１の閾値レベルとは異なる、所定の第２の閾値レベルを下回って下降する第２モニタセル（112）の電圧レベルに応じてリフレッシュ制御信号（REFNOW）を発生するよう構成される。
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【特許請求の範囲】
【請求項１】
メモリセルのアレイと、
リフレッシュ制御信号に応じて上記アレイをリフレッシュするよう構成されたリフレッシュ回路と、
上記メモリセルと同様の荷電漏れを有するように構成された第１モニタセルと、
上記メモリセルと同様の放電漏れを有するように構成された第２モニタセルと、
所定の第１の閾値レベルを超えて上昇する上記第１モニタセルの電圧レベル、または上記第１の閾値レベルとは異なる、所定の第２の閾値レベルを下回って下降する上記第２モニタセルの電圧レベルに応じて、上記リフレッシュ制御信号を発生するように構成された制御回路と
を備える装置。
【請求項２】
上記制御回路が、
上記所定の第１の閾値レベルを超えて上昇する上記第１モニタセルの上記電圧レベルに応じて第１制御信号を発生するよう構成された第１比較回路と、
上記所定の第２の閾値レベルを超えて上昇する上記第２モニタセルの上記電圧レベルに応じて第２制御信号を発生するよう構成された第２比較回路と、
上記第１及び第２制御信号に応じて上記リフレッシュ制御信号を発生するよう構成された論理回路と
を備える請求項１記載の装置。
【請求項３】
上記論理回路が、所定のパルス幅を有する上記リフレッシュ制御信号を発生するよう構成されたワンショット回路を備える請求項２記載の装置。
【請求項４】
上記制御回路が、対称及び非対称の荷電及び放電漏れの両方と共に作動するよう構成された請求項１記載の装置。
【請求項５】
上記第１モニタセル及び上記第２モニタセルが、上記アレイのメモリセルと構造的に同様のメモリセルを備える請求項１記載の装置。
【請求項６】
上記モニタセルが、上記アレイの上記メモリセルに同様の環境を有するように構成される請求項５記載の装置。
【請求項７】
上記第１モニタセルのビットライン及び上記第２モニタセルのビットラインが、モニタリング作動中に上記アレイの等化電位にセットされる請求項６記載の装置。
【請求項８】
上記メモリセルと同様の荷電漏れを有するように構成された複数のモニタセルと、
上記メモリセルと同様の放電漏れを有するように構成された複数のモニタセルとをさらに備え、
上記制御回路が、上記所定の第１の閾値レベルまたは上記所定の第２の閾値レベルのそれぞれを超える上記モニタセルに応じて上記リフレッシュ制御信号を発生するよう構成される請求項１記載の装置。
【請求項９】
上記第１モニタセル及び上記第２モニタセルが上記アレイのメモリセルを備える請求項１記載の装置。
【請求項１０】
上記メモリセルのアレイが、１Ｔメモリセルを備える請求項１記載の装置。
【請求項１１】
上記リフレッシュ制御信号に応じて、第１の２進値によって上記第１モニタセルをプログラムし、かつ第２の２進値によって上記第２モニタセルをプログラムするよう構成されたセンスアンプをさらに備える請求項１記載の装置。
【請求項１２】
メモリアレイのリフレッシュを制御するための装置であって、
メモリセルのアレイの荷電漏れをモニタリングするための手段と、
メモリセルのアレイの放電漏れをモニタリングするための手段と、
所定の第１の閾値レベルを超えて上昇する上記第１のモニタリング手段の電圧レベル、または上記第１の閾値レベルとは異なる、所定の第２の閾値レベルを下回って下降する上記第２のモニタリング手段の電圧レベルに応じて、リフレッシュ制御信号を発生するための手段と
を備える装置。
【請求項１３】
メモリアレイのリフレッシュ作動を制御するための方法であって、
第１モニタセルの荷電漏れをモニタリングするステップと、
第２モニタセルの放電漏れをモニタリングするステップと、
所定の第１の閾値レベルを超えて上昇する上記第１モニタセルの電圧レベル、または上記所定の第１の閾値レベルとは異なる、所定の第２の閾値レベルを下回って下降する上記第２モニタセルの電圧レベルに応じて、リフレッシュ制御信号を発生するステップと
を備える方法。
【請求項１４】
第１の２進値を上記第１モニタセルにプログラムするステップと、上記第１の２進値の補数を上記第２モニタセルにプログラムするステップとをさらに備える請求項１３記載の方法。
【請求項１５】
上記第１モニタセルのビットライン電圧レベルと、上記第２モニタセルのビットライン電圧レベルとを、上記メモリアレイのビットライン等化電圧レベルに等しくするステップをさらに備える請求項１３記載の方法。
【請求項１６】
上記第１モニタセルの電圧レベルの、上記所定の第１の閾値レベルとの比較に応じて、第１制御信号を発生するステップと、上記第２モニタセルの電圧レベルの、上記所定の第２の閾値レベルとの比較に応じて、第２制御信号を発生するステップとをさらに備える請求項１３記載の方法。
【請求項１７】
所定のパルス幅を有する上記リフレッシュ制御信号を発生するステップをさらに備える請求項１３記載の方法。
【請求項１８】
リフレッシュ作動と保持の損失との間のマージンを提供するために上記所定の第１及び第２の閾値レベルを選択するステップをさらに備える請求項１３記載の方法。
【請求項１９】
リフレッシュ作動間の期間を最大化することと、上記マージンを提供することとをバランスさせるため、上記所定の第１及び第２の閾値が選択される請求項１８記載の方法。
【請求項２０】
上記リフレッシュ制御信号に応じて、上記第１モニタセルの第１格納値及び上記第２モニタセルの第２格納値をリフレッシュするステップをさらに備える請求項１３記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、メモリをリフレッシュする方法及び(又は)アーキテクチャ（構成）に関するものであり、特に、温度に比例して１Ｔメモリをリフレッシュする方法及び（又は）アーキテクチャに関するものである。
【背景技術】
【０００２】
データ(例えば「１」または「０」)は、電圧レベルとして１Ｔメモリセルに格納される。「１」は、漏れ（leakage）により減少することができる高電圧レベルとして格納される。「０」は、漏れにより増加することができるゼロボルトの電圧レベルとして格納される。１Ｔメモリセルは、セルに格納された電圧レベルを維持するために定期的なリフレッシュを必要とする。多くの実用において、メモリチップは、リフレッシュが起こる時期を制御するためにリングオシレータ（ring oscillator）を使用する。典型的なリングオシレータによって発生された信号の周波数は、CMOS素子特性により、温度が増加するに従い減少する。しかしながら、メモリセルの漏れは、温度と共に増加する。温度が増加するにつれて、従来のオシレータを用いるリフレッシュは、メモリセルに格納された電圧レベルを維持するために必要な回数より頻繁には起こることができない。したがって、オシレータは、多くの電流の消費時に高温リフレッシュ率を維持するように設計される必要がある。
【０００３】
より頻繁なリフレッシュを提供する一つの方法は、温度に比例した電圧或いは電流を用いて、リフレッシュオシレータの周波数を制御することである。温度が上昇するにつれ、電圧が増加し、その電圧増加がオシレータの周波数を増加させ、リフレッシュがより頻繁に起こる。例えば、比例対絶対温度（PTAT）電圧基準（proportional to absolute temperature voltage reference）は、カレントスターヴドインバータリングオシレータ（current starved inverter ring oscillator）を制御して温度に比例したクロックを発生するために用いられる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
PTAT電圧基準の使用に伴う1つの問題は、低い供給電圧(例えば1.8V未満)に対し、典型的なPTATジェネレータが作動しないということである。したがって、設計は、より複雑な低電圧基準ジェネレータを使用せざるを得ない。上記のアプローチを用いることによる別の短所は、リフレッシュ率がセルの漏れに基づくことであり、また、リフレッシュ率が、十分に対応できていなく、PTATジェネレータによって近似されているだけということである。メモリセルの漏れに応じて制御されるメモリリフレッシュ作動が望まれる。
【課題を解決するための手段】
【０００５】
本発明は、メモリセルのアレイ、リフレッシュ回路、第１モニタセル、第２モニタセルおよび制御回路を備える装置に関する。リフレッシュ回路は、リフレッシュ制御信号に応じてメモリセルのアレイをリフレッシュするよう構成されることができる。第１モニタセルはメモリセルと同様の荷電漏れ（charge leakage）を有するよう構成されることができる。第２モニタセルはメモリセルと同様の放電漏れ（discharge leakage）を有するよう構成されることができる。制御回路は、所定の第１閾値レベルを超えて上昇する第１モニタセルの電圧レベル、または第１閾値レベルとは異なる、所定の第２閾値レベルより低下する第２モニタセルの電圧レベルに応じてリフレッシュ制御信号を発生するよう構成されることができる。
【０００６】
本発明の目的、特徴及び利点は、温度に比例してメモリをリフレッシュする方法及び（又は）アーキテクチャの提供を含み、その方法及びアーキテクチャは、（i）リフレッシュの発生時期を決定する多対のメモリセルを使用することができ、（ii）「１」を格納し、放電漏れをモニタ（監視）する一つのメモリセルを使用することができ、（iii）「０」を格納し、荷電漏れをモニタする一つのメモリセルを使用することができ、（iv）メモリ冗長性（memory redundancy）及び虚弱セル（weaker cells）のため、リフレッシュが起こる時期をモニタするメモリセルのアレイを使用することができ、及び（又は）（v）1.8V未満の供給電圧（電源電圧；supply voltage）で作動することができる。
【０００７】
本発明のこれらおよび他の目的、特徴および利点は、以下の詳細な説明、特許請求の範囲および図面から明白になるであろう。
【発明を実施するための最良の形態】
【０００８】
図１を参照すると、回路100のブロック図が、本発明の好適な実施形態に従って示される。回路100は、記憶装置102のリフレッシュ制御回路として実施される。回路100は、信号(例えばREFNOW)を発生するよう構成される。それは記憶装置102のリフレッシュ作動を開始させるために使用される。信号REFNOWは回路104に送られる。回路104はアレイ制御及びリフレッシュ回路として実施される。回路104は、信号REFNOWに応じてメモリアレイ106のリフレッシュを予定するよう構成される。例えば、メモリアレイ106がアクセスされているとき、そのアクセスが終了されるまでリフレッシュは遅延される。回路104は、メモリアレイ106がリフレッシュされている時のトラック（track）を保持するよう構成されると共に、信号REFNOWが送られ（asserted）、メモリアレイ106が使用可能であるとき、通常はリフレッシュサイクルを開始するであろう。さらに回路104は複数の制御信号(例えば、CSL、SETN、SETP、EQLP、WL等)を発生するよう構成される。信号CSL、SETN、SETP、WL、EQLP等は、メモリアレイ106および回路100の作動を制御するために用いられる。
【０００９】
回路100は回路110、回路112および回路114を備える。回路110は荷電漏れ検出器（charge leakage detector）として実施される。回路112は放電漏れ検出器（discharge leakage detector）として実施される。回路114はコンパレータ回路として実施される。回路110は、信号CSL、SETN、SETP、EQLPおよびWLを受け取る入力、および信号(例えばV0)を送る出力を有する。回路112は、信号CSL、SETN、SETP、EQLPおよびWLを受け取る入力、および信号(例えばV1)を送る出力を有する。信号V0およびV1は、メモリアレイ106中のメモリセルの記憶ノード電圧を表す。例えば、信号V0は、第１の２進値(例えば２進値「０」)でプログラムされるメモリセルの記憶ノード電圧を表わす。信号V1は、第２の２進値(例えば２進値「１」)でプログラムされるメモリセルの記憶ノード電圧を表わす。回路114は、第１基準電圧（例えばVLO）を受け取る入力116、信号V0を受け取る入力118、第２基準電圧（例えばVHI）を受け取る入力120、信号V1を受け取る入力122、及び信号REFNOWを送る出力124を有する。回路114は、信号V0、VLO、V1およびVHIに応じて信号REFNOWを発生するよう構成される。
【００１０】
図２を参照すると、より詳細な回路100のブロック図が示される。回路110はモニタセルとして実施される。モニタセル110は、セル内に格納された２進データに応じて信号V0を発生するよう構成される。信号V0は、メモリセル110の記憶ノードの電圧レベルを表す。モニタセル110は、メモリアレイ106のメモリセルと同様な動作をするよう構成される。
【００１１】
回路112はモニタセルとして実施される。モニタセル112は、セル内に格納された２進データに応じて信号V1を発生するよう構成される。信号V1は、モニタセル112の記憶ノードの電圧レベルを表す。モニタセル112は、メモリアレイ106のメモリセルと同様な動作を実行するよう構成される。
【００１２】
回路114は回路130、回路132および回路134を備える。回路130および132はコンパレータ回路として実施される。回路134は、例えば、論理回路として実施される。信号V0は、コンパレータ130の第１入力に送られる。基準電圧VLOは、コンパレータ130の第２入力に送られる。コンパレータ130は、信号V0およびVLOに応じて信号(例えばLEAKLO)を発生するよう構成される。信号V1は、コンパレータ132の第１入力に送られる。信号VHIは、コンパレータ132の第２入力に送られる。コンパレータ132は、信号VH1およびV1に応じて信号(例えばLEAKHI)を発生するよう構成される。信号LEAKLOは、信号V0が基準レベルVLO未満のときの第１の状態（例えば、送られない状態（de-asserted））と、信号V0が基準レベルVLOより大きいときの第２の状態（例えば、送られる状態（asserted））とを有する。信号LEAKHIは、信号V1が基準レベルVHIより大きいときの第１の状態（例えば、送られない状態（de-asserted））と、信号V1が基準レベルVHI未満のときの第２の状態（例えば、送られる状態（asserted））とを有する。一例として、基準電圧VLOおよびVHIは約20mVから100mVまであってもよい。しかしながら、他の値が特定の実施例の設計に合うように選択されることができる。
【００１３】
回路134は、信号LEAKLOを受け取る第１入力、信号LEAKHIを受け取る第２入力、及び信号REFNOWを送る出力を有する。回路134は、信号LEAKLOおよびLEAKHIに応じて信号REFNOWを発生するよう構成される。一例として、回路134は所定のパルス幅を備えた信号REFNOWを発生するよう構成される。パルス幅は特定の実施例の設計基準に合うよう選択されることができる。
【００１４】
一例として、回路134は論理ゲート140およびワンショット回路142を備える。或いは、複合的な回路100が実施される場合(図6に関連してより詳細に説明される)、ワンショット回路142は省略されてもよい。一例として、ゲート140は２入力NORゲートとして実施される。しかしながら、他のタイプの論理ゲートが、特定の実施例の設計基準に合うように実施されることができる。信号LEAKLOは、ゲート140の第１入力に送られる。信号LEAKHIは、ゲート140の第２入力に送られる。ゲート140の出力は回路142の入力に送られる。回路142は、信号REFNOWを送る出力を有する。回路142は、ゲート140の出力に応じて信号REFNOWを発生するよう構成される。回路142は所定のパルス幅を備えた信号REFNOWを発生するよう構成される。
【００１５】
図３を参照すると、図２の回路100の作動例を示すタイミング図が示される。モニタセル110には、電源アース（供給アース；a supply ground）（例えば、VSS）とほぼ等しい電圧レベルで表される２進値「０」がプログラムされる。モニタセル112には、ビットライン高電源電圧（高供給電圧；a bitline high supply voltage）（例えば、VBLH）とほぼ等しい電圧レベルで表される２進値「１」がプログラムされる。時間の経過につれて、モニタセル110およびモニタセル112の記憶ノードの電圧レベルは漏れにより変化する(例えば、トラック150、152のそれぞれ)。信号V0及びV1の一方或いは両方がそれぞれの基準レベルVLOおよびVHIを超えるようなトリップ点(例えば点154)に到達するまで、モニタセルの電圧は変化し続ける。トリップ点154において、信号LEAKLOおよび(または)信号LEAKHIは、第１の論理状態から第２の論理状態に切り替わり、対応するモニタセル110および112の電圧レベルがそれぞれの基準電圧VLOおよびVHIを超えたことを示す。
【００１６】
図４を参照すると、本発明の好適な実施形態のより詳細なブロック図が示される。モニタセル110および112は１Ｔメモリセルとして実施される。モニタセルは、メモリアレイ106のメモリセルと同様な構造で実施される。モニタセル110および112は、モニタセルの環境がメモリアレイ106に類似するよう構成される。いくつかの例は次のことを含む。(i) モニタセルのコンデンサ記憶ノードがモニタされること。(ii)モニタリング中に、モニタセルのビットラインが、メモリアレイ106のメモリセルと同様に等しくされること。(iii)モニタセルに接続されたワードライン及びカラムマルチプレクサ（word lines and column multiplexer）が、オフ及び前充電されること。一例として、モニタセル110，112はメモリアレイ106の一部として実施されてもよい。
【００１７】
モニタセル110および112はトランジスタ150およびコンデンサ152を備える。トランジスタ150の第１のソース／ドレインはビットライン信号(例えばBLLまたはBLH)を受け取るよう構成される。トランジスタ150のゲートはワードライン信号(例えばWLLまたはWLH)を受け取るよう構成される。トランジスタ150の第２のソース/ドレインは、コンデンサ152の第１の端子に接続される。コンデンサ152の第２の端子は接地電位VSSに接続される。信号V0及びV1は、それぞれのモニタセル110及び112のトランジスタ150とコンデンサ152との接続により形成されたノードにおいて発せられる。
【００１８】
ビットライン信号BLL、BLHは回路154にて発生される。回路154はセンスアンプとして実施される。回路154は、第１のカラムセレクト信号(例えばCSLL)、第２のカラムセレクト信号(例えばCSLH)、制御信号(例えばSETP)、第２の制御信号(例えばSETN)、第３の制御信号(例えばEQLP)および等化電源電圧(例えばVBLEQ)を受け取るよう構成される。回路154は、モニタセル110および112へビットライン信号BLL，BLHを送るよう構成される。回路154は、信号SETP及びSETNに応じて、メモリセル110及び112を２進値「０」及び２進値「１」にそれぞれセットするよう構成される。
【００１９】
図５を参照すると、図４の様々な例示的信号を示すタイミング図が示される。概して、信号CSLL、CSLH、WLL、WLHおよびSETPが、例えばロジックハイ状態（logic HIGH state）にセットされ、信号SETNおよびEQLNがロジックロー状態（logic LOW state）にセットされたとき、モニタセル110及び112には、それぞれ２進値「０」と「１」がプログラムされる。モニタセル110及び112は、例えば、起動後にプログラムされ、リフレッシュに応じてプログラムされる。時間が通過するにつれて、モニタセル110、112の電圧レベルは漏れにより変化しうる。モニタセル110および(または)モニタセル112の電圧レベルが、それぞれの基準電圧VLOおよびVHIを超えると、通常、信号REFNOWが発生される(例えば矢印160)。回路100は、信号REFNOW(例えば矢印162)に応じてモニタセル110および112の内容（contents）をリフレッシュするように構成される。モニタセル110、112がリフレッシュされたとき、信号V0およびV1のモニタリングが再び開始する。
【００２０】
図６を参照すると、本発明の他の好適な実施形態を示すブロック図が示される。メモリ回路102は、複数の回路100a〜100nと共に実施される。回路100a〜100nの各々は、回路100と同様に実施される。回路100a〜100nのそれぞれの出力は、例えば、論理ゲート170の入力に信号（例えばREFNOW0〜REFNOWN）を送る。論理ゲート170は、例えば、Ｎ入力NORゲートとして実施される。しかしながら、他のタイプのゲートが、特定の実施例の設計基準に合うように実施されることができる。論理ゲート170は、信号REFNOW0〜REFNOWNに応じて、信号REFNOWを発生するように構成される。ワンショット回路172は、ゲート170の出力を受け取り、かつ所定のパルス幅をもつ信号REFNOWを発生するように構成される。
【００２１】
本発明は、補完的プログラミングによって1対のモニタセルの漏れをモニタし、一方のモニタセルの電圧がそれぞれの基準電圧を超えたときにメモリをリフレッシュすることにより、記憶装置をリフレッシュする方法を提供する。セルがリークアップ（荷電）或いはリークダウン（放電）しうるので、「０」が格納されたモニタセル及び「１」が格納されたモニタセルが実施される。通常「０」としてセットされるメモリ電圧V0は、コンパレータを用いて、基準電圧レベルVLOと比較される。電圧V0がVLOを超えたとき、通常、信号LEAKLOがリフレッシュ作動を起動させる。通常「１」としてセットされるメモリ電圧V1は、コンパレータを用いて、第２基準レベルVHIと比較される。電圧V1が基準レベルVHI未満に低下したとき、通常、信号LEAKHIはリフレッシュ作動を起動させる。信号REFNOWが送られた後、モニタセルは、通常、リセットされ、それぞれの値「０」および「１」を格納する。モニタリングが再び開始する。２つの異なる基準の実施は、対称及び非対称の荷電／放電漏れの両方の検知を可能にする。
【００２２】
本発明は、「０」と「１」をモニタセルに格納するための同じ方法を常にセットするセンスアンプを実施することができる。信号CSLL、CSLH、WLL及びWLH(例えばHIGH)を送り、センスアンプをセットすることにより(例えば、信号SETP HIGHおよび信号SETN LOWを送ることにより)、「０」が、V0に書き込まれ、「１」がV1に書き込まれる。信号WLL及びWLHのパルス幅は、メモリアレイ106の通常の（normal）タイミングに基づいており、全ての信号がモニタセルに書き込まれることを許容する。全ての信号がモニタセルに書き込まれると、信号WLLおよびWLHは消滅し(送られない）、モニタセルの電圧がモニタされる。信号WLL及びWLHが送られずかつセンスアンプ154のセット信号がオフになった後、ビットラインは、ビットライン等化電圧（例えばVBLEQ）に接続される。いずれかのモニタセルがそれぞれのトリップ点を超えて漏れたとき、通常、信号REFNOWはチップにおけるリフレッシュを起動させ、周期が再び開始する。
【００２３】
基準電圧VLO，VHIは、通常、リフレッシュ間の最大インターバルを提供することの要請と、リフレッシュが生じる点及びデータが失われる点の間のマージンを提供することとをバランスさせるように選択される。そのマージンは、メモリアレイ106のセンスアンプが最悪の条件下でも検知できる信号レベルに基づいて決定される。一例として、基準電圧VLOおよびVHIは、約20mVから約100mVまでであってもよい。しかしながら、他の値が、特定の実施例の設計に合うように選択されることができる。
【００２４】
モニタセルの欠陥およびモニタセルの信号保持の変化を補償するために、冗長（redundancy）が概して望ましい。その冗長は、モニタセルの故障の回復に備え、虚弱メモリセルを発見するよりよい機会を提供する。モニタセルアレイが実施されてもよく、その出力は論理的に結合される。
【００２５】
本発明は、次の点を含む利点を提供する。（i）独立した近似に代わるセルの漏れにより設定されるリフレッシュ率、及び（又は）(ii)1.8V未満の供給電圧による作動。本発明は、メモリセルをリフレッシュする時間間隔を制御するオシレータを用いるあらゆるメモリに適用可能である。温度の増加と共にセルの漏れが増加するので、セルの漏れを、温度の増加につれてより頻繁にセルをリフレッシュするのに用いることができる。セルの漏れ電流に比例したリフレッシュは、保持時間がより良好なときの作動電流を低下させる。本発明は、温度比例１Ｔ PSRAMリフレッシュ（1T PSRAM proportional to temperature refreshes）を提供するように実施される。
【００２６】
本発明の様々な信号は、概して、「オン」(例えばディジタルHIGH、或いは1)または「オフ」(例えばディジタルLOW、或いは0)である。しかしながら、信号のオン（例えば送られる）及びオフ（例えば送られない）状態の特定の極性は、特定の実施の設計基準に合うよう調節されることができる（例えば、逆にされる）。さらに、信号の特定の極性を変更するためにインバータが付加されてもよい。
【００２７】
本発明が、好適実施形態を参照して特に図示及び説明されたが、本発明の思想及び範囲から外れることなく、形態及び詳細における様々な変更がなされうることが、当業者に理解されるであろう。
【図面の簡単な説明】
【００２８】
【図１】図１は、本発明の好適な実施形態のブロック図である。
【図２】図２は、本発明の好適な実施形態のより詳細なブロック図である。
【図３】図３は、本発明の作動例を図示するタイミング図である。
【図４】図４は、本発明の好適な実施形態のより詳細なブロック図である。
【図５】図５は、図３の様々な信号を図示するタイミング図である。
【図６】図６は、本発明の好適な他の実施形態のブロック図である。
【符号の説明】
【００２９】
１０４  リフレッシュ回路
１０６  メモリセルのアレイ
１１０  第１モニタセル
１１２  第２モニタセル
１１４  制御回路
【図１】
2005512260.tif 000003
【図２】
2005512260.tif 000004
【図３】
2005512260.tif 000005
【図４】
2005512260.tif 000006
【図５】
2005512260.tif 000007
【図６】
2005512260.tif 000008
【国際調査報告】
2005512260.tif 000009