(57)【要約】本発明は、不揮発性記憶素子とその製造方法、および記憶素子構造に関するものである。この不揮発性記憶素子は、形成電圧を低減するために、第１電極（１）が、スイッチング材（２）の中に、第２電極（３）によって形成された電界（Ｅ）の強度を増幅するための電界増幅構造（４）を備えている。
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【特許請求の範囲】
【請求項１】
スイッチング材（２）と、このスイッチング材（２）に設けられた導電性電極（１，３）とを備え、電圧の印加により、スイッチング材（２）に電界（Ｅ）を形成する不揮発性記憶素子であって、
形成工程後、スイッチング材（２）に、少なくとも２つの異なる導電状態（ＯＮ、ＯＦＦ）が広がり、スイッチング材（２）に、所定のプログラム電圧（Ｖschreib、Ｖloesch）を印加することにより、これらの導電状態を繰り返しスイッチング可能な不揮発性記憶素子において、
上記導電性電極（１、３）の少なくとも一方は、スイッチング材（２）の電界（Ｅ）の強度を増幅する、少なくとも１つの電界増幅構造（４）を備えていることを特徴とする、不揮発性記憶素子。
【請求項２】
上記電界増幅構造は、スイッチング材（２）内に突出した電極（１、３）の突出部であることを特徴とする、請求項１に記載の不揮発性記憶素子。
【請求項３】
上記突出部が、電極（１、３）の突端部、角部、または、エッジであることを特徴とする、請求項２に記載の不揮発性記憶素子。
【請求項４】
上記突端部、角部、または、エッジの角度が、９０°以下であることを特徴とする、請求項３に記載の不揮発性記憶素子。
【請求項５】
上記スイッチング材（２）が、水素飽和アモルファス半導体材料を含んでいることを特徴とする、請求項１〜４のいずれか１項に記載の不揮発性記憶素子。
【請求項６】
上記スイッチング材（２）が、多層構造（２Ａ、２Ｂ、２Ｃ）を有していることを特徴とする、請求項１〜５のいずれか１項に記載の不揮発性記憶素子。
【請求項７】
上記電極（１、３）が、金属を含んでいることを特徴とする、請求項１〜５のいずれか１項に記載の不揮発性記憶素子。
【請求項８】
以下のａ)〜ｇ）の工程を含む不揮発性記憶素子の製造方法。
ａ）支持材（Ｔ）を供給する工程、
ｂ）補助層（Ｉ）を形成する工程、
ｃ）上記補助層（Ｉ）に窪み（Ｖ）を形成する工程、
ｄ）上記窪み（Ｖ）に第１導電材料を充填することにより、第１電極（１）を形成する工程、
ｅ）上記第１電極（１）に、少なくとも１つの電界増幅構造（４Ａ）を形成する工程、
ｆ）上記電界増幅構造（４Ａ）を備えた第１電極（１）上に、スイッチング材（２）を形成し、形成工程後、上記スイッチング材（２）に少なくとも２つの異なる導電状態（ＯＮ、ＯＦＦ）が広がり、上記スイッチング材（２）所定のプログラム電圧（Ｖschreib、Ｖloesch）を印加することにより、これらの導電状態を繰り返しスイッチング可能とする工程、および、
ｇ）上記スイッチング材（２）上に、第２導電性電極（３）を形成する工程。
【請求項９】
上記工程ａ）では、支持材（Ｔ）として半導体基板を用いることを特徴とする、請求項８に記載の方法。
【請求項１０】
上記工程ａ）では、窪み（Ｖ）の領域の支持材（Ｔ）に、ワード線（ＷＬ）を形成し、
前記ワード線（ＷＬ）が、第１電極（１）の材料とともに、抵抗接合またはダイオード接合（ＤＩ）を実現する材料を有するものであることを特徴とする、請求項８または９に記載の方法。
【請求項１１】
上記工程ａ）では、ソース／ドレイン領域（Ｓ／Ｄ）を備えた選択トランジスタ（ＡＴ）を、支持材（Ｔ）に形成し、
前記ソース／ドレイン領域（Ｓ／Ｄ）が、ビット線（ＢＬ）、および、第１電極（１）の端子領域をそれぞれ形成できることを特徴とする、請求項８または９に記載の方法。
【請求項１２】
上記工程ｂ）では、支持材（Ｔ）の全面に、絶縁層（Ｉ）を堆積することを特徴とする、請求項８〜１１のいずれか１項に記載の方法。
【請求項１３】
上記工程ｃ）では、
レジスト層をパターン形成し、
上記パターン形成されたレジスト層を用いて、補助層（Ｉ）の少なくとも一部を除去し、
上記レジスト層を除去し、さらに、
洗浄工程を行うことを特徴とする請求項８〜１２のいずれか１項に記載の方法。
【請求項１４】
上記工程ｃ）では、異方性エッチングにより、補助層（Ｉ）の少なくとも一部を除去することを特徴とする、請求項１３に記載の方法。
【請求項１５】
上記工程ｃ）では、窪み（Ｖ）として、溝または穴を形成することを特徴とする、請求項８〜１４のいずれか１項に記載の方法。
【請求項１６】
上記工程ｄ）では、窪み（Ｖ）の領域に、適切な凹部（ＶＶ）が生じるように、導電材料（１）を堆積することを特徴とする、請求項８〜１５のいずれか１項に記載の方法。
【請求項１７】
上記工程ｅ）には、
ｅ１１）異方性エッチング法により、少なくとも補助層（Ｉ）の表面まで、導電材料（１）を均一にエッチバックする工程、および、
ｅ１２）異方性エッチング法により、適切な凹部（ＶＶ）のほぼ下端領域まで、補助層（Ｉ）をエッチバックする工程が含まれることを特徴とする、請求項１６に記載の方法。
【請求項１８】
上記工程ｅ）には、
ｅ２１）平坦化法により、少なくとも補助層（Ｉ）の表面まで、導電材料（１）を除去する工程、および、
ｅ２２）選択的エッチング法により、所定量（ｄｌ）まで補助層（Ｉ）をエッチバックする工程が含まれることを特徴とする、請求項８〜１６のいずれか１項に記載の方法。
【請求項１９】
上記工程ｅ）には、
ｅ３１）エッチング法により、窪み（Ｖ）中の導電材料（１）を、少なくとも所定量（ｄ２）除去する工程、
ｅ３２）窪み（Ｖ）の領域に、適切な凹部（ＶＶ）が残るように、薄膜状の均一な導電層を形成する工程、
ｅ３３）異方性エッチング法により、少なくとも補助層（Ｉ）の表面まで、導電層（１）をエッチバックする工程、および、
ｅ３４）異方性エッチング法により、適切な凹部（ＶＶ）のほぼ下端領域まで、補助層（Ｉ）を、実質的にエッチバックする工程とを含むことを特徴とする、請求項８〜１６のいずれか１項に記載の方法。
【請求項２０】
上記工程ｆ）では、電界増幅構造（４；４Ａ、４Ｂ）を備えた第１電極（１）上に、１または複数の水素飽和アモルファス半導体層を堆積することを特徴とする、請求項８〜１９のいずれか１項に記載の方法。
【請求項２１】
上記工程ｇ）では、第２電極（３）として、Ｃｒ層、Ａｕ層、Ａｌ層、Ｃｕ層、ＮｉＣｒ層、Ａｇ層、Ｎｉ層、Ｍｏ層、Ｖ層、Ｃｏ層、Ｆｅ層、Ｗ層、または、Ｍｎ層を堆積することを特徴とする、請求項８〜２０のいずれか１項に記載の方法。
【請求項２２】
請求項１〜７のいずれか１項に記載の不揮発性記憶素子を複数備え、それら複数の不揮発性記憶素子がマトリックス状に配置された記憶素子構造であって、
上記不揮発性記憶素子が、列状に配置されたビット線（ＢＬ）および行状に配置されたワード線（ＷＬ）を介して駆動する、記憶素子構造において、
各不揮発性記憶素子は、
第１電極（１）が、ダイオード接合部（ＤＩ）を介して、半導体基板（Ｔ）に形成されたワード線（ＷＬ）と電気的に接続されており、
ビット線（ＢＬ）を形成する第２電極（３）が、補助層（Ｉ）の表面に、帯状にパターン形成されていることを特徴とする、記憶素子構造。
【請求項２３】
請求項１〜７のいずれか１項に記載の不揮発性記憶素子を複数備え、それら複数の不揮発性記憶素子がマトリックス状に配置された記憶素子構造であって、
上記不揮発性記憶素子が、列状に配置されたビット線（ＢＬ）および行状に配置されたワード線（ＷＬ）を介して駆動する、記憶素子構造において、
各不揮発性記憶素子は、
第１電極（１）が、抵抗接合部を介して、半導体基板（Ｔ）に形成されたワード線（ＷＬ）に電気的に接続されており、
ビット線（ＢＬ）を形成する第２電極（３）が、補助層（Ｉ）の表面に、帯状にパターン形成されていることを特徴とする、記憶素子構造。
【請求項２４】
請求項１〜７のいずれか１項に記載の不揮発性記憶素子を複数備え、それら複数の不揮発性記憶素子がマトリックス状に配置された記憶素子構造であって、
上記不揮発性記憶素子が、列状に配置されたビット線（ＢＬ）および行状に配置されたワード線（ＷＬ）を介して駆動する、記憶素子構造において、
各不揮発性記憶素子（ＳＥ）は、
制御層として用いられるワード線（ＷＬ）、および、第１ソース／ドレイン領域（Ｓ／Ｄ）として用いられるビット線（ＢＬ）を有する選択トランジスタ（ＡＴ）が、半導体基板（Ｔ）に形成されており、
上記選択トランジスタ（ＡＴ）の第２ソース／ドレイン領域（Ｓ／Ｄ）が、記憶素子（ＳＥ）の第１電極（１）に電気的に接続されており、
第２電極（３）の電位が、共通の電位であることを特徴とする記憶素子構造。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、不揮発性記憶素子とその製造方法、および記憶素子構造に関するものであり、特に、スイッチング材を有する不揮発性記憶素子に関するものである。このスイッチング材は、形成工程（Formierungs-Schritt）後に、少なくとも２つの異なる導電状態（Leitfaehigkeitszustaende）が実現され、スイッチング材２に所定のプログラム電圧が印加されることによって、これらの導電状態の切り替えを繰り返し行うことができる。
【０００２】
図１Ａ〜図１Ｃは、例えば特許明細書ＵＳ  ５,３６０,９８１に開示されているように、一般的な不揮発性記憶素子についての簡単な断面図、および、簡単なＵ‐Ｉ特性曲線を示している。
【０００３】
図１Ａによると、上記の不揮発性記憶素子は、第１電極１、第１電極１上に形成されたスイッチング材２、および、第２電極３を備えている。電極１と電極３とは接続されているため、電圧の印加により電界Ｅが生じる。スイッチング材２には、例えば、ｐ型にドープされた、水素飽和アモルファスシリコン半導体材料（水素化アモルファスシリコン）が含まれている。また、第１電極１には、例えば、導電材料（好ましくはＣｒ）が用いられる。また、第２電極３を適切に選択することにより、スイッチング材２に適した、アナログスイッチング動作、またはデジタルスイッチング動作を実現できる。図１Ａでは、例えば、この第２電極３の材料として、Ｖ、Ｃｏ、Ｎｉ、および、Ｔｂを用いると、アナログスイッチング動作を実現できる。一方、第２電極３の材料として、Ｃｒ、Ｗ、または、Ａｇを用いると、デジタルスイッチング動作を実現できる。
【０００４】
このような不揮発性記憶素子の特徴は、特に、必須の形成工程をまず第１に実行し、不揮発性記憶素子の本来の記憶特性を用いることができるようにすることである。
【０００５】
例えば、図１Ｂに見られる初期状態のＵ‐Ｉ‐特性直線は、形成電圧ＦＡを印加した場合のみ、図１Ｃの記憶装置特性曲線領域になる。この形成電圧ＦＡは、比較的高い電圧であり、通常、５〜３０ボルトである。図１Ｂでは、形成工程は形成電圧ＦＡ＝−２０Ｖで行われる。
【０００６】
したがって、、不揮発性記憶特性をもつ特性曲線領域（Kennlinienfeld）ＫＡが生じるのは、この形成工程の実施後、もしくは、この形成電圧ＦＡをスイッチング材２に印加した後だけである。不揮発性記憶特性とは、例えば、２つの伝導状態をもつことや特性曲線が分枝することであり、図１Ｃに示されるＯＮとＯＦＦである。図１Ｃに示す特性曲線領域ＫＡについては、電極材料としてＣｒ、およびスイッチング材２としてｐ型にドープされた水素飽和アモルファスシリコンを使用した。
【０００７】
図１Ｃのような上記形成工程後に得られた複雑な特性曲線領域ＫＡに基づいて、適切な作動電圧を印加することにより、実際の不揮発性記憶動作が実現できる。すなわち矢印の方向に移動する（durchfahren）導電状態のＯＮとＯＦＦとが実現できる。
【０００８】
つまり、例えば導電状態がＯＮであるスイッチング材２は、約２．５ボルトのプログラム電圧Ｖlｏｅschを印加することにより、再プログラミングすることができる。これにより、導電状態または特性曲線分枝ＯＮが、他の導電状態または特性曲線分枝ＯＦＦに切り替わる。同様に、例えばさらに−３Ｖのプログラム電圧Ｖschreibを印加することにより、該スイッチング材２は、再び導電状態ＯＮとすることができる。このように、特性曲線領域ＫＡでは、導電状態はＯＮになったりＯＦＦになったりすることができる（つまり、プログラミングを行うことができる）。ここで、各読み出し電圧Ｖleseは、プログラム電圧よりも低い（図１Ｃでは例えば１ボルト）。特性曲線領域ＫＡや１度プログラミングされた導電状態ＯＮおよびＯＦＦはこのようなスイッチング材２においては変わらない。従って、このようにして、読み出し電流を評価することにより、不揮発性記憶素子が得られる。
【０００９】
図２Ａは、スイッチング材に複数の積層が含まれた、他の従来の不揮発性記憶素子を示す簡単な断面図である。つまり、第１電極１の上に、例えばｐ型にドープされた、水素飽和アモルファスシリコン２Ａが形成されており、水素飽和アモルファスシリコン２Ａの上面は、ｎ型にドープされた水素飽和アモルファスシリコン層２Ｂによって接合されている。スイッチング材２の第２電極３側には、さらに、ドープされていない、水素飽和アモルファスシリコンが、さらに含まれている。これにより、いわゆるｐ‐ｎ‐ｉ構造が形成される。この構造の不揮発性記憶素子の利点は、ｐ型にドープされた半導体材料にとって電極材料はあまり重要ではないにもかかわらず、必須の形成工程に用いられる電圧が図１Ａのスイッチング材の電圧よりもさらに高いという点にある。従来、電圧については、不揮発性記憶装置を大量生産することが考慮に入れられていなかった。
【００１０】
図２Ｂは、前述と同様に、形成工程の実行後の簡単な特性曲線領域ＫＡを示している。この図から、異なる導電状態ＯＮとＯＦＦとの差がより大きいので、プログラミングが改善されることが分かる。
【００１１】
したがって、本発明の目的は、従来の半導体回路への集積を実現するために用いられる不揮発性記憶素子およびその製造方法、並びに、記憶素子構造を提供することである。特に、本発明の目的は、不揮発性記憶装置を動作させるために必要な形成工程を最適化することである。
【００１２】
本発明では、この目的を、不揮発性記憶素子に関しては特許請求項１を特徴とすることによって達成し、方法に関しては特許請求項８を特徴とすることによって達成する。また、記憶素子構造に関しては特許請求項２２〜２４を特徴とすることによって達成する。
【００１３】
特に、スイッチング材中の電界の強度を増幅するための少なくとも１つの電極に、少なくとも１つの電界増幅構造（Feldversterkerstruktur）を使用することにより、形成工程に必要ではあるが非常に高い電圧を著しく低減できる。これにより、これらの記憶素子を、従来の半導体回路（例えばＣＭＯＳ回路）に接続または組み合わせて形成できるようになった。
【００１４】
また、電界増幅構造は、スイッチング材内に突出した電極の突出部（例えば突端部、角部、または、エッジ（端部））であることが好ましく、角度は９０度以下であることが好ましい。このように、必要な電界ピーク（Feldspitzen）または電界の大きさを、集積された不揮発性記憶素子に特に簡単に形成することができる。
また、スイッチング材は、水素飽和アモルファス半導体材料からなり、多層構造を用いることもでき、電極は、金属材料からなることが好ましい。
【００１５】
不揮発性記憶素子の製造方法には、特に、補助層に窪みを形成する工程と、この窪みに第１導電材料を充填することにより、第１電極を形成する工程とが含まれているので、次の工程では、電界増幅構造を非常に簡単に形成することができる。
【００１６】
ここで、窪みの領域に適切な凹部が生じるように導電材料を堆積することが好ましく、異方性エッチング法によって、導電材料を少なくとも補助層の表面まで均一にエッチバックし、補助層を適切な凹部のほぼ下端領域までエッチバックすることが好ましい。これにより、第１電極に、鋭い突端部が形成され、電界が所望の大きさになり、したがって形成電圧が低減する。
【００１７】
これに代わるものとして、研磨工程によって、導電材料を少なくとも補助層の表面まで除去し、その後の選択的エッチング法によって、補助層を、所定量までエッチバックしてもよい。これにより、再び、第１電極には、非常に鋭い縁または角が得られ、電界は所望のように増幅または増大する。
【００１８】
また、別の方法では、エッチング法によって、窪みの中の導電材料を少なくとも所定量を除去する工程と、次に、窪みの領域に適切な凹部が生じるように、薄く、均一な導電層を形成する工程と、最後に、異方性エッチング法またはスペーサー法によって、導電層を少なくとも補助層の表面までエッチバックする工程とを行う。適切な凹部のほぼ下端領域まで異方性エッチング法によって補助層をエッチバックした後、スイッチング材の電界中に、スペーサー構造によって生じた電界増幅構造または電界の増大が再度得られる。これにより、必要な形成電圧を非常に低減できる。
【００１９】
また、記憶素子構造では、不揮発性記憶素子がマトリックス状に配置され、列状に配置されたビット線および行状に配置されたワード線を介して駆動する。ここで、記憶素子の各第１電極は、抵抗接合部またはダイオード接合部を介して、直接、半導体基板に形成される各ワード線と電気的に接続されており、ビット線を形成するための各第２電極が、半導体基板の表面に帯状にパターン形成されている。
【００２０】
これに代わるものとして、各不揮発性記憶素子の記憶素子構造において、制御層として用いられるワード線と第１ソース／ドレイン領域として用いられるビット線とを有する選択トランジスタを、半導体基板に形成できる。この配列では、選択トランジスタの第２ソース／ドレイン領域が、記憶素子の各第１電極に電気的に接続されている。これにより、同様に、集積度の高い新たな不揮発性記憶素子構造が得られる。
【００２１】
他の従属請求項に、本発明の他の好ましい実施形態の特徴を述べる。
【００２２】
次に、本発明を、実施例に基づいて図面を参照しながら詳述する。図１Ａ〜図１Ｃは、従来技術の不揮発性記憶素子を示す簡単な断面図および簡単なＵ‐Ｉ‐特性曲線領域である。図２Ａおよび図２Ｂは、従来技術の他の不揮発性記憶素子を示す簡単な断面図および簡単なＵ‐Ｉ‐特性曲線領域である。図３Ａ〜図３Ｃは、第１実施例の不揮発性記憶素子を示す簡単な断面図および簡単なＵ‐Ｉ‐特性曲線領域である。図４Ａおよび図４Ｂは、第２実施例の不揮発性記憶素子を示す簡単な断面図および簡単なＵ‐Ｉ‐特性曲線領域である。図５Ａ〜図５Ｅは、第３実施例の不揮発性記憶素子の製造における基本的な製造工程を示す、簡単な断面図である。図６Ａ〜図６Ｃは、第４実施例の不揮発性記憶素子の製造における基本的な製造工程を示す、簡単な断面図である。図７Ａ〜図７Ｄは、第５実施例の不揮発性記憶素子の製造における基本的な製造工程を示す、簡単な断面図である。図８Ａおよび図８Ｂは、第６実施例の記憶素子構造を示す簡単な等価回路図、および、第６実施例の不揮発性記憶素子を示す簡単な断面図である。図９Ａおよび図９Ｂは、第７実施例の記憶素子構造を示す簡単な等価回路図、および、第７実施例の不揮発性記憶素子を示す簡単な断面図である。図１０Ａおよび図１０Ｂは、第８実施例の記憶素子構造を示す簡単な等価回路図、および、第１０実施例の不揮発性記憶素子を示す簡単な断面図である。
【００２３】
以下に、簡単な不揮発性記憶素子を用いて、本発明を説明する。以下では、図１に記載の簡単な不揮発性記憶素子と、同一またはほぼ同じ層または部材には、同一の参照符号を付し、説明を省略する。また、特に指摘すべき点は、スイッチング材２が、同様の多層構造であってもよく、特に、種々のドーピングドープされたアモルファス半導体材料を含んでいてもよい点である。
【００２４】
〔第１実施例〕
図３Ａのように、第１実施例の不揮発性記憶素子ＳＥは、前述のように、スイッチング材２と、スイッチング材２に設けられた２つの導電性電極１・３とを含んでいる。導電性電極１・３に電圧を印加すると、スイッチング材２に電界Ｅを形成できる。ここでは、スイッチング材２は、特殊な性質を有している。すなわち、その性質は、上記形成工程の後、少なくとも２つの異なる導電状態が得られ、スイッチング材２に所定のプログラム電圧を印加することによって、それらの導電状態を繰り返しスイッチングできる（切換えることができる）ことである。
【００２５】
スイッチング材２としては、水素飽和アモルファスシリコン、または、対応する多層構造を用いることが好ましい。水素飽和アモルファスシリコンは、例えば、いわゆるグロー放電技術によって製造することができる。さらに、第１電極１および第２電極３は適当な導電材料を含んでいる。この導電材料は、金属を含有していることが好ましい。
【００２６】
第１電極１，第２電極３，およびスイッチング材２に適用可能な材料を、典型的に表にすると、以下のようになる。なお、基本的には、他の材料を用いてもよい。
【００２７】
【表１】
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【００２８】
スイッチング材２において生じるプロセスは、推定されているものの、従来、完全には解明されてこなかった。しかし、特に、アモルファスシリコンを用いた場合、所定の電圧を印加すると、スイッチング材中のアモルファス材料の内部に、導電性フィラメントまたは金属フィラメントが形成され、これらのフィラメントは、逆の電圧および／または逆の電流の供給により、破壊されるということが明らかになった。
【００２９】
本発明では、第１電極１または第２電極３の少なくとも一方が、スイッチング材２の電界Ｅの強度を増幅するための少なくとも１つの電界増幅構造４を備えている必要がある。図３Ａのように、第１電極１には、電界増幅構造４として、突端部４が形成されている。この突端部４は、スイッチング材２に広がる電界Ｅを著しく増幅させる。このような電界の増幅により、スイッチング材２に、電界ピークを生じさせる。この電界ピークは、特に冒頭部で述べた形成工程に対して有効に作用する。
【００３０】
したがって、図３Ｂのように、図３Ａに示した電界増幅構造４を備えた不揮発性記憶素子ＳＥでは、通常必要な約−２０Ｖの形成電圧ＦＡが、例えば約−５Ｖの形成電圧ＦＢに低減される。これにより、形成電圧ＦＡは、例えば従来のＣＭＯＳ半導体回路に利用できる程度の電圧領域となる。つまり、電界増幅構造４を不揮発性記憶素子に形成することにより、はじめて、この構成素子と、従来の半導体構成素子との集積が可能になる。なお、従来の半導体構成素子は、１０ボルト未満（好ましくは５ボルト未満）の電圧領域にて駆動する。したがって、この必要な作動電圧を発生させる駆動回路を簡略化できる。これにより、消費電力を著しく低減できる。
【００３１】
図３Ｃのように、不揮発性記憶素子ＳＥまたはそのスイッチング材２では、形成電圧ＦＢを著しく低減させる形成工程後に、特性曲線領域ＫＢが変化する。ここで、従来技術による特性曲線領域を、同様にＫＡと示す。その結果、第１電極１上に電界増幅構造４を形成することにより、形成電圧が低減されるだけではなく、スイッチング材２または不揮発性記憶素子ＳＥの特性曲線領域も変化させる。つまり、一方の電界が増幅した結果、負の電圧領域では、特性曲線領域がＫＡからＫＢに圧縮される。一方、正の電圧領域では、符号が逆であるため、特性曲線領域は、ＫＡからＫＢに広がる。
【００３２】
この結果、上記形成電圧を低減できるだけではなく、プログラム電圧ＶloeschおよびＶschreibをそれぞれの境界条件に適合させることができる。
【００３３】
〔第２実施例〕
図４Ａおよび図４Ｂは、第２実施例にかかる、簡略化した断面図およびＵ‐Ｉ‐特性曲線領域を示している。同一またはほぼ同じ層または部材には、同一の参照符号を付し、説明を省略する。
【００３４】
図４Ａのように、第１電極１に突端部４Ａが形成されているだけでなく、第２電極３に、電界増幅構造として、突端部４Ａに対向する突端部４Ｂが形成されている。これにより、電界を両方向（つまり、正および負の電圧）に増幅できる。同様に、不揮発性記憶素子ＳＥでは、この電界増幅構造４Ａおよび４Ｂにより、形成電圧が低減する。ここで、図４Ｂのように、正の電圧領域では、特性曲線領域をＫＡからＫＢに圧縮する。したがって、導電状態の書き込み、または、導電状態のＯＦＦからＯＮへの切換えのためのプログラム電圧Ｖschreibを低減できるだけではなく、不揮発性記憶素子ＳＥの消去、または、導電状態のＯＮからＯＦＦへの切換えのためのプログラム電圧Ｖloeschも低減できる。さらに、スイッチング材２または不揮発性記憶素子ＳＥでは、不揮発性記憶装置を動作させるための形成電圧ＦＢを著しく低減できるとともに、電界増幅構造によって、特性曲線領域を適合させることができ、特に書き込み電圧および消去電圧を必要な価に低減できる。このようにして、作動電圧を著しく低減し、電力消費量を著しく改善した、全く新しい不揮発性記憶素子を実現できる。
【００３５】
第１および第２実施例では、電界増幅構造として、第１電極１および／または第２電極３に突端部を形成した。しかし、これらの突出部がスイッチング材２に突き出し、その中で電界Ｅの強度を少なくとも局部的に増幅する限り、同じ方法で、電極１・３の他の突出部（例えば、形成されたエッジまたは角）も電界増幅構造として使用することができる。電極１・３の突端部、エッジ、または、角の角度が、鋭角（つまり、９０度以下の角度）であることが好ましい。これにより、局部の電界ピーク（lokale Feldspitzen）を特に簡単に実現できる。電界ピークを特に簡単にコストをかけずに実現するために、特に、次に記載する方法が用いられる。
【００３６】
〔第３実施例〕
図５Ａ〜図５Ｅは、第３実施例にかかる不揮発性記憶素子を製造する場合の、基本的な製造工程を示す簡単な断面図である。参照符号が同じものについては、同じまたはほぼ同じ層または部材を示し、以下では記載を省略する。
【００３７】
図５Ａによれば、初めに、支持材Ｔの上に補助層Ｉを形成し、その中に窪みＶを形成する。支持材Ｔには、半導体基板（Ｓｉ）を使用することが好ましい。この基板には、例えば、ＳＴＩ法（シャロートレンチ分離）およびドーピングウェル（Dotierwannen）によって活性領域がすでに形成されており、および／または、半導体構成素子がすでに完全に、または、部分的に完成した状態で存在している。好適なシリコン半導体基板に加えて、もちろん、ＳＯＩや酸化シリコンのような他の支持材を用いることもできる。
【００３８】
また、補助層Ｉとして、誘電層または絶縁層を支持材Ｔの全面に堆積し、この層に窪みＶを形成することが好ましい。また、これ以外の材料を使用してもよいし、導電材料でもよい。
【００３９】
窪みＶ（例えば、補助層Ｉ中の溝（トレンチ）または穴のこと）を形成するとき、例えば、絶縁層（図示せず）は形成され、その後、従来のフォトリソグラフィー法によってをパターン形成される。そして、この絶縁層（図示せず）を用いて補助層Ｉの少なくとも一部分を除去し、図５Ａによれば、補助層Ｉを支持材Ｔまで完全に除去する。この結果、窪みＶとして深い溝（トレンチ）または深い穴が生じる。最後に、絶縁層を除去し、不純物が発生した場合には、不純物を除去するための洗浄工程（後処理）を行う。特に、この窪みを形成するために、例えば反応性イオンエッチング（ＲＩＥ、Reactive Ion Etch）のような異方性エッチングを行うことにより、窪みＶの壁をほぼ垂直にすることができる。
【００４０】
図５Ｂによれば、次の工程では、窪みＶに、第１電極１を形成するための第１導電材料を充填する。ここで、例えば、堆積した材料１の窪みＶの領域に適切な凹部ＶＶが生じるように、化学蒸着法（ＣＶＤ、Chemical Vapor Deposition）により、補助層Ｉの表面に金属（例えばタングステン）を蒸着させる。
【００４１】
上述したように、第１電極１の導電材料として、材料を上記の表から選択してもよいし、他の方法によって形成してもよい。
【００４２】
図５Ｃによれば、次の製造工程では、導電材料１を、少なくとも補助層Ｉの表面まで均一に（konformal）（つまり、開始表面（Ausgangsoberflaeche）と同じ強さで）除去する。ここで、特に、エッチバック工程として異方性エッチング工程を行うことにより、図５Ｃに示した第１電極１用の構造が得られる。その結果、適切な凹部ＶＶはそのままの形状をとどめるか、あるいは、窪みＶに変わる。
【００４３】
図５Ｄによれば、次に、第１電極１の電界増幅構造として突端部４Ａが得られ、補助層Ｉの上に十分に突き出るように、補助層Ｉを除去する。補助層を適切な凹部ＶＶのほぼ下部の領域までエッチバックすることが好ましい。これにより、突端部またはエッジまたは角（トレンチの場合）を効果的に形成できる。このような補助層Ｉの除去形成工程は、再び、第１電極１の材料に対して選択的な異方性エッチバック工程であることが好ましい。
【００４４】
最後に、図５Ｅによれば、中に電界増幅構造４Ａを備えた第１電極１の上に、スイッチング材２を形成する。スイッチング材の材料として、再び、上記の表に示した材料または多層構造を使用してもよいが、飽和水素アモルファスシリコンまたはそれに相当する多層を形成することが好ましい。
【００４５】
不揮発性記憶素子ＳＥを完成するために、最後に、スイッチング材２の表面に第２導電電極３を形成する。再び、基本的には上記の表に挙げた材料を用いる。次に、それぞれの使用方法に応じて、第２導電電極３の平坦化および／またはパターン形成を行ってもよい。
【００４６】
例えば、第２電極３の形成を、金属を含有した層を堆積することにより行う。
【００４７】
〔第４実施例〕
図６Ａ〜図６Ｃは、第４実施例にかかる不揮発性記憶素子を製造する場合の基本的な製造工程を示す簡単な断面図である。ここで、参照符号が同じものについては、同じまたはほぼ同じ層または部材を示し、以下では記載を省略する。
【００４８】
第４実施例では、再び、第３実施例の図５Ａおよび図５Ｂの準備段階の製造工程を行う。この点について明確に記載する。
【００４９】
図６Ａによれば、この第４実施例では、第１電極１（図５Ｂ参照）を形成するための第１導電材料を窪みＶに充填した後、初めに、導電材料１を除去するための平坦化方法を、少なくとも補助層Ｉの表面まで行う。好ましくは、タングステン層１に化学機械研磨（ＣＭＰ、Chemical Mechanical Polishing）を施す。これにより、図６Ａに示した断面図が得られる。
【００５０】
図６Ｂによれば、次に、補助層Ｉを所定量ｄ１まで除去する。ここで、例えば、第１電極１とそこに形成された、電界増幅構造としてのエッジ４Ａとを露出させるために、選択的エッチバック工程を行う。
【００５１】
図６Ｃによれば、第３実施例では再び、補助層Ｉと第１電極１との表面にスイッチング材２を形成し、最後に、その上に第２導電電極３を形成する。これにより、形成電圧を低減した不揮発性記憶素子が得られる。電界増幅構造は、ここでは、第１電極１の直角のエッジ４Ａである。スイッチング材２と第２電極３との形成工程を考慮した点は、第３実施例にて明確に言及する。
【００５２】
〔第５実施例〕
図７Ａ〜図７Ｄは、第５実施例にかかる不揮発性記憶素子を製造する場合の、基本的な製造工程を示す簡単な断面図である。ここで、図１〜図６と同様に、参照符号が同じものについては、同じまたはほぼ同じ層または部材を示し、以下では記載を省略する。
【００５３】
図７Ａによれば、例えば図５Ａおよび図５Ｂまたは図６Ａに示されているような準備段階の工程後、初めに、窪みＶに位置する第１電極の所定量（ｄ２）の導電材料１を除去する。好ましくは、ここでは、導電層１をエッチバックするための従来のエッチング法を使用する。
【００５４】
図７Ｂによれば、次に、窪みＶの領域に適切な凹部ＶＶが残るように、薄い均一な導電層を形成する。好ましくは、均一（つまり、基準表面に対して同じ厚さ）に形成された層は、第１導電材料１と同じ材料からなる。しかし、他の導電材料を供給してもよい。この結果、第１電極は多層構造になる。
【００５５】
図７Ｃによれば、次に、異方性エッチング工程により、均一に形成された導電層またはその下に位置する導電層を、少なくとも補助層Ｉの表面まで、除去、または、エッチバックする。これにより、突端部４Ａが得られる。第１電極１に突端部４Ａを形成するために、図７Ｂおよび図７Ｃでは、従来のスペーサー方法を行うことが好ましい。
【００５６】
図７Ｄでは、再び、図６Ｂおよび図６Ｃに記載した製造工程を行う。ここで、例えば異方性エッチング法により、補助層Ｉを適切な凹部ＶＶのほぼ下部領域までエッチバックし、次に、スイッチング材層２および第２電極３を形成する。繰り返しを避けるために、上記実施例の記載については、ここでは省略する。
【００５７】
このようにして、非常に簡単な製造工程により、電界増幅構造を備えた不揮発性記憶素子ＳＥが得られ、その結果、特に、いわゆる形成電圧が著しく低減される。
【００５８】
次に、不揮発性記憶装置を実現する上述の不揮発性記憶素子を用いて形成できる通常の記憶素子構造について、例証的に挙げる。
【００５９】
〔第６実施例〕
図８Ａは、図８Ｂの簡単な断面図に示したような、第６実施例にかかる不揮発性記憶素子を用いた場合の記憶素子構造を示す簡単な等価回路図である。
【００６０】
図８Ｂによれば、例えば半導体材料を有する支持材Ｔには、ワード線ＷＬが、例えばトレンチ絶縁ＳＴＩ（Shallow Trench Isolation）を用いて互いに絶縁または分離しているドーピング領域を貫いて形成されている。他の記憶素子構造は、第３実施例にかかる記憶素子構造と同じである。ここで、第１電極１の材料は、この材料がワード線ＷＬまたはドーピング領域とともにダイオード接合またはショトキーダイオードを構成するように、選択されている。
【００６１】
図８Ａは、マトリックス状に配置された複数の不揮発性記憶素子ＳＥと列状に配置されたビット線ＢＬ１、ＢＬ２等および行状に配置されたワード線ＷＬ１、ＷＬ２等を介して駆動できるダイオードＤＩとを備えた、記憶素子構造を示している。ここで、第１電極１は、各ダイオード接合またはダイオードＤＩを介して、半導体基板Ｔにそれぞれ形成されたワード線と電気的に接続されており、各ビット線ＢＬを構成するための各第２電極３が、補助層Ｉの表面に帯状にパターン形成されている。この結果、形式電圧を低くすることのできる非常に高い集積密度を有する、記憶素子構造が得られる。
【００６２】
〔第７実施例〕
図９Ａは、図９Ｂの簡単な断面図によって示すように、第７実施例にかかる不揮発性記憶素子を使用する場合の記憶素子構造を示す簡単な等価回路図である。ここで、参照符号が同じものについては、図８に示したような同じまたはほぼ同じ層または部材を示し、以下では記載を省略する。
【００６３】
図９Ｂによれば、各不揮発性記憶素子は、抵抗接合部またはオームの抵抗部（ohmschen Widerstand）を介して各導電ワード線ＷＬと直接的に電気的に接続されている第１電極１と、再び、ビット線ＢＬを形成するために補助層Ｉの表面に帯状にパターン形成されている各第２電極３とからなる。
【００６４】
〔第８実施例〕
図１０Ａは、図１０Ｂの簡単な断面図に示したような、第８実施例にかかる不揮発性記憶素子を用いた記憶素子構造を示す簡単な等価回路図である。ここで、参照符号が同じものについては、図８および図９に示したような同じまたはほぼ同じ層または部材を示し、以下では記載を省略する。
【００６５】
各不揮発性記憶素子ＳＥの記憶素子構造が図１０Ｂに示した断面図のような構造である場合、制御層として機能するワード線ＷＬと第１ソース／ドレイン領域Ｓ／Ｄとして機能するビット線ＢＬとを備えた選択トランジスタＡＴが、半導体基板Ｔに形成されている。選択トランジスタＡＴの第２ソース／ドレイン領域Ｓ／Ｄは、不揮発性記憶素子ＳＥの各第１電極１に接続されており、各第２電極３の電位は共通の基準電位（例えば共通のソース）である。再び、一定の使用領域に特に簡単に実現される、所要面積が最小で形成電圧が著しく低い記憶素子構造が、生じる。直列の（seriellen）選択トランジスタを加えると、周知のように、信号対雑音比が著しく改善される。その結果、セルアレイまたはセル領域を非常に大きく形成することができる。
【００６６】
上述したように、本発明を、選択された材料に基づいて（特にスイッチング材としての飽和水素アモルファスシリコンに基づいて）説明してきたが、これらの材料に限定されるものではなく、また、少なくとも２つの異なる導電状態を有する不揮発性記憶素子を実現するための他の材料を用いてもよい。
【図面の簡単な説明】
【００６７】
【図１Ａ】従来技術の不揮発性記憶素子を示す簡単な断面図および簡単なＵ‐Ｉ‐特性曲線領域である。
【図１Ｂ】従来技術の不揮発性記憶素子を示す簡単な断面図および簡単なＵ‐Ｉ‐特性曲線領域である。
【図１Ｃ】従来技術の不揮発性記憶素子を示す簡単な断面図および簡単なＵ‐Ｉ‐特性曲線領域である。
【図２Ａ】従来技術の他の不揮発性記憶素子を示す簡単な断面図および簡単なＵ‐Ｉ‐特性曲線領域である。
【図２Ｂ】従来技術の他の不揮発性記憶素子を示す簡単な断面図および簡単なＵ‐Ｉ‐特性曲線領域である。
【図３Ａ】第１実施例の不揮発性記憶素子を示す簡単な断面図および簡単なＵ‐Ｉ‐特性曲線領域である。
【図３Ｂ】第１実施例の不揮発性記憶素子を示す簡単な断面図および簡単なＵ‐Ｉ‐特性曲線領域である。
【図３Ｃ】第１実施例の不揮発性記憶素子を示す簡単な断面図および簡単なＵ‐Ｉ‐特性曲線領域である。
【図４Ａ】第２実施例の不揮発性記憶素子を示す簡単な断面図および簡単なＵ‐Ｉ‐特性曲線領域である。
【図４Ｂ】第２実施例の不揮発性記憶素子を示す簡単な断面図および簡単なＵ‐Ｉ‐特性曲線領域である。
【図５Ａ】第３実施例の不揮発性記憶素子の基本的な製造工程を示す、簡単な断面図である。
【図５Ｂ】第３実施例の不揮発性記憶素子の基本的な製造工程を示す、簡単な断面図である。
【図５Ｃ】第３実施例の不揮発性記憶素子の基本的な製造工程を示す、簡単な断面図である。
【図５Ｄ】第３実施例の不揮発性記憶素子の基本的な製造工程を示す、簡単な断面図である。
【図５Ｅ】第３実施例の不揮発性記憶素子の基本的な製造工程を示す、簡単な断面図である。
【図６Ａ】第４実施例の不揮発性記憶素子の基本的な製造工程を示す、簡単な断面図である。
【図６Ｂ】第４実施例の不揮発性記憶素子の基本的な製造工程を示す、簡単な断面図である。
【図６Ｃ】第４実施例の不揮発性記憶素子の基本的な製造工程を示す、簡単な断面図である。
【図７Ａ】第５実施例の不揮発性記憶素子の基本的な製造工程を示す、簡単な断面図である。
【図７Ｂ】不揮発性記憶素子の基本的な製造工程を示す、簡単な断面図である。
【図７Ｃ】不揮発性記憶素子の基本的な製造工程を示す、簡単な断面図である。
【図７Ｄ】不揮発性記憶素子の基本的な製造工程を示す、簡単な断面図である。
【図８Ａ】第６実施例の記憶素子構造を示す簡単な等価回路図、および、第６実施例の不揮発性記憶素子を示す簡単な断面図である。
【図８Ｂ】第６実施例の記憶素子構造を示す簡単な等価回路図、および、第６実施例の不揮発性記憶素子を示す簡単な断面図である。
【図９Ａ】第７実施例の記憶素子構造を示す簡単な等価回路図、および、第７実施例の不揮発性記憶素子を示す簡単な断面図である。
【図９Ｂ】第７実施例の記憶素子構造を示す簡単な等価回路図、および、第７実施例の不揮発性記憶素子を示す簡単な断面図である。
【図１０Ａ】第８実施例の記憶素子構造を示す簡単な等価回路図、および、第１０実施例の不揮発性記憶素子を示す簡単な断面図である。
【図１０Ｂ】第８実施例の記憶素子構造を示す簡単な等価回路図、および、第１０実施例の不揮発性記憶素子を示す簡単な断面図である。
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【図１Ｂ】
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【図３Ｂ】
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【国際調査報告】
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