(57)【要約】３端子低電圧PWMコントローラチップは、動作用バイアス電流供給および、制御されるべき電気回路の出力パラメータに関連した帰還制御信号を受け取るための第１の端子と、電気回路のデューティサイクルを制御するために、デジタル幅変調制御パルスを与える出力スイッチに接続された第２の端子と、グランド接続の第３の端子と、第２の端子と第３の端子間の電流および、デジタル出力スイッチを制御するための帰還制御値に応答するクロック制御のパルス幅変調回路と、動作用バイアス電流供給から帰還制御信号を分離する帰還信号分離回路とを含む。起動回路も含む。
2005520474.tif 000002
【特許請求の範囲】
【請求項１】
単一の集積回路(IC)で実施される３端子低電圧パルス幅変調(PWM)コントローラであり、
(a) 動作用バイアス電流供給および、PWMコントローラにより制御される電気回路の出力パラメータに関連した帰還制御信号を受け取るための第１の端子と、
(b) 電気回路のデューティサイクルを制御するために、制御パルス速度にて、デジタル幅変調制御パルスを与えるデジタル出力スイッチに接続された出力ノードを与える第２の端子と、
(c) グランド接続を与える第３の端子と、
(d) 前記第２の端子と前記第３の端子間の電流および、制御パルス速度にて、デジタル出力スイッチにより出力された幅変調パルスを制御するための帰還制御値に応答するクロック制御のパルス幅変調回路と、
(e) 動作用バイアス電流供給から帰還制御信号を分離する帰還信号分離回路とを備える３端子低電圧PWMコントローラ。
【請求項２】
第２の端子と第３の端子の間に流れる電流を電圧として検知するために、デジタル出力スイッチおよび接地端子と直列の電流検知抵抗を含む請求項１記載の３端子低電圧PWMコントローラ。
【請求項３】
動作用バイアス電流供給が第１の端子に現れるまで、始めに第２の端子を第１の端子に接続しておくための起動回路を更に備える請求項１記載の３端子低電圧PWMコントローラ。
【請求項４】
前記起動回路は、前記第２の端子から第１の端子への電気的導電パス内の第１のトランジスタおよびダイオードを含み、そして前記第１のトランジスタをターンオフさせるために、動作用バイアス電流供給の存在に応答する制御回路を有する請求項３記載の３端子低電圧PWMコントローラ。
【請求項５】
前記制御回路は、前記第１のトランジスタのゲート電極を制御するための第２のトランジスタを含み、前記第２のトランジスタは、前記第１の端子での動作用バイアス供給の存在に応答する論理回路によって制御される請求項４記載の３端子低電圧PWMコントローラ。
【請求項６】
前記論理回路は、前記第１の端子での電圧レベルを基準高電圧レベルと比較する高電圧比較器および、前記高電圧比較器によりリセットされるラッチを含み、前記ラッチは前記第２のトランジスタのゲート電極を直接制御する請求項５記載の３端子低電圧PWMコントローラ。
【請求項７】
前記論理回路は、追加的に、前記第１の端子での電圧レベルを基準低電圧レベルと比較する低電圧比較器を含み、前記ラッチは、背下記前記第１のトランジスタをターンオンし、前記第２の端子から第１の端子への導電パスを再確立するために、前記低電圧比較器によりセットされる請求項６記載の３端子低電圧PWMコントローラ。
【請求項８】
電気回路の回路ボード上へのスルーホール装着のために、３本リードの小型プラスチックパッケージ内にカプセル化され、第１のリードは、第１の端子に対応し、第２のリードは、第２の端子に対応し、第３のリードは、第３の端子に対応する請求項１記載の３端子低電圧PWMコントローラ。
【請求項９】
前記電気回路は、コモンゲートモードに形成されたスイッチングFETを有するスイッチング電源を備え、前記第２の端子は前記スイッチングFETのソース電極に接続する請求項１記載の３端子低電圧PWMコントローラ。
【請求項１０】
前記電気回路は、DC/DCのスイッチングブーストコンバータを備え、前記第２の端子はエネルギーを蓄えているインダクタをグランドへ分路するために接続される請求項１記載の３端子低電圧PWMコントローラ。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
関連出願にクロスする文献
この出願は、本発明の譲受人に譲渡された、本出願と同一日に出願された、タイトル名“CMOS デジタルパルス幅変調コントローラ”の同時継続中のU.S. 特許出願 No. 10/099,703 に関し、それの開示を参考のためにここに取り込む。
【０００２】
発明の背景
発明の分野  この発明はパルス幅調整(PWM)コントローラに関係する。特にこの発明は、オフラインのスイッチング電源、DC-DCブーストコンバータまたはモータコントローラのごとき、電子回路内のスイッチング要素に電源を供給するための３端子、低電圧パルス幅変調器(PWM) コントローラの集積回路(IC)に関する。
【０００３】
発明への序論
例えば充電用セル、および、娯楽ユニット、PDAおよび携帯電話のようなポータブルの消費者器具の中で使用されるバッテリーのような低パワー・アプリケーション用の廉価なオフ・ライン・スイッチング電源のコスト、サイズおよびパワー消費を最小限にすることは非常に望ましい。これらの望ましい目標を達成する１つの方法は、デューティサイクルでスイッチ制御されるパワー電源を制御してパルス幅変調(PWM)を実現するために、２重ライン(DIP)又は３ピンによる標準のパッケージ内で１つあるいはいくつかの集積回路を使用することである。
【０００４】
PWMでスイッチ制御される電源は、コントローラは、典型的にはスイッチング電源の出力電圧を規制するように設計されている。PWMに切り替えられた電源は、正確な基準電圧と実際の出力電圧を比較することにより派生した誤差電圧によって制御される、可変パルス幅を要求する。パルス幅のスイッチング間隔も、最小および最大の期間内にあるように強要されるに違いない。これらの制約は、正確なPWM電源あるいはモータ駆動運転のために課される。
【０００５】
従来の３ピンPWMコントローラ集積回路(IC)の１つの例は、米国の特許 5,313,381で見つかる。この従来のアプローチは、その時間で満足であったように思われている一方、それはいくつかの欠点を持つ。最初に、それはバイポーラとMOS技術を使用し、したがって組立てプロセスに複雑さが加わる。第２に、それは内蔵の高電圧用のパワー・スイッチング電界効果トランジスタ(FET)を含む。高電圧用のスイッチングFETは、チップ・エリアのおよそ半分を占め、そして、他の回路のために残りのエリアが制限される。高電圧用のスイッチングFETがオンチップであるので、回路のスイッチング動作の間に、チップに存在する高電圧用の振動を提供するために、チップ設計および組立て時に、特別のステップが後に続くに違いない。さらに、高電圧用のスイッチングFETは、外部の熱シンクへ熱を導くこと以外に、沿面距離の要求に合致できる比較的大きなICパッケージ(ヒートシンクタブを有するTO-220 ３端子パッケージのごとき)を要求する。また、FETは、外部熱消費構造に関係のない従来のアプローチによるスイッチング電源でスイッチングできる実際的なパワー量を結局制限する熱消費の限界を持つ。更に、電圧が起動時にスイッチング電源の２次側で利用できないので、１次側の起動電圧を得るために、従来のアプローチにおいて、高電圧用のFET構造内に特別の低電圧タップを備え、使用されなくてはならない。
【０００６】
したがって、先行技術のアプローチの制限および欠点を克服する方法の適用に依存する、様々に利用可能な低コストのICパッケージでパッケージ化された低コスト、低電圧のPWMコントローラICに対して未解決の要求が残る。
【０００７】
発明の概要
この発明の一般的な目的は先行技術の制限および欠点を克服する３端子の廉価な低電圧用のPWMコントローラIC構造を提供することである。
【０００８】
この発明の別の目的は、高電圧用のスイッチングトランジスタのような外部の電流調整回路素子の電源を提供するために低電圧用のPWMコントローラICを提供することである。
【０００９】
この発明の別の目的は、周囲外部への高電圧絶縁およびが外部への過度の熱伝導を要求せず、したがって３端子パッケージを含む様々な低コストプラスチックパッケージでパッケージ化されてもよい低電圧用のPWMコントローラICを提供することである。
【００１０】
この発明の別の目的は、この発明の低電圧用のPWMコントローラICを使用するために形成された、スイッチング電源の１次側の幾何学的形態を有効に提供することである。
【００１１】
現在の発明の別の未来的は付加的な高電圧用の装置を要求せずに、この発明のPWMコントローラを起動するために、初期の起動パワーを提供するオンチップの起動回路を提供することである。
【００１２】
この発明の別の目的は、低電圧IC組立てプロセスを採用した集積回路として実施されてもよいPWMコントローラを提供することである。
【００１３】
この発明の他の１つの目的は、外部の電気的な回路を制御する、内部スイッチング電流と同様に出力電圧の帰還のような、幅変調制御パルスを開発する際に、多くの誤差パラメータに応答する３端子低電圧用のPWMコントローラICを提供することである。
【００１４】
この発明の原理によると、３端子低電圧用のパルス幅調整(PWM)コントローラは単一の集積回路(IC)で具体化される。その回路は、デジタルPWMコントローラによって制御される電気的な回路の出力パラメータに関連づけられて、操作用バイアス電流源および帰還制御信号を受け取るために入力ノードを提供する第１の端子と、回路は、電気的な回路のデューティサイクルを制御するためにパルス速度でデジタル幅変調の制御パルス(これは帰還制御値に関連して幅変調される)を提供するデジタル出力スイッチに接続された出力ノードを提供する第２の端子と、グランド接続を提供する第３の端子と、第２の端子と第３の端子の間の電流および制御パルス速度でデジタル出力スイッチを制御するための帰還制御値に反応する計測されたパルス幅調整回路と、操作用バイアス電流供源から帰還制御信号を分けるために帰還信号分離回路類、より好ましくは、電圧として第２の端子と第３の端子の間の電流を、電圧として検知するために、デジタル出力スイッチと接地端子と直列の電圧検知用抵抗器を含む。
【００１５】
この発明の１つの態様として、低電圧用のPWMコントローラICは、第１の端子に接続された外部記憶コンデンサを充電するために、最初に第２の端子に電圧が存在するように、動作用バイアス電流の供給が第１の端子に現れるまで、最初に第２の端子を第１の端子に接続するために起動回路を含む。その起動回路は、最も好ましくは、第２の端子から第１の端子電導パスに第１のトランジスタおよびダイオードと、第１のトランジスタのゲート電極を制御するための第２のトランジスタとを含み、前記第２のトランジスタは、第１の端子での操作用バイアスの電流供給に応答する論理回路によって制御される。その論理回路は、好ましくは、参照用高電圧用のレベルと第１の端子での電圧レベルを比較するための高電圧用の比較器、および、前記高電圧用の比較器によってリセットされるラッチ(これは第２のトランジスタのゲート電極を直接制御する)を含む。その論理回路は、さらに、参照用低電圧レベルと第１の端子での電圧レベルを比較するために低電圧比較器を含んでもよく、その結果、低電圧状態が第１の端子に現れたことが検知された場合、そのラッチは、第１のトランジスタをターンオンさせ、かつ、第２の端子から第１の端子への電導パスを確立するために、低電圧比較器によってセットされる。
【００１６】
この発明の別の態様として、３端子低電圧用のPWMコントローラは、電気的な回路の回路ボードへのスルーホールへの設置のために、３つリードのT0-92小型プラスチックパッケージに封入される。第１のリードは第１の端子に対応し、第２のリードは第２の端子に対応し、そして第３のリードは第３の端子に対応する。
【００１７】
この発明のもう１つの態様として、電気的な回路は、コモンゲートのモードのスイッチングN-チャンネルFETを有するスイッチング電源である。この構成では、第２の端子が、スイッチングFETのソース電極に直接接続する。
【００１８】
この発明のもう１つの態様では、電気的な回路は、DC/DCスイッチングのブーストコンバータであり、第２の端子は、エネルギー格納インダクタにそらすために接地される。
【００１９】
この発明のこれらおよび他の目的、利点、態様および特徴は、次の図面と共に示された好ましい実施例の詳細な記述を考察することにより、より完全に理解され、評価されるであろう。
【００２０】
発明の詳細な説明
図１は、オフラインのスイッチング電源、および、２次側から受け取った帰還および、例えば、１次側の外部の高電圧用のスイッチング電界効果トランジスタ(FET)を流れるソース電流に基づき電源の１次側にソースモードのPWM制御を提供する、低電圧PWMコントローラIC １０を示す。
【００２１】
図１で示されるように、高電圧PWMコントローラICは４つの接続端子４５、４６、４７および４８を持っているが、例えば、図３で示されるように、３つの端子配置で使用することができる。バイアス・ピン４７は、パワー・アップ中に、および正常な動作中にバイアスパワーをIC１０に印加する。パワー・アップ中に、起動バイアス、そして過/不足電圧(U/V)の論理回路４２は、バイアス・ピンに外部の高電圧用のスイッチングFET １２４のソースを接続し、それに接続されたコンデンサ１４３を充電する(図２および３を参照)。バイアス・ピン４７でのバイアス電圧が、IC１０を動作するのに必要な最小のしきい値電圧に達した場合、PWMパルスが生成され、また、外部の高電圧用のMOSFET １２４はスイッチングを開始し、パワーを巻線１１０およびトランスのコアを通じて２次巻線１１２と３次巻線１１３に供給し、この３次巻線１１３は、整流器１４１および平滑コンデンサ１４３を通じてバイアス・ピンにバイアス電圧を供給する。一旦、最小のしきい値電圧に到達すれば、起動用の回路４２は無効になる。低電圧PWM IC１０によって必要とされる基準および動作用の電圧はすべて、バイアス・ピン４７で供給されたバイアスパワーに由来する。
【００２２】
図１で例証されるように、オフラインのスイッチング電源１００は、適切なコネクタかコネクタ構成によって商用ACパワー網からエネルギーを受け取る。ヒューズ１０２は故障状態から電源１００を保護する。全波のダイオード・ブリッジ１０４は、入力のACパワーを脈流DCに整流し、そして、フィルタ・コンデンサ１０６はACリプルを低下させる。生じたDC電圧は、グランドと、例えば降下用トランス１０８の一次巻線１１０との間に印加される。降下用フライバックコンバータが図１の例で示されているが、昇圧用トランス器、SEPIC(シングル・エンディド・プライマリ・インダクタンス・コンバータ)、ブーストコンバータ、又は反転用コンバータまたは、跳ね上げ(buck)コンバータにパワーを供給できる。これらはPWMパワー供給の分野で周知である。
【００２３】
上で気付くように、トランス１０８はさらに、ダイオード整流器１１４、格納コンデンサ１１６、出力フィルタ・インダクタ１１８および出力フィルタ・コンデンサ１２０に供給する２次巻線１１２を含む。これらのコンポーネントは、電源１００の２次側を含む。電源１００の１次側は典型的なオフラインのスイッチング電源におけるAC電圧ラインあるいはメインに直接接続されるので、２次側は１次側から適切な電圧絶縁レベルあるいは耐圧、典型的に3000ボルトピークで絶縁されなくてはならない。２次側のグランドは、１次側のグランドに接続されない。また、１次側のグランドと２次側のグランドを区別するために、異なるグランドのシンボルが図１で用いられている。
【００２４】
高電圧用のMOSスイッチングトランジスタ１２４(それはこの例においてはスイッチング電源１００による高電流の供給を可能にするためにPWMコントローラチップ１０の外部にある)は、１３ＯkHzのような予め決定された比較的高い周波で、スイッチングトランスの１次巻線に流れる電流を交互にオン、オフする。高電圧用トランジスタは、高電圧用スイッチングの適用の場合のみ必要で、低電圧用の適用では、恐らく外部の高電圧用トランジスタ１２４は不要である。スナバー回路１２８は、逆降伏時の過電圧スパイクからスイッチングトランジスタ１２４を保護し、そうでなければ１次巻線１１０を保護する。トランジスタ１２４のデューティサイクルは、規制された出力電圧および電流で、２次巻線に取り付けられた負荷に電気的なエネルギーを供給する際に、電源１００の動作を正確に規制するために調整される。
【００２５】
この発明の態様では、低電圧用のPWMコントローラIC１０は、高電圧用のスイッチング・トランジスタ１２４のソース制御を提供する。PWMコントローラ１０のこの構成では、高電圧用のスイッチングトランジスタ１２４は、電源１００内で接続され、コモンゲートにて、ソースがスイッチングされる。この配置では、PWMコントローラIC１０の動作により、トランジスタ１２４のソース電圧が、ゲート電圧より少し低い電圧とグランド電圧との間で切り替えられ、低電圧PWMコントローラIC１０の使用を可能にする。高電圧用のスイッチングトランジスタ１２４用のゲート・バイアス電圧は、１次側グランド電位に対して公称の低電圧、例えばツェナーダイオード１２５によって、１２５ボルトが確立される。ツェナーダイオード１２５を逆(規制)導電にするバイアス電圧は、整流された高電圧DCが例えば抵抗１２７を通じて得られる。コンデンサ１２６は、ツェナーダイオード１２５の逆降伏特性によって確立されたDCゲート電圧をさらに平滑にする。例えば、したがって、図１のソース制御の構成では、PWMコントローラIC１０は、０とプラス１５ボルトの間のみスイッチされる。
【００２６】
図１で示されるように、１次側のCMOSデジタルPWMコントローラIC１０は、外部の高電圧用のスイッチングトランジスタ１２４と直列に、幅変調パルスによって制御され、１次側グランドへ電流を流す低電圧スイッチングFET２０および、低電流の過負荷検知抵抗２２を含む。幅変調されたパルスは、ゲートドライバ２４によって、FET２０のゲートに印加され、これにより、高電圧用の外部スイッチングトランジスタ１２４を通り抜けるスイッチング電流を制御する。
【００２７】
トランジスタ２０のゲートに印加された制御は、「CMOSデジタルパルス幅調整コントローラ」とタイトルをつけられた、関連特許出願の教示に従ってデジタルで開発されてもよく、あるいは、他の周知技術を用いて発生されてもよい。ソース制御スイッチングを生成するための代替アプローチは図１で示される。
【００２８】
図１で示されるように、１次側のコントローラIC１０は、２つのソースから制御情報を受け取る。１つのソースは適した絶縁デバイスを通じて電源１００の２次側からの出力された帰還である。隔離デバイスは、電源１００の２次側から１次側を隔離する(例えば３キロボルト)絶縁バリアに対して絶縁を提供するのに必要である。図１で示された構成では、光-絶縁体５０が絶縁デバイスとして役立ち、２次(負荷)側と１次(オフライン)側の間の絶縁を提供する。図１の回路は、光-絶縁体５０を通過する帰還信号を生成することで、負荷に与えられる出力電圧を直接に測定する利点を持つ。光-絶縁体５０の光エミッタ５２は、共通のノードに接続された抵抗器５４、コンデンサ１１６および平滑用チョーク１１８、および２次側グランドに接続された増幅器/電圧基準デバイス５８を共通ノードに接続される。誤差増幅器/電圧基準デバイス５８は、正確に基準電圧、および、２次側出力とグランドとの間に接続された抵抗６０および６２による直列回路網から得た分電圧と基準電圧との誤差の統合を提供する。素子５２を通過して光検出器の素子６４に向かう光のレベルは、外部負荷に供給した電源１００のDC出力部に存在する電圧の測定値を与える。基準動作用電圧に関する出力電圧における変化は、光レベルの変化に帰着し、帰還入力ノード４６にてPWMコントローラICに帰還された誤差信号に変化が生じる。
【００２９】
２次側の出力電源ラインは、さらに負荷に供給されている出力電流の大きさを検知できる電流検知抵抗を含む。検知された負荷電流に由来した誤差電圧は、検知された電圧に由来した誤差電圧と結合され、合成誤差電圧は、１次側PWMコントローラ１０の動作を制御するために既知のやり方で帰還される。
【００３０】
ゲートFET２０、ソース電流検知抵抗２２およびドライバ２４に加えて、１次側のPWMコントローラIC１０は、少なくとも１つの基準電圧の生成のために正確な電圧基準発生器２６、ピン４６で受け取られた誤差電圧を増幅し調整するための誤差増幅器２８および、抵抗器２２に生じたような、トランス１０８の１次側電流を検知することにより発生されたのこぎり波形に対して還電圧を比較する帰還比較器３０とを含む。調整され増幅された帰還電圧がのこぎり波のピークを超える場合、PWM制御論理は外部の高電圧用のスイッチングFET１２４をターンオフする。外部トランジスタ１２４は、クロック発生器４０によって生成されるような次のクロックサイクルまで留まる。ブランク発生器３２は、ブランク期間中に、帰還比較器３０および過電流比較器３４の入力をブランクにする。そのブランク期間は、典型的には図１で示された構成に起因するスイッチング電源の１次側の寄生容量のカップリングにより存在するスイッチ間隔ごとの先頭エッジでの初期の高い電流スパイクをカバーする。
【００３１】
高電圧PWMコントローラIC１０は、さらに、検知抵抗２２により検知された電流が(前記ブランク期間外で)所定の電流限界を超えた時、過電流の論理レベルを出力する電流検知比較器３４を含む。その時点で外部トランジスタ１２４は２次側の帰還レベルに関係なくターンオフされる。帰還電圧の過電流オーバーライドを提供するために、比較器３０および３４の論理的な結果はANDゲートの中で組み合わせられ、そして、合成誤差レベルは、クロック４０のクロック期間により固定されたオンからオフの合計期間を持つ各PWM間隔を決定するフリップフロップ３８をリセットするために用いられる。フリップフロップ３８の論理出力は、FET２０のゲートを制御するためにゲートドライバ２４により印加される。 
【００３２】
従来のゲート制御の技術の代わりに、外部の高電圧用のFET１２４のソース制御の提供は、いくつかの長所を持つ。最初に、スイッチングトランジスタのソース電極で通常実行される、過電流検知機能は、駆動ピンに結合でき、その結果、二つの帰還制御を与える一方、ピン数を３つに減少し、そして、少ないピン数を容易にし、IC１０の安価なパッケージコストを実現する。第２に、PWMコントローラIC１０は、コモンゲートでソースがスイッチ制御される形態の外部スイッチングトランジスタ１２４を駆動するために十分に大きなバイアス電圧を単に要求する。内部FETゲート２０のターンオンのしきい値電圧を、外部のFET１２４をターンオンするのに必要なしきい値よりも、はるかに低くできるので、バイアス電圧要求は、従来のゲート制御によるアプローチよりも、ソース制御ではるかに低い。また、この結果は、低電圧CMOS ICに対して、低コストの組立てプロセスの使用を可能にし、本質的に構成要素のコストを低減する。
【００３３】
ICパッケージ１２の外部ピンは、最も好ましくは１次側の接地ピン４５、２次側の帰還ピン４６、バイアス・ピン４７、および、例えば図１にて、外部スイッチングトランジスタ１２４のソース電極に直接接続する出力駆動ピン４８を含む。これらのピンは工場でICパッケージング・プロセスの間に、IC１０の適した接合パッドに電気的に配線されるか接続される。
【００３４】
図１の回路では、１次側のコントローラICの接地ピン４５が、１次側のグランド(オフラインの１次側と２次側での電圧出力との間の所望の電気的絶縁を得るために、それは２次側グランド５５から絶縁される)へアースされる。図２および３によって提供された３端子のICパッケージの例では、チップ供給電圧および帰還誤差電圧は、共にバイアス・ピン４７に現れ、バイアス・ピン４７と１次側グランド４５との間のシリーズ抵抗３６と３８を含む内部抵抗ネットワークによって内部で分離される。
【００３５】
図１で示された構成では、１次側PWMコントローラ１０は、通常のスルーホール表面実装および電気的接続のために形成された、４、６あるいは８ピンのDIPかSOICのような多重ピンプラスチック・パッケージ１２でカプセルに入れられた集積回路配列を含む。４あるいは８ピンのパッケージが低コストのために好まれている一方、３ピンまたは６ピンパッケージのような他のパッケージ配置は、１次側の高電圧PWMコントローラ１０の実施のために使用されてもよい。
【００３６】
トランジスタ１２４中の電流はチップ１０によって制限され、過電流の発生に対して完全に保護される。この発明の３端子パッケージの実施は、好ましくは、FET１２４のソース電極と直列に接続された、IC１０のオンチップの出力スイッチングFET２０が、スイッチングの間に生じた熱を外部の周囲環境に発散できる、低パワーのスイッチング電源の適用に使用される。
【００３７】
選択的にICチップ１０の出力パッドを接続ピンに接続したこの発明の態様では、１次側のコントローラICは、３ピンのデバイス１１(図２)または４ピン以上のデバイス１２(図１)のいずれかに形成され、使用されてもよい。このピン/パッケージ構造は工場で実施され、そのとき、そのリードは、ICチップの端子パッドに電気的に接続され、また、特定のチップは、特にその適用/所望の特性のために適切にプログラムされる。
【００３８】
図２の破線の長方形の内に示されるように、初期起動回路４２は、ゲートプルアップ抵抗１４２を有するP-チャンネルFET１４０、バイアス・ピン４７から駆動ピン４８を絶縁するためのダイオード１４４、およびゲートプルアップ抵抗１４７を持つN-チャンネルFET１４６、過電圧比較器１５０、不足電圧比較器１５２、トランジスタ１４６のゲートを制御する出力部を有するラッチ１４８を備える。
【００３９】
一般法則を失わずに、低電圧PWMコントローラ１０が、ブースタ形態のスイッチングコンバータ１０１の中で採用された場合、図２は起動回路４２を例示する。DCがコンバータ１０１のVin入力部に最初に供給された場合、パワーは、インダクタ１０３、ダイオード１０５を通過して、コンデンサ１０７に格納される。この初期の時点では、駆動ピン４８に電圧が現れるので、P-チャンネルFET１４０およびN-チャンネルFET１４６は導電状態にバイアスがかけられる。両方のFET１４０および１４６の双方が導電状態では、駆動ピン４８からの電圧は、一方向のダイオード１４４およびバイアス・ピン４７を流れ、それにより、外部コンデンサ１４３に蓄えられる。このプロセス中に、比較器１５０での最大基準電圧および比較器１５２での最小基準電圧をセットする内部基準電圧が確立される。バイアス・ピン４７の電圧が高基準電圧に達した場合、比較器１５０はラッチ１４８をリセットし、NMOS FET１４６がターンオフされる。FET１４６が導電状態がオフになると、FET１４０のゲート電圧は、抵抗１４２のために駆動ピン４８での電圧レベルに上昇し、そしてPMOS FET１４０はターンオフし、そのために、駆動ピン４８からバイアス・ピン４７までの初期起動電圧のパスを切り離す。この時点で、PWMコントローラIC１０が機能し始め、そして、コンバータ１０１の出力電圧がIC１０にパワーを供給するのに必要なレベルに上昇するまで、コンデンサ１４３に格納されたエネルギーによって動力が供給され続けます。
【００４０】
ブーストコンバータ１０１の正常な動作中に、コントローラIC１０は、インダクタ１０３およびダイオード１０５の間のノードを、グランド電位に降下させ、それにより、インダクタ１０３にエネルギーを格納させる。そのノードがハイレベルに戻った時、前記格納されたエネルギーはダイオード１０５を通して、通常の方法でコンデンサ１０７に格納されるようになる。この構成は、出力電圧が入力Vinにあるレベル以上にブーストされることを可能にする。
【００４１】
IC１０のピン４７における出力バイアス電圧が、いずれかの理由のために低い方の基準電圧レベル以下に降下した場合、低電圧比較器１５２は、ラッチ１４８をセットし、そしてNMOS FET１４６は、PMOS FET１４０をターンオンすることにより、初期起動パスおよびプロセスを復活するために再度、ターンオンされる。
【００４２】
図３は、図１にてスイッチング電源１００に接続される、３ピン構造の低電圧PWMコントローラICを示す。この構成では機関端子４６は使用されない。出力電圧/電流の帰還制御信号は、バイアス・ピン４７とチップ１０のグランドの間を内部で接続する、内部抵抗３６および３８を含む抵抗分割ネットワークを通じて得られる。抵抗３６および３８の共通のノードは、帰還ピン４６に内部で接続され、帰還信号を提供する。IC１０の内部バイアス電流の消費は、でき限り一定にされ、その結果、増幅器２８の入力の電圧は、出力で検知された電圧の変化にのみ応答する。低電圧コントローラIC１０に備えられた３端子構造のパッケージ１１は、標準のT0-92パッケージなどのような低コストのトランジスタに似たパッケージの使用を可能にする。
【００４３】
以上のようにこの発明の好ましい実施例について述べたので、この発明の目的が完全に達成されたことが認識されるであろう。また、当業者にはこの発明の幅広く異なる実施例および適用が、この発明の本旨および範囲から外れることなく実施できることが理解されよう。従って、本開示および説明は単に例示するためのものであり、少しも限定するものではない。
【図面の簡単な説明】
【００４４】
【図１】この発明の原理に基づく、低電圧用４端子PWMコントローラICを有するオフラインのスイッチング電源の論理ブロック図および概略の回路図である。
【図２】ブースト形態の後に接続される、スイッチング電源の論理ブロックおよび概略の回路図であり、この発明の原理に基づいた３端子パッケージ内に形成された低電圧用CMOS PWMコントローラIC用の起動回路を含む。
【図３】図２で示されたような３端子パッケージにCMOS PWMコントローラICを適用したオフラインのスイッチング電源の論理ブロックおよび概略回路図である。
【符号の説明】
【００４５】
１０  PWMコントローラIC
２０  低電圧スイッチングFET
４５接地ピン
４６  帰還ピン
４７  バイアス・ピン
４８  駆動ピン
５０  光-絶縁体
１００  電源
１０８  トランス
１２４  高電圧スイッチングトランジスタ
１４８  ラッチ
【図１】
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【図２】
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【図３】
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【国際調査報告】
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