(57)【要約】１つ又は複数のスルーホールを備えた半導体構造が開示される。フィードスルー金属被覆プロセスが該スルーホールを密封するのに使用できる。
2005506701.tif 000002
【特許請求の範囲】
【請求項１】
表面及び裏面を本質的に反対側に有し、１つ又は複数のスルーホールを備えた半導体構造を提供するための方法であって、
該１つ又は複数のスルーホールの位置に対応する１つ又は複数の裏面領域において、該裏面から該半導体構造をエッチングすること；及び
該１つ又は複数のスルーホールの位置に対応する１つ又は複数の表面領域において、該表面から該半導体構造をエッチングすること
を含んで成る、１つ又は複数のスルーホールを備えた半導体構造を提供するための方法。
【請求項２】
前記半導体構造が、前記裏面に面する第１半導体層と、前記表面に面する第２半導体層と、該第１及び該第２半導体層の間に配置された本質的にエッチ抵抗性の層とを含んで成り、前記方法が、
該裏面から該第１半導体層を通してエッチングすること；
前記裏面領域のうちの１つ又は複数に対応する該エッチ抵抗性層の裏面部分が露出すると、該裏面からのエッチングを停止すること；
該表面から該第２半導体層を通してエッチングすること；
前記表面領域のうちの１つ又は複数に対応する該エッチ抵抗性層の表面部分が露出すると、該表面からのエッチングを停止すること；及び
前記１つ又は複数のスルーホールそれぞれの部分に対応する該エッチ抵抗性層の少なくとも一部を除去して、エッチング後に該１つ又は複数のスルーホールを形成すること
をさらに含んで成る、請求項１に記載の方法。
【請求項３】
前記１つ又は複数のスルーホールを密封することを含んで成る、請求項２に記載の方法。
【請求項４】
フィードスルー金属被覆（feed-through metallization）プロセスを用いて前記１つ又は複数のスルーホールを封止することを含む、請求項２に記載の方法。
【請求項５】
前記スルーホールの少なくとも１つを密封することが、
付着層を提供すること；
メッキベースを提供すること；
フィードスルー金属被覆を提供すること；
拡散バリヤーを提供すること；
湿潤層を提供すること；及び
酸化防止バリヤーを提供すること
を含む、請求項４に記載の方法。
【請求項６】
前記裏面領域のエッチングが、前記エッチ抵抗性層の任意の露出した表面部分よりも大きな領域を有する該エッチ抵抗性層の大きな裏面部分を露出させることを含んで成る、請求項２に記載の方法。
【請求項７】
前記エッチ抵抗性層が、窒化ケイ素、酸窒化ケイ素、及び二酸化ケイ素の群より選択された材料を含んで成る、請求項２に記載の方法。
【請求項８】
前記エッチ抵抗性層が、少なくとも二酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素の交互層を含んで成るサンドイッチ層を含む、請求項２に記載の方法。
【請求項９】
光電子部品を封入するためのリッドとして前記半導体構造を使用することを含む、請求項３に記載の方法。
【請求項１０】
前記裏面エッチングと前記表面エッチングのうち少なくとも１つが、液体化学エッチングプロセスの使用を含んで成る、請求項１に記載の方法。
【請求項１１】
前記裏面エッチングと前記表面エッチングのうち少なくとも１つが、異方性エッチングプロセスの使用を含んで成る、請求項１に記載の方法。
【請求項１２】
前記裏面エッチングと前記表面エッチングが、水酸化カリウム水溶液の使用を含んで成る、請求項１に記載の方法。
【請求項１３】
表面と、
該表面と本質的に反対側に配置された裏面と、
そのそれぞれが複数のスルーホール接続を含んで成る少なくとも１つのフィードスルー相互接続と
を含んで成る半導体構造であって、
該スルーホールのそれぞれが、当該構造の下部と当該構造の上部との間に導電性経路を提供するフィードスルー金属被覆を含む、半導体構造。
【請求項１４】
各フィードスルー相互接続について、前記スルーホールの該フィードスルー金属被覆が、下部構造と上部構造の内部で互いに電気接続された、請求項１３に記載の半導体構造。
【請求項１５】
前記スルーホールの少なくとも１つが密封された、請求項１３に記載の半導体構造。
【請求項１６】
前記スルーホールが密封された、請求項１３に記載の半導体構造。
【請求項１７】
前記密封がフィードスルー金属被覆によって提供された、請求項１５に記載の半導体構造。
【請求項１８】
主表面を有する半導体ベースと；
主表面に沿って集積して形成された光導波路と；
該導波路に光結合された光電子チップと；
ベースに対して封止され、かつ該チップを覆うエンクロージャーを形成する半導体リッドと
を含んで成る光電子アッセンブリ構造であって、該リッドが、
表面と；
該表面と本質的に反対側に配置された裏面と；及び
そのそれぞれが複数のスルーホール接続を含んで成る少なくとも１つのフィードスルー相互接続と
を含んで成る、光電子アッセンブリ構造。
【請求項１９】
少なくとも１つのスルーホールがフィードスルー金属被覆を与えられ、前記リッドを貫く電流経路を前記光電子チップに提供する、請求項１８に記載の光電子アッセンブリ構造。
【請求項２０】
前記光電子チップがレーザーを含んで成る、請求項１９に記載の光電子アッセンブリ構造。
【請求項２１】
前記スルーホール接続が前記光電子チップに密封を提供する、請求項１８に記載の光電子アッセンブリ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つ又は複数のスルーホールを備えた半導体構造に関する。
【背景技術】
【０００２】
光電子デバイス又は光電子ハイブリッド集積回路用のサブアッセンブリは、リッド（蓋）として形成された半導体構造を含むことができる。リッドは、例えば、光導波路を含む又はそれに接続されたベースに対して封止できる。リッドは、導波路に光結合された１つ若しくは複数の光電子チップ又は部品にカバーを提供できる。典型的には、アッセンブリ内に取り付けられたチップ又は部品に電気又は光接続を提供することが必要な場合がある。
【発明の開示】
【０００３】
１つの態様によれば、１つ又は複数のスルーホールを備えた表面及び裏面を本質的に有する半導体構造を提供するための方法が開示される。該方法は、１つ又は複数のスルーホールの位置に対応する１つ又は複数の裏面領域において、裏面から半導体構造をエッチングすること、及び１つ又は複数のスルーホールの位置に対応する１つ又は複数の表面領域において、表面から半導体構造をエッチングすることを含む。表面及び裏面は何れの順序でエッチングしてもよい。
【０００４】
いくつかの実装においては、以下の特徴のうち１つ又は複数が存在できる。半導体構造は、裏面に面する第１半導体層と、表面に面する第２半導体層と、該第１及び該第２半導体層の間に配置された本質的にエッチ抵抗性の層とを含むことができる。その時には、前記方法は、裏面から第１半導体層を通してエッチングすること、及び前記裏面領域のうちの１つ又は複数に対応するエッチ抵抗性層の裏面部分が露出すると、該裏面からのエッチングを停止することを含むことができる。さらに該方法は、表面から第２半導体層を通してエッチングすること、及び前記表面領域のうちの１つ又は複数に対応するエッチ抵抗性層の表面部分が露出すると、該表面からのエッチングを停止することを含むことができる。１つ又は複数のスルーホールそれぞれの部分に対応するエッチ抵抗性層の少なくとも一部を除去して、エッチング後に１つ又は複数のスルーホールを形成することができる。
【０００５】
裏面エッチング工程と表面エッチング工程のうち少なくとも１つは、液体化学エッチングプロセス、異方性エッチングプロセス、又は水酸化カリウム水溶液の使用を含むことができる。
【０００６】
好ましくは、スルーホールは密封される。スルーホールは、例えば、フィードスルー金属被覆（feed-through metallization）プロセスを用いて封止することができる。特定の実装においては、スルーホールを密封することは、付着層、メッキベース、フィードスルー金属被覆、拡散バリヤー、湿潤層、及び酸化防止バリヤーを提供することを含む。
【０００７】
裏面領域のエッチングは、エッチ抵抗性層の任意の露出した表面部分よりも大きな領域を有するエッチ抵抗性層の大きな裏面部分を露出させることを含むことができる。エッチ抵抗性層は、例えば、窒化ケイ素、酸窒化ケイ素、及び二酸化ケイ素の群より選択された材料を含むことができる。エッチ抵抗性層は、少なくとも二酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素の交互層を含んで成るサンドイッチ層を含むことができる。
【０００８】
半導体構造は、光電子部品を封入するためのリッドとして使用できる。その場合には、スルーホールは、封入によって部品への接続を確立するのに使用できる。接続は、例えば、電気接続、光接続、又は部品と通信するために若しくは部品の作動を可能にするために必要な場合のある任意の他の好適な種類の接続を含むことができる。
【０００９】
別の態様においては、半導体構造は、表面と、表面と本質的に反対側に配置された裏面と、そのそれぞれがスルーホール接続を含む少なくとも１つのフィードスルー相互接続とを含む。スルーホールのそれぞれは、当該構造の下部と当該構造の上部との間に導電性経路を提供するフィードスルー金属被覆を含む。
【００１０】
いくつかの実装は、以下の特徴のうち１つ又は複数を含むことができる。各フィードスルー相互接続について、スルーホールのフィードスルー金属被覆は、下部構造と上部構造の内部で互いに電気接続できる。スルーホールは、例えば、フィードスルー金属被覆によって密封できる。
【００１１】
関連した態様においては、光電子アッセンブリ構造は、主表面を有する半導体ベースと、主表面に沿って集積して形成された光導波路とを含むことができる。光電子チップは導波路に光結合でき、半導体リッドはベースに対して封止されて、チップを覆うエンクロージャーを形成することができる。リッドは、表面と、表面と本質的に反対側に配置された裏面と、そのそれぞれがスルーホール接続を含む少なくとも１つのフィードスルー相互接続とを含む。少なくとも１つのスルーホールは、フィードスルー金属被覆を与えられ、リッドを貫く電流経路を光電子チップに提供する。光電子チップは、例えば、レーザー又は他のデバイスを含むことができる。スルーホール接続は、光電子チップに密封を提供できる。
【００１２】
さまざまな実装は、以下の利点のうち１つ又は複数を含むことができる。スルーホールを備えた半導体構造の形成は単純化できる。エッチ抵抗性層を使用することで、方法の制御を簡単にできる。それゆえ、各スルーホールの断面寸法は非常に十分に画定できる。その技術は、密封構造を維持しながら、半導体構造を貫く電気又は光通信経路の形成に好都合であることができる。さらには、該技術は大量生産に好適であることができる。
【００１３】
本明細書において、“本質的にエッチ抵抗性の層”という語句は、第１半導体層上で実施されるエッチングプロセスと、第２半導体層上で実施されるエッチングプロセスに対して少なくとも本質的に抵抗性のある材料層と解釈されるべきである。したがって、本質的にエッチ抵抗性の層は、第１及び第２半導体層のエッチングプロセスが実施された後、本質的にエッチ抵抗性の層材料の少なくとも一部が少なくとも残る程度に、前記エッチングプロセスに抵抗できるべきである。
【００１４】
構造の比較的高い合計導電能力は、多数のスルーホールを使用することで提供できる。
【００１５】
他の特徴及び利点は、以下の詳細な説明、添付図面、及び特許請求の範囲から容易に明らかになるであろう。
【発明を実施するための最良の形態】
【００１６】
本発明の実施態様によれば、半導体リッドの形態を有し、かつ光電子集積回路用サブアッセンブリのためのリッドとして使用できる半導体構造が製作され、該リッドは、導波路に光結合された光電子のチップ又部品にカバーを提供できる。
【００１７】
本発明に従った半導体構造又はリッドを製作するための代表的な基材は、＜１００＞又は＜１１０＞の表面配向を有する単結晶シリコンウェハを含んで成る。本発明と整合した半導体基材製作の１つの方法は、図１ａ〜１ｓを参照して以下に説明される。
【００１８】
図１ａ〜１ｓに示される構造は、半導体リッドの形態を有する。ここで、複数のリッドが、絶縁体上のシリコン（ＳＯＩ）構造を有するウェハ上に製作される。図１ａ参照。ウェハは、＜１００＞の単結晶シリコン表面層１１と、二酸化ケイ素絶縁層１２と、＜１００＞の単結晶シリコン裏面層１３とを有する。ウェハは１００ｍｍ±０．５ｍｍの直径を有し、該表面層１１の厚さは２０μｍ±２μｍ、該二酸化ケイ素層１２の厚さは約１μｍ、支持用裏面シリコン層１３の厚さは３５０μｍ±２５μｍである。二酸化ケイ素絶縁層１２は、両面のスルーホールエッチングに抵抗するのに十分な厚さであることが重要である。表面層１１と裏面層１３両方の抵抗率は約１〜２０Ω・ｃｍである。
【００１９】
上記ＳＯＩ構造のウェハは、例えば、ドイツのＳＩＣＯ Ｗａｆｅｒ ＧｍｂＨなどのウェハ供給業者から入手できる。
【００２０】
ＳＯＩ構造のウェハは、サーマルシリコンフュージョンボンディングプロセスを用いて第１及び第２シリコン基材を互いに結合することによって製作できる。その時、表面シリコン基材の厚さは、研削プロセス、続いて化学機械研磨ＣＭＰプロセスによって所望の厚さに低減できる。
【００２１】
本発明に従ったエッチングプロセスのさまざまな段階は図１ａ〜１ｊで示され、図１ａ〜１ｃが第１段階を示しており、１つ又は複数のスルーホール開口のための１つ又は複数の領域が、シリコンの表面層１１の表側に画定される。第１段階は、シリコンの局部酸化（ＬＯＣＯＳ）プロセスである。このプロセスは、シリコンの熱酸化（表面及び裏面の第１二酸化ケイ素層１４ａ、１４ｂが得られる）と、低圧化学気相成長（ＬＰＣＶＤ）プロセス（第１窒化ケイ素層１５ａ、１５ｂが得られる）と、該窒化ケイ素表面の熱酸化（該窒化ケイ素の転化酸化物１６ａ、１６ｂが得られる）とを含んで成る。
【００２２】
表側の転化酸化物１６ａは、表面層のスルーホール開口の領域に従ってパターニングされ、パターニングされない転化酸化物は、緩衝化されたフッ化水素酸（ＢＨＦ）を用いて表側及び裏側から除去される。図１ｂ参照。
【００２３】
残っている転化酸化物１７は、リン酸を用いて窒化ケイ素層１５ａをパターニングするためのマスクとして機能する。次いで、露出した第１二酸化ケイ素１４ａ、１４ｂと、残っている転化酸化物１７をＢＨＦ中で取り除き、窒化ケイ素層１５ａの１つ又は複数の領域が残り、それによって、スルーホール開口の領域が画定される。図１ｃ参照。
【００２４】
次に、図１ｄに示されるように、熱第２二酸化ケイ素層１８ａ、１８ｂをＬＯＣＯＳプロセスによって成長させ、さらに該プロセスによって窒化ケイ素表面を転化酸化物１９に転化する。窒化ケイ素の縁２０が持ち上げられ、周知のバーズビーク２１が得られる。
【００２５】
今度は、第２窒化ケイ素層２２ａ、２２ｂをＬＰＣＶＤプロセスによって堆積させ、以降のスルーホールエッチングにおけるエッチマスクとして利用する。図１ｅ参照。
【００２６】
次に、裏側のスルーホール開口についての領域２３が、フォトリソグラフィプロセスによって画定され、フォトレジスト２４ａ、２４ｂの層が、表側と裏側の残りの部分とを覆っている。そうして露出した第２窒化ケイ素２２ｂと第２二酸化ケイ素１８ｂを、続いて反応性イオンエッチング（ＲＩＥ）によってエッチングする。図１ｆ参照。
【００２７】
フォトレジスト２４ａ、２４ｂの残りの部分を取り除いた後、構造の裏側に関するシリコンの露出した領域２３を水酸化カリウム（ＫＯＨ）で異方性エッチングして、それにより構造の裏側から二酸化ケイ素絶縁層１２まで、しかし貫通しないで達するテーパーのピラミッド形状２５を形成する。エッチプロセスが埋められた絶縁体層１２で停止すると（図１ｇ参照）、それにより絶縁領域１２の露出した裏面部分２６が残る。ＫＯＨのエッチは、高温の２８ｗｔ％ＫＯＨ水溶液を温度８０℃で使用できる。裏側エッチのエッチ時間は約５時間であることができる。
【００２８】
次に、第２窒化ケイ素２２ａ、２２ｂを、高温のリン酸において１６０℃で取り除く。１つ又は複数のスルーホール開口として画定される１つ又は複数の領域において、残留する転化二酸化ケイ素層１９を短い時間ＢＨＦに浸すことによって除去する。次に露出した第１窒化ケイ素層１５ａの残部を、高温のリン酸において１６０℃で取り除く。第１熱二酸化ケイ素層１４ａの残部を短い時間ＢＨＦに浸すことによって除去し、したがって、表側の１つ又は複数のスルーホール開口２７のシリコンを露出したままにする。図１ｈ参照。ここで、短い時間ＢＨＦに浸すこととは約２０秒であることができる。
【００２９】
そうして表側で露出したシリコン２７をＫＯＨ中でエッチングし、それによって、構造の表側から二酸化ケイ素絶縁層まで、しかし貫通しないで達するテーパーのピラミッド形状２８を形成し、エッチプロセスが二酸化ケイ素絶縁層１２で停止すると、それにより絶縁層１２の露出した表面部分２９が残り、この段階では、該層１２を一種のメンブレンとして残す。図１ｉ参照。さらにここで、ＫＯＨのエッチは、高温の２８ｗｔ％ＫＯＨ水溶液を温度８０℃で使用できる。表側エッチのエッチ時間は約２０分であることができる。
【００３０】
次に、残りの露出した二酸化ケイ素層１８ａ、１８ｂ及び１２をＢＨＦ中で取り除く。図１ｊ参照。それにより、シリコンが表側からエッチングされたスルーホール３０が、ピラミッド形状２８の下に形成される。
【００３１】
ここで、その実施態様が図１ａ〜１ｊに関連して上で説明される本発明の両面エッチングプロセスを用いることで、絶縁二酸化ケイ素層１２の露出した裏面部分２６の領域は、ここでは±２５μｍ以内で変わることのある裏面シリコン層１３の厚さ変動によって相当に変動する場合があるということに注意すべきである。しかしながら、表面シリコン層１１は非常により薄く、ここでは約±２μｍのはるかにより小さい厚さ変動である。したがって、露出した表面部分２９の領域は、異なる試料の中で非常に小さい変動しか有さず、それにより非常に十分に画定された断面寸法を有するスルーホール３０が得られる。密封が以降の処理工程で得られることになっている場合には、このことは非常に重要である場合がある。
【００３２】
図１ｊではスルーホール３０が１つだけ示されているが、いくつかのスルーホールが上記プロセスの間に形成できると解されるべきである。各スルーホールの断面寸法は、表側エッチングのために露出されたシリコン２７の対応する領域、及び表面シリコン層１１の厚さによって画定される。
【００３３】
本発明に従った金属被覆プロセスのさまざまな段階が、図１ｋ〜１ｓで図示される。これらの段階は、先に形成されたスルーホール３０を貫いて達するフィードスルー金属被覆の形成を示し、結果としてスルーホール３０の密封が得られる
【００３４】
フィードスルー金属被覆形成の第１段階が図１ｋに図示される。ここで、熱二酸化ケイ素３１がすべての露出シリコン領域で成長する。この二酸化ケイ素層は誘電層として利用される。次に、第１の薄い金属被覆層３２ａ、３２ｂをウェハの両側に蒸着する。この第１金属被覆層３２ａ、３２ｂは、付着層（例えば、１０ｎｍのチタン）と、電気メッキのメッキベースとして利用するのに好適な金属層（例えば、１００ｎｍの金、しかしパラジウム又は銅も使用できる）とを含んで成る。次に、電着可能なフォトレジスト層３３ａ、３３ｂ（例えば、シプリーからのＥａｇｌｅ ２１００ ＥＤ／ＰＲ）をウェハの両側に電着する。
【００３５】
次に、両側のフォトレジスト３３ａ、３３ｂを、フィードスルー金属被覆用のマスクで以ってパターニングし、その後、フィードスルー金属被覆（例えば、３〜４μｍの銅）３４ａ、３４ｂをフォトレジストを型として用いて電気メッキする。図１ｌ参照。フィードスルー金属被覆の上部に、拡散バリヤー層（例えば、２００ｎｍのニッケル）及び湿潤層（例えば、８００ｎｍのニッケル）３５ａ、３５ｂを１つの工程で電気メッキする。
【００３６】
次に、図１ｍで図示されるように、フォトレジスト３３ａ、３３ｂを取り除き、メッキベース３２ａ、３２ｂの露出部分を、フィードスルー金属被覆３４ａ、３４ｂ、及び複合バリヤー／湿潤層３５ａ、３５ｂに対して選択的にエッチングする。
【００３７】
次いで、応力を低減した酸窒化ケイ素層３６ａ、３６ｂを、プラズマ化学気相成長（ＰＥＣＶＤ）を用いて両側に堆積する。これらの層３６ａ、３６ｂは、半田のせき及び不動態化として利用し、約１μｍの厚さである。図１ｎ参照。
【００３８】
次に、クロム層３７ａ、３７ｂを、以降の蒸着又はスパッタリングプロセスで両側に堆積する。クロムは、新規の電着可能なフォトレジスト層３８ａ、３８ｂ（例えば、シプリーからのＥａｇｌｅ ２１００ ＥＤ／ＰＲ）を両側に続いて堆積させるためのメッキベースとして利用する。図１ｏ参照。
【００３９】
次いで、電着可能なフォトレジスト３８ａ、３８ｂを、ボンディング及びコンタクトパッド３９ａ、３９ｂのための各マスクを用いて両側に関してパターニングし、露出したクロム３７ａ、３７ｂを硫酸セリウム（ＩＶ）／硝酸で取り除く。次に露出した酸窒化ケイ素３６ａ、３６ｂのＰＥＣＶＤ層を、フォトレジスト層３８ａ、３８ｂと、クロム層３７ａ、３７ｂの残りとをマスクとして用いてＢＨＦ中でエッチングする。図１ｐ参照。
【００４０】
この後、フォトレジスト３８ａ、３８ｂ及びクロム層３７ａ、３７ｂの残部を取り除く。図１ｑ参照。
【００４１】
露出した湿潤層の表面（ボンディング及びコンタクトパッド）を、酸化防止バリヤー４０ａ、４０ｂ（例えば、エンゲルハードのＯＲＭＥＸを用いた１００ｎｍの金）のイオン交換メッキによって非酸化性金属に転化する。図１ｒ参照。
【００４２】
最後に、半田材料４１（例えば、鉛／スズ又はスズ／銀）を、電着可能なフォトレジストの型の中で電気メッキすること、又は予備成形物を用いることの何れかによって、ボンディングパッド３９ｂ上に堆積させる。堆積した半田材料を図１ｓに示す。
【００４３】
本発明に従った半導体リッドのために、さまざまな寸法を選択できると解されるべきである。しかしながら、フィードスルー金属被覆による密封を確実にするために、比較的小さくかつ十分に画定されたスルーホール３０がエッチ抵抗性層１２で得られるということが重要である。本発明のリッドの実施態様における寸法の例として、リッドの半導体構造は、外側の辺長さが約３ｍｍの正方形を有することができる。裏面層１３は、外面の辺長さが約２ｍｍである正方形の裏面領域２３においてエッチングすることができ、それにより裏面層のエッチングは、リッドによって覆われる電子又は光電子部品のために空間を与えるほど十分大きい。各スルーホールについて、対応する別の表面領域２７がエッチングされる。ここで、約２０μｍの表面層厚さについて、それぞれのこのような表面領域は、辺の長さが約３３μｍの正方形を有することができる。これによって、辺の長さが約５μｍの正方形を有するエッチ抵抗性層１２の露出した表面部分２９を得ることができる。いくつかのスルーホール又はずらりと並んだスルーホールが必要とされる場合、リッドの表面で２つの隣接するスルーホール間の距離が少なくとも５μｍ、例えば少なくとも１０μｍであるように、スルーホールを配置することができる。
【００４４】
ＳＯＩ材料を用いた上記の両面スルーホールプロセスによって、再現可能な十分に画定されたスルーホール開口３０が可能になる。界面のエッチ抵抗性層なしで標準的な純粋シリコン材料を用いる場合、スルーホールを画定するためのマスク寸法をシリコン厚さに適合させなければならないか、又はシリコン厚さをマスク寸法に適合させなければならない。結果として得られるスルーホール開口３０の偏差は、低い一桁の数のμｍ（例えば、３μｍ）を決して超えないことが好ましい。これは厚さ約２０μｍの表面層１１を有するＳＯＩ材料のウェハで以って容易に達成される。ここで、厚さ変動は±１０％又はそれよりも良いのが通常であり、最大２．８μｍである横方向のスルーホール開口の変動をもたらす。
【００４５】
図１ａ〜１ｓに関連して上記のプロセスに従って製作できる本発明の実施態様に従った半導体リッドが、図２及び３で図示される。ここで、図２はリッド２０１の平面図（表側）を示し、該リッドは３つのスルーホール接続２０２ａ、２０２ｂ、２０２ｃを備えている。リッド２０１の表側に関して、各スルーホール接続２０２ａ、２０２ｂ、２０２ｃは、スルーホール２０３ａ、２０３ｂ、２０３ｃの表側部分から金被覆される場合のあるボンディング又はコンタクトパッド２０４ａ、２０４ｂ、２０４ｃまで達している。スルーホール２０３ａ、２０３ｂ、２０３ｃは、電気メッキされたフィードスルー金属被覆によって閉じられるか又は密封され、スルーホール接続２０２ａ、２０２ｂ，２０２ｃのためのベースとして利用される。リッド２０１の表側と、スルーホール接続２０２ａ、２０２ｂ、２０２ｃは、ボンディング又はコンタクトパッド２０４ａ、２０４ｂ、２０４ｃに対する開口を除いてパッシベーション層２０５ａで覆われる。
【００４６】
半導体リッド２０１の横断面図は、図１ｓの構造に対応している。
【００４７】
図３は、図２の半導体構造の底面又は背面図を示す。ここで、スルーホール接続２０２ａ、２０２ｂ、２０２ｃは、スルーホール２０３ａ、２０３ｂ、２０３ｃの裏側部分から半田用の相互接続バンプ２０６ａ、２０６ｂ、２０６ｃを有するボンディングパッドまで及ぶ。さらに半田封止リング２０７が、半田バンプ２０６ａ、２０６ｂ、２０６ｃについて半田材料を堆積させる場合、リッドの裏側に形成される。さらにリッド２０１の裏側と、スルーホール接続２０２ａ、２０２ｂ、２０２ｃは、半田バンプ２０６ａ、２０６ｂ、２０６ｃ及び半田封止リング２０７に対する開口を除いてパッシベーション層２０５ｂで覆われる。
【００４８】
図１ａ〜１ｓに関連して説明された半導体構造について、約１〜２０Ω・ｃｍの低い抵抗率を表面層１１及び裏面層１３の両方で選択した。
【００４９】
しかしながら、高い抵抗率を有するＳＯＩ構造などの半導体又は半導体構造を使用することもまた、本発明の実施態様の範囲内である。このような高い抵抗率の半導体又は半導体構造は、高周波数の用途に好適な場合があり、その場合には、１つ又は複数の高周波信号が、本発明に従ったフィードスルー金属被覆を含むことのできるスルーホール接続によって伝導されることになる。
【００５０】
高周波信号の周波数は、１／ＲＣによる相互接続のオーム抵抗及びキャパシタンスによって制限される。したがって、問題は、スルーホール接続とシリコンの下地層の間で低いオーム抵抗と低いキャパシタンスを有するスルーホール接続を得ることである。高周波用リッドは、電気通信用途のための信号レーザー及び／又は検出器を含んで成る光電子アッセンブリで使用できる。その周波数は１００ＧＨｚ程度であることができる。
【００５１】
低いオーム抵抗は高い接続断面積を必要とし、一方で、低いキャパシタンスは、シリコンとの界面が低面積である接続、及び下地のシリコンが比較的高い抵抗率であることを必要とする。したがって、問題に対する解決策は、相互接続を可能な限り厚く保ちながら、シリコン層又は高い抵抗率を有する基材を用いること、並びにシリコン表面の相互接続の長さ及び幅を最小に低減することである。抵抗率は、３ｋΩ・ｃｍ〜４ｋΩ・ｃｍのあたりか若しくはその範囲にあり、又はそれ以上でさえあることができる。この要件は、裏面層だけでなく表面層についても考慮される場合がある。したがって、高周波用途ついては、非ドープシリコンを用いることが好都合な場合もある。
【００５２】
さらに、可能な限り厚い１つ又は複数のスルーホール接続を有することも望ましい。しかしながら、フィードスルー金属被覆は、依然として密封されるべきである。各スルーホールが同じ断面積であることは重要ではない。したがって、高周波用のリッドは、純粋な単結晶シリコンウェハから形成できる。しかしながら、図１及び図２に関連して説明された技術並びにＳＯＩ構造を用いることが好ましい。
【００５３】
さらに本発明は、高電流が半導体の構造又はリッドを通過できる解決策を提供する。ここで問題は、同時にリッドの高い機械的安定性を維持しながら、高電流がリッドを通過できるように、リッドを貫く金属被覆の大きな断面積を得ることである。さらには、リッドの密封を得ることもまた容易であるべきである。高電流用のリッドは、例えば、ポンプレーザーの適用範囲で使用できる。
【００５４】
本発明の実施態様によれば、いくつかの若しくはずらりと並んだスルーホール接続又は金属被覆が高電流接続で使用され、各スルーホール接続又は金属被覆が、半導体の構造又はリッドのスルーホールを貫いている解決策が提供される。各スルーホールは、比較的小さな断面積を有し、それによってリッドの機械的強度が維持される。使用されるスルーホールの数によって与えられる合計断面積は、必要とされる高電流を可能とするほど十分大きいべきであり、この配置での電流密度は、フィードスルー金属被覆の臨界電流密度（最大密度）よりも低いか又は十分低い。
【００５５】
高電流接続が１つの厚いフィードスルーとして作製される場合、半導体の構造又はリッドは、加熱されると、半導体と金属の異なる熱膨張のために粉々に壊れる場合があることに注意すべきである。
【００５６】
半導体の構造又はリッドは、いくつかの高電流接続を有することができ、各接続は、いくつかの若しくはずらりと並んだスルーホール接続又は金属被覆を有する。
【００５７】
各スルーホールが同じ断面積であることは重要ではない。したがって、高電流用のリッドは、純粋な単結晶シリコンウェハから形成できる。しかしながら、図１及び図２に関連して説明された技術並びにＳＯＩ構造を用いることが好ましい。ＳＯＩ構造からのスルーホールのテーパー形状によって、フィードスルー金属被覆の金属は、加熱されると、上方に膨張してより強いリッドを得ることができる。
【００５８】
図４は、高電流を流すのに好適な２つの電流接続４０２ａ、４０２ｂを備えた半導体リッド４０１についての実施態様の平面又は前面図を示している。各接続４０２ａ、４０２ｂは、ずらりと並んだいくつかのスルーホール接続４０３ａ、４０３ｂを含んで成り、各スルーホール接続は、リッドの表側からスルーホールを通ってリッドの裏側まで通過する金属被覆を有する。各フィードスルー金属被覆は、表側から下方へ先細になっており、それによって、上部での断面積に比べて下部で相当に小さい断面積を有する。したがって、各スルーホールは、フィードスルー金属被覆によって全体として覆われかつ封止される。１つの電流接続４０２ａ又は４０２ｂのフィードスルー金属被覆は、スルーホールの両側及びリッド４０１の表側で互いに電気接続され、表側の金属被覆４０５ａ又は４０５ｂは、スルーホール接続４０３ａ又は４０３ｂ、並びに金被覆される場合のある対応するボンディング又はコンタクトパッド４０６ａ又は４０６ｂに接続する。リッド４０１の表側とスルーホール接続４０３ａ、４０３ｂは、ボンディング又はコンタクトパッド４０６ａ、４０６ｂに対する開口を除いてパッシベーション層４０７ａで覆われる。
【００５９】
図５では、図４の半導体リッドの横断面図が示される。ここで、リッド４０１はシリコン表面層４１１と、二酸化ケイ素層４１２と、シリコン裏面層４１３を有する。さらに図５は、スルーホール接続４０３ａ、４０３ｂ、並びに対応する表側金属被覆４０５ａ、４０５ｂ及びボンディング又はコンタクトパッド４０６ａ、４０６ｂを示す。１つの電流接続４０２ａ又は４０２ｂのスルーホール接続４０３ａ又は４０３ｂは、リッド４０１の裏側で裏側金属被覆４１４ａ又は４１４ｂに接続され、該裏側金属被覆４１４ａ又は４１４ｂはさらに半田バンプ４１５ａ又は４１５ｂに接続される。さらにリッド４０１の底は、該リッドを基材に封止して接続するための半田封止リング４１６を含んで成る。
【００６０】
図６では、図４及び図５の半導体リッドの底面又は背面図が示される。ここで、各裏側金属被覆４１４ａ、４１４ｂは、対応するスルーホールの裏側部分から対応する半田バンプ４１５ａ、４１５ｂまで及ぶ。さらにリッド４０１の裏側及び裏側金属被覆４１４ａ、４１４ｂは、半田バンプ４１５ａ、４１５ｂ及び半田封止リング４１６に対する開口を除いて、パッシベーション層４０７ｂによって覆われる。
【００６１】
本発明はまた、半導体の構造又はリッドが該構造又はリッドの表面層に集積された集積電子回路を有することができる解決策を提供する。それによって、簡単でかつ安価な解決策が、光電子アッセンブリに集積電子回路を配置することに提供できる。
【００６２】
好ましい解決策によれば、いくつかの集積電子回路を上部外面に関して又は表面層において加工したシリコンウェハが用いられる。該ウェハは、いくつかの構造又はリッドにさらに加工されることになる。１つの電子回路がそれぞれのリッド又は構造で必要とされる場合、その時には、１つの回路はそれぞれのリッド又は構造の配置に対応する配置で加工される。２つの回路がそれぞれのリッド又は構造で必要とされる場合、その時には、２つの回路はそれぞれのリッド又は構造の配置に対応する配置で加工される。
【００６３】
リッドの表側からリッドの内部へのスルーホール接続を得て、それにより電気接続が、リッドを適用範囲として使用して集積回路と光電子アッセンブリ内の部材との間に提供できるように、図１及び図２に関連して説明された両面エッチングプロセス並びにＳＯＩ構造を使用することが好ましい。
【００６４】
したがって、本発明の態様によれば、１つ又は複数の集積して形成された電子回路を、リッドの外側半導体の上部表面層において処理した半導体リッドが提供され、リッドを貫く１つ又は複数の電気接続を確立するために、いくつかの導電性バイアス又はスルーホール接続が、リッドの外部表面又は外部表面層からリッドの内側へリッドを貫いて提供される。スルーホール接続の少なくとも一部は、外側半導体表面層において電子回路の１つと結合又は電気的に接触していることが好ましい。各スルーホール接続は、リッドにおいて形成された対応するスルーホールを有することができ、該スルーホールは、スルーホール接続を形成することによって密封することができる。このようなスルーホールは、表面層エッチングと裏面層エッチングの両方を含むことのできる１つ又は複数のエッチングプロセスによって形成できる。
【００６５】
各スルーホールが同じ断面積であることは重要ではない。したがって、リッドは純粋な単結晶シリコンウェハから形成できる。しかしながら、上記のＳＯＩ構造を用いることが好ましい。
【００６６】
多くの適用について、冷却素子又は能動冷却素子を含む半導体リッドを有することが望ましい。このような適用は、高電流用に設計された半導体リッドを含むことができる。Ｐｅｌｔｉｅｒ素子の形態の能動冷却素子は、半導体リッドの上部に配置されるのが好ましい。
【００６７】
Ｐｅｌｔｉｅｒ素子は、リッドの上部で異なる金属層を処理することによって形成できる。したがって、シリコンウェハ全体がいくつかの半導体リッドを得るよう処理される場合には、いくつかの余分な処理工程を追加して、ウェハ全体の上部に異なる金属層を形成することができる。このような金属被覆工程の後、ウェハを独立したリッドに分けることができ、各リッドは、外側の上部表面に形成されたＰｅｌｔｉｅｒ素子を有する。いくつかの実施態様においては、Ｐｅｌｔｉｅｒ素子の上部にヒートシンクをさらに配置することが好ましい。
【００６８】
したがって、本発明の態様によれば、いくつかの半導体リッドの各上部に能動冷却素子を形成する方法が提供され、該いくつかのリッドは半導体ウェハ全体で処理され、該冷却素子の形成は、ウェハ全体の上部及び互いの上部にいくつかの異なる金属層を形成することを含んで成る。形成される金属層は、処理されたウェハがいくつかの独立したリッドに分けられる場合、Ｐｅｌｔｉｅｒ素子を各リッドの上に形成するよう選択されることが好ましい。半導体ウェハは、単結晶シリコンウェハであることができるか、又はＳＯＩ（絶縁体上のシリコン）構造を有するウェハであることができる。半導体リッドは、いくつかのスルーホール接続を用いて高電流接続を与える高電流タイプのリッドであることができる。高電流用のリッドは、ＳＯＩ構造を含めて上記の構造を有することができる。
【００６９】
さらに本発明は、半導体リッドが光電子アッセンブリ又はサブアッセンブリのカバーとして用いられる実施態様を包含している。ここで、リッドは、１つ又は複数のスルーホール、並びにリッドの外部表面からリッドの内部表面への電気接続を提供するための対応するスルーホール接続を有することができる。スルーホール接続は、リッドに形成された対応するスルーホールを有することができ、該スルーホールは、スルーホール接続を形成することによって密封することができる。このようなスルーホールは、表面層エッチングと裏面層エッチングの両方を含むことのできる１つ又は複数のエッチングプロセスによって形成できる。
【００７０】
リッドは純粋な単結晶シリコンウェハから形成できる。しかしながら、上記のＳＯＩ構造を用いることが好ましい。
【００７１】
図７では、本発明に従った光電子アッセンブリの実施態様が図示される。ここで、光電子アッセンブリ７０１は半導体ベース７０２を有し、光導波路７０３が該ベース７０２の上部表面上に形成又は配置されている。さらに光電子部品７０４が、ベース７０２の上部表面に配置され、導波路７０３に光結合している。半導体リッド７０５は、半田封止リング７０６によってベース７０２の上部表面に封止して配置され、リッド７０５は部品７０４を覆っている。リッド７０５は、リッド７０５の上部表面からスルーホールを介してリッドの裏側まで電流経路を与えるフィードスルー金属被覆７０７を有する。該フィードスルー金属被覆は、ベース７０２の表面上の接続用金属被覆７０８と、半田の相互接続７０９とを介して部品７０４に電気接続される。ここで、導波路７０３は、底部クラッド層７１０と、コア層７１１と、上部クラッド層７１２とによって形成される。導波路７０３領域の外側には、コア層７１１は与えられず、クラッド層７１３がベース７０２の表面を覆っている。半田封止リング７０６は、クラッド層７１２及び７１３に半田付けされる。示されるリッド７０５はＳＯＩ構造を有し、該リッド７０５は図１に関連して説明された処理によって製作できる。
【００７２】
これまで、本発明の実施態様を説明するのにシリコンウェハを用いたが、ＩＩＩ−ＩＶ化合物の半導体など、他の半導体材料を使用できる。
【００７３】
他の実施は特許請求の範囲にある。
【図面の簡単な説明】
【００７４】
【図１ａ】本発明の方法の実施態様に従ったさまざまな段階の間の半導体構造についての横断面図であり、エッチングプロセスのさまざまな段階を図示している。
【図１ｂ】本発明の方法の実施態様に従ったさまざまな段階の間の半導体構造についての横断面図であり、エッチングプロセスのさまざまな段階を図示している。
【図１ｃ】本発明の方法の実施態様に従ったさまざまな段階の間の半導体構造についての横断面図であり、エッチングプロセスのさまざまな段階を図示している。
【図１ｄ】本発明の方法の実施態様に従ったさまざまな段階の間の半導体構造についての横断面図であり、エッチングプロセスのさまざまな段階を図示している。
【図１ｅ】本発明の方法の実施態様に従ったさまざまな段階の間の半導体構造についての横断面図であり、エッチングプロセスのさまざまな段階を図示している。
【図１ｆ】本発明の方法の実施態様に従ったさまざまな段階の間の半導体構造についての横断面図であり、エッチングプロセスのさまざまな段階を図示している。
【図１ｇ】本発明の方法の実施態様に従ったさまざまな段階の間の半導体構造についての横断面図であり、エッチングプロセスのさまざまな段階を図示している。
【図１ｈ】本発明の方法の実施態様に従ったさまざまな段階の間の半導体構造についての横断面図であり、エッチングプロセスのさまざまな段階を図示している。
【図１ｉ】本発明の方法の実施態様に従ったさまざまな段階の間の半導体構造についての横断面図であり、エッチングプロセスのさまざまな段階を図示している。
【図１ｊ】本発明の方法の実施態様に従ったさまざまな段階の間の半導体構造についての横断面図であり、エッチングプロセスのさまざまな段階を図示している。
【図１ｋ】本発明の方法の実施態様に従ったさまざまな段階の間の半導体構造についての横断面図であり、金属被覆プロセスのさまざまな段階を図示している。
【図１ｌ】本発明の方法の実施態様に従ったさまざまな段階の間の半導体構造についての横断面図であり、金属被覆プロセスのさまざまな段階を図示している。
【図１ｍ】本発明の方法の実施態様に従ったさまざまな段階の間の半導体構造についての横断面図であり、金属被覆プロセスのさまざまな段階を図示している。
【図１ｎ】本発明の方法の実施態様に従ったさまざまな段階の間の半導体構造についての横断面図であり、金属被覆プロセスのさまざまな段階を図示している。
【図１ｏ】本発明の方法の実施態様に従ったさまざまな段階の間の半導体構造についての横断面図であり、金属被覆プロセスのさまざまな段階を図示している。
【図１ｐ】本発明の方法の実施態様に従ったさまざまな段階の間の半導体構造についての横断面図であり、金属被覆プロセスのさまざまな段階を図示している。
【図１ｑ】本発明の方法の実施態様に従ったさまざまな段階の間の半導体構造についての横断面図であり、金属被覆プロセスのさまざまな段階を図示している。
【図１ｒ】本発明の方法の実施態様に従ったさまざまな段階の間の半導体構造についての横断面図であり、金属被覆プロセスのさまざまな段階を図示している。
【図１ｓ】本発明の方法の実施態様に従ったさまざまな段階の間の半導体構造についての横断面図であり、金属被覆プロセスのさまざまな段階を図示している。
【図２】本発明に従った半導体構造の第１実施態様の平面又は前面図を示す。
【図３】図２の半導体構造の底面又は背面図を示す。
【図４】本発明に従った半導体構造の第２実施態様の平面又は前面図を示す。
【図５】図４の半導体構造の横断面図を示す。
【図６】図５の半導体構造の底面又は背面図を示す。
【図７】本発明に従った光電子アッセンブリ構造の実施態様を示す。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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2005506701.tif 000051
2005506701.tif 000052
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