(57)【要約】本発明は力率改善回路に関する。この回路には、入力電圧（ｕｇ）を供給可能な入力側が設けられており、この入力側は第１および第２の接続端子を有する。さらに制御電極と基準電極と動作電極を備えた第１のスイッチング素子（Ｑ１）が設けられており、この場合、制御電極は電流源と接続されており基準電極は基準電位におかれている。第１のスイッチング素子（Ｑ１）の動作電極と入力側の第１の接続端子との間にインダクタンス（Ｌ１）が接続されている。さらに出力電圧（ｕｚ）を供給可能な出力側が設けられており、この出力側は第１および第２の接続端子を有する。第１のスイッチング素子（Ｑ１）の動作電極と出力側の第１の出力端子との間に第１のダイオード（Ｄ１）が接続されている。制御電極と基準電極と動作電極を備えた第２のスイッチング素子（Ｑ２）が設けられており、この場合、基準電極は基準電位におかれている。第２のスイッチング素子（Ｑ２）の制御電極と第１のスイッチング素子（Ｑ１）の動作電極との間に第１のコンデンサ（Ｃ１）が接続されており、さらに出力側の第１の接続端子と第２のスイッチング素子（Ｑ２）の制御電極との間に第１のオーム抵抗（Ｒ２）が接続されている。
2005517377.tif 000002
【特許請求の範囲】
【請求項１】
力率改善回路において、
入力電圧（ｕｇ）を供給可能な入力側が設けられており、該入力側は第１および第２の接続端子を有しており、
制御電極と基準電極と動作電極を備えた第１のスイッチング素子（Ｑ１）が設けられており、前記制御電極は電流源と接続され前記基準電極は基準電位におかれており、
前記第１のスイッチング素子（Ｑ１）の動作電極と前記入力側の第１の接続端子との間にインダクタンス（Ｌ１）が接続されており、
出力電圧（ｕｚ）を供給可能な出力側が設けられており、該出力側は第１および第２の接続端子を有しており、
前記第１のスイッチング素子（Ｑ１）の動作電極と前記出力側の第１の出力端子との間に第１のダイオード（Ｄ１）が接続されており、
制御電極と基準電極と動作電極とを備えた第２のスイッチング素子（Ｑ２）が設けられており、前記基準電極は基準電位におかれ前記動作電極は第１のスイッチング素子（Ｑ１）の制御電極と接続されており、
前記第２のスイッチング素子（Ｑ２）の制御電極と前記第１のスイッチング素子（Ｑ１）の動作電極との間に第１のコンデンサ（Ｃ１）が接続されており、
前記出力側の第１の接続端子と前記第２のスイッチング素子（Ｑ２）の制御電極との間に第１のオーム抵抗（Ｒ２）が接続されていることを特徴とする、
力率改善回路。
【請求項２】
前記電流源は第１のスイッチング素子（Ｑ１）の制御電極と接続されており、該電流源は第２のオーム抵抗（Ｒ１）を介して形成されており、該第２のオーム抵抗（Ｒ１）は前記入力側の第１の接続端子と接続されている、請求項１記載の回路。
【請求項３】
前記電流源は第１のスイッチング素子（Ｑ１）の制御電極と接続されており、該電流源は高インピーダンスの別個の低電圧源により形成されている、請求項１記載の回路。
【請求項４】
前記第１のオーム抵抗（Ｒ２）に第１のツェナダイオード（Ｄ４）が並列に接続されており、該ツェナダイオード（Ｄ４）により出力電圧（ｕｚ）を制限可能である、請求項１から３のいずれか１項記載の回路。
【請求項５】
前記第１のスイッチング素子（Ｑ１）はＮＭＯＳトランジスタを有し、および／または前記第２のスイッチング素子（Ｑ２）はｎｐｎトランジスタを有する、請求項１から４のいずれか１項記載の回路。
【請求項６】
前記第１のスイッチング素子（Ｑ１）はＰＭＯＳトランジスタを有し、および／または前記第２のスイッチング素子（Ｑ２）はｐｎｐトランジスタを有する、請求項１から５のいずれか１項記載の回路。
【請求項７】
インダクタンス（Ｌ１）を流れる電流（ｉ１）のゼロ点通過時に前記第１のスイッチング素子（Ｑ１）が開放される、請求項１から６のいずれか１項記載の回路。
【請求項８】
前記第２のスイッチング素子（Ｑ２）の制御電極と前記入力側の接続端子との間に第３のオーム抵抗（Ｒ３）が接続されている、請求項１から７のいずれか１項記載の回路。
【請求項９】
前記第２のスイッチング素子（Ｑ２）の制御電極と基準電極との間に、第２のダイオード（Ｄ２ａ）と第２のツェナダイオード（Ｄ２ｂ）とから成る直列回路が接続されており、該第２のツェナダイオード（Ｄ２ｂ）により、第２のスイッチング素子（Ｑ２）の制御電極と基準電極との間の電圧が阻止方向で制限され、前記第２のダイオード（Ｄ２ａ）により、第２のスイッチング素子（Ｑ２）の制御電極が第２のツェナダイオード（Ｄ２ｂ）を介して該第２のスイッチング素子（Ｑ２）の基準電極に対し短絡するのが阻止される、請求項１から８のいずれか１項記載の回路。
【請求項１０】
前記第１のスイッチング素子（Ｑ１）の制御電極と前記第２のスイッチング素子（Ｑ２）の動作電極は、第３のツェナダイオード（Ｄ３）を介して基準電位と接続されており、該第３のツェナダイオード（Ｄ３）は、該ツェナダイオード（Ｄ３）により前記第１のスイッチング素子（Ｑ１）の制御電極を過電圧から保護できるように配置されている、請求項１から９のいずれか１項記載の回路。
【請求項１１】
前記第２のスイッチング素子（Ｑ２）の制御電極と該第２のスイッチング素子（Ｑ２）の基準電極との間に第２のコンデンサ（Ｃ２）が接続されており、該第２のコンデンサの値は、前記第１のスイッチング素子（Ｑ１）のスイッチオン時間（Ｔ１）に実質的に作用を及ぼすことができる大きさである、請求項１から１０のいずれか１項記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は力率改善回路に関する。力率改善は、回路の入力電流の高調波成分を抑圧する役割を果たす。この種の回路の消費電力に応じてそのために特定の要求が適用される。たとえば規格EN61000-3-2, パートA 14には、電力消費が２５Ｗよりも大きい安定器ないしはバラストに対する要求が規定されている。
【０００２】
従来の技術
DE 199 23 238.5には、従来技術において知られている力率改善回路について記載されている。従来技術により知られている別の公知の力率改善回路は、集積回路を備えたブーストコンバータの駆動制御、個別部品を用いた間欠動作におけるブーストコンバータの一定周波数制御、あるいは力率改善のために前置接続されるコンバータを使用せず後置接続されたコンバータの共振回路において電荷ポンピングを使用するために用いられる。
【０００３】
従来技術により知られている共振回路における電荷ポンプを用いた力率改善回路の欠点は、殊に比較的高い出力をもつ前置回路としての電子安定器において負荷回路中に大きい無効電流が生じてしまうことである。従来技術により知られている間欠動作における固定周波数制御による装置の欠点は、EN 55015 によれば不所望な妨害スペクトルが生じることである。
【０００４】
したがって本発明の課題は、上述の欠点をもたずしかも好適なコストで実現可能な力率改善回路を提供することにある。
【０００５】
本発明の説明
本発明によればこの課題は、請求項１の特徴部分に記載の特徴を備えた力率改善回路によって解決される。
【０００６】
本発明の基礎とする認識は、非間欠動作において自励式ブーストコンバータを構成することによって上述の課題を解決できるというものである。力率改善は、遷移モードにおける動作時に主となるスイッチング素子のスイッチオン時間を一定にすることによって実現される。一定のスイッチオン時間ならびに遷移モードにおける動作に必要なインダクタンスを流れる電流のゼロ点通過識別が、構成素子に関して最小のコストで実現される。つまり第１のスイッチング素子の動作電極と第２のスイッチング素子の制御電極との間に接続された第１のコンデンサによって、一定のスイッチオン時間も実現されるし、インダクタンスにおける電流のゼロ点通過時に第１のスイッチング素子を遮断することも実現される。これと同時に第１のコンデンサによってスイッチングフェーズにおける正のフィードバックが行われ、それにより急峻なスイッチング側縁によりスイッチング損失が低減される。
【０００７】
本発明による解決手段によってさらに得られる利点とは、非間欠動作ならびに入力電圧により結果として生じる周波数変調に基づき、前置接続されたＥＭＣフィルタも含めて構成素子に関する要求が最低限に抑えられることである。本発明による回路をたとえばコールドスタート電子安定器と共働させてランプの駆動に用いる場合、本発明による回路ではグローフェーズ中の高いランプインピーダンスによっても中間回路電圧が著しく高まることはないが、従来技術から知られているポンプ回路ではそのようになってしまう。
【０００８】
有利なことに、第１のスイッチング素子の制御電極と接続されている電流源は、入力側および／または出力側の第１の接続端子と接続された第２のオーム抵抗すなわち非リアクタンス性の抵抗によって実現されるかまたは、直列抵抗を有する別個の低電圧源によって実現される。
【０００９】
さらに有利なことに、第１のオーム抵抗すなわち非リアクタンス性の抵抗および／または第２のスイッチング素子に並列にたとえば第１のツェナダイオードにより実現される制限器回路が接続され、これによって出力電圧を制限することができる。この措置によれば、本発明による回路において負荷が脱落したときに、たとえば点弧フェーズあるいは接続されていたランプが動作中に取り外されたときに、出力電圧が負荷に逆比例して上昇するという状況が考慮される。第１のオーム抵抗に対する第１のツェナダイオードの並列接続によってこのことが回避され、それによれば入力電圧がこの第１のツェナダイオードのツェナ電圧に到達したときに、回路の出力電圧がツェナ電圧を超えることがないよう低減調整される。これに対する代案として、第２のスイッチング素子に並列に接続された制限器回路によって出力電圧が低減調整されるかまたは、出力閾値電圧に達したときに振動が完全に阻止される。
【００１０】
第１のスイッチング素子がＮＭＯＳトランジスタを有するように構成できるし、および／または第２のスイッチング素子がｎｐｎトランジスタを有するように構成できる。これに対する代案として、第１のスイッチング素子はＰＭＯＳトランジスタを有するように構成できるし、および／または第２のスイッチング素子はｐｎｐトランジスタを有するように構成できる。
【００１１】
有利であるのは、インダクタンスを流れる電流のゼロ点通過時に第１のスイッチング素子が開かれるよう本発明による回路を設計することである。この措置によって、振動を開始させるための簡単な条件が設定される。この場合、入力電圧が供給されるとインダクタンスおよび第１のダイオードを介して負荷回路に流れる充電電流のゼロ点通過によって、すでに回路が振動し始めるようになる。
【００１２】
第２のスイッチング素子の制御電極と入力側の第１の接続端子との間に第３のオーム抵抗すなわち非リアクタンス性の抵抗を接続するのが有利である。このように付加的な経路を設けることによって入力電圧のゼロ点通過領域においてスイッチオン時間が長くされ、このことは入力電流の高調波成分に対し好影響を及ぼす。
【００１３】
さらに有利なことに、第２のスイッチング素子の制御電極と基準電極との間に、第２のダイオードと第２のツェナダイオードから成る直列回路を接続することもでき、これによれば第２のツェナダイオードによって第２のスイッチング素子の制御電極と基準電極との間の電圧が阻止方向で制限される。さらに第２のダイオードによって第２のツェナダイオードの順方向電流が阻止される。ツェナダイオードの阻止電圧により、第１のスイッチング素子のスイッチオン時間ひいては所定の負荷において出力電圧のレベルが決定的に規定される。これら両方のダイオードを設けなければ阻止電圧は、第２のスイッチング素子の制御電極と基準電極との間の接合部における負のブレークダウン電圧によって規定される。
【００１４】
さらに有利であるのは、第１のスイッチング素子の制御電極と第２のスイッチング素子の動作電極を第３のツェナダイオードを介して基準電位におくことである。この場合、第３のツェナダイオードは、第１のスイッチング素子の制御電極を過電圧から保護できるように配置される。
【００１５】
従属請求項にはその他の有利な実施形態が示されている。
【００１６】
図面の簡単な説明
次に、添付の図面を参照しながら本発明の実施例について詳しく説明する。
図１は、本発明による回路の第１の実施形態を示す基本回路図である。
図２は、本発明による回路の第２の実施形態を示す基本回路図である。
図３は、図１および図２による種々の信号の時間経過特性を示す図である。
図４は、実現された実施例における３つの信号の測定された時間経過特性を示す図である。
図５は、図４に属する入力電流ｉｅの時間経過特性を示す図である。
図６は、本発明による第３の実施形態を示す基本回路図である。
【００１７】
以下では種々の実施例における同じ素子または同様のはたらきをする素子については、一貫して同じ参照符号を適用する。
【００１８】
本発明の有利な実施形態
はじめに図１に示した本発明による回路を参照する。本発明による回路の適用事例を制約するものではないが、以下ではこの回路をランプ用の電子安定器の制御の一例として説明する。図３には、この回路に対応する基本信号経過特性が示されている。
【００１９】
電圧源たとえば商用電圧源から本発明による回路１２の電圧ｕｅを取り出すことができる。この電圧源ははじめに電流ｉｅを整流回路１０へ供給し、これには４つのダイオードＤ１１，Ｄ１２，Ｄ１３，Ｄ１４が含まれている。整流回路１０の出力側で得られる電圧ｕｇはコンデンサＣｅにより安定化され、本発明による力率改善回路１２へ供給される。
【００２０】
コンデンサＣ１は時点ｔ０において、トランジスタＱ２の負のベース−エミッタブレークダウン電圧まで充電されているものとする。このためトランジスタＱ２は阻止状態となり、トランジスタＱ１はプルアップ抵抗Ｒ１を介して導通状態となり、つまりトランジスタＱ１のドレイン端子における電圧ｕ１は時点ｔ０ではゼロである。インダクタンスＬ１を流れる電流も時点ｔ０ではやはりゼロである。負荷ＲＬにおける出力電圧ｕｚは一定であり、これはたとえば十分に大きいバルクコンデンサＣＢが設けられていることによる。
【００２１】
次に期間Ｔ１＝ｔ１−ｔ０内でＲ２を介してコンデンサＣ１が再充電され、その際にＴ１は、
ｄｕｃ１／Ｔ１＝１／Ｃ１ * （ｕｚ／Ｒ２）                                （１）
により得られる。期間Ｔ１中、インダクタンスＬ１における電流ｉ１が直線的に上昇する。電流ランプ特性の勾配は、
ｉ１，ｍａｘ／Ｔ１＝１／Ｌ１ * ｕｇ                                         （２）
により計算され、ここでｕｇは本発明による回路の入力電圧である。
【００２２】
時点ｔ１においてトランジスタＱ２の電圧ｕＢｉａｓは導通電圧に達し、トランジスタＱ２はスイッチオン状態となる。これによりトランジスタＱ１の電圧ｕＧａｔｅはゼロになり、トランジスタＱ１この実施例ではＭＯＳ−ＦＥＴは阻止状態となる。時点ｔ１において、インダクタンスＬ１を流れる電流ｉ１は最初にコンデンサＣ１に向かって転流し、コンデンサＣ１を出力電圧ｕｚまで再充電される。次に電流ｉ１は整流ダイオードＤ１に向かって転流し、これにより出力回路が給電される。時点ｔ２まで、インダクタンスＬ１における電流ｉ１は直線的に減少する。負の電流ランプ特性の勾配は、
ｉ１，ｍａｘ／Ｔ２＝１／Ｌ１ * （ｕｇ  − ｕｚ）                              （３）
により計算され、ここでトランジスタＱ１のスイッチオン時間を無視すれば、Ｔ２＝ｔ２ − ｔ１が成り立つ。時点ｔ２において、ダイオードＤ１における電流のゼロ点通過が生じ（図３ｂ参照）、ダイオードＤ１が阻止状態となる。コンデンサＣ１はインダクタンスＬ１を介して放電し、そのようにしてトランジスタＱ２のベースを空乏化させる。これによりトランジスタＱ２が阻止状態となり、トランジスタＱ１のゲートにおける電圧ｕＧａｔｅがプルアップ抵抗Ｒ１を介して引き上げられる。したがてトランジスタＱ１がスイッチオン状態となり、そのドレインにおける電圧ｕ１がゼロにされる。コンデンサＣ１はトランジスタＱ１のドレインソース接合部を介して、トランジスタＱ２の負のベース−エミッタブレークダウン電圧まで放電される。このような正のフィードバックによってトランジスタＱ１の迅速なスイッチオフが可能となり、それによりスイッチング損失が最低限に抑えられる。これとともに時点ｔ０における状態に到達し、サイクルが最初から始まる。
【００２３】
本発明による回路によれば、期間Ｔ１＝ｔ１−ｔ０は入力電圧ｕｇには依存せず、したがって電圧ｕｃに左右されることなく一定である。式（２）を見ればすぐにわかるように、このケースではｉ１，ｍａｘは入力電圧ｕｇに比例している。さらに電流ｉ１の実効値は入力電流ｉｇの有効分と等しい。非間欠動作では、インダクタンスＬ１における電流ｉ１のピーク値は式
ｉ１，ｍａｘ＝√３ * ｉｇ                                                  （４）
に従い、入力電流ｉｇに比例している。時点ｔ２における電流ｉ１のゼロ点通過時にトランジスタＱ１が再び解放されるようにした回路原理によって、非間欠動作が設定されている。力率改善のための条件は
ｕｅ 〜 ｉｅ                                                            （５）
であり、この条件は式（３）および（４）によればｕｇ＝｜ｕｅ｜およびｉｇ＝｜ｉｅ｜のときに、すなわち本発明による回路によって満たされる。
【００２４】
振動を開始させるために：
電圧ｕｇの印加後、コンデンサＣ１はインダクタンスＬ１およびダイオードＤ１を介して充電される。抵抗Ｒ２を介して出力電圧ｕｚの形成中にトランジスタＱ２のベースが駆動制御され、これによってトランジスタＱ２が導通状態となる。これとともにトランジスタＱ１のゲートにおける電圧ｕＧａｔｅがゼロと等しくなり、このフェーズ中、トランジスタＱ１は阻止状態となる。
【００２５】
入力電圧が第１の電圧ピーク値に達してコンデンサＣ１が再充電されると、インダクタンスＬ１を流れる電流ｉ１がゼロを通過する。既述のようにこのことによってコンデンサＣ１が再充電され、図３によるサイクルがスタートする。したがって本発明による回路は、入力電圧が供給されると自動的に振動し始める。
【００２６】
次に、図２に示した本発明による回路を参照しながら、本発明による回路の別の実施形態について説明する。この場合、期間Ｔ２は出力電圧ｕｚが上昇するにつれて逆比例して減少する。これにより入力電力は出力電圧ｕｚの上昇とともに引き戻され、このことは回路にとって有利である。ただし抵抗型負荷において出力電圧ｕｚを完全に調整するためには、入力電力を出力電圧ｕｚの２乗に比例して引き戻す必要がある。つまり出力電圧ｕｚは、負荷が脱落したときたとえばランプの点弧フェーズや動作中にランプが取り除かれたとき、それにもかかわらず負荷に逆比例して上昇することになる。このことを回避する目的で、ツェナダイオードＤ４を挿入することができる。このツェナダイオードは非リアクタンス性の抵抗すなわちオーム抵抗Ｒ２に並列に接続されて出力電圧ｕｚを制限し、これによればツェナダイオードＤ４においてツェナ電圧に達したとき、出力電圧ｕｚがツェナダイオードＤ４のツェナ電圧を超えることがないよう、期間Ｔ１すなわち入力電力が引き下げられる。
【００２７】
第２のトランジスタＱ２の制御電極と入力側の第１の接続端子との間にオーム抵抗Ｒ３が接続されている。この抵抗により入力電流の表面波成分をさらに低減できる。その理由は、コンバータはそうでなければスイッチオン時間が短すぎるときに入力電圧のゼロ点通過領域において電力を伝達できないからである。
【００２８】
本発明による回路の非間欠動作により、電流ｉの電流振幅はｉ１，ｍａｘ√３*ｉｇに制限される。これによって構成素子に対する要求たとえばインダクタンスＬ１の飽和に対する要求が低減される。
【００２９】
本発明による回路の場合、スイッチング周波数ｆはｆ＝１／（Ｔ１＋Ｔ２）である。Ｔ２は式（３）に従い入力電圧ｕｇに依存するので、電力と結びついた妨害放射のスペクトルは電源電圧ｕｅの動作時に平滑化される。最も低い周波数は高い入力電圧ｕｇのときに達せられる。入力電圧が高いときにはインダクタンスＬ１における最大電流ｉ１を遮断しなければならないので、評価特性曲線における跳躍的変化の下でこの周波数が５０ｋＨｚ付近にあるよう回路を設計することができる。
【００３０】
式（１）に従い、コンデンサＣ１はオーム抵抗Ｒ２とともに時定数Ｔ１を決定する。ただし本発明による回路の場合、コンデンサＣ１はさらに別の機能も有している。
−コンデンサＣ１によって、スイッチングフェーズにおける正のフィードバックにより時点ｔ２においてトランジスタＱ２のベースの迅速な空乏化が実現される。
−これとは逆にコンデンサＣ１によって、やはり正のフィードバックにより時点ｔ１においてトランジスタＱ２のスイッチングが支援され、つまりはトランジスタＱ１の「ハードな」遮断が支援される。設計に応じて必要となる可能性のあるのは、トランジスタＱ２のベースをこのトランジスタＱ２のベース−エミッタ区間に並列に接続されたダイオードＤ２ａ，Ｄ２ｂによって（図２参照）、コンデンサＣ１の再充電時に過電流から保護することである。ツェナダイオードＤ２ｂによって、トランジスタＱ２の負のベース−エミッタ電圧が制限される。これによって期間Ｔ１は、構成素子のばらつきやトランジスタＱ２のブレークダウン電圧の温度特性に左右されなくなる。
−コンデンサＣ１によって、インダクタンスＬ１における電圧の振動極性変化にあたり側縁勾配が制限される。
【００３１】
有利な実施形態によれば、トランジスタＱ２はトランジスタＱ１のゲートを「ハードに」０Ｖにクランプする。このことが必要とされるのは、トランジスタＱ１のゲート容量を迅速に再充電してトランジスタＱ１の迅速な遮断を行わせるためである。さらにこれによって、トランジスタＱ１におけるスイッチング損失も僅かに抑えられる。これとは逆に、トランジスタＱ１はプルアップ抵抗Ｒ１を介してスイッチオンされる。これは「ソフトに」行うことができ、それというのもこの時点ではインダクタンスＬ１における電流ｉ１は、最初は必然的にゼロから出発して形成されていくからである。
【００３２】
この回路においてゲートを過電圧から保護する目的で、ツェナダイオードＤ３（図２参照）をトランジスタＱ１のためにゲート端子と基準電位との間に接続することができる。
【００３３】
本発明の有利な実施形態によれば、プルアップ抵抗Ｒ１が内部低電圧供給源と接続されている。このようにすることでツェナダイオードＤ３を省くことができる。さらにこの措置によって、抵抗Ｒ１に対する高い電圧要求がなくなる。
【００３４】
図４には、本発明による回路を試験的に設計した際の出力電圧ｕｚと電流ｉ１とトランジスタＱ２のベースの電圧ｕＢａｓｉｓの時間経過特性が時間軸上に示されている。電圧ｕｚとｕＢａｓｉｓの経過特性における電圧ピークはコンデンサＣ１の再充電電流により生じるものであり、オプションとして挿入すべきダイオードＤ２ａ，Ｄ２ｂを介して導出しないかぎり、これによりトランジスタＱ２において損失が引き起こされる。
【００３５】
図５には、正弦波の電源電圧ｕｅを使用して駆動制御したときの入力電流ｉｅの時間経過特性が示されている。電源電圧ｕｅのゼロ点通過領域では、インダクタンスＬ１における電圧はもはや出力電圧ｕｚには到達しない。したがってこの領域ではごく僅かな期間、電力の伝達が不可能である。この電流の歪みに起因して高調波成分が引き起こされ、これは要求に応じて許容できるものである。トランジスタＱ２のベースと入力電圧が整流された側との間に第３の抵抗Ｒ３を付加的に挿入することにより、この作用を十分に補償することができる。
【００３６】
図６には本発明のさらに別の実施例が示されている。図２の実施例とは異なり、ここでは第２のスイッチング素子Ｑ２の制御電極と基準電極との間に第２のコンデンサＣ２が接続されている。さらに第２のスイッチング素子Ｑ２の基準電極は、第４の抵抗Ｒ４を介して基準電位と接続されている。第２のコンデンサＣ２によって、第１のコンデンサＣ１の多重機能により生じる欠点が解消される。第１のコンデンサＣ１の値によって第１のスイッチング素子Ｑ１のスイッチオン時間Ｔ１が決定される一方、第１のコンデンサＣ１によって回路全体の発振を維持する正のフィードバックが形成される。実際には、第１のコンデンサＣ１のところで数１００Ｖの電圧変化が発生する。第１のコンデンサＣ１の望ましい値とともに望ましくない高い充放電電流が引き起こされ、これによって構成素子に大きい負荷がもたらされることになる。本発明によれば第２のコンデンサによって、第１のコンデンサＣ１のこのような多重機能が解消される。第２のコンデンサＣ２の値は、これによって実質的に第１のスイッチング素子Ｑ１のスイッチオン時間Ｔ１が定まるように選定される。このようにすれば第１のコンデンサＣ１の値を、その正のフィードバック機能だけが維持される程度に小さく選定できる。これによって上述の充放電電流を低減することができる。第４の抵抗Ｒ４の値によって、第１のコンデンサＣ１の正のフィードバック機能にも第１のスイッチング素子Ｑ１のスイッチオン時間Ｔ１にも作用を及ぼすことができる。これによって微調整が可能となる。ただし第４の抵抗Ｒ４の値をゼロとしてもよい。
【００３７】
以上要約すれば、本発明による回路によってたとえば以下の利点が得られる：
−原理に基づき生じるトランジスタの空乏化、これはトランジスタＱ１の遮断時にコンデンサＣ１による正のフィードバックによって行われるが、これによって大きい電流を僅かな損失でスイッチングできるようになる。
−コンデンサＣ１もしくはコンデンサＣ１およびＣ２は期間Ｔ１の選定に係わるものであり、かつこれによってインダクタンスＬ１における電流ｉ１のゼロ点通過時にトランジスタＱ１の遮断が行われる。
−コンデンサＣ１もしくはコンデンサＣ１およびＣ２によって、時点ｔ１における電流の「ソフトな」転流が可能となる。
−負荷変動に起因する出力電圧ｕｚの変動は部分的にすなわち２次ではなく１次で直線的に調整される。
【図面の簡単な説明】
【００３８】
【図１】本発明による回路の第１の実施形態を示す基本回路図である。
【図２】本発明による回路の第２の実施形態を示す基本回路図である。
【図３】図１および図２による種々の信号の時間経過特性を示す図である。
【図４】実現された実施例における３つの信号の測定された時間経過特性を示す図である。
【図５】図４に属する入力電流ｉｅの時間経過特性を示す図である。
【図６】本発明による第３の実施形態を示す基本回路図である。
【図１】
2005517377.tif 000003
【図２】
2005517377.tif 000004
【図３ａ】
2005517377.tif 000005
【図３ｂ】
2005517377.tif 000006
【図３ｃ】
2005517377.tif 000007
【図３ｄ】
2005517377.tif 000008
【図４】
2005517377.tif 000009
【図５】
2005517377.tif 000010
【図６】
2005517377.tif 000011
【国際調査報告】
2005517377.tif 000012
2005517377.tif 000013
2005517377.tif 000014
2005517377.tif 000015