(57)【要約】  本発明は次のようなデジタル遅延線に関する。すなわち第１の数（ｎ）の鎖状的に連結された第１の遅延素子２を有する帰還結合された第１の遅延線１と、第２の数（ｎ）の鎖状的に連結された第２の計数素子６を有する少なくとも１つの第２の帰還結合された計数装置５, ８, ９, . . . とを有しており、前記計数素子は第１の遅延素子の１つによってクロッキングされる、デジタル遅延線に関する。
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【特許請求の範囲】
【請求項１】
デジタル遅延線であって、
第１の数（ｎ）の鎖状的に連結された第１の遅延素子（２）を有する、帰還結合された遅延線（１）と、
第２の数（ｎ）の鎖状的に連結された第２の計数素子（６）を有する、少なくとも１つの帰還結合された計数装置（５, ８, ９, . . .）とを有しており、
前記第２の計数素子は前記第１の遅延素子のうちの１つによってクロッキングされる、
ことを特徴とするデジタル遅延線。
【請求項２】
前記第１の遅延素子は駆動部である、請求項１記載のデジタル遅延線。
【請求項３】
帰還結合された計数装置はシフトレジスタ鎖状回路を含む、請求項１または２記載のデジタル遅延線。
【請求項４】
論理値が前記シフトレジスタ鎖状回路を通過した後に前記シフトレジスタ鎖状回路の最後のシフトレジスタが、当該シフトレジスタ鎖状回路のシフトレジスタに対してリセットパルスを送出するように、前記シフトレジスタ鎖状回路が構成されている、請求項３記載のデジタル遅延線。
【請求項５】
少なくとも１つのさらなる計数装置（８, ９, . . . ）を有しており、
計数装置のリセットパルスはクロック信号としてさらなる計数に用いられる、請求項１から４までのいずれか１項記載のデジタル遅延線。
【請求項６】
第１の遅延素子に対する第１のマルチプレクサ手段（１０）および計数素子に対する第２のマルチプレクサ手段（１２）およびＵＮＤ素子（１７）を有しており、
当該ＵＮＤ素子の入力側は第１のマルチプレクサ手段の出力側（１７）および第２のマルチプレクサ手段の出力側（１８）と接続されている、請求項１から５までのいずれか１項記載のデジタル遅延線。
【請求項７】
電子システムであって、
パルスを送出する手段（３２）と、
反射されたパルスを受信する手段（３３）と、
請求項１から６までのいずれか１項記載のデジタル遅延線とともにパルスの信号伝搬時間を求める手段（３６, ３８）とを有している、
ことを特徴とする、電子システム。
【請求項８】
前記信号伝搬時間から間隔を求める評価ユニット（３６, ４４）を有している電子システム。
【請求項９】
前記信号伝搬時間の順次連続する測定に基づいて相対速度を求める評価ユニット（４４）を有している、請求項７記載の電子システム。
【請求項１０】
所定の間隔領域を検出するために、デジタル遅延線の時間遅延を変化させる手段（３６）を有している、請求項７、８または９いずれか１項記載の電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は殊に、レーダーに基づく、車両からの間隔測定および相対速度測定に使用されるデジタル遅延線の領域に関する。
【０００２】
従来技術から、レーダーセンサに対するアナログ遅延線の使用が公知である。このような遅延線は、幾つかの別個の構成素子から成る。通常は、コンデンサまたはコイルの充電放電時間のコストのかかる接続（Verschaltung）において遅延を生じさせるのに用いられる。
【０００３】
さらに従来技術から、一定の遅延を有するデジタル遅延線が公知である。この遅延線は連続して接続された駆動部を有している。この種のデジタル遅延線は半導体に集積されるか、または複数の集積回路によって構成される。図１にはこの種の、それ自体従来技術から公知である遅延線が示されている。
【０００４】
図１の遅延線は駆動部（Treibern）１、２、３、４並びにさらなる駆動部から成る。これらの駆動部は連続して接続されている。各駆動部は遅延時間Δｔを有している。従ってｎ個の駆動部を有する連続回路の通過後、ｎ＊Δｔの時間的遅延が得られる。ここで欠点は、必要な駆動部の数が多いので、相応の大きなシリコン面積が必要なことである。従ってこのような遅延線の使用は、航空および宇宙オペレーション用のパルス−レーダシステム並びに軍事的な使用に限られている。
【０００５】
本発明の課題は殊に、車両からのレーダーベース間隔測定および／または相対速度測定に用いられる改善されたデジタル遅延線を実現することである。
【０００６】
本発明の課題は、独立請求項の特徴部分の構成によって解決される。本発明の有利な構成は従属請求項に記載されている。
【０００７】
本発明の特別な利点は、本発明によるデジタル遅延線の再帰的な構成によって、必要な遅延素子、ひいては必要なシリコン面積が格段に少なくなることである。これによって例えば本発明のデジタル遅延線を集積回路、例えば特定用途向け集積回路（ＡＳＩＣ）に、格段に低い製造コストで集積することができる。これによって本発明は、殊に自動車電子技術領域におけるレーダーに基づく間隔測定および相対速度測定に対するさらなる使用領域を開拓することができる。
【０００８】
本発明の有利な実施形態では、所定の領域内の遅延が有利には線形に調整設定される。ここで量子化（Qunatisierung）は使用される個々の遅延素子の遅延時間によって得られる。
【０００９】
スケーリング可能なことは、別の特別な利点である。すなわちより長い遅延時間が必要な場合、帰還結合されるさらなる遅延線を加えることによってこれが実現される。このことは発展に関するコストをかけることなく、かつ正確さを損なわずに行われる。
【００１０】
さらなる特別な利点は、調整設定可能な遅延領域が個々の格子伝搬時間の分解（Aufloesung）に依存せず調整設定されることである。これは、遅延領域全体をあらわすのにデジタル格子の回路ヒシテリシスにもはや頼る必要がないことを意味する。それどころか本発明によって、原則的に任意の長さの遅延時間を、帰還結合された計数装置をカスケード接続することによって実現することができる。個々の計数装置は例えば連続的に接続され、標準化された論理格子（例えばシフトレジスタ）から成る。これによって寄生的な作用（例えば、そうでない場合には回路ヒシテリシスの使用によって引き起こされてしまう、アナログ遅延線使用時の非線形性）が省かれる。
【００１１】
本発明の別の有利な構成では、「システム内較正」が行われ、低コストの調整が自動的に行われる。このことも、殊に自動車電子技術領域における使用には重要な利点である。
【００１２】
以下で本発明の有利な実施例を図面に基づきより詳細に説明する。
【００１３】
図１は従来技術から公知の、一定の遅延時間を有する遅延線である。
図２は本発明によるデジタル遅延線の実施形態に対するブロックダイヤグラムである。
図３は遅延時間の調整設定に対するブロックダイヤグラムである。
図４は遅延線のカスケード接続を具体的に示すためのダイヤグラムである。
図５はデジタル遅延線の第２の実施例である。
図６はシフトレジスタのクロッキングをあらわすブロックダイヤグラムである。
図７はデジタル遅延線の較正に対する回路のブロックダイヤグラムである。
図８はデジタル遅延線を有する電子システムのブロックダイヤグラムである。
【００１４】
図２には、デジタル遅延線のブロックダイヤグラムが示されている。このデジタル遅延線は、幾つかの遅延素子２を有する遅延線１を含む。遅延素子の数は例えば８または有利には他の２の累乗である。
【００１５】
有利には遅延素子２は論理格子であり、これらの論理格子はそれぞれΔｔの格子伝搬時間を有している。遅延素子２はリング状に接続されている。ｎ個の遅延素子２が設けられている場合、遅延線１によって構成されたリングを一度通過するのに、パルス３はｎ＊Δｔの時間が必要である。同時に時間Δｔは、調整設定可能な最小遅延増加分である。
【００１６】
遅延素子２のうちの１つは出力側４を有している。出力側４は計数装置５のクロック入力側に接続されている。計数装置５は、連続して接続された論理格子から成る。図２の実施形態でこれはいわゆるＤ−レジスタ６のことである。すなわち計数装置５は、シフトレジスタ連鎖回路である。出力側４は、それぞれＤ−レジスタ６のクロック入力側と接続されている。計数装置５の第１のＤ−レジスタ６のＤ−入力側は、さらにメモリ７と接続されている。このメモリ内には論理値１が記憶されている。Ｄ−レジスタ６を通る通過時間は遅延線１のサイクル時間より短い。
【００１７】
計数装置５の最後のＤ−レジスタ６の出力側は、計数装置５の全Ｄ−レジスタ６のリセット入力側に帰還される。リセットパルスは、遅延線１のサイクル時間と同期して生じる。
【００１８】
さらに図２のデジタル遅延線は別の計数装置８、９、. . . を含む。さらなる計数装置８、９、. . . は原則的に、計数装置５と同じように構成されている。計数装置５の最後のＤ−レジスタ６の出力側は、後続の計数装置８のクロッキングに用いられる。計数装置８の第１のＤ−レジスタ６のデータ入力側は、同じようにメモリ７と接続されている。これによって計数装置８内の論理値１は、計数装置５内の最後のＤ−レジスタ６の出力側からクロック信号を受信するとクロック入力される。
【００１９】
計数装置９に対する事情も相応である。計数装置９はクロック信号として、計数装置８の最後のＤ−レジスタ６の出力側を有する。このようにして全ての遅延線がカスケード接続される。
【００２０】
デジタル遅延線の作動時にパルス３は、遅延線１内を連続的に走行する。パルス３はここで遅延線１の各遅延素子２によって、時間間隔Δｔだけ遅延される。従って遅延線１がｎ個の遅延素子２を有している場合、出力側４では時間間隔ｎ＊Δｔ後に、クロック信号が生じる。
【００２１】
このクロック信号によって、時点ｎ＊Δｔで計数装置５の第１のＤ−レジスタ６において論理値１がクロック入力される。計数装置５内のＤ−レジスタ６の数が同じようにｎ個である場合、論理値１は、計数装置５の最後のＤ−レジスタ６に時間ｎ＊ｎ＊Δｔ後に達する。
【００２２】
この時点で、計数装置８の第１のＤ−レジスタ６において論理値１がクロック入力される。なぜなら計数装置５の最後のＤ−レジスタ６の出力側は、計数装置８に対するクロック出力側として用いられるからである。同時に計数装置５のＤ−レジスタ６がリセットされる。
【００２３】
その後論理値１は計数装置８を、計数装置８の最後のＤ−レジスタ６まで、時間ｎ＊ｎ＊ｎ＊Δｔ内で通過する。計数装置９に対しても事情は相応しており、論理値１は計数装置９を時間ｎ＊ｎ＊ｎ＊ｎ＊Δｔ後に通過する。
【００２４】
さらなる計数装置をカスケード接続することによって、このように任意の長さの遅延が得られる。しかもこれによって精度が損なわれることはない。
【００２５】
すなわち５１２の遅延増加分を有する遅延線は、従来技術のように５１２個の遅延素子を必要とするのではなく、第１の遅延線および２つのカスケード接続された計数装置に対して、例えばｎ＝８の遅延素子だけが必要である。すなわち５１２個の遅延素子の代わりに全体として２４個の素子だけが必要とされる。
【００２６】
さらなる利点は、遅延素子および計数素子の信号取り出し（Signalabgriffe）に対する回路技術に関するコストも相応に減少することである。有利には素子の各出力側はマルチプレクサ出力側と接続される。これによって、デジタル遅延線の調整設定可能な遅延時間が問い合わせられる。相応する回路は図３に示されている。
【００２７】
図３の回路は、図２の回路の各遅延線に対するマルチプレクサを含む。マルチプレクサ１０の入力側１１には遅延線１の１つの遅延素子２の出力側がそれぞれ接続されている。この事情はマルチプレクサ１２に対しても相当する。マルチプレクサ１２の入力側１３は、計数装置５のＤ−レジスタ６の出力側と接続されている。
【００２８】
この事情は、入力側１５が計数装置８のＤ−レジスタ６と接続されているマルチプレクサ１４並びに、見やすくするために図３には図示されていない、さらなるマルチプレクサにもあてはまる。これらのマルチプレクサにはさらなる計数装置９、. . . がそれぞれ割り当てられる。すなわちカスケード接続された各遅延線および計数装置の各遅延素子は、該当する線路に割り当てられたマルチプレクサの入力側と接続されている。
【００２９】
マルチプレクサ１０、１２、１４、. . . は制御部１６によって制御される。制御部１６を介して所望の遅延時間が調整設定される。
【００３０】
マルチプレクサ１０、１２、１４、. . . の出力側１７、１８、１９、. . . は、ＵＮＤ格子１７の入力側と接続されている。ＵＮＤ格子１７は、出力側１８を有している。この出力側は、制御部１６を介して調整設定された遅延時間に達するとすぐに、論理値１をとる。
【００３１】
例えば１５０＊ΔＴの遅延時間を調整設定するために、遅延線１の第６の遅延素子２の出力側と、計数装置５の第２のＤ−レジスタの出力側と、計数装置８の第２のＤ−レジスタ６の出力側が選択される。ここから、１５０＊Δｔの総遅延時間が、６Δｔ＋１６Δｔ＋１２８Δｔから得られる。このようにして、例えば２４個の素子だけで５１２の遅延増加分が無段階的に調整設定される。
【００３２】
ＵＮＤ格子１７の出力側１８は、マルチプレクサ１９と接続されている。マルチプレクサ１９の他の入力側は信号源２０と接続されている。マルチプレクサ１９の出力側は、評価ユニット２１と接続されている。信号源２０が所定の遅延時間後に信号を出力するか否かを確かめるために、以下のことが行われる。
【００３３】
デジタル遅延線の遅延素子２ないし６の出力側は、制御部１６を介して所望の遅延時間と相応に選択される。遅延時間の経過後に信号源２０が信号を出力すると、マルチプレクサ１９による乗算の結果は論理１になる。これと反対の場合、すなわち信号源が信号を出力しないか、またはより早い時点またはより遅い時点で出力する場合、マルチプレクサ１９の出力側は論理０のままである。
【００３４】
このような情報は評価ユニット２１によって、例えば間隔測定および／または微分速度測定の目的で評価される。これを以下でより詳細に説明する。
【００３５】
図４には再度、本発明によるデジタル遅延線の作用が示されている。これまでに考察した例では、デジタル遅延線は３つのカスケード接続された、それぞれ８個の遅延素子を有する遅延線／計数線から成る。第１の遅延線は遅延素子２２を有している。この遅延素子２２はそれぞれ格子伝搬時間Δｔを有している。それ故にパルス２３が、遅延素子２２によって形成された帰還結合リング状遅延線を１度循環するのに、８＊Δｔの持続時間を必要とする。
【００３６】
すなわちこの遅延線の後に配置された計数線は８＊Δｔの時間的間隔でクロッキングされる。すなわちこの後配置された遅延線をパルスが循環するのには、８＊８＊Δｔの持続時間を要する。後配置されたさらなる計数線を通る循環には、８＊８＊８Δｔの持続時間が必要である。
【００３７】
図５には、本発明の別の実施形態が示されている。図２の素子に相応する図５の素子は同じ参照番号で示されている。図２の実施形態との違いは、遅延素子２の出力側４とＤ−レジスタ６の入力側とのあいだに同期素子２４が設けられていることである。
【００３８】
同期素子２４は、計数装置５における論理１の入力結合時に、遅延素子２の電気的負荷が原因で生じてしまう不正確さを回避するのに用いられる。このためにパルスは遅延線１を１度通過する。これによって最初の通過後に論理１が同期素子２４を介して、計数装置５の第１のＤ−レジスタ６の入力側に生じる。
【００３９】
出力側４を介した計数装置５のＤ−レジスタ６の後続のクロッキング時に、論理１は計数装置５においてクロック入力される。しかも遅延素子２の電気的な負荷がその出力側４に加わることはない。すなわちデジタル遅延線を初期化するためにこの実施例では、パルスが遅延線１をまず一度、通過することが必要である。
【００４０】
図６には遅延素子２、出力側４および同期素子２４並びに計数装置５のＤ−レジスタ６の間のインターフェースに対する有利な実施例が示されている。出力側４には、遅延部材２５が設けられている。遅延部材２５の出力側はクロック信号２６を供給する。これに対して出力側４ではデータ信号２７が生じる。
【００４１】
ここで考察された実施例では同期素子２４並びにＤ−レジスタ６は同一の格子によって実現されている。各格子はデータ入力側Ｄ、クロック入力側Ｃｌｋ並びにリセット入力側ＲＥＳを有している。同期素子２４のデータ入力側Ｄはデータ信号２７と接続される。同期素子２４のクロック入力側Ｃｌｋはクロック信号２６と接続される。
【００４２】
計数装置５のＤ−レジスタ６のデータ入力側Ｄはそれぞれ、先行するＤ−レジスタ６の出力側と接続される。図６において示された計数装置５内の第１のＤ−レジスタ６は、同期素子２４の出力側と接続される。計数装置５のＤ−レジスタ６の全クロック入力側はクロック信号２６と接続される。
【００４３】
パルスが遅延素子２５を通過すると、ここから、図６に示されたデータ信号２７の特性が生じる。遅延部材２５による遅延が原因で、クロック信号２６の特性が生じる。同期素子２４の出力側には、出力信号２８が生じる。この出力信号は同時に計数装置５内の第１のＤ−レジスタ６に対する入力信号である。
【００４４】
パルスが遅延線１をさらに循環した後、新たにクロック信号２６が出力される。これによって、出力信号２８によってあらわされる論理値１は直接的に計数装置５においてクロック入力される。このような過程は、計数装置５のＤ−レジスタ６の各リセット後に繰り返される。すなわちメモリ７（図２を参照）はここでは必要ではない。
【００４５】
図７にはデジタル遅延線に対する較正回路が示されている。この較正回路は、図３の制御部１６に相当するマイクロコントローラ２９から成る。マイクロコントローラ２９は、デジタル遅延線３０と接続されている。これはマイクロコントローラ２９がデジタル遅延線３０のマルチプレクサを駆動制御することによって行われる（図３のマルチプレクサ１０、１２，１３、. . . を参照）。
【００４６】
さらに較正回路は、比較標準として用いられる伝搬時間部を有する較正装置３１を含む。較正に対しては遅延時間ｔｖｓｏｌｌが設定される。マイクロコントローラ２９はデジタル遅延線３０のマルチプレクサを相応に駆動制御する。時間ｔｖｉｓｔ後にデジタル遅延線は信号を送出する。同時に較正装置３１もスタートされる。この較正装置は時間ｔｖｃａｌ後に信号を送出する。ｔｖｉｓｔ、ｔｖｓｏｌｌ並びに時間ｔｖｃａｌとの差からマイクロコントローラ２９において較正が行われる。
【００４７】
図８には、デジタル遅延線が使用されている電子システムのブロックダイヤグラムが示されている。この電子システムは、高周波レーダ−パルスを送出する送信部３２並びに、反射されたパルスを受信する受信部３３を有している。高周波信号は高周波発生器３４によって供給される。この高周波発生器は例えば２４ＧＨｚの高周波信号を送出する。半導体スイッチ３５が閉成されている場合、この信号は送信部３２に印加される。スイッチ３５は、マイクロコントローラ３６からの信号の送出によって閉成される。この信号はパルス形成部３７を介して、スイッチ３５の制御入力側に達する。
【００４８】
マイクロコントローラ３６から送出された信号は、同じように本発明によるデジタル遅延線３８に入力される。遅延線３８の遅延は、マイクロコントローラ３６の制御出力側３９を介して調整設定される。マイクロコントローラ３６によってｘ個の遅延増加分が調整設定される場合、遅延線３８は持続時間ｘ＊Δｔ後に信号を出力する。この信号は別のパルス形成部３７を介して別のスイッチ４０の制御入力側に達し、これをスイッチ３５の閉成後にｘ＊Δｔの時間的遅延を有して閉成する。
【００４９】
これによってマルチプレクサ４１は、高周波発生器３４とも受信部３３とも接続される。マルチプレクサ４１の出力側は増幅部４２を介してマイクロコントローラ３６の入力側と接続されている。マイクロコントローラ３６がマルチプレクサ４１から信号を受信した場合、これは次のことを意味する。すなわちｘ＊Δｔの伝搬時間後に、反射されたパルスが受信部３３によって受信されたことを意味する。すなわち相応する距離に対象が存在する。この情報は、マイクロコントローラ３６によって線路４３を介して、評価ユニット４４に伝達される。
【００５０】
有利にはマイクロコントローラ３６は遅延線３８を駆動制御し、順次連続する高周波パルスに対して遅延は連続的に変化されて、所定の間隔領域が検出される。評価ユニット４４は異なるアプリケーションを実現するのに用いられる。これは例えば、例えば相対速度を求めるためや、いわゆるアダプティブクルーズコントロールに対して衝突が示された場合に自動的な制動過程を開始するためや、または死角を監視するために用いられる。
【図面の簡単な説明】
【００５１】
【図１】従来技術から公知の、一定の遅延時間を有する遅延線である。
【００５２】
【図２】本発明によるデジタル遅延線の実施形態に対するブロックダイヤグラムである。
【００５３】
【図３】遅延時間の調整設定に対するブロックダイヤグラムである。
【００５４】
【図４】遅延線のカスケード接続を具体的に示すためのダイヤグラムである。
【００５５】
【図５】デジタル遅延線の第２の実施例である。
【００５６】
【図６】シフトレジスタのクロッキングをあらわすブロックダイヤグラムである。
【００５７】
【図７】デジタル遅延線の較正に対する回路のブロックダイヤグラムである。
【００５８】
【図８】デジタル遅延線を有する電子システムのブロックダイヤグラムである。
【符号の説明】
【００５９】
１  遅延線
２  遅延素子
３  パルス
４  出力側
５  計数装置
６  Ｄ−レジスタ
７  メモリ
８  計数装置
９  計数装置
１０  マルチプレクサ
１１  入力側
１２  マルチプレクサ
１３  入力側
１４  マルチプレクサ
１５  入力側
１６  制御部
１７  ＵＮＤ素子
１８  出力側
１９  マルチプレクサ
２０  信号源
２１  評価ユニット
２２  遅延素子
２３  パルス
２４  同期素子
２５  遅延部材
２６  クロック信号
２７  データ信号
２８  出力信号
２９  マイクロコントローラ
３０  デジタル遅延線
３１  較正装置
３２  送信部
３３  受信部
３４  高周波発生器
３５  スイッチ
３６  マイクロコントローラ
３７  パルス形成器
３８  遅延線
３９  制御出力側
４０  スイッチ
４１  マルチプレクサ
４２  増幅部
４３  線路
４４  評価ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
2005518748.tif 000011
2005518748.tif 000012
2005518748.tif 000013
2005518748.tif 000014
2005518748.tif 000015
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2005518748.tif 000017
2005518748.tif 000018
2005518748.tif 000019
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