(57)【要約】基板内のトレンチの側壁に沿ってセル選択トランジスタのチャネルを配置し、それによってセル面積が縮減されるフラッシュＥＥＰＲＯＭ分割チャネル・セル・アレイのいくつかの実施態様について説明する。ワード線の一部として選択トランジスタゲートが形成され、該ゲートは下方のトレンチの中へ延在して、トレンチ側壁チャネル部と選択ゲート間で容量性結合が行われる。１つの実施態様では、行に沿って１つおきのフローティングゲート間にトレンチが形成され、２つのトレンチ側壁により隣接セル用の選択トランジスタ・チャネルが設けられ、共通のソース／ドレイン拡散部がトレンチの底部に配置される。第３のゲートにより消去能力とステアリング能力のいずれかが提供される。別の実施態様では、行に沿うすべてのフローティングゲート間にトレンチが形成され、ソース／ドレイン拡散部がトレンチの底部に沿って、かつ、一方の側部に沿って上方へ延在し、トレンチの反対側の側部はセル用の選択トランジスタ・チャネルとなる。別の実施態様では、デュアル・フローティングゲート・メモリセルの選択トランジスタゲートが基板内のトレンチまたは凹部の中へ延ばされ、セルの表面寸法が小さくなるにつれて選択トランジスタのチャネルを長くすることが意図される。このようなフラッシュＥＥＰＲＯＭ分割チャネル・セル・アレイの製造技法も含まれる。
2005506685.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に行と列とで形成される不揮発性メモリセルのアレイにおいて、セル列と、セル行の両端にわたって延在するワード線との間に細長いソース拡散部とドレイン拡散部とが延在し、個々のセルが、少なくとも１つの記憶エレメントにより制御される第１のチャネル・セグメントと、上記ワード線のうちの１つの選択ゲート部により制御される第２のチャネル・セグメントとを上記基板内の隣接するソース拡散部とドレイン拡散部との間に備えて成る改善された構造であって、
上記セルの一部として上記半導体基板に形成されるトレンチであって、上記トレンチのうちの１つの少なくとも側壁に沿って上記個々のセルの前記第２のチャネル部を設け、上記トレンチ内に上記選択ゲートを配置するように構成されるトレンチと、
上記ソース拡散部とドレイン拡散部、および、隣接セルからなる上記第１と第２のチャネル・セグメントからなるエレメントであって、上記エレメントの中を通る上記アレイの両端にわたって１つの方向に規則的な非鏡像パターンで形成されるエレメントと、
上記記憶エレメントに沿って、かつ、上記記憶エレメントと容量結合を行って、上記アレイの両端にわたって延在する細長い第３のゲートと、
を備えることを特徴とする構造。
【請求項２】
請求項１記載のメモリ構造において、上記細長い第３のゲートが、記憶エレメントの行に沿ってある方向に延在する長さを持ち、記憶エレメントの隣接行の間に個々に配置される消去ゲートであって、前記隣接行のうちの少なくとも１つの記憶エレメントの端縁と容量性結合を行うように配置される消去ゲートであることを特徴とする構造。
【請求項３】
請求項１記載のメモリ構造において、上記細長い第３のゲートが、記憶エレメントの列の両端にわたって延在する長さを持ち、少なくとも１つの列の記憶エレメントの頂面と容量性結合を行い、前記ワード線の下に存在するように個々に配置されるステアリングゲートであることを特徴とする構造。
【請求項４】
請求項１〜３のいずれか１つに記載のメモリ構造において、上記トレンチのうちの１つが記憶エレメントの隣接列の各々の間に配置され、上記ソース拡散部とドレイン拡散部とが上記トレンチの底部に配置され、上記トレンチの側壁に沿って上方へ上記第２のチャネル部まで延在することを特徴とする構造。
【請求項５】
請求項１〜３のいずれか１つに記載のメモリ構造において、上記トレンチのうちの１つが上記個々のセルの中を通り、上記個々のセルの前記第２のチャネル部が、上記チャネルの２つの側壁と底面とに沿って設けられ、前記ソース拡散部とドレイン拡散部とが、上記トレンチの外側の上記基板の表面に形成されることを特徴とする構造。
【請求項６】
請求項５記載のメモリ構造において、上記個々のセルが上記基板の表面に沿って配置された２つの記憶エレメントを上記トレンチの対向する側部に備えることを特徴とする構造。
【請求項７】
請求項５記載のメモリ構造において、上記記憶エレメントが導電性フローティングゲートであることを特徴とする構造。
【請求項８】
請求項５記載のメモリ構造において、上記記憶エレメントが電荷トラップ誘電体層であることを特徴とする構造。
【請求項９】
請求項１〜３のいずれか１つに記載のメモリ構造において、上記記憶エレメントが導電性フローティングゲートであることを特徴とする構造。
【請求項１０】
請求項１〜３のいずれか１つに記載のメモリ構造において、上記記憶エレメントが電荷トラップ誘電体層であることを特徴とする構造。
【請求項１１】
半導体基板上の不揮発性メモリセルのアレイにおいて、
第１の方向に延在する長さを持ち、第２の方向に隔置される細長いソース拡散部とドレイン拡散部であって、上記第１と第２の方向とが互いに直交するように構成される拡散部と、
上記第１の方向に延在する列と、上記第２の方向に延在する行とで構成されるフローティングゲートのアレイであって、個々のメモリセルが上記拡散部のうちの一方の拡散部に配置された該メモリセルのフローティングゲートの１つの端縁を有するように構成されるアレイと、
上記第２の方向の上記フローティングゲートの対向する端縁に隣接する、上記基板内のトレンチであって、上記拡散部のうちの他方の拡散部を備える前記トレンチと、
フローティングゲートの行に沿って上記第２の方向に延在する長さを持ち、上記フローティングゲートに直接隣接して配置される上記トレンチの側壁と容量結合を行う細長い制御ゲートと、
上記アレイの両端にわたって上記第２の方向に沿って延在する長さを持ち、フローティングゲートの端縁の行と容量結合を行う細長い消去ゲートと、
を有することを特徴とするアレイ。
【請求項１２】
請求項１１記載のメモリセル・アレイにおいて、上記ソース拡散部とドレイン拡散部とが上記トレンチの底部および上記半導体基板の表面に形成されることを特徴とするアレイ。
【請求項１３】
請求項１１記載のメモリセル・アレイにおいて、上記ソース拡散部とドレイン拡散部とが上記トレンチの底部と１つの側部に形成されることを特徴とするアレイ。
【請求項１４】
半導体基板上の不揮発性メモリセルのアレイにおいて、
第１の方向に延在する長さを持ち、第２の方向に隔置される細長いソース拡散部とドレイン拡散部であって、上記第１と第２の方向とが互いに直交するように構成される拡散部と、
上記第１の方向に延在する列と、上記第２の方向に延在する行とで構成されるフローティングゲートのアレイであって、個々のメモリセルが上記拡散部のうちの一方の拡散部に配置された該メモリセルのフローティングゲートの１つの端縁を有するように構成されるアレイと、
上記第２の方向の上記フローティングゲートの対向する端縁に隣接する、上記基板内のトレンチであって、上記拡散部のうちの他方の拡散部を備える前記トレンチと、
フローティングゲートの行にわたって上記第２の方向に延在する長さを持ち、上記フローティングゲートに直接隣接して配置された上記トレンチの側壁と容量結合を行う選択ゲートを持つ細長いワード線と、
上記アレイの両端にわたって上記第１の方向に延在する長さを持つ細長いステアリングゲートであって、フローティングゲートの列と容量結合を行う細長いステアリングゲートと、
を有することを特徴とするアレイ。
【請求項１５】
請求項１４記載のメモリセル・アレイにおいて、上記ソース拡散部とドレイン拡散部とが上記トレンチの底部と上記半導体基板の表面とに形成されることを特徴とするアレイ。
【請求項１６】
請求項１４記載のメモリセル・アレイにおいて、上記ソース拡散部とドレイン拡散部とが上記トレンチの底部と１つの側部とに形成されることを特徴とするアレイ。
【請求項１７】
半導体基板上の不揮発性メモリセルのアレイにおいて、
第１の方向に延在するトレンチ長を持ち、第２の方向に隔置された、上記基板に形成される細長いトレンチであって、上記第１と第２の方向とが互いに直交するように構成されるトレンチと、
上記第１の方向に拡散部の延在する長さを持ち、上記第２の方向に隔置された細長いソース拡散部とドレイン拡散部であって、個々のトレンチの底部に沿って上記基板に１つおきに配置された第１の拡散部を形成し、さらに、個々のトレンチの頂面に沿って上記基板に１つおきに配置された第２の拡散部を形成するように構成されるソース拡散部とドレイン拡散部と、
上記第１の方向に上記基板の頂面の両端にわたって隔置され、下方のトレンチの中へ延在することなく、上記第２の方向にトレンチと基板面の拡散部との間に個々に伸展するフローティングゲートのアレイと、
フローティングゲートにわたって上記第２の方向に延在する長さを持ち、上記第１の方向に隔置された細長いワード線であって、上記トレンチの対向する側壁と容量結合を行うように下方の上記トレンチの中へ延在する選択ゲートを備えたワード線と、
上記アレイの両端にわたって延在し、複数のフローティングゲートと個々に容量性結合を行う細長い第３のゲートと、
を有することを特徴とするアレイ。
【請求項１８】
請求項１７記載のメモリセル・アレイにおいて、上記細長い第３のゲートが上記第２の方向に延在する長さを持ち、上記第１の方向に隔置された消去ゲートであり、前記第３のゲートが、隣接するフローティングゲートの端縁と容量性結合を行うことを特徴とするアレイ。
【請求項１９】
請求項１７記載のメモリセル・アレイにおいて、上記細長い第３のゲートが、上記第１の方向に延在する長さを持ち、上記第２の方向に隔置されたステアリングゲートであり、前記第３のゲートが、該第３のゲートがその上を通り過ぎるフローティングゲートの頂面と容量性結合を行うことを特徴とするアレイ。
【請求項２０】
半導体基板上の不揮発性メモリセルのアレイにおいて、
第１の方向に延在するトレンチ長を持ち、第２の方向に隔置された、上記基板に形成される細長いトレンチであって、上記第１と第２の方向とが互いに直交するように構成されるトレンチと、
上記第１の方向に延在する長さを持つ細長いソース拡散部とドレイン拡散部であって、底部に沿って上記基板に形成され、上記個々のトレンチの１つの側壁に沿って上方へ上記基板の頂面まで延在するが、上記個々のトレンチの対向する側壁が存在せず、上記トレンチの前記１つの側壁が同じ方向に向くように構成される拡散部と、
上記第１の方向に上記基板の頂面の両端にわたって隔置され、下方の上記トレンチの中へ延在することなく、上記第２の方向に上記トレンチの間で伸展するフローティングゲートのアレイと、
フローティングゲートにわたって上記第２の方向に延在する長さを持ち、上記第１の方向に隔置された細長いワード線であって、前記対向するトレンチの側壁と容量結合を行うように下方の上記トレンチの中へ延在する選択ゲートを備えたワード線と、
を有することを特徴とするアレイ。
【請求項２１】
請求項２０記載のメモリセル・アレイにおいて、上記第１の方向に延在する長さを持ち、上記第２の方向に隔置される細長いステアリングゲートをさらに有し、前記ステアリングゲートが、上記ワード線の下で、かつ、フローティングゲート上で延在し、上記ステアリングゲートと上記フローティングゲートとの間で容量結合を行うことを特徴とするアレイ。
【請求項２２】
請求項２０記載のメモリセル・アレイにおいて、上記第２の方向に延在する長さを持ち、上記第１の方向に隔置される細長い制御ゲートをさらに有し、前記制御ゲートが、上記個々の制御ゲートが配置されるフローティングゲートの端縁と容量性結合を行うことを特徴とするアレイ。
【請求項２３】
不揮発性メモリセル・アレイの製造プロセスにおいて、
誘電体の層を間に持つ半導体基板の両端にわたってポリシリコン・ストリップを形成する工程であって、上記ポリシリコン・ストリップが、上記基板の両端にわたって第１の方向に伸ばされ、第２の方向に隔置され、さらに、上記第１と第２の方向が互いに直交するように構成される工程と、
少なくとも１つおきの上記ポリシリコン・ストリップの間で上記基板の中へトレンチのエッチングを行い、上記ポリシリコン・ストリップの位置により前記トレンチを画定し、上記第１の方向に延在する長さを持つように構成される工程と、
その後、上記トレンチの長さに沿ってイオンを注入し、前記トレンチの中に細長いソースとドレインとを形成する工程と、
その後、個々のフローティングゲートの中へ上記ポリシリコンのストリップを分離し、それによってフローティングゲートの２次元配列を形成する工程と、
複数の細長いゲートが横断する上記トレンチの中へ延在し、フローティングゲートのアレイの両端にわたって上記第１の方向に延在する第１の複数の細長いゲートを形成する工程と、
第２の複数の細長いゲートを形成する工程と、
を有することを特徴とするプロセス。
【請求項２４】
請求項２３記載のプロセスにおいて、１つおきの上記ポリシリコン・ストリップの間の上記基板の中へ上記トレンチのエッチングを行い、上記個々のトレンチの底部と、対向する側壁の一方だけの側壁の双方の中へイオンを注入することを特徴とするプロセス。
【請求項２５】
請求項２３または２４のいずれか記載の上記プロセスにおいて、上記第２の複数の細長いゲートが上記第１の方向に伸ばされ、上記第２の複数の細長いゲートが上記第２の方向に上記第１の複数の細長いゲート間に配置されることを特徴とするプロセス。
【請求項２６】
請求項２３または２４のいずれか記載の上記プロセスにおいて、上記第２の複数の細長いゲートが上記第２の方向に伸ばされ、垂直方向に上記第２の複数の細長いゲートが上記第２の方向に上記第１の複数の細長いゲートと上記フローティングゲートとの間に配置されることを特徴とするプロセス。
【請求項２７】
不揮発性メモリセル・アレイの製造プロセスにおいて、
誘電体の層を間に持つ半導体基板の両端にわたってポリシリコン・ストリップを形成する工程であって、上記ポリシリコン・ストリップが、上記基板の両端にわたって第１の方向に伸ばされ、第２の方向に隔置され、さらに、上記第１と第２の方向が互いに直交するように構成される工程と、
上記ポリシリコン・ストリップ間の各スペースにおいて上記基板の中へトレンチのエッチングを行う工程であって、上記第２の方向の上記ポリシリコン・ストリップの位置により前記トレンチの幅を画定し、前記トレンチの幅が上記第１の方向に延在する長さを持つように構成される工程と、
その後、上記トレンチの底部と、対向する側壁の一方の側壁だけに上記トレンチの長さに沿ってイオンを注入して、前記トレンチの中に細長いソースとドレインとを形成する工程と、
その後、個々のフローティングゲートの中へ上記ポリシリコン・ストリップを分離し、それによってフローティングゲートの２次元配列を形成する工程と、
複数の細長いゲートが横断する上記トレンチの中へ延在するフローティングゲートのアレイの両端にわたって上記第１の方向に延在する複数の細長いゲートを形成する工程と、
を有することを特徴とするプロセス。
【請求項２８】
請求項２７記載のプロセスにおいて、上記第１の複数の細長いゲート位置を参照しながら個々のフローティングゲートの中へ上記ポリシリコン・ストリップの分離を行う工程を含むことを特徴とするプロセス。
【請求項２９】
少なくとも１つの記憶エレメント・トランジスタと、少なくとも１つの選択トランジスタとを基板のソース領域とドレイン領域との間で直列に個々に備える不揮発性メモリセルのアレイにおいて、
上記基板の表面の凹部と、
個々のセル間に第１の誘電体を備え、上記凹部の１つの端縁に隣接する上記基板の表面に配置された上記個々のセルの前記少なくとも１つの記憶エレメントと、
上記凹部の対向する壁と底面に沿って上記選択トランジスタのチャネルを形成するために、個々のセル間に第２の誘電体を備えて、上記凹部の中へ延在するゲートと、
構成要素の中を通って上記アレイの両端にわたり１つの方向に規則的な非鏡像パターンで形成される、上記ソース拡散部とドレイン拡散部、凹部と記憶エレメントとからなる上記構成要素と、
を有することを特徴とするアレイ。
【請求項３０】
請求項２９記載のアレイにおいて、上記記憶エレメントが導電性フローティングゲートであることを特徴とするアレイ。
【請求項３１】
請求項２９記載のアレイにおいて、上記記憶エレメントが電荷トラップ誘電材料であることを特徴とするアレイ。
【請求項３２】
不揮発性メモリセルのアレイにおいて、メモリセルは、
互いに離れた距離で基板の平面に上記メモリセルを形成し、それによって上記メモリセルの半導体チャネルを画定するソース領域とドレイン領域と、
上記それぞれのソース領域とドレイン領域に隣接する上記平らな基板面上に配置された第１と第２のメモリ記憶エレメントと、
側壁と底部とを備えるように、上記第１と第２の記憶エレメントとの間の上記基板面に形成される凹部と、
側壁と底部との間の誘電体層を通って上記凹部の側壁と底部と電磁界結合を行うように上記凹部の中へ延在し、それによって上記メモリセル・チャネルの一部として上記凹部の側壁を利用する選択トランジスタゲートと、
を個々に有することを特徴とするアレイ。
【請求項３３】
請求項３２記載のアレイにおいて、上記凹部が上記基板面より下に５００〜２０００オングストロームの深さを持つことを特徴とするアレイ。
【請求項３４】
請求項３２記載のアレイにおいて、上記記憶エレメントが導電性フローティングゲートであることを特徴とするアレイ。
【請求項３５】
請求項３２記載のアレイにおいて、上記記憶エレメントが電荷トラップ誘電材料であることを特徴とするアレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性フラッシュＥＥＰＲＯＭ（電気的に消去可能でプログラム可能なリード・オンリー・メモリ）セル・アレイに関し、主として、メモリセルの構造およびメモリセル・アレイの製造プロセスに関する。
【０００２】
【従来の技術】
今日使用されている商業的に成功した多くの不揮発性メモリ製品が存在し、特に、ソース拡散部とドレイン拡散部との間に“分割チャネル”を備えたセルからなるフラッシュＥＥＰＲＯＭアレイを用いる小型カードの形でこれらの不揮発性メモリ製品は使用されている。チャネルの一方の部分にわたってセルのフローティングゲートが配置され、チャネルの他方の部分並びにフローティングゲートにわたってワード線（制御ゲートとも呼ばれる）が配置される。この構成により、２つの直列トランジスタを持つセルが効果的に形成される。一方のトランジスタ（メモリ・トランジスタ）は、チャネルの該トランジスタ部分の中を流れることが可能な電流量を制御するフローティングゲートの電荷量と、ワード線の電圧とを組み合わせたものであり、他方のトランジスタ（選択トランジスタ）は該トランジスタのゲートとして使用されるワード線だけを備えたものである。ワード線はフローティングゲートの行にわたって延在する。このようなセルの例、メモリ・システムにおけるこれらのセルの使用例、および、これらのセルの製造方法については、米国特許第５，０７０，０３２号、第５，０９５，３４４号、第５，３１５，５４１号、第５，３４３，０６３号、および、第５，６６１，０５３号、並びに、同時継続出願中の、１９９９年１月２７日出願の米国特許出願第０９／２３９，０７３号に記載がある。これらの特許および特許出願は上記参考文献として本願明細書に取り入れられている。
【０００３】
上記分割チャネル・フラッシュＥＥＰＲＯＭセルの改変例として、フローティングゲートとワード線との間に配置されるステアリングゲートが追加される。アレイの各ステアリングゲートはフローティングゲートの１つの列にわたってワード線に対して垂直に延在する。その効果として、選択したセルの読出しまたはプログラミング時に２つの機能を同時に実行しなければならない状態からワード線が緩和される。当該２つの機能として、（１）選択トランジスタのゲートとしてのサービスを提供する機能（したがって、選択トランジスタのオンとオフのための適当な電圧が必要となる）と、（２）ワード線とフローティングゲート間の電磁界（容量）結合を通じて所望のレベルまでフローティングゲートの電圧を駆動する機能とが挙げられる。単一の電圧を用いて上記機能の双方を最適に実行することはしばしば困難である。ステアリングゲートを追加すれば、機能（１）を実行するにはワード線だけで十分であるが、これに対して、機能（２）の実行にはステアリングゲートを追加する必要がある。さらに、このようなセルはソース側のプログラミングによって動作することができ、プログラミング用の電流と電圧を下げるという利点が生じる。フラッシュＥＥＰＲＯＭアレイでのステアリングゲートの使用については、米国特許第５，３１３，４２１号、第５，７１２，１８０号および第６，２２２，７６２号に記載がある。これらの特許は上記参考文献として本願明細書に取り入れられている。
【０００４】
フローティングゲートから電荷を取り除いてメモリセルを消去する２つの技法が２つのタイプの上述のメモリセル・アレイの双方で使用される。一方の技法は、ソース、ドレイン、基板および別のゲートへ適当な電圧を印加することにより基板に対する消去を行うものである。これらのゲートに起因して、フローティングゲートと基板間の誘電体層の一部を電子が貫通するトンネリングが生じる。
【０００５】
もう一方の消去技法として、フローティングゲートと別のゲートとの間に配置されたトンネル誘電体層を貫通するフローティングゲートから別のゲートへの電子の転送がある。当該目的のために、上述の第１のタイプのセルの中に第３の消去ゲートが設けられる。ステアリングゲートの使用に起因して３つのゲートをすでに備えている上述の第２のタイプのセルでは、第４のゲートを追加する必要なく、フローティングゲートはワード線のレベルに合わせて消去される。この後者の技法では、ワード線により実行される第２の機能が再び追加されるが、上記２つの機能は異なる時点で実行されるため、２つの機能を適合するための妥協を行う必要が避けられる。
【０００６】
所定サイズのメモリ・カードや別のタイプのパッケージの記憶容量を増加させるために、あるいは、容量の増加とサイズの減少の双方を行うために、シリコン基板の所定面積に記憶できるデジタル・データ量の増加を連続して行うことが望まれる。データの記憶密度を上げる１つの方法として、メモリセル当たり１ビット以上のデータを記憶する方法がある。フローティングゲート電荷レベルの電圧範囲のウィンドウを分画して３以上の状態にすることによりこれは達成される。このような４つの状態を使用することにより各セルによる２ビット・データの記憶が可能となり、１６の状態を持つ１つのセルにより４ビット・データの記憶が行われる、等々がある。複数状態のフラッシュＥＥＰＲＯＭの構造と動作については、米国特許第５，０４３，９４０号と第５，１７２，３３８号とに記載がある。これらの特許は上記参考文献として本願明細書に取り入れられている。
【０００７】
メモリセルの物理的サイズおよび／またはアレイ全体の物理的サイズの縮小により、データ記録密度の増加を達成することが可能となる。より小さい機能サイズの実現を可能にする処理技法が時と共に向上するにつれて、集積回路のサイズの縮小は一般にすべてのタイプの回路に対して実行される。しかし、単純な縮小化によるスケーリングにより所定の回路レイアウトの縮小がどの程度まで可能であるかについては制限があるため、１以上の機能がより少ない面積を占めるようにセルの再設計へ向けて努力が行われている。
【０００８】
さらに、データ記憶密度をさらに上げるための様々なメモリセル設計が実施されている。一例として、各フローティングゲートの複数の状態を記憶して動作が可能なデュアル・フローティングゲートメモリセルがある。このタイプのセルでは、２つのフローティングゲートの間に選択トランジスタを備えた、ソース拡散部とドレイン拡散部の間の上記タイプのセルのチャネルにわたって２つのフローティングゲートが備えられる。フローティングゲートの各列に沿うステアリングゲートが備えられ、さらに、ワード線がフローティングゲートの各行に沿って設けられる。読出しやプログラミングを行うために所定のフローティングゲートにアクセスを行う場合、どのような電荷レベルが該フローティングゲート上に存在しても、関心対象のフローティングゲートを含むセルの別のフローティングゲートの上にあるステアリングゲートを十分に高く上げて、該他方のフローティングゲートの下にあるチャネルのスイッチをオンにできるようにする。この振舞いにより、同じメモリセル内の関心対象のフローティングゲートの読出しやプログラミング時にある結果を生じる上記他方のフローティングゲートを実際上除去することができる。例えば、セルの状態を読み出すのに使用可能な、セルの中を流れる電流の量は、その場合、関心対象のフローティングゲートの電荷量の関数であるが、同じセル内の他方のフローティングゲートの電荷量の関数ではない。このセルアレイ・アーキテクチャ、処理、および、動作技法の一例については、米国特許第５，７１２，１８０号に記載がある。この特許（本明細書では以後この特許を“デュアル記憶エレメント・セル”と呼ぶことにする）は上記参考文献として本願明細書に取り入れられている。
【０００９】
（発明の開示）
本発明は、メモリセルのサイズの縮小および／またはメモリセルの性能の向上を図るために、上記タイプおよびその他のタイプの不揮発性メモリセルのアレイ内での基板トレンチの利用を目的とするものである。一般に、トレンチの垂直方向面はセルの一部として使用される。さらに具体的には、トレンチ側壁の一方または双方に沿って少なくとも選択トランジスタ・チャネル長の一部を形成するように選択トランジスタゲートが基板トレンチの中へ突き出される。本発明の第１の態様によれば、ソース拡散部またはドレイン拡散部もトレンチの中に含まれ、少なくとも１つの次元で個々のメモリセルのサイズを小さくするという主要な利点が生じる。本発明の第２の態様によれば、トレンチの側壁と底部の双方は選択トランジスタ・チャネルとして使用され、セルサイズを増やすことなくトランジスタのチャネルの長さを延ばすという主要な利点が生じる。双方のケースで、セル電荷記憶エレメントは水平方向に、好適には基板の頂面の上方に配向され、個々の記憶エレメントの少なくとも１つの端縁は上記のような１つのトレンチの側壁に直接隣接して、または、上記のような１つのトレンチの側壁のすこし上に延在して配置される。この構成によっても、特に、ソース側からの電子の注入によりプログラミング効率の向上を図るという利点が生じる。これらのメモリセルは、第３のゲート・エレメントを配向し、使用する方法に対応して、オプションではあるが、好適には、消去ゲートまたはステアリングゲートのいずれかとして使用する第３のゲート・エレメントを備えることが望ましい。
【００１０】
本発明の１つの具体的な形態では、フローティングゲートの形の個々の電荷記憶エレメントは、基板の頂面上に隣接するトレンチ間の距離全体に伸展し、選択トランジスタ・チャネルが、同じ方向に向くトレンチの１つの側壁上にあり、さらに、ソース／ドレイン拡散部がトレンチの底部に形成され、選択トランジスタ・チャネルの側壁に対向する側壁に沿って上方へ延在する。個々のメモリセルのサイズ、したがって、アレイ・サイズは１つの方向に縮小される一方で、個々のメモリセルの選択トランジスタおよびフローティングゲート記憶トランジスタの同様の配向はそのまま維持される。さらに、この結果生じるソース拡散部とドレイン拡散部は通常よりも広い断面積を有するため、上記拡散部の導電率は上がり、その結果、拡散部の長さに沿って必要な電気接点の数が減少することになる。
【００１１】
本発明の別の特定の形態では、メモリセルには、２つの電荷蓄積トランジスタ間に形成される選択トランジスタと、基板トレンチの中へ延在する上記選択トランジスタのゲートとを用いて構成される２つの電荷記憶エレメントが設けられる。このトレンチの使用により、メモリセルの表面積を増やすことなく選択トランジスタ・チャネルの長さが延ばされる。この延ばされたチャネルの長さにより、選択トランジスタの中を流れる漏れ電流が減少し、“打ち抜き（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）”が防止される。この構造により、個々のメモリセルのサイズの将来の下方へのスケーリングが可能になると共に、選択トランジスタ・チャネル長の絶対長に対するある程度の独立した制御が保持される。
【００１２】
本発明の凹部に配置された選択トランジスタゲート・エレメントを実装できるデュアル記憶エレメント・セル・アレイの別の例については、米国特許第６，１０３，５７３号、第６，１５１，２４８号、および、２０００年９月２２日出願の、係属中の特許出願第０９／６６７，３４４号、および、“調整可能な自己位置合わせ型デュアル・フローティングゲートメモリセル・アレイおよびアレイ形成方法”というＹｕａｎらによる本願と同時出願の＿／＿，＿に記載がある。上記特許および特許出願はその全体が上記参考文献として本願明細書に取り入れられている。
【００１３】
本発明の様々な態様の追加の目的、利点および特徴は、その好ましい実施態様についての以下の説明の中に含まれている。この説明は添付図面と関連して読むことが望ましい。
【００１４】
【発明の実施の形態】
一般的な分割チャネルの従来技術によるメモリセルとアレイが図１の断面図により示されている。この場合、半導体基板１１は、その表面の両端にわたって分散されたフローティングゲートの行と列からなる２次元アレイを備える。行に沿って互いに隣接するフローティングゲート１３、１５および１７が図示されている。スペース１４と１６がフローティングゲート間に存在する。細長いソース拡散部とドレイン拡散部１９、２１および２３が１つの方向に基板の両端にわたって互いに平行に図面の垂直方向に延在する。導電性ワード線２５はフローティングゲートの行に沿っておよびフローティングゲートの行にわたって延在する。メモリによっては、基板のレベルに合わせてフローティングゲートを消去するものもあるが、行のうちの少なくとも１つと容量結合を行うフローティングゲートの行間に、上記フローティングゲート間の誘電体を貫通する電子トンネリングによりフローティングゲートを消去するための第３のゲート（図示せず）を備えるものもある。図面の混乱を少なくするために、ゲート間およびゲートと基板間の誘電体層は図示していないが、存在するものとする。
【００１５】
このタイプのメモリセルのチャネルは２つのセグメントに分割される。一方のセグメントＬ１はフローティングゲート１５の電圧により制御され、該電圧は上記フローティングゲートのワード線２５の電圧の影響を受け、他方のセグメントＬ２はワード線２５の電圧だけにより制御される。このセルは、実際には、２つの直列に接続したトランジスタと、フローティングゲート・トランジスタ（Ｌ１）と、選択トランジスタ（Ｌ２）とから形成される。ワード線２５の電圧は、該電圧が通るセルの各選択トランジスタがオンかオフかに影響を与え、したがって、図示のセルの拡散部１９と２１のようなセルの隣接ソース拡散部とドレイン拡散部との間で、上記セルのフローティングゲート・トランジスタが接続されるかどうかに影響を与える。
【００１６】
図１のアレイとセルの変形例が図２に示されている。ステアリングゲート２７、２９、３１は、図面の垂直方向に伸ばされて追加される。上記ステアリングゲートはフローティングゲートの列に沿って延在し、フローティングゲートの列と容量結合される。これらのステアリングゲートによって、ワード線は、ステアリングゲートが上を通るフローティングゲートとの結合から切り離される。ワード線の電圧は、セルのチャネルのＬ２セグメントと結合することによりワード線の行内のセルの選択トランジスタをそのまま制御するが、上記電圧はもはやフローティングゲートの電圧制御には使用されない。このタイプのアレイのステアリングゲートでは、ワード線の電圧がフローティングゲートの電圧制御に使用される。ステアリングゲートの電圧は、プログラミングや読出しを行うためのフローティングゲートを選択する。この時ソース側からの注入によるプログラミングが可能となるが、この方法では、プログラミング中、少ない電流および／または電圧の使用が可能となる。フローティングゲートの消去は、基板またはワード線のいずれかに対して行うことができる。
【００１７】
以下の断面図の多くを参照するフレームワークとして、図３は、半導体基板６１の表面６３の両端にわたる平面図でフローティングゲート・メモリセルのアレイのいくつかのエレメントを示す。フローティングゲート３３〜４８は、互いに対して垂直な行と列であって、（指示される“ｘ”方向に延在する）行と、（指示される“ｙ”方向に延在する）列とからなるアレイで構成される。これらのフローティングゲートは、矩形の形状をなし、正方形であることが多く、各々ｘ方向とｙ方向に互いに離間して配置される。ソース拡散部とドレイン拡散部５１、５３、５５、５７、５９はｙ方向に伸ばされ、ｘ方向に互いに離間して配置され、フローティングゲートの列間に配置されている。上記記憶エレメントのこの一般的アウトラインは、図４Ａ〜７Ｂに示す４つの異なる構造の各々について共通である。
【００１８】
メモリセルとアレイの第１の特定実施態様
図４Ａと４Ｂの直交断面図により示す実施態様では１つおきに配置された拡散部が、基板内のトレンチの底部にｘ方向に基板の両端にわたって配置され、残りの拡散部は基板面上に形成される。これらのトレンチはｙ方向に伸ばされ、ｘ方向に隔置される。例えば、拡散部５３と５７は、基板６１内のそれぞれのトレンチ６４と６６の底部にあり、一方、拡散部５５は基板面６３に形成される。ワード線６７〜７０は伸ばされ、これらのワード線の長さはフローティングゲートの行上で基板の両端にわたってｘ方向に延在する一方でｙ方向に隔置される。トレンチ６４と６６内の選択ゲートを備えたワード線６９として図４Ａに示されているように、上記ワード線には下のトレンチの中へ延在する選択ゲートが含まれる。トレンチの壁と該トレンチ内の選択ゲートとの間の薄い誘電体は、対向するトレンチ壁の双方内の選択ゲート部分とチャネル部との間で容量性結合を行う。これによってワード線の電圧はセル行に沿うトレンチ壁チャネル部Ｌ２の導通を制御する。フローティングゲートは第１の成膜ポリシリコン層から形成され、ワード線はその後成膜される別のポリシリコン層から形成される。
【００１９】
個々のトレンチの各側壁は選択トランジスタのチャネルである。例えば、フローティングゲート４３を備えたメモリセル用として、チャネルのＬ２部分がトレンチ６６の一方の側壁に沿って存在するが、これに対してチャネルのＬ１部分は基板面６３に沿って存在する。フローティングゲート４４を備える隣接メモリセルはチャネル部Ｌ２用のトレンチ６６の対向する側壁を利用するが、これに対してチャネル部Ｌ１は基板面に沿って存在する。隣接メモリセルはこれら基板の両端にわたってｘ方向に互いに鏡像となる。セルの選択トランジスタ・チャネル部Ｌ１が垂直方向に形成されるため、アレイのサイズは基板６１の両端にわたってｘ方向に縮小される。しかし、フローティングゲートは基板６１の表面６３の両端にわたってそのまま残る。
【００２０】
フローティングゲートを消去するメカニズムとして、消去ゲート７１〜７３が第３のポリシリコン層から形成され、これらの消去ゲートの長さはｘ方向に延在する。これらの消去ゲートはｙ方向に隔置され、フローティングゲートの行間に配置される。各消去ゲートは、好適には、トンネル誘電体層を通じて、消去ゲートの一方の側部の１つの行のフローティングゲートと容量結合されるが、他方の側部の行のフローティングゲートとは容量結合されない。上記とは別に、基板の両端にわたるｘ方向に１つおきに配置された消去ゲートを省いて、残りの消去ゲートを双方の側部のフローティングゲートの行と結合することが可能である。
【００２１】
図４Ａと４Ｂのこの第１の実施態様では、代わりに基板６１に対してフローティングゲートを消去することにより消去ゲートの形成が不要となる。これは消去すべきセルのソース、ドレイン、基板およびワード線に適当な電圧をかけることにより達成されるが、上記消去すべきセルに起因して、該セルのフローティングゲートの電圧が基板の電圧よりも十分に低くなる。この時、電子がフローティングゲート誘電体の中を貫通して基板まで達する。
【００２２】
メモリセルとアレイの第２の特定実施態様
図５Ａと５Ｂの直交断面図は、フローティングゲート、トレンチおよび拡散部からなる第１の実施態様と同じ構造を持つが、第２と第３のポリシリコン層から形成されるゲートが異なる第２の実施態様を示す。第２のポリシリコン層は、ｘ方向に基板６１の両端にわたってｙ方向に、伸ばされたステアリングゲート７５〜７８の中へ形成される。各ステアリングゲートは、該ゲートが容量結合しているフローティングゲートの列の両端にわたって延在し、その結果、ステアリングゲートの電圧の一部は該ステアリングゲートの下でフローティングゲートと結合される。
【００２３】
ワード線７９〜８２は第３のポリシリコン層から形成される。図５Ａからわかるように、選択トランジスタゲートはワード線８１から下方のトレンチ６４と６６の中へ延在する。第１の実施態様の場合と同様、ｘ方向に互いに対向する選択ゲートがトレンチの双方の側部と容量結合される。フローティングゲートとワード線との間に配置された比較的厚いポリ（ｉｎｔｅｒｐｏｌｙ）誘電体を通じてワード線のレベルに合わせてフローティングゲートを消去することができる。上記とは別に、本実施態様のフローティングゲートは基板に対して消去を行うことも可能である。基板に対して消去を行う場合、フローティングゲートと基板間の誘電体は、１００オングストロームのレンジの厚さのような比較的薄いものにされる。
【００２４】
ステアリングゲートの使用により、選択トランジスタのスイッチをオンにし、同時に所望の電圧をフローティングゲートと結合する第１の実施態様の制御ゲートの機能が分離される。上記電圧は、制御ゲートに印加される共通（ｃｏｍｐｒｏｍｉｓｅ）電圧の代わりに個々に最適化を行ってもよい。プログラミングおよび読出し中、第２の実施態様の選択ゲートがワード線の電圧により制御されるのに対して、ステアリングゲートからの適当な電圧がフローティングゲートと結合される。別の利点として、低い電圧を使用してセルのソース側からセルのプログラムが可能であるという点が挙げられる。
【００２５】
メモリセルとアレイの第３の特定実施態様
第１および第２の実施態様の場合とは異なるトレンチ構造を用いたセル・アレイが図６Ａと６Ｂの直交断面図に示されている。この第３の実施態様では、フローティングゲートの各列間にトレンチが設けられる。図６Ａのトレンチ１０３、１０４、１０５は、それぞれのフローティングゲート４１〜４４を備えたフローティングゲートの隣接列との間に完全に、あるいは、該隣接列の間にほとんど完全に存在する幅を持つ。本実施態様のソース拡散部とドレイン拡散部５３、５５、５７とは、それぞれのトレンチ１０３、１０４、１０５の底部と、１つの側部の上方へ形成され、上記すべての側部は同じ方向に向いている。セルの選択ゲートチャネルＬ２は、拡散部を備えた壁に対向する各トレンチの壁の上に存在する。フローティングゲート４１〜４４はそのまま基板面６３上に残り、該フローティングゲートの側部のいずれかに在るトレンチ間でｘ方向に延在する。拡散部の側壁部分は基板面６３まで延在し、フローティングゲートにより表面６３上で個々にオーバーラップする。ソース拡散部とドレイン拡散部は、拡大された断面積を持ち、この断面積により該拡散部の導電率の向上が図られるため、ｙ方向に該拡散部の長さに沿って設けることが可能な接点の数が減少することになる。
【００２６】
トレンチの中へ延在する選択ゲートは個々のワード線８５〜８８の一部である。図６Ａから最もよくわかるように、ワード線８７はトレンチ１０３、１０４、１０５の各々の中へ延在する選択ゲートを備えている。上記選択ゲートは、Ｌ２選択トランジスタ・チャネル部を形成する各トレンチの１つの壁と容量結合されるが、これは該選択ゲートのセルの基板チャネルの中を通って電流が流れるか否かの選択を意図するものである。第１の実施態様の場合と同様、行間に消去ゲート８９〜９１を設け、消去を行うために、隣接行のうちの少なくとも一方のフローティングゲートと容量結合を行うことができるが、基板６１に対してフローティングゲートを消去する場合、上記消去ゲートは省かれる。
【００２７】
メモリセルとアレイの第４の特定実施態様
図７Ａと７Ｂの直交配向した断面図により示される第４の実施態様では、トレンチ構造、フローティングゲートの位置およびソース拡散部とドレイン拡散部の配置は上述の第３の実施態様の場合と同じである。上述の第２の実施態様の場合と同様、ステアリングゲート９３〜９６が、ｙ方向に伸ばされ、ｘ方向に隔置され、フローティングゲートの個々の列にわたって延在し、該フローティングゲートの列と容量結合を行う状態で本実施態様に加えられる。ステアリングゲートを用いる利点についてはすでに解説した。ワード線９９〜１０２はｘ方向に伸ばされ、ｙ方向に隔置されて、図７Ａに示すワード線１０１のワード線のように、下方へトレンチの中へ延在する選択ゲートを備え、拡散部を含む壁に対向するトレンチ壁と容量結合される。第２の実施態様の場合と同様、フローティングゲートは好適にはワード線に対して消去されることが望ましいが、基板に対して消去することも可能である。
【００２８】
第１および第２の実施態様の直接隣接するセルは、ｘ方向に断面で見たとき、お互いの鏡像となることを図４Ａと５Ａから付記しておく。一方、第３および第４の実施態様の隣接セルは、図６Ａと７Ａから観察できるようにｘ方向に鏡像とはならない。４つの実施態様のうちのいずれもｙ方向の鏡像となることはない。
【００２９】
メモリセルとアレイの上述の実施態様を利用するメモリ・システム
図５Ａ、５Ｂおよび７Ａ、７Ｂの第２および第４の実施態様を組み入れたメモリ・システムの一例が図８のブロック図に一般的に示されている。これらは、フローティングゲートの列に沿って延在するステアリングゲートを利用する実施態様である。第２と第４の特定実施態様に基づく多数の個々にアドレス可能なメモリセルは、行と列からなる規則的なアレイ１１１で構成される。但し、セルからなる別の物理的構成も確かに可能ではある。セル・アレイ１１１の列に沿って延在するように本願では指定されているビットラインは、ライン１１５を通じてビットライン・デコーダおよびドライバ回路１１３と電気的に接続される。ワード線は、セル・アレイ１１１の行に沿って延在するように本願明細書では指定されているが、ワード・ライン復号器とドライバ回路１１９とライン１１７を通じて電気的に接続される。ステアリングゲートは、アレイ１１１ではメモリセルの列に沿って延在するが、ライン１２３を通じてステアリングゲート復号器並びにドライバ回路１２１と電気的に接続される。“不揮発性メモリにおけるステアリングゲートおよびビットライン・セグメンテーション”というＨａｒａｒｉらによる同時継続の特許出願（米国特許出願第０９／８７１，３３３号、２００１年５月３１日出願）に記載の技法により、ステアリングゲートおよび／またはビットラインは、それらのそれぞれの復号器と接続することも可能である。上記出願はその全体が上記参考文献として本願明細書に取り入れられている。復号器１１３、１１９、１２１の各々は、メモリ・コントローラ１２７からバス１２５を介してメモリセル・アドレスを受け取る。復号器回路とドライバ回路は、それぞれの制御ラインと状態信号ライン１２９、１３１、１３３とを介してコントローラ１２７と接続される。ステアリングゲートとビットラインとに印加される電圧は復号器回路とドライバ回路１１３と１２１とを互いに接続するバス１２２を通じて調整される。
【００３０】
コントローラ１２７はライン１３５を通じてホスト装置（図示せず）と接続可能である。ホストとしては、パーソナル・コンピュータ、ノート型コンピュータ、デジタル・カメラ、オーディオ・プレーヤ、その他の様々な携帯型電子機器などであってもよい。図８のメモリ・システムは、ＰＣＭＣＩＡ、ＣｏｍｐａｃｔＦｌａｓｈＴＭ協会、ＭＭＣＴＭ協会、その他の規格のような、いくつかの現行の物理的および電気的規格のうちの１つに準拠して一般にカードの中に実装される。カード・フォーマットの場合、ライン１３５はホスト装置の相補形コネクタとインターフェースするカードとつながるコネクタで終端する。多くのカードの電気的インターフェースは、ＡＴＡ規格に準拠し、メモリ・システムがあたかも磁気ディスク装置であるかのようにホストには見える。その他のメモリ・カード・インターフェース規格も存在する。カード・フォーマットとは別に、図８に示すタイプのメモリ・システムがホスト装置内に永久に内蔵されている。
【００３１】
バス１２５を介してアドレスされるような、復号器回路とドライバ回路１１３、１１９、１２１は、それぞれの制御ラインと、状態ライン１２９、１３１、１３３との制御信号に従って、アレイ１１１の上記回路のそれぞれのラインに適当な電圧を発生させ、プログラミング機能、読出し機能および消去機能が実行される。電圧レベルと他のアレイ・パラメータを含む任意の状態信号が、同じ制御ラインと状態ライン１２９、１３１、１３３を介してアレイ１１１によりコントローラ１２７へ出力される。複数のセンス・アンプ１３７が、アレイ１１１内のアドレスされたメモリセルの状態を示す電流レベルまたは電圧レベルを回路１１３からライン１３９を介して受信し、読み出し動作中ライン１４１を介して当該状態に関する情報をコントローラ１２７へ提供する。多数のメモリセルの状態を同時に読み出せるように、通常多数のセンス・アンプ１３７が使用される。読み出し動作とプログラム動作中、セルからなる１つの行は、一般に、回路１１３と１２１により選択されるアドレスされた行内の複数のセルにアクセスするために回路１１９を介して同時にアドレスされる。消去動作中、多くの行の各行のすべてのセルは、一般に、同時消去を行うために１つのブロックとしてまとめてアドレスされる。
【００３２】
同様のメモリ・システムが図９に示されているが、これは、ステアリングゲートを使用しない個々の消去ゲートを備えたメモリセル・アレイ用のメモリ・システムである。このようなアレイの例は、図４Ａ、４Ｂと、６Ａ、６Ｂと関連して上述した第１と第３の実施態様である。図８のステアリングゲート復号器とドライバ回路１２１の代わりに消去ゲート復号器とドライバ回路１４３が含まれている。同時消去用として選択されたセルの消去ゲートへ適当な消去電圧がライン１４５を介して印加される。消去ゲートとビットラインとに印加された電圧は、復号器回路とドライバ回路１１３と１４３を互いに接続するバス１４７を介して調整される。
【００３３】
図８と９に示されているようなメモリ・システムの動作については、上述の従来の技術の欄で特定した特許および本願の譲受人であるサンディスク  コーポレイションへ譲渡された他の特許に記載がある。さらに、２００１年２月２６日出願の米国特許出願第０９／７９３，３７０号にデータ・プログラミング方法についての記載があり、この出願は上記参考文献として本願明細書に取り入れられている。
【００３４】
上記４つのセルとアレイについての実施態様のうちのいずれか１つの改変を行って、消去ゲート（図４Ａ、４Ｂおよび６Ａ、６Ｂの実施態様）あるいはワード線（図５Ａ、５Ｂおよび７Ａ、７Ｂの実施態様）のいずれかに対する消去を行う代わりに、基板に対してそのフローティングゲートの消去を図ることが可能である。これらのケースでは、基板に、および、同時に消去されるメモリセルのソース、ドレインおよびステアリングゲートに適当な電圧が印加される。図４Ａ、４Ｂとおよび６Ａ、６Ｂの実施態様のケースでは、消去ゲートは除かれている。したがって２つのポリシリコン層を持つセルは、３つの同様の層ではなく、ゲート状に形成されて残される。
【００３５】
メモリセルとアレイの上述の実施態様の実行処理
図１０〜１６の断面図は、図６Ａと６Ｂと関連して上述したメモリセル・アレイの第３の実施態様を形成する処理時の一連のステップを示す。しかし、以下の説明から明らかなように、上記で具体的に説明した処理時のこれらステップの多くも、上述した第１、第２および第４の実施態様を形成するこの処理の中に含まれる。
【００３６】
図１０Ａと１０Ｂはいくつかの初期の処理ステップの結果を示す図である。基板６１の表面６３の両端にわたって約２０００オングストロームの厚さの酸化物層を成膜することにより、電界酸化物のストリップ１６１〜１６３が形成される。次いで、フォトレジスト・マスクを使用して、基板の両端にわたってｘ方向に延在する長さを持ち、ｙ方向に隔置されるストリップ１６１〜１６３の中にこの層のエッチングを行う。次いで、約１５０オングストロームの厚さを持つゲート酸化物層１６５〜１６８は電界酸化物ストリップ１６１〜１６３間の基板面６３上で成長する。次のステップは、約２０００オングストロームの厚さを持つ第１のポリシリコン層１７１を電界とゲートをカバーする酸化物上に成膜するステップである。その後、このポリシリコン層からアレイのフローティングゲートが形成される。ポリシリコン層の成膜を行う基底面が不規則なため、フローティングゲート用として所望する深さより深い深さまでポリシリコンを成膜して、比較的平滑な表面が得られるようにする。次いで、除去を望む過剰ポリシリコン材料の深さまで当該表面を酸化し、それによって、ポリシリコン層１７１を所望の厚さと、比較的平らな頂面とを持つ状態にする。
【００３７】
ポリシリコンを平担化した後の次のステップとして、ポリシリコン層１７１の頂面の両端にわたり約２００オングストロームの厚さの酸化物層１７３を成長させるステップがある。このステップの後に、約１５００オングストロームの窒化物層１７５を酸化物層１７３上に成膜するステップが後続する。次に、窒化物の両端にわたって、約５００オングストロームの厚さまで酸化物層１７７の成膜が行われる。この結果“ＯＮＯ”構造として知られている３層誘電体が得られる。この窒化物層は、表面の化学的−機械的−平担化（“ＣＭＰ”）を終了させる停止層として後で使用される。
【００３８】
次のステップは、基板面６３の中へトレンチをエッチングするとき、後のステップで除去すべき厚さを持つポリシリコン犠牲層をＯＮＯ構造上に成膜するステップである。図１１Ａと１１Ｂに示すように、２つのポリシリコン層、仲介ＯＮＯ誘電体および電界酸化物ストリップが、マスク（図示せず）の中を通って下方へ基板面までエッチングされ、ストリップ間の基板が洗浄されて、第１のポリシリコン層１７１のストリップ１８１〜１８３の形成が意図される。ストリップ１８１〜１８３は、基板面６３の両端にわたってｙ方向に延在する長さを持ち、ｘ方向に隔置される。頂面のポリシリコン層も同様に分離されてストリップ１８５〜１８７にされる。
【００３９】
図１２Ａと１２Ｂに示すように、図１１Ａと１１Ｂに示す結果として得られる構造は後でマスクとして使用され、シリコン基板６１でトレンチ１９１〜１９４のエッチングが行われる。頂面のポリシリコン層（ストリップ１８５〜１８７）が同時に取り除かれ、基板トレンチ１９１〜１９４が形成されて、図１２Ａと１２Ｂに示すようにＯＮＯ誘電体構造が適切な位置に残される。好適には２回のステップでソース注入とドレイン注入とが次に行われる。第１のソース位置１９７は基板面６３に対して垂直なパスでイオンを流し、トレンチ１９２の底部に注入された領域１９９のようなドープ領域がトレンチの底部に形成される。ＯＮＯストリップと第１のポリシリコン層ストリップとにより注入マスクが形成される。基板面６３に対して角度θで第２のソース位置２０１が向けられ、トレンチ１９２の１つの側壁に沿う領域２０３のような、トレンチの各々１つの側部に沿ってドープ領域が形成される。トレンチの底部から基板面６３へトレンチ側壁全体を適切に露光するために角度θが選ばれる。後続するアニーリング・ステップでの結果生じるイオンの拡散は、１つのトレンチ側壁の基板面から下方のトレンチの底部へ、次いで、トレンチの底部に沿って対向する側壁まで延在する連続領域２０５（図１３Ａ）の中へイオンを形成する。対向する側壁がメモリセルの基板チャネルの選択トランジスタ部分を完成された装置内に形成するため、上記対向する側壁への注入は行われない。
【００４０】
図１３Ａ、１３Ｂ、１３Ｃに示すように、次のステップは、５０００オングストローム近傍の非常に厚い酸化物層をアレイ全体に成膜するステップである。この非常に厚い酸化物層によりすべてのトレンチは完全に満たされ、点線のアウトラインで示すように上記構造の上方に延在する。次いで、過剰酸化物がＣＭＰ処理により下方の窒化物層１７５まで取り除かれる。窒化物層１７５はＣＭＰ処理を終了させる停止層として後で使用される。次のステップは、取り除くべきトレンチ内の酸化物を画定するスペースを持つｘ方向に平坦化された表面の両端にわたって延在する細長い長さを持つストリップのマスク（図示せず）を形成するステップである。メモリセルを形成すべき場所、すなわち、ワード線と選択ゲートとが後で配置される場所でトレンチ酸化物が取り除かれるのに対して、酸化物は、基板の両端にわたるｙ方向のセル間のトレンチ内では残される。この残りの酸化物によりセル行間の誘電体絶縁が行われる。これは図１３Ｃに最もよく示され、この図では、酸化物２０７〜２１０のセグメントは、酸化物が取り除かれた開放位置２１１〜２１３と１つおきに配置されるようにトレンチ１９３の長さに沿って示されている。
【００４１】
図１４Ａ、１４Ｂ、１４Ｃを参照すると、次のステップとして、ポリシリコン・ストリップ１８１〜１８３と、基板トレンチ１９１〜１９４の開かれた表面とにわたって７０〜１００オングストロームの酸化物層２１５を成長させるステップがある。次いで、別のポリシリコン層がアレイ上に成膜され、トレンチの開かれた領域の中へ延在する。次いで、約１５００オングストロームの酸化物層がポリシリコン上に成膜される。次いで、この酸化物層とポリシリコンの組み合わせはパターン化され、メモリセルの行間のポリシリコンと被覆用酸化物のストリップが取り除かれ、ｘ方向に延在し、基板面６３の両端にわたってｙ方向に隔置される長さを持つ細長いワード線８５〜８８が後に残される。この場合、酸化物のストリップ２２１〜２２４はそれぞれのワード線８５〜８８上にそのまま残る。
【００４２】
次いで、図１５Ａと１５Ｂに示すように、第１のポリシリコン・ストリップは、個々のフローティングゲートの中へ分離される。これを行うために、ｘ方向に伸ばされたストリップ２３１〜２３３のフォトレジスト・マスクが形成される。これらのストリップはｙ方向に配置されるため、各ストリップは、それぞれのワード線の１つの端縁にわたって延在し、該ストリップと、隣接するワード線の対向する端縁との間に狭いマスク開口部が形成される。次いで、第１のポリシリコン・ストリップが当該マスク開口部を通してエッチングされ、例えば、図１５Ｂに示すように、ポリシリコン・ストリップ１７１からフローティングゲート３４、３８、４２、４６が形成される。
【００４３】
図１６に示すように、次の一連のステップによりフォトレジスト・マスクが除去され、露光されたポリシリコン壁に沿って誘電体スペーサが形成される。フォトレジスト・マスク・ストリップ２３１〜２３３が除去された後、図１５Ａと１５Ｂに示す構造上に厚い酸化物層が成膜され、次いで、図１６のスペーサ２４１と２４３のような、垂直方向の壁に沿う側壁スペーサを残す異方性エッチングにより酸化物が除去される。これによりフローティングゲートの端縁は露光された状態で残される。約１００オングストロームの厚さの層がこれらの端縁上に成長する。図１６の層２４５はこれらの層の１つである。次いで、ポリシリコンの別の層がアレイ上に成膜され、パターンがつけられ消去ゲート８９〜９１が残される。薄い酸化物層２４５によって、消去ゲート９０に対してフローティングゲート３８の消去が可能となるが、これに対してスペーサ２４１と２４３は、隣接する制御ゲート８６と８７から、次いで、フローティングゲート４２から消去ゲート９０を分離して、これらの制御ゲートおよびフローティングゲートのいずれとも容量結合を行わないようにする。
【００４４】
図６Ａと６Ｂの第３の実施態様のセル・アレイを形成するための上述の処理の細部のいくつかを改変して、図７Ａと７Ｂの第４の実施態様のセル・アレイが作られる。主要な相違点として、ワード線９９〜１０２の形成前にステアリングゲート９３〜９６の形成があるが、消去ゲート８９〜９１が省かれることは言うまでもない。
【００４５】
図４Ａ〜５Ｂの第１および第２の実施態様を実行する処理は、図６Ａ〜７Ｂの第３のおよび第４の実施態様を実行する処理とは、主として、フローティングゲート間の１つおきのスペースで基板内にトレンチが形成されるという点で異なる。したがって、第１のポリシリコン層のストリップ間で１つおきのスペースを一時的にカバーするマスクが基板エッチング・ステップの前に形成される。さらに、上記実施態様ではトレンチ側壁に沿って拡散部を設けることは望まれないため、ある角度をつけて行われるイオン注入２０１（図１２Ａ）は省かれる。
【００４６】
メモリセルとアレイの第５の特定実施態様
図１７Ａ、１７Ｂ、１７Ｃに示すセル構造では、選択ゲート・トレンチが使用されるが、トレンチの外側のソース拡散部とドレイン拡散部は基板表面に配置される。トレンチの側壁が寄与する結果、トレンチにより選択トランジスタ・チャネルの長さが長くなる。これによって、処理技術が時とともに進歩するにつれてセルの表面積の比例的縮小が可能となる一方、選択トランジスタ・チャネル長に対するある程度の独立した制御が同時に維持され、縮小セルにおける選択トランジスタの打ち抜きの可能性が少なくなる。図１７Ａ、１７Ｂ、１７Ｃのメモリセルにより、トレンチ内のソース領域とドレイン領域のためにイオン注入を形成する必要がなくなり、トレンチ内にフローティングゲートを配置する必要がなくなる。
【００４７】
上記例示のメモリセルについて今から説明する。図１７Ａ、１７Ｂ、１７Ｃの断面図はそれぞれ、図３の平面図の断面Ｉ−Ｉ、ＩＩ−ＩＩ、ＩＩＩ−ＩＩＩにおいて切り取られたものである。トレンチ２５１と２５３のような基板内のトレンチはｙ方向に伸ばされ、ｘ方向に隔置されている。ドープされたポリシリコン・ステアリングゲート２５５、２５７、２５９も、ｙ方向に伸ばされ、ｘ方向に隔置されているが、これらのゲートは好適なポリ誘電体およびそれぞれの基底を成すフローティングゲート４２、４３、４４を上記ポリシリコン・ステアリングゲート間に備えて示されている。記載のトレンチの使用はステアリングゲートを使用しないセルのアレイについても適用される。ドープされたポリシリコンのワード線２６１、２６３、２６５、２６７は、ｘ方向に伸ばされ、ｙ方向に隔置され、フローティングゲートと中間ステアリングゲートの個々の行の両端にわたって延在し、好適なポリ誘電体層が上記ゲート間に設けられる。
【００４８】
また、各ワード線は該ワード線の行内の各メモリセルのトレンチの中へも延在し、ワード線２６５の一部であるゲート２６９と２７１のような選択トランジスタゲートが形成される。このような各ゲートと、好適なゲート誘電体層が配置されている基板トレンチの内部との間に好適なゲート誘電体層が設けられる。ワード線の電圧は、ワード線に沿うすべての選択トランジスタゲートに当該電圧をかける。この電圧は、選択トランジスタのチャネルとしてゲート誘電体を通じて、動作するトレンチの壁および底部の対向部分と結合される。上記電圧がメモリ・システムの動作中選択され、プログラミングか読出しの場合にワード線のメモリセルの行のいずれかが検出されたか否かに応じて、ワード線のセル選択トランジスタのオンかオフのいずれかが行われる。このようなメモリ・アレイが動作して、フローティングゲート３４、３８、４２、４６とワード線との間で誘電体を貫通する電子によりワード線に対してそのセルの消去を行うか、あるいは、フローティングゲートと基板との間でゲート誘電体を貫通する電子により基板に対してそのセルの消去を行うかのいずれかが可能となる。図８のシステムでは図１７Ａ、１７Ｂ、１７Ｃに基づくメモリセルのアレイを使用することができる。ステアリングゲートを使用せず、消去ゲートが追加された場合、このようなアレイが図９のシステムで使用される。
【００４９】
選択ゲートが延在する基板トレンチは好適にはｙ方向に連続するように設けられることが望ましく、シリコン酸化物または何らかの別の好適な誘電体により選択トランジスタゲート間で上記トレンチが満たされる。これは、トレンチ２５３の場合について図１７Ｃに示されている。この図で、選択トランジスタゲート間に点線のクロスハッチングで示される領域が上記酸化物を表している。連続するトレンチを形成する別例として、平面図で正方形の凹部を基板内に形成し、選択ゲートと中間ゲート誘電体のみを受け入れる例がある。
【００５０】
図１８は、メモリセルの動作をより良く示すためにメモリセルの一部拡大図を示すものである。隣接するソース拡散部とドレイン拡散部５５と５７との間に在るセル・チャネルのＬ１部分は、前述のように、拡散部５７に隣接するセルのフローティングゲート４３の下の基板６１の表面６３に沿って存在する。しかし、選択トランジスタゲート部分Ｌ２は、基板トレンチ２５１の壁と底部とに沿ってＬ１チャネル部から他方の拡散部５５へ延在する。トレンチ（図１８には図示せず）内に配置されたゲートは、長さＬ１について基板の壁と底部とに沿って基板を備えたゲート誘電体層を通じて電磁界結合される。この長さは、言うまでもなく、トレンチ２５１を使用せずに、選択トランジスタ・チャネル部が基板面に沿って存在する場合の直通路Ｌ１’の長さよりもずっと長い。ある特定の例では、これらのトレンチは、約５００〜３０００オングストロームの深さを持つように設けられるが、２０００オングストローム周辺の深さがほとんどの実施構成に適している。各トレンチの開口部のサイズＬ１’は、一般に、利用する処理の最小機能サイズとなる。
【００５１】
このようなトレンチを使用する１つの利点としてプログラミングの効率の向上がある。矢印２７５により示されるように、ソース側からの注入によるプログラミング中電子が選択トランジスタ・チャネル内のトレンチ２５１の内部側壁に沿って上方へ加速される。フローティングゲートの当該端縁が、トレンチ２５１のエッチング中マスクの一部として使用される場合のように、当該フローティングゲートが、トレンチ２５１に直接沿って配置されている場合、これらの電子はフローティングゲート４３の端縁と直接交差するパスの中を進む。これらの電子はこれら電子の運動量の方向へフローティングゲート内へ注入されるため、フローティングゲート内へのより高い電子の注入効率が予想される。この利点は、電子が、フローティングゲートと交差するように向けられるトレンチ側壁に沿ってパスの中を高エネルギーを伴って移動する場合の本明細書に記載の他の実施態様に対しても適用される。
【００５２】
図１７Ａ〜Ｃに示すトレンチ構造を設ける１つの方法として、ソース領域およびドレイン領域用の基板の中にイオンを注入し、次いで、注入部分との自己整合を行うことなく第１のポリシリコン層のストリップを形成する方法がある。次いで、マスキング材料は、ポリシリコン・ストリップの端縁に沿ってストリップ内でｘ方向に向いて同様に配置されるが、上記マスキング用ストリップと、隣接するポリシリコン・ストリップとの間にスペースを残して配置される。これらのスペースによりトレンチが画定され、次いで、該トレンチは上記スペースを通って基板の中へエッチングされる。上記とは別に、ポリシリコン・ストリップの端縁に沿って誘電体スペーサを形成することができ、１つの方向に向いている端縁に沿った１つおきのスペーサが取り除かれる。これにより、残っているスペーサと、隣接するポリシリコン・ストリップの端縁との間にスペースが残され、上記スペースを通してトレンチのエッチングが行われる。図１７Ａ〜Ｃから明らかなように、アレイ構造のメモリセルはこれら断面図の各々の中に規則的な非鏡像パターンを有する。
【００５３】
メモリセルとアレイの第６の特定実施態様
図１７Ａ〜１８の実施態様の変形例では、この実施態様の選択トランジスタゲート・トレンチは、本願明細書に取り入れられている或る特許および特許出願と関連して従来の技術の欄で上述した“デュアル記憶エレメント・セル”の２つのフローティングゲート間に配置される。選択トランジスタゲート・トレンチの利用は、本願では、“デュアル記憶エレメント・セル”について記載し、参考文献として取り入れられている文書に示されているようなセルの１つの具体的な形態で示されている。図１９は、このようなセル・アレイの部分平面図を示し、図２０は、（アレイの断面図のｘ方向に沿った）断面ＩＶ−ＩＶで切り取られた当該アレイの断面図を示し、選択トランジスタゲート・トレンチの位置を示すものである。このようなデュアル記憶エレメント・セルおよび該セルの形成方法についての追加的詳細については本願に取り入れられている上記特許および特許出願を参照して知ることができる。
【００５４】
図１９を参照すると、フローティングゲートの２次元配列の一部が点線のアウトラインで示されている。図２０の断面は、２つのメモリセルを示しているが、フローティングゲート３０１〜３０６の１つの行を通ってｘ方向に切り取られたものである。ステアリングゲート３０９、３１０、３１１がｙ方向に伸ばされ、フローティングゲートの２つの隣接列にわたって延在するｘ方向の幅を持つ。上記とは別に、フローティングゲートの各列は個々のステアリングゲートを備えるものであってもよい。ワード線３１５、３１６、３１７はｘ方向に伸ばされ、フローティングゲートの個々の行にわたってｙ方向に配置される。ソース拡散部とドレイン拡散部３２１、３２２、３２３とがｙ方向に伸ばされて半導体基板３２７の表面に形成される。これらの拡散部は、多数の行の両端にわたって延在する長さをもち、ｘ方向に隔置されて形成される。基板３２７内のトレンチ３３１、３３２は、ｙ方向に伸ばされ、ｘ方向に隔置され、ワード線３１６の一部であるゲート３３５と３３６のような選択トランジスタゲートが上記トレンチの中へ配置される。通常のゲートとポリ誘電体が図示のエレメント間のスペース内に形成される。
【００５５】
１つのメモリセルにはソースとドレイン（ビットライン）拡散部３２１と３２２が含まれ、これらの拡散部の間に上記拡散部に隣接して配置される２つのフローティングゲート３０２と３０３が存在する。上記２つのフローティングゲートの間に基板トレンチ３３１と選択トランジスタゲート３３５とが存在する。トレンチ３３１の側壁と底部の双方により選択トランジスタ・チャネルの長さ（Ｌ２）が形成される。拡散部３２１とトレンチ３３１間の基板領域は、フローティングゲート３０２を備える左側のメモリ・トランジスタのチャネルの長さ（Ｌ１）である。同様に、拡散部３２２とトレンチ３３１間の基板領域は、フローティングゲート３０３を備える右側のメモリ・トランジスタのチャネルの長さ（Ｌ１）である。トレンチ３３１は、図１７Ａ〜１８と関連して説明した場合と同様に機能し、選択トランジスタ・チャネルの長さを伸ばし、トレンチ側壁を使用してプログラミング効率の向上が図られる。拡散部３２２と３２３との間に備えられるアレイの他方のメモリセルも同様に構成される。
【００５６】
トレンチのエッチングを行うことにより、隣接するフローティングゲートと整合して基板トレンチを形成し、同じマスクを用いて個々のフローティングゲートの中へｘ方向にポリシリコンの第１の層が分離される。１つの形態では、このマスクは、酸化物のような保護材層を持つステアリングゲートにより該ゲートの頂面に形成される。エッチングは、同じパターンで、第１のポリシリコン層の中を通り基板３２７の中へ続けて行われる。但し、基板用として使用するエッチング液はフローティングゲートのポリシリコン層用として使用する液とは異なるものであってもよい。トレンチのエッチング後、トレンチ壁と底面の露光されたシリコン基板面に、並びに、ポリシリコン・フローティングゲートとステアリングゲートとの露光された側部に薄い誘電体層が形成される。選択トランジスタゲート３３５と３３６を取り囲む図２０に示すこのゲート誘電体は、上記表面に約２００オングストロームの厚さまでシリコン二酸化物の成長および／またはシリコン二酸化物の成膜を行うことにより形成することができる。次いで、好適には、第３のドープされたポリシリコン層が、フローティングゲートとステアリングゲートとの間のスペースの中へ延在してこの構造上に成膜されることが望ましく、この成膜後、図示のワード線の中へ上記ポリシリコン層が分離される。次いで、酸化物のような厚い誘電体がアレイ上に成膜され、行間の選択トランジスタゲート・トレンチが満たされ、該トレンチの絶縁が行われる。
【００５７】
図１９と２０のメモリセルの構成では、図１７Ａ〜１８の構成の場合と同様、基板溝３３１と３３２の底部および／または側部の代わりに、基板表面にソース・ドレイン領域が形成される。これは前述の第１から第４の実施態様から第５と第６の実施態様を区別するものである。しかし、基板表面に沿って選択トランジスタ・チャネルを配置する場合に行われるように、トレンチの側部と底部とに沿って選択トランジスタ・チャネルにイオンを注入し、選択トランジスタ・チャネルのしきい値の調整を図るようにしてもよい。
【００５８】
別の記憶エレメント
電荷記憶エレメントとして導電性フローティングゲートを利用するタイプのセルと関連して、フラッシュＥＥＰＲＯＭメモリセルの上述の発明の要約と特定の例について説明した。しかし、上述のセル構造と処理の多くはフローティングゲートの代わりに記憶エレメントとして電荷トラップ誘電体を用いるメモリセルにも適用される。例えば、図４Ａと４Ｂ、５Ａと５Ｂ、６Ａと６Ｂ、７Ａと７Ｂ、１７Ａ〜Ｃおよび２０の実施態様のフローティングゲートは、ステアリングゲートと基板との間にその時挟まれるような誘電体に置き換えることが可能である。同じサイズを持つ個々のエレメントの中へ誘電体を分離して、フローティングゲートとしてこの誘電体を配置することが可能ではあるが、このような誘電体により局所的に電荷がキャプチャされるため、通常そのようなことをする必要はない。選択トランジスタが占める領域内を除いて、電荷トラップ誘電体はアレイ全体に延在することができる。１つの具体的構成として、ｘ方向に隣接する選択トランジスタ間に含まれる幅を個々に持つ多数のセル行の両端にわたってｙ方向に連続して延在するストリップの中に誘電体が形成される構成がある。この誘電体の他の領域を取り除いて、逆効果を伴うことなく誘電体の上のポリシリコン層をその伸ばされたストリップの中へ分離してもよいが、必ずしもこれを行う必要はない。この場合、セルのチャネル内の導電性ゲートと基板との間に挟まれる各セル内の誘電体の一部がセル用の電荷記憶エレメントとなる。
【００５９】
誘電体記憶エレメント・メモリセルについては、一般に、その全体が参考文献として本願に取り入れられている以下の論文と特許とに記載されている。Ｃｈａｎらの“真の単一トランジスタ酸化物−窒化物−酸化物ＥＥＰＲＯＭデバイス”（ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，  Ｖｏｌ．ＥＤＬ−８，  Ｎｏ．３，  Ｍａｒｃｈ  １９８７，  ｐｐ．９３−９５）、Ｎｏｚａｋｉらの“半導体ディスク・アプリケーション用ＭＯＮＯＳメモリセルを備えた１−ＭｂＥＥＰＲＯＭ”（ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  Ｖｏｌ．２６，  Ｎｏ．４，  Ａｐｒｉｌ  １９９１，  ｐｐ．４９７−５０１）、Ｅｉｔａｎらの“ＮＲＯＭ：新規な局在化トラッピング、２ビット不揮発性メモリセル”（ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，  Ｖｏｌ．２１，  Ｎｏ．１１，  Ｎｏｖｅｍｂｅｒ  ２０００，  ｐｐ．  ５４３−５４５）および米国特許第５，８５１，８８１号である。
【００６０】
利用可能な３つの具体的な電荷トラップ誘電材料および構成が存在する。１つは、基板と、その上に成膜されるシリコン窒化物層との上で成長する酸化物を含む２層誘電体（“ＯＮ”）である。もう１つは、シリコン窒化物層上で成長および／または成膜される別のシリコン酸化物層が追加された３層構造（“ＯＮＯ”）である。第３の代替例は、ゲートと半導体基板面との間に挟まれたシリコンリッチ・シリコン二酸化物からなる単層である。この後者の材料については以下の２つの論文に記載があり、これらの論文はその全体が上記参考文献として本願に取り入れられている。ＤｉＭａｒｉａらの“Ｓｉ−リッチＳｉＯ２  インジェクタとフローティング多結晶質シリコン記憶層とを用いて読み出す電気的に変更可能なリード・オンリー・メモリ”、（Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．５２（７），  Ｊｕｌｙ  １９８１，  ｐｐ．４８２５−４８４２）  、Ｈｏｒｉらの“不揮発性メモリ・アプリケーション用Ｓｉ注入ゲート−ＳｉＯ２  絶縁体を備えたＭＯＳＦＥＴ”（ＩＥＤＭ  ９２，  Ａｐｒｉｌ  １９９２，  ｐｐ．４６９−４７２）  である。
【００６１】
結論
本発明の具体例と関連して本発明の様々な態様について説明してきたが、本発明は添付の請求項の最大範囲内における保護を受ける権利を有するものである。
【図面の簡単な説明】
【図１】
従来技術による２つのタイプの分割チャネル・セルの行に沿う断面図である。
【図２】
従来技術による２つのタイプの分割チャネル・セルの行に沿う断面図である。
【図３】
本発明の改善例について説明するフローティングゲート・メモリセルのアレイの一般的平面図である。
【図４Ａ】
図３のアレイの両端にわたってそれぞれ断面Ｉ−ＩとＩＩ−ＩＩとにおいて切り取られた、本発明の第１の特定実施態様に基づくメモリセルの断面図である。
【図４Ｂ】
図３のアレイの両端にわたってそれぞれ断面Ｉ−ＩとＩＩ−ＩＩとにおいて切り取られた、本発明の第１の特定実施態様に基づくメモリセルの断面図である。
【図５Ａ】
図３のアレイの両端にわたってそれぞれ断面Ｉ−ＩとＩＩ−ＩＩとにおいて切り取られた、本発明の第２の特定実施態様に基づくメモリセルの断面図である。
【図５Ｂ】
図３のアレイの両端にわたってそれぞれ断面Ｉ−ＩとＩＩ−ＩＩとにおいて切り取られた、本発明の第２の特定実施態様に基づくメモリセルの断面図である。
【図６Ａ】
図３のアレイの両端にわたってそれぞれ断面Ｉ−ＩとＩＩ−ＩＩとにおいて切り取られた、本発明の第３の特定実施態様に基づくメモリセルの断面図である。
【図６Ｂ】
図３のアレイの両端にわたってそれぞれ断面Ｉ−ＩとＩＩ−ＩＩとにおいて切り取られた、本発明の第３の特定実施態様に基づくメモリセルの断面図である。
【図７Ａ】
図３のアレイの両端にわたってそれぞれ断面Ｉ−ＩとＩＩ−ＩＩとにおいて切り取られた、本発明の第４の特定実施態様に基づくメモリセルの断面図である。
【図７Ｂ】
図３のアレイの両端にわたってそれぞれ断面Ｉ−ＩとＩＩ−ＩＩとにおいて切り取られた、本発明の第４の特定実施態様に基づくメモリセルの断面図である。
【図８】
それぞれの図５Ａ、５Ｂおよび７Ａ、７Ｂの第２または第４の特定実施態様のいずれかのメモリセルを利用するフラッシュＥＥＰＲＯＭシステムのブロック図である。
【図９】
それぞれの図４Ａ、４Ｂおよび６Ａ、６Ｂの第１または第３の特定実施態様のいずれかのメモリセルを利用するフラッシュＥＥＰＲＯＭシステムのブロック図である。
【図１０Ａ】
図３の断面Ｉ−ＩとＩＩ−ＩＩにおいてそれぞれ切り取られた、図６Ａと６Ｂの第３のセル・アレイの実施態様の形成中に生じる中間構造を断面図で示す。
【図１０Ｂ】
図３の断面Ｉ−ＩとＩＩ−ＩＩにおいてそれぞれ切り取られた、図６Ａと６Ｂの第３のセル・アレイの実施態様の形成中に生じる中間構造を断面図で示す。
【図１１Ａ】
図３の断面Ｉ−ＩとＩＩ−ＩＩにおいてそれぞれ切り取られた、図６Ａと６Ｂの第３のセル・アレイの実施態様の形成中に生じる別の中間構造を断面図で示す。
【図１１Ｂ】
図３の断面Ｉ−ＩとＩＩ−ＩＩにおいてそれぞれ切り取られた、図６Ａと６Ｂの第３のセル・アレイの実施態様の形成中に生じる別の中間構造を断面図で示す。
【図１２Ａ】
図３の断面Ｉ−ＩとＩＩ−ＩＩにおいてそれぞれ切り取られた、図６Ａと６Ｂの第３のセル・アレイの実施態様の形成中に生じる別の中間構造を断面図で示す。
【図１２Ｂ】
図３の断面Ｉ−ＩとＩＩ−ＩＩにおいてそれぞれ切り取られた、図６Ａと６Ｂの第３のセル・アレイの実施態様の形成中に生じる別の中間構造を断面図で示す。
【図１３Ａ】
図３の断面Ｉ−ＩとＩＩ−ＩＩとＩＩＩ−ＩＩＩとにおいてそれぞれ切り取られた、図６Ａと６Ｂの第３のセル・アレイの実施態様の形成中に生じる別の中間構造を断面図で示す。
【図１３Ｂ】
図３の断面Ｉ−ＩとＩＩ−ＩＩとＩＩＩ−ＩＩＩとにおいてそれぞれ切り取られた、図６Ａと６Ｂの第３のセル・アレイの実施態様の形成中に生じる別の中間構造を断面図で示す。
【図１３Ｃ】
図３の断面Ｉ−ＩとＩＩ−ＩＩとＩＩＩ−ＩＩＩとにおいてそれぞれ切り取られた、図６Ａと６Ｂの第３のセル・アレイの実施態様の形成中に生じる別の中間構造を断面図で示す。
【図１４Ａ】
図３の断面Ｉ−ＩとＩＩ−ＩＩとＩＩＩ−ＩＩＩとにおいてそれぞれ切り取られた、図６Ａと６Ｂの第３のセル・アレイの実施態様の形成中に生じる別の中間構造を断面図で示す。
【図１４Ｂ】
図３の断面Ｉ−ＩとＩＩ−ＩＩとＩＩＩ−ＩＩＩとにおいてそれぞれ切り取られた、図６Ａと６Ｂの第３のセル・アレイの実施態様の形成中に生じる別の中間構造を断面図で示す。
【図１４Ｃ】
図３の断面Ｉ−ＩとＩＩ−ＩＩとＩＩＩ−ＩＩＩとにおいてそれぞれ切り取られた、図６Ａと６Ｂの第３のセル・アレイの実施態様の形成中に生じる別の中間構造を断面図で示す。
【図１５Ａ】
図３の断面Ｉ−ＩとＩＩ−ＩＩにおいてそれぞれ切り取られた、図６Ａと６Ｂの第３のセル・アレイの実施態様の形成中に生じる別の中間構造を断面図で示す。
【図１５Ｂ】
図３の断面Ｉ−ＩとＩＩ−ＩＩにおいてそれぞれ切り取られた、図６Ａと６Ｂの第３のセル・アレイの実施態様の形成中に生じる別の中間構造を断面図で示す。
【図１６】
図３の断面ＩＩ−ＩＩにおいて切り取られた、図６Ａと６Ｂの第３のセル・アレイの実施態様の形成中に生じる別の後続の構造を断面図で示す。
【図１７Ａ】
図３のアレイの両端にわたってそれぞれ断面Ｉ−Ｉ、ＩＩ−ＩＩ、ＩＩＩ−ＩＩＩとにおいて切り取られた、本発明の第５の特定実施態様に基づくメモリセルの断面図である。
【図１７Ｂ】
図３のアレイの両端にわたってそれぞれ断面Ｉ−Ｉ、ＩＩ−ＩＩ、ＩＩＩ−ＩＩＩとにおいて切り取られた、本発明の第５の特定実施態様に基づくメモリセルの断面図である。
【図１７Ｃ】
図３のアレイの両端にわたってそれぞれ断面Ｉ−Ｉ、ＩＩ−ＩＩ、ＩＩＩ−ＩＩＩとにおいて切り取られた、本発明の第５の特定実施態様に基づくメモリセルの断面図である。
【図１８】
第５の実施態様の構造と動作を概略的に示す。
【図１９】
本発明の第６の特定実施態様に基づくメモリセル・アレイの平面図である。
【図２０】
断面ＩＶ−ＩＶにおいて切り取られた、図１９のメモリセル・アレイの断面図である。
【図１】
2005506685.tif 000003
【図２】
2005506685.tif 000004
【図８】
2005506685.tif 000005
【図９】
2005506685.tif 000006
【図２０】
2005506685.tif 000007
【国際公開パンフレット】
2005506685.tif 000008
2005506685.tif 000009
2005506685.tif 000010
2005506685.tif 000011
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2005506685.tif 000014
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2005506685.tif 000016
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2005506685.tif 000019
2005506685.tif 000020
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2005506685.tif 000047
2005506685.tif 000048
【国際公開パンフレット（コレクトバージョン）】
2005506685.tif 000049
2005506685.tif 000050
【国際調査報告】
2005506685.tif 000051
2005506685.tif 000052
2005506685.tif 000053