(57)【要約】本発明は簡単で、速く、それにもかかわらず安全に製造できる、特に出力の使用に使用される半導体素子に関し、半導体チップ（２，１２）、半導体チップ（２，１２）の第１の面（２ａ）上に形成された下側第１主電極層（３，１３）、第１の面（２ａ）上に形成された下側制御電極層（４，１４）、第１の面（２ａ）上に、下側第１主電極層（３，１３）と下側制御電極層（４，１４）の間に形成された、下側第１主電極層（３，１３）を部分的に覆う絶縁層（５，１５）、下側第１主電極層（３，１３）上に形成されている上側第１主電極層（６，１６）、下側制御電極層（４，１４）および絶縁層（５，１５）の上に形成され、絶縁層（５，１５）の上に部分的に下側第１主電極層（３，１３）の上方に伸びている上側制御電極層（７，１７）および半導体チップ（２，１２）の第２の面（２ｂ）上に形成される第２主電極層（９，１９）を有する。
2005525702.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップ（２，１２）、
半導体チップ（２，１２）の第１の面（２ａ）上に形成された下側第１主電極層（３，１３）、
第１の面（２ａ）上に形成された下側制御電極層（４，１４）、
第１の面（２ａ）上に、下側第１主電極層（３，１３）と下側制御電極層（４，１４）の間に形成された、下側第１主電極層（３，１３）を部分的に覆う絶縁層（５，１５）、
下側第１主電極層（３，１３）上に形成されている上側第１主電極層（６，１６）、
下側制御電極層（４，１４）および絶縁層（５，１５）の上に形成され、絶縁層（５，１５）の上に部分的に下側第１主電極層（３，１３）の上方に伸びている上側制御電極層（７，１７）、および
半導体チップ（２，１２）の第２の面（２ｂ）上に形成される第２主電極層（９，１９）
を有する、特に出力の使用のための半導体素子。
【請求項２】
第１主電極層（１３，１６）がソース電極を形成し、制御電極層（１４，１７）がゲート電極を形成し、第２主電極層（１９）がドレイン電極を形成する請求項１記載の半導体素子。
【請求項３】
下側第１主電極層と下側制御電極層の間に中間酸化物層が高さを平均化するために設けられている請求項１または２記載の半導体素子。
【請求項４】
第１接続装置（３０）が第１導電性接続領域（３２）および第３導電性接続領域（３３）を有し、第１導電性接続領域が第１はんだ付け層（３５）により半導体素子（１１）の上側の第１主電極層とはんだ付けされ、第３導電性接続領域が第３はんだ付け層（３６）により半導体素子（１１）の上側制御電極層とはんだ付けされている、請求項１から３までのいずれか１項記載の半導体素子（１１）を有する半導体素子装置。
【請求項５】
第２接続装置（４０）に第２導電性接続領域（４３）が設けられ、前記接続領域は第２はんだ付け層（４７）により半導体素子（１１）の第２主電極層（１９）とはんだ付けされている請求項４記載の装置。
【請求項６】
少なくとも２個の半導体素子（１１，２１）が第１接続装置（３０）と第２接続装置（４０）の間に逆の配列で用意され、その際第１半導体素子（１１）の第２主電極層（１９）および第２半導体素子（２１）の上側制御電極層（２７）および上側の第１主電極層（２６）がはんだ付け層（４７，４６、４５）により第２接続装置（４０）の接続領域（４３，４２）とはんだ付けされ、第１半導体素子（１１）の上側第１主電極層（１６）および上側制御電極層（１７）および第２半導体素子（２１）の第２主電極層（２９）がはんだ付け層（３５、３６，３７）により第２接続装置（３０）の接続領域（３２、３３）とはんだ付けされている請求項５記載の装置。
【請求項７】
第１半導体素子（１１）の第２主電極層（１９）および第２半導体素子（２１）の上側制御電極層（２７）がはんだ付け層（４７、４６）により第２接続装置（４０）の同じ接続領域（４３）とはんだ付けされ、第１半導体素子（１１）の上側制御電極層（１７）および第２半導体素子（２１）の第２主電極層（２９）がはんだ付け層（３６，２７）により第１接続装置（３０）の同じ接続領域（３３）とはんだ付けされている請求項６記載の装置。
【請求項８】
第１および／または第２接続装置（３０，４０）が導電性接続領域として金属層（３２，３３，４２，４３）を有する、基板、有利にセラミック基板（３１，４１）または柔軟なフィルムを有する請求項４から７までのいずれか１項記載の装置。
【請求項９】
第１接続装置（３０）および／または第２接続装置（４０）が両面の金属層（３２，３３，３４，４２，４３，４４）を有するセラミック基板（３１，３２）、有利にＤＢＣ基板である請求項８記載の装置。
【請求項１０】
はんだ付け層の少なくとも一部、有利に全部のはんだ付け層（３５，３６，３７，４６，４７）がはんだ付けフィルムおよび／またははんだ付けペースト印刷である請求項４から９までのいずれか１項記載の装置。
【請求項１１】
少なくとも以下の工程：
ａ）請求項１から３までのいずれか１項記載の半導体素子（１１，２１）を製造する
ｂ）第１導電性接続領域（３２）および第３導電性接続領域（３３）を有する第１接続装置（３０）を準備する
ｃ）上側の第１主電極層（１６）と第１導電性接続領域（３２）の間に第１はんだ付け層（３５）を備え、上側制御電極層（１７）と第３接続領域（３３）の間に第３はんだ付け層（３６）を備え、その際はんだ付け層（３５，３６）をはんだ付けフィルムとして中間に配置するかまたははんだ付けペーストとして導電性接続領域（３２，３３）および／または電極層に平坦に被覆する
ｄ）接続装置（３０）と半導体チップ（１１）を接合する、および
ｅ）上側の第１主電極層（１６）を第１接続領域と加熱によりはんだ付けし、および上側制御電極を第３接続領域と加熱によりはんだ付けすること
を有する半導体素子装置を製造する方法。
【請求項１２】
工程ｂ）で更に半導体素子（１１）の第２導電性接続領域（４３）を有する第２接続装置（４０）を準備し、
工程ｃ）で第２はんだ付け層（４７）をはんだ付けペースト印刷として第２導電性接続領域（４３）または第２主電極層（９，１９）上に被覆するかまたははんだ付けフィルムとして第２導電性接続領域（４３）と第２主電極層（９，１９）の間に配置し、および
工程ｄ）で第２主電極層（９，１９）を第２接続領域（４３）とはんだ付けする、請求項１１記載の方法。
【請求項１３】
少なくとも２個の半導体素子（１１，２１）を逆の配列で第１接続装置（３０）と第２接続装置（４０）の間に配置し、その際工程ｃ）ではんだ付け層（３５，３６，３７，４５，４６，４７）をそれぞれ上側第１主電極層と第１導電性接続領域（３２，４２）の間に、上側第２主電極層と第２導電性接続領域の間におよび上側制御電極層（１７，２７）と第３導電性接続領域（３３，４３）の間に配置し、工程ｄ）で半導体素子（１１．２１）を接続装置（３０，４０）とはんだ付けする請求項１２記載の方法。
【請求項１４】
第１主電極層（１３，１６，２３，２６）が半導体チップ（１２，２２）のソース領域の接触のためのソース電極を形成し、制御電極層（１５，１７，２５，２７）がゲート電極を形成し、第２主電極層（１９，２９）が半導体チップ（１２，２２）のドレイン領域の接触のためのドレイン電極を形成する請求項１１から１３までのいずれか１項記載の方法。
【請求項１５】
接続装置（３０，４０）が導電性接続層（３２，３３，４３）で被覆されたセラミック基板（３１，４１）および／または柔軟なフィルムである請求項１１から１４までのいずれか１項記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子、特に出力の使用に使用できる半導体素子に関する。
【０００２】
垂直の構造体を有する出力素子、特にパワートランジスターにおいて半導体チップの第１面（表側）に第１主電極金属層および制御電極金属層を形成し、半導体チップの第２面（裏側）に第２主電極金属層を形成する。より大きい第２主電極金属層、例えば２０ｍｍ２の面積を有するソース金属層のために、接続装置もしくは接続格子、一般に基板またはテープ（柔軟なフィルム）とのはんだ付けを、大きい面積のはんだフィルムを中間に配置することによりまたは接続格子上のはんだペースト印刷により速く、簡単にかつ安価に行うことができる。制御電極金属層は１ｍｍ２以下の面積できわめて小さく形成される。従ってはんだ被覆の場合に十分な位置の正確さを保証するために、はんだを少なくとも半導体チップの構造化された表側に付加的な手間のかかる、複雑で費用のかかる処理工程でまずはんだの突起の形で被覆しなければならない。引続き接続装置をその間に取り入れた半導体チップとはんだ付け炉ではんだ付けする。
【０００３】
この場合に多数の半導体チップを横方向に並列に配置し、共通の接続装置の間にはんだ付けする。米国特許第６０７２２４０号はこの種の半導体素子およびその製造方法を示し、トランジスターを逆の配置で共通の基板の間にはんだ付けする、
これに対して請求項１に記載の本発明による半導体素子および請求項１１記載の本発明の方法は特にかなり簡単で速くそれにもかかわらず安全な半導体素子の製造を可能にする利点を有する。この場合に半導体チップの表側に絶縁層および付加的な金属層もしくは金属平面を形成することによりはんだ突起の被覆の付加的な工程を省くことができる。従属請求項は有利な構成を記載する。請求項４により特に少なくとも１つの本発明による半導体素子および少なくとも１つのこれとはんだ付けされた接続装置からなる半導体素子装置が提供される。
【０００４】
従って本発明により半導体チップの第１面に第１主電極層とゲート電極層の間に絶縁層を被覆し、絶縁層はすでに従来の素子に使用された、下側第１主電極層を部分的に覆う。引続き本発明により上側電極層もしくは金属平面を第１面の下側電極層に被覆し、この場合に上側制御電極層もしくはゲート電極層は、絶縁層のより大きい領域に、特に下側第１主電極層の重なる領域の上に形成することにより、下側制御電極層よりかなり大きい面積で形成することができる。従って適当な絶縁層の形成により、取り入れるべきはんだのためのより大きい面積を有する、上側電極層もしくは上側金属平面の所望の寸法を達成することができる。これによりはんだを第２面もしくは半導体チップの下側にもその間に配置されたはんだフィルムまたは接続装置に被覆された、例えば印刷されたはんだペーストにより備えることができる。
【０００５】
得られた、特に上側制御電極層内部の電極層の高さの差は基本的にすでに取り付け工程で溶融したはんだにより補償される。例えば１個以上の中間酸化物層を部分的に挿入することにより付加的にチップ表面を平坦化する補足的方法を実施することができる。
【０００６】
接続装置もしくは接続格子として相当する寸法の導電性接続領域を有するセラミック基板および柔軟なフィルムもしくはテープを使用することができる。特に本発明により形成された素子の外面に他の金属層を有する１個または２個のＤＢＣ（直接接合した銅）基板を使用することができる。
【０００７】
本発明により特に２個以上の半導体チップを２つの接続装置の間に並列にはんだ付けすることができる。この場合に例えば２個以上のトランジスターを逆の配置ではんだ付けすることができ、その際導電性接続領域により接続装置の上にトランジスターの電極の接触もしくは接続を形成することができる。
【０００８】
電界効果トランジスターのほかに本発明により基本的に他の半導体素子、例えばバイポーラトランジスターまたはサイリスターを提供することができる。
【０００９】
本発明を以下に図面に示された実施例により詳細に説明する。
図１は本発明による半導体素子に使用されるパワートランジスターの断面図であり、図２は図１によるパワートランジスターの平面図であり、図３ははんだ付けする前の素子の断面図であり、図４ははんだ付け後の図３による素子の断面図である。
【００１０】
パワートランジスター１は図１、図２により垂直の構造体を有するシリコンチップ２を有し、シリコンチップ内に詳しく示されていないドープした領域が構造化されている。シリコンチップ２の表側２ａに、ソース領域の上方に下側ソース金属層３が下側第１主電極層として被覆されている。これと離れて横方向に下側ゲート金属層４が下側制御電極層として被覆されている。シリコンチップ２の第２の面もしくは下面２ｂに、ドレイン領域の上にドレイン金属層９が第２主電極層として被覆されている。
【００１１】
本発明により例えば二酸化珪素からなる絶縁層５が表側２ａの上に、絶縁層５がその部分領域５ａで下側ソース金属層３と下側ゲート金属層４の間に伸びており、更に部分領域５ｂで下側ソース金属層３の領域を覆うように被覆されている。上側ソース金属層６は下側ソース金属層３の露出した領域を覆い、横方向に絶縁層５に隣接する。絶縁層５の上に上側ゲート金属層７が被覆され、この金属層は部分領域５ａおよび５ｂおよび下側ゲート金属層４を覆う。
【００１２】
引き続く処理工程により図１、２に示された構造体および相当する参照符号を有する２つのパワートランジスター１１および１２を逆の配置で横方向に互いに間隔をおいて第１のＤＢＣ基板３０と第２のＤＢＣ基板４０の間に配置する。ＤＢＣ基板３０、４０はその内側の、すなわち半導体チップ１１，１２に向いた面にそれぞれ導電性接続層として使用する第１銅層３２、４２を有し、この銅層は上側ソース金属層１６，２６に向き合っている。更にＤＢＣ基板３０，４０の内面に第２銅層３３，４３が用意され、それぞれ第２銅層３３もしくは４３がドレイン層２９もしくは１９および上側ゲート金属層１７もしくは２７に向かい合うように配置している。上側ソース金属層１６もしくは２６のそれぞれと第１銅層３２、４２のそれぞれの間にはんだ付けフィルム３５もしくは４５が配置されている。相当してはんだ付けフィルム３６もしくは４６が上側ゲート金属層１７もしくは２７と第２銅層３３もしくは４３の間に配置され、はんだ付けフィルム４７もしくは３７がドレイン金属層１９もしくは２９と第２銅層３３もしくは４３の間に配置されている。ＤＢＣ基板３０，４０の外面に他の銅層３４，４４が形成されている。
【００１３】
図３に示される装置を引続き圧縮し、はんだ付け炉で加熱し、図４に示される素子が得られる。この場合にはんだ付けフィルム３６および４６のはんだはゲート金属層１７もしくは２７での高さの差が平均化するように分配した。
【図面の簡単な説明】
【００１４】
【図１】本発明による半導体素子に使用されるパワートランジスターの断面図である。
【００１５】
【図２】図１によるパワートランジスターの平面図である。
【００１６】
【図３】はんだ付けする前の半導体素子の断面図である。
【００１７】
【図４】はんだ付け後の図３による半導体素子の断面図である。
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【図３】
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【図４】
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【国際調査報告】
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