(57)【要約】３ビットの記憶を有する三元ＣＡＭセルを開示する。前記３ビットの記憶を、充電回復動作を必要とすることなしに前記ＣＡＭセルから読み出すことができる３つの安定状態をサポートするように配置する。前記３つの安定状態は、前記２ビットのうちの１つが第１論理状態の場合、残りの２ビットは第２論理状態であるような状態である。前記３つの安定状態を使用し、三元ＣＡＭにおいて使用される３つの論理状態をエンコードすることができる。
2005505089.tif 000002
【特許請求の範囲】
【請求項１】
第１スイッチを経て第１ビット線に制御可能に結合された第１キャパシタを有する第１記憶素子と、
第２スイッチを経て第２ビット線に制御可能に結合された第２キャパシタを有する第２記憶素子と、
第３スイッチを経て第３ビット線に制御可能に結合された第３キャパシタを有する第３記憶素子とを具える、三元コンテンツアドレス可能メモリ（ＣＡＭ）セルにおいて、
前記第１、第２及び第３記憶素子を制御回路に結合し、前記制御回路は、第１論理状態に設定されている前記記録素子のうちの１つに応じて、他の記憶素子の各々を第２論理状態に設定することを特徴とする三元ＣＡＭセル。
【請求項２】
請求項１に記載の三元ＣＡＭセルにおいて、前記第１、第２及び第３スイッチがトランジスタであることを特徴とする三元ＣＡＭセル。
【請求項３】
請求項１に記載の三元ＣＡＭセルにおいて、前記制御回路が、さらに、
接地電位と前記第１キャパシタとの間に並列に結合された制御可能放電装置の第１対と、
接地電位と前記第２キャパシタとの間に並列に結合された制御可能放電装置の第２対と、
接地電位と前記第３キャパシタとの間に並列に結合された制御可能放電装置の第３対とを具え、
前記制御可能放電装置の第１対を、前記第２又は第３キャパシタのいずれかが前記第１論理状態に関係する電荷を格納するように設定されている場合、前記第１キャパシタを前記第２論理状態に対応するように設定するように配置し、
前記制御可能放電装置の第２対を、前記第１又は第３キャパシタのいずれかが前記第１論理状態に関係する電荷を格納するように設定されている場合、前記第２キャパシタを前記第２論理状態に対応するように設定するように配置し、
前記制御可能放電装置の第３対を、前記第１又は第２キャパシタのいずれかが前記第１論理状態に関係する電荷を格納するように設定されている場合、前記第３キャパシタを前記第２論理状態に対応するように設定するように配置したことを特徴とする三元ＣＡＭセル。
【請求項４】
請求項３に記載の三元ＣＡＭセルにおいて、前記制御可能放電装置が、前記記憶キャパシタのうちの１個の第１端子に結合された第１ソース／ドレイン端子と、接地電位に結合された第２ソース／ドレイン端子とを有するトランジスタであることを特徴とする三元ＣＡＭセル。
【請求項５】
第１、第２及び第３ビット線と、
選択線と、
各々が、前記選択線に結合されたゲートと、前記第１、第２及び第３ビット線のうちの個々の１本に結合された第１端子と、第１、第２及び第３記憶ユニットのうちの個々の１個に結合された第２端子とを含む第１、第２及び第３アクセストランジスタとを具える三元コンテンツアクセス可能メモリ（ＣＡＭ）セルにおいて、前記第１、第２及び第３記憶ユニットの各々が、
個々の第１、第２及び第３トランジスタの個々の第２端子と接地電位との間に結合された記憶キャパシタと、
他の２個の記憶ユニットの第１のものの第２端子に結合されたゲートと、前記記憶キャパシタに結合された第１ソース／ドレイン端子と、接地電位に結合された第２ソース／ドレイン端子とを有する第１放電トランジスタと、
他の２個の記憶ユニットの第２のものの第２端子に結合されたゲートと、前記記憶キャパシタに結合された第１ソース／ドレイン端子と、接地電位に結合された第２ソース／ドレイン端子とを有する第２放電トランジスタとを含むことを特徴とする三元ＣＡＭセル。
【請求項６】
プライオリティエンコーダと、
前記プライオリティエンコーダに結合された一致検出回路と、
前記一致検出回路に結合され、複数のＣＡＭセルを含むＣＡＭアレイとを具え、
第１スイッチを経て第１ビット線に制御可能に結合された第１キャパシタを有する第１記憶素子と、
第２スイッチを経て第２ビット線に制御可能に結合された第２キャパシタを有する第２記憶素子と、
第３スイッチを経て第３ビット線に制御可能に結合された第３キャパシタを有する第３記憶素子とをさらに具える三元コンテンツアドレス可能メモリ（ＣＡＭ）装置において、
前記第１、第２及び第３記憶素子を制御回路に結合し、前記制御回路が、第１論理状態に設定されている前記記憶素子のうちの１個に応じて、他の記憶素子の各々を第２論理状態に設定することを特徴とする三元ＣＡＭ装置。
【請求項７】
請求項６に記載の三元ＣＡＭ装置において、前記第１、第２及び第３スイッチがトランジスタであることを特徴とする三元ＣＡＭ装置。
【請求項８】
請求項６に記載の三元ＣＡＭ装置において、前記制御回路が、さらに、
接地電位と前記第１キャパシタとの間に並列に結合された制御可能放電装置の第１対と、
接地電位と前記第２キャパシタとの間に並列に結合された制御可能放電装置の第２対と、
接地電位と前記第３キャパシタとの間に並列に結合された制御可能放電装置の第３対とを具え、
前記制御可能放電装置の第１対を、前記第２又は第３キャパシタのいずれかが前記第１論理状態に関係する電荷を格納するように設定されている場合、前記第１キャパシタを前記第２論理状態に対応するように設定するように配置し、
前記制御可能放電装置の第２対を、前記第１又は第３キャパシタのいずれかが前記第１論理状態に関係する電荷を格納するように設定されている場合、前記第２キャパシタを前記第２論理状態に対応するように設定するように配置し、
前記制御可能放電装置の第３対を、前記第１又は第２キャパシタのいずれかが前記第１論理状態に関係する電荷を格納するように設定されている場合、前記第３キャパシタを前記第２論理状態に対応するように設定するように配置したことを特徴とする三元ＣＡＭ装置。
【請求項９】
請求項８に記載の三元ＣＡＭ装置において、前記制御可能放電装置が、前記記憶キャパシタのうちの１個の第１端子に結合された第１ソース／ドレイン端子と、接地電位に結合された第２ソース／ドレイン端子とを有するトランジスタであることを特徴とする三元ＣＡＭ装置。
【請求項１０】
第１ネットワークインタフェースと、
第２ネットワークインタフェースと、
フォワードパケットを前記第１ネットワークインタフェース又は第２ネットワークインタフェースのどちらにおいて受けたかを決定し、複数の三元ＣＡＭセルを含む制御ロジックとを具え、前記ＣＡＭセルが、さらに、
第１スイッチを経て第１ビット線に制御可能に結合された第１キャパシタを有する第１記憶素子と、
第２スイッチを経て第２ビット線に制御可能に結合された第２キャパシタを有する第２記憶素子と、
第３スイッチを経て第３ビット線に制御可能に結合された第３キャパシタを有する第３記憶素子とを具えるネットワーク装置において、
前記第１、第２及び第３記憶素子を制御回路に結合し、前記制御回路は、第１論理状態に設定されている前記記憶素子のうちの１個に応じて、他の記憶素子の各々を第２論理状態に設定することを特徴とするネットワーク装置。
【請求項１１】
請求項１０に記載のネットワーク装置において、前記第１、第２及び第３スイッチがトランジスタであることを特徴とするネットワーク装置。
【請求項１２】
請求項１０に記載のネットワーク装置において、前記制御回路が、さらに、
接地電位と前記第１キャパシタとの間に並列に結合された制御可能放電装置の第１対と、
接地電位と前記第２キャパシタとの間に並列に結合された制御可能放電装置の第２対と、
接地電位と前記第３キャパシタとの間に並列に結合された制御可能放電装置の第３対とを具え、
前記制御可能放電装置の第１対を、前記第２又は第３キャパシタのいずれかが前記第１論理状態に関係する電荷を格納するように設定されている場合、前記第１キャパシタを前記第２論理状態に対応するように設定するように配置し、
前記制御可能放電装置の第２対を、前記第１又は第３キャパシタのいずれかが前記第１論理状態に関係する電荷を格納するように設定されている場合、前記第２キャパシタを前記第２論理状態に対応するように設定するように配置し、
前記制御可能放電装置の第３対を、前記第１又は第２キャパシタのいずれかが前記第１論理状態に関係する電荷を格納するように設定されている場合、前記第３キャパシタを前記第２論理状態に対応するように設定するように配置したことを特徴とするネットワーク装置。
【請求項１３】
請求項１２に記載のネットワーク装置において、前記制御可能放電装置が、前記記憶キャパシタのうちの１個の第１端子に結合された第１ソース／ドレイン端子と、接地電位に結合された第２ソース／ドレイン端子とを有するトランジスタであることを特徴とするネットワーク装置。
【請求項１４】
三元コンテンツアドレス可能メモリ（ＣＡＭ）セルを動作する方法において、
３個のバイナリ記憶素子のうち第１のものを第１バイナリ状態に設定し、前記ＣＡＭセルの第１三元状態を示すステップを含み、
第１バイナリ状態に設定されている前記第１バイナリ記憶素子に応じて、前記第２及び第３バイナリ記憶素子を各々第２バイナリ状態に設定することを特徴とする方法。
【請求項１５】
請求項１４に記載の方法において、前記３個のバイナリ記憶素子のうち第２のものを第１バイナリ状態に設定し、前記ＣＡＭセルの第２三元状態を示すステップをさらに含み、
第１バイナリ状態に設定されている前記第２バイナリ記憶素子に応じて、前記第１及び第３バイナリ記憶素子を各々第２バイナリ状態に設定することを特徴とする方法。
【請求項１６】
請求項１５に記載の方法において、前記３個のバイナリ記憶素子のうち第３のものを第１バイナリ状態に設定し、前記ＣＡＭセルの第３三元状態を示すステップをさらに含み、
第１バイナリ状態に設定されている前記第３バイナリ記憶素子に応じて、前記第１及び第２バイナリ記憶素子を各々第２バイナリ状態に設定することを特徴とする方法。
【請求項１７】
請求項１６に記載の方法において、前記第１、第２及び第３三元状態が、
バイナリ“０”、
バイナリ“１”、及び、
“ドントケア”状態から成る組のメンバであることを特徴とする方法。
【請求項１８】
請求項１４に記載の方法において、
前記第１バイナリ記憶素子の状態を読み出すステップをさらに含み、前記読み出しステップが、
前記第１記憶素子に制御可能に結合された第１ビット線を予め決められたレベルにプレチャージするステップと、
前記第１ビット線を前記第１バイナリ記憶素子に結合するステップと、
前記第１ビット線の電位における変化を検知するステップとをさらに含み、
前記読み出しステップが、前記第１記憶素子の状態を変化させないことを特徴とする方法。
【請求項１９】
請求項１５に記載の方法において、
前記第２バイナリ記憶素子の状態を読み出すステップをさらに含み、前記読み出しステップが、
前記第２記憶素子に制御可能に結合された第２ビット線を予め決められたレベルにプレチャージするステップと、
前記第２ビット線を前記第２バイナリ記憶素子に結合するステップと、
前記第２ビット線の電位における変化を検知するステップとをさらに含み、
前記読み出しステップが、前記第２記憶素子の状態を変化させないことを特徴とする方法。
【請求項２０】
請求項１６に記載の方法において、
前記第３バイナリ記憶素子の状態を読み出すステップをさらに含み、前記読み出しステップが、
前記第３記憶素子に制御可能に結合された第３ビット線を予め決められたレベルにプレチャージするステップと、
前記第３ビット線を前記第３バイナリ記憶素子に結合するステップと、
前記第３ビット線の電位における変化を検知するステップとをさらに含み、
前記読み出しステップが、前記第３記憶素子の状態を変化させないことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２００１年９月２５日に出願された米国仮出願第６０／３２４４６２号の利益を請求し、その内容は、参照によってその全体においてここに含まれる。
本発明は、一般に半導体メモリに関し、より特には三元ＣＡＭセルに関する。
【背景技術】
【０００２】
多くの用途は、情報を高速で探索することを要求する。スイッチ又はルータのような多くのネットワーク装置において、データパケットは埋め込まれたアドレス情報に基づいて伝送される。したがって、高いデータ伝送レートを達成するために、ネットワークシステムは、きわめて高速の探索及び比較を行うことができなければならない。この機能に有用な回路のあるクラスは、コンテンツアドレス可能メモリすなわちＣＡＭである。以下の考察はネットワークシステムの文脈内で示されるが、高速探索及び比較を要求し、したがって本発明から利益を受けることができる多くの他の用途が存在することに注意すべきである。例えば、完全連想キャッシュメモリのタグ領域も高速探索を必要とし、ＣＡＭを使用して実現することができる。
【０００３】
ＣＡＭを、ランダムアクセスメモリ（ＲＡＭ）のような慣例的なメモリ装置と比較することが有用であるかもしれない。ある程度まで、ＣＡＭ及びＲＡＭ装置は逆に動作する。例えば、ＲＡＭを、読み出しコマンド及びアドレスを与えることによって読み出すことができる。ＲＡＭは、指定されたアドレスにおいて格納されたデータを出力することによって応答する。しかしながら、ＣＡＭを読み出す場合、データ標本を与え、ＣＡＭは、前記データ標本がＣＡＭに格納されているか否かを示す一致信号と、格納されている場合は前記標本に一致したデータを含むＣＡＭ内のアドレスとを返す。
【０００４】
ネットワークルータ及びスイッチは、一般に、アドレス領域のようなパケットの一部をデータエントリのリストと比較する場合、一致機能を用いる。前記リストは、しばしばデータベースと呼ばれる。図１は、好例のＣＡＭ装置１００のブロック図であり、ＣＡＭ装置１００は、前記データベースを格納するＣＡＭアレイ１１０と、一致を検知する一致検知回路１２０と、任意に、適切な場合、一致するアドレスを優先順に選択及び出力する優先エンコーダ１３０とを含む。前記ＣＡＭ装置は、ＣＡＭアレイ１１０の動作を制御するコントローラ１４０と、一致検出ロジック１２０と、ＣＡＭ装置１００を他の装置にデータ線１５０ａ、アドレス線１５０ｂ及び制御線１５０ｃを経てインタフェースする優先エンコーダ１３０も含む。商業的に利用可能なＣＡＭ装置は、例えば、１６３８４エントリまで有するデータベースに対して１３６ビット幅データ標本を探索することをサポートすることができる。比較的大きいデータベースに対して比較的広いデータワードを高速度において素早く探索するＣＡＭのこの能力は、ネットワークルーティング及びスイッチングのような用途においてこれらを高度に有用にする。
【０００５】
興味ある２つの形式の探索、すなわち、完全一致探索と、部分一致探索とが存在する。完全一致探索において、前記ＣＡＭに格納されたエントリは、前記データ標本及びエントリがビットごとに一致する場合にのみ前記データ標本と一致する。部分一致探索において、ＣＡＭエントリは、論理“０”状態及び“１”状態に加えて第３の“ドントケア”状態を指定することを許可される。部分一致探索を行う場合、ＣＡＭエントリは、論理“０”又は“１”状態におけるエントリセットにおける各ビットがデータ標本の対応する部分と一致する限りは、データ標本と一致する。
【０００６】
論理“０”及び論理“１”状態のみをサポートするエントリを有するＣＡＭは、バイナリＣＡＭとして知られ、完全一致探索のみをサポートすることができる。“ドントケア”状態もサポートするエントリを有するＣＡＭは三元ＣＡＭとして知られ、部分一致探索に使用することができる。（これらのＣＡＭは、エントリが“ドントケア”状態をなにも含まない場合、完全一致探索もサポートする。）
【０００７】
三元ＣＡＭにおいて、ＣＡＭアレイ１１０において格納されたデータベースの各ビットを、３つの要求される論理状態（“０”、“１”及び“ドントケア”）をエンコードするために、少なくとも２ビットづつ繰り返さなければならない。多数の異なった技術を使用してＣＡＭアレイ１１０を構成することができるが、現代のＣＡＭ装置は、データをフリップフロップに格納する場合はスタティックランダムアクセスメモリ（ＳＲＡＭ）を基礎とする記憶素子を使用し、又は、データをキャパシタにおける電荷の形態において記憶する場合はダイナミックランダムアクセスメモリ（ＤＲＡＭ）を基礎とする記憶素子を使用する。図２は、ＤＲＡＭ技術を基礎とするＣＡＭセル２００の実例である。
【０００８】
セル２００は、トランジスタ２０２及びキャパシタ２０３を含み、これらを図２に示すようにビットライン２０１と接地電位２０６との間に直列に結合する。選択線２０５をトランジスタ２０２のゲートに結合する。加えて、セル２００は、ビット線２０１とグランド２０６との間に結合された、図２においてキャパシタ２０４として示す寄生キャパシタンスを固有に含む。トランジスタ２０２を（線１０５を経て）オンに切り替え、ビット線２０１をハイ又はロー状態にすることによって、データをセル２００に格納することができる。これは、キャパシタ２０３を、ノード２０７における電位が前記ビット線の電位と等しくなるまで、充電又は放電させる。次に、トランジスタ２０２を（線２０５を経て）オフに切り替え、ノード２０７における電位は、キャパシタ２０３において格納された電荷によって保持される。
【０００９】
セル２００において格納されたデータを読み出すために、ビット線２０１をハイレベルにプレチャージする。これは、寄生キャパシタンス２０４も充電されるのを確実にする。次に、トランジスタ２０２を（線１０５を経て）オンに切り替える。キャパシタ２０３が、ノード２０７における電位がハイになるように電荷を格納している場合、ノード２０７及びビット線２０１における電位の充電はない。キャパシタ２０３の充電レベルも放電される。しかしながら、キャパシタが、ノード２０７における電位がローになるように電荷を格納している場合、電荷はビット線２０１からトランジスタ２０２を経てキャパシタ２０３中へ流れる。これは、ビット線２０１における電位を低下させ、ノード２０７における電位を上昇させる。キャパシタ２０３の充電レベルも低下する。キャパシタ２０２に格納された論理状態を決定するために、ビット線２０１及び／又はノード２０７における電圧における変化を検出することができる。
【００１０】
単一ビットのデータを格納し、したがって、２つの状態のみをエンコードすることができるＣＡＭを図２において示す。上述したように、三元ＣＡＭは、３つの状態をエンコードすることができるセルを必要とする。図３に示す回路３００は、図２に示す回路２００と類似しているが、２個の記憶素子を含む。これは、セル３００が２ビットを格納することを可能にし、この２ビットは４つの状態をエンコードすることができ、そのうちの３つで、三元ＣＡＭセルの格納必要条件を満たすのに十分である。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ダイナミックＣＡＭセル２００、３００に関するある問題は、読み出し動作が破壊的であるかもしれないことである。例えば、セル２００において、読み出し動作を、キャパシタ２０２がローレベルの電荷を格納しているセルにおいて行った場合、前記読み出し動作中にビット線２０１からの電荷の流れは、キャパシタ２０２の充電レベルを変化させる。したがって、ＣＡＭセル２００、３００において、各々の読み出し動作後に、充電回復動作が必要である。各読み出し後に充電回復動作を行う必要は、ＣＡＭ装置の速度を制限する。充電回復回路（図示せず）は、追加の構成要素を必要とし、電力消費を増加させる。
【００１２】
図４は、他のＣＡＭセル４００の実例である。上述したＣＡＭセル３００（図３）との比較において、ＣＡＭセル３００は、２個の追加のトランジスタ４０２ａ、４０２ｂを含み、これらのトランジスタを、各々データ格納キャパシタ２０３ａ、２０３ｂと並列に結合する。トランジスタ４０２ａのゲートをノード２０７ｂに結合し、トランジスタ４０２ｂのゲートをノード２０７ａに結合する。これら２個のトランジスタ４０２ａ、４０２ｂは、回路４００に、破壊的読み出しからの制限された形式の保護を与える。より特には、ＣＡＭセル４００を、キャパシタ２０３ａ、２０３ｂが逆の電荷（すなわち、“０”＋“１”又は“１”＋“０”）を格納する場合にのみ非破壊的に読み出すことができる。したがって、ＣＡＭセル４００を、ＣＡＭセル４００において２つの逆の電荷状態を格納することのみを許可する制御回路網（例えば、コントローラ１４０（図１））と共に使用すると、ＣＡＭセル４００を、読み出し後に充電回復を必要としないダイナミックバイナリＣＡＭセルとして使用することができる。あいにく、三元ＣＡＭセルは少なくとも３つの状態を格納することができなければならないため、ＣＡＭセル４００は三元ＣＡＭセルの用途には適していない。したがって、各々の読み出し動作後に充電回復を必要としない効率的なダイナミックＣＡＭセルアーキテクチャに関する方法及び装置の必要性及び要求が存在する。
【課題を解決するための手段】
【００１３】
本発明は、ＤＲＡＭセルと同様に電荷を格納するが、非破壊的に読み出すことができる三元ＣＡＭセルを目的とする。すなわち、読み出し動作に、データ保全を維持するために充電回復駆動を続けなくてもよい。三元ＣＡＭの３つの要求される状態（論理“０”、論理“１”及び“ドントケア”）を、３ビットの記憶を使用して格納することができる。１ＣＡＭセルあたり３ビットの記憶の使用は、非破壊的に読み出すことができる３つの状態を含む回路トポロジの使用を可能にする。
【００１４】
本発明の上記及び他の利点及び特徴は、添付した図面の参照と共に以下に与える本発明の好適実施例の詳細な説明からより明らかになるであろう。
【発明を実施するための最良の形態】
【００１５】
本発明のＣＡＭセルアーキテクチャを、図６においてＣＡＭセル６００として示し、このＣＡＭセルアーキテクチャは、充電回復動作を必要としない読み出しをサポートするために特有の特性を有する三元記憶素子を使用する。しかしながら、本発明のＣＡＭセルアーキテクチャの構造及び動作を詳細に考察する前に、回路５００とセル６００との間に多数の類似性があるので、図５の三元記憶回路５００の動作を考察することが有用であるかもしれない。
【００１６】
三元記憶回路５００（図５）は、３つの入力部Ｄ０、Ｄ１、Ｄ２を３つの出力部Ｑ０、Ｑ１、Ｑ２に各々結合する３個のＮＡＮＤゲート５０１、５０２、５０３を具える。各々のＮＡＮＤゲート５０１、５０２、５０３の出力部を他のＮＡＮＤゲートへの入力部としても結合する。例えば、ＮＡＮＤゲート５０１は、ＮＡＮＤゲート５０２、５０３への入力部としても設けられた出力部Ｑ０を有する。この方法におけるフィードバックの使用は、回路５００に関する安定した入力／出力状態の数を制限する。特に、回路５００は、３つの安定状態をサポートし、回路５００の３つの入力部Ｄ０、Ｄ１、Ｄ２のうち１つのみが論理“１”であり（残りの入力部は各々論理“０”であり）、３つの出力部Ｑ０、Ｑ１、Ｑ２のうち１つのみが論理“０”である（残りの出力部は各々論理“１”である）。これら３つの安定状態を以下の真理値表において示す。
【００１７】
2005505089.tif 000003
【００１８】
上記真理値表のある重要な特徴は、出力部のうちの１つ（例えば、Ｑ０）が論理“０”状態の場合、ＮＡＮＤゲート５０１、５０２、５０３を結合する方法により、残りの出力部（例えば、Ｑ２、Ｑ３）に論理“１”状態を取らせることである。
【００１９】
本発明のＣＡＭセル６００（図６）は、上述した回路の安定状態特性を基礎とする。ＣＡＭセル６００は、ダイナミックＣＡＭセルであり、キャパシタ２０３ａ、２０３ｂ、２０３ｃの形態における３個の記憶素子を含む。各々のキャパシタは、個々のビット線２０１ａ、２０１ｂ、２０１ｃに関係する。ビット線２０１ａ、２０１ｂ、２０１ｃとキャパシタ２０３ａ、２０３ｂ、２０３ｃとの間のアクセスを、トランジスタ２０２ａ、２０２ｂ、２０２ｃによって管理し、これらのトランジスタの各々は、線２０５に結合されたゲートを有する。
【００２０】
キャパシタ２０３ａ、２０３ｂ、２０３ｃは、２個の放電装置と各々関係する。例示した一実施例において、前記放電装置はトランジスタである。例えば、キャパシタ２０３ａ、２０３ｂ、２０３ｃを、トランジスタ４０２ａ、４０２ｂ、４０２ｃの第１の組に並列に各々結合する。トランジスタ４０２ａ、４０２ｂは、ノード２０７ｃに結合されたゲートを有する。トランジスタ４０２ｃは、ノード２０７ｂに結合されたゲートを有する。キャパシタ２０３ａ、２０３ｂ、２０３ｃを、各々、トランジスタ６０２ａ、６０２ｂ、６０２ｃにも並列に結合する。トランジスタ６０２ａのゲートをノード２０７ｂに結合する。トランジスタ６０２ｂ、６０２ｃは、互いに結合すると共にノード２０７ａに結合されたゲートを有する。
【００２１】
上述した回路トポロジは、３つの安定状態をサポートし、３個の２０３ａ、２０３ｂ、２０３ｃのうち１個のみがハイレベルの電荷（例えば、論理“１”）を格納し、他の２個のキャパシタが放電される（例えば、論理“０”）ため、上述した回路トポロジを、三元記憶回路５００（図５）と同様の原理を使用して設計する。特に、ノード２０７ａ、２０７ｂ、２０７ｃは、各々、キャパシタ２０３ａ、２０３ｂ、２０３ｃに関係し、回路５００のフィードバック特徴ときわめて類似して機能する。これは、あるキャパシタの充電レベルが前記ノードのうちの１個を経て結合され、他のキャパシタに結合された前記充電装置（例えば、６０２ｂ、６０２ｃ）を制御するためである。例えば、キャパシタ２０３ａがハイ電化を格納すると、ノード２０７ａはハイ電位になる。ノード２０７ａは、トランジスタ６０２ｂのゲート及びトランジスタ６０２ｃのゲートに結合し、したがって、双方のトランジスタ６０２ｂ、６０２ｃはスイッチオンする。トランジスタ６０２ｂがスイッチオンすると、電荷はキャパシタ２０３ｂからトランジスタ６０２ｂを経てグランド２０６に流れる。同様に、トランジスタ６０２ｃがターンオンすると、キャパシタ２０３ｃはトランジスタ６０２ｃを経てグランド２０６へ放電する。
【００２２】
ビット線２０１ａ、２０１ｂ、２０１ｃのうちの１本をハイ論理レベル（例えば、論理“１”）に設定し、ビット線２０１ａ、２０１ｂ、２０１ｃの残りの２本をロー論理レベル（例えば、論理“０”）に設定することによって、セル６００に書き込むことができる。ビット線２０１ａ、２０１ｂ、２０１ｃが前記適切な電圧レベルに設定されると、論理ハイ信号が線２０５に置かれ、トランジスタ２０２ａ、２０２ｂ、２０２ｃのゲートを導通させ、これによって、ハイ論理レベルに対応する電荷を、ハイ論理レベルに設定されたビット線２０１ａ、２０１ｂ、２０１ｃに関係するキャパシタ２０３ａ、２０３ｂ、２０３ｃのうちの１個に伝送し、ロー論理レベルに対応する電荷を、ロー論理レベルに設定されたビット線２０１ａ、２０１ｂ、２０１ｃに関係するキャパシタ２０３ａ、２０３ｂ、２０３ｃのうちの２個に伝送する。
【００２３】
ビット線２０１ａ、２０１ｂ、２０１ｃをハイにプレチャージし、アクセストランジスタ２０２ａ、２０２ｂ、２０２ｃをスイッチオンし、ビット線２０１ａ−２０１ｃにおける電位変化を観測することによって、セル６００を読み出すことができる。上記で注意したように、キャパシタがハイレベルの電荷を格納する場合、読み出しプロセスは前記キャパシタの充電レベルを低下させない。したがって、ハイ論理レベルにおけるキャパシタは、読み出しを通じて、この論理状態を保持する。セル６００において、あるキャパシタがロー論理状態である場合、他のキャパシタのうち１個はハイ論理状態であり、ロー論理状態を有するキャパシタに並列に結合された前記トランジスタのうちの１個がグランドに放電するのを確実にするため、前記あるキャパシタは読み出しを通じてその論理状態を同様に保持する。したがって、セル６００を、各々の読み出し動作後に充電回復手順を必要としないＣＡＭアレイ用ビルディングブロックとして使用することができる。
【００２４】
したがって、本発明は、三元ＣＡＭセル６００を目的とする。ＣＡＭセル６００（図６）は、９トランジスタアーキテクチャにおいて配置された３ビットの記憶を含む。前記アーキテクチャは、３つの安定状態を含み、前記３ビットのうち１つのみが論理“０”であり、他の２ビットは論理“１”である。これらの３つの安定状態は、三元ＣＡＭにおいて要求される“０”状態、“１”状態及び“ドントケア”状態をエンコードするのに十分である。前記３つの安定状態を、充電回復手順を必要とすることなしに、前記記憶の完全を保持しながら読み出すこともできる。
【００２５】
図７は、本発明のＣＡＭセル６００のアレイ１１０’を使用するＣＡＭ装置７００の実例である。一致検出回路１２０’をアレイ１１０に結合する。ＣＡＭ装置７００は、一致検出回路網１２０に結合したプライオリティエンコーダ１３０も任意に含んでもよい。制御回路１４０’を、アレイ１１０’と、一致検出回路１２０と、プライオリティエンコーダ１３０と、データ信号線１５０ａと、アドレス信号線１５０ｂと、制御信号線１５０ｃとに結合する。制御回路１４０’及び一致検出回路１２０’は、これらの従来の対応物と類似するが、前記ＣＡＭセルの３つの安定状態（すなわち、１００、０１０、００１）を三元ＣＡＭの“０”状態、“１”状態及び“ドントケア”状態にマップするエンコーディングと共に作用するように適合されている。例えば、状態１００は論理“０”に対応してもよく、状態０１０は論理“１”に対応してもよく、状態００１は“ドントケア”状態に対応してもよい。プライオリティエンコーダ１３０を前記一致検出回路に結合し、多数のエントリがデータエントリと一致すべきＣＡＭ装置７００の出力に順位をつける。
【００２６】
図８は、ＣＡＭ装置７００をネットワーク装置８００においてどのように使用することができるかの実例である。ネットワーク装置８００を、例えば、入力ポート８０１から受けた各データパケットを調査し、各パケットを複数の出力ポート８０５のうち１つへ向けるネットワークルータ８００としてもよい。データパケットを各入力ポート８０１から受けるにつれ、これらを入力バッファ８０２に一時的に格納する。入力バッファ８０２をキューとして構成してもよく、制御ロジック８０３によって読み出してもよい。各パケットはアドレス領域を含む。一般に、前記アドレス領域の一部はネットワーク又はサブネットワークアドレスを指定し、前記アドレス領域の他の部分はネットワーク／サブネットワークにおけるノードを指定する。制御ロジック８０３は、キュー８０２の頭におけるデータパケットを調査し、（各々が、例えば、異なったネットワーク又はサブネットワークに対応する）複数の出力ポートのうちどれが前記データパケットを受けるかを決定する。制御ロジック８０３は、各々新たに決定されたネットワーク／サブネットワークを、ＣＡＭ装置７００において対になる出力ポートに対して格納することもできる。新たなパケットが制御ロジック７０３によって調査された場合、このデータパケットからのネットワーク又はサブネットワークアドレスを、以前に決定されたルートに関してＣＡＭ装置７００によって抽出及び探索する。一致の場合において、前記データパケットを、追加の処理なしに、正確な出力ポートに素早く伝送することができる。
【００２７】
本発明を好適実施例に関して詳細に説明したが、本発明は上記で開示した実施例に限定されないことを理解すべきである。むしろ、本発明を、ここまでに記載していないが本発明の精神及び範囲にふさわしい任意の数の変化、交替、交換、又は、等価配置を取り入れるように変更することができる。したがって、本発明は、上記説明又は図面によって限定されず、添付した請求の範囲によってのみ限定される。
【図面の簡単な説明】
【００２８】
【図１】コンテンツアドレス可能メモリのブロック図である。
【図２】バイナリＣＡＭセルの回路図である。
【図３】図２のバイナリＣＡＭセルを基礎とする三元ＣＡＭセルの回路図である。
【図４】２ビットの記憶を有し、非破壊的に読み出すことができるバイナリＣＡＭセルとして使用することができるＣＡＭセルの回路図である。
【図５】三元記憶素子の回路図である。
【図６】１セルあたり３ビットの記憶を有する三元ＣＡＭセルの回路図である。
【図７】図６に示す三元ＣＡＭセルのアレイを使用するＣＡＭ装置のブロック図である。
【図８】図７に示すＣＡＭ装置を用いるネットワーク装置のブロック図である。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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2005505089.tif 000039