(57)【要約】  この発明は電子メモリ、特に、小型２トランジスタ・フラッシュメモリセルの内容を読み出す改良された装置及び方法に関する。２トランジスタ・フラッシュメモリセル１を読み出す方法が提供される。メモリセル１は、蓄積ゲート６を有する蓄積トランジスタ２と選択ゲート７を有する選択トランジスタ３とを備える。この方法では、第一電圧から第二電圧へ選択ゲート７がスイッチングされる間、蓄積ゲート６をフローティングのままとし、第一電圧は第二電圧より低い。この発明の装置は、第一電圧から第二電圧へ選択ゲート７がスイッチングされる間に蓄積ゲート６をフローティングのままとするスイッチング回路とを備え、第一電圧が第二電圧より低い。
2005512268.tif 000002
【特許請求の範囲】
【請求項１】
蓄積ゲートを有する蓄積トランジスタと選択ゲートを有する選択トランジスタとを備えた２トランジスタ・フラッシュメモリセル読み出し方法であって、第一電圧から第二電圧へ前記選択ゲートがスイッチングされる間前記蓄積ゲートをフローティングのままとし、前記第一電圧が前記第二電圧より低い読み出し方法。
【請求項２】
前記蓄積ゲートをプリチャージする工程と、
前記プリチャージ工程の後に前記蓄積ゲートをフローティングにする工程と、
前記フローティング工程の後に、前記選択トランジスタの閾値電圧より高い電圧を前記選択ゲートに印加する工程と、
前記フラッシュメモリセルを読み出す工程とを備えた請求項１に記載の方法。
【請求項３】
書き込まれていないメモリセルの閾値電圧より高く、しかし、書き込まれたメモリセルの閾値電圧より低い電圧を前記蓄積ゲートに印加するために前記蓄積ゲートと前記選択ゲートとの間の容量結合を利用する工程を備えた請求項１又は２に記載の方法。
【請求項４】
各々が蓄積ゲートを有する蓄積トランジスタと選択ゲートを有する選択トランジスタとを備えた複数の２Ｔフラッシュメモリセルアレイ読み出し方法であって、
ある行の複数メモリセルの複数蓄積ゲートに、この行が選択されていない時に、電圧を印加する工程と、
その後、前記複数蓄積ゲートをフローティングにして、複数メモリセルの行を選択する工程と、
前記選択された複数メモリセルの複数蓄積ゲートがフローティングになっている間に前記選択された複数メモリセルの複数選択ゲートをスイッチングする工程とを備えた読み出し方法。
【請求項５】
複数メモリセルの列を選択する工程と、
前記選択された列の選択された行のメモリセルを読み出す工程を備えた請求項４に記載の方法。
【請求項６】
書き込まれていないメモリセルの閾値電圧より高く、しかし、書き込まれたメモリセルの閾値電圧より低い電圧を前記蓄積ゲートに印加するために前記蓄積ゲートと前記選択ゲートとの間の容量結合を利用する工程を備えた請求項４又は５に記載の方法。
【請求項７】
蓄積ゲートを有する蓄積トランジスタと選択ゲートを有する選択トランジスタとを備えた少なくともひとつの２トランジスタ・フラッシュメモリセルと、第一電圧から第二電圧へ前記選択ゲートがスイッチングされる間に前記蓄積ゲートをフローティングのままとし、前記第一電圧が前記第二電圧より低いスイッチング回路とを備えた記憶装置。
【請求項８】
前記スイッチング回路は、
前記蓄積ゲートをプリチャージし、
前記プリチャージの後に前記蓄積ゲートをフローティングにし、
前記フローティングの後に、前記選択トランジスタの閾値電圧より高い電圧を前記選択ゲートに印加することに適用される請求項７に記載の記憶装置。
【請求項９】
前記選択ゲートへの前記電圧がスイッチングされた後に、書き込まれていないメモリセルの閾値電圧より高く、しかし、書き込まれたメモリセルの閾値電圧より低い電圧が容量結合により蓄積ゲートに印加される請求項７又は８に記載の記憶装置。
【請求項１０】
各々が蓄積ゲートを有する蓄積トランジスタと選択ゲートを有する選択トランジスタとを備えた複数の２Ｔフラッシュメモリセルのアレイを供えた記憶装置であって、該記憶装置はさらに、
ある行の前記複数メモリセルの複数蓄積ゲートに、この行が選択されていない時に、    電圧を印加する手段と、
前記複数蓄積ゲートをフローティングにして、複数メモリセルの行を選択する手段と、
前記選択された複数メモリセルの複数蓄積ゲートがフローティングになっている間に前記複数フラッシュメモリセルの選択された行の複数選択ゲートをスイッチングする手段とを備えた記憶装置。
【請求項１１】
前記記憶装置はさらに、
前記蓄積ゲートをプリチャージする手段と、
前記プリチャージの後に前記蓄積ゲートをフローティングにする手段と、
前記蓄積ゲートがフローティングとされた後に、前記選択トランジスタの閾値電圧より高い第一電圧を前記選択ゲートに印加し、該第一電圧が前記選択ゲートに印加された後に、書き込まれていないメモリセルの閾値電圧より高く、しかし、書き込まれたメモリセルの閾値電圧より低い第二電圧が容量結合により前記蓄積ゲートに印加される手段とを備えた請求項１０に記載の記憶装置。
【請求項１２】
複数メモリセルの列を選択する手段と、
前記選択された行上のそして前記選択された列内のフラッシュメモリセルを読み出す手段とを備えた請求項１０又は１１に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電子メモリに関し、さらに、小型２トランジスタ・フラッシュメモリ又はＥＥＰＲＯＭセルに関し、さらには、そのようなセルの内容を読み出す改良された方法及び装置に関する。
【背景技術】
【０００２】
電子メモリは様々な形態で存在し、様々な目的のために寄与している。フラッシュメモリは、例えばデジタルカメラ、ビデオゲーム・コンソール等の簡単且つ高速な情報記録媒体として、また、スマートカード、マイクロコントローラ、携帯電話等のデータ及びプログラム・コード記録媒体として用いられている。
【０００３】
フラッシュメモリは例えばチップ化された電子的に消去可能且つ書き込み可能な読み出し専用記憶装置（ＥＥＰＲＯＭ又はＥ２ＰＲＯＭ）の一種である。これは列と行より成るグリッドを備え、列と行との各交差部に一つのセルを有し、このセルは薄い酸化層で互いに分離された二つのゲートを備える。これらゲートの一つはフローティングゲートと呼ばれ、他の一つは制御ゲートと呼ばれる。フラッシュメモリは不揮発性メモリであり、使用者が情報を電子的に書き込みそして消去することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
２トランジスタ（２Ｔ）・フラッシュメモリセルの概略図が図１に示されている。２Ｔフラッシュメモリセル１は、第一、第二端子と蓄積ゲート６とを有し、データを蓄積するために蓄積トランジスタ２と，第一、第二端子と選択ゲート７とを有し、複数メモリセルのアレイ中のメモリセル１を選択するための選択トランジスタ３とを備える。蓄積トランジスタ２はフローティングゲート４と制御ゲート５とを有し、制御ゲート５は蓄積トランジスタ２の蓄積ゲート６に接続されている。図１に見られるように、通常は望ましくないキャパシタ８が蓄積ゲート６と選択ゲート７との間に存在している。この２Ｔセルのプロセス・ジオメトリが縮小し（現在、０．１２μｍプロセスまで縮小）、さらに小型化するに従い、そのようなキャパシタ８は大きくなり、メモリセル１から従来の読み出し技術で読み出す場合の設計パフォーマンスに悪影響を与える。
【０００５】
そのようなメモリセル１の概略断面図が図２に示され、通常、第一導電型のソース９、第一導電型のドレイン１０そしてチャネル１１が、第二導電型で上面１３を有する基板１２内に設けらている。これら二つのトランジスタ、蓄積トランジスタ２と選択トランジスタ３とがチャネル１１を覆っている。第一導電型、第二導電型は各々ｎ型、ｐ型、又はこの逆である。
【０００６】
蓄積トランジスタ２はスタック・ゲート構造１４を備える。このスタック・ゲート構造１４は、基板１２の上面１３の一部分の上部に形成された（通常、トンネル酸化層と呼ばれる）薄いゲート誘電体層１５を有する。トンネル酸化層１５はシリコン基板１２の上面１３の一部分を覆い、チャネル１１の直上の異なる層のアレイを支える役目を果たしている。スタック・ゲート構造１４は、トンネル酸化層１５を覆ってフローティングゲート４として機能するドープされた多結晶シリコン（ポリシリコン又はポリＩ）層等の最低部層又は第一層１６を有する。ポリＩ層１６上にはインターポリ誘電体層１７が設けられている。インターポリ誘電体層１７は、一つの窒化層を挟む二つの酸化層を有する酸化・窒化・酸化（ＯＮＯ）層等の多層絶縁体であることが多く、又は、タンタル五酸化物等の他の誘電体層でもよい。最後に、スタック・ゲート構造１４は、インターポリ誘電体層１７を覆ってポリシリコン制御ゲート５として機能する上部又は第二ポリシリコン層（ポリＩＩ）１８を有する。選択トランジスタ３は、チャネル１１上部の基板１２の上面１３の一部分上に形成された選択ゲート酸化物１９を有する。この選択ゲート酸化物１９の上部には、選択ゲート７として機能するポリシリコン層（ポリＩＩＩ）２０が設けられている。
【０００７】
従来の動作では、２Ｔフラッシュメモリセル１はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）トンネリングにより書き込み・消去が行われる。しかし、このセルをホットエレクトロン書き込み（ソース側注入）により書き込み、そしてＦＮトンネリングにより消去することもできる。例えば、以下の条件が適用できる（これらは単なる一例で他の条件も可能であるが）。
【０００８】
ＦＮによる書き込み
蓄積ゲート電圧１６Ｖ、他０Ｖ
ＦＮによる消去
蓄積ゲート電圧１６Ｖ、他０Ｖ
ソース側注入による書き込み
蓄積ゲート電圧７Ｖ
選択ゲート電圧１Ｖ
ドレイン電圧４Ｖ
ソース電圧０Ｖ
（例えば、０．１８μｍ技術で製造された）メモリセル１がＦＮトンネリングによる書き込みのために選択される場合、約１６ボルトの電圧Ｖｃが蓄積トランジスタ２の制御ゲート５に印加される。ソース９，選択ゲート７そしてドレイン１０が低電圧（例えば、０ボルト）に維持される。電子がトンネル酸化層１５を突き進んでフローティングゲート４に流入する。フローティングゲート４は絶縁体（インターポリ誘電体層１７、トンネル酸化層１５、そして分離誘電体２６）によって囲まれているので、書き込みステップの後、これら電子がフローティングゲート４内に留まる。これにより、メモリセル１の蓄積トランジスタ２の閾値電圧ＶＴが約３ボルト上昇する結果となる。０．１８μｍ技術では、蓄積トランジスタの閾値電圧は通常２．５ボルトの値に上昇する。この捕捉された電子によるメモリセル１の閾値電圧ＶＴ（従って、チャネル伝導性）の変化がメモリセル１が書き込まれる原因となる。
【０００９】
（例えば、０．１８μｍ技術で製造された）メモリセル１がホットエレクトロン書き込み（ソース側注入）による書き込みで選択される場合、約７ボルトの電圧Ｖｃが蓄積トランジスタ２の制御ゲート５に印加される。選択トランジスタ３の選択ゲート７は約１ボルトの電圧でバイアスされねばならず、またドレイン１０は約４ボルトの電圧でバイアスされねばならず、一方、ソース９は低電圧（例えば、０ボルト）に維持される。これらの状態が選択トランジスタ３近傍に位置する蓄積トランジスタ２側に高エネルギ電子（“ホット”エレクトロン）を生み出す。これらホットエレクトロンはフローティングゲート４側に引き込まれて、蓄積トランジスタ２の閾値電圧上昇に寄与する。
【００１０】
メモリセル１を消去するには約−１６ボルト電圧のＶｃが蓄積トランジスタ２の制御ゲート５に印加される。ソース９、選択ゲート７そしてドレイン１０は低電圧（例えば、０．４ボルト）に維持される。電子がトンネル酸化層１５を突き進み、そしてフローティングゲート４から基板界面１３へと進む。これら電子は、トンネル酸化層１５を介して、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングによりフローティングゲート４から抽出される。消去ステップ後、蓄積トランジスタ２の閾値電圧は低下し負にさえもなる。０．１８μｍ技術では、蓄積トランジスタ２の閾値電圧は、通常、−０．５ボルトの値に減少する。
【００１１】
メモリセル１を読むには、従来、供給電圧に等しい、しかし、如何なる場合も選択トランジスタ３の閾値電圧（例えば、約０．６ボルト）より高い電圧ＶＳＥがメモリセル１の選択ゲート７に印加される。消去されたメモリセル１の蓄積トランジスタ２の最大許容閾値電圧より高く、しかし、書き込まれたメモリセル１の蓄積トランジスタ２の最低許容閾値電圧より低い所定電圧Ｖｃが蓄積トランジスタ２の制御ゲート５に印加される。０．１８μｍ技術では、Ｖｃは約１．１ボルトに設定された。メモリセル１のソース９が低電圧（例えば、約０ボルト）に維持され、一方、メモリセル１のドレイン１０に小電圧（約０。４ボルト）が印加される。後者は、メモリセル１が電流を流すかの検証が行われるのに必要である。メモリセル１が導通すると、それは消去されており書き込みされない（メモリセル１は、従って、第一論理状態、例えば、“１”となる）。これとは逆に、メモリセル１が導通しないと、それは書き込みされており（メモリセル１は、従って、第二論理状態、例えば、“０”となる）。従って、各メモリセル１が書き込みされているかを判定（そして、従って、メモリセル１の論理状態を確認）するために各メモリセル１が読まれてもよい。
【００１２】
もし複数メモリセル１が複数メモリセルのアレイに接続されており、それらメモリセルの内容を読み出す読み出しサイクルが開始すると、すべてのメモリセル１の蓄積ゲート６が適切な電圧（消去されたメモリセル１の閾値電圧より高く、しかし、書き込まれたメモリセル１の閾値電圧より低い）に接続される。この欠点は、選択ゲート７と制御ゲート５との間の容量結合（キャパシタ８）に起因する選択ゲート７の早い立ち上がりにより蓄積ゲート６に印加される電圧にオーバシュートが生じてしまうことである。これにより、書き込みされていても、メモリセル１が導通し、メモリセル１からの誤読み出しという結果となる。これは信頼性の問題であり、選択ゲート７の立ち上がりを遅くすることにより防げるが、これでは、メモリ読み出しアクセス時間が許容できないほどに遅くなってしまう。
【００１３】
この発明の目的は、改良された２Ｔメモリセル読み出し方法及び装置を提供することである。
【課題を解決するための手段】
【００１４】
上記目的は、この発明の高速読み出し方法により達成され、２Ｔフラッシュメモリセルの選択トランジスタの選択ゲートと蓄積トランジスタの蓄積ゲートとの間の容量結合が利用される。
【００１５】
この発明の２トランジスタフラッシュメモリセル読み出す方法は、第一電圧から第二電圧へ前記選択ゲートがスイッチングされる間に前記蓄積ゲートをフローティングのままし、前記第一電圧が前記第二電圧より低い読み出す方法である。
【００１６】
この方法は、
前記蓄積ゲートをプリチャージする工程と、
前記プリチャージ工程の後に前記蓄積ゲートをフローティングにする工程と、
前記フローティング工程の後に、前記選択トランジスタの閾値電圧より高い電圧を前記選択ゲートに印加する工程と、
前記フラッシュメモリセルを読み出す工程とを備えてもよい。
【００１７】
書き込まれていないメモリセルの閾値電圧より高く、しかし、書き込まれたメモリセルの閾値電圧より低い電圧を蓄積ゲートに印加するために、前記蓄積ゲートと前記選択ゲートとの間の容量結合を利用してもよい。用語“書き込まれていない”はメモリセルがビットを現す表現を含む又は蓄積する状態になく、例えば、消去された状態を意味する。同様に、用語“書き込まれた”はメモリセルがビットを現す表現を含む又は蓄積する状態を意味する。バイナリシステムにおいては、蓄積されたビットは“０”又は“１”でも良く、これは仕様の問題である。
【００１８】
この発明は、また、複数の２Ｔフラッシュメモリセルアレイ読み出し方法を提供する。各々の２Ｔフラッシュメモリセルは蓄積ゲートを有する蓄積トランジスタと選択ゲートを有する選択トランジスタとを備える。この方法は、
ある行の複数メモリセルの複数蓄積ゲートに、この行が選択されていない時に、電圧を印加する工程と、
その後、前記複数蓄積ゲートをフローティングにして、複数フラッシュメモリセルの行を選択する工程と、
前記選択された複数メモリセルの複数蓄積ゲートがフローティングになっている間に前記選択された複数メモリセルの複数選択ゲートをスイッチングする工程とを備える。
【００１９】
この発明の方法はさらに、
複数メモリセルの列を選択する工程と、
前記選択された列の選択された行のメモリセルを読み出す工程を備えてもよい。
【００２０】
ここで、再び、書き込まれていないメモリセルの閾値電圧より高く、しかし、書き込まれたメモリセルの閾値電圧より低い電圧を前記蓄積ゲートに印加するために、メモリセルの前記蓄積ゲートと前記選択ゲートとの間の容量結合が利用されてもよい。
【００２１】
上記の目的はこの発明の記憶装置により齎される。そのような記憶装置は、蓄積ゲートを有する蓄積トランジスタと選択ゲートを有する選択トランジスタとを備えた少なくともひとつの２トランジスタ・フラッシュメモリセルと、第一電圧から第二電圧へ前記選択ゲートがスイッチングされる間に前記蓄積ゲートをフローティングのままとし、前記第一電圧が前記第二電圧より低いスイッチング回路とを備える。
【００２２】
この発明の実施形態では、前記スイッチング回路は、
前記蓄積ゲートをプリチャージし、
前記プリチャージの後に前記蓄積ゲートをフローティングにし、
前記フローティングの後に、前記選択トランジスタの閾値電圧より高い電圧を前記選択ゲートに印加することに適用される。
【００２３】
前記選択ゲートへの前記電圧がスイッチングされた後に、書き込まれていない又は消去されていないメモリセルの閾値電圧より高く、しかし、書き込まれたメモリセルの閾値電圧より低い電圧が容量結合により蓄積ゲートに印加されてもよい。
【００２４】
この発明は、また、複数の２Ｔフラッシュメモリセルのアレイを供えた記憶装置を提供し、各々の２Ｔフラッシュメモリセルは蓄積ゲートを有する蓄積トランジスタと選択ゲートを有する選択トランジスタとを備える。この記憶装置は、さらに、前記選択トランジスタの選択ゲートに電圧を印加してメモリセルを選択する手段と、前記選択されたメモリセルの選択ゲートがスイッチングされる間に前記選択されたメモリセルの蓄積ゲートをフローティングのままとする手段とを備える。
【００２５】
そのような記憶装置は、さらに、前記蓄積ゲートをプリチャージする手段と、前記プリチャージの後に前記蓄積ゲートをフローティングにする手段と、前記蓄積ゲートがフローティングとされた後に、前記選択トランジスタの閾値電圧より高い第一電圧を前記選択ゲートに印加し、該第一電圧が前記選択ゲートに印加された後に、書き込まれていないメモリセルの閾値電圧より高く、しかし、書き込まれたメモリセルの閾値電圧より低い第二電圧を容量結合により前記蓄積ゲートに印加される手段とを備える。
【００２６】
この記憶装置は、さらに、複数メモリセルの列を選択する手段と、前記選択された行上のそして前記選択された列内のフラッシュメモリセルを読み出す手段とを備える。
【００２７】
この発明のこれら及びさらなる特徴並びに効果は、この発明の原理を例を示した添付図面と共に、以下の詳細な説明により明らかになる。
【発明を実施するための最良の形態】
【００２８】
異なる図において、同じ参照番号は同じ又は同様な要素を示す。
【００２９】
特定の実施形態と図を参照してこの発明を説明するが、この発明はそれらに限定されるものではなく請求の範囲のみに限定されるものである。
【００３０】
この発明の読み出し方法及び装置は、複数メモリセル１のアレイ中の複数メモリセル１のすべての蓄積ゲート６への同じ電圧（プリチャージ）を読み出し動作中の望ましくない電圧より低い電圧とする。この用いられるプリチャージ電圧は２Ｔメモリセルの製造技術により変わる。読み出しサイクルが開始されると選択されたワード線中のすべてのセルの蓄積ゲート６がフローティングとされる。その後、選択されたワード線中の複数メモリセル１の選択ゲート７に適切な電圧が印加されて対応する選択トランジスタ３がスイッチオンされる。選択されたワード線中の各メモリセル１の選択ゲート７と蓄積ゲート６との間の容量結合８が、これらメモリセルの蓄積ゲート電圧レベルを、選択されたワード線中のいくつかのメモリセルを適切に読むのに必要なレベルまで引き上げる。これらセルは複数の列選択トランジスタを介して選択される。それらの電圧は、この発明を理解する当業者によって異なる方法でその構成が実現できるスイッチング回路により印加される。複数の同じスイッチング回路を用いて、選択された複数セルの複数蓄積ゲートを、書き込み又は消去サイクル中に正の高電圧又は負の高電圧とすることができる。
【００３１】
そのような発明のスイッチング回路３０の一実施形態が図３に示されており、蓄積ゲート・ドライバ３２と、読み出しサイクルが開始される前に蓄積ゲート６への所定プリチャージ電圧Ｖｐｒｅを設定する基準電圧源３４とを備える。ＭＯＳプロセス技術が用いられてもよい。蓄積ゲート・ドライバ３２はｐＭＯＳトランジスタ３６とｎＭＯＳトランジスタ３８とを備え、各々がソース、ドレイン、ゲートを有し、ｎＭＯＳトランジスタ３６のドレインがｐＭＯＳトランジスタ３８のドレインに接続され、ｎＭＯＳトランジスタ３８のソースがグラウンドに接続され、ｐＭＯＳトランジスタ３６のソースが基準電圧源３４に接続されている。蓄積トランジスタ２の蓄積ゲート６へのプリチャージ電圧Ｖｐｒｅを設定するためにｎＭＯＳトランジスタ３８のゲートが０ボルトに接続され、ｐＭＯＳトランジスタ３６のゲートも０ボルトに接続される。印加すべきプリチャージ電圧Ｖｐｒｅは用いるトランジスタの製造技術によって変わる。例えば、０．１８μｍ技術では用いるプリチャージ電圧は約０．６ボルトである。理論的には、いくつかの技術分野では、プリチャージ電圧Ｖｐｒｅは０ボルトとすることができる。
【００３２】
読み出しサイクルが実行される場合、蓄積トランジスタ２の蓄積ゲート６がフローティングになるように蓄積ゲート６の蓄積ゲート・ドライバ３２がスイッチオフする。これは、ドライバ３２内のｐＭＯＳトランジスタ３６のゲートへの信号ＡをＶｄｄとし、一方で、ｎＭＯＳトランジスタ３８のゲートへの信号Ｂを０としたままとすることにより行われる。その後、信号ＣをＶｄｄとすることにより選択トランジスタ３のゲート７がスイッチオンして読み出しサイクルが実行される。
【００３３】
選択ゲート７が低電圧から高電圧へスイッチングされるため、蓄積ゲート６が選択ゲート７に容量結合されるため、そして、蓄積ゲート６がフローティングとされるため、蓄積ゲートに電圧が生じ、蓄積トランジスタが消去された又は従って低閾値状態の時のみ、蓄積トランジスタをターンオンさせる。
【００３４】
０．１８μｍ技術によるメモリセル１をシュミレーションした結果が図４に示されている。まず、スイッチング回路により蓄積ゲートが０．６ボルトにプリチャージされ、一方、選択ゲート７は０．６ボルトに維持される。時間Ｔ１で蓄積ゲート６がフローティングとされ、そして、その後、選択ゲート７が１．８ボルトにスイッチオンされる。０．１８μｍ技術における選択トランジスタの閾値電圧は０．６ボルト前後である。蓄積ゲート６と選択ゲート７との間の容量結合により、フローティング状態の蓄積ゲート６の電圧が約１．１ボルトまで上昇する。０．１８μｍ技術では、書き込み状態の蓄積トランジスタの閾値電圧は（書き込み時間と処理の展開に依存して）１．５ボルトと３．５ボルトの間にあり、そして、書き込まれていない又は消去状態のセルの蓄積トランジスタの閾値電圧は、通常、若干負であるが、−０．５ボルトと−１．５ボルトの間が許容範囲である。用語“書き込まれていない”はメモリセルがビットを現す表現を含む又は蓄積する状態にはなく、例えば、消去された状態を意味する。同様に、用語“書き込まれた”はメモリセルがビットを現す表現を含む又は蓄積する状態を意味する。バイナリシステムにおいては、蓄積されたビットは“０”又は“１”でも良く、これは仕様の問題である。
【００３５】
選択ゲート７がスイッチオンされる前に蓄積ゲート６はフローティング状態であったので、蓄積ゲート６の電圧は高レベルまで上昇し、そこに留まる。電圧（又は電荷）が流失しないので、従来の方法と同様に、選択ゲート７のスイッチオン時に蓄積ゲートが固定電圧に接続される。今、この装置は、メモリセル１が導通するか否かを検出又は判定することにより読み出すことができる。
【００３６】
読み出し動作が行われた後、選択ゲート７がスイッチオフされて、そして、その後、蓄積ゲート６が再び適切な電圧に接続される。
【００３７】
従って、上述の方法において、蓄積ゲート６と選択ゲート７との間のキャパシタ８による容量結合は不都合又は問題には見えず、寧ろ、何か有用なものに見える。
【００３８】
蓄積トランジスタ２のゲート６はある抵抗を有するポリシリコンを含んでいるので、蓄積ゲートのシート抵抗は高く、例えば、４５０Ω/square（シート抵抗は、ある材料層の正方形シート抵抗値で規定されるパラメータである）前後である。分離キャップ層２１が蓄積トランジスタの制御ゲート１８上に設けられる。このキャップ層２１は、制御ゲート１８上部にシリサイドが形成されるのを防止してシリサイドを形成する時の制御ゲート１８と選択ゲート２０との間の短絡（所謂bridging）を防止するのに必要なものである。シリサイド層２２が、低抵抗ゲート接続を達成するために設けられる。従って、制御ゲート１８の抵抗値は選択ゲート２０のそれよりかなり高くなる。従来の読み出し動作では、この高抵抗は、選択ゲート２０と制御ゲート１８との間の強容量結合２５と相俟って選択ゲート２０から制御ゲート１８への無視できないクロストークの原因となる。しかし、この発明の新規な読み出し方法で動作させれば、高容量結合２５が図１に示されているキャパシタ８として用いられる。このようにして、小型２Ｔフラッシュメモリセルにおいて、容量結合が望ましくない寄生素子から有用な素子と変わる。
【００３９】
さらなる実施形態では、一つのメモリに複数のメモリセルを適用でき、これらメモリセルは複数の行と複数の列に配列される。
【００４０】
図５はメモリセルアレイ５０を示し、ここでは複数のメモリセルＣ１乃至Ｃ８が行と列を成すマトリクスに配列されている。複数メモリセルの各列が列選択トランジスタ７０，７２により選択され、選択された列がセンスアンプ７４の入力に接続される。複数メモリセルの各行が蓄積ゲート・ドライバ５６，５８，６０，６２により選択される。メモリセルＣ１の列選択トランジスタと蓄積ゲート・ドライバとの両者がスイッチオンした場合のみこのメモリセルＣ１が選択される。
【００４１】
この発明の方法を用いてメモリセルアレイ５０を読み出すには、基準電圧源５４と蓄積ゲート・ドライバ５６，５８，６０，６２とを備える適切なスイッチング回路５２にメモリセルアレイ５０が接続される。図５に示されるスイッチング回路５２は図３に示されるスイッチング回路と同じであるが、この技術分野の当業者であればスイッチング回路のその他の実施形態を提供できるであろう。
【００４２】
スイッチング回路の他の実施形態又はワード線ドライバ回路８０が概略的に図６に示されている。これは、蓄積ゲート・ドライバ８１と、選択ゲート・ドライバ８２と，読み出しサイクルが開始される前に所定のプリチャージ電圧Ｖｐｒｅを蓄積ゲート６に設定する基準電圧源８３とを備える。ワード線ドライバ回路８０がこの発明によるスイッチング状態を発生し、そして、選択された蓄積ゲート６を高書き込み電圧又は負の消去電圧のいずれかにすることができる。
【００４３】
蓄積ゲート・ドライバ８１は、図３に示すような、ｎＭＯＳトランジスタ８４とｐＭＯＳトランジスタ８５とを備え、各々がソース、ドレインそしてゲートを有し、両者がそれらのドレインにより結合されている。ｎＭＯＳトランジスタ８４のソースが電圧ＶＰＮＳＥに接続され、これは通常０ボルトである。消去の間のみ、この信号が選択的に（選択されたセルのためだけに）高い負の高消去電圧にディスチャージされる。ｐＭＯＳトランジスタ８５のソースが基準電圧源８３に結合され、書き込みステップに間に正の高電圧Ｖｐｒｅにチャージされる。
【００４４】
ｎＭＯＳトランジスタ８４とｐＭＯＳトランジスタ８５とのドレインに信号ＳＴが得られ、そしてこの信号は複数メモリセルのある行のための蓄積ゲート信号となる。（選択されたセルのためだけに）蓄積ゲート６を選択的に書き込み電圧にチャージするために、ｐＭＯＳトランジスタ８５のゲートへの信号Ａもこの電圧にチャージされることができなければならない。これは反転レベルシフタＬＳＨを介して行われ、これは多くの場合ＶＤＤである供給電圧Ｖｐｐを有し、書き込みの間のみ、この供給電圧Ｖｐｐが高書き込み電圧にチャージされる。この反転レベルシフタＬＳＨの入力は第一信号ＲＳＥＬと第二信号ＲＤとのＸＯＲ（排他的ＯＲ）の組み合わせで、ＲＤはグローバルな読み出し信号で、通常ＶＤＤであり、書き込み又は消去サイクルの間のみ、これは０ボルトとなる。ＲＳＥＬは行デコーダから到来し、行が選択されるという時にＶＤＤになる。ＸＯＲゲート８６への両入力が異なるときのみ、その出力信号がＨｉｇｈになる。
【００４５】
ワード線ドライバ回路８０のその他の信号はすべて通常の供給電圧ＶＤＤから動作する通常の論理信号である。第三信号ＰＲＢもグローバルな信号で通常はＶＤＤで、書き込みサイクルの間のみ、０ボルトとされる。第一信号ＲＳＥＬと第三信号ＰＲＢとがＮＯＲゲート８７の入力信号となり、両入力信号がＬｏｗの時のみ、その出力信号Ｚ２がＨｉｇｈになる。出力信号Ｚ２はｎＭＯＳトランジスタ８４のゲートに与えられる。
【００４６】
ワード線ドライバ回路８０の選択ゲート・ドライバ８２より供給される信号Ｇが複数メモリセルのある行のための選択ゲート信号となる。この信号Ｇは、ＮＡＮＤゲート８９の出力信号を入力信号とする反転素子８８の出力信号である。このＮＡＮＤゲート８９は第一信号ＲＳＥＬと第二信号ＲＤとを入力信号とする。両入力信号がＨｉｇｈの時のみＮＡＮＤゲート８９の出力信号がＬｏｗとなる。
【００４７】
読み出しモード（第二信号ＲＤと第三信号ＰＲＢとが“１”又は従ってＨｉｇｈ）において、行が選択されない場合（ＲＳＥＬが“０”又は従ってＬｏｗ）、メモリセル１の選択ゲート７が零信号を得る。ｎＭＯＳトランジスタ８４とｐＭＯＳトランジスタ８５とのゲートの信号が“０”となり、蓄積ゲート６がＶｐｒｅにプリチャージされる。行が選択される場合（信号ＲＳＥＬが“１”となる）、ｐＭＯＳトランジスタ８５のゲートの信号ＡがＶＤＤとなり、一方、ｎＭＯＳトランジスタ８４のゲートの信号Ｂが“０”となり、蓄積ゲート６をフローティングにする。選択ゲート７の信号ＧもＶＤＤとなる。ところが、Ｇ（完全なるワード線）の容量負荷がノードＡのそれよりかなり大きいため、選択ゲート７がＶＤＤにスイッチングされる一方で、蓄積ゲート６がすでにフローティングになっているようにＡがかなり速くチャージされる。
【００４８】
上記の動作は、図３に示されたスイッチング回路の動作に完全に従うものである。
【００４９】
図５の実施形態に戻ると、読み出しサイクルが開始される前に、基準電圧源５４からアレイ５０のすべてのメモリセルＣ１乃至Ｃ８の蓄積ゲートＳＴ１乃至ＳＴ８に同じ電圧が印加される。これを得るために、蓄積ゲ−ト・ドライバ５６，５８，６０，６２のｐＭＯＳトランジスタのゲートに印加されるすべての信号Ａ１乃至Ａ４が０ボルトとされ（いずれの行も選択されない）、一方で、読み出しモードでは蓄積ゲ−ト・ドライバ５６，５８，６０，６２のｎＭＯＳトランジスタのゲートに印加される信号Ｂ１乃至Ｂ４が継続して０ボルトに維持される。同時に、非選択行の選択トランジスタＧ１乃至Ｇ８のゲートも０ボルトとされる。非選択列の列選択トランジスタ７０，７２のゲートＫ１，Ｋ２も０ボルトに接続される。
【００５０】
読み出しサイクルが開始され、例えば、メモリセルＣ１が読み出されることになると、選択線Ｋ１を供給電圧レベルにすることにより列選択トランジスタ７０がスイッチオンされる。選択されたビット線、同じ列の複数メモリセルのすべてのドレインを接続する線がセンスアンプ７４の入力に接続される。これが選択された列のメモリセルのドレインに小電圧（約０．５ボルト）を与え、そしてその列の一つのセルが電流をシンクするかを検出することができる。さらに、蓄積ゲ−ト・ドライバ５６のｐＭＯＳトランジスタのゲート上の信号Ａ１をＶｄｄとすることにより、選択されたワード線のセルの蓄積ゲ−トＳＴ１乃至ＳＴ３がフローティングとされ、一方で、ｎＭＯＳトランジスタのゲート上の信号Ｂ１が０のままである。その後、選択されたワード線内のメモリセルＣ１，Ｃ３の選択トランジスタのゲートＧ１，Ｇ３が、これらゲートＧ１，Ｇ３を結合する線上の信号を低い方のレベル（０ボルト）からより高いレベル、例えば、Ｖｄｄに上げることにより、スイッチオンされる。選択ゲートとこの選択されたワード線のメモリセルＣ１，Ｃ３の蓄積ゲートＳＴ１との間の容量結合のために、選択ゲートＧ１，Ｇ３の電圧スイッチングと相俟って、選択されたワード線内の蓄積ゲートＳＴ１、ＳＴ３に電圧が現れ、メモリセルＣ１，Ｃ３が消去されていた場合のみメモリセルＣ１，Ｃ３の蓄積トランジスタをターンオンさせる。メモリセルＣ１のみ選択トランジスタ７０を介してセンスアンプ７４に接続され、そして、従って読み出される。メモリセルＣ１が導通すると、それは書き込まれていない又は消去されており、そして、それが導通しないと、それは書き込まれている。従って、論理状態を読み出すことができる。
【００５１】
読み出し動作が行われた後、選択されたワード線のメモリセルＣ１，Ｃ３の選択トランジスタが、選択ゲートＧ１，Ｇ３上の信号を再度選択トランジスタの閾値電圧より低くすることによりスイッチオフされる。その後、信号Ａ１をスイッチングして０ボルトに戻し、信号Ｂ１は０ボルトに維持することにより、蓄積ゲートＳＴ１，ＳＴ３が再びプリチャージ電圧Ｖｐｒｅ接続される。このプリセット動作は、ワード線（複数メモリセルの行）が選択されず、他の行が選択された時に行われる。
【００５２】
上記の記載においては、テスト又はシュミレーション結果は０．１８μｍ技術のみのものである。酸化厚みと書き込み及び消去電圧は、次世代プロセスに移行した場合にもそれ程変わるものではなく、従って、ここで述べられたすべての効果と解決法はほぼ同じものとなる。
【００５３】
上記の実際の２トランジスタ・フラッシュセルから小型２Ｔセルへの変移が選択ゲートと蓄積ゲートとの間の容量結合の大きな増加の原因となり、これが上記の解決法を有用なものとする。従来の２Ｔメモリセルでは、選択ゲートと蓄積ゲートとの間の容量結合の相対的重要度が、次世代プロセスに移行した場合には、両ゲート間の間隔が狭いため、増大する。従って、上記の解決法は、従来の２Ｔメモリセルにとっても、ある世代のプロセス、例えば、０．１２μｍプロセスから有用なものとなる。
【００５４】
各図において、特に図２においては、異なる層の寸法は説明する目的のために拡大されたものである。
【００５５】
好ましい実施形態によりこの発明を示しそして記載したが、当業者によって形態、詳細において様々な変更、改良が、この発明の範疇と精神の範囲内で行えることは理解されるところである。
【図面の簡単な説明】
【００５６】
【図１】２Ｔフラッシュメモリセルの概略図である。
【図２】小型２Ｔフラッシュメモリセルの拡大断面図である。
【図３】この発明のスイッチング回路の第一実施形態を備えた２Ｔフラッシュメモリセルの概略図である。
【図４】２Ｔフラッシュメモリセルの選択ゲートと蓄積ゲートとの電圧を時間の関数としてシュミレーションした結果を示すグラフである。
【図５】スイッチング回路を備えた複数２Ｔフラッシュメモリセルのアレイの概略図である。
【図６】スイッチング回路の第二実施形態を備えた２Ｔフラッシュメモリセルの概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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