(57)【要約】ＳｉＣ内に縦型ダイオードおよびトランジスタを作る方法が提供される。この発明に従った方法は、マスク（たとえば機構を素子にエッチングするために以前使用されたマスク）を選択的エピタキシャル成長または選択的イオン注入用に使用する。このように、静電誘導トランジスタおよびバイポーラ接合トランジスタのゲート領域およびベース領域が、セルフアラインプロセスで形成可能である。プレーナダイオードおよびプレーナエッジ終端構造（たとえばガードリング）を作る方法も提供される。
2005520322.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型のＳｉＣ半導体基板層と、基板層の上に堆積された第１の導電型のＳｉＣドリフト層と、ドリフト層の上に堆積された、第１の導電型とは異なる第２の導電型のＳｉＣベース層と、ベース層の上に堆積された第１の導電型の１つ以上のＳｉＣエミッタ領域とを含む炭化ケイ素バイポーラ接合トランジスタを作る方法であって、
ベース層の上にＳｉＣエミッタ層を形成するステップを含み、ベース層はドリフト層の上に堆積され、ドリフト層は基板層の上に堆積されており、前記方法はさらに、
エミッタ層の上にマスクを位置づけるステップと、
マスクの開口部を通してエミッタ層を選択的にエッチングして、エッチングされた領域により隔てられた隆起したエミッタ領域を形成するステップと、
マスクの開口部を通して、エッチングされた領域にＳｉＣベース接触領域を選択的に形成するステップとを含む、方法。
【請求項２】
ＳｉＣベース接触領域は、第２の導電型のＳｉＣの選択的エピタキシャル成長によって形成される、請求項１に記載の方法。
【請求項３】
ＳｉＣベース接触領域は、イオン注入によって形成される、請求項１に記載の方法。
【請求項４】
請求項１の方法によって作られる、ＳｉＣバイポーラ接合トランジスタ。
【請求項５】
第１の導電型のＳｉＣ半導体基板層と、基板層の上に堆積された第１の導電型のＳｉＣドリフト層と、ドリフト層の上に堆積された、第１の導電型とは異なる第２の導電型のＳｉＣベース層と、ベース層の上に堆積された第１の導電型の１つ以上のＳｉＣエミッタ領域とを含む炭化ケイ素バイポーラ接合トランジスタを作る方法であって、
ベース層の上にマスクを位置づけるステップを含み、ベース層はドリフト層の上に堆積され、ドリフト層は基板層の上に堆積されており、前記方法はさらに、
マスクの開口部を通してベース層の上に第１の導電型のＳｉＣを選択的に堆積させて、エミッタ領域を形成するステップを含む、方法。
【請求項６】
マスクを除去してベース層の部分を露出させるステップと、
ベース層の露出された部分上にＳｉＣベース接触領域を選択的に形成するステップとをさらに含む、請求項５に記載の方法。
【請求項７】
請求項５の方法によって作られる、ＳｉＣバイポーラ接合トランジスタ。
【請求項８】
第１の導電型のＳｉＣ半導体基板層と、基板層の上に堆積された第１の導電型のＳｉＣドリフト層と、ドリフト層の上に堆積された、第１の導電型とは異なる第２の導電型の複数のＳｉＣゲート領域と、ドリフト層の上に堆積された第１の導電型の複数のＳｉＣソース領域とを含む炭化ケイ素静電誘導トランジスタを作る方法であって、
ドリフト層の上に第１の導電型のＳｉＣのソース層を形成するステップを含み、ドリフト層は基板層の上に堆積されており、前記方法はさらに、
ソース層の上にマスクを位置づけるステップと、
マスクの開口部を通してソース層を選択的にエッチングして、エッチングされた領域により隔てられた隆起したソース領域を形成するステップと、
マスクの開口部を通して、エッチングされた領域にＳｉＣゲート領域を選択的に形成するステップとを含む、方法。
【請求項９】
ＳｉＣゲート領域を選択的に形成するステップは、エッチマスクの開口部を通して、エッチングされた領域に第２の導電型のＳｉＣを選択的に堆積させるステップを含む、請求
項８に記載の方法。
【請求項１０】
ＳｉＣゲート領域を選択的に形成するステップは、エッチマスクの開口部を通して、エッチングされた領域に第２の導電型のＳｉＣをエピタキシャル成長させるステップを含む、請求項８に記載の方法。
【請求項１１】
ＳｉＣゲート領域を選択的に形成するステップはイオン注入を含む、請求項８に記載の方法。
【請求項１２】
基板層のドリフト層とは反対側の上と、ソース領域およびゲート領域の上とに、オーミック接触を形成するステップをさらに含む、請求項８に記載の方法。
【請求項１３】
請求項８の方法によって作られる、ＳｉＣ静電誘導トランジスタ。
【請求項１４】
第１の導電型のＳｉＣ半導体基板層と、基板層の上に堆積された第１の導電型のＳｉＣドリフト層と、ドリフト層の上に堆積された、第１の導電型とは異なる第２の導電型のＳｉＣの１つ以上の領域とを含む炭化ケイ素半導体素子を作る方法であって、
ドリフト層の上にマスクを位置づけるステップを含み、ドリフト層は基板層の上に堆積されており、前記方法はさらに、
マスクの開口部を通してドリフト層内へ選択的にエッチングし、エッチングされた領域を形成するステップと、
マスクの開口部を通して、エッチングされた領域に第２の導電型のＳｉＣを堆積させて、第２の導電型のＳｉＣ領域を形成するステップとを含む、方法。
【請求項１５】
選択的にエッチングするステップは、中央の開口部と中央の開口部を取り囲む１つ以上のトレンチとをエッチングするステップを含み、ＳｉＣを堆積させるステップは、第２の導電型のＳｉＣを中央の開口部と１つ以上のトレンチとに堆積させるステップを含む、請求項１４に記載の方法。
【請求項１６】
中央の開口部に堆積された第２の導電型のＳｉはダイオードであり、トレンチに堆積された第２の導電型のＳｉＣはダイオードのためにエッジ終端構造を形成する、請求項１５に記載の方法。
【請求項１７】
第２の導電型の１つ以上のＳｉＣ領域の露出された表面は、ドリフト層の露出された表面とほぼ同一平面である、請求項１４に記載の方法。
【請求項１８】
請求項１４の方法によって作られる、ＳｉＣ半導体素子。
【請求項１９】
素子はダイオードである、請求項１８に記載のＳｉＣ半導体素子。
【請求項２０】
請求項１５の方法によって作られる、ＳｉＣ半導体素子。
【請求項２１】
第１の導電型の半導体基板層と、基板層の上に堆積された第１の導電型の第１および第２のＳｉＣドリフト層と、第１のドリフト層と第２のドリフト層との間に形成された、第１の導電型とは異なる第２の導電型の１つ以上のＳｉＣゲート領域とを含む炭化ケイ素半導体素子を作る方法であって、
第１のドリフト層の上にマスクを位置づけるステップを含み、第１のドリフト層は基板層の上に堆積されており、前記方法はさらに、
マスクの開口部を通してドリフト層にイオンを選択的に注入し、ゲート領域を形成するステップと、
マスクを除去するステップと、
第１のドリフト層の注入された表面上に第２のドリフト層を堆積させて、埋設されたゲート領域を形成するステップとを含む、方法。
【請求項２２】
第２のドリフト層の露出された表面上に、第１の導電型のＳｉＣの１つ以上のソース領域を形成するステップをさらに含む、請求項２１に記載の方法。
【請求項２３】
第２のドリフト層を貫通するバイアを形成して１つ以上のゲート領域を露出させるステップと、
バイアを通して１つ以上のゲート領域への電気的接触を提供するステップとをさらに含む、請求項２２に記載の方法。
【請求項２４】
基板層のドリフト層とは反対側の上と、ソース領域の上とに、オーミック接触を形成するステップをさらに含む、請求項２３に記載の方法。
【請求項２５】
請求項２１の方法によって作られる、半導体素子。
【請求項２６】
請求項２４の方法によって作られる、半導体素子。
【請求項２７】
素子は静電誘導トランジスタである、請求項２６に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願との相互参照
この出願は、２００１年７月１２日に出願された米国仮出願連続番号第６０／３０４，４２３号の優先権を主張する。その仮出願の全体をここに引用により援用する。
【０００２】
発明の背景
発明の分野
この発明は、航空機搭載および地上レーダシステムにおけるレーダ送信機内の小型で効率のよい電力増幅器といった高速、高パワー用途、および、高電圧ＤＣ−ＤＣコンバータおよびインバータといった高パワー密度切換用途のための進化したＳｉＣ素子に当てはまる。
【背景技術】
【０００３】
技術の背景
縦型ＳｉＣパワートランジスタの最も一般的なタイプのうちの２つは、静電誘導トランジスタ（ＳＩＴ）およびバイポーラ接合トランジスタ（ＢＪＴ）である。これらの素子を以下により詳細に説明する。
【０００４】
ＳＩＴは、縦型ＭＥＳＦＥＴまたはＪＦＥＴタイプの素子で、ゲート同士がともに近接しており、結果として空間電荷制限電流の伝導をもたらす。この素子の特性は、従来のＦＥＴよりもむしろ三極管に随分似ている。ＳＩＴを使用することの利点は、その高電圧ゲインおよび良好なインピーダンス特性の結果であり、それは高パワーゲインをもたらす。ＳｉＣでは、素子性能は、高い飽和速度（たとえばＳｉのそれの１．５−２倍）および高い電界降伏強度（たとえばＳｉのそれの１０倍）によってさらに向上される。ＳｉＣの高い熱伝導性および高温での使用に対する適性に基づいて、炭化ケイ素ＳＩＰ素子は、Ｓｉ技術をしのぐ実質的な改良を生み出すはずである。
【０００５】
ＳＩＴは、ＰＮゲートかショットキゲートのいずれかを有し得る。加えて、ＳＩＴにおける電流は、ドレインおよびゲート領域に印加される電界によって制御される。大抵のＳｉＣ内ＳＩＴはショットキ金属ゲートを使用してきた。たとえば、米国特許第５，９４５，７０１号、第５，９０３，０２０号、第５，８０７，７７３号、および第５，６１２，５４７号を参照されたい。また、ヘニング（Henning）他「炭化ケイ素におけるマイクロ波静電誘導トランジスタのための新しいセルフアライン作製プロセス（A Novel Self-Aligned Fabrication Process for Microwave Static Induction Transistors in Silicon Carbide）」、電子デバイスレターズ（Electron Device Letters）、２１、５７８−５８０（２０００）も参照されたい。ＳＩＴまたはＭＥＳＦＥＴにおいてショットキゲートを使用することは通常、接合温度を約２５０℃に制限する。なぜなら、温度の上昇とともに漏洩電流がショットキゲートを通って指数的に増加するためである。
【０００６】
ＳｉＣ内ＳＩＴに対する初期の研究の大半は、ドリフト領域およびチャネル領域用の非常に均一で非常に制御されたエピタキシ層を開発することに照準を当てていた。この素子の初期の成功は、ウェハ回転の使用およびエピタキシャル成長メカニズムのより良い理解による、改良されたエピタキシ均一性の直接的な結果であった。
【０００７】
低コスト大量製造において現在経験されている作製時の困難の多くは、ゲートレベルの処理ステップへ遡ることができる。第１に、ＳＩＴの電流搬送能力は、パターニングされ
た反応性イオンエッチング（ＲＩＥ）によって設定されるチャネル領域の幅に非常に敏感である。しかしながら、ＲＩＥの後では、素子の上部に高品質のパッシベーション層を形成するには熱酸化を行なうことが普通必要である。このステップ中、側壁の酸化は、ＳｉＣ表面の平面状のＳｉ面よりも最大で５倍速く起こる可能性があり、結果としてチャネル幅の変動をもたらし、それは精密に制御することが難しい場合がある。さらに、酸化物はゲートトレンチの底および側壁から選択的に除去されなければならず、それは普通、側壁酸化物除去を確実にするためにウェットケミカルエッチングを必要とする。側壁に沿った酸化物のこの選択的な除去は、整列およびプロセス双方の観点からみて非常に困難なステップである。
【０００８】
酸化物が一旦側壁から除去されると、ゲートショットキ接触が形成可能である。非常に小さい形状寸法が関与するため、ゲート金属は通常、損傷を引起こしてショットキ障壁を低くする可能性があるスパッタリングを介して、または斜め蒸着によって堆積される。ゲート−ソース間の短絡を形成することなくこの被覆を達成することは、前出のヘニングによって記載されているようにきわめて困難である。
【０００９】
ショットキゲートに関する、性能関連のさらなる問題は、ショットキ障壁金属がＳｉＣのエッチングされた側壁に堆積されることである。このエッチングされた側壁はショットキ堆積にとって最適ではなく、障壁の低下をもたらす。また、表面は非平面状で、チャネルに非平面状空間電荷領域をもたらし、それは再現性または信号忠実度に関する問題を引起こすおそれがある。非平面状のエッチングされた側壁は、フォトリソグラフィパターンの若干の変動の結果である。限界ゲインを用いてＳバンド性能を実証することは可能であるが、ＳｉＣ  ＳＩＴのより低コストでより再現性のある製造を確実にするには改良されたプロセスが必要であることが明らかである。
【００１０】
ＳｉＣ  ＢＪＴは、かなり長期間、マイクロ波用途にとって魅力的な素子であると考えられてきた。実際、１９９１年のＲ．Ｊ．トルー（Trew）によるシミュレーションは、３×１０18／ｃｍ3でドーピングされた０．２μｍ厚のベースを有する６Ｈ−ＳｉＣ  ＢＪＴがクラスＡの共通エミッタ構成において最大４ＧＨｚの有用なパワーを作り出し得ることを示した。トルー他「マイクロ波およびミリメートル波パワー用途についてのダイヤモンドおよびＳｉＣ電子素子の可能性（The Potential of Diamond and SiC Electronic Devices for Microwave and Millimeter-Wave Power Applications）」、ＩＥＥＥ会報、７９、５９８−６２０（１９９１）を参照されたい。必要なゲインを維持しつつベース抵抗を最適化することは重要である。ベースを薄くすることはベース走行時間を減少させるが、ベース抵抗を増加させる。この困難に加え、ＳｉＣでは、Ａｌアクセプタ準位が価電子体のエッジからほぼ２００ｍｅＶであり、このため室温では十分にイオン化されない。
【００１１】
また、ｐ型ベース接触は、大きなバンドギャップのため、ＳｉＣにおいて作製することが困難となり得る。実際、ｐ型ＳｉＣへの低抵抗性接触は、大量にドーピングされたｐ型ＳｉＣ上にしか形成されなかった。この理由は、金属半導体界面（ｑΦM＜ｑΦSiC）の熱均衡バンド図から理解できる。一般に、多数キャリア移送に対するショットキ障壁（ΦB）は、オーミック接触を提供するためにできるだけ低下されなければならない。ＳｉＣのバンドギャップおよび電子親和力（χ）は一定であるため、ΦBを低下させるための残りの選択肢は、大きな仕事関数（ΦM）を有する金属を選択すること、およびｐ型ＳｉＣをできるだけ大量にドーピングすることである。ＳｉＣへのＰ型オーミック接触はしばしば、Ａｌ／Ｔｉ合金の何らかの変形を使用しており、Ａｌがドーピングされた試料（ＮＡ＝２×１０19／ｃｍ3）上への１．５Ω・ｃｍ2という特定の接触抵抗での接触が、Ａｌ／Ｔｉ合金を使用して報告されてきた。クロフトン（Crofton）他「ｐ型６Ｈ−ＳｉＣ上での接触抵抗測定（Contact resistance measurements on p-type 6H-SiC）」、応用物理レターズ（Appl. Phys. Lett.）、６２、４、３８４−３８６（１９９３）を参照されたい。
特定の接触抵抗はドーピングの強力な関数である。Ａｌは約６６０℃で熔融するが、９０：１０のＡｌ／Ｔｉ合金（重量比）は、ＳｉＣへのオーミック接触の形成に使用される典型的なアニール温度である９５０〜１１５０℃の温度での固相および液相の混合物である。前出のクロフトンを参照されたい。また、Ｎ．ランドバーグ（Lundberg）他「コバルトシリサイドを用いたＰ型６Ｈ−ＳｉＣへの熱的に安定した低オーミック接触（Thermally stable Low Ohmic Contacts to P-type 6H-SiC using Cobalt Silicides）」、固体電子工学（Solid St. Elect.）、３９、ＩＩ、１５５９−１５６５（１９９６）、およびクロフトン他「Ｐ型ＳｉＣへのチタンおよびアルミニウム−チタンのオーミック接触（Titanium and Aluminum-Titanium Ohmic Contacts to P-Type SiC）」、固体電子工学（１９９７）も参照されたい。
【００１２】
９０：１０のＡｌ／Ｔｉ合金を使用したより最近の実験は、１．３×１０19／ｃｍでドーピングされたｐ型６Ｈ−ＳｉＣ上で、５×１０-6〜３×１０-5の範囲の特定の接触抵抗を産出した。同じ材料上で、純粋なＴｉ（１分間、８００℃のアニールで）も使用され、２−４×１０-5Ω・ｃｍ2の範囲の特定の接触抵抗でオーミック接触を形成した。アニール後の金属の除去は、Ａｌベースの接触が、ＳｉＣ表面における最大２６００Åの深さの穴によって証明されるようにＳｉＣに突き刺さり、一方、Ｔｉ接触が若干の界面反応を呈したことを明らかにした。このため、Ａｌベースの接触は例外的に低い特定の接触抵抗を産出可能であるが、接触は粗末な再現性およびアニール中のアルミニウム酸化（Ａｌ2Ｏ3）を被る可能性がある。前出のクロフトン（１９９７）、およびポーター（Porter）他「Ｐ型炭化ケイ素へのオーミック接触の問題および現状（Issues and Status of Ohmic Contacts to P-type Silicon Carbide）」、第３回国際高温電子工学会議（High Temp. Elect. Conf.：ＨｉＴＥＣ）議事録、セッションＶＩＩ、３−８（１９９６）を参照されたい。これらの問題のより完全な概要は、カサディ（Casady）他『幅広いバンドギャップの半導体の処理（Processing of Wide Bandgap Semiconductors）』に含まれた章「素子および回路のための炭化ケイ素の処理（Processing of Silicon Carbide for Devices and Circuits）」、ピアトン（Pearton）（編）、ウィリアム・アンドリュー・パブリッシングおよびノイズ・パブリケーションズ、１７８−２４９（２０００）（ＩＳＢＮ０−８１５１４３９−５）にも見つけることができる。
【００１３】
最も有意義な可能な改良のうちの１つは、電流密集を引起こさないまま大量にドーピングされたｐ+スペーサを有するセルフアラインベースプロセスの開発、およびｐ型オーミック接触のさらなる開発である。ベース接触の下での大量ドーピングに対する要望はあるものの、ベースの周辺を通る電流密集を引起こすことなく、この層を活性ベース領域に過度に近づけて形成することは難しい。逆に、接触を活性領域から離し過ぎると、有効真性ベース抵抗が増加し、それは高周波数性能にとって有害である。真性ベース抵抗は、マイクロ波ＢＪＴでは既にかなり高いが、それは、短いベース走行時間（ｔbb）（ｔbbはベース幅の二乗に比例する）を作り出すには薄いベースが必要とされるためである。薄いベースを形成することは、精密なエピタキシまたは注入制御を必要とする可能性があり、薄いベースは必然的に、はるかにより高いシート抵抗を有するようになる。進化したエピタキシ成長および処理手法を用いて、ベースにおけるｐ型ドーピングを制御することは、ＳｉＣ  ＢＪＴの高周波数増幅器としての全潜在能力を実現させるために非常に重要である。処理要望は、ＳｉＣ  ＢＪＴに関わる電流パワースイッチ開発努力の場合よりも、ずっと高いだろう。たとえばリュー（Ryu）他「４Ｈ−ＳｉＣにおける１８００Ｖ、３．８Ａバイポーラ接合トランジスタ（1800V, 3.8A Bipolar Junction Transistors in 4H-SiC）」、ＩＥＥＥ開発研究会議（Dev. Res. Conf.）（２０００）を参照されたい。
【００１４】
したがって、静電誘導トランジスタおよびバイポーラ接合トランジスタなどのＳｉＣ半導体素子を、セルフアラインプロセスを用いて作製することが望ましい。
【発明の開示】
【課題を解決するための手段】
【００１５】
発明の概要
この発明の第１の局面によれば、炭化ケイ素バイポーラ接合トランジスタを作る方法が提供される。この発明のこの局面によれば、このバイポーラ接合トランジスタは、第１の導電型のＳｉＣ半導体基板層と、基板層の上に堆積された第１の導電型のＳｉＣドリフト層と、ドリフト層の上に堆積された、第１の導電型とは異なる第２の導電型のＳｉＣベース層と、ベース層の上に堆積された第１の導電型の１つ以上のＳｉＣエミッタ領域とを含む。この発明のこの局面に従った方法は、ベース層の上にＳｉＣエミッタ層を形成するステップを含み、ベース層はドリフト層の上に堆積され、ドリフト層は基板層の上に堆積されており、前記方法はさらに、エミッタ層の上にマスクを位置づけるステップと、マスクの開口部を通してエミッタ層を選択的にエッチングして、エッチングされた領域により隔てられた隆起したエミッタ領域を形成するステップと、マスクの開口部を通して、エッチングされた領域にＳｉＣベース接触領域を選択的に形成するステップとを含む。
【００１６】
この発明の第２の局面によれば、炭化ケイ素バイポーラ接合トランジスタを作る方法が提供される。この発明のこの局面によれば、この炭化ケイ素バイポーラ接合トランジスタは、第１の導電型のＳｉＣ半導体基板層と、基板層の上に堆積された第１の導電型のＳｉＣドリフト層と、ドリフト層の上に堆積された、第１の導電型とは異なる第２の導電型のＳｉＣベース層と、ベース層の上に堆積された第１の導電型の１つ以上のＳｉＣエミッタ領域とを含む。この発明のこの局面に従った方法は、ベース層の上にマスクを位置づけるステップを含み、ベース層はドリフト層の上に堆積され、ドリフト層は基板層の上に堆積されており、前記方法はさらに、マスクの開口部を通してベース層の上に第１の導電型のＳｉＣを選択的に堆積させて、エミッタ領域を形成するステップを含む。
【００１７】
この発明の第３の局面によれば、炭化ケイ素静電誘導トランジスタを作る方法が提供される。この発明のこの局面によれば、この静電誘導トランジスタは、第１の導電型のＳｉＣ半導体基板層と、基板層の上に堆積された第１の導電型のＳｉＣドリフト層と、ドリフト層の上に堆積された、第１の導電型とは異なる第２の導電型の複数のＳｉＣゲート領域と、ドリフト層の上に堆積された第１の導電型の複数のＳｉＣソース領域とを含む。この発明のこの局面に従った方法は、ドリフト層の上に第１の導電型のＳｉＣのソース層を形成するステップを含み、ドリフト層は基板層の上に堆積されており、前記方法はさらに、ソース層の上にマスクを位置づけるステップと、マスクの開口部を通してソース層を選択的にエッチングして、エッチングされた領域により隔てられた隆起したソース領域を形成するステップと、マスクの開口部を通して、エッチングされた領域にＳｉＣゲート領域を選択的に形成するステップとを含む。
【００１８】
この発明の第４の局面によれば、炭化ケイ素半導体素子を作る方法が提供される。この発明のこの局面によれば、この半導体素子は、第１の導電型のＳｉＣ半導体基板層と、基板層の上に堆積された第１の導電型のＳｉＣドリフト層と、ドリフト層の上に堆積された、第１の導電型とは異なる第２の導電型のＳｉＣの１つ以上の領域とを含む。この発明のこの局面に従った方法は、ドリフト層の上にマスクを位置づけるステップを含み、ドリフト層は基板層の上に堆積されており、前記方法はさらに、マスクの開口部を通してドリフト層内へ選択的にエッチングし、エッチングされた領域を形成するステップと、マスクの開口部を通して、エッチングされた領域に第２の導電型のＳｉＣを堆積させて、第２の導電型のＳｉＣ領域を形成するステップとを含む。
【００１９】
この発明の第５の局面によれば、炭化ケイ素半導体素子を作る方法が提供される。この発明のこの局面によれば、この半導体素子は、第１の導電型の半導体基板層と、基板層の上に堆積された第１の導電型の第１および第２のＳｉＣドリフト層と、第１のドリフト層
と第２のドリフト層との間に形成された、第１の導電型とは異なる第２の導電型の１つ以上のＳｉＣゲート領域とを含む。この発明のこの局面に従った方法は、第１のドリフト層の上にマスクを位置づけるステップを含み、第１のドリフト層は基板層の上に堆積されており、前記方法はさらに、マスクの開口部を通して第１のドリフト層にイオンを選択的に注入し、ゲート領域を形成するステップと、マスクを除去するステップと、第１のドリフト層の注入された表面上に第２のドリフト層を堆積させて、埋設されたゲート領域を形成するステップとを含む。第１の導電型のＳｉＣの１つ以上のソース領域が次に、第２のドリフト層の露出された表面上に形成可能である。
【発明を実施するための最良の形態】
【００２０】
この発明は、添付図面を参照することによりより良く理解されるであろう。
【００２１】
好ましい実施例の説明
ＳｉＣにおける先行技術の素子構造は、セルフアライン構造を形成するために、たとえあるとしても最小限の手法しか利用していない。この発明の発明者たちは、ＳｉＣ内縦型トランジスタまたはサイリスタの性能を最適化するためにセルフアライン構造が使用可能であることを発見した。この発明に従ったセルフアライン構造は、より低い製造コスト、より低いゲート抵抗、より低いゲート−ソース間およびゲート−ドレイン間キャパシタンス、および増加した速度と効率を可能にする。さらに、ここに開示された縦型トランジスタの設計概念は、その後の高温アニールを必要とする高価なプロセスステップであるイオン注入の使用を必要としない。
【００２２】
ＳｉＣ内に縦型ダイオードおよびトランジスタを作る方法を提供する。この発明に従った方法は、選択的エピタキシャル成長または選択的イオン注入のために、マスクを使用する。この発明の好ましい一実施例によれば、マスクは前もって機構を素子にエッチングするために使用可能であり、同じマスクを次に、選択的エピタキシャル成長または選択的イオン注入のために使用可能である。このように、ＳＩＴおよびＢＪＴといったＳｉＣ半導体素子のゲート領域およびベース領域は、セルフアラインプロセスで形成可能である。
【００２３】
この発明の第１の実施例によれば、ＳＩＴのゲートは、ｎ型エピタキシャル層を注入されたゲート領域の上に再成長させ、注入または埋設されたゲート領域へバイアを用いて接触することによって、埋込層として形成可能である。埋込まれた、または埋設されたゲートを使用することにより、素子のゲート−ソース間キャパシタンス（Ｃgs）が低減可能である。このように、高いゲート抵抗と低減されたキャパシタンスの双方を有する半導体素子が作られ得る。
【００２４】
この発明に従った、埋込まれた注入されたゲート領域を有するＳＩＴを形成する方法を、図１Ａ−１Ｃに示す。図１Ａに示すように、ＳｉＣドリフト層１４がＳｉＣ基板層１２の上に堆積される。基板層１２は通常、ドナーまたはアクセプタ原子で大量にドーピングされている。ＳｉＣ基板は、ノースキャロライナ（North Carolina）州ダーラム（Durham）のクリー社（Cree, Inc.）を含むさまざまな供給源から商業的に入手可能である。ドリフト層１４は、下に横たわる基板層１２上でのエピタキシャル成長によって形成可能であり、成長中、ドーパントはドリフト層１４内へ取込まれる。この発明の好ましい一実施例によれば、ドリフト層１４のドーピングレベルは、基板層１２のドーピングレベルよりも低い。この発明に従ったさまざまな層のドーピングレベルは、所望の素子特性を達成するために変更可能である。
【００２５】
次にマスク１６が、ドリフト層の露出された表面上に堆積される。マスクは、ドリフト層１４の一部を露出させたままにする開口部１８を有する。図１Ｂに示すように、マスク１６の開口部１８により、ドリフト層１４は選択的に注入され、ドリフト層のものとは異
なる導電型を有する領域２０が形成される。たとえば、ドリフト層がｎ型であれば、この発明に従ったマスク１６の開口部１８を通した選択的イオン注入を用いて、ｐ型の領域がそこに選択的に形成可能である。
【００２６】
導電型が異なるこれらの領域２０が一旦形成されると、図１Ｃに示すように、マスク１６を除去してＳｉＣ材料の追加層２２をその上に成長させることができる。この発明の好ましい一実施例によれば、層２２はドリフト層１４と同じ導電型を有する。加えて、層２２は好ましくは、層１４とほぼ同じドーピングレベルを有する。層１４および２２はともに、異なる導電型の領域２０が中に埋設されたドリフト層２４を形成可能である。
【００２７】
埋設された領域２０は、たとえば、静電誘導トランジスタ用のゲートを形成可能である。ドリフト層１４、２２および基板層１２と同じ導電型の大量にドーピングされたＳｉＣの１つ以上のソース領域を層２２の露出された表面上に形成することによって、ｐｎ接合ＳＩＴが作られ得る。ソース領域（図示せず）は層２２上に、従来の手法を用いた堆積およびパターニングにより、または選択的堆積（つまりマスクを使用）を介して形成可能である。次に、１つ以上のバイアが層２２を貫通して設けられ、埋設された領域２０との電気的接触を可能にする。ショットキタイプのＳＩＴも、層２２の露出された表面上にショットキ接触を堆積させることによって、この発明に従って作られ得る。
【００２８】
次に、ドレインオーミック接触（図示せず）が基板層１２上に提供可能となり、ソースオーミック接触（図示せず）がソース領域上に提供可能となって、ＳＩＴ素子が形成される。
【００２９】
この発明のさらなる一実施例によれば、１つ以上のゲート領域が、ＳＩＴのソース領域を形成する窪みに（たとえばイオン注入によって、またはエピタキシャル成長によって）形成可能である。たとえば、ソース領域はエッチマスクを用いてエッチング可能であり、ゲート領域は、マスクの開口部を通した、エッチングされた窪みへのイオン注入によって成長または形成可能である。好ましい一実施例によれば、ゲートは、ソースエッチマスクの開口部を通して選択的に成長可能であり、それは次に、ＳＩＴのゲート区域のみにおいてｐ型ゲート領域を選択的に成長させるために使用可能である。
【００３０】
この発明に従ったゲート領域の選択的再成長を用いてＰＮゲートのＳｉＣ内ＳＩＴを作る方法を、図２Ａ−２Ｄに示す。図２Ａに示すように、同じ導電型のドリフト層３２およびソース層３４が上に堆積されたＳｉＣ基板層３０が設けられている。次に、マスク３６がソース層３４上に堆積される。図２Ｂに示すように、ソース機構（たとえばフィンガ）が次に、マスクの開口部３８を通して、ソース層３４を貫通してドリフト層３２内へと選択的にエッチングされる。図２Ｃに示すように、同じエッチマスク３６を次に注入マスクとして使用し、イオン注入プロセスを用いてゲート領域４０を選択的に形成することができる。
【００３１】
注入されたゲート領域４０の形成後、図２Ｄに示すように、マスク３６は除去可能であり、ドレイン接触４２が基板層３０上に堆積可能である。加えて、図２Ｄに同様に示すように、ゲートオーミック接触４４が注入されたゲート領域４０上に堆積可能となり、ソースオーミック接触４６がソース層３４のエッチングされていない部分上に堆積可能となって、ＳＩＴが形成される。
【００３２】
この発明に従ったゲート領域の選択的エピタキシャル成長を用いてＰＮゲートのＳｉＣ内ＳＩＴを作る方法を図３に示す。図３Ａおよび図３Ｂに示すように、隆起したソース機構４７（たとえばフィンガ）が、図２Ａおよび図２Ｂに図示されたものと同様のプロセスで、マスク３６を用いてエッチングされる。図３Ｃに示すように、次に同じエッチマスク
３６を用いて、ソース機構４７間のエッチングされた窪みにゲート領域４８を選択的に成長させる。ゲート領域は、たとえばエピタキシャル成長プロセス（たとえばＣＶＤエピタキシ）を用いて選択的に成長可能である。
【００３３】
注入されたゲート領域４０の形成後、図３Ｄに示すように、マスク３６が除去可能であり、ドレイン接触５０が基板層３０上に堆積可能である。加えて、図３Ｄに同様に示すように、ゲートオーミック接触５２がエピタキシャル成長したゲート領域４８上に堆積可能となり、ソースオーミック接触５４がソース層３４のエッチングされていない部分上に堆積可能となって、ＳＩＴが形成される。
【００３４】
図２Ｄおよび図３Ｄに示した構造は、ソース機構を形成するために使用された同じエッチマスクを介して（つまり、注入またはエピタキシャル成長によって）ゲート領域が形成されているという点で、双方とも準セルフアラインである。
【００３５】
この発明に従ったエッチマスクは、モリブデン、ニオブ、レニウム、炭素、窒化アルミニウム（ＡｌＮ）、または、エッチングおよびその後のエピタキシャル成長プロセス条件に耐え得る他の高温材料から作ることができる。金属エッチマスクの場合、マスクとＳｉＣとの間のバリア層が、金属材料とＳｉＣ材料との間の反応を防ぐために使用されてもよい。例示的なバリア層は、ＡｌＮまたはＳｉ3Ｎ4を含む。この発明の好ましい一実施例によれば、マスクはモリブデンから作られる。
【００３６】
ＳｉＣバイポーラ接合トランジスタ（ＢＪＴ）も、この発明に従って作ることができる。この発明に従ったＢＪＴは、好ましくは、薄いベース領域に加え、大量にドーピングされた外部ベースまたはベース接触領域を有する。なぜなら、薄いベース領域は高いシート抵抗を被るためである。外部ベース領域の含有はしたがって、ベースの抵抗を低くできる。しかしながら、外部ベース領域は、側壁キャパシタンスが過度に増加しないよう、十分に高いエミッタ−ベース間降伏電圧を維持するよう、およびベース周辺まわりの電流密集を防止するように注意深く設計されなければならない。
【００３７】
準セルフアラインベース注入は、ＳｉＣ  ＳＩＴについて図２および図３で説明したプロセスと同様に、エミッタ領域（たとえばフィンガ）を（たとえばエッチングにより）規定し、同じマスクを用いて大量にドーピングされたベース接触領域を注入または再成長させることによって、この発明に従ってなされ得る。この発明に好ましい一実施例によれば、エミッタ領域はエッチング（たとえばプラズマエッチング）プロセスを用いて規定される。
【００３８】
再成長したベース接触領域を有するＳｉＣ  ＢＪＴを作る方法を図４Ａ−４Ｃに示す。図４Ａに示すように、基板層６０にはその上にドリフト層６２、薄いベース層６４、およびエミッタ層６６が堆積されている。マスク６８が、エミッタ層６６の露出された表面上に位置づけられて示されている。図４Ｂでは、エミッタ領域７０が、マスク６８の開口部７２を通して、エミッタ層６６および下に横たわる薄いベース層６４にエッチングされていることが示されている。エッチング後、ベース接触層７４が、エッチングされた窪みに堆積される。
【００３９】
同様に、ベース接触領域は、図５Ａ−５Ｃに示すようにイオン注入によって形成可能である。イオン注入により作られたベース接触または外部ベース領域７６を有するＳｉＣ  ＢＪＴを図５Ｃに示す。
【００４０】
この発明に従ってＢＪＴを作るための他の実施例は、エミッタの選択的成長を含む。たとえば、ｎ+エピタキシャル層がｎｐｎ素子内の薄いｐ-ベース層上に成長可能であり、ま
たは、これに代えて、ｐ+エピタキシャル層がｐｎｐ素子の薄いｎ-ベース層上に成長可能である。これにより、ＳｉＣをエッチバックする必要なく、エミッタの下の薄いベース領域に接触し、このためおそらく薄いベース領域内へまたは薄いベース領域を貫通してエッチングすることが可能となる。
【００４１】
エミッタ領域の選択的成長によって炭化ケイ素ＢＪＴを作る方法を図６に示す。図６Ａに示すように、基板層８０にはその上にドリフト層８２と薄いベース層８４とが堆積されている。マスク８６が、薄いベース層８４の露出された表面上に位置づけられて示されている。図６Ｂでは、エミッタ領域８８が、マスク８６の開口部９０を通して薄いベース層８４上にエピタキシャル成長されて示されている。エッチング後、マスク８６は除去可能であり、ベース接触領域９２がエミッタ領域８８間の窪みに堆積可能である。
【００４２】
別の実施例では、第１の導電型のＳｉＣを選択的にエッチングし、その後、同じマスクを用いてエッチング領域に異なる導電型のＳｉＣを選択的に再成長させて、それによりｐｎ接合ダイオードを形成することによって、ダイオードを作ることができる。この手法は、イオン注入およびその後に必要なアニールを用いることなく、ＳｉＣ内にプレーナｐｎダイオードをもたらす。
【００４３】
同じマスクを用いた選択的エッチングおよびエピタキシャル成長によりダイオードを作る方法を図７Ａ−７Ｃに示す。図７Ａに示すように、ドリフト層１０２がＳｉＣ基板層１００上に堆積される。マスク１０４もドリフト層１０２の露出された表面上に位置づけられて示されている。図７Ｂでは、窪み１０６が、マスク１０４の開口部１０８を通してドリフト層１０２にエッチングされて示されている。エッチング後、ドリフト層１０２のものとは異なる導電型を有するＳｉＣが、窪み１０６内にエピタキシャル成長され１１０、図７Ｃに示す構造を形成可能である。
【００４４】
図７Ａ−７Ｃに示す方法によって作られたプレーナダイオードを図８に示す。図８に示すダイオードは、基板層１２２と、ドリフト層１２４と、ドリフト層１２４のものとは異なる導電型を有する再成長したＳｉＣ領域１２６とを含む。金属接触１２０が基板層１２２上に堆積されて示されている。窪みをエッチングして領域１２６を選択的に再成長させるために使用されるマスク１２８も示されている。この発明の好ましい一実施例によれば、ドリフト層は少量ドーピングされたＳｉＣ材料からなり、再成長領域１２６は、ドリフト層のものとは異なる導電型の大量にドーピングされたＳｉＣ材料からなる。たとえば、ドリフト層がｎ-ＳｉＣ材料で、再成長領域１２６がｐ+ＳｉＣ材料である場合がある。また、これに代えて、ドリフト層がｐ-ＳｉＣ材料で、再成長領域１２６がｎ+Ｓｉ材料である場合がある。図８に示すＰＮダイオードは、エッチマスクを用いて作ることができる。エッチングおよびエピタキシャル成長中に遭遇される処理条件に耐え得る任意な従来のエッチマスクが使用可能である。例示的なエッチマスク材料は、モリブデンおよび誘電材料を含む。
【００４５】
さらなる一実施例では、図７Ａ−７Ｃに示された方法は、ダイオードまたは他の半導体素子のエッジに単一または多数ゾーンの領域を形成するために採用可能である。このように、ガードリングまたは接合終端エクステンション（ＪＴＥ）（つまりエッジ終端構造）が形成可能である。たとえば、高電圧ＳｉＣ素子（たとえばダイオードまたはＢＪＴ）用の平面状のエッジ終端構造を設けて、阻止電圧を増加させることができる。
【００４６】
図９は、エッジ終端用の再成長したガードリングを有するダイオードを含む平面構造の断面を示す。図９には、ドリフト層１３２が半導体基板１３０上に堆積されて示されている。金属接触層１３４も、基板１３０の底面上に堆積されて示されている。ダイオード領域１３６およびガードリング１３８が示されている。図９からわかるように、ダイオード
領域１３６とガードリング１３８とは平面構造を形成している。つまり、ドリフト層１３２の露出された表面と、ガードリング１３８およびダイオード領域１３６の露出された表面とは、ほぼ同一平面にある。図９には、窪みをエッチングしてダイオード領域１３６およびガードリング１３８を選択的に再成長させるために用いるマスク１４０も示されている。
【００４７】
この発明に従ったエッジ終端構造は、イオン注入を用いることなく作ることができる。イオン注入は、ドーパントの活性化のために、注入後の高温アニールプロセスを必要とする。高温アニールプロセスは、たとえばドーパントの望ましくない拡散を引起こすことなどにより、素子に損傷を引起こすおそれがある。加えて、追加ステップの排除は、プロセスを簡略化し、それにより製造のコストを低減させる。
【００４８】
ＳｉＣをドーピングするのに好適なドナー材料は、窒素およびリンを含む。窒素は、この発明に従った好ましいドナー材料である。炭化ケイ素をドーピングするのに好適なアクセプタ材料は、ホウ素およびアルミニウムを含む。アルミニウムが好ましいアクセプタ材料である。しかしながら、上述の材料は単に例示的なものであり、炭化ケイ素内にドーピング可能ないかなるドナーまたはアクセプタ材料も、この発明に従って使用可能である。
【００４９】
この発明に従った半導体素子のさまざまな層のドーピングレベルおよび厚さは、特定の用途用に所望の特性を有する素子を生産するために変更可能である。他に特に指示されていない限り、この発明の文脈において、大量にドーピングされた（ｎ+またはｐ+ドーピングされた）とは１０18原子・ｃｍ-3以上のドーパント濃度に相当し、少量ドーピングされた（ｎ-またはｐ-ドーピングされた）とは５×１０16原子・ｃｍ-3以下のドーパント濃度に相当し、中程度にドーピングされた（ｎまたはｐドーピングされた）とは５×１０16原子・ｃｍ-3〜１０18原子・ｃｍ-3のドーピング濃度に相当する。
【００５０】
この発明の好ましい一実施例によれば、ドリフト層はドナー材料で少量ドーピングされた（たとえばｎ-ドーピングされた）ＳｉＣ層であり、基板層はドナー材料で大量にドーピングされた（たとえばｎ+ドーピングされた）ＳｉＣ層である。ＳｉＣ  ＢＪＴについては、薄いベース層は好ましくはｐ-ドーピングされ、ベース接触領域は好ましくはｐ+ドーピングされ、エミッタ領域は好ましくはｎ+ドーピングされる。ＳＩＴについては、ソース領域は好ましくはｎ+ドーピングされ、ゲート領域は好ましくはｐまたはｐ+ドーピングされる。
【００５１】
ＳｉＣをドーパント（たとえばドナーまたはアクセプタ）でドーピングすることは、好ましくは、ＳｉＣ層のエピタキシャル成長中にその場で行なわれる。ＳｉＣ層は、ＣＶＤ、分子線および昇華エピタキシを含む、当該技術分野において公知の任意のエピタキシャル成長方法によって形成可能である。この発明の好ましい一実施例によれば、この発明に従ったドーピングされたＳｉＣ層は、エピタキシャル成長中にその場でドーピングされることによって形成され、成長中にドーパント原子は炭化ケイ素内へ取込まれる。
【００５２】
上の説明から、この発明の特定の実施例が例示のためにここに説明されてきたが、この発明の精神および範囲を逸脱することなくさまざまな変更がなされてもよいことが理解されるであろう。
【図面の簡単な説明】
【００５３】
【図１Ａ】この発明に従った、埋設された注入ゲート領域を有するＳｉＣ静電誘導トランジスタ（ＳＩＴ）の製造を示す図である。
【図１Ｂ】この発明に従った、埋設された注入ゲート領域を有するＳｉＣ静電誘導トランジスタ（ＳＩＴ）の製造を示す図である。
【図１Ｃ】この発明に従った、埋設された注入ゲート領域を有するＳｉＣ静電誘導トランジスタ（ＳＩＴ）の製造を示す図である。
【図２Ａ】この発明に従った準セルフアライン注入ゲート領域を有するＰＮゲートのＳｉＣ静電誘導トランジスタ（ＳＩＴ）の製造を示す図である。
【図２Ｂ】この発明に従った準セルフアライン注入ゲート領域を有するＰＮゲートのＳｉＣ静電誘導トランジスタ（ＳＩＴ）の製造を示す図である。
【図２Ｃ】この発明に従った準セルフアライン注入ゲート領域を有するＰＮゲートのＳｉＣ静電誘導トランジスタ（ＳＩＴ）の製造を示す図である。
【図２Ｄ】この発明に従った準セルフアライン注入ゲート領域を有するＰＮゲートのＳｉＣ静電誘導トランジスタ（ＳＩＴ）の製造を示す図である。
【図３Ａ】この発明に従った準セルフアライン再成長ゲート領域を有するＰＮゲートのＳｉＣ静電誘導トランジスタ（ＳＩＴ）の製造を示す図である。
【図３Ｂ】この発明に従った準セルフアライン再成長ゲート領域を有するＰＮゲートのＳｉＣ静電誘導トランジスタ（ＳＩＴ）の製造を示す図である。
【図３Ｃ】この発明に従った準セルフアライン再成長ゲート領域を有するＰＮゲートのＳｉＣ静電誘導トランジスタ（ＳＩＴ）の製造を示す図である。
【図３Ｄ】この発明に従った準セルフアライン再成長ゲート領域を有するＰＮゲートのＳｉＣ静電誘導トランジスタ（ＳＩＴ）の製造を示す図である。
【図４Ａ】この発明に従った準セルフアライン再成長ベース接触領域を有するＳｉＣバイポーラ接合トランジスタ（ＢＪＴ）の製造を示す図である。
【図４Ｂ】この発明に従った準セルフアライン再成長ベース接触領域を有するＳｉＣバイポーラ接合トランジスタ（ＢＪＴ）の製造を示す図である。
【図４Ｃ】この発明に従った準セルフアライン再成長ベース接触領域を有するＳｉＣバイポーラ接合トランジスタ（ＢＪＴ）の製造を示す図である。
【図５Ａ】この発明に従った準セルフアライン注入ベース接触領域を有するＳｉＣバイポーラ接合トランジスタ（ＢＪＴ）の製造を示す図である。
【図５Ｂ】この発明に従った準セルフアライン注入ベース接触領域を有するＳｉＣバイポーラ接合トランジスタ（ＢＪＴ）の製造を示す図である。
【図５Ｃ】この発明に従った準セルフアライン注入ベース接触領域を有するＳｉＣバイポーラ接合トランジスタ（ＢＪＴ）の製造を示す図である。
【図６Ａ】マスクを用いたエミッタ領域の選択的成長により作られたＳｉＣバイポーラ接合トランジスタ（ＢＪＴ）の製造を示す図である。
【図６Ｂ】マスクを用いたエミッタ領域の選択的成長により作られたＳｉＣバイポーラ接合トランジスタ（ＢＪＴ）の製造を示す図である。
【図６Ｃ】マスクを用いたエミッタ領域の選択的成長により作られたＳｉＣバイポーラ接合トランジスタ（ＢＪＴ）の製造を示す図である。
【図７Ａ】同じマスクを用いたエッチングおよび選択的成長により作られたプレーナＳｉＣ半導体素子の製造を示す図である。
【図７Ｂ】同じマスクを用いたエッチングおよび選択的成長により作られたプレーナＳｉＣ半導体素子の製造を示す図である。
【図７Ｃ】同じマスクを用いたエッチングおよび選択的成長により作られたプレーナＳｉＣ半導体素子の製造を示す図である。
【図８】図７Ａ−７Ｃに示された方法により作られたプレーナダイオードの断面図である。
【図９】エッジ終端構造を有し、ダイオードおよびエッジ終端構造が図７Ａ−７Ｃに示す方法により作られているプレーナダイオードの断面図である。
【図１Ａ】
2005520322.tif 000003
【図１Ｂ】
2005520322.tif 000004
【図１Ｃ】
2005520322.tif 000005
【図２Ａ】
2005520322.tif 000006
【図２Ｂ】
2005520322.tif 000007
【図２Ｃ】
2005520322.tif 000008
【図２Ｄ】
2005520322.tif 000009
【図３Ａ】
2005520322.tif 000010
【図３Ｂ】
2005520322.tif 000011
【図３Ｃ】
2005520322.tif 000012
【図３Ｄ】
2005520322.tif 000013
【図４Ａ】
2005520322.tif 000014
【図４Ｂ】
2005520322.tif 000015
【図４Ｃ】
2005520322.tif 000016
【図５Ａ】
2005520322.tif 000017
【図５Ｂ】
2005520322.tif 000018
【図５Ｃ】
2005520322.tif 000019
【図６Ａ】
2005520322.tif 000020
【図６Ｂ】
2005520322.tif 000021
【図６Ｃ】
2005520322.tif 000022
【図７Ａ】
2005520322.tif 000023
【図７Ｂ】
2005520322.tif 000024
【図７Ｃ】
2005520322.tif 000025
【図８】
2005520322.tif 000026
【図９】
2005520322.tif 000027
【国際調査報告】
2005520322.tif 000028