(57)【要約】  半導体ウェハをダイシングして個々の回路チップにする前に、ウェハ上のパッシベーション層の上に拡張ボンディングパッドを形成する。ダイシングの後、各チップをパッケージコア内に固定し、その結果得られたアセンブリ上に１またはそれ以上のメタライゼーション層を積み上げることにより、個々のチップを実装する。少なくとも１つの実施例では、Ｃ４法の高融点（鉛なし）オルターナティブ・バンプ・メタラジー（ＡＢＭ）方式を用いて、ウェハ上のボンディングパッドの上に比較的幅広の導電プラットフォームを形成する。
2005515615.tif 000002
【特許請求の範囲】
【請求項１】
超小型電子デバイスの作製方法であって、
複数の独立した回路を支持し、上側表面上に複数のボンディングパッドを有する半導体ウェハを用意し、
半導体の上側表面上にパッシベーション層を適用し、
パッシベーション層に開口を形成して半導体ウェハの上側表面上のボンディングパッドの一部を露出させ、
パッシベーション層の選択した開口の上に拡張ボンディングパッドを形成し、
拡張ボンディングパッドを形成した後に半導体ウェハを第１のダイを含む複数の個々の超小型電子ダイに切断し、
第１のダイをパッケージコア内に固定してダイ／コアアセンブリを形成し、
ダイ／コアアセンブリの上に少なくとも１つのメタライゼーション層を積み上げるステップより成る超小型電子デバイスの方法。
【請求項２】
拡張ボンディングパッドの形成ステップは、開口を形成した後に半導体ウェハ上に接着層を堆積させてパッシベーション層に対する拡張ボンディングパッドの接着性を増加させるステップを含む請求項１の方法。
【請求項３】
拡張ボンディングパッドの形成ステップは、接着層を堆積させた後に半導体ウェハ上にシード層を堆積して拡張ボンディングパッドの堆積を容易にするステップを含む請求項２の方法。
【請求項４】
拡張ボンディングパッドの形成ステップは、選択した開口の上方にボンディングパッドをパターンめっきするステップを含む請求項１の方法。
【請求項５】
拡張ボンディングパッドの形成ステップは、半導体ウェハの多数の個々の回路のメタライゼーション層を単一のマスクによりパターン形成するステップを含む請求項１の方法。
【請求項６】
拡張ボンディングパッドの形成ステップは、半導体ウェハの上側表面上の多数のボンディングパッドへパッシベーション層の対応する開口を介して導電結合される第１の拡張ボンディングパッドを形成するステップを含む請求項１の方法。
【請求項７】
拡張ボンディングパッドの形成ステップは、鉛を使用しないコントロールド・コラプス・チップ・コネクト（Ｃ４）堆積プロセスを用いて半導体ウェハ上に拡張ボンディングパッドを構成するステップを含む請求項１の方法。
【請求項８】
拡張ボンディングパッドは主として銅より成る請求項１の方法。
【請求項９】
各拡張ボンディングパッドのパッシベーション層の平面における少なくとも１つの寸法は、半導体ウェハの上側表面上の関連のボンディングパッドの開口の対応する寸法より大きい請求項１の方法。
【請求項１０】
各拡張ボンディングパッドのパッシベーション層の平面内の２つの直交方向における寸法は、半導体ウェハの上側表面上の関連のボンディングパッドの開口の対応する寸法より大きい請求項９の方法。
【請求項１１】
第１のダイをパッケージコア内に固定するステップは、ダイをパッケージコアの開口内に保持し、開口内に気密封止材料を導入し、気密封止材料を硬化させるステップを含む請求項１の方法。
【請求項１２】
ダイ／コアアセンブリ上に少なくとも１つのメタライゼーション層を積み上げるステップは、ダイ／コアアセンブリ上に誘電体層を堆積させ、誘電体層にビアホールを形成して拡張ボンディングパッドの一部を露出させ、誘電体層上にビアホールを介して拡張ボンディングパッドの露出部分と接触する第１のメタライゼーション層を堆積させるステップを含む請求項１の方法。
【請求項１３】
パッシベーション層の上に位置する第１の拡張ボンディングパッドがそれぞれ少なくとも１つの関連のボンディングパッドにパッシベーション層の１またはそれ以上の対応する開口を介して導電結合された第１の超小型電子ダイを用意し、
パッシベーション層の上に位置する第２の拡張ボンディングパッドがそれぞれ少なくとも１つの関連のボンディングパッドにパッシベーション層の１またはそれ以上の対応する開口を介して導電結合された第２の超小型電子ダイを用意し、
第１の超小型電子ダイ及び第２の超小型電子ダイをパッケージコア内に固定してダイ／コアアセンブリを形成し、
ダイ／コアアセンブリ上に誘電体層を堆積させ、
誘電体層にビアホールを形成して第１及び第２の拡張ボンディングパッドの一部を露出させ、
ビアホールを介して第１及び第２の拡張ボンディングパッドの露出部分と接触するメタライゼーション層を誘電体層上に堆積させるステップより成る超小型電子デバイスの作製方法。
【請求項１４】
第１の超小型電子ダイを用意するステップは、
複数の独立した回路を支持し、上側表面上に複数のボンディングパッドを有する半導体ウェハを用意し、
半導体の上側表面上にパッシベーション層を適用し、
パッシベーション層に開口を形成して半導体ウェハの上側表面上のボンディングパッドの一部を露出させ、
パッシベーション層の選択した開口の上に拡張ボンディングパッドを形成し、
拡張ボンディングパッドを形成した後に半導体ウェハを第１のダイを含む複数の個々の超小型電子ダイに切断するステップを含む請求項１３の方法。
【請求項１５】
パッケージコア内に第１及び第２の超小型電子ダイを固定するステップは、第１及び第２の超小型電子ダイをパッケージコアの共通の開口内に固定するステップを含む請求項１３の方法。
【請求項１６】
第１及び第２の超小型電子ダイをパッケージコア内に固定するステップは、第１の超小型電子ダイをパッケージコアの第１の開口内に固定し、第２の超小型電子ダイをパッケージコアの第２の開口内に固定するステップを含む請求項１３の方法。
【請求項１７】
第１及び第２の超小型電子ダイをパッケージコア内に固定するステップは、第１及び第２の超小型電子ダイを気密封止材料を用いてパッケージコア内に固定するステップを含む請求項１３の方法。
【請求項１８】
メタライゼーション層を堆積させるステップは、単一のマスクを用いて誘電体層上にメタライゼーション層をパターン形成するステップを含む請求項１３の方法。
【請求項１９】
メタライゼーション層を堆積させるステップは、第１の超小型電子ダイの上の第１の拡張ボンディングパッドと第２の超小型電子ダイの上の第２の拡張ボンディングパッドとを導電接続する第１の導電要素を誘電体層上に形成するステップを含む請求項１３の方法。
【請求項２０】
メタライゼーション層を堆積させた後に、パッケージコアを多数の部分に分割して、１つが第１の超小型電子ダイを含み、別のものが第２の超小型電子ダイを含む多数の個々の超小型電子デバイスを形成するステップをさらに含む請求項１３の方法。
【請求項２１】
複数の独立した回路を支持し、上側表面上に複数のボンディングパッドを有する半導体ウェハを用意し、
半導体の上側表面上にパッシベーション層を適用し、
パッシベーション層に開口を形成して半導体ウェハの上側表面上のボンディングパッドの一部を露出させ、
パッシベーション層上に導電性接着層を堆積させ、
半導体ウェハ上の接着層の上にマスキング層を形成し、
半導体ウェハのマスキング層により画定される領域にめっきを施してパッシベーション層の選択した開口上に拡張ボンディングパッドを形成し、
半導体ウェハを複数の個々の回路ダイに切断するステップより成る超小型電子デバイスの作製方法。
【請求項２２】
複数の個々のダイのうちの１つのダイをパッケージコア内に固定してダイ／コアアセンブリを形成し、
ダイ／コアアセンブリの上に少なくとも１つのメタライゼーション層を積み上げるステップより成る請求項２１の方法。
【請求項２３】
マスクを形成する前に導電性接着層の上に導電性シード層を堆積させるステップをさらに含む請求項２１の方法。
【請求項２４】
導電性シード層を堆積させるステップは、導電性接着層の上に銅の層を堆積させるステップを含む請求項２３の方法。
【請求項２５】
導電性接着層を堆積させるステップは、パッシベーション層の上にチタン、クロム、タングステン、タンタル及び窒化タンタルのうちの少なくとも１つをスパッタリングにより堆積させるステップを含む請求項２１の方法。
【請求項２６】
半導体ウェハをめっきするステップは、半導体ウェハに銅の電気めっきを行うステップを含む請求項２１の方法。
【請求項２７】
半導体ウェハをめっきするステップは、鉛を使用しないコントロールド・コラプス・チップ・コネクト（Ｃ４）堆積プロセスを使用するステップを含む請求項２１の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、超小型電子回路に関し、さらに詳細には、かかる回路の実装構造及び技術に関する。
【背景技術】
【０００２】
超小型電子回路チップ（即ち、ダイ）は、作製後実装して販売するのが一般的である。パッケージは、チップを保護するだけでなく外部システム内にチップを取り付ける便利で標準化されることの多い方法を提供する。回路パッケージは、回路チップの種々の端子と外部環境との間を導電接続する何らかの手段を備えなければならない。過去において、この接続を実現する多種多様な実装技術が用いられている。特定のチップに使用するパッケージの種類は、デバイスの完成品の性能に有意なインパクトを与えることがある。通常、大量生産の環境では、コストは実装方式を選択する上で主要な関心事である。性能もまた非常に重要な基準のひとつである。回路の小型化及び高速化が進むにつれて、革新的で低コストの実装技術が常に求められている。
【実施例】
【０００３】
本発明の実施例の以下の詳細な説明において、本願の一部であり、本発明の特定の好ましい実施例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されており、本発明の種々の実施例は互いに相違するが、必ずしも相互に排他的ではないことを理解されたい。例えば、１つの実施例に関連して述べる特定の特徴、構造または特性は、本発明の思想及び範囲から逸脱することなく他の実施例において実現可能である。さらに、図示説明する各実施例の個々の構成要素の位置または配置構成は本発明の思想及び範囲から逸脱することなく変更可能であることを理解されたい。従って、以下の詳細な説明は限定的な意味で解釈すべきでなく、本発明の範囲は、頭書の特許請求の範囲だけにより規定し、また、それらの特許請求の範囲が享受する均等物の全範囲を踏まえて適宜解釈される。
【０００４】
本発明は、超小型電子ダイの表面上のビルドアッププロセスにより超小型電子回路を実装する技術及び構造に関する。即ち、実装プロセスの一部として、ダイの上に１またはそれ以上のメタライゼーション層をビルドアップする（積み上げる）ことにより、ダイの端子と外部環境（例えば、外部の回路基板）とを電気的に相互接続する。ウェハのレベルの処理を行う間、多数の拡張ボンディングパッドを半導体ウェハの表面上のパッシベーション層の上に形成する。各拡張ボンディングパッドは、パッシベーション層の対応する開口を介してウェハの上側金属層の上の関連のボンディングパッドに導電結合される。好ましい方式によると、拡張ボンディングパッドは、（少なくともパッシベーション層の平面内において）ウェハの上側層の上のボンディングパッドより有意に大きい。拡張ボンディングパッドを形成した後、ウェハをダイシングして超小型電子ダイを得るが、ダイは実装しなければならない。
【０００５】
１つの実装方式では、個々のダイをパッケージコア内に固定して、ダイ／コアアセンブリを形成する。その後、１またはそれ以上のメタライゼーション層をダイ／コアアセンブリ上に積み上げる。各拡張ボンディングパッドはパッシベーション層の下方の関連のボンディングパッドよりも大きいため、パッケージとダイのビアを整列させる余裕度が有意に増加する。拡張ボンディングパッドはパッケージレベルではなくてウェハレベルで堆積させるため、ウェハレベルの処理及び製造処理能力を活用できる。かかる方法によると、製造プロセス時に有意なコスト優位性が得られると思われる。拡張ボンディングパッドをウェハ処理レベルで適用すると、選別用プローブ接点の表面積が増加するため、製造時におけるダイ選別能力を改善することができる。本発明の方法は、例えば、デジタルデータ処理デバイス及び論理回路を含む多種多様な超小型電子回路と組み合わせて利用することができる。これらの方法は、多数のチップモジュールと組み合わせて用いると特に有利である。
【０００６】
周知のように、半導体ウェハは通常、数百または数千の回路を支持できる大型ディスク状構造である。本明細書の用語「個々の回路」は、ウェハのダイシング時に最終的に分離されるウェハ上の個々の回路またはシステムのことを言う。ウェハレベルの処理の間、ウェハはその上側表面にわたって分布する複数の回路（例えば、マイクロプロセッサ回路）が形成されるように公知の態様で処理される。ウェハ上の個々の回路はそれぞれ、多数の内部回路の層を備えるのが一般的である。ボンディングパッドをウェハの上面に形成して、内部回路への電気的インターフェイスを形成する。ウェハの処理が完了した後、ウェハを切断してそれぞれ別個の回路チップまたはダイスにするのが一般的である。
【０００７】
図１、２、３、４、５、６及び７は、本発明の一実施例による超小型電子ダイの作製方法を説明するための単純化した一連の図である。図１は、回路及び関連のボンディングパッド１２を形成した後のウェハ１０の一部を示す側断面図である。図示を容易にするため、個々の回路の層はこれらの図には示さない。図１には、個々のダイを形成するために最終的にどこでウェハ１０を切断するかがわかる境界線１４を示す。従って、２つの境界線１４の間のウェハ１０の領域は１つの独立した回路に相当する。図１において、境界線１４の間に６個のボンディングパッド１２を示す。特定の回路に使用するボンディングパッド１２の実際の数は、例えば、回路の複雑さに応じて異なることを理解されたい。１つの実施例において、ウェハ上のボンディングパッド１２は厚さが通常は４マイクロメートル以下の比較的薄い金属構造である。これらのボンディングパッド１２の寸法は通常、電気テスト及び組み立てのための最小必要条件及びダイサイズ減少のために利用する全面積を最小限に抑えたいと言う要望（例えば、１枚のウェハからより多くのダイを得たいと言う要望）により決まる。
【０００８】
図２を参照して、次に、ウェハ１０の上側表面上にパッシベーション層１６を堆積させる。パッシベーション層１４はとりわけ、下層の回路を周囲環境から保護する機能を有する。このパッシベーション層１６は通常、例えば、窒化シリコンのような誘電材料より成る。他の材料及び／または材料の組み合わせを使用することも可能である。パッシベーション層１６を堆積させた後、図３に示すように、この層に開口１８を形成して下層のボンディングパッド１２の少なくとも一部を露出させる。１つの方式として、最初にパッシベーション層１６の上に所望の開口パターンを有するマスク（図示せず）を形成し、その後、マスクにより開口１８をエッチングする。次いで、マスク材料を除去する。パッシベーション層１６に開口１８を形成する他の方法もまた公知である。開口１８が形成されると、完成したパッシベーション層１６は、好ましくはボンディングパッドの端縁部とオーバーラップしてこれを覆うため、耐湿障壁が提供される。
【０００９】
図４に示すように、次のステップとして、ウェハ１０の上に接着層２０を堆積させる。この接着層２０は、後で堆積させる金属のパッシベーション材料への接着性を増加するように働く。好ましい実施例では、チタンの層をウェハ１０の上にスパッタリングにより堆積させて接着層２０とする。他の材料（例えば、クロム、タングステン、タンタル、窒化タンタルなど）または合金及び他の堆積プロセスも使用可能である。図５を参照して、次に、オプションとしてのシード層２２をウェハ１０の上に堆積させて、ウェハ１０の端縁部への電気的接続部を形成する。シード層２２は、接着層２０及びその下の金属の保護障壁としても働く。好ましい方式では、銅をウェハ１０の上にスパッタリングにより堆積させて、このシード層２２を形成する。少なくとも１つの実施例では、接着層２０及びシード層２２の両方の機能を有する単一の層を設けられる。
【００１０】
シード層２２を適用した後、図６に示すように、多数の拡張ボンディングパッド２４をウェハ１０の上に形成する。ボンディングパッドの長さ、幅及びピッチは、拡張ボンディングパッドの形成に使用するリソグラフィーまたはパターン形成プロセスにより決定され、主として、これらのプロセスの制約を受ける。拡張ボンディングパッド２４は、比較的薄い構造（例えば、８マイクロメートル以上）の構造であるのが好ましい。従って、これらの拡張ボンディングパッド２４は、比較的薄いボンディングパッド１２よりはビルドアッププロセスに対する相性がよい。拡張ボンディングパッド２４をウェハレベルで堆積させるため、ウェハレベルの処理及び製造処理能力をこの拡張ボンディングパッド２４の形成に使用できる。好ましい方式では、オルターナティブ・バンプ・メタラジー（ＡＢＭ）プロセスを用いて拡張ボンディングパッド２４を形成する。ＡＢＭをウェハ上に堆積させるプロセスは、コントロールド・コラプス・チップ・コネクト（Ｃ４）法による処理に常用されるプロセスと類似である。しかしながら、ＡＢＭは、鉛を使用せず、高い温度に耐えることができ、それと共に、この例においてＣ４法と同様な特性を与える（通常は元のボンディングパッドに比べて長さ、幅、高さの大きいアスペクト比で、組み立てのためのダイボンディングパッド上の電気的接続を可能にするウェハレベルのプロセスである）。１つの実施例において、ＡＢＭプロセスを用いて、比較的広い銅プラットフォームをウェハ１０の各ボンディングパッド１２の上方に形成する。
【００１１】
拡張ボンディングパッド２４は、少なくとも１つの寸法（例えば、パッシベーション層１６により画定される平面における長さ及び／または幅）がパッシベーション層１６のボンディングパッド用開口１８よりも有意に大きいのが好ましい。以下に詳述するように、サイズがこのように増加するため、通常、第１のビルドアップ層内の関連のビアの整列余裕度が有意に改善される。図示の実施例において、拡張ボンディングパッド２４の幅（即ち、紙面上の横方向寸法）は、関連のボンディングパッド用開口１８の約２倍である。図示しないが、拡張ボンディングパッド２４はまた、関連のボンディングパッド用開口１８の長さ（即ち、ページ貫通方向の寸法）の約２倍である。本発明によると、ボンディングパッド拡張比率を最大４０にすることが可能であると思われる。拡張ボンディングパッド２４は、ボンディングパッド１２と同じ形状にするかまたは異なる形状にすることができる。１つの方式として、拡張ボンディングパッド２４を、使用ウェハ上の特定の堆積プロセスの能力範囲内で信頼性を損なわないようにできるだけ大きくする。ボンディングパッド用開口１８は、各ボンディングパッド１２とその関連の拡張ボンディングパッド２４との間の整列余裕度を増加するために小さくすることも可能である。ある特定の回路設計の要望によるかまたは他の処理ステップの能力の制約により、多数の下層のボンディングパッド１２を覆う１またはそれ以上の拡張ボンディングパッド２４を形成することが可能である。
【００１２】
拡張ボンディングパッド２４を形成した後、通常はエッチングにより拡張ボンディングパッド２４間の領域からシード層２２を除去する。さらに、拡張ボンディングパッド２４間の領域から接着層２０を除去する。堆積させたパッド材料は、拡張ボンディングパッド２４の直下の接着材料を保護するマスクとして働く。従って、接着材料が各拡張ボンディングパッド２４とその下のボンディングパッド１２及びパッシベーション層１６との間の界面に残るため、それらの間の接着性が増加する。図７に示すように、ウェハ１０は最終的に切断して個々の超小型電子回路ダイ２６を形成する。周知のように、通常の製造環境の下では、性能レベルにより個々のチップを選り分けるため、そして／または各チップが機能するか否かを判定するため、ウェハをダイシングする前にチップ選別作業を実行する。従って、ウェハレベル処理時に拡張ボンディングパッド２４を堆積させる利点の１つは、選別時に個々のダイのテストに使用するプローブの接触領域が増加する点にある。
【００１３】
ウェハをダイシングした後、個々のダイ２６をそれぞれ実装する。チップの製造者は、分離したダイを実装を行うために実装業者へ配送することが多い。上述したように、好ましい方式によると、個々のダイ２６の実装は、ダイの表面上に１またはそれ以上の金属層をビルドアップすることにより行う。最初に、パッケージコアの開口内にダイ２６を装着してダイ／コアアセンブリを形成する。その後、とりわけ、ダイ２６の端子とパッケージのリードまたはコンタクトとの間の導電接続を行うために、ダイ／コアアセンブリ上に金属層をビルドアップする。図８は、本発明の一実施例によるダイ／コアアセンブリ３４の単純化した上面図である。図示のように、ダイ２６は気密封止材料３２（例えば、プラスチック、樹脂、エポキシ、エラストマなど）によりパッケージコア３０の開口３６内に固定されている。まず第１に、ダイ２６を開口３６内に位置決めし、その後、ダイ２６とコア３０との間のギャップに気密封止材料３２を注入して流動させ、硬化させる。パッケージコア３０は多種多様な材料で形成することができる。例えば、コア材料として、ビスマレイミドトリアジン（ＢＴ）、種々の樹脂系材料、難燃性ガラス／エポキシ材料（例えば、ＦＲ４）、ポリイミド系材料、セラミック材料、金属材料（例えば、銅）などが含まれる。
【００１４】
図９、１０、１１、１２及び１３は、本発明の一実施例によるダイ２６の実装方法を説明する一連の図である。図９は、図８のダイ／コアアセンブリ３４の側断面図である。図示のように、ダイ２６は、そのパッシベーション層１６の上側表面がパッケージコア３０の上側表面（そして気密封止材料３２の上側表面）と実質的に同一平面になるようにパッケージコア３０の開口３６内に固定されている。コア３０にダイ２６を固定する他の構成も使用可能である（例えば、パッシベーション層１６の上側表面をコア３０の上側表面よりも高くできるなど）。開口３６がパッケージコア３０を貫通するように形成する（図９に図示）か、または開口３６の全部または一部にフロア部分を設けるようにしてもよい。
【００１５】
図１０を参照して、次のステップとして、ダイ／コアアセンブリ３４の上に誘電材料の層３８を堆積させる。この誘電体層３８は、例えば、ガラス粒子充填エポキシ樹脂（例えば、味の素から市販される味の素ビルドアップ膜（ＡＢＦ））、ビスベンゾシクロブテン（ＢＣＢ）（Dowから市販される）、ポリイミド、シリコーンゴム材料（例えば、Dow ChemicalのDC6812）、種々の低ｋ誘電体（例えば、Dow ChemicalのSiLK）、IPN（イビデンから市販される）などを含む多種多様な材料のうち任意のもので形成可能である。誘電体層３８を適用した後、図１１に示すように、誘電体層３８の拡張ボンディングパッド２４に対応する場所に多数のビアホール４０を形成する。ビアホール４０を形成するために、例えば、レーザー法、ウェットまたはドライエッチングを用いる光リソグラフィー法、光像形成誘電材料などの使用を含む任意の方法を使用できる。拡張ボンディングパッド２４は比較的幅広に形成されているため、ビアホール４０の整列余裕度は、ビアホール４０をパッシベーション層１６の小さいボンディングパッド用開口１８に整列させる必要がある場合に比べて実質的に大きい。事実、ビアの最小サイズがボンディングパッド用開口１８の所望のサイズよりも大きい場合が多く、ビアの形成及び充填プロセスの複雑さを増加させるランドのないビアが必要である。レーザーアブレーションをビアの形成に使用する場合、ボンディングパッド上にまたは多数の異なる材料の上(即ち、ランドのないビアではそうであるように、ボンディングパッド及びパッシベーション層の上)でなくて、拡張ボンディングパッド上にビアのランドを形成する（即ち、そこで穿孔を停止する）方が通常は簡単である。重要なことは、ビルドアッププロセスのこの段階で、パネル内の多数のパッケージを同時に整列させるためにパッケージ毎の整列関係からシフトさせると、パッケージの間のダイとダイの不整列により整列余裕度の制約が増加する。ボンディングパッドを最大限に拡張すればするほど、この制約は小さくなる。加えて、拡張ボンディングパッド２４はパッシベーション層１６から盛り上がっているため、拡張ボンディングパッド２４により、ダイ２６の表面がパッケージのビルドアッププロセスの際に通常遭遇する形状（ビルドアップ層それ自体の形状）に非常によく似たものになる。拡張ボンディングパッド２４の材料を、ビルドアップ層の材料と相性のよいものにすることもできる。１つの実施例では、例えば、拡張ボンディングパッド２４とビルドアップ層のメタライゼーションの両方を銅により形成する。
【００１６】
ビアホール４０を形成した後、図１２に示すように、第１のビルドアップメタライゼーション層４２を誘電体層３８上に堆積させる。図示のように、第１のビルドアップメタライゼーション層４２は、各々が対応のビアホール４０を介して関連の拡張ボンディングパッド２４と導電結合された多数の導電要素４４を含む。第１のビルドアップメタライゼーション層４２（及びそれ以外のビルドアップ層、もしあれば）は、セミアディティブめっき（semi-additive plating）法及び光リソグラフィー法を含む（それらに限定されない）公知の方法により形成することができる。例示的なセミアディティブめっき法は、誘電体層３８上にスパッタリングまたは無電解めっきにより堆積される金属のようなシード層を堆積させるものでもよい。その後、シード層の上にレジスト層をパターン形成し、次いでパターン形成したレジスト層の開いた領域により露出されるシード層の上に銅のような金属層を電解めっきする。パターン形成したレジスト層を除去し、金属層がめっきされていないシード層の部分をエッチングにより除去する。導電要素４４を形成する他の方法は、当業者に明らかであろう。その後、図１３に示すように、別の誘電体層４６及び第２のビルドアップメタライゼーション層４８を堆積させる。また、さらに別のビルドアップ層を適用してもよい。最終的に、多数の外部パッケージコンタクトまたはリードを、外部回路へのインターフェイスとして形成する。
【００１７】
上述したように、少なくとも１つの実施例では、本発明の原理を利用してマルチチップモジュール（ＭＣＭ）を作製する。図１４は、本発明の一実施例に従ってＭＣＭを形成するために使用可能なマルチチップダイ／コアアセンブリ５０を示す単純化した側断面図である。図示のように、各々が拡張ボンディングパッド２４を堆積させた多数のダイ２６をパッケージコア３０の開口３６内に固定する。別の実施例では、各ダイ２６をパッケージコア３０の別個の開口内に固定する。気密封止材料３２を加えて硬化させる前に、ダイ２６を相互に整列させるための精度の高いチップ整列操作が必要であるかもしれない。マルチチップダイ／コアアセンブリ５０を形成した後、ビルドアッププロセスは実質的に上述したように進行することができる。例えば、図１５を参照すると、第１の誘電体層３８を堆積させた後、その層を貫通するようにビアホール４０を形成することができる。その後、第１のビルドアップ層４２を第１の誘電体層３８上に適用することができる。同様に、第２の誘電体層４６を第１のビルドアップ層４２上に堆積させ、ビアホール５２を形成することが可能である。第２の誘電体層４６上には、第２のビルドアップ層４８を堆積させることができる。重要なことは、ビルドアップ層４２、４８を、モジュールのダイ２６間におけるチップ間通信に利用することができる。例えば、図１５に示すように、第１のビルドアップ層４２上に１またはそれ以上のトレース５４を設けて、１つのダイの内部のボンディングパッド１２（または多数のボンディングパッド１２）と、別のダイの内部のボンディングパッド１２（または多数のボンディングパッド１２）との間で通信を行えるようにすることができる。
【００１８】
上述したこととは別に、本発明の原理を利用して、１つのパネル上に多数の超小型電子デバイスを作製し、その後でパネルを切断して個々の実装デバイスに形成することが可能である。実装デバイスは、単一チップまたはマルチチップデバイスの何れでもよい。各々が拡張ボンディングパッドを有する多数のダイを、最初にパネルの対応開口内に固定する。パネルは、作製中の各デバイスのパッケージコアを構成する。その後、パネル上に１またはそれ以上のビルドアップメタライゼーション層を形成する。次いで、パネルを多数の個々の超小型電子デバイスに分割する。
【００１９】
図１６は、本発明の一実施例による超小型電子ダイの製造プロセスを示す流れ図である。まず第１に、上側表面にわたって多数の独立した回路が分布する半導体ウェハを用意する（ブロック７０）。各回路は、ウェハの上側表面上に多数のボンディングパッドを有する。かかるウェハの作製方法は当該技術分野でよく知られているため、さらに説明しない。一般的に、ウェハ上の個々の独立した回路はそれ以外の回路と同一である。多種多様な回路（例えば、デジタル処理デバイス、論理回路など）のうちの任意のものを形成することができる。次に、ウェハの上側表面上にパッシベーション層を堆積させる（ブロック７２）。次いで、パッシベーション層に開口を形成して各回路のボンディングパッドの一部を露出させる（ブロック７４）。その後、拡張ボンディングパッドをパッシベーション層の一部または全部の開口を覆うように形成した後、パッシベーション層の下の独立した回路に導電結合する（ブロック７６）。接着層及び／またはシード層を拡張ボンディングパッドを形成するプロセスの一部としてパッシベーション層の上に適用して、パッシベーション材料への金属の接着性を増加させることが可能である。その後、ウェハを個々の回路ダイに切断して、実装を待つ状態にする（ブロック７８）。ウェハを切断する前に個々のダイを電気的にテストしてもよい。
【００２０】
図１７は、本発明の一実施例による超小型電子ダイの実装方法を説明する流れ図である。パッシベーション層の開口上に拡張ボンディングパッドを有する超小型電子ダイを用意する（ブロック８０）。各拡張ボンディングパッドは、パッシベーション層の対応する開口を介してダイの１またはそれ以上の関連するボンディングパッドと導電結合されている。拡張ボンディングパッドはそれぞれ、パッシベーション層の関連するボンディングパッド用開口よりも大きい寸法を有する。その後、拡張ボンディングパッドを有する超小型電子ダイをパッケージコアの開口内に固定してダイ／コアアセンブリを形成する（ブロック８２）。次いで、誘電材料の層をダイ／コアアセンブリ上に堆積させて（ブロック８４）、誘電体層の拡張ボンディングパッドに対応する場所にビアホールを形成し（ブロック８６）、恐らく他の場所にもビアホールを形成する。次いで、対応のビアホールを介して拡張ボンディングパッドに導電結合されるメタライゼーションパターンを、誘電体層の上に形成する（ブロック８８）。さらに別の誘電体層及びメタライゼーションパターンを適用してもよい。
【００２１】
図１−１５は本発明の種々の実施例を示すが、これらの図は超小型電子アセンブリを詳細に描いたものではない。例えば、これらの図は通常、実尺ではなく、超小型電子アセンブリを本発明の思想を明確に伝えると思われる態様で示したものである。本発明は、拡張ボンディングパッドとボンディングパッドとの間に１対１の対応関係を必要条件としないことを理解されたい。例えば、ダイのボンディングパッドの一部だけについて拡張ボンディングパッドを設けるか、多数のボンディングパッド用開口を覆うように単一のボンディングパッドを設けてもよい。本発明をある特定の実施例に関連して説明したが、当業者であれば容易に理解できるように、本発明の思想及び範囲から逸脱することなく種々の変形例及び設計変更が可能であることを理解されたい。例えば、種々の付加的な操作（例えば、中間クリーニング及び／または表面の粗面化）及び構造部分（例えば、別の接着層など）の形成を本発明に従ってデバイス作製時に行ってもよいことを理解されたい。かかる変形例及び設計変更は、本発明の範囲及び頭書の特許請求の範囲内に含まれると考えられる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施例による超小型電子ダイの作製方法を示す概略図である。
【図２】本発明の一実施例による超小型電子ダイの作製方法を示す概略図である。
【図３】本発明の一実施例による超小型電子ダイの作製方法を示す概略図である。
【図４】本発明の一実施例による超小型電子ダイの作製方法を示す概略図である。
【図５】本発明の一実施例による超小型電子ダイの作製方法を示す概略図である。
【図６】本発明の一実施例による超小型電子ダイの作製方法を示す概略図である。
【図７】本発明の一実施例による超小型電子ダイの作製方法を示す概略図である。
【図８】本発明の一実施例によるダイ／コアアセンブリを示す単純化した上面図である。
【図９】本発明の一実施例による超小型電子ダイの実装方法を示す概略図である。
【図１０】本発明の一実施例による超小型電子ダイの実装方法を示す概略図である。
【図１１】本発明の一実施例による超小型電子ダイの実装方法を示す概略図である。
【図１２】本発明の一実施例による超小型電子ダイの実装方法を示す概略図である。
【図１３】本発明の一実施例による超小型電子ダイの実装方法を示す概略図である。
【図１４】本発明の一実施例によるマルチチップダイ／コアアセンブリを示す単純化した側断面図である。
【図１５】一対のビルドアップメタライゼーション層を堆積させた後の図１４のマルチチップダイ／コアアセンブリを示す単純化した側断面図である。
【図１６】本発明の一実施例による超小型電子ダイの作製プロセスを説明する流れ図である。
【図１７】本発明の一実施例による超小型電子ダイの実装プロセスを説明する流れ図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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