(57)【要約】新規の液晶セルオーバードライブ方法において、前のフレーム駆動動作からもたらされる液晶セル（１１）における実際の電圧が測定され、オーバードライブ電圧量が実際に測定された電圧から推定される。この方法は、メモリ要素として液晶セル（１１）の固有静電容量（ＣＬＣ）を用いるため、フレームメモリを使用することなく、オーバードライビング方法を実施することが可能である。更に、この方法は、そのような推定が前のフレームからもたらされる、液晶セル（１１）に存在する実際の電圧に基づいているため、より正確なオーバードライブ量を可能にする。
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【特許請求の範囲】
【請求項１】
液晶セルを駆動する方法であって：
データソースからデータソース信号を受け取る段階；
前のフレームから前記液晶セルに残留している残留電圧レベルを測定する段階；
前記データソースの信号及び前記残留電圧レベルの関数として駆動信号を計算する段階；
前記液晶セルに前記駆動信号を加える段階；
を有することを特徴とする方法。
【請求項２】
液晶表示ドライバ回路であって：
液晶セルのセル電圧を検出するため及び前記セル電圧を表す出力信号を検出手段に供給する検出手段；
一方で、データソース信号に基づいてデータ駆動信号を、他方で、前記検出手段の出力信号を、生成する駆動電圧生成手段；
前記液晶セルにこのように生成したデータ駆動信号を加える駆動信号印加手段；並びに
前記駆動信号印加手段及び前記検出手段のタイミングを制御するスイッチ制御部；
を有することを特徴とする液晶表示ドライバ回路。
【請求項３】
請求項２に記載の液晶表示ドライバ回路であって：
データソースの出力に結合されるデータ信号入力；
ゲートパルスソースに結合されるゲート信号入力；
液晶表示装置のデータラインに結合された回路出力；
を有する液晶表示ドライバ回路であり、
前記駆動信号印加手段は、前記駆動電圧生成手段の第２入力と前記回路出力との間で結合され；
前記検出手段は、前記駆動電圧生成手段の第２入力と前記回路出力との間で結合される；
ことを特徴とする液晶表示ドライバ回路。
【請求項４】
請求項３に記載の液晶表示ドライバ回路であって、前記検出手段は、前記駆動電圧生成手段の前記第２入力に結合された出力を有するラッチを有する、ことを特徴とする液晶表示ドライバ回路。
【請求項５】
請求項３に記載の液晶表示ドライバ回路であって：
前記駆動信号印加手段は前記スイッチ制御部の第１出力に結合された制御入力を有する第１制御可能スイッチを有する、液晶表示ドライバ回路であり；
前記検出手段は、前記制御部の第２出力に結合された制御入力を有し；
前記スイッチ制御部は前記ゲート信号入力に結合された入力を有する；
ことを特徴とする液晶表示ドライバ回路。
【請求項６】
請求項５に記載の液晶表示ドライバ回路。であって、入力においてゲートパルスを受け取るとき、前記スイッチ制御部は：
検出パルスが、ゲートパルスの持続時間より短い所定の持続時間を有するように、第２制御可能スイッチが前記検出パルスの持続時間の間に導通状態にスイッチングされるように、前記第２制御可能スイッチのための前記第２制御信号として前記検出パルスを第２出力において生成するように；並びに
前記駆動パルスの前記持続時間が、ゲートパルスの持続時間引く前記所定の持続時間に実質的に等しいように、前記第１制御可能スイッチが前記駆動パルスの前記持続時間の間に導通状態にスイッチングされるように、前記第１制御可能スイッチのための前記第１制御信号として駆動パルスを生成するように；
適合される、ことを特徴とする液晶表示ドライバ回路。
【請求項７】
請求項６に記載の液晶表示ドライバ回路であって、前記スイッチ制御部は：
前記所定の持続時間を有する第１出力パルスを第１出力において生成するように適合された、ゲートパルスの立ち上がりエッジによりトリガ可能なモノパルス生成部であって、前記第１出力は前記スイッチ制御部の前記第２出力に結合される、モノパルス生成部；及び
前記スイッチ制御部の前記入力に結合された１つの入力を有し、前記モノパルス生成部と逆の出力パルスを受け取るために結合された他の入力を有するＡＮＤゲートであって、該ＡＮＤゲートの出力は前記スイッチ制御部の前記第１出力に結合されている、ＡＮＤゲート；
を有する、ことを特徴とする液晶表示ドライバ回路。
【請求項８】
請求項２に記載の液晶表示ドライバ回路であって、前記駆動電圧生成手段は：
前記データソース信号と前記検出手段出力信号とを受け取るための関数計算ユニット；
前記関数計算ユニットの出力である補正信号に前記データソース信号を加えるための加算器；及び
前記駆動電圧生成手段の出力である、前記加算器の出力；
を有する、ことを特徴とする液晶表示ドライバ回路。
【請求項９】
行及び列の状態に配列された画素のマトリクスを有する液晶表示装置であって、各々の画素は、ドライバトランジスタのドレイン電極に接続された１つの端子を有する液晶セルと、列データラインに接続されたドライバトランジスタのソース電極と、行ゲートラインに接続されたドライバトランジスタのゲート電極とを有する、液晶表示装置であり：
各々の行ゲートラインはゲートドライバの対応する出力に結合されており；
各々の列データラインは請求項２に記載の液晶表示ドライバ回路に関連し、各々の列データラインは前記の関連するドライバ回路の出力に結合され、この関連するドライバ回路のデータ入力はデータドライバの対応する出力に結合されている；
ことを特徴とする液晶表示ドライバ回路。
【請求項１０】
集積データソースであって：
データソース信号を供給する出力を有するデータソース；及び
請求項２に記載の液晶表示ドライバ回路；
を有することを特徴とする集積データソース。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、液晶表示装置における液晶画素を駆動する方法に関する。
【背景技術】
【０００２】
液晶表示パネルは、一般に周知である。図１を参照するに、液晶表示パネルは、液晶表示要素又は画素１０のマトリクスを有し、その一例を図１に示す。各々の画素１０は、液晶表示パネルの複数の（通常、全ての）画素に共通の共通背面電極１２に接続された１つの端子を有し、画素駆動トランジスタ１３のドレイン端子に接続された他の端子を有する、液晶セルを有する。
【０００３】
画素は、水平方向の行と垂直方向の列のマトリクスに従って配列される。１つの列における駆動トランジスタ１３のソース電極の全ては、共通の列電極又はデータライン１４に接続されている。全てのデータラインは、データドライバ又は列ドライバ２０の対応する出力２１に結合されている。
【０００４】
１つの行における駆動トランジスタ１３全てのゲート電極の全ては、１つの共通行電極又はデートライン１５に接続されている。全てのゲートラインは、ゲートドライバ又は行ドライバ８０の対応する出力８１に接続されている。行ドライバ８０はゲートパルスソース９０からゲートパルスＰＧを受け、所定の順序でゲートラインに連続的にこれらのゲートパルスを供給する。
【０００５】
動作中、表示パネルの行は、同時に、ゲートラインの１つのみに適切なゲートパルスを印加することにより連続的に駆動される。これは、マトリクスの１つの行の選択を効果的に設定する。このように行が選択される間（ゲートパルスの期間）、データドライバ２０により供給されるデータライン１４における電圧は、この特定な行において対応する画素要素１０から出力される光量を決定する。
【０００６】
ゲートライン１５に印加される上記のゲートパルスの長さにより決定される所定のライン時間の間、  行は、維持（駆動）される。続いて、次の行が選択され、マトリクスの全ての行が選択されるまで、それが同様に繰り返され、その後、シーケンスがマトリクスの第１行から継続される。全ての行は、共に、１つの画像フレームを規定する。例えば、１つの完全なフレームを表示するように、全ての連続する行を駆動するために必要な時間はフレーム期間として表される。
【０００７】
液晶表示パネルは、モーションブラー及びキックバックのような問題を被る。“モーションブラー”は、表示対象がスクリーンにおいて動くとき、特定の範囲にぼやけるようになる表示対象についての現象のことである。この現象は、本来備わっている短いＬＣ応答時間と、画素容量はセルに印加された電圧に依存することとを含む、幾つかの原因によるものである。“キックバック”は、ゲートパルスが取り除かれたとき、セルに生じる不所望の電圧降下の現象である。この現象は、本質的に、液晶セル内にある寄生要素のためであり、その（電圧降下）大きさは一定ではなく、セルの容量に依存し、それは又、セル自体に印加される電圧に関係する。
【０００８】
このような問題は、それ自体、知られており、その問題を少なくとも低減し又は克服するために補正方法が提案されてきた。それらの方法の全ては、セルを“オーバードライブすること”により上記の現象を低減させることが可能であるという原理に基づいている。そのような既知の“オーバードライブ”補正方法において、データソース２０により供給されるデータソース信号ＶＤＳはデータライン１４に、直接、印加されないが、データライン１４に印加されるデータ駆動電圧Ｖｄが次式により表されるような、補正電圧Ｖｃｏｒｒが加えられる。
【０００９】
Ｖｄ＝ＶＤＳ＋Ｖｃｏｒｒ
補正値Ｖｃｏｒｒは、一方で、データソース２０により、現在、印加されている現在のデータソース信号ＶＤＳに、他方で、前のフレームの同じ画素に関連する同じデータラインにデータソース２０により供給されるデータソース信号ＶＤＳに、依存する。それ故、各々の画素１０に対して、次式に従って、ＶＤＳ（ｎ）及びＶＤＳ（ｎ−１）の関数としてｎ番目のフレームにおける補正値Ｖｃｏｒｒ（ｎ）を表すことができる。
【００１０】
Ｖｃｏｒｒ（ｎ）＝ｆ（ＶＤＳ（ｎ）；ＶＤＳ（ｎ−１））
現在のｎ番目のフレームの間にこの画素１０に印加されるデータ駆動信号Ｖｄ（ｎ）は、それ故、次式により表される。
【００１１】
Ｖｄ＝ＶＤＳ（ｎ）＋Ｖｃｏｒｒ（ｎ）
＝ＶＤＳ（ｎ）＋ｆ（ＶＤＳ（ｎ）；ＶＤＳ（ｎ−１））
上記の式において、関数ｆは、２つの変数ＶＤＳ（ｎ）及びＶＤＳ（ｎ−１）の所定の関数である。その関数ｆは解析関数、テーブル、又はいずれの他の適切な方式で表されることが可能である。関数ｆは、当業者に理解されるであろうように、個別の液晶表示装置に固有な特性に依存する。いずれにしても、そのような補正関数を用いる概念自体は既知であり、それ故、本発明の主題ではない。従って、この関数の更に詳細な説明はここでは省略する。
【００１２】
先行技術においては、補正値Ｖｃｏｒｒを決定するために、フレームメモリ３０は、図１に機能的に示すように、前のフレームの画素ソース信号ＶＤＳ（ｎ−１）を格納するために用いられる。フレームメモリは、液晶表示装置の画素数に対応するメモリ容量を有する必要があり、比較的高価である。
【００１３】
更に、先行技術においては、補正方法は、列ドライバ信号ＶＤＳ（ｎ−１）に基づいて実行され、前のフレームにおいて液晶セル１１に実際に存在したデータ駆動電圧の単なる推定である。
【００１４】
図１は、まるで列ドライバの後に実行されるかのような補正方法を示していることに留意されたい。実際には、その補正方法は、当業者には理解されるであろうように、列ドライバに供給されるデータに関して、ディジタルドメインにおいて直接実行される。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、液晶画素を駆動するための方法及び駆動回路であって、当該技術分野の情勢の同じ機能性（即ち、オーバードライビング方法）を、フレームメモリを用いることなく、実行することができる、方法及び駆動回路を提供することである。本発明の他の目的は、液晶画素を駆動する方法及び駆動回路であって、オーバードライビング方法が、前のフレームにおける液晶セル１１に実際に存在した電圧の推定の代わりに、測定に基づいて実行される、方法及び駆動回路を提供することである。これは、補正値Ｖｃｏｒｒ（ｎ）の更に正確な評価を可能にする。
【課題を解決するための手段】
【００１６】
本発明については独立請求項に規定されている。従属請求項は有利な実施形態について規定している。
【００１７】
上記の目的を達成するために、本発明は、画素メモリとして各々の液晶セル１１の固有静電容量ＣＬＣを用いる。このように、付加フレームメモリはもはや必要でなく、更に、前のフレームの後に前記固有静電容量ＣＬＣに残留している残留電圧は、補正電圧Ｖｃｏｒｒ（ｎ）を計算するために測定される。
【００１８】
本発明については独立請求項に規定されている。従属請求項は有利な実施形態について規定している。
【００１９】
従って、本発明の重要な特徴に従って、液晶セルを駆動する方法は、第１に、セルに残留している電圧レベルを測定する段階と、第２に、一方で、データソースからデータソース信号ＶＤＳ（ｎ）に、他方で、測定されたセル電圧Ｖｄ（ｎ−１）に基づく補正駆動信号を用いてセルを駆動する段階と、を有する。
【００２０】
更に、本発明に従った液晶表示ドライバ回路は、セル電圧Ｖｄ（ｎ−１）を検出する検出手段と、一方で、データソースにより印加される現在のデータソース信号ＶＤＳ（ｎ）に、他方で、測定されたセル電圧Ｖｄ（ｎ−１）に基づいてデータ駆動信号Ｖｄ（ｎ）を生成する駆動電圧生成手段と、液晶セルにこのようにして生成されたデータ駆動信号Ｖｄ（ｎ）を加える駆動信号印加手段と、検出手段及び駆動信号印加手段のタイミングを制御する制御手段と、を有する。
【００２１】
本発明の、以上の及び他の特徴及び優位性については、図面を参照する本発明のＬＣＤ表示ドライバの好ましい実施形態の以下の説明において、更に述べる。図において、同様な参照番号は同じ又は類似する構成要素を表すこととする。
【発明を実施するための最良の形態】
【００２２】
図２は、１つのデータライン１４、即ち、行における１つの画素１０に対して、本発明を実行するための回路５０を模式的に示している。しかしながら、表示装置においては、図２に示すような複数の回路５０が、各々のデータラインに対する回路として提供されることが理解できるであろう。
【００２３】
回路５０は、データ信号入力４１と、ゲート信号入力４３と、出力４２とを有する。データ信号入力４１は、現在のデータソース信号ＶＤＳ（ｎ）を供給するデータソース２０の出力２１に結合される。この出力４２はデータライン１４に結合される。
【００２４】
図２の回路の実施において、データ信号入力４１は、加算器５１の第１入力及び関数計算ユニット５２の第１入力に結合される。関数計算ユニット５２の出力は前記加算器５１の他の入力に結合され、その出力は第１制御可能スイッチ５３の第１スイッチ端子に結合される。前記第１制御可能スイッチ５３の第２スイッチ端子はデータライン１４に結合されている。第１制御可能スイッチ５３は２つの動作状態を有する。即ち、第１動作状態において、第１制御可能スイッチ５３は２つの端子間を導通させる一方、第２動作状態において、第１制御可能スイッチ５３は２つの端子間を非導通にする。好ましくは、図に示しているように、スイッチ５３はＭＯＳＦＥＴとして実施される。第１動作状態は、以下、閉状態といい、第２動作状態は、開状態という。前記の２つの操作状態の１つの選択、又はスイッチングは、制御端子において受けられた第１スイッチ制御信号ＳＣ１の制御の元で起こる。
【００２５】
第２制御可能スイッチ５４は、好ましくはＭＯＳＦＥＴとして実施され、前記データライン１４に又接続された１つの端子を有し、ラッチ５５の入力に接続された他のスイッチ端子を有し、その出力は前記関数計算ユニット５２の第２入力に接続される。第１制御可能スイッチ５３と同様に、第２制御可能スイッチ５４は第１動作状態、即ち、閉状態と、第２動作状態、即ち、開状態とを有し、スイッチングは制御端子において受ける第２スイッチ制御信号ＳＣ２の制御下で起こる。
【００２６】
スイッチ制御部６０は、前記の２つの制御可能スイッチ５３、５４に対するそれぞれのスイッチ制御信号ＳＣ１、ＳＣ２を供給する２つの出力６１、６２を有する。スイッチ制御部６０は、ゲートパルスソース９０からがートパルスＰＧを受けるためにゲート信号入力４３に結合された入力６３を有する。ゲートパルスは又、ゲート駆動部８０に供給される。ゲート駆動部８０の出力は、対応するゲートライン１５に接続される。
【００２７】
スイッチ制御部６０は、以下のように、入力として受けた下と信号に基づいて、スイッチ制御信号ＳＣ１、ＳＣ２を生成するように適合されている。ゲートパルスＰＧを受けたとき、スイッチ制御部６０は、先ず、ゲートパルスＰＧより短い期間を有する第２制御信号ＳＣ２としての第２パルスＰＳをその第２出力６２において生成する。次いで、検出パルスＰＳが終了した後、スイッチ制御部６０は第１制御信号ＳＣ１として駆動パルスＰＤを第１出力６１で生成し、駆動パルスＰＤは、検出パルスＰＳが終了したとき、続いて開始し、ゲートパルスＰＧが終了したとき、続いて終了する。好ましくは、前記の２つのパルスの間のオーバーラップを回避するために、検出パルスＰＳと駆動パルスＰＤとの間に僅かな期間が存在する。前記３つの信号のタイミング、即ち、時間ｔの関数として、ゲートパルスＰＧ、第２制御信号ＳＣ２及び第１制御信号ＳＣ１それぞれについて図３に示している。
【００２８】
図４は、パルスの存在が論理値ＨＩＧＨに対応し、パルスの非存在は論理値ＬＯＷに対応することを示している。モノパルス生成部７０は、前もって認識されているゲートパルスＰＧの所定の期間より小さい所定の期間を有する１つのパルスを生成するために適合されている。パルス生成部７０は、常時ＬＯＷである第１出力７２を有し、ＨＩＧＨパルスを供給する。パルス生成部７０は、更に、常時ＨＩＧＨである第２出力７３を有し、ＡＮＤゲート７４の第１入力に結合したＬＯＷパルスを供給する。それ故、パルス生成器７０の第２出力７３における第２出力信号は、第１出力において第１出力信号に関して逆の信号である。従って、又、インバータにより前記ＡＮＤゲート７４の前記第１入力にパルス生成部７０の第１出力７２を結合することができる。
【００２９】
パルス生成部７０は、ポジティブエッジがパルス生成部のトリガ入力７１に受け取られたとき、パルスを生成するように適合される。このトリガ入力７１は、ゲート信号ＰＧを受け取るようにスイッチ制御部６０の前記入力６３に結合される。又、前記ＡＮＤゲート９４の第２入力は、ゲート信号ＰＧを受け取るようにスイッチ制御部６０の前記入力６３に結合される。パルス生成部７０の第１出力７２は、スイッチ制御部６０の前記第２出力６２に結合され、ＡＮＤゲート７４の出力はスイッチ制御部６０の第１出力６１に結合される。
【００３０】
動作中、ゲート信号ＰＧが最初にＬＯＷであるため、ＡＮＤゲート７４の出力は、最初はＬＯＷである。ゲートパルスＰＧが受け取られるとき、特に、ゲートパルスの立ち上がりエッジが受け取られるとき、パルス生成部７０は第１出力７２でＨＩＧＨパルスを生成し、そのＨＩＧＨパルスはスイッチ制御部６０の第２出力６２で検出パルスＰＳとして供給される。この検出パルスＰＳの間、ＡＮＤゲート７４の出力はＬＯＷのまま維持される。次いで、パルス生成部７０により生成されたパルスが終了したとき、ＡＮＤゲート７４の出力は、ゲートパルスＰＧの残りの持続時間の間、ＨＩＧＨであり、これは、スイッチ制御部６０の第１出力において、出力パルス、即ち、駆動パルスＰＤとして供給される。
【００３１】
それ故、ゲートパルスＰＧの長さにより決定されるアドレッシングパルスは、スイッチ制御部６０により２つの部分に効果的に分割され、それらの２つの部分は、以下、“検出フェーズ”及び“駆動フェーズ”という。検出フェーズの長さはパルス生成部７０により生成されたパルスの長さにより決定される一方、駆動パルスの長さは、スイッチ制御部６０の第１出力６１における出力パルスの長さ、即ち、ゲートパルスＰＧと検出パルスＰＳとの長さの差により決定される。典型的には、検出フェーズの持続時間は駆動フェーズの持続時間より短い。
【００３２】
検出フェーズの間、第１制御可能スイッチ５３は開状態であり、第２制御可能スイッチ５４は、検出パルスＰＳの制御下では閉状態である。それ故、液晶セル１１に残留する電圧はラッチ５５の入力に結合される。関数計算ユニット５２は、ここで、現在のデータソース信号ＶＤＳ（ｎ）を第１入力として受け取り、検出フェーズの間に測定された残留セル電圧Ｖｄ（ｎ−１）を第２入力において受け取る。これらの２つの入力信号に基づいて、関数計算ユニットは、それ自体周知の方法において、現在の補正信号Ｖｃｏｒｒ（ｎ）を決定し、その補正信号Ｖｃｏｒｒ（ｎ）は、現在のセル駆動信号Ｖｄ（ｎ）を供給するために現在のデータソース信号ＶＤＳ（ｎ）に付加される。しかしながら、検出フェーズの間、第１制御可能スイッチ５３は開状態であるため、個の現在のセル駆動信号Ｖｄ（ｎ）は、検出フェーズの間、セル１１に印加されない。
【００３３】
検出フェーズの後、駆動フェーズの間、第２制御可能スイッチ５４は開状態であり、第１制御可能スイッチは駆動フェーズＰＤの制御下では閉状態であり、それ故、現在のセル駆動信号Ｖｄ（ｎ）はデータライン１４に印加され、従って、第２制御可能スイッチ５４がここで開状態であるため、検出回路の存在により撹乱されることなく、ゲートパルスＰＧにより“選択された”液晶セル１１に印加される。駆動フェーズの間、測定された残留セル電圧Ｖｄ（ｎ−１）はラッチ５５により“記憶される”。
【００３４】
関数計算ユニット５２の正確な動作は本発明にとって本質的ではないことに留意されたい。この点で、先行技術の装置において、現在の残留セル電圧の推定として前のフレームの前のセル駆動信号ＶＤＳ（ｎ−１）を表す信号を第２入力において受け取る関数計算ユニットが知られており、この信号はフレームメモリにより供給される。本発明の実施においては、先行技術の装置から始めることにより、そのようなフレームメモリのメモリ機能は、上記のように、更に正確な値を与えるセル静電容量のメモリ機能により置き換えられることが可能である。関数計算ユニット波形さんユニットのいずれのタイプであって、例えば、２つの入力値に基づいて、出力関数値を計算するためにプログラムされ、アナログ及び／又はディジタル方式で実行されることが可能な、適切にプログラムされたハードウェア計算装置、であることが可能である。
【００３５】
本発明は、上記の実施形態の例に限定されるものではなく、同時提出の特許請求の範囲において規定されているような本発明の保護範囲内において、種々の変形及び修正が可能であることが、当業者に認識される必要がある。
【００３６】
例えば、液晶表示駆動回路５０について、データソース又は列ドライバ２０とは別個のユニットであるとして説明しているが、液晶表示駆動回路５０はデータソース又は列ドライバ２０の集積された一部であるとして実施されることが又、可能である。データソース２０及び液晶表示駆動回路５０の組み合わせは又、以下、“集積データソース１２０”という。その場合、ゲート信号入力４３は集積データソース１２０の入力であることが可能である。出力２１及びデータ信号入力４１は集積データソース１２０のような内部ノードであり、出力４２はそのような集積データソース１２０の出力である。
【００３７】
更に、検出手段が、測定値として残留セル電圧に実質的に等しい信号を出力する実施形態について、上で説明した。しかしながら、これは好ましい場合であって、これは必ずしも必要ではない。それに代えて、検出手段は、所定のファクタにより実際のセル電圧とは異なる出力信号を検出手段に与えることがあり得る一方、計算手段は、補正値を計算するとき、そのようなファクタをとるようにデザインされることが可能である。このことにより、残留セル電圧を表す出力信号を検出手段として表す。
【００３８】
ＶＤＳ（ｎ）とＶｄ（ｎ−１）とからＶｄ（ｎ）を直接計算するために代替の関数を用いて代替の計算ユニットにおいて加算器５１と計算ユニット５２とを組み合わせることが又、可能である。
【００３９】
上記の実施形態は本発明を限定するものではないこと、及び、当業者は、同時提出の特許請求の範囲の権利範囲から逸脱することなく多くの他の実施形態をデザインすることができること、に留意する必要がある。表現“を有する”及び個の表現からの派生語は、請求項に記載した要素又は段階以外の要素又は段階を排除するものではない。要素の単数表現は、そのような要素の複数の存在を排除するものではない。本発明は、幾つかの別個の手段を有するハードウェアにより及び適切にプログラムされたコンピュータにより実施することができる。幾つかの手段を列挙している装置請求項においては、それらの手段の幾つかを、全く同一のハードウェアのアイテムにより実施することができる。互いに異なる従属請求項に列挙されっている特定の手段は、それらの手段の組み合わせを有利に用いることができないことを表すものではない。
【図面の簡単な説明】
【００４０】
【図１】先行技術の駆動回路を示す模式図である。
【図２】本発明に従った液晶表示ドライバ回路を示す模式図である。
【図３】本発明に従った液晶表示駆動回路の実施形態における駆動パルスのタイミングを示すグラフである。
【図４】スイッチ制御部の実施形態を示す模式図である。
【図１】
2005534970.tif 000003
【図２】
2005534970.tif 000004
【図３】
2005534970.tif 000005
【図４】
2005534970.tif 000006
【国際調査報告】
2005534970.tif 000007
2005534970.tif 000008