(57)【要約】不揮発性メモリ（ＮＶＭ）及びダイナミックナノクリスタルメモリ（ＤＮＭ）が共に一つの半導体基板上に統合される。コントロールゲートと、埋め込まれたナノクリスタルまたは不連続な記憶素子を備えるコントロール誘電体が厚さの異なるトンネル誘電体を覆うように形成されて２つのメモリを形成する。ソース及びドレイン領域がトンネル誘電体に隣接する半導体基板の内部に形成される。種々の方法を用いて薄いトンネル酸化物及び厚いトンネル酸化物を最小限のプロセス工程を付加することにより形成することができる。
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【特許請求の範囲】
【請求項１】
第１誘電体、及び第１の複数の別個の記憶素子を備える第１メモリトランジスタと、
前記第１誘電体よりも厚い第２誘電体、及び第２の複数の別個の記憶素子を備える第２メモリトランジスタとを有する半導体装置。
【請求項２】
前記第１誘電体及び前記第２誘電体はトンネル誘電体である請求項１に記載の半導体装置。
【請求項３】
前記第１誘電体は約３５オングストロームよりも薄い請求項１に記載の半導体装置。
【請求項４】
前記第１誘電体は約２０オングストロームよりも薄い請求項３に記載の半導体装置。
【請求項５】
前記第２誘電体は約３５オングストロームよりも厚い請求項１に記載の半導体装置。
【請求項６】
前記第２メモリトランジスタは不揮発性メモリトランジスタとしての特徴を有する請求項１に記載の半導体装置。
【請求項７】
前記第１メモリトランジスタはダイナミックナノクリスタルトランジスタとしての特徴を有する請求項１に記載の半導体装置。
【請求項８】
前記第１の複数の別個の記憶素子及び第２の複数の別個の記憶素子はナノクリスタルである請求項１に記載の半導体装置。
【請求項９】
前記ナノクリスタルはシリコン及びゲルマニウムからなる群から選択される元素からなる請求項８に記載の半導体装置。
【請求項１０】
前記第１メモリトランジスタは、
第１コントロール誘電体と、
第１コントロールゲートと、
第１ソース領域と、
第１ドレイン領域とをさらに有し、及び
前記第２メモリトランジスタは、
第２コントロール誘電体と、
第２コントロールゲートと、
第２ソース領域と、
第２ドレイン領域とをさらに有する請求項１に記載の半導体装置。
【請求項１１】
半導体基板を設ける工程と、
前記半導体基板の第１部分の上方に薄膜誘電体層を形成する工程と、
前記半導体基板の第２部分の上方に前記薄膜誘電体層よりも厚い厚膜誘電体層を形成する工程と、
少なくとも前記薄膜誘電体層の一部及び少なくとも前記厚膜誘電体層の一部の上方に複数の別個の記憶素子を形成する工程とからなる、半導体装置の製造方法。
【請求項１２】
前記薄膜誘電体層及び前記厚膜誘電体層の形成が熱成長により行なわれる請求項１１に記載の方法。
【請求項１３】
第１誘電体層を形成する工程と、
前記第１誘電体層の第１部分を露出させ、かつ、前記第１誘電体層の第２部分をマスク
すべく、フォトレジスト層をパターニングする工程と、
前記第１誘電体層の前記第１部分を除去して前記半導体基板の一部を露出させる工程と、
前記フォトレジスト層を除去する工程と、
前記第１誘電体層の前記第２部分の上方に第２誘電体層を形成して、前記第２誘電体層と前記第１誘電体層の第２部分とにより前記厚膜誘電体層を形成する工程と、
前記第２誘電体層を形成する間に、前記半導体基板の前記一部の上方に前記薄膜誘電体層を形成する工程とをさらに有する、請求項１１に記載の方法。
【請求項１４】
前記薄膜誘電体層の形成及び前記第２誘電体層の形成が熱成長により行なわれる請求項１３に記載の方法。
【請求項１５】
前記半導体基板の第１部分を露出させるようにパターニングされたフォトレジスト層を形成する工程と、
前記半導体基板の前記第１部分に窒素を注入する工程と、
前記パターニングされたフォトレジスト層を除去する工程と、
前記半導体基板の前記第１部分の上方に前記薄膜誘電体層を熱成長させる工程と、
前記薄膜誘電体層を熱成長させる間に前記半導体基板の第２部分を覆うように前記厚膜誘電体層を熱成長させる工程とをさらに有する、請求項１１に記載の方法。
【請求項１６】
前記半導体基板の第２部分を露出させるようにパターニングされたフォトレジスト層を形成する工程と、
前記半導体基板の前記第２部分にフッ素を注入する工程と、
前記パターニングされたフォトレジスト層を除去する工程と、
前記半導体基板の前記第２部分の上方に前記厚膜誘電体層を熱成長させる工程と、
前記厚膜誘電体層を熱成長させる間に前記半導体基板の第１部分の上方に前記薄膜誘電体層を熱成長させる工程とをさらに有する、請求項１１に記載の方法。
【請求項１７】
コントロール誘電体を前記複数の別個の記憶素子の上方に形成する工程と、
コントロールゲートを前記コントロール誘電体の上方に形成する工程と、
第１ソース領域及び第１ドレイン領域を前記薄膜誘電体層に隣接させて形成する工程と、
第２ソース領域及び第２ドレイン領域を前記厚膜誘電体層に隣接させて形成する工程とをさらに有する請求項１１に記載の方法。
【請求項１８】
第１部分及び第２部分を有する半導体基板と、
前記半導体基板の前記第１部分の上方にある第１誘電体層と、
前記第１誘電体層の上方にあるとともに、前記第１誘電体層よりも厚い第２誘電体層内にある第１の複数のナノクリスタルと、
前記第２誘電体層の上方の第１電極と、
前記半導体基板の前記第２部分の上方にあるとともに、前記第１誘電体層よりも厚く、及び前記第２誘電体層よりも薄い第３誘電体層と、
前記第３誘電体層の上方にあるとともに、前記第１誘電体層及び前記第３誘電体層よりも厚い第４誘電体層内にある第２の複数のナノクリスタルとを備える半導体装置。
【請求項１９】
前記第２誘電体と前記第４誘電体はほぼ等しい厚さである請求項１８に記載の半導体装置。
【請求項２０】
前記第１誘電体は約３５オングストロームよりも薄く、かつ、前記第３誘電体は約３５オングストロームよりも厚い請求項１８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリに関する。より詳細には、２つの異なる種類のメモリを利用した集積回路に関する。
【背景技術】
【０００２】
多くの集積回路は、種々の異なる機能を果たして特定の目的を達成することができる。この点においては通常、オンボードのメモリを有するマイクロコンピュータが挙げられる。この点においては、メモリが不揮発性であることが望ましく、不揮発性であることにより電源が遮断されたときに、書き込まれた状態の或る部分が電源が再度印加されるときにも残存している。これは携帯用途及び自動車用途を含む種々の用途にも共通する。この不揮発性メモリを用いる要望に加えて、高速メモリを用いる要望がある。一般的にこれら２つの要望は相反するものとなる。というのは、この目的に対して最も実用的なメモリタイプは異なる態様に形成されるからである。メモリに書き込まれた内容を長期間、例えば１０年間保持する能力を有するものに不揮発性メモリ（ＮＶＭ）がある。しかしながらＮＶＭは書き込まれる能力という点では比較的遅い。比較的速い、ＤＲＡＭなどの他の種類のメモリは不揮発性ではない。ＤＲＡＭはサイズが小さいので有利である。ＳＲＡＭは非常に高速で動作するので特定の用途には望ましいが集積回路上で大面積を占有する。機能的には、ＤＲＡＭ及びＮＶＭを同じ装置上に備えることが望ましい。非常に高速で動作することが要求される特定の用途に対してはＳＲＡＭも考えられる。ＤＲＡＭ及び不揮発性メモリを同じ集積回路上に備えることが難しい原因の一つは、ＤＲＡＭに要求されるプロセスが不揮発性メモリに要求されるものと大きく異なるということである。ＤＲＡＭは主要素子としてキャパシタを含む。このキャパシタはＮＶＭに含まれるプロセスのどれとも異なる独特のプロセスを必要としている。この結果、ＤＲＡＭ及びＮＶＭの両方を同じ装置上に備えることは非常に非経済的であると言われてきた。
【０００３】
このことが非常に非経済的であると言われてきた理由は、ＤＲＡＭ形成を可能にするプロセスをＮＶＭプロセスに付加することにより増えるマスク工程が多くなるからである。不揮発性メモリ及びＤＲＡＭ用の両方のプロセスが必要であるのに加えて、ロジックデバイス用のプロセスも必要となる。不揮発性メモリ及びＤＲＡＭの両方のプロセスが必要であるということは、標準のロジックプロセスに非常に多くのマスク工程を加える必要があるということを意味する。ＮＶＭを形成するために加えられる工程の内のほとんど全ての工程はＤＲＡＭを形成するために加えられる工程とは異なる。従って、ＤＲＡＭと不揮発性メモリを組み合わせると非常に多くの工程を付加することになり、プロセスにコストが掛かり、しかも高い歩留まりを維持するのが難しくなって、結果として非経済化を招く。
【０００４】
従って、不揮発性メモリ及び高速、高密度メモリを同じ集積回路に組み込む際のコストを減らす必要があることが理解されよう。
【発明を実施するための最良の形態】
【０００５】
本発明は実施例を通して示されるが、以下に示す図に限定されるものではない。これらの図においては、同様の参照符号は同様の構成要素を指す。
高密度、高速メモリ及び不揮発性メモリ（ＮＶＭ）を同じ集積回路上に備えることができる能力は、ＤＲＡＭに非常に似た形で動作するように形成することができる或るタイプの不揮発性メモリ構造の特徴を利用することにより実現するものである。この能力は通常のＮＶＭ動作及び保持特性を有するＮＶＭと組み合わせて利用され、両タイプのメモリを実現するために必要なプロセスに最小限の変化しか生じさせない。従って、両タイプのメモリを実現するために必要な付加プロセス数は非常に少ない。高速、高密度メモリは基板
と記憶素子との間の非常に薄くしたトンネル誘電体の厚さを利用する。記憶素子はナノクリスタルであり、このナノクリスタルは非常に薄いトンネル誘電体と組み合わされて高速動作する。
【０００６】
図１には、不揮発性メモリ（ＮＶＭ）領域１２を及びダイナミックナノクリスタルメモリ（ＤＮＭ）領域１４を有する集積回路１０が示される。集積回路１０は基板１６と、このプロセス段階で誘電体１８を備える。誘電体１８は好適には約３０〜３５オングストロームの厚さの酸化シリコンである。この酸化シリコンは非常に高い信頼度の成長酸化物である。基板１６は好適にはシリコンであるが、別の半導体材料とすることもできる。また、基板１６の下層を絶縁層とすることも可能であり、この絶縁層は通常シリコンオンインシュレータ（ＳＯＩ）として知られる基板の中で使用される。誘電体１８は他の材料であっても良く、酸化ハフニウムなどの高ｋ誘電体の内の一つから選択しても良い。誘電体１８はナノクリスタルの集合体の間のリークを小さくするために選択される材料であり、このナノクリスタルの集合体は誘電体及び基板１６を覆う電荷蓄積素子として動作する。
【０００７】
図２には、ＮＶＭ領域１２を覆うパターニングされたフォトレジスト層２０が示される。ＮＶＭ領域１２を覆うがＤＮＭ領域１４は覆わないパターンニングされたフォトレジスト層２０により、ＤＮＭ領域１４を覆う部分の誘電体１８が除去される。フォトレジスト層２０が除去され、誘電体層をＤＮＭ領域１４に成長させて誘電体２２を形成する。誘電体２２には、その上に位置する記憶素子に、及び記憶素子から電荷を高速で転送することができる厚さの材料が選択される。誘電体２２は好適には、約１５オングストロームの厚さの成長酸化物である。しかしながらこの材料は別の材料とすることができ、電荷の高速転送という望ましい特性を実現するために選択される。誘電体２２が成長酸化物である場合、誘電体１８も厚さが約３５〜４０オングストロームと厚くなる。誘電体２２の成長速度は、誘電体１８の増えた厚さに相当する速度よりも速い。なぜなら、誘電体１８はすでに或る厚さを有しており、反応物質がその厚さ分の誘電体を通過しなければならないからである。誘電体２２が誘電体１８とは異なる場合、誘電体１８は、パターン化されたフォトレジスト２０を形成する前にその目一杯の厚さにまで成長させておくことができる。すると、誘電体２２は誘電体１８の厚さを増やすことなく形成することができる。別の選択肢として、誘電体１８は、最初に形成された材料と、その上に誘電体２２の形成中に形成される材料の複合層とすることができる。
【０００８】
誘電体１８，２２の相対的な厚さを実現するためには他の選択肢がある。薄い方の誘電体２２は、酸化物の成長の前に領域１２ではなく、領域１４に窒素を注入し、誘電体２２が誘電体１８よりも遅い速度で成長するようにすることにより形成することができる。この結果、誘電体２２は誘電体１８よりも薄くなる。同様に、酸化物の成長の前に領域１４ではなく、領域１２にフッ素を注入し、誘電体１８が誘電体２２よりも速い速度で成長するようにすることができる。この結果も同様に、誘電体２２は誘電体１８よりも薄くなる。
【０００９】
図４には、ナノクリスタル２４を誘電体１８，２２を覆うように形成した後の集積回路１０が示される。ナノクリスタル２４は高さが約５０オングストロームであり、半球状をしている。これらナノクリスタルは好適には単結晶シリコンから形成される。この場合、これらナノクリスタルは垂直方向には寸法通りには示されていない。実際には誘電体１８の厚さはほぼナノクリスタル２４の高さと同じである。しかしながら、水平方向の寸法に関しては、最終的に複数のナノクリスタルを有するトランジスタを示すことができるように、寸法は図では意図的に小さくしている。
【００１０】
ナノクリスタル２４を形成した後、誘電体２６が図５に示すようにナノクリスタル２４の上方に形成される。また、ゲート導電体２８が誘電体２６の上方に形成される。ゲート
電極２８の厚さは実寸通りには描かれていない。この厚さはほぼ１５００オングストロームである。誘電体２６の厚さは約１００オングストロームである。誘電体２６は好適には酸化物、窒化物及び酸化物（ＯＮＯ）の複合層である。他の代替物を採用することもできる。その場合の代替物としては、導電体２８と基板１６との間の結合を十分に強くし、非常にリークの小さい、高品質膜であることが望ましい。しかしながら、誘電体２６は電荷を通過させるようにはなっていない。
【００１１】
導電体２８、誘電体２６、及び誘電体１８，２２はナノクリスタル２４とともにエッチングされてゲート構造３０，３２を形成する。ゲート構造３０は、誘電体１８の一部から形成されるトンネル誘電体１９、トンネル誘電体１９上のナノクリスタル２４、誘電体２６の一部から形成されるコントロール誘電体２７、及び導電体２８の一部から形成されるコントロールゲート３１を備える。同様に、ゲート構造３２は、誘電体２２の一部から形成されるトンネル誘電体２３、トンネル誘電体２３上のナノクリスタル２４、誘電体２６の一部から形成されるコントロール誘電体２９、及び導電体２８の一部から形成されるコントロールゲート３３を備える。このエッチングプロセスは導電体２８を下方に誘電体２６にまで達するようにエッチングすることにより始まる。この後、誘電体２６、ナノクリスタル２４、誘電体１８及び誘電体２２の残りを所望のゲートパターンに従って除去するためには幾つかの利用可能な技術がある。一つの方法は、誘電体２６のほとんど全てをエッチングして少なくともナノクリスタル２４を露出させ、続いてナノクリスタル２４をエッチングし、そして次に誘電体１８及び２２のエッチングを完了させることである。別の方法は、誘電体２６をナノクリスタル２４が少なくとも一部露出するまでエッチングし、続いてナノクリスタルを酸化することである。ナノクリスタルを酸化した後、誘電体１８の除去だけでなく酸化されたナノクリスタルをも除去するのに有効なエッチング剤を使用してエッチングを再開する。好適な形態においては、誘電体１８及び誘電体２２は共に酸化物であり、従ってこのエッチャントは酸化されたナノクリスタル及び誘電体１８の両方をエッチングするのに非常に有効となる。エッチング剤は酸化物とシリコンとの間で高い選択性を示す。図ではエッチングの深さに対してそのような精度を実現することが難しいように見えるが、実際は、図が実寸通りではないので、ナノクリスタルは図６に示すよりもずっと高い位置に在る。このように、ナノクリスタルを露出させるためには高精度のエッチング深さは要求されない。
【００１２】
図７には、ソース／ドレイン取り出し領域の形成方法が示される。ソース／ドレイン取り出し領域３４，３６はゲート構造３０をマスクとしてイオン注入される。同様に、ソース／ドレイン取り出し領域３８及び４０はゲート構造３２をマスクとして形成される。この例においては、ＮＶＭ領域１２及びＤＮＭ領域１４は同じ工程中に不純物がドープされ、注入される。これらの領域は異なる工程でイオン注入により形成することもできるが、その場合には余分のマスク工程が必要となる。従って、これらの領域が一緒にイオン注入される場合には、領域３４〜４０は同じ導電型となる。通常、この導電型はＮ型であるが、Ｐ型とすることもできる。もう一つ別の実施形態においては、ＮＶＭ領域１２をＮチャネルとし、ＤＮＶ領域１４をＰチャネルとすることができる。このような場合、領域３４及び３６がＮ型であり、領域３８及び４０がＰ型である。領域３８及び４０は領域３４及び３６とは異なる時点でイオン注入される。同様に、さらに別の実施形態においては、ＮＶＭ領域１２をＰチャネルとし、ＤＮＶ領域１４をＮチャネルとすることができる。各々の場合、領域３４〜４０の不純物濃度レベルは比較的低い濃度レベルである。
【００１３】
続いて図８に示すように、サイドウォールスペーサ４２，４４がゲート構造３０の周囲に形成され、そしてサイドウォール領域４６，４８がゲート構造３２の周囲に形成される。サイドウォールスペーサ４２〜４８は、ソース／ドレイン領域５０〜５６に後の工程で比較的高い濃度のイオン注入を行なうためのマスクとして使用される。この場合もやはり、領域３４〜４０が同じ導電型領域である一実施形態においては、サイドウォールスペー
サ４２〜４８をマスクとして使用するイオン注入は同時に行なわれる。これにより領域５０，５２，５４，５６が基板１６に形成される。領域５０，５２，５４，５６は領域３４，３６，３８，４０よりも比較的高いドーピングレベルに形成される。ＤＮＭ領域１４のトランジスタがＮＶＭ領域１２のトランジスタとは異なる導電型である場合、領域５４，５６は領域５０，５２とは異なる時点で形成される。領域１２は領域１４をイオン注入している間はマスクされている。同様に、領域１２をイオン注入している間は領域１４はマスクされている。
【００１４】
領域５０〜５６にイオン注入した後、アニールを含む実質的に余分のプロセスが行なわれ、領域３４〜４０及び領域５０〜５６のイオン注入されたドーパントを活性化させる。結果として得られる構造が図９に示されるが、この構造は、領域１２に設けられ、不揮発性メモリセルであるトランジスタと、領域１４に設けられ、ダイナミックナノクリスタルメモリセルであるトランジスタからなる。この図には、領域３４〜４０がゲート構造３０及びゲート構造３２の下の領域に拡散しているところが示されている。コントロールゲート３１及び３３は同じ厚さである。図にはこれらが異なる厚さとして示されているが、この図の目的は、最終的な高さが２つのトランジスタゲート構造間で実質的に同じであることを示し、また、ゲート導電体３１及び３３の下に在る誘電体の相対的な厚さを示すことにある。実寸通りではない図の別の例として、ソース／ドレインの分離に関するトンネル誘電体２３の厚さが図では非常に誇張されているが、トランジスタを断面で表現する図では別段変わったことではない。
【００１５】
図１〜９に記載されるこのプロセスは、ナノクリスタルを用いるＮＶＭ及び高速かつ高密度メモリの両方を形成するために非常に有効なプロセスである。このプロセスは、ＮＶＭを形成するために必要なマスクにたった一つのマスクを付け加えるのみで実現する。ＤＮＭ用の比較的薄いトンネル誘電体により、書き込みスピードがＤＲＡＭの書き込みスピードと同等レベルになる。非常に薄いトンネル誘電体により、リークが比較的大きくなってＤＮＭは不揮発性メモリとしては有用であるとは考えられない。しかしながら、そのリークの程度はＤＲＡＭのそれよりもずっと小さい。このように、ＤＮＭは確かにリフレッシュを必要とするが、到底ＤＲＡＭのリフレッシュ回数には及ばない程度のものである。例えばＤＲＡＭはリフレッシュされないとするとミリ秒のオーダーの時間でその電荷を失うが、ＤＮＭはその電荷を失うには時間オーダー、或いは、ともすれば日オーダーを要する。ＤＮＭは実際のところＤＲＡＭよりも高密度である。ＤＲＡＭは１トランジスタ及び１キャパシタを必要とするが、ＤＮＭはシングルトランジスタスタックに保存能力を持たせることができる。このようにして、不揮発性メモリと、高速・高密度メモリの両方を単一の集積回路上に備えるという望ましい結果が得られ、たとえあるとしても不揮発性メモリ、または高速・高密度メモリのいずれか一方のみを備える場合のコストに最小のコストを付加するのみで済む。
【００１６】
前述の明細書においては、本発明が特定の実施形態を参照しながら記載されてきた。しかしながらこの技術分野の当業者であれば、下記の請求項に記載されるように、種々の変形及び変更が本発明の技術範囲を逸脱しない範囲で為し得ることが理解できるであろう。従って、明細書及び図が本発明を制限するというよりもむしろ例示的に捉えられるべきであり、そのような変形はすべて本発明の技術範囲に含まれると考えられる。
【００１７】
特典、他の利点、及び問題に対する解決法が特定の実施形態に関してこれまで記載されてきた。しかしながら、特典、利点、問題に対する解決法、及び特典、利点、または解決法が生じる、或いは、一層明確になるようにさせるすべての構成要素（群）は、いかなる、或いは、すべての請求項の不可欠な、必要な、または基本的な特徴、または、要素と解釈されるべきではない。ここで使用されているように、「からなる」、「備える」という用語、またはこれら用語の他のすべての変形は包括的な意味合いで使用されているので、
一連の構成要素を備えるプロセス、方法、製品、または装置は、これらの構成要素のみを含むのではなく、明確に列挙されない、或いは、そのようなプロセス、方法、製品、または装置に固有の他の構成要素を含むことができる。
【００１８】
当業者であれば、図における構成要素が単純化及び明瞭化のために示され、従って必ずしも実寸通りに描かれてはいないことが理解できよう。例えば本発明の実施形態の理解を助けるために、図の構成要素の幾つかの寸法が他の構成要素に比較して誇張されている。
【図面の簡単な説明】
【００１９】
【図１】本発明の好適な実施形態による集積回路を順に示す断面図。
【図２】本発明の好適な実施形態による集積回路を順に示す断面図。
【図３】本発明の好適な実施形態による集積回路を順に示す断面図。
【図４】本発明の好適な実施形態による集積回路を順に示す断面図。
【図５】本発明の好適な実施形態による集積回路を順に示す断面図。
【図６】本発明の好適な実施形態による集積回路を順に示す断面図。
【図７】本発明の好適な実施形態による集積回路を順に示す断面図。
【図８】本発明の好適な実施形態による集積回路を順に示す断面図。
【図９】本発明の好適な実施形態による集積回路を順に示す断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005520318.tif 000011
【国際調査報告】
2005520318.tif 000012
2005520318.tif 000013
2005520318.tif 000014