(57)【要約】  直接逓減受信機（１００）は、入力信号（１０２）を受信するために選択可能な周波数応答性を有する信号フィルタ（１０５）を含む。濾波信号は、可変利得増幅器（１１２）によって増幅され、増幅信号は、入力として、アナログ／ディジタル変換器（１１４）によって受け取られる。アナログ／ディジタル変換器は、濾波信号を表す、一連のディジタル・サンプルを生成する。コントローラ（１１６）は、複数の周波数帯域の各々に対して、一連のディジタル・サンプルから、濾波信号の対応するピーキング比を測定し、測定したピーキング比の関数として信号フィルタの周波数応答性を選択する。信号フィルタは、可調節ハイパス・フィルタ（１０８）および可調節ローパス・フィルタ（１０６）を含むことができる。ローパス・フィルタのカットオフ周波数およびハイパス・フィルタのカットオフ周波数は、複数の周波数帯域の１つ以上において入力信号のレベルを減衰させて、アナログ／ディジタル変換器に渡される信号が入力信号の周波数範囲にわたって、選択したピーキング比閾値と実質的に等しいピーキング比を有するように、選択される。
2005515683.tif 000002
【特許請求の範囲】
【請求項１】
装置において、
受信信号と結合して、濾波信号を生成する信号フィルタであって、前記受信信号の周波数の関数として、選択可能な応答性を有する信号フィルタと、
前記信号フィルタに結合され、前記濾波信号を表す一連のディジタル・サンプルを生成するアナログ／ディジタル変換器と、
前記アナログ／ディジタル変換器に結合され、複数の周波数帯域の各々において、前記一連のディジタル・サンプルから前記濾波信号の対応するピーキング比を測定し、該ピーキング比の関数として、前記信号フィルタの応答性を選択するコントローラとを備える装置。
【請求項２】
請求項１記載の装置において、前記ピーキング比は、ある時間期間において、選択したピーキング閾値を超過するディジタル・サンプルの数を、前記選択したピーキング閾値を超過しないディジタル・サンプルの数で除算した値に等しい、装置。
【請求項３】
請求項１記載の装置において、前記選択したピーキング閾値は、前記ディジタル・サンプルのフル・スケール値よりも３ｄＢ低い、装置。
【請求項４】
請求項１記載の装置において、前記信号フィルタは、直列に接続された可調節ローパス・フィルタおよび可調節ハイパス・フィルタを備えている、装置。
【請求項５】
請求項１記載の装置において、前記信号フィルタは、並列に接続された複数の帯域通過フィルタを備えている、装置。
【請求項６】
請求項１記載の装置において、前記信号フィルタは、直列に接続された複数の可調節帯域消去フィルタを備えている、装置。
【請求項７】
方法において、
選択可能な周波数応答性に従って、受信信号から濾波信号を生成すること、
前記濾波信号を表す一連のディジタル・サンプルを生成すること、
複数の周波数帯域の各々において、前記一連のディジタル・サンプルから、前記濾波信号の対応するピーキング比を測定すること、
前記対応するピーキング比の関数として、前記周波数応答性を選択することを備える方法。
【請求項８】
請求項７記載の方法において、前記ピーキング比は、ある時間期間において、選択したピーキング閾値を超過するディジタル・サンプルの数を、前記選択したピーキング閾値を超過しないディジタル・サンプルの数で除算した値に等しい、方法。
【請求項９】
請求項７記載の方法において、前記選択したピーキング閾値は、前記ディジタル・サンプルのフル・スケール値よりも３ｄＢ低い、方法。
【請求項１０】
請求項７記載の方法において、濾波信号を生成することは、並列の帯域通過フィルタ処理を備える、方法。
【請求項１１】
請求項７記載の方法において、対応するピーキング比を測定することは、前記一連のディジタル・サンプルのヒストグラムを生成することを備える、方法。
【請求項１２】
請求項１１記載の方法であって、前記ヒストグラムのサンプル分布を分析し、前記濾波信号が最適な信号負荷を表すか否かを判定することを更に備える、方法。
【請求項１３】
請求項１１記載の方法であって、前記ヒストグラムのサンプル分布を分析して、マルチチャネル負荷クリッピングが発生するか否かを判定することを更に備える、方法。
【請求項１４】
請求項１１記載の方法であって、前記ヒストグラムのサンプル分布を分析して、連続波（ＣＷ）によってクリッピングが誘発された、最適オンチャネル負荷が発生しているか否かを判定することを更に備える、方法。
【請求項１５】
請求項７記載の方法において、対応するピーキング比を測定することは、ヒストグラム分析を行って、クリッピング係数を決定することを備える、方法。
【請求項１６】
請求項１５記載の方法において、前記クリッピング係数を実質的に以下の式に従って計算する、方法。
【数１】
2005515683.tif 000004
【請求項１７】
請求項７記載の方法において、周波数応答性を選択することは、最高のビット／Ｈｚスペクトルを計算し、周波数応答性に上位および下位過渡オフ周波数を割り当てることを備える、方法。
【請求項１８】
請求項７記載の方法であって、
少なくとも１つの可変利得増幅器の利得を初期化するステップと、
前記対応するピーキング比が、選択したピーキング比閾値に実質的に等しくなるように、前記少なくとも１つの可変利得増幅器の利得を増分することを備える、方法。
【請求項１９】
請求項７記載の方法であって、更に、
前記選択可能な周波数応答性を、前記複数の周波数帯域の１つの帯域通過フィルタとして構成すること、
前記少なくとも１つの可変利得増幅器の増分利得を初期化すること、
前記少なくとも１つの可変利得増幅器の各増分利得毎にピーキング比率を計算し、前記複数の周波数帯域の各々に対して、選択したピーキング比閾値に対応する最高利得設定値を求めること、
前記最高利得設定値が選択した利得閾値を超過する場合、前記複数の周波数帯域の１つにおいて、前記帯域通過フィルタを帯域消去フィルタとして構成することを備える、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、ディジタル通信受信機に関する。更に特定すれば、本発明は、システム周波数範囲から選択した周波数帯域における通信信号の利得調節に関するものであるが、これに限定される訳ではない。
【背景技術】
【０００２】
ディジタル通信受信機におけるアナログ／ディジタル変換器の性能は、単一のアナログ／ディジタル変換器で、多数のキャリア上で情報を搬送する通信信号に対応できる程の十分なサンプリング速度が得られるところまで発展した。多重キャリア信号をアナログ／ディジタル変換器によってサンプリングした後、アナログ／ディジタル変換器からのディジタル・サンプルは、ディジタル的に復調され、多数のキャリアの各々から情報を復元する。復調器のスループットを高めるには、サービス品質（ＱｏＳ）優先による時間多重化フォーマットで、アナログ／ディジタル変換器からのディジタル・サンプルを表現するか、または多数の復調器を実装し、多数のキャリアの各々を同時に復調すればよい。しかしながら、ディジタル受信機のフロント・エンドにおける単一アナログ／ディジタル変換器の利点は、広帯域多重キャリア環境において立ちはだかる難題によって、相殺されてしまっている。
【０００３】
アナログ／ディジタル変換器のダイナミック・レンジは有効ビット桁数(number of bits of precision)によって固定されるが、広帯域多重キャリア信号のダイナミック・レンジは、ハードウエア構成や環境条件と共に変動する場合があり、アナログ／ディジタル変換器のダイナミック・レンジを超過することも頻繁に起こっている。信号がアナログ／ディジタル変換器のダイナミック・レンジを超過すると、クリッピング(clipping)が生ずる。例えば、８ビットのアナログ／ディジタル変換器の入力電圧範囲が−０．５ボルトから＋０．５ボルトである場合、−０．５ボルトから＋０．５ボルトの間に、２５６個のディジタル・サンプルが等しく分散され、アナログ／ディジタル変換器がクリッピング歪みを起こす前にこれらを生成することができる。クリッピングが生ずると、アナログ／ディジタル変換器は、入力信号電圧がアナログ／ディジタル変換器のフル・スケール入力電圧を超過している限り、このフル・スケール入力電圧を表すフル・スケール・コードを生成する。所望の信号がアナログ／ディジタル変換器のフル・スケール入力電圧よりも遥かに低くても、アナログ／ディジタル変換器のフル・スケール入力電圧を超過する干渉信号が所望の信号を遮る可能性がある。これは、干渉信号が異なる周波数帯域にあっても、所望の信号および干渉信号双方がアナログ／ディジタル変換器に渡される通過帯域にある場合には生成される可能性がある。所望の信号が遮られると、部分的または全体的なサービスの停止に至り、これを解決するには、入力信号のレベルをアナログ／ディジタル変換器のフル・スケール入力電圧未満に整合し直すより他にない。以下に、多重キャリア・システムにおける問題および制約の一部を、例としてあげる。
【０００４】
１）全てのキャリアが同じ信号レベルを有するとは限らない。最高信号レベルはアナログ／ディジタル変換器のフル・スケール入力電圧を超えることはできず、最低信号レベルは、アナログ／ディジタル変換器のノイズ・レベルを最小信号対ノイズ比だけ上回ることで、帯域幅システム全体の性能の喪失即ち劣化を回避しなければならない。
【０００５】
２）キャリアは、全てが同じ種類とは限らない。例えば、ＱＰＳＫ、１６ＱＡＭ、および６４ＱＡＭのデータ・オーバー・ケーブル・サービス・インターフェース仕様（ＤＯＣＳＩＳ：Data Over Cable Service Interface Specification）のキャリアが全て、アナログ／ディジタル変換器に渡される帯域幅以内に存在する場合がある。これらのキャリア種は、各々、最小信号対ノイズ要件が別個であり、最大の帯域幅システム性能を持続させるためには、この要件を維持しなければならない。
【０００６】
３）所望の帯域幅において、データ・オーバー・ケーブル・サービス・インターフェースのレンジング・プロトコルの制御に該当しない他のサービスが存在する場合もある。例えば、ビデオ・キャリアは、ＱＰＳＫ、１６ＱＡＭ、および６４ＱＡＭ  ＤＯＣＳＩＳキャリアと共に存在する場合がある。他のサービスが生成する信号は、ＤＯＣＳＩＳレンジング・プロトコルとは無関係であり、アナログ／ディジタル変換を行う前に何らかの形式のフィルタ処理をしなければ、信号が結合し、アナログ／ディジタル変換器のフル・スケール入力を超過する虞れがある。
【０００７】
４）潜入信号(ingress signals)、即ち、未対応機器によって分散ネットワークに挿入される信号を含むスプリアス干渉は、全体的なリンクのシステム制御の範囲外である。潜入信号のために、システムのある地点に永続的なフィルタ処理を設置しなければならないことがあるが、これは現場サービスを呼ばなければ、容易に実行も変更もできることではない。
【０００８】
５）干渉フィルタを受信機の入力に配置するとよいが、これらのフィルタは高価でかさばり、ある量の試行錯誤を行わなければ、プラント特定潜入信号(plant specific ingress signal)およびサービスの種類によっては、かかるフィルタを最適化することは困難である。更に、システム構成が時と共に変化するにつれて、再調節を行わなければならない。
【０００９】
６）ケーブル・テレビジョンのプラント・レベルには、天候による温度変化、および老朽化による回路部品の変化によって生ずるばらつきが起こる。従って、各プラントは、信号レベルを最適に合わせるには、ある量の試行錯誤による調節が必要となる。
【００１０】
７）アナログ／ディジタル変換器のダイナミック・レンジは、有効ビットを追加することによって増大させることができるが、ビットを加えるコストは指数的に増大し、電力消費は、有効ビットを追加する毎に約４倍増加する。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
受信信号の帯域幅は、通例、スーパーヘテロダイン受信機アーキテクチャによって制限され、中間周波数（ＩＦ）帯域幅が固定される。スーパーヘテロダイン・アーキテクチャは信頼性があるが、固定された中間周波数帯域幅は、多重キャリア・システムの個々のレベルの供給に対して帯域幅を最適化する柔軟性に欠ける。スーパーヘテロダイン受信機アーキテクチャを多重切換中間周波数帯域幅に拡張すれば、アナログ／ディジタル変換器に現れる帯域幅を最適化することができるが、この手法には、中間周波数フィルタ自体だけでなく、局部発振器、スイッチ隔離、ロック・タイム(lock time)のための別個の位相ロック・ループ（ＰＬＬ）帯域幅、位相ノイズのトレードオフのために高価な回路が必要となる。かかる受信機のプリント回路ボードの大型化、およびコスト上昇のために、これらは、コスト競争が激しい用途では実用的でない。
【００１２】
直接逓減受信機は、従来のスーパーヘテロダイン受信機内に、余分な中間周波数フィルタを不要とする直接変換ミキサ、局部発振器、およびＩＦ周波数逓減装置を有する。しかしながら、従来の直接逓減受信機は、通例、自動利得制御によってアナログ／ディジタル変換器に渡される復号多重チャネル信号のレベルを制御するので、所望の低レベル信号を、復調に必要な信号レベル未満に低下させるという欠点があり、この信号低下は、信号レベルが高く、所望の低レベル信号の周波数帯域の外側にあるその他のシステムの信号によって強いられる、アナログ／ディジタル変換器の制約に対処するために起きる。
【課題を解決するための手段】
【００１３】
本発明の一態様において、直接逓減受信機は、選択可能な周波数応答性を有し、入力信号を受信する信号フィルタを含む。濾波された信号は、可変利得増幅器によって増幅され、増幅信号は、入力として、アナログ／ディジタル変換器に受け取られる。アナログ／ディジタル変換器は、濾波信号を表す一連のディジタル・サンプルを生成する。コントローラが、複数の周波数帯域の各々について、一連のディジタル・サンプルからの濾波信号の対応するピーキング率を測定し、測定したピーキング比の関数として、信号フィルタの周波数応答性を選択する。本発明の一実施形態では、信号フィルタは、可調節ハイパス・フィルタと、可調節ローパス・フィルタとを含む。ローパス・フィルタのカットオフ周波数およびハイパス・フィルタのカットオフ周波数は、複数の周波数帯域の１つ以上において、入力信号のレベルを減衰し、アナログ／ディジタル変換器に渡される信号が入力信号の周波数範囲全域において選択したピーキング比にほぼ等しいピーキング比を有するように、選択される。
【発明を実施するための最良の形態】
【００１４】
本発明は、限定としてではなく一例として、添付図面に示されており、添付図面では、同様の参照番号は、同様の要素を示す。
当業者は、図面における要素は、簡略化および明確化を目的として図示されており、必ずしも同じ拡縮率で描く必要がないことは認められ得る。例えば、本発明の実施形態の理解を深めるのに役立つように、図面における要素の一部は、その寸法が他の要素に対して誇張されている場合もある。
【００１５】
図１は、本発明の一実施形態に従って、ダイナミック・レンジを最適化した広帯域アナログ／ディジタル変換器を組み込んだ直接逓減受信機１００のブロック図を示す。図１に示すのは、信号入力１０２、帯域通過フィルタ１０４、可調節ローパス・フィルタ１０６および可調節ハイパス・フィルタ１０８から成る信号フィルタ１０５、増幅器１１０、可変利得増幅器１１２、アナログ／ディジタル変換器１１４、コントローラ１１６、直接逓減特定用途集積回路（ＡＳＩＣ）１１８、復調器１２０、クロック生成器１２２、周波数基準１２４、ならびに復元データ１２６である。
【００１６】
帯域通過フィルタ１０４、増幅器１１０、可変利得増幅器１１２、アナログ／ディジタル変換器１１４、直接逓減特定用途集積回路（ＡＳＩＣ）１１８、復調器１２０、クロック生成器１２２、および周波数基準１４は、直接逓減受信機の設計において周知の技術に従って作成し、接続すればよい。あるいは、信号フィルタ１０５は、ローパス、ハイパス、帯域通過、および帯域消去を含む１つ以上のフィルタの様々な組み合わせで作成してもよく、これらを直列、並列、ならびに直列および並列の様々な組み合わせで接続することもできる。信号フィルタ１０５における１つ以上のフィルタは、選択可能な周波数および／または選択可能な利得を有することができる。図１の例では、可調節ローパス・フィルタ１０６は、可調節ハイパス・フィルタ１０８と直列に接続されている。可調節ローパス・フィルタ１０６および可調節ハイパス・フィルタ１０８は、各々、選択可能なカットオフ周波数を有する。１つの可調節ローパス・フィルタ１０６および１つの可調節ハイパス・フィルタ１０８のみが、例示の目的のために示されているが、他の実施形態では、多数の可調節ローパス・フィルタ１０６および可調節ハイパス・フィルタ１０８も用いて本発明を実施することも可能である。コントローラ１１６は、例えば、アナログ／ディジタル変換器１１４、信号フィルタ１０５、および可変利得増幅器１１２に接続されているマイクロプロセッサとすることができる。
【００１７】
動作において、帯域通過フィルタ１０４は、信号入力１０２から、多重キャリア信号のような、システム周波数範囲を有する入力信号を受信する。帯域通過フィルタ１０４は、システム周波数範囲外の信号を減衰する。
【００１８】
可調節ローパス・フィルタ１０６および可調節ハイパス・フィルタ１０８のカットオフ周波数は、最初に、例えば、システム周波数範囲全体を含むように選択される。増幅器１１０および可変利得増幅器１１２は、アナログ／ディジタル変換器１１４に渡される信号のレベルを、選択された閾値レベル、通例では、アナログ／ディジタル変換器１１４のフル・スケール範囲よりも約３ｄＢ下に調節する。アナログ／ディジタル変換器１１４は、入力信号を表す一連のディジタル・サンプルを生成する。
【００１９】
コントローラ１１６は、一連のディジタル・サンプル、またはそのいずれかの部分集合をアナログ／ディジタル変換器１１４から受け取り、選択された時間期間において可能な各アナログ／ディジタル・コード毎にアナログ入力波形を表すために生成されたアナログ／ディジタル・コード数の記録を生成する。時間のような別の変数の特定値について各ビン(bin)に対応するサンプル数に対して、データをカテゴリ即ちビンにソートすることによってデータを表すこの技法を、ヒストグラムと呼ぶ。コントローラ１１６は、システム・スペクトルの各周波数帯域毎に、所望の信号レベルを得るために、信号フィルタ１０５のカットオフ周波数および可変利得増幅器１１２の利得を選択する。例えば、可調節ローパス・フィルタ１０６および可調節ハイパス・フィルタ１０８のカットオフ周波数は、潜入信号のような、強力な望ましくない信号を排除し、アナログ／ディジタル変換器１１４による信号のクリッピングを回避するように調節することができる。
【００２０】
コントローラ１１６は、手動のカットオフ周波数入力を受け入れることもでき、例えば、特定のケーブル・テレビジョン（ＣＡＴＶ）プラントに直接変換受信機を適応させることができる。あるいは、コントローラ１１６は、自動的に動作し、潜入信号や、分散増幅器の利得のばらつきのような変化する条件に適応することによって、現場保守の呼び出しやフィルタの交換を回避することも可能である。
【００２１】
直接逓減特定用途集積回路（ＡＳＩＣ）１１６は、例えば、既知の技法に従って作成したディジタル信号処理ＡＳＩＣとすることができ、多重キャリア信号のシステムのディジタル・ドメイン表現に埋め込まれている特定の所望のキャリア周波数をベースバンド周波数に変換する、必要な周波数変換を実行する。次いで、ベースバンド信号は、通例では、ディジタル的にパルス整形され、位相減捻(phase de-rotate)された後に、復調器１２０に送出される。復調器１２０は、復調データ１２６を復元し、出力として生成する。周波数基準１２４は、クロック生成器１２２に、安定した周波数標準を与える。クロック生成器１２２は、復調器１２０、直接逓減ＡＳＩＣ１１８、およびアナログ／ディジタル変換器１１４を互いに同期させるために用いる、マスタ・クロックおよびクロック派生物を供給する。直接ディジタル周波数逓減装置の別の設計を用いて、当技術分野において周知の技術に従って本発明を実施することも可能である。
【００２２】
図２は、図１の直接逓減受信機内の種々の地点における典型的な多重キャリア・システムについて一連の周波数帯域幅プロットを示す。プロット２０２は、５つの連続波（ＣＷ）潜入信号および１８の１６−直交振幅変調（１６ＱＡＭ）キャリアを含む入力信号のシステム・スペクトルの一例を示す。プロット２０２に示すように、連続波（ＣＷ）信号の振幅は、１６ＱＡＭキャリアの振幅よりも高く、２０ｄＢよりも多い。
【００２３】
プロット２０４は、信号入力１０２において受信した入力信号の帯域幅を示し、これは、プロット２０２に示したシステム・スペクトルの帯域幅と同一である。
プロット２０６は、帯域通過フィルタ１０４によって出力されて生成した帯域通過濾波信号の帯域幅を示す。帯域通過フィルタ１０４はシステム・スペクトルの周波数範囲外の信号を減衰させるので、帯域通過濾波信号の帯域幅は、プロット２０４におけるシステム・スペクトルのそれと同一である。
【００２４】
プロット２０８は、可調節ローパス・フィルタ１０６によって出力されて生成した、ローパス濾波信号の帯域幅を示す。この例では、システム・スペクトルの上端には干渉信号がないので、可調節ローパス・フィルタ１０６の上限周波数は低下せず、その結果、出力信号の帯域幅は、なおもプロット２０６に示したそれとほぼ同一である。
【００２５】
プロット２１０は、可調節ハイパス・フィルタ１０８によって出力されて生成した、ハイパス濾波信号の帯域幅を示す。可調節ハイパス・フィルタ１０８の下限周波数は、プロット２０２におけるシステム・スペクトルの周波数範囲の下端において、潜入信号の振幅を減衰するように選択される。多数の可調節ローパス・フィルタ１０６および可調節ハイパス・フィルタ１０８（図示せず）を用いて、システム周波数範囲内の１つ以上の周波通帯域において追加の減衰を与えてもよい。
【００２６】
コントローラ１１６は、種々の技法を用いて、信号フィルタ１０５のカットオフ周波数を選択することができ、その１つを図３に示す。
図３は、図１の直接逓減受信機について、関連するシステム・レベル・スペクトルにおいてピーキングを識別する二進検索アルゴリズムを示す一連のスペクトル・プロットを示す。プロット３０２において、システム周波数範囲全域を、最初に、「不合格」と宣告する。即ち、信号フィルタ１０５に何の調節も行わないと、クリッピングが生ずる。
【００２７】
プロット３０４において、システム周波数範囲を半分３０４Ａおよび３０４Ｂに分割する。コントローラ１１６は、クリッピングを検出するために再度各半分３０４Ａおよび３０４Ｂをチェックし、ヒストグラム・データに基づいて、コントローラ１１６は、システム周波数範囲の上半分を「合格」と宣告し、下位周波数範囲を「不合格」と宣告する。
【００２８】
プロット３０６において、システム周波数範囲の「不合格」の半分を再度半分３０６Ａおよび３０６Ｂに分割する。この例では、両方の半分３０６Ａおよび３０６Ｂにおいてクリッピングが検出される。両半分３０６Ａおよび３０６Ｂは、コントローラ１１６によって、「不合格」と宣告される。
【００２９】
プロット３０８において、半分３０６Ａおよび３０６Ｂの各々を更に、部分３０８Ａ、３０８Ｂ、３０８Ｃ、および３０８Ｄに分割し、コントローラは、ヒストグラム・データに基づいて、部分３０８Ｂおよび３０８Ｃを「不合格」と宣告する。
【００３０】
プロット３１０において、部分３０８Ｂおよび３０８Ｃは更に、部分３１０Ａ、３１０Ｂ、３１０Ｃ、および３１０Ｄに分割される。部分３０８Ｂおよび３０８Ｃは「不合格」、一方部分３１０Ａおよび３１０Ｄは「合格」とコントローラ１１６によって判断される。周波数帯域を更に分割するプロセスは、帯域通過応答の周波数選択性の分解能に達するまで繰り返すことができる。この例では、周波数選択性は、ローパス１０６およびハイパス・フィルタ１０８の周波数応答性の重畳である。
【００３１】
プロット３１２において、「不合格」の最低周波数領域３１２Ａの周波数下端、および「不合格」の最高周波数範囲３１２Ｂの周波数上端を特定し、コントローラ１１６はそれを入力として受け取り、ローパス・フィルタ１０６およびハイパス・フィルタ１０８のカットオフ周波数をそれぞれ設定する。
【００３２】
帯域幅の半分割を補償するために、利得をラインアップにおいて変化させることができる。即ち、帯域幅を半分に切断することによって、１つの「不合格」帯域を分割し、２つの「合格」帯域を得ることが可能な場合がある。
【００３３】
図３Ａは、帯域幅の半分割を補償する二進検索アルゴリズムのフローチャート３００を示す。フローチャート３００は、予めシステム利得を３ｄＢ上げるように調節するか、またはＰOを同じファクタだけ調節することによって、ピーキング測定の前に、スペクトル・カバレッジの各半分を補償し、帯域幅が同じだけ収縮または増大する際にピーキング・イベントの相対的比較を維持するように実施するとよい。
【００３４】
ステップ３５２は、フローチャート３００の開始点である。
ステップ３５４において、スペクトルを測定し、「合格」および「不合格」部分を判定する。
【００３５】
ステップ３５６において、測定データが「合格」の場合、制御はステップ３７２に移行する。それ以外の場合、制御はステップ３５８に移行する。
ステップ３５８において、最初の測定が行われている場合、制御はステップ３６０に移行する。それ以外の場合、制御はステップ３６４に移行する。
【００３６】
ステップ３６０において、二進検索データを添付し、メモリに格納する。
ステップ３６２において、周波数二進検索を繰り返し、制御はステップ３５４に戻る。
ステップ３６４において、最後の周波数繰り返しからの測定値を呼び出す。
【００３７】
ステップ３６６において、直前の測定値が「不合格」であり、今回の測定値が全て「合格」である場合、制御はステップ３６８に移行する。それ以外の場合、制御はステップ３６２に移行する。
【００３８】
ステップ３６８において、測定結果を、複合パワー放出(composite power issue)として記録する。
ステップ３７０において、直前の繰り返しの変数を次のように調節する。
【００３９】
１）システム利得を３ｄＢ低下させる。
２）直前のフィルタ帯域幅を復元する。
３）格納されている二進検索データをメモリからクリアする。次いで、制御はステップ３６２に移行する。
【００４０】
ステップ３７２において、二進検索データを添付し、メモリに格納する。
ステップ３７４において、二進検索を終了する。
ステップ３７６は、フローチャート３００の終了点である。
【００４１】
図３Ａのフローチャート３００に図示した方法は、過剰な信号レベルを減衰させるため、またはシステム周波数範囲の各周波数帯域における潜入信号のような干渉を隔離するためにも用いることができる。この例では、システム周波数範囲の１つの部分だけを使用不可能として示したが、図３Ａに示す方法は、多数の使用可能および使用不可能な部分を発見するためにも同様に用いることができる。次いで、コントローラ１１６は、クリッピングを含まずに、システム周波数範囲全域にわたって、アナログ／ディジタル変換器１１４の入力において、多重チャネル・システムの所望のキャリアに対して信号対ノイズ比を最大に高めるように、信号フィルタ１０５のカットオフ周波数を選択することができる。
【００４２】
図４は、図１に直接逓減受信機について、アナログ／ディジタル変換器の出力コード・データ集合の可能な状況に対する一連のヒストグラムを示す。可能な全アナログ／変換器コードの範囲をＡＤＣワード境界ｘとして規定する。アナログ／変換器コードは、ビンに区分されるが、分解能は、アナログ／ディジタルの出力コードよりも高いことが好ましい。ビンは、可能なアナログ／ディジタル変換器の出力コードｘの範囲におけるエネルギの相対的割合を示すために用いられる。例えば、ＰOを所望の動作ピーク・コード・ビンと定義し、ＰAを許容可能な動作ピーク・コード・ビンと定義し、Ｐ+/-1を上／下内部四分儀ビンと定義し、Ｐ+/-2を上／下外部四分儀ビンと定義し、Ｐ+/-を上／下内部および外部四分儀ビンの上／下合計と定義する。これらのビン定義は、ビン比率の分析に用いられ、アナログ／ディジタル変換器１１４のピーキングの様子(peaking performance)を時間の関数として評価する。この例では、５つのビンを用いるが、特定の用途に合わせるためには、他の数のビンを使用することも可能である。ＰOおよびＰAは、最大アナログ／ディジタル変換器ワード境界に対するアナログ／ディジタル変換器の動作点の選択した部分集合として、当技術分野では周知である。ＰOおよびＰAは、受信機が所与のビット・エラー率（ＢＥＲ）の性能で信号を復調できることを確保するように選択される。ＰOおよびＰAの典型的な値は、アナログ／ディジタル変換器のワード境界よりも約３ないし１０ｄＢ下の範囲で選択されるが、特定の用途および要求ＢＥＲ性能に合わせるためには、他の値も使用可能である。ヒストグラムの境界を規定する追加のビンＰ+/-1およびＰ+/-2は、例えば、残りのアナログ／ディジタル変換器ワード境界のビン空間Ｐ+/-の等分布分割(evenly distributed split)とすることができ、ＰOおよびＰAの予測される通常最適動作ビンの外側に位置するアナログ／ディジタル変換器コードの範囲として定義することができる。
【００４３】
以下のヒストグラムは、典型的なアナログ／ディジタル変換器の入力データ分布の例であり、本発明のヒストグラム・ピーキング識別方法によって分析することができる。ヒストグラム分析方法の説明は、アナログ／ディジタル変換器の入力データ分布の各々に対して行う。
【００４４】
ヒストグラム４０２は、最適化したマルチチャネル・アナログ／ディジタル変換器の入力負荷に対するアナログ／ディジタル変換器の出力コード・ヒストグラムを示す。クリッピングの最適ＰOおよび許容ＰAがこの例では生成し、全てのアナログ／ディジタル変換器の出力値ｘは、ユーザが定義した許容動作ピーキング・ビンＰA以内にある。ＰAを超過したか否か判定するための計算は、図５の適応化アルゴリズム・ブロック５６０において行われる。適応化アルゴリズム・ブロック５６０では、個々のアナログ／ディジタル変換器の出力を、各々、全てを含むアナログ／ディジタル変換器のコード・データ集合ｘと比較し、ステップ５２２Ａにおいて、所望の許容閾値ＰAよりも上にあるピークの数のカウント（＃Ｐ）を判定し、ステップ５２２Ｂにおいて、所望の許容閾値ＰAよりも下にある非ピークの数のカウント（＃ＮＰ）を判定する。ステップ５２２Ａにおけるカウント＃Ｐおよびステップ５２２Ｂにおけるカウント＃ＮＰの双方は、アナログ／ディジタル変換器の出力コードｘの全範囲にわたって時間の関数として行われ、従って、前述のようなヒストグラムの分析を表す。次いで、ステップ５２４において、アナログ／ディジタル変換器の出力データ範囲ｘにおける＃Ｐの＃ＮＰに対する比率として、ピーキング・イベントの割合（％Ｐ）を計算する。次に、ステップ５２６において、ピーキング・イベントの割合（％Ｐ）を許容可能なピーキングの割合（％ＰA）と比較し、ＡＤＣ信号は最適かまたは非最適か判定を行う。許容可能ピーキングの割合（％ＰA）は、許容可能なアナログ／ディジタル変換器のコード出力の、アナログ／ディジタル変換器のフル・スケール・ダイナミック・レンジに対する正規化した比率として定義される。３ｄＢのＰA境界を確立した一般的な場合では、１０ＬＯＧ［１／２］の絶対値が３ｄＢであり、これが５０％のアナログ／ディジタル変換器の負荷を表すので、％ＰA＝５０％となる。％ＰAが計算した％ＰAよりも大きい場合、ステップ５３４においてシステムは非ピーキング環境にあり、自走(free run)することが許可されると見なされ、ステップ５３６において、成功した分析時間枠を、後に更に長い複合分析時間を可能にするために分析可能なレコードとして記録する。この時間および複合％Ｐ結果のより長い分析枠は、通信リンクの統計的分析に用いることができ、従って、更に最適化および信頼性に基づくシステム設計のトレードオフに用いることができる。
【００４５】
ヒストグラム４０４は、アナログ／ディジタル変換器のマルチチャネル負荷クリッピングを示す。マルチチャネル負荷クリッピングは、ＡＤＣクリッピングであり、広帯域アナログ／ディジタル変換器の既定のＰA閾値を周期的に超過する所望のシステム信号の印加によって発生する。この例では、アナログ／ディジタル変換器の入力信号は、ＰAの制限を超えて拡散し、アナログ／ディジタル変換器は過負荷状態で動作していることを示す。尚、ヒストグラムの全体的な分布は、ヒストグラム４０２の同じ分布形状に未だ類似しており、最大数のサンプルが生成したアナログ／ディジタル変換器のワード境界によって制限されるだけであることを注記しておく。ワード境界に対応するビンを太い線で示す。ヒストグラム４０４および４０２の類似性は、アナログ／ディジタル変換器の入力以前のシステム利得は高過ぎるので、調節してＰA制限以内のアナログ／ディジタル変換器データに合うようにしなければならないことを暗示している。この状態は、図６のヒストグラム分析アルゴリズムのステップ６２６を適用することによって、定量的に求めることができる。ステップ６２６では、入力として、生のアナログ／ディジタル変換器のデータ出力コードを受ける。これらのコードから、ステップ６２６において、ＰOPを計算する。これは、最適なコード・ビンの生成回数ＰOの、先に定義した望ましくない生成ビンＰ+/-＝Ｐ+/-1＋Ｐ+/-2の和に対する比として定義される。値を解析して種々のビン種別ＰA，ＰO，Ｐ+/-、Ｐ+/-1およびＰ+/-2に分類することは、ステップ６０６において実行される。ここでは、生のアナログ／ディジタル変換器のコード値を収集し、そのビン定義に従ってソートする。次に、後の分析に用いる周波数下限ｆL、周波数上限ｆH、および利得設定値に対する適切なデバイス設定値と共に、この比をメモリにセーブする。次に、ステップ６２８において、生のビンのソートしたアナログ／ディジタル変換器のデータを、ＰCビン比率計算部に渡し、Ｐ+/-2の＋／−１に対する比を計算する。次に、得られた比率ＰCを比較機能に適用し、どの種類のピーキングが存在するかについての尤度を判定する。ＰC＜＜１とステップ６３０で評価された場合、アナログ／ディジタル変換器は、Ｐ+/-1四分儀にアナログ／ディジタル変換器データの分布を多く有するように思われ、連続波（ＣＷ）信号６３２または他のいずれかのピーキング・イベントが存在することを暗示している可能性がある。一方、ステップ６２８において計算されステップ６３４において比較されてＰC＞＞１となった場合、ヒストグラム内にあるエネルギーの殆どが外部四分儀Ｐ+/-2に分布しており、連続波（ＣＷ）干渉信号による可能性が高いと推論することができる。この場合も、どの種類のピーキング・イベントが存在するかを定量化し、適切な処置を講ずるために、以下の追加の計算を行うとよい。１）アナログ／ディジタル変換器のワード境界の最大出力コードに対応するＰ+2ビンを検査し、当該コードの生成回数ＢMAX2を録取する。２）ＢMAX2ビンよりも下で、隣接するアナログ／ディジタル変換器ビンＢMAX12を検査する。３）ＢMAX2のＢMAX12に対する比を計算する。比が１に近い場合、ピーキング・イベントは連続波（ＣＷ）ピーキング・イベントに帰せられると考えられる。何故なら、連続波（ＣＷ）ピーキングは、通例、ＢMAXビンにおける最大生成数に比較的近いレベルで、多数の隣接するコードに分布するからである。比が１よりもかなり大きい場合、即ち、２倍以上の場合、ピーキング干渉は、マルチチャネル負荷、およびアナログ／ディジタル変換器の入力前の利得が高すぎることに帰せられると考えられ、ＢMAXビンにおける大きな数値は、実際には、アナログ／ディジタル変換器のワード境界よりも上でより多くの時間が費やされたことによる。４）この分析は、Ｐ-2四分儀にも実行することができ、相当する結果が得られるはずである。尚、この例では、ヒストグラム４０４の端のエッジでは、最外側の２つのＡＤＣワード境界ビンのみに追加のアナログ／デジタル変換器のコードが集まっているはずであり、ヒストグラム４０６に示されるような、連続波（ＣＷ）型ピーキングを呈する「緊密な」分布ではなく、インパルス関数の様相を呈することを注記しておく。インパルスと「緊密な」分布との間のこれらの差を前述の計算において利用し、ピーキング・イベントが連続波（ＣＷ）またはチャネル負荷問題か否か識別する。
【００４６】
ヒストグラム４０６は、最適化したオンチャネル負荷(on-channel load)を、連続波（ＣＷ）干渉によって混入したクリッピングと共に示す。この例では、多重キャリア入力信号のディジタル・サンプル値は、選択したピーキング閾値以内にあるが、連続波（ＣＷ）干渉を搬送する潜入信号によって、ディジタル・サンプル値の範囲が、ディジタル／アナログ変換器のフル・スケール入力値付近の数まで増大している。この場合も、前述のヒストグラム分析を行えば、最も可能性が高いピーキング干渉の種類を特定することができる。
【００４７】
ヒストグラム４０８は、オンチャネル負荷クリッピングと、連続波（ＣＷ）干渉によって混入したクリッピングの双方を示す。この例では、ディジタル・サンプル値は、選択したピーキング閾値を超過し、アナログ／ディジタル変換器のフル・スケール入力値付近まで数が増大している。この場合も、前述のヒストグラム分析を行えば、最も可能性が高いピーキング干渉の種類を特定することができる。
【００４８】
ピーキング比を得るには、アナログ／ディジタル変換器から２つのビンへのディジタル・サンプル、即ち、非ピーキング・サンプルおよびピーキング・サンプルを計数する。ピーキング・サンプルの値は、選択したピーキング閾値、例えば、アナログ／ディジタル変換器が生成するディジタル・サンプルのフル・スケール値よりも約３ｄＢ低い値以上である。非ピーキング・サンプルの値は、選択したピーキング閾値未満である。次いで、２つのビンに経時的にピーキング・サンプルを計数させる。ピーキング比を計算するには、ピーキング・サンプル・ビンの内容を、非ピーキング・サンプル・ビンの内容で除算すればよい。ピーキング比は、信号フィルタの周波数応答性、および可変利得増幅器の利得を調節するために用いられる。
【００４９】
図５は、図４のヒストグラムを分析することによって、アナログ／ディジタル変換器の帯域幅を最適化する方法のフローチャートを示す。
ステップ５０２は、フローチャート５００の開始点である。
【００５０】
ステップ５０４において、ローパス・フィルタ１０６のカットオフ周波数およびハイパス・フィルタ１０８のカットオフ周波数を初期化し、システムの周波数範囲全体を通す。
ステップ５０６において、カットオフ周波数の手動入力が選択されたなら、制御は５０８に移行する。その他の場合、制御はステップ５２０に移行する。
【００５１】
ステップ５０８において、可調節ローパス・フィルタ１０６および可調節ハイパス・フィルタ１０８のカットオフ周波数を手入力する。
ステップ５１０において、手で入力した値を設定し、アナログ／ディジタル変換器はディジタル・サンプルを生成し始める。
【００５２】
ステップ５１２において、ピーキング・ステータスの監視が選択されたなら、制御はステップ５１６に移行する。それ以外の場合、制御はステップ５１４に移行する。
ステップ５１４において、アナログ／ディジタル変換は、手入力したフィルタのカットオフ周波数で継続する。
【００５３】
ステップ５１６において、自動適応化モードが選択されたなら、制御はステップ５２０に移行する。それ以外の場合、制御はステップ５１８に移行する。
ステップ５１８において、生のアナログ／ディジタル変換器のデータを分析し、対応するピーキング比を測定し、システム周波数範囲における各周波数帯域毎に記録する。別の実施形態では、ピーキング比が、選択したピーキング比閾値よりも大きい場合、必要に応じて手動モードを出て適応化モードに入ることもできる。あるいは、システム・オペレータが過剰なピークを観察して、自動モードを開始することもできる。また、ステップ５１８では、入力として、生のアナログ／ディジタル変換器のデータ５７０、選択したピーク閾値５７２、および単位時間５７４毎の許容ピーキングも受ける。
【００５４】
ステップ５２０は、自動適応化モードの開始点である。
ステップ５２２において、ステップ５１８で説明したように、ディジタル・サンプルを計数して、ピーキング・ビンおよび非ピーキング・ビンに入れる。
【００５５】
ステップ５２４において、ピーキング・ビンの内容を非ピーキング・ビンで除算することによって、ピーキング比を計算する。
ステップ５２６において、ピーキング比が、選択したピーキング比閾値以下の場合、制御は５３４に移行する。それ以外の場合、制御はステップ５２８に移行する。
【００５６】
ステップ５２８において、可調節フィルタに新たなカットオフ周波数を計算し選択する。カットオフ周波数の計算の一例については、図６のフローチャート６００を参照しながら説明する。
【００５７】
ステップ５３０において、適応フィルタを、最小利得設定時において、その最高周波数選択性に設定してもなおピーキングが存在する場合、制御はステップ５３２に移行する。あるいは、アルゴリズムを手動で終了することができる。それ以外の場合、制御はステップ５２０に戻る。
【００５８】
ステップ５３２において、エラー・フラグを生成する。これは、システム応答のレベル上昇を警告するために用いることができる。エラー・フラグは、周波数配置適応化アルゴリズムでは、許容可能なピーキング動作点に集束できないことを示す。これは、適応フィルタを最高の周波数選択性に設定し、最小利得設定値に達し、これ以上の周波数選択性および／または利得調節が不可能になってもなおピーキングが存在し、別の処置を講ずるために、システムのレベル上昇の診断を警告しなければならなくなったことを暗示する。
【００５９】
ステップ５３４において、アナログ／ディジタル変換は、現在選択されているフィルタ・カットオフ周波数で継続する。
ステップ５３６において、成功フラグを、ステップ５２４で計算したピーキング比と共に記録する。
【００６０】
ステップ５３７はフローチャート５００の終了点である。
図６は、図５のフローチャートに対して、可調節フィルタのカットオフ周波数を選択する方法のフローチャートを示し、システムのピーキングの様子(performance)を定量化するための生のアナログ／ディジタル・データのヒストグラム分析方法を含む。
【００６１】
ステップ６０２は、フローチャート６００の開始点である。
ステップ６０４において、図３および図３Ａを参照して説明したような二進検索モードを実行することによって、可調節フィルタのカットオフ周波数を選択する。
【００６２】
ステップ６０６において、アナログ／ディジタル変換器からディジタル・サンプルを収集し、計数してビンに入れ、図４を参照して説明したようなヒストグラム分析を実行する。
【００６３】
ステップ６０８において、ステップ５２４を参照して先に説明したように、各ビン毎にピーキング比を計算し、各ビンの対応するピーキング比閾値と比較する。
ステップ６１０において、各ビンのピーキング比を、対応するピーキング比閾値と比較する。
【００６４】
ステップ６１２において、全てのピーキング比が対応するピーキング比閾値を超過する場合、制御はステップ６２４に移行する。それ以外の場合、制御はステップ６１４に移行する。
【００６５】
ステップ６１４において、連続自己発見モードが選択された場合、制御はステップ６０４に戻る。それ以外の場合、制御はステップ６１６に移行する。
ステップ６１６において、システム周波数範囲の各部分は、ピーキング比が選択されたピーキング比閾値未満であれば「合格」と識別され、ピーキング比が選択されたピーキング比閾値以上であれば「不合格」と識別され、識別が行われなかったならば「不明」と識別される。その「不明」の識別は、システム・スペクトル特性がピーキング環境と関係するように、二進検索アルゴリズムを要求してその全てのシステム・スペクトルの識別を完了する前に終了する場合をカバーするためになされる。「不明」という分類は、包括的簿記法の一部であり、何も推定せず全てを分類するシステム・スペクトルの部分を記述し、上位コントローラによって行われ得る意志決定プロセスに備える。
【００６６】
ステップ６１８において、最高ビット／Ｈｚスペクトルを計算し、次いで可調節フィルタの上位および下位カットオフ周波数を選択する。最高ビット／Ｈｚは、スペクトル二進検索によって求めた、隣接しない使用可能な周波数帯域の各々の信号対ノイズ性能およびスペクトル帯域幅を結合した測定基準(metric)であり、過度なピーキングを生ずることなく、単一のアナログ／ディジタル変換器によって用いることができる。最高ビット／Ｈｚは、任意の帯域幅が対応することができる最大スループットを選択するために用いられる。ビット／Ｈｚ／信号対ノイズ計算の一例は、あるピーキング・イベントによって分離され、アナログ／ディジタル変換器が用いることができない２つの隣接しない帯域幅スパンを比較することである。帯域幅が同一であり、対応可能な信号対ノイズも同一であると仮定すると、ビット／Ｈｚ効率には差が見られず、ビット／Ｈｚスループット効率も同一である。従って、スループット性能を犠牲にすることなく、いずれのスペクトル部分も使用することができる。しかしながら、多くの可能な状況の単純な例として、隣接しない帯域幅スパンの一方のノイズ・フロア(noise floor)が他方よりも３ｄＢ高い場合、変調キャリアによって対応することができるビット／Ｈｚの複雑度は半分となる。即ち、１６ＱＡＭは１６個の一意のシンボルを有し、３２ＱＡＭは３２個の一意のシンボルを有するので、３２ＱＡＭのコンスタレーションは、同じレベルのビット・エラー・レート（ＢＥＲ）性能に対して、１６ＱＡＭのコンスタレーションよりも、同じスペクトル空間において複雑度および情報が２倍となる。この場合、選択する通信チャネルは、２倍のスループットに対応可能な、ノイズ・フロアが低い方のスペクトル部分となる。
【００６７】
ステップ６２０において、選択したカットオフ周波数を、可調節フィルタに設定し、可変利得増幅器のために利得を選択する。次いで、制御は、ステップ６２２を介して、図５のステップ５２０における自動適応化モードに戻り、スペクトル・ピーキング・チェックを行い、ステップ５２２、５２４、５２６、５３６、および５３７によって、スペクトルが使用可能であることを検証する。
【００６８】
ステップ６２２において、制御は、ステップ５２０の自動適応化モードに戻る。
ステップ６２４において、可調節フィルタの現在選択されているカットオフ周波数に対して、「合格」および「不合格」スペクトル・スライスを記録し、制御はステップ６１８に移行する。
【００６９】
ステップ６２６において、ステップ６０６からの、ステップ６２４で記録したビン計数値からＰOPを計算する。ＰOPは、図５の適応化アルゴリズム以外の別の可能な経路であり、掲示的なピーキング挙動の収集を可能とするが、周波数および／または利得調節値を用いて、後の分析のためにＰOP結果を記録する以外の補正処置を講ずることを必ずしも既定しない。
【００７０】
ステップ６２８において、次の式に従って、先に説明したように、図４に示したヒストグラム・データからクリッピング・カウントＰCを計算する。
【００７１】
【数１】
2005515683.tif 000003
ステップ６３０において、クリッピング・カウントＰCが１よりも遥かに小さい場合、制御はステップ６３２に移行する。それ以外の場合、制御はステップ６３６に移行する。
【００７２】
ステップ６３２において、連続波（ＣＷ）潜入信号による可能性があるクリッピングは、Ｐ±1ビンに存在する可能性があり、制御はステップ６３４に移行する。
ステップ６３４において、クリッピング・カウントＰCが１よりも遥かに大きい場合、制御はステップ６３８に移行する。それ以外の場合、制御はステップ６３６に移行する。
【００７３】
ステップ６３６において、穏やかなクリッピングを示し、制御はステップ６２４に移行する。
ステップ６３８において、厳しいクリッピングを示し、制御はステップ６２４に移行する。
【００７４】
直列に接続された可調節ローパスおよびハイパス・フィルタを備える信号フィルタ、および前述のカットオフ周波数を選択する方法の代わりとして、複数の帯域通過フィルタを並列に接続することによって、選択可能な周波数応答性を有する信号フィルタを作成することができる。帯域通過フィルタの各々は、システム周波数範囲全域において帯域通過フィルタの周波数応答性を制御するために用いられる、選択可能な利得を有する。
【００７５】
図７は、本発明の一実施形態に従って並列帯域通過フィルタを組み込み、ダイナミック・レンジを最適化した、広帯域アナログ／ディジタル変換器のブロック図を示す。図７に示すのは、信号入力７０２、直列帯域通過フィルタ７０４、並列帯域通過フィルタ７０６、可変利得増幅器７０８、加算増幅器７１０、アナログ／ディジタル変換器７１２、ディジタル・サンプル出力７１４、およびコントローラ７１６である。帯域通過フィルタ７０４および７０６、増幅器７０８および７１０、ならびにアナログ／ディジタル変換器７１２は、周知であり広く入手可能な部品である。
【００７６】
図７の構成において、信号入力７０２に導入された入力信号は、帯域通過フィルタにかけられ、直列帯域通過フィルタ７０４によって帯域外信号を除去する。直列帯域通過フィルタ７０４からの帯域通過信号は、並列帯域通過フィルタ７０６の各々によって、入力として受け取られる。並列帯域通過フィルタ７０６は、例えば、櫛型フィルタとすればよい。並列帯域通過フィルタ７０６の各々の帯域幅は、特定の用途および部品数制約に合わせるように選択すればよい。並列帯域通過フィルタは、隣接する周波数帯域を有し、システム周波数範囲全域を完全にカバーすることが望ましい。
【００７７】
並列帯域通過フィルタ７０６の出力は、それぞれ、可変利得増幅器７０８によって増幅される。可変利得増幅器７０８の各々は、対応する並列帯域通過フィルタ７０６の利得を選択するために、別個の利得制御を行う。別の実施形態では、並列帯域通過フィルタ７０６は、帯域通過フィルタの上限および下限周波数を選択する周波数制御７０７を含む。周波数制御７０７は、例えば、広い周波数範囲をカバーするために必要な帯域通過フィルタ数を削減するように実施することができる。例えば、入力信号の広い周波数範囲のピーク振幅にばらつきが殆どない場合、数個の帯域通過フィルタを櫛型フィルタ構成で用いる代わりに、単一の帯域通過フィルタを有しても、広い周波数範囲をカバーすることができる。
【００７８】
加算増幅器７１０は、可変利得増幅器７０８の出力を加算し、その和は、アナログ／ディジタル変換器７１２によって入力として受け取られる。加算増幅器７１０は、可変利得増幅器７０８の数に比例する加算信号を正規化する倍率を含むことができる。アナログ／ディジタル変換器７１２は、加算増幅器７１０から加算信号を受け、ディジタル・サンプル７１４を生成する。
【００７９】
コントローラ７１６は、入力として、ディジタル・サンプル７１４を受け取り、可変利得増幅器７０８の各々の利得を調節する。コントローラ７１６によって実施可能な、可変利得増幅器７０８の各々の利得を選択する方法の一例を図８に示す。
【００８０】
図８は、本発明の一実施形態に従って、並列帯域通過フィルタの各々の利得を選択する方法のフローチャート８００を示す。
ステップ８０２は、フローチャート８００の開始点である。
【００８１】
ステップ８０４において、可変利得増幅器７０８の利得を、初期値の０、またはその他のいずれかの都合の良い値に設定する。
ステップ８０６において、可変利得増幅器７０８の１つの利得を徐々に増加させる。各利得設定値毎に、前述のように、ディジタル・サンプルからピーキング比を計算する。ピーキング比が選択したピーキング比閾値に等しくなるまで、利得設定値を増加させる。特定の用途に合わせるために望ましければ、可変利得増幅器７０８の各々のピーキング比を計算するために、別個に選択したピーキング比閾値を用いてもよい。
【００８２】
ステップ８０８において、選択したピーキング比閾値に対応する利得設定値を格納し、利得を初期値にリセットする。
ステップ８１０において、可変利得増幅器７０８の全てに利得設定値を決定した場合、制御はステップ８１２に移行する。それ以外の場合、制御はステップ８０６に移行する。
【００８３】
ステップ８１２において、可変利得増幅器７０８の各々の利得設定値を、対応する格納値に設定する。すると、加算増幅器７１０から得られる出力は、現行のＣＡＴＶプラント条件に対して選択したピーキング比閾値にほぼ等しいピーキング比を有する。
【００８４】
ステップ８１４は、フローチャート８０の終了点である。
本発明の別の実施形態では、信号フィルタを作成する際、複数の帯域消去フィルタを直列に接続して、アナログ／ディジタル変換器の出力にクリッピングを生ずる可能性のある、システム周波数範囲の部分における周波数応答性を抑制する。選択した周波数帯域のみを通過させる帯域通過フィルタとは対照的に、帯域消去フィルタは、選択した周波数帯域以外全てを通過させる。しかしながら、帯域通過フィルタと同様、帯域消去フィルタは、直列接続したローパス・フィルタおよびハイパス・フィルタで作成することができる。帯域消去フィルタは、従って、単にローパス・フィルタおよびハイパス・フィルタの通過帯域が重複するように、カットオフ周波数を調節することによって、帯域通過フィルタとしても構成することができる。
【００８５】
図９は、本発明の更に別の実施形態に従って直列帯域消去フィルタを組み込んだ広帯域アナログ／ディジタル変換器のブロック図を示す。図９に示すのは、信号入力９０２、直列帯域通過フィルタ９０４、直列帯域消去フィルタ９０６、９０８、および９１０、可変利得増幅器９１２、アナログ／ディジタル変換器９１４、ディジタル・サンプル出力９１６、ならびにコントローラ９１８である。直列帯域通過フィルタ９０４、帯域消去フィルタ９０６、９０８、および９１０、可変利得増幅器９１２、ならびにアナログ／ディジタル変換器９１４は、周知で広く利用可能な部品である。この例では、３つの帯域消去フィルタを図示しているが、特定の用途に合わせるためには、異なる数の帯域消去フィルタを用いてもよい。
【００８６】
図９の構成において、信号入力９０２に導入された入力信号は、直列帯域通過フィルタ９０４によって、帯域通過フィルタ処理され、帯域外信号が除去される。直列帯域通過フィルタ９０４が生成した帯域通過信号は、直列帯域消去フィルタ９０６、９０８、および９１０によって入力として受け取られる。直列帯域消去フィルタ９０６、９０８、および９１０の各々は、例えば、図７を参照して説明したように、可調節ローパス・フィルタおよび可調節ハイパス・フィルタによって作成することができる。直列帯域消去フィルタ９１０の出力は、可変利得増幅器９１２によって増幅される。アナログ／ディジタル変換器９１４は、ディジタル・サンプル９１６を生成する。
【００８７】
コントローラ９１８は、入力として、ディジタル・サンプル９１６を受け取り、直列帯域消去フィルタ９０６、９０８、および９１０の各々の帯域消去周波数を調節する。コントローラ９１８によって実施することができる、直列帯域消去フィルタ９０７、９０８、および９１０の各々の帯域消去周波数を選択する方法の一例を、図１０のフローチャートに示す。
【００８８】
図１０は、本発明の一実施形態に従って、直列帯域消去フィルタ９０７、９０８、および９１０の各々の帯域消去周波数を選択する方法のフローチャート１０００を示す。
ステップ１００２は、フローチャート１０００の開始点である。
【００８９】
ステップ１００４において、直列帯域消去フィルタ９０６、９０８、９１０を、システム周波数範囲の一部を通過させる帯域通過フィルタとして構成し、可変利得増幅器９１２の利得を、初期値の０またはその他のいずれかの都合の良い値に設定する。例えば、直列帯域消去フィルタ９０６、９０８、および９１０の各々は、システム周波数範囲の１／１０の帯域幅、およびシステムの周波数範囲の下端から開始する下位カットオフ周波数を有する帯域通過フィルタとして構成することができる。
【００９０】
ステップ１００６において、前述のように、可変利得増幅器の利得を徐々に増加させながら、ディジタル・サンプルからピーキング比を計算する。各利得設定値毎に、選択したピーキング比閾値に達するまで、前述のように、ディジタル・サンプルからピーキング比を計算する。特定の用途に合わせるために望ましければ、システム周波数範囲の各部分に対してピーキング比を計算するために、別個に選択したピーキング比閾値を用いてもよい。
【００９１】
ステップ１００８において、選択したピーキング比閾値に対応する可変利得増幅器の利得設定値を格納し、利得を初期値にリセットし、システム周波数範囲の次に隣接する部分を通過させるように直列帯域消去フィルタ９０６、９０８、および９１０のカットオフ周波数を調節する。
【００９２】
ステップ１０１０において、選択したピーキング比閾値に対応する可変利得増幅器９１２の利得設定値をシステムの周波数帯域全体に対して決定したなら、制御はステップ１０１２に移行する。それ以外の場合、制御はステップ１００６に移行する。
【００９３】
ステップ１０１２において、可変利得増幅器９１２の格納した利得設定値の各々を比較して、最高の格納利得値を求める。これは、最低の信号レベルを有するシステム周波数帯域の部分に対応する。
【００９４】
ステップ１０１４において、最高の格納利得設定値の他の格納利得設定値のいずれかに対する比率が、選択した閾値、例えば、１０ｄＢを超過した場合、制御はステップ１０１６に移行する。それ以外の場合、制御はステップ１０１８に移行する。
【００９５】
ステップ１０１６において、帯域消去フィルタの１つを、システム周波数帯域の対応する部分の帯域消去フィルタとして構成する。こうして、クリッピングの原因となる信号を含むシステム周波数帯域の各部分が、アナログ／ディジタル変換器９１４に達するのを防止することができる。例えば、直列帯域通過フィルタ９０４と同様の帯域通過フィルタのように、いずれの未使用の帯域消去フィルタでも構成することができる。次に、可変利得増幅器９１２を、残りの中で最低の格納利得設定値に設定する。すると、可変利得増幅器９１２の出力は、現行のプラント条件に対して選択したピーキング比閾値にほぼ等しいピーキング比を有することになる。
【００９６】
ステップ１０８は、フローチャート１０００の終了点である。
前述のダイナミック・レンジを最適化した広帯域アナログ／ディジタル変換器は、ケーブル・テレビジョン・プラント全域において既に実施されている同じハードウエア設計およびコントローラの機能を用いて複製することができ、多数のケーブル・テレビジョン・プラントにわたって、変化する要件および条件に自動的に適応することができる。
【００９７】
先に説明したフローチャートの例は、特定の順序で実行される特定のステップを参照しながら示したが、別の実施形態では、これらのステップを組み合わせたり、細分割したり、順序を変えてもよく、その場合も特許請求の範囲から逸脱する訳ではない。この中で特に指示しない限り、ステップの順序および集合化は本発明の限定とはならない。
【００９８】
以上、ここに開示した発明は、その具体的な実施形態および用途に沿って説明したが、具体的に記載した以外でも、先の教示に従って、特許請求の範囲に既定した主旨および範囲内で本発明を実施するために、本発明のその他の変更、変形、および構成を行うことも可能である。
【図面の簡単な説明】
【００９９】
【図１】本発明の一実施形態に従ってダイナミック・レンジを最適化した広帯域アナログ／ディジタル変換器を組み込んだ直接逓減受信機を示すブロック図。
【図２】図１の直接逓減受信機内の種々の地点における、典型的な多重キャリア・システムについて、一連のスペクトル・プロットを示す図。
【図３】図１の直接逓減受信機について、関連するシステム・レベル・スペクトルにおけるピーキング識別二進検索アルゴリズムを示す一連のスペクトル・プロット。
【図３Ａ】帯域幅半減を補償する二進検索アルゴリズムを示すフローチャート。
【図４】図１の直接逓減受信機について、アナログ／ディジタル変換器の出力コード・データ集合に可能な状況についての一連のヒストグラム。
【図５】図４のヒストグラムを分析することによって、アナログ／ディジタル変換器の帯域幅を最適化する方法を示すフローチャート。
【図６】システムのピーキング性能を定量化するための生のアナログ／ディジタル・データのヒストグラム分析方法を含み、可調節フィルタにカットオフ周波数を図５のフローチャートのために選択する方法を示すフローチャート。
【図７】本発明の一実施形態による並列帯域通過フィルタを組み込み、ダイナミック・レンジを最適化した広帯域アナログ／ディジタル変換器を示すブロック図。
【図８】図７の並列帯域通過フィルタの各々の利得を選択する方法を示すフローチャート。
【図９】本発明の別の実施形態に従って、直列帯域消去フィルタを組み込んだ広帯域アナログ／ディジタル変換器を示すブロック図。
【図１０】本発明の一実施形態に従って、図９の直列帯域消去フィルタの各々の帯域消去周波数を選択する方法を示すフローチャート。
【図１】
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【図２】
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【図３】
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【図３Ａ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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