(57)【要約】少なくとも１つの超小型電子ダイをヒートスプレッダー上に固着し封止する超小型電子パッケージの形成技術であって、超小型電子パッケージコアをヒートスプレッダーに当接させ、超小型電子ダイを超小型電子パッケージコアの少なくとも１つの開口内に収容する。封止後、ビルドアップ層を形成して超小型電子ダイと電気的に接続する。
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【特許請求の範囲】
【請求項１】
ヒートシンクと、
活性表面及びヒートシンクに隣接する裏側表面を有する少なくとも１つの超小型電子ダイと、
ヒートシンク及び超小型電子ダイの活性表面上の封止材料とより成る超小型電子パッケージ。
【請求項２】
封止材料の上側表面上にビルドアップ層をさらに備えた請求項１の超小型電子パッケージ。
【請求項３】
ビルドアップ層は、封止材料の上側表面上の少なくとも１つの導電トレースより成り、少なくとも１つの導電トレースの一部は封止材料を貫通して少なくとも１つの超小型電子ダイの活性表面と接触する請求項２の超小型電子パッケージ。
【請求項４】
ビルドアップ層はさらに、封止材料の上側表面及び少なくとも１つの導電トレースの少なくとも一部の上の少なくとも１つの誘電層と、少なくとも１つの誘電層を貫通して少なくとも１つの導電トレースと接触する少なくとも１つの第２の導電トレースとを有する請求項３の超小型電子パッケージ。
【請求項５】
少なくとも１つの超小型電子ダイとヒートシンクとの間の熱伝導性の接着層をさらに備えた請求項１の超小型電子パッケージ。
【請求項６】
ヒートシンクを設け、
少なくとも１つの超小型電子ダイをその裏側表面がヒートシンクに隣接するように配置し、
封止材料を少なくとも１つの超小型電子ダイとヒートシンクの上に配設するステップより成る超小型電子パッケージの形成方法。
【請求項７】
封止材料の上側表面上にビルドアップ層を形成するステップをさらに含む請求項６の方法。
【請求項８】
ビルドアップ層の形成ステップは、封止材料の上側表面から少なくとも１つの超小型電子ダイの活性表面へ延びる少なくとも１つのビアを形成し、少なくとも１つの導電トレースを封止材料の上側表面上に配設するステップより成り、少なくとも１つの導電トレースの一部は少なくとも１つのビアを貫通して少なくとも１つの超小型電子ダイの活性表面と接触する請求項７の方法。
【請求項９】
封止材料の上側表面の少なくとも一部と、少なくとも１つの導電トレースとの上に少なくとも１つの誘電層を設け、誘電層にビアを形成し、誘電層上に少なくとも１つの第２の導電トレースを形成するステップをさらに含み、少なくとも１つの第２の導電トレースの一部は少なくとも１つの誘電層を貫通して少なくとも１つの導電トレースと接触する請求項８の方法。
【請求項１０】
ヒートシンクと、
第１の表面及びその反対側の第２の表面を有し、少なくとも１つの開口が第１の表面から第２の表面へ貫通し、第２の表面がヒートシンクと当接する超小型電子パッケージコアと、
少なくとも１つの超小型電子パッケージコアの開口内にあってヒートシンクと隣接し、活性表面を有する少なくとも１つの超小型電子ダイと、
超小型電子ダイの上及び少なくとも１つの超小型電子パッケージコアの開口の一部の内部の封止材料とより成る超小型電子パッケージ。
【請求項１１】
封止材料の上側表面上にビルドアップ層をさらに備えた請求項１０の超小型電子パッケージ。
【請求項１２】
ビルドアップ層は、封止材料の上側表面上の少なくとも１つの導電トレースより成り、少なくとも１つの導電トレースの一部は封止材料を貫通して少なくとも１つの超小型電子ダイの活性表面と接触する請求項１１の超小型電子パッケージ。
【請求項１３】
ビルドアップ層はさらに、封止材料の上側表面及び少なくとも１つの導電トレースの少なくとも一部の上の少なくとも１つの誘電層と、少なくとも１つの誘電層を貫通して少なくとも１つの導電トレースと接触する少なくとも１つの第２の導電トレースとを有する請求項１２の超小型電子パッケージ。
【請求項１４】
封止材料は超小型電子パッケージコアの第１の表面を覆う請求項１１の超小型電子パッケージ。
【請求項１５】
超小型電子パッケージコアの厚さは少なくとも１つの超小型電子ダイの厚さより大きい請求項１０の超小型電子パッケージ。
【請求項１６】
超小型電子パッケージコアは、ビスマレイミドトリアジン樹脂系材料、ＦＲ４材料、ポリイミド、セラミック及び金属より成る群から選択される材料である請求項１０の超小型電子パッケージ。
【請求項１７】
少なくとも１つの超小型電子ダイとヒートシンクとの間の熱伝導性の接着層をさらに備えた請求項１０の超小型電子パッケージ。
【請求項１８】
超小型電子パッケージの製造方法であって、
ヒートシンクを設け、
少なくとも１つの超小型電子ダイをその裏側表面がヒートシンクに隣接するように配置し、
少なくとも１つの開口が第１の表面から第２の表面へ貫通し、少なくとも１つの超小型電子ダイが少なくとも１つの超小型電子パッケージの開口内に位置する超小型電子パッケージコアをヒートシンクに当接させ、
封止材料を少なくとも１つの超小型電子ダイの上及び少なくとも１つの超小型電子パッケージコアの開口の一部の内部に配置するステップより成る超小型電子パッケージの製造方法。
【請求項１９】
封止材料の上側表面上にビルドアップ層を形成するステップをさらに含む請求項１８の方法。
【請求項２０】
ビルドアップ層の形成ステップは、封止材料の上側表面から少なくとも１つの超小型電子ダイの活性表面へ延びる少なくとも１つのビアを形成し、少なくとも１つの導電トレースを封止材料の上側表面上に配設するステップより成り、少なくとも１つの導電トレースの一部は少なくとも１つのビアを貫通して少なくとも１つの超小型電子ダイの活性表面と接触する請求項１９の方法。
【請求項２１】
封止材料の上側表面の少なくとも一部と、少なくとも１つの導電トレースとの上に少なくとも１つの誘電層を設け、誘電層にビアを形成し、誘電層上に少なくとも１つの第２の導電トレースを形成するステップをさらに含み、少なくとも１つの第２の導電トレースの一部は少なくとも１つの誘電層を貫通して少なくとも１つの導電トレースと接触する請求項２０の方法。
【請求項２２】
封止材料を少なくとも１つの超小型電子ダイと少なくとも１つの超小型電子パッケージコアの開口の一部の内部に配設するステップは、封止材料を少なくとも１つの超小型電子ダイ、少なくとも１つの超小型電子パッケージコアの開口の一部の内部及び超小型電子パッケージコアの第１の表面上に配設するステップより成る請求項１８の方法。
【請求項２３】
超小型電子パッケージコアをヒートシンクに当接させるステップは、少なくとも１つの超小型電子ダイより厚い超小型電子パッケージコアをヒートシンクに当接させるステップより成る請求項２２の方法。
【請求項２４】
封止材料を少なくとも１つの超小型電子ダイと少なくとも１つの超小型電子パッケージコアの開口の一部の内部に配設するステップは、封止材料を少なくとも１つの超小型電子ダイ、少なくとも１つの超小型電子パッケージコアの開口の一部の内部及び超小型電子パッケージコアの第１の表面上に配設するステップより成る請求項２３の方法。
【請求項２５】
少なくとも１つの超小型電子ダイの上に厚さが均一な封止材料を形成する超小型電子パッケージコア上の封止材料の一部を除去するステップをさらに含む請求項２４の方法。
【請求項２６】
封止材料の上側表面上にビルドアップ層を形成するステップをさらに含む請求項２５の方法。
【請求項２７】
ビルドアップ層の形成ステップは、封止材料の上側表面から少なくとも１つの超小型電子ダイの活性表面へ延びる少なくとも１つのビアを形成し、少なくとも１つの導電トレースを封止材料の上側表面上に配設するステップより成り、少なくとも１つの導電トレースの一部は少なくとも１つのビアを貫通して少なくとも１つの超小型電子ダイの活性表面と接触する請求項２６の方法。
【請求項２８】
封止材料の上側表面の少なくとも一部と、少なくとも１つの導電トレースとの上に少なくとも１つの誘電層を設け、誘電層にビアを形成し、誘電層上に少なくとも１つの第２の導電トレースを形成するステップをさらに含み、少なくとも１つの第２の導電トレースの一部は少なくとも１つの誘電層を貫通して少なくとも１つの導電トレースと接触する請求項２７の方法。
【発明の詳細な説明】
【発明の背景】
【０００１】
【技術分野】
【０００２】
本発明は、超小型電子パッケージの製造装置及びプロセスに関し、さらに詳細には、少なくとも１つの超小型電子ダイをヒートスプレッダーに固着して封止する製造技術に関する。
【技術の状態】
【０００３】
集積回路コンポーネントのさらなる高性能化、低コスト化及び微小化並びに集積回路の実装高密度化は、コンピューター業界が現在も挑戦を継続中の課題である。これらの課題が達成されるにつれて、超小型電子ダイはますます小型化される。もちろん、実装密度を増加するという課題を達成するには、超小型電子ダイパッケージ全体の大きさを超小型電子ダイそれ自体のサイズに等しいかそれよりわずかに大きく（約１０％乃至３０％）する必要がある。かかる超小型電子ダイの実装は、「チップスケールパッケージング」または「ＣＳＰ」と呼ばれる。
【０００４】
図２７に示すように、本当のＣＳＰでは、超小型電子ダイ２０２の活性表面２０４上に直接ビルドアップ層を形成する。ビルドアップ層は、超小型電子ダイの活性表面２０４上に位置する誘電層２０６を含む。導電トレース２０８を、各導電トレース２０８の一部が活性表面２０４上の少なくとも１つのコンタクト２１２に接触するように誘電層２０６上に形成する。外部コンポーネント（図示せず）と接触させるための半田ボールまたは導電ピンのような外部コンタクトを、少なくとも１つの導電トレース２０８と電気的に接触するように形成する。図２７は、誘電層２０６上の半田マスク材２１６に取囲まれた半田ボール２１４のような外部コンタクトを示す。しかしながら、このような本当のＣＳＰでは、一般的に、超小型電子ダイの活性表面２０４により提供される表面領域から、ある特定タイプの超小型電子ダイ（例えば、論理回路）の外部コンポーネント（図示せず）への接触に必要な全ての外部コンタクトに十分な表面が得られない。
【０００５】
実質的に剛性材料より成る基板または実質的に可撓性材料より成るフレキシブルコンポーネントのような介在物により、表面積をさらに増加することができる。図２８に示す基板の介在物２２２は、その第１の表面２２６に超小型電子ダイ２２４が小さな半田ボール２２８を介して電気的接触関係に固着されている。小さな半田ボール２２８は、超小型電子ダイ２２４上のコンタクト２３２と、基板の介在物の第１の表面２２６上の導電トレース２３４との間を延びる。導電トレース２３４は、基板の介在物２２２を貫通するビア２４２により介在物２２２の第２の表面２３８上のボンディングパッド２３６と個別に電気的接触関係にある。外部コンタクト２４４（半田ボールとして示す）はボンディングパッド２３６上に形成される。外部コンタクト２４４は、超小型電子ダイ２２４と外部の電気システム（図示せず）との間の電気的接続に利用される。
【０００６】
基板の介在物２２２を使用するには、幾つかの処理ステップが必要である。これらの処理ステップはパッケージコストの増加要因である。さらに、小さな半田ボール２２８を使用してもクラウディングの問題が生じ、これが小さな半田ボール２２８間の短絡を惹き起し、また、汚染を防止し機械的安定性を与えるために超小型電子ダイ２２４と基板介在物２２２の間にアンダーフィル材料を挿入するのを難しくする。さらに、現在のパッケージは、基板の介在物２２２が厚いため将来の超小型電子ダイ２２４の電力搬送条件を満足せず、介在物の厚みによりランド側キャパシターのインダクタンスが過大になる。
【０００７】
図２９に示すフレキシブルコンポーネント介在物２５２では、超小型電子ダイ２５６の活性表面２５４が接着層２６２によりフレキシブルコンポーネント介在物２５２の第１の表面２５８に固着されている。超小型電子ダイ２５６は封止材料２６４により封止されている。フレキシブルコンポーネント介在物２５２には、レーザーアブレイションにより、超小型電子ダイの活性表面２５４上のコンタクト２６６及びフレキシブルコンポーネント介在物２５２内にある所定の金属パッド２６８へ延びる開口が形成されている。フレキシブルコンポーネント介在物２５２の第２の表面２７２上及び開口内には、導電性材料の層が形成されている。導電性材料の層は、標準のフォトマスク／エッチングを用いたパターン形成により、導電ビア２７４及び導電トレース２７６を形成する。導電トレース２７６（導電トレース２７６の近くの半田マスク材料２８２により取囲まれる半田ボール２４８として示す）上には外部コンタクトが形成されている。
【０００８】
フレキシブルコンポーネント介在物２５２を使用するには、その介在物２５２を形成する接着材料層が必要であり、その介在物２５２を超小型電子ダイ２５６に接着しなければならない。これらの接着プロセスは比較的面倒で、パッケージコストを増加させる。さらに、その結果得られるパッケージは信頼性が低いことが判明している。
【０００９】
従って、上述の問題点を解消するには、ＣＳＰに用いるトレースを形成するためのさらなる表面領域を提供する新しい装置及び技術を開発されると有利である。
【図示実施例の詳細な説明】
【００１０】
以下の詳細な説明において、本発明の特定の実施例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されている。本発明の実施例は多種多様であるが、それらは必ずしも相互に排他的なものではないことを理解されたい。例えば、１つの実施例について述べた特定の特徴部分、構造または特性は、本発明の思想及び範囲から逸脱しない限り他の実施例において具現化され得る。さらに、各実施例の個々の構成要素の配置及び構成は本発明の思想及び範囲から逸脱しない限り変更可能であることを理解されたい。従って、以下の詳細な説明は限定の意味で捉えるべきではなく、本発明の範囲は、頭書の特許請求の範囲をこの範囲に当然備わるべきである均等物の全範囲と共に正しく解釈することにより決定される。添付図面において、同じ参照番号は同一または類似の機能部分を指すものである。
【００１１】
本発明は、少なくとも１つの超小型電子ダイをヒートスプレッダー上に固着して封止する超小型電子パッケージ製造技術を包含する。本発明はさらに、ヒートスプレッダーと当接する超小型パッケージコアを含むが、超小型電子ダイは超小型電子パッケージコアの少なくとも１つの開口内にあって、封止材料が超小型電子ダイを該開口内に固定する。封止後、ビルドアップ層を形成して、超小型電子ダイとの電気的接続を行うことができる。
【００１２】
図１−４は、超小型電子構造の製造ステップを示す。図１に示すように、実質的に平坦なヒートシンク１０２を用意する。ヒートシンク１０２は、好ましくは、高い熱伝導性材料より成り、それには、銅、銅合金、モリブデン、モリブデン合金、アルミニウム、アルミニウム合金等のような金属が含まれるが、それらに限定されない。ヒートスプレッダー１０２に用いる材料には、ＡｌＳｉＣ、ＡｌＮなどのような熱伝導性セラミック材料が含まれるが、それらに限定されない。さらに、ヒートスプレッダー１０２は、ヒートシンク内の単一ヒートパイプまたは複数の小型ヒートパイプのようなさらに複雑なデバイスでもよいことを理解されたい。
【００１３】
図２に示すように、好ましくは熱伝導性の接着層１０４をヒートシンク１０２上にパターン形成する。接着層１０４は、銀または窒化アルミニウムのような熱伝導性粒状物質を充填した樹脂またはエポキシ材料より成る。接着層１０４は、融点が低い金属または金属合金（例えば半田材料）などでもよい。
【００１４】
図３に示すように、少なくとも１つの超小型電子ダイ１０６の裏側表面１１０を接着層１０４上に配置して、ダイをヒートシンク１０２に固着する。接着層１０４は、超小型電子ダイ１０６と大体同じサイズにパターン形成するのが好ましい。超小型電子ダイ１０６は、論理デバイス（ＣＰＵ）、メモリー（ＤＲＡＭ、ＳＲＡＭ、ＳＤＲＡＭなど）、コントローラー（チップセット）、キャパシター、抵抗、インダクターなどを含む（これらに限定されない）任意公知の能動または受動超小型電子デバイスでよい。超小型電子ダイ１０６は、使用前に動作不良のダイをなくするために電気的及び／またはその他の方法でテストするのが好ましい。
【００１５】
図４に示すように、超小型電子ダイ１０６及びヒートスプレッダー１０２上には、プラスチック、樹脂、エポキシ、エラストマー（例えばゴム状）材料のような誘電封止材料１０８を付着させる。誘電封止材料１０８は、充填して実質的に平坦な上側表面１２０を形成するために十分な粘性を有するものを選択する必要がある。
【００１６】
図５−１１は、超小型電子構造の別の製造実施例を示す。図５に示すように、実質的に平坦なヒートシンク１０２を用意する。図６に示すように、ヒートシンク１０２上に、好ましくは熱伝導性の接着層１０４をパターン形成する。図７に示すように、接着層１０４上に少なくとも１つの超小型電子ダイ１０６の裏側表面１１０を配置して、それをヒートシンク１０２に固着させる。
【００１７】
図８−９は、本発明の超小型電子装置の製造に用いる超小型電子パッケージコア１１２を示す。超小型電子パッケージコア１１２は、実質的に平坦な材料より成るのが好ましい。超小型電子パッケージコア１１２の製造に用いる材料は、ビスマレイミドトリアジン「ＢＴ」樹脂系積層材料、ＦＲ４積層材料（難燃性ガラス／エポキシ材料）、種々のポリミド積層材料、セラミック材料など、及び銅のような金属材料などが含まれるが、これらに限定されない。超小型電子パッケージコア１１２は、第１の表面１１６から反対側の第２の表面１１８へ貫通する少なくとも１つの開口１１４を有する。図９に示すように、開口１１４は、矩形／正方形１１４ａ、角が丸まった矩形／正方形１１４ｂ及び円形１１４ｃを含む（それらに限定されない）任意の形状及びサイズでよい。開口１１４のサイズ及び形状に対する唯一の制約は、後述するように、対応する超小型電子ダイを収容するに適当なサイズ及び形状でなければならないことである。
【００１８】
図１０に示すように、超小型電子パッケージの第２の表面１１８をヒートスプレッダー１０２上に配置する。開口１１４は、その中に超小型電子ダイ１０６が収まるように位置決めする。図１１に示すように、その後で、誘電封止材料１０８を、超小型電子ダイ１０６の上に（その活性表面１２４を覆うように）、また、超小型電子パッケージコアの上に（その第１の表面１１６を覆うように）、さらに超小型電子ダイ１０６により占有されない開口１１４の部分（図１０を参照）の上に付着させる。誘電封止材料１０８は、超小型電子パッケージコア１１２内に超小型電子ダイ１０６を固定し、後でビルドアップ層を形成するための表面領域を提供する。
【００１９】
図１２は、誘電封止材料１０８により超小型電子パッケージ１１２内に封止された１つの超小型電子ダイ１０６を示す。超小型電子にダイ１０６はもちろん、活性表面１２４上に複数の電気コンタクト１２２を有する。これらの電気コンタクト１２２は、超小型電子ダイ１０６内の回路（図示せず）に電気的に接続されている。図示を簡潔にするために、ただ４つの電気的コンタクト１２２を示す。
【００２０】
図１３に示すように、その後、超小型電子ダイの活性表面１２４を覆う誘電封止材料１０８に複数のビア１２６を形成する。これら複数のビア１２６はレーザー穿孔により形成するのが好ましいが、光リソグラフィーを含む（これに限定されない）当該技術分野で公知の任意の方法により形成可能である。
【００２１】
図１４に示すように、誘電封止材料の上側表面１２０上に複数の導電トレース１２８を形成するが、各導電トレース１２８の一部が複数のビア１２６（図１３を参照）の少なくとも１つの内部へ延びてそれと電気的接触するようにする。複数の導電トレース１２８は、銅、アルミニウム及びそれらの合金のような任意の利用可能な導電性材料で形成できる。
【００２２】
複数の導電トレース１２８は、準付加めっき(semi-additive plating)及び光リソグラフィーを含む（これらに限定されない）任意公知の方法により形成可能である。実施例の準付加めっき法では、誘電封止材料１０８上にスパッタリングかまたは無電気めっきにより付着させた金属のような種層を付着させることができる。その後、種層上にレジスト層をパターン形成した後、銅のような金属層を、パターン形成レジスト層の開いた領域により露出された種層上に電解めっきする。パターン形成レジスト層を除去し、金属層がめっきされていない種層部分をエッチングにより除去する。複数の導電トレース１２８を形成する他の方法も当業者にとって明らかであろう。
【００２３】
図１５に示すように、エポキシ樹脂、ポリイミド、ビスベンゾシクロブテンなどのような誘電層１３２を複数の導電トレース１２８及び誘電封止材料１０８上に形成する。誘電層１３２の形成は、膜積層、スピンコーティング、ロールコーティング及びスプレーオン付着を含む（これらに限定されない）任意公知のプロセスにより行うことができる。本発明の誘電層は、Ibiden U.S.A. Corp., Santa Clara, California, U.S.A.及びAjinomoto U.S.A., Inc., Paramus, New   Jersey, U.S.A.から市販されている充填エポキシ樹脂であるのが好ましい。
【００２４】
図１６に示すように、その後、誘電層１３２に複数の第２のビア１３４を形成する。複数の第２のビア１３４はレーザー穿孔により形成するのが好ましいが、当該技術分野で知られた任意の方法で用いてもよい。
【００２５】
複数の導電トレース１２８が複数の第２のビア１３４を適当な位置に配置できない場合、またはそれらの経路の選択に制約があって電力搬送、インピーダンス制御及びクロストーク最小化のような重要な電気的性能条件が満たされない場合、導電トレースの他の部分を複数の第２のビア１３４の内部及び誘電層１３２の上に形成してその上に別の誘電層を形成し、図１４−１６に述べたように、複数の別のビアを誘電層に形成する。誘電層の形成及び導電トレースの形成は、ビアが適当な位置に来て電気的性能条件が満足されるまで繰り返し行うことができる。従って、単一の導電トレースの部分をその複数の部分により形成し、種々の誘電層上に位置させることができる。
【００２６】
第２の複数の導電トレース１３６を形成し、第２の各導電トレース１３６の一部が複数の第２のビア１３２の少なくとも１つの内部に延びるようにしてもよい。図１７に示すように、第２の複数の導電トレース１３６はそれぞれ、ランディングパッド１３８（境界を破線１４０で示すトレース上の拡大領域）を含む。
【００２７】
第２の複数の導電トレース１３６及びランディングパッド１３８を形成すると、それらを、外部コンポーネント（図示せず）と接続するために、半田バンプ、半田ボール、半田ピンなどのような導電性配線構造の形成に使用できる。例えば、図１８に示すように、第２の誘電層１３２、第２の複数の導電トレース１３６及びランディングパッド１３８の上に半田マスク材料１４２を配置できる。その後、半田マスク材料１４２に複数のビアを形成して、各ランディングパッド１３８の少なくとも一部を露出させる。半田バンプのような複数の導電バンプ１４４を半田ペーストをスクリーンプリンティングした後リフローさせるかまたは公知のめっき法により、図１９に示すように、各ランディングパッド１３８の露出部分上に形成することができる。もちろん、図１２−１９に示すビルドアップ層の形成法を図４に示す超小型電子構造に用いてもよいことがわかる。
【００２８】
図２０及び２１は本発明の別の実施例を示す。図２０に示すように、超小型電子パッケージコア１１２は超小型電子ダイ１０６よりもわずかに厚く、誘電封止材料１０８が超小型電子ダイ１０６、超小型電子パッケージコア１１２の上及び超小型電子ダイ１０６により占有されない開口１１４の部分（図１０を参照）内に位置する。例えば、超小型電子パッケージコア１１２の厚さは約８００ミクロンであり、超小型電子ダイの厚さは約７２５ミクロンと７７５ミクロンである（厚さ３００ミリメートルのウェーファー）。誘電封止材料１０８の上方部分は、エッチング、研削または超小型電子パッケージコア１１２上で停止する化学的機械的平坦化のような方法により除去される。これにより、超小型電子ダイの活性表面１２５にわたって誘電封止材料１０８の厚さが実質的に均一になる。図１３−１８に関連して説明したと同じやり方でさらに別の製造ステップを実施する。
【００２９】
図２２は、誘電封止材料１０８により超小型電子パッケージコア１１２内に封止された複数の超小型電子ダイ１０６を示す。その後、個々の超小型電子ダイ１０６を、任意の誘電層及びトレース（ビルドアップ層１４８として示す）及び超小型電子パッケージコア１１２を貫通する線１４６に沿って切断して単品にすることにより、図２３に示すような少なくとも１つの超小型電子ダイパッケージ１５０の単品を形成する。もちろん、複数の超小型電子ダイ１０６を単品化せずにマルチチップモジュールとして残すことも可能である。さらに、超小型電子ダイ１０６は機能またはサイズが同一である必要はない。加えて、サイズまたは機能が異なる複数の超小型電子ダイ１０６を超小型電子パッケージコア１１２の単一開口内に誘電封止材料１０８により封止して、図２４に示すようなマルチチップモジュール１５２を形成することができる。
【００３０】
もちろんの事であるが、図１−４に示すように、超小型電子パッケージコア１１２はオプションである。従って、図２５に示すように、超小型電子ダイ１０６をただ誘電封止材料１０８内に封止してもよい。その後、個々の超小型電子ダイ１０６を、ビルドアップ層１４８及び誘電封止材料１０８を通る線１５４に沿って単品化することにより、図２６に示すような少なくとも１つの単品の超小型電子ダイパッケージ１５６を形成する。
【００３１】
本発明の実施例を詳細に説明したが、頭書の特許請求の範囲より規定される本発明は、上記説明に示された特定の実施例に限定されるべきではなく、本発明の精神及び範囲から逸脱することなく多数の変形例及び設計変更が自明であることがわかるであろう。
【図面の簡単な説明】
【００３２】
【図１】本発明による超小型電子構造の形成方法のステップを示す側断面図である。
【図２】本発明による超小型電子構造の形成方法のステップを示す側断面図である。
【図３】本発明による超小型電子構造の形成方法のステップを示す側断面図である。
【図４】本発明による超小型電子構造の形成方法のステップを示す側断面図である。
【図５】本発明による超小型電子構造の別の実施例の製造方法を示す側断面図である。
【図６】本発明による超小型電子構造の別の実施例の製造方法を示す側断面図である。
【図７】本発明による超小型電子構造の別の実施例の製造方法を示す側断面図である。
【図８】本発明による超小型電子構造の別の実施例の製造方法を示す側断面図である。
【図９】本発明による超小型電子構造の別の実施例の製造方法を示す側断面図である。
【図１０】本発明による超小型電子構造の別の実施例の製造方法を示す側断面図である。
【図１１】本発明による超小型電子構造の別の実施例の製造方法を示す側断面図である。
【図１２】本発明により超小型電子構造上にビルドアップ層を形成する方法の側断面図である。
【図１３】本発明により超小型電子構造上にビルドアップ層を形成する方法の側断面図である。
【図１４】本発明により超小型電子構造上にビルドアップ層を形成する方法の側断面図である。
【図１５】本発明により超小型電子構造上にビルドアップ層を形成する方法の側断面図である。
【図１６】本発明により超小型電子構造上にビルドアップ層を形成する方法の側断面図である。
【図１７】本発明により超小型電子構造上にビルドアップ層を形成する方法の側断面図である。
【図１８】本発明により超小型電子構造上にビルドアップ層を形成する方法の側断面図である。
【図１９】本発明により超小型電子構造上にビルドアップ層を形成する方法の側断面図である。
【図２０】本発明による超小型電子構造のさらに別の実施例の製造方法を示す側断面図である。
【図２１】本発明による超小型電子構造のさらに別の実施例の製造方法を示す側断面図である。
【図２２】本発明による超小型電子パッケージコアを有する超小型電子パッケージの側断面図である。
【図２３】本発明による超小型電子パッケージコアを有する超小型電子パッケージの側断面図である。
【図２４】本発明によるマルチチップモジュールの側断面図である。
【図２５】本発明による超小型電子パッケージコアのない超小型電子パッケージの側断面図である。
【図２６】本発明による超小型電子パッケージコアのない超小型電子パッケージの側断面図である。
【図２７】当該技術分野で知られた超小型電子デバイスの本当のＣＳＰを示す側断面図である。
【図２８】当該技術分野で知られた基板介在物を用いる超小型電子デバイスのＣＳＰを示す側断面図である。
【図２９】当該技術分野で知られたフレキシブル介在物を用いる超小型電子デバイスのＣＳＰの側断面図である。
【図２６】
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【図２７】
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【図２８】
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【図２９】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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