(57)【要約】ハミング値に従い重み付けなしバイナリタプルのセットを順序付けする装置および方法を記載する。入力タプルを、それぞれが少なくとも２つの入力タプルを受け取る論理モジュール（２２）の多ステージ配列にかけて、それらを比較し、選択ステップを実行し各論理モジュールにかけられた少なくとも２つのタプルが論理モジュールにより順序付けされ、続いて入力タプルをそのハミング値の順番に再配置する。
2005518701.tif 000002
【特許請求の範囲】
【請求項１】
第一ステージにて少なくとも２つの前記タプルから成るサブセットに対し、それが持つ１のセット数に従って前記タプルを順序付けする操作ステップ、および
次のステージで前記タプルの各サブセットを用いて前記操作ステップを繰り返し、元のビットパターンが保存されている前記タプルの順序付けセットの出力を提供するステップを含むこと、を特徴とするハミング値に従って重み付けなしバイナリ入力タプルのセットを順序付けする方法。
【請求項２】
前記サブセットのそれぞれが２つのタプルを含むこと、を特徴とする請求項１に記載の方法。
【請求項３】
各ステージにてサブセットに含まれない少なくとも１つのタプルを変更しないまま次のステージに通すこと、を特徴とする請求項１または２に記載の方法。
【請求項４】
各前記操作ステップが前記サブセットの各重み付けなしバイナリ入力タプルをサーモコード化するステップ、および前記サーモコード化したどのタプルがより多くの数の１を有するか決定するステップ、および事前選択した前記タプルの一つが１のセットをより多く持つ場合に前記重み付けなしバイナリ入力タプルの順番を逆転するステップを含むこと、を特徴とする請求項２または３に記載の方法。
【請求項５】
重み付けなしバイナリ入力タプルのセットを順序付けする装置であって；
前記装置が：
各論理モジュールが少なくとも２つのタプルから成るサブセットを受け取り、そして前記タプルをそれが持つ１のセット数の多さに従って順序付けすることができる複数のロジックモジュール（２２）を具備し、
前記複数の論理モジュール（２２）が連続的に相互接続して少なくとも２つのタプルから成る各サブセットについて作動し、
それによって重み付けなしバイナリ入力タプルが、元のビットパターンを保持しながら、その１のセット数の順番に配置されている順序付けセットの出力を提供すること、を特徴とする装置。
【請求項６】
各モジュール（２２）が２つのタプルから成るサブセットを受け取ることができること、を特徴とする請求項５に記載の装置。
【請求項７】
重み付けなしバイナリ入力タプルが奇数のタプル（Ｔ１〜Ｔ３）を含み、前記論理モジュール（２２）が１またはそれ以上の論理モジュールのステージに配置されていること、を特徴とする請求項６に記載の装置。
【請求項８】
各ステージに於いて、少なくとも１つのタプルが前記ステージの１または複数の論理モジュールによる操作を受けずに次のステージに通されること、を特徴とする請求項７に記載の装置。
【請求項９】
各モジュールが：
前記タプルの一つをサーモコード化する第一サーモコーダ（２４）；
別の前記タプルをサーモコード化する第二サーモコーダ（２６）；
サーモコード化したタプルを受け取ること、および事前に決めておいた前記第一および第二サーモコーダの一つに由来するタプル内の１のセット数がその他のタプル内の１のセット数に比べ多いかを決定するコンパレータ（３２）、および
コンパレータ（３２）の出力に従って前記サブセットのタプルを順序付けするセレクタ回路を具備していること、
を特徴とする請求項６またはそれに従属するいずれかの請求項に記載の装置。
【請求項１０】
少なくとも幾つかの論理回路（２２）がブール論理回路要素から作られていること、を特徴とする請求項６から９のいずれか一項に記載の装置。
【請求項１１】
前記論理モジュール（２２）の全てがブール論理回路要素から作られていること、を特徴とする請求項１０に記載の装置。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
【技術分野】
【０００２】
本発明は、そのハミング値に従い重み付けなしバイナリタプルのセットを順序付けする装置および方法に関するものである。
【背景技術】
【０００３】
そのハミング値に従い、重み付けなしバイナリタプル（本明細書の中で定義する）のセットを順序付けする（例えば中央ハミング値を有する重み付けなしバイナリタプル（「重み付けなし中央値」とも呼ばれる）、または最高または最低ハミング値を有する重み付けなしバイナリタプルを有するセット（「重み付けなしアウトライアー」とも呼ばれる）の一方もしくは両方を決定するために）ことが求められるアプリケーションが数多くある。更に、重み付けなし中央値または重み付けなしアウトライアー以外のランク付けされたセットメンバーを特定することも有用である。
【０００４】
ある具体的なデジタル信号のフィルタリング操作では、デジタルサンプルのストリーム上で作動する一定幅のローリングウインドウを定義すること、そしてそれぞれの値を、このウインドウの中の集合的性格を持つ数値、典型的には重み付けなし中央値のような平均値または中央値によって決定されたフィルタレーション処理された値と交換することが知られている。この他にも重み付けなしアウトライアーが例えばウインドウ中のサンプルの均一性の尺度または計量として求められる例がある。
【０００５】
ハミング値の順序付けおよび／または重み付けなし中央値および／または重み付けなしアウトライアー（weightless outliers）の決定が求められるその他の例は、エラー検出およびデジタルコードの補正に見られる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
米国特許第Ａ−６、３３０、７０２号は２つのバイナリタプルのハミング値を比較して、どちらが高いハミング値を有するかを示す出力を提供するハミング値コンパレータを開示している。そこには、連続するタプルのペアを比較する適当な比較およびステージの組み合わせによって２を超えるタプルを比較して、その順番を導出し、続いて比較結果が既知であるタプルを順序付けすることも記載されている。しかし、この初期明細書は比較後にタプルを順序付けすることを提案しているものの、順序付けの方法またはタプルの元々のビットパターンを検索する方法については開示していない。特に非同期のメモリーレスでクロックレスな手段が望ましい状況では、タプルを連続的に操作することでバイナリタプルの入力セットを順序付けし直して、元々のビットパターンが保存されているタプルの順序付けセットを出力する方法および装置が求められている。
【０００７】
重み付けなしバイナリ：これは各アクティブビットが単位重量、すなわち１，２，４，８といった位取り重み付けを有する「ナチュラル（Ｎａｔｕｒａｌ）」重み付けバイナリに対し、ちょうど「１」を持つことを意味する。
【０００８】
重み付けなしバイナリタプル：これはは、その中での順番に意味がない重み付けなしビットの集合を表します。例えば［０  ０  １  １］、［１  １  ０  ０］および［１  ０  １  ０］はそれぞれ同一の意味を持つ。
【０００９】
サーモメータコード（またはサーモコードとも呼ばれる）：これは、その中にタプル内の１および０が一つにグループ化されている重み付けなしバイナリの形式である。例えばサーもコードの中の［１  ０  １  ０  １］は［１  １  １  ０  ０］または［０  ０  １  １  １］となる。
【００１０】
ハミング値（ＨＶ）：これはタプル中の１の長さである。例えば［１０１０１１］のハミング値は４である。
【００１１】
伝統的中央値：数値が奇数の場合には、順序付けしたセットの中央の数値を表す。例えば［３  １  ２  ４  ７］の場合、それらは［１  ２  ３  ４  ７］と順序付けされる。このときの中央の数値、すなわち伝統的中央値は３である。
【００１２】
アウトライアー：ある数値セットがあるとしたとき、アウトライアーは順序付けされたセットの極値である。例えば［２７  ３  １  ２  ４  ７］の場合、それらは［１  ２  ３  ４  ７  ２７］と順序付けされる。アウトライアーは１および２７である。
【００１３】
重み付けなし中央値：重み付けなしタプルの数が奇数の場合は、重み付けなし中央値はハミング値により順序付けされたセットの中央タプルである。重み付けなしタプルの数が偶数の時は、重み付けなし中央値は存在しない中央値の左右いずれかの側にあるいずれかのタプルでよく、本明細書ではこれも重み付けなし中央値と呼ぶ。従って、重み付けなしタプルの数が偶数の場合には、重み付けなし中央値は固有値にはならないだろう。あるいは、タプルの一つを二重にしてセットを奇数にしてもよい。こうして得た重み付けなし中央値も重み付けなし中央値と呼ぶ。
【００１４】
重み付けなしアウトライアー：ある数の重み付けなしタプルが与えられたとき、その重み付けなしアウトライアーはハミング値により順序付けされたセットの極値のタプルである。
【００１５】
例えば５個の重み付けなしタプル、ｔ１〜ｔ５が与えられたとする；
ｔ１＝［０  ０  １  ０  ０  ０］、Ｈｖ＝１  最低値
ｔ２＝［１  ０  ０  １  ０  ０］、Ｈｖ＝２
ｔ３＝［０  ０  １  ０  ０  ０］、Ｈｖ＝１（最低値）
ｔ４＝［０  ０  １  １  ０  １］、Ｈｖ＝３  最高値
ｔ５＝［１  １  ０  ０  ０  ０］、Ｈｖ＝２
これらタプルをそのハミング値に従って順序付けすると；
ｔ４＝［０  ０  １  １  ０  １］、Ｈｖ＝３  最高値アウトライアー
ｔ２＝［１  ０  ０  １  ０  ０］、Ｈｖ＝２
ｔ５＝［１  １  ０  ０  ０  ０］、Ｈｖ＝２  重み付けなし中央値
ｔ３＝［０  ０  １  ０  ０  ０］、Ｈｖ＝１
ｔ１＝［０  ０  １  ０  ０  ０］、Ｈｖ＝１  最低値
となる。
【００１６】
故に、ｔ５またはｔ２が重み付けなし中央値である。ｔ５またはｔ２のどちらを重み付けなし中央値にするかは重要ではない。
【課題を解決するための手段】
【００１７】
本発明の一つの特徴によると、次の工程を含む、それらが持つハミング値に従って重み付けなしバイナリ入力タプルの順序付けを行なう方法が提供される：
第一ステージで少なくとも２つの前記タプルから成るサブセットについて操作を行い、前記タプルを１のセット数が大きい順番に順序つける工程、および
次のステージで、前記タプルのそれぞれのサブセットを用いて前記操作ステップを繰り返し、その元々のビットパターンが保存されている前記タプルの順序付けされたセットを出力する工程。
【００１８】
段取りの一つでは、前記サブセットのそれぞれが２つのタプルを含み、そして各ステージでサブセットに含まれない少なくとも１つのタプルが変更を加えられない形で次のステージに送られる。
【００１９】
好ましくは、前記処理ステップは、前記サブセット内に各重み付けなしバイナリ入力タプルをサーモコーディングすること、およびどの「前記サーモコード化タプルがロジック１をより多く有するかを決定すること、ならびに前に選択した前記タプルのひとつがより多くの１のセットを有する場合には、前記重み付けなしバイナリ入力タプルの順番を逆転することを含む。
【００２０】
別の特徴では、本発明は以下を具備する、重み付けなしバイナリ入力タプルの順序付けのための装置を提供し：
各ロジックモジュールが少なくとも2個のタプルから成るサブセットを検索でき、そして前記タプルを１のセットの数が多い順番に順序付けすることができる、複数のロジックモジュールであって、
前記複数のロジックモジュールは連続的に相互連絡して少なくとも2個のタプルから成る各サブセット上で作動し、
それによって重み付けなしバイナリ入力タプルが１のセットの数の順番に配置されている順序付けセットの出力を提供すると同時に、その元のビットパターンを保存するロジックモジュールである。
【００２１】
好ましくは、各モジュールは2個のタプルから成るサブセットを検索することができ、重み付けなしバイナリ入力タプルのセットは奇数のタプル（Ｔ１〜Ｔ３）を含んでおり、そして前記ロジックモジュールはロジックモジュールが１またはそれ以上あるステージに段取りされる。
【００２２】
好ましくは、各ステージに於いて、少なくとも１個のタプルが前記ステージで１または複数のロジックモジュール上で作動することなし次のステージに伝えられる。
【００２３】
好ましくは、各モジュールは次のものを具備する：
前記タプルの一つをサーモコード化するための第１サーモコーダ；
別の前記タプルをサーもコード化するための第２サーモコーダ；
サーモコード化したタプルを受け取ること、前記第１および第２サーモコーダーの中にある事前に決めておいたタプルの１のセット数が、それらサーモコーダの他のタプルが示す１のセット数より大きいかを決定するためのコンパレータ、および
コンパレータの出力に従って前記サブセットのタプルを順番付けするためのセレクタ回路。
【００２４】
好ましくは、ロジックモジュールの少なくとも幾つかは、ブール（Ｂｏｏｌｅａｎ）論理回路要素から作られ、そして特定の実施態様では、前記ロジックモジュールの全てがブールロジック回路要素から作られる。
【００２５】
発明を上記に記載したが、発明は以下の説明または特許請求の範囲に記載される特徴の発明に相当する組み合わせにも関連する。
【発明を実施するための最良の形態】
【００２６】
発明は様々な形で実施され、そして次に添付の図面を参照しながらその実施態様の一つを例示的に記載する。
【実施例】
【００２７】
まず図１を見ると、３つのタプル（１  １  １  ０）、（０  ０  １  １）および（０  ０  １  ０）をそれらの持つハミング値（ＨＶ）に従って順序付けし、同時にタプルの元のセットといった、元のビットパターンの順序を保持する装置の実行に含まれるステップが図示されている：即ち
Ｔ１  １  １  １  ０  Ｈｖ＝３
Ｔ２  ０  ０  １  １  Ｈｖ＝２
Ｔ３  ０  ０  １  ０  Ｈｖ＝１
は
Ｔ３  ０  ０  １  ０  Ｈｖ＝１
Ｔ２  ０  ０  １  １  Ｈｖ＝２
Ｔ１  １  １  １  ０  Ｈｖ＝３
図１に示すプロセスは６ステージ１０、１２、１４、１６、１８、２０で記載される。第一ステージ１０では、Ｔ１およびＴ２が左側にサーモコード化され（左サーモコード）、続いて比較される。Ｔ１のハミング値（上位タプル）がＴ２のハミング値（下位タプル）より大きいか決定する。第３タプルＴ３は、実変更のまま第一ステージを通過する。本例では、上位タプル（Ｔ１）のハミング値は下位タプル（Ｔ２）のハミング値より大きく、この決定に基づいて第二ステージにて上位および下位タプルＴ１およびＴ２を入れ替え、新規上位タプル（ＮＵ）をＴ２に、新規下位タプル（ＮＬ）をＴ１とし、最下位タプルＴ３は入力そのままである。
【００２８】
第三および第四ステージ（１４、１６）では、第三ステージに於いて最上位タプル（本例ではＴ２）を直接第四ステージに送り、下位の２つのタプル（Ｔ１およびＴ３）について左サーモコード化して比較し、上位タプルのハミング値が下位タプル（この場合Ｔ３）のハミング値より大きいか決定すること以外第一および第二ステージと同様に操作を行なう。この場合も、本例では、上位タプルのハミング値がより大きく、この決定に基づいて第四ステージ１６にて上位と下位タプルを入れ替え、新規上位（ＮＵ）タプルがＴ３そして新規下位タプル（ＮＬ）がＴ１となる。第五および第六ステージ１８、２０では第一および第二ステージ１０、１２と同様の操作を実施し、第六ステージ終了時に上位２つのタプルＴ２およびＴ３を交換し、最下位タプルＴ１はそのまま通過させるため、出力セットは次のようになる：
Ｔ３  ０  ０  １  ０
Ｔ２  ０  ０  １  １
Ｔ１  １  １  １  ０
即ち、元のビットパターンを保持しながらハミングバード値に従い順序付けされた入力タプルである。本例では、ステージ１０、１４、１８では左側をサーモコード化したが、右側に行なうこともできる；同様に、これらステージでの比較操作で上位サーモコード化タプルを下位に移動させたが、これを上位に向けてもよい。
【００２９】
本実施態様では、３つの入力タプルをハミング値に基づき順序付けしたが、行数およびモジュール数を必要に応じて増やすことで、この原理をより多くのタプルの順序付けに拡大できることは自明であろう。
【００３０】
図１の第六ステージは、図２に示すモジュール構造として実施できることに留意する。ここでは、各モジュール２２はサーモコードを含み、例えば第一および第二ステージの機能を実行するブロックを比較し、選択する。従って各モジュールは上位タプル（Ｕ）および下位タプル（Ｌ）を受け取り、これらタプルを左サーモコード化し、それらのハミング値を比較して、もし上位タプルがより高いハミング値を持っている場合にはタプルを入れ替えて、高いハミング値を持つタプルを下方に移動し、出力タプルとして新規の上位タプルにはＮＵを、そして新規の下位タプルにはＮＬの印をそれぞれ付ける。モジュール構造の順序付けされた出力には、一般にＮＴ１、ＮＴ２およびＮＴ３の印が付けられる。
【００３１】
次に図３を見ると、各モジュール２２に関するブール論理の実現の実施態様が、本例では２つの４−ビットタプルＵ０、Ｕ１、Ｕ２、Ｕ３）およびＬ０、Ｌ１、Ｌ２、Ｌ３それぞれについて示されている。図３のモジュール２２はより小さいサブモジュール、即ち上位ビット（Ｕ０、Ｕ１、Ｕ２、Ｕ３）をサーモコードに変換する上位サーモコーダ２４および下位ビット（Ｌ０、Ｌ１  Ｌ２  Ｌ３）をサーモコードに変換する下位サーモコーダに分解してもよい。各サーモコーダ２４、２６は図に示す形式でＡＮＤゲート２８およびＯＲゲート３０の配列から作られた同一構造体である。このタイプのサーモコーダはわれわれの公開国際出願第ＷＯ９９／３３１８４号に詳しく記載されており、その内容は参照によりここに組み込まれている。次にサーモコード化した上位および下位ビットは、４つの２入力ＡＮＤゲート３４のセットから作られたハミング値コンパレータサブモジュール３２に渡されて、それぞれ１入力が逆転する。ＡＮＤゲート３４のセットは上位および下位タプル内の各ビット位置にあるビットを比較し、いずれかのビット位置に於いて上位タプルでは「１」であり、且つ下位タプルでは「０」である場合、即ち上位タプルのハミング値が下位タプルのハミング値より大きい時にはロジック１を出力する。ＡＮＤゲート３４より出た出力はＯＲゲート３６によりまとめてＯＲ処理を受ける。出力ＵＧＴＬ（「１」は上記タプルのハミング値が下位タプルのハミング値より大きいことを示す）は、それぞれのブロックが４つの２入力ＡＮＤゲート４０から成る４つのセレクタブロック３８に通して図示するように逆転のある入力を選択し、そして出力を２つのＯＲゲート４２に通し、新規上位および新規下位ビットがそれぞれＮＵｎおよびＬＵｎである出力を得る。
【００３２】
各セレクタブロック３８もそれぞれのビット位置の各上位および下位トプルからビット（Ｕｎ、Ｌｎ）を受け取る。即ち最上位のブロックはＵ０およびＬ０を受け取り、次のブロックはＵ１およびＬ１を受け取るという具合になる。いずれの場合も「１」ＵＧＴＬ出力によりセレクタブロック３８はビットを、例えばビットＵ０が出力では新規Ｌ０（ＮＬ０）になり、そしてビットＬ０は出力では新規Ｕ０（ＮＵ０）となるように交換する。
【００３３】
図３の実現は、２ビットサーモコーダセルを含む４−ビットサーモコーダを２つ使用しているが、他のセルサイズも使用できることを認識するだろう。必要であればこの装置は、国際特許出願第ＷＯ９９／３３１８４の図２および３に関連して記載されたものと同様の様式にて、特定の同期アプリケーション向けのパイプラインレジスタを用いるアーキテクチャの中で実現してもよい。
【００３４】
例えば図２の装置は、中心出力タプルＮＴ２を選択するだけで入力タプルＴ１、Ｔ２、Ｔ３の重み付けなし中央値を決定するのに用いられることが理解されるだろう。
【００３５】
さらに、本実施態様では、中央値エバリュエータのステージが図４に示すように形成されることに留意する。この場合、ステージは例示するように重み付けなし中央値エバリュエータの第一層５０はタプルセットＡ、ＢおよびＣの各中央値とを評価し、その出力は、この例では単一の重み付けなし中央値エバリュエータ５０を具備する第二層に通され中央値の中央値を提供する。タプルセットＡ、ＢおよびＣが含むタプルの数は異なるが、タプルビット幅は一般には同一である。特定の状況では、タプルは０または１によりパディングされるが、他の状況では０または１によるパディングにより望ましくないバイアスが生じることがある。
【００３６】
重み付けなし中央値または中央値の中央値は、我々の公開国際特許出願第ＷＯ９９／３３０１９号に記載されているニューロラムおよび関連システムのようなシステムに於いてジェネリックテンプレートとして用いてもよい。
【００３７】
別の応用では、重み付けなし中央値または中央値の中央値は「クラスタセンター」の識別に、例えばセンサーデータ融合アプリケーションの中で使用してもよい。即ち、センサーデータ融合では、クラスタセンターは、複数（例えば空気伝送）データ源から、多くは非同類特性、例えばＲＡＤＡＲ、ＬＩＤＡＲ（光検出および範囲決定）、赤外線および可視光センサーを用い識別できる。
【００３８】
論理的な根拠から、ここに示す実施態様がいずれの特定タイプの技術的実現にも制限されるものではなく、そして例えば光学、磁気、電磁気、電子、またはイオン技術、あるいはその組み合わせを用い実現できることが容易に認識されるだろう。
【図面の簡単な説明】
【００３９】
【図１】それぞれが持つハミング値に従って３つの入力タプルを順序付けするための装置の実行に包含されるステップの概要図。
【図２】それぞれが持つハミング値に従って３つの入力タプルを順序付けするモジュラー構造を描いた概要図。
【図３】図２に示すモジュールでのブール論理の実施例を描いた回路図。
【図４】重み付けなし平均値エバリュエータのステージを備えた実施例。
【図１】
2005518701.tif 000003
【図２】
2005518701.tif 000004
【図３】
2005518701.tif 000005
【図４】
2005518701.tif 000006
【手続補正書】
【提出日】平成16年5月21日(2004.5.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一ステージにて少なくとも２つの前記タプルから成るサブセットに対し、１またはそれ以上の非同期ブール論理演算を実施し、それが持つより多くの１のセット数に従って前記タプルを順序付けする操作ステップ、および
次のステージで前記タプルの各サブセットを用いて前記操作ステップを繰り返し、元のビットパターンが保存されている前記タプルの順序付けセットの出力を提供するステップを含むこと、
を特徴とするハミング値に従って重み付けなしバイナリ入力タプルのセットを順序付けする方法。
【請求項２】
前記サブセットのそれぞれが２つのタプルを含むこと、を特徴とする請求項１に記載の方法。
【請求項３】
各ステージにてサブセットに含まれない少なくとも１つのタプルを変更しないまま次のステージに通すこと、を特徴とする請求項１または２に記載の方法。
【請求項４】
各前記操作ステップが、前記サブセットの各重み付けなしバイナリ入力タプルをサーモコード化するステップ、および前記サーモコード化したどのタプルがより多くの数の１を有するか決定するステップ、および事前選択した前記タプルの一つが１のセットをより多く持つ場合に前記重み付けなしバイナリ入力タプルの順番を逆転するステップを含むこと、を特徴とする請求項２または３に記載の方法。
【請求項５】
各論理モジュールが少なくとも２つのタプルから成るサブセットを受け取り、そして１またはそれ以上の非同期ブール論理演算にかけて前記タプルをそれが持つ１のセット数の多さに従って順序付けすることができる複数のロジックモジュール（２２）を具備し、
前記複数の論理モジュール（２２）が連続的に相互接続して少なくとも２つのタプルから成る各サブセットについて作動し、
それによって重み付けなしバイナリ入力タプルが、元のビットパターンを保持しながら、その１のセット数の順番に配置されている順序付けセットの出力を提供すること、
を特徴とする重み付けなしバイナリ入力タプルのセットを順序付けする装置。
【請求項６】
各モジュール（２２）が２つのタプルから成るサブセットを受け取ることができること、を特徴とする請求項５に記載の装置。
【請求項７】
重み付けなしバイナリ入力タプルが奇数のタプル（Ｔ１〜Ｔ３）を含み、前記論理モジュール（２２）が１またはそれ以上の論理モジュールのステージに配置されていること、を特徴とする請求項６に記載の装置。
【請求項８】
各ステージに於いて、少なくとも１つのタプルが前記ステージの１または複数の論理モジュールによる操作を受けずに次のステージに通されること、を特徴とする請求項７に記載の装置。
【請求項９】
各モジュールが：
前記タプルの一つをサーモコード化する第一サーモコーダ（２４）；
別の前記タプルをサーモコード化する第二サーモコーダ（２６）；
サーモコード化したタプルを受け取ること、および事前に決めておいた前記第一および第二サーモコーダの一つに由来するタプル内の１のセット数がその他のタプル内の１のセット数に比べ多いかを決定するコンパレータ（３２）、および
コンパレータ（３２）の出力に従って前記サブセットのタプルを順序付けするセレクタ回路を具備していること、を特徴とする請求項６またはそれに従属するいずれかの請求項に記載の装置。
【請求項１０】
少なくとも幾つかの論理回路（２２）がブール論理回路要素から作られていること、を特徴とする請求項６から９のいずれかに記載の装置。
【国際調査報告】
2005518701.tif 000007
2005518701.tif 000008
2005518701.tif 000009