(57)【要約】Ｐ型ウエル(6)の中へ構築された奇数個のＮ型構造体(4a〜4g)を有するESD NMOS構造体。Ｎ型埋込み構造体(NBL)はＮ型構造体間に配置される。中心のＮ型構造体および一つ置きの各Ｎ型構造体は、互いに電気接続され、Ｎ型埋込み構造体、及び出力コンタクト(14)に電気接続され、他のＮ型構造体は互いに電気接続され、Ｐウエルと接地に接続される(10)。正のESD事象が発生した場合、空乏区域がＮ型埋込み構造体とＮ型構造体との間のＰウエルに形成され、それにより構造体の抵抗率が増加する。更に、正のESD事象が発生した場合、中心のＮ型構造体のいずれの側にもある横方向のNPNトランジスタは、壊れてスナップバックする。結果としての電流は、増加した抵抗の領域を通過し、それにより中心のＮ型構造体から遠位のＮ型構造体の方へとＰウエルに沿ったより大きな電圧が生じる。増加した抵抗とより高い電圧の組合せは、ESD構造体のトリガリング電圧を下げるように連係して作用する。
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【特許請求の範囲】
【請求項１】
保護されるべき回路に対する出力コンタクトを画定するＥＤＳ  ＮＭＯＳデバイスであって、
Ｐ型ウエルと、
前記Ｐ型ウエルに形成された少なくとも２つのＮ型構造体と、
前記少なくとも２つのＮ型構造体に隣接したＮ型埋込み構造体と、
前記出力コンタクトから前記Ｎ型埋込み構造体への、および前記少なくとも２つのＮ型構造体のうちの第１のＮ型構造体への第１の電気接続と、および
前記少なくとも２つのＮ型構造体のうちの第２のＮ型構造体からＰ型ウエルへの、および接地接続への第２の電気接続とを含む、ＥＤＳ  ＮＭＯＳデバイス。
【請求項２】
前記Ｎ型埋込み構造体が、少なくとも２つの分離したＮ型構造体間のギャップを実質的に橋絡する、請求項１のＥＤＳ  ＮＭＯＳデバイス。
【請求項３】
前記少なくとも２つの分離したＮ型構造体の上に構築されるが、それらから電気的に絶縁されるゲート構造体をさらに含み、そのゲート構造体が前記少なくとも２つの分離したＮ型構造体間のギャップを実質的に橋絡する、請求項１のＥＤＳ  ＮＭＯＳデバイス。
【請求項４】
前記少なくとも２つのＮ型構造体が、前記Ｐウエルに形成された一連のＮ型構造体からなり、前記Ｎ型構造体が交互に互いに電気接続され、共通に接続されたＮ型構造体の一方のグループが前記出力コンタクトに電気接続され、他方のグループが接地に電気接続される、請求項１のＥＤＳ  ＮＭＯＳデバイス。
【請求項５】
各隣接するＮ型構造体間のギャップを実質的に橋絡するＮ型埋込み構造体をさらに含む、請求項４のＥＤＳ  ＮＭＯＳデバイス。
【請求項６】
奇数個のＮ型構造体が存在し、中心のＮ型構造体が前記出力コンタクトに電気接続される、請求項４のＥＤＳ  ＮＭＯＳデバイス。
【請求項７】
保護されるべき回路に対する出力コンタクトを画定するＥＤＳ  ＮＭＯＳデバイスを形成するための方法であって、
Ｐ型ウエルを形成するステップと、
少なくとも２つのＮ型構造体に隣接したＮ型構造体を前記Ｐウエルに埋込むステップと、
少なくとも２つのＮ型構造体を前記Ｐウエルの中へ形成するステップと、
前記出力コンタクトを前記Ｎ型埋込み構造体と前記少なくとも２つのＮ型構造体のうちの第１のＮ型構造体とに電気接続する第１の電気接続ステップと、および
前記少なくとも２つのＮ型構造体のうちの第２のＮ型構造体を前記Ｐウエルと接地接続とに電気接続する第２の電気接続ステップとを含む、方法。
【請求項８】
少なくとも２つの分離したＮ型構造体間のギャップを実質的に橋絡するために前記Ｎ型埋込み構造体を配置するステップをさらに含む、請求項７の方法。
【請求項９】
前記少なくとも２つの分離したＮ型構造体の上に、けれどもそれらから電気的に絶縁されたゲート構造体を構築するステップと、および
前記少なくとも２つの分離したＮ型構造体間のギャップを実質的に橋絡するように前記ゲート構造体を配置するステップとをさらに含む、請求項７の方法。
【請求項１０】
前記少なくとも２つのＮ型構造体を形成するステップが、Ｐウエルの中へ一連のＮ型構造体を形成するステップを含み、前記Ｎ型構造体が交互に互いに電気接続され、共通に接続されたＮ型構造体の一方のグループが前記出力コンタクトに電気接続され、他方のグループが接地に電気接続される、請求項７の方法。
【請求項１１】
各隣接するＮ型構造体間のギャップを実質的に橋絡するように前記Ｎ型埋込み構造体を配置するステップをさらに含む、請求項１０の方法。
【請求項１２】
奇数個のＮ型構造体が存在し、中心のＮ型構造体が前記出力コンタクトに電気接続される、請求項１０の方法。
【請求項１３】
コンピュータ処理システム、通信システム、ディスプレイシステム、メモリシステムからなるグループから選択された電子システムであって、
ＥＳＤ事象からの損傷を受けやすい回路と、
前記回路に接続された出力コンタクトを有するデバイスとを含み、そのデバイスが、
Ｐ型ウエルと、
前記Ｐ型ウエルに形成された少なくとも２つのＮ型構造体と、
前記少なくとも２つのＮ型構造体に隣接したＮ型埋込み構造体と、
前記出力コンタクトから前記Ｎ型埋込み構造体への、および前記少なくとも２つのＮ型構造体のうちの第１のＮ型構造体への第１の電気接続と、および
前記少なくとも２つのＮ型構造体のうちの第２のＮ型構造体からＰ型ウエルへの、および接地接続への第２の電気接続とを含む、電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電放電（ＥＳＤ）からの回路の保護に関し、より具体的には、チップの回路を保護するように設計された、集積回路（ＩＣ）上にまたはその近くに存在するＥＳＤ保護デバイスのトリガリングを向上させることに関する。
【０００２】
背景情報
静電放電は、例えばじゅうたんの上を歩くことにより自然に生じ、それは小さいエネルギを有することが多いが、高い電圧を発生する可能性がある。静電放電が生じると、ＩＣは電圧レベルのみにより簡単に損害を受けやすい。例えば、誘電体層、および／または他の係る絶縁障壁が、電圧のみによって損傷または破壊され得る。さらに、一般的なＶｃｃレベルを上回る数ボルトの電圧レベルは、最新のＩＣを傷つける可能性がある。かなり低いレベルで確実にトリガする、ＩＣチップ上へ構築されるＥＳＤデバイスが必要とされている。
【０００３】
ＥＳＤのトリガリング電圧を下げるための態様に関する多くの提案が存在する。１つの係る提案は、Lin他による米国特許第５，８７０，２６８号に見出される。この特許文献は、ＥＳＤデバイスをとり囲むＰウエルの電圧を上げるように駆動する電流スパイクをＥＳＤ事象に応答して生成することを教示する。より高いＰウエル電圧により、ＥＳＤ  ＮＭＯＳデバイスのトリガ電圧は１２ボルトくらいのレベルまで下げられる。しかしながら、この手法は追加の回路を必要とする。
【０００４】
別の特許文献、すなわち米国特許第５，９３２，９１４号は、ＮウエルとＮ型埋込拡散層（ＮＢＬ）を用いる別の手法を開示する。この特許文献は、Ｎ型材料の覆いの内部にＮＰＮ保護トランジスタ、および抵抗により分離されたＮＭＯＳＦＥＴ保護デバイスを形成することを教示する。この特許文献は、改善されたＥＳＤ保護機構を提供する結合体を請求している。ＮＢＬは、ＮＰＮとＮＭＯＳの形成に関係するが、トリガレベルを下げる、および／または改善することに関する開示は存在しない。しかしながら、このＮ型材料は、ＥＳＤデバイスを支持するＰウエルを完全に包み、したがってＥＳＤデバイス自体が占有する表面積よりも多いＩＣ表面積を占有する。
【０００５】
大規模なオーバーヘッド回路を有することなく、ＩＣ空間の効率的な使用と共に信頼できる低いＥＳＤトリガレベルを提供する簡素なＩＣ構造が依然として必要とされている。
【０００６】
概要
前述の考察に鑑みて、本発明は、従来技術の複雑な回路を備えずにＥＳＤ  ＮＭＯＳデバイスの信頼できる低いトリガ電圧レベルを提供する。ＥＳＤ  ＮＭＯＳデバイスは、保護されるべき回路に電気接続されることになる出力コンタクトを有する。Ｐ型ウエルが形成され、少なくとも２つ、けれども好適には奇数個のＮ型構造体が拡散され、またはそうでなければＰ型ウエルに形成される。Ｎ型埋込層が、実質的にＮ型構造体間のギャップを橋絡する。しかし、これらの埋込層は、Ｎ型構造体自体の反対側にある開口を有するギャップに沿って形成される。当該技術分野で知られているようなポリシリコンまたはメタライゼーションのゲート構造体が、Ｎ型構造体の上に形成され、それらから電気的に絶縁され、ゲート構造体はＮ型構造体間のギャップを実質的に橋絡する。
【０００７】
効果は、正のＥＳＤ事象の存在する状態で空乏区域を形成しているＰ型ウエルの抵抗率を増加させること、およびスナップバックの態様で破壊された横方向のＮＰＮトランジスタを介して電流が伝わる際にＰ型ウエルの電圧を増加させることであり、双方がＥＳＤトリガ電圧を下げるように作用する。
【０００８】
本発明は、コンピュータシステム（大きなサーバタイプまたは小さなＰＣタイプのいずれも）、インターネットおよびローカルネットワークを含む通信システム、ディスプレイシステム、メモリおよびマスメモリシステム、ならびに電源に見出され得る事実上の任意の論理回路に有利に適用され得る。
【０００９】
本発明の以下の説明は、添付図面を参照する。
【００１０】
例示的な実施形態の詳細な説明
図１は、本発明にしたがって作成されたＩＣ構造体２の機能的な絵画図を示す。図面の要素は、理解を得ることを意図しており、モノリシックＩＣの製作技術または実際のＩＣ構造を示すことは意図されていない。しかしながら、本発明にしたがって、既知のＩＣ製作構造および技術でもって係るＩＣを構築することは、当該技術分野でよく知られている。以下に説明される電気コンタクトは、図１で概略的に示されるが、これらの電気コンタクトを形成するための構造は、当該技術分野でよく知られている。
【００１１】
複数のＮ型構造体４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆ、および４ｇが、Ｐウエル６の中へ拡散される。ゲートフィンガ８ａ、８ｂ、８ｃ、８ｄ、８ｅ、および８ｆが、Ｎ拡散部間の空間を橋絡する。この特定の構造において、Ｎ拡散部４ａ、４ｃ、４ｅ、および４ｇは共に電気接続され（１０）、接地に接続される。これらの接続は、ＥＳＤ保護ＮＭＯＳＦＥＴデバイスのソースを形成する。Ｎ拡散部４ｂ、４ｄ、および４ｅは、ドレインを形成する。ドレインは共に電気接続され（１２）、保護される回路１６に通じているパッド１４に接続される。各ゲートの直下には、Ｎ型埋込層（ＮＢＬ）１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅ、および１８ｆがある。これらのＮＢＬは、共に電気接続されてパッド１４に接続される。
【００１２】
図２は、図１の構造体を上から示す。ゲート電気コンタクト２０が延在してゲートフィンガ８ａ〜８ｆを電気的に結合する。各ゲートフィンガの下には、ＮＢＬ１８ａ〜１８ｆのうちの１つがあり、ＮＢＬ１８ａ〜１８ｆはＮＢＬ２２により電気的に結合され得る。電気コンタクト２４は、Ｎ型埋込層およびＮウエル（および／またはシンカー）から形成された垂直のＮ型タップを介して表面にＮ＋Ｓ／Ｄおよびコンタクトをもたらす。
【００１３】
図１と図２に示された構造体は、以下のような態様でＥＳＤデバイスのトリガリング閾値を下げて、その結果それを改善するように動作する。この考察は、ＥＳＤ事象が接地に対してパッド１４で発生すると仮定する。
【００１４】
図１において、Ｐ型拡散部２６、およびＰウエルを接地に結合する電気接続が存在する。ＥＳＤ事象がパッド１４において負の状態の電圧パルスである場合、パッド電圧は接地より下に下がる。Ｎ型ドレイン拡散部がパッド１４に接続され（１２）、またダイオードのカソード（４ｂ、４ｄ、４ｅ、および４ｆ）も形成することに留意されたい。図３は、ＮＭＯＳＦＥＴのこのダイオード３０を示めす。ダイオードのアノード６は、Ｐウエルであり、接地に対するコンタクト２６である。これは、ＮＭＯＳＦＥＴのドレインにソースを結合するよく知られたダイオードである。負のＥＳＤ事象が生じる場合、このダイオードは順方向バイアスされ、パッドにおいて約０．８ボルト（シリコンの場合）まで負の電圧変動を制限する。この状況において、ＮＢＬがフィンガ状のストライプであり、完全なブランケットタイプの埋込層ではないことに留意することが重要である。このフィンガ状のストライプは、ドレインをカソードになることから、およびソースから大きな電流を受け取ることから保護または遮蔽しない。
【００１５】
正の状態のＥＳＤ事象の場合、パッド１４は接地よりも高くなる。図４は、図１の中心部を示す。図１のデバイスのソース拡散部４ａと４ｇのそれぞれが、はるかに左の端とはるかに右の端に存在することに留意されたい。トリガリング動作は、電荷キャリヤを、とりわけ中心のドレイン４ｄからデバイスの末端のソース４ａと４ｇの方へと送る。ここで、ゲート８ｃと８ｄは、Ｎ型拡散部４ｃと４ｄとの間、および４ｄと４ｅとの間のギャップを橋絡している。ＮＢＬの１８ｃと１８ｄは、ゲート８ｃと８ｄの下に位置し、パッド１４に電気接続されている。また、ドレイン４ｄおよび他のドレイン接続もパッド１４に接続されている。ソース４ｃと４ｅおよびＰウエル６は接地に接続されている。Ｐウエルのベース、共通のコレクタとしてのＮ拡散部４ｄ、およびエミッタとしてのＮ拡散部４ｃと４ｅを有するように形成された横方向のＮＰＮトランジスタ４０と４２が存在することに留意されたい。ＮＰＮトランジスタは互いに反対方向に形成される。ＥＳＤ保護デバイスがトリガする場合、それはパッド上での正のＥＳＤ事象に起因して時として「スナップバック」と呼ばれ、ドレイン拡散部からソース拡散部までの低い導通経路（図３の３２から３４まで）が存在することになり、この低い導通経路は、パッド１４で発生する任意のＥＳＤ事象の電圧を制限するように作用する。この場合、ＮＰＮトランジスタはコレクタからエミッタまで壊れる。好適な実施形態において、導通は中央部４ｄから２つの端部４ａと４ｇの方へ延びる。この「スナップバック」が発生する電圧閾値またはトリガリング点は、Ｐウエルの抵抗率が増加する場合に低減されることがわかっている。ＮＢＬの１８ｃと１８ｄの電圧レベルは正のＥＳＤ事象に応答して上昇するので、ＰウエルとＮＢＬにより形成されたダイオードは、Ｐウエルへと侵害してＰウエルの実効体積を低減する、または部分的に狭窄ができてその実効体積を分離する空乏区域４２を形成するように逆バイアスされる。これは、効果的にＰウエルの実効抵抗率を比例して増加させ、上述したように、ＥＳＤデバイスのトリガリング電圧を低減する。
【００１６】
本発明において別の効果は、トリガリング閾値を下げるように動作する。この効果は、「フローティングウエル」効果として知られている。Ｐウエルの電圧がゲートの下で局所的に上昇する場合、ＥＳＤ  ＮＭＯＳデバイスのトリガ電圧が減少することが知られている。
【００１７】
図４を参照すると、空乏区域４２が増加する場合、これにより上述したように抵抗率が増加し、デバイスの中心から移動する任意の電荷キャリヤ４６、４８は、Ｐウエルの増加した抵抗率に遭遇し、それによりＰウエルの局所的な電圧が増加する。最も高い電圧は中心のドレイン４ｄの近くで発生する。これは、「フローティング」効果を高める。
【００１８】
すなわち、ＮＢＬにより強化された空乏効果に起因した抵抗率の増加、および電荷キャリヤがＰウエルを通ってドリフトする際に電荷キャリヤに対する増加した抵抗に起因したＰウエルの電圧の増加という２つの効果は共に、ＥＳＤデバイスのトリガリング電圧を減少させるように一斉に作用し、したがって保護能力が改善される。
【００１９】
図５は、代表的な電子システムをブロック形態５０で示し、この場合、論理回路または他の係る回路は、上述したような本発明を用いてＥＳＤ事象から保護され得る。ローカルシステムから他のシステムに通じている回路、例えばモデムまたは電話システム、あるいは遠隔のディスプレイ、キーボード、電源、メモリ等に対する通信接続は、アセンブリまたはプリント回路基板の内部に残る回路に比べて、ＥＳＤ事象からの損傷を非常に受けやすい。しかしながら、本発明によって任意の回路は保護された状態になる。
【図面の簡単な説明】
【００２０】
【図１】本発明を組み込むデバイスの断面図である。
【図２】図１のデバイスの上面図である。
【図３】ＥＳＤ  ＮＭＯＳデバイスの略図である。
【図４】図１のデバイスの、中心に近い細部である。
【図５】本発明を示す代表的な電子システムである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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