(57)【要約】トレンチＭＯＳＦＥＴ素子及びその製造方法を提供する。トレンチＭＯＳＦＥＴ素子（図６Ａ）は、第１の伝導性タイプを有するドレイン領域（６０６）と、ドレイン領域上に形成され、第２の伝導性タイプを有し、ドレイン領域とともに第１の接合を形成するボディ領域（６０２）と、ボディ領域上に形成され、第１の伝導性タイプを有し、ボディ領域とともに第２の接合を形成するソース領域（６０４）と、ソース領域の上面に配設されたソース金属（６１０）と、ソース領域及びボディ領域を通って、ドレイン領域内に延びるトレンチ（６０８，６０９，６１４）と、（１）トレンチの内壁の少なくとも一部に形成された絶縁層（６０９）及び（２）トレンチ内において絶縁層に隣接して形成された導電領域（６０８）を有するゲート領域とを備える。ボディ領域は、ソース金属から分離されている。トレンチ金属酸化膜半導体電界効果トランジスタ素子の上面及び下面に直交する線に沿った不純物濃度プロファイルは、ボディ領域内及びソース及びドレイン領域の一部内において、ボディ領域の中心面の一方の側の不純物濃度プロファイルが中心面の他方の側の不純物濃度プロファイルに対して対称性を有する。
2005520319.tif 000002
【特許請求の範囲】
【請求項１】
トレンチ金属酸化膜半導体電界効果トランジスタ素子において、
第１の伝導性タイプを有するドレイン領域と、
上記ドレイン領域上に形成され、第２の伝導性タイプを有し、該ドレイン領域とともに第１の接合を形成するボディ領域と、
上記ボディ領域上に形成され、第１の伝導性タイプを有し、該ボディ領域とともに第２の接合を形成するソース領域と、
上記ソース領域の上面に配設されたソース金属と、
上記ソース領域及び上記ボディ領域を通って、上記ドレイン領域内に延びるトレンチと、
上記トレンチの内壁の少なくとも一部に形成された絶縁層及び該トレンチ内において該絶縁層に隣接して形成された導電領域を有するゲート領域とを備え、
（ａ）上記ボディ領域は、上記ソース金属から分離され、
（ｂ）当該トレンチ金属酸化膜半導体電界効果トランジスタ素子の上面及び下面に直交する線に沿った不純物濃度プロファイルは、上記ボディ領域内及び上記ソース及びドレイン領域の一部内において、該ボディ領域の中心面の一方の側の不純物濃度プロファイルが該中心面の他方の側の不純物濃度プロファイルに対して対称性を有するトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項２】
上記ボディ領域は、上記ソース領域によって上記ソース金属から分離されていることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項３】
上記導電領域に隣接するゲート金属を更に備える請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項４】
発生−再結合中心を提供する材料を更に備える請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項５】
上記材料は、金又はプラチナであることを特徴とする請求項４記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項６】
上記ソース領域、ドレイン領域、ボディ領域は、不純物がドープされたシリコン領域であることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項７】
上記導電領域は、不純物がドープされた多結晶シリコンであることを特徴とする請求項６記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項８】
上記絶縁層は、二酸化シリコン層であることを特徴とする請求項６記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項９】
上記絶縁層は、シリコン酸化物層であることを特徴とする請求項６記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項１０】
上記絶縁層は、固定電荷を有することを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項１１】
上記ソース領域及びドレイン領域は、上記ボディ領域より高いピーク正味不純物濃度を有することを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項１２】
上記第１の伝導性タイプは、ｎ型伝導性であり、上記第２の伝導性タイプは、ｐ型伝導性であることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項１３】
上記ソース領域及びドレイン領域は、同じ不純物材料がドープされていることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項１４】
トレンチ金属酸化膜半導体電界効果トランジスタ素子において、
ｎ型伝導性を有するシリコンドレイン領域と、
上記シリコンドレイン領域上に形成され、ｐ型伝導性を有し、該シリコンドレイン領域とともに第１の接合を形成するシリコンボディ領域と、
上記シリコンボディ領域上に形成され、ｎ型伝導性を有し、該シリコンボディ領域とともに第２の接合を形成するシリコンソース領域と、
上記シリコンソース領域の上面に配設されたソース金属と、
上記シリコンソース領域及び上記シリコンボディ領域を通って、上記シリコンドレイン領域内に延びるトレンチと、
上記トレンチの内壁の少なくとも一部に形成された二酸化シリコン層及び該トレンチ内において該二酸化シリコン層に隣接して形成された不純物がドープされた多結晶シリコン領域を有するゲート領域とを備え、
（ａ）上記シリコンボディ領域は、上記ソース領域によって上記ソース金属から分離され、
（ｂ）上記シリコンソース領域及びシリコンドレイン領域は、同じ不純物材料がドープされ、
（ｃ）上記シリコンソース領域及びシリコンドレイン領域は、上記シリコンボディ領域より高いピーク正味不純物濃度を有し、
（ｄ）当該トレンチ金属酸化膜半導体電界効果トランジスタ素子の上面及び下面に直交する線に沿った不純物濃度プロファイルは、上記シリコンボディ領域内及び上記シリコンソース及びシリコンドレイン領域の一部内において、該シリコンボディ領域の中心面の一方の側の不純物濃度プロファイルが該中心面の他方の側の不純物濃度プロファイルに対して対称性を有するトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項１５】
上記不純物材料は、ヒ素を含むことを特徴とする請求項１４記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項１６】
上記不純物材料は、リンを含むことを特徴とする請求項１４記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子。
【請求項１７】
トレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法において、
第１の伝導性タイプを有するドレイン領域を形成する工程と、
上記ドレイン領域上に、第２の伝導性タイプを有し、該ドレイン領域とともに第１の接合を形成するボディ領域を形成する工程と、
上記ボディ領域上に、第１の伝導性タイプを有し、該ボディ領域とともに第２の接合を形成するソース領域を形成する工程と、
上記ソース領域及び上記ボディ領域を通って、上記ドレイン領域内に延びるトレンチを形成する工程と、
上記トレンチの内壁の少なくとも一部に絶縁層を形成する工程と、
上記トレンチ内において該絶縁層に隣接する導電領域を形成する工程と、
上記ソース領域の上面にソース金属を形成する工程とを有し、
（ａ）上記ボディ領域は、上記ソース金属から分離され、
（ｂ）当該トレンチ金属酸化膜半導体電界効果トランジスタ素子の上面及び下面に直交する線に沿った不純物濃度プロファイルは、上記ボディ領域内及び上記ソース及びドレイン領域の一部内において、該ボディ領域の中心面の一方の側の不純物濃度プロファイルが該中心面の他方の側の不純物濃度プロファイルに対して対称性を有するトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【請求項１８】
上記ドレイン領域、ボディ領域、ソース領域は、
第１の伝導性タイプを有する基板を準備する工程と、
上記基板上にエピタキシャル層を成長させる工程と、
ソース不純物イオンの打込み及びボディ不純物イオンの打込みを行い、打込み後のボディ不純物のピークが、該ソース不純物のピークからドレイン不純物のピークまでの距離の中間点に位置するようにする工程とにより形成されることを特徴とする請求項１７記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【請求項１９】
上記ドレイン領域、ボディ領域、ソース領域は、
ｎ型伝導性を有する基板を準備する工程と、
上記基板に第１のドーズ量のｐ型ボディ不純物を打ち込む工程と、
上記不純物が打ち込まれた基板上にｎ型エピタキシャル層を成長させる工程と、
上記エピタキシャル層に第２のドーズ量のｐ型ボディ不純物を打ち込む工程と、
上記エピタキシャル層にｎ型ソース不純物を打ち込む工程とにより形成されることを特徴とする請求項１７記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【請求項２０】
上記第１の伝導性タイプは、ｎ型伝導性であり、上記第２の伝導性タイプは、ｐ型伝導性であり、上記ドレイン領域、ボディ領域、ソース領域は、
ｎ型伝導性を有する基板を準備する工程と、
上記基板上にエピタキシャル層を成長させる工程と、
上記エピタキシャル層にホウ素を打ち込む工程と、
上記エピタキシャル層の表面に酸化層を成長させる工程と、
上記エピタキシャル層にソース不純物を打ち込む工程とによって形成されることを特徴とする請求項１７記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【請求項２１】
上記ドレイン領域、ボディ領域、ソース領域は、
第１の伝導性タイプを有する基板を準備する工程と、
上記基板上に第２の伝導性タイプを有するエピタキシャル層を成長させる工程と、
上記エピタキシャル層に第１の伝導性タイプを有するソース不純物を打ち込む工程とによって形成されることを特徴とする請求項１７記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【請求項２２】
上記ボディ領域及びソース領域は、上記トレンチより前に形成されることを特徴とする請求項１７記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【請求項２３】
上記ボディ領域は、上記トレンチより前に形成され、上記ソース領域は、上記トレンチより後に形成されることを特徴とする請求項１７記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【請求項２４】
上記ドレイン領域、ボディ領域、ソース領域は、シリコン領域であり、
上記絶縁層は、二酸化シリコン層であり、
上記導電領域は、不純物がドープされた多結晶シリコン領域であり、
上記第１の伝導性タイプは、ｎ型伝導性であり、
上記第２の伝導性タイプは、ｐ型伝導性であり、
上記ソース領域及びドレイン領域は、同じ不純物材料がドープされ、
上記ソース領域及びドレイン領域のピーク正味不純物濃度は、上記ボディ領域のピーク正味不純物濃度より高いことを特徴とする請求項１７記載のトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ金属酸化膜半導体電界効果トランジスタ素子に関し、詳しくは、対称的な電流−電圧特性を有するトレンチ金属酸化膜半導体電界効果トランジスタ素子に関する。
【背景技術】
【０００２】
金属酸化膜半導体電界効果トランジスタ（metal-oxide semiconductor field-effect transistor：以下、ＭＯＳＦＥＴという。）技術の進歩により、様々なトランジスタ構造が開発されている。
【０００３】
従来のＭＯＳＦＥＴ構造を図１Ａに示す。この構造は、ｐ＋コンタクト領域１０３を有するｐボディ領域１０２と、ソース領域１０４と、ドレイン領域１０６と、不純物がドープされた多結晶シリコン（ポリシリコン）導電領域１０８及びゲート誘電体層１０９からなるゲート領域とを備える。導電領域１０８上には、絶縁層１１０が形成されている。この構造体の回路図を図１Ｂに示す。このトランジスタは、４個の端子を備え、ソースコンタクトとドレインコンタクトとを入れ替えた場合に、対称的な電流−電圧特性を有する。
【０００４】
シリコンオンインシュレータ（silicon-on-insulator：以下ＳＯＩという。）ＭＯＳＦＥＴとして知られる別の種類のＭＯＳＦＥＴを図２Ａに示す。このトランジスタは、図１Ａに示すトランジスタに似た構造を有し、ｐボディ領域２０２と、ソース領域２０４と、ドレイン領域２０６と、不純物がドープされたポリシリコン導電領域２０８及びゲート誘電体層２０９からなるゲート領域とを備える。導電領域２０８上には、絶縁層２１０が形成されている。なお、この構造では、各トランジスタは、それ自体のシリコンアイランドとして形成されており、他の全てのトランジスタから、絶縁体により電気的に絶縁されている。このような電気的な絶縁は、基底に絶縁体２１１を設けることにより実現されている。更に、多くの場合、素子の密度を高めるために、ＳＯＩＭＯＳＦＥＴのボディ領域には電気的コンタクトを設けない。この構造体の回路図を図２Ｂに示す。ＳＯＩＭＯＳＦＥＴは、従来のＭＯＳＦＥＴと同様、ソースコンタクトとドレインコンタクトとを入れ替えた場合に、対称的な電流−電圧特性を有する。
【０００５】
上述した従来のＭＯＳＦＥＴ及びＳＯＩＭＯＳＦＥＴの電気的特性には、１つの本質的な違いがある。従来のＭＯＳＦＥＴのドレイン−ソース間降伏電圧は、そのボディ領域の電圧に影響される。ボディ領域がソース領域に電気的に短絡されると、従来のＭＯＳＦＥＴのドレイン−ソース間降伏電圧ＢＶＤＳＳは、この素子の真性バイポーラトランジスタ（intrinsic bipolar transistor）のコレクタ−ベース間降伏電圧ＢＶＣＢＯに等しくなる。ボディ領域が電気的に接続されていない場合（すなわち、フローティングボディ領域の場合）、このＭＯＳＦＥＴのＢＶＤＳＳは、この素子の真性バイポーラトランジスタのコレクタ−エミッタ間降伏電圧ＢＶＣＥＯに等しくなる。従来のＭＯＳＦＥＴのＢＶＣＥＯと、そのＢＶＣＢＯとの関係は、以下の式で表すことができる（グローブ・アンドリュー・エス（Grove, Andrew S.）著、「半導体素子の物理的性質及び技術（Physics and Technology of Semiconductor Devices）」、ジョンウィリーアンドサン社（John Wiley & Sons）、１９６７年、２３３頁参照）。
【０００６】
【数１】
2005520319.tif 000003
【０００７】
ここで、ηは、ｎｐｎトランジスタに対しては４までの値であり、βは、トランジスタの電流利得である。
【０００８】
この式は、従来のＭＯＳＦＥＴの降伏電圧は、そのボディ領域が電気的にフローティングされているときが、ソースに短絡されているときよりも低いことを表している。同様に、ＳＯＩＭＯＳＦＥＴの降伏電圧は、そのボディ領域がフローティングされているときが。ソース領域に接続されているときよりも低くなる。これについては、エス・クリストロベニュー（S. Cristoloveanu）、「ＳＯＩ：シリコンの変形（SOI, a Metamorphosis of Silicon）」、ＩＥＥＥ回路及び素子（IEEE Circuits & Devices）、１９９９年１月、２６〜３２頁にも開示されている。
【０００９】
一般的に用いられる他のトランジスタ構造体として、二重拡散ＭＯＳＦＥＴ（double-diffused MOSFET）がある。この構造体は、ＤＭＯＳトランジスタとも呼ばれる。図３Ａは、縦型ＤＭＯＳトランジスタ（vertical DMOS transistor）を示し、この縦型ＤＭＯＳトランジスタは、（ａ）ｐ／ｐ＋ボディ領域３０２と、（ｂ）ｎ＋ソース領域３０４と、（ｃ）上層に絶縁層３１０が設けられ、導電性の不純物がドープされたポリシリコン領域３０８及びゲート誘電体層３０９とからなるゲート領域と、（ｄ）共通のｎドレイン領域３０６とを備え、これらは全てｎ＋基板３０７上に成長されている。ポリシリコン領域３０８は、共通の金属ゲートコンタクトが設けられたアクティブ領域の外側の領域内に延びている。図３Ａに示すように、ｐボディ領域３０２は、ソース金属層３０３を介して、ｎ＋ソース領域３０４に短絡されている。図３Ｂは、この構造体の回路図を示している。
【００１０】
図３Ａに示す縦型ＤＭＯＳトランジスタの変形であるトレンチＤＭＯＳトランジスタを図４Ａに示す。このトレンチＤＭＯＳトランジスタは、（ａ）ｐ／ｐ＋ボディ領域４０２と、（ｂ）ｎ＋ソース領域４０４と、（ｃ）上層に絶縁層３１０が設けられ、導電性の不純物がドープされたポリシリコン領域４０８及びゲート誘電体層４０９とからなるゲート領域と、（ｄ）共通のｎドレイン領域４０６とを備え、これは全てｎ＋基板４０７上に成長されている。この構造体においては、ソース領域４０４とドレイン領域４０６間のキャリアの流れは、構造体内のトレンチの垂直な側壁に沿って起こる。ゲートにおける不純物がドープされたポリシリコン４０８の部分は、ゲート誘電体層４０９の部分によって、ボディ領域４０２内のチャネル領域から分離されている。ゲート−ソース間に十分に大きな電圧（ボディ領域４０２内にチャネルを形成する）が印加されるとともに、ドレイン−ソース間に電圧が存在しているときには、ソース領域４０４からドレイン領域４０６にキャリアが流れる。図４Ｂは、この構造体の回路図を示している。
【００１１】
ＤＭＯＳトランジスタは、例えば図１Ａに示すような従来のＭＯＳＦＥＴに比べて、少なくとも以下に示すような利点を有しているため、大電流及び／又は高電圧用途で使用される。
【００１２】
（１）チャネル長は、同じエッジ（すなわち、上面）からのボディ領域とソース領域の連続的な拡散（sequential diffusion）によって形成される不純物濃度プロファイルを変えることによって設定される。これにより、チャネル長Ｌは、非常に短くなり、表面領域の単位面積当たりのＷ／Ｌ値が比較的大きくなる。ここで、Ｗは、ソース周辺の面積を表している。このように、表面領域の単位面積当たりのＷ／Ｌ値が大きいということは、大電流密度素子であることを表している。
【００１３】
（２）ボディ−ドレイン空乏領域が、チャネル領域にではなく、ドレインの方向に広がるため、降伏電圧が高くなる。
【００１４】
図３Ａに示す縦型ＤＭＯＳトランジスタ及び図４Ａに示すトレンチＤＭＯＳトランジスタの電流−電圧曲線は、構造体内に存在するソース−ボディ間のダイオードのために、非対称になる。多くの用途において、このような非対称性は問題とはならない。しかしながら、対称的な特性が要求される用途も幾らかはある。このような用途では、図５に示すように、ソース（あるときにはゲートも）を互いに接続した２個のＤＭＯＳトランジスタが用いられる。しかしながら、２個のＤＭＯＳトランジスタを直列に接続して双方向スイッチ（bilateral switch）を構成するためには、同じオン抵抗を有する単一のＤＭＯＳトランジスタよりも、かなり大きな面積が必要となるという問題がある。
【発明の開示】
【課題を解決するための手段】
【００１５】
本発明は、対称的な電流−電圧特性を有するトレンチ金属酸化膜半導体電界効果トランジスタ素子を提供することにより、上述及びこの他の従来の課題を解決する。
【００１６】
本発明に係るトレンチ金属酸化膜半導体電界効果トランジスタ素子は、（ａ）第１の伝導性タイプを有するドレイン領域と、（ｂ）ドレイン領域上に形成され、第２の伝導性タイプを有し、ドレイン領域とともに第１の接合を形成するボディ領域と、（ｃ）ボディ領域上に形成され、第１の伝導性タイプを有し、ボディ領域とともに第２の接合を形成するソース領域と、（ｄ）ソース領域の上面に配設されたソース金属と、（ｅ）ソース領域及びボディ領域を通って、ドレイン領域内に延びるトレンチと、（ｆ）トレンチの内壁の少なくとも一部に形成された絶縁層及びトレンチ内において絶縁層に隣接して形成された導電領域を有するゲート領域とを備え、（１）ボディ領域は、ソース金属から分離され、（２）トレンチ金属酸化膜半導体電界効果トランジスタ素子の上面及び下面に直交する線に沿った不純物濃度プロファイルは、ボディ領域内及びソース及びドレイン領域の一部内において、ボディ領域の中心面の一方の側の不純物濃度プロファイルが中心面の他方の側の不純物濃度プロファイルに対して対称性を有する。
【００１７】
また、本発明に係るトレンチ金属酸化膜半導体電界効果トランジスタ素子は、（ａ）ｎ型伝導性を有するシリコンドレイン領域と、（ｂ）シリコンドレイン領域上に形成され、ｐ型伝導性を有し、シリコンドレイン領域とともに第１の接合を形成するシリコンボディ領域と、（ｃ）シリコンボディ領域上に形成され、ｎ型伝導性を有し、シリコンボディ領域とともに第２の接合を形成するシリコンソース領域と、（ｄ）シリコンソース領域の上面に配設されたソース金属と、（ｅ）シリコンソース領域及びシリコンボディ領域を通って、シリコンドレイン領域内に延びるトレンチと、（ｆ）（１）トレンチの内壁の少なくとも一部に形成された二酸化シリコン層及び（２）トレンチ内において二酸化シリコン層に隣接して形成された不純物がドープされた多結晶シリコン領域を有するゲート領域とを備える。このトレンチ金属酸化膜半導体電界効果トランジスタ素子においては、（ａ）シリコンボディ領域は、ソース領域によってソース金属から分離され、（ｂ）シリコンソース領域及びシリコンドレイン領域は、同じ不純物材料がドープされ、（ｃ）シリコンソース領域及びシリコンドレイン領域は、シリコンボディ領域より高いピーク正味不純物濃度を有し、（ｄ）トレンチ金属酸化膜半導体電界効果トランジスタ素子の上面及び下面に直交する線に沿った不純物濃度プロファイルは、シリコンボディ領域内及びシリコンソース及びシリコンドレイン領域の一部内において、シリコンボディ領域の中心面の一方の側の不純物濃度プロファイルが中心面の他方の側の不純物濃度プロファイルに対して対称性を有する。
【００１８】
また、本発明に係るトレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法は、（ａ）第１の伝導性タイプを有するドレイン領域を形成する工程と、（ｂ）ドレイン領域上に、第２の伝導性タイプを有し、ドレイン領域とともに第１の接合を形成するボディ領域を形成する工程と、（ｃ）ボディ領域上に、第１の伝導性タイプを有し、ボディ領域とともに第２の接合を形成するソース領域を形成する工程と、（ｄ）ソース領域及びボディ領域を通って、ドレイン領域内に延びるトレンチを形成する工程と、（ｅ）トレンチの内壁の少なくとも一部に絶縁層を形成する工程と、（ｆ）トレンチ内において絶縁層に隣接する導電領域を形成する工程と、（ｇ）ソース領域の上面にソース金属を形成する工程とを有する。この方法は、（ａ）ボディ領域がソース金属から分離され、（ｂ）トレンチ金属酸化膜半導体電界効果トランジスタ素子の上面及び下面に直交する線に沿った不純物濃度プロファイルは、ボディ領域内及びソース及びドレイン領域の一部内において、ボディ領域の中心面の一方の側の不純物濃度プロファイルが中心面の他方の側の不純物濃度プロファイルに対して対称性を有するように実行される。
【００１９】
幾つかの実施例においては、例えば、ボディ領域及びソース領域は、トレンチより前に形成される。他の実施例においては、ボディ領域は、トレンチより前に形成され、ソース領域は、トレンチより後に形成される。ドレイン領域、ボディ領域、ソース領域の形成には、様々な手法を用いることができる。
【発明の効果】
【００２０】
本発明により、対称的な電流−電圧特性を有する単一の金属酸化膜半導体電界効果トランジスタを製造することができる。この設計は、２個の金属酸化膜半導体電界効果トランジスタを直列に接続して用いる設計に比べて、実装面積を著しく縮小することができる。
【００２１】
本発明のこれらの及びこの他の実施例及び利点は、以下の説明及び特許請求の範囲によって当業者に明らかとなる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の好ましい実施例を示す図面を参照して、本発明を詳細に説明する。なお、本発明は、以下に示す実施例とは異なる形式で実現することもでき、したがって以下に説明する実施例によって限定されるものではない。
【００２３】
本発明の実施例では、図６Ａに示すようなトレンチＭＯＳＦＥＴを用いて、対称的な電流−電圧特性を得ることができる。図６Ａに示すトレンチＤＭＯＳＦＥＴでは、最下層は、ｎ＋ドレイン領域６０６である。この具体例においては、ｎ＋ドレイン領域６０６は、半導体基板ウェーハであるが、ｎ＋ドレイン領域６０６は、必要に応じて、半導体基板ウェーハ上に成長されたエピタキシャル層として形成してもよい。この具体例においては、ウェーハはシリコンを材料としている。なお、本発明は、Ｇｅのような他の元素半導体（elemental semiconductor）、ＳｉＧｅのような化合物半導体（compound semiconductor）及びＩＩＩ〜Ｖ族の半導体（例えば、ＧａＡｓ）等によっても実現することができる。この具体例に示すウェーハは、例えば１０〜４０ミル（mils）の範囲の厚みと、例えば１０１８〜１０２１ｃｍ−３の正味不純物濃度を有する。
【００２４】
ｎ＋ドレイン領域６０６の上層には、ｐボディ領域６０２が形成されている。この具体例においては、これらのｐボディ領域６０２には、半導体表面から０．１〜３．０μｍの位置に上部ｐ−ｎ接合があり、半導体表面から０．５〜６．０μｍの位置に下部ｐ−ｎ接合がある。ｐボディ領域６０２の不純物濃度は、好ましくは、１０１４〜１０１６ｃｍ−３である。この構造体においては、ｐボディ領域６０２は、電気的にフローティングされており、これにより、素子のドレイン−ソース間降伏電圧が、素子の真性バイポーラトランジスタのコレクタ−ベース間降伏電圧ＢＶＣＢＯから、素子の真性バイポーラトランジスタのコレクタ−エミッタ間降伏電圧ＢＶＣＥＯに低下する。なお、この降伏電圧又は耐圧の低下は、このような素子により実現できる対称的な電流−電圧特性によって抑制することができる。
【００２５】
ｎ＋ソース領域６０４は、半導体表面に形成され、例えば半導体に０．１〜３．０μｍの深さで延びている。これらの領域は、例えば、１０１８〜１０２１ｃｍ−３の正味不純物濃度を有することが望ましい。
【００２６】
図６Ａに示す素子は、更にトレンチを備え、このトレンチは、例えば、半導体表面から１．０〜８．０μｍの深さと、０．２５〜２．０μｍの幅を有する。トレンチ間の領域は、その形状から、「メサ」又は「トレンチメサ」等と呼ばれることも多い。この領域の幅は、例えば０．５〜４．０μｍである。
【００２７】
トレンチ内には、例えば不純物がドープされた多結晶シリコンを材料とする導電領域６０８が設けられている。導電領域６０８の周囲及び下方には、ゲート領域６０９（好ましくは、２０〜１０００Åの厚みを有する例えば酸窒化物又は二酸化シリコン等）が形成され、このゲート領域６０９は、導電領域６０８と、半導体との間（すなわち、導電領域６０８と、ｐボディ領域６０２、ｎ＋ドレイン領域６０６及びｎ＋ソース領域６０４との間）に配設されている。導電領域６０８の上方（及び、導電領域６０８と、ソース金属６１０ｓとの間）には、例えば、二酸化シリコン、又はホウ素とリンが入ったシリカガラス（boro-phospho silicate glass：以下、ＢＰＳＧという）等を材料とする絶縁領域６１４が形成されている。
【００２８】
ソース金属６１０ｓは、例えばアルミニウム等の金属から形成され、全てのｎ＋ソース領域６０４と電気的に接触している。分離されたゲート金属（separate gate metal、図示せず）が、多くの場合、素子のアクティブ領域の外側に設けられる導電領域６０８のゲートランナ部（gate runner portion）に接続されている。また、ドレイン金属（図示せず）が、多くの場合、ｎ＋ドレイン領域６０６に隣接して設けられている。
【００２９】
図６Ｂは、図６Ａに示すフローティングボディ領域を有する素子の回路図を示している。
【００３０】
最良の素子性能を得るためには、図６Ａに示す素子の正味不純物濃度プロファイルを対称的にする必要がある。このような対称的な正味不純物濃度プロファイルの具体例を図７に示す。図７は、素子の半導体表面に直交する直線に沿った不純物濃度プロファイルを概略的に示している。図７のｘ軸の左端は、素子の半導体表面に対応し、領域７０４は、素子のｎ＋ソース領域６０４に対応し、領域７０２は、ｐボディ領域６０２に対応し、領域７０６は、ドレイン領域６０６に対応する。なお、この不純物濃度プロファイルは、ｐボディ領域６０２の中心面（centerplane）を境界とする一方の側の不純物濃度プロファイルが、中心面に対して他方の側の不純物濃度プロファイルと鏡像の関係になっている。この対称性は、半導体表面から素子のｎ＋ドレイン領域６０６内に延びる領域において成り立っている。
【００３１】
このような対称的な不純物濃度プロファイルを実現するための手法には様々なものがあり、例えば、以下に示す手法が含まれる。
【００３２】
ａ）一実施例においては、ｎエピタキシャル層をｎ＋基板上に成長させ、図８Ａに示すような不純物濃度プロファイルを実現する。次に、ソース不純物イオン打込み及びボディ不純物打込みを行い、打込み後のボディ不純物のピークが、ソース不純物のピークからドレイン不純物のピークまでの距離の半分の位置になるようにする。高温処理により不純物を拡散させると、図８Ｂに示すような不純物濃度プロファイルが実現される。なお、ソース不純物は、ボディ不純物より先に打ち込んでもよく、この逆の順序で打込みを行ってもよい。
【００３３】
ｂ）本発明の他の実施例においては、ｐボディ不純物をドレイン側とソース側の両方からエピタキシャル層に導入する。例えば、ｐボディ不純物は、イオン打込みにより、ｎ＋基板に打ち込まれる。次に、イオンが打ち込まれた基板上にｎエピタキシャル層を成長させ、図９Ａに示すような不純物濃度プロファイルを実現する。続いて、ソース不純物イオン打込み及びボディ不純物イオン打込みを行う。上述の具体例と同様に、ソース不純物は、ボディ不純物より先に打ち込んでもよく、この逆の順序で打込みを行ってもよい。続いて高温による拡散を行うことにより、図９Ｂに示すような不純物濃度プロファイルが実現される。
【００３４】
ｃ）他の実施例では、ボディドーピングの後且つソースドーピングの前に最適化酸化処理を行って、ウェーハ表面からホウ素を取り除くことにより、ボディ不純物濃度プロファイルを最適化する。例えば、まず、ｎ＋基板上にエピタキシャル層を成長させる。次に、ホウ素（ｐ型不純物）をエピタキシャル層に打込み、高温での加熱によりホウ素をドライブイン処理（drive-in step）する。ホウ素のドライブインと同時に、エピタキシャル層上に酸化物層を成長させる。酸化処理の間、ホウ素は、ドーピングされた領域から拡散するため（グローブ・アンドリュー・エス（Grove, Andrew S.）著、「半導体素子の物理的性質及び技術（Physics and Technology of Semiconductor Devices）」、ジョンウィリーアンドサン社（John Wiley & Sons）、１９６７年、６９〜７７頁参照）、この処理により、ソース導入前にホウ素濃度プロファイルを最適化することができる。この処理の結果を図１０Ａに示す。これに続いて、ｎ型不純物を打込み、高温により拡散させることにより、図１０Ｂに示すような不純物濃度プロファイルが実現される。
【００３５】
他の実施例では、ｐボディ不純物をエピタキシャル的に導入し、続いてソース不純物の打込み及び拡散を行う。例えば、ｎ＋基板上にｐエピタキシャル層を成長させ、図１１Ａに示すような不純物濃度プロファイルを実現する。続いて、ｎ型不純物を打込み、高温により拡散させて、図１１Ｂに示すような不純物濃度プロファイルを実現する。
【００３６】
上述のように、本発明に基づくトレンチＭＯＳＦＥＴに、フローティングボディを設けることにより、対称的な電流−電圧特性を実現できるが、これにより素子のドレイン−ソース間降伏電圧ＢＶＤＳＳが低下するというトレードオフが存在する。ここで、真性バイポーラトランジスタの電流利得、すなわちβを低減することにより、ドレイン−ソース間降伏電圧ＢＶＤＳＳを高めることができる。このバイポーラトランジスタの利得を低減する手法としては、例えば以下のような手法がある。
【００３７】
（１）ベース領域の不純物濃度を高める。ボディ領域の最大正味ｐ型不純物濃度は、ＭＯＳＦＥＴの閾値電圧を決定するパラメータの１つであるため、設計上、このパラメータは最小限の柔軟性しか有していない。しかしながら、ボディ領域を高濃度にドーピングすることによる閾値電圧の上昇は、ゲート誘電体に正の固定電荷（positive fixed charge）を導入することにより相殺することができる。
【００３８】
（２）上述したｎ＋拡散ソース領域に代えて、ｐボディ領域を有するショットキーバリアダイオードを形成する材料を電子のソースとして用いてもよい。「ショットキーソース（Schottky source）」ＭＯＳＦＥＴについては、上述の文献に開示されている。しかしながら、この手法では、図７に示すような対称的な不純物濃度プロファイルを実現することが困難であるか、又は不可能である。
【００３９】
（３）ベース領域におけるキャリアの寿命（carrier lifetime）を短くする。この手法は、ベース領域における発生−再結合中心の準位（number of generation-recombination centers）を高めることによって実現できる。不純物（例えば、金又はプラチナ）及び照射（例えば電子又は中性子照射）を用いて、発生−再結合中心を導入することによりキャリア寿命を短くする手法が知られている。発生−再結合中心を高めることにより、高電圧条件下でのリーク電流も増加するが、このリーク電流の増加は、ＭＯＳＦＥＴの降伏電圧の向上によって相殺される。
【００４０】
図６Ａに断面を示すトレンチＭＯＳＦＥＴ素子を製造するための製造工程及びこれにより形成されるアクティブ領域の外の構造の更なる詳細について、図１２Ａ〜図１２Ｄを用いて説明する。
【００４１】
まず、図１２Ａに示すように、上述と同様の手法により、ｎ＋基板６０６にｐ層６０２及びｎ層６０４を形成する。例えば、上述したａ）の手法と同様に、ｎ＋基板６０６上にｎエピタキシャル層を成長させ、次にｐ型ボディ不純物を打込み、続いてｎ型ソース不純物を打ち込む。次に、例えば熱酸化により、多くの場合４００〜２０００Åの厚みを有する二酸化シリコン層６１１（パッド酸化物層）を形成する。この工程は、打ち込んだｎ型不純物及びｐ型不純物の拡散工程としても機能させることができる。次に、例えば化学気相成長法（chemical vapor deposition：以下、ＣＶＤという。）によってシリコン窒化物層６１２を形成する。次に、当分野において周知の手法を用いて、酸化物層及び窒化物層からなるマスクを形成し、例えばプラズマエッチング又は反応性イオンエッチングにより、シリコンにトレンチをエッチングする。次に、多くの場合、周知の手法により、犠牲酸化物層をトレンチ内に成長させ、及び除去する。そして、例えば熱酸化により、トレンチ内に、多くの場合２０〜１０００Åの薄い酸化物層６０９を形成する。
【００４２】
次に、好ましくはＣＶＤを用いて、この構造体の表面を多結晶シリコンで覆い、及びトレンチを多結晶シリコンで埋める。多結晶シリコンには、通常、その抵抗率を低減するために、ｎ型不純物をドーピングする。ｎ型不純物のドーピングは、例えば、ホスフィンガスによるＣＶＤの間に、五酸化リン（phosphorous oxychloride）を用いた熱による予備的な蒸着（thermal pre-deposition）又はヒ素又はリンによる打込みによって行うことができる。これにより得られる構造体を図１２Ｂに示す。
【００４３】
アクティブ領域の外側に適切なマスキングを行って、ゲートコンタクト用の多結晶シリコンを確保した後、例えばプラズマエッチング又は反応性イオンエッチングによって多結晶シリコン層をエッチングし、独立した多結晶シリコン領域６０８を形成する。多結晶シリコン領域６０８は、図１２Ｂに示す特定の断面に対応する平面の外側でトレンチに接続されている。
【００４４】
次に、マスクを除去し、例えば熱酸化によって多結晶シリコン領域６０８を酸化させ、酸化領域６１４を形成する。これにより得られる構造体を図１２Ｃに示す。
【００４５】
次に、リン酸を用いたウェットエッチングによって露出したシリコン窒化物層６１２をエッチングする。次に、アクティブ領域の外側に露出する領域６１４を残して、コンタクトマスクを形成する。次に、プラズマエッチング又はウェットエッチングにより、構造体をエッチングする。この工程により、アクティブ領域の外側の多結晶シリコンの一部が露出する。続いてマスクを取り除き、プラズマエッチング又はウェットエッチングによりこの構造体をエッチングし、マスクに覆われていない領域６１１を除去し、ソース領域６０４を露出させる。
【００４６】
次に、金属蒸着工程及びマスキング工程を行い、ソース金属６１０ｓ及びゲート金属６１０ｇを形成する。例えばＣＶＤ酸化物層及びプラズマ窒化物層のサンドイッチ構造を有するパシベーション層を設け、このパシベーション層をマスキングし、例えばプラズマエッチングによってエッチングして、パシベーション領域６１５を形成する。パシベーションマスクを除去することにより、図１２Ｄに示す構造体が得られる。
【００４７】
本発明は、様々な変形例により実現することもできる。例えば、上述の手順では、ｎ型エピタキシャル層を形成しているが、素子の性能に影響を与えることなく、ｐ型層を形成することもできる。更に、ボディ及びソース不純物は、上述したａ）の手法で導入しているが、他の手法を用いてもよい。更に、図１２Ａ〜図１２Ｄに示す処理手順では、ボディマスキング工程又はソースマスキング工程を行わないが、ボディマスキング工程又はソースマスキング工程、若しくはこの両方を用いて、ボディ及び／又はソース不純物を導入することもできる。上述の手順では、シリコン窒化物の層を用いている。しかしながら、このようなシリコン窒化物を用いることなく、マスキング工程を用いて、素子の一部の領域においてボディ及びソース不純物拡散を行うこともできる。このような処理を図１３Ａ〜図１３Ｄを用いて説明する。
【００４８】
まず、図１３Ａに示すように、ｎ＋基板６０６上にｎエピタキシャル層６０３を形成する。次に、この構造体の表面を例えば熱酸化により酸化させる。これにより形成された酸化物層をマスキングし、例えばプラズマエッチング又はウェットエッチングによってエッチングし、アクティブ領域の外側の酸化物層の部分のみを残す。マスクを取り除いた後、上述の手法ａ）と同様に、ｐ型不純物及びｎ型不純物の打込みを行う。次に、半導体表面を例えば熱酸化等の更なる酸化処理に晒し、厚さが約１０００〜１００００Åの酸化物層を形成する。この酸化処理により、酸化領域６１１が形成され、図１３Ａに示す構造体が得られる。この酸化処理は、打ち込まれたｐ型及びｎ型不純物のドライブイン（drive in）としても機能し、これにより、ｐ層６０２及びｎ層６０４が形成される。
【００４９】
次に、トレンチマスクを形成し、例えばプラズマエッチング又は反応性イオンエッチングによってシリコンにトレンチをエッチングする。次に、トレンチ内に犠牲酸化物層を形成し、周知の手法によりこの犠牲酸化物層を除去する。そして、例えば熱酸化により、トレンチ内に、多くの場合２０〜１０００Åの酸化物層６０９を形成する。
【００５０】
次に、トレンチに多結晶シリコン層６０８を埋め込む。これにより、図１３Ｂに示す構造体が得られる。
【００５１】
アクティブ領域の外側に適切なマスキングを行って、ゲートコンタクト用の多結晶シリコンを確保した後、例えばプラズマエッチング又は反応性イオンエッチングによって多結晶シリコン層をエッチングし、独立した多結晶シリコン領域６０８を形成する。次に、マスクを除去し、例えば熱酸化によって多結晶シリコン領域６０８を酸化させ、酸化領域６１４を形成する。これにより得られる構造体を図１３Ｃに示す。
【００５２】
次に、アクティブ領域の外側の酸化物により覆われた多結晶シリコンの部分を残して、コンタクトマスクを形成する。次に、例えばプラズマエッチング又はウェットエッチングによって、この構造体をエッチングする。この処理により、後にゲートポリシリコン６０８への電気的コンタクトを形成するアクティブ領域の外側の多結晶シリコンの一部が露出する。次に、マスクを除去する。次に、ブランケットプラズマ（blanket plasma）エッチング又はウェットエッチングを用いて、ソース領域６０４を覆っている酸化物層を除去する。次に、金属蒸着処理を行い、この金属をマスキング及びエッチングして、ソース金属６１０ｓ及びゲート金属６１０ｇを形成する。次に、この更なるマスクを除去する。例えばＣＶＤ酸化物層及びプラズマ窒化物層のサンドイッチ構造を有するパシベーション層を設け、このパシベーション層をマスキングし、例えばプラズマエッチングによってエッチングして、パシベーション領域６１５を形成する。パシベーションマスクを除去することにより、図１３Ｄに示す構造体が得られる。
【００５３】
以上、様々な実施例を詳細に図示し、説明したが、上述の説明から、本発明に基づくこれらの実施例を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の主旨及び範囲から逸脱するものではない。特定の一実施例においては、本発明に基づく手法を用いて、各半導体領域の伝導性が上述の実施例とは逆の構造体を製造することもできる。
【図面の簡単な説明】
【００５４】
【図１Ａ】従来のＭＯＳＦＥＴ素子の部分断面図である。
【図１Ｂ】図１Ａに示す素子の回路図である。
【図２Ａ】従来のＳＯＩＦＥＴ素子の部分断面図である。
【図２Ｂ】図２Ａに示す素子の回路図である。
【図３Ａ】従来の縦型ＤＭＯＳトランジスタ素子の部分断面図である。
【図３Ｂ】図３Ａに示す素子の回路図である。
【図４Ａ】従来のトレンチＤＭＯＳトランジスタ素子の部分断面図である。
【図４Ｂ】図４Ａに示す素子の回路図である。
【図５】ソースとゲートが互いに電気的に接続された２個のＤＭＯＳトランジスタ素子の回路図である。
【図６Ａ】本発明に基づくトレンチＭＯＳＦＥＴ素子部分断面図である。
【図６Ｂ】図６Ａに示す素子の回路図である。
【図７】図６Ａに示す素子の不純物濃度プロファイルを概略的に示す図である。
【図８Ａ】本発明の一実施例における、図６Ａに示す素子の様々な製造段階における不純物濃度を概略的に示す図である。
【図８Ｂ】本発明の一実施例における、図６Ａに示す素子の様々な製造段階における不純物濃度を概略的に示す図である。
【図９Ａ】本発明の他の実施例における、図６Ａに示す素子の様々な製造段階における不純物濃度を概略的に示す図である。
【図９Ｂ】本発明の他の実施例における、図６Ａに示す素子の様々な製造段階における不純物濃度を概略的に示す図である。
【図１０Ａ】本発明の他の実施例における、図６Ａに示す素子の様々な製造段階における不純物濃度を概略的に示す図である。
【図１０Ｂ】本発明の他の実施例における、図６Ａに示す素子の様々な製造段階における不純物濃度を概略的に示す図である。
【図１１Ａ】本発明の他の実施例における、図６Ａに示す素子の様々な製造段階における不純物濃度を概略的に示す図である。
【図１１Ｂ】本発明の他の実施例における、図６Ａに示す素子の様々な製造段階における不純物濃度を概略的に示す図である。
【図１２Ａ】図６Ａに示すトレンチＭＯＳＦＥＴ素子を製造する製造方法の一例を説明する部分断面図である。
【図１２Ｂ】図６Ａに示すトレンチＭＯＳＦＥＴ素子を製造する製造方法の一例を説明する部分断面図である。
【図１２Ｃ】図６Ａに示すトレンチＭＯＳＦＥＴ素子を製造する製造方法の一例を説明する部分断面図である。
【図１２Ｄ】図６Ａに示すトレンチＭＯＳＦＥＴ素子を製造する製造方法の一例を説明する部分断面図である。
【図１３Ａ】図６Ａに示すトレンチＭＯＳＦＥＴ素子を製造する製造方法の他の例を説明する部分断面図である。
【図１３Ｂ】図６Ａに示すトレンチＭＯＳＦＥＴ素子を製造する製造方法の他の例を説明する部分断面図である。
【図１３Ｃ】図６Ａに示すトレンチＭＯＳＦＥＴ素子を製造する製造方法の他の例を説明する部分断面図である。
【図１３Ｄ】図６Ａに示すトレンチＭＯＳＦＥＴ素子を製造する製造方法の他の例を説明する部分断面図である。
【図１Ａ】
2005520319.tif 000004
【図１Ｂ】
2005520319.tif 000005
【図２Ａ】
2005520319.tif 000006
【図２Ｂ】
2005520319.tif 000007
【図３Ａ】
2005520319.tif 000008
【図３Ｂ】
2005520319.tif 000009
【図４Ａ】
2005520319.tif 000010
【図４Ｂ】
2005520319.tif 000011
【図５】
2005520319.tif 000012
【図６Ａ】
2005520319.tif 000013
【図６Ｂ】
2005520319.tif 000014
【図７】
2005520319.tif 000015
【図８Ａ】
2005520319.tif 000016
【図８Ｂ】
2005520319.tif 000017
【図９Ａ】
2005520319.tif 000018
【図９Ｂ】
2005520319.tif 000019
【図１０Ａ】
2005520319.tif 000020
【図１０Ｂ】
2005520319.tif 000021
【図１１Ａ】
2005520319.tif 000022
【図１１Ｂ】
2005520319.tif 000023
【図１２Ａ】
2005520319.tif 000024
【図１２Ｂ】
2005520319.tif 000025
【図１２Ｃ】
2005520319.tif 000026
【図１２Ｄ】
2005520319.tif 000027
【図１３Ａ】
2005520319.tif 000028
【図１３Ｂ】
2005520319.tif 000029
【図１３Ｃ】
2005520319.tif 000030
【図１３Ｄ】
2005520319.tif 000031
【国際調査報告】
2005520319.tif 000032