(57)【要約】３次元ＭＯＳキャパシタ構造（１０）を用いてドリフト電荷を拡散させた薄膜ＳＯＩ高電圧装置（１００）。ソースからドレインに向かう段階的な電荷特性で高電圧半導体装置のドリフト領域をドーピングする。ドリフト領域をパターンニングして帯状のＳＯＩストライプ（１６ａ、１６ｂ）を形成する。電気的に基板（１２）に接続された導電マルチ・キャパシタ・フィールド・プレート層（３０）のフィールド・プレートにより長手方向に囲まれた誘電体層（２２ａ、２２ｂ）の各々により各ＳＯＩストライプ（１６ａ、１６ｂ）が長手方向に囲まれる。これにより、ＭＯＳフィールド・プレートにより完全に取り囲まれた薄いドリフト領域のストライプが形成される。ＳＯＩストライプ（１６ａ、１６ｂ）とこれらを取り囲むフィールド・プレートとの間にバイアス電圧を印加することにより３次元空乏化が行われる。
2005505136.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
各々が前記半導体基板上に設けられた誘電体層を含む複数の薄い帯状のシリコン・オン・インシュレータ（ＳＯＩ）ストライプによりパターンニングされたドリフト領域を形成する、前記半導体基板上に形成された３次元金属酸化膜半導体（ＭＯＳ）フィールド・プレート・マルチ・キャパシタ構造と、
各誘電体層上部と隣接誘電体層間に重ねられた導電フィールド・プレート層を備えたことを特徴とする薄膜シリコン・オン・インシュレータ（ＳＯＩ）装置。
【請求項２】
前記誘電体層の各々は、各ＳＯＩストライプの底表面部と繋がる埋め込み絶縁層と、各ＳＯＩストライプのその他の表面部と繋がる上部絶縁層とを備えたことを特徴とする請求項１記載の装置。
【請求項３】
前記埋め込み絶縁層は第１の厚みを有し、各ＳＯＩストライプは第２の厚みを有し、前記第１、第２の厚みは所定の印加電圧に対応することを特徴とする請求項２記載の装置。
【請求項４】
各ＳＯＩストライプは実質的に各誘電体層の中心に位置することを特徴とする請求項２又は３いずれか記載の装置。
【請求項５】
前記導電フィールド・プレート層は前記半導体基板に電気的に接続されていることを特徴とする請求項１乃至４いずれか記載の装置。
【請求項６】
ドレインから前記ＳＯＩストライプが形成されているソースへ延在するＳＯＩ層と、前記３次元ＭＯＳマルチ・キャパシタ構造の一端から、前記ＳＯＩ層のパターンニングされていない部分の上方に渡って接続されるゲートとを備えたことを特徴とする請求項１乃至５いずれか記載の装置。
【請求項７】
ドレインから前記ＳＯＩストライプが形成されているソースへ延在するＳＯＩ層と、前記３次元ＭＯＳマルチ・キャパシタ構造を越えて延在する前記ＳＯＩストライプ上に接続されるゲートとを備えたことを特徴とする請求項１乃至５いずれか記載の装置。
【請求項８】
前記ドレインはチャネル幅に沿って延びる浅いＮ層であり、前記ソースは浅いＮ層と浅いＰ層とにより成ることを特徴とする請求項７記載の装置。
【請求項９】
ドレインからソースへ延びるシリコン・オン・インシュレータ（ＳＯＩ）層と、
前記ＳＯＩ層の複数の薄い帯状のＳＯＩストライプによりパターンニングされ、そしてバイアスされてドリフト電荷を空乏化して多次元空乏化を行うためのドリフト領域を形成する３次元金属酸化膜半導体（ＭＯＳ）フィールド・プレート・マルチ・キャパシタ構造を備えたことを特徴とする薄膜シリコン・オン・インシュレータ（ＳＯＩ）装置。
【請求項１０】
前記各ＳＯＩストライプは、半導体基板に設けられた誘電体層と、各誘電体層の上面に重ねられた導電フィールド・プレート層を備えたことを特徴とする請求項９記載の装置。
【請求項１１】
各誘電体層は、各ＳＯＩストライプの底表面部と繋がる埋め込み絶縁層と、各ＳＯＩストライプのその他の表面部と繋がる上部絶縁層とを備えたことを特徴とする請求項１０記載の装置。
【請求項１２】
前記埋め込み絶縁層は第１の厚みを有し、各ＳＯＩストライプは第２の厚みを有し、前記第１、第２の厚みは所定の印加電圧に対応することを特徴とする請求項１１記載の装置。
【請求項１３】
各ＳＯＩストライプは実質的に各誘電体層の中心に位置することを特徴とする請求項１２記載の装置。
【請求項１４】
前記導電フィールド・プレート層は下方に延び、前記半導体基板に電気的に接続されていることを特徴とする請求項１０乃至１３いずれか記載の装置。
【請求項１５】
前記導電フィールド・プレート層は下方に延び、前記埋め込み節煙層に電気的に接続されていることを特徴とする請求項１０乃至１３いずれか記載の装置。
【請求項１６】
前記ドレインはチャネル幅に沿って延びる浅いＮ層であり、前記ソースは浅いＮ層と浅いＰ層とにより成ることを特徴とする請求項９乃至１５いずれか記載の装置。
【請求項１７】
前記３次元ＭＯＳマルチ・キャパシタ構造の一端から前記ＳＯＩ層のパターンニングされていない部分上部に渡って接続されるゲートを備えたことを特徴とする請求項９乃至１６いずれか記載の装置。
【請求項１８】
前記３次元ＭＯＳマルチ・キャパシタ構造を越えて延びる前記ＳＯＩストライプ上に繋がるゲートを備えたことを特徴とする請求項９乃至１６いずれか記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、特に、多数の３次元金属酸化膜半導体（ＭＯＳ）キャパシタ構造を有し、ドリフト電荷の多次元空乏層を形成して、幅広い電圧レンジで、破壊電圧に対するオン抵抗性能指数を改善する薄膜シリコン・オン・インシュレータ（ＳＯＩ）高電圧装置構造に関する。
【背景技術】
【０００２】
フィールド・プレート構造とドリフト領域のドーピングによる破壊電圧に対するオン抵抗性能指数を改善するＳＯＩ高電圧装置構造には様々な種類がある。大規模シリコン技術によるトレンチ装置構造で低電圧に適用できるオン抵抗が得られる。電流駆動能力の高い薄膜高電圧装置もある。
【０００３】
最近では、装置の段階的にドーピングされたドリフト領域にＰＮ接合を導入してドリフト領域に多次元空乏層を実現している。従って、さらなる酸化工程無しに、ドリフト領域に高レベルのチャージを与える高電圧が適用可能となる。また、高電界を維持できるＭＯＳ誘電体を備えた構造もある。このような構造により破壊電圧に対するオン抵抗性能指数を改善できる。
【発明の開示】
【課題を解決するための手段】
【０００４】
この発明は半導体基板と空乏層形成可能なドリフト領域を形成する３次元ＭＯＳマルチ・キャパシタ構造を備えた薄膜シリコン・オン・インシュレータ（ＳＯＩ）高電圧装置を提供する。この３次元ＭＯＳマルチ・キャパシタ構造は並列に並んだ複数の薄い帯状のＳＯＩストライプを有する。各ＳＯＩストライプは半導体基板上に形成された各誘電体層により長手方向に囲まれている。そして、各誘電体層上部と隣接ＳＯＩストライプを長手方向に囲む隣接誘電体層の間に導電マルチ・キャパシタ・フィールド・プレートが重ねられている。
【発明を実施するための最良の形態】
【０００５】
図３Ａに示すのは、これに限定しないが、ＬＤＭＯＳ装置である薄膜ＳＯＩ装置１００内に多次元空欠層を形成する代替え法として、ドリフト電荷を空乏化するためにバイアスされたドリフト領域内にＭＯＳフィールド・プレート・マルチ・キャパシタ構造１１０を導入するものである。これは、装置性能において従来技術と同様な効果を有する。即ち、所定破壊電圧に対してドリフト領域に高レベルのドーピングがなされる。ＭＯＳフィールド・プレート・マルチ・キャパシタ構造１１０は、破壊される前にＭＯＳ誘電体が高い電界を維持できるという点でＰＮ接合デプレーション法より有利である。これは、ＭＯＳフィールド・プレート・マルチ・キャパシタ構造が（理論上）破壊電圧に対する高いオン抵抗性能指数を有することを意味する。
【０００６】
図１及び２を参照して一例であるＭＯＳフィールド・プレート・マルチ・キャパシタ構造１０を詳細に説明する。ここに示すＭＯＳフィールド・プレート・マルチ・キャパシタ構造１０は二つの並列に配されたＭＯＳキャパシタ２０ａ、２０ｂを備える。なお、任意の数のＭＯＳキャパシタを並列に配列することができる。図３Ａに示すＭＯＳフィールド・プレート・マルチ・キャパシタ構造１１０は、後で詳細に説明するように二つ以上のＭＯＳキャパシタを備える。
【０００７】
ＭＯＳフィールド・プレート・マルチ・キャパシタ構造１０は複数のＳＯＩストライプ１６ａ、１６ｂを備える。ＳＯＩストライプは各々シリコン基板等の半導体基板１２上に設けられている誘電体層２２ａ、２２ｂにより包まれ、シールされ、又は取り囲まれている。半導体基板１２はＮ又はＰ導電型である。
【０００８】
誘電体層２２ａは半導体基板１２上に設けられた底部表面２４ａと、ＳＯＩストライプ１６ａの上部、底部そして長手方向の外表面を包む内部表面２６ａ、２６ｂ、２６ｃとを有する。同様に誘電体層２２ｂもＳＯＩストライプ１６ｂを包み込む。この実施形態では誘電体層２２ａ、２２ｂは二酸化シリコンで形成されているが誘電率の低い誘電体であれば良い。
【０００９】
誘電体層２２ａは、その上にＳＯＩストライプ１６ａが設けられた埋め込み絶縁層２８ａと、ＳＯＩストライプ１６ａの上部で長手方向に設けられた上部絶縁層２８ｂとを備える。ＳＯＩストライプ１６ａは幾何学的にストライプ又はストリップ状で、埋め込み絶縁層２８ａと上部絶縁層２８ｂの幅より狭く形成されている。ＳＯＩストライプ１６ａ、埋め込み絶縁層２８ａそして上部絶縁層２８ｂの厚みは、製造プロセスとの関係で後で説明する。ＳＯＩストライプ１６ａは埋め込み絶縁層２８ａそして上部絶縁層２８ｂより幅が狭いので、ＳＯＩストライプ１６ａの上部、側部表面が上部絶縁層２８より長手方向に包み込まれ、底部が埋め込み絶縁層２８ａに繋がっている。同様に、誘電体層２２ｂが埋め込み絶縁層２８ａ’と上部絶縁層２８ｂ’とを備える。
【００１０】
ＭＯＳフィールド・プレート・マルチ・キャパシタ構造１０は、誘電体層２２ａ、２２ｂの上部に長手方向に、そして、隣接ＳＯＩストライプ１６ａ、１６ｂを長手方向に取り囲む隣接誘電体層２２ａ、２２ｂの間に長手方向に配された導電マルチ・キャパシタフィールド・プレート層３０を備える。
【００１１】
さらに、導電マルチ・キャパシタフィールド・プレート層３０は複数の長手分割フィールド・プレート３２ａ、３２ｂ、３２ｃと上部長手フィールド・プレート３８とを備える。この実施形態では、長手分割フィールド・プレート３２ｂによりＳＯＩストライプ１６ａ、１６ｂと対応誘電体層２２ａ、２２ｂが分割されている。しかし、後で図３Ａ、３Ｂを参照して説明するように、フィールド・プレート３２ａ、３２ｃにより他の隣接誘電体層が分割されてもよい。尚、長手分割フィールド・プレートの数はＳＯＩストライプの数により決まる。
【００１２】
複数の長手分割フィールド・プレート３２ａ、３２ｂ、３２ｃの長さは誘電体層２２ａ、２２ｂの長さより若干短い。従って、図３Ａに示すように、長手分割フィールド・プレート３２ａ、３２ｂ、３２ｃの端部が誘電体層２２ａ及び/又は２２ｂの一部と重なる。
【００１３】
以上の説明から分かるように、ＭＯＳフィールド・プレート・マルチ・キャパシタ構造１０は、長手分割フィールド・プレート３２ａ、３２ｂ、ＳＯＩストライプ１６ａそして誘電体層２２ａにより囲まれたＭＯＳキャパシタ２０ａと、長手分割フィールド・プレート３２ｂ、３２ｃ、ＳＯＩストライプ１６ｂそして誘電体層２２ｂにより囲まれたＭＯＳキャパシタ２０ｂとを備える。さらに、ＭＯＳキャパシタ２０ａ、２０ｂは共通フィールド・プレートである上部長手フィールド・プレート３８を共有している。フィールド・プレート３２ａ、３２ｂ、３２ｃ、３８は金属又はポリシリコン材料により形成される。図１，２に示す実施形態では、長手分割フィールド・プレート３２ａ、３２ｂ、３２ｃはバイアホール（経路）４２を介して半導体基板１２まで延び、そして半導体基板１２に電気的に接続されている。半導体基板１２まで延びる長手分割フィールド・プレート３２ａ、３２ｂ、３２ｃは通常、互いにオーミック・コンタクトが取られる。
【００１４】
要約すると、誘電体と導電マルチ・キャパシタフィールド・プレート層３０の連続した堆積より成るＭＯＳフィールド・プレート・キャパシタ２０ａ、２０ｂによりＳＯＩストライプ１６ａ、１６ｂが完全に長手方向に包み込まれる。即ち、ＳＯＩストライプ１６ａ、１６ｂの端部外側表面が誘電体層２２ａ、２２ｂと導電マルチ・キャパシタフィールド・プレート層３０とによっては規定されない。さらにこの実施形態では、誘電体層２２ａ、２２ｂの端部外部表面が導電マルチ・キャパシタ・フィールド・プレート層３０によっては規定されない。ＭＯＳフィールド・プレート・キャパシタ２０ａ又は２０ｂの導電マルチ・キャパシタ・フィールド・プレート層３０は通常、逆Ｕ型形状をしている。
【００１５】
この実施形態では、（図２の断面図に示す）ＳＯＩストライプ１６ａの幾何学的形状は正方形でもなく長方形でもない。ＳＯＩストライプ１６ａと導電マルチ・キャパシタ・フィールド・プレート層３０が同様な断面形状を有し、同心円となっていれば円や円筒やその他の形状でも良い。この実施形態では、埋め込み絶縁層２８ａの厚みＴ１は実質的に上部絶縁層２８ｂの厚みＴ２と同じである。ＳＯＩストライプ１６ａの厚みＴ３は埋め込み絶縁層２８ａと上部絶縁層２８ｂの間に入る厚みである。同様に、ＳＯＩストライプ１６ｂも埋め込み絶縁層２８ａ’と上部絶縁層２８ｂ’の間に入る。
【００１６】
３次元ＭＯＳマルチ・キャパシタ構造１０は、従来と同じ破壊電圧で、従来に比べドリフト領域の電荷勾配が大きいという特徴がある。理論に縛られたくないが、３次元ＭＯＳマルチ・キャパシタ構造１０はオン抵抗と飽和電流に改善が見られる。
【００１７】
３次元ＭＯＳマルチ・キャパシタ構造１０の製造プロセスを詳細に説明する。
【００１８】
製造プロセスのステップ１で、ある印加電圧での埋め込み絶縁層２８’とＳＯＩ層１６（仮想的に示される実線１，１’の間の範囲を含む）との厚みＴ１，Ｔ３を選択する。最初にＳＯＩ層１６を埋め込み絶縁層２８’上部まで延在させる。この実施形態では、７００Ｖの印加電圧でＳＯＩ層１６は１．０ミクロン（Ｔ３）、埋め込み絶縁層２８’は３．０ミクロン（Ｔ１）の厚みを有する。
【００１９】
製造プロセスのステップ２で段階的な電荷プロファイルでＳＯＩ層１６をドーピングしてドリフト領域に所望の単調な電界を形成する。
【００２０】
製造プロセスのステップ３でＳＯＩ層１６を異方性エッチングして埋め込み絶縁層２８’の上部（実線１）上にＳＯＩストライプ１６ａ、１６ｂを形成する。
【００２１】
製造プロセスのステップ４で誘電体を堆積して上部絶縁層２８を形成する。
【００２２】
製造プロセスのステップ５でＳＯＩストライプ１６ａ、１６ｂの間の上部絶縁層２８と埋め込み絶縁層２８’の中心をバイアホール（経路）４２を介して半導体基板１２までトレンチ状にエッチングして平行な上部絶縁層２８、２８’、そして平行な埋め込み絶縁層２８ａ、２８ａ’をＭＯＳキャパシタ２０ａ、２０ｂに対してそれぞれ形成する。なお、任意の二つの隣り合うＳＯＩストライプの間の上部絶縁層２８と埋め込み絶縁層２８’内にバイアホールを形成してもよい。この場合、フィールド・プレート３２ａ、３２ｃに対しバイアホールを基板１２まで延在させる。
【００２３】
製造プロセスのステップ６で金属又はポリシリコンを埋め込んで、隣り合うＳＯＩストライプ１６ａ、１６ｂを長手方向に取り囲む隣り合う絶縁体層２２ａ、２２ｂの上部とそれらの間に重なるように導電マルチ・キャパシタフィールド・プレート層３０を形成する。
【００２４】
ＭＯＳマルチ・キャパシタ構造１０の導電電極（導電マルチ・キャパシタフィールド・プレート層３０）により段階的にドープされたＳＯＩストライプ１６ａ、１６ｂが長手方向に完全に包み込まれる。これにより、バイアス電圧を加えてすべての側からＳＯＩストライプ１６ａ、１６ｂを縮小することができる。
【００２５】
製造プロセスのステップ７で半導体基板１２に導電マルチ・キャパシタフィールド・プレート層３０を電気的に接続する。
【００２６】
この製造プロセスにより形成されるのは導電マルチ・キャパシタフィールド・プレート層３０により長手方向に完全に包み込まれた薄いドリフト領域のＳＯＩストライプ１６ａ、１６ｂであり、これらＳＯＩストライプ１６ａ、１６ｂとＭＯＳキャパシタ２０ａ、２０ｂのフィールド・プレート３２ａ、３２ｂ、３２ｃ、３８間にバイアス電圧を印加することにより３次元的な空乏層を形成することができる。
【００２７】
この発明の３次元ＭＯＳマルチ・キャパシタ構造１０は高電圧仕様に限定されない。誘電体層の厚みＴ１とＳＯＩ層の厚みＴ３を適宜選択することにより２Ｖから１０００Ｖの範囲の電圧から保護することができる。通常、設計段階で電圧印加によりシリコン（半導体基板１２）と誘電体層に生じる最大電界強度を設定する。
【００２８】
図４にＭＯＳフィールド・プレート・マルチ・キャパシタ構造１０’を形成する別の実施形態を示す。このＭＯＳフィールド・プレート・マルチ・キャパシタ構造１０’は図１、２のＭＯＳフィールド・プレート・マルチ・キャパシタ構造１０と同様であり、異なるのは、埋め込み絶縁層２８’から基板１２までバイアホールがエッチングされておらず、埋め込み絶縁層２８’がソリッド層であるということである。
【００２９】
ＭＯＳフィールド・プレート・マルチ・キャパシタ構造１０’は埋め込み絶縁層２８’の上部まで延在するＭＯＳキャパシタ２０ａ’、２０ｂ’を備える。長手分割フィールド・プレート３２ａ’、３２ｂ’、３２ｃ’が埋め込み絶縁層２８’の上部まで延在している。バイアホール（経路）４２’が、絶縁層２８ｂ、２８ｂ’上部に平行に形成されている上部絶縁層２８から埋め込み絶縁層２８ｂ’まで達している。
【００３０】
図４に示す実施形態は図１に示すものより若干簡単に構成できる。これは、マルチ・キャパシタ・フィールド・プレート層３０’が基板１２まで達していないからである。この実施形態では、マルチ・キャパシタ・フィールド・プレート層３０’と埋め込み絶縁層２８’間が金属―誘電体又は絶縁状態となっている。
【００３１】
ここで図３Ａを参照すると、薄膜ＳＯＩ装置１００の上面図が示されている。この実施形態では薄膜ＳＯＩ装置１００は横方向２重拡散金属酸化膜半導体（ＬＤＭＯＳ）である。従って、ここでは金属酸化膜半導体電圧降下型トランジスタ（ＭＯＳＦＥＴ）であるＬＤＭＯＳ装置の構造に関する開示を行う。ＬＤＭＯＳ装置は３次元ＭＯＳマルチ・キャパシタ構造１１０を備える。３次元ＭＯＳマルチ・キャパシタ構造１１０は基本的には図１、２に示す３次元ＭＯＳマルチ・キャパシタ構造１０と同様である。異なるのは、ＳＯＩストライプ１１６ａ、１１６ｂ、１１６ｃ、１１６ｄ、ＭＯＳキャパシタ１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ（ＭＯＳキャパシタ１２０ａ、１２０ｄは一部が示されている）を備える点である。さらには、構造を明瞭にするために、導電マルチ・キャパシタ・フィールド・プレート層１３０の上部長手フィールド・プレート１３８が一部分示され、誘電体層１２２ａ、１２２ｂ、１２２ｃ、１２２ｄが斜線でハッチングされ、且つ、ＳＯＩストライプ１１６ａ、１１６ｂ、１１６ｃ、１１６ｄの上部長手方向に切り欠きされている。
【００３２】
ＬＤＭＯＳ装置は、ドレイン１６０から、ＳＯＩストライプ１１６ａ、１１６ｂ、１１６ｃ、１１６ｄが延在しているソース１５０へ延びるＳＯＩ層１１６を備えている。ＳＯＩ層１１６の上面図での外観はＴビームのような形状をしている。ドレイン１６０は浅いＮ型層で、チャネル幅Ｗｃに沿って延び、そして、ＳＯＩストライプ１１６ａ、１１６ｂ、１１６ｃ、１１６ｄの一端の長手分割フィールド・プレート１３２ａ、１３２ｂ、１３２ｃ、１３２ｄに垂直な面まで延びている。
【００３３】
ＬＤＭＯＳ装置は、さらに、３次元ＭＯＳマルチ・キャパシタ構造１１０の他端に配され、長手分割フィールド・プレート１３２ａ、１３２ｂ、１３２ｃ、１３２ｄに垂直な面まで延びるポリシリコンゲート１４０を備える。ソース１５０は、実質的にチャネル幅Ｗｃの第１の浅いＮ型層１５２ａと第２の浅いＰ型層１５２ｂとにより形成される。この実施形態では、ポリシリコンゲート１４０（ポリシリコンストライプ）がＳＯＩ層１１６のエッチングされていない又はパターンニングされていない部分上に設けられている。
【００３４】
この実施形態では通常の自己整合モジュール（ドレイン１６０，ソース１５０）によりＬＤＭＯＳ装置の活性チャネルを形成し、ポリシリコンゲート１４０を形成する自己整合ポリシリコンストライプの下部にドーパントを拡散させている。図３Ａに示す実施形態では３次元ＭＯＳマルチ・キャパシタ構造１１０がＬＤＭＯＳ装置のドリフト領域内に規定されている。さらに、ＬＤＭＯＳ装置は従来方法により形成される。
【００３５】
薄膜ＳＯＩ装置１００はＭＯＳＦＥＴ活性装置には限らない。他の装置、例えば、ＪＦＥＴ、バイポーラ、ＭＯＳＦＥＴ/バイポーラ混成等にもここで開示したドリフト領域の高電圧処理により形成することができる。
【００３６】
図３Ｂに示すさらなる実施形態の薄膜ＳＯＩ装置１００’では、３次元ＭＯＳマルチ・キャパシタ構造１１０’がポリシリコンゲート１４０’下部のドレイン１６０’からソース１５０’まで延在している。ＳＯＩ層１１６’がドレイン１６０’からソース１５０’まで延在している。ポリシリコンゲート１４０’がエッチングされたＳＯＩストライプ１１６ａ’、１１６ｂ’、１１６ｃ’、１１６ｄ’上に配されている。点線１２５により、誘電体層１２２ａ’、１２２ｂ’、１２２ｃ’、１２２ｄ’と導電マルチ・キャパシタ・フィールド・プレート層１３０が示されている。
【００３７】
図３Ｂの実施形態では、パターンニングされたＳＯＩストライプ１１６ａ’、１１６ｂ’、１１６ｃ’、１１６ｄ’上に堆積されたポリシリコン（ＰＳ）ゲート電極によりチャネル電流に対して横壁（仮想的に示される横壁）として機能するよりより高いチャネル領域としての効果がある。実施形態は特に横型高電圧装置構造に効果的である。
【００３８】
図３Ｂにおいて、装置１１０’又はＬＳＭＯＳ装置は低いオン抵抗を示し、さらに３次元ＭＯＳマルチ・キャパシタ構造１１０’を超えて延びるパターンニングされたＳＯＩストライプ１１６ａ’、１１６ｂ’、１１６ｃ’、１１６ｄ’上に堆積されたポリシリコンゲート１４０’としてチャネル領域が２倍になる。また、チャネル導電率が係数２だけ下がる。
【００３９】
以上の説明によれば、図３Ａ、３Ｂの３次元ＭＯＳマルチ・キャパシタ構造１１０、１１０’は図１又は図４の構造のいずれかに従って形成することができる。
【００４０】
上記詳細な説明によれば、この発明の範疇において、種々の変形例並びに実施形態が当業者にとって可能である。従って、上記詳細な説明は当業者がこの発明を実行するための最も良い例として開示したものにすぎない。装置の詳細な構造はこの発明の範疇において種々変化するものであり、特許請求の範囲でのすべて変形例の独占的使用が与えられるものである。
【図面の簡単な説明】
【００４１】
【図１】この発明のドリフト領域の３次元ＭＯＳマルチ・キャパシタ構造を示す図である。
【図２】図１に示す実施形態の面１―１に沿った断面図である。
【図３Ａ】図１に示す３次元ＭＯＳマルチ・キャパシタ構造を採用したこの発明の横方向拡散金属酸化膜半導体（ＬＤＭＯＳ）装置構造の上面図である。
【図３Ｂ】図１に示す３次元ＭＯＳマルチ・キャパシタ構造を採用したこの発明のさらなる実施形態のＬＤＭＯＳ装置構造の上面図である。
【図４】この発明の３次元ＭＯＳマルチ・キャパシタ構造のさらなる実施形態を示す図である。
【国際公開パンフレット】
2005505136.tif 000003
2005505136.tif 000004
2005505136.tif 000005
2005505136.tif 000006
2005505136.tif 000007
2005505136.tif 000008
2005505136.tif 000009
2005505136.tif 000010
2005505136.tif 000011
2005505136.tif 000012
2005505136.tif 000013
2005505136.tif 000014
2005505136.tif 000015
2005505136.tif 000016
2005505136.tif 000017
2005505136.tif 000018
2005505136.tif 000019
【国際公開パンフレット（コレクトバージョン）】
2005505136.tif 000020
【国際調査報告】
2005505136.tif 000021
2005505136.tif 000022