(57)【要約】プロセッシングエレメントのアレイはある程度の冗長性を組み込むことが可能である。特に、アレイは装置の予定された機能又は複数の機能を実施するために必要な行数の他に、１行以上の予備の、すなわち、冗長なアレイエレメントの行を含む。装置内のプロセッサの一つに欠陥が発生するならば、欠陥のあるプロセッサを含む行全体が使用されず、予備の行によって置き換えられる。
2005534091.tif 000002
【特許請求の範囲】
【請求項１】
行と列のアレイ状に配置された複数のプロセッサエレメントを具備し、プロセッサエレメントが行の間を通るバス及び列の間を通るバスとバスの交差点に位置するスイッチとによって相互連結され、アレイが最初は機能が割り当てられていない冗長な行を含むプロセッサアレイにおいて、欠陥のあるプロセッサエレメントを置き換える方法であって、
第１のプロセッサエレメントに欠陥のあることが見つけられた場合に、前記第１のプロセッサエレメントを収容する行から機能を取り除き、冗長な行に機能を割り当てるステップを含む方法。
【請求項２】
前記第１のプロセッシングエレメントを含む行から取り除かれた機能を隣接する行に割り当てるステップと、
機能が冗長な行に割り当てられるまで必要に応じて、隣接する行から当該隣接する行に隣接するさらなる行へ機能を再割り当てするステップと、
を含む、請求項１記載の方法。
【請求項３】
冗長な行がアレイの端に位置する、請求項２記載の方法。
【請求項４】
前記プロセッサアレイの動作中に、データがプロセッサエレメントの行の間を通る水平バスとプロセッサエレメントの列の間を通る垂直バスを越えてプロセッサエレメントの間でタイムスロットの期間中に転送され、
データが垂直バスを使用せずに第１のプロセッサエレメントから第２のプロセッサエレメントへ第１のタイムスロットの期間中に転送されることが予定されるようにプロセッサエレメントに機能を割り当てるときに、前記第１のプロセッサエレメント又は前記第２のプロセッサエレメントに欠陥があるという判定の後に続いて、機能の再割り当ての際に使用されることになる垂直バスのセグメント上での前記データの転送のため前記タイムスロットを確保するステップをさらに含む、請求項１又は２記載の方法。
【請求項５】
行と列のアレイ状に配置された複数のプロセッサエレメントを具備し、プロセッサエレメントが行の間を通るバス及び列の間を通るバスとバスの交差点に位置するスイッチとによって相互連結されたプロセッサアレイに機能を割り当てる方法であって、
第１のプロセッサエレメントに欠陥がある場合に、前記プロセッサエレメントを含む行内のプロセッサエレメントに機能が割り当てられない方法。
【請求項６】
各行内のプロセッサエレメントの配置が他のそれぞれの行内のプロセッサエレメントの配置と同様である行と列のアレイ状に配置された複数のプロセッサエレメントと、
プロセッサエレメントの行と行の間を通る水平バスのペアであって、各ペアが第１の方向へデータを伝達する第１の水平バスと第１の方向とは逆の第２の方向へデータを伝達する第２の水平バスとを含む水平バスのペアと、
プロセッサエレメントの列と列の間を通る垂直バスであって、プロセッサエレメントの隣接する列の一部のペアにはそれらの間を通る垂直バスがなく、隣接する列のその他のペアにはそれらの間を通る第１の方向へデータを伝達する２本のバスと当該第１の方向とは逆の第２の方向へデータを伝達する２本のバスがある垂直バスと、
水平バスと垂直バスの交差点に位置するスイッチと、
を具備するプロセッサアレイ。
【請求項７】
各スイッチが、
複数の入力バス及び複数の出力バスと、
出力バスのそれぞれの方へ切り替えられるべきデータを示す情報をそれぞれのアドレスに記憶するメモリ装置と、
所定のシーケンスで記憶装置のアドレスを始めから終わりまでカウントするコントローラと、
を具備する、請求項６記載のプロセッサアレイ。
【請求項８】
記憶装置は、出力バスのそれぞれの方へ切り替えられるべきデータが、
入力バスのうちの一つの上のデータ値、
前記出力バス上の前のデータ値、又は、
値零
のうちのいずれであるかを示す情報を記憶する、請求項７記載のプロセッサアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプロセッサアレイに係わり、特に、１台以上の欠陥のあるプロセッサが存在する場合であってもアレイが正常に動作することを可能にさせるある程度の冗長性を備えたプロセッサアレイに関する。
【背景技術】
【０００２】
英国特許第２３７０３８０号明細書は、データ処理機能がアレイ内のプロセッサの間に分散され、プロセッサがバスと、データがあるアレイエレメントから別のアレイエレメントへどのようにして転送されるかを決めるスイッチエレメントと、によって連結されたプロセッサアレイを開示する。
【０００３】
半導体装置の製造プロセスは不完全である。これらの不完全さによって、シリコンウェハの全体に分布する点欠陥が生じる。所定の欠陥密度に対して、ダイサイズが大きくなると、欠陥のある装置の割合が高くなる。殆どの半導体装置において、ダイのどこかに欠陥が発生した場合、装置内の回路のすべてが正しい動作を要求されるので、そのダイは廃棄しなければならない。
【０００４】
これに対する一つの知られている例外は、ランダム・アクセス・メモリ（ＲＡＭ）のようなメモリ装置の事例である。この事例では、装置の大部分がメモリセルの規則的なアレイにより構成されるので、試験中に欠陥が検出された列を置き換えるため使用することができる予備の（冗長な）セルの列が装置内に組み込まれる。欠陥のある列の置き換えを実現するため、レーザーヒューズを用いて制御されるスイッチが回路に組み込まれる。これらのヒューズは、試験から得られた情報の結果として選択的に飛ばされる。これは、ウェハから得ることができる使用可能な装置の割合を増加させる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ある程度の冗長性を組み込むことができるプロセッシングエレメントのアレイを提供する。特に、アレイは装置の目的の機能又は複数の機能を実施するために必要な数の行の他に、１行以上の予備の、すなわち、冗長なアレイエレメントの行を含む。装置内のプロセッサの一つに欠陥が発生するならば、その欠陥のあるプロセッサを含む行全体が使用されず、予備の行によって置き換えられる。
【課題を解決するための手段】
【０００６】
本発明の第１の態様によれば、行と列のアレイ状に配置された複数のプロセッサエレメントを具備し、プロセッサエレメントが行の間を通るバス及び列の間を通るバスとバスの交差点に位置するスイッチとによって相互連結され、アレイが最初は機能が割り当てられていない冗長な行を含む、プロセッサアレイにおいて、欠陥のあるプロセッサエレメントを置き換える方法が提供される。第１のプロセッサエレメントに欠陥のあることが見つけられた場合に、前記第１のプロセッサエレメントを収容する行から機能が取り除かれ、代わりに冗長な行に割り当てられる。
【０００７】
これにより、欠陥のあるプロセッサエレメントを含む装置上であっても必要な機能を実行させることが可能である。これは、製造プロセスから得られた使用可能な装置の割合を著しく増加させることが可能である。
【０００８】
本発明の第２の態様によれば、行と列のアレイ状に配置されたプロセッサエレメントを有するプロセッサアレイであって、各行内のプロセッサエレメントの配置が他の各行内のプロセッサエレメントの配置と同じであり、水平バスのペアがプロセッサエレメントの行と行の間を通り、各ペアが第１の方向へデータを伝達する第１の水平バスと第１の方向とは逆の第２の方向へデータを伝達する第２の水平バスとを具備し、垂直バスがプロセッサエレメントの列と列の間を通り、プロセッサエレメントの隣接する列の一部のペアにはそれらの間を通る垂直バスがなく、隣接する列のその他のペアがそれらの間を通る第１の方向へデータを伝達する２本のバスと第１の方向とは逆の第２の方向へデータを伝達する２本のバスを有し、スイッチが水平バスと垂直バスの交差点に位置する、プロセッサアレイが提供される。
【０００９】
このアレイは、特に、垂直バスの不均一な配置は、本発明の第１の態様による方法の最も効果的な使用を可能にさせる。
【発明を実施するための最良の形態】
【００１０】
本発明をよりよく理解し、本発明がどのように実施されるかを明らかにするため、以下では一例として添付図面が参照される。
【００１１】
図１は本発明によるアレイアーキテクチャを表す。このアレイアーキテクチャは、参照することによってここに引用される英国特許第２３７０３８０号明細書及び英国特許第２３７０３８１号明細書に概ね記載されているが、以下に説明するような変更が加えられている。
【００１２】
アレイはマトリクス状に配置された複数のアレイエレメント２０により構成される。説明の便宜上、図１に示された実施例は６行を有し、各行は１０台のアレイエレメント（ＡＥ０，ＡＥ１，．．．，ＡＥ９）により構成され、全部で６０台のアレイエレメントに達するが、本発明の実際的な実施形態は、たとえば、全部で４００台を上回るアレイエレメントを有する。各アレイエレメント２０は、それぞれのコネクタ５０を介して、左から右へ伝わる対応した第１の水平バス３２のセグメント、及び、右から左へ伝わる対応した第２の水平バス３６のセグメントに接続される。水平バスセグメント３２、３６は、上方へ伝わる垂直バスセグメント４１、４３、及び、下方へ伝わる垂直バスセグメント４２、４４にスイッチ５５で接続される。特に、各スイッチ５５は、左から右への入力水平バスセグメント３２、右から左への入力水平バスセグメント３６、２個の上方への入力垂直バスセグメント４１、４３、及び、２個の下方への入力垂直バスセグメント４２、４４と、さらに、左から右への出力水平バスセグメント３２、右から左への出力水平バスセグメント３６、２個の上方への出力垂直バスセグメント４１、４３、及び、２個の下方への出力垂直バスセグメント４２、４４と、を有する。
【００１３】
すべての水平バスセグメント３２、３６、及び、垂直バスセグメント４１、４３、４２、４４は３２ビット幅である。
【００１４】
このようにして、プロセッサエレメントの隣接した列の一部のペア（たとえば、ＡＥ１とＡＥ２のペア、ＡＥ６とＡＥ７のペア）はペア内のプロセッサエレメント間を通る垂直バスをもたないが、隣接した列のその他のペア（たとえば、ＡＥ４とＡＥ５のペア、ＡＥ８とＡＥ９のペア）はそれらのプロセッサエレメント間を通り第１の方向にデータを伝達する２本のバスと、第１の方向とは逆の第２の方向にデータを伝達する２本のバスとをもつ。この不均一に間隔をあけられた配置は、たとえば、アレイエレメントの２列のグループの後に垂直バスの１組のペアを設けるのではなく、アレイエレメントの４列のグループの後に垂直バスの２組のペアを設ける配置は、以下で説明する理由のため、より効率的である。
【００１５】
図２は、それぞれのスイッチが同一であるスイッチ５５のうちの一つの構造を表す。スイッチは、予めデータがロードされたランダム・アクセス・メモリＲＡＭ６１を含む。スイッチ５５はコントローラ６０によって局部的に制御され、コントローラは、予め決められたシーケンスでＲＡＭ６１のアドレスを始めから終わりまでカウントするカウンタを収容する。この同じシーケンスが無制限に繰り返され、シーケンスを１回完了するための所要時間は、システムクロックのサイクル数の単位で測定され、シーケンス周期と呼ばれる。各クロックサイクルで、ＲＡＭ６１からの出力データがレジスタ６２の中へロードされ、レジスタ６２の内容がマルチプレクサ６４を使用して各出力バス６６のためのソースを選択するため使用される。
【００１６】
出力バス６６のソースは、６本の入力バス、すなわち、左から右への入力水平バスセグメントＬｅｆｔＩｎと、右から左への入力水平バスセグメントＲｉｇｈｔＩｎと、２個の上方への入力垂直バスセグメントＵｐ１Ｉｎ及びＵｐ２Ｉｎと、２個の下方への入力垂直バスセグメントＤｏｗｎ１Ｉｎ及びＤｏｗｎ２Ｉｎのうちのいずれか一つである。さらに、出力バスのためのソースとして値零を選択することが可能であり、先行のクロックサイクルの間に出力バス上に存在し、レジスタ６２のビットのうちの一つの制御下でレジスタ６５にロードされる値を選択することも可能である。
【００１７】
出力バスが使用されないとき、ソースとして零を選択する方が有利であり、その結果、バス上の値は複数のクロックサイクルに亘って変わらない状態を保ち、これにより、電力を節約する。
【００１８】
図２では、１台のマルチプレクサ６４と、それに関連したレジスタ６５だけが示されているが、スイッチ５５は、各出力バスに１組ずつの６組のこのようなマルチプレクサと関連したレジスタを含む。
【００１９】
スイッチ５５の最大のコンポーネントはＲＡＭ６１であるが、それにもかかわらずこのＲＡＭ６１は一般的にＲＡＭの標準を基準にすると小型である。したがって、ＲＡＭ６１のサイズはＲＡＭのアドレスデコーディングセクションによって大部分が決定される。これはスイッチ５５内で切り替えられるバスの本数に依存しないので、装置の全体的なサイズは、たとえば、アレイエレメントの２列のグループの後に垂直バスの１組のペアを設け、各行に１台のスイッチを設ける場合に対して、アレイエレメントの４列のグループの後に垂直バスの２組のペアを設け、各行に１台のスイッチを設けることによって縮小される。
【００２０】
図３は各アレイエレメント２０がコネクタ５０で水平バスのセグメント３２、３６へ接続される様子をより詳細に表している。このようなコネクタ５０のそれぞれはマルチプレクサ５１を含み、バスのセグメントは２台のこのようなマルチプレクサ５１の間の部分として定められる。左から右への水平バスの各セグメント３２は配線２１によってそれぞれのアレイエレメント２０の入力へ接続される。各アレイエレメント２０の出力２２は別のマルチプレクサ５１を介して右から左への水平バスのそれぞれのセグメント３６に接続される。
【００２１】
各マルチプレクサ５１は、マルチプレクサが入力バスセグメント上のデータを出力するか、または、アレイエレメント出力上のデータを出力するかを決める関連したアレイエレメント２０内の回路（図示せず）によって制御される。
【００２２】
アレイ内のすべての通信は、所定数（たとえば、１０２４）のクロックサイクル（上記のシーケンス周期）に亘って続く所定のシーケンスで行われる。各スイッチ及び各アレイエレメントは、シーケンス周期をカウントするカウンタを含む。上述のように、このシーケンスの各サイクルで、各スイッチは、８通りのソースの可能性のうちの一つからその６本の出力バスのそれぞれへのデータを選択する。所定のサイクルで、アレイエレメントは、それぞれの配線２１を介してそれぞれの入力バスセグメントからデータを取り込み、マルチプレクサ５１を使用してそれぞれの出力バスセグメントへのデータを切り替える。
【００２３】
各アレイエレメントは、その関連したマルチプレクサを制御し、シーケンス内の正確な時点で接続されているバスセグメントからデータを取り込み、そのデータに関する何らかの有効な機能を実行する能力を備えている。この有効な機能は、データの記憶だけにより構成されることもある。
【００２４】
しかし、本発明の好ましい一実施形態では、各アレイエレメントは複雑なマイクロプロセッサを含み、そのマイクロプロセッサの面積は各スイッチの面積の数倍よりも大きい。このサイズの差によって、スイッチよりもむしろアレイエレメント内の故障の解決を目的とする本発明は特に効果的にさせられる。
【００２５】
アレイエレメントがすべて同一であるとは限らないならば、本発明が最も効果的に使用され得るようにするために、少なくともアレイの各列の範囲内で、アレイエレメントのすべてが同一でなければならない。
【００２６】
半導体装置の製造プロセスは不完全である。これにより、シリコンウェハの全体に分布する点欠陥が生じる。所定の成熟状態にある所定の製造プロセスでは、この欠陥密度はほぼ一定である。このことが図４に示され、同図は、円形シリコンウェハ６０の境界と、個々の装置を製作するため使用される個別の正方形ダイス６１と、ランダムに分布した欠陥６２を表す。
【００２７】
所定の欠陥密度に対して、ダイサイズが大きくなると、欠陥のある装置の割合が高くなるであろう。
【００２８】
殆どの半導体装置において、ダイのどこかに欠陥が発生した場合、装置内の回路のすべてが正しい動作を要求されるので、そのダイは廃棄しなければならない。
【００２９】
本発明によれば、プロセッシングエレメントのアレイはある程度の冗長性を組み込む。より詳細には、アレイエレメントの１行以上の予備の（冗長な）行が、装置の目的の機能又は複数の機能を実施するために必要な行数に加えて、そのアレイ内に収容される。装置の製造中又は装置の動作時のいずれかで、欠陥がプロセッシングエレメントの一つに生じるならば、欠陥のあるプロセッシングエレメントを含むアレイエレメントの行全体は使用されず、予備の行によって置き換えられる。
【００３０】
列内のアレイエレメントは上述のようにすべて同一であるため、アレイエレメントの各行は同一であり、欠陥のあるプロセッシングエレメントを含む行の機能は予備の行によって実行することが可能である。
【００３１】
図５は、図１に表されたプロセッシングエレメントのアレイを表し、６行がＲｏｗ  n（n＝０，．．．，５）によって示され、各行の１０台のアレイエレメントがＡＥnm（m＝０，．．．，９）によって示されている。欠陥が、たとえば、行Ｒｏｗ  ２のアレイエレメントのいずれかで検出されるならば、そのアレイエレメントの行全体が使用されない。より詳しく説明すると、行Ｒｏｗ  ５を予備の行とすることが当初予定され、生産試験プロセスが行Ｒｏｗ  ２のアレイエレメントに欠陥を検出するならば、行Ｒｏｗ  ２のアレイエレメントに取り込まれる筈であったソフトウェアプログラムは行Ｒｏｗ  ３の対応したアレイエレメントに取り込まれ、行Ｒｏｗ  ３のアレイエレメントに取り込まれたであろうソフトウェアプログラムは行Ｒｏｗ  ４の対応したアレイエレメントに取り込まれ、行Ｒｏｗ  ４のアレイエレメントに取り込まれたであろうソフトウェアプログラムは行Ｒｏｗ  ５の対応したアレイエレメントに取り込まれる。
【００３２】
いずれかのアレイエレメントＡＥnmが当初宛先とされていたソフトウェアプログラムをＰｒｏｇnmとして表し、プログラムの完全な再配分が次表に定められる。
【００３３】
【表１】
2005534091.tif 000003
アレイエレメント上で動くプログラムの再配分に加えて、スイッチ内のＲＡＭの内容も変更する必要があり、その結果として、データがそのデータを使用することになるアレイエレメントへ転送される。上記の表に示されるように、プログラムは、欠陥のあるアレイエレメントを含む行よりも上方のアレイエレメント上で動かされるプログラムが同じアレイエレメント上で動かされ、一方、欠陥のあるアレイエレメントを含む行内とその行よりも下方のアレイエレメント上で動かされるプログラムがそれらの当初の行よりも下方の行内の対応するアレイエレメント上で動かされるように再配分される。したがって、同様に、ＲＡＭは、データが利用するルートが欠陥のある行及びその行よりも下方の行では下へ移され、欠陥のある行よりも上方の行では同じ場所に留まるようにプログラム変更される。そのルートが欠陥のある行で始まるか若しくは終了し、又は、欠陥のある行を通過するとき、状況は僅かにより複雑になる。すべての状況は、図５のアレイの部分詳細図である図６、並びに、スイッチプログラム変更のための必要条件の具体的な例を表す図７乃至１６を用いて説明される。
【００３４】
図５に例示されるように、行Ｒｏｗ  ２内のアレイエレメントの一つが故障し、その行内のすべてのアレイエレメントが使用されなくなる場合を考える。特に、図６を参照すると、アレイエレメントＡＥ２４、ＡＥ２５及びＡＥ２６上で動かされたであろうプログラムがそれぞれアレイエレメントＡＥ３４、ＡＥ３５及びＡＥ３６へ転送される。同様に、アレイエレメントＡＥ３４、ＡＥ３５及びＡＥ３６上で動かされたであろうプログラムがアレイエレメントＡＥ４４、ＡＥ４５及びＡＥ４６へ転送され、以下同様である。図７乃至１６において、太い点線は、当初の（故障のない）構成で使用されるリソース（コネクタ、スイッチ又はマルチプレクサ）を示し、二重線は新しい構成で使用されるリソースを示し、太い実線は当初の構成と新しい構成の両方で使用されるリソースを示す。
【００３５】
データは以下に説明するルールに従って新しいルートで送られる。
【００３６】
欠陥のある行よりも上にある水平ルートには変更がない。
【００３７】
欠陥のある行又はそれよりも下にある行の水平ルートについては、すべてのルーティングが１行ずつ下方へ移される。これが図７に示され、アレイエレメントＡＥ２４から、バスセグメント８０及び８１とスイッチＳＷ２１とを経由して、アレイエレメントＡＥ２５に至るルートは、アレイエレメント３４から、バスセグメント８８及び８９とスイッチＳＷ３１とを経由して、アレイエレメントＡＥ３５に至るルートへ移されることがわかる。
【００３８】
欠陥のある行よりも完全に上に位置するルートは、図８に示されるように、影響を受けない。
【００３９】
欠陥のある行よりも完全に下に位置するルートは、上記の水平ルートと同様に、すべてが１行ずつ下方へ移される。
【００４０】
下方から故障のある行へ至るルートは、欠陥のある行よりも完全に下に位置するルートと同様に取り扱われ、これが図９に示されている。同図によれば、アレイエレメントＡＥ３５から、バスセグメント９５、スイッチＳＷ４１、バスセグメント９１、スイッチＳＷ３１、バスセグメント８３、スイッチＳＷ２１及びバスセグメント８１を経由して、アレイエレメントＡＥ２５に至るルートは、アレイエレメントＡＥ４５から、バスセグメント１０５、スイッチＳＷ５１、バスセグメント１０１、スイッチＳＷ４１、バスセグメント９１、スイッチＳＷ３１及びバスセグメント８９を経由して、アレイエレメントＡＥ３５に至るルートへ移されることがわかる。
【００４１】
上方から故障のある行へ至るルートは、当初のルートが少なくとも一つの垂直バスセグメントを収容する場所で、垂直ルートがもう１台のスイッチによって下方へ延長される必要がある。これが図１０に示されている。同図からわかるように、スイッチＳＷ１１から、バスセグメント７３、スイッチＳＷ２１及びバスセグメント８１を経由して、アレイエレメントＡＥ２５に至る部分ルートは、スイッチＳＷ２１から、バスセグメント８４、スイッチＳＷ３１及びバスセグメント８９を経由して、アレイエレメントＡＥ３５まで延長される。
【００４２】
垂直バスセグメントを使用しない欠陥のある行の上方の行から欠陥のある行までのルートは特殊な状況を作り出す。特に、図１１に示されるように、当初のルートは、図１０に示された例とは異なり、延長すべき既存の垂直バスセグメントを含まない。その結果として、新しい垂直セクションを挿入しなければならない。これは問題を生じる可能性があり、その理由は￥、新しいルートのために必要な垂直バスセグメントが所要のタイムスロットの間に既に他のルートに割り当てられているかもしれないからである。
【００４３】
したがって、ルートを割り当てるときには、この必要条件を考慮しなければならない。特に、垂直バスセグメントを使用することなくある行から別の行へ至るルートを計画するときには、システムは、その２行よりも下に欠陥が生じる場合に備えて、バスセグメント上の配線を確保すべきである。
【００４４】
垂直バスの２組のペアがアレイエレメントの４列の各グループの後に設けられた上記の垂直バスの不均一に間隔を空けられた配置は、たとえば、垂直バスの１組のペアがアレイエレメントに２列の各グループの後に設けられた別のより均一な間隔が空けられた配置よりも効率的にこれらの配線が確保されることを可能にさせる。
【００４５】
図１１において、アレイエレメントＡＥ１５から、バスセグメント７５、スイッチＳＥ２１及びバスセグメント８１を経由して、アレイエレメントＡＥ２５に至るルートは、バスセグメント８１が使用されず、スイッチＳＷ２１からのルートが、垂直バスセグメント８５、スイッチＳＷ３１及びバスセグメント８９を経由してアレイエレメントＡＥ３５まで延長されるように移される。バスセグメント８５上（又は、スイッチＳＷ２１からＳＷ３１へ至る他のバスセグメント８２上）の配線は、当初のルート割り当てプロセスによってそのタイムスロットのために確保されるべきである。
【００４６】
図１２に示されるように、欠陥のある行から始まり下方へ進むルートは、故障のある行の完全に下方に位置するルートと同様に取り扱われる。たとえば、アレイエレメントＡＥ２５から、バスセグメント８７、スイッチＳＷ３１及びバスセグメント８９を経由して、アレイエレメントＡＥ３５に至るルートは、アレイエレメントＡＥ３５から、バスセグメント９５、スイッチＳＷ４１及びバスセグメント１０７を経由して、アレイエレメントＡＥ４５に至るルートへ移される。
【００４７】
この状況で注意すべきことは、当初のルートが垂直バスのセクションを含んでいなかったが、代替ルートも垂直バスのセクションを含まないことである。その結果として、この状況では、図１１に関して説明した問題を生じる可能性がない。
【００４８】
当初のルートが少なくとも一つの垂直バスセグメントを含み、欠陥のある行から始まり上方へ進むルートは、図１３に示されるように、一つの垂直バスセグメントによって延長される。ここで、アレイエレメントＡＥ２５から、バスセグメント８７、スイッチＳＷ３１、バスセグメント８３、スイッチＳＷ２１、バスセグメント７１及びスイッチＳＷ１１を経由して、アレイエレメントＡＥ１５に至るルートは、そのルートがアレイエレメント３５から始まり、バスセグメント９５、スイッチＳＥ４１及びバスセグメント９１を経由してスイッチＳＷ３１へ至るように変更される。
【００４９】
欠陥のある行から、垂直バスセグメントを使用せずにその上方の行へ至るルートは、図１４に示されている。これは上記の図１１に示された状況と類似している。特に、アレイエレメントＡＥ２４から、バスセグメント８０、スイッチＳＷ２１及びバスセグメント７４を経由して、アレイエレメントＡＥ１４へ至るルートは、アレイエレメントＡＥ３４から、バスセグメント８８、スイッチＳＷ３１、バスセグメント８４、スイッチＳＷ２１及びバスセグメント７４を経由して、アレイエレメントＡＥ１４へ至るルートによって置き換えられる。このようにして、バスセグメント８４上（又は、スイッチＳＷ３１からＳＷ２１まで通る他のバスセグメント８３上）の配線は、コンテンションの可能性を避けるために、当初の割り当てプロセスによって、そのタイムスロットのために確保されるべきである。
【００５０】
欠陥のある行と交差するルートは図１５（上方へ伝わる）及び図１６（下方へ伝わる）に示されている。これらの状況では、欠陥のある行よりも下方のすべての垂直バスセグメントの割り当ては１行ずつ下方へ移され、追加バスセグメントが欠陥のある行に割り当てられる。
【００５１】
各スイッチのＲＡＭ６１の必要な内容を決めるプロセスは、上記の状況の何れにおいても、当業者には明らかであろう。
【００５２】
以上の説明は１行の欠陥のある行が予備の行によって置き換えられる方法を明らかにしている。２行の予備の行がアレイ内に収容されているならば、欠陥のある２行を置き換えることが可能である。そのプロセスは上記のプロセスと全く同様であるが、２回繰り返される。最初に、上方の欠陥のある行が、欠陥のある行がもう一行存在することを無視して置き換えられる。次に、下方の欠陥のある行が置き換えられる。原理的に、任意の数の欠陥のある行が同様に置き換えられるが、置き換えの行数の実際的な制限は、各行が置き換えられた後に（ルーティングは欠陥のある行を越えて事実上「伸ばされる」ため）垂直ルートが長くなるので、データの通過時間が増大するということである。最終的に、この通過時間の増大は、データが所要レートで処理できなくなることを意味する。
【００５３】
欠陥が生産試験の一部として検出されるならば、どの行に欠陥が含まれているかに関する情報が試験用装置のレーザーヒューズを飛ばすために使用される。プログラムをアレイエレメントにロードし、スイッチのＲＡＭ内のデータを操作するプロセスは、アレイが構成される時にこの情報を使用する。或いは、ここで説明した方法は、現場での動作中に起こる故障を修理するためにも使用される。この状況では、アレイエレメントの故障はアレイエレメント上で試験ソフトウェアを実行することにより検出される。
【００５４】
方法及び装置は、本明細書では主としてプロセッサエレメントがマイクロプロセッサを含む配置を参照して説明されている。上述のように、プロセッサエレメントはデータを記憶することができるだけでもよい。それとは逆に、各プロセッサエレメントはそれ自体がより小型のプロセッサエレメントのアレイを収容してもよい。
【図面の簡単な説明】
【００５５】
【図１】本発明によるアレイのブロック概略図である。
【図２】図１のアレイ内のスイッチのブロック概略図である。
【図３】図１のアレイの一部分の拡大ブロック概略図である。
【図４】図１のアレイを製造するため使用される半導体ウェハの概略図である。
【図５】欠陥の可能性がある場合の影響を表す図１のアレイのブロック概略図である。
【図６】欠陥の可能性がある場合の装置の動作を表す図１のアレイの一部分の拡大ブロック概略図である。
【図７】欠陥の可能性がある場合の装置の動作を表す図１のアレイの一部分の拡大ブロック概略図である。
【図８】欠陥の可能性がある場合の装置の動作を表す図１のアレイの一部分の拡大ブロック概略図である。
【図９】欠陥の可能性がある場合の装置の動作を表す図１のアレイの一部分の拡大ブロック概略図である。
【図１０】欠陥の可能性がある場合の装置の動作を表す図１のアレイの一部分の拡大ブロック概略図である。
【図１１】欠陥の可能性がある場合の装置の動作を表す図１のアレイの一部分の拡大ブロック概略図である。
【図１２】欠陥の可能性がある場合の装置の動作を表す図１のアレイの一部分の拡大ブロック概略図である。
【図１３】欠陥の可能性がある場合の装置の動作を表す図１のアレイの一部分の拡大ブロック概略図である。
【図１４】欠陥の可能性がある場合の装置の動作を表す図１のアレイの一部分の拡大ブロック概略図である。
【図１５】欠陥の可能性がある場合の装置の動作を表す図１のアレイの一部分の拡大ブロック概略図である。
【図１６】欠陥の可能性がある場合の装置の動作を表す図１のアレイの一部分の拡大ブロック概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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