(57)【要約】  マトリックスをアドレスすることが可能なメモリー・アレー（Ｍ）のワード・ライン（２）およびビット・ライン（４）を形成するストライプ状電極を包含する第一および第二の電極層（２；４）の間に挟持されているメモリー材料を有する強誘電性あるいはエレクトレット・ボリュームメトリック型メモリー装置において、メモリー・セルがワード・ライン（２）およびビット・ライン（４）の交差点の間に挟持されたメモリー材料の容積内に画定されており、かつ複数のメモリー・アレーがスタック内に配置されている。メモリー・アレー（Ｍ）のスタック（Ｓ）は互いに折り重ねられおよび／あるいは編まれた２個以上のリボン状構造体（Ｒ）から形成されている。各々のリボン状構造体（Ｒ）は非導電性材料からなるフレキシブルな基板（３）と電極層（２；４）から構成され、同電極層（２；４）は基板の各々の表面上に形成され、リボン状構造体（Ｒ）に沿って延びる平行でストライプ状電極により構成されている。メモリー材料（１）の一層は、電極層のひとつを覆っており、これによりスタック（Ｓ）内での各々のメモリー・アレー（Ｍ）は、一対の隣接するリボン状構造体（Ｒk，Ｒk+1）を部分的に重複させることにより形成され、実質的に直交するように交差する。
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【特許請求の範囲】
【請求項１】
強誘電性あるいはエレクトレットのメモリー材料（１）が、各々がマトリックスをアドレスすることが可能なメモリー・アレー（Ｍ）のワード・ライン（２）およびビット・ライン（４）を形成する第一および第二の平行なストライプ状電極を包含する第一および第二の電極層（２，４）の間に挟持されており、同アレーのワード・ライン（２）およびビット・ライン（４）は互いに実質的に直角をなしており、メモリー・セルがワード・ライン（２）およびビット・ライン（４）の各々の交差点の間に挟持されたメモリー材料（１）の容積内に画定されており、かつ複数のメモリー・アレーが、少なくとも１個のメモリー・アレー・スタックがボリュームメトリック構造を有するメモリー装置を実現するように、少なくとも１個のスタック（Ｓ）に配置されているボリュームメトリック型メモリー装置において、
メモリー・アレー（Ｍ）のスタック（Ｓ）が互いに折り重ねられおよび／あるいは編まれた２個以上のリボン状構造体（Ｒ）から形成されており、各々のリボン状構造体（Ｒ）は非導電性材料からなるフレキシブルな基板（３）、各々が基板表面上に配置される第一および第二の電極層（２、４）（各々の電極層はリボン状構造体（Ｒ）に沿って延びる平行でストライプ状電極により構成されている）およびそれの電極層のひとつを覆い、リボン状構造体の両端の間で中断されることなく延びているメモリー材料（１）からなる層により構成されており、
そこではスタック（Ｓ）内での各々のメモリー・アレー（Ｍ）は、実質的に直交するように互いに折り重ねられおよび／あるいは編まれた一対の隣接するリボン状構造体（Ｒ）を部分的に重複させることにより形成され、またスタック（Ｓ）内メモリー・アレー（Ｍ）のワード・ライン（２）とメモリー層（１）は隣接するリボン状構造体（Ｒ）の第一の対に収納され、ビット・ライン（４）はそれの第二の対に収納されることを特徴とするボリュームメトリック型メモリー装置。
【請求項２】
上記スタック（Ｓ）内の第二のメモリー・アレー（Ｍ）の各々が互いに互い違いに配置されることを特徴とする請求項１記載の強誘電性あるいはエレクトレット・ボリュームメトリック型メモリー装置。
【請求項３】
上記スタック（Ｓ）が２個以上形成され、対をなすリボン状構造体（Ｒ）をひとつのスタックから他のスタックにわたって次々に繰り返すようにこれらリボン状構造体を折り重ねおよび／あるいは編むことを特徴とする請求項１記載の強誘電性あるいはエレクトレット・ボリュームメトリック型メモリー装置。
【請求項４】
上記リボン状構造体（Ｒ）をそれの２個以上のサブセットの形で配置し、そこでリボン状構造体（Ｒ）が各々の与えられたサブセット内でスタック頂部から見て互いに平行となるように、また他の異なったサブセット内のリボン状構造体（Ｒ）に対して非並行となるように配向されていることを特徴とする請求項１記載の強誘電性あるいはエレクトレット・ボリュームメトリック型メモリー装置。
【請求項５】
少なくとも２個の上記サブセット（Ｘ）の各々からの少なくとも１個のリボン状構造体（Ｒ）には長手方向に延びる電極（２、４）が一方の面上に形成され、グローバル・メモリー・フィルムが他の面上に形成されることを特徴とする請求項４記載の強誘電性あるいはエレクトレット・ボリュームメトリック型メモリー装置。
【請求項６】
上記リボン状構造体（Ｒ）とそれのサブセット（Ｘ）の数がスタック（Ｓ）の与えられた機能性と適合するリボン状構造体（Ｒ）の長さを最小化するように選ばれることを特徴とする請求項４記載の強誘電性あるいはエレクトレット・ボリュームメトリック型メモリー装置。
【請求項７】
リボン状構造体（Ｒ）の各々が予め作製され、複数の絶縁性および／あるいは導電性および／あるいは半導電性の層および構造体がその断面内およびその一方あるいは両方の表面上に形成されることを特徴とする請求項１記載の強誘電性あるいはエレクトレット・ボリュームメトリック型メモリー装置。
【請求項８】
上記スタック（Ｓ）内の２個以上のリボン状構造体（Ｒ）がそれらの一方あるいは両方の側面上に一対の電極（２，４）を有しそれらがリボン長さにわたって延びていることを特徴とする請求項１記載の強誘電性あるいはエレクトレット・ボリュームメトリック型メモリー装置。
【請求項９】
上記の電極（２，４）の各々がリボン状構造体（Ｒ）の一端あるいは両端にあるいはその近傍に設けられた能動的および／あるいは受動的な回路を含む接続場あるいは場所に接続され、その接続場がリボン状構造体（Ｒ）の外部にある回路に電気的あるいは光学的に接続されることにより電気的にアクセスされることを特徴とする請求項１記載の強誘電性あるいはエレクトレット・ボリュームメトリック型メモリー装置。
【請求項１０】
上記スタック（Ｓ）が少なくとも２個の異なる種類のリボン状構造体を包含することを特徴とする請求項１記載の強誘電性あるいはエレクトレット・ボリュームメトリック型メモリー装置。
【請求項１１】
上記スタック（Ｓ）内の少なくとも１個のリボン状構造体（Ｒ）がその一面あるいは両面にグローバル絶縁表面を有することを特徴とする請求項１記載の強誘電性あるいはエレクトレット・ボリュームメトリック型メモリー装置。
【請求項１２】
上記スタック（Ｓ）内の少なくとも１個のリボン状構造体（Ｒ）が他のリボン状構造体（Ｒ）とは長さが異なることを特徴とする請求項１記載の強誘電性あるいはエレクトレット・ボリュームメトリック型メモリー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は強誘電性あるいはエレクトレット・ボリュームメトリック型メモリー装置に関し、同装置において強誘電性あるいはエレクトレットのメモリー材料が、各々がマトリックスをアドレスすることが可能なメモリー・アレーのワード・ラインおよびビット・ラインを形成する第一および第二の平行なストライプ状電極を包含する第一および第二の電極層の間に挟持されており、同アレーのワード・ラインおよびビット・ラインは互いに実質的に直角をなしており、メモリー・セルがワード・ラインおよびビット・ラインの各々の交差点の間に挟持されたメモリー材料の容積内に限定されており、かつ複数のメモリー・アレーが、少なくとも１個のメモリー・アレー・スタックがボリュームメトリック構造を有するメモリー装置を実現するように、少なくとも１個のスタックに配置されている。
【０００２】
より広い意味からは、本発明は強誘電性薄膜に基づくデータの記憶および／あるいは処理のための装置に関する。
【背景技術】
【０００３】
本発明開示の編まれたあるいは折り重ねられた形状のメモリー層を直接的に開示する先行技術は見当たらない。しかしながら、現今の技術状態を説明するために一般的な背景技術に言及し、それらの本発明との関連を述べ、同時に本発明の目的を強調する。
【０００４】
メモリー・チップは、通常型の磁気、光学的その他の機械的な記憶装置に比べて非常に高速で読み取り書き込み操作が可能という長所を有する。更に、メモリー・チップは固体状であり、合理的な程度に電力消費が少なく、高い転送速度を有する可能性がある。それの短所は情報記憶能力に限界があることとバイト当たりの生産コストが比較的高いことである。これらはスケーリング上の問題と面積（典型的には１ｃｍ２／チップ未満）に限界があることに起因し、予見し得る将来において大きく変わるとは思われない。
【０００５】
これらの限界を回避するために、シリコン／ポリマー複合チップに基づく固体状メモリーの概念が開発された。シリコン基板上に複数の薄層をスタッキングし、受動的にアドレスされたメモリー層に基板回路を経由してアクセスすることはこれらのアプローチのひとつである。しかしながら、このような解決策の問題は、スタック内のメモリー層数は典型的には８〜１６に制限されることである。スタッキングされるメモリー層数を更に増加させることは技術的には可能であるが、大半の大規模市場需要からみて一般的には経済的ではない。これに関連する否定的な因子には以下がある。ドライバー回路のための追加的な諸経費およびリアルエステート関連コスト（特にデコーダーおよびセンシング用増幅器のための）の増加；製造工程数の増加に起因する収率の低下；メモリー層数が上述範囲を越えた場合の平坦化に関連する問題；および製造工程数の増加により下側に存在するポリマー層が悪影響を受けるリスクの増大、その結果としての機能の低下。
【０００６】
更に、複合メモリーの考え方は、シリコン部品の製造は複雑であり先進的な（たとえ標準的ではあるにしても）製造工程が必要である一方でメモリー・スタックの製造は非常に簡単かつ低コストの操作であり潜在的にはリソグラフィを用いない外部工場から手当てできるという点でアンバランスである。それでも、シリコン上にスタックを形成する場合、上述の因子が重なりあることにより複合メモリーは望ましいレベル以上にコストがかさみ容量が制約される（例えば、同一容量の確保のために複数のチップを用いる方が経済的になる）。
【０００７】
更に、シリコン上にメモリー膜を形成するための操作は事実上簡単なスピン・コーティングに限定される。この形成技術はいくつかの長所を有してはいるが、望ましいレベル以上の内部ストレスの発生、膜の形態や均一性の制御上の問題といった望ましくない副次的な効果を起因する可能性がある。膜形態向上のために使用されるひとつの操作は膜の延伸であるが、これは複合メモリーには適用できない。他の操作として高圧下での膜のアニーリングが挙げられるが、これも非常に適用性があるとは言えない（スピン・コーティングを特にシリコンのような高剛性材料のために用いる場合）。
【０００８】
シリコン系装置に関連する面積上の制約により、唯一の使用可能なパターニング法は標準的なリソグラフィ（すなわち高解像度のライン・ピッチを使用する）である。これにより、インクジェット印刷やマイクロパターニングのような低コストでリソグラフィを用いないパターニング・ツールの使用の可能性が消える。
【０００９】
複合チップの考え方に関連する他の問題はパッキング（特にロウ付けによる）に見られる。なぜならば、ここではポリマーの融点よりは遥かに高温度（融点よりは６０℃以上高い）での操作を必要とするからである。ポリマーはその融点を越える温度にさらされれば必ず破壊されるわけではないとしても、膜性状を元通りにするためにはリワーキング（リアニーリング）が必要である。より深刻な問題は電極／膜の界面で起こるトラブルである。すなわち、同界面は、ポリマーが液相に侵入すると容易に破壊される。このことは、複数の層からなるスタックが使用される場合には相当に大きな問題となる。膜性状は電極の適用によっても深刻な影響を受ける。例えば最上層に電極を配置すると底部電極界面に負の影響を与える可能性がある。例えば、これにより望ましくないイオン移動が開始され、これがポリマー膜内での疲労プロセスを開始する可能性があるからである。形態的な連鎖欠陥を誘発する可能性もある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記の短所に関して、本発明の第一の目的は、それによって高密度・大容量構造内に個々の層をスタッキングしてデータの記憶および／あるいは処理の有効面積の拡大を可能とする固体状薄膜系装置用新規構造を提供することである。
【００１１】
本発明の第二の目的は、スタック外部からアクセス可能な限られた数の電気接続により上記スタック内の場所への個々のアドレス指定能力を確保しつつ上記スタッキングを実際的な方法でいかに達成するかを規定することである。
【００１２】
本発明の第三の目的は、複数のマトリックスを包含するスタックを提供することであり、そこでの各々のマトリックスは多数の薄膜セルを包含し、個々のセルは受動的マトリックス・アドレシングにより連結可能である。
【００１３】
本発明の第四の目的は、モジュラー・ユニット形式の個々のスタックを提供することであり、これらのモジュラー・ユニットはそれらを組み立てることにより特別な機能を有する装置および／あるいは複数の独立したスタック・ユニットの能力を追加的に有するより大型のユニットの製造に適している。
【００１４】
本発明の第五の目的は、互いに両立しないプロセス・ステップを必要とする複数のサブユニットを包含するデータの記憶および／あるいは処理のための装置の製造に対してスタッキングの考え方を適用することである。
【課題を解決するための手段】
【００１５】
上記の目的ならびに更なる特徴・長所は、互いに折り重ねられおよび／あるいは編まれた２個以上のリボン状構造体から形成されるメモリー・アレーのスタックによって特徴付けられる本発明によるメモリー装置によって達成される。同装置においては、各々のリボン状構造体は非導電性材料からなるフレキシブルな基板、各々が基板表面上に配置される第一および第二の電極層（各々はリボン状構造体に沿って延びる平行でストライプ状電極から構成される）、それの電極層のひとつを覆い、リボン状構造体の両端の間で中断されることなく延びるメモリー材料からなる層によって構成され、そこではスタック内での各々のメモリー・アレーは、実質的に直交するように互いに折り重ねられおよび／あるいは編まれた一対の隣接するリボン状構造体を部分的に重複させることにより形成され、またスタック内でのワード・ラインとメモリー層は隣接するリボン状構造体の第一の対に収納され、ビット・ラインはそれの第二の対に収納される。
【００１６】
本発明のその他の特徴・長所は引用形式クレームにより開示される。
【００１７】
本発明を好適な実施例および添付図を参照しつつ更に詳細に説明する。
【００１８】
（詳細な説明）
図１ａおよび１ｂに示す本発明によれば、本発明に使用されるリボン状構造Ｒ（以後、単に「リボン」と称する）においては、フレキシブルな材料（例えばポリマーあるいは金属）からなるキャリアー基板３の一方の面上に平行電極２が形成され、平行電極２の上面上に軸方向に沿って薄膜状メモリー・フィルム１が形成され、またキャリアー基板３の他方の面上には同様な構造（あるいは平行電極のみ）４が形成される。
【００１９】
メモリー・フィルム４はアドレシングおよび電荷貯蔵能力（双安定性）および／あるいはスイッチング能力を有しており、これによりメモリー・マトリックスは受動的にアドレスされ、またメモリー・セルは互いに接続しかつほぼ９０°で直交する２個以上のリボンを適切に配置することにより交差する電極２、４の間に挟持されるメモリー・フィルム１で構成されることが可能になる。
【００２０】
本発明の好適な一実施例によれば、２個以上のリボンＲをスタッキングして各々の界面においてひとつのメモリー・マトリックスＭを隣接するリボン間に形成し、上部および下部電極２、４の間にメモリー・フィルム１を挟持する。この状態を図１ｃに示している。ここでは、より大きなスタックの部分を形成することが可能な２個のリボンＲｋおよびＲｋ＋１の間の交差状態を示している。複数のリボンＲは任意の幅を有し、平面／立体状（チップ状）を形成するように互いに９０°で直交してスタッキングされる。図２ａは、リボンＲ２がリボンＲ１に対して、リボンＲ３がリボンＲ２に対して、等々、最後にリボンＲ１０がリボンＲ９に対してスタッキングされる状態を示している。
【００２１】
図２ａは奇数のリボンＲ１、．．．Ｒ９が第一のサブセット（すなわちアセンブリーＸ１）を形成し、偶数のリボンＲ２、．．．Ｒ１０が第二のアセンブリーＸ２を第一のアセンブリーに対して直交するように形成した様子を示している。その結果のメモリー・アレーがスタックＳを形成する。
【００２２】
リボンの重複部分はアニール・プロセス（例えば高真空度／高圧の条件下での）によりスタッキングされる。同様な構造を採用することにより（すなわち、ひとつのメモリー・フィルムに対して他のメモリー・フィルムをスタッキングする）、積層プロセスに関連する適合性の問題を軽減できる可能性がある。
【００２３】
他の実施例においては、折り畳み形状、楕円体、円形／環状あるいは捩れた状態、等々のパターン次第では複数のリボンを折り重ねてスタッキングする（図２ｂを参照されたい）。糸状のメモリーを「編んだ」状態にしてもよく、これは再び織物などの形状に形成できる。このような方法により大面積の構造の形成が可能になり、従ってメモリーを他の装置内に組み入れることが可能になる。例えば、湾曲その他の形状の表面上の「トップ・コーティング」として携帯電話のケース内に組み入れることが可能になる。
【００２４】
本発明によれば、第一のサブセット（すなわちアセンブリー）Ｘ１でのリボンＲ１、．．．Ｒ９および第二のサブセット（すなわちアセンブリー）Ｘ２でのリボンＲ２、．．．Ｒ１０がメモリー装置内に組み入れられる。このようなメモリー装置の実施態様を図２ｂに示している。同実施態様は２個の異なったスタック構造Ｓ１およびＳ２（破線内に示される）を形成する。リボンＲ１、．．．Ｒ１０の各々は、スタックＳ２内の対をなす一対の奇数番号および偶数番号のリボンがスタックＳ１内の一連のリボンに対応して順々に配置されるように湾曲される。このことは、例えば、スタックＳ１内の最下層のリボンＲ９はリボンＲ１０と対をなすために上方に湾曲され、同時に例えばＲ１０と対をなすスタックＳ１内のリボンＲ１はスタックＳ２内のリボンＲ２と対をなすために今度は下方に湾曲されることを意味する。
【００２５】
図２ｂに示される実施態様が本発明による装置のリボンの配置を示す平面図とするならば、リボンの位置をずらしつつ互い違いに配置することは各々のスタックを形成する独立したメモリー・アレー間の容量性クロストークその他の望ましくない結合を最小限に抑えることに相当な貢献をするであろうことは当業界での熟練者には容易に理解されよう。スタックでのメモリー・アレー内の個々のメモリー・セルは、信号ノイズ比（例えばアウトプット信号の）を大きく低減させる深刻かつ望ましくない外乱を起因することなくアドレス（すなわち書き込みおよび読み取り）できるばかりでなく、それと同時にアレー内の全てのメモリー・セルの、またそうすることが望ましいのであればスタック内のすべてのメモリー・アレーのパラレル・アドレシングもどのような外乱影響をも最小限に抑えつつ可能になる。
【００２６】
本発明のメモリー装置でのスタックＳ１およびＳ２の配置を各々図３ａおよび３ｂにこれらの長所をより強調するために断面図で示している。スタックＳ１（図３ａ）において、第一リボンＲ９が第二リボンＲ２に直交するように配置され、このような状態ではリボンＲ９内の第二電極２はメモリー・アレーＭ中でワード・ラインと考えることができ、またそこでのビット・ラインはリボンＲ２内の電極４によって提供される。このような状態が順々に繰り返される。換言すると、メモリー・アレーＭはスタックＳ内の各々が隣接する一対のリボンＲｋおよびＲｋ＋１の一部により構成されまたこれらにより形成される。図３ｂに示されるスタックＳ２は図３ａでのスタックＳ１と同様であるように見えるが、スタックＳ１での隣接する一対のリボンＲはスタックＳ２でのそれとは９０°の角度をなしており、これによりスタックＳ２での隣接するリボン間には直交交差関係が維持される。図２ｂに示されるように、奇数番号のリボンＲ１、．．．Ｒ９からなる第一アセンブリーＸ１および偶数番号のリボンＲ２、．．．Ｒ１０からなる第二アセンブリーＸ２の各々の後に、アセンブリーＸ１およびＸ２が交差する場所において追加的なスタック構造Ｓを形成するために、同様な隣接するリボンによるアセンブリーを横方向（すなわち並んで）に対応する配置および配向でつなげることが可能である。追加的なリボン・アセンブリーを、そうすることが望ましいのであれば、互い違いに配置することが可能である。更に、図２ｂに示される配置の構想から理解されるように、互い違いスタッキング方向をメモリー・アレーの隣接するスタック間で逆転することも可能である。すなわち、例えば、スタックＳ１内のリボンＲ９はスタックＳ２内では依然としてリボンＲ１０と対をなすが、その位置はスタックＳ２内のリボンＲ１での位置となる。一方、リボンＲ１はスタックＳ２内では勿論リボンＲ２と対をなすが、その位置は図２ｂに示されるリボンＲ９の位置となる。その他のリボンも同様に配置される。このような互い違い配置は、言うまでもなくアセンブリーＸ２での偶数番号のリボンＲ２、．．．Ｒ１０に対しても同様に適用されることを意味している。この場合のスタックＳ１内のメモリー・アレーＭとスタックＳ２内のメモリー・アレーＭとの間の距離（電極２、４およびリボンＲの長さで図られる）は同様であろう。
【００２７】
リボン末端には連結・接続用手段を設けることが可能である（図４ａおよび４ｂ）。これにより、例えば電極２、４をその下側に配置されるシリコン・チップ（図示されない）上のパッドに受動的に連結可能となる。このような場合には、ある程度のミスアラインメントを許容するために十分なリダンダンシーが必要となる。これ以外に、あるいはこれに追加して、電極末端に薄膜トランジスター（ＴＦＴ）を使用したいくつかの回路（例えば、デコーダー／ルーター用の）を設けて、接続点数を減らして連結をより強固にする。このような連結強化策により、電極密度を遥かに高められ（従って記憶密度を高められ）、それと同時にエンド・ユーザーが折り重ねられた（そしてパッケージ化された）メモリー・スタックをシリコン・チップに連結されたシリコン（あるいはパッド）に連結できるようになり、非常に低コストのアッドオン型メモリー・モジュールの提供が可能になろう。
【００２８】
このような考え方を延長すれば、リボン末端でメモリーを動かすために必要とされる全ての駆動回路（センシング回路を含む）の提供が可能となろう。これにより、折り重ね式メモリー・スタックは完全な自立型ユニットとなろう。
【００２９】
このような考え方の別の延長は、行列で配置されたドライバー／デコーダーとしての個々のメモリー・マトリックス（の側面）に直接的に接続しているリボン上に必要とされる回路を一様に配置し、これらの内のどれかをリボン上の共通バス／トラフィック・コーディネーターに単に接続して、配線あるいはワイヤーレスで接続された接点を通じて外部ハードウエアとコミュニケートする。
【００３０】
基板上のシリコンあるいはシリコン／ＴＦＴ回路を使用する場合には、リボン表面をその一方の端を他の表面上に折り曲げ（図４ｂ参照）、次いで下側の図示されていない装置基板表面上の接続用パッドに取り付けることによりシリコン・ドライバー回路に取り付けることが可能である。全てのドライバー回路がリボン上に配置されている場合には、このような折り曲げは必要ではない。
【００３１】
このようにして形成されたメモリー・スタック（Ｓ）は前述のイントロダクションの項に記載された問題に対する新規なアプローチ／解決策を提供する。構造の観点からの基本的事項は、個々のメモリー・アレー（Ｍ）は個々の基板上に形成されるので、スタックを形成する際の困難な問題は、多くの点から見て単一層からなるメモリーの形成に関連する困難さに帰することになるということである。同メモリー・スタック（Ｓ）は個々のリボンによって代表される単純なモジュラー型サブユニットを包含していなければならず、これらのリボンは特殊な製造装置によって製造可能であり、その後、拡張可能な形でスタックに組み立てられる。
【００３２】
このような考え方により、非常に多くのスタッキング可能なメモリー・リボンの使用が可能になる。この際の唯一の制約事項は、シリコンあるいはシリコン／ＴＦＴ回路を使用する場合には、シリコンのリアルエステートへのアクセスに見られる。このような制約は、「リボン上に全回路があるケース（オールＴＦＴケース）」には存在しない。これの直接的な帰結は、非常に大きな記憶容量、あるいはオールＴＦＴケースの場合には任意の非常に大きな記憶容量である。
【００３３】
このようなアプローチは、単一層メモリーの製作に近いので、多層メモリーの製作に関連する大半の（全てではないとしても）プロセスおよび温度に対する適合性の問題は消える。
【００３４】
同様にして、メモリー・フィルム上への上部電極の直接的な形成を避けることにより、この種の操作を実施する際に起こり得るマイナスの効果の回避も可能になる。フィルム形態に対するその他のプラスの効果は、焼成工程の前にフィルムの延伸の可能性が生まれることである。これが可能となれば、規則性がより高い結晶構造を確保できる。スピン・コーティングに替わるフィルム形成技術（例えば、ディップコーティング、ドクター・ブレードあるいはメニスカス法によるコーティング）の採用もフィルム形態にプラスの影響を与える可能性がある。
【００３５】
利用可能な面積の増加により、条件が遥かに緩和したパターニング・プロセスの採用が可能になり、非リソグラフィ道具や本当のリール・ツー・リール・プロセスが実現できる。これも生産コストを相当低減することになろう。
【００３６】
利用可能なサイズが大きいとの特長によりセル信号に関する信号／ノイズ比は改善するであろう。この理由は簡単で、セルのサイズは遥かに大きいからである。これにより、例えばフィルム厚さをより広範囲にわたって変化することができるといった利点が生まれ、従ってフレキシブルな基板上でのメモリー構造の加工に関連する潜在的な問題を軽減する。
【００３７】
シリコン・チップ上に装置を組み立てる場合には高温パッケージングが容易になる。なぜならば、シリコン部品を加工・ロウ付けしてからそれにポリマーを取り付けることが可能となるからである。
【図面の簡単な説明】
【００３８】
【図１ａ】図１ａは本発明に用いられるリボン状構造の軸方向断面図である。
【図１ｂ】図１ｂは上記リボン状構造の横方向断面図である。
【図１ｃ】図１ｃは互いに交差して接続することによりその重複した部分にメモリー・アレーを形成する２個のリボン状構造を示している。
【図２ａ】図２ａは本発明によるリボン状構造のスタック例である。
【図２ｂ】図２ｂは２個のスタックを包含する本発明の実施例を示している（ここでのスタックは図２ａでのそれに似ている）。
【図３ａ】図３ａは図２ｂに示す第一のスタックの断面図である。
【図３ｂ】図３ｂは図２ｂに示す第二のスタックの断面図である。
【図４ａ】図４ａは前面および背面に連結部を有するリボン状構造を模式的に示している。
【図４ｂ】図４ｂは本発明の他の実施例によるスタッキングされたメモリー・アレーを形成するためにリボン状構造を使用する一方法を示している。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
2005510866.tif 000011
【国際調査報告】
2005510866.tif 000012
2005510866.tif 000013