【手続補正書】
【提出日】令和2年10月1日(2020.10.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１及び第２の主面を有する第１導電型の第１の半導体層と、
前記第１の半導体層の前記第１の主面上に配設された第２導電型の第２の半導体層と、
前記第２の半導体層の表面に選択的に配設された前記第１導電型の第３の半導体層と、
前記第２の半導体層及び前記第３の半導体層上に配設された第１の主面側の第１の主電極と、
前記第２の半導体層のうちの、前記第１の半導体層及び前記第３の半導体層の間の領域に形成される第１のゲートチャネル領域と、
前記第１のゲートチャネル領域と第１ゲート絶縁膜によって絶縁される第１の制御電極と、
前記第１の半導体層の前記第２の主面上に配設された前記第２導電型の第４の半導体層と、
前記第４の半導体層の表面に選択的に配設された前記第１導電型の第５の半導体層と、
前記第４の半導体層及び前記第５の半導体層上に配設された第２の主面側の第２の主電極と、
前記第１の半導体層及び前記第５の半導体層の間に設けられた前記第１導電型の第２のゲートチャネル領域と、
前記第２のゲートチャネル領域と第２ゲート絶縁膜によって絶縁される第２の制御電極とを備える、半導体装置。
【請求項２】
前記第１導電型はｎ型であり、かつ、前記第２導電型はｐ型であり、
前記第１のゲートチャネル領域は、前記第１の制御電極に前記第１の主電極に対して正電圧を印加することで前記第１の半導体層及び前記第３の半導体層の間にチャネルが形成されるノーマリオフ型で構成され、
前記第２のゲートチャネル領域は、前記第２の制御電極に前記第２の主電極に対して負電圧を印加することで前記第１の半導体層及び前記第５の半導体層の間のチャネルが非形成とされるノーマリオン型で構成される、請求項１記載の半導体装置。
【請求項３】
前記第１の主面側において前記第３の半導体層と前記第２の半導体層とを貫通して、前記第１の半導体層に達するように形成された第１トレンチをさらに備え、
前記第１ゲート絶縁膜は、前記第１トレンチの表面上に形成され、
前記第１の制御電極は、前記第１トレンチ内において前記第１ゲート絶縁膜の上に形成される、請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の半導体層及び前記第２の半導体層の間に配設された前記第１導電型の第６の半導体層をさらに備え、
前記第６の半導体層は、前記第１の半導体層よりも高い不純物密度で、かつ、前記第２の半導体層よりも薄く形成される、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の半導体層及び前記第４の半導体層の間に配設された前記第１導電型の第７の半導体層をさらに備え、
前記第７の半導体層は、前記第１の半導体層よりも高い不純物密度で、かつ、前記第４の半導体層よりも厚く形成され、
前記第２のゲートチャネル領域は、前記第７の半導体層及び前記第５の半導体層の間に設けられる、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２の主面側において前記第５の半導体層及び前記第２のゲートチャネル領域を通って前記第１の半導体層に達するように形成された第２トレンチをさらに備え、
前記第２ゲート絶縁膜は、前記第２トレンチの表面上に形成され、 
前記第２の制御電極は、前記第２トレンチ内において前記第２ゲート絶縁膜の上に形成される、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項７】
前記第２の主面側において前記第５の半導体層と前記第２のゲートチャネル領域とを貫通して、前記第７の半導体層まで到達する一方で、前記第１の半導体層に到達しないように形成された第２トレンチをさらに備え、
前記第２ゲート絶縁膜は、前記第２トレンチの表面上に形成され、
前記第２の制御電極は、前記第２トレンチ内において前記第２ゲート絶縁膜の上に形成される、請求項５記載の半導体装置。
【請求項８】
前記第２の制御電極と前記第２のゲートチャネル領域との間に接続された、前記第２導電型の第８の半導体層をさらに備え、
前記第２の制御電極は、前記第２ゲート絶縁膜に代えて前記第８の半導体層によって、前記第２のゲートチャネル領域と絶縁される、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項９】
前記第２ゲート絶縁膜は、前記第２の制御電極と、前記第２のゲートチャネル領域の間に形成される、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項１０】
前記第２の主面側において、前記第２の主電極とは分離されて、前記第４の半導体層及び前記第５の半導体層上に配設された第３の主電極と、
前記第１の主電極及び前記第３の主電極間の電圧差を測定する電圧検出器とをさらに備える、請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第１の制御電極の第１ゲート電圧及び前記第２の制御電極の第２ゲート電圧を制御する駆動制御回路をさらに備え、
前記駆動制御回路は、前記第２の主電極から前記第１の主電極に電流が流れるのを遮断しているオフ動作期間において、前記電圧検出器によって検出された前記電圧差から前記第１の主電極から前記第２の主電極へ流れている逆電流を測定するとともに、当該逆電流が予め定められた基準値よりも大きい場合には、前記第１のゲートチャネル領域のチャネルを非形成とするように前記第１ゲート電圧を制御する一方で、当該逆電流が前記基準値より小さい場合に、前記第１のゲートチャネル領域のチャネルを形成するように前記第１ゲート電圧を制御する、請求項１０記載の半導体装置。
【請求項１２】
前記第１の制御電極の第１ゲート電圧及び前記第２の制御電極の第２ゲート電圧を制御する駆動制御回路をさらに備え、
前記駆動制御回路は、前記第２の主電極から前記第１の主電極に電流が流れるのを遮断している状態から、前記第２の主電極から前記第１の主電極に電流が流れる状態へ遷移する第１のスイッチング動作時において、前記第１のゲートチャネル領域にチャネルを形成するための前記第１ゲート電圧を発生するのと同時又はその直前に、前記第２のゲートチャネル領域にチャネルを非形成とするための前記第２ゲート電圧を発生する、請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１３】
前記第１の制御電極の第１ゲート電圧及び前記第２の制御電極の第２ゲート電圧を制御する駆動制御回路をさらに備え、
前記駆動制御回路は、前記第２の主電極から前記第１の主電極に電流が流れている状態から、前記第２の主電極から前記第１の主電極に電流が流れるのを遮断する状態へ遷移する第２のスイッチング動作時において、前記第１のゲートチャネル領域にチャネルを形成するための前記第１ゲート電圧の発生を停止するのと同時又はその直前に、前記第２のゲートチャネル領域にチャネルを非形成とするための前記第２ゲート電圧の発生を停止する、請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１４】
前記駆動制御回路は、前記第１のスイッチング動作において、前記第１のゲートチャネル領域にチャネルを形成するための前記第１ゲート電圧を発生している期間中に、前記第２のゲートチャネル領域にチャネルを非形成とするための前記第２ゲート電圧の発生を停止する期間を少なくとも１つ設ける、請求項１２記載の半導体装置。
【請求項１５】
前記駆動制御回路は、前記第１のスイッチング動作において、前記第１のゲートチャネル領域にチャネルを形成するための前記第１ゲート電圧の発生を停止する期間を少なくとも１つ設ける、請求項１２記載の半導体装置。
【請求項１６】
前記駆動制御回路は、前記第２のスイッチング動作において、前記第１のゲートチャネル領域にチャネルを形成するための前記第１ゲート電圧、及び、前記第２のゲートチャネル領域にチャネルを非形成とするための前記第２ゲート電圧の発生を停止した後に、前記第２のゲートチャネル領域にチャネルを非形成とするための前記第２ゲート電圧を発生する期間を少なくとも１つ設ける、請求項１３記載の半導体装置。
【請求項１７】
前記駆動制御回路は、前記第２のスイッチング動作において、前記第１のゲートチャネル領域にチャネルを形成するための前記第１ゲート電圧、及び、前記第２のゲートチャネル領域にチャネルを非形成とするための前記第２ゲート電圧の発生を停止した後に、前記第１のゲートチャネル領域にチャネルを形成とするための前記第１ゲート電圧と同じ極性の前記第１ゲート電圧を発生する期間を少なくとも１つ設ける、請求項１３記載の半導体装置。
【請求項１８】
前記第１のゲートチャネル領域にチャネルを形成するために前記駆動制御回路が発生する前記第１ゲート電圧と、前記第２のゲートチャネル領域にチャネルを非形成とするために前記駆動制御回路が発生する前記第２ゲート電圧とは、極性が反対で、かつ、絶対値が同一である、請求項１２〜１７のいずれか１項に記載の半導体装置。
【請求項１９】
前記駆動制御回路は、前記第２の主電極から前記第１の主電極に電流が流れるのを遮断している状態において、前記第２のゲートチャネル領域にチャネルを非形成とするための前記第２ゲート電圧とは極性が反対の前記第２ゲート電圧を発生する期間と、前記第２の主電極と同電圧の前記第２ゲート電圧を発生する期間との両方を設ける、請求項１２〜１８のいずれか１項に記載の半導体装置。
【請求項２０】
前記駆動制御回路は、前記第２の主電極から前記第１の主電極に電流が流れる状態において、前記第２のゲートチャネル領域にチャネルを非形成とするための前記第２ゲート電圧を発生する、請求項１２〜１８のいずれか１項に記載の半導体装置。
【請求項２１】
前記駆動制御回路は、前記第１の主電極及び前記第２の主電極の間に、前記第１の主電極から前記第２の主電極への通電方向を順方向として整流素子が電気的に接続されている状態下において、前記第１の主電極の電圧が前記第２の主電極の電圧よりも高いときには、前記第１のゲートチャネル領域にチャネルを形成するための前記第１ゲート電圧を発生する、請求項１２〜２０のいずれか１項に記載の半導体装置。
【請求項２２】
前記駆動制御回路は、前記第２の主電極から前記第１の主電極に電流が流れる状態において、前記第２の主電極から前記第１の主電極に流れている電流値が、予め定められた電流基準値より小さい場合には、前記第２のゲートチャネル領域にチャネルを非形成とするための前記第２ゲート電圧の発生を停止する、請求項１２〜２０のいずれか１項に記載の半導体装置。 
【請求項２３】
前記駆動制御回路は、前記第２の主電極から前記第１の主電極に電流が流れる状態において、前記第２の主電極から前記第１の主電極に流れている電流値が予め定められた電流上限値を超えた場合には、前記第１のゲートチャネル領域にチャネルを形成するための前記第１ゲート電圧の発生を停止した後に、前記第２のゲートチャネル領域にチャネルを非形成とするための前記第２ゲート電圧の発生を停止することによって、前記第２の主電極から前記第１の主電極に電流が流れるのを遮断している状態を形成する、請求項１２〜２０のいずれか１項に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
図１は、比較例に係る半導体装置の構造を説明するための断面図である。
図１を参照して、比較例に係る半導体装置２００♯は、両面ゲート構造を有するＩＧＢＴは、第１及び第２の主面を有するｎベース１と、ｐベース２と、ｎエミッタ３と、ｐコレクタ４と、ｎコレクタ５と、ｐエミッタ６と、トレンチ７と、第１ゲート絶縁膜８と、第１ゲート電極９と、第１ゲートの層間絶縁膜１０と、エミッタ電極１１と、コレクタ電極１２と、第２ゲート絶縁膜１３と、第２ゲート電極１４と、第２ゲートの層間絶縁膜１５とを備える。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
ｎベース１の第２の主面側には、ｐコレクタ４が配設される。ｎコレクタ５は、ｐコレクタ４の第２の主面側の一部領域に選択的に配設される。更に、図１中に、第２ゲート絶縁膜１３、第２ゲート電極１４、及び、第２ゲートの層間絶縁膜１５を形成することによって、第２の主面のコレクタ側においても、エンハンスメント型ｎチャネルＭＯＳＦＥＴ構造による、第２ゲート部が形成される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
図２を参照して、エミッタ電極１１を基準としてコレクタ電極１２に印加されるコレクタ電圧Ｖｃｅの極性、第１ゲート電圧Ｖｇ１、及び、第２ゲート電圧Ｖｇ２の組み合わせに応じて、ＩＧＢＴの動作モードは８種類に分類される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
特に、第２の動作モードでは、コレクタ電圧Ｖｃｅ（＞０）が印加されている下で、第１ゲート電極９に閾値電圧Ｖｔを超える正電圧が印加される（Ｖｇ１＝「＋」）一方で、第２ゲート電極１４には、閾値電圧Ｖｔを超える正電圧は印加されない（Ｖｇ２＝「０」）。このため、ｐベース２のうちの第１ゲート電極９の近傍領域がｎ型に反転することで、ｎチャネル（第１のｎチャネル）が形成されるとともに、ｎエミッタ３から第１のｎチャネルを経由してｎベース１へ至る電流経路が形成される。当該経路を通じて、エミッタ電極１１から電子（負電荷）がｎベース１へ注入される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
又、両面ゲート構造のＩＧＢＴでは、ターンオン及びターンオフ時のスイッチング損失が小さい、即ち、スイッチング時間が短いが、これは、スイッチング動作時の電流の時間的変化率（ｄＩ／ｄｔ）及び電圧の時間的変化率（ｄＶ／ｄｔ）が大きいことを意味する。従って、電流経路のインダクタンス（Ｌ）と、電流の時間的変化率（ｄＩ／ｄｔ）との積に依存するサージ電圧（Ｌ×ｄＩ／ｄｔ）が大きくなることが懸念される。サージ電圧の増大は、デバイスの電圧設計や装置の耐電圧設計に影響を及ぼすとともに、過電圧抑制のためのスナバ回路の追加等のコスト上昇要因となる可能性がある。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
第１ゲート電極４８と電気的に接続されるゲート配線５８、及び、第２ゲート電極５４と電気的に接続されるゲート配線６１によって、第１ゲート電極５４からゲートパッド５９までの経路、及び、第２ゲート電極５４からゲートパッド６２までの経路のポリシリコン部分を少なくすることができる。これにより、第１ゲート電極４８及び第２ゲート電極５４の各々と、ゲートパッド５９，６２間の電気抵抗を低くすることができるので、半導体装置２００内における制御動作の均一化を図ることができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００９６
【補正方法】変更
【補正の内容】
【００９６】
又、図１１（ｂ）及び図１１（ｄ）の比較から理解されるように、第１ゲート電極４８に正電圧（１５（Ｖ））を印加して半導体装置２００をオン動作させる際に、図１１（ｂ）の様に、第２ゲート電極５４に負電圧を与えない場合には、低電流ではＭＯＳＦＥＴ動作をする一方で、コレクタ電圧Ｖｃｅが上昇するとＩＧＢＴ動作に移行することで、一時的にコレクタ電圧Ｖｃｅが大幅に低下する現象（いわゆる、スナップバック現象）が発生することがある。図１１（ｂ）のシミュレーション結果でも、常温時（Ｔ＝２５（℃））には、スナップバック現象が顕著に発生している。一方で、図１１（ｄ）に示されるように、半導体装置２００をオン動作する際に、第２ゲート電極５４に負電圧を印加すると（Ｖｇ２＝−１５（Ｖ））、スナップバック現象を抑制することが可能であることが理解される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１０１
【補正方法】変更
【補正の内容】
【０１０１】
上述したスナップバック現象は、特に、複数のＩＧＢＴを並列接続して使用する場合に、電流の不均一化を招くことが懸念される。従って、図１２に示されるように、第１ゲート電極４８に対して正電圧を印加するタイミング、即ち、第１ゲート電圧Ｖｇ１を０（Ｖ）からα（Ｖ）に変化させるタイミングと同時、又は、それよりも早く、第２ゲート電極５４に負電圧を印加、即ち、第２ゲート電圧Ｖｇ２を０（Ｖ）から−β（Ｖ）に変化する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１１０
【補正方法】変更
【補正の内容】
【０１１０】
このように、第１のゲートチャネル領域５６でチャネルを形成するための第１ゲート電圧Ｖｇ１の発生を停止するのと同時、又は、その直前に、第２のゲートチャネル領域５３でチャネルを非形成とするための第２ゲート電圧Ｖｇ２の発生を停止することにより、上述した、ターンオフに要するスイッチング時間の短縮により、ターンオフ時のスイッチング損失を抑制することができる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１１５
【補正方法】変更
【補正の内容】
【０１１５】
特性線Ｔ１及びＴ２の比較から、図１１（ｂ）及び図１１（ｄ）の比較でも説明したように、第２ゲート電極５４に負電圧を印加して半導体装置２００をオンすることによって、コレクタ電流Ｉｃが流れているときのコレクタ電圧Ｖｃｅであるオン電圧を低減できるとともに、スナップバック現象についても抑制することができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１１８
【補正方法】変更
【補正の内容】
【０１１８】
又、半導体装置２００は、図１２の動作波形によるターンオン後には、第２ゲート電極５４に対する負電圧（−β（Ｖ））の印加を停止しても、コレクタ電極５１からｐコレクタ４４及びｎベース４１からなるＪ１接合を経由する導電経路によって、オン状態の維持が可能である。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１２１
【補正方法】変更
【補正の内容】
【０１２１】
Ｖｇ２＝−β（Ｖ）に制御される期間Ｔｇでは、Ｖｇ２＝０（Ｖ）の期間と比較して、コレクタ電圧Ｖｃｅ（即ち、オン電圧Ｖｏｎ）が低くなるので、コレクタ電流Ｉｃの通過によって半導体装置２００（ＩＧＢＴ）内部で発生する電力損失（導通損失）を抑制することができる。更に、Ｖｇ２＝−β（Ｖ）とする期間Ｔｇを、半導体装置２００のオン動作期間の一部とすることで、第２ゲート電圧Ｖｇ２を供給する駆動制御回路３００（図６）の消費電力を抑制することができる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１４７
【補正方法】変更
【補正の内容】
【０１４７】
図２７には、図２２と同様に、第１ゲート電圧Ｖｇ１の変化タイミングから３（μｓ）早く、第２ゲート電圧Ｖｇ２が変化する、即ち、遅れ時間Ｔｄ＝−３（μｓ）であるときのシミュレーション波形が示される。図２７では、Ｔｏｆｆは約０．４５（μｓ）である。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１４８
【補正方法】変更
【補正の内容】
【０１４８】
再び図１７を参照して、図１７中には、Ｔ＝２５℃の各シミュレーション条件（図１８〜図２２）でのサージ電圧Ｖｓｇ、及び、Ｔ＝１５０℃の各シミュレーション条件（図２３〜図２７）でのターンオフ時間Ｔｏｆｆがさらに記入されている。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１５２
【補正方法】変更
【補正の内容】
【０１５２】
このようなサージ電圧の抑制効果は、ｎベース４１に過剰に蓄積された電子が、第２のゲートチャネル領域５３を通じてコレクタ電極５１へ排出される電子量が調節されることによって生じている。従って、第２のゲートチャネル領域５３の電気抵抗値の大小、及び、チャネル形成及び非形成の時間長さによって、過剰電子の排出速度を精緻に制御することで、サージ電圧の低減を図ることも可能である。具体的には、第２のゲートチャネル領域５３の電気抵抗値の大小は、第２ゲート電圧Ｖｇ２の大きさによって制御することができ、チャネル形成及び非形成の時間長さは、第２ゲート電圧Ｖｇ２を印加する時間の長さで制御することができる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１５９
【補正方法】変更
【補正の内容】
【０１５９】
図２９を参照して、半導体装置２００のターンオフ時には、図２８と同様に、第１ゲート電圧Ｖｇ１＝０（Ｖ）、かつ、第２ゲート電圧Ｖｇ２＝０（Ｖ）とした後で、第１ゲート電極４８に対して、エミッタ電極５０に対して正電圧を再び供給する期間を少なくとも１つ設けること、即ち、第１のゲートチャネル領域５６でチャネルを形成するための第１ゲート電圧Ｖｇ１、及び、第２のゲートチャネル領域５３でチャネルを非形成とするための第２ゲート電圧Ｖｇ２の発生を停止した後に、第１のゲートチャネル領域５６でチャネルを形成するための第１ゲート電圧Ｖｇ１を発生する期間を少なくとも１つ設けることによっても、サージ電圧を軽減することができる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１６３
【補正方法】変更
【補正の内容】
【０１６３】
図３０は、実施の形態１の変形例に係るゲート電圧制御の第３の例を説明するターンオン時の動作波形図である。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１７４
【補正方法】変更
【補正の内容】
【０１７４】
実施の形態２の第１の例に係る半導体装置２００ａは、第１及び第２の主面を有するｎベース８１と、ｐベース８２と、ｎエミッタ８３と、ｐコレクタ８４と、ｐエミッタ８５と、第１トレンチ８６と、第１ゲート絶縁膜８７と、第１ゲート電極８８と、第１ゲートの層間絶縁膜８９と、エミッタ電極９０と、コレクタ電極９１と、ｎコレクタ９２と、第２トレンチ１００と、第２ゲート電極９４と、第２ゲートの層間絶縁膜９５と、第２ゲート絶縁膜９７と、ｎ型の電荷蓄積層９８と、ｎバッファ９９とを備える。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１７７
【補正方法】変更
【補正の内容】
【０１７７】
第１トレンチ８６は、ｎエミッタ８３の表面からｐベース８２及びｎ型の電荷蓄積層９８を貫通して、ｎベース８１に達するように形成される。第１トレンチ８６の表面には、第１ゲート絶縁膜８７が形成される。第１トレンチ８６の内部において、第１ゲート電極８８は、第１ゲート絶縁膜８７の上（第１の主面側）に形成される。半導体装置２００と同様に、第１ゲート電極８８は、トレンチゲート構造を有している。第１ゲート電極８８は「第１の制御電極」の一実施例に対応し、第１ゲート絶縁膜８７は「第１ゲート絶縁膜」の一実施例に対応する。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１８８
【補正方法】変更
【補正の内容】
【０１８８】
尚、図３２の半導体装置２００ａにおいて、ｎバッファ９９が配置されない構造において、第２の主面側の第２ゲートを、図３２と同様にトレンチゲート構造とすることも可能である。この場合には、第２トレンチ１００は、ｎコレクタ９２の表面からｐコレクタ８４を貫通して、ｎベース８１に達するように形成することができる。これにより、上述した、トレンチゲート構造の採用によるターンオフ動作を高速化する効果を享受することが可能である。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１９１
【補正方法】変更
【補正の内容】
【０１９１】
実施の形態２の第２の例に係る半導体装置２００ｂは、第１及び第２の主面を有するｎベース１２１と、ｐベース１２２と、ｎエミッタ１２３と、ｐコレクタ１２４と、ｐエミッタ１２５と、トレンチ１２６と、第１ゲート絶縁膜１２７と、第１ゲート電極１２８と、第１ゲートの層間絶縁膜１２９と、エミッタ電極１３０と、コレクタ電極１３１と、ｎコレクタ１３２と、第２ゲート電極１３４と、ｐ型半導体領域１３７とを備える。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１９７
【補正方法】変更
【補正の内容】
【０１９７】
第２ゲート電極１３４は、第２ゲートの層間絶縁膜１３５によってコレクタ電極１３１と絶縁される。ｎコレクタ１３２及びｎベース１２１の間には、ｎコレクタ１３２及びｎベース１２１と同一導電型（ｎ型）の第２のゲートチャネル領域１３３が設けられる。ｐ型半導体領域１３７は、第２ゲート電極１３４及びｎコレクタ１３２の間に配設されて、第２のゲートチャネル領域１３３及び第２ゲート電極１３４を電気的に遮断する。即ち、ｐ型半導体領域１３７は「第８半導体層」の一実施例に対応しており、図５での第２ゲート絶縁膜５７を配設しなくても、第２のゲートチャネル領域１３３は、ｐ型半導体領域１３７によって第２ゲート電極１３４から絶縁される。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０２０４
【補正方法】変更
【補正の内容】
【０２０４】
ｎベース１６１は「第１の半導体層」の一実施例に対応し、半導体装置２００ｃにおいても、ｎ型が「第１導電型」に対応し、ｐ型が「第２導電型に対応する。ｐベース１６２は、ｎベース１６１の第１主面に配設されており「第２の半導体層」の一実施例に対応する。ｎエミッタ１６３は、ｐベース１６２の表面に選択的に配設されており「第３の半導体層」の一実施例に対応する。高濃度のｐエミッタ１６５は、エミッタ電極１７０との良好なオーミック接触を実現するために、ｐベース１６２の表面（第１の主面側）に、選択的に設けられる。ｐベースピラー１６６は、ｐベース１６２からｎベース１６１中に深く入り込んだｐ型半導体領域として配設される。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０２０６
【補正方法】変更
【補正の内容】
【０２０６】
第１の主面には、第１ゲート絶縁膜１６７、第１ゲート電極１６８、及び、第１ゲートの層間絶縁膜１６９によって、平面ゲート構造の第１のゲートが設けられるｐベース１６２のうちの、ｎベース１６１及びｎエミッタ１６３の間の領域に、第１のゲートチャネル領域１７６が形成される。第１のゲートチャネル領域１７６には、実施の形態１と同様に、エミッタ電極１７０を基準として第１ゲート電極１６８に印加される第１ゲート電圧Ｖｇ１に応じて、電流経路（チャネル）が形成又は非形成とされる。第１ゲート電圧Ｖｇ１に対する第１のゲートチャネル領域１７６の挙動は、実施の形態１での第１のゲートチャネル領域５６の挙動と同様であるので、詳細な説明は繰り返さない。第１ゲート電極１６８は「第１の制御電極」の一実施例に対応し、第１ゲート絶縁膜１６７は「第１ゲート絶縁膜」の一実施例に対応する。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０２０７
【補正方法】変更
【補正の内容】
【０２０７】
ｎベース１６１の第２の主面には、ｐコレクタ１６４が配設される。ｐコレクタ１６４は「第４の半導体層」の一実施例に対応する。高濃度のｎコレクタ１７２は、コレクタ電極１７１との良好なオーミック接触を実現するために、ｐコレクタ１６４の表面（第２の主面側）に選択的に配設されており「第５の半導体層」の一実施例に対応する。コレクタ電極１７１は、ｐコレクタ１６４及びｎコレクタ１７２の上（第２の主面側）に配設されて、半導体装置２００ｃの第２の主面上に配置される。即ち、コレクタ電極１７１は「第２の主電極」の一実施例に対応する。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０２１４
【補正方法】変更
【補正の内容】
【０２１４】
再び図３２を参照して、半導体装置２００ａにおいて、ｐエミッタ８５−ｐベース８２−ｎベース８１（ｎ型の電荷蓄積層９８及びｎバッファ９９を含む）−第２のゲートチャネル領域９３（ｎ型）−ｎコレクタ９２の経路によって、ｐベース８２及びｎベース８１のｐｎ接合（Ｊ２接合）による寄生ダイオードが構成される。当該寄生ダイオードは、ｐエミッタ８５がエミッタ電極９０と電気的に接続され、ｎコレクタ９２がコレクタ電極９１と電気的に接続されているため、ＩＧＢＴに対して逆並列に接続されて、エミッタ電極９０からコレクタ電極９１へ流れる逆電流（Ｉｃ＜０）の経路を確保する、ＦＷＤと同様に機能する。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０２１６
【補正方法】変更
【補正の内容】
【０２１６】
更に、逆電流通過時に、ノーマリオンの第２ゲートをオンしたまま（即ち、第２のゲートチャネル領域９３はｎ型のまま）で、第１のゲートチャネル領域９６をｐ型からｎ型に反転するように、第１ゲート電極８８にエミッタ電極９０に対して正電圧を印加すると（Ｖｇ１＞０）、即ち、第１ゲートをオンすると、同一導電型半導体による逆電流の経路を形成することが可能である。具体的には、エミッタ電極９０及びコレクタ電極９１の間に、上記寄生ダイオードによる電流経路と並列に、ｎエミッタ８３−第１のゲートチャネル領域９６（ｎ型に反転）−ｎベース８１（ｎ型の電荷蓄積層９８及びｎバッファ９９を含む）−第２のゲートチャネル領域９３（ｎ型）−ｎコレクタ９２の経路によって、逆電流を流すことができる。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０２１８
【補正方法】変更
【補正の内容】
【０２１８】
一方で、逆電流が大きい場合には、第１ゲートのオンによる電流経路の寄生抵抗によって生じる電圧降下は、ｐｎ接合を含む寄生ダイオードで生じる電圧降下よりも大きくなる。従って、逆電流の大きさに応じて、第１ゲートのオンオフを制御することで、逆電流の経路を効率的に確保することが可能となる。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０２２４
【補正方法】変更
【補正の内容】
【０２２４】
従って、電圧検出器２５０によって、コレクタ電極１０１及びエミッタ電極９０の間の電圧差を測定することで、上記分流比及びＩＧＢＴ内部の電気抵抗値（設計値）を用いた電流推定演算によって、逆電流Ｉｖの等価的な検出（Ｓ１１０）が可能となる。尚、上述のように、第１ゲートのオンに応じて、寄生ダイオードとは異なる逆電流経路が形成されるので、上記電流推定演算で用いる電気抵抗値は、第１ゲートのオン及びオフに連動して変化させることが好ましい。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０２２５
【補正方法】変更
【補正の内容】
【０２２５】
再び、図３５を参照して、逆電流Ｉｖの検出（Ｓ１１０）を逆バイアス電圧が小さい領域でも可能にするために、図３５に従うゲート電圧制御の開始時には、第１ゲートはオンされていることが好ましい。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０２２６
【補正方法】変更
【補正の内容】
【０２２６】
駆動制御回路３００は、逆電流Ｉｖが検出されると（Ｓ１１０）、Ｓ１２０により、逆電流Ｉｖを予め定められた電流基準値Ｉｒと比較する。逆電流Ｉｖが電流基準値Ｉｒ以下であるとき（Ｓ１２０のＮＯ判定時）には、Ｓ１４０により、ノーマリオフの第１ゲートをオンするように、第１ゲート電圧Ｖｇ１を制御する。一方で、ノーマリオンの第２ゲートはオンに維持される（例えば、Ｖｇ２＝０）。これにより、ノーマリオンの第２ゲートを含めて、エミッタ−コレクタ間に、第１のゲートチャネル領域９６及び第２のゲートチャネル領域９３を経由する逆電流の経路が確保される。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０２３３
【補正方法】変更
【補正の内容】
【０２３３】
例えば、図３７に示されるように、半導体装置２００，２００ａ〜２００ｃのエミッタＥ及びコレクタＣ間に、ダイオード素子Ｄｅｘを逆並列に外部接続する構成とすることで、半導体装置２００，２００ａ〜２００ｃを高周波数でオンオフする用途に適用することが可能となる。このような外付けのダイオード素子Ｄｅｘには、例えば、高速な動作が可能なＳｉＣ（炭化シリコン）−ショットキーバリアダイオード（ＳＢＤ）を用いることができる。
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】０２４１
【補正方法】変更
【補正の内容】
【０２４１】
再び図３２を参照して、コレクタ側の第２ゲート電極９４に電圧が印加されない場合、又は、コレクタ電極９１に対して正電圧が印加されて、第２ゲートがオンしている状態である。このとき、ｐコレクタ８４−ｎベース８１（ｎ型の電荷蓄積層９８及びｎバッファ９９を含む）−ｐベース８２−ｎエミッタ８３によって、第１ゲート電極８８に印加される第１ゲート電圧Ｖｇ１に応じて、ｐベース８２の一部にチャネルが形成される、ｎチャネルＩＧＢＴ構造に形成される。更に、当該ＩＧＢＴ構造と並列に、ｎコレクタ９２−第２のゲートチャネル領域９３（ｎ型）−ｎベース８１（ｎ型の電荷蓄積層９８及びｎバッファ９９を含む）−ｐベース８２−ｎエミッタ８３によって、第１ゲート電極８８の第１ゲート電圧Ｖｇ１に応じて、ｐベース８２の一部にチャネルが形成されるｎチャネルＭＯＳＦＥＴ構造が形成される。これらのＩＧＢＴ構造及びＭＯＳＦＥＴ構造は、第１ゲート電極８８を共通の制御用電極として、コレクタ−エミッタ間に並設されている。
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】０２４３
【補正方法】変更
【補正の内容】
【０２４３】
一方で、ＩＧＢＴは、コレクタ側のｐコレクタ８４及びｎベース８１（ｎバッファ９９）によるｐｎ接合であるＪ１接合が順バイアスされるまでは、殆ど電流が流れない一方で、一旦電流が流れ始めると、僅かな電圧の増加に対して、電流が大幅に増加する。即ち、電圧増加量（ΔＶ）と電流増加量（ΔＩ）の比で表される微分抵抗（ΔＶ／ΔＩ）は、同一定格（同一定格電圧及び同一チップ面積）のＭＯＳＦＥＴのオン抵抗Ｒｏｎよりも、非常に小さい。通常、Ｊ１接合の順バイアスのためには、実施の形態３のダイオード動作で説明したのと同様に、０．７（Ｖ）程度が必要である。
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】０２６０
【補正方法】変更
【補正の内容】
【０２６０】
この結果、実施の形態５に係るゲート電圧制御によれば、過電流検出に応じた自己保護のために半導体装置（ＩＧＢＴ）をターンオフする際に、過電流遮断によるｄＩｃ／ｄｔ及びサージ電圧を低減することによって、ＩＧＢＴが破壊されることを防止できる。尚、実施の形態５に係るゲート電圧制御は、半導体装置２００，２００ａ〜２００ｃに共通に適用することが可能である。
【手続補正３７】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正の内容】
【図１７】
2020053466.tif 000001
【手続補正３８】
【補正対象書類名】図面
【補正対象項目名】図２３
【補正方法】変更
【補正の内容】
【図２３】
2020053466.tif 000002
【手続補正３９】
【補正対象書類名】図面
【補正対象項目名】図２４
【補正方法】変更
【補正の内容】
【図２４】
2020053466.tif 000003
【手続補正４０】
【補正対象書類名】図面
【補正対象項目名】図２５
【補正方法】変更
【補正の内容】
【図２５】
2020053466.tif 000004
【手続補正４１】
【補正対象書類名】図面
【補正対象項目名】図２６
【補正方法】変更
【補正の内容】
【図２６】
2020053466.tif 000005
【手続補正４２】
【補正対象書類名】図面
【補正対象項目名】図２７
【補正方法】変更
【補正の内容】
【図２７】
2020053466.tif 000006