【手続補正書】
【提出日】令和1年9月9日(2019.9.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パケットの送信元アドレスのビット列または固定電話番号を２進数に変換のビット列または携帯電話番号の上位数字０９０、０８０，０７０のそれぞれの数字の数字０を除いた残りのそれぞれの数字に下位８桁の数字を結合のそれぞれの１０進数を２進数に変換のそれぞれのビット列、いずれかの、部分またはハッシュ（以下、アドレスのビット列という）を上位ビット列と下位ビット列に分けた場合の前記上位ビット列によりアドレスが指定される、メモリ内の、メモリセルアレイの前記指定のアドレス位置の並列記憶データ領域の、前記下位ビット列をデコーダによるデコードの並列ビットの中のビット１の位置に一致する位置に、前記並列記憶データがメモリセルアレイ外に読み出され、元のアドレスが指定される位置に戻される途中のその並列記憶データの、前記下位ビット列をデコーダによるデコードの並列ビットの中のビット１の位置に一致する位置にビット１を挿入することにより、アドレスのビット列記憶有のビット１を記憶することを特徴とするアドレスのビット列記憶方法。
【請求項２】
請求項１に記載のアドレスのビット列記憶方法を適用したアドレスのビット列を記憶するメモリであって、
記憶のアドレスのビット列を上位ビット列と下位ビット列に分け、前記上位ビット列によりアドレスが指定される、メモリセルアレイ内のその指定のアドレスから１時的に読み出された並列データの各ビットと、前記下位ビット列をデコーダによるデコードの並列ビットの各ビットと、のORの出力の並列ビットをラッチし、前記ラッチ出力データを、前記メモリセルアレイの前記上位ビット列によりアドレスが指定される前記指定のアドレス位置のデータ記憶領域に戻して、記憶することにより、記憶のアドレスのビット列の記憶有のビット１を記憶する機能と、
記憶されているか確認のアドレスのビット列を上位ビット列と下位ビット列に分け、前記上位ビット列によりアドレスが指定される、メモリセルアレイ内の前記指定のアドレス位置から読み出される並列データの各ビットと、前記下位ビット列をデコーダによるデコードの並列ビットの各ビットと、のANDの出力の並列ビットの各ビットの全ビットのORの出力である、記憶されているか確認のアドレスのビット列の記憶有/無の信号を出力する機能と
を備えたことを特徴とするメモリ。
【請求項３】
ビット０を記憶する信号入力時に、消去のアドレスのビット列を上位ビット列と下位ビット列に分け、前記上位ビット列によりアドレスが指定される、メモリセルアレイ内の前記指定のアドレス位置から１時的に読み出される並列データの各ビットと、前記下位ビット列をデコーダによるデコードの並列ビットの各ビットのビット反転の各ビットと、のANDの出力の並列ビットを、ラッチし、前記ラッチ出力データを、前記上位ビット列によりアドレスが指定される、前記メモリセルアレイ内の前記指定のアドレス位置のデータ記憶領域に戻して、記憶することにより、消去のアドレスのビット列記憶無のビット０を書き込む機能をさらに備える請求項２に記載のメモリ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】アドレスのビット列記憶方法
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、パケットの送信元アドレスのビット列または固定電話番号を２進数に変換のビット列または携帯電話番号の上位数字０９０、０８０，０７０のそれぞれの数字の数字０を除いた残りのそれぞれの数字に下位８桁の数字を結合のそれぞれの１０進数を２進数に変換のそれぞれのビット列、いずれかの、部分またはハッシュを記憶するアドレスのビット列記憶方法に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明は、上記従来技術の問題点を鑑みて成されたもので、その解決手段は、パケットの送信元アドレスのビット列または固定電話番号を２進数に変換のビット列または携帯電話番号の上位数字０９０、０８０，０７０のそれぞれの数字の数字０を除いた残りのそれぞれの数字に下位８桁の数字を結合のそれぞれの１０進数を２進数に変換のそれぞれのビット列、いずれかの、部分またはハッシュ（以下、アドレスのビット列という）を上位ビット列と下位ビット列に分け、前記上位ビット列で指定される、メモリ内のメモリセルアレイ内の前記指定のアドレス位置から１時的に読み出される並列データの各ビットと、前記下位ビット列をデコーダによるデコードの並列ビットの各ビットとのORの出力からなる並列データを、ラッチし、前記ラッチ出力データを、前記上位ビット列で指定される、前記メモリセルアレイ内の前記指定のアドレス位置に戻して、記憶することにより、記憶ビット長の長いビット列の記憶を可能とするアドレスのビット列記憶方法である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明は、パケットの送信元アドレスのビット列または固定電話番号を２進数に変換のビット列または携帯電話番号の上位数字０９０、０８０，０７０のそれぞれの数字の数字０を除いた残りのそれぞれの数字に下位８桁の数字を結合のそれぞれの１０進数を２進数に変換のそれぞれのビット列、いずれかの、部分またはハッシュのアドレスのビット列を上位ビット列と下位ビット列に分けた場合の上位ビット列によりアドレスが指定される、メモリ内のメモリセルアレイの前記指定のアドレス位置の並列記憶データ領域の、前記下位ビット列をデコーダによるデコードの並列ビットの中のビット１の位置に一致する位置に、前記並列記憶データがメモリセルアレイ外に読み出され、元のアドレスが指定されるアドレス位置に戻る途中のその並列記憶データの、前記下位ビット列をデコーダによるデコードの並列ビットの中のビット１の位置に一致する位置にビット１を挿入することにより、アドレスのビット列記憶有のビット１を記憶することを特徴とするアドレスのビット列記憶方法である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明は、記憶するアドレスのビット列を上位ビット列と下位ビット列に分け、前記上位ビット列によりアドレスが指定される、メモリセルアレイ内のその指定のアドレスから１時的に読み出された並列データの各ビットと、前記下位ビット列をデコーダによるデコードの並列ビットの各ビットと、のORの出力からなる並列ビットをラッチし、そのラッチ出力を前記メモリセルアレイの前記上位ビット列によりアドレスが指定される前記指定のアドレス位置のデータ記憶領域に戻すことにより、記憶するアドレスのビット列の記憶有のビット１を記憶する機能と、
記憶されているか確認するアドレスのビット列を上位ビット列と下位ビット列に分け、前記上位ビット列によりアドレスが指定される、メモリセルアレイ内の前記指定のアドレス位置から読み出される並列データの各ビットと、前記下位ビット列をデコーダによるデコードの並列ビットの各ビットと、のANDの出力の並列ビットの各ビットの全ビットのOR回路出力である、記憶されているか確認するアドレスのビット列の記憶有/無の信号を出力する機能と
を備えたことを特徴とするメモリである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明は、ビット０を記憶する信号入力時に、消去するアドレスのビット列を上位ビット列と下位ビット列に分け、前記上位ビット列によりアドレスが指定される、メモリセルアレイ内のその指定のアドレス位置から１時的に読み出される並列データの各ビットと、前記下位ビット列をデコーダによるデコードの並列ビットの各ビットの論理反転の各ビットと、のANDの出力からなる並列データを、前記上位ビット列によりアドレスが指定される、前記メモリセルアレイ内の前記指定のアドレス位置のデータ記憶領域に戻すことにより、消去するアドレスのビット列記憶無のビット０を書き込む機能をさらに備えるメモリである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
以上、説明したように、本発明によれば、簡単な方法で記憶ビット長が長く、かつ、数の多い、パケットの送信元アドレスのビット列または固定電話番号を２進数に変換のビット列または携帯電話番号の上位数字０９０、０８０，０７０のそれぞれの数字の数字０を除いた残りのそれぞれの数字に下位８桁の数字を結合のそれぞれの１０進数を２進数に変換のそれぞれのビット列、いずれかの、部分またはハッシュを一つのメモリで記憶できるメモリを提供できる利点がある。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
【図１】本発明の第１実施例のアドレスのビット列を記憶する、メモリセルアレイとデコーダと入力レジスタと周辺回路を内蔵したメモリの構成を説明するための図
【図２】本発明の第２実施例のアドレスのビット列記憶および消去する、メモリセルアレイとデコーダと入力レジスタと周辺回路を内蔵したメモリの構成を説明するための図
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明の第１実施例を図１により説明する。本実施例は、パケットの送信元アドレスのビット列または固定電話番号を２進数に変換したビット列または携帯電話番号の上位数字０９０、０８０，０７０のそれぞれの数字の数字０を除いた残りのそれぞれの数字に下位８桁の数字を結合のそれぞれの１０進数を２進数に変換のそれぞれのビット列、いずれかの、部分またはハッシュに相当するアドレスのビット列を記憶するメモリセルアレイとデコーダと入力レジスタと周辺回路を内蔵したメモリの構成である。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
図１において、１はアドレスのビット列を記憶するメモリ、２はメモリセルアレイ、３はデコーダ、４は入力レジスタ、５はライトイネーブル信号、６は上位ビット列のアドレス指定信号、７は下位ビット列のアドレス指定信号、９は入力データ、１０、１７，１８はOR回路、１１，１２はAND回路、１３，１４はメモリセルアレイ２の出力データ、１５はデコーダ３の入力全ビット０の出力信号、１６はデコーダ３の入力全ビット１の出力信号、１９はメモリ１の出力信号である。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
以下に図１の動作を説明する。最初にメモリ１にアドレスのビット列を記憶する動作を説明する。パケット転送システムのパケットの送信元アドレスを上位アドレスと下位アドレスに分けた場合の下位アドレスに相当するアドレスのビット列を上位ビット列と下位ビット列に分けた場合の上位ビット列（例えば１９ビット）のアドレス指定信号６によりアドレスが指定される、メモリセルアレイ２の前記指定のアドレス位置から、読み出されるQ0からQ31の並列データの各ビットと、前記下位ビット列（例えば５ビット）のアドレス指定信号７をデコード回路３によるデコードの並列ビットの各ビットとを、AND回路とOR回路で演算し、その結果を入力レジスタ４内にある図には記してないラッチ回路でラッチし、そのラッチ出力をライトイネーブル信号５を有効にして、メモリセルアレイ２の前記指定されたアドレス位置に記憶する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
具体的には、デコーダ３に前記下位ビット列が全ビット０の信号が入力時の出力１５が１で、Q0（１３）が０の場合に、OR回路１７の出力は１となるので、Q0が０でもメモリセルアレイ２の前記上位ビット列により指定されるアドレス位置には、入力データとして、１が記憶される。一方、デコード３に前記下位ビット列が全ビット０の信号が入力時の出力１６が０の場合には、ＯＲ回路１８の出力が１となるので、Q31（１４）のデータがそのまま、入力データとしてメモリセルアレイ２の前記上位ビット列により指定されるアドレス位置に記憶される。これにより、メモリアレイ２の前記上位ビット列により指定されるアドレス位置からの出力並列データにデコーダ３の出力が１の位置の信号が挿入された並列データが、メモリセルアレイ２の前記上位ビット列により指定されるアドレス位置に戻されて、書き込まれることにより、目的とするアドレスのビット列の記憶が可能となる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
次にメモリ１に目的とするアドレスのビット列が記憶されているか確認する動作を説明する。パケット転送システムのパケットの送信元アドレスを上位アドレスと下位アドレスに分けた場合の下位アドレスに相当するアドレスのビット列を上位ビット列と下位ビット列に分けた場合の上位ビット列（例えば１９ビット）のアドレス指定信号６によりアドレスが指定される、メモリセルアレイ２の前記指定のアドレス位置から、読み出されるQ0からQ31の並列データの各ビットと、前記下位ビット列（例えば５ビット）のアドレス指定信号７をデコード回路３によるデコードの並列ビットの各ビットとを、AND回路とOR回路で演算し、それをメモリ１の出力信号とする。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
具体的には、デコーダ３に前記下位ビット列が全ビット０の信号が入力時の出力１５が１となり、出力１６がビット０となり、Q0（１３）が１で、Q３１（１４）が１の場合に、AND回路１１の出力は１となり、一方、AND回路１２の出力は、ビット０となるので、OR回路１０への入力は一つとなり、メモリ１の出力１９はビット１となる。この場合には、目的とするアドレスのビット列が記憶されていると判断する。また、上記条件で、Q0（１３）がビット０の場合には、メモリ１の出力１９はビット０となる。この場合には、目的とするアドレスのビット列が記憶されていないと判断する。これにより、メモリセルアレイ２の前記上位ビット列により指定されるアドレス位置からの出力並列データからデコーダ３の出力がビット１の位置の信号を選択して、アドレスのビット列記憶有/無信号とし、メモリ１の出力とするので、目的とするアドレスのビット列が記憶されているか確認することができる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
次に、本発明の第２実施例を図２により説明する。本実施例は、パケットの送信元アドレスのビット列または固定電話番号を２進数に変換したビット列または携帯電話番号の上位数字０９０、０８０，０７０のそれぞれの数字の数字０を除いた残りのそれぞれの数字に下位８桁の数字を結合のそれぞれの１０進数を２進数に変換のそれぞれのビット列、いずれかの、部分またはハッシュに相当するアドレスのビット列の記憶をするメモリアレイとデコーダと入力レジスタと周辺回路を内蔵したメモリの構成である。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
図２において、２０は入力レジスタ、８はビット０の書き込み信号、２１、２２はAND回路、２３はＮＯＴ回路であり、他は図１と同じである。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
以下に図２の動作を説明する。最初にメモリ1にアドレスのビット列を記憶する動作を説明する。パケット転送システムのパケットの送信元アドレスを上位アドレスと下位アドレスに分けた場合の下位アドレスに相当するアドレスのビット列を上位ビット列と下位ビット列に分けた場合の上位ビット列（例えば１９ビット）のアドレス指定信号６によりアドレスが指定されるメモリセルアレイ２の前記指定のアドレス位置から、読み出されるQ0からQ31の並列データの各ビットと、前記下位ビット列（例えば５ビット）のアドレス指定信号７をデコード回路３によるデコードの並列ビットの各ビットとを、ビット０の書き込み信号８がビット０の場合に、OR回路とAND回路で演算し、その結果を入力レジスタ２０内の図に記してないラッチ回路でラッチし、前記ラッチ出力データをライトイネーブル信号５を有効にして、メモリセルアレイ２の前記上位ビット列により指定されるアドレス位置に記憶する。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
具体的には、ビット０の書き込み信号がビット０場合に、入力レジスタ２０内で、AND回路２１，２２からの入力信号を遮断し、OR回路１７，１８からの入力信号をラッチして、メモリセルアレイ２の前記上位ビット列により指定されるアドレス位置に入力させるので、デコーダ３に前記下位ビット列が全ビット０の信号が入力時の出力１５がビット１で、Q0（１３）が０の場合に、OR回路１７の出力は１となり、AND回路２１の出力は０となるので、Q0が０でもメモリセルアレイ２の前記上位ビット列により指定されるアドレス位置には、入力データとして、ビット１が記憶される。一方、デコード３に前記下位ビット列が全ビット０の信号が入力時の出力１６が０の場合には、AND回路２２の出力にはQ31の信号がそのまま現れるので、Q31のデータがそのまま、入力データとしてメモリセルアレイ２の前記上位ビット列により指定されるアドレス位置に記憶される。これにより、メモリセルアレイ２の前記上位ビット列により指定されるアドレス位置からの出力並列データにデコーダ３の出力がビット１である位置の信号が挿入された並列データが、メモリセルアレイ２の前記上位ビット列により指定されるアドレス位置に戻されて、書き込まれることにより、目的とするアドレスのビット列の記憶が可能となる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
次にメモリ1に目的とするアドレスのビット列が記憶されているか確認する動作を説明する。パケット転送システムのパケットの送信元アドレスを上位アドレスと下位アドレスに分けた場合の下位アドレスに相当するアドレスのビット列を上位ビット列と下位ビット列に分けた場合の上位ビット列（例えば１９ビット）のアドレス指定信号６によりアドレスが指定される、メモリ内のメモリセルアレイ２の前記指定のアドレス位置から、読み出されるQ0からQ31の並列データの各ビットと、前記下位ビット列（例えば５ビット）のアドレス指定信号７をデコード回路３によるデコードの並列ビットの各ビットとを、AND回路とOR回路で演算し、それがメモリ１の出力１９となる。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
具体的には、デコーダ３に前記下位ビット列が全ビット０の信号が入力時の出力１５がビット１で、Q0（１３）がビット１の場合に、AND回路１１の出力はビット１となり、デコード３の他の出力（例えば１６）がビット０となり、AND回路１２の出力はビット０となるので、OR回路１０への入力は一つとなり、メモリ１の出力１９はビット１となる。この場合には、目的とするアドレスのビット列が記憶されていると判断する。また、上記条件で、Q0（１３）がビット０の場合には、メモリ１の出力１９はビット０となる。この場合には、目的とするアドレスのビット列が記憶されていないと判断する。これにより、メモリセルアレイ２の前記上位ビット列により指定されるアドレス位置からの出力並列データからデコーダ３の出力がビット１の位置の信号によりデータを選択して、前記選択されたデータをアドレスのビット列記憶有/無信号とし、メモリ１の出力１９とするので、目的とするアドレスのビット列が記憶されているか確認することができる。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
次にメモリ1から目的とするアドレスのビット列の記憶を消去する動作を説明する。パケット転送システムのパケットの送信元アドレスを上位アドレスと下位アドレスに分けた場合の下位アドレスに相当するアドレスのビット列を上位ビット列と下位ビット列に分けた場合の上位ビット列（例えば１９ビット）のアドレス指定信号６によりアドレスが指定される、メモリ内のメモリセルアレイ２の前記指定のアドレス位置から、読み出されるQ0からQ31の並列データの各ビットと、前記下位ビット列（例えば５ビット）のアドレス指定信号７をデコード回路３によるデコードの並列ビットの各ビットのビット反転の各ビットとを、ビット０の書き込み信号９がビット１の場合に、AND回路とOR回路で演算し、その結果を入力レジスタ２０内の図に記してないラッチ回路でラッチし、そのラッチ出力データをライトイネーブル信号５を有効にして、メモリセルアレイ２の前記上位ビット列により指定されるアドレス位置に記憶する。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
具体的には、ビット０の書き込み信号がビット１の場合に、入力レジスタ２０内で、OR回路１７，１８からの入力信号を遮断し、AND回路２１，２２からの入力信号をラッチして、メモリセルアレイ２の前記上位ビット列により指定されるアドレス位置に入力させるので、デコーダ３に前記下位ビット列が全ビット０の信号が入力時の出力１５がビット１で、Q0（１３）がビット１の場合に、AND回路２１の出力はビット０となるので、Q0がビット１でもメモリセルアレイ２の前記上位ビット列により指定されるアドレス位置には、入力データのD0として、ビット０が記憶される。一方、デコード３に前記下位ビット列が全ビット０の信号が入力時の出力１６がビット０となる場合には、Q31のデータがそのまま、入力データとしてメモリセルアレイ２の前記上位ビット列により指定されるアドレス位置に記憶される。これにより、メモリセルアレイ２の前記上位ビット列により指定されるアドレス位置からの出力並列データをデコーダ３の出力がビット１の位置のビット１の反転信号で打ち消された並列データが、メモリセルアレイ２の前記上位ビット列により指定されるアドレス位置に戻されて、書き込まれることにより、目的とするアドレスのビット列の記憶の消去が可能となる。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
１  アドレスのビット列を記憶するメモリ
２  メモリセルアレイ
３  デコーダ
４  入力レジスタ
５  ライトイネーブル信号
６  上位ビット列のアドレス指定信号
７  下位ビット列のアドレス指定信号
８  ビット０の書き込み信号
９  入力データ
１０  OR回路
１１、１２  AND回路
１３、１４  メモリセルアレイ２の出力データ
１５  デコーダ３の入力オールビット０の出力信号
１６  デコーダ３の入力オールビット１の出力信号
１７、１８  OR回路
１９  メモリ１の出力信号
２０  入力レジスタ
２１、２２  AND回路
２３  ＮＯＴ回路