(57)【要約】ＣＭＯＳ撮像装置で熱的に発生する暗電流を減少させる方法及び装置を開示するものである。撮像装置内のホトダイオードを零バイアスに保ち、ホトダイオードの両端の電圧を等しくする。この零バイアスは、副しきい値レベルで動作するトランジスタと、リーキィダイオードと、短チャネルＭＯＳＦＥＴと、ランプ電荷注入とを択一的に含む種々の異なる技術を用いて達成する。
2005536964.tif 000002
【特許請求の範囲】
【請求項１】
入射光のエネルギーに応答して、光変換装置の第１ノードに電気信号を生じる当該光変換装置と、
前記第１ノードにおける電気信号を受けて画素出力信号を生じる電気回路と、
前記画素出力信号を表わす信号を前記光変換装置の第２ノードに供給する回路と
を具える撮像画素。
【請求項２】
請求項１に記載の撮像画素において、前記画素出力信号を表わす信号を前記光変換装置の第２ノードに供給する前記回路は、前記光変換装置の接合がその両端間にほぼ零のバイアスを有するようにする撮像画素。
【請求項３】
請求項２に記載の撮像画素において、前記電気回路が、電圧ホロワ回路及びソースホロワ回路の何れか１つである撮像画素。
【請求項４】
請求項３に記載の撮像画素において、前記光変換装置が、電荷積分期間中に光変換動作を実行するようになっており、前記撮像画素が、
前記電荷積分期間の前に、前記第１ノードを、予め決定した電圧にリセットするリセットスイッチと、
前記第１ノードに結合された端子を有し、前記電気信号を積分する際に前記電気回路とともに用いられるキャパシタと
を具えている撮像画素。
【請求項５】
請求項４に記載の撮像画素において、前記リセットスイッチが第１電位の点を前記第１ノードに結合するようになっており、前記キャパシタが前記第１電位の点と前記第１ノードとの間に接続されている撮像画素。
【請求項６】
請求項４に記載の撮像画素において、前記リセットスイッチがトランジスタである撮像画素。
【請求項７】
請求項６に記載の撮像画素において、前記トランジスタが、前記出力信号によりバイアスされる基板を有している撮像画素。
【請求項８】
請求項５に記載の撮像画素において、前記第１電位が正の電位である撮像画素。
【請求項９】
請求項７に記載の撮像画素において、前記第１ノードに接続されている前記トランジスタの接続点が前記出力信号によりほぼ零にバイアスされるようになっている撮像画素。
【請求項１０】
請求項４に記載の撮像画素において、前記ソースホロワ回路と前記キャパシタとが、このキャパシタの値によりほぼ決定される前記積分期間中に、前記光変換装置により生ぜしめられる電荷の流れに対する変換利得を生じるようになっている撮像画素。
【請求項１１】
請求項３に記載の撮像画素において、前記電気回路が電圧ホロワ回路である撮像画素。
【請求項１２】
請求項３に記載の撮像画素において、前記電気回路がソースホロワ回路である撮像画素。
【請求項１３】
請求項１２に記載の撮像画素において、前記ソースホロワ回路が、
前記第１ノードから前記電気信号を受けるゲートと、前記第１電位の点に結合された第１ソース／ドレイン領域と、前記出力信号を生じる第２ソース／ドレイン領域とを有するトランジスタと、
前記第２ノードと第２電位の点との間に結合された電流源と
を具える撮像画素。
【請求項１４】
請求項１３に記載の撮像画素において、前記トランジスタが、前記出力信号によりバイアスされる基板を有している撮像画素。
【請求項１５】
請求項１３に記載の撮像画素において、前記電流源がリーキィダイオードである撮像画素。
【請求項１６】
請求項１３に記載の撮像画素において、前記トランジスタが副しきい値領域で動作するようになっている撮像画素。
【請求項１７】
請求項１３に記載の撮像画素において、前記電流源が、副しきい値電流源として動作するように接続されたトランジスタである撮像画素。
【請求項１８】
請求項１３に記載の撮像画素において、前記電流源が、バイアスキャパシタを経て前記第２ノードに結合された負勾配ランプパルス発生器の電流源である撮像画素。
【請求項１９】
請求項４に記載の撮像画素において、この撮像画素が更に、前記キャパシタの他の端子にランプ電流を供給する正勾配ランプパルス発生器を具えている撮像画素。
【請求項２０】
請求項１９に記載の撮像画素において、前記電気回路がソースホロワ回路である撮像画素。
【請求項２１】
請求項２０に記載の撮像画素において、前記ソースホロワ回路が、
前記第１ノードから前記電気信号を受けるゲートと、前記第１電位の点に結合された第１ソース／ドレイン領域と、前記出力信号を生じる第２ソース／ドレイン領域とを有するトランジスタ
を具えている撮像画素。
【請求項２２】
請求項２１に記載の撮像画素において、前記トランジスタが、前記出力信号によりバイアスされる基板を有している撮像画素。
【請求項２３】
請求項２２に記載の撮像画素において、前記リセットスイッチが第１電位の点を前記第１ノードに結合するようになっている撮像画素。
【請求項２４】
請求項２３に記載の撮像画素において、前記リセットスイッチが他のトランジスタである撮像画素。
【請求項２５】
請求項２４に記載の撮像画素において、前記他のトランジスタが、前記出力信号によりバイアスされる基板を有している撮像画素。
【請求項２６】
請求項１に記載の撮像画素において、前記光変換装置がホトダイオードである撮像画素。
【請求項２７】
請求項１に記載の撮像画素において、この撮像画素が更に、前記出力信号を読出して選択的に出力する読出し回路を有している撮像画素。
【請求項２８】
請求項２７に記載の撮像画素において、前記読出し回路が、
前記出力信号を受け、この受けた信号を出力信号として選択的に生ぜしめるアクセストランジスタ
を有している撮像画素。
【請求項２９】
請求項２８に記載の撮像画素において、前記読出し回路が更に、前記出力信号を前記アクセストランジスタに供給するソースホロワトランジスタを有している撮像画素。
【請求項３０】
請求項２９に記載の撮像画素において、前記アクセストランジスタが前記ソースホロワトランジスタと同じウェル領域内に位置している撮像画素。
【請求項３１】
請求項２８に記載の撮像画素において、前記アクセストランジスタ及びソースホロワトランジスタが、接地された基板を有するｎ型トランジスタである撮像画素。
【請求項３２】
請求項２８に記載の撮像画素において、前記アクセストランジスタ及びソースホロワトランジスタが、正電位点に結合された基板を有するｐ型トランジスタである撮像画素。
【請求項３３】
入射光のエネルギーに応答して、ホトダイオードの第１ノードに電気信号を生じる当該ホトダイオードと、
前記第１ノードに結合された端子を有し、積分期間中前記電気信号を積分するキャパシタと、
電圧ホロワ及びソースホロワの何れか一方として配置され、前記第１ノードに結合されたゲートを有し、出力信号を生じる出力トランジスタと、
前記出力信号を前記ホトダイオードの第２ノードに供給し、このホトダイオードをほぼ零バイアスする回路と、
前記積分期間以外で前記第１ノードを予め決定した電位にリセットするリセットトランジスタと
を具える撮像画素。
【請求項３４】
請求項３３に記載の撮像画素において、前記出力トランジスタが第１ソースホロワトランジスタであり、この第１ソースホロワトランジスタの基板が前記出力信号によりバイアスされるようになっている撮像画素。
【請求項３５】
請求項３３に記載の撮像画素において、前記リセットトランジスタの基板が前記出力信号によりバイアスされるようになっている撮像画素。
【請求項３６】
請求項３３に記載の撮像画素において、前記キャパシタが前記第１ノードと前記予め決定した電位の点との間に接続されている撮像画素。
【請求項３７】
請求項３３に記載の撮像画素において、この撮像画素が更に、前記ホトダイオードの前記第２ノードに結合されてこの第２ノードにバイアス電流を供給する電流源を有している撮像画素。
【請求項３８】
請求項３７に記載の撮像画素において、前記電流源は、前記第２ノードに接続された第１ソース／ドレイン領域と、接地された第２ソース／ドレイン領域と、バイアス制御信号を受けるゲートとを有するバイアストランジスタである撮像画素。
【請求項３９】
請求項３８に記載の撮像画素において、前記バイアストランジスタは、接地された基板を有している撮像画素。
【請求項４０】
請求項３３に記載の撮像画素において、この撮像画素が更に、前記出力信号を受けてこれを画素出力信号として選択的に出力する読出し回路を有している撮像画素。
【請求項４１】
請求項４０に記載の撮像画素において、前記読出し回路が、
前記出力信号を受け、この受けた信号を出力信号として選択的に生ぜしめるアクセストランジスタ
を有している撮像画素。
【請求項４２】
請求項４１に記載の撮像画素において、前記読出し回路が更に、前記出力信号を前記アクセストランジスタに供給する第２ソースホロワトランジスタを有している撮像画素。
【請求項４３】
請求項４２に記載の撮像画素において、前記アクセストランジスタが前記ソースホロワトランジスタと同じウェル領域内に位置している撮像画素。
【請求項４４】
請求項４１に記載の撮像画素において、前記アクセストランジスタ及びソースホロワトランジスタが、接地された基板を有するｎ型トランジスタである撮像画素。
【請求項４５】
光変換装置で光を受けてこの光変換装置の第１ノードに第１電圧を生ぜしめる工程と、
この第１電圧を表わす電圧を前記光変換装置の第２ノードに供給する工程と
を具える撮像画素動作方法。
【請求項４６】
光変換装置の第１ノードをリセット期間中第１電位に設定する工程と、
前記第１ノードに存在し、前記光変換装置が受ける光により影響を受ける電気信号を積分期間中に積分して出力信号を生ぜしめる工程と、
この出力信号を前記光変換装置の第２ノードに供給してこの光変換装置の第１及び第２ノードにおける電圧を少なくとも前記積分期間中に互いにほぼ等しくする工程と
を具える撮像画素動作方法。
【請求項４７】
請求項４６に記載の撮像画素動作方法において、この方法が更に、
少なくとも前記積分期間中に、前記第２ノードに与えられるバイアス電流を発生する工程
を具える撮像画素動作方法。
【請求項４８】
請求項４７に記載の撮像画素動作方法において、この方法が更に、
読出し期間中に前記出力信号を画素出力信号として選択的に読出す工程
を具える撮像画素動作方法。
【請求項４９】
請求項４８に記載の撮像画素動作方法において、前記選択的に読出す工程を、前記積分期間が終了した後に行う撮像画素動作方法。
【請求項５０】
請求項４９に記載の撮像画素動作方法において、この方法が更に、
画素リセット信号を発生させる工程と、
この画素リセット信号から前記画素出力信号を減算する工程と
を具える撮像画素動作方法。
【請求項５１】
請求項５０に記載の撮像画素動作方法において、画素リセット信号を発生させる前記工程が、
リセット期間中、前記第１ノードを前記第１電位に設定する工程と、
前記第１ノードからリセット出力信号を生ぜしめる工程と、
このリセット出力信号を前記光変換装置の前記第２ノードに供給する工程と、
このリセット出力信号を前記画素リセット信号として読出す工程と
を有する撮像画素動作方法。
【請求項５２】
請求項４９に記載の撮像画素動作方法において、この方法が更に、前記リセット期間に続いて前記バイアス電流の値を増大させる工程を具える撮像画素動作方法。
【請求項５３】
請求項４７に記載の撮像画素動作方法において、前記バイアス電流は降下するランプバイアス電流とする撮像画素動作方法。
【請求項５４】
請求項４７に記載の撮像画素動作方法において、前記バイアス電流はパルス状のバイアス電流とする撮像画素動作方法。
【請求項５５】
第１導電型のドーピングをしたウェル領域と、
このウェル領域内に設けられてホトダイオードを形成する第２導電型の第１ドープ領域と、
前記ウェル領域内に形成され、電位を受ける第２導電型の第２ドープ領域と、
前記ウェル領域内に前記第２ドープ領域から分離されて形成された第２導電型の第３ドープ領域と、
前記第１ドープ領域と前記第２ドープ領域との間に設けられ、リセット信号を受け、前記第１ドープ領域を前記第２ドープ領域に印加される電位によりリセットする第１ゲート構造体と、
前記電位の点と前記第１ドープ領域との間に結合されたキャパシタと、
前記第２ドープ領域と前記第３ドープ領域との間に設けられ、前記第１ドープ領域に電気接続されている第２ゲート構造体と、
前記第３ドープ領域と前記ウェル領域との間に設けられ、前記ホトダイオードを零バイアスする電気回路と
を具える撮像画素。
【請求項５６】
入射光のエネルギーに応答して、光変換装置の第１ノードに電気信号を生じる当該光変換装置と、
この光変換装置の第２ノードに接続され、この光変換装置の両端間に零バイアス電圧を維持する電流源と、
前記第１ノードにおける前記電気信号を受けてこれから画素出力信号を生ぜしめる電気回路と、
この画素出力信号を前記光変換装置の第２ノードに供給する回路と
を具える撮像画素。
【請求項５７】
入射光のエネルギーに応答して、光変換装置の第１ノードに電気信号を生じる当該光変換装置と、
複数のトラップを有し、前記光変換装置の第２ノードに接続され、この光変換装置の両端間に零バイアス電圧を維持するリーキィダイオードと、
前記第１ノードにおける前記電気信号を受けてこれから画素出力信号を生ぜしめる電気回路と、
この画素出力信号を前記光変換装置の第２ノードに供給する回路と
を具える撮像画素。
【請求項５８】
入射光のエネルギーに応答して、光変換装置の第１ノードに電気信号を生じる当該光変換装置と、
この光変換装置の第２ノードに接続され、この光変換装置の両端間に零バイアス電圧を維持する副しきい値電流源と、
前記第１ノードにおける前記電気信号を受けてこれから画素出力信号を生ぜしめる電気回路と、
この画素出力信号を前記光変換装置の第２ノードに供給する回路と
を具える撮像画素。
【請求項５９】
入射光のエネルギーに応答して、光変換装置の第１ノードに電気信号を生じる当該光変換装置と、
この光変換装置の第２ノードに接続され、この光変換装置の両端間に零バイアス電圧を維持する負勾配ランプ電流インジェクタと、
前記第１ノードにおける前記電気信号を受けてこれから画素出力信号を生ぜしめる電気回路と、
この画素出力信号を前記光変換装置の第２ノードに供給する回路と
を具える撮像画素。
【請求項６０】
入射光のエネルギーに応答して、光変換装置の第１ノードに電気信号を生じる当該光変換装置と、
積分用のキャパシタであって、その第１端子が前記第１ノードに接続され、前記電気信号を蓄積する当該キャパシタと、
このキャパシタの第２端子に接続され、前記光変換装置の両端間に零バイアス電圧を維持する正勾配ランプ電流インジェクタと、
前記第１ノードにおける前記電気信号を受けてこれから画素出力信号を生ぜしめる電気回路と、
この画素出力信号を前記光変換装置の第２ノードに供給する回路と
を具える撮像画素。
【請求項６１】
撮像画素であって、この撮像画素が、
入射光のエネルギーに応答して、光変換装置の第１ノードに電気信号を生じる当該光変換装置と、
この光変換装置の第１ノードに接続され、この光変換装置から信号を読出すＮＭＯＳソースホロワトランジスタと、
このＮＭＯＳソースホロワトランジスタに接続され、前記撮像画素を選択するＮＭＯＳ選択トランジスタと、
前記第１ノードにおける前記電気信号を受けてこれから画素出力信号を生ぜしめる電気回路と、
この画素出力信号を前記光変換装置の第２ノードに供給する回路と
を具える撮像画素。
【請求項６２】
撮像画素であって、この撮像画素が、
入射光のエネルギーに応答して、光変換装置の第１ノードに電気信号を生じる当該光変換装置と、
この光変換装置の第１ノードに接続され、この光変換装置から信号を読出すＰＭＯＳソースホロワトランジスタと、
このＰＭＯＳソースホロワトランジスタに接続され、前記撮像画素を選択するＰＭＯＳ選択トランジスタと、
前記第１ノードにおける前記電気信号を受けてこれから画素出力信号を生ぜしめる電気回路と、
この画素出力信号を前記光変換装置の第２ノードに供給する回路と
を具える撮像画素。
【請求項６３】
撮像画素であって、この撮像画素が、
入射光のエネルギーに応答して、光変換装置の第１ノードに電気信号を生じる当該光変換装置と、
この光変換装置の第２ノードに接続され、副しきい値レベルで動作して前記光変換装置の両端間に零バイアス電圧を維持するバイアストランジスタと、
この光変換装置の前記第１ノードに接続され、この光変換装置から信号を読出すＮＭＯＳソースホロワトランジスタと、
このＮＭＯＳソースホロワトランジスタに接続され、前記撮像画素を選択するＮＭＯＳ選択トランジスタと、
前記第１ノードにおける前記電気信号を受けてこれから画素出力信号を生ぜしめる電気回路と、
この画素出力信号を前記光変換装置の第２ノードに供給する回路と
を具える撮像画素。
【請求項６４】
撮像画素を動作させる方法であって、
前記撮像画素内に設けられたホトダイオードの両端間を零バイアス電圧に維持する工程と、
前記ホトダイオードをリセットする工程と、
入射光のエネルギーに応答して、前記ホトダイオードにおける電気信号を積分する工程と、
この電気信号を読出す工程と、
この電気信号から画素出力信号を生ぜしめる工程と
を具える撮像画素動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流の不所望な熱発生を抑圧する技術、特に撮像装置の画素中に熱により暗電流が発生するのを抑圧することに関するものである。
【背景技術】
【０００２】
暗電流は、光信号がない場合でも撮像装置の画素により発生される不所望な信号を意味する。暗電流の１つの原因は熱的に発生されるエネルギーである。ＣＭＯＳ能動画素撮像装置において熱的に発生される暗電流は多くの撮像分野において問題となっている。例えば、ある自動車分野では、６０〜８０℃の温度範囲で安定な画素動作を必要としている。温度が上昇するにつれ、暗電流が生じるおそれが増大する。更に、あるデジタルスチルカメラでは、光電流に対する感度を高めるために積分時間をますます長くする必要がある。しかし、積分時間を長くすればするほど、熱的に発生される暗電流に対する感度が高くなってしまう。従って、熱的に発生される暗電流が発生しないようにする必要性が回路に存在する。
【発明の開示】
【０００３】
本発明の１つの観点では、入射光エネルギーに応答して光変換装置の第１ノードに電気信号を生ぜしめる当該光変換装置と、この第１ノードにおける電気信号を受けてこれから画素出力信号を生ぜしめる電気回路と、この画素出力信号を光変換装置の第２ノードに供給する回路とを有する撮像画素を提供する。
【０００４】
本発明の他の観点では、光変換装置の両端間のバイアスを零にして熱的に誘起される暗電流を低減させるように画素を動作させる方法を提供する。本発明の上述した及びその他の特徴及び利点は、添付図面と関連して行う以下の詳細な説明から更に良好に理解されるであろう。
【０００５】
図１は、本発明の第１実施例による画素１００を示し、この画素は、電荷蓄積ノードＡを有するホトダイオード１０４を具えており、この電荷蓄積ノードＡはリセットスイッチトランジスタ１０８の一端に接続され、このリセットスイッチトランジスタ１０８の他端は電位源ＶDDに接続されている。この画素は更に、前記ノードＡ及び電位源ＶDD間に接続されたキャパシタＣPIXEL と、前記ノードＡに結合された電圧ホロワとして構成され画素出力信号を生じる出力回路１２０とを具えている。出力回路１２０は演算増幅器であり、その正の入力端はノードＡに接続され、その負の入力端はこの演算増幅器１２０の出力端に接続されており、この出力端はノードＡ側とは反対のホトダイオード１０４の側にも結合されている。
【０００６】
リセットトランジスタ１０８では、中央の矢印により、（バルク基板として知られた）トランジスタ１０８のソース及びドレイン間の部分１１２がこれにワイヤ接続された電気接続部を有することを表わしている。画素１００では、差動増幅器（演算増幅器）１２０がノード１１６における電圧ＶPIXEL を追従することにより、バルク基板１１２が駆動される。ホトダイオード１０４の両端間のバイアス電圧を零にすることにより、不所望な熱電流が低減される。電位源ＶDDに接続したキャパシタＣPIXEL を図示したが、このキャパシタは接地するか又はＶDD以外の電圧源に接続することもできる。ホトダイオード１０４の両端間に印加する電圧が差動増幅器１２０により常に零電圧に保たれる為、ホトダイオード１０４におけるキャパシタンスは電荷変換利得に寄与しない。従って、図１の回路の変換利得はＣPIXEL の値により殆ど決定される。
【０００７】
図１の回路は次のように動作する。ノードＡの画素電圧ＶPIXEL はリセットトランジスタ１０８によりリセット電圧に初期値設定され、この値が増幅器１２０の出力ノードＯＵＴからサンプル‐ホールド回路へ選択的に読出される。リセット後、ホトダイオード１０４がノードＡに積分電荷信号を生じ、この信号がキャパシタＣPIXEL に記憶される。この信号は又、サンプル‐ホールド回路に選択的に読出される。
【０００８】
ホトダイオード１０４の接合バイアスは、ホトダイオード１０４の後ろ側、すなわち、ノードＡ側とは反対側に結合された電圧ホロワ増幅器１２０の出力により、リセット及び電荷積分期間中、零に保持される。ホトダイオード１０４の接合が零バイアスされている為、暗電流を発生させるような電流はこのホトダイオード１０４を流れない。更に、リセットトランジスタ１０８の基板も増幅器１２０の出力を受ける。
【０００９】
このように、図１の積分ノードＡに接続された全ての接続点は零バイアスされる為、これにより熱による漏洩電流が回避される。更に、変換利得、従って、感度が高くなる。その理由は、これらがゲインキャパシタＣPIXEL のみにより決定される為である。
【００１０】
本発明の第２実施例を図２に示す。この場合、図１の電圧ホロワ回路１２０の代わりにソースホロワ回路２１２が用いられている。このソースホロワ回路２１２は、電流源２０８に接続された零しきい値トランジスタ２０４を有し、そのゲートはノードＡに接続されている。画素２００は、設けられたバッファ増幅器２１６の出力がラップアラウンドしておらず、ホトダイオード１０４の後ろ側に結合されていないという点で、画素１００とは相違している。しかし、この場合、ソースホロワ回路２１２の出力端がホトダイオード１０４の後ろ側及びバッファ増幅器２１６の入力端に結合されていることにより、ホトダイオード１０４の両端間の電圧は依然として零に保持される。零しきい値トランジスタ２０４は零のしきい値電圧を有する為、ソースホロワ回路２００は常に、ノード２２０における入力電圧に対応する出力電圧をホトダイオード１０４の後ろ側に供給する。このトランジスタ２０４は、ゲートイオン注入としても知られているように、このトランジスタ２０４のゲートの下側の不純物濃度を制御することにより、零しきい値に保持される。トランジスタ２０４のソースはこのトランジスタのバルク基板に接続されている為、“基板効果”が排除され、利得が１の良好な直線性がソースホロワ回路２１２に保たれる。従って、ソースホロワ回路２１２は、いかなる電荷蓄積状態にもかかわらず、ホトダイオード１０４の両端間を常に零バイアス状態に保つことができる。
【００１１】
図３は、半導体基板中の画素２００の線図的断面図を示す。この図３に示すように、ホトダイオードのｎ+ 電荷収集領域、トランジスタ２０４のゲート及びトランジスタ２２４のドレインが積分ノードＡに接続されている。更に、トランジスタ２０４のドレインは出力をバッファ増幅器２１６に供給するとともに、ｐ型ウェル３０５内に設けられたｐ+ 領域３０４によりこのｐ型ウェル３０５にも接続されている。このｐ型ウェル３０５はホトダイオード１０４の後ろ側を形成する。又、このｐ型ウェル３０５はｎ型基板上に形成されている。ホトダイオード１０４の両端間の零バイアス状態でのこのホトダイオード１０４の感度を高めるために、ホトダイオードのｎ+ 電荷収集領域の下側のドーパント濃度を部分的に減少させ、低濃度領域３０６において発生された電子を、キャリア拡散処理によりｎ+ 電荷収集領域内に集めるようにする。
【００１２】
図２及び３の構成によれば、ダイナミックレンジが大きくなるとともに直線性が優れたものとなる。図３は（ＳＴＩ領域としても知られている）トレンチ分離領域３０８及び３１２を示しているが、ｎウェル分離又はＬＯＣＯＳのような他の分離技術を用いることもできる。トレンチ分離（ＳＴＩ）領域３０８及び３１２は、トレンチをエッチング形成してこれに酸化物のような絶縁体を充填することにより形成し、これが個々の画素を分離する作用をする。トランジスタ２０４の右側で、ｎ+ ドレイン領域とｐ+ ウェル制御領域３０４とが重複している。ホトダイオード１０４が位置しているｐ型ウェル領域３０５は、キャパシタＣPIXEL における信号積分を追従するソースホロワ回路２１２により駆動される。従って、ウェル領域３０５はホトダイオードの保護部として作用し、ソースホロワ回路２１２により駆動され、従って、このホトダイオードは“ガードドライブ”ホトダイオードと称される。
【００１３】
個々の画素に対し１つの電流源２０８が必要である為、画像の電力消費量を最小にするためには、この電流源２０８を流れる電流をできるだけ小さくする必要がある。従って、１００万画素のアレイの場合、全電流消費量を１ｍＡにするには、１画素当りの電流を１ｎＡより少なくする必要がある。従って、等価の抵抗値は数ＧΩとする必要がある。しかし、拡散層又はポリシリコン層のような通常の抵抗材料でこのような高い抵抗値を得るのは困難である。上述した問題を解決するために、図４に、リーキィダイオード４０４の形態の電流源を有する画素回路４００を示す。ダイオード４０４のトラップ密度は、図４Ａに示すように、製造中にダイオード４０４の接合内に含まれる中性不純物又はトラップ４４０の量を増大させ、これによりこのダイオードを流れる逆バイアス電流に影響を及ぼすようにすることにより増大させることができる。逆バイアス電流の量が極めて少なくなる為、トランジスタ４０８は、しきい値電圧ＶTH（又はＶGS）が温度の増大とともに減少するその副しきい値モードで動作する。トランジスタ２０４（図２）のようなソースホロワトランジスタ４０８は、実際には、そのしきい値電圧が極めて低い時のみ、零しきい値トランジスタと称する。ダイオード４０４の漏洩電流は、温度が増大するにつれて増大する為、このダイオードは、零しきい値トランジスタ４０８の温度依存性を相殺する効果を有する。
【００１４】
リーキィダイオード４０４をより詳細に図４Ａに示す。ｎ+ 領域４５２を除く基板４４８の全ての部分をホトレジスト４４４により被覆して、これに多量の中性不純物又は重金属をイオン注入する。このイオン注入によりダイオード４０４における欠陥、すなわちトラップ４０４の量を制御でき、その結果、漏洩電流の量を定量化できる効果が得られる。この制御可能な漏洩電流をソースホロワトランジスタ４０８の出力とともに用いて、ホトダイオード１０４を零バイアスする。
【００１５】
ホトダイオード１０４を零バイアスに保つ目的の他の電流発生方法を図５に示す。この場合、画素回路５００内の副しきい値電流源５０４を用いる。この副しきい値電流源５０４には、ゲート接地短チャネルＭＯＳＦＥＴトランジスタが用いられている。このようなトランジスタは、数ｐＡ〜数ｎＡの範囲にある少量のチャネル電流が常に流れる図４のトランジスタ４０８よりも優れている。このことは、ＶGSが零である場合でも正しいことである。逆に言えば、ゲート接地短チャネルトランジスタ５０４には不所望なチャネル電流が流れない。この安定性には、画素４００の場合のように、ホトダイオード１０４の温度依存性を相殺する効果がある。画素５００には、特別な処理工程を必要としないが、追加のトランジスタ５０４を必要とする。
【００１６】
図６は、ホトダイオード１０４を零バイアスするのに電流源４０４及び５０４以外のランプ電荷注入を用いる点で、画素４００及び５００とは相違している手法を用いる画素回路６００を示す。リセット動作後に、ホトダイオード１０４の保護ノード（後ろ側）に取り付けられたキャパシタ６０８に負の勾配のランプパルスを供給する。このランプパルスが、次式（１）として表わしうるバイアス電流ＩBIASを発生する。
ＩBIAS＝ＣBIASｘdv／dt                        （１）
【００１７】
ＣＭＯＳキャパシタの製造技術における最近の進歩は、キャパシタの歩留りを均一に再現する可能性を高めている。これにより、画素６００をバイアス電流制御する精度も高める。
【００１８】
図７は、ランプ技術を用いてバイアス電流を発生させる他の画素７００を示す。この場合、キャパシタＣPIXEL の上側電極が、前述した実施例におけるようにＶDDに接続されずにランプパルス発生器７０４の一端に接続されている。このランプパルス発生器７０４の他端は接地基板に接続されている。このキャパシタＣPIXEL には、積分期間中正の勾配のランプパルス７１６が供給される。この電流がキャパシタＣPIXEL に注入される為、積分ノード７１２（従って、保護ノード７０８）における電圧が時間とともに増大する。ランプパルスは、次式（２）として表わしうるバイアス電流ＩBIASを発生する。
ＩBIAS＝ＣWELL SUBｘdv／dt                      （２）
ここで、ＣWELL SUBは保護ノード７０８と基板との間のキャパシタンスを表わし、dv／dtは供給されるランプパルス７１６の勾配を表わす。正の勾配のランプパルス（電荷）７１６が直接基板に供給される為、追加のキャパシタは必要ない。
【００１９】
ホトダイオード１０４で積分された信号を読出すためには、前述した実施例に示す増幅器２１６内に画素セレクタを設ける必要がある。図８及び９では、ＮＭＯＳソースホロワ８０４及びＰＭＯＳソースホロワ９０４と、選択トランジスタ８０８及び９０８とを用いて、画素信号を選択するとともに読出している。ソースホロワ８０４及び９０４はホトダイオード１０４とは異なるウェル領域内に位置している為、ホトダイオード特性に悪影響を及ぼさず、読出された成分からの雑音を低減させる。ソースホロワ８０４及び９０４は電圧バッファとして作用する為、個別のバッファ増幅器２１６を、もはや必要としなくなる。
【００２０】
図１０は、図５に示すのと類似する副しきい値バイアス電流源１００４を、図８に示すのと類似するＮＭＯＳ読出し回路１００８と組合わせて用いた画素１０００を示す。ＮＭＯＳ読出し回路１００８内のソースホロワトランジスタは電圧バッファとして作用する為、バッファ増幅器を必要としない。
【００２１】
画素１０００の動作手順は、本発明の画素の全ての実施例と同様に、３つの基本期間、すなわち、リセットと、積分と、読出しとに分割しうる。図１１は、図１０の回路のタイミングを示す。ｔ＝t0では、画素がリセットされ、これによりリセットパルス（ＲＥＳＥＴ）をリセットトランジスタ１０１２に供給し、一方、副しきい値トランジスタ１００４は、一定のゲートバイアスで一定のバイアス電流を発生する。この場合、高レベルのリセットパルスが電圧ＶD にあるものとすると、積分ノード１０１６における且つホトダイオード１０４の保護ウェルにもおける電圧ＶPIXEL を、次式（３）として表わすことができる。
ＶPIXEL ＝ＶD −ＶTHRESHOLD 1004                    （３）
【００２２】
ホトダイオード１０４におけるリセット電圧は、選択信号ＳＥＬを読出し回路１００８に供給することにより、トランジスタ１０２４とこの読出し回路１００８とを経て読出される。ｔ＝t1で、信号積分処理が開始される。ホトダイオード１０４の保護ウェルの電圧は、ＶPIXEL が減少するにつれて減少し、従って、ＶPIXEL と保護ウェルとの間を零バイアス状態に維持する。この積分期間に続き、ｔ＝t2において、他の選択パルスが読出し回路１００８に供給されて、出力電圧がＯＵＴノードに読出される。相関二重サンプリングを達成するためには、次のリセット期間ｔ＝t3で再びオフセット信号を読出す。このオフセット信号を以前に読出した信号から減算することにより、画素のオフセット変化と読出し回路の雑音との双方を抑圧する。従って、低雑音の読出し画像が得られる。
【００２３】
回路１０００の電力消費量を低減させるためには、トランジスタ１００４を流れるバイアス電流をできるだけ小さく保つ。しかし、そのようにすると、保護駆動動作速度を遅くし、リセット期間を長くするという影響がある。これらの影響を最小にするために、図１２にＢＩＡＳラインで示すように、トランジスタ１００４のゲートにパルスを供給する。
【００２４】
読出し速度及びリセット速度を改善するために、各読出し動作及び各リセット動作の開始時に、過渡的なバイアス電流を用いることができる。図１３に示すように、ｔ＝t2、ｔ＝t0´及びｔ＝t1´において、ＢＩＡＳラインで示すように、短いパルスをバイアストランジスタ１００４のゲートに供給し、保護ウェルの電圧をこのパルスにより減少させるようにする。このパルスが低レベルに遷移した後、零しきい値トランジスタ１０２４がホトダイオード１０４の保護ウェル３０４を駆動し、この保護ウェル３０４の電圧が過渡的に増大してＶPIXEL に接近するようにする。図１３にＳＡＭＰＬＥラインで示すように、同じ待ち時間で画素出力をサンプリングすることにより、出力信号の再現性が良好になる。このような動作による１つの利点は、図１〜９のバイアス電流変調方法よりも電力消費量が少なくなるということである。その理由は、バイアスパルスのパルス幅が短くなる為である。この相違は、図１２のＢＩＡＳラインにおけるパルス幅と図１３のＢＩＡＳラインにおけるパルス幅とを対比させることにより、容易に理解しうるであろう。
【００２５】
本発明を、代表的な実施例につき説明したが、本発明の精神及び範囲を逸脱することなく、種々の変形例が可能であること、明らかである。従って、本発明は上述した実施例に限定されるものではなく、特許請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１実施例を示す回路図である。
【図２】本発明の第２実施例を示す回路図である。
【図３】図１及び２に示すホトダイオードを示す断面図である。
【図４】本発明の第３実施例を示す回路図である。
【図４Ａ】図４のリーキィダイオードを示す線図である。
【図５】本発明の第４実施例を示す回路図である。
【図６】本発明の第５実施例を示す回路図である。
【図７】本発明の第６実施例を示す回路図である。
【図８】本発明の読出し部分をＮＭＯＳで実現した例を示す回路図である。
【図９】本発明の読出し部分をＰＭＯＳで実現した例を示す回路図である。
【図１０】本発明の第７実施例を示す回路図である。
【図１１】図１０の回路のタイミング線図である。
【図１２】図１１よりも良好にした図１０の回路のタイミング線図である。
【図１３】図１２よりも良好にした図１０の回路のタイミング線図である。
【図１】
2005536964.tif 000003
【図２】
2005536964.tif 000004
【図３】
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【図４】
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【図４Ａ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成17年6月23日(2005.6.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入射光のエネルギーに応答して、光変換装置の第１ノードに電気信号を生じる当該光変換装置と、
前記第１ノードにおける電気信号を受けて画素出力信号を生じる電気回路と、
前記画素出力信号を表わす信号を前記光変換装置の第２ノードに供給する回路と
を具える撮像画素。
【請求項２】
請求項１に記載の撮像画素において、前記画素出力信号を表わす信号を前記光変換装置の第２ノードに供給する前記回路は、前記光変換装置の接合がその両端間にほぼ零のバイアスを有するようにする撮像画素。
【請求項３】
請求項２に記載の撮像画素において、前記電気回路が、電圧ホロワ回路及びソースホロワ回路の何れか１つである撮像画素。
【請求項４】
請求項３に記載の撮像画素において、前記光変換装置が、電荷積分期間中に光変換動作を実行するようになっており、前記撮像画素が、
前記電荷積分期間の前に、前記第１ノードを、予め決定した電圧にリセットするリセットスイッチと、
前記第１ノードに結合された端子を有し、前記電気信号を積分する際に前記電気回路とともに用いられるキャパシタと
を具えている撮像画素。
【請求項５】
請求項４に記載の撮像画素において、前記リセットスイッチが第１電位の点を前記第１ノードに結合するようになっており、前記キャパシタが前記第１電位の点と前記第１ノードとの間に接続されている撮像画素。
【請求項６】
請求項４に記載の撮像画素において、前記リセットスイッチがトランジスタである撮像画素。
【請求項７】
請求項５に記載の撮像画素において、前記第１電位が正の電位である撮像画素。
【請求項８】
請求項６に記載の撮像画素において、前記トランジスタが前記出力信号によりバイアスされるようにした基板を有し、前記第１ノードに接続されている前記トランジスタの接続点が前記出力信号によりほぼ零にバイアスされるようになっている撮像画素。
【請求項９】
請求項４に記載の撮像画素において、前記ソースホロワ回路と前記キャパシタとが、このキャパシタの値によりほぼ決定される前記積分期間中に、前記光変換装置により生ぜしめられる電荷の流れに対する変換利得を生じるようになっている撮像画素。
【請求項１０】
請求項３に記載の撮像画素において、前記電気回路がソースホロワ回路であり、このソースホロワ回路が、
前記第１ノードから前記電気信号を受けるゲートと、第１電位の点に結合された第１ソース／ドレイン領域と、前記出力信号を生じる第２ソース／ドレイン領域とを有するトランジスタと、
前記第２ノードと第２電位の点との間に結合された電流源と
を具えている撮像画素。
【請求項１１】
請求項６又は１０に記載の撮像画素において、前記トランジスタが、前記出力信号によりバイアスされる基板を有している撮像画素。
【請求項１２】
請求項１０に記載の撮像画素において、前記電流源がリーキィダイオードである撮像画素。
【請求項１３】
請求項１０に記載の撮像画素において、前記トランジスタが副しきい値領域で動作するようになっている撮像画素。
【請求項１４】
請求項１０に記載の撮像画素において、前記電流源が、副しきい値電流源として動作するように接続されたトランジスタである撮像画素。
【請求項１５】
請求項１０に記載の撮像画素において、前記電流源が、バイアスキャパシタを経て前記第２ノードに結合された負勾配ランプパルス発生器の電流源である撮像画素。
【請求項１６】
請求項４に記載の撮像画素において、この撮像画素が更に、前記キャパシタの他の端子にランプ電流を供給する正勾配ランプパルス発生器を具えている撮像画素。
【請求項１７】
請求項１６に記載の撮像画素において、前記電気回路がソースホロワ回路であり、このソースホロワ回路が、
前記第１ノードから前記電気信号を受けるゲートと、第１電位の点に結合された第１ソース／ドレイン領域と、前記出力信号を生じる第２ソース／ドレイン領域とを有するトランジスタを具えている撮像画素。
【請求項１８】
請求項１７に記載の撮像画素において、前記トランジスタが、前記出力信号によりバイアスされる基板を有している撮像画素。
【請求項１９】
請求項１８に記載の撮像画素において、前記リセットスイッチが第１電位の点を前記第１ノードに結合するようになっている撮像画素。
【請求項２０】
請求項１に記載の撮像画素において、前記光変換装置がホトダイオードであり、前記読出し回路が、
前記出力信号を表わす信号を受け、この受けた信号を出力信号として選択的に生ぜしめるアクセストランジスタ
を有している撮像画素。
【請求項２１】
請求項２０に記載の撮像画素において、前記読出し回路が、前記出力信号を前記アクセストランジスタに供給するためのソースホロワトランジスタを具え、前記アクセストランジスタ及びソースホロワトランジスタが、正電位点に結合された基板を有するｐ型トランジスタである撮像画素。
【請求項２２】
入射光のエネルギーに応答して、ホトダイオードの第１ノードに電気信号を生じる当該ホトダイオードと、
前記第１ノードに結合された端子を有し、積分期間中前記電気信号を積分するキャパシタと、
電圧ホロワ及びソースホロワの何れか一方として配置され、前記第１ノードに結合されたゲートを有し、出力信号を生じる出力トランジスタと、
前記出力信号を前記ホトダイオードの第２ノードに供給し、このホトダイオードをほぼ零バイアスする回路と、
前記積分期間以外で前記第１ノードを予め決定した電位にリセットするリセットトランジスタと
を具える撮像画素。
【請求項２３】
請求項１又は２２に記載の撮像画素において、この撮像画素が更に、前記出力信号を受けてこれを画素出力信号として選択的に出力する読出し回路を有し、この読出し回路が、
前記出力信号を表わす信号を受け、この受けた信号を出力信号として選択的に生ぜしめるアクセストランジスタ
を有している撮像画素。
【請求項２４】
光変換装置の第１ノードをリセット期間中第１電位に設定する工程と、
前記第１ノードに存在し、前記光変換装置が受ける光により影響を受ける電気信号を積分期間中に積分して出力信号を生ぜしめる工程と、
この出力信号を前記光変換装置の第２ノードに供給してこの光変換装置の第１及び第２ノードにおける電圧を少なくとも前記積分期間中に互いにほぼ等しくする工程と
を具える撮像画素動作方法。
【請求項２５】
請求項２４に記載の撮像画素動作方法において、この方法が更に、
少なくとも前記積分期間中に、前記第２ノードに与えられるバイアス電流を発生する工程
を具える撮像画素動作方法。
【請求項２６】
請求項２５に記載の撮像画素動作方法において、この方法が更に、
読出し期間中に前記出力信号を画素出力信号として選択的に読出す工程
を具える撮像画素動作方法。
【請求項２７】
請求項２６に記載の撮像画素動作方法において、前記選択的に読出す工程を、前記積分期間が終了した後に行う撮像画素動作方法。
【請求項２８】
請求項２７に記載の撮像画素動作方法において、この方法が更に、
画素リセット信号を発生させる工程と、
この画素リセット信号から前記画素出力信号を減算する工程と
を具える撮像画素動作方法。
【請求項２９】
請求項２８に記載の撮像画素動作方法において、画素リセット信号を発生させる前記工程が、
リセット期間中、前記第１ノードを前記第１電位に設定する工程と、
前記第１ノードからリセット出力信号を生ぜしめる工程と、
このリセット出力信号を前記光変換装置の前記第２ノードに供給する工程と、
このリセット出力信号を前記画素リセット信号として読出す工程と
を有する撮像画素動作方法。
【請求項３０】
請求項２７に記載の撮像画素動作方法において、この方法が更に、前記リセット期間に続いて前記バイアス電流の値を増大させる工程を具える撮像画素動作方法。
【請求項３１】
請求項２５に記載の撮像画素動作方法において、前記バイアス電流は降下するランプバイアス電流とする撮像画素動作方法。
【請求項３２】
請求項２５に記載の撮像画素動作方法において、前記バイアス電流はパルス状のバイアス電流とする撮像画素動作方法。
【請求項３３】
第１導電型のドーピングをしたウェル領域と、
このウェル領域内に設けられてホトダイオードを形成する第２導電型の第１ドープ領域と、
前記ウェル領域内に形成され、電位を受ける第２導電型の第２ドープ領域と、
前記ウェル領域内に前記第２ドープ領域から分離されて形成された第２導電型の第３ドープ領域と、
前記第１ドープ領域と前記第２ドープ領域との間に設けられ、リセット信号を受け、前記第１ドープ領域を前記第２ドープ領域に印加される電位によりリセットする第１ゲート構造体と、
前記電位の点と前記第１ドープ領域との間に結合されたキャパシタと、
前記第２ドープ領域と前記第３ドープ領域との間に設けられ、前記第１ドープ領域に電気接続されている第２ゲート構造体と、
前記第３ドープ領域と前記ウェル領域との間に設けられ、前記ホトダイオードを零バイアスする電気回路と
を具える撮像画素。
【請求項３４】
撮像画素であって、この撮像画素が、
入射光のエネルギーに応答して、光変換装置の第１ノードに電気信号を生じる当該光変換装置と、
この光変換装置の第２ノードに接続され、副しきい値レベルで動作して前記光変換装置の両端間に零バイアス電圧を維持するバイアストランジスタと、
この光変換装置の前記第１ノードに接続され、この光変換装置から信号を読出すＮＭＯＳソースホロワトランジスタと、
このＮＭＯＳソースホロワトランジスタに接続され、前記撮像画素を選択するＮＭＯＳ選択トランジスタと、
前記第１ノードにおける前記電気信号を受けてこれから画素出力信号を生ぜしめる電気回路と、
この画素出力信号を前記光変換装置の第２ノードに供給する回路と
を具える撮像画素。
【請求項３５】
撮像画素を動作させる方法であって、
前記撮像画素内に設けられたホトダイオードの両端間を零バイアス電圧に維持する工程と、
前記ホトダイオードをリセットする工程と、
入射光のエネルギーに応答して、前記ホトダイオードにおける電気信号を積分する工程と、
この電気信号を読出す工程と、
この電気信号から画素出力信号を生ぜしめる工程と
を具える撮像画素動作方法。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2005536964.tif 000017
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2005536964.tif 000018
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2005536964.tif 000019
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2005536964.tif 000020
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2005536964.tif 000021
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
2005536964.tif 000022
【国際調査報告】
2005536964.tif 000023
2005536964.tif 000024