【手続補正書】
【提出日】令和2年9月25日(2020.9.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１行に、複数列に渡って配された有効画素と、
前記第１行に配されたオプティカルブラック画素とを有する第１チップと、
前記オプティカルブラック画素が出力する信号をＡＤ変換するＡＤ変換部を有する第２チップとが積層された撮像装置であって、
前記ＡＤ変換部が、前記オプティカルブラック画素に対して、平面視において重なる部分を備えることを特徴とする撮像装置。
【請求項２】
第２行に、前記第１行に配された全ての前記有効画素の列数よりも多い列数に渡ってオプティカルブラック画素が配され、
前記ＡＤ変換部が複数配され、
複数の前記ＡＤ変換部のうちの一のＡＤ変換部が、前記第２行のオプティカルブラック画素に対して、平面視において重なる部分を備えることを特徴とする請求項１に記載の撮像装置。
【請求項３】
第３行に、複数列に渡ってリファレンス画素が配され、
前記第２行は、前記第１行と前記第３行の間の行であり、
前記複数のＡＤ変換部のうちの一のＡＤ変換部が、前記第３行のリファレンス画素に対して、平面視において重なる部分を備えることを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記第１行は、複数の前記オプティカルブラック画素が配された領域を有し、
前記複数のＡＤ変換部の、前記第１行の行に沿った方向における幅が、前記領域の、前記方向における幅よりも小さいことを特徴とする請求項１〜３のいずれか１項に記載の撮像装置。
【請求項５】
前記第１行は、複数の前記オプティカルブラック画素が配された領域を有し、
前記複数のＡＤ変換部の、前記第１行の行に沿った方向における幅が、前記領域の、前記方向における幅よりも大きいことを特徴とする請求項１〜３のいずれか１項に記載の撮像装置。
【請求項６】
前記第１行は、複数の前記オプティカルブラック画素が配された領域を有し、
前記複数のＡＤ変換部の、前記第１行の行に沿った方向における幅が、前記領域の、前記方向における幅と等しいことを特徴とする請求項１〜３のいずれか１項に記載の撮像装置。
【請求項７】
前記ＡＤ変換部は参照信号と、前記オプティカルブラック画素が出力する信号とを比較する比較器を有することを特徴とする請求項１〜６のいずれか１項に記載の撮像装置。
【請求項８】
前記第１行に、複数列の前記オプティカルブラック画素が配され、
前記第２チップは、前記複数列のオプティカルブラック画素の信号の中から、前記ＡＤ変換器に出力する信号を選択するマルチプレックス回路をさらに有することを特徴とする請求項１〜７のいずれか１項に記載の撮像装置。
【請求項９】
前記マルチプレックス回路が、前記オプティカルブラック画素に対して、平面視において重なる部分を備えることを特徴とする請求項８に記載の撮像装置。
【請求項１０】
前記第１チップには、前記有効画素、前記オプティカルブラック画素を含む複数の画素回路がＪ行かつＫ列の行列状に配され、
前記第２チップには、ＡＤ変換器を各々が含む複数の電気回路がＴ行かつＵ列の行列状に配され、
前記第１チップは、前記複数の画素回路を構成する複数の半導体素子が設けられた第１半導体層と、前記複数の画素回路を構成するＭ層の配線層を含む第１配線構造と、を含み、
前記第２チップは、前記複数の電気回路を構成する複数の半導体素子が設けられた第２半導体層と、前記複数の電気回路を構成するＮ層の配線層を含む第２配線構造と、を含み、
前記第１配線構造が前記第１半導体層と前記第２半導体層との間に配され、
前記第２配線構造が前記第２配線構造と前記第２半導体層との間に配され、
前記第１配線構造の前記第１半導体層からＭ番目の配線層に含まれ、前記複数の画素回路のうちの第１回路に接続された第１導電部と、前記第２配線構造の前記第２半導体層からＮ番目の配線層に含まれ、前記複数の電気回路のうちの第２回路に接続された第２導電部と、が電気的に接続されており、
前記Ｍ番目の配線層に含まれ前記複数の画素回路のうちの第３回路に接続された第３導電部と、前記Ｎ番目の配線層に含まれ、前記複数の電気回路のうちの第４回路に接続された第４導電部と、が電気的に接続されており、
前記第２導電部から前記複数の画素回路を構成する前記複数の半導体素子までの最短の配線経路が第１の長さであり、前記第１導電部から前記複数の電気回路を構成する前記複数の半導体素子までの最短の配線経路が第２の長さであり、
前記第４導電部から前記複数の画素回路を構成する前記複数の半導体素子までの最短の配線経路が第３の長さであり、前記第３導電部から前記複数の電気回路を構成する前記複数の半導体素子までの最短の配線経路が第４の長さであり、
前記第３の長さと前記第４の長さとの和が、前記第１の長さと前記第２の長さとの和よりも大きいことを特徴とする請求項１〜９のいずれか１項に記載の撮像装置。
【請求項１１】
前記第３の長さが前記第１の長さよりも大きい、請求項１０に記載の撮像装置。
【請求項１２】
前記第１の長さが前記第４の長さよりも大きい、請求項１０または１１に記載の撮像装置。
【請求項１３】
前記第１チップには、前記有効画素、前記オプティカルブラック画素を含む複数の画素回路がＪ行かつＫ列の行列状に配され、
前記第２チップには、ＡＤ変換器を各々が含む複数の電気回路がＴ行かつＵ列の行列状に配され、
前記第１チップは、前記複数の画素回路を構成する複数の半導体素子が設けられた第１半導体層と、前記複数の画素回路を構成するＭ層の配線層を含む第１配線構造と、を含み、
前記第２チップは、前記複数の電気回路を構成する複数の半導体素子が設けられた第２半導体層と、前記複数の電気回路を構成するＮ層の配線層を含む第２配線構造と、を含み、
前記第１配線構造が前記第１半導体層と前記第２半導体層との間に配され、
前記第２配線構造が前記第２配線構造と前記第２半導体層との間に配され、
前記第１配線構造の前記第１半導体層からＭ番目の配線層に含まれ、前記複数の画素回路のうちの第１回路に接続された第１導電部と、前記第２配線構造の前記第２半導体層からＮ番目の配線層に含まれ、前記複数の電気回路のうちの第２回路に接続された第２導電部と、が電気的に接続されており、
前記第２導電部から前記複数の画素回路を構成する前記複数の半導体素子までの最短の配線経路が第１の長さであり、前記第１導電部から前記複数の電気回路を構成する前記複数の半導体素子までの最短の配線経路が第２の長さであり、
前記第１の長さが前記第２の長さよりも大きいことを特徴とする請求項１〜１２のいずれか１項に記載の撮像装置。
【請求項１４】
請求項１〜１３のいずれか１項に記載の撮像装置と、
前記撮像装置が出力する信号を処理することによって画像を生成する信号処理部とを有することを特徴とする撮像システム。
【請求項１５】
請求項１〜１３のいずれか１項に記載の撮像装置と、
前記撮像装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、を有する移動体であって、
前記距離情報に基づいて前記移動体を制御する制御手段をさらに有することを特徴とする移動体。
【請求項１６】
第１行に、複数列に渡って配された有効画素と、前記第１行に配されたオプティカルブラック画素とが配された画素チップに対して積層するための回路チップであって、
前記回路チップは、前記オプティカルブラック画素が出力する信号をＡＤ変換するＡＤ変換部を有し、
前記回路チップは、前記オプティカルブラック画素に対して、平面視において重なる位置に、前記画素チップに接続し、前記オプティカルブラック画素が出力する信号を受けるための接続部を備えることを特徴とする回路チップ。
【請求項１７】
前記回路チップは、前記画素チップから出力される複数列のオプティカルブラック画素の信号の中から、前記ＡＤ変換器に出力する信号を選択するマルチプレックス回路をさらに有することを特徴とする請求項１６に記載の回路チップ。
【請求項１８】
前記マルチプレックス回路が、前記オプティカルブラック画素に対して、平面視において重なる部分を備えることを特徴とする請求項１６または１７に記載の回路チップ。