(57)【要約】集積回路の製造方法では、コア領域（５０２）及び周辺領域（５０４）を持つ半導体基板（５０６）が準備される。電荷トラップ誘電体層（５１０）は、コア領域（５０２）に堆積される。ゲート誘電体層（５２２）は周辺領域（５０４）に堆積される。ビットライン（５１８）は、周辺領域（５０４）に形成されず、コア領域（５０２）の半導体基板（５０６）に形成される。ワードラインゲート層（５２４）は、周辺領域（５０４）に形成されず、コア領域（５０２）に形成され、処理される。ワードライン（５２８）及びゲート（５３０）が形成される。周辺領域（５０２）では、ソース／ドレイン接合は、ゲート（５３０）の周辺の半導体基板（５０６）にドーパントを用いて埋め込まれ、ゲート（５３０）は、ゲート・ドーピング・インプラテーションが埋め込まれ、コア領域（５０２）に埋め込まれない。
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【特許請求の範囲】
【請求項１】
コア領域（５０２）及び周辺領域（５０４）を含む半導体基板を準備し、
コア領域（５０２）に電荷トラップ誘電体材料（５１０）を堆積し、
周辺領域（５０４）にゲート誘電体材料（５２２）を堆積し、
半導体基板（５０６）の周辺領域（５０４）にはビットラインを形成せず、半導体基板（５０６）のコア領域にはビットライン（５１８）を形成し、
ワードラインゲート材料（５２４）を形成し、
周辺領域（５０４）には打込みを行わず、コア領域（５０２）のワードラインゲート材料（５２４）にドーパントを打込み、
ワードライン（５２８）及びゲート（５３０）を形成し、
コア領域（５０２）には埋め込みを行わず、周辺領域（５０４）には、ゲート（５３０）の周囲の半導体基板（５０６）にソース／ドレイン接合を埋め込み、ゲート（５３０）・ドーピング・インプランテーションによってゲート（５３０）に埋め込みを行うステップを含む集積回路の製造方法。
【請求項２】
コア領域（５０２）のワードラインゲート材料（５２４）にドーパントを打込むステップ、並びにソース／ドレイン接合を埋め込み及びゲート・ドーピング・インプランテーションによってゲート（５３０）に埋め込みを行うステップは、同一のドーパントを使用する請求項１記載の集積回路の製造方法。
【請求項３】
前記半導体基板（５０６）に、スレッショルド・アジャストメント・ドーパント・インプラント（５０８）を埋め込むステップを含む請求項１記載の集積回路の製造方法。
【請求項４】
第１のタイプのドーパントを使用して、スレッショルド・アジャストメント・ドーパント・インプラント（５０８）を埋め込むステップを含み、
ワードラインゲート材料（５２４）にドーパントを打込むステップ及びゲート（５３０）に埋め込みを行うステップは、第１のドーパントとは異なる第２のタイプのドーパントを使用する請求項１記載の集積回路の製造方法。
【請求項５】
半導体基板（５０６）を準備するステップは、第１のタイプのドーパントを有する基板を準備し、
ワードラインゲート材料（５２４）にドーパントを打込むステップ及びゲート（５３０）に埋め込みを行うステップは、第１のタイプのドーパントとは異なる第２のタイプのドーパントを使用する請求項１記載の集積回路の製造方法。
【請求項６】
半導体基板（５０６）を準備するステップは、第１のタイプのドーパントを有する基板を準備し、
ビットライン（５１８）を形成するステップは、第１のタイプのドーパントとは異なる第２のタイプのドーパントを使用する請求項１記載の集積回路の製造方法。
【請求項７】
電荷トラップ誘電体材料（５１０）は、
第１の誘電体材料（５１２）と、
第１の誘電体材料（５１２）上の電荷トラップ材料（５１４）と、
電荷トラップ材料（５１４）上の第２の誘電体材料（５１６）とから構成される請求項１記載の集積回路の製造方法。
【請求項８】
コア領域（５０２）及び周辺領域（５０４）を含むシリコン基板（５０６）を準備し、
シリコン基板（５０６）上のコア領域（５０２）に電荷トラップ誘電体層（５１０）を堆積し、
シリコン基板（５０６）上の周辺領域（５０４）にゲート誘電体層（５２２）を堆積し、
シリコン基板（５０６）にビットライン（５１８）を埋め込むステップと、
電荷トラップ誘電体層（５１０）及びゲート誘電体層（５２２）上にワードラインゲート層（５２４）を堆積し、
周辺領域（５０４）を覆うよう、ワードラインゲート層（５２４）上に周辺フォトレジスト層（５２６）を処理し、
ワードライン（５２８）インプラントを形成するよう、コア領域（５０２）で、ワードラインゲート層（５２４）にドーパントを打込み、
周辺フォトレジスト層（５２６）を除去し、
ワードライン（５２８）インプラントを有するワードライン及びゲート（５３０）を形成し、
ワードライン（５２８）及びゲート（５３０）の周囲にスペーサを形成し、
コア領域（５０２）を覆うよう、ワードライン（５２８）上のコアフォトレジスト層（５３６）及びゲート（５３０）を処理し、
ゲート（５３０）の周りのスペーサの周囲のシリコン基板（５０６）にソース／ドレイン接合を埋め込み、ゲート（５３０）・ドーピング・インプランテーションによってゲート（５３０）に埋め込みを行い、
コアフォトレジスト層（５３６）を除去するステップを含む集積回路の製造方法。
【請求項９】
コア領域（５０２）でワードラインゲート層（５２４）にドーパントを打込むステップ、並びにソース／ゲート接合を埋め込み及びゲート・ドーピング・インプランテーションによってゲート（５３０）に埋め込みを行うステップは、同じタイプのドーパントを使用する請求項８記載の集積回路の製造方法。
【請求項１０】
シリコン基板（５０６）にスレッショルド・アジャストメント・インプラント（５０８）を埋め込むステップを含む請求項８記載の集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、半導体テクノロジーに係わり、特にMirrorBit（登録商標）フラッシュメモリの形成時における多数の工程の削減に関する。
【背景技術】
【０００２】
異なる種類のメモリがコンピュータや同様のシステムのための電子メモリ媒体としてこれまでに開発されている。このようなメモリの中には、電気的消去・書込可能型リードオンリーメモリ（ＥＥＰＲＯＭ）及び電気的書込可能型リードオンリーメモリ（ＥＰＲＯＭ）が含まれる。各タイプのメモリは利点および欠点がある。ＥＥＰＲＯＭは、余分な外装品無しで容易に消去できるが、データ記憶密度が減少し、低速であり、かつ、コストが高くなる。これに対して、ＥＰＲＯＭは、低価格、かつ、高密度であるが、消去性が不足している。
【０００３】
「フラッシュ」ＥＥＰＲＯＭ又はフラッシュメモリと称される新しいタイプのメモリは、ＥＰＲＯＭの高密度及び低コストの利点と、ＥＥＰＲＯＭの電気的消去可能性とを組み合わせているので、非常に普及し始めている。フラッシュメモリは、書換可能であり、電源を切ってもその内容を保持することができる。フラッシュメモリは、携帯電話機、携帯型コンピュータ、ボイス・レコーダなどのような多様な携帯型電子製品、ならびに、自動車、航空機、産業用制御システムなどのような多様な電子システムで使用される。
【０００４】
フラッシュメモリでは、ビットがダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ及びスタティックランダムアクセスメモリ（ＳＲＡＭ）チップのような旧型のメモリと同様に個別にプログラムされる。しかし、ＤＲＡＭ及びＳＲＡＭでは個々のビットが同時に消去可能であるが、フラッシュメモリではこれまでのところ一定のマルチビットブロック又はセクタで消去しなければならない。
【０００５】
従来、フラッシュメモリは、多数のフラッシュメモリセルから作られている。単一ビットが各メモリセルに記憶され、セルは、ホットエレクトロン注入によりプログラムされ、ファウラー−ノルドハイム・トンネリングにより消去される。しかし、市場の要求の増加が、速度と密度の両方を増大するためのフラッシュメモリの開発を促進した。２ビット以上を各セルに記憶させることができる新型のフラッシュメモリが開発された。
【０００６】
あるメモリ構造は、各レベルが１ビットを表す２レベル以上の記憶対象の電荷をメモリセルに記憶する。この構造は、マルチレベル・ストレージ（ＭＬＳ）アーキテクチャと称される。残念ながら、この構造は、本質的に、ビットの識別を可能にするためレベルの差の書き込みと読み出しの両方をかなりの程度の精度で行うことが必要である。ＭＬＳアーキテクチャを使用するメモリセルが、たとえばわずかな量であっても過充電されると、ビット誤りを訂正するための唯一の方法は、メモリセルを消去し、メモリセルを全体的に再書込みすることである。ＭＬＳアーキテクチャで書き込み中にメモリセル内の電荷の量を正確に制御する必要性は、また、このテクノロジーの速度を低下させ、データの信頼性を低下させる。また、正確な量の電荷にアクセス又は「読み出す」ために必要な時間が長くなる。したがって、速度と信頼性の両方がメモリセル密度を向上させるために犠牲になる。
【０００７】
「MirrorBit（登録商標）」フラッシュメモリとして知られている多数のビットを単一セルに記憶することができるさらに新しいテクノロジーが開発された。このテクノロジーでは、メモリセルは、原則的に二つの同一の（鏡映された）部分に分割され、各部分は、二つの独立したビットのうちの一方を記憶するため調整される。各MirrorBitフラッシュメモリセルは、従来のフラッシュセルと同様に、ソース及びドレインと共にゲートを有する。しかし、従来のフラッシュメモリでは、ソースが常に電気的に接続され、ドレインが常に電気的ドレインに接続されているのに対し、各MirrorBitフラッシュメモリでは、２ビットを記憶可能にするため、動作中に反転するソースの接続部及びドレインの接続部を有する。
【０００８】
MirrorBitフラッシュメモリセルは、導電性ビットラインが埋め込まれた半導体基板を有する。「電荷トラップ誘電体層」と称される多層の記憶層は、半導体基板上に形成される。電荷トラップ誘電体層は、一般的に、第１の絶縁層と電荷トラップ層と第２の絶縁層の３層の別個の層により形成される。ワードラインは、ビットラインと垂直に電荷トラップ誘電体層上に形成される。
【０００９】
プログラミング回路は、制御ゲートとして動作するワードラインに信号を印加し、一方のビットが一方の配置で接続されているソース及びドレインによって記憶され、相補ビットが別の配置で入れ替えられたソース及びドレインによって記憶されるように、ビットライン接続を変えることにより、１セル当たり２ビットを制御する。セルのプログラミングは、一方の方向で実行され、読み出しはセルがプログラムされる方向と逆方向で実行される。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の主な問題点は、コア及び周辺はデバイスが小さくなるにつれて、同時にドーパントが打込まれ、デバイスの小型化により打込み密度を制御することが困難なため、埋め込みビットラインが短絡を起こすことが知られていることである。
【００１１】
この問題点の解決法は長い間模索されているが、当業者はその解決法を長い間達成していない。
【課題を解決するための手段】
【００１２】
本発明は、コア領域および周辺領域がある半導体基板を有する集積回路の製造方法を提供する。電荷トラップ誘電体層は、コア領域に堆積され、ゲート誘電体層は、周辺領域に堆積される。ビットラインは、半導体基板のコア領域には形成され、半導体基板の周辺領域には形成されない。ワードラインゲート層はコア領域において形成され、ドーパントが打ち込まれ、周辺領域には形成されない。そして、ワードラインおよびゲートが形成される。ソース／ドレイン接合およびゲートには、周辺領域においてドーパントが打ち込まれ、コア領域には打ち込まれない。この方法は、デバイス小型化による打込み密度の制御の困難さからくる埋め込みビットラインの短絡の問題を解決する。
【００１３】
本発明の上記効果及びその他の効果は、添付図面と併せて以下の詳細な説明を読むことにより当業者によって明白になるであろう。
【発明を実施するための最良の形態】
【００１４】
図１を参照すると、一般に、一つ以上の高密度コア領域及び一つ以上の低密度周辺部が形成された半導体基板１０２を含むMirrorBit（登録商標）フラッシュＥＥＰＲＯＭ１００の平面図が示されている。このＥＥＰＲＯＭ１００は、本発明のプロセスによって製造される。高密度コア領域は、典型的に、個別にアドレス指定可能であり、実質的に同一のMirrorBitフラッシュメモリセルである一つ以上のＭ×Ｎ型コア１０４を含む。低密度周辺部は、典型的に、個々のメモリセルを選択的にアドレス指定する入力／出力（Ｉ／Ｏ）回路及びプログラミング回路を含む。プログラミング回路は、一つ以上のＸデコーダ１０８及びＹデコーダ１１０によって部分的に表され、この一つ以上のＸデコーダ１０８及びＹデコーダ１１０を含み、Ｘデコーダ１０８及びＹデコーダ１１０は、Ｉ／Ｏ回路１０６と協働して、例えば、書き込み、読み出し、消去及びこのような動作を実行するために必要な電圧の取り出しのようなメモリセル上で指定された動作を実行するため、選択されアドレス指定されたメモリセルのソース、ゲート及びドレインを所定の電圧又はインピーダンスに接続する。
【００１５】
本明細書では、用語「水平」は、向きとは無関係に半導体基板１０２のそれまでの平面又は表面に平行な面として定義される。用語「垂直」は定義済の水平に直交する方向を表す。「〜と接触して」、「〜より上」、「〜より下」、「〜より高い」、「〜より低い」、「〜の上」、「〜の下」、「厚い」「〜の側」、及び、「〜の傍ら」のような用語は、これらの水平面及び垂直面に対して定義される。ここで使用される用語「処理された」や「形成された」は、半導体材料の堆積又は成長、マスキング、パターニング、フォトリソグラフィー、エッヂング、埋め込み、除去、及び／又は、剥離のうちの一つ以上を包含するように定義される。
【００１６】
次に、図２を参照すると、図１の一方のＭ×Ｎ型アレイコア１０４の一部分の回路図が示されている。この回路図は、メモリセル２０１乃至２０４を含み、一体として８ビットワードを形成することができる一連のメモリセル２００が示されている。メモリセル２０１乃至２０４のそれぞれは、制御ゲートとして機能するワードライン２０６に接続される。メモリセル２０１乃至２０４のそれぞれは、２本のビットラインが関連付けられ、殆どのメモリセルは共通ビットラインを有する。メモリセル２０１はビットライン２０８及び２０９が関連付けられ、メモリセル２０２はビットライン２０９及び２１０が関連付けられ、メモリセル２０３はビットライン２１０及び２１１が関連付けられ、メモリセル２０４はビットライン２１１及び２１２が関連付けられる。
【００１７】
ワードライン上の信号、及び、メモリセル内のビットラインの電気的ソース又はドレインへの接続に応じて、メモリセル２０１乃至２０４は、ロケーション２１５乃至２２２でビットを書き込み、読み出し、及び消去することが可能である。例えば、ロケーション２１５におけるビットの制御は、ドレインのビットライン２０８への接続とソースのビットライン２０９への接続とにより達成される。同様に、ロケーション２１６におけるビットの制御は、ドレインのビットライン２０９への接続とソースのビットライン２０８への接続とにより達成される。隣接したメモリセルは、共通ビットラインを共有するが、メモリセルは同時に一つずつプログラムされ、唯一のメモリセルがプログラミング中のある時点で使える状態にあるので、隣接したメモリセルは相互に干渉しない。
【００１８】
図３を参照すると、図１の一つのＭ×Ｎ型アレイコア１０４の一部分の平面図が示されている。半導体基板１０２は、平行に伸びる複数の埋め込み型ビットライン３０４と、平行に、かつ、複数の埋め込み型ビットライン３０４に対して直角に延びる複数の形成されたワードライン３０２とを有する。ワードライン３０２及びビットライン３０４は、図１のＸデコーダ１０８及びＹデコーダ１１０によって部分的に表されたプログラミング回路への接点及び相互接続部（図示せず）を有する。
【００１９】
次に、図４を参照すると、図３のライン４−４に沿った典型的なMirrorBitフラッシュメモリセル、例えば、メモリセル４００の断面斜視図が示されている。半導体基板１０２は、ｐ型ドープドシリコン基板であり、ホウ素のようなｐ型材料のスレッショルド・アジャストメント・インプラント４０２を含む。スレッショルド・アジャストメント・インプラント４０２は、半導体基板１０２自体よりも高濃度ドープされた領域を与える。
【００２０】
電荷トラップ誘電体層４０４は半導体基板１０２の上に堆積される。電荷トラップ誘電体層４０４は、一般に、第１の絶縁層４０６、電荷トラップ層４０８、及び、第２の絶縁層４１０の３つの別個の層で構成することができる。第１及び第２の絶縁層４０６及び４１０は二酸化シリコン（ＳｉＯ2）のような酸化物誘電体で作られ、電荷トラップ層４０８は窒化珪素（ＳｉxＮy）のような窒化物誘電体で作られる。この酸化物―窒化物−酸化物の構造は、屡々、便宜的に「ＯＮＯ層」として称される。
【００２１】
図３のビットライン３０４は、第１及び第２の導電ビットライン４１２及び４１４によって表されるように、半導体基板１０２の電荷トラップ誘電体層４０４の下にドーパントで打込まれる。それらは、典型的に、ヒ素のような打込みされたｎ型材料で作られ、一部の実施例では酸化物部分（図示せず）を含む。第１及び第２の導電ビットライン４１２及び４１４は間隔を介して離され、スレッショルド・アジャストメント・インプラント４０２と一体となってそれらの間に容積部、すなわち、チャンネル４１６を画成する。ポリシリコンのような材料は、電荷トラップ誘電体層４０４の上に堆積され、パターニングされ、エッヂングされ、剥離され、その結果として、ワードライン４１８が得られる。
【００２２】
ワードライン４１８は、図３のワードライン３０２の一つである。製造の各ステップの実施は、処理ステップを伴うことに注意する必要がある。ロケーション４２０乃至４２２は、ビットをメモリセル４００に記憶できる場所を示し、ロケーション４２４及び４２６は隣接したロケーションであり、メモリセル４００とは独立している。
【００２３】
図５を参照すると、シリコン基板５０６、プロセス完了時にMirror Bitフラッシュセルを密に覆うコア領域５０２、密度が低く、その上、他の制御デバイスを含む周辺領域５０４を含む部分的に処理されたＥＥＰＲＯＭ５００の断面図が示されている。
【００２４】
メモリセルが形成されるべきコア領域５０２においては、ｐ型シリコン基板５０６は、ｐ型スレッショルド・アジャストメント・インプラント５０８が埋め込まれ、又は処理されている。
【００２５】
電荷トラップ誘電体層５１０は、シリコン基板５０６上に堆積される。電荷トラップ誘電体層５１０は、一般に、第１の絶縁層５１２、電荷トラップ層５１４及び第２の絶縁層５１６の３つの別々の層から構成することができる。第１及び第２の絶縁層５１２および５１６は、二酸化シリコン（ＳｉＯ2）のような酸化物誘電体から構成され、電荷トラップ層５１４は、シリコン窒化物（ＳｉＮ）のような窒化物誘電体から構成され、ＯＮＯ層が形成される。なお、この発明は、特定の誘電体材料又は電荷トラップ材料に限定されないことに注意する必要がある。ビットライン５１８乃至５２０は、ｎ型ビットラインであってもよく、シリコン基板５０６の電荷トラップ誘電体層５１０の下にドーパントが打込まれる。
【００２６】
トランジスタ３０６が形成される周辺領域５０４においては、ｐ型シリコン基板５０６は、ｐ型スレッショルド・アジャストメント・インプラント５０８が埋め込まれ、処理されている。ゲート誘電体層５２２は、シリコン基板５０６上に堆積される。ゲート誘電体層５２２は、一般に、ゲート酸化膜又は二酸化シリコンで作られる。ゲート誘電体上５２２に堆積されるのは、ビットラインが周辺領域５０４に埋め込まれていないことを確実にするビットライン・フォトレジスト層５２３である。
【００２７】
図６を参照すると、ワードラインゲート層５２４の堆積後およびドーパント打込み処理５２５中の図５の構造体が示されている。ドーパント打込み処理５２５の前に、周辺領域５０４を覆うように、周辺フォトレジスト層５２６が堆積され、パターニングされる。
【００２８】
ワードラインゲート層５２４は、一般に、アモルファスポリシリコンで作られ、周辺フォトレジスト層５２６は、一般に、有機フォトレジスト材料で作られる。トランジスタおよびメモリセルが、ＮＰＮ型の構造の場合、ドーパント打込み処理５２５は、一般に、ｎ型ドーパントである。しかし、この発明は、ドーパント打込み処理５２５においてｐ型のドーパントを使う場合、ＰＮＰ型の構造で使われることもある。この点では、ドーパント打込み処理５２５は、ワードラインゲート層５２４の上部にドープ領域５２７を形成する。
【００２９】
図７を参照すると、ワードライン５２８およびゲート５３０の形成後における図６の構造体が示されている。周辺フォトレジスト層５２６は除去され、ワードラインゲート層５２４は、ワードライン５２８およびゲート５３０を形成するため処理される。図７では示していないが、ワードライン５２８は、一般に、矩形の断面を持ち、ドープ領域５２７が上部にある。ドーパント打込み処理５２５中に周辺フォトレジスト層５２６がゲート（５３０）を覆っているため、ゲート５３０は、ドーパントが打込まれない点に注意する。
【００３０】
図８を参照すると、コンフォーマルスペーサ層５３２の堆積後の図７の構造体が示されている。コンフォーマルスペーサ層５３２は、酸化珪素、窒化珪素又は酸窒化珪素のような材料から作られる。選択的に、軽ドープドソース／ドレイン接合又は延長部分も形成される。
【００３１】
図９を参照すると、ゲート５３０の周囲にスペーサ５３４を及びワードライン５２４を形成するため、コンフォーマルトップ層５３２におけるエッヂング後の図８の構造体が示されている。
【００３２】
図１０を参照すると、重ドーパント打込み処理５３８中における図９の構造体が示されている。コアフォトレジスト層５３６は、ソース／ドレイン接合５４０及びゲート・ドーピング・インプラント５４２を周辺領域５０４に埋め込む高密度のドーパント打込み処理５３８から、図３のｐによって表されるビットライン分離領域を保護するためにコア上に堆積される。さらに、重ドーパント打込み処理５３８のためのドーパントは、デバイスのＮＰＮ又はＰＮＰ構造に依存する。
【００３３】
コアフォトレジスト層５３６の除去によって、ＥＥＰＲＯＭ１００のこの部分は、完成された集積回路へとさらに準備ができている。
【００３４】
図１１を参照すると、ウエーハを準備するステップ６０２と、ビットラインおよび第１のフォトレジストを周辺に堆積するステップ６０４と、ワードラインゲート層および第１のフォトレジストを周辺に堆積するステップ６０６と、ワードラインゲート層および第１のフォトレジストを埋め込むステップ６０８と、第１のフォトレジストを除去するステップ６１０と、ワードラインおよびゲートを形成するステップ６１２と、スペース層を堆積するステップ６１４と、スペーサを形成するステップ６１６と、コアの上に第２のフォトレジストを置いて、ゲートおよびソース／ドレイン接合を埋め込むステップ６１８と、第２のフォトレジストを除去するステップ６２０と、集積回路を完成するステップ６２２とを含む、本発明の簡略化されたプロセスフローチャートが示されている。
【００３５】
このフローチャートへの種々の代替シーケンス、付加、及び、削除は、本明細書の詳細を読むことにより当業者によって明らかであろう。この方法の多様な実施は、種々の電子装置で使用され、特にデュアルビットメモリセルアーキテクチャーは本発明の一つ以上の特徴によって実現される。特に、本発明は、デュアルビットセルの両方のビットがデータ又は情報記憶のため使用されるメモリ装置に適用可能である。
【００３６】
本発明は、特定の最良の形態に関して説明されているが、多様な代替、変更及び変形が以上の説明を考慮して当業者に明白になることを理解すべきである。したがって、請求項に記載された事項の精神及び範囲に含まれるこのようなすべての代替、変更、及び変形を包含することが意図されている。これまでに記載され、或は、添付図面に表されたすべての事項は例示であって、非限定的な意味で解釈されるべきである。
【図面の簡単な説明】
【００３７】
【図１】本発明によるMirrorBitフラッシュメモリの平面図である。
【図２】図１の一方のＭ×Ｎ型アレイコアの一部分の回路略図である。
【図３】図１の一方のＭ×Ｎ型アレイコアおよび周辺ゲートの一部分の平面図である。
【図４】図３のライン４−４によるメモリセルの断面斜視図である。
【図５】本発明による部分的に処理されたＥＥＰＲＯＭの断面図である。
【図６】ワードライン層堆積後およびドーパント打込み処理中の図５の構造体である。
【図７】ワードラインおよびゲートの形成後の図６の構造体である。
【図８】コンフォーマルスペーサ層堆積後の図７の構造体である。
【図９】コンフォーマルトップ層のエッヂング後の図８の構造体である。
【図１０】重ドーパント打込み処理中の図９の構造体である。
【図１１】本発明による簡略化されたフローチャートである。
【図１】
2005522880.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2005522880.tif 000012
【図１１】
2005522880.tif 000013
【国際調査報告】
2005522880.tif 000014
2005522880.tif 000015