(57)【要約】ハードマスク延長部分（５２４）を用いることによって形成された狭い間隔で配置されたワードライン（５２５）（５２６）を備えた集積回路メモリの製造方法が提供されている。電荷トラップ誘電体材料（５０４）は、半導体基板（５０１）の上に堆積され、第１及び第２のビットライン（５１２）が形成される。ワードライン材料（５１５）及びハードマスク材料（５１５）は、ワードライン材料（５１５）の上に堆積される。フォトレジスト材料（５１８）は、ハードマスク材料（５１５）の上に堆積され、パターニングされたフォトレジスト材料（５１８）を形成するために処理される。ハードマスク材料（５１５）は、パターニングされたハードマスク材料（５１９）を形成するためにパターニングされたフォトレジスト材料（５１８）を用いて処理される。パターニングされたフォトレジストは除去される。ハードマスク延長部分は、ワードライン材料（５１５）の上に堆積され、ハードマスク延長部分（５２４）を形成するために処理される。ワードライン材料（５１５）は、ワードライン（５２５）を形成するために、パターニングされたハードマスク材料（５１９）及びハードマスク延長部分（５２４）を用いて処理され、パターニングされたハードマスク材料（５１９）及びハードマスク延長部分（５２４）はその後除去される。
2005522029.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（５０１）の上に電荷トラップ誘電体材料（５０４）を堆積するステップと、
半導体基板（５０１）に第１及び第２のビットライン（５１２）を形成するステップと、
電荷トラップ誘電体材料（５０４）の上にワードライン材料（５１５）を堆積するステップと、
ワードライン材料（５１５）の上にハードマスク材料（５１５）を堆積するステップと、
ハードマスク材料（５１５）の上にフォトレジスト材料（５１８）を堆積するステップと、
パターニングされたフォトレジスト材料（５１８）を形成するためにフォトレジスト材料（５１８）を処理するステップと、
パターニングされたハードマスク材料（５１９）を形成するために、パターニングされたフォトレジスト材料（５１８）を用いてハードマスク材料（５１５）を処理するステップと、
パターニングされたフォトレジスト材料（５１８）を除去するステップと、
ハードマスク延長部分材料（５２４）を堆積するステップと、
ハードマスク延長部分（５２４）を形成するためにハードマスク延長部分材料（５２４）を処理するステップと、
ワードライン（５２５）を形成するために、パターニングされたハードマスク材料（５１９）及びハードマスク延長部分（５２４）を用いてワードライン材料（５１５）を処理するステップと、
パターニングされたハードマスク材料（５１９）及びハードマスク延長部分（５２４）を除去するステップとを含む集積回路の製造方法。
【請求項２】
ハードマスク延長部分材料（５２４）を堆積するステップは、高密度酸化物を堆積する、請求項１記載の集積回路の製造方法。
【請求項３】
ハードマスク延長部分材料（５２４）を堆積するステップは、高温酸化物及び不純物無添加酸化物からなる群から選択された酸化物を堆積する、請求項１記載の集積回路の製造方法。
【請求項４】
ハードマスク延長部分材料（５２４）を処理するステップは、ワードラインスペース（５３０）を約７０ｎｍ以下に引き下げるためにハードマスク延長部分（５２４）を形成する、請求項１記載の集積回路の製造方法。
【請求項５】
ハードマスク延長部分材料（５２４）を堆積するステップは、パターニングされたハードマスク材料（５１９）又は電荷トラップ誘電体材料（５０４）を傷つけることなく等方的にエッチングできる材料を堆積する、請求項１記載の集積回路の製造方法。
【請求項６】
ハードマスク材料（５１５）上に反射防止コーティング材料（５１７）を堆積するステップと、パターニングされたフォトレジスト材料（５１８）を除去した後に反射防止コーティング材料（５１７）を除去するステップとを含む、請求項１記載の集積回路の製造方法。
【請求項７】
ハードマスク材料（５１５）上に反射防止コーティング材料（５１７）を堆積するステップを含み、
反射防止コーティング材料（５１７）は窒素を含み、
反射防止コーティング材料（５１７）を除去するステップを含む、請求項１記載の集積回路の製造方法。
【請求項８】
ワードラインスペーサ材料（５３４）を堆積するステップと、
ワードライン（５２５）の周囲にワードラインスペーサ（５３５）を形成するステップと、
ワードライン（５２５）上にサリサイド材料（５４０）を成長させるステップとを含む、請求項１記載の集積回路の製造方法。
【請求項９】
半導体基板（５０１）にスレッショルド・アジャストメント・インプラント（５０２）を埋め込むステップを含む、請求項１記載の集積回路の製造方法。
【請求項１０】
電荷トラップ誘電体材料（５０４）は、
第１の誘電体材料（５０６）と、
第１の誘電体材料（５０６）の上の電荷トラップ材料（５０８）と、
電荷トラップ誘電体材料（５０４）の上の第２の誘電体材料（５１０）とから構成される、請求項１記載の集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広く、半導体テクノロジー及びフラッシュメモリにおけるワードラインの形成に関する。
【背景技術】
【０００２】
異なる種類のメモリがコンピュータや同様のシステムのための電子メモリ媒体としてこれまでに開発されている。このようなメモリの中には、電気的消去・書込可能型リードオンリーメモリ（ＥＥＰＲＯＭ）及び電気的書込可能型リードオンリーメモリ（ＥＰＲＯＭ）が含まれる。各タイプのメモリは利点及び欠点がある。ＥＥＰＲＯＭは、余分な外装品無しで容易に消去できるが、データ記憶密度が減少し、低速であり、かつ、コストが高くなる。これに対して、ＥＰＲＯＭは、低価格、かつ、高密度であるが、消去性が不足している。
【０００３】
「フラッシュ」ＥＥＰＲＯＭ又はフラッシュメモリと称される新しいタイプのメモリは、ＥＰＲＯＭの高密度及び低コストの利点と、ＥＥＰＲＯＭの電気的消去可能性とを組み合わせているので、非常に普及し始めている。フラッシュメモリは書換可能であり、電源を切ってもその内容を保持することができる。フラッシュメモリは、携帯電話機、携帯型コンピュータ、ボイス・レコーダなどのような多様な携帯型電子製品、ならびに、自動車、航空機、産業用制御システムなどのような多様な大型電子システムで使用される。
【０００４】
フラッシュメモリでは、情報のビットは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ及びスタティックランダムアクセスメモリ（ＳＲＡＭ）チップのような旧型のメモリと同様に個別にプログラムされる。しかし、ＤＲＡＭ及びＳＲＡＭでは個々のビットが同時消去可能であるが、フラッシュメモリはこれまでのところ一定のマルチビットブロック又はセクタで消去しなければならない。
【０００５】
従来、フラッシュメモリは、多数のフラッシュメモリセルから作られている。
単一ビットが各メモリセルに記憶され、セルは、ホットエレクトロン注入によりプログラムされ、ファウラー−ノルドハイム・トンネリングにより消去される。しかし、市場の要求の増加が、速度と密度の両方を増大するためのフラッシュメモリセルの開発を促進した。２ビット以上を各セルに記憶させることができる新型のフラッシュメモリセルが開発された。
【０００６】
あるメモリセル構造は、各レベルが１ビットを表す２レベル以上の記憶対象の電荷をメモリセルに記憶する。この構造は、マルチレベル・ストーレッジ（ＭＬＳ）アーキテクチャと称される。残念ながら、この構造は、本質的に、ビットの識別を可能にするためレベルの差の書き込みと読み出しの両方をかなりの程度の精度で行うことが必要である。ＭＬＳアーキテクチャを使用するメモリセルが、たとえわずかな量であっても過充電されると、ビット誤りを訂正するための唯一の方法は、メモリセルを消去し、メモリセルを全体的に再書き込みすることである。ＭＬＳアーキテクチャで書き込み中にメモリセル内の電荷の量を正確に制御する必要性は、また、このテクノロジーの速度を低下させ、データの信頼性を低下させる。また、正確な量の電荷にアクセス、又は、「読み出す」ために要する時間が長くなる。したがって、速度と信頼性の両方がメモリセル密度を向上させるために犠牲になる。
【０００７】
「MirrorBit（登録商標）」フラッシュメモリとして知られている多数のビットを単一セルに記憶することができるさらに新しいテクノロジーが開発された。このテクノロジーでは、メモリセルは、原則的に二つの同一の（鏡映された）部分に分割され、各部分は、二つの独立したビットのうちの一方を記憶するため調製される。各MirrorBitフラッシュメモリセルは、従来のフラッシュセルと同様に、ソース及びドレインと共にゲートを有する。しかし、従来のフラッシュセルでは、ソースが常に電気的ソースに接続され、ドレインが常に電気的ドレインに接続されているのに対し、各MirrorBitフラッシュメモリセルは、２ビットを記憶可能にするため、動作中に反転するソースの接続部及びドレインの接続部を有する。
【０００８】
MirrorBitフラッシュメモリセルは、導電性ビットラインが埋め込まれた半導体基板を有する。「電荷トラップ誘電体層」と称される多層の記憶層は、半導体基板の上に形成される。電荷トラップ誘電体層は、一般的に、第１の絶縁層と電荷トラップ層と第２の絶縁層の３層の別個の層により構成される。ワードラインは、ビットラインと垂直に電荷トラップ誘電体層上に形成される。プログラミング回路は、制御ゲートとして動作するワードラインに信号を印加し、一方のビットが一方の配置で接続されているソース及びドレインによって記憶され、相補ビットが別の配置で入れ替えられたソース及びドレインによって記憶されるように、ビットライン接続を変えることにより、１セル当たり２ビットを制御する。
【０００９】
セルのプログラミングは一方の方向で実行され、読み出しはセルがプログラムされる方向と逆方向で実行される。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
MirrorBit構造に関する主な問題点は、MirrorBit構造全体の大きさを縮小させる場合において、狭い間隔で配置されたワードラインを形成することと、そのワードラインを形成するために用いられるプロセスと両立できる材料の利用とにある。
【００１１】
この問題点の解決法は長い間模索されているが、当業者はその解決法を長い間達成していない。
【課題を解決するための手段】
【００１２】
本発明は、メモリワードラインハードマスク延長部分を用いることによる集積回路の製造方法を提供する。電荷トラップ誘電体層は、半導体基板の上に堆積される。第１及び第２のビットラインは、半導体基板に形成される。ワードライン層は電荷トラップ誘電体層の上に堆積され、ハードマスク層はワードライン層の上に堆積される。フォトレジスト層は、ハードマスク層の上に堆積され、パターニングされたフォトレジスト層を形成するために処理される。ハードマスク層は、パターニングされたハードマスク層を形成するためにパターニングされたフォトレジスト層を用いて処理される。パターニングされたフォトレジストは除去される。ハードマスク延長部分層はワードライン層の上に堆積され、ハードマスク延長部分層はハードマスク延長部分を形成するために処理される。ワードライン層は、ワードラインを形成するためにハードマスク及びハードマスク延長部分を用いて処理される。このことは、ワードラインの幅及び空間を狭く制御することを可能にし、ワードライン間の空間の大きさを簡単に小さくすることができる。ハードマスク及びハードマスク延長部分はその後除去される。
【００１３】
本発明の上記の効果及びその他の効果は、添付図面と併せて以下の詳細な説明を読むことにより当業者にとって明白になるであろう。
【発明を実施するための最良の形態】
【００１４】
図１（従来技術）を参照すると、一般に、一つ以上の高密度コア領域及び一つ以上の低密度周辺部が形成された半導体基板１０２を含む、MirrorBit（登録商標）フラッシュＥＥＰＲＯＭ１００の平面図が示されている。高密度コア領域は、典型的に、個別にアドレス指定可能であり、実質的に同一のMirrorBitフラッシュメモリセルである一つ以上のＭ×Ｎ型コア１０４を含む。低密度周辺部は、典型的に、個々のメモリセルを選択的にアドレス指定する入力／出力（Ｉ／Ｏ）回路及びプログラミング回路を含む。プログラミング回路は、一つ以上のＸデコーダ１０８及びＹデコーダ１１０によって部分的に表され、この一つ以上のＸデコーダ１０８及びＹデコーダ１１０を含み、Ｘデコーダ１０８及びＹデコーダ１１０は、Ｉ／Ｏ回路１０６と協働して、例えば、書き込み、読み出し、消去及びこのような動作を実行するために必要な電圧の取り出しのようなメモリセル上で指定された動作を実行するため、選択されアドレス指定されたメモリセルのソース、ゲート及びドレインを所定の電圧又はインピーダンスに接続する。
【００１５】
本明細書では、用語「水平」は、姿勢とは無関係に半導体基板１０２のそれまでの平面又は表面に平行な面として定義される。用語「垂直」は定義済の水平に直交する方向を表す。「〜と接触して」、「〜より上」、「〜より下」、「〜より高い」、「〜より低い」、「〜の上」、「〜の下」、「〜の側」、及び、「〜の傍ら」のような用語は、これらの水平面及び垂直面に対して定義される。ここで使用される用語「処理された」は、半導体材料の堆積又は成長、マスキング、パターニング、フォトリソグラフィー、エッチング、埋め込み、除去、及び／又は、剥離のうちの一つ以上を包含するように定義される。
【００１６】
次に、図２（従来技術）を参照すると、図１（従来技術）の一方のＭ×Ｎ型アレイコア１０４の一部分の回路図が示されている。この回路図には、メモリセル２０１乃至２０４を含み、一体として８ビットワードを形成することができる一連のメモリセル２００が示されている。メモリセル２０１乃至２０４のそれぞれは、制御ゲートとして機能するワードライン２０６に接続される。メモリセル２０１乃至２０４のそれぞれは２本のビットラインが関連付けられ、殆どのメモリセルは共通ビットラインを有する。メモリセル２０１はビットライン２０８及び２０９が関連付けられ、メモリセル２０２はビットライン２０９及び２１０が関連付けられ、メモリセル２０３はビットライン２１０及び２１１が関連付けられ、メモリセル２０４はビットライン２１１及び２１２が関連付けられる。
【００１７】
ワードライン上の信号、及び、メモリセル内のビットラインの電気的ソース又はドレインへの接続に応じて、メモリセル２０１乃至２０４は、ロケーション２１５乃至２２２でビットを書き込み、読み出し、及び、消去することが可能である。例えば、ロケーション２１５におけるビットの制御は、ドレインのビットライン２０８への接続とソースのビットライン２０９への接続とにより達成される。同様に、ロケーション２１６におけるビットの制御は、ドレインのビットライン２０９への接続とソースのビットライン２０８への接続とにより達成される。隣接したメモリセルは共通ビットラインを共有するが、メモリセルは同時に一つずつプログラムされ、唯一のメモリセルがプログラミング中のある時点で使える状態にあるので、隣接したメモリセルは相互に妨害しない。
【００１８】
図３（従来技術）を参照すると、図１（従来技術）の一つのＭ×Ｎ型アレイコア１０４の一部分の平面図が示されている。半導体基板１０２は、平行に、かつ、複数の埋め込み型ビットライン３０４に対して直角に延びる複数の形成されたワードライン３０２と平行に延びる、複数の埋め込み型ビットライン３０４を有する。ワードライン３０２及びビットライン３０４は、図１（従来技術）のＸデコーダ１０８及びＹデコーダ１１０によって部分的に表されたプログラミング回路への接点及び相互接続部（図示せず）を有する。
【００１９】
次に、図４（従来技術）を参照すると、図３（従来技術）のライン４−４による典型的なMirrorBitフラッシュメモリセル、例えば、メモリセル４００の断面斜視図が示されている。半導体基板１０２は、ｐ型ドープシリコン基板であり、ホウ素のようなｐ型材料のスレッショルド・アジャストメント・インプラント４０２を含む。スレッショルド・アジャストメント・インプラント４０２は、半導体基板１０２自体よりも高濃度ドープされた領域を与える。
【００２０】
電荷トラップ誘電体層４０４は半導体基板１０２の上に堆積される。電荷トラップ誘電体層４０４は、一般に、第１の絶縁層４０６、電荷トラップ層４０８、及び第２の絶縁層４１０の３つの別個の層で構成することができる。第１及び第２の絶縁層４０６及び４１０は二酸化シリコン（ＳｉＯ2）のような酸化物誘電体で作られ、電荷トラップ層４０８は窒化珪素（ＳｉxＮy）のような窒化物誘電体で作られる。この酸化物−窒化物−酸化物の構造は、屡々、便宜的に「ＯＮＯ層」として称される。
【００２１】
図３（従来技術）のビットライン３０４は、第１及び第２の導電ビットライン４１２及び４１４によって表されるように、半導体基板１０２の電荷トラップ誘電体層４０４の下に埋め込まれる。それらは、典型的に、ヒ素のような埋め込まれたｎ型材料で作られ、一部の実施例では酸化物部分（図示せず）を含む。第１及び第２の導電ビットライン４１２及び４１４は間隔を介して離され、スレッショルド・アジャストメント・インプラント４０２と一体となってそれらの間に容積部、すなわち、チャンネル４１６を画成する。
【００２２】
ポリシリコンのような材料は、電荷トラップ誘電体層４０４の上に堆積され、パターニングされ、エッチングされ、剥離され、その結果として、ワードライン４１８が得られる。ワードライン４１８は、図３（従来技術）におけるワードライン３０２の一つである。
【００２３】
製造の各ステップの実施は処理ステップを伴うことに注意する必要がある。
【００２４】
ロケーション４２０乃至４２２はビットをメモリセル４００に記憶できる場所を示し、ロケーション４２４及び４２６は隣接したロケーションであり、メモリセル４００とは独立している。
【００２５】
簡単に上述したように、MirrorBit構造に関する主な問題点は、MirrorBit構造全体の大きさを縮小させる場合において、狭い間隔で配置されたワードラインを形成することと、そのワードラインを形成するために用いられるプロセスと両立できる材料の利用とにある。
【００２６】
図５を参照すると、図３（従来技術）のライン５−５による断面図に類似した部分的に処理されたメモリセルの断面図が示されている。ｐ型シリコン基板５０１は、ｐ型スレッショルド・アジャストメント・インプラント５０２が埋め込まれ、若しくは、処理されている。
【００２７】
電荷トラップ誘電体層５０４は、シリコン基板５０１の上に堆積される。電荷トラップ誘電体層５０４は、一般的に、３つの別々の層、すなわち、第１の絶縁層５０６、電荷トラップ層５０８及び第２の絶縁層５１０から構成することができる。第１及び第２の絶縁層５０６及び５１０は、二酸化珪素（ＳｉＯ２）または酸窒化珪素（ＳｉＯＮ）のような酸化物誘電体から構成され、電荷トラップ層５０８はシリコン窒化物（ＳｉxＮy）のような窒化物誘電体から構成され、ＯＮＯ層が形成される。なお、本発明は、特定の誘電体材料又は電荷トラップ材料に限定されないことに注意する必要がある。
【００２８】
第１のｎ型ビットライン５１２によって表されるようなビットラインは、シリコン基板５０１の電荷トラップ誘電体層５０４の下に埋め込まれ、ポリシリコンのようなワードライン層５１５は、電荷トラップ誘電体層５０４の上に堆積される。再度、本発明は特定のビットライン材料又はゲート材料に限定されないことに注意する必要がある。例えば、ＮＰＮ構造が図示されているが、構造はＰＮＰ型でも構わない。
【００２９】
ハードマスク層５１６は、ワードライン層５１５の上に堆積される。自由選択的なＡＲＣ層５１７はハードマスク層５１６の上に堆積され、フォトレジスト層５１８はＡＲＣ層５１７の上に堆積される。さらに、フォトレジスト層５１８及びＡＲＣ層５１７層の両方とも処理が施され（例えば、堆積され、マスキングされ、パターニングされ、露光され、エッチングされる）、ハードマスク層５１６に処理を施すための結合フォトマスク５２０となる。ハードマスク層５１６は処理されない。
【００３０】
図６を参照すると、パターニングされたハードマスク層５１９が形成され、結合フォトマスク５２０が除去された後の図５の構造体が示されている。パターニングされたＡＲＣ層５１７は、この時点で取り除いてもよいし、図に示すようにパターニングされたハードマスク層５１９上に残されていてもよい。パターニングされたハードマスク層５１９は空間５２１〜５２３を有し、図７の構造体を製作するために使用される。
【００３１】
図７を参照すると、ハードマスク延長部分層５２４の堆積後における図６の構造体が示されている。ハードマスク延長部分層５２４は、堆積した酸化物のように、高温酸化物又は不純物無添加酸化物であることの結果として高密度を有する堆積された無機材料を用いてもよいことがわかる。高温酸化物は、約７５０℃〜約８００℃において堆積された酸化物である。また、不純物無添加酸化物は、物理化学蒸着（ＰＣＶＤ）により堆積された酸化物である。酸化物が用いられるのは、適合しやすいからであり、後述するハードマスク延長部分の形成の際に除去しやすくするために一般的に窒化物からなるＡＲＣ層を酸化する傾向にあるからである。
【００３２】
図８を参照すると、等方性エッチとこれに続く異方性エッチを用いた処理を施した後の図７の構造体が示されている。
【００３３】
等方性エッチは、ハードマスク延長部分層５２４からワードライン層５１５の頂部にかけてエッチングすることによりハードマスク延長部分５２４Ａ〜５２４Ｄを形成するために用いられる。上述した等方性エッチはパターニングされたハードマスク層５１９上に残存するＡＲＣ層５１７を除去する。このことは、後のパターニングされたハードマスク層５１９の除去をより簡単にする。
【００３４】
パターニングされたハードマスク層５１９及びハードマスク延長部分５２４Ａ〜５２４Ｄは、ワードラインスペース５３０〜５３２を有するワードライン５２５〜５２８を形成するための異方性プロセスに用いられる。
【００３５】
ワードラインスペース５３０〜５３２は、従来のメモリデバイスにおけるワードラインスペースより小さく、ワードライン５２５〜５２８をよりせまい間隔で配置させることを可能にする。したがって、ワードラインの幅及び間隔は、非常に小さく制御することが可能である。ワードラインスペース５３０〜５３２は、約７０ｎｍ以下にまで簡単に小さくすることができる。
【００３６】
図９を参照すると、パターニングされたハードマスク層５１９及びハードマスク延長部分５２４Ａ〜５２４Ｄを除去した後における図８の構造体が示されている。図１のフラッシュＥＥＰＲＯＭ１００の周辺部分に必要であることから、無機スペーサ層５３４が堆積される。
【００３７】
図１０を参照すると、ワードライン５２５〜５２８のそれぞれの周囲のワードラインスペーサ５３５〜５３８を形成するためにスペーサ層５３４をエッチングした後の図９の構造体が示されている。ワードラインスペーサ５３５〜５３８が形成されていなければ、コア全体の付加的なマスキングステップ又はビットラインへの接近手段を得るための付加的な処理ステップが必要になる。
【００３８】
図１１を参照すると、半導体基板を準備するステップ６０２と、スレッショルド・アジャストメント・インプラントを埋め込むステップ６０４と、電荷トラップ誘電体層を堆積するステップ６０６と、ビットラインを埋め込むステップ６０８と、ワードライン層を堆積するステップ６１０と、ハードマスク層を堆積するステップ６１２と、ＡＲＣ層及びフォトレジスト層を堆積するステップ６１４と、フォトマスクを形成するステップ６１６と、ハードマスクを形成するステップ６１８と、フォトレジスト層を除去するステップ６２０と、ハードマスク延長部分を堆積するステップ６２２と、ハードマスク延長部分を形成するステップ６２４と、ＡＲＣ層を除去してワードラインを形成するステップ６２６と、ハードマスク層及びハードマスク延長部分を除去するステップ６２８と、サリサイドを成長させるステップ６３０と、スペーサを形成するステップ６３２と、を含む本発明の簡略化されたプロセスチャートが示されている。このフローチャートへの種々の代替シーケンス、付加、及び、削除は、本明細書の詳細を読むことにより当業者にとって明らかであろう。
【００３９】
この方法の多様な実施は種々の電子装置で使用され、特に、デュアルビットメモリセルアーキテクチャは本発明の一つ以上の特徴によって実現される。特に、本発明は、デュアルビットセルの両方のビットがデータ又は情報記憶のため使用されるメモリ装置に適用可能である。
【００４０】
本発明は特定の最良の形態に関して説明されているが、多様な代替、変更、及び変形が以上の説明を考慮して当業者に明白になることを理解すべきである。したがって、請求項に記載された事項の精神及び範囲に含まれるこのようなすべての代替、変更、及び変形を包含することが意図されている。ここまでに記載され、或いは、添付図面に表されたすべての事項は、実例であり、非限定的な意味で解釈されるべきである。
【図面の簡単な説明】
【００４１】
【図１】従来のMirrorBitフラッシュＥＥＰＲＯＭの平面図（従来技術）である。
【図２】図１（従来技術）の一方のＭ×Ｎ型アレイコアの一部分の回路略図（従来技術）である。
【図３】図１（従来技術）の一方のＭ×Ｎ型アレイコア１０４の一部分の回路略図（従来技術）である。
【図４】図３（従来技術）のライン４−４による典型的なMirrorBitフラッシュメモリセルの断面斜視図（従来技術）である。
【図５】製造方法の中間工程における図３（従来技術）のライン５−５による断面図に類似する部分的に処理されたメモリセルの断面図である。
【図６】ハードマスクを形成する中間工程における図５の構造体の断面図である。
【図７】延長部分層が堆積される中間工程における図６の構造体の断面図である。
【図８】ハードマスク延長部分が形成されワードラインがエッチングされる中間工程における図７の構造体の断面図である。
【図９】ハードマスク及びハードマスクされた延長部分が除去されスペーサ層が堆積される中間工程における図８の構造体の断面図である。
【図１０】ワードラインスペーサが形成される中間工程における図９の構造体の断面図である。
【図１１】本発明の簡単化されたプロセスチャートを示す図である。
【図１】
2005522029.tif 000003
【図２】
2005522029.tif 000004
【図３】
2005522029.tif 000005
【図４】
2005522029.tif 000006
【図５】
2005522029.tif 000007
【図６】
2005522029.tif 000008
【図７】
2005522029.tif 000009
【図８】
2005522029.tif 000010
【図９】
2005522029.tif 000011
【図１０】
2005522029.tif 000012
【図１１】
2005522029.tif 000013
【手続補正書】
【提出日】平成16年3月30日(2004.3.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板（５０１）の上に電荷トラップ誘電体材料（５０４）を堆積するステップと、
半導体基板（５０１）に第１及び第２のビットライン（５１２）を形成するステップと、
電荷トラップ誘電体材料（５０４）の上にワードライン材料（５１５）を堆積するステップと、
ワードライン材料（５１５）の上にハードマスク材料（５１６）を堆積するステップと、
ハードマスク材料（５１６）の上にフォトレジスト材料（５１８）を堆積するステップと、
パターニングされたフォトレジスト材料（５１８）を形成するためにフォトレジスト材料（５１８）を処理するステップと、
パターニングされたハードマスク材料（５１９）を形成するために、パターニングされたフォトレジスト材料（５１８）を用いてハードマスク材料（５１６）を処理するステップと、
パターニングされたフォトレジスト材料（５１８）を除去するステップと、
ハードマスク延長部分材料（５２４）を堆積するステップと、
ハードマスク延長部分（５２４）を形成するためにハードマスク延長部分材料（５２４）を処理するステップと、
ワードライン（５２５）を形成するために、パターニングされたハードマスク材料（５１９）及びハードマスク延長部分（５２４）を用いてワードライン材料（５１５）を処理するステップと、
パターニングされたハードマスク材料（５１９）及びハードマスク延長部分（５２４）を除去するステップとを含む集積回路の製造方法。
【請求項２】
ハードマスク延長部分材料（５２４）を堆積するステップは、高密度酸化物を堆積する、請求項１記載の集積回路の製造方法。
【請求項３】
ハードマスク延長部分材料（５２４）を堆積するステップは、高温酸化物及び不純物無添加酸化物からなる群から選択された酸化物を堆積する、請求項１記載の集積回路の製造方法。
【請求項４】
ハードマスク延長部分材料（５２４）を処理するステップは、ワードラインスペース（５３０）を約７０ｎｍ以下に引き下げるためにハードマスク延長部分（５２４）を形成する、請求項１記載の集積回路の製造方法。
【請求項５】
ハードマスク延長部分材料（５２４）を堆積するステップは、パターニングされたハードマスク材料（５１９）又は電荷トラップ誘電体材料（５０４）を傷つけることなく等方的にエッチングできる材料を堆積する、請求項１記載の集積回路の製造方法。
【請求項６】
ハードマスク材料（５１５）上に反射防止コーティング材料（５１７）を堆積するステップと、パターニングされたフォトレジスト材料（５１８）を除去した後に反射防止コーティング材料（５１７）を除去するステップとを含む、請求項１記載の集積回路の製造方法。
【請求項７】
ハードマスク材料（５１６）上に反射防止コーティング材料（５１７）を堆積するステップを含み、
反射防止コーティング材料（５１７）は、窒素を含み、
反射防止コーティング材料（５１７）を除去するステップを含む、請求項１記載の集積回路の製造方法。
【請求項８】
ワードラインスペーサ材料（５３４）を堆積するステップと、
ワードライン（５２５）の周囲にワードラインスペーサ（５３５）を形成するステップと、
ワードライン（５２５）上にサリサイド材料（５４０）を成長させるステップとを含む、請求項１記載の集積回路の製造方法。
【請求項９】
半導体基板（５０１）にスレッショルド・アジャストメント・インプラント（５０２）を埋め込むステップを含む、請求項１記載の集積回路の製造方法。
【請求項１０】
電荷トラップ誘電体材料（５０４）は、
第１の誘電体材料（５０６）と、
第１の誘電体材料（５０６）の上の電荷トラップ材料（５０８）と、
電荷トラップ誘電体材料（５０４）の上の第２の誘電体材料（５１０）とから構成される、請求項１記載の集積回路の製造方法。
【国際調査報告】
2005522029.tif 000014
2005522029.tif 000015