(57)【要約】トランジスタは、ゲート（２７０）の近くでありかつソース（２５０）とドレイン（２６０）との間の電気経路内に配置された半導体チャネル（２２０）を含み、チャネルとソースまたは当該ドレインの少なくとも一方とは、チャネル−界面層−ソース／ドレイン接合を形成するように界面層（２３０、２４０）によって分離されており、この接合の近くの領域内では半導体チャネルのフェルミ準位がピン止め解除されかつこの接合が約１０００Ω−μｍ2未満の固有接触抵抗を有している。界面層は、チャネルの半導体の窒化物やフッ化物、酸化物、酸窒化物、水素化物、および／またはヒ化物などのパッシブ材料を含むことができる。場合によっては界面層は、本質的に、チャネルの半導体のフェルミ準位をピン止め解除するよう構成された単層、あるいは表面の化学的安定性が実現されるように半導体チャネルのすべてのまたは十分な数のダングリング・ボンドを終結させるのに十分な量のパッシブ材料からなる。また界面層は、パッシブ材料とは異なる材料の分離層を含んでもよい。分離層は、これを使用する場合、半導体チャネルの金属誘起ギャップ状態の影響を低減させるのに十分な厚さを有する。
2005536047.tif 000002
【特許請求の範囲】
【請求項１】
（ｉ）チャネル内のコンダクタンスを制御するよう構成されたゲートの近くおよび（ii）少なくとも一方が金属で作製されているソースとドレインとの間の電気経路内に配置された半導体チャネルを含むトランジスタであって、当該チャネルと、金属で作製されている当該ソースおよび／または当該ドレインのどちらかとが、チャネル−界面層−ソース／ドレイン接合を形成するように界面層によって分離されており、当該接合の近くの領域内では半導体チャネルのフェルミ準位がピン止め解除されかつ当該接合が約１０００Ω−μｍ2未満の固有接触抵抗を有するものであるトランジスタ。
【請求項２】
前記半導体チャネルが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＧｅＣ、またはＳｉＣの１つで作製される請求項１に記載のトランジスタ。
【請求項３】
前記金属が、純粋な金属、合金、または高融点金属の１つを含む請求項１に記載のトランジスタ。
【請求項４】
前記金属がアルミニウムを含む請求項１に記載のトランジスタ。
【請求項５】
前記固有接触抵抗が約１００Ω−μｍ2以下である請求項１に記載のトランジスタ。
【請求項６】
前記固有接触抵抗が約５０Ω−μｍ2以下である請求項１に記載のトランジスタ。
【請求項７】
前記固有接触抵抗が約１０Ω−μｍ2以下である請求項１に記載のトランジスタ。
【請求項８】
前記固有接触抵抗が約１Ω−μｍ2以下である請求項１に記載のトランジスタ。
【請求項９】
前記界面層がパッシブ材料を含む請求項１に記載のトランジスタ。
【請求項１０】
前記パッシブ材料が、前記チャネルの半導体の窒化物、前記チャネルの半導体のフッ化物、前記チャネルの半導体の酸化物、前記チャネルの半導体の酸窒化物、前記チャネルの半導体の水素化物、および／または前記チャネルの半導体のヒ化物の１つまたは複数を含む請求項９に記載のトランジスタ。
【請求項１１】
半導体チャネル表面の化学的安定性が実現されるよう、前記界面層が、本質的に当該半導体チャネル表面の十分なダングリング・ボンドを終結させるのに十分な量のパッシブ材料からなる請求項１０に記載のトランジスタ。
【請求項１２】
前記界面層が、本質的に、前記チャネルの半導体のフェルミ準位をピン止め解除するよう構成された単層からなる請求項１０に記載のトランジスタ。
【請求項１３】
前記界面層が、前記半導体チャネルの金属誘起ギャップ状態の影響を低減させるのに十分な厚さを有する請求項１２に記載のトランジスタ。
【請求項１４】
前記界面層が分離層をさらに含む請求項９に記載のトランジスタ。
【請求項１５】
前記分離層が、前記半導体チャネルの金属誘起ギャップ状態の影響を低減させるのに十分な厚さを有する請求項１４に記載のトランジスタ。
【請求項１６】
前記半導体チャネルが誘電体によってゲートから分離される請求項１に記載のトランジスタ。
【請求項１７】
トランジスタの半導体チャネルの１つまたは複数の面に界面層を形成するステップと、
チャネル−界面層−ソース／ドレイン接合が生成されるよう、当該半導体チャネルとは反対側の当該界面層の１つまたは複数の面にトランジスタ用のソースまたはドレイン端子を形成するステップであって、当該接合の近くの領域では当該半導体チャネルのフェルミ準位がピン止め解除され、かつ当該接合が約１０００Ω−μｍ2未満の固有接触抵抗を有するものであるステップと
を含む方法。
【請求項１８】
前記半導体チャネルが、少なくとも一部では前記半導体チャネルの上方に形成されたゲート構造により生成されたマスクによって保護されていない半導体基板の一部を除去することによって形成される請求項１７に記載の方法。
【請求項１９】
前記固有接触抵抗が約１００Ω−μｍ2以下である請求項１７に記載の方法。
【請求項２０】
前記固有接触抵抗が約５０Ω−μｍ2以下である請求項１７に記載の方法。
【請求項２１】
前記固有接触抵抗が約１０Ω−μｍ2以下である請求項１７に記載の方法。
【請求項２２】
前記固有接触抵抗が約１Ω−μｍ2以下である請求項１７に記載の方法。
【請求項２３】
前記半導体チャネルが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＧｅＣ、またはＳｉＣの１つで作製される請求項１７に記載の方法。
【請求項２４】
前記ゲートが、前記半導体チャネル全面に配置された酸化物層上に形成される請求項２３に記載の方法。
【請求項２５】
前記酸化物層が、前記ゲートと前記半導体チャネルとの間に容量結合のみもたらすのに足りる十分な厚さの誘電体層を含む請求項２４に記載の方法。
【請求項２６】
前記酸化物層が、前記基板を酸化することによって前記半導体基板全面に形成される請求項２４に記載の方法。
【請求項２７】
前記酸化物層上に金属層を堆積し、当該堆積した金属層の一部をリソグラフィ露光に基づき除去することによって、前記ゲートを前記酸化物層上に形成する請求項２６に記載の方法。
【請求項２８】
前記半導体基板上にシード層材料を異方的に堆積することによって生成された第２の層から、前記ソースまたはドレイン端子を形成する請求項２５に記載の方法。
【請求項２９】
前記界面層を、少なくともパッシブ材料の単層と前記半導体チャネルとを共有結合させることによって形成する請求項２７に記載の方法。
【請求項３０】
前記パッシブ材料が、前記半導体チャネルの窒化物、前記半導体チャネルのフッ化物、前記半導体チャネルの酸化物、前記半導体チャネルの酸窒化物、前記半導体チャネルの水素化物、および／または前記半導体チャネルのヒ化物の１つまたは複数を含む請求項２９に記載の方法。
【請求項３１】
前記界面層が、前記パッシブ材料とは異なる材料を含んだ分離層を含む請求項２９に記載の方法。
【請求項３２】
前記分離層を作製する材料が前記半導体チャネルの酸化物を含む請求項３１に記載の方法。
【請求項３３】
前記界面層が、前記半導体チャネルの１つまたは複数の面の化学的安定性が実現されるように、当該半導体チャネルの１つまたは複数の面のすべてまたは十分な数のダングリング・ボンドを終結させるのに十分な量のパッシブ材料を含む請求項１７に記載の方法。
【請求項３４】
ゲートの近くでありかつ少なくとも一方が金属で作製されるソースとドレインとの間の電気経路内に配置された半導体チャネルを有するトランジスタであって、当該チャネルと、金属で作製されている当該ソースおよび／または当該ドレインのどちらかとが、チャネル−界面層−ソース／ドレイン接合を形成するように界面層によって分離されており、当該接合の近くの領域内では半導体チャネルのフェルミ準位がピン止め解除されかつ当該接合が約１０００Ω−μｍ2未満の固有接触抵抗を有するトランジスタに結合された回路を含む電気システム。
【請求項３５】
前記半導体チャネルが誘電体によって前記ゲートから分離している請求項３４に記載の電気システム。
【請求項３６】
前記固有接触抵抗が約１００Ω−μｍ2以下である請求項３５に記載の電気システム。
【請求項３７】
前記固有接触抵抗が約５０Ω−μｍ2以下である請求項３５に記載の電気システム。
【請求項３８】
前記固有接触抵抗が約１０Ω−μｍ2以下である請求項３５に記載の電気システム。
【請求項３９】
前記固有接触抵抗が約１Ω−μｍ2以下である請求項３５に記載の電気システム。
【請求項４０】
前記半導体チャネルが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＧｅＣ、またはＳｉＣの１つで作製される請求項３５に記載の電気システム。
【請求項４１】
前記界面層がパッシブ材料を含む請求項３５に記載の電気システム。
【請求項４２】
前記界面層が、前記パッシブ材料とは異なる材料を含んだ分離層を含む請求項４１に記載の電気システム。
【請求項４３】
前記界面層が、前記半導体チャネルの金属誘起ギャップ状態の影響を低減させるのに十分な厚さを有する請求項４１に記載の電気システム。
【請求項４４】
前記界面層が、前記接合の近くの領域で前記半導体チャネルの表面の化学的安定性を実現するために、前記半導体チャネルのすべてのまたは十分な数のダングリング・ボンドを終結させるのに十分な量のパッシブ材料を含む請求項４１に記載の電気システム。
【請求項４５】
不活性材料の量が単層を構成する請求項４４に記載の電気システム。
【発明の詳細な説明】
【関連出願】
【０００１】
（関連出願）
本願は、２００２年８月１２日に出願されかつ本願と同じ譲受人に譲受された、Ｄａｎｉｅｌ  ＧｒｕｐｐおよびＤａｎｉｅｌ  Ｊ．Ｃｏｎｎｅｌｌｙによる「Ｍｅｔｈｏｄ  ｆｏｒ  Ｄｅｐｉｎｎｉｎｇ  ｔｈｅ  Ｆｅｒｍｉ  Ｌｅｖｅｌ  ｏｆ  ａ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ａｔ  ａｎ  Ｅｌｅｃｔｒｉｃａｌ  Ｊｕｎｃｔｉｏｎ  ａｎｄ  Ｄｅｖｉｃｅｓ  Ｉｎｃｏｒｐｏｒａｔｉｎｇ  Ｓｕｃｈ  Ｊｕｎｃｔｉｏｎｓ」という名称の、同時継続の米国特許出願第１０／２１７７５８号の一部継続出願である。本特許出願は、その全体を参照により本明細書に援用する。
【技術分野】
【０００２】
本発明は、一般に、固体のスイッチング・デバイスおよび増幅デバイスに関する。より詳細には、本発明は、ソースからチャネルまでおよび／またはチャネルからドレインまでパッシブト金属−半導体接合を有し、その領域ではチャネルを含む半導体のフェルミ準位がピン止め解除(depinned)されるトランジスタに関する。
【背景技術】
【０００３】
現代のデバイスで使用される最も基本的な電気接合の１つは、金属−半導体接合である。これらの接合では、金属（アルミニウムなど）を半導体（ケイ素など）に接触させる。これは、本質的に整流可能なデバイス（ダイオード）を形成し、すなわちその接合は、電流を他の方向よりも１つの方向に有利に伝え易くなる。その他の場合では、使用される材料に応じて、接合部の性質をオーム性にすることができる（すなわち接点は、電流が流れる方向に関わらず無視し得る抵抗を有するものでよい）。ダイオードの他に、そのような金属−半導体接合は、ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）として知られる種類のトランジスタ内にあるソース／ドレイン−チャネル界面にも存在する。
【０００４】
上記引用した特許出願で説明されるように、金属−半導体の接点には、いわゆるショットキー障壁が存在する。従来の金属−半導体接合部にあるショットキー障壁は、外因性および真性の表面状態に起因した半導体のフェルミ準位のピン止めを特徴とする。外因性の状態は、界面の結晶構造の欠陥から生ずると考えられる。真性の状態は、金属内の電子が半導体のバンドギャップ内に量子力学的に侵入することから生ずる。これらのいわゆる金属誘起ギャップ状態（ＭＩＧＳ）は、そのような物理学的性質を説明する際に、根本的に重要なものである。Ｊ．Ｔｅｒｓｏｆｆ、「Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｈｅｉｇｈｔｓ  ａｎｄ  ｔｈｅ  Ｃｏｎｔｉｎｕｕｍ  ｏｆ  Ｇａｐ  Ｓｔａｔｅｓ」、Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．５２（６）、１９８４年２月６日を参照されたい。
【０００５】
金属−半導体界面でのショットキー障壁の高さは、接合部の電気的性質を決定する。そのため、金属−半導体接合の障壁高さを制御しまたは調節することが可能であるなら、所望の特徴をもつ電気デバイスを製造することができる。障壁高さを調整するには、半導体のフェルミ準位をピン止め解除しなければならない。上記引用した特許出願で詳細に論じられるように、本発明者等は、金属と半導体との間に依然として十分な電流を流すことが可能なデバイスにおいて、この目標を達成した。以下に、本発明者等は、この技術のＭＯＳＦＥＴデバイスへの適用を提示する。
【０００６】
ショットキー接合を組み込んだＭＯＳＦＥＴは、長くしかも実りのない歴史を持つ。１９６６年に、ＬｅｐｓｅｌｔｅｒおよびＫａｈｎｇはショットキー・ダイオードについて調査をした。その年に、彼らは、ＰｔＳｉ／Ｓｉ界面を備えるデバイスを対象とした米国特許第３２９０１２７号を受けた。ケイ化物を使用することは、以前の金属／Ｓｉ接点よりも優れた改善点であることがわかった。このダイオードは、再現可能でありかつ安定であったが、それは一部には、当時本発明者等が述べたように界面が封止されたためであった。ケイ化物は、外因性の表面状態（欠陥）を減少させることもできる。残りのピン止めは、ほとんどが真性の表面状態（ＭＩＧＳ）に起因するものと考えられるが、これは当時理解されなかった。その後間もなく、ＬｅｐｓｅｌｔｅｒおよびＳｚｅはショットキー障壁をＭＯＥＦＥＴに組み込んだ（Ｍ．Ｐ．ＬｅｐｓｅｌｔｅｒおよびＳ．Ｍ．Ｓｚｅ、「ＳＢ−ＩＧＦＥＴ：Ａｎ  ｉｎｓｕｌａｔｅｄ−ｇａｔｅｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｅｒ  ｕｓｉｎｇ  Ｓｃｈｏｔｔｋｙ  ｂａｒｒｉｅｒ  ｃｏｎｔａｃｔｓ  ａｓ  ｓｏｕｒｃｅ  ａｎｄ  ｄｒａｉｎ」、Ｐｒｏｃ．ＩＥＥＥ  ５６、１０８８（１９６８）参照）。Ｌｅｐｓｅｌｔｅｒの米国特許第３５９０４７１号は、ショットキー障壁の組込みについて論じているが、チャネルは依然として、打込み領域によって本質的に分離されたままであった。ショットキー障壁により分離されたチャネルに関する第１の特許（米国特許第３７０８３６０号）は、１９７３年にＷａｋｅｆｉｅｌｄおよびＣｕｎｎｉｎｇｈａｍに発行された。このデバイスも、ケイ化物による接合を利用した。
【０００７】
米国特許第４３００１５２号では、Ｌｅｐｓｅｌｔｅｒがショットキー障壁ＭＯＳＦＥＴについて述べている。ソース−基板領域のｐｎ接合を排除することによって、Ｌｅｐｓｅｌｔｅｒは、ラッチアップを引き起こす寄生ｐｎｐｎ構造を排除できることを示した。しかし提案されたデバイスは、依然としてソースおよびドレインの金属にＰｔＳｉを利用していた。
【０００８】
Ｌｅｐｓｅｌｔｅｒの初期の研究の延長が、Ｋｏｅｎｅｋｅ他の米国特許第４４８５５５０号に見出される。これらのデバイスでは、ソース金属を超えて延びるように余分な打込みを加える。これは、現代のＣＭＯＳハロー・インプラントに類似している。余分な打込みにより、チャネル・エッジがゲートの下に来るので、トランジスタの駆動電流量が向上する。このデバイスにおけるチャネルの分離はｐｎ接合からであり、ＰｔＳｉソース金属からではない。ゲートの下にソースをもって来る試みは、エッチングによってソース／ドレイン・コンタクトをリセス形成することにより調査した（Ｃ．Ｊ．Ｋｏｅｎｅｋｅ他、「Ｓｃｈｏｔｔｋｙ  ＭＯＳＦＥＴ  ｆｏｒ  ＶＬＳＩ」、ＩＥＤＭ、３６７（１９８１）参照）。しかし側壁スペーサは、依然として制限要因であった。これは、米国特許第６３０３４７９号に記載されるようにＳｎｙｄｅｒによって改善されたものであるが、この特許は、水平プロフィルの制御とは無関係に垂直ドーピング・プロフィルを制御できることも開示している。コンタクトは、やはりＰｔＳｉで作製された。
【０００９】
Ｃｈａｎ他の米国特許第６０９６５９０号は、ＰｔＳｉ／Ｓｉ接合がリセス形成されていないデバイスについて述べている。これにより、チャネル・エッジでのゲートの結合の減少から不十分な閾値下勾配が得られる。この特許に提示される測定値には、ショットキー障壁が高すぎることを示す指数関数的なターンオンが見られる。さらに、ゲート−ソース容量が高くなる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
最近、ソース／ドレインとチャネルとの間に金属−半導体接合を有するＭＯＳＦＥＴデバイス、すなわちチャネル長が５０ｎｍ未満であり、ソース／ドレイン金属としてＰｔＳｉ2（例えばＣ．Ｗａｎｇ他、「Ｓｕｂ−４０ｎｍ  ＰｔＳｉ  Ｓｃｈｏｔｔｋｙ  ｓｏｕｒｃｅ／ｄｒａｉｎ  ｍｅｔａｌ−ｏｘｉｄｅ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒｓ」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７４、１１７４（１９９９）；およびＡ．Ｉｔｏｈ他、「Ａ  ２５−ｎｍ−ｌｏｎｇ  ｃｈａｎｎｅｌ  ｍｅｔａｌ−ｇａｔｅ  ｐ−ｔｙｐｅ  Ｓｃｈｏｔｔｋｙ  ｓｏｕｒｃｅ／ｄｒａｉｎ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ  ｏｎ  ｓｅｐａｒａｔｉｏｎ−ｂｙ−ｉｍｐｌａｎｔｅｄ−ｏｘｙｇｅｎ  ｓｕｂｓｔｒａｔｅ」、Ｊ．Ｊｐｕｒｎａｌ  Ａｐｐｌ．Ｐｈｙｓ．Ｐａｒｔ  １  ３９、４７５７（２０００）参照）、ＥｒＳｉ2（例えばＪ．Ｋｅｄｚｉｅｒｓｋｉ他、「Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｓｉｌｉｃｉｄｅ  ｓｏｕｒｃｅ／ｄｒａｉｎ  ｔｈｉｎ−ｂｏｄｙ  ＭＯＳＦＥＴｓ  ｆｏｒ  ｔｈｅ  ２０  ｎｍ  ｇａｔｅ  ｌｅｎｇｔｈ  ｒｅｇｉｍｅ」、ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ，、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  ２０００、Ｓａｎ  Ｆｒａｎｓｉｓｃｏ、ＣＡ、ｐ．００〜５７（２０００）；およびＷ．Ｓａｉｔｏｈ他、「Ａｎａｌｙｓｉｓ  ｏｆ  ｓｈｏｒｔ−ｃｈａｎｎｅｌ  Ｓｃｈｏｔｔｋｙ  ｓｏｕｒｃｅ／ｄｒａｉｎ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ  ｏｎ  ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ  ｓｕｂｓｔｒａｔｅ  ａｎｄ  ｄｅｍｏｎｓｔｒａｔｉｏｎ  ｏｆ  ｓｕｂ−５０−ｎｍ  ｎ−ｔｙｐｅ  ｄｅｖｉｃｅｓ  ｗｉｔｈ  ｍｅｔａｌ  ｇａｔｅ」、Ｊ．Ｊｏｕｒｎａｌ  Ａｐｐｌ．Ｐｈｙｓ．Ｐａｒｔ  １３８、６２２６（１９９９）参照）、およびＣｏＳｉ2（例えばＵ．Ｋ．Ｍａｔｓｕｚａｗａ他、「Ｅｎｈａｎｃｅｍｅｎｔ  ｏｆ  ｈｏｔ−ｅｌｅｃｔｒｏｎ  ｇｅｎｅｒａｔｉｏｎ  ｒａｔｅ  ｉｎ  Ｓｃｈｏｔｔｋｙ  ｓｏｕｒｃｅ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒｓ」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７６、３９９２（２０００）参照）を使用したものが実証されている。また、チャネル長１０ｎｍまでのあらゆる段階でシミュレーションが行われたが（例えばＣ．Ｋ．Ｈｕａｎｇ他、「Ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ  ｎｕｍｅｒｉｃａｌ  ｓｉｍｕｌａｔｉｏｎ  ｏｆ  Ｓｃｈｏｔｔｋｙ  ｂａｒｒｉｅｒ  ＭＯＳＦＥＴ  ｗｉｔｈ  ｃｈａｎｎｅｌ  ｌｅｎｇｔｈ  ｔｏ  １０ｎｍ」、ＩＥＥＥ  Ｔｒａｎｓ．ｏｎ  Ｅｌｅｃｔ．Ｄｅｖ．４５、８４２（１９９８）参照）、デバイスのパラメータの選択肢が乏しいので性能結果が制限され、例えばΦBが大きかった。これらデバイスのすべての性能は、チャネルに対するソースとドレインの界面でのショットキー障壁の高さが制御不可能であることによって制約を受け、特にその障壁高さを下げることができないので制約を受ける。
【００１１】
ショトキ障壁ＭＯＳＦＥＴでは、非ケイ化物純金属／Ｓｉコンタクトの実施形態がわずか２つしか開示されていないことを、本発明者等は見出した。Ｗｅｌｃｈの米国特許第５６６３５８４号は、ショットキー障壁ＭＯＳＦＥＴシステムとその製作について述べているが、「金属または金属ケイ化物」のコンタクトについて述べている。これは、制御された障壁高さを持つデバイスの政策には不適当である。すなわち、表面処理または界面誘電体について開示されていない。
【００１２】
米国特許第５８０１３９８号でのＨｅｂｉｇｕｃｈｉによる開示はおそらくより実用的であり、ディスプレイに使用されるような薄膜トランジスタの製造方法が提示されている。このデバイス（電界効果トランジスタまたはＦＥＴ）では、Ｓｉチャネルに対するソース／ドレイン・コンタクトが金属であるが（可能性あるもののリストを提示されている）、やはり表面処理については記載されていない。
【００１３】
図１は、Ｈｅｂｉｇｕｃｈｉにより論じられたＦＥＴ  １００を示す。トランジスタは、ガラス基板１１０、ゲート電極１２０、ゲート絶縁膜１３０、ドレイン電極１４０、ソース電極１５０、および半導体活性膜１６０を含む。動作中は、電圧をソース電極１５０とゲート電極１２０に印加する。ゲート電極１２０に印加される電圧によって、半導体活性膜１６０の電気特性が変化し、電流がソース電極１５０からドレイン電極１４０へと流れる。特に、ゲート電極１２０に印加される電圧は、ゲート絶縁膜１３０から短い距離しか離れていない半導体活性膜１６０内にチャネル発生領域１７０を生成し、その内部を電流が流れることができる。
【００１４】
Ｈｅｂｉｇｕｃｈｉは、半導体活性膜１６０が水素化アモルファス・シリコンであると述べており、ドドレイン、ソース電極１４０、１５０は、クロム（Ｃｒ）やアルミニウム（Ａｌ）、タンタル（Ｔａ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、またはこれらの材料のある特定の混合物などの導電性材料（金属）で形成され、半導体活性膜１６０とソース、ドレイン電極１５０、１４０との間の接合は、絶縁ショットキー障壁である。ｎ−チャネル薄膜トランジスタ用に選択される金属は、ケイ素よりも小さい仕事関数を有することに基づいて選択され、ｐ−チャネル薄膜トランジスタ用に選択される金属は、ケイ素よりも大きい仕事関数を有する。
【００１５】
Ｈｅｂｉｇｕｃｈｉが論じたトランジスタに関する著しい制約とは、ショットキー障壁高さの制御が一般に不十分であることである。周知のように、広く様々な仕事関数を有する種々の金属を使用すると、劇的に狭くなった範囲内でその高さが様々なショットキー障壁になり易い。さらにＨｅｂｉｇｕｃｈｉは、外因性表面状態の制御または減少に関して何の努力もしていない。
【００１６】
チャネルとの接合の別のタイプは、米国特許第６０３７６０５号においてＹｏｓｈｉｍｕｒａにより導入されているが、主張されている目標は、短チャネル効果を低減させることである。酸化物または窒化物を、Ｓｉのソース、ドレイン・コンタクトとＳｉチャネルとの間に堆積させる。酸化物は、チャネルから離れるほど（Ｓｉ内を低下する）厚くなり、ゲートによって制御されない電流を低下させる。酸化物の厚さは、「電荷のトンネル効果が得られるよう十分に薄く」、０．５〜２．０ｎｍであることが開示されている。これは、いくつかの方法において、例えば金属とは対照的にＳｉをソース／ドレインとして使用するなど、以下に詳細に述べる本発明とは異なっている。
【課題を解決するための手段】
【００１７】
トランジスタは、ゲートの近くに配置され（例えばそこから誘電体によって分離されている）かつソースとドレインとの間の電気経路内に配置された半導体チャネルを含み、このチャネルとソースまたはドレインの少なくとも１つとは、チャネル−界面層−ソース／ドレイン接合が形成されるように界面層によって分離されているが、この接合部では、半導体チャネルのフェルミ準位が接合部近くの領域内でピン止め解除され、かつその接合部が約１０００Ω−μｍ2未満の固有接触抵抗を有している。界面層は、チャネルの半導体の窒化物やフッ化物、酸化物、酸窒化物、水素化物および／またはヒ化物などの、パッシブ材料を含んでよい。場合によっては界面層は、本質的に、チャネルの半導体のフェルミ準位がピン止め解除されるように構成された単層、あるいは、表面の化学安定性が実現されるように、半導体チャネルのすべてのまたは十分な数のダングリング・ボンドを終結させるのに十分な量のパッシブ材料からなる。また、界面層は、パッシブ材料とは異なる材料の分離層を含んでよい。分離層を使用する場合、その厚さは、半導体チャネルの真性表面状態の影響を低減させるのに十分な厚さである。
【００１８】
本発明を、添付図面のそれぞれの図において限定ではなく例示として示すが、同様の参照番号は同様の要素を指している。
【発明を実施するための最良の形態】
【００１９】
上記引用した同時係属出願は、金属−半導体接合部でシリコン・ベースまたはゲルマニウム半導体（例えばＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、またはＧｅ）のフェルミ準位をピン止め解除するためのプロセス、ならびにそのような接合部を使用するデバイスについて述べている。その出願でさらに十分に論じられるように、半導体と金属との間には界面層が導入されている。界面層は、半導体表面をパッシブにするように（すなわち表面の化学安定性を確実にするために、通常なら半導体表面に存在する可能性のあるダングリング・ボンドを終結させる）、かつＭＩＧＳの作用を低減させるため金属から半導体を離すように機能する。
【００２０】
以下により十分に論じるように、本発明は、金属−界面層−半導体接合が形成されるよう、金属とシリコン・ベースまたはゲルマニウム半導体（例えばＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、またはＧｅ）との間に配置した薄い界面層に対して、対応する最小の固有接触抵抗が存在することを決定した。実際に、本発明によるそのような接合では、約１０００Ω−μｍ2以下、または約１００Ω−μｍ2以下、または約５０Ω−μｍ2以下、または約１０Ω−μｍ2以下、または約１Ω−μｍ2以下の最小の固有接触抵抗を実現することができる。そのような低い接触抵抗を実現するには、ｎ−型半導体の場合はその半導体の伝導帯付近の仕事関数を有する金属、またはｐ−型半導体の場合は価電子帯付近の仕事関数を有する金属を選択する。
【００２１】
そのような金属を使用することの効果（および使用する理由）は、図８を参照することによって理解される。この図には２×２の格子状にバンド図が示されている。上部の２つの図は、トンネル障壁（本発明により構成された界面層の形で）と、種々のゲート電圧下で仕事関数を半導体チャネルの伝導帯に合わせた金属ソース／ドレインとを有するｎ−型デバイスの動作を示す。ゲート・ソース間の電圧（ＶGS）が０であるとき、デバイスはＯＦＦである（すなわち電流は流れていない）ことに留意されたい。ＶGS＞０のとき、デバイスはＯＮである（すなわち電流が流れる）。下部の２つの図は、仕事関数を半導体チャネルのミッドギャップに合わせた金属ソース／ドレインを有するｎ−型デバイスの動作を示す。ＯＮ状態がＯＮ（すなわちＶGS＞０）になったとしても、バンドの曲がりが原因で電流に対する障壁が存在することに留意されたい。この結果、接触抵抗が高くなる。
【００２２】
上記引用した特許出願に記載されている界面層は、以下に論じるように、ＦＥＴのチャネルの半導体表面に関連付けて使用することができる。すなわち界面層を、絶縁ゲート電界効果トランジスタのソースとチャネルの間、チャネルとドレインの間、またはその両方に配置することができる。そのような界面層の使用について、本明細書で詳細に述べる。本発明は、使用する半導体材料および金属のタイプに応じて、ソースおよび／またはドレイン金属のフェルミ準位を半導体の伝導帯または価電子帯に合わせた（またはほぼ合わせた）、ソース−チャネルおよび／またはチャネル−ドレイン・コンタクトを提供する。
【００２３】
さらに、本発明の接合は、ソースまたはドレイン埋込みウェルへのコンタクトを作製する際に使用することができ、高ドーピング・レベル（現在では固体溶解度の限界に達している）の必要性を低下させる利点を有する。高ドーピング・プロフィルは、これまで、トンネル電流が増大するように、したがって接合抵抗が低下するように、接合空乏層を比較的薄く保つのに必要であった。しかし、低抵抗接合とするためにドーピング・プロフィルを増大させることは、徐々に困難になりつつある。本発明を使用することによって、より低いドーピング濃度で同じ抵抗レベルに到達することが可能である。さらに、より低いドーピング濃度であっても非常に低い抵抗を実現することが可能である。本発明を高ドーピング・レベルで使用する場合、抵抗はさらに低下する。
【００２４】
本発明の理解を助けるため、以下に、現時点で好ましい本発明の実施形態を特に詳細に説明する。しかし本発明は、例えば半導体、パッシブ層、および／または伝導体に関して本明細書で述べるものの代わりに周知の均等な材料を使用することによって、これらの特定の詳細の一部を含むことなく実施できることが、当業者に明らかにされよう。論じられる内容が周知の構造やデバイスを指す場合、一部には広範なそのような構造やデバイスに対する本発明の広範な適用可能性を実証するために、ブロック図を使用する。
【００２５】
本発明は、ショットキー障壁トランジスタ内の、チャネル表面などの半導体表面をパッシブにするスキームを考案した。このスキームでは、チャネルを構成する半導体の窒化物、水素化物、酸化物、ヒ化物、および／またはフッ化物であるパッシブ層を形成する。場合によっては（例えばパッシブ層が、チャネルの半導体の水素化物またはフッ化物であるとき）、半導体チャネルの真性表面状態の効果を低減させまたはなくすために、半導体と金属ソース／ドレインとの間に分離層を含むことが必要である。界面層という用語は、パッシブ層のみを含むもの、また分離層が適切である場合にはそのような分離層と組み合わせたパッシブ層を含むものに、本発明に関連して使用される。
【００２６】
界面層は、半導体チャネル表面を化学的に中性にし、物理的に保護する。また界面層によって、表面特性ではなくチャネル半導体やソース／ドレイン金属のバルク特性に応じた高さを有する調整可能なショットキー障壁も可能になる。このため、トランジスタに望まれる動作特性に一致した障壁高さを広く制御することが可能になる。このスキームでは、界面層に使用されるパッシブ材料が、半導体チャネルとのケイ化物を容易に形成する金属に限定されず、その点が、チャネル表面を絶縁し調節可能なショットキー障壁を提供するための他者によるこれまでの試みとは異なっている。言い換えれば、本発明によれば、半導体パッシベーションの必要性と、特定の仕事関数が望まれるようなソース／ドレイン金属を選択するのに使用されるその他の考慮事項とが切り離される。さらに、以前可能であったよりも広くショットキー障壁高さを制御することができる。
【００２７】
Ｉ．例示的なトランジスタ
図２は、基板２１０（例えばＳｉなどの半導体基板またはＳＯＩなどの化合物半導体）上に形成され、本発明の実施形態により構成されたトランジスタ２００を示す。トランジスタ２００は、パッシブト・ショットキー障壁をそれぞれ形成する界面層２３０、２４０によって、それぞれソース２５０とドレイン２６０から分離されたチャネル２２０を含む。スイッチング・デバイスの一例である、図示される特定のトランジスタ２００は、絶縁ゲートＦＥＴである。界面層２３０、２４０は、チャネル表面を化学的に安定にすることによって、ソース／ドレイン−チャネル接合領域内のチャネル２２０の表面をパッシブにする。また界面層２３０、２４０は、チャネル２２０からソース／ドレイン（２５０／２６０）を離して配置することにより、ソース／ドレイン−チャネル接合領域でのＭＩＧの作用を低減させまたはなくす。半導体チャネル２２０と金属ソース／ドレイン２５０／２６０との間に界面層２３０、２４０を導入する結果、チャネル２２０を構成する半導体のフェルミ準位がピン止め解除される。半導体のフェルミ準位がピン止め解除された場合、ショットキー障壁の高さは、接合部に接触している金属と半導体とのバルク仕事関数の差にのみ左右され、界面には左右されないことになる。フェルミ準位をピン止めするＭＩＧＳの効果が低減するか否かは、界面誘電体に何を選択するかに左右される。金属と誘電体との界面にはＭＩＧＳが存在することになる。一般に誘電体は、主により大きいバンドギャップが原因で、半導体よりも非常に弱いＭＩＧＳを有する。したがって、ショットキー障壁接合の最終電気特性を決定する際、誘電体に何を選択するかが重要である。
【００２８】
トランジスタ２００は、絶縁体２８０に取り囲まれたゲート２７０も含む。ゲート、ソース、ドレインという用語はそれぞれ、３端子絶縁ゲートＦＥＴの端子を指す。ソース２５０とドレイン２６０は、ゲート２７０への印加電圧から得られた電界の影響を受けて、それらの間で伝導が生ずる端子である。ソース２５０とドレイン２６０は、それぞれチャネル２２０の両側に設けられ、その結果チャネル２２０は、ソース２５０とドレイン２６０との間に配置されることになる。しばしば、本発明の要件ではないが、ソース２５０とドレイン２６０は、それらが幾何学的に対称になるよう製作される。対称的なソースとドレイン端子は、ソース／ドレイン端子と呼ぶこともできる。特定の端子は、ＦＥＴが電気回路内で動作するときにその端子に印加される電圧に基づいて、ソースまたはドレインと指定することができる。図示される特定のトランジスタ２００では、ソース２５０がチャネル２２０の左側に設けられ、ドレイン２６０がチャネル２２０の右側に設けられているが、ソース２５０とドレイン２６０とが置き換わった状態の別の実施形態が考えられる。
【００２９】
ソース２５０とドレイン２５０は、それぞれ伝導体、好ましくは金属を含んでよい。使用することのできる金属の例には、純粋な金属、合金、高融点金属、ケイ化物を形成しない金属、さらには所定の仕事関数を有する金属が含まれる。金属などの伝導体を好ましくは含有してもよいゲート２７０は、チャネル２２０の上方に位置付けられ、絶縁体２８０を介してチャネル２２０に容量結合される。その他の実施形態では、トランジスタの３つの端子を同一平面に存在させることができ、またはゲート２７０を、ソース２５０および／またはドレイン２６０のレベルよりも低い基板２１０内に配置できることに留意されたい。
【００３０】
絶縁体２８０（金属ゲートの酸化物や半導体の酸化物などの誘電体で作製することができる）はゲート２７０を取り囲み、ゲート２７０を、ソース２５０、ドレイン２６０、チャネル２２０、界面層２３０、２４０から分離する。絶縁体２８０は、ゲート２７０とチャネル２２０との間に本質的に電流が流れないように、ゲート２７０とチャネル２２０との間に高抵抗をもたらすのに十分な厚さのものである。例えば抵抗は、約１０8オームから約１０12オームの間、またはそれ以上でよい。そのような抵抗により、ゲート２７０とチャネル２２０は容量結合となり、電流がゲート２７０とチャネル２２０との間に流れないようになる。
【００３１】
絶縁体２８０は、二酸化ケイ素よりも高い誘電率（すなわち約４．０よりも高い）を有する高ｋ誘電体材料をさらに、または代替として含むことができる。高ｋ材料により、ゲート２７０下のチャネル２２０に誘発される同じ電荷を、より厚い層内で同じゲート電圧で実現することが可能になる。すなわち、より高い誘電率であると、絶縁体２８０は、これと同じ絶縁量をもたらす対応する二酸化ケイ素層よりも、厚い層を持つことが可能になる。厚さが増大することにより、トランジスタ２００の製作を簡単にすることができる。より厚い層では、より薄いＳｉＯ2層よりも漏れ電流を少なくすることもできる。考えられる例示的な高ｋ誘電体材料には、約４よりも大きい誘電率（例えば酸化亜鉛、ＺｎＯ）、約１０よりも大きい誘電率（例えば酸化アルミニウム、Ａｌ2Ｏ3）、約２０よりも大きい誘電率（例えば酸化ジルコニウム、ＺｒＯ2）、約４０よりも大きい誘電率（例えば酸化ハフニウム、ＨｆＯ）を有する材料が含まれる。
【００３２】
上記論じたように、チャネル２２０は半導体材料を含有する。半導体という用語は、約０．１電子ボルトよりも大きくかつ約４電子ボルト未満であるバンドギャップを有する材料を指すのに使用する。考えられる例示的な半導体には、Ｓｉ、Ｇｅ、ＳｉＧｅ、またはＳｉＣが含まれる。半導体材料は、まったくドーピングしないものも含めた広範囲にわたるドーピング・レベルを有してよい。界面層２３０、２４０のそれぞれは、半導体原子に完全に配位結合しかつそれによって半導体原子のパッシベーションを助けることができるように、表面半導体原子のダングリング・ボンドとの共有結合によってチャネル２２０にパッシベーションをもたらすパッシブ材料を含有する。パッシブ材料は、半導体チャネル２２０の水素化物、窒化物、ヒ化物、フッ化物からなる群から選択することが好ましい。選択されるパッシブ材料に応じて（例えばＨ、Ａｓ、またはＦをパッシブ材料として使用する場合）、界面層２３０、２４０内にはパッシブ層のほかに分離層が必要になる可能性がある。当然ながら、パッシブ層と分離層とを組み合わせたものは、上記引用した特許出願に記載される低い固有接触抵抗が可能になるように、十分薄くなければならない。界面層の形成に関するさらなる詳細は、上記引用した特許出願に見出すことができ、したがって本明細書では繰り返さない。
【００３３】
II．チャネルに対してパッシブト・ショットキー障壁を有するトランジスタの製作
図３は、本発明の一実施形態による、ソースからチャネルまでとチャネルからドレインまでにパッシブト金属−半導体接合を有するトランジスタを製作するための方法３００を示す。この方法は、ブロック３０１から開始し、次いで基板を準備するブロック３１０に進む。ブロック３２０では、絶縁ゲート構造を基板上に形成する。絶縁ゲート構造は、導電性材料（例えば金属）を有するゲートと、この導電性材料の下に絶縁材料を有するゲート絶縁体とを含んでいる。次いでブロック３３０では、チャネルを絶縁ゲートの下に形成する。このチャネルは、ゲート誘電体の下に在りかつこの絶縁ゲート構造の両端に向かってチャネル内を延びるアンダーカット・ボイド領域を含んでよい。この方法はブロック３４０に進み、界面層をチャネル側面に形成する。界面層の形成は、上記論じた材料の１つまたは複数を使用して、パッシブ層と（必要な場合には）分離層を生成することを含んでいる。次いで方法はブロック３５０に進み、ソースとドレインを、アンダーカット領域内で界面層を含めたチャネルの両側にそれぞれ形成する。界面層の厚さと堅牢性に応じ、実質的に非侵襲的な手法によってソースとドレインを形成することができる。この方法は、ブロック３６０で終了する。
【００３４】
代替の手順は、上述のアンダーカットを使用しない。代わりに「アンダーラップ」がある。すなわち、この代替のプロセスでは、ゲートがチャネルの下に一部重なるように、ゲートの幅をチャネルの幅よりも意図的に狭く作製する。
【００３５】
III．トランジスタを製作するための例示的なプロセス
図４Ａ〜Ｉは、本発明の一実施形態による、図４Ｉに示すトランジスタの製作を表す中間における基板を示す。図４Ｉに示す特定のトランジスタは、アルミニウム・ソース４９２Ｉからシリコン・チャネル４３０Ｉまでとシリコン・チャネル４３０Ｉからアルミニウム・ドレイン４９４Ｉまで形成されたパッシブト・アルミニウム−シリコン接合４８２Ｉ、４８４Ｉを含む。しかしこれは、本発明により構成されたトランジスタの単なる一例である。例えば、ゲート、ソース、ドレインが基板内でまたは基板上で同一平面内にあるプレーナー・デバイスも、ゲートがソースおよび／またはドレインの下の面内に配置された実施形態と同様に、本発明の範囲内である。同様に、ゲートの幅がチャネルの幅よりも狭い実施形態も本発明に含まれる。
【００３６】
したがって図４Ａ〜Ｉは、方法３００によりトランジスタを製作する一実施形態を示す。図４Ａ〜４Ｃは、基板を準備し、その基板上に絶縁ゲートを形成する状態を示す。図４Ｄ〜４Ｅは、絶縁ゲートの下にチャネルを形成する状態、すなわちこのチャネルと絶縁ゲートが、絶縁ゲートの第１、第２の側面からチャネル内に向かって絶縁ゲートの下を延びる第１、第２のアンダーカット・ボイド領域を区画するようにチャネルを形成する状態を示す。図４Ｇは、チャネルの露出面に界面層を形成する状態を示す。最後に図４Ｆ、４Ｇ、４Ｈは、界面層を含めたチャネルの第１、第２の側面に、ソースとドレイン端子を形成し、絶縁ゲートの下のアンダーカット・ボイド内に延長チップを形成する状態を示す。
【００３７】
図４Ａは、シリコン基板４１０Ａと、埋込みシリコン酸化物層４２０Ａと、シリコン・オン・インシュレータ層４３０Ａと、シリコン酸化物層４４０Ａと、アルミニウム・ゲート４５０Ａとを含む、第１の中間基板４００Ａを示す。層４１０Ａ〜４３０Ａは、従来のシリコン・オン・インシュレータ（ＳＯＩ）基板を表す。ＳＯＩ基板は、シリコン・オン・インシュレータ内に形成された近接する半導体デバイスの分離を助ける埋込み層４４０を含む。この分離は、バルク・ウェハに形成された半導体デバイスに比べて短チャネル効果を低減させるのを助けることができる。埋込み酸化物層は、シリコン・オン・インシュレータを分離するのに効果的な厚さを有するものでよく、約１０ｎｍよりも厚くすることが好ましい。シリコン・オン・インシュレータ層は、厚さが約２０ｎｍかまたはやや薄くてよい。
【００３８】
当業者でありかつ本発明の開示の利益を有する者に理解されるように、ＳＯＩ基板は、本発明を限定するものではない。ＳＯＩ基板の代わりにその他の基板が考えられる。例えば、ＳＯＩ基板の代わりにシリコン・オン・サファイヤ基板を使用することができるが、これは製作コストが高くなる可能性があり、またはＳＯＩ基板の代わりに普通のシリコン・ウェハを使用することができるが、これは半導体デバイスの電気的絶縁を悪化させ、短チャネル特性が不十分になる可能性がある。
【００３９】
一実施形態では二酸化ケイ素（ＳｉＯ2）であるシリコン酸化物層４４０Ａは、半導体処理の技術分野では一般的なシリコン・オン・インシュレータの湿式酸化または乾式酸化によって形成することができる。この層は、ゲート酸化物としての役割を果たすよう十分に薄くすることができ、その厚さは約１ｎｍから約１０ｎｍの間でよい。
【００４０】
アルミニウム・ゲート４５０Ａを酸化物４４０Ａ上に形成する。アルミニウム・ゲートは、意図されるチャネル長にほぼ等しいかまたはやや大きい幅４５１Ａを有し、一実施形態では約５０ｎｍ未満であり、別の実施形態では約２０ｎｍ未満である。チャネル長をわずかに上回るにとどまらない大幅な幅の増大によって、その後に行われるアンダーカット・エッチングの範囲と角度が増大し、それが製作を複雑にする可能性がある。ゲート４５０Ａは、酸化物４４０Ａ上にアルミニウム層を堆積し、堆積したアルミニム層上にフォトレジスト層を堆積し、従来の高分解能リソグラフィを使用してフォトレジストに幅４５１Ａを含むパターンを露光し、露光パターンに沿ってフォトレジストの一部を除去し、パターニングされたフォトレジストに沿って堆積したアルミニウム層の一部をエッチングし、残されたフォトレジストを除去することによって形成することができる。
【００４１】
図４Ｂは、アルミニウム・ゲート４５０Ｂの上面および側面を含む露出された部分の表面に形成されたアルミニウム酸化物絶縁体４６０Ｂを含む、第２の中間基板４００Ｂを示す。アルミニウム酸化物層４６０Ｂは、厚さが約１ｎｍから約２０ｎｍの間でよい。その厚さは、層４４０Ｂの厚さにほぼ等しいかまたはわずかに厚くてよい。厚さが大きいと、ゲートとソースの間の容量が低下することによって性能を改善することができるが、厚さが大きくなると、アンダーカットが増大することによって製作の複雑さが増大する可能性もある。アルミニウム酸化物層４６０Ｂの形成は、適切な酸化雰囲気を提供する酸素プラズマ・エッチャ内で、または半導体処理技術の分野で知られているその他の方法によって、アルミニウム・ゲート４５０Ａを酸化することを含んでよい。
【００４２】
図４Ｃは、アルミニウム・ゲート４５０Ｂまたはアルミニウム酸化物４６０Ｂの下にはない層４４０Ｂの部分を除去することによって形成された、ゲート酸化物４４０Ｃを含む第３の中間基板４００Ｃを示す。この除去は、層４４０Ｂマスクとして、酸化したアルミニウム・ゲート４５０Ｂ〜４６０Ｂを使用すること、および酸化したアルミニウム・ゲート４５０Ｂ〜４６０Ｂの下にはなくかつ酸化したアルミニウム・ゲート４５０Ｂ〜４６０Ｂで隠されていない層４４０Ｂの部分をエッチングすることを含む。この除去により、ゲート酸化物４４０Ｃ、アルミニウム・ゲート４５０Ｃ、または酸化物４６０Ｃの下にはないシリコン・オン・インシュレータ層４３０Ｃの部分が露出した状態になる。エッチングには、層４４０Ｂの表面に直角なまたは垂直な方向に優先的にエッチングを促進させる反応性イオン・エッチング（ＲＩＥ）が含まれる。ＲＩＥは、無線周波数で駆動する電極上に中間基板４００Ｂを配置し、電位を与え、それによって、プラズマから抽出されたエッチング種のイオン化を助け、エッチングされる表面に向かうイオン衝撃を加速させるドライエッチング・プロセスである。
【００４３】
図４Ｄは、実質的にゲート酸化物４４０Ｃの下になくかつ隠されていないシリコン・オン・インシュレータ層４３０Ｃの部分を除去することによって形成されたシリコン・チャネル４３０Ｄを含む第４の中間基板４００Ｄを示す。除去は、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を用いて標準的なＳｉ−１００配向を有するシリコン・オン・インシュレータをエッチングし、それによって、図示されるようにゲート４５０Ｄに向かって内側に傾斜する角度のついた側壁を成することを含む。あるいは、シリコン・オン・インシュレータがＳｉ−１００配向を有する場合には、ゲート酸化物４４０Ｄに整合した比較的真っ直ぐな側壁を、ＴＭＡＨ中で自己制御的エッチングにより形成することもできる。そのような比較的真っ直ぐな側壁は、ＲＩＥによって形成してもよい。
【００４４】
図４Ｅは、ゲート酸化物４４０Ｄの下にありかつ整合しているチャネル４３０Ｄの部分を除去することによって形成されたアンダーカット・シリコン・チャネル４３０Ｅを含む第５の中間基板４００Ｅを示す。アンダーカット・シリコン・チャネル４３０Ｅは、後にゲート酸化物４４０Ｅの下で垂直方向にソースとドレイン材料を形成することができるように、ゲート酸化物４４０Ｄの左側と右側の縁部でチャネル４３０Ｄからシリコンが除去されたアンダーカット領域を含む。除去は、エッチングが側壁に沿って実質的に均一な量で行われる、ＴＭＡＨを用いた非指向性のすなわち等方性の湿式エッチングで可能である。シリコン・オン・インシュレータの結晶軸がリソグラフィにより精密に配列されない場合、ＴＭＨＡエッチングが完全に自己制御的なものではなく、結晶構造垂直方向の稜線または階段状のステップに起因するアンダーカットが形成される可能性がある。あるいは除去は、等方性ＲＩＥによって行うことができる。
【００４５】
図４Ｆは、絶縁ゲートの上面と絶縁ゲートの左側と右側にそれぞれ形成されたシード層４７６Ｆ、４７２Ｆ、４７４Ｆを含んだ第６の中間基板４００Ｆを示す。シード層は、後で行われる金属ソースとドレインの形成を促進させる。シード層は、アルミニウム酸化物４６０Ｆ、ゲート酸化物４４０Ｆ、またはチャネル４３０Ｆの垂直な側壁に相当なシード層材料が堆積されないように、異方性的に堆積させる。これは、シード層部分４７６Ｆをシード層部分４７２Ｆ、４７４Ｆから電気的に分離するのに望ましい。一実施形態で、シード層は、熱源から堆積されたクロムを含有する。クロムは、所望の電気化学的性質をもたらし、超薄膜の形成に十分適している。
【００４６】
図４Ｇは、絶縁ゲートの上面から層部分４７６Ｆを選択的に除去することによって形成した変性シード層４７２Ｇ〜４７４Ｇを含む第７の中間基板４００Ｇを示す。部分４７６Ｆの除去は、酸化したアルミニウム・ゲート構造の最上部にソースとドレイン材料を堆積させることなく、層部分４７２Ｇ、４７４Ｇ上にソースとドレイン材料を堆積させることが望ましい。シード層部分４７６Ｆはシード層部分４７２Ｆ、４７４Ｆから電気的に分離しているので、部分４７６Ｆは、硝酸セリウムアンモニウム（ＣＡＮ）クロム・エッチングによって電気化学的に除去することができる。例えば、シード層部分４７６Ｆ以外のシード層部分４７２Ｆ、４７４Ｆを、基板の縁部で銅の電気プローブに電気的に結合して、部分４７２Ｆ〜４７４Ｆ以外のシード層部分４７６Ｆをエッチングすることができる。しかし、クロム層４７６Ｆを形成することなくクロム層４７２Ｆ、４７４Ｆを形成するパターニングを使用することができる別の実施形態が考えられることに、留意すべきである。これは、後続のクロム層４７６Ｆの除去を回避することができる。
【００４７】
図４Ｈは、チャネル４３０Ｈの側壁表面に形成された界面層４８２Ｈ、４８４Ｈを含む第８の中間基板４００Ｈを示す。界面層は、単層、単層よりわずかに厚いもの、約０．３ｎｍ未満、約０．５ｎｍ未満、または約１ｎｍ未満でよい（所望のショットキー障壁特性に応じて）。すなわち場合によっては、表面の化学的安定性が実現されるよう、半導体チャネルのすべてのまたは十分な数のダングリング・ボンドを終結させるのに十分なパッシブ材料の量を使用することができる。界面層は、上記引用した特許出願で論じられる技法に従って、成長させることができる。考えられるパッシブ材料には、上記論じたように、ヒ素、水素、フッ素、酸素、び窒素が含まれ、界面層４８２Ｈ、４８４Ｈは、パッシブ層と分離層の両方で作製することができる。
【００４８】
図４Ｉは、シード材料４７２Ｈの上でありかつ左側アンダーカットのオーバハング部の下に形成されたソース４９２Ｉと、シード材料４７４Ｈの上でありかつ右側アンダーカットのオーバハング部の下に形成されたドレイン４９４Ｉとを含む、第９の中間基板４００Ｉを示す。ソースとドレインは、ゲート絶縁体４４０Ｉの上方に至る厚さを有する。この厚さを精密に制御することが望ましい。形成は、異なる可能性もあるソース／ドレイン材料をシード層４７２Ｈ、４７４Ｈ上にめっきすることを含んでよい。これは、フォトレジストを堆積し、フォトレジストに照射してチャネル幅パターンを露光し、フォトレジストの部分を除去してシード層４７２Ｈ、４７４Ｈを露出させ、そのシード層４７２Ｈ、４７４Ｈ上にソース／ドレイン材料をめっきし、フォトレジストの残りを除去することを含んでよい。一実施形態によれば、ソースとドレイン材料はアルミニウムである。あるいは、ソースとドレイン材料は、別の所望の、異なる可能性のある金属または合金でよい。
【００４９】
図４Ｉに示すトランジスタにはいくつかの利点がある。一般に、トランジスタは簡単な構造となる。これは、トランジスタ製作の拡張を５０ｎｍより短いチャネル長に、２０ｎｍより短いチャネル長に、またはさらに１０ｎｍより短いチャネル長にすることが可能になる。別の利点は、界面層によって提供されたショットキー障壁高さが広く制御されることである。障壁高さは、ソース／ドレインとチャネルとの仕事関数の差の他に、パッシブ材料や層の厚さ、層の形成条件などの界面層の性質によって制御することができる。界面層があるために、ソース／ドレイン材料はシリコン・チャネルとのケイ化物をすぐに形成する必要がなくなるので、この障壁高さを制御する能力は、ソース・ドレイン材料を選択する際の幅広い柔軟性によってさらに増大する。さらに別の利点は、ドープ・シリコンではなく高導電率の金属を使用するので、ソースが低抵抗になることである。接合部におけるドーパントの除去は、一般に、そのようなドーパントの適用によってプロセスの制御可能性に制約が課せられるので、超大規模集積（ＵＬＳＩ）製造の観点から魅力あるものである。
【００５０】
図４Ｉに示すトランジスタのチャネル−界面層−ソース／ドレイン接合は、半導体チャネルのフェルミ準位が接合部付近の領域でピン止め解除され、また接合部が約１０００Ω−μｍ2未満の固有接触抵抗を有する点で、独自のものである。これは、本発明により構成されたすべてのトランジスタについて言えることである。実際、本発明によるそのような接合については、最小の固有接触抵抗が約１０Ω−μｍ2以下またはさらに約１Ω−μｍ2以下のものを実現することができる。そのような低接触抵抗を実現するには、ｎ−型半導体に関しては半導体の伝導帯付近の仕事関数を有し、ｐ−型半導体に関しては価電子帯付近の仕事関数を有するソース／ドレイン金属を選択する。ソース／ドレインと半導体チャネルとの間の障壁高さを調整し、調節し、または制御する際に界面層によって演じられるピン止め解除の役割には、ダングリング・ボンドが消費されるよう半導体材料と結合することによるチャネルの表面状態の減少と、電子波動関数（ソース／ドレイン金属の）が半導体チャネルに影響を与えないような厚さおよびバンドギャップを提供することによって半導体チャネル内のＭＩＧＳの形成を減少させることの両方がある。代わりに電子波動関数は、界面層材料の状態に関連したエネルギーで、界面層に影響を及ぼしかつ界面層内にＭＩＧＳを形成する可能性がある。要求に応じ、ＭＩＧＳの密度と界面層へのＭＩＧＳの侵入深さは、チャネルの半導体よりも大きいバンドギャップまたはより高い有効質量を有する１種または複数の界面層材料を選択することによって、低減できる。界面層は、デバイスの動作中、半導体チャネルに／半導体チャネルから電流を通すよう動作可能である。
【００５１】
いくつかの実施形態では、単層の厚さ、または例えば約０．１ｎｍから約０．３ｎｍの間の厚さを有し、さらに界面層がフェルミ準位のピン止め解除し（障壁高さが主に接合材料のバルク特性に依存するように）かつその端から端まで電流が十分流れるように広いバンドギャップ（チャネルの半導体のバンドギャップに比べて）を有する界面層を使用することが望ましいと考えられる。場合によっては界面層は、表面の化学的安定性を実現するために、半導体チャネルのダングリング・ボンドのすべてまたは十分な数を終結させるのに十分なだけの量のパッシブ材料を含んでよい。そのような界面層は、多くの半導体デバイスで望まれる低インピーダンス（障壁厚さに対するダイレクト・トンネリングの指数関数的依存性に起因して）が電流に与えられるように十分薄いこと、それと同時に調節可能な障壁高さが可能になるよう十分な半導体表面パッシベーションももたらすことが有利と考えられる。すなわち界面層によって、半導体の表面状態のパッシベーションとＭＩＧＳの減少（または排除）が可能になり、それによって、界面層の端から端まで十分な電流を流すことが可能な実質的に薄い層で調節可能な障壁高さが可能になる。
【００５２】
上記引用した特許出願で説明されるように、障壁高さを調節可能にすることができるいくつかの方法がある。例えば調節は、フェルミ準位のピン止めの程度を調整することによって行うことができる。言い換えれば、いくつかの実施形態によれば、半導体チャネルでのＭＩＧＳの影響がすべて排除されるとは限らないような十分に薄い界面層が可能になる。さらにピン止めは、界面層の厚さと界面材料の選択との組合せによって、様々に変えることができる。界面層に接触している金属は、種々の材料の種々のレベルでＭＩＧＳによりピン止めすることができる。逆にまたは追加として、半導体チャネルのパッシベーションを不完全なままにして、活性化状態を有効なレベルにすることができる。フェルミ準位の完全なピン止め（すなわち、ＭＩＧＳを含む半導体チャネルのすべての表面状態の除去）は別の選択肢であり、この場合、所望の仕事関数を有する純粋な金属または合金を選択するだけで、障壁高さを調整することができる。
【００５３】
次いで要約すれば、半導体基板上にトランジスタを製作するための一実施形態は、（１）半導体基板を酸化することによって、その半導体基板上に半導体酸化物誘電体層を形成すること、（２）半導体酸化物上に金属層を堆積し、堆積した金属層の一部をリソグラフィ露光に基づいて除去することにより、半導体酸化物層上に金属ゲートを形成すること、（３）金属ゲートを酸化することによって、金属ゲートの露出面に金属酸化物誘電体層を形成すること、（４）金属ゲート上に形成された金属酸化物によって保護される半導体酸化物層の一部を除去することにより、ゲート酸化物誘電体を形成すること、（５）金属ゲート上に形成された金属酸化物によって保護されていない半導体基板の一部を除去することによって、半導体チャネル構造を形成すること、（６）ゲート酸化物の左側端部の下にありかつチャネル上部内面に向かってゲート酸化物の下に延びる半導体チャネル構造のソース・チップ部分を除去し、ゲート酸化物の右側端部の下にありかつチャネル上部内面に向かってゲート酸化物の下に延びる半導体チャネル構造のドレイン・チップ部分を除去することによって、ソース・チップ用のソース・アンダーカット領域とドレイン・チップ用のドレイン・アンダーカット領域を含むアンダーカット半導体チャネルを形成すること、（７）アンダーカット半導体チャネルの露出した側壁表面にシード層材料が堆積しないよう、シード層材料を異方的に堆積し、アンダーカット半導体チャネル上方に堆積されたシード層材料部分を除去することによって、アンダーカット半導体チャネルの左側表面にソース・シード層を形成し、アンダーカット半導体チャネルの右側表面にドレイン・シード層を形成すること、（８）少なくとも単層（またはそれ以下）のパッシブ材料を、アンダーカット半導体チャネルの露出した側壁表面の半導体原子に共有結合することによって、アンダーカット半導体チャネルの露出した側壁表面に界面層を形成すること、および（９）半導体チャネル構造の第１の部分の除去に対応して、パッシブ層表面と第１のアンダーカット内を含めたチャネルの第１の面にソースを形成し、半導体チャネル構造の第２の部分の除去に対応して、界面層表面と第２のアンダーカット内を含めたチャネルの第２の面にドレインを形成することを含む。
【００５４】
IV．代替の配置構成
図４Ｉに例示するトランジスタは、本発明から利益を得ることのできるＦＥＴのタイプの一例にすぎない。当技術分野で知られているその他のＦＥＴも、本発明の界面層をソース／ドレイン−チャネル接合に組み込むことによってそのような利益を実現することができる。例えば、いわゆるＦｉｎＦＥＴにはそのような界面層を組み込むことができる。ＦｉｎＦＥＴは、薄体ＳＯＩデバイスの一例であり、カリフォルニア大学バークリー校の研究者によって開発されたＦＥＴの種類に与えられた名称である。従来のＦｉｎＦＥＴは、参照により本明細書に援用されるＹａｎｇ−Ｋｙｕ  Ｃｈｏｉ他の「Ｎａｎｏｓｃａｌｅ  ＣＭＯＳ  Ｓｐａｃｅｒ  ＦｉｎＦＥＴ  ｆｏｒ  ｔｈｅ  Ｔｅｒａｂｉｔ  Ｅｒａ」、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ、ｖｏｌ．２５、ｎｏ．１（２００２年１月）に詳細に記載されており、そのようなデバイス５００の例を図５Ａに示す。図示されるように、フィンＦＥＴのチャネルは、スペーサで区画された半導体フィンによって形成されている。
【００５５】
図５Ｂは、本発明の実施形態による界面層５２２を組み込むように修正を加えたＦｉｎ−ＦＥＴ  ５２０を示す。この実施形態では、半導体のソースおよび／またはドレインを金属のソースおよび／またはドレインに代えている。半導体フィン（すなわちチャネル）は、界面層を介してこれらのソース／ドレイン領域に接触している。
【００５６】
本発明を適用することのできる別のトランジスタは、例えば参照により本明細書に援用されるＥ．Ｊｏｓｓｅ他の「Ｈｉｇｈ  ｐｅｒｆｏｒｍａｎｃｅ  ４０  ｎｍ  ｖｅｒｔｉｃａｌ  ＭＯＳＦＥＴ  ｗｉｔｈｉｎ  ａ  ｃｏｎｖｅｎｔｉｏｎａｌ  ＣＭＯＳ  ｐｒｏｃｅｓｓ  ｆｌｏｗ」、２００１  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ．Ｐａｐｅｒ  Ｎｏ．５Ｂ−２、第５５〜５６頁（２００１）に記載されている、いわゆる垂直ＭＯＳＦＥＴである。垂直ＭＯＳＦＥＴは、２重のゲート間に挟まれたピラー様チャネルを特徴とする。ソースとドレインは、チャネル・ピラーの両端に位置付けられている。そのような構造６００の例を図６Ａに示す。
【００５７】
図６Ｂは、本発明の実施形態による界面層を組み込むように修正を加えた垂直ＭＯＳＦＥＴ  ６２０を示す。このトランジスタは図６Ａに例示するＭＯＳＦＥＴに類似しているが、上部Ｓｉ  ｎ−領域（この例ではドレイン）を金属ドレインに代え、チャネルへの接触は界面層６２２を介してなされている。したがって、そのようなデバイスは非対称になり、上部コンタクトにパッシブトＳｉ／金属トンネル接合を有し、基板側のデバイス底部にＳｉ  ｐ−ｎ接合を有する。相補型デバイスは、最初に底部コンタクト用としてｐおよびｎ領域を打ち込み、次いでチャネルへの上部コンタクトとしてｐ−型またはｎ−型デバイスが得られるように選択された仕事関数をそれぞれ有する２種の異なる金属を用いることによって、同じ基板上に製作することができる。
【００５８】
図７Ａは、さらに別のタイプのトランジスタ７００、ＭＥＳＦＥＴを示す。ＭＥＳＦＥＴ（金属半導体ＦＥＴ）は、チャネルに隣接するゲート／絶縁体／半導体のスタックを金属／半導体コンタクトに代え、意図的にショットキー障壁を形成している。チャネルのコンダクタンスは、印加ゲート電圧によってチャネルへのショットキー障壁の空乏幅に変化が生じた場合、変調される。図示されるチャネルは、ＳＯＩ基板の場合と同様に薄いＳｉ層でよい。
【００５９】
特定のＭＥＳＦＥＴの適用例の有用性を最適化するために、ショットキー障壁を上昇させまたは下げることが望ましい。これは、本発明をトランジスタ７２０で実施することによって、図７Ｂに示すように実現されるが、この場合、特定の界面誘電体とコンタクト金属は、適切に選択することができる。界面誘電体は、ゲートとチャネルとの間に界面層７２２を形成する。その他の実施形態で、ゲートは、金属の代わりにポリＳｉにすることができる。
【００６０】
Ｖ．電気システムでのトランジスタの使用
本明細書で述べるようなトランジスタは、いくつかの電気システム内の、チップ、集積回路、モノリシック・デバイス、半導体デバイス、マイクロ電子デバイスなどに使用することができる。考えられる電気システムには、コンピュータ・システム（例えばポータブル、ラップトップ、デスクトップ、サーバ、メインフレムなど）、ハード・コピー装置（例えばプリンダ、プロッタ、ファックス機など）、およびその他の電気システムが含まれる。例えば一実施形態では、コンピュータ・システムは、命令の実行を助けるためにそのようなトランジスタを有するマイクロプロセッサを含んでよい。コンピュータ・システムは、当業者であり本発明の開示の利益を得る者に理解されるように、情報を伝達するバスまたはその他の通信手段、情報を保存するためのメモリ（例えばＲＡＭなどのダイナミック・メモリやＲＯＭなどのスタティック・メモリ）、ディスプレイ・デバイス、データ入力デバイス、モデムなどの通信デバイスを含むがこれらに限定されないその他の従来の構成要素を含むことができる。これらデバイスのいずれかまたはすべては、本発明により構成されたトランジスタを含むことができる。
【００６１】
このように、ソースからチャネルまでおよび／またはチャネルからドレインまでパッシブト接合を有するトランジスタと、そのようなトランジスタを形成するための方法について述べてきた。特定の実施形態を参照しながら述べてきたが、本明細書に記載する技法には、本発明のより広範な精神および範囲から逸脱することなく様々な修正および変更を加えることができることに留意されたい。例えば、本発明により構成されたトランジスタにはアルミニウム以外の金属を使用することができる。そのように使用することのできる仕事関数の低い金属には、Ｅｒ、Ｅｕ、Ｂａ、Ｃｓ、Ｃａ、Ｃｅ、Ｒｂ、Ｓｍ、Ｙ、およびＹｂが含まれる。これらすべての仕事関数は３ｅＶ未満である。使用することのできる仕事関数の高い金属（価電子帯に合わせるため）には、Ｐｔ、Ｉｔ、Ｐｄ、Ｒｅ、Ｎｉ、Ｃｏ、およびＡｕが含まれる。したがって、明細書および図面は制限的なものではなく例示とみなすべきであり、本発明は、上述の特許請求の範囲の観点からのみ解釈すべきである。
【図面の簡単な説明】
【００６２】
【図１】ソースとチャネルの間およびチャネルとドレインの間に金属−半導体ショットキー接合を有する従来のＦＥＴを示す図である。
【図２】本発明の一実施形態による、ソースからチャネルまでおよびチャネルからドレインまでにパッシブト金属−半導体接合を有するＦＥＴを示す図である。
【図３】本発明の一実施形態による、ソースからチャネルまでおよびチャネルからドレインまでにパッシブト金属−半導体接合を有するトランジスタを製作するための方法を示す図である。
【図４】本発明の一実施形態による、アルミニウム・ソースからシリコン・チャネルまでおよびシリコン・チャネルからアルミニウム・ドレインまでに形成されたパッシブト・アルミニウム−シリコン接合を有するトランジスタの製作を表している、中間基板を示す図である。
【図５Ａ】従来のＦｉｎＦＥＴデバイスの一部を示す図である。
【図５Ｂ】本発明の実施形態による、ソース／ドレインとチャネルとの間に界面層を有するＦｉｎＦＥＴデバイスの一部を示す図である。
【図６】従来の垂直ＭＯＳＦＥＴデバイスの一部を示す図（Ａ）と本発明の実施形態による、ソース／ドレインとチャネルとの間に界面層を有する垂直ＭＯＳＦＥＴデバイスの一部を示す図（Ｂ）である。
【図７】従来のＭＥＳＦＥＴデバイスの一部を示す図（Ａ）と、本発明の実施形態による、ゲートとチャネルとの間に界面層を有するＭＥＳＦＥＴデバイスの一部を示す図（Ｂ）である。
【図８】様々なゲート電圧条件下、本発明によるトンネル障壁を有する種々のｎ−型デバイスの動作を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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