(57)【要約】静電気放電（ＥＳＤ）保護回路（９）には、ＥＳＤ保護を必要とする外部パッド（３１、４１）及び回路を含む複数のＩ／Ｏ並びに電源パッドセル（２２、４０）が含まれる。保護回路には、ＥＳＤバス（１４）とＶSSバス（１８）との間に並列に接続され、複数のパッドセル間に分散されたアレイ状の分流デバイス（３６、４６）が含まれる。１つ又は複数のトリガ回路（５０）が、分流デバイスを制御する。ＥＳＤ現象は、ストレスを受けたパッドから２つの別個のバス上に結合される。即ち、複数の分流デバイスの正電流電極に高ＥＳＤ電流を流すＥＳＤバスと、トリガ回路を制御するブーストバス（１２）とに結合される。ＥＳＤ現象時、トリガ回路は、従来技術による回路で可能な電圧レベルよりも大きい電圧レベルに分流デバイスの制御電極を駆動することによって、分流デバイスのオン抵抗を低減する。
2005536046.tif 000002
【特許請求の範囲】
【請求項１】
静電気放電（ＥＳＤ）回路を有する集積回路であって、
第１バス、第２バス、及び第３バスに各々接続された複数のパッドと、
前記複数のパッドの各々及び第３バスにその各々が接続された複数のプルアップ回路と、
複数の分流回路であって、
前記複数のパッドの各々は、第１バスを介して前記複数の分流回路の少なくとも１つに接続され、
前記複数の分流回路は、前記複数のパッドの少なくとも１つ上におけるＥＳＤ現象に応答して並列に動作して前記複数のパッドのＥＳＤ保護を行い、
前記複数の分流回路の少なくとも１つが、第１バス、第４バス、及び第２バスに接続される前記複数の分流回路と、
過渡検出回路を含むトリガ回路であって、第３バスを介して前記複数のパッドの各々に接続された第１端子と、第４バスを介して前記複数の分流回路の少なくとも１つに接続された第２端子と、第２バスに接続された第３端子とを有する前記トリガ回路とを備える集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記複数の分流回路の各々は、トランジスタを備え、前記トランジスタの制御電極は第４バスに接続され、前記トランジスタの第１電流電極は第２バスに接続され、前記トランジスタの第２電流電極は第１バスに接続されている集積回路。
【請求項３】
請求項２に記載の集積回路であって、前記複数のトランジスタの各々は、ＮＭＯＳＦＥＴトランジスタである集積回路。
【請求項４】
請求項１に記載の集積回路であって、
前記複数のプルアップ回路の各々は、前記複数のパッドの所定の１つに接続された第１電流電極と、第３バスに接続された第２電流電極とを有するトランジスタを更に備える集積回路。
【請求項５】
請求項１に記載の集積回路であって、
前記複数のプルアップ回路の各々は、前記複数のパッドの所定の１つに接続されたアノードと、第３バスに接続されたカソードとを有するトランジスタを更に備える集積回路。
【請求項６】
請求項１に記載の集積回路であって、第３バス及び第１バスは、平衡回路を介して互いに接続されている集積回路。
【請求項７】
請求項１に記載の集積回路であって、前記過渡検出回路は、抵抗−コンデンサ（ＲＣ）過渡検出回器を備える集積回路。
【請求項８】
請求項１に記載の集積回路であって、前記複数のパッドは、少なくとも１つの入力／出力（Ｉ／Ｏ）パッドを備える集積回路。
【請求項９】
請求項１に記載の集積回路であって、前記複数の分流回路は、半導体チップ周辺部の一部を囲む連続分流回路網の一部である集積回路。
【請求項１０】
請求項９に記載の集積回路であって、前記複数のパッドの１つ及び前記複数のプルアップ回路の１つを各々が備える複数のパッドセルを更に備え、前記複数の分流回路は、前記複数のパッドセルの外部に物理的に配置される集積回路。
【請求項１１】
請求項１０に記載の集積回路であって、前記複数の分流回路は、同一要素からなる一次元アレイから形成されている集積回路。
【請求項１２】
請求項９に記載の集積回路であって、単一分流回路が、２つ以上のＩ／Ｏパッドセルによって占有された半導体チップ周辺部の一部を跨ぐ集積回路。
【請求項１３】
集積回路において静電気放電（ＥＳＤ）を補償するための方法であって、
前記集積回路内に複数のパッドを配置し、
前記複数のパッドの各々を各第１ダイオード素子を介して第１バスに接続し、
前記複数のパッドの各々を各第２ダイオード素子を介して第２バスに接続し、
前記第２バス及び第３バスに、第４バスに接続された出力部を有する過渡検出回路を接続し、
前記複数のパッドの各々及び第３バスに各々接続された複数のプルアップ回路を物理的に配置し、
その少なくとも１つが第１バス、第４バス、及び第２バスに接続される複数の分流回路を配置することを備える方法。
【請求項１４】
請求項１３に記載の方法であって、前記複数の分流回路の各々を個別トランジスタとして実装することを更に備える方法。
【請求項１５】
請求項１３に記載の方法であって、
前記複数の分流回路の各々をトランジスタとして実装することを更に備え、前記トランジスタは、所定の電流電極に電気的に接続された本体を有する前記複数のパッドの各々に接続され、また、前記トランジスタは、各パッドにおけるＥＳＤ現象に応答して導通状態になるように制御されて、前記ＥＳＤ現象に応答して第３バスの電圧電位を引き上げることを更に備える方法。
【請求項１６】
請求項１３に記載の方法であって、
前記複数のプルアップ回路の各々をダイオードとして実装することを更に備え、前記ダイオードは、前記複数のパッドの所定の１つに接続されたアノードと、第３バスに接続されたカソードとを有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、静電気放電（ＥＳＤ）保護を行う半導体回路に関し、特に、分散型ＥＳＤ保護方式に関する。
【背景技術】
【０００２】
集積回路は、製造工程中や組立・試験時、又は最終的システム用途において、静電気放電（ＥＳＤ）現象の影響を受けることがある。従来の集積回路（ＩＣ）のＥＳＤ保護方式では、専用のクランプ回路を用いて、電源線路間のＥＳＤ電流を分流し、これによって内部素子を破壊から保護することが多かった。能動酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）クランプ回路として知られる一種のＥＳＤクランプ回路は、通常、３つの機能要素、即ち、抵抗−コンデンサ（ＲＣ）過渡検出回路、中間バッファ回路、及び大容量ＭＯＳＦＥＴトランジスタから構成され、これによって主要なＥＳＤ電流分流デバイスとして機能する。能動ＭＯＳＦＥＴクランプ回路は、ＩＣ電源バスに沿って分散された回路網に用いられ、複数の入力／出力（Ｉ／Ｏ）パッドに対して強固で安定したＥＳＤ保護を行ない得る。このような回路網の複数の実施形態は、本譲受人に譲渡された米国特許第６，３８５，０２１号、表題“静電気放電（ＥＳＤ）保護回路”に示されている。
【０００３】
図１は、ＩＣにおけるこのような１つの分散型ＥＳＤ回路網１０００を示し、回路網１０００は、複数のＩ／Ｏ回路１０３０乃至１０３２を保護する。この概略図は、３つのＩ／Ｏ回路のみを示すが、通常の実施例では、分散型回路網は、更に規模の大きいＩ／Ｏ回路群を含むことがある。Ｉ／Ｏ回路１０３２には、ＶSSバス１０４２とＶDDバス１０４４との間に接続された外部接続パッド１０５０が含まれる。ダイオード１０５２は、ＶSSバス１０４２に接続されたアノードと、Ｉ／Ｏパッド１０５０に接続されたカソードとを有する。ダイオード１０５３は、Ｉ／Ｏパッドに接続されたアノードと、ＶDDバス１０４４に接続されたカソードとを有する。ＥＳＤ回路網１０００の一例において、ダイオード１０５３は、ＮウェルダイオードのＰ＋能動部として形成され、また、ダイオード１０５２は、Ｐ型基板ダイオードのＮ＋能動部として形成される。クランプＮチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）１０５４は、ＶSSバス１０４２とＶDDバス１０４４との間に接続される。クランプＮＭＯＳＦＥＴ１０５４のゲートは、トリガバス１０４６に接続される。例えば、ＰチャネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）及びＮチャネル（ＮＭＯＳＦＥＴ）出力ドライバ、並びにＩ／Ｏ動作に通常必要な他の回路構成要素等の保護を所望する回路は、Ｉ／Ｏ回路１０３２には図示していない。また、Ｉ／Ｏ回路１０３２と各々同一であるＩ／Ｏ回路１０３０及び１０３１も図１に示す。リモートトリガ回路１０４０には、ＲＣ過渡検出回路１０６３及びバッファ回路１０６４が含まれる。ＲＣ過渡検出回路１０６３には、ＶSSバス１０４２とノード１０６５との間に接続されたコンデンサ１０６１と、この同じノードとＶDDバス１０４４との間に接続された抵抗１０６２とが含まれる。バッファ回路１０６４は、ノード１０６５における入力部とノード１０６６におけるトリガバス１０４６への出力部との間に、例えば、図示しないが、一連の３つの直列接続されたＣＭＯＳインバータ段を含み得る。各インバータ段は、通常、ＶDDバス１０４４にソースが接続されたＰＭＯＳＦＥＴと、ＶSSバス１０４２にソースが接続されたＮＭＯＳＦＥＴとを有する。
【０００４】
図１は、ＶSSバス１０４２、ＶDDバス１０４４、及びトリガバス１０４６の３つのバスを示す。これらのバスは、通常、ＩＣ周辺部の全体又は一部の周囲に経路設定され、通常この領域に配置されるＩ／Ｏ回路としての役割を有する。各々Ｒ１と表示した一連の段階的に増加するバス抵抗は、２つの隣接したＩ／Ｏ回路間、又はＩ／Ｏ回路と隣接のリモートトリガ回路との間のＶDDバス１０４４上に示される。各抵抗は、２つの隣接した回路間におけるＶDDバス１０４４のその区間に対する分散寄生導線抵抗を表す。このような１つの回路の物理的中心から隣接した回路の物理的中心までのバス長は、これらの抵抗計算に用い得る。これらの抵抗は、全てラベルＲ１で示すが、Ｉ／Ｏ回路間又はＩ／Ｏ回路とリモートトリガ回路との間の物理的間隔が変化すると、これらの抵抗値は、大きさが大幅に変わることが多いことを理解されたい。同様に、各々Ｒ２と表示した段階的に増加する可変バス抵抗をトリガバス１０４６上に示す。これらの段階的に増加するバス抵抗は、ＶSSバス１０４２上にも示し得るが、概略図を簡単にするために、図１には含まない。通常のＩＣ用途においては、図１に示す要素の左右に記したドットで示すように、他のＩ／Ｏ回路や他の段階的に増加するバス抵抗（Ｒ１、Ｒ２）を、ＥＳＤ保護回路網に追加し得ることに留意されたい。
【０００５】
集積回路は、接地されたＶSSを基準にして、Ｉ／Ｏパッドに正のＥＳＤ現象が起きた時、極めて損傷を受けやすいことが多い。図１のＩ／Ｏパッド１０５０に印加されたこの現象に対するＥＳＤ回路網１０００の主な対応は、次の通りである。Ｉ／Ｏパッド電圧が急激に増加して０．７Ｖを充分に越えると、ダイオード１０５３は、順方向バイアスとなる。そして、このことによって、ＶDDバス１０４４上で、時間に対する急激な電圧増加（ｄＶ／ｄｔ）、即ち、電圧スルーレートに対する急激な電圧増加が生じる。ＲＣ過渡検出回路１０６３は、一種の電圧過渡検出回路又は電圧スルーレートセンサ回路である。ＶDDバス１０４４における非常に急峻なＥＳＤ起因のｄＶ／ｄｔに応答して、過渡検出回路１０６３は、まずノード１０６５をＶDD未満に充分に保持する。バッファ回路１０６４は、この入力をロー状態であると検出して、トリガバス１０４６をＶDDに駆動する反転増幅信号を出力する。これによって、各Ｉ／Ｏ回路に分散された複数のクランプＮＭＯＳＦＥＴ１０５４がオン状態になる。リモートトリガ回路１０４０は、分散型クランプＮＭＯＳＦＥＴ１０５４のゲートのみを駆動しているため、トリガバス１０４６上に送られる結果的に生じる電流は、非常に小さいことに留意されたい。一旦、オン状態になると、クランプＮＭＯＳＦＥＴからなるこの累加回路網は、ＶDDバス１０４４とＶSSバス１０４２との間で低抵抗分流器として機能する。クランプＮＭＯＳＦＥＴは、過渡検出回路１０６３のＲＣ時定数によって決定される期間中、導通状態のままである。この時定数は、ＥＳＤ現象の代表的な継続時間（２００乃至５００ナノ秒）を超えるように設定すべきであるが、ＶDDバスの通常の増加時、クランプＮＭＯＳＦＥＴのトリガの誤りを回避するのに充分な程短く設定すべきである。通常のＩＣ動作時、ＶDDの増加には、一般的に１乃至５ｍｓが必要である。
【０００６】
前述の通り、過渡検出回路は、ＶDDバス上で、時間に対する急激な電圧増加（ｄＶ／ｄｔ）を検出することによって、印加ＥＳＤ現象に応答する。他の種類のＥＳＤ検出回路、即ち、電圧閾値検出回路が、従来技術として存在することに注目されたい。電圧閾値検出回路は、ＶDDバス上の所定の電圧閾値を超えたことを検出することによって、印加ＥＳＤ現象に対応する。この閾値を越えない場合、クランプＮＭＯＳＦＥＴは、非導通状態のままである。
【０００７】
前述のＥＳＤ現象時、Ｉ／Ｏパッド１０５０の電圧は、印加ＥＳＤ現象のピーク電流が専用の放散経路を流れると、電圧降下の総和によって設定されたピークレベルに上昇する。業界標準の２００Ｖ機械モデルのＥＳＤ現象において、ＩＣ中を強制的に流れるピーク電流は、約３．８Ａに到達し得る。Ｉ／Ｏ回路１０３２の不安定な素子を保護するために、通常、ＥＳＤクランプ回路網は、Ｉ／Ｏパッド１０５０の電圧が臨界電圧故障閾値を越えて上昇しないようにしなければならないが、臨界電圧故障閾値は、プロセス技術及び出力バッファ構成に応じて、通常６乃至１０Ｖの範囲で変化する。例えば、Ｉ／Ｏ回路に対する８．０Ｖの故障閾値と３．８ＡのピークＥＳＤ電流を仮定すると、放散経路全体の正味抵抗は、約２．１Ωを超えないことがある。このようなＥＳＤ経路には、大規模な能動素子と、これらの素子間の強固な相互接続が必要である。
【０００８】
図１においてベースとなる米国特許第６，３８５，０２１号には、電源バスに沿って大規模なクランプＮＭＯＳＦＥＴを配置する頻度が小さいことと対照的に、各Ｉ／Ｏ回路に小型のクランプＮＭＯＳＦＥＴ１０５４を分散する利点が教示されている。この方法によれば、ＥＳＤ性能に対するＶDDバス抵抗の影響が最小限になる。接地されたＶSSを基準にして、正のＥＳＤ現象が、いずれかのＩ／Ｏパッドに生じる場合、各Ｉ／Ｏ回路に分散された個々のクランプＮＭＯＳＦＥＴ１０５４は、並列にオン状態となる。しかしながら、ＶDDバスの抵抗により、バスに沿う両方向において、ストレスを受けたパッド付近のクランプＮＭＯＳＦＥＴだけが、大部分のＥＳＤ電流を分流する傾向にある。数多くの個々の小型クランプＮＭＯＳＦＥＴの累積効果によって、複数のデバイスが、損傷を受けずに非常に大きなＥＳＤ電流を放散し得る。大型クランプＮＭＯＳＦＥＴの配置頻度がはるかに低い回路網では、これらのクランプから最も遠くに配置されるＩ／Ｏパッドは、ストレスを受けたＩ／Ｏパッドから大型クランプＮＭＯＳＦＥＴまでの電流×抵抗（ＩＲ）電圧降下の増大により、ＥＳＤ性能低下の影響を受ける。図１に示した小型の分散型クランプＮＭＯＳＦＥＴ回路網においてさえ、大型クランプＮＭＯＳＦＥＴは、ＶDDバスが破壊されたり終端されたりするあらゆる箇所で、そのＶDDバス区間の端部付近のＩ／Ｏパッドを適切に保護するために必要であることに留意されたい。この大型クランプＮＭＯＳＦＥＴが無い場合、ＶDDバス区間の端部にあるストレスを受けたＩ／Ｏパッドは、ＶDDバスに沿って一方向にクランプＮＭＯＳＦＥＴにアクセスすることしかできない。このことは、ＥＳＤ性能が大幅に低下することを意味する。好適な構成において、ＶDDバスは、ＶDDバスが終端されないように、ＩＣ周囲に連続的な環状構造を形成する。この構成によって、Ｉ／Ｏ回路における小型クランプＮＭＯＳＦＥＴの回路網は、完璧なＥＳＤ保護を行なうことができる。
【０００９】
また、米国特許第６，３８５，０２１号には、Ｉ／Ｏ回路から離れた位置に線路クランプトリガ回路の全て又は一部を配置して、一群のＩ／Ｏ回路における各クランプＮＭＯＳＦＥＴ１０５４の動作をゲート制御するトリガバス１０４６を駆動する利点も教示されている。多くの点において、このことは、各Ｉ／Ｏ回路に別個のトリガ回路を配置して、その個々のＩ／Ｏ回路にあるクランプＮＭＯＳＦＥＴのみを駆動する他の方法より好ましい。この理由は、数多くのチップ設計において、Ｉ／Ｏ回路が、基板や物理的レイアウト面積の観点から、ＩＣ周辺部の内、最も制約を受ける部分であるためである。Ｉ／Ｏ回路のレイアウト面積を低減すると、ＩＣチップの寸法が小さくなることに直接つながることが多い。通常、ＲＣ過渡検出回路は、相当なレイアウト面積を占有する。従って、一群のＩ／Ｏ回路における複数のクランプＮＭＯＳＦＥＴ間において、単一のＲＣ過渡検出回路１０６３を共有すると、空間的に更に効率的である。他方、バッファ回路１０６４における素子の大きさは、通常、トリガ回路が駆動しなければならないクランプＮＭＯＳＦＥＴの総チャネル幅に応じて決定される。米国特許第６，３８５，０２１号に教示されるように、バッファ回路１０６４の素子は、都合の良いことに、各個々のＩ／Ｏ回路１０３２において、リモートトリガ回路１０４０に配置するか、又は、部分分割して、一部はリモートトリガ回路に、また、一部は各Ｉ／Ｏ回路に配置し得る。
【００１０】
図１に示すように、フルバッファ回路１０６４をリモートトリガ回路１０４０に配置する場合、その結果生じるＥＳＤ回路網には、幾つかの制限が在ることが分かる。この方法の１つの制限は、任意のＩ／Ｏパッドとそれに最も近接したリモートトリガ回路１０４０との間の最大距離が、主として、ストレスを受けたＩ／Ｏパッドからリモートトリガ回路までのＶDDバスに沿うＩＲ電圧降下によって、制限されることである。この制限は、標準の回路シミュレーションツールを用いて回路網上においてＥＳＤ現象をシミュレーションすることによって、また、その結果生じるノード電圧を分析することによって、最良の実証が可能である。図１の回路網は、大規模な一群のＩ／Ｏ回路及び段階的に増加するバス抵抗の一部であると仮定する。Ｉ／Ｏパッド１０５０が、接地されたＶSSを基準にして、＋３．８Ａピーク電流のＥＳＤ現象を受ける場合を考慮する。このＥＳＤ現象時、Ｉ／Ｏパッド１０５０上のシミュレート電圧が、８．０Ｖのピーク値に上昇するように、各Ｉ／Ｏ回路のダイオード１０５３及びＮＭＯＳＦＥＴ１０５４の寸法並びにＶDDバス上の抵抗Ｒ１の大きさを調整すると仮定する。ピーク値のＥＳＤ電流レベルにおいて、ダイオード１０５３両端間の電圧降下と、このダイオードからＩ／Ｏパッド及びＶDDバスまでの寄生相互接続抵抗（図１には示さず）両端間の電圧降下の合計は、通常、約３．０Ｖになる。従って、ストレスを受けたＩ／Ｏパッド付近のＶDDバス上のピーク電圧は、約５．０Ｖである。ＥＳＤ電流は、ＶDDバスに沿って、ストレスを受けたパッドから離れる両方向に流れ、大部分の電流が、分散型線路クランプＮＭＯＳＦＥＴ１０５４を介して、１乃至２ΩのＶDDバス抵抗内で分流される。この電流の流れにより、ピークＶDDバス電圧は、ストレスを受けたＩ／Ｏパッド付近に存在し、また、ストレスを受けたパッドから離れる両方向で減少することに留意されたい。このシミュレーション例において、Ｉ／Ｏ回路１０３１、１０３０、及びリモートトリガ回路１０４０付近のピークＶDDバス電圧は、それぞれ４．７Ｖ、４．５Ｖ、及び４．３Ｖである。従って、分散型クランプＮＭＯＳＦＥＴのドレイン端子は、ストレスを受けたＩ／Ｏパッドへの近接度合いに依存して、異なる電圧レベルにバイアスされる。しかしながら、分散型クランプＮＭＯＳＦＥＴのゲート端子は、全てリモートトリガ回路１０４０によってトリガバス１０４６を介して駆動されるため、同じ電圧レベルにバイアスされる。トリガバスの電圧レベルが、ストレスを受けたＩ／Ｏパッドに対するリモートトリガ回路の近接度合いに依存することに留意することが重要である。リモートトリガ回路は、ＥＳＤ現象時に起動されると、トリガ回路付近のＶDDバス電位に等しい電圧レベル（この場合４．３Ｖ）にトリガバスを駆動する。従って、リモートトリガ回路よりもストレスを受けたＩ／Ｏパッドに近いクランプＮＭＯＳＦＥＴは、ゲート−ソース電圧（Ｖｇｓ）がドレイン−ソース電圧（Ｖｄｓ）よりも小さくなり、一方、リモートトリガ回路よりもストレスを受けたＩ／Ｏパッドから離れているクランプＮＭＯＳＦＥＴでは、Ｖｇｓ＞Ｖｄｓとなる。明らかに、ストレスを受けたＩ／Ｏパッドが、前述の場合よりもリモ��トトリガ回路から離れた距離に位置する場合、ＶDDバスに沿うＩＲ降下は、トリガバスの結果的に生じる電圧レベルを更に減少させる。非常に重要なことは、トリガバス上の電圧レベルが、ＥＳＤ回路網の性能にとって重要であることに留意することである。クランプＮＭＯＳＦＥＴのドレイン−ソース間のオン抵抗は、これらのバイアス条件下でＶｇｓにほぼ逆比例する。従って、リモートトリガ回路から最も遠いＩ／Ｏパッドは、最悪のＥＳＤ性能をこうむることになる。
【００１１】
図１に述べたＥＳＤ保護回路の他の制限は、複数のリモートトリガ回路１０４０がＶDDバス１０４４に沿って並列に配置された場合、トリガバス１０４６が、電圧競合問題を有し易いことである。ストレスを受けたＩ／Ｏパッドと異なる距離に位置する２つのトリガ回路は、各々、異なる電圧レベルにトリガバスを駆動しようとする。このことは、深刻なバス電圧競合問題を引き起こし得る。電圧競合問題に対処する１つの解決策は、ＶDDバスを分割し、ＶDDバス区間毎にリモートトリガ回路１０４０を１つだけ配置することである。従って、ＶDDバス区間の最大長は、ストレスを受けたＩ／Ｏパッドからリモートトリガ回路までのＩＲ降下を最小限に抑えるために、また、単一のリモートトリガ回路によって対応し得る長さの双方に制限される。ＩＣ設計において、ＶDDバスをこのような小区間に分割することは非常に困難な場合がある。従って、保護されるＶDDバスの最大長に対する制限がない新しい分散型線路クランプ回路網が必要である。
【００１２】
図１に述べた分散型線路クランプ回路網には、各Ｉ／Ｏ回路に配置される個々に分離した複数の線路クランプＮＭＯＳＦＥＴが含まれる。この方式は、Ｉ／Ｏ回路間の物理的間隔が、大きい又はＩＣ周辺部の周囲において大幅に変化する場合、設計時の制限になり得る。例えば、数多くのＩＣが、標準セル設計集から得た固定の物理的高さ及び幅のＩ／Ｏ回路を利用する。しかしながら、所定のＩＣにおけるＩ／Ｏ回路間の間隔すなわちギャップは、必要なＩ／Ｏの数や物理的ＩＣ中心部の寸法に依存して変化し得る。従って、数多くのＩＣ設計において、Ｉ／Ｏ回路間のギャップが重要である。更に、ＩＣの角部付近のＩ／Ｏ回路間の間隔を大きくして、パッケージ中に放射状のボンディング線掃引部を収めることが一般的である。また通常、導線バスがＩＣ角部の周囲に経路設定されるため、Ｉ／Ｏ回路間のギャップは大きくなる。
【００１３】
分散型ＥＳＤ回路網設計の観点から、Ｉ／Ｏ回路間のあらゆるギャップ又はＩ／Ｏ回路間のギャップのあらゆるばらつきが、ＥＳＤ性能にマイナスの影響を与える。例えば、間隔を広く空けて配置されたＩ／Ｏ回路列の中央にあるＩ／Ｏパッドは、Ｉ／Ｏ回路が物理的に隣接する列のＩ／Ｏパッドと比較すると、ＶSSに対してＥＳＤ性能低下をこうむる場合がある。このことは、抵抗性を有する電力バスに沿って分散された同じ大きさの小型線路クランプＮＭＯＳＦＥＴの回路網において、Ｉ／ＯパッドのＥＳＤ性能は、クランプＮＭＯＳＦＥＴ間の段階的に増加するバス抵抗Ｒ１の変化に対して非常に敏感であるという事実による。この問題の影響を最小限に抑えるために米国特許第６，３８５，０２１号が教示する１つの方法は、Ｉ／Ｏ回路のクランプＮＭＯＳＦＥＴを増やして、追加のクランプＮＭＯＳＦＥＴをＩ／Ｏ回路間のスペーサセルに配置することである。この方法は、クランプＮＭＯＳＦＥＴ間における最悪な場合の段階的に増加するＶDDバス抵抗Ｒ１を最小限に抑えるのに有効であるが、通常、多数の固有のスペーサ・セルを設計して、Ｉ／Ｏ回路間の各異なる間隔に対して配置することが必要である。しかしながら、ＥＳＤ保護回路網は、最小数の簡素なモジュール式の再使用可能なＥＳＤ要素で構成することが望ましいため、この方法は理想的でない。従って、これらの分散型回路網におけるクランプＮＭＯＳＦＥＴの大きさを決める場合、設計者は、最悪な場合におけるＩＣの実際のパッド間隔に基づき、全てのＩ／Ｏ回路間の段階的に増加するバス抵抗に対するＲ１の値を１つだけ仮定することが多い。この最悪な場合の間隔は、全てのＩ／Ｏ回路が隣接する場合の大きさである最小パッド間隔の２倍になることが多い。この方法の欠点は、結果的に生じる必要なクランプＮＭＯＳＦＥＴチャネル幅が、全てのＩ／Ｏ回路が実際に隣接する場合に必要となる幅の約２倍になることである。これらの理由のため、最小数の固有のＥＳＤ要素を利用し、更に、各Ｉ／Ｏ回路の領域において線路クランプＮＭＯＳＦＥＴチャネル幅を最小にし、また、１つのＩ／Ｏパッドから次のパッドまでのＥＳＤ性能のばらつきを最小にし、また、任意の間隔を有するＩＣ周辺部の周囲にＩ／Ｏ回路を配置する自由度を最大にし得る新しいＥＳＤ回路網方式が必要である。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
公知の分散型線路クランプＥＳＤ保護回路において、複数の分流デバイスの制御電極は、正の電流電極に印加された電圧より小さい電圧にバイアスされることが多い。本発明の目的は、分流デバイスの制御電極に印加された電圧が正の電流電極上の電圧よりも大きくなるようなＥＳＤ保護回路を実現することにある。
【課題を解決するための手段】
【００１５】
本発明の一実施形態によれば、アレイ状の分流デバイスが、ＥＳＤバスとＶSSバスとの間で並列に接続され、また、保護対象の複数のＩ／Ｏ及び電源パッドの間に分散されたＥＳＤ保護回路が提供される。これらのパッドから離れた位置に配置し得る１つ又は複数のトリガ回路を利用して、ＥＳＤ現象時及び通常の回路動作時の双方において、個々の分流デバイスを制御する。ＥＳＤ現象は、いずれかのストレスを受けたパッドから２つの別々のバスに結合し得る。即ち、複数の分流デバイスの正電流電極に高ＥＳＤ電流を流すＥＳＤバスと、トリガ回路を制御するブーストバスとに結合し得る。トリガ回路は、ＥＳＤ現象時作動されると、ほとんど電流を消費しないため、いずれかのストレスを受けたパッドとトリガ回路との間でブーストバスに沿ったＩＲ電圧降下がほとんどない。従って、トリガ回路は、ＥＳＤバス上のピーク電圧レベルより一般的に大きい電圧レベルに、複数の分流デバイスの制御電極を駆動し得る。
【００１６】
１つの実施形態において、ＥＳＤバス及びブーストバスは、ＩＣに外付けされた電源に接続する別個の正の電源バスとして機能する。また、同様に、ＶSSバスは、ＩＣに外付けされた電源に接続する接地された電源バスとして機能する。他の実施形態においては、これら３つの全てのバスを、外部電源に直接接続しなくてもよい。また、ＶSSバスをシリコン基板に接続すると、基板はＶSSバス導線と並列に導通し得る。
【００１７】
本発明によれば、各分流デバイスのオン抵抗が減少し、これによって、分散型線路クランプ回路網の性能が改善され、また、強固なＥＳＤ保護回路を実現するのに必要なレイアウト面積が減少する。
【発明を実施するための最良の形態】
【００１８】
本発明は、制限するためではなく一例として、添付の図によって例示するが、図において、同様な参照番号は、同様な要素を示す。
図中の要素は、説明を簡単に又明確にするために示し、必ずしも縮尺通りに描かれていないことを当業者は理解されたい。例えば、図中の要素の寸法には、本発明による実施形態の理解促進の一助となるように、他の要素に対して誇張しているものもある。
【００１９】
図２は、ＥＳＤ保護回路網９が、集積回路内に設けられている本発明の１つの実施形態を示す。ＥＳＤ保護回路網９には、Ｉ／Ｏパッドセル２０乃至２２を含む様々な回路部分、及び電源パッドセル４０が含まれる。各パッドセルは、図２に示すように概略図的に、また、物理的なレイアウト的に記述し得るが、ＩＣ周辺部において個々の領域を占有する。また、これら各パッドセルは、ＥＳＤ保護回路網９に含まれるブーストバス１２、ＥＳＤバス１４、トリガバス１６及びＶSSバス１８に接続される。一連の段階的に増加するバス抵抗Ｒ１は、各Ｉ／Ｏ及び電源パッドセル間のＥＳＤバス１４上に示す。同様な一連の段階的に増加するバス抵抗Ｒ２及びＲ３を、それぞれトリガバス１６及びブーストバス１２上に示す。各抵抗（Ｒ１、Ｒ２、及びＲ３）は、２つの隣接したパッドセル間の対応するバスのその区間の有効分散寄生導線抵抗を表す。このような１つのパッドセルの物理的な中心から隣接するパッドセルの物理的な中心までのバス長は、例えば、これらの抵抗算出に用い得る。バスに沿う段階的に増加するバス抵抗は、全て、例えば、Ｒ１という単一のラベルで示すが、それらの抵抗値は、パッドセル間の物理的な間隔がＩＣ周辺部の周囲で変動すると、大きさが大幅に変わることが多いことを理解されたい。また、段階的に増加するバス抵抗は、ＶSSバス上に示すが、概略図を簡単にするために、図２には含まれていない。前述の段階的に増加するバス抵抗は、ＥＳＤ回路設計の観点から望ましくないということを理解されたい。それらは、バス導線の経路を設定する面積がどのような集積回路上でも制限されていることの不可避の結果である。ブーストバス１２、ＥＳＤバス１４、トリガバス１６及びＶSSバス１８は、ＩＣの周辺部に沿って延在し、図２のドットで示すようにＥＳＤ保護回路網９を拡張して、他のパッドセル及び段階的に増加するバス抵抗（図示せず）を含むが、これらは、チップの周辺部に沿って設けられる。一群の４つのパッドセルだけを図２に示すが、これより大きい又は小さい群を実装し得るものと仮定する。好適な形態において、４つバスは、ＩＣ周辺部の周囲に完全なリングを形成し、全てのＩＣ上のＩ／Ｏ及び電源パッドは、ＥＳＤ保護回路網９内において保護される。ＥＳＤバス１４がいずれかの位置で破断した場合、前述の通り、ＥＳＤバス区間の両端又はその付近に大型のＮＭＯＳＦＥＴクランプ（図２には図示せず）を配置して、区間の両端付近に配置されたＩ／Ｏパッドを適切に保護しなければならない。
【００２０】
図２のＩ／Ｏパッドセル２２には、ブーストバス１２、ＥＳＤバス１４、及びＶSSバス１８間に接続された外部接続パッド３１が含まれる。ダイオード３２は、ＶSSバス１８に接続されたアノード端子及びＩ／Ｏパッド３１に接続されたカソード端子を有する。ダイオード３３は、Ｉ／Ｏパッド３１に接続されたアノード端子及びＥＳＤバス１４に接続されたカソード端子を有する。Ｐ−チャネル、即ちＰ型トランジスタであるＰＭＯＳＦＥＴ３４は、Ｉ／Ｏパッド３１に接続された第１電流電極即ちドレインを有し、また、ブーストバス１２に接続された第２電流電極即ちソースを有する。ＰＭＯＳＦＥＴ３４の制御電極即ちゲートは、図３を参照して後述する制御信号（図示せず）に接続される。しかしながら、Ｉ／Ｏパッド３１に印加される正のＥＳＤ現象時、この制御信号は、ＶSS付近に引き上げられ、ＰＭＯＳＦＥＴ３４を介した低抵抗のドレイン−ソース間の導通を可能にする。また、Ｉ／Ｏパッドセル２２内には、Ｎチャネル即ちｎ型トランジスタであるクランプＮＭＯＳＦＥＴ３６が含まれ、ＮＭＯＳＦＥＴ３６は、ＶSSバス１８に接続されたソースとＥＳＤバス１４に接続されたドレインとを有する。クランプＮＭＯＳＦＥＴ３６のゲートは、トリガバス１６に接続されている。Ｉ／Ｏパッドセル２０及び２１は、Ｉ／Ｏパッドセル２２と同じである。本実施形態において、Ｉ／Ｏパッドセル２０及び２１は、図２に示すように、Ｉ／Ｏパッドセル２２に在るものと同じ回路を含む。クランプＮＭＯＳＦＥＴ３６は、ＥＳＤ現象時、ＥＳＤバス１４とＶSSバス１８との間に直接の電流経路を提供する。クランプＮＭＯＳＦＥＴ３６等、各Ｉ／Ｏパッドセル内に含まれる個々のクランプは、並列に接続され、どのＩ／ＯパッドがＥＳＤ現象を受けるかに関わらず、分散型ＥＳＤ保護を提供することに留意されたい。ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴ出力ドライバ、これらの出力ドライバ用前置ドライバ回路、入力回路、及び通常のＩ／Ｏ動作に必要な他の回路部品等の保護対象の回路は、Ｉ／Ｏパッドセル２２には示していない。
【００２１】
図２の電源パッドセル４０には、正の電源バスＶDD1（図示せず）に接続され、また、ブーストバス１２、ＥＳＤバス１４、及びＶSSバス１８間に接続された外部接続パッド４１が含まれる。ダイオード４２、ダイオード４３、ＰＭＯＳＦＥＴ４４、及びクランプＮＭＯＳＦＥＴ４６は、電源パッドセル４０において示し、Ｉ／Ｏパッドセル２２の同様な要素と同じであると仮定する。従って、本実施形態において、電源パッドＶDD1４１は、Ｉ／Ｏパッドと同様に、ＥＳＤ保護回路網９に接続され、また、それによって保護される。他の実施形態では、図２に示すＩ／Ｏパッド保護手法を維持しつつ、電源パッドＥＳＤ保護のために異なる手法を利用してよい。
【００２２】
Ｉ／Ｏパッドセル２０乃至２２内に含まれるクランプＮＭＯＳＦＥＴ３６及び電源パッドセル４０内に含まれるクランプＮＭＯＳＦＥＴ４６は、複数の分流回路を形成する。各分流回路は、トリガバス１６を介して、電源パッドセル４０のトリガ回路５０によって制御される。トリガ回路５０は、ブーストバス１２に接続された第１端子と、トリガバス１６に接続された第２端子と、ＶSSバス１８に接続された第３端子と、を有する。トリガ回路５０には、抵抗５２及びコンデンサ５３を含むＲＣ過渡検出回路５１と、バッファ回路５４とが含まれる。１つの実施形態において、抵抗５２及びコンデンサ５３は、各々ＮＭＯＳＦＥＴ又はＰＭＯＳＦＥＴから形成し得る。抵抗５２の第１端子は、ブーストバス１２に接続される。バッファ回路５４の入力は、抵抗５２の第２端子及びコンデンサ５３の第１端子に接続される。バッファ回路５４出力は、トリガバス１６に接続される。コンデンサ５３の第２端子は、ＶSSバス１８に接続される。本実施形態において、バッファ回路５４には、入力と出力ノードとの間に直列接続された奇数個のＣＭＯＳインバータ段（図示せず）が含まれる。各インバータ段には、ソースがブーストバス１２に接続されたＰＭＯＳＦＥＴと、ソースがＶSSバスに接続されたＮＭＯＳＦＥＴとが含まれる。注目すべき重要なことは、バッファ回路５４は、ＥＳＤ現象時に作動されると、トリガバス１６を、そのトリガ回路付近のブーストバス１２の電圧レベルに等しい電圧レベルに駆動することである。また、電源パッドセル４０には、ＰＭＯＳＦＥＴ５８が含まれるが、ＰＭＯＳＦＥＴ５８は、トリガバス１６に接続されたゲートと、ブーストバス１２に接続されたソースと、ＥＳＤバス１４に接続されたドレインとを有する。本実施形態において、ＰＭＯＳＦＥＴ５８は、平衡回路を形成する。この平衡回路は、ＥＳＤ現象後及び通常のＩＣ動作時の双方において、ＥＳＤバス１４をブーストバス１２に電気的に短絡するように機能するが、ＥＳＤ現象時、実質的に非導通状態のままである。
【００２３】
図２のＥＳＤ保護回路の目的は、接地されたＶSSを基準にして、複数のＩ／Ｏ及び電源パッドの何れか１つに結合された正のＥＳＤ現象からこれらのパッドを保護することである。一例として、大規模な一群のパッドセルのＩ／Ｏパッド３１が、接地されたＶSSを基準にして、正のピーク電流３．８ＡのＥＳＤ現象を受ける場合のＥＳＤ回路網のシミュレーションを考察する。各パッドセルのダイオード３３及びクランプＮＭＯＳＦＥＴ３６並びに４６の寸法、また、ＥＳＤバス上の抵抗Ｒ１の大きさは、シミュレーションにおいて調整され、このＥＳＤ現象時、Ｉ／Ｏパッド３１上の電圧は、ピーク値８．０Ｖに上昇すると仮定する。Ｉ／Ｏパッド３１に結合されたこのＥＳＤ現象のために本来意図したＥＳＤ電流放散経路は、順方向バイアスされたダイオード３３を介してＥＳＤバスに至り、そして、ＥＳＤバスに沿って両方向に、ストレスを受けたＩ／Ｏパッドに近接して群集するクランプＮＭＯＳＦＥＴの回路網に至る。前述の通り、ストレスを受けたＩ／ＯパッドとクランプＮＭＯＳＦＥＴ３６及び４６のドレイン端子との間には、２つの不可避な電圧降下の源がある。第１は、ダイオード３３と、Ｉ／Ｏパッド及びＥＳＤバス（図２には示さず）に至るその抵抗性の相互接続部との約３Ｖの合成電圧降下である。第２は、ストレスを受けたＩ／Ｏパッドから遠ざかる両方向へのＥＳＤバスに沿うＩＲ電圧降下である。Ｉ／Ｏパッドセル２２、２１、２０及び電源パッドセル４０付近のシミュレートされたピークのＥＳＤバス電圧は、それぞれ５．０、４．７Ｖ、４．５Ｖ、及び４．３Ｖである。これらの具体的な電圧は、一例としてのみ与えるものである。前述の通り、分散型クランプＮＭＯＳＦＥＴのドレイン端子は、ストレスを受けたＩ／Ｏパッドへの近接性に依存して異なる電圧レベルにバイアスされ、ピーク電圧は、ストレスを受けたパッド付近に存在する。図２に示すＥＳＤ保護回路の主な特徴は、トリガ回路５０が、現時点で、高電流ＥＳＤバス１４から分離しているブーストバス１２を介して、ストレスを受けたいずれかのＩ／Ｏパッドに接続されているということである。ＥＳＤ現象時、トリガ回路５０は、分散型クランプＮＭＯＳＦＥＴゲートを駆動するだけであり、従って、複数のクランプＮＭＯＳＦＥＴ３６及び４６へのＥＳＤバスを介して放散される電流のうち極めて少量の電流だけを消費することに留意されたい。ＥＳＤバス１４と比較して、ブーストバス１２へは、ほとんど電流が流れない。本発明の利点は、ストレスを受けたいずれかのパッドからトリガ回路５０へのブーストバスに沿って、又は、トリガ回路からクランプＮＭＯＳＦＥＴ３６及び４６のいずれかへのブーストバスに沿って発生するＩＲ電圧降下は、極めて微小なことである。このため、クランプＮＭＯＳＦＥＴゲート上の電圧レベルは、リモートトリガ回路のストレスを受けたＩ／Ｏパッドへの近接性には、ほとんど依存しない。このことは、従来技術による回路に対する大幅な改善である。図２に示した実施形態において、ＰＭＯＳＦＥＴ３４を用いて、ＥＳＤ電圧をＩ／Ｏパッドからブーストバス１２に結合する。Ｉ／Ｏパッド３１に印加された正のＥＳＤ現象時、ＰＭＯＳＦＥＴ３４のゲートに接続された制御信��は、ＶSS付近に駆動され、ＰＭＯＳＦＥＴ３４をオンして、ブーストバス１２をストレスを受けた全Ｉ／Ｏパッド電圧まで又はその付近まで引き上げ得る。複数のパッドセル２０乃至２２及び４０におけるＰＭＯＳＦＥＴ３４及び他の同様なトランジスタ（付番せず）は、これらのトランジスタのゲートを制御する回路との組み合わせで（図３）、複数のプルアップ回路として機能する。図２に示したＥＳＤ回路の本来の意図は、これらの分流デバイスの有効オン抵抗を最小限にするために、それぞれ各Ｉ／Ｏ及び電源パッドセルに在る複数のクランプＮＭＯＳＦＥＴ３６及び４６用のＶgsを最大にすることである。前述のＥＳＤ回路網のシミュレーションでは、経路に沿う劣化が単に最小な状態で、ストレスを受けたＩ／Ｏパッド上の全電圧（８．０ボルト）は、ＰＭＯＳＦＥＴ３４を介して、ブーストバス１２上に結合され、次に、トリガ回路５０を介して、トリガバス１６に結合され、分散型クランプＮＭＯＳＦＥＴ３６及び４６の各ゲートに至る。図１を参照して前に述べた従来技術による回路網のシミュレーションにおいて、ピークトリガバス電圧は、わずか４．３ボルトであった。クランプＮＭＯＳＦＥＴのオン抵抗は、これらのバイアス条件下では、ほぼＶgsに逆比例することを思い起こされたい。従って、図２に示すＥＳＤ保護回路網９は、分散型クランプＮＭＯＳＦＥＴのオン抵抗のほぼ半分である。各クランプＮＭＯＳＦＥＴのゲートがＩＣ上の最大電圧付近にバイアスされた状態では、各クランプＮＭＯＳＦＥＴのオン抵抗は、効果的に最小限に抑えられる。このことは、分散型線路クランプ回路網の性能を最大にし、また、強固なＥＳＤ保護回路を実現するのに必要なレイアウト面積を最小限に抑える一助になる。本明細書に教示されたように設計されたこの「ブースト」ＥＳＤ回路網は、図１に示した従来技術による回路と比較して、
強化されたＥＳＤ保護を提供する。
【００２４】
前述の強化ＥＳＤ回路網を有効に動作させるための主な要件は、分散型クランプＮＭＯＳＦＥＴがオン状態になる速さが、ストレスを受けたＩ／Ｏパッドのピーク電圧を、そのＩ／Ｏパッドの故障に対する設定電圧閾値未満に制限するのに充分な程速いことである。従って、ＰＭＯＳＦＥＴ３４、ブーストバス用の段階的に増加するバス抵抗Ｒ３、トリガ回路５０の素子、及びトリガバス用の段階的に増加するバス抵抗Ｒ２等、クランプＮＭＯＳＦＥＴ３６及び４６のゲートに電荷を供給する主要な経路に在る図２のＥＳＤ保護回路網９の素子は、この要件を実現するために適切に寸法設定しなければならない。本発明の利点は、ＥＳＤ現象時、この主要な経路を通過する電流が極めて小さいため、Ｉ／Ｏパッドを非常に数多く含む回路網の場合でも、この要件を満たすように、これらの素子の寸法を簡単に設定できることである。この方式には、更に多くの利点がある。第１に、ブーストバス１２用の段階的に増加するバス抵抗Ｒ３及びトリガバス１６用のＲ２は、ＥＳＤバス１４用の対応する抵抗Ｒ１よりかなり大きくてもよい。従って、ブースト及びトリガバスは、ＥＳＤバスで用いられるＩＣ周辺部のレイアウト面積の僅かな部分を占有するだけでよい。第２に、ある程度抵抗を有する段階的に増加するバス抵抗Ｒ３及びＲ２の場合でも、ＥＳＤ現象時、これらのバスに流れる電流が小さいため、これらの２つのバスに沿うＩＲ電圧降下はほとんどない。従って、トリガ回路５０は、回路網の性能に大きな影響を与えることなく、ストレスを受けたＩ／Ｏパッドからかなり遠くに配置し得る。第３に、ブーストバス１２に沿うＩＲ電圧降下がわずかであることにより、従来の回路に見られる深刻なバス電圧競合問題が一切発生することなく、非常に数多くのトリガ回路をブーストバスに沿って並列に配置してよい。
【００２５】
好適な形態では、トリガ回路５０等の複数のトリガ回路が、５乃至２０個のＩ／Ｏパッドセルの範囲の割合で、ブーストバス１２に沿って分散される。しかしながら、ある用途では、これ以上又は以下の割合による配置が好ましい場合がある。ほとんどの場合、隣接するトリガ回路間の最大許容距離は、単一Ｉ／Ｏパッドセルのブーストバスに沿う物理的な幅より、大幅に大きい。この最大距離は、ブースト及びトリガバスに沿って発生し得るわずかなＩＲ電圧降下及びＲＣ遅延を最小限に抑えるために設定され、また、単一のトリガ回路が駆動しなければならないクランプＮＭＯＳＦＥＴ３６及び４６ゲート数を制限するために設定される。
【００２６】
前述の理由により、通常、ＥＳＤバス１４区間の最大長は、ＩＣ周辺部の周囲における総バス長より大きい。従って、図２に示す分散型ＥＳＤ回路網９は、４つのバスがＩＣの周辺部を取り囲み、ＩＣのＩ／Ｏ及び電源パッドの全て又は一部を保護する好適な実施形態において実現し得る。他の実施形態において、トリガバス１６は、ＥＳＤバス１４及びブーストバス１２に沿って、複数の別個の区間に分割し得る。例えば、分散型クランプＮＭＯＳＦＥＴ３６及び４６の全回路網は、複数の小規模の回路網に分割して、単一のトリガバス区間が、小規模の各回路網のクランプＮＭＯＳＦＥＴをゲート制御してよい。単一のトリガバス区間は、少なくとも１つのトリガ回路５０を少なくとも１つのクランプＮＭＯＳＦＥＴ３６又は４６に接続しなければならない。
【００２７】
図２に示す構成の場合、ＥＳＤ回路網の設計及び物理的なレイアウトは、大幅に簡素化される。１つの実施形態において、Ｉ／Ｏパッドセル２２内の全てのＥＳＤ要素は、第１レイアウトセルに配置し、また、このセルをＩＣ上の全ての機能Ｉ／Ｏパッドセルに配置し得る。同様に、電源パッドセル４０の全てのＥＳＤ要素は、第２レイアウトセルに配置し、また、このセルをＩＣ上の全ての機能電源パッドセルに配置し得る。従って、この回路網は、まさしくモジュール形式であり、何回も繰返される要素は極めて少ない。図２に示すように、各電源パッドセル４０にトリガ回路５０を配置することによって、トリガ回路に対する配置割合要件が満たされるが、この理由は、ほとんどのＩＣ設計において、電源パッドは、この割合で配置しなければならないためであることに留意されたい。従って、ほとんどの場合、通常の回路動作に必要なパッドセルを配置するだけで、強固なＥＳＤ保護回路網を適切に実現することが保証される。これによって、図２のＥＳＤ回路網９は、実現するのが極めて簡単になり、また、従来技術による回路と比較して、設計やレイアウトエラーの影響を受けにくくなる。
【００２８】
ＥＳＤ回路網９の１つの例において、ダイオード３３は、ＮウェルダイオードのＰ＋能動部として形成され、Ｐ＋能動部の周辺長は、４００ミクロンである。実際の大きさは、一例としてのみ与えられ、具体的な用途に依存して大幅に変わる。ダイオード３２は、Ｐ基板ダイオードのＮ＋能動部として形成され、Ｎ＋能動部の周辺長は、４００ミクロンである。ＰＭＯＳＦＥＴ３４は、６０ミクロンのチャネル幅と、０．４５ミクロンのチャネル長とを有する。ＮＭＯＳＦＥＴ３６は、１８０ミクロンのチャネル幅と、０．４５ミクロンのチャネル長とを有する。段階的に増加するＥＳＤバス抵抗Ｒ１は、約０．２５オームであると仮定する。対応する段階的に増加するトリガバス抵抗Ｒ２は、約１５オームであると仮定し、また、対応する段階的に増加するブーストバス抵抗Ｒ３は、約５オームであると仮定する。段階的に増加するＶSSバス抵抗（図２には示さず）は、約０．２５オームであると仮定する。Ｉ／Ｏパッドセル２２のクランプＮＭＯＳＦＥＴ３６は、通常、図１において述べた従来技術による回路と比較して、チャネル幅を４０乃至５０％小さくしてよく、従って、レイアウト面積を小さくしてよいことは本発明の利点である。このことは、本明細書に述べた強化回路網によって供給されるクランプＮＭＯＳＦＥＴ上のＶgsが高いことによる。
【００２９】
図２に示すＥＳＤ回路網９の例示した実施形態において、ＥＳＤ保護は、電源パッドセル４０の電源パッドＶDD1に対して行なわれる。図２には示さないが、このパッドは、別個の正の電源バスに接続すると仮定する。例えば、ＶDD2、ＶDD3等、電源パッドセル４０と同一の追加電源パッド及びパッドセルは、同じＥＳＤ回路網９に配置し得る。ＥＳＤバス１４が、正の電源バスとして機能し、また、ＩＣの外部電源に接続する場合、ＶDD1、ＶDD2、及びＶDD3は、通常のＩＣ動作時、ＥＳＤバスの電源電圧を越えず、このためダイオード４３が順方向にバイアスされ、漏れが防止されることに留意されたい。しかしながら、ＥＳＤバス１４が、外部電源に接続されていない場合、ＶDD1、ＶDD2及びＶDD3は、各々異なる電圧レベルで外部電源に接続する。この構成において、通常のＩＣ動作時、ＥＳＤバス１４は、単に、ある電圧レベルに上昇し、１つのダイオードが、ＶDD1、ＶDD2、又はＶDD3の内、最も高い電圧未満に降下するが、これは、ダイオード４３が最大電圧電源のパッドセルにおいて順方向バイアスされるためである。Ｉ／Ｏ及び電源等の具体的な機能が、図２の各パッドセルに割り当てられているが、他のパッドセル機能を用い得ることを良く理解されたい。
【００３０】
図２におけるＥＳＤ回路網９の他の実施形態において、抵抗５２及びコンデンサ５３は、ノード５６を中心に反転して、抵抗をＶSSバスに接続し、また、コンデンサをブーストバスに接続し得る。ＲＣ過渡検出器がこのように構成された場合、バッファ回路５４は、例えば、偶数個の直列接続されたＣＭＯＳインバータ段を利用し得る。当業者は、この用途において有効に機能する図２に示したもの以外の複数の追加過渡検出器が存在することを認識するであろう。図２に示したバッファ回路５４の機能は、ノード５６において、過渡検出器出力信号を検出し、反転し、増幅することである。これらの機能を実行するために用い得る共通回路は数多く存在する。一般的に、トリガ回路５０が必要であるが、このトリガ回路５０は、いずれかの保護対象のＩ／Ｏ又は電源パッド上で急速なＥＳＤ誘起電圧過渡（ｄＶ／ｄｔ）を検出し、そのトリガ回路付近にあるブーストバス１２の電圧レベルに等しい電圧レベルに又はそれに近い電圧レベルにトリガバス１６を駆動する。
【００３１】
従来技術に見られる前述の電圧閾値検出回路は、本明細書において述べた強化ＥＳＤ回路網では良好に機能しないことを指摘する。何故そうであるかということには、３つの主な理由がある。第１に、これら検出回路の実際の電圧閾値は、通常の半導体プロセスのばらつき及びＩＣの動作温度範囲に極めて敏感である。これらの要因のために、電圧閾値は、２乃至３ボルトの範囲で変動し得る。第２に、通常のＩＣ動作を妨害しないために必要な最小検出回路電圧閾値と、ＥＳＤ現象時、ストレスを受けたＩ／Ｏパッド上の設定最大許容電圧との間に充分な電圧マージンがない。ＥＳＤ電圧閾値検出器は、通常の回路動作時、オンしてはならない。例えば、通常動作時、ＶＤＤ＝３．３ボルトのＩＣは、通常、製造後ＶDD＝５．０ボルト以上でバーンインが行なわれる。検出回路がバーンイン時作動しないことを保証するために、また、追加マージンを付与してプロセスのばらつきを吸収するために、ＥＳＤ検出回路の電圧閾値は、通常、７乃至８ボルトの範囲に設定しなければならない。このことでは、ＥＳＤ現象時、Ｉ／Ｏパッドの脆弱な要素を保護する適切なマージンが得られない。通常、Ｉ／ＯパッドのＥＳＤ現象時の臨界電圧故障閾値は、６乃至１０Ｖの範囲で変動することを思い起こされたい。第３に、ブーストバス１２に沿う小さいが不可避のＩＲ電圧降下のために、電圧閾値検出回路は、ストレスを受けたＩ／Ｏパッドからある程度離れて配置されると、その付近に配置された検出回路を作動させ得るＥＳＤ現象を適切に検出できない場合がある。このことは、複数のトリガ回路がブーストバスに沿って並列に分散された場合、バス電圧競合問題の原因になり得る。特にＲＣ過渡検出回路５１または、一般的な過渡検出回路は、前述の問題領域に対しては、敏感さの度合いが極めて小さく、即ち、影響を受けにくい。これらの理由により、電圧閾値検出用ＥＳＤ検出回路は、これらの分散型保護回路網では、良好に機能しない。
【００３２】
図２におけるＥＳＤ回路網９の他の実施形態において、複数のバッファ回路５４を各Ｉ／Ｏパッドセルに配置して、そのパッドセル付近のクランプＮＭＯＳＦＥＴを駆動することで、ＲＣ過渡検出器５１だけがトリガ回路５０に残るようにする。更に他の実施形態において、バッファ回路５４は、複数の部位、即ち第１部位をトリガ回路５０付近に、また、第２部位を各Ｉ／Ｏパッドセル付近に分割し得る。
【００３３】
図２に示すＥＳＤ回路網９において、電源パッドセル４０のトリガ回路５０を示す。他の実施形態において、このトリガ回路は、Ｉ／Ｏパッドセル２０乃至２２に、又は、パッドセル間の専用のスペーサセルに、あるいは、適当なスペースが利用可能な箇所ならばどこにでも、選択的に配置し得る。図２に示すＩ／Ｏ及び電源パッドセルへの配置に加えて、個々のクランプＮＭＯＳＦＥＴ３６及び４６は、また、パッドセル間の専用のスペーサセルに、又は、スペースが利用可能な箇所ならばどこにでも配置し得る。１つの形態は、ＥＳＤバス１４に沿って、これらのクランプＮＭＯＳＦＥＴを頻発に且つ広範囲に分散することである。
【００３４】
クランプ分流デバイス３６及び４６は、ＮＭＯＳＦＥＴとして示しているが、他の分流デバイスや分流回路がこの機能を提供し得ることを認識されたい。例えば、ＰＭＯＳＦＥＴ、２つ以上の直列ＮＭＯＳＦＥＴ又はＰＭＯＳＦＥＴ、接合電界効果トランジスタ（ＪＦＥＴ）、トリガシリコン制御整流器（ｐｎｐｎ）、ダーリントン構造のバイポーラトランジスタ回路、あるいは、何らかの電気制御スイッチが、この分流機能を提供し得る。
【００３５】
具体的なＭＯＳＦＥＴデバイスを例示しているが、集積回路のＥＳＤ回路網９は、ＣＭＯＳ、バイポーラ、ＢＩＣＭＯＳ、ＳＯＩ及びバルク、ＳｉＧｅ等、他の種類の半導体プロセスによって形成される他の種類のトランジスタで実現し得ることを良く理解されたい。
【００３６】
動作時、分散型ＥＳＤ保護回路網９は、回路網の動作に必要な複数の集積回路パッドセル及びバスを含む。複数のパッドセル２０乃至２２及び４０のいずれかが、静電気放電電圧及び対応する電流を受ける。他のいずれかのパッドに印加されたＶSSを基準としたＥＳＤ現象と関連する回路動作は、Ｉ／Ｏパッド３１におけるＥＳＤ現象の場合について前に述べたものと同様である。ＥＳＤ現象がＩ／Ｏパッド３１から他のパッドに、例えば、ＶSSの代わりにＶDD1パッド４１に印加された場合、ＥＳＤ回路網動作及び電流経路は、ダイオード４２がＶSSバス１８から接地ＶDD1パッド４１への帰還経路を提供することを除いて、同じである。従って、図２に示した回路網は、ＥＳＤ保護回路網９における任意の２つのパッド間でのＥＳＤ保護を可能にする。
【００３７】
図２のＰＭＯＳＦＥＴ５８は、平衡回路を形成し、また、通常の回路動作時及びＥＳＤ現象直後の双方において、ブーストバス１２及びＥＳＤバス１４上の電圧を等しくするための方法を提供する。しかしながら、ブーストバス電圧１２が、ＥＳＤバス電圧１４を適切に越えるために、ＥＳＤ現象時、ＰＭＯＳＦＥＴ５８が非導通状態であることは、重要なことである。ＰＭＯＳＦＥＴ５８の主な目的は、トリガ回路５０が、第２ＥＳＤ現象に正しく反応するように、第１ＥＳＤ現象の後、ブーストバス１２を放電してトリガ回路５０をリセットすることである。第１ＥＳＤ現象が検出され、完全に放散されると、ＥＳＤバス１４の電圧は、低くなり、１ボルト付近になる可能性がある。しかしながら、ＰＭＯＳＦＥＴ５８が無い場合、ブーストバス１２上の電荷に対して、ＶSS用の同等の放散経路が存在しない。第１ＥＳＤ現象の後、ブーストバス１２は、相当の期間、電荷が残ったままである。このブーストバス１２上の残留電荷は、単一の印加されたＥＳＤ現象の場合には問題ではないが、集積回路が、短時間の間に、一連の急激なＥＳＤ現象を受ける場合、問題になり得る。トリガ回路５０は、ブーストバス１２上の急激なｄＶ／ｄｔ遷移を検出することによってＥＳＤ現象を検出するようになっていることを思い起こされたい。ブーストバス１２が、第１ＥＳＤ現象の後、ある程度高い電位のままである場合、第２ＥＳＤ現象の開始時のｄＶ／ｄｔ遷移が結果的に小さいと、トリガ回路５０を作動するのに適切でない場合がある。従って、ＥＳＤ現象が終わった後、ＥＳＤバス１４を介したＶSSへのブーストバス１２用の電荷抜き取り経路を提供するために、平衡回路（ＰＭＯＳＦＥＴ５８）が必要である。通常のＩＣ動作時、トリガバス１６は、ＶSS電位付近に保持され、また、ＰＭＯＳＦＥＴ５８は、ブーストバス１２をＥＳＤバス１４の電圧にする。第２のＰＭＯＳＦＥＴ５８の利点は、ＰＭＯＳＦＥＴ５８内に存在するＮウェルダイオードへの寄生Ｐ＋ドレインによって提供される。Ｉ／Ｏパッド３１上でのＥＳＤ現象時、例えば、（ＥＳＤバス１４を介する）このダイオードは、ＰＭＯＳＦＥＴ３４を支援して、ブーストバス１２電位を上昇させる。ＰＭＯＳＦＥＴ５８は、これらの意図した機能を実現するために用いられる幾つかのデバイス又は回路の１つにすぎないことを理解されたい。
【００３８】
図３は、Ｉ／Ｏパッドセル２２内に含まれるＥＳＤ要素の１つの例を示すが、ＰＭＯＳＦＥＴ３４のゲートを制御する回路の実施形態を含む。１つの形態において、図２の各Ｉ／Ｏパッドセルは、図３に示すように実現し得るが、この場合、各ＰＭＯＳＦＥＴ３４のゲートは、同様に制御される。説明の便宜上、パッド３１、ダイオード３２、クランプＮＭＯＳＦＥＴ３６、ダイオード３３、ＰＭＯＳＦＥＴ３４、ブーストバス１２、ＥＳＤバス１４、トリガバス１６及びＶSSバス１８等、図２で既に示した同じ要素は、図３で同様に付番する。ＰＭＯＳＦＥＴ６０は、ＥＳＤバス１４に接続されたゲートと、Ｉ／Ｏパッド３１に接続されたそのソースへの電気体接続部と、ノード６１における抵抗６２の第１端子に接続されたドレインと、を有する。抵抗６２の第２端子は、ＶSSバス１８に接続されている。インバータ６３の入力は、ノード６１に接続され、また、インバータ６３の出力は、ＰＭＯＳＦＥＴ３４のゲートに接続されている。ダイオード６４のアノードは、Ｉ／Ｏパッド３１に接続され、また、ダイオード６４のカソードは、ブーストバス１２に接続されている。動作時、ダイオード６４は、ＰＭＯＳＦＥＴ３４に対応するＮウェルダイオードへの寄生Ｐ＋能動部として、又は別個の個別ダイオードとして実現し得る。
【００３９】
本実施形態において、ＰＭＯＳＦＥＴ３４、ダイオード６４、インバータ６３、ＰＭＯＳＦＥＴ６０及び抵抗６２は、ＥＳＤ現象時、Ｉ／Ｏパッド３１がストレスを受けた際、Ｉ／Ｏパッド３１電圧に又はその付近にブーストバス電圧を上昇させるプルアップ回路７０を含む。この回路は、Ｉ／Ｏパッド３１に印加された正のＥＳＤ現象を検出し、また、ＰＭＯＳＦＥＴ３４のゲートをロー状態にして、ＰＭＯＳＦＥＴ３４を導通状態にする。ＥＳＤ現象時、ストレスを受けたＩ／Ｏパッド電圧が、局所的なＥＳＤバス１４電圧を越えてＰＭＯＳＦＥＴ閾値電圧以上になる場合、ノード６１は、Ｉ／Ｏパッド電圧付近まで引き上げられる。抵抗６２は、ＰＭＯＳＦＥＴ６０が容易にノード６１をハイ状態にし得るように、ある程度抵抗を帯びるように寸法設定される。ノード６１における入力がハイ状態又はアクティブ論理状態であると仮定すると、インバータ６３は、ＰＭＯＳＦＥＴ３４のゲートをロー状態にして、ＰＭＯＳＦＥＴ３４において、低抵抗のソース−ドレイン間の導通が可能になる。通常の動作時、ノード６１は、抵抗６２によってＶSSに保持され、インバータ６３は、ＰＭＯＳＦＥＴ３４のゲートをＰＭＯＳＦＥＴ３４を非導通状態にする電圧レベルに保持する。従って、プルアップ回路７０は、Ｉ／Ｏパッド３１上でのＥＳＤ現象時、ブーストバス１２をパッド電圧に又はその付近に上昇するように機能する。
【００４０】
他の数多くの回路要素を他の選択肢として用いて、図３のプルアップ回路７０の機能を実行し得ることを良く理解されたい。例えば、ＰＭＯＳＦＥＴ３４は、ゲート制御回路に適切な変更を行なったＮＭＯＳＦＥＴで置き換え得る。他の選択肢として、ＰＭＯＳＦＥＴ３４は、完全に除去でき、ダイオード６４だけをスタンドアロン構成で用い得る。スタンドアロンのダイオード６４を用いる場合、ＥＳＤ現象時、Ｉ／Ｏパッドからブーストバス１２への約０．７Ｖの不可避のダイオード降下がある。これによって、ＥＳＤ回路網の性能は減少するが、この時、プルアップ回路７０は、ダイオード６４だけを含む必要があるため、ＥＳＤ回路網が簡素化されるという利点がある。また、バイポーラトランジスタ等の他のデバイスは、ＰＭＯＳＦＥＴ３４の代わりに用い得る。
【００４１】
図１において述べた従来技術による分散型線路クランプ回路網には、各Ｉ／Ｏパッドセルに配置された複数の個々の個別線路クランプＮＭＯＳＦＥＴが含まれる。前述の通り、この方式は、Ｉ／Ｏパッドセル間に大きなギャップがある場合、又はパッドセル間のギャップがＩＣ周辺部の周囲で大幅に変化する場合、設計における限界であり得る。このことは、段階的に増加するＥＳＤバス抵抗Ｒ１が、この間隔に比例するという事実による。Ｉ／Ｏパッドセル間のＲ１における何らかのばらつきは、Ｉ／ＯパッドのＥＳＤ性能のばらつきに直接つながることを思い起こされたい。Ｒ１が最大であるところのＩＣ周辺部領域においてＩ／Ｏパッドを適切に保護する場合、Ｉ／Ｏパッドセル毎のクランプＮＭＯＳＦＥＴチャネル幅は、最大値に固定されたＲ１がＩＣ周辺部に存在する回路網を仮定したシミュレーションに基づき、通常、設定される。この手法には、複数の問題がある。第１に、Ｉ／Ｏパッドセルが近接して配置されるようなＩＣ周辺部の領域では、クランプＮＭＯＳＦＥＴの寸法が大き過ぎるため、この手法は、非効率的である。第２に、１つのＩ／Ｏパッドから次のＩ／Ｏパッド間において、ＥＳＤ性能に大きなばらつきがあり得る。第３に、この手法は、１つ又は複数のパッドセルが、隣接するパッドセルへのギャップが極めて大きい状態で配置される場合の用途では、適切に機能しない。この場合、これらのギャップに跨るＥＳＤバス区間に対応するＲ１は、分散型クランプ回路網を有効に利用するには大き過ぎることがある。これらの各問題を低減するための１つの解決策は、図１及び図２双方を参照して前に述べた通り、追加のクランプＮＭＯＳＦＥＴがＩ／Ｏパッドセル間のスペーサセルに配置された状態で、Ｉ／ＯパッドセルにおけるクランプＮＭＯＳＦＥＴを増やすことである。この手法は、有効であり得るが、通常、多数のスペーサセルを設計し、パッドセル間の複数の異なる間隔に対して配置することが必要である。従って、後述する実施形態は、更にＥＳＤ設計をモジュール化し、必要に応じて、特有な設計要素を無くするようにする。
【００４２】
本発明の目的は、線路クランプＮＭＯＳＦＥＴが、Ｉ／Ｏパッドセルから物理的に分離され、また、ＩＣ周辺部の周囲において、ほぼ連続的且つ均等に分散して配置されるＥＳＤ保護回路網を実現することにある。次に図４及び図５を参照して述べるように、この新しい回路網方式は、各Ｉ／Ｏパッドセルの領域において、線路クランプＮＭＯＳＦＥＴチャネル幅を最小にし、１つのＩ／Ｏパッドと次のＩ／Ｏパッド間におけるＥＳＤ性能のばらつきを最小にし、また、あらゆる任意の間隔でＩＣ周辺部の周囲にＩ／Ｏパッドセルを配置する自由度を最大にする。
【００４３】
図４は、ＩＣにおける複数のＩ／Ｏ及び電源パッドセルを保護するためのＥＳＤ回路網１００を示す。Ｉ／Ｏパッドセル１２０及び１２１が示されている。ブーストバス１１０、ＥＳＤバス１１１、トリガバス１１２及びＶSSバス１１３が、図２のＥＳＤ保護回路網９と同様に設けられている。クランプＮＭＯＳＦＥＴ１５０乃至１５９の回路網１６０は、ＥＳＤバス１１１の長手方向に沿って分散されている。各クランプＮＭＯＳＦＥＴ１５０乃至１５９は、ＥＳＤバス１１１に接続されたドレインと、ＶSSバス１１３に接続されたソースと、トリガバス１１２に接続されたゲートとを有する。クランプＮＭＯＳＦＥＴ１５０乃至１５９は、Ｉ／Ｏパッドセル１２０及び１２１に対応せず、代わりに、別個の分散型クランプＮＭＯＳＦＥＴ回路網１６０に共にグループ化されていることに留意されたい。
【００４４】
一連の段階的に増加するバス抵抗Ｒ４は、各クランプＮＭＯＳＦＥＴ１５０乃至１５９間でＥＳＤバス１１１に沿って示す。同様な一連の段階的に増加するバス抵抗Ｒ５及びＲ６は、それぞれトリガバス１１２及びブーストバス１１０に沿って示す。各抵抗（Ｒ４、Ｒ５、及びＲ６）は、２つの隣接したクランプＮＭＯＳＦＥＴ１５０乃至１５９間におけるその区間の対応するバス用の有効分散寄生導線抵抗を表す。１つのこのようなクランプＮＭＯＳＦＥＴの物理的な中心から隣接するクランプＮＭＯＳＦＥＴの物理的な中心までのバス長は、例えば、これらの抵抗計算に用い得る。また、段階的に増加するバス抵抗は、ＶSSバス上に示すが、概略図を簡単にするために、図４には含まれていない。
【００４５】
ブーストバス１１０、ＥＳＤバス１１１、トリガバス１１２及びＶSSバス１１３は、ＩＣ周辺部に沿って延在し、ＥＳＤ保護回路網１００を拡張し、図４のドットで示すように、線路クランプＮＭＯＳＦＥＴ回路網１６０を含んでおり、ＩＣ周辺部に沿って設け得る他のパッドセル（図示せず）を含む。好適な実施形態において、４つのバスは、集積回路周辺部又は半導体チップの周辺部の周囲において連続的に、ＩＣ又はチップにおけるほとんど又は全てのパッドを保護すべきである。ＥＳＤバス１１１がいずれかの箇所で破断している場合、バスの端部付近に配置されたＩ／Ｏパッドセルを適切に保護するために、規模が大きい個別線路クランプＮＭＯＳＦＥＴが、バスの端部に又はその近辺に必要である。
【００４６】
図４のＩ／Ｏパッドセル１２０には、外部接続パッド１３１、ダイオード１３２（図４には図示せず、図５に示す）、ダイオード１３３、及びＰＭＯＳＦＥＴ１３４が含まれる。理解し易いように図４には示していないが、ダイオード１３２は、ＶSSバスに接続されたアノード端子と、Ｉ／Ｏパッド１３１に接続されたカソード端子とを有する。ダイオード１３３は、Ｉ／Ｏパッド１３１に接続されたアノード端子と、ＥＳＤバス１１１に接続されたカソード端子とを有する。ＰＭＯＳＦＥＴ１３４は、Ｉ／Ｏパッドに接続されたドレインと、ブーストバス１１０に接続されたソースとを有する。ＰＭＯＳＦＥＴ１３４のゲートは、図３において述べた制御信号に接続されている。Ｉ／Ｏパッドセル１２０専用のクランプＮＭＯＳＦＥＴは、存在しないことに留意されたい。Ｉ／Ｏパッドセル１２０には示さないが、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴ出力ドライバ、これらの出力ドライバ用の前置ドライバ回路、入力回路、及び通常のＩ／Ｏ動作に必要な他の回路部品がパッドセルに通常存在する。Ｉ／Ｏパッドセル１２１は、Ｉ／Ｏパッドセル１２０と同様である。これには、本実施形態では、図４に示すように、Ｉ／Ｏパッドセル１２０に在るものと同じ回路が含まれる。
【００４７】
図４には示さないが、ＥＳＤ回路網１００が正常に動作するために必要なものは、図２のトリガ回路５０と同様な１つ又は複数のトリガ回路である。これらのトリガ回路は、オプションとして、Ｉ／Ｏパッドセル１２０乃至１２１、電源パッドセル、パッドセル間の専用スペーサセル、又は適切なスペースが利用可能な箇所であればどこにでも配置し得る。図２のＰＭＯＳＦＥＴ５８と同様なオプションとしての等化回路（図示せず）は、ブーストバス１１０とＥＳＤバス１１１との間に接続され、また、トリガバス１１２によってゲート制御され、通常の回路動作時及びＥＳＤ現象の後、対応する電位にブーストバス１１０及びＥＳＤバス１１１を維持する。
【００４８】
図４に示すＥＳＤ回路網１００の主な特徴は、クランプＮＭＯＳＦＥＴ回路網１６０であり、これは、Ｉ／Ｏパッドセル１２０乃至１２１とは別個に実現され、また、ある程度連続的且つ均等にＩＣ周辺部に沿って分散された一列の個々のクランプＮＭＯＳＦＥＴ１５０乃至１５９を含む。クランプＮＭＯＳＦＥＴ回路網１６０を最も効率的に実現するためには、２つの重要な要件がある。第１の要件は、クランプＮＭＯＳＦＥＴチャネル幅をＥＳＤバス１１１の単位長さ当りほぼ一定にして、ＥＳＤ回路網１００が網羅するＩＣ周辺部の領域上に回路網１６０を配置することである。この要件に対する唯一の例外は、前述の通り、ＥＳＤバス区間の両端部にあり、ここでは、通常、分散型線路クランプ回路網を適切に終端するための大型の個別クランプＮＭＯＳＦＥＴが必要である。クランプＮＭＯＳＦＥＴ回路網１６０に対する第２の重要な要件は、個々のクランプＮＭＯＳＦＥＴ１５０乃至１５９間のＩＣ周辺部に沿って大きなギャップが存在しないことである。ＥＳＤバスの単位長さ当りクランプＮＭＯＳＦＥＴ幅が一定であるという２つの要件を満たし、また、ＥＳＤ回路網１００が網羅するＩＣ周辺部の領域上において、個々のクランプＮＭＯＳＦＥＴ１５０乃至１５９間にギャップを有さないクランプＮＭＯＳＦＥＴ回路網１６０は、“連続分流回路網“と定義し得る。この理想的な回路網は、２つの極めて重要な利点を提供することを示し得る。第１に、この回路網は、ＩＣ周辺部に沿うＩ／Ｏパッドセルの物理的な配置に関わらず、Ｉ／ＯパッドＥＳＤ性能が確実に一定である。第２に、この回路網は、回路網全体において最小の総合成線路クランプＮＭＯＳＦＥＴチャネル幅を利用しつつ、全てのパッドにこの均等な保護を提供する。これらの理由により、この回路網は、分散型列のＩ／Ｏ及び電源パッドを保護するための分散型クランプＮＭＯＳＦＥＴ回路網１６０の最も効率的で且つ可能な限り小型の実際的な実施例である。総合成線路クランプＮＭＯＳＦＥＴチャネル幅を最小限に抑えることに対する他の利点は、この回路網はまた、通常のＩＣ動作時、回路網を介したオフ状態漏れを最小限に抑えるということである。
【００４９】
図５は、図４の概略図に対応する物理的なレイアウト図を示す。集積回路におけるＥＳＤ回路網１００の一部を示す。連続クランプＮＭＯＳＦＥＴ回路網１６０は、連続分流回路網を形成するが、集積回路の縁部２１６に沿って配置される。本実施形態において、各クランプＮＭＯＳＦＥＴ１５０乃至１５９は、同じであり、プロセス技術のデザインルールが許す限り密接して配置される。Ｉ／Ｏパッドセル１２０及び１２１は、クランプＮＭＯＳＦＥＴ回路網１６０からＩＣ縁部２１６に対向して配置される。２つのＩ／Ｏパッドセル間には、大きな物理的スペース即ちギャップが存在することに留意されたい。Ｉ／Ｏパッドセル１２０には、外部接続パッド（図示せず）、ダイオード１３２、図４に対応するダイオード１３３、及びプルアップ回路１３６が含まれる。プルアップ回路１３６は、図３を参照して述べたプルアップ回路７０と同様、即ち同じであると仮定し、また、図４のＰＭＯＳＦＥＴ１３４を含む。本実施形態において、Ｉ／Ｏパッドセル１２１は、Ｉ／Ｏパッドセル１２０と同じであると見なす。図４のブーストバス１１０、ＥＳＤバス１１１、トリガバス１１２、及びＶSSバス１１３は、理解を容易にするために、図５には示していないが、１つの実施形態において、これらのバスは、クランプＮＭＯＳＦＥＴ回路網１６０上、及び各Ｉ／Ｏパッドセルに含まれるＥＳＤ要素１３２、１３３、及び１３６上の１つ又は複数の導線層に経路設定し得る。
【００５０】
クランプＮＭＯＳＦＥＴ１５０乃至１５９は、Ｉ／Ｏパッドセルから分離しているため、例えば、クランプＮＭＯＳＦＥＴ１５０を表すように単一のレイアウトセルを生成し、そして、この単一セルを一次元配列の同じ隣接する具体的なものに複製して、連続分流回路網（クランプＮＭＯＳＦＥＴ回路網１６０）を形成することは簡単なことである。図５を参照して更に言えることは、個々の線路クランプＮＭＯＳＦＥＴ１５０乃至１５９間におけるギャップを最小限に抑える又は無くすると、ＩＣのレイアウト面積を節約し得る。このことは、全ての保護対象のＩ／Ｏ及び電源パッドに対する所定の目標のＩ／ＯパッドＥＳＤ性能を満たすためには、クランプＮＭＯＳＦＥＴ幅がＥＳＤバス１１１の単位長さ当り一定であることが必要であるという事実による。各個々のクランプＮＭＯＳＦＥＴ１５０乃至１５９は、ＩＣ周辺部において一定の高さ及び幅を占有する。図５で分かるように、個々のクランプＮＭＯＳＦＥＴ１５０乃至１５９を隣接させることによって、各クランプＮＭＯＳＦＥＴ１５０乃至１５９の高さを最小限に抑えて、ＥＳＤバスの単位長さ当りの目標クランプＮＭＯＳＦＥＴ幅を満足することが可能である。クランプＮＭＯＳＦＥＴ１５０乃至１５９間にギャップが存在する場合、各クランプＮＭＯＳＦＥＴは高くなって、Ｉ／Ｏパッドｓ１２０及び１２１をＩＣ縁部２１６から離す必要がある。このことは、総ＩＣ面積を増やし得るだけである。一定の高さを有するクランプＮＭＯＳＦＥＴ１５０乃至１５９を設計することによって、また、図５に示すように、これらを隣接して配置することによって、可能な限り最小のレイアウト面積内にＥＳＤ保護回路網１００を実現することが可能である。図５に示す分散型クランプＮＭＯＳＦＥＴ回路網１６０のレイアウト構成は、間隔を広く空けて配置されたＩ／Ｏパッドセルだけでなく、最小の間隔を空けて配置された規模の大きい一群のＩ／Ｏパッドセルに対して、同じように極めて良好に機能することに留意されたい。
【００５１】
図２の回路に優る図４及び図５におけるＥＳＤ保護回路網１００の利点は、いずれかストレスを受けたパッドの左右にある一群のＩ／Ｏパッドセルが、強固なＥＳＤ性能を保証する上で必要でないことである。ＥＳＤ保護回路網１００において、クランプＮＭＯＳＦＥＴ回路網１６０は、Ｉ／Ｏパッドセルとは別々に実装される。従って、単一のＩ／Ｏパッドセルだけが、ＥＳＤバス１１１のその部分に沿って配置されたとしても、そのＩ／Ｏパッドは、強固なＥＳＤ性能を示す。更なる利点は、Ｉ／Ｏ設計者が、ＩＣ周辺部の任意の箇所にパッドセルを配置する最大の自由度を与えられ、パッドセル間の間隔が任意なことである。ダイオード１３２及び１３３、及びプルアップ回路１３６は、ＥＳＤバス、ブーストバス、及びＶSSバス、また、ＩＣ周辺部に沿う任意の箇所の分散型線路クランプＮＭＯＳＦＥＴ回路網１６０に接続し得る。この連続分流回路網において、この結果的に生じるＩ／ＯパッドＥＳＤの性能は、Ｉ／Ｏパッドセルの物理的な配置とは独立して、一定である。これらは、従来技術に優る重要な利点である。
【００５２】
従来技術による回路網設計に優るＥＳＤ保護回路網１００の更なる利点は、各Ｉ／Ｏパッドセル内におけるＥＳＤ設計の簡素化である。各Ｉ／Ｏパッドセルにダイオード１３２、１３３及びプルアップ回路１３６だけを配置すると、複数の機能構成、物理的なアスペクト比、配線方式等で、一連のＩ／Ｏパッドセルを生成することが容易である。更に、異なる配線方式、目標ＥＳＤ性能等に対して、複数のクランプＮＭＯＳＦＥＴ回路網１６０の設計方法を創出すると都合がよい。これら一連の要素が利用可能である場合、任意のＩＣ用途に対して、最適なＩ／Ｏ及びクランプＮＭＯＳＦＥＴ回路網セルを独立に選択し得る。これによって、ＥＳＤ回路網設計を大幅に簡素化し得る。
【００５３】
図５のレイアウトは、例示のみであり、数多くの改良を行ない得ることを理解されたい。例えば、線路クランプＮＭＯＳＦＥＴ回路網１６０は、ＩＣ縁部２１６からＩ／Ｏパッドセルと対向する位置に移動し得る。線路クランプＮＭＯＳＦＥＴ回路網１６０、Ｉ／Ｏパッドセル、又はＩ／Ｏパッドセル内のＥＳＤ要素の数多くの他の物理的な配置が便利な場合もある。本実施形態の重要な側面は、理想的にはＩＣ周辺部に沿って狭い幅で実装されるクランプＮＭＯＳＦＥＴ回路網１６０が、Ｉ／Ｏパッドセル１２０乃至１２１から物理的に分離され、また、ある程度連続的且つ均等に分散された一列の個々のクランプＮＭＯＳＦＥＴ１５０乃至１５９によって形成されることである。
【００５４】
図５のクランプＮＭＯＳＦＥＴ１５６の一部について更に詳細なレイアウト例を図６に示す。ここで、クランプＮＭＯＳＦＥＴ１５６は、並列に配線された複数の個々のＮＭＯＳＦＥＴ区間又はフィンガとして実現されていることが分かる。各フィンガのチャネル幅寸法は、ＩＣ縁部２１６に垂直である。クランプＮＭＯＳＦＥＴ１５６内にある単一のＮＭＯＳＦＥＴフィンガのドレイン、ソース及びゲート領域が、図６に示されている。このクランプＮＭＯＳＦＥＴフィンガのドレイン領域２１４は、導線ＥＳＤバス２０２の一部に接続されている。このクランプＮＭＯＳＦＥＴフィンガのソース領域２１０は、導線ＶSSバス２０６一部に接続されている。Ｎ＋能動部への４つの四角形接点が、各フィンガのソース及びドレイン領域に示されている。このクランプＮＭＯＳＦＥＴフィンガのゲート領域２０８は、トリガバス２０４の一部に接続されている。多重フィンガクランプＮＭＯＳＦＥＴ１５６は、ゲート領域間における交互に配置されたドレイン及びソース領域から形成されている。クランプＮＭＯＳＦＥＴ１５６は、図６のドットで示すように、引き出されたフィンガの左右に追加のフィンガを含み得る。また、クランプＮＭＯＳＦＥＴ１５６は、図６に示したものより少ない数のフィンガを含み得る。クランプＮＭＯＳＦＥＴ回路網１６０の好適な形態において、クランプＮＭＯＳＦＥＴ１５０乃至１５９は、同様な隣接する要素である。従って、各個々のクランプＮＭＯＳＦＥＴ１５０乃至１５９におけるクランプＮＭＯＳＦＥＴフィンガの正確な数は、重要ではない。１つの実施形態において、クランプＮＭＯＳＦＥＴ１５０乃至１５９は、クランプＮＭＯＳＦＥＴ回路網１６０の全てを網羅する単一のクランプＮＭＯＳＦＥＴに統合し得る。この単一デバイスは、ＥＳＤ回路網１００によって保護されるＩＣ周辺部領域の全て又は一部に渡って狭い範囲で延在し得る。例えば、図５において、この統合された単一デバイスは、２つのＩ／Ｏパッドセルが占有するＩＣ周辺部の一部を跨ぐ。クランプＮＭＯＳＦＥＴ回路網１６０の１つの例において、各クランプＮＭＯＳＦＥＴフィンガは、チャネル幅がわずか５．０ミクロンで引き出されている。従って、クランプＮＭＯＳＦＥＴ回路網１６０を形成する単一のクランプＮＭＯＳＦＥＴフィンガの幅は、極めて狭く、従って、広いレイアウト面積を占有しない。また、本明細書において与えた大きさは、一例としてのみであり、変更し得る。ＥＳＤバスの単位長さ当りのクランプＮＭＯＳＦＥＴチャネル幅に対する調整は、クランプＮＭＯＳＦＥＴ回路網１６０における各個々のクランプＮＭＯＳＦＥＴフィンガのチャネル幅を同時に調整することによって、行ない得ることに留意されたい。
【００５５】
図６のレイアウトは、例示のみであり、数多くの修正を行ない得ることを理解されたい。線路クランプＮＭＯＳＦＥＴ１５６に接続するバスの実際の物理的な寸法及び配置は、図６に示したものと大幅に異なってよい。他の実施形態において、クランプＮＭＯＳＦＥＴ１５６は、ＩＣ縁部２１６に垂直ではなく、並列に配置された１つ又は複数のクランプＮＭＯＳＦＥＴフィンガから形成し得る。
【００５６】
図２及び図４の分散型線路クランプ回路網間の相違に注目することは重要なことである。図２において述べた回路網において、クランプＮＭＯＳＦＥＴは、Ｉ／Ｏ及び電源パッドセル毎に配置される。パッドセル間に大きなギャップがある場合、他の線路クランプＮＭＯＳＦＥＴを、パッドセル間のスペーサセルにオプションとして配置し得る。慎重に実施すると、この手法は、理想に近い連続クランプＮＭＯＳＦＥＴ回路網を生成し得る。しかしながら、一般的に、カスタムスペーサセルは、数が極めて多いと、パッドセルにおけるクランプＮＭＯＳＦＥＴ間のギャップを最小限に抑えるように設計しなければならない。この手法によるＥＳＤ設計には、追加要素が極めて数多く必要である。図４において述べた回路網において、ある程度連続的且つ均等に分散された線路クランプ回路網１６０は、Ｉ／Ｏ及び電源パッドセルから分離して形成されている。この回路網１６０は、例えば、図５の線路クランプＮＭＯＳＦＥＴ１５０に対応する一次元配列の隣接した単純な単一線路クランプＮＭＯＳＦＥＴ単位セルによって、容易に形成し得る。この単純な手法は、設計及びレイアウト時間、回路網の複雑さ、及び誤りの可能性を最小限に抑える。
【００５７】
前述の通り、図４及び図５を参照して述べた連続分流回路網は、複数のＩ／Ｏ及び電源パッドを等しく保護しなければならない分散型ＥＳＤ回路網に対して、可能な限り最も効率的な構成である。この回路網は、回路網全体に必要な総合成クランプＮＭＯＳＦＥＴチャネル幅の観点と、この総回路網を実現するために必要なレイアウト面積の観点との双方から、最も効率的である。不定期に局所的にＥＳＤバスの単位長さ当りのクランプＮＭＯＳＦＥＴチャネル幅を大きくしたり、あるいは、不定期にクランプＮＭＯＳＦＥＴセル間にギャップを追加したりすると、全体的なＥＳＤ性能は、改善しないことに留意されたい。このことは、ＩＣのＥＳＤ性能は、通常、最も弱いパッドからの試験結果によって制限されるという事実による。ＥＳＤに対して強固な更に幾つかのパッドは、公称の全体性能に影響を及ぼさない。同様に、これらの変更によって、完全で強固なＥＳＤ回路網を実現するのに必要なレイアウト面積は、減少することはなく、増加し得る。つまり、本発明の本実施形態は、線路クランプＮＭＯＳＦＥＴがＩ／Ｏパッドセルから分離された、また、ＩＣ周辺部の周囲にほぼ連続的且つ均等に分散して配置された、単純で効率的なＥＳＤ保護回路網及び物理的なレイアウト構成を提供する。
【００５８】
以上、全ての種類の回路に対するパッドセル保護に用い得るＥＳＤ構成及び方法が提供されたことが認識されたと考える。この保護方式は、モジュール式であり、また、特別な配慮や設計要件無しで配置し得る均等なＥＳＤ設計セル又はブロックとして設計し得る。本明細書において述べたＥＳＤ保護回路は、より規模の小さい処理形状に合わせて大きさの設定が可能である。
【００５９】
本発明を実現する装置は、ほとんど当業者に公知の電子部品や回路を含むことから、本発明の根底にある概念を理解し納得するために、また、本発明の教示内容が不明瞭にならないようにあるいは教示内容から逸れないように、前述の通り必要と思われる以上の範囲で回路の細部については説明を行なっていない。
【００６０】
前述の明細書では、本発明について、具体的な実施形態を参照して述べた。しかしながら、当業者が認識されるように、前述の請求項に記載した本発明の範囲から逸脱することなく、様々な修正及び変更を行ない得る。例えば、本明細書に記載したトランジスタは、任意の処理技術で実現し得る。例示したＭＯＳトランジスタの場合、導通タイプ及びそれに対応する信号伝達論理を変更することは、直ちに識別できる変更である。ある状況では、個別ダイオードを実装するよりも、元々存在する寄生ダイオードを用い得る。また、パッドセル内及びその周囲へのトリガ回路、プルアップ回路及びダイオードの物理的配置は、回路の機能に影響を及ぼすことなく、例示したものから変更し得る。従って、明細書及び図は、限定するものではなく、例示であると見なすものとし、従って、このような全ての修正は、本発明の範囲内に含まれるものとする。
【００６１】
効果、他の利点、及び問題に対する解決策は、具体的な実施形態に関して前に述べた。しかしながら、これら効果、他の利点、問題に対する解決策、及び何らかの効果、利点、又は解決策を生じせしめる又はより顕著にするあらゆる要素は、全ての請求項における重要な、必要な、又は本質的な特徴又は要素と解釈してはならない。本明細書に用いた、用語“備える（ｃｏｍｐｒｉｓｅｓ）”、“備えている（ｃｏｍｐｒｉｓｉｎｇ）”、又は他のあらゆるそれらの派生語は、非排他的包括を網羅するものとし、リスト化した要素を含むプロセス、方法、物品、又は装置は、それらの要素だけを含むだけではなく、明瞭にリスト化されていないもしくはこのようなプロセス、方法、物品、又は装置に固有な他の要素も含み得る。本明細書に用いた、用語“複数の”は、２つ又は３つ以上と定義する。本明細書に用いた、用語“他の”は、少なくとも第２以上と定義する。本明細書に用いた、用語“含んでいる（ｉｎｃｌｕｄｉｎｇ）”及び／又は“有している”は、備えている（ｃｏｍｐｒｉｓｉｎｇ）と定義する（即ち、排他的でない語）。本明細書に用いた、用語“結合されている”は、必ずしも直接的でなく、また、必ずしも機械的にではないが、“接続されている”と定義する。
【図面の簡単な説明】
【００６２】
【図１】従来技術によるＥＳＤ保護回路を示す概略図。
【図２】本発明に基づく分散型強化ＥＳＤ保護回路網を示す概略図。
【図３】図２のＥＳＤクランプ回路用の制御回路を示す概略図。
【図４】本発明に基づく分散型強化ＥＳＤ保護回路網の他の実施形態を示す概略図。
【図５】本発明に基づく分散型強化ＥＳＤ保護回路網のレイアウトを示す透視図。
【図６】本発明に基づく分流デバイスのレイアウトを示す透視図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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