(57)【要約】ＩＥＥＥ１３９４バスプロトコルによれば、プライオリティが等時性データパケットに与えられる。データ伝送は伝送サイクルでサイクルマスタの制御下で実行される。この伝送は、どれだけの伝送能力が伝送サイクルで使用されるかという等時性データに対して割り当てられたバンド幅に依存する。１つのサイクルでの混合データ伝送を管理するために、伝送すべき等時性データを有していないバスノードも、当該サイクルにおいてサブアクションギャップにより指示される等時性データ伝送の終了まで当該バスノードの伝送要求を待機する必要のあることが仕様特定されている。  本発明は、バスノードのいずれもが等時性データを伝送する必要のない場合に対してデータ伝送の効率を改善することを目的とする。本発明のデータリンク層デバイスは、等時性データを伝送すべきか否かをチェックする手段を有し、伝送する必要のない場合、データリンク層デバイスはノーサイクルマスタ状態に切り替わる。このノーサイクルマスタ状態ではローカルサイクル同期イベントが無視される。このノードは、ローカルサイクルイベント後にサブアクションギャップを待機することなしに、非同期伝送要求を行う。
2005536089.tif 000002
【特許請求の範囲】
【請求項１】
シリアル通信バス用のデータリンク層デバイスであって、所定のＩＥＥＥ１３９４バスに物理層ユニット（２０）へのインタフェース（３５）と、少なくとも１つのホストプロセッサへのインタフェース（３６）を有し、
該ホストプロセッサはＯＳＩ／ＩＳＯデータ通信基準モデルの高位層をサポートし、
さらに基準クロックのクロックパルスを計数するカウンタ（３１ａ）を有し、
該カウンタ（３１ａ）は所定の計数インターバル後にサイクル同期イベントを発生し、
該サイクル同期イベントは、パケットトランスミッタ（３２）によるサイクルスタートパケットの発生および送信をトリガし、
当該トリガはバス局の時間同期のために行われる形式のデータリンク層デバイスにおいて、
データリンク層ユニットはさらにコンフィギュレーション手段（３１ｂ、３８）を有し、
該コンフィギュレーション手段によりサイクル同期イベントに続いてサイクルスタートパケットが発生され、送信され、
当該サイクルスタートパケットの発生および送信は所定の条件に応答してディスエーブルされ、これによりノーサイクルマスタ伝送モードがサポートされる、
ことを特徴とするデータリンク層デバイス。
【請求項２】
請求項１記載のデータリンク層デバイスにおいて、
コンフィギュレーション手段（３１ｂ、３８）は、等時性リソースマネージャ（４２）からの、バンド幅が等時性データ伝送のために割り当てられているか否かという要求に対する手段を有し、
前記コンフィギュレーション手段（３１ｂ、３８）は、バンド幅が当時線データ伝送に対して割り当てられている場合、サイクルスタートパケットの発生および送信をディスエーブルする。
【請求項３】
とりわけＩＥＥＥ１３９４バスでのシリアル通信バス用のデータリンク層デバイスであって、物理層ユニット（２０）に対するインタＦＥ０巣（３５）と、少なくとも１つのホスプロセッサへのインタフェースを有し、
該ホストプロセッサはＯＳＩ／ＩＳＯデータ通信基準モデルの高位層をサポートする形式のデータリンク層デバイスにおいて、
データリンク層デバイスはさらに、サイクルマスタがネットワークに存在するか否かをチェックする手段（３１ｂ）を有し、
サイクルマスタが存在しなければ、コンフィギュレーション手段（３８）がアクティベートされ、
該コンフィギュレーション手段は、サイクルスタートパケットを待機せずに非同期伝送要求の発生と等時性データ伝送をイネーブルし、これによりノーサイクルマスタ伝送モードがサポートされる、
ことを特徴とするデータリンク層デバイス。
【請求項４】
請求項３記載のデータリンク層デバイスにおいて、
サイクルマスタがネットワークに存在するか否かをチェックする前記手段はメモリ（３７）を有し、
該メモリはネットワークのすべてのノードからの自己識別パケットを格納し、
さらに自己識別パケットの１つにエントリーが存在するか否かをチェックするための評価手段を有し、
該エントリーは相応するノードが等時性リソースマネージャ（４２）に対する主張者であることを指示する。
【請求項５】
請求項３記載のデータリンク層デバイスにおいて、
サイクルマスタがネットワークに存在するか否かをチェックする前記手段は第１のカウンタ（３１ａ）を有し、
該第１のカウンタは基準クロックのクロックパルスを計数し、各所定の計数インターバル後にサイクル同期イベントを発生し、
さらに第２のカウンタを有し、
該第２のカウンタは、サイクル同期イベントに続いてサイクルスタートパケットが受信されない度に増分し、
第２のカウンタが所定の値に達すると前記コンフィギュレーション手段がアクティベートされる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシリアル通信バスを介するデータ通信分野に関連する。より詳細には本発明は、このようなシリアル通信バス用のデータリンク層デバイスに関する。
【０００２】
技術背景
一般消費電子機器（ハイファイ、ビデオ、オーディオ）とパーソナルコンピュータとは「マルチメディア」のキャッチフレーズの下で新製品が発売され、実際に双方の側から多くの製品により開発が推進されている。２つの製品分野の結合は種々異なる製品分野の装置間でのデータ交換に関する作業がますます重要であることを意味する。従ってこのテーマに関しての標準化の努力がなされている。とりわけいわゆるＩＥＥＥ１３９４シリアルバスはすでに国際的に標準化されており、双方の製品群の端末間でのデータ交換に対するバスとして広く受け入れられている。前記規格の正確な仕様は：
ＩＥＥＥ１３９４ Standard for high performance serial bus, (IEEE) STD 1394/1995, IEEE New York, August 1996 に記載されている。
【０００３】
ここに開示する本発明はバスマネージメントに関するものである。ＩＥＥＥ１３９４シリアルバスは等時的データ伝送と非同期データ伝送のサービスを提供する。この関連で等時的データ伝送は、伝送すべきデータが規則的にデータソースに到着することを意味し、データはいつでも近似的に同じサイズで到着する。このようなデータソースの例はビデレコーダまたはカムコーダ、ＤＶＤプレーヤ、ＣＤプレーヤまたはＭＰ３プレーヤ等のようなオーディオ機器である。非同期伝送モードは他のデータ伝送すべてに対して使用され、これには制御コマンドおよびコンフィギュレーションメッセージが含まれる。これらはビデオまたはオーディオのストリーミングの場合ほどにはクリティカルではない。
【０００４】
ＩＥＥＥ１３９４シリアルバスの仕様は一連の基準を含んでおり、これらは一般消費電子機器分野の製品に対して非常に重要である：
・６３端子までの仮想的に自由に選択可能なバストポロジー（例えばチェーン、ツリー）
・４導線または６導線のケーブルを介し、２つの装置間の距離が最大４．５ｍまでのビットシリアルデータ伝送
・現在では４００Ｍビット／ｓまでの伝送速度
・端子が動作中に脱着可能（活線接続）
ＩＥＥＥ１３９４インタフェースを製造するためには、ハードウエアを使用してＩＥＥＥ１３９４規格の２つのレイヤーを実現することが必要である。これらは物理層とデータリンク層であり、データ通信のＯＳＩ／ＩＥＣ−７レイヤー基準モデルから公知である。バスへの接続は物理層により管理され、このバスプロトコルの主要部はデータリンク層に実現される。物理層とデータリンク層との電気的分離がＩＥＥＥ１３９４規格に定められているから、この実現は一般的に別個のＩＣを使用して行われる。
【０００５】
１３９４バスの所定の構成でバスマネージメントは、バスが等時性データパケットの伝送に対しても、非同期データパメットの伝送に対しても適切に共有されることを保証する。このことは基本的にいわゆるサイクルマスタをネットワークに導入することによって行われる。これはサイクルマスタ能力を備えるバスノードであり、サイクルマスタとして割り当てられる。このバスノードはネットワークのすべてのバスノードに対して規則的なインターバルでのサイクルスタートパケットの伝送によって時間同期を行う。すべてのバスノードはサイクルスタートパケットを受信した後、そのタイムクロックを再同期しなければならない。この同期プロセスを保証するために各バスノードにはサイクルタイマが存在し、その固有の時間クロックによりローカルサイクル同期イベントを発生する。ローカルサイクル同期イベントの後、バスノードはサイクルスタートパケットの受信を待機し、それから固有の伝送要求を行う。サイクルスタートパケットの受信後、バスノードは短い等時性ギャップを待機し、それからいずれかが満了したならば等時性データに対する伝送要求を発生する。等時性伝送要求を行った各ノードは、通常のサイクル期間中にバスへアクセスする。このことは等時性リソースマネージャにより保証される。等時性リソースマネージャもまた１３９４規格で確定されている。１３９４バスによるデータ伝送能力が等時性マネージャにより占有されていなければ、非同期伝送要求を行った他のすべてのノードは、サブアクションギャップと呼ばれる所定の時間が経過した後、このバスにアクセスすることができる。従ってサイクル期間の残りは、非同期伝送のために使用される。
【０００６】
バス管理手続きを簡単に説明すると、ここでは等時性データ伝送能力が保証され、残りのデータ伝送能力が非同期伝送のためにリザーブされる。しかしこれは以下の欠点を有する：
ＩＥＥＥ１３９４バスをデバイス間のシリアル通信に対して使用する場合、等時性データを伝送する必要はなく、サイクルマスタによるバス管理と使用されるサイクル期間は効率的なものではない。各バスノードは各ローカルサイクル同期イベントの後、サイクルスタートパケットの受信を待機しなければならない。すなわち各バスノードはサブアクションギャップを待機しなければならず、それから非同期伝送要求を行うことができる。これは時間の浪費であり、サイクルスタートパケットに対する伝送時間とサブアクションギャップを対する待機時間が無駄である。この時間の間、各サイクル期間でデータ伝送を行うことができない。
【０００７】
発明
本発明の課題は、ＩＥＥＥ１３９４バスにおけるサイクル期間でのサイクルマスタによるバス管理の上記欠点を克服することである。言い替えると本発明の課題は、シリアルバスのデータ伝送能力をより効率的に使用する改善されたバス管理を開示することである。
【０００８】
この課題は、請求項１および請求項３記載の構成により解決される。請求項１によれば、シリアル通信バス用のデータリンク層デバイスが設けられており、このデバイスによりローカルサイクル同期イベントに続いてのサイクルスタートパケットの発生が所定の条件に応答して、サイクルマスタ伝送モードをサポートしないためにディスエーブルされる。
【０００９】
請求項１ではデータリンク層デバイスがそれ自体サイクルマスタであり、サイクルマスタとして動作する前に、等時性リソースマネージャが等時性データ伝送のために実際にバンド幅を割り当てているか否かを検査する。割り当てていなければ本発明のデータリンク層デバイスはサイクルマスタ状態には切り替わらず、サイクルスタートパケットも形成しない。これによりデータ伝送の効率が改善される。
【００１０】
請求項３による別の解決手段は、データリンク層デバイスがバスノードに組み込まれており、バスノードがサイクルマスタ能力を有していないか、またはサイクルスレーブとして動作する場合に対するものである。すなわちこの場合、データリンク層デバイスはバスでサイクルマスタになることができない。このようなデータリンク層デバイスに対しては、サイクルマスタがネットワークに存在するか否かをチェックする手段を実現し、存在しなければノーサイクルマスタモードに切り替わるコンフィギュレーション手段をアクティベートすると有利である。このモードでは、非同期伝送要求の発生がサイクルスタートパケットを待機せずにイネーブルされ、非同期データ伝送ラスタがイネーブルされる。
【００１１】
両方の実現実施例によりネットワークのデータ伝送能力を向上させることができる。
【００１２】
請求項３記載のデータリンク層デバイスのさらなる改善が請求項４および５に記載の手段により可能である。ここにはサイクルマスタがネットワークに存在するか否かをどのようにチェックするかという２つの手段が開示されている。１つの手段では、データリンク層デバイスの内部メモリに格納されている、ネットワークのすべてのノードからの自己識別パケットを評価する。バスリセットの後、各バスノード、すなわち各データリンク層デバイスはバスリセットフェーズでバスノードから伝送されたすべての自己識別パケットを収集し、これを内部メモリに格納する。ＩＥＥＥ１３９４規格によれば自己識別パケットのフォーマットにはエントリーが存在し、このエントリーは相応するノードが等時性リソースマネージャを主張していることを指示する。自己識別パケットのいずれでもこのエントリーがセットされていなければ、ネットワーク上で誰も等時性データパケットを伝送しようとしていないことが明らかであり、従って各データリンク層デバイスはノーサイクルマスタ状態に切り替わることができる。
【００１３】
サイクルマスタがネットワークに存在するか否かをチェックするための択一的解決手段では、基準クロックのクロックパルスを計数する第１のカウンタが設けられており、このカウンタが所定の計数インターバルの後にサイクル同期イベントを発生し、第２のカウンタが設けられており、このカウンタはサイクル同期イベントに続いてノーサイクルスタートパケットが受信されるたびに増分し、第２のカウンタが所定の値に達しなければ、ノーサイクルマスタ伝送モードへの切り替えが実行される。
【００１４】
図面
本発明の実施例が図面に示されており、以下詳細に説明する。
図１は、パーソナルコンピュータ、ＸＤＳＬモデム、プリンタおよびデジタル静止カメラを備えるＩＥＥＥ１３９４バス構成の例を示す図である。
図２は、ＩＥＥＥ１３９４インタフェースに対する簡単なブロック回路図である。
図３は、ＩＥＥＥ１３９４シリアルバスプロトコルスタックを示す。
図４は、ＩＥＥＥ１３９４バスプロトコルによるサイクル構造を示す。
図５は、サイクルマスタ伝送モードを説明するための簡単な線図である。
図６は、本発明によるノーサイクルマスタ伝送モードの構造を示す図である。
図７は、データリンク層デバイスのブロック回路図である。
図８は、ＩＥＥＥ１３９４自己識別パケットのフォーマットを示す図である。
図９は、サイクルスレーブとしてコンフィギュレートされたデータリンク層デバイスに対する第１の状態線図である。
図１０は、サイクルスレーブとしてコンフィギュレートされたデータリンク層デバイスに対する第２の状態線図である。
【００１５】
図１には参照番号１０によりパーソナルコンピュータが示されている。このパーソナルコンピュータ１０には１３９４ケーブルを介してＸＤＳＬモデム１１，プリンタ１２およびデジタル静止カメラ１３が接続されている。ＸＤＳＬモデム１１は電話線に接続されており、この電話線を介してインターネットにアクセスする。パーソナルコンピュータ１０には少なくとも３ポート１３９４物理層ＩＣが装備されていなければならない。これは、端末機器１１〜１３へのすべての接続を取り扱うためである。図１に示したようなバス構成では、端末機器１１〜１３のいずれもが等時性データパケットを伝送または受信する能力を有してない。この実施例では、プリンタ、デジタル静止カメラまたはＸＤＳＬモデムと、オーディオまたはビデオをストリーミングすることはできない。パーソナルコンピュータ１０は等時性データパケットを受信および送信することができるが、しかしこの構成ではこの能力を使用することはない。なぜなら端末機器のいずれもがこれらの等時性データパケットを管理することができないからである。従って１３９４バスに到来するすべてのトラフィックは非同期伝送に関連する。
【００１６】
図２は、ＩＥＥＥ１３９４インタフェースの基本構造を示す。データ通信のＯＳＩ／ＩＳＯ基準モデルによる２つの通信層はハードウエアにより実現しなければならない。ここでは物理層とデータリンク層が存在する。ＩＥＥＥ１３９４規格によれば物理層回路とデータリンク層回路との導電分離が実現される。従って図２では２つの別個のＩＣがデータリンク層と物理層に対して使用される。参照番号２０は物理層に対するＩＣを示し、参照番号３０はデータリンク層に対するＩＣを示す。物理層ＩＣは１３９４バスラインＤＴｘ、ＳｔｒｂＴＸ，ＤＲｘおよびＳｔｒｂＲｘに接続されている。また物理層ＩＣ２０とデータリンク層ＩＣ３０との間の接続ラインも図示されている。８つまでのラインがデータビット伝送に使用され、２つのラインが両ＩＣ間の制御に使用され、１つのリンク要求ラインＬＲｅｑがＬＩＮＫ−ＩＣ３０からＰＨＹ−ＩＣ２０に接続されている。リンクＩＣから外部マイクロコントローラへの接続も簡略して示されている。クロック発生器１４も示されており、４９．５１２ＭＨｚの水晶安定化クロックをＰＨＹ−ＩＣ２０に送出する。このクロックはまた２分周回路１５に供給される。この２分周回路はクロック周波数をクロック発生器１４の半分にする。この分周されたクロック信号は２４．５７６ＭＨｚであり、ＬＩＮＫ−ＩＣ３０に供給される。このクロックはＬＩＮＫ−ＩＣ３０の３２ビットサイクルタイマレジスタの増分に使用される。これについては後で詳細に説明する。本発明の別の実施例では、この２分周回路はＬＩＮＫ−ＩＣに集積されている。
【００１７】
図３は、ＩＥＥＥ１３９４バス規格に示されたようなバスプロトコルスタックを示す。右側には物理層２０，データリンク層３０およびトランザクション層５０が別個に示されている。上位層のすべてはＩＥＥＥ１３９４バス規格に仕様規定されていない。図３の左側にはシリアルバス管理ソフトウエアツールが示されている。これは例えばバスマネージャ４１、等時性リソースマネージャ４２およびノードコントローラ４３である。これらのツールの多くはそれぞれ１３９４バスノードのマイクロコントローラ上で実行されるソフトウエアによって実現される。同じことがトランザクション層の実現にも当てはまる。物理層とデータリンク層だけがハードウエアによって実現される。物理層２０に対して重要な部分は次の要素である。すなわち仲裁ロジック２１，コネクタ／メディアロジック２２，データ再同期ロジック２３，バス初期化ロジック２４，データストローブエンコーディング／デコーディングに使用するエンコーディング／デコーディングロジック２５，そしてバス信号レベル発生およびデコーディングロジック２６である。種々のロジックおよび物理層機能の詳細については、ＩＥＥＥ１３９４バス規格自体を参照されたい。
【００１８】
本発明にとってさらに重要なのはデータリンク層プロトコル３０の実現である。図３は３つの別個の要素を示し、これはサイクルコントロールロジック３１，パケットレシーバ２３およびパケットトランスミッタ３２である。データリンク層実現の構造を以下詳細に説明する。しかし発明に重要ではないリンク層についてはＩＥＥＥ１３９４バス規格を参照されたい。他の１つの層およびシリアルバス管理アイテムとの情報交換のために、多数のリクエスト、コンフィギュレーション、インディケーションおよびレジスタアクセスメッセージが図３に示されており、ここに詳細に説明する。これらは標準化されたメッセージであり、１３９４バス規格をこれらメッセージの開示のために参照されたい。トランザクション層５０の機能も１３９４バス規格に開示されている。ここでは本発明の実現のために必要な変更はない。
【００１９】
シリアルバスプロトコルもまたシリアルバス管理を含む。このシリアルバス管理はノードの制御またはバスリソースの管理に必要な標準コントロールおよび状態レジスタ（ＣＳＲ）および基本制御機能を提供する。バスマネージャコンポーネントは、バス全体にわたり管理責任を負うシングルノードでアクティブである。管理されるノード（これらすべてはバスマネージャではない）ではシリアルバス管理がノードコントローラコンポーネントからだけなる。付加的なコンポーネントは等時性リソースマネージャ４２であり、バンド幅と他の等時性リソースを割り当てるのに必要な中央サービスである。等時性リソースマネージャ４２は例えばソフトウエア手段により実現され、ここでは複数の専用目的レジスタが等時性リソースマネージャに対して定義されている。例えばこれらレジスタの１つは、どれだけの等時性バンド幅が瞬時にネットワークに対して割り当てられているかと言う情報に対応する。これらのレジスタにはデータリンク層からアクセスすることができる。これは後で説明するように本発明の実現のために使用される。
【００２０】
本明細書ですでに述べたようにＩＥＥＥ１３９４バス規格はサイクル期間でのデータ伝送に対するものである。このようなサイクル期間が図４に示されている。基本的伝送モードは管理バスと呼ばれ、ここではサイクルマスタが共通のクロックをネットワークに関して維持する。ケーブル環境では最高位ノードがルートであり、サイクルマスタはルートでなければならない。サイクルマスタはサイクルスタートパケットを特定のインターバル、例えば１２５μｓごとに伝送しようとする。伝送の進行中にサイクル同期イベントが発生すると、サイクルスタートパケットは遅延され、伝送のスタート時間に有意なジッタを引き起こす。このジッタは周波数的に許容することはできないから、サイクルスタートパケットが遅延された時間量はパケット内でエンコードされる。トランザクション層クワッドレット（quadlet、３２ビット）はリクエストブロードキャストを各ノードのサイクルタイマレジスタに書き込む。他のすべてのノードはサイクルタイマレジスタエントリーをこの値に同期することができる。レジスタの低位１２ビットはモジュロ３０７２カウンタであり、各２４．５７６ＭＨｚクロック期間で一度増分する。次の高位１３ビットは８ｋＨｚサイクルのカウンタであり、最高位７ビットは秒カウンタである。ローカル同期イベントはサイクルタイマレジスタの低位１２ビットが３０７１からゼロに周回するときに各ノードで発生される。これは１２５μｓインターバルでのサイクル同期イベントと等価である。サイクルマスタではないすべてのノードはローカルサイクル同期イベントの発生に応答する。この応答はサイクルスタートパケットを待機し、それから他の伝送要求を行うことによる。これらのノードは、データ伝送の進行中にサイクル同期イベントが発生した後、少なくともサブアクションギャップ期間の間、待機する。サイクルスタートパケットの受信後、これらのノードは比較的短い等時性ギャップを待機し、それから自分の等時性伝送要求をセットする。伝送すべき等時性データを有していないすべてのノードは、最後の等時性データパケットの後に別のサブアクションギャップを待機し、それから自身の非同期伝送要求を行う。
【００２１】
サイクルマスタ制御下でのデータ伝送が図５に簡略して示されている。図５の上部にはローカルサイクル同期イベントが示されている。サイクルマスタ機能を有するバスノードは進行中のデータ伝送の終了を待機し、サイクルスタートパケットをバス上に発生し、送信する。ローカルサイクル同期イベントからサイクルスタートパケットの伝送の終了までのすべての時間中、非同期伝送要求と等時性伝送要求は禁止される。非同期伝送要求は後続の期間でもサイクルスタートパケットの受信後は禁止されたままである。これは等時性データ伝送をまず行うことを保証するためである。この期間は、等時性バストラフィックに遅れての、バス上のサブアクションギャップの発生により終了する。図５には第３および第４のラインが示されている。
【００２２】
本発明により新たな伝送モードが導入される。この伝送モードはサイクルマスタがバス上に存在しないことを特徴とする。この伝送モードは、タイマレジスタが同期されている通常伝送モードの第１のセットアップ後に投入される。次にローカルサイクル同期イベントの発生後に、ノーサイクルスタートパケットが２度受信されたことが検出された後にノーサイクルマスタ伝送モードが投入される。図６のライン３はローカルサイクル同期イベント後の第１のサイクル期間では、非同期伝送要求の発生が禁止されていることを示す。第２のローカルサイクル同期イベントの後にサイクルスタートパケットが受信されなかった場合に初めて、非同期伝送要求はイネーブルされ、ノーサイクルマスタ状態が検出される。ノーサイクルマスタ状態への切り替わりに基づいて、データリンク層がノーサイクルマスタ伝送モードに再構築される。このノーサイクルマスタ伝送モードでは後続のローカルサイクル同期イベントが無視され、非同期伝送要求がすべてのサイクル期間中に許容される。
【００２３】
図７にはデータリンク層デバイスの基本構造が示されている。同じ参照番号は前に説明した同じ要素を表す。このデータリンク層デバイスの構造は、テキサスインスツルメンツ社のＴＳＢ１２ＬＶ０１Ａデータリンク層ＩＣの構造に基づく。従って本発明の開示のためにこのＩＣのデータシートを参照されたい。物理層インタフェース３５は一方ではトランスミッタ３２およびレシーバ３３に対するインタフェースであり、他方では物理層チップに対するインタフェースである。このインタフェースはＩＥＥＥ１３９４バス規格の補遺Ｊに記述されたＰＨＹリンクインタフェース仕様に従う。トランスミッタ３２はデータを内部メモリ３７から検索し、正しくフォーマットされたシリアルバスパケットを形成する。このシリアルバスパケットは物理層インタフェース３５によって伝送される。
【００２４】
レシーバは物理層インタフェース３６から到来するデータを受け取り、到来するデータがこのノードにアドレスされているか否かを検出する。到来するパケットがこのノードにアドレスされていれば、パケットヘッダのＣＲＣがＣＲＣ計算ユニット３４でチェックされる。ヘッダＣＲＣが正しければ、このヘッダは内部メモリ３７に格納される。内部メモリ３７は２つの伝送ＦＩＦＯと１つのＦＩＦＯに編成されている。これらＦＩＦＯの各々３２ビット幅である。
【００２５】
サイクルタイマ３１ａは３２ビットレジスタである。サイクルタイマレジスタは、サイクルオフセット、サイクルカウンタ、および秒カウンタの３つのフィールドからなる。前に説明したように、タイマの低位１２ビットはモジューロ３０７２カウンタであり、各２４．５７６ＭＨｚクロック期間で一度増分する。これにより正確に１２５μｓ後に周回する。次に高位の１３ビットは８０００Ｈｚまたは１２５μｓサイクルのカウンタであり、最高位の７ビットは秒カウンタである。
【００２６】
サイクルモニタ３１ｂはローカルサイクル同期イベントを発生するだけでなく、サイクルスタートパケットの受信または伝送をモニタする。従ってサイクルモニタはサイクルタイマを、受信されたサイクルスタートパケットのエントリーにより再同期する。サイクルモニタは、ローカルサイクル同期イベントの後に失われたサイクルスタートパケットを検出し、計数する。そして上に説明したようにノーサイクルマスタ状態に切り替える。
【００２７】
コンフィギュレーションレジスタ３８はデータリンク層デバイスの動作を、ＣＳＲ（control and status register）アーキテクチャで公知のように制御する。ホストバスインタフェース３６によりホストプロセッサへの容易な接続が可能である。
【００２８】
図６に関連して、データリンク層デバイスがどのようにノーサイクルマスタ伝送モードに切り替わることができるのかを説明する。この切り替えプロセスは択一的に行うことができる。この択一的解決手段は、バスリセット後にすべてのバスから収集され、内部メモリに格納されているすべての自己識別パケットを、データリンク層デバイスで分析することに基づく。自己識別パケットの構造が図８に示されている。最初の２ビットは自己識別パケット識別子に相当する。次の６ビットはこのパケットの送信器の物理的ノード識別子に関連する。Ｌビットはアクティブリンクとトランザクション層がこのパケットの送信器に存在する場合にセットされる。後続の６ビットはギャップ計数値に相当する。２ビットのｓｐはこのパケットを送信するバスノードの速度能力について情報を与える。次の２ビットｄｉｌは最悪時のリピータデータ遅延についての情報を与える。ｃビットは、送信ノードがバスまたは等時性リソースマネージャに対する主張者であるかであるときにセットされる。ｐｗｒビットは電力消費とこのノードのソース特性について情報を与える。フィールドｐ０，ｐ１，ｐ２に対するビットは、送信ノードのポート状態について情報を与える。ｉビットは、送信ノードが瞬時のバスリセットを初期化するとセットされる。ｍビットは別の自己識別パケットがこのノードに対して続くか否かを指示する。自己識別パケット＃０の第２のクワッドレット（３２ビット）は第１のクワッドレットの論理反転であり、エラーチェックのためのものである。収集された自己識別パケットのいずれか１つでｃビットがセットされているか否かを評価することにより、データリンク層サイクルモニタ３１ｂは等時性トラフィックが発生するか否かを見出すことができる。自己識別パケットのいずれにおいてもｃビットがセットされていなければ、等時性リソースマネージャがネットワークに存在していないことが明らかであり、従って非等時性サービスを提供することができる。従って直ちにノーサイクルマスタ伝送状態に切り替えることができる。この解決手段により、ノーサイクルマスタ伝送状態への切り替えは、前に図６により説明した解決手段と比較してより迅速に行うことができる。
【００２９】
２つの択一的解決手段が以下図９と図１０に開示されている。図９は第１の解決手段に対する状態線図を示す。データリンク層デバイスのサイクルマスタ状態では各ローカルサイクル同期イベントに続いてサイクルスタートパケットが検出されるとカウンタが値ゼロにリセットされる。ローカルサイクル同期イベントの検出に続いてサイクルスタートパケットが受信されなければカウンタは増分する。データリンク層デバイスは、カウンタ値が所定の値ｎに達するとノーサイクルマスタ状態に切り替わる。ノーサイクルマスタ状態は、サイクルスタートパケットが検出されると終了し、データリンク層デバイスはサイクルマスタ状態に戻る。
【００３０】
図１０の択一的解決手段による状態線図では、すべての自己識別パケットの評価により接続されたバスノードのいずれもが図８に関連して説明した等時性リソースマネージャを主張していないことが判明すると、ノーサイクルマスタ状態に切り替わる。そしてサイクルスタートパケットが検出されるとノーサイクルマスタ状態は終了し、サイクルマスタ状態に戻る。
【００３１】
開示された２つの択一的解決手段はサイクルマスタとして動作することのできないバスノードに適する。図１に示された状況でこのことはすべての端末機器１１，１２，１３に対して当てはまる。しかしパーソナルコンピュータ１０はサイクルマスタ能力と等時性リソース能力の両方を有する。しかしパーソナルコンピュータ１０に配置されたデータリンク層デバイスは、これがルートになるよう構築されていれば直接的にノーサイクルマスタ状態、等時性リソースマネージャに入ることができ、自己構築フェーズ後にサイクルマスタになることができる。等時性バンド幅割り当てについての情報を要求する等時性リソースマネージャにリクエストを出せばよいだけである。このことはサイクルモニタ３１ｂによりホストインタフェース３６を介して公知のように実行できる。ホストプロセッサは割り当てられた等時性バンド幅についての情報に対するソフトウエアレジスタを有する。このレジスタはホストインタフェース３６を介して読み出され、サイクルモニタ３１ｂは等時性バンド幅が割り当てられていなければノーサイクルマスタ状態に切り替わることができる。
【図面の簡単な説明】
【００３２】
【図１】図１は、パーソナルコンピュータ、ＸＤＳＬモデム、プリンタおよびデジタル静止カメラを備えるＩＥＥＥ１３９４バス構成の例を示す図である。
【００３３】
【図２】図２は、ＩＥＥＥ１３９４インタフェースに対する簡単なブロック回路図である。
【００３４】
【図３】図３は、ＩＥＥＥ１３９４シリアルバスプロトコルスタックを示す。
【００３５】
【図４】図４は、ＩＥＥＥ１３９４バスプロトコルによるサイクル構造を示す。
【００３６】
【図５】図５は、サイクルマスタ伝送モードを説明するための簡単な線図である。
【００３７】
【図６】図６は、本発明によるノーサイクルマスタ伝送モードの構造を示す図である。
【００３８】
【図７】図７は、データリンク層デバイスのブロック回路図である。
【００３９】
【図８】図８は、ＩＥＥＥ１３９４自己識別パケットのフォーマットを示す図である。
【００４０】
【図９】図９は、サイクルスレーブとしてコンフィギュレートされたデータリンク層デバイスに対する第１の状態線図である。
【００４１】
【図１０】図１０は、サイクルスレーブとしてコンフィギュレートされたデータリンク層デバイスに対する第２の状態線図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成16年6月28日(2004.6.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
とりわけＩＥＥＥ１３９４バスでのシリアル通信バス用のデータリンク層デバイスであって、物理層ユニット（２０）に対するインタＦＥ０巣（３５）と、少なくとも１つのホスプロセッサへのインタフェースを有し、
該ホストプロセッサはＯＳＩ／ＩＳＯデータ通信基準モデルの高位層をサポートする形式のデータリンク層デバイスにおいて、
データリンク層デバイスはさらに、サイクルマスタがネットワークに存在するか否かをチェックする手段（３１ｂ）を有し、
該サイクルマスタは、シリアル通信バスを介する等時性データおよび非等時性データの伝送のための最小スタート時間を定めるサイクルスタートパケットを伝送することができ、
サイクルマスタが存在しなければ、コンフィギュレーション手段（３８）がアクティベートされ、
該コンフィギュレーション手段は、サイクルスタートパケットを待機せずに非同期伝送要求の発生と等時性データ伝送をイネーブルし、これによりノーサイクルマスタ伝送モードがサポートされる、
ことを特徴とするデータリンク層デバイス。
【請求項２】
請求項１記載のデータリンク層デバイスにおいて、
サイクルマスタがネットワークに存在するか否かをチェックする前記手段はメモリ（３７）を有し、
該メモリはネットワークのすべてのノードからの自己識別パケットを格納し、
さらに自己識別パケットの１つにエントリーが存在するか否かをチェックするための評価手段を有し、
該エントリーは相応するノードが等時性リソースマネージャ（４２）に対する主張者であることを指示する。
【請求項３】
請求項１記載のデータリンク層デバイスにおいて、
サイクルマスタがネットワークに存在するか否かをチェックする前記手段は第１のカウンタ（３１ａ）を有し、
該第１のカウンタは基準クロックのクロックパルスを計数し、各所定の計数インターバル後にサイクル同期イベントを発生し、
さらに第２のカウンタを有し、
該第２のカウンタは、サイクル同期イベントに続いてサイクルスタートパケットが受信されない度に増分し、
第２のカウンタが所定の値に達すると前記コンフィギュレーション手段がアクティベートされる。
【国際調査報告】
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