(57)【要約】  多値ドライバ回路１００は、伝送線路１０２に対し、複数の電圧Ｖ０〜Ｖ２から選択信号ｓ０〜ｓ２に応じたひとつを選択的に出力する。メモリ回路１６は、複数の電圧Ｖ０〜Ｖ２それぞれのレベルを規定する設定データＤ０〜Ｄ２を格納する。セレクタ回路１４はメモリ回路１６に格納された複数の設定データＤ０〜Ｄ２のうち、選択信号に応じたひとつを選択する。テブナン終端回路１０は、セレクタ回路１４により選択されたデータの上位Ｍビットに応じた電圧を出力する。Ｒ−２Ｒラダー回路１２は、セレクタ回路１４により選択されたデータの下位Ｎｌビットに応じた電圧を出力する。
2011045830.tif 000002
【特許請求の範囲】
【請求項１】
伝送線路に対し、Ｋ個（Ｋは２以上の整数）の電圧から選択信号に応じたひとつを選択的に出力する多値ドライバ回路であって、Ｋ個の電圧はそれぞれが（Ｍ＋Ｎｌ）ビット（Ｍ、Ｎｌは自然数）の設定データにもとづいて独立に調節可能である多値ドライバ回路であって、
前記伝送線路と接続される出力ポートと、
前記Ｋ個の電圧それぞれの前記設定データの上位Ｍビットを保持する第１メモリと、
前記Ｋ個の電圧それぞれの前記設定データの下位Ｎｌビットを保持する第２メモリと、
それぞれが前記設定データの上位Ｍビットごとに設けられたＭ個の第１セレクタであって、それぞれが前記Ｋ個の設定データそれぞれの対応するビットを受け、前記選択信号に応じたひとつを選択するＭ個の第１セレクタと、
それぞれが前記設定データの下位Ｎｌビットごとに設けられたＮｌ個の第２セレクタであって、前記Ｋ個の設定データそれぞれの対応するビットを受け、前記選択信号に応じたひとつを選択するＮｌ個の第２セレクタと、
それぞれが前記Ｍ個の第１セレクタごとに設けられたＭ個の第１バッファであって、対応する前記第１セレクタの出力値に応じた電圧を出力するＭ個の第１バッファと、
それぞれが前記Ｍ個の第１バッファごとに設けられた抵抗値Ｒを有するＭ個の第１抵抗であって、それぞれの一端に対応する前記第１バッファの出力電圧が印加され、それぞれの他端が前記出力ポートと接続されるＭ個の第１抵抗と、
それぞれが前記Ｎｌ個の第２セレクタごとに設けられたＮｌ個の第２バッファであって、対応する前記第２セレクタの出力値に応じた電圧を出力するＮｌ個の第２バッファと、
固定電圧を発生する第３バッファと、
それぞれが前記Ｎｌ個の第２バッファごとに設けられた抵抗値Ｒを有するＮｌ個の第２抵抗であって、それぞれの一端に対応する前記第２バッファの出力電圧が印加されるＮｌ個の第２抵抗と、
その一端に前記第３バッファの出力電圧が印加された抵抗値Ｒを有する第３抵抗と、
前記Ｎｌ個の第２抵抗および前記第３抵抗に対して、前記出力ポートを出力とするＲ−２Ｒラダーネットワークを形成するように接続されたＮｌ個の第４抵抗と、
を備えることを特徴とする多値ドライバ回路。
【請求項２】
伝送線路に対し、Ｋ個（Ｋは２以上の整数）の電圧から選択信号に応じたひとつを選択的に出力する多値ドライバ回路であって、Ｋ個の電圧はそれぞれが（Ｎｕ＋Ｎｌ）ビット（Ｎｕ、Ｎｌは自然数）の設定データにもとづいて独立に調節可能である多値ドライバ回路であって、
前記伝送線路と接続される出力ポートと、
前記Ｋ個の電圧それぞれの前記設定データの上位Ｎｕビットを保持する第１メモリと、
前記Ｋ個の電圧それぞれの前記設定データの下位Ｎｌビットを保持する第２メモリと、
それぞれが前記設定データの上位Ｎｕビットごとに設けられたＮｕ個の第１セレクタであって、それぞれが前記Ｋ個の設定データそれぞれの対応するビットを受け、前記選択信号に応じたひとつを選択するＮｕ個の第１セレクタと、
それぞれが前記設定データの下位Ｎｌビットごとに設けられたＮｌ個の第２セレクタであって、前記Ｋ個の設定データそれぞれの対応するビットを受け、前記選択信号に応じたひとつを選択するＮｌ個の第２セレクタと、
２ｊ個（ｊ＝０，１，…、Ｎｕ−１）ごとにグループ化され、同じグループ内の第１バッファの入力端子が共通に接続されているＬ個（Ｌ＝２Ｎｕ−１）の第１バッファであって、ｊ番目のグループに属する２ｊ個の第１バッファは、前記設定データの下位（ｊ＋Ｎｌ）ビット目に対応する前記第１セレクタの出力値に応じた電圧を出力するＬ個の第１バッファと、
それぞれが前記Ｌ個の第１バッファごとに設けられた抵抗値Ｒを有するＬ個の第１抵抗であって、それぞれの一端に対応する前記第１バッファの出力電圧が印加され、それぞれの他端が前記出力ポートと接続されるＬ個の第１抵抗と、
それぞれが前記Ｎｌ個の第２セレクタごとに設けられたＮｌ個の第２バッファであって、対応する前記第２セレクタの出力値に応じた電圧を出力するＮｌ個の第２バッファと、
それぞれが前記Ｎｌ個の第２バッファごとに設けられた抵抗値Ｒを有するＮｌ個の第２抵抗であって、それぞれの一端に対応する前記第２バッファの出力電圧が印加されるＮｌ個の第２抵抗と、
固定電圧を発生する第３バッファと、
その一端に前記第３バッファの出力電圧が印加された抵抗値Ｒを有する第３抵抗と、
前記Ｎｌ個の第２抵抗および前記第３抵抗に対して、前記出力ポートを出力とするＲ−２Ｒラダーネットワークを形成するように接続された抵抗値Ｒ／２を有するＮｌ個の第４抵抗と、
を備えることを特徴とする多値ドライバ回路。
【請求項３】
前記第１バッファおよび前記第２バッファは、それぞれの出力が独立にハイインピーダンス状態に設定可能に構成されることを特徴とする請求項１または２に記載の多値ドライバ回路。
【請求項４】
前記第１バッファおよび前記第２バッファはそれぞれ、
ハイインピーダンス状態においてネゲートされるイネーブル信号を受けるイネーブル端子と、
対応するセレクタからのデータを反転する第１インバータと、
前記イネーブル信号を反転する第２インバータと、
第１の電源端子と第２の電源端子の間にプッシュプル形式で直列に接続されたＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴと、
前記第１インバータと前記第２インバータの出力信号の論理和を生成し、前記ＰチャンネルＭＯＳＦＥＴのゲートに印加するＯＲゲートと、
前記第１インバータの出力信号とイネーブル信号の論理積を生成し、前記ＮチャンネルＭＯＳＦＥＴのゲートに印加するＡＮＤゲートと、
を含むことを特徴とする請求項３に記載の多値ドライバ回路。
【請求項５】
第１、第２出力端子と、
定電流源と、
そのソースが前記定電流源に接続され、そのドレインが前記第１出力端子に接続され、そのゲートに差動信号の一方が入力されている第１ＭＯＳＦＥＴと、
そのソースが前記定電流源に接続され、そのドレインが前記第２出力端子に接続され、そのゲートに差動信号の他方が入力されている第２ＭＯＳＦＥＴと、
前記第１ＭＯＳＦＥＴのドレインに電圧を与える請求項１から４のいずれかに記載の第１の多値ドライバ回路と、
前記第２ＭＯＳＦＥＴのドレインに電圧を与える請求項１から４のいずれかに記載の第２の多値ドライバ回路と、
を備えることを特徴とする差動出力ドライバ回路。
【請求項６】
出力端子と、
定電流源と、
そのソースが前記定電流源に接続され、そのドレインが前記出力端子に接続され、そのゲートに差動信号の一方が入力されている第１ＭＯＳＦＥＴと、
そのソースが前記定電流源に接続され、そのゲートに差動信号の他方が入力されている第２ＭＯＳＦＥＴと、
前記第１ＭＯＳＦＥＴのドレインに電圧を与える請求項１から４のいずれかに記載の第１の多値ドライバ回路と、
前記第２ＭＯＳＦＥＴのドレインに電圧を与える請求項１から４のいずれかに記載の第２の多値ドライバ回路と、
前記第２ＭＯＳＦＥＴのドレインに電圧を与える請求項１から４のいずれかに記載の第３の多値ドライバ回路と、
を備えることを特徴とするシングルエンド出力ドライバ回路。
【請求項７】
被試験デバイスを検査する試験装置であって、
前記被試験デバイスにテストパターンに応じた電圧を出力する請求項１から６のいずれかに記載のドライバ回路を備えることを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送線路を介して信号を出力するドライバ回路に関する。
【背景技術】
【０００２】
伝送線路を介して接続された半導体デバイスに、多値のレベル信号を送信するために、多値ドライバが利用される。たとえばプッシュプル形式で接続されたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とＮチャンネルＭＯＳＦＥＴを含むバッファ（インバータ）は、ハイレベルに対応した電圧Ｖｄｄまたはローレベルに対応した電圧Ｖｓｓを出力する多値ドライバの代表例である。【０００３】
図１（ａ）、（ｂ）は、多値ドライバ回路を模式化した等価回路図およびその動作波形図である。多値ドライバ回路２００の出力ポートＰｏは、伝送線路２０２を介して図示しないデバイスと接続されている。多値ドライバ回路２００は、ハイレベルの電圧ＶＩＨ、ローレベルの電圧ＶＩＬ、終端電圧ＶＴＴのうち、選択信号ｓ０〜ｓ２に応じたいずれかひとつを選択的に出力する。【０００４】
多値ドライバ回路２００は、セレクタ２０４と、バッファ２０６と、出力抵抗Ｒｏを含む。セレクタ２０４には、３個の入力端子（０、１、２）それぞれに３値の電圧ＶＩＨ、ＶＩＬ、ＶＴＴそれぞれが入力されており、３ビットの選択信号ｓ０〜ｓ２に応じたひとつを選択する。たとえば３値の電圧ＶＩＨ、ＶＩＬ、ＶＴＴは、図示しないＤ／Ａコンバータなどによって生成される。セレクタ２０４は、選択信号ｓ０がアサート（ハイレベル）されるとき終端電圧ＶＴＴを、選択信号ｓ１がアサートされるときハイレベル電圧ＶＩＨを、選択信号ｓ２がアサートされるときローレベル電圧ＶＩＬを出力する。バッファ２０６は、セレクタ２０４により選択された電圧を受け、それを出力抵抗Ｒｏを介して伝送線路２０２へと出力する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−１７２３６１号公報
【特許文献２】米国特許第４，８３３，４７３号明細書
【特許文献３】米国特許第５，００８，６７６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
メモリやＤＳＰ（Digital Signal Processor）などを試験対象とする半導体試験装置（以下、単に試験装置ともいう）は、ＤＵＴ（被試験デバイス）に対して多値のテストパターン信号や多値の制御信号を供給するための多値ドライバ回路を備える。【０００７】
試験装置に使用される多値ドライバは、検査対象のＤＵＴの種類や試験の種類などに応じて、多値のレベル信号それぞれの電圧レベルを任意に調節可能であることが望ましい。また、試験装置以外のアプリケーションにおいても、電圧レベルを任意に調節可能な多値ドライバ回路が望まれている。【０００８】
本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、電圧レベルを調節可能な多値ドライバ回路の提供にある。
【課題を解決するための手段】
【０００９】
本発明のある態様は、伝送線路に対し、Ｋ個（Ｋは２以上の整数）の電圧から選択信号に応じたひとつを選択的に出力する多値ドライバ回路に関する。Ｋ個の電圧はそれぞれが（Ｍ＋Ｎｌ）ビット（Ｍ、Ｎｌは自然数）の設定データにもとづいて独立に調節可能である。多値ドライバ回路は、伝送線路と接続される出力ポートと、Ｋ個の電圧それぞれの設定データの上位Ｍビットを保持する第１メモリと、Ｋ個の電圧それぞれの前記設定データの下位Ｎｌビットを保持する第２メモリと、それぞれが設定データの上位Ｍビットごとに設けられたＭ個の第１セレクタであって、それぞれがＫ個の設定データそれぞれの対応するビットを受け、選択信号に応じたひとつを選択するＭ個の第１セレクタと、それぞれが設定データの下位Ｎｌビットごとに設けられたＮｌ個の第２セレクタであって、Ｋ個の設定データそれぞれの対応するビットを受け、選択信号に応じたひとつを選択するＮｌ個の第２セレクタと、それぞれがＭ個の第１セレクタごとに設けられたＭ個の第１バッファであって、対応する第１セレクタの出力値に応じた電圧を出力するＭ個の第１バッファと、それぞれがＭ個の第１バッファごとに設けられた抵抗値Ｒを有するＭ個の第１抵抗であって、それぞれの一端に対応する前記第１バッファの出力電圧が印加され、それぞれの他端が前記出力ポートと接続されるＭ個の第１抵抗と、それぞれがＮｌ個の第２セレクタごとに設けられたＮｌ個の第２バッファであって、対応する第２セレクタの出力値に応じた電圧を出力するＮｌ個の第２バッファと、固定電圧を発生する第３バッファと、それぞれがＮｌ個の第２バッファごとに設けられた抵抗値Ｒを有するＮｌ個の第２抵抗であって、それぞれの一端に対応する第２バッファの出力電圧が印加されるＮｌ個の第２抵抗と、その一端に第３バッファの出力電圧が印加された抵抗値Ｒを有する第３抵抗と、Ｎｌ個の第２抵抗および第３抵抗に対して、出力ポートを出力とするＲ−２Ｒラダーネットワークを形成するように接続されたＮｌ個の第４抵抗と、を備える。【００１０】
本発明の別の態様も、Ｋ個の電圧から選択信号に応じたひとつを選択的に出力する多値ドライバ回路に関する。Ｋ個の電圧はそれぞれが（Ｎｕ＋Ｎｌ）ビット（Ｎｕ、Ｎｌは自然数）の設定データにもとづいて独立に調節可能である。多値ドライバ回路は、伝送線路と接続される出力ポートと、Ｋ個の電圧それぞれの設定データの上位Ｎｕビットを保持する第１メモリと、Ｋ個の電圧それぞれの設定データの下位Ｎｌビットを保持する第２メモリと、それぞれが設定データの上位Ｎｕビットごとに設けられたＮｕ個の第１セレクタであって、それぞれがＫ個の設定データそれぞれの対応するビットを受け、選択信号に応じたひとつを選択するＮｕ個の第１セレクタと、それぞれが設定データの下位Ｎｌビットごとに設けられたＮｌ個の第２セレクタであって、Ｋ個の設定データそれぞれの対応するビットを受け、選択信号に応じたひとつを選択するＮｌ個の第２セレクタと、２ｊ個（ｊ＝０，１，…、Ｎｕ−１）ごとにグループ化され、同じグループ内の第１バッファの入力端子が共通に接続されているＬ個（Ｌ＝Σｊ＝０：Ｎｕ−１２ｊ＝２Ｎｕ−１）の第１バッファであって、ｊ番目のグループに属する２ｊ個の第１バッファは、設定データの下位（ｊ＋Ｎｌ）ビット目に対応する第１セレクタの出力値に応じた電圧を出力するＬ個の第１バッファと、それぞれがＬ個の第１バッファごとに設けられた抵抗値Ｒを有するＬ個の第１抵抗であって、それぞれの一端に対応する第１バッファの出力電圧が印加され、それぞれの他端が前記出力ポートと接続されるＬ個の第１抵抗と、それぞれがＮｌ個の第２セレクタごとに設けられたＮｌ個の第２バッファであって、対応する第２セレクタの出力値に応じた電圧を出力するＮｌ個の第２バッファと、それぞれがＮｌ個の第２バッファごとに設けられた抵抗値Ｒを有するＮｌ個の第２抵抗であって、それぞれの一端に対応する第２バッファの出力電圧が印加されるＮｌ個の第２抵抗と、固定電圧を発生する第３バッファと、その一端に第３バッファの出力電圧が印加された抵抗値Ｒを有する第３抵抗と、Ｎｌ個の第２抵抗および第３抵抗に対して、出力ポートを出力とするＲ−２Ｒラダーネットワークを形成するように接続された抵抗値Ｒ／２を有するＮｌ個の第４抵抗と、を備える。【００１１】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１２】
本発明のある態様の多値ドライバ回路によれば、電圧レベルを任意に設定できる。
【図面の簡単な説明】
【００１３】
【図１】図１（ａ）、（ｂ）は、多値ドライバ回路を模式化した等価回路図および動作波形図である。
【図２】第１の実施の形態に係る多値ドライバ回路の構成を示す回路図である。
【図３】図２の第１セレクタおよび第２セレクタの構成例を示す回路図である。
【図４】第２の実施の形態に係る多値ドライバ回路の構成を示す回路図である。
【図５】出力がハイインピーダンス状態に設定可能なバッファの構成例を示す回路図である。
【図６】実施の形態に係る多値ドライバ回路を備える差動出力ドライバ回路の回路図である。
【図７】実施の形態に係る多値ドライバ回路を備えるシングルエンド出力ドライバ回路の回路図である。
【図８】実施の形態に係るドライバ回路を備える試験装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１５】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１６】
（第１の実施の形態）
図２は、第１の実施の形態に係る多値ドライバ回路１００の構成を示す回路図である。多値ドライバ回路１００は、伝送線路１０２に対し、Ｋ個（Ｋは２以上の整数）の電圧から選択信号ｓ０〜ｓ（Ｋ−１）に応じたひとつを選択的に出力する。以下、Ｋ＝３の場合を説明するが、本発明はそれに限定されず、任意の個数の電圧に適用することができる。多値ドライバ１００を後述のように試験装置に利用する場合、終端電圧ＶＴＴ、ハイレベル電圧ＶＩＨ、ローレベル電圧ＶＩＬのＫ＝３の電圧がしばしば必要となる。あるいは将来の試験装置では、さらに多値の電圧レベルが必要となるであろう。
【００１７】
Ｋ個の電圧はそれぞれが（Ｎｕ＋Ｎｌ）ビット（Ｎｕ、Ｎｌは自然数）の設定データにもとづいて独立に調節可能である。本実施の形態ではＮｕ＝３、Ｎｌ＝４であり、ｊ番目（０≦ｊ≦Ｋ−１）の電圧レベルは、７ビットの設定データＤｊ［６：０］によって規定される。
【００１８】
多値ドライバ回路１００は、選択信号ｓ０がアサート（ハイレベル）されるとき、第１の設定データＤ０に応じた第１電圧Ｖ０を出力する。選択信号ｓ１がアサートされるとき、第２の設定データＤ１に応じた第２電圧Ｖ１を出力する。また選択信号ｓ２がアサートされるとき、第３の設定データＤ２に応じた第３電圧Ｖ２を出力する。
【００１９】
なお、選択信号ｓ０〜ｓ２のデータ形式は実施の形態のそれに限定されない。当業者には、３値の電圧を切りかえる場合、選択信号は、少なくとも２ビットで足りることが理解される。
【００２０】
多値ドライバ回路１００は、出力ポートＰｏ、テブナン終端回路１０、Ｒ−２Ｒラダー回路１２、セレクタ回路１４、メモリ回路１６を備える。
【００２１】
メモリ回路１６は、第１メモリＭｔと第２メモリＭｒを含む。第１メモリＭｔは、Ｋ個の電圧それぞれを規定する設定データＤ０〜Ｄ２の上位Ｎｕ（＝３）ビットＤ０［６：４］、Ｄ１［６：４］、Ｄ２［６：４］を保持する。第２メモリＭｒは、Ｋ個の電圧それぞれを規定する設定データＤ０〜Ｄ２の下位Ｎｌ（＝４）ビットＤ０［３：０］、Ｄ１［３：０］、Ｄ２［３：０］を保持する。メモリ回路はレジスタやＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）などで構成すればよい。
【００２２】
セレクタ回路１４は、Ｎｕ個の第１セレクタＳＥＬ１０〜２と、Ｎｌ個の第２セレクタＳＥＬ２０〜３を含む。Ｎｕ個の第１セレクタＳＥＬ１０〜２はそれぞれ、設定データＤ０〜Ｄ２の上位ＮｕビットＤ［Ｎｕ＋Ｎｌ−１：Ｎｌ］、すなわちＤ［６：４］ごとに設けられる。Ｎｕ個の第１セレクタＳＥＬ１０〜２はそれぞれ、Ｋ（＝３）個の入力端子０〜２を有している。ｉ番目（０≦ｉ≦Ｎｕ−１）の第１セレクタＳＥＬ１ｉは、設定データＤ０〜Ｄ２それぞれの下位（ｉ＋Ｎｌ）ビット目を受け、選択信号ｓ０〜ｓ２に応じたひとつを選択する。具体的にはｊ番目の選択信号ｓｊがアサートされるとき、ｊ番目の設定データＤｊのビットデータが選択される。
【００２３】
Ｎｌ個の第２セレクタＳＥＬ２０〜３は、それぞれが設定データＤ０〜Ｄ２の下位ＮｌビットＤ［Ｎｌ−１：０］ごとに設けられる。Ｎｌ個の第２セレクタＳＥＬ２０〜３はそれぞれ、Ｋ（＝３）個の入力端子０〜２を有している。ｉ番目の（０≦ｉ≦Ｎｌ−１）の第２セレクタＳＥＬ２ｉは、設定データＤ０〜Ｄ２それぞれの下位ｉビット目を受け、選択信号ｓ０〜ｓ２に応じたひとつを選択する。具体的にはｊ番目の選択信号ｓｊがアサートされるとき、ｊ番目の設定データＤｊのビットが選択される。
【００２４】
テブナン終端回路１０は、Ｌ個（Ｌ＝Σｊ＝０：Ｎｕ−１２ｊ＝２Ｎｕ−１）の第１バッファＢＵＦ１０〜６と、Ｌ個の第１抵抗Ｒ１０〜６を含む。Ｎｕ＝３のとき、Ｌ＝１＋２＋４＝７である。以下で説明するように、図２のテブナン終端回路１０はバイナリーで重み付けされている。
【００２５】
Ｌ個の第１バッファＢＵＦ１０〜６は、２ｊ個（ｊ＝０，１，…、Ｎｕ−１）ごとに、具体的には、１個、２個、４個・・・ごとにグループ化されている。そして同じグループ内の第１バッファＢＵＦ１の入力端子は共通に接続されている。ｊ番目のグループに属する２ｊ個の第１バッファＢＵＦ１は、設定データの下位（ｊ＋Ｎｌ）ビット目に対応する第１セレクタＳＥＬ１ｊの出力値Ｂ［ｊ＋Ｎｌ］に応じた電圧を出力する。
【００２６】
第１バッファＢＵＦ１および後述の第２バッファＢＵＦ２は、ハイレベル（１）またはローレベル（０）のデータＢを受け、その値に応じた電圧（たとえばＶｄｄ、Ｖｓｓの一方）を出力する。第１バッファＢＵＦ１および第２バッファＢＵＦ２は、ＣＭＯＳインバータであってもよいし、直列に接続された偶数個のＣＭＯＳインバータを含むＣＭＯＳバッファであってもよい。以下では、第１バッファＢＵＦ１および第２バッファＢＵＦ２は、入力がハイレベルのときＶｄｄを、入力がローレベルのときＶｓｓを出力するものとする。
【００２７】
Ｌ個の第１抵抗Ｒ１０〜６は、それぞれがＬ個の第１バッファＢＵＦ１０〜６ごとに設けられる。第１抵抗Ｒ１０〜６は等しく抵抗値Ｒを有する。第１抵抗Ｒ１０〜６のそれぞれ一端には、対応する第１バッファＢＵＦ１の出力電圧が印加され、それぞれの他端は出力ポートＰｏと接続される。
【００２８】
Ｒ−２Ｒラダー回路１２は、Ｎｌ個の第２バッファＢＵＦ２０〜３、第３バッファＢＵＦ３、Ｎｌ個の第２抵抗Ｒ２０〜３およびＮｌ個の第４抵抗Ｒ４０〜３を含む。
Ｎｌ個の第２バッファＢＵＦ２０〜３は、それぞれがＮｌ個の第２セレクタＳＥＬ２０〜３ごとに設けられ、それぞれ対応する第２セレクタＳＥＬ２０〜３の出力値Ｂ［０］〜Ｂ［３］に応じた電圧を出力する。
【００２９】
Ｎｌ個の第２抵抗Ｒ２０〜３は、Ｎｌ個の第２バッファＢＵＦ２０〜３ごとに設けられる。第２抵抗Ｒ２０〜３は等しく抵抗値Ｒを有する。第２抵抗Ｒ２０〜３それぞれの一端には、対応する第２バッファＢＵＦ２０〜３の出力電圧が印加される。
【００３０】
第３バッファＢＵＦ３は、固定電圧を発生する。固定電圧はＶｄｄまたはＶｓｓの一方でよい。第３抵抗Ｒ３は抵抗値Ｒを有し、その一端には、第３バッファＢＵＦ３の出力電圧が印加される。
【００３１】
Ｎｌ個の第４抵抗Ｒ４０〜３は、Ｎｌ個の第２抵抗Ｒ２０〜３および第３抵抗Ｒ３に対して、出力ポートＰｏを出力とするＲ−２Ｒラダーネットワークを形成するように接続される。Ｎｌ個の第４抵抗Ｒ４０〜３の抵抗値はＲ／２である。
【００３２】
図３は、図２の第１セレクタおよび第２セレクタの構成例を示す回路図である。第１セレクタＳＥＬ１および第２セレクタＳＥＬ２（単にセレクタＳＥＬと総称する）は、Ｋ個の入力端子０〜Ｋ−１ごとに設けられたＫ個のＡＮＤゲートＡＮＤ０〜ＡＮＤＫ−１と、ＯＲゲート２０を含む。ｊ番目（０≦ｊ≦Ｋ−１）のＡＮＤゲートＡＮＤｊは、ｊ番目の入力信号と、ｊ番目の選択信号ｓｊの論理積を生成する。ＯＲゲート２０は、Ｋ個のＡＮＤゲートＡＮＤ０〜ＡＮＤＫ−１の出力信号の論理和を生成する。
【００３３】
以上が多値ドライバ回路１００の構成である。続いてその動作を説明する。
セレクタ回路１４からは、メモリ回路１６に格納された設定データＤ０［６：０］、Ｄ１［６：０］、Ｄ２［６：０］のうち、選択信号ｓ０〜ｓ２に応じたひとつが出力される。セレクタ回路１４から出力される（Ｎｕ＋Ｎｌ）ビットのバイナリデータＢ［６：０］が表す値は、
Ｂ＝Σｉ＝０：Ｎｕ＋Ｎｌ−１（２ｉ・Ｂ［ｉ］）    …（１）
で与えられる。
【００３４】
バイナリデータＢ［６：０］のうち、テブナン終端回路１０に割り当てられる上位Ｎｕ（＝３）ビットＢ［６：４］を、ＢＵ［Ｎｕ−１：０］と表記する。このバイナリデータＢＵ［Ｎｕ−１：０］が表す値は、
ＢＵ＝Σｉ＝０：Ｎｕ−１（２ｉ・ＢＵ［ｉ］）    …（２）
となる。
【００３５】
同様にバイナリデータＢ［６：０］のうち、Ｒ−２Ｒラダー回路１２に割り当てられる下位Ｎｌ（＝４）ビットＢ［３：０］を、ＢＬ［Ｎｌ−１：０］と表記する。このバイナリデータＢＬ［Ｎｌ−１：０］が表す値は、
ＢＬ＝Σｉ＝０：Ｎｌ−１（２ｉ・ＢＬ［ｉ］）    …（３）
となる。
【００３６】
式（１）〜（３）から、式（４）を得る。
Ｂ＝ＢＬ＋ＢＵ・２Ｎｌ    …（４）
【００３７】
テブナン終端回路１０に着目する。上位データＢＵ［Ｎｕ−１：０］を受けたテブナン終端回路１０の出力電圧ＶＵおよび出力インピーダンスＺＵはそれぞれ、式（５）、（６）で与えられる。
【数１】
2011045830.tif 000003
【００３８】
Ｒ−２Ｒラダー回路１２に着目する。下位データＢＬ［Ｎｌ−１：０］を受けたＲ−２Ｒラダー回路１２の出力電圧ＶＬおよび出力インピーダンスＺＬはそれぞれ、式（７）、（８）で与えられる。
【数２】
2011045830.tif 000004
【００３９】
図２に示すように、テブナン終端回路１０とＲ−２Ｒラダー回路１２を並列に接続した場合の出力電圧Ｖｏｕｔおよび出力インピーダンスＺｏｕｔはそれぞれ、式（９）、（１０）で与えられる。
【数３】
2011045830.tif 000005
【００４０】
式（９）から明らかなように、図２の多値ドライバ回路１００によれば、セレクタ回路１４から出力されるバイナリデータＢ［６：０］が表す値Ｂに比例した電圧Ｖｏｕｔを発生することができる。
【００４１】
なお、数値Ｂから、バイナリデータＢ［６：０］の各ビットＢ［ｉ］は、式（１１）から得ることができる。ここでｉｎｔ（ｘ）は、ｘを越えない最大の整数をとる関数であり、ｍｏｄ（ｍ，ｎ）は、整数ｍを整数ｎで割ったあまり、すなわち除余演算を表す。
【数４】
2011045830.tif 000006
【００４２】
この多値ドライバ回路１００によれば、第１電圧Ｖ０〜第３電圧Ｖ２に要求される電圧値に応じて、それぞれに対応する設定データＤ０［６：０］〜Ｄ２［６：０］をメモリ回路１６に書き込むことにより、各電圧Ｖ０〜Ｖ２の電圧値を任意に設定することができる。
【００４３】
そしてメモリ回路１６に各設定データＤ０〜Ｄ２を書き込んだ後に、選択信号ｓ０〜ｓ２を与えることにより、複数の電圧Ｖ０〜Ｖ２のうち、選択信号ｓ０〜ｓ２に応じたひとつを多値ドライバ回路１００から発生させることができる。
【００４４】
またこの多値ドライバ回路１００によれば、メモリ回路１６に格納する設定データの個数、ならびに第１セレクタおよび第２セレクタそれぞれの入力端子の個数を増やすことにより、多値ドライバ回路１００が発生可能な電圧の個数を増やすことができる。
【００４５】
また、多値ドライバ回路１００の電圧精度は、ＮｕおよびＮｌをそれぞれ何ビットとするかによって設計することができる。言い換えれば、ＮｕおよびＮｌは、多値ドライバ回路１００に要求される精度、回路面積に応じて決めればよい。
【００４６】
また、式（１０）の出力インピーダンスＺｏｕｔが、伝送線路１０２の特性インピーダンスＺ０と一致するように、抵抗Ｒおよび定数Ｎｕの値を決定することにより、送受信系のインピーダンス整合をとることができる。
【００４７】
（第２の実施の形態）
第１の実施の形態において、テブナン終端回路１０はバイナリで重み付けされていた。これに対して、第２の実施の形態ではテブナン終端回路１０は重み付けされていない点で相違する。以下では、この相違点を中心に第２の実施の形態に係る多値ドライバ回路１００ａの構成を説明する。
【００４８】
図４は、第２の実施の形態に係る多値ドライバ回路１００ａの構成を示す回路図である。テブナン終端回路１０ａは、Ｍ個の第１バッファＢＵＦ１０〜Ｍ−１と、Ｍ個の第１抵抗Ｒ１０〜Ｍ−１を含む。Ｍ個の第１バッファＢＵＦ１０〜Ｍ−１はそれぞれ、Ｍ個の第１セレクタＳＥＬ１０〜Ｍ−１に対応づけられる。Ｍ個の第１抵抗Ｒ１０〜Ｍ−１はそれぞれ、Ｍ個の第１バッファＢＵＦ１０〜Ｍ−１に対応づけられる。
【００４９】
第１の実施の形態では、第１バッファＢＵＦ１および第１抵抗Ｒ１の個数Ｌが、第１セレクタＳＥＬ１の個数Ｎｕを用いてＬ＝Σｊ＝０：Ｎｕ−１２ｊ＝２Ｎｕ−１で与えられた。これに対して第２の実施の形態では、第１バッファＢＵＦ１および第１抵抗Ｒ１の個数Ｍは、第１セレクタＳＥＬ１の個数Ｍと一致している点が異なっている。
【００５０】
ｉ（０≦ｉ≦Ｍ−１）番目の第１バッファＢＵＦ１ｉは、対応する第１セレクタＳＥＬ１ｉの出力データＢ［Ｎｌ＋ｉ］を受け、その値に応じた電圧（たとえばＶｄｄ、Ｖｓｓの一方）を出力する。
【００５１】
第１抵抗Ｒ１０〜Ｍ−１のそれぞれ一端には、対応する第１バッファＢＵＦ１の出力電圧が印加され、それぞれの他端は出力ポートＰｏと接続される。
【００５２】
多値ドライバ回路１００ａのその他の構成は図２の多値ドライバ回路１００と同様である。続いて多値ドライバ回路１００ａの動作を説明する。
【００５３】
セレクタ回路１４からは、メモリ回路１６に格納された設定データＤ０［６：０］、Ｄ１［６：０］、Ｄ２［６：０］のうち、選択信号ｓ０〜ｓ２に応じたひとつのデータＢ［Ｍ＋Ｎｌ−１：０］が出力される。
【００５４】
データＢ［Ｍ＋Ｎｌ−１：０］のうち、テブナン終端回路１０ａに割り当てられる上位ＭビットＢ［Ｍ＋Ｎｌ−１：Ｎｌ］を、Ｔ［Ｍ−１：０］と表記する。このときＭビットのコードＴ［Ｍ−１：０］のうち、値が１であるビットの個数をＢＵとすれば、
ＢＵ＝Σｉ＝０：Ｍ−１（Ｔ［ｉ］）    …（１２）
となる。なお、コードＴ［Ｍ−１：０］のどのビットから１を入れるかは任意である。たとえば上位ビットから順に、あるいは下位ビットから順に１を割り当てる場合、いわゆるサーモメータコードとなる。
【００５５】
Ｍの値を、第１の実施の形態における自然数Ｎｕと対応づけて、
Ｍ＝２Ｎｕ−１    …（１３）
を満たすように決めた場合、第２の実施の形態においても式（５）〜（１０）がそのまま成り立つ。またコードＴ［Ｍ−１：０］の値ＢＵを表すデータがＮｕビットのバイナリデータで与えられる場合に、式（１３）を満たすように自然数Ｍを選ぶことにより、値ＢＵを表すバイナリデータのすべてのビットを有効に利用することができ、コード効率がよくなる。
【００５６】
もし式（１３）の拘束条件に従わずに整数Ｍを決めた場合、以下の式（１４）〜（１７）が成り立つ。
【数５】
2011045830.tif 000007
【００５７】
図４の多値ドライバ回路１００ａによっても、図２の多値ドライバ回路１００と同様に、セレクタ回路１４から出力されるデータＢ［Ｍ＋Ｎｌ−１：０］に応じた値（ＢＬ／２Ｎ＋ＢＵ）／（Ｍ＋１）に比例した電圧Ｖｏｕｔを発生することができる。
【００５８】
図２の回路では、上位データＢＵ［Ｍ−１：０］に桁上がりまたは桁下がりが発生するときに、値が変化するビットの個数が大きい。つまりハミング距離が長い。したがって桁上がりや桁下がりに際して、テブナン終端回路１０の出力電圧に比較的大きなグリッジが発生するおそれがある。これに対して図４の多値ドライバ回路１００ａでは、設定データＢ［Ｍ＋Ｎｌ−１：０］の上位Ｍビットに対応するコードＴ［Ｍ−１：０］のハミング距離が、バイナリデータである図２の場合に比べて短くなる。したがってテブナン終端回路１０ａの出力電圧に発生するグリッジを抑制することができる。
【００５９】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。
【００６０】
第１、第２の実施の形態において、第１バッファおよび第２バッファは、それぞれの出力が独立にハイインピーダンス状態（ディスエーブル状態）に設定可能に構成されてもよい。この場合、すべての第１バッファおよび第２バッファをハイインピーダンス（ディスエーブル）とすれば、多値ドライバ回路１００を伝送線路１０２から完全に切り離すことができる。また、あるバッファをイネーブルとし、その他のバッファをすべてディスエーブル状態とすれば、イネーブルであるバッファに接続される抵抗の抵抗値を個別に測定、評価することが可能となる。このことは、多値ドライバ回路１００を設計、製造する上できわめて重要なメリットである。
【００６１】
図５は、その出力がハイインピーダンス状態に設定可能なバッファの構成例を示す回路図である。バッファＢＵＦは、イネーブル端子ＥＮ、第１インバータＩＮＶ１、第２インバータＩＮＶ２、ＰチャンネルＭＯＳＦＥＴである第１トランジスタＭ１、ＮチャンネルＭＯＳＥＦＥＴである第２トランジスタＭ２、ＯＲゲート３０、ＡＮＤゲート３２を含む。
【００６２】
イネーブル端子ＥＮには、ハイインピーダンス状態においてネゲート（ローレベル）されるイネーブル信号ＥＮが入力される。第１インバータＩＮＶ１は、対応するセレクタからのデータＡを反転する。第２インバータＩＮＶ２は、イネーブル信号ＥＮを反転する。第１トランジスタＭ１および第２トランジスタＭ２は、第１の電源端子Ｖｄｄと第２の電源端子Ｖｓｓの間にプッシュプル形式で直列に接続される。ＯＲゲート３０は、第１インバータＩＮＶ１の出力信号＃Ａ（＃は論理反転を示す）と第２インバータＩＮＶ２の出力信号＃ＥＮの論理和を生成し、第１トランジスタＭ１のゲートに印加する。ＡＮＤゲート３２は、第１インバータＩＮＶ１の出力信号＃Ａとイネーブル信号ＥＮの論理積を生成し、第２トランジスタＭ２のゲートに印加する。
【００６３】
この構成によれば、イネーブル信号ＥＮがネゲート（ローレベル）されるとき、第１トランジスタＭ１、第２トランジスタＭ２がともにオフとなりハイインピーダンス状態が実現できる。イネーブル信号ＥＮがアサート（ハイレベル）されるときバッファＢＵＦはイネーブル状態となる。信号Ｘは、信号Ａがハイレベルのとき電圧Ｖｄｄ、信号Ａがローレベルのとき電圧Ｖｓｓとなる。
【００６４】
第１または第２の実施の形態に係る多値ドライバ回路１００（１００ａ）は、ＣＭＬ（Current Mode Logic）形式の送信回路にも利用することができる。
【００６５】
図６は、実施の形態に係る多値ドライバ回路を備える差動出力ドライバ回路３００の回路図である。
【００６６】
差動出力ドライバ回路３００は、第１出力端子Ｐｏ１、第２出力端子Ｐｏ２、差動ドライバ３０２、多値ドライバ回路１００＿１、１００＿２を備える。
【００６７】
第１出力端子Ｐｏ１、第２出力端子Ｐｏ２には、差動伝送線路１０２ｐ、１０２ｎが接続される。
【００６８】
差動ドライバ３０２は、第１トランジスタ３０４、第２トランジスタ３０６、定電流源３０８を含む。第１トランジスタ３０４および第２トランジスタ３０６はＮチャンネルＭＯＳＦＥＴであり、それぞれのドレインは第１出力端子Ｐｏ１、第２出力端子Ｐｏ２に接続されている。第１トランジスタ３０４および第２トランジスタ３０６のソースは、定電流源３０８に接続される。第１トランジスタ３０４のゲートには、送信すべき差動信号ＰＡＴの一方が、第２トランジスタ３０６のゲートには、送信すべき差動信号ＰＡＴの他方が入力される。
【００６９】
第１多値ドライバ回路１００＿１は、第１トランジスタ３０４のドレインつまり第１出力端子Ｐｏ１に、選択信号に応じた電圧を与える。同様に、第２多値ドライバ回路１００＿２は、第２トランジスタ３０６のドレインつまり第２出力端子Ｐｏ２に、選択信号に応じた電圧を与える。多値ドライバ回路１００＿１、１００＿２は、図２または図４の多値ドライバ回路１００（１００ａ）であり、簡略化して示している。
【００７０】
以上が差動出力ドライバ回路３００の構成である。続いてその動作を説明する。差動出力ドライバ回路３００は、以下の３つのモードで動作させることができる。
【００７１】
（第１のモード）
差動出力ドライバ回路３００は、多値ドライバ回路１００＿１、１００＿２が発生した電圧に差動ドライバ３０２が発生した小振幅信号が重畳された信号を出力する。したがって、多値ドライバ回路１００＿１、１００＿２に対する選択信号としてデータ信号を与えることにより、低速で多値信号を送信するとともに、差動ドライバ３０２によって高速データを送信することができる。
【００７２】
（第２のモード）
多値ドライバ回路１００＿１、１００＿２の出力電圧を一定の電圧に固定してもよい。この場合、多値ドライバ回路１００＿１、１００＿２は、単なる５０Ω終端器として機能し、差動ドライバ３０２による高速伝送が実現できる。
【００７３】
（第３のモード）
多値ドライバ回路１００＿１、１００＿２に対する選択信号としてデータ信号を与えるとともに、差動ドライバ３０２の定電流源３０８を停止する。この場合、差動出力ドライバ回路３００は、独立した２つのシングルエンドの多値ドライバ回路として機能する。
【００７４】
図７は、実施の形態に係る多値ドライバ回路を備えるシングルエンド出力ドライバ回路４００の回路図である。
【００７５】
シングルエンド出力ドライバ回路４００は、出力端子Ｐｏ、差動ドライバ４０２、多値ドライバ回路１００＿１、１００＿２、１００＿３を備える。差動ドライバ４０２の構成は図６の差動ドライバ３０２と同様である。
【００７６】
第１多値ドライバ回路１００＿１は、第１トランジスタ４０４のドレインすなわち出力端子Ｐｏに選択信号に応じた電圧を印加する。第２多値ドライバ回路１００＿２は、第２トランジスタ４０６のドレインに選択信号に応じた電圧を印加する。第３多値ドライバ回路１００＿３は、差動ドライバ４０２に対する負荷バランス用に設けられ、第２トランジスタ４０６のドレインに選択信号に応じた電圧を印加する。第３多値ドライバ回路１００＿３は、伝送線路１０２の先に接続されるデバイスの受信端子の電圧と同程度の電圧を固定的に出力する。
【００７７】
図７のシングルエンド出力ドライバ回路４００も、以下の３つのモードで動作させることができる。
【００７８】
（第１のモード）
シングルエンド出力ドライバ回路４００は、多値ドライバ回路１００＿１が発生した電圧に差動ドライバ４０２が発生した小振幅信号が重畳された信号を出力する。したがって、多値ドライバ回路１００＿１、１００＿２に対する選択信号としてデータ信号を与えることにより、低速で多値信号を送信するとともに、差動ドライバ３０２によって高速データを送信することができる。
【００７９】
（第２のモード）
多値ドライバ回路１００＿１、１００＿２の出力電圧を一定の電圧に固定してもよい。この場合、多値ドライバ回路１００＿１、１００＿２は、単なる５０Ω終端器として機能し、差動ドライバ４０２による高速伝送が実現できる。
【００８０】
（第３のモード）
多値ドライバ回路１００＿１に対する選択信号としてデータ信号を与えるとともに、差動ドライバ４０２の定電流源４０８を停止する。この場合、シングルエンド出力ドライバ回路４００は多値ドライバ回路として機能する。
【００８１】
最後に、図２、図４の多値ドライバ回路、あるいは図６、図７のドライバ回路のアプリケーションを説明する。図８は、実施の形態に係るドライバ回路を備える試験装置２の構成を示すブロック図である。
【００８２】
試験装置２は、主としてパターン発生器ＰＧ、タイミング発生器ＴＧ、波形整形器ＦＣ、ドライバＤＲ、タイミングコンパレータＴＣ、論理比較器ＤＣを備える。
【００８３】
パターン発生器ＰＧは、ＤＵＴ１に対して供給すべきテストパターンを規定するパターンデータＤＰを発生する。タイミング発生器ＴＧは、パターンデータＤＰにもとづいて、ＤＵＴ１に与えるべき信号Ｖｏｕｔのポジティブエッジおよびネガティブエッジのタイミングを設定するタイミング設定データＴＰを、所定の周期（以下、レート周期ＴＲＡＴＥと称する）ごとに生成する。
【００８４】
波形整形器ＦＣは、パターンデータＤＰおよびタイミング設定データＴＰを受け、それに応じたタイミングで値が変化する出力信号ＦＰを生成する。ドライバＤＲは、上述の実施の形態に係るドライバ回路１００、１００ａ、３００、４００であり、波形整形器ＦＣからの信号ＦＰに応じたレベルを有する電圧ＶｏｕｔをＤＵＴ１へと出力する。
【００８５】
タイミングコンパレータＴＣは、ＤＵＴ１から出力される信号Ｓ２を受け、所定のタイミングごとにその値をラッチする。論理比較器ＤＣは、テストサイクルごとのタイミングコンパレータＴＣの出力信号を、それぞれに対応する期待値ＥＸＰと比較し、一致、不一致を示すパスフェイル信号ＰＡＳＳ／ＦＡＩＬを生成する。パスフェイル信号はフェイルメモリＦＭに格納される。
【００８６】
以上が試験装置２の構成例である。実施の形態に係るドライバ回路１００、１００ａ、３００、４００を、このような試験装置２のドライバＤＲに適用することにより、ＤＵＴ１に対して供給する信号のレベルを、ＤＵＴ１の種類や試験項目に応じて、任意に調節することができる。
【００８７】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００８８】
１００…多値ドライバ回路、１０２…伝送線路、Ｐｏ…出力ポート、１０…テブナン終端回路、１２…Ｒ−２Ｒラダー回路、１４…セレクタ回路、１６…メモリ回路、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗、Ｒ４…第４抵抗、ＢＵＦ１…第１バッファ、ＢＵＦ２…第２バッファ、ＢＵＦ３…第３バッファ、ＳＥＬ１…第１セレクタ、ＳＥＬ２…第２セレクタ、Ｍｔ…第１メモリ、Ｍｒ…第２メモリ、３００…差動出力ドライバ回路、３０２…差動ドライバ、３０４…第１トランジスタ、３０６…第２トランジスタ、３０８…定電流源、Ｐｏ１…第１出力端子、Ｐｏ２…第２出力端子、４００…シングルエンド出力ドライバ回路、４０２…差動ドライバ、４０４…第１トランジスタ、４０６…第２トランジスタ、４０８…定電流源、１…ＤＵＴ、２…試験装置、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…波形整形器、ＤＲ…ドライバ、ＴＣ…タイミングコンパレータ、ＤＣ…論理比較器。
【産業上の利用可能性】
【００８９】
本発明は、試験装置に利用できる。
【図１】
2011045830.tif 000008
【図２】
2011045830.tif 000009
【図３】
2011045830.tif 000010
【図４】
2011045830.tif 000011
【図５】
2011045830.tif 000012
【図６】
2011045830.tif 000013
【図７】
2011045830.tif 000014
【図８】
2011045830.tif 000015
【国際調査報告】
2011045830.tif 000016
2011045830.tif 000017
2011045830.tif 000018
2011045830.tif 000019