(57)【要約】本発明は、ポートコントローラ（１）をクロスコネクション手段（４０）と同期させる方法及びパケット交換器に関するものである。クロスコネクション手段をループバック構成設定（４１ａ、４３ａ）から非伝送構成設定に切り替えることによって、ポートコントローラ（１）内のオフセットカウンタ（３２）を、セルが前記クロスコネクション手段（４０）において伝送期間内で切り替えられるようにセルの伝送が同期されるまで、連続的に変化させることができる。
2005522915.tif 000002
【特許請求の範囲】
【請求項１】
パケット交換のためにインプット/アウトプット手段におけるセル開始時間を少なくとも１つのクロスコネクション手段におけるセル伝送期間と同期させる方法であって、
−セルが前記インプット/アウトプット手段の間において前記クロスコネクション手段によりセル転送期間内で転送され、
−前記クロスコネクション手段の構成設定が、セル転送期間の間においてクロスコネクション構成設定期間内で変更され、
−前記インプット／アウトプット手段からのセルが、セル開始時間において送信され、
−前記送信されたセルが前記クロスコネクション手段において受信される、
ような方法において、
−前記構成設定をセットアップ期間の間においてループバック構成設定と非伝送構成設定との間で繰り返し変更し、
−これにより、前記ループバック構成設定においては受信されたセルが前記送信インプット/アウトプット手段へと転送返還され、前記非伝送構成設定においては受信されたセルが前記送信インプット/アウトプット手段には転送返還されず、
−転送返還されたセルを前記インプット/アウトプット手段において受信し、
−前記受信されたセルを、前記インプット／アウトプット手段において伝送エラーに関してチェックし、
−伝送エラーが発生した場合には、少なくとも１つのセルの転送返還がセル転送期間内で完全に実行されるまで、前記セル開始時間のオフセットをシフトする、
ことを特徴とする方法。
【請求項２】
前記インプット/アウトプット手段におけるセル開始時間の前記オフセットをシフトすることにより、前記インプット/アウトプット手段から送信されたセルが前記クロスコネクション手段において受信される時間を各々整列させることを特徴とする請求項１に記載の方法。
【請求項３】
中央クロック信号によって前記セル開始時間、前記セル開始時間のオフセット及び前記クロスコネクション構成設定の時間を制御することを特徴とする請求項１に記載の方法。
【請求項４】
セル開始時間をセル開始信号と前記セル開始時間のオフセットとに基づいて計算し、前記セルを直列化し、前記直列化されたセルを前記セル開始信号と一緒に前記セル開始時間において送信することを特徴とする請求項１に記載の方法。
【請求項５】
転送返還されたセルを受信し、前記セルを非直列化し、１つ置きのセルを伝送エラーに関してチェックすることを特徴とする請求項１に記載の方法。
【請求項６】
転送返還されたセルを受信し、前記セルを非直列化し、ビットエラーインディケータを評価することを特徴とする請求項１に記載の方法。
【請求項７】
前記セル開始時間のオフセットをオフセットカウンタを用いてシフトし、前記オフセットカウンタを前記中央クロック信号の一定量のクロックサイクルにより変更することを特徴とする請求項３に記載の方法。
【請求項８】
伝送エラーを発生させることなく前記セル開始時間の前記オフセットを最大値までシフトし、伝送エラーを発生させることなく前記セル開始時間の前記オフセットを最小値までシフトすることを特徴とする請求項１に記載の方法。
【請求項９】
前記セル開始時間の前記オフセットを前記最大値と前記最小値との間に設定することを特徴とする請求項８に記載の方法。
【請求項１０】
−セルインプット及びセルアウトプットを有するポートコントローラを持つインプット/アウトプット手段と、
−前記ポートコントローラの前記セルアウトプットポートとセルインプットポートとにそれぞれ接続されたセルインプットポートとセルアウトプットポートとを有するクロスコネクション手段と、
を有するパケット交換器であって、
−当該ポートコントローラが、
−セル開始信号を発生するセル開始信号ジェネレータと、
−セル開始時間を前記セル開始信号に基づいてシフトするオフセットコントローラと、
−破損した受信セルを検出するエラー検出手段と、
を有し、
−前記クロスコネクション手段が、
−当該クロスコネクション手段の非伝送構成設定とループバック構成設定との間での繰り返し変化を制御する構成設定コントローラ、
を有していることを特徴とするパケット交換器。
【請求項１１】
中央クロック信号を供給するために中央クロックジェネレータが具備され、前記セル開始信号ジェネレータ、前記オフセットコントローラ及び前記構成設定コントローラが前記中央クロック信号のためのインプットポートを有することを特徴とする請求項１０に記載のパケット交換器。
【請求項１２】
前記ポートコントローラが、送信されるべきセルを直列化すると共に受信されたセルを非直列化するためにシリアライザ及びデシリアライザを有することを特徴とする請求項１０に記載のパケット交換器。
【請求項１３】
前記クロスコネクション手段がＮ×Ｎのクロスバー行列を有し、ＮセルインプットポートをＮセルアウトプットポートに選択的に接続させることを特徴とする請求項１０に記載のパケット交換器。
【請求項１４】
前記ループバック構成設定が単位行列によって実現され、非伝送構成設定がゼロ行列によって実現されることを特徴とする請求項１３に記載のパケット交換器。
【請求項１５】
前記エラー検出手段がビットエラーインディケータであることを特徴とする請求項１０に記載のパケット交換器。
【請求項１６】
セル転送を妨げることなくクロスコネクション手段における構成設定変更を可能にするためにセットアップの間において異なるポートコントローラにおけるセル開始時間を同期させるための、パケット交換ネットワークにおける請求項１に記載の方法又は請求項１０に記載のパケット交換器の使用。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パケット交換のためにインプット/アウトプット手段におけるセル開始時間を少なくとも１つのクロスコネクション手段におけるセル伝送期間と同期させる方法に関し、セルが前記インプット/アウトプット手段の間で前記クロスコネクション手段によってセル転送期間内で転送され、前記クロスコネクション手段の構成設定がセル転送期間の間においてクロスコネクション構成設定期間内で変更させられ、前記インプット／アウトプット手段からのセルがセル開始時間で送信され、前記送信されたセルが前記クロスコネクション手段内で受信される方法に関する。本発明は更に、ポートコントローラ、セルインプットポート及びセルアウトプットポートを持つインプット/アウトプット手段と、前記ポートコントローラのセルアウトプットポート及びセルインプットポートにそれぞれ接続されたセルインプットポート及びセルアウトプットポートを有するクロスコネクション手段とを有するパケット交換器にも関する。更に本発明は、斯様な方法及び斯様なパケット交換器の使用にも関する。
【背景技術】
【０００２】
パケット交換ネットワークのスイッチングノードは、パケット交換器を有する。これらのパケット交換器は、それぞれの受信パケット内に含まれるアドレス情報に基づき、インプットポートとアウトプットポートとの間でデータパケットを転送する。受信パケットはラインカードにバッファリングされ、インプットポート待ち行列内で編成される。これらのインプットポート待ち行列は仮想アウトプット待ち行列(VOQ)として編成され、ラインカード上に位置するポートコントローラ内部で実行される。これらポートコントローラは、クロスバー行列とアービタ（arbiter:通信調整器）を有するスイッチカードにそれぞれケーブルによって接続されている。前記アービタは、全接続ポートコントローラの受信パケットの均等な伝送を可能にするために前記行列のインプット/アウトプット構成設定を計算する。インプットパケットをそれぞれのアウトプットポートへ切り替えるために、クロスバー行列がセル転送期間中にインプットポートをそれぞれのアウトプットポートに接続させる。インプットとアウトプットポートとの間の接続を変更するためには、切り替え時間の間に行列の構成設定がアービタによって変更されなければならない。
【０００３】
受信パケットは、ラインカード内でセルとも呼ばれる固定サイズのパケット断片に分割される。発信パケットは、クロスバー行列からそれぞれのラインカードへ切り替えされたセルから再組み立てされる。
【０００４】
受信パケットの円滑な伝送を可能にするために、アービタがラインカード上においてポートコントローラと密接に協力して働く。それぞれのポートコントローラは、自身のVOQ状態の規則的な更新情報をアービタへ送信する。アービタは、全ての接続されたポートコントローラのVOQの実際の状態情報のコピーを保持する。接続されたポートコントローラから受信したVOQ状態情報に基づいて、アービタは行列のI/O構成設定を計算し、定期的な間隔でその結果をポートコントローラと行列のそれぞれに送信する。
【０００５】
図１では、既知のシステムが示されている。複数のラインカード１〜Ｎが、多数のスイッチカード１０に接続されている。ラインカード１〜Ｎは、ポートコントローラ１ａ〜Ｎａを用いることによりスイッチカード１０と通信する。ポートコントローラ１ａ〜Ｎａは、コネクションライン２、４を通して、データセルをスイッチカード１０に送信し、またデータセルをスイッチカード１０から受信する。ポートコントローラ１ａ〜Ｎａのアウトプット待ち行列の状態情報は、コミュニケーションライン６，８を介してアービタ１０ｂに通信される。アービタ１０ｂは、ポートコントローラ１ａ〜Ｎａのアウトプット待ち行列内のそれぞれのセルを伝送するために、どのラインカード１〜Ｎがライン４，２を介して互いに接続されるかを決定する。
【０００６】
ポートコントローラ１ａ〜Ｎａ間のセルの伝送は、クロスバー行列１０ａを適切に設定することで切り替えされる。スイッチカード１０のインプットポートはクロスバー行列１０ａ内の行によって表現される。スイッチカード１０ａのアウトプットポートはクロスバー行列１０ａ内の列によって表現される。例えば、インプットポート「１」をアウトプットポート「３」と接続するには、行列１０ａの列３の行１に位置するスイッチが「on」に設定される。
【０００７】
クロスバー行列１０ａ、即ちスイッチ１０がバッファメモリを有しない場合、瞬時のスイッチングがなされなければならず、そうでなければ、前記セルの伝送の間においてクロスバーの行列の第一構成設定から第二構成設定へのスイッチングが実行される時に、受信パケットは破損されるかもしれない。
【０００８】
バッファされた行列が適切に働くための重要な機能は、入力セルのアライメントである。入力セルがアライメントされた場合にのみ、行列の構成設定はセル伝送を妨げることなく変更することが可能である。正確なアライメントが同期にとって最も好ましい。クロスバー行列１０ａとポートコントローラ１ａ〜Ｎａを接続しているケーブルが異なる長さであるかもしれないので、クロスバー行列の入力におけるセルの同期が複雑となる。異なる長さにより、ライン上において異なる信号時間遅延が引き起こされるかもしれない。数Ｇｂｉｔ／ｓのデータレートを用いた場合、ライン長さの数センチメーターの違いが数ビットクロックの間のセルの誤アライメントという結果に終わる。
【０００９】
平成７年特許出願公開第７９２１８号より、同期パターン検知回路を設けることが既知である。同期パターン検知回路は、シフトレジスター内に保存された情報からフレームと同期パターンとを検知する。同期信号を伝送することで、伝送時間の固定した差が計算され、同期パターンが評価される。入力が同期パターンを使用することによって同期されるので、前記同期パターンを適用することでワイヤーの長さが異なることが可能である。同期パターンを発生することの問題は、それぞれのラインカードが斯様な同期パターンを発生させなければならず、それぞれのスイッチカードが前記ラインカードからの同期パターンを導出しなければならないことである。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このようにして、本発明の目的は、ラインカードによってセルの独立したアライメントを可能にするシステムと方法とを提供することである。本発明の更なる目的は、異なる構成設定での同期を可能にさせることができる柔軟なシステム構成設定を提供することである。本発明の更なる目的は、クロスバー行列内にバッファメモリを持たないパケット交換方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の目的は、セットアップ期間中に前記構成設定をループバック構成設定と非伝送構成設定との間で繰り返し変更させることで解決され、そこにおいては、受信されたセルはループバック構成設定では送信側インプット／アウトプット手段へと転送返還され、受信されたセルは非伝送構成設定では送信側インプット／アウトプット手段へと転送返還されず、少なくとも１つのセルの転送返還がセル転送期間内に完全に実行されるまで、インプット／アウトプット手段内で転送返還されたセルを受信し、インプット／アウトプット手段内で受信したセルを伝送エラーに関してチェックし、伝送エラーが発生した場合に前記セル開始時間のオフセットをシフトする。
【００１２】
クロスコネクション手段の構成設定は、ループバック構成設定と非伝送構成設定との間で変更される。ループバック構成設定では、受信セルは送信側インプット／アウトプット手段、例えばポートコントローラへと転送返還される。非伝送構成設定では、受信セルは送信側インプット／アウトプット手段へとは送り戻されない。
【００１３】
セルが転送返還される場合には、これらのセルはインプット／アウトプット手段で受信される。クロスコネクション手段の構成設定がループバック構成設定と非伝送構成設定との間で切り替えされる時に、伝送されたセルが破損されるかもしれない。セルの破損は、構成設定の時間，例えばクロスコネクション構成設定期間、または切り替え期間とも呼ばれている期間にクロスコネクション手段でセルが受信される場合に現れる。セルの破損は、セルの一部が伝送期間に受信され、及びセルの一部が非伝送期間に受信される場合にも発生する。セルが伝送期間、又はループバック期間セル開始信号で完全に受信され再伝送される場合に限り、セルは伝送エラーなしに受信される。
【００１４】
セル開始時間のオフセットをシフトすることで、セルが切り替え期間又は非伝送期間へと入ることなく伝送され更にクロスコネクション手段内でプロセスされ得る正常な時間を見つけ出そうとする。オフセットは、少なくとも一つのセルがセル伝送期間内で完全に再伝送されるまでシフトされる。その場合には、セルが行列構成設定によって破損されないように、インプット／アウトプット手段はセルを送信する時間を決定している。
【００１５】
異なる長さのケーブルによってクロスバー行列に接続されているポートコントローラ及びセパレートラインカードは、それらのセルが同時刻に行列内で受信されるように配列され得る。ループバック構成設定は１セル転送期間にはアクティブであり、非伝送構成設定も１セル伝送期間にはアクティブである。非伝送構成設定では、進行中のセル転送は妨げられる。オフセットが、セル全体がループバック構成設定内で伝送されるようになっている場合にのみ、インプット／アウトプット手段はクロスコネクション手段と同期される。
【００１６】
接続されたインプット／アウトプット手段からの全ての受信セルのアライメントは、請求項２により可能にすることが出来る。この場合、伝送データレートは、伝送期間が正確に１セルの１伝送の間にしか持続しないので、最大になり得る。
【００１７】
請求項３による中央クロック信号は、容易なセル同期を可能にさせる。
【００１８】
請求項４及び５による直列化と非直列化は、データパケットの直列化された伝送を可能にさせる。請求項６によるビットエラーインディケータの評価も、伝送ライン上で伝送のために適用される符号化スキームを基にして実行され得る。ビットエラーインディケーションのアウトプットは、セルのアウトプットを遅延させるためにセル開始時間のオフセットの変更を決定するものとして使用され得る。
【００１９】
請求項７によりオフセットカウンタを使用することで、行列構成設定同期信号に対して発信するセルのセル開始時間のシフトが可能になる。この遅延は、定義されたステップ幅によって増加されるか又は減少される。
【００２０】
請求項８に記載のように、オフセットカウンタは、セル開始時間がビットエラーの発生なしに可能な限り多くセル開始信号に対して進み、その後ビットエラーが発生するまで可能な限り多くセル開始時間を遅らせる方法でも制御され得る。セル伝送期間の長さはその後調整され、トータルスループットが増加する。セル開始時間が請求項９により設定される場合には、ビットエラーレートは最小値になる。
【００２１】
本発明の他の態様によれば、パケット交換器が提供され、その場合において、前記ポートコントローラはセル開始信号を発生させるセル開始信号ジェネレータ、前記セル開始信号に基づきセル開始時間をシフトするためのオフセットコントローラ及び破損して受信されたセルを検知するためのエラー検知手段を有し、前記クロスコネクション手段は当該クロスコネクション手段のループバック構成設定と非伝送構成設定との間での繰り返し変更を制御するための構成設定コントローラを有する。
【００２２】
請求項１１によるパケット交換器は、中央クロック信号がポートコントローラとクロスコネクション手段との間の正確な同期を可能にさせるので優位性がある。
【００２３】
請求項１２による直列化と非直列化の手段を与えることで、データビット又はパケットを直列に転送させることが可能である。
【００２４】
請求項１３及び１４によるＮ×Ｎクロス行列を与えることで、構成設定変更を容易に適用することが可能である。斯様な行列においては、行はインプットポートに対応し、列はアウトプットポートに対応する。当該Ｎ×Ｎ行列の位置（Ｘ，Ｙ）にあるスイッチは、インプットＸをアウトプットＹと接続する。
【００２５】
請求項１５によるビットエラーインディケータを与えることで、行上の伝送のために適用される符号化スキームからビットエラーを引き出すことが可能である。
【００２６】
本発明のもう一つの特徴は、セル転送を妨げることなくクロスコネクション手段で構成設定変更を可能にすることを目的とした、セットアップの間に様々なポートコントローラ内におけるセル開始時間の同期のためのパケット交換ネットワークでの記述されたパケット交換器、又は記述された方法を使用することである。
【発明を実施するための最良の形態】
【００２７】
本発明のこれらとほかの特徴は、下述される実施例から明らかであり、それら実施例を用いて説明される。
【００２８】
図２は、パケット交換器のセットアップ期間内に送信される一連のセルを図表Ａ〜Ｅにて表している。
【００２９】
図表Ａに見られるように、データセル１２は、セル開始信号１６と通常対応するセル開始時間１４に通常送信される。通常、データセル１２は、セル開始信号１６が生成された直後に送信される。その場合、全てのポートコントローラからの全てのセルは、同時刻に送信される。クロスバー行列とポートコントローラを接続しているケーブルが異なる長さを持ち得るので、セルは異なる時間に行列で受信される。パケット交換接続を切り替えるためには、行列の構成設定が変更される必要がある。これらの構成設定期間２０の間に、セル１２は行列内で受信されることも有り得、その結果セルの破損を引き起こす。本発明は、斯様なセルの破損を避けることが可能なやり方でパケット交換器をセットアップする方法を提供する。
【００３０】
スイッチカードのクロスバー行列の構成設定は、図表Ｂで示されるように、セットアップ期間の間において構成設定Ｂ１と構成設定Ｂ０との間で変更される。構成設定Ｂ１は行列が単位行列であるループバック構成設定を表し、設定Ｂ０は行列がゼロ行列である非伝送構成設定を表す。
【００３１】
クロスバー行列のセットアップ期間の間において、構成設定はＢ１とＢ０との間で変更される。構成設定Ｂ１では、ポートコントローラ１ａから送信されたセル１２は、この対応するポートコントローラ１ａへ送信返還される。非伝送時間Ｂ０では、ポートコントローラ１ａから送信されたセル１２は、該ポートコントローラ１ａへ送信返還されることはない。本発明の方法は、以下のように働く。
【００３２】
図表Ｃで記述のとおり、セル開始信号１６はシステム開始時に共通クロック信号に従って全てのポートコントローラで発生される。セル１２は、セル開始時間１４で送信され、ループバック構成設定期間Ｂ１、非伝送構成設定期間Ｂ０及びセットアップ期間２０の間にクロスバー行列で受信される。
【００３３】
初めに、セルは、セル開始信号１６の受信直後のセル開始時間１４にセルメモリから解放される。オフセットが生成され、該オフセットによってセル開始時間１４が一定の値だけセル開始信号１６からシフトされる。送信されたセル１２が非伝送構成設定期間Ｂ０又はセットアップ期間２０の間において上記行列において受信された場合には、前記のセルは発信側のポートコントローラへは正しく送信返還されない。受信されたセルが破損している。破損したセルを認識するために、個々の受信されたセルが評価され、斯様にして伝送エラーが検知される。伝送エラーが検出された場合には、伝送が破損状態になる様な、例えば、非伝送期間Ｂ０又はセットアップ期間２０のような時間にセル１２が上記行列内で受信されている。
【００３４】
セル１２がループバック構成設定時間Ｂ０内において上記行列内で受信され、かくして前記ポートコントローラにエラー無しで返送され得るような時刻においてセル１２が送信されるまで、オフセットが徐々に増加され、セル開始時間１４がセル開始信号１６から漸増的に遅延される。その後、オフセットは更に増加されることはなく、前記ポートコントローラの動作中に使用することができる。というのは、該オフセットはセルのエラーのない伝送を可能にさせるからである。
【００３５】
図表Ｄでは、セル開始時間１４のオフセットが減少させられる。最初は、セルは、セットアップ期間２０の間において行列で受信されるような時間で送信される。斯様な場合には、セル１２は破損している。オフセットをシフトすることにより、セル開始時間１４は、更にある程度セル開始信号より進むようになる。数シフト後に、セル開始時間１４は、セル１２が期間Ｂ１の間において前記クロスバー行列内で完全に受信されるようなものとなる。
【００３６】
図表Ｅによれば、最初はセル開始時間１４がビットエラーを発生させることなく出来る限り多くセル開始信号１６に対して進むようにし、その後ビットエラーが現れ始めるまで出来る限り遅延されるという方法でオフセットは制御される。これにより、ループバック構成設定Ｂ１の持続時間が評価され、セル１２が伝送時間の中間で伝送されるように、セル開始時間１４が調整され得る。セル１２同士の間のギャップ１３もまた、このようにして最小値にまで低減される。
【００３７】
図３は、ポートコントローラ１とクロスバー行列４０とを示す。ポートコントローラ１は、インプットポート２４、アウトプットポート２６、セルメモリ２８、セル開始信号ジェネレータ３０、オフセットカウンタ３２、シリアライザ３４、デシリアライザ３６及びビットエラーインディケータ３８を具備する。クロスバー行列４０はセルインプットポート４１、セルアウトプットポート４３、スイッチドコネクション４２及び切断コネクション４４を具備する。更に中央クロックジェネレータ４８と構成設定コントローラ４６が示されている。
【００３８】
ポート２４での受信パケットは、固定サイズのパケット断片、即ちセルに分割され、セルメモリ２８に保存される。発信されるセルは、パケットに再び組み立てされポート２６で出力される。ポートコントローラ１のセットアップの間、セルはセル開始時間ジェネレータにおいて生成されるセル開始時間において送信される。これらのパケットは、シリアライザ３４で直列化され、インプットポート４１ａへ送信される。ループバック構成設定では、セルインプットポート４１ａはセルアウトプットポート４３ａへ切り替えされる。
【００３９】
ループバック構成設定は、スイッチ４２、４４の単位行列が生成され、それによりインプットポート４１ａ、ｂがそれぞれアウトプット４３ａ、ｂへと切り替えされることを意味する。単位行列は、それぞれのインプットポートがそれに対応するアウトプットポートに切り替えされ、他のコネクションには切り替えされないということを意味する。これらの切り替えされたポートは、１つの同じポートコントローラに属する。スイッチ４２は「ＯＮ」であり、スイッチ４４は「ＯＦＦ」である。これはいわゆるループバック構成設定である。
【００４０】
非伝送構成設定はゼロ行列によって実現され、インプットポートとアウトプットポートとの間のコネクションは全く切り替えされない。全ての受信データパケットは失われる又は破損する。全てのスイッチ４２、４４は「ＯＦＦ」である。
【００４１】
セットアップの間、クロスバー行列４０は、中央クロックジェネレータ４８によって生成されたシステムクロック信号によって制御される構成設定コントローラ４６によって単位行列とゼロ行列との間で切り替えされる。中央クロックジェネレータ４８によって生成されたシステムクロックは、オフセットカウンタ３２とセル開始信号ジェネレータ３０とにも与えられる。ポートコントローラ１へ再伝送されるセルは、シリアライザ３６で受信される。受信されたセルは、ビットエラーレートインディケータ３８で評価される。ビットエラーが発生した場合、オフセットカウンタ３２が増加される。オフセットカウンタ３２を増加することで、セル開始信号ジェネレータがオフセットカウンタ３２の量だけ中央クロック信号に勝るセル開始時間を生成する。オフセットカウンタ３２を増加させることで、セルがクロスバー行列４０まで伝送され、伝送エラーなくデシリアライザ３６によって受信されるまで、セル開始時間が変更され、すなわちセルが伝送期間内にクロスバー行列４０で受信されるということを意味する。
【００４２】
オフセットカウンタ及びビットエラーインディケータ３８を適用することで、セル開始時間を同期させ、様々なポートコントローラ１からの行列４０での受信セルを整列させることが可能である。
【００４３】
全くの中央同期メカニズム又はライン長計測も必要でなく、むしろ全てのポートコントローラがセルアライメントを自発的に調整する。
【図面の簡単な説明】
【００４４】
【図１】パケット交換器構成設定
【図２】図表で示されるセル開始時間のオフセットの変更
【図３】発明パケット交換器のブロック図
【符号の説明】
【００４５】
1, N        ラインカード
1a, Na      ポートコントローラ
2, 4        伝送コネクション
6, 8        シグナリングコネクション
10          スイッチカード
10a         クロスバー行列
10b         アービタ
12          セル
13          伝送ギャップ
14          セル開始時間
16          セル開始信号
B1          ループバック構成設定
B0          非伝送構成設定  
20          セットアップ期間
24          インプット
26          アウトプット
28          セルメモリ  
30          セル開始信号ジェネレータ
32          オフセットカウンタ  
34          シリアライザ  
36          デシリアライザ  
38          ビットエラーインディケータ
40          クロスバー行列  
41          セルインプットポート
42          スイッチドコネクション
43          セルアウトプットポート
44          切断コネクション
46          構成設定コントローラ
48          中央クロックジェネレータ
【図１】
2005522915.tif 000003
【図２】
2005522915.tif 000004
【図３】
2005522915.tif 000005
【国際調査報告】
2005522915.tif 000006
2005522915.tif 000007
2005522915.tif 000008