【手続補正書】
【提出日】令和2年9月25日(2020.9.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体素子の作製方法であって、前記方法は、１０００  Ｏｈｍ・ｃｍよりも大きい抵抗率を有するベース（２）を含む基板（１）を、前記ベース（２）の前記抵抗率を低下させることが可能なピーク温度にさらす急速熱処理のステップを伴い、前記方法は、急速熱処理の前記ステップにその後、前記基板を８００°Ｃから１２５０°Ｃの間の硬化温度にさらし、および冷却速度が：
硬化温度が１２５０°Ｃから１１５０°Ｃの間の時、５°Ｃ／秒未満であり、
硬化温度が１１５０°Ｃから１１００°Ｃの間の時、２０°Ｃ／秒未満であり
硬化温度が１１００°Ｃから８００°Ｃの間の時、５０°Ｃ／秒未満であることを有である硬化熱処理が続くことを特徴する半導体素子の作製方法。
【請求項２】
前記ピーク温度は、１０５０°Ｃから１２５０°Ｃの間であることを特徴とする請求項１に記載の作製方法。
【請求項３】
前記急速熱処理および前記硬化熱処理は、インサイチュ(in situ)で、急速熱アニーリング配置で実現されることを特徴とする請求項１又は２に記載の作製方法。
【請求項４】
前記硬化熱処理は、前記急速熱処理を適用するために使用される配置とは異なる配置で実現されることを特徴とする請求項１ないし３のいずれか１つに記載の作製方法。
【請求項５】
前記硬化熱処理は、垂直オーブンで実現されることを特徴とする請求項４に記載の作製方法。
【請求項６】
前記硬化温度は、少なくとも２０秒間１０５０°Ｃ未満で維持されることを特徴とする請求項４又は５に記載の作製方法。
【請求項７】
前記硬化温度が維持される：
少なくとも１分間１０００°Ｃ未満またはそれに等しいか、または
少なくとも５分間９５０°Ｃ未満またはそれに等しいか、または
少なくとも３０分間９００°Ｃ未満またはそれに等しいか、または
少なくとも３時間８００°Ｃ未満またはそれに等しい、
ことを特徴とする請求項６に記載の作製方法。
【請求項８】
前記硬化熱処理は、中性、還元性または酸化性雰囲気で実現されることを特徴とする請求項１ないし７のいずれか１つに記載の作製方法。
【請求項９】
前記基板（１）はまた、前記ベース（２）上に絶縁体層（４）および前記絶縁体層（４）上に表面層（５）も含むことを特徴とする請求項１ないし８のいずれか１つに記載の作製方法。
【請求項１０】
前記基板（１）はまた、前記ベース（２）と前記絶縁体層（４）との間に電荷トラップ層（３）も含むことを特徴とする請求項９に記載の作製方法。
【請求項１１】
前記電荷トラップ層（３）は、多結晶シリコンの層であることを特徴とする請求項１０に記載の作製方法。
【請求項１２】
前記硬化熱処理は、前記基板（１）の保護層の形成に先立って行われることを特徴とする請求項１ないし１１のいずれか１つに記載の作製方法。
【請求項１３】
前記ベース（２）は、シリコンで作られることを特徴とする請求項１ないし１２のいずれか１つに記載の作製方法。
【請求項１４】
前記半導体素子は、ＲＦデバイスであることを特徴とする請求項１ないし１３のいずれか１つに記載の作製方法。
【請求項１５】
前記半導体素子は、直径２００または３００ｍｍを有する絶縁体上のシリコンウェハであることを特徴とする請求項１ないし１４のいずれか１つに記載の作製方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【発明の名称】高抵抗基板を含む半導体素子の作製方法
【技術分野】
【０００１】
本発明は、高抵抗基板を含む半導体素子の作製方法に関する。
【背景技術】
【０００２】
集積デバイスは通常、最初にそれらの作製の土台となるウェハ型基板上で製造される。しかしながら、このようなデバイスの集積度合いの伸長と期待される性能は、デバイスの性能とデバイスが形成される基板の特性との間で増加する関連性をもたらす。これは特に、周波数がおよそ３ｋＨｚから３００ＧＨｚの間の信号を処理し、それらの適用が特に電気通信（電話、Ｗｉ−Ｆｉ、Ｂｌｕｅｔｏｏｔｈなど）の分野に見られる、無線周波数（ＲＦ）デバイスの場合に当てはまる。
【０００３】
デバイス／基板に関連する例として、デバイスで伝搬する高周波信号から生じる電磁場は、基板の厚みを貫通し、そこに存在し得るどの電荷キャリアとも相互作用する。その結果、挿入損失による信号のエネルギーの一部の無駄な消費および「クロストーク」によるコンポーネント間で起こり得る影響が生じる。
【０００４】
アンテナスイッチおよびチューナ、ならびにパワーアンプなどの無線周波数デバイスは、具体的にはこれらのデバイスの現象を可能にさせおよびそれらの性能が向上するように適応された基板上で製造される。
【０００５】
「高抵抗シリコンオンインシュレータ」（ＨＲ  ＳＯＩ）基板も周知であり、図１ａで示すように、１ｋＯｈｍ・ｃｍより大きい抵抗率を有するシリコンのベース基板２、ベース基板２上の絶縁体層４、および絶縁体層上に設置されたシリコン５の表面層を含む。基板１は同様に、図１ｂで表すように、ベース基板２と絶縁体層４との間に設置された電荷トラップ層３を含むことができる。トラップ層３は、ドープされていない多結晶シリコンを含むことができる。このタイプの基板の作製は、例えば、文書ＦＲ２８６０３４１、ＦＲ２９３３２３３、ＦＲ２９５３６４０、ＵＳ２０１５１１５４８０、ＵＳ７２６８０６０またはＵＳ６５４４６５６に記載されている。
【０００６】
出願者は、そのようなＳＯＩ基板に適用される急速熱処理の適用によってその基盤の無線周波数の特性に障害が生じる可能性があることを観察した。ところで、このような急速熱処理は特に、その作製中、基板の表面を処理するのに役立つ。それはまた、ドーパントの活性化など、ＣＭＯＳコンポーネントの通常の作製方法において必要なステップでもある。
【０００７】
従って、図２は、急速熱処理を受けた後、高抵抗ＳＯＩ基板上で観察された抵抗率の損失を示している。図２のグラフにおいて、横軸は、ベース基板２の測定深度（ミクロン）を表す。この距離は、絶縁体層との境界面から取られている（このＳＯＩ基板はトラップ層を有してなかった）。縦軸は、ＳＲＰ（拡がり抵抗測定）タイプの測定で見られるような抵抗率（Ｏｈｍ・ｃｍ）を表す。
【０００８】
この測定を行うために、基板の平表面のうちの１つが、基板の所望の深度に接近するのに適した角度を有する斜面（ｂｅｖｅｌ）に研磨された基板を準備する。次に、基板の傾斜された部分に、一定距離に間隔が置かれた２つの電極の端部を当てて、斜面のエッジと平行なセグメントを形成し、既定の電圧が２つの電極間に印加される。２つの電極間の抵抗を測定し、次にこの測定値から測定深度における基板の電気抵抗率を差し引く。斜面のエッジに対して異なる距離（基板の異なる深度に対応する）におけるこのような測定を行うことによって、抵抗率を基板の深度の関数として表す、抵抗率プロファイルの曲線を描くことができる。
【０００９】
図２のグラフにおいて、第１の曲線「ａ」は、急速熱処理を受ける前のＳＯＩ基板のベースの期待される抵抗率に対応する。このベースは特に、ｐ型の残留伝導率を有するように製造された。
【００１０】
図２のグラフの第２の曲線「ｂ」は、２００°Ｃ／ｓｅｃ．より大きい温度で急降下をする前に基板を数秒間およそ１２００°Ｃの温度にさらす、急速熱処理を受けた後のこのＳＯＩ基板上で行われるＳＲＰ測定に対応する。
【００１１】
ＳＯＩ基板のベースの抵抗率がこの処理によって大きく損なわれ、基板の表面から２００ミクロンよりも深い深度において１００Ｏｈｍ・ｃｍに満たない抵抗率を示すことが観察される。さらに、急速熱処理の後、ベース２で示された電荷の大部分がＮ型であった。
【００１２】
ＳＯＩ基板１のベース２の抵抗率は、この基板が急速熱処理を受けた後、この基板で形成されるＲＦデバイスに必要とされる仕様に従ったオペレーションを保証するためには基板の深度において十分に高くなく、かつ十分に安定してない。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】ＦＲ２８６０３４１
【特許文献２】ＦＲ２９３３２３３
【特許文献３】ＦＲ２９５３６４０
【特許文献４】ＵＳ２０１５１１５４８０
【特許文献５】ＵＳ７２６８０６０
【特許文献６】ＵＳ６５４４６５６
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の一つの目的は、先行技術の方法に見られる抵抗率の変動を有していないか、あるいは制限された、急速熱処理のステップを伴う半導体素子の作製方法を提案することである。
【課題を解決するための手段】
【００１５】
この目的を達成するために、本発明は、その最も広い意味において、半導体素子の作製方法を提案することであり、その方法は、１０００  Ｏｈｍ・ｃｍよりも大きい抵抗率を有するベースを含む基板を、ベースの抵抗率を低下させることが可能なピーク温度にさらす急速熱処理のステップを伴う。
【００１６】
本発明に従って、方法は、急速熱処理のステップにその後、基板を８００°Ｃから１２５０°Ｃの間の硬化温度にさらし、および冷却速度が：
硬化温度が１２５０°Ｃから１１５０°Ｃの間の時、５°Ｃ／秒未満であり、
硬化温度が１１５０°Ｃから１１００°Ｃの間の時、２０°Ｃ／秒未満であり、
硬化温度が１１００°Ｃから８００°Ｃの間の時、５０°Ｃ／秒未満であることを有する硬化熱処理が続く点において注目に値する。
【００１７】
硬化熱処理中、ベースの空孔の濃度は、熱力学平衡濃度に近い。硬化熱処理の制御された冷却によってこのような平衡近傍状態が維持され、空孔の濃度が減少するようにできる。このようにして、硬化熱処理の最後に、例えば、ベースの抵抗率を極端に変化するであろう、電荷を運びやすい複合体の形でこれらの空孔の過度な凍結または生成を防ぐ。
【００１８】
本発明の他の有利なおよび限定されない特性に従って、単独または技術的に実行可能な任意の組み合わせにおいて以下を行う：
●  ピーク温度は、１０５０°Ｃから１２５０°Ｃの間である。
●  急速熱処理および硬化熱処理は、インサイチュ(in situ)で急速熱アニーリング配置で実現される。
●  硬化熱処理は、急速熱処理を適用するために使用される配置とは異なる配置で実現される。
●  硬化熱処理は、垂直オーブンで実現される。
●  硬化温度は、少なくとも２０秒間１０５０°Ｃ未満で維持される。
●  硬化温度が維持される；
○  少なくとも１分間１０００°Ｃ未満またはそれに等しいか、または
○  少なくとも５分間９５０°Ｃ未満またはそれに等しいか、または
○  少なくとも３０分間９００°Ｃ未満またはそれに等しいか、または
○  少なくとも３時間８００°Ｃ未満またはそれに等しい。
●  硬化熱処理は、中性、還元または酸化された雰囲気で実現される。
●  基板はまた、ベース上に絶縁体層および絶縁体層上に表面層も含む。
●  基板はまた、ベースと絶縁体層との間に電荷トラップ層も含む。
●  電荷トラップ層は、多結晶シリコンの層である。
●  硬化熱処理は、基板の保護層の形成の前に行われる。
●  ベースは、シリコンで作られる。
●  半導体素子は、ＲＦデバイスである。
●  半導体素子は、直径２００または３００ｍｍを有する絶縁体上のシリコンウェハである。
【図面の簡単な説明】
【００１９】
本発明は、添付した図面を参照の上、発明の限定されない実施形態の以下の説明に照らしてより良く理解される。
【図１ａ】先行技術の高抵抗ＳＯＩ基板を表す図である。
【図１ｂ】先行技術の高抵抗ＳＯＩ基板を表す図である。
【図２】急速熱処理を受けた後の高抵抗ＳＯＩ基板上で観察される抵抗率の損失を示すグラフである。
【図３】発明に従って半導体素子の作製方法のステップのシーケンスを表す図である。
【図４】急速熱アニーリング配置の既知の構成を表す図である。
【図５】急速熱処理の温度プロファイルを再現する図である。
【図６】発明の一実施形態に従って硬化熱処理の例を示す図である。
【図７】発明の別の実施形態に従って硬化熱処理の例を示す図である。
【発明を実施するための形態】
【００２０】
以下の説明を簡易化するために、同じ参照番号は、同一の要素または先行技術においてまたは本方法を説明する異なる実施形態において同じ機能を提供する要素に使用される。
【００２１】
図３は、発明に従って半導体素子の作製方法を組み立てるステップのシーケンスを示す。
【００２２】
「半導体素子」は、特にＲＦの分野の適用では半導体デバイスまたは基板のいずれかを意味する。従って、発明は、これらの素子のどちらか一方の作製に適用可能である。
【００２３】
第１のステップ中、高抵抗なベース２を有する基板、即ち、１０００  Ｏｈｍ・ｃｍよりも大きい抵抗率を有する基板を提供する。好適には、ベース２は、その厚み全体がこのように高い抵抗である品質を有する。この特性は、本出願の導入部で説明されたＳＲＰ技術によって測定することができる。
【００２４】
好適には、ベース２は、少なくとも一部は、例えば、チョクラルスキー（Ｃｚ）タイプの技術で取得される、シリコンで作られる。ベース２は従って、６から１０ｐｐｍの間の低量の格子間酸素（「低Ｏｉ」と示す）を有するｐ型のシリコン基板に対応し得る。それはまた、生成の前に、２６ｐｐｍよりも大きい、高い量の格子間酸素（「高Ｏｉ」と示す）を有するシリコン基板にもなり得る。
【００２５】
好適には、基板１は、シリコン５の表面層、例えば、酸化シリコンの絶縁体層４、およびシリコンのベース２を有する、シリコンオンインシュレータ（ＳＯＩ）の基板である。基板はまた、絶縁体層４とベース２との間に位置する電荷トラップ層３も有し得る。
【００２６】
先行技術を構成するおよび前文に提示された文書で教示されているように、基板１は、多くの方法で作ることができる。好適には、Ｓｍａｒｔ  Ｃｕｔ（登録商標）技術の適用によって作製され、それによりシリコン５の表面層および基板１の絶縁体層４を形成するように決められた酸化シリコンの層が、任意にはトラップ層３が備わったベース２に転写される。この転写ステップは従来その後、必要とされる特性、特に基板の表面状態(surface state)に関する特性に与える基板１の仕上げ(finishing)シーケンスが続く。
【００２７】
通常、基板１は、直径が２００ｍｍ、３００ｍｍまたは４５０ｍｍにもなり得る円形ウェハの形で提示され得る。
【００２８】
表面層５は、１０ｎｍから１０ミクロンの間の厚みを有し得る。絶縁体層４は、酸化シリコンから作られ、１０ｎｍから５０ミクロンの間の厚みを有し得る。
【００２９】
トラップ層３は、一般的に言えば、転位、結晶粒界、非晶質領域、隙間、介在物、空隙など、構造欠陥を有する非晶質半導体層から成り得る。これらの構造欠陥は、物質内、例えば、不完全または未結合の(dangling)化学結合の領域で循環するような電荷のトラップを形成する。従って、トラップ層の伝導を防ぎ、その結果、高い抵抗率を有する。
【００３０】
有利には、および実装の容易さから、このトラップ層３は、多結晶シリコンの層で形成される。その厚みは、１から３μｍの間になる。しかしこの範囲未満またはそれよりも大きい他の厚みも可能性が十分にある。
【００３１】
表面層５、絶縁体層４およびトラップ層３の本質および特性は、本発明の文脈において特に重要ではなく、それらは必要に応じておよび適用の文脈によって選択されるまたは決定付けられてよい。
【００３２】
本発明に従った方法の以下のステップにおいて、さらに図２に関して、ベース２を含む基板１は、ピーク温度にさらされる。ピーク温度は、急速熱処理のステップ中に基板１がさらされる最高温度である。このステップは、基板１の作製中にその基板の仕上げシーケンスの一部になり得る。それは同様に、ドーパントの活性化のステップなど、半導体デバイスの作製のステップに対応し得る。
【００３３】
「急速熱処理」は、基板１が処理プラトー温度(treatment plateau temperature)において最大２分間処理雰囲気にさらされる間のステップを意味する。処理プラトー温度は典型的には、１１２５度と１２５０度の間であり、基板１がさらされるピーク温度に対応する。プラトー温度に達するまでの上下する段階は、処理の全期間を制限することを可能にする、６０°Ｃ／ｓよりも大きい強い温度勾配で行われる。
【００３４】
処理プラトーの期間は、選択された急速熱処理の配置に応じて異なり、フラッシュアニーリング配置において数マイクロ秒のオーダーで非常に短くなるか、または急速アニーリングオーブンで１５秒から４５秒の間に拡張され得る。
【００３５】
処理雰囲気は、この処理の目的に応じて異なる。それは例えば、中性、還元性または酸化性雰囲気になり得る。
【００３６】
この急速熱処理を適用するために、例えば、図４に概略的に表されるように、処理される基板を受け取る石英チャンバ６を含む急速熱アニーリング配置が既知である。処理は、基板の下と上に設置された加熱ランプ７の助けを借りて行われる。処理中、基板は、３つのポイント８で形成されるベースのチャンバ内で水平に維持される。チャンバの雰囲気は、制御された排気口９を用いて排出することができる、選択されたガスを導入することによって制御され得る。
【００３７】
急速熱処理は、この配置を用いて基板を既定の温度、例えば、１１５０°Ｃから１２５０°Ｃの間まで放射加熱するために電力をランプ７に供給することによって適用される。基板の温度上昇は、プラトー温度に達するために１０秒から２０秒カウントしなければならないが、１秒当たり６０°Ｃまたはそれより高いオーダーで非常に速い。熱処理は、このプラトー温度においてこの配置では３０秒から２分に達し得る時間の長さで実現される。この時間の終わりに、ランプ７に供給される電力が遮断されて、１秒当たり６０°Ｃのオーダーと同じくらい、基板の温度が非常に速く降下する。基板の冷却を達成するために一般的には２０秒から３０秒カウントしなければならならず、それによりチャンバから排出させることができる。この配置で取得される典型的な温度プロファイルは、例えば、図５において再現される。チャンバ６に装備されて温度測定を可能にするパイロメータがおよそ６００°Ｃまたは７００°Ｃよりも大きい温度値にのみアクティブであり、これを図５の切頂形のプロットで説明していることに留意されたい。
【００３８】
急速熱処理はまた、レーザーアニーリング配置か、またはフラッシュアニーリング配置で適用されることもできる。
【００３９】
この急速熱処理の終わりに、および本出願の導入部で述べたように、基板１の抵抗率は、低下しやすい。その結果、基板１の中／上に形成される半導体デバイスが、必要とされる仕様に従って機能することを保証することができない。
【００４０】
本発明がこのような観察および効果を現す可能性がある現象の物理的解釈にどれも結び付かなければ、ベース２は、急速熱処理に特に敏感であると思われる。
【００４１】
出願者によって行われる分析は、空孔の最大濃度が、ピーク温度が１０５０°Ｃから１２５０°Ｃの間である時にベースで形成されることを示す傾向にある。冷却中、特に温度が１０５０°Ｃ未満になる時、これらの空孔は、特に空孔の濃度が、ベース２の本体の熱力学平衡、安定した空孔／酸素複合体の濃度を超える時に形成するベースの格子間酸素と結合しやすい。これらの複合体は、「空孔−酸素複合体」または「ＶＯ複合体」という用語で知られている。
【００４２】
熱力学平衡における空孔の濃度は、温度とともに増加する。例えば、この濃度は、１２００°Ｃで３から５×１０12ｃｍ-3に達し得る。基板１の急速冷却中、特定の注意(precautions)がない場合、これらの空孔は、基板２内で格子間酸素と結合することによって凍結する。この一般的な機構は、その分野の技術文献ですでに報告されている。しかしながら、特に新規の方法で、出願者は、これらの複合体が電気的に中性ではないが、負の電荷を運ぶことを確立した。本発明の文脈において実行される分析に従って、空孔／酸素複合体によって運ばれるおよび急速熱処理の終わりに生成される電荷は、結果として出願の導入部で論じた抵抗率の変化が生じる。高濃度の負の電荷が発生した結果として、ｐ型のベースの伝導率からｎ型の伝導率への変換が生じることも理解されたい。
【００４３】
本発明は、このような全く新しい結果を利用して半導体素子の改善された作製方法を提案する。
【００４４】
従って、再度図２を参照して、本発明は、基板１の硬化熱処理を用いた以下の急速熱処理のステップを提供して、抵抗率の損失を回復するまたは少なくとも一部は防ぐ。
【００４５】
本発明に従って、硬化熱処理は、基板１を８００°Ｃから１２５０°Ｃの間の硬化温度にさらして、以下の冷却速度を有する。
【００４６】
硬化温度が１２５０°Ｃから１１５０°Ｃの間の時、５°Ｃ／秒未満である。
【００４７】
硬化温度が１１５０°Ｃから１１００°Ｃの間の時、２０°Ｃ／秒未満である。
【００４８】
硬化温度が１１００°Ｃから８００°Ｃの間の時、５０°Ｃ／秒未満である。
【００４９】
８００°Ｃから１２５０°Ｃの温度範囲において、空孔／酸素複合体を解離することが可能であり、そのためそれらの安定性が失われる。さらに、基板１（従ってベース２）の冷却を制御することによって、漸進的に空孔の濃度をその熱力学平衡濃度まで減少させ、その濃度は温度とともに減少する。従って、これらの空孔が空孔／酸素複合体の形で過度な濃度で凍結するのを防ぐ。
【００５０】
硬化熱処理の雰囲気は、アルゴンなど中性ガス、水素などの還元性ガス、またはこれらの２つのタイプのガスの混合からでも成り得る。それはまた酸素であってもよい。
【００５１】
第１の実施形態に従って、硬化熱処理は、急速熱処理に使用される配置以外の配置で実行することができる。
【００５２】
この実施形態は、急速熱処理の条件を空孔／酸素複合体の過度な濃度を防ぎまたは制限するように変更することが不可能な場合に特に推奨される。これは特に、急速熱処理が、基板１の表面層５に前もって導入されたドーパントを活性化するつもりである場合に当てはまる。この場合、熱処理をこれらのドーパントの拡散を防ぐために必要なことのみに制限することが重要であることが知られており、これは推奨される範囲でこの急速熱処理による冷却の制御を必ずしも可能にするわけではない。
【００５３】
この場合、その次に起こる、ベースの抵抗率の変化を回復するために、例えば、従来の垂直オーブンで基板１に、少なくとも２０秒間１０５０°Ｃ未満またはそれに等しい硬化温度を有する硬化熱処理を提供することができる。この熱処理は、上記で説明したように、ベースの硬化を可能にする熱処理の一般的な条件との互換性を保つために５０°Ｃ／秒未満の冷却を有する。
【００５４】
１０５０°Ｃの閾値温度を超えないようにすることによって、ベース２において新しい空孔が発生してベース２の抵抗率を損ないやすい新しい安定した空孔／酸素複合体が生成することを防ぐ。例として、硬化熱処理の硬化温度は、少なくとも一部はベース２の抵抗率を回復するために少なくとも１分間１０００°Ｃ未満またはそれに等しい、または少なくとも５分間９５０°Ｃ未満またはそれに等しい、または少なくとも３０分間９００°Ｃ未満またはそれに等しい、または少なくとも３時間８００°Ｃ未満またはそれに等しく維持されることができる。１０５０°Ｃから８００°Ｃの間で選択されるどのような温度でも、これは、空孔濃度をその熱力学平衡濃度に近づけることによって、空孔濃度を減少させるこの範囲で十分長く維持される。
【００５５】
図２の曲線ａとｂで示した測定を受けた基板と同様のＳＯＩ基板上で、この基板が、温度プロファイルが図５に示した温度プロファイルに相当する急速熱処理を受けた後、９００°Ｃの熱処理が１時間よりも長く適用された。この熱処理は、ＳＯＩ基板の表面層の酸化より前に処理された。この硬化熱処理の終わりに、図２の文字ｃで示された抵抗率の曲線がその結果である、ＳＲＰ測定が行われた。ベースの抵抗率は、比較的一定であり、振幅は、曲線ａで表された元の抵抗率の振幅に近いことに留意されたい。この発見は、提案した硬化アニーリングの効果と有効性を示す。
【００５６】
特に有利である、発明の第２の実施形態に従って、急速熱処理および硬化熱処理は、インサイチュで、例えば、急速熱アニーリング配置で行われる。
【００５７】
この実施形態の第１の変形形態に従って、硬化熱処理は、急速熱処理に統合される。ピーク温度に対応する温度プラトーの終わりに急速熱アニーリング配置のチャンバ６のランプ７に提供される電気エネルギーを制御することによって、硬化熱処理は、硬化温度が１２５０°Ｃから１１５０°Ｃの間の時に５°Ｃ／秒未満であり、硬化温度が１１５０°Ｃから１１００°Ｃの間の時に２０°Ｃ／秒未満であり、硬化温度が１１００°Ｃから８００°Ｃの間の時に５０°Ｃ／秒未満である温度勾配で温度降下を制御することによって確立されることができる。
【００５８】
先行技術の急速熱処理に比べてこの遅い冷却は従って、この冷却段階中にランプ７に提供される電力を調整することによって非常に容易に達成される。図６は、発明に従って温度プラトー、硬化熱処理の後に統合する急速熱処理を示している。
【００５９】
別の変形形態に従って、硬化熱処理は、急速熱処理とは別に、急速熱アニーリング配置で基板１に適用される。例えば、硬化熱処理は、急速熱処理の終わりに基板１に適用され、再度処理温度は、周囲温度に近い温度に戻った。
【００６０】
この変形形態は、第１の雰囲気（例えば、中性または還元性）の急速熱処理を適用し、その後第１とは異なる第２の雰囲気（例えば、酸化性）の硬化熱処理を適用する。
【００６１】
さらに別の変形形態に従って、硬化熱処理は、急速熱処理の後、急速アニーリング配置の基板１に適用されるが、直後に温度プラトーが起きない。このような実施形態の一例は、図７に表されている。この例において、１２００°Ｃのプラトーは、その後急速冷却、即ち、少なくとも１秒当たり６０°Ｃの冷却が続き、硬化熱処理に寄与しない、１０００°Ｃの温度まで下がる。後者は、図７の例において６０秒間１０００°Ｃの熱処理が含まれ、その後１秒当たり５０°Ｃ未満の周囲温度までの冷却が続く。
【００６２】
硬化熱処理の実施形態に関わらず、この処理の終わりのベース２の抵抗率は、仮にあったとしてもほとんど変化しない。いずれの場合でも、硬化熱処理の後のベースの抵抗率の可能な変化は、この硬化熱処理がない場合に観察されたであろう変化より少ない。
【００６３】
もちろん、発明は、説明された実施形態に限定されず、特許請求の範囲で定義された発明の範囲を逸脱しなければ異なる実施形態を作ることができる。
【００６４】
このように、硬化熱処理は、基板１の表面を処理雰囲気から防ぐために、酸化の段階が先行されまたは含まれてもよい。酸化が形成された層はその後、硬化熱処理のステップの終わりに単純な化学エッチングによって消される。酸化表面は、急速熱処理中、再結合効果によって空孔形成を制限する。
【００６５】
本発明は、硬化熱処理の適用をＳＯＩタイプの基板に限定するものでは決してない。本発明は、高抵抗シリコンのベースを含む任意のタイプの基板に適用され得る。基板は、そのようなベースから構成されてもよく、即ち、高抵抗シリコンの大型ウェハで形成される。基板は同様に、ベースの上または中で形成された付加的な層を含み得る。基板は、完全にまたは部分的に実現された半導体デバイスを備えていてもよい。ＳＯＩタイプの基板を伴う場合、絶縁体層と表面層は、連続的であるかまたはパターンまたは溝形（ｔｒｅｎｃｈｅｓ）を有し得る。
【００６６】
発明に従って、空孔／酸素複合体の形成を制限し、さらにベースの低効率の変化を減少するために、非常に低量の格子間酸素を有するベースを提供することが有利になり得る。有利には、ベース２の格子間酸素の濃度は、５から１５オールド(old)間のｐｐｍａ（ＡＳＴＭ１９７９規格による）であり、これにより基板の機械強度（格子間酸素が寄与する）とベース２の抵抗率の残留変動との間で許容できる妥協（ｃｏｍｐｒｏｍｉｓｅ）を行う。
【００６７】
また、空孔が報告された現象の原因である、このような空孔の生成を制限するために、急速熱処理の期間、特に１０５０°Ｃから１２５０°Ｃの温度範囲に制限することが可能である時も選択する。