(57)【要約】  データ記録期間中に１つまたは複数のネットワーク接続されたデータ源（２２）から１つまたは複数のネットワーク接続された記憶デバイス（２４）にアナログ及びディジタル・データをリアルタイムで取得及び記憶し、再生期間中に１つまたは複数のネットワーク接続された記憶デバイス（２４）からの取得データを正確に再構成するためのリアルタイム・データ取得及び記憶ネットワーク（２０）。データ源（２４）は、ネットワーク（２０）上で１つまたは複数のネットワーク接続されたデータ取得ノードを形成する１つまたは複数のリアルタイム・データ取得ネットワーク（R-TDAN）モジュール（２８）を介してネットワーク（２０）に接続される。各記憶デバイス（２４）は、ネットワーク（２０）上でネットワーク接続された記憶ノードを形成し、これにより、任意のデータ取得ノードにおいて取得されたデータは、データ記録期間中にネットワーク（２０）に与えられて任意の記憶ノードにおいて記憶され得る。記憶されたデータは、ネットワーク（２０）を介して記憶ノードから検索されて再生期間中にデータの再構成のためにデータ取得ノードに送られ得る。
2005510799.tif 000002
【特許請求の範囲】
【請求項１】
データ源及びタイム・コード源からデータ取得デバイスにより取得されるデータ及びタイム・コード情報を記憶するための方法であって、
少なくとも１つの記憶デバイスをネットワークに接続する段階と、
データ取得デバイスを該ネットワークに接続する段階と、
取得されたデータを取得されたタイム・コード情報と相関させる段階と、
少なくとも１つの記憶デバイスに該相関されたデータ及びタイム・コード情報を記憶させる段階と、
を含む方法。
【請求項２】
複数の記憶デバイスを前記ネットワークに接続する段階と、
前記相関されたデータ及びタイム・コード情報を前記複数の記憶デバイスに記憶させる段階と、
をさらに含む請求項１に記載の方法。
【請求項３】
前記相関されたデータ及びタイム・コード情報を複数のデータ・パケットにパケット化する段階と、
前記データ・パケットを前記少なくとも１つの記憶デバイスに記憶させる段階と、
をさらに含む請求項１に記載の方法。
【請求項４】
前記相関されたデータ及びタイム・コード情報を複数のデータ・パケットにパケット化する段階と、
前記データ・パケットを前記複数の記憶デバイスに記憶させる段階と、
をさらに含む請求項２に記載の方法。
【請求項５】
前記データ取得デバイスを記憶デバイスに関連させる段階と、
前記相関されたデータ及びタイム・コード情報を、前記データ取得デバイスに関連された前記記憶デバイスに記憶させる段階と、
をさらに含む請求項１に記載の方法。
【請求項６】
前記少なくとも１つの記憶デバイスに記憶された前記データ及びタイム・コード情報から前記データ取得デバイスによって取得された前記データ及びタイム・コード情報を再構成する段階をさらに含む請求項１に記載の方法。
【請求項７】
前記複数の記憶デバイスに記憶された前記データ及びタイム・コード情報から前記データ取得デバイスによって取得された前記データ及びタイム・コード情報を再構成する段階をさらに含む請求項２に記載の方法。
【請求項８】
複数のデータ取得デバイスにより取得されるデータ及びタイム・コード情報を複数の記憶デバイスに記憶するための方法であって、前記複数のデータ取得デバイス及び前記複数の記憶デバイスの各々はネットワークに接続されており、
各々が前記複数のデータ取得デバイスの１つと関連している複数のデータ取得ノードを、前記ネットワーク上に創成する段階と、
各々が前記複数の記憶デバイスの１つと関連している複数の記憶ノードを前記ネットワーク上に創成する段階と、
前記複数のデータ取得ノードの少なくとも１つと関連したデータ取得デバイスにより取得されたデータ及び時間情報を前記複数の記憶ノードと関連した前記複数の記憶デバイスの少なくとも１つに記憶させる段階と、
を含む方法。
【請求項９】
データ取得ノードにおける前記取得されたデータ及びタイム・コード情報を複数のデータ・パケットにパケット化する段階と、
該複数のデータ・パケットを前記複数の記憶ノードと関連した前記記憶デバイスの少なくとも１つに記憶させる段階と、
をさらに含む請求項８に記載の方法。
【請求項１０】
前記複数の記憶デバイスに前記データ・パケットを記憶させるに先立って前記取得されたデータ及びタイム・コード情報を相関させる段階をさらに含む請求項９に記載の方法。
【請求項１１】
前記複数の記憶デバイスに記憶された前記データ及びタイム・コード情報から前記複数のデータ取得機器によって取得された前記データ及びタイム・コード情報を再構成する段階をさらに含む請求項８に記載の方法。
【請求項１２】
複数のデータ取得デバイスにより取得されるデータ及びタイム・コード情報を複数の記憶デバイスに記憶するための方法であって、前記複数のデータ取得デバイスの各々及び前記複数の記憶デバイスの各々はネットワークに接続されており、
該ネットワーク上に複数のデータ取得ノードを創成する段階と、
前記複数のデータ取得デバイスの１つを前記ネットワーク上の前記データ取得ノードの１つに関連させる段階と、
前記ネットワーク上に複数の記憶ノードを創成する段階と、
前記記憶デバイスの１つを前記ネットワーク上の前記記憶ノードの１つに接続する段階と、
前記複数のデータ取得ノードと関連した前記データ取得デバイスにより取得されたデータ及びタイム・コード情報を前記複数の記憶ノードと関連した前記複数の記憶デバイスに記憶させる段階と、
を含む方法。
【請求項１３】
前記複数のデータ取得ノードの１つで取得されたデータ及びタイム・コード情報が当該データ取得ノードと関連した記憶ノードにおいて記憶されるように前記複数のデータ取得ノードの各々を前記複数の記憶ノードの少なくとも１つと関連させる段階をさらに含む請求項１２に記載の方法。
【請求項１４】
前記ネットワークにコントローラを接続する段階と、
前記複数のデータ取得ノードの各々を前記複数の記憶ノードの少なくとも１つを関連させるために前記コントローラを用いる段階と、
をさらに含む請求項１３に記載の方法。
【請求項１５】
前記取得されたデータ及びタイム・コード情報をデータ取得ノードにおいて複数のデータ・パケットにパケット化する段階と、
前記複数のデータ・パケットを前記記憶デバイスの少なくとも１つに記憶させる段階と、
をさらに含む請求項１３に記載の方法。
【請求項１６】
前記複数の記憶デバイスに前記データ・パケットを記憶させる前に前記取得されたデータ及びタイム・コードを相関させる段階をさらに含む請求項１５に記載の方法。
【請求項１７】
前記複数の記憶デバイスに記憶された前記データから前記複数のデータ取得デバイスによって取得されたデータ及びタイム・コード情報を再構成する段階をさらに含む請求項１２に記載の方法。
【請求項１８】
複数のデータ取得デバイスによって取得されたデータ及びタイム・コード情報を複数の記憶デバイスに記憶し、該取得されたデータ及びタイム・コード情報を前記複数の記憶デバイスから再構成するための方法であって、
前記複数の記憶デバイスをネットワークに接続する段階と、
前記複数のデータ取得デバイスを前記ネットワークに接続する段階と、
前記取得されたデータを前記取得されたタイム・コード情報と相関させる段階と、
前記相関されたデータ及びタイム・コード情報を前記複数の記憶デバイスに記憶する段階と、
前記複数のデータ取得デバイスにより取得された前記データ及びタイム・コード情報を前記複数の記憶デバイスに記憶された前記相関されたデータ及びタイム・コード情報から再構成する段階と、
を含む方法。
【請求項１９】
前記取得されたデータ及びタイム・コード情報を複数のデータ・パケットにパケット化する段階と、
前記データ・パケットを前記複数の記憶デバイスに記憶する段階と、
をさらに含む請求項１８に記載の方法。
【請求項２０】
少なくとも１つのデータ源及び少なくとも１つのタイム・コード源から取得されたデータ及びタイム・コード情報をネットワークに接続された少なくとも１つの記憶デバイスに記憶させるデータ取得ネットワークであって、
前記データ源及び前記タイム・コード源からデータ及びタイム・コード情報受信するために前記少なくとも１つのデータ源及び前記少なくとも１つのタイム・コード源に接続されるよう適合された少なくとも１つの入力チャンネルを有し、さらに、前記データ取得デバイスによって取得された前記データ及びタイム・コード情報を前記ネットワークに接続された前記少なくとも１つの記憶デバイスに記憶させるために前記ネットワークに接続されるよう適合された少なくとも１つの出力チャンネルを有するデータ取得デバイスを備えたデータ取得ネットワーク。
【請求項２１】
前記データ取得デバイスは、前記データを前記ネットワークに接続された少なくとも１つの記憶デバイスに記憶する前に前記取得されたデータ及びタイム・コード情報を複数のデータ・パケットにパケット化するよう動作可能である請求項２０に記載のデータ取得ネットワーク。
【請求項２２】
さらに、前記ネットワークに接続された複数の記憶デバイスを含む請求項２１に記載のデータ取得ネットワーク。
【請求項２３】
前記データ取得デバイスは、前記データ・パケットを前記複数の記憶デバイスに記憶するよう動作可能である請求項２２に記載のデータ取得ネットワーク。
【請求項２４】
前記データ取得デバイスは、前記少なくとも１つの記憶デバイスに記憶された前記データ及びタイム・コード情報から前記取得されたデータ及びタイム・コード情報を再構成するよう動作可能である請求項２０に記載のデータ取得ネットワーク。
【請求項２５】
前記データ取得デバイスは、前記少なくとも１つの記憶デバイスに記憶された前記データ・パケットから前記取得されたデータ及びタイム・コード情報を再構成するよう動作可能である請求項２１に記載のデータ取得ネットワーク。
【請求項２６】
前記データ取得デバイスは、前記複数の記憶デバイスに記憶された前記データ・パケットから前記取得されたデータ及びタイム・コード情報を再構成するよう動作可能である請求項２３に記載のデータ取得ネットワーク。
【請求項２７】
前記データ取得デバイスは、前記記憶デバイスの前記少なくとも１つからデータの記憶及びデータの検索を制御するよう動作可能である請求項２０に記載のデータ取得ネットワーク。
【請求項２８】
少なくとも１つのデータ源及び少なくとも１つのタイム・コード源から取得されたデータ及びタイム・コード情報を記憶するためのデータ取得ネットワークであって、
ネットワークと、
該ネットワークに接続された複数のデータ取得ノードであって、その各々は、前記少なくとも１つのデータ源及び前記少なくとも１つのタイム・コード源からデータ及びタイム・コード情報を取得し、該データ及びタイム・コード情報を前記ネットワークに配分するように適合されている前記複数のデータ取得ノードと、
前記ネットワークに接続され、前記複数のデータ取得ノードによって配分された前記データ及びタイム・コード情報を記憶するよう動作可能である複数の記憶ノードと、
を備えたデータ取得ネットワーク。
【請求項２９】
前記データ取得ノードの少なくとも１つは、前記記憶ノードの少なくとも１つと関連されている請求項２８に記載のデータ取得ネットワーク。
【請求項３０】
前記ネットワークに接続され、前記少なくとも１つのデータ取得ノードを前記少なくとも１つの記憶ノードに関連させるよう動作可能なコントローラをさらに備えた請求項２９に記載のデータ取得ネットワーク。
【発明の詳細な説明】
【技術分野】
【０００１】
本件出願は、２００１年１１月２８日提出の米国仮出願シリアル番号第６０/３３４，０１１号の出願日遡及の特典を主張しており、その開示内容は全体に渡って参照によりここに組み込まれるものとする。
【０００２】
本発明は、概して、データ源からデータを取得するためのデータ取得システムに関し、より詳細には、データ記録期間中に１つ以上のデータ源からデータを取得して記憶し、再生期間中に該取得データを再構成するためのデータ取得及び記憶システムに関する。
【背景技術】
【０００３】
データ取得及び記憶システムは、データ源からデータを取得し、RAIDまたはテープ駆動記録システムのような記憶デバイスに該取得データを記憶させるために、過去において発展してきた。例えば、飛行/試験、知能及び他のデータ臨界応用において、時分割マルチプレクサ（TDM）が発展してきており、多数データ入力チャンネルからのデータが適切なテープまたはディスク・レコーダへの単一の出力ストリームとして与えられる高速のリアルタイムでのデータ収集及び記憶のために用いられてきた。これらの既知の時分割マルチプレクサは、典型的には、バッファを基にした変更できない予めプログラミングされた時分割多重化されるデータバスを用いてきており、単一の出力ポートがテープまたはディスク・レコーダに出力ストリームを供給する。これらのシステムは、プラグイン入力インターフェース、時間タッピング及びチャンネルID、受入れ可能なチャンネル待ち時間、３０−６０メガバイト/秒より高い総合データ率の柔軟な選択及び構成を提供するが、これらシステムは、マルチプレクサの「時間スライシング」動作を予め正確にプログラムするために、そして適切なインターフェース・モジュールを選択するために、個々のデータ率及び信号フォーマットを含むすべての入力データ特性の正確な知識を必要とするという欠点を有する。一旦、プログラムされると、入力チャンネル特性は固定され、かなりのデータ損失      無しで予想された値から逸脱することができない。
【０００４】
さらに、適切なテープまたはディスク・レコーダに単一の出力ストリームを供給する、時分割マルチプレクサ（TDM）に基づいた従来の方法は、１Gbsまたはそれ以上までの総合データ率を必要とするデータ臨界応用において今や意図されている大量の総合データ率に対しては基準化する（scale）ことができない。現存の記憶領域ネットワーク（SAN）は、総合データ率及び容量の双方に渡って柔軟に基準化することができる高速ファイルに基づいた記憶を提供するが、既知のSANは、データの記憶及び正確な再生の双方に対してデータ取得及び記憶システム内に存在する特別のデータ及びタイミング制御要求を処理しない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、データ臨界応用に最大需要である高速総合データ率を支持することができるデータ取得及び記憶ネットワークが必要とされている。また、広範な種類のデータ取得要求に対して容易に構成可能なデータ取得及び記憶ネットワークも必要とされている。
【０００６】
本発明は、従来既知のデータ取得システム及び方法における前述の並びに他の短所や欠点を克服しようとするものである。本発明を、或る実施形態に関連させて説明するけれども、本発明は、これらの実施形態に制限されるものではないことが理解されるであろう。反対に、本発明は、本発明の精神並びに範囲内に含まれ得る代替物、変更物及び等価物のすべてを含むものである。
【課題を解決するための手段】
【０００７】
本発明の原理によれば、データ記録期間中に、１つのまたは複数のネットワーク接続された記憶デバイスに１つまたは複数のネットワーク接続されたデータ源からアナログ及びディジタル・データをリアルタイムで取得及び記憶し、該取得されたデータを再生期間中に１つまたは複数のネットワーク接続された記憶デバイスから正確に再構成するためのリアルタイム・データ取得及び記憶ネットワークが提供される。
【０００８】
各データ源は、１つまたはそれ以上のリアルタイム・データ取得ネットワーク（R-T DAN）モジュールを介してネットワークに接続され、該モジュールは、入力/出力（I/O）ユーザ・インターフェース・カードからの入力データの高解像度決定時間タギング、入力時の精密クロック測定の記録並びに再生時のクロック発生データの検索、補助IRIGタイム・コード及び音声トラックに対する入力、及び複数のR-T DANモジュールを横切る複数の入力/出力の個々の同期化を含む種々のデータ取得の特定機能を提供する。RAID、光ディスク、テープ・レコーダ、ソリッド・ステート・メモリもしくは他の任意の通常の記憶媒体のような１つまたはそれ以上の記憶デバイスが、R-T DANモジュールを介してデータ源から取得されたデータを記憶するために、リアルタイム・データ取得及び記憶ネットワークに接続される。
【０００９】
本発明の原理によれば、各R-T DANモジュールは、１つまたは複数のネットワーク接続されたデータ取得ノードを形成し、各記憶デバイスは、任意のデータ取得ノードで取得されたデータがネットワークに与えられて、データ記録期間中に任意の記憶ノードで記憶され得るように、ネットワーク接続された記憶ノードを形成する。記憶されたデータは、ネットワークを介して記憶ノードから検索され得、再生期間中にデータの再構成のためにデータ取得ノードに経路付けされ得る。
【００１０】
各R-T DANモジュールは、リアルタイム・データ取得及び記憶ネットワークに接続された、任意選択的な内部の単一ボードの動作、管理及び保守（OAM）コントローラを含み得る。内部OAMコントローラは、特定のデータ記録もしくは再生（プレイバック）期間の間、R-T DANモジュールを構成し、提供し、監視し、そして制御するように動作可能である。代替的には、R-T DANモジュールは、１つまたは複数のOAMワークステーションによってリアルタイム・データ取得及び記憶ネットワークを介して遠隔的に構成されることができる。
【００１１】
リアルタイム・データ取得及び記憶ネットワークは、ファイバ・チャンネル（FC）の点から点への（ポイント-トゥ-ポイント）ネットワーク、ファイバ・チャンネル（FC）仲裁ループ・ネットワーク、またはファイバ・チャンネル（FC）切換えされるファイバ・ネットワークを含み得る。リアルタイム・データ取得及び記憶ネットワークは、サーバの無いファイルを基にした多重化/多重化解除のためのファイバ・チャンネル仲裁ループを渡るSCSI-3、または代替的には、完全なATMセルを基にした空間時分割多重化のためのファイバ・チャンネル（AA5）を渡るATMを含み得る。
【００１２】
本発明のリアルタイム・データ取得及び記憶ネットワークは、記憶デバイスに記憶された各データ・チャンネルに対し別々のファイルを用いて、すなわち空間時分割多重化によるファイルを基にしたリアルタイムの多重化を用いて、同期化信号及びデータの正確なリアルタイム・データの多重化を提供するよう適合されている。本発明のリアルタイム・データ取得及び記憶ネットワークは、さらに、透明に接続された記憶を有する１つまたは複数のネットワークを横切って記憶されかつ検索されるセルを基にしたデータ・パケットを用いて、すなわち空間時分割多重化によるネットワークを基にしたリアルタイム多重化を用いて同期信号及びデータの正確なリアルタイム・データ多重化を提供するよう適合されている。本発明のリアルタイム・データ取得ネットワークは、正確な再構成、正確なチャンネルからチャンネルへの時間コヒランシ、及び構成、監視及び制御の容易性を保ったままで、広範な個々の及び総合のデータ帯域幅、データ入力チャンネルの数、及び合計記憶容量に渡って評価する（scaling）ことができる。
【００１３】
この明細書に組み込まれかつこの明細書の部分を構成する添付図面は本発明の実施形態を示すものであり、上述で与えられた本発明の一般概念並びに以下で与えられる実施形態の詳細な説明と共に、本発明の原理を説明するために用いられる。
【発明を実施するための最良の形態】
【００１４】
さて、各図、特に図１を参照すると、本発明の原理による、リアルタイム・データ取得及び記憶ネットワーク２０が示されている。以下で詳細に説明するように、リアルタイム・データ取得及び記憶ネットワーク２０は、データ記録期間中に１つまたは複数のネットワーク接続されたデータ源２２から１つまたは複数のネットワーク接続された記憶デバイス２４にアナログ及びディジタル・データをリアルタイムで柔軟に取得及び記憶するための、そして再生期間中に１つまたは複数のネットワーク接続された記憶デバイス２４からの取得データを正確に再構成するための、多くの異なった構成を利用可能にする。データ源２２は、それ自体は本発明の部分を形成せず、通常のデータ取得環境で典型的に見られる任意のデータ源であって良く、例えば、打ち上げ支援、飛行/武器試験、計測機器、射程距離遠隔測定、ASW、地上ステーション、情報機関、遠距離通信信号の獲得、衛星リンク及び遠距離測定、画像取得及び記憶、C41SR、レーダ、ソナー、もしくは当業者に良く知られたその他の任意のデータ取得環境で典型的に見られるデータ源を含み得る。
【００１５】
本発明のリアルタイム・データ取得及び記憶ネットワーク２０は、記憶デバイス２４に記憶された各データ・チャンネルのための別々のファイルを用いて同期信号及びデータの正確なリアルタイム・データ多重化を提供するよう適合されている。すなわち、空間時分割多重化によるファイルを基にしたリアルタイム多重化を提供するように適合されている。本発明のリアルタイム・データ取得及び記憶ネットワーク２０は、さらに、トランスペアレントに接続された記憶装置を有する１つまたは複数のネットワークを横切って記憶されかつ検索される、セルを基にしたデータ・パケットを用いて、同期信号及びデータの正確なリアルタイム・データ多重化を提供するよう適合されている。すなわち、空間時分割多重化によるネットワークを基にしたリアルタイム多重化を提供するように適合されている。この方法で、本発明のリアルタイム・データ取得ネットワーク２０は、正確な再構成と、チャンネルからチャンネルへの正確な時間コヒランシと、構成、監視及び制御の容易さとを維持したままで、広範囲の個々の及び総合のデータ帯域幅、データ入力チャンネルの数、及び合計記憶容量に渡って基準化する（scaling）ことができる。
【００１６】
ここで用いられているように、「リアルタイム・データ取得及び記憶」は、複数のデータ・チャンネルにより提起される連続的な信号ストリームの組が、信号の妨害すなわち信号及びそのデータの損失を実質的に受けずに取得及び記憶されるという環境に言及している。選択されたデータ・チャンネルのすべてからの信号は、信号の妨害すなわち信号及びそのデータの損失を実質的に受けずに、そして取得中に存在したチャンネル間の正確な時間関係でもって再生される。
【００１７】
ここで用いられている「リアルタイム・データ多重化」は、複数のデータ・チャンネルによって提起された連続信号ストリームが取得されて、単一の動作を用いて検索され、転送され、コピーされ、削除され、そして処理されることのできる単一の、順序付けられたもしくはグループ化された組に結合されるという環境に言及している。これらの信号の結合は、処理されているときのそれら信号間の時間関係を正確に維持し、それ故、任意の信号及びそのデータの時間変位、損失、歪もしくは変化は実質的に生じない。別々のチャンネルの正確な時間関係は、処理されるにつれて劣化されない。
【００１８】
ここで用いられている「空間時分割多重化」は、複数のデータ・チャンネルによって提起された連続信号ストリームが取得されて、互いから分離されて異なった無関係の場所に送られる組のサブエレメントを有する単一の、順序付けられたもしくはグループ化された組に結合されるという環境に言及している。全体の組及びそのサブエレメントのすべては、単一の動作を用いて検索され、転送され、コピーされ、削除され、そして処理される。これらの信号の結合は、異なった場所に分離されて処理されるときのそれら信号間の時間関係を正確に維持し、それ故、任意の信号もしくはそのデータの時間変位、損失、歪もしくは変化は実質的に生じない。別々のチャンネルの正確な時間関係は、処理されるにつれて劣化されない。
【００１９】
さらに図１を参照すると、リアルタイム・データ取得及び記憶ネットワーク２０は、例として、ファイバ・チャンネル（FC）の点から点へのネットワーク、ファイバ・チャンネル（FC）仲裁のループ・ネットワークもしくはファイバ・チャンネル（FC）切換えのファイバ・ネットワークを含み得る。ファイバ・チャンネル・ネットワークは、図１に示すように単一のネットワークとして、または複数のネットワーク２６a、２６b及び２６cとして構成され得る。リアルタイム・データ取得及び記憶ネットワーク２０は、以下に詳細に説明するように、サーバの無いファイルを基にした多重化/多重分離化（デマルチプレクシング）のためのファイバ・チャンネル仲裁のループに渡るSCSI-３、もしくは代替的には、完全ATMセルを基にした空間時分割多重化のためのファイバ・チャンネル（AA５）に渡るATMを含み得るが、本発明の精神及び範囲から逸脱することなく、他のネットワーク機構も同様に可能である。
【００２０】
本発明の原理に従って、各データ源２２は、データ取得の多くの特定機能を提供する１つまたはそれ以上のリアルタイム・データ取得ネットワーク（R-T DAN）モジュール２８を介してネットワーク２０に接続される。モジュール２８の特定機能には、入力時に正確なクロック測定を記録し再生時にクロック発生データを検索する、入力/出力（I/O）ユーザ・インターフェース・カード３０（図２参照）からの入力データの高解像度決定時間タギング、補助IRIG時間コード及び音声トラックに対する入力、並びに複数のR-T DANモジュール２８を横切る個々の複数入力/出力の同期化を含めることができる。RAIDS、光ディスク、テープレコーダ、ソリッド・ステート・メモリもしくは他の任意の通常の記憶媒体のような１つまたはそれ以上の記憶デバイス２４が、R-T DANモジュール２８を介してデータ源２２から取得されたデータを記憶するために、リアルタイム・データ取得及び記憶ネットワーク２０に接続される。
【００２１】
本発明の原理に従って、各R-T DANモジュール２８は、１つまたはそれ以上のネットワーク接続されたデータ取得ノードを形成し、各記憶デバイス２４は、任意のデータ取得ノード（すなわち、R-T DANモジュール２８）において取得されたデータが、ネットワーク２０に与えられて、データ記録期間中に任意の記憶ノード（すなわち、記憶デバイス２４）において記憶され得るように、ネットワーク接続された記憶ノードを形成する。記憶されたデータは、ネットワーク２０を介して記憶ノード（すなわち記憶デバイス２４）から検索され、以下で詳細に説明するように、本発明の一実施形態において、再生期間中にデータの再構成のためにデータ取得ノード（R-T DANモジュール２８）に送られ得る。
【００２２】
リアルタイム・データ取得ネットワーク（R-T DAN）モジュール
さて、図２及び図１５を参照すると、本発明の原理に従って、リアルタイム・データ取得及び記憶ネットワーク２０に１つまたはそれ以上のデータ源２２をインターフェースするための例示的なリアルタイム・データ取得ネットワーク（R-T DAN）モジュール２８が示されている。図２に示されるように、各R-T DANモジュール２８は、１つまたは複数の入力/出力（I/O）ユーザ・インターフェース・カード３０（図２には２つが示されている）を含み、該カード３０は、R-T DANモジュール２８に接続されるデータ源２２によって発生されるデータのフォーマットに依存する型によって選択される。例えば、I/Oユーザ・インターフェース・カード３０の各々は、アナログ・インターフェース入力/出力（I/O）カード３２（図５参照）、ディジタル・シリアル・インターフェース入力/出力（I/O）カード３４（図６参照）、またはディジタル・パラレル・インターフェース入力/出力（I/O）カード３６（図７参照）を含んでいて良く、それらは、特定のデータ取得要求に依存して、単一のR-T DANモジュール２８内で混合されて整合され得る。
【００２３】
以下で詳細に説明するように、各I/Oユーザ・インターフェース・カード３０は、I/Oカードの型に依存して、データ記録期間中、データ源２２からディジタルまたはアナログ・データのいずれかを受信するために、１つまたは複数のデータ源２２に接続される１つまたは複数のデータ入力チャンネル３８を含む。各I/Oチャンネル・ユーザ・インターフェース・カード３０は、さらに、I/Oカードの型に依存して、再生期間中、データ源にディジタルまたはアナログ・データのいずれかを与えるために、１つまたはそれ以上のデータ源２２に接続される１つまたはそれ以上のデータ出力チャンネル４０を含む。クロック入力４２及びクロック出力４４もまた、以下に詳細に説明するように、各I/Oユーザ・インターフェース・カード３０上に与えられる。
【００２４】
種々のI/Oユーザ・インターフェース・カード３０に加えて、各R-T DANモジュール２８は、１つまたはそれ以上のパケタイザ−ディパケタイザ・ネットワーク・インターフェース（PAD/NI）カード４６（図２及び図４参照）を含み、その各々は、以下に詳細に説明するように、低電圧差動信号（LVDS）シリアル・データ・インターフェース４８及びRS-485インターフェース５０を介して、本発明の一実施形態におけるI/Oユーザ・インターフェース・カード３０のそれぞれの１つに接続される。本発明の一実施形態において、各PAD/NIカード４６は、一対の２Gbps双方向ファイバ・チャンネル（FC）リンク５２を含んでおり、それら一対のリンク５２は、データ記録期間中は、そのそれぞれのI/Oユーザ・インターフェース・カード３０から取得されたデータをリアルタイム・データ取得及び記憶ネットワーク２０に与え、再生期間中は、記憶デバイス２４からネットワーク２０を介して検索されたデータをそのそれぞれのI/Oユーザ・インターフェース・カード３０に与えるために用いられる。
【００２５】
各R-T DANモジュール２８は、さらに、時間コード調整器（TCC）カード５４（図２及び図３参照）を含んでおり、該カード５４は、共用内部バス５６（図２参照）を介してR-T DANモジュール２８内の各PAD/NIカード４６及び各I/Oユーザ・インターフェース・カード３０に接続される。以下で一層詳細に説明するように、TCCカード５４は、共用内部バス５６を介してI/Oユーザ・インターフェース・カード３０及びPAD/NIカード４６の各々に、タイミング及び制御信号を与え、データ記録及び再生期間中、R-T DANモジュール２８内のI/Oユーザ・インターフェース・カード３０及びPAD/NI４６を同期化して制御する。
【００２６】
図２をさらに参照すると、各R-T DANモジュール２８は、任意選択的な内部の単一ボードの動作、管理及び保守（OAM）コントローラ５８を含んでいて良く、該コントローラ５８は、ファイバ・チャンネルPMCインターフェース６０及び一対の双方向ファイバ・チャンネル（FC）リンク６２を介してリアルタイム・データ取得及び記憶ネットワーク２０に接続される。OAMコントローラ５８は、リアルタイム・データ取得及び記憶ネットワーク２０を介してPAD/NIカード４６の各々と通信する。OAMコントローラ５８は、選択された１つのPAD/NIカード４６をTCCカード５４に接続するRS-485インターフェース５０を介して、PAD/NIカード４６の選択された１つ（すなわち、図２のPAD/NIカード２）に、そして該選択された１つのPAD/NI４６から、ネットワーク２０を介してTCCカード５４と通信する。任意選択的な内部OAMコントローラ５８は、特定のデータ記録または再生期間の間、R-T DANモジュール２８を構成し、提供し、監視し、そして制御するように動作可能である。TCCカード５４、PAD/NIカード４６、及びI/Oユーザ・インターフェース・カード３０を含め、R-T DANモジュール２８の構成要素のアーキテクチャ及び動作は、以下で詳細に説明する。
【００２７】
時間コード調整器（TCC）カード
さて、図３を参照すると、TCCカード５４のアーキテクチャが詳細に示されている。TCCカード５４は、３つの独立したクロック源から１０MHｚクロック信号を受信することができるマルチプレクサ６４を含む。これらのクロック源は、ボード上の１０MHｚクロック６６、１０MHｚの外部クロック基準６８、あるいは代替的に、可能化されたPAD/NIカード４６によって発生される１０MHｚクロック信号７０を含む。１０MHｚクロック信号源は、これら３つの独立したクロック源からOAMコントローラ５８によって選択され、RS-485インターフェース５０を介してFPGA論理コントローラ７２に与えられる。コントローラ７２は、マルチプレクサ選択制御ライン７４を介してマルチプレクサ６４を制御する。TCCカード５４のマルチプレクサ６４の１０MHｚクロック信号出力７６は、R-T DANモジュール２８の共用内部バス５６の１０MHｚクロック基準ライン７８を介して各PAD/NI４６及びI/Oユーザ・インターフェース・カード３０に与えられる。１０MHｚクロック基準ライン７８上のI/Oユーザ・インターフェース・カード３０及びPAD/NIカード４０の各々にTCCカード５４から与えられる１０MHｚクロック信号７６は、データ記録及び再生期間中にR-T DANモジュール２８内でI/Oユーザ・インターフェース・カード３０及びPAD/NIカード４６を同期化させるために用いられ、これにより、PAD/NIカード４６及びI/Oユーザ・インターフェース・カード３０は、１クロック・サイクル以内に同期化される。
【００２８】
TCCカード５４は、TCCカード５４に接続されたIRIGまたはGPS精密タイムコード源（図示せず）のいずれかから発生されるIRIG精密タイムコードを受信するためのIRIG/GPSタイムコード入力８０を含んでいる。IRIG精密タイムコードは、R-T DANモジュール２８の共用内部バス５６のタイムコード入力/出力信号ライン８６へのIRIG出力８５を介してPAD/NIカード４６及びI/Oユーザ・インターフェース・カード３０のすべてに与えられる前に、自動利得制御（AGC）８２及びアンチアライアシング低帯域フィルタ８４に与えられる。再生中、TCCカード５４は、また、R-T DANモジュール２８の共用内部バス５６のタイムコード入力/出力信号ライン８６を介して、可能化されたPAD/NIカード４６またはI/Oユーザ・インターフェース・カード３０から、IRIG入力８８においてIRIG精密タイムコードを受信するように構成されてもいる。可能化されたPAD/NIカード４６またはI/Oユーザ・インターフェース・カード３０からのIRIG精密タイムコードは、TCCカード５４のIRIGタイムコード出力９２へ与えられる前に、平滑化フィルタ/低帯域フィルタ９０に与えられる。
【００２９】
TCCカード５４は、また、補助/音声入力９４も含んでおり、該入力９４は、自動利得制御（AGC）９６及びアンチアライアシング低帯域フィルタ９８に与えられ、その後、補助/音声出力９９を介してPAD/NIカード４６のすべてに、かつR-T DANモジュール２８の共用内部バス５６の補助/音声・入力/出力信号ライン１００に与えられる。TCCカード５４は、また、R-T DANモジュール２８の共用内部バス５６の補助/音声・入力/出力信号ライン１００を介して、可能化されたPAD/NIカード４６から、補助/音声入力１０１において、再生中に、補助/音声データを受信するように構成されている。補助/音声データは、平滑/低帯域フィルタ１０１に、そして次に、補助/音声出力１０３に与えられる。
【００３０】
任意選択的な内部OAMコントローラ５８からの構成、提供、監視及び制御信号は、選択されたPAD/NI４６をTCCカード５４に接続するRS-485インターフェース５０を介して、選択されたPAD/NI４６からFPGAコントローラ７２に与えられる。代替的には、もし任意選択的なOAMコントローラ５８がR-T DANモジュール２８内に存在しないならば、R-T DANモジュール２８は、図１に示されるように、リアルタイム・データ取得及び記憶ネットワーク２０を介して１つまたは複数の遠隔OAMワークステーション１０４から遠隔的に構成することができる。
【００３１】
TCCカード５４はまた、図２に示されるように、R-T DANモジュール２８の共用内部バス５６を介してPAD/NIカード４６及びI/Oユーザ・インターフェース・カード３０の各々に、リアルタイム・カウンタ停止/開始信号１０６、記録実行/停止信号１０８及びリプレイ実行/停止信号１１０を含む制御信号を出力する。リアルタイム・カウンタ停止/開始信号１０６、記録実行/停止信号１０８及びリプレイ実行/停止信号１１０は、選択されたPAD/NIカード４６をTCCカード５４に接続するRS-485インターフェース５０を介してOAMコントローラ５８によってセットアップされる。外部記録実行/停止信号１１２及び外部リプレイ実行/停止信号１１４を含む外部トリガーは、TCCカード５４のFPGAコントローラ７２に接続されて、記録及びリプレイ事象の外部トリガーを提供する。リプレイ準備制御信号出力１１６及び記録準備制御信号１１８はTCCカードによって提供されて、R-T DANモジュール２８が外部トリガー事象のために準備されて立ち上げられたことを示す。
【００３２】
図１５を参照すると、例示的なR-T DANモジュール２８が詳細に示されている。R-T DANモジュール２８は、図２に示されたようにR-T DANモジュール２８の例示的な実施形態において接続された、TCCカード５４、PAD/NIカード４６、I/Oユーザ・インターフェース・カード３０及び内部OAMコントローラ・カード５８を収容するラック台のハウジング１２０を含む。R-T DANモジュール２８は、記録または再生期間を制御するよう、記録実行/停止信号１０８及びリプレイ実行/停止信号１１０のようなR-T DANモジュール２８に対するユーザ入力を提供するためにLCDタッチ・スクリーン１２２を含む。LCDタッチ・スクリーン１２２は、また、R-T DANモジュール２８の状態に関する情報をユーザに提供する。
【００３３】
パケタイザ−ディパケタイザ・ネットワーク・インターフェース（PAD/NI）カード
PAD/NIカード４６は、ユーザ・インターフェース・カード３０の入力３８において受信される未加工データを記録するように選択され得る。代替的には、PAD/NIカード４６は、未加工データ記録をトリガーするかまたは前処理の結果を直接記録するかのいずれかのために記録する前にデータを前処理するよう選択され得る。前処理の操作の例は、データ圧縮、FFTのようなデータの変換、重要データ事象及び特性の検出、及び他の処理の可能性の大きさを含む。PAD/NIカード４６の一実施形態において、未加工もしくは処理済データが、記録するために選択され得る。PAD/NIカード４６は、記憶デバイス２４に記憶された未加工記録データを再生するために選択され得る。代替的には、PAD/NIカード４６は、それをI/Oユーザ・インターフェース・カード３０に提起する前に再生データを後処理するために選択され得る。後処理の例は、データ圧縮、並びに検出された事象及び特性の選択再生を含む。
【００３４】
さて、図４を参照すると、例示的なPAD/NIカード４６のアーキテクチャが詳細に示されている。各PAD/NIカード４６は、ナショナル・セミコンダクタ４８３８シリアライザ・インターフェースのような低電圧差動信号（LVDS）シリアライザ・データ・インターフェース４８を介してI/Oユーザ・インターフェース・カード３０に対し及び該カード３０から、データの記録及び再生のためにインターフェースされる。シリアライザ・データ・インターフェース４８の各ディジタル・データ入力１２４は、以下に詳細に説明する、アナログ・インターフェース入力/出力（I/O）カード３２（図５参照）、ディジタル・シリアル・インターフェース入力/出力（I/O）３４カード（図６参照）またはディジタル・パラレル・インターフェース入力/出力（I/O）３６カード（図７参照）を含み得る、I/Oユーザ・インターフェース・カード３０によって発生される９つの差動対及びクロック入力を含む。シリアル・データ・インターフェース４８の各ディジタル・データ出力１２６もまた、PAD/NIカード４６によって発生されて接続されているI/Oユーザ・インターフェース・カード３０に再生期間中に与えられる９つの差動対及びクロック入力を含む。本発明の一実施形態において、PAD/NIカード４６のLVDSシリアライザ・インターフェース４８は、約４００メガバイト/秒までの持続されたユーザ・データ率を支持することができるが、本発明の精神及び範囲を逸脱することなく、他の持続されるデータ率も同様に可能である。
【００３５】
一実施形態において、シリアライザ４８は、I/Oユーザ・インターフェース・カード３０からの入力データを受信し、ワード・サイズ・パッキング整列（アラインマント）回路１２８に与えられる３２ビット並列フォーマットに変換する。ワード・サイズ・パッキング整列回路１２８で行われる整列（アラインマント）は、I/Oユーザ・インターフェース・カード３０からの入力が、６４ビット幅のワードにフォーマットされてマルチプレクサ１３４を介してデータFIFO１３０及び１３２に記憶されるように、ユーザによって選択可能である。データFIFO１３０に記憶されるデータは、どのデータ・バイトもワード・サイズ・パッキング整列回路１２８から受信されると同時に記録されるという未加工データ記録に役立つ。データFIFO１３２に記憶されるデータは、記録される前に前処理及び変更するのに役立つ。データFIFO１３０及び１３２へのデータの記憶と同時に、TCCカード５４からの精密（正確）IRIGタイムコード信号８５が、IRIGタイム・インターフェース回路１３８を介して、タイム・スタンプ・デコーダ及び内部リアルタイム・カウンタ回路１３６に与えられる。タイム・スタンプ・デコーダ及び内部リアルタイム・カウンタ回路１３６はまた、TCCカード５４から１０MHｚクロック入力信号を受ける。TCCカード５４によって発生されたIRIGタイムコード信号８５から、タイム・スタンプ（またはタイム・タグ）がタイム・スタンプ・デコーダ１３６によって導出される。タイム・スタンプの微粒度は、１０MHｚ基準クロックにロックされた高解像度１００MHｚ内部クロックを用いて１０ナノ秒に相関される。デコードされたタイム・スタンプは、次に、タイム・スタンプFIFO１４０及び１４２に与えられる。タイム・スタンプFIFO１４０及び１４２に記憶されたタイム・スタンプ・データの各データ・ワードは、データFIFO１３０及び１３２に記憶されたデータの各増分がLVDSシリアル・データ・インターフェース４８のディジタル・データ入力１２４において記録された時間を表す。これらのタイム・スタンプはデータ内に埋設され、すべての未加工もしくは処理済データ・セグメントがPAD/NIカード４６によって受信されたときの時間記録として記録される。データへのタイム・スタンプの埋設を以下に詳細に説明する。タイム・スタンプ・デコーダ及び内部リアルタイム・カウンタ１３６によってタイム・スタンプFIFO１４０及び１４２に与えられるタイム（時間）スタンプは、年、月、日、時間、分、秒、０．１秒、０．０１秒、０．００１秒、そして０．０００１秒を識別する完全な日時グループ（DTG）である。この完全なDTGは、データ内に埋設され、そしてすべての未加工もしくは処理済データ・セグメントがPAD/NIカード４６によって受信されたときの時間記録として記録される。OAMコントローラ５８は、年、月、日及び時間の情報でリアルタイム・カウンタ１３６を初期設定する。
【００３６】
PAD/NIカード４６は、２Gbpsファイバ・チャンネル（FC）リンク５２を介して１つまたはそれ以上の記憶デバイス２４にデータを記憶するよう構成されている。データ取扱い制御及び前処理もしくは処理操作及びデータの分析は、テキサス・インストゥルメント・コーポレーションから入手可能なTMS320C6204GLW  DSPのようなDSP１４４によって行われる。同じ製造業者もしくは他の製造業者からの他のDSPも同様に可能である。DSP１４４は、３２ビット、１００MHｚ EMIFバス１４８を介してDSPコントローラ１４４に接続される６４K×６４デュアル・ポートRAM１４６に記録されるよう、データ処理の情報及び/または結果を記憶する。５１２K×３２FLASHメモリ１５０及びアドレス・デコード回路１５２は、３２ビット、１００MHｚEMIFバス１４８を介してDSP１４４に接続される。FLASHメモリ１５０及びアドレス・デコード回路１５２は、その選択された機能を行うためにDSP１４４によって用いられるソフトウエア・プログラム及び制御情報を含んでいる。DSP１４４は、DSPによって支持される３２ビット、１００MHｚX-Bus１５４を介してデータFIFO１３２及びタイム・スタンプFIFO１４２に接続されている。DSP１４４は、EMIF Bus１４８を用いてPAD/NI４６の全体動作を制御し、内部OAMコントローラ５８によって、もしくはネットワーク２０を介してOAMワークステーション１０４（図１参照）から遠隔的に構成される。DSP１４４は、データ・フォーマッティングの制御、パケタイズ化/デパケタイズ化、及びPAD/NIカード４６のすべての機能の調整及び監視を提供する。DSP１４４はまた、データの選択された前処理及び後処理操作を行う。
【００３７】
２つのコンパクトPCI（ｃPCI）スロット１５６（１つのｃPCIだけが示されている）が、PAD/NIカード４６に関する１つの実施形態に設けられる。ｃPCIスロット１５６は、TDMマルチプレクサ（図示せず）またはマルチ−チャンネル・コンバータ（図示せず）のような周辺機器及びより低速のIOデバイスを収容している。低速IOデバイス及び周辺機器からのデータは、３２ビット、１００MHｚEMIFバス１４８を介してDSP１４４に接続されている６４K×６４ビット・デュアル・ポートRAM１５８に記憶される。一実施形態において、各ｃPCIスロット１５６は、約１３３メガバイト/秒において最大のバースト転送を行うことができ、単一のスロットが用いられるとき約８０−１００メガバイト/秒の持続データ率、そして双方のスロット１５６が用いられるとき約８０メガバイト/秒の総合率である。データは、LVDSシリアライザ・インターフェース４８及びｃPCIスロット１５６の双方から同時に取得され得る。データがLVDSシリアライザ４８から及びｃPCI１５６から記録するために同時に利用可能となるという応用において、DSP１４４はPCIバス・コントローラ１６０をプログラムして、最初に、データFIFO１３０からデータのインターバルを抽出してそれを記憶デバイス２４に書き込み、次に、デュアル・ポートRAM１５８からデータのインターバルを抽出してそれを記憶デバイス２４に書き込む。タイム・スタンプFIFO１４０から取り込まれたタイム・スタンプは、各ソース・データFIFO１３０及びデュアル・ポートRAM１５８からのデータに埋め込まれる。DSP１４４は、完全な記録サイクル全体を通して、データFIFO１３０及びデュアル・ポートRAM１５８からデータ源を交互にして書き込み命令を発行し続ける。
【００３８】
PAD/NIカード４６は、６４ビット、６６MHｚ内部PCIバス１６４を介してPCIバス・コントローラ１６０に接続されるデュアル・ファイバ・チャンネル（FC）コントローラ１６２を含む。ファイバ・チャンネル・コントローラ１６２の各々は、キューロジック・コーポレーションから商業的に入手可能なISP２３１０ファイバ・チャンネル・コントローラを含み得るが、他のファイバ・チャンネル・コントローラも同様に可能である。PCIバス・コントローラ１６０は、クイックロジック・コーポレーションから商業的に入手可能な作り付けのPCIバス・コントローラを有するクイック・ロジック・プログラマブル・ゲート・アレイQL５０６４を含み得るが、作り付けのPCIバス・コントローラを有する他のプログラム可能なゲート・アレイも同様に可能である。
【００３９】
PAD/NIカード４６の一実施形態において、ファイバ・チャンネル・コントローラ１６２の各々は、別々の２ギガビット/秒FC-2ネットワーク内につながり、２００メガバイト/秒で該ネットワークを横切ってデータを送信/受信する。PCIバス・コントローラ１６０は、双方のファイバ・チャンネル・コントローラ１６２を同時に用いて４００メガバイト/秒でデータFIFO１３０へ/から転送を交互に要求するように、PAD/NIカード４６の一応用においてプログラミングされることができ、各ファイバ・チャンネル・コントローラ１６２は、その別々のネットワークを横切って２００メガバイト/秒を送信もしくは受信して４００メガバイト/秒の総合書き込みもしくは読み込み速度を達成する。ファイバ・チャンネル・コントローラ１６２は、各PAD/NIカード４６がそれらと関連した独特のネットワーク・アドレスを有するように、ネットワーク２０上の独特のアドレスが割り当てられる。データFIFO１３０及びタイム・スタンプFIFO１４０は、６４ビット、１００MHｚデータ・バス１６６を介して、PCIバス・コントローラ１６０及びPCIバス仲裁ロジック１６７に接続される。ファイバ・チャンネル・コントローラ１６２は、６４ビット、１００MHｚデータ・バス１６６を介して、DSP１４４に接続される。６４K×６４デュアル・ポートRAM１４６は、３２ビット、１００MHｚEMIFバス１４８と、６４ビット、１００MHｚデータ・バス１６６との間でDSPデータを交換するために用いられる。
【００４０】
PAD/NI４６は、TCCカード５４とつながるリプレイ実行/停止信号１１０及び記録実行/停止信号１０８と、ユーザ・インターフェースI/Oカード３０からのリプレイ・クロック・イン信号１６８とを含め、複数の同期入力を含む。PAD/NIカード４６はまた、Rec＿RDY信号１７０及びReplay＿RDY信号１７２を発生する。これらの信号は、PAD/NIカード４６と、ユーザ・インターフェースI/Oカード３０との間でデータの交換を可能化及び不可能化するために用いられ、そして複数のI/O  PAD/NIの組を同期化させるための制御の部分である。リアルタイム・カウンタ開始/停止制御信号１０６は、R-T DANモジュール２８の内部の共用バス５６を介してTCCカード５４に接続される。
【００４１】
記録プロセスを同期化させるために、リアルタイム・カウンタ停止制御信号１０６は、同期化されるべきすべてのPAD/NIカード４６にTCCカード５４を介してOAMコントローラ５８により発行される。OAMコントローラ５８は、同じ時間値に対して各PAD/NIカード４６上のタイム・カウンタ１３６をリセットし、次に同時に、TCCカード５４を介して、すべてのPAD/NIカード４６上のリアルタイム・カウンタ１３６を解放してリアルタイム・カウンタ開始制御信号１０６を用いて実行する。OAM５８は、使用するための記憶デバイス２４を識別する各PAD/NIカード４６への記録命令を出す。各PAD/NIカード４６は、記憶デバイス２４を編入し、図１４で以下に説明するようにディレクトリ及びファイル情報を読み取り、それがまさに受信しようとしているデータの記録場所を決定する。各PAD/NIカード４６は、その編入された記憶デバイス２４上の選択された位置を追及し、バッファを締め出し、そして記録する準備をする。各PAD/NIカード４６が記録準備完了状態にあると、それはREC RDY信号１７０を可能化する。OAMコントローラ５８がすべてのPAD/NIカード４６の記録準備完了状態を検出すると、それは、TCCカード５４に記録準備完了命令を出し、その後、記録実行命令が出される。TCC５４は、すべてのPAD/NIカード４６に対して記録実行制御信号１０８を同期的に出し、そしてそれらはデータFIFO１３０及び１３２と、タイム・スタンプFIFO１４０及び１４２とを満たし始める。すべてのPAD/NIカード４６間の開始時間は、５ナノ秒よりも良好な範囲内で同期している。プリセット・データ・レベルがデータFIFO１３０及び１３２を満たしてしまうと、PCIバス・コントローラ１６０はセット・レベルを検出し、データと、埋め込まれた時間（タイム）スタンプとをファイバ・チャンネル・コントローラ１６２を介してネットワーク２０に記録し始める。タイム・スタンプがデータに対してどのように埋め込まれるかのフォーマットは、以下で詳細に説明する図１４と関連させて説明する。どのPAD/NIカード４６に関する記録もTCCカード５４によって同期的に開始されたので、どのPAD/NIカード４６によって書き込まれたデータも、１０ナノ秒の微粒状を有する同期的に整合した埋め込まれたタイム・スタンプを有する。その割り当てられた記憶デバイス２４に各PAD/NIカード４６によって書き込まれたデータの真っ先の最初のバイトは、正に同じ時刻にユーザ・インターフェースI/Oカード３０からPAD/NIカード４６に入力された。
【００４２】
リプレイ・プロセスを同期化させるために、OAMコントローラ５８は、適切な記憶デバイス２４にアクセスし、要求されたリプレイ・データを追及し、そして読み取り動作を開始することを各PAD/NIカード４６に要求する。R-T DANモジュール２８は、要求された追求場所を限定するために広範な種類の実施形態を用いて実施され得る。一実施形態においては、OAMコントローラ５８は、この位置を、データ・タイム・グループ・タイム・スタンプ（DTG）として各PAD/NIカード４６に対して識別する。各PAD/NIカード４６は、識別された記憶デバイス２４を編入し、そしてディレクトリ及びファイル情報を読み取って、要求されたデータが記憶されている、DTGタイム・スタンプの記憶デバイス２４上の場所を決定する。同じDTGタイム・スタンプが、どのPAD/NIカード４６についても要求される。各PAD/NIカード４６は、編入された記憶デバイス上の選択された位置を追及し、バッファを締め出し、そして記憶デバイスからデータを受信する準備をする。各PAD/NIカード４６は、OAMコントローラ５８に状況リポートを発行し、それが適所にあることを信号する。すべてのPAD/NIカード４６が応答してしまい準備完了状態にあると、OAMコントローラ５８は、PAD/NIカード４６の各々に読み取り命令を出す。データは、記憶デバイスから各PAD/NIカード４６によって転送され、各リプレイ・データFIFO１７３及び１７４内にデータ及びタイム・スタンプ・データの双方を含むリプレイ・データFIFO１７３及び１７４を満たす。リプレイ・データFIFO１７３及び１７４が満たされたことを各PAD/NIカード４６が検出すると、それはリプレイ準備完了状態にあり、Replay＿RDY信号１７２を可能化する。OAMコントローラ５８がすべてのPAD/NIカード４６のリプレイ準備完了状態を検出すると、それは、リプレイ準備完了命令をTCCカード５４に出し、その後、リプレイ実行命令を出す。TCCカード５４は、すべてのPAD/NIカード４６にReplay Run制御信号１１０を同期的に出し、それらは、データ、並びにIRIG In及びAUX/Voice Inのような他の信号を再生し始める。すべてのPAD/NIカード４６間のリプレイ実行開始時間は、５ナノ秒よりも良好な範囲内に対して同期している。データは、ユーザ・インターフェースI/Oカード３０からのEXT Replay Clock In１６８によりこの精度に対して同期的にデータFIFO１７３及び１７４からクロックされる。タイム・スタンプは、タイム・スタンプ抽出器１７５により抽出され、データは、ワード・パッキング・アラインメント回路１２８により適切にパックされるLVDSシリアライザ４８を介して転送される。すべてのPAD/NIカード４６からクロックされた最初のデータ・バイトは、５ナノ秒よりも良好に同期される。データがPAD/NIカード４６からクロックされるにつれ、ファイバ・チャンネル・コントローラ１６２に対しPCIバス・コントローラ１６０によって要求が為され、記憶デバイス２４からデータを読み取ってFIFO１７３及び１７４を満たされた状態に保つ。
【００４３】
PAD/NIカード４６は、２つのチャンネル・オーディオCODEC１７７を介してDSP１４４に接続されたAUX/Voice入力/出力１７６を含む。CODEC１７７はまた、IRIG時間インターフェース１３８から精度IRIGタイムコードを受信する。AUX/Voiceデータの再生中、CODEC１７７は、AUX/VoiceデータをAUX/Voice入力/出力１７６に与え、IRIGタイムコードをIRIGリプレイ・インターフェース１７８に与える。
【００４４】
アナログ・インターフェース入力/出力（I/O）カード
さて、図５を参照すると、例示的なアナログ・インターフェースI/Oカード３２が詳細に示されている。アナログ・インターフェースI/Oカード３２は、アナログ信号の条件付け及びフィルタリングのためにアンチ-アライアシング回路１８２に与えられる７０MHｚアナログ入力のようなアナログ入力１８０を含んでいる。ユーザによって所望される場合には、アンチ-アライアシングを選択的にパイパスするために、バイパス１８４がスイッチ１８６及び１８８を介して設けられている。アナログ入力１８０で受信されるアナログ信号は、それぞれA及びBで示されている２つの１０ビット・バス１９２及び１９４上にディジタル化されたディジタル・データを生成する２００MSPS、１０ビットA/Dコンバータ１９０に与えられる。一実施形態において、Aバス１９２のデータは、PAD/NIカード４６と通信するLVDSシリアライザ１９６に与えられる。Bバス１９４のデータは、第２のPAD/NIカード４６と通信する第２のLVDSシリアライザ１９８に与えられる。代替的には、A及びBバス１９２、１９４は、各々、LVDSシリアライザ１９６及び１９８の一方または双方、並びにPAD/NIカード４６の一方または双方に与えられる。
【００４５】
３５０MHｚまたは２００MHｚのクリスタル発振器２００がアナログ・インターフェースI/Oカード３２上に設けられ、A/D１９０及びD/A２０４に与えられるExternal Clock In入力２０２としてExternal Clock出力２０１を介して用いられる。クリスタル発振器２００はまた、アナログ・インターフェースI/Oカード３２の正確な同期を提供するために第２のアナログ・インターフェースI/Oカード３２に与えられる外部クロック・アウト出力２０６を提供する。アナログ・インターフェースI/Oカード３２は自由に実行しており、そしてLVDSシリアル・インターフェース１９６及び１９８を介してPAD/NIカード４６にデータを配分する。Encode Sync Out出力２０８は、第２のアナログ・インターフェースI/Oカード３２に与えられ、これにより、アナログ・インターフェースI/Oカード３２は、Aバス１９６及びBバス１９８サンプルに対して同相である。アナログ・インターフェースI/Oカード３２は、先のアナログ・インターフェースI/Oカード３２からのEncode Sync Output受信するためのEncode Sync In入力２１０を有する。PAD/NIカード４６は、OAMコントローラ５８の制御の下で入力アナログ・データを記憶するか捨てるかのいずれかを行う。OAMコントローラ５８は、PAD/NIカード４６によって記憶されるべきデータ・ワードの幅を選択する。
【００４６】
アナログ・データのリプレイ中、１６ビットの４００MSPS DAC２０４は、各サンプルの間のリプレイ・クロック２１４及びデータ・整列（アラインマント）を介して、PAD/NIカード４６（すなわち、入力１６８におけるEXT Replay Clockリプレイとして）にReplay Clock Out信号２１２を与え、適切な時刻において、PAD/NIカード４６のLVDSシリアル・インターフェース４８及びアナログ・インターフェースI/Oカード３２のLVDSシリアル・インターフェース２１６及び２１８からDAC２０４にデータが提供されるのを確実にする。PAD/NIカード４６からのデータは、データ・リロッキング及びスキュー・バッファ２２０に与えられ、該バッファ２２０もまたデータ・アラインマント及びリプレイ・クロック２１４からのリプレイ・クロック信号を受信する。この方法で、データがリプレイ・クロック信号２１２を介してPAD/NIカード４６からクロック・アウトされているので、データ・リロッキング及びスキュー・バッファ２２０は、データをDAC２０４に与えている。DAC２０４からのアナログ・データは、位相補償及び平滑化フィルタ回路２２２に与えられ、次に、アナログ信号アウト（Analog Signal Out）出力２２４に与えられる。もしユーザによって所望されるならば、位相補償及び平滑化フィルタ回路２２２を選択的にバイパスするために、スイッチ２２８及び２３０を介してバイパス２２６が与えられる。
【００４７】
ディジタル・シリアル・インターフェース入力/出力（I/O）カード
さて、図６を参照すると、ディジタル・シリアル・インターフェースI/Oカード３４のアーキテクチャが詳細に示されている。ディジタル・シリアル・インターフェースI/Oカード３４は、シリアル入力２３２及びクロック入力２３４を含む。シリアル・チャンネル２３２及びクロック２３４からの入力されてくるシリアル・データは、それぞれのECL-PECLレシーバ２３６及び２３８を介して受信され、そして次に、シリアル・パラレル・コンバータ２４０に与えられる。入力されてくるシリアル・データのクロック率は、データのシリアル率を決定するために測定され、そして再生（プレイバック）データ率を設定するために再生（プレイバック）中に用いられるようデータと共に記憶される。パラレル・データは、前段のデータFIFO２４４にデータを記憶するレコード・データ・フォーマッタ２４２に与えられる。レコード・データ・フォーマッタ２４２は、前段のデータFIFO２４４からデータを抽出し、該データに、データ率及び該データの如何に多くのビットが満杯に対して有効であるかを含むヘッダ情報を追加する。データ及びヘッダ情報は、次に、データFIFO２４６に格納される。
【００４８】
シリアル・データが受信されるのと同時に、タイム・コード・データが、タイムコード・チャンネルからタイム・コード・イン（Time Code In）入力２４８において受信され、AUXデータがAUXチャンネルからAUX IN入力２５０において受信される。タイム・コード情報は、A/Dコンバータ２５２に与えれ、次に、タイム・コード・フォーマッタ/ディフォーマッタ及びタイム・スタンプ回路２５４に与えられる。タイム・コード情報は、前段のデータFIFO２５６に記憶され、次に、適切なヘッダ情報と共にデータFIFO２５８に再記憶される。AUXデータはA/Dコンバータ２６０に与えられ、次に、AUXフォーマッタ/ディフォーマッタ２６２に与えれる。AUXデータは、前段のデータFIFO２６４に記憶され、次に、適切なヘッダ情報と共にデータFIFO２６６に再記憶される。
【００４９】
データFIFO２４６、２５８及び２６６の各々は、レコード・データ・バス２７０を介して、データ・タイミング/バースト・コントローラ２６８に接続される。データ・タイミング/バースト・コントローラ２６８は、シリアル・データ、タイムコード・データ及びAUXデータを、それぞれのデータFIFO２４６、２５８及び２６６から抽出し、そして該データを、RS-485トランシーバ/レシーバ２７２を介してOAMコントローラ５８の制御の下でパケットにフォーマット化する。同期化されたシリアル・データ、タイムコード・データ及びAUXデータは、ディジタル・シリアル・インターフェース（Digital Serial Interface）I/Oカード３４のLVDSシリアル・インターフェース２７４を介して、記録期間中、PAD/NIカード４６のLVDSシリアル・インターフェースに与えられる。マイクロプロセッサ２７６は、マイクロプロセッサ・システム・バス２７８を介してデータ・タイミング/バースト・コントローラ２６８に接続され、ハードウェア・レジスタを介してハードウェアをセットアップするために責任を持つ。データ流れの事象（イベント）を初期設定し、制御し、そして監視するために、マイクロプロセッサ２７６は、また、マイクロプロセッサ・システム・バス２７８を介して、記録データ・フォーマッタ２４２、再生データ・フォーマッタ２８０、タイム・コード・フォーマッタ/ディフォーマッタ及びタイム・スタンプ回路２５４、及びAUXフォーマッタ/ディフォーマッタ２６２の各々に接続される。OAMコントローラ５８は、マイクロプロセッサ２７６に結合されたRS-485リンク２７２を介して、ディジタル・シリアル・インターフェース（Digital Serial Interface）I/Oカード３４を監視することができる。
【００５０】
リプレイ期間中、PAD/NIカード４６は、そのLVDSシリアル・インターフェース２８４を介して、ディジタル・シリアル・インターフェース（Digital Serial Interface）I/Oカード３４にデータを与える。EXT Replay Clock In入力１６８は、Digital Interface I/O Serialカード３４にシリアルにシリアル・データをクロック・バックするよう、PAD/NIカード４６によって用いられる。データは、データ・タイミング/バースト・コントローラ２６８に与えられ、次に、再生データ・フォーマッタ２８０、タイム・コード・フォーマッタ/ディフォーマッタ及びタイム・スタンプ２５４、及びAUXフォーマッタ/ディフォーマッタ２６２にそれぞれ接続されたデータFIFO２８６、２８８及び２９０に与えられる。データ・タイミング/バースト・コントローラ２６８は、再生データ・バス２９２を介してデータFIFO２８６、２８８及び２９０に接続される。
【００５１】
シリアル・データ、タイムコード・データ及びAUXデータは、各々、ディフォーマット（フォーマット解除）され、データがそれぞれの前段のデータFIFO２９４、２９６及び２９８に記憶される前にヘッダ情報は除去される。ディフォーマットされたシリアル・データは、パラレル-シリアル・コンバータ３００に与えられ、そしてシリアル及びクロック・データは、リプレイのためにECL-PECLレシーバ３０２及び３０４を介して増幅される。同時に、ディフォーマットされたタイムコード・データは、ディジタル・アナログ・コンバータ３０６に与えられ、そしてタイムコード・アウト（Timecode Out）出力３０８に与えられる。同様に、ディフォーマットされたAUXデータは、ディジタル・アナログ・コンバータ３１０に与えられ、そしてAUX Out出力３１２に与えられる。
【００５２】
ディジタル・パラレル・インターフェース入力/出力（I/O）カード
さて、図７を参照すると、ディジタル・パラレル・インターフェース（Digital Parallel  Interface）I/Oカード３６のアーキテクチャが詳細に示されている。ディジタル・パラレル・インターフェースI/Oカード３６は、３２ビット幅のパラレル入力３１２及びクロック入力３１４を含んでいる。クロック入力３１４は、３２ビット幅ワードのパラレル・データでレジスタ３１６にクロック入力を与える。レジスタ３１６からのクロック・データ及びパラレル・データは、ディジタル・パラレル・インターフェースI/Oカード３６のLVDSシリアル・インターフェース３１８に与えられる。LVDSシリアル・インターフェース３１８は、データをシリアル化（直列化）し、そしてシリアル・データをPAD/NIカード４６のLVDSシリアル・インターフェース４８に与える。PAD/NIカード４６は、シリアライザ４８からのシリアル・データを受け入れる。データは、PAD/NIカード４６のワード・サイズ・パッキング整列（Word Size Packing Alignment）回路１２８によりフォーマット化される。
【００５３】
リプレイ期間中、ディジタル・パラレル・インターフェースI/Oカード３６は、外部クロック入力としての再生（プレイバック）クロック３２０を、PAD/NIカード４６のEXT Replay Clock In入力１６８に与える。ディジタル・パラレル・インターフェース（Digital Parallel Interface）I/Oカード３６及びPAD/NIカード４６の一実施形態において、この再生クロックは、１２MHｚの最小の受け入れ可能な周波数を有する。PAD/NIカード４６は、シリアル・データをパラレル・データに変換するディジタル・パラレル・インターフェースI/Oカード３６のLVDSシリアル・インターフェース３２２に、シリアル・データを与える。パラレル・データは、レジスタに与えられ、該レジスタから、それは、リプレイ中、ディジタル・パラレル・インターフェースI/Oカード３６のクロック出力３２８及び３２ビット・ワイド（幅）のパラレル出力３２６として与えられる。
【００５４】
リアルタイム・データ取得及び記憶ネットワーク
本発明のリアルタイム・データ取得及び記憶ネットワーク２０は、空間時分割多重化によるファイルを基にしたリアルタイムの多重化、並びに空間時分割多重化によるネットワークを基にしたリアルタイム多重化の双方を行うことができる。ファイルを基にした解決法では、各PAD/NIカード４６は、それ自体のネットワーク・コントローラとして働く。各PAD/NIカード４６は、ネットワーク２０を介して記憶デバイス２４上のファイルにコマンド及びデータを発行することによって、及び該ファイルからデータを検索することによって、それ自体のファイル記憶/検索と関連した記憶デバイス２４を制御する。複数のPAD/NIカード４６を有するネットワーク２０において、各PAD/NIカード４６は、PAD/NIカード４６のファイルのために宛先の記憶デバイス２４にネットワーク２０を介してSCSIコマンド及びデータを発行する。ファイル名及び宛先の記憶デバイス２４に関して一度提供されると、各PAD/NIカード４６は、ネットワーク２０上の他のPAD/NIカード４６と平行して、それ自体の記憶リソース及び記憶デバイス上のファイル場所を制御する。PAD/NIカード４６は、ファイバ・チャンネル（FC）フレームにとって適切なパケットに直接、データをパケット化する。本発明の一実施形態において、これは、一般に利用可能なRAIDファイバ・チャンネル・ネットワーク・インターフェースであるSCSI-3プロトコルである。時間タギング、クロック再発生、及び他の任意のI/O及び応用特定情報が、ファイル・オープン、追求（シーク）、書込み及び読取りコマンドを含むフレイミング・プロトコルに直接置かれる。図１４は、ファイルを基にした多重化されたリアルタイム・データ取得及び記憶ネットワーク２０におけるデータの記憶のための例示的なファイル構造を示す。
【００５５】
ファイル構造の一実施形態において、データは、図１４によって説明されるようにファイル内のRAIDデバイスに記憶される。図１４は、RAIDに記憶されるデータに対する論理マップである。「File 1 User D」、「File 2 User D」から「File n User D」を通して、データが記憶されるファイル（File）場所を表す。各データ・ファイルは、図１４に示されるように、データ・フレーム（Data Frames）のシーケンス、「Frame Type 1」、「Frame Type 2」、「Frame Type 3」及び「Frame Type 4」から成る。各フレームは、２つのフィールド、データ情報フィールド及びデータ・フィールドを含む。PAD/NIカード４６は、フレーム１のデータ情報フィールドに８バイトのタイム・タグ・ワード（Time Tag Word）を書込み、それは、該８バイトのタイム・タグ・ワードをタイム・スタンプFIFO１４０から読取る。このことは、I/Oユーザ・インターフェース・カード３０がデータFIFO１３０に記憶されたデータの最初のバイトを記録した、ナノ秒レベルの精度を有する精密な時刻を表す。PAD/NIカード４６は、次に、データFIFO１３０から読取る各データ・バイトを、Frame Type 1のデータ・フィールドに書込む。Frame Type 1-4のバイトの長さは固定数である。Frame Type 1が満たされると、他の３つのFrame Typeが示された情報及びデータで満たされる。Frame Type 2の情報フィールドは６４バイトであり、I/Oユーザ・インターフェース・カード３０に記録されたデータの記録データ率を示すためにPAD/NIカード４６によって挿入される。Frame Type 3の情報は、PAD/NIカード４６のDSP１４４からデュアル・ポートRAM１４６によって挿入されるFrame Count数であり、Frame Type 4情報のフィールドは、PAD/NIカード４６の音声入力及び出力１４６で記録された音声データを含む。音声データは、DSP１４４からデュアル・ポートRAM１４６によってFrame Fieldに記録される。
【００５６】
RAIDに記憶されたデータは、Filesの論理Volumeに収容される。OAM５８は、記憶デバイス２４を据え付けるようすなわち該記憶デバイスにつながるようにPAD/NIカード４６に命令する。PAD/NIカード４６は、図１４に示されるVolume File Access Table (FAT) Blockを読取る。Volume FATは、ファイルが配置される場所及び記憶されるファイルを書込むべき場所を決定するためにPAD/NIカード４６が使用するキーである。Volume FAT Blockは、ファイルの論理階層及びファイル場所を限定するために用いられるFile FAT Block、Directory FAT Block、Partition FAT Block、Event FAT Block、及びVolume Root Director FAT Blockを含む。
【００５７】
図８を参照すると、本発明の一実施形態によるファイルを基にしたネットワークの解決法は、複数のPAD/NIカード４６をつなげるファイバ・チャンネル仲裁ループ・ネットワーク３３２を用いて、RAIDのような単一の記憶デバイス２４にインターフェースされる複数のデータ信号を記録し再生するために３つのR-T DANモジュール２８を含んで示されている。R-T DANモジュール２８のPAD/NIカード４６の各々は、ネットワーク及びRAIDデバイスによってのみ制限される総合データのスループットのために、RAID２４にコマンド及びデータを発行し、かつRAID２４からデータを検索するよう、R-T DANモジュール２８のフロント・パネルからもしくはOAMワークステーション３３４からのいずれかから提供されるかもしくは構成される。各I/Oユーザ・インターフェース・カード３０のデータは、パケットが発生されるタイムコード及びデータ周波数の測定と共にパケット化され、図１４のファイル構造に従って別々のファイルに書込まれる。
【００５８】
図９は、本発明のもう１つの実施形態によるファイルを基にした解決法を示す。この実施形態においては、異なった場所における３つの別のR-T DANモジュール２８が、完全に冗長なデュアル仲裁ループ・ネットワーク３３６を用いて、異なった場所における３つの別の記憶デバイス２４にインターフェースされる。一対のリモートOAMワークステーション３３８が、システムの広さで設けられるOAM及び制御を提供するためにネットワーク３３６に接続される。R-T DANモジュール２８の各々は、上述で詳細したように提供されかつ構成されて、ネットワーク２０及び記憶デバイス２４によってのみ制限される総合データスループットのために、宛先の記憶デバイス２４にコマンド及びデータを発行し、かつ該宛先の記憶デバイス２４からデータを検索する。
【００５９】
図１０に示すように、一層高い規模の統合及び性能に対してさえ、もしくは共配置されないデータ源及び記憶デバイスを有するシステムに対して、単独でもしくは仲裁ループと結合して、スイッチ組織が用いられ得る。図１０は、複数の仲裁ループ及び点から点へのループを介してスイッチ化された組織３４０に接続された複数のR-T DANモジュール２８及び記憶デバイス２４を示す。
【００６０】
ATM-セル空間時分割多重化の解決法において、PAD/NIカード４６は、ファイバ・チャンネル（FC）フレームに渡って伝送を行うためのATMセル内にデータを直接パケット化する。多重化されたデータは、複数の論理ファイルを横切るよりもむしろ記憶デバイス２４上の単一の論理ファイルにおけるATMセルの単一のストリームとして記憶される。
【００６１】
図１１は、本発明の代替的な実施形態による、リアルタイム・データ取得及び記憶ネットワーク３４２のATM-セル構成を示す。RT-DANモジュール２８のPAD/NIカード４６は、FC（AAL5）に渡るATMかもしくはSONET/SDHライン・インターフェースに渡るATMかのいずれかにおいてATMセルを出力する。ATMスイッチ３４４それ自体は、ATMを適切な記憶デバイス２４に経路付けして、空間時分割多重化/多重化解除機能を行う。ATMスイッチ３４４に続いて、ATMセル・ストリームは、記憶デバイス２４に対して適切なSCSIフォーマットでATMデータをパッケージするためにATMからSCSIへの適用を行うように働く１つまたはそれ以上のプロセッサ３４６に与えられる。ATMスイッチ３４４は、ATMセル・レベルで多重化/多重化解除機能を行い、これに反し、SCSIプロセッサは、ATM通信を終了し、記憶デバイス２４上にデータを記憶するために、必要なチャンネル識別及びSCSIコマンドと一緒にATMセル・データの流れを再パッケージする。
【００６２】
図１２のネットワーク・アーキテクチャは、図１１のものと同様であり、同じ参照数字は同様の部品を表すが、記憶デバイス２４をSCSIプロセッサ３４６に相互接続するためにファイバ・チャンネル（FC）スイッチ３４８が追加されている。
【００６３】
遠隔のリアルタイム・データ取得ネットワーク（R-T DAN）モジュールの同期化
さて、図１３を参照して、遠隔のR-T DANモジュール３５０及び３５２の同期化を説明する。複数のR-T DANモジュール４６が共通のネットワークに接続されている先の実施形態とは異なって、この実施形態のR-T DANモジュール３５０及び３５２は、地理的に離間されており、共通ネットワークを介してR-T DANモジュール３５０及び３５２にタイミング信号を共用させる手段が無い。この実施形態において、各R-T DANモジュール３５０及び３５２は、精密なGPSタイムコード情報を受信するためのGPSレシーバ３５４を含む。GPSタイムコード情報は、外部の日時（TOD）基準信号として遠隔のR-T DANモジュール３５０及び３５２の各々に与えられる。遠隔のOAM主制御３５６は、上述で詳細に説明したように、R-T DANモジュール３５０及び３５２を構成し、提供し、監視し及び制御するために、イーサネット（登録商標）制御インターフェース広域ネットワーク３５８を介してR-T DANモジュール３５０及び３５２の各々に結合される。各R-T DANモジュール３５０及び３５２は、記録時間でプログラムされ、そして各R-T DANモジュール３５０及び３５２は、その内部カウンタをリセットして、GPSレシーバ３５４から受信されたGPSタイムコード情報にその１０MHz基準クロックを介して同期化する。OAM主制御３５６によってプログラムされた記録時間において、遠隔のR-T DANモジュール３５０及び３５２は同時に記録を開始し、互いに同期化されるであろう。上述した方法を用いて、２５ナノ秒よりも良好な精度でもって、記録、記憶及び再生を通してのI/O信号の同期化が達成され得る。
【００６４】
本発明のリアルタイム・データ取得及び記憶ネットワーク２０は、データ取得システムで用いられる既知の時分割マルチプレクサ（TDM）よりも相当の長所を提供する。本発明の強力で柔軟なリアルタイム・データ取得及び記憶ネットワーク２０は、正確な再構成、正確なチャンネル対チャンネルの時間コヒランシ、及び構成、監視及び制御の容易性を保ったままで、広範囲の個々の及び総合の帯域幅、入力チャンネルの数、及び全記憶容量を評価する（scaling）ことができる。
【００６５】
本発明を種々の実施形態の説明によって示してきており、かつこれらの実施形態をかなりの詳細でもって説明してきたけれども、添付の特許請求の範囲をかかる詳細に制限することは、本件出願人の意図するところではない。当業者には、さらなる長所及び変更が容易に明らかとなるであろう。従って、より広範な態様における本発明は、図示し説明した特定の詳細、代表的な装置、方法、及び図示例に制限されるものではない。例えば、一実施形態においてI/Oユーザ・インターフェース・カード３０をデータ取得及びデータ再構成の双方を行うことができるものとして示し説明したけれども、データ取得及びデータ再構成機能は、２つの異なったカードに分離され得、一方のカードはデータ取得だけを行うことができ、他方のカードはデータの再構成だけを行うことができるものとして意図され得る。さらに、PAD/NIカード４６は、LVDSシリアル・インターフェースを通して単一のI/Oユーザ・インターフェース・カード３０と共に作用するものとして説明してきたけれども、複数のI/Oユーザ・インターフェース・カード３０が、標準のマルチ-ドロップ信号接続インターフェースを通して単一のPAD/NIカード４６と通信し得るということが意図される。従って、本件出願人の総括的な発明概念の精神もしくは範囲から逸脱すること無く、上述の詳細からは離れ得るものである。
【図面の簡単な説明】
【００６６】
【図１】ワイド・エリア・ネットワークに接続された複数のリアルタイム・データ取得ネットワーク（R-T DAN）モジュール及び記憶デバイスを示す、本発明の原理によるリアルタイム・データ取得及び記憶ネットワークの概略ブロック図である。
【図２】本発明の原理による例示的なR-T DANモジュールの概略ブロック図である。
【図３】本発明の原理による例示的なタイム・コード・条件付け器（TCC）カードの概略ブロック図である。
【図４】本発明の原理による例示的なパケタイザ-ディパケタイザ・ネットワーク・インターフェース（PAD/NI）カードの概略ブロック図である。
【図５】本発明の原理による例示的なアナログ・インターフェース入力/出力（I/O）カードの概略ブロック図である。
【図６】本発明の原理による例示的なディジタル・シリアル・インターフェース入力/出力（I/O）カードの概略ブロック図である。
【図７】本発明の原理による例示的なディジタル・パラレル・インターフェース入力/出力（I/O）カードの概略ブロック図である。
【図８】仲裁ループ・ネットワークに接続された複数のR-T DANモジュール及び記憶デバイスを示す、本発明の第１の実施形態による例示的なリアルタイム・データ取得及び記憶ネットワークの概略ブロック図である。
【図９】単一またはデュアル（冗長）仲裁ループ・ネットワークに接続された複数のR-T DANモジュール及び記憶デバイスを示す、本発明の第２の実施形態による例示的なリアルタイム・データ取得及び記憶ネットワークの概略ブロック図である。
【図１０】ファイバ・チャンネル切換えネットワークに接続された複数のR-T DANモジュール及び記憶デバイスを示す、本発明の第３の実施形態による例示的なリアルタイム・データ取得及び記憶ネットワークの概略ブロック図である。
【図１１】ファイバ・チャンネル切換えネットワークに渡ってATMに接続された複数のR-T DANモジュール及び記憶デバイスを示す、本発明の第４の実施形態による例示的なリアルタイム・データ取得及び記憶ネットワークの概略ブロック図である。
【図１２】ファイバ・チャンネル切換えネットワークに渡ってATMに、そしてファイバ・チャンネル切換えネットワークに渡ってSCSIに接続された複数のR-T DANモジュール及び記憶デバイスを示す、本発明の第５の実施形態による例示的なリアルタイム・データ取得及び記憶ネットワークの概略ブロック図である。
【図１３】別々の地理的な場所に配置された２つの例示的なリアルタイム・データ取得及び記憶ネットワークの概略ブロック図である。
【図１４】本発明の原理によるファイルを基にした多重化されたリアルタイム・データ取得及び記憶ネットワークにおけるデータの記憶のための例示的なファイル構造を示す概略図である。
【図１５】本発明の原理による例示的なR-T DANモジュールの斜視図である。
【図１】
2005510799.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005510799.tif 000011
【図１０】
2005510799.tif 000012
【図１１】
2005510799.tif 000013
【図１２】
2005510799.tif 000014
【図１３】
2005510799.tif 000015
【図１４】
2005510799.tif 000016
【図１５】
2005510799.tif 000017
【手続補正書】
【提出日】平成16年3月8日(2004.3.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データ源及びタイム・コード源からデータ取得デバイスにより取得されるデータ及びタイム・コード情報を記憶するための方法であって、
少なくとも１つの記憶デバイスをネットワークに接続する段階と、
データ取得デバイスを該ネットワークに接続する段階と、
データ取得デバイスにおいて、取得されたデータを取得されたタイム・コード情報と相関させる段階と、
前記データ取得デバイスにより取得された前記相関されたデータ及びタイム・コード情報を少なくとも１つの記憶デバイスに前記ネットワークを介してリアルタイムで記憶させる段階と、
を含む方法。
【請求項２】
前記相関されたデータ及びタイム・コード情報を複数のデータ・パケットにパケット化する段階と、
前記データ・パケットを前記少なくとも１つの記憶デバイスに記憶させる段階と、
をさらに含む請求項１に記載の方法。
【請求項３】
前記データ取得デバイスを記憶デバイスに関連させる段階と、
前記相関されたデータ及びタイム・コード情報を、前記データ取得デバイスに関連された前記記憶デバイスに記憶させる段階と、
をさらに含む請求項１または２に記載の方法。
【請求項４】
前記少なくとも１つの記憶デバイスに記憶された前記データ及びタイム・コード情報から前記データ取得デバイスによって取得された前記データ及びタイム・コード情報を再構成する段階をさらに含む請求項１乃至３のいずれかに記載の方法。
【請求項５】
複数の記憶デバイスを前記ネットワークに接続する段階と、
前記相関されたデータ及びタイム・コード情報を前記複数の記憶デバイスに記憶させる段階と、
をさらに含む請求項１乃至４のいずれかに記載の方法。
【請求項６】
複数のデータ取得デバイスを前記ネットワークに接続する段階をさらに含む請求項１乃至５のいずれかに記載の方法。
【請求項７】
複数のデータ取得デバイスにより取得されるデータ及びタイム・コード情報を複数の記憶デバイスに記憶するための方法であって、前記複数のデータ取得デバイスの各々及び前記複数の記憶デバイスの各々はネットワークに接続されており、
該ネットワーク上に複数のデータ取得ノードを創成する段階と、
前記複数のデータ取得デバイスの１つを前記ネットワーク上の前記データ取得ノードの１つに関連させる段階と、
前記ネットワーク上に複数の記憶ノードを創成する段階と、
前記記憶デバイスの１つを前記ネットワーク上の前記記憶ノードの１つに接続する段階と、
前記データ取得デバイスにより取得されたデータ及びタイム情報を前記複数の記憶デバイスに前記ネットワークを介してリアルタイムで記憶させる段階と、
を含む方法。
【請求項８】
前記複数のデータ取得デバイスの１つと関連した前記複数のデータ取得ノードの各々を前記複数の記憶ノードの関連の各々に関連させる段階と、
前記複数のデータ取得ノードと関連した前記データ取得デバイスにより取得されたデータ及びタイム・コード情報を、前記複数の記憶ノードと関連した前記複数の記憶デバイスに前記ネットワークを介してリアルタイムで記憶する段階と、
をさらに含む請求項７に記載の方法。
【請求項９】
前記複数のデータ取得ノードの１つで取得されたデータ及びタイム・コード情報が当該データ取得ノードと関連した記憶ノードにおいて記憶されるように前記複数のデータ取得ノードの各々を前記複数の記憶ノードの少なくとも１つと関連させる段階をさらに含む請求項７または８に記載の方法。
【請求項１０】
前記ネットワークにコントローラを接続する段階と、
前記複数のデータ取得ノードの各々を前記複数の記憶ノードの少なくとも１つを関連させるために前記コントローラを用いる段階と、
をさらに含む請求項９に記載の方法。
【請求項１１】
前記取得されたデータ及びタイム・コード情報をデータ取得ノードにおいて複数のデータ・パケットにパケット化する段階と、
前記複数のデータ・パケットを前記記憶デバイスの少なくとも１つに記憶させる段階と、
をさらに含む請求項７乃至１０のいずれかに記載の方法。
【請求項１２】
前記複数の記憶デバイスに前記データ・パケットを記憶させる前に前記取得されたデータ及びタイム・コードを相関させる段階をさらに含む請求項１１に記載の方法。
【請求項１３】
前記複数の記憶デバイスに記憶された前記データから前記複数のデータ取得デバイスによって取得されたデータ及びタイム・コード情報を再構成する段階をさらに含む請求項７乃至１２のいずれかに記載の方法。
【請求項１４】
少なくとも１つのデータ源及び少なくとも１つのタイム・コード源から取得されたデータ及びタイム・コード情報をネットワークに接続された少なくとも１つの記憶デバイスに記憶させるデータ取得ネットワークであって、
前記データ源及び前記タイム・コード源からデータ及びタイム・コード情報受信するために前記少なくとも１つのデータ源及び前記少なくとも１つのタイム・コード源に接続されるよう適合された少なくとも１つの入力チャンネルを有し、さらに、前記データ取得デバイスによって取得された前記データ及びタイム・コード情報を前記ネットワークに接続された前記少なくとも１つの記憶デバイスに前記ネットワークを介してリアルタイムで記憶させるために前記ネットワークに接続されるよう適合された少なくとも１つの出力チャンネルを有するデータ取得デバイスを備えたデータ取得ネットワーク。
【請求項１５】
前記データ取得デバイスは、前記データを前記ネットワークに接続された少なくとも１つの記憶デバイスに記憶する前に前記取得されたデータ及びタイム・コード情報を複数のデータ・パケットにパケット化するよう動作可能である請求項１４に記載のデータ取得ネットワーク。
【請求項１６】
さらに、前記ネットワークに接続された複数の記憶デバイスを含む請求項１５に記載のデータ取得ネットワーク。
【請求項１７】
前記データ取得デバイスは、前記データ・パケットを前記複数の記憶デバイスに記憶するよう動作可能である請求項１６に記載のデータ取得ネットワーク。
【請求項１８】
前記データ取得デバイスは、前記少なくとも１つの記憶デバイスに記憶された前記データ及びタイム・コード情報から前記取得されたデータ及びタイム・コード情報を再構成するよう動作可能である請求項１４に記載のデータ取得ネットワーク。
【請求項１９】
前記データ取得デバイスは、前記少なくとも１つの記憶デバイスに記憶された前記データ・パケットから前記取得されたデータ及びタイム・コード情報を再構成するよう動作可能である請求項１５乃至１７のいずれかに記載のデータ取得ネットワーク。
【請求項２０】
前記データ取得デバイスは、前記記憶デバイスの前記少なくとも１つからデータの記憶及びデータの検索を制御するよう動作可能である請求項１４乃至１９のいずれかに記載のデータ取得ネットワーク。
【請求項２１】
少なくとも１つのデータ源及び少なくとも１つのタイム・コード源から取得されたデータ及びタイム・コード情報を記憶するためのデータ取得ネットワークであって、
ネットワークと、
該ネットワークに接続された複数のデータ取得ノードであって、その各々は、前記少なくとも１つのデータ源及び前記少なくとも１つのタイム・コード源からデータ及びタイム・コード情報を取得し、該データ及びタイム・コード情報を前記ネットワークにリアルタイムで配分するように適合されている前記複数のデータ取得ノードと、
前記ネットワークに接続され、前記複数のデータ取得ノードによって配分された前記データ及びタイム・コード情報をリアルタイムで記憶するよう動作可能である複数の記憶ノードと、
を備えたデータ取得ネットワーク。
【請求項２２】
前記データ取得ノードの少なくとも１つは、前記記憶ノードの少なくとも１つと関連されている請求項２１に記載のデータ取得ネットワーク。
【請求項２３】
前記ネットワークに接続され、前記少なくとも１つのデータ取得ノードを前記少なくとも１つの記憶ノードに関連させるよう動作可能なコントローラをさらに備えた請求項２２に記載のデータ取得ネットワーク。
【国際調査報告】
2005510799.tif 000018
2005510799.tif 000019
2005510799.tif 000020