(57)【要約】  ゲート電極２１やゲート絶縁膜２２、半導体層２３、ソース電極２４、ドレイン電極２５などを備えるＴＦＴ２０である。半導体層２３は、金属酸化物半導体（ＩＧＺＯ）からなり、ソース電極２４が接するソース部２３ａと、ドレイン電極２５が接するドレイン部２３ｂと、これらソース部２３ａ及びドレイン部２３ｂの間のチャネル部２３ｃとを有している。半導体層２３のうち、少なくともチャネル部２３ｃに、他の部分と比べてＩｎ等の金属単体の含有率の高い還元領域３０が形成されている。
2011151990.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に設けられ、
ゲート電極と、
前記ゲート電極に被覆されるゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極と対向配置される半導体層と、
前記半導体層に接続されるソース電極と、
前記ソース電極と離れて前記半導体層に接続されるドレイン電極と、
を備える薄膜トランジスタであって、
前記半導体層は、金属酸化物半導体からなり、前記ソース電極が接するソース部と、前記ドレイン電極が接するドレイン部と、これらソース部及びドレイン部の間のチャネル部と、を有し、
前記半導体層のうち、少なくとも前記チャネル部に、他の部分と比べて金属単体の含有率の高い還元領域が形成されている薄膜トランジスタ。
【請求項２】
請求項１に記載の薄膜トランジスタにおいて、
前記金属酸化物半導体が、Ｉｎ、Ｇａ、Ｚｎの少なくともいずれか１つの酸化物を含む薄膜トランジスタ。
【請求項３】
請求項２に記載の薄膜トランジスタにおいて、
前記金属単体が、Ｉｎ及びＧａの少なくともいずれか１つの単体からなる薄膜トランジスタ。
【請求項４】
請求項３に記載の薄膜トランジスタにおいて、
前記金属単体がＩｎ単体からなる薄膜トランジスタ。
【請求項５】
請求項４に記載の薄膜トランジスタにおいて、
前記還元領域が、実質的に前記チャネル部の全体にわたって設けられている薄膜トランジスタ。
【請求項６】
請求項５に記載の薄膜トランジスタにおいて、
前記還元領域が、前記チャネル部に連続して前記ソース部及び前記ドレイン部に及んでいる薄膜トランジスタ。
【請求項７】
請求項５又は請求項６に記載の薄膜トランジスタにおいて、
前記還元領域における前記Ｉｎ単体の含有率が０．５〜５０％の範囲内である薄膜トランジスタ。
【請求項８】
請求項４に記載の薄膜トランジスタにおいて、
前記還元領域が、前記チャネル部に設けられ、その厚み方向のうち、実質的に前記ゲート電極の反対側の表面部分にのみ存在している薄膜トランジスタ。
【請求項９】
請求項８に記載の薄膜トランジスタにおいて、
前記還元領域が、前記チャネル部に連続して前記ソース部及び前記ドレイン部の表面部分に及んでいる薄膜トランジスタ。
【請求項１０】
請求項８又は請求項９に記載の薄膜トランジスタにおいて、
前記還元領域における前記Ｉｎ単体の含有率が３〜１００％の範囲内である薄膜トランジスタ。
【請求項１１】
請求項６又は請求項９に記載の薄膜トランジスタにおいて、
前記還元領域のうち、前記チャネル部の部分よりも前記ソース部及び前記ドレイン部の部分の方が、前記Ｉｎ単体の含有率が高くなっている薄膜トランジスタ。
【請求項１２】
請求項１１に記載の薄膜トランジスタにおいて、
前記還元領域の前記ソース部及び前記ドレイン部の部分における前記Ｉｎ単体の含有率が５０〜１００％の範囲内である薄膜トランジスタ。
【請求項１３】
請求項１〜請求項１２のいずれか１つに記載の薄膜トランジスタの製造方法であって、
前記半導体層を形成した後、該半導体層の所定領域を還元させる還元工程を含む薄膜トランジスタの製造方法。
【請求項１４】
請求項１３に記載の薄膜トランジスタの製造方法において、
前記還元工程が、前記半導体層の所定領域の表面に、Ｉｎ、Ｇａの少なくともいずれか１つよりも酸化され易い還元物質を接触させ、その後、該還元物質を除去する処理を含む薄膜トランジスタの製造方法。
【請求項１５】
請求項１４に記載の薄膜トランジスタの製造方法において、
前記還元工程が、非酸化性雰囲気下で前記半導体層を加熱するアニール処理を含む薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属酸化物半導体を用いた薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
この種の薄膜トランジスタ（ＴＦＴ）の１つとして、Ｉｎ、Ｇａ、Ｚｎを含む金属酸化物を半導体に使用したＴＦＴが開示されている（特許文献１）。【０００３】
このＴＦＴでは、半導体層の上にスパッタ法などにより保護層を成膜する際、半導体層がダメージを受けて複数のＴＦＴ間で特性のばらつぎが発生するため、これを改善すべく、半導体層を物性の異なる２層で形成している。具体的には、スパッタ法で第１の層を形成した後、その上に低密度の膜が得られるパルスレーザー堆積法で第２の層を形成している。そうすることで、酸素雰囲気下で保護層を形成する際に、ダメージを受ける層よりも深くまで酸化させ、ダメージを受ける層を高抵抗化して電気特性に悪影響を与えなくしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−０９９９４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
金属酸化物半導体の電子移動度は、一般に５〜１０ｃｍ２／Ｖｓ程度である。従来より広く利用されているアモルファスシリコン半導体（ａ−ＳｉＴＦＴ）やポリシリコン半導体（ｐ−ＳｉＴＦＴ）と比較すると、ａ−ＳｉＴＦＴ（例えば、約０．５ｃｍ２／Ｖｓ）よりは大きいものの、ｐ−ＳｉＴＦＴ（例えば、約１００ｃｍ２／Ｖｓ以上）と比べれば一桁以上小さいため、金属酸化物半導体の応用範囲を広げるためには電子移動度の向上が不可欠である。【０００６】
それに対し、上述した特許文献１のＴＦＴの場合、ＴＦＴ間の電気的特性のばらつきは抑制できる代わりに、半導体層の表層が高抵抗化されて実質的に半導体層の膜厚が薄くなっている。従って、電極間に電圧を印加した時（オン状態）には電流量が低下するため、電子移動度の向上の観点からは不利がある。【０００７】
そこで、本発明の目的は、電子移動度を向上させることができ、良好な電気特性を得ることができる薄膜トランジスタを提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明では、半導体層を還元処理することにより、半導体層の改質を行った。【０００９】
具体的には、本発明の薄膜トランジスタは、基板の上に設けられ、ゲート電極と、前記ゲート電極に被覆されるゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極と対向配置される半導体層と、前記半導体層に接続されるソース電極と、前記ソース電極と離れて前記半導体層に接続されるドレイン電極と、を備える薄膜トランジスタである。【００１０】
そして、前記半導体層は、金属酸化物半導体からなり、前記ソース電極が接するソース部と、前記ドレイン電極が接するドレイン部と、これらソース部及びドレイン部の間のチャネル部と、を有している。前記半導体層のうち、少なくとも前記チャネル部に、他の部分と比べて金属単体の含有率の高い還元領域が形成されている。【００１１】
すなわち、この薄膜トランジスタの場合、半導体層のうち、少なくともチャネル部に、他の部分と比べて金属単体、つまり酸化されていない純金属の含有率の高い還元領域が形成されているので、半導体層の還元領域が形成されている部分の電子移動度を、他の部分と比べて高くすることができる。従って、半導体層の電子移動度を効果的に向上させることができる。【００１２】
より具体的には、前記金属酸化物半導体が、Ｉｎ、Ｇａ、Ｚｎの少なくともいずれか１つの酸化物を含むＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物半導体である場合が好ましい。【００１３】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物半導体であれば、還元領域の形成によって良好なオンオフ特性を得ることが可能になる。【００１４】
そして、前記金属単体は、Ｉｎ及びＧａの少なくともいずれか１つの単体、特にＩｎ単体からなる場合が好ましい。【００１５】
前記還元領域は、実質的に前記チャネル部の全体にわたって設けることができる。なお、ここでいう実質的とは、例えば、チャネル部の一部に還元領域が設けられていない部分があっても、機能的に全体に設けられているのと同視できる場合であればそれも含む概念である。【００１６】
チャネル部の全体に還元領域を形成することで、チャネル部全体の電子移動度を向上させることができ、よりいっそうオン特性を向上させることができる。【００１７】
この場合、前記還元領域は、前記チャネル部に連続して前記ソース部及び前記ドレイン部に及ぶようにするのが好ましい。【００１８】
そうすれば、更にソース部等の抵抗値を低下させることができ、ソース電極等との間での電気特性を向上させることができる。【００１９】
これらの場合、前記還元領域における前記Ｉｎ単体の含有率は０．５〜５０％の範囲内とするのが好ましい。【００２０】
そうすることで、良好な電気特性を得ることができる。【００２１】
また、前記還元領域は、前記チャネル部に設けられ、その厚み方向のうち、実質的に前記ゲート電極の反対側の表面部分にのみ存在しているようにしてあってもよい。なお、ここでいう実質的とは、例えば、表面部分に還元領域が設けられていない部分がある場合や、表面部分以外に還元領域が設けられている部分がある場合でも、機能的に表面部分に設けられているのと同視できるのであればそれも含む概念である。【００２２】
そうすれば、オフ特性はそのまま維持してオン特性を向上させることができ、優れたオンオフ特性を実現できる。【００２３】
この場合においても、先と同様に、前記還元領域は、前記チャネル部に連続して前記ソース部及び前記ドレイン部の表面部分に及ぶようにするのが好ましい。【００２４】
これらの場合、前記還元領域における前記Ｉｎ単体の含有率は３〜１００％の範囲内とするのが好ましい。【００２５】
３％以上とすることで、良好な電気特性を得ることができる。【００２６】
また、前記還元領域のうち、前記チャネル部の部分よりも前記ソース部及び前記ドレイン部の部分の方が、前記Ｉｎ単体の含有率が高くなっているようにしてあってもよい。【００２７】
そうすれば、ソース部等とチャネル部等とで、それぞれの機能に応じて電子移動度を調整することができ、よりいっそう電気特性を向上させることができる。【００２８】
この場合、前記還元領域の前記ソース部及び前記ドレイン部の部分における前記Ｉｎ単体の含有率は５０〜１００％の範囲内とするのが好ましい。【００２９】
５０％以上とすることで、ソース部等の抵抗値を安定して下げることができ、ソース電極等との間の電気特性を向上させることができる。そして、チャネル部においても電気特性を向上させながら、良好なオン特性も発揮させることができる。【００３０】
これら薄膜トランジスタは、前記半導体層を形成した後、該半導体層の所定領域を還元させる還元工程を含む製造方法によって製造することができる。【００３１】
例えば、前記還元工程が、前記半導体層の所定領域の表面に、Ｉｎ、Ｇａの少なくともいずれか１つよりも酸化され易い還元物質を接触させ、その後、該還元物質を除去する処理を含む方法によって製造することができる。【００３２】
特に、前記還元工程が、非酸化性雰囲気下で前記半導体層を加熱するアニール処理を含むようにするのが好ましい。【００３３】
そうすれば、Ｉｎ単体等を安定化させることができ、還元領域を強化することができる。
【発明の効果】
【００３４】
以上説明したように、本発明によれば、半導体層の電子移動度を効果的に向上させることができるので、良好な電気特性を発揮する薄膜トランジスタを実現できる。
【図面の簡単な説明】
【００３５】
【図１】第１実施形態における液晶ディスプレイのパネルを表した概略斜視図である。
【図２】ＴＦＴ基板の表示領域における要部を拡大した概略平面図である。
【図３】図２の一点鎖線で区画した領域を拡大した概略図である。
【図４】図３のＩ−Ｉ線における断面模式図である。
【図５】第１実施形態のＴＦＴの主な成分の含有率を部位別に表した図である。
【図６】従来のＴＦＴの主な成分の存在率を部位別に表した図である。
【図７】第１実施形態におけるＴＦＴのトランジスタ特性を表したグラフである。
【図８】第１実施形態のＴＦＴの製造方法を示すフローチャートである。
【図９】第１実施形態の変形例を示す図４相当図である。
【図１０】第２実施形態のＴＦＴを示す断面模式図である。
【図１１】第２実施形態のＴＦＴの製造方法の一例を示すフローチャートである。
【図１２】第２実施形態の第１変形例を示す断面模式図である。
【図１３】第２実施形態のＴＦＴの主な成分の存在率を部位別に表した図である。
【図１４】第２実施形態の第２変形例を示す断面模式図である。
【図１５】第２実施形態の第３変形例を示す断面模式図である。
【図１６】他のＴＦＴへの適用例を示す断面模式図である。
【図１７】他のＴＦＴへの適用例を示す断面模式図である。
【図１８】他のＴＦＴへの適用例を示す断面模式図である。
【発明を実施するための形態】
【００３６】
以下、本発明の実施形態を図面に基づいて詳細に説明する。ただし、以下の説明は、本質的に例示に過ぎず、本発明、その適用物あるいはその用途を制限するものではない。
【００３７】
−第１実施形態−
＜薄膜トランジスタの構造＞
図１に、本発明を適用した本実施形態における液晶ディスプレイのパネル１を示す。この液晶ディスプレイは、アクティブマトリクス駆動方式のカラーディスプレイであり、パネル１の表示領域１ａには、複数の画素がマトリックス状に配列されている。
【００３８】
パネル１は、一対の基板２、３を貼り合わせることによって形成されており、これら基板２，３の間には、液晶層が封入されている（図示せず）。その一方の基板２には、各画素に対応して所定の配列で赤、緑、青の各色のカラーフィルタが設けられていて（ＣＦ基板）、他方の基板３には、各画素に対応して複数の画素電極１３や薄膜トランジスタ（ＴＦＴ２０）等が設けられている（ＴＦＴ基板）。
【００３９】
図２に、ＴＦＴ基板３の表示領域１ａにおける要部の拡大平面図を示す。同図において、左右方向（行方向）に平行に延びているのがゲート配線１１（メッシュで示す部分）であり、これらに直交して上下方向（列方向）に平行に延びているのがソース配線１２である。これらゲート配線１１とソース配線１２とで区画される複数の区画領域のそれぞれに画素電極１３が格子状に配列されている。これら画素電極１３を個別に制御するため、各区画領域におけるゲート配線１１とソース配線１２の交差部位の近傍にＴＦＴ２０が設けられている。
【００４０】
図３、図４に、そのＴＦＴ２０の部分を示す。ＴＦＴ２０は、逆スタガ（ボトムゲート）構造をしており、基板１４の上に積層状に設けられている。ＴＦＴ２０には、ゲート電極２１や、ゲート絶縁膜２２、半導体層２３、ソース電極２４、ドレイン電極２５、保護膜２６などが備えられている。
【００４１】
本実施形態では、基板１４に絶縁性に優れたガラス基板が用いられている。その基板１４の上にゲート電極２１がゲート配線１１と一体にパターニングされている。ゲート電極２１には、例えば、ＴｉやＡｌ、Ｐｔ、Ａｕ等の金属単体やこれらを含む合金などの金属化合物が使用できる。また、ＩＴＯ等の導電性を有する酸化物も使用できる。ゲート電極２１の素材は、導電性を有するものであれば、適宜選択して使用できる。
【００４２】
ゲート絶縁膜２２は、ゲート電極２１を絶縁するために設けられ、ゲート電極２１を覆うように基板１４上に積層されている。ゲート絶縁膜２２の素材は、絶縁性に優れるものであればよく、例えば、シリコン酸化膜やシリコン窒化膜、アルミナ（Ａｌ２Ｏ３）、これらの積層膜等が使用できる。本実施形態では、シリコン酸化膜とシリコン窒化膜の積層膜（ＳｉＯ２／ＳｉＮ）が用いられている。
【００４３】
半導体層２３は、ゲート絶縁膜２２の上にパターニングされていて、ゲート絶縁膜２２を介してゲート電極２１と対向するように配置されている。半導体層２３の厚みは、約５０ｎｍである。この半導体層２３は、金属酸化物半導体で形成されており、具体的には、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）を含むアモルファスな金属酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、ＩＧＺＯともいう）が用いられている。ＩＧＺＯに含まれるＩｎやＧａ等の全ては実質的に酸化物の状態となっているが、このＴＦＴ２０の半導体層２３では、還元処理を行うことによってＩｎ等を還元した部分（還元領域３０）が形成されている（詳細については別途後述）。
【００４４】
ソース電極２４やドレイン電極２５の素材には、ゲート電極２１と同様に、ＴｉやＡｌ、Ｐｔ、Ａｕ等の金属単体やこれらを含む合金などの金属化合物、ＩＴＯ等の導電性酸化物が使用できる。ただし、本実施形態の場合、ＩｎやＧａよりも酸化され易く、これらを還元し難い、還元力の低い素材（低還元材）が用いられている。半導体層２３と直接接する部分にのみ、そのような素材を配置してもよい。そうすることで、ソース電極２４等の作用で半導体層２３に還元領域３０が形成されるのを抑制している。
【００４５】
ソース電極２４及びドレイン電極２５のそれぞれは、半導体層２３の上面と接するようにパターニングされている。具体的には、ソース電極２４は、その一方の端部側がソース配線１２と一体に接続され、他方の端部が半導体層２３の上面に延びて半導体層２３と一体に接続されている。ドレイン電極２５は、その一方の端部側が画素電極１３と一体に接続され、他方の端部が半導体層２３の上面にソース電極２４の反対側から延びて半導体層２３と一体に接続されている。半導体層２３に接続されたソース電極２４の端部の先端とドレイン電極２５の端部の先端とは、所定距離離れて互いに対向している。
【００４６】
従って、半導体層２３には、ソース電極２４に接する部分（ソース部２３ａ）と、ドレイン電極２５に接する部分（ドレイン部２３ｂ）と、これらソース部２３ａ及びドレイン部２３ｂの先端間に位置して、ソース部２３ａ及びドレイン部２３ｂのいずれにも接することのない部分（チャネル部２３ｃ）とが設けられている。
【００４７】
保護膜２６は、ソース電極２４やドレイン電極２５、半導体層２３のチャネル部２３ｃを覆うように、これらの上に積層して形成されている。保護膜２６には、ゲート絶縁膜２２と同様に絶縁性に優れた素材が使用される。このＴＦＴ２０ではシリコン酸化膜（ＳｉＯ２）が用いられている。
【００４８】
［還元領域］
このＴＦＴ２０には、還元処理を行うことによってＩｎやＧａの酸化物が還元され、純金属であるＩｎ単体やＧａ単体の含有率が、ＩＧＺＯが本来有する含有率よりも有意に高い還元領域３０が形成されている。なお、還元領域３０は他の領域と境界が明確に区別できる領域である必要はなく、境界に幅があって他の領域から次第に含有率が高くなっているような場合も含む。
【００４９】
本実施形態のＴＦＴ２０では、半導体層２３のうち、チャネル部２３ｃの上面側（ゲート電極２１に面するのと反対側：バックチャネル側）の表面部分に還元領域３０が設けられている（図４においてドットで示す）。詳しくは、少なくともソース電極２４とドレイン電極２５との間に露出して保護膜２６と接している半導体層２３の部分（界面部分）において、表面からその厚み方向に数１０ｎｍ入り込んだ範囲にわたって還元領域３０が形成されている。そして、この還元領域３０では、半導体層２３に含まれるＩｎやＧａ等の酸化物が還元されて単体に変質されている。本実施形態のＴＦＴ２０のチャネル部２３ｃにおける各成分の含有率について、従来のＴＦＴの場合と比較しながら詳しく説明する。
【００５０】
図５、図６に、各ＴＦＴのチャネル部２３ｃにおける主な成分の存在率（全体に対する百分率）を表した図を示す。図５が還元領域３０が形成された本実施形態のＴＦＴ２０であり、図６が還元領域３０の形成されていない従来型のＴＦＴである。これらは、図４の矢印Ａ１で示す部位をオージェ電子分光分析を行い、得られた結果を図示したものである。
【００５１】
図６に示すように、従来型のＴＦＴの場合、Ｉｎのほとんどが酸化物の状態となっており、単体の状態でのＩｎはほとんど含有されていないことがわかる。特に、ゲート絶縁膜２２と接する基板１４側の表面部分に単体のＩｎの存在が認められるものの、保護膜２６と接するバックチャネル側には単体のＩｎは認められない。
【００５２】
それに対し、図５に示すように、本実施形態のＴＦＴ２０では、Ｉｎの単体の含有率が増加しており、特にそのバックチャネル側、つまり還元領域３０での存在率が相対的に高くなっている。本実施形態の場合、チャネル部２３ｃの表面部分（表面からその厚み方向におよそ５〜２５ｎｍ入り込んだ部位までの範囲）におけるＩｎ単体の含有率（Ｉｎ単体／Ｉｎ総量（Ｉｎ単体＋Ｉｎ酸化物）の百分率）が３〜１００％の範囲内に入るように調整されている。
【００５３】
半導体層２３の全体に対する還元領域３０の占める割合が小さいため、少なくとも３％以上のＩｎ単体が含まれていないと効果的な電子移動度の向上が得られないおそれがある。３％以上であればその含有率に限らず安定して良好なオン特性を得ることができる。
【００５４】
図７に、本実施形態のＴＦＴ２０のトランジスタ特性（Ｖｇ−Ｉｄ特性）の概略を示す。同図のグラフに示すように、本実施形態のＴＦＴ２０で良好なオンオフ特性が実現されていることがわかる。特に、オン時には、チャネル部２３ｃにおけるバックチャネル側の部分に還元領域３０が形成されていることにより、１０〜２０ｃｍ２／Ｖｓの電子移動度が得られ、従来の電子移動度（５〜１０ｃｍ２／Ｖｓ程度）に比べて大幅な向上が認められた。また、チャネル部２３ｃにおけるゲート電極２１側の部分は、還元領域３０が形成されずに従来と同様の構成のままであるので、オフ時の特性は変わらずそのまま維持されていた。
【００５５】
従って、本実施形態のＴＦＴ２０によれば、従来のＩＧＺＯのオフ特性はそのまま維持してオン特性を向上させることができ、優れたオンオフ特性を実現できる。半導体層２３の全体を効果的に利用できるため、従来のＴＦＴよりも電流量の増加が期待できる。オン時の電子移動度が向上することにより、応用範囲が広がって様々な用途に使用可能となるため、実用性にも優れる。
【００５６】
＜薄膜トランジスタの製造方法＞
次に、図８を参照しながら、本実施形態のＴＦＴ２０の製造方法について説明する。同図に示すように、この製造工程には、ゲート電極２１を形成するゲート電極形成工程（ステップＳ１）、ゲート絶縁膜２２を形成するゲート絶縁膜形成工程（ステップＳ２）、半導体層２３を形成する半導体層形成工程（ステップＳ３）、ソース電極２４及びドレイン電極２５を形成するソース／ドレイン電極形成工程（ステップＳ４）、半導体層２３の所定領域を還元させる還元工程（ステップＳ５）、及び保護膜２６を形成する保護膜形成工程（ステップＳ６）が含まれる。
【００５７】
（ゲート電極形成工程）
スパッタリング法により、基板１４の上面全体に導電性の金属膜を所定厚で成膜する。次に、スピンコーティング法により、その金属膜の全体に感光性樹脂膜を塗布する。その後、その感光性樹脂膜をフォトマスクを用いてパターニングすることにより、所定のレジストパターンを形成する。そして、そのレジストパターンから露出する金属膜の部分をウエットエッチングによって除去する。続いて、不要になったレジストパターンを剥離する。そうすることにより、所定パターンのゲート電極２１やゲート配線１１を基板１４上に形成することができる。
【００５８】
（ゲート絶縁膜形成工程）
プラズマＣＶＤ（Chemical Vapor Deposition）法により、ゲート電極２１等が形成された基板１４の上面全体に、窒化シリコン膜と酸化シリコン膜とを成膜して積層膜を形成する。続いて、スピンコーティング法により、その積層膜の全体に感光性樹脂膜を塗布する。その後、その感光性樹脂膜をフォトマスクを用いてパターニングすることにより、所定のレジストパターンを形成する。そして、そのレジストパターンから露出する積層膜をドライエッチングによって除去する。続いて、不要になったレジストパターンを剥離することにより、所定パターンのゲート絶縁膜２２を形成する。
【００５９】
（半導体層形成工程）
ゲート電極形成工程と同様のパターン形成処理により、所定パターンの半導体層２３を形成する。具体的には、スパッタリング法により、ゲート絶縁膜２２を形成した基板１４の上面全体にＩＧＺＯからなる金属酸化物半導体膜を所定厚で成膜する。スパッタリング法に限らず塗布法を用いてもよい。次に、スピンコーティング法により、その金属酸化物半導体膜の全体に感光性樹脂膜を塗布する。その後、その感光性樹脂膜をフォトマスクを用いてパターニングすることにより、所定のレジストパターンを形成する。そして、そのレジストパターンから露出する金属酸化物半導体膜の部分をウエットエッチングによって除去する。続いて、不要になったレジストパターンを剥離することにより、所定パターンの半導体層２３を形成する。
【００６０】
（ソース／ドレイン電極形成工程）
本工程では、ゲート電極形成工程等と同様のパターン形成処理により、半導体層２３を形成した基板１４の上に、ソース電極２４、ドレイン電極２５及びソース配線１２を一度にパターニングする。
【００６１】
（還元工程）
本工程では、半導体層２３に還元領域３０を形成する。本実施形態では、ソース電極２４等が形成された基板１４の上面側を水素プラズマに曝す処理が行われる。そうすれば、半導体層２３のうち、ソース部２３ａやドレイン部２３ｂはソース電極２４やドレイン電極２５で被覆されているため、水素プラズマによって還元されることはないが、チャネル部２３ｃの表面は露出しているため、水素プラズマによって選択的に還元することができる。水素プラズマの強度や曝す時間を調整することにより、半導体層２３のチャネル部２３ｃの表面部分にのみ還元領域３０を形成することができ、還元領域３０の状態を調整することができる。
【００６２】
また、チャネル部２３ｃの表面に、ＩｎやＧａよりも酸化され易い還元物質を接触させ、その後、還元物質を除去することにより、チャネル部２３ｃの表面部分のみを還元させてもよい。例えば、ソース電極２４等が形成された基板１４の上面側にＴｉやＭｏ、ＴｉＮ等の還元物質をスパッタリング法やプラズマＣＶＤ法により、基板１４の上面全体に成膜し、還元膜を形成する。そして、所定時間放置した後、エッチング処理を行って還元膜を除去する。
【００６３】
そうすれば、チャネル部２３ｃの表面に還元物質を安定的に接触させ、表面部分だけを容易に還元することができる。還元領域３０における還元の程度や還元領域３０の形成範囲（深さ）等は、還元物質の種類や膜厚、接触時間、温度等を調整することによって設定できる。また、還元物質の接触、除去の一連の処理は、複数回、繰り返し行ってもよい。
【００６４】
還元物質には、水素を含む非金属素材を使用することもできる。例えば、ソース電極２４等が形成された基板１４の上面側に、プラズマＣＶＤ法により、水素を含むシリコン窒化膜を成膜し、還元膜を形成する。そして、所定時間放置した後、ウエットエッチング処理を行って還元膜を除去する。この方法によれば、還元膜の除去が容易にできるので、生産性に優れる。
【００６５】
更に、半導体層２３に還元領域３０を形成した後には、アニール処理を行うのが好ましい。例えば、還元領域３０を形成した後、Ａｒ等の不活性ガス雰囲気下や真空条件下等、酸化反応を生じない非酸化性雰囲気下で基板１４を加熱し、３００〜４００℃で所定時間保持する。そうすることで、ＩｎやＧａの単体を安定化させることができ、還元領域３０を強化することができる。
【００６６】
（保護膜形成工程）
本工程では、半導体層２３やソース電極２４、ドレイン電極２５を保護するために、その表面を覆うように絶縁性の保護膜２６を形成する。例えば、還元工程の後、スパッタリング法やプラズマＣＶＤ法により、基板１４の上面全体に、窒化シリコン膜や酸化シリコン膜などの絶縁性の保護膜２６を所定厚で成膜すればよい。
【００６７】
＜変形例＞
図９に、本実施形態の変形例を示す。本変形例では、還元領域３０が実質的にチャネル部２３ｃの全体にわたって設けられている。その他の構成については、上述した実施形態と同様であるため、異なる構成について説明し、同様の部材等については、同じ符号を付してその説明は省略する（以下の実施形態や変形例についても同様）。
【００６８】
本変形例のＴＦＴ２０では、半導体層２３のうち、チャネル部２３ｃだけに還元領域３０が形成され、その形成範囲が表面部分だけでなくチャネル部２３ｃの全体に及んでいる。このように、還元領域３０をチャネル部２３ｃの全体にわたって形成すれば、オン時の電子移動度をより安定して向上させることができる。Ｉｎ等の単体の含有率は必ずしもチャネル部２３ｃの全体にわたって一様である必要はなく、例えば、チャネル部２３ｃの表面側の含有率が高く、表面から離れるに従って含有率が次第に低くなっていてもよい。
【００６９】
そして、この場合での還元領域３０、つまりチャネル部２３ｃの全体におけるＩｎ単体の含有率は、０．５〜５０％の範囲内に入るように調整するのが好ましい。そうすることで、バランスの良い、良好なオンオフ特性を得ることができる。すなわち、０．５％より少ないとばらつきによっては実効のある電子移動度の向上が得られないおそれがあり、５０％を超えると抵抗値が下がり過ぎてオンオフ特性が不安定になるおそれがある。
【００７０】
−第２実施形態−
図１０に、本実施形態のＴＦＴ２０Ａを示す。本実施形態のＴＦＴ２０Ａでは、還元領域３０がチャネル部２３ｃの表面部分だけでなく、連続してソース部２３ａ及びドレイン部２３ｂの表面部分にも及んでいる。すなわち、半導体層２３の表面部分の全体にわたって還元領域３０が形成されている。但し、必ずしも、ソース部２３ａやドレイン部２３ｂの末端に至るまで形成されている必要はなく、例えば、チャネル部２３ｃから離れた部分に還元領域３０が形成されていない部分があってもよい。
【００７１】
このＴＦＴ２０Ａによれば、ソース電極２４やドレイン電極２５と直接接するソース部２３ａ等の部分に還元領域３０が形成されているため、接触部位における抵抗値を下げることができ、よりいっそう電気特性を向上させることができる。ソース部２３ａ等の還元領域３０はチャネル部２３ｃの還元領域３０に連続しているので、電気特性の向上とともに優れたオンオフ特性も得ることができる。
【００７２】
本実施形態のＴＦＴ２０Ａの製造方法としては、例えば、第１実施形態の製造方法において、ソース電極２４やドレイン電極２５の素材にＩｎ等よりも酸化され易い還元物質を用いることによって容易に実現できる。具体的には、ソース電極２４及びドレイン電極２５の素材に、例えばＴｉを使用すればよい。そうすれば、半導体層２３がソース電極２４やドレイン電極２５と接触する表面部分のＩｎ等をＴｉの還元作用によって還元することができ、半導体層２３のソース部２３ａやドレイン部２３ｂの表面部分に還元領域３０を形成することができる。
【００７３】
そうして、第１実施形態の還元工程と同様の処理を行い、チャネル部２３ｃの表面部分に還元領域３０を形成すれば、容易に半導体層２３の表面部分の全体にわたって還元領域３０を形成することができる。
【００７４】
また、例えば、図１１に示すように、上述した製造方法において、ソース／ドレイン電極形成工程と還元工程の順序を入れ替え（ステップＳ４’、Ｓ５’）、半導体層２３を形成した後、ソース電極２４及びドレイン電極２５を形成する前に還元処理を行うことによっても実現できる。この方法によれば、ソース電極２４及びドレイン電極２５のＩｎ等に対する還元力の有無にかかわらず、ソース部２３ａ等に還元領域３０を形成することができる。
【００７５】
例えば、半導体層２３が形成された基板１４の上面側を水素プラズマに曝す処理を行えば、半導体層２３の表面部分は全て露出しているため、その全域を還元することができ、半導体層２３の表面部分の全体に還元領域３０を形成することができる。また、上述した還元膜を成膜、除去する方法によっても、同様に半導体層２３の表面部分の全体に還元領域３０を形成することができる。
【００７６】
＜第１変形例＞
図１２に、本実施形態の変形例を示す。本変形例のＴＦＴ２０Ａでは、還元領域３０が実質的に半導体層２３の表面部分だけでなく、半導体層２３の全体にわたって設けられている点で第２実施形態のＴＦＴ２０Ａと異なっている。
【００７７】
図１３に、図１２の矢印Ａ２で示すソース部２３ａにおける主な成分の存在率を表した図を示す。同図の拡大図に示すように、半導体層２３のソース部２３ａのほぼ全域にわたって、Ｉｎ単体の存在率がその酸化物の存在率を大きく上回っており、Ｉｎ単体の含有率が有意に高くなっていることがわかる（Ｉｎ単体の含有率は８０％を超えている）。また、Ｉｎほどではないが、Ｇａも半導体層２３のソース部２３ａのほぼ全域にわたって単体の存在が認められた。
【００７８】
このように、還元領域３０を半導体層２３の全体にわたって形成すれば、オン時の電子移動度をより安定して向上させることができる。Ｉｎ等の単体の含有率は必ずしも半導体層２３の全体にわたって一様である必要はなく、例えば、半導体層２３の表面側の含有率が高く、表面から離れるに従って含有率が次第に低くなっていてもよい。また、チャネル部２３ｃ側の含有率が高く、チャネル部２３ｃから離れるに従って含有率が次第に低くなっていてもよい。
【００７９】
そして、この場合での還元領域３０、つまり半導体層２３の全体におけるＩｎ単体の含有率は、０．５〜５０％の範囲内に入るように調整するのが好ましい。０．５％より少ないと効果的な電子移動度の向上が得られないし、逆に５０％より多いとオンオフ特性が不安定となるおそれがある。それに対し、上記範囲内とすることで、バランスの良い、良好なオンオフ特性を得ることができる。
【００８０】
＜第２変形例＞
図１４に、本変形例のＴＦＴ２０Ａを示す。本変形例のＴＦＴ２０Ａは、第１変形例のＴＦＴ２０Ａと比べた場合、還元領域３０におけるＩｎ等の単体の含有率が、チャネル部２３ｃの部分よりもソース部２３ａ及びドレイン部２３ｂの部分の方が高くなっている点で異なっている（高還元領域３０ａ）。なお、この場合、チャネル部２３ｃの部分とソース部２３ａ等の部分とは、必ずしも境界で含有率が明確に分かれている必要はなく、境界に幅があって次第に含有率が移り変わるような場合も含む。
【００８１】
この場合、還元領域３０のソース部２３ａ及びドレイン部２３ｂの部分におけるＩｎ単体の含有率は５０〜１００％の範囲内に設定するのが好ましい。５０％以上とすることで、ソース部２３ａ等の抵抗値を安定して下げることができ、ソース電極２４等との間の電気特性を向上させることができる。そして、チャネル部２３ｃにおいても電気特性を向上させながら、良好なオン特性も発揮させることができる。
【００８２】
本実施形態のＴＦＴ２０Ａの製造方法としては、例えば、半導体層２３の形成後、ソース電極２４及びドレイン電極２５を形成する前に還元処理を行う方法の利用が考えられる（図１１参照）。例えば、フォトリソグラフィーにより、チャネル部２３ｃの表面をレジスト膜で被覆し、水素プラズマに曝すことでソース部２３ａ等のみを還元することができる。そして、レジスト膜を除去した後に再度水素プラズマに曝したり、ソース電極２４等を形成した後に別途還元処理を施したりすることでソース部２３ａ等とチャネル部２３ｃとで還元の程度を異ならせることができる。
【００８３】
＜第３変形例＞
図１５に、本変形例のＴＦＴ２０Ａを示す。本変形例のＴＦＴ２０Ａは、第２変形例のＴＦＴ２０Ａと比べた場合、チャネル部２３ｃの還元領域３０が、その表面部分にのみ形成されている点で異なっている。本変形例のＴＦＴ２０によれば、チャネル部２３ｃの還元領域３０はバックチャネル側だけになっているので、従来のオフ特性は維持したままでオン特性を向上させることができ、良好なオンオフ特性を得ることができる。そして、ソース部２３ａ等では、抵抗値を安定して下げることができるので、ソース電極２４等との間の電気特性を向上させることができ、よりいっそう良好なオン特性を得ることができる。
【００８４】
−他の実施形態−
上述した実施形態やその変形例は、次のような構成のＴＦＴ２０にも適用可能である。
【００８５】
図１６は、エッチストッパ５０を有する逆スタガ（ボトムゲート）構造のＴＦＴ２０Ｂに適用した例を示している。このＴＦＴ２０Ｂでは、上述した実施形態等と比べて、チャネル部２３ｃを覆うように、その上面にエッチストッパ５０が設けられている点で異なっている。
【００８６】
同図では、チャネル部２３ｃの表面部分にのみ還元領域３０が形成されているが、上述した実施形態等と同様に、還元領域３０は、チャネル部２３ｃの全体にわたって形成してもよいし、ソース部２３ａ等にわたって形成してあってもよい（以下同様）。特に、チャネル部２３ｃにおいて、その表面部分にのみ還元領域３０が形成されている場合には、エッチストッパ５０によって還元領域３０が保護できるので、還元領域３０の機能を安定して発揮させることができる利点がある。
【００８７】
図１７は、上述した実施形態等と比べて、ソース電極２４等と半導体層２３とが逆に配置された構造のＴＦＴ２０Ｃに適用した例を示している。具体的には、このＴＦＴ２０Ｃでは、ゲート絶縁膜２２の上にソース電極２４及びドレイン電極２５をパターニングし、その上に半導体層２３を積層するようにパターニングしている。従って、この場合、半導体層２３におけるソース電極２４等との接触部位は半導体層２３の下側（基板１４側）に位置している。
【００８８】
図１８は、スタガ（トップゲート）構造のＴＦＴ２０Ｄに適用した例を示している。このＴＦＴ２０Ｄでは、基板１４の上にソース電極２４及びドレイン電極２５がパターニングされている。その上に半導体層２３がパターニングされ、半導体層２３が、ソース電極２４の先端と、ドレイン電極２５の先端と、これらの間に露出した基板１４の部分とに被さるように形成されている。なお、この場合、基板１４に接する半導体層２３の部分がチャネル部２３ｃに相当する。
【００８９】
そして、これら半導体層２３等の上にゲート絶縁膜２２が成膜され、このゲート絶縁膜２２を介して半導体層２３と対向するように、ゲート絶縁膜２２の上にゲート電極２１がパターニングされている。そして、ゲート電極２１等を被覆するようにこれらの上に保護膜２６が形成されている。
【００９０】
このＴＦＴ２０Ｄの場合、還元領域３０は、少なくともチャネル部２３ｃにおける基板１４側の表面部分に形成するのが好ましい。そうすることで、上述した実施形態等と同様に良好なオンオフ特性を得ることができる。
【００９１】
なお、本発明にかかる薄膜トランジスタ等は、前記の実施形態に限定されず、それ以外の種々の構成をも包含する。
【００９２】
例えば、上述した実施形態等では、液晶ディスプレイを例示したが、有機ＥＬディスプレイに適用することもできる。基板１４もガラス基板に限らずＰＥＴ等の樹脂基板や絶縁層で被覆した金属基板等であってもよい。金属酸化物半導体は、ＩＧＺＯに限らず、ＩＳｉＺＯ系やＩＡｌＺＯ系等であってもよい。
【産業上の利用可能性】
【００９３】
本発明の薄膜トランジスタ等は、ＰＣやＴＶのディスプレイ、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ゲーム機、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）などに利用できる。
【符号の説明】
【００９４】
１  パネル
３  ＴＦＴ基板
１１  ゲート配線
１２  ソース配線
１３  画素電極
１４  基板
２０  ＴＦＴ（薄膜トランジスタ）
２１  ゲート電極
２２  ゲート絶縁膜
２３  半導体層
２３ａ  ソース部
２３ｂ  ドレイン部
２３ｃ  チャネル部
２４  ソース電極
２５  ドレイン電極
２６  保護膜
３０  還元領域
【図１】
2011151990.tif 000003
【図２】
2011151990.tif 000004
【図３】
2011151990.tif 000005
【図４】
2011151990.tif 000006
【図５】
2011151990.tif 000007
【図６】
2011151990.tif 000008
【図７】
2011151990.tif 000009
【図８】
2011151990.tif 000010
【図９】
2011151990.tif 000011
【図１０】
2011151990.tif 000012
【図１１】
2011151990.tif 000013
【図１２】
2011151990.tif 000014
【図１３】
2011151990.tif 000015
【図１４】
2011151990.tif 000016
【図１５】
2011151990.tif 000017
【図１６】
2011151990.tif 000018
【図１７】
2011151990.tif 000019
【図１８】
2011151990.tif 000020
【手続補正書】
【提出日】平成24年11月2日(2012.11.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板の上に設けられ、
ゲート電極と、
前記ゲート電極に被覆されるゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極と対向配置される半導体層と、
前記半導体層に接続されるソース電極と、
前記ソース電極と離れて前記半導体層に接続されるドレイン電極と、
を備える薄膜トランジスタであって、
前記半導体層は、金属酸化物半導体からなり、前記ソース電極が接するソース部と、前記ドレイン電極が接するドレイン部と、これらソース部及びドレイン部の間のチャネル部と、を有し、
前記半導体層のうち、少なくとも前記チャネル部に、他の部分と比べて金属単体の含有率の高い還元領域が形成されている薄膜トランジスタ。
【請求項２】
請求項１に記載の薄膜トランジスタにおいて、
前記金属酸化物半導体が、Ｉｎ、Ｇａ、Ｚｎの少なくともいずれか１つの酸化物を含む薄膜トランジスタ。
【請求項３】
請求項２に記載の薄膜トランジスタにおいて、
前記金属単体が、Ｉｎ及びＧａの少なくともいずれか１つの単体からなる薄膜トランジスタ。
【請求項４】
請求項３に記載の薄膜トランジスタにおいて、
前記金属単体がＩｎ単体からなる薄膜トランジスタ。
【請求項５】
請求項４に記載の薄膜トランジスタにおいて、
前記還元領域が、実質的に前記チャネル部の全体にわたって設けられている薄膜トランジスタ。
【請求項６】
請求項５に記載の薄膜トランジスタにおいて、
前記半導体層が、前記還元領域の形成されていない部分を含み、前記還元領域が、前記チャネル部に連続して前記ソース部及び前記ドレイン部に及んでいる薄膜トランジスタ。
【請求項７】
請求項５又は請求項６に記載の薄膜トランジスタにおいて、
前記還元領域における前記Ｉｎ単体の含有率が０．５〜５０％の範囲内である薄膜トランジスタ。
【請求項８】
請求項４に記載の薄膜トランジスタにおいて、
前記還元領域が、前記チャネル部に設けられ、その厚み方向のうち、実質的に前記ゲート電極の反対側の表面部分にのみ存在している薄膜トランジスタ。
【請求項９】
請求項８に記載の薄膜トランジスタにおいて、
前記還元領域が、前記チャネル部に連続して前記ソース部及び前記ドレイン部の表面部分に及んでいる薄膜トランジスタ。
【請求項１０】
請求項８又は請求項９に記載の薄膜トランジスタにおいて、
前記還元領域における前記Ｉｎ単体の含有率が３〜１００％の範囲内である薄膜トランジスタ。
【請求項１１】
請求項６又は請求項９に記載の薄膜トランジスタにおいて、
前記還元領域のうち、前記チャネル部の部分よりも前記ソース部及び前記ドレイン部の部分の方が、前記Ｉｎ単体の含有率が高くなっている薄膜トランジスタ。
【請求項１２】
請求項１１に記載の薄膜トランジスタにおいて、
前記還元領域の前記ソース部及び前記ドレイン部の部分における前記Ｉｎ単体の含有率が５０〜１００％の範囲内である薄膜トランジスタ。
【請求項１３】
請求項１〜請求項１２のいずれか１つに記載の薄膜トランジスタの製造方法であって、
前記半導体層を形成した後、該半導体層の所定領域を還元させる還元工程を含む薄膜トランジスタの製造方法。
【請求項１４】
請求項１３に記載の薄膜トランジスタの製造方法において、
前記還元工程が、前記半導体層の所定領域の表面に、Ｉｎ、Ｇａの少なくともいずれか１つよりも酸化され易い還元物質を接触させ、その後、該還元物質を除去する処理を含む薄膜トランジスタの製造方法。
【請求項１５】
請求項１４に記載の薄膜トランジスタの製造方法において、
前記還元工程が、非酸化性雰囲気下で前記半導体層を加熱するアニール処理を含む薄膜トランジスタの製造方法。
【手続補正書】
【提出日】平成25年1月17日(2013.1.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板の上に設けられ、
ゲート電極と、
前記ゲート電極に被覆されるゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極と対向配置される半導体層と、
前記半導体層に接続されるソース電極と、
前記ソース電極と離れて前記半導体層に接続されるドレイン電極と、
を備える薄膜トランジスタであって、
前記半導体層は、Ｉｎ、Ｇａ、Ｚｎの少なくともいずれか１つの酸化物を含む金属酸化物半導体からなり、前記ソース電極が接するソース部と、前記ドレイン電極が接するドレイン部と、これらソース部及びドレイン部の間のチャネル部と、を有し、
前記半導体層のうち、少なくとも前記チャネル部に、他の部分と比べてＩｎ単体の含有率の高い還元領域が形成され、
前記還元領域が、実質的に前記チャネル部の全体にわたって設けられている薄膜トランジスタ。
【請求項２】
基板の上に設けられ、
ゲート電極と、
前記ゲート電極に被覆されるゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極と対向配置される半導体層と、
前記半導体層に接続されるソース電極と、
前記ソース電極と離れて前記半導体層に接続されるドレイン電極と、
を備える薄膜トランジスタであって、
前記半導体層は、Ｉｎ、Ｇａ、Ｚｎの少なくともいずれか１つの酸化物を含む金属酸化物半導体からなり、前記ソース電極が接するソース部と、前記ドレイン電極が接するドレイン部と、これらソース部及びドレイン部の間のチャネル部と、を有し、
前記半導体層のうち、少なくとも前記チャネル部に、他の部分と比べてＩｎ単体の含有率の高い還元領域が形成され、
前記還元領域が、前記チャネル部に設けられ、その厚み方向のうち、実質的に前記ゲート電極の反対側の表面部分にのみ存在している薄膜トランジスタ。
【請求項３】
請求項２に記載の薄膜トランジスタにおいて、
前記還元領域が、前記チャネル部に連続して前記ソース部及び前記ドレイン部の表面部分に及んでいる薄膜トランジスタ。
【請求項４】
請求項２又は請求項３に記載の薄膜トランジスタにおいて、
前記還元領域における前記Ｉｎ単体の含有率が３〜１００％の範囲内である薄膜トランジスタ。
【国際調査報告】
2011151990.tif 000021
2011151990.tif 000022
2011151990.tif 000023
2011151990.tif 000024