【手続補正書】
【提出日】令和2年5月28日(2020.5.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の上に、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および、フラッシュメモリトランジスタを有する半導体装置の製造方法であって、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域を画定させる素子分離を形成する工程と、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域にウェルと、チャネルとを形成する工程と、
前記フラッシュメモリトランジスタの領域に、トンネル酸化層と、電荷蓄積層とを形成する工程と、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域に第１の酸化膜を形成する工程と、
前記第１のトランジスタ、および、前記第２のトランジスタの領域の前記第１の酸化膜を除去する工程と、
前記半導体基板を酸化することにより、前記第１のトランジスタ、および、前記第２のトランジスタの領域に第２の酸化膜を形成しつつ、前記第３のトランジスタの領域の前記第１の酸化膜と前記半導体基板との間に第１の酸化層を加えて第３の酸化膜を形成する工程と、
前記第１のトランジスタの領域の前記第２の酸化膜を除去する工程と、
前記半導体基板を酸化することにより、前記第１のトランジスタの領域に第４の酸化膜を形成しつつ、前記第２のトランジスタの領域の前記第２の酸化膜と前記半導体基板との間に第２の酸化層を加えて第５の酸化膜を形成するとともに、前記第３のトランジスタの領域の前記第１の酸化層と前記半導体基板との間に第３の酸化層を加えて第６の酸化膜を形成する工程と、
前記第１のトランジスタ、前記第２のトランジスタ、第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域にゲート電極を形成する工程と、
前記ゲート電極の両側の側壁にサイドウォール構造を形成する工程と、
前記ゲート電極の両側の側方の前記半導体基板内に、ソース領域と、ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の上に、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および、フラッシュメモリトランジスタを有する半導体装置の製造方法であって、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域を画定させる素子分離を形成する工程と、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域にウェルと、チャネルとを形成する工程と、
前記フラッシュメモリトランジスタの領域に、トンネル酸化層と、電荷蓄積層とを形成する工程と、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域に第１の酸化膜を形成する工程と、
前記第２のトランジスタの領域の前記第１の酸化膜を除去する工程と、
前記半導体基板を酸化することにより、前記第２のトランジスタの領域に第２の酸化膜を形成しつつ、前記第１のトランジスタ、および、前記第３のトランジスタの領域の前記第１の酸化膜と前記半導体基板との間に第１の酸化層を加えて第３の酸化膜を形成する工程と、
前記第１のトランジスタの領域の前記第３の酸化膜を除去する工程と、
前記半導体基板を酸化することにより、前記第１のトランジスタの領域に第４の酸化膜を形成しつつ、前記第２のトランジスタの領域の前記第２の酸化膜と前記半導体基板との間に第２の酸化層を加えて第５の酸化膜を形成するとともに、前記第３のトランジスタの領域の前記第１の酸化層と前記半導体基板との間に第３の酸化層を加えて第６の酸化膜を形成する工程と、
前記第１のトランジスタ、前記第２のトランジスタ、第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域にゲート電極を形成する工程と、
前記ゲート電極の両側の側壁にサイドウォール構造を形成する工程と、
前記ゲート電極の両側の側方の前記半導体基板内に、ソース領域と、ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記第４の酸化膜は第１のトランジスタのゲート絶縁膜として、前記第５の酸化膜は第２のトランジスタのゲート絶縁膜として、前記第６の酸化膜は第３のトランジスタのゲート絶縁膜として、前記ゲート電極と前記半導体基板との間で用いられることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板上に、第４のトランジスタをさらに有し、
前記素子分離を形成する工程は、前記第４のトランジスタの領域を画定させることを含み、
前記ウェルと前記チャネルとを形成する工程は、前記第４のトランジスタの領域に前記ウェルと前記チャネルとを形成することを含み、
前記第１の酸化膜を形成する工程は、前記第４のトランジスタの領域に前記第１の酸化膜を形成することを含み、
前記第１の酸化膜を除去する工程は、前記第４のトランジスタの領域の前記第１の酸化膜を除去することを含み、
前記第３の酸化膜を形成する工程は、前記第４のトランジスタの領域に前記第２の酸化膜を形成することを含み、
前記第６の酸化膜を形成する工程は、前記第４のトランジスタの領域に前記第５の酸化膜を形成することを含み、
前記ゲート電極を形成する工程は、前記第４のトランジスタの領域に前記ゲート電極を形成することを含み、
前記サイドウォール構造を形成する工程は、前記第４のトランジスタの領域に前記サイドウォール構造を形成することを含み、
前記ソース領域と、ドレイン領域を形成する工程は、前記第４のトランジスタの領域に前記ソース領域と、前記ドレイン領域を形成することを含み、
前記第４のトランジスタは、前記フラッシュメモリトランジスタと組み合わせられて、フラッシュメモリセルとなることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第５の酸化膜は第４のトランジスタのゲート絶縁膜として、前記ゲート電極と前記半導体基板との間で用いられることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の酸化膜を除去する工程は、前記フラッシュメモリトランジスタの領域おいて、平面視で前記電荷蓄積層を内包して前記第１の酸化膜を残すように前記第１の酸化膜を除去することを含む請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第３のトランジスタは、横方向拡散型トランジスタであることを特徴とする請求項
１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記素子分離を形成する工程は、前記第３のトランジスタの領域において、平面視で前記ゲート電極の一部に重なるように前記半導体基板内に形成された前記ドレイン領域に前記素子分離を設けること含む請求項７に記載の半導体装置の製造方法。
【請求項９】
前記サイドウォール構造を形成する工程は、前記第３のトランジスタの領域において、平面視で前記ゲート電極の一部に重なるように前記サイドウォール構造を形成することを含む請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記サイドウォール構造を形成する工程は、前記ゲート電極の両側の側壁に前記サイドウォール構造を形成する前に、前記第３のトランジスタの領域において、平面視で前記ゲート電極の一部に重なるマスクパターンを形成する工程を含む請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記フラッシュメモリトランジスタ用のウェル及びチャネルは、前記トンネル酸化層及び前記電荷蓄積層の形成前に形成し、
前記第１のトランジスタ用のウェル及びチャネル、前記第２のトランジスタ用のウェル及びチャネル、並びに前記第３のトランジスタ用のウェル及びチャネルは、前記トンネル酸化層及び前記電荷蓄積層の形成後に形成することを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
上記目的を達成するために、開示の半導体装置の製造方法が提供される。この半導体装置の製造方法は、半導体基板の上に、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および、フラッシュメモリトランジスタを有する半導体装置の製造方法であって、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域を画定させる素子分離を形成する工程と、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域にウェルと、チャネルとを形成する工程と、前記フラッシュメモリトランジスタの領域に、トンネル酸化層と、電荷蓄積層とを形成する工程と、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域に第１の酸化膜を形成する工程と、前記第１のトランジスタ、および、前記第２のトランジスタの領域の前記第１の酸化膜を除去する工程と、前記半導体基板を酸化することにより、前記第１のトランジスタ、および、前記第２のトランジスタの領域に第２の酸化膜を形成しつつ、前記第３のトランジスタの領域の前記第１の酸化膜と前記半導体基板との間に第１の酸化層を加えて第３の酸化膜を形成する工程と、前記第１のトランジスタの領域の前記第２の酸化膜を除去する工程と、前記半導体基板を酸化することにより、前記第１のトランジスタの領域に第４の酸化膜を形成しつつ、前記第２のトランジスタの領域の前記第２の酸化膜と前記半導体基板との間に第２の酸化層を加えて第５の酸化膜を形成するとともに、前記第３のトランジスタの領域の前記第１の酸化層と前記半導体基板との間に第３の酸化層を加えて第６の酸化膜を形成する工程と、前記第１のトランジスタ、前記第２のトランジスタ、第３のトランジスタ、および、前記フラッシュメモリトランジスタの夫々の領域にゲート電極を形成する工程と、前記ゲート電極の両側の側壁にサイドウォール構造を形成する工程と、前記ゲート電極の両側の側方の前記半導体基板内に、ソース領域と、ドレイン領域を形成する工程と、を有する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
次いで、図１１、図６２及び図１１３に示されるように、ｎ型中耐圧トランジスタが形成される領域Ｆと、第１のｎ型高耐圧トランジスタが形成される領域Ｉとを開口するレジスト４２を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト４２は、図１６３に示されるｎ型中耐圧トランジスタ用チャネル注入用マスクパターン２０４が転写されたものである。なお、図１６３に示されるように、ｎ型中耐圧トランジスタ用チャネル注入用マスクパターン２０４は、図１７６に示されるように、第１のｎ型高耐圧トランジスタの一部を同時に開口している。したがって、続いて記載する条件により、ｎ型中耐圧トランジスタ以外のトランジスタの領域にも、イオン注入が行われることとなる。なお、フラッシュメモリセル素子部を示す領域Ａ、Ｂは、開口部が無いので図面は省略する。そして、レジスト４２をマスクとして、例えばボロンを８〜１６ＫｅＶ程度、４．００Ｅ１２〜８．００Ｅ１２ｃｍ-2程度、チルト角７°でイオン注入を行ってｎ型中耐圧トランジスタのチャネル（図示せず）を形成する。先に述べたように、第１のｎ型高耐圧トランジスタの一部にチャネル（図示せず）が同様に形成される。次いで、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト４２を除去する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
次いで、図３１、図８２及び図１３３に示されるように、熱拡散炉により例えばＯ2ガスを導入して７００〜９００℃程度のウェット酸化処理を行って、第１の熱酸化膜５７を４〜８ｎｍ程度の膜厚で成長する。ここで、ＣＶＤ酸化膜５５、第２の窒化膜５２、トンネル酸化膜５１が残存しているメモリトランジスタは、第１の熱酸化膜５７は形成されない。他方、半導体基板３１の表面が露出している選択トランジスタが形成される領域Ａと、低電圧トランジスタと、中耐圧トランジスタとが形成される領域Ｃ〜Ｆは、第１の熱酸化膜５７が形成される。さらに、高耐圧トランジスタが形成される領域Ｇ〜Ｊは、ＣＶＤ酸化膜５５は残存しているが、半導体基板３１との界面のシリコンが酸化され、第１の界面酸化層５８が成長する。よって、高耐圧トランジスタが形成される領域Ｇ〜Ｊは、ＣＶＤ酸化膜５５と共に、第１の界面酸化層５８が形成されたことで、厚みが増加する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
次いで、図３２、図８３及び図１３４に示されるように、ｐ型低電圧トランジスタが形成される領域Ｃと、ｎ型低電圧トランジスタが形成される領域Ｄとを開口するレジスト５９を塗布、露光、現像の処理を行ってパターンニングする。ここで、レジスト５９は、図１６７に示されるように、低電圧トランジスタのゲート絶縁膜形成エッチング用マスクパターン２１４が転写されたものである。ここで、中耐圧トランジスタが形成される領域Ｅ、Ｆは、レジスト５９で覆われている。なお、フラッシュメモリ素子部が形成される領域Ａ、Ｂ、および、高耐圧トランジスタが形成される領域Ｇ〜Ｊは、開口部が無いので図面は省略する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
次いで、図３３、図８４及び図１３５に示されるように、レジスト５９をマスクとして、例えば弗酸処理を行って、第１の熱酸化膜５７を除去する。ここで、メモリトランジスタ部を示す領域Ａ、Ｂと、中耐圧トランジスタを示す領域Ｅ、Ｆと、高耐圧トランジスタ部を示す領域Ｇ〜Ｊは、レジスト５９に開口部が無いので第１の熱酸化膜５７を含めて、ＣＶＤ酸化膜５５、第２の窒化膜５２、トンネル酸化膜５１が残存する。他方、低電圧トランジスタを示す領域Ｃ、Ｄは開口しているので第１の熱酸化膜５７が除去され、半導体基板３１の表面が露出する。次いで、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト５９を除去する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
そして、高耐圧トランジスタが形成される領域Ｇ〜Ｊには、フラッシュメモリ素子の上側の膜であるＣＶＤ酸化膜５５と共に、他の高い熱処理による酸化に伴い、シリコン基板との界面に第４の熱酸化膜６４が形成されている。ＣＶＤ酸化膜５５と、第４の熱酸化膜６４を合わせると最も高い動作電圧に耐える厚い膜厚の酸化層６５を形成することができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
本実施の形態の工程では、高耐圧トランジスタが形成される領域Ｇ〜Ｊに対して、さらに高い熱処理を伴う酸化の工程を追加することが無いため、他のトランジスタ素子の特性を変動することが防止でき、また、工程数を削減しつつも最も厚い酸化層６５を形成することが可能である。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正の内容】
【００８７】
メモリトランジスタ２へ情報を記録する際は、メモリトランジスタのゲート１０３に９Ｖを印加し、メモリトランジスタのソース１０４と、Ｎウェル４４とに５Ｖを印加し、選択トランジスタのゲート１００と、メモリトランジスタのドレイン１０５（選択トランジスタのソース１０１も共通）と、選択トランジスタのドレイン１０２とを０Ｖとし、メモリトランジスタのソース１０４からメモリトランジスタのドレイン１０５に流れる電流によって生じる電子が、ＯＮＯ構造の第２の窒化膜５２に蓄積することによって書きこまれる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
メモリトランジスタ２へ記憶された情報を消去する際は、メモリトランジスタのゲート１０３に−４〜−１０Ｖを印加し、メモリトランジスタのソース１０４と、Ｎウェル４４とに６〜１２Ｖを印加することによって消去される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１１２
【補正方法】変更
【補正の内容】
【０１１２】
次いで、図３１及び図１３３に示される工程と同様に、第１の熱酸化膜５７を成長する。ここで、第１の実施の形態では、図８２に示されるように、半導体基板３１の表面が露出している低電圧トランジスタと、中耐圧トランジスタとが形成される領域Ｃ〜Ｆは、第１の熱酸化膜５７が形成された。第１の実施の形態の変形例では、図１８７に示されるように、半導体基板３１の表面が露出している中耐圧トランジスタが形成される領域Ｅ、Ｆは、第１の実施の形態と同様に、第１の熱酸化膜５７が形成される。しかしながら、図１８７に示されるように低電圧トランジスタが形成される領域Ｃ、Ｄは、半導体基板３１の表面がＣＶＤ酸化膜５５に覆われているため、第１の実施の形態の図１３３の高耐圧トランジスタが形成される領域Ｇ〜Ｊと同様に、半導体基板３１との界面のシリコンが酸化され第１の界面酸化層５８が成長する。よって、低電圧トランジスタが形成される領域Ｃ、Ｄは、ＣＶＤ酸化膜５５と共に、第１の界面酸化層５８が形成されたことで、厚みが増加する。したがって、第１の実施の形態の変形例では、低電圧トランジスタが形成される領域Ｃ、Ｄにおいて、半導体基板３１の表面に形成される膜の構造が第１の実施の形態とは異なる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１１４
【補正方法】変更
【補正の内容】
【０１１４】
次いで、図３３、図８４及び図１３５に示される工程と同様に、レジスト５９をマスクとして、例えば弗酸処理を行って、ＣＶＤ酸化膜５５、および、第１の界面酸化層５８を除去する。第１の実施の形態では第１の熱酸化膜５７を除去したが、第１の実施の形態の変形例では除去する膜が異なる。弗酸処理の時間を適宜変更することで、半導体基板３１の表面を露出することが可能である。次いで、例えばＯ2ガス、または、Ｏ2ガスを含む混合ガスなどを用いてレジスト５９を除去する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１３１
【補正方法】変更
【補正の内容】
【０１３１】
次いで、第１の実施の形態で説明したように、図１３７〜図１４３の工程と同様に、ゲート電極膜６６に、図２０１に示されるゲート電極エッチング用マスクパターン２２７によるレジスト６７を用いて、ゲート電極６８ｉ、６８ｊを形成する。ここまでの工程を経た状態を、図１４４と対比するために図１９２に示す。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１４２
【補正方法】変更
【補正の内容】
【０１４２】
図１９８に示されるように、第２のｎ高耐圧トランジスタのゲート１３０と、第２のｎ型高耐圧トランジスタのソース１３１と、第２のｎ型高耐圧トランジスタのドレイン１３２と、第４のタップ１３３と、Ｐウェル４１とにより、第２のｎ型高耐圧トランジスタ１０がスイッチング素子として機能する。第２のｎ型高耐圧トランジスタのゲート１３０の下側の半導体基板３１は、第２のｎ型高耐圧トランジスタのソース１３１側にＰウェル４１が配置されている。他方、第２のｎ型高耐圧トランジスタのゲート１３０の下側の半導体基板３１は、付加的な注入が行われていない部分８８を有し、素子分離３７も配置されていない。このような構造は、第１のｎ型高耐圧トランジスタ８と同様にＬＤＭＯＳと呼ばれる。第１のｎ型高耐圧トランジスタ８に対して、第２のｎ型高耐圧トランジスタ１０は、素子分離が配置されていない点と、Ｎウェル４４が配置されていない点と、サイドウォール酸化膜８０ｂによってドレイン領域にオフセットが設けられている点とが異なる。このような構造とすることで、ゲート電極からドレイン領域を離間させることができるため、ドレイン耐圧を高く維持することができる。さらに、スイッチングにより第２のｎ型高耐圧トランジスタのソース１３１から第２のｎ型高耐圧トランジスタのドレイン１３２に電流を流す際に、第１のｎ型高耐圧トランジスタ８のように素子分離３７を迂回して電流が流れることがなくなる。そのため、トランジスタが動作する際に寄生抵抗となるオン抵抗を低減することが可能である。すなわち、第２のｎ型高耐圧トランジスタ１０のようなＬＤＭＯＳ構造とすることで、ドレイン耐圧を好適に向上させつつ、オン抵抗を低減することができるため、より高い電圧において良好なオン特性が要求される回路にてきようすることができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１４６
【補正方法】変更
【補正の内容】
【０１４６】
次いでさらに、例えばシリコン窒化膜３０６ａ及びシリコン酸化膜３０６ｂが全面に積層され、シリコン窒化膜３０６ａ及びシリコン酸化膜３０６ｂにグルーレイヤ３０５ａ及び金属層３０５ｂ、或いは、シリコン酸化膜３０４ｂまで達する溝３０７が形成されている。この溝３０７の側面及び底面に倣うようにして、例えばバリアメタル膜３０７ａ（例えばＴａ膜）が形成され、その内部に金属層３０７ｂ（例えばＣｕ）が埋め込まれて配線が形成されている。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１４８
【補正方法】変更
【補正の内容】
【０１４８】
次いでさらに、例えばシリコン窒化膜３１０ａ及びシリコン酸化膜３１０ｂが全面に積層され、シリコン窒化膜３０８ａ及びシリコン酸化膜３０８ｂに形成されたコンタクトホール３０９に繋がる、或いは、シリコン酸化膜３０８ｂに達する溝３１１がシリコン窒化膜３１０ａ及びシリコン酸化膜３１０ｂに形成されている。これらのコンタクトホール３０９及び溝３１１の側面及び底面に倣うようにして、例えばバリアメタル膜３１１ａ（例えばＴａ膜）が形成され、その内部に金属層３１１ｂ（例えばＣｕ）が埋め込まれて配線が形成されている。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１５０
【補正方法】変更
【補正の内容】
【０１５０】
次いでさらに、例えばシリコン窒化膜３１４ａ及びシリコン酸化膜３１４ｂが全面に積層され、シリコン窒化膜３１２ａ及びシリコン酸化膜３１２ｂに形成されたコンタクトホール３１３に繋がる、或いは、シリコン酸化膜３１２ｂに達する溝３１５がシリコン窒化膜３１４ａ及びシリコン酸化膜３１４ｂに形成されている。これらのコンタクトホール３１３及び溝３１５の側面及び底面に倣うようにして、例えばバリアメタル膜３１５ａ（例えばＴａ膜）が形成され、その内部に金属層３１５ｂ（例えばＣｕ）が埋め込まれて配線が形成されている。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１５２
【補正方法】変更
【補正の内容】
【０１５２】
次いでさらに、例えばシリコン窒化膜３１８ａ及びシリコン酸化膜３１８ｂが全面に積層され、シリコン窒化膜３１６ａ及びシリコン酸化膜３１６ｂに形成されたコンタクトホール３１７に繋がる、或いは、シリコン酸化膜３１６ｂに達する溝３１９がシリコン窒化膜３１８ａ及びシリコン酸化膜３１８ｂに形成されている。これらのコンタクトホール３１７及び溝３１９の側面及び底面に倣うようにして、例えばバリアメタル膜３１９ａ（例えばＴａ膜）が形成され、その内部に金属層３１９ｂ（例えばＣｕ）が埋め込まれて配線が形成されている。