(57)【要約】ケーシング内に少なくとも１つの慣性センサおよび少なくとも１つのプロセッサが設けられている制御装置が提案される。慣性センサと制御装置との間のデータ伝送はディジタルで実行される。エラービットおよび状態ビットを用いる伝送を行うことができる。データ伝送は双方向にコンフィギュレーションされている。制御装置とセンサとの間にはそれぞれ４つの線路が設けられており、これらの線路のうちの１つはセンサを選択するために使用される。
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【特許請求の範囲】
【請求項１】
ケーシング（１）内にプロセッサ（２）および少なくとも１つの慣性センサ（３，４）を備えた制御装置において、
前記プロセッサ（２）と前記少なくとも１つのセンサ（３，４）との間のデータ伝送は、該データ伝送がディジタルであるようコンフィギュレーションされていることを特徴とする、制御装置。
【請求項２】
前記データ伝送のためにシリアルな同期式インタフェースが設けられている、請求項１記載の制御装置。
【請求項３】
前記データ伝送は、伝送されるデータが少なくとも１つのエラービットおよび少なくとも１つの状態ビットを有するようコンフィギュレーションされている、請求項１または２記載の制御装置。
【請求項４】
前記データ伝送は双方向にコンフィギュレーションされている、請求項１から３までのいずれか１項記載の制御装置。
【請求項５】
前記データ伝送はセンサテストをトリガするためにコンフィギュレーションされている、請求項１から４までのいずれか１項記載の制御装置。
【請求項６】
前記データ伝送は前記少なくとも１つの慣性センサ（３，４）のオフセット制御をトリガするためにコンフィギュレーションされている、請求項１から５までのいずれか１項記載の制御装置。
【請求項７】
前記データ伝送のために４つの線路（５から９）が設けられており、該４つの線路（５から９）のうちの１つの線路はそれぞれ前記少なくとも１つの慣性センサを選択するために設けられている、請求項１から６までのいずれか１項記載の制御装置。
【請求項８】
前記少なくとも１つのセンサ（３，４）はマルチチャネルに構成されている、請求項１から７までのいずれか１項記載の制御装置。
【請求項９】
前記データ伝送は前記少なくとも１つの慣性センサ（３，４）の動作状態の別の動作状態への切り換えをトリガするためにコンフィギュレーションされている、請求項１から８までのいずれか１項記載の制御装置。
【請求項１０】
拘束システムにおける、請求項１から９までのいずれか１項記載の制御装置の使用。
【請求項１１】
走行ダイナミクス制御における、請求項１から９までのいずれか１項記載の制御装置の使用。
【請求項１２】
センサボックスまたはセンサクラスタにおける、請求項１から９までのいずれか１項記載の制御装置の使用。
【請求項１３】
車両ナビゲーションシステムにおける、請求項１から９までのいずれか１項記載の制御装置の使用。
【発明の詳細な説明】
【技術分野】
【０００１】
従来技術
本発明は独立請求項の上位概念による、ケーシング内にプロセッサおよび少なくとも１つの慣性センサを備えた制御装置から出発する。
【０００２】
発明の利点
独立請求項の特徴を備えた本発明による制御装置は、制御装置内のプロセッサと慣性センサとの間のディジタル伝送が電磁ノイズ、分路および湿気といった妨害に対して耐性があるという利点を有する。殊に信号解像度が高い場合にはこの利点は本質的なものである。ますます小さくなっているプロセッサレベルによってもたらされる、ますます低くなっている制御装置内部の電圧レベルにおいてもこの利点は本質的に効果を有する。それに加え、ディジタル伝送はエラーのある伝送を容易に識別することができる。したがって伝送されるセンサ情報を直接的かつ測定量に依存せずに評価することができる。慣性センサとは加速度センサおよび／またはヨーレートセンサと解される。
【０００３】
従属請求項に記載されている措置および構成によって独立請求項に記載されている制御装置の有利な改善形態が可能である。
【０００４】
データ伝送がシリアルな同期式インタフェースによって達成されることは殊に有利である。このシリアルなインタフェースに制御装置内の複数のセンサを接続することができる。同期式に構成されているインタフェースを使用することにより信号を簡単に処理することができる。
【０００５】
さらには少なくとも１つのエラービットおよび少なくとも１つの状態ビットが伝送されることは有利である。エラービットによって、必要に応じて適切な措置を講じるために伝送エラーおよびセンサエラーを発見および識別することができる。そのような措置は受信したデータに基づくエラー訂正、またはシステムないし制御装置の機能状態、例えばエラー動作の切り換え、エラー通知の出力、警告ランプのターンオン、または有利にはデータテレグラムすなわちフレームにおいて伝送されるデータの新たな要求などが考えられる。状態ビットによって例えば、プロセッサはセンサがどのような動作状態、例えば継続的なセンサテスト、オフセット制御モードまたは初期化段階にあるかを識別することができる。１つ以上のエラービットおよび／または状態ビットを使用することができる。
【０００６】
さらに、データ伝送が双方向に構成されている場合には有利である。このことは、一方ではセンサが測定データをプロセッサに伝送し、他方ではプロセッサはセンサを所定の状態に移行させる、または所定のデータをセンサから呼び出すことができる。このことは測定データのみを使用するのではなく、センサに関する内部情報、例えばセルフテスト結果またはセンサのその都度の動作状態（オフセット制御モード、継続的なセルフテスト、初期化段階など）も使用する。
【０００７】
ここでデータ伝送のための４つのデータ線路が提案される。これらの４つの線路のうち３つの線路は制御装置内に存在しかつこのデータ伝送に参加する各センサに接続されており、第４の線路は各センサに対してそれぞれ設けられている。この第４の線路はそれぞれのセンサとのデータ伝送をアクティブにする。すなわち３つのセンサが本発明によるデータ伝送部に接続されている場合には、プロセッサからこれら３つのセンサへそれぞれ案内されているそのような３つの線路は、個々のセンサを相応の時点にアクティブにするために設けられている。その他に別の３つの線路が設けられており、これらの線路は本来のデータ伝送のために設けられている。これは一般的にシリアル周辺インタフェース（ＳＰＩ）と称され、このＳＰＩはクロック線路、入力線路、出力線路またまさしくセンサ選択線路を有する。
【０００８】
さらに有利には、少なくとも１つの慣性センサをマルチチャネルに構成することができる。マルチチャネルとは、１つ以上の測定モードをここでは１つのセンサを用いて実施できることを意味している。
【０００９】
それに加え、データ伝送が少なくとも１つの慣性センサの動作状態の別の動作状態への切り換えをトリガするためにコンフィギュレーションされていることは有利である。
【００１０】
最後に、本発明による制御装置は拘束手段および／または走行ダイナミクス制御および／またはナビゲーションシステムおよび／またはシステム包括センサボックスに使用することができることは有利である。
【００１１】
本発明の実施例を図面に示し、以下の説明において詳細に記述する。
【００１２】
実施例の説明
今日拘束システムのための制御装置において使用される慣性センサは、制御装置内のマイクロコントローラのアナログ入力と同様に慣性センサの測定信号を伝送する。この場合マイクロコントローラはアナログ・ディジタル変換器を有する。すなわちこれによって、加速度センサおよびヨーレートセンサは慣性センサと解することができるので、加速度信号またはヨーレートセンサ信号がアナログ電圧経過によって表される。典型的には慣性センサの半分の供給電圧である、零入力値から偏差する瞬時値は目下の測定値を表す。対応付けはセンサ固有の感度によって行われ、この感度は典型的には加速毎にミリボルトまたは時間単位の角度変化毎にミリボルトで表される。アナログ・ディジタル変換器を用いて開始された別の信号処理はマイクロコントローラにおいて行われる。
【００１３】
この技術の本質的な欠点は伝送されるアナログ信号のノイズ耐性にある。電磁妨害、湿気による分路および別の妨害が拘束システムにとってクリティカルなほどにセンサ出力信号を変化させる可能性がある。これによって加速度ないしヨーレートが見せかけられる可能性があり、この場合機能停止または制限された機能または誤動作の危険が生じる可能性がある。この欠点は、信号解像度に対する要求が大きくなるほど、また制御装置内部において設定される電圧レベルが小さくなればなるほど顕著になる。さらにはアナログ伝送においては非常に制限的にしかエラーを識別できないという欠点がある。上述したようにこの障害の影響はセンサ出力信号を変化させ、この変化は信号の妥当性の考察によってのみ求めることができるが、伝送されるセンサ出力情報の直接且つ測定量に依存しない評価によっては求めることができない。
【００１４】
本発明によれば、制御装置内の慣性センサとプロセッサとの間のディジタル伝送が提案される。このために有利にはシリアルな同期式インタフェースが使用される。ディジタル信号は比較的高い伝送安全性を有する。伝送される情報は妨害によって惹起される電圧レベルの変化に対して非常にロバストである。何故ならば、論理的に１または０が割り当てられている電圧範囲は比較的大きく、典型的には電圧レベルの８０％以上、ないしは２０％以下だからである。しかしながらロバスト性が比較的高いにもかかわらず伝送エラーが生じてしまう可能性がある場合には、この伝送エラーを高い確率発見することができる。プロセッサ側のその都度の要求に関して規定されていないディジタル語はシステムによって容易に識別することができる。さらには状態ビットおよびエラービットの伝送ならびに詳細なセンサ状態記述を内容とするデータワード全体の通知は、関連する技術的な余計な手間を要することなく可能であり、また行われている。恒常的な状態制御は、システマチックな伝送エラーの周期的および／または恒久的な識別を可能にする。
【００１５】
さらには、慣性センサからプロセッサへの情報の伝送の他に、逆方向への命令も同一のインタフェースを介して伝送されることは有利である。したがって、システム側のハードウェアの付加的なコストを要せずとも、また付加的に必要とされるセンサビットが無しでも、センサテストまたはセンサ内部のオフセット制御のオンオフまたはある動作状態から別の動作状態への切り換えなどのような制御命令を設けることができる。
【００１６】
特別な利点は状態ビットと共に伝送されるディジタル語の簡単に実現できる識別から生じる。センサセルフテストがアクティブである間に相応のテスト状態フラグが、テストによって惹起されるセンサ出力信号がそのような出力信号としてシステムに既知であることを実現する。したがって確実なシステム検査が可能である。プロセッサを有するシステム複合体における慣性センサが使用される他の自動車使用領域においても本発明を使用することができ、また有意である。この例は走行ダイナミクス制御、センサボックスまたはセンサクラスタまたは車両ナビゲーションである。
【００１７】
本発明は殊に拘束システム制御装置およびこの制御装置において使用される慣性センサ、すなわち加速度センサおよび／またはヨーレートセンサに関し、このセンサはシングルチャネルまたはマルチチャネルに実施することができる。センサ信号はセンサＡＳＩＣにおいてディジタル値として準備される。このことは、センサがインテリジェンスセンサとして構成されていることを意味する。そのようなインテリジェンスセンサは本来の検出素子の他に測定信号増幅器、アナログ・ディジタル変換器および他の信号供給モジュールを有する。最後に、プロセッサへのディジタル伝送を保証するためにインタフェースモジュールもセンサＡＳＩＣに設けらている。
【００１８】
殊にここではいわゆるシリアル周辺インタフェースが、センサとプロセッサとの間の通信インタフェースとして使用される。プロセッサはマスタとして動作し、慣性センサはスレーブとして動作する。ＳＰＩバスは４つの線路からなる。まずいわゆるＳＰＩクロック（ＳＣＫ）すなわちクロック線路である。次にマスタ出力スレーブ入力（ＭＯＳＩ）およびマスタ入力スレーブ出力（ＭＩＳＯ）である。これら2つの線路は本来のデータ伝送に使用される。第４の線路はいわゆるチップ選択線路（ＣＳ）である。この第４の線路は個々の慣性センサそれぞれとプロセッサとの間の独立したコネクションを確立する。すなわち、スレーブと同じ数のＣＳ線路が存在する。他の３つの線路ＳＣＫ、ＭＯＳＩおよびＭＩＳＯはそれぞれ１つしか設けられておらず、全てのセンサはこれら３つの線路に接続されている。ＣＳがアクティブではない場合ＭＩＳＯは高抵抗、すなわちいわゆるトライステートである。ＳＰＩは組み合わされた書き込み読み出し周期を支援し、また書き込みおよび読み出しのための一体的なＳＰＩフレームを使用する。この理由からプロセッサはデータをＭＳＢ（Most Significant Bit）で始まるＳＰＩ命令に応じて送信する。ＳＰＩ命令を受け取ることによって慣性センサは、同様にＭＳＢで始まる相応のデータをプロセッサに送信する。
【００１９】
ここで一方ではチップ選択段階がアクティブである間に１６ビットフレームにおいて７ビット命令および８ビットデータを伝送するＳＰＩフレームが使用される。１ビットは命令とデータワードと間の必要な応答時間のために設けられている。
【００２０】
付加的なＳＰＩフレームが使用され、この付加的なＳＰＩフレームは加速度情報またはヨーレート情報を包含する１２ビットデータワードの伝送を１６ビットフレームにおいて可能にする。ここでは命令の長さは３ビットに制限され、１ビットはやはり応答時間のために設けられている。
【００２１】
図１には本発明による制御装置のブロック図が示されている。ケーシング１内にはプロセッサ２と例示的に２つの慣性センサ３および４が設けられている。センサ３および４はそれぞれ４つの線路を介してプロセッサ２と接続されている。ここで線路５から７の３つの線路は２つのセンサ３および４に対して同じものであり、線路８および９はそれぞれ１つのセンサにのみ配属されている。ここでは線路９はセンサ３に配属されており、線路８はセンサ２に配属されている。線路８および９は上述したチップ選択線路として機能する。すなわち、これらのチップ選択線路はそれぞれのセンサへのデータ伝送をアクティブにする。線路５はクロック線路であり、一方線路６はプロセッサ２からセンサ３および４へのデータ伝送を実現し、線路７はセンサ３および４からプロセッサ２へのデータ伝送を実現する。この２つのセンサ３および４より多くのセンサをこれらの線路を介してプロセッサ２に接続することができ、それらの付加的なセンサはやはり固有のチップ選択線路を有することになる。さらには１つのセンサのみをプロセッサ２に接続することができる。制御装置の他の構成要素はここでは図示していない。そのような構成要素は例えば制御装置外部との通信のためのインタフェースモジュール、点火回路制御部また妥当性スイッチのような他のモジュールである。センサ３および４の他に別のモジュールもこのＳＰＩ線路に接続することができる。
【００２２】
図２ａはプロセッサからそれぞれのセンサへのデータ伝送において行われるデータテレグラム、すなわち標準的な書き込みアクセスに関するフレームを示す。信号１０はチップ選択信号であり、低いレベルでもってプロセッサとそれぞれのセンサとの間の通信を行う。すなわちここではデータを線路６および７を介して伝送することができる。フィールド１３および１４においては７ビットの書き込み命令、例えばオフセット制御を開始するための命令と、例えば所定の測定チャネルに命令を割り当てるため、または命令に対応する切り換え情報のオン／オフに関する８ビット付加データがセンサに伝送される。行１２においては信号がセンサからプロセッサ２へと伝送される。フィールド１５において反対に状態およびエラー情報を有する８ビットデータがプロセッサ２に伝送される。フィールド１６はここでは使用されない。
【００２３】
図２ｂにおいては標準的な読み出しアクセスのためのフレームが示されている。同様に行１０，１１および１２が示されている。行１０における低いレベルはやはり、センサとプロセッサとの間で伝送が行われることを表している。行１１ではフィールド１７において７ビットの読み出し命令、例えばオフセット制御に関連する動作状態を読み出すための命令が伝送される。フィールド１８はここでは使用されない。行１２においては信号がセンサからプロセッサに伝送される。フィールド１５においては、やはり反対に、状態およびエラー情報を有する８ビットデータがプロセッサ２に伝送される。この場合フィールド１６は使用可能な情報を包含しない。フィールド１９においては反対に状態およびエラー情報を有する新たな８ビットデータがプロセッサ２に伝送される。この場合フィールド２０は使用可能な情報を包含しない。
【００２４】
図３は、加速度情報またはヨーレート情報を包含する１２ビットデータワードを伝送するための、センサからプロセッサへのデータ伝送を示す。すなわち行１２では、フィールド２４においてこの１２ビットデータワードが伝送され、一方行１１のフィールド２１においては相応の読み出し命令がセンサに伝送される。この行のフィールド２２における情報はこの場合センサ側では処理されない。すなわちこの情報は重要ではない。行１２のフィールド２３はプロセッサ２に伝送される状態およびエラー情報を包含する。
【図面の簡単な説明】
【００２５】
【図１】本発明による制御装置のブロック図を示す。
【図２ａ】プロセッサから慣性センサへの情報伝送を示す。
【図２ｂ】センサからプロセッサへの情報伝送を示す。
【図３】センサからプロセッサへのセンサデータ伝送を示す。
【図１】
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【図２ａ】
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【図２ｂ】
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【図３】
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【国際調査報告】
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