(57)【要約】【課題】歪シリコン層（１２）が直接、絶縁層（１４）の上に位置するＳＯＩ構造（１０）およびその製造方法を提供する。【解決手段】本方法はシリコン層（１２）をシリコンと異なる格子定数を有する歪誘導層（２２）の上に形成することを伴い、その結果、歪誘導層（２２）と格子の不一致があるためシリコン層（１２）が引張られる。できた多層構造（１８）は次に絶縁層（１４）が歪シリコン層（１２）と基板（２４）の間に存在するように基板（２４）に接合され、その結果歪シリコン層（１２）は直接絶縁層（１４）に接触する。歪誘導層（２２）が次に除去され、絶縁層（１４）上に直接位置する歪シリコン層（１２）を含む歪ＳＯＩ構造（１０）が形成され、シリコン層（１２）内部の歪がＳＯＩ構造（１０）によって保持される。
2005510039.tif 000002
【特許請求の範囲】
【請求項１】
直接、絶縁層（１４）の上に配設した歪シリコン層（１２）を含むＳＯＩ（silicon-on-insulator）（１１）構造。
【請求項２】
前記歪シリコン層（１２）は引張応力がかかっている、請求項１に記載のＳＯＩ構造（１０）。
【請求項３】
前記絶縁層（１４）は酸化シリコン、窒化シリコン、オキシナイトライド・シリコン、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウムおよびドープ酸化アルミニウムからなるグループから選択される材料で形成される、請求項１に記載のＳＯＩ構造（１０）。
【請求項４】
前記絶縁層（１４）は前記歪シリコン層（１２）と第３の層（２４）間の埋め込み酸化物層である、請求項１に記載のＳＯＩ構造（１０）。
【請求項５】
前記歪シリコン層（１２）の内部にソースとドレイン領域（２６、２８）をさらに含み、前記歪シリコン層（１２）は、電界効果トランジスタ・デバイス（４０、５０）を画定するために、前記ソース領域（２６、２８）と前記ドレイン領域（２６、２８）の間にチャネル（３０）を画定し、前記チャネル（３０）が前記絶縁層（１４）と直接接する、請求項１に記載のＳＯＩ構造。
【請求項６】
前記絶縁層（１４）によって前記チャネル（３０）から分離されるゲート（３６）をさらに含む、請求項５に記載のＳＯＩ構造（１０）。
【請求項７】
前記チャネル（３０）によって分離された一対のゲート（３４、３６）をさらに含む、請求項５に記載のＳＯＩ構造（１０）。
【請求項８】
第１のゲート（３６）が前記絶縁層（１４）によって前記チャネル（３０）から分離される、請求項７に記載のＳＯＩ構造（１０）。
【請求項９】
第２のゲート（３４）が第２の絶縁層（３２）によって前記チャネル（３０）から分離される、請求項８に記載のＳＯＩ構造（１０）。
【請求項１０】
前記絶縁層（１４）に接触しかつ前期絶縁層（１４）によって前記歪シリコン層（１２）から分離された半導体層（２４）をさらに含む、請求項１に記載のＳＯＩ構造（１０）。
【請求項１１】
前記歪シリコン層（１２）はシリコンとは異なる格子定数を有する歪誘導層（２２）と接触しない、請求項１に記載のＳＯＩ構造（１０）。
【請求項１２】
歪ＳＯＩ構造（１０）を形成する方法であって、
a)多層構造（１８）を形成するために歪誘導層（２２）の上にシリコン層（１２）を形成する工程であって、前記歪誘導層（２２）はシリコンと異なる格子定数を有し、そのため前記シリコン層（１２）は前記歪誘導層（２２）と格子の不一致により引っ張られる、工程と、
b)絶縁層（１４）が前記歪シリコン層（１２）と前記基板（２４）の間に存在するように前記多層構造（１８）を基板（２４）にボンディングする工程であって、前記歪シリコン層（１２）は直接前記絶縁層（１４）に接触する、工程と、
c)前記歪誘導層（２２）を除去して歪シリコン層（１２）の表面を露出し、かつ前記基板（２４）、前記基板（２４）上の前記絶縁層（１４）を含む歪ＳＯＩ構造（１０）を形成する工程であって、前記歪シリコン層（１２）は前記絶縁層（１４）の上にある、工程を含む方法。
【請求項１３】
前記基板（２４）が、半導体材料から構成される、請求項１２に記載の方法。
【請求項１４】
前記歪誘導層（２２）が、ＳｉＧｅ合金から構成され、かつ歪シリコン層（１２）に引張応力がかかっている、請求項１２に記載の方法。
【請求項１５】
前記ＳｉＧｅ合金はシリコンの格子定数より約０.２乃至約２パーセント大きい格子定数を有する、請求項１２に記載の方法。
【請求項１６】
前記歪シリコン層（１２）が、エピタキシャル成長によって前記歪誘導層（２２）の上に形成される、請求項１２に記載の方法。
【請求項１７】
前記絶縁層（１４）は前記基板（２４）の上に存在し、かつボンディング工程は前記基板（２４）の前記絶縁層（１４）を前記多層構造（１８）の前記歪シリコン層（１２）にボンディングすることを含む、請求項１２に記載の方法。
【請求項１８】
前記絶縁層（１４ｂ）は前記基板（２４）の上に存在し、前記多層構造（１６）は歪誘導層（２２）と、前記歪誘導層（２２）の上でかつ接触する前記歪シリコン層（１２）と、前記歪シリコン層（１２）上の第２の絶縁層（１４ａ）とを含み、かつボンディング工程は前記基板（２４）の前記絶縁層（１４ｂ）を前記多層構造（１８）の前記第２の絶縁層（１４ａ）にボンディングすることを含む、請求項１２に記載の方法。
【請求項１９】
前記多層構造（１８）は、歪誘導層（２２）と、前記歪誘導層（２２）のに上でかつ接触する前記歪シリコン層（１２）と、前記歪シリコン層（１２）上の前記絶縁層（１４）とを含み、かつボンディング工程は前記多層構造（１８）の前記絶縁層（１４）を前記基板（２４）にボンディングすることを含む、請求項１２に記載の方法。
【請求項２０】
前記多層構造（１８）は、前記歪誘導層（２２）と、前記歪誘導層（２２）の上でかつ接触する前記歪シリコン層（１２）と、前記歪シリコン層（１２）上の前記絶縁層（１４）と、前記絶縁層（１４）上の半導体層（２４ａ）とを含み、かつボンディング工程は前記多層構造（１８）の前記半導体層（２４ａ）を前記基板（２４ｂ）にボンディングすることを含む、請求項１２に記載の方法。
【請求項２１】
前記基板（２４、２４ａ、２４ｂ）は半導体材料から構成される,請求項２０に記載の方法。
【請求項２２】
前記除去工程は、化学機械式研磨、ウエハ劈開、およびシリコンに対して選択的な化学エッチングから構成されるグループから選択された１つ以上の技術を含む、請求項１２に記載の方法。
【請求項２３】
ＩＣデバイス（４０、５０）を歪シリコン層（１２）の表面内部に形成する工程をさらに含む、請求項１２に記載の方法。
【請求項２４】
前記ＩＣデバイス（４０、５０）を形成する工程は、ソースおよびドレイン領域（２６、２８）を前記歪シリコン層（１２）の表面内部に形成する工程を含み、その結果前記歪シリコン層（１２）は前記ソース領域（２６、２８）と前記ドレイン領域（２６、２８）の間にチャネル（３０）を画定し、前記チャネル（３０）は前記絶縁層（１４）に直接接触する、請求項２３に記載の方法。
【請求項２５】
前記半導体層（２４）を用いて前記絶縁層（１４）によって前記チャネル（３０）から分離されるゲート電極（３６）を形成する工程をさらに含む、請求項２４に記載の方法。
【請求項２６】
前記歪シリコン層（１２）の表面上にゲート酸化膜（３２）を形成し、さらに前記ゲート酸化膜（３２）上にゲート電極（３６）を形成する工程をさらに含む、請求項２４に記載の方法。
【請求項２７】
a)前記半導体層（２４）を用いて前記絶縁層（１４）によって前記チャネル（３０）から分離される第１のゲート電極（３６）を形成する工程と、
b)前記歪シリコン層（１２）の表面上にゲート酸化膜（３２）を形成する工程と、
c)前記ゲート酸化膜（３２）上に第２のゲート電極（３４）を形成する工程であって、本方法でダブルゲートＭＯＳＦＥＴ（５０）が形成される、工程と、
をさらに含む請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に歪（strained）半導体層を含む集積回路（ＩＣ）の構造およびプロセスに関する。さらに具体的には、本発明は直接絶縁体上に存在する歪シリコン層に関し、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタあるいはほかの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）への応用のようなＩＣデバイス製造のために用いられる歪ＳＯＩ（strained silicon-on-insulator；ＳＳＯＩ）を作り出すことである。
【背景技術】
【０００２】
歪シリコンＣＭＯＳは、本質的に緩和された（relaxed）ＳｉＧｅ層上に薄い歪シリコン（strained-Si）層を有する基板上に形成されたＣＭＯＳデバイスのことを言う。歪Ｓｉ層の電子と正孔（ホール）の移動度は、バルク・シリコン層中に比べ極めて高く、歪Ｓｉチャネルを有するＭＯＳＦＥＴでは、実験的に従来の（歪のない）シリコン基板において形成されたデバイスに比べデバイス性能が向上したことが実証された。性能向上の可能性には、消費電力を下げるために回路速度を犠牲にすることなく動作電圧を換えられる（scale）付加的な能力ばかりでなく、デバイス駆動電流およびトランスコンダクタンスを増加させることが含まれる。
【０００３】
歪Ｓｉ層は、格子定数がシリコンに比べて大きい材料で形成された基板上でのシリコン成長において誘起される２軸の引張応力の結果でできる。ゲルマニウムの格子定数は約４.２％シリコンの格子定数より大きく、シリコン・ゲルマニウム合金の格子定数は、そのゲルマニウムの濃度に対して線形関係にある。結果として、５０原子百分率濃度のゲルマニウムのＳｉＧｅ合金の格子定数は、シリコンの格子定数の約１.０２倍である。該ＳｉＧｅ基板上のシリコンのエピタキシャル成長は、引張応力のかかったシリコン層を形成し、下に位置するＳｉＧｅ基板は本質的に引っ張られ（歪ま）ない、つまり緩和された状態を有するシリコン層を形成する。ＭＯＳＦＥＴへの応用ための歪Ｓｉチャネル構造の利点を実現した構造およびプロセスがＣｈｕらの共同発明者に付与された米国特許番号６０５９８９５で教示され、それは歪シリコン・チャネルをＳｉＧｅ層上に有するＣＭＯＳデバイスをすべて絶縁基板上に形成するための技術を開示している。
【０００４】
歪ＳｉＣＭＯＳ技術の利点を完全に実現するための問題点は、歪Ｓｉ層の下の緩和されたＳｉＧｅ層の存在である。ＳｉＧｅ層は、熱酸化、シリサイド形成とアニールのような各種プロセス工程と相互作用を起こし得るので、ＣＭＯＳ製造中の材料の保全性を維持するのが難しく、かつ達成し得るデバイス性能の向上およびデバイス歩留まりを最終的に制限する可能性がある。別の不利な点として、ＳｉＧｅ層がＭＯＳＦＥＴの本体領域の全厚みを増やすことがある。この追加の厚みは、極短チャネル長のためのＭＯＳＦＥＴ構造としてのメリットが十分に立証されている、極めて薄いＳＯＩ（silicon-on-insulator）デバイスを形成する能力を妨げるので、特にＳＯＩのＦＥＴ構造には望ましくない。それゆえ、歪ＳＯＩ構造を形成するために、歪誘導層を含まず、代わりに直接絶縁層のような別の層上の歪Ｓｉ層を有する歪Ｓｉ構造を用いることで明確な利点が実現できる。しかしながら、従来からの知恵としては、シリコン層の応力を維持するために、引き続くプロセスの間での高温への露出が、支持されていない歪Ｓｉ層において歪を除去する効果があるという点で、ＳｉＧｅ層は常に存在しなければならないとされてきた。
【特許文献１】米国特許第６０５９８９５号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、歪シリコン層が直接絶縁層上に位置する、歪ＳＯＩ構造およびその製造方法を提供する。それにより、本発明は、絶縁基板上の歪Ｓｉ構造が、歪誘導（たとえばＳｉＧｅ）層を歪Ｓｉ層と絶縁層の間に含むという従来技術の要件の不利な点を克服する。
【課題を解決するための手段】
【０００６】
本発明の方法は、一般に多層構造を形成するために歪誘導層の上にシリコン層を形成することを伴い、歪誘導層はシリコンと異なる格子定数を有し、その結果歪誘導層が格子の不一致のためにシリコン層中に歪応力を誘導する。歪シリコン層と基板間に絶縁層が存在し、さらに歪シリコン層が直接絶縁層に接するように、多層構造が次に基板に付着される。この目的のために、絶縁層は基板上あるいは歪誘導層と反対側の歪シリコン層の表面上に準備され得る。歪誘導層は、次に基板と歪シリコン層間にある絶縁層とともに除去され、絶縁層の上に歪シリコン層を有する歪ＳＯＩ（ＳＳＯＩ）が形成される。結果として、できたＳＳＯＩ構造は付加的な歪誘導層を含まない。代わって、本発明はシリコン層中にすでに誘導された歪みが、シリコンと歪誘導による格子の不一致がない基板によって実質的に維持できるという解決事項に基づいている。ＳＳＯＩ構造において、絶縁層（単独もしくは基板との結合で）は、ある程度物理的に歪シリコン層の弛緩を妨げることができる。
【０００７】
本発明によれば、できたＳＳＯＩ構造は、特にＩＣデバイスのための半導体基板として適している。この目的のために、ソースおよびドレイン領域は、歪シリコン層の表面内部に形成され、かつシリコン層はソース領域とドレイン領域の間のチャネルを画定する。ＳＳＯＩ構造が形成される方法の結果として、歪Ｓｉチャネルが直接絶縁層に接する。歪Ｓｉチャネルの下の歪誘導層を排除することによって、本発明は歪ＳｉＣＭＯＳ技術の利点のより完全な実現を可能にする。たとえば、歪誘導層（たとえばＳｉＧｅ）を排除することでＭＯＳＦＥＴデバイスの全厚みを減少でき、かつ各種のプロセス工程との相互作用を避け、その結果材料の保全性をＣＭＯＳ製造中、維持できる。
【０００８】
本発明による他の目的と利点は、以下の詳細な説明から良く理解できるであろう。
【発明を実施するための最良の形態】
【０００９】
図１は、内部で歪シリコン（歪Ｓｉ）層１２が直接、絶縁層１４に接している多層構造１６が形成でき、その結果構造１６が、さらに図２に代表されるようなＭＯＳＦＥＴおよび別のＩＣデバイスの形成に適する歪みＳＯＩ（ＳＳＯＩ）構造１０を形成するためにさらに処理することができることにより、本発明の範囲内でのプロセスを示す。図１は、図１に代表されるプロセスの第１の工程に対する４つの代替（選択肢）技術（選択肢（Ａ）、（Ｂ）、（Ｃ）および（Ｄ））を示す。図１に示す各々の選択肢とともに、多層構造が基板に付着され、その結果絶縁層１４が歪シリコン層１２と基板の間に存在し、かつ歪シリコン層１２が直接、絶縁層１４に接する。４つの技術（選択肢）が示され、以下で説明が加えられるが、図１の中間多層構造を形成する別の技術を創案し用いることは予知可能であり、そのような変形は本発明の範囲内である。加えて、図１および図２は限定した数の層を有する多層構造を示すが、当業者であれば、実質的に本発明を変えることなく各種材料の付加的な層を加えることができることを理解できるであろう。重要なことは、図１に示した各々の技術は、元々シリコン層１２中の誘導される応力（歪み）のない層（たとえば図中の１４／２４）で支持された歪Ｓｉ層１２を形成することである。それゆえ、本発明のこの基本的な側面が充たされる限り、付加的な層を構造１６中に含むことができる。４つの選択肢は、結合される材料、つまりシリコン−絶縁体（選択肢（Ａ））、絶縁体−絶縁体（選択肢（Ｂ）、絶縁体−半導体（選択肢（Ｃ））、あるいは半導体−半導体（選択肢（Ｄ））という点が主として異なる。
【００１０】
図１の選択肢（Ａ）は、一対の構造１８と２０を結合することによって形成される多層構造１６を示す。第１の構造１８は、緩和されたＳｉＧｅ基板２２の上の歪Ｓｉ層１２を含む。基板２２の機能は、シリコン層１２の中に望ましいレベルの歪みを生み出す２軸の引張応力を誘導することであり、従ってシリコンと異なる格子定数を有する別の材料で形成できる。ゲルマニウム濃度と格子定数の間の関係は、ＳｉＧｅ合金に対して線形関係にあるので、歪Ｓｉ層１２中に誘導される歪み量は、ＳｉＧｅ合金中のゲルマニウム量で調整できる。ゲルマニウムは、シリコンより約４パーセント大きな格子定数をもつ、従ってこれが、歪Ｓｉ層１２とＳｉＧｅ基板２２間の格子の不一致に対する上限となる。好ましい格子の不一致度は約０.２乃至約２パーセントで、約５乃至約５０原子百分率濃度のゲルマニウムを有するＳｉＧｅ合金で達成できると考えられているが、しかしそれより小さいあるいは大きい不一致でも用いることができるのは予知可能である。さらに、４パーセントを超える格子の不一致では、基板２２がＳｉＧｅ合金以外の材料で形成できる可能性がある。
【００１１】
基板２２は、好ましくは単一結晶材料であり、歪Ｓｉ層１２は既知の技術に基づいてＳｉＧｅ基板２２の上にエピタキシャル成長で形成される。ＳｉＧｅ基板２２は、エピタキシャル成長およびチョクラルスキ成長のような既知の方法によって形成することができるが、しかし他の方法も予知可能である。ＳｉＧｅ基板２２はシリコンより大きい格子定数を有するので、歪Ｓｉ層１２に２軸の張力がかかり、一方下に位置するＳｉＧｅ基板２２は実質的に歪みがないつまり緩和されたままである。歪Ｓｉ層１２に対する適当な厚みは約５００オングストロームまでであり、一方ＳｉＧｅ基板に対する適当な厚みは約１０００乃至約５００００オングストロームである。
【００１２】
図１の選択肢（Ａ）の第２の構造２０は、少なくとも初期に絶縁膜１４のためのハンドル・ウエハとして機能する基板２４上に絶縁層１４を含む。以下から明らかになるように、各種材料の一つ以上の層が絶縁層１４と基板２４の間あるいは基板２４の裏面（絶縁層１４の反対側）上に含まれ得ることは予知可能である。絶縁層１４に適する材料は酸化シリコン（シリカ、ＳｉＯ２）、窒化シリコン（ＳｉＮ）、および酸化アルミニウム（アルミナ、Ａｌ２Ｏ３）を含むが、しかし他の電気的絶縁（高誘電率；高ｋ）材料が予知できるように使用でき、これにはオキシナイトライド・シリコン、酸化ハフニウム（ハフニア、ＨｆＯ２）、酸化ジルコニウム（ジルコニア、ＺｒＯ２）、およびドープ酸化アルミニウムが含まれる。絶縁層１４に対して約１ミクロンまでの厚みが適すると考えられている。基板２４に対して適する材料は、もしあれば基板２４が最終ＳＳＯＩ構造１０において果たす役割に依存する。より詳細に以下に述べるように、基板２４は、引き続きＭＯＳＦＥＴデバイスのためのゲート電極として機能可能で、たとえば基板２４に対する好ましい材料は単一結晶シリコン、ポリシリコン、タングステンなどのような金属などがある。その他基板２４に適する材料は一般にＳＯＩ、ＳｉＧｅ、および他のＩＩＩ−Ｖ族半導体を含む。絶縁層１４および基板２４の個々の厚みは、一般に本発明には重要ではないが、歪Ｓｉ層１２（図１において絶縁層１４および基板２４の両方とも含む）を支持するために残る構造の全厚みは、歪Ｓｉ層１２中において望ましいレベルの歪みを維持するためには充分でなければならない。
【００１３】
図１の選択肢（Ａ）において、構造１８と２０は、歪Ｓｉ層１２および絶縁層１４が互いに接触するように配置することによって互いに結合され、その後任意で適当な既知のウエハ・ボンディング技術が実施される。ウエハ・ボンディング技術実施の結果が図１に示される多層構造１６であり、歪Ｓｉ層１２は絶縁層１４とＳｉＧｅ基板２４の間にあり、その結果絶縁層１４が構造１６内部に効果的に埋め込まれた層となる。ＳｉＧｅ基板２２は、次に好ましくはたとえば化学機械式研磨（ＣＭＰ）、ウエハ劈開（たとえばＬＥＴＩ社の販売するＳｍａｒｔＣｕｔプロセス）、シリコンに対して選択的な化学エッチング・プロセス、あるいはこれらの技術の組み合わせによる方法によって完全に除去される。ＳｉＧｅ基板２２を完全に除去するための好ましい方法は、たとえばＨＨＡ（過酸化水素、フッ化水素酸、酢酸）エッチングのような選択的化学エッチング・プロセスによるもので、これは優先的にＳｉＧｅ基板２２をエッチングする。ＳｍａｒｔＣｕｔプロセスが用いられる場合、この方法では水素注入工程が必要となり、図１に代表される３つのプロセス工程の間、多くのポイントで実施することができる。基板２２を除去した結果、図１に示すＳＳＯＩ構造になり、歪Ｓｉ層１２のみを含むように示されているが、上述したように１つ以上の付加的な層が絶縁層１４と基板２４の間あるいは基板２４に裏面（絶縁層１４の反対側）に存在することが可能である。
【００１４】
図１の選択肢（Ｂ）、（Ｃ）および（Ｄ）は、選択肢（Ａ）において用いられたものと同じ材料を利用することができる。選択肢（Ｂ）は、絶縁層１４が、基板２４と同様に歪Ｓｉ層１２の上に形成された２つの個別の層１４ａと１４ｂとによって形成される点で（Ａ）とは異なる。歪Ｓｉ層１２の上に形成された層１４ａは、熱成長あるいは既知の堆積方法によって形成される。選択肢（Ｂ）において、ボンディング工程は絶縁層と絶縁層（層１４ａと１４ｂ）に対して行われる。この場合もやはり、１つ以上の付加的な層が絶縁層１４ｂと基板２４の間あるいは基板２４の裏面（絶縁層１４ｂの反対側）に存在することが可能である。
【００１５】
図１の選択肢（Ｃ）は、絶縁層１４が、基板２４の代わりに歪Ｓｉ層１２の上に直接、完全に成長させるあるいは堆積させる点で異なる。従って、基板２４（各種材料の多層膜を含み得る）が構造２０の単独の構成要素となる。選択肢（Ｃ）は、一般に多層構造１６が絶縁体と半導体（１４と２４）の接合操作によって形成されることを表している。
【００１６】
選択肢（Ｃ）と同様に、選択肢（Ｄ）は絶縁層１４が、基板２４の代わりに歪Ｓｉ層１２の上に直接、成長させるあるいは堆積させることを条件とする。選択肢（Ｄ）はさらに基板２４を形成するために、２つの個別の層２４ａと２４ｂを用いる点で異なり、ここで層２４ａは絶縁層１４上に堆積される。ウエハのボンディング操作は層２４ａと２４ｂ（後者は構造２０の単独の構成要素として示される）の合わせを含み、その結果ウエハ・ボンディング後、これらの層２４ａと２４ｂは基板２４を形成する。層２４ａと２４ｂは、たとえば基板２４に対して上述したこれらのうちの１つと同じ材料から形成できるが、しかし層２４ａと２４ｂが好ましくはたとえば基板２４に対して上述したものから２つ以上の異なる材料から形成される応用例も存在する。層２４ａと２４ｂがシリコンから形成される場合は、構造１８と２０は、既知のシリコンの直接ボンディング法でともにボンディングできる。層２４ａは、化学的気相堆積法（ＣＶＤ）のような既知の方法によって絶縁層１４の上に堆積できる。
【００１７】
図１に示される選択肢の各々とともに、できた多層構造１６は、さらにＳｉＧｅ基板２２を除去するために、ＳＳＯＩ構造１０を残して処理される。もっとも注目すべきことは、本発明は元々シリコン層１２中に望ましい引張応力を誘導した基板２２を除去することである。本発明によれば、歪Ｓｉ層１２の引張応力は、ＳＯＩ構造１０によって、さらに具体的には絶縁層１４とあるいは基板２４によって保持される。基板２４が歪Ｓｉ層１２の保持に貢献する度合いは絶縁層１４の詳細に依存する。たとえば、基板２４は絶縁層１３が極めて薄い場合、より効力がある傾向がある。シリコン層中にすでに誘導された歪みが、シリコンと歪み誘導による格子の不一致を有さない基板によって、実質的に保持されるという能力は、本発明によって導かれる研究で確定されるまでは知られていなかったことを留意することは重要である。
【００１８】
図２と図３は、本発明で実現される２つのＳＳＯＩ型ＭＯＳＦＥＴ構造を示す。図２において、ＳＳＯＩ型ＭＯＳＦＥＴ４０は、歪Ｓｉ層１２に適切なドーピングをして、領域２６と２８の間に歪Ｓｉ層１２の該当部分により画定されるチャネル３０によって分離された、ソースおよびドレイン領域２６と２８を画定する。ソースおよびドレイン領域２６と２８は、従来のドーピング方法を用いてｎ＋あるいはｐ＋ドープされる。チャネル３０のためのゲート構造が、次にゲート酸化膜３２を堆積あるいは成長によって形成され、続いて金属、ポリシリコン、あるいは別の適当な導体もしくは半導体材料であり得るゲート電極３４が形成される。ゲート酸化膜３２と電極３４の形成に適するプロセスは技術的に良く知られているので、ここでは詳細には記述しない。図２のデバイスにおいて、基板２４は主としてハンドル・ウエハとして機能する。その一方、図３のデバイスはダブルゲート型ＭＯＳＦＥＴ５０であり、基板２４はパターン化され、絶縁層１４によってチャネル３０から絶縁された第２のゲート電極３６が形成される。この役割において、基板２４は、タングステンあるいは他の金属のような適当な導電材料で、あるいはシリコン、ポリシリコンなどのような半導体材料で形成されなければならない。図２のＭＯＳＦＥＴ４０と同様に、図３のダブルゲート型ＭＯＳＦＥＴ５０が既知のＭＯＳＦＥＴプロセスを用いて形成できる。歪Ｓｉ層１２によってチャネル３０での電子と正孔の移動度がより大きいので、図２と図３のデバイス４０と５０の各々は、同様な製造方法による従来のＭＯＳＦＥＴに比べて拡張された性能を示すことができる。期待される性能向上には、消費電力を下げるために回路速度を犠牲にせずに動作電圧を変えられる付加的な能力に限らず、デバイス駆動電流とトランスコンダクタンスの増加が含まれる。
【００１９】
本発明を好ましい実施形態の点で記述してきたが、他の形態をこの技術分野の通常の知識をもった者（当業者）なら採用することができることは明らかである。たとえば、異なるプロセスとプロセス・パラメーターが使用でき、初期、中間、最終の多層構造が示されたものに加えて、半導体および／もしくは絶縁体層を含むことができ、前に言及したものを適当な材料で代替できる。従って、本発明の範囲は、特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【００２０】
【図１】本発明に基づく歪ＳＯＩ（ＳＳＯＩ）構造を形成するための代替技術を示す。
【図２】図１のＳＳＯＩ構造を用いるＭＯＳＦＥＴへの応用例を示す。
【図３】図１のＳＳＯＩ構造を用いるＭＯＳＦＥＴへの応用例を示す。
【符号の説明】
【００２１】
１０  歪ＳＯＩ（ＳＳＯＩ）構造
１２  歪シリコン層（歪Ｓｉ層）、半導体層
１４  絶縁層
１４ａ  第２の絶縁層
１４ｂ  個別の層（絶縁層）
１６  多層構造
１８  （第１の）多層構造
２０  第２の構造
２２  歪誘導層、（ＳｉＧｅ）基板
２４  （ＳｉＧｅ）基板
２４ａ  個別の層（半導体層）
２４ｂ  個別の層（基板）
２６、２８  ソース、ドレイン領域
３０  チャネル
３２  ゲート酸化膜
３４  ゲート電極
３６  第２のゲート電極
４０  ＳＳＯＩ型ＭＯＳＦＥＴ
５０  ダブルゲート型ＭＯＳＦＥＴ
【図１】
2005510039.tif 000003
【図２】
2005510039.tif 000004
【図３】
2005510039.tif 000005
【国際調査報告】
2005510039.tif 000006
2005510039.tif 000007
2005510039.tif 000008