(57)【要約】アクティブマトリクスディスプレイのような電子デバイスの製造において、垂直アモルファスPIN光ダイオード又はこれと同様の薄膜ダイオード（D）はポリシリコンTFT（TFT1、TFT2）と一体化され、ディスプレイの複雑な画素構造と互換性を有したまま、有意に各TFT及びダイオードの特性を最適な状態にすることができる。ダイオードの活性半導体膜（40）よりも結晶質なTFTの活性半導体膜（10）を形成し、TFTのドープされたソース及びドレイン領域（s1、s2、d1、d2）を形成する高温処理は、ダイオードの活性半導体膜（40）を成膜する前に実施される。その後、エッチング停止膜（30）で保護された状態でのエッチング処理によりダイオードの横幅が定められ、配線膜（20）にTFTのドープ領域（s2、g1）の一方、及びダイオードのドープ底部電極領域（41）を設けることができる。
2005536881.tif 000002
【特許請求の範囲】
【請求項１】
結晶質薄膜トランジスタと一体化されたダイオードを有する薄膜回路素子を有する電子デバイスを製造する方法であって、前記トランジスタは、前記ダイオードの活性半導体膜より結晶質な活性半導体膜内にチャンネル領域を有し：
（a）第1処理温度を有する第1の処理で回路基板上に前記トランジスタの前記結晶質な活性半導体膜を形成するステップ：
（b）第2処理温度を有する第2の処理で前記チャンネル領域の両端部に前記トランジスタのドープされたソース及びドレイン領域を形成するステップ：
（c）前記トランジスタの電極領域と、上部に前記ダイオードが形成されるダイオード領域の間に配線膜を設け、さらにエッチング停止膜を設けるステップであって、該エッチング停止膜上には前記ダイオードの前記活性半導体膜が成膜されるところのステップ：
（d）さらに第3処理温度を有する第3の処理で前記配線膜及び前記エッチング停止膜上に前記ダイオードの前記活性半導体膜を成膜するステップであって、このステップ（d）はステップ（a）及び（b）の後に行われ、前記第1及び第2処理温度は前記第3処理温度よりも高いところのステップ：
（e）さらに前記エッチング停止膜上から前記ダイオードの前記活性半導体膜をエッチング除去して、前記ダイオード領域の前記配線膜上に前記ダイオードの前記活性半導体膜を残存させるステップ：
を有する方法。
【請求項２】
前記エッチング停止膜は前記配線膜の上部に広がる絶縁性膜であって、該絶縁性膜は前記ダイオード領域に窓を有し、前記配線膜と前記ダイオードの前記活性半導体膜間の接触を可能にすることを特徴とする請求項1に記載の方法。
【請求項３】
前記ダイオードは、垂直PINダイオード構造のPとNの電極領域間に固有領域を構成する前記ダイオードの活性半導体膜を有し、前記配線膜は半導体膜内にドープされた領域を有し、該ドープされた領域にはステップ（b）において、前記トランジスタの前記ドープされたソース及びドレイン領域と、前記PINダイオードの前記PとNの電極領域の底部のドープされた領域とが共に形成されることを特徴とする請求項2に記載の方法。
【請求項４】
ステップ（a）において設けられる前記結晶質な活性半導体膜の領域は、ステップ（b）においてドープされ、前記トランジスタの前記ソース及びドレイン領域、前記PINダイオードの前記PとNの電極領域の前記底部のドープされた領域、並びに両者間の前記配線膜が提供されることを特徴とする請求項3に記載の方法。
【請求項５】
前記配線膜の少なくとも一部は前記結晶質な活性半導体膜上のゲート-誘電膜の上に設けられて前記トランジスタのドープされた半導体上部ゲート電極を形成し、それにより該ゲート電極は、前記PINダイオードの前記PとNの電極領域の前記底部のドープされた領域と相互接続されることを特徴とする請求項3に記載の方法。
【請求項６】
前記PINダイオードは、前記トランジスタの前記結晶質な活性半導体膜上の前記ゲート-誘電膜の上に形成されることを特徴とする請求項5に記載の方法。
【請求項７】
前記電子デバイスは、同一の配線膜によって前記PINダイオードと一体化された第1及び第2の結晶質薄膜トランジスタを有し、前記配線膜は前記PINダイオードの前記PとNの電極領域の前記底部のドープされた領域、前記第1のトランジスタの前記上部ゲート電極、並びに／又は前記第2のトランジスタの前記ソース及びドレイン領域、を提供することを特徴とする請求項4及び5の双方に記載の方法。
【請求項８】
前記配線膜はエッチング停止膜を提供する金属を有し、前記ダイオードはPとNの電極領域間の固有領域として、前記ダイオードの活性半導体膜内に形成された垂直PINダイオード構造を有することを特徴とする請求項1に記載の方法。
【請求項９】
前記エッチング停止膜を提供する配線膜の少なくとも一部は、結晶質な活性半導体膜上のゲート-誘電膜の上に形成され、前記トランジスタの上部ゲート電極を形成し、それにより該上部ゲート電極は、前記PINダイオードの前記PとNの電極領域の前記底部のドープされた領域と相互接続されることを特徴とする請求項8に記載の方法。
【請求項１０】
前記PINダイオードは、前記トランジスタの前記結晶質な活性半導体膜上の前記ゲート-誘電体膜の上に形成されることを特徴とする請求項9に記載の方法。
【請求項１１】
前記電子デバイスは同一の配線膜によって前記PINダイオードと一体化された第1及び第2の結晶質薄膜トランジスタを有し、前記配線膜は、前記PINダイオードの前記PとNの電極領域の前記底部のドープされた領域と、前記第1のトランジスタの前記上部ゲート電極と、前記第2のトランジスタの前記ソース領域との間を接続することを特徴とする請求項9又は10に記載の方法。
【請求項１２】
前記電子デバイスは各画素に発光ダイオードを備えるアクティブマトリクスエレクトロルミネセントディスプレイを有し、前記発光ダイオードは第1のトランジスタを介して駆動され、前記第2のトランジスタを介してアドレス指定されることを特徴とする請求項7又は11に記載の方法。
【請求項１３】
前記結晶質な半導体膜は、ステップ（a）及び（b）の後であってステップ（d）の前に水素化処理されることを特徴とする請求項1乃至12のいずれかに記載の方法。
【請求項１４】
前記結晶質な半導体膜はステップ（a）において、成膜された半導体膜のレーザー加熱処理を用いた結晶化処理によって形成されることを特徴とする請求項1乃至13のいずれかに記載の方法。
【請求項１５】
前記ドープされたソース及びドレイン領域はステップ（d）において、前記結晶質な半導体膜への不純物のイオン注入処理と注入された前記不純物の熱処理によって、形成されることを特徴とする請求項1乃至14のいずれかに記載の方法。
【請求項１６】
結晶質薄膜トランジスタと一体化されたダイオードを有する薄膜回路素子を有する電子デバイスであって：
前記トランジスタは、結晶質半導体膜のドープされた領域として形成された少なくとも1のトランジスタ用ソース、ドレイン及びゲート電極を有し、前記結晶質半導体膜は前記ダイオードの活性半導体膜より結晶質であり、
前記結晶質半導体膜の前記ドープされた領域は前記トランジスタから伸長して、前記ダイオードの底部電極領域を提供し、それにより該底部電極領域は前記トランジスタのソースドレイン及びゲート電極の前記領域と相互接続され、
前記ダイオードは絶縁性エッチング停止膜内の窓部において、前記結晶質半導体膜上に前記ダイオードの前記活性半導体膜を有し、前記絶縁性エッチング停止膜は、前記結晶質半導体膜の上部及び前記結晶質薄膜トランジスタの少なくとも一部の上部に広がり、前記ダイオードの前記活性半導体膜は前記絶縁性エッチング停止膜上で途切れる横幅を有することを特徴とする電子デバイス。
【請求項１７】
前記ダイオードは、PとNの電極領域間に積層されたアモルファス固有領域として前記ダイオードの前記活性半導体膜を有する垂直PIN構造を有し、前記絶縁性エッチング停止膜は、前記PINダイオードの横端部においてPとNの電極領域の前記底部領域と前記アモルファス固有領域の間に伸長していることを特徴とする請求項16に記載の電子デバイス。
【請求項１８】
請求項4乃至7又は請求項11乃至15のいずれか1つに記載の方法の使用により、いずれかの付加的なデバイス特性を有することを特徴とする請求項16又は17に記載の電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばアクティブマトリクスディスプレイのような電子デバイスの製造方法に関する。この電子デバイスは、結晶質薄膜トランジスタと一体化されたダイオードを有する薄膜回路素子を有し、トランジスタは活性半導体膜内にチャンネル領域を有し、この活性半導体膜は、例えばアモルファスPIN光ダイオードのようなダイオードの活性半導体膜よりも結晶質である。本発明はさらにそのようなデバイス構造自体に関する。
【背景技術】
【０００２】
アクティブマトリクスエレクトロルミネセントディスプレイ方式のそのようなデバイスの例は、公開されたPCT出願WO-A-01/20591、WO-A-01/99190及びWO-A-01/99191に示されており、これらの全内容は本願の参照文献として使用される。これらのエレクトロルミネセントディスプレイデバイスにおいて各画素は：
通常は有機半導体（例えば高分子半導体）の発光ダイオード（LED）である、発光素子、
多結晶シリコン（ポリシリコン）の少なくとも2つの薄膜トランジスタ（TFT）であって、LEDは第1のTFTを介して駆動され、第2のアドレスTFTを介してアドレス指定されるところのTFT、
アドレスTFTを介して駆動TFTのゲートに印加された駆動信号を蓄積する薄膜記憶キャパシタ、及び
LED出力に反応して、駆動TFTを介してLED作動調整用（LEDの老朽化の影響を少なくするため）の光学的フィードバックを提供する光検出素子（例えばアモルファスPIN光ダイオード、または光応答性ポリシリコンTFT）、
を有する。
【０００３】
本発明は、例えば駆動及び／又はアドレスTFTと、光検出素子としてのアモルファスPIN光ダイオードとの一体化に用いることができる。
【０００４】
WO-A-01/20591、WO-A-01/99190及びWO-A-01/99191に示されているように、光検出素子は：
駆動TFTのゲートとその電源ライン（駆動TFTのソース接続）の間に、キャパシタと並列に、且つ
駆動信号出力（アドレスTFTのドレイン電極）と電源ライン（駆動TFTのソース接続）の間に、接続される。
【０００５】
これらの表示デバイスの製作においては、一般に、共通技術と処理ステップを用いてTFTと一体化された光検出素子を構成することが好ましい。この理由のため、光検出素子を（ITOのTFTゲート又はTFTのソースに接続された他の透明電極材料を有する）感光性TFT構造として、又は可能であれば横側のPINダイオードとして構成することが好ましい。いずれの場合でも、この感光性TFT構造又はPINダイオードの光吸収活性半導体膜は、画素の駆動及びアドレスTFTとして、同じ技術及び処理ステップを用いて提供される。
【０００６】
この手法の欠点は活性半導体膜（これはTFTのチャンネル領域を提供する）が比較的薄いことである（例えば0.04μm乃至0.10μmの範囲の厚さである）。この厚さのシリコン膜は本質的に赤のスペクトル端では十分な吸収ができない。その結果光TFT／ダイオードには、赤、緑及び青の異なる寸法の画素が必要となり、特に赤の光TFT／ダイオードは大きな利用開口領域となる。この問題は、より厚いシリコンによる垂直なアモルファスPINダイオードを光検出素子として用いる場合には回避することができるが、そのような垂直ダイオードを、どのようにしてディスプレイの画素配列と互換性のある方法でTFTと最適に一体化させるのかという問題が生じる。
【０００７】
同様の問題は他方式のディスプレイ、例えばアクティブマトリクス液晶ディスプレイ（AMLCD）の画素内での光ダイオードの一体化の場合にも生じる。米国特許第US-A-5838308号の全内容は、参照文献としてここに示され、デバイスに光入力を行うために、AMLCDの画素内で光検出素子を一体化させることの必要性を示す一例とされる。
【特許文献１】国際公開第01/20591号パンフレット
【特許文献２】国際公開第01/99190号パンフレット
【特許文献３】国際公開第01/99191号パンフレット
【特許文献４】米国特許第US-A-5838308号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の課題は、薄膜ダイオード（例えば垂直アモルファスPIN光ダイオード）をより結晶質な薄膜トランジスタと一体化して構成することであり、その方法では両者の一体化に共通の処理ステップを用い、アクティブマトリクスディスプレイの複雑な画素構造と互換性を有したまま、ダイオード及びトランジスタの特性を最適な状態にすることができる。
【課題を解決するための手段】
【０００９】
本発明のある態様では、そのようなデバイスを製造する方法が提供され、その方法は：
（a）第1処理温度を有する第1の処理で回路基板上にTFTのチャンネル領域の結晶質な活性半導体膜を形成するステップ：
（b）第2処理温度を有する第2の処理で前記チャンネル領域の両端部に前記TFTのドープされたソース及びドレイン領域を形成するステップ：
（c）前記TFTの電極領域と、上部に前記ダイオードが形成されるダイオード領域の間に配線膜を設け、さらにエッチング停止膜を設けるステップであって、該エッチング停止膜上には前記ダイオードの前記活性半導体膜が成膜されるところのステップ：
（d）さらに第3処理温度を有する第3の処理で前記配線膜及び前記エッチング停止膜上に前記ダイオードの前記活性半導体膜を成膜するステップであって、このステップ（d）はステップ（a）及び（b）の後に行われ、前記第1及び第2処理温度は前記第3処理温度よりも高いところのステップ：
（e）さらに前記エッチング停止膜上から前記ダイオードの前記活性半導体膜をエッチング除去して、前記ダイオード領域の前記配線膜上に前記ダイオードの前記活性半導体膜を残存させるステップ：
を有する。
【００１０】
本発明の方法では、高温の第1及び第2処理温度を用いてステップ（a）及び（b）をステップ（d）の前に実行するため、TFTのチャンネル領域には良質な結晶質材料が得られ、さらに有効なソースとドレイン領域を有するTFTを得ることができるという利点がある。従って例えば、シリコン膜のレーザー結晶化処理、並びに不純物注入ソース及びドレインのレーザー熱処理を用いて良好なポリシリコンTFTを構成することができる。ソース及びドレインの領域をTFTのゲート電極と自己整合させるように形成することができる。ステップ（a）及び（b）を用いて底部ゲートTFTを形成しても良いが、本発明は上部ゲートTFTを形成する場合に特に有意である。TFTは、ステップ（a）及び（b）の後であってより低温のステップ（d）の前に水素化することが有意である。
【００１１】
本発明の方法には、高温のステップ後により低い処理温度でステップ（d）を実施することにより、所望のダイオード特性に対応する適切な厚さの、より非晶質な（例えばアモルファス半導体材料と同等の）材料でダイオードを形成することができるという利点がある。従って例えば、垂直PIN構造の有効な光ダイオードを、TFTのポリシリコン膜よりも厚い固有の水素化アモルファスシリコン（aSi：H）膜で構成することができる。さらにこの高温の処理ステップ（a）及び（b）をaSi：Hダイオード膜を構成する前に実行することで、このダイオード膜の脱水素化（高温の処理ステップ（a）及び（b）をその後に実行した場合に生じる）を回避することができる。結果的に得られるダイオードはアモルファス技術とポリシリコン技術の双方の長所を活用することができる。
【００１２】
さらにエッチング停止膜（及び配線膜）上にダイオードの活性半導体膜を成膜して、エッチング処理することによって、TFT及びTFTとダイオードの配線等のデバイスの他の部分の好ましくないエッチングをせずに、ダイオード領域のこの半導体膜の配置を定めることができる。そのような本発明の方法では、TFT及びダイオード用にいくつかの共通膜を利用することが可能となる。すなわち例えば、配線膜はTFTとのゲート若しくはソース／ドレイン接続を形成し、及び／又はダイオードとの底部接続を形成し、一方で別の膜は、例えば表示画素配列においてダイオードとの上部接続を提供する。配線膜は、TFTのゲート電極若しくはソース及びドレイン領域、並びに／又はダイオードの電極領域を提供しても良い。この方法では、厚い垂直ダイオードを積層した場合のような、回路構造上の積層高さの増加を抑制することができる。これは、例えば透明表示画素電極をダイオードとTFTの一体化構造上に設ける際に顕在化する問題を軽減する。
【００１３】
エッチング停止膜及び配線膜の性質及び配置に応じて、いくつかの基本変更が可能である。
【００１４】
ある態様では配線膜は金属を有し、この金属自体がエッチング停止膜を提供する。この場合ダイオードは垂直PINダイオード構造としても良く、この構造は金属膜上に（PとNの電極領域間の固有領域として）成膜されたダイオードの活性半導体膜内に構成される。
【００１５】
別の態様では、例えばエッチング停止膜を絶縁性膜としても良く、この膜は配線膜上に広がり、ダイオード領域に窓を有し、配線膜とダイオードの活性半導体膜の間を接続させることができる。この態様の場合、配線膜は金属製であっても良い。しかしながらエッチング停止膜がこの形態の場合、配線膜を半導体材料とし、これをダイオードの電極領域の一方（例えばPINダイオードのP+又はN+ドープ領域）として底部に設ける必要がある。従ってダイオードのそのような半導体電極／配線膜は、ダイオード配置をエッチングによって形成する間、絶縁性エッチング停止膜によって適切に保護される。これは革新的なデバイス構造を提供することを可能にする。
【００１６】
従って本発明の別の態様では、結晶質薄膜TFTと一体化されたダイオードを有する薄膜回路素子を有する電子デバイスであって：
前記TFTは、結晶質半導体膜のドープされた領域として形成された少なくとも1のトランジスタ用ソース、ドレイン及びゲート電極を有し、前記結晶質半導体膜は前記ダイオードの活性半導体膜より結晶質であり、
前記結晶質半導体膜の前記ドープされた領域は前記TFTから伸長して、前記ダイオードの底部電極領域を提供し、それにより該底部電極領域は前記TFTのソース、ドレイン及びゲートの前記領域と相互接続され、
前記ダイオードは絶縁性エッチング停止膜内の窓部において、前記結晶質半導体膜上にダイオードの前記活性半導体膜を有し、前記絶縁性エッチング停止膜は、前記結晶質半導体膜の上部及び前記結晶質薄膜TFTの少なくとも一部の上部に広がり、前記ダイオードの前記活性半導体膜は前記絶縁性エッチング停止膜上で途切れる横幅を有することを特徴とする電子デバイスが提供される。
【００１７】
本発明の多くの有意な態様及び態様の組み合わせが請求項に示されている。これらの及び他の態様は、本発明の実施例に示されているが、添付図面を参照して以下に一例を説明する。
【００１８】
全ての図は概略的に示されていることに留意する必要がある。これらの図の構成物の相対的寸法及び比率は、図面の明瞭化と利便性のため誇張又は縮小して描かれている。全般に、変更されたあるいは別の実施例において対応する構成物または同様の構成物を表す際には、同じ参照符号が用いられている。
【発明を実施するための最良の形態】
【００１９】
（表示画素回路に関する図1の例）
図1の回路には通常方式のアクティブマトリクスエレクトロルミネセントディスプレイデバイスの画素配列の1画素分のみを示す。この方式は例えば国際公開WO-A-01/20591号、WO-A-01/99190号及びWO-A-01/99191号に示されている。図1には画素回路の特に単純な例を示しているが、2以上のTFTを備える別のより複雑な画素回路も知られている。従って本発明は図1の単純な回路のみならず、これらのより複雑な画素回路にも利用できることが理解される。
【００２０】
図1に示すように各画素は：
通常は有機半導体（例えば高分子半導体）の発光ダイオード（LED）である発光素子500、
少なくとも2つのポリシリコン薄膜トランジスタ（すなわち駆動TFT1及びアドレスTFT2）であって、LED500は駆動TFT1を介して駆動されアドレスTFT2を介してアドレス指定されるところのポリシリコン薄膜トランジスタ、
アドレスTFT2を経由して駆動TFT1のゲートに印加される駆動信号を保管する薄膜蓄積キャパシタCs、及び
LED500の光出力501に応答するアモルファスPIN光ダイオードDであって、駆動TFT1を介してLED500の作動を調整するために用いられ、LED500の劣化の進行を抑制するアモルファスPIN光ダイオードD、
を有する。
【００２１】
本発明について厚膜の垂直アモルファスPIN光ダイオードDと駆動TFT1及び／又はアドレスTFT2を一体化して利用する場合を例に説明する。図1に示すようにこの薄膜ダイオードDは、電源ライン451と内部導線460との間にキャパシタCsと並列に接続される。電源ライン451（+Vp）は、駆動TFT1のソースs1、PINダイオードD及びキャパシタCsに接続される。導線460は、駆動TFT1のゲートg1とアドレスTFT2の駆動信号出力（ソースs2）の双方に接続され、さらにPINダイオードD及びキャパシタCsに接続される。アドレスTFT2はゲートg2を有し、このゲートg2は配列の各行の導体452に接続され、アドレスTFT2のドレインd2は配列の各列導体453に接続される。画素配列は、光ダイオードDが画素配列の各画素から光出力501の一部を受信できるようになっており、画素開口はキャパシタCs、TFT1及びTFT2並びにそれらの接続導体によっては妨害されない。
【００２２】
従ってこれらの薄膜回路素子D、Cs、TFT1、TFT2の回路基板100への積層に用いられる処理過程は、表示デバイスの複雑な画素構造と互換性がなければならない。本発明はアモルファスPINダイオードDとポリシリコントランジスタTFT1及び／又はTFT2の一体化を可能とし、ダイオードD及びTFTの各特性を良好な状態で最適化することができ、それらの一体化には同一の処理ステップが利用される。一般にTFT1及びTFT2の双方を基板100に隣り合わせで作る場合、同一のポリシリコンTFT技術、同一の処理ステップを利用することができるが、TFTの配置及び各TFTの接続配置が異なる場合、これは難しい。
【００２３】
ダイオードDとこれらのTFTとの一体化に関する本発明のいくつかの特定の実施例は図2乃至13に示されている。各特定の実施例は：
（a）第1処理温度を含む第1の処理で基板100上にTFT1及びTFT2のチャンネル領域用の結晶質活性半導体膜10を形成するステップ；
（b）第2処理温度を含む第2の処理でチャンネル領域の両端部に、TFTのドープされたソース領域s1、s2及びドレイン領域d1、d2を形成するステップ；
（c）TFTの一方の電極領域と、上部にダイオードDが構成されるダイオード領域の間に配線膜20を設け、さらにエッチング停止膜30を設けるステップであって、エッチング停止膜上にはダイオードの活性半導体膜が成膜されるところのステップ；
（d）さらに第3処理温度を含む第3の処理で配線膜20及びエッチング停止膜30上に、ダイオードDの活性半導体膜40を成膜するステップであって、このステップ（d）はステップ（a）及び（b）の後に行われ、第1及び第2処理温度は第3処理温度よりも高いところのステップ；および
（e）さらにエッチング停止膜30上からダイオードDの活性半導体膜40をエッチング除去して、ダイオード領域の配線膜20上にダイオードの活性半導体膜40を残存させるステップ；
を有する。
【００２４】
そのような本発明のデバイスの製造方法では、チャンネル領域に良質な結晶質材料を有し、有効なソース及びドレイン領域を有するTFTを提供することができるという利点がある。これは、ステップ（a）及び（b）において高温の第1及び第2処理温度を利用することにより可能となる。ステップ（a）及び（b）の後に低温の第3処理温度でステップ（d）を行うことにより、そのような方法はさらに、所望のダイオード特性に対応する最適な膜厚の、より非晶質な（望ましくはアモルファス半導体材料と同等の）材料40でダイオードを形成することができるという利点がある。エッチング停止膜30（及び配線膜20）上にダイオードDの活性半導体膜40を成膜して、エッチング処理することによって、TFT及びTFTとダイオードの配線等のデバイスの他の部分の好ましくないエッチングをせずに、ダイオード領域のこの半導体膜40の配置を定めることができる。
【００２５】
本発明のそのような方法は、例えば配線膜20とエッチング停止膜30の性質及び配置に応じて、ダイオードD並びにTFT1及び／又はTFT2用の1又は2以上の共通膜を利用することを可能にする。多くの特定の実施例を以下に説明する。
【００２６】
（図2乃至7の実施例）
図2には本発明の方法の第1実施例によって製造される表示デバイスの一例である画素構造を示す。
【００２７】
各ポリシリコンTFT1及びTFT2は結晶質シリコン膜10の区画を有し、この区画は各TFTに各チャンネル領域を提供する。TFT1の区画及びTFT2の区画の双方は、図2においては見かけ上平面に収まるように示されている。実際の画素配置においては通常、TFT1及びTFT2は異なる断面にある。これらの両TFTは、従来型の上部ゲート配置構造となっており、この構造はシリコン膜10のゲート誘電膜2上にTFTの各ゲート電極g1、g2を有し、さらに膜10のドープ領域として構成されたTFTの各ソースs1、s2及びドレインd1、d2を有する。この実施例では、両TFTのソースs1、s2及びドレインd1、d2はp型にドープ（P+）され、両TFTはpチャンネル型である。
【００２８】
アドレスTFT2はゲートg2を有し、このゲートは配列の行の金属部452に接続され、TFT2のドレインd2は配列の列の金属部453に接続される。TFT2のソースs2は内部導線460によってキャパシタCs、光ダイオードD、及び（金属部461を介して）駆動TFT1のゲートg1に接続される。駆動TFT1はドレインd1を有し、このドレインは金属部450によって画素LED500の底部透明（ITO）電極561に接続される。図2に示すようにこれらと（例えばアルミニウムの）金属配線450、451、452、453、461との接続は、層間絶縁層51内の接触窓を介してなされる。別の絶縁層52は、窓部を除き、この金属配線をLED画素から分離し、透明表示画素電極561はTFT1のドレイン金属部450に接続される。
【００２９】
本発明は厚い垂直PINダイオードDを積層した場合のような、回路構造上の積層高さの増加を抑制する。これは、透明表示画素電極561を一体化されたダイオードとTFT構造上に設ける際に顕在化する問題を軽減する。画素LED500の発光半導体高分子膜560はこの電極561とアースされたカソード電極562との間に設置される。
【００３０】
さらに本発明は（図2の実施例の実施のように）有意な方法で、導線460用の配線膜20を提供し、この配線膜はダイオードDとアドレスTFT2のソースs2を接続する。従って本実施例では、ポリシリコン膜10のP+ドープトラック領域はこの配線膜20（導線460）の設置に利用される。
【００３１】
さらにこの同一膜10、20のP+領域はキャパシタCsの低板を提供する。膜10、20をキャパシタCsの低板として利用する例は、図2の実施例に示されている。この特定の例ではキャパシタCsの上板3は分離した領域の膜として描かれているが、この膜はTFTゲートg1、g2を提供する。従ってゲート誘電膜2はキャパシタの誘電体を提供する。
【００３２】
従って図2に示すように、ポリシリコン膜10の連続P+ドープトラックはTFT2のドープされたソースs2、キャパシタCsの低板、PINダイオードDの底部電極領域、及びこれらの配線20を構成する。TFT1のゲートg1はこのP+ポリシリコントラックに接続される。
【００３３】
図2のPINダイオードDの残りの部分は、厚いアモルファス固有シリコン膜及びより薄いアモルファスN+ドープシリコン膜のエッチングで定められた領域40と42によって、このポリシリコンP+領域51に構成される。この実施例では、ダイオードDのエッチングによる定形処理中に用いられるエッチング停止膜30は、ゲート誘電体膜2を伸長して設けられる。上部接触部45の金属膜（例えばクロム）は、このエッチング過程中はダイオード領域の上部にあるが、ダイオード領域42上のこの接触領域（及び不明瞭部）は後に（例えば金属配線450、451、452、453、461を定めた後に）狭められる。
【００３４】
図3には本実施例の製造ステップ（a）の段階を示す。基板10は通常、低コスト絶縁材料（例えばガラス又は絶縁性高分子のような材料）であり、基板の上には例えば二酸化珪素又は窒化珪素の絶縁コーティングが設けられ、上部には回路素子が構成される。最初はアモルファス材料であるシリコン膜10は、TFT区画用に成膜され、レーザービーム200で加熱する従来の方法で結晶化される。通常、膜10の厚さの大部分を溶解させるのに十分なレーザーエネルギー及びパルス速度のエキシマレーザーが用いられる。このレーザー処理中にシリコン膜10は通常、1000℃乃至1400℃の温度域に達する（シリコン中の水素量に依存する）。
【００３５】
図3にはこの膜10の3部分が示されており、それらはTFT（TFT1又はTFT2）の部分[TFT]、ダイオードDが形成される部分[D]、及びTFT-ダイオード相互配線が形成される部分[20、460]である。図3の断面図には部分[20、460]が一点鎖線で示されており、膜10のこの部分[20、460]は図の面とずれていることに留意する必要がある。この断面は図2の表示画素配列よりも実態に即している。図2ではTFT1とTFT2の双方、ダイオードD及び配線20、460が全て図の同一面に描かれているからである。図3の部分[TFT]がTFT2の場合、膜10の部分[20、460]は図の面から外れ、一方残りの部分[TFT]と部分[D]の統合部分は図の面内にある。部分[TFT]がTFT1の場合、膜10の部分[20、460]は図3の部分[TFT]と一体化されず、図の平面にある部分[D]とのみ一体化する。
【００３６】
以下の図4乃至7の説明を簡略化するため、図3はTFT2の部分[TFT]を示しており、膜10の分離TFT1の区画は図の面からずれており、TFT1は示されたTFT2と同じ処理ステップで加工されるものと仮定する。
【００３７】
図4にはゲート-誘電体膜2及び金属膜g’の成膜後の製造段階を示す。通常、膜g’は例えば、アルミニウム、クロム、シリサイドまたはTFTゲート電極に用いられる別の材料又は合金から構成される。ゲートg1及びg2は、通常の写真印刷加工技術及びエッチング技術を用いて膜g’から形成される。
【００３８】
図5には次のステップ（b）を示す。P+領域のs1、s2、d1、d2、20（460）及び41はポリシリコン膜10内に形成される。これらのP+領域は膜10へのボロンのイオン注入によって形成され（ゲートg1とg2及び別の追加マスクによってマスクされた場所を除く）、さらに熱処理により注入による影響を除去して、不純物ボロンを活性化させる。この加熱処理はレーザービーム201を用いて行われる。そのようなレーザー処理の間、シリコン膜10の暴露部の温度は通常、900℃を超える。レーザービームの代わりに、高強度光を用いた急速アニール処理（RTA）により、この熱処理を行っても良い。この場合、シリコン膜10の暴露部は通常、600℃乃至900℃の範囲の温度になる。別の方法として、350℃乃至600℃の範囲の炉内処理を行っても良い。これらの熱処理を組み合わせて用いても良い。複数の注入処理を用いて異なるドープ領域を形成しても良く、例えばLDD（低ドープドレイン）構造としても良い。
【００３９】
これらの高温処理を用いる図3乃至5のこれらのステップ（a）と（b）には、TFTのチャンネル領域に良質な結晶質材料が得られ、有効なソース及びドレイン接続が得られるという大きな利点がある。さらに注入マスクとして電極g1及びg2を用いることにより、P+ソース及びドレインs1、s2とd1、ｄ2はそのゲート電極g1、g2と自己整合される。
【００４０】
このドーピングステップ（b）の前後のいずれかにおいて、膜2内のPINダイオードDが形成される領域には窓24が開口される。この窓24は、配線膜20（本実施例におけるポリシリコン膜2）とその後に成膜される活性ダイオード膜（本実施例においてはアモルファス固有膜40）の間の接触を可能にする。
【００４１】
ポリシリコンTFTは、TFTのゲート誘電体2を成膜した後（すなわち図4の後）、水素化させることが好ましい。この水素化過程は中間域の温度での別の処理であり、ダイオードD用のアモルファスシリコン材料を成膜する前に行われる。通常熱処理はN2／H2ガス（10%H2）中での300℃乃至400℃の処理、300℃乃至400℃の水素プラズマ暴露、又はこれらの組み合わせである。これは、ゲート金属を設け不純物を活性化させてから行うことが好ましい。これら2処理によって生じるいかなる損傷も水素によって保護することができるからである。従ってこの水素化はステップ（a）、（b）後であってステップ（d）前に行うことが好ましく、a-Si成膜ステップ（d）の前に行うほぼ最終的な処理としても良い。
【００４２】
図6にはその後のPINダイオードDの成膜ステップを示す。PINダイオードDの固有領域40(I)の成膜のため、未ドープアモルファス水素化シリコン膜40’が成膜された場合、次にN+領域42用のN+ドープアモルファスシリコン膜42’が形成される。これらのアモルファス膜40’及び42’は通常、100℃乃至300℃の温度範囲で成膜される。ステップ（a）及び（b）の後にこのステップ（d）をより低温の第3処理温度で実施することにより、所望のダイオード特性に対応する適切な厚さの、良質な固有アモルファス半導体領域40を有する光ダイオードDを、垂直PINダイオード構造で形成することができる。
【００４３】
従って未ドープアモルファスシリコン膜40’の厚さは、PINダイオードDの固有領域40(I)によって赤のスペクトル端においてもLED出力501の有効な吸収が可能となるように選定される。アクティブマトリクスエレクトロルミネセントカラーディスプレイの通常の実施例では、有効なPIN光ダイオードは固有アモルファスシリコン膜で構成され、この膜は例えば0.5μm乃至1.0μmの範囲の厚さにある。これはTFTのポリシリコン膜10の厚さ、例えば0.04μm乃至0.10μmの範囲に比べて十分に厚い。
【００４４】
その後通常の写真印刷加工及びエッチング技術を用いて、膜42’及び40’内のPINダイオードDの横幅の寸法が定められる。ゲート-誘電体膜2はエッチング停止膜30として用いられる。従ってこのエッチング停止膜2、30はデバイスの別の部分、例えばTFT区画を構成するポリシリコン膜10及びダイオードDへの配線20、460のような部分がエッチングされることを防ぐ。このエッチングが完了するまでの間、上部金属膜45’（例えばクロム）はエッチング液用マスクの少なくとも一部としてダイオード領域の上に存在しても良い。ダイオードの横の範囲は、その後のステップで（金属配線450、451、452、453、461の定形化の後）幅を狭めることができ、ダイオード領域42上の上部金属接触部45について所望の接触（及び端部のみが不明瞭な）領域を得ることができる。
【００４５】
本実施例ではPINダイオードDの構造に2つの特異な特徴がある。誘電層2、30がPINダイオードDのP+底部電極領域41の端部とダイオードの固有領域40の間に差し込むように設置されること、及びこのアモルファスPINダイオードDのP+底部電極領域41がポリシリコン膜10内に形成されることであり、これはハイブリッド技術に相当する。
【００４６】
このようにTFTとダイオード、相互接続及びエッチング停止用に共通の膜10、2、30を用いることで、多数の処理及びマスク過程が削除される。その後のデバイスの製作は従来の方法で継続される。
【００４７】
本実施例では、TFTゲートg1及びg2はソース／ドレイン形成ステップ（b）の前に設けられ、自己整合構造を構成する。しかしながら本発明は非自己整合TFTに利用しても良く、その場合ソース／ドレイン形成ステップ（b）における不純物注入の間、膜10のチャンネル領域は例えばフォトレジストでマスクされる。その後TFTゲートg1及びg2には、例えば、PINダイオードDの上部金属部420に用いられるものと同じ金属膜が設けられる。このゲート金属膜の分離部で、例えばPINダイオードDの上部金属部420と駆動TFT1のソースs1間の相互接続を構成しても良い。
【００４８】
（図8の実施例）
図2乃至7の実施例では、ポリシリコン膜10内には配線膜20とダイオードDの底部電極領域41が形成されるとともに、TFTチャンネル領域が設けられる。図8には変形実施例を示すが、この場合、異なる配線膜20がTFTのドープされたシリコンゲートg1とg2、及びダイオードDの底部電極領域41を提供する。この場合、ゲート-誘電膜2はエッチング停止膜30としては用いられない。この異なる配線膜20は導線460を提供し、この導線は駆動TFT1のゲートg1とダイオードDとを接続する。図8にはTFT1を示す。
【００４９】
この図8の実施例においてはTFTポリシリコン膜10は、図3のようにレーザー結晶化処理によって形成される。TFTポリシリコン膜10の上にゲート-誘電膜2を構成した後、配線膜20が成膜され、写真印刷及びエッチング技術により配線化処理される。従ってこの実施例では、膜20はTFTのゲート膜g’とダイオードDの底部電極領域41の双方のために提供される。図3乃至7の配線の場合のように、TFT1のゲートg1とダイオードDの底部電極領域41の間の配線自体は、図8の平面の外にあり、図には単に領域g1と端部の41のみを示す。
【００５０】
図8の実施例において（配線自体、TFTゲートg1及びダイオード底部電極領域41を形成する）この膜20は、TFTのドープされた領域s1、s2、d1、d2を形成するために用いられるボロンドーピングステップ（b）と同一のステップでドープされたP+であっても良い。この場合TFTは自己整合方式のままである。その後薄膜構造は、（ゲート-誘電体膜2の伸長を用いる代わりに）エッチング停止膜を提供する絶縁膜30で被覆され、接触窓24のためダイオード領域部分がエッチングされる。その後図2乃至7の実施例と同様の製作が継続される。
【００５１】
（図9の実施例）
これまでに示された実施例は上部ゲート型TFTであった。図9には底部ゲート型TFTの実施例を示す。この実施例では（図2乃至7に示すように）、ポリシリコン膜10はTFT2とダイオードDの底部電極領域41の間に配線20、460を提供し、さらにTFTのチャンネル領域を提供する。
【００５２】
TFTの底部ゲートg1及びg2は（薄膜成膜、写真印刷加工及びエッチングによって）処理ステップ（a）の前に基板100上に形成される。これらのゲートg1及びg2は金属又はドープされたポリシリコンであっても良い。次にゲート-誘電体膜2が成膜され、さらにシリコン膜10が成膜される。
【００５３】
写真印刷加工及びエッチングによって膜10は、TFT区画、ダイオードDの底部電極領域41、及び領域s2と41間の所望の配線20、460に必要な領域が得られるように配線化処理される。図3乃至8の場合のように、配線膜自体は図9の平面の外にあり、図には単に領域s2と配線の端部41が示されている。膜10は図3に示すように、レーザー結晶化処理によってポリシリコン材料に変換される。
【００５４】
次にTFT領域s1、s2、d1、d2のP+ドープ、配線膜20及びダイオード領域41が、（ゲートg1とg2が今回は膜10の下側にあることを除いて）図5と同様のボロンのイオン注入とレーザー熱処理によって設けられる。このP+ドーピングは、絶縁エッチング停止膜30を成膜する前又は後のいずれで実施しても良い。この実施例では接触窓24は膜30と膜2の双方に渡ってエッチングされるが、エッチング処理はこのP+のドーピング過程の前後のいずれであっても良い。その後の製作は図2乃至8の実施例と同様に継続される。
【００５５】
（図10の実施例）
図10の実施例は図9と似ているが、金属導体461は、TFTの金属底部-ゲートg1及びg2を設置するために利用される処理ステップと同一のステップでダイオード領域に形成される点で異なる。この金属導体461はTFT1のゲートg1を伸長したものであっても良く、TFT1のゲートg1と（領域41を介して）配線20、460を接触させる。この場合接触窓22は、シリコン膜10を成膜する前にダイオード領域のゲート-誘電体膜2内に開口される。金属導体461はこの窓22を通じて、図5及び9の実施例のように、その後ポリシリコン膜10内に形成されるダイオード領域41と接触する。さらに図2乃至9の実施例のように製作が継続される。
【００５６】
（図11の実施例）
図11の実施例においても、金属導体461は、TFTの金属底部-ゲートg1及びg2を設置するために利用される処理ステップと同一のステップでダイオード領域に形成される。しかしながら図11にはTFT2の代わりにTFT1が示されている。この場合、金属導体461は異なる（ここでは金属の）配線膜20の一体化部分であっても良く、この部分はTFT1の底部ゲートg1と、ダイオードDへの底部接続461と、キャパシタCsの低板との間の導線460を提供する。
【００５７】
他の製造過程は図10の場合と同様であっても良く、PINダイオードDの底部P+領域41はTFTポリシリコン膜10のある領域に形成される。しかしながら図11には他の変更例が示されており、この場合PINダイオードDの底部P+領域41は、絶縁性エッチング停止膜30の成膜後に成膜される。接触窓（金属導体461とダイオード領域41の間）は、P+膜41’（ダイオード領域41用）、絶縁膜40’（I領域40用）及びN+膜42’’（ダイオード領域42用）を成膜する前に、絶縁膜30と膜2双方のエッチングによって開口される。この場合P+領域は、アモルファスシリコン材料であっても良い。
【００５８】
（図12の実施例）
この実施例は図11と似ており、駆動TFT1のゲートg1とダイオードP+領域41の配線には、金属膜g1、20、461を介する。しかしながら図11の実施例では、TFTは上部ゲート型である。従って図12にはゲート-誘電体膜2上に金属ゲートg1（及び金属導体461）が示されており、この膜2はTFTのポリシリコン活性膜10上に成膜される。図12にはこの金属膜g1、20、461の3部分が示されており、これらはg1（TFT1のゲート）、ダイオードDが設けられる部分461、及びこれらの配線を表す部分20である。この膜の配線部分20は、図12においては一点鎖線で示されており、これは配線部分20が図の平面から外れていることを表している。一方部分g1及び461の一体化部分は図の平面内にある。
【００５９】
この実施例では、アモルファスダイオード領域42、40、41の横幅をエッチングして定める場合、追加のエッチング停止膜30は不要である。シリコンエッチングは金属膜g1、20、461の表面及びゲート-誘電体2の表面で停止される。
【００６０】
（図13の実施例）
図11及び12の実施例では、金属配線膜g1、20、461はTFTのゲートg1とg2及びダイオード領域41の電極接続を提供する。またダイオードDはTFTの隣に設けられる。図13にはダイオードDがTFT1のゲートg1の上、及び／又はゲートg1として設けられる変更例を示す。この場合構造をさらに小型化することができる。
【００６１】
図13の実施例では、まずステップ（a）及び（b）が実施されて、ポリシリコン膜10内にドープされたソース及びドレイン領域が形成される。このドーピングは、ゲート電極g1とg2用の金属膜20、461及び他の所望の配線の成膜並びに配線化処理の前後いずれの過程で行っても良い。その後アモルファスシリコン膜41’、40’及び42’のスタックが、ゲート-誘電体膜2上のゲートg1、g2の上部に成膜される。これらの膜41’、40’及び42’はそれぞれ、PINダイオードDのP+、I及びN＋の導電性を有する。次に膜41’、40’及び42’はエッチングされ、PINダイオードは、駆動TFT1のチャンネル領域の上部、すなわちTFT1のゲートg1上に残される。この場合、ゲート誘電体膜2及び金属膜20、461（g2及び他の所望の配線）はエッチング停止膜として作用する。
【００６２】
図13の実施例の変形例では、P+膜はゲート誘電膜2の上に直接成膜され、配線化処理によりゲート電極g1とg2及び他の所望の配線を形成する。その後、絶縁膜30が成膜され、接触窓24がTFT1のチャンネル領域上部のダイオード領域に設けられる。さらにアモルファスシリコン膜40’及びIの42’とN+導電部が成膜され、PINダイオードが形成されるTFT1の上部以外の部分はエッチング除去される。このエッチングによる定形の間、絶縁膜30はエッチング停止膜30として作用し、図8のように下側にあるg2及びP+膜41’内の他の配線を保護する。しかしながらこの図13の変更実施例では、PINダイオードD自体はTFT1のゲートg1を提供する。
【００６３】
（他の態様の他の実施例）
図2乃至13の実施例では、活性シリコン膜10の結晶化された材料は「多結晶」と表現されている。しかしながら最近のレーザー結晶化処理では、TFT区画の形状寸法と同等の形状寸法を有する結晶粒子を得ることが十分に可能となっている。従って実際には、いかなる所定のTFT区画の膜10も実際上、単結晶材料とすることができ、すなわちTFT1及び／又はTFT2は単結晶ポリシリコン（と呼ばれ得るもの）の活性膜10を有しても良い。
【００６４】
図2乃至13の実施例では、結晶質活性シリコン膜10は2段階処理、すなわちアモルファス又は微細結晶シリコン膜の成膜と、その後の所望の結晶粒径を得るための結晶化処理で形成されるように示した。しかしながらシリコン膜10を直接多結晶材料として成膜することも可能である。すなわち例えば、ステップ（a）において580℃乃至650℃の温度範囲でのシラン（SiH4）の熱分解によって、ポリシリコン材料を直接成膜することもできる。この温度は依然、PINダイオードDのアモルファスシリコン活性膜40’の形成に用いられる温度（例えば100℃乃至300℃）よりも高い。
【００６５】
図2乃至13の実施例では、ドープされたソース及びドレイン領域s1、s2、d1、d2は、TFTの活性シリコン膜10の未ドープ領域に予め不純物を注入することによって形成される。しかしながら付加的に、電極領域s1、s2、d1、d2、（41）等、特に上部ゲートTFT用のドープされたポリシリコン膜を成膜することも可能である。電極領域s1、s2、d1、d2、（41）等用のこのドープされた付加的なポリシリコン膜は、未ドープ活性膜10の形成前後のいずれの段階で（写真印刷技術及びエッチングによって）成膜し、配線化処理しても良い。膜10の形成前にドープされた膜を提供する場合に得られる上部ゲートTFTは、しばしば、「千鳥状」配置構造と呼ばれる。膜10の形成後に提供する場合、得られる上部ゲートTFTはしばしば、「コプラナー」配置構造と呼ばれる。いずれの場合でも、ドープされた膜を提供するための温度（例えば580℃乃至650℃の範囲）は、PINダイオードDのアモルファスシリコン活性膜40’を提供する際に用いられる温度よりも十分に高い。
【００６６】
図2乃至13の実施例では、PINダイオードD、特に固有領域40はアモルファスシリコンで構成される。得られるダイオードは、アクティブマトリクスカラーディスプレイ内の画素の可視光出力の感光に極めて適した特性を有する。しかしながら活性ダイオード膜は、例えば微細結晶半導体材料であっても良い。この微細結晶ダイオード構造は、本発明のようにポリシリコンTFTと一体化される。従ってダイオードの微細結晶膜を1又は2以上の配線膜及びエッチング停止膜上に成膜することができ、処理温度は、ポリシリコンTFTの場合の最初のステップ（a）と（b）において用いる温度よりも低いままである。その後、微細結晶膜がエッチング停止膜上からエッチング除去され、ダイオード領域内の配線膜上にはダイオードの活性微細結晶膜が残される。
【００６７】
図2乃至13の実施例では、PINダイオードDは底部電極領域としてそのP+膜41とともに構成される。しかしながら（適切な極性反転による）反転PINダイオード構造を用いても良く、その場合N+膜42はPINダイオードの底部電極領域である。ポリシリコンTFTはnチャンネル型であっても良く、これはn型のソース及びドレイン領域s1、s2及びd1、d2を有する。この場合例えば、PINダイオードの底部（N＋）電極領域は、ポリシリコン膜内にN+トラックの一部として構成しても良く、この膜はnチャンネル型TFT2のソースs2又はnチャンネル型TFT1のゲートg1を提供する。
【００６８】
２つのポリシリコンTFTのTFT1、TFT2を備えるある画素回路においては、一方のTFTをnチャンネル型として他方をpチャンネル型としても良い。この場合TFT2領域は、ある導電性不純物をs1、d1に注入する間マスクされ、一方TFT1領域は、TFT2とは反対導電性の不純物をs2、d2に注入する間マスクされる。これらの両不純物注入及びその熱処理は、ダイオードD用の結晶性の低い材料及び／又はアモルファス材料40を成膜する前に行われる。
【００６９】
本説明を通読することにより、当業者には他の変更例や修正例が把握できる。そのような変更及び修正には等価なものの他、薄膜回路及びその構成物を有する電子デバイスの設計、製造及び使用の点で既知の他の特徴も含まれ、これらの特徴は、ここに示した特徴に変えて又はこれらに加えて用いることができる。
【００７０】
特許請求の範囲は、本願の特に特徴的な組み合わせで構成されているが、本発明の開示範囲は、明白に、黙示的に又は一般的にここに示されるいかなる革新的な特徴又はいかなる新規な組み合わせをも含むことが理解されよう。これは、請求項に示されているものと同一の発明に関するものであるかどうかに関わらず、又本発明と同一の技術的課題の一部または全てを解決するものであるかどうかには無関係である。
【図面の簡単な説明】
【００７１】
【図１】本発明に用いられる構成例を示した、アクティブマトリクスエレクトロルミネセントディスプレイデバイスの画素回路の回路図である。
【図２】本発明のある特定の実施例におけるアクティブマトリクスエレクトロルミネセントディスプレイデバイスの回路基板に形成されたある画素構造部分の断面図である。
【図３】本発明の方法を用いた製造方法の一連の段階における図2と同様の画素構造のTFT及びダイオード部分の断面図である。
【図４】本発明の方法を用いた製造方法の一連の段階における図2と同様の画素構造のTFT及びダイオード部分の断面図である。
【図５】本発明の方法を用いた製造方法の一連の段階における図2と同様の画素構造のTFT及びダイオード部分の断面図である。
【図６】本発明の方法を用いた製造方法の一連の段階における図2と同様の画素構造のTFT及びダイオード部分の断面図である。
【図７】本発明の方法を用いた製造方法の一連の段階における図2と同様の画素構造のTFT及びダイオード部分の断面図である。
【図８】本発明の別の方法によって製造される他の画素構造のTFT及びダイオード部分の製造過程の断面図である。
【図９】本発明の別の方法によって製造される他の画素構造のTFT及びダイオード部分の製造過程の断面図である。
【図１０】本発明の別の方法によって製造される他の画素構造のTFT及びダイオード部分の製造過程の断面図である。
【図１１】本発明の別の方法によって製造される他の画素構造のTFT及びダイオード部分の製造過程の断面図である。
【図１２】本発明の別の方法によって製造される他の画素構造のTFT及びダイオード部分の製造過程の断面図である。
【図１３】本発明の別の方法によって製造される他の画素構造のTFT及びダイオード部分の製造過程の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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