【手続補正書】
【提出日】令和2年3月23日(2020.3.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ダイであって、
不揮発性メモリアレイと、
前記不揮発性メモリアレイを備える前記ダイ上で具体化されるシーケンサで生成された複数の制御信号に応じて、前記不揮発性メモリアレイ内でメモリ動作を実行するメモリ制御回路と、
を備えており、
前記シーケンサが、プログラム可能なメモリユニットからそれぞれのメモリ動作に対応するシーケンサエントリを取得し、
取得された前記シーケンサエントリは、信号データおよび対応するタイミングデータを備えており、
前記信号データは、対応する前記タイミングデータによって指定される期間に出力される複数の制御信号の各々のセットを定義し、
前記シーケンサが、取得された前記シーケンサエントリに従った複数の制御信号を生成し、
前記シーケンサによる複数の制御信号の生成は、取得された前記シーケンサエントリの前記信号データで定義された前記複数の制御信号の各々のセットを前記シーケンサが生成することを備えており、
前記複数の制御信号の各々のセットは、取得された前記シーケンサエントリの対応する前記タイミングデータによって指定されたクロックサイクル数で生成される、
ダイ。
【請求項２】
前記プログラム可能なメモリユニットから特定のシーケンサエントリを取得することに応答して、前記シーケンサが、前記特定のシーケンサエントリの前記タイミングデータによって指定されたクロックサイクル数の間に前記特定のシーケンサエントリの前記信号データで定義される複数の制御信号のセットを生成するように構成される、請求項１に記載のダイ。
【請求項３】
前記タイミングデータが、指数および仮数を含み、
前記シーケンサが、前記シーケンサエントリの前記タイミングデータの前記指数および仮数を使用することによってシーケンサエントリの前記タイミングデータによって指定されたクロックサイクル数を決定するように構成される、請求項１または２に記載のダイ。
【請求項４】
前記シーケンサが、前記シーケンサエントリの前記タイミングデータによって指定された前記クロックサイクル数をｍ×２ｅとして計算するように構成され、
ｍが、前記タイミングデータの前記仮数であり、ｅが、前記タイミングデータの前記指数である、請求項３に記載のダイ。
【請求項５】
前記シーケンサは、タイミング領域および信号領域を有するバスによって前記プログラム可能なメモリユニットに結合されており、
前記シーケンサエントリのタイミングデータが、前記バスの前記タイミング領域を介して伝達され、
前記シーケンサエントリの信号データが、前記バスの前記信号領域を介して伝達される、請求項１から４のいずれか一項に記載のダイ。
【請求項６】
前記プログラム可能なメモリユニットが、揮発性メモリ、ランダムアクセスメモリ（ＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、読み出し専用メモリ、永続メモリ、非一時的な記憶媒体および不揮発性記憶媒体のうちの１つまたは複数を含む、請求項１から５のいずれか一項に記載のダイ。
【請求項７】
前記シーケンサが、
前記プログラム可能なメモリユニットから第１シーケンサエントリを取得するように構成されたフェッチ回路と、
前記第１シーケンサエントリのタイミングデータによって指定されたクロックサイクル数の間に前記第１シーケンサエントリの信号データで定義される複数の制御信号のセットを生成するように構成された出力回路と、
を含み、
前記フェッチ回路が、一連のシーケンサエントリの前記第１シーケンサエントリに続く第２シーケンサエントリを取得するようにさらに構成される、請求項１から６のいずれか一項に記載のダイ。
【請求項８】
前記シーケンサが、
前記フェッチ回路によって取得されたシーケンサエントリを構文解析するように構成された復号回路であって、前記フェッチ回路によって取得された前記一連のシーケンサエントリの最後のシーケンサエントリを構文解析することに応答して、前記一連のシーケンサエントリの処理が完了したと判断するようにさらに構成された前記復号回路をさらに含み、
前記一連のシーケンサエントリを完了することが、制御信号ベクトルのシーケンスを生成することを含み、
各制御信号ベクトルが、前記一連のシーケンサエントリの対応するシーケンサエントリの前記タイミングデータによって指定されたクロックサイクル数の間に生成される、請求項７に記載のダイ。
【請求項９】
前記シーケンサが、状態マシン回路を含み、前記状態マシン回路が、
シーケンサ状態を維持するように構成された状態論理であって、前記シーケンサ状態が複数の前記制御信号の出力状態を定義する、前記状態論理と、
前記状態論理によって維持される前記シーケンサ状態によって定義された複数の前記制御信号を出力するように構成された出力論理と、
前記プログラム可能なメモリユニット内に格納されたシーケンサエントリに基づいて次のシーケンサ状態を決定し、前記状態論理が決定されたクロックサイクル数の間前記シーケンサ状態を維持することに応答して、前記状態論理を前記次のシーケンサ状態に遷移するように構成された次の状態論理と、
を含む、請求項１から８のいずれか一項に記載のダイ。
【請求項１０】
複数のメモリ動作の各々に対応した複数のシーケンサ命令を含むプログラム可能なメモリであって、
前記シーケンサ命令が、タイマーデータおよび信号データを備えるシーケンサタイミングエントリを含んでおり、
前記タイマーデータで指定されるサイクルカウントを有するメモリ制御信号を前記信号データが指定する、前記プログラム可能なメモリと、
複数の不揮発性メモリ素子および制御回路を含む半導体構造であって、
前記制御回路が、メモリ制御信号に応答して、選択された不揮発性メモリ素子のメモリ動作を実行するように構成される、前記半導体構造と、
前記半導体構造の前記制御回路内で具体化されたシーケンサであって、前記プログラム可能なメモリ内に格納されたシーケンサ命令を実行するように構成された前記シーケンサと、
を備えるシステムであって、
メモリ動作に関するシーケンサ命令を実行するため、前記シーケンサは、
前記プログラム可能なメモリから前記シーケンサ命令をロードすることと、
前記ロードされたシーケンサ命令のタイマーデータからサイクルカウントを決定することと、
前記決定されたサイクルカウントの間、前記ロードされたシーケンサ命令の信号データで指定されたメモリ制御信号を出力することであって、
前記シーケンサによって出力された前記メモリ制御信号が、前記半導体構造内の前記不揮発性メモリ素子のうちの１つまたは複数の前記メモリ動作の少なくとも一部分を前記制御回路に実行させることと、
を行うようにさらに構成されている、システム。
【請求項１１】
前記ロードされたシーケンサ命令の前記タイマーデータが、指数値および仮数値を含み、
前記シーケンサが、ｍ×Ｂｅを計算することによって前記サイクルカウントを決定するようにさらに構成され、ｍが前記仮数値であり、ｅが前記指数値であり、Ｂが基数である、請求項１０に記載のシステム。
【請求項１２】
前記半導体構造が、半導体基板、半導体ウエハ、半導体層、メモリチップ、メモリパッケージ、メモリダイ、フラッシュメモリダイ、ＮＡＮＤフラッシュダイおよびＮＯＲフラッシュダイのうちの１つまたは複数を含む、請求項１０または１１に記載のシステム。
【請求項１３】
前記シーケンサを前記プログラム可能なメモリに通信可能に結合するように構成されたバスであって、
前記バスの第１のセクションが、それぞれのシーケンサ命令のタイマーデータの通信のために指定され、
第１の領域とは異なる、前記バスの第２のセクションが、それぞれのシーケンサ命令の信号データの通信のために指定される、前記バスをさらに含む、請求項１０から１２のいずれか一項に記載のシステム。
【請求項１４】
不揮発性記憶装置場所から前記プログラム可能なメモリに前記複数のシーケンサ命令を投入するように構成された構成マネージャをさらに含む、請求項１０から１３のいずれか一項に記載のシステム。
【請求項１５】
前記構成マネージャが、
修正されたシーケンサ命令を受信すること、および、
前記不揮発性メモリ素子の摩耗レベルおよび前記不揮発性メモリ素子の誤り率のうちの１つまたは複数に応答して、前記修正されたシーケンサ命令を生成することと、
のうちの１つまたは複数に応答して、前記修正されたシーケンサ命令を前記プログラム可能なメモリおよび前記不揮発性記憶装置場所のうちの１つまたは複数に書き込むようにさらに構成される、請求項１４に記載のシステム。
【請求項１６】
前記シーケンサが、
決定されたシーケンサ命令アドレスから前記シーケンサ命令をロードすることと、
前記メモリ動作のオペコードおよび前記半導体構造内の前記メモリ動作の前記不揮発性メモリ素子のアドレスのうちの１つまたは複数に基づいて前記シーケンサ命令アドレスを決定することと、
を行うようにさらに構成される、請求項１０から１５のいずれか一項に記載のシステム。
【請求項１７】
前記シーケンサが、
前記決定されたシーケンサ命令アドレスでの第１のシーケンサ命令から最後のシーケンサ命令までの一連のシーケンサ命令を実行することと、
前記最後のシーケンサ命令のタイミングデータおよび前記最後のシーケンサ命令の信号データのうちの１つまたは複数に基づいて前記一連のシーケンサ命令の前記最後のシーケンサ命令を識別することと、
を行うようにさらに構成される、請求項１６に記載のシステム。
【請求項１８】
前記プログラム可能なメモリ内に格納された第１のシーケンサ命令が、前記半導体構造の不揮発性メモリ素子の読出動作、書込動作および消去動作のうちの１つまたは複数に関するメモリ制御信号に対する第１のタイミングパラメータを含み、
前記システムが、
前記第１のシーケンサ命令の前記メモリ制御信号に対する修正されたタイミングパラメータを決定することと、
前記第１のタイミングパラメータを前記修正されたタイミングパラメータと交換するために、前記第１のシーケンサ命令を更新することと、
を行うように構成されたシーケンサ調整モジュールをさらに含み、
前記第１のシーケンサ命令を更新することが、前記プログラム可能なメモリ内に格納された前記第１のシーケンサ命令の少なくとも一部分を上書きすること、および、前記制御回路のための不揮発性ファームウェア記憶装置内に格納された前記第１のシーケンサ命令の少なくとも一部分を上書きすること、のうちの１つまたは複数を含む、請求項１０から１７のいずれか一項に記載のシステム。
【請求項１９】
不揮発性（ＮＶ）回路構造内で具体化されたシーケンサ回路に通信可能に結合された揮発性ランダムアクセスメモリ（ＲＡＭ）内に複数のシーケンサベクトルを含む構成データを格納することと、
前記ＮＶ回路構造のＮＶメモリセルの動作を実行することを求める要求に応答して、前記シーケンサ回路において前記揮発性ＲＡＭ内に格納された一連のシーケンサベクトルを実行することと
を含む方法であって、
前記一連のシーケンサベクトルを実行することが、
前記揮発性ＲＡＭから前記一連のシーケンサベクトルの第１のシーケンサベクトルを含むデータ単位を転送することと、
前記揮発性ＲＡＭ内に格納された前記シーケンサベクトルに対して決定されたレイアウトに従って前記データ単位のビット値を解釈することであって、第１のビット値が出力信号ベクトルを含み、第２のビット値が仮数を含み、第３のビット値が指数を含む、解釈することと、
前記第１のシーケンサベクトルを実行することであって、
決定されたクロックサイクル数の間に前記第１のシーケンサベクトルの前記出力信号ベクトルに対応するオンダイメモリ制御信号を生成することであって、前記オンダイメモリ制御信号が、前記メモリ動作の少なくとも一部分の実行を前記制御回路の１つまたは複数の機能モジュールに行わせるように構成される、前記生成することを含み、
前記決定されたクロックサイクル数が、ｍ×２ｅとして計算され、ｍが前記仮数であり、ｅが前記第１のシーケンサベクトルの前記指数である、前記実行することと、
前記第１のシーケンサベクトルの実行の完了に応答して、前記一連のシーケンサベクトルの次のシーケンサベクトルを処理することと、
を含む、方法。
【請求項２０】
前記オンダイメモリ制御信号が、
前記ＮＶメモリアレイの選択されたワード線上に指定電位を生成するように構成されたチャージポンプ回路、
前記ＮＶメモリアレイの選択されたビット線上に指定電位を生成するように構成されたドライバ回路、
前記ＮＶメモリアレイの選択されたＮＶメモリセルにプログラム電圧パルスを印加するように構成されたパルス生成回路、および、
前記ＮＶメモリアレイの選択されたビット線を検知するように構成された検知回路、
のうちの１つまたは複数の動作を制御するように構成される、請求項１９に記載の方法。
【請求項２１】
メモリ動作とそれぞれのデータ単位アドレスとの間の関連性に基づいて前記一連のシーケンサベクトルの前記第１のシーケンサベクトルを含む前記データ単位に対するアドレスを決定することと、
前記決定されたデータ単位アドレスから前記第１のシーケンサベクトルを含む前記データ単位を転送することと、
前記決定されたデータ単位アドレスに続く次のデータ単位アドレスから前記一連のシーケンサベクトルの前記次のシーケンサベクトルを含むデータ単位を読み取ることと、
をさらに含む、請求項１９または２０に記載の方法。
【請求項２２】
初期化動作の間に不揮発性記憶装置場所から前記揮発性ＲＡＭに前記シーケンサベクトルを含む前記構成データをロードすることと、
修正されたシーケンサベクトルを受信することと、
前記揮発性ＲＡＭおよび前記不揮発性記憶装置場所のうちの１つまたは複数に前記修正されたシーケンサベクトルを書き込むことと、
をさらに含み、
前記修正されたシーケンサベクトルを書き込むことが、
前記構成データにおいて前記第１のシーケンサベクトルを前記修正されたシーケンサベクトルと交換することと、
前記修正されたシーケンサベクトルを前記構成データに追加することと、
のうちの１つまたは複数を含む、請求項２１に記載の方法。
【請求項２３】
それぞれのアドレスで複数のシーケンサタイミングベクトルを揮発性ランダムアクセスメモリ（ＲＡＭ）に格納するための手段であって、各シーケンサタイミングベクトルが、それぞれのタイミングデータおよび制御信号データを有する、前記格納するための手段と、
不揮発性メモリ上でメモリコマンドを実行するための手段であって、前記不揮発性メモリの不揮発性メモリセルを含むメモリ構造内で具体化される、手段であり、
前記メモリコマンドを前記揮発性ＲＡＭのアドレスと関連付けることと、
前記メモリコマンドと関連付けられた前記アドレスからシーケンサタイミングベクトルをフェッチすることと、
前記シーケンサタイミングベクトルを実行することであって、
前記シーケンサタイミングベクトルの前記タイミングデータに含まれる仮数および指数を使用することによって前記シーケンサタイミングベクトルに対するタイミングパラメータを決定することと、
前記決定されたタイミングパラメータに従って前記シーケンサタイミングベクトルの前記制御信号データに対応する制御タイミング信号をコマンド実行回路に提供することであって、前記制御タイミング信号が、前記不揮発性メモリの１つまたは複数の不揮発性メモリセル上での前記メモリコマンドの少なくとも一部分の実行を前記コマンド実行回路に行わせるように構成される、提供することと、
を含む、前記実行することと、
を含む、前記実行するための手段と、
前記揮発性ＲＡＭの次のアドレスから次のシーケンサタイミングベクトルをフェッチするための手段と、
前記次のシーケンサタイミングベクトルのタイミングデータおよび前記次のシーケンサタイミングベクトルの制御信号データのうちの１つまたは複数に基づいて前記不揮発性メモリ上での前記メモリコマンドの実行が完了しているかどうかを判断するための手段と、
前記不揮発性メモリ上での前記メモリコマンドの実行が完了していないと判断することに応答して前記次のシーケンサタイミングベクトルを実行するための手段と、
を含む、システム。