(57)【要約】相変化メモリ装置は、互いに平行な複数の第１の配線ＷＬと、この第１の配線ＷＬとは分離されて交差して配設された複数の第２の配線ＢＬと、第１の配線ＷＬと第２の配線ＢＬの各交差部に配置されて、一端が第１の配線ＷＬに他端が第２の配線ＢＬに接続されたメモリセルＭＣとを有する。メモリセルＭＣは、結晶状態と非晶質状態の間の相変化により決まる抵抗値を情報として記憶する可変抵抗素子ＶＲと、この可変抵抗素子ＶＲに直列接続されたショットキーダイオードＳＤとを有する。
2005522045.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された互いに平行な複数の第１の配線と、
前記基板上に第１の配線と絶縁されて交差するように形成された互いに平行な複数の第２の配線と、
前記第１の配線と第２の配線の各交差部に配置されて、一端が第１の配線に他端が第２の配線に接続されたメモリセルとを備え、
前記メモリセルは、
結晶状態と非晶質状態の間の相変化により決まる抵抗値を情報として記憶する可変抵抗素子と、
この可変抵抗素子に直列接続されたショットキーダイオードとを有する
ことを特徴とする相変化メモリ装置。
【請求項２】
前記ショットキーダイオードは、前記第１の配線側をアノード、第２の配線側をカソードとする極性で前記可変抵抗素子と直列接続されており、且つ
前記第１の配線と第２の配線は、非選択時に各メモリセルのショットキーダイオードが逆バイアスとなるように電位固定され、
データ読み出し又は書き込み時、選択された第１の配線と第２の配線は、これらにより選択されるメモリセルのショットキーダイオードが順バイアスとなるようにパルス駆動される
ことを特徴とする請求項１記載の相変化メモリ装置。
【請求項３】
半導体基板と、
前記半導体基板に素子分離絶縁膜により区画されてマトリクス状に配列形成された複数の半導体層と、
前記各半導体層の表面の一部に形成された金属電極を端子電極として各半導体層に形成されたダイオードと、
マトリクスの一方向に並ぶ前記ダイオードの金属電極を共通接続するように配設された複数の第１の配線と、
前記第１の配線を覆う層間絶縁膜と、
前記層間絶縁膜の前記各第１の配線のスペース部に埋め込まれて前記各半導体層にオーミック接触する金属プラグと、
前記層間絶縁膜上に形成されて底面が前記金属プラグに接触するカルコゲナイド層と、
前記カルコゲナイド層の上面に接触して前記第１の配線と交差して配設された複数の第２の配線と、
を有することを特徴とする相変化メモリ装置。
【請求項４】
前記ダイオードは、前記金属電極をアノード電極とするショットキーダイオードである
ことを特徴とする請求項３記載の相変化メモリ装置。
【請求項５】
前記半導体層は、最小加工寸法をＦとして、前記第１の配線の方向に２Ｆピッチで、前記第２の配線の方向に３Ｆピッチで配列され、
前記第１の配線と前記金属プラグは、前記各半導体層の前記第２の配線の方向の両端部に接続されるように、第２の配線の方向に３Ｆピッチで交互に形成されている
ことを特徴とする請求項３記載の相変化メモリ装置。
【請求項６】
絶縁性基板と、
前記絶縁性基板上に形成された互いに平行な複数の第１の配線と、
前記各第１の配線に一端が接続されるように各第１の配線上に複数個ずつ形成された、結晶状態と非晶質状態の間の相変化により決まる抵抗値を情報として記憶する可変抵抗素子とダイオードの積層構造からなるメモリセルと、
前記メモリセル上に、前記第１の配線と交差する方向の複数のメモリセルの他端を共通接続するように形成された複数の第２の配線と、
を有することを特徴とする相変化メモリ装置。
【請求項７】
前記メモリセルは、前記第１の配線上に形成された層間絶縁膜に上部端子面が実質層間絶縁膜と同じ面位置になるように埋め込まれ、下部端子面が前記第１の配線に接続されたダイオードと、このダイオードが埋め込まれた層間絶縁膜上に形成されて底面が前記ダイオードの上部端子面に接続された、前記可変抵抗素子となるカルコゲナイド層とを有する
ことを特徴とする請求項６記載の相変化メモリ装置。
【請求項８】
前記ダイオードは、前記第１の配線側をアノード端子とするショットキーダイオードである
ことを特徴とする請求項６記載の相変化メモリ装置。
【請求項９】
絶縁性基板と、この絶縁性基板上に積層された複数のセルアレイとを有し、
前記各セルアレイは、
互いに平行な複数の第１の配線と、
前記各第１の配線に一端が接続されるように各第１の配線上に複数個ずつ形成された、結晶状態と非晶質状態の間の相変化により決まる抵抗値を情報として記憶する可変抵抗素子とダイオードの積層構造からなるメモリセルと、
前記メモリセル上に、前記第１の配線と交差する方向の複数のメモリセルの他端を共通接続するように形成された複数の第２の配線とを有する
ことを特徴とする相変化メモリ装置。
【請求項１０】
上下に隣接するセルアレイの間で前記第１の配線と第２の配線の少なくとも一方を共有している
ことを特徴とする請求項９記載の相変化メモリ装置。
【請求項１１】
上下に隣接するセルアレイの間で、前記可変抵抗素子とダイオードの積層順が同じである
ことを特徴とする請求項９記載の相変化メモリ装置。
【請求項１２】
上下に隣接するセルアレイの間で、前記可変抵抗素子とダイオードの積層順が逆である
ことを特徴とする請求項９記載の相変化メモリ装置。
【請求項１３】
最小加工寸法をＦとして、前記第１及び第２の配線は１Ｆ／１Ｆのライン／スペースで形成され、
前記第１及び第２の配線の各交差部に前記メモリセルが埋め込まれている
ことを特徴とする請求項６又は９記載の相変化メモリ装置。
【請求項１４】
前記各メモリセルのダイオードは、前記第１の配線側をアノード、第２の配線側をカソードとする極性で前記可変抵抗素子と直列接続されたショットキーダイオードであり、且つ
前記第１の配線と第２の配線は、非選択時に各メモリセルのダイオードが逆バイアスとなるように電位固定され、
データ読み出し又は書き込み時、選択された第１の配線と第２の配線は、これらにより選択されるメモリセルのダイオードが順バイアスとなるようにパルス駆動される
ことを特徴とする請求項９記載の相変化メモリ装置。
【請求項１５】
非選択時に前記第１の配線を第２の配線より低電位状態に固定し、データ読み出し又は書き込み時に前記第１及び第２の配線にそれぞれ正論理パルス及び負論理パルスを供給するための選択回路を有する
ことを特徴とする請求項１，３，６，９のいずれかに記載の相変化メモリ装置。
【請求項１６】
前記各選択回路は、
前記第１の配線に正論理パルスを転送するための第１の選択トランジスタと、
前記第２の配線に負論理パルスを転送するための第２の選択トランジスタと、
前記第１の配線を非選択時に第１の電位に保持するための第１のリセット用トランジスタと、
前記第２の配線を非選択時に第１の電位より高い第２の電位に保持するための第２のリセット用トランジスタと、
を有することを特徴とする請求項１５記載の相変化メモリ装置。
【請求項１７】
前記選択回路により選択されたメモリセルの電流を参照値と比較してデータを検知するセンスアンプ回路を有する
ことを特徴とする請求項１５記載の相変化メモリ装置。
【請求項１８】
前記センスアンプ回路は、
前記第１の配線及び第２の配線にそれぞれ正論理パルス及び負論理パルスが与えられた時の前記第１の配線に流れる電流を参照値と比較してレベル判定する第１の電流検知回路と、
前記第１の配線及び第２の配線にそれぞれ正論理パルス及び負論理パルスが与えられた時の前記第２の配線に流れる電流を参照値と比較してレベル判定する第２の電流検知回路との少なくとも一方を有する
ことを特徴とする請求項１７記載の相変化メモリ装置。
【請求項１９】
前記センスアンプ回路は、
前記メモリセルの高抵抗状態と低抵抗状態の中間の抵抗値を持つダミーセルと、
前記第１の配線と正論理パルスが与えられる第１の電源線との間に介在させた第１の抵抗と、
前記第２の配線と負論理パルスが与えられる第２の電源線との間に介在させた第２の抵抗と、
前記ダミーセルの一端と前記第１の電源線との間に介在させた第３の抵抗と、
前記ダミーセルの他端と前記第２の電源線との間に介在させた第４の抵抗と、
前記第１の抵抗の中間タップ出力電圧と前記第３の抵抗とダミーセルの接続ノードの電圧とを比較する第１のオペアンプと、
前記第２の抵抗の中間タップ出力電圧と前記第４の抵抗とダミーセルの接続ノードの電圧とを比較する第２のオペアンプと、
を有することを特徴とする請求項１７記載の相変化メモリ装置。
【請求項２０】
前記複数のセルアレイの同時にアクセスされる複数のメモリセルの高抵抗状態と低抵抗状態の組み合わせによる多値情報の書き込み及び読み出しが行われる
ことを特徴とする請求項９記載の相変化メモリ装置。
【請求項２１】
前記複数のセルアレイは、第１のセルアレイと、この上に積層されて第１のセルアレイと第１の配線を共有する第２のセルアレイとを有し、第１のセルアレイと第２のセルアレイの同時にアクセスされる２個のメモリセルの高抵抗状態と低抵抗状態の組み合わせにより４値情報の書き込み及び読み出しが行われる
ことを特徴とする請求項２０記載の相変化メモリ装置。
【請求項２２】
前記４値情報を検知するセンスアンプ回路を有し、前記センスアンプ回路は、
第１のセルアレイの第２の配線に流れる電流を参照値と比較してレベル判定する第１の電流検出回路と、
第１及び第２のセルアレイが共有する第１の配線に流れる電流を参照値と比較してレベル判定する第２の電流検出回路と、
第２のセルアレイの第２の配線に流れる電流を参照値と比較してレベル判定する第３の電流検出回路とを有する
ことを特徴とする請求項２１記載の相変化メモリ装置。
【請求項２３】
前記複数のセルアレイは、第１のセルアレイと、第１の配線を共有して第１のセルアレイ上に積層された第２のセルアレイと、第２の配線を共有して第２のセルアレイ上に積層された第３のセルアレイとを有し、これら第１乃至第３のセルアレイの同時にアクセスされる３個のメモリセルの高抵抗状態と低抵抗状態の組み合わせにより８値情報の書き込み及び読み出しが行われる
ことを特徴とする請求項２０記載の相変化メモリ装置。
【請求項２４】
前記８値情報を検知するセンスアンプ回路を有し、前記センスアンプ回路は、
第１のセルアレイの第２の配線に流れる電流値を参照値と比較してレベル判定する第１の電流検出回路と、
第１及び第２のセルアレイが共有する第１の配線に流れる電流を参照値と比較してレベル判定する第２の電流検出回路と、
第２及び第３のセルアレイが共有する第２の配線に流れる電流を参照値と比較してレベル判定する第３の電流検出回路と、
第３のセルアレイの第１の配線に流れる電流値を参照値と比較してレベル判定する第４の電流検出回路とを有する
ことを特徴とする請求項２３記載の相変化メモリ装置。
【請求項２５】
前記第２の電流検出回路は、第１及び第２のセルアレイの選択された二つのメモリセルが共に低抵抗状態の場合と一方が低抵抗状態である場合の電流値の相違を判別する二つの電流検出部を有する
ことを特徴とする請求項２４記載の相変化メモリ装置。
【請求項２６】
前記第３の電流検出回路は、第２及び第３のセルアレイの選択された二つのメモリセルが共に低抵抗状態の場合と一方が低抵抗状態である場合の電流値の相違を判別する二つの電流検出部を有する
ことを特徴とする請求項２４記載の相変化メモリ装置。
【請求項２７】
前記選択回路により選択されたメモリセルに対して、第１の配線に正論理書き込みパルスを、第２の配線に負論理書き込みパルスをそれぞれ供給すると共に、正論理書き込みパルスと負論理書き込みパルスのパルス幅の完全な重なりにより低抵抗状態を書き込み、正論理パルスと負論理パルスのパルス幅の一部重なりにより高抵抗状態を書き込む書き込み回路を有する
ことを特徴とする請求項１５記載の相変化メモリ装置。
【請求項２８】
前記書き込み回路は、高抵抗状態を書き込む際に正論理書き込みパルスと負論理書き込みパルスのパルス幅の重なり部分でそれらの正論理書き込みパルスと負論理書き込みパルスのいずれかを選択的に昇圧するパルス昇圧回路を有する
ことを特徴とする請求項２７記載の相変化メモリ装置。
【請求項２９】
前記複数のセルアレイの同時にアクセスされる複数のメモリセルに対して、書き込みパルス幅の制御によって高抵抗状態と低抵抗状態の組み合わせによる多値情報を書き込む書き込み回路を有する
ことを特徴とする請求項２０記載の相変化メモリ装置。
【請求項３０】
前記書き込み回路は、
パルス幅の異なる二種のパルスを発生するパルス発生回路と、
このパルス発生回路が出力する二種のパルスの選択と組み合わせによって同時に選択されるセルアレイの第１及び第２の配線間に与える書き込みパルスの時間幅を多値情報に応じて決定する論理ゲート回路とを有する
ことを特徴とする請求項２９記載の相変化メモリ装置。
【請求項３１】
前記書き込み回路は、
パルス幅が一定で時間差のある二種のパルスを発生するパルス発生回路と、
このパルス発生回路から出力される二種のパルスの選択と組み合わせによって同時に選択されるセルアレイの第１及び第２の配線にそれぞれ与えられる正論理書き込みパルス及び負論理書き込みパルスの重なり時間幅を多値情報に応じて決定する論理ゲート回路とを有する
ことを特徴とする請求項２９記載の相変化メモリ装置。
【請求項３２】
前記書き込み回路は、前記論理ゲート回路から出力される正論理書き込みパルス又は負論理書き込みパルスを、書き込むべき多値情報に応じて選択的に昇圧するためのパルス昇圧回路を有する
ことを特徴とする請求項３０又は３１記載の相変化メモリ装置。
【請求項３３】
前記複数のセルアレイには、第１の配線に平行でセルアレイ面に垂直な所定間隔の第１の仮想的境界と、第２の配線に平行でセルアレイ面に垂直な所定間隔の第２の仮想的境界とによりそれぞれ囲まれた範囲の三次元のセルの集合として複数のセルブロックが定義され、セルブロック単位のデータアクセスが行われるようにした
ことを特徴とする請求項９記載の相変化メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、記憶材料の結晶状態と非晶質状態との間の相変化による異なる抵抗値を情報として不揮発に記憶する、電気的書き換え可能な相変化メモリ装置に関する。
【背景技術】
【０００２】
従来の電気的書き換えが可能な半導体メモリは、大きく揮発性メモリと不揮発性メモリに分けられる。揮発性メモリとしては、ＤＲＡＭやＳＲＡＭがあり、不揮発性メモリとしてはＮＡＮＤやＮＯＲなどのＥＥＰＲＯＭフラッシュメモリなどある。ＤＲＡＭやＳＲＡＭは高速なランダムアクセスをその特徴とし、フラッシュメモリは大容量と長期間のデータ保持をその特徴とする。不揮発性で且つ高速なランダムアクセス可能なものとして、強誘電体膜を使う強誘電体ＲＡＭもある。これら従来の半導体メモリでは、メモリセル構成要素として必ずトランジスタを持つ。
【０００３】
ＲＡＭとして理想的なセルアレイ構成では、セルアレイを行列マトリクスとして構成する限り、行と列の選択信号線が必ず必要になる。これらの行列選択線の他に配線が形成されないとすれば、セルアレイ構成は単純になるが、従来の半導体メモリではこれらの信号線のほかに電源線やデータ線が加わってセルアレイが複雑に構成されていた。また、メモリセルは微細化が進むとその特性を維持するのが難しい。
【０００４】
この様な観点から、物質それ自体の性質をデータ状態として利用するセルが今後のメモリ技術では重要となる。その様な技術として有望視されるものに、カルコゲナイドガラスの結晶−非結晶の相転移を利用した相変化メモリが提案されている。これは、カルコゲナイドの非晶質状態と結晶状態の抵抗比が１００：１以上と大きいことを利用して、その異なる抵抗値状態を情報として記憶する。
【０００５】
カルコゲナイドガラスは、書き換え可能な光ディスク等で既に用いられている。ここでは、カルコゲナイドの相変化による反射率の差が利用されている。この相変化は可逆的であり、加熱の仕方で変化をコントロールでき、加熱の仕方はこの物質を流れる電流量で制御できる。この物質の特徴を利用したメモリセルへの応用の試みは、既に報告されている（例えば、非特許文献１参照）。
【０００６】
【非特許文献１】Jpn. J. Appl. Phys. Vol. 39 (2000) PP.6157-6161 Part 1, NO.11, November 2000" Submicron Nonvolatile Memory Cell Based on Reversible Phase Transition in Chalcogenide Glasses" Kazuya Nakayama et al
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、好ましいセルアレイ構成を有し、相変化による抵抗値情報を不揮発に記憶する、書き換え可能な相変化メモリ装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
この発明の一つの実施の形態に係る相変化メモリ装置は、基板と、前記基板上に形成された互いに平行な複数の第１の配線と、前記基板上に第１の配線と絶縁されて交差するように形成された互いに平行な複数の第２の配線と、前記第１の配線と第２の配線の各交差部に配置されて、一端が第１の配線に他端が第２の配線に接続されたメモリセルとを備え、前記メモリセルは、結晶状態と非晶質状態の間の相変化により決まる抵抗値を情報として記憶する可変抵抗素子と、この可変抵抗素子に直列接続されたショットキーダイオードとを有する。
【０００９】
この発明の他の実施の形態に係る相変化メモリ装置は、半導体基板と、前記半導体基板に素子分離絶縁膜により区画されてマトリクス状に配列形成された複数の半導体層と、前記各半導体層の表面の一部に形成された金属電極を端子電極として各半導体層に形成されたダイオードと、マトリクスの一方向に並ぶ前記ダイオードの金属電極を共通接続するように配設された複数の第１の配線と、前記第１の配線を覆う層間絶縁膜と、前記層間絶縁膜の前記各第１の配線のスペース部に埋め込まれて前記各半導体層にオーミック接触する金属プラグと、前記層間絶縁膜上に形成されて底面が前記金属プラグに接触するカルコゲナイド層と、前記カルコゲナイド層の上面に接触するように前記第１の配線と交差して配設された複数の第２の配線とを有する。
【００１０】
この発明の更に他の実施の形態による相変化メモリ装置は、絶縁性基板と、前記絶縁性基板上に形成された互いに平行な複数の第１の配線と、前記各第１の配線に一端が接続されるように各第１の配線上に複数個ずつ形成された、結晶状態と非晶質状態の間の相変化により決まる抵抗値を情報として記憶する可変抵抗素子とダイオードの積層構造からなるメモリセルと、前記メモリセル上に、前記第１の配線と交差する方向の複数のメモリセルの他端を共通接続するように形成された複数の第２の配線とを有する。
【００１１】
この発明の更に他の実施の形態による相変化メモリ装置は、絶縁性基板と、この絶縁性基板上に積層された複数のセルアレイとを有し、前記各セルアレイは、互いに平行な複数の第１の配線と、前記各第１の配線に一端が接続されるように各第１の配線上に複数個ずつ形成された、結晶状態と非晶質状態の間の相変化により決まる抵抗値を情報として記憶する可変抵抗素子とダイオードの積層構造からなるメモリセルと、前記メモリセル上に、前記第１の配線と交差する方向の複数のメモリセルの他端を共通接続するように形成された複数の第２の配線とを有する。
【発明の効果】
【００１２】
この発明によれば、高性能化や高密度化が可能な相変化メモリが得られる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明の実施の形態を説明する。
図１は、実施の形態による相変化メモリのセルアレイを、３×３セルマトリクスについて示している。複数本の第１の配線（以下、これをワード線という）ＷＬが平行に配設され、これと交差して複数本の第２の配線（以下、これをビット線という）ＢＬが配設され、これらの各交差部にメモリセルＭＣが配置される。メモリセルＭＣは、可変抵抗素子ＶＲとダイオードＳＤの直列接続回路である。可変抵抗素子ＶＲは、カルコゲナイドにより形成され、その結晶状態と非晶質状態の相転移による抵抗値の大小をデータとして不揮発に記憶する。
【００１４】
ダイオードＳＤは、この実施の形態の場合ショットキーダイオードであるが、ｐｎ接合ダイオードをも用いうる。メモリセルＭＣの一端はビット線ＢＬに接続され、他端はワード線ＷＬに接続される。図では、ダイオードＳＤは、ワード線ＷＬ側がアノードになっているが、ワード線ＷＬとビット線ＢＬの電位関係でセルの選択性が得られればよいので、ダイオードＳＤの極性を逆にすること、可変抵抗素子ＶＲとダイオードＳＤの配置を逆にすることもできる。
【００１５】
データは前述のように、各メモリセルＭＣの抵抗素子ＶＲの抵抗値の大小として記憶される。非選択状態では例えば、全てのワード線ＷＬは”Ｌ”レベル、全てのビット線ＢＬは”Ｈ”レベルとする。一例を挙げれば、”Ｈ”レベルを１．８Ｖ、”Ｌ”を０Ｖとする。この非選択状態では、全てのメモリセルＭＣのダイオードＳＤが逆バイアス状態でオフであり、抵抗素子ＶＲには電流は流れない。図１のセルアレイの破線で囲んだ真中のメモリセルＭＣを選択する場合を考えると、選択されたワード線ＷＬを”Ｈ”とし、選択されたビット線ＢＬを”Ｌ”に設定する。これにより、選択セルでは、ダイオードＳＤが順バイアスになって電流が流れる。
【００１６】
このとき選択セルに流れる電流量は、抵抗素子ＶＲを構成するカルコゲナイドの相によって決まるから、電流量の大小を検知することにより、二値データの読み出しができる。  また、例えば選択ワード線の”Ｈ”レベル電位を高くすることによって電流量を増やし、この電流によるセル部の加熱を利用して、抵抗素子ＶＲのカルコゲナイドに相転移を生じさせることができる。従って、セルアレイ中特定のセルを選択して、そのセルの情報を書き換えることが可能である。
【００１７】
この様にこの実施の形態のセルアレイでは、アクセスはワード線ＷＬとビット線ＢＬの各々１本の電位レベル設定のみによって行われる。セル選択のためのトランジスタを設けた場合には、セルアレイ内にトランジスタのゲートを選択する信号線が必要になるが、この実施の形態ではその様な信号線は必要がない。またトランジスタに比べてダイオードの構造が簡単であることから、信号線が少なくて済むことと相俟って、セルアレイ構成は簡単になり、セルの高集積化が可能である。
【００１８】
セル選択のために用いられるダイオードＳＤは、特にショットキーダイオードを用いることにより、多くの効果が得られる。第１に、ショットキーダイオードは、ｐｎ接合ダイオードと異なり、多数キャリア素子であるから、小数キャリアの蓄積ということがなく、従って高速アクセスが可能になる。第２に、ｐｎ接合を形成する必要がないので、セルアレイ構成も製造工程も簡単になる。第３に、ｐｎ接合は温度による特性変化が問題になるが、ショットキー接合は温度に対して安定である。
【００１９】
上の動作説明では、ワード線ＷＬとビット線ＢＬの電位レベルを制御して、抵抗素子ＶＲを構成するカルコゲナイドの抵抗値検出（データ読み出し）や相変化の制御（データ書き換え）をする場合を示したが、ワード線ＷＬとビット線ＢＬに流れる電流レベルを制御して、読み出しや書き換えを行うこともできる。これら電圧制御方式と電流制御方式とでは、抵抗値の読み出し中にカルコゲナイドに与えられるエネルギーが異なる。カルコゲナイドは、非晶質状態では抵抗値が高く、結晶状態では抵抗値が低いからである。即ち、カルコゲナイドに発生するパワーは、カルコゲナイドの抵抗をＲとしたとき、電位制御ならｖ２／Ｒとなり、電流制御ならｉＲ２となる。このため両方式では、抵抗検知中のカルコゲナイドの温度変化の相変化に与える影響が異なる。従って、カルコゲナイドの相状態に与える安定性やセル構造を考慮して、いずれかの方式を選択すればよい。
【００２０】
次に、図１のセルアレイを実際に半導体集積回路として構成するいくつかの例を説明する。図２はその一例のセルアレイの平面図であり、図３Ａ，図３Ｂ，図３Ｃはそれぞれ、図２のＩ−Ｉ’，II−II’，III−III’断面を示している。
基板１０はこの実施の形態の場合、ｐ型シリコン基板であり、その表面部には素子分離絶縁膜１１により各メモリセル領域毎に区画されたｎ型シリコン層１２が形成されている。一方向に並ぶ複数のｎ型シリコン層１２に対して、その表面の片側よりに金属膜からなるワード線（ＷＬ）２１が連続して形成されている。このワード線２１をアノード電極（ショットキー電極）として、ワード線２１とｎ型シリコン層１２によりショットキーダイオードＳＤが形成される。但し、ワード線ＷＬとショットキー接合を構成する金属膜は別々であってもよく、例えばセル領域のみにショットキー接合を構成する金属膜をパターン形成し、これらを共通接続するようにワード線を形成することもできる。
【００２１】
ワード線２１が形成された面は、層間絶縁膜２２により平坦に覆われる。そしてこの層間絶縁膜２２の各ワード線２１のスペース部に各ｎ型シリコン層１２に達するコンタクト孔が開けられて、ここにダイオードＳＤのカソード電極となる金属プラグ２３が埋め込まれている。金属プラグ２３が埋め込まれるコンタクト孔からは、予めｎ型シリコン層１２に不純物を拡散して、良好なオーミック接触を得るためのｎ＋型層２６が形成されている。
【００２２】
金属プラグ２３が平坦に埋め込まれた層間絶縁膜２２上に更に、カルコゲナイド層２４が形成され、この上に金属膜によるビット線（ＢＬ）２５が形成されている。カルコゲナイド層２４の埋め込み金属プラグ２３とビット線２５の対向する部分（図３Ａ，図３Ｂの網掛け領域）が実際にセル領域として機能する相変化領域（即ち可変抵抗素子）ＶＲとなる。
【００２３】
この様なセルアレイの製造工程を、図３Ａの断面（Ｉ−Ｉ’断面）に着目して、図４〜図９を参照して説明する。図４は、ｐ型シリコン基板１０の表面部にｎ型層１２が形成されたウェハを示している。このウェハに対して、図５に示すように、素子分離絶縁膜１１を埋め込み形成し、島状のｎ型シリコン層１２がマトリクス状に配列された状態を得る。具体的に例えば、素子分離領域にｐ型シリコン基板１０に達する素子分離溝を形成し、この素子分離溝にシリコン酸化膜を埋め込む方法により素子分離絶縁膜１１を形成する。
この後、図６に示すように、アルミニウム等の金属膜を堆積し、パターニングして、ワード線２１を形成する。ワード線２１は、ｎ型シリコン層１２の片側よりにパターン形成されて、シリコン層１２との間にショットキーダイオードＳＤが形成される。
【００２４】
次いで、図７に示すように、ワード線２１を覆って平坦な層間絶縁膜２２を形成し、この層間絶縁膜２２に各ｎ型シリコン層１２のカソード側端部を露出させるコンタクト孔３１を形成する。そして、図８に示すように、コンタクト孔３１を介してイオン注入を行ってｎ＋型層２６を形成した後、コンタクト孔３１にカソード電極となる金属プラグ２３を埋め込む。
【００２５】
次に、図９に示すように、金属プラグ２３が埋め込まれた層間絶縁膜２２上にカルコゲナイド層２４を形成し、更にその上に金属膜によりビット線２５を形成する。前述したように、カルコゲナイド層２４の中のビット線２５と金属プラグ２３の対向する部分が実際のセル領域となる抵抗素子ＶＲとなる。
この実施の形態の場合、最小加工寸法をＦとして、ビット線２５の長手方向については、ワード線２１及び金属プラグ２３を３Ｆピッチで形成し、ワード線２１の長手方向については、ビット線２５と金属プラグ２３を２Ｆピッチで形成することができる。従って、単位セル面積は、６Ｆ２となる。
【００２６】
上の例では、カルコゲナイド層２４は、層間絶縁膜２２上の全面に形成したが、これをセル領域のみに残してパターニングしてもよい。その場合のセルアレイ断面構造を、図３Ａに対応させて図１０に示す。カルコゲナイド層２４は、セルにとって必要な相変化層である可変抵抗素子ＶＲとなる部分を残して除去して、その周囲には層間絶縁膜３２を埋め込んでいる。これにより、抵抗素子ＶＲは、広がり抵抗のない状態になり、結晶状態と非晶質状態の抵抗比や熱伝導率比がより大きいものとなる。
【００２７】
ショットキーダイオードに代わってｐｎ接合ダイオードを用いた一例のセルアレイ断面構造を、図３Ａに対応させて示すと、図１１のようになる。ワード線２１が形成される領域のｎ型シリコン層１２にｐ型層３３を形成して、ワード線２１はこのｐ型層３３にオーミック接触させる。これにより、ｐｎ接合ダイオードを用いたセルアレイが得られる。
ここまでの例は、各素子領域のｎ型シリコン層１２が、互いにｐｎ接合により分離される。これに対して、各ｎ型シリコン層１２を、絶縁分離されたフローティング状態とすることもできる。図１２は、その様な例のセルアレイ断面構造を、図３Ａに対応させて示している。ｎ型シリコン層１２は、その底部にシリコン酸化膜３４が埋設されて、ｐ型シリコン基板１０とは分離されている。具体的には、シリコン基板上にシリコン酸化膜で分離されたシリコン層を有する、いわゆるＳＯＩウェハを用いることより、この様な構造が得られる。この構造を用いると、各セル間のリークがない優れた特性が得られる。
【００２８】
ダイオードＳＤは、前述のように極性が逆であってもよく、図１３は、その様な例のセルアレイ断面構造を、図３Ａに対応させて示している。この例では、金属プラグ２３とｎ型シリコン層１２の間でショットキー接合を構成するダイオードＳＤを形成している。ワード線２１とｎ型シリコン層１２は、オーミック接触させるべく、この部分にｎ＋型層２６を形成している。ｐｎ接合ダイオードの場合も同様である。
【００２９】
なお、以下の実施の形態では、ワード線側をアノードとするショットキーダイオードを用いる場合について専ら説明するが、以下の実施の形態でも図１０〜図１３で説明した種々の変形が可能である。
図１４は、図１のセルアレイを実現する他のセルアレイ構成の平面図であり、図１５Ａ及び図１５ＢはそのＩ−Ｉ’及びII−II’断面図である。この実施の形態では、絶縁性基板を用いてこの上にセルアレイを構成する。絶縁性基板として図の例では、シリコン酸化膜４１で表面が覆われたシリコン基板４０を用いている。この基板上に、金属膜によるワード線（ＷＬ）４２が形成され、ワード線４２の間は層間絶縁膜４３が埋め込まれて平坦化されている。
【００３０】
ワード線４２上に、各セル領域毎に分離された多結晶のｎ型シリコン層４４が形成されて、ワード線４２との間にショットキー接合を構成するダイオードＳＤが作られている。ｎ型シリコン層４４の表面にはｎ＋型層４５が形成され、これに接続されるオーミック電極（カソード電極）４６が形成されている。ショットキーダイオードの周囲には層間絶縁膜４７が埋め込まれて平坦化されている。その上に、カルコゲナイド層４８が形成され、更にこの上に金属膜によるビット線（ＢＬ）４９がパターン形成されている。
この実施の形態の場合も、カルコゲナイド層４８の中のビット線４９とオーミック電極４６が対向する領域が実際のセル領域（相変化領域）である可変抵抗素子ＶＲとなり、図１のセルアレイが構成される。
【００３１】
図１６〜図１９は、図１５Ａの断面に着目して製造工程を示している。図１６に示すように、基板上に金属膜の堆積とパターニングによりワード線４２を形成する。この後、各ワード線４２の間に層間絶縁膜４３を埋め込む。この工程は逆であってもよい。即ち層間絶縁膜４３を先に堆積してこれに配線溝を形成し、この配線溝にワード線４２を埋め込むという、ダマシーン法によってもよい。
【００３２】
次に、図１７に示すように、ｎ型多結晶シリコン層４４を形成し、その表面部にｎ＋型層２５を形成した後、更にオーミック電極膜４６を形成する。これにより、ｎ型層４４とワード線４２の間にショットキー接合を持つダイオードＳＤが形成される。続いて、図１８に示すように、電極膜４６からｎ型シリコン層４４までを、リソグラフィとＲＩＥにより、各セル領域に島状に残るようにエッチングする。これにより、ショットキーダイオードＳＤが飛び飛びにワード線４２上に配置された状態になる。
この後、図１９に示すように、ショットキーダイオードＳＤの周囲に平坦に素子分離絶縁膜４７を埋め込む。続いて、図１５Ａ，Ｂに示すように、カルコゲナイド層４８を堆積し、更にその上にビット線４９を形成する。
【００３３】
この実施の形態によると、ダイオードがワード線上に形成されるから、先の実施の形態に比べてセルアレイの単位セル面積を小さいものとすることができる。即ち、ワード線ＷＬをライン／スペース＝１Ｆ／１Ｆで形成し、ビット線ＢＬを同じくライン／スペース＝１Ｆ／１Ｆで形成することにより、単位セル面積は、４Ｆ２となる。
またこの実施の形態の場合、セルアレイは、絶縁性基板上に膜堆積とパターニングにより形成されるから、ダイオードＳＤと抵抗素子ＶＲの上下関係を逆にすることもできる。更に、膜堆積とパターニングを繰り返すことによって、セルアレイを多層に積層することも容易にできる。
【００３４】
具体的に、セルアレイを多層化する実施の形態を、以下に説明する。図２０〜図２２は、ビット線ＢＬを共有して二つのセルアレイＭＡ０，ＭＡ１を積層した例を、各素子の配置関係を異ならせた３つの態様について、等価回路的に示している。
図２０では、ワード線ＷＬにダイオードＳＤのアノードを接続し、ビット線ＢＬ側に可変抵抗素子ＶＲが配置されたメモリセルＭＣ構成として、ビット線ＢＬを共有して上下のセルアレイＭＡ０，ＭＡ１を構成している。図では、上下のセルアレイのセルが選択されたときのセル電流の方向を示している。
【００３５】
図２１では、上部セルアレイＭＡ１が図２０とは異なる。即ち、下部セルアレイＭＡ０では、ワード線ＷＬにダイオードＳＤのアノードを接続し、ビット線ＢＬ側に可変抵抗素子ＶＲが配置されたメモリセルＭＣ構成としている。これに対し、上部セルアレイＭＡ１では、ビット線ＢＬにダイオードＳＤのカソードを接続し、ワード線ＷＬ側に可変抵抗素子ＶＲが配置されたメモリセルＭＣ構成としている。上下のセルアレイＭＡ０，ＭＡ１がビット線ＢＬを共有することは、図２０と同様である。
図２２は、図２０とはダイオードＳＤと抵抗素子ＶＲの配置を逆にしている。即ちビット線ＢＬにダイオードＳＤのカソードを接続し、ワード線ＷＬ側に抵抗素子ＶＲが配置されたメモリセルＭＣ構成として、ビット線ＢＬを共有して上下のセルアレイＭＡ０，ＭＡ１を構成している。図２１，図２２ともセル電流の方向は同じである。
【００３６】
図２０〜図２２は、いずれも、非選択状態で、ビット線ＢＬを“Ｈ”レベル（例えば、１．８Ｖ）とし、ワード線ＷＬを“Ｌ”レベル（例えば、０Ｖ）とする。そして、上下のセルアレイＭＡ０，ＭＡ１のいずれか一方について、選択されたワード線を“Ｈ”レベル、選択されたビット線ＢＬを“Ｌ”レベルとすれば、他方のセルアレイではダイオードが順バイアスにはならず、上下のセルアレイＭＡ０，ＭＡ１を互いに独立にアクセスすることも可能になる。
【００３７】
図２３〜図２５は、それぞれ図２０〜図２２のセルアレイＭＡ０，ＭＡ１の積層構造を示している。これらの図で、図１５Ａと対応する部分に、上下のセルアレイの間で“ａ”，“ｂ”を番号に付けて区別した同じ番号を用いている。図２３では、下部セルアレイＭＡ０の構造は、図１５Ａと同じである。この下部セルアレイＭＡ０上に、その最上部のビット線４９を共有するように、上部セルアレイＭＡ１が積層されている。上部セルアレイＭＡ１の膜積層順は、下部セルアレイＭＡ０と逆であり、ビット線４９上にカルコゲナイド層４８ｂが形成される。この上に、オーミック電極膜４６ｂ、底部にｎ＋型層４５ｂが形成されたｎ型シリコン層４４ｂ、及びワード線４２ｂが順次積層されている。
【００３８】
図２４においても、下部セルアレイＭＡ０は、図１５Ａと同じである。この上に積層される上部セルアレイＭＡ１の膜積層順序が、図２３とは異なる。即ちビット線４９上に、底部にｎ＋型層４５ｂが形成されたｎ型シリコン層４４ｂと金属膜４６ｂが積層形成されて、ダイオードＳＤが構成されている。金属膜４６ｂは、図２３のオーミック電極４６ｂとは異なり、ｎ型シリコン層４４ｂとの間でショットキー接合を形成する。そしてダイオードＳＤが形成された上に、カルコゲナイド層４８ｂが形成され、更にこの上にワード線４２ｂが形成される。
【００３９】
図２５では、下部セルアレイＭＡ０のダイオードＳＤと抵抗素子ＶＲの積層順が図１５Ａとは逆である。ワード線４２ａが埋め込まれた面にまず、抵抗素子ＶＲを構成するカルコゲナイド層４８ａが形成される。この上に、金属膜４６ａ、ｎ型シリコン層４４ａが形成され、金属膜４６ａとの間にショットキー接合を形成している。ｎ型シリコン層４４ａの上面にｎ＋型層４５ａが形成され、これにコンタクトするようにビット線４９が形成される。ビット線４９上には、図２３と同様の積層構造の上部セルアレイＭＡ１が形成される。
【００４０】
図２０〜図２２の等価回路及びこれらに対応する図２３〜図２５の断面構造で示したのは、ビット線を共有してセルアレイを積層したものであるが、上下のセルアレイで配線等を共有することなく単純に積層することも可能である。図２６は、その様な積層セルアレイの例を示している。これは、図１５Ａに示すセルアレイ構成を、層間絶縁膜５１を間に挟んで繰り返し積層したものである。下部セルアレイＭＡ０と上部セルアレイＭＡ１は、電気的に分離された状態となる。この様に、電気的に完全に分離された状態でセルアレイを積層すれば、上下セルアレイの間で、ダイオードの極性や電位関係は自由に選択することができる。
【００４１】
更に、上下のセルアレイがワード線を共有して積層されるようにすることもできる。図２７は、その様な例の等価回路を示しており、下部セルアレイＭＡ０と上部セルアレイＭＡ１のワード線ＷＬが共有されている。ワード線またはビット線を共有して積層されて上下に隣接するセルアレイは、ビット線またはワード線が独立であるから、同時にアクセスすることができる。このことから、ワード線またはビット線を共有するセルアレイ部の用途は拡がり、多値メモリ等に有効になる。この点は、後述する。図では、共有ワード線ＷＬが選択されたときの上下セルアレイの一つずつのセル電流を矢印で示している。
図２８は、図２７に示したセルアレイＭＡ０，ＭＡ１の積層構造を示す断面図である。この図でも、図１５Ａと対応する部分に、上下のセルアレイの間で“ａ”，“ｂ”を番号に付けて区別した同じ番号を用いている。シリコン酸化膜４１で覆われたシリコン基板４０上にまず、ビット線（ＢＬ０）４９ａが複数本配列形成される。ビット線４９ａの間は層間絶縁膜で埋め込まれる。この上に、カルコゲナイド層４８ａが形成される。
【００４２】
カルコゲナイド層４８ａの上には、各ビット線４９ａ上に飛び飛びに位置するようにダイオードＳＤが形成される。即ち、オーミック電極４６ａ、ｎ＋型シリコン層４５ａ、ｎ型シリコン層４４ａの積層膜をパターニングして、ｎ型シリコン層４４ａによりショットキーダイオードＳＤの本体部が作られる。ダイオード本体部の周囲は層間絶縁膜で埋められて平坦化される。
そして、ダイオードＳＤのアノード電極となり且つ、ビット線とは交差する方向にダイオードＳＤを共通接続するワード線（ＷＬ）４２が形成される。即ちワード線４２とｎ型シリコン層４４ａの間にショットキー接合が形成される。なお、より好ましいショットキーダイオードを作るためには、ワード線４２とは別に、ｎ型シリコン層４４ａにショットキー接触する金属膜を形成すればよい。
【００４３】
ワード線４２の間は層間絶縁膜により埋められて平坦化される。そしてこの上に、ｎ型シリコン層４４ｂ、ｎ＋型シリコン層４５ｂ及びオーミック電極４６ｂの積層膜をパターニングして、ショットキーダイオードＳＤが形成される。ワード線４２とｎ型シリコン層４４ｂの間にショットキー接合が形成される。ダイオードＳＤの周囲は層間絶縁膜で埋められて平坦化され、更にこの上にカルコゲナイド層４８ｂが形成される。カルコゲナイド層４８ｂの上に、ビット線（ＢＬ１）４９ｂがパターン形成される。
【００４４】
以上のようにして、ワード線を共有してセルアレイＭＡ０，ＭＡ１を積層することができる。図２７及び図２８では、上下のセルアレイＭＡ０，ＭＡ１でダイオードＳＤと抵抗素子ＶＲの積層順が逆の例を示しているが、同じ積層順であってもよい。また各セルアレイＭＡ０，ＭＡ１内での抵抗素子ＶＲとダイオードＳＤの積層順も逆にすることができる。即ち、選択ワード線ＷＬを“Ｈ”レベル、選択ビット線ＢＬを“Ｌ”レベルとしてアクセスする方式であれば、上下セルアレイ共に、ワード線ＷＬ側がアノードとなる極性にダイオードＳＤが配置されていれば、ダイオードＳＤと抵抗素子ＶＲの積層順序は問わない。
先に説明したビット線を共有してセルアレイを積層する方式と、ワード線を共有してセルアレイを積層する方式を組み合わせれば、上下に隣接するセルアレイ間でワード線及びビット線を共有して、３層以上の多層にセルアレイを重ねることができ、３次元構造の大容量メモリを得ることができる。
【００４５】
また、図２３〜図２６及び図２８に示す積層セルアレイ構造は、いずれも、ビット線とワード線を共に、１Ｆ／１Ｆのライン／スペースで形成することができる。これによりセルアレイの高密度化が可能である。後述する３層以上のセルアレイを積層する場合も同様である。
図２９は、セルアレイのワード線ＷＬ及びビット線ＢＬに、データ読み出し時又は書き込み時にそれぞれ正論理パルス及び負論理パルスを転送するための選択回路５０の構成例を示している。選択回路５０は、読み出し時に選択信号／ＷＳにより駆動されてワード線ＷＬを高電位電源線ＷＰＳに接続するＰＭＯＳトランジスタＱＰ１と、選択信号ＢＳにより駆動されてビット線ＢＬを低電位電源線ＢＰＳに接続するＮＭＯＳトランジスタＱＮ０を有する。選択回路５０はまた、非選択時にワード線ＷＬを低レベルに、ビット線ＢＬを高レベルに保持するためのリセット用ＮＭＯＳトランジスタＱＮ１及びリセット用ＰＭＯＳトランジスタＱＰ０を有する。
【００４６】
選択信号／ＷＳ，ＢＳは、アドレスデコーダの出力であり、非選択状態で／ＷＳ＝“Ｈ”，ＢＳ＝“Ｌ”である。従って、非選択状態では、選択トランジスタＱＰ１，ＱＮ０はオフであり、リセット用トランジスタＱＮ１，ＱＰ０がオンであって、ワード線ＷＬはＶｓｓの“Ｌ”レベルに、ビット線ＢＬは、Ｖｃｃの“Ｈ”レベルに保持される。選択状態になると、リセット用トランジスタＱＮ１，ＱＰ０がオフ、選択トランジスタＱＰ１，ＱＮ０がオンになる。データ読み出し時には、ワード線ＷＬ、ビット線ＢＬはそれぞれ、図示のように高電位電源線ＷＰＳ、低電位電源線ＢＰＳに接続される。高電位電源線ＷＰＳと低電位電源線ＢＰＳはそれぞれ、“Ｈ”レベル（例えば、Ｖｃｃ＝１．８Ｖ）と“Ｌ”レベル（例えば、Ｖｓｓ＝０Ｖ）が与えられるものとする。これにより、メモリセルＭＣには選択トランジスタＱＰ１，ＱＮ０のオン時間に応じて読み出し電流が流れる。
【００４７】
図３０は、この発明によるセルアレイに適用されるセンスアンプ（ＳＡ）回路１００の基本構成を示している。これは、後述する多値記憶を実現する場合のセンスアンプ方式に発展させるに好ましい構成例として示している。図３０に示すセンスアンプ回路１００は、電流検出型センスアンプであり、選択セルに流れる電流を電圧に変換する素子である抵抗Ｒ０，Ｒ１、ダミーセルＤＭＣ、このダミーセルＤＭＣに流れる電流を電圧に変換する抵抗ｒ０，ｒ１、及びオペアンプＯＰ０，ＯＰ１を備えて構成されている。
【００４８】
セルアレイの中のあるワード線ＷＬが、ロウアドレスデコーダの出力である選択信号／ＷＳにより駆動される選択ＰＭＯＳトランジスタＱＰ１により選択されると、信号線ＷＰを介し、抵抗Ｒ１を介して高電位電源線ＷＰＳに接続される。またビット線ＢＬは、カラムアドレスデコーダの出力である選択信号ＢＳにより駆動される選択ＮＭＯＳトランジスタＱＮ０により選択され、信号線ＢＰを介し、抵抗Ｒ０を介して低電位電源線ＢＰＳに接続される。
【００４９】
メモリセルＭＣと等価なダミーセルＤＭＣは、ダミーダイオードＤＳＤとダミー抵抗素子ＤＶＲから構成されて、メモリセルＭＣの二値データの抵抗値の中間の抵抗値を持つものとする。ダミーセルＤＭＣの一端は、ＰＭＯＳトランジスタＱＰ２を介し、抵抗ｒ１を介して高電位電源線ＷＰＳに接続される。ＰＭＯＳトランジスタＱＰ２は、選択ＰＭＯＳトランジスタＱＰ１のダミー素子であり、常時オン駆動されている。ダミーセルＤＭＣの他端は、ＮＭＯＳトランジスタＱＮ２を介し、抵抗ｒ０を介して低電位電源線ＢＰＳに接続される。ＮＭＯＳトランジスタＱＮ２は、選択ＮＭＯＳトランジスタＱＮ０のダミー素子であり、常時オン駆動されている。
【００５０】
センスアンプ本体は、二つのオペアンプＯＰ０，ＯＰ１により構成される。オペアンプＯＰ０の非反転入力端子には、抵抗Ｒ０の適当な中間タップの出力ｂの電圧が入力され、反転入力端子には抵抗ｒ０とＮＭＯＳトランジスタＱＮ０の接続ノードの電圧が入力される。オペアンプＯＰ１の反転入力端子には、抵抗Ｒ１の適当な中間タップの出力ｗの電圧が入力され、非反転入力端子には抵抗ｒ１とＰＭＯＳトランジスタＱＰ２の接続ノードの電圧が入力される。
【００５１】
この様に構成されたセンスアンプ回路１００の動作を説明する。前述のように、非選択状態では、ワード線ＷＬは“Ｌ”レベルに、ビット線ＢＬは“Ｈ”レベルに保持されている。選択時は、ワード線選択信号／ＷＳが“Ｌ”、ビット線選択信号ＢＳが“Ｈ”になる。そして、高電位電源線ＷＰＳに“Ｈ”レベル＝Ｖｃｃ、低電位電源線ＢＰＳに“Ｌ”レベル＝Ｖｓｓがそれぞれ与えられているとすると、選択されたメモリセルＭＣにセル電流が流れる。
【００５２】
具体的に、抵抗Ｒ０，Ｒ１，ｒ０，ｒ１の関係は例えば、抵抗Ｒ０のオペアンプＯＰ０への電圧出力ｂの中間タップから端子ＢＰＳまでの抵抗値が抵抗ｒ０と同じとし、同様に抵抗Ｒ１のオペアンプＯＰ１への電圧出力ｗの中間タップから端子ＷＰＳまでの抵抗値が抵抗ｒ１と同じとする。選択セルが高抵抗状態（以下、これをデータ“０”とする）であって、ダミーセルＤＭＣ側に流れる電流に比べてセル電流が小さいと、オペアンプＯＰ０，ＯＰ１の出力は共に“Ｌ”となる。逆に、選択セルが低抵抗状態（以下、これをデータ“１”とする）であって、ダミーセルＤＭＣ側に流れる電流に比べて大きなセル電流が流れると、オペアンプＯＰ０，ＯＰ１の出力は共に“Ｈ”となる。即ち、図３２に示す論理により、データ“０”，“１”の判別ができる
【００５３】
なお、図３０のセンスアンプ回路１００の構成は、後に説明する多値記憶を考慮したものであって、上述した二値記憶のみを考えた場合には、オペアンプＯＰ０，ＯＰ１のいずれか一方のみ用いてもよい。或いはオペアンプＯＰ０，ＯＰ１の一方の反転入力端子と非反転入力端子の接続関係を逆にすることもできる。これにより、二つのオペアンプＯＰ０，ＯＰ１の出力は、データに応じて一方が“Ｈ”，他方が“Ｌ”となる。従って更にこれらの二つのオペアンプ出力を入力するオペアンプを用意すれば、データ“０”，“１”を“Ｈ”，“Ｌ”に対応させたセンス出力を得ることができる。
【００５４】
次に、図２７及び図２８で説明した、ワード線ＷＬを共有して積層された２層のセルアレイＭＡ０，ＭＡ１により多値記憶を行う場合について説明する。多値記憶は、ワード線ＷＬを共有して積層された二つのセルアレイＭＡ０，ＭＡ１の間で同時にアクセスされる二つのメモリセルのデータ状態の４つの組み合わせを利用する。図３０の回路方式を発展させた４値記憶用のセンスアンプ回路１００を、図３１に示す。
【００５５】
図３１のセンスアンプ回路１００は、下部セルアレイのビット線ＢＬ０と共有ワード線ＷＬにより選択されるメモリセルＭＣ０、ダミーセルＤＭＣ０についての電流電圧変換用抵抗Ｒ０，Ｒ１，ｒ０，ｒ１、オペアンプＯＰ０，ＯＰ１の部分は、図３０と同じである。上部セルアレイの共有ワード線ＷＬとビット線ＢＬ１により選択されるメモリセルＭＣ１についても、ワード線ＷＬ側の回路を下部セルアレイと共有して同様の構成とする。
【００５６】
上部セルアレイ側のビット線ＢＬ１は、選択ＮＭＯＳトランジスタＱＮ３を介し、信号線ＢＰ１及び抵抗Ｒ２を介して低電位電源線ＢＰＳに接続される。また低電位電源線ＢＰＳと高電位電源線ＷＰＳの間に、抵抗ｒ２，ｒ１を介してダミーセルＤＭＣ１が接続され、オペアンプＯＰ２が用意される。オペアンプＯＰ２の反転入力端子には、抵抗ｒ２とダミーＮＭＯＳトランジスタＱＮ４の接続ノードが接続され、非反転入力端子には、抵抗Ｒ２の中間タップｂ１の電圧が入力される。
【００５７】
このようなセンスアンプ回路１００の構成により、同時に選択される上部セルアレイのメモリセルＭＣ１のデータ状態“０”，“１”と、下部セルアレイのメモリセルＭＣ０のデータ状態“０”，“１”の組み合わせによって、４値データの判別ができる。図３１には、共有ワード線ＷＬが選択され、ビット線ＢＬ０，ＢＬ１が選択されたときにメモリセルＭＣ０，ＭＣ１に流れるセル電流Ｉｃ０，Ｉｃ１の様子を示している。図３３に示す真理値表の上部列は、メモリセルＭＣ１のデータ状態“０”，“１”と、メモリセルＭＣ０のデータ状態“０”，“１”の組み合わせを示している。
【００５８】
データ“００”（即ちメモリセルＭＣ１，ＭＣ０が共に“０”（高抵抗状態））では、オペアンプＯＰ１の出力ＯＵＴ１が“Ｌ”である。オペアンプＯＰ０，ＯＰ２の出力ＯＵＴ０，ＯＵＴ２は共に“Ｌ”であるが、これはデータ判定には用いる必要がなく、“−”で示している。これは以下の説明でも同様とする。データ“０１”（即ち、上部セルＭＣ１が“０”で下部セルＭＣ０が“１”（低抵抗状態））のときは、下部セルＭＣ０側に大きな電流が流れるから、オペアンプＯＰ０，ＯＰ１の出力ＯＵＴ０，ＯＵＴ１は“Ｈ”になり、オペアンプＯＰ２の出力ＯＵＴ２は“Ｌ”である。データ“１０”（上部セルＭＣ１が“１”で下部セルＭＣ０が“０”）のときは、上部セルＭＣ１側に大きな電流が流れるから、オペアンプＯＰ１，ＯＰ２の出力ＯＵＴ１，ＯＵＴ２が“Ｈ”になり、オペアンプＯＰ０の出力ＯＵＴ０は“Ｌ”である。従って、データ“０１”と“１０”は、ＯＵＴ２，ＯＵＴ１の“Ｌ”，“Ｈ”と、ＯＵＴ１，ＯＵＴ０の“Ｈ”，“Ｌ”により判別できる。
【００５９】
データ“１１”（上下セルＭＣ１，ＭＣ０が共に“１”）の場合には、両方に大きな電流が流れ、オペアンプＯＰ０−ＯＰ２の出力ＯＵＴ０−ＯＵＴ２は全て“Ｈ”になる。以上により、図３３に示す真理値表により、３つのオペアンプの出力ＯＵＴ０−ＯＵＴ２の組み合わせによって、上下セルアレイの二つのセルによる４値記憶ができる。
次に、３層の積層セルアレイにより８値メモリを構成する例を説明する。図３４は、３層セルアレイの等価回路であり、最下層のビット線ＢＬ０（ＢＬ００，ＢＬ０１，…）とワード線ＷＬ０（ＷＬ００，ＷＬ０１，…）に挟まれたメモリセルによりセルアレイＭＡ０が構成される。そのワード線ＷＬ０を共有してその上部にセルアレイＭＡ１が構成され、それらこのセルアレイＭＡ１のビット線ＢＬ１（ＢＬ１０，ＢＬ１１，…）を共有して更にセルアレイＭＡ２が重ねられている。
【００６０】
図３４には、３層のセルアレイＭＡ０−ＭＡ２の一つずつのセルが選択されたときのセル電流の方向を示している。この様な３層セルアレイを用いて、各セルアレイから同時に選択される３個のメモリセルのデータ状態の組み合わせによって、８値記憶が可能となる。この様な８値記憶を行う場合のセンスアンプ回路１００を、図３１のセンスアンプ方式を発展させて示したのが、図３５である。この場合、第１のセルアレイＭＡ０のビット線ＢＬ０の電流検知に用いられるオペアンプＯＰ０、共有ワード線ＷＬ０の電流検知に用いられるオペアンプＯＰ１、共有ビット線ＢＬ１の電流検知に用いられるオペアンプＯＰ２、最上部のワード線ＷＬ１の電流検知に用いられるオペアンプＯＰ３が設けられる。
【００６１】
図３５には、３層のセルアレイの中で同時に選択されるセルＭＣ０，ＭＣ１，ＭＣ２に流れるセル電流Ｉｃ０，Ｉｃ１，Ｉｃ２の様子を示している。この様なセンスアンプ回路構成を用いた場合の多値セル状態を検出したときの真理値表を示すと、図３６のようになる。図３６の上部の行は、上部セルアレイＭＡ２のセルＭＣ２、中間セルアレイＭＡ１のセルＭＣ１、下部セルアレイＭＡ０のセルＭＣ０のデータ状態の組み合わせである。図３６から、データ状態“１０１”と“１１１”の場合には、全てのオペアンプの出力が“Ｈ”になり、縮退して区別が付かなくなる。このとき、ワード線ＷＬ１からセルＭＣ２を通ってビット線ＢＬ１に大きなセル電流が流れ、同様にワード線ＷＬ０からセルＭＣ０を通ってビット線ＢＬ０に大きなセル電流が流れて、中間のセルＭＣ１のデータ状態に拘わらず、全てのオペアンプＯＰ０−ＯＰ３の出力が“Ｈ”になるためである。
【００６２】
従って、８値データを全部有効に利用するためには、データ“１０１”，“１１１”を区別できるセンスアンプ回路方式が必要になる。これは、上部セルＭＣ２，下部セルＭＣ０が共に“１”であって、中間セルＭＣ１が“０”の場合と“１”の場合との相違は、ワード線ＷＬ０に流れる電流値が異なるという事実を利用すればよい。即ち、セルＭＣ０が“１”であり、セルＭＣ１が“０”であれば、ワード線ＷＬ０からセルＭＣ０のみに大きな電流が流れるのに対し、セルＭＣ０，ＭＣ１が共に“１”であれば、ワード線ＷＬ０からセルＭＣ０，ＭＣ１に対して共に大きな電流が流れるから、ワード線ＷＬ０の電流に着目すると、２倍の電流値の差が生じる。
【００６３】
この点に着目して、図３５の回路を改良したセンスアンプ回路１００を、図３７に示している。これは、図３５に示すワード線ＷＬ０の電流検知を行うオペアンプＯＰ１の部分に、メモリセルＭＣ０，ＭＣ１が共にデータ“１”の場合と、その一方のみがデータ“１”の場合の電流値の相違を判別できるように、二つの電流検出部となるオペアンプＯＰ１０，ＯＰ１１を併設したものである。ワード線ＷＬ０に対する高電位電源線ＷＰＳ側の抵抗Ｒ１には、二つの中間タップの出力ｗ０１，ｗ０２を取り出してそれぞれ、オペアンプＯＰ１０，ＯＰ１１の反転入力端子に入れる。ここで、ｗ０２はｗ０１より抵抗による電圧降下が少ないタップ位置出力であり、電流値がほぼ２倍になると、１倍の電流値でのｗ０１の値と同じくらいの電位が出るようにする。
【００６４】
即ち、ダミーセルに流れる電流と比較して、高電位電源線ＷＰＳから選択セルに向かって流れる電流がひとつの低抵抗セル（“１”データセル）に向かって流れる値の時にはＯＵＴ１０が“Ｈ”で、ＯＵＴ１１が“Ｌ”となり、電流が二つの低抵抗セルに向かって流れる値の時にはＯＵＴ１０，ＯＵＴ１１ともに“Ｈ”となるように、抵抗Ｒ１の中間タップ出力ｗ０１，ｗ０２のタップ位置を調節する。
【００６５】
この様なセンスアンプ回路を用いると、ビット線ＢＬ１に対応するオペアンプＯＰ２を用いることなく、８値データの判別ができる。その真理値表を図３８に示す。３つのセルによる８値データ状態（ＭＣ２，ＭＣ１，ＭＣ０の状態値）は一番上の行に示されている。ビット線ＢＬ０に対するオペアンプＯＰ０出力ＯＵＴ０、ワード線ＷＬ０に対応する二つのオペアンプＯＰ１０，ＯＰ１１の出力ＯＵＴ１０，ＯＵＴ１１、ワード線ＷＬ１に対応するオペアンプＯＰ３の出力ＯＵＴ３の“Ｈ”，“Ｌ”の組み合わせにより、縮退のない状態で８値を判別することができる。
【００６６】
なお、図３７に示した、ワード線での電流値判別を行うセンスアンプ回路方式は、先の４値記憶にも適用できる。即ち、図３１の３つのオペアンプＯＰ０，ＯＰ１，ＯＰ２に代わって、図３７に示す３つのオペアンプＯＰ０，ＯＰ１０，ＯＰ１１を用いる。このとき、図３３に対応する４値の真理値表は、図３９のようになる。
次に、４層の積層セルアレイによる１６値記憶のメモリ構成を説明する。図４０はその等価回路である。積層セルアレイの構造は示さないが、ここでは図２８に示したワード線を共有する二層セルアレイＭＡ０，ＭＡ１の積層構造を繰り返して得られる積層セルアレイを想定している。従って、第１のセルアレイＭＡ０とこの上の第２のセルアレイＭＡ１は、ワード線ＷＬ０（ＷＬ００，ＷＬ０１，…）を共有する。第２のセルアレイＭＡ１とこの上の第３のセルアレイＭＡ２とはビット線ＢＬ１（ＢＬ１０，ＢＬ１１，…）を共有する。更に、第３のセルアレイＭＡ２とこの上の第４のセルアレイＭＡ３は、ワード線ＷＬ１（ＷＬ１０，ＷＬ１１，…）を共有する。図では、上下の共有ワード線ＷＬ０，ＷＬ１が同時に選択されたときのセル電流の流れの方向を矢印で示している。
【００６７】
この様な４層セルアレイのそれぞれから選択される４ビットデータにより、１６値記憶を行う。そのためのセンスアンプ回路として、例えば図３１或いは図３５に示すセンスアンプ回路方式をそのまま適用したとする。図は省略するが、このときオペアンプは、最下層のビット線ＢＬ０に対してＯＰ０，次の第１の共有ワード線ＷＬ０に対してＯＰ１，次の共有ビット線ＢＬ１に対してＯＰ２、次の第２の共有ワード線ＷＬ１に対してＯＰ３、最上層のビット線ＢＬ２に対してＯＰ４の５つが設けられる。
【００６８】
この様なセンスアンプ方式とした場合の、５つのオペアンプＯＰ０−ＯＰ４の出力をＯＵＴ０−ＯＵＴ４として１６値の真理値表を示すと、図４１のようになる。上部の行が、１６値のセル状態（セルアレイＭＡ３の選択セル、セルアレイＭＡ２の選択セル、セルアレイＭＡ１の選択セル、セルアレイＭＡ０の選択セルの状態値の組み合わせ）である。
この真理値表によると、多値状態の縮退が３組できている。即ち、データ“０１０１”と“０１１１”は、出力ＯＵＴ４が“Ｌ”であり、残りの全出力が“Ｈ”となり、区別が付かない。データ“１０１０”と“１１１０”とは、出力ＯＵＴ０が“Ｌ”であり、残りの全出力が“Ｈ”となって区別が付かない。また、データ“１０１１”，“１１０１”，“１１１１”は全出力が“Ｈ”となる。
【００６９】
１６値の多値データを全て有効に活用するためには、図３７のセンスアンプ回路方式、即ち、ワード線に流れる電流についてひとつのセル電流分が流れる場合と二つのセル電流分が流れる場合とを区別できる方式を用いれば良い。具体的に、図３７のセンスアンプ回路方式を発展させて、４層セルアレイの１６値記憶に対応させて示すと、図４２のようになる。下から第１番目の共有ワード線ＷＬ０に対して、二つのオペアンプＯＰ１０，ＯＰ１１を設けたと同様に、第２番目の共有ワード線ＷＬ１に対しても、二つのオペアンプＯＰ３０，ＯＰ３１を設けている。これらのオペアンプＯＰ３０，ＯＰ３１が、抵抗Ｒ３の二つの中間タップ出力ｗ１０，ｗ１１を反転入力端子に入力することで、ワード線ＷＬ１に一つのセル分の電流が流れる場合と二つのセル分の電流が流れる場合とを区別可能としている。
【００７０】
この様なセンスアンプ回路により、１６値記憶を行う場合の真理値表を、図４３に示す。ここでは、オペアンプＯＰ４の出力ＯＵＴ４と、二つの共有ワード線ＷＬ１，ＷＬ０に対して二つずつ設けられたオペアンプＯＰ３０，ＯＰ３１，ＯＰ１０，ＯＰ１１の出力ＯＵＴ３０，ＯＵＴ３１，ＯＵＴ１０，ＯＵＴ１１と、最下層のビット線ＢＬ０に対するオペアンプＯＰ０の出力ＯＵＴ０の５出力の組み合わせとして、１６値を表している。第２のセルアレイＭＡ１と第３のセルアレイＭＡ２の共有ビット線ＢＬ１に対応して設けられたオペアンプＯＰ２の出力は用いていない。
【００７１】
図４３の真理値表から、１６値全てのデータが縮退することなく、判別できる。この真理値表に従って、論理回路を作り、１６値出力に割り当てることにより、４層セルアレイの４つのセルによる１６値の情報を判別して出力することができる。
以上において、縮退のない状態で多値データを判別するためのセンスアンプ回路構成を説明した。ここまでは、上下セルに挟まれた中間セルに流れるセル電流が１セル分か或いは２セル分かを判定するために、ワード線ＷＬに流れる電流を検知するオペアンプを併置するものであった。これに対して、上述した１セル分か２セル分かの電流判定は、ビット線ＢＬ側で行ってもよい。例えば、単位セルアレイについてのセンスアンプ回路１００として、図３１に代わって、図４４の構成を用いる。ビット線側に二つのオペアンプＯＰ００，ＯＰ０１を併設し、これらの反転入力端子に抵抗Ｒ０の二つの中間タップ出力ｂ０１，ｂ０２を入力する。中間タップ出力ｂ０１，ｂ０２は、ビット線電流が流れない場合は、オペアンプＯＰ００，ＯＰ０１の出力がＯＵＴ００＝Ｌ，ＯＵＴ０１＝Ｌ、１セル分のビット線電流が流れた場合には、ＯＵＴ００＝Ｈ，ＯＵＴ０１＝Ｌ、２セル分のビット線電流が流れた場合は、ＯＵＴ００＝ＯＵＴ０１＝Ｈになるように設定する。
【００７２】
この様なセンスアンプ回路１００を用いれば、ビット線を共有する隣接セルアレイを含む多層セルアレイによる多値記憶データの判別が可能になる。その詳細説明は省くが、例えば３層セルアレイによる８値記憶の場合であれば、図３７のセンスアンプ回路ＳＡにおけるビット線ＢＬ１側のオペアンプＯＰ２部分を、図４４に示した１セル分と２セル分のビット線電流を判別できる二つのオペアンプＯＰ００，ＯＰ０１の併設構成に置き換えることにより、縮退のないデータ判別が可能である。
【００７３】
ビット線ＢＬとワード線ＷＬの両方で同様に、１セル分の電流と２セル分の電流を判別できるようにしてもよい。その様なセンスアンプ回路１００の構成を、単位セルアレイについて図４５に示す。これを基本センスアンプ回路として、積層セルアレイの多値セルに対してその真理値表がもっとも簡単になる様に、出力を組み合わせて多値情報を識別できる構成とすればよい。
【００７４】
次に多値セルにデータを書き込むデータ書き込み回路について説明する。カルコゲナイドの相変化層（可変抵抗素子）セルにアモルファス状態と多結晶状態の間の相変化を生じさせるには、セルに与えるパワーの量を電圧パルス幅で制御する。短いパルスでパワーを急激に与えて冷却も速やかに行われる様にすると、カルコゲナイドはアモルファス状態の部分を生じて抵抗が上がり、データ“０”状態になる。長い電圧パルスでパワーを長い時間与え、冷却も徐々に行われるようにするとカルコゲナイドは多結晶状態となり、抵抗が下がってデータ“１”状態になる。
【００７５】
具体的に、図４６は、図２７及び図３１で説明した上下セルアレイＭＡ０，ＭＡ１での４値記憶の場合について、センスアンプ回路１００に対して並列に書き込み回路２００を設けた構成を示している。データ書き込み時は、センスアンプ回路１００は非活性化され、書き込み回路２００が活性化される。書き込み回路２００は、信号線ＷＰを介してワード線ＷＬに与えられる正論理書き込みパルスＨと、信号線ＢＰ０，ＢＰ１を介してそれぞれビット線ＢＬ０，ＢＬ１に与えられる負論理書き込みパルスＬ０，Ｌ１を、書き込むべき多値データに応じて発生するものである。
【００７６】
この書き込み回路２００による４値セルへの書き込みパルスの与え方は、正書き込みパルスと負書き込みパルスを同時に与えて、パルスが重なった時間だけダイオードＳＤが順方向になり、カルコゲナイドの可変抵抗素子ＶＲにパワーがかかるようにする。具体的には、図４７のようになる。即ち、選択された下部ビット線ＢＬ０及び上部ビット線ＢＬ１に与えられる負書き込みパルスＬ０，Ｌ１と、共有ワード線ＷＬに与えられる正書き込みパルスＨとを、書き込む多値データ状態に対応して、図４７のようなパルス幅関係に設定する。
【００７７】
多値データ状態“００”は、上部セル（ビット線ＢＬ１側）の書き込み値“０”と下部セル（ビット線ＢＬ０側）の書き込み値“０”の組み合わせで示されている。ワード線ＷＬに供給される正論理書き込みパルスＨとビット線ＢＬ０，ＢＬ１に供給される負論理書き込みパルスＬ０，Ｌ１との重なりにより定義されるパワー印加時間によって、各セルの書き込みデータ状態が設定される。セルに”０”を書き込むには短いパワー印加時間としてセルを高抵抗状態に、セルに”１”を書き込むには長いパワー印加時間としてセルを低抵抗状態にする。
【００７８】
即ち図４７のパルス印加によると、データ“００”書き込みの場合、上下セルとも短いパワー印加時間となり、共に高抵抗状態になる。データ状態“０１”の場合、上部セルは短いパワー印加時間、下部セルは長いパワー印加時間となり、上部セルが高抵抗状態、下部セルが低抵抗状態になる。データ状態“１０”の場合、上部セルは長いパワー印加時間、下部セルは短いパワー印加時間となり、上部セルが低抵抗状態、下部セルが高抵抗状態になる。データ状態“１１”書き込みの場合、上部セル、下部セル共に長いパワー印加時間となり、共に低抵抗状態になる。
【００７９】
図４８は、上述のような長短パルスの組み合わせによる多値データの書き込み回路２００の具体的な構成を示す。書き込み回路２００は、２種のパルス幅のパルスを発生するパルス発生回路２００ａと、このパルス発生回路２００ａから得られるパルスを組み合わせて、正論理パルスＨ，負論理パルスＬ０，Ｌ１を生成する論理ゲート回路２００ｂを有する。原パルス発生回路１０１は、パルス幅Ｔ０の原パルス（正論理パルス）Ｐ０を発生する。このパルスＰ０と、遅延回路１０２で遅延させたパルスをＡＮＤゲート１０３に入力することにより、遅延回路の遅延分だけ短いパルス幅Ｔ１の正パルスＰ１を発生する。
【００８０】
これらの二つのパルスＰ０，Ｐ１の重ね合わせを、書き込むべきデータに応じて選択することにより、負論理書き込みパルスＬ０，Ｌ１と正論理書き込みパルスＨをそれぞれ必要なパルス幅で発生させる。ここで、Ｃ１，Ｃ０は、上述した多値データの上位ビット、下位ビットに相当する。Ｃ１，Ｃ０の論理和をとるＯＲゲート１０５と、その出力とパルスＰ０の論理積をとるＡＮＤゲート１０４により、Ｃ０、Ｃ１の少なくとも一方が“１”のときに、パルスＰ０が正論理書き込みパルスＨとなる。Ｃ１，Ｃ０が共に“０”のときは、ＡＮＤゲート１０４がオフであり、パルスＰ１がＯＲゲート１０９を介して正論理書き込みパルスＨとなる。この正論理書き込みパルスがワード線ＷＬに与えられる。
【００８１】
また、Ｃ１，Ｃ０とパルスＰ０がそれぞれ入力されるＮＡＮＤゲート１０６，１０７と、それらの出力とパルスＰ１の反転信号の積をとるＡＮＤゲート１０８，１１０によって、Ｃ１，Ｃ０の“１”，“０”に応じて、パルス幅の長短が決まる負論理書き込みパルスが、ビット線ＢＬ１，ＢＬ０に与えられることになる。
【００８２】
次に、図３４に示す３層セルアレイＭＡ０−ＭＡ１による８値記憶の場合について、４値記憶の場合と同様の手法による書き込みパルス印加の様子を、図４９に示す。８値データ“ｘｘｘ”は、上部セルアレイＭＡ２のセルの書き込み値、中間セルアレイＭＡ１のセルの書き込み値及び、下部セルアレイＭＡ０のセルの書き込み値で示されている。最上部のワード線ＷＬ１、その下のセルアレイＭＡ２，ＭＡ１で共有されるビット線ＢＬ１、その下のセルアレイＭＡ１，ＭＡ０で共有されるワード線ＷＬ０、最下層のビット線ＢＬ０に与えられる書き込みパルス波形は、書き込む多値データ状態に対応して、図４９に示すようになる。
【００８３】
図４９の書き込みパルスは、図４８の書き込み回路２００を拡張して、同様に長短パルスをロジックにより組み合わせて作られる。しかし、図４９に示すように、データ状態“１０１”と“１１１”とは、パルス波形が同じになる縮退が生じてしまう。全ての８値データを異なる状態として多値セルに書き込むには、図４８の回路はそのまま使用できない。
これに対して、図５０は、上述した縮退をなくした書き込みパルス発生方式を示している。これは、正，負論理書き込みパルスとして、同一パルス幅の時間差の異なる二種のパルスを作り、これを書き込みデータに対応して選択組み合わせをして、多値セルの各々に実効的にかかるパワーパルスを制御して縮退をなくしている。具体的には、長いパルス幅の原パルスに対してそのほぼ半分のパルス幅の遅延を与えたパルスを作り、これらのパルスの組み合わせを利用する。そして図５０に示すように、最下層のビット線ＢＬ０に与える負論理書き込みパルスＬ０を基準として、このパルスに対して、パルス幅半分を遅らせたり、同相にしたりして、ワード線ＷＬ１，ＷＬ０及びビット線ＢＬ１に与える正，負論理書き込みパルスＨ０，Ｈ１及びＬ１を生成している。
【００８４】
図５０に示すように、８値データの全てが異なる重なりパルス状態で表現できている。図５１は、このような書き込みパルスを発生させる書き込み回路２００の構成である。この書き込み回路２００は、パルス幅が同じで遅延量が異なる２種のパルスを発生するパルス発生回路２００ａと、その２種のパルスの組み合わせにより必要な書き込みパルスを生成する論理ゲート回路２００ｂとから構成される。
【００８５】
原パルス発生回路２０１は、パルス幅Ｔ０のパルスＰ０を発生するものであり、遅延回路２０２は、このパルスＰ０を約Ｔ０／２だけ遅延させる回路である。ここで、時間Ｔ０は、カルコゲナイドにその時間パルスを印加したときに多結晶状態になり得る時間とし、Ｔ０／２は、アモルファス状態になる程度の長さとする。
【００８６】
原パルス発生回路２０１の出力パルスＰ０を、インバータ２０３で反転した負論理パルスが、ビット線ＢＬ０に与えられる基準パルスとなる。以下、ワード線ＷＬ０，ビット線ＢＬ１及びワード線ＷＬ１に与えるパルスの、ビット線ＢＬ０に対するパルスとの関係は、８値の書き込み状態（Ｃ２，Ｃ１，Ｃ０）を表すＣ２，Ｃ１，Ｃ０との論理をとって実現する。ＡＮＤゲート２０４，２０５の組みは、Ｃ０の“１”，“０”に応じて、パルス発生回路２０１の出力パルスか、遅延回路２０２による遅延パルスかを選択するものである。これらのＡＮＤゲート２０４，２０５の出力がＯＲゲート２１０を介して取り出されて、ワード線ＷＬ０に供給される正論理書き込みパルスＨ０となる。
【００８７】
同様に、ＡＮＤゲート２０７，２０６の組みは、ＥＸＯＲゲート２１３によるＣ０，Ｃ１の論理に応じて、パルス発生回路２０１の出力パルスか、遅延回路２０２による遅延パルスかを選択するものである。これによりＮＯＲゲート２１１を介して、ビット線ＢＬ１に与えられる負論理書き込みパルスＬ１が得られる。ＡＮＤゲート２０８，２０９の組みは、ＥＸＯＲゲート２１４，２１５によるＣ０，Ｃ１，Ｃ２の論理に応じて、パルス発生回路２０１の出力パルスか、遅延回路２０２による遅延パルスかを選択するもので、これらの出力がＯＲゲート２１２を介して、ワード線ＷＬ１に与えられる正論理書き込みパルスＨ１として得られる。
【００８８】
以上のように、書き込みパルスを書き込みデータ状態によって遅らせる方法は、先の４値記憶の場合にも適用できる。即ち、図４７のパルス波形に代わって、図５２のパルス波形を用いることができる。ビット線ＢＬに供給される負論理書き込みパルスＬ０，Ｌ１、ワード線に供給される正論理書き込みパルスＨのパルス幅は等しいが、これらを４値データに応じて、重なりを調整することにより、図４７と同様のパルス幅の関係を持つ書き込みパルスがセルに印加されることが分かる。
【００８９】
図５３は、図５２の書き込みパルスを実現する書き込み回路２００を示している。これは、図５１における書き込み回路２００のなかの、ビット線ＢＬ０、ワード線ＷＬ０、ビット線ＢＬ１に対する書き込みパルス発生部と同じ構成である。
更に、同様の原理で、図４０に示した４層セルアレイによる１６値記憶の場合の書き込みパルス波形を示したのが、図５４である。１６値の書き込みデータ状態は、第４のセルアレイＭＡ３のセルの書き込み値、第３のセルアレイＭＡ２のセルの書き込み値、第２のセルアレイＭＡ１のセルの書き込み値、第１のセルアレイＭＡ０のセルの書き込み値で示した。この場合も、最下層のビット線ＢＬ０に対する負極性パルスが基準となる。ワード線ＷＬ０，ＷＬ１、ビット線ＢＬ１，ＢＬ２のパルスは、原パルスと遅延パルスの組み合わせで発生させることにより、１６値の全てを表現できる。
【００９０】
図５５は、図５４のような書き込みパルスを発生するための書き込み回路２００を示している。その要部構成は、図５１と同様であり、これに加えて、ビット線ＢＬ２へのパルス発生部として、ＡＮＤゲート２１５，２１６及び、ＮＯＲゲート２１７が設けられている。各ＡＮＤゲートの組み（２０４，２０５），（２０６，２０７），（２０８，２０９），（２１５，２１６）にそれぞれ入力される、書き込むべき１６値データの各ビットデータＣ０、Ｃ１、Ｃ２、Ｃ３に応じて、適当な論理出力信号を作れば、図５４に示す書き込みパルスを得ることができる。
【００９１】
前述したように、カルコゲナイドの結晶状態と非晶質状態をデータとして記憶するメモリセルでは、ワード線とビット線の間に流れる電流レベルによりデータ読み出しや書き込みを行うことも、またワード線とビット線間の電圧レベルを制御して読み出しや書き込みを行うこともできる。ここまでの実施の形態では、データ読み出しには電流検出方式を利用した。また、複数のセルアレイにより多値記憶を行う場合のデータ書き込みには、多値データを記憶する各セルの書き込みパルス印加時間により、“０”，“１”書き込みを行うようにした。短時間のパルス印加により、セルを溶融状態にした後冷却することで、セルは高抵抗状態のデータ“０”となる。即ちパルス印加時間が短ければ、溶融後の冷却が速く、非晶質の高抵抗状態になる。より長い時間のパルス印加を行うと、セルは多結晶の低抵抗状態であるデータ“１”になる。
【００９２】
しかし、上述した書き込み原理では、桁の異なる抵抗値を記憶情報として用いるために、書き込み前のセルのデータが“０”であるか“１”であるかによって、書き込み時にセルにかかる電圧，電流、従ってエネルギーに大きな相違が生じる。このことを、図５６を用いて説明する。図５６に示すように、データ“０”（抵抗Ｒ０）のセルと、データ“１”（抵抗Ｒ１）のセルに並列にそれぞれ負荷抵抗ｒを介して電圧Ｖを与えたとする。抵抗Ｒ０は、抵抗Ｒ１に比べて十分に大きい。これらの抵抗比をｍ＝Ｒ０／Ｒ１として、負荷抵抗は、ｒ＝ｂ・Ｒ１であるとする。
このとき全セル電流Ｉは、下記式（１）で表される。
【００９３】
［数１］
Ｉ＝｛１／（ｂ＋ｍ）＋１／（ｂ＋１）｝Ｖ／Ｒ１  …（１）
【００９４】
抵抗Ｒ０，Ｒ１のセルの消費電力Ｐ０，Ｐ１はそれぞれ、下記式（２），（３）となる。
［数２］
Ｐ０＝｛ｍ／（ｂ＋ｍ）２｝Ｖ２／Ｒ１  …（２）
【００９５】
［数３］
Ｐ１＝｛１／（ｂ＋１）２｝Ｖ２／Ｒ１  …（３）
【００９６】
以上の点を考慮すると、セルの初期状態に依存せず所望のデータを書き込む、いわゆるオーバーライトを実現するためには、書き込みパルスに工夫が必要になる。即ち、セルを高抵抗状態にセットするには、そのセルの元のデータが“０”，“１”に拘わらず、セルのカルコゲナイドの少なくとも一部を溶融状態近くまで加熱し、その後急冷する。そのためには、短いパルス印加時間の初期に大きなパワーを一気にセルに与えることが好ましい。セルを低抵抗状態にセットする場合には、比較的長いパルス印加時間として、セルを溶融状態にまで持っていかずに高温状態に保てばよい。これにより、非晶質状態にあったセルを多結晶化させることができる。
【００９７】
図５７は、以上のようなデータ書き込みを実現するに好ましい書き込みパルスの昇圧回路２５０を示している。ここでは、先の実施の形態で説明した多値記憶の書き込み回路２００から出力される正，負論理書き込みパルスＨ，Ｌをそれぞれある条件の下で選択的に昇圧する正パルス昇圧（ＰＰ−ＢＯＯＳＴ）回路２５０ａと負パルス昇圧（ＮＰ−ＢＯＯＳＴ）回路２５０ｂとの対を示している。正論理書き込みパルスＨ，負論理書き込みパルスＬは、これらの昇圧回路２５０ａ，２５０ｂにより選択的に昇圧されて、信号線ＷＰｉｊ，ＢＰｉｊを介してそれぞれ選択されたワード線ＷＬ，ビット線ＢＬに供給されることになる。
【００９８】
正パルス昇圧回路２５０ａに、正論理パルスＨと共に入る負論理パルスＬ１，Ｌ２は、正論理パルスＨが与えられるワード線を共有する上下セルアレイのビット線に供給されるものを示している。同様に、負パルス昇圧回路２５０ｂに、負論理パルスＬと共に入る正論理パルスＨ１，Ｈ２は、負論理パルスＬが与えられるビット線を共有する上下セルアレイのワード線に供給されるものを示している。
【００９９】
正，負パルス昇圧回路２５０ａ，２５０ｂはそれぞれ、チャージポンプ動作により信号線ＷＰｉｊ，ＢＰｉｊを昇圧するためのキャパシタＣ１，Ｃ２を有する。キャパシタＣ１，Ｃ２のそれぞれ信号線ＷＰｉｊ，ＢＰｉｊ側のノードＮ１２，Ｎ２２には、非選択状態でこれらをそれぞれ、Ｖｓｓ，Ｖｃｃに保持するためのリセット用ＮＭＯＳトランジスタＱＮ１０，ＰＭＯＳトランジスタＱＰ１０が設けられている。これらのリセット用トランジスタＱＮ１０，ＱＰ１０は、それぞれ正論理書き込みパルスＨ，負論理書き込みパルスＬが発生されたときに、それらにより駆動されてオフになる。
【０１００】
ノードＮ１２，Ｎ２２には、キャパシタＣ１，Ｃ２をそれぞれ正論理パルスＨのレベル（例えば、Ｖｃｃ），負論理パルスＬのレベル（例えば、Ｖｓｓ）に充電するためのダイオードＤ１２，Ｄ２２が接続されている。ノードＮ１２，Ｎ２２は、それぞれ転送素子であるダイオードＤ１３，Ｄ２３を介して選択線ＷＰｉｊ，ＢＰｉｊに接続される。これらの選択線ＷＰｉｊ，ＢＰｉｊには、選択時に正論理パルスＨ，負論理パルスＬを与えるためのダイオードＤ１１，Ｄ２１が接続されている。非選択状態では、キャパシタＣ１，Ｃ２の他方のノードＮ１１，Ｎ２１はそれぞれ、ＡＮＤゲート２５４ａ，ＯＲゲート２５４ｂの出力により、Ｖｓｓ，Ｖｃｃに保持されるようになっている。
【０１０１】
正パルス昇圧回路２５０ａでは、ＡＮＤゲート２５４ａの一方の入力端子には正論理パルスＨを遅らせたパルスＨ’が入り、他方の入力端子には、正論理パルスＨと負論理パルスＬ１，Ｌ２の重なり状態がＡＮＤゲート２５１ａとＮＯＲゲート２５２ａにより検出されて、その結果が遅延回路２５３ａを介して入力される。負パルス昇圧回路２５０ｂでは、ＯＲゲート２５４ｂの一方の入力端子には負論理パルスＬを遅らせてパルスＬ’が入り、他方の入力端子には、負論理パルスＬと正論理パルスＨ１，Ｈ２の重なり状態がＯＲゲート２５１ｂとＮＡＮＤゲート２５２ｂにより検出されて、その結果が遅延回路２５３ｂを介して入力される。遅延回路２５３ａ，２５３ｂの遅延時間は、各書き込みパルスの幅Ｔと同程度とする。
【０１０２】
この様に構成されたパルス昇圧回路２５０の動作を、図５８を用いて説明する。正，負論理の書き込みパルスが発生されない非選択状態においては、正パルス昇圧回路２５０ａでは、ＡＮＤゲート２５４ａの出力がＶｓｓであり、キャパシタＣ１のノードＮ１２は、正論理パルスＨが発生するとダイオードＤ１２によりＶｃｃに充電される。同様に非選択状態で、負パルス昇圧回路２５０ｂでは、ＯＲゲート２５４ｂの出力がＶｃｃであり、キャパシタＣ２のノードＮ２２は、負論理パルスＬが発生するとダイオードＤ２２によりＶｓｓに充電される。
【０１０３】
図５８に示すように、パルス幅Ｔの正論理書き込みパルスＨと、同じパルス幅Ｔの負論理書き込みパルスＬ１，Ｌ２が同時に発生された場合には、正パルス昇圧回路２５０ａでは、ＡＮＤゲート２５４ａの出力は低レベルＶｓｓを保持して、キャパシタＣ１の電荷は放電されない。そして、ダイオードＤ１１を介して、信号線ＷＰｉｊに正論理書き込みパルスＨがそのまま与えられる。また、パルス幅Ｔの負論理書き込みパルスＬと、同じパルス幅Ｔの正論理書き込みパルスＨ１，Ｈ２のいずれかが同時に発生された場合には、負パルス昇圧回路２５０ｂでは、ＯＲゲート２５４ｂの出力は高レベルＶｃｃを保持して電荷は放電されず、ダイオードＤ２１を介して、信号線ＢＰｉｊに負論理書き込みパルスＬがそのまま与えられる。即ちこれらの場合、パルス昇圧回路２５０ａ，２５０ｂのチャージポンプ部はいずれも非活性であり、パルス昇圧動作はない。
【０１０４】
次に、正論理書き込みパルスＨが、負論理書き込みパルスＬ１及びＬ２に対して、それらのパルス幅の半分Ｔ／２だけ遅れて発生された場合には、正パルス昇圧回路２５０ａでの正論理書き込みパルスＨの正方向の昇圧動作が行われる。即ち、正パルス昇圧回路２５０ａではこのとき、正論理パルスＨが高レベルになってから、ＡＮＤゲート２５４ａの二つの入力が遅延回路２５３ａで決まる時間同時に高レベルＶｃｃとなる。これを受けて、ＡＮＤゲート２５４ａの出力が“Ｈ”、即ちキャパシタＣ１のノードＮ１１の電位がＶｃｃになり、従ってノードＮ１２がＶｃｃ以上に昇圧されて、これがダイオードＤ１３を介して信号線ＷＰｉｊに転送される。即ち、ダイオードＤ１１を介して与えられる正論理書き込みパルスＨは、キャパシタＣ１のポンピング作用で昇圧されて信号線ＷＰｉｊに与えられる。正論理書き込みパルスＨ１又はＨ２と負論理書き込みパルスＬの間の関係が同様であれば、負パルス昇圧回路２５０ｂでは、その様な昇圧動作はない。
【０１０５】
次に、正論理書き込みパルスＨが、負論理書き込みパルスＬ１及びＬ２に対して、それらのパルス幅の半分Ｔ／２だけ先行して発生された場合には、負パルス昇圧回路２５０ｂでの負論理書き込みパルスＬの負方向の昇圧動作が行われる。即ちこのとき、負パルス昇圧回路２５０ｂでは、負論理パルスＬ１又はＬ２が低レベルになってから、ＯＲゲート２５４ｂの二つの入力が遅延回路２５３ｂで決まる時間同時に低レベルＶｓｓ、従ってその出力がＶｓｓとなる。これにより、キャパシタＣ２のノードＮ２２の電位はＶｓｓ以下に低下し、これがダイオードＤ２３を介して信号線ＢＰｉｊに転送される。即ち、ダイオードＤ２１を介して与えられる負論理書き込みパルスＬは、キャパシタＣ２のポンピング作用で負方向に昇圧されて信号線ＢＰｉｊに与えられる。正論理書き込みパルスＨ１又はＨ２と負論理書き込みパルスＬの間の関係が同様であれば、正パルス昇圧回路２５０ａでは、その様な昇圧動作はない。
【０１０６】
図５８に示した正，負論理書き込みパルスＨ，Ｌのパルス幅Ｔは、“１”データ書き込みに必要なパルス印加時間である。これらのパルスの重なり状態を制御して得られる実質Ｔ／２のパルス幅の昇圧された正又は負パルスが、“０”データ書き込みに必要なワード線又はビット線に与えられる。図５７のパルス昇圧回路２５０を用いると、“０”データ書き込みに必要な短いパルス印加時間の高レベル又は低レベルを、チャージポンピング動作で昇圧することができる。従ってこのようなパルス昇圧回路２５０を書き込み回路に組み込むことによって、元のデータ状態によらず、確実に“０”データ書き込みを行うことが可能になる。
【０１０７】
以上のようなパルス昇圧回路を備えた書き込み回路の具体例は、三次元積層セルアレイを利用した多値記憶に適用した例を後に説明するが、この様なパルス昇圧回路は、多値記憶に限らず、二次元セルアレイにより二値記憶を行う場合にも勿論適用することができる。
先の実施の形態で説明した三次元の積層セルアレイは、大容量メモリを実現することを可能とするが、三次元セルのアクセスに関して、データ処理を行う上で一定の配慮をすることが好ましい。その様な例として、データ検索に好ましい三次元のセルブロックを構成する実施の形態を次に説明する。
【０１０８】
図５９は、図４０に示したＭＡ０〜ＭＡ３の４層からなる三次元セルアレイ５００について、データアクセスの単位となるセルブロックの設定法を示している。図５９では、三次元セルアレイ５００を直方体として示しており、このセルアレイ５００は、その上面に垂直で互いに直交する仮想的境界Ａ，Ｂによって複数のセルブロック５０１が区画される。ここでは一つのセルブロック５０１が、ビット線ＢＬと平行な一定間隔の仮想的境界Ａにより挟まれた範囲の１６本のビット線を含み、ワード線と平行な一定間隔の仮想的境界Ｂにより挟まれた範囲の８本のワード線を含む直方体として定義される例を示している。従ってセルブロック５０１は、４×４×４＝６４個の三次元のセル集合となる。
【０１０９】
図５９では、ビット線ＢＬとワード線ＷＬは、斜線で示す一つのセルブロック５０１についてのみ示している。ＢＬ００〜ＢＬ０３は、第１層セルアレイＭＡ０のビット線、ＢＬ１０〜ＢＬ１３は、第２層セルアレイＭＡ１と第３層セルアレイＭＡ２の共有ビット線、ＢＬ２０〜ＢＬ２３は、第４層セルアレイＭＡ３のビット線である。また、ＷＬ００〜ＷＬ０３は、第１層セルアレイＭＡ０と第２層セルアレイＭＡ１の共有ワード線であり、ＷＬ１０〜ＷＬ１３は、第３層セルアレイＭＡ２と第４層セルアレイＭＡ３の共有ワード線である。
【０１１０】
図６０及び図６１は、この様に定義されたセルブロック５０１のビット線選択回路５０ａとワード線選択回路５０ｂの構成を示している。ビット線選択回路５０ａは、ビット線ＢＬ００〜ＢＬ０３をそれぞれ選択線ＢＰ００〜ＢＰ０３に接続するためのＮＭＯＳトランジスタＱＮ００〜ＱＮ０３、ビット線ＢＬ１０〜ＢＬ１３をそれぞれ選択線ＢＰ１０〜ＢＰ１３に接続するためのＮＭＯＳトランジスタＱＮ１０〜ＱＮ１３及び、ビット線ＢＬ２０〜ＢＬ２３をそれぞれ選択線ＢＰ２０〜ＢＰ２３に接続するためのＮＭＯＳトランジスタＱＮ２０〜ＱＮ２３を有する。これらのＮＭＯＳトランジスタのゲートは共通に選択信号ＢＳにより駆動される。選択信号ＢＳは、ＡＮＤゲートＧ１０により活性化されて“Ｈ”になる。これにより、選択線ＢＰｉｊを介し、オンしたＮＭＯＳトランジスタＱＮｉｊを介して各ビット線ＢＬｉｊにそれぞれ必要な負論理書き込みパルスを供給することができる。
【０１１１】
ワード線選択回路５０ｂは、ワード線ＷＬ００〜ＷＬ０３をそれぞれ選択線ＷＰ００〜ＷＰ０３に接続するためのＰＭＯＳトランジスタＱＰ００〜ＱＰ０３と、ワード線ＷＬ１０〜ＷＬ１３をそれぞれ選択線ＷＰ１０〜ＷＰ１３に接続するためのＰＭＯＳトランジスタＱＰ１０〜ＱＰ１３を有する。これらのＰＭＯＳトランジスタのゲートは共通に選択信号／ＷＳにより駆動される。選択信号／ＷＳは、ＮＡＮＤゲートＧ２０により活性化されて“Ｌ”になる。これにより、選択線ＷＰｉｊを介し、オンしたＰＭＯＳトランジスタＱＰｉｊを介して各ワード線ＷＬｉｊにそれぞれ必要な正論理書き込みパルスを供給することができる。
【０１１２】
図６０の選択線ＢＰｉｊは、ビット線と直交する方向の複数のセルブロックに共通に配設される。図６１の選択線ＷＰｉｊは、ワード線と直交する方向の複数のセルブロックに共通に配設される。従って、図６０のＡＮＤゲートＧ１０と、図６１のＮＡＮＤゲートをブロックデコード回路として任意のセルブロックを選択し、選択線ＢＰｉｊ，ＷＰｉｊにそれぞれ与える負論理書き込みパルスと正論理書き込みパルスにより、セルブロック内のビット線やワード線のスキャンを行うことができる。
図６０及び図６１の選択回路５０ａ，５０ｂでは省略しているが、例えば図２９に示したように、非選択状態で各ビット線，ワード線をそれぞれ、高レベルＶｃｃ，低レベルＶｓｓに保持するためのリセットトランジスタが設けられる。
【０１１３】
具体的に、この様なセルブロック構成を利用したデータ処理の態様として、セルブロックのデータ検索を行う３つモードを、図６２〜図６４に示す。
図６２は、第１のデータ検索モードを示している。このモードでは、セルブロックの最上層のワード線ＷＬ１０〜ＷＬ１３のなかの１本と、最上層の４本のビット線ＢＬ２０〜ＢＬ２３を同時に選択して得られる４ビットの多値情報をキーストリング（ｋｅｙ  ｓｔｒｉｎｇ）情報、即ち内容検索のために予め設定された識別情報とする。この４本のビット線ＢＬ２０〜ＢＬ２３を選択状態に保持したまま、最上層のワード線ＷＬ１０〜ＷＬ１３を順次選択状態にすることにより、キーストリングをスキャンして、内容参照データを検索することができる。キーが一致（ｈｉｔ）したら、セルブロック内のデータ構造に従ってデータを読み出せばよい。
【０１１４】
図６２では、ヒットした位置の直下のセルに必要なデータがあるものとして、これを順次アクセスする様子を示している。キーストリングを最上層に設定するのは一例に過ぎず、どの層に設定してもよい。またヒットした場合にセルブロック内のデータをどの様にアクセスして読み出すかも、センスアンプ構成との関係で種々選択できる。即ち、図６０及び図６１に示した、セルブロック内のワード線やビット線につながる各セルブロック共通の選択線ＢＰｉｊ，ＷＰｉｊにどの様にセンスアンプ回路を接続するかによって、セルブロック内のデータアクセス法を決定することができる。
【０１１５】
図６３は、第２のデータ検索モードを示している。このモードでは、セルブロックの最上層のビット線ＢＬ２０〜ＢＬ２３のなかの１本を選択し、最上層の４本のワード線ＷＬ１０〜ＷＬ１３を同時に選択して、４ビットの多値情報をキーストリング情報として同時に読み出してデータ検索を行う。４本のワード線ＷＬ１０〜ＷＬ１３を選択状態に保持したまま、最上層のビット線ＢＬ２０〜ＢＬ２３を順次選択状態にすることにより、キーストリングをスキャンして、内容参照データを検索することができる。キーが一致したら、セルブロック内のデータ構造に従ってデータを読み出せばよい。
【０１１６】
図６３では、ヒットした位置の直下のセルに必要なデータがあるものとして、これを順次アクセスする様子を示している。キーストリングを最上層に設定するのは一例に過ぎず、どの層に設定してもよい。またヒットした場合にセルブロック内のデータをどの様にアクセスして読み出すかも、センスアンプ構成との関係で種々選択できる。これは図６２の場合と同じである。
【０１１７】
図６４は、第３のデータ検索モードを示している。このモードでは、セルブロックの積層方向（厚み方向）の３本のビット線と同じく積層方向の２本のワード線で選択される４ビットの多値情報をキーストリング情報として同時に読み出してデータ検索を行う。例えば、３本のビット線ＢＬ００，ＢＬ１０，ＢＬ２０を選択状態に保持したまま、積層方向の２本ずつのワード線（ＷＬ００，ＷＬ１０），（ＷＬ０１，ＷＬ１１），（ＷＬ０２，ＷＬ１２），（ＷＬ０３，ＷＬ１３）を順次選択状態にすることにより、キーストリングをスキャンして、内容参照データを検索することができる。キーが一致したら、セルブロック内のデータ構造に従ってデータを読み出せばよい。
【０１１８】
図６４では、ヒットした位置のワード線方向に並ぶセルに必要なデータがあるものとして、これを順次アクセスする様子を示している。キーストリングをセルブロックのどの断面位置に設定するかは任意である。またヒットした場合にセルブロック内のデータをどの様にアクセスして読み出すかも、センスアンプ構成との関係で種々選択できる。これは図６２，図６３の場合と同じである。
【０１１９】
以上のように、上の例では各セルブロックが６４セルにより構成されて、４ビットずつ同時に且つスキャンして読み出すことが可能である。この様なセルブロック構成を用いることにより、４ビットの１６値データとしてデータ記憶を行ってデータ検索が容易な内容参照メモリを実現することができる。データの書き込みは、選択線ＢＰｉｊ，ＷＰｉｊへの書き込みパルスの与え方次第で自由な書き込みができる。例えば、画像データの一部を変更するマスク書き込み等が容易な画像メモリを構成することができる。
【０１２０】
この様なセルブロックを構成したときのセンスアンプ回路は、図６０及び図６１において複数セルブロックに共通に配設される選択線ＢＬｉｊ，ＷＬｉｊのそれぞれの間に設けられる。具体的には、例えば図３０或いは図４２に示したセンスアンプ回路がそのまま用いられる。同一層内の４ビット同時読み出しを行う場合には、図３０のセンスアンプ回路を各セル毎に設ければよい。異なる層に属する４セルを同時に読み出す場合には、その４セルの間でワード線やビット線が共有されているので、図４２のセンスアンプ回路を用いればよい。
【０１２１】
図６５は、上述のセルブロック５０１において、図６４の検索モードを用いる場合に適用される書き込み回路２００の構成を示している。この書き込み回路２００の基本部分は、先の３層セルアレイによる１６値記憶を行う場合の図５５と同じである。正論理書き込みパルスＨ０ｎ，Ｈ１ｎは、選択線ＷＰｉｊを介してワード線に供給されるものであり、負論理書き込みパルスＬ０ｎ，Ｌ１ｎ，Ｌ２ｎは選択線ＢＰｉｊを介してビット線に供給されるものである。ここで、サフィックス“ｎ”は、図６４のセルブロック５０１内のワード線方向に並ぶ４ビット線位置を表しており、ｎ＝０〜３である。
【０１２２】
正論理書き込みパルスＨ０ｎ，Ｈ１ｎ、負論理書き込みパルスＬ０ｎ，Ｌ１ｎ，Ｌ２ｎは、図５４に示す正論理書き込みパルスＨ０，Ｈ１、負論理書き込みパルスＬ０，Ｌ１，Ｌ２にそれぞれ対応する。これらのパルスは、全て一定のパルス幅でその重なり状態を選択することにより、“０”データの箇所では実質短いパルス幅を得て、１６値データの書き込みを可能とする。
【０１２３】
そして図６５では、各書き込みパルスをデータ状態に応じて選択的に昇圧するために、図５７で説明したパルス昇圧回路２５０が付加されている。即ち、正論理書き込みパルスＨ０ｎ，Ｈ１ｎについてそれぞれ、正パルス昇圧回路２５０ａが付加され、負論理書き込みパルスＬ１ｎ，Ｌ２ｎについてそれぞれ、負パルス昇圧回路２５０ｂが付加されている。基準となる負論理書き込みパルスＬ０ｎは、昇圧回路を介さずそのまま信号線ＢＰ０ｎに転送する。
【０１２４】
負論理書き込みパルスＬ２ｎに対する負パルス昇圧回路２５０ｂに示した“Ｌ”入力は、これより上層のセルアレイがないため、図５７に示す二つ負論理書き込みパルスＬ１，Ｌ２の一方を“Ｌ”固定データとして与えるためである。この様なパルス昇圧回路２５０を付加することによって、正論理書き込みパルスＨ０ｎ．Ｈ１ｎ及び負論理書き込みパルスＬ０ｎ，Ｌ１ｎ，Ｌ２ｎがそれぞれ転送される選択線ＷＰ０ｎ，ＷＰ１ｎ及びＢＰ０ｎ，ＢＰ１ｎ，ＢＰ２ｎのパルス波形は、図６６のようになる。図５４と比較して明らかなように、上下のパルスとの幅の関係で、正論理書き込みパルス及び負論理書き込みパルスの幅内の初期部分が選択的に昇圧されている。即ち、ワード線ＷＬ０，ＷＬ１につながる選択線ＷＰ０ｎ，ＷＰ１ｎに与えられる正論理書き込みパルスＨ０ｎ，Ｈ１ｎは、これらのワード線を挟むビット線への二つの負論理書き込みパルスに対して半パルス幅分遅れた時に、その立ち上がり前半部が正方向に昇圧される。ビット線ＢＬ１，ＢＬ２につながる選択線ＢＰ１ｎ，ＢＰ２ｎに与えられる負論理書き込みパルスＬ１ｎ，Ｌ２ｎは、これらのビット線の上下のワード線のいずれかに与えられる正論理書き込みパルスに対して半パルス幅分遅れた時にその立ち下がり前半部が負方向に昇圧される。
【０１２５】
これによって、多値記憶の場合の“０”データ書き込みセルには、短いパルス印加時間で大きなエネルギーが与えられ、確実な“０”書き込みができる。長いパルス幅による“１”書き込みでは、そのパルス幅の少なくとも後半部は電流量が小さいものとなっており、セルを急冷することはない。従って、結晶状態を得るアニーリングが行われる。
【０１２６】
ここまでの実施の形態では、ダイオード特にショットキーダイオードを選択素子として用いることでセルの積層と高密度化を容易にした相変化メモリの積層セルアレイ構造、更に積層セルアレイを用いた相変化多値メモリを説明した。しかし、多値メモリは、セルアレイを積層しなくても、実質的に大容量メモリを実現する上で有用である。以下、その様な相変化多値メモリの構成例を説明する。
【０１２７】
図６７は、４個の相変化層からなる可変抵抗素子ＶＲを選択トランジスタＱＰ１０を介して共通にワード線ＷＬに接続した１６値メモリの構成例を示している。各可変抵抗素子ＶＲの一端はそれぞれ、ビット線ＢＬ０〜ＢＬ３に接続される。選択トランジスタＱＰ１０はここでは、非選択時“Ｈ”である選択信号／ＷＳにより駆動されるＰＭＯＳトランジスタである。
【０１２８】
この様な構成として、データ読み出しは、選択トランジスタＱＰ１０をオンにして、ワード線ＷＬと各ビット線ＢＬ０−ＢＬ３の間に電流を流し、各ビット線の電流を検出することにより行われる。各可変抵抗素子ＶＲの高抵抗状態（データ“０”）と低抵抗状態（データ“１”）の組み合わせによって、１６値を表現することができる。
【０１２９】
データ書き込みは、図６８に示すように、選択トランジスタＱＰ１０をオンにして、ワード線ＷＬに与える正論理パルスと、各ビット線ＢＬ０−ＢＬ３に与える負論理パルスの重なり幅により、データ“１”，“０”を書き込むことができる。図６８の例は、ビット線ＢＬ０，ＢＬ２に、正論理パルスの約半分のパルス幅の負論理パルス、ビット線ＢＬ１，ＢＬ３に正論理パルスと同じ幅の負論理パルスを与えて、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３のセルにそれぞれ、“０”，“１”，“０”，“１”を書く場合を示している。
【０１３０】
図６９は、図６７に示した多値セルのレイアウトを示し、図７０はそのＩ−Ｉ’断面図を示している。ｎ型シリコン基板３００を用いて、ゲート電極３０２、ソース及びドレイン拡散層３０３，３０４を持つＰＭＯＳトランジスタＱＰ１０が形成される。ゲート電極３０２は、選択信号線となる。トランジスタＱＰ１０が形成された面は層間絶縁膜３０５で覆われ、これにコンタクト孔を開けて、ソース拡散層３０３に接続される４個の金属プラグ３０６が埋め込まれる。更にこの層間絶縁膜３０５上にカルコゲナイド層３０７が形成され、その上にビット線３０８が形成される。ビット線３０８は層間絶縁膜３０９で覆われ、この上にドレイン拡散層３０４に接続されるワード線３１０が形成される。
【０１３１】
図６７の多値メモリは、選択トランジスタＱＰ１０に代わって、図７１に示すようにダイオードＳＤを用いて構成することもできる。特にダイオードＳＤを、半導体膜を用いて形成するショットキーダイオードとすれば、先に説明したように絶縁性基板を用いて、この多値セルアレイを積層した構造も容易に形成できる。
【０１３２】
図７２は、図７１の多値セルアレイを積層した構造例を示し、図７３はその積層構造の等価回路を示している。絶縁膜４０１で覆われたシリコン基板４００上にビット線（ＢＬ）４０８を共有して、セルアレイＭＡ０，ＭＡ１が積層されている。下部セルアレイＭＡ０は、絶縁膜４０１上に形成されたワード線（ＷＬ０）４０２ａ、この上に半導体膜により形成されたダイオードＳＤ及びこの上に形成されたビット線４０８を有する。４個のビット線４０８は、ダイオードＳＤを共有する。
【０１３３】
ダイオードＳＤは、ｎ型シリコン層４０４ａとショットキー障壁を構成する金属電極４０３ａとから構成される。ｎ型シリコン層４０４ａの表面にはｎ＋型層４０５ａが形成され、更にオーミック電極４０６ａが形成されている。このダイオードＳＤ上にカルコゲナイド層４０７ａが形成され、このカルコゲナイド層４０７ａ上に複数のビット線（ＢＬ）４０８が形成されている。上下セルアレイＭＡ０，ＭＡ１の対応する部分の番号は“ａ”，“ｂ”を付して区別しており、従って詳細説明は省くが、下部セルアレイＭＡ０と積層順序を逆にして、ビット線を共有する上部セルアレイＭＡ１が形成される。
【０１３４】
以上のような積層構造を採用することにより、大容量メモリを実現することができる。図７２の積層構造を発展させて、ワード線４０２ｂを共有する第３のセルアレイを積層することもできるし、同様の積層の繰り返しで多層のセルアレイ積層構造を得ることができる。
【０１３５】
図７４は更に、図７１の多値セルアレイを、ビット線やワード線を層間で共有させることなく、単純積層した例である。上下セルアレイＭＡ０，ＭＡ１の対応する部分の番号は“ａ”，“ｂ”を付して区別してあるが、両者は層間絶縁膜４１０により分離されて、同じ膜積層順序で積層されている。この様な積層構造であっても、大容量メモリを実現することができる。
【図面の簡単な説明】
【０１３６】
【図１】この発明の一実施の形態によるセルアレイの等価回路を示す図である。
【図２】同セルアレイの平面図である。
【図３Ａ】図２のＩ−Ｉ’断面図である。
【図３Ｂ】図２のII−II’断面図である。
【図３Ｃ】図２のIII−III’断面図である。
【図４】同セルアレイの製造工程を説明するための基板断面図である。
【図５】同じく素子分離工程を示す図である。
【図６】同じくダイオード及びワード線形成工程を示す断面図である。
【図７】同じく層間絶縁膜形成とコンタクト形成工程を示す断面図である。
【図８】同じく金属プラグ埋め込み工程を示す断面図である。
【図９】同じくカルコゲナイド層及びビット線形成工程を示す断面図である。
【図１０】他のセルアレイ構造を図３Ａに対応させて示す断面図である。
【図１１】他のセルアレイ構造を図３Ａに対応させて示す断面図である。
【図１２】他のセルアレイ構造を図３Ａに対応させて示す断面図である。
【図１３】他のセルアレイ構造を図３Ａに対応させて示す断面図である。
【図１４】他のセルアレイの平面図である。
【図１５Ａ】図１４のＩ−Ｉ’断面図である。
【図１５Ｂ】図１４のII−II’断面図である。
【図１６】同セルアレイの製造工程におけるワード線形成工程を示す断面図である。
【図１７】同じくダイオード形成工程を示す断面図である。
【図１８】同じくダイオード分離工程を示す断面図である。
【図１９】同じく層間絶縁膜による平坦化工程を示す断面図である。
【図２０】ビット線を共有するセルアレイの積層構造例を示す等価回路図である。
【図２１】ビット線を共有するセルアレイの他の積層構造例を示す等価回路図である。
【図２２】ビット線を共有するセルアレイの他の積層構造例を示す等価回路図である。
【図２３】図２０対応のセルアレイ積層構造を示す断面図である。
【図２４】図２１対応のセルアレイ積層構造を示す断面図である。
【図２５】図２２対応のセルアレイ積層構造を示す断面図である。
【図２６】配線を共有しないセルアレイの積層構造を示す断面図である。
【図２７】ワード線を共有するセルアレイの積層構造例を示す等価回路図である。
【図２８】図２７対応のセルアレイ積層構造を示す断面図である。
【図２９】セルアレイのビット線及びワード線選択回路の構成を示す図である。
【図３０】実施の形態に用いられるセンスアンプ回路の基本構成を示す図である。
【図３１】２層の積層セルアレイによる４値記憶を行う場合のセンスアンプ回路の構成を示す図である。
【図３２】図３０のセンスアンプ回路の動作を説明するための真理値表である。
【図３３】図３１のセンスアンプ回路の動作を説明するための真理値表である。
【図３４】３層の積層セルアレイの等価回路図である。
【図３５】３層の積層セルアレイによる８値記憶を行う場合のセンスアンプ回路の構成を示す図である。
【図３６】図３５のセンスアンプ回路の動作を説明するための真理値表である。
【図３７】図３５のセンスアンプ回路を改良したセンスアンプ回路の構成を示す図である。
【図３８】図３７のセンスアンプ回路の動作を説明するための真理値表である。
【図３９】図３７のセンスアンプ回路の一部を４値記憶に適用した場合の動作を説明するための真理値表である。
【図４０】４層の積層セルアレイの等価回路図である。
【図４１】４層の積層セルアレイによる１６値記憶に図３５のセンスアンプ回路方式を適用した場合の動作を説明するための真理値表である。
【図４２】４層の積層セルアレイによる１６値記憶に好ましいセンスアンプ回路の構成を示す図である。
【図４３】図４２のセンスアンプ回路を用いた１６値記憶の動作を説明するための真理値表である。
【図４４】縮退解消のための他のセンスアンプ回路方式を示す図である。
【図４５】縮退解消のための好ましいセンスアンプ回路方式を示す図である。
【図４６】２層積層セルアレイによる４値記憶の場合の書き込みパルス発生回路を示す図である。
【図４７】同書き込みパルス発生回路による書き込みパルスを示す図である。
【図４８】同書き込みパルス発生回路の具体的構成を示す図である。
【図４９】３層積層セルアレイによる８値データの書き込みパルス（縮退あり）を示す図である。
【図５０】３層積層セルアレイによる８値データの書き込みパルス（縮退なし）を示す図である。
【図５１】図５０の書き込みパルスを発生するための書き込み回路の構成を示す図である。
【図５２】図５０の書き込みパルス方式を４値データ書き込みに適用した場合の書き込みパルスを示す図である。
【図５３】図５２の書き込みパルスを発生するための書き込み回路の構成を示す図である。
【図５４】４層積層セルアレイによる１６値データの書き込みパルスを示す図である。
【図５５】図５４の書き込みパルスを発生するための書き込み回路の構成を示す図である。
【図５６】相変化メモリセルの書き込み／読み出し方式とデータによる消費電力の関係を説明するための図である。
【図５７】書き込みパルスを選択的に昇圧するためのパルス昇圧回路の構成を示す図である。
【図５８】同パルス昇圧回路の昇圧動作を説明するための波形図である。
【図５９】４層セルアレイのデータ検索容易化のためのセルブロック構成を示す図である。
【図６０】セルブロックのビット線選択回路の構成を示す図である。
【図６１】同じくセルブロックのワード線選択回路の構成を示す図である。
【図６２】セルブロックの第１のデータ検索モードを説明するための図である。
【図６３】セルブロックの第２のデータ検索モードを説明するための図である。
【図６４】セルブロックの第３のデータ検索モードを説明するための図である。
【図６５】セルブロックの好ましい書き込み回路の構成を示す図である。
【図６６】同書き込み回路による書き込みパルス波形を示す図である。
【図６７】他の多値記憶相変化メモリのメモリセル構成を示す等価回路である。
【図６８】同メモリセルの書き込みパルスを示す図である。
【図６９】同メモリセルアレイの平面図である。
【図７０】図６９のＩ−Ｉ’断面図である。
【図７１】他の多値記憶相変化メモリのメモリセル構成を示す等価回路である。
【図７２】図７１の多値記憶セルを積層した構造を示す断面図である。
【図７３】同積層構造の等価回路である。
【図７４】図７１の多値記憶セルを積層した他の構造を示す断面図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３６】
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【図３５】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５５】
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【図５４】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【国際調査報告】
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