(57)【要約】本メモリアレー（１０）は、第１のポート（Ａ）と第２のポート（Ｂ）とを有する動的タイプのメモリセル（１１０）からなる。キャッシュメモリ（４０）が、第１と第２のポートアドレスとデータ経路に接続されている。更新動作はこれらのポートの１つを介して行われる。更新動作が１つのポートを介して行われている時は、読み出し動作は平行してキャッシュメモリを介して行うことができる。
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【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレーと、
該複数のメモリセルのそれぞれと接続している第１のポートおよび第２のポートと、
該第１のポートおよび第２のポートと接続しているキャッシュメモリであって、該第１のポートおよび第２のポートを介して該メモリセルの１つによる読み出し動作の際、該メモリセルの１つに蓄積された該データをキャッシュメモリが含んでいると判定された場合は、該メモリセルの１つに蓄積されたデータがキャッシュメモリから読み出されることと、
該メモリセル内に蓄積されている情報を更新する更新制御回路が、該キャッシュメモリからデータを読み出している間に、該ポートの１つを介してメモリセルを更新することと、
からなるＩＣ．
【請求項２】
前記キャッシュメモリは、互いに対応するタグ部、アドレス部、およびデータ部からなり、該タグ部は、対応するアドレス部とデータ部とが有効なアドレスとデータを含むか否かを示す、請求項１に記載のＩＣ。
【請求項３】
前記第１のポートおよび第２のポートはそれぞれのアドレス経路とデータ読み出し経路を備え、該第１のポートおよび第２のポートのアドレス経路は前記キャッシュメモリのアドレス部に接続され、該第１のポートおよび第２のポートのデータ読み出し経路は該データ部に接続されている、請求項２に記載のＩＣ．
【請求項４】
前記キャッシュメモリはアドレス比較器を備え、同比較器は前期第１のポートおよび第２のポートの少なくとも１つのアドレス経路に接続されている、請求項３に記載のＩＣ．
【請求項５】
前記アドレス比較器は、前記ポートのうちの少なくとも１つを介して供給されたアドレスと、前記アドレスメモリのアドレス部から供給されたアドレスと、を比較して、
一致した場合は、前記少なくとも１つのポートの読み出し経路上の対応するメモリセル中に蓄積されたデータを出力するように設計された、請求項４に記載のＩＣ。
【請求項６】
前記アドレスが一致した場合は、前記第２のポートを介して、前記メモリセルアレー内のメモリセルの行を更新する、請求項５に記載のＩＣ．
【請求項７】
前記メモリセルアレーの各メモリセルは、前記第１のポートと接続する第１の選択トランジスタおよび前記第２のポートと接続する第２の選択トランジスタを備え、蓄積ノードが前記第１の選択トランジスタおよび第２の選択トランジスタと接続している、請求項１乃至６に記載のＩＣ。
【請求項８】
前記蓄積ノードは蓄積トランジスタおよび同蓄積トランジスタのドレイン−ソース経路からなり、同蓄積トランジスタは前記第１の選択トランジスタと前記第２の選択トランジスタとの間で接続され、同蓄積トランジスタの制御端子は標準電位に接続されている、請求項７に記載のＩＣ．
【請求項９】
複数の動的メモリセルを有するメモリセルアレーと、
該メモリセルの少なくとも１つにアクセスするための第１のポートと第２のポートと、
該メモリセルを保持期間内に１度更新するための更新制御回路と、
該ポートの少なくとも１つに接続されるキャッシュメモリと、
該ポート、該キャッシュメモリおよび該メモリセルアレー、の少なくとも１つと接続す
るスイッチング装置であって、同スイッチング装置は、読み出し動作に応答して、該メモリセルアレーと該キャッシュメモリとの何れかと、該ポートの少なくとも１つと、を接続すべく動作すること、からなるＩＣ。
【請求項１０】
前記更新制御回路は更新動作を行い、読み出し動作は、前記キャッシュメモリからのポートの少なくとも１つを介して行われる請求項９記載のＩＣ．
【請求項１１】
前記キャッシュメモリは、互いに対応するタグ部、アドレス部、およびデータ部からなり、該タグ部は、該アドレス部とデータ部とが有効なアドレスとデータ値とを含むか否かを示す、請求項９記載のＩＣ．
【請求項１２】
前記メモリセルアレーの各メモリセルは、前記第１のポートに接続された第１の選択トランジスタ、前記第２のポートに接続された第２の選択トランジスタ、および前記第１と第２の選択トランジスタに接続された蓄積ノードからなる、請求項９記載のＩＣ．
【請求項１３】
メモリセルアレーと、
該メモリのそれぞれに接続された第１と第２のポートと、
該第１と第２のポートに接続されたキャッシュメモリと、
該第１と第２のポートはアドレス端末とデータ端末を有することと、
該第２のポートは更新制御回路によって制御されて、該メモリセルを更新することと、からなるＩＣ．
【請求項１４】
更新動作は前記第２のポートを介してメモリセルの行について行われ、該第２のポートを介して受けた読み出し命令は、該更新動作と平行して前記キャッシュメモリを介して行われる、請求項１３に記載のＩＣ。
【請求項１５】
前記メモリセルアレーの各メモリセルは、前記第１のポートに接続された第１の選択トランジスタと、前記第２のポートに接続された第２の選択トランジスタと、前記第１と第２の選択トランジスタに接続された蓄積ノードと、からなる請求項１３に記載のＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は複数ポートのメモリアレーに関し、特には、メモリセルを更新するための更新制御回路を有する複数ポートのメモリアレーに関する。
【背景技術】
【０００２】
集積回路（ＩＣ）はＤＲＡＭセルのアレー含み得る。各メモリセルは、記憶される情報を表現する電荷を運ぶ蓄積ノードからなる。蓄積ノードに記憶された電荷は寄生的電流経路によって漏れる。蓄積ノードは、電荷の漏れ量がセンス増幅器によって検出され得るしきい値以上になる前に更新されなければならない。更新サイクルの間にも、メモリセル中に記憶された情報は読み出され、増幅されて、メモリセル中に書き戻される。
【０００３】
メモリセルが更新されると、アレーへの接続は防止される。なぜならば、メモリセル中に記憶された情報が維持されることを保証するために、更新作業がメモリ接続より優先されるからである。このようにして、接続と更新とが共に要求される場合、接続は、更新が完了するまで遅延される。従って、性能は更新動作によって不利な影響を受ける。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の説明から、更新動作による不利な影響を減少させるメモリアレーが待望される。
【課題を解決するための手段】
【０００５】
本発明はメモリアレーを有するＩＣに関し、特には、メモリアレーの性能向上に関する。一実施例において、メモリセルアレーは複数のメモリセルを備える。アレーはメモリセルに接続された第1と第２のポートを備える。一実施例においては、キャッシュメモリが
第1と第２のポートに接続されている。読み出し操作の際、データはポートの１つから読
み出される。データがキャッシュにある場合は、データはキャッシュによって供給される。さもなければ、データはメモリセルから読み出される。メモリセル内に蓄積された情報を更新するための更新制御回路はアレーに接続される。更新制御回路はポートの１つを介してメモリセルを更新し、データはキャッシュメモリから読み出される。
【０００６】
更に、メモリセルアレーを備えるＩＣもある。そのアレーは，各メモリセルに接続された第1と第２のポートを備える。即ち、キャッシュメモリは第1と第２のポートと接続し、その第1と第２のポートはアドレス端子とデータ端子を備え、更新制御回路はメモリセル
に接続してメモリセルを更新する。一実施例において、更新制御回路は第2のポートに接
続して、第2のポートを介してメモリセルの更新操作を制御する。或いは、その更新回路
は第一のポートに接続している。別の実施例においては、更新回路は第1と第２のポート
に接続してそれらのポートを介して更新を制御する。
【０００７】
更に、複数の動的メモリセルを有するメモリセルアレーを備えるＩＣがある、即ち、第1と第２のポートが少なくとも１つのメモリセルに接続し、更新制御回路が保持時間内に
１度メモリセルを更新し、キャッシュメモリが少なくとも１つのポートに接続し、スイッチング素子が少なくとも１つのポート、キャッシュメモリ、およびセルアレーと接続し、そのスイッチング素子は、読み込み動作に応答して、メモリセルの１つかキャッシュメモリを少なくとも一つのポートに接続するための動作をする。
【０００８】
本発明によるメモリアレーはキャッシュメモリも備える。そのキャッシュメモリは両方のポートと接続して、アドレス位置やメモリから読み込まれている位置から一時的にデー
タを蓄積する。例えば、読み出しアクセスによってアクセスされたアドレスは数サイクル内に再アクセスを要求される可能性がある。例えば、プログラムループを行う場合、同一のアドレス位置は何回も繰り返し読み出され得る。読み出しと更新との動作が同一のポートを介して要求される（即ち、衝突）場合、要求されたアドレスがデータキャッシュ中にある場合、待機サイクルは避けられる。なぜならば、読み出しアクセスからのデータは、主メモリが更新されている間はキャッシュによって供給されるからである。
【０００９】
一実施例において、キャッシュメモリは、更新されない静的メモリを備える。キャッシュメモリは少なくとも１つの要素を備える。要素はタグ部、アドレス部、およびデータ部が互いにリンクしている。タグがエネイブル（ｅｎａｂｌｅ）のときは、アドレスとデータの部分は有効なデータを含む。一実施例において、データ部は、外部データバスのデータ幅のサイズを有する。アドレスは、データ・コンテンツがデータ部に蓄積されているメモリセルを示している。タグがエネイブルならば（例えばキャッシュが更新されている）、要素に関連するアドレスは有効で、データ部は有効なデータを含んでいる。
【００１０】
読み出し命令を受けたとき、メモリ素子は先ず、読み出し動作のアドレスと、キャッシュメモリ中の要素のアドレス部のすべてに蓄積されているアドレスと、を比較する。好ましくは、アクセスのアドレスを、エネイブルタグを有する要素のアドレス部と比較する。要求アドレスが一致したら、そのデータは通常のメモリセアレールからではなくて、キャッシュメモリから読み出される。アドレスが一致しない場合は、そのデータは通常のメモリセルアレーから取り出される。メモリセルアレーへのアクセスは、キャッシュメモリ上で行われる照合動作と平行して開始され得る。アドレス照合動作は、通常のメモリセルアレー中のアドレス復号よりも高速で行われる。一実施例において、通常の復号は、キャッシュメモリが一致を示した時に停止する。
【００１１】
通常のメモリセルアレーで行われる読み出し動作の間は、一行のすべてのメモリセルは同時にエネイブルになる。入出力データバスの幅は、一般に通常のメモリセルアレー内の完全な行のサブセットである。通常のメモリセルアレーで行われる読み出し動作の間、余分のメモリセルは調節され、データ信号のサブセットのみが最終的に選択されて読み出し部に移行する。この工程では多くの電力を消費されるが、読み出されるべきデータがキャッシュメモリ中で見出されて、通常のメモリセルアレーへのアクセスが中止されると、電力は節減される。
【発明を実施するための最良の形態】
【００１２】
図１のメモリ素子は、デジタル情報が蓄積されている複数のメモリセルを有するメモリセルアレー１０を備える。一実施例において、メモリセルは２つのポートのメモリセルからなる。ポートの数が異なる（例えば１つや２つ以上）メモリセルも有用である。２つのポートのメモリセルでは、各セルは、第1と第2のビット線および第1と第2のワード線と接続している。アレーのメモリセルは、例えば行１１と列１２のように、行と列に配列されている。行のメモリセルは第1と第2のワード線と接続し、列のメモリセルは第1と第2のビット線と接続している。
【００１３】
ＤＲＡＭセルにおいては、メモリセルに蓄積された電荷は漏れ電流によって減少する。情報を失わないために、電荷は周期的に更新される。更新動作は更新制御回路５０によって制御される。メモリセルの更新サイクル間の時間は保持時間と呼ばれる。
【００１４】
２つのポートのメモリアレーでは、すべてのメモリセルへのメモリアクセスは第1のポ
ート２０または第２のポート３０を介して行われる。図示の如く、各ポートは制御経路とデータ経路を含む。例えば、制御経路は、エネイブルまたは選択（ＣＳ）、読み出し／書き込み（Ｒ／Ｗ）、およびアドレス（ＡＤＲ）信号を受け、データ経路はデータの入出信
号を含む。データの入出信号の経路は別々の経路として示されているが、データ経路は、双方向データ信号経路を使用すれば組合される。
【００１５】
ポートは適切な制御信号を提供することによって選択される。例えば、ポートＡを介したアクセスが望まれる場合、適切なＲ／Ｗ信号（例えば、Ｒ／Ｗ＝１）とアドレス情報と一緒に、活性ＣＳＡ信号が送られる。アドレス情報に基づいて、適切な第1のワード線と
第1のビット線が選択される。
【００１６】
読み出しアクセスでは、データはアレーからデータ出力経路に移される。読み出しアクセスはＲ／Ｗ＝１で示される。別例として、読み出しアクセスはＲ／Ｗ＝０でも示され得る。書き込みアクセスでは、データは経路中のデータに供給される。書き込みアクセスはＲ／Ｗ＝０でも示され得る。別例として、書き込みアクセスはＲ／Ｗ＝１でも示され得る。同様に、第2のポートは、第2のポートへ適切な制御信号を送ることによってアクセスされ得る。
【００１７】
一実施例において、更新動作はポートの一つを介して行われる。好ましくは、更新動作はポートの１つのみ、例えば第2のポート３０を介して行われる。どちらのポートで更新
されてもメモリアレーは有用である。
【００１８】
メモリのアクセスと更新とが同時に開始された場合は争いが起こる。従来は、保持時間内にメモリセルが更新されるのを保証するために、メモリ動作よりも更新動作が優先された。メモリアクセスは、更新が完了するまで待機回路によって遅延された。これはシステムの性能を減退させる。
【００１９】
本発明の一実施例によると、衝突による性能減退は、キャッシュメモリ４０を有するアレーを備えることによって抑制される。キャッシュメモリは、メモリアレーから読み出されたデータの一時的蓄積が可能である。また、キャッシュメモリは、アレーに書きこまれたデータの一時的蓄積も可能である。アレーからの読み出しデータやアレーへの書き込みデータを一時蓄積するキャッシュメモリも有用である。キャッシュメモリ４０は、第1の
ポート２０と第2のポート３０のデータ経路とアドレス経路とに接続される。キャッシュ
を制御経路（例えば、ＣＳやＲＷ信号）に接続するのも有用である。２つ以上のポートを有するメモリアレーでは、キャッシュメモリはポートのすべて又は一部と接続される。別の実施例において、メモリアレーは、キャッシュメモリと接続するポートを有する単一ポートのアレーを備える。
【００２０】
一実施例において、ポートの１つを介して読み込みがなされる場合は、キャッシュメモリ４０が含まれる。先ず、メモリの読み出されるべきデータがキャッシュメモリ４０中にあるか否かを判断する。データがキャッシュメモリ中に含まれるならば、そのデータはアレーからではなくてキャッシュメモリ４０から読み出される。キャッシュは選択回路を備えており、ポートＡ又はポートＢの何れかのデータ経路にデータを選択的に送る。
【００２１】
一実施例において、キャッシュメモリは、キャッシュからのアクセスが、メモリセルアレー１０からの読み出しアクセスより速く、又は殆ど同時に完了するように設計されている。読み出しアクセスの際、アクセスした場所からのデータがキャッシュメモリ４０中に無い場合、そのデータは、上述のように、メモリセルアレー１０から読み出される。一実施例において、そのような読み出しアクセスの際に、メモリセルアレー１０から読み出されるデータは、平行してキャッシュメモリ４０にも蓄積される。アクセスされたアドレスが数サイクル内に再びアクセスされる可能性はある。例えば、コンピュータプログラムはしばしばループ動作を行って、プログラムコードやデータの同一部分に繰り返し来る。読み出し動作によって以前にアクセスされたアドレスが要求されるときは、そのアドレスか
らのデータはキャッシュ中にある。キャッシュ中にデータがあるときは、そのデータはアレーからではなくてキャッシュメモリ４０から読み出される。メモリセルアレー１０に書き込まれるデータが平行してキャッシュメモリ４０にも蓄積されることも有用である。
【００２２】
キャッシュメモリ４０は少なくとも１つのキャッシュ要素４９からなる。キャッシュ要素はタグ部４３、アドレス蓄積部４２、およびデータ蓄積部４１からなる。データ蓄積部４１は入出力ワード長のサイズであることが望ましい。アドレス蓄積部４２は、データ蓄積部４１中のデータが複写されるメモリセルアレー１０のアドレスに対応するアドレスを蓄積する。タグ部４３は、対応するアドレス部４２とデータ部４１とが有効なデータを含んでいるか否かを示す。例えば、タグ部４３が「１」を蓄積していれば、アドレス部４２およびデータ部４１は有効なデータを含んでいる（例えば、活性キャッシュ要素）。タグ部４３が「０」を有していれば、対応するアドレス部およびデータ蓄積部４１は有効ではない（例えば、不活性キャッシュ要素）。要素の数はその用途の具体的な必要性に対応すべく設計される。要素の数が多いほど、キャッシュが必要データを含む確率が高まり、更新との衝突が減る。しかしながら、ヒットする可能性を高めると、チップ面積が大きくなる。要素の数は必要性能を最適化すべく選択されるのが望ましい。
【００２３】
一実施例において、キャッシュメモリ４０はリングカウンタ４４を備える。このリングカウンタはキャッシュ要素を差し示すために使用される。このリングカウンタは活性キャッシュ要素を差し示すのが望ましい。例えば、読み込み動作がポートの１つ（例えばポートＡ）を介して行われる場合は、読み込まれるべきメモリセルのアドレスＡＤＲはアドレス比較器４５に供給される。一実施例において、比較器は各ポートと関連している。例えば、ＡＤＲは、ポートＡ読み込みアクセスのための比較器４５ａ、又は、ポートＢ読み込みアクセスのための比較器４５ｂに供給される。いずれのポートのための比較器を使用してもよい。アドレス比較器は、このアドレスと、タグ４３が活性と示したキャッシュメモリ４０内のすべてのアドレスと、を比較する。好ましい実施例において、リングカウンタ４４は、（例えば、読み出し又は書き込みで）最近アクセスされた活性キャッシュ要素を差し示す。それぞれ比較を行って、一致しない（間違い）という結果が得られた後、リングカウンタは、次に新しくアクセスされた活性キャッシュ要素を差し示す。これを、すべての活性要素を比較するまで、又は、一致が見つかる（ヒットする）まで行う。
【００２４】
キャッシュコントローラ５１はこの連結や比較動作に続いて動作する。ヒットが決定されると、データ経路制御回路１５０を用いて、キャッシュメモリとポートとの間のデータ経路が選択され、メモリアレーとポートとの間のデータ経路は外される。これによって、メモリアレーからではなくてキャッシュメモリからのデータ読み込みが可能になる。データ経路制御回路は各ポートに供給される（例えば、ポートＡには１５０ａ、ポートＢには１５０ｂ）。一実施例において、データ経路制御回路は第１と第２のスイッチ１４６と４６を備える。第１のスイッチはキャッシュメモリとポートとの間のデータ経路に接続され、第２のスイッチはメモリアレーとポートとに接続される。一実施例において、スイッチは３−状態のバッファを備える。他のタイプのスイッチやマルチプレクサも使用され得る。
【００２５】
スイッチが活性化されると、接続されたデータ経路がポートに接続される。スイッチを非活性化すると、各データ経路とそのポートとは分断される。一実施例において、第１と第２のスイッチは相補的な制御信号Ｈと／Ｈによって制御される。相補的制御信号は、例えば活性化された読み出し信号と接続したアドレス比較器によって生成される。一実施例において、ポートＡの比較器は相補的制御信号Ｈａｒと／Ｈａｒを生成してデータ経路制御回路１５０ａを制御し、一方、ポートＢの比較器は相補的制御信号Ｈｂｒと／Ｈｂｒを生成してデータ経路制御回路１５０ｂを制御する。
【００２６】
上述のように、メモリセルアレー１０のメモリセルは２つのポート２０および３０に接続され、そのポートを介して、データはメモリセルから読み出され、また、メモリセルに書き込まれる。一実施例においては、第２のポート３０はメモリセルを更新するように設計されている。更新は各メモリの保持期間内に行われるので、メモリセルの蓄積ノード中に蓄積された電荷は常に検出されるのに十分強い。従って、更新はメモリアクセスの要求よりも優先される。一実施例において、競争が起こると（例えば、第２のポート３０を介してのメモリアクセスと更新の要求）、正常状態においては、読み出しアクセスに対して待機サイクルが動作する。キャッシュのヒットが検出された時は、この待機サイクルは回避される。ポート２０が空いているときは、更新はポート２０にシフトし得る。復号動作は、キャッシュのヒットや検出失敗と平行して行われ得る。一実施例において、キャッシュのヒットの判定工程は、メモリがメモリアレーにアクセスするよりも速く完了する。これによって、キャッシュのヒットが判定されると、メモリへの読み出し動作が中止され得る。メモリセルアレー１０を介してのアクセスの復号と平行して、キャッシュメモリ４０を介してのアクセスを開始することによって、データがキャッシュメモリ４０中に見出せなかった場合のアクセス時間の損失がなくなる。
【００２７】
一実施例においては、復号工程は２段階からなる。第１の段階は復号工程自身のために使用される。第２の段階は各ワード線を駆動するために使用される。第１の段階は、キャッシュのヒット／失敗の検出動作と平行して復号動作を行う。キャッシュのヒットが検出されると、各ワード線の駆動を停止する。これによって電力消費を有効に削減する。
【００２８】
図２は保持時間の例を示す。保持時間Ｒは、メモリセルの同一の行を次に更新しなければならない期間である。例えば、保持時間Ｒは活性化更新時間Ｒ１を有する。その更新時間内に、更新アドレスカウンタは、メモリセルアレー１０の行アドレスを加算して、メモリセルの情報を、感知、読み取り、増幅し、更新された行へ再書き込みするための適当な制御信号を生成する。このような更新動作はメモリセルアレーの第２のポート３０を介して、例えば、図３のメモリセル１１０のワード線１１６、ビット線１１７、選択トランジスタ１１７を介して、実行される。ある期間Ｒ１の間に、外部システムからポート３０を介して、読み出しアクセスの要求があると、読み出しアクセスは、更新が完了するまで遅延されなければならない。本発明のように、キャッシュでヒットが検出されれば、読み出し要求は遅延されず、更新動作と平行して実施される。期間Ｒ２の間は更新されないので、更新動作と衝突せずに、ポート２０或いは３０を介するアクセスが可能となる。例えば、保持時間Ｒの期間に均一に更新を分散させることも有用である。
【００２９】
図３は、本発明の実施例によるメモリセルを示す。メモリセルは、情報を表す電荷が蓄積されている、蓄積ノード１１１を含む。蓄積ノードはトランジスタであって、ゲート電極が活性参照電位、例えばＶＤＤに接続されている。蓄積トランジスタ１１２のドレイン−ソースの経路の片側は、第１の選択トランジスタ１１２に接続されている。第１の選択トランジスタ１１２のゲート電極は第１のワード線１１３に接続され、第１の選択トランジスタ１１２のドレイン−ソースの経路の端部は第１のビット線１１４に接続される。蓄積トランジスタ１１２のドレイン−ソースの経路の他端は、第２の選択トランジスタ１１５に接続されている。第２の選択トランジスタ１１５のゲート電極は第２のワード線１１６に接続され、第２の選択トランジスタ１１５のドレイン−ソースの経路の端部は第２のビット線１１７に接続される。蓄積ノード１１１は、第１の選択トランジスタ１１２あるいは第２の選択トランジスタ１１５を介してアクセスされ得る。
【００３０】
本発明を種々の実施例を基に説明したが、本発明の精神や範囲を逸脱せずに、修正や変更が可能である。したがって本発明の範囲は、上記の例を参照して決定されるのではなく、同等の全範囲を含む請求項を参照して決定される。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例によるメモリアレーブロックダイアグラム。
【図２】信号のタイミングを示す図。
【図３】本発明の実施例による複数ポートメモリセル。
【図１】
2005536004.tif 000003
【図２】
2005536004.tif 000004
【図３】
2005536004.tif 000005
【国際調査報告】
2005536004.tif 000006
2005536004.tif 000007
2005536004.tif 000008