(57)【要約】シングルエンドのセンス増幅器（図１）は、ビット線（１９）で安定した電圧を維持するためのプリチャージ回路（２０）、ビット線（１９）に結合された、ビット線（１９）に流れる電流量を検知するためのセンシング回路（３０）、センシング回路（３０）に電気的に結合された、ビット線（１９）で検知された電流を増幅するための直流増幅回路（４０）、検知された電流を電圧に変換するための電流−電圧変換回路（５０）、およびセンス増幅出力（８０）での電圧を増幅するための電圧増幅回路（６０）を有する。センス増幅器は、標準のＣＭＯＳ構成要素（図２）を用いて実現することができ、低い電力供給電圧でのアクセス時間の向上、プロセス変動に対する高いロバスト性、および非常に低い電流を検知する能力を与える。
2005522814.tif 000002
【特許請求の範囲】
【請求項１】
活性化信号および第１の電力供給電圧を受け、かつビット線でプリチャージ電圧を生じるプリチャージ回路と、
ビット線に結合され、かつビット線に流れる電流量を検知するための手段を有するセンシング回路と、
センシング回路に電気的に結合され、かつビット線で検知された電流を増幅するための手段を有する電流増幅回路と、
電流増幅回路に電気的に結合され、かつ検知された電流を第１の電圧に変換するための手段を有する電流から電圧への変換回路と、
電流から電圧への変換回路に電気的に結合され、かつ第１の電圧を増幅してセンス増幅器出力で第２の電圧を生じるための手段を有する電圧増幅回路とを含む、電流センス増幅器。
【請求項２】
ビット線のプリチャージ電圧をセンシング回路から分離するための手段をさらに含む、請求項１に記載のセンス増幅器。
【請求項３】
ビット線に結合されたオーバーシュートフィルタ回路をさらに含み、前記オーバーシュートフィルタは、ビット線でのグリッチをフィルタリングするための手段を有する、請求項１に記載のセンス増幅器。
【請求項４】
オーバーシュートフィルタは、入力でのグリッチを示すバイアス信号を受信し、かつ出力で逆転されたバイアス信号を生じる第１のインバータと、第１のインバータの出力に電気的に接続されたゲート端子、ビット線に電気的に結合されたドレイン端子、および、接地電位に電気的に結合されたソース端子を有する放電トランジスタとを含む、請求項３に記載のセンス増幅器。
【請求項５】
プリチャージ回路は、ビット線のプリチャージ電圧を、第１の電力供給の値よりも低い値にクランプする、請求項１に記載のセンス増幅器。
【請求項６】
活性化信号を受信するための第１の入力端子と、第１の電力供給電圧を受けるための第２の入力端子とをさらに含む、請求項１に記載のセンス増幅器。
【請求項７】
プリチャージ回路は、
第１の抵抗器と、
第１の入力端子に電気的に結合されたゲート、および第２の入力端子に電気的に結合されたソース端子を有する第１のＰＭＯＳトランジスタ（１０１）と、
第１のＰＭＯＳトランジスタのドレイン端子に電気的に結合されたソース端子と、第１の抵抗器の第１の端部に電気的に結合されたドレイン端子とを有する第２のＰＭＯＳトランジスタ（１０２）と、
ビット線に電気的に結合されたゲート端子、第１の抵抗器の第２の端部に電気的に結合されたドレイン端子、および接地電位に電気的に結合されたソース端子を有する第１のＮＭＯＳトランジスタ（２０２）と、
ビット線に電気的に結合されたゲート端子、および第１のＰＭＯＳトランジスタのドレイン端子に電気的に結合されたソース端子を有する第３のＰＭＯＳトランジスタ（１０３）と、
ビット線に電気的に結合されたソース端子、第１の抵抗器の第２の端部に電気的に結合されたゲート端子、および第３のＰＭＯＳトランジスタのドレイン端子に電気的に結合されたドレイン端子を有する第２のＮＭＯＳトランジスタ（２０３）とを含む、請求項６に記載のセンス増幅器。
【請求項８】
センシングおよび電流増幅回路は、
センスモードイネーブル信号を受信するための第３の入力端子と、
第２の入力端子に電気的に結合されたソース端子を有する第４のＰＭＯＳトランジスタ（１０５）と、
第２の入力端子に電気的に結合されたソース端子、第４のＰＭＯＳトランジスタのゲート端子に電気的に結合されたゲート端子、および第１の電圧ノード（５８；Ｖ１）に電気的に結合されたドレイン端子を有する第５のＰＭＯＳトランジスタ（１０６）と、
第３の入力端子に電気的に結合されたゲート端子、接地電位に電気的に結合されたソース端子、および第１の電圧ノードに電気的に結合されたドレイン端子を有する第３のＮＭＯＳトランジスタ（２０６）と、
第４のＰＭＯＳトランジスタのドレイン端子に電気的に結合されたドレイン端子、およびビット線に電気的に結合されたソース端子を有する第４のＮＭＯＳトランジスタ（２１０）と、
第４のＮＭＯＳトランジスタのゲートに電気的に結合されたドレイン端子、接地電位に電気的に結合されたソース端子、および活性化信号を受信する第１の入力端子に電気的に結合されたゲート端子を有する第５のＮＭＯＳトランジスタ（２０１）とを含む、請求項６に記載のセンス増幅器。
【請求項９】
電圧増幅回路は、
バイアス電流発生器回路と、
第１の電圧ノード（５８；Ｖ１）に電気的に結合されたゲート端子、接地電位に電気的に結合されたソース端子、および第２の電圧ノード（６８）に電気的に結合されたドレイン端子を有する第６のＮＭＯＳトランジスタ（２０７）と、
第２の入力端子に電気的に結合されたソース端子、バイアス電流発生器回路に電気的に結合されたゲート端子、および第２の電圧ノードに電気的に結合されたドレイン端子を有する第６のＰＭＯＳトランジスタ（１０７）とを含む、請求項６に記載のセンス増幅器。
【請求項１０】
バイアス電流発生器回路は、
センスモードイネーブル信号を受信するための第４の入力端子と、
ドレイン端子、第２の入力端子に電気的に結合されたソース端子、およびドレイン端子に電気的に結合されたゲート端子を有する第７のＰＭＯＳトランジスタ（１０８）と、
ソース端子、第７のＰＭＯＳトランジスタのドレイン端子に電気的に結合されたドレイン端子、および第４の入力端子に電気的に結合されたゲート端子を有する第７のＮＭＯＳトランジスタ（２０８）と、
第７のＮＭＯＳトランジスタのソース端子に電気的に結合されたドレイン端子、第２の入力端子に電気的に結合されたゲート端子、および接地電位に電気的に結合されたソース端子を有する第８のＮＭＯＳトランジスタ（２０９）とを含む、請求項９に記載のセンス増幅器。
【請求項１１】
電圧増幅回路は、第２の電圧ノードおよびセンス増幅器出力の間に電気的に結合された複数のインバータをさらに含む、請求項９に記載のセンス増幅器。
【請求項１２】
第１の入力端子に電気的に結合されたゲート端子、第２の電圧ノードに電気的に結合されたドレイン端子、および接地電位に電気的に結合されたソース端子を有する第９のＮＭＯＳトランジスタ（２１１）をさらに含む、請求項９に記載のセンス増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本発明は、メモリ集積回路で使用するためのセンス増幅器回路に関するものである。
【背景技術】
【０００２】
背景技術
メモリ集積回路において、センス増幅器は、選択されたメモリセルのデータ内容を検出し、決定するために用いられる。ＥＥＰＲＯＭ（電気的消去書込可能な読出専用メモリ）およびフラッシュメモリにおいて、センス増幅器は２つの機能を果たす。第１に、センス増幅器は、ビット線を固定値にプリチャージし、第２に、ビット線に流れる電流を検知するが、これはメモリセルの状態に依存する。耐久性および保存に関する信頼性ならびに性能の双方は、センス増幅器の設計に大いに依存する。
【０００３】
集積センス増幅器構造の大半は、差動増幅器に基づいており、この差動増幅器は、選択されたメモリセルから来る電流を、参照セルの電流と比較するために用いられる。参照セルは、異なる方法で実現することができ、異なるタイプからなる。参照セルは、メモリの検査の際に一度しかプログラムされないため、検査時間が増える。センス増幅器の優れた機能性を保証するために、Ｉｃｅｌｌ／Ｉｒｅｆの比率は、メモリおよび参照セルのプロセス変動、ならびにメモリサイクリングのメモリセルへの影響を考慮に入れて十分な高さで維持されなければならない。さらに、標準的な差動増幅器のセンス増幅器の速度性能および信頼性は、２Ｖ未満の供給電圧値のためにかなり減じられることがわかっている。
【０００４】
他の種類のセンス増幅器構造は、非差動タイプであり、これは単一の増幅器入力ノード上でアクセスされたメモリセルによって生成される信号を検出し、増幅する非対称回路を有する。このような種類のセンス増幅器は、「シングルエンドの」と呼ばれることが多い。先行技術のシングルエンドのセンス増幅器として、ガルブレイス（Galbraith）等に付与された米国特許第４，９１８，３４１号が挙げられ、これはシングルエンドの入力電流をシングルエンドの出力電圧に変換する相補型電流ミラー回路を含むシングルエンドのセンス増幅器を開示している。この‘３４１号の特許はまた、高い頻度のノイズスパイクをフィルタリングするための回路を開示している。ヒロセ（Hirose）に付与された米国特許第５，０１３，９４３号は、ビット線の容量を変更することの影響、およびセルによって伝導される電流における変動性を減じるために、プリチャージ回路を有するシングルエンドのセンス増幅器を開示している。ユー（Yu）等に付与された米国特許第５，６６６，３１０号は、メモリアレイによって引き込まれた電流を検知し、かつ一旦ある電流に達したら出力の状態を変更するセンス増幅器回路を開示している。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年の傾向は、より少ない電力を消費するメモリ回路を設計することである。これを行なう１つの方法は、電力をメモリに与える電力供給の電圧を下げることである。センス増幅器のために用いられる電力供給電圧が低下すると、センス増幅器は非常に低い電流レベルを検知することができることが重要になる。
【０００６】
本発明の目的は、非常に低い電流を検知するために直流増幅を行なうシングルエンドのセンス増幅器を提供することである。
【０００７】
本発明のさらに他の目的は、標準の低電圧のＣＭＯＳ装置を用いて設計することのでき
るシングルエンドのセンス増幅器を提供することである。
【課題を解決するための手段】
【０００８】
発明の概要
上記の目的は、シングルエンドの電流センス増幅器によって達成され、このシングルエンドの電流センス増幅器は、ビット線で安定した電圧を維持するプリチャージ回路、ビット線に結合された、ビット線に流れる電流量を検知するためのセンシング回路、センシング回路に結合された、ビット線で検知された電流を増幅するための直流増幅回路、検知された電流を電圧に変換するための電流−電圧変換回路、およびセンス増幅器出力で電圧を増幅するための電圧増幅回路を有する。このセンス増幅器はまた、ビット線での正のグリッチにフィルタをかけるためのオーバーシュートフィルタリング回路を含む。
【発明の効果】
【０００９】
シングルエンドの構造は、一般的に差動センスアンプ構造において用いられる参照セルおよびコンパレータ回路の必要性を排除するという利点を有する。これによって、検査時間およびセンス増幅器回路によって用いられるダイ領域の量が節約される。さらに、シングルエンドの構造は、より少ない感度を不整合およびプロセス変動に与え、かつ低い供給電圧でアクセス時間を向上させる等の、標準の差動構造を凌ぐ他の利点を与える。
【００１０】
電流の検知の直後に直流の増幅を与えることによって、本発明のセンス増幅器は、先行技術の他のシングルエンドのセンス増幅器と比較して、より高速になり、非常に低い電流を検知することができる。
【発明を実施するための最良の形態】
【００１１】
発明を実施するためのベストモード
図１を参照すると、本発明のセンス増幅器はプリチャージ回路２０を含み、このプリチャージ回路は、ビット線１９で安定した電圧をプリチャージしかつ維持する機能を果たす。プリチャージ回路２０は、入力端子で電力供給電圧Ｖｄｄ１８を受け、別の入力端子でセンスオン／オフ信号１６を受信して、センス増幅器回路を活性化する。センシング回路３０はビット線１９に結合され、ビット線に流れる電流を検知するために用いられる。オーバーシュートフィルタリング回路７０は、ビット線での正のグリッチにフィルタをかけるためにセンシング回路３０に結合される。センシング回路３０の出力は、センシング回路によって検知された電流を増幅する直流増幅回路４０に進む。増幅された電流は、電流−電圧変換回路５０によって電圧に変換されて、次に結果として生じる電圧は、出力増幅段階６０で増幅され、センス増幅器出力８０に与えられる。
【００１２】
図２を参照すると、プリチャージ回路は、トランジスタ１０１，１０２，１０３，２０２，２０３および抵抗器３００からなる。トランジスタ１０１，１０２および１０３はＰＭＯＳタイプのトランジスタであり、一方でトランジスタ２０２および２０３はＮＭＯＳタイプのトランジスタである。トランジスタ１０１は、センス増幅器オン／オフ信号入力端子１６に接続されたゲート出力、電力供給電圧Ｖｄｄ１８に結合されたソース端子、およびＰＭＯＳトランジスタ１０２のソース端子に接続されたドレイン端子を有する。トランジスタ１０２は、抵抗器３００の第１の端部に結合されたドレイン端子と、トランジスタ２０２のゲートに結合されたゲート端子とを有する。トランジスタ２０２は、抵抗器３００の第２の端部に接続されたドレイン端子と、接地電位９９に接続されたソース端子とを有する。トランジスタ１０３は、トランジスタ２０２のゲート端子に接続されたゲート端子、トランジスタ１０１のドレイン端子に接続されたソース端子、およびトランジスタ２０３のドレインに接続されたドレイン端子を有する。トランジスタ２０３は、トランジスタ２０２のゲートに接続されたソース端子と、トランジスタ２０２のドレイン端子および抵抗器３００の第２の端部の間に接続されたゲート端子とを有する。プリチャージ回路
は、ビット線１９で安定した電圧をプリチャージしかつ維持するように機能する。ビット線１９は、図２に示されるように、トランジスタ２０３のソース端子に接続される。トランジスタ１０１，１０３および２０３からなる分岐は、制限された時間でビット線１９をそのクランプ電圧に設定するのに十分な電流を駆動しなければならない。制限されたプリチャージ電圧は、トランジスタ１０２および２０２のサイズ設定、および抵抗器３００のサイズによって決定される。ビット線が、１０２、２０２および抵抗器３００の段階のトリップポイントに達したときに、低バイアス線２５はローになり、トランジスタ２０３をオフにし、したがってプリチャージ分岐をオフにする。
【００１３】
センシング回路は、ＮＭＯＳトランジスタ２１０、ならびにＰＭＯＳトランジスタ１０５および１０６からなる。トランジスタ２１０は、トランジスタ２０１のドレイン端子に接続されたゲート端子、トランジスタ１０５のドレイン端子およびゲート端子に、ならびにトランジスタ１０６のゲート端子に接続されたドレイン端子、ならびにビット線に接続されたソース端子を有する。トランジスタ１０５および１０６は、１０５のドレイン端子に接続されたゲート端子と、電力供給電圧Ｖｄｄに接続されたソース端子とを有する。トランジスタ１０６のドレイン端子は、ＮＭＯＳトランジスタ２０６のドレイン端子に接続される。トランジスタ２０６は、センスモードイネーブル信号に接続されたゲート端子２８と、接地電位に接続されたソース端子とを有する。トランジスタ２１０は、ビット線電圧をトランジスタ１０５のゲートレベルから分離する機能を果たし、これによってビット線の電位をプリチャージ回路によって印加することができる。トランジスタ１０６は、Ｎの因数を乗じたセル電流をミラーする。したがって、セル電流は、直接増幅され、低駆動トランジスタ２０６のドレインに供給されて、ノード５８で電流−電圧変換および第１の電圧Ｖ１をもたらす。トランジスタ２０６は、低いＷ／Ｌ値を有し、センス増幅器の電流のトリップポイントは、増倍率Ｎおよびトランジスタ２０６のサイズを変更することによって調整することができる。
【００１４】
変換された電圧Ｖ１は、ＰＭＯＳトランジスタ１０７および１０８、ならびにＮＭＯＳトランジスタ２０７，２０８および２０９からなる電圧増幅回路によって増幅される。トランジスタ１０７は、電力供給電圧Ｖｄｄ１８に接続されたソース端子と、トランジスタ２０７のドレイン端子に接続されたドレイン端子とを有する。トランジスタ２０７は、電圧Ｖ１を受けるためにノード５８に接続されたゲート端子と、接地電位に接続されたソース端子とを有する。トランジスタ１０７および２０７は、電圧Ｖ１を増幅して、ノード６８で増幅された電圧Ｖ２を生じる。トランジスタ１０８，２０８および２０９は、バイアス電流発生器として作用する。トランジスタ２０８は、電力供給電圧Ｖｄｄ１８に接続されたソース端子と、そのドレイン端子およびトランジスタ１０７のゲート端子に接続されたゲート端子とを有する。トランジスタ２０８は、トランジスタ１０８のドレイン端子に接続されたドレイン端子と、センスモードイネーブル信号に接続されたゲート端子６７とを有する。トランジスタ２０９は、トランジスタ２０８のソースに接続されたドレイン端子、電力供給電圧Ｖｄｄに接続されたゲート端子６９、および接地電位に接続されたソース端子を有する。バイアス電流発生器は、トランジスタ２０７を通してノード６８に与えられるバイアス電流を生成する。電圧Ｖ２は、出力バッファとして作用する１対のインバータ８２，８３を通過し、センス増幅器の出力は端子８０で生成される。
【００１５】
ＮＭＯＳトランジスタ２０１および２１１を用いて、待機モードでまたはＤＣ電流がないモードで、センス増幅器をオフにする。トランジスタ２０１は、トランジスタ２１０のゲート端子に、およびトランジスタ１０２のソース端子に、ならびに抵抗器３００の第１の端部に接続されたドレイン端子を有する。トランジスタ２０１はまた、接地電位に接続されたソース端子と、センスオン／オフ信号入力端子に接続されたゲート端子８８とを有する。トランジスタ２１１は、ノード６８に接続されたドレイン端子、接地電位に接続されたソース端子、およびセンスオン／オフ信号に接続されたゲート端子８８を有する。
【００１６】
さらに、センス増幅器は、ＰＭＯＳトランジスタ１０４ならびにＮＭＯＳトランジスタ２０４および２０５からなるオーバーシュートフィルタリング回路を含む。トランジスタ１０４および２０４は、インバータとして、電力供給Ｖｄｄに接続されているトランジスタ１０４のソース、トランジスタ２０４のドレインに接続されている２０４のドレイン、接地電位に接続されているトランジスタ２０４のソース、ならびに、ともに接続されかつゲート端子７５でハイのバイアス信号を与えられるトランジスタ１０４および２０４のゲートと接続される。１０４，２０４のインバータの出力は、トランジスタ２０５のゲートに接続される。トランジスタ２０５は、ビット線１９に接続されたドレイン端子と、接地電位に接続されたソース端子とを有する。センス環境のために、通常のセンシング動作に影響を及ぼすおそれのあるオーバーシュートがビット線で生じる可能性がある。オーバーシュートフィルタリング回路は、ビット線での正のグリッチをフィルタリングする機能を果たす。ビット線で正のグリッチが生じた場合、ハイのバイアス信号はローになり、これはインバータ１０４，２０４の出力でハイの信号を生じる。このハイの信号はトランジスタ２０５をオンにし、これはグリッジをディスチャージする。トランジスタをダイオードで用いる通常の先行技術の構造と比較して、この解決方法は、ビット線１９にオーバーシュートがある場合にのみ、トランジスタ２０５で電流を駆動するという利点を有する。
【００１７】
以下では、入力に従った回路について記載する。センスオン／オフ信号１６がオフのときに、センスオン／オフ信号はハイに設定され、センスモードイネーブル信号２８はローに設定される。ハイのセンスモードイネーブル信号は、トランジスタ２１１をオンにし、ノード６８に低い電位を印加し、センス増幅器の出力８０をローの状態に設定する。この状況において、構造にＤＣ電流はない。センスオン／オフ信号がオンのときに、すなわちＤＣ電流が流れているるときに、センスオン／オフ信号はローになり、センスモードイネーブル信号はハイになる。ローの信号はトランジスタ１０１をオンにし、トランジスタ２０１をオフにする。これによって、電流がトランジスタ１０３，２０３および２１０を通って流れるため、プリチャージ回路を起動することができる。上記に説明されたように、プリチャージ回路はビット線１９を設定することになる。
【００１８】
ＯＮセル、または“０”を読出すために、トランジスタ２０６は、そのドレインでの電圧Ｖ１が上昇するようにトランジスタ１０６のドレインから生成された電流に等しい大量の電流を駆動しなければならない。電圧Ｖ１の変化は、次に電圧増幅回路（トランジスタ１０７および２０７）によって増幅され、ノード６８での出力電圧Ｖ２はすぐにローになり、センス増幅器出力８０でローの信号または“０”をもたらす。
【００１９】
ＯＦＦセルまたは“１”を読出すために、トランジスタ２０６は、駆動する電流を有さないため、ノード５８での電圧Ｖ１はローになる。これはトランジスタ２０７をオフにし、ノード６８での電圧Ｖ２を強力に増大させ、センス増幅器出力８０で高い出力を生じる。
【００２０】
センス増幅器のサイズ設定は２つの目的によって推進され、第１の目的は、目標とされる電流トリップポイント限界を満たすことである。これはＤＣ分析によって得られる。第２の目的は、アクセス時間および電力に関する性能の目標を達成することである。これらの目的を決定するために、構造の第１の順序モデリングが必要となる。この第１の順序モデリングは以下で説明される。
【００２１】
このプロセスにおける第１のステップは、ＤＣモデリングを用いて電流トリップポイントを計算することである。ノード５８が出力段階トリップポイントに達したときに、センス増幅器は１から０に切換わる。簡単にするために、出力段階トリップポイントがトランジスタ２０７のしきい値電圧（ＶTN）と等しいと想定する。Ｖ１が０からＶTNに変化する
ときに、トランジスタ２０６はリニアモードとなり、抵抗として作用する。電流トリップポイント限界（Ｉｌｉｍ）を決定する条件は以下の通りである。
【００２２】
【数１】
2005522814.tif 000003
Ｉｌｉｍに以下の式を与える。
【００２３】
【数２】
2005522814.tif 000004
この式は、ＶＤＤに関する線状の変化を示している。移動度μおよびしきい値電圧ＶTNが温度とともに低下すると、温度を伴ったＩｌｉｍの低下が予測される。最後に、明らかに、電流トリップポイントは、電流ミラーの増倍率ｎおよびトランジスタ２０６のサイズ設定を変更することによって固定することができる。
【００２４】
次に、動態分析を用いて、切換時間を計算する。降下遅延（ＩON＞Ｉlimを駆動するＯＮメモリの読出し）および上昇遅延（ＩOFF＜Ｉlimを駆動するＯＦＦセルの読出し）の双方を、動態分析のために考慮しなければならない。合計の切換遅延は、４つの寄与に分類することができる。すなわち、プリチャージ遅延、電流ミラーを開始するのに必要な時間、ノード５８（Ｖ１）を充電／ディスチャージするのに必要な時間、およびノード６８（Ｖ２）を充電／ディスチャージするのに必要な時間である。適切な増倍率の値（ｎ＜３）について、電流ミラーの開始時間は無視してよい。ノード６８での電圧Ｖ２がセンスの出力であると想定すると、出力バッファ８２，８３の遅延は無視してもよい。
【００２５】
ＯＮメモリセルを読出すときに、ノード５８での電圧Ｖ１は、不均衡電流ｎＩON−Ｉ206を通して充電され、ノード６８での電圧Ｖ２は不均衡電流Ｉ207−Ｉbiasを通してディスチャージされる。したがって、読出されたオンセル遅延の読出しは、
【００２６】
【数３】
2005522814.tif 000005
と書くことができる。
【００２７】
ここで、ｔprechargeは、トランジスタ１０３および２０３をサイズ変更することによって調整することができるプリチャージ遅延であり、ＣG207はトランジスタ２０７のゲート容量であり、ＣINV１は、インバータ８２の入力容量であり、Ｃｐａｒ１は、トランジスタ２０６および１０６のドレイン容量ならびに配線容量を含む、ノード５８での合計寄生容量であり、Ｃｐａｒ２は、トランジスタ２０７および１０７のドレイン容量ならびに配線容量を含む、ノード６８での合計寄生容量である。Ｉ206およびＩ207は、トランジスタ２０６および２０７それぞれを通って流れる電流である。
【００２８】
ＯＦＦメモリを読出すときに、Ｖ１ノード５８は、電流Ｉ206を通してディスチャージ
され、Ｖ２ノード６８は、電流Ｉbiasを通して充電される。より正確に、Ｖ１がＶDDからＶTNに切換わるときに、出力電圧Ｖ２は不均衡電流Ｉbias−ＩN７のために、上昇し始める。これは第１の順序モデリングのために無視される。読出しＯＦＦセル遅延は、
【００２９】
【数４】
2005522814.tif 000006
と書くことができる。
【００３０】
これらの方程式は、センスがどのようにサイズ設定されなければならないかについて示している。第１に、トリップポイントの目標を満たすように、因数ｎおよび最小幅のトランジスタ２０６の長さを調整する。次に、ＩＮＶ１  ８２の寸法を減じて、Ｖ２ノード６８（ＣINV１）の容量を最小にする。次に、読出しＯＮおよび読出しＯＦＦのセル遅延を最小にしかつバランスを取るために、トランジスタ２０７およびＩｂｉａｓのサイズを変更する。Ｖ１ノード５８での容量を制限するために、トランジスタ２０７はできるだけ小さなサイズにされなければならない。
【００３１】
上述のセンス増幅器は、プロセス変動に対する高いロバスト性、低い電力供給電圧でのアクセス時間の向上、および低電圧のＣＭＯＳ装置を用いた完全で容易な実現化を含む多くの利点を与える。
【図面の簡単な説明】
【００３２】
【図１】本発明のセンス増幅器回路の構造のブロック図である。
【図２】図１のセンス増幅器回路の電気的な概略図である。
【図１】
2005522814.tif 000007
【図２】
2005522814.tif 000008
【国際調査報告】
2005522814.tif 000009