(57)【要約】デジタル回路の設計に関して、近年、処理工程の正確さを示すために、等価比較が標準的な方法になっている。しかし、実際の等価比較を実行する前に、第２設計形式に応じた異なる回路設計に互いに信号経路識別子を割当てる必要がある。ここで、第２設計形式に応じた回路設計（４、５）を、第１設計形式に応じた回路設計（１）の変換によって形成し、第１設計形式が、第２設計形式よりも高い抽象度を有している。この方法の不都合な点は、変換している間、異なる中間段階を通過した第２設計形式に応じた２つの回路設計（４、５）の信号経路識別子を割当てできないように、信号経路識別子が変更されてしまう点にある。したがって、本発明では、さらに、第２設計形式に応じた回路設計（４、５）の信号経路識別子を割当てるための割当て情報が、回路設計（４、５）を変換によって形成する第１設計形式に応じた回路設計（１）に応じて、生成される。さらに、信号経路識別子に関する情報量が低減することにより等価比較（６）での信号経路識別子の割当てが簡単になるように、第２設計形式に応じた回路設計（４、５）を、第１設計形式に応じた回路設計（１）から形成できる。
2005536815.tif 000002
【特許請求の範囲】
【請求項１】
デジタル回路を設計するための第２設計形式に応じてデジタル処理によって記憶された、少なくとも２つの異なる回路設計（４、５）の信号経路に信号経路識別子を割当てるための割当て情報の生成方法であって、
上記少なくとも２つの回路設計（４、５）を、第１設計形式に応じて回路設計（１）を変換することにより生成するとともに、第１設計形式に応じた回路設計（１）が、第２設計形式に応じた回路設計（４、５）と比較して、信号経路識別子に関してより多くの情報量を有しており、
上記割当て情報を、第２設計形式に応じた少なくとも２つの回路設計（４、５）に基づいて生成するとともに、上記割当て情報を、第１設計形式に応じた回路設計（１）の少なくとも一部分に基づいて生成することを特徴とする、方法。
【請求項２】
上記第１設計形式は、記録転送レベルの設計形式であることを特徴とする、請求項１に記載の方法。
【請求項３】
上記第２設計形式がネットワークリスト形式であることを特徴とする、請求項１または２に記載の方法。
【請求項４】
上記割当て情報を、関連している複数の信号経路を識別する信号経路識別子に基づいて生成することを特徴とする、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
上記第２設計形式が、第１設計形式よりも低い抽象度にあるデジタル回路を記憶することを特徴とする、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
上記割当て情報が、デジタル処理によって記憶されていることを特徴とする、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
デジタル回路を設計するための第２設計形式に応じてデジタル処理によって記憶された、少なくとも２つの回路設計（４、５）の信号経路に信号経路識別子を割当てるための割当て情報を生成するための装置であって、
上記少なくとも２つの回路設計（４、５）が、第１設計形式に応じて回路設計（１）を変換することにより生成されるとともに、第１設計形式に応じた回路設計（１）が、第２設計形式に応じた回路設計（４、５）と比較して、信号経路識別子に関してより多くの情報量を有している装置において、
第２設計形式に応じて上記デジタル処理によって記憶された回路設計（４、５）と、第１設計形式に応じた回路設計（１）とを読み出すための手段と、データ処理手段とを備え、
上記データ処理手段が、第２設計形式に応じた少なくとも２つの回路設計（４、５）に基づいて上記割当て情報を生成するとともに、第１設計形式に応じた回路設計（１）の少なくとも一部分に基づいて上記割当て情報を生成するように、配置されていることを特徴とする、装置。
【請求項８】
上記請求項１〜６のいずれか１項に記載の方法を実行するために配置されていることを特徴とする、請求項７に記載の装置。
【請求項９】
電子的に読み出し可能な制御信号を有するデジタル記憶媒体であって、
請求項１〜６のいずれか１項に記載の方法を実行するプログラミング可能なデータ処理装置と共に機能できるように設計されている、デジタル記憶媒体。
【請求項１０】
プログラムコードがコンピュータ上で実行されるか、あるいは、プログラムコードがコンピュータの中で用いられる場合に、請求項１〜６のいずれか１項に記載の方法を実行するために、機械によって読み取り可能な媒体に記憶された上記プログラムコードを有するコンピュータプログラム製品。
【請求項１１】
デジタル回路の第２設計形式に応じた、デジタル処理によって記憶された回路設計（４、５）を、上記デジタル回路の第１設計形式に応じた回路設計（１）から生成するための方法であって、
上記第２設計形式に応じた回路設計（４、５）が、第１設計形式に応じた回路設計（１）よりも低い抽象度にあるデジタル回路を記憶するとともに、両方の設計形式に応じた回路設計（１、４、５）が、デジタル回路の信号経路の信号経路識別子をそれぞれ含んでおり、
上記第２設計形式に応じた回路設計（４、５）の信号経路識別子に関する情報量が、第１設計形式に応じた回路設計（１）の信号経路識別子に関する情報量と同じになるように、上記回路設計（４、５）を生成することを特徴とする方法。
【請求項１２】
上記第１設計形式に応じた回路設計（１）の信号経路識別子を、第２設計形式に応じて生成された回路設計（４、５）の信号経路識別子と比較して変更したという情報を有するように、第２設計形式に応じた回路設計（４、５）を生成することを特徴とする、請求項１１に記載の方法。
【請求項１３】
群を構成する信号経路識別子が第１設計形式に応じた回路設計（１）中のどの信号経路に備えられているのかを示す信号経路群識別子を含むように、第２設計形式に応じた回路設計（４、５）を生成することを特徴とする、請求項１１または１２に記載の方法。
【請求項１４】
上記第２設計形式に応じた回路設計（４、５）中の信号経路群識別子が、第１設計形式に応じた回路設計（１）中の、上記信号経路群識別子が割り当てられた信号経路が均一の信号経路識別子を群として有している信号経路識別子であることを特徴とする、請求項１３に記載の方法。
【請求項１５】
第１設計形式に応じてデジタル処理によって記憶されたデジタル回路の回路設計（４、５）を、デジタル回路の第１設計形式に応じた回路設計（１）から形成するための装置であって、
上記第２設計形式に応じた回路設計（４、５）が、第１設計形式に応じた回路設計（１）よりも低い抽象度にあるデジタル回路を記憶しているとともに、両方の設計形式に応じた回路設計（１、４、５）が、デジタル回路の信号経路の信号経路識別子をそれぞれ有しており、
上記第１設計形式に応じてデジタル処理によって記憶された回路設計（１）を読み出すための手段と、第２設計形式に応じた回路設計（４、５）を書き込むための手段と、データ処理手段とを備え、
上記データ処理手段の配置によって、第２設計形式に応じた回路設計（４、５）の信号経路識別子が、第１設計形式に応じた回路設計（１）の信号経路識別子の情報量と同じだけの情報量を有するように、データ処理手段が第２設計形式に応じた回路設計（４、５）を生成することを特徴とする装置。
【請求項１６】
請求項１１〜１４のいずれか１項に記載の方法を実行するために設計されていることを特徴とする、請求項１５に記載の装置。
【請求項１７】
電子的に読み出し可能な制御信号を有するデジタル記憶媒体であって、
請求項１１〜１４のいずれか１項に記載の方法を実行するプログラミング可能なデータ処理装置が共に機能できるように設計されている、デジタル記憶媒体。
【請求項１８】
プログラムコードがコンピュータ上で実行されるか、あるいは、プログラムコードがコンピュータの中で用いられる場合に、請求項１１〜１４のいずれか１項に記載の方法を実行するために、機械によって読み取り可能な媒体に記憶された上記プログラムコードを有するコンピュータプログラム製品。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、異なる設計形式（Beschreibungsformate）に応じてデジタル回路を設計する（Beschreibeng）ための回路設計中の、信号経路識別子に関する割当て情報の生成方法およびその装置に関するものである。さらに、本発明は、データ処理装置の上に位置する（auf）、本発明の方法を実施するための制御信号を有するデジタル記憶媒体に関するものである。
【０００２】
模擬実験方法（Simulationsverfahren）を用いて個々の設計工程の妥当性を検証すること（Validierung）は、デジタル回路の設計について言えば限界に達している。今日の特定用途向けＩＣ（ＡＳＩＣ）は数百万のゲートを備えることができるので、開発時間（Entwicklungszeiten）を短くすることが望まれると同時に、その設計がだんだん複雑になり、必要な質を保証するために実施される模擬実験の実行範囲はもはや十分なものではない。何日、何週間にもわたって模擬実験を実行しても、範囲（Abdeckung）の数分の一の模擬実験が行われるにすぎない。このような実行時間の問題とともに、従来の模擬実験は、さらに他の点で限界に達している。例えば、無作為型模擬実験（Random Pattern Simulation）によって、通常、困難な状況（いわゆる、Corner Cases）が全体的に補われるわけではない。また、エラーの発見と直接関係した他の問題として、修正（Korrektur）が挙げられる。これについても、模擬実験によって、設計中のエラーの位置はほとんど特定されない。エラーを発見している間に結果（Effekt）は表れてくるが、誤った動作（Verhalten）の原因は、そこから直接は出てこない。設計が複雑であれば、設計全体の把握が困難になるので、エラー箇所の診断がますます重要になってくる。しかし、当業者の理解を妨げてしまう。
【０００３】
高い抽象度にある回路設計を低い抽象度（Abstraktionsebene）にある回路の設計を始める際に変換する過程で、デジタル回路はさらに修正される。これらの修正とは、例えば、結果として生じたデジタル回路を試験が容易になるように最適化することであり、または、信号伝播時間を最適化することである。さらに、設計工程の終了時にデジタル回路をさらに変更するが、この変更は低い抽象度にある回路設計に対して行われるので、低い抽象度に基づいた変更の正確さを制御することは困難である。
【０００４】
開発工程（Entwicklungsvorgangs）の終了時には、低い抽象度にあるデジタル回路の回路設計が用いられる。この開発過程では、変更が検証される。高い抽象度にあった元の回路設計が、低い抽象度にある比較設計を得るために、変更を行うことなく低い抽象度に直接変換される。この比較設計は、開発工程の終了時に得られる回路設計とを等価比較されることで、変更を検証できる。この等価比較は、特に、デジタル回路内の、信号経路識別子が割当てられている信号経路に基づいて行われる。したがって、規則的な等価比較に合わせて、信号経路識別子を正確に割当てる必要がある。しかし、低い抽象度に変換している間、通常、信号経路識別子は変更され、これにより、開発工程で行われた修正に基づいて、低い抽象領域で生成された回路設計は、別の信号経路識別子を比較設計として用いる。この場合、不都合なことに、費用のかかる、場合によっては実施できない等価比較を行うために、手動で割当てを行う必要がある。
【０００５】
したがって、本発明の目的は、低い抽象度の回路設計に信号経路を簡単に割当てるためのシステムを提示することにある。
【０００６】
本発明の目的を、請求項１または１０の特徴を有する方法、または、請求項７または１４の特徴を有する装置、または、請求項９または１６の特徴を有するデジタル記憶媒体によって達成する。従属請求項では、本発明の好ましい有効な実施形態について説明する。
【０００７】
本発明では、２つの設計形式に応じた異なる２つの回路設計から、信号経路識別子の割当てを行うために、第１設計形式に応じた回路設計の情報もある程度使用される。そして、第１設計形式に応じた回路設計を変換することにより、第２設計形式に応じた回路設計が生成される。これらの情報は、個々の信号経路の信号経路識別子の変更を追跡し、割当てを行うために用いられる。特に、例えば複数の信号経路を含んだ記録（Records）のようにデータ型がより高度な（hoeheren）場合、信号経路を割当てやすい。したがって、例えば、第１設計形式に応じた回路設計が、信号経路の群（Gruppe）を表す信号経路群識別子を含んでいてもよい。これらの信号経路群は、さらに、固有の群識別子を有する下位群に分割される。回路設計を第２設計形式に変換している間、信号群識別子によって検出された信号経路が、信号経路群識別子の記号（Bezeichnung）に指標（Indexes）を加えた全てを含んでいてもよい。指標だけに基づいても、どの下位記号（Unterbezeichnung）が特定の信号経路を有しているか、または、どの下位群が特定の信号経路に属しているかということは、決して示されない。
【０００８】
記録転送レベル（Registertransferebene）では、デジタル回路は、第１設計形式で設計されることが好ましい（Das erste Beschreibungsformat speichert die digitale Schaltung vorzugsweise in einer Schaltungsbeschreibung gemaess der Registertransferebene.）。また、第２設計形式は、ネットワークリスト形式であることが好ましい。
【０００９】
また、上記の割当て情報を、等価比較の実行方法または実行装置によって用いられる固有のリストとして、本発明の方法または本発明の装置によって生成できる。同様に、上記の割当て情報を、等価比較自体を実行する工程ですでに生成できる。したがって、等価比較の実行装置または実行方法を用いて、割当て情報を早くも生成できる。これにより、この場合、第２設計形式に応じた２つの回路設計間の等価比較を、第１設計形式に応じた回路設計を同時に考慮しながら行うことができる。
【００１０】
第１設計形式に応じたデジタル回路の回路設計を第２設計形式に応じたデジタル回路の回路設計に変換する工程では、異なる抽象度の異なる設計形式を有することができる数多くの回路設計が生じる場合がある。本発明を実行するために、割当て情報の生成中に最も高く生じた抽象度に応じた回路構造を用いるかどうか、または、回路設計の下に位置する抽象度の回路設計を用いるかどうかは、最終的に等価比較を行う第２設計形式の回路設計の抽象度の上に位置する抽象度にある設計形式に応じた回路設計を用いる限り、重要ではない。
【００１１】
同様に、より高い抽象度にある複数の回路設計を用いてもよい。
【００１２】
本発明は、この目的のために備えられた装置のみを用いて、または、一般的に用いられるプログラミング可能な装置を用いて、実施される。上記プログラミング可能な装置については、この装置は、パーソナルコンピュータ、データ処理システム、ワークステーション、または、他のプログラミング可能な装置であってもよい。この場合、本発明には、データ処理システムとともに本発明の方法を実施するように配置された、データ媒体も含まれている。さらに、データ処理システムを、データ媒体の制御信号によって制御する必要がある。このために、データ処理システムは、データ媒体から制御信号を読み出すためのデバイスを備えている。
【００１３】
信号経路識別子の割当ては、突合せ（Matching）とも呼ばれている。一例をあげると、第１回路設計は、デジタル回路を記録転送レベルに記憶するＶＨＤＬ形式に用いられる。また、第２設計形式は、ＧＡＴ形式に相当し、ネットワークリスト形式である。
【００１４】
ＶＨＤＬ形式は、複数段階での中間段階の形式で、ＧＡＴ形式に変換される。初めに、ＶＨＤＬ設計は、読込まれ、内部データ構造で表現される（構文解析）。この表現から、信号が抽出される。各信号に対して、適切な割当てが分析され、各遷移関数（Uebergangsfunktionen）が算定される。相当数の信号に対して、記憶素子（フリップフロップ）を形成している間（waehrend）、残りの素子を簡単に接続できる。その後、信号は、個々のビットに分解される。これに応じて、個々のビットの名前が、信号名に基づいて生成される。最後に、ビット水準への遷移の後に不必要となるフリップフロップを除去するような、ビット水準の低下がわずかに生じる。
【００１５】
本発明の解決策にしたがって、以下のようにして処理が行われる。
異なる信号が同じ機能を有しており、そのために同じフリップフロップによって表現される場合、このフリップフロップによって（従来割当てられていた単一の名前の代わりに）名前リストが割当てられる。必要であれば、このリストを、本名および複数の補助名（Nebennamen）に分配できる。信号を個々のビットに分解している間、同様に、本名に加えて補助名が生成される。複雑なデータ型を使用する場合、可能な補助名を生成できるか、あるいは、位置の指示（Verweis）を各データ型に挿入できる。全体として、信号経路識別子に関する情報量を維持しながらの第２設計形式に応じた回路設計の生成には、従来技術に応じた回路設計が実施される変換と比較して、それほどコストがかからない。なぜなら、遷移関数の算定には、信号名の生成と比べて、時間と場所が非常に多く必要であるからである。より高い抽象度からのさらなる情報を使用することにより、名前に基づく方法は、困難な場合にも解決策を見出すことのできるアプローチを構成できる。
【００１６】
上記の場合には、突合せの改善に必要な、第１設計形式に応じた回路設計の情報量を、第２設計形式に応じた回路設計に変換する間維持しており、等価比較は、第２設計形式に応じた回路設計に基づいて（in Abhaengigkeit）実行するのみである。なぜなら、第２設計形式に応じた回路設計は、十分な情報量を有しているからである。
【００１７】
本発明は、デジタル処理によって記憶された回路設計の生成方法または生成装置にも用いられる。ここで、本発明にしたがって、第２設計形式に応じて生成された回路設計は、第１設計形式に応じた回路設計よりも低い抽象度に位置している。この第１設計形式から、第２設計形式に応じた回路設計が生成されている。通常変換とも呼ばれているこの工程によって、信号経路識別子が変更される。このとき、本発明では、信号経路識別子の情報量は低下しない。このようにして、一方では、抽象度が低下し、デジタル回路の製造に着手するために回路設計をより適切に調整することができ、他方では、等価比較を行うために出力条件を改善できる。回路設計の変換の信号経路識別子に関する情報量を多く保つことにより、次の等価比較が著しく簡単になる。
【００１８】
信号経路識別子に関する情報量を維持するために、例えば、信号経路群識別子が解析されている（Aufloesung）間、群の信号経路に、信号経路識別子を割当てる。これらの信号経路識別子には、信号経路群識別子の記号と、それに相当する個々の信号経路または信号経路下位群の下位記号とが現れる。
【００１９】
信号経路識別子に関する元の情報量を維持することは、信号経路識別子の変更を示すことによっても、達成される。これらの変更は、例えば、第２設計形式に応じたデジタル処理によって記憶された回路設計の適切な位置に、変更として記憶されている。これにより、割当て情報を生成するためのプログラム、または、同様に同じ位置で等価比較を実行するためのプログラムは、行われた変更にアクセスし、信号経路を割当てるときにこれらの変更を考慮することができる。
【００２０】
このこととは関係なく、相互に関連した信号経路に対する指示（Hinweise）を生成でき、この指示を、第２設計形式に応じた回路設計とともに記憶できる。ここで、第１設計形式に応じた回路設計中の相互に関連した信号経路の特徴は、相互に関連している点にあり、この特徴は、第２設計形式に応じた回路設計を形成している間、直接の信号経路識別子において無くなっている。
【００２１】
次に、本発明を、添付図面に基づいて実施形態にしたがって詳述する。
【００２２】
図１は、本発明の実施形態にしたがった、最後の等価比較を有する異なる回路設計の生成を示す概略図である。
【００２３】
図２は、従来技術にしたがった最後の等価比較を有する、異なる回路設計の生成を示す概略図である。
【００２４】
本発明の実施例について記載する前に、図２に、従来技術に関する方法を示す。第１設計形式に応じた第１回路設計（Schaltungsbeschreibung）に基づいて、その中に記載されるデジタル回路を、第２設計形式に応じてデジタル回路を記憶する第４回路設計に変換する。第４回路設計４の利点は、この回路設計が、デジタル回路の製造に適した基本原理に非常に適している点にある。また、不都合な点は、第２設計形式に応じて、デジタル回路を、第１設計形式の場合よりも低い抽象度に記憶することにより、第４回路設計４についての当業者の理解を困難にしてしまうという点にある。第１回路設計１から第４回路設計４までの発展過程には、さらに、中間段階がある。これらの中間段階では、試験を容易に行うため、または観測を可能にするために、または、単に終了するために必要になった変更要求（Aenderungsvorgaben）に基づいて、回路の修正が行われる。また、これらの中間段階は、第２回路設計２または第３回路設計３によって表される。第４回路設計４まで行われた修正は必要ではあるが、第１回路設計１によって記憶されたデジタル回路の基本機能を変えるものではない。
【００２５】
第１回路設計１と最終的に得られる第４回路設計４との間でデジタル回路の機能の変更が生じるかどうか、および、上記機能がどのように変更されるかということを確定するために、等価比較を行う。この等価比較は、ブロック６と示したプログラムによって実行されるが、この等価比較が行われる間、第２設計形式に応じた２つの回路設計４・５によって、数学的方法または数学的証明を用いて、等価を確定するか、または、変更を明らかにする。
【００２６】
さらに、第１設計形式に応じた第１回路設計１から、第２設計形式に応じた第５回路設計５が生じる。このとき、第４回路設計４の形成過程での変更は行われない。したがって、第４および第５回路設計４・５は、第２または第３回路設計３・４の中間段階で変更が正確に行われている間、基本的には同じ機能を有している必要がある。それゆえに、等価比較６は、第４回路設計４と第５回路設計５との間の等価を比較する。しかしながら、起点（Entstehungsgeschichte）が様々なので、第４回路設計４および第５回路設計５の信号経路識別子が、同じ信号経路に関連しているにもかかわらず、変化することができる。
【００２７】
図１に、本発明のシステムに基づいた方法の概略図を示す。上述したように、上記の従来技術との関連で、デジタル回路の第１回路設計１は開始点として機能する。第１回路設計は第１設計形式に応じていたものであるにもかかわらず、第２回路設計２と第３回路設計３との中間段階を介して、第２設計形式に応じた第４回路設計４が生成される。これによって、第２設計形式に応じて、デジタル回路を、第１設計形式の場合よりも低い抽象度に記憶する。しかし、第２設計形式に応じた第４回路設計４は、デジタル回路の製造の前提条件を提供することに、より適している。従来技術に応じた発展過程での場合と同様に、第２回路設計２と第３回路設計３とに関する変更を、デジタル回路の機能を基本的に変更するためではなく、試験容易性および／または可観測性を改善するために、または、単に短期間に計画された変更に基づいてのみ、実行する。
【００２８】
等価比較を実行するために、さらに、第１回路設計１から直接、第２設計形式に応じた第５回路設計５を形成する。このとき、第４回路設計４を形成する過程で行われる変更は行われない。
【００２９】
等価比較６は、第４回路設計４および第５回路設計５にも、第１設計形式に応じた第１回路設計１にも、アクセスする。等価比較６は、第１回路設計１では、特に信号経路識別子を評価する。これにより、信号経路識別子を第４回路設計４および第５回路設計５により適切に割当てることができる。
【００３０】
以下に、模範的な信号経路識別子に基づいて、等価比較に適した割当て情報の生成方法を記載する。
【００３１】
上記例の第１回路設計１の中には、次の定義の記録を含んでいるものもある。
【００３２】
【数１】
2005536815.tif 000003
【００３３】
したがって、上記の記録は、３５の個々の信号を含んでいる。これらの信号の信号経路識別子を以下に示す。
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ−ｆｌｓｇ
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（０）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（１）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（２）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（３）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（４）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（５）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（６）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（７）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（８）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（９）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（１０）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（１１）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（１２）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（１３）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（１４）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（１５）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（１６）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（１７）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（１８）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（１９）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（２０）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（２１）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（２２）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（２３）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（２４）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（２５）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（２６）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（２７）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（２８）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（２９）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（３０）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｂｕｓ（３１）
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ａｄｒｖａｌ
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ＿ｉｏ＿ｄｖａｌ
第４または第５回路設計４・５を形成する際に、記録情報が失われている。したがって、第２設計形式に応じた回路設計に、以下の信号経路識別子のみを回復（wiederfinden）する。
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［０］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［１］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［２］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［３］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［４］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［５］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［６］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［７］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［８］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［９］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［１０］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［１１］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［１２］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［１３］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［１４］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［１５］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［１６］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［１７］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［１８］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［１９］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［２０］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［２１］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［２２］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［２３］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［２４］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［２５］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［２６］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［２７］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［２８］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［２９］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［３０］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［３１］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［３２］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［３３］
ｉｏｃ＿ｂｕｓ＿ｓｅｎｓｅ［３４］
再び、３５の信号を取り上げる。なお、これら３５の信号の信号経路識別子は、指標（Index）に関してのみ異なっており、割当てできない。
【００３４】
しかし、記録を考慮することにより、明らかに、３２ビットバスおよび３制御信号を含む必要がある。
【００３５】
これらの情報、および、場合によっては各信号経路識別子の発生列（Reihenfolge）、および、場合によっては、変換する際に信号経路識別子が第１設計形式から第２設計形式に変更されるといった情報を用いて、等価比較６において、第４回路設計４および第５回路設計５の信号経路識別子を、互いに割当てることができる。
【００３６】
したがって、本発明のシステムを用いて、突合せおよび等価比較の実行を著しく簡単にすることができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施形態にしたがった、最後の等価比較を有する異なる回路設計の生成を示す概略図である。
【図２】従来技術にしたがった最後の（abschliessendem）等価比較を有する、異なる回路設計の生成を示す概略図である。
【図１】
2005536815.tif 000004
【図２】
2005536815.tif 000005
【国際調査報告】
2005536815.tif 000006
2005536815.tif 000007
2005536815.tif 000008
2005536815.tif 000009
2005536815.tif 000010
2005536815.tif 000011