(57)【要約】電源電圧が、論理装置への劣化入力電圧に対応して選択的に変調される。トランジスタに供給される劣化入力電圧がトランジスタを実質的にオン、オフするのに十分となるように、変調電源電圧が論理装置内のトランジスタに供給される。それにより、トランジスタを通してリーク電流が流れることが阻止される。
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【特許請求の範囲】
【請求項１】
第１入力電圧の第１信号を受信する目標回路入力、目標回路供給接続、及び目標回路出力を備えた目標回路に変調供給電圧信号を供給する電圧変調回路であって、
第２入力電圧の第２信号を受信する電圧変調回路入力と、
第２信号を第１入力電圧と略等しい変換電圧に変換するコンバータと、
前記コンバータをバイパスするバイパス回路と、
前記変換又は非変換の第２信号のいずれかを前記目標回路供給接続に供給する電圧変調回路出力と、
前記変換又は非変換の第２信号を電圧変調回路出力に供給するために、前記コンバータと前記バイパス回路の間で選択するための制御信号を受信する制御入力を備えている電圧変調回路。
【請求項２】
前記コンバータは、閾値電圧を有することを特徴とする請求項１の電圧変調回路。
【請求項３】
前記コンバータは、トランジスタを備えていることを特徴とする請求項２の電圧変調回路。
【請求項４】
前記トランジスタはゲート入力を備えており、前記制御入力は前記ゲート入力に接続されていることを特徴とする請求項３の電圧変調回路。
【請求項５】
前記トランジスタはゲート入力を備えており、前記電圧変調回路入力は前記ゲート入力に接続されていることを特徴とする請求項３に記載の電圧変調回路。
【請求項６】
前記トランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項３の電圧変調回路。
【請求項７】
前記トランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項３の電圧変調回路。
【請求項８】
前記コンバータは、ダイオードを備えていることを特徴とする請求項２の電圧変調回路。
【請求項９】
前記バイパス回路は、トランジスタを備えていることを特徴とする請求項１の電圧変調回路。
【請求項１０】
前記トランジスタはゲート入力を備えており、前記制御入力は前記トランジスタのゲート入力に接続されていることを特徴とする請求項９の電圧変調回路。
【請求項１１】
前記トランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項９の電圧変調回路。
【請求項１２】
前記トランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項９の電圧変調回路。
【請求項１３】
前記バイパス回路は、抵抗を備えていることを特徴とする請求項１の電圧変調回路。
【請求項１４】
前記第２入力電圧は高値を備えており、前記第１入力電圧は前記高値より低い減少高値を備えていることを特徴とする請求項１の電圧変調回路。
【請求項１５】
前記電圧変調回路は正供給電圧に接続しており、前記高値は正供給電圧に略等しいことを特徴とする請求項１４の電圧変調回路。
【請求項１６】
前記高値は、高ＣＭＯＳ電圧を備えていることを特徴とする請求項１４の電圧変調回路。
【請求項１７】
前記目標回路入力は、前記高値を完全に伝達できない装置を通して前記第１信号を前記目標回路入力に接続することによって前記減少高値を受信することを特徴とする請求項１４の電圧変調回路。
【請求項１８】
前記装置は、パストランジスタを備えていることを特徴とする請求項１７の電圧変調回路。
【請求項１９】
前記装置は閾値電圧を有しており、前記減少高値は前記高値から前記閾値電圧の絶対値を差し引いた値に略等しいことを特徴とする請求項１７の電圧変調回路。
【請求項２０】
前記第２入力電圧は低値を備えており、前記第１入力電圧は前記低値より高い増大低値を備えていることを特徴とする請求項１の電圧変調回路。
【請求項２１】
前記電圧変調回路はグラウンド電圧に接続しており、前記低値は前記グラウンド電圧に略等しいことを特徴とする請求項２０の電圧変調回路。
【請求項２２】
前記低値は、低ＣＭＯＳ電圧を備えていることを特徴とする請求項２０の電圧変調回路。
【請求項２３】
前記目標回路入力は、前記低値を完全に伝達できない装置を通して前記第１信号を前記目標回路入力に接続することによって前記増大低値を受信することを特徴とする請求項２０の電圧変調回路。
【請求項２４】
前記装置は、パストランジスタを備えていることを特徴とする請求項２３の電圧変調回路。
【請求項２５】
前記装置は閾値電圧を有しており、前記増大低値は前記低値に前記閾値電圧の絶対値を加えた値に略等しいことを特徴とする請求項２３の電圧変調回路。
【請求項２６】
前記目標回路は正供給電圧及びグラウンド電圧に接続されており、前記電圧変調回路は前記正供給電圧と前記グラウンド電圧の間にいかなる追加的電流経路も形成せずに前記目標回路に接続されることを特徴とする請求項１の電圧変調回路。
【請求項２７】
前記制御信号は、前記目標回路出力上に供給される出力信号に基づいていることを特徴とする請求項１の電圧変調回路。
【請求項２８】
前記制御信号は、前記出力信号の反転信号に等しいことを特徴とする請求項２７の電圧変調回路。
【請求項２９】
前記電圧変調回路出力は、前記電圧変調回路出力と前記目標回路供給接続の間に電流が流れることを可能にするために前記目標回路供給接続に接続されることを特徴とする請求項１の電圧変調回路。
【請求項３０】
前記電圧変調回路出力は、前記電圧変調回路入力と前記目標回路出力の間に電流が流れることを可能にするために前記目標回路供給接続に接続されることを特徴とする請求項２９の電圧変調回路。
【請求項３１】
前記目標回路が第２目標回路供給接続をさらに備えており、前記目標回路入力が第３入力電圧の第３信号を受信することを特徴とする請求項１の電圧変調回路であって、
第４入力電圧の第４信号を受信する第２電圧変調回路入力と、
前記第４信号を前記第３入力電圧に略等しい第２変換電圧に変換する第２コンバータと、
前記第２コンバータをバイパスする第２バイパス回路と、
前記変換又は非変換の第４信号のいずれかを前記第２目標回路供給接続に供給する第２電圧変調回路出力と、
前記変換又は非変換の第４信号を前記第２目標回路供給接続へ供給するために、前記第２コンバータと前記第２バイパス回路の間で選択するための第２制御信号を受信する第２制御入力とを備えている電圧変調回路。
【請求項３２】
前記制御信号と前記第２制御信号は共通信号源から導出されることを特徴とする請求項３１の電圧変調回路。
【請求項３３】
再構成可能装置であって、
処理装置入力及び処理装置出力をそれぞれが備えている複数の処理装置と、
前記処理装置出力の少なくとも一つを前記処理装置入力の少なくとも一つに接続する構成可能ルーティングネットワークと、
前記構成可能ルーティングネットワークと前記処理装置入力の間に位置しており、少なくともその一つは論理回路及び電圧変調回路を備えている複数の入力バッファ回路を備え、
前記構成可能ルーティングネットワークは、一つまたは二つ以上の入力バッファ回路へ劣化電圧入力信号を供給する再構成可能装置。
【請求項３４】
前記構成可能ルーティングネットワークは、複数のパストランジスタを備えていることを特徴とする請求項３３の再構成可能装置。
【請求項３５】
前記電圧変調回路は、非劣化供給電圧信号を受信しており、前記論理回路に出力供給電圧信号を供給しており、
その出力供給電圧信号は、前記非劣化供給電圧信号又は劣化供給電圧信号のいずれかを備えていることを特徴とする請求項３３の再構成可能装置。
【請求項３６】
前記論理回路は、
前記構成可能ルーティングネットワークから前記劣化電圧入力信号を受信する論理回路入力と、
前記電圧変調回路から前記出力供給電圧信号を受信する供給電圧入力と、
論理回路出力を備えており、
前記電圧変調回路は、
前記非劣化供給電圧信号を受信する電圧変調回路入力と、
前記供給電圧入力に前記出力供給電圧信号を供給する電圧変調回路出力と、
前記非劣化供給電圧信号を前記劣化供給電圧に変換し、前記劣化供給電圧信号を前記電圧変調回路出力に供給するコンバータと、
前記コンバータをバイパスし、前記非劣化供給電圧信号を前記電圧変調回路出力に供給するバイパス回路と、
前記出力供給電圧信号を前記電圧変調回路出力へ供給するために、前記コンバータと前記バイパス回路の間で選択するための制御信号を受信する制御入力とを備えていることを特徴とする請求項３５の再構成可能装置。
【請求項３７】
前記コンバータは、閾値電圧を有することを特徴とする請求項３６の再構成可能装置。
【請求項３８】
前記コンバータは、トランジスタを備えていることを特徴とする請求項３７の再構成可能装置。
【請求項３９】
前記トランジスタはゲート入力を備えており、前記制御入力は前記トランジスタのゲート入力に接続されることを特徴とする請求項３８の再構成可能装置。
【請求項４０】
前記トランジスタはゲート入力を備えており、前記電圧変調回路入力は前記ゲート入力に接続されることを特徴とする請求項３８の再構成可能装置。
【請求項４１】
前記トランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項３８の再構成可能装置。
【請求項４２】
前記トランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項３８の再構成可能装置。
【請求項４３】
前記コンバータは、ダイオードを備えていることを特徴とする請求項３７の再構成可能装置。
【請求項４４】
前記バイパス回路は、トランジスタを備えていることを特徴とする請求項３６の再構成可能装置。
【請求項４５】
前記トランジスタはゲート入力を備えており、前記制御入力は前記トランジスタのゲート入力に接続されることを特徴とする請求項４４の再構成可能装置。
【請求項４６】
前記トランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項４４の再構成可能装置。
【請求項４７】
前記トランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項４４の再構成可能装置。
【請求項４８】
前記バイパス回路は、抵抗を備えていることを特徴とする請求項３６の再構成可能装置。
【請求項４９】
前記非劣化供給電圧は高値を備えており、前記劣化供給電圧は前記高値より低い減少高値を備えていることを特徴とする請求項３６の再構成可能装置。
【請求項５０】
前記電圧変調回路は正供給電圧に接続しており、前記高値は正供給電圧と略等しいことを特徴とする請求項４９の再構成可能装置。
【請求項５１】
前記高値は、高ＣＭＯＳ電圧を備えていることを特徴とする請求項４９の再構成可能装置。
【請求項５２】
前記構成可能ルーティングネットワークは閾値電圧を有する装置を備えており、前記減少高値は前記高値から前記閾値電圧の絶対値を差し引いた値に略等しいことを特徴とする請求項４９の再構成可能装置。
【請求項５３】
前記非劣化供給電圧は低値を備えており、前記劣化供給電圧は前記低値より高い増大低値を備えていることを特徴とする請求項３６の再構成可能装置。
【請求項５４】
前記電圧変調回路はグラウンド電圧に接続しており、前記低値は前記グラウンド電圧と略等しいことを特徴とする請求項５３の再構成可能装置。
【請求項５５】
前記低値は、低ＣＭＯＳ電圧を備えていることを特徴とする請求項５３の再構成可能装置。
【請求項５６】
前記構成可能ルーティングネットワークは閾値電圧を有する装置を備えており、前記増大低値は前記低値に前記閾値電圧の絶対値を加えた値に略等しいことを特徴とする請求項５３の再構成可能装置。
【請求項５７】
前記少なくとも一つの入力バッファ回路は正供給電圧及びグラウンド電圧に接続しており、前記電圧変調回路は前記正供給電圧と前記グラウンド電圧の間にいかなる追加的電流経路も形成せずにグラウンド電圧間論理回路に接続することを特徴とする請求項３３の再構成可能装置。
【請求項５８】
前記制御信号は、前記論理回路出力上に供給される出力信号に基づいていることを特徴とする請求項３６の再構成可能装置。
【請求項５９】
前記制御信号は、前記出力信号の反転信号に等しいことを特徴とする請求項５８の再構成可能装置。
【請求項６０】
前記電圧変調回路出力は、前記電圧変調回路出力から前記供給電圧入力に電流が流れることを可能にするために前記供給電圧入力に接続されることを特徴とする請求項３６の再構成可能装置。
【請求項６１】
前記電圧変調回路出力は、前記電圧変調回路入力から前記論理回路出力に電流が流れることを可能にするために前記供給電圧入力に接続されることを特徴とする請求項６０の再構成可能装置。
【請求項６２】
前記電圧変調回路は、第２非劣化供給電圧信号を受信しており、前記論理回路に第２出力供給電圧信号を供給しており、
前記第２出力供給電圧信号は、前記第２非劣化供給電圧信号又は第２劣化供給電圧信号のいずれかを備えていることを特徴とする請求項３６の再構成可能装置。
【請求項６３】
前記論理回路は、第２出力供給電圧信号を受信する第２供給電圧入力をさらに備えており、
前記電圧変調回路は、
前記第２非劣化供給電圧信号を受信する第２電圧変調回路入力と、
前記第２供給電圧入力に前記第２出力供給電圧信号を供給する第２電圧変調回路出力と、
前記第２非劣化供給電圧信号を前記第２劣化供給電圧に変換し、前記第２劣化供給電圧信号を前記第２電圧変調回路出力に供給する第２コンバータと、
前記第２コンバータをバイパスし、前記第２非劣化供給電圧信号を前記第２電圧変調回路出力に供給する第２バイパス回路と、
前記第２出力供給電圧信号を前記第２電圧変調回路出力に供給するために、前記第２コンバータと前記第２バイパス回路の間で選択をするための第２制御信号を受信する第２制御入力とを備えていることを特徴とする請求項６２の再構成可能装置。
【請求項６４】
入力信号を論理回路で処理する方法であって、
劣化第１電圧又は非劣化第２電圧のいずれかである入力信号を受信する工程と、
非劣化第１電圧である供給電圧信号を受信する工程と、
前記供給電圧信号を前記劣化第１電圧に変換するか否かを決定する工程と、
前記決定に応じて前記供給電圧信号を前記劣化第１電圧に変換する工程と、
前記決定に応じて前記供給電圧信号を前記非劣化第１電圧に維持する工程と、
前記供給電圧信号を論理回路に供給する工程と、
前記入力信号及び前記供給電圧信号を利用して出力信号を生成する工程を備えている方法。
【請求項６５】
前記供給電圧信号を前記劣化第１電圧に変換するか否かを決定する工程は、
前記出力信号の反転信号を調べる工程と、
前記出力信号の反転信号が前記非劣化第１電圧であるときに、前記供給電圧信号を変換することを決定する工程と、
前記出力信号の反転信号が前記第２電圧であるときに、前記供給電圧信号を変換しないことを決定する工程を備えていることを特徴とする請求項６４の方法。
【請求項６６】
再構成可能装置であって、
処理装置入力及び処理装置出力をそれぞれが備えている複数の処理装置と、
前記処理装置出力の少なくとも一つを前記処理装置入力の少なくとも一つに接続する構成可能ルーティングネットワークを備え、
前記構成可能ルーティングネットワークは複数の能動装置を備えており、
前記複数の処理装置は第１供給電圧を受信しており、
前記複数の能動装置は前記第１供給電圧と異なる第２供給電圧を受信する再構成可能装置。
【請求項６７】
前記複数の能動装置の少なくとも一つは正閾値電圧を有しており、前記第１供給電圧は正供給電圧を備えており、前記第２供給電圧は前記第１供給電圧に前記閾値電圧を加えたものより大きいか、又は略等しいことを特徴とする請求項６６の再構成可能装置。
【請求項６８】
略等しい能動装置の少なくとも一つは、ＮＭＯＳトランジスタである請求項６７に記載の再構成可能装置。
【請求項６９】
または略等しい複数の能動装置の少なくとも一つは負閾値電圧を有しており、第１供給電圧はグラウンド供給電圧を備えており、前記第２供給電圧は前記第１供給電圧に前記閾値電圧を加えたものよりも小さいか、又は略等しいことを特徴とする請求項６６の再構成可能装置。
【請求項７０】
前記能動装置の少なくとも一つは、ＰＭＯＳトランジスタであることを特徴とする請求項６９の再構成可能装置。
【請求項７１】
前記能動装置の少なくとも一つは、パストランジスタであることを特徴とする請求項６６の再構成可能装置
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。本発明は、特に、装置を通して信号の経路指定のために多くの半導体装置において使用される切替型ルーティングネットワークの改良に関する。
【背景技術】
【０００２】
本明細書では、Ｐ及びＮチャンネルＭＯＳ（Metal Oxide Semiconductor）装置（ＰＭＯＳ及びＮＭＯＳ）は、ゲートノード、ドレインノード、及びソースノードとして記述される。これは他の実施形態の構造及び動作を明確にするために役立つ。ＰＭＯＳ装置はゲートの信号が低のときに正電流を伝達し、ゲートの信号が高のときに電流の伝達を中止する。ＮＭＯＳ装置はゲートの信号が高のときに正電流を伝達し、ゲートの信号が低のときに電流の伝達を中止する。
【０００３】
標準的な慣例に従うと、ＮＭＯＳ装置内では正電流がドレインノードからソースノードへ流れ、ＰＭＯＳ装置内ではソースノードからドレインノードへ流れる。ソースノードとドレインノードの慣例は、本発明の実施形態の構造及び動作を記述するのを役立たせるためにのみ使用され、本発明の範囲を限定するものではない。特にソース領域とドレイン領域が対称であれば、ＭＯＳトランジスタを逆動作させることができる。従って、ソースとドレインの相対的な位置は、本発明の実施形態の開示に重要な意味を持たない。
【０００４】
図１２を参照すると、多くの半導体装置は、構成可能ルーティングネットワーク２０を介して接続される多数のプロセス素子１０を備えている。例えば、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）、プロセッサアレイ及び再構成可能演算アレイ（「ＲＡＡ」）などの再構成可能装置は、多くのプロセス素子を一般的に備えている。プロセス素子は、プロセス素子の種々の組合せ間におけるリンクを形成可能な汎用相互接続ネットワークによって共に接続されている。同様に、集積装置は一つまたは複数の共有バスを介して接続されるいくつかのプロセッサ、周辺装置およびメモリを備えている。構成可能ルーティングネットワーク２０とプロセス素子１０の間に入力バッファ回路８０を設けることはしばしば有益である。これらの入力バッファ回路８０は、入力値を単に伝達するバッファであり得る。入力バッファ回路８０は、ＣＭＯＳインバータ、ＮＡＮＤゲート、又はＮＯＲゲート等の単純な論理装置でもあり得る。入力バッファ回路８０は、半導体装置の設計者によって種々の機能を実行するための、より複雑な回路でもあり得る。
【０００５】
構成可能ルーティングネットワーク２０は、一つのプロセス素子１０から他のプロセス素子へ信号を伝達する。ＣＭＯＳ回路に対してこれらの信号は典型的には２進数値の連続である。２進値の連続は、論理「１」に対応する高電圧か、論理「０」に対応する低電圧のいずれかで表される。高電圧は、通常はＶｄｄに等しく、つまり正供給電圧６０である。低電圧は、通常はＧｎｄに等しく、つまりグラウンド供給電圧７０である。
【０００６】
一般的に、ルーティングネットワーク２０は、配線セグメント３０のセットと能動素子のセットを備えている。能動素子のセットは、配線セグメント３０間の接続の結線又は断線を行うことが可能なスイッチ４０として構成される。配線セグメント３０間の結線又は断線を選択的に行うことによって、ルーティングネットワーク２０は装置上の種々のプロセス素子１０間におけるさまざまな接続を行うことができる。プロセス素子１０の条件が変化するにつれて、これらの接続は動的に変更することができる。スイッチ４０は制御配線５０上の信号によって制御され、典型的にはそれら自身が一部である装置の状態、またはときには他の装置の状態によって制御される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
切替型ルーティングネットワークにおいて使用可能なスイッチ４０には種々の種類がある。ルーティングネットワークを設計する際に有効なスイッチ４０の一つは、パストランジスタとして知られている単一のトランジスタである。単一のトランジスタのソース及びドレインは、ルーティングネットワーク内にある一対の配線セグメント３０に接続されている。パストランジスタは良好な選択である。なぜなら、半導体装置上で大きな空間を占めることがなく、信号を配線セグメント３０を通してどちらの方向にも伝達でき、経路に能動回路がないので電力消費はそれほど大きくもない。電力は配線セグメント３０の充電、放電にのみ使用される。
【０００８】
スイッチ４０をパストランジスタとして導入することによる不利な点もある。使用するパストランジスタの種類によって、パストランジスタを伝達できる最高電圧がゲート電圧（通常ＮＭＯＳトランジスタをオンするＶｄｄ）よりも小さいか、またはパストランジスタを伝達できる最低電圧がゲート電圧（通常ＰＭＯＳトランジスタをオンするＧｎｄ）よりも大きいかのどちらかである。ＮＭＯＳパストランジスタにおいて、減少高信号はゲート電圧よりトランジスタの閾値電圧Ｖｔに等しい分だけ低く、Ｖｄｄ−Ｖｔの減少高信号が生成される。ＰＭＯＳパストランジスタにおいて、増大低信号はゲート電圧よりトランジスタの閾値電圧Ｖｔの絶対値に等しい分だけ高く、Ｇｎｄ−Ｖｔの増大低信号が生成される（慣例によりＰＭＯＳトランジスタは負の閾値電圧を有しているので、Ｇｎｄ−ＶｔはＧｎｄよりも大きい）。したがって、ＶｄｄとＧｎｄ間で変化する非劣化信号は、パストラジスタを通して伝達される際に劣化する。他の能動装置もまた同様に、能動装置により高信号または低信号のいずれかを変化させる。このパストランジスタの電圧が変化する効果のために、パストランジスタを通して送られる信号を受信する入力バッファ回路８０のような論理装置は、論理装置内のトランジスタをオンまたはオフすることを保証するのに十分高くまたは低くない信号を受信する。
【０００９】
例えば、ＮＭＯＳパストランジスタからの減少高信号が、入力バッファ回路８０内にあってソースに正の供給電圧Ｖｄｄが供給されているＰＭＯＳトランジスタのゲートに供給されると、減少高信号はＰＭＯＳトランジスタを完全にオフするには不十分であり、いくらかの電流がＰＭＯＳトランジスタを通してリークするだろう。同様に、増大低信号が、入力バッファ回路８０内にあってソースにグラウンド電圧Ｇｎｄが供給されているＮＭＯＳトランジスタのゲートに供給されると、増大低信号はＮＭＯＳトランジスタを完全にオフするには不十分であり、いくらかの電流がＮＭＯＳトランジスタを通してリークするだろう。この現象はルーティングネットワークにおけるパストランジスタスイッチに特有なものではない。同様の問題は、高信号または低信号がいかなる能動または電力を供給された装置（例えば、トランジスタ、整流器、増幅器等）を経て伝達されるときに減少または増大されるときはいつでも起こる。
【００１０】
ルーティングネットワークにおけるパストランジスタのような能動装置によって引き起こされる電圧変化の問題を解決しようとする試みのために種々の手段が使用されている。例えば、パストランジスタの閾値電圧Ｖｔを減少することによって、パストランジスタの出力の減少高信号を、パストランジスタの出力に取り付けられた他の装置のオン／オフを保証するのに十分なレベルの高さまで上げることができる。
【００１１】
電圧Ｖｔを下げるためには、シリコン基板を作成するためのより複雑な工程が要求される。より低い電圧Ｖｔを有する装置を設計することもできるが、余分な工程段階が要求される。更に、この余分段階は、一般的に、より低いＶｔ素子が通常のＶｔ素子から物理的に離れて配置されなければならないことを意味しており、シリコン上の貴重な空間を消費してしまう。また、より低いＶｔ素子はトランジスタがオフされるときに大きなリーク電流があることを意味しており、電力が浪費される。
【００１２】
電圧が変化する問題に対する別の解決法は、減少高信号を高信号に、または増大低信号を低信号へ引き戻すためのレベル回復回路を使用することである。電圧を回復するための回路には、２つのよく知られた種類がある。まず一番目に、「弱プルアップ」回路として知られる回路は減少高信号をプルアップするのに使用され得る（同様に、弱プルダウンは増大低信号をプルダウンすることができる）。二番目に、減少高信号及び増大低信号の両方をそれぞれ高値または低値に戻すために、差分増幅器回路が使用され得る。
【００１３】
図１の回路は、弱プルアップ回路の例である。図１の回路は、減少高信号が供給される論理装置としてインバータ１４０の利用を示している。弱プルアップ回路は、ＮＡＮＤゲートのような他の装置に対して同様に機能する。しかしながら、弱プルアップ回路はＮＯＲゲートのような装置に対して有用ではない。弱プルアップが有用であるためには、プルアップが取り付けられている入力が高であり、その場合のみゲートの出力が低でなければならない。この条件は、インバータ及びＮＡＮＤゲートに対しては満たされるが、他の入力が高の場合にその出力が低であり得るＮＯＲゲートに対しては満たされない。
【００１４】
インバータ１４０は、完全に起動されることを保証するために、Ｖｄｄに等しい高信号を必要とする。減少高信号は、入力１１０上で受信される。この減少高信号はインバータ１４０に伝達され、インバータ１４０はこの減少高信号の反転信号である低信号（低信号はＧｎｄに等しい）よりも少し大きい増大低信号を発する。この増大低信号は、ＰＭＯＳトランジスタ１３０のゲートに渡され、ＰＭＯＳトランジスタ１３０をオンする。ＰＭＯＳトランジスタ１３０は、正電圧供給入力１２０上に存在する全Ｖｄｄレベルまで入力１１０をプルアップすることができる。このようにして、入力１１０上の減少高信号は全Ｖｄｄレベルまでプルアップされ、インバータ１４０は完全に起動され、全低電圧Ｇｎｄを出力１５０へ伝達する。逆に、入力１１０上の増大低信号はＰＭＯＳトランジスタ１３０をＮＭＯＳトランジスタで置き換え、正電圧供給入力１２０上のＶｄｄ電圧をＧｎｄ電圧で置き換えることにより、全低電圧Ｇｎｄへプルダウンできる。
【００１５】
しかしながら、この回路には重大な欠点がある。トランジスタ１３０の適正な強度を選択することは、回路の効果的な動作のために重要であり、決して些細なことではない。トランジスタの強度とは、電流が伝導しているときのトランジスタの抵抗値として計測される。高強度トランジスタは低強度トランジスタより大きな電流を伝導する。トランジスタ１３０が低強度過ぎると、トランジスタ１３０が入力をプルアップするのに（またはＮＭＯＳプルダウントランジスタに対してはプルダウンするのに）長時間かかり、その間にインバータ１４０は電力を消費する。トランジスタ１３０が高強度過ぎると、インバータを反転するために入力１１０上へ低を駆動しようとするときに、駆動回路がトランジスタに対してプルするのに時間がかかる。また、トランジスタ１３０が高強度過ぎると、入力１１０上へ高を駆動しようとするときに、ＮＭＯＳがトランジスタをプルダウンするのに時間がかかる。抵抗性負荷に対してトランジスタ１３０からプルすることの必要性はまた、電力消費を増大させる。
【００１６】
トランジスタに対して適性強度を選択することは、再構成可能アレイでは特に難しい。なぜなら、最適強度が信号の元々の源から信号の目標である装置までのアレイを通しての経路の抵抗値に依存するからである。アレイは再構成可能なので、この経路はアレイ上に構成されたアプリケーションに依存してその長さが変動しているので、抵抗値は変化しており一定ではない。したがって、プルアップトランジスタに対して安全な値を選択する唯一の方法は、最悪の場合の経路に対しても安全な値、つまり経路のほとんど大半に対しては準最適値であることが保証される値を使用することである。この安全値は、その抵抗値が常にアレイを通してのいかなる経路によっても劣位に立たされるのに十分なほど低強度の値である。
【００１７】
他の解決方法は、図２に図示される差分増幅器回路である。この回路では、入力２１０上の入力信号は基準入力２８０上の基準信号Ｖｒｅｆと比較される。Ｖｒｅｆは、ルーティングネットワーク通して伝達する高信号及び低信号の中間になるように選択されている。正電圧供給入力２２０は、２つのＰＭＯＳトランジスタ２３０、２４０に正供給電圧Ｖｄｄを供給している。グラウンド電圧供給入力２７０は、２つのＮＭＯＳトランジスタ２５０、２６０にグラウンド供給電圧Ｇｎｄを供給している。２つのＰＭＯＳトランジスタ２３０、２４０のドレインは、２つのＮＭＯＳトランジスタ２５０、２６０を介してグラウンド２７０に接続されている。２つのＰＭＯＳトランジスタ２３０、２４０のそれぞれのドレインは、他のＰＭＯＳトランジスタのゲートに接続されている。第１ＮＭＯＳトランジスタ２５０は、入力２１０上の入力信号によって制御されている。第２ＮＭＯＳトランジスタ２６０は、基準入力２８０上のＶｒｅｆによって制御されている。そして最後に、出力２９０は、第２ＰＭＯＳトランジスタ２４０のドレインに接続されている。
【００１８】
差分増幅器は、２つのＰＭＯＳトランジスタ２３０、２４０の両方が通常は同時にオンされないように構成されている。２つのＰＭＯＳトランジスタ２３０、２４０の一つが低ドレイン電圧を有すると、そのトランジスタは他方のトランジスタをオンすることによって他方のドレイン電圧（及びそれ自身のゲート電圧）を高にする。このとき、それ自身はオフしており、それ自身のドレイン電圧が低く留まることを保証している。ドレイン電圧は電圧をＧｎｄにプルダウンしようとするＮＭＯＳトランジスタ２５０、２６０によって制御されている。２つのＮＭＯＳトランジスタ２５０、２６０のうちでそれ自身のゲート上の信号がより高い方は、より強くプルダウンし、対応するＰＭＯＳトランジスタ２３０、２４０のドレイン上により低い電圧を与え、結果として他のＰＭＯＳトランジスタをオンにする。従って、入力２１０上の信号が基準入力２８０のＶｒｅｆ信号よりも低いと、第１ＰＭＯＳトランジスタ２３０はオンし、第２ＰＭＯＳトランジスタ２４０はオフし、出力２９０はＧｎｄまで下降する。入力２１０上の信号が電圧入力２８０のＶｒｅｆ信号よりも大きいと、第２ＰＭＯＳトランジスタ２４０はオンし、第１ＰＭＯＳトランジスタ２３０はオフし、出力２９０はＶｄｄまで上昇する。このようにＶｒｅｆは高及び低入力信号レベルの中間となるように選択されるので、入力信号が低よりは高により近いときは、いかなる入力信号もＶｄｄに等しい出力という結果になり、入力信号が高より低により近いときは、いかなる入力信号もＧｎｄに等しい出力という結果になる。
【００１９】
しかしながらこの回路は、トランジスタ２３０、２４０、２５０、２６０を経てのＶｄｄからＧｎｄへの抵抗性経路のため電力を消費する。第２ＮＭＯＳトランジスタ２６０は、常に部分的に導通しているために、出力２９０が高のときはいつでも増幅器を通しての定常的な電力ドレインがある。差分増幅器回路の余分な電力消費は、まず第１にパストランジスタネットワークを使用する電力の利点を帳消しにしてしまう。
【００２０】
従って、システムは半導体装置においての電力消費を増大することなく、少数の追加部品でネットワークを通して伝達する電圧に対するルーティングネットワークの影響を容易かつ最適に補償出来ることが必要である。
【００２１】
添付された図は本発明の実施形態と詳細な説明をより理解するためのものであり、開示される実施形態の原理を説明する。
【発明を実施するための最良の形態】
【００２２】
図３は、ＣＭＯＳ論理装置の例を示す。図３の論理装置はインバータ３００であるが、当業者には、ここで開示された実施形態がいかなる標準論理装置または、標準論理装置のいくつかの組合せと共に使用され得ることが理解されよう。図１２において、インバータ３００は、例えば再構成可能装置の入力バッファ回路８０の構成要素であってもよい。説明を簡単にするために、開示された実施形態をＣＭＯＳ論理装置を参照して説明する。論理装置の他の形態を使用する他の実施形態もまた可能である。図３に示すＣＭＯＳインバータは、入力３１０、正電圧供給３２０、グラウンド電圧供給３５０及び出力３６０に接続されている。正電圧供給３２０は、高ＣＭＯＳ電圧Ｖｄｄの電力を供給する。この電力はＣＭＯＳ論理装置に対して高値を（論理「１」）示す電圧として使用される。グラウンド電圧供給３５０は、グラウンド値Ｇｎｄを供給する。そのグラウンド値Ｇｎｄはまた、ＣＭＯＳ論理装置に対して低値（論理「０」）示す電圧として使用される。インバータ３００は、正電圧供給入力３２５、第１ＰＭＯＳトランジスタ３３０、第１ＮＭＯＳトランジスタ３４０及びグラウンド電圧供給入力３５５を備えている。
【００２３】
インバータ３００は、入力３１０上の信号の反転信号を、出力３６０に伝達する。入力３１０上の信号が低値（例えばＧｎｄ、ＣＭＯＳ低など）の場合、第１ＰＭＯＳトランジスタ３３０がオンされ、正電圧供給３２０から正電圧供給入力３２５を通して出力３６０へ電流が流れる。これにより、高信号は出力３６０へ送られる。第１ＮＭＯＳトランジスタ３４０は低信号によってオフされており、グラウンド電圧供給３５０への経路は阻止されており、電流がグラウンド電圧供給３５０へ流れることが防止される。入力３１０上の信号が高値（つまり、Ｖｄｄ、ＣＭＯＳ高など）の場合、第１ＰＭＯＳトランジスタ３３０がオフされ、電流が正電圧供給３２０から流れることが防止される。第１ＮＭＯＳトランジスタ３４０は高値によってオンされており、これにより出力３６０がグラウンド電圧供給入力３５５を通してグラウンド電圧供給３５０へ接続される。これにより、低信号は出力３６０へ送られる。
【００２４】
図４に示すように電圧変調回路４００は、インバータ３００のような目標回路と共に使用され、高及び／または低出力信号を供給する。電圧変調回路４００は、インバータ３００へ供給される電力が最初に電圧変調回路４００を通り、その後にインバータ３００へ供給されるように、インバータ３００の正電圧供給３２０と正電圧供給入力３２５の間に接続されている。電圧変調回路４００は、インバータ３００の正電圧供給３２０と正電圧供給入力３２５の間に配置されているので、インバータ３００によって形成された既存の経路以外には追加的電流経路が形成されない。従って、電圧変調回路４００は、インバータ３００内の既存のもの以外に追加的電力消費源となるものを形成しない。
【００２５】
電圧変調回路４００は、コンバータとバイパス回路を備えている。一つの実施形態では、コンバータは第２ＮＭＯＳトランジスタ４１０であり、バイパス回路は第２ＰＭＯＳトランジスタ４２０である。他の実施形態において、コンバータは一つまたは複数のトランジスタ、ダイオードまたは他の装置のような他の種類の装置で構成される。これらの装置は、入力３１０上の信号が減少高信号であっても、第１ＰＭＯＳトランジスタ３３０がオフされることを保証するのに有効な減少レベルに正電圧供給３２０上の電圧を変換する。他の実施形態では、バイパス回路は、一つまたは複数のスイッチまたは他の装置のような他の種類の装置で構成される。これらの装置は、高値と減少高値の間でインバータ３００に与えられた信号を選択的に制御する。
【００２６】
正電圧供給３２０は、第２ＮＭＯＳトランジスタ４１０のゲート及びドレインの両方に接続されており、さらに第２ＰＭＯＳトランジスタ４２０のソースにも接続されている。制御入力４３０は、第２ＰＭＯＳトランジスタ４２０のゲートに接続されている。第２ＮＭＯＳトランジスタ４１０のソース及び第２ＰＭＯＳトランジスタ４２０のドレインは、インバータ３００の正電圧供給入力３２５に接続されている。
【００２７】
インバータ３００が通常動作のときは、入力３１０上の信号は低値と減少高値の間で変化する。入力信号が低値のときは、制御入力４３０は第２ＰＭＯＳトランジスタ４２０へ低値を供給可能になっている。入力信号が減少高値のときは、制御入力４３０は第２ＰＭＯＳトランジスタ４２０へ高値を供給可能になっている。これらの制御入力値は、出力３６０上の信号を反転するか、出力信号の反転信号である信号の他の利用できる源から導出できる。より一般的には、いかなる論理装置において、制御入力値は、論理装置内のＰＭＯＳトランジスタを通しての導通経路がない場合は常に第２ＰＭＯＳトランジスタ４２０がオフ（つまり、制御入力高となり）であり、論理装置内のＰＭＯＳトランジスタを通しての導通経路がある場合は常に第２ＰＭＯＳトランジスタ４２０がオン（制御低）となるように構成されている。標準ＣＭＯＳゲートに対して（ＮＭＯＳまたはＰＭＯＳ装置のいずれかを通して経路が存在するが両方同時には存在しない場合）、「ＰＭＯＳ導通］状態は出力上の高信号と等しく、「ＰＭＯＳ非導通」状態は出力上の低信号と等しい。したがって、制御信号の値は出力信号の反転信号となる。電圧変調回路４００は、ＣＭＯＳゲートへの供給接続に接続しており、ＣＭＯＳゲート（例えば入力３１０）への個々のデータ入力へは接続していないので、制御入力４３０が入力３１０を追尾することは常に必要というわけではない。これが図１の弱プルアップ回路との異なる点である。弱プルアップ回路は個々の入力を制御しようとするため、入力が高のとき低である制御信号をプルアップのために必要とする従って、弱プルアップ回路は、必要な制御信号が供給され得るゲートに対してのみ動作する。図１の回路は、例えばＮＯＲゲートへは適用できないが、図４に示す本発明の実施形態の回路はいかなるＣＭＯＳゲートにも適用できる。
【００２８】
入力信号が低値であり、従って制御入力４３０が低値を第２ＰＭＯＳトランジスタ４２０へ供給するときは、第２ＰＭＯＳトランジスタ４２０は全電圧Ｖｄｄを正電圧供給入力３２０から正電圧供給入力３２５へ伝達する。この全電圧Ｖｄｄは第２ＮＭＯＳトランジスタ４１０を通して伝達されている減少電圧に優先する。このように制御入力４３０上の制御信号は、第２ＰＭＯＳトランジスタ４２０を選択し、全正供給電圧Ｖｄｄを正電圧供給入力３２５へ供給するように動作する。
【００２９】
入力信号が低値なので、第１ＰＭＯＳトランジスタ３３０はＶｄｄを正電圧供給入力３２５から出力３６０へ供給する。第１ＮＭＯＳトランジスタ３４０は低値によりオフされ、このためトランジスタ３４０を通してのグラウンド電圧供給３５０への電流経路はない。従って、全ＣＭＯＳ高信号がインバータ３００の出力３６０上へ供給される。
【００３０】
入力信号が減少高信号であり、従って制御入力４３０が第２ＰＭＯＳトランジスタ４２０に高信号を供給するとき、第２ＰＭＯＳトランジスタ４２０はオフされ、それにより電流が第２ＰＭＯＳトランジスタ４２０を流れることが阻止される。しかしながら、依然として第２ＮＭＯＳトランジスタ４１０を通しての正電圧供給３２０への接続が存在する。これは第２ＮＭＯＳトランジスタ４１０のゲートがＶｄｄへ接続されており、それゆえ第２ＮＭＯＳトランジスタ４１０が常に導通状態にあることによる。ＮＭＯＳトランジスタはそのゲート電圧よりも大きく、その閾値電圧よりも小さい高信号を伝達することはできないことを再考されたい。ＮＭＯＳトランジスタができることは高々、減少高信号を伝達することであり、この場合Ｖｄｄ−Ｖｔ（Ｎ２）であり、Ｖｔ（Ｎ２）は第２ＮＭＯＳトランジスタ４１０の閾値電圧である。この減少高信号は正電圧供給入力３２５へ供給される。このようにして、制御入力４３０上の制御信号は第２ＮＭＯＳトランジスタ４１０を選択し、減少高信号を正電圧供給入力３２５へ供給するように動作する。
【００３１】
正電圧供給入力信号はＶｄｄ−Ｖｔ（Ｎ２）の減少高値であり、入力３１０からの入力信号はＶｄｄ−Ｖｔ（ｐａｓｓ）の減少高値である（ここでＶｔ（ｐａｓｓ）は、それを通して入力信号が入力３１０に接続される一つまたは複数の装置の閾値電圧である）。ここで、第２ＮＭＯＳトランジスタ４１０の閾値電圧が、入力３１０へ接続された一つまたは複数の装置の閾値電圧に略等しくなるように選択されていると仮定すると、入力信号と正電圧供給入力信号は略同電圧である。したがって、ゲート−ソース間の第１ＰＭＯＳトランジスタ３３０の両端の電圧差は略ゼロであり、第１ＰＭＯＳトランジスタ３３０はオフされる。Ｖｔ（Ｎ２）とＶｔ（ｐａｓｓ）が正確に等しくなる必要はない。要求される条件は、第１ＰＭＯＳトランジスタ３３０を通して流れる電流が無視できることを保証するような、ゲート−ソース間電圧であるということである。この条件は、ゲート−ソース間電圧が１／２Ｖｔ（Ｐ１）を超えるときに典型的に満たされる。これはＶｔ（Ｎ２）−Ｖｔ（ｐａｓｓ）≧１／２Ｖｔ（Ｐ１）という条件に等しい（ＰＭＯＳトランジスタは十分に低いゲート電圧によってオンされ、高いゲート電圧によってオフされることを再考されたい）。
【００３２】
たとえ、正電圧供給３２０が全Ｖｄｄ電圧を供給していても第１ＰＭＯＳトランジスタ３３０を通してのリーク電流はない。これは、全Ｖｄｄ電圧信号が第２ＮＭＯＳトランジスタ４１０によって減少高信号へ変換されているからである。入力３１０上の減少高信号は依然として第１ＮＭＯＳトランジスタ３４０上の閾値電圧を超えるほど強いのでそのトランジスタをオンし、出力３６０上の信号はグラウンド電圧供給３５０によりＧｎｄへ下げられる。従って、全ＣＭＯＳ低がインバータ３００の出力３６０に供給される。
【００３３】
図５に示す第２実施形態では、入力３１０が高信号を供給できるが、低信号ではなく増大低信号のみを供給できる状況に対処するために、電圧変調回路の変形が使用されている。第２電圧変調回路５００はインバータ３００と共に使用され、高及び／または低出力信号を供給する。第２電圧変調回路５００は、インバータ３００から取り出された電流が最初に第２電圧変調回路５００を通り、次にグラウンド電圧供給３５０に流れるように、インバータ３００のグラウンド電圧供給３５０とグラウンド電圧供給入力３５５の間に接続されている。第２電圧変調回路５００は、インバータ３００のグラウンド電圧供給３５０とグラウンド電圧供給入力３５５の間に配置されているので、インバータ３００により形成された既存の経路以外に追加的な電流経路はない。従って、第２電圧変調回路５００はインバータ３００内の既存のもの以外に追加的な電力消費源を形成しない。
【００３４】
第２電圧変調回路５００はコンバータとバイパス回路を備えている。一つの実施形態においては、コンバータは第３ＰＭＯＳトランジスタ５１０であり、バイパス回路は第３ＮＭＯＳトランジスタ５２０である。他の実施形態において、コンバータは、一つまたは複数のトランジスタ、ダイオードまたは他の装置等の他の種類の装置から構成されている。これらの装置は、入力３１０上の信号が増大低信号であっても、グラウンド電圧供給３５０上の低信号を第１ＮＭＯＳトランジスタ３４０がオフされることを保証するのに有効な増大低レベルに変換する。他の実施形態においては、バイパス回路は一つまたは複数のスイッチまたは他の装置等の他の種類の装置から構成されている。これらの装置は、低値と増大低値の間でインバータ３００に供給される電圧を選択的に制御する。
【００３５】
グラウンド電圧供給３５０は、第３ＰＭＯＳトランジスタ５１０のゲート及びドレインの両方に接続されており、さらに第３ＮＭＯＳトランジスタ５２０のソースにも接続されている。第２電圧変調回路５００はまた第３ＮＭＯＳトランジスタ５２０のゲートに接続される制御入力５３０を備えている。第３ＰＭＯＳトランジスタ５１０のソースと第３ＮＭＯＳトランジスタ５２０のドレインは共にインバータ３００のグラウンド電圧供給入力３５５へ接続されている。
【００３６】
インバータ３００が通常動作のときは、入力３１０上の信号は増大低値と高値の間で変化する。入力信号が高値のときは、制御入力５３０は高値を第３ＮＭＯＳトランジスタ５２０に供給可能になっている。入力信号が増大低値のとき制御入力５３０は、第３ＮＭＯＳトランジスタ５２０に低値を供給可能になっている。これらの制御入力値は出力３６０上の信号を反転するか、または他の利用できる出力信号の反転信号である信号源から導出される。より一般的には、いかなる論理装置において、制御入力値は、論理装置内のＮＭＯＳトランジスタを通して導通経路がないときは常に第３ＮＭＯＳトランジスタ５２０がオフ（つまり制御入力低）であり、論理装置内のＮＭＯＳトランジスタを通して導通経路があるときは常に第３ＮＭＯＳトランジスタ５２０がオン（制御高）となるように構成されている。標準的なＣＭＯＳゲートに対しては（ＮＭＯＳまたはＰＭＯＳ装置を通して経路がある場合であり、両方同時ではない場合）、「ＮＭＯＳ導通」状態は出力上の低信号に等しく、「ＮＭＯＳ非導通」状態は出力上の高信号に等しい。したがって、制御信号の値は、出力信号の反転信号となる。第２電圧変調回路５００がＣＭＯＳゲートの供給接続に接続しており、ＣＭＯＳゲート（つまり、入力３１０）への個々のデータ入力には接続していないので、制御入力５３０が入力３１０を追尾することは常に必要というわけではない。これが図１の弱プルアップ回路との違いである。弱プルアップ回路は個々の入力を制御しようとして、入力が高のとき低である制御信号をプルアップのために必要とする。したがって、制御信号は、要求される制御信号が供給され得るゲートに対してのみ動作する。例えば図１の回路はＮＯＲゲートに適用できないが、図５に示す本発明の実施形態の回路はいかなるＣＭＯＳゲートにも適用可能である。
【００３７】
入力信号が高値であり、従って制御入力５３０が高値を第３ＮＭＯＳトランジスタ５２０に供給するとき、第３ＮＭＯＳトランジスタ５２０は全グラウンド電圧Ｇｎｄをグラウンド電圧供給３５０からグラウンド電圧供給入力３５５へ伝達する。この全グラウンド電圧Ｇｎｄは、第３ＰＭＯＳトランジスタ５１０を通して伝達されている増大低信号に優先する。このように、制御入力５３０上の信号は第３ＮＭＯＳトランジスタ５２０を選択し、グラウンド信号をグラウンド電圧供給入力３５５へ供給するように動作する。
【００３８】
入力信号が高値なので、第１ＰＭＯＳトランジスタ３３０はオフされ、正電圧供給３２０から出力３６０へ電流は流れない。第１ＮＭＯＳトランジスタ３４０は高値によってオンされており、グラウンド電圧供給３５０は出力３６０に接続される。これにより、出力３６０はＧｎｄへプルダウンされる。したがって、全ＣＭＯＳ低値はインバータ３００の出力３６０上へ供給される。
【００３９】
入力信号が増大低値であり、したがって制御入力５３０が第３ＮＭＯＳトランジスタ５２０に低値を供給すると、第３ＮＭＯＳトランジスタ５２０がオフされ、それにより電流が第３ＮＭＯＳトランジスタ５２０を通して流れることが阻止される。しかしながら、第３ＰＭＯＳトランジスタ５１０のゲートがＧｎｄへ接続されており、第３ＰＭＯＳトランジスタ５１０がそのために常に導通状態なので、第３ＰＭＯＳトランジスタ５１０を通してのグラウンド電圧供給３５０への接続は依然として存在する。ＰＭＯＳトランジスタは全低信号を伝達できないことを再考されたい。ＰＭＯＳトランジスタは高々、減少低信号を伝達できるだけであり、この場合−Ｖｔ（Ｐ２）であり、Ｖｔ（Ｐ２）は第３ＰＭＯＳトランジスタ５１０の閾値電圧である（ＰＭＯＳトランジスタは通常、負の閾値電圧を持つといわれ、−Ｖｔ（Ｐ２）は従って正値となる）。この増大低信号は、グラウンド電圧供給入力３５５に供給される。このように、制御入力５３０上の信号は第３ＰＭＯＳトランジスタ５１０を選択して、増大低信号をグラウンド電圧供給入力３５５へ供給する。
【００４０】
グラウンド電圧供給入力信号は−Ｖｔ（Ｐ２）の増大低値であり、入力３１０からの入力信号は−Ｖｔ（ｐａｓｓ）の増大低値である（Ｖｔ（ｐａｓｓ）は、それを通して入力信号が入力３１０へ接続される一つまたは複数の装置の閾値電圧であり、ＰＭＯＳ装置に対して負値でもある）。ここで、第３ＰＭＯＳトランジスタ５１０の閾値電圧が、入力信号が入力３１０へ接続されるまでに通過した一つまたは複数の装置の閾値に略等しくなるように選択されていると仮定すると、入力信号とグラウンド電圧供給入力信号は略同電圧になる。第１ＮＭＯＳトランジスタ３４０の両端にかかるゲート−ソース間電圧はそれゆえに略ゼロであり、第１ＮＭＯＳトランジスタ３４０はオフされる。第１ＮＭＯＳトランジスタ３４０を通して流れる電流が無視できることが保証される程度にゲート−ソース間電圧が十分に低ければ、Ｖｔ（Ｐ２）とＶｔ（ｐａｓｓ）が正確に等しい必要はない。この条件は、ゲート−ソース間電圧が１／２Ｖｔ（Ｎ１）未満のとき典型的に満たされる。これはＶｔ（Ｐ２）−Ｖｔ（ｐａｓｓ）≦１／２Ｖｔ（Ｎ１）という条件に等しい。
【００４１】
全Ｇｎｄ電圧信号は、第３ＰＭＯＳトランジスタ５１０によって増大低信号に変換されるので、グラウンド電圧供給３５０が全Ｇｎｄ電圧信号を供給し続けても、第１ＮＭＯＳトランジスタ３４０を通してのリーク電流は実質的にはない。入力３１０上の増大低信号は依然として、第１ＰＭＯＳトランジスタ３３０のゲート−ソース間電圧を閾値電圧未満に維持するのに十分なほど低く、それによりそれをオンし、出力３６０上の信号はこのようにＶｄｄへプルされる。したがって、全ＣＭＯＳ高がインバータ３００の出力３６０上に供給される。
【００４２】
電圧変調回路４００と第２電圧変調回路５００を組合せて、入力３１０が高値または低値に到達しない信号を供給する状況に対処するように使用できる。この組合せは図６に示されている。
【００４３】
電圧変調回路４００、５００のどちらかまたは両方は、いかなるＣＭＯＳ論理装置と共に使用できる。例えば、図７はＣＭＯＳ  ＮＡＮＤゲート７００と共に使用される電圧変調回路４００を示している。ＮＡＮＤゲートは、いずれかの入力信号が低のときは常に高出力信号を生成し、両方の入力信号が高のときは低出力信号を生成する。従って、第１入力７３０（ＩＮ１）または第２入力７４０（ＩＮ２）のいずれかが低信号を供給するときは、対応するＰＭＯＳトランジスタ７１０、７２０はオンされ、Ｖｄｄ電圧が正電圧供給３２０から第２ＰＭＯＳトランジスタ４２０を通して、その後オンしたＰＭＯＳトランジスタ７１０、７２０を通して出力７８０上へ伝達されるようになる。入力７３０、７４０の少なくとも一つが低信号を供給しているので、対応するＮＭＯＳトランジスタ７５０、７６０の少なくとも一つはオフされ、このようにしていかなる電流もグラウンド電圧供給３５０へ流れることを阻止される。両方の入力信号が高のときは、両方のＰＭＯＳトランジスタ７１０、７２０はオフされ、両方のＮＭＯＳトランジスタ７５０、７６０はオンされる。これによりＶｄｄ電圧が阻止され、グラウンド電圧供給３５０と出力７８０の間の接続が形成され、これにより出力信号をＧｎｄまで引き下げる。
【００４４】
両方の入力信号が減少高信号の場合は、上述のように、制御入力４３０は高信号を供給し、電圧変調回路４００は減少高信号をＰＭＯＳトランジスタ７１０、７２０へ供給する。制御入力４３０上の制御信号は、上述のように生成された出力７８０上の出力信号の反転信号である。これにより、いかなる無視できない電流がＰＭＯＳトランジスタ７１０、７２０を通してリークすることが阻止され、よって省電力となる。ここにおいても、電圧変調回路４００がＶｄｄとＧｎｄ間の既存の電流経路に沿って配置されているので、追加的な電流経路は形成されないことに留意されたい。入力７３０、７４０上の減少高信号はグラウンド電圧供給３５０と出力７８０間の接続を形成するのに十分であり、それゆえ低信号が出力７８０上へ適切に供給される。
【００４５】
他の例として、図８に示すように電圧変調回路４００はＣＭＯＳ  ＮＯＲゲート８００と共に使用される。ＮＯＲゲートはいずれかの入力信号が高のときは常に低出力信号を生成し、両方の入力信号が低のときは高出力信号を生成する。従って第１入力８５０または第２入力８６０のいずれかが高信号を供給するときは、対応するＮＭＯＳトランジスタ８１０、８２０はオンされ、グラウンド電圧供給３５０から出力８７０への接続は閉じられ、出力８７０はＧｎｄまで引き下げられる。入力８５０、８６０の少なくとも一つは高信号が供給されているので、対応するＰＭＯＳトランジスタ８３０、８４０の少なくとも一つはオフされ、いかなる電流も正電圧供給３２０から流れることが阻止される。両方の入力信号が低の場合は、両方のＮＭＯＳトランジスタ８１０、８２０がオフされ、両方のＰＭＯＳトランジスタ８３０、８４０がオンされる。これにより、グラウンド電圧供給３５０と出力８７０間の接続が阻止され、正電圧供給３２０と出力８７０間の接続が形成されて、出力信号をＶｄｄにする。
【００４６】
いずれかの入力信号が減少高信号の場合、制御入力４３０は高値を供給し、電圧変調回路４００は上述のように減少高信号をＰＭＯＳトランジスタ８４０へ供給する。制御入力４３０上の制御信号は、上述のように生成された出力８７０上の出力信号の反転信号である。これによりいかなる無視できない電流もＰＭＯＳトランジスタ８４０を通してリークすることが阻止され、よって省電力となる。電圧変調回路４００がＶｄｄとＧｎｄ間の既存の電流経路に沿って配置されているので、追加的な電流経路は形成されないことに留意されたい。入力８５０、８６０上の減少高信号はグラウンド電圧供給３５０と出力８７０間の接続を形成するのに十分であり、低信号が出力８７０上へ適切に供給される。
【００４７】
図９を参照して、制御入力４３０は図に示すように第２ＮＭＯＳトランジスタ４１０と第２ＰＭＯＳトランジスタ４２０の両ゲートのいずれかへ二者択一的に接続することができる。その結果、制御入力４３０上の容量性負荷となる。トランジスタゲートは固有の容量を有するので容量は増大するが、これは追加的なトランジスタゲートへの接続があることによる。しかしながらこの構成は、トランジスタをそのゲートを共に結合してＮ／Ｐの対で配置される傾向があるメタルマスクプログラマブルゲートアレイに使用されるような、あるシリコン構成様式との互換性があってもよい。
【００４８】
弱プルアップトランジスタと比較した場合の上述の電圧変調回路４００、５００の利点は、入力３１０へ接続されている信号経路における抵抗に最適装置強度が依存しないため、電圧変調回路４００、５００に対する装置強度を選択し易いということである。図１０には、図４の回路と同様な回路１０００が示されており、制御信号は接続１０２０と出力インバータ１０１０を介してインバータ３００の反転出力により供給されている。
【００４９】
回路１０００が機能するためには、入力３１０における入力信号の変化が出力１０３０へ伝達されることが必要である。これは逆に、接続１０２０上の制御信号が誤状態にあっても出力インバータ１０１０は反転できなければならないことを意味する。制御信号は出力インバータ１０１０から導出されるので、出力インバータ１０１０への入力が、接続１０２０上の信号が高であると同時に高となるような非ゼロの伝達遅延が起こり得る。接続１０２０上の制御信号が高なので、電圧変調回路４００はインバータ３００へ減少高信号Ｖｄｄ−Ｖｔ（Ｎ２）を供給しているだけである。入力３１０が低であると、インバータ３００は減少高信号をインバータ３００の出力へ供給し、それは出力インバータ１０１０への入力となる。従って、出力インバータ１０１０はすべての可能な状況においても出力インバータ１０１０が反転できることを保証するためのＶｄｄ−Ｖｔ（Ｎ２）より低い切替え可能な閾値電圧（出力インバータ１０１０が高から低へ転移する電圧）を有することが必要である。これは出力インバータ１０１０における装置の相対強度に対する制約となり、入力３１０に接続されているいずれにも依存しない。
【００５０】
第２ＮＭＯＳトランジスタ４１０と第２ＰＭＯＳトランジスタ４２０の強度への制約は出力インバータ１０１０に比べてより緩和されている。トランジスタ４１０、４２０いずれかが、最適強度を超えて、または最適強度未満に形成されていると、回路１０００はより低速度で作動するが、それでも正常に機能する。トランジスタ４１０、４２０の大きさに対する制約は、論理回路における他のいかなるトランジスタの大きさに対する制約と同様であり、同様にアプローチできる。当業者は容易にこれらの制約を評価し、トランジスタ４１０、４２０の強度についての適切な選択を行うことができるであろう。図１０の回路に対して、第２ＮＭＯＳトランジスタ４１０を第１ＮＭＯＳトランジスタ３４０の強度と同じに、第２ＰＭＯＳトランジスタ４２０を第１ＰＭＯＳトランジスタ３３０の強度と同じように選択することは、典型的には機能的で物理的にコンパクトにし易いという結果になる（より一般的には、いかなる論理回路に対しても、電圧変調回路のトランジスタを論理装置のトランジスタと同じ強度になるように選択することは、典型的には機能的に有利な結果となる）。
【００５１】
上述のように、図１におけるプルアップトランジスタ１３０の最適サイズは、入力を駆動する回路の抵抗に依存し、それは信号が辿ったルーティングネットワークを通しての経路の関数である。電圧変調回路４００においては、入力３１０はトランジスタのソースまたはドレインではなく、インバータ３００を形成するトランジスタ３３０、３４０のゲートへ接続する。インバータ３００の正しい作動は、ルーティングネットワークを通して伝達されうる最大及び最小電圧の間にある切替え閾値に依存する。これらの電圧は、信号がルーティングネットワークを通して辿る経路に依存せず、従って要求されるインバータ閾値は、入力信号ルートとは独立したものとなる。同様に第２ＮＭＯＳトランジスタ４１０の要求される閾値もまたルーティングネットワークを通して伝達される最高電圧に依存するが、それ以外はそのネットワークの特性からは独立している。
【００５２】
更に考慮すべきことは第２ＮＭＯＳトランジスタ４１０の長さの選択である。上述したように、第１ＰＭＯＳトランジスタ３３０を通してのリーク電流は、第１ＮＭＯＳトランジスタ４１０と、入力３１０へ接続される装置（例えばルーティングネットワークにおけるＮＭＯＳパストランジスタ）との間の閾値電圧の差に依存する。第１ＮＭＯＳトランジスタ４１０の閾値電圧が入力３１０に接続される装置の閾値電圧よりも高いことは、リーク電流が第１ＰＭＯＳトランジスタ３３０を経て流れることを阻止するために好ましい。Ｖｔ（Ｎ２）が高ければ高いほど、第１ＰＭＯＳトランジスタ３３０のソース電圧Ｖｄｄ−Ｖｔ（Ｎ２）は低くなり、ゲート電圧Ｖｄｄ−Ｖｔ（ｐａｓｓ）（入力３１０により供給される）がソース電圧よりも低くなる事態がより起こりにくくなることによってリークが引き起こされにくくなる。
【００５３】
多くのＣＭＯＳ処理において、トランジスタの閾値電圧は、トランジスタの長さの関数である。図１１のグラフは、一つのＣＭＯＳ処理を例としたときの、この関数の例を示す。垂直な線は、実際にこのＣＭＯＳ処理の例によって製造される、最小のトランジスタの長さを表している。最小の長さに近い領域では、トランジスタの長さが増大するにつれて閾値電圧が急に増大する。曲線は最小の長さの約２倍のところで平らになり、最終的には少し減少する。いくつかの実施形態における入力３１０へ接続されているようなＮＭＯＳパストランジスタは典型的には最小の長さである。従って、第２ＮＭＯＳトランジスタ４１０の長さを閾値電圧曲線上のより高い点に一致するように選択することにより、第２ＮＭＯＳトランジスタ４１０は相対的に高い閾値を有するように選択されることになるので、リークを引き起こすパストランジスタまたは入力３１０に接続される他の装置の長さにおけるバラツキのリスクを最小限にすることができる。
【００５４】
他の実施形態においては、構成可能ルーティングネットワークにおける能動装置の電圧劣化効果は、論理回路ではなく能動装置に異なる電圧を供給することによって補償される。例えば、パストランジスタのゲート電圧が論理回路へ供給される第１高供給電圧Ｖｄｄより高くなるように、ＮＭＯＳパストランジスタルーティングネットワークを利用して、第２高供給電圧がパストランジスタへ供給される。第１高供給電圧Ｖｄｄは、第１と第２高供給電圧間に要求される差を得るために、回路技術に対するほとんどの正の許容動作電圧よりも低く設定しても良い。この第２高供給電圧は、パストランジスタが最大Ｖｄｄまでの最高電圧を伝達できるように、パストランジスタのゲートに供給される。同様にＰＭＯＳパストランジスタルーティングネットワークに対しては、第２低供給電圧がパストランジスタへ供給されることによって、パストランジスタのゲート電圧は論理回路へ供給される第１低供給電圧Ｇｎｄよりも低くなる。第１低供給電圧Ｇｎｄは、第１と第２低供給電圧間に要求される差を得るために、回路技術に対するほとんどの負の許容動作電圧よりも高く設定してもよい。この第２低供給電圧はパストランジスタのゲートに供給され、パストランジスタが伝達できる最小電圧をＧｎｄまで下げる。第２の高または低供給電圧ルーティングネットワークが供給され、レベルシフトバッファが異なる供給電圧を使用する素子間を伝達する信号上に供給されてもよい。高及び低を劣化する能動装置に対して、第２高供給電圧及び第２低供給電圧の両方が供給される。
【００５５】
再び図１２を参照して、第２供給電圧Ｖｃｏｎｔｒｏｌは制御ワイヤ５０上に供給される。これまでの説明では、ＶｃｏｎｔｒｏｌとＶｄｄが等しい、つまりＮＭＯＳパストランジスタ４０はＶｄｄ−Ｖｔ（ｐａｓｓ）の減少高信号のみを伝達できると仮定してきた。第２供給電圧ＶｃｏｎｔｒｏｌがＶｄｄと等しくないこの別の実施形態においては、ＮＭＯＳパストランジスタ４０はＶｃｏｎｔｒｏｌ−Ｖｔ（ｐａｓｓ）の高信号を伝達できる。ＶｃｏｎｔｒｏｌをＶｄｄ＋Ｖｔ（ｐａｓｓ）以上に選択すると、ＮＭＯＳパストランジスタにより伝達される高信号はＶｄｄまで可能になる。従って、ＮＭＯＳパストランジスタを含む再構成可能ネットワークは、ＶｃｏｎｔｒｏｌがＶｄｄ＋Ｖｔ（ｐａｓｓ）以上に選択されれば、Ｖｄｄの非劣化高信号を伝達できる。同様にＰＭＯＳパストランジスタを含む再構成可能ネットワークは、Ｖｔ（ｐａｓｓ）の負値を有し、第２供給電圧ＶｃｏｎｔｒｏｌがＧｎｄ＋Ｖｔ（ｐａｓｓ）以下に選択されれば、Ｇｎｄの非劣化低信号を伝達できる。
【００５６】
上述の明細書において、具体的な実施形態を参照して本発明を説明した。しかしながら、本発明のより広い思想と範囲を逸脱することなく本発明に種々の変形及び変更を加え得るということは明白である。例えば、ここで説明した回路図に示される要素の具体的な構成及び組合せは単に説明のために過ぎず、本発明は異なるまたは追加的要素、または要素の異なる構成または組合せを使用しても実行可能であることは理解されよう。従って、本明細書及び図はそれに制約されるのではなく、説明のためと見なすべきであり、本発明は添付される請求項及びその法的等価物に従う以外に制約または制限されるものではない。
【図面の簡単な説明】
【００５７】
【図１】弱プルアップ回路を示す。
【図２】差分増幅器を示す。
【図３】ＣＭＯＳ論理に導入されたインバータを示す。
【図４】図３のインバータの正電圧供給入力に接続されており、本発明の一つの実施形態に係る電圧変調回路を示す。
【図５】図３のインバータのグラウンドに接続されており、本発明の第２実施形態に係る電圧変調回路を示す。
【図６】図３のインバータの正電圧供給入力とグラウンド電圧供給入力に接続されており、本発明の第３実施形態に係る電圧変調回路を示す。
【図７】ＣＭＯＳ  ＮＡＮＤゲートに接続されており、本発明の一つの実施形態に係る電圧変調回路を示す。
【図８】ＣＭＯＳ  ＮＯＲゲートへ接続されており、本発明の一つの実施形態に係る電圧変調回路を示す。
【図９】コンバータとバイパス回路の両方に接続された制御信号を有しており、本発明の一つの実施形態に係る電圧変調回路を示す。
【図１０】目標回路の出力の出力信号の反転信号から制御信号を導出しており、本発明の一つの実施形態に係る電圧変調回路を示す。
【図１１】トランジスタの長さとトランジスタの閾値電圧との間の関係を表すグラフを示す。
【図１２】再構成可能装置を示す。
【図１】
2005536161.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2005536161.tif 000007
【図６】
2005536161.tif 000008
【図７】
2005536161.tif 000009
【図８】
2005536161.tif 000010
【図９】
2005536161.tif 000011
【図１０】
2005536161.tif 000012
【図１１】
2005536161.tif 000013
【図１２】
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【手続補正書】
【提出日】平成17年4月25日(2005.4.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１３
【補正方法】変更
【補正の内容】
【請求項１３】
前記コンバータは、抵抗を備えていることを特徴とする請求項１の電圧変調回路。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項４８
【補正方法】変更
【補正の内容】
【請求項４８】
前記コンバータは、抵抗を備えていることを特徴とする請求項３６の再構成可能装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
更に考慮すべきことは第２ＮＭＯＳトランジスタ４１０の長さの選択である。上述したように、第１ＰＭＯＳトランジスタ３３０を通してのリーク電流は、第２ＮＭＯＳトランジスタ４１０と、入力３１０へ接続される装置（例えばルーティングネットワークにおけるＮＭＯＳパストランジスタ）との間の閾値電圧の差に依存する。第２ＮＭＯＳトランジスタ４１０の閾値電圧が入力３１０に接続される装置の閾値電圧よりも高いことは、リーク電流が第１ＰＭＯＳトランジスタ３３０を経て流れることを阻止するために好ましい。Ｖｔ（Ｎ２）が高ければ高いほど、第１ＰＭＯＳトランジスタ３３０のソース電圧Ｖｄｄ−Ｖｔ（Ｎ２）は低くなり、ゲート電圧Ｖｄｄ−Ｖｔ（ｐａｓｓ）（入力３１０により供給される）がソース電圧よりも低くなる事態がより起こりにくくなることによってリークが引き起こされにくくなる。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2005536161.tif 000015
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2005536161.tif 000016
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2005536161.tif 000017
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】
2005536161.tif 000018
【国際調査報告】
2005536161.tif 000019
2005536161.tif 000020
2005536161.tif 000021
2005536161.tif 000022
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