(57)【要約】低コストで開発期間を短縮できるインターフェース回路、インバータ装置、インバータシステム及び送受信方法を提供すること。このインターフェース回路７は、クロック同期式の双方向シリアル通信を行う対象であるシリアルエンコーダ２に対してクロックを送信するとともにデータの送受信を行う汎用のＣＰＵ８と、シリアルエンコーダ２から送信される受信データのスタートビットを検出する付加回路２０と、を備え、ＣＰＵ８は、付加回路２０から発せられるスタートビットの検出信号を受けて受信データのビット数のカウントを開始し、予め設定した受信データのビット数のカウント終了後にシリアルエンコーダ２へのクロックを停止する。
2011030628.tif 000002
【特許請求の範囲】
【請求項１】
クロック同期式の双方向シリアル通信を行う対象であるシリアルエンコーダに対してクロックを送信するとともに、該シリアルエンコーダとの間でデータの送受信を行う汎用のＣＰＵと、
前記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
を備え、
前記ＣＰＵは、
前記付加回路から発せられる前記スタートビットの検出信号を受けて前記受信データのビット数のカウントを開始し、
予め設定した受信データのビット数のカウント終了後に前記シリアルエンコーダへのクロックを停止する、インターフェース回路。
【請求項２】
前記付加回路は、前記スタートビットでセットされ、予め設定した受信データのビット数のカウント終了後にリセットされるフリップフロップ回路を備え、
前記ＣＰＵは、前記シリアルエンコーダへの送信データ送信完了後に、前記フリップフロップ回路に対するリセットを解除する、請求項１に記載のインターフェース回路。
【請求項３】
前記付加回路は、ゲート回路を備え、
前記ＣＰＵは、前記受信データ受信完了後に前記クロックを停止する信号を生成し、前記ゲート回路を介して前記シリアルエンコーダへのクロック信号を停止する、請求項１または３に記載のインターフェース回路。
【請求項４】
前記インバータ装置は、前記モータの回転位置または速度制御を行うインバータ装置に、前記モータの種類によって選択可能なオプション基板として搭載可能である、請求項１に記載のインターフェース回路。
【請求項５】
回転位置または速度制御を行うモータの位置を検出するシリアルエンコーダとの間で、クロック同期式の双方向シリアル通信によりデータの送受信を行うインターフェース回路と、
前記インターフェース回路を通して受信された前記モータの位置検出信号に基づいて、前記モータの回転位置または速度制御演算を行う演算回路と、
を備え、
前記インターフェース回路は、
前記シリアルエンコーダに対してクロックを送信するとともに、該シリアルエンコーダとの間でデータの送受信を行う汎用のＣＰＵと、
前記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
を有し、
前記ＣＰＵは、
前記付加回路から発せられる前記スタートビットの検出信号を受けて前記受信データのビット数のカウントを開始し、
予め設定した受信データのビット数のカウント終了後に前記シリアルエンコーダへのクロックを停止する、インバータ装置。
【請求項６】
位置を検出するシリアルエンコーダを有するモータと、
前記モータの回転位置または速度制御を行うインバータ装置と、
を備え、
前記インバータ装置は、
前記シリアルエンコーダとの間で、クロック同期式の双方向シリアル通信によりデータの送受信を行うインターフェース回路と、
前記インターフェース回路を通して受信された前記モータの位置検出信号に基づいて、前記モータの回転位置または速度制御演算を行う演算回路と、
を有し、
前記インターフェース回路は、
前記シリアルエンコーダに対してクロックを送信するとともに、該シリアルエンコーダとの間でデータの送受信を行う汎用のＣＰＵと、
前記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
を有し、
前記ＣＰＵは、
前記付加回路から発せられる前記スタートビットの検出信号を受けて前記受信データのビット数のカウントを開始し、
予め設定した受信データのビット数のカウント終了後に前記シリアルエンコーダへのクロックを停止する、インバータシステム。
【請求項７】
クロック同期式の双方向シリアル通信を行う対象であるシリアルエンコーダから送信される受信データのスタートビットを検出し、
予め設定した受信データのビット数のカウント終了後に、汎用のＣＰＵから前記シリアルエンコーダに対して送信されるクロックを停止する、送受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターフェース回路、インバータ装置、インバータシステム及び送受信方法に関する。
【背景技術】
【０００２】
従来、サーボ制御装置において、エンコーダ出力信号を処理してアクチュエータの位置情報を生成するエンコーダ信号処理部と、エンコーダ信号処理部からの信号に基づきアクチュエータのサーボ制御を行う駆動制御部を有するサーボドライバが開示されている（例えば特許文献１参照）。【０００３】
サーボドライバは、ＣＰＵ、ＲＯＭ、ＲＡＭなどからなるコンピュータを中心にして構成される。一方、エンコーダ信号処理部は、エンコーダ信号処理ＩＣとしてモジュール化されたものを用い、エンコーダ出力信号に対する信号処理を行い、これによって得られたアクチュエータ位置情報などを表すパラレル信号を駆動制御部に出力している。このように、従来のサーボドライバでは、エンコーダ信号処理部にエンコーダ信号処理ＩＣを用いて受信部に入力されたシリアルデータを処理していた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２６４０３８号公報（第４−５頁）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のエンコーダ信号処理部では、エンコーダとのインターフェースに、この用途に対して設計された信号処理ＩＣ（ＡＳＩＣ）が用いられ、単体コストまたは開発期間の増加といった問題があった。【０００６】
そこで、本発明は、このような問題に鑑みてなされたものであり、本発明の目的とするところは、低コストで開発期間を短縮可能な、インターフェース回路、インバータ装置、インバータシステム及び送受信方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のある観点によれば、クロック同期式の双方向シリアル通信を行う対象であるシリアルエンコーダに対してクロックを送信するとともに、該シリアルエンコーダとの間でデータの送受信を行う汎用のＣＰＵと、
上記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
を備え、
上記ＣＰＵは、
上記付加回路から発せられる上記スタートビットの検出信号を受けて上記受信データのビット数のカウントを開始し、
予め設定した受信データのビット数のカウント終了後に上記シリアルエンコーダへのクロックを停止する、インターフェース回路が提供される。【０００８】
また、上記付加回路は、上記スタートビットでセットされ、予め設定した受信データのビット数のカウント終了後にリセットされるフリップフロップ回路を備え、
上記ＣＰＵは、上記シリアルエンコーダへの送信データ送信完了後に、上記フリップフロップ回路に対するリセットを解除してもよい。【０００９】
また、上記付加回路は、ゲート回路を備え、
上記ＣＰＵは、上記受信データ受信完了後に上記クロックを停止する信号を生成し、上記ゲート回路を介して上記シリアルエンコーダへのクロック信号を停止してもよい。【００１０】
また、上記インバータ装置は、上記モータの回転位置または速度制御を行うインバータ装置に、上記モータの種類によって選択可能なオプション基板として搭載可能であってもよい。【００１１】
上記課題を解決するために、本発明のある観点によれば、回転位置または速度制御を行うモータの位置を検出するシリアルエンコーダとの間で、クロック同期式の双方向シリアル通信によりデータの送受信を行うインターフェース回路と、
上記インターフェース回路を通して受信された上記モータの位置検出信号に基づいて、上記モータの回転位置または速度制御演算を行う演算回路と、
を備え、
上記インターフェース回路は、
上記シリアルエンコーダに対してクロックを送信するとともに、該シリアルエンコーダとの間でデータの送受信を行う汎用のＣＰＵと、
上記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
を有し、
上記ＣＰＵは、
上記付加回路から発せられる上記スタートビットの検出信号を受けて上記受信データのビット数のカウントを開始し、
予め設定した受信データのビット数のカウント終了後に上記シリアルエンコーダへのクロックを停止する、インバータ装置が提供される。【００１２】
上記課題を解決するために、本発明のある観点によれば、位置を検出するシリアルエンコーダを有するモータと、
上記モータの回転位置または速度制御を行うインバータ装置と、
を備え、
上記インバータ装置は、
上記シリアルエンコーダとの間で、クロック同期式の双方向シリアル通信によりデータの送受信を行うインターフェース回路と、
上記インターフェース回路を通して受信された上記モータの位置検出信号に基づいて、上記モータの回転位置または速度制御演算を行う演算回路と、
を有し、
上記インターフェース回路は、
上記シリアルエンコーダに対してクロックを送信するとともに、該シリアルエンコーダとの間でデータの送受信を行う汎用のＣＰＵと、
上記シリアルエンコーダから送信される受信データのスタートビットを検出する付加回路と、
を有し、
上記ＣＰＵは、
上記付加回路から発せられる上記スタートビットの検出信号を受けて上記受信データのビット数のカウントを開始し、
予め設定した受信データのビット数のカウント終了後に上記シリアルエンコーダへのクロックを停止する、インバータシステムが提供される。【００１３】
上記課題を解決するために、本発明のある観点によれば、クロック同期式の双方向シリアル通信を行う対象であるシリアルエンコーダから送信される受信データのスタートビットを検出し、
予め設定した受信データのビット数のカウント終了後に、汎用のＣＰＵから上記シリアルエンコーダに対して送信されるクロックを停止する、送受信方法が提供される。
【発明の効果】
【００１４】
以上説明したように本発明によれば、低コストで開発期間を短縮できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態に係るインターフェース回路を搭載したインバータ装置を用いてモータ速度制御を行うときの概略の構成図である。
【図２】同実施形態に係るインターフェース回路の回路図である。
【図３】同実施形態に係るインターフェース回路の動作を示すタイムチャートである。
【図４】本発明の第２実施形態に係るインバータ装置の構成図である。
【発明を実施するための形態】
【００１６】
以下に添付図面を参照して、本発明の実施の形態について詳細に説明する。なお、本明細書及び図面では、実質的に同一の機能を有する構成要素は、原則として同一の符号で表す。そして、これらの構成要素についての重複説明は、適宜省略する。
【００１７】
＜第１実施形態＞
まず、図１を参照しつつ、本発明の第１実施形態に係るインターフェース回路を搭載したインバータ装置について説明する。図１は、本発明の第１実施形態に係るインターフェース回路を搭載したインバータ装置を用いてモータ速度制御を行うときの概略の構成図である。
【００１８】
図１に示すように、本実施形態に係るインバータシステムは、モータ１と、インバータ装置３とを有する。インバータ装置３は、モータ１の回転位置または速度制御を行うために、モータ１の回転位置や速度を検出するシリアルエンコーダとの間でデータを送受信可能に形成される。
【００１９】
インバータ装置３は、図示しない主回路部と、シリアルエンコーダ２からの検出信号に基づいて主回路部の素子を駆動する制御信号を生成するコントロール基板４と、を有する。そして、コントロール基板４には、インターフェース回路７が搭載されており、シリアルエンコーダ７と信号線５で接続され、シリアルエンコーダ２との間でクロック同期式の双方向シリアル通信を行う。また、インバータ装置３の図示しない主回路部は、モータ１との間をモータ線６で接続され、モータ１に可変電圧、可変周波数の電源を供給する。
【００２０】
次に、図２を参照しつつ、本実施形態に係るインターフェース回路について説明する。図２は、本実施形態に係るインターフェース回路の回路図である。
【００２１】
図２に示すように、インターフェース回路７は、汎用ＣＰＵ８と、付加回路２０とを有する。そして、付加回路２０は、フリップフロップ回路９と、ＡＮＤ回路１０と、ＯＲ回路１１と、を有する。
【００２２】
次に、図２及び図３を参照しつつ、本実施形態に係るインターフェース回路の動作について説明する。図３は、本実施形態に係るインターフェース回路の動作を示すタイムチャートである。
【００２３】
（１）区間Ｐ１
図３において区間Ｐ１は、ＣＰＵ８からシリアルエンコーダ２へコマンド送信を行う区間である。
【００２４】
この区間Ｐ１では、ＣＰＵ８は、シリアルエンコーダ２へＣＬＯＣＫ信号を出力し、送信データ（ＴＸ）をＣＬＯＣＫ信号と同期して８ビット出力する。ＣＬＯＣＫ信号は、ＯＲ回路１１を介して送信される。すなわち、図２に示すようにＣＰＵ８からのＣＬＯＣＫ信号は、ＯＲ回路１１の一方の入力に接続され、ＯＲ回路１１のもう一方の入力は、ＣＰＵ８のＯＵＴ１端子に接続されており、ＣＰＵ８は、送信データ（ＴＸ）開始と同時にＯＵＴ１端子の信号をＬＯＷにすることによって、シリアルエンコーダ２へのＣＬＯＣＫ信号の送信を開始する。
【００２５】
（２）区間Ｐ２
図３において区間Ｐ２は、ＣＰＵ８からシリアルエンコーダ２へコマンドへの送信完了後において、受信データ信号（ＲＸ）のスタートビットを待つ区間である。
【００２６】
シリアルエンコーダ２から送信される受信データ（ＲＸ）は、ＣＰＵ８のＲＸ端子およびフリップフロップ９のＳ端子（セット入力端子）と接続されており、フリップフロップ９のＲ端子（リセット入力端子）は、ＣＰＵ８のＯＵＴ２端子に接続されている。ＣＰＵ８は、シリアルエンコーダ２へコマンドへの送信完了後における区間Ｐ２において、ＣＰＵ８のＯＵＴ２端子の信号をＨＩＧＨからＬＯＷにして、フリップフロップ回路のリセットを解除し受信データ（ＲＸ）のスタートビットを待つ。なお、受信データ（ＲＸ）がＨＩＧＨになるまで（スタートビットが来るまで）８ビットの受信を繰り返し、スタートビットが来るまでの受信データは廃棄される。
【００２７】
（３）区間Ｐ３
図３において区間Ｐ３は、シリアルエンコーダ２から送信された受信データ（ＲＸ）を受信する区間である。
【００２８】
付加回路２０のフリップフロップ回路９のＳ端子に受信データ（ＲＸ）が入力され受信データ（ＲＸ）の先頭に付加されているスタートビットが検出されると、このスタートビットをトリガとして、フリップフロップ回路９は、出力ＱをＨＩＧＨとし、シリアルエンコーダ２から受信データ（ＲＸ）が送信されていることを知らせる信号をＣＰＵ８のＩＮ１端子に入力する。同時に、ＡＮＤ回路１０により、ＣＰＵ８のカウンタ端子にはＣＬＯＣＫ信号が入力される。
【００２９】
ＣＰＵ８は、カウンタを有しており、ＣＬＯＣＫ信号をカウントすることによって、受信データの長さを検出する。受信データ（ＲＸ）は、ＣＬＯＣＫ信号に同期した信号であるので、ＣＬＯＣＫ信号をカウントすることによって受信データ（ＲＸ）のビット数をカウントでき、予め設定したデータ長の受信データ（ＲＸ）を受信できる。なお、受信データ（ＲＸ）の長さは、通信前に設定されている。
【００３０】
（４）区間Ｐ４
図３において区間Ｐ４は、受信データ（ＲＸ）のデータ処理を行う区間である。
【００３１】
区間Ｐ３において、予め設定したデータ長の受信データ信号（ＲＸ）を受信すると、ＣＰＵ８は、ＯＵＴ１端子をＨＩＧＨにしてシリアルエンコーダ２へのＣＬＯＣＫ信号を停止する。同時にＯＵＴ２端子をＨＩＧＨにしてフリップフロップ回路９をリセットし、フリップフロップ回路９への受信データ信号（ＲＸ）を無効にする。そして、区間Ｐ３で入力された受信データ（ＲＸ）のデータ処理を行う。
【００３２】
データ処理は、受信データ（ＲＸ）をシフトしながらスタートビットを探し、スタートビット以後のデータを図示しないＲＡＭに記憶する。ＲＡＭに記憶されたデータは、モータの回転位置を示す信号として、コントロール基板４に送信される。
【００３３】
（効果の例）
以上、本発明の第１実施形態に係るインターフェース回路７等について説明した。このインターフェース回路７によれば、主に汎用ＣＰＵ８と、シリアルエンコーダ２からの受信データのスタートビット（立ち上がり、開始点）を検出する付加回路２０から構成される。従って、本実施形態によれば、簡単な付加回路を用いることで、汎用のＣＰＵ８が使用可能となり、低コストで開発期間が短いシリアルエンコーダ２とのインターフェース回路７を実現できる。
【００３４】
また、付加回路２０が、スタートビットでセットされ、予め設定した受信データのビット数のカウント終了後にリセットさるフリップフロップ回路９を備えることにより、汎用ＣＰＵ８を用いてシリアルエンコーダ２からの信号を受信できる。従って、本実施形態によれば、インターフェース回路７を更に低コスト化することが可能である。
【００３５】
また、付加回路２０がゲート回路（例えばＯＲ回路１１）を備え、受信データ完了後にＣＰＵ８からのクロック停止信号によってシリアルエンコーダへのクロック信号を停止するので、簡単な回路でシリアルエンコーダ２０からの信号の送信を阻止できる。したがって、本実施形態によれば、シリアルエンコーダとの送受信のコントロールを低コストで実現できる。
【００３６】
＜第２実施形態＞
次に、図４を参照しつつ、本発明の第２実施形態に係るインターフェース回路を備えたインバータ装置について説明する。図４は、本発明の第２実施形態に係るインバータ装置の構成図である。なお、ここでは、第１実施形態との相違点を中心に説明し、第１実施形態と同様の構成等については重複説明を適宜省略する。
【００３７】
図４に示すように、本実施形態に係るインバータ装置３は、インターフェース回路７が組み込まれたオプション基板１２を有する。オプション基板１２は、コントロール基板４と電気的に接続され、脱着可能なコネクタ１３を備えている。すなわち、本実施形態に係るインターフェース回路７は、第１実施形態のように直接コントロール基板４に形成されるのではなく、コントロール基板４と脱着可能な基板上に形成される。従って、本実施形態に係るインバータ装置３によれば、インターフェース回路７のみを交換することが可能である。
【００３８】
そして、シリアルエンコーダ２とコントロール基板４は、信号ケーブル１４およびコネクタ１５によって接続され、シリアルエンコーダ２とインターフェース回路７とは、コントロール基板４を介してコネクタ１２によって接続されている。
【００３９】
以上、本発明の第２実施形態に係るインターフェース回路７等について説明した。このインターフェース回路７等によれば、インターフェース回路７をモータ１の種類によって選択可能なオプション基板１２として独立した基板上に形成し、インバータ装置３のコントロール基板４に搭載している。従って、本実施形態によれば、第１実施形態が奏する作用効果に加えて、更に、モータ１の種類によってインターフェース回路７を形成したオプション基板１２のみを交換すれば良いので、インバータ装置１のコスト及び開発時間を低減できる。
【００４０】
以上、添付図面を参照しながら本発明の実施の形態について詳細に説明した。しかしながら、本発明の技術的思想の範囲は、ここで説明した実施の形態に限定されないことは言うまでもない。本発明の属する技術の分野における通常の知識を有する者であれば、請求の範囲に記載された本発明の技術的思想の範囲内において、様々な変更や修正、組み合わせなどを行うことに想到できることは明らかである。従って、これらの変更や修正、組み合わせなどの後の技術も、当然に本発明の技術的思想の範囲に属するものである。
【００４１】
例えば、上記各実施形態では、インターフェース回路７が、カウンタを備えた汎用ＣＰＵ８と付加回路２０で構成され、付加回路２０が、フリップフロップ回路９、ＡＮＤ回路１０およびＯＲ回路１１で構成されている例を示した。しかし、付加回路２０は、かかる例に限定されるものではなく、スタートビットから受信データのビット数のカウントを開始でき、予め設定した受信データのビット数のカウント終了後にシリアルエンコーダ２へのクロックを停止できる機能を有するものであれば良い。
【符号の説明】
【００４２】
１          モータ
２          シリアルエンコーダ
３          インバータ装置
４          コントロール基板
５          エンコーダ信号線
６          モータ線
７          インターフェース回路
８          ＣＰＵ
９          フリップフロップ回路
１０        ＡＮＤ回路
１１        ＯＲ回路
１２        オプション基板
１３、１５  コネクタ
１４        信号ケーブル
【図１】
2011030628.tif 000003
【図２】
2011030628.tif 000004
【図３】
2011030628.tif 000005
【図４】
2011030628.tif 000006
【国際調査報告】
2011030628.tif 000007
2011030628.tif 000008