(57)【要約】  受動マトリクス・アドレッサブル・アレイに配列された多重方向スイッチ可能メモリ・セル（５）を有する１つまたはそれ以上のメモリ装置を含むマトリクス・アドレッサブル機器において、前記メモリは加えられる電界によって分極化され、ヒステリシスを表示できる強誘電体またはエレクトレット薄膜メモリ物質の形式におけるメモリ媒体を含み、好ましくは前記メモリ物質がポリマまたはコポリマである。この機器における１つのメモリ装置は、少なくとも第１および第２の電極手段（Ｅ１；Ｅ２）を含み、これにより前記第２電極手段（Ｅ２）の電極（ε２）は、第１電極手段（Ｅ１）の電極（ε１）の窪み（３）内に提供されて、これに直角に向いており、前記窪み（３）は、前記第１電極手段（Ｅ１）の電極（ε１）の半分だけ伸びている。第２電極手段（Ｅ２）の電極（ε２）は、窪み（３）の中でメモリ物質（４ａ、４ｂ）により取り囲まれて提供され、メモリ物質（４ａ、４ｂ）はまた、第１電極手段（Ｅ１）の交差点する電極（ε１）と接触しており、これにより、メモリ・セル（５）は、第１および第２の電極手段（Ｅ１；Ｅ２）の電極（ε１；ε２）の間の交差点において、それぞれ定義され、少なくともその３つの側面上で第２手段（Ｅ２）の電極（ε２）を取り囲むメモリ物質により形成され、こうして、少なくとも３つのスイッチング方向をメモリ・セル（５）内で、その異なった位置において、提供する。２つまたはそれ以上のメモリ装置を本発明による装置内にスタックすることができ、こうして、後者を容積データ記憶機器として実施できる。
2005510879.tif 000002
【特許請求の範囲】
【請求項１】
受動マトリクス・アドレッサブル・アレイに配列された多重方向スイッチ可能メモリ・セル（５）を有する１つまたはそれ以上のメモリ装置を含むマトリクス・アドレッサブル機器であって、前記メモリ・セル（５）は、加えられた電界により分極化されることができてヒステリシスを表示できる強誘電体またはエレクトレット薄膜メモリ物質の形式におけるメモリ媒体を含み、少なくとも１つのメモリ装置が、少なくとも２つで、３つを超えない電極手段（Ｅ）を含み、前記少なくとも１つのメモリ装置の第１電極手段（Ｅ）は、前記装置の唯一のメモリ装置であるかまたはその中の２つまたはそれ以上のメモリ装置の第１のものであって、絶縁基板（１）上に提供され、前記機器の特徴は、
前記第１電極手段（Ｅ１）が、幅ｗ、高さｈの並列帯状電極（ε１）であって、前記電極（ε１）の間に提供された絶縁薄膜物質であってその側壁を厚さδの層で覆う絶縁薄膜物質の一部分（２ａ）により相互に電気的に絶縁されたものを含み、前記厚さδは、前記電極幅ｗの小さな部分であって、これにより、前記電極（ε１）が高いアスペクト比ｈ／ｗを有し、前記第１電極手段（Ｅ１）は、その上面の複数の並列の窪み（３）であって前記電極の幅ｗにほぼ等しい幅で前記電極（ε１）の縦軸に垂直に向いていて前記電極の高さＨの約半分の距離ｈまで前記電極（ε１）の上面から下方へ伸びている前記窪み（３）を含み、前記窪み（３）は、前記電極の幅ｗにほぼ等しい距離で相互に間隔を取り、少なくとも前記窪み（３）の側壁はメモリ物質の薄膜（４ａ）により被覆され、その底面は絶縁薄膜（４ｂ）を有し、これはメモリ物質によって形成することもでき、第２電極セット（Ｅ２）の電極（ε１）は、その薄膜メモリ物質（４ａ）、（４ｂ）に接触しインターフェイスする窪み（３）内に提供され、これにより窪み（３）内に提供されるメモリ物質が、前記メモリ装置のメモリ・セル（５）を形成するようにされ、前記第１電極手段の１つの電極（ε１）と、前記第２電極手段の１つの電極（ε２）の間で、その交差点に位置するメモリ物質の量により、単一メモリ物質（５）が、そのたびに定義され、これにより、１つのメモリ・セル（５）が、窪み（３）の側壁に垂直な横方向、および窪み（３）の底面に垂直な第３方向に分極化およびスイッチ可能にされ、前記底面もまた、前記メモリ物質により被覆されていることを特徴とする前記マトリクス・アドレッサブル機器。
【請求項２】
請求項１に記載の機器において、前記少なくとも１つのメモリ装置が第３電極手段（Ｅ３）を含み、
前記第１および第２電極手段（Ｅ１；Ｅ２）それぞれの電極（ε１；ε２）の上面を覆って絶縁薄膜（４）が提供されて、前記絶縁薄膜は、前記第２電極手段（Ｅ２）の電極（ε２）の上面を覆う少なくとも一部分（４ｃ）において、メモリ物質により形成され、これにより、前記第３電極手段（Ｅ３）の電極（ε３）が、前記第１電極手段（Ｅ１）の配列に類似の配列で、前記絶縁薄膜（４）に接触しインターフェイスして提供され、これと同一方向であって、前記第２電極手段（Ｅ２）の電極（ε２）に垂直に向いており、これにより、前記第３電極手段（Ｅ３）の１つの電極（ε３）が、前記第１電極手段（Ｅ１）の対応する電極（ε１）と、重なり合うようにされ、これにより、前記第１および第３電極手段（Ｅ１：Ｅ３）それぞれの電極（ε１；ε３）の間で、第２電極手段（Ｅ２）の交差点において、前記第２電極手段（Ｅ２）の１つの電極（ε２）を覆うメモリ物質の薄膜（４ａ、４ｂ、４ｃ）により各メモリ・セルが定義され、これにより、前記第２電極手段（Ｅ２）の１つの電極（ε２）の上面に垂直な第４の方向に１つのメモリ・セル（５）を、分極化およびスイッチできるようにしたことを特徴とする機器。
【請求項３】
請求項２に記載の機器において、２つまたはそれ以上のメモリ装置が縦方向スタックに提供され、
前記第３電極手段の前記電極（ε３）の上面が絶縁背面（１）により被覆され、各メモリが前記絶縁背面（１）により分離されて、互いの上にスタックされて提供され、これにより、前記装置が容積データ記憶機器として実施されていることを特徴とする機器。
【請求項４】
請求項１に記載の機器において、２つまたはそれ以上のメモリが、縦方向スタック内に提供され、
１つのメモリ装置の前記第１電極手段（Ｅ１）および第２電極手段（Ｅ２）が、スタック内のいずれか他のメモリ装置内のそれぞれ対応する電極手段（Ｅ１；Ｅ２）と重なり合う関係に提供され、スタック内の各メモリ装置は、前記電極（ε１；ε２）の上面を覆って添付された絶縁薄膜（４）により、隣接するメモリ装置から分離されており、少なくとも隣接するメモリ装置内の前記第１電極手段（Ｅ１）の電極（ε１）を、前記第２電極手段（Ｅ２）の電極（ε２）が横切る部分（４ｃ）において、これらの電極と隣接メモリ装置の前記第１電極手段（Ｅ１）の交差する電極（ε）との間に電界を与えることにより、これらの部分（4ｃ）が前記第２電極手段（Ｅ２）の前記電極（ε２）の上面に垂直な第４の方向に分極化およびスイッチされることが可能である前記メモリ物質により形成され、それぞれスタック内の実際のメモリ装置と隣接するメモリ装置内の前記第２電極手段（Ｅ２）と前記第１電極手段（Ｅ１）の前記電極（ε１）との間の交差点における前記第２電極手段（Ｅ２）の前記電極（ε２）を取り巻く前記メモリ物質により１つのメモリ・セル（５）が定義され、それにより、隣接するメモリ装置の下にある第３電極手段としてスタック・オンワード機能内の第２メモリ装置からの第１電極手段（Ｅ１）とともに、前記機器が容積データ記憶装置として実施されることを特徴とする機器。
【請求項５】
請求項１に記載の機器において、前記絶縁薄膜物質（４）が、強誘電体またはエレクトレット物質であることを特徴とする機器。
【請求項６】
請求項１に記載の機器において、前記メモリ物質が、ポリマまたはコポリマ物質であることを特徴とする機器。
【請求項７】
請求項１に記載の機器において、前記絶縁薄膜物質（４）およびメモリ物質が同一の物質であることを特徴とする装置。
【請求項８】
請求項７に記載の機器において、前記メモリ物質が、ポリマまたはコポリマ物質であることを特徴とする機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受動マトリクス・アドレッサブル・アレイに配列された多重方向切り替え可能メモリ・セルを有する１つまたはそれ以上のメモリ装置を有するマトリクス・アドレッサブル装置に関し、前記メモリ・セルは、加えられた電界により分極化されることが可能でヒステリシスを示す強誘電性のまたはエレクトレット薄膜メモリ物質の形式のメモリ媒体を含み、少なくとも１つのメモリ装置が、少なくとも２つで３つを超えない電極手段を含み、前記少なくとも１つのメモリ装置の第１電極手段が、前記装置の唯一のメモリであるかまたはその中の２つまたはそれ以上のメモリ装置の第１のメモリであり、それが絶縁基板上に備えられているものである。
【０００２】
アーキテクチャの立場から見ると、電極層の間に挟まれたポリマ・メモリによるメモリの受動マトリクス解決手段は、シリコン・メモリ・アーキテクチャの技術状態の１Ｔ／１Ｃ解決手段よりも一層魅力的であるが、その理由の一部は、それが、より高い密度の横方向記憶装置を表現する（４ｆ２対６ｆ２およびそれ以上）からであるが、より多くはたとえば接続基板回路から制御されて、連続的なメモリ層のスタッキングをそれが可能にするからである。しかしながら、この４ｆ２設計でさえ、２５％の面積充填比を与えるだけであることも事実である。５０から１００％の充填比によれば、２つ以上のメモリ層への需要は同様に減少し、また、製造の複雑性、歩留まりおよび−コストを生じるであろう。また、１つまたは２つのメモリ層のみを使用することにより、ポリマ後処理の効果も相応に減少して、従ってそうした手順からの否定的な性能への影響を防止するであろう。
【０００３】
セル密度を増加させる伝統的な解決手段は、セル面積を減少させることによる。しかしながら、セルの印刷を小さくすればするほど信号が小さくなり（ＳＮＲが小さくなり）、一層敏感で従って複雑で地所を要求する読み取り回路（センス・アンプにより、支配される）でなければならない。実際０．３０μｍ−０．４０μｍ（セルサイズが０．０９μｍ２）よりも小さな線のピッチを有するあらゆる種類のクロス・ポイント・マトリクス・システムを構築することは、非常に困難な課題であると考えられる。
【０００４】
多層スタッキングに関する１つの問題は、平坦化である。先行の層の上に連続的な層を形成すると、「曲線や凹凸（ｃｕｒｖｙ／ｂｕｍｐｙ）」トポグラフィを徐々に生成する。これはリソグラフィ制御に関して、かなりの問題を生じ、したがって、アドレス能力およびセルからの読み出しにかなりの問題を生ずる（例えば、センス・アンプが所定のセル領域に関して設計されているが、一様でないリソグラフィを通じて一定限界を超えて変動すると、信号が信頼性良く読み出せなくなったり、０と１の間の相違を決定しにくくなったりする）。
【０００５】
このアーキテクチャは、また、最低いくつのマスク・ステップが必要であるかを定義し、このステップが少ないほど製造が安くなる。ビットあたりのマスク・ステップ数を減らすことは非常に重要であって、現在のポリマ・マトリクスは、８メモリ層を有する典型的な装置のための競合するフラッシュ・メモリよりも１９だけ多くのマスク・ステップを必要とし、これは、例えばフラッシュ・メモリのために、現在の技術のＣＭＯＳ処理に比較して、そうしたウエハを処理するのにほとんど２倍のコストであることを意味する。
【０００６】
垂直スイッチング・フィールドを使用するポリマ・クロスポイント・マトリクス・メモリにおいて、スピンされるポリマ・フィルムの形態は、ほぼメモリ・アプリケーションにおける使用可能性を決定する。フィルムの厚さが１００ｎｍ未満に減少する時は、強誘電性の性質に関する最適な形態を維持することが特に困難である。そうした厚さにおいては、フィルムが、使用される溶剤、スピンおよび焼き付けの諸条件、インターフェイス／バリア層のタイプと効果などに対して、はるかに敏感になる。スイッチング電圧を減少させるために、ますます薄いフィルムが希望され、例えば５Ｖよりも低いスイッチング電圧を達成するために、３０ｎｍよりも薄いフィルムが必要とされる。ますます高密度のリソグラフィを使用し、関連設計規則に対応するために、一層低い電圧レベルが必要とされ、これはまた電力消費の減少を可能にする。低電圧は、さらにポリマ・メモリにおいて非常に魅力的であるが、それは受動メモリ・マトリクスの下に構築されるより多くの、そして最終的には全ての回路を可能にし、それがまた間接的なフット・プリントを恐らくは０にまで減少させることにより、実効的なセルのフット・プリントを減少させ、ビア、接続などの設計と実施を一層容易にする。
【０００７】
しかしながら、受け入れ可能な一様性／形態で短絡なしにそうした薄いフィルムを作ることは、また結晶化度のような重要な強誘電性がより薄いフィルムを悪化させる傾向があり、一方漏れ電流、スニーク電流が問題の増大を示すために、（ウェハのような）大面積について非常に要求の厳しいものである。これがまた、メモリの属性に深刻に影響し、たとえば、（１と０の間を識別するのに重要な）スイッチ可能な残留分極化のレベル、スイッチング持続およびスイッチング速度に深刻に影響する。とくに、高温特性（たとえば、６０℃よりも高い）が、著しく劣化する。
【０００８】
しかし、厚いメモリ・フィルムでさえも、表現は異なるが薄いフィルムの問題と類似のある範囲の諸問題をこうむる。好ましい確立されたフィルム・アプリケーションの解決方法は、適当な溶剤を使用したスピン・コーティングである。溶剤、スピン条件、あり得る溶剤残留物、溶剤の選択に関する焼き付け条件などは、正しいパラメータの組み合わせを得ることに関して大きな課題を示し、この課題は、薄いフィルムに関しての場合さえよりも大きい。溶剤は、ウエハ基板上に薄い一様なフィルムを得るために、使用する必要がある。
【０００９】
スイッチング電圧がフィルムの厚さ（後述を参照）により異なるために、フィルムの一様性の減少により、保磁界がそれに応じて変動し、設計された最大の振幅よりもこの変動が大きい場合は、動作中問題を生じる。他方では、（設計上の）振幅が大きければ大きいほどそれを処理するのに必要な回路が一層複雑になり、地所効率／生産の複雑性／装置コストに関して、コストが追加される。
【００１０】
恐らく更に大きな形態上の問題は、ポリマが実質上の後処理、例えば上部電極、インターフェイス層、ビア接続などを多層メモリ・スタック内に蒸着する事実に関し、これがポリマ上に潜在的に厳しいネガティブなインパクトを示し、これは特に商用の製造処理において適当に制御することが非常に困難である。
【００１１】
ポリマの使用および約１５０℃の溶解温度を有するこの物質上に電極を直接に置くという事実が、パッケージングを問題とするときの難題になる。典型的なハンダ付け処理において、温度が２１０℃（限られた時間において）の高さに達することがあり、これがアーキテクチャの問題を起こすが、それはポリマ電極が解けて浮遊し始めて、これにより電極／ポリマ・フィルム・インターフェイスが、ひどく損傷し得るためである。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
こうして、本発明の目的は、特にポリマ・メモリ物質を有して、マトリクス・アドレッサブル・データ記憶装置内に使用される先行技術のマトリクス・アドレッサブル・メモリ装置の上記の不利な点と諸問題を防止することである。
【課題を解決するための手段】
【００１３】
本発明の目的および更なる特徴と利点は、本発明によるマトリクス・アドレッサブル機器により実現され、それは前記第１電極手段により特徴づけられ、それは幅ｗ高さｈで間隔を空けた並列の帯状電極であって、前記電極の間に提供された絶縁薄膜物質の一部分により相互に電気的に絶縁され、厚さδの層で電極のサイド・エッジを被覆し、前記厚さδは前記電極幅ｗの小部分であって、前記電極は高さアスペクト比ｈ／ｗを有し、前記第１電極手段はその上面に複数の平行な窪みを有し、前記窪みは前記電極の長手軸に垂直に向いており、その幅は前記電極幅ｗにほぼ等しく、前記電極の上面から下へ向けて前記電極の高さＨの約半分の距離ｈまで伸びていて、前記窪みは前記電極の前記幅ｗにほぼ等しい距離により相互に間隔を空けており、少なくとも前記窪みの前記側壁は前記メモリ物質の薄膜により被覆され、またその底面は絶縁薄膜により被覆され、この絶縁薄膜はまた前記メモリ物質によってもオプションとして形成され、前記第２電極セットの電極はその薄膜メモリ物質に接触しインターフェイスして前記窪みの中に備えられていて、これにより前記窪み内に提供された前記メモリ物質が前記メモリ装置の前記メモリ・セルを形成し、各ケース内の単一メモリ・セルは前記第１電極手段の１つの電極およびその交差点における前記第２電極手段の１つの電極の間に配置される前記メモリ物質の前記量により定義され、これにより１つのメモリ・セルを分極化することができ、また前記窪みの前記側壁へ垂直な横方向へスイッチでき、また、前記底面もまた前記メモリ物質により被覆されるならば、前記窪みの前記底面に垂直な第３の方向にスイッチできるようにされるものを含む。
【００１４】
本発明による装置の有利な実施例において、少なくとも１つのメモリ装置が第３電極手段を含み、第１および第２の電極手段のそれぞれの上面の上に絶縁薄膜を含み、前記絶縁薄膜は少なくとも一部分において前記メモリ物質により形成された前記第２電極手段の前記電極の前記上面を被覆し、前記第３電極手段の前記電極は前記第１電極手段と同様の配列で、これと同一方向に向いて、前記第２電極手段の前記電極に垂直に配置されて接触しインターフェイスする前記絶縁薄膜を備えていて、これにより前記第３電極手段の１つの電極が前記第１電極手段の前記対応する電極と重なり合い、これにより前記第１電極および第３電極手段のそれぞれの間の前記第２電極手段の交差点において、前記第２電極手段の１つの電極を被覆するメモリ物質の薄膜物質により各メモリ・セルが定義され、これにより前記第２電極手段の１つ電極の前記上面に垂直な第４の方向において、１つのメモリ・セルを分極化してスイッチすることができる。
【００１５】
２つまたはそれ以上のメモリ装置が垂直スタック内に提供される本発明の１つの実施例の変形において、第３電極手段の電極の上面は絶縁背面に被覆されていて、各メモリ装置はこの絶縁背面により互いに分離されて、互いの上にスタックされて提供され、これによりこの装置は容積データ記憶装置として実施される。
【００１６】
２つまたはそれ以上の装置が垂直のスタック内に供給されて本発明による機器が実現される場合には、スタック内のいずれか他のメモリ装置内の対応する電極手段とそれぞれ重なり合う関係に１つのメモリ装置の第１電極手段および第２電極手段が各々提供されていて、電極の上面を覆って付けられた絶縁薄膜により、スタック内の各メモリ装置がいずれかの隣接するメモリ装置から分離されていて、前記絶縁薄膜は、少なくとも前記第２電極手段が隣接するメモリ装置内の第１電極手段の電極を横切る部分において、これらの電極の間に電界を印加して、隣接するメモリ装置の第１電極手段の複数電極を横切ることにより、第２電極手段の複数電極の上面に垂直な第４の方向に、これらの部分が分極化されスイッチされることができるメモリ物質により形成され、それぞれ実際のメモリ装置とスタック内の隣接するメモリ装置の間において、第２電極手段と第１電極手段の複数電極の間の交差点において、第２電極手段の１つの電極を取り囲むメモリ物質により１つのメモリ・セルが定義され、これによりこの機器は、下にある隣接メモリ装置の第３電極手段として、スタック・オンワード機能における第２メモリ手段からの第１電極手段を有する容積データ記憶装置として実施される。
【００１７】
本発明の好ましい実施例において、絶縁薄膜物質は好ましくは強誘電性またはエレクトレット物質であり、またメモリ物質は同様にポリマまたはコポリマ物質であり得る。絶縁薄膜物質とメモリ物質は同一の物質であり得るし、そのときメモリ物質は好ましくはポリマまたはコポリマ物質である。
【００１８】
本発明による装置の更なる特徴と利点は添付の従属請求項から明らかになる。
本発明は、上記の説明を特に添付図面を参照しながら、好ましい実施例についての議論を読むときに、一層よく理解されるであろう。
【実施例】
【００１９】
さて本発明による装置を、図面に示されたその構成部品と実施例の充分な議論を通じて詳細に説明する。
【００２０】
図１は、本発明による機器の電極手段の断面を示す。電極手段Ｅ１は、図２の電極手段の平面図に帯状に見える多数の並列の電極ε１を含む。各電極ε１は、絶縁基板１上に配置されて、別々の電極ε１の間のオーム接触を防止する絶縁薄膜２ａによってのみ、分離されている。電極ε１は高さＨおよび幅ｗにより認識されるが、かなり高いアスペクト比Ｈ／ｗを有する。絶縁薄膜２ａは、厚さδを有し、これは典型的に電極幅ｗよりも小さくて、これは、そのフットプリントが図２に見えるように、電極手段のほとんど全ての領域が電極により占められることを意味し、一方電極の間の絶縁薄膜層またはバリア２ａは、その小部分のみ（０．１５μｍまたはより大きいリソグラフィを使用した場合；一層精密なリソグラフィは、この差異を減少させる）を、占めることを意味する。この種の電極手段は、ノルウェー特許出願Ｎｏ．２００１５５０９、２００１年１１月９日出願に開示された方法により製造でき、この特許出願は、本出願の発明者に帰属する。したがって、この種の高密度電極手段の実際の製造方法を、本書ではさらに説明しないが、上記の出願を参照することによってここに含まれるものと見なされる。しかしながら、その関係において、この電極幅は最小処理制約機能ｆに合致し、またその大きさは、たとえば、フォトマイクロリソグラフィック・パターン化処理に適用可能な設計法則によることに注意すべきである。いずれにせよこれは、電極幅ｗも１つの電極から電極手段ε１内の次の電極への距離もこの種の設計規則に従い、一方これは絶縁薄膜の厚さの場合には必要なく、絶縁薄膜は通常の設計規則により制約されない処理により蒸着される。これに続いて、たとえば電極手段Ｅ１内の全ての第２電極ε１の実際の幅は、そのとき量２δによる最小処理制約機能ｆよりも小さく、すなわち実際は、設計規則により制約される距離ｄ＝ｗ＋２δである。
【００２１】
図２の平面図を見ると、電極手段の電極ε１の上面から下向きに形成された窪み３を有する電極手段が示されている。電極ε１とほぼ同一幅ｗを有するこれらの窪みは、電極ε１内で垂直に走り、同様にほぼｗの幅を有する電極ε１の残りの部分により分離されている。窪み３は、電極ε１の上面から量ｈだけ基板へ下向きに伸びて、実質的に長方形の断面を有する。窪みの底部において、電極ε１は、基板１の上に高さδｈまで伸びた断面よりブリッジされる。理解されるのは、δｈ＋ｈ＝Ｈであるが、ｈの大きさは、Ｈの約５０％に選ばれることである。これは、線Ａ−Ａに沿って取られた図２の電極手段Ｅ１の断面を示す図３に便利に見えるが、言い換えれば、これはＢの方向から見た図である。さて窪み３を有する電極ε１は、絶縁薄膜４により被覆され、また電極ε２を含む第２電極手段Ｅ２が、図４に描かれた電極手段Ｅ１の断面に示すように窪み３内に蒸着される電極物質により形成される。絶縁薄膜４は、あらゆる誘電体薄膜物質であり得るが、しかし好ましくは強誘電体またはエレクトレット薄膜物質であって、一層の詳細を後述する。第２電極手段Ｅ２の電極ε２を窪み３内に蒸着した後に、蒸着された電極ε２により被覆されていない全ての場所で、絶縁薄膜４が腐食されて除去され、これにより図５に示す構造が残る。空虚な溝３ａが、今や電極ε１、ε２の間の窪み３の残った部分に形成され、また窪み３の底部において、絶縁薄膜４の部分４ｂにより形成される。電極ε１内の窪み３の側壁が、今や露出されている。それから溝３ａが、メモリ物質、たとえば強誘電体またはエレクトレット・ポリマ物質４ａにより充填され、これは、図６に示すように電極ε１およびε２の間で溝に沿って伸びる。絶縁薄膜４がもともと強誘電体またはエレクトレット物質である場合は、電極ε２の下で窪み３の底部に示される部分４ｂもまた今や図６に４ａとして示される物に類似したメモリ物質になる。
【００２２】
図７ａは、図６に示す完成した構造の平面図を示す。図７ａにおいて、Ｂは、図６に示す断面の観察方向を示す。第２電極手段Ｅ２の電極ε２が、第１電極手段Ｅ１の電極ε１に対して垂直に向いていることが、今や理解される。電極ε１とε２の間で窪み３内のその間の溝に提供されるメモリ物質４ａが、今やメモリ物質４ａで形成されるメモリ・セル５にメモリ媒体を形成し、また、オプションとして、第２電極手段Ｅ２の電極ε２と第１電極手段Ｅ１の電極ε１との交差点において、４ｂを形成し、こうして、図７ａにおけるメモリ物質および電極ε１、ε２による構造は、今やメモリ・セル５の受動マトリクス・メモリ・アドレッサブル・アレイを提供し、これは特に強誘電体またはエレクトレット・メモリ・セルであり、一層好ましくはポリマまたはコポリマの形式におけるメモリ物質により、実現されるべきものである。図７ｂは、直線Ａ／Ａに沿って取られた図７ａの断面を示し、電極ε１およびε２の上に電圧をどのように加えて、その間およびメモリ物質４ａおよびオプションとして、また、４ｂの上に電位を設定するかが分かり、メモリ・セル５は、種々な方向に分極化またはにスイッチされる。４ａにおけるメモリ・セルの部分は、例えばメモリ装置の延長に対して横方向にスイッチされ、一方窪み３の底部にあるメモリ物質４ｂのオプションの部分は、メモリ装置の平面に対して垂直な方向にスイッチされ、または、図７ｂに暗示されるように縦方向にスイッチされる。そうすることにより、３つの「サブ・セル」を同時的にスイッチすることができ、これにより３倍の大きさの信号が得られ、一方底部サブ・セルの面積は電極重複エリアに等しく、また２つの側壁のセルの面積は２ｗｈに等しい。後者の場合は、公知の技術におけるような垂直にスイッチされるセルに比較して特別な寸法を導入し、これはセルのフット・プリントが適用される設計規則から独立していることを意味する。
【００２３】
図８ａおよび図８ｂは、本発明による機器内のメモリ装置の１つのメモリ・セルを一層詳細に示し、図８ａおよび図８ｂに関連して与えられる文字に適用可能で、一致するように指示されたスイッチング方向を有する。図８ａは、電極を除去した単一のメモリ・セルの平面図を示し、側壁内の全てのメモリ物質を、横方向にスイッチできることが見られ、一方底部におけるメモリ物質が、「垂直な」方向にスイッチできることが分かる。これはまた、図８ｂに有利に示され、図８ｂは、直線Ｃ−Ｃに沿って取られた図８ａのメモリ・セル５の断面を示し、点線で示された電極ε１、ε２の輪郭を有する。メモリ・セル５のこのレイアウトは、受動マトリクス・アドレッサブル・メモリ装置における従来のメモリ・セルからかなり相違しており、ここではメモリ・セルは上と下の電極手段の間に挟まれて提供され、これらそれぞれの電極は、１つのメモリ・セルすなわち、これら電極の間に挟まれたメモリ物質のグローバルな層を定義し、アドレスするために、互いに直角方向に向いている。この種の従来のサンドイッチ構成は単一のスイッチング方向を許容するだけであるが、本発明による装置におけるメモリ・セルは少なくとも３つのスイッチング方向を許容し、これはまた、強誘電体またはエレクトレット・メモリ物質により改良された信号／雑音比を有する一層信頼性が高く、一層高密度にパックされた受動マトリクス・アドレッサブル・メモリ装置を生成するために、大きな長所を有する。図７ａを検討すればわかるように、そこに描写されたメモリ装置は、１０個の定義可能なメモリ・セルについて合計３０の位置において３つの方向にスイッチできる。
【００２４】
さて、本発明による機器内のメモリ装置に第３電極手段Ｅ３を提供することにより、第４のスイッチング方向が得られる。図４は、それぞれの電極手段Ｅ１、Ｅ２の電極ε１、ε２の上面にどのように絶縁薄膜４が供給されるかを示し、絶縁薄膜４は、たとえば強誘電体またはエレクトレット・メモリ物質、たとえばポリマまたはコポリマ物質により形成される。少なくとも電極ε２の上面において、絶縁薄膜は後者の種類などのメモリ物質であり、図９に描写した部分４Ｃに対応する。さて、第３電極手段Ｅ３は、実際は第１電極手段Ｅ１に類似しているが、前者の電極ε３と異なって一層小さなアスペクト比を有し、これが電極手段Ｅ１の電極ε１と同一方向に向けられた電極ε３により絶縁薄膜４の上に提供され、これにより前者の各電極ε３が後者の同様の対応する電極ε１と重なり合うようにされる。電極手段Ｅ３内の電極ε３は、たとえば図１０に示すように、絶縁背面１’の上に提供される。こうして図１１ａの平面図にかなり図式的に描写されたメモリ装置が得られ、これは図１１ｂと共に考察されるべきものであり、直線Ａ−Ａに沿って取られた図１１ａの平面図を通る断面を示し、Ｂからの観察方向で見られる。各メモリ・セル５は通常の仕方で定義され、図１１ｂに示すように今や４つの方向に分極化またはスイッチされ、１つのセル５のメモリ物質の部分４ｃは、今や第２電極手段Ｅ２の電極ε２を介してアドレス可能であり、第３電極手段Ｅ３の電極ε３と直角に交差する。言い換えれば、各メモリ・セルは、その４つの別々の位置において、４つの方向にアドレスされる。その上、図１１ａおよび図１１ｂに描写されたものに対応するメモリ装置は、今や本発明による機器に使用されて、本発明による機器を互いに他の上部に図１１ａおよび図１１ｂに描写したメモリ装置を単純にスタックするだけで、容積データ記憶装置として本発明による機器を実施する。スタック内の各メモリ装置は、もちろん絶縁性の背面１’により分離されている。
【００２５】
しかしながら、スタックされたメモリ装置付きの容積データ記憶装置としての本発明による機器のはるかに経済的な結果または実施例は、図１２ａに示す構成により、得ることができる。ここでは、基本的な構成ブロックは、例えば図９に描写されたメモリ装置およびその上部に備えられた絶縁薄膜４である。薄膜４は、もちろん強誘電体またはエレクトレット物質であってもよく、電極ε２の上面を覆う部分は、いずれの場合もメモリ物質例えば強誘電体またはエレクトレット物質であり、好ましくは、この種のポリマまたはコポリマ物質である。したがって、図９に示す物に似たメモリ物質が、互いに他の上部の上にスタックされて、この種のメモリ装置のスタックＳ１、Ｓ２、Ｓ３を形成し、今や隣接メモリ装置の電極ε１が、図１１ｂに示されるメモリ装置の電極ε３の機能を遂行することが理解される。言い換えれば、図１２ａにスタックされたメモリ付きで示される本発明による装置は、４方向すなわち２つの横方向および２つの縦方向において、また、各メモリ・セルの４つの別々の位置において、メモリを分極化し、スイッチングすることを可能にする。図１２ａに示す装置は、言い換えれば、図１１ｂに示された類似の構造のメモリ装置に基づく装置よりもはるかに単純である。
【００２６】
図１２ｂは、図１２ａの機器内の１つのメモリ・セル５の平面図を示し、電極が除去されて、付された文字に従ってスイッチング方向が示されている。図１２ｃは、直線Ｃ−Ｃに沿って取られた図１２ｂのメモリ・セル５の断面を示し、また、スイッチング方向と共に本発明による機器のメモリ・セル５の箱型の構造を明示する。図１２に示す本発明による機器内のメモリ装置のいずれかのメモリ・セルは、もちろんその間の交差点における電極ε２を取り囲むメモリ物質および、そこに直角に向いている上側および下側にある電極ε１により、それぞれ定義される。
【００２７】
注意すべきは、図１１ａまたは、図１２ａに示されたメモリ装置において、いずれの場合も４０を下らないアドレス位置が可能にされていることであり、これは、たとえば、図１１ａまたは図１２ａに示される装置の単一メモリ装置と同一の地所を占める従来のサンドイッチ構造において、各々得られる単一アドレッシング位置を有するメモリ・セルの半分の数に比較される。面積充填係数もまた、０．２５から０．５へ２倍になり、２倍になった記憶密度の追加の結果を有し、また、大きく改良された信号／雑音比および検出可能性をもたらす少なくとも２倍のキャパシタ・エリアを有する。更に注意すべきは、電極ε２を含む窪みおよびメモリ物質が、いわゆる最小処理制約機能ｆよりもはるかに幅広く作ることができると共に、電極ε２ａの幅ｗをかなり小さくできることである。しかしながら、メモリ物質４ａは、対応する一層大きな厚さで蒸着でき、また、もちろんこれはメモリ・セル部分４ｂまたは４ｃに適用される。その中のメモリ物質の厚さは、もちろんいずれかの設計規則に制限されるものではなく、当業者に公知の種々の方法により適用でき、また、数ｎｍ以上にわたり説明された厚さを適用することができる。
【００２８】
注意すべきは、本発明による装置は、本書の上記に開示された例示的な好ましい実施例に限定されないことである。他の変化形の実施例を本発明の範囲以内で、工夫できる。
【００２９】
提案された概念は、（ハイブリッド設計の場合は）（回路）基板に対して横方向のフィールドのアプリケーションを可能にする新規なセル・アーキテクチャを導入する。これは、可能的には同時に複数の垂直フィールド・アプリケーションと組み合わせることができる。１回だけのポリマ層／蒸着により、多層メモリを構築することができ、これはオプションとして最後の処理ステップ（ポリマの上に金属または他の物質が何も蒸着されない）に適用でき、こうしてポリマ上の連続処理に関して説明した諸問題を回避する。
【００３０】
横方向スイッチングに基づくメモリ・マトリクスは、多数の方法で作ることができる。好ましい実施例は、下記の手順である；シリコン・ウエハ上に薄い絶縁層を蒸着する（例えば、２フッ化ポリビニリデン（ＰＶＤＦ）またはコポリマ３フッ化エチレンPVDF−TｒFＥのようなポリマ強誘電体物質）。それから、（並列）電極の第１セットをこの層の上に構築し（第１マスク・ステップ）、これは、対応するサイズと機能性の交差点マトリクス・メモリに使用される他の方法の典型的な電極の厚さ（高さ）または、高さ／幅関係の例えば２倍の厚さを有する。
それから絶縁層が、グローバルに付与される。その次に、電極の間の空間が、電極物質（同一または異なった、恐らくはいくつかの異なった）で充填されて、電極の第２セットを構成する。この結果の電極パターンが、上述に開示されたノルウェー特許出願に言及される「高密度の電極パターン」である。これら２つの電極セットは、これから「下部電極」と呼ばれる。それから、並列（上部）電極の第３のセット、例えば、第１の２つに対して９０°の方向を向いたものが、（第２）マスクを使用して、底部電極を充分に貫通して、（例えば、５０％）伸びる開口をまず作ることにより、構築される。それから、グローバル絶縁物質が蒸着されるが、たとえば底部電極に使用されたものとは異なり、例えば、強誘電体コポリマ（垂直スイッチングが使用される場合に必要）の形式であり、それに続いて同一または代わりの電極物質により、上部電極開口が充填される。それから、化学機械研磨（ＣＭＰ）または他のプレーナリゼーション処理、たとえばグローバル・エッチングが使用されて、窪み電極／絶縁体物質を除去し、これにより、３つの電極セットの全ての間の絶縁物質が露出され、こうして、各電極セットの間に完全な絶縁が達成され、その結果、底部電極が上部電極に対して平坦である交差点マトリクス・アレイができる。そのとき絶縁物質は、上部電極の底のレベルまで腐食除去されてメモリ物質（例えば、強誘電体コポリマ）により充填されているが、これは、伝統的なスピン・コーティングまたは代わりの技術例えば、溶解からディップ・コーティングを通じて行なわれる。
【００３１】
絶縁物質が全工程にわたり強誘電体物質であるかまたは上部絶縁のみがその物質である場合は、後者のエッチングおよび充填ステップを避けることができる。これの利点は、電極の間の狭い開口をポリマ物質で充填する問題がないことであり、その欠点は、ポリマ物質が処理にさらされることである。電極の間の狭い開口に浸透するポリマ物質の能力は、静電気的または類似のアトラクタ技法を使用することにより容易にできるし、また、開口の底部は常時絶縁物質であるので、ＰＶＤＦ／ＴｒＦＥフィルムは、開口の底部を貫通する必要がない。
【００３２】
底部電極の１つおよび上部電極に電圧を加えることにより、対応する底部電極交差点にある上部電極の両側のポリマ物質が、横方向にスイッチされる。この場合ポリマ物質の厚みは、垂直スイッチング・アーキテクチャにおけるポリマ・フィルムの厚みに対応する。これは、完全な分極化スイッチングを達成するために、必要な与えられた電圧のレベルは、電極開口の間のポリマ物質の厚みの直接の関数であることを意味し、こうして、スピンされるポリマ層の厚みによってではなく、加えられる電極物質の厚みを通じて制御されることを意味する。これにより、垂直構造内にポリマが添付される場合よりもはるかに良好に一様な厚みが、確実に得られ、また、反対側の電極壁が他側の壁の均一性を反映するので、不均一な電極側壁がこの不均一性を破壊しないことが確実にされる。
【００３３】
上部電極の両側が同時にスイッチするという事実は、実効セル面積が２倍になり、また信号／雑音比（ＳＮＲ）が１．４２倍まで改良されることを意味する。実効セル面積は、下部および上部電極を一層厚くすることにより更に強化できるが、それはセル面積が、セル高さｈのセル長さｗ倍に等しいからである。この事実は、垂直セル寸法を導入することにより、横方向のセル・フット・プリントに関係なく任意の大きさのセル面積を使用可能にする。より高い解像度のリソグラフィを使用する場合は、セル高さ／厚みは重要ではない。従って、この全ては、スイッチング中のセルの疲労を改良する。
【００３４】
この第１電極構造の記憶領域密度は、２ｆ２またはｆ２に対応する。上部電極として密度の高い電極を使用すれば、２つのマスク・ステップのみが含まれる。これは、同じことを達成するために、２（または４）メモリ層および３（または６）マスク・ステップを必要とする垂直アーキテクチャと、良い対照をなしている。
【００３５】
この第１「層」が構築されれば、追加の層は種々の方法で追加される。１つは、第１構造の上に単純にポリマ・フィルムを蒸着して、それから、この上に新しい「下部」電極セットを構築する。それにより、第１構造内の上部電極は、次のものの中の底部電極と組み合わせになって、特別の２ｆ２（またはｆ２）メモリ層（ただ１つのセル領域／セルのみにも関わらず）を生成する。これは、１つのマスク・ステップしか必要としないので、完全なｆ２（または１／２  ｆ２）密度を有する結果のスタックは、３つのマスク・ステップしか含まず、一方垂直アーキテクチャによれば、同一の密度は、（ビア・マスク以外の全てのマスク・ステップの数）６（または１２）マスク・ステップ（２つのダブル層または４つのダブル層）を必要とする。第２構造に上部電極を追加することにより、２／３  ｆ２密度が得られ、新しい「底部」電極は、１／３  ｆ２などとなる。
【００３６】
第１電極構造／層および絶縁物質の腐食除去に限定すれば、ポリマ・フィルムによる充填は、ポリマ上に何の処理も実現せず、これは、いずれかのポスト蒸着によるポリマの劣化なしに２ｆ２（またはｆ２）構造を構築できることを意味し、メモリ・アプリケーションに最適な形態を維持するために、非常に有利な長所であると考えられる。
【００３７】
各電極層の間に１つの平坦化ステップがあるので、連続的な層を追加することによるリソグラフィ密度／フィルム均一性の損失は何もなく、また、ビアまたは接続に関する潜在的な複雑性とは別に、この方法でいくつの層をスタックできるかについては技術的に限界がないことを意味し、連続的な層を達成するために平坦化が増加的に困難になる垂直アーキテクチャとは異なる。
【００３８】
横方向にスイッチ可能なセルを構築する代わりの解決方法を下記に説明する。最初に並列下部電極が構築され、各電極は「指」のような延長部に適合され、この電極から１つのリソグラフィ・ステップが離れて延びている。同一平面で（同一基板レベル上で）、これらのトップ電極が、各交差点において、下部電極の上に「よじ登る」ことにより、これら電極の上にもう１つの電極のセットが構築されることができるようにする。このセルは、前記指のような延長が上部電極に重なる領域として定義され、こうして、これらの間の間隔が「フィルム厚さ」を決定し、つまり、指のような延長と上部電極の間の横方向の間隔が、必要な保磁界を表現する。これを充分に短く（好ましくは０．０６μｍよりも短い）することは、リソグラフィで達成困難ではあるが、いくつかの解決方法が使用され、その１つは、下部電極に対して上部電極を例えば、０．０６μｍよりも少なく「不整列にする」ことであり、こうして、この不整列／転位は、垂直セル構造における「フィルム厚さ」を構成する。代わりに高密度の電極／バリア層の解決方法を使用することができる。
【００３９】
セルの一層高い領域密度を発生するために、上記の変形を使用することができ、その１つは、例えば、２つのリソグラフィ・ステップを離して配置して、例えば上記の指のような延長を更に離すこと、これにより、指の両側でスイッチできるようにすることであり、それは、今やこの延長の各側を取り囲む２つの独立した上部電極があるからである。また、高密度電極パターンの考え方を使用して、一層高密度の上部電極を構成して、増強されたセル密度を達成することもできる。
【図面の簡単な説明】
【００４０】
【図１】本発明による１つのメモリ装置に使用される第１電極手段の断面図を示す。
【図２】図１の電極手段の平面図である。
【図３】図２の直線Ａ−Ａに沿って取られた第１電極手段の構成の断面図である。
【図４】本発明による機器に使用されたメモリ装置の第１および第２電極手段の断面図である。
【図５】本発明による機器に使用されるメモリ装置の製造の最終段階以前の断面図を示す。
【図６】適所に配置されたメモリ・セルを有する図５のメモリ装置の断面図である。
【図７ａ】その中にメモリ・セルの配置を示す図６のメモリ装置の平面図である。
【図７ｂ】直線ａ−ａに沿って取られた図７ａのメモリ装置の断面図である。
【図８ａ】図７ａおよび図７ｂのメモリ装置のメモリ・セルの平面図である。
【図８ｂ】直線Ｃ−Ｃに沿って取られた図８ａのメモリ・セルの断面図である。
【図９】メモリ・セルの別の実施例を有する図７ａのメモリ装置の断面図である。
【図１０】本発明による機器に使用されるメモリ装置の第３電極手段を示す図である。
【図１１ａ】本発明による機器に使用されるメモリ装置の１つの変形を示す図である。
【図１１ｂ】直線Ａ−Ａに沿って取られた図１１ａのメモリ装置の断面図である。
【図１２ａ】スタックされた構成における本発明による装置の好ましい実施例を示す図である。
【図１２ｂ】その中のメモリ・セルの平面図である。
【図１２ｃ】図１２ｂのメモリ・セルの直線Ｃ−Ｃに沿って取られた断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図８ａ】
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【図８ｂ】
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【図９】
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【図１０】
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【図１１ａ】
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【図１１ｂ】
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【図１２ａ】
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【図１２ｂ】
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【図１２ｃ】
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【国際調査報告】
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