(57)【要約】高電圧側の回路(27)を低電圧側の回路(29)に方向指示信号を用いずに接続する双方向の電圧レベル変換スイッチが開示される。MOSスイッチ(20)のゲートのための駆動回路(22,24)は、前記変換スイッチの低電圧側をクランプするように働き、低電圧側の電圧を該低電圧側に接続された低電圧回路構成に適合するレベルに制限する。プルアップ回路(28)は前記スイッチの高電圧側に接続され、前記低電圧側の電圧よりも低い閾値を更に画定する。信号が前記閾値に達した場合には、前記プルアップ回路は前記高電圧側を前記高電圧へとプルアップする。スイッチ(20)のゲートをオンにドライブすることは、高電圧が低電圧側に達するのを防ぐ。低電圧側が、オンとなったスイッチを通して高電圧側をローにドライブする時には、前記プルアップ回路は、高電圧側がローとなるよう低電圧側の駆動回路によって打ち負かされるように設計される。閾値よりも低く到達した時には、プルアップ回路構成は無効にされる。
2005510935.tif 000002
【特許請求の範囲】
【請求項１】
高電圧側信号の第1のノードを、低電圧側信号の第２のノードに接続する、能動的な双方向の電圧レベル変換スイッチであって、該変換スイッチは、
前記第1のノードに接続されたドレインと、前記第２のノードに接続されたソースと、制御ノードに接続されたゲートとを有するNMOSスイッチデバイスと、
イネーブル信号と、
前記イネーブル信号に接続された入力と、前記制御ノードに接続された出力とを備えた制御回路であって、前記イネーブル信号は、スイッチオン状態と、スイッチオフ状態との２つの状態を画定することからなる、制御回路と、
前記制御回路に接続された基準電圧であって、
前記スイッチオン状態では、前記基準電圧源は、前記制御ノードに印加され、前記ソースを、前記低電圧側信号に適合する電圧にクランプし、
前記スイッチオフ状態では、電圧信号が前記制御ノードに印加されて前記変換スイッチをオフにすることからなる、基準電圧と、
前記第1のノードから前記高電圧側の電圧へと接続されたプルアップ回路であって、該プルアップ回路は、前記低電圧側の電圧値よりも低い値の閾値を画定し、前記ドレインの電圧が該閾値よりも高い値の時には、前記プルアップ回路が前記第1のノードを前記高電圧に向かってドライブし、前記ドレインの電圧が該閾値の電圧よりも低い時には、前記プルアップ回路は無効にされることからなる、プルアップ回路
とを備え、
前記変換スイッチがオンで、且つ、低電圧側の回路が前記変換スイッチを介して前記第1のノードをローにドライブする時には、前記低電圧側の駆動回路は、プルアップ回路に打ち勝つことからなる、変換スイッチ。
【請求項２】
前記第２のノードから前記低電圧側の電圧へと接続された第２のプルアップ回路であって、該第２のプルアップ回路は、前記低電圧側の電圧値よりも低い値の閾値を画定し、前記ソースの電圧が該閾値よりも高い値の時には、該第２のプルアップ回路が前記第２のノードを前記低電圧側の電圧に向かってドライブし、前記ソースが該閾値の電圧よりも低い時には、該第２のプルアップ回路は無効にされることからなる、第２のプルアップ回路を更に備える、請求項１に記載の変換スイッチ。
【請求項３】
前記基準電圧は、Vcch又はVcclのうちの１つから得られる、請求項１に記載の変換スイッチ。
【請求項４】
Vcclと前記基準電圧とは、Vcchから得られる、請求項１に記載のレベル変換スイッチ。
【請求項５】
前記Vcchと、前記Vcclと、前記基準電圧とが、チップ上で生成される、請求項１に記載のレベル変換スイッチ。
【請求項６】
前記高電圧側の電圧は、＋５V、＋３．３V、＋２．５Vからなるグループから選択され、前記低電圧側の電圧は、＋３．３V、＋２．５V、及び＋１．８Vからなるグループから選択されることからなる、請求項１に記載の変換スイッチ。
【請求項７】
高電圧側信号の第1ノードを、低電圧側信号の第２のノードに接続する、能動的な双方向の電圧レベル変換スイッチであって、該変換スイッチは、
前記第1のノードに接続されたドレインと、前記第２のノードに接続されたソースと、制御ノードに接続されたゲートとを有するMOSスイッチデバイスと、
イネーブル信号と、
前記イネーブル信号に接続された入力と、前記制御ノードに接続された出力とを有する制御回路であって、前記イネーブル信号は、スイッチオン状態と、スイッチオフ状態との２つの状態を画定することからなる、制御回路と、
前記制御回路に接続された基準電圧であって、
前記スイッチオン状態では、第1の電源は、前記制御ノードに印加され、前記ソースを、前記低電圧側信号に適合する電圧にクランプし、
前記スイッチオフ状態では、電圧信号が前記制御ノードに印加されて前記変換スイッチをオフにすることからなる、基準電圧と、
前記第1ノードから前記高電圧側の電圧へと接続されたプルアップ回路であって、該プルアップ回路は、前記低電圧側の電圧値よりも低い値の閾値を画定し、前記ドレインの電圧が該閾値よりも高い値の時には、前記プルアップ回路が、前記第1のノードを、ある期間、ローインピーダンスを通して前記高電圧側の電圧に接続し、次いでハイインピーダンスを通して前記高電圧側の電圧に接続し、前記ドレインの電圧が該閾値の電圧よりも低い時には、前記プルアップ回路は無効にされることからなる、プルアップ回路
とを備え、
前記変換スイッチがオンで、且つ、低電圧側の回路が、ハイインピーダンスを、前記第1のノードを介してローにドライブする時には、前記変換スイッチを通してローにドライブすることからなる、変換スイッチ。
【請求項８】
前記第２のノードから前記低電圧側の電圧へと接続された第２のプルアップ回路であって、該第２のプルアップ回路は、前記低電圧側の電圧値よりも低い値の閾値を画定し、前記ソースの電圧が該閾値よりも高い値の時には、該第２のプルアップ回路が前記第２のノードを前記低電圧の電圧に向かってドライブし、前記ソースが該閾値の電圧よりも低い時には、該第２のプルアップ回路は無効にされることからなる、第２のプルアップ回路を更に備える、請求項７に記載の変換スイッチ。
【請求項９】
前記プルアップ回路は、
前記第1のノードから第３のノードへ接続された第４の回路であって、該第４の回路は、前記低電圧側の電圧値よりも低い値の閾値を画定し、前記ドレインの電圧が該閾値よりも高い時には、該第４の回路は、前記第1のノードを該第３のノードに接続し、前記ドレインの電圧が該閾値の電圧よりも低い時には、該第４の回路は無効にされることからなる、第４の回路と、
前記高電圧側の電圧を第３のノードに接続する第２のスイッチと、
前記第２のスイッチに接続され、前記第２のスイッチのオン・オフ状態を制御する遅延回路であって、該遅延回路は、前記第1のノードの電圧が前記閾値よりも低い値の時に、前記第２のスイッチをオンにし、前記閾値が前記閾値よりも高い値になった時には、前記第２のスイッチは、ある時間遅延の後に、オフにされることからなる、遅延回路
とを備える、請求項７に記載の変換スイッチ。
【請求項１０】
通信システムと、ディスプレイと、キーボードと、電源と、メモリとからなるグループから選択される、電子システムであって、
双方向の電圧変換スイッチであって、
第1のノードに接続されたドレインと、第２のノードに接続されたソースと、制御ノードに接続されたゲートとを有するMOSスイッチデバイスと、
イネーブル信号と、
前記イネーブル信号に接続された入力と、前記制御ノードに接続された出力とを有する制御回路であって、前記イネーブル信号は、スイッチオン状態と、スイッチオフ状態との２つの状態を画定することからなる制御回路と、
前記制御回路に接続された基準電圧であって、前記スイッチオン状態においては、第1の電源は、前記制御ノードに印加され、前記ソースを、前記低電圧側信号に適合する電圧にクランプし、前記スイッチオフ状態においては、電圧信号が前記制御ノードに印加されて前記変換スイッチをオフにすることからなる、基準電圧と、
前記第1ノードから高電圧側の電圧へと接続されたプルアップ回路であって、該プルアップ回路は、前記低電圧側の電圧値よりも低い値の閾値を画定し、前記ドレインの電圧が該閾値よりも高い値の時には、前記プルアップ回路が前記第1のノードを前記高電圧側の電圧へとドライブし、前記ドレインが該閾値の電圧よりも低い電圧の時には、前記プルアップ回路は無効にされることからなる、プルアップ回路
とを備え、
前記変換スイッチがオンで、且つ、低電圧側の回路が前記変換スイッチを通して前記第1のノードをローにドライブする時には、前記低電圧側の駆動回路は、プルアップ回路に打ち勝つことからなる、双方向の電圧変換スイッチを更に備える、電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願はバススイッチに関し、特にある電圧から別の電圧へと変換も行うバススイッチに関する。
【関連出願の相互参照】
【０００２】
本出願は、2001年11月27日に出願された米国暫定特許出願第60/335,650号の利益、及び共通のタイトルの利益、及び発明者としての利益を、本出願として主張するものである。本暫定出願は、参照によって本明細書に組み込まれる。
【背景技術】
【０００３】
マイクロプロセッサ、及び特定用途向け集積回路、及び他のそのような大規模集積回路は、多くの場合、バススイッチと呼ばれる半導体スイッチを介してチップ外と通信する。例えばTTL、LVTTL（LVLS−低レベル論理信号としても知られる）、及びECLに至るまで、利用可能な様々な回路タイプがあるため、電圧変換が、多くの場合、そのようなバススイッチに結合されるか、又はそのようなバススイッチ内に必要とされる。
【０００４】
図１は、高電圧ノード４を低電圧ノード６に結合する既知のバススイッチ２を示す。バススイッチ２のゲート８は、PMOS１０とNMOS１２とによるプッシュプル構成でドライブされる。PMOSのソース１４は、ダイオード１６を介してVccに接続されている。PMOS１０及びNMOS１２のゲートは、ローで真となるイネーブル１８に接続されている。イネーブル信号１８がハイの時は、NMOS１２はオンであり、PMOS１０はオフである。この状態では、バススイッチ２のゲート８はローであり、それによりNMOSバススイッチ２をオフ状態に保持し、ノード４をノード6から絶縁する。信号１８がローの時は、NMOS１２はオフであり、PMOS１０はオンであり、Ｐ−レール電圧がバススイッチ2のゲート８に発生して、バススイッチ２をオンにし、ノード４と６とを接続する。Ｐ−レール電圧がバススイッチ２のゲートにあるバススイッチ２の設計パラメータは、バススイッチがオンの時に、低電圧ノード６における最高電圧をクランプする。その他の例では、基準電圧をＰ−レールに適用することができ、低電圧ノード６におけるクランプされた電圧を、該基準電圧を変更することによってプログラムすることができる。単一の出力と単一の入力とを有するPMOS１０とNMOS１２との構成は、当該技術分野で周知のMOSFETの構造パラメータで画定される閾値を有する論理的なインバータである。例えば、PMOS１０及びNMOS１２回路のための閾値を約＋２．５ボルトに設定することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
信号を双方向に通過させる他の変換トランシーバは当該技術分野で周知であるが、これらの回路には方向指示信号が必要である。該方向指示信号の入力は、変換スイッチを、特定の方向に信号を通過させることを可能にさせる。
【０００６】
電圧を高電圧から低電圧へ、及び低電圧から高電圧へと変換し、方向指示信号を必要とせずにどちらの方向にも動作する双方向性のバススイッチの必要性がある。
【課題を解決するための手段】
【０００７】
本発明は、方向指示信号が不要な双方向電圧レベル変換スイッチを提供する。電圧レベル変換スイッチは、高電圧側の回路構成に接続されたドレインと、低電圧レベル側の回路構成に接続されたソースとを有するNMOSデバイスを備える。しかしながら、いくつかの用途では、それらの電圧がほぼ等しくても良い。
【０００８】
制御回路構成を介したイネーブル信号は、NMOSデバイスのゲートをドライブしてNMOSデバイスをオンにするか、又はオフにする。制御回路構成によってゲートに供給される電圧レベルは、ドレイン上の電圧とは無関係に、低電圧側の回路構成に適合する所定の電圧にソース上の電圧レベルをクランプ、すなわち制限する。
【０００９】
プルアップ回路はNMOSスイッチのドレインに接続され、高電圧側の電源への接続を提供する。低電圧側の電圧信号レベルよりも低い閾値が、プルアップ回路構成のために設定される。スイッチがオンの時に、且つ、低電圧側の回路構成がドレインを、閾値を超えてドライブする時には、プルアップ回路構成が有効となって、ドレインを高電圧側の電圧へとドライブする。更にまた、ソースはゲート制御回路構成によってクランプされている。ドレインが閾値よりも低い電圧でドライブされる時には、プルアップ回路構成は無効にされる。変換スイッチがオンの時に、且つ、低電圧側の回路がドレインを、変換スイッチを介して、ローにドライブする時には、プルアップ回路構成は、低電圧側駆動回路がドレインをハイにドライブするためのプルアップ回路の能力に打ち勝つように設計される。同様に、高電圧側駆動回路構成も、ドレインをハイにドライブするためのプルアップ回路の能力に打ち勝つ。
【００１０】
プルアップ回路構成を、NMOSトランジスタの速度を改善するために、NMOSトランジスタのソースに接続することができる。該回路構成は、ドレインに接続されたプルアップ回路構成と似たものになるが、ソースとVccl（すなわち低電圧源）との間に接続される。
【００１１】
ローにドライブしてプルアップ回路に打ち勝つための高電圧側駆動回路構成と低電圧側駆動回路構成との能力は、プルアップ回路構成の好適な実施形態内のMOSトランジスタスイッチの設計を通して達成されることができる。そのMOSスイッチの物理的サイズを、駆動回路によって克服するために、当該技術分野で周知のように、十分に小さくすることができる。
【００１２】
他の好適な実施形態において、プルアップ回路は、高電圧側の電源へのローインピーダンス経路を含むことができるが、該ローインピーダンス経路は、所与の期間に存在するように設計され、次にそれより高いインピーダンスの経路が提供される。該ハイインピーダンス経路は、スイッチのどちらかの側に接続された駆動回路構成によっても打ち負かされて、ローがドライブされるように設計される。
【実施例】
【００１３】
本発明の下記説明は、添付図面を参照する。
【００１４】
図２Ａ及び２Ｂは、本発明の好適な実施形態である。図２Ａはブロック図形式であり、図２Ｂは、更なる回路詳細構成のうちの一構成を示す。バススイッチ２０と論理的なインバータ２２とは、図１と同様に動作する。該インバータ２２に接続されたＶref回路２４が、NMOS２０のゲートをドライブする。図２Ｂにおいて、（２４から生成された）Ｐ−レールはダウン変換クランプ回路と呼ばれ、NMOS２０がオンの時に、低電圧ノード３４をクランプするように働く。プルアップ回路２８と３１とは、プルアップアシスト回路と呼ばれ、高電圧ノード２６と低電圧ノード３４とにそれぞれ接続され、これらの各ノードのプルアップを高速化するように働く。
【００１５】
図２Ｂに関して、プルアップアシスタンス回路２８は、PMOS３２を駆動するプッシュプル構成のNMOS４０とPMOS４２とからなる、インバータ３０を備える。PMOS３２のソースは、Ｖcchレールに接続され、ドレインは高電圧ノード２６に接続されている。バススイッチ２０がバイアスをかけられてオンにされた場合で、且つ、NANDゲート２７がノード２６を接地からVcchに向かってドライブしている場合のケース１を検討する。インバータ３０は、その閾値に到達し、且つ、ノード２６をVcchにドライブするのを助けるPMOS３２をオンにした時にオンとなる。しかしながら、その＋Vcch電圧は、低電圧ノード３４に転送されない。何故なら該低電圧ノード３４は、後述のように、バススイッチ３６のゲート内の回路によってクランプされているからである。ノード２６が閾値より低くローにドライブされる時には、インバータ３０はPMOS３２のゲートをハイにドライブし、PMOS３２をオフにし、ロー電圧が、オンであるバススイッチを介して低電圧ノード３４に転送される。ノード２６をローへとドライブする回路は、PMOS３２に設計されたドライブ能力に打ち勝つ。
【００１６】
ケース２は、バススイッチ２０がバイアスをかけられてオンにされた場合で、且つ、NAND２９がノード３４を接地からVcclに向かってドライブしている場合である。インバータ３０は、閾値に到達した時に、PMOS３２のゲートをローにドライブする。好適な実施形態では、閾値は該Vccl電圧の約半分になるように設計される。インバータ３０は、ノード２６をVcchにドライブするPMOS３２をオンにする。更にまた、ノード２６上のVcchはノード３４に逆流しない。何故なら、ここでもまた、ゲート３６の電圧はクランプされているからである。この動作を強調するために、示された実施例は、Vcclボルトの低電圧から＋Vcchに、方向指示信号無しで変換するバススイッチを提供する。
【００１７】
好適な実施形態において、本発明は実質的には任意の論理電力レベル間を変換する。VcchとVcclとは、例えば＋５．０V、又は＋３．３V、又は＋２．５VのVcch、及び、＋３．３V、又は＋２．５V、又は１．８VのVcclなどを使用した（但しそれらに限定されない）、実質的に任意のハイ及びローの電源の組み合わせから選択されることができる。本発明は、ほぼ等しい論理電力レベル間を接続することもできる。
【００１８】
図２Ａのみに示されているプルアップ回路構成２９は、Vccl電源から電力が供給され、低電圧ノード３４に接続されており、回路２８と似ており、全く同じやり方で動作する。
【００１９】
ノード３４がトライステートインバータ２９によってローにドライブされる時には、そのドライブ能力は、PMOS３２のプルアップ能力に打ち勝ち、ノード２６が接地に向かってドライブされる。このように動作させるためにPMOS３２のサイズとその他の特徴とを設計することは、当該技術分野で周知である。ノード２６が閾値に達すると、インバータはオフになり、両ノード３４と２６とが、ローにドライブされる。
【００２０】
一例では、スリーステートインバータ回路２７と２９とが、オンであるNMOS２０を介して信号をドライブ及びレシーブし、論理的にローの電圧時に1ミリアンペア以上をシンクさせる。そして、PMOS３２が、約０．５ミリアンペア又はそれ未満で打ち負かされるように設計される。他の好適な実施形態及び他の用途で、他の値を設計することもできる。更には、他のバイポーラ半導体、及び同じ類のものを、例示されたMOSFETの代わりに使用することができ、当該技術分野で周知の他の半導体を、他の能動及び受動の回路素子のために使用することもできる。
【００２１】
上述のように、及び当該技術分野でも周知のように、インバータ３０、NMOS４０、及びPMOS４２は、ロー電圧信号範囲によって示された電圧範囲内の閾値で設計されている。他の好適な実施例では、NMOS及びPMOSの閾値は、ここでもまた当該技術分野で周知のような、所定の異なるレベルのトリガとなるもの、及び／又は、他の有利な特徴を示すための異なる値であることもできる。
【００２２】
まだ尚、図２Ｂを参照すると、イネーブル信号２３がローの時には、バススイッチはオンになり、ノード３４上の高電圧は、PMOS４４を介してバススイッチ２０のゲート上のＰ−レール電圧によりクランプされる。すなわち、ノード２６での高電圧は、Ｐ−レールクランプのために低電圧ノード３４には転送されない。Ｐ−レールは、外部基準電圧（図示せず）に、又はVcchからのダイオードD2によって電圧降下した電圧に接続されることができる。Ｐ−レール電圧は、当該技術分野で周知のように、設計者によってノード３４に接続された低電圧レベルのインバータドライバ２９に適合するように設定されることができる。
【００２３】
まだ尚、図２Ｂを参照すると、残りの回路構成２４のD1、RC1、比較器４８、及び電流源すなわちクランプ５０は、低電圧ノード３４を過電圧の過渡電圧から保護するように働く。比較器４８は、入力Aと入力Bとの電圧を比較し、休止中又は通常状態では比較器の出力Cは、ゲート制御して電流源５０をオフにする。しかしながら高電圧の過渡電圧がノード２６上に発生した場合には、ノード２６は、ドレイン／ゲートの静電容量が比較的大きいバススイッチ２０を介して、ゲート３６に接続される。PMOS４４がオンの時には、その過渡電圧はＰ−レールと比較器へのB入力とに接続される。このことは比較器に電流クランプ５０をオンにさせる。該電流クランプ５０は過渡電圧内のエネルギーを吸収してゲート３６上の電圧を下げ、それによりノード３４に過渡電圧が発生することをかなり防ぐ。
【００２４】
図２Ｂに示される回路内において、比較器へのＡ入力は、＋VcchからR1C1回路へのダイオードD1によって電圧降下した電圧である。C1は逆バイアスされた接合ダイオードとすることができる。R1C1は、時間遅延を提供し、Vcch上に発生する任意の電圧の過渡電圧がA入力に発生することを防止するが、過渡電圧がB入力に発生することは許可する。他の実施例では、A入力の電圧は、基準タイプのダイオード、順方向にバイアスされたダイオードの連鎖、又は所定の他の既知の低電圧基準回路によって、形成されることができる。任意の場合において、過渡電圧がVcch上に発生すると、B又はＰ−レールはハイにドライブされ、A入力は少なくとも所定の時間は影響を受けないままとなり、比較器は電流クランプをオンにし、過渡電圧がＰ−レール上に、したがってノード３４上にまるごと発生するのを防ぐように再び作用する。
【００２５】
好適な実施形態では、Vcchが供給され、Vcclと基準電圧とがVcchから得られる。更に他の好適な実施形態では、Vcch、Vccl、及び基準電圧はチップ上で生成されるか、又はそれらが全て外部から供給される。
【００２６】
図３Ａは、バススイッチ２０のゲート３６をドライブするために適する他の回路例を示す。ここでは、（図２の）PMOS４４が、論理的に等価な、バイポーラNPNトランジスタ４７を駆動するインバータ４５によって置き換えられている。ローで有効、すなわち真となるイネーブル２３がローの時には、NPN３７はオンとなり、Ｖrefがゲート３６に発生し、バススイッチ２０をオンにし、ノード３４における高電圧レベルをクランプする。抵抗５１とNMOS４９とは、NPNトランジスタ４７のためのバイアス電流源として働く。ローで真のイネーブル２３がハイの時には、NMOS４６がオンとなり、スイッチ２０をオフにする。
【００２７】
好適な実施形態では、基準電圧は、Vccl電源に対してプルアップ回路２８の閾値を加えた値に設定される。
【００２８】
図３Ｂは、スイッチ２０のゲートをドライブする他の回路である。ローで真のＥＮ信号がローの時には、NPNとPMOSトランジスタとがオンにされ、Vrefから、NPNトランジスタのベース‐エミッタ間の電圧降下を差し引いた電圧が、ゲート３６に印加され、スイッチを前と同様にオンにする。EN信号がハイの時には、PMOSはオフにされ、NMOS４６が切り替えられて今度はスイッチ２０をオフにする。
【００２９】
図４は、図２の回路２８の代替の他の好適な実施形態を示す。図４において、ノード２６がローすなわち接地の時には、NMOS５０がオフになり、PMOS５２がバイアスされてオンになる。PMOS５２のドレインとPMOS５４のゲートとがVccにあって、PMOS５４をオフにバイアスしている。３個のインバータI1、I2、I3の最後のインバータI3の出力は、ローとなり、PMOS５６はオンとなって、PMOS５４のソースをVcchにドライブする。前述のように、５０と５２とによって形成されたインバータの閾値を、２ボルトに設計することができる。NAND２９によって＋３．３ボルトに向かってドライブされているノード２６が、＋２．０ボルトの閾値に達すると、NMOS５０がオンになり、PMOS５２がオフになる。PMOS５４のゲートが接地まで下がり、PMOS５４をオンにする。PMOS５４は、ノード２６を、まだオンであるPMOS５６を介して供給される電流と共にハイにドライブするのを助ける。インバータI1は、アイテム５０と５２のインバータの閾値とほぼ同じ閾値を有するように設計される。従って、インバータI3の出力は、３個のインバータの遅延の後にハイになり、PMOS５６をオフにする。その結果、PMOS５６は、I 3の出力がハイになる前の期間中にだけ、ノード２６をハイにドライブするのを助けるためのより高い電流駆動を提供する。遅延の後、R2がノード26をVcchに維持するのに役立つ。前述のように、ノード２６がNAND２９によってローにドライブされている時には、ドライブ信号が、R1から電流をシンクされることができ、ノード２６をローにドライブする。インバータの閾値に再び到達した時に、PMOS５４は、PMOS５６がオンにされる前にオフになり、システム駆動電流は、ノード２６をローにドライブすることができる。I1インバータの閾値は、当該技術分野で周知のように、インバータの連鎖を通した遅延を増やすために、PMOS５２及びNMOS５０と異なるレベルに設計されることができる。同様に当該技術分野で周知のように、他のMOSFETの閾値は、回路の動作を高めるために互いに異なる値とすることができる。
【００３０】
図２Ａのプルアップ回路２８の代替の他の好適な実施形態が図５に示される。ここではPMOS３２と、インバータ３０とは図２と同様であるが、追加の回路６０が存在する。ここでPMOS６４は、過渡的にノード２６をハイにドライブするのを助けるために、追加された電流を供給するように構成される。回路６２は、（インバータ連鎖のような）遅延要素として設計される。上昇するノード２６の電圧と、回路６２の出力６８とが、NANDゲート６６の閾値に到達した時に、NANDの出力６７と、PMOS６４のゲートとを、６２の設計により決定された所定の期間、ローにドライブし、次に出力６８がローになることによってPMOS６４はオフにされる。PMOS６４がオフの時は、NAND２９は上述したように、PMOS３２のプルアップに打ち勝って、ノード２６をローにドライブすることができる。NAND６６へのロー入力は、回路６２の出力とは無関係に、NAND６６の出力をハイにドライブして、PMOS６４をオフに維持する。もちろん、ノード26上のローが有効にNANDの出力６７をハイに保つ前に、回路６２の閾値がPMOS６４をオンにしないことを保証するよう注意しなければならない。
【００３１】
図６は、コンピューターシステム７０のロジック部を接続している双方向性バス７６を有する変換スイッチ７２を備えた代表的な電子システム７０をブロック形式で示す。ローカルシステムから他のシステムへと接続する回路、例えばモデム又は電話システムへ、もしくは遠隔ディスプレイ、キーボード、電源、メモリなどへの通信接続は、本発明の双方向スイッチを有利に利用することができる。
【００３２】
回路６２に関して、他の好適な実施形態が、レベルセンシティブな回路構成、及び／又は、タイミング回路構成を、他の回路要素の動作を有利に向上させる当該技術分野で周知の多くの構成において含むことができる。
【図面の簡単な説明】
【００３３】
【図１】従来技術の変換バススイッチの回路図である。
【図２Ａ】本発明の好適な実施形態を示す、例示的な回路図である。
【図２Ｂ】本発明の好適な実施形態を示す、例示的な回路図である。
【図３Ａ】バススイッチのゲートで使用されることが可能な回路の回路図である。
【図３Ｂ】バススイッチのゲートで使用されることが可能な回路の回路図である。
【図４】高電圧ノードに接続して使用されることが可能な回路の回路図である。
【図５】図４の回路の代替で使用されることが可能な他の回路の回路図である。
【図６】本発明を使用するコンピューターシステムのブロック図である。
【図１】
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【図２Ａ】
2005510935.tif 000004
【図２Ｂ】
2005510935.tif 000005
【図３Ａ】
2005510935.tif 000006
【図３Ｂ】
2005510935.tif 000007
【図４】
2005510935.tif 000008
【図５】
2005510935.tif 000009
【図６】
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【国際調査報告】
2005510935.tif 000011