(57)【要約】  本発明による半導体デバイスは、基板と、電界絶縁領域と、コレクタと、該コレクタに配属された少なくとも１つのコレクタコンタクト領域と、ベースとを有しており、前記電界絶縁領域は、半導体基板の活性領域を制限し、前記ベースは、所属のベース接続領域を有する。該コレクタおよびコレクタコンタクト領域は、同一の活性領域内に形成されている。さらに、前記ベース接続領域は部分的に該活性領域にわたって延在し、該活性領域の表面から絶縁層によって分離されている。
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【特許請求の範囲】
【請求項１】
半導体デバイスであって、
基板（１）と、電界絶縁領域（２）と、コレクタ（１０）と、該コレクタ（１０）に配属された少なくとも１つのコレクタコンタクト領域（１１）と、ベース（３０ｂ）とが設けられており、
前記電界絶縁領域（２）は、該半導体基板（１）の活性領域を制限し、
該ベース（３０ｂ）は、所属のベース接続領域（３１ａ，ｂ，ｃ）を有し、
該コレクタ（１０）およびコレクタコンタクト領域（１１）は、同一の活性領域（３）内に形成されている形式のものにおいて、
該ベース接続領域（３１ａ，ｂ，ｃ）は、部分的に活性領域（３）にわたって延在しており、該活性領域（３）の表面から絶縁層（２０，２１）によって分離されていることを特徴とする半導体デバイス。
【請求項２】
該ベースはエピタキシャルベース層（３０ｂ）である、請求項１記載の半導体デバイス。
【請求項３】
前記エピタキシャルベース層（３０ｂ）は、基板材料および別の半導体材料を含有する合金を含む、請求項２記載の半導体デバイス。
【請求項４】
前記基板材料はシリコンであり、前記別の半導体材料はゲルマニウムである、請求項３記載の半導体デバイス。
【請求項５】
前記エピタキシャルベース層（３０ｂ）は炭素である、請求項２から４までのいずれか１項記載の半導体デバイス。
【請求項６】
該コレクタ（１０）とベース（３０ｂ）との間かつ絶縁層（２０，２１）の側壁には、バッファ層（３０ａ）が設けられており、
前記バッファ層（３０ａ）は、絶縁層（２０，２１）の側壁において、少なくとも部分的に単結晶で形成されている、請求項１から５までのいずれか１項記載の半導体デバイス。
【請求項７】
活性領域内で基板表面において少なくとも５×１０１７ｃｍ−３であるドーピング物質濃度を有するコレクタドーピングが設けられている、請求項１から６までのいずれか１項記載の半導体デバイス。
【請求項８】
前記コレクタドーピングのドーピング物質濃度は、活性領域内で基板表面において、少なくとも３×１０１８ｃｍ−３である、請求項７記載の半導体デバイス。
【請求項９】
前記コレクタドーピングのドーピング物質濃度は、活性領域内で基板表面において、少なくとも１×１０１９ｃｍ−３である、請求項７記載の半導体デバイス。
【請求項１０】
該絶縁層は、少なくとも２つの材料層（２０，２１）を含む、請求項１から９までのいずれか１項記載の半導体デバイス。
【請求項１１】
該絶縁層（２０，２１）は、スペーサ（２２）が形成された側壁を有する、請求項１から１０までのいずれか１項記載の半導体デバイス。
【請求項１２】
該絶縁層（２０，２１）とベース接続領域（３１ａ，ｂ，ｃ）との間には、導電性の層（２３）が設けられている、請求項１から１１までのいずれか１項記載の半導体デバイス。
【請求項１３】
該絶縁層（２０，２１）は活性領域（３）の表面上において、該活性領域をコレクタ（１０）とコレクタコンタクト領域（１１）に下位分割する境界となっている、請求項１から１２までのいずれか１項記載の半導体デバイス。
【請求項１４】
基板表面からの方向のコレクタ層の大きさは、電界絶縁領域の大きさより大きくない、請求項１から１３までのいずれか１項記載の半導体デバイス。
【請求項１５】
絶縁層の側壁によって包囲され内部トランジスタ領域の一部を包囲する内部開口は、電界絶縁領域によって完全に包囲されている、請求項１から１４までのいずれか１項記載の半導体デバイス。
【請求項１６】
第２形式の絶縁領域の内部開口から電界絶縁領域の内部境界までの横方向の間隔は、少なくとも２５ｎｍである、請求項１５記載の半導体デバイス。
【請求項１７】
半導体デバイスであって、
ベース（３０ｂ）と、コレクタ（１０）と、コレクタコンタクト領域（１１）と、ドーピングとが設けられており、
前記ドーピングは横方向に、少なくとも該コレクタ（１０）の一部を通過して延在する形式のものにおいて、
前記ドーピングの濃度プロフィールは、１５０ｎｍ未満の深部領域にわたって深度が上昇すると、少なくとも２オーダーだけ増加するベース側の縁部を有することを特徴とする半導体デバイス。
【請求項１８】
前記ドーピング濃度は、１５０ｎｍまでの深部領域にわたって深度が上昇すると、コレクタ側のベース境界から計算して、少なくとも２オーダーだけ増加する、請求項１７記載の半導体デバイス。
【請求項１９】
前記ドーピング濃度は、８０ｎｍまでの深度領域にわたって深度が上昇すると、コレクタ側のベース境界から計算して、少なくとも２オーダーだけ増加する、請求項１７記載の半導体デバイス。
【請求項２０】
前記ドーピング濃度は、４０ｎｍまでの深度領域にわたって深度が上昇すると、コレクタ側のベース境界から計算して、少なくとも２オーダーだけ増加する、請求項１７記載の半導体デバイス。
【請求項２１】
前記ドーピング濃度は、１×１０１７ｃｍ−３の基準レベルから出発して増加する、請求項１７記載の半導体デバイス。
【請求項２２】
該ベース（３０ｂ）から最大でも７０ｎｍの距離における濃度プロフィールは、５×１０１８ｃｍ−３より高いドーピング物質濃度を有する、請求項１７から２１までのいずれか１項記載の半導体デバイス。
【請求項２３】
該ベース（３０ｂ）から少なくとも３０ｎｍの距離における濃度プロフィールは、５×１０１７ｃｍ−３のドーピング物質濃度を上回らない、請求項１７から２２までのいずれか１項記載の半導体デバイス。
【請求項２４】
前記ドーピングは、コレクタ（１０）およびコレクタコンタクト領域（１１）双方を通過して延在する、請求項１７から２３までのいずれか１項記載の半導体デバイス。
【請求項２５】
前記ドーピングは、第１のコレクタドーピング（１３）および第２のコレクタドーピング（１４）を有し、
前記第１のコレクタドーピング（１３）は、横方向にコレクタ（１０）およびコレクタコンタクト領域（１１）双方を通過して延在し、
前記第２のコレクタドーピング（１４）は、横方向にコレクタ（１０）のみを通過して延在する、請求項１７から２４までのいずれか１項記載の半導体デバイス。
【請求項２６】
電界絶縁領域（２）およびドーピングされた基板（１）を有しており、
前記濃度プロフィールは基板側の縁部を有し、
前記濃度プロフィールの基板側の縁部におけるドーピング物質濃度は、前記電界絶縁領域（２）の下側に相応する深さにおいて、基板ドーピングのドーピング物質濃度にほぼ到達する、請求項１７から２５までのいずれか１項記載の半導体デバイス。
【請求項２７】
請求項１から１６までのいずれか１項かつ請求項１７から２６までのいずれか１項記載の半導体デバイス。
【請求項２８】
該コレクタ（１０）には、第２のコレクタドーピング（１４）が設けられており、
前記第２のコレクタドーピング（１４）の横方向の大きさは、絶縁層（２０，２１）によって決定されている、請求項２７記載の半導体デバイス。
【請求項２９】
半導体デバイスの製造方法において、
半導体基板（１）の活性領域（３）の表面の一部上に絶縁層（２０，２１）を沈殿させるステップと、
ベース層（３０ｂ）をコレクタ（１０）上に沈殿させるステップと、
多結晶の層（３１ａ，３１ｂ，３１ｃ）を絶縁層（２０，２１）上に沈殿させるステップとを有し、
前記絶縁層（２０，２１）は該活性領域（３）を、コレクタ（１０）および少なくとも１つのコレクタコンタクト領域（１１）に下位分割することを特徴とする製造方法。
【請求項３０】
さらに、前記絶縁層（２０，２１）を構造化するステップを有する、請求項２９記載の製造方法。
【請求項３１】
前記ベース層（３０ｂ）をエピタクシーによって沈殿する、請求項２９または３０記載の製造方法。
【請求項３２】
前記エピタクシー前に、スペーサ（２２）を前記絶縁層（２０，２１）の側壁に形成して、エピタクシー中に側壁の種形成を遅延させる、請求項３１記載の製造方法。
【請求項３３】
前記ベース層（３０ｂ）を選択的エピタクシーによって沈殿させる、請求項３１または３２記載の製造方法。
【請求項３４】
前記ベース層（３０ｂ）の少なくとも一部と、多結晶の層（３１ａ，３１ｂ，３１ｃ）の一部とを、共通の処理ステップで沈殿させる、請求項３１から３３までのいずれか１項記載の製造方法。
【請求項３５】
前記ベース層（３０ｂ）の一部と、前記多結晶の層（３１ａ，３１ｂ，３１ｃ）の一部とを、ディファレンシャルエピタクシーによって沈殿させる、請求項３４記載の製造方法。
【請求項３６】
単結晶の層および多結晶の層（３１ａ，３１ｂ，３１ｃ）双方に、ゲルマニウムおよび／または炭素を混入する、請求項３５記載の製造方法。
【請求項３７】
前記ベース層（３０ｂ）に対して付加的に、単結晶の層をキャップ層（３０ｃ）として沈殿させ、単結晶の層をバッファ層（３０ａ）として沈殿させる、請求項３５または３６記載の製造方法。
【請求項３８】
バッファ層と、ベース層と、キャップ層との層スタックの沈殿時に、選択的エピタクシーとディファレンシャルエピタクシーとを交代する、請求項３７記載の製造方法。
【請求項３９】
キャップ層（３０ｃ）、ベース（３０ｂ）およびバッファ層（３０ａ）に、炭素を異なる濃度で混入する、請求項３７または３８記載の製造方法。
【請求項４０】
第１のコレクタドーピング（１３）を、活性領域（３）全体に挿入する、請求項２９から３９までのいずれか１項記載の製造方法。
【請求項４１】
第２のコレクタドーピング（１４）をコレクタ（１０）に挿入し、
前記第２のコレクタドーピング（１４）の横方向の大きさを、絶縁層（２０，２１）によって決定する、請求項２９から４０までのいずれか１項記載の製造方法。
【請求項４２】
前記第１のコレクタドーピング（１３）および／または第２のコレクタドーピング（１４）の挿入と、前記ベース（３０ｂ）を沈殿させるためのエピタクシーステップとの間に、別のエピタクシーステップを実施しない、請求項３１および４０または４１記載の製造方法。
【請求項４３】
半導体デバイスであって、
基板（１０１）およびコレクタ（１１０）が設けられている形式のものにおいて、
該コレクタ（１１０）はコレクタドーピング（１１６）を含んでおり、
前記コレクタドーピング（１１６）のドーピングプロフィールは、垂直方向および／または横方向において十分に均質であり、該基板（１０１）に対して全く上昇しないか、またはほぼ上昇しないように構成されていることを特徴とする半導体デバイス。
【請求項４４】
高ドーピング（１１８）が設けられており、
前記高ドーピング（１１８）は、側方で前記コレクタドーピング（１１６）に接触している、請求項４３記載の半導体デバイス。
【請求項４５】
前記高ドーピング（１１８）は、前記コレクタドーピング（１１６）と部分的にオーバーラップしている、請求項４４記載の半導体デバイス。
【請求項４６】
さらにコレクタコンタクト領域（１１１）が設けられており、
前記高ドーピング（１１８）は、前記コレクタコンタクト領域（１１１）との低抵抗の接続部として形成されている、請求項４３または４４記載の半導体デバイス。
【請求項４７】
内部トランジスタ領域が設けられており、
ドーピングプロフィールは、横方向に少なくとも前記内部トランジスタ領域にわたって延在する、請求項４３から４６までのいずれか１項記載の半導体デバイス。
【請求項４８】
さらにベース（１３０ｂ）およびエミッタ（１４０）が設けられており、
前記高ドーピング（１１８）は、該基板（１０１）の表面から、該ベース（１３０ｂ）とコレクタ（１１０）との間の空間電荷領域の基板側の境界に相応する深さまで到達し、
前記空間電荷領域は、該コレクタ（１１０）とエミッタ（１４０）との間に、コレクタ‐エミッタ降伏を発生させる電圧が印加された場合に発生する、請求項４３から４７までのいずれか１項記載の半導体デバイス。
【請求項４９】
前記高ドーピング（１１８）は、ＣＭＯＳデバイスにおいて典型的に使用されるようなウェルとして形成されている、請求項４３から４８までのいずれか１項記載の半導体デバイス。
【請求項５０】
前記高ドーピング（１１８）は、埋め込み層として形成されている、請求項４３から４９までのいずれか１項記載の半導体デバイス。
【請求項５１】
バイポーラトランジスタとして構成されている、請求項４３から５０までのいずれか１項記載の半導体デバイス。
【請求項５２】
半導体デバイスであって、
該半導体デバイスは、たとえばバイポーラトランジスタである形式のものにおいて、
コレクタ領域と、基板に対してほぼ上昇しないか、または全く上昇しない実質的に均質なコレクタドーピングとを有し、
前記コレクタドーピングは側方で、両側、Ｕ字形または環状に高ドーピングによって包囲されていることを特徴とする半導体デバイス。
【請求項５３】
半導体チップであって、
少なくとも２つのバイポーラトランジスタが含まれている形式のものにおいて、
該少なくとも２つのバイポーラトランジスタは、それぞれ埋め込み層を有しており、
前記埋め込み層は関連しており、必ずしも関連している必要はなく、該半導体チップの共通の埋め込み層を形成しており、
前記共通の埋め込み層は、少なくともバイポーラトランジスタの場合、内部トランジスタ領域の下方にも設けられており、
少なくとも１つのバイポーラトランジスタは、請求項４３から５２までのいずれか１項によって構成されていることを特徴とする半導体チップ。
【請求項５４】
バイポーラトランジスタの製造方法において、
ドーピングプロフィールが垂直方向に十分に均質であり、かつ基板に対してほぼ上昇しないか、または全く上昇しないように構成されるように、コレクタドーピング（１１６）を挿入するステップと、
高ドーピング（１１８）を、側方で前記コレクタドーピング（１１８）と接触するように挿入するステップとを有することを特徴とする製造方法。
【請求項５５】
前記高ドーピング（１１８）を、前記コレクタドーピング（１１６）とオーバーラップするように挿入する、請求項５４記載の製造方法。
【請求項５６】
オーバーラップの度合いを、コレクタ‐エミッタ降伏電圧が所定の値に調整されるように選択する、請求項５５記載の製造方法。
【請求項５７】
前記高ドーピング（１１８）の挿入時に、該高ドーピング（１１８）からコレクタ表面までの間隔を、コレクタ‐エミッタ降伏電圧が所定の値に調整されるように選択する、請求項５５または５６記載の製造方法。
【請求項５８】
前記高ドーピング（１１８）からコレクタ表面までの間隔を、該高ドーピング（１１８）の挿入後にエピタクシー層を該高ドーピング（１１８）上に沈殿することによって調整する、請求項５７記載の製造方法。
【請求項５９】
前記高ドーピングをイオン注入によって挿入し、
前記高ドーピング（１１８）からコレクタ表面までの間隔を、注入パラメータの選択によって調整する、請求項５８記載の製造方法。
【請求項６０】
前記高ドーピング（１１８）を、複数のステップで挿入する、請求項５４から５９までのいずれか１項記載の製造方法。
【請求項６１】
前記高ドーピング（１１８）の少なくとも一部を、ウェルとともに挿入し、
前記ウェルは、ＭＯＳトランジスタのために使用されるウェルである、請求項５４から６０までのいずれか１項記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスとりわけバイポーラトランジスタ、およびこの種の半導体デバイスの製造方法に関する。
【０００２】
たとえばバイポーラトランジスタ等の半導体デバイスは数年前から従来技術に所属しており、多様に、たとえばアナログ集積回路およびデジタル集積回路において使用される。バイポーラトランジスタの構成部分には、キャリア源であるエミッタ、キャリア受け口（キャリア排出部）であるコレクタ、およびエミッタとコレクタとの間の電流を制御するための制御装置であるベースが含まれる。
【０００３】
現在、エミッタおよびコレクタはしばしば、所定の導電型のシリコン（化学記号：Ｓｉ）から成るのに対して、ベースは逆の導電型のシリコンから成る。シリコン等の半導体材料には、２つの異なる導電型が存在する。キャリアとして電子を有する半導体材料はｎ導電型と称され、キャリアとして正孔を有する半導体材料はｐ導電型と称される。純粋なシリコンには両種類のキャリアが等しい濃度で存在し、この場合のシリコンは真性シリコンと称される。キャリア濃度が、不純物、いわゆるドーピング物質の混入によって上昇される場合、このことはドーピングと称される。混入されるドーピング物質がｎ型ドーピング物質（ドナー）、すなわち、キャリアである電子の濃度を上昇させるドーピング物質である場合、このことはｎ型ドーピングとなる。したがって、この材料はｎ導電型となる。ｎ型ドーピング物質として、たとえばリン（Ｐ）、砒素（Ａｓ）およびアンチモン（Ｓｂ）が使用される。それに対して、混入されるドーピング物質がｐ型ドーピング物質（アクセプタ）、すなわち、キャリアである正孔の濃度を上昇させるドーピング物質である場合、このことはｐ型ドーピングとなる。したがって、この半導体材料はｐ導電型となる。ｐ型ドーピング物質として、たとえばホウ素（Ｂ）、インジウム（Ｉｎ）およびガリウム（Ｇａ）が使用される。ドーピング後の電子／正孔の濃度の上昇が非常に大きいかまたは非常に小さい場合、高ドーピング半導体材料（ｎ＋ドーピング／ｐ＋ドーピング）ないしは低ドーピング半導体材料（ｎ−ドーピング／ｐ−ドーピング）が得られる。
【０００４】
半導体材料をドーピングするためには、３つの手法が存在する。イオン注入、拡散、およびイン・シチュでのドーピング材料の混入、すなわちドーピングすべき層の沈殿時のドーピング材料の混入である。イオン注入および拡散はいずれも、ドーピングすべき層が形成された後に実施される。さらに、ドーピング物質が格子間隙を占めるか、すなわち格子間に存在するか、または該層において格子位置を占めるか、すなわち置換型で挿入されているかということが区別される。
【０００５】
したがって上記のバイポーラトランジスタは、たとえばｎｐｎ型トランジスタである。ｎｐｎ型トランジスタという名称は、コレクタおよびエミッタはｎ型ドーピングされているのに対し、ベースはｐ型ドーピングされていることを意味する。ｎｐｎ型トランジスタとして構成する代わりに、ｐｎｐ型トランジスタとして構成することも可能である。この場合ドーピングは、ｎｐｎ型トランジスタに対して逆になる。
【０００６】
バイポーラトランジスタでは、水平型バイポーラトランジスタと垂直型バイポーラトランジスタとは区別される。水平型バイポーラトランジスタは以下では横方向バイポーラトランジスタとも称され、コレクタ、ベースおよびエミッタが水平に相互に隣接して配置されている。垂直型バイポーラトランジスタでは、コレクタ、ベースおよびエミッタが相互に積層されて配置されている。しばしば、バイポーラトランジスタはシリコン技術で製造される（Ｓｉバイポーラトランジスタ）。高速領域にある垂直型Ｓｉバイポーラトランジスタ（英語：Bipolar Junction Transistor BJT）の効率は、エピタクシーで製造されたベース層を使用することによって格段に向上されている。さらなる予備出力は、バイポーラプロセスまたはＢｉＣＭＯＳプロセスにおいて、シリコン（Ｓｉ）／シリコンゲルマニウム合金（ＳｉＧｅ）／シリコンを含む層シーケンス（Ｓｉ／ＳｉＧｅ／Ｓｉ層シーケンス）を組み込むことによって実現されている。前記層シーケンスは、エピタクシーで形成される。ＳｉＧｅ層には、バイポーラトランジスタのベースのためのドーピングが挿入される。このようなバイポーラトランジスタは、ＳｉＧｅヘテロバイポーラトランジスタ、省略してＳｉＧｅ‐ＨＢＴと称される。ＳｉＧｅ層内のＳｉに対して比較的小さいバンドギャップによって、従来のＳｉバイポーラトランジスタと比較して、ベースへの少数キャリアの注入が向上される。この物理的な作用は、ベースにおけるキャリアの伝搬時間およびベース抵抗双方を小さくするために利用される。ここでは、すでに工業標準で実現可能な原子の長さのスケールでのエピタクシー層の精密な沈殿およびドーピングも利用される。このような特性によって、遷移周波数ｆＴが上昇し、最大発振周波数ｆｍａｘが得られ、高周波（ＨＦ）雑音が低減する。高速領域における効率をさらに上昇させるためには、寄生成分の低減と同時に、ベース‐コレクタ空間電荷領域におけるキャリア伝搬時間の短縮が必要である。前記寄生成分はとりわけ、外部のベース抵抗、ベース‐コレクタ容量およびコレクタ‐基板容量、コレクタ抵抗である。
【０００７】
回路においてバイポーラトランジスタの適用幅を拡大するためには、異なるコレクタ‐エミッタ降伏電圧（英語の文献では、省略してＢＶＣＥＯ）を有するトランジスタをチップ上に組み込むのが有利である。ＢＶＣＥＯが異なることにより、高速領域にあるトランジスタの出力特性が異なる。そのため、文献から公知の解決手段では、選択的イオン注入コレクタ（ＳＩＣ）領域が使用される。たとえば、A. Schueppen, M. Tortschanoff, J. Berntgen, P. Maier, D. Zeerweck, H. von der Ropp, J. TolonicsおよびK. Burgerによる『The proleferation of Silicon Germanium』（Cork Ireland, ESSDERC 2000, ８８頁から11.〜13. ２００２年９月）を参照されたい。この選択的イオン注入コレクタ（ＳＩＣ）領域は、埋め込まれた高導電性の層（英語：Buried Layer、埋め込み層）との接続を形成する。ベース層から埋め込み層までの間隔によって、低ドーピングされたコレクタ層（英語：Low doped Collector LDC）の大きさが決定され、それと同時に、この間隔とＳＩＣ領域のドーピング物質濃度とによって降伏電圧が調整される。異なるＳＩＣドーピングひいては異なるＢＶＣＥＯを有するトランジスタの高速領域における最大効率を最大限に利用しければならない場合、ＬＤＣ幅に対する要求が異なる。この解決手段で制約的なのは、比較的小さい降伏電圧との間で妥協してトランジスタの高速特性に悪影響が及ぼされることである。その理由は、目的の最大降伏電圧を提供するためには、ＬＤＣの所定の最小幅が必要であるから、比較的小さな降伏電圧を有するトランジスタに対して、付加的な不利なコレクタ抵抗の影響が生じるという結果になり、最高速領域における出力が低下してしまうことである。この欠点は、ＳＩＣドーピングを適切に構成することによって部分的にしか補償されない。というのも、プロフィール傾斜、導電性およびディフェクトフリー特性において制限が設けられているからであり、これらは、埋め込み層、とりわけエピタクシーで埋め込まれた埋め込み層では存在しない。
【０００８】
また、埋め込み層の深さをエピタクシー層によって決定せず、その代わりにドーピングプロフィールの深さを注入時のイオンのエネルギーによって決定する解決手段も存在する（エピタクシーフリーの埋め込み層）。十分に大きなＬＤＣ幅と、埋め込み層の可能な限り急傾斜のプロフィール上昇とを両方目指す注入パラメータに対する相反する要求のため、エピタクシーフリーの埋め込み層を基礎とする公知の構成では、比較的大きなＢＶＣＥＯすなわち約６Ｖより大きなＢＶＣＥＯに対して、高速領域においてこの出力パラメータは達成されない。このことは、エピタクシーで埋め込まれた埋め込み層に関して公知であるのと同様である。
【０００９】
より高い効率の要求の他に、とりわけコスト要因によって、トランジスタ構成またはプロセス技術が変更させる。このことはたとえば、ＷＯ００／１４８０６に記載されている。この公報では、その他の通常の構成であるディープトレンチと、エピタクシーで埋め込まれた高ドーピングのサブコレクタ層とを省略するトランジスタ構成が提案されている。ここでは、コレクタ抵抗が上昇することによって、またはコレクタ基板容量によって高周波特性が著しく悪化することを考慮する必要はない。しかしこの構成では、たとえば、６Ｖより大きなＢＶＣＥＯ値と最善の高周波特性とを同時に示す結果は記載されていない。
【００１０】
公知の従来技術に対して、異なる降伏電圧を有する改善されたバイポーラトランジスタを、より低コストで製造するという課題が提起されている。ＷＯ００／１４８０６に記載された従来技術に対しては、とりわけ、トランジスタをたとえばＣＭＯＳ技術で組み込むためのトランジスタ回路および方法をさらに改善するという課題が提起されている。
【００１１】
前記課題は、請求項１に記載された半導体デバイスと、請求項１７に記載された半導体デバイスと、請求項４３に記載された半導体デバイスと、請求項５２に記載された半導体デバイスと、請求項５３に記載された半導体チップと、請求項２９に記載された方法と請求項５４に記載された方法とによって解決される。
【００１２】
請求項１によれば、本発明による半導体デバイスは、基板と、電界絶縁領域と、コレクタと、該コレクタに所属するコレクタコンタクト領域と、ベースとを有する。前記電界絶縁領域は半導体基板の活性領域を制限し、前記ベースは所属のベース接続領域を有する。コレクタおよびコレクタコンタクト領域は、同一の活性領域で形成されている。さらに、ベース接続領域は部分的に該活性領域にわたって延在し、該活性領域の表面から絶縁層によって分離されている。
【００１３】
請求項１に記載された半導体デバイスは、とりわけエピタキシャルベースを有するバイポーラトランジスタである。本発明ではエピタキシャルベースを有するこのようなバイポーラトランジスタにおいて、内部トランジスタ領域、コレクタ端子およびコレクタコンタクト領域が、同一の活性領域内すなわちトランジスタ領域内に存在する。すなわち、内部トランジスタ領域とコレクタ端子とコレクタコンタクト領域とは、絶縁領域すなわち電界絶縁領域によって分離されていない。絶縁領域すなわち電界絶縁領域は、典型的には基板内に数百ｎｍ突出している。前記内部トランジスタ領域は、半導体材料から成る、エミッタとコレクタとの間の垂直なストライプを指し、ほぼエミッタウィンドウの幅を有する。さらに、エピタキシャルベースを有する該バイポーラトランジスタは、活性トランジスタ領域の基板表面に第２形式の絶縁領域を有する。この第２形式の絶縁領域はとりわけ、内部のベース領域とコレクタコンタクト領域との間に設けられており、導電性の層によって被覆される。この導電性の層によって、内部ベース領域に対するベースコンタクトの端子が形成される。
【００１４】
さらに、エピタキシャルベースを有する本発明のバイポーラトランジスタは、バッファ層を有する。このバッファ層は、エピタクシー層スタックの基板側の部分を形成する。このエピタクシー層スタックもまた、エピタキシャルベースを含む。該バッファ層は、第２形式の絶縁領域の側壁に沿って少なくとも部分的に単結晶である成長部を有する。
【００１５】
ベース‐コンタクトと内部ベース領域との間に接続を形成する、ベースの導電型の高ドーピングを、多結晶領域に設けることができる。前記内部ベース領域は、すなわち多結晶のベース接続領域である。これは垂直方向に、少なくともバッファ層の単結晶の部分だけ基板表面から隔離されている。このような構成によって、ベースおよびコレクタの抵抗とベース‐コレクタ容量およびコレクタ基板容量とを低減することにより、高周波特性が改善される。
【００１６】
別の構成では、エピタキシャルベースを有する該バイポーラトランジスタは、コレクタドーピングを特徴とする。このコレクタドーピングは横方向に、トランジスタ領域を包囲する電界絶縁領域の側面によって制限される。
【００１７】
本発明の構成ではコレクタドーピングは、ベース層から少なくとも３０ｎｍの間隔まで、５×１０１７ｃｍ−３の濃度値を上回らないように構成されている。
【００１８】
本発明の別の実施形態では、トランジスタ領域内の基板表面におけるコレクタドーピングのドーピング物質濃度は、少なくとも５×１０１７ｃｍ−３である。前記ドーピング物質濃度はすなわち、コレクタと該コレクタ上に沈殿された層との間の境界面におけるドーピング物質濃度である。有利には、該コレクタドーピングは少なくとも３×１０１８ｃｍ−３であり、さらに制限すると、少なくとも１×１０１９ｃｍ−３である。このことはその都度、トランジスタ領域の全体的な横方向の大きさにわたって当てはまる。この実施例は、コレクタの導電性が基板表面近傍でも高いという利点を有する。従来技術では、小さいコレクタドーピングを有する深部を基板表面近傍に設けなければならないのに対し、ここではこの深部は省略される。ベースとコレクタとの間のトンネル電流ないしは漏れ電流は、この実施形態のトランジスタにおいて有利には、コレクタとベースとの間のバッファ層によって回避される。さらに、従来技術において通常であった、表面近傍の低ドーピングのコレクタ層に対する異なる要求の間の妥協が必要なくなる。この層は、バイポーラトランジスタの高速特性を改善するため、一方では十分に薄くなければならなかった。しかし他方では、このことによって要求される厚さは、たとえばＢｉＣ‐ＭＯＳ回路において必要であるように、ＭＯＳトランジスタのソース／ドレイン領域の容量をウェル領域に対して十分に小さくできるようにするためには小さすぎるのである。
【００１９】
本発明の別の実施形態では、電界絶縁領域は、３００〜６００ｎｍの深度まで到達する扁平な絶縁性のトレンチから成るか、または場合によっては付加的に、１０００〜２００００ｎｍの深さを有する深い絶縁性のトレンチから成る。
【００２０】
本発明の別の実施形態では、第２形式の絶縁領域は、単一種類の絶縁材料か、または異なる絶縁材料の組み合わせから成る。
【００２１】
本発明の別の構成では、第２形式の絶縁領域の側壁はスペーサによって、部分的または完全に覆われている。このスペーサは、エピタクシーステップ中に半導体材料による種形成に影響する。
【００２２】
本発明の構成では、第２形式の絶縁領域は少なくとも部分的に、有利には完全に、金属または珪化物層によって被覆されている。この金属層または珪化物層は、完全または部分的に半導体層によって被覆される。
【００２３】
内部トランジスタ領域の一部を包囲する第２形式の絶縁領域の内部開口は、１つの実施形態では電界絶縁領域によって完全に包囲されている。
【００２４】
有利には、第２形式の絶縁領域の内部開口から電界絶縁領域の内部境界までの横方向の間隔は、少なくとも２５ｎｍである。
【００２５】
本発明の構成ではエピタキシャルベース層は、基板材料と別の半導体材料とから成る合金を含有する。基板材料がＳｉから成る場合、ＧｅまたはＣを含む合金が含有されている。
【００２６】
本発明の構成では、Ｓｉバッファ層またはＳｉキャップ層もまた、Ｃを５×１０１８ｃｍ−３〜２．５×１０２０ｃｍ−３の濃度で含有する。こうすることにより、特定のドーピング物質の拡散が阻止または減速される。とりわけ、ホウ素またはリンの拡散が阻止される。ベース層またはキャップ層にＣをドーピングすることにより、とりわけ、ホウ素またはリンの高ドーピングが多結晶のベース接続領域からバッファ層の単結晶部分へ拡散するのを抑圧しなければならない。
【００２７】
本発明の別の側面によれば本発明の半導体デバイスは、ベースと、コレクタと、コレクタコンタクト領域と、ドーピングとを有する。このドーピングは、横方向に少なくともコレクタの一部を通過して延在する。このドーピングは、１５０ｎｍ未満の深部領域全体にわたって深度が上昇するとドーピング物質濃度が少なくとも２オーダーだけ増加するベース側の縁部を含む濃度プロフィールを有する。前記濃度プロフィールは、単にプロフィールとも称される。
【００２８】
該半導体デバイスの有利な実施形態では、１５０ｎｍまでの深部領域にわたって深度が上昇すると、コレクタ側のベース境界から計算して、ドーピング物質濃度は少なくとも２オーダーだけ増加する。
【００２９】
別の実施形態では、８０ｎｍまでの深部領域にわたって深度が上昇すると、コレクタ側のベース境界から計算して、ドーピング物質濃度は少なくとも２オーダーだけ増加する。
【００３０】
別の実施形態では、４０ｎｍまでの深部領域にわたって深度が上昇すると、コレクタ側のベース境界から計算して、ドーピング物質濃度は少なくとも２オーダーだけ増加する。
【００３１】
別の有利な実施形態では、ドーピング物質濃度は１×１０１７ｃｍ−３の基準レベルから増加する。
【００３２】
請求項１に記載された半導体デバイスにおいて使用するのにも有用である本発明の別の構成では、前記プロフィールは基板側の縁部を有する。ドーピングとりわけコレクタドーピングのプロフィールは、電界絶縁領域の底部の深度において、該プロフィールの基板に対して降下している部分がほぼ基板ドーピングの濃度に到達するように構成される。
【００３３】
本発明の構成では、ドーピングとりわけコレクタドーピングは、ベース層から大きくても７０ｎｍの距離において、濃度が５×１０１８ｃｍ−３の値を上回るように構成されている。
【００３４】
本発明の別の側面によれば、半導体デバイスを製造するための方法は、半導体基板の活性領域の表面の一部に絶縁層を沈殿させ、活性領域をコレクタと少なくとも１つのコレクタコンタクト領域とに下位分割するステップと、ベース層をコレクタ上に沈殿させ、多結晶の層を絶縁層上に沈殿させるステップとを有する。
【００３５】
本発明による方法はとりわけ、エピタキシャルベースを有するバイポーラトランジスタを製造するための方法である。１つの構成では、コレクタドーピングの挿入とベース形成のためのエピタクシーステップとの間にもう１つのエピタクシーステップが適用されないように、コレクタドーピングは構成される。ベース形成のための前記エピタクシーステップは、バッファおよびキャップ層を共通で形成することも含むことができる。
【００３６】
別のステップでは、エピタキシャルベース、またはバッファ層、ベース層およびキャップ層という層スタックを、ディファレンシャルエピタクシーまたは選択的エピタクシーによって形成するか、または次々にエピタクシー種類を交代することによって形成する。
【００３７】
本発明の別の側面によれば、半導体デバイスは基板およびコレクタを含む。このコレクタはコレクタドーピングを含んでおり、前記コレクタドーピングのドーピングプロフィールは、垂直方向および／または横方向に十分に均質であり、基板に対してほぼ上昇しないように構成されているか、または全く上昇しないように構成されている。請求項３８に記載された半導体デバイスは、とりわけ垂直型バイポーラトランジスタまたは横方向バイポーラトランジスタとして構成されている。
【００３８】
とりわけ該半導体デバイスは、基板に対してほぼ上昇しないかまたは全く上昇しない実質的に均質なコレクタドーピング（以下では、第４形式のコレクタドーピングとも称される）がコレクタ領域内に配置されたバイポーラトランジスタである。第４形式のコレクタドーピングは、横方向に選択的に、片面、両面、Ｕ形または環状に高ドーピングによって包囲されている。
【００３９】
本発明の構成では前記高ドーピングは、基板表面から少なくとも次のような深度まで達する。すなわち、コレクタ‐エミッタ降伏電圧に到達した際にベース‐コレクタ空間電荷領域の基板側の境界に相応する深度まで達する。
【００４０】
本発明の別の構成では、埋め込み層またはウェルが高ドーピングとして使用される。前記埋め込み層は、典型的にはバイポーラトランジスタのためのサブコレクタとして使用されるような埋め込み層である。前記ウェルは典型的には、ＭＯＳトランジスタのために使用されるようなウェルである。付加的に、表面近傍の領域内にソース‐ドレイン高ドーピングが設けられている。
【００４１】
本発明の構成では、高ドーピングから内部トランジスタ領域までの横方向の間隔が変更され、コレクタ‐エミッタ降伏電圧を調整するために付加的な自由度が使用される。
【００４２】
本発明の別の構成では、本発明の回路構成のトランジスタは、埋め込み層および／またはＣＭＯＳウェルが一貫して、または部分的に一貫して内部トランジスタ領域の下方に設けられている形式の従来のバイポーラトランジスタとともに、１つのチップ上に製造されている。
【００４３】
本発明の回路構成によって、異なるコレクタ‐エミッタ降伏電圧を有するバイポーラトランジスタを、公知の解決手段と比較してより低いプロセスコストで、トランジスタ変形形態の高周波特性を悪化させることなく製造できる。
【００４４】
本発明の別の側面によれば、バイポーラトランジスタを製造するための方法は、ドーピングプロフィールが垂直方向に十分に均質であり、かつ基板に対してほぼ上昇しないか、または全く上昇しないように構成されるようにコレクタドーピング（１１６）を挿入するステップと、該高ドーピングが側方でコレクトドーピングと接触するように構成されるよう、高ドーピングを挿入するステップとを含む。
【００４５】
本発明の方法はとりわけ、上記のバイポーラトランジスタを製造するために使用される。高ドーピングを単一のドーピングステップまたは複数のドーピングステップで実現することも含まれる。基板表面に関しての高ドーピングの位置は、注入によって調整されるか、または付加的にエピタクシー層を塗布することによって変更される。
【００４６】
以下で本発明を、添付された図を参照して詳細に説明する。
【００４７】
図１  エピタキシャルベースを有するバイポーラトランジスタの形態の本発明の半導体デバイスの横断面を示している。
【００４８】
図２  コレクタドーピングの構成を示している。
【００４９】
図３  それぞれ片側にベースおよびコレクタコンタクトを有するレイアウトバリエーションを示している。
【００５０】
図４  それぞれ両側にベースおよびコレクタコンタクトを有するレイアウトバリエーションを示している。
【００５１】
図５  バイポーラトランジスタの形態の本発明の半導体デバイスの横断面を示している。
【００５２】
実施例１
エピタキシャルベースを有する本発明のバイポーラトランジスタを、図１を参照して説明する。この実施例ではｎｐｎ型バイポーラトランジスタが、高抵抗の単結晶ｐ−導電型Ｓｉ基板１上に製造されている。ここに記載された構成は、ｐ−導電型Ｓｉ基板に制限されない。この基本的な特徴は、たとえば化合物半導体または逆の導電型の基板にも適用できる。逆の導電型の基板は、ｐｎｐバイポーラトランジスタの場合、付加的な手段なしで使用できる。しかしこの説明は、ｐ−型基板を前提としていても、ｐｎｐ型バイポーラトランジスタに適用できる。この場合、トランジスタ領域は基板に対して、接触されたｎ型ドーピングによって全面的に被覆される。この手段は、ｎ−型基板を前提としている場合、ｎｐｎ型トランジスタにも適用できる。
【００５３】
エピタキシャルベースを有するｎｐｎ型バイポーラトランジスタは、ｎ導電型のコレクタ１０と、同様にｎ導電型のエミッタ４０とを有する。このコレクタは側方で、コレクタコンタクト領域１１およびコレクタ接続ドーピング１２を介して接触されている。エミッタ４０とコレクタ１０との間には、単結晶の層スタック３０が設けられており、この層スタック３０は横方向に、多結晶の層スタック３１となって続いている。層スタック３０は、ｐ導電型のベース層３０ｂを有する。内部ベース層３２は水平方向に、ほぼエミッタウィンドウ４１の幅によって決定される。内部ベース層３２は側方で、ベース層３０ｂの単結晶領域を介して、さらに外側では、層スタック３１と層２３とが相互に積層された高導電性の構成体を介して接続されている。ベース接続領域と称されるのは、内部ベース層３２とベースコンタクトとの間に接続を形成するすべての導電性の部分領域である。
【００５４】
第１形式の絶縁領域２は、基板表面から基板領域内に突出している。この第１形式の絶縁領域２は、以下では電界絶縁領域と称される。電界絶縁領域としては、いわゆる「シャロートレンチ」絶縁部が使用される。この「シャロートレンチ」絶縁部は、有利には３００〜６００ｎｍの深さのトレンチであり、このトレンチにはたとえば、酸化シリコン（ＳｉＯ２）を充填することができるし、アイソレータ材料とポリシリコンとの組み合わせを充填することもできる。選択酸化（ＬＯＣＯＳ）によって形成された電界絶縁領域を使用することもできる。さらに、扁平な電界絶縁領域に対して付加的に、深いトレンチ、いわゆる「ディープトレンチ」も使用できる。このトレンチには、たとえばＳｉＯ２が充填されている。しかし、このディープトレンチは図１に示された構成には設けられていない。電界絶縁領域２相互間において、基板表面には単結晶のシリコン領域のアイランドが設けられている。前記シリコン領域は、いわゆる活性領域である。活性領域のうち１つに、エピタキシャルベースを有する本発明のバイポーラトランジスタが配置されている。該バイポーラトランジスタは、基板に設けられたコレクタ１０を有しており、このコレクタ１０の側方は、電界絶縁領域２の側壁によって制限されている。基板表面上には、第２形式の絶縁領域が形成されている。有利なケースではこの第２形式の絶縁領域は、垂直に相互に積層された絶縁層２０，２１から成る。しかし、たとえば１つの絶縁層だけを使用するか、または第３の絶縁層を使用することもできる。数、化学的組成および厚さは、プロセスの統合および構成素子特性の要求に応じて選択される。プロセスの統合の観点では、化学ウェットエッチングおよび化学ドライエッチングの選択性、または、たとえばＣＭＯＳトランジスタ等の別の処理モジュールのための保護層としての特性が選択基準となる。構成素子特性に関しては、層のキャパシタンスが重要な役割を果たすと同時に、絶縁層の周辺におけるエピタクシー層の成長特性も重要な役割を果たす。
【００５５】
記載されている図１の実施例では、層２０は１ｎｍ〜１００ｎｍの厚さのＳｉＯ２層であり、有利には１０〜５０ｎｍの厚さのＳｉＯ２層である。その上には、１０ｎｍ〜１００ｎｍの厚さの窒化シリコン（Ｓｉ３Ｎ４）層２１が設けられている。この窒化シリコン（Ｓｉ３Ｎ４）層２１は、有利には２０ｎｍ〜５０ｎｍの厚さである。図１の実施例では、基板表面のレベルに第２形式の絶縁領域の２つの部分領域が設けられている。これらの部分領域のうち１つは、電界絶縁領域２および活性領域双方に設けられており、後者は完全に活性領域に設けられている。以下で、これら２つの部分領域がリングとして、図１に示された横断面レベルに対して垂直なレベルで相互に結合されているのを示す。
【００５６】
コレクタ１０を被覆しているのは、単結晶の層スタック３０である。この層スタック３０は、エピタクシーステップで形成される。基板側には、単結晶のバッファ層３０ａが沈殿されている。この層は、５ｎｍ〜１５０ｎｍの厚さであり、とりわけ５〜８０ｎｍの厚さであり、有利には２０ｎｍ〜１３０ｎｍの厚さ、とりわけ２０〜６０ｎｍの厚さである。バッファ層の上には、ｐ型ドーピングされたベース層３０ｂが形成されている。このベース層の厚さは５ｎｍ〜１００ｎｍであり、有利には１０ｎｍ〜３５ｎｍである。ここに記載されたｎｐｎ型Ｓｉバイポーラトランジスタのベースドーピングはイン・シチュで、すなわちエピタクシー中に形成されるか、またはエピタクシーステップ後に注入によって形成される。有利には、ホウ素がイン・シチュでベースドーピングとして挿入される。公知の手段によって、ＧｅまたはＣを混入することにより、Ｓｉベースのヘテロバイポーラトランジスタが製造される。０．５％未満の低濃度でＣを使用して、有利にドーピング物質の拡散を低減できる。この拡散は、格子間原子との相互作用メカニズムに起因する。このようなドーピング物質にはリンの他に、有利にはｎｐｎ型バイポーラトランジスタのベースのためのドーピング物質として使用されるホウ素も挙げられる。このベース層上には、１０ｎｍ〜１００ｎｍの厚さのキャップ層３０ｃが後続する。このキャップ層３０ｃは、有利には２０ｎｍ〜５０ｎｍの厚さである。
【００５７】
選択的Ｓｉエピタクシーによって処理する場合、Ｓｉ領域にだけこのエピタクシー中に層が成長する。ディファレンシャルＳｉエピタクシーでは、絶縁領域にもＳｉ層が沈殿される。エピタキシャルベースを有する本発明の構成は、有利にはディファレンシャルエピタクシーによって実現される。
【００５８】
ここでは、ベース端子の機能に対して、第２形式の絶縁領域上に導電性材料が設けられているか否かということは重要ではない。図１に示された実施例では、絶縁領域２０，２１に導電性の層２３が設けられている。この層２３は、エピタクシー前にすでに形成されている。この導電性の層２３はポリシリコンとすることができ、金属珪化物層または双方の組み合わせとしてもよい。
【００５９】
後続のプロセスステップにおいて金属原子が遊離する危険性があるため、金属珪化物層は別の材料によって、たとえばポリシリコンによって包囲することもできる。
【００６０】
層２３が設けられている場合、ベース端子は付加的な手段なしで、選択的エピタクシーによって実現することもできる。ディファレンシャルエピタクシーの場合、単結晶の層スタック３１は層スタック２０，１２，２３上に成長する。
【００６１】
絶縁層２０，２１の側壁には、有利にはＳｉＯ２から成るスペーサ２２が設けられている。このスペーサを使用して、エピタキシャルベースを形成するためのエピタクシーステップ中に、絶縁層２０，２１の側方の種形成を遅延しなければならない。たとえば特定のエピタクシー条件では、ＳｉＯ２上における種形成が、Ｓｉ３Ｎ４上における種形成よりも遅く開始されることが、それ自体に公知である。このいわゆる選択性差異は、バッファ層３０ａを絶縁領域２０，２１との横方向の接合部において、少なくとも部分的に単結晶で成長させるために有利に利用される。すなわち、側壁における種形成が、珪化物表面の種形成の前に開始するか、またはそれと同時に開始すると、いわゆるファセット、すなわち単結晶の層スタック３０と多結晶の層スタック３１との間の境界面が、基板領域１の表面まで到達してしまう。
【００６２】
第２形式の絶縁領域２０，２１の側壁に沿った少なくとも部分的に単結晶であるバッファ層の部分、並びにベースおよびキャップ層の部分は、選択的エピタクシーからディファレンシャルエピタクシーへ沈殿形式を交代することによって、または純粋な選択的エピタクシーによって実現することもできる。この場合第２形式の絶縁領域は、有利には完全に、または少なくとも部分的に表面において、ＳｉＯ２から成る。こうすることにより、内部トランジスタ領域の周辺において、バッファ層のエピタキシャル成長時に多結晶の種形成が阻止または遅延される。この単結晶部分の目的は、コレクタの高ドーピングと多結晶ベース接続領域の高ドーピングとの間隔を、該単結晶部分でコントロールできるようにすることである。バッファ層またはベース層にＣを混入することにより、多結晶のベース接続領域からのホウ素拡散がが効果的に抑圧される。高ドーピング間の多結晶のブリッジによって拡散が加速され、および／または漏れ電流が上昇してしまう。
【００６３】
層スタック３０ないしは３１の上部には、構造化された絶縁層２６が設けられている。この絶縁層２６は有利には、１０ｎｍ〜１５０ｎｍの厚さのＳｉＯ２層、とりわけ１０〜６０ｎｍの厚さのＳｉＯ２層、有利には３０〜５０ｎｍの厚さのＳｉＯ２層から成る。しかし絶縁層２６は、異なる絶縁材料の組み合わせから構成してもよい。
【００６４】
層スタック３０上の絶縁層２６の開口により、エミッタウィンドウ４１が定義される。このエミッタウィンドウを形成するため、たとえばレジストマスクによって補助層が構造化される。前記補助層は、たとえばアモルファスＳｉである。このようないわゆるハードマスクは、ウェットエッチングステップにて絶縁層２６にエミッタウィンドウを複製するために使用される。ハードマスクは図１には示されていない。高ドーピングされた、コレクタの導電型のシリコン層、エミッタ層４２によって、エミッタウィンドウ４１および絶縁層２６が被覆されている。
【００６５】
エミッタ層４２は、多結晶材料、アモルファス材料、部分的に単結晶であり部分的に多結晶である材料、または単結晶材料として沈殿される。高ドーピングされたエミッタ層４２から、高温ステップ中にｎ型ドーピング物質が層スタック３０内へ、エミッタウィンドウ４１を通過して拡散される。エミッタ４０はこの場合、エミッタ層４２および拡散されたｎ型領域４３を有する。その結果として得られるエミッタ４２の外部の境界は、レジストマスクを介してエッチングによって、有利にはエミッタ層４２の側面が第２形式の絶縁領域２０，２１の内部側面を超えて横方向に突出するように構成されている。このようにして、エミッタ層４２のエッチング後に、層スタック３１およびベースの導電型の層２３に注入によってドーピングされ、この注入の突出部がコレクタ１０から隔離されたままになる。
【００６６】
レジストマスクによって、層３０および２３の外部の境界が構造化される。続いて、エミッタ層、第２形式の絶縁層２０，２１および側壁にある層３０および２３にはスペーサが設けられる。このスペーサは、二重層ＳｉＯ２／Ｓｉ３Ｎ４２４，２５から成る。
【００６７】
スペース形成の後、冗長層によって被覆された活性領域が、化学ウェットエッチングによって露出される。前記冗長層は有利には、１ｎｍ〜２０ｎｍの厚さのＳｉＯ２冗長層である。後続の珪化ステップにて、高ドーピングされたＳｉと比較して一層良好な導電性の珪化物層５０が得られる。
【００６８】
しかし、このスペーサ２４，２５の形成は省略することもできる。というのも、エミッタおよびベース、ないしはベースおよびコレクタは、絶縁層２６ないしは第２形式の絶縁領域または電界絶縁領域２によって珪化ステップ後に電気的に相互に絶縁されているからである。ここで図示されていないこれらの変形形態は、エミッタ層４２および多結晶の層スタック３１，２３の側壁を珪化して、エミッタおよびベースの抵抗を低減できるという利点を提供する。
【００６９】
トランジスタ領域および絶縁領域の表面は、絶縁層または絶縁層の組み合わせ５１によって被覆されている。導電性材料が充填されたコンタクト孔６０と該コンタクト孔６０上に設けられた金属ストライプ６１によって、トランジスタのコンタクト領域との電気的な接続が形成される。
【００７０】
図２には、コレクタドーピングの構成が示されている。コレクタ領域１０およびコレクタコンタクト領域１１には、ここに示されたｎｐｎ型バイポーラトランジスタの例では、ｎ導電型の第１のコレクタドーピング１３が設けられており、この第１のコレクタドーピング１３は、隣接する電界絶縁領域の側壁間に延在している。この垂直方向の大きさは、有利には電界絶縁領域の大きさに到達する。第１のコレクタドーピング１３が、たとえば構造化されたレジストマスクによるベースエピタクシーステップ前に挿入される場合、温度処理中に拡散によってドーピング物質が、上方に設けられたバッファ層３０ａ内に到達する。
【００７１】
注入の量は有利には、コレクタ抵抗が小さくなるように選択される。この量は、１×１０１３ｃｍ−２〜５×１０１５ｃｍ−２の範囲内、有利には２．５×１０１４ｃｍ−２〜２×１０１５ｃｍ−２の範囲内にあり、制限すると２．５×１０１４ｃｍ−２〜１×１０１５ｃｍ−２の範囲内、さらに制限すると２．５×１０１４ｃｍ−２〜５×１０１４ｃｍ−２の範囲内にある。第２の有利な量範囲は、１×１０１５ｃｍ−２〜５×１０１５ｃｍ−２の間である。
【００７２】
注入のためのイオンとして、リン（Ｐ）、砒素（Ａｓ）およびアンチモン（Ｓｂ）が考えられる。さらに、コレクタ抵抗を小さくするため、プロフィールのエミッタ側の縁部にて第１のコレクタドーピング１３が可能な限り急激に上昇すると有利である。このことは、たとえばＡｓまたはＳｂを注入することによって達成される。
【００７３】
以下の表において左方の欄には、ＡｓまたはＳｂの注入の異なる有利なエネルギー領域がリストアップされている。中央の欄には、Ａｓプロフィールの相応の最大深度が示されており、右方の欄にはＳｂプロフィールの相応の最大深度が示されている。
【００７４】
【表１】
2005510867.tif 000003
【００７５】
以下の表において左方の欄には、Ｐの注入の異なる有利なエネルギー領域がリストアップされている。右方の欄には、Ｐプロフィールの相応の最大深度が示されている。
【００７６】
【表２】
2005510867.tif 000004
【００７７】
また、イオンの種類、エネルギーおよび量に応じて異なる複数の注入物を混入することもできる。
【００７８】
さらに、いわゆるプリアモルファス化注入物を使用することができる。プリアモルファス化注入物はすなわち、所期のように所定の領域で半導体結晶を破壊する注入物である。このために適しているのはとりわけ、Ｓｉ内に注入するための電気的に中性の注入物質である。このような注入物質は、たとえばＳｉまたはＧｅである。このような注入によって、回復（再結晶化）された領域の完成に影響が及ぼされる。
【００７９】
さらに、浸透深度を変更するために、カバー層が注入時に所期のように使用される。このカバー層はたとえば、第２形式の絶縁領域を実現するための絶縁層である。
【００８０】
最高速トランジスタでは、第１のコレクタドーピングのプロフィールは有利には、すべての拡散ステップ後に、ベース側の縁部において１５０ｎｍ未満の濃度が少なくとも２オーダーだけ増加するように構成されている。前記濃度は、有利には８０ｎｍ未満であり、さらに制限すると４０ｎｍ未満である。コレクタドーピングはここでは、たとえば少なくとも１×１０１７ｃｍ−３の基準レベルから出発して増加する。しかし、１×１９１７ｃｍ−３より大きな基準レベルも有利である。この基準レベルは有利には、３×１０１８ｃｍ−３までである。有利には、その結果として突出したコレクタプロフィールの部分がコレクタ側のベース境界にて開始するように、挙げられた深度領域にわたってドーピング物質濃度を少なくとも２オーダーだけ増加させる。
【００８１】
第２のコレクタドーピング１４の横方向の大きさは、第２形式の絶縁領域２０，２１にある開口部の幅によって決定される。この第２のコレクタドーピング１４は、第２形式の絶縁領域を構造化するためのレジストマスクによって同時に、注入によって挿入される。この場合、実施例１に記載された形式のすべてのバイポーラトランジスタに含まれている。
【００８２】
第２のコレクタドーピングに対しては、最高速トランジスタの製造の場合、有利には第１のコレクタドーピングと同じプロフィール設定が当てはまる。
【００８３】
第２のコレクタプロフィールは、第１のコレクタプロフィールに対して付加的に挿入され、省略するか、または別のコレクタプロフィールなしで使用することができる。
【００８４】
第１のコレクタドーピングのためのレジストマスクの構造化に対しては、第２のコレクタドーピングの構造化とは異なって付加的な要求が生じないので、第１のコレクタドーピングを選択的に各トランジスタに挿入することができる。
【００８５】
第１のコレクタドーピングおよび第２のコレクタドーピングを使用することの利点は、異なるパラメータを有するトランジスタを実現して、回路上の異なる要求を満たすことができるということである。第２のコレクタドーピングとして、比較的小さい最大ドーピング濃度、有利には３×１０１７ｃｍ−３未満の最大ドーピング濃度を有するプロフィールが選択された場合、同一の基板上にて第２の形式のバイポーラトランジスタにおけるレイアウトによって第１のコレクタドーピングをマスキングすることにより、第１のコレクタドーピングおよび第２のコレクタドーピングを有する第１の形式のトランジスタより高いコレクタ‐エミッタ降伏電圧が実現される。
【００８６】
第３のコレクタドーピング１５は、エミッタウィンドウ４１の構造化と同時に挿入される。その際コレクタドーピング１５は、エミッタウィンドウ４１にセルフポジショニングされる。この場合、すべてのバイポーラトランジスタに対してこの注入が実施される。しかし、特別なレジストマスクを使用して第３のコレクタドーピングを、一部の数量のバイポーラトランジスタにのみ挿入することもできる。しかしその際には、第３のコレクタドーピングはエミッタウィンドウにセルフポジショニングで配置されない。
【００８７】
コレクタは、コレクタ接続ドーピング１２を介して接続される。一方では、横方向の大きさは電界絶縁領域２によって制限されており、他方では、コレクタ接続ドーピングは第２形式の絶縁領域２０，２１の開口にまで達するか、または該領域の外側の縁部を終端とすることもできる。このことは図２に示されている。
【００８８】
コレクタ接続ドーピングは、複数の注入物から組成されている。たとえばＢｉＣＭＯＳプロセスにおいて、ＭＯＳトランジスタのｎ型ソース領域／ｎ型ドレイン領域のドーピングが使用されるか、または付加的にｎ型ウェルが使用される。このｎ型ウェルは、ｐ型ＭＯＳトランジスタを製造するために必要である。
【００８９】
図３および４には、エピタキシャルベースを有する本発明の構成のレイアウトバリエーションすなわち基本的な構造化レベルの平面図が示されている。電界絶縁領域２は、コレクタ接続領域１１と、第２形式の内側縁部２７と、エミッタ層４４と、エミッタウィンドウ４４とを有する。エミッタ、ベースおよびコレクタは、コンタクト領域６２，６３および６４を介して接続されている。図３にはレイアウト例が示されており、これは切断線ＡＡ' に沿って、図１の構成の横断面と一致する。ここでは、ベースコンタクト６４およびコレクタコンタクト６３は、それぞれ一方の側に配置されている。図４は、それぞれ相互に対向する２つのベースコンタクト６４およびコレクタコンタクト６３が設けられたバリエーションを示している。これらのバリエーションで、当業者によって容易に別のレイアウトバリエーションを提供することができる。
【００９０】
実施例２
ここでは本発明のバイポーラトランジスタを、別の実施例に基づいて図５を参照して説明する。実施例１と実施例２との間で比較して相違する構成は、コレクタ１１０は横方向に、コレクタ接続領域１１７を介してコレクタコンタクト１１１に繋がっている。コレクタ接続領域１１７と称されるのは、内部トランジスタ領域の外側に存在し半導体分野においてコレクタコンタクトとの電気的な接続を形成するすべての領域である。内部トランジスタは、コレクタコンタクト領域１１１とともに同一の活性領域内に設けることができる。このことは必須ではない。したがって、該トランジスタ領域の位置は唯一の活性領域内にあるということに基づくコレクタドーピングの構成もまた、すべて無用である。
【００９１】
実施例２では、内部トランジスタおよびコレクタコンタクト領域１１１は電界絶縁領域２によって相互に分離されている。エミッタ１４０とコレクタ１１０との間には、実施例２で構成されているように、単結晶の層スタック１３０を設けられるが、このことは必須ではない。ベース層を通常の手段によって、注入または拡散することにより形成することもできる。その際、ベースが実施例２に示されているように絶縁領域に接続されるか否かは、技術の構成に依存するが、本発明による実施例２の構成の本質に対しては重要ではない。
【００９２】
実施例２で設けられている第２形式の絶縁領域１２０，１２１によって、バイポーラトランジスタをＣＭＯＳプロセスで組み込むのを容易にし、実施例１で挙げられたバイポーラトランジスタの特性を改善することができる。しかしこれらは、本発明の実施例２の構成に対して重要ではない。それゆえ実施例２では、第２形式の絶縁領域の内壁にスペーサを形成することも省略されている。
【００９３】
エミッタ１４０の構成および製造、ならびにそのために必要な補助層は、実施例１と同一に構成できるが、このことは必須ではない。また、被注入エミッタの通常の製造方式を適用することもできる。
【００９４】
実施例２で説明されている構成に対して重要なのは、第４のコレクタドーピング１１６を設けることである。この第４のコレクタドーピング１１６は、水平方向に少なくとも内部トランジスタを含む。垂直方向のプロフィール経過は実質的に均質であり、内部トランジスタ領域において通常のコレクタプロフィールに特徴的な、可能な限り急傾斜で上昇する部分が欠落している。このような部分は、いわゆるレトログレードプロフィールに特徴的な部分である。通常のコレクタプロフィールとは、たとえば埋め込み層のようなプロフィールである。第４のコレクタドーピングの濃度は、目的のコレクタ‐エミッタ降伏電圧が達成されるように形成されている。
【００９５】
さらに実施例２の構成は、横方向に第４のコレクタドーピング１１６まで到達しているかまたは該第４のコレクタドーピング１１６の上部を部分的に被覆している高ドーピング１１８を特徴としている。このドーピングは有利には、コレクタコンタクトに対して低抵抗の接続が形成されるように形成されている。
【００９６】
高ドーピング１１８は、特別ないわゆるコレクタ縦穴注入によって構成されるか、またはプロセス経過に依存して、コレクタの導電型の複数のドーピングから構成される。こうするためにバイポーラプロセスでは、たとえば埋め込み層ドーピングが使用される。ＢｉＣＭＯＳプロセスでは、バイポーラトランジスタの種類に応じてｎ型ウェルまたはｐ型ウェルが挿入され、かつ表面近傍の領域内にソース／ドレインのための高ドーピングが挿入される。
【００９７】
高ドーピング１１８の深度および内部トランジスタ領域までの横方向の間隔は有利には、コレクタ‐ベース空間電荷領域の横方向の大きさによって動作条件下で、目的のコレクタ‐エミッタ降伏電圧が実現されるように形成されている。さらに、高ドーピング１１８が第４のコレクタドーピングに片側で到達するだけでなく、該第４のコレクタドーピングを両側、Ｕ型または環状に包囲すると、コレクタ抵抗は低減される。この構成はレイアウトによって実現される。この構成によって明らかに、高エネルギー注入の適用またはエピタクシーで埋め込まれた埋め込み層に依存することなく、かつ高速特性に損失を受ける必要もなく、より高いコレクタ‐エミッタ降伏電圧を実現し、それと同時に通常の電流増幅値＞７０を調整することができる。前記より高いコレクタ‐エミッタ降伏電圧は、たとえば＞６Ｖである。
【００９８】
本発明の構成で、高ドーピング１１８から内部トランジスタ領域までの横方向の間隔をレイアウトによって変更することにより、ＢＶＣＥＯを調整するための付加的な自由度が得られる。高ドーピング１１８内の電流路によって発生するコレクタ抵抗の影響を低減するため、コレクタ‐ベース空間電荷領域におけるキャリアの拡散を考慮して、高ドーピングの横方向の縁部輪郭が所期のように調整される。この変形形態の基礎となっている事実は、現在の高速トランジスタが、少なくとも４〜５Ｖより大きなＢＶＣＥＯを有するトランジスタが必要とするベース‐コレクタ空間電荷領域の長さにほぼ相応するエミッタ幅（すなわち、エミッタウィンドウの横方向の大きさ）を有することである。このようなトランジスタでは、ベース‐コレクタ空間電荷領域においてキャリアの飛翔時間およびキャリア増倍が同時に最小にされると、コレクタ抵抗は低減される。こうするため有利には、高ドーピングの領域の横方向の凸部が使用される。この凸部は、コレクタ側のベース‐コレクタ空間電荷領域境界のラジアルシンメトリックまたはシリンダシンメトリックな形状に適合されている。ベース接続領域とコレクタとの間のキャパシタンスは、内部ベースとコレクタとの間のキャパシタンスよりも高く、比較的小さな重みをもって高速特性に影響する。とりわけ、ベース接続領域とコレクタとの間のこのキャパシタンスを犠牲にして、コレクタ抵抗はベース端子のドーピングと反対側の高ドーピング１１８の横方向の突起部によって低減され、その際にコレクタ‐エミッタ降伏電圧が悪影響を受けることはない。ここではラジアルシンメトリックないしはシリンダシンメトリックとは、厳密な数学的意味で理解されるのではなく、たとえば洋なし形状である実際の形態の近似的なものである。
【図面の簡単な説明】
【００９９】
【図１】エピタキシャルベースを有するバイポーラトランジスタの形態の本発明の半導体デバイスの横断面を示している。
【０１００】
【図２】コレクタドーピングの構成を示している。
【０１０１】
【図３】それぞれ片側にベースおよびコレクタコンタクトを有するレイアウトバリエーションを示している。
【０１０２】
【図４】それぞれ両側にベースおよびコレクタコンタクトを有するレイアウトバリエーションを示している。
【０１０３】
【図５】バイポーラトランジスタの形態の本発明の半導体デバイスの横断面を示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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