(57)【要約】  マルチチップ・モジュール半導体装置（１）において、少なくとも一つの第一の半導体ダイ（２０）がリードフレーム（１０）の基体部分（１１）に搭載される。フリップチップＩＣダイ（３０）が、複数の第一のバンプ電極（３１）により、少なくとも一つの第一のダイ（２０）上の複数の電極接点（Ｇ，Ｓ）に固定され、複数の第二のバンプ電極（３２）によりリードフレームの端子ピン（１４）に固定される。フリップチップ（３０）の集積回路には搭載するためのリードフレーム・ベース部領域を必要とせず、バンプ電極（３１，３２）により低インピーダンス回路接続が達成される。第一のダイ（２０）はＭＯＳＦＥＴ電力スイッチング・トランジスタでもよく、フリップチップ（３０）内にゲート駆動回路を設けてもよい。分配された並列ソース電極接続（Ｓ）と交互に配される分配された並列ゲート電極接続（Ｇ）により、そしてさらに、分配且つ交互に配される電源接続（ＶＣＣ、ＧＮＤ）によりスイッチング・トランジスタの回路インピーダンスがさらに小さくなる。このモジュールには、二つの直列接続トランジスタ（２０１，２０２）、制御回路フリップチップ（３００）、バンプ電極（３１，３２）、接続ストラップ（１８１，１８２）を備えることにより、ワイヤ・ボンディング無しにｄｃ−ｄｃコンバータを構成することができる。
2005510878.tif 000002
【特許請求の範囲】
【請求項１】
基体部分と複数のパッケージ端子ピンを有するリードフレームを備え、該リードフレームの前記基体部分に搭載される少なくとも一つの第一の半導体装置ダイと、前記第一の半導体装置ダイ上の複数の接点に複数の第一のバンプ電極により固定され、前記リードフレームの複数の端子ピンに複数の第二のバンプ電極により固定されるフリップチップ集積回路半導体ダイとを備えるマルチチップ・モジュール半導体装置。
【請求項２】
前記フリップチップの前記複数の第二のバンプ電極が接続される前記リードフレーム端子ピンから前記リードフレーム基体部分を分離する一つのスロットが前記リードフレームに設けられていることを特徴とする請求項１に記載の装置。
【請求項３】
前記リードフレームの形成において一枚の金属板両端のエッチング処理を行い、前記金属板の一端のエッチング処理により前記少なくとも一つの半導体装置ダイを収容する少なくとも一つの凹部と前記スロットの溝の一部を形成し、前記金属板の他端のエッチング処理により前記金属板に前記スロットの溝を完成させる請求項２に記載の装置を製造する方法。
【請求項４】
前記第一の半導体装置は電力トランジスタであり、前記電力トランジスタには、前記リードフレーム基体部分のダイパッドと電気的コンタクトがとられる第一の主電極が設けられ、前記ダイパッドは前記少なくとも一つのパッケージ端子ピンと一体化され、前記電力トランジスタは、前記フリップチップの少なくとも一つの前記第一のバンプ電極に電気的に接続されるゲート電極を備え、前記フリップチップ集積回路は前記電力トランジスタのためのゲート駆動回路を備えることを特徴とする請求項１に記載の装置。
【請求項５】
前記フリップチップの前記複数の第二のバンプ電極が接続される前記リードフレーム端子ピンから前記リードフレーム基体部分を分離する第一のスロットが前記リードフレームに設けられ、前記電力トランジスタの第二の主電極の主接点が前記電力トランジスタ・ダイ上に設けられ、そして、前記主接点から、第二のスロットにより前記リードフレーム基体部分から分離される少なくとも一つの前記パッケージ端子ピンへ電気的に接続されていることを特徴とする請求項４に記載の装置。
【請求項６】
前記電気的接続は金属ストラップであることを特徴とする請求項５に記載の装置。
【請求項７】
前記リードフレームの形成において一枚の金属板両端のエッチング処理を行い、前記金属板の一端のエッチング処理により前記電力トランジスタ・ダイを収容するも一つの凹部と前記第一、第二のスロットの溝の一部を形成し、前記金属板の他端のエッチング処理により前記金属板に前記第一、第二のスロットの溝を完成させる請求項５又は６に記載の装置を製造する方法。
【請求項８】
前記第一の半導体装置は第一の電力スイッチング・トランジスタと第二の電力スイッチング・トランジスタであり、各電力トランジスタには、前記リードフレーム基体部分の対応するダイパッドと電気的コンタクトがとられる第一の主電極が設けられ、各ダイパッドは対応する第一の主電極のための前記複数のパッケージ端子ピンと一体化され、前記第一の電力トランジスタの第二の主電極は前記第一の電力トランジスタ・ダイ上に主接点を備え、前記第二主電極主接点から、前記第二の電力トランジスタの前記第一の主電極のための前記複数の端子ピンへ第一の電気的接続がなされて前記二つの電力トランジスタが直列接続され、前記第二の電力トランジスタの第二の主電極は前記第二の電力トランジスタ・ダイ上に主接点を備え、前記第二主電極主接点から、対応する少なくとも一つの前記分離されたパッケージ端子ピンへ第二の電気的接続がなされ、前記フリップチップ集積回路は、各電力トランジスタのためのゲート駆動回路を備え、電力トランジスタは、前記フリップチップの少なくとも一つの前記第一のバンプ電極に電気的に接続されるゲート電極を備えたことを特徴とする請求項１に記載の装置。
【請求項９】
前記第一、第二電気的接続は各々金属ストラップであることを特徴とする請求項８に記載の装置。
【請求項１０】
前記フリップチップの前記複数の第二のバンプ電極が接続される前記リードフレーム端子ピンから前記リードフレーム基体部分を分離する第一のスロットが前記リードフレームに設けられ、前記二つの電力トランジスタ・ダイパッドを分離し且つ前記第二電力トランジスタの前記第一主電極ための前記複数の端子ピンから前記第一電力トランジスタ・ダイパッドを分離する第二のスロットが前記リードフレームに設けられ、前記第二電気的接続のための前記少なくとも一つの端子ピンから前記第二電力トランジスタ・ダイパッドを分離する第三のスロットが前記リードフレームに設けられることを特徴とする請求項８乃至９に記載の装置。
【請求項１１】
前記リードフレームの形成において一枚の金属板両端のエッチング処理を行い、前記金属板の一端のエッチング処理により各電力トランジッスタを収容する各凹部と前記第一、第二、第三のスロットの溝の一部を形成し、前記金属板の他端のエッチング処理により前記金属板に前記第一、第二、第三のスロットの溝を完成させる請求項１０に記載の装置を製造する方法。
【請求項１２】
前記金属板の前記一端のエッチング処理と前記金属板の前記他端のエッチング処理とを異なる工程で行なうことを特徴とする請求項３、７又は１１に記載の装置を製造する方法。
【請求項１３】
前記又は各電力トランジスタの前記ゲート電極が前記又は各電力トランジスタ・ダイ上に複数のゲート接点を有し、各ゲート接点が前記フリップチップの対応する第一バンプ電極と接続されて、前記又は各ゲート駆動回路に電気的に並列なゲート接続を構成することを特徴とする請求項４乃至６又は請求項８乃至１０いずれかに記載の装置。
【請求項１４】
前記又は各電力トランジスタの第２主電極の分配された接点が前記フリップチップのさらなる複数の第一バンプ電極と接続されて、前記又は各第２主電極のから前記フリップチップ集積回路に電気的に並列接続がなされ、前記並列第２主電極接続のための前記さらなる複数の第一バンプ電極が前記並列ゲート接続のための前記複数の第一バンプ電極と交互に配されていることを特徴とする請求項１３に記載の装置。
【請求項１５】
前記複数の第二バンプ電極は、前記又は各ゲート駆動回路のための電源の少なくとも一つの第一の端子のために分配接続を行う複数の第二バンプ電極の少なくとも一群を備えたことを特徴とする請求項４乃至６、請求項８乃至１０、又は請求項１３又は１４いずれかに記載の装置。
【請求項１６】
前記又は各電力トランジスタは縦型ＭＯＳＦＥＴであることを特徴とする請求項４乃至６、請求項８乃至１０、又は請求項１３乃至１５いずれかに記載の装置。
【請求項１７】
前記複数のフリップチップ・バンプ電極はハンダ玉であることを特徴とする請求項１又は２，４乃至６、請求項８乃至１０、又は請求項１３乃至１６いずれかに記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、マルチチップ・モジュール（ＭＣＭ）半導体装置とこのような半導体装置
の製造方法に関する。
【背景技術】
【０００２】
半導体装置の技術分野では、“チップ（ｃｈｉｐ）”並びに“ダイ（ｄｉｅ、複数形ではｄｉｃｅ）”という用語は共に半導体装置本体を意味するのに用いられる。ＭＣＭ装置では、装置パッケージ即ちモジュール・パッケージ内に複数のそのような装置本体が収納される。半導体装置は、通常、基体部分と複数のパッケージ端子ピンを有するリードフレームを備える。リードフレームの一部分であるこれらパッケージ端末ピンは装置パッケージから外部へ引き出されて半導体装置端子となる。ＭＣＭ装置は、各半導体ダイがリードフレームの基体部分に搭載され、ダイからダイへと接続線がボンディングされ、そして、複数のダイから複数の端子ピンへと接続線がボンディングされる構造として知られている。
【０００３】
この発明は、ＭＣＭ装置にダイをマウントするのに必要なリードフレーム面積を縮小し、そしてボンディングされる接続線の抵抗とインダクタンスに起因する回路接続インピーダンスを低下させることを目的とするものである。
【発明の開示】
【課題を解決するための手段】
【０００４】
この発明は、基体部分と複数の端子ピンを有するリードフレームを備え、リードフレームの基体部分に搭載される少なくとも一つの第一の半導体装置ダイと、この第一の半導体装置ダイの複数の接点に複数の第一のバンプ電極により固定され、そしてリードフレームの端子ピンに複数の第二のバンプ電極により固定されるフリップチップ集積回路半導体装置ダイとを備えるＭＣＭ半導体装置を提供する。
【０００５】
上述のよう定義したこの発明の装置は、フリップチップの集積回路には固定するためのリードフレームの基体部分領域が不要であり、さらに、フリップチップから上記少なくとも一つの半導体装置ダイへと、そしてフリップチップから端子ピンへと、バンプ電極により低インピーダンス回路接続が実現できるという特徴が有る。
【０００６】
上記の装置では、フリップチップの複数の第二のバンプ電極が接続されるリードフレームの端子ピンからリードフレームの基体部分を分離するスロットをリードフレームに設けるとよい。この場合、リードフレームの形成において一枚の金属板両端のエッチング処理を行ってもよい。金属板の一端のエッチング処理により少なくとも一つの半導体装置ダイを収容する少なくとも一つの凹部とスロットの溝の一部が形成され、金属板の他端のエッチング処理により金属板にスロット溝を完成させる。
【０００７】
この発明の第一の実施形態では、上記第一の半導体装置は電力トランジスタであり、この電力トランジスタには、リードフレーム基体部分のダイパッドと電気的コンタクトがとられる第一の主電極が設けられている。このダイパッドは少なくとも一つのパッケージ端子ピンと一体化されている。電力トランジスタは、さらに、フリップチップの少なくとも一つの第一のバンプ電極に電気的に接続されるゲート電極を備える。フリップチップ集積回路は電力トランジスタのためのゲート駆動回路を備える。
【０００８】
この第一の実施形態を応用可能なものとしては、電力トランジスタとゲート駆動回路をｄｃ―ｄｃコンバータに設けることである。この場合、コンバータ内で直列接続される二つのスイッチング・トランジスタのうちの一つとして電力トランジスタが用いられ、他の一つのスイッチング・トランジスタとこのトランジスタを駆動するゲート駆動回路が分離されたモジュール・パッケージに収納される。
【０００９】
この第一の実施形態の装置では、フリップチップの複数の第二のバンプ電極が接続されるリードフレームの端子ピンからリードフレームの基体部分を分離する第一のスロットをリードフレームに設け、電力トランジスタの第二の主電極の主接点を電力トランジスタ・ダイ上に設け、そして、この主接点と、第二のスロットによりリードフレームの基体部分から分離される少なくとも一つのパッケージ端子ピンとを金属ストラップ等で電気的に接続するとよい。この場合、リードフレームの形成において一枚の金属板両端のエッチング処理を行ってもよい。金属板の一端のエッチング処理により電力トランジスタ・ダイを収容する凹部と第一、第二のスロットの溝部が形成され、金属板の他端のエッチング処理により金属板第一、第二２のスロット溝を完成させる。
【００１０】
この発明の第二の実施形態では、上記第一の半導体装置を二つ備え、これらは第一、第二の電力トランジスタであり、各電力トランジスタには、対応するリードフレーム基体部分のダイパッドと電気的コンタクトがとられる第一の主電極が設けられている。各ダイパッドは対応する第一の主電極のための複数のパッケージ端子ピンと一体化されている。第一電力トランジスタの第二の主電極には第一電力トランジスタ・ダイ上に主接点が設けられている。この第二の主電極の主接点から、第二の電力トランジスタの第一の主電極のための複数の端子ピンへ第一の電気的接続がなされてこれら二つの電力トランジスタが直列接続されている。第二電力トランジスタの第二の主電極には第二電力トランジスタ・ダイ上に主接点が設けられている。この第二の主電極の主接点から、少なくとも対応する一つの分離されたパッケージ端子ピンへ第二の電気的接続がなされている。フリップチップ集積回路は制御回路であり、各電力トランジスタの各々のためのゲート駆動回路を備える。各電力トランジスタは、さらに、フリップチップの少なくとも一つの第一のバンプ電極に電気的に接続されるゲート電極を備える。第一、第二の電気的接続は金属ストラップでなされてもよい。この場合、ワイヤボンディング無しに、また、モジュール内のすべての内部接続が低インピーダンスとなるマルチチップ・モジュールが構成できる。
【００１１】
この第二の実施形態を応用可能なものとしては、直列接続された二つの電力トランジスタとフリップチップ制御回路をｄｃ―ｄｃコンバータの活性要素とすることである。
【００１２】
この第二の実施形態の装置では、フリップチップの複数の第二のバンプ電極が接続されるリードフレームの端子ピンからリードフレームの基体部分を分離する第一のスロットをリードフレームに設け、二つの電力トランジスタ・ダイパッドを分離し且つ第二電力トランジスタの第一主電極ための複数の端子ピンから第一電力トランジスタ・ダイパッドを分離する第二のスロットをリードフレームに設け、そして、上記第二電気的接続のための少なくとも一つの端子ピンから第二電力トランジスタ・ダイパッドを分離する第三のスロットをリードフレームに設けるとよい。この場合、リードフレームの形成において一枚の金属板両端のエッチング処理を行ってもよい。金属板の一端のエッチング処理により各電力トランジスタ・ダイを収容する凹部と第一、第二、第三のスロットの溝部が形成され、金属板の他端のエッチング処理により金属板に第一、第二、第三のスロット溝を完成させる。
【００１３】
この発明の第一、第二の実施形態のさらなる特徴は、（各）電力トランジスタのゲート電極が（各）電力トランジスタ・ダイ上に複数のゲート接点を有し、各ゲート接点がフリップチップの対応する第一バンプ電極と接続されて、（各）ゲート駆動回路に電気的に並列なゲート接続を構成すると、（各）ゲート接続における回路インピーダンスが小さくなることである。この場合、（各）電力トランジスタの第二の主電極の複数の接点がフリップチップのさらなる複数の第一バンプ電極と接続されて（各）第二の主電極からフリップチップ集積回路に電気的に並列な接続を構成し、そして、並列に第二主電極を接続するためのさらなる複数の第一バンプ電極を、並列ゲート接続のための複数の第一バンプ電極に対して交互に配することにより、回路インピーダンスがさらに小さくなる。ゲートと第二主電極の接続を交互に行うことにより、隣接する接続のインダクタンスが効果的に打ち消し合い、また、（各）ゲート駆動回路と（各）電力トランジスタの間の全寄生インダクタンスが小さくなる。このインピーダンス低減技術は、マルチチップ・モジュールに対して外部の、（各）ゲート駆動回路のための電源にもインピーダンス低減を波及させることができる。この場合、（各）ゲート駆動回路のための電源の少なくとも一つの第一端子への分配接続をもたらす複数の第二バンプ電極の少なくとも一つの電極群をフリップチップの上記複数の第二バンプ電極に設ける。
【発明を実施するための最良の形態】
【００１４】
図１，２に示すＭＣＭ装置は、基体部分１１とダイパッド領域１２を有する、通常、銅の金属リードフレーム１０を備える。縦型ＭＯＳＦＥＴ電力スイッチング・トランジスタである半導体装置ダイ２０がリードフレーム基体部分１１上に搭載され、第一の主電極、即ち、ドレイン電極Ｄがダイパッド領域１２と電気的にコンタクトがとられている。リードフレーム１０には複数のパッケージ端子ピン１３が備えられ、これらの端子ピンはダイパッド１２と一体化されて、ＭＯＳＦＥＴドレイン電極Ｄのための外部端子となっている。端子ピン１３は、ドレイン電極Ｄとは反対側のＭＯＳＦＥＴダイ２０と上面が面位置になっている。リードフレーム１０にはさらなる複数のパッケージ端子ピン１４が備えられ、これらもＭＯＳＦＥＴダイ２０と上面が面位置になっている。端子ピン１４は第一のスロット１５によりリードフレーム基体部分１１より分離されている。フリップチップ３０の複数の第一のバンプ電極３１がＭＯＳＦＥＴダイ２０上の電極接点Ｇ、Ｓ‘と接続され、そして、フリップチップ３０の複数の第二のバンプ電極３２が分離端子ピン１４と接続されることにより、フリップチップ集積回路半導体ダイ３０が搭載されている。フリップチップ・バンプ電極３１，３２は通常ハンダ玉である。ＭＯＳＦＥＴ電力トランジスタ２０はゲート電極を備え、このゲート電極はフリップチップ３０の少なくとも一つの第一のバンプ電極３１に接続されている。フリップチップ３０はこの電力トランジスタのためのゲート駆動回路を備えている。リードフレーム基体部分１１の分離しているダイパッドではなく、電力トランジスタ・ダイ２０と端子ピン１４を架け渡すフリップチップ３０内にゲート駆動回路を設けることにより、リードフレーム基体部分１１の面積が縮小し、従って、マルチチップモジュール・パッケージが小さくなる。
【００１５】
図１，２に示す構成では、電力トランジスタ２０のゲート電極は、電力トランジスタ・ダイ２０上に複数のゲート接点Ｇを備える。各ゲート接点Ｇはフリップチップ３０の対応する第一のバンプ電極に接続されて、ゲート駆動回路に対して電気的に並列なゲート接続を構成している。さらに、図に示す構成では、電力トランジスタ２０の第二の主電極であるソース電極の複数の接点Ｓが、フリップチップ３０のさらなる複数の第一のバンプ電極３１に接続されて、この第二の主電極からフリップチップ集積回路への電気的に並列な接続を構成している。第二主電極Ｓ‘の並列接続のためのさらなる複数の第一のバンプ電極３１が並列ゲートＧ接続のための複数の第一のバンプ電極３１と交互に配されている。第二のバンプ電極３２は、ゲート駆動回路のための外部電源の第一の端子ＶＣＣへの分配接続を構成するための複数の第二のバンプ電極の第一の電極群を備える。第二のバンプ電極３２は、さらに、外部電源の第二の端子ＧＮＤへの分配接続を構成するための複数の第二のバンプ電極の第二の電極群を備える。第二のバンプ電極の第一の電極群と第二のバンプ電極の第二の電極群とは交互に配されている。さらなる一つの第二のバンプ電極３２がゲート駆動回路の制御入力ＣＴＲＬのための一つの端子ピンに接続されている。
【００１６】
フリップチップ３０へのソース接続Ｓ‘により小さなゲート・ソース・ループが形成され、低インピーダンスとなりスイッチング速度が上がり、さらに、ゲート駆動回路に障害をあたえうる、ドレイン・ソース回路を介して流れる主装置電流から、ゲート・ソース回路を分離できる。図１に示す電力トランジスタ・ダイ２０上に主接点Ｓを有する電力トランジスタ２０の第２の主電極であるソース電極と、この主接点Ｓから、第二のスロット１７によりリードフレーム基体部分１１から分離されている少なくとも一つのパッケージ端子ピン１６へと渡されている金属ストラップによる電気配線１８とによりドレイン・ソース回路が形成されている。ストラップ１８の一端が主接点Ｓにハンダ付け又は接着され、他端が端子ピン１６にハンダ付け又は接着され、中央部が第二のスロット１７上を架け渡されている。
【００１７】
電力トランジスタ・ダイ２０を収納する凹状基体部分１１、複数の一体化ピン１３，そして複数のピン１４，１６並びにこれらに対応する分離用第一、第二スロット１５，１７を有するリードフレーム１０は金属板を打ち抜く等の公知の機械的な方法により形成できる。しかし、図２に示すように、金属板の両端をエッチングするのが好ましい方法である。金属板の一端をエッチングすることにより、電力トランジスタ・ダイ２０を収納するダイパッド凹部１２と、第一、第二スロット１５，１７の溝の一部を形成し、金属板の他端をエッチングすることにより、第一、第二スロット１５，１７の溝を完成させる。金属板の一端、及び他端のエッチングは異なる工程で行ってもよい。または、パターンニングされたマスクを金属板の両端に設け、両端を同時にエッチングしてもよい。
【００１８】
図３に示すのは、ＭＯＳＦＥＴ電力スイッチング・トランジスタ２０，フリップチップ・ゲート駆動回路３０、主装置端子Ｄそしてソース端子Ｓを有する、図１，２に示すマルチチップ・モジュールの回路図である。この回路図では、ゲート容量蓄積、放電速度、従って、電力トランジスタのスイッチング速度を制限するドライバ・ゲ−ト・ソース回路の回路接続インピーダンスである抵抗Ｒと寄生インダクタンスＬを示している。この回路接続インピーダンスＲ、Ｌは、ゲート駆動回路３０と電力供給端子ＶＣＣ、ＧＮＤとの間の接続インピーダンスと、ゲート駆動回路３０とＭＯＳＦＥＴトランジスタ２０のゲート電極端子Ｇ、ソース電極端子Ｓ‘との間の接続インピーダンスとを示している。各接続は、ワイヤボンディングより低インピーダンスのフリップチップ・バンプ電極による接続で構成している。これらの接続を並列に行うことにより接続インピーダンスの抵抗分がさらに小さくなる。ゲート接続Ｇとソース接続Ｓ’を交互に行い、さらに、電力供給接続ＶＣＣ、ＧＮＤを交互に行うことにより、これらの寄生インダクタンスがさらに小さくなる。
【００１９】
図４に示すマルチチップ・モジュール半導体装置２は、基体部分１１１と二つのダイパッド領域１２１，１２２を有する金属リードフレーム１０１を備える。第一の縦型ＭＯＳＦＥＴ電力スイッチングトランジスタである第一の半導体装置ダイ２０１がリードフレーム基体部分１１１に搭載され、第一の主電極、即ち、ドレイン電極Ｄ１がダイパッド１２１に電気的にコンタクトがとられている。第二の縦型ＭＯＳＦＥＴ電力スイッチング・トランジスタである第二の半導体装置２０２がリードフレーム基体部分１１１に搭載され、第一の主電極、即ち、ドレイン電極Ｄ２がダイパッド１２２に電気的にコンタクトがとられている。リードフレーム基体部分１１１内のスロット１７１によりダイパッド１２１がダイパッド１２２から分離されている。リードフレーム１０１には複数のパッケージ端子ピン１３１/Ｄ１が備えられ、これらの端子ピンはダイパッド１２１と一体化されて、ＭＯＳＦＥＴドレイン電極Ｄ１のための外部端子となっている。端子ピン１３１/Ｄ１は、ドレイン電極Ｄ１とは反対側のＭＯＳＦＥＴダイ２０１と上面が面位置になっている。リードフレーム１０１にはさらに複数のパッケージ端子ピン１３２，１６１/Ｄ２、Ｓ１及び１３３/Ｄ２が備えられ、これらの端子ピンはダイパッド１２２と一体化されて、ＭＯＳＦＥＴドレイン電極Ｄ２のための外部端子となっている。端子ピン１３２，１６１/Ｄ２、Ｓ１及び１３３/Ｄ２もＭＯＳＦＥＴダイ２０１並びにＭＯＳＦＥＴダイ２０２と上面が面位置になっている。スロット１７１により第一のトランジスタ・ダイパッド１２１が端子ピン１３２，１６１/Ｄ２、Ｓ１及び１３３/Ｄ２からも分離されている。
【００２０】
第一の電力トランジスタ第二の主電極であるソース電極の主接点Ｓ１が、ドレイン電極Ｄ１とは反対側のＭＯＳＦＥＴダイ２０１の上面に設けられている。第一の電力トランジスタ２０１の主ソース接点Ｓ１から、第二の電力トランジスタ２０２のドレイン電極Ｄ２のための端子ピン１３２及び１６１/Ｄ２、Ｓ１へと渡されている、通常、銅の金属ストラップによる電気配線１８１により二つの電力トランジスタが直列接続されている。ストラップ１８１の一端が主接点Ｓ１にハンダ付け又は接着され、他端が端子ピン１３２，１６１/Ｄ１、Ｓ１にハンダ付け又は接着され、中央部がスロット１７１上を架け渡されている。第二の電力トランジスタの第二の主電極であるソース電極の主接点Ｓ２が、ドレイン電極Ｄ２とは反対側のＭＯＳＦＥＴダイ２０２の上面に設けられている。通常、銅の金属ストラップによる電気配線１８２が、第二の電力トランジスタ２０２の主ソース接点Ｓ２から、スロット１７２によりリードフレームの基体部分１１１から分離されている複数のパッケージ端子ピン１６２/Ｓ２へと渡されている。ストラップ１８２の一端が主接点Ｓ２にハンダ付け又は接着され、他端が端子ピン１６２/Ｓ２にハンダ付け又は接着され、中央部がスロット１７２上を架け渡されている。
【００２１】
リードフレーム１０１はさらに複数のパッケージ端子ピン１４１を備え、これら端子ピンはＭＯＳＦＥＴダイ２０１、２０２と上面が面位置になっている。また、これら端子ピンは、スロット１７１に繋がるスロット１５１によりリードフレームの基体部分１１１から分離されている。
【００２２】
フリップチップ３００の複数の第一のバンプ電極３１１が、ＭＯＳＦＥＴダイ２０１上の少なくとも一つのゲート電極接点Ｇ１と少なくとも一つのソース電極接点Ｓ１‘と、さらにＭＯＳＦＥＴダイ２０２上の少なくとも一つのゲート電極接点Ｇ２と少なくとも一つのソース電極接点Ｓ２‘とに接続され、フリップチップ３００の複数の第二のバンプ電極３２１が、分離されている複数の端子ピン１４１に接続されることにより、フリップチップ集積回路ダイ３００が搭載されている。フリップチップ・バンプ電極３１１，３２１は通常ハンダ玉である。ＭＯＳＦＥＴ電力トランジスタ２０１はゲート電極を備え、このゲート電極はフリップチップ３００の少なくとも一つの第一のバンプ電極３１１に接続されている。ＭＯＳＦＥＴ電力トランジスタ２０２もゲート電極を備え、このゲート電極はフリップチップ３００の少なくとも一つの第一のバンプ電極３１１に接続されている。フリップチップ集積回路は、二つの電力トランジスタ２０１，２０２の各々のためのゲート駆動回路を備えた制御回路となっている。
【００２３】
図１，２を参照して説明した構成と同様に、電力トランジスタ２０１のゲート電極は、電力トランジスタ・ダイ２０１上に複数のゲート接点Ｇ１を備え、電力トランジスタ２０１のためのゲート駆動回路に対し電気的に並列なゲート接続を構成し、電力トランジスタ２０２のゲート電極は、電力トランジスタ・ダイ２０２上に複数のゲート接点Ｇ２を備え、電力トランジスタ２０２のためのゲート駆動回路に対し電気的に並列なゲート接続を構成している。さらに、電力トランジスタ２０１のソース電極は、電力トランジスタ・ダイ２０１上に複数のソース接点Ｓ１‘を備え、電力トランジスタ２０１のためのゲート駆動回路に対し電気的に並列なソース接続を構成し、電力トランジスタ２０２のソース電極は、電力トランジスタ・ダイ２０２上に複数のソース接点Ｓ２‘を備え、電力トランジスタ２０２のためのゲート駆動回路に対し電気的に並列なゲート接続を構成している。第二のバンプ電極３２１は、電力トランジスタ２０１のためのゲート駆動回路に対する電源の第一の端子ＶＣＣ１への分配接続を構成するための複数の第二のバンプ電極の第一の電極群を備える。第二のバンプ電極３２１は、さらに、電力トランジスタ２０２のためのゲート駆動回路に対する電源の第一の端子ＶＣＣ２への分配接続を構成するための複数の第二のバンプ電極の第二の電極群を備える。さらなる一つの第二のバンプ電極３２１が制御回路の制御入力ＣＴＲＬのための一つの端子ピン１４１に接続されている。
【００２４】
図５に示すのは、ＭＯＳＦＥＴ電力スイッチング・トランジスタ２０１，２０２，フリップチップ制御回路３００を有する、図４に示すマルチチップ・モジュールの回路図である。このマルチチップ・モジュールはｄｃ―ｄｃコンバータの活性要素となる。ＭＯＳＦＥＴトランジスタ２０１，２０２が直列接続される端子５１，５２間に電圧を印加する。トランジスタ２０１，２０２間のスイッチ・ノード５３がインダクタ５４とキャパシタ５５を介して出力５６となる。トランジスタ２０１，２０２は各々対応するゲート駆動回路３０１，３０２により駆動される。制御回路３０３の一方の入力には制御端子ＣＴＲＬより入力が与えられ、他方の入力にはフィードバック経路５７を介して出力５６が与えられる。制御回路３０３からトランジスタ２０１，２０２に制御信号が供給されると、これらのトランジスタが交互にオン、オフして出力に一定電圧を供給する。マーク・スペース・レシオ（ｍａｒｋ−ｓｐａｃｅ  ｒａｔｉｏ）を変化させる、即ち、トランジスタ２０１とトランジスタ２０２の導通時間の比率を変化させることにより出力５６に所望の電圧を取り出す。
【００２５】
上記各実施形態では、電力トランジスタ２０，２０１，２０２は縦型ＭＯＳＦＥＴとしたが、これらのトランジスタは、他のタイプ、例えばＩＧＢＴ等の絶縁ゲート・トランジスタでもよい。図３及び図５に示す回路は各々それ自体は公知のものであり、図１及び図２，並びに図４に代表されるモジュール構成の典型的な応用を示すものにすぎない。これらのモジュール構成はｄｃ−ｄｃコンバータ以外にも、例えばＤ級増幅器に用いることができる。実際、この発明の範疇では、一つ乃至複数のゲート駆動回路を備えたフリップチップを有するリードフレームの基体部分に搭載するのは、一つ乃至複数の電力トランジスタではなく、他のタイプの主半導体装置である少なくとも一つの半導体装置ダイでもよく、フリップチップはこの主半導体装置のための適切なインターフェースを備えてもよい。
【図面の簡単な説明】
【００２６】
【図１】この発明の第一実施形態によるマルチチップ・モジュール半導体装置を示す概略平面図である。
【図２】図１に示す装置の線Ｉ−Ｉについての概略側面図である。
【図３】それ自体は公知であるが、図１、図２に示すモジュール構成が適用可能な回路例を示す図である。
【図４】この発明の第二実施形態によるマルチチップ・モジュール半導体装置を示す概略平面図である。
【図５】それ自体は公知であるが、図４に示すモジュール構成が適用可能な回路例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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