(57)【要約】抵抗記憶装置（１１０）およびその製造方法は、磁気スタック（１１４）上に配置された、キャップ層（１４０）およびハードマスク層（１４２）を有し、上記キャップ層（１４０）またはハードマスク層（１４２）はＷＮを含んでいる。上記磁気スタック（１１４）の真下に配置された種膜（１３６）もＷＮを含んでいてもよい。上記材質ＷＮを利用することにより、上記製造工程において、エッチング加工の選択性を向上できる。
2005523575.tif 000002
【特許請求の範囲】
【請求項１】
抵抗半導体記憶装置の製造方法において、
基材を準備するステップと、
上記基材の上に第１層間誘電体を形成するステップと、
上記第１層間誘電体の中に複数の第１導電線を配置するステップと、
上記第１導電線上に種膜を形成するステップと、
上記種膜上に第１磁気層を形成するステップと、
上記第１磁気スタック上にトンネル障壁層を形成するステップと、
上記トンネル障壁上に第２磁気層を堆積するステップと、
上記第２磁気スタック層上にキャップ層を堆積するステップと、
上記キャップ層上にハードマスク材質を堆積するステップと、
ハードマスクを形成するために上記ハードマスク材質をパターン化するステップと、
上記キャップ層、第２磁気層、トンネル障壁層をパターン化して複数のトンネル接合部を形成するために、上記パターン化されたハードマスクを用いるステップとを含み、
キャップ層を堆積するステップ、ハードマスク材質を堆積するステップ、または種膜を堆積するステップの少なくとも１つが、ＷＮを堆積するステップを含む、抵抗半導体記憶装置の製造方法。
【請求項２】
上記キャップ層を堆積するステップが、ＷＮを堆積するステップを含み、
上記ハードマスク材質を堆積するステップが、導電性窒化物を堆積するステップを含む、請求項１に記載の方法。
【請求項３】
上記ハードマスク材質を堆積するステップが、ＷＮを堆積するステップを含み、
上記キャップ層を堆積するステップが、導電性窒化物を堆積するステップを含む、請求項１に記載の方法。
【請求項４】
上記第１磁気スタック層をパターン化するステップと、
トンネル接合部絶縁材質を上記複数のトンネル接合部の間に堆積するステップとをさらに含む、請求項１に記載の方法。
【請求項５】
上記トンネル接合部絶縁材質を堆積するステップが、Ｓｉ３Ｎ４またはＳｉＯ２を堆積するステップを含む、請求項４に記載の方法。
【請求項６】
上記トンネル接合部絶縁材質上に第２層間誘電体を堆積するステップをさらに含む、請求項４に記載の方法。
【請求項８】
上記第２層間誘電体を堆積するステップが、ＳｉＯ２または有機誘電体材質を堆積するステップを含む、請求項６に記載の方法。
【請求項９】
上記キャップ層をパターン化した後に、上記ハードマスク材質を除去するステップをさらに含む、請求項１に記載の方法。
【請求項１０】
ハードマスク材質を堆積するステップが、約２００〜２０００Åの導電材質を堆積するステップを含み、
上記キャップ層を堆積するステップが、約７５〜２５０Åの材質を堆積するステップを含む、請求項１に記載の方法。
【請求項１１】
上記抵抗半導体記憶装置が、磁気ランダムアクセスメモリ（ＭＲＡＭ）装置を含む、請求項１に記載の方法。
【請求項１２】
上記第１導電線上に酸化物を堆積するステップをさらに含み、この酸化物上に上記の種膜を形成し、この酸化物を電界効果トランジスタと接続する、請求項１に記載の方法。
【請求項１３】
ハードマスクを形成するために上記ハードマスク材質をパターン化するステップが、
上記ハードマスク上にレジストを堆積するステップと、
上記レジストをパターン化するステップと、
上記ハードマスク材質の領域が露出するように上記レジストの一部を除去するステップと、
上記ハードマスク材質をパターン化し、上記ハードマスクを形成するために、上記レジストを用いるステップと、
を含む、請求項１に記載の方法。
【請求項１４】
請求項１に記載の方法によって製造された、抵抗半導体記憶装置。
【請求項１５】
複数の第１導電線と、
上記第１導電線の少なくとも一部分の上に配置された種膜と、
上記種膜上に配置された第１磁気層と、
上記第１磁気層上に配置されたトンネル障壁と、
上記トンネル障壁上に配置された第２磁気層と、
上記第２磁気層上に配置されたキャップ層と、
を含み、上記種膜および上記キャップ層の少なくとも１つはＷＮを含む、抵抗半導体記憶装置。
【請求項１６】
上記キャップ層が、約７５〜２５０Åの材質を含む、請求項１５に記載の抵抗半導体記憶装置。
【請求項１７】
上記キャップ層上に配置されたハードマスク材質をさらに含み、上記ハードマスク材質または上記キャップ層の少なくとも１つが、ＷＮを含む、請求項１５に記載の抵抗半導体記憶装置。
【請求項１８】
上記ハードマスク材質が、約２００〜２０００Åの材質を含む、請求項１７に記載の抵抗半導体記憶装置。
【請求項１９】
上記ハードマスク材質がＷＮを含み、上記キャップ層が導電性窒化物を含む、請求項１７に記載の抵抗半導体記憶装置。
【請求項２０】
上記ハードマスク材質が導電性窒化物を含み、上記キャップ層がＷＮを含む、請求項１７に記載の抵抗半導体記憶装置。
【請求項２１】
上記種膜がＷＮを含む、請求項１７に記載の抵抗半導体記憶装置。
【請求項２２】
上記抵抗半導体記憶装置が、磁気ランダムアクセスメモリ（ＭＲＡＭ）装置を含み、上記種膜、第１磁気層、トンネル障壁および第２磁気層が、磁気トンネル接合部（ＭＴＪ）を形成するようにパターン化されている、請求項１５に記載の抵抗半導体記憶装置。
【請求項２３】
上記ＭＴＪ上に配置された複数の第２導電線をさらに含む、請求項２２に記載の抵抗半導体記憶装置。
【請求項２４】
上記第１導電線の真下に配置された基材と、
上記基材上に配置された第１層間誘電体と、
上記複数のＭＴＪ間の上記第１層間誘電体上に配置された、トンネル接合部絶縁材質と、
上記トンネル接合部絶縁材質上に配置された第２層間誘電体と、
をさらに含み、
上記第１層間誘電体の内部に上記第１導電線が形成され、
上記第２層間誘電体の内部に上記第２導電線が形成されている、
請求項２３に記載の抵抗半導体記憶装置。
【請求項２５】
上記トンネル接合部絶縁材質を堆積するステップが、Ｓｉ３Ｎ４またはＳｉＯ２を堆積するステップを含み、
上記第２層間誘電体を堆積するステップが、ＳｉＯ２または有機誘電体材質を堆積するステップを含む、請求項１５に記載の抵抗半導体記憶装置。
【請求項２６】
上記第１導電線上に配置された酸化物をさらに含み、該酸化物上に上記種膜が形成されており、該酸化物が電界効果トランジスタと接続されている、請求項１５に記載の抵抗半導体記憶装置。
【請求項２７】
上記キャップ層がＷＮを含む、請求項１５に記載の抵抗半導体記憶装置。
【請求項２８】
上記種膜がＷＮを含む、請求項１５に記載の抵抗半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体装置の製造、とりわけ磁気ランダムアクセスメモリ（ＭＲＡＭ）装置の製造に関するものである。
【背景技術】
【０００２】
半導体は、例えばラジオ，テレビ，携帯電話機（cell phones），パソコン（personal computing device)などの電子機器の集積回路に広く使われている。また、半導体装置の一種として、半導体記憶装置をあげられる。また、半導体記憶装置には、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）やフラッシュメモリなどの、電荷を利用して情報を記憶するものがある。
【０００３】
スピン電子技術は、半導体技術と磁気学とを組み合わせたものであり、記憶装置に関してごく最近に開発された技術である。スピン電子技術では、電荷ではなく電子のスピンによって、「１」または「０」の状態を表す。ＭＲＡＭ装置は、このようなスピン電子装置の一例である。このＭＲＡＭ装置は、互いに異なる方向に延びる、別々の金属層に配置された導電線を備えている。そして、ＭＲＡＭ装置は、これらの導電線によって、磁気スタックを挟んでいる構成である。なお、導電線（例えばワード線とビット線）が交差する場所は、交差点と呼ばれる。また、一方の導電線を流れる電流は、その周囲に磁場を生成し、金属線（wire）または導電線に沿った特定の方向に磁極性を向ける。さらに、他方の導電線を流れる電流も磁場を誘発し、磁極性を部分的に転換することもある。そして、「０」または「１」として表示されるデジタル情報は、磁気モーメントの配列として格納されるようになっている。このような磁気素子の抵抗は、モーメントの配列によって決まる。従って、磁気素子の抵抗状態を検出することにより、格納状態を素子から読み出せる。また、記憶セルアレイは、通常、行および列を有するマトリックス構造に導電線および交差点を配置することによって、構成される。
【０００４】
従来の半導体記憶装置（例えば、ＤＲＡＭ装置）と比較して、ＭＲＡＭ装置の長所は、不揮発性である点である。例えば、ＭＲＡＭ装置を使用しているパソコン（ＰＣ）の「起動時間」は、ＤＲＡＭ装置をもつ従来のＰＣほど長くない。さらに、ＭＲＡＭ装置は、余分なエネルギー消費を必要とすることなく、格納しているデータを「覚えておく」機能を有している。ＭＲＡＭ装置には、起動プロセスを省けるとともに、現在のメモリ技術と比べて、より多くのデータを格納し、より迅速にデータにアクセスし、使用電力をより少なくできる可能性がある。
【０００５】
なお、ＭＲＡＭ装置は、従来の記憶装置とは動作が異なっているので、その設計および製造については、解決すべき課題がある。
【０００６】
〔発明の概要〕
本発明のいくつかの好ましい実施形態では、抵抗記憶素子に対するエッチング加工を最適化する、材質の組み合わせを提供することにより、複数の技術的利点が得られる。好ましい上記一実施形態では、例えば窒化タングステン（ＷＮ）といった材料を、ＭＲＡＭ装置のトンネル接合部ハードマスク、またはキャップ層（cap layer）、および／またはトンネル接合部スタック種膜（tunnel junction stack seed layer）に対して使用する。
【０００７】
ある実施形態では、抵抗（resistive）半導体記憶装置の製造方法が、基材（workpiece）を準備するステップと、上記基材の上に第１層間誘電体（inter-level dielectric）を形成するステップと、上記第１層間誘電体の中に複数の第１導電線を配置するステップとを含む。この方法は、上記第１導電線上に種膜を形成するステップと、上記種膜上に第１磁気層を形成するステップと、上記第１磁気層上にトンネル障壁層を形成するステップとをさらに含む。上記トンネル障壁層上に第２磁気層を堆積し、上記第２磁気層上にキャップ層を堆積し、上記キャップ層上にハードマスク材質（hard mask material）を堆積する。この方法は、ハードマスクを形成するために上記ハードマスク材質をパターン化（patterning）するステップと、上記パターン化されたハードマスクを、上記キャップ層、第２磁気層およびトンネル障壁層をパターン化して複数のトンネル接合部を形成するために、用いるステップとを含む。キャップ層を堆積するステップ、ハードマスク材質を堆積するステップ、または種膜を堆積するステップの少なくとも１つが、ＷＮを堆積するステップを含む。
【０００８】
他の実施形態では、抵抗半導体記憶装置が、複数の第１導電線と、上記第１導電線の少なくとも一部分の上に配置された種膜と、上記種膜上に配置された第１磁気スタックとを備えている。トンネル障壁が、上記第１磁気スタック上に配置されており、第２磁気スタックが、上記トンネル障壁上に配置されており、キャップ層が、上記第２磁気スタック上に配置されている。ここで、上記種膜および上記キャップ層の少なくとも１つはＷＮを含んでいる。
【０００９】
本発明における実施形態の有利な点は、トンネル接合部ハードマスク開口部を反応性イオンエッチング（ＲＩＥ）するプロセスと、次の、第１導電線の金属を侵食しないように種膜上に任意のエッチング停止部を設けて行うトンネル接合部のエッチングとを行うための、プロセス窓（process window）を改善できる点である。
【００１０】
（図面の簡単な説明）
上記した本発明の特徴点をより明確にするために、以下に、添付図を用いた説明を行う。
図１は、記憶セルにアクセスするために各記憶セルの下にワード線、および上にビット線が配置されている、アレイ状に配置された磁気スタック記憶セルを有する従来技術のＭＲＡＭ装置の斜視図である。
図２は、図１に示すＭＲＡＭ装置の平面図である。
図３は、ＭＲＡＭ装置の断面図である。
図４〜図６は、本発明の実施形態に基づいたさまざまな製造段階のＭＲＡＭ装置の断面図である。
図７は、ハードマスクを除去した本発明の実施形態の断面図である。
図８は、第１導電線上に酸化物層のないＭＲＡＭ構造における、本発明の実施形態の交差点の断面図である。
【００１１】
異なる図面における同じ番号と符号とは、特記しない限り同じ部材を示す。これらの図は、好ましい実施形態に関する特徴を明確に示すように描かれており、必ずしも縮尺通りではない。
【００１２】
〔好ましい実施形態の詳細な説明〕
従来技術のＭＲＡＭ加工手順（process flows）および材質について説明し、続いて、本発明の好ましい実施形態およびそれぞれの有利な点について説明する。
【００１３】
ＭＲＡＭ装置を製造する場合、通常、集積回路（ＩＣ）の製造時に、磁気金属スタックがバック・エンド・オブ・ライン（back-end-of-line;ＢＥＯＬ）に埋め込まれる。磁気スタックは、通常、複数の異なる金属層を含んでおり、また、これらの金属層間には、誘電体の薄層が挟まっている。
磁気スタックの合計の厚みは、例えば数十ナノメートルである。交差点ＭＲＡＭ構造では、磁気スタックは、通常、２つの金属配線面の交差部（例えば、ある角度をなして配され、異なる方向へ延びている金属２（Ｍ２）層と金属３（Ｍ３）層との交差部）に配置されている。磁気スタックの上部および底部は、通常、Ｍ（ｎ）およびＭ（ｎ＋１）配線層導電線とそれぞれ接触している。
【００１４】
導電線１２および２２を備える、従来技術のＭＲＡＭ装置１０を図１に示す。導電線１２および２２は、第１および第２方向へ延び、例えばアルミニウムまたは銅などの導電性材質を含んでいる。第１層間誘電体（ＩＬＤ）層（図示せず）は、基材（図示せず）の上に堆積されている。金属化層は、通常、導電線１２を形成するため、ダマシンプロセスを用いて層間誘電体層中に形成されている。磁気スタック１４は、導電線１２上に形成されている。
【００１５】
磁気スタック１４は、通常、例えば、ＰｔＭｎ，ＣｏＦｅ，Ｒｕ，およびＮｉＦｅなどの材質でできた複数の層を含む、第１磁気層２０を備えている。第１磁気層２０は、ハード層または基準層と呼ばれることが多い。第１磁気層２０は、第１導電線１２上に配置された種膜（seed layer；図示せず）を備えていてもよい。この種膜は、通常、磁気スタック１４のエッチング時に第１導電線１２の侵食を防ぐために、ＴａＮを含んでいる。
【００１６】
磁気スタック１４は、誘電体層１８をさらに備えている。この誘電体層１８は、例えばＡｌ２Ｏ３を含み、第１磁気層２０上に堆積されている。この誘電体層１８は、多くの場合、トンネル層、トンネル障壁、またはＴ障壁と呼ばれる。磁気スタック１４は、第２磁気層１６をさらに備えている。この第２磁気層１６は、第１磁気層２０に類似した材質を有する多層構造を含み、誘電体層１８上に堆積されている。第２磁気層１６は、ソフト層または自由層（free layer）などと呼ばれる。これらの第１磁気層２０、誘電体層１８、および第２磁気層１６は、磁気スタック１４を形成するようにパターン化されている。
【００１７】
導電線２２は、金属化層の内部で、導電線１２とは異なる方向、例えば、導電線１２に対して垂直な方向に延びている。この導電線２２は、磁気スタック１４上に形成される。なお、多くの場合、この導電性２２は、ダマシンプロセスによって、磁気スタック１４および導電線２２上に堆積された誘電体層（図示せず）の内部に形成される。
導電線１２および２２は、メモリアレイ（memory array）１０のワード線およびビット線として機能する。磁気スタック１４の順序を逆にしてもよい。例えば、絶縁層１８の上側にハード層２０、下側にソフト層１６を配してもよい。また、ワード線１２およびビット線２２は、磁気スタック１４の上側・下側のいずれに配置されていてもよい。ＦＥＴのようにＭＲＡＭを設計するために、例えば、酸化物層（図示せず）を、第１導電線１２の間、または第２導電線２２の間に配置してもよく、この酸化物層をパターン化してビアホールを形成してもよい。このビアホールは、磁気スタック１４を電界効果トランジスタ（ＦＥＴ）と連結する導体充填するために用いられる。
【００１８】
ＭＲＡＭ装置では、磁気スタック１４のソフト磁気層または自由層１６に情報が格納されている。情報を格納するためには、磁場が必要である。この磁場は、導電線１２および２２を流れる、ワード線およびビット線の電流によって生成される。読み出しの対象となる特定のセルに電圧を印加し、「１」または「０」の論理状態を表すセルの抵抗値を決定することによって、情報を読み出すこととなる。
【００１９】
図３に、ＭＲＡＭ装置１０の断面図を示す。この図は、ＭＲＡＭの導電性素子の間にあるさまざまな絶縁層を示している。第１導電線１２は、第１層間誘電体２４（図３には誘電体２４を表していないので、破線で示す。）によって相互に絶縁されている。また、第２導電線２２は、第２層間誘電体３４によって相互に絶縁されている。抵抗記憶素子またはＴＪ１４と、キャップ層２８と、ハードマスク３０とは、絶縁層またはＴＪ側壁絶縁層３２によって相互に絶縁されている。
【００２０】
ＭＲＡＭ磁気スタック１４またはトンネル接合部（ＴＪ）の加工では、金属化層（Ｍ）１２の間にある層間誘電体２４、金属化層Ｍ（ｎ＋１）２２の間にある層間誘電体３４、ＴＪ１４側壁絶縁層３２、ＴＪ１４エッチング用ハードマスク３０、およびＴＪスタックキャップ層２８に対して、異なる材質を用いる必要がある。ハードマスク３０は、導電性であり、ＴＪ１４をエッチングする時に良好な安定性を有していることが望ましい。ＴＪスタックキャップ層２８は、導電性であり、磁気材質１６を酸化から保護し、ハードマスク３０を開口反応性イオンエッチング（ＲＩＥ）するとき、および／または、ハードマスク３０を除去反応性イオンエッチング（ＲＩＥ）するときに、エッチング停止部となることが望ましい。
【００２１】
４つの材質、すなわち、金属化層層間誘電体（ＩＬＤ）２４／３４、ＴＪ側壁絶縁体３２、ハードマスク材質３０、およびキャップ層２８は、相互に関連している。なぜなら、適切なプロセス窓を得るために、これらの材質のそれぞれを選択的にエッチングすることがあるからである。すなわち、キャップ層２８に対するハードマスク３０の材質選択、および、ハードマスク３０とＴＪ絶縁体３２とに対するＩＬＤ２４／３４の材質選択は、さまざまな材質のエッチング選択性により相互に関連している。
【００２２】
ＭＲＡＭ加工では、通常、ＳｉＯ２を、金属化層ＩＬＤ２４／３４として使用する。この場合、ＴＪ絶縁材質３２のエッチング選択性は、ＳｉＯ２のエッチング選択性とは異なっているほうがよい。さらに、ＴＪ絶縁材質３２と、ＴＪハードマスク材質３０との双方は、ＳｉＯ２のＲＩＥ（例えば、金属化層Ｍ３のエッチング）に対するエッチング選択性が良好な材質を含むことが好ましい。それゆえ、Ｓｉ3Ｎ4を、ＴＪ絶縁材質３２として使用し、ＴｉＮまたはＴａＮを、ＴＪキャップ層２８および／またはＴＪハードマスク３０として使用してもよい。ＴＪハードマスク３０の厚さは、約１５０ｎｍであることが好ましい。
【００２３】
しかしながら、ＴｉＮまたはＴａＮを、ハードマスク３０の開口ＲＩＥ（例えば、ＲＩＥによるハードマスク３０のパターニング）に対して使用する場合、ハードマスク３０の開口ＲＩＥを、キャップ層２８で停止させることが問題となる。加工域（process latitudes）を良好にするため、ＴＪハードマスク３０の開口ＲＩＥの正確な停止部が備えられていることが望ましい。なぜなら、これにより、ＴＪ１４の下側にある金属化線１２をエッチングしすぎることなく、ＴＪ１４のエッチング加工をどのくらいの長さだけ実施する必要があるか、を正確に決められるからである。
【００２４】
図３に示すように、例えば１０ｎｍのＴａＮを含む薄いＴＪスタックキャップ層２８が、ハードマスク３０の下側であって、ＴＪ１４の上側に配置されている。この形態では、キャップ層２８は、「たとえハードマスク３０を除去するＲＩＥに曝された後であっても、ＴＪスタック１４の磁気材質を酸化から保護し、ハードマスクを開口ＲＩＥするときのエッチング率およびシート抵抗をできるだけ低くする」という特性を有していることが望ましい。
【００２５】
通常、キャップ層２８は、ＴａＮを含んでいる。ＴａＮは、１．８オームμｍの特定の抵抗を有し、ハードマスク３０の開口ＲＩＥに対するエッチング選択性が低い。このため、ハードマスク３０の開口ＲＩＥを行うときには、時間を計るか、あるいは、最終点を検出する必要がある。
【００２６】
磁気スタック１４の基準層２０の種膜は、通常、ＴａＮを含んでいる。このスタック１４を塩素プラズマ中でエッチングする場合、ＴａＮは不利である。なぜなら、ＴａＮが破壊されるリスクと、その下側の（例えばＣｕを含んでいることもある）導電線１２が塩素によって侵食されるリスクとを回避できるような、ＴａＮに対するエッチング停止部はないからである。
【００２７】
本発明の実施形態では、トンネル接合部キャップ層，トンネル接合部ハードマスクおよび他の材質の層（スタック種膜など）に関し、高いエッチング加工選択性を得られるように複数の材質を組み合わせて、技術的利点を得るようになっている。
上記のキャップ層またはハードマスク層は、ＷＮを含んでおり、このＷＮの利点は、酸化環境に対して安定性があり、ハードマスク開口ＲＩＥプロセスに対して優れたエッチング選択性を有している点である。
【００２８】
図４〜図６に、本発明の実施形態に基づいた、異なる製造段階におけるＭＲＡＭ装置１１０の断面図を示す。図４に、基材（workpiece）１３８を備える半導体ウエハーを示す。この基材１３８は、シリコン、または、例えば絶縁層によって被覆された他の半導体材質を含んでいてもよい。また、基材１３８は、図示しないフロント・エンド・オブ・ライン（front end of the line;ＦＥＯＬ）に形成された、他の活性素子または回路を備えていてもよい。さらに、基材１３８は、例えば単結晶シリコン上に酸化シリコンを備えたものであってもよい。また、基材１３８は、他の導電性層または他の半導体素子（例えば、トランジスタ、ダイオードなど）を備えていてもよい。複合型半導体（例えば、ＧａＡｓ、ＩｎＰ、またはＳｉＣ、またはＳｉ／Ｇｅ）をシリコンの代わりに使用してもよい。
【００２９】
また、任意の薄いキャップ層（図示せず）を、基材１３８上に形成してもよい。このキャップ層は、第１導電線１１２に対して使用される金属が、基材１３８へ拡散することを防止するように適合された、保護材質の薄層を備えていることが好ましい。例えば第１導電線１１２材質に銅が使用されている場合、キャップ層を使用しなければ、銅は上側および下側の誘電体に拡散する傾向がある。銅は酸化しやすいので、第１導電線１１２が銅を含む場合、第１導電線１１２の酸化を防止するために、キャップ層が酸化物以外の材質を含んでいることが好ましい。キャップ層は、例えばＳｉ３Ｎ４のような窒化物を含んでいてもよい。
【００３０】
キャップ層上には、第１絶縁層１２４（図４では明示せず）が堆積されている。第１絶縁層１２４は、層間誘電体（ＩＬＤ）層（例えば、ウエハー第１層間誘電体）を備えていることが好ましい。第１絶縁層１２４は、酸化シリコン（ＳｉＯ２）を含むことが好ましいが、他の誘電体材質（例えば低誘電定数材質）を含んでいてもよい。本発明の好ましい実施形態では、ＩＬＤ１２４が、例えばダウケミカルカンパニー（Dow Chemical Company）社の登録商標であるＳＩＬＫなどの有機誘電体材料を含んでいることが好ましく、この場合についてさらに説明する。
【００３１】
例えばダマシンプロセスによって第１導電線１１２を形成するため、第１絶縁層１２４をパターン化し、エッチングし、導電性材質を充填する。パターン化して充填するプロセスは、シングルダマシンまたはデュアルダマシンプロセスを有していてもよい。また、第１導電線１１２に充填するときに、例えば、同時にビア（図示せず）に充填してもよい。
第１絶縁層１２４を、リソグラフィーによってパターン化し、反応性イオンエッチング（ＲＩＥ）によって、トレンチ（trenches）を形成する。このトレンチに、第１導電線１１２が形成されることになる。例えば、このトレンチの幅は、０．２μｍであり、深さは、０．４〜０．６μｍである。
【００３２】
使用する導電性材質に応じて、導電線１１２に、光学的な下地（図示せず）を備えてもよい。例えば、第１導電線１１２が、銅を含むならば、トレンチの内部およびトレンチの側壁に沿ったウエハー表面上に堆積された銅下地を備える下地を使用することが好ましい。次に、導電性材質を、ウエハー１１０上およびトレンチの内部に堆積する。第１導電線１１２は、最小の間隔を開けた線（例えば、最小形状を有している）またはより大きな間隔を開けた線を備えていてもよい。ウエハー１１０を化学機械研磨（ＣＭＰ）し、第１絶縁層１２４上の最上表面上にある余分な導電性材質１１２を除去する。
【００３３】
第１導電線１１２は、例えば物理蒸着（ＰＶＤ）または化学蒸着（ＣＶＤ）によって堆積した導電性の材質を有している。この導電性の材質は、金属（例えば、銅）を含んでいることが好ましいが、Ａｌ、ＴｉＮ、Ｔｉ、Ｗといった他の導電性の材質、これらの組み合わせ、または、他の導電性の材質を含んでいてもよい。ＭＲＡＭにおける導電線１１２は、銅を含むことが好ましい。このことが望ましいのは、銅の導電性が非常に優れており、銅の高い導電性によって、導電線をより小さくできるからである。銅を含む導電線１１２を形成するために、ダマシンプロセスを使用することが好ましい。なぜなら、銅に対するエッチングは困難だからである。第１導電線１１２は、例えばＭ１またはＭ２金属化層の一部でもよい。
【００３４】
任意の酸化物層１２６は、第１導電線１１２およびＩＬＤ１２４上に堆積している。この酸化物層１２６は、ＳｉＯ２を含むことが好ましいが、例えば他の酸化物を含んでいてもよい。酸化物層１２６は、通常、ＦＥＴのようなＭＲＡＭ構造に使用される。この場合、抵抗記憶素子１１４から情報を読み出すために使用される基材１３８の内部では、基礎となっているＦＥＴと接続するために、酸化物１２６が、パターン化され、その内部に導体が形成される。
【００３５】
種膜１３６は、酸化物層１２６上に堆積または形成されている。本発明の一実施形態では、種膜１３６がＷＮを含んでいることが好ましいが、あるいは、例えばＴａＮを含んでいてもよい。スタック１１４を堆積するための種膜１３６がＷＮを含んでいる場合、スタック１１４をエッチングするために塩素系化学剤（a chlorine based chemistry）を使用すると、スタック１１４のエッチングが種膜１３６で停止する。種膜１３６上でエッチングを停止させた後、フッ素系化学剤（a fluorine-based chemistry）中で、ＷＮをエッチングしてもよい。
【００３６】
次に、磁気スタック１１４を、第１導電線１１２および第１絶縁層１２４上に形成する。磁気スタック１１４は、第１磁気層１２０を備えていることが好ましい。なお、この第１磁気層１２０は、例えば、ＰｔＭｎ、ＣｏＦｅ、Ｒｕ、ＮｉＦｅ、Ｎｉ、Ｃｏ、および／または、これらをさまざまな割合で組み合わせた材質からなる、複数の層を含んでいる。
【００３７】
磁気スタック１１４は、第１磁気層１２０上に堆積された、例えば酸化アルミニウム（Ａｌ２Ｏ３）を含む誘電体層またはトンネル障壁１１８を備えている。磁気スタック１１４は、誘電体層１１８上に堆積した第２磁気層１１６をさらに備えている。この第２磁気層１１６は、第１磁気層１２０と類似した材料を用いた類似多層構造である。
【００３８】
図４に示すように、キャップ層１４０を、第２磁気層１１６上に堆積する。ハードマスク材質１４２を、キャップ層１４０上に配置する。ハードマスク材質１４２とキャップ層１４０とは、異なる材質を含むことが好ましい。一実施形態では、キャップ層１４０が、ＷＮを含み、ハードマスク材質１４２が、ＴｉＮまたはＴａＮを含んでいる。他の実施形態では、ハードマスク材質１４２が、ＷＮを含み、キャップ層１４０が、ＴｉＮまたはＴａＮを含んでいる。ハードマスク材質１４２は、例えば約２００〜２０００Åの導電性材質を含むことが好ましく、キャップ層１４０は、約７５〜２５０Åの材質を含むことが好ましい。
【００３９】
反射防止被覆部（ＡＲＣ）１４４を、ハードマスク材質１４２上に堆積することが好ましい。反射防止被覆部は、例えばエネルギー吸収有機ポリマーまたは炭素材質を含んでいてもよい。レジスト１４６を、反射防止被覆部１４６上に堆積する。レジスト１４６をパターン化し、レジスト１４６の一部を除去してハードマスク材質１４２の領域を露出させる。
【００４０】
次に、レジスト１４６をマスクとして使用して、ハードマスク材質１４２をパターン化し、レジスト１４６と、反射防止被覆部１４４の一部と、ハードマスク１４２とを図５に示すように除去する。次に、ハードマスク１４２を使用して、第２磁気層１１６と、スタック１１４のトンネル障壁１１８とを、図６に示すようにパターン化する。エッチング加工（例えば反応性イオンエッチング（ＲＩＥ）またはイオン切削）によって、第２磁気層１１６とトンネル障壁１１８とにパターンを転写し、このエッチング加工を、トンネル障壁１１８のすぐ下で停止してもよい。磁気トンネル接合部（ＭＴＪ）１１４は、例えば長方形または楕円形でもよいが、他の形でもよい。
【００４１】
第１磁気層１２０または基準層は、第２磁気層１１６およびトンネル障壁１１８とは異なるパターンを有している。それゆえ、スタック１１４の第２磁気層１１６およびトンネル障壁１１８に対するパターン化の前または後に、第１磁気層１２０をパターン化する。
【００４２】
ＦＥＴのようなＭＲＡＭ構造では、スタック１１４のエッチングをどこで停止するかは重要ではない。なぜなら、スタック１１４と導電線１１２との間の酸化物層１２６が、スタック１１４のエッチングに対する緩衝部として機能するからである。しかしながら、交差点構造では、スタック１１４と導電線１１２との間に酸化物層１２６が残存しない。それゆえ、スタック１１４のエッチングをどこで停止するかが重要となる。このような交差点セル構造では、図８の３３６で示すように、第１導電線を、種膜１３６のすぐ下に配置する。種膜１３６／３３６を、塩素系化学剤を用いてエッチングする場合、または、スタック１１４／３１４のエッチングが比較的薄い種膜１３６／３３６を破壊してしまう場合、銅を含んでいることが好ましい第１導電線１１２／３１２が塩素に触れて、銅が侵食されてしまう恐れがある。それゆえ、種膜１３６／３３６に対して、および、スタック１１４／３１４をエッチングするための種膜上のエッチング停止部として、フッ素系化学剤を用いることが有利である。
【００４３】
ＭＲＡＭ装置１１０のプロセスは、図６に示すように続く。トンネル接合部絶縁層１３２を、図に示すように、ＭＴＪ１４およびハードマスク１４２上に堆積する。トンネル接合部絶縁層１３２は、Ｓｉ3Ｎ4のような窒化物を含むことが好ましいが、例えば酸化物を含んでいてもよい。このトンネル接合部絶縁層１３２を、例えばＣＭＰプロセスによって平坦化し、第２絶縁層１３４をウエハー１１０上に堆積する。第３絶縁層１３４は、例えばＳｉＯ２のような層間誘電体を含んでいてもよいし、または、例えばＳＩＬＫＴＭのような他の低誘電材質を含んでいてもよい。
【００４４】
ダマシンプロセスを使用して、図６に記載のように、第２絶縁層１５０内部に、第２導電線１２２を形成してもよい。第２導電線１２２は、金属化層の一部でもよく、例えば第１導電線１１２と同じ材質を含んでいても、異なる材質を含んでいてもよい。
【００４５】
図７では、図４〜図６と同じ部材を同じ番号で示す。この図７は、第２導電線２２２を形成する前にハードマスク２４２（図示せず）を除去した、本発明の一実施形態の断面図である。第１導電線３１２上には酸化物層１２６／２２６が配置されていないが、種膜３３６が直接第１導電線３１２と接触している、交差点構造を有するＭＲＡＭに実施された本発明の実施形態を、図８に示す。
【００４６】
表１に、ハードマスク１４２／２４２／３４２、ＴＪ絶縁層１３２／２３２／３３２、キャップ層１４０／２４０／３４０、および、第１および第２ＩＬＤ１２４／２２４／３２４に対する好ましい材質の組み合わせを示す。銅を含む種膜１３６／２３６／３３６を、本発明の実施形態に基づき、例えば例１、例２、および例３に示す実施形態の各々と組み合わせて使用しても有利である。
【００４７】
【表１】
2005523575.tif 000003
【００４８】
表１に示す材質の組み合わせ例１、例２、および例３の各々が有利であるが、各例によって得られる特徴はさまざまである。例１では、ＷＮを含むキャップ層１４０／２４０／３４０によって、ＴｉＮに対する良好なエッチング選択性を実現できる。また、導電率を所望の程度（例えば、ＴａＮに対する１．８Ωμｍの導電性と比べて、ＷＮに対する導電性が０．５Ωμｍ）にできる点が有利である。例２は、基本的に例１を逆にしたものであり、層間誘電体層１２４／２２４／３２４に対する選択性は、例１よりも低い。例３では、ＷＮを含むハードマスク材質が、層間誘電体１２４／２２４／３２４に対して良好な選択性を有している。引例３のＳｉＯ２は、これに関連する周知の化学機械研磨（ＣＭＰ）プロセスを有している。また、ＴｉＮをキャップ層１４０／２４０／３４０として使用することにより、ハードマスク材質１４２／２４２／３４２に対する選択性が良好となる。さらに、例えばＳＩＬＫＴＭのような有機誘電材質は、技術的に一般的なものである。それゆえ、特別なプロセスまたは装置を必要としない。
【００４９】
本発明の一実施形態では、ＷＮが、ＴＪスタックキャップ層１４０／２４０／３４０として使用されている。ＷＮは、そのシート抵抗のわりには酸化環境（例えば、空気、酸素、またはハロゲンを含むプラズマ）に対する安定性がある。ＷＮは、ＴａＮよりも低い０．５Ωμｍの特定抵抗を有し、ハードマスク材質１４２／２４２／３４３の開口ＲＩＥに対して良好なエッチング選択性を有している。なぜなら、Ｗまたはその合金は、塩素系プラズマ中ではエッチングされにくいからである（ＴｉＮまたはＴａＮは、塩素化学剤によってエッチングされる）。一方、Ｗまたはその合金は、フッ素系プラズマ中で簡単にエッチングしてパターン化できる。Ｗ合金は、フッ素系プラズマ中で簡単にエッチングされる。従って、その結果、金属化層Ｍ３のＲＩＥを完了した後でも、残留しているハードマスクが露出していれば、接触抵抗を下げるためにＷＮを薄層化できる（この薄層化では、ハードマスク材質１４２／２４２／３４３が破損しても、ＴＪキャップ層が破壊されるリスクはない）。
【００５０】
表１の例１では、例えばトンネル接合部（ＴＪ）エッチングをよりよく制御することで、ハードマスク材質１４２／２４２／３４２の開口ＲＩＥを、ＷＮで停止できる。オフセットセルＴＪエッチングでは、例えば磁気層１２０（図６には示さず）に接触するトランジスタ接触部金属化ストリップを保持するため、エッチングをＴＪスタックの内部で停止する。
【００５１】
本発明の実施形態に基づいてＴＪエッチングの開始点の制御を改善することにより、磁気層１２０の残りの厚みを指定範囲内に（within specification）維持し、これがＦＥＴに対する接触部を形成する。交差点構造セルのＴＪのエッチング時間が長すぎる場合、金属化層１１２／２１２／３１２のＭ２銅をエッチングしないように、エッチングを最小化してもよい。もし金属化層１１２／２１２／３１２のＭ２銅がエッチングされたら、結晶粒方向のエッチングのために、Ｃｕ表面が粗くなってしまう。
【００５２】
ＷＮのＴＪスタックキャップ層１４０／２４０／３４０を使用することにより、特にＴＪエッチングの後に残留しているＭｘの厚みが重要なＦＥＴセルに対して、全体的な加工域が改善される。この実施形態では、ハードマスク材質１４２／２４２／３４２が、例えばＴａＮまたはＴｉＮのような導電性窒化物を含むことが好ましい。
【００５３】
他の実施形態（例えば、表１の例２および例３）では、ＷＮを、ＴＪハードマスク材質１４２／２４２／３４２として使用してもよい。しかしながら、ＴＪスタックキャップ層は、例えばＴａＮまたはＴｉＮのような導電性窒化物を含むことが好ましい。ハードマスク材質１４２／２４２／３４２の開口ＲＩＥでは、フッ素系加工なので、ＷＮハードマスク材質１４２／２４２／３４２により、エッチングがＴａＮまたはＴｉＮで停止する。なぜなら、ＴｉＮは、フッ素化学剤中ではエッチングされにくいからである。この組み合わせで問題となるのは、次の金属面のための通常のＳｉＯ２ＩＬＤトレンチエッチングに対して、ＷＮのエッチング選択性がより低い点である。この問題を解決するため、ＳｉＯ２ではなく、ＳＩＬＫＴＭまたはポリベンゾキサゾール（polybenzoxazol）のような有機ＩＬＤを、ＩＬＤ材質１３４／２３４／３３４に使用してもよい。
【００５４】
抵抗半導体記憶装置の製造方法についても本願に開示する。上記方法は、基材を供給するステップと、上記基材の上に第１層間誘電体を形成するステップと、上記第１層間誘電体の中に複数の第１導電線を配置するステップとを含む。この方法は、上記第１導電線上に種膜を形成するステップと、上記種膜上に第１磁気層を形成するステップと、上記第１磁気層上にトンネル障壁層を形成するステップとを含む。上記トンネル障壁上に第２磁気層を堆積し、上記第２磁気層上に、キャップ層を堆積し、上記キャップ層上にハードマスク材質を堆積する。この方法は、上記ハードマスク上にレジストを堆積ステップと、上記レジストをパターン化するステップと、上記ハードマスク材質の領域が露出するようにレジストの一部を除去するステップとを含む。上記レジストを使用して、ハードマスク材質をパターン化し、ハードマスクを形成する。キャップ層、第２磁気層、およびトンネル障壁層をパターン化するために、パターン化したハードマスクを使用して、複数のトンネル接合部を形成する。キャップ層またはハードマスク層および／または種膜が、ＷＮを含んでいる。
【００５５】
図６および図８に示すように、ハードマスク１４２は、完成したＭＲＡＭ装置に残留するような材質を含んでいても有利である。あるいは、図７に示す他の実施形態のように、ハードマスク１４２を、ＭＲＡＭ装置の製造を終了する前にＭＴＪ２１４上から除去してもよい。
【００５６】
本発明の実施形態の利点は、キャップ層上に明確に定義されたハードマスク開口エッチング停止部が設けられる点である。これにより、トンネル接合部エッチング加工を最適化できる。また、ウエットエッチング時の過剰なエッチングまたはアンダーカット（undercutting）が原因で生じる可能性のある、再堆積問題が解決される。本発明の実施形態は、金属化層、またはトンネル障壁層上で停止するウエットエッチングに対するエッチング停止部がもともと備えられていない、ＦＥＴセルおよび塩素系ＲＩＥに対し、特に有用なものである。
【００５７】
なお、ここまで、本発明の実施形態を、ＦＥＴのようなＭＲＡＭ装置および交差点ＭＲＡＭ装置用の特定用途に関して説明してきた。しかし、本発明の実施形態は、他のＭＲＡＭ装置設計および他の抵抗半導体装置にも適用される。
【００５８】
実施例を参考にしながら本発明を説明してきたが、この説明は、限定を示すためのものではない。この説明を参考にすれば、当業者は、本発明の実施例の組み合わせによる、さまざまな変更および他の実施形態を想定できるだろう。さらに、加工ステップの順序が当業者によって変更されても、それは依然として本発明の範囲である。それゆえ、添付の請求項は、これらの変更または実施形態を含むものである。さらに、本願の範囲は、明細書に記載したプロセス、機械装置、製造、組成物、手段、方法およびステップの特定の実施形態に制限されない。従って、添付の請求項の範囲に、このようなプロセス、機械装置、製造、組成物、手段、方法又はステップが含まれている。
【図面の簡単な説明】
【００５９】
【図１】記憶セルにアクセスするために各記憶セルの下にワード線、および上にビット線が配置されている、アレイ状に配置された磁気スタック記憶セルを有する従来技術のＭＲＡＭ装置の斜視図である。
【図２】図１に示すＭＲＡＭ装置の平面図である。
【図３】ＭＲＡＭ装置の断面図である。
【図４】本発明の実施形態に基づいた、さまざまな製造段階のＭＲＡＭ装置の断面図である。
【図５】本発明の実施形態に基づいた、さまざまな製造段階のＭＲＡＭ装置の断面図である。
【図６】本発明の実施形態に基づいた、さまざまな製造段階のＭＲＡＭ装置の断面図である。
【図７】ハードマスクを除去した本発明の実施形態の断面図である。
【図８】第１導電線上に酸化物層のないＭＲＡＭ構造における、本発明の実施形態の交叉点の断面図である。
【図１】
2005523575.tif 000004
【図２】
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【図３】
2005523575.tif 000006
【図４】
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【図５】
2005523575.tif 000008
【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成16年12月16日(2004.12.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
抵抗半導体記憶装置の製造方法において、
基材（１３８）を準備するステップと、
上記基材（１３８）の上に第１層間誘電体（１２４）を形成するステップと、
上記第１層間誘電体（１２４）の中に複数の第１導電線（１１２）を配置するステップと、
上記第１導電線（１１２）上に酸化物（１２６）を堆積するステップと、
上記酸化物（１２６）上に種膜（１３６）を形成するステップと、
上記種膜（１３６）上に第１磁気層（１２０）を形成するステップと、
上記第１磁気層（１２０）上にトンネル障壁層（１１８）を形成するステップと、
上記トンネル障壁層（１１８）上に第２磁気層（１１６）を堆積するステップと、
上記第２磁気層（１１６）上にキャップ層（１４０）を堆積するステップと、
上記キャップ層（１４０）上にハードマスク材質（１４２）を堆積するステップと、
ハードマスクを形成するために上記ハードマスク材質（１４２）をパターン化するステップと、
上記キャップ層（１４０）、第２磁気層（１１６）、トンネル障壁層（１１８）をパターン化して複数のトンネル接合部を形成するために、上記パターン化されたハードマスクを用いるステップとを含み、
キャップ層（１４０）を堆積するステップ、ハードマスク材質（１４２）を堆積するステップ、または種膜（１３６）を堆積するステップの少なくとも１つが、ＷＮを堆積するステップを含む、抵抗半導体記憶装置の製造方法。
【請求項２】
上記キャップ層（１４０）を堆積するステップが、ＷＮを堆積するステップを含み、
上記ハードマスク材質（１４２）を堆積するステップが、導電性窒化物を堆積するステップを含む、請求項１に記載の方法。
【請求項３】
上記ハードマスク材質（１４２）を堆積するステップが、ＷＮを堆積するステップを含み、
上記キャップ層を堆積するステップが、導電性窒化物を堆積するステップを含む、請求項１に記載の方法。
【請求項４】
上記第１磁気層（１２０）をパターン化するステップと、
トンネル接合部絶縁材質（１３２）を上記複数のトンネル接合部の間に堆積するステップとをさらに含む、請求項１に記載の方法。
【請求項５】
上記トンネル接合部絶縁材質（１３２）を堆積するステップが、Ｓｉ３Ｎ４またはＳｉＯ２を堆積するステップを含む、請求項４に記載の方法。
【請求項６】
上記トンネル接合部絶縁材質（１３２）上に第２層間誘電体（１３４）を堆積するステップをさらに含む、請求項４に記載の方法。
【請求項７】
上記第２層間誘電体（１３４）を堆積するステップが、ＳｉＯ２または有機誘電体材質を堆積するステップを含む、請求項６に記載の方法。
【請求項８】
上記キャップ層（１４０）をパターン化した後に、上記ハードマスク材質（１４２）を除去するステップをさらに含む、請求項１に記載の方法。
【請求項９】
ハードマスク材質（１４２）を堆積するステップが、約２００〜２０００Åの導電材質を堆積するステップを含み、
上記キャップ層（１４０）を堆積するステップが、約７５〜２５０Åの材質を堆積するステップを含む、請求項１に記載の方法。
【請求項１０】
上記抵抗半導体記憶装置が、磁気ランダムアクセスメモリ（ＭＲＡＭ）装置を含む、請求項１に記載の方法。
【請求項１１】
上記酸化物（１２６）は電界効果トランジスタと接続されている、請求項１に記載の方法。
【請求項１２】
ハードマスクを形成するために上記ハードマスク材質（１４２）をパターン化するステップが、
上記ハードマスク上にレジスト（１４６）を堆積するステップと、
上記レジスト（１４６）をパターン化するステップと、
上記ハードマスク材質（１４２）の領域が露出するように上記レジスト（１４６）の一部を除去するステップと、
上記ハードマスク材質（１４２）をパターン化し、上記ハードマスクを形成するために、上記レジスト（１４６）を用いるステップと、
を含む、請求項１に記載の方法。
【請求項１３】
請求項１に記載の方法によって製造された、抵抗半導体記憶装置。
【請求項１４】
複数の第１導電線（１１２）と、
上記第１導電線（１１２）の少なくとも一部分の上に配置された種膜（１３６）と、
上記種膜（１３６）上に配置された第１磁気層（１２０）と、
上記第１磁気層（１２０）上に配置されたトンネル障壁層（１１８）と、
上記トンネル障壁層（１１８）上に配置された第２磁気層（１１６）と、
上記第２磁気層（１１６）上に配置されたキャップ層（１４０）と、
上記第１導電線（１１２）上に配置された酸化物（１２６）と、
を含み、上記種膜（１３６）および上記キャップ層（１４０）の少なくとも１つはＷＮを含み、上記種膜（１３６）が上記酸化物（１２６）上に形成され、上記酸化物（１２６）が電界効果トランジスタと接続されている、抵抗半導体記憶装置。
【請求項１５】
上記キャップ層（１４０）が、約７５〜２５０Åの材質を含む、請求項１４に記載の抵抗半導体記憶装置。
【請求項１６】
上記キャップ層（１４０）上に配置されたハードマスク材質（１４２）をさらに含み、上記ハードマスク材質（１４２）または上記キャップ層（１４０）の少なくとも１つが、ＷＮを含む、請求項１４に記載の抵抗半導体記憶装置。
【請求項１７】
上記ハードマスク材質（１４２）が、約２００〜２０００Åの材質を含む、請求項１６に記載の抵抗半導体記憶装置。
【請求項１８】
上記ハードマスク材質（１４２）がＷＮを含み、上記キャップ層（１４０）が導電性窒化物を含む、請求項１６に記載の抵抗半導体記憶装置。
【請求項１９】
上記ハードマスク材質（１４２）が導電性窒化物を含み、上記キャップ層（１４０）がＷＮを含む、請求項１６に記載の抵抗半導体記憶装置。
【請求項２０】
上記種膜（１３６）がＷＮを含む、請求項１６に記載の抵抗半導体記憶装置。
【請求項２１】
上記抵抗半導体記憶装置が、磁気ランダムアクセスメモリ（ＭＲＡＭ）装置を含み、上記種膜（１３６）、第１磁気層（１２０）、トンネル障壁層（１１８）および第２磁気層（１１６）が、磁気トンネル接合部（ＭＴＪ）を形成するようにパターン化されている、請求項１４に記載の抵抗半導体記憶装置。
【請求項２２】
上記ＭＴＪ上に配置された複数の第２導電線をさらに含む、請求項２１に記載の抵抗半導体記憶装置。
【請求項２３】
上記第１導電線（１１２）の真下に配置された基材（１３８）と、
上記基材（１３８）上に配置された第１層間誘電体（１２４）と、
上記複数のＭＴＪ間の上記第１層間誘電体上（１２４）に配置された、トンネル接合部絶縁材質（１３２）と、
上記トンネル接合部絶縁材質（１３２）上に配置された第２層間誘電体（１３４）と、
をさらに含み、
上記第１層間誘電体（１２４）の内部に上記第１導電線（１１２）が形成され、
上記第２層間誘電体（１３４）の内部に上記第２導電線が形成されている、
請求項２２に記載の抵抗半導体記憶装置。
【請求項２４】
上記トンネル接合部絶縁材質（１３２）を堆積するステップが、Ｓｉ３Ｎ４またはＳｉＯ２を堆積するステップを含み、
上記第２層間誘電体（１３４）を堆積するステップが、ＳｉＯ２または有機誘電体材質を堆積するステップを含む、請求項２３に記載の抵抗半導体記憶装置。
【請求項２５】
上記キャップ層（１４０）がＷＮを含む、請求項１４に記載の抵抗半導体記憶装置。
【請求項２６】
上記種膜（１３６）がＷＮを含む、請求項１４に記載の抵抗半導体記憶装置。
【国際調査報告】
2005523575.tif 000012
2005523575.tif 000013