(57)【要約】電界効果トランジスタ・デバイス及び電界効果トランジスタ・デバイスを製造する方法を開示する。この電界効果トランジスタ・デバイスは、半導体基板の主表面から半導体基板内に所定の深さで延びるストライプ・トレンチを含む。該ストライプ・トレンチは半導体基盤に対して形成された界面においてＰＮ接合を形成するための第２の導電型の半導体材料を含む。
2005522052.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタ・デバイスであって、
主表面及びドレイン領域を有する第１の導電型の半導体基板と、
前記半導体基板内に形成された第２の導電型のウェル領域と、
前記ウェル領域内に形成された前記第１の導電型のソース領域と、
前記ソース領域内に近接して形成されたトレンチ・ゲート電極と、
前記半導体の主表面から前記半導体基板内に所定の深さで延びるストライプ・トレンチであり、前記ストライプ・トレンチは、前記半導体基盤に対して形成された接合面においてＰＮ接合を形成するための前記第２の導電型の半導体材料を含んだストライプ・トレンチとから構成される電界効果トランジスタ・デバイス。
【請求項２】
前記第１の導電型がＮ型を含み、前記第２の導電型がＰ型を含む請求項１に記載の電界効果トランジスタ・デバイス。
【請求項３】
前記ゲート電極がポリシリコンを含む請求項１に記載の電界効果トランジスタ・デバイス。
【請求項４】
前記ストライプ・トレンチが前記主表面から前記ドレイン領域に延びる請求項１に記載の電界効果トランジスタ・デバイス。
【請求項５】
前記デバイスが、約１００ボルトと約４００ボルトの間の破壊電圧を有するパワーＭＯＳＦＥＴである請求項１に記載の電界効果トランジスタ・デバイス。
【請求項６】
前記ストライプ・トレンチが前記ストライプ・トレンチを裏打ちする誘電体材料を含み、かつ前記第２の導電型の半導体材料が前記裏打ち内に配設される請求項１に記載の電界効果トランジスタ・デバイス。
【請求項７】
前記半導体基板がエピタキシャル部分を含む請求項１に記載の電界効果トランジスタ・デバイス。
【請求項８】
前記エピタキシャル部分が約４０μより小さい厚さを有する請求項７に記載の電界効果トランジスタ・デバイス。
【請求項９】
前記エピタキシャル部分がドリフト領域を含む請求項７に記載の電界効果トランジスタ・デバイス。
【請求項１０】
前記エピタキシャル部分が１４Ω・ｃｍより低い低効率を有する請求項７に記載の電界効果トランジスタ・デバイス。
【請求項１１】
前記ドレイン領域がＮ＋半導体材料を含む請求項１に記載の電界効果トランジスタ・デバイス。
【請求項１２】
電界効果トランジスタ・デバイスを製造する方法であって、
第１の導電型の半導体基板内に第２の導電型のウェル領域を形成する工程であり、前記半導体基板は主表面及びドレイン領域を有している工程と、
前記ウェル領域内に前記第１の導電型のソース領域を形成する工程と、
前記ソース領域に近接してトレンチ・ゲート電極を形成する工程と、
前記半導体の主表面から半前記導体基板内に所定の深さで延びるストライプ・トレンチを形成する工程と、
前記ストライプ・トレンチ内に前記第２の導電型の半導体材料をデポジットする工程とを含む電界効果トランジスタ・デバイスを製造する方法。
【請求項１３】
ストライプ・トレンチを形成する工程が、ソース領域を形成した後に行われる請求項１２記載の方法。
【請求項１４】
前記第１の導電型がＮ型を含み、前記第２の導電型がＰ型を含む請求項１２に記載の方法。
【請求項１５】
前記半導体基板がある方向を有し、前記ストライプ・トレンチが前記半導体の前記方向に対して垂直である請求項１２に記載の方法。
【請求項１６】
前記ゲート電極がポリシリコンを含む請求項１２に記載の方法。
【請求項１７】
前記第２の導電型の半導体材料がエピタキシャル・シリコンを含む請求項１２に記載の方法。
【請求項１８】
前記ストライプ・トレンチを形成する工程が、前記ゲート構造、前記ウェル領域、及び前記ソース領域が形成された後に行われる請求項１２に記載の方法。
【請求項１９】
前記方法が前記ストライプ・トレンチ内に誘電体材料をデポジットする工程を含む請求項１２に記載の方法。
【請求項２０】
電界効果トランジスタ・デバイスを製造する方法であって、
ａ）主表面及びドレイン領域を有する第１の導電型の半導体基板内に、第２の導電型のウェル領域を形成する工程と、
ｂ）前記ウェル領域内に前記第１の導電型のソース領域を形成する工程と、
ｃ）前記ソース領域に近接してゲート電極を形成する工程と、
ｄ）前記半導体の主表面から半前記導体基板内に所定の深さで延びるストライプ・トレンチを形成する工程と、
ｅ）前記ストライプ・トレンチ内に前記第２の導電型の半導体材料をデポジットする工程とを含み、
工程ａ）、ｂ）、及びｃ）のうち少なくとも１つが工程ｅ）の後に行われる電界効果トランジスタ・デバイスを形成する方法。
【請求項２１】
工程ｄ）及びｅ）が工程ａ）、ｂ）、及びｃ）の後に実行される請求項２０に記載の方法。
【請求項２２】
前記ゲート電極がトレンチ・ゲート電極である請求項２０に記載の方法。
【請求項２３】
前記第１の導電型がＮ型を含み、前記第２の導電型がＰ型を含む請求項２０に記載の方法。
【請求項２４】
前記ストライプ・トレンチを形成する工程が異方性エッチングを含む請求項２０に記載の方法。
【請求項２５】
請求項２０の工程に従って製造される電界効果トランジスタ・デバイス。
【請求項２６】
前記ストライプ・トレンチが前記ウェル領域を通って延びる請求項１に記載の電界効果トランジスタ・デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の分野）
本発明の実施例は、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）デバイスなどの電界効果トランジスタ及び電界効果トランジスタを製造する方法に関連する。
【背景技術】
【０００２】
（発明の背景）
パワーＭＯＳＦＥＴデバイスはよく知られており、多くの用途において用いられる。典型的な用途としては、自動車用電子機器、携帯用電子機器、電源装置、及び電気通信がある。パワーＭＯＳＦＥＴデバイスのある重要な電気的特性は、そのドレイン・ソース間オン抵抗（ＲＤＳ（ｏｎ））であり、これはドレイン電流が遭遇する総抵抗であると定義される。ＲＤＳ（ｏｎ）はＭＯＳＦＥＴデバイスがオン状態の間に消費される電力の量に比例する。垂直形パワーＭＯＳＦＥＴデバイスにおいては、この総抵抗は反転チャネル抵抗（「チャネル抵抗」）、初めの基板抵抗、エピタキシャル部分の抵抗、及び他の抵抗などのいくつかの抵抗性の構成要素から構成される。エピタキシャル部分は典型的には層の形であり、「エピタキシャル層」と呼ばれ得る。ＲＤＳ（ｏｎ）は１つ又は複数のこれらＭＯＳＦＥＴデバイスの構成要素の抵抗を低減させることによって低減され得る。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＲＤＳ（ｏｎ）を低減させることが望ましい。例えば、ＭＯＳＦＥＴデバイスのＲＤＳ（ｏｎ）を低減させると消費電力が低減し、無駄な熱放散も削減される。ＭＯＳＦＥＴデバイスのＲＤＳ（ｏｎ）の低減は、デバイスの最大降伏電圧（ＢＶＤＳＳ）などの他のＭＯＳＦＥＴの特性に悪影響を及ぼすことなく生じることが好ましい。この最大降伏電圧では、ＭＯＳＦＥＴ内の逆バイアスのエピタキシャル／ウェル・ダイオードが破壊されて、その結果、ソースとドレインとの間に著しくかつ制御不能な電流の流れが発生する。
【０００４】
また、ＲＤＳ（ｏｎ）を増大させることなくＭＯＳＦＥＴデバイスの降伏電圧を最大化することが望ましい。ＭＯＳＦＥＴデバイスの降伏電圧は、例えば、エピタキシャルの抵抗率を増大させること、又はエピタキシャル層の厚さを増大させることによって低減され得る。しかし、エピタキシャル層の厚さ又はエピタキシャル層の抵抗率を増大させれば、ＲＤＳ（ｏｎ）を望ましくなく増大させることになる。
【０００５】
ＭＯＳＦＥＴデバイスに高い降伏電圧及び低いＲＤＳ（ｏｎ）を供することが望ましいと思われる。本発明の実施例はこの問題及び他の問題に取り組むものである。
【課題を解決するための手段】
【０００６】
（発明の概要）
本発明の実施例はＭＯＳＦＥＴデバイス及びその製造方法に向けられたものである。このＭＯＳＦＥＴデバイスは低いＲＤＳ（ｏｎ）及び高い降伏電圧を有する。例えば、当該技術の現在の状態に関し、本発明の実施例においては、従来の２００Ｖ  Ｎ−チャネル−トレンチＭＯＳＦＥＴに比して、典型的な２００Ｖ  Ｎ−チャネル・トレンチＭＯＳＦＥＴのＲＤＳ（ｏｎ）は高い降伏電圧を維持しながら８０％低減され得る。
【０００７】
本発明の一実施例は、主表面及びドレイン領域を有する第１の導電型の半導体基板と、該半導体基板内に形成された第２の導電型のウェル領域と、該ウェル領域内に形成された第１の導電型のソース領域と、該ソース領域に隣接して形成されたトレンチ・ゲート電極と、前記主表面から前記半導体基板に所定の深さで延びるストライプ・トレンチとから構成された電界効果トランジスタ・デバイスに向けられたものである。このストライプ・トレンチは半導体基板に対して形成された界面においてＰＮ接合を形成する第２の導電型の半導体材料を含む。
【０００８】
本発明の別の実施例は、主表面及びドレイン領域を含む第１の導電型の半導体基板内に、第２の導電型のウェル領域を形成する工程と、該ウェル領域内に第１の導電型のソース領域を形成する工程と、該ソース領域に隣接するトレンチ・ゲート電極を形成する工程と、前記半導体基板主表面から前記半導体基板に向かって所定の深さで延びるストライプ・トレンチを形成する工程と、該ストライプ・トレンチ内に第２の導電型の半導体材料をデポジットする工程とを含む電界効果トランジスタ・デバイスを形成する方法に向けられたものである。
【０００９】
本発明のさらに別の実施例は、ａ）主表面及びドレイン領域を含む第１の導電型の半導体基板内に第２の導電型のウェル領域を形成する工程と、ｂ）該ウェル領域内に第１の導電型のソース領域を形成する工程と、ｃ）該ソース領域に隣接するゲート電極を形成する工程と、ｄ）前記半導体基板主表面から前記半導体基板に向かって所定の深さで延びるストライプ・トレンチを形成する工程と、ｅ）該ストライプ・トレンチ内に第２の導電型の半導体材料をデポジットする工程とを含み、工程ａ）、ｂ）、及びｃ）のうち少なくとも１つが工程ｅ）の後に行われる電界効果トランジスタを形成する方法に向けられたものである。
【００１０】
本発明のこれら及び他の実施例は添付図面に関して以下により詳細に記載される。
【実施例】
【００１１】
（特定の実施例の説明）
本発明者はＭＯＳＦＥＴ内のエピタキシャル層がＭＯＳＦＥＴ電圧破壊定格を増大させるＲＤＳ（ｏｎ）の次第に重要な構成要素となることを知った。コンピュータ・シミュレーションは、例えば、３０Ｖ  Ｎ−チャネル・トレンチＭＯＳＦＥＴデバイスの場合、エピタキシャル層の抵抗は総固有ＲＤＳ（ｏｎ）の約３０％以上であることを示している。別の実施例では、２００Ｖ  Ｎ−チャネル・トレンチＭＯＳＦＥＴデバイスの場合、エピタキシャル層の抵抗は総固有ＲＤＳ（ｏｎ）の７５〜９０％である。したがって、特により高電圧の用途の場合、エピタキシャル層の抵抗を低減させること、故に対応するＭＯＳＦＥＴデバイスのＲＤＳ（ｏｎ）を低減させることが望ましい。ＲＤＳ（ｏｎ）の低減はＭＯＳＦＥＴデバイスの降伏電圧特性を低下させることなく生じることが好ましい。
【００１２】
本発明の実施例を例示するために、多数の参照番号で示した例を示す。本願明細書において、降伏電圧、ＲＤＳ（ｏｎ）等の参照番号で示した実施例は、単に例示目的で提供されていることが理解されるべきである。本出願におけるこれら及び他の番号又は値は、使用される半導体製造工程に応じて、かつ、特に、半導体処理の今後の進歩と共に著しく又は僅かに変動し得る。
【００１３】
通常の動作状態下では、トレンチ又はプレーナＭＯＳＦＥＴ（二重拡散形金属酸化膜半導体電界効果トランジスタ）の最大降伏電圧（ＢＶＤＳＳ）は、エピタキシャル層と該エピタキシャル層と反対の導電型のウェル領域との間の界面において空乏領域を形成することによって得られる。この空乏領域は接合部にわたって逆バイアス電圧を印加することによって形成される。降伏電圧では、逆バイアス電圧が印加されたエピタキシャル層／ウェル・ダイオードが崩壊し、著しい電流が流れ始める。電流はソースとドレインとの間をアバランシェ倍増プロセスによって流れる一方で、ゲート及びソースは共に短絡する。
【００１４】
図１（ａ）〜図１（ｆ）に関して従来のトレンチＭＯＳＦＥＴデバイスにおける空乏領域の形成を記載し得る。これらの図は従来の垂直形トレンチＭＯＳＦＥＴデバイスの略断面図を示している。各断面は半導体基板２９の主表面にある複数のゲート構造４５を示している。半導体基板２９はＮ−エピタキシャル層３２及びドレイン領域３１を含んでいる。図１（ａ）では、Ｎ＋ソース領域、Ｐ−ウェル、及びＰ＋本体領域が示されている。水平の空乏効果を明確に説明するために、Ｎ＋ソース領域及びＰ＋本体領域は図１（ｂ）〜１（ｆ）、２（ａ）〜２（ｆ）、及び３（ａ）〜３（ｆ）には示されていない。
【００１５】
この実施例では、Ｎ−エピタキシャル層３２は約５．０Ω・ｃｍの抵抗率を有し、エピタキシャル層のドーパント濃度Ｎｄ（ｅｐｉ）は約１×１０１５／ｃｍ−３である。Ｎ−エピタキシャル層３２の厚さは約２０μである。このデバイスはまた、約１６．５μのエピタキシャル層の「有効」厚さ（時に「有効エピタキシャル層」と呼ばれる）を有している。このエピタキシャル層の「有効」厚さは、Ｎ＋ドレイン領域３１及び半導体基板２９内のドープ領域（例えば、Ｐ−ウェル）などの領域の形成から任意の上方拡散を考慮した後のエピタキシャル層の厚さである。例えば、有効エピタキシャル層厚さは、Ｐ＋本体又はＰ−ウェルの底部とＮ＋基板３１からのＮ−エピタキシャル層３２内の任意の上方に拡散されたドナーの終端部との間の距離に実質的に等しいものであり得る。このデバイスの有効エピタキシャル層はまた、デバイスのドリフト領域を含んでよい。
【００１６】
また、図１（ａ）〜図１（ｆ）の各々は、異なる逆バイアス電圧が印加されたときに確立される最大電界（「Ｅｍａｘ」）を示している。図示したように、逆バイアス電圧が上昇するにしたがって、Ｅｍａｘもまた上昇する。Ｅｍａｘが所定のドーパント濃度に対する臨界電界を超過すると、アバランシェ降伏が発生する。このため、Ｅｍａｘはこの臨界電界より低いことが好ましい。
【００１７】
図１（ａ）〜図１（ｆ）は、０Ｖ、１０Ｖ、５０Ｖ、１００Ｖ、２００Ｖ、及び２５０Ｖと増大する逆バイアス電圧が従来のトレンチＭＯＳＦＥＴデバイスに印加されたときに、空乏領域５０がどのように拡大するかをそれぞれ示している。図示したように、より大きな逆バイアス電圧が印加されるにしたがって、空乏領域５０はＰ−ウェル／エピタキシャル層界面からＮ＋ドレイン領域３１の方向に「垂直に」広がる。この空乏領域の垂直方向の成長によって、より低いＲＤＳ（ｏｎ）とより高いＢＶＤＳＳとの間のトレード・オフが従来のトレンチＭＯＳＦＥＴデバイス内に置かれる。
【００１８】
本発明は改良されたＭＯＳＦＥＴデバイスを提供するものであり、このデバイスにおいては、より高い逆バイアス電圧が印加されるにしたがって、空乏領域はまず「水平に」広がる。本発明の実施例では、多数の付加的な（かつ、好適には深い）トレンチが半導体基板内に形成される。水平に広がる空乏領域の形成を含むストライプを形成するために、最終的にこれらの深いトレンチが用いられる。このストライプはエピタキシャル層とは反対の型の導電性の材料を含む。例えば、ストライプはＰ型材料（例えば、Ｐ、Ｐ＋、又はＰ−シリコン）を含んでよく、エピタキシャル層はＮ型材料を含んでよい。個々のストライプは隣接するゲート間に存在してよく、半導体基板の主表面からエピタキシャル層に向かって延びてよい。また、このストライプは任意の適切な距離だけエピタキシャル層に延び得る。例えば、いくつかの実施例では、ストライプはエピタキシャル層／ウェル領域の界面までずっと延びている。ストライプが存在することで、臨界電界を超過することなくより低い抵抗のエピタキシャル層を使用することが可能となる。以下により詳細に記載するように、ＲＤＳ（ｏｎ）は降伏電圧などの他のＭＯＳＦＥＴデバイスの特性に悪影響を及ぼすことなく低減され得る。
【００１９】
図２（ａ）〜図２（ｆ）は本発明の一実施例を示している。これらの図はより大きな逆バイアス電圧が印加されるにしたがって、空乏領域がどのように広がるかを示している。図２（ａ）〜２（ｆ）に示した実施例に印加された電圧は０Ｖ、１Ｖ、２Ｖ、１０Ｖ、２００Ｖ、及び２５０Ｖである。図１（ａ）〜図１（ｆ）に示した従来のトレンチＭＯＳＦＥＴデバイスと同様に、図２（ａ）〜図２（ｆ）の断面の各々は複数のトレンチ・ゲート構造４５及びＮ−エピタキシャル層３２を含んでいる。Ｎ−エピタキシャル層３２は半導体基板２９に存在する。
【００２０】
しかし、図２（ａ）〜図２（ｆ）では、Ｎ−エピタキシャル層３２と反対の導電型のストライプ３５（例えば、Ｐストライプ）を形成する複数のトレンチは、隣接するゲート構造４５間にそれぞれ配置されている。この実施例では、ストライプ３５はＰ型材料を含んでいる。図２（ａ）〜図２（ｃ）に示すように、より大きな逆バイアス電圧が印加されるにしたがって、空乏領域５０はストライプ３５の両側から離れて、まず「水平に」広がる。空乏領域３２が隣接するストライプ３５の側面から広がるにしたがって、隣接するストライプ３５間の領域は電荷担体が急速に消費される。隣接するストライプ３５間の領域は電荷担体が急速に消費された後、空乏領域５０はストライプ３５の端部からＮ＋ドレイン領域３１に向かう方向に垂直に広がる。本実施例のエピタキシャル層３２は、消費がまず「垂直」方向（例えば、図１（ａ）〜図１（ｆ）に示したように）に生じる場合場合に比して一層急速に電荷担体が消費される。図２（ｃ）（逆バイアス電圧＝２Ｖ）及び図１（ｅ）（逆バイアス電圧＝２００Ｖ）に示すように、空乏領域５０は著しく低い印加電圧（２００Ｖに比して２Ｖ）のエリアにおいて類似している。
【００２１】
図３（ａ）〜図３（ｆ）は、本発明の別の実施例の別のＭＯＳＦＥＴデバイスの断面を示している。これらの図では、同様の構成要素は先の同様の参照番号を用いて示されている。しかし、先の図に記載したＭＯＳＦＥＴデバイスとは異なり、図３（ａ）〜図３（ｆ）に示したＭＯＳＦＥＴデバイス内のエピタキシャル層５０は、約０．６Ω・ｃｍの抵抗率、約１×１０１６／ｃｍ−３のドーパント濃度（Ｎｄ）、約１６μの厚さ、及び約１２．５μのエピタキシャル層の有効厚さを有している。
【００２２】
図３（ａ）〜図３（ｆ）は空乏領域５０が０Ｖ、１０Ｖ、５０Ｖ、１００Ｖ、２００Ｖ、及び２５０Ｖの逆バイアス電圧においてどのように変化するかを示している。図２（ａ）〜図２（ｆ）に示したＭＯＳＦＥＴデバイスの実施例と同様に、より高い逆バイアス電圧が印加されるのにしたがって、空乏領域５０はまず「水平に」広がる。また、この実施例では、これら印加された各々の逆バイアス電圧の最大電界（Ｅｍａｘ）は、上記のドーパント濃度に対するアバランシェ降伏の臨界電界を超えない。したがって、より薄く、かつより低い抵抗率を用いながら、より高い降伏電圧（例えば、２５０Ｖ）を得ることができる。有利には、より薄く、かつより低い抵抗率のエピタキシャル層により、結果としてより低い抵抗率のエピタキシャル層、故に低減されたＲＤＳ（ｏｎ）の値が得られる。ストライプ３５内の寸法及びドーピング・レベルはストライプの総電荷量とエピタキシャル層の空乏領域５０の総電荷量とのバランスを取るように調節される。
【００２３】
上記のように、ＭＯＳＦＥＴデバイスの降伏電圧比率が上昇するにしたがって、総固有ＲＤＳ（ｏｎ）の著しく増大する構成要素となる。例えば、図４は異なる降伏電圧比率を有する多数のＮ−チャネルＭＯＳＦＥＴデバイスのいくつかの構成要素を示す棒グラフである。グラフ（ａ）は５００Ａにおける制御Ｎ−チャネル３０ＶのＭＯＳＦＥＴデバイスのＲＤＳ（ｏｎ）を示す。グラフ（ｂ）〜（ｆ）は降伏電圧がそれぞれ６０、８０、１００、１５０、及び２００Ｖである従来のトレンチＮ−チャネルＭＯＳＦＥＴデバイスを示す。図４から明らかなように、降伏電圧が上昇するにしたがって、エピタキシャル層の抵抗はＲＤＳ（ｏｎ）により大きな影響を及ぼす。例えば、従来の２００Ｖ  Ｎ−チャネルＭＯＳＦＥＴデバイスの例では、エピタキシャル層の抵抗は総固有ＲＤＳ（ｏｎ）の９０％超を構成する。対照的に、３０Ｖ  Ｎ−チャネルＭＯＳＦＥＴデバイスの例では、エピタキシャル層の抵抗はＲＤＳ（ｏｎ）に著しく低い影響を及ぼす。
【００２４】
本発明の実施例では、エピタキシャル層の抵抗はエピタキシャル層にトレンチ・ストライプを組み込むことによって低減され得る。これは同様の降伏電圧比率を有する同様の従来のＭＯＳＦＥＴデバイスに比してＲＤＳ（ｏｎ）を低減させる。例えば、図４のグラフ（ｇ）は本発明の典型的な実施例のトレンチＭＯＳＦＥＴに提供された改善を示している。示したように、エピタキシャル層の抵抗はＭＯＳＦＥＴデバイス内に反対の導電型のエピタキシャル層を有するトレンチ・ストライプを用いた場合に、著しく低減され得る。グラフ（ｇ）に示したように、２００Ｖ  Ｎ−チャネル・トレンチＭＯＳＦＥＴデバイスの総固有ＲＤＳ（ｏｎ）は１．４ｍΩ・ｃｍ２より小さい。対照的に、反対の導電型のストライプのない従来の２００ＶのＮ−チャネル・トレンチＭＯＳＦＥＴの場合、総固有ＲＤＳ（ｏｎ）は約７．５ｍΩ・ｃｍ２である。したがって、これらの本発明の典型的実施例は、従来のトレンチＭＯＳＦＥＴデバイスに比して５倍を超えるＲＤＳ（ｏｎ）の低減を示し得る。
【００２５】
図５〜図１１は本発明の実施例のＭＯＳＦＥＴデバイスの逆バイアス印加時のＩＶ曲線のグラフを示している。
【００２６】
図５は従来のトレンチＭＯＳＦＥＴデバイス及び本発明の一実施例のＭＯＳＦＥＴデバイスの逆バイアス印加時のＩＶ曲線を示すグラフである。図５はＰ−ストライプのない２つのＭＯＳＦＥＴデバイスのＩＶ曲線５００、５０２を示している。第１の曲線５００は０．８ｍΩ・ｃｍのエピタキシャル層の抵抗率及び１５μのエピタキシャル層の厚さを有するＭＯＳＦＥＴデバイスのものである。第２の曲線５０２は４．６ｍΩ・ｃｍのエピタキシャル層の抵抗率及び１９．５μのエピタキシャル層の厚さを有するＭＯＳＦＥＴデバイスのものである。予想されるように、より薄いエピタキシャル層及びより高い抵抗率を有するＭＯＳＦＥＴデバイスは、より高い降伏電圧を有する。
【００２７】
本発明の一実施例のＩＶ曲線５０４も図５に示した。この典型的な実施例は約０．８Ω・ｃｍのエピタキシャル層の抵抗、約１５μのエピタキシャル層の厚さ、及び約１２μの深さのＰ−ストライプを有している。ＩＶ曲線５０４が示すように、このデバイスの実施例ではエピタキシャル層が比較的薄く、エピタキシャル層の抵抗率は比較的低い（故に、ＲＤＳ（ｏｎ）は低い）。また、このデバイスの実施例は降伏電圧が２２０Ｖに達する。この降伏電圧は、より厚く、より抵抗性のあるエピタキシャル層を有する従来のＭＯＳＦＥＴデバイスの降伏電圧に匹敵する。
【００２８】
図６は本発明の実施例のＭＯＳＦＥＴデバイスの逆バイアス印加時のＩＶ曲線を示している。この曲線はＰ−ストライプの深さの変動がＢＶＤＳＳに及ぼす影響を示している。これらのデバイスでは、エピタキシャル層は約０．８Ω・ｃｍの抵抗及び約１３μの厚さを有する。Ｐ−ストライプの幅は約１．０μである。Ｐ−ストライプのドーパント濃度は約２．２×１０１６／ｃｍ−３である。Ｐ−ストライプの深さは約８、１０、及び１２μにおいて変動した。これら変動のＩＶ曲線はＰ−ストライプの深さが増大するにしたがって、降伏電圧が上昇することを示している。
【００２９】
図７は本発明の実施例のＭＯＳＦＥＴデバイスの逆バイアス印加時のＩＶ曲線を示している。この曲線はＰ−ストライプの幅の変動がＢＶＤＳＳに及ぼす影響を示している。この例では、デバイスは約０．８Ω・ｃｍのエピタキシャル層の抵抗及び約１３μの厚さを有する。Ｐ−ストライプの深さは約１０μであり、Ｐ−ストライプのドーパント濃度は約２．２×１０１６／ｃｍ−３である。約０．８、１．０、及び１．２μの幅を有するＰ−ストライプのＩＶ曲線が示されている。このＩＶ曲線はＰ−ストライプの幅が１μに等しい場合に降伏電圧はより高くなることを示している。
【００３０】
本発明の実施例はトレンチ及びプレーナＭＯＳＦＥＴ技術に応用され得る。しかし、トレンチＭＯＳＦＥＴデバイスは、それらがプレーナＭＯＳＦＥＴに比してより小さな空間を有利に占める場合に好ましい。いずれの場合でも、デバイスの降伏電圧はいくつかの実施例において約１００〜約４００ボルトであってよい。説明のために、本発明のＭＯＳＦＥＴデバイスの製造方法をトレンチ・ゲート工程に関して以下に記載する。
【００３１】
本発明の一実施例のパワー・トレンチＭＯＳＦＥＴデバイスの詳細な図を図８（ｄ）に示した。このパワー・トレンチＭＯＳＦＥＴデバイスはドレイン領域３１及び該ドレイン領域に隣接するＮ−エピタキシャル領域３２有する半導体基板２９を備える。半導体基板２９はＳｉ、ＧａＡｓ等を含む任意の適切な半導体材料を含み得る。ＭＯＳＦＥＴデバイスのドリフト領域は半導体基板２９のエピタキシャル領域３２内に存在し得る。複数のゲート構造４５が半導体基板２９の主表面２８に隣接しており、各ゲート構造４５はゲート電極４３及び該ゲート電極４３上の誘電体層４４を含んでいる。複数のＮ＋ソース領域３６が半導体基板２９内に形成されている。各Ｎ＋ソース領域３６はゲート構造４５の１つに隣接し、複数のＰ−ウェル領域３４内に形成されており、このＰ−ウェル領域もまた半導体基板２９内に形成されている。各Ｐ−ウェル領域３４はゲート構造４５の１つに隣接して配置されている。ソース領域３６の接点４１が半導体基板２９の主表面２８上に存在している。この接点４１はアルミニウムなどの金属を含み得る。明確化のために、ＭＯＳＦＥＴデバイス内に存在し得る他の構成要素（例えば、不活性化層）は図８（ｄ）には示され得ない。
【００３２】
図８（ｄ）では、トレンチＰ−ストライプ３５が半導体基板２９内に存在している。ゲート構造４５がゲート構造４５のアレイを形成するときに、複数のＰ−ストライプ３５が隣接するゲート構造４５間にそれぞれ配置され得る。図８（ｄ）に示したＰ−ストライプ３５は、隣接するゲート構造４５間に配置される。図示したように、図に示したＰ−ストライプ３５は略垂直で、半導体基板２９の向きに対して略垂直になっている。Ｐ−ストライプ３５がゲート構造４５を越えて延びており、Ｎ−エピタキシャル部分３２の大半を貫通し得る。この実施例のＮ−エピタキシャル部分３２はＰ−ストライプ３５の底部及び側面を囲繞している。Ｐ−ストライプ３５の両側面及びその下方のドーパント濃度はこの実施例において類似し得る。好適には、Ｐ−ストライプ３５は略平行の側壁及び略平面の底部を有する。側壁が略平行である場合、薄いＰ−ストライプ３５が隣接するゲート構造４５間に存在し得る。したがって、ゲート４５間の間隔は結果的にはサイズが低減されたＭＯＳＦＥＴアレイに最小化され得る。本発明の典型的な実施例では、ゲート構造４５（又はゲート電極）の間隔は約１０μより小さくてよい（例えば、約４〜６μの間）。Ｐ−ストライプ３５の幅は２又は３μより小さくてよい（例えば、約１〜２μ）。
【００３３】
本発明の実施例のストライプ・トレンチは半導体基板内のエピタキシャル部分とは反対のドーピング材料で充填されるか、又は裏打ちされる。このタイプの一実施例を図８（ｅ）に示し、以下により詳細に示した。ストライプがエピタキシャル部分と反対の導電型の材料で裏打ちされると、このストライプは内部誘電体部分及びエピタキシャル部分と反対の導電型の外部半導体層を含み得る。例えば、内部誘電体部分が酸化シリコンを又は空気を含み得る一方で、外部半導体層はＰ又はＮ型のエピタキシャル・シリコンを含み得る。
【００３４】
また、ドープされたストライプの存在は形成されるデバイスの耐久性を改善するためのヘビー・ボディとして使用されてよい。例えば、エピタキシャル層におけるＰ型ヘビー・ボディの存在と同様、エピタキシャル層を貫通するＰ−ストライプの存在はデバイスの電圧変動を安定化させ、これによりデバイスの信頼性が向上すると考えられている。
【００３５】
本発明のパワー・トレンチＭＯＳＦＥＴデバイスを形成する適切な方法が図８（ａ）〜８（ｄ）に関して記載され得る。
【００３６】
図８（ａ）を参照すると、半導体基板２９を含む構造が提供されている。半導体基板２９はＮ＋ドレイン領域３１及びＮ−エピタキシャル部分３２を含み得る。ゲート・トレンチ３０が半導体基板２９の主表面２８に隣接して形成されている。これらゲート・トレンチ３０は、例えば、当該技術においては周知である異方性エッチング法を用いて形成されてよい。ゲート・トレンチ３０が形成された後、ゲート構造４５が当該技術においては周知である方法を用いてゲート・トレンチ３０内に形成される。各ゲート構造４５は誘電体層４４及びゲート電極４３を含む。ゲート電極４３はポリシリコンを含んでよく、誘電体層４４は酸化シリコンを含んでよい。
【００３７】
また、ソース領域、ウェル領域、及び他の構造が、ゲート構造４５を形成する前又は後に半導体基板２９内に形成され得る。図８（ｂ）を参照すると、Ｐ−ウェル領域３４が半導体基板２９内に形成されており、次に、Ｎ＋ソース領域３６が半導体基板２９内に形成されている。従来のイオン注入又は拡散工程を用いてこれらの領域が形成されてよい。この実施例では、これらのドープされた領域はゲート構造４５を形成した後に形成される。
【００３８】
ウェル領域、ゲート領域、ソース領域、及びヘビー・ボディの形成に関するさらなる詳細が、Ｂｒｉａｎ  Ｓｚｅ−ＫＩ  Ｍｏ，Ｄｕｃ  Ｃｈａｕ，Ｓｔｅｖｅｎ  Ｓａｐｐ，Ｉｚａｋ  Ｂｅｎｃｕｙａ、及びＤｅａｎ  Ｅｄｗａｒｄ  Ｐｒｏｂｓｔによる「電界効果トランジスタ及び同製造方法（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｉｔｓ  Ｍａｎｕｆａｃｔｕｒｅ）」と題された米国特許出願第０８／９７０，２２１号に記載されている。この出願は本発明の譲受人と同じ譲受人に授受されており、あらゆる目的のためにその出願が全体として本願明細書に参照によって組み入れられている。
【００３９】
好適な実施例では、ソース領域、ウェル領域、及び／又はゲート構造が形成された後に、１つ又は複数のストライプ・トレンチ３０が半導体基板２９内に形成される。例えば、Ｐ−ウェル領域３４、Ｎ＋ソース領域３６、及びゲート構造４５が形成された後に、図８（ｃ）に示したストライプ・トレンチ３０が、例えば、異方性エッチング工程を用いて形成され得る。形成されたストライプ・トレンチ３０は半導体基板２９の主表面２８から延びる。ストライプ・トレンチ３０はゲート構造４５を任意の適切な距離を越えてエピタキシャル部分３２とドレイン領域３１との間の界面まで延び得る。好適には、ストライプ・トレンチ３０（及びそこに配設されたストライプ材料も）はＮ−エピタキシャル部分３２の厚さの半分とエピタキシャル部分３２の全厚みとの間にある深さで終端する。例えば、ストライプ・トレンチ３０はエピタキシャル部分３２とドレイン領域３１との間の界面まで延び得る。
【００４０】
ストライプ・トレンチ３０が形成された後、図８（ｄ）に示すように、ストライプ３５がストライプ・トレンチ３０内に形成される。ストライプ３５は第２の導電型の材料を含んでいる。本発明の実施例では、第２の導電型の材料はエピタキシャルＰ型シリコン（例えば、Ｐ、Ｐ＋、Ｐ−シリコン）などのエピタキシャル材料である。ストライプ・トレンチ３０は選択的エピタキシャル成長（ＳＥＧ）工程などの任意の適切な方法を用いて充填されてよい。例えば、トレンチ３０はその場で発生するドーピングを用いてエピタキシャル・シリコンで充填されてよい。
【００４１】
第２の導電型の材料がストライプ・トレンチ３０を図８（ｄ）に示したように完全に充填し得るか、又は図８（ｅ）に示したようにストライプ・トレンチ３５を裏打ちし得る。図８（ｅ）において、同様の参照番号は図８（ｄ）場合と同様の構成要素を表している。しかし、この実施例では、ストライプ３５はＰ−層３５（ａ）及び内部誘電体材料３５（ｂ）を含んでいる。まずＰ−層３５（ａ）が形成されたストライプ・トレンチ内に形成され得、次に、誘電体材料３５（ｂ）がデポジットされてＰ−層３５（ａ）によって形成された囲いを充填し得る。代替的には、内部誘電体材料はＰ−層３５（ａ）を酸化させることによって形成されてよい。誘電体層３５（ｂ）は酸化シリコン又は空気などの材料を含んでよい。
【００４２】
ドープされたエピタキシャルの材料のストライプをトレンチに形成するために使用されてよい他の材料が、Ｇｏｒｄｏｎ  ＭａｄｓｅｎとＪｏｅｌｌｅ  Ｓｈａｒｐによる「選択成長エピタキシーを用いてトレンチＭＯＳＦＥＴを製造する方法（Ｍｅｔｈｏｄ  ｏｆ  Ｍａｎｕｆａｃｔｕｒｉｎｇ  Ａ  Ｔｒｅｎｃｈ  ＭＯＳＦＥＴ  Ｕｓｉｎｇ  Ｓｅｌｅｃｔｉｖｅ  Ｇｒｏｗｔｈ  Ｅｐｉｔａｘｙ）」と題された米国特許出願第０９／５８６，７２０号に記載されている。この出願は本発明の譲受人と同じ譲受人に授受されており、あらゆる目的のためにその出願が全体として本願明細書に参照によって組み入れられている。
【００４３】
上記のように、第２の導電型のストライプ・トレンチ３０及びストライプ３５は、ソース領域３６、ゲート構造４５、及びウェル領域３４のうち少なくとも１つが形成された後に形成されるのが好ましい。これらデバイス要素を形成した後にストライプ３５を形成することによって、ストライプ３５はゲート構造４５又はＰ−ウェル領域３４を形成するのに用いられる高温処理に曝されない。例えば、Ｐ−ウェル領域を形成するのに用いられる高温処理（例えば、イオン注入高温ドライブ）は、高温状態（例えば、１１００度を超えて）で１〜３時間も続き得る。他方で、半導体基板２９内にＰ−ストライプ３５を形成することは、予め形成されたゲート構造４５、Ｐ−ウェル領域３４、又はＮ＋ソース領域３６に悪影響を及ぼさない。Ｐ−ストライプ３５を形成する前にこれらデバイス要素を形成すれば、高温の処理工程が長引くことに起因して、エピタキシャル層内のＰ−ストライプ３５が拡散し、その形状が失われる可能性が低減される。この状態が起これば、Ｐ−ストライプ３５の幅がＰ−ストライプ３５の下方で均一になり得ず、形成されたデバイスの有効性を低減させ得る。例えば、側方に広がった−ストライプ３５からのドーパントはＭＯＳＦＥＴデバイスのチャネル領域に向かって拡散し、これによってＭＯＳＦＥＴデバイスの閾値電圧特性に影響を及ぼす可能性がある。さらには、Ｐ−ストライプの幅がより広くなれば、結果としてゲート構造４５の間隔がより大きくなり得るので、対応するゲート構造４５のアレイの寸法が増大する。
【００４４】
Ｐ−ストライプ３５が形成された後、付加的な材料の層がデポジットされてよい。さらなる層は金属接触層４１及び不活化層（図示せず）を含んでよい。これらの付加的な層は当該技術において知られている任意の適切な方法を用いて形成されてよい。
【００４５】
多数の特定の実施例を図示し、記載しているが、本発明の実施例はそれらに限定されるものではない。例えば、本発明の実施例をＮ型半導体、Ｐ−ストライプ等に関して記載した。本発明はそれらに限定されるものではなく、また図示し、記載した構造のドーピング極性は反転し得ることが理解される。また、Ｐ−ストライプが詳細に示されているが、本発明の実施例において用いられたストライプはＰ又はＮ型であってよいことが理解される。また、ストライプ又は他のデバイス要素はアクセプタ濃度又はドナー濃度（例えば、＋、＋＋、−、−−等）を有してよい。
【００４６】
本願明細書において採用した用語及び表現は、限定の用語としてではなく説明の用語として用いられており、そのような用語及び表現が図示し記載した特徴の同等物又はそれらの部分を除外することを意図したものではなく、種々の変形が主張された本発明の範囲内において可能であることが理解される。さらに、本発明の任意の実施例の任意の１つ又は複数の特徴が、本発明の範囲から逸脱することなく、本発明の任意の他の実施例の任意の１つ又は複数の他の特徴と組み合わされてよい。
【図面の簡単な説明】
【００４７】
【図１（ａ）】従来の垂直形トレンチＭＯＳＦＥＴデバイスを示す略断面図である。この図は逆バイアス電圧が印加されるにしたがって、垂直に延びる空乏領域を示している。
【図１（ｂ）】従来の垂直形トレンチＭＯＳＦＥＴデバイスを示す略断面図である。この図は逆バイアス電圧が印加されるにしたがって、垂直に延びる空乏領域を示している。
【図１（ｃ）】従来の垂直形トレンチＭＯＳＦＥＴデバイスを示す略断面図である。この図は逆バイアス電圧が印加されるにしたがって、垂直に延びる空乏領域を示している。
【図１（ｄ）】従来の垂直形トレンチＭＯＳＦＥＴデバイスを示す略断面図である。この図は逆バイアス電圧が印加されるにしたがって、垂直に延びる空乏領域を示している。
【図１（ｅ）】従来の垂直形トレンチＭＯＳＦＥＴデバイスを示す略断面図である。この図は逆バイアス電圧が印加されるにしたがって、垂直に延びる空乏領域を示している。
【図１（ｆ）】従来の垂直形トレンチＭＯＳＦＥＴデバイスを示す略断面図である。この図は逆バイアス電圧が印加されるにしたがって、垂直に延びる空乏領域を示している。
【図２（ａ）】本発明の一実施例の垂直形トレンチＭＯＳＦＥＴデバイスを示す略断面図である。この図は逆バイアス電圧が印加されるにしたがって、水平に延びる空乏領域を示している。
【図２（ｂ）】本発明の一実施例の垂直形トレンチＭＯＳＦＥＴデバイスを示す略断面図である。この図は逆バイアス電圧が印加されるにしたがって、水平に延びる空乏領域を示している。
【図２（ｃ）】本発明の一実施例の垂直形トレンチＭＯＳＦＥＴデバイスを示す略断面図である。この図は逆バイアス電圧が印加されるにしたがって、水平に延びる空乏領域を示している。
【図２（ｄ）】本発明の一実施例の垂直形トレンチＭＯＳＦＥＴデバイスを示す略断面図である。この図は逆バイアス電圧が印加されるにしたがって、水平に延びる空乏領域を示している。
【図２（ｅ）】本発明の一実施例の垂直形トレンチＭＯＳＦＥＴデバイスを示す略断面図である。この図は逆バイアス電圧が印加されるにしたがって、水平に延びる空乏領域を示している。
【図２（ｆ）】本発明の一実施例の垂直形トレンチＭＯＳＦＥＴデバイスを示す略断面図である。この図は逆バイアス電圧が印加されるにしたがって、水平に延びる空乏領域を示している。
【図３（ａ）】本発明の一実施例の垂直形トレンチＭＯＳＦＥＴデバイスを示す略断面図である。この図は逆バイアス電圧が印加されるにしたがって、水平に延びる空乏領域を示している。
【図３（ｂ）】本発明の一実施例の垂直形トレンチＭＯＳＦＥＴデバイスを示す略断面図である。この図は逆バイアス電圧が印加されるにしたがって、水平に延びる空乏領域を示している。
【図３（ｃ）】本発明の一実施例の垂直形トレンチＭＯＳＦＥＴデバイスを示す略断面図である。この図は逆バイアス電圧が印加されるにしたがって、水平に延びる空乏領域を示している。
【図３（ｄ）】本発明の一実施例の垂直形トレンチＭＯＳＦＥＴデバイスを示す略断面図である。この図は逆バイアス電圧が印加されるにしたがって、水平に延びる空乏領域を示している。
【図３（ｅ）】本発明の一実施例の垂直形トレンチＭＯＳＦＥＴデバイスを示す略断面図である。この図は逆バイアス電圧が印加されるにしたがって、水平に延びる空乏領域を示している。
【図３（ｆ）】本発明の一実施例の垂直形トレンチＭＯＳＦＥＴデバイスを示す略断面図である。この図は逆バイアス電圧が印加されるにしたがって、水平に延びる空乏領域を示している。
【図４】異なる降伏電圧比率に対して種々のＭＯＳＦＥＴデバイスのＲＤＳ（ｏｎ）を構成する種々の抵抗成分を示す棒グラフである。
【図５】従来のトレンチＭＯＳＦＥＴデバイスの逆バイアス印加時のＩＶ曲線と本発明の一実施例のトレンチＭＯＳＦＥＴデバイスの逆バイアス印加時のＩＶ曲線との比較を示すグラフである。
【図６】異なるＰ−ストライプ深さを有するトレンチＭＯＳＦＥＴの逆バイアス印加時のＩＶ曲線を示すグラフである。この曲線は変動するＰ−ストライプの深さがＢＶＤＳＳに及ぼす影響を示している。
【図７】異なるＰ−ストライプ幅を有するトレンチＭＯＳＦＥＴの逆バイアス印加時のＩＶ曲線を示すグラフである。この曲線は変動するＰ−ストライプの幅がＢＶＤＳＳに及ぼす影響を示している。
【図８（ａ）】本発明の一実施例のＭＯＳＦＥＴデバイスを形成する方法を示す断面図である。
【図８（ｂ）】本発明の一実施例のＭＯＳＦＥＴデバイスを形成する方法を示す断面図である。
【図８（ｃ）】本発明の一実施例のＭＯＳＦＥＴデバイスを形成する方法を示す断面図である。
【図８（ｄ）】本発明の一実施例のＭＯＳＦＥＴデバイスを形成する方法を示す断面図である。
【図８（ｅ）】Ｐ−裏打ち及び誘電体内部部分を有するストライプを備えたＭＯＳＦＥＴデバイスを示す断面図である。
【図１（Ａ）】
2005522052.tif 000003
【図１（Ｂ）】
2005522052.tif 000004
【図１（Ｃ）】
2005522052.tif 000005
【図１（Ｄ）】
2005522052.tif 000006
【図１（Ｅ）】
2005522052.tif 000007
【図１（Ｆ）】
2005522052.tif 000008
【図２（Ａ）】
2005522052.tif 000009
【図２（Ｂ）】
2005522052.tif 000010
【図２（Ｃ）】
2005522052.tif 000011
【図２（Ｄ）】
2005522052.tif 000012
【図２（Ｅ）】
2005522052.tif 000013
【図２（Ｆ）】
2005522052.tif 000014
【図３（Ａ）】
2005522052.tif 000015
【図３（Ｂ）】
2005522052.tif 000016
【図３（Ｃ）】
2005522052.tif 000017
【図３（Ｄ）】
2005522052.tif 000018
【図３（Ｅ）】
2005522052.tif 000019
【図３（Ｆ）】
2005522052.tif 000020
【図４】
2005522052.tif 000021
【図５】
2005522052.tif 000022
【図６】
2005522052.tif 000023
【図７】
2005522052.tif 000024
【図８（ａ）】
2005522052.tif 000025
【図８（ｂ）】
2005522052.tif 000026
【図８（ｃ）】
2005522052.tif 000027
【図８（ｄ）】
2005522052.tif 000028
【図８（ｅ）】
2005522052.tif 000029
【手続補正書】
【提出日】平成16年12月8日(2004.12.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電界効果トランジスタであって、
半導体領域の上側および下側表面間距離で規定される厚さを有する第１の導電型の半導体基板と、
前記半導体領域上の第２の導電型のウエル領域と、
前記ウエル領域を通って延在し、前記半導体領域の上側半分以内で終端する複数のゲート・トレンチと、
前記ウエル領域の上側部分において第１の導電型の複数のソース領域であって、当該複数のソース領域は前記複数のゲート・トレンチの側面に位置し、
前記ウエル領域を通って延在し、半導体領域の下側半分で前記半導体領域の底面よりも上の深さで各々終端する複数のストライプ・トレンチであって、当該ストライプ・トレンチの各々は第２の導電型の半導体材料で充填され、（i）当該充填されたストライプ・トレンチは前記ウエル領域とともに前記第２の導電型の隣接する領域を形成し、および（ii）前記第２の導電型の半導体材料は前記半導体領域とともにＰＮ接合を形成する、
電界効果トランジスタ。
【請求項２】
請求項１記載の電界効果トランジスタであって、前記複数のストライプ・トレンチが終端する深さは実質的に半導体領域の底面に近い、電界効果トランジスタ。
【請求項３】
請求項２記載の電界効果トランジスタであって、前記複数のゲート・トレンチが終端する深さは実質的に前記半導体領域と前記ウエル領域との界面に近い、電界効果トランジスタ。
【請求項４】
請求項１記載の電界効果トランジスタであって、前記複数のゲート・トレンチの各々は、
前記トレンチ側壁を覆うゲート誘電体と、
ポリシリコンからなり少なくとも部分的にゲート・トレンチを充填して前記ゲート・トレンチの各々の側面に位置するソース領域を覆うゲート電極と、
からなる電界効果トランジスタ。
【請求項５】
請求項１に記載の電界効果トランジスタであって、前記半導体領域は基板上を延在するエピタキシャル層である、電界効果トランジスタ。
【請求項６】
請求項１に記載の電界効果トランジスタであって、前記複数のストライプ・トレンチは実質的に前記ゲート・トレンチよりも深く半導体領域に延在する、電界効果トランジスタ。
【請求項７】
請求項１に記載の電界効果トランジスタであって、前記複数のストライプ・トレンチは、前記半導体領域の前記下側面と一致する下側の境界を有し、かつ、前記半導体領域の厚さの１／３に等しい距離の前記半導体領域の下側面上である上側の境界を有する前記半導体領域の部分内で終端する、電界効果トランジスタ。
【請求項８】
請求項１に記載の電界効果トランジスタであって、前記複数のストライプ・トレンチは互いに離間して前記半導体領域内へ延在し、ストライプ・トレンチに隣接する間の半導体領域の部分を含む、半導体領域の実質的に全体であるウエル領域と半導体領域間の接合部に逆電圧を印加して、電荷がデプリートされる、電界効果トランジスタ。
【請求項９】
請求項２記載の電界効果トランジスタであって、前記複数のストライプ・トレンチの各々は前記第２の導電型の半導体材料で完全に充填されている、電界効果トランジスタ。
【請求項１０】
電界効果トランジスタであって、
第１の導電型の半導体領域と、
前記半導体領域上の第２の導電型のウエル領域と、
前記ウエル領域内の第１の導電型のソース領域と、
前記ソース領域に隣接するトレンチ・ゲート電極と、及び
前記ウエル領域を延在し、かつ前記半導体領域で終端するストライプ・トレンチであって、当該ストライプ・トレンチは前記半導体領域の界面でＰＮ接合を形成する第２の導電型の半導体材料を含み、前記ストライプ・トレンチは前記第２の導電型の半導体材料で裏打ちされ、かつ前記ストライプ・トレンチの残りの部分は誘電体材料で充電された、
電界効果トランジスタ。
【請求項１１】
請求項１０に記載の電界効果トランジスタにおいて、前記半導体領域は前記ウエル領域が形成されたエピタキシャル部分を含む、電界効果トランジスタ。
【請求項１２】
請求項１１に記載の電界効果トランジスタにおいて、前記エピタキシャル部分は約４０ミクロン以下の厚みを有する、電界効果トランジスタ。
【請求項１３】
請求項１１に記載の電界効果トランジスタにおいて、前記エピタキシャル部分は１４オームｃｍ以下の抵抗を有する、電界効果トランジスタ。
【請求項１４】
電界効果トランジスタの製造方法であって、
第１の導電型の半導体領域に第２の導電型のウエル領域を形成するステップと、
前記ウエル領域に第１の導電型のソース領域を形成するステップと、
前記ウエル領域を通って延在し、かつ前記半導体領域内で終端するトレンチ・ゲート電極を形成するステップと、
前記ウエル領域を通って延在し、かつ前記半導体領域上で終端するストライプ・トレンチを形成するステップと、および
前記ストライプ・トレンチ内に第２の導電型の半導体材料を形成するステップと、
からなる電界効果トランジスタの製造方法。
【請求項１５】
請求項１４に記載の方法において、前記ストライプ・トレンチは前記ソース領域を形成した後に形成する、方法。
【請求項１６】
請求項１４に記載の方法において、前記第２の導電型の前記半導体材料はエピタキシャル・シリコンからなる、方法。
【請求項１７】
請求項１４に記載の方法において、前記ストライプ・トレンチは、前記トレンチ・ゲート電極、前記ウエル領域および前記ソース領域を形成した後に形成される、方法。
【請求項１８】
請求項１４に記載の方法において、さらに前記ストライプ・トレンチに誘電体材料を形成するステップを有する、方法。
【請求項１９】
請求項１４に記載の方法において、前記ストライプ・トレンチを形成するステップは、シリコンを異方性エッチングすることからなる、方法。
【請求項２０】
電界効果トランジスタを形成する方法であって、
第１の導電型の半導体領域にウエル領域を形成するステップであって、当該ウエル領域は第２の導電型であって上側表面と下側表面とを備えるステップと、
半導体領域の前記ウエル領域の下側表面の下の深さに延在する複数のゲート・トレンチを形成するステップと、
前記ウエル領域を通して前記複数のゲート・トレンチの下の深さまで前記半導体領域に延在する複数のストライプ・トレンチを形成するステップであって、当該複数のストライプ・トレンチは複数のゲート・トレンチから一つ以上横方向に離間したステップと、および
少なくとも複数のストライプ・トレンチの一部を前記第２の導電型の半導体材料で充填し、前記第２の導電型の半導体材料が前記半導体領域の一部とＰＮ接合を形成するステップと、
からなる方法。
【請求項２１】
請求項２０に記載の方法において、電界効果トランジスタがオン状態のときに、前記複数のストライプ・トレンチは、前記半導体領域を流れる電流と平行に、前記半導体領域へ延在する、方法。
【請求項２２】
請求項２０の方法において、前記複数のストライプ・トレンチは、選択的エピタキシャル成長を用いて、前記第２の導電型の半導体材料で完全に充填された、方法。
【請求項２３】
請求項２０の方法において、前記第２の導電型の半導体材料は前記複数のストライプ・トレンチの側壁を被覆し、当該方法はさらに、
前記複数のストライプ・トレンチ内に誘電体材料を形成し、ストライプ・トレンチの各々が前記第２の導電型材料と誘電体材料の組み合わせで完全に充填するステップと、
を含む方法。
【請求項２４】
請求項２０に記載の方法において、前記複数のストライプ・トレンチは、前記複数のゲート・トレンチと前記ウエル領域を形成した後に形成される、方法。
【請求項２５】
請求項２０に記載の方法において、前記半導体領域はウエル領域が形成される第１の導電型のエピタキシャル層であり、当該エピタキシャル層は、当該エピタキシャル層の上側面と下側面との間隔で定義される厚さを有し、複数のストライプ・トレンチが当該エピタキシャル層に延在して、前記エピタキシャル層の１／２と前記下側面との間の深さで終端する、方法。
【請求項２６】
請求項２０に記載の方法であって、前記半導体領域は当該半導体領域の上側面と下側面との間の垂直距離で定義される厚さを有し、前記複数のストライプ・トレンチは前記半導体領域の下側面に一致する下側境界と、前記半導体領域の下側面の上側の上側境界とを有する領域の、前記半導体領域の厚みの１／３の距離で終端する、方法。
【請求項２７】
請求項２０に記載の方法であって、さらに、前記ウエル領域にソース領域を形成するステップを含む、方法。
【請求項２８】
請求項２７に記載の方法において、前記半導体領域は双方とも第１の導電型のエピタキシャル層と基板とからなり、前記基板はドレイン・コンタクト領域を形成し、当該方法はさらに、
前記基板上に前記エピタキシャル層を形成し、前記ウエル領域は前記エピタキシャル層に形成され、前記複数のストライプ・トレンチとゲート・トレンチは前記エピタキシャル層に延在し終端するステップと、を含む方法。
【国際調査報告】
2005522052.tif 000030
2005522052.tif 000031