【手続補正書】
【提出日】令和2年10月22日(2020.10.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
命令を受信するインタフェイスと、
前記受信された命令に対応する少なくとも１つのＤＰＵ（ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）（−ｂａｓｅｄ）＿Ｐｒｏｃｅｓｓｉｎｇ＿Ｕｎｉｔ、ＤＲＡＭ（基盤）プロセシングユニット）演算を決定するライブラリと、
前記受信された命令に対応する前記決定された少なくとも１つのＤＰＵ演算に対する少なくとも１つのＤＰＵ命令を形成するコンパイラと、
前記少なくとも１つのＤＰＵ命令を少なくとも１つのＤＰＵに伝送するドライバと、を含み、
前記ＤＰＵは、少なくとも１つの列を含むアレイに配列された複数のＤＲＡＭ基盤コンピューティングセルを含む少なくとも１つのコンピューティングセルアレイを含み、
前記少なくとも１つの列は、ＤＲＡＭ基盤コンピューティングセルの少なくとも３つの行を含み、
前記ＤＲＡＭ基盤コンピューティングセルは、前記少なくとも３つの行の中で第１行及び第２行で動作する論理機能を提供し、前記論理機能の結果を前記少なくとも３つの行の中で第３行に格納するように構成される、ことを特徴とするシステム。
【請求項２】
前記少なくとも１つの列のＤＲＡＭ基盤コンピューティングセルの各々は、３つのトランジスタと１つのキャパシタとからなる（３Ｔ１Ｃ）ＤＲＡＭメモリセル、又は、１つのトランジスタと１つのキャパシタとからなる（１Ｔ１Ｃ）ＤＲＡＭメモリセルを含み、
前記少なくとも１つの列の前記ＤＲＡＭ基盤コンピューティングセルは、ＮＯＲ論理機能を提供する、ことを特徴とする請求項１に記載のシステム。
【請求項３】
前記ＤＰＵは、少なくとも１つの列を含むアレイに配列された複数のＤＲＡＭ基盤確率論的コンピューティングセルをさらに含み、
前記少なくとも１つの列は、ＤＲＡＭ基盤確率論的コンピューティングセルの少なくとも３つの行を含み、
前記ＤＲＡＭ基盤確率論的コンピューティングセルは、前記少なくとも３つの行の中で第１行及び第２行で動作する論理機能を提供し、前記論理機能の結果を前記少なくとも３つの行の中で第３行に格納するように構成される、ことを特徴とする請求項２に記載のシステム。
【請求項４】
前記少なくとも１つの列の前記ＤＲＡＭ基盤確率論的コンピューティングセルの各々は、３つのトランジスタと１つのキャパシタとからなる（３Ｔ１Ｃ）ＤＲＡＭメモリセル、又は１つのトランジスタと１つのキャパシタとからなる（１Ｔ１Ｃ）ＤＲＡＭメモリセルを含む、ことを特徴とする請求項３に記載のシステム。
【請求項５】
前記少なくとも１つのＤＰＵ演算は、確率論的コンピューティング演算を含む、ことを特徴とする請求項４に記載のシステム。
【請求項６】
前記ＤＰＵは、少なくとも１つの列を含むアレイに配列された複数のＤＲＡＭ基盤確率論的コンピューティングセルをさらに含み、
前記少なくとも１つの列は、ＤＲＡＭ基盤確率論的コンピューティングセルの少なくとも３つの行を含み、
前記ＤＲＡＭ基盤確率論的コンピューティングセルは、前記少なくとも３つの行の中で第１行及び第２行で動作する確率論的論理機能を提供し、前記確率論的論理機能の結果を前記少なくとも３つの行の中で第３行に格納するように構成される、ことを特徴とする請求項１に記載のシステム。
【請求項７】
前記ライブラリは、前記受信された命令に応答して全体コンヴォリューション階層のマッピングをさらに決定する、ことを特徴とする請求項１に記載のシステム。
【請求項８】
前記ライブラリは、前記受信された命令に対応する前記少なくとも１つのＤＰＵ演算を遂行するように複数のＤＰＵをマッピングする前記少なくとも１つのＤＰＵ演算内での多重並列化をさらに決定する、ことを特徴とする請求項１に記載のシステム。
【請求項９】
前記ドライバは、前記受信された命令に基づいて前記ＤＰＵの内外へのデータ移動をさらに制御する、ことを特徴とする請求項１に記載のシステム。
【請求項１０】
前記コンパイラは、１つのＤＰＵの少なくとも１つの行で動作する前記受信された命令に対応する単一ＤＰＵ命令をさらに形成する、ことを特徴とする請求項１に記載のシステム。
【請求項１１】
少なくとも１つのＤＰＵ（ＤＲＡＭ（−ｂａｓｅｄ）＿Ｐｒｏｃｅｓｓｉｎｇ＿Ｕｎｉｔ、ＤＲＡＭ（基盤）プロセシングユニット）と、
命令を受信するインタフェイスと、
前記受信された命令に対応する少なくとも１つのＤＰＵ命令を決定するライブラリと、
前記受信された命令に対応する少なくとも１つのＤＰＵ命令を前記少なくとも１つのＤＰＵに伝送するドライバと、を含み、
前記ＤＰＵの各々は、
少なくとも１つの列を含むアレイ内に配列された複数のＤＲＡＭ基盤コンピューティングセルを含む少なくとも１つのコンピューティングセルアレイを含み、
前記少なくとも１つの列は、ＤＲＡＭ基盤コンピューティングセルの少なくとも３つの行を含み、
前記ＤＲＡＭ基盤コンピューティングセルは、前記少なくとも３つの行の中で第１行及び第２行で動作する実数の論理機能を提供し、前記論理機能の結果を前記少なくとも３つの行の中で第３行に格納するように構成され、
前記ＤＰＵの各々は更に、少なくとも１つの列を含むアレイに配列された複数のＤＲＡＭ基盤確率論的コンピューティングセルを含み、
前記少なくとも１つの列は、ＤＲＡＭ基盤確率論的コンピューティングセルの少なくとも３つの行を含み、
前記ＤＲＡＭ基盤確率論的コンピューティングセルは、前記少なくとも３つの行の中で第１行により受信された第１のデータの流れ及び第２行により受信された第２のデータの流れで動作する確率論的論理機能を提供し、前記確率論的論理機能から生ずるデータの流れを前記少なくとも３つの行の中で第３行に格納するように構成される、ことを特徴とするシステム。
【請求項１２】
前記少なくとも１つの列のＤＲＡＭ基盤コンピューティングセルの各々は、３つのトランジスタと１つのキャパシタとからなる（３Ｔ１Ｃ）ＤＲＡＭメモリセル、又は、１つのトランジスタと１つのキャパシタとからなる（１Ｔ１Ｃ）ＤＲＡＭメモリセルを含み、
前記少なくとも１つの列の前記ＤＲＡＭ基盤確率論的コンピューティングセルの各々は、３つのトランジスタと１つのキャパシタとからなる（３Ｔ１Ｃ）ＤＲＡＭメモリセル、又は、１つのトランジスタと１つのキャパシタとからなる（１Ｔ１Ｃ）ＤＲＡＭメモリセルを含む、ことを特徴とする請求項１１に記載のシステム。
【請求項１３】
前記少なくとも１つの列の前記ＤＲＡＭ基盤コンピューティングセルは、ＮＯＲ論理機能を提供する、ことを特徴とする請求項１２に記載のシステム。
【請求項１４】
前記少なくとも１つのＤＰＵ命令は、確率論的コンピューティング演算を含む、ことを特徴とする請求項１１に記載のシステム。
【請求項１５】
１つのＤＰＵの少なくとも１つの行で動作する前記受信された命令に対応する単一ＤＰＵ命令を形成するコンパイラをさらに含む、ことを特徴とする請求項１１に記載のシステム。
【請求項１６】
少なくとも１つの列を含むアレイに配列された複数のＤＲＡＭ基盤確率論的コンピューティングセルを含む少なくとも１つの確率論的コンピューティングセルアレイを含むＤＰ
Ｕ（ＤＲＡＭ（−ｂａｓｅｄ）＿Ｐｏｒｃｅｓｓｉｎｇ＿Ｕｎｉｔ、ＤＲＡＭ（基盤）プロセシングユニット）と、
受信された命令に対応する少なくとも１つの確率論的ＤＰＵ命令を決定するライブラリと、
前記受信された命令に対応する前記少なくとも１つの確率論的ＤＰＵ命令を前記複数のＤＲＡＭ基盤確率論的コンピューティングセルを含む前記少なくとも１つのＤＰＵに伝送するドライバと、を含み、
前記少なくとも１つの列は、ＤＲＡＭ基盤確率論的コンピューティングセルの少なくとも３つの行を含み、
前記ＤＲＡＭ基盤確率論的コンピューティングセルは、前記少なくとも３つの行の中で第１行により受信された第１のデータの流れ及び第２行により受信された第２のデータの流れで動作する確率論的論理機能を提供し、前記確率論的論理機能から生ずるデータの流れを前記少なくとも３つの行の中で第３行に格納するように構成される、ことを特徴とするシステム。
【請求項１７】
前記少なくとも１つの列の前記ＤＲＡＭ基盤確率論的コンピューティングセルの各々は、３つのトランジスタと１つのキャパシタとからなる（３Ｔ１Ｃ）ＤＲＡＭメモリセル、又は、１つのトランジスタと１つのキャパシタとからなる（１Ｔ１Ｃ）ＤＲＡＭメモリセルを含む、ことを特徴とする請求項１６に記載のシステム。
【請求項１８】
前記ドライバは、前記受信された命令に基づいて前記複数のＤＲＡＭ基盤確率論的コンピューティングセルを含む前記ＤＰＵの内外へのデータ移動をさらに制御する、ことを特徴とする請求項１６に記載のシステム。
【請求項１９】
少なくとも１つの列を含むアレイに配列された複数のＤＲＡＭ基盤コンピューティングセルを含む少なくとも１つのコンピューティングセルアレイをさらに含み、
前記少なくとも１つの列は、ＤＲＡＭ基盤コンピューティングセルの少なくとも３つの行を含み、
前記ＤＲＡＭ基盤コンピューティングセルは、前記少なくとも３つの行の中で第１行及び第２行で動作する実数の論理機能を提供し、前記論理機能の結果を前記少なくとも３つの行の中で第３行に格納するように構成され、
前記ライブラリは、第２受信された命令に対応する前記少なくとも１つのコンピューティングセルアレイに対する少なくとも１つのＤＰＵ命令をさらに決定し、
前記ドライバは、前記複数のＤＲＡＭ基盤コンピューティングセルを含む前記少なくとも１つのコンピューティングセルアレイに前記第２受信された命令に対応する少なくとも１つのＤＰＵ命令を伝送する、ことを特徴とする請求項１６に記載のシステム。
【請求項２０】
前記少なくとも１つの列の前記ＤＲＡＭ基盤確率論的コンピューティングセルの各々は、３つのトランジスタと１つのキャパシタとからなる（３Ｔ１Ｃ）ＤＲＡＭメモリセル、又は、１つのトランジスタと１つのキャパシタとからなる（１Ｔ１Ｃ）ＤＲＡＭメモリセルを含む、ことを特徴とする請求項１９に記載のシステム。