(57)【要約】ディジタルＩＦダウン変換回路において、同相及び直角信号成分は、再構成フィルタと結合した一組の単純なロジックを介して単一シリアル・ディジタル・ビット・ストリームの形態で処理される。ディジタル信号ミキサを供給するソース・ディジタル発振器は、長さにおいて４ビットの過サンプリングされたディジタル・ワードを用い、それらのすべては、バイナリで重み付けされて、重大な位相または振幅エラー無しで、正弦波ミキシング信号に対して少なくとも１６レベルの正確度を達成する。ミキサは、クロックに従って、ディジタル化されたシリアル・ビット・ストリームを、ソース・オシレータを表す４ビット幅のテーブルの出力とミックスし、同相及び直角信号は、ディジタル的に再結合され、その後、フィルタに結合された重み付けされた抵抗を用いてバイナリでの重み付けが行われる。このように、イメージ排斥は、抵抗の許容誤差によって影響されないディジタル関数である。
2005536907.tif 000002
【特許請求の範囲】
【請求項１】
ディジタル化された通信信号の同相及び直角信号成分をダウン変換するためのデジタル中間周波数ダウン変換回路において、ディジタル信号の同相及び直角信号成分を処理するための方法であって、
一組の単純なロジックを介して同相及び直角信号成分から形成される単一の直列ディジタル・ビット・ストリームを処理して、ダウン変換された同相及び直角成分のディジタル表現を生成する段階と、
実質的にイメージ・アーチファクトの無いベースバンド信号のディジタル表現を得るような態様で、ダウン変換された同相及び直角成分のディジタル表現を再構成フィルタと再結合する段階と、
を含む方法。
【請求項２】
基準信号として、ソース・ディジタル・オシレータから長さにおいて４ビットの過サンプリング・ディジタル・ワードを用いる段階と、
ディジタル信号ミキサに前記基準信号を供給して、重大な位相または振幅エラー無しで正弦波ミキシング信号として少なくとも１６レベルの正確さを達成する段階と、
クロックに従って、ディジタル化された直列ビット・ストリームを、基準信号を表す４ビット幅テーブルの出力とミキシングする段階と、
ディジタル的に結合された信号を得るために、同相及び直角信号をディジタル的に再結合する段階と、
抵抗の許容誤差によって影響されないダウン変換された信号を生成するために、結合された信号をディジタル再構成フィルタにバイナリで重み付けする段階と、
をさらに含む請求項１に記載の方法。
【請求項３】
ディジタル化された通信信号の同相及び直角信号成分をダウン変換するためのディジタルＩＦダウン変換回路において、ディジタル信号の同相及び直角信号成分のためのプロセッサであって、
同相及び直角信号成分から形成される単一の直列ディジタル・ビット・ストリームを処理して、ダウン変換された同相及び直角成分のディジタル表現を生成するロジックと、
実質的にイメージ・アーチファクトの無いベースバンド信号のディジタル表現を得るような態様で、ダウン変換された同相及び直角成分のディジタル表現を再結合するためのディジタル再構成フィルタと、
を備えたプロセッサ。
【請求項４】
ディジタル信号ミキサに、長さにおいて４ビットの過サンプリングされたディジタル・ワードを供給して、重大な位相または振幅エラー無しで、正弦波ミキシング信号のための少なくとも１６レベルの正確さを達成するソース・ディジタル・オシレータをさらに含む請求項３に記載の回路。
【請求項５】
ディジタル的に再結合された信号をバイナリで重み付けして抵抗の許容誤差によって影響されないダウン変換された信号を生成するために、ディジタル再構成フィルタの入力に結合された抵抗手段をさらに含む請求項1に記載の回路。
【請求項６】
受信されたＲＦ信号のイメージ排斥処理を行う方法であって、
アナログＩ及びＱ信号を生成するために、受信されたＲＦ信号のダウン変換を行う段階と、
アナログＩ信号及びアナログＱ信号の各々に対して、
過サンプリングされたディジタル信号を得るためにアナログ信号を過サンプリングする段階と、
過サンプリングされた周期的ディジタル基準信号を生成する段階と、
該ディジタル信号をディジタル基準信号と論理的に結合して、イメージが相殺されたディジタル・ベースバンド信号を生成する段階と、
を含む方法。
【請求項７】
ディジタル・ベースバンド信号をアナログ・ベースバンド信号に変換する段階を含む請求項６に記載の方法。
【請求項８】
ディジタル化された通信信号の同相及び直角信号成分を第１の中間周波数にダウン変換するために第１の局部発振器を用いる第１の周波数ダウン変換回路と、
同相ディジタル・ビット・ストリーム及び直角位相ディジタル・ビット・ストリームを発生するためのシグマ・デルタ変換器と、
ディジタル同相及び直角位相の第２の局部発振器と、
それぞれの単一の直列ディジタル・ビット・ストリーム同相信号及び単一の直列ディジタル・ビット・ストリーム直角位相信号を一組のロジック・ゲートを介してミキシングして、ダウン変換された同相及び直角成分のディジタル表現を生成するためのミキシング回路と、
同相信号及び直角位相信号における値に従って、ダウン変換された同相及び直角成分のディジタル表現を結合するためのロジック・ゲートの出力と直列の重み付け抵抗と、
実質的にイメージ・アーチファクトが無い前記ダウン変換された同相及び直角成分から同相及び直角位相ベースバンド信号を回復する再構成フィルタと、
を備えたイメージ排斥回路装置。
【請求項９】
前記ミキシング回路は、各上位ビットごとに、
第１の入力として同相ディジタル・ビット・ストリームを、第２の入力として高精度の正弦関数ビット・ストリーム及び高精度の余弦関数ビット・ストリームを受信するように結合された第１及び第２の排他的ＯＲゲートと、
第１の入力として直角位相ディジタル・ビット・ストリームを、第２の入力として高精度の正弦関数ビット・ストリームを受信するように結合された第３及び第４の排他的ＯＲゲートと、
同相チャンネルのための第１及び第２のＸＯＲゲートの出力を論理的に加えるための第１のＯＲゲートと、
同相チャンネルのための第１及び第２のＸＯＲゲートの出力を論理的に乗算するための第１のＡＮＤゲートと、
直角位相チャンネルのための第３及び第４のＸＯＲゲートの出力を論理的に加えるための第２のＯＲゲートと、
直角位相チャンネルのための第３及び第４のＸＯＲゲートの出力を論理的に乗算するための第２のＡＮＤゲートと、
を備える請求項８に記載のイメージ排斥回路装置。
【請求項１０】
再構成フィルタは、
第１及び第２のＡＮＤゲート並びに第１及び第２のＯＲゲートの各々の各出力のための重み付け抵抗であって、その対応のビットのためのバイナリの重み付けを限定する前記重み付け抵抗と、
第１のＡＮＤゲート及び第１のＯＲゲートの第１の結合ノードにおける第１の低域フィルタ手段と、
第２のＡＮＤゲート及び第２のＯＲゲートの第２の結合ノードにおける第２の低域フィルタ手段と、
を備え、同相チャンネルの前記重み付け抵抗の各々は、前記第１の低域フィルタに接続され、そして直角位相チャンネルの前記重み付け抵抗の各々は、前記第２のフィルタに接続されて、ベースバンドにおけるそれぞれのアナログＩ及びＱチャンネル信号を生じる請求項９に記載のイメージ排斥回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
不適用
連邦政府により支援された研究または開発の下で為された発明に対する権利に関する供述
不適用
コンパクト・ディスクで提出されたアペンディックスをリストしたコンピュータ・プログラム、テーブル、または「シーケンス・リスティング」に対する参照
不適用
【０００２】
本発明は、ディジタルIFダウン変換に関し、特に、マイクロ波周波数における比較的広い帯域幅信号のディジタルIFダウン変換に関する。
【背景技術】
【０００３】
ディジタルIFダウン変換は、携帯電話通信の多数モードに対して有用であるような多モード動作に対して柔軟であるという利点を有し、また、サンプリング速度及び係数精度が関心のある周波数にとって適切である限り広帯域幅信号に対して制御可能な精度、従って良好な性能を提供するという利点を有する。典型的な動作においては、全帯域幅領域が、帯域通過のシグマ−デルタ変換を用いたアナログ・ディジタル変換で獲得され、その後、最終的なディジタル・フィルタリング・チャンネルが続く。
【０００４】
広帯域ディジタルIF変換された信号を処理するに際して行わなければならないことは、関心のある周波数上に生じたときに所望の信号をブロックする（それ故、ブロッカーと呼ばれる）望まれないイメージ及びスプリアスな信号を排斥することである。この目的のために、適切な動作モードに対してプログラムされたDSPフィルタが、広帯域ダウン変換に続いて一般的に用いられる。
【０００５】
図１は、イメージ排斥段を有するダウン変換回路１００の１つの代表的な形態を示している。無線周波数（RF）信号は、アナログ源１１０のアナログ基準信号に対して基準化されるダウン変換ミキサ１０６及び１０８によって履行される同相（I）チャンネル１０２及び直角位相チャンネル１０４を介して処理され、ここに、基準信号は、（９０度またはｐ/２遅延素子１１２によって表されるように）正確に９０度位相ずれしている。基準信号は、公称RF周波数以下の１００ｋHzの代表的な動作周波数を有する。アナログ信号は、通常のシグマ−デルタのアナログ・ディジタル変換器１１４、１１６を介して処理されて、それぞれの１ビット幅の直列ビット・ストリームを生成する。回路１００の各チャンネルは、高速直列ビット・ストリームを並列ビット・ストリームに変換するために、デシメータ１１８、１２０を含む。典型的には、各通路に４つまたは８つの並列ストリームがある。並列ビット・ストリームは、各々、サンプリングを事実上整数にするためにそれぞれの分数フィルタに供給される。定義された帯域幅の所望の信号を抽出するための対応の補償フィルタ関数がある。これらの２つの関数は、ディジタル有限インパルス応答（FIR）フィルタ１２２、１２４に結合され得、それらの特性は、一組のフィルタ係数によって定義される。
【０００６】
より少ないビットがフィルタ係数を表すために用いられると、帯域幅外減衰が劣化することが知られている。従って、全性能は、フィルタ特性を表すために用いられるビットの数に依存する。FIRフィルタ１２２、１２４の出力は、望まれない成分を相殺するよう、ミキシング/加算段１２６で混合されてディジタル的に加算され、望まれる信号の純粋I成分及び純粋Q成分を表すI及びQ多数ビット・ディジタル・ビット・ストリームを出力として最大イメージ排斥でもって生成する。ディジタルI及びQ成分は、次に、（ナイキスト率で動作する）ディジタル・アナログ変換器１２８、１３０を介して処理され、該信号をベースバンドにおけるI及びQアナログ成分として回復する。
【０００７】
この従来のイメージ相殺構成は、幾つかの実際的な欠点を有している。該従来の方法によれば、目標とする性能レベルを達成するために、ディジタル・ワード・ストリームの形態で同相及び直角信号成分上で動作する比較的電力消費する並列処理技術を用いることが慣行であった。これらの技術は、望まれるよりも大きい電力を消費するだけでなく、また、比較的大規模の集積回路を配備することも必要であった。代表的な構成において、デシメータ１１８、１２０、FIRフィルタ１２２、１２４、加算段１２６及びDAC１２８、１３０は、履行するために２５,０００程度のゲートを必要とし、このことは、言い換えると、殆ど３平方ミリメートルの貴重な回路領域及び比較的高い電力消費が必要であるということになる。電力及び回路の双方のサイズは、携帯電話のような携帯バッテリで動作されるディジタル・デバイスにおいては非常に高価である。
【０００８】
公開された代表的な従来技術は、非特許文献１に記載されている。
【０００９】
もう１つの代表的な文献は、特許文献１である。
【００１０】
携帯電話のような携帯ディジタル・デバイスのためのディジタルIFダウン変換回路においては、一層効率的なイメージ排斥回路が必要とされている。
【特許文献１】２００１年４月4日発行、Birkett等によるカナダ特許出願第２，２８４，９４８号
【非特許文献１】１９９７年１２月発刊、ソリッド・ステート回路のIEEEジャーナル、３２巻１２号のRudell等による「コードレス電話応用のための１．９GHｚ広帯域IF二重変換CMOS受信機」
【発明の開示】
【課題を解決するための手段】
【００１１】
本発明によれば、ディジタルＩＦダウン変換回路において、同相及び直角信号成分は、再構成フィルタと結合した、加算器及び乗算器として動作する、排他的ＯＲゲート、ＡＮＤゲート及びＯＲゲートの新規なグループのような、一組の単純なロジック素子を介して単一シリアル・ディジタル・ビット・ストリームの並列チャンネルの形態で処理されて、実質的にイメージの無い、アナログの同相及び直角位相ベースバンド成分を回復する。好適な実施形態においては、Ｉ及びＱシグマ−デルタＡ／Ｄ変換器からの２つのビット・ストリーム出力は、分離されて、次に、各々、高精度の正弦関数及び余弦関数ビット・ストリームの双方と排他的ＯＲが取られ、次に、ＸＯＲゲートの出力は、各々、一緒にＯＲが取られそして一緒にＡＮＤが取られる。このブール積及びこのブール和は、次に、各々、バイナリで重み付けされ、そしてベースバンドにおいてそれぞれのアナログのＩ及びＱチャンネル信号を形成するよう、他の重み付けされた出力と結合される重み付け抵抗から形成された再構成フィルタで結合される。
【００１２】
さらに特定的には、本発明によれば、ディジタル信号ミキサを供給するソース・ディジタル発振器は、長さにおいて４ビットの過サンプリングされたディジタル・ワードを用い、それらのすべては、互いに対してバイナリで重み付けされて、重大な位相または振幅エラー無しで、正弦波ミキシング信号に対して少なくとも１６レベルの正確度を達成する。ミキサは、クロックに従って、ディジタル化されたシリアル・ビット・ストリームを、簡単な排他的ＯＲによってソース・オシレータを表す４ビット幅のディジタル余弦／正弦テーブルの出力とミックスし、同相及び直角信号は、簡単なＡＮＤ及びＯＲ加算器を用いてディジタル的に再結合され、その後、フィルタに結合された重み付けされた抵抗を用いてバイナリでの重み付けが行われる。このように、イメージ排斥は、抵抗の許容誤差によって影響されないディジタル関数である。
【００１３】
本発明は、添付図面と共に以下の詳細な説明を参照することにより、一層良く理解されるであろう。
【発明を実施するための最良の形態】
【００１４】
図２を参照すると、本発明によるシグマ・デルタ低IFイメージ排斥回路２００が示されている。受信機のフロント・エンドは示されていないが、該受信機のフロント・エンドは、代表的には、表面音響波（SAW）フィルタ、及びRF信号を入力スプリッタ２０１に供給する低ノイズ増幅器（LNA）を備えている。スプリッタ２０１からの出力は、LO=RF−１００ｋHzの周波数における第1の局部発振器２１０によって駆動される第１及び第２の直角低側注入ミキサ２０６、２０８のためのソースを提供する。１００ｋHz信号は、チャンネル空間要件と適合するように選択される。線形９０度位相シフタ２１２は、信号間の一定の直角関係を確実なものにする。結果として、局部発振器２１０がアナログの余弦信号に基準化された場合、第１のミキサ２０６の出力は、以下の周波数：
-sin(RF-LO);  及び
-sin(RF+LO)
である。
【００１５】
第２のミキサ２０８の出力は、以下の周波数：
cos(RF-LO);  及び
cos(RF+LO)
である。
【００１６】
このことは、望まれた信号及びイメージは１００ｋHzまでミックス・ダウンすることを意味する。ミキサ２０６、２０８の出力は次に、各々、第１及び第２の低域フィルタ２０２、２０３に供給されて、それぞれの信号-sin(RF+LO)及びcos(RF+LO)を排斥する。
【００１７】
フィルタ２０２、２０３の後、信号-sin(RF-LO)及びcos(RF-LO)は、それぞれのシグマ−デルタのアナログ・ディジタル変換器２１４、２１６に供給されて、単一の直列ビット・ストリーム出力を生成する。図示の目的のためだけに、以後説明されるように、出力は４つの並列チャンネルの２つの対として示され、それらは、３９MHｚのクロック/カウンタ２２２によってオーバークロックされる正弦及び余弦テーブル２１９、２２１の対応ビットと相互作用することができる。クロックされたテーブルは一緒になって有効な第２の局部発振器を定義して、イメージを排斥しつつ１００ｋHz信号をベースバンドにミックス・ダウンする。説明の目的で、シグマ−デルタ変換器２１４、２１６の出力は、各々４つの並列ラインA,B,C,D及びA’,B’,C’,D’として示されており、それらは、変換器出力と関連した最上位ビットから最下位ビットまでに対応する。ビットは、共通ライン上で正確に直列に供給される。これらのビットは、適切なタイミングで、余弦テーブル２１９及び正弦テーブル２２１から供給されるビットに同期化される。四分の一サイクルに渡る１６のレベルのための完全な正弦テーブル及び余弦テーブルが、図３の回路と関係して以下に再現される。これらの値は、以後説明するように、メモリ場所もしくは素子に格納される。
【００１８】
テーブル場所  正弦テーブル  余弦テーブル
1        1 0 0 0        1 1 1 1
2        1 0 0 0        1 1 1 1
3        1 0 0 0        1 1 1 1
4        1 0 0 0        1 1 1 1
5        1 0 0 0        1 1 1 1
6        1 0 0 0        1 1 1 1
7        1 0 0 1        1 1 1 1
8        1 0 0 0        1 1 1 1
9        1 0 0 1        1 1 1 1
10        1 0 0 0        1 1 1 1
11        1 0 0 1        1 1 1 1
12        1 0 0 1        1 1 1 1
13        1 0 0 1        1 1 1 1
14        1 0 1 0        1 1 1 1
15        1 0 0 1        1 1 1 1
16        1 0 0 1        1 1 1 1
17        1 0 1 0        1 1 1 1
18        1 0 1 0        1 1 1 1
19        1 0 1 0        1 1 1 1
20        1 0 0 1        1 1 1 1
21        1 0 1 1        1 1 1 1
22        1 0 1 0        1 1 1 1
23        1 0 1 0        1 1 1 1
24        1 0 1 0        1 1 1 0
25        1 0 1 1        1 1 1 1
26        1 0 1 0        1 1 1 0
27        1 0 1 1        1 1 1 1
28        1 0 1 1        1 1 1 0
29        1 0 1 1        1 1 1 1
30        1 0 1 1        1 1 1 0
31        1 0 1 1        1 1 1 0
32        1 0 1 1        1 1 1 0
33        1 1 0 0        1 1 1 0
34        1 0 1 1        1 1 1 0
35        1 1 0 0        1 1 1 0
36        1 0 1 1        1 1 1 0
37        1 1 0 0        1 1 1 0
38        1 1 0 0        1 1 1 0
39        1 1 0 0        1 1 0 1
40        1 1 0 0        1 1 1 0
41        1 1 0 0        1 1 0 1
42        1 1 0 0        1 1 1 0
43        1 1 0 1        1 1 0 1
44        1 1 0 0        1 1 0 1
45        1 1 0 1        1 1 0 1
46        1 1 0 0        1 1 1 0
47        1 1 0 1        1 1 0 1
48        1 1 0 1        1 1 0 1
49        1 1 0 0        1 1 0 0
50        1 1 0 1        1 1 0 1
51        1 1 0 1        1 1 0 1
52        1 1 1 0        1 1 0 0
53        1 1 0 1        1 1 0 1
54        1 1 0 1        1 1 0 0
55        1 1 0 1        1 1 0 1
56        1 1 1 0        1 1 0 0
57        1 1 0 1        1 1 0 0
58        1 1 1 0        1 1 0 0
59        1 1 0 1        1 1 0 0
60        1 1 1 0        1 1 0 0
61        1 1 1 0        1 1 0 0
62        1 1 1 0        1 0 1 1
63        1 1 1 0        1 1 0 0
64        1 1 1 0        1 0 1 1
65        1 1 1 0        1 1 0 0
66        1 1 1 0        1 0 1 1
67        1 1 1 0        1 0 1 1
68        1 1 1 0        1 0 1 1
69        1 1 1 1        1 0 1 1
70        1 1 1 0        1 0 1 1
71        1 1 1 1        1 0 1 1
72        1 1 1 0        1 0 1 0
73        1 1 1 1        1 0 1 1
74        1 1 1 0        1 0 1 0
75        1 1 1 1        1 0 1 0
76        1 1 1 1        1 0 1 0
77        1 1 1 1        1 0 1 1
78        1 1 1 1        1 0 0 1
79        1 1 1 1        1 0 1 0
80        1 1 1 1        1 0 1 0
81        1 1 1 1        1 0 1 0
82        1 1 1 1        1 0 0 1
83        1 1 1 1        1 0 0 1
84        1 1 1 1        1 0 1 0
85        1 1 1 1        1 0 0 1
86        1 1 1 1        1 0 0 1
87        1 1 1 1        1 0 0 1
88        1 1 1 1        1 0 0 0
89        1 1 1 1        1 0 0 1
90        1 1 1 1        1 0 0 0
91        1 1 1 1        1 0 0 1
92        1 1 1 1        1 0 0 0
93        1 1 1 1        1 0 0 0
94        1 1 1 1        1 0 0 0
95        1 1 1 1        1 0 0 0
96        1 1 1 1        1 0 0 0
97        1 1 1 1        1 0 0 0
98        1 1 1 1        0 1 1 1
【００１９】
クロック/カウンタ２２２は、３９MHｚクロック６１２と、７ビットのアドレス・ワードを出力するアップ/ダウン・バイナリ・カウンタ６１４と、カウンタ６１４の出力を読取ってピーク時及びゼロ・アドレス位置においてカウンタ方向を反転させるアップ対ダウン論理セレクタ６１６とを備える。
【００２０】
正弦テーブル２２１は、上の正弦テーブルの値を収容しているROM６０２のようなアドレス指定可能メモリと、サイクルの適切な象限に従って値を変換するための反転ロジック６０４とを備えている。余弦テーブルは、上の余弦テーブルの値を収容しているROM６０６のようなアドレス指定可能メモリと、同じ象限に従った値を変換するための反転ロジックとを備えている。反転検出器６１０は、反転ロジック素子６０４、６０８でもって共用されており、ゼロ交差位置を感知して適切な符号ビットを追加するようにカウンタ６１４の出力を読取る。
【００２１】
I及びQシグマ−デルタA/D変換器２１４、２１６からの２つのビット・ストリーム出力は分離され、次に、各々、正弦テーブル２２１からの対応の正弦関数ビット及び余弦テーブル２１９からの余弦関数ビットの双方でもって排他的OR（論理和）が取られる。次に、XORゲートの出力は、各々、一緒にORが取られかつ一緒にANDが取られる。このブール積及びこのブール和は、次に、各々、バイナリで重み付けされ、ベースバンドにおけるそれぞれのアナログI及びQチャンネル信号を形成するように他の重み付けされた出力と結合される重み付け抵抗から形成された再構成フィルタにおいて結合される。
【００２２】
本発明による特定の実施形態において、ディジタル信号ミキサの対のバンク２２３、２２５；３２３、３２５；４２３、４２５；５２３、５２５は、対の一方においては、例えばXORゲート２２９、２３１をANDゲート２３５及びORゲート２３３と共に用いて提供されており、さらに他方の対においては、XORゲート２３７、２３９をANDゲート２４３及びORゲート２４１と共に用いて提供されている。
【００２３】
ディジタル信号ミキサを供給するソース・ディジタル発振器は、長さにおいて４ビットの過サンプリングされたディジタル・ワードを用いており、そのすべては、互いに対してバイナリで重み付けされて、重大な位相または振幅のエラー無しで正弦波ミキシング信号に対して少なくとも１６レベルの正確さを達成する。ミキサ２２３、２２５は、例えば３９MHｚにおいてクロックに従って変換器２１４及び２１６からのディジタル化されたシリアル（直列）ビット・ストリームを、ゲート２２９、２３１における単純な排他的ORによりソース・オシレータを表す４ビット幅のディジタル余弦/正弦テーブル２１９/２２１の出力とミキシングし、同相及び直角信号は、単純なAND及びOR加算器２３３、２３５を用いてディジタル的に再結合される。同相チャンネルの最上位ビット（MSB）に対して、変換器２１４の一ビット出力が、第１のXORゲート２２９において対応のサイン・ビットとXORが取られ、同時に、第２のXORゲート２３１において対応のコサイン・ビットとXORが取られる。第１のXORゲート２２９の出力は、第１のORゲート２３３において第２のXORゲート２３１の出力とORが取られ、他方、第１のXORゲート２２９の出力は、同時に、第２のANDゲート２３５において第２のXORゲート２３１の出力とANDが取られる。結果は、ビットの重み付けに従ってアナログ・スケーリングのために準備された所望のIチャンネル信号である。
【００２４】
直角位相チャンネルの最上位ビット（MSB）に対して、変換器２１６の一ビット出力が、第３のXORゲート２３７において対応のコサイン・ビットとXORが取られ、同時に、第４のXORゲート２３９において対応のサイン・ビットとXORが取られる。第３のXORゲート２３７の出力は、第２のORゲート２４１において第４のXORゲート２３９の出力とORが取られ、他方、第３のXORゲート２３７の出力は、同時に、第２のANDゲート２４３において第４のXORゲート２３９の出力とANDが取られる。結果は、ビットの重み付けに従ってアナログ・スケーリングのために準備された所望のQチャンネル信号である。
【００２５】
この構成及び動作は、変換器２１４、２１６から出力される、事実上並列に動作している各上位ビット（each significant bit）に対して行われる。
【００２６】
最終ゲートの出力後、それらのそれぞれのバイナリ値に対応する、値R、２R、４R及び８Rの重み付け抵抗を用いたバイナリでの重み付けが行われる。各チャンネルは、低域フィルタF1、F2として働くそれぞれのコンデンサ２５４、２５６において結合された加算ノード２５０、２５２において加算される。結果の出力は、双方とも所望のイメージ排斥を有した、信号-cos(RF-LO-LO2)を含むアナログIチャンネル２５８及び信号-sin(RF-LO-LO2)を含むQチャンネル２６０である。
【００２７】
イメージ排斥は、代表的には、重み付け抵抗の許容誤差によって制限される。初期のイメージ排斥は−３５ｄBｃよりも高いけれども、第１のミキサがそれらのエラーに貢献すると、イメージ排斥は大いに少なくなる。従って、ディジタル的に加算を行って後でフィルタ内への出力を再構成することが一層良い。この方法は、イメージ排斥（image rejection）が抵抗の許容誤差によっては影響されないが、正弦及び余弦テーブルの調和排斥（harmonic rejection）によってのみ影響されることを意味する。
【００２８】
GSMバンド・プランにおいて、チャンネル間隔は２００ｋHzであり、このことは、直角の第２局部発振器周波数が１００ｋHzであることを必要とする。１００ｋHzにおける方形波が、望まれたものだけをベースバンドにミックスダウンするだけでなく、１００ｋHz通過帯域のすべての奇数の高調波もミックスダウンする。第３高調波（３００ｋHz）は隣接チャンネルであり、第５高調波（５００ｋHz）は、双隣接チャンネルである。従って、すべてのチャンネルは、或る程度、望まれた通過帯域にミックスされる。大いに正確な（１６レベル）過サンプリングされた正弦/余弦テーブルを用いれば、この問題の多くが克服される。
【００２９】
再構成フィルタ２５４、２５６（図２）は、MHｚ領域における高周波数スイッチング・ノイズの排斥を提供することが必要なだけであるので、それらフィルタの帯域幅は重要ではない。GMSKに対する設計帯域幅からの最大６７ｋHzの偏差を減衰せず、一層高いすべての周波数の最大減衰を提供するように、極もしくはポール（pole）が設定されるべきである。この型のフィルタは、図示したようにR-C回路として、もしくは外部コンデンサ（図示せず）に給電する充電ポンプ回路としてのいずれかで履行され得る。
【００３０】
GSM０５：０５仕様によって許容されたものよりも大きいブロッカー（妨害物）が或る場合でさえ、それらブロッカーが性能を劣化させる程度までベースバンドにミックスダウンされないということが分かった。低IF受信機ボードへの−１０４ｄBm入力の場合、LO2レベルは、望まれたものから−８ｄBcであることも分かった。このことは、シグマ−デルタ比較器のDCバイアス・レベル及びオフセット電圧レベルを修正する試み無しで得られた。イメージ排斥は、フロント・エンド振幅/位相エラーを修正することなく、未知の帯域幅許容誤差を有するシグマ−デルタにおけるRC要素を用いつつ、−１７ｄBcで測定された。いずれにしても、回路を履行するために必要とされるゲートの数は、大きさの程度だけ減少される。
【００３１】
本発明を特定の図面及び実施形態を参照して説明してきた。当業者には他の実施形態も明白であろう。従って、本発明は、添付の特許請求の範囲に示されたものを除いて制限されるものではないと意図している。
【図面の簡単な説明】
【００３２】
【図１】従来のディジタルＲＦダウン・コンバータのブロック図である。
【図２】本発明によるディジタルＲＦダウン・コンバータのブロック図である。
【図３】本発明による使用に適した余弦／正弦発生器のブロック図である。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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