(57)【要約】  生産性の高いＷ ｔｏ Ｗ法を用い、且つ、高歩留まりを実現可能な半導体装置の製造方法を提供するために、半導体装置の製造方法において、不良品チップが良品チップに置換された再配列ウェーハを準備する工程と（Ｓ４０１）、再配列ウェーハとベースウェーハとを積層して接続する工程と（Ｓ４０３）、再配列ウェーハに貫通電極を形成する工程と（Ｓ４０６）、貫通電極を有する再配列ウェーハ上に、別の再配列ウェーハを積層して接続する工程と（Ｓ４０９）を有する。
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【特許請求の範囲】
【請求項１】
複数の半導体チップが形成された半導体ウェーハを準備する工程と、
前記半導体ウェーハを検査して良品チップ選別を行う工程と、
前記半導体ウェーハから不良品チップを含む不良品チップ領域を除去する工程と、
除去された前記不良品チップ領域に他の半導体ウェーハから取り出した良品チップを配置する工程と、を有することを特徴とする再配列ウェーハの製造方法。
【請求項２】
請求項１に記載の再配列ウェーハの製造方法を用いて製造された再配列ウェーハを準備する工程と、
前記再配列ウェーハと、半導体ウェーハまたは基板とを積層する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記再配列ウェーハおよび前記半導体ウェーハまたは基板の素子領域側の電極端に金属パッドまたは金属バンプを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記金属パッドまたは金属バンプが形成された前記再配列ウェーハおよび前記半導体ウェーハまたは基板の金属パッドまたは金属バンプ同士を積層して接続する工程を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の積層半導体装置の製造方法において、
積層された半導体装置の上面または下面に配置される前記再配置ウェーハ、前記半導体ウェーハまたは基板のいずれかを薄化する工程と、
薄化された前記再配置ウェーハ、前記半導体ウェーハまたは基板に貫通電極を形成する工程を更に有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記貫通電極上に金属パッドまたは金属バンプを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記貫通電極上に形成された前記金属パッドまたは金属バンプ上に、他の再配列ウェーハ、他の半導体ウェーハまたは他の基板を、複数枚積層する工程を更に有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項２に記載の積層半導体装置の製造方法において、
積層された前記再配列ウェーハを個片化する工程を含むことを特徴とする半導体装置の製造方法。
【請求項９】
不良品チップが良品チップに置換された再配列ウェーハを準備する工程と、
前記再配列ウェーハとベースウェーハとを積層して接続する工程と、
前記再配列ウェーハに貫通電極を形成する工程と、
前記貫通電極を有する前記再配列ウェーハ上に、別の再配列ウェーハを積層して接続する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記再配列ウェーハと前記別の再配列ウェーハとの間にアンダーフィル剤を注入する工程を有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記ベースウェーハは、複数の良品チップを備える半導体ウェーハであることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法において、
積層された前記再配列ウェーハと前記別の再配列ウェーハとを、前記ベースウェーハと共に個片化する工程を更に有することを特徴とする半導体装置の製造方法。
【請求項１３】
不良品チップが良品チップに置換された再配列ウェーハを準備する工程と、
前記再配列ウェーハに貫通電極を形成する工程と、
前記貫通電極を有する前記再配列ウェーハとベースウェーハとを積層して接続する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記再配列ウェーハの基板は、ガラス基板であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記再配列ウェーハから前記ガラス基板を取外す工程と、その後、
積層された前記再配列ウェーハと前記ベースウェーハとを個片化する工程と、を更に有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体素子（チップ）が形成された基板（ウェーハ）を積層する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の小型・軽量化、高性能化、低消費電力化の要求は増加の一途を辿っている。この要求を満たすためには、半導体装置の形状をより小さく薄いものにする必要があるが、形状を小さく薄くするにも物理的な限界が近づいている。【０００３】
また、半導体プロセスの微細化限界が近づくにつれて微細化速度が鈍化すると共に、最先端製品の製造コストが大きく増加してきている。このため、より高性能で低消費電力な半導体装置を得ることが容易ではなくなりつつある。【０００４】
そこで、半導体プロセスの微細化に頼らずに、半導体装置の小型・軽量化、高性能化、低消費電力を全て実現する方法として、半導体装置に貫通電極を形成し、半導体装置同士を三次元的に積層する三次元積層技術の研究・開発が盛んに行なわれている。従来の二次元的な実装技術や、ワイア・ボンディングによる半導体装置の多段積層技術と比較して、貫通電極が形成された半導体装置同士を三次元的に積層する技術は、配線長を極端に短縮可能であると共に理想的な配線配置等が可能であることから、配線抵抗や配線容量を飛躍的に低減できるだけでなく、従来技術では実現不可能であった新しい回路技術の開発も可能になる。【０００５】
一般的に、半導体ウェーハ同士を積層する場合、不良品チップが存在するウェーハ同士を重ね合わせて接続させることが多い。この場合、半導体ウェーハの不良品率と積層枚数に依存して、積層ウェーハの歩留まりが低下するので、いかに積層ウェーハの歩留まりを高く維持するかが重要であった。【０００６】
三次元積層技術に関しては、例えば特許文献１や非特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−３０８１１６号公報
【非特許文献】
【０００８】
【非特許文献１】日経マイクロデバイス、２００７年８月、ｐ．４４−５３
【発明の概要】
【発明が解決しようとする課題】
【０００９】
一般的に半導体ウェーハの歩留まりは１００％未満であり、量産の初期段階では歩留まりが低く、量産が安定した場合でも歩留まりは８０〜９５％であることが多い。表１は初期ウェーハ歩留まりと積層チップの歩留まりの関係を示す。【００１０】
【表１】
2011108327.tif 000003
【００１１】
表１に示すように、たとえば、歩留まり８０％同士のウェーハを５層重ねれば、最終的な５層積層ウェーハの歩留まりは単純な計算で３３％となり、ウェーハ積層時の歩留まり低下を考慮すると実際には２０％台になることが予想され、残りの５０〜６０％に近い良品チップは無駄になるという問題がある。【００１２】
特に、量産の初期段階では歩留まりが低いので、２層重ねただけでも歩留まりが大きく低下するので、ウェーハ同士の積層は不向きである。【００１３】
以上のように、ウェーハ同士を積層（Ｗ ｔｏ Ｗ：Ｗａｆｅｒ  ｔｏ  Ｗａｆｅｒ）すると積層枚数が増えるにつれ歩留まりが大きく低下するため、歩留まりを上げる目的ではウェーハ同士の積層は行わないことが多い。たとえば、非特許文献１には、ウェーハの段階で良品と不良品を選別し、それぞれを個片化した後、良品チップのみを積層していく方法が開示されている（Ｃ ｔｏ Ｃ：Ｃｈｉｐ  ｔｏ  Ｃｈｉｐ）。しかし、この方法では、チップ１個１個を積層するので生産性が非常に低いのが大きな問題である。また、チップに個片化したあとに貫通電極（ＴＳＶ）やバンプ等を形成し、その後それらチップ同士を積層する場合は、チップ状態でＴＳＶやバンプを形成可能な専用装置が必要になるので、チップ専用の新たな設備投資を行う必要がある。【００１４】
Ｃ ｔｏ Ｃよりも生産性を上げる方法として、良品チップが予め分かっているウェーハの良品チップ上に、別で個片化した良品チップを重ね合わせる手法が挙げられる（Ｃ ｔｏ Ｗ：Ｃｈｉｐ  ｔｏ  Ｗａｆｅｒ）。この場合、個片化した良品チップを重ね合わせるウェーハは、Ｓｉに限らずガラス等の透明な基板を用いる場合もあり、特許文献１には、良品チップのみをガラス基板に固定して複数チップ同時処理する方法が記載されている。【００１５】
しかしながら、一般的なＣ ｔｏ Ｗの場合、良品チップ領域が予め分かっているウェーハ上に、良品チップを正確に位置合わせて接続する技術が重要で、位置合わせするチップ数や位置合わせ精度に比例してプロセス時間が長くなるなどの問題を有している。同様に、重ねるチップ数が多くなるにつれ、母体となる支持基板または初めに重ねたチップにかかる熱負荷が大きくなる問題もある。この影響は、チップ面積が小さいほど、積層数が増えるほど大きくなるので、多段積層ほど不利となる。また、熱負荷が大きくなると、接続不良、チップの反り等の問題を引き起こす可能性が高くなる。また、チップ厚が非常に薄くかつバンプ等の突起物がある場合は、チップの反りやバンプの凹凸を考慮したハンドリング機構が必要になる。一般的なハンドリング機構には、大きく反ったチップやバンプ等の凹凸があるチップをハンドリングすることが想定されていないので、両面バンプ付の極薄チップへの対応が非常に難しい。【００１６】
本発明の目的は、生産性の高いＷ ｔｏ Ｗ法を用い、且つ、高歩留まりを実現可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するための一実施態様として、複数の半導体チップが形成された半導体ウェーハを準備する工程と、前記半導体ウェーハを検査して良品チップ選別を行う工程と、前記半導体ウェーハから不良品チップを含む不良品チップ領域を除去する工程と、除去された前記不良品チップ領域に他の半導体ウェーハから取り出した良品チップを配置する工程とを有することを特徴とする再配列ウェーハの製造方法を用いて製造された再配列ウェーハを準備する工程と、前記再配列ウェーハと半導体ウェーハまたは基板とを積層する工程とを有することを特徴とする半導体装置の製造方法とする。【００１８】
また、不良品チップが良品チップに置換された再配列ウェーハを準備する工程と、前記再配列ウェーハとベースウェーハとを積層して接続する工程と、前記再配列ウェーハに貫通電極を形成する工程と、前記貫通電極を有する前記再配列ウェーハ上に、別の再配列ウェーハを積層して接続する工程と、を有することを特徴とする半導体装置の製造方法とする。【００１９】
また、不良品チップが良品チップに置換された再配列ウェーハを準備する工程と、前記再配列ウェーハに貫通電極を形成する工程と、前記貫通電極を有する前記再配列ウェーハとベースウェーハとを積層して接続する工程と、を有することを特徴とする半導体装置の製造方法とする。
【発明の効果】
【００２０】
上記構成とすることにより、生産性の高いＷ ｔｏ Ｗ法を用い、且つ、高歩留まりを実現可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００２１】
【図１（ａ）】第１の実施例に係る、基板から不良品チップ領域を除去する方法を示す工程図（ウエーハ検査・良品選別）である。
【図１（ｂ）】第１の実施例に係る、基板から不良品チップ領域を除去する方法を示す工程図（良品チップ領域保護膜形成）である。
【図１（ｃ）】第１の実施例に係る、基板から不良品チップ領域を除去する方法を示す工程図（不良品チップ領域除去及クリーニング）である。
【図１（ｄ）】第１の実施例に係る、基板から不良品チップ領域を除去する方法を示す工程図（不良品チップ領域除去後の凹凸面発生）である。
【図１（ｅ）】第１の実施例に係る、基板から不良品チップ領域を除去する方法を示す工程図（不良品チップ領域の基板表面エッチング）である。
【図２（ａ）】第１の実施例に係る、基板から良品チップを切り出す方法を示す工程図（ウエーハ検査・良品選別）である。
【図２（ｂ）】第１の実施例に係る、基板から良品チップを切り出す方法を示す工程図（基板全面全面保護膜形成）である。
【図２（ｃ）】第１の実施例に係る、基板から良品チップを切り出す方法を示す工程図（基板薄化と鏡面処理）である。
【図２（ｄ）】第１の実施例に係る、基板から良品チップを切り出す方法を示す工程図（ダイシング）である。
【図３（ａ）】第１の実施例に係る、不良品チップが除去された基板の領域に良品チップを埋め込む方法を示す工程図（接着剤・硬化樹脂塗布）である。
【図３（ｂ）】第１の実施例に係る、不良品チップが除去された基板の領域に良品チップを埋め込む方法を示す工程図（良品チップ位置合わせ）である。
【図３（ｃ）】第１の実施例に係る、不良品チップが除去された基板の領域に良品チップを埋め込む方法を示す工程図（良品チップ貼り付け）である。
【図３（ｄ）】第１の実施例に係る、不良品チップが除去された基板の領域に良品チップを埋め込む方法を示す工程図（接着剤・硬化樹脂の加熱硬化）である。
【図３（ｅ）】第１の実施例に係る、不良品チップが除去された基板の領域に良品チップを埋め込む方法を示す工程図（接着剤付着の保護膜除去）である。
【図４】第１の実施例に係る、再配列ウェーハを用いた半導体装置の製造方法を説明するためのフローチャートである。
【図５（ａ）】第１の実施例に係る、再配列ウェーハを用いた半導体装置の製造方法を示す工程図（バンプ形成）である。
【図５（ｂ）】第１の実施例に係る、再配列ウェーハを用いた半導体装置の製造方法を示す工程図（基板接続１）である。
【図５（ｃ）】第１の実施例に係る、再配列ウェーハを用いた半導体装置の製造方法を示す工程図（基板薄化と鏡面化）である。
【図５（ｄ）】第１の実施例に係る、再配列ウェーハを用いた半導体装置の製造方法を示す工程図（ＴＳＶと金属バンプ形成１）である。
【図５（ｅ）】第１の実施例に係る、再配列ウェーハを用いた半導体装置の製造方法を示す工程図（基板接続２）である。
【図５（ｆ）】第１の実施例に係る、再配列ウェーハを用いた半導体装置の製造方法を示す工程図（ＴＳＶと金属バンプ形成２）である。
【図５（ｇ）】第１の実施例に係る、再配列ウェーハを用いた半導体装置の製造方法を示す工程図（積層基板ダイシング）である。
【図６（ａ）】第２の実施例に係る半導体装置の製造方法を示す工程図（ウェーハ検査・良品選別）である。
【図６（ｂ）】第２の実施例に係る半導体装置の製造方法を示す工程図（ウェーハをガラス基板に固定）である。
【図６（ｃ）】第２の実施例に係る半導体装置の製造方法を示す工程図（ウェーハ薄化と鏡面化処理）である。
【図６（ｄ）】第２の実施例に係る半導体装置の製造方法を示す工程図（良品チップ領域保護膜形成）である。
【図６（ｅ）】第２の実施例に係る半導体装置の製造方法を示す工程図（不良品チップのダイシング領域及びデバイス面除去）である。
【図６（ｆ）】第２の実施例に係る半導体装置の製造方法を示す工程図（不良品チップの除去）である。
【図６（ｇ）】第２の実施例に係る半導体装置の製造方法を示す工程図（良品チップ位置合わせと貼り付け）である。
【図６（ｈ）】第２の実施例に係る半導体装置の製造方法を示す工程図（保護膜除去）である。
【図６（ｉ）】第２の実施例に係る半導体装置の製造方法を示す工程図（ＴＳＶと金属バンプ形成）である。
【図６（ｊ）】第２の実施例に係る半導体装置の製造方法を示す工程図（ウェーハ接続）である。
【図６（ｋ）】第２の実施例に係る半導体装置の製造方法を示す工程図（ガラス基板はずし）である。
【発明を実施するための形態】
【００２２】
一般的なＷ ｔｏ Ｗの場合、ウェーハ一括で様々な処理ができるので生産性は高いが、元々のウェーハの良品率が低いほど、積層数が増えるほど、積層されたチップの最終的な歩留まりが大きく低下することが問題である。
【００２３】
本発明者等は、不良品チップが存在するウェーハを用いた場合の三次元積層技術の上記問題点を克服するための検討を行なった。その結果、不良品チップが存在する半導体ウェーハから、不良品チップのみを除去し、その不良品チップ領域に予め別のウェーハから取り出した良品チップを配置することで、良品率が低いウェーハであっても、良品のみの再配列ウェーハが得られ、この再配列ウェーハ、又はその再配列ウェーハと他のウェーハや基板等と積層することで、歩留まりや生産性を高く維持した積層半導体ウェーハまたは積層半導体装置を得ることが可能であることを見出した。本発明はこの知見に基づき生まれたものである。
【００２４】
不良品チップを除去する方法はウェーハ一括処理が可能であり、不良品チップを取り除いた領域のみ良品チップを配置するので、Ｃ ｔｏ Ｗに比べ、最初に配置したチップにかかる熱負荷を大幅に低減できる。さらに、ウェーハ同士の一括接続が可能なので、積層数が増えた場合でも、最初に積層したウェーハにかかる熱負荷を抑制することが可能である。また、積層後にＴＳＶやバンプを形成する場合は、ウェーハレベルでの一括処理が可能なので、生産性を低下させることがない。さらに、ウェーハを積層する際、いくつかのウェーハを選択して不良品領域を積層方向の同じ場所に重ね合わせることができれば、その領域の不良品チップを取り除く必要がなくなるので、より効果的に生産性を上げることもできる。
【００２５】
本実施の形態によれば、歩留まりの低いウェーハの不良品チップを良品チップに置き換える再配列ウェーハの製造方法を提供することができる。また、歩留まりの低いウェーハを用いた場合であっても、再配列ウェーハとすることにより、再配列ウェーハ同士を積層することにより、生産性の高いＷ ｔｏ Ｗ法を用い、且つ、高歩留まりを実現可能な半導体装置の製造方法を提供することができる。
【００２６】
以下、実施例により説明する。
【実施例１】
【００２７】
第１の実施例について、以下説明する。第１の実施例においては、ウェーハレベルでの良品検査、ウェーハレベルでの良品検査後に、不良品チップ領域を取りのぞき、その領域に良品チップを置き換えた再配列ウェーハ作製し、得られた再配列ウェーハをベースウェーハと積層後、貫通電極と金属バンプを形成することで積層半導体装置を得た。【００２８】
初めに、半導体ウェーハの検査方法に関して説明する。半導体ウェーハの検査は、一般的な半導体ウェーハ検査装置（ウェーハプローバ）を用いて、ウェーハレベルで行う。ウェーハ検査により良品と不良品チップを判別するには、予めチップに良品検査ができるような回路および電極を形成しておく必要がある。例えば、ウェーハのデバイス側の最上部には、Ａｌで形成された取り出し用のＡｌ電極が面内に均一配置されており、それらの高さは皆同じである。回路設計により、予め内部回路との電気導通があるＡｌ電極と電気導通がないＡｌ電極の両方が形成されている。電気導通がないＡｌ電極は、接続時のバンプ高さ不均一を減らす目的のダミーバンプ用のＡｌ電極、または、サーマルビア用のダミーバンプを受けるＡｌ電極である。用いたウェーハの歩留まりは８２〜８６％であった。【００２９】
非接触でウェーハ検査をする場合は、検査専用の電極を形成する必要はない。また、ウェーハ上に良品・不良品のマーキングを行っても良いが、マッピングデータからウェーハ上の良品・不良品を判別する方法が望ましい。【００３０】
次に、不良品チップの除去方法を、図１（ａ）〜図１（ｅ）を用いて説明する。半導体ウェーハ（ここではＳｉウェーハを使用）１をウェーハ検査で良品判別（図１（ａ））後、不良品チップ領域３が露出し、良品チップ領域２をカバーするように、保護膜４としてウェーハ上にレジストパターンまたは感光性樹脂パターンを形成する（図１（ｂ））。【００３１】
この時のレジストや感光性樹脂の厚さは、不良品チップ除去中に良品チップ領域２に悪影響を及ぼさない厚さが必要で１０μｍ〜５００μｍ程度が望ましく、この厚さは使用するレジストや樹脂材料に依存する。厚すぎる場合は材料が無駄になり、さらに除去するのが困難になるので最適な厚さが存在し、一般的には３０μｍ〜２００μｍ程度で好ましい。本実施例では、良品チップ領域をカバーするように、保護膜としてウェーハ上にレジストパターンを形成した。この時のレジスト厚さは１００μｍとした。【００３２】
この際、感光性樹脂とレジストの積層膜を用いる場合は、感光性樹脂上に磁性体パターンを形成しておくと、不良品チップ領域３に良品チップを精度良く効率的に配置することができる。ここで使用する磁性体膜は、ＦｅやＮｉ、Ｃｏなどを主成分とした一般的に入手し易い磁性体材料を使用するのが望ましい。磁性体パターンおよびその膜厚は、良品チップ側と、不良品チップを除去したウェーハ側の両方の位置検出が可能なパターンで、かつ良品チップを磁力によりハンドリング可能な程度のパターンがよく、パターン幅数１００ｎｍ〜数ｍｍ、膜厚数１００ｎｍ〜数μｍの範囲が望ましい。パターン幅が広く膜厚が厚いほど、良品チップをコレット等でハンドリングしやすくなる。逆に、膜厚が厚すぎる場合は、レジストの平坦性が悪くなるので、レジストの平坦性に悪影響を及ぼさない程度の膜厚が良い。【００３３】
良品チップ領域２が保護されたウェーハに、イオンミリング処理を行い、不良品チップ領域３を物理的に除去することで、不良品チップ除去領域５が得られる（図１（ｃ））。この際、イオンミリング処理で発生した様々な異物は、酸・アルカリを用いたＷＥＴ洗浄または高圧洗浄（液体、気体）等でクリーニング除去する。このイオンミリングおよびクリーニング作業を複数回繰り返すことで、不良品チップ除去領域５が形成される。【００３４】
不良品チップ領域を除去した後、不良品チップ除去領域に発生したＳｉ凹凸面を等方性のドライエッチングにて除去し、滑らかなＳｉ面を得た。イオンミリングではなく、レーザーを用いて不良品チップ除去領域５を形成することもできるが、レーザーではウェーハ一括処理が難しいので、不良品チップが多いほど除去に時間がかかる。さらに、デブリの発生、Ｓｉ面に発生する凹凸の大きさなどを考慮するとレーザーによる除去は不向きである。【００３５】
不良品チップ除去領域５の除去深さは、約１２０μｍとした。なお、デバイス領域から深さ１μｍ〜５００μｍの範囲が望ましい。除去深さが浅すぎる場合は、イオンミリングやクリーニング時に発生した除去面の凹凸が良品チップの埋め込み時に悪影響を及ぼす。逆に２００μｍよりも深すぎる場合は、除去する時間が長くなるだけでなく、ウェーハ強度も低下する。ウェーハ強度が低下すると、積層時のような加熱と加圧状態下ではウェーハが割れやすくなる。【００３６】
一方、良品チップ側のＳｉチップ厚を考慮すると、チップの厚さが薄すぎる場合はハンドリング時にチップが割れやすいだけでなく、チップが反りやすくなるので、ある程度の厚さ（できれば３０μｍ以上）が必要である。以上の観点から、不良品チップ除去領域５の除去深さは３０〜２００μｍが最適である。【００３７】
ここで、不良品チップ領域３を除去する際に、ウェーハの厚さ分全て除去し、貫通させても構わない。貫通させる場合は、ウェーハの厚さに依存して処理時間がかかるが、除去する深さを正確に調整する必要がないのが利点である。この場合、Ｓｉウェーハ１を予め薄くしておいて、ガラス基板等のサポート基板に貼り付けて処理すると効果的である。ガラス基板等への貼り付け方法は、デバイスがある面でも、無い面でもどちらでも構わない。【００３８】
イオンミリングとクリーニングで不良品チップ領域３を除去した後の不良品チップ除去領域５にＳｉ凹凸面６が発生した場合（図１（ｄ））、ウェーハ強度が低下するので等方性のドライエッチングまたはＨＦ／ＨＮＯ３等のＷＥＴエッチングによりＳｉ凹凸面６を滑らかにするエッチング処理を行い、滑らかなＳｉ面７を形成する必要がある（図１（ｅ））。【００３９】
ここで、Ｓｉウェーハ１にＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）ウェーハを使用した場合は、不良品チップ領域３のデバイス層を除去した後、異方性のドライエッチングまたはＨＦ／ＨＮＯ３やＨＦ等で、ＳＯＩ層と下部の絶縁膜層を除去することで、非常に平坦なＳｉ面を得ることができる。【００４０】
次に、良品チップの作製方法を、図２（ａ）〜図２（ｄ）を用いて説明する。良品チップを作製する場合は、不良品チップを除去するプロセスとは少し異なるが、いくつかのプロセスは共通する。初めに、一般的な半導体ウェーハ検査プローバを用いてウェーハレベルで検査を行い、良品および不良品チップを判別する（図２（ａ））。良品検査のために、予めチップに良品検査ができるような回路および電極を形成しておく必要がある。非接触で良品検査をする場合は、検査専用の電極を形成する必要はない。【００４１】
次に、良品チップ領域２、不良品チップ領域３に関わらずＳｉウェーハ１上に保護膜４として全面にレジストまたは感光性樹脂を塗布する（図２（ｂ））。この時の保護膜、レジストや樹脂厚は、不良品チップ除去プロセスで使用した膜厚よりも薄めに設定するのが良い。不良品チップ除去プロセスでは、不良品チップを除去するためのイオンミリングやクリーニング中に保護膜が必ず減少する。しかし、良品チップでは、イオンミリングやクリーニングプロセスがないのでレジストまたは感光性樹脂の膜厚が減ることがないためである。本実施例では、ウェーハのデバイス側に保護膜として全面にレジストを８０μｍ塗布した。最終的には、良品チップは不良品チップ除去領域５に埋め込まれ、その後、レジストおよび感光性樹脂膜を取り除く際に、イオンミリングやクリーニング処理された膜とともに除去されるので、良品チップの保護膜の膜構成および膜厚を揃えることは重要である。【００４２】
不良品チップ除去領域５に良品チップを精度良く効率的に配置するために、感光性樹脂とレジストの積層膜を用いて感光性樹脂上に磁性体パターンを形成する場合は、不良品チップ除去プロセスと同じ膜で、パターンや膜厚も同じにする必要がある。【００４３】
保護膜４を形成したウェーハを一般的なバックグラインドおよびドライポリッシング等の装置で薄化して、薄化したＳｉウェーハ８を得た（図２（ｃ））。この薄化したＳｉウェーハ８の厚さは、不良品チップを除去した深さよりも数μｍ〜数１０μｍ薄くする必要がある。これは、不良品チップ除去領域５に良品チップを配置する際に、接着剤や樹脂が挟まれるためで、その分を考慮して薄くしておかなければならない。本実施例では、薄化したＳｉウェーハの厚さを１００μｍとした。【００４４】
一般的なダイシングで、薄化したＳｉウェーハ８を個片化することで、薄化され個片化された良品チップ９を得た（図２（ｄ））。この場合、一般的なブレードを用いたダイシングでも個片化することは可能だが、ダイシング面にチッピングが発生しやすい。このため、レジストでダイシングパターンを形成した後にドライエッチングによるＳｉ深溝加工、イオンミリングおよびクリーニングによるパターン面の除去を行う方法が適している。【００４５】
次に、不良品チップ除去領域５に、個片化された良品チップ９を埋め込む方法を、図３（ａ）〜（図３（ｅ））を用いて説明する。個片化された良品チップ９の保護膜４側をコレット１０にてハンドリングする（図３（ａ））。コレット１０にてハンドリングする際は、初めに個片化された良品チップ９のパターンを認識してコレット１０と位置合わせを行ってからハンドリングする。この際、保護膜側に磁性体パターンが形成されている場合は、コレット１０に組込まれたセンサで磁性体パターンを検出し、コレットとチップの位置合わせを行う。磁性体パターンを用いた場合には±２μｍ程度の制度で位置合わせが可能である。またこの磁性力を利用してチップをピックアップする。磁性力だけでチップをピックアップできない場合は、真空による吸引も追加する。【００４６】
また、赤外線（Ｉｎｆｒａｒｅｄ  Ｒａｙ：ＩＲ）を利用することで、個片化された良品チップ９とコレット１０の位置合わせをすることも可能である。赤外線を用いた場合には±１μｍ程度の精度で位置合わせが可能である。【００４７】
個片化された良品チップ９の裏側、または、不良品チップ３を除去した後の滑らかなＳｉ面７、あるいは、その両面に適量の接着剤または硬化樹脂１１を塗布する（図３（ａ））。ここでは接着剤を用いた。保護膜４にレジストを用いる場合は、レジストの耐熱温度以下で接着する必要があるので、使用する接着剤は１００℃前後で溶媒が脱離し１５０℃以下で硬化する接着剤または硬化樹脂１１を用いる必要がある。保護膜４に感光性樹脂を用いる場合は、用いる樹脂の耐熱温度以下の接着剤または硬化樹脂１１を使用可能で、一般的には２５０℃以上まで温度を上げることが可能である。【００４８】
接着剤または硬化樹脂１１の塗布量は、不良品チップ除去領域５に個片化された良品チップ９を埋め込んだ際に、個片化された良品チップ９と不良品チップ除去領域５との間に隙間が発生しない程度の量が適量で、多すぎる場合は側面から余分な接着剤や硬化樹脂がはみ出るので注意が必要である。接着剤または硬化樹脂１１には、Ｓｉと熱膨張係数が近いフィラーを多く含有させておくと、接着剤または硬化樹脂１１とＳｉの熱膨張差に起因した不具合が発生しにくい。良品チップと埋め込み良品チップとの高さの差は±５μｍ以内（金属バンプ高さの１／１０以下）が望ましい。【００４９】
個片化された良品チップ９を、不良品チップ除去領域５に埋め込む際の位置合わせは、コレット１０の合わせマークとウェーハ側のパターン１２（不良品チップ領域３以外）をそれぞれカメラで認識して位置合わせを行う。この際、それぞれの保護膜に磁性体パターンが形成されている場合は、コレット１０に組込まれたセンサで磁性体パターンを検出し位置合わせを行い（図３（ｂ））、埋め込む（図３（ｃ））。【００５０】
また、赤外線（Ｉｎｆｒａｒｅｄ  Ｒａｙ：ＩＲ）を利用することで、個片化された良品チップ９とウェーハ側のパターン１２を透過させて位置合わせすることも可能である。この場合、ウェーハ裏面側は鏡面加工が必須である。不良品チップ除去領域５に個片化された良品チップ９を、位置を合わせて全て埋め込んだ後に、接着剤または樹脂１１を硬化させる熱処理を施した（図３（ｄ））。【００５１】
最後に、保護膜や磁性体パターン、および余分な接着時や硬化樹脂を除去し、不良品チップのない良品チップのみの再配列ウェーハ１３が得られた（図３（ｅ））。【００５２】
次に、良品チップのみの再配列ウェーハ１３を積層して、半導体装置を製造する方法、および、それらを積層して得られた半導体装置について、一つの実施例としてｖｉａ−Ｌａｓｔ（ウエーハを積層してからヴィア形成）の場合を例にとり、図４に例示したフローチャートに従って図５（ａ）〜図５（ｇ）を用いて説明する。【００５３】
まず完成した再配列ウェーハ１３（Ｓ４０１）のデバイス側に金属バンプ１４を形成する（Ｓ４０２、図５（ａ））。この金属バンプ１４のレイアウトは、デバイス側とは反対側に形成する貫通電極のレイアウトと同じであり、積層する際、同じ位置で重なるようにレイアウトしている。今回は再配列ウェーハ形成後に金属バンプ１４を形成するが、再配列ウェーハ１３を形成する前に金属バンプ１４を形成しておいても構わない。なお、バンプの直径は５〜３０μｍ（主に、１０〜２０μｍ）程度である。【００５４】
金属バンプ１４は、一般的なセミアディティブ法を用いて形成しても良いが、感光性樹脂を用いて形成しても良い。感光性樹脂を用いて形成する場合、例えば、厚さ８μｍの感光性樹脂でバンプパターンを形成後、シード金属としてＴｉＮとＣｕを堆積し、Ｃｕメッキによりバンプを形成すればよい。ここで、金属バンプ材料は、一般的な材料で、ＳｎＡｇ等のハンダ材、Ａｕ等の貴金属を使用することができる。【００５５】
感光性樹脂にて金属バンプ１４を形成する場合、バンプパターン形成後、シード金属堆積、スパッタや蒸着またはメッキによるバンプ形成、ＣＭＰによるバンプ面と感光性樹脂面の平坦化を行う。感光性樹脂にて金属バンプ１４を形成した場合は、ウェーハ接続時にバンプ以外の樹脂領域が一緒に接続されるため、ウェーハ接続後にアンダーフィル剤等を注入する必要がないのが利点となる。この場合、バンプ高さや感光性樹脂の高さばらつきなどを抑制するために最表面をバイト切削で処理し、バンプや感光性樹脂の表面平坦性を向上させてからウェーハ同士を接続すると信頼性の高い積層ウェーハが得られる。なお、切削後のバンプ高さは６μｍであった。【００５６】
次に、金属バンプ１４を形成した再配列ウェーハ１３と、別で作製したベースウェーハ１５を、位置を合わせて接続する（Ｓ４０３）。ベースウェーハ１５には、再配列ウェーハ１３のデバイス側に形成された金属バンプ１４と同じレイアウトの金属バンプ１４が形成されている。接続は、両ウェーハの位置を合わせ、加熱した状態で所定の圧力をかけてそれぞれの金属バンプ１４同士を接続する。なお、ベースウェーハは複数の良品チップを備えることは言うまでもない。感光樹脂を用いない場合、接続後、両ウェーハ間の隙間にアンダーフィル剤１６を真空で注入し、加熱によりアンダーフィルを硬化させてウェーハ接続信頼性を高める（Ｓ４０４、図５（ｂ））。感光樹脂を用いる場合には、先にも述べたように感光性樹脂同士で接続されているので、接続後に両ウェーハ間の隙間にアンダーフィル剤等を注入する必要はない。【００５７】
再配列ウェーハ１３とベースウェーハ１５を積層後、再配列ウェーハ１３の裏面から基板を薄化し鏡面化処理を行う（Ｓ４０５）、図５（ｃ））。この時の再配列ウェーハの厚さは３０μｍとした。この薄化した積層ウェーハ１７の鏡面化処理面に、貫通電極用のハードマスク堆積、リソグラフィによるパターン形成、ドライエッチングによるＳｉ深溝加工を行い、貫通電極１８を形成する（Ｓ４０６）。貫通電極１８内には側壁絶縁膜として低温のＣＶＤ酸化膜が堆積されており、孔底に存在するＣＶＤ酸化膜、素子分離絶縁膜、層間絶縁膜等をドライエッチングにて全て除去してデバイス側内部の電極を露出させた。デバイス側の電極はＴａ／Ｃｕである。その後、貫通電極１８の内壁にスパッタ装置にてシード層（Ｔａ／Ｃｕ）を堆積させてから、Ｃｕメッキにて電極内全てＣｕで埋め込み、最後にＣＭＰにて電極端を平坦化して貫通電極１８を得た（Ｓ４０７）。なお、シード層としてＴｉＮ／Ｃｕを用いることもできる。【００５８】
次に、貫通電極端に金属バンプ１４を形成するため、貫通電極１８の端にシード金属膜をスパッタで堆積させた後、セミアディティブ法で金属バンプ１４を形成した（Ｓ４０８）。これにより、積層半導体装置１９を得た（図５（ｄ））。なお、感光性樹脂を用いて金属バンプを形成してもよい。この状態の積層半導体装置１９と、デバイス側に金属バンプが形成された別の再配列ウェーハ１３の金属バンプ１４同士を位置合わせて（図５（ｅ））、適当な加熱状態で圧力をかけてウェーハ同士を接続した（Ｓ４０９）。なお、別の再配列ウェーハ１３の代わりに歩留まりの高い半導体ウェーハを用いてもよい。【００５９】
接続後、前記載と同じ工程（Ｓ４１０〜Ｓ４１３）を経ることで、複数枚の再配列ウェーハ１３を積層させることが可能である（図５（ｆ））。ここでは、ベースウェーハ以外に再配列ウェーハを２枚積層させ、全３層の積層半導体装置を得た。所望の積層数を積層後、得られた積層半導体装置１９をダイシング工程により切断し（Ｓ４１４）、積層半導体チップ２０を完成させた（Ｓ４１５、図５（ｇ））。【００６０】
なお、再配列ウェーハを５枚積層させ、全６層の積層半導体装置をＡと表現する。得られた前記積層半導体装置Ａを全数使用して、温度サイクルを−２５℃〜１２５℃まで変えてデバイス動作を繰り返し、この温度サイクル時のデバイス動作信頼性試験を実施した。このデバイス動作信頼性試験の結果では、歩留まりが９３％であった。良品チップのみの再配列ウェーハを使用してウェーハ積層を行っているにも関わらず、歩留まりが１００％よりも低下したのは以下の理由が原因と考えられる。１）不良品チップ除去工程での良品チップの破損、２）良品チップ配置工程での位置合わせずれ、３）各ウェーハ接続時のバンプ間の接続不良。【００６１】
歩留まり８２〜８６％のウェーハを従来どおりそのまま積層した場合、５層積層後に予想される歩留まりは３７％〜４７％である。ウェーハ積層時のバンプ間接続不良を考慮すれば、本実施例に係る半導体装置の歩留まりの１／２〜１／３になる。積層数が５枚よりも増えた場合は、歩留まりの広がりはさらに大きくなることが予想される。【００６２】
上記積層方法は、不良品チップ除去領域５に良品チップを固定した再配列ウェーハ同士の積層だが、不良品チップ除去領域５には良品チップを固定せず、反対の積層するウェーハ側に良品チップを予め接続した状態で、ウェーハ同士を積層しても良い。不良品チップを除去したウェーハに、積層するウェーハの不良品チップ領域の場所にＣ ｔｏ Ｗプロセスで良品チップを接続し、最後にそれらウェーハ同士を接続する。この方法では、積層するウェーハ同士の不良品チップ領域が重なると、その領域は良品チップを配置することができないのが難点である。【００６３】
以上示したように、本実施例によれば、生産性の高いＷ ｔｏ Ｗ法を用い、且つ、高歩留まりを実現可能な半導体装置の製造方法を提供することができる。また、高歩留まりの再配列ウェーハの製造方法を提供することができる。
【実施例２】
【００６４】
第２の実施例について、図６（ａ）〜図６（ｋ）を用いて説明する。なお、実施例１に記載され本実施例に未記載の事項は特段の事情がない限り本実施例にも適用することができる。【００６５】
図６（ａ）〜図６（ｋ）は、本実施例に係る半導体装置の製造方法を示す工程図であり、ここでは、ウェーハレベルでの良品検査後に、ウェーハのデバイス面をガラス基板に固定し、ウェーハ薄化と鏡面化処理後に、不良品チップ領域を取りのぞき、その領域に良品チップを置き換え、ガラス基板に支持された再配列ウェーハ作製した実施例に関して説明する。実施例１と異なるのは、ウェーハ積層前に貫通電極と金属バンプを形成することと、ウェーハ積層後にガラス支持基板をはずすことである。【００６６】
実施例１と同様に、ウェーハのデバイス側の最上部には、Ａｌで形成された取り出し用のＡｌ電極が面内に均一配置されており、それらの高さは皆同じである。回路設計により、予め内部回路との電気導通があるＡｌ電極と電気導通がないＡｌ電極の両方が形成されている。電気導通がないＡｌ電極は、接続時のバンプ高さ不均一を減らす目的のダミーバンプ用のＡｌ電極、または、サーマルビア用のダミーバンプを受けるＡｌ電極である。ウェーハ検査・良品選別（図６（ａ））を行なった結果、実施例１と同様に用いたウェーハの歩留まりは８２〜８６％であった。【００６７】
はじめに、不良品チップ領域を取りのぞく方法を説明する。ウェーハ検査で良品判別後、ウェーハ１のデバイス面をガラス基板２１に固定する（図６（ｂ））。この固定には、紫外線で剥がれる接着剤またはテープ２２、あるいは、熱可塑性の接着剤を使用する。今回は、紫外線ではがれるテープを使用した。テープには、後で不良品チップ領域のみをはがせるように予め切り込み２３を入れてある。【００６８】
次に、一般的なバックグラインド装置とドライポリッシング装置で、ウェーハの薄化と鏡面化を行った（図６（ｃ））。この時の薄化したＳｉウェーハ８の厚さは３０μｍである。【００６９】
続いて、不良品チップ領域３のダイシング領域に切り込みを有する保護膜４を形成し（図６（ｄ））、不良品チップ領域３のダイシング領域のみＳｉエッチングで除去し、その後デバイス領域をイオンミリングとクリーニング処理の繰り返しで、不良品チップ領域３のダイシング領域を物理的に除去した（図６（ｅ））。ガラス基板２１側から、不良品領域のデバイス面が固定されていたテープ２２に紫外線を照射して、テープごと不良品チップを除去した（図６（ｆ））。【００７０】
次に、良品チップの作製方法を説明する。作製方法は実施例１とほぼ同じだが、異なる点は、ガラス基板にウェーハを固定したテープと同じ材質、同じ膜厚のテープをデバイス面に貼り付けてある点と、デバイス面とは反対側に保護膜が形成されている点である。この時の良品チップの厚さは３０μｍである。【００７１】
不良品チップを除去した領域に、上記個片化された良品チップ９を、位置を合わせては固定する（図６（ｇ））。この際。ガラス基板２１側からデバイスパターンを観測できるので位置合わせは容易である。【００７２】
不良品チップ領域に良品チップ９を貼り付けた後、保護膜４を除去することで、ガラス基板２１に固定した再配列ウェーハが得られた（図６（ｈ））。この再配列ウェーハに貫通電極１８と金属バンプ１４を形成し、ガラス基板２１に固定した積層半導体装置１９を得た（図６（ｉ））。【００７３】
次に、別で作製した金属バンプ付のベースウェーハ１５と、ガラス基板２１に固定した積層半導体装置１９を接続し、その後アンダーフィル剤１６を注入して、加熱によりアンダーフィル剤を硬化させ、接続信頼性を強化した（図６（ｊ））。なお、別で作製した金属バンプ付のベースウェーハ１５は、実施例１で示した構造を有する再配列ウェーハ（基板がガラス基板ではなく、半導体ウェーハ）でも良いことは言うまでもない。【００７４】
その後、ガラス基板２１側から紫外線を照射して、テープ２２ごとガラス基板２１をはずすことでデバイス面が現れる（図６（ｋ））。このデバイス面に図５（ｄ）と同様に金属バンプを形成し、さらに、ガラス基板に固定した積層半導体装置１９を接続することで積層ウェーハが得られる。【００７５】
前記載と同じ工程を経ることで、ベースウェーハ以外に再配列ウェーハを５枚積層させ、全６層の積層半導体装置を得た。この積層半導体装置をダイシング工程により切断し、積層半導体チップ、いわゆる積層半導体装置を完成させた。これより得られた積層半導体装置をＢと表現する。【００７６】
得られた前記積層半導体装置Ｂを全数使用して、温度サイクルを−２５℃〜１２５℃まで変えてデバイス動作を繰り返し、この温度サイクル時のデバイス動作信頼性試験を実施した。このデバイス動作信頼性試験の結果では、歩留まりが９５％であった。良品チップのみの再配列ウェーハを使用してウェーハ積層を行っているにも関わらず、歩留まりが１００％よりも低下したのは以下の理由が原因と考えられる。１）不良品チップ除去工程での良品チップの破損、２）良品チップ配置工程での位置合わせずれ、３）各ウェーハ接続時のバンプ間の接続不良。【００７７】
歩留まり８２〜８６％のウェーハを従来どおりそのまま積層した場合、５層積層後に予想される歩留まりは３７％〜４７％である。ウェーハ積層時のバンプ間接続不良を考慮すれば、本実施例に係る半導体装置の歩留まりの１／２〜１／３になる。積層数が５枚よりも増えた場合は、歩留まりの広がりはさらに大きくなることが予想される。【００７８】
以上示したように、本実施例によれば、生産性の高いＷ ｔｏ Ｗ法を用い、且つ、高歩留まりを実現可能な半導体装置の製造方法を提供することができる。また、高歩留まりの再配列ウェーハの製造方法を提供することができる。また、ガラス基板を用いることにより、除去する深さを正確に調整する必要がなく、プロセスの再現性を向上することができる。
【符号の説明】
【００７９】
１…Ｓｉウェーハ、  
２…良品チップ領域、  
３…不良品チップ領域、  
４…保護膜、  
５…不良品チップ除去領域、  
６…Ｓｉ凹凸面、  
７…滑らかなＳｉ面、  
８…薄化したＳｉウェーハ、  
９…個片化された良品チップ、  
１０…コレット、  
１１…接着剤または硬化剤、  
１２…ウェーハ側パターン、  
１３…再配列ウェーハ、  
１４…金属バンプ、  
１５…ベースウェーハ、  
１６…アンダーフィル剤、  
１７…積層ウェーハ、  
１８…貫通電極、  
１９…積層半導体装置、  
２０…積層半導体チップ、  
２１…ガラス基板、  
２２…接着剤またはテープ、  
２３…切り込み。
【図１（ａ）】
2011108327.tif 000004
【図１（ｂ）】
2011108327.tif 000005
【図１（ｃ）】
2011108327.tif 000006
【図１（ｄ）】
2011108327.tif 000007
【図１（ｅ）】
2011108327.tif 000008
【図２（ａ）】
2011108327.tif 000009
【図２（ｂ）】
2011108327.tif 000010
【図２（ｃ）】
2011108327.tif 000011
【図２（ｄ）】
2011108327.tif 000012
【図３（ａ）】
2011108327.tif 000013
【図３（ｂ）】
2011108327.tif 000014
【図３（ｃ）】
2011108327.tif 000015
【図３（ｄ）】
2011108327.tif 000016
【図３（ｅ）】
2011108327.tif 000017
【図４】
2011108327.tif 000018
【図５（ａ）】
2011108327.tif 000019
【図５（ｂ）】
2011108327.tif 000020
【図５（ｃ）】
2011108327.tif 000021
【図５（ｄ）】
2011108327.tif 000022
【図５（ｅ）】
2011108327.tif 000023
【図５（ｆ）】
2011108327.tif 000024
【図５（ｇ）】
2011108327.tif 000025
【図６（ａ）】
2011108327.tif 000026
【図６（ｂ）】
2011108327.tif 000027
【図６（ｃ）】
2011108327.tif 000028
【図６（ｄ）】
2011108327.tif 000029
【図６（ｅ）】
2011108327.tif 000030
【図６（ｆ）】
2011108327.tif 000031
【図６（ｇ）】
2011108327.tif 000032
【図６（ｈ）】
2011108327.tif 000033
【図６（ｉ）】
2011108327.tif 000034
【図６（ｊ）】
2011108327.tif 000035
【図６（ｋ）】
2011108327.tif 000036
【国際調査報告】
2011108327.tif 000037
2011108327.tif 000038
2011108327.tif 000039
2011108327.tif 000040