(57)【要約】  映像信号の解像度を高解像度に変換して表示させる（解像度変換駆動）とともに、ＣＣ駆動を行う表示装置において、映像信号の解像度を２倍に変換する（２倍角表示）場合に、ゲートラインの延伸方向を行方向として、隣り合う２本のゲートラインに対応する、列方向（走査方向）に隣り合う２個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、ソースラインから画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合う２行ごとに異ならせる。これにより、ＣＣ駆動を行う表示装置において、（ｎ倍角表示）を行う場合に表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図る。
2011045954.tif 000002
【特許請求の範囲】
【請求項１】
映像信号の解像度を高解像度に変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置に用いられる表示駆動回路であって、
走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向にｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、
データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせることを特徴とする表示駆動回路。
【請求項２】
複数の走査信号線の各々に対応して設けられる複数の段を含むシフトレジスタを備え、
上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
自段の出力信号と自段よりも後段の出力信号とが、自段に対応する論理回路に入力され、
上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給し、
複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせていることを特徴とする請求項１に記載の表示駆動回路。
【請求項３】
複数の走査信号線の各々に対応して設けられる複数の段を含むシフトレジスタを備え、
上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
自段の出力信号と次段よりも後段の段の出力信号とが、自段に対応する論理回路に入力され、
上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給することを特徴とする請求項１に記載の表示駆動回路。
【請求項４】
各保持回路は、上記シフトレジスタにおける互いに異なる段の出力信号がアクティブになるそれぞれの保持タイミングで上記保持対象信号を保持し、
上記保持対象信号は、所定のタイミングで極性が反転する信号であって、上記論理回路に入力される自段の出力信号がアクティブになるときの該保持対象信号の極性と、該論理回路に入力される後段の出力信号がアクティブになるときの該保持対象信号の極性とが互いに異なっていることを特徴とする請求項２または３に記載の表示駆動回路。
【請求項５】
同一の水平走査期間で保持動作を行う２つの保持回路について、一方の保持回路には第１保持対象信号が入力され、他方の保持回路には第２保持対象信号が入力されていることを特徴とする請求項２に記載の表示駆動回路。
【請求項６】
上記第１及び第２保持対象信号は、それぞれの極性反転タイミングが互いに異なっていることを特徴とする請求項５に記載の表示駆動回路。
【請求項７】
自段に対応する保持回路は、
自段のシフトレジスタの出力信号を入力する第１の入力部と、上記保持対象信号を入力する第２の入力部と、自段に対応する保持容量配線に上記保持容量配線信号を出力する出力部とを備え、
上記第１の入力部に入力された上記自段の出力信号がアクティブになったときの上記第２の入力部に入力された上記保持対象信号の第１の電位を、上記保持容量配線信号の第１の電位として出力し、
上記第１の入力部に入力された上記自段の出力信号がアクティブである期間は、上記第２の入力部に入力された上記保持対象信号の電位の変化に応じて、上記保持容量配線信号の電位が変化し、
上記第１の入力部に入力された上記自段の出力信号が非アクティブになったときの上記第２の入力部に入力された上記保持対象信号の第２の電位を、上記保持容量配線信号の第２の電位として出力する
ことを特徴とする請求項２または３に記載の表示駆動回路。
【請求項８】
上記シフトレジスタの第ｍ段の出力信号と第（ｍ＋ｎ）段の出力信号とが、第ｍ段に対応する論理回路に入力されるとともに、第ｍ段の保持回路に入力される上記保持対象信号の極性がｎ水平走査期間ごとに反転することを特徴とする請求項２または３に記載の表示駆動回路。
【請求項９】
上記各保持回路は、Ｄラッチ回路あるいはメモリ回路として構成されていることを特徴とする請求項２〜８の何れか１項に記載の表示駆動回路。
【請求項１０】
請求項１〜９の何れか１項に記載の表示駆動回路と、表示パネルとを備えることを特徴とする表示装置。
【請求項１１】
映像信号の解像度を高解像度に変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置を駆動するための表示駆動方法であって、
走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向にｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、
データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせることを特徴とする表示駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばアクティブマトリクス型液晶表示パネルを有する液晶表示装置等の表示装置の駆動に関し、特に、ＣＣ（Charge Coupling）駆動と称される駆動方式を採用した表示装置における表示パネルを駆動するための表示駆動回路及び表示駆動方法に関するものである。
【背景技術】
【０００２】
従来、アクティブマトリクス方式の液晶表示装置において採用されるＣＣ駆動方式は、例えば特許文献１に開示されている。この特許文献１の開示内容を例にとり、ＣＣ駆動について説明する。【０００３】
図５７は、ＣＣ駆動を実現する装置の構成を示す。図５８は、図５７の装置のＣＣ駆動における各種信号の動作波形を示す。【０００４】
図５７に示すように、ＣＣ駆動を行う液晶表示装置は、画像表示部１１０と、ソースライン駆動回路１１１と、ゲートライン駆動回路１１２と、ＣＳバスライン駆動回路１１３とを備えている。【０００５】
画像表示部１１０は、複数のソースライン（信号線）１０１と、複数のゲートライン（走査線）１０２と、スイッチング素子１０３と、画素電極１０４と、複数のＣＳ（Capacity Storage）バスライン（共通電極線）１０５と、保持容量１０６と、液晶１０７と、対向電極１０９とを含んでいる。複数のソースライン１０１と複数のゲートライン１０２とが交差する交点近傍には、スイッチング素子１０３が配置されている。このスイッチング素子１０３には画素電極１０４が接続されている。【０００６】
ＣＳバスライン１０５は、ゲートライン１０２と対をなしかつ平行に配置されている。保持容量１０６は、画素電極１０４に一端が接続され、他端がＣＳバスライン１０５に接続されている。対向電極１０９は、液晶１０７を介して画素電極１０４と対向するように設けられている。【０００７】
ソースライン駆動回路１１１はソースライン１０１を駆動し、ゲートライン駆動回路１１２はゲートライン１０２を駆動するために設けられている。また、ＣＳバスライン駆動回路１１３はＣＳバスライン１０５を駆動するために設けられている。【０００８】
スイッチング素子１０３は、非晶質シリコン（ａ−Ｓｉ）、多結晶ポリシリコン（ｐ−Ｓｉ）、単結晶シリコン（ｃ−Ｓｉ）などによって形成されている。このような構造上、スイッチング素子１０３のゲート−ドレイン間に容量１０８が形成される。この容量１０８により、ゲートライン１０２からのゲートパルスが画素電極１０４の電位を負側にシフトする現象が発生する。【０００９】
図５８に示すように、上記の液晶表示装置において、あるゲートライン１０２の電位Ｖｇは、当該ゲートライン１０２が選択されているＨ期間（水平走査期間）においてのみＶｏｎとなり、その他の期間はＶｏｆｆに保持される。ソースライン１０１の電位Ｖｓは、表示する映像信号によってその振幅は異なるが、対向電極電位Ｖｃｏｍを中心にＨ期間毎に極性が反転し、かつ、同一のゲートライン１０２に関する隣接するＨ期間では極性が逆転した波形となる（ライン反転駆動）。なお、図５８では、一様な映像信号が入力されている場合を想定しているので、電位Ｖｓは一定の振幅で変化する。【００１０】
画素電極１０４の電位Ｖｄは、電位ＶｇがＶｏｎの期間ではスイッチング素子１０３が導通するので、ソースライン１０１の電位Ｖｓと同電位となり、電位ＶｇがＶｏｆｆとなる瞬間、ゲート−ドレイン間容量１０８を通じて僅かに負側にシフトする。【００１１】
ＣＳバスライン１０５の電位Ｖｃは、対応するゲートライン１０２が選択されているＨ期間及びその次のＨ期間はＶｅ＋である。また、電位Ｖｃは、さらにその次のＨ期間においてＶｅ−へ切り替わり、その後次のフィールドまでＶｅ−を保持する。この切り替わりにより、電位Ｖｄは、保持容量１０６を介して負側にシフトされることになる。【００１２】
その結果、電位Ｖｄは電位Ｖｓよりも大きな振幅で変化することになるので、電位Ｖｓの変化振幅をより小さくすることができる。これにより、ソースライン駆動回路１１１における回路構成の簡略化及び消費電力の削減を図ることができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】日本国公開特許公報「特開２００１−８３９４３号公報（２００１年３月３０日公開）」
【特許文献２】国際公開公報「ＷＯ２００９／０５０９２６号公報（２００９年４月２３日公開）」
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上記のライン反転駆動及びＣＣ駆動を採用した液晶表示装置においては、表示開始後の最初のフレームにおいて、１行（液晶表示装置の１水平ライン）毎の明暗からなる横筋が観察されるという不具合が生じる。【００１５】
図５９は、その原因を説明するための上記液晶表示装置の動作を示すタイミングチャートである。【００１６】
図５９において、ＧＳＰは垂直走査のタイミングを規定するゲートスタートパルス、ＧＣＫ１（ＣＫ）およびＧＣＫ２（ＣＫＢ）は制御回路から出力されるシフトレジスタの動作タイミングを規定するゲートクロックである。ＧＳＰの立ち下がりから次の立ち下がりまでの期間が１垂直走査期間（１Ｖ期間）に相当する。ＧＣＫ１の立ち上がりからＧＣＫ２の立ち上がりまでの期間、および、ＧＣＫ２の立ち上がりからＧＣＫ１の立ち上がりまでの期間が、１水平走査期間（１Ｈ期間）となる。ＣＭＩは、１水平走査期間ごとに極性が反転する極性信号である。【００１７】
また、図５９には、ソースライン駆動回路１１１から、あるソースライン１０１（第ｘ列に設けられたソースライン１０１）に供給されるソース信号Ｓ（ビデオ信号）、ゲートライン駆動回路１１２及びＣＳバスライン駆動回路１１３から第１行に設けられたゲートライン１０２及びＣＳバスライン１０５にそれぞれ供給されるゲート信号Ｇ１及びＣＳ信号ＣＳ１、第１行かつ第ｘ列に設けられた画素電極の電位Ｖｐｉｘ１をこの順に図示している。同様に、図５９には、第２行に設けられたゲートライン１０２及びＣＳバスライン１０５にそれぞれ供給されるゲート信号Ｇ２及びＣＳ信号ＣＳ２、第２行かつ第ｘ列に設けられた画素電極の電位Ｖｐｉｘ２をこの順に図示している。さらに、同様に、図５９には、第３行に設けられたゲートライン１０２及びＣＳバスライン１０５にそれぞれ供給されるゲート信号Ｇ３及びＣＳ信号ＣＳ３、第３行かつ第ｘ列に設けられた画素電極の電位Ｖｐｉｘ３をこの順に図示している。【００１８】
なお、電位Ｖｐｉｘ１，Ｖｐｉｘ２，Ｖｐｉｘ３における破線は対向電極１０９の電位を示している。【００１９】
以下では、表示映像の最初のフレームを第１フレームとし、それ以前を初期状態とする。初期状態では、ソースライン駆動回路１１１、ゲートライン駆動回路１１２及びＣＳバスライン駆動回路１１３の何れもが、通常動作に入る前の準備段階あるいは停止状態にある。そのため、ゲート信号Ｇ１，Ｇ２，Ｇ３はゲートオフ電位（スイッチング素子１０３のゲートをオフする電位）に固定され、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は一方の電位（例えばローレベル）に固定されている。【００２０】
初期状態の後の第１フレームでは、ソースライン駆動回路１１１、ゲートライン駆動回路１１２及びＣＳバスライン駆動回路１１３の何れもが通常動作を行う。これにより、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、１Ｈ期間毎に極性が反転する信号となる。【００２１】
なお、図５９では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。また、ゲート信号Ｇ１，Ｇ２，Ｇ３は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１、第２及び第３番目の１Ｈ期間においてゲートオン電位（スイッチング素子１０３のゲートをオンする電位）となり、その他の期間においてゲートオフ電位となる。【００２２】
そして、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は、対応するゲート信号Ｇ１，Ｇ２，Ｇ３の立ち下がり後に反転し、かつ、その反転方向が互いに逆の関係となるような波形をとる。具体的には、奇数フレームでは、ＣＳ信号ＣＳ２は対応するゲート信号Ｇ２が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ１，ＣＳ３は対応するゲート信号Ｇ１，Ｇ３が立ち下がった後に立ち下がることになる。また、偶数フレームでは、ＣＳ信号ＣＳ２は対応するゲート信号Ｇ２が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ１，ＣＳ３は対応するゲート信号Ｇ１，Ｇ３が立ち下がった後に立ち上がることになる。【００２３】
なお、奇数フレームおよび偶数フレームにおけるＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３の立ち上がり及び立ち下がりの関係は上記の関係と逆であってもよい。また、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３の反転するタイミングは、ゲート信号Ｇ１，Ｇ２，Ｇ３の立ち下がり以降、すなわち対応する水平走査期間以降であればよく、例えば、次行のゲート信号の立ち上がりに同期して反転する。【００２４】
ところが、第１フレームについては、初期状態においてＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３が何れも一方の電位（図５９ではローレベル）に固定されていることから、電位Ｖｐｉｘ１，Ｖｐｉｘ３が変則的な状態となる。具体的には、ＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２の立ち下がりの後に立ち上がることになる点では他の奇数フレーム（第３，第５フレーム，…）と同じであるが、ＣＳ信号ＣＳ１，ＣＳ３は、対応するゲート信号Ｇ１，Ｇ３の立ち下がりの後において同一電位（図５９ではローレベル）を保持している点において他の奇数フレーム（第３，第５フレーム，…）とは異なる。【００２５】
そのため、第１フレームにおいて、第２行の画素電極１０４では、ＣＳ信号ＣＳ２の電位変化が通常通りに起こるため、電位Ｖｐｉｘ２はＣＳ信号ＣＳ２の電位変化に起因する電位シフトを受ける一方、第１行及び第３行の画素電極１０４では、ＣＳ信号ＣＳ１，ＣＳ３の電位変化が起こらないため、電位Ｖｐｉｘ１，Ｖｐｉｘ３は電位シフトを受けないことになる（図５９の斜線部）。その結果、同一階調のソース信号Ｓが入力されているにもかかわらず、電位Ｖｐｉｘ１，Ｖｐｉｘ３と、電位Ｖｐｉｘ２とが異なるために、第１行及び第３行と第２行との間で輝度差が生じてしまう。この輝度差は、画像表示部全体としては奇数行と偶数行との間の輝度差として現れることになる。そのため、第１フレームの映像には、１行毎の明暗からなる横筋が観察されてしまうことになる。【００２６】
このような横筋の発生を抑えることができる技術が特許文献２に開示されている。特許文献２の技術について、図６０〜図６２を用いて以下に説明する。図６０は、特許文献２に示される駆動回路（ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０）の構成を示すブロック図であり、図６１は、液晶表示装置の各種信号の波形を示すタイミングチャートであり、図６２は、ＣＳバスライン駆動回路に入出力される各種信号の波形を示すタイミングチャートである。【００２７】
図５９に示すように、ＣＳバスライン駆動回路４０は、その内部に複数のＣＳ回路４１，４２，４３，…，４ｎを、各行に対応して備えている。各ＣＳ回路４１，４２，４３，…，４ｎは、それぞれ、Ｄラッチ回路４１ａ，４２ａ，４３ａ，…，４ｎａ、ＯＲ回路４１ｂ，４２ｂ，４３ｂ，…，４ｎｂを備えている。以下では、第１及び第２行に対応するＣＳ回路４１・４２を挙げて説明する。【００２８】
ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ２、極性信号ＰＯＬ、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ３、極性信号ＰＯＬ、及びリセット信号ＲＥＳＥＴである。極性信号ＰＯＬ及びリセット信号ＲＥＳＥＴは、コントロール回路（図示せず）から入力される。【００２９】
ＯＲ回路４１ｂは、対応するゲートライン１２のゲート信号Ｇ１、及び次行のゲートライン１２のゲート信号Ｇ２が入力されることにより、図６２に示す信号ｇ１を出力する。また、ＯＲ回路４２ｂは、対応するゲートライン１２のゲート信号Ｇ２、及び次行のゲートライン１２のゲート信号Ｇ３が入力されることにより、図６２に示す信号ｇ２を出力する。【００３０】
Ｄラッチ回路４１ａの端子ＣＬにはリセット信号ＲＥＳＥＴが入力され、端子Ｄには極性信号ＰＯＬが入力され、クロック端子ＣＫにはＯＲ回路４１ｂの出力ｇ１が入力される。Ｄラッチ回路４１ａは、クロック端子ＣＫに入力される信号ｇ１の電位レベルの変化（ローレベル→ハイレベル、又はハイレベル→ローレベル）に応じて、端子Ｄに入力される極性信号ＰＯＬの入力状態（ローレベル又はハイレベル）を電位レベルの変化を示すＣＳ信号ＣＳ１として出力する。具体的には、Ｄラッチ回路４１ａは、クロック端子ＣＫに入力される信号ｇ１の電位レベルがハイレベルのときは、端子Ｄに入力される極性信号ＰＯＬの入力状態（ローレベル又はハイレベル）を出力し、クロック端子ＣＫに入力される信号ｇ１の電位レベルがハイレベルからローレベルに変化すると、変化した時点の端子Ｄに入力される極性信号ＰＯＬの入力状態（ローレベル又はハイレベル）をラッチし、次にクロック端子ＣＫに入力される信号ｇ１の電位レベルがハイレベルになるまでラッチした状態を保持する。そして、Ｄラッチ回路４１ａの端子Ｑから、図６２に示す、電位レベルの変化を示すＣＳ信号ＣＳ１として出力される。【００３１】
また、Ｄラッチ回路４２ａの端子ＣＬ及び端子Ｄには、同様に、リセット信号ＲＥＳＥＴ及び極性信号ＰＯＬが入力され、クロック端子ＣＫには、ＯＲ回路４２ｂの出力ｇ２が入力される。これにより、Ｄラッチ回路４２ａの端子Ｑから、図６２に示す、電位レベルの変化を示すＣＳ信号ＣＳ２が出力される。【００３２】
上記構成によれば、第１行及び第２行のゲート信号が立ち下がる時点のそれぞれのＣＳ信号ＣＳ１及びＣＳ２の電位が互いに異なるようになる。そのため、図６１に示すように、電位Ｖｐｉｘ１は、ＣＳ信号ＣＳ１の電位変化に起因する電位シフトを受け、電位Ｖｐｉｘ２は、ＣＳ信号ＣＳ２の電位変化に起因する電位シフトを受けることになる。これにより、図５９に示すような１行毎の明暗からなる横筋を解消することができる。【００３３】
ところが、上記特許文献２の技術は、１行（１ライン、１水平走査期間）ごとに画素電極の電圧の極性を反転させるライン（１Ｈ）反転駆動を前提としており、ＣＳ信号の電位を１行ごとに異ならせるように駆動するものであるため、ＣＳ信号の電位を、例えば２行ごとに異ならせることはできない。そのため、映像信号の解像度を高解像度（例えば、２倍角）に変換して表示する表示装置に上記の駆動方式を適用すると、表示映像に明暗からなる横筋が発生するという問題がある。【００３４】
以下、解像度変換駆動において横筋が発生する原因について説明する。図６３の（ａ）は、通常駆動における、表示映像とこれに対応する画素電極に供給される信号電位の極性とを示し、（ｂ）は、（ａ）の左上欄（点線囲み部分）の表示映像と、これに対応する映像信号の解像度を行方向および列方向に２倍に変換（２倍角表示）した場合の画素電極に供給される信号電位の極性とを示している。【００３５】
解像度変換駆動では、変換倍率に応じて、列方向（走査方向）に隣り合う複数の画素の画素電極に、同一極性かつ同一電位（階調）の信号が供給される。例えば、２倍角表示の場合では、図６３の（ａ）に示す第３行・第２列に配される画素の画素電極に供給されるソース信号Ｓと、（ｂ）に示す第５行・第３列〜第６行・第４列に配される各画素の画素電極に供給されるソース信号Ｓとは、互いに極性（ここでは、マイナス極性）および電位（階調）が等しくなる。【００３６】
図６４は、従来の液晶表示装置において、２倍角表示駆動を行う場合の各種信号の波形を示すタイミングチャートである。図６４のソース信号Ｓに示す記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目および第２番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「あ」）を示し、第３番目および第４番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目および第２番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「い」）であり、第３番目および第４番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「き」）となっている。このように、２倍角表示の解像度変換駆動の場合には、２行（２ライン）ごとに画素電極の電圧の極性が反転するため、ライン（１Ｈ）反転駆動を行う表示装置では、表示映像に明暗からなる横筋が発生することになる（図６４の斜線部）。【００３７】
上記の例は、変換倍率が２倍角の場合であるが、例えば変換倍率を３倍角とした場合、あるいは、列方向のみ解像度を変換した場合でも同様に、表示映像に明暗からなる横筋が発生することになる。【００３８】
すなわち、従来の技術では、ＣＣ駆動を行う液晶表示装置において、映像信号の解像度を高解像度に変換して表示（ｎ（ｎは２以上の整数）倍表示）を行う場合、表示映像に明暗からなる横筋が発生するという問題がある。【００３９】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＣＣ駆動を行う表示装置において、映像信号の解像度を高解像度に変換して表示を行う場合に表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図ることができる表示駆動回路及び表示駆動方法を提供することにある。
【課題を解決するための手段】
【００４０】
本発明に係る表示駆動回路は、映像信号の解像度を高解像度に変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置に用いられる表示駆動回路であって、走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向にｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせることを特徴としている。【００４１】
上記表示駆動回路では、保持容量配線信号によって、画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる。これにより、ＣＣ駆動が実現される。また、上記表示駆動回路では、映像信号の解像度を少なくとも列方向にｎ倍（ｎは２以上の整数）に変換して表示を行う。これにより、高解像度変換駆動（ｎ倍表示駆動）が実現される。【００４２】
そして、上記構成によれば、データ信号線から画素電極に書き込まれた信号電位の変化の向きが、該信号電位の極性に応じて、隣り合うｎ行ごとに異なることになる。例えば、映像信号の解像度を列方向および行方向に２倍に変換して表示を行う場合（２倍角表示駆動）には、画素電極に書き込まれた信号電位の変化の向きが、信号電位の極性に応じて、隣り合う２行ごとに異なることになる。これにより、表示映像に生じる明暗からなる横筋（図６４参照）を解消することができる。よって、ＣＣ駆動を行う表示装置において、高解像度変換駆動（ｎ倍表示駆動）を行う場合に表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図ることができる。【００４３】
本発明に係る表示装置は、上記何れかの表示駆動回路と、表示パネルとを備えることを特徴としている。【００４４】
本発明に係る表示駆動方法は、映像信号の解像度を高解像度に変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置を駆動するための表示駆動方法であって、走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向にｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせることを特徴としている。【００４５】
上記表示駆動方法によれば、上記表示駆動回路の構成により奏する効果と同様の効果を得ることができる。
【発明の効果】
【００４６】
本発明に係る表示駆動回路及び表示駆動方法は、以上のように、ＣＣ駆動において、映像信号の解像度を少なくとも列方向にｎ倍に変換して表示を行う場合に、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせる構成である。これにより、ＣＣ駆動を行う表示装置において、映像信号の解像度をｎ倍に変換して表示を行う場合に表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図ることができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の一形態に係る液晶表示装置の構成を示すブロック図である。
【図２】図１の液晶表示装置における各画素の電気的構成を示す等価回路図である。
【図３】実施例１におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図４】実施例１における液晶表示装置１の各種信号の波形を示すタイミングチャートである。
【図５】実施例１の液晶表示装置１のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図６】実施例１におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図７】実施例２における液晶表示装置１において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図８】実施例２の液晶表示装置１のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図９】実施例２におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図１０】実施例３におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図１１】実施例３における液晶表示装置１において、２ライン（２Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図１２】実施例３の液晶表示装置１のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図１３】実施例３におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図１４】実施例４における液晶表示装置１において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図１５】実施例４の液晶表示装置１のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図１６】実施例４におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図１７】実施例５におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図１８】実施例５における液晶表示装置１において、２ライン（２Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図１９】実施例５の液晶表示装置１のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図２０】実施例５におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図２１】実施例５における液晶表示装置１において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図２２】実施例６の液晶表示装置１のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図２３】実施例６におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図２４】実施例７における液晶表示装置２において、４ライン（４Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図２５】実施例７におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図２６】実施例７の液晶表示装置２のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図２７】実施例７におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図２８】実施例８における液晶表示装置３において、２ライン（２Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図２９】実施例８におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図３０】実施例８の液晶表示装置３のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図３１】実施例８におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図３２】実施例９における液晶表示装置３において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図３３】実施例９におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図３４】実施例９の液晶表示装置３のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図３５】実施例９におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図３６】実施例１０におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図３７】実施例１０における液晶表示装置３において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図３８】実施例１０の液晶表示装置３のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図３９】実施例１０におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図４０】実施例１１におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図４１】実施例１１における液晶表示装置３において、２ライン（２Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図４２】実施例１１の液晶表示装置３のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図４３】実施例１１におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図４４】実施例１２における液晶表示装置４において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図４５】実施例１２におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図４６】実施例１２おける液晶表示装置４のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図４７】実施例１２におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図４８】実施例１３における液晶表示装置４において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図４９】実施例１３におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図５０】実施例１３おける液晶表示装置４のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図５１】実施例１３におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図５２】本発明の液晶表示装置におけるゲートライン駆動回路の他の構成を示すブロック図である。
【図５３】図５２に示すゲートライン駆動回路を備える液晶表示装置の構成を示すブロック図である。
【図５４】図５２に示すゲートライン駆動回路を構成するシフトレジスタ回路の構成を示すブロック図である。
【図５５】図５４に示すシフトレジスタ回路を構成するフリップフロップの構成を示す回路図である。
【図５６】図５５に示すフリップフロップの動作を示すタイミングチャートである。
【図５７】ＣＣ駆動を行う従来の液晶表示装置の構成を示すブロック図である。
【図５８】上記従来の液晶表示装置における各種信号の波形を示すタイミングチャートである。
【図５９】上記従来の液晶表示装置における各種信号の波形を示すタイミングチャートである。
【図６０】上記従来の液晶表示装置におけるゲートライン駆動回路及びＣＳバスライン駆動回路の他の構成を示すブロック図である。
【図６１】図６０の駆動回路を備える液晶表示装置の各種信号の波形を示すタイミングチャートである。
【図６２】図６０に示すＣＳバスライン駆動回路に入出力される各種信号の波形を示すタイミングチャートである。
【図６３】従来の液晶表示装置において、画素電極に供給される信号電位の極性を示す図であり、（ａ）は、通常駆動における画素電極に供給される信号電位の極性を示し、（ｂ）は、（ａ）の左上欄（点線囲み部分）の表示映像について、映像信号の解像度を２倍に変換（２倍角表示）した場合の画素電極に供給される信号電位の極性を示している。
【図６４】従来の液晶表示装置において、２倍角表示駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【発明を実施するための形態】
【００４８】
〔実施の形態１〕
本発明の一実施形態について、図１〜図２４に基づいて説明すれば、以下のとおりである。
【００４９】
まず、図１及び図２に基づいて本発明の表示装置に相当する液晶表示装置１の構成について説明する。なお、図１は液晶表示装置１の全体構成を示すブロック図であり、図２は液晶表示装置１の画素の電気的構成を示す等価回路図である。
【００５０】
液晶表示装置１は、本発明の表示パネル、データ信号線駆動回路、走査信号線駆動回路、保持容量配線駆動回路、及び制御回路にそれぞれ相当するアクティブマトリクス型の液晶表示パネル１０、ソースバスライン駆動回路２０、ゲートライン駆動回路３０、ＣＳバスライン駆動回路４０、及びコントロール回路５０を備えている。
【００５１】
液晶表示パネル１０は、図示しないアクティブマトリクス基板と対向基板との間に液晶を挟持して構成されており、行列状に配列された多数の画素Ｐを有している。
【００５２】
そして、液晶表示パネル１０は、アクティブマトリクス基板上に、本発明のデータ信号線、走査信号線、スイッチング素子、画素電極、及び保持容量配線にそれぞれ相当するソースバスライン１１、ゲートライン１２、薄膜トランジスタ（Thin Film Transistor；以下「ＴＦＴ」と称する）１３、画素電極１４、及びＣＳバスライン１５を備え、対向基板上に対向電極１９を備えている。なお、ＴＦＴ１３は、図２にのみ図示し、図１では省略している。
【００５３】
ソースバスライン１１は、列方向（縦方向）に互いに平行となるように各列に１本ずつ形成されており、ゲートライン１２は行方向（横方向）に互いに平行となるように各行に１本ずつ形成されている。ＴＦＴ１３及び画素電極１４は、ソースバスライン１１とゲートライン１２との各交点に対応してそれぞれ形成されており、ＴＦＴ１３のソース電極ｓがソースバスライン１１に、ゲート電極ｇがゲートライン１２に、ドレイン電極ｄが画素電極１４にそれぞれ接続されている。また、画素電極１４は、対向電極１９との間に液晶を介して液晶容量１７を形成している。
【００５４】
これにより、ゲートライン１２に供給されるゲート信号（走査信号）によってＴＦＴ１３のゲートがオンし、ソースバスライン１１からのソース信号（データ信号）が画素電極１４に書き込まれると、画素電極１４に上記ソース信号に応じた電位が付与される。この結果、画素電極１４と対向電極１９との間に介在する液晶に対して上記ソース信号に応じた電圧が印加されることによって、上記ソース信号に応じた階調表示を実現することができる。
【００５５】
ＣＳバスライン１５は、行方向（横方向）に互いに平行となるように各行に１本ずつ形成されており、ゲートライン１２と対をなすように配置されている。この各ＣＳバスライン１５は、それぞれ各行に配置された画素電極１４との間に保持容量１６（「補助容量」ともいう）が形成されることにより、画素電極１４と容量結合されている。
【００５６】
なお、ＴＦＴ１３には、その構造上、ゲート電極ｇとドレイン電極ｄとの間に引込容量１８が形成されてしまうことから、画素電極１４の電位はゲートライン１２の電位変化による影響（引き込み）を受けることになる。しかしながら、ここでは、説明の簡略化のため、上記影響については考慮しないこととする。
【００５７】
上記のように構成される液晶表示パネル１０は、ソースバスライン駆動回路２０、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０によって駆動される。また、コントロール回路５０は、ソースバスライン駆動回路２０、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０に、液晶表示パネル１０の駆動に必要な各種の信号を供給する。
【００５８】
本実施形態では、周期的に繰り返される垂直走査期間におけるアクティブ期間（有効走査期間）において、各行の水平走査期間を順次割り当て、各行を順次走査していく。そのために、ゲートライン駆動回路３０は、ＴＦＴ１３をオンするためのゲート信号を各行の水平走査期間に同期して当該行のゲートライン１２に対して順次出力する。このゲートライン駆動回路３０の詳細については後述する。
【００５９】
ソースバスライン駆動回路２０は、各ソースバスライン１１に対してソース信号を出力する。このソース信号は、液晶表示装置１の外部からコントロール回路５０を介してソースバスライン駆動回路２０に供給された映像信号を、ソースバスライン駆動回路２０において各列に割り当て、昇圧等を施した信号である。
【００６０】
また、ソースバスライン駆動回路２０は、いわゆるｎライン（ｎＨ）反転駆動を行うために、出力するソース信号の極性を、垂直走査期間に同期して反転させつつ、同一行の全ての画素について極性が同一であり、かつｎラインごとに逆転するようにしている。例えば、２ライン（２Ｈ）反転駆動の駆動タイミングを示す図４では、第１行および第２行の水平走査期間と、第３行および第４行の水平走査期間とでは、ソース信号Ｓの極性は反転しており、また、第１フレームにおける第１行の水平走査期間と、第２フレームにおける第１行の水平走査期間とでは、ソース信号Ｓの極性は逆転している。すなわち、ｎライン（ｎＨ）反転駆動では、ｎライン（ｎ行）ごとにソース信号Ｓの極性（画素電極の電位の極性）が反転する。
【００６１】
さらに、ソースバスライン駆動回路２０は、映像信号の解像度を少なくとも列方向に高解像度（ｎ倍）に変換して表示させるために、ｎ行（ｎライン）ずつ、同一極性かつ同一階調の信号電位を出力する。例えば、映像信号の解像度を列方向および行方向に２倍に変換して表示を行う場合には、第１行に出力されるソース信号Ｓと、第２行に出力されるソース信号Ｓとは、互いに、電圧極性および階調が等しく、第３行に出力されるソース信号Ｓと、第４行に出力されるソース信号Ｓとは、互いに、電圧極性および階調が等しくなっている。なお、以下では、１行（１ライン）は１水平走査期間に対応するものとして説明するが、本発明はこれに限定されるものではない。
【００６２】
ＣＳバスライン駆動回路４０は、本発明の保持容量配線信号に相当するＣＳ信号を各ＣＳバスライン１５に対して出力する。このＣＳ信号は、電位が２値（電位レベルの高低）の間で切り替わる（立ち上がり又は立ち下がり）信号であり、当該行のＴＦＴ１３がオンからオフに切り替えられた時点（ゲート信号が立ち下がった時点）の電位が、ｎラインごとに互いに異なるように制御されている。このＣＳバスライン駆動回路４０の詳細については後述する。
【００６３】
コントロール回路５０は、上述したゲートライン駆動回路３０、ソースバスライン駆動回路２０、ＣＳバスライン駆動回路４０を制御することにより、これら各回路から図４に示す信号を出力させる。
【００６４】
上記構成を備える本液晶表示装置は、映像信号の解像度を少なくとも列方向にｎ倍（ｎは２以上の整数）に変換するとともに、ｎライン反転駆動を行う構成である。なお、本実施形態に係る液晶表示装置では、映像信号の解像度を列方向および行方向にｎ倍に変換する構成であるが、これに限定されるものではなく、列方向のみにｎ倍に変換する構成であってもよい。以下では、列方向および行方向にｎ倍に変換して表示（ｎ倍角表示駆動）する形態を例に挙げる。
【００６５】
（実施例１）
図４は、２倍角表示駆動を行う液晶表示装置１における各種信号の波形を示すタイミングチャートである。図４では、図５４と同じく、ＧＳＰは垂直走査のタイミングを規定するゲートスタートパルス、ＧＣＫ１（ＣＫ）およびＧＣＫ２（ＣＫＢ）はコントロール回路５０から出力されるシフトレジスタの動作タイミングを規定するゲートクロックを示している。ＧＳＰの立ち下がりから次の立ち下がりまでの期間が１垂直走査期間（１Ｖ期間）に相当する。ＧＣＫ１の立ち上がりからＧＣＫ２の立ち上がりまでの期間、および、ＧＣＫ２の立ち上がりからＧＣＫ１の立ち上がりまでの期間が、１水平走査期間（１Ｈ期間）となる。ＣＭＩ１，ＣＭＩ２は、所定のタイミングに従って極性が反転する極性信号である。
【００６６】
また、図４では、ソースバスライン駆動回路２０からあるソースバスライン１１（第ｘ列に設けられたソースバスライン１１）に供給されるソース信号Ｓ（ビデオ信号）、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０から第１行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ１及びＣＳ信号ＣＳ１、第１行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ１をこの順に図示している。第２行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ２及びＣＳ信号ＣＳ２、第２行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ２をこの順に図示している。第３行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ３及びＣＳ信号ＣＳ３、第３行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ３をこの順に図示している。第４行および第５行も同様に、ゲート信号Ｇ４、ＣＳ信号ＣＳ４、電位波形Ｖｐｉｘ４、および、ゲート信号Ｇ５、ＣＳ信号ＣＳ５、電位波形Ｖｐｉｘ５、をこの順に図示している。
【００６７】
なお、電位Ｖｐｉｘ１，Ｖｐｉｘ２，Ｖｐｉｘ３，Ｖｐｉｘ４，Ｖｐｉｘ５における破線は対向電極１９の電位を示している。
【００６８】
以下では、表示映像の最初のフレームを第１フレームとし、それ以前を初期状態とする。図４に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ５は何れも一方の電位（図４ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１（対応するシフトレジスタ回路ＳＲ１の出力ＳＲＯ１に相当）が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でローレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でハイレベルとなっている。
【００６９】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、２水平走査期間（２Ｈ）毎に極性が反転する信号となる。また、ソース信号Ｓは、２水平走査期間（２Ｈ）ずつ同一の電位（階調）となる。すなわち、図４の記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目および第２番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（階調）（「あ」）であり、第３番目および第４番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目および第２番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第３番目および第４番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１〜Ｇ５は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第５番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【００７０】
そして、ＣＳ信号ＣＳ１〜ＣＳ５は、対応するゲート信号Ｇ１〜Ｇ５の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち下がる。
【００７１】
このように、２倍角表示駆動を行う液晶表示装置１では、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して２行ごとに互いに異なっているため、第１フレームについて、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ５は何れもＣＳ信号ＣＳ１〜ＣＳ５よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う２行に対応する画素に、マイナス極性でかつ同一電位（階調）のソース信号が書き込まれるとともに、該２行の次の隣り合う２行に対応する画素に、プラス極性でかつ同一電位（階調）のソース信号が書き込まれ、最初の２行に対応するＣＳ信号の電位は、上記最初の２行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の２行に対応するＣＳ信号の電位は、上記次の２行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において２ライン反転駆動が実現される。
【００７２】
そして、上記構成によれば、２倍角表示駆動（２ライン反転駆動）においても、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ５をＣＳ信号ＣＳ１〜ＣＳ５よって適正にシフトすることができるため、同一の信号電位が供給される画素電極１４の電位を等しくすることができ、図６４に示す横筋の発生を解消することができる。
【００７３】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【００７４】
図３は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。ＣＳバスライン駆動回路４０は、複数のＣＳ回路４１，４２，４３，…，４ｎを、各行に対応して備えている。各ＣＳ回路４１，４２，４３，…，４ｎは、それぞれ、Ｄラッチ回路４１ａ，４２ａ，４３ａ，…，４ｎａ、及びＯＲ回路（論理回路）４１ｂ，４２ｂ，４３ｂ，…，４ｎｂを備えている。ゲートライン駆動回路３０は、複数のシフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ３，…，ＳＲｎを備えている。なお、図３では、ゲートライン駆動回路３０およびＣＳバスライン駆動回路４０は、液晶表示パネルの一方端側に形成されているが、これに限定されず、それぞれが互いに異なる側に形成されていてもよい。
【００７５】
ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ２に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ２、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ３に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ３、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ４に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ４、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ５に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ５、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴである。このように、各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、１行ごとに交互に入力される。極性信号ＣＭＩ１，ＣＭＩ２は、２水平走査期間で極性が反転するとともに、互いの位相が１水平走査期間分ずれている（図４参照）。極性信号ＣＭＩ１，ＣＭＩ２およびリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。
【００７６】
以下では、便宜上、主として第２及び第３行に対応するＣＳ回路４２，４３を例に挙げる。
【００７７】
Ｄラッチ回路４２ａのリセット端子ＣＬには、リセット信号ＲＥＳＥＴが入力され、データ端子Ｄ（第２の入力部）には、極性信号ＣＭＩ２（保持対象信号）が入力され、クロック端子ＣＫ（第１の入力部）には、ＯＲ回路４２ｂの出力が入力される。このＤラッチ回路４２ａは、クロック端子ＣＫに入力される信号の電位レベルの変化（ローレベルからハイレベル又はハイレベルからローレベル）に応じて、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル又はハイレベル）を電位レベルの変化を示すＣＳ信号ＣＳ２として出力する。
【００７８】
具体的には、Ｄラッチ回路４２ａは、クロック端子ＣＫに入力される信号の電位レベルがハイレベルのときは、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル又はハイレベル）を出力する。また、Ｄラッチ回路４２ａは、クロック端子ＣＫに入力される信号の電位レベルがハイレベルからローレベルに変化すると、変化した時点の端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル又はハイレベル）をラッチし、次にクロック端子ＣＫに入力される信号の電位レベルがハイレベルになるまでラッチした状態を保持する。そして、Ｄラッチ回路４２ａは、出力端子Ｑから、電位レベルの変化を示すＣＳ信号ＣＳ２として出力される。
【００７９】
Ｄラッチ回路４３ａのリセット端子ＣＬ及びデータ端子Ｄには、同様に、それぞれリセット信号ＲＥＳＥＴ及び極性信号ＣＭＩ１が入力される。一方、Ｄラッチ回路４３ａのクロック端子ＣＫには、ＯＲ回路４３ｂの出力が入力される。これにより、Ｄラッチ回路４３ａの出力端子Ｑ（出力部）から、電位レベルの変化を示すＣＳ信号ＣＳ３が出力される。
【００８０】
ＯＲ回路４２ｂは、対応する行のシフトレジスタ回路ＳＲ２の出力信号ＳＲＯ２、及び次行のシフトレジスタ回路ＳＲ３の出力信号ＳＲＯ３が入力されることにより、図５に示す信号Ｍ２を出力する。また、ＯＲ回路４３ｂは、対応する行のシフトレジスタ回路ＳＲ３の出力信号ＳＲＯ３、及び次行のシフトレジスタ回路ＳＲ４の出力信号ＳＲＯ４が入力されることにより、図５に示す信号Ｍ３を出力する。
【００８１】
なお、各ＯＲ回路に入力されるシフトレジスタ出力ＳＲＯは、図３に示す、Ｄタイプのフリップフロップ回路を備えるゲートライン駆動回路３０において、周知の方法により生成される。ゲートライン駆動回路３０は、コントロール回路５０から供給されたゲートスタートパルスＧＳＰを、１水平走査期間の周期を有するゲートクロックＧＣＫのタイミングで順次次段のシフトレジスタ回路ＳＲにシフトさせる。
【００８２】
図５は、実施例１の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
【００８３】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【００８４】
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【００８５】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第３行にシフトされたシフトレジスタ出力ＳＲＯ３が入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
【００８６】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【００８７】
第２フレームでは、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ローレベル）がラッチされ、信号Ｍ２が次にハイレベルになるまで、ローレベルを保持する。
【００８８】
次に、Ｄラッチ回路４２ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
【００８９】
なお、第１行では、シフトレジスタ出力ＳＲＯ１，ＳＲＯ２で極性信号ＣＭＩ１をラッチすることにより、図５に示すＣＳ信号ＣＳ１を出力する。
【００９０】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａのデータ端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【００９１】
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ローレベルを保持する。
【００９２】
次に、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
【００９３】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【００９４】
第２フレームでは、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ１の入力状態（ハイレベル）が転送された後、シフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ１の入力状態（ハイレベル）がラッチされ、信号Ｍ３が次にハイレベルになるまで、ハイレベルを保持する。
【００９５】
次に、Ｄラッチ回路４３ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。
【００９６】
そして、次にクロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
【００９７】
なお、第４行では、シフトレジスタ出力ＳＲＯ４，ＳＲＯ５で極性信号ＣＭＩ２をラッチすることにより、図５に示すＣＳ信号ＣＳ４を出力する。
【００９８】
このように、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、２Ｈ反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。
【００９９】
すなわち、本実施例１では、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎは、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋１は、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成される。また、第（ｎ＋２）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋２は、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成され、第（ｎ＋３）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋３は、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、（ｎ＋４）行のゲート信号Ｇ（ｎ＋４）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成される。
【０１００】
これにより、２倍角表示駆動を行う液晶表示装置１においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
【０１０１】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図６は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）およびシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎとの対応関係を示している。
【０１０２】
また、図６のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性（プラス極性あるいはマイナス極性）を示している。例えば、第２番目の水平走査期間「Ｂ」では、マイナス極性であり、第３番目の水平走査期間「Ｃ」では、マイナス極性であり、第４番目の水平走査期間「Ｄ」では、プラス極性であり、第５番目の水平走査期間「Ｅ」では、プラス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、プラス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、マイナス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。このように、ＣＭＩ１，ＣＭＩ２は、２水平走査期間ごとに極性が反転するとともに、互いの位相が１水平走査期間分ずれている。また、ＣＭＩ１，ＣＭＩ２は、１行ごとに交互にＣＳ回路４ｎに入力される。例えば、図３に示すように、ＣＳ回路４１にはＣＭＩ１が入力され、ＣＳ回路４２にはＣＭＩ２が入力され、ＣＳ回路４３にはＣＭＩ１が入力される。
【０１０３】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと次行の第（ｎ＋１）行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋１）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第２水平走査期間でＣＭＩ１の「Ｂ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ２の「２」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ１の「Ｃ」のマイナス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のプラス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ２の「４」のマイナス極性を取り込むとともに、第５水平走査期間でＣＭＩ２の「５」のプラス極性を取り込む。このようにして、図４および図５に示す各ＣＳ信号ＣＳｎを出力する。
【０１０４】
（実施例２）
図７は、図３に示した液晶表示装置１において、３倍角表示駆動を行う場合の各種信号の波形を示すタイミングチャートである。図７では、ＣＭＩ１，ＣＭＩ２それぞれについて、極性が反転するタイミングが図４とは異なっている。
【０１０５】
図７に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ７は何れも一方の電位（図７ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
【０１０６】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図７の記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１〜Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【０１０７】
そして、ＣＳ信号ＣＳ１〜ＣＳ７は、対応するゲート信号Ｇ１〜Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
【０１０８】
このように、３倍角表示駆動を行う液晶表示装置１では、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して３行ごとに互いに異なっているため、第１フレームについて、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７は何れもＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う３行に対応する画素に、マイナス極性でかつ同一電位のソース信号が書き込まれるとともに、該３行の次の隣り合う３行に対応する画素に、プラス極性でかつ同一電位のソース信号が書き込まれ、最初の３行に対応するＣＳ信号の電位は、上記最初の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の３行に対応するＣＳ信号の電位は、上記次の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において３ライン反転駆動が実現される。
【０１０９】
そして、上記構成によれば、３倍角表示駆動（３ライン反転駆動）においても、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７をＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトすることができるため、同一の信号電位が供給される画素電極１４の電位を等しくすることができ、図６４に示す横筋の発生を解消することができる。その結果、表示品位の向上を図ることができる。
【０１１０】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０１１１】
本実施例２のゲートライン駆動回路３０及びＣＳバスライン駆動回路４０では、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングが実施例１とは異なっており、それ以外の構成は、図３に示す構成と同一である。各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、１行ごとに交互に入力される。極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングは、図７に示すように設定されている。
【０１１２】
ここでは、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の接続に関する説明は省略し、３倍角表示駆動を行う液晶表示装置１について、図７および図８を用いて説明する。図８は、実施例２の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。以下では、便宜上、第２〜第４行に対応するＣＳ回路４２，４３，４４を例に挙げて、第１フレームの動作について説明する。
【０１１３】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０１１４】
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【０１１５】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第３行にシフトされたシフトレジスタ出力ＳＲＯ３が入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
【０１１６】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０１１７】
第２フレームでは、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ローレベル）がラッチされ、信号Ｍ２が次にハイレベルになるまで、ローレベルを保持する。
【０１１８】
次に、Ｄラッチ回路４２ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
【０１１９】
なお、第１行では、シフトレジスタ出力ＳＲＯ１，ＳＲＯ２で極性信号ＣＭＩ１をラッチすることにより、図８に示すＣＳ信号ＣＳ１を出力する。
【０１２０】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０１２１】
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
【０１２２】
続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
【０１２３】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０１２４】
第２フレームでは、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ１の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ１の入力状態（ローレベル）がラッチされ、信号Ｍ３が次にハイレベルになるまで、ローレベルを保持する。
【０１２５】
次に、Ｄラッチ回路４３ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
【０１２６】
次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
【０１２７】
その後、シフトレジスタ回路ＳＲ４から第４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
【０１２８】
次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０１２９】
Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０１３０】
第２フレームでは、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ハイレベル）が転送された後、シフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ハイレベル）がラッチされ、信号Ｍ４が次にハイレベルになるまで、ハイレベルを保持する。
【０１３１】
次に、Ｄラッチ回路４４ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ハイレベルからローレベルに切り替わる。
【０１３２】
そして、次にクロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０１３３】
上記の動作により、図７および図８に示すように、第１〜第３行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち下がり、第４〜第６行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち上がる。
【０１３４】
以上のように、本実施例２では、図３に示す構成を有する液晶表示装置１において、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより、３Ｈ反転駆動が可能となる。これにより、３倍角表示駆動を行う液晶表示装置１においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
【０１３５】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図９は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
【０１３６】
図９のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第２番目の水平走査期間「Ｂ」では、マイナス極性であり、第３番目の水平走査期間「Ｃ」では、プラス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、マイナス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、プラス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、マイナス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。また、ＣＭＩ１，ＣＭＩ２は、１行ごとに交互にＣＳ回路４ｎに入力される。例えば、ＣＳ回路４１にはＣＭＩ１が入力され、ＣＳ回路４２にはＣＭＩ２が入力され、ＣＳ回路４３にはＣＭＩ１が入力される。
【０１３７】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと次行の第（ｎ＋１）行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋１）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第２水平走査期間でＣＭＩ１の「Ｂ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ２の「２」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ１の「Ｃ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ２の「４」のマイナス極性を取り込むとともに、第５水平走査期間でＣＭＩ２の「５」のプラス極性を取り込む。このようにして、図７および図８に示す各ＣＳ信号ＣＳｎを出力する。
【０１３８】
上記実施例１および実施例２に示したように、図３に示す液晶表示装置１においても、極性反転タイミングが同一あるいは互いに異なる２つの極性信号ＣＭＩ１，ＣＭＩ２を用いることにより、２Ｈ反転駆動および３Ｈ反転駆動が可能となる。そして、４Ｈ，…，ｎＨ（ｎライン）反転駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。これにより、２倍角表示駆動および３倍角表示駆動が可能となる。そして、４倍角，…，ｎ倍角表示駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。
【０１３９】
（実施例３）
上記実施例１および実施例２では、ｎ行のＣＳ回路４ｎに、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行（ｎ＋１）行のシフトレジスタ出力ＳＲＯｎ＋１とが入力される構成であるが、本発明の液晶表示装置１は、これに限定されず、例えば、図１０に示すように、第ｎ行のＣＳ回路４ｎに、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、第（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力される構成であってもよい。すなわち、ＣＳ回路４１に、対応する行のシフトレジスタ出力ＳＲＯ１と、第３行のシフトレジスタ出力ＳＲＯ３とが入力される。図１１は、このような構成を備え、２倍角表示を行う液晶表示装置１における各種信号の波形を示すタイミングチャートである。図１１に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ５は何れも一方の電位（図１１ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でローレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でハイレベルとなっている。ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、２Ｈ毎に極性が反転する信号となる。
【０１４０】
そして、ＣＳ信号ＣＳ１〜ＣＳ５は、対応するゲート信号Ｇ１〜Ｇ５の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち下がる。
【０１４１】
これにより、２Ｈ反転駆動が実現されるとともに、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
【０１４２】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０１４３】
ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ３に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ３、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ４に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ４、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ５に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ５、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ６に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ６、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴである。極性信号ＣＭＩ１および極性信号ＣＭＩ２は、２行ごとに交互に各ＣＳ回路に入力される。すなわち、上述のように、ＣＳ回路４１，４２にはＣＭＩ１が入力され、ＣＳ回路４３，４４にはＣＭＩ２が入力され、ＣＳ回路４５，４６にはＣＭＩ１が入力される。極性信号ＣＭＩ１，ＣＭＩ２は、２水平走査期間で極性が反転するとともに、互いの位相が同一に設定されている。よって、本実施例では、極性信号ＣＭＩ１，ＣＭＩ２の何れか一方のみを用いて、各ＣＳ回路に入力する構成としてもよい。
【０１４４】
以下では、便宜上、主として第２及び第３行に対応するＣＳ回路４２，４３を例に挙げて、第１フレームの動作について説明する。図１２は、実施例３の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
【０１４５】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０１４６】
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【０１４７】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
【０１４８】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０１４９】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａのデータ端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０１５０】
その後、シフトレジスタ回路ＳＲ３から第３行のシフトレジスタ出力ＳＲＯ３が出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ローレベルを保持する。
【０１５１】
次に、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０１５２】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０１５３】
以上のように、本実施例３では、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎは、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号は、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成される。また、第（ｎ＋２）行のＣＳバスライン１５に出力されるＣＳ信号は、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、第（ｎ＋４）行のゲート信号Ｇ（ｎ＋４）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成され、第（ｎ＋３）行のＣＳバスライン１５に出力されるＣＳ信号は、（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、第（ｎ＋５）行のゲート信号Ｇ（ｎ＋５）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成される。
【０１５４】
これにより、２倍角表示駆動を行う液晶表示装置１においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
【０１５５】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図１３は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
【０１５６】
図１３のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、マイナス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、プラス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、プラス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、マイナス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。また、ＣＭＩ１，ＣＭＩ２は、２行ごとに交互にＣＳ回路４ｎに入力される。例えば、ＣＳ回路４１，４２にはＣＭＩ１が入力され、ＣＳ回路４３，４４にはＣＭＩ２が入力され、ＣＳ回路４５，４６にはＣＭＩ１が入力される。
【０１５７】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと第（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋２）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ１の「Ｃ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ１の「Ｂ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込むとともに、第５水平走査期間でＣＭＩ２の「５」のプラス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ２の「４」のマイナス極性を取り込むとともに、第６水平走査期間でＣＭＩ２の「６」のプラス極性を取り込む。このようにして、図１１および図１２に示す各ＣＳ信号ＣＳｎを出力する。
【０１５８】
（実施例４）
図１４は、図１０に示した液晶表示装置１において、３倍角表示駆動を行う場合の各種信号の波形を示すタイミングチャートである。図１４では、ＣＭＩ１，ＣＭＩ２について、極性が反転するタイミングが図１１とは異なっている。
【０１５９】
図１４に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ７は何れも一方の電位（図１４ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
【０１６０】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図１４の記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１〜Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【０１６１】
そして、ＣＳ信号ＣＳ１〜ＣＳ７は、対応するゲート信号Ｇ１〜Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
【０１６２】
このように、３倍角表示駆動を行う液晶表示装置１では、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して３行ごとに互いに異なっているため、第１フレームについても、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７は何れもＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う３行に対応する画素に、マイナス極性でかつ同一電位のソース信号が書き込まれるとともに、該３行の次の隣り合う３行に対応する画素に、プラス極性でかつ同一電位のソース信号プラス極性のソース信号が書き込まれ、最初の３行に対応するＣＳ信号の電位は、上記最初の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の３行に対応するＣＳ信号の電位は、上記次の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において３ライン反転駆動が実現される。
【０１６３】
そして、上記構成によれば、３倍角表示駆動（３ライン反転駆動）においても、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７をＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトすることができるため、同一の信号電位が供給される画素電極１４の電位を等しくすることができ、図６４に示す横筋の発生を解消することができる。
【０１６４】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０１６５】
本実施例４のゲートライン駆動回路３０及びＣＳバスライン駆動回路４０では、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングが実施例３のそれとは異なっており、それ以外の構成は、図１０に示す構成と同一である。各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、２行ごとに交互に入力される。すなわち、上述のように、ＣＳ回路４１，４２にはＣＭＩ１が入力され、ＣＳ回路４３，４４にはＣＭＩ２が入力され、ＣＳ回路４５，４６にはＣＭＩ１が入力される。極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングは、図１４に示すように設定されている。
【０１６６】
ここでは、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の接続に関する説明は省略し、３倍角表示駆動を行う液晶表示装置１について、図１４および図１５を用いて説明する。図１５は、実施例４の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。以下では、便宜上、第２〜第４行に対応するＣＳ回路４２，４３，４４を例に挙げて、第１フレームの動作について説明する。
【０１６７】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０１６８】
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【０１６９】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
【０１７０】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０１７１】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０１７２】
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
【０１７３】
続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０１７４】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０１７５】
次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
【０１７６】
その後、シフトレジスタ回路ＳＲ４から４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
【０１７７】
次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第６行にシフトされたシフトレジスタ出力ＳＲＯ６が入力される。なお、このシフトレジスタ出力ＳＲＯ６は、ＣＳ回路４６におけるＯＲ回路４６ｂの一方の端子にも入力される。
【０１７８】
Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ６の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ６が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０１７９】
上記の動作により、図１４および図１５に示すように、第１〜第３行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち下がり、第４〜第６行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち上がる。
【０１８０】
以上のように、本実施例４では、図１０に示す構成を有する液晶表示装置において、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより、３Ｈ反転駆動が可能となる。これにより、３倍角表示駆動を行う液晶表示装置１においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
【０１８１】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図１６は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
【０１８２】
図１６のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、マイナス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、マイナス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、プラス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、プラス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。また、ＣＭＩ１，ＣＭＩ２は、２行ごとに交互にＣＳ回路４ｎに入力される。例えば、ＣＳ回路４１，４２にはＣＭＩ１が入力され、ＣＳ回路４３，４４にはＣＭＩ２が入力され、ＣＳ回路４５，４６にはＣＭＩ１が入力される。
【０１８３】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと第（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋２）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ１の「Ｃ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ１の「Ｂ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ２の「３」のプラス極性を取り込むとともに、第５水平走査期間でＣＭＩ２の「５」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ２の「４」のマイナス極性を取り込むとともに、第６水平走査期間でＣＭＩ２の「６」のプラス極性を取り込む。このようにして、図１４および図１５に示す各ＣＳ信号ＣＳｎを出力する。
【０１８４】
上記実施例３および実施例４に示したように、図１０に示す液晶表示装置１においても、極性反転タイミングが同一あるいは互いに異なる２つの極性信号ＣＭＩ１，ＣＭＩ２を用いることにより、２Ｈ反転駆動および３Ｈ反転駆動が可能となる。そして、４Ｈ，…，ｎＨ反転駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。これにより、２倍角表示駆動および３倍角表示駆動が可能となる。そして、４倍角，…，ｎ倍角表示駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。
【０１８５】
（実施例５）
上記実施例３および実施例４では、ｎ行のＣＳ回路４ｎに、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、第（ｎ＋２）行のシフトレジスタ出力ＳＲＯ＋２とが入力される構成であるが、本発明の液晶表示装置は、これに限定されず、例えば、図１７に示すように、第ｎ行のＣＳ回路４ｎに、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、第（ｎ＋３）行のシフトレジスタ出力ＳＲＯ＋３とが入力される構成であってもよい。すなわち、ＣＳ回路４１に、対応する行のシフトレジスタ出力ＳＲＯ１と、第４行のシフトレジスタ出力ＳＲＯ４とが入力される。図１８は、このような構成を備え、２倍角表示駆動を実現する液晶表示装置１における各種信号の波形を示すタイミングチャートである。図１８に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ５は何れも一方の電位（図１８ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でローレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でハイレベルとなっている。ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、２Ｈ期間毎に極性が反転する信号となる。
【０１８６】
そして、ＣＳ信号ＣＳ１〜ＣＳ５は、対応するゲート信号Ｇ１〜Ｇ５の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち下がる。
【０１８７】
これにより、２Ｈ反転駆動が実現されるとともに、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
【０１８８】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０１８９】
図１７に示すように、ＣＳ回路４１には、ゲート信号Ｇ１，Ｇ４に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ４、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴが入力され、ＣＳ回路４２には、ゲート信号Ｇ２，Ｇ５に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ５、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴが入力され、ＣＳ回路４３には、ゲート信号Ｇ３，Ｇ６に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ６、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴが入力され、ＣＳ回路４４には、ゲート信号Ｇ４，Ｇ７に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ７、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴが入力される。極性信号ＣＭＩ１および極性信号ＣＭＩ２は、３行ごとに交互に各ＣＳ回路に入力される。すなわち、上述のように、ＣＳ回路４１，４２，４３にはＣＭＩ１が入力され、ＣＳ回路４４，４５，４６にはＣＭＩ２が入力され、ＣＳ回路４７，４８，４９にはＣＭＩ１が入力される。極性信号ＣＭＩ１，ＣＭＩ２は、図１８に示すタイミングで極性が反転する。
【０１９０】
以下では、便宜上、主として第２及び第３行に対応するＣＳ回路４２，４３を例に挙げて、第１フレームの動作について説明する。図１９は、実施例５の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
【０１９１】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０１９２】
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【０１９３】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０１９４】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０１９５】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａのデータ端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０１９６】
その後、シフトレジスタ回路ＳＲ３から第３行のシフトレジスタ出力ＳＲＯ３が出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ローレベルを保持する。
【０１９７】
次に、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第６行にシフトされたシフトレジスタ出力ＳＲＯ６が入力される。なお、このシフトレジスタ出力ＳＲＯ６は、ＣＳ回路４６におけるＯＲ回路４６ｂの一方の端子にも入力される。
【０１９８】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ６が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０１９９】
以上のように、本実施例５では、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号は、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号は、（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋４）行のゲート信号Ｇ（ｎ＋４）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成される。また、（ｎ＋２）行のＣＳバスライン１５に出力されるＣＳ信号は、（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、（ｎ＋５）行のゲート信号Ｇ（ｎ＋５）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成され、（ｎ＋３）行のＣＳバスライン１５に出力されるＣＳ信号は、（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、（ｎ＋６）行のゲート信号Ｇ（ｎ＋６）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成される。
【０２００】
これにより、２倍角表示駆動を行う液晶表示装置１においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
【０２０１】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図２０は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
【０２０２】
図２０のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、マイナス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、マイナス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、マイナス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、プラス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。ＣＭＩ１，ＣＭＩ２は、極性反転タイミングが図２０に示す関係になるように設定される。また、ＣＭＩ１，ＣＭＩ２は、３行ごとに交互にＣＳ回路４ｎに入力される。例えば、ＣＳ回路４１，４２，４３にはＣＭＩ１が入力され、ＣＳ回路４４，４５，４６にはＣＭＩ２が入力され、ＣＳ回路４７，４８，４９にはＣＭＩ１が入力される。
【０２０３】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと第（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋２）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ１の「Ｂ」のプラス極性を取り込むとともに、第５水平走査期間でＣＭＩ１の「Ｅ」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ１の「Ｃ」のマイナス極性を取り込むとともに、第６水平走査期間でＣＭＩ１の「Ｆ」のプラス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ２の「４」のマイナス極性を取り込むとともに、第７水平走査期間でＣＭＩ２の「７」のプラス極性を取り込む。このようにして、図１８および図１９に示す各ＣＳ信号ＣＳｎを出力する。
【０２０４】
（実施例６）
図２１は、図１７に示した液晶表示装置１において、３倍角表示駆動を行う場合の各種信号の波形を示すタイミングチャートである。図２１では、ＣＭＩ１，ＣＭＩ２は、３水平走査期間（３Ｈ）ごとに極性が反転し、互いの位相が同一に設定されている。よって、本実施例では、極性信号ＣＭＩ１，ＣＭＩ２の何れか一方のみを用いて、各ＣＳ回路に入力する構成としてもよい。
【０２０５】
図２１に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ７は何れも一方の電位（図２１ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
【０２０６】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図２１の記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間「き」は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１〜Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【０２０７】
そして、ＣＳ信号ＣＳ１〜ＣＳ７は、対応するゲート信号Ｇ１〜Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
【０２０８】
このように、３倍角表示駆動を行う液晶表示装置１では、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して３行ごとに互いに異なっているため、第１フレームについても、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７は何れもＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う３行に対応する画素に、マイナス極性でかつ同一電位のソース信号が書き込まれるとともに、該３行の次の隣り合う３行に対応する画素に、プラス極性でかつ同一電位のソース信号が書き込まれ、最初の３行に対応するＣＳ信号の電位は、上記最初の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の３行に対応するＣＳ信号の電位は、上記次の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において３ライン反転駆動が実現される。
【０２０９】
そして、上記構成によれば、３倍角表示駆動（３ライン反転駆動）においても、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７をＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトすることができるため、同一の信号電位が供給される画素電極１４の電位を等しくすることができ、図６４に示す横筋の発生を解消することができる。
【０２１０】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０２１１】
本実施例６のゲートライン駆動回路３０及びＣＳバスライン駆動回路４０では、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングが実施例５のそれとは異なっており、それ以外の構成は、図１７に示す構成と同一である。各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、（ｎ＋３）行のシフトレジスタ出力ＳＲＯｎ＋３とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、３行ごとに交互に入力される。すなわち、上述のように、ＣＳ回路４１，４２，４３にはＣＭＩ１が入力され、ＣＳ回路４４，４５，４６にはＣＭＩ２が入力され、ＣＳ回路４７，４８，４９にはＣＭＩ１が入力される。極性信号ＣＭＩ１，ＣＭＩ２は、図２１に示すように設定されている。
【０２１２】
ここでは、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の接続に関する説明は省略し、３倍角表示駆動を行う液晶表示装置１について、図２１および図２２を用いて説明する。図２２は、実施例６の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。以下では、便宜上、第２〜第４行に対応するＣＳ回路４２，４３，４４を例に挙げて、第１フレームの動作について説明する。
【０２１３】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０２１４】
その後、２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【０２１５】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０２１６】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０２１７】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０２１８】
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
【０２１９】
続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第６行にシフトされたシフトレジスタ出力ＳＲＯ６が入力される。なお、このシフトレジスタ出力ＳＲＯ６は、ＣＳ回路４６におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０２２０】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ６が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０２２１】
次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
【０２２２】
その後、シフトレジスタ回路ＳＲ４から４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
【０２２３】
次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第７行にシフトされたシフトレジスタ出力ＳＲＯ７が入力される。なお、このシフトレジスタ出力ＳＲＯ７は、ＣＳ回路４７におけるＯＲ回路４７ｂの一方の端子にも入力される。
【０２２４】
Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ７の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ７が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ７の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ７の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０２２５】
上記の動作により、図２１および図２２に示すように、第１〜第３行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち下がり、第４〜第６行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち上がる。
【０２２６】
以上のように、本実施例６では、図１７に示す構成を有する液晶表示装置において、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより、３Ｈ反転駆動が可能となる。これにより、３倍角表示駆動を行う液晶表示装置１においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
【０２２７】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図２３は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
【０２２８】
図２３のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、プラス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、マイナス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、プラス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、プラス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。また、ＣＭＩ１，ＣＭＩ２は、３行ごとに交互にＣＳ回路４ｎに入力される。例えば、ＣＳ回路４１，４２，４３にはＣＭＩ１が入力され、ＣＳ回路４４，４５，４６にはＣＭＩ２が入力され、ＣＳ回路４７，４８，４９にはＣＭＩ１が入力される。
【０２２９】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと第（ｎ＋３）行のシフトレジスタ出力ＳＲＯｎ＋３とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋３）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ１の「Ｂ」のプラス極性を取り込むとともに、第５水平走査期間でＣＭＩ１の「Ｅ」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ１の「Ｃ」のプラス極性を取り込むとともに、第６水平走査期間でＣＭＩ１の「Ｆ」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ２の「４」のマイナス極性を取り込むとともに、第７水平走査期間でＣＭＩ２の「７」のプラス極性を取り込む。このようにして、図２１および図２２に示す各ＣＳ信号ＣＳｎを出力する。
【０２３０】
上記実施例５および実施例６に示したように、図１７に示す液晶表示装置１においても、極性反転タイミングが同一あるいは互いに異なる２つの極性信号ＣＭＩ１，ＣＭＩ２を用いることにより、２Ｈ反転駆動および３Ｈ反転駆動が可能となる。そして、４Ｈ，…，ｎＨ反転駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。これにより、２倍角表示駆動および３倍角表示駆動が可能となる。そして、４倍角，…，ｎ倍角表示駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。
〔実施の形態２〕
本発明の他の実施形態について、図２５〜図２７に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、上記実施の形態１において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１において定義した用語については、特に断らない限り本実施例においてもその定義に則って用いるものとする。
【０２３１】
本実施の形態に係る液晶表示装置２の概略構成は、図１及び図２に示した実施の形態１に係る液晶表示装置１と同一である。よって、概略構成の説明は省略し、以下では、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の詳細について説明する。本液晶表示装置２では、コントロール回路５０（図１参照）からＣＳバスライン駆動回路４０に極性信号ＣＭＩを入力するための信号線が１本設けられている。そして、極性信号ＣＭＩの極性反転の周波数を調整することにより、ｎ倍角表示駆動を行うためのｎライン反転（ｎＨ）駆動を実現する構成である。ここで、２Ｈ反転駆動の場合は、図１０および図１１に示す構成において、極性信号ＣＭＩを、ＣＭＩ１及びＣＭＩ２の何れか一方にするとともに、その極性反転タイミングを２Ｈごとに設定することで実現可能である。また、３Ｈ反転駆動の場合は、図１７および図２１に示す駆動において、極性信号ＣＭＩを、ＣＭＩ１及びＣＭＩ２の何れか一方にするとともに、その極性反転タイミングを３Ｈごとに設定することで実現可能である。
【０２３２】
このように、単相の極性信号ＣＭＩによりｎライン（ｎＨ）反転駆動を実現するには、第ｍ段のラッチ回路ＣＳＬｍのクロック端子ＣＫに、自段（第ｍ段）のシフトレジスタ出力ＳＲＯｍと、第（ｍ＋ｎ）段のシフトレジスタ出力ＳＲＯｍ＋ｎとの論理和（ＯＲ回路の出力）を入力し、かつ、データ端子Ｄに入力する極性信号ＣＭＩの極性反転タイミングをｎ水平走査期間（ｎＨ）に設定すればよい。以下では、代表例として、４倍角表示駆動を行うための４Ｈ反転駆動を実現するための構成について説明する。
【０２３３】
（実施例７）
図２４は、４ライン（４Ｈ）反転駆動を行う液晶表示装置２における各種信号の波形を示すタイミングチャートである。図２４では、ＧＳＰは垂直走査のタイミングを規定するゲートスタートパルス、ＧＣＫ１（ＣＫ）およびＧＣＫ２（ＣＫＢ）はコントロール回路５０から出力されるシフトレジスタの動作タイミングを規定するゲートクロックを示している。ＧＳＰの立ち下がりから次の立ち下がりまでの期間が１垂直走査期間（１Ｖ期間）に相当する。ＧＣＫ１の立ち上がりからＧＣＫ２の立ち上がりまでの期間、および、ＧＣＫ２の立ち上がりからＧＣＫ１の立ち上がりまでの期間が、１水平走査期間（１Ｈ期間）となる。極性信号ＣＭＩは、４水平走査期間（４Ｈ）で極性が反転する。
【０２３４】
また、図２４では、ソースバスライン駆動回路２０からあるソースバスライン１１（第ｘ列に設けられたソースバスライン１１）に供給されるソース信号Ｓ（ビデオ信号）、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０から第１行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ１及びＣＳ信号ＣＳ１、第１行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ１をこの順に図示している。第２行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ２及びＣＳ信号ＣＳ２、第２行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ２をこの順に図示している。第３行〜第９行についても同様である。
【０２３５】
なお、電位Ｖｐｉｘ１〜Ｖｐｉｘ９における破線は対向電極１９の電位を示している。
【０２３６】
以下では、表示映像の最初のフレームを第１フレームとし、それ以前を初期状態とする。図２４に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ９は何れも一方の電位（図２４ではローレベル）に固定されている。第１フレームでは、第１行〜第４行のＣＳ信号ＣＳ１〜ＣＳ４は、対応するゲート信号Ｇ１（対応するシフトレジスタ回路ＳＲ１の出力ＳＲＯ１に相当）〜Ｇ４（対応するシフトレジスタ回路ＳＲ４の出力ＳＲＯ４に相当）それぞれが立ち下がる時点でハイレベルであり、第５行〜第８行のＣＳ信号ＣＳ５〜ＣＳ８は、対応するゲート信号Ｇ５〜Ｇ８が立ち下がる時点でローレベルであり、第９行のＣＳ信号ＣＳ９は、対応するゲート信号Ｇ９が立ち下がる時点でハイレベルとなっている。
【０２３７】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、４水平走査期間（４Ｈ）毎に極性が反転する信号となる。また、ソース信号Ｓは、２水平走査期間（２Ｈ）ずつ同一の電位となる。すなわち、図２４の記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目〜第４番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第５番目〜第８番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目〜第４番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第５番目〜第８番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１〜Ｇ９は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第９番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【０２３８】
そして、ＣＳ信号ＣＳ１〜ＣＳ９は、対応するゲート信号Ｇ１〜Ｇ９の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１〜ＣＳ４のそれぞれは、対応するゲート信号Ｇ１〜Ｇ４が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ５〜ＣＳ８のそれぞれは、対応するゲート信号Ｇ５〜Ｇ８が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ９は、対応するゲート信号Ｇ９が立ち下がった後に立ち下がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１〜ＣＳ４のそれぞれは、対応するゲート信号Ｇ１〜Ｇ４が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ５〜ＣＳ８のそれぞれは、対応するゲート信号Ｇ５〜Ｇ８が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ９は、対応するゲート信号Ｇ９が立ち下がった後に立ち上がる。
【０２３９】
このように、４倍角表示駆動を行う液晶表示装置２では、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して４行ごとに互いに異なっているため、第１フレームについて、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ９は何れもＣＳ信号ＣＳ１〜ＣＳ９よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う４行に対応する画素に、マイナス極性でかつ同一電位のソース信号が書き込まれるとともに、該４行の次の隣り合う４行に対応する画素に、プラス極性でかつ同一電位のソース信号が書き込まれ、最初の４行に対応するＣＳ信号ＣＳ１〜ＣＳ４の電位は、上記最初の４行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の４行に対応するＣＳ信号ＣＳ５〜ＣＳ８の電位は、上記次の４行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において４倍角表示駆動が実現される。また、上記構成によれば、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ９をＣＳ信号ＣＳ１〜ＣＳ９よって適正にシフトすることができるため、表示映像に生じる明暗からなる横筋を解消することもできる。
【０２４０】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０２４１】
図２５は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。ＣＳバスライン駆動回路４０は、複数のＣＳ回路４１，４２，４３，…を、各行に対応して備えている。各ＣＳ回路４１，４２，４３，…は、それぞれ、Ｄラッチ回路４１ａ，４２ａ，４３ａ，…、及びＯＲ回路４１ｂ，４２ｂ，４３ｂ，…を備えている。ゲートライン駆動回路３０は、複数のシフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ３，…を備えている。なお、図２５では、ゲートライン駆動回路３０およびＣＳバスライン駆動回路４０は、液晶表示パネルの一方端側に形成されているが、これに限定されず、それぞれが互いに異なる側に形成されていてもよい。
【０２４２】
ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ５に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ５、極性信号ＣＭＩ、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ６に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ６、極性信号ＣＭＩ、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ７に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ７、極性信号ＣＭＩ、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ８に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ８、極性信号ＣＭＩ、及びリセット信号ＲＥＳＥＴである。このように、各ＣＳ回路には、対応する第ｍ行のシフトレジスタ出力ＳＲＯｍと、第（ｍ＋４）行のシフトレジスタ出力ＳＲＯｍ＋４とが入力されるとともに、極性信号ＣＭＩが入力される。極性信号ＣＭＩは、４水平走査期間で極性が反転する（図２４参照）。極性信号ＣＭＩおよびリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。
【０２４３】
以下では、便宜上、主として第４及び第５行に対応するＣＳ回路４４，４５を例に挙げる。
【０２４４】
Ｄラッチ回路４４ａのリセット端子ＣＬには、リセット信号ＲＥＳＥＴが入力され、データ端子Ｄには、極性信号ＣＭＩが入力され、クロック端子ＣＫには、ＯＲ回路４４ｂの出力が入力される。このＤラッチ回路４４ａは、クロック端子ＣＫに入力される信号の電位レベルの変化（ローレベルからハイレベル又はハイレベルからローレベル）に応じて、データ端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）を電位レベルの変化を示すＣＳ信号ＣＳ４として出力する。
【０２４５】
具体的には、Ｄラッチ回路４４ａは、クロック端子ＣＫに入力される信号の電位レベルがハイレベルのときは、データ端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）を出力する。また、Ｄラッチ回路４４ａは、クロック端子ＣＫに入力される信号の電位レベルがハイレベルからローレベルに変化すると、変化した時点の端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）をラッチし、次にクロック端子ＣＫに入力される信号の電位レベルがハイレベルになるまでラッチした状態を保持する。そして、Ｄラッチ回路４４ａは、出力端子Ｑから、電位レベルの変化を示すＣＳ信号ＣＳ４として出力される。
【０２４６】
Ｄラッチ回路４５ａのリセット端子ＣＬ及びデータ端子Ｄには、同様に、それぞれリセット信号ＲＥＳＥＴ及び極性信号ＣＭＩが入力される。一方、Ｄラッチ回路４５ａのクロック端子ＣＫには、ＯＲ回路４５ｂの出力が入力される。これにより、Ｄラッチ回路４５ａの出力端子Ｑから、電位レベルの変化を示すＣＳ信号ＣＳ５が出力される。
【０２４７】
ＯＲ回路４４ｂは、対応する第４行のシフトレジスタ回路ＳＲ４の出力信号ＳＲＯ４、及び、第８行のシフトレジスタ回路ＳＲ８の出力信号ＳＲＯ８が入力されることにより、図２６に示す信号Ｍ４を出力する。また、ＯＲ回路４５ｂは、対応する行のシフトレジスタ回路ＳＲ５の出力信号ＳＲＯ５、及び、第９行のシフトレジスタ回路ＳＲ９の出力信号ＳＲＯ９が入力されることにより、図２６に示す信号Ｍ５を出力する。
【０２４８】
なお、各ＯＲ回路に入力されるシフトレジスタ出力ＳＲＯは、図２４に示す、Ｄタイプのフリップフロップ回路を備えるゲートライン駆動回路３０において、周知の方法により生成される。ゲートライン駆動回路３０は、コントロール回路５０から供給されたゲートスタートパルスＧＳＰを、１水平走査期間の周期を有するゲートクロックＧＣＫのタイミングで順次次段のシフトレジスタ回路ＳＲにシフトさせる。
【０２４９】
図２６は、実施例７の液晶表示装置２のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
【０２５０】
まず、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａの端子Ｄには極性信号ＣＭＩが入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
【０２５１】
その後、第４行のゲートライン１２に供給されるゲート信号Ｇ４に対応するシフトレジスタ出力ＳＲＯ４がシフトレジスタ回路ＳＲ４から出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ハイレベルを保持する。
【０２５２】
続いて、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第８行にシフトされたシフトレジスタ出力ＳＲＯ８が入力される。なお、このシフトレジスタ出力ＳＲＯ８は、ＣＳ回路４８におけるＯＲ回路４８ｂの一方の端子にも入力される。
【０２５３】
Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ８の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ８が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ８の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ８の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０２５４】
なお、第１行〜第３行では、図２６に示すように、上記第４行と同一の波形となる。
【０２５５】
次に、第５行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４５におけるＤラッチ回路４５ａのデータ端子Ｄには極性信号ＣＭＩが入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４５ａの出力端子Ｑから出力されるＣＳ信号ＣＳ５の電位はローレベルで保持される。
【０２５６】
その後、第５行のゲートライン１２に供給されるゲート信号Ｇ５に対応するシフトレジスタ出力ＳＲＯ５がシフトレジスタ回路ＳＲ５から出力され、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ５におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ５におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ５がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ５におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ５がハイレベルになるまで、ローレベルを保持する。
【０２５７】
次に、ＯＲ回路４５ｂの他方の端子に、ゲートライン駆動回路３０において第９行にシフトされたシフトレジスタ出力ＳＲＯ９が入力される。なお、このシフトレジスタ出力ＳＲＯ９は、ＣＳ回路４９におけるＯＲ回路４９ｂの一方の端子にも入力される。
【０２５８】
Ｄラッチ回路４５ａのクロック端子ＣＫには、信号Ｍ５におけるシフトレジスタ出力ＳＲＯ９の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ９が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ５の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ５におけるシフトレジスタ出力ＳＲＯ９の電位変化（ハイからロー）があるまで（信号Ｍ５がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ５におけるシフトレジスタ出力ＳＲＯ９の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ５が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０２５９】
なお、第６行〜第８行では、図２６に示すように、上記第５行と同一の波形となる。また、第２フレームでは、図２４に示すように、極性信号ＣＭＩの極性が逆転するため、第１行〜第４行については、第１フレームにおける第５行〜第８行と同一の波形となり、第５行〜第８行については、第１フレームにおける第１行〜第４行と同一の波形となる。第３フレーム以降は、各行について、第１フレームおよび第２フレームの波形を交互に繰り返す動作となる。
【０２６０】
このように、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、４Ｈ反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。
【０２６１】
すなわち、本実施例７では、第ｍ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｍは、第ｍ行のゲート信号Ｇｍの立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｍ＋４）行のゲート信号Ｇ（ｍ＋４）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成され、第（ｍ＋１）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｍ＋１は、第（ｍ＋１）行のゲート信号Ｇ（ｍ＋１）の立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｍ＋５）行のゲート信号Ｇ（ｍ＋５）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成される。
【０２６２】
これにより、４倍角表示駆動を行う液晶表示装置２においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋の発生を防止して表示品位の向上を図るという効果を奏することができる。
【０２６３】
ここで、ＣＳ回路に入力される極性信号ＣＭＩと、シフトレジスタ出力ＳＲＯとの関係について説明する。図２７は、ＣＳ回路に入力される極性信号ＣＭＩおよびシフトレジスタ出力ＳＲＯと、ＣＳ回路から出力されるＣＳ信号ＣＳの対応関係を示している。
【０２６４】
図２７のＣＭＩについて、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性（プラス極性あるいはマイナス極性）を示している。例えば、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、プラス極性であり、第４番目の水平走査期間「Ｄ」では、プラス極性であり、第５番目の水平走査期間「Ｅ」では、マイナス極性となっている。このように、ＣＭＩは、４水平走査期間ごとに極性が反転する。
【０２６５】
ＣＳ回路では、クロック端子ＣＫに、第ｍ行のシフトレジスタ出力ＳＲＯｍと第（ｍ＋４）行のシフトレジスタ出力ＳＲＯｍ＋４とが入力されるため、ｍ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｍ＋４）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、第１行に対応するＣＳ回路４１では、第１水平走査期間でＣＭＩの「Ａ」のプラス極性を取り込むとともに、第５水平走査期間でＣＭＩの「Ｅ」のマイナス極性を取り込む。第２行に対応するＣＳ回路４２では、第２水平走査期間でＣＭＩの「Ｂ」のプラス極性を取り込むとともに、第６水平走査期間でＣＭＩの「Ｆ」のマイナス極性を取り込む。第３行に対応するＣＳ回路４３では、第３水平走査期間でＣＭＩの「Ｃ」のプラス極性を取り込むとともに、第７水平走査期間でＣＭＩの「Ｇ」のマイナス極性を取り込む。第４行に対応するＣＳ回路４４では、第４水平走査期間でＣＭＩの「Ｄ」のプラス極性を取り込むとともに、第８水平走査期間でＣＭＩの「Ｈ」のマイナス極性を取り込む。第５行に対応するＣＳ回路４５では、第５水平走査期間でＣＭＩの「Ｅ」のマイナス極性を取り込むとともに、第９水平走査期間でＣＭＩの「Ｉ」のプラス極性を取り込む。このようにして、図２４および図２６に示す各ＣＳ信号ＣＳを出力する。
〔実施の形態３〕
本発明の他の実施形態について、図２８〜図４３に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、上記実施の形態１において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１において定義した用語については、特に断らない限り本実施例においてもその定義に則って用いるものとする。
【０２６６】
本実施の形態に係る液晶表示装置３の概略構成は、図１及び図２に示した実施の形態１に係る液晶表示装置１と同一である。よって、概略構成の説明は省略し、以下では、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の詳細について説明する。本液晶表示装置３では、実施形態１と同様、コントロール回路５０（図１参照）からＣＳバスライン駆動回路４０に極性信号ＣＭＩを入力するための信号線が２本設けられている。各信号線に入力される極性信号ＣＭＩ１，ＣＭＩ２は、互いの極性が逆転した波形となっている。この構成において、ｎ倍角表示駆動を行うためのｎライン反転（ｎＨ）駆動を実現するために、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整するとともに、各行のラッチ回路ＣＳＬに入力する極性信号ＣＭＩ１，ＣＭＩ２を設定する。以下、具体例について説明する。
【０２６７】
（実施例８）
図２８は、２ライン（２Ｈ）反転駆動を行う液晶表示装置３における各種信号の波形を示すタイミングチャートである。図２８では、極性信号ＣＭＩ１，ＣＭＩ２は、１水平走査期間（１Ｈ）ごとに極性が反転するとともに、互いの極性が逆転するように設定されている。
【０２６８】
図２８に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ５は何れも一方の電位（図２８ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１（対応するシフトレジスタ回路ＳＲ１の出力ＳＲＯ１に相当）が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でローレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でハイレベルとなっている。
【０２６９】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、２水平走査期間（２Ｈ）毎に極性が反転する信号となる。また、ソース信号Ｓは、２水平走査期間（２Ｈ）ずつ同一の電位となる。すなわち、図２８の記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目および第２番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第３番目および第４番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目および第２番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第３番目および第４番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。また、図２８では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。一方、ゲート信号Ｇ１〜Ｇ５は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第５番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【０２７０】
そして、ＣＳ信号ＣＳ１〜ＣＳ５は、対応するゲート信号Ｇ１〜Ｇ５の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち下がる。
【０２７１】
これにより、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
【０２７２】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０２７３】
図２９は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。ＣＳバスライン駆動回路４０は、複数のＣＳ回路４１，４２，４３，…，４ｎを、各行に対応して備えている。各ＣＳ回路４１，４２，４３，…，４ｎは、それぞれ、Ｄラッチ回路４１ａ，４２ａ，４３ａ，…，４ｎａ、及びＯＲ回路４１ｂ，４２ｂ，４３ｂ，…，４ｎｂを備えている。ゲートライン駆動回路３０は、複数のシフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ３，…，ＳＲｎを備えている。なお、図２９では、ゲートライン駆動回路３０およびＣＳバスライン駆動回路４０は、液晶表示パネルの一方端側に形成されているが、これに限定されず、それぞれが互いに異なる側に形成されていてもよい。
【０２７４】
ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ２に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ２、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ３に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ３、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ４に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ４、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ５に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ５、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴである。このように、各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、２行ごとに交互に入力される。極性信号ＣＭＩ１，ＣＭＩ２およびリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。
【０２７５】
以下では、便宜上、主として第２及び第３行に対応するＣＳ回路４２，４３を例に挙げる。図３０は、実施例８の液晶表示装置３のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
【０２７６】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０２７７】
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【０２７８】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第３行にシフトされたシフトレジスタ出力ＳＲＯ３が入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
【０２７９】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０２８０】
第２フレームでは、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ローレベル）がラッチされ、信号Ｍ２が次にハイレベルになるまで、ローレベルを保持する。
【０２８１】
次に、Ｄラッチ回路４２ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
【０２８２】
なお、第１行では、シフトレジスタ出力ＳＲＯ１，ＳＲＯ２で極性信号ＣＭＩ１をラッチすることにより、図３０に示すＣＳ信号ＣＳ１を出力する。
【０２８３】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａのデータ端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０２８４】
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ローレベルを保持する。
【０２８５】
次に、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
【０２８６】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０２８７】
第２フレームでは、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ハイレベル）が転送された後、シフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ハイレベル）がラッチされ、信号Ｍ３が次にハイレベルになるまで、ハイレベルを保持する。
【０２８８】
次に、Ｄラッチ回路４３ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。
【０２８９】
そして、次にクロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０２９０】
なお、第４行では、シフトレジスタ出力ＳＲＯ４，ＳＲＯ５で極性信号ＣＭＩ１をラッチすることにより、図３０に示すＣＳ信号ＣＳ４を出力する。
【０２９１】
このように、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、２Ｈ反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。
【０２９２】
すなわち、本実施例８では、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎは、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋１は、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成される。また、第（ｎ＋２）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋２は、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成され、第（ｎ＋３）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋３は、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、（ｎ＋４）行のゲート信号Ｇ（ｎ＋４）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成される。
【０２９３】
これにより、２倍角表示駆動を行う液晶表示装置３においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋の発生を防止して表示品位の向上を図るという効果を奏することができる。
【０２９４】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図３１は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）およびシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
【０２９５】
図３１のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性（プラス極性あるいはマイナス極性）を示している。例えば、第２番目の水平走査期間「Ｂ」では、マイナス極性であり、第３番目の水平走査期間「Ｃ」では、プラス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、プラス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、マイナス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、マイナス極性であり、第４番目の水平走査期間「４」では、プラス極性となっている。このように、ＣＭＩ１，ＣＭＩ２は、１水平走査期間ごとに極性が反転するとともに、互いの極性が逆転している。また、ＣＭＩ１，ＣＭＩ２は、２行ごとに交互にＣＳ回路４ｎに入力される。例えば、図２９に示すように、ＣＳ回路４１にはＣＭＩ１が入力され、ＣＳ回路４２にはＣＭＩ２が入力され、ＣＳ回路４３にはＣＭＩ２が入力され、ＣＳ回路４４にはＣＭＩ１が入力され、ＣＳ回路４５にはＣＭＩ１が入力される。
【０２９６】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと次行の第（ｎ＋１）行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩ１（あるいはＣＭＩ２）をラッチするととともに、（ｎ＋１）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩ１（あるいはＣＭＩ２）をラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第２水平走査期間でＣＭＩ１の「Ｂ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ２の「２」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込むとともに、第４水平走査期間でＣＭＩ２の「４」のプラス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込むとともに、第５水平走査期間でＣＭＩ１の「Ｅ」のプラス極性を取り込む。このようにして、図２８および図３０に示す各ＣＳ信号ＣＳｎを出力する。
【０２９７】
（実施例９）
図３２は、３ライン（３Ｈ）反転駆動を行う液晶表示装置３における各種信号の波形を示すタイミングチャートである。図３２では、実施例８と同様、極性信号ＣＭＩ１，ＣＭＩ２は、１水平走査期間（１Ｈ）ごとに極性が反転するとともに、互いの極性が逆転するように設定されている。
【０２９８】
図３２に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ７は何れも一方の電位（図３２ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
【０２９９】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図３２の記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１〜Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【０３００】
そして、ＣＳ信号ＣＳ１〜ＣＳ７は、対応するゲート信号Ｇ１〜Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
【０３０１】
これにより、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
【０３０２】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０３０３】
図３３は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ２に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ２、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ３に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ３、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ４に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ４、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ５に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ５、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴである。このように、各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、規則的（第ｎ行から、ＣＭＩ１→ＣＭＩ２→ＣＭＩ１→ＣＭＩ１→ＣＭＩ２→ＣＭＩ１）に入力される。極性信号ＣＭＩ１，ＣＭＩ２およびリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。
【０３０４】
以下では、便宜上、主として第２〜第４行に対応するＣＳ回路４２，４３，４４を例に挙げる。図３４は、実施例９の液晶表示装置３のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
【０３０５】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０３０６】
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【０３０７】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第３行にシフトされたシフトレジスタ出力ＳＲＯ３が入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
【０３０８】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０３０９】
第２フレームでは、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ローレベル）がラッチされ、信号Ｍ２が次にハイレベルになるまで、ローレベルを保持する。
【０３１０】
次に、Ｄラッチ回路４２ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
【０３１１】
なお、第１行では、シフトレジスタ出力ＳＲＯ１，ＳＲＯ２で極性信号ＣＭＩ１をラッチすることにより、図３４に示すＣＳ信号ＣＳ１を出力する。
【０３１２】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０３１３】
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
【０３１４】
続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
【０３１５】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０３１６】
第２フレームでは、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ１の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ１の入力状態（ローレベル）がラッチされ、信号Ｍ３が次にハイレベルになるまで、ローレベルを保持する。
【０３１７】
次に、Ｄラッチ回路４３ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
【０３１８】
次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
【０３１９】
その後、シフトレジスタ回路ＳＲ４から第４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
【０３２０】
次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０３２１】
Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０３２２】
第２フレームでは、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ１の入力状態（ハイレベル）が転送された後、シフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ハイレベル）がラッチされ、信号Ｍ４が次にハイレベルになるまで、ハイレベルを保持する。
【０３２３】
次に、Ｄラッチ回路４４ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ハイレベルからローレベルに切り替わる。
【０３２４】
そして、次にクロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０３２５】
なお、第５行では、シフトレジスタ出力ＳＲＯ５，ＳＲＯ６で極性信号ＣＭＩ２をラッチすることにより、図３４に示すＣＳ信号ＣＳ５を出力する。
【０３２６】
以上のように、本実施例９では、図３３に示す構成を有する液晶表示装置３において、極性信号ＣＭＩ１，ＣＭＩ２と各ＣＳ回路との接続関係を調整することにより、３Ｈ反転駆動が可能となる。これにより、３倍角表示駆動を行う液晶表示装置３においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
【０３２７】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図３５は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
【０３２８】
図３５のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性（プラス極性あるいはマイナス極性）を示している。例えば、第２番目の水平走査期間「Ｂ」では、マイナス極性であり、第３番目の水平走査期間「Ｃ」では、プラス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、プラス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、マイナス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、マイナス極性であり、第４番目の水平走査期間「４」では、プラス極性となっている。このように、ＣＭＩ１，ＣＭＩ２は、１水平走査期間ごとに極性が反転するとともに、互いの極性が逆転している。また、ＣＭＩ１，ＣＭＩ２は、各ＣＳ回路に規則的（ＣＳ回路４１：ＣＭＩ１、ＣＳ回路４２：ＣＭＩ２、ＣＳ回路４３：ＣＭＩ１、ＣＳ回路４４：ＣＭＩ１、ＣＳ回路４５：ＣＭＩ２、ＣＳ回路４６：ＣＭＩ１）に入力される。
【０３２９】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと次行の第（ｎ＋１）行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋１）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第２水平走査期間でＣＭＩ１の「Ｂ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ２の「２」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ１の「Ｃ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込むとともに、第５水平走査期間でＣＭＩ１の「Ｅ」のプラス極性を取り込む。このようにして、図３２および図３４に示す各ＣＳ信号ＣＳｎを出力する。
【０３３０】
上記実施例８および実施例９に示したように、互いに位相が異なる２つの極性信号ＣＭＩ１，ＣＭＩ２を用いることにより、２Ｈ反転駆動および３Ｈ反転駆動が可能となる。そして、４Ｈ，…，ｎＨ（ｎライン）反転駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２とＣＳ回路４ｎとの接続関係を調整することにより実現可能となる。これにより、２倍角表示駆動および３倍角表示駆動が可能となる。そして、４倍角，…，ｎ倍角表示駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。
【０３３１】
（実施例１０）
３ライン（３Ｈ）反転駆動を行う他の液晶表示装置３について説明する。図３７は、この液晶表示装置３における各種信号の波形を示すタイミングチャートである。なお、図３７では、極性信号ＣＭＩ１，ＣＭＩ２は、２水平走査期間（２Ｈ）ごとに極性が反転するとともに、互いの極性が逆転するように設定されている。
【０３３２】
図３７に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ７は何れも一方の電位（図３７ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
【０３３３】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図３７の記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１〜Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【０３３４】
そして、ＣＳ信号ＣＳ１〜ＣＳ７は、対応するゲート信号Ｇ１〜Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
【０３３５】
これにより、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
【０３３６】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０３３７】
図３６は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力されるとともに、極性信号ＣＭＩ１あるいは極性信号ＣＭＩ２が入力される。
【０３３８】
ここでは、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の接続に関する説明は省略し、３Ｈ反転駆動について、図３７および図３８を用いて説明する。図３８は、実施例１０の液晶表示装置３のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。以下では、便宜上、第２〜第４行に対応するＣＳ回路４２，４３，４４を例に挙げて、第１フレームの動作について説明する。
【０３３９】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０３４０】
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【０３４１】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
【０３４２】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０３４３】
なお、第１行では、シフトレジスタ出力ＳＲＯ１，ＳＲＯ３で極性信号ＣＭＩ１をラッチすることにより、図３８に示すＣＳ信号ＣＳ１を出力する。
【０３４４】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０３４５】
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
【０３４６】
続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０３４７】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０３４８】
次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
【０３４９】
その後、シフトレジスタ回路ＳＲ４から４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
【０３５０】
次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第６行にシフトされたシフトレジスタ出力ＳＲＯ６が入力される。なお、このシフトレジスタ出力ＳＲＯ６は、ＣＳ回路４６におけるＯＲ回路４６ｂの一方の端子にも入力される。
【０３５１】
Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ６の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ６が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０３５２】
なお、第５行では、シフトレジスタ出力ＳＲＯ５，ＳＲＯ７で極性信号ＣＭＩ２をラッチすることにより、図３８に示すＣＳ信号ＣＳ５を出力する。
【０３５３】
これにより、３倍角表示駆動を行う液晶表示装置３においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
【０３５４】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図３９は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
【０３５５】
図３９のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、マイナス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、プラス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、マイナス極性であり、第２番目の水平走査期間「２」では、マイナス極性であり、第３番目の水平走査期間「３」では、プラス極性であり、第４番目の水平走査期間「４」では、プラス極性となっている。また、ＣＭＩ１，ＣＭＩ２は、所定の規則に従って、ＣＳ回路４ｎに入力される。
【０３５６】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと第（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋２）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ１の「Ｃ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ１の「Ｂ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ２の「３」のプラス極性を取り込むとともに、第５水平走査期間でＣＭＩ２の「５」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込むとともに、第６水平走査期間でＣＭＩ１の「Ｆ」のプラス極性を取り込む。このようにして、図３７および図３８に示す各ＣＳ信号ＣＳｎを出力する。
【０３５７】
（実施例１１）
実施例８に示した２倍角表示駆動を行う液晶表示装置３を以下の構成としてもよい。すなわち、第ｎ行のＣＳ回路４ｎに、対応する第ｎ行のシフトレジスタ出力ＳＲＯｎと、第（ｎ＋３）行のシフトレジスタ出力ＳＲＯｎ＋３とが入力される構成である。
【０３５８】
図４０は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。例えば、ＣＳ回路４２のＯＲ回路４２ｂには、シフトレジスタ出力ＳＲＯ２と、第５行のシフトレジスタ出力ＳＲＯ５とが入力され、Ｄラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ１される。ＣＳ回路４３のＯＲ回路４３ｂには、シフトレジスタ出力ＳＲＯ３と、第６行のシフトレジスタ出力ＳＲＯ６とが入力され、Ｄラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ２される。
【０３５９】
図４１は、このような構成を備え、２倍角表示駆動を行う液晶表示装置３における各種信号の波形を示すタイミングチャートである。なお、極性信号ＣＭＩ１，ＣＭＩ２は、２水平走査期間（２Ｈ）ごとに極性が反転するとともに、互いの極性が逆転するように設定されている。
【０３６０】
図４２は、実施例１１の液晶表示装置３のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。図４３は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。ＣＳ回路の動作は上述した各実施例（特に、実施例５）と同様であるため、ここでは説明を省略する。
〔実施の形態４〕
本発明の他の実施形態について、図４４〜図５１に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、上記実施の形態１において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１において定義した用語については、特に断らない限り本実施例においてもその定義に則って用いるものとする。
【０３６１】
本実施の形態に係る液晶表示装置４の概略構成は、図１及び図２に示した実施の形態１に係る液晶表示装置１と同一である。よって、概略構成の説明は省略し、以下では、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の詳細について説明する。本液晶表示装置４では、コントロール回路５０（図１参照）からＣＳバスライン駆動回路４０に極性信号ＣＭＩを入力するための信号線が、複数本設けられている。この構成において、ｎ倍角表示駆動を行うためのｎライン反転（ｎＨ）駆動を実現するために、極性信号ＣＭＩの本数を調整するとともに、極性反転タイミング（周波数）を調整する。以下、具体例について説明する。
【０３６２】
（実施例１２）
図４４は、３ライン（３Ｈ）反転駆動を行う液晶表示装置４における各種信号の波形を示すタイミングチャートである。図４４では、極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３は、３水平走査期間（３Ｈ）ごとに極性が反転するとともに、ＣＭＩ１およびＣＭＩ２が１水平走査期間（１Ｈ）ずれており、ＣＭＩ２およびＣＭＩ３が１水平走査期間（１Ｈ）ずれている。
【０３６３】
図４４に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ７は何れも一方の電位（図４４ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
【０３６４】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図４４の記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１〜Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【０３６５】
そして、ＣＳ信号ＣＳ１〜ＣＳ７は、対応するゲート信号Ｇ１〜Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
【０３６６】
これにより、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
【０３６７】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０３６８】
図４５は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ２に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ２、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ３に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ３、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ４に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ４、極性信号ＣＭＩ３、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ５に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ５、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴである。このように、各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、規則的（第ｎ行から、ＣＭＩ１→ＣＭＩ２→ＣＭＩ３→ＣＭＩ１→ＣＭＩ２→ＣＭＩ３）に入力される。極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３およびリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。
【０３６９】
以下では、便宜上、主として第２及び第３行に対応するＣＳ回路４２，４３を例に挙げる。図４６は、実施例１２の液晶表示装置４のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
【０３７０】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０３７１】
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【０３７２】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第３行にシフトされたシフトレジスタ出力ＳＲＯ３が入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
【０３７３】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０３７４】
第２フレームでは、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ローレベル）がラッチされ、信号Ｍ２が次にハイレベルになるまで、ローレベルを保持する。
【０３７５】
次に、Ｄラッチ回路４２ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
【０３７６】
なお、第１行では、シフトレジスタ出力ＳＲＯ１，ＳＲＯ２で極性信号ＣＭＩ１をラッチすることにより、図４６に示すＣＳ信号ＣＳ１を出力する。
【０３７７】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ３が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０３７８】
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ３の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
【０３７９】
続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
【０３８０】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ３の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０３８１】
第２フレームでは、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ３の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ３の入力状態（ローレベル）がラッチされ、信号Ｍ３が次にハイレベルになるまで、ローレベルを保持する。
【０３８２】
次に、Ｄラッチ回路４３ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ３の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
【０３８３】
次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
【０３８４】
その後、シフトレジスタ回路ＳＲ４から第４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
【０３８５】
次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０３８６】
Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０３８７】
第２フレームでは、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ１の入力状態（ハイレベル）が転送された後、シフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ハイレベル）がラッチされ、信号Ｍ４が次にハイレベルになるまで、ハイレベルを保持する。
【０３８８】
次に、Ｄラッチ回路４４ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ハイレベルからローレベルに切り替わる。
【０３８９】
そして、次にクロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０３９０】
なお、第５行では、シフトレジスタ出力ＳＲＯ５，ＳＲＯ６で極性信号ＣＭＩ２をラッチすることにより、図４６に示すＣＳ信号ＣＳ５を出力する。
【０３９１】
以上のように、本実施例１２では、３Ｈごとに極性が反転するとともに互いの位相がずれている極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３を用いることにより、３Ｈ反転駆動が可能となる。これにより、３倍角表示駆動を行う液晶表示装置４においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる上記変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
【０３９２】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図４７は、ＣＳ回路４ｎに入力される極性信号（ＣＭＩ１，ＣＭＩ２およびＣＭＩ３の何れか）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
【０３９３】
図４７のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性（プラス極性あるいはマイナス極性）を示している。例えば、第１番目の水平走査期間「Ａ」では、プラス極性であり、第２番目の水平走査期間「Ｂ」では、マイナス極性であり、第３番目の水平走査期間「Ｃ」では、マイナス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、プラス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、マイナス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。ＣＭＩ３について、記号ａ〜ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「ａ」では、プラス極性であり、第２番目の水平走査期間「ｂ」では、プラス極性であり、第３番目の水平走査期間「ｃ」では、プラス極性であり、第４番目の水平走査期間「ｄ」では、マイナス極性となっている。このように、ＣＭＩ１，ＣＭＩ２，ＣＭＩ３は、３水平走査期間ごとに極性が反転するとともに、ＣＭＩ１およびＣＭＩ２の位相が１水平走査期間ずれており、ＣＭＩ２およびＣＭＩ３の位相が１水平走査期間ずれている。また、ＣＭＩ１，ＣＭＩ２，ＣＭＩ３は、各ＣＳ回路に規則的（ＣＳ回路４１：ＣＭＩ１、ＣＳ回路４２：ＣＭＩ２、ＣＳ回路４３：ＣＭＩ３、ＣＳ回路４４：ＣＭＩ１、ＣＳ回路４５：ＣＭＩ２、ＣＳ回路４６：ＣＭＩ３）に入力される。
【０３９４】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと次行の第（ｎ＋１）行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋１）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第２水平走査期間でＣＭＩ１の「Ｂ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ２の「２」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ３の「ｃ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ３の「ｄ」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込むとともに、第５水平走査期間でＣＭＩ１の「Ｅ」のプラス極性を取り込む。このようにして、図４４および図４６に示す各ＣＳ信号ＣＳｎを出力する。
【０３９５】
上記実施例１２に示したように、周波数の異なる複数の極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３を用いることにより、３Ｈ反転駆動が可能となる。そして、４Ｈ，…，ｎＨ（ｎライン）反転駆動についても同様に、周波数及び極性信号の本数を変えることにより実現可能となる。例えば、４Ｈ反転駆動では、４つの極性信号ＣＭＩ１〜ＣＭＩ４を利用し、各極性信号の周波数を４Ｈごとに極性が反転するように設定するとともに、各極性信号を各ＣＳ回路へ順次入力する構成とすればよい。これにより、２倍角表示駆動および３倍角表示駆動が可能となる。そして、４倍角，…，ｎ倍角表示駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。
【０３９６】
（実施例１３）
上記実施例１２では、第ｎ行のＣＳ回路４ｎに、対応する第ｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行（第（ｎ＋１）行）のシフトレジスタ出力ＳＲＯｎ＋１とが入力される構成であるが、本発明の液晶表示装置４は、これに限定されず、例えば、図４９に示すように、第ｎ行のＣＳ回路４ｎに、対応する第ｎ行のシフトレジスタ出力ＳＲＯｎと、第（ｎ＋３）行のシフトレジスタ出力ＳＲＯｎ＋３とが入力される構成であってもよい。すなわち、ＣＳ回路４１に、対応する第１行のシフトレジスタ出力ＳＲＯ１と、第４行のシフトレジスタ出力ＳＲＯ４とが入力される。図４８は、このような構成を備え、３倍角表示駆動を行う液晶表示装置４における各種信号の波形を示すタイミングチャートである。なお、図４８では、実施例１２と同様、極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３は、３水平走査期間（３Ｈ）ごとに極性が反転するとともに、ＣＭＩ１およびＣＭＩ２が１水平走査期間（１Ｈ）ずれており、ＣＭＩ２およびＣＭＩ３が１水平走査期間（１Ｈ）ずれている。また、本実施例１３の極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３の極性反転タイミングが、実施例１２とは異なっている。
【０３９７】
図４８に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ７は何れも一方の電位（図４８ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
【０３９８】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図４８の記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１〜Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【０３９９】
そして、ＣＳ信号ＣＳ１〜ＣＳ７は、対応するゲート信号Ｇ１〜Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
【０４００】
これにより、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
【０４０１】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０４０２】
図４９は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ４に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ４、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ５に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ５、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ６に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ６、極性信号ＣＭＩ３、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ７に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ７、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴである。このように、各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行のシフトレジスタ出力ＳＲＯｎ＋３とが入力されるとともに、極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３が、１行ごとに順次（第ｎ行から、ＣＭＩ１→ＣＭＩ２→ＣＭＩ３→ＣＭＩ１→ＣＭＩ２→ＣＭＩ３）に入力される。極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３およびリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。
【０４０３】
以下では、便宜上、第２〜第４行に対応するＣＳ回路４２，４３，４４を例に挙げて、第１フレームの動作について説明する。
【０４０４】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０４０５】
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【０４０６】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０４０７】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０４０８】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ３が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０４０９】
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ３の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
【０４１０】
続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第６行にシフトされたシフトレジスタ出力ＳＲＯ６が入力される。なお、このシフトレジスタ出力ＳＲＯ６は、ＣＳ回路４６におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０４１１】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ３の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ６が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０４１２】
次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
【０４１３】
その後、シフトレジスタ回路ＳＲ４から４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
【０４１４】
次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第７行にシフトされたシフトレジスタ出力ＳＲＯ７が入力される。なお、このシフトレジスタ出力ＳＲＯ７は、ＣＳ回路４７におけるＯＲ回路４７ｂの一方の端子にも入力される。
【０４１５】
Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ７の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ７が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ７の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ７の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０４１６】
上記の動作により、図４９および図５０に示すように、第１〜第３行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち下がり、第４〜第６行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち上がる。
【０４１７】
以上のように、本実施例１３では、第ｎ行のＣＳ回路４ｎに、対応する第ｎ行のシフトレジスタ出力ＳＲＯｎと、次行（第（ｎ＋１）行）よりも後の行（上記例では第（ｎ＋３）行）のシフトレジスタ出力ＳＲＯｎ＋αとが入力される構成においても、極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３の極性反転タイミングを調整することにより、ｎＨ反転駆動（上記例では３Ｈ反転駆動）が可能となる。
【０４１８】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図５１は、ＣＳ回路４ｎに入力される極性信号（ＣＭＩ１，ＣＭＩ２およびＣＭＩ３の何れか）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
【０４１９】
図５１のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性（プラス極性あるいはマイナス極性）を示している。例えば、第１番目の水平走査期間「Ａ」では、プラス極性であり、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、プラス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、マイナス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、プラス極性であり、第４番目の水平走査期間「４」では、プラス極性となっている。ＣＭＩ３について、記号ａ〜ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「ａ」では、マイナス極性であり、第２番目の水平走査期間「ｂ」では、マイナス極性であり、第３番目の水平走査期間「ｃ」では、プラス極性であり、第４番目の水平走査期間「ｄ」では、プラス極性となっている。このように、ＣＭＩ１，ＣＭＩ２，ＣＭＩ３は、３水平走査期間ごとに極性が反転するとともに、ＣＭＩ１およびＣＭＩ２の位相が１水平走査期間ずれており、ＣＭＩ２およびＣＭＩ３の位相が１水平走査期間ずれている。また、ＣＭＩ１，ＣＭＩ２，ＣＭＩ３は、各ＣＳ回路に規則的（ＣＳ回路４１：ＣＭＩ１、ＣＳ回路４２：ＣＭＩ２、ＣＳ回路４３：ＣＭＩ３、ＣＳ回路４４：ＣＭＩ１、ＣＳ回路４５：ＣＭＩ２、ＣＳ回路４６：ＣＭＩ３）に入力される。
【０４２０】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと次行の第（ｎ＋３）行のシフトレジスタ出力ＳＲＯｎ＋３とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋３）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ２の「２」のプラス極性を取り込むとともに、第５水平走査期間でＣＭＩ２の「５」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ３の「ｃ」のプラス極性を取り込むとともに、第６水平走査期間でＣＭＩ３の「ｆ」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込むとともに、第７水平走査期間でＣＭＩ１の「Ｇ」のプラス極性を取り込む。このようにして、図４８および図５０に示す各ＣＳ信号ＣＳｎを出力する。
【０４２１】
上記実施例１３に示したように、周波数の異なる複数の極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３を用いることにより、３Ｈ反転駆動が可能となる。そして、４Ｈ，…，ｎＨ（ｎライン）反転駆動についても同様に、周波数及び極性信号の本数を変えることにより実現可能となる。例えば、４Ｈ反転駆動では、４つの極性信号ＣＭＩ１〜ＣＭＩ４の利用し、各極性信号の周波数を４Ｈごとに極性が反転するように設定するとともに、各極性信号を各ＣＳ回路へ順次入力する構成とすればよい。これにより、２倍角表示駆動および３倍角表示駆動が可能となる。そして、４倍角，…，ｎ倍角表示駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。
【０４２２】
本発明に係る液晶表示装置におけるゲートライン駆動回路３０は、図５２に示す構成としてもよい。図５３は、このゲートライン駆動回路３０を備える液晶表示装置の構成を示すブロック図である。図５４は、ゲートライン駆動回路３０を構成するシフトレジスタ回路３０１の構成を示すブロック図である。各段のシフトレジスタ回路３０１は、フリップフロップＲＳ−ＦＦと、スイッチ回路ＳＷ１，ＳＷ２を備えている。図５５は、フリップフロップＲＳ−ＦＦの構成を示す回路図である。
【０４２３】
図５５に示すように、フリップフロップＲＳ−ＦＦは、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２およびＮチャネルトランジスタｎ３と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ１およびＮチャネルトランジスタｎ１と、Ｐチャネルトランジスタｐ３と、Ｎチャネルトランジスタｎ２と、Ｎチャネルトランジスタ４と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ２のゲートとｎ３のゲートとｐ１のドレインとｎ１のドレインとＱＢ端子とが接続されるとともに、ｐ２のドレインとｎ３のドレインとｐ３のドレインとｐ１のゲートとｎ１のゲートとＱ端子とが接続され、ｎ３のソースとｎ２のドレインとが接続され、ＳＢ端子がｐ３のゲートとｎ２のゲートとに接続され、ＲＢ端子がｐ３のソースとｐ２のソースとｎ４のゲートに接続され、ｎ１のソースとｎ４のドレインが接続され、ＩＮＩＴ端子がｎ４のソースに接続され、ｐ１のソースがＶＤＤに接続され、ｎ２のソースがＶＳＳに接続されている構成である。ここでは、ｐ２、ｎ３、ｐ１およびｎ１がラッチ回路ＬＣを構成し、ｐ３がセットトランジスタＳＴ、ｎ２、ｎ４がラッチ解除トランジスタ（リリーストランジスタ）ＬＲＴとして機能する。
【０４２４】
図５６は、フリップフロップＲＳ−ＦＦの動作を示すタイミングチャートである。例えば、図５６のｔ１では、Ｑ端子にＲＢ端子のＶｄｄが出力されてｎ１がＯＮしてＱＢ端子にはＩＮＩＴ（Ｌｏｗ）が出力される。ｔ２では、ＳＢ信号がＨｉｇｈとなってｐ３がＯＦＦしてｎ２がＯＮするため、ｔ１の状態を維持する。ｔ３では、ＲＢ信号がＬｏｗとなるので、ｐ１がＯＮしてＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力される。
【０４２５】
図５４に示すように、フリップフロップＲＳ−ＦＦのＱＢ端子は、スイッチ回路ＳＷ１のＮチャネル側ゲートと、スイッチ回路ＳＷ２のＰチャネル側ゲートとに接続され、スイッチ回路ＳＷ１の一方の導通電極がＶＤＤに接続され、スイッチ回路ＳＷ１の他方の導通電極が、この段の出力端子であるＯＵＴＢ端子とスイッチ回路ＳＷ２の一方の導通電極とに接続され、スイッチ回路ＳＷ２の他方の導通電極がクロック信号入力用のＣＫＢ端子に接続されている。
【０４２６】
シフトレジスタ回路３０１では、フリップフロップＦＦのＱＢ信号がＬｏｗの期間は、スイッチＳＷ２がＯＦＦでスイッチ回路ＳＷ１がＯＮするためＯＵＴＢ信号はＨｉｇｈとなり、ＱＢ信号がＨｉｇｈの期間は、スイッチ回路ＳＷ２がＯＮしてスイッチ回路ＳＷ１がＯＦＦするため、ＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。
【０４２７】
シフトレジスタ回路３０１では、自段のＯＵＴＢ端子が次段のＳＢ端子に接続され、次段のＯＵＴＢ端子が自段のＲＢ端子に接続されている。例えば、ｎ段のシフトレジスタ回路ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段のシフトレジスタ回路ＳＲｎ＋１のＳＢ端子に接続され、（ｎ＋１）段のシフトレジスタ回路ＳＲｎ＋１のＯＵＴＢ端子がｎ段のシフトレジスタ回路ＳＲｎのＲＢ端子に接続されている。なお、シフトレジスタ回路ＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続され、各段のＩＮＩＴ端子は共通のＩＮＩＴライン（ＩＮＩＴ信号を供給するライン）に接続されている。例えば、ｎ段のシフトレジスタ回路ＳＲｎのＣＫＢ端子はＧＣＫ２ラインに接続され、（ｎ＋１）段のシフトレジスタ回路ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１ラインに接続され、ｎ段のシフトレジスタ回路ＳＲｎおよび（ｎ＋１）段のシフトレジスタ回路ＳＲｎ＋１それぞれのＩＮＩＴ端子は共通のＩＮＩＴ信号ラインに接続されている。
【０４２８】
本発明に係る表示駆動回路は、映像信号の解像度を高解像度に変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置に用いられる表示駆動回路であって、走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向にｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせることを特徴としている。
【０４２９】
上記表示駆動回路では、保持容量配線信号によって、画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる。これにより、ＣＣ駆動が実現される。また、上記表示駆動回路では、映像信号の解像度を少なくとも列方向にｎ倍（ｎは２以上の整数）に変換して表示を行う。これにより、高解像度変換駆動（ｎ倍表示駆動）が実現される。
【０４３０】
そして、上記構成によれば、データ信号線から画素電極に書き込まれた信号電位の変化の向きが、該信号電位の極性に応じて、隣り合うｎ行ごとに異なることになる。例えば、映像信号の解像度を列方向および行方向に２倍に変換して表示を行う場合（２倍角表示駆動）には、画素電極に書き込まれた信号電位の変化の向きが、信号電位の極性に応じて、隣り合う２行ごとに異なることになる。これにより、表示映像に生じる明暗からなる横筋（図６４参照）を解消することができる。よって、ＣＣ駆動を行う表示装置において、高解像度変換駆動（ｎ倍表示駆動）を行う場合に表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図ることができる。
【０４３１】
上記表示駆動回路では、複数の走査信号線の各々に対応して設けられる複数の段を含むシフトレジスタを備え、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段の出力信号と自段よりも後段の出力信号とが、自段に対応する論理回路に入力され、上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給し、複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせている構成とすることもできる。
【０４３２】
上記表示駆動回路では、複数の走査信号線の各々に対応して設けられる複数の段を含むシフトレジスタを備え、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段の出力信号と次段よりも後段の段の出力信号とが、自段に対応する論理回路に入力され、上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給する構成とすることもできる。
【０４３３】
上記表示駆動回路では、各保持回路は、上記シフトレジスタにおける互いに異なる段の出力信号がアクティブになるそれぞれの保持タイミングで上記保持対象信号を保持し、
上記保持対象信号は、所定のタイミングで極性が反転する信号であって、上記論理回路に入力される自段の出力信号がアクティブになるときの該保持対象信号の極性と、該論理回路に入力される後段の出力信号がアクティブになるときの該保持対象信号の極性とが互いに異なっている構成とすることもできる。
【０４３４】
上記表示駆動回路では、同一の水平走査期間で保持動作を行う２つの保持回路について、一方の保持回路には第１保持対象信号が入力され、他方の保持回路には第２保持対象信号が入力されている構成とすることもできる。
【０４３５】
上記表示駆動回路では、上記第１及び第２保持対象信号は、それぞれの極性反転タイミングが互いに異なっている構成とすることもできる。
【０４３６】
上記表示駆動回路では、自段に対応する保持回路は、自段のシフトレジスタの出力信号を入力する第１の入力部と、上記保持対象信号を入力する第２の入力部と、自段に対応する保持容量配線に上記保持容量配線信号を出力する出力部とを備え、上記第１の入力部に入力された上記自段の出力信号がアクティブになったときの上記第２の入力部に入力された上記保持対象信号の第１の電位を、上記保持容量配線信号の第１の電位として出力し、上記第１の入力部に入力された上記自段の出力信号がアクティブである期間は、上記第２の入力部に入力された上記保持対象信号の電位の変化に応じて、上記保持容量配線信号の電位が変化し、上記第１の入力部に入力された上記自段の出力信号が非アクティブになったときの上記第２の入力部に入力された上記保持対象信号の第２の電位を、上記保持容量配線信号の第２の電位として出力する構成とすることもできる。
【０４３７】
上記表示駆動回路では、上記シフトレジスタの第ｍ段の出力信号と第（ｍ＋ｎ）段の出力信号とが、第ｍ段に対応する論理回路に入力されるとともに、第ｍ段の保持回路に入力される上記保持対象信号の極性がｎ水平走査期間ごとに反転する構成とすることもできる。
【０４３８】
上記表示駆動回路では、上記各保持回路は、Ｄラッチ回路あるいはメモリ回路として構成されている構成とすることもできる。
【０４３９】
本発明に係る表示装置は、上記何れかの表示駆動回路と、表示パネルとを備えることを特徴としている。
【０４４０】
本発明に係る表示駆動方法は、映像信号の解像度を高解像度に変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置を駆動するための表示駆動方法であって、走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向にｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせることを特徴としている。
【０４４１】
上記表示駆動方法によれば、上記表示駆動回路の構成により奏する効果と同様の効果を得ることができる。
【０４４２】
なお、本発明に係る表示装置は、液晶表示装置であることが望ましい。
【０４４３】
本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
【産業上の利用可能性】
【０４４４】
本発明は、アクティブマトリクス型液晶表示装置の駆動に特に好適に適用できる。
【符号の説明】
【０４４５】
１      液晶表示装置（表示装置）
１０    液晶表示パネル（表示パネル）
１１    ソースバスライン（データ信号線）
１２    ゲートライン（走査信号線）
１３    ＴＦＴ（スイッチング素子）
１４    画素電極
１５    ＣＳバスライン（保持容量配線）
２０    ソースバスライン駆動回路（データ信号線駆動回路）
３０    ゲートライン駆動回路（走査信号線駆動回路）
４０    ＣＳバスライン駆動回路（保持容量配線駆動回路）
４ｎ    ＣＳ回路
４ｎａ  Ｄラッチ回路（保持回路、保持容量配線駆動回路）
４ｎｂ  ＯＲ回路（論理回路）
５０    コントロール回路（制御回路）
ＳＲ    シフトレジスタ回路
ＣＭＩ  極性信号（保持対象信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011045954.tif 000009
【図８】
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【図９】
2011045954.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2011045954.tif 000017
【図１６】
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【図１７】
2011045954.tif 000019
【図１８】
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【図１９】
2011045954.tif 000021
【図２０】
2011045954.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
2011045954.tif 000033
【図３２】
2011045954.tif 000034
【図３３】
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【図３４】
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【図３５】
2011045954.tif 000037
【図３６】
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【図３７】
2011045954.tif 000039
【図３８】
2011045954.tif 000040
【図３９】
2011045954.tif 000041
【図４０】
2011045954.tif 000042
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【手続補正書】
【提出日】平成24年3月30日(2012.3.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばアクティブマトリクス型液晶表示パネルを有する液晶表示装置等の表示装置の駆動に関し、特に、ＣＣ（Charge Coupling）駆動と称される駆動方式を採用した表示装置における表示パネルを駆動するための表示駆動回路及び表示駆動方法に関するものである。
【背景技術】
【０００２】
従来、アクティブマトリクス方式の液晶表示装置において採用されるＣＣ駆動方式は、例えば特許文献１に開示されている。この特許文献１の開示内容を例にとり、ＣＣ駆動について説明する。
【０００３】
図５７は、ＣＣ駆動を実現する装置の構成を示す。図５８は、図５７の装置のＣＣ駆動における各種信号の動作波形を示す。
【０００４】
図５７に示すように、ＣＣ駆動を行う液晶表示装置は、画像表示部１１０と、ソースライン駆動回路１１１と、ゲートライン駆動回路１１２と、ＣＳバスライン駆動回路１１３とを備えている。
【０００５】
画像表示部１１０は、複数のソースライン（信号線）１０１と、複数のゲートライン（走査線）１０２と、スイッチング素子１０３と、画素電極１０４と、複数のＣＳ（Capacity Storage）バスライン（共通電極線）１０５と、保持容量１０６と、液晶１０７と、対向電極１０９とを含んでいる。複数のソースライン１０１と複数のゲートライン１０２とが交差する交点近傍には、スイッチング素子１０３が配置されている。このスイッチング素子１０３には画素電極１０４が接続されている。
【０００６】
ＣＳバスライン１０５は、ゲートライン１０２と対をなしかつ平行に配置されている。保持容量１０６は、画素電極１０４に一端が接続され、他端がＣＳバスライン１０５に接続されている。対向電極１０９は、液晶１０７を介して画素電極１０４と対向するように設けられている。
【０００７】
ソースライン駆動回路１１１はソースライン１０１を駆動し、ゲートライン駆動回路１１２はゲートライン１０２を駆動するために設けられている。また、ＣＳバスライン駆動回路１１３はＣＳバスライン１０５を駆動するために設けられている。
【０００８】
スイッチング素子１０３は、非晶質シリコン（ａ−Ｓｉ）、多結晶ポリシリコン（ｐ−Ｓｉ）、単結晶シリコン（ｃ−Ｓｉ）などによって形成されている。このような構造上、スイッチング素子１０３のゲート−ドレイン間に容量１０８が形成される。この容量１０８により、ゲートライン１０２からのゲートパルスが画素電極１０４の電位を負側にシフトする現象が発生する。
【０００９】
図５８に示すように、上記の液晶表示装置において、あるゲートライン１０２の電位Ｖｇは、当該ゲートライン１０２が選択されているＨ期間（水平走査期間）においてのみＶｏｎとなり、その他の期間はＶｏｆｆに保持される。ソースライン１０１の電位Ｖｓは、表示する映像信号によってその振幅は異なるが、対向電極電位Ｖｃｏｍを中心にＨ期間毎に極性が反転し、かつ、同一のゲートライン１０２に関する隣接するＨ期間では極性が逆転した波形となる（ライン反転駆動）。なお、図５８では、一様な映像信号が入力されている場合を想定しているので、電位Ｖｓは一定の振幅で変化する。
【００１０】
画素電極１０４の電位Ｖｄは、電位ＶｇがＶｏｎの期間ではスイッチング素子１０３が導通するので、ソースライン１０１の電位Ｖｓと同電位となり、電位ＶｇがＶｏｆｆとなる瞬間、ゲート−ドレイン間容量１０８を通じて僅かに負側にシフトする。
【００１１】
ＣＳバスライン１０５の電位Ｖｃは、対応するゲートライン１０２が選択されているＨ期間及びその次のＨ期間はＶｅ＋である。また、電位Ｖｃは、さらにその次のＨ期間においてＶｅ−へ切り替わり、その後次のフィールドまでＶｅ−を保持する。この切り替わりにより、電位Ｖｄは、保持容量１０６を介して負側にシフトされることになる。
【００１２】
その結果、電位Ｖｄは電位Ｖｓよりも大きな振幅で変化することになるので、電位Ｖｓの変化振幅をより小さくすることができる。これにより、ソースライン駆動回路１１１における回路構成の簡略化及び消費電力の削減を図ることができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】日本国公開特許公報「特開２００１−８３９４３号公報（２００１年３月３０日公開）」
【特許文献２】国際公開公報「ＷＯ２００９／０５０９２６号公報（２００９年４月２３日公開）」
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上記のライン反転駆動及びＣＣ駆動を採用した液晶表示装置においては、表示開始後の最初のフレームにおいて、１行（液晶表示装置の１水平ライン）毎の明暗からなる横筋が観察されるという不具合が生じる。
【００１５】
図５９は、その原因を説明するための上記液晶表示装置の動作を示すタイミングチャートである。
【００１６】
図５９において、ＧＳＰは垂直走査のタイミングを規定するゲートスタートパルス、ＧＣＫ１（ＣＫ）およびＧＣＫ２（ＣＫＢ）は制御回路から出力されるシフトレジスタの動作タイミングを規定するゲートクロックである。ＧＳＰの立ち下がりから次の立ち下がりまでの期間が１垂直走査期間（１Ｖ期間）に相当する。ＧＣＫ１の立ち上がりからＧＣＫ２の立ち上がりまでの期間、および、ＧＣＫ２の立ち上がりからＧＣＫ１の立ち上がりまでの期間が、１水平走査期間（１Ｈ期間）となる。ＣＭＩは、１水平走査期間ごとに極性が反転する極性信号である。
【００１７】
また、図５９には、ソースライン駆動回路１１１から、あるソースライン１０１（第ｘ列に設けられたソースライン１０１）に供給されるソース信号Ｓ（ビデオ信号）、ゲートライン駆動回路１１２及びＣＳバスライン駆動回路１１３から第１行に設けられたゲートライン１０２及びＣＳバスライン１０５にそれぞれ供給されるゲート信号Ｇ１及びＣＳ信号ＣＳ１、第１行かつ第ｘ列に設けられた画素電極の電位Ｖｐｉｘ１をこの順に図示している。同様に、図５９には、第２行に設けられたゲートライン１０２及びＣＳバスライン１０５にそれぞれ供給されるゲート信号Ｇ２及びＣＳ信号ＣＳ２、第２行かつ第ｘ列に設けられた画素電極の電位Ｖｐｉｘ２をこの順に図示している。さらに、同様に、図５９には、第３行に設けられたゲートライン１０２及びＣＳバスライン１０５にそれぞれ供給されるゲート信号Ｇ３及びＣＳ信号ＣＳ３、第３行かつ第ｘ列に設けられた画素電極の電位Ｖｐｉｘ３をこの順に図示している。
【００１８】
なお、電位Ｖｐｉｘ１，Ｖｐｉｘ２，Ｖｐｉｘ３における破線は対向電極１０９の電位を示している。
【００１９】
以下では、表示映像の最初のフレームを第１フレームとし、それ以前を初期状態とする。初期状態では、ソースライン駆動回路１１１、ゲートライン駆動回路１１２及びＣＳバスライン駆動回路１１３の何れもが、通常動作に入る前の準備段階あるいは停止状態にある。そのため、ゲート信号Ｇ１，Ｇ２，Ｇ３はゲートオフ電位（スイッチング素子１０３のゲートをオフする電位）に固定され、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は一方の電位（例えばローレベル）に固定されている。
【００２０】
初期状態の後の第１フレームでは、ソースライン駆動回路１１１、ゲートライン駆動回路１１２及びＣＳバスライン駆動回路１１３の何れもが通常動作を行う。これにより、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、１Ｈ期間毎に極性が反転する信号となる。
【００２１】
なお、図５９では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。また、ゲート信号Ｇ１，Ｇ２，Ｇ３は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１、第２及び第３番目の１Ｈ期間においてゲートオン電位（スイッチング素子１０３のゲートをオンする電位）となり、その他の期間においてゲートオフ電位となる。
【００２２】
そして、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３は、対応するゲート信号Ｇ１，Ｇ２，Ｇ３の立ち下がり後に反転し、かつ、その反転方向が互いに逆の関係となるような波形をとる。具体的には、奇数フレームでは、ＣＳ信号ＣＳ２は対応するゲート信号Ｇ２が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ１，ＣＳ３は対応するゲート信号Ｇ１，Ｇ３が立ち下がった後に立ち下がることになる。また、偶数フレームでは、ＣＳ信号ＣＳ２は対応するゲート信号Ｇ２が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ１，ＣＳ３は対応するゲート信号Ｇ１，Ｇ３が立ち下がった後に立ち上がることになる。
【００２３】
なお、奇数フレームおよび偶数フレームにおけるＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３の立ち上がり及び立ち下がりの関係は上記の関係と逆であってもよい。また、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３の反転するタイミングは、ゲート信号Ｇ１，Ｇ２，Ｇ３の立ち下がり以降、すなわち対応する水平走査期間以降であればよく、例えば、次行のゲート信号の立ち上がりに同期して反転する。
【００２４】
ところが、第１フレームについては、初期状態においてＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３が何れも一方の電位（図５９ではローレベル）に固定されていることから、電位Ｖｐｉｘ１，Ｖｐｉｘ３が変則的な状態となる。具体的には、ＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２の立ち下がりの後に立ち上がることになる点では他の奇数フレーム（第３，第５フレーム，…）と同じであるが、ＣＳ信号ＣＳ１，ＣＳ３は、対応するゲート信号Ｇ１，Ｇ３の立ち下がりの後において同一電位（図５９ではローレベル）を保持している点において他の奇数フレーム（第３，第５フレーム，…）とは異なる。
【００２５】
そのため、第１フレームにおいて、第２行の画素電極１０４では、ＣＳ信号ＣＳ２の電位変化が通常通りに起こるため、電位Ｖｐｉｘ２はＣＳ信号ＣＳ２の電位変化に起因する電位シフトを受ける一方、第１行及び第３行の画素電極１０４では、ＣＳ信号ＣＳ１，ＣＳ３の電位変化が起こらないため、電位Ｖｐｉｘ１，Ｖｐｉｘ３は電位シフトを受けないことになる（図５９の斜線部）。その結果、同一階調のソース信号Ｓが入力されているにもかかわらず、電位Ｖｐｉｘ１，Ｖｐｉｘ３と、電位Ｖｐｉｘ２とが異なるために、第１行及び第３行と第２行との間で輝度差が生じてしまう。この輝度差は、画像表示部全体としては奇数行と偶数行との間の輝度差として現れることになる。そのため、第１フレームの映像には、１行毎の明暗からなる横筋が観察されてしまうことになる。
【００２６】
このような横筋の発生を抑えることができる技術が特許文献２に開示されている。特許文献２の技術について、図６０〜図６２を用いて以下に説明する。図６０は、特許文献２に示される駆動回路（ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０）の構成を示すブロック図であり、図６１は、液晶表示装置の各種信号の波形を示すタイミングチャートであり、図６２は、ＣＳバスライン駆動回路に入出力される各種信号の波形を示すタイミングチャートである。
【００２７】
図６０に示すように、ＣＳバスライン駆動回路４０は、その内部に複数のＣＳ回路４１，４２，４３，…，４ｎを、各行に対応して備えている。各ＣＳ回路４１，４２，４３，…，４ｎは、それぞれ、Ｄラッチ回路４１ａ，４２ａ，４３ａ，…，４ｎａ、ＯＲ回路４１ｂ，４２ｂ，４３ｂ，…，４ｎｂを備えている。以下では、第１及び第２行に対応するＣＳ回路４１・４２を挙げて説明する。
【００２８】
ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ２、極性信号ＰＯＬ、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ３、極性信号ＰＯＬ、及びリセット信号ＲＥＳＥＴである。極性信号ＰＯＬ及びリセット信号ＲＥＳＥＴは、コントロール回路（図示せず）から入力される。
【００２９】
ＯＲ回路４１ｂは、対応するゲートライン１２のゲート信号Ｇ１、及び次行のゲートライン１２のゲート信号Ｇ２が入力されることにより、図６２に示す信号ｇ１を出力する。また、ＯＲ回路４２ｂは、対応するゲートライン１２のゲート信号Ｇ２、及び次行のゲートライン１２のゲート信号Ｇ３が入力されることにより、図６２に示す信号ｇ２を出力する。
【００３０】
Ｄラッチ回路４１ａの端子ＣＬにはリセット信号ＲＥＳＥＴが入力され、端子Ｄには極性信号ＰＯＬが入力され、クロック端子ＣＫにはＯＲ回路４１ｂの出力ｇ１が入力される。Ｄラッチ回路４１ａは、クロック端子ＣＫに入力される信号ｇ１の電位レベルの変化（ローレベル→ハイレベル、又はハイレベル→ローレベル）に応じて、端子Ｄに入力される極性信号ＰＯＬの入力状態（ローレベル又はハイレベル）を電位レベルの変化を示すＣＳ信号ＣＳ１として出力する。具体的には、Ｄラッチ回路４１ａは、クロック端子ＣＫに入力される信号ｇ１の電位レベルがハイレベルのときは、端子Ｄに入力される極性信号ＰＯＬの入力状態（ローレベル又はハイレベル）を出力し、クロック端子ＣＫに入力される信号ｇ１の電位レベルがハイレベルからローレベルに変化すると、変化した時点の端子Ｄに入力される極性信号ＰＯＬの入力状態（ローレベル又はハイレベル）をラッチし、次にクロック端子ＣＫに入力される信号ｇ１の電位レベルがハイレベルになるまでラッチした状態を保持する。そして、Ｄラッチ回路４１ａの端子Ｑから、図６２に示す、電位レベルの変化を示すＣＳ信号ＣＳ１として出力される。
【００３１】
また、Ｄラッチ回路４２ａの端子ＣＬ及び端子Ｄには、同様に、リセット信号ＲＥＳＥＴ及び極性信号ＰＯＬが入力され、クロック端子ＣＫには、ＯＲ回路４２ｂの出力ｇ２が入力される。これにより、Ｄラッチ回路４２ａの端子Ｑから、図６２に示す、電位レベルの変化を示すＣＳ信号ＣＳ２が出力される。
【００３２】
上記構成によれば、第１行及び第２行のゲート信号が立ち下がる時点のそれぞれのＣＳ信号ＣＳ１及びＣＳ２の電位が互いに異なるようになる。そのため、図６１に示すように、電位Ｖｐｉｘ１は、ＣＳ信号ＣＳ１の電位変化に起因する電位シフトを受け、電位Ｖｐｉｘ２は、ＣＳ信号ＣＳ２の電位変化に起因する電位シフトを受けることになる。これにより、図５９に示すような１行毎の明暗からなる横筋を解消することができる。
【００３３】
ところが、上記特許文献２の技術は、１行（１ライン、１水平走査期間）ごとに画素電極の電圧の極性を反転させるライン（１Ｈ）反転駆動を前提としており、ＣＳ信号の電位を１行ごとに異ならせるように駆動するものであるため、ＣＳ信号の電位を、例えば２行ごとに異ならせることはできない。そのため、映像信号の解像度を変換（例えば、１／２倍）して表示（２倍角表示）する表示装置に上記の駆動方式を適用すると、表示映像に明暗からなる横筋が発生するという問題がある。
【００３４】
以下、解像度変換駆動において横筋が発生する原因について説明する。図６３の（ａ）は、通常駆動における、表示映像とこれに対応する画素電極に供給される信号電位の極性とを示し、（ｂ）は、（ａ）の左上欄（点線囲み部分）の表示映像と、これに対応する映像信号の解像度を行方向および列方向に１／２倍に変換（２倍角表示）した場合の画素電極に供給される信号電位の極性とを示している。
【００３５】
解像度変換駆動では、解像度の変換倍率に応じて、列方向（走査方向）に隣り合う複数の画素の画素電極に、同一極性かつ同一電位（階調）の信号が供給される。例えば、２倍角表示の場合では、図６３の（ａ）に示す第３行・第２列に配される画素の画素電極に供給されるソース信号Ｓと、（ｂ）に示す第５行・第３列〜第６行・第４列に配される各画素の画素電極に供給されるソース信号Ｓとは、互いに極性（ここでは、マイナス極性）および電位（階調）が等しくなる。
【００３６】
図６４は、従来の液晶表示装置において、２倍角表示駆動を行う場合の各種信号の波形を示すタイミングチャートである。図６４のソース信号Ｓに示す記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目および第２番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「あ」）を示し、第３番目および第４番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目および第２番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「い」）であり、第３番目および第４番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「き」）となっている。このように、２倍角表示の解像度変換駆動の場合には、２行（２ライン）ごとに画素電極の電圧の極性が反転するため、ライン（１Ｈ）反転駆動を行う表示装置では、表示映像に明暗からなる横筋が発生することになる（図６４の斜線部）。
【００３７】
上記の例は、解像度の変換倍率が１／２倍の場合（２倍角表示）であるが、例えば解像度の変換倍率を１／３倍とした場合（３倍角表示）、あるいは、列方向のみ解像度を変換した場合でも同様に、表示映像に明暗からなる横筋が発生することになる。
【００３８】
すなわち、従来の技術では、ＣＣ駆動を行う液晶表示装置において、映像信号の解像度を変換（１／ｎ（ｎは２以上の整数）倍）して表示を行う場合（ｎ倍角表示）、表示映像に明暗からなる横筋が発生するという問題がある。
【００３９】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＣＣ駆動を行う表示装置において、映像信号の解像度を変換して表示を行う場合に表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図ることができる表示駆動回路及び表示駆動方法を提供することにある。
【課題を解決するための手段】
【００４０】
本発明に係る表示駆動回路は、映像信号の解像度を変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置に用いられる表示駆動回路であって、走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向に１／ｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせることを特徴としている。
【００４１】
上記表示駆動回路では、保持容量配線信号によって、画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる。これにより、ＣＣ駆動が実現される。また、上記表示駆動回路では、映像信号の解像度を少なくとも列方向に１／ｎ倍（ｎは２以上の整数）に変換して表示を行う。これにより、解像度変換駆動（ｎ倍角表示駆動）が実現される。
【００４２】
そして、上記構成によれば、データ信号線から画素電極に書き込まれた信号電位の変化の向きが、該信号電位の極性に応じて、隣り合うｎ行ごとに異なることになる。例えば、映像信号の解像度を列方向および行方向に１／２倍に変換して表示を行う場合（２倍角表示駆動）には、画素電極に書き込まれた信号電位の変化の向きが、信号電位の極性に応じて、隣り合う２行ごとに異なることになる。これにより、表示映像に生じる明暗からなる横筋（図６４参照）を解消することができる。よって、ＣＣ駆動を行う表示装置において、解像度変換駆動（ｎ倍角表示駆動）を行う場合に表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図ることができる。
【００４３】
本発明に係る表示装置は、上記何れかの表示駆動回路と、表示パネルとを備えることを特徴としている。
【００４４】
本発明に係る表示駆動方法は、映像信号の解像度を変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置を駆動するための表示駆動方法であって、走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向に１／ｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせることを特徴としている。
【００４５】
上記表示駆動方法によれば、上記表示駆動回路の構成により奏する効果と同様の効果を得ることができる。
【発明の効果】
【００４６】
本発明に係る表示駆動回路及び表示駆動方法は、以上のように、ＣＣ駆動において、映像信号の解像度を少なくとも列方向に１／ｎ倍に変換して表示を行う場合に、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせる構成である。これにより、ＣＣ駆動を行う表示装置において、映像信号の解像度を１／ｎ倍に変換して表示を行う場合に表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図ることができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の一形態に係る液晶表示装置の構成を示すブロック図である。
【図２】図１の液晶表示装置における各画素の電気的構成を示す等価回路図である。
【図３】実施例１におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図４】実施例１における液晶表示装置１の各種信号の波形を示すタイミングチャートである。
【図５】実施例１の液晶表示装置１のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図６】実施例１におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図７】実施例２における液晶表示装置１において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図８】実施例２の液晶表示装置１のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図９】実施例２におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図１０】実施例３におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図１１】実施例３における液晶表示装置１において、２ライン（２Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図１２】実施例３の液晶表示装置１のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図１３】実施例３におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図１４】実施例４における液晶表示装置１において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図１５】実施例４の液晶表示装置１のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図１６】実施例４におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図１７】実施例５におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図１８】実施例５における液晶表示装置１において、２ライン（２Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図１９】実施例５の液晶表示装置１のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図２０】実施例５におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図２１】実施例５における液晶表示装置１において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図２２】実施例６の液晶表示装置１のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図２３】実施例６におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図２４】実施例７における液晶表示装置２において、４ライン（４Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図２５】実施例７におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図２６】実施例７の液晶表示装置２のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図２７】実施例７におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図２８】実施例８における液晶表示装置３において、２ライン（２Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図２９】実施例８におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図３０】実施例８の液晶表示装置３のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図３１】実施例８におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図３２】実施例９における液晶表示装置３において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図３３】実施例９におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図３４】実施例９の液晶表示装置３のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図３５】実施例９におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図３６】実施例１０におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図３７】実施例１０における液晶表示装置３において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図３８】実施例１０の液晶表示装置３のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図３９】実施例１０におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図４０】実施例１１におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図４１】実施例１１における液晶表示装置３において、２ライン（２Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図４２】実施例１１の液晶表示装置３のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図４３】実施例１１におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図４４】実施例１２における液晶表示装置４において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図４５】実施例１２におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図４６】実施例１２おける液晶表示装置４のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図４７】実施例１２におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図４８】実施例１３における液晶表示装置４において、３ライン（３Ｈ）反転駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【図４９】実施例１３におけるゲートライン駆動回路及びＣＳバスライン駆動回路の構成を示すブロック図である。
【図５０】実施例１３おける液晶表示装置４のＣＳバスライン駆動回路に入出力される各種信号の波形を示している。
【図５１】実施例１３におけるＣＳ回路に入力される極性信号およびシフトレジスタ出力と、ＣＳ回路から出力されるＣＳ信号の対応関係を示している。
【図５２】本発明の液晶表示装置におけるゲートライン駆動回路の他の構成を示すブロック図である。
【図５３】図５２に示すゲートライン駆動回路を備える液晶表示装置の構成を示すブロック図である。
【図５４】図５２に示すゲートライン駆動回路を構成するシフトレジスタ回路の構成を示すブロック図である。
【図５５】図５４に示すシフトレジスタ回路を構成するフリップフロップの構成を示す回路図である。
【図５６】図５５に示すフリップフロップの動作を示すタイミングチャートである。
【図５７】ＣＣ駆動を行う従来の液晶表示装置の構成を示すブロック図である。
【図５８】上記従来の液晶表示装置における各種信号の波形を示すタイミングチャートである。
【図５９】上記従来の液晶表示装置における各種信号の波形を示すタイミングチャートである。
【図６０】上記従来の液晶表示装置におけるゲートライン駆動回路及びＣＳバスライン駆動回路の他の構成を示すブロック図である。
【図６１】図６０の駆動回路を備える液晶表示装置の各種信号の波形を示すタイミングチャートである。
【図６２】図６０に示すＣＳバスライン駆動回路に入出力される各種信号の波形を示すタイミングチャートである。
【図６３】従来の液晶表示装置において、画素電極に供給される信号電位の極性を示す図であり、（ａ）は、通常駆動における画素電極に供給される信号電位の極性を示し、（ｂ）は、（ａ）の左上欄（点線囲み部分）の表示映像について、映像信号の解像度を１／２倍に変換（２倍角表示）した場合の画素電極に供給される信号電位の極性を示している。
【図６４】従来の液晶表示装置において、２倍角表示駆動を行う場合の各種信号の波形を示すタイミングチャートである。
【発明を実施するための形態】
【００４８】
〔実施の形態１〕
本発明の一実施形態について、図１〜図２３に基づいて説明すれば、以下のとおりである。
【００４９】
まず、図１及び図２に基づいて本発明の表示装置に相当する液晶表示装置１の構成について説明する。なお、図１は液晶表示装置１の全体構成を示すブロック図であり、図２は液晶表示装置１の画素の電気的構成を示す等価回路図である。
【００５０】
液晶表示装置１は、本発明の表示パネル、データ信号線駆動回路、走査信号線駆動回路、保持容量配線駆動回路、及び制御回路にそれぞれ相当するアクティブマトリクス型の液晶表示パネル１０、ソースバスライン駆動回路２０、ゲートライン駆動回路３０、ＣＳバスライン駆動回路４０、及びコントロール回路５０を備えている。
【００５１】
液晶表示パネル１０は、図示しないアクティブマトリクス基板と対向基板との間に液晶を挟持して構成されており、行列状に配列された多数の画素Ｐを有している。
【００５２】
そして、液晶表示パネル１０は、アクティブマトリクス基板上に、本発明のデータ信号線、走査信号線、スイッチング素子、画素電極、及び保持容量配線にそれぞれ相当するソースバスライン１１、ゲートライン１２、薄膜トランジスタ（Thin Film Transistor；以下「ＴＦＴ」と称する）１３、画素電極１４、及びＣＳバスライン１５を備え、対向基板上に対向電極１９を備えている。なお、ＴＦＴ１３は、図２にのみ図示し、図１では省略している。
【００５３】
ソースバスライン１１は、列方向（縦方向）に互いに平行となるように各列に１本ずつ形成されており、ゲートライン１２は行方向（横方向）に互いに平行となるように各行に１本ずつ形成されている。ＴＦＴ１３及び画素電極１４は、ソースバスライン１１とゲートライン１２との各交点に対応してそれぞれ形成されており、ＴＦＴ１３のソース電極ｓがソースバスライン１１に、ゲート電極ｇがゲートライン１２に、ドレイン電極ｄが画素電極１４にそれぞれ接続されている。また、画素電極１４は、対向電極１９との間に液晶を介して液晶容量１７を形成している。
【００５４】
これにより、ゲートライン１２に供給されるゲート信号（走査信号）によってＴＦＴ１３のゲートがオンし、ソースバスライン１１からのソース信号（データ信号）が画素電極１４に書き込まれると、画素電極１４に上記ソース信号に応じた電位が付与される。この結果、画素電極１４と対向電極１９との間に介在する液晶に対して上記ソース信号に応じた電圧が印加されることによって、上記ソース信号に応じた階調表示を実現することができる。
【００５５】
ＣＳバスライン１５は、行方向（横方向）に互いに平行となるように各行に１本ずつ形成されており、ゲートライン１２と対をなすように配置されている。この各ＣＳバスライン１５は、それぞれ各行に配置された画素電極１４との間に保持容量１６（「補助容量」ともいう）が形成されることにより、画素電極１４と容量結合されている。
【００５６】
なお、ＴＦＴ１３には、その構造上、ゲート電極ｇとドレイン電極ｄとの間に引込容量１８が形成されてしまうことから、画素電極１４の電位はゲートライン１２の電位変化による影響（引き込み）を受けることになる。しかしながら、ここでは、説明の簡略化のため、上記影響については考慮しないこととする。
【００５７】
上記のように構成される液晶表示パネル１０は、ソースバスライン駆動回路２０、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０によって駆動される。また、コントロール回路５０は、ソースバスライン駆動回路２０、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０に、液晶表示パネル１０の駆動に必要な各種の信号を供給する。
【００５８】
本実施形態では、周期的に繰り返される垂直走査期間におけるアクティブ期間（有効走査期間）において、各行の水平走査期間を順次割り当て、各行を順次走査していく。そのために、ゲートライン駆動回路３０は、ＴＦＴ１３をオンするためのゲート信号を各行の水平走査期間に同期して当該行のゲートライン１２に対して順次出力する。このゲートライン駆動回路３０の詳細については後述する。
【００５９】
ソースバスライン駆動回路２０は、各ソースバスライン１１に対してソース信号を出力する。このソース信号は、液晶表示装置１の外部からコントロール回路５０を介してソースバスライン駆動回路２０に供給された映像信号を、ソースバスライン駆動回路２０において各列に割り当て、昇圧等を施した信号である。
【００６０】
また、ソースバスライン駆動回路２０は、いわゆるｎライン（ｎＨ）反転駆動を行うために、出力するソース信号の極性を、垂直走査期間に同期して反転させつつ、同一行の全ての画素について極性が同一であり、かつｎラインごとに逆転するようにしている。例えば、２ライン（２Ｈ）反転駆動の駆動タイミングを示す図４では、第１行および第２行の水平走査期間と、第３行および第４行の水平走査期間とでは、ソース信号Ｓの極性は反転しており、また、第１フレームにおける第１行の水平走査期間と、第２フレームにおける第１行の水平走査期間とでは、ソース信号Ｓの極性は逆転している。すなわち、ｎライン（ｎＨ）反転駆動では、ｎライン（ｎ行）ごとにソース信号Ｓの極性（画素電極の電位の極性）が反転する。
【００６１】
さらに、ソースバスライン駆動回路２０は、映像信号の解像度を少なくとも列方向に１／ｎ倍に変換して表示させるために、ｎ行（ｎライン）ずつ、同一極性かつ同一階調の信号電位を出力する。例えば、映像信号の解像度を列方向および行方向に１／２倍に変換して表示を行う場合（２倍角表示）には、第１行に出力されるソース信号Ｓと、第２行に出力されるソース信号Ｓとは、互いに、電圧極性および階調が等しく、第３行に出力されるソース信号Ｓと、第４行に出力されるソース信号Ｓとは、互いに、電圧極性および階調が等しくなっている。なお、以下では、１行（１ライン）は１水平走査期間に対応するものとして説明するが、本発明はこれに限定されるものではない。
【００６２】
ＣＳバスライン駆動回路４０は、本発明の保持容量配線信号に相当するＣＳ信号を各ＣＳバスライン１５に対して出力する。このＣＳ信号は、電位が２値（電位レベルの高低）の間で切り替わる（立ち上がり又は立ち下がり）信号であり、当該行のＴＦＴ１３がオンからオフに切り替えられた時点（ゲート信号が立ち下がった時点）の電位が、ｎラインごとに互いに異なるように制御されている。このＣＳバスライン駆動回路４０の詳細については後述する。
【００６３】
コントロール回路５０は、上述したゲートライン駆動回路３０、ソースバスライン駆動回路２０、ＣＳバスライン駆動回路４０を制御することにより、これら各回路から図４に示す信号を出力させる。
【００６４】
上記構成を備える本液晶表示装置は、映像信号の解像度を少なくとも列方向に１／ｎ倍（ｎは２以上の整数）に変換するとともに、ｎライン反転駆動を行う構成である。なお、本実施形態に係る液晶表示装置では、映像信号の解像度を列方向および行方向に１／ｎ倍に変換する構成であるが、これに限定されるものではなく、列方向のみに１／ｎ倍に変換する構成であってもよい。以下では、映像信号の解像度を列方向および行方向に１／ｎ倍に変換して表示（ｎ倍角表示駆動）する形態を例に挙げる。
【００６５】
（実施例１）
図４は、２倍角表示駆動を行う液晶表示装置１における各種信号の波形を示すタイミングチャートである。図４では、図６４と同じく、ＧＳＰは垂直走査のタイミングを規定するゲートスタートパルス、ＧＣＫ１（ＣＫ）およびＧＣＫ２（ＣＫＢ）はコントロール回路５０から出力されるシフトレジスタの動作タイミングを規定するゲートクロックを示している。ＧＳＰの立ち下がりから次の立ち下がりまでの期間が１垂直走査期間（１Ｖ期間）に相当する。ＧＣＫ１の立ち上がりからＧＣＫ２の立ち上がりまでの期間、および、ＧＣＫ２の立ち上がりからＧＣＫ１の立ち上がりまでの期間が、１水平走査期間（１Ｈ期間）となる。ＣＭＩ１，ＣＭＩ２は、所定のタイミングに従って極性が反転する極性信号である。
【００６６】
また、図４では、ソースバスライン駆動回路２０からあるソースバスライン１１（第ｘ列に設けられたソースバスライン１１）に供給されるソース信号Ｓ（ビデオ信号）、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０から第１行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ１及びＣＳ信号ＣＳ１、第１行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ１をこの順に図示している。第２行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ２及びＣＳ信号ＣＳ２、第２行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ２をこの順に図示している。第３行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ３及びＣＳ信号ＣＳ３、第３行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ３をこの順に図示している。第４行および第５行も同様に、ゲート信号Ｇ４、ＣＳ信号ＣＳ４、電位波形Ｖｐｉｘ４、および、ゲート信号Ｇ５、ＣＳ信号ＣＳ５、電位波形Ｖｐｉｘ５、をこの順に図示している。
【００６７】
なお、電位Ｖｐｉｘ１，Ｖｐｉｘ２，Ｖｐｉｘ３，Ｖｐｉｘ４，Ｖｐｉｘ５における破線は対向電極１９の電位を示している。
【００６８】
以下では、表示映像の最初のフレームを第１フレームとし、それ以前を初期状態とする。図４に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ５は何れも一方の電位（図４ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１（対応するシフトレジスタ回路ＳＲ１の出力ＳＲＯ１に相当）が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でローレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でハイレベルとなっている。
【００６９】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、２水平走査期間（２Ｈ）毎に極性が反転する信号となる。また、ソース信号Ｓは、２水平走査期間（２Ｈ）ずつ同一の電位（階調）となる。すなわち、図４の記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目および第２番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（階調）（「あ」）であり、第３番目および第４番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目および第２番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第３番目および第４番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１〜Ｇ５は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第５番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【００７０】
そして、ＣＳ信号ＣＳ１〜ＣＳ５は、対応するゲート信号Ｇ１〜Ｇ５の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち下がる。
【００７１】
このように、２倍角表示駆動を行う液晶表示装置１では、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して２行ごとに互いに異なっているため、第１フレームについて、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ５は何れもＣＳ信号ＣＳ１〜ＣＳ５よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う２行に対応する画素に、マイナス極性でかつ同一電位（階調）のソース信号が書き込まれるとともに、該２行の次の隣り合う２行に対応する画素に、プラス極性でかつ同一電位（階調）のソース信号が書き込まれ、最初の２行に対応するＣＳ信号の電位は、上記最初の２行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の２行に対応するＣＳ信号の電位は、上記次の２行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において２ライン反転駆動が実現される。
【００７２】
そして、上記構成によれば、２倍角表示駆動（２ライン反転駆動）においても、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ５をＣＳ信号ＣＳ１〜ＣＳ５よって適正にシフトすることができるため、同一の信号電位が供給される画素電極１４の電位を等しくすることができ、図６４に示す横筋の発生を解消することができる。
【００７３】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【００７４】
図３は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。ＣＳバスライン駆動回路４０は、複数のＣＳ回路４１，４２，４３，…，４ｎを、各行に対応して備えている。各ＣＳ回路４１，４２，４３，…，４ｎは、それぞれ、Ｄラッチ回路４１ａ，４２ａ，４３ａ，…，４ｎａ、及びＯＲ回路（論理回路）４１ｂ，４２ｂ，４３ｂ，…，４ｎｂを備えている。ゲートライン駆動回路３０は、複数のシフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ３，…，ＳＲｎを備えている。なお、図３では、ゲートライン駆動回路３０およびＣＳバスライン駆動回路４０は、液晶表示パネルの一方端側に形成されているが、これに限定されず、それぞれが互いに異なる側に形成されていてもよい。
【００７５】
ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ２に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ２、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ３に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ３、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ４に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ４、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ５に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ５、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴである。このように、各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、１行ごとに交互に入力される。極性信号ＣＭＩ１，ＣＭＩ２は、２水平走査期間で極性が反転するとともに、互いの位相が１水平走査期間分ずれている（図４参照）。極性信号ＣＭＩ１，ＣＭＩ２およびリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。
【００７６】
以下では、便宜上、主として第２及び第３行に対応するＣＳ回路４２，４３を例に挙げる。
【００７７】
Ｄラッチ回路４２ａのリセット端子ＣＬには、リセット信号ＲＥＳＥＴが入力され、データ端子Ｄ（第２の入力部）には、極性信号ＣＭＩ２（保持対象信号）が入力され、クロック端子ＣＫ（第１の入力部）には、ＯＲ回路４２ｂの出力が入力される。このＤラッチ回路４２ａは、クロック端子ＣＫに入力される信号の電位レベルの変化（ローレベルからハイレベル又はハイレベルからローレベル）に応じて、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル又はハイレベル）を電位レベルの変化を示すＣＳ信号ＣＳ２として出力する。
【００７８】
具体的には、Ｄラッチ回路４２ａは、クロック端子ＣＫに入力される信号の電位レベルがハイレベルのときは、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル又はハイレベル）を出力する。また、Ｄラッチ回路４２ａは、クロック端子ＣＫに入力される信号の電位レベルがハイレベルからローレベルに変化すると、変化した時点の端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル又はハイレベル）をラッチし、次にクロック端子ＣＫに入力される信号の電位レベルがハイレベルになるまでラッチした状態を保持する。そして、Ｄラッチ回路４２ａは、出力端子Ｑから、電位レベルの変化を示すＣＳ信号ＣＳ２として出力される。
【００７９】
Ｄラッチ回路４３ａのリセット端子ＣＬ及びデータ端子Ｄには、同様に、それぞれリセット信号ＲＥＳＥＴ及び極性信号ＣＭＩ１が入力される。一方、Ｄラッチ回路４３ａのクロック端子ＣＫには、ＯＲ回路４３ｂの出力が入力される。これにより、Ｄラッチ回路４３ａの出力端子Ｑ（出力部）から、電位レベルの変化を示すＣＳ信号ＣＳ３が出力される。
【００８０】
ＯＲ回路４２ｂは、対応する行のシフトレジスタ回路ＳＲ２の出力信号ＳＲＯ２、及び次行のシフトレジスタ回路ＳＲ３の出力信号ＳＲＯ３が入力されることにより、図５に示す信号Ｍ２を出力する。また、ＯＲ回路４３ｂは、対応する行のシフトレジスタ回路ＳＲ３の出力信号ＳＲＯ３、及び次行のシフトレジスタ回路ＳＲ４の出力信号ＳＲＯ４が入力されることにより、図５に示す信号Ｍ３を出力する。
【００８１】
なお、各ＯＲ回路に入力されるシフトレジスタ出力ＳＲＯは、図３に示す、Ｄタイプのフリップフロップ回路を備えるゲートライン駆動回路３０において、周知の方法により生成される。ゲートライン駆動回路３０は、コントロール回路５０から供給されたゲートスタートパルスＧＳＰを、１水平走査期間の周期を有するゲートクロックＧＣＫのタイミングで順次次段のシフトレジスタ回路ＳＲにシフトさせる。
【００８２】
図５は、実施例１の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
【００８３】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【００８４】
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【００８５】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第３行にシフトされたシフトレジスタ出力ＳＲＯ３が入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
【００８６】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【００８７】
第２フレームでは、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ローレベル）がラッチされ、信号Ｍ２が次にハイレベルになるまで、ローレベルを保持する。
【００８８】
次に、Ｄラッチ回路４２ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
【００８９】
なお、第１行では、シフトレジスタ出力ＳＲＯ１，ＳＲＯ２で極性信号ＣＭＩ１をラッチすることにより、図５に示すＣＳ信号ＣＳ１を出力する。
【００９０】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａのデータ端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【００９１】
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ローレベルを保持する。
【００９２】
次に、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
【００９３】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【００９４】
第２フレームでは、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ１の入力状態（ハイレベル）が転送された後、シフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ１の入力状態（ハイレベル）がラッチされ、信号Ｍ３が次にハイレベルになるまで、ハイレベルを保持する。
【００９５】
次に、Ｄラッチ回路４３ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。
【００９６】
そして、次にクロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
【００９７】
なお、第４行では、シフトレジスタ出力ＳＲＯ４，ＳＲＯ５で極性信号ＣＭＩ２をラッチすることにより、図５に示すＣＳ信号ＣＳ４を出力する。
【００９８】
このように、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、２Ｈ反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。
【００９９】
すなわち、本実施例１では、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎは、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋１は、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成される。また、第（ｎ＋２）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋２は、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成され、第（ｎ＋３）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋３は、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、（ｎ＋４）行のゲート信号Ｇ（ｎ＋４）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成される。
【０１００】
これにより、２倍角表示駆動を行う液晶表示装置１においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
【０１０１】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図６は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）およびシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎとの対応関係を示している。
【０１０２】
また、図６のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性（プラス極性あるいはマイナス極性）を示している。例えば、第２番目の水平走査期間「Ｂ」では、マイナス極性であり、第３番目の水平走査期間「Ｃ」では、マイナス極性であり、第４番目の水平走査期間「Ｄ」では、プラス極性であり、第５番目の水平走査期間「Ｅ」では、プラス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、プラス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、マイナス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。このように、ＣＭＩ１，ＣＭＩ２は、２水平走査期間ごとに極性が反転するとともに、互いの位相が１水平走査期間分ずれている。また、ＣＭＩ１，ＣＭＩ２は、１行ごとに交互にＣＳ回路４ｎに入力される。例えば、図３に示すように、ＣＳ回路４１にはＣＭＩ１が入力され、ＣＳ回路４２にはＣＭＩ２が入力され、ＣＳ回路４３にはＣＭＩ１が入力される。
【０１０３】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと次行の第（ｎ＋１）行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋１）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第２水平走査期間でＣＭＩ１の「Ｂ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ２の「２」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ１の「Ｃ」のマイナス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のプラス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ２の「４」のマイナス極性を取り込むとともに、第５水平走査期間でＣＭＩ２の「５」のプラス極性を取り込む。このようにして、図４および図５に示す各ＣＳ信号ＣＳｎを出力する。
【０１０４】
（実施例２）
図７は、図３に示した液晶表示装置１において、３倍角表示駆動を行う場合の各種信号の波形を示すタイミングチャートである。図７では、ＣＭＩ１，ＣＭＩ２それぞれについて、極性が反転するタイミングが図４とは異なっている。
【０１０５】
図７に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ７は何れも一方の電位（図７ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
【０１０６】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図７の記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１〜Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【０１０７】
そして、ＣＳ信号ＣＳ１〜ＣＳ７は、対応するゲート信号Ｇ１〜Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
【０１０８】
このように、３倍角表示駆動を行う液晶表示装置１では、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して３行ごとに互いに異なっているため、第１フレームについて、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７は何れもＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う３行に対応する画素に、マイナス極性でかつ同一電位のソース信号が書き込まれるとともに、該３行の次の隣り合う３行に対応する画素に、プラス極性でかつ同一電位のソース信号が書き込まれ、最初の３行に対応するＣＳ信号の電位は、上記最初の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の３行に対応するＣＳ信号の電位は、上記次の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において３ライン反転駆動が実現される。
【０１０９】
そして、上記構成によれば、３倍角表示駆動（３ライン反転駆動）においても、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７をＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトすることができるため、同一の信号電位が供給される画素電極１４の電位を等しくすることができ、図６４に示す横筋の発生を解消することができる。その結果、表示品位の向上を図ることができる。
【０１１０】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０１１１】
本実施例２のゲートライン駆動回路３０及びＣＳバスライン駆動回路４０では、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングが実施例１とは異なっており、それ以外の構成は、図３に示す構成と同一である。各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、１行ごとに交互に入力される。極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングは、図７に示すように設定されている。
【０１１２】
ここでは、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の接続に関する説明は省略し、３倍角表示駆動を行う液晶表示装置１について、図７および図８を用いて説明する。図８は、実施例２の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。以下では、便宜上、第２〜第４行に対応するＣＳ回路４２，４３，４４を例に挙げて、第１フレームの動作について説明する。
【０１１３】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０１１４】
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【０１１５】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第３行にシフトされたシフトレジスタ出力ＳＲＯ３が入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
【０１１６】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０１１７】
第２フレームでは、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ローレベル）がラッチされ、信号Ｍ２が次にハイレベルになるまで、ローレベルを保持する。
【０１１８】
次に、Ｄラッチ回路４２ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
【０１１９】
なお、第１行では、シフトレジスタ出力ＳＲＯ１，ＳＲＯ２で極性信号ＣＭＩ１をラッチすることにより、図８に示すＣＳ信号ＣＳ１を出力する。
【０１２０】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０１２１】
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
【０１２２】
続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
【０１２３】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０１２４】
第２フレームでは、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ１の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ１の入力状態（ローレベル）がラッチされ、信号Ｍ３が次にハイレベルになるまで、ローレベルを保持する。
【０１２５】
次に、Ｄラッチ回路４３ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
【０１２６】
次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
【０１２７】
その後、シフトレジスタ回路ＳＲ４から第４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
【０１２８】
次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０１２９】
Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０１３０】
第２フレームでは、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ハイレベル）が転送された後、シフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ハイレベル）がラッチされ、信号Ｍ４が次にハイレベルになるまで、ハイレベルを保持する。
【０１３１】
次に、Ｄラッチ回路４４ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ハイレベルからローレベルに切り替わる。
【０１３２】
そして、次にクロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０１３３】
上記の動作により、図７および図８に示すように、第１〜第３行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち下がり、第４〜第６行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち上がる。
【０１３４】
以上のように、本実施例２では、図３に示す構成を有する液晶表示装置１において、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより、３Ｈ反転駆動が可能となる。これにより、３倍角表示駆動を行う液晶表示装置１においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
【０１３５】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図９は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
【０１３６】
図９のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第２番目の水平走査期間「Ｂ」では、マイナス極性であり、第３番目の水平走査期間「Ｃ」では、プラス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、マイナス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、プラス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、マイナス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。また、ＣＭＩ１，ＣＭＩ２は、１行ごとに交互にＣＳ回路４ｎに入力される。例えば、ＣＳ回路４１にはＣＭＩ１が入力され、ＣＳ回路４２にはＣＭＩ２が入力され、ＣＳ回路４３にはＣＭＩ１が入力される。
【０１３７】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと次行の第（ｎ＋１）行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋１）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第２水平走査期間でＣＭＩ１の「Ｂ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ２の「２」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ１の「Ｃ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ２の「４」のマイナス極性を取り込むとともに、第５水平走査期間でＣＭＩ２の「５」のプラス極性を取り込む。このようにして、図７および図８に示す各ＣＳ信号ＣＳｎを出力する。
【０１３８】
上記実施例１および実施例２に示したように、図３に示す液晶表示装置１においても、極性反転タイミングが同一あるいは互いに異なる２つの極性信号ＣＭＩ１，ＣＭＩ２を用いることにより、２Ｈ反転駆動および３Ｈ反転駆動が可能となる。そして、４Ｈ，…，ｎＨ（ｎライン）反転駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。これにより、２倍角表示駆動および３倍角表示駆動が可能となる。そして、４倍角，…，ｎ倍角表示駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。
【０１３９】
（実施例３）
上記実施例１および実施例２では、ｎ行のＣＳ回路４ｎに、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行（ｎ＋１）行のシフトレジスタ出力ＳＲＯｎ＋１とが入力される構成であるが、本発明の液晶表示装置１は、これに限定されず、例えば、図１０に示すように、第ｎ行のＣＳ回路４ｎに、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、第（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力される構成であってもよい。すなわち、ＣＳ回路４１に、対応する行のシフトレジスタ出力ＳＲＯ１と、第３行のシフトレジスタ出力ＳＲＯ３とが入力される。図１１は、このような構成を備え、２倍角表示を行う液晶表示装置１における各種信号の波形を示すタイミングチャートである。図１１に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ５は何れも一方の電位（図１１ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でローレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でハイレベルとなっている。ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、２Ｈ毎に極性が反転する信号となる。
【０１４０】
そして、ＣＳ信号ＣＳ１〜ＣＳ５は、対応するゲート信号Ｇ１〜Ｇ５の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち下がる。
【０１４１】
これにより、２Ｈ反転駆動が実現されるとともに、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
【０１４２】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０１４３】
ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ３に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ３、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ４に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ４、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ５に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ５、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ６に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ６、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴである。極性信号ＣＭＩ１および極性信号ＣＭＩ２は、２行ごとに交互に各ＣＳ回路に入力される。すなわち、上述のように、ＣＳ回路４１，４２にはＣＭＩ１が入力され、ＣＳ回路４３，４４にはＣＭＩ２が入力され、ＣＳ回路４５，４６にはＣＭＩ１が入力される。極性信号ＣＭＩ１，ＣＭＩ２は、２水平走査期間で極性が反転するとともに、互いの位相が同一に設定されている。よって、本実施例では、極性信号ＣＭＩ１，ＣＭＩ２の何れか一方のみを用いて、各ＣＳ回路に入力する構成としてもよい。
【０１４４】
以下では、便宜上、主として第２及び第３行に対応するＣＳ回路４２，４３を例に挙げて、第１フレームの動作について説明する。図１２は、実施例３の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
【０１４５】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０１４６】
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【０１４７】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
【０１４８】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０１４９】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａのデータ端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０１５０】
その後、シフトレジスタ回路ＳＲ３から第３行のシフトレジスタ出力ＳＲＯ３が出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ローレベルを保持する。
【０１５１】
次に、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０１５２】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０１５３】
以上のように、本実施例３では、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎは、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号は、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成される。また、第（ｎ＋２）行のＣＳバスライン１５に出力されるＣＳ信号は、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、第（ｎ＋４）行のゲート信号Ｇ（ｎ＋４）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成され、第（ｎ＋３）行のＣＳバスライン１５に出力されるＣＳ信号は、（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、第（ｎ＋５）行のゲート信号Ｇ（ｎ＋５）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成される。
【０１５４】
これにより、２倍角表示駆動を行う液晶表示装置１においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
【０１５５】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図１３は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
【０１５６】
図１３のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、マイナス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、プラス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、プラス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、マイナス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。また、ＣＭＩ１，ＣＭＩ２は、２行ごとに交互にＣＳ回路４ｎに入力される。例えば、ＣＳ回路４１，４２にはＣＭＩ１が入力され、ＣＳ回路４３，４４にはＣＭＩ２が入力され、ＣＳ回路４５，４６にはＣＭＩ１が入力される。
【０１５７】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと第（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋２）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ１の「Ｃ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ１の「Ｂ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込むとともに、第５水平走査期間でＣＭＩ２の「５」のプラス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ２の「４」のマイナス極性を取り込むとともに、第６水平走査期間でＣＭＩ２の「６」のプラス極性を取り込む。このようにして、図１１および図１２に示す各ＣＳ信号ＣＳｎを出力する。
【０１５８】
（実施例４）
図１４は、図１０に示した液晶表示装置１において、３倍角表示駆動を行う場合の各種信号の波形を示すタイミングチャートである。図１４では、ＣＭＩ１，ＣＭＩ２について、極性が反転するタイミングが図１１とは異なっている。
【０１５９】
図１４に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ７は何れも一方の電位（図１４ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
【０１６０】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図１４の記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１〜Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【０１６１】
そして、ＣＳ信号ＣＳ１〜ＣＳ７は、対応するゲート信号Ｇ１〜Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
【０１６２】
このように、３倍角表示駆動を行う液晶表示装置１では、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して３行ごとに互いに異なっているため、第１フレームについても、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７は何れもＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う３行に対応する画素に、マイナス極性でかつ同一電位のソース信号が書き込まれるとともに、該３行の次の隣り合う３行に対応する画素に、プラス極性でかつ同一電位のソース信号が書き込まれ、最初の３行に対応するＣＳ信号の電位は、上記最初の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の３行に対応するＣＳ信号の電位は、上記次の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において３ライン反転駆動が実現される。
【０１６３】
そして、上記構成によれば、３倍角表示駆動（３ライン反転駆動）においても、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７をＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトすることができるため、同一の信号電位が供給される画素電極１４の電位を等しくすることができ、図６４に示す横筋の発生を解消することができる。
【０１６４】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０１６５】
本実施例４のゲートライン駆動回路３０及びＣＳバスライン駆動回路４０では、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングが実施例３のそれとは異なっており、それ以外の構成は、図１０に示す構成と同一である。各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、２行ごとに交互に入力される。すなわち、上述のように、ＣＳ回路４１，４２にはＣＭＩ１が入力され、ＣＳ回路４３，４４にはＣＭＩ２が入力され、ＣＳ回路４５，４６にはＣＭＩ１が入力される。極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングは、図１４に示すように設定されている。
【０１６６】
ここでは、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の接続に関する説明は省略し、３倍角表示駆動を行う液晶表示装置１について、図１４および図１５を用いて説明する。図１５は、実施例４の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。以下では、便宜上、第２〜第４行に対応するＣＳ回路４２，４３，４４を例に挙げて、第１フレームの動作について説明する。
【０１６７】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０１６８】
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【０１６９】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
【０１７０】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０１７１】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０１７２】
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
【０１７３】
続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０１７４】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０１７５】
次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
【０１７６】
その後、シフトレジスタ回路ＳＲ４から４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
【０１７７】
次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第６行にシフトされたシフトレジスタ出力ＳＲＯ６が入力される。なお、このシフトレジスタ出力ＳＲＯ６は、ＣＳ回路４６におけるＯＲ回路４６ｂの一方の端子にも入力される。
【０１７８】
Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ６の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ６が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０１７９】
上記の動作により、図１４および図１５に示すように、第１〜第３行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち下がり、第４〜第６行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち上がる。
【０１８０】
以上のように、本実施例４では、図１０に示す構成を有する液晶表示装置において、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより、３Ｈ反転駆動が可能となる。これにより、３倍角表示駆動を行う液晶表示装置１においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
【０１８１】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図１６は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
【０１８２】
図１６のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、マイナス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、マイナス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、プラス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、プラス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。また、ＣＭＩ１，ＣＭＩ２は、２行ごとに交互にＣＳ回路４ｎに入力される。例えば、ＣＳ回路４１，４２にはＣＭＩ１が入力され、ＣＳ回路４３，４４にはＣＭＩ２が入力され、ＣＳ回路４５，４６にはＣＭＩ１が入力される。
【０１８３】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと第（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋２）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ１の「Ｃ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ１の「Ｂ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ２の「３」のプラス極性を取り込むとともに、第５水平走査期間でＣＭＩ２の「５」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ２の「４」のマイナス極性を取り込むとともに、第６水平走査期間でＣＭＩ２の「６」のプラス極性を取り込む。このようにして、図１４および図１５に示す各ＣＳ信号ＣＳｎを出力する。
【０１８４】
上記実施例３および実施例４に示したように、図１０に示す液晶表示装置１においても、極性反転タイミングが同一あるいは互いに異なる２つの極性信号ＣＭＩ１，ＣＭＩ２を用いることにより、２Ｈ反転駆動および３Ｈ反転駆動が可能となる。そして、４Ｈ，…，ｎＨ反転駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。これにより、２倍角表示駆動および３倍角表示駆動が可能となる。そして、４倍角，…，ｎ倍角表示駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。
【０１８５】
（実施例５）
上記実施例３および実施例４では、ｎ行のＣＳ回路４ｎに、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、第（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力される構成であるが、本発明の液晶表示装置は、これに限定されず、例えば、図１７に示すように、第ｎ行のＣＳ回路４ｎに、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、第（ｎ＋３）行のシフトレジスタ出力ＳＲＯｎ＋３とが入力される構成であってもよい。すなわち、ＣＳ回路４１に、対応する行のシフトレジスタ出力ＳＲＯ１と、第４行のシフトレジスタ出力ＳＲＯ４とが入力される。図１８は、このような構成を備え、２倍角表示駆動を実現する液晶表示装置１における各種信号の波形を示すタイミングチャートである。図１８に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ５は何れも一方の電位（図１８ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でローレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でハイレベルとなっている。ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、２Ｈ期間毎に極性が反転する信号となる。
【０１８６】
そして、ＣＳ信号ＣＳ１〜ＣＳ５は、対応するゲート信号Ｇ１〜Ｇ５の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち下がる。
【０１８７】
これにより、２Ｈ反転駆動が実現されるとともに、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
【０１８８】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０１８９】
図１７に示すように、ＣＳ回路４１には、ゲート信号Ｇ１，Ｇ４に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ４、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴが入力され、ＣＳ回路４２には、ゲート信号Ｇ２，Ｇ５に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ５、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴが入力され、ＣＳ回路４３には、ゲート信号Ｇ３，Ｇ６に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ６、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴが入力され、ＣＳ回路４４には、ゲート信号Ｇ４，Ｇ７に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ７、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴが入力される。極性信号ＣＭＩ１および極性信号ＣＭＩ２は、３行ごとに交互に各ＣＳ回路に入力される。すなわち、上述のように、ＣＳ回路４１，４２，４３にはＣＭＩ１が入力され、ＣＳ回路４４，４５，４６にはＣＭＩ２が入力され、ＣＳ回路４７，４８，４９にはＣＭＩ１が入力される。極性信号ＣＭＩ１，ＣＭＩ２は、図１８に示すタイミングで極性が反転する。
【０１９０】
以下では、便宜上、主として第２及び第３行に対応するＣＳ回路４２，４３を例に挙げて、第１フレームの動作について説明する。図１９は、実施例５の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
【０１９１】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０１９２】
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【０１９３】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０１９４】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０１９５】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａのデータ端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０１９６】
その後、シフトレジスタ回路ＳＲ３から第３行のシフトレジスタ出力ＳＲＯ３が出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ローレベルを保持する。
【０１９７】
次に、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第６行にシフトされたシフトレジスタ出力ＳＲＯ６が入力される。なお、このシフトレジスタ出力ＳＲＯ６は、ＣＳ回路４６におけるＯＲ回路４６ｂの一方の端子にも入力される。
【０１９８】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ６が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０１９９】
以上のように、本実施例５では、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号は、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号は、（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋４）行のゲート信号Ｇ（ｎ＋４）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成される。また、（ｎ＋２）行のＣＳバスライン１５に出力されるＣＳ信号は、（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、（ｎ＋５）行のゲート信号Ｇ（ｎ＋５）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成され、（ｎ＋３）行のＣＳバスライン１５に出力されるＣＳ信号は、（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、（ｎ＋６）行のゲート信号Ｇ（ｎ＋６）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成される。
【０２００】
これにより、２倍角表示駆動を行う液晶表示装置１においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
【０２０１】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図２０は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
【０２０２】
図２０のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、マイナス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、マイナス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、マイナス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、プラス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。ＣＭＩ１，ＣＭＩ２は、極性反転タイミングが図２０に示す関係になるように設定される。また、ＣＭＩ１，ＣＭＩ２は、３行ごとに交互にＣＳ回路４ｎに入力される。例えば、ＣＳ回路４１，４２，４３にはＣＭＩ１が入力され、ＣＳ回路４４，４５，４６にはＣＭＩ２が入力され、ＣＳ回路４７，４８，４９にはＣＭＩ１が入力される。
【０２０３】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと第（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋２）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ１の「Ｂ」のプラス極性を取り込むとともに、第５水平走査期間でＣＭＩ１の「Ｅ」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ１の「Ｃ」のマイナス極性を取り込むとともに、第６水平走査期間でＣＭＩ１の「Ｆ」のプラス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ２の「４」のマイナス極性を取り込むとともに、第７水平走査期間でＣＭＩ２の「７」のプラス極性を取り込む。このようにして、図１８および図１９に示す各ＣＳ信号ＣＳｎを出力する。
【０２０４】
（実施例６）
図２１は、図１７に示した液晶表示装置１において、３倍角表示駆動を行う場合の各種信号の波形を示すタイミングチャートである。図２１では、ＣＭＩ１，ＣＭＩ２は、３水平走査期間（３Ｈ）ごとに極性が反転し、互いの位相が同一に設定されている。よって、本実施例では、極性信号ＣＭＩ１，ＣＭＩ２の何れか一方のみを用いて、各ＣＳ回路に入力する構成としてもよい。
【０２０５】
図２１に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ７は何れも一方の電位（図２１ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
【０２０６】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図２１の記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間「き」は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１〜Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【０２０７】
そして、ＣＳ信号ＣＳ１〜ＣＳ７は、対応するゲート信号Ｇ１〜Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
【０２０８】
このように、３倍角表示駆動を行う液晶表示装置１では、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して３行ごとに互いに異なっているため、第１フレームについても、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７は何れもＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う３行に対応する画素に、マイナス極性でかつ同一電位のソース信号が書き込まれるとともに、該３行の次の隣り合う３行に対応する画素に、プラス極性でかつ同一電位のソース信号が書き込まれ、最初の３行に対応するＣＳ信号の電位は、上記最初の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の３行に対応するＣＳ信号の電位は、上記次の３行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において３ライン反転駆動が実現される。
【０２０９】
そして、上記構成によれば、３倍角表示駆動（３ライン反転駆動）においても、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ７をＣＳ信号ＣＳ１〜ＣＳ７よって適正にシフトすることができるため、同一の信号電位が供給される画素電極１４の電位を等しくすることができ、図６４に示す横筋の発生を解消することができる。
【０２１０】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０２１１】
本実施例６のゲートライン駆動回路３０及びＣＳバスライン駆動回路４０では、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングが実施例５のそれとは異なっており、それ以外の構成は、図１７に示す構成と同一である。各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、（ｎ＋３）行のシフトレジスタ出力ＳＲＯｎ＋３とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、３行ごとに交互に入力される。すなわち、上述のように、ＣＳ回路４１，４２，４３にはＣＭＩ１が入力され、ＣＳ回路４４，４５，４６にはＣＭＩ２が入力され、ＣＳ回路４７，４８，４９にはＣＭＩ１が入力される。極性信号ＣＭＩ１，ＣＭＩ２は、図２１に示すように設定されている。
【０２１２】
ここでは、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の接続に関する説明は省略し、３倍角表示駆動を行う液晶表示装置１について、図２１および図２２を用いて説明する。図２２は、実施例６の液晶表示装置１のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。以下では、便宜上、第２〜第４行に対応するＣＳ回路４２，４３，４４を例に挙げて、第１フレームの動作について説明する。
【０２１３】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０２１４】
その後、２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【０２１５】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０２１６】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０２１７】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０２１８】
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
【０２１９】
続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第６行にシフトされたシフトレジスタ出力ＳＲＯ６が入力される。なお、このシフトレジスタ出力ＳＲＯ６は、ＣＳ回路４６におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０２２０】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ６が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０２２１】
次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
【０２２２】
その後、シフトレジスタ回路ＳＲ４から４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
【０２２３】
次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第７行にシフトされたシフトレジスタ出力ＳＲＯ７が入力される。なお、このシフトレジスタ出力ＳＲＯ７は、ＣＳ回路４７におけるＯＲ回路４７ｂの一方の端子にも入力される。
【０２２４】
Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ７の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ７が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ７の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ７の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０２２５】
上記の動作により、図２１および図２２に示すように、第１〜第３行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち下がり、第４〜第６行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち上がる。
【０２２６】
以上のように、本実施例６では、図１７に示す構成を有する液晶表示装置において、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより、３Ｈ反転駆動が可能となる。これにより、３倍角表示駆動を行う液晶表示装置１においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
【０２２７】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図２３は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
【０２２８】
図２３のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、プラス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、マイナス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、プラス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、プラス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。また、ＣＭＩ１，ＣＭＩ２は、３行ごとに交互にＣＳ回路４ｎに入力される。例えば、ＣＳ回路４１，４２，４３にはＣＭＩ１が入力され、ＣＳ回路４４，４５，４６にはＣＭＩ２が入力され、ＣＳ回路４７，４８，４９にはＣＭＩ１が入力される。
【０２２９】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと第（ｎ＋３）行のシフトレジスタ出力ＳＲＯｎ＋３とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋３）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ１の「Ｂ」のプラス極性を取り込むとともに、第５水平走査期間でＣＭＩ１の「Ｅ」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ１の「Ｃ」のプラス極性を取り込むとともに、第６水平走査期間でＣＭＩ１の「Ｆ」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ２の「４」のマイナス極性を取り込むとともに、第７水平走査期間でＣＭＩ２の「７」のプラス極性を取り込む。このようにして、図２１および図２２に示す各ＣＳ信号ＣＳｎを出力する。
【０２３０】
上記実施例５および実施例６に示したように、図１７に示す液晶表示装置１においても、極性反転タイミングが同一あるいは互いに異なる２つの極性信号ＣＭＩ１，ＣＭＩ２を用いることにより、２Ｈ反転駆動および３Ｈ反転駆動が可能となる。そして、４Ｈ，…，ｎＨ反転駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。これにより、２倍角表示駆動および３倍角表示駆動が可能となる。そして、４倍角，…，ｎ倍角表示駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。
【０２３１】
〔実施の形態２〕
本発明の他の実施形態について、図２５〜図２７に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、上記実施の形態１において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１において定義した用語については、特に断らない限り本実施例においてもその定義に則って用いるものとする。
【０２３２】
本実施の形態に係る液晶表示装置２の概略構成は、図１及び図２に示した実施の形態１に係る液晶表示装置１と同一である。よって、概略構成の説明は省略し、以下では、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の詳細について説明する。本液晶表示装置２では、コントロール回路５０（図１参照）からＣＳバスライン駆動回路４０に極性信号ＣＭＩを入力するための信号線が１本設けられている。そして、極性信号ＣＭＩの極性反転の周波数を調整することにより、ｎ倍角表示駆動を行うためのｎライン反転（ｎＨ）駆動を実現する構成である。ここで、２Ｈ反転駆動の場合は、図１０および図１１に示す構成において、極性信号ＣＭＩを、ＣＭＩ１及びＣＭＩ２の何れか一方にするとともに、その極性反転タイミングを２Ｈごとに設定することで実現可能である。また、３Ｈ反転駆動の場合は、図１７および図２１に示す駆動において、極性信号ＣＭＩを、ＣＭＩ１及びＣＭＩ２の何れか一方にするとともに、その極性反転タイミングを３Ｈごとに設定することで実現可能である。
【０２３３】
このように、単相の極性信号ＣＭＩによりｎライン（ｎＨ）反転駆動を実現するには、第ｍ段のラッチ回路ＣＳＬｍのクロック端子ＣＫに、自段（第ｍ段）のシフトレジスタ出力ＳＲＯｍと、第（ｍ＋ｎ）段のシフトレジスタ出力ＳＲＯｍ＋ｎとの論理和（ＯＲ回路の出力）を入力し、かつ、データ端子Ｄに入力する極性信号ＣＭＩの極性反転タイミングをｎ水平走査期間（ｎＨ）に設定すればよい。以下では、代表例として、４倍角表示駆動を行うための４Ｈ反転駆動を実現するための構成について説明する。
【０２３４】
（実施例７）
図２４は、４ライン（４Ｈ）反転駆動を行う液晶表示装置２における各種信号の波形を示すタイミングチャートである。図２４では、ＧＳＰは垂直走査のタイミングを規定するゲートスタートパルス、ＧＣＫ１（ＣＫ）およびＧＣＫ２（ＣＫＢ）はコントロール回路５０から出力されるシフトレジスタの動作タイミングを規定するゲートクロックを示している。ＧＳＰの立ち下がりから次の立ち下がりまでの期間が１垂直走査期間（１Ｖ期間）に相当する。ＧＣＫ１の立ち上がりからＧＣＫ２の立ち上がりまでの期間、および、ＧＣＫ２の立ち上がりからＧＣＫ１の立ち上がりまでの期間が、１水平走査期間（１Ｈ期間）となる。極性信号ＣＭＩは、４水平走査期間（４Ｈ）で極性が反転する。
【０２３５】
また、図２４では、ソースバスライン駆動回路２０からあるソースバスライン１１（第ｘ列に設けられたソースバスライン１１）に供給されるソース信号Ｓ（ビデオ信号）、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０から第１行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ１及びＣＳ信号ＣＳ１、第１行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ１をこの順に図示している。第２行に設けられたゲートライン１２及びＣＳバスライン１５にそれぞれ供給されるゲート信号Ｇ２及びＣＳ信号ＣＳ２、第２行かつ第ｘ列に設けられた画素電極１４の電位波形Ｖｐｉｘ２をこの順に図示している。第３行〜第９行についても同様である。
【０２３６】
なお、電位Ｖｐｉｘ１〜Ｖｐｉｘ９における破線は対向電極１９の電位を示している。
【０２３７】
以下では、表示映像の最初のフレームを第１フレームとし、それ以前を初期状態とする。図２４に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ９は何れも一方の電位（図２４ではローレベル）に固定されている。第１フレームでは、第１行〜第４行のＣＳ信号ＣＳ１〜ＣＳ４は、対応するゲート信号Ｇ１（対応するシフトレジスタ回路ＳＲ１の出力ＳＲＯ１に相当）〜Ｇ４（対応するシフトレジスタ回路ＳＲ４の出力ＳＲＯ４に相当）それぞれが立ち下がる時点でハイレベルであり、第５行〜第８行のＣＳ信号ＣＳ５〜ＣＳ８は、対応するゲート信号Ｇ５〜Ｇ８が立ち下がる時点でローレベルであり、第９行のＣＳ信号ＣＳ９は、対応するゲート信号Ｇ９が立ち下がる時点でハイレベルとなっている。
【０２３８】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、４水平走査期間（４Ｈ）毎に極性が反転する信号となる。また、ソース信号Ｓは、２水平走査期間（２Ｈ）ずつ同一の電位となる。すなわち、図２４の記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目〜第４番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第５番目〜第８番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目〜第４番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第５番目〜第８番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１〜Ｇ９は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第９番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【０２３９】
そして、ＣＳ信号ＣＳ１〜ＣＳ９は、対応するゲート信号Ｇ１〜Ｇ９の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１〜ＣＳ４のそれぞれは、対応するゲート信号Ｇ１〜Ｇ４が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ５〜ＣＳ８のそれぞれは、対応するゲート信号Ｇ５〜Ｇ８が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ９は、対応するゲート信号Ｇ９が立ち下がった後に立ち下がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１〜ＣＳ４のそれぞれは、対応するゲート信号Ｇ１〜Ｇ４が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ５〜ＣＳ８のそれぞれは、対応するゲート信号Ｇ５〜Ｇ８が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ９は、対応するゲート信号Ｇ９が立ち下がった後に立ち上がる。
【０２４０】
このように、４倍角表示駆動を行う液晶表示装置２では、ゲート信号が立ち下がる時点のＣＳ信号の電位が、ソース信号Ｓの極性に対応して４行ごとに互いに異なっているため、第１フレームについて、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ９は何れもＣＳ信号ＣＳ１〜ＣＳ９よって適正にシフトされることになる。そのため、同一階調のソース信号Ｓが入力されると、対向電極電位とシフト後の画素電極１４の電位との電位差は正極性と負極性とで同じになる。すなわち、第１フレームでは、同一画素列において、隣り合う４行に対応する画素に、マイナス極性でかつ同一電位のソース信号が書き込まれるとともに、該４行の次の隣り合う４行に対応する画素に、プラス極性でかつ同一電位のソース信号が書き込まれ、最初の４行に対応するＣＳ信号ＣＳ１〜ＣＳ４の電位は、上記最初の４行に対応する画素への書き込み中は極性反転することなく、書き込み後にマイナス方向に極性反転し、かつ次の書き込みまで極性反転せず、次の４行に対応するＣＳ信号ＣＳ５〜ＣＳ８の電位は、上記次の４行に対応する画素への書き込み中は極性反転することなく、書き込み後にプラス方向に極性反転し、次の書き込みまで極性反転しないようになっている。これにより、ＣＣ駆動において４倍角表示駆動が実現される。また、上記構成によれば、画素電極１４の電位Ｖｐｉｘ１〜Ｖｐｉｘ９をＣＳ信号ＣＳ１〜ＣＳ９よって適正にシフトすることができるため、表示映像に生じる明暗からなる横筋を解消することもできる。
【０２４１】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０２４２】
図２５は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。ＣＳバスライン駆動回路４０は、複数のＣＳ回路４１，４２，４３，…を、各行に対応して備えている。各ＣＳ回路４１，４２，４３，…は、それぞれ、Ｄラッチ回路４１ａ，４２ａ，４３ａ，…、及びＯＲ回路４１ｂ，４２ｂ，４３ｂ，…を備えている。ゲートライン駆動回路３０は、複数のシフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ３，…を備えている。なお、図２５では、ゲートライン駆動回路３０およびＣＳバスライン駆動回路４０は、液晶表示パネルの一方端側に形成されているが、これに限定されず、それぞれが互いに異なる側に形成されていてもよい。
【０２４３】
ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ５に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ５、極性信号ＣＭＩ、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ６に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ６、極性信号ＣＭＩ、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ７に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ７、極性信号ＣＭＩ、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ８に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ８、極性信号ＣＭＩ、及びリセット信号ＲＥＳＥＴである。このように、各ＣＳ回路には、対応する第ｍ行のシフトレジスタ出力ＳＲＯｍと、第（ｍ＋４）行のシフトレジスタ出力ＳＲＯｍ＋４とが入力されるとともに、極性信号ＣＭＩが入力される。極性信号ＣＭＩは、４水平走査期間で極性が反転する（図２４参照）。極性信号ＣＭＩおよびリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。
【０２４４】
以下では、便宜上、主として第４及び第５行に対応するＣＳ回路４４，４５を例に挙げる。
【０２４５】
Ｄラッチ回路４４ａのリセット端子ＣＬには、リセット信号ＲＥＳＥＴが入力され、データ端子Ｄには、極性信号ＣＭＩが入力され、クロック端子ＣＫには、ＯＲ回路４４ｂの出力が入力される。このＤラッチ回路４４ａは、クロック端子ＣＫに入力される信号の電位レベルの変化（ローレベルからハイレベル又はハイレベルからローレベル）に応じて、データ端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）を電位レベルの変化を示すＣＳ信号ＣＳ４として出力する。
【０２４６】
具体的には、Ｄラッチ回路４４ａは、クロック端子ＣＫに入力される信号の電位レベルがハイレベルのときは、データ端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）を出力する。また、Ｄラッチ回路４４ａは、クロック端子ＣＫに入力される信号の電位レベルがハイレベルからローレベルに変化すると、変化した時点の端子Ｄに入力される極性信号ＣＭＩの入力状態（ローレベル又はハイレベル）をラッチし、次にクロック端子ＣＫに入力される信号の電位レベルがハイレベルになるまでラッチした状態を保持する。そして、Ｄラッチ回路４４ａは、出力端子Ｑから、電位レベルの変化を示すＣＳ信号ＣＳ４として出力される。
【０２４７】
Ｄラッチ回路４５ａのリセット端子ＣＬ及びデータ端子Ｄには、同様に、それぞれリセット信号ＲＥＳＥＴ及び極性信号ＣＭＩが入力される。一方、Ｄラッチ回路４５ａのクロック端子ＣＫには、ＯＲ回路４５ｂの出力が入力される。これにより、Ｄラッチ回路４５ａの出力端子Ｑから、電位レベルの変化を示すＣＳ信号ＣＳ５が出力される。
【０２４８】
ＯＲ回路４４ｂは、対応する第４行のシフトレジスタ回路ＳＲ４の出力信号ＳＲＯ４、及び、第８行のシフトレジスタ回路ＳＲ８の出力信号ＳＲＯ８が入力されることにより、図２６に示す信号Ｍ４を出力する。また、ＯＲ回路４５ｂは、対応する行のシフトレジスタ回路ＳＲ５の出力信号ＳＲＯ５、及び、第９行のシフトレジスタ回路ＳＲ９の出力信号ＳＲＯ９が入力されることにより、図２６に示す信号Ｍ５を出力する。
【０２４９】
なお、各ＯＲ回路に入力されるシフトレジスタ出力ＳＲＯは、図２４に示す、Ｄタイプのフリップフロップ回路を備えるゲートライン駆動回路３０において、周知の方法により生成される。ゲートライン駆動回路３０は、コントロール回路５０から供給されたゲートスタートパルスＧＳＰを、１水平走査期間の周期を有するゲートクロックＧＣＫのタイミングで順次次段のシフトレジスタ回路ＳＲにシフトさせる。
【０２５０】
図２６は、実施例７の液晶表示装置２のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
【０２５１】
まず、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａの端子Ｄには極性信号ＣＭＩが入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
【０２５２】
その後、第４行のゲートライン１２に供給されるゲート信号Ｇ４に対応するシフトレジスタ出力ＳＲＯ４がシフトレジスタ回路ＳＲ４から出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ハイレベルを保持する。
【０２５３】
続いて、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第８行にシフトされたシフトレジスタ出力ＳＲＯ８が入力される。なお、このシフトレジスタ出力ＳＲＯ８は、ＣＳ回路４８におけるＯＲ回路４８ｂの一方の端子にも入力される。
【０２５４】
Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ８の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ８が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ８の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ８の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０２５５】
なお、第１行〜第３行では、図２６に示すように、上記第４行と同一の波形となる。
【０２５６】
次に、第５行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４５におけるＤラッチ回路４５ａのデータ端子Ｄには極性信号ＣＭＩが入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４５ａの出力端子Ｑから出力されるＣＳ信号ＣＳ５の電位はローレベルで保持される。
【０２５７】
その後、第５行のゲートライン１２に供給されるゲート信号Ｇ５に対応するシフトレジスタ出力ＳＲＯ５がシフトレジスタ回路ＳＲ５から出力され、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ５におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ５におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ５がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ５におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ５がハイレベルになるまで、ローレベルを保持する。
【０２５８】
次に、ＯＲ回路４５ｂの他方の端子に、ゲートライン駆動回路３０において第９行にシフトされたシフトレジスタ出力ＳＲＯ９が入力される。なお、このシフトレジスタ出力ＳＲＯ９は、ＣＳ回路４９におけるＯＲ回路４９ｂの一方の端子にも入力される。
【０２５９】
Ｄラッチ回路４５ａのクロック端子ＣＫには、信号Ｍ５におけるシフトレジスタ出力ＳＲＯ９の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩの入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ９が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ５の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ５におけるシフトレジスタ出力ＳＲＯ９の電位変化（ハイからロー）があるまで（信号Ｍ５がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ５におけるシフトレジスタ出力ＳＲＯ９の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩの入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ５が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０２６０】
なお、第６行〜第８行では、図２６に示すように、上記第５行と同一の波形となる。また、第２フレームでは、図２４に示すように、極性信号ＣＭＩの極性が逆転するため、第１行〜第４行については、第１フレームにおける第５行〜第８行と同一の波形となり、第５行〜第８行については、第１フレームにおける第１行〜第４行と同一の波形となる。第３フレーム以降は、各行について、第１フレームおよび第２フレームの波形を交互に繰り返す動作となる。
【０２６１】
このように、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、４Ｈ反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。
【０２６２】
すなわち、本実施例７では、第ｍ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｍは、第ｍ行のゲート信号Ｇｍの立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｍ＋４）行のゲート信号Ｇ（ｍ＋４）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成され、第（ｍ＋１）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｍ＋１は、第（ｍ＋１）行のゲート信号Ｇ（ｍ＋１）の立ち上がり時の極性信号ＣＭＩの電位レベル、及び、第（ｍ＋５）行のゲート信号Ｇ（ｍ＋５）の立ち上がり時の極性信号ＣＭＩの電位レベルをラッチすることにより生成される。
【０２６３】
これにより、４倍角表示駆動を行う液晶表示装置２においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋の発生を防止して表示品位の向上を図るという効果を奏することができる。
【０２６４】
ここで、ＣＳ回路に入力される極性信号ＣＭＩと、シフトレジスタ出力ＳＲＯとの関係について説明する。図２７は、ＣＳ回路に入力される極性信号ＣＭＩおよびシフトレジスタ出力ＳＲＯと、ＣＳ回路から出力されるＣＳ信号ＣＳの対応関係を示している。
【０２６５】
図２７のＣＭＩについて、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性（プラス極性あるいはマイナス極性）を示している。例えば、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、プラス極性であり、第４番目の水平走査期間「Ｄ」では、プラス極性であり、第５番目の水平走査期間「Ｅ」では、マイナス極性となっている。このように、ＣＭＩは、４水平走査期間ごとに極性が反転する。
【０２６６】
ＣＳ回路では、クロック端子ＣＫに、第ｍ行のシフトレジスタ出力ＳＲＯｍと第（ｍ＋４）行のシフトレジスタ出力ＳＲＯｍ＋４とが入力されるため、ｍ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｍ＋４）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、第１行に対応するＣＳ回路４１では、第１水平走査期間でＣＭＩの「Ａ」のプラス極性を取り込むとともに、第５水平走査期間でＣＭＩの「Ｅ」のマイナス極性を取り込む。第２行に対応するＣＳ回路４２では、第２水平走査期間でＣＭＩの「Ｂ」のプラス極性を取り込むとともに、第６水平走査期間でＣＭＩの「Ｆ」のマイナス極性を取り込む。第３行に対応するＣＳ回路４３では、第３水平走査期間でＣＭＩの「Ｃ」のプラス極性を取り込むとともに、第７水平走査期間でＣＭＩの「Ｇ」のマイナス極性を取り込む。第４行に対応するＣＳ回路４４では、第４水平走査期間でＣＭＩの「Ｄ」のプラス極性を取り込むとともに、第８水平走査期間でＣＭＩの「Ｈ」のマイナス極性を取り込む。第５行に対応するＣＳ回路４５では、第５水平走査期間でＣＭＩの「Ｅ」のマイナス極性を取り込むとともに、第９水平走査期間でＣＭＩの「Ｉ」のプラス極性を取り込む。このようにして、図２４および図２６に示す各ＣＳ信号ＣＳを出力する。
【０２６７】
〔実施の形態３〕
本発明の他の実施形態について、図２８〜図４３に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、上記実施の形態１において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１において定義した用語については、特に断らない限り本実施例においてもその定義に則って用いるものとする。
【０２６８】
本実施の形態に係る液晶表示装置３の概略構成は、図１及び図２に示した実施の形態１に係る液晶表示装置１と同一である。よって、概略構成の説明は省略し、以下では、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の詳細について説明する。本液晶表示装置３では、実施形態１と同様、コントロール回路５０（図１参照）からＣＳバスライン駆動回路４０に極性信号ＣＭＩを入力するための信号線が２本設けられている。各信号線に入力される極性信号ＣＭＩ１，ＣＭＩ２は、互いの極性が逆転した波形となっている。この構成において、ｎ倍角表示駆動を行うためのｎライン反転（ｎＨ）駆動を実現するために、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整するとともに、各行のラッチ回路ＣＳＬに入力する極性信号ＣＭＩ１，ＣＭＩ２を設定する。以下、具体例について説明する。
【０２６９】
（実施例８）
図２８は、２ライン（２Ｈ）反転駆動を行う液晶表示装置３における各種信号の波形を示すタイミングチャートである。図２８では、極性信号ＣＭＩ１，ＣＭＩ２は、１水平走査期間（１Ｈ）ごとに極性が反転するとともに、互いの極性が逆転するように設定されている。
【０２７０】
図２８に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ５は何れも一方の電位（図２８ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１（対応するシフトレジスタ回路ＳＲ１の出力ＳＲＯ１に相当）が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でローレベルであり、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でハイレベルとなっている。
【０２７１】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、２水平走査期間（２Ｈ）毎に極性が反転する信号となる。また、ソース信号Ｓは、２水平走査期間（２Ｈ）ずつ同一の電位となる。すなわち、図２８の記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目および第２番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第３番目および第４番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目および第２番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第３番目および第４番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。また、図２８では、一様な映像を表示する場合を想定しているため、ソース信号Ｓの振幅は一定である。一方、ゲート信号Ｇ１〜Ｇ５は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第５番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【０２７２】
そして、ＣＳ信号ＣＳ１〜ＣＳ５は、対応するゲート信号Ｇ１〜Ｇ５の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２のそれぞれは、対応するゲート信号Ｇ１，Ｇ２が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ３，ＣＳ４のそれぞれは、対応するゲート信号Ｇ３，Ｇ４が立ち下がった後に立ち下がる。
【０２７３】
これにより、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
【０２７４】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０２７５】
図２９は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。ＣＳバスライン駆動回路４０は、複数のＣＳ回路４１，４２，４３，…，４ｎを、各行に対応して備えている。各ＣＳ回路４１，４２，４３，…，４ｎは、それぞれ、Ｄラッチ回路４１ａ，４２ａ，４３ａ，…，４ｎａ、及びＯＲ回路４１ｂ，４２ｂ，４３ｂ，…，４ｎｂを備えている。ゲートライン駆動回路３０は、複数のシフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ３，…，ＳＲｎを備えている。なお、図２９では、ゲートライン駆動回路３０およびＣＳバスライン駆動回路４０は、液晶表示パネルの一方端側に形成されているが、これに限定されず、それぞれが互いに異なる側に形成されていてもよい。
【０２７６】
ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ２に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ２、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ３に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ３、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ４に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ４、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ５に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ５、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴである。このように、各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、２行ごとに交互に入力される。極性信号ＣＭＩ１，ＣＭＩ２およびリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。
【０２７７】
以下では、便宜上、主として第２及び第３行に対応するＣＳ回路４２，４３を例に挙げる。図３０は、実施例８の液晶表示装置３のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
【０２７８】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０２７９】
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【０２８０】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第３行にシフトされたシフトレジスタ出力ＳＲＯ３が入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
【０２８１】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０２８２】
第２フレームでは、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ローレベル）がラッチされ、信号Ｍ２が次にハイレベルになるまで、ローレベルを保持する。
【０２８３】
次に、Ｄラッチ回路４２ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
【０２８４】
なお、第１行では、シフトレジスタ出力ＳＲＯ１，ＳＲＯ２で極性信号ＣＭＩ１をラッチすることにより、図３０に示すＣＳ信号ＣＳ１を出力する。
【０２８５】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａのデータ端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０２８６】
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ローレベルを保持する。
【０２８７】
次に、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
【０２８８】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０２８９】
第２フレームでは、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ハイレベル）が転送された後、シフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ハイレベル）がラッチされ、信号Ｍ３が次にハイレベルになるまで、ハイレベルを保持する。
【０２９０】
次に、Ｄラッチ回路４３ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。
【０２９１】
そして、次にクロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０２９２】
なお、第４行では、シフトレジスタ出力ＳＲＯ４，ＳＲＯ５で極性信号ＣＭＩ１をラッチすることにより、図３０に示すＣＳ信号ＣＳ４を出力する。
【０２９３】
このように、各行に対応したＣＳ回路４１，４２，４３，…，４ｎにより、２Ｈ反転駆動において、全フレームについて、当該行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルを、当該行のゲート信号が立ち下がった後に、高低間で切り替えることができる。
【０２９４】
すなわち、本実施例８では、第ｎ行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎは、第ｎ行のゲート信号Ｇｎの立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成され、第（ｎ＋１）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋１は、第（ｎ＋１）行のゲート信号Ｇ（ｎ＋１）の立ち上がり時の極性信号ＣＭＩ１の電位レベル、及び、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ１の電位レベルをラッチすることにより生成される。また、第（ｎ＋２）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋２は、第（ｎ＋２）行のゲート信号Ｇ（ｎ＋２）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成され、第（ｎ＋３）行のＣＳバスライン１５に出力されるＣＳ信号ＣＳｎ＋３は、第（ｎ＋３）行のゲート信号Ｇ（ｎ＋３）の立ち上がり時の極性信号ＣＭＩ２の電位レベル、及び、（ｎ＋４）行のゲート信号Ｇ（ｎ＋４）の立ち上がり時の極性信号ＣＭＩ２の電位レベルをラッチすることにより生成される。
【０２９５】
これにより、２倍角表示駆動を行う液晶表示装置３においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋の発生を防止して表示品位の向上を図るという効果を奏することができる。
【０２９６】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図３１は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）およびシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
【０２９７】
図３１のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性（プラス極性あるいはマイナス極性）を示している。例えば、第２番目の水平走査期間「Ｂ」では、マイナス極性であり、第３番目の水平走査期間「Ｃ」では、プラス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、プラス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、マイナス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、マイナス極性であり、第４番目の水平走査期間「４」では、プラス極性となっている。このように、ＣＭＩ１，ＣＭＩ２は、１水平走査期間ごとに極性が反転するとともに、互いの極性が逆転している。また、ＣＭＩ１，ＣＭＩ２は、２行ごとに交互にＣＳ回路４ｎに入力される。例えば、図２９に示すように、ＣＳ回路４１にはＣＭＩ１が入力され、ＣＳ回路４２にはＣＭＩ２が入力され、ＣＳ回路４３にはＣＭＩ２が入力され、ＣＳ回路４４にはＣＭＩ１が入力され、ＣＳ回路４５にはＣＭＩ１が入力される。
【０２９８】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと次行の第（ｎ＋１）行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩ１（あるいはＣＭＩ２）をラッチするととともに、（ｎ＋１）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩ１（あるいはＣＭＩ２）をラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第２水平走査期間でＣＭＩ１の「Ｂ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ２の「２」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込むとともに、第４水平走査期間でＣＭＩ２の「４」のプラス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込むとともに、第５水平走査期間でＣＭＩ１の「Ｅ」のプラス極性を取り込む。このようにして、図２８および図３０に示す各ＣＳ信号ＣＳｎを出力する。
【０２９９】
（実施例９）
図３２は、３ライン（３Ｈ）反転駆動を行う液晶表示装置３における各種信号の波形を示すタイミングチャートである。図３２では、実施例８と同様、極性信号ＣＭＩ１，ＣＭＩ２は、１水平走査期間（１Ｈ）ごとに極性が反転するとともに、互いの極性が逆転するように設定されている。
【０３００】
図３２に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ７は何れも一方の電位（図３２ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
【０３０１】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図３２の記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１〜Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【０３０２】
そして、ＣＳ信号ＣＳ１〜ＣＳ７は、対応するゲート信号Ｇ１〜Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
【０３０３】
これにより、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
【０３０４】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０３０５】
図３３は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ２に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ２、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ３に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ３、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ４に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ４、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ５に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ５、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴである。このように、各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、規則的（第ｎ行から、ＣＭＩ１→ＣＭＩ２→ＣＭＩ１→ＣＭＩ１→ＣＭＩ２→ＣＭＩ１）に入力される。極性信号ＣＭＩ１，ＣＭＩ２およびリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。
【０３０６】
以下では、便宜上、主として第２〜第４行に対応するＣＳ回路４２，４３，４４を例に挙げる。図３４は、実施例９の液晶表示装置３のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
【０３０７】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０３０８】
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【０３０９】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第３行にシフトされたシフトレジスタ出力ＳＲＯ３が入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
【０３１０】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０３１１】
第２フレームでは、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ローレベル）がラッチされ、信号Ｍ２が次にハイレベルになるまで、ローレベルを保持する。
【０３１２】
次に、Ｄラッチ回路４２ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
【０３１３】
なお、第１行では、シフトレジスタ出力ＳＲＯ１，ＳＲＯ２で極性信号ＣＭＩ１をラッチすることにより、図３４に示すＣＳ信号ＣＳ１を出力する。
【０３１４】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０３１５】
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
【０３１６】
続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
【０３１７】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０３１８】
第２フレームでは、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ１の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ１の入力状態（ローレベル）がラッチされ、信号Ｍ３が次にハイレベルになるまで、ローレベルを保持する。
【０３１９】
次に、Ｄラッチ回路４３ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
【０３２０】
次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
【０３２１】
その後、シフトレジスタ回路ＳＲ４から第４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
【０３２２】
次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０３２３】
Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０３２４】
第２フレームでは、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ１の入力状態（ハイレベル）が転送された後、シフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ハイレベル）がラッチされ、信号Ｍ４が次にハイレベルになるまで、ハイレベルを保持する。
【０３２５】
次に、Ｄラッチ回路４４ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ハイレベルからローレベルに切り替わる。
【０３２６】
そして、次にクロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０３２７】
なお、第５行では、シフトレジスタ出力ＳＲＯ５，ＳＲＯ６で極性信号ＣＭＩ２をラッチすることにより、図３４に示すＣＳ信号ＣＳ５を出力する。
【０３２８】
以上のように、本実施例９では、図３３に示す構成を有する液晶表示装置３において、極性信号ＣＭＩ１，ＣＭＩ２と各ＣＳ回路との接続関係を調整することにより、３Ｈ反転駆動が可能となる。これにより、３倍角表示駆動を行う液晶表示装置３においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
【０３２９】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図３５は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
【０３３０】
図３５のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性（プラス極性あるいはマイナス極性）を示している。例えば、第２番目の水平走査期間「Ｂ」では、マイナス極性であり、第３番目の水平走査期間「Ｃ」では、プラス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、プラス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、マイナス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、マイナス極性であり、第４番目の水平走査期間「４」では、プラス極性となっている。このように、ＣＭＩ１，ＣＭＩ２は、１水平走査期間ごとに極性が反転するとともに、互いの極性が逆転している。また、ＣＭＩ１，ＣＭＩ２は、各ＣＳ回路に規則的（ＣＳ回路４１：ＣＭＩ１、ＣＳ回路４２：ＣＭＩ２、ＣＳ回路４３：ＣＭＩ１、ＣＳ回路４４：ＣＭＩ１、ＣＳ回路４５：ＣＭＩ２、ＣＳ回路４６：ＣＭＩ１）に入力される。
【０３３１】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと次行の第（ｎ＋１）行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋１）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第２水平走査期間でＣＭＩ１の「Ｂ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ２の「２」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ１の「Ｃ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込むとともに、第５水平走査期間でＣＭＩ１の「Ｅ」のプラス極性を取り込む。このようにして、図３２および図３４に示す各ＣＳ信号ＣＳｎを出力する。
【０３３２】
上記実施例８および実施例９に示したように、互いに位相が異なる２つの極性信号ＣＭＩ１，ＣＭＩ２を用いることにより、２Ｈ反転駆動および３Ｈ反転駆動が可能となる。そして、４Ｈ，…，ｎＨ（ｎライン）反転駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２とＣＳ回路４ｎとの接続関係を調整することにより実現可能となる。これにより、２倍角表示駆動および３倍角表示駆動が可能となる。そして、４倍角，…，ｎ倍角表示駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。
【０３３３】
（実施例１０）
３ライン（３Ｈ）反転駆動を行う他の液晶表示装置３について説明する。図３７は、この液晶表示装置３における各種信号の波形を示すタイミングチャートである。なお、図３７では、極性信号ＣＭＩ１，ＣＭＩ２は、２水平走査期間（２Ｈ）ごとに極性が反転するとともに、互いの極性が逆転するように設定されている。
【０３３４】
図３７に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ７は何れも一方の電位（図３７ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
【０３３５】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図３７の記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１〜Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【０３３６】
そして、ＣＳ信号ＣＳ１〜ＣＳ７は、対応するゲート信号Ｇ１〜Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
【０３３７】
これにより、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
【０３３８】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０３３９】
図３６は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力されるとともに、極性信号ＣＭＩ１あるいは極性信号ＣＭＩ２が入力される。
【０３４０】
ここでは、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の接続に関する説明は省略し、３Ｈ反転駆動について、図３７および図３８を用いて説明する。図３８は、実施例１０の液晶表示装置３のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。以下では、便宜上、第２〜第４行に対応するＣＳ回路４２，４３，４４を例に挙げて、第１フレームの動作について説明する。
【０３４１】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０３４２】
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【０３４３】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子にも入力される。
【０３４４】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０３４５】
なお、第１行では、シフトレジスタ出力ＳＲＯ１，ＳＲＯ３で極性信号ＣＭＩ１をラッチすることにより、図３８に示すＣＳ信号ＣＳ１を出力する。
【０３４６】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０３４７】
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
【０３４８】
続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０３４９】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０３５０】
次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
【０３５１】
その後、シフトレジスタ回路ＳＲ４から４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
【０３５２】
次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第６行にシフトされたシフトレジスタ出力ＳＲＯ６が入力される。なお、このシフトレジスタ出力ＳＲＯ６は、ＣＳ回路４６におけるＯＲ回路４６ｂの一方の端子にも入力される。
【０３５３】
Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ６の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ６が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０３５４】
なお、第５行では、シフトレジスタ出力ＳＲＯ５，ＳＲＯ７で極性信号ＣＭＩ２をラッチすることにより、図３８に示すＣＳ信号ＣＳ５を出力する。
【０３５５】
これにより、３倍角表示駆動を行う液晶表示装置３においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
【０３５６】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図３９は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
【０３５７】
図３９のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、マイナス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性であり、第５番目の水平走査期間「Ｅ」では、プラス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、マイナス極性であり、第２番目の水平走査期間「２」では、マイナス極性であり、第３番目の水平走査期間「３」では、プラス極性であり、第４番目の水平走査期間「４」では、プラス極性となっている。また、ＣＭＩ１，ＣＭＩ２は、所定の規則に従って、ＣＳ回路４ｎに入力される。
【０３５８】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと第（ｎ＋２）行のシフトレジスタ出力ＳＲＯｎ＋２とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋２）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ１の「Ｃ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ１の「Ｂ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ２の「３」のプラス極性を取り込むとともに、第５水平走査期間でＣＭＩ２の「５」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込むとともに、第６水平走査期間でＣＭＩ１の「Ｆ」のプラス極性を取り込む。このようにして、図３７および図３８に示す各ＣＳ信号ＣＳｎを出力する。
【０３５９】
（実施例１１）
実施例８に示した２倍角表示駆動を行う液晶表示装置３を以下の構成としてもよい。すなわち、第ｎ行のＣＳ回路４ｎに、対応する第ｎ行のシフトレジスタ出力ＳＲＯｎと、第（ｎ＋３）行のシフトレジスタ出力ＳＲＯｎ＋３とが入力される構成である。
【０３６０】
図４０は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。例えば、ＣＳ回路４２のＯＲ回路４２ｂには、シフトレジスタ出力ＳＲＯ２と、第５行のシフトレジスタ出力ＳＲＯ５とが入力され、Ｄラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ１される。ＣＳ回路４３のＯＲ回路４３ｂには、シフトレジスタ出力ＳＲＯ３と、第６行のシフトレジスタ出力ＳＲＯ６とが入力され、Ｄラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ２される。
【０３６１】
図４１は、このような構成を備え、２倍角表示駆動を行う液晶表示装置３における各種信号の波形を示すタイミングチャートである。なお、極性信号ＣＭＩ１，ＣＭＩ２は、２水平走査期間（２Ｈ）ごとに極性が反転するとともに、互いの極性が逆転するように設定されている。
【０３６２】
図４２は、実施例１１の液晶表示装置３のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。図４３は、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１（あるいはＣＭＩ２）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。ＣＳ回路の動作は上述した各実施例（特に、実施例５）と同様であるため、ここでは説明を省略する。
〔実施の形態４〕
本発明の他の実施形態について、図４４〜図５１に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、上記実施の形態１において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１において定義した用語については、特に断らない限り本実施例においてもその定義に則って用いるものとする。
【０３６３】
本実施の形態に係る液晶表示装置４の概略構成は、図１及び図２に示した実施の形態１に係る液晶表示装置１と同一である。よって、概略構成の説明は省略し、以下では、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の詳細について説明する。本液晶表示装置４では、コントロール回路５０（図１参照）からＣＳバスライン駆動回路４０に極性信号ＣＭＩを入力するための信号線が、複数本設けられている。この構成において、ｎ倍角表示駆動を行うためのｎライン反転（ｎＨ）駆動を実現するために、極性信号ＣＭＩの本数を調整するとともに、極性反転タイミング（周波数）を調整する。以下、具体例について説明する。
【０３６４】
（実施例１２）
図４４は、３ライン（３Ｈ）反転駆動を行う液晶表示装置４における各種信号の波形を示すタイミングチャートである。図４４では、極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３は、３水平走査期間（３Ｈ）ごとに極性が反転するとともに、ＣＭＩ１およびＣＭＩ２が１水平走査期間（１Ｈ）ずれており、ＣＭＩ２およびＣＭＩ３が１水平走査期間（１Ｈ）ずれている。
【０３６５】
図４４に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ７は何れも一方の電位（図４４ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
【０３６６】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図４４の記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１〜Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【０３６７】
そして、ＣＳ信号ＣＳ１〜ＣＳ７は、対応するゲート信号Ｇ１〜Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
【０３６８】
これにより、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
【０３６９】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０３７０】
図４５は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ２に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ２、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ３に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ３、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ４に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ４、極性信号ＣＭＩ３、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ５に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ５、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴである。このように、各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるとともに、極性信号ＣＭＩ１および極性信号ＣＭＩ２が、規則的（第ｎ行から、ＣＭＩ１→ＣＭＩ２→ＣＭＩ３→ＣＭＩ１→ＣＭＩ２→ＣＭＩ３）に入力される。極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３およびリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。
【０３７１】
以下では、便宜上、主として第２及び第３行に対応するＣＳ回路４２，４３を例に挙げる。図４６は、実施例１２の液晶表示装置４のＣＳバスライン駆動回路４０に入出力される各種信号の波形を示している。
【０３７２】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０３７３】
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【０３７４】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第３行にシフトされたシフトレジスタ出力ＳＲＯ３が入力される。なお、このシフトレジスタ出力ＳＲＯ３は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
【０３７５】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０３７６】
第２フレームでは、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ２の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ローレベル）がラッチされ、信号Ｍ２が次にハイレベルになるまで、ローレベルを保持する。
【０３７７】
次に、Ｄラッチ回路４２ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
【０３７８】
なお、第１行では、シフトレジスタ出力ＳＲＯ１，ＳＲＯ２で極性信号ＣＭＩ１をラッチすることにより、図４６に示すＣＳ信号ＣＳ１を出力する。
【０３７９】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ３が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０３８０】
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ３の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
【０３８１】
続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第４行にシフトされたシフトレジスタ出力ＳＲＯ４が入力される。なお、このシフトレジスタ出力ＳＲＯ４は、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子にも入力される。
【０３８２】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ３の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ４が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０３８３】
第２フレームでは、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ３の入力状態（ローレベル）が転送された後、シフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ３の入力状態（ローレベル）がラッチされ、信号Ｍ３が次にハイレベルになるまで、ローレベルを保持する。
【０３８４】
次に、Ｄラッチ回路４３ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ３の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。そして、クロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３が第３フレームにおいてハイレベルになるまで、ハイレベルを保持する。
【０３８５】
次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
【０３８６】
その後、シフトレジスタ回路ＳＲ４から第４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
【０３８７】
次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０３８８】
Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０３８９】
第２フレームでは、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４のハイレベルの期間、データ端子Ｄに入力される極性信号ＣＭＩ１の入力状態（ハイレベル）が転送された後、シフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されたときの極性信号ＣＭＩ２の入力状態（ハイレベル）がラッチされ、信号Ｍ４が次にハイレベルになるまで、ハイレベルを保持する。
【０３９０】
次に、Ｄラッチ回路４４ａのクロック端子ＣＫには、シフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ハイレベルからローレベルに切り替わる。
【０３９１】
そして、次にクロック端子ＣＫに入力されるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫにシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４が第３フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０３９２】
なお、第５行では、シフトレジスタ出力ＳＲＯ５，ＳＲＯ６で極性信号ＣＭＩ２をラッチすることにより、図４６に示すＣＳ信号ＣＳ５を出力する。
【０３９３】
以上のように、本実施例１２では、３Ｈごとに極性が反転するとともに互いの位相がずれている極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３を用いることにより、３Ｈ反転駆動が可能となる。これにより、３倍角表示駆動を行う液晶表示装置４においても、ＣＳバスライン駆動回路４０を適正に動作させることが可能となるため、横筋の原因となる上記変則的な波形を解消することができ、表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図るという効果を奏することができる。
【０３９４】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図４７は、ＣＳ回路４ｎに入力される極性信号（ＣＭＩ１，ＣＭＩ２およびＣＭＩ３の何れか）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
【０３９５】
図４７のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性（プラス極性あるいはマイナス極性）を示している。例えば、第１番目の水平走査期間「Ａ」では、プラス極性であり、第２番目の水平走査期間「Ｂ」では、マイナス極性であり、第３番目の水平走査期間「Ｃ」では、マイナス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、プラス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、マイナス極性であり、第４番目の水平走査期間「４」では、マイナス極性となっている。ＣＭＩ３について、記号ａ〜ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「ａ」では、プラス極性であり、第２番目の水平走査期間「ｂ」では、プラス極性であり、第３番目の水平走査期間「ｃ」では、プラス極性であり、第４番目の水平走査期間「ｄ」では、マイナス極性となっている。このように、ＣＭＩ１，ＣＭＩ２，ＣＭＩ３は、３水平走査期間ごとに極性が反転するとともに、ＣＭＩ１およびＣＭＩ２の位相が１水平走査期間ずれており、ＣＭＩ２およびＣＭＩ３の位相が１水平走査期間ずれている。また、ＣＭＩ１，ＣＭＩ２，ＣＭＩ３は、各ＣＳ回路に規則的（ＣＳ回路４１：ＣＭＩ１、ＣＳ回路４２：ＣＭＩ２、ＣＳ回路４３：ＣＭＩ３、ＣＳ回路４４：ＣＭＩ１、ＣＳ回路４５：ＣＭＩ２、ＣＳ回路４６：ＣＭＩ３）に入力される。
【０３９６】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと次行の第（ｎ＋１）行のシフトレジスタ出力ＳＲＯｎ＋１とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋１）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第２水平走査期間でＣＭＩ１の「Ｂ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ２の「２」のプラス極性を取り込むとともに、第３水平走査期間でＣＭＩ２の「３」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ３の「ｃ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ３の「ｄ」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込むとともに、第５水平走査期間でＣＭＩ１の「Ｅ」のプラス極性を取り込む。このようにして、図４４および図４６に示す各ＣＳ信号ＣＳｎを出力する。
【０３９７】
上記実施例１２に示したように、周波数の異なる複数の極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３を用いることにより、３Ｈ反転駆動が可能となる。そして、４Ｈ，…，ｎＨ（ｎライン）反転駆動についても同様に、周波数及び極性信号の本数を変えることにより実現可能となる。例えば、４Ｈ反転駆動では、４つの極性信号ＣＭＩ１〜ＣＭＩ４を利用し、各極性信号の周波数を４Ｈごとに極性が反転するように設定するとともに、各極性信号を各ＣＳ回路へ順次入力する構成とすればよい。これにより、２倍角表示駆動および３倍角表示駆動が可能となる。そして、４倍角，…，ｎ倍角表示駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。
【０３９８】
（実施例１３）
上記実施例１２では、第ｎ行のＣＳ回路４ｎに、対応する第ｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行（第（ｎ＋１）行）のシフトレジスタ出力ＳＲＯｎ＋１とが入力される構成であるが、本発明の液晶表示装置４は、これに限定されず、例えば、図４９に示すように、第ｎ行のＣＳ回路４ｎに、対応する第ｎ行のシフトレジスタ出力ＳＲＯｎと、第（ｎ＋３）行のシフトレジスタ出力ＳＲＯｎ＋３とが入力される構成であってもよい。すなわち、ＣＳ回路４１に、対応する第１行のシフトレジスタ出力ＳＲＯ１と、第４行のシフトレジスタ出力ＳＲＯ４とが入力される。図４８は、このような構成を備え、３倍角表示駆動を行う液晶表示装置４における各種信号の波形を示すタイミングチャートである。なお、図４８では、実施例１２と同様、極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３は、３水平走査期間（３Ｈ）ごとに極性が反転するとともに、ＣＭＩ１およびＣＭＩ２が１水平走査期間（１Ｈ）ずれており、ＣＭＩ２およびＣＭＩ３が１水平走査期間（１Ｈ）ずれている。また、本実施例１３の極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３の極性反転タイミングが、実施例１２とは異なっている。
【０３９９】
図４８に示すように、初期状態においては、ＣＳ信号ＣＳ１〜ＣＳ７は何れも一方の電位（図４８ではローレベル）に固定されている。第１フレームでは、第１行のＣＳ信号ＣＳ１は、対応するゲート信号Ｇ１が立ち下がる時点でハイレベルであり、第２行のＣＳ信号ＣＳ２は、対応するゲート信号Ｇ２が立ち下がる時点でハイレベルであり、第３行のＣＳ信号ＣＳ３は、対応するゲート信号Ｇ３が立ち下がる時点でハイレベルである。一方、第４行のＣＳ信号ＣＳ４は、対応するゲート信号Ｇ４が立ち下がる時点でローレベルであり、第５行のＣＳ信号ＣＳ５は、対応するゲート信号Ｇ５が立ち下がる時点でローレベルとなっている。第６行のＣＳ信号ＣＳ６は、対応するゲート信号Ｇ６が立ち下がる時点でローレベルとなっている。そして、第７行のＣＳ信号ＣＳ７は、対応するゲート信号Ｇ７が立ち下がる時点でハイレベルとなっている。
【０４００】
ここで、ソース信号Ｓは、映像信号の示す階調に応じた振幅を有し、かつ、３Ｈ期間毎に極性が反転する信号となる。また、ソース信号Ｓは、３水平走査期間（３Ｈ）ずつ同一の電位となる。すなわち、図４８の記号「あ」〜「さ」は、それぞれ１水平走査期間に対応し、各１水平走査期間における信号電位（階調）を示している。例えば、第１フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「あ」）であり、第４番目、第５番目および第６番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「か」）となっている。また、第２フレームにおいて、第１番目、第２番目および第３番目の水平走査期間は、プラス極性で、かつ同一の信号電位（「い」）であり、第４番目、第５番目および第６番目の水平走査期間は、マイナス極性で、かつ同一の信号電位（「き」）となっている。一方、ゲート信号Ｇ１〜Ｇ７は、各フレームのアクティブ期間（有効走査期間）におけるそれぞれ第１〜第７番目の１Ｈ期間においてゲートオン電位となり、その他の期間においてゲートオフ電位となる。
【０４０１】
そして、ＣＳ信号ＣＳ１〜ＣＳ７は、対応するゲート信号Ｇ１〜Ｇ７の立ち下がりの後に電位レベルが高低間で切り替わる。具体的には、第１フレームでは、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち下がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち上がる。なお、第２フレームではこの関係が逆転し、ＣＳ信号ＣＳ１，ＣＳ２，ＣＳ３のそれぞれは、対応するゲート信号Ｇ１，Ｇ２，Ｇ３が立ち下がった後に立ち上がり、ＣＳ信号ＣＳ４，ＣＳ５，ＣＳ６のそれぞれは、対応するゲート信号Ｇ４，Ｇ５，Ｇ６が立ち下がった後に立ち下がる。
【０４０２】
これにより、表示映像に生じる明暗からなる横筋を解消し、表示品位の向上を図ることができる。
【０４０３】
ここで、上述した制御を実現するためのゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の具体的な構成について説明する。
【０４０４】
図４９は、ゲートライン駆動回路３０及びＣＳバスライン駆動回路４０の構成を示している。ＣＳ回路４１への入力信号は、ゲート信号Ｇ１，Ｇ４に対応するシフトレジスタ出力ＳＲＯ１，ＳＲＯ４、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４２への入力信号は、ゲート信号Ｇ２，Ｇ５に対応するシフトレジスタ出力ＳＲＯ２，ＳＲＯ５、極性信号ＣＭＩ２、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４３への入力信号は、ゲート信号Ｇ３，Ｇ６に対応するシフトレジスタ出力ＳＲＯ３，ＳＲＯ６、極性信号ＣＭＩ３、及びリセット信号ＲＥＳＥＴであり、ＣＳ回路４４への入力信号は、ゲート信号Ｇ４，Ｇ７に対応するシフトレジスタ出力ＳＲＯ４，ＳＲＯ７、極性信号ＣＭＩ１、及びリセット信号ＲＥＳＥＴである。このように、各ＣＳ回路には、対応するｎ行のシフトレジスタ出力ＳＲＯｎと、その次の行のシフトレジスタ出力ＳＲＯｎ＋３とが入力されるとともに、極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３が、１行ごとに順次（第ｎ行から、ＣＭＩ１→ＣＭＩ２→ＣＭＩ３→ＣＭＩ１→ＣＭＩ２→ＣＭＩ３）に入力される。極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３およびリセット信号ＲＥＳＥＴは、コントロール回路５０から入力される。
【０４０５】
以下では、便宜上、第２〜第４行に対応するＣＳ回路４２，４３，４４を例に挙げて、第１フレームの動作について説明する。
【０４０６】
まず、第２行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４２におけるＤラッチ回路４２ａの端子Ｄには極性信号ＣＭＩ２が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４２ａの出力端子Ｑから出力されるＣＳ信号ＣＳ２の電位はローレベルで保持される。
【０４０７】
その後、第２行のゲートライン１２に供給されるゲート信号Ｇ２に対応するシフトレジスタ出力ＳＲＯ２がシフトレジスタ回路ＳＲ２から出力され、ＣＳ回路４２におけるＯＲ回路４２ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ２が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ２の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ２がハイレベルになるまで、ハイレベルを保持する。
【０４０８】
続いて、ＯＲ回路４２ｂの他方の端子に、ゲートライン駆動回路３０において第５行にシフトされたシフトレジスタ出力ＳＲＯ５が入力される。なお、このシフトレジスタ出力ＳＲＯ５は、ＣＳ回路４５におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０４０９】
Ｄラッチ回路４２ａのクロック端子ＣＫには、信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ２の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ５が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ２の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）があるまで（信号Ｍ２がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ２におけるシフトレジスタ出力ＳＲＯ５の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ２の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ２が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０４１０】
次に、第３行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４３におけるＤラッチ回路４３ａの端子Ｄには極性信号ＣＭＩ３が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４３ａの出力端子Ｑから出力されるＣＳ信号ＣＳ３の電位はローレベルで保持される。
【０４１１】
その後、第３行のゲートライン１２に供給されるゲート信号Ｇ３に対応するシフトレジスタ出力ＳＲＯ３がシフトレジスタ回路ＳＲ３から出力され、ＣＳ回路４３におけるＯＲ回路４３ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ３の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ３が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ローレベルからハイレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ３の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ３がハイレベルになるまで、ハイレベルを保持する。
【０４１２】
続いて、ＯＲ回路４３ｂの他方の端子に、ゲートライン駆動回路３０において第６行にシフトされたシフトレジスタ出力ＳＲＯ６が入力される。なお、このシフトレジスタ出力ＳＲＯ６は、ＣＳ回路４６におけるＯＲ回路４５ｂの一方の端子にも入力される。
【０４１３】
Ｄラッチ回路４３ａのクロック端子ＣＫには、信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ３の入力状態、すなわちローレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ６が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ３の電位が、ハイレベルからローレベルに切り替わる。クロック端子ＣＫに入力される信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）があるまで（信号Ｍ３がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ３におけるシフトレジスタ出力ＳＲＯ６の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ３の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ３が第２フレームにおいてハイレベルになるまで、ローレベルを保持する。
【０４１４】
次に、第４行の各種信号の波形の変化について説明する。初期状態において、ＣＳ回路４４におけるＤラッチ回路４４ａのデータ端子Ｄには極性信号ＣＭＩ１が入力され、リセット端子ＣＬにはリセット信号ＲＥＳＥＴが入力される。このリセット信号ＲＥＳＥＴにより、Ｄラッチ回路４４ａの出力端子Ｑから出力されるＣＳ信号ＣＳ４の電位はローレベルで保持される。
【０４１５】
その後、シフトレジスタ回路ＳＲ４から４行のシフトレジスタ出力ＳＲＯ４が出力され、ＣＳ回路４４におけるＯＲ回路４４ｂの一方の端子に入力される。すると、クロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ローからハイ）が入力され、このときのデータ端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちローレベルが転送される。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ローレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ４の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちローレベルがラッチされる。その後、信号Ｍ４がハイレベルになるまで、ローレベルを保持する。
【０４１６】
次に、ＯＲ回路４４ｂの他方の端子に、ゲートライン駆動回路３０において第７行にシフトされたシフトレジスタ出力ＳＲＯ７が入力される。なお、このシフトレジスタ出力ＳＲＯ７は、ＣＳ回路４７におけるＯＲ回路４７ｂの一方の端子にも入力される。
【０４１７】
Ｄラッチ回路４４ａのクロック端子ＣＫには、信号Ｍ４におけるシフトレジスタ出力ＳＲＯ７の電位変化（ローからハイ）が入力され、このときの端子Ｄに入力される極性信号ＣＭＩ１の入力状態、すなわちハイレベルが転送される。すなわち、シフトレジスタ出力ＳＲＯ７が電位変化（ローからハイ）したタイミングで、ＣＳ信号ＣＳ４の電位が、ローレベルからハイレベルに切り替わる。そして、次にクロック端子ＣＫに入力される信号Ｍ４におけるシフトレジスタ出力ＳＲＯ７の電位変化（ハイからロー）があるまで（信号Ｍ４がハイレベルの期間）、ハイレベルが出力される。次に、クロック端子ＣＫに信号Ｍ４におけるシフトレジスタ出力ＳＲＯ７の電位変化（ハイからロー）が入力されると、このときの極性信号ＣＭＩ１の入力状態、すなわちハイレベルがラッチされる。その後、信号Ｍ４が第２フレームにおいてハイレベルになるまで、ハイレベルが保持される。
【０４１８】
上記の動作により、図４９および図５０に示すように、第１〜第３行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち下がり、第４〜第６行では、対応する行のゲート信号が立ち下がった時点（ＴＦＴ１３がオンからオフに切り替えられた時点）のＣＳ信号の電位レベルが、当該行のゲート信号が立ち下がった後に立ち上がる。
【０４１９】
以上のように、本実施例１３では、第ｎ行のＣＳ回路４ｎに、対応する第ｎ行のシフトレジスタ出力ＳＲＯｎと、次行（第（ｎ＋１）行）よりも後の行（上記例では第（ｎ＋３）行）のシフトレジスタ出力ＳＲＯｎ＋αとが入力される構成においても、極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３の極性反転タイミングを調整することにより、ｎＨ反転駆動（上記例では３Ｈ反転駆動）が可能となる。
【０４２０】
ここで、ＣＳ回路４ｎに入力される極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３と、シフトレジスタ出力ＳＲＯｎとの関係について説明する。図５１は、ＣＳ回路４ｎに入力される極性信号（ＣＭＩ１，ＣＭＩ２およびＣＭＩ３の何れか）とシフトレジスタ出力ＳＲＯｎと、ＣＳ回路４ｎから出力されるＣＳ信号ＣＳｎの対応関係を示している。
【０４２１】
図５１のＣＭＩ１について、記号Ａ〜Ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性（プラス極性あるいはマイナス極性）を示している。例えば、第１番目の水平走査期間「Ａ」では、プラス極性であり、第２番目の水平走査期間「Ｂ」では、プラス極性であり、第３番目の水平走査期間「Ｃ」では、プラス極性であり、第４番目の水平走査期間「Ｄ」では、マイナス極性となっている。ＣＭＩ２について、記号１〜１２は、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「１」では、マイナス極性であり、第２番目の水平走査期間「２」では、プラス極性であり、第３番目の水平走査期間「３」では、プラス極性であり、第４番目の水平走査期間「４」では、プラス極性となっている。ＣＭＩ３について、記号ａ〜ｌは、それぞれ１水平走査期間に対応し、各１水平走査期間における極性を示している。例えば、第１番目の水平走査期間「ａ」では、マイナス極性であり、第２番目の水平走査期間「ｂ」では、マイナス極性であり、第３番目の水平走査期間「ｃ」では、プラス極性であり、第４番目の水平走査期間「ｄ」では、プラス極性となっている。このように、ＣＭＩ１，ＣＭＩ２，ＣＭＩ３は、３水平走査期間ごとに極性が反転するとともに、ＣＭＩ１およびＣＭＩ２の位相が１水平走査期間ずれており、ＣＭＩ２およびＣＭＩ３の位相が１水平走査期間ずれている。また、ＣＭＩ１，ＣＭＩ２，ＣＭＩ３は、各ＣＳ回路に規則的（ＣＳ回路４１：ＣＭＩ１、ＣＳ回路４２：ＣＭＩ２、ＣＳ回路４３：ＣＭＩ３、ＣＳ回路４４：ＣＭＩ１、ＣＳ回路４５：ＣＭＩ２、ＣＳ回路４６：ＣＭＩ３）に入力される。
【０４２２】
ＣＳ回路４ｎでは、クロック端子ＣＫに、第ｎ行のシフトレジスタ出力ＳＲＯｎと次行の第（ｎ＋３）行のシフトレジスタ出力ＳＲＯｎ＋３とが入力されるため、ｎ番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチするととともに、（ｎ＋３）番目の水平走査期間にデータ端子Ｄに入力されるＣＭＩをラッチする。例えば、ＣＳ回路４１では、第１水平走査期間でＣＭＩ１の「Ａ」のプラス極性を取り込むとともに、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込む。ＣＳ回路４２では、第２水平走査期間でＣＭＩ２の「２」のプラス極性を取り込むとともに、第５水平走査期間でＣＭＩ２の「５」のマイナス極性を取り込む。ＣＳ回路４３では、第３水平走査期間でＣＭＩ３の「ｃ」のプラス極性を取り込むとともに、第６水平走査期間でＣＭＩ３の「ｆ」のマイナス極性を取り込む。ＣＳ回路４４では、第４水平走査期間でＣＭＩ１の「Ｄ」のマイナス極性を取り込むとともに、第７水平走査期間でＣＭＩ１の「Ｇ」のプラス極性を取り込む。このようにして、図４８および図５０に示す各ＣＳ信号ＣＳｎを出力する。
【０４２３】
上記実施例１３に示したように、周波数の異なる複数の極性信号ＣＭＩ１，ＣＭＩ２，ＣＭＩ３を用いることにより、３Ｈ反転駆動が可能となる。そして、４Ｈ，…，ｎＨ（ｎライン）反転駆動についても同様に、周波数及び極性信号の本数を変えることにより実現可能となる。例えば、４Ｈ反転駆動では、４つの極性信号ＣＭＩ１〜ＣＭＩ４の利用し、各極性信号の周波数を４Ｈごとに極性が反転するように設定するとともに、各極性信号を各ＣＳ回路へ順次入力する構成とすればよい。これにより、２倍角表示駆動および３倍角表示駆動が可能となる。そして、４倍角，…，ｎ倍角表示駆動についても同様に、極性信号ＣＭＩ１，ＣＭＩ２の極性反転タイミングを調整することにより実現可能となる。
【０４２４】
本発明に係る液晶表示装置におけるゲートライン駆動回路３０は、図５２に示す構成としてもよい。図５３は、このゲートライン駆動回路３０を備える液晶表示装置の構成を示すブロック図である。図５４は、ゲートライン駆動回路３０を構成するシフトレジスタ回路３０１の構成を示すブロック図である。各段のシフトレジスタ回路３０１は、フリップフロップＲＳ−ＦＦと、スイッチ回路ＳＷ１，ＳＷ２を備えている。図５５は、フリップフロップＲＳ−ＦＦの構成を示す回路図である。
【０４２５】
図５５に示すように、フリップフロップＲＳ−ＦＦは、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ２およびＮチャネルトランジスタｎ３と、ＣＭＯＳ回路を構成するＰチャネルトランジスタｐ１およびＮチャネルトランジスタｎ１と、Ｐチャネルトランジスタｐ３と、Ｎチャネルトランジスタｎ２と、Ｎチャネルトランジスタ４と、ＳＢ端子と、ＲＢ端子と、ＩＮＩＴ端子と、Ｑ端子・ＱＢ端子とを備え、ｐ２のゲートとｎ３のゲートとｐ１のドレインとｎ１のドレインとＱＢ端子とが接続されるとともに、ｐ２のドレインとｎ３のドレインとｐ３のドレインとｐ１のゲートとｎ１のゲートとＱ端子とが接続され、ｎ３のソースとｎ２のドレインとが接続され、ＳＢ端子がｐ３のゲートとｎ２のゲートとに接続され、ＲＢ端子がｐ３のソースとｐ２のソースとｎ４のゲートに接続され、ｎ１のソースとｎ４のドレインが接続され、ＩＮＩＴ端子がｎ４のソースに接続され、ｐ１のソースがＶＤＤに接続され、ｎ２のソースがＶＳＳに接続されている構成である。ここでは、ｐ２、ｎ３、ｐ１およびｎ１がラッチ回路ＬＣを構成し、ｐ３がセットトランジスタＳＴ、ｎ２、ｎ４がラッチ解除トランジスタ（リリーストランジスタ）ＬＲＴとして機能する。
【０４２６】
図５６は、フリップフロップＲＳ−ＦＦの動作を示すタイミングチャートである。例えば、図５６のｔ１では、Ｑ端子にＲＢ端子のＶｄｄが出力されてｎ１がＯＮしてＱＢ端子にはＩＮＩＴ（Ｌｏｗ）が出力される。ｔ２では、ＳＢ信号がＨｉｇｈとなってｐ３がＯＦＦしてｎ２がＯＮするため、ｔ１の状態を維持する。ｔ３では、ＲＢ信号がＬｏｗとなるので、ｐ１がＯＮしてＱＢ端子にはＶｄｄ（Ｈｉｇｈ）が出力される。
【０４２７】
図５４に示すように、フリップフロップＲＳ−ＦＦのＱＢ端子は、スイッチ回路ＳＷ１のＮチャネル側ゲートと、スイッチ回路ＳＷ２のＰチャネル側ゲートとに接続され、スイッチ回路ＳＷ１の一方の導通電極がＶＤＤに接続され、スイッチ回路ＳＷ１の他方の導通電極が、この段の出力端子であるＯＵＴＢ端子とスイッチ回路ＳＷ２の一方の導通電極とに接続され、スイッチ回路ＳＷ２の他方の導通電極がクロック信号入力用のＣＫＢ端子に接続されている。
【０４２８】
シフトレジスタ回路３０１では、フリップフロップＦＦのＱＢ信号がＬｏｗの期間は、スイッチＳＷ２がＯＦＦでスイッチ回路ＳＷ１がＯＮするためＯＵＴＢ信号はＨｉｇｈとなり、ＱＢ信号がＨｉｇｈの期間は、スイッチ回路ＳＷ２がＯＮしてスイッチ回路ＳＷ１がＯＦＦするため、ＣＫＢ信号が取り込まれてＯＵＴＢ端子から出力される。
【０４２９】
シフトレジスタ回路３０１では、自段のＯＵＴＢ端子が次段のＳＢ端子に接続され、次段のＯＵＴＢ端子が自段のＲＢ端子に接続されている。例えば、ｎ段のシフトレジスタ回路ＳＲｎのＯＵＴＢ端子が（ｎ＋１）段のシフトレジスタ回路ＳＲｎ＋１のＳＢ端子に接続され、（ｎ＋１）段のシフトレジスタ回路ＳＲｎ＋１のＯＵＴＢ端子がｎ段のシフトレジスタ回路ＳＲｎのＲＢ端子に接続されている。なお、シフトレジスタ回路ＳＲの初段ＳＲ１のＳＢ端子にはＧＳＰＢ信号が入力される。また、ゲートドライバＧＤでは、奇数段のＣＫＢ端子と偶数段のＣＫＢ端子とが異なるＧＣＫライン（ＧＣＫを供給するライン）に接続され、各段のＩＮＩＴ端子は共通のＩＮＩＴライン（ＩＮＩＴ信号を供給するライン）に接続されている。例えば、ｎ段のシフトレジスタ回路ＳＲｎのＣＫＢ端子はＧＣＫ２ラインに接続され、（ｎ＋１）段のシフトレジスタ回路ＳＲｎ＋１のＣＫＢ端子はＧＣＫ１ラインに接続され、ｎ段のシフトレジスタ回路ＳＲｎおよび（ｎ＋１）段のシフトレジスタ回路ＳＲｎ＋１それぞれのＩＮＩＴ端子は共通のＩＮＩＴ信号ラインに接続されている。
【０４３０】
本発明に係る表示駆動回路は、映像信号の解像度を変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置に用いられる表示駆動回路であって、走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向に１／ｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせることを特徴としている。
【０４３１】
上記表示駆動回路では、保持容量配線信号によって、画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる。これにより、ＣＣ駆動が実現される。また、上記表示駆動回路では、映像信号の解像度を少なくとも列方向に１／ｎ倍（ｎは２以上の整数）に変換して表示を行う。これにより、解像度変換駆動（ｎ倍角表示駆動）が実現される。
【０４３２】
そして、上記構成によれば、データ信号線から画素電極に書き込まれた信号電位の変化の向きが、該信号電位の極性に応じて、隣り合うｎ行ごとに異なることになる。例えば、映像信号の解像度を列方向および行方向に１／２倍に変換して表示を行う場合（２倍角表示駆動）には、画素電極に書き込まれた信号電位の変化の向きが、信号電位の極性に応じて、隣り合う２行ごとに異なることになる。これにより、表示映像に生じる明暗からなる横筋（図６４参照）を解消することができる。よって、ＣＣ駆動を行う表示装置において、解像度変換駆動（ｎ倍角表示駆動）を行う場合に表示映像に生じる明暗からなる横筋を解消して表示品位の向上を図ることができる。
【０４３３】
上記表示駆動回路では、複数の走査信号線の各々に対応して設けられる複数の段を含むシフトレジスタを備え、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段の出力信号と自段よりも後段の出力信号とが、自段に対応する論理回路に入力され、上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給し、複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせている構成とすることもできる。
【０４３４】
上記表示駆動回路では、複数の走査信号線の各々に対応して設けられる複数の段を含むシフトレジスタを備え、上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、自段の出力信号と自段の次の段よりも後段の出力信号とが、自段に対応する論理回路に入力され、上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給する構成とすることもできる。
【０４３５】
上記表示駆動回路では、各保持回路は、上記シフトレジスタにおける互いに異なる段の出力信号がアクティブになるそれぞれの保持タイミングで上記保持対象信号を保持し、
上記保持対象信号は、所定のタイミングで極性が反転する信号であって、上記論理回路に入力される自段の出力信号がアクティブになるときの該保持対象信号の極性と、該論理回路に入力される後段の出力信号がアクティブになるときの該保持対象信号の極性とが互いに異なっている構成とすることもできる。
【０４３６】
上記表示駆動回路では、同一の水平走査期間で保持動作を行う２つの保持回路について、一方の保持回路には第１保持対象信号が入力され、他方の保持回路には第２保持対象信号が入力されている構成とすることもできる。
【０４３７】
上記表示駆動回路では、上記第１及び第２保持対象信号は、それぞれの極性反転タイミングが互いに異なっている構成とすることもできる。
【０４３８】
上記表示駆動回路では、自段に対応する保持回路は、自段のシフトレジスタの出力信号を入力する第１の入力部と、上記保持対象信号を入力する第２の入力部と、自段に対応する保持容量配線に上記保持容量配線信号を出力する出力部とを備え、上記第１の入力部に入力された上記自段の出力信号がアクティブになったときの上記第２の入力部に入力された上記保持対象信号の第１の電位を、上記保持容量配線信号の第１の電位として出力し、上記第１の入力部に入力された上記自段の出力信号がアクティブである期間は、上記第２の入力部に入力された上記保持対象信号の電位の変化に応じて、上記保持容量配線信号の電位が変化し、上記第１の入力部に入力された上記自段の出力信号が非アクティブになったときの上記第２の入力部に入力された上記保持対象信号の第２の電位を、上記保持容量配線信号の第２の電位として出力する構成とすることもできる。
【０４３９】
上記表示駆動回路では、上記シフトレジスタの第ｍ段の出力信号と第（ｍ＋ｎ）段の出力信号とが、第ｍ段に対応する論理回路に入力されるとともに、第ｍ段の保持回路に入力される上記保持対象信号の極性がｎ水平走査期間ごとに反転する構成とすることもできる。
【０４４０】
上記表示駆動回路では、上記各保持回路は、Ｄラッチ回路あるいはメモリ回路として構成されている構成とすることもできる。
【０４４１】
本発明に係る表示装置は、上記何れかの表示駆動回路と、表示パネルとを備えることを特徴としている。
【０４４２】
本発明に係る表示駆動方法は、映像信号の解像度を変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置を駆動するための表示駆動方法であって、走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向に１／ｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせることを特徴としている。
【０４４３】
上記表示駆動方法によれば、上記表示駆動回路の構成により奏する効果と同様の効果を得ることができる。
【０４４４】
なお、本発明に係る表示装置は、液晶表示装置であることが望ましい。
【０４４５】
本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
【産業上の利用可能性】
【０４４６】
本発明は、アクティブマトリクス型液晶表示装置の駆動に特に好適に適用できる。
【符号の説明】
【０４４７】
１      液晶表示装置（表示装置）
１０    液晶表示パネル（表示パネル）
１１    ソースバスライン（データ信号線）
１２    ゲートライン（走査信号線）
１３    ＴＦＴ（スイッチング素子）
１４    画素電極
１５    ＣＳバスライン（保持容量配線）
２０    ソースバスライン駆動回路（データ信号線駆動回路）
３０    ゲートライン駆動回路（走査信号線駆動回路）
４０    ＣＳバスライン駆動回路（保持容量配線駆動回路）
４ｎ    ＣＳ回路
４ｎａ  Ｄラッチ回路（保持回路、保持容量配線駆動回路）
４ｎｂ  ＯＲ回路（論理回路）
５０    コントロール回路（制御回路）
ＳＲ    シフトレジスタ回路
ＣＭＩ  極性信号（保持対象信号）
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
映像信号の解像度を変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置に用いられる表示駆動回路であって、
走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向に１／ｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、
データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせ、
複数の走査信号線の各々に対応して設けられる複数の段を含むシフトレジスタを備え、
上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
自段の出力信号と自段よりも後段の出力信号とが、自段に対応する論理回路に入力され、
上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給し、
複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせ、
各保持回路は、上記シフトレジスタにおける互いに異なる段の出力信号がアクティブになるそれぞれの保持タイミングで上記保持対象信号を保持し、
上記保持対象信号は、所定のタイミングで極性が反転する信号であって、上記論理回路に入力される自段の出力信号がアクティブになるときの該保持対象信号の極性と、該論理回路に入力される後段の出力信号がアクティブになるときの該保持対象信号の極性とが互いに異なっていることを特徴とする表示駆動回路。
【請求項２】
映像信号の解像度を変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置に用いられる表示駆動回路であって、
走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向に１／ｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、
データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせ、
複数の走査信号線の各々に対応して設けられる複数の段を含むシフトレジスタを備え、
上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
自段の出力信号と自段の次の段よりも後段の出力信号とが、自段に対応する論理回路に入力され、
上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給し、
各保持回路は、上記シフトレジスタにおける互いに異なる段の出力信号がアクティブになるそれぞれの保持タイミングで上記保持対象信号を保持し、
上記保持対象信号は、所定のタイミングで極性が反転する信号であって、上記論理回路に入力される自段の出力信号がアクティブになるときの該保持対象信号の極性と、該論理回路に入力される後段の出力信号がアクティブになるときの該保持対象信号の極性とが互いに異なっていることを特徴とする表示駆動回路。
【請求項３】
映像信号の解像度を変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置に用いられる表示駆動回路であって、
走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向に１／ｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、
データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせ、
複数の走査信号線の各々に対応して設けられる複数の段を含むシフトレジスタを備え、
上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
自段の出力信号と自段よりも後段の出力信号とが、自段に対応する論理回路に入力され、
上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給し、
複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせ、
同一の水平走査期間で保持動作を行う２つの保持回路について、一方の保持回路には第１保持対象信号が入力され、他方の保持回路には第２保持対象信号が入力されていることを特徴とする表示駆動回路。
【請求項４】
上記第１及び第２保持対象信号は、それぞれの極性反転タイミングが互いに異なっていることを特徴とする請求項３に記載の表示駆動回路。
【請求項５】
映像信号の解像度を変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置に用いられる表示駆動回路であって、
走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向に１／ｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、
データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせ、
複数の走査信号線の各々に対応して設けられる複数の段を含むシフトレジスタを備え、
上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
自段の出力信号と自段よりも後段の出力信号とが、自段に対応する論理回路に入力され、
上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給し、
複数の保持回路に入力される保持対象信号の位相と、別の複数の保持回路に入力される保持対象信号の位相とを異ならせ、
自段に対応する保持回路は、
自段のシフトレジスタの出力信号を入力する第１の入力部と、上記保持対象信号を入力する第２の入力部と、自段に対応する保持容量配線に上記保持容量配線信号を出力する出力部とを備え、
上記第１の入力部に入力された上記自段の出力信号がアクティブになったときの上記第２の入力部に入力された上記保持対象信号の第１の電位を、上記保持容量配線信号の第１の電位として出力し、
上記第１の入力部に入力された上記自段の出力信号がアクティブである期間は、上記第２の入力部に入力された上記保持対象信号の電位の変化に応じて、上記保持容量配線信号の電位が変化し、
上記第１の入力部に入力された上記自段の出力信号が非アクティブになったときの上記第２の入力部に入力された上記保持対象信号の第２の電位を、上記保持容量配線信号の第２の電位として出力することを特徴とする表示駆動回路。
【請求項６】
映像信号の解像度を変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置に用いられる表示駆動回路であって、
走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向に１／ｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、
データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせ、
複数の走査信号線の各々に対応して設けられる複数の段を含むシフトレジスタを備え、
上記シフトレジスタの各段に対応して保持回路が１つずつ設けられるとともに、各保持回路に保持対象信号が入力され、
自段の出力信号と自段の次の段よりも後段の出力信号とが、自段に対応する論理回路に入力され、
上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給し、
自段に対応する保持回路は、
自段のシフトレジスタの出力信号を入力する第１の入力部と、上記保持対象信号を入力する第２の入力部と、自段に対応する保持容量配線に上記保持容量配線信号を出力する出力部とを備え、
上記第１の入力部に入力された上記自段の出力信号がアクティブになったときの上記第２の入力部に入力された上記保持対象信号の第１の電位を、上記保持容量配線信号の第１の電位として出力し、
上記第１の入力部に入力された上記自段の出力信号がアクティブである期間は、上記第２の入力部に入力された上記保持対象信号の電位の変化に応じて、上記保持容量配線信号の電位が変化し、
上記第１の入力部に入力された上記自段の出力信号が非アクティブになったときの上記第２の入力部に入力された上記保持対象信号の第２の電位を、上記保持容量配線信号の第２の電位として出力することを特徴とする表示駆動回路。
【請求項７】
上記シフトレジスタの第ｍ段の出力信号と第（ｍ＋ｎ）段の出力信号とが、第ｍ段に対応する論理回路に入力されるとともに、第ｍ段の保持回路に入力される上記保持対象信号の極性がｎ水平走査期間ごとに反転することを特徴とする請求項１，２，５，６の何れか１項に記載の表示駆動回路。
【請求項８】
上記各保持回路は、Ｄラッチ回路あるいはメモリ回路として構成されていることを特徴とする請求項１〜７の何れか１項に記載の表示駆動回路。
【請求項９】
請求項１〜８の何れか１項に記載の表示駆動回路と、表示パネルとを備えることを特徴とする表示装置。
【請求項１０】
映像信号の解像度を変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置を駆動するための表示駆動方法であって、
上記表示装置には、複数の走査信号線の各々に対応して設けられる複数の段を含むシフトレジスタと、それぞれが該シフトレジスタの各段に対応する複数の保持回路とが設けられており、
走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向に１／ｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、
データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせ、
各保持回路に保持対象信号を入力し、
自段の出力信号と自段よりも後段の出力信号とを、自段に対応する論理回路に入力し、
上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給し、
複数の保持回路に入力する保持対象信号の位相と、別の複数の保持回路に入力する保持対象信号の位相とを異ならせ、
各保持回路は、上記シフトレジスタにおける互いに異なる段の出力信号がアクティブになるそれぞれの保持タイミングで上記保持対象信号を保持し、
上記保持対象信号は、所定のタイミングで極性が反転する信号であって、上記論理回路に入力する自段の出力信号がアクティブになるときの該保持対象信号の極性と、該論理回路に入力する後段の出力信号がアクティブになるときの該保持対象信号の極性とを互いに異ならせることを特徴とする表示駆動方法。
【請求項１１】
映像信号の解像度を変換して表示させるとともに、画素に含まれる画素電極と容量を形成する保持容量配線に保持容量配線信号を供給することによって、データ信号線から画素電極に書き込まれた信号電位を該信号電位の極性に応じた向きに変化させる、表示装置を駆動するための表示駆動方法であって、
上記表示装置には、複数の走査信号線の各々に対応して設けられる複数の段を含むシフトレジスタと、それぞれが該シフトレジスタの各段に対応する複数の保持回路とが設けられており、
走査信号線の延伸方向を行方向とすると、映像信号の解像度を少なくとも列方向に１／ｎ倍（ｎは２以上の整数）に変換する場合に、隣り合うｎ本の走査信号線に対応する、列方向に隣り合うｎ個の画素に含まれる各画素電極に、同一極性かつ同一階調の信号電位を供給し、
データ信号線から画素電極に書き込まれた信号電位の変化の向きを、該信号電位の極性に応じて、隣り合うｎ行ごとに異ならせ、
各保持回路に保持対象信号を入力し、
自段の出力信号と自段の次の段よりも後段の出力信号とを、自段に対応する論理回路に入力し、
上記論理回路の出力がアクティブになると自段に対応する保持回路が上記保持対象信号を取り込んでこれを保持し、
自段の出力信号を自段に対応する画素と接続する走査信号線に供給するとともに、自段に対応する保持回路の出力を、自段に対応する画素の画素電極と容量を形成する保持容量配線に、上記保持容量配線信号として供給し、
各保持回路は、上記シフトレジスタにおける互いに異なる段の出力信号がアクティブになるそれぞれの保持タイミングで上記保持対象信号を保持し、
上記保持対象信号は、所定のタイミングで極性が反転する信号であって、上記論理回路に入力する自段の出力信号がアクティブになるときの該保持対象信号の極性と、該論理回路に入力する後段の出力信号がアクティブになるときの該保持対象信号の極性とを互いに異ならせることを特徴とする表示駆動方法。
【国際調査報告】
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