(57)【要約】原子層堆積により形成される可変の仕事関数を有するゲートを備えたトランジスタ構造、システム及び製造方法が提供される。１つのトランジスタの実施例は、第１のソース／ドレイン領域、第２のソース／ドレイン領域、及びそれらの間のチャンネル領域を含む。ゲートはチャンネル領域からゲート絶縁体により分離されている。このゲートは原子層堆積により形成される三元金属導体を含むが、所望のしきい電圧を与えるように組成が調整された三元金属導体が提供される。
2005536877.tif 000002
【特許請求の範囲】
【請求項１】
第１のソース／ドレイン領域と、
第２のソース／ドレイン領域と、
第１と第２のソース／ドレイン領域間のチャンネル領域と、
ゲート絶縁体によりチャンネル領域から分離されたゲートとより成り、ゲートは原子層堆積により形成された三元金属導体を含み、該三元金属導体は組成が所望のしきい電圧を与えるように調整されているトランジスタ。
【請求項２】
三元金属導体は窒化タンタルアルミニウム（ＴａＡｌＮ）を含む請求項１のトランジスタ。
【請求項３】
三元金属導体は窒化チタンアルミニウム（ＴｉＡｌＮ）を含む請求項１のトランジスタ。
【請求項４】
三元金属導体は窒化チタンシリコン（ＴｉＳｉＮ）を含む請求項１のトランジスタ。
【請求項５】
三元金属導体は窒化タングステンアルミニウム（ＷＡｌＮ）を含む請求項１のトランジスタ。
【請求項６】
ゲートはさらに、三元金属導体により形成された導電性ポリシリコン層を含む前記請求項のうち任意の請求項のトランジスタ。
【請求項７】
ゲートはさらに、三元金属導体の上に形成された高融点金属を含む前記請求項のうち任意の請求項のトランジスタ。
【請求項８】
高融点金属はタングステン（Ｗ）を含む請求項７のトランジスタ。
【請求項９】
高融点金属はタンタル（Ｔａ）を含む請求項７のトランジスタ。
【請求項１０】
高融点金属はチタン（Ｔｉ）を含む請求項７のトランジスタ。
【請求項１１】
ソース領域に結合されたソースラインと、ドレイン領域に結合された伝送ラインとをさらに備えた前記請求項のうち任意の請求項のトランジスタより成るメモリセル。
【請求項１２】
前記請求項のうち任意の請求項の多数のトランジスタを有するメモリアレイであって、
トランジスタアレイは、
各々が基板上に形成され、多数のトランジスタのうち少なくとも１つを有する多数のセルと、
トランジスタアレイの行に沿って各トランジスタのドレイン領域に結合された多数のビットラインと、
メモリアレイの列に沿って各トランジスタのゲートに結合された多数のワードラインより成るメモリアレイ。
【請求項１３】
多数のワードラインに結合されたワードラインアドレスデコーダと、
多数のビットラインに結合されたビットラインアドレスデコーダと、
多数のビットラインに結合されたセンス増幅器とより成る、請求項１２によるメモリアレイを有する半導体デバイス。
【請求項１４】
プロセッサと、
プロセッサに結合され、メモリアレイを有するメモリアレイとより成る、請求項１２によるメモリアレイを含む電子システム。
【請求項１５】
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタより成るＣＭＯＳデバイスであって、
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの少なくとも１つが請求項１−１０のうち任意の請求項のトランジスタを含み、
ＮＭＯＳ及びＰＭＯＳトランジスタがそれぞれソース、ドレイン、ソースとドレイン間のチャンネル領域、及びゲート絶縁体によりチャンネル領域から分離されたゲートを有し、
ＮＭＯＳ及びＰＭＯＳトランジスタのゲートはほぼ同じ大きさの低いしきい電圧を実現するように調整された組成及び仕事関数を有するＣＭＯＳデバイス。
【請求項１６】
ほぼ同じ大きさのしきい電圧は０．４ボルト未満の大きさのしきい電圧を含む請求項１５のＣＭＯＳデバイス。
【請求項１７】
ほぼ同じ大きさのしきい電圧はほぼ０．３ボルトの大きさのしきい電圧を含む請求項１５のＣＭＯＳデバイス。
【請求項１８】
ＮＭＯＳ及びＰＭＯＳトランジスタのゲートのうちの１つは二元金属導体を含み、それ以外のゲートは三元金属導体を含む請求項１５のＣＭＯＳデバイス。
【請求項１９】
二元金属導体は、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）及び窒化タングステン（ＷＮ）の群から選択される二元金属導体を含む請求項１８のＣＭＯＳデバイス。
【請求項２０】
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタより成るＣＭＯＳデバイスであって、
ＮＭＯＳ及びＰＭＯＳトランジスタがそれぞれソース、ドレイン、ソースとドレイン間のチャンネル領域、及びゲート絶縁体によりチャンネル領域から分離されたゲートを有し、
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの少なくとも１つは請求項１によるトランジスタを含み、ＮＭＯＳ及びＰＭＯＳトランジスタのゲートのうちの１つは三元金属導体として窒化タンタルアルミニウム（ＴａＡｌＮ）を含み、ＮＭＯＳ及びＰＭＯＳの残りのゲートは窒化タンタル（ＴａＮ）より成る二元金属導体を含んで、ほぼ同じ大きさの低いしきい電圧が実現されるＣＭＯＳデバイス。
【請求項２１】
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタより成るＣＭＯＳデバイスであって、
ＮＭＯＳ及びＰＭＯＳトランジスタがそれぞれソース、ドレイン、ソースとドレイン間のチャンネル領域、及びゲート絶縁体によりチャンネル領域から分離されたゲートを有し、
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの少なくとも１つは請求項１によるトランジスタを含み、ＮＭＯＳ及びＰＭＯＳトランジスタのゲートのうちの１つは三元金属導体として窒化チタンアルミニウム（ＴｉＡｌＮ）を含み、ＮＭＯＳ及びＰＭＯＳの残りのゲートは窒化チタン（ＴｉＮ）より成る二元金属導体を含んで、ほぼ同じ大きさの低いしきい電圧が実現されるＣＭＯＳデバイス。
【請求項２２】
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタより成るＣＭＯＳデバイスであって、
ＮＭＯＳ及びＰＭＯＳトランジスタがそれぞれソース、ドレイン、ソースとドレイン間のチャンネル領域、及びゲート絶縁体によりチャンネル領域から分離されたゲートを有し、
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの少なくとも１つは請求項１によるトランジスタを含み、ＮＭＯＳ及びＰＭＯＳトランジスタのゲートのうちの１つは三元金属導体として窒化タングステンアルミニウム（ＷＡｌＮ）を含み、ＮＭＯＳ及びＰＭＯＳの残りのゲートは窒化タングステン（ＷＮ）より成る二元金属導体を含んで、ほぼ同じ大きさの低いしきい電圧が実現されるＣＭＯＳデバイス。
【請求項２３】
トランジスタを形成する方法であって、
第１のソース／ドレイン領域、第２のソース／ドレイン領域及びそれら領域間のチャンネル領域を基板に形成し、
チャンネル領域に対向し第１のゲート絶縁体によりチャンネル領域から分離されたゲートを形成するステップより成り、
ゲートを形成するステップは、所望のしきい値が得られるように調整された組成を与えるように原子層堆積により三元金属導体を形成するステップを含むトランジスタの形成方法。
【請求項２４】
原子層堆積により三元金属導体を形成するステップは、窒化タンタルアルミニウム（ＴａＡｌＮ）層を形成するステップを含む請求項２３の方法。
【請求項２５】
原子層堆積により三元金属導体を形成するステップは、窒化チタンアルミニウム（ＴｉＡｌＮ）層を形成するステップを含む請求項２３の方法。
【請求項２６】
原子層堆積により三元金属導体を形成するステップは、窒化チタンシリコン（ＴｉＳｉＮ）層を形成するステップを含む請求項２３の方法。
【請求項２７】
原子層堆積により三元金属導体を形成するステップは、窒化タングステンアルミニウム（ＷＡｌＮ）層を形成するステップを含む請求項２３の方法。
【請求項２８】
ゲートを形成するステップはさらに、三元金属導体の上に高融点金属層を形成するステップを含む請求項２３−２７のうち任意の請求項の方法。
【請求項２９】
ゲートを形成するステップはさらに、三元金属導体の上に導電性ポリシリコン層を形成するステップを含む請求項２３−２７のうち任意の請求項の方法。
【請求項３０】
ＣＭＯＳデバイスを形成する方法であって、
ＰＭＯＳトランジスタを形成し、
ＮＭＯＳトランジスタを形成するステップより成り、
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうち少なくとも１つを形成するステップは、請求項２３−２９のうち任意の請求項のトランジスタを形成するステップを含み、
ＮＭＯＳ及びＰＭＯＳトランジスタを形成するステップは、それぞれのトランジスタのしきい電圧をほぼ同じ大きさに制御するためにそれぞれのトランジスタに調整された仕事関数及び調整された組成を有するゲートを形成するステップを含むＣＭＯＳデバイスの形成方法。
【請求項３１】
ＣＭＯＳデバイスを形成する方法であって、
ＰＭＯＳトランジスタを形成し、
ＮＭＯＳトランジスタを形成するステップより成り、
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうち少なくとも１つを形成するステップは、請求項２４のトランジスタを形成するステップを含み、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの残りのトランジスタを形成するステップは、原子層堆積により二元金属導体を有するトランジスタゲートを形成するステップを含み、二元金属導体は窒化タンタル（ＴａＮ）層を含むためＮＭＯＳトランジスタ及びＰＭＯＳトランジスタがほぼ同じ大きさのしきい電圧を有するＣＭＯＳトランジスタの形成方法。
【請求項３２】
ＣＭＯＳデバイスを形成する方法であって、
ＰＭＯＳトランジスタを形成し、
ＮＭＯＳトランジスタを形成するステップより成り、
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうち少なくとも１つを形成するステップは、請求項２４のトランジスタを形成するステップを含み、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの残りのトランジスタを形成するステップは、原子層堆積により二元金属導体を有するトランジスタゲートを形成するステップを含み、二元金属導体は窒化チタン（ＴｉＮ）層を含むためＮＭＯＳトランジスタ及びＰＭＯＳトランジスタがほぼ同じ大きさのしきい電圧を有するＣＭＯＳトランジスタの形成方法。
【請求項３３】
ＣＭＯＳデバイスを形成する方法であって、
ＰＭＯＳトランジスタを形成し、
ＮＭＯＳトランジスタを形成するステップより成り、
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうち少なくとも１つを形成するステップは、請求項２５のトランジスタを形成するステップを含み、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの残りのトランジスタを形成するステップは、原子層堆積により二元金属導体を有するトランジスタゲートを形成するステップを含み、二元金属導体は窒化タングステン（ＷＮ）層を含むためＮＭＯＳトランジスタ及びＰＭＯＳトランジスタがほぼ同じ大きさのしきい電圧を有するＣＭＯＳトランジスタの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、半導体集積回路に係り、さらに詳細には、可変の仕事関数を有するＣＭＯＳゲートの原子層堆積に係る。
【背景技術】
【０００２】
ＣＭＯＳ技術における従来のｎ型ドープドポリシリコンゲート電極には２つの問題がある。第１の問題は、ポリシリコンは導電性であるが、バイアス条件の下でキャリアが空亡状態となりうる表面領域が依然として存在することである。これはゲート絶縁体の厚さの増加として現れるが、通常はゲート空亡化と呼ばれ、酸化物等価厚に寄与する。この領域は数オングストロームのオーダーの薄いものであるが、酸化物の厚さが２ｎｍまたは２０オングストローム以下に減少すると無視できなくなる。別に、その仕事関数がｎ−ＭＯＳ及びｐ−ＭＯＳデバイスの両方にとって最適でないという問題があるが、これは、これまで、しきい電圧を調整するインプランテーションにより補償されてきた。しかしながら、デバイスがますます小型化して、チャンネル長が１０００オングストローム未満となり、その結果、表面空間電荷領域が１００オングストローム未満になると、これらインプランテーションの実施がますます難しくなる。しきい電圧の制御は、電源が１ボルトの範囲に減少すると重要な問題となる。ＰＭＯＳ及びＮＭＯＳトランジスタの両方の最適しきい電圧をほぼ０．３ボルトの大きさにする必要がある。
【０００３】
ポリシリコンゲートの空亡化問題の解決法は、半導体ゲート材料を金属または高導電性の金属窒化物で置き換えることである。新しい回路材料についてはすべてそうであるように、ゲート電極はトランジスタ及びそのプロセスの両方に対して化学的及び温度的に適応性のあるものでなければならない。最適の仕事関数を与えるために、種々の金属を使用するかまたは導電性窒化物の特性を変化させることができる。
【０００４】
ゲート電極の仕事関数、即ち、電子の抽出に要するエネルギーは、半導体材料のバリアハイトに適応するものでなければならない。ＰＭＯＳトランジスタでは、必要とされる仕事関数が約５．０ｅＶである。ＮＭＯＳトランジスタに必要とされる約４．１ｅＶの低い仕事関数の実現はますます難しくなっている。図１Ａ及び１Ｂは、それぞれＮＭＯＳ及びＰＭＯＳトランジスタの所望のエネルギー帯図及び仕事関数を示す。チタン（Ｔｉ）及びタンタル（Ｔａ）のような高融点金属は典型的なプロセス条件の下で急速に酸化する。この問題に対して提案された１つの解決方法は、プロセス条件の下で安定な、調整ルテニウム−タンタル（Ｒｕ−Ｔａ）合金にたよることである。Ｔａ濃度が２０％以下であれば、この合金の電気的特性はルビジウム（Ｒｕ）に似て、良好なＰＭＯＳゲート電極となる。Ｔａ濃度が４０％と５４％の間であれば、この合金は良好なＮＭＯＳゲート電極となる。
【０００５】
有望な候補物質には、窒化タンタル（ＴａＮ）及び窒化チタン（ＴｉＮ）のような金属窒化物が含まれる。窒化タンタル、窒化チタン及び窒化タングステンは、ＣＭＯＳデバイス用として一般的に説明されている中位ギャップの仕事関数を有する金属導体である。中位ギャップの仕事関数を用いると、ＮＭＯＳ及びＰＭＯＳデバイスのしきい電圧は、それらの電圧の大きさは同じであるが、共に低い電源電圧で最適値より大きいという意味で対称的な値になる。
【０００６】
最近、一部の三元金属窒化物のゲート電極としての利用の適否を研究するために物理的堆積、蒸着法が使用されているが、これらの窒化物にはＴｉＡｌＮ及びＴａＳｉＮが含まれる。しかしながら、これらは原子層堆積でなくて物理的堆積により堆積されたものであり、キャパシタ構造だけが製造され、ゲート構造を有するトランジスタが製造されたわけではない。
【０００７】
従って、ＣＭＯＳトランジスタの設計の改良が引き続き求められている。
【参考文献の書誌情報】
【０００８】
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【発明の概要】
【０００９】
ＣＭＯＳトランジスタ設計の上述した問題及び他の問題は、本発明により対処されるものであり、以下の説明を読めば理解されるであろう。本願は、最適性能を与えるために組成及び仕事関数がＣＭＯＳ技術のＮＭＯＳ及びＰＭＯＳトランジスタの両方のしきい電圧を制御するように変化された三元金属導体の原子層堆積法の利用について説明する。
【００１０】
詳述すると、本発明の一実施例は、ソース領域、ドレイン領域及びそれらの間のチャンネルを有するトランジスタを含む。ゲートはゲート絶縁体によりチャンネル領域から分離される。ゲートは原子層堆積により形成された三元金属導体を有する。１つの実施例において、三元金属導体は窒化タンタルアルミニウム（ＴａＡｌＮ）を含む。１つの実施例において、三元金属導体は窒化チタンアルミニウム（ＴｉＡｌＮ）を含む。１つの実施例において、三元金属導体は窒化チタンシリコン（ＴｉＳｉＮ）を含む。１つの実施例において、三元金属導体は窒化タングステンアルミニウム（ＷＡｌＮ）を含む。一部の実施例において、ゲートはさらに三元金属導体上に形成された高融点金属を含む。
【００１１】
本発明の上記及び他の実施例、局面、利点及び特徴は以下の説明に一部が記載されているが、本発明の以下の説明及び添付図面を参照するかまたは本発明を実施すると当業者に明らかになるであろう。本発明の局面、利点及び特徴は、頭書の特許請求の範囲に詳しく記載した装置、手順及びそれらの組み合わせにより実現される。
【実施例】
【００１２】
以下の詳細な説明において、本願の一部であり、本発明の特定の実施例を例示する添付図面を参照する。図面において、同じ番号は幾つかの図を通して実質的に同じコンポーネントを指示する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されており、他の実施例も可能であって、本発明の範囲から逸脱することなく構造的、論理的及び電気的変形又は設計変更を行うことができるであろう。
【００１３】
以下の説明中の用語「ウェーハ」及び「基板」は、本発明の集積回路（ＩＣ）が形成される露出表面を有する任意の構造を包含する。用語「基板」は、半導体ウェーハを含むものと理解される。用語「基板」は処理中の半導体構造を指すこともあり、その上に形成された他の層を含むことがある。「ウェーハ」も「基板」も共に、ドーピングを施された、また施されていない半導体、支持用半導体または絶縁体上の半導体エピタキシャル層だけでなく当該技術分野で知られた他の半導体構造を包含する。用語「導体」は半導体を含むものと理解され、用語「絶縁体」は導体と呼ぶ材料より導電性が小さい任意の材料を含むものと定義される。従って、以下の詳細な説明は限定的な意味で解釈すべきでなく、本発明の範囲は、頭書の特許請求の範囲が享受する均等物の全範囲と共に特許請求の範囲のみにより規定される。
【００１４】
本願では、最適性能を実現するために図２に示すように組成及び仕事関数を変化させてＣＭＯＳ技術のＮＭＯＳ及びＰＭＯＳトランジスタの両方のしきい電圧を制御する、三元金属導体の原子層堆積の利用について述べる。幾つかの実施例において、これらは三元金属導体としてＴａＡｌＮ、ＴｉＡｌＮ、ＴｉＳｉＮ及びＷＡｌＮの使用を含む。図３に示すゲート構造を提供するために、金属導体上には従来のドーピングを多量に施したポリシリコンまたはＷ、Ｔａ、Ｔｉのような高融点金属が堆積されている。図３に示すトランジスタ３０１の構造は、ソース領域３０２、ドレイン領域３０４及びそれらの間のチャンネル３０６を含む。ゲート３１０はゲート絶縁体３０８によりチャンネル領域から分離されている。本発明の教示によると、このゲート３１０は原子層堆積により形成された三元金属導体を含む。１つの実施例において、この三元金属導体は、窒化タンタルアルミニウム（ＴａＡｌＮ）を含む。１つの実施例において、三元金属導体は窒化チタンアルミニウム（ＴｉＡｌＮ）を含む。１つの実施例において、三元金属導体は窒化チタンシリコン（ＴｉＳｉＮ）を含む。１つの実施例において、三元金属導体は窒化タングステンアルミニウム（ＷＡｌＮ）を含む。図３に示すように、一部の実施例のゲートはさらに、三元金属導体３１０上に形成された高導電性ポリシリコン層３１２または高融点金属層３１２を含む。高融点金属層を有する実施例では、この層３１２は、例えばタンタル、チタン及びタングステンのような高融点金属を含むが、これらに限定されない。
【００１５】
形成方法
７０年代の初期に開発された原子層堆積法はＣＶＤの変形であり、「交互パルス供給式ＣＶＤ(alternately pulsed-CVD) 」と呼ぶこともできる。この方法は、原料ガスを基板表面に一度に１つずつ導入し、パルス供給の間に反応室を不活性ガスによりパージするか排気するものである。第１の反応ステップでは、原料を基板表面に飽和状態で化学吸着させ、それに続くパージング時に原料を反応室から除去する。第２のステップでは、他の原料ガスを基板上に導入し、所望の薄膜を成長させる反応を起こさせる。その後、反応副生成物及び余剰の原料ガスを反応室からパージする。原料の化学作用が好ましければ、即ち、原料が互いに激しく吸収し合って反応する場合、正しく設計されたフロータイプの反応室では１回のＡＬＤサイクルを１秒未満の間実行できる。
【００１６】
ＡＬＤの際立った特徴は、全ての反応及びパージングステップが飽和状態に置かれるため成長が自己制限的になることである。これにより、大きい領域にわたって均一性及び形状整合性が得られるが、これは非常に多種多様なケース、即ち、平坦な基板及び深いトレンチにおける、また、多孔性シリコン及び大きな表面積のシリカ及びアルミナ粉末の極端なケースに示される非常に重要な特性である。また、薄膜の厚さの制御が簡単であり、成長サイクルをただ計算するだけでこの制御を行うことができる。ＡＬＤは、最初は、エレクトロルミネッセンスディスプレイに必要な発光及び誘電薄膜を製造するために開発されたものであり、ドーピングを施した硫化亜鉛及びアルカリ土類金属硫化物薄膜を成長させるために多大な研究努力が重ねられている。その後、種々のエピタキシャルＩＩ−Ｖ及びＩＩ−ＶＩ薄膜、非エピタキシャル結晶または非晶質酸化物を成長させるための研究が行われ、窒化物薄膜はそれらの多層構造である。
【００１７】
シリコン及びゲルマニウム薄膜のＡＬＤによる成長に向けて関心がかなり高まっているが、原料の化学的作用が難解のためその結果はこれまで必ずしも成功とは言えない。
【００１８】
反応シーケンスＡＬＤ（ＲＳ−ＡＬＤ）薄膜は、幾つかの特異で無類の利点を有する。
【００１９】
ＣＶＤ薄膜（２０オングストローム未満）及びＰＶＤ薄膜（５０オングストローム未満）にとって典型的な明確に画定されない核生成領域を回避する界面における連続性。この連続性を得るには、基板表面を活性化して最初にさらされるＲＳ−ＡＬＤ原料と直接反応させる必要がある。
【００２０】
層毎の堆積法によってのみ達成可能な、ロバストなプロセスによる最も困難な基板トポロジーにわたる無類の形状整合性。
【００２１】
通常は、低温で緩やかな酸化プロセス。これは、基板を酸化させずに（酸化原料による）非シリコンベースの誘電体の堆積が主要な関心事であるゲート絶縁体の処理にとって大きな利点と考えられる。
【００２２】
合金複合薄膜が特異であるように思えるだけでなく、多層薄膜も恐らく単一層の精度で調整できるＲＳ−ＡＬＤの能力。この能力は、単一層の精度で堆積を制御できる能力と非晶質薄膜の連続単一層を堆積できる能力（これはＲＳ−ＡＬＤにとってユニークである）の組み合わせから生じる。
【００２３】
前例のないロバストなプロセス。ＲＳ−ＡＬＤプロセスには初期ウェーハ効果及びチェンバ依存性がない。従って、ＲＳ−ＡＬＤプロセスは開発から生産への移行及び２００から３００ｎｍへのウェーハサイズへの移行が容易である。
【００２４】
厚さはサイクル数のみに依存する。厚さを、技術進歩によるプロセスのさらなる開発を必要としない単なる処方の変更として調整することができる。
【００２５】
窒化物の原子層堆積
Ｔａ−Ｎ：ｔ−ブチルイミドトリス（ジエチルアミド）タンタルの還元剤として水素ラジカルを用いた堆積温度２６０℃における窒化タンタル（Ｔａ−Ｎ）薄膜のプラズマ増速原子層堆積（ＰＥＡＬＤ）が記載されている。ＰＥＡＬＤは、電気抵抗率が４００μΩｃｍで空気に露出しても経年効果がない優れたＴａ−Ｎ薄膜を生成する。薄膜密度は、ＮＨ3が水素ラジカルに代わって用いられる典型的なＡＬＤにより形成されるＴａ−Ｎ薄膜よりも大きい。さらに、堆積されたままの薄膜は非晶質でなく、等軸晶ＴａＮの多結晶構造である。薄膜の密度及び結晶化度は水素プラズマのパルス時間と共に増加する。薄膜はＴａが豊富な組成を有し、約１５原子パーセントの炭素不純物を含む。Ｔａ−Ｎ薄膜のＰＥＡＬＤでは、水素ラジカルは、典型的なＴａ−ＮのＡＬＤの還元ガスとして用いられるＮＨ3の代わりの還元剤として使用される。薄膜は、Ｔａの原料として（Ｎｅｔ2）3Ｔａ＝Ｎｂｕt（ｔ−ブチルイミドトリス（ジエチルアミド）タンタル、ＴＢＴＤＥＴ）を用いるコールドウォール型反応器において堆積温度が２６０℃、堆積圧力が１３３ＰａでＳｉＯ2（１００ｎｍ）／Ｓｉのウェーハ上に堆積される。液体原料は７０℃に加熱された泡だて器に収容され、３５ｓｃｃｍのアルゴンにより運ばれる。１つの堆積サイクルは、ＴＢＴＤＥＴの金属有機原料への露出、アルゴンによるパージ期間及び水素プラズマへの露出と、それに続くアルゴンによる別のパージ期間より成る。代わりに各反応剤ガスパルス間で１５秒のアルゴンパージ期間を設けると、反応剤ガスがそれぞれ隔離される。堆積サイクルに同期して水素プラズマを点火し維持するには、上方の電極と下方の電極との間に矩形の電源を適用する。反応室内で反応剤ガスを均一に分布させるためのシャワーヘッドを１００ワットの電力で作動されるＲＦ（１３．５６ＭＨｚ）プラズマ源と容量結合したものを、上方電極として用いる。ウェーハがその上に載る下方電極はアースにつなぐ。薄膜の厚さ及びその形態を電界放出走査型電子顕微鏡により分析した。
【００２６】
Ｔａ（Ａｌ）Ｎ（Ｃ）：薄膜についての技術的な研究が、原料としてＴａＣｌ5またはＴａＢｒ5及びＮＨ3を、また、さらに別の還元剤としてＡｌ（ＣＨ3）3を用いて行われている。堆積温度は２５０℃と４００℃の間で変化させる。薄膜はアルミニウム、炭素及び塩素の不純物を含んでいた。塩素含有量は堆積温度が増加するにつれて劇的に減少した。４００℃で堆積させた薄膜は４原子パーセント未満の塩素を含んでおり、その抵抗率は最も低い１３００μΩｃｍであった。パルス供給順序がＴａＣｌ5−ＴＭＡ−ＮＨ3、ＴＭＡ−ＴａＣｌ5−ＮＨ3、ＴａＢｒ5−ＮＨ3、ＴａＢｒ5−Ｚｎ−ＮＨ3及びＴａＢｒ5−ＴＭＡ−ＮＨ3の５つの異なる堆積プロセスを用いた。ＴａＣｌ5、ＴａＢｒ5及びＺｎは反応室内部に保持された開いたボートから蒸発させる。ＴａＣｌ5、ＴａＢｒ5及びＺｎの蒸発温度はそれぞれ９０、１４０、３８０℃である。アンモニアを質量流量計、ニードル弁及びソレノイド弁を介して反応室内に導入する。流量を連続流の間１４ｓｃｃｍに調整する。ＴＭＡを１６℃の一定温度に保ち、ニードル弁及びソレノイド弁を介してパルス供給する。ＴａＣｌ5、ＴａＢｒ5及びＺｎのパルス時間は０．５秒であるが、ＴＭＡのパルス供給時間の長さは０．２秒と０．８秒の間で変化させる。パージガスのパルス供給時間は常に０．３秒である。窒素ガスを、原料を送り込むために、またパージガスとして使用する。窒素の流量は４００ｓｃｃｍである。
【００２７】
ＴｉＮ：反応剤、Ｔｉ［Ｎ（Ｃ2Ｈ5ＣＨ3）2］4（テトラキス（エチルメチルアミノ）チタン：ＴＥＭＡＴ）及びＮＨ3を交互に供給することにより１７０℃と２１０℃の間でＳｉＯ2の上に非晶質ＴｉＮ薄膜の原子層堆積（ＡＬＤ）を行った。これらの反応剤は次の順序、即ち、ＴＥＭＡＴ蒸気パルス、アルゴンガスパルス、ＮＨ3ガスパルス及びアルゴンガスパルスの順序で反応室内に注入する。１飽和サイクル当たりの薄膜の厚さは、２００℃で反応ガスを十分なパルス時間供給すると１サイクル当たり約１．６原子層である。この結果はサイクル当たりの薄膜の厚さがＡＬＤでは１ＭＬサイクルを超えることが可能なことを示唆しており、反応ガスが再化学吸着機構により説明される。サイクル数と薄膜の厚さとの間の理想的な線形関係が確認される。
【００２８】
ＴｉＡｌＮ：Ｋｏｏ他は、原子層堆積法により堆積されたＴｉＡｌＮの薄膜の特性研究に関する論文を発表している。金属−Ｓｉ−Ｎバリアのシリーズは１０００μΩｃｍより高い抵抗率を有する。彼らはＴｉＡｌＮの別の三元拡散バリアを提案している。このＴｉＡｌＮ薄膜はＡｌ含有量がかなりのものであるにもかかわらずＮａＣｌ構造を呈していた。このＴｉＡｌＮ薄膜は、チタン及びアルミニウム原料としてそれぞれＴｉＣｌ4及びジメチルアルミニウムハイドライドエチルピペルジン（ＤＭＡＨ−ＥＰＰ）を用いて堆積される。ＴｉＣｌ4は１３−１５℃の液体から蒸発されてＡＬＤチェンバに導入されるが、このチェンバには３０ｓｃｃｍの流量でアルゴンキャリアガスを用いて泡だて器により供給される。ＤＭＡＨ−ＥＰＰ原料は６０℃で蒸発され、ＴｉＣｌ4の同じ流量でＡＬＤチェンバに導入される。ＮＨ3ガスはまた反応剤ガスとして使用され、その流量は約６０ｓｃｃｍである。アルゴンのパージガスをソースガスと反応ガスを完全に分離するために導入する。ＴｉＡｌＮ薄膜は、３５０℃と４００℃の間の温度で堆積され、全圧力を２トルに一定に維持する。
【００２９】
ＴｉＳｉＮ：金属有機原子層堆積（ＭＯＡＬＤ）は、ほぼ完全な段差被覆ステップを達成し、成長する薄膜の厚さ及び組成を正確に制御する。Ｔｉ［Ｎ（ＣＨ3）2］4（テトラキス（ジメチルメチルアミド）チタン：ＴＤＭＡＴ）、シラン（ＳｉＨ4）及びアンモニア（ＮＨ3）を逐次供給する三元Ｔｉ−Ｓｉ−Ｎ薄膜のＭＯＡＬＤ法が開発されており、１０ｎｍのＴｉ−Ｓｉ−Ｎ薄膜のＣｕ拡散バリア特性を高周波数Ｃ−Ｖ測定により評価している。１８０℃の堆積温度において、シランはＴＤＭＡＴパルス、シランパルス及びアンモニアパルスの順序で別個に供給される。１サイクル当たりの堆積薄膜のシリコン含有量及び堆積厚さは、シランの分圧が０．２７から１３．３Ｐａに変化しても１サイクル当たり１８原子％及び０．２２ｎｍで一定であった。特に、シリコン含有量の依存関係は従来型の化学蒸着法とは著しく異なっている。段差被覆は直径が０．３μｍの孔部でも約１００％であり、その孔部はわずかに負の勾配を有しアスペクト比は１０対１である。
【００３０】
ＷＮ：窒化タングステン薄膜を逐次的な表面反応を用いる原子層制御により堆積させた。窒化タングステン薄膜の成長は、二元反応、２ＷＦ6＋ＮＨ3＞Ｗ2Ｎ＋３ＨＦ＋９／２Ｆ2、を２つの半反応に分離することにより行われる。ＷＦ6とＮＨ3の半反応をＡＢＡＢの順序で次々に行わせると、６００と８００°Ｋの間の基板温度で窒化タングステンが堆積された。透過型フーリエ変換赤外線（ＦＴＩＲ）分光法により、ＷＦ6及びＮＨ3半反応時に大きな表面積の粒子上のＷＦx＊及びＮＨy＊の表面種の被覆をモニターした。ＦＴＩＲ分光法による結果は、ＷＦ6及びＮＨ3半反応が完了し、６００°Ｋを超える温度で自己制限的であることを示していた。現場の分光楕円偏光法により、Ｓｉ（１００）基板上の薄膜の成長と温度及び反応剤露光との間の関係をモニターした。ＷＦ6及びＮＨ3反応剤の露光がそれぞれ３０００Ｌ及び１０，０００Ｌより大きい場合、６００−８００Ｋで測定された窒化タングステンの堆積速度は２．５５オングストローム／ＡＢサイクルである。Ｘ線光電子分光深さ断面試験により、薄膜はＷ2Ｎの化学量論的組成を有し、Ｃ及びＯ不純物濃度が低いことが判明した。Ｘ線回折による研究で窒化タングステン薄膜が微晶質であることがわかった。原子間力顕微鏡により堆積薄膜を測定した結果、薄膜の滑らかな成長を示す極めて平坦な表面が観察された。原子層制御により堆積されるこれらの滑らかな窒化タングステン薄膜は、コンタクト及びビアホール上のＣｕの拡散制御として使用すべきである。
【００３１】
ＡｌＮ：窒化アルミニウムを、トリメチルアルミニウム（ＴＭＡ）及びアンモニアの原料から原子層化学蒸着（ＡＬＣＶＤ）により多孔質シリカ上に成長させた。ＡＬＣＶＤによる成長は、固体基板とのガス状原料の交互且つ分離された飽和反応によるものである。ＴＭＡ及びアンモニアはそれぞれ、４２３及び６２３ケルビン（Ｋ）でシリカ上で反応させるが、このシリカは１０２３Ｋで脱ヒドロキシル化し、８２３Ｋのアンモニアにより予め処理されたものであった。３つの反応サイクルにおける成長を元素分析により量的に調べ、表面の反応生成物をＩＲ及びソリッドステートＳｉ ＮＭＲ測定により同定する。反応サイクル当たり約２アルミニウム原子／ｎｍ2のシリカの定常的な成長が得られる。この成長は主として、（Ｉ）表面のＡｌ−Ｍｅ及びＳｉ−Ｍｅ基を生じるＴＭＡの反応、及び（ＩＩ）アルミニウム結合メチル基をアミノ基と置換するアンモニアの反応により起こった。アンモニアはまた、その一部が、ＴＭＡとシロキサンブリッジとの分離反応において形成されたシリコン結合メチル基と反応した。ＴＭＡは、それが表面のシラノール基及びシロキサンブリッジとしたと同様にアミノ基と反応した。一般的に、Ａｌ−Ｎ層はシリカ基板と強く相互作用するが、第３の反応サイクルではＡｌＮ型サイトが形成されているかもしれない。
【００３２】
装置
図４は本発明によるメモリデバイスを示す。このメモリデバイス４４０は、メモリアレイ４４２、行及び列デコーダ４４４、４４８及びセンス増幅器回路４４６を有する。メモリアレイ４４４は、三元金属ゲートが原子層堆積により形成された多数のトランジスタセル４００より成り、それらのワードライン４８０及びビットライン４６０はそれぞれ行及び列の一般的構成になっている。メモリアレイ４４２のビットライン４６０はセンス増幅器回路４４６に接続され、一方、ワードライン４８０は行デコーダ４４４に接続されている。アドレス及び制御信号はアドレス／制御ライン４６１上でメモリデバイス４４０に入力され、列デコーダ４４８、センス増幅器回路４４６及び行デコーダ４４４に接続され、とりわけメモリアレイ４４２への読み出し及び書き込みアクセスに使用される。
【００３３】
行デコーダ４４８は、行セレクトライン４６２上の制御及び行セレクト信号を介してセンス増幅器回路４４６に接続される。センス増幅器４４６は、入出力（Ｉ／Ｏ）データライン４６３を介して、メモリアレイ４４２に向かう入力データを受け、またメモリアレイ４４２から読み出されるデータを出力する。データは、ワードライン４８０を行デコーダ４４４を介して作動することによりメモリアレイ４４２のセルから読み出されるが、このワードラインはそのワードラインに対応する全てのメモリセルを、アレイの列を画定するそれぞれのビットライン４６０へ結合する。１またはそれ以上のビットライン４６０も作動される。特定のワードライン４８０及びビットライン４６０が作動されると、１つのビットライン列に接続されたセンス増幅器回路４４６は所与のトランジスタセルを介して感知される導電状態を検出して増幅し、作動されたビットライン４６０と非作動状態のビットラインである基準ラインとの間の電位差を測定することによりそのビットライン４６０へ転送する。再び、読み出し動作において、所与のセルのソース領域は接地されたソースラインまたはアレイプレート（図示せず）に結合される。メモリデバイスのセンス増幅器の動作は、例えば、マイクロンテクノロジーに全て譲渡された米国特許第５，６２７，７８５；５，２８０，２０５；及び５，０４２，０１１号に記載されている。
【００３４】
図５は、本発明に従って原子層堆積により三元金属ゲートが形成されたトランジスタセルを用いる電気システムまたはプロセッサ利用システム５００を示す。例えば、例示的に（限定の意図なく）、メモリ５１２は、本発明に従って原子層堆積により形成された三元金属ゲートを有するトランジスタセルを備えた構成である。しかしながら、本発明はそれに限定されず、ＣＰＵなどのトランジスタなどにも利用可能である。プロセッサ利用システム５００は、コンピュータシステム、プロセス制御システム、及びプロセス及び関連のメモリを用いる任意の他のシステムでよい。システム５００は、バス５２０を介してメモリ５１２及びＩ／Ｏデバイス５０８と通信するマイクロプロセッサのような中央処理ユニット（ＣＰＵ）５０２を有する。バス５２０は、プロセッサ利用システムに常用される一連のバスまたはブリッジのようなものでよいが、便宜的にバス５２０を単一バスとして示したことに注意されたい。第２のＩ／Ｏバス５１０を示したが、これは本願の実施にとって必要条件ではない。プロセッサ利用システム５００はまたリードオンリーメモリ（ＲＯＭ）５１４を備えてもよく、周知のようにバス５２０を介してＣＰＵ５０２と通信するフロッピーディスクドライブ５０４及びコンパクトディスク（ＣＤ）ＲＯＭ５０６のような周辺装置を備えることができる。
【００３５】
当業者は、さらに別の回路及び制御信号を使用し、プロセッサ利用システム５００を本発明に焦点を当てるのを助けるために単純化できることがわかるであろう。
【００３６】
図５に示す実施例は、原子層堆積により形成された新規な三元金属ゲートトランジスタセルを用いる電子システム回路の実施例であることがわかるであろう。図５に示すシステム５００の説明は、本発明の構造及び回路の１つの利用例の一般的な理解を図るためのものであり、原子層堆積により形成される新規な三元金属ゲートトランジスタセルを用いる電子システムの全ての構成要素及び特徴を完全に記載しようとしたものではない。さらに、本発明は、原子層堆積により形成される新規な三元金属ゲートトランジスタセルを用いる任意サイズ及び任意タイプのシステム５００に等しく利用可能であり、図示説明したものに限定する意図はない。当業者であれば理解できるように、かかる電子システムは単一のパケット処理ユニットの形かまたは単一の半導体チップ上に製造可能であり、これによりプロセッサとメモリデバイスとの間の通信時間を減少することができる。
【００３７】
本願に図示説明した原子層堆積により形成される新規な三元金属ゲートトランジスタセルを含む装置の例として、メモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール及び特定用途モジュールに使用する電子システムが含まれ、多層多チップモジュールも含まれる。かかる回路はさらに、時計、テレビジョン、携帯電話、パソコン、自動車、工業用制御システム、航空機などのような多種多様な電子システムのサブコンポーネントの場合もある。
【結論】
【００３８】
本願は、トランジスタゲートとして三元金属導体の原子層堆積法の利用を述べたものである。組成と仕事関数を変化してＣＭＯＳ技術のＮＭＯＳ及びＰＭＯＳトランジスタの両方のしきい電圧を制御することにより、最適性能が与えられる。
【００３９】
上記説明は例示的であって限定的でないことを理解すべきである。他の多数の実施例が上記説明を読めば当業者にとって明らかになるであろう。従って、本発明の範囲は頭書の特許請求の範囲及びかかる請求の範囲が享受する均等物の全範囲に関連して決定すべきである。
【図面の簡単な説明】
【００４０】
【図１Ａ】ＮＭＯＳトランジスタの所望のエネルギー帯図及び仕事関数を示す。
【図１Ｂ】ＰＭＯＳトランジスタの所望のエネルギー帯図及び仕事関数を示す。
【図２】本発明の種々の実施例に使用される種々の金属窒化物の電子親和力とエネルギーバンドギャップの関係を示すグラフである。
【図３】本発明の教示に従って形成されたトランジスタ構造の一実施例を示す。
【図４】本発明の実施例に従って原子層堆積により形成された三元金属ゲートを用いるメモリデバイスの実施例を示す。
【図５】本発明の実施例に従って原子層堆積により形成された三元金属ゲートを用いる電気システムまたはプロセッサシステムのブロック図である。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【手続補正書】
【提出日】平成17年4月22日(2005.4.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のソース／ドレイン領域と、  第２のソース／ドレイン領域と、  第１と第２のソース／ドレイン領域間のチャンネル領域と、  ゲート絶縁体によりチャンネル領域から分離されたゲートとより成り、ゲートは原子層堆積により形成された三元金属導体を含み、該三元金属導体は組成が所望のしきい電圧を与えるように調整されているトランジスタ。
【請求項２】
三元金属導体は窒化タンタルアルミニウム（ＴａＡｌＮ）を含む請求項１のトランジスタ。
【請求項３】
三元金属導体は窒化チタンアルミニウム（ＴｉＡｌＮ）を含む請求項１のトランジスタ。
【請求項４】
三元金属導体は窒化チタンシリコン（ＴｉＳｉＮ）を含む請求項１のトランジスタ。
【請求項５】
三元金属導体は窒化タングステンアルミニウム（ＷＡｌＮ）を含む請求項１のトランジスタ。
【請求項６】
ゲートはさらに、三元金属導体により形成された導電性ポリシリコン層を含む前記請求項のうち任意の請求項のトランジスタ。
【請求項７】
ゲートはさらに、三元金属導体の上に形成された高融点金属を含む前記請求項のうち任意の請求項のトランジスタ。
【請求項８】
高融点金属はタングステン（Ｗ）を含む請求項７のトランジスタ。
【請求項９】
高融点金属はタンタル（Ｔａ）を含む請求項７のトランジスタ。
【請求項１０】
高融点金属はチタン（Ｔｉ）を含む請求項７のトランジスタ。
【請求項１１】
ソース領域に結合されたソースラインと、ドレイン領域に結合された伝送ラインとをさらに備えた前記請求項のうち任意の請求項のトランジスタより成るメモリセル。
【請求項１２】
前記請求項のうち任意の請求項の多数のトランジスタを有するメモリアレイであって、 メモリアレイは、  各々が基板上に形成され、多数のトランジスタのうち少なくとも１つを有する多数のセルと、 メモリアレイの行に沿って各トランジスタのドレイン領域に結合された多数のビットラインと、  メモリアレイの列に沿って各トランジスタのゲートに結合された多数のワードラインより成るメモリアレイ。
【請求項１３】
多数のワードラインに結合されたワードラインアドレスデコーダと、  多数のビットラインに結合されたビットラインアドレスデコーダと、  多数のビットラインに結合されたセンス増幅器とより成る、請求項１２によるメモリアレイを有する半導体デバイス。
【請求項１４】
プロセッサと、  プロセッサに結合され、メモリアレイを有するメモリアレイとより成る、請求項１２によるメモリアレイを含む電子システム。
【請求項１５】
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタより成るＣＭＯＳデバイスであって、  ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの少なくとも１つが請求項１−１０のうち任意の請求項のトランジスタを含み、  ＮＭＯＳ及びＰＭＯＳトランジスタがそれぞれソース、ドレイン、ソースとドレイン間のチャンネル領域、及びゲート絶縁体によりチャンネル領域から分離されたゲートを有し、  ＮＭＯＳ及びＰＭＯＳトランジスタのゲートはほぼ同じ大きさの低いしきい電圧を実現するように調整された組成及び仕事関数を有するＣＭＯＳデバイス。
【請求項１６】
ほぼ同じ大きさのしきい電圧は０．４ボルト未満の大きさのしきい電圧を含む請求項１５のＣＭＯＳデバイス。
【請求項１７】
ほぼ同じ大きさのしきい電圧はほぼ０．３ボルトの大きさのしきい電圧を含む請求項１５のＣＭＯＳデバイス。
【請求項１８】
ＮＭＯＳ及びＰＭＯＳトランジスタのゲートのうちの１つは二元金属導体を含み、それ以外のゲートは三元金属導体を含む請求項１５のＣＭＯＳデバイス。
【請求項１９】
二元金属導体は、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）及び窒化タングステン（ＷＮ）の群から選択される二元金属導体を含む請求項１８のＣＭＯＳデバイス。
【請求項２０】
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタより成るＣＭＯＳデバイスであって、  ＮＭＯＳ及びＰＭＯＳトランジスタがそれぞれソース、ドレイン、ソースとドレイン間のチャンネル領域、及びゲート絶縁体によりチャンネル領域から分離されたゲートを有し、  ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの少なくとも１つは請求項１によるトランジスタを含み、ＮＭＯＳ及びＰＭＯＳトランジスタのゲートのうちの１つは三元金属導体として窒化タンタルアルミニウム（ＴａＡｌＮ）を含み、ＮＭＯＳ及びＰＭＯＳの残りのゲートは窒化タンタル（ＴａＮ）より成る二元金属導体を含んで、ほぼ同じ大きさの低いしきい電圧が実現されるＣＭＯＳデバイス。
【請求項２１】
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタより成るＣＭＯＳデバイスであって、  ＮＭＯＳ及びＰＭＯＳトランジスタがそれぞれソース、ドレイン、ソースとドレイン間のチャンネル領域、及びゲート絶縁体によりチャンネル領域から分離されたゲートを有し、  ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの少なくとも１つは請求項１によるトランジスタを含み、ＮＭＯＳ及びＰＭＯＳトランジスタのゲートのうちの１つは三元金属導体として窒化チタンアルミニウム（ＴｉＡｌＮ）を含み、ＮＭＯＳ及びＰＭＯＳの残りのゲートは窒化チタン（ＴｉＮ）より成る二元金属導体を含んで、ほぼ同じ大きさの低いしきい電圧が実現されるＣＭＯＳデバイス。
【請求項２２】
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタより成るＣＭＯＳデバイスであって、  ＮＭＯＳ及びＰＭＯＳトランジスタがそれぞれソース、ドレイン、ソースとドレイン間のチャンネル領域、及びゲート絶縁体によりチャンネル領域から分離されたゲートを有し、  ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの少なくとも１つは請求項１によるトランジスタを含み、ＮＭＯＳ及びＰＭＯＳトランジスタのゲートのうちの１つは三元金属導体として窒化タングステンアルミニウム（ＷＡｌＮ）を含み、ＮＭＯＳ及びＰＭＯＳの残りのゲートは窒化タングステン（ＷＮ）より成る二元金属導体を含んで、ほぼ同じ大きさの低いしきい電圧が実現されるＣＭＯＳデバイス。
【請求項２３】
トランジスタを形成する方法であって、  第１のソース／ドレイン領域、第２のソース／ドレイン領域及びそれら領域間のチャンネル領域を基板に形成し、  チャンネル領域に対向し第１のゲート絶縁体によりチャンネル領域から分離されたゲートを形成するステップより成り、  ゲートを形成するステップは、所望のしきい値が得られるように調整された組成を与えるように原子層堆積により三元金属導体を形成するステップを含むトランジスタの形成方法。
【請求項２４】
原子層堆積により三元金属導体を形成するステップは、窒化タンタルアルミニウム（ＴａＡｌＮ）層を形成するステップを含む請求項２３の方法。
【請求項２５】
原子層堆積により三元金属導体を形成するステップは、窒化チタンアルミニウム（ＴｉＡｌＮ）層を形成するステップを含む請求項２３の方法。
【請求項２６】
原子層堆積により三元金属導体を形成するステップは、窒化チタンシリコン（ＴｉＳｉＮ）層を形成するステップを含む請求項２３の方法。
【請求項２７】
原子層堆積により三元金属導体を形成するステップは、窒化タングステンアルミニウム（ＷＡｌＮ）層を形成するステップを含む請求項２３の方法。
【請求項２８】
ゲートを形成するステップはさらに、三元金属導体の上に高融点金属層を形成するステップを含む請求項２３−２７のうち任意の請求項の方法。
【請求項２９】
ゲートを形成するステップはさらに、三元金属導体の上に導電性ポリシリコン層を形成するステップを含む請求項２３−２７のうち任意の請求項の方法。
【請求項３０】
ＣＭＯＳデバイスを形成する方法であって、  ＰＭＯＳトランジスタを形成し、  ＮＭＯＳトランジスタを形成するステップより成り、  ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうち少なくとも１つを形成するステップは、請求項２３−２９のうち任意の請求項のトランジスタを形成するステップを含み、  ＮＭＯＳ及びＰＭＯＳトランジスタを形成するステップは、それぞれのトランジスタのしきい電圧をほぼ同じ大きさに制御するためにそれぞれのトランジスタに調整された仕事関数及び調整された組成を有するゲートを形成するステップを含むＣＭＯＳデバイスの形成方法。
【請求項３１】
ＣＭＯＳデバイスを形成する方法であって、  ＰＭＯＳトランジスタを形成し、  ＮＭＯＳトランジスタを形成するステップより成り、  ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうち少なくとも１つを形成するステップは、請求項２４のトランジスタを形成するステップを含み、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの残りのトランジスタを形成するステップは、原子層堆積により二元金属導体を有するトランジスタゲートを形成するステップを含み、二元金属導体は窒化タンタル（ＴａＮ）層を含むためＮＭＯＳトランジスタ及びＰＭＯＳトランジスタがほぼ同じ大きさのしきい電圧を有するＣＭＯＳトランジスタの形成方法。
【請求項３２】
ＣＭＯＳデバイスを形成する方法であって、  ＰＭＯＳトランジスタを形成し、  ＮＭＯＳトランジスタを形成するステップより成り、  ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうち少なくとも１つを形成するステップは、請求項２４のトランジスタを形成するステップを含み、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの残りのトランジスタを形成するステップは、原子層堆積により二元金属導体を有するトランジスタゲートを形成するステップを含み、二元金属導体は窒化チタン（ＴｉＮ）層を含むためＮＭＯＳトランジスタ及びＰＭＯＳトランジスタがほぼ同じ大きさのしきい電圧を有するＣＭＯＳトランジスタの形成方法。
【請求項３３】
ＣＭＯＳデバイスを形成する方法であって、  ＰＭＯＳトランジスタを形成し、  ＮＭＯＳトランジスタを形成するステップより成り、  ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうち少なくとも１つを形成するステップは、請求項２５のトランジスタを形成するステップを含み、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの残りのトランジスタを形成するステップは、原子層堆積により二元金属導体を有するトランジスタゲートを形成するステップを含み、二元金属導体は窒化タングステン（ＷＮ）層を含むためＮＭＯＳトランジスタ及びＰＭＯＳトランジスタがほぼ同じ大きさのしきい電圧を有するＣＭＯＳトランジスタの形成方法。
【国際調査報告】
2005536877.tif 000009
2005536877.tif 000010
2005536877.tif 000011