(57)【要約】電荷増倍光変換要素を利用したイメージ・センサにおいて、第１の発明の特徴は、この光変換要素と、この光変換要素が生成する電荷が蓄積される、このピクセル回路中の蓄積要素の間に保護回路を接続することによって、この光変換要素からの過剰電圧に起因するブレークダウンからピクセル回路を保護するものである。この光変換要素の応答性は、このイメージ・センサ中で検出された光の強度に逆比例しており、これにより、検出された光の強度が増大するときにこの光変換要素が出力する信号電圧は減少させられる。第２の発明の特徴は、このピクセル回路中に出力制御回路を組み込むことによってこの逆の関係を補償するものであり、この出力制御回路は、この光変換要素の出力におけるその電圧レベルを調整して、この光変換要素の両端間の一定の電位を維持する。オプションとして、このピクセル回路は、このタイプの出力制御回路もこの保護回路も共に含むことが可能である。
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【特許請求の範囲】
【請求項１】
電荷増倍光変換要素と、
前記電荷増倍光変換要素に電気的に接続された電荷蓄積要素と、
前記電荷蓄積要素に電気的に接続され、前記電荷蓄積要素に蓄積する電圧を制限するための保護回路と
を備える、イメージ・センサにおけるピクセル・アレイの中のイメージ・センサ・ピクセル。
【請求項２】
前記電荷増倍光変換要素が、高利得アバランシェ・ラッシング・アモルファス光導電体光変換層である、請求項１に記載のイメージ・センサ・ピクセル。
【請求項３】
前記電荷増倍光変換要素が、積層ピクセル構造である、請求項１に記載のイメージ・センサ・ピクセル。
【請求項４】
前記蓄積要素は、そのカソードが前記電荷増倍光変換要素に接続されている接合光ダイオードである、請求項１に記載のイメージ・センサ・ピクセル。
【請求項５】
前記蓄積要素が、キャパシタである、請求項１に記載のイメージ・センサ・ピクセル。
【請求項６】
前記保護回路が、そのアノードにおいて前記蓄積要素に電気的に接続された、また、そのカソードにおいて限界電圧レベルを設定する電圧源に接続された保護ダイオードを含み、前記限界電圧レベルを超過する、前記蓄積要素に蓄積する電圧が、前記蓄積要素から前記保護ダイオードを介して外に転送される、請求項１に記載のイメージ・センサ・ピクセル。
【請求項７】
前記保護回路が、前記電荷増倍光変換要素と前記蓄積要素との間に電気的に接続された抵抗をさらに備える、請求項６に記載のイメージ・センサ・ピクセル。
【請求項８】
前記保護回路が、共に前記蓄積要素に電気的に接続されたドレインおよびゲートと、限界電圧レベルを設定する電圧源に電気的に接続されたソースとを有するｎ形ＭＯＳトランジスタを含み、前記限界電圧レベルを超過する、前記蓄積要素に蓄積する電圧が、前記ｎ形ＭＯＳトランジスタを介して前記蓄積要素から外に転送される、請求項１に記載のイメージ・センサ・ピクセル。
【請求項９】
前記保護回路が、前記電荷増倍光変換要素と前記蓄積要素との間に電気的に接続された抵抗をさらに備える、請求項８に記載のイメージ・センサ・ピクセル。
【請求項１０】
前記電荷蓄積要素と前記保護回路とに接続された接続された出力回路をさらに備える、請求項１に記載のイメージ・センサ・ピクセル。
【請求項１１】
前記出力回路が、前記電荷蓄積要素に蓄積された電荷を読み取る行選択トランジスタを含む、請求項１０に記載のイメージ・センサ・ピクセル。
【請求項１２】
光信号を検出するための入力側と前記検出された光信号を電気イメージ信号として出力するための出力側とを有する感光性要素と、
前記感光性要素の前記出力側に接続され、前記感光性要素の前記出力側の電位を所定の電圧レベルに調整する出力制御回路と
を備える、イメージ・センサにおけるピクセル・アレイの中のイメージ・センサ・ピクセル。
【請求項１３】
前記感光性要素が、光ダイオードである、請求項１２に記載のイメージ・センサ・ピクセル。
【請求項１４】
前記感光性要素が、積層ピクセル構造である、請求項１２に記載のイメージ・センサ・ピクセル。
【請求項１５】
前記感光性要素が、電荷増倍光変換層である、請求項１２に記載のイメージ・センサ・ピクセル。
【請求項１６】
前記感光性要素が、高利得アバランシェ・ラッシング・アモルファス光導電体光変換層である、請求項１２に記載のイメージ・センサ・ピクセル。
【請求項１７】
前記出力制御回路が、演算増幅器とフィードバック・ループとを備える、請求項１２に記載のイメージ・センサ・ピクセル。
【請求項１８】
前記演算増幅器が、第１の入力、第２の入力、および出力を有する差動増幅器であり、前記第１の入力が、固定電圧ＶＲＥＦに接続され、前記第２の入力が前記フィードバック・ループを経由して前記差動増幅器の前記出力に接続される、請求項１７に記載のイメージ・センサ・ピクセル。
【請求項１９】
前記第１の入力が、前記差動増幅器に対する正入力であり、前記第２の入力が前記差動増幅器に対する負入力である、請求項１８に記載のイメージ・センサ・ピクセル。
【請求項２０】
前記出力制御回路が、前記感光性要素から出力される前記イメージ信号の線形増幅を提供する、請求項１２に記載のイメージ・センサ・ピクセル。
【請求項２１】
前記出力制御回路が、
前記差動増幅器に対する正入力に接続される固定電圧ＶＲＥＦを有する差動増幅器と、
その前記出力に前記差動増幅器の負入力を接続するフィードバック・ループと、
前記フィードバック・ループ中において接続されるキャパシタと
を備える、請求項２０に記載のイメージ・センサ・ピクセル。
【請求項２２】
前記出力制御回路が、前記差動増幅器の前記出力と前記差動増幅器に対する前記負入力との間に接続された、前記フィードバック・ループと並列な第２のループをさらに備え、前記第２のループが、その中において接続されたリセット・スイッチを含む、請求項２１に記載のイメージ・センサ・ピクセル。
【請求項２３】
前記出力制御回路が、前記感受性要素から出力される前記イメージ信号の対数的に圧縮された変換を提供する、請求項１２に記載のイメージ・センサ・ピクセル。
【請求項２４】
前記出力制御回路が、
前記差動増幅器に対する正入力に接続された固定電圧ＶＲＥＦを有する差動増幅器と、
その前記出力に前記差動増幅器の負入力を接続するフィードバック・ループと、
前記フィードバック・ループ中において接続されたダイオードであって、前記ダイオードのアノードが、前記差動増幅器に対する前記負入力に接続され、前記ダイオードのカソードが、前記差動増幅器の前記出力に接続されたダイオードと
を備える、請求項２３に記載のイメージ・センサ・ピクセル。
【請求項２５】
前記ダイオードが、ＭＯＳトランジスタとして形成される、請求項２４に記載のイメージ・センサ・ピクセル。
【請求項２６】
前記出力制御回路が、前記差動増幅器の前記出力と前記差動増幅器に対する前記負入力との間に接続された、前記フィードバック・ループと並列な第２のループをさらに備え、前記第２のループが、その中において接続されたリセット・スイッチを含む、請求項２４に記載のイメージ・センサ・ピクセル。
【請求項２７】
前記出力制御回路は、前記感光性要素から出力される前記イメージ信号が第１の信号範囲内にあるときに線形変換を提供し、前記イメージ信号が第２の信号範囲内にあるときに対数的に圧縮された変換を提供する、請求項１２に記載のイメージ・センサ・ピクセル。
【請求項２８】
前記出力制御回路が、
前記差動増幅器に対する正入力に接続された固定電圧ＶＲＥＦを有する差動増幅器と、
その前記出力に前記差動増幅器の負入力を接続する第１のフィードバック・ループと、
前記第１のフィードバック・ループ中において接続されたフィードバック・キャパシタと、
その前記出力に前記差動増幅器の前記負入力を接続する、前記第１のフィードバック・ループと並列な第２のフィードバック・ループと、
前記第２のフィードバック・ループ中において接続されたダイオードであって、前記ダイオードのアノードが、前記差動増幅器に対する前記負入力に接続されたダイオードと、
前記第２のフィードバック・ループ中において前記ダイオードのカソードに接続された逆バイアス電圧と、
を含む、請求項２７に記載のイメージ・センサ・ピクセル。
【請求項２９】
第２のフィードバック・ループ中において前記ダイオードのカソードに接続され、前記ダイオードに前記逆バイアス電圧を供給するためのオフセット電圧源をさらに備える、請求項２８に記載のイメージ・センサ・ピクセル。
【請求項３０】
前記第２のフィードバック・ループ中において前記ダイオードのカソードに接続されたオフセット・キャパシタと、
前記ダイオードのカソードと前記オフセット・キャパシタとの間における、前記第２のフィードバック・ループに接続された第１の端子を有し、オフセット電圧源に接続された第２の端子を有するオフセット・スイッチとをさらに備え、前記オフセット・キャパシタが、前記オフセット・スイッチを閉じると充電されてそれによって前記ダイオードに前記逆バイアス電圧を印加するようになる、請求項２８に記載のイメージ・センサ・ピクセル。
【請求項３１】
前記ダイオードが、ＭＯＳトランジスタとして形成される、請求項２８に記載のイメージ・センサ・ピクセル。
【請求項３２】
前記出力制御回路が、前記差動増幅器の前記出力と前記差動増幅器に対する前記負入力との間に接続された、前記第１および第２のフィードバック・ループと並列な第３のループをさらに備え、前記第３のループが、その中において接続されたリセット・スイッチを含む、請求項２８に記載のイメージ・センサ・ピクセル。
【請求項３３】
前記出力制御回路が、フリーズ・フレーム・シャッタ機能を実施するフリーズ・フレーム回路を含む、請求項１２に記載のイメージ・センサ・ピクセル。
【請求項３４】
前記フリーズ・フレーム回路が、
フリーズ・フレーム・スイッチと、
前記フリーズ・フレーム・スイッチの一端に接続され、前記フリーズ・フレーム・スイッチが閉じられるときにイメージ信号の電荷を捕捉するキャパシタと
を備える、請求項３３に記載のイメージ・センサ・ピクセル。
【請求項３５】
前記感光性要素の前記出力側と、前記出力制御回路に対する入力に接続された保護回路をさらに備える、請求項１２に記載のイメージ・センサ・ピクセル。
【請求項３６】
前記保護回路が、保護ダイオードを含む、請求項３５に記載のイメージ・センサ・ピクセル。
【請求項３７】
前記保護回路が、抵抗をさらに備える、請求項３６に記載のイメージ・センサ・ピクセル。
【請求項３８】
前記保護回路が、共に前記感光性要素の前記出力に電気的に接続されたドレインおよびゲートと、限界電圧レベルを設定する電圧源に電気的に接続されたソースとを有するｎ形ＭＯＳトランジスタを含み、前記限界電圧レベルを超過する電圧を有する前記感光性要素から流れる電流が、前記ｎ形ＭＯＳトランジスタを介して前記出力回路から外に転送される、請求項３５に記載のイメージ・センサ・ピクセル。
【請求項３９】
前記保護回路が、抵抗をさらに備える、請求項３８に記載のイメージ・センサ・ピクセル。
【請求項４０】
前記出力制御回路が、
ＶＲＥＦに固定された正入力、前記感光性要素の前記出力に接続された負入力、および出力を有する差動増幅器と、
前記差動増幅器の前記出力と前記負入力とを接続するフィードバック・ループと、
前記フィードバック・ループ中における、前記差動増幅器の前記出力と前記負入力とに接続されたキャパシタと
を含む、請求項３５に記載のイメージ・センサ・ピクセル。
【請求項４１】
前記出力回路が、
ＶＲＥＦに固定された正入力、前記感光性要素の前記出力に接続された負入力、および出力を有する差動増幅器と、
前記差動増幅器の前記出力と前記負入力とを接続するフィードバック・ループと、
前記フィードバック・ループ中における、そのカソードが前記差動増幅器の前記出力に接続され、そのアノードが前記差動増幅器の前記負入力に接続されたダイオードと
を含む、請求項３５に記載のイメージ・センサ・ピクセル。
【請求項４２】
前記出力回路が、
ＶＲＥＦに固定された正入力、前記感光性要素の前記出力に接続された負入力、および出力を有する差動増幅器と、
前記差動増幅器の前記出力と前記負入力とを接続するフィードバック回路と、
前記フィードバック回路中における、前記差動増幅器の前記出力と前記負入力とに接続されたキャパシタと、
前記キャパシタと並列な前記フィードバック回路中における、そのアノードが前記差動増幅器の前記負入力に接続されたダイオードと、
前記キャパシタと並列な前記フィードバック回路中における、前記ダイオードのカソードと、前記差動増幅器の前記出力とに接続されたオフセット電圧源と
を含む、請求項３５に記載のイメージ・センサ・ピクセル。
【請求項４３】
電荷増倍光変換要素と、
各ピクセルが、
前記電荷増倍光変換要素に接続され、前記電荷増倍光変換要素の両端間の電位を所定の電圧レベルに維持する出力回路を備える、複数のピクセルを有するイメージ・センサ・ピクセル・アレイと
を備えるイメージ・センサ。
【請求項４４】
電荷増倍光変換要素と、
各ピクセルが、
前記電荷増倍光変換要素に接続され、前記電荷増倍光変換要素の全体の動作範囲について前記電荷増倍光変換要素から出力されるイメージ信号の線形変換を提供する出力制御回路を備える、複数のピクセルを有するイメージ・センサ・ピクセル・アレイと
を備えるイメージ・センサ。
【請求項４５】
電荷増倍光変換要素と、
各ピクセルが、
前記電荷増倍光変換要素に接続され、前記電荷増倍光変換要素の全体の動作範囲について前記電荷増倍光変換要素から出力されるイメージ信号の対数的に圧縮された変換を提供する出力制御回路を備える、複数のピクセルを有するイメージ・センサ・ピクセル・アレイと
を備えるイメージ・センサ。
【請求項４６】
電荷増倍光変換要素と、
各ピクセルが、
前記電荷増倍光変換要素に接続され、前記電荷増倍光変換要素の前記出力が、第１の範囲内にあるときに、前記電荷増倍光変換要素から出力されるイメージ信号の線形変換を提供し、前記電荷増倍光変換要素の前記出力が、第２の範囲内にあるときには、前記イメージ信号の対数的に圧縮された変換を提供する出力制御回路を備える、複数のピクセルを有するイメージ・センサ・ピクセル・アレイと
を備えるイメージ・センサ。
【請求項４７】
イメージ・センサ中の光信号を検出すること、
前記イメージ・センサ中の感光性要素における前記光信号を電気信号へと光変換すること、
前記感光性要素において前記電気信号を増幅すること、
前記電気信号を蓄積要素に転送すること、
前記電気信号からの電荷を前記蓄積要素に蓄積すること、および
前記蓄積要素における電圧を所定の限界電圧レベルに制限すること
を含む、イメージ信号を取得するための方法。
【請求項４８】
電圧を制限することが、前記蓄積された電荷からもたらされる電圧が前記所定の限界レベルを超過したときに、前記蓄積要素から電荷を外に転送することを含む、請求項４７に記載の方法。
【請求項４９】
電圧を制限することが、前記蓄積要素に前記電荷が蓄積するのに先立って前記電気信号の電圧を低下させることをさらに含む、請求項４８に記載の方法。
【請求項５０】
前記蓄積要素に蓄積された前記電荷を読み取ることをさらに含む、請求項４７に記載の方法。
【請求項５１】
イメージ・センサ中の光信号を検出すること、
前記イメージ・センサの電荷増倍感光性要素を用いて前記光信号を電気信号へと光変換すること、
前記電荷増倍感光性要素において前記電気信号を増幅すること、および
前記感光性要素の両端間の電位を所定の電圧レベルに一定になるよう維持すること
を含む、イメージ信号を取得するための方法。
【請求項５２】
前記感光性要素の全体の動作範囲にわたって前記感光性要素から出力される前記電気信号の線形変換を実施することをさらに含む、請求項５１に記載の方法。
【請求項５３】
前記感光性要素の全体の動作範囲にわたって前記感光性要素から出力される前記電気信号を対数的に圧縮することをさらに含む、請求項５１に記載の方法。
【請求項５４】
前記出力された電気信号が、所定のしきい値レベルまでの第１の範囲内にあるときに、前記感光性要素から出力される前記電気信号の線形変換を実施すること、および前記出力された電気信号が、前記しきい値レベルより大きな第２の範囲内にあるときには、前記電気信号を対数的に圧縮することをさらに含む、請求項５１に記載の方法。
【請求項５５】
前記出力制御回路が、前記電気信号の線形変換を実施することから前記電気信号の対数的圧縮へと切り替わる前記しきい値レベルを調整することをさらに含む、請求項５４に記載の方法。
【請求項５６】
前記電荷増倍感光性要素が取得する前記電気信号に対してフリーズ・フレーム動作を実施することをさらに含む、請求項５１に記載の方法。
【請求項５７】
前記感光性要素の両端間の一定の電位を維持することが、前記電荷増倍感光性要素から出力される前記電気信号の電圧を前記所定の電圧レベルに制限することを含む、請求項５１に記載の方法。
【請求項５８】
電圧を制限することが、前記所定の電圧レベルを超過する前記電気信号の一部分を外に転送することを含む、請求項５７に記載の方法。
【請求項５９】
電圧を制限することが、前記所定の電圧レベルを超過する前記信号の前記一部分を外に転送するのに先立って前記電気信号の電圧を低下させることをさらに含む、請求項５８に記載の方法。
【請求項６０】
イメージを検出し、前記検出されたイメージに対応するイメージ信号を出力するイメージ・センサと、
前記イメージ・センサから出力される前記イメージ信号を処理するイメージ・プロセッサと
を備え、前記イメージ・センサが、
電荷増倍光変換要素と、
各ピクセルが、前記電荷増倍光変換層に電気的に接続された電荷蓄積要素を含む複数のピクセルを有するピクセル・アレイと、
前記電荷蓄積要素に電気的に接続され、前記電荷蓄積要素に蓄積する電圧を制限するための保護回路と
を備えるイメージ処理装置。
【請求項６１】
イメージ・データを受け取り処理するためのプロセッサと、
前記プロセッサにイメージ・データを供給するためのイメージ・データ・ジェネレータと
を備え、前記イメージ・データ・ジェネレータが、
光を検出しイメージ信号を出力するためのイメージ・センサと、
前記イメージ信号を処理するためのイメージ・プロセッサと、
前記イメージ・センサおよび前記イメージ・プロセッサを制御するためのコントローラと
を備え、前記イメージ・センサが、
電荷増倍光変換要素と、
各ピクセルが、
前記電荷増倍光変換層に電気的に接続された電荷蓄積要素と、
前記電荷蓄積要素に電気的に接続され、前記電荷蓄積要素に蓄積する電圧を制限するための保護回路と
を含む複数のピクセルを有するピクセル・アレイと
を備える処理システム。
【請求項６２】
イメージを検出し、前記検出されたイメージに対応するイメージ信号を出力するイメージ・センサと、
前記イメージ・センサから出力される前記イメージ信号を処理するイメージ・プロセッサと
を備え、前記イメージ・センサが、複数のピクセルを有するピクセル・アレイを備え、各ピクセルが、
光信号を検出するための入力側と、前記検出された光信号を電気信号として出力する出力側とを有する感光性要素と、
前記感光性要素の前記出力側に接続され、前記感光性要素の両端間の電位を一定になるように維持する出力制御回路と
を備えるイメージ処理装置。
【請求項６３】
各ピクセルが、前記感光性要素の前記出力側の電圧レベルを所定の電圧レベルに制限するための保護回路をさらに備える、請求項６２に記載のイメージ処理装置。
【請求項６４】
イメージ・データを受け取り処理するためのプロセッサと、
前記プロセッサにイメージ・データを供給するためのイメージ・データ・ジェネレータと
を備え、前記イメージ・データ・ジェネレータが、
イメージを取得しイメージ信号を出力するためのイメージ・センサと、
前記イメージ信号を処理するためのイメージ・プロセッサと、
前記イメージ・センサおよび前記イメージ・プロセッサを制御するためのコントローラと
を備え、前記イメージ・センサが、
電荷増倍光変換要素と、
各ピクセルが、
光信号を検出するための入力側と、前記検出された光信号を電気信号として出力する出力側とを有する感光性要素と、
前記感光性要素の前記出力側に接続され、前記感光性要素の両端間の電位を一定になるように維持する出力制御回路と
を含む複数のピクセルを有するピクセル・アレイと
を備える処理システム。
【請求項６５】
各ピクセルが、前記感光性要素の前記出力側の電圧レベルを所定の電圧レベルに制限するための保護回路をさらに備える、請求項６４に記載の処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層アバランシェ増倍層を使用してピクセル回路が捕捉する光の強度を増幅するイメージ・センサに関する。
【背景技術】
【０００２】
デジタル・カメラなどのデジタル・イメージ・デバイスに対する人気が高まる中で、かかるデバイスのますます高い画像解像度と、ますますコンパクトな設計が求められている。コンパクト設計の筐体には内部スペースの制約条件があるので、このイメージ・センサを含めてそのデバイス中のこれら電子回路のサイズを低減することが必要である。しかし、このイメージ・センサのサイズを縮小するに際して、このイメージ・センサから出力される解像度とそれらの信号レベルとの間で兼ね合いをとる必要がある。このイメージ・センサのサイズを縮小するに際してこの解像度を同じに保つ場合には、各ピクセルのサイズを比例して縮小する必要がある。ピクセルが小さくなると、イメージ露出中に各ピクセルで収集することが可能な電荷量が減少し、それによってこのイメージ・センサの感度が低下してしまう。この低下した感度の影響は、その積算（露出）時間を増大させることによって相殺することができるが、露出中にこのイメージ対象物またはこのデバイスによる何らかの移動がある場合には、積算時間を増大させるとブレのあるイメージを取得する可能性も増大するのでこれは望ましくない「解決方法」である。他方、積算時間を増大させる必要なしに同じ感度を維持するためには、ピクセルをより大きくする必要があり、これは、解像度を制限してしまう。
【０００３】
よりコンパクトなサイズと高イメージ品質を共に達成するための１つの解決方法は、T. Watabe他、「CMOS Image Sensor Overlaid with a HARP Photoconversion Layer」、Program of 1999 IEEE Workshop on Charge-Coupled Devices and Advanced Image Sensors、２１１〜２１４頁に記載されている。図１Ａおよび１Ｂに示したこのイメージ・センサにおいては、ピクセル回路９０２上には、各ピクセルが生成するその光信号を増幅するための「ＨＡＲＰ」（high-gain avalanche rushing amorphous photoconductor高利得アバランシェ・ラッシング・アモルファス光導電体）光変換層９０４などの積層電荷増倍光変換層が重ねられている。
【０００４】
フォトン９０６が、このＨＡＲＰ層９０４の上部表面９０８に当たると、正孔の形の電荷９１０が生成され、このＨＡＲＰ層９０４を介してその下側９１２に至るまで加速されながらその最初のレベルの何倍にも増幅される。ＨＡＲＰ層９０４のこの下側９１２に到達するに際してこの増幅済みの光信号９１０が、電荷としてこのピクセル回路９０２に伝えられるように、このピクセル回路９０２は、このＨＡＲＰ層９０４のその下側９１２に電気的に接続されている。この電荷は、行選択スイッチ９１６のゲートを導通状態にすることによって、このピクセル・データを読み取るまでこのピクセル回路中の蓄積ノード９１４に蓄積する。検出された光９０６の強度に比例する、ノード９１４に蓄積された電荷量が、読み取られる。このようにして、図１Ａおよび１Ｂのイメージ・センサは、各ピクセルが、アバランシェ増倍機能を持たないかなり大きなピクセルで実現可能なものと等しい強度および感度でイメージ・データを捕捉できるようにする。その結果、ＨＡＲＰ層の使用によって、イメージ・センサ・アレイのサイズを増大させる必要なしにそのイメージ品質を改善できるようになる。
【０００５】
このＨＡＲＰ層中でアバランシェ増倍を達成するためには、約１０６Ｖ／ｃｍの電界が必要とされ、これは、このＨＡＲＰ層に５０〜１００Ｖの間の動作電圧を印加することによって実現される。典型的なＨＡＲＰイメージ・センサにおいては、約２０Ｖのブレークダウン電圧を一般に有するピクセル回路を用いて、このＨＡＲＰ層の下に接続されたこのピクセル回路中で、約８Ｖよりも低い電圧が使用される。このイメージ・センサ上へのその入射光の強度が、この電荷増倍光変換層についての検出範囲の上限にあるとき、このＨＡＲＰ層の下の蓄積ダイオードに蓄積する電圧レベルは、このＨＡＲＰ層に印加されたこの動作電圧のレベルに近づく。したがって、このイメージ・センサが強い光にさらされるとき、５０〜１００Ｖの電圧が、この蓄積ダイオードに印加されることもあり、このピクセル回路の読取り構成要素のブレークダウンがもたらされることもある。
【０００６】
この問題に対処するために、さらに高いブレークダウン耐圧を有するピクセル回路を構築する試みが行われてきている。かかる高耐圧ピクセル回路の実施例は、前述のT. Watabe他による論文中に開示されており、この実施例においては、そのピクセル回路は、二重ドレイン構造を有するＭＯＳトランジスタとして構築される。この構造は、図２に示され、ここで、ｐ形ドープされたシリコン層９２２中に形成されたｎ形ドープされたドレインは、従来の高ドーズのｎ＋形領域９２６を取り囲む低ドーズのｎ形領域９２４を含んでいる。この二重ドレインＭＯＳトランジスタ構造は、ちょうど６０Ｖまでの耐圧を達成することが示されている。しかし、この二重ドレインＭＯＳトランジスタを形成するためには、特殊なＭＯＳ製造プロセスが必要とされ、このＭＯＳトランジスタのサイズでは、高解像度イメージ・センサ用の小さなピクセル・サイズを達成することが困難になる。
【０００７】
蓄積ノードにおける電圧レベルが上昇するときの典型的なＨＡＲＰイメージ・センサにおいて直面する別の問題は、光変換層を跨いで印加される実効電圧が減少することであり、これは、この光変換層の電荷増幅機能に影響を及ぼす。例えば、図１Ａおよび１Ｂに示す構成において、検出された光を表すこの電荷が、このＨＡＲＰ層９０４から流れ、この蓄積ダイオードのノード９１４に蓄積するときに、このノード９１４における電圧が増大し、このＨＡＲＰ層９０４に印加されるこの動作電圧Ｖｔａｒｇｅｔと蓄積ノード９１４の間の電位差が減少させられる。この結果は、ピクセル信号の飽和と非線形応答であり、この状態においては、イメージング・デバイスによって記録されるこの信号レベルは、そのピクセル出力中に正しく示されない。
【非特許文献１】T. Watabe他、「CMOS Image Sensor Overlaid with a HARP Photoconversion Layer」、Program of 1999 IEEE Workshop on Charge-Coupled Devices and Advanced Image Sensors、２１１〜２１４頁
【非特許文献２】I. Takayanagi他、「A Stacked CMOS APS For Charge Particle Detection And Its Noise Performance」、IEEE Workshop on Charge-Coupled Devices and Advanced Image Sensors、１５９〜１６２頁、１９９９年６月
【発明の開示】
【発明が解決しようとする課題】
【０００８】
この問題に対処するためには、この電荷増倍光変換層を跨ぐ実効動作電圧の損失を補償（account for）することにより、または他の方法で明るい光条件におけるこの低下する増幅率に対処することにより、明るい光条件下でも、より弱い光条件の場合と同じ量だけ光信号の強度を増幅する方法を見出すことが必要になっている。
【課題を解決するための手段】
【０００９】
本発明の第１の態様は、ＨＡＲＰ層に接続されたそのピクセル回路に保護回路を組み込むことにより、明るい光条件下においてＨＡＲＰ層が生成する可能性があるその高電圧に関連する問題を緩和する役割を果たす。このイメージ・センサが強い光にさらされるのに応じて、このピクセル回路中の電圧がこの電荷増倍光変換層に印加されたその動作電圧に達するときに、この保護回路は、このピクセル回路がブレークダウンするのを防止する。特に、本発明の保護回路は、この電荷増倍光変換層からこのピクセル回路に入力される、所定のしきい値電圧レベルを超える追加の電圧が、この蓄積ノード、およびその下流の他の低電圧構成要素に到達する前に解消される、いくつかの構成のうちどれでも設計することができる。
【００１０】
本発明の第２の態様は、電荷増倍光変換層に接続されたそのピクセル回路中に出力制御回路を組み込むことにより、この電荷増倍光変換層から出力されるイメージ信号のピクセルの飽和および非線形増幅の問題に対処している。この出力制御回路は、少なくとも１つの演算増幅器を含むＣＴＩＡ（電荷トランスインピーダンス増幅器）回路として構築されることが好ましく、ここで、このＣＴＩＡは、この蓄積ノードにおける電圧レベルを調整し、それによってこの電荷増倍光変換層を跨ぐ一定の実効動作電位を維持する役割を果たす。
【００１１】
本発明によるこの出力制御回路の例示の一実施形態においては、光変換要素の両端間のその実効電圧を一定レベルに維持して、この光変換要素の全体の動作範囲にわたって線形出力を実現する。本発明による出力制御回路の別の例示実施形態ではまた、その光変換要素の両端間の電圧が調整され、さらにこの光変換要素から得られるそのイメージ信号が対数的に圧縮される。この出力制御回路の第３の例示実施形態では、この光変換要素からの電流が所定のしきい値に到達するまでの弱い光条件において線形出力信号が提供されるのに対し、この出力制御回路は、この場合にさらに明るい光条件においてこの出力を対数信号へと切り換える。オプションとして、この最後の実施形態の出力制御回路は、この線形出力特性と対数出力特性の間のこのしきい値を調整可能にするように構成することができる。
【００１２】
本発明のこれらおよび他の特徴と利点は、添付図面を参照して提供される、本発明の以下の詳細な説明からさらに明らかになろう。
【発明を実施するための最良の形態】
【００１３】
本発明の第１の態様は、明るい光条件の下におけるこのＨＡＲＰ層からこのピクセル回路に転送される高電圧によって引き起こされるブレークダウンから、このＨＡＲＰ層に接続されたピクセル回路を保護する。このピクセル回路は、所定のしきい値レベルより大きな過剰な電圧が保護回路の下流のこのピクセル回路の構成要素に到達しないようにする保護回路をその中に組み込むことによってブレークダウンから保護される。本発明のこの態様によるピクセル構造を、前述の機能を提供する保護回路の４つの例示実施形態を示す図４〜７を参照して以下に説明する。
【００１４】
本発明の第１の例示の実施形態が図４に示されており、これは図１Ｂに示すピクセル構成と類似しており、図４では、この実施形態は、その上部プレートにおいて電圧Ｖｔａｒｇｅｔに接続され、その下部プレートにおいて蓄積要素５１０の蓄積ノード１０４に接続された電荷（正孔）増倍光変換層１０２を含んでいる。この実施形態においては、蓄積要素５１０は、蓄積ダイオード１０６として実現される。この電荷増倍光変換層は、高利得アバランシェ・ラッシング・アモルファス光導電体（ＨＡＲＰ）光変換層であることが好ましいが、光信号を検出し、光信号の光変換を実施し、その結果としての電荷をその後にまたは同時に増幅する他の構造を使用することもできる。蓄積ノード１０４は、このイメージ・センサの積算時間中に収集されるイメージ・データに対応する電荷を蓄積する蓄積ダイオード１０６のカソードである。出力回路５００は、蓄積ダイオード１０６に蓄積された電荷を読み取るためにノード１０４に接続され、ノード１０４の下流に配置される。図４に示すように、出力回路５００は行選択トランジスタ１０８として簡単に構成することができる。
【００１５】
蓄積ダイオード１０６のアノードは、アースに接続されて、ノード１０４における電圧がそのアース接続よりも高いレベルであるときにダイオード１０６を介しての電流の流れをブロックするようになっており、これは、この信号電荷が正孔であることから、電荷増倍光変換層１０２からイメージ信号を受け取るときには常に成り立つはずである。したがって、蓄積ダイオード１０６に関しては、この行選択トランジスタ１０８がオープンである限り、この光検出の結果としての電荷増倍光変換層１０２から流れる電荷は、ノード１０４に蓄積することになる。
【００１６】
この行選択トランジスタ１０８用のゲートが閉じられるときに、蓄積ノード１０４におけるその電荷が列読取り線１１０に転送されるように、出力回路５００の行選択トランジスタ１０８は、列読取り線１１０に接続される。この関連したピクセルを含むこの列線が活性化されるとき、このピクセルからのイメージ・データは、このピクセル回路１００からイメージ・プロセッサへと転送され、ここで、この電荷は、このイメージ・センサ・アレイ中の他のピクセルから読み取られたデータと一緒にイメージ・データへと変換されて、それによってこの出力イメージが構成される。
【００１７】
アノード１０４に蓄積する電荷が、蓄積ダイオード１０６または行選択トランジスタ１０８のブレークダウン・ポイントに到達しないようにするために、保護ダイオード１１２を含む保護回路５２０が提供され、この保護ダイオードのアノードは、蓄積ダイオード１０６のノード１０４に接続される。蓄積ノード１０４における電圧レベルがＶｄｄのレベルに到達するときに、この電荷増倍光変換層１０２から到来する追加のどのような電圧も、ノード１０４からこの電源Ｖｄｄに向かって流し出されるように、保護ダイオード１１２のカソードが電圧Ｖｄｄに接続される。このようにして、保護ダイオード１１２は、ノード１０４における電圧をＶｄｄに制限する役割を果たす。
【００１８】
電圧が、保護ダイオード１１２を介してノード１０４から流し出された後に、電荷増倍光変換層１０２のこの性能範囲の上限で検出される光強度を表すイメージ・データは、失われることになる。したがって、電源Ｖｄｄの電圧レベルは、層１０２の検出範囲の上限で得られるイメージ・データを失う可能性を最小にすることと、蓄積ダイオード１０６および行選択トランジスタ１０８のブレークダウンのリスクを回避するための無理のないレベルにノード１０４における電圧を制限することとの間で、バランスをとるように設定すべきである。
【００１９】
本発明の第２の例示の実施形態が、図５に示されており、これはこの蓄積要素５１０が、蓄積ダイオードの代わりにストレージ・キャパシタ２０２として実施される点以外は、その第１の実施形態のピクセル回路と同じである。ストレージ・キャパシタ２０２は、ユニット面積当たりに大きなキャパシタンス値を有することが好ましく、２〜５ｆＦ／μ２ｃの範囲であることがより好ましくさえある。かかるキャパシタは、蓄積ダイオードの使用に比べてこの電荷ストレージ領域のために必要とされるスペースを削減しながら、より高いキャパシタンス値を提供する。
【００２０】
この実施形態においては、その電荷増倍光変換層２０４からの電荷は、このキャパシタ２０６における電圧がＶｄｄに到達するまで、このキャパシタ２０２に蓄積される。電荷増倍光変換層２０４からノード２０６に流れる追加電圧は、この場合には、このキャパシタ２０２に蓄積される電荷が約Ｖｄｄの電圧を維持するように、保護回路５２０のこの保護ダイオード２０８を介して導かれる。
【００２１】
本発明の第３の例示の実施形態は、図６に示すように、その保護回路５２０の保護ダイオードがｎ形ＭＯＳトランジスタ３０２で置換される点以外は、第１の実施形態のピクセル回路と同じである。このトランジスタ３０２のドレインもゲートも共に蓄積要素５１０の蓄積ダイオード３０８に接続され、このトランジスタ３０２のソースは、Ｖｄｄの電位に接続される。
【００２２】
以前に説明した実施形態におけるように、このイメージ信号からの電荷は、ノード３０４における電圧がＶｄｄに到達し超過するまで蓄積ノード３０４に蓄積する。これが起こった後に、このトランジスタのドレインにおけるさらに高い電圧は、蓄積ノード３０４における電圧が約Ｖｄｄにとどまるように、その過剰な電圧をこのトランジスタを介して流れるようにする。
【００２３】
この実施形態の変形形態においては、蓄積要素５１０のこの蓄積ダイオード３０８は、図５の実施形態に関連して前述したような大容量キャパシタで置換することができる。
【００２４】
図７は、本発明の第４の例示の実施形態を示すものであり、これは、この保護回路５２０が、この電荷増倍光変換層４０４の下部プレート４０６と蓄積要素５１０のその蓄積ダイオード４０８の間に配置された抵抗４０２をさらに含む点以外は図４の実施形態と同じである。この抵抗は、高抵抗値を有することが好ましく、この高抵抗値は、この電荷増倍光変換層４０４、およびノード４１０における蓄積ダイオード４０８からこのピクセル回路４００を通過するこの電圧を低下させる。
【００２５】
ここでは、保護ダイオード４１２として実施される保護回路５２０の存在により、抵抗４０２を通過する際にもノード４１０におけるその電圧が依然としてあまりにも高すぎる、電荷増倍光変換層４０４から流れるこの信号電圧が、Ｖｄｄに比べてかなり大きい場合には、この過剰な電圧がこの保護ダイオード４１２を通過してこの蓄積ダイオード４０８およびこの行選択トランジスタ４１４にはかからないように導かれるようにして、このピクセル回路４００のための追加の保護が提供される。
【００２６】
図７の実施形態についての第１の変形例は、蓄積要素５１０の蓄積ダイオード４０８を図４の実施形態における前述のキャパシタで置換することによって提供することができる。同様に、本発明は、この保護ダイオード４１２を図５の実施形態における前述のｎ形ＭＯＳトランジスタで置換する、この実施形態の第２の変形形態も包含している。図７の実施形態についての第３の変形形態においては、蓄積要素５１０の蓄積ダイオード４０８および保護ダイオード４１２の両方が、それぞれ図５のキャパシタと図６のｎ形ＭＯＳトランジスタで置換されている。
【００２７】
電荷増倍光変換層を使用したイメージ・センサにおいて、この蓄積ノードにおけるその電圧レベルが上昇するときに、この光変換層に印加されたその実効電圧が低下し、それは、この光変換層のその電荷増幅機能に影響を及ぼす。例えば、この電荷増倍光変換層に印加されたその電圧Ｖｔａｒｇｅｔが低下させられる場合、この光変換層で達成されるその増幅率も低下させられる。したがって、この信号レベルが、この行選択スイッチを導通状態にする際に読み取られると、このイメージング・デバイスによって記録されるその信号レベルは、実際に検出されたその信号レベルよりも少なくなっているはずである。
【００２８】
本発明の第２の態様は、このピクセルにおける光の集積中にこの光変換層を跨ぐその実効電圧が低下しないようにする出力制御回路を各ピクセル回路中に組み込むことによって、この問題に対処している。より詳細には、本発明のこの態様によるこの出力制御回路は、この蓄積ノードのその電圧レベルを調整して、この電荷増倍光変換層を跨ぐ一定の実効動作電位を維持する役割を果たす。本明細書中で開示されるこのピクセル構造については、本発明のこの態様によるこの出力回路の５つの例示の実施形態を示す図８〜１３を参照して、以下でさらに詳細に説明することにする。
【００２９】
図８に示す本発明の第５の実施形態によれば、そのピクセル構造は、その上部プレートにおいて電圧Ｖｔａｒｇｅｔに接続された電荷増倍光変換層５０２を含んでいる。この電荷増倍光変換層５０２のその下部プレートは、信号生成回路６００および行選択スイッチ１３０を含む出力回路５００に接続されている。信号生成回路６００は、この電荷増倍光変換層５０２から受け取るその電荷の特性を制御する。行選択スイッチ１３０は、この電荷増倍光変換層５０２から取得されたそのイメージ信号を表す、この蓄積された電荷を読み取るためのこの信号生成回路６００の出力側に接続されている。行選択スイッチ１３０は、ＭＯＳトランジスタとして形成され、図１４に示すコントローラ８２４などのコントローラによって伝送されるゲート信号によって動作させられることが好ましい。
【００３０】
行選択スイッチ１３０は、（例えば、この行選択スイッチがトランジスタであるときにコントローラからゲート信号を受け取るのに応じて）この行選択スイッチ１３０が閉じられているときに、この信号生成回路６００の出力電圧が列読取り線１１０に転送され、そこからサンプル・ホールド回路（sample and hold circuit）（例えば、図１４中の要素８１４を参照）へと転送されるように、列読取り線１１０に接続される。このピクセルからのイメージ・データは、サンプル・ホールド回路からデジタイザへと、次いでイメージ・プロセッサへと転送され、ここで、この電荷は、このイメージ・センサ・アレイ中の他のピクセルから読み取られたデータと一緒にイメージ・データに変換されて、それによってこの出力イメージが構成される。
【００３１】
図８において分かるように、この実施形態による信号生成回路６００は、その正入力１１４が、定電圧源ＶＲＥＦに接続された差動増幅器１２８を含む電荷トランスインピーダンス増幅器（ＣＴＩＡ）回路である。ＶＲＥＦは、十分な出力電圧振幅を取得するためにこの差動増幅器の動作電圧より少し低い値に設定される。フィードバック・ループ１２０が、差動増幅器１２８の出力ノード１１６とその負入力ノード１２２との間に形成され、キャパシタ１１８が、このフィードバック・ループ１２０中において接続される。リセット・スイッチ１２６が、各積算時間に先立つその初期化期間においてこのキャパシタ１１８をショートするために、この負入力ノード１２２と差動増幅器１２８の出力ノード１１６との間に、フィードバック・ループ１２０と並列に形成される第２のループ中において接続される。行選択スイッチ１３０はまた、このフィードバック・ループ１２０および第２のループ１２４の下流で、差動増幅器１２８の出力ノード１１６に接続される。
【００３２】
差動増幅器１２８は、その負入力ノード１２２における電圧がＶＲＥＦに調整されるようにし、これによって、電荷増倍光変換層５０２を跨ぐ実効動作電位Ｖｔａｒｇｅｔが一定のレベル、すなわちＶｔａｒｇｅｔ−ＶＲＥＦに維持される。イメージ信号が光変換層５０２中で増幅されるその増幅率は、この光変換層に対して印加されるバイアスの関数であることから、差動増幅器１２８に対する負入力ノード１２２と同じ電位になる、光変換層５０２のこの出力側における電位を調整することにより、電荷増倍光変換層５０２によって検出されるこのイメージ信号の一定の増幅ファクタがもたらされる。
【００３３】
このピクセル回路における積算時間中に、光変換層５０２からの電流は、このキャパシタ１１８上に積算される。行選択スイッチ１３０が閉じられるときに、差動増幅器１２８のこの出力電圧は、列読取り線１１０へと転送される。このように構成されて、差動増幅器１２８からの出力電圧は、光変換層５０２上のその検出される入射光の強度を表しており、以下の式１によって与えられる。
【数１】
2005536930.tif 000003
【００３４】
式中、ＩＨＡＲＰおよびｔＩＮＴは、それぞれ電荷増倍光変換層５０２からのその電流とその積算時間を表し、Ｃｆｂは、キャパシタ１１８のキャパシタンスを表す。
【００３５】
図８に示すようなＣＴＩＡを用いて、信号生成回路６００は、電荷増倍光変換層５０２の全体の動作範囲に沿って線形出力を提供する。
【００３６】
図９は、本発明の第２の実施形態によるピクセル回路を示している。この第６の実施形態のピクセル回路は一般的に、図９に示すこの実施形態においては図８の信号生成回路６００が信号生成回路６１０で置換される点以外は、図８を参照して以上で考察したピクセル回路と同じである。図８に示す構成要素と等価な、この実施形態の構成要素は、図９において同じ参照番号を用いて同じに扱い、これらの要素の説明は、以下の説明では省略することにする。
【００３７】
信号生成回路６００と同様に、信号生成回路６１０も、電荷増倍光変換層５０２のその出力側、および差動増幅器１２８に対する負入力ノード１２２におけるその電位を調整して、この電荷増倍光変換層５０２を跨ぐ一定の実効入力ノード電圧をＶｔａｒｇｅｔ−ＶＲＥＦになるように維持する。このフィードバック・ループ中において接続されるキャパシタの代わりに、信号生成回路６１０のそのＣＴＩＡ回路は、差動増幅器１２８の出力ノード１１６と負入力ノード１２２の間のフィードバック・ループ２２０中において接続されたフィードバック・ダイオード２１８を含んでいる。このフィードバック・ダイオード２１８のアノードは、差動増幅器１２８の負入力ノード１２２に接続されるが、フィードバック・ダイオード２１８のカソードは、この差動増幅器の出力ノード１１６に接続される。フィードバック・ダイオード２１８の両端間を流れる電流は、以下の式２に従って決定される。
【数２】
2005536930.tif 000004
【００３８】
式中、Ｉ０はフィードバック・ダイオード２１８の飽和電流であり、ｑは電子の電荷（＝１．６・１０−１９クーロン（Ｃ））を表し、ｋはボルツマン定数（＝１．３８・１０−２３Ｊ／°Ｋ）であり、Ｔはケルビン温度で測定したこのダイオードの温度を表し、Ｖｏｕｔは差動増幅器１２８からの出力電圧であり、ＩＨＡＲＰは、電荷増倍光変換層５０２からのその電流を表す。
【００３９】
式２を使用して、差動増幅器１２８からのその出力電圧は、式３で示されるように決定することができる。
【数３】
2005536930.tif 000005
【００４０】
式３から分かるように、信号生成回路６１０のこのフィードバック・ループにフィードバック・ダイオード２１８が存在することにより、差動増幅器１２８を介して電荷増倍光変換層５０２から流れ込む電流ＩＨＡＲＰが対数的に圧縮されるように動作が行われる。図１Ａおよび１Ｂに示すピクセル回路から得られるそのイメージ信号は、その検出された光レベルが増大するときにこの光変換層を跨ぐ実効電圧が低下することによって圧縮されることになるが、この信号生成回路６１０のＣＴＩＡを用いてこのイメージ信号を対数的に圧縮することにより、この光変換層で実際に検出された光の強度を用いてこのピクセル読取り信号をさらにずっと予想どおりに相関させることが可能になる。
【００４１】
本発明の第７の実施形態が、図１０に示されており、これは、前述の第５および第６の実施形態における出力制御回路６００および６１０の代わりに、信号生成回路６２０を含んでいる。図８および９に示す構成要素に等価な図１０に示す構成要素は、同じ参照番号を用いて同じに扱い、これらの構成要素についての考察は以下のこの実施形態の説明においては省略することにする。信号生成回路６２０は、差動増幅器１２８の出力ノード１１６と負入力ノード１２２の間に共に接続された第１のフィードバック・ループ１２０と第２のフィードバック・ループ３２０とを含むＣＴＩＡとして構成される。
【００４２】
フィードバック・ループ１２０は、図８の実施形態と同様に差動増幅器１２８からの線形出力を提供するためのキャパシタ１１８を含んでいる。フィードバック・ループ３２０は、フィードバック・ループ１２０と並列に構成され、フィードバック・ダイオード２１８と、電圧Ｖｏｆｆをフィードバック・ダイオード２１８のカソードに印加するオフセット電圧源３２８とを含んでいる。オフセット電圧源３２８は、差動増幅器１２８の出力ノード１１６とフィードバック・ダイオード２１８のそのカソードに接続されるが、フィードバック・ダイオードのそのアノードは、差動増幅器１２８の負入力ノード１２２に接続される。第３のループ１２４は、リセット・スイッチ１２６を含んでおり、これも、フィードバック・ループ１２０および３２０と並列に、差動増幅器１２８の出力ノード１１６と負入力ノード１２２の間に接続される。
【００４３】
光変換層５０２からの電流ＩＨＡＲＰは、以下の式４に従って、信号生成回路６２０のそのＣＴＩＡを介して流れる。
【数４】
2005536930.tif 000006
【００４４】
この第１項は、フィードバック・ダイオード２１８の両端間を流れるその電流を表し、第２項は、フィードバック・キャパシタ１１８に流れ込むその電流を表す。ＶＲＥＦ−Ｖｏｕｔ−Ｖｏｆｆ＜０であるとき、すなわちＶＲＥＦ−Ｖｏｆｆ＜Ｖｏｕｔ＜ＶＲＥＦであるときには、式４の第２項が支配的になる。この状況では、フィードバック・ダイオード２１８を介して電流は流れず、信号生成回路６２０からの出力電圧Ｖｏｕｔは、以前に示した式１に従って決定される。
【００４５】
他方、ＶＲＥＦ−Ｖｏｕｔ−Ｖｏｆｆ＞０であるとき、すなわちＶｏｕｔ＜ＶＲＥＦ−Ｖｏｆｆであるときには、電流がフィードバック・ダイオード２１８を介して流れ、式４の第１項で示されるように対数的に圧縮されることになる。ＩＨＡＲＰが十分に大きいときには、この第２項は、無視可能になり、これによって以下の式５に従って差動増幅器１２８の出力電圧が与えられる。
【数５】
2005536930.tif 000007
【００４６】
時間に対するＶｏｕｔで表されるこの結果変換特性が、図１１に示されており、この図から、Ｖｏｕｔ＞ＶＲＥＦ−Ｖｏｆｆが成立するときに、線形変換特性が得られ、Ｖｏｕｔ＜ＶＲＥＦ−Ｖｏｆｆが成立するときには、対数の変換特性が得られることを明らかに理解することができる。したがって、図１０に示すこのピクセル回路から得られるその読取り信号は、弱い光条件においては、電荷増倍光変換層５０２から出力される信号と共に線形に変化し、明るい光条件においては、電荷増倍光変換層５０２から出力される信号と共に対数的に変化する。
【００４７】
オプション的に、信号生成回路６２０が、その線形変換モードからその対数変換モードへと切り替わる遷移ポイントは、ユーザがフィードバック・ダイオード２１８に対して可変な逆バイアス電位を印加できるようにすることによって調整可能とすることができる。図１０のピクセル回路のこの変形形態が、図１２に示されており、これについては本発明の第８の実施形態として以下で考察している。
【００４８】
図１２に示すこのピクセル回路は、図１０におけるオフセット電圧源３２８が、オフセット・キャパシタ４３０で置換される点以外は、図１０に示すピクセル回路とほとんど同じである。この場合にも、以前の図面で示した構成要素と等価な、図１２中の構成要素は、同じ参照番号を用いて同じに扱い、これらの要素の説明については、以下で提供されるこの実施形態の説明においては省略することにする。
【００４９】
スイッチ４３２の一端は、キャパシタ４３０とフィードバック・ダイオード２１８の間のフィードバック・ループ３２０に沿って配置されるノード４３４においてオフセット・キャパシタ４３０に接続される。このスイッチ４３２の他端は、電圧ＶＲＥＦ＋Ｖｏｆｆを有する電圧源４３６に接続される。Ｖｏｆｆのこの電圧レベルは、ユーザによって調整可能として、それによってこのピクセル回路のその線形動作モードと対数動作モードの間の遷移ポイントを調整することができる。この調整可能な電圧Ｖｏｆｆは、選択された電圧レベルにある電圧源４３６から電流がキャパシタ４３０に流れ込むようにすることができるスイッチ４３２を閉じることによってフィードバック・ダイオード２１８に印加される。たとえ、Ｖｏｆｆのレベルが調整されない場合でも、フィードバック・ダイオード２１８のこのカソードに印加されるこの電圧レベルは、流れ込む電荷量を制御し、それによってフィードバック・キャパシタ４３０の両端間の電圧を制御する、このスイッチ４３２を閉じる時間の長さを制御することによって調整することができる。
【００５０】
各積算時間の開始以前の、かつこのオフセット・キャパシタ４３０を充電する以前の初期化期間中に、リセット信号ΦＲＳを用いてリセット・スイッチ１２６と一緒にスイッチ４３２を閉じる。このスイッチ１２６および４３２をこのリセット信号ΦＲＳを用いて閉じるときには、キャパシタ１１８は短絡されて、このピクセル回路から最近読み取られたイメージ信号に関連したキャパシタ上の残存電荷がどれも一掃され、キャパシタ４３０は、Ｖｏｆｆへと充電される。
【００５１】
本発明の第９の実施形態が、図１３に示されており、これは、図１３に示す実施形態がフリーズ・フレーム・シャッタ動作を実施するための回路をさらに含む点以外は、図１２に示す実施形態と同じである。詳細には、フリーズ・フレーム・スイッチ５４２と保持キャパシタ５４０が、このピクセル回路中において差動増幅器１２８からの出力ノード１１６と行選択スイッチ１３０との間に接続される。フリーズ・フレーム・スイッチ５４２は、転送信号ΦＴによって制御され、この転送信号はこのフリーズ・フレーム・スイッチ５４２を閉じてこのイメージ信号がその保持キャパシタ５４０へと流れ込み、そこに蓄積されるようにすることができる。このフリーズ・フレーム・スイッチが開放されるときには、この保持キャパシタ５４０にはさらなる電荷が蓄積することができない。
【００５２】
このイメージ信号を用いて保持キャパシタ５４０を充電した後に、この電荷をこの保持キャパシタ中に保持して、読取り動作ごとに行選択スイッチ１３０を閉じることによって、そのピクセルについてのイメージ信号を読み取ることができるようになる。例えば、イメージが、全体のイメージ・センサ・ピクセル・アレイで捕捉されるときに、このイメージ・センサは、フリーズ・フレーム・モードで動作させることが可能であり、このモードでは、ピクセルごとのイメージ信号が、そのアレイ中のすべてのピクセルからのイメージ・データを行ごとに読み取ることができるようにフリーズされる。したがって、このイメージ・センサ・アレイ中のすべてのピクセルに対して同時に転送信号ΦＴを動作させることによってこのフリーズ・フレーム・スイッチ５４２を閉じ、次いで開放し、その結果、この行選択信号が行ごとにこのイメージ・センサ・アレイに印加されてそのピクセル・イメージ信号が読み取られる。
【００５３】
前述の図９、１０、１２および１３中に示される実施形態においては、フィードバック・ダイオード２１８は、ＭＯＳトランジスタのサブスレッショルド特性を使用することによって実装することができる。ＭＯＳトランジスタが、バイアス条件に応じて４つの動作モード、すなわち、１）バイアスがゲートに印加されないときに、このトランジスタは遮断されており、そのドレインから電流が流れないモード、２）ゲート電圧ＶＧが所定のしきい値電圧ＶＴより小さいときに、このトランジスタはサブスレッショルド領域にあり、ドレインから流れるその電流が、ＩＤ＝Ｉ０・ｅｘｐ｛ｑ（ＶＧ−ＶＴ）／ｋＴ｝となるモード、３）ＶＧ−ＶＴ＜ＶＤ（ドレイン電圧）のときに、このトランジスタは飽和領域にあり、ドレインから流れるその電流がＩＤ＝（β／２）・（ＶＧ−ＶＴ）２となるモード、および４）ＶＧ−ＶＴ＞ＶＤのときに、そのトランジスタは線形領域にあり、ドレインから流れるその電流がＩＤ＝β・（ＶＧ−ＶＴ−ＶＤ／２）・ＶＤとなるモードを有することが、当業者には簡単に理解されよう。
【００５４】
図８〜１３に示すような、本発明の第５ないし第９の各実施形態においては、図４〜７に示すような、本発明の第１ないし第４の実施形態における場合と同様な、その電荷増倍光変換層の下部プレートとその出力制御回路との間に接続された蓄積要素が存在しない。したがって、図８〜１３の実施形態においては、その電荷増倍光変換層の下部プレートは、各出力制御回路５００の入力ノード１２２に直接に接続されている。
【００５５】
本発明の追加の態様は、その電荷増倍光変換層を跨ぐ一定の電圧を維持するための出力回路５００と、この出力制御回路５００中にその電荷増倍光変換層から出力される所定のしきい値を超える過剰電圧を解消するための保護回路５２０の両方を有するピクセル構造を提供している。ここでは、その電荷増倍光変換層のその下部プレートは、この出力回路５００中の差動増幅器１２８の負入力にも、この保護回路５２０に対するその入力にも接続されている。
【００５６】
本発明のこの態様によるピクセル構造の第１０の実施形態は、図８に示す第５の実施形態のピクセル構造とほとんど同じであるが、その出力制御回路５００中にノード１２２に接続された保護回路をさらに含んでいる。前述の保護回路と同様に、この第１０の実施形態におけるこの保護回路は、図４を参照して以上で説明した保護ダイオード１１２などのダイオード、図６を参照して以上で説明したｎ形ＭＯＳトランジスタ３０２などのｎ形ＭＯＳトランジスタ、図７を参照して以上で説明した抵抗４０２や保護ダイオード４１２などの抵抗およびダイオード、または以上で開示したような抵抗およびｎ形ＭＯＳトランジスタとして構成することができる。
【００５７】
本発明のこの態様によるピクセル構造の第１１の実施形態は、図９に示す第６の実施形態のピクセル構造とほとんど同じであり、その出力制御回路５００中にノード１２２に接続された保護回路をさらに含んでいる。前述の保護回路と同様に、この第１１の実施形態におけるこの保護回路は、図４を参照して以上で説明した保護ダイオード１１２などのダイオード、図６を参照して以上で説明したｎ形ＭＯＳトランジスタ３０２などのｎ形ＭＯＳトランジスタ、図７を参照して以上で説明した抵抗４０２や保護ダイオード４１２などの抵抗およびダイオード、または以上で開示したような抵抗およびｎ形ＭＯＳトランジスタとして構成することができる。
【００５８】
本発明のこの態様によるピクセル構造の第１２の実施形態は、図１０に示す第７の実施形態のピクセル構造とほとんど同じであり、その出力制御回路５００中にノード１２２に接続された保護回路をさらに含んでいる。前述の保護回路と同様に、この第１２の実施形態におけるこの保護回路は、図４を参照して以上で説明した保護ダイオード１１２などのダイオード、図６を参照して以上で説明したｎ形ＭＯＳトランジスタ３０２などのｎ形ＭＯＳトランジスタ、図７を参照して以上で説明した抵抗４０２や保護ダイオード４１２などの抵抗およびダイオード、または以上で開示したような抵抗およびｎ形ＭＯＳトランジスタとして構成することができる。
【００５９】
本発明のこの態様によるピクセル構造の第１３の実施形態は、図１２に示す第８の実施形態のピクセル構造とほとんど同じであり、その出力制御回路５００中にその差動増幅器に対する負入力に接続された保護回路をさらに含んでいる。前述の保護回路と同様に、この第１３の実施形態におけるこの保護回路は、図４を参照して以上で説明した保護ダイオード１１２などのダイオード、図６を参照して以上で説明したｎ形ＭＯＳトランジスタ３０２などのｎ形ＭＯＳトランジスタ、図７を参照して以上で説明した抵抗４０２や保護ダイオード４１２などの抵抗およびダイオード、または以上で開示したような抵抗およびｎ形ＭＯＳトランジスタとして構成することができる。
【００６０】
本発明のこの態様によるピクセル構造の第１４の実施形態は、図１３に示す第９の実施形態のピクセル構造とほとんど同じであり、その出力制御回路５００中にその差動増幅器１２８に対する負入力に接続された保護回路をさらに含んでいる。前述の保護回路と同様に、この第１４の実施形態におけるこの保護回路は、図４を参照して以上で説明した保護ダイオード１１２などのダイオード、図６を参照して以上で説明したｎ形ＭＯＳトランジスタ３０２などのｎ形ＭＯＳトランジスタ、図７を参照して以上で説明した抵抗４０２や保護ダイオード４１２などの抵抗およびダイオード、または以上で開示したような抵抗およびｎ形ＭＯＳトランジスタとして構成することができる。
【００６１】
第１０ないし第１４の実施形態が例証する構成のタイプにおいては、蓄積要素を含める必要はないが、前述の第１ないし第４の実施形態が例証し、図４〜７に示される構成のタイプにおいては存在するように、この電荷増倍光変換層とその出力回路に対するその入力およびその保護回路との間に接続された蓄積要素の存在は、この差動増幅器に対するこの入力がＶＲＥＦに調整されるので、このピクセルの動作には影響を及ぼさない。しかし、蓄積要素が存在し、またこの差動増幅器およびこの１つ（または複数）のフィードバック・ループが誤動作する場合には、この電流がその蓄積要素に蓄積することもある。
【００６２】
前述の各実施形態において、その電荷増倍光変換層は、高利得アバランシェ・ラッシング・アモルファス光導電体（ＨＡＲＰ）光変換層であることが好ましい。しかし、代案として光ダイオードや積層ピクセル・センサ構造など、光信号を検出し光信号の光変換を実施し、その後または同時にその結果得られた電荷を増幅するための他の感光性要素をその代わりに使用することもでき、ここではその実効感光性面積をその積層構造によって著しく増大させることもできる。積層ピクセル・センサ構造の一例は、図３に示され、その内容が参照によって本明細書中に組み込まれているI. Takayanagi他、「A Stacked CMOS APS For Charge Particle Detection And Its Noise Performance」、IEEE Workshop on Charge-Coupled Devices and Advanced Image Sensors、１５９〜１６２頁、１９９９年６月に非常に詳細に記載されている。
【００６３】
本発明を組み込んでいるイメージング・デバイスの一例が、図１４に示されている。詳細には、イメージング装置８００が、ベイヤ（Bayer）カラー・フィルタ・パターンに従って配列されたピクセル・アレイを有するイメージ・センサ８０２を含んでいる。ＨＡＲＰ層などの電荷増倍光変換層が、このフィルタ・パターンの下のこのアレイ中の各ピクセル上に設けられる。各ピクセル８０４は、本明細書において以上で考察した様々な実施形態のうちのどれか１つによる保護回路および読取り回路を含んでいる。
【００６４】
このイメージング装置８００は、このイメージ・センサ８０２のそのピクセル・アレイ中の行数に数の上で対応する複数の行選択活性化線８０８を含む行デコーダ８０６をさらに含んでおり、各線は、このアレイの各行のすべてのピクセル中の各行選択スイッチに接続されている。同様に、列デコーダ８１２は、複数の列線８１２を含んでおり、この列線の数は、このイメージ・センサ８０２のこのピクセル・アレイ中の列の数に対応する。各列線８１２は、各列中のすべてのピクセル中のその行選択スイッチのその出力側に接続されている。
【００６５】
このイメージ・センサ８０２によって取得されるそのイメージ・データを読み取るためには、コントローラ８２４は、行デコーダ８０６を制御してこれらの行選択線を順次活性化し、それによって、選択行におけるピクセルごとのその行選択スイッチが活性化されて、それによってそのイメージ・データが各ピクセルからそれぞれ各列線へとダンプされる。１行中の各セルは異なる列線に接続されているので、ピクセルごとのそのイメージ・データは、列デコーダ８１０を介してすべての列線を順次活性化することによってこのイメージ・プロセッサに読み取られる。したがって、各行選択線を活性化した後に、この列線が順次に活性化されてこのアレイ全体で順番にそのイメージ・データが収集される。
【００６６】
このピクセル・アレイからイメージ・データを読み取るとすぐ、このデータは、いくつかの処理回路を介して渡され、これらの回路は一般に、線形順序でサンプル・ホールド回路８１４、増幅器８１６、アナログ・デジタル変換器８１８、イメージ・プロセッサ８２０、および出力デバイス８２２を含んでいる。
【００６７】
限定することなく、かかるイメージング装置８００は、コンピュータ・システム、カメラ・システム、スキャナ、マシン・ビジョン・システム（machine vision system）、乗り物ナビゲーション・システム、ビデオ電話、監視システム、自動焦点システム、スター・トラッカ・システム（star tracker system）、動き検出システム、イメージ安定化システム、およびイメージャ（imager）を必要とする他のシステムの一部分とすることができる。
【００６８】
イメージング装置８００はまた、コンピュータ・システムなど、図１５に示すようなプロセッサ・システム８５０にも接続することができる。プロセッサ・システム８５０は一般に、バス８５６上で入出力（Ｉ／Ｏ）デバイス８５４と情報をやりとりする中央演算処理装置（ＣＰＵ）８５２を備える。イメージング装置８００は、バス８５６またはポート接続上でこのシステムと情報をやりとりする。このプロセッサ・システム８５０はまた、ランダム・アクセス・メモリ（ＲＡＭ）８５８を含んでおり、コンピュータ・システムの場合には、やはりバス８５６上でＣＰＵ８５２と情報をやりとりする、フロッピー・ディスク・ドライブ８６０やコンパクト・ディスク（ＣＤＲＯＭ）ドライブ８６２などの周辺デバイスを含むこともできる。
【００６９】
その特定の実施形態に関して本発明を説明してきたが、他の多くの変形形態および変更形態、ならびに他の使用形態が当業者には明らかになろう。したがって、本発明は、本明細書中のこの特定の開示によって限定されるものではなく、添付の特許請求の範囲によってしか限定されないものである。
【図面の簡単な説明】
【００７０】
【図１Ａ】当技術分野において知られている電荷増倍光変換層を有するイメージ・センサ中のピクセルの断面図である。
【図１Ｂ】図１Ａに示すピクセル構成の回路図である。
【図２】当技術分野において知られている二重ドレインＭＯＳトランジスタの断面図である。
【図３】本発明と共に使用可能な代替光変換要素を示す図である。
【図４】本発明による第１の好ましい実施形態の回路図である。
【図５】本発明による第２の好ましい実施形態の回路図である。
【図６】本発明による第３の好ましい実施形態の回路図である。
【図７】本発明による第４の好ましい実施形態の回路図である。
【図８】本発明による第５の実施形態の回路図である。
【図９】本発明による第６の実施形態の回路図である。
【図１０】本発明による第７の実施形態の回路図である。
【図１１】図１０に示す実施形態によって得られる変換特性を示すグラフである。
【図１２】本発明による第８の実施形態の回路図である。
【図１３】本発明の第９の実施形態による回路図である。
【図１４】本発明を組み込んでいるイメージング装置の一実施例を示す図である。
【図１５】本発明のイメージング装置と情報をやりとりする処理システムを示す図である。
【符号の説明】
【００７１】
１００  ピクセル回路、
１０２  電荷増倍光変換層、
１０４  蓄積ノード、
１０６  蓄積ダイオード、
１０８  行選択トランジスタ、
１１０  列読取り線、
１１２  保護ダイオード、
１１４  正入力、
１１６  出力ノード、
１１８  キャパシタ、
１２０  フィードバック・ループ、
１２２  負入力ノード、
１２４  第２のループ、
１２６  リセット・スイッチ、
１２８  差動増幅器、
１３０  行選択スイッチ、
２１８  フィードバック・ダイオード、
２２０  フィードバック・ループ、
３２０  第２のフィードバック・ループ、
３２８  オフセット電圧源、
４０２  抵抗、
４１２  保護ダイオード、
４３０  オフセット・キャパシタ、
４３２  スイッチ、
４３４  ノード、
４３６  電圧源、
５００  出力回路、
５０２  電荷増倍光変換層、
５１０  蓄積要素、
５２０  保護回路、
５４０  保持キャパシタ、
５４２  フリーズ・フレーム・スイッチ、
６００  信号生成回路、
６１０  信号生成回路、
６２０  信号生成回路、
８００  イメージング装置、
８０２  イメージング・センサ、
８０４  ピクセル、
８０６  行デコーダ、
８０８  行選択活性化線、
８１２  列線、
８１４  サンプル・ホールド回路、
８１６  増幅器、
８１８  アナログ・デジタル変換器、
８２０  イメージ・プロセッサ、
８２２  出力デバイス、
８２４  コントローラ、
８５０  プロセッサ・システム、
８５２  ＣＰＵ、
８５６  バス、
８５８  ＲＡＭ、
８６０  フロッピー・ディスク・ドライブ、
８６２  ＲＯＭドライブ、
９０２  ピクセル回路、
９０４  ＨＡＲＰ層、
９２２  シリコン層。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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2005536930.tif 000025
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