(57)【要約】ポリフェーズフィルタは、それぞれが受動素子を含むフィルタを有する。フィルタは、平面極零プロットの負の虚軸上に存在しない１個以上の別の極を作成するため、フィードバック経路にアドミッタンス素子を備えた増幅器を含む積分器が設けられる。コンダクタンス素子は、平面極零プロット内の少なくとも１個の極に対する周波数シフトを導入するため積分器の出力を前の積分器の入力へ接続する。キャパシタは、より大きくすることができるポリフェーズフィルタの品質係数を改善するため積分器の出力を次の積分器の入力へ接続する。信号反転は、コンダクタンス素子が、平面極零プロット内の最適な位置に少なくとも１個の極の位置を決めるために必要な負の値を有することを可能にする。
2005522906.tif 000002
【特許請求の範囲】
【請求項１】
信号をフィルタリングする少なくとも２個のフィルタを含むポリフェーズフィルタであって、
前記フィルタはフィルタリングされた信号を積分する積分器に結合されていることを特徴とするポリフェーズフィルタ。
【請求項２】
積分器の出力はコンダクタンス素子を介してその前の積分器の入力に結合されていることを特徴とする請求項請求項１に記載のポリフェーズフィルタ。
【請求項３】
積分器の出力はキャパシタを介して次の積分器の入力に結合されていることを特徴とする請求項２に記載のポリフェーズフィルタ。
【請求項４】
積分器はフィードバック経路にアドミッタンス素子を備えた増幅器を含むことを特徴とする請求項３に記載のポリフェーズフィルタ。
【請求項５】
フィルタは受動素子を含み、１の増幅器は１の演算増幅器を含むことを特徴とする請求項４に記載のポリフェーズフィルタ。
【請求項６】
受動素子は抵抗及びキャパシタを含み、アドミッタンス素子は互いに並列に接続されたキャパシタ及びコンダクタンス素子を含むことを特徴とする請求項５に記載のポリフェーズフィルタ。
【請求項７】
積分器の間で少なくとも１つの信号反転を含むことを特徴とする請求項６に記載のポリフェーズフィルタ。
【請求項８】
信号をフィルタリングする少なくとも２個のフィルタを含むポリフェーズフィルタで使用する積分器であって、
前記フィルタはフィルタリングされた信号を積分する積分器に結合されていることを特徴とする積分器。
【請求項９】
信号をフィルタリングする少なくとも２個のフィルタを含むポリフェーズフィルタを含む受信機であって、
前記フィルタはフィルタリングされた信号を積分する積分器に結合されていることを特徴とする受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号をフィルタリングする少なくとも２個のフィルタを含むポリフェーズフィルタに関する。
【０００２】
本発明は、また、信号をフィルタリングする少なくとも２個のフィルタを含むポリフェーズフィルタで使用するための積分器、及び、信号をフィルタリングする少なくとも２個のフィルタを含むポリフェーズフィルタを備えた受信機に関する。
【０００３】
このようなポリフェーズフィルタは、例えば、２個の（入力）信号をフィルタリングする２個のフィルタを含む２フェーズフィルタ、又は、４個の（入力）信号をフィルタリングする４個のフィルタを含む４フェーズフィルタである。ポリフェーズフィルタは、例えば、テレビ受像機、例えば、ミキサの直前のチューナで使用される。
【背景技術】
【０００４】
従来技術のポリフェーズフィルタは、１９７１年１月２６日に発行された米国特許第３，５５９，０４２号により公知である。これが開示されているのは、Ｎ個の単相回路（フィルタ）を含むポリフェーズネットワークであり、各回路は上記回路の入力端子と出力端子との間に結合された第１のインピーダンスを有し、上記入力端子は、また、第１のインピーダンスの位相角特性とは異なる位相角特性を有する第２のインピーダンスによって入力信号の隣接した位相（進んでいる又は送れている位相）に応答する別の回路の出力端子に結合されている。
【０００５】
この公知のポリフェーズフィルタは、例えば、ミキサの直前にあるチューナで使用される場合に、バッファを必要とし、このバッファがポリフェーズフィルタのダイナミックレンジを制限することが原因で特に不利である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、特に、プリアンブルで規定されているようなポリフェーズフィルタであって、ダイナミックレンジをより広くすることを可能にするポリフェーズフィルタを提供することである。
【課題を解決するための手段】
【０００７】
本発明によるポリフェーズフィルタは、上記フィルタがフィルタリングされた信号を積分する積分器に結合されていることを特徴とする。
【０００８】
上記フィルタに結合された積分器は、従来のフィルタとバッファの組み合わせよりも広いダイナミックレンジを与える。
【０００９】
本発明は、特に、バッファを具備した公知のポリフェーズフィルタはダイナミックレンジが制限されているという見識に基づき、かつ、特に、上記バッファを置き換える積分器はダイナミックレンジをより広くすることを可能にするという基本的な着想に基づいている。
【００１０】
本発明は、特に、プリアンブルに規定されているようなポリフェーズフィルタであって、ダイナミックレンジをより広くすることを可能にするポリフェーズフィルタを提供するという問題を解決し、以下に説明するようなさらなる有利な作用を導く。
【００１１】
本発明によるポリフェーズフィルタの第１の実施形態によれば、積分器の出力はコンダクタンス素子を介してその前の積分器の入力へ結合されている。
【００１２】
上記コンダクタンス素子はポリフェーズフィルタの選択性を増加させる。２フェーズフィルタの場合、一般的にそれぞれに積分器が設けられた２個のフィルタが存在する。第２の積分器の出力は第１のコンダクタンス素子を介して第１の積分器の入力へ結合され、一般的に第１の積分器の出力は第２のコンダクタンス素子を介して第２の積分器の入力へ結合されている。４フェーズフィルタの場合、一般的にそれぞれに積分器が設けられた４個のフィルタが存在する。第２の積分器の出力は第１のコンダクタンス素子を介して第１の積分器の入力へ結合され、一般的に第３の積分器の出力は第２のコンダクタンス素子を介して第２の積分器の入力へ結合され、以下同様に続く。
【００１３】
本発明によるポリフェーズフィルタの第２の実施形態によれば、積分器の出力はキャパシタを介して次の積分器の入力へ結合されている。
【００１４】
上記キャパシタはポリフェーズフィルタの選択性をさらに増加させる。２フェーズフィルタの場合、第１の積分器の出力は第１のキャパシタを介して第２の積分器の入力へ結合され、一般的に第２の積分器の出力は第２のキャパシタを介して第１の積分器の入力へ結合されている。４フェーズフィルタの場合、第１の積分器の出力は第１のキャパシタを介して第２の積分器の入力へ結合され、一般的に第２の積分器の出力は第２のキャパシタを介して第３の積分器の入力へ結合され、以下同様に続く。上記キャパシタはポリフェーズフィルタの品質係数を改善し、ループ利得を３フェーズ、４フェーズ、５フェーズなどのフィルタのループ利得よりも大きくすることなく、品質係数を（１／２）√２よりも大きくすることが可能である。
【００１５】
本発明によるポリフェーズフィルタの第３の実施形態によれば、積分器はフィードバック経路にアドミッタンス素子を備えた増幅器を含む。
【００１６】
上記積分器は、増幅機能を有し、積分回路に適切に集積化可能であり、上記アドミッタンス素子は積分係数を定める。
【００１７】
本発明によるポリフェーズフィルタの第４の実施形態によれば、フィルタは受動素子を含み、増幅器は演算増幅器を含む。
【００１８】
それぞれが受動素子及び演算増幅器を含む複数のフィルタに基づいた、このポリフェーズフィルタは、集積回路に適切に集積化可能であり、上記第４の実施形態の各部は下位の実施形態であり、一つ以上の他の下位の実施形態と組み合わせて使用される場合もあれば、組み合わせないで使用される場合もある。
【００１９】
本発明によるポリフェーズフィルタの第５の実施形態によれば、受動素子は抵抗及びキャパシタを含み、アドミッタンス素子は互いに並列に結合されたキャパシタ及びコンダクタンス素子を含む。
【００２０】
抵抗及びキャパシタと、互いに並列に結合されたキャパシタ及びコンダクタンス素子を含むアドミッタンス素子と、に基づくこのポリフェーズフィルタは、集積回路に適切に集積化可能であり、上記第５の実施形態の各部は下位の実施形態であり、一つ以上の他の下位の実施形態と組み合わせて使用される場合もあれば、組み合わせないで使用される場合もある。
【００２１】
本発明によるポリフェーズフィルタの第６の実施形態によれば、上記ポリフェーズフィルタは、積分器間に少なくとも１つの信号反転を含む。
【００２２】
上記信号反転は、コンダクタンス素子が平面極零プロット（plane pole-zero plot）内の最適な位置に少なくとも１つの極を位置付けるために必要な負の値を取ることを可能にする。信号反転は、平衡状態のポリフェーズフィルタの場合には集積回路内で一対の配線を交換することにより（正と負を交換することにより）実現され、そうでない場合には、例えば、演算増幅器を含むインバータによって実現してもよい。
【００２３】
「前の（ｐｒｅｖｉｏｕｓ）」及び「次の（ｎｅｘｔ）」という文言は、あまり狭い意味で考えられるべきではなく、これらの文言は「近隣の（neighboring）」に対応することに注意する必要がある。積分器と、前の／次の／近隣の積分器との間には、さらなる積分器が設置されていても、また、設置されていなくても構わない。通常、上記積分器はおおよそ対称的に結合されるが、それに限定されることはない。
【００２４】
本発明による積分器の実施形態と、本発明による受信機の実施形態は、本発明によるポリフェーズフィルタの実施形態と対応している。
【００２５】
本発明の上記の、及び、その他の特徴は、以下に記載される実施形態から明らかになり、以下に記載される実施形態を参照して説明される。
【発明を実施するための最良の形態】
【００２６】
図１に示されたポリフェーズフィルタは、４個のフィルタ１〜４を含む。フィルタ１（２，３，４）は、フィルタ１（２，３，４）の入力と出力との間に設置されたキャパシタ１０（２０，３０，４０）を含み、抵抗１１（２１，３１，４１）がフィルタ１（２，３，４）の入力とフィルタ２（３，４，１）の出力に結合されている。フィルタ１（２，３，４）の出力は演算増幅器１２（２２，３２，４２）の第１の入力に結合され、その演算増幅器の第２の入力は接地され、その演算増幅器の出力はアドミッタンス素子１３（２３，３３，４３）を介して上記第１の入力へ結合されている。上記出力は、コンダクタンス素子４４（１４，２４，３４）を介して演算増幅器４２（１２，２２，３２）の入力へ結合され、キャパシタ２５（３５，４５，１５）を介して演算増幅器２２（３２，４２，１２）の入力へさらに結合されている。
【００２７】
第１（第２，第３，第４）のフィルタ１（２，３，４）の出力は、フィードバック経路にアドミッタンス素子１３（２３，３３，４３）を備えた第１（第２，第３，第４）の積分器１２−１３（２２−２３，３２−３３、４２−４３）の入力に結合されている。しかし、例えば、単一若しくは数個のトランジスタのような他の増幅器が排除されることはない。上記アドミッタンス素子１３（２３，３３，４３）は、例えば、互いに並列に結合されたキャパシタ及びコンダクタンス素子を含むが、他のアドミッタンス素子及び／又はさらなるアドミッタンス素子も含む可能性がある。
【００２８】
第１（第２，第３，第４）の積分器１２−１３（２２−２３，３２−３３，４２−４３）の出力はコンダクタンス素子４４（１４，２４，３４）を介して前の積分器４２−４３（１２−１３，２２−２３，３２−３３）の入力に結合されるが、さらなる素子が排除されるわけではない。
【００２９】
第１（第２，第３，第４）の積分器１２−１３（２２−２３，３２−３３，４２−４３）の出力はキャパシタ２５（３５，４５，１５）を介して次の積分器（２２−２３（３２−３３，４２−４３，１２−１３）の入力に結合されるが、さらなる素子が排除されるわけではない。
【００３０】
第１（第２，第３，第４）のフィルタ１（２，３，４）は、上記キャパシタ１０（２０，３０，４０）及び上記抵抗１１（２１，３１，４１）のような受動素子を含むが、他の受動素子及び／又はさらなる受動素子が排除されるわけではない。通常、各フィルタ１，２，３，４の少なくとも２個の受動素子は異なる位相角特性を備えている。
【００３１】
或いは、受動素子１０−１１（２０−２１，３０−３１，４０−４１）を含み、積分器１２−１３（２２−２３，３２−３３，４２−４３）に接続されたフィルタ１（２，３，４）の代わりに、フィルタ１（２，３，４）は、受動素子１０−１１（２０−２１，３０−３１，４０−４１）を含み、積分器１２−１３（２２−２３，３２−３３，４２−４３）及び／又はコンダクタンス素子（よって、前の積分器に結合されているコンダクタンス素子と次の積分器に結合されているコンダクタンス素子のいずれかの選択肢がある）及び／又はキャパシタ（この場合も、前の積分器に結合されているキャパシタと次の積分器に結合されているキャパシタのいずれかの選択肢がある）をさらに含むこともある。
【００３２】
フィードバック経路にアドミッタンス素子を備えた増幅器は、平面極零プロットの負の実軸上に極を導入する。コンダクタンス素子は、平面極零プロット内で上記極の周波数シフトを導入する。キャパシタもまた、平面極零プロット内で上記極の周波数シフトを生じさせる。これで、４フェーズフィルタにおける（１／２）√２よりも大きい品質係数を実現することが可能である。
【００３３】
図２に示されたポリフェーズフィルタは、第１（第２）の演算増幅器５０（５５）を含み、その演算増幅器の第１の入力はアドミッタンス素子５２（５７）に結合され、その第２の入力は接地され、その出力はアドミッタンス素子５１（５６）を介して上記第１の入力に結合されている。アドミッタンス素子５２（５７）の反対側は、このポリフェーズフィルタの第１（第２）の入力を形成する。第１（第２）の演算増幅器５０（５５）の上記出力は、このポリフェーズフィルタの第１（第２）の出力を形成する。
【００３４】
このポリフェーズフィルタの上記第１の入力はコンダクタンス素子５８にさらに結合されている。コンダクタンス素子５８の反対側は第３の演算増幅器６０の第１の入力に結合されている。第３の演算増幅器６０の第２の入力は接地されている。第３の演算増幅器６０の出力は、コンダクタンス素子６１を介して第３の演算増幅器６０の上記第１の入力に結合され、コンダクタンス素子６２を介して第２の演算増幅器５５の上記第１の入力に結合されている。第３の演算増幅器６０の上記第１の入力は、さらにコンダクタンス素子５９を介して第１の演算増幅器５０の出力に結合されている。
【００３５】
このポリフェーズフィルタの上記第２の入力は、さらにコンダクタンス素子５３に結合され、コンダクタンス素子の反対側は、第１の演算増幅器５０の上記第１の入力に結合され、コンダクタンス素子５４を介して第２の演算増幅器５５の上記出力に結合されている。
【００３６】
アドミッタンス素子５２及びコンダクタンス素子５８は第１のフィルタを形成し、アドミッタンス素子５１を備えた演算増幅器５０は第１の積分器を形成する。アドミッタンス素子５７及びコンダクタンス素子５３は第２のフィルタを形成し、アドミッタンス素子５６を備えた演算増幅器５５は第２の積分器を形成する。コンダクタンス素子５４（５９）は、第２（第１）の積分器の出力を第１（第２）の積分器の入力に結合する。
【００３７】
第３の演算増幅器６０は、コンダクタンス素子６１及び６２とともに、両方の積分器の間に位置するインバータを形成し、コンダクタンス素子５８及び５９が平面極零プロット内の最適な位置に少なくとも１個の極を位置付けるために必要な負の値を有することを可能する。
【００３８】
上記演算増幅器、アドミッタンス素子及びコンダクタンス素子の代替及び／又は付加に関しては、上記参照のこと。アドミッタンス素子５１及び５６が
Ｙｂ＝ｓＣｂ＋Ｇｂｒ
であり、アドミッタンス素子５２及び５７が
Ｙａ＝ｓＣａ＋Ｇａｒ
であるならば、コンダクタンス素子５３はＧａであり、コンダクタンス素子５８は−Ｇａであり、コンダクタンス素子５４はＧｂであり、コンダクタンス素子５９は−Ｇｂである。上記負の値は上記インバータによって実現される。伝達関数は
Ｈｐ（ｓ）＝−（ｓＣａ＋Ｇａｒ＋ｊＧａ）／（ｓＣｂ＋Ｇｂｒ＋ｊＧｂ）
になり、極は
ｓｘ＝−（Ｇｂｒ＋ｊＧｂ）／Ｃｂ
において見出され、零は
ｓ０＝−（Ｇａｒ＋ｊＧａ）／Ｃａ
において見出され得る。
【００３９】
本発明の保護範囲はここに記載された実施形態に限定されないことに注意すべきである。また、本発明の保護範囲は請求項中の参照番号によっても限定されない。「含む（ｃｏｍｐｒｉｓｉｎｇ）」という文言は請求項に挙げられた部品以外の部品を排除しない。要素の前に置かれた冠詞“１の”（ａ，ａｎ）は、それらの要素が複数個であることを排除しない。本発明の一部を形成する手段は、専用ハードウェアの形態で実現してもよく、又は、プログラム用プロセッサの形態で実現してもよい。本発明は、それぞれの新しい特徴、又は、特徴の組み合わせに存在する。
【図面の簡単な説明】
【００４０】
【図１】本発明による４個のフィルタ及び４個の積分器を含む本発明によるポリフェーズフィルタのブロック図である。
【図２】本発明による２個のフィルタ及び２個の積分器を含む本発明によるポリフェーズフィルタのブロック図である。
【図１】
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【図２】
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【国際調査報告】
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