【手続補正書】
【提出日】令和2年10月15日(2020.10.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＤＲＡＭ基盤プロセシングユニット（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  ｂａｓｅｄ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ、ＤＰＵ）であって、
少なくとも第１所定数のカラム（ｃｏｌｕｍｎ）及び第２所定数のロー（ｒｏｗ）を有するアレイ内に配置された複数のＤＲＡＭ基盤のコンピューティングセルを含む少なくとも１つのコンピューティングセルアレイと、
前記少なくとも１つのコンピューティングセルアレイに連結され、ＤＰＵ動作を遂行するように前記少なくとも１つのコンピューティングセルアレイを構成するコントローラと、を含み、
前記第１所定数は３以上であり、前記第２所定数は３以上であり、
カラムの各々は、前記カラムの第１ロー及び第２ローを機能的に動作させるロジック機能からなる前記ＤＰＵ動作を提供するように構成され、前記カラムの第３ロー内に前記ロジック機能の結果を格納するように構成され、
前記少なくとも１つのコンピューティングセルアレイは、第３所定数のシフトラインをさらに含み、前記第３所定数は前記第１所定数の２倍であり、
シフトラインの各々は、少なくとも１つの対応する第１トランジスタを介してコンピューティングセルのカラムに連結され、
前記シフトライン及び前記対応する第１トランジスタは、前記少なくとも１つのコンピューティングセルアレイにおいて、選択されたカラムのコンピューティングセルの２つのローのデータを少なくとも２カラム右方向または左方向にシフトするように構成されていることを特徴とするＤＰＵ。
【請求項２】
少なくとも１つのカラムの前記ＤＲＡＭ基盤のコンピューティングセルの各々は、３つのトランジスタ、１つのキャパシター（３Ｔ１Ｃ）を含むＤＲＡＭメモリセルを含むことを特徴とする請求項１に記載のＤＰＵ。
【請求項３】
少なくとも１つのカラムの前記ＤＲＡＭ基盤のコンピューティングセルは、ＮＯＲロジック機能を提供することを特徴とする請求項２に記載のＤＰＵ。
【請求項４】
少なくとも１つのカラムの前記ＤＲＡＭ基盤のコンピューティングセルの各々は、１つのトランジスタ、１つのキャパシター（１Ｔ１Ｃ）を含むＤＲＡＭメモリセルを含むことを特徴とする請求項１に記載のＤＰＵ。
【請求項５】
ＤＲＡＭ基盤のコンピューティングセルの各々は、前記ＤＲＡＭ基盤のコンピューティングセルのビットラインに連結されたＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ  Ｌｏｇｉｃ  Ｕｎｉｔ）をさらに含み、前記ＡＬＵは、前記ロジック機能を提供することを特徴とする請求項４に記載のＤＰＵ。
【請求項６】
前記第１所定数のカラム内に配置された少なくとも１つのＤＲＡＭ基盤のメモリセルを含む少なくとも１つのメモリセルアレイと、
コンピューティングセルのカラムの各々に連結され、前記カラムの前記コンピューティングセルの読出しビットラインに電気的に連結された入力（ｉｎｐｕｔ）を含み、前記カラムの前記コンピューティングセルの書込みビットラインに電気的に連結された出力（ｏｕｔｐｕｔ）を含むセンスアンプ（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）と、をさらに含み、
少なくとも１つのデータセルアレイのＤＲＡＭ基盤のメモリセルのカラムの各々は、対応するコンピューティングセルアレイのカラムに対応し、
前記コントローラは、
前記少なくとも１つのメモリセルアレイにさらに連結され、メモリ動作を遂行するように前記少なくとも１つのメモリセルアレイを構成し、アドレスバスを通じて前記メモリ動作に対する命令を受信することを特徴とする請求項１に記載のＤＰＵ。
【請求項７】
前記第１所定数のカラム及び前記第２所定数のローに配置された複数のＤＲＡＭ基盤の確率的（ｓｔｏｃｈａｓｔｉｃ）コンピューティングセルを含む少なくとも１つの確率的コンピューティングセルアレイをさらに含み、
少なくとも１つのデータセルアレイのＤＲＡＭ基盤の確率的コンピューティングセルのカラムの各々は、対応するコンピューティングセルアレイのカラムに対応し、
カラムの各々は、前記カラムの第１ローで受信されたデータの第１ストリーム及び第２ローで受信されたデータの第２ストリーム上で動作する確率的ロジック機能を提供するように構成され、前記カラムの第３ローに前記確率的ロジック機能の結果として得られたデータのストリームを格納するように構成され、
前記コントローラは、
前記少なくとも１つの確率的コンピューティングセルアレイにさらに連結され、前記確率的ロジック機能に対応する確率的ロジック動作を遂行するように前記少なくとも１つの確率的コンピューティングセルアレイを構成し、アドレスバスを通じて前記確率的ロジック動作に対する命令を受信することを特徴とする請求項１に記載のＤＰＵ。
【請求項８】
ＤＲＡＭ基盤プロセシングユニット（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  ｂａｓｅｄ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ、ＤＰＵ）であって、
少なくとも第１所定数のカラム（ｃｏｌｕｍｎ）及び第２所定数のロー（ｒｏｗ）を有するアレイ内に配置された複数のＤＲＡＭ基盤のコンピューティングセルを含む少なくとも１つのコンピューティングセルアレイと、
前記第１所定数のカラム内に配置された少なくとも１つのＤＲＡＭ基盤のメモリセルを含む少なくとも１つのデータセルアレイと、
前記少なくとも１つのコンピューティングセルアレイに連結され、ＤＰＵ動作を遂行するように前記少なくとも１つのコンピューティングセルアレイを構成し、メモリ動作を遂行するために前記少なくとも１つのデータセルアレイに連結されたコントローラと、を含み、
前記第１所定数は３以上であり、前記第２所定数は３以上であり、
カラムの各々は、前記カラムの第１ロー及び第２ロー上で機能的に動作するロジック機能を提供するように構成され、前記カラムの第３ロー内に前記ロジック機能の結果を格納するように構成され、
前記少なくとも１つのコンピューティングセルアレイは、第３所定数のシフトラインをさらに含み、前記第３所定数は前記第１所定数の２倍であり、
シフトラインの各々は、少なくとも１つの対応する第１トランジスタを介してコンピューティングセルのカラムに連結され、
前記シフトライン及び前記対応する第１トランジスタは、前記少なくとも１つのコンピューティングセルアレイにおいて、選択されたカラムのコンピューティングセルの２つのローのデータを少なくとも２カラム右方向または左方向にシフトするように構成され、
少なくとも１つのデータセルアレイのＤＲＡＭ基盤のメモリセルのカラムの各々は、対応するコンピューティングセルアレイのカラムに対応することを特徴とするＤＰＵ。
【請求項９】
前記コントローラは、アドレスバスを通じて前記ＤＰＵ動作に対する命令を受信する請求項１又は８に記載のＤＰＵ。
【請求項１０】
少なくとも１つのカラムの前記ＤＲＡＭ基盤のコンピューティングセルの各々は、１つのトランジスタ、１つのキャパシター（１Ｔ１Ｃ）を含むＤＲＡＭメモリセルを含み、
ＤＲＡＭ基盤のコンピューティングセルの各々は、前記ＤＲＡＭ基盤のコンピューティングセルのビットラインに連結されたＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ  Ｌｏｇｉｃ  Ｕｎｉｔ）をさらに含み、前記ＡＬＵは、前記ロジック機能を提供することを特徴とする請求項８に記載のＤＰＵ。
【請求項１１】
前記ＡＬＵは、ＮＯＲロジック機能を提供することを特徴とする請求項５又は請求項１０に記載のＤＰＵ。
【請求項１２】
前記第１所定数のカラム及び前記第２所定数のロー内に配置された複数のＤＲＡＭ基盤の確率的コンピューティングセルを含む少なくとも１つの確率的コンピューティングセルアレイをさらに含み、
少なくとも１つのデータセルアレイのＤＲＡＭ基盤の確率的コンピューティングセルのカラムの各々は、対応するコンピューティングセルアレイのカラムに対応し、
カラムの各々は、前記カラムの第１ローで受信されたデータの第１ストリーム及び第２ローで受信されたデータの第２ストリーム上で動作する確率的ロジック機能を提供するように構成され、前記カラムの第３ロー内に前記確率的ロジック機能の結果として得られたデータのストリームを格納するように構成され、
前記コントローラは、
前記少なくとも１つの確率的コンピューティングセルアレイにさらに連結され、確率的ロジック動作を遂行するように前記少なくとも１つの確率的コンピューティングセルアレイを構成し、アドレスバスを通じて前記確率的ロジック動作に対する命令を受信することを特徴とする請求項８に記載のＤＰＵ。
【請求項１３】
少なくとも１つのカラムの前記ＤＲＡＭ基盤の確率的コンピューティングセルの各々は、
３つのトランジスタと１つのキャパシター（３Ｔ１Ｃ）を含むＤＲＡＭメモリセルを含むか、又は１つのトランジスタと１つのキャパシター（１Ｔ１Ｃ）を含むＤＲＡＭメモリセルを含むことを特徴とする請求項１２に記載のＤＰＵ。
【請求項１４】
ＤＲＡＭ基盤プロセシングユニット（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  ｂａｓｅｄ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ、ＤＰＵ）であって、
少なくとも第１所定数のカラム及び第２所定数のロー（ｒｏｗ）を有するアレイ内に配置された複数のＤＲＡＭ基盤のコンピューティングセルを含む少なくとも１つのコンピューティングセルアレイと、
前記第１所定数のカラム内に配置された複数のＤＲＡＭ基盤の確率的コンピューティングセルを含む少なくとも１つの確率的コンピューティングセルアレイと、
前記少なくとも１つのコンピューティングセルアレイに連結され、ＤＰＵ動作を遂行するように前記少なくとも１つのコンピューティングセルアレイを構成し、確率的ロジック機能に対応する確率的ロジック動作を遂行するために前記少なくとも１つの確率的コンピューティングセルアレイに連結されたコントローラと、を含み、
前記第１所定数は３以上であり、前記第２所定数は３以上であり、
カラムの各々は、前記カラムの第１ロー及び第２ロー上で機能的に動作するロジック機能を提供するように構成され、前記カラムの第３ロー内に前記ロジック機能の結果を格納するように構成され、
前記少なくとも１つのコンピューティングセルアレイは、第３所定数のシフトラインをさらに含み、前記第３所定数は前記第１所定数の２倍であり、
シフトラインの各々は、少なくとも１つの対応する第１トランジスタを介してコンピューティングセルのカラムに連結され、
前記シフトライン及び前記対応する第１トランジスタは、前記少なくとも１つのコンピューティングセルアレイにおいて、選択されたカラムのコンピューティングセルの２つのローのデータを少なくとも２カラム右方向または左方向にシフトするように構成され、
少なくとも１つのデータセルアレイのＤＲＡＭ基盤の確率的コンピューティングセルのカラムの各々は、対応するコンピューティングセルアレイのカラムに対応し
、  カラムの各々は、前記カラムの第１ローで受信されたデータの第１ストリーム及び第２ローで受信されたデータの第２ストリーム上で動作する確率的ロジック機能を提供するように構成され、前記カラムの第３ロー内に前記確率的ロジック機能の結果として得られたデータのストリームを格納するように構成されることを特徴とするＤＰＵ。
【請求項１５】
前記コントローラは、アドレスバスを通じて前記ＤＰＵ動作に対する命令を受信することを特徴とする請求項１４に記載のＤＰＵ。
【請求項１６】
少なくとも１つのカラムの前記ＤＲＡＭ基盤のコンピューティングセルの各々は、３つのトランジスタ、１つのキャパシター（３Ｔ１Ｃ）を含むＤＲＡＭメモリセルを含み、
少なくとも１つのカラムの前記ＤＲＡＭ基盤のコンピューティングセルは、ＮＯＲロジック機能を提供することを特徴とする請求項８又は１５に記載のＤＰＵ。
【請求項１７】
少なくとも１つのカラムの前記ＤＲＡＭ基盤の確率的コンピューティングセルの各々は、３つのトランジスタ、１つのキャパシター（３Ｔ１Ｃ）を含むＤＲＡＭメモリセルを含むことを特徴とする請求項１４に記載のＤＰＵ。