(57)【要約】  第１電流源１２は、複数の差動対１０１、１０２にテイル電流Ｉｔを供給する。プリドライバ１４ｉは、対応する差動対１０ｉのトランジスタＭｉ１、Ｍｉ２のゲートにゲート信号ＰＡＴｉ、ＰＡＴｉｘを出力する。プリドライバ１４ｉはイネーブル状態、ディスイネーブル状態が切りかえ可能に構成され、イネーブル状態において、差動信号ＰＡＴ、ＰＡＴｘに応じたゲート信号を出力するとともに、ディスイネーブル状態において、対応する差動対１０ｉのトランジスタＭｉ１、Ｍｉ２がオフするレベルのゲート信号を出力する。
2011045832.tif 000002
【特許請求の範囲】
【請求項１】
差動伝送線路に対し差動信号を出力する差動ドライバ回路であって、
前記差動伝送線路の一方が接続される第１出力端子と、
前記差動伝送線路の他方が接続される第２出力端子と、
その一端に所定の電圧を受け、その他端が前記第１出力端子と接続された第１抵抗と、
その一端に前記所定の電圧を受け、その他端が前記第２出力端子と接続された第２抵抗と、
複数の差動対であって、各差動対がソースが互いに接続された第１トランジスタと第２トランジスタを含み、前記第１トランジスタのドレインが前記第１出力端子に接続され、そのゲートに送信すべき差動信号の一方が入力され、前記第２トランジスタのドレインが前記第２出力端子に接続され、そのゲートに送信すべき差動信号の他方が入力されている、複数の差動対と、
それぞれが前記複数の差動対ごとに設けられ、それぞれが対応する前記差動対にテイル電流を供給する複数の第１電流源と、
それぞれが前記複数の差動対ごとに設けられ、それぞれが対応する差動対の前記第１、第２トランジスタのゲートにゲート信号を出力する複数のプリドライバであって、それぞれが独立にイネーブル状態、ディスイネーブル状態が切りかえ可能に構成され、イネーブル状態において、前記差動信号に応じた前記ゲート信号を出力するとともに、ディスイネーブル状態において、対応する前記差動対の前記第１、第２トランジスタがオフするレベルの前記ゲート信号を出力する、複数のプリドライバと、
を備えることを特徴とする差動ドライバ回路。
【請求項２】
差動伝送線路に対し差動信号を出力する差動ドライバ回路であって、
前記差動伝送線路の一方が接続される第１出力端子と、
前記差動伝送線路の他方が接続される第２出力端子と、
その一端に所定の電圧を受け、その他端が前記第１出力端子と接続された第１抵抗と、
その一端に前記所定の電圧を受け、その他端が前記第２出力端子と接続された第２抵抗と、
複数の差動対であって、各差動対がソースが互いに接続された第１トランジスタと第２トランジスタを含み、前記第１トランジスタのドレインが前記第１出力端子に接続され、そのゲートに送信すべき差動信号の一方が入力され、前記第２トランジスタのドレインが前記第２出力端子に接続され、そのゲートに送信すべき差動信号の他方が入力されている、複数の差動対と、
前記複数の差動対に共通に設けられ、前記複数の差動対にテイル電流を供給する第１電流源と、
それぞれが前記複数の差動対ごとに設けられ、それぞれが対応する差動対の前記第１、第２トランジスタのゲートにゲート信号を出力する複数のプリドライバであって、それぞれが独立にイネーブル状態、ディスイネーブル状態が切りかえ可能に構成され、イネーブル状態において、前記差動信号に応じた前記ゲート信号を出力するとともに、ディスイネーブル状態において、対応する前記差動対の前記第１、第２トランジスタがオフするレベルの前記ゲート信号を出力する、複数のプリドライバと、
を備えることを特徴とする差動ドライバ回路。
【請求項３】
前記複数のプリドライバはそれぞれ、
対応する前記差動対の第１トランジスタのゲートに接続される第１端子と、
対応する前記差動対の第２トランジスタのゲートに接続される第２端子と、
２値で切りかえ可能な電圧を発生する電圧源と、
その一端に前記電圧源からの電圧が印加され、その他端が前記第１端子と接続された第３抵抗と、
その一端に前記電圧源からの電圧が印加され、その他端が前記第２端子と接続された第４抵抗と、
そのドレインが前記第１端子と接続され、そのゲートに送信すべき差動信号の一方が入力された第３トランジスタと、
そのドレインが前記第２端子と接続され、そのゲートに送信すべき差動信号の他方が入力され、そのソースが前記第３トランジスタのソースと接続された第４トランジスタと、
前記第３トランジスタおよび前記第４トランジスタが形成する差動対にテイル電流を供給する第２電流源と、
イネーブル状態において前記テイル電流を導通し、ディスエーブル状態において前記テイル電流を遮断するスイッチと、
を含み、
前記電圧源は、イネーブル状態において所定の電圧を、ディスエーブル状態において対応する前記差動対の前記第１、第２トランジスタがオフする電圧を出力するよう構成されることを特徴とする請求項１または２に記載の差動ドライバ回路。
【請求項４】
前記複数の差動対のトランジスタサイズは等しいことを特徴とする請求項１から３のいずれかに記載の差動ドライバ回路。
【請求項５】
各差動対のトランジスタサイズは、差動対ごとにバイナリで重み付けされていることを特徴とする請求項１から３のいずれかに記載の差動ドライバ回路。
【請求項６】
請求項１から５のいずれかに記載の差動ドライバ回路と、
前記差動ドライバ回路の複数のプリドライバ回路に供給すべき信号を生成するプリドライバ制御部と、
を備え、
パターン信号とは無関係の固定電圧を出力する第１モードと、パターン信号に応じた差動信号を発生する第２モードがモードセレクト信号に応じて切りかえ可能に構成されることを特徴とする差動ドライバ回路。
【請求項７】
被試験デバイスを検査する試験装置であって、
前記被試験デバイスにテストパターンに応じた電圧を出力する請求項１から６のいずれかに記載のドライバ回路を備えることを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送線路を介して差動信号を出力する差動ドライバ回路に関する。
【背景技術】
【０００２】
複数の半導体デバイス間で高速なデータ通信を実現するために、ＣＭＬ（Current Mode Logic）やＬＶＤＳ（Low Voltage Differential Signaling）と称される差動伝送が利用される。差動伝送のための差動インタフェースを備える半導体デバイスを試験する試験装置には、半導体デバイスに対して差動信号を出力する差動ドライバ回路が搭載される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７，１８０，３１０Ｂ２号明細書
【特許文献２】米国特許第６，７９４，９０７Ｂ２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
試験装置には、さまざまな規格に準拠した被試験デバイス（以下、ＤＵＴともいう）に対応するための汎用性が要求されるところ、試験装置に搭載される差動ドライバ回路にも汎用性が要求される。具体的には、試験装置に使用される差動ドライバ回路は、検査対象のＤＵＴの種類や試験の種類などに応じて、差動信号の振幅を任意に調節可能であることが望ましい。【０００５】
本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、振幅を切りかえ可能な差動ドライバ回路の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、差動伝送線路に対し差動信号を出力する差動ドライバ回路に関する。差動ドライバ回路は、差動伝送線路の一方が接続される第１出力端子と、差動伝送線路の他方が接続される第２出力端子と、その一端に所定の電圧を受け、その他端が第１出力端子と接続された第１抵抗と、その一端に所定の電圧を受け、その他端が第２出力端子と接続された第２抵抗と、複数の差動対と、複数の第１電流源と、複数のプリドライバと、を備える。各差動対はソースが互いに接続された第１トランジスタと第２トランジスタを含み、第１トランジスタのドレインが第１出力端子に接続され、そのゲートに送信すべき差動信号の一方が入力され、第２トランジスタのドレインが第２出力端子に接続され、そのゲートに送信すべき差動信号の他方が入力されている。複数の第１電流源は、それぞれが複数の差動対ごとに設けられ、それぞれが対応する差動対にテイル電流を供給する。複数のプリドライバは、それぞれが複数の差動対ごとに設けられ、それぞれが対応する差動対の第１、第２トランジスタのゲートにゲート信号を出力する。複数のプリドライバは、それぞれが独立にイネーブル状態、ディスイネーブル状態が切りかえ可能に構成され、イネーブル状態において、差動信号に応じたゲート信号を出力するとともに、ディスイネーブル状態において、対応する差動対の第１、第２トランジスタがオフするレベルのゲート信号を出力する。【０００７】
本発明の別の態様に係る差動ドライバ回路は、上述の差動対ごとの第１電流源に代えて、複数の差動対に共通に設けられた第１電流源を備える。【０００８】
上述のいずれかの態様の差動ドライバ回路によれば、差動信号の振幅を多段階で切りかえることができる。【０００９】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１０】
本発明のある態様の差動ドライバ回路によれば振幅を切りかえることができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態に係る差動ドライバ回路の構成を示す回路図である。
【図２】図１のプリドライバの構成を示す回路図である。
【図３】図１の差動ドライバ回路の動作を示す波形図である。
【図４】図４（ａ）、（ｂ）は、ＭＯＳＦＥＴの等価回路図およびドレイン−バックゲート間の寄生容量を示す図である。
【図５】図１の差動ドライバ回路の変形例を示す回路図である。
【図６】図５の差動ドライバ回路の変形例を示す回路図である。
【図７】図７（ａ）、（ｂ）は、３値の差動ドライバ回路のシンボルおよびその動作波形図である。
【図８】第２の実施の形態に係る３値の差動ドライバ回路の構成を示す回路図である。
【図９】図９（ａ）〜（ｃ）は、イネーブル状態のプリドライバの個数ごとの、信号のレベルダイヤグラムである。
【図１０】図１０（ａ）、（ｂ）はそれぞれ、第１モード、第２モードにおいてプリドライバ制御部が生成する信号のレベルを示すテーブルである。
【図１１】図８のプリドライバ制御部の構成例を示す回路図である。
【図１２】図８の差動ドライバ回路の変形例を示す回路図である。
【図１３】第１、第２の実施の形態に係る差動ドライバ回路を備える試験装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１３】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１４】
（第１の実施の形態）
図１は、実施の形態に係る差動ドライバ回路１００の構成を示す回路図である。差動ドライバ回路１００は、相補的な差動パターン信号ＰＡＴ、ＰＡＴｘを受け、それに応じた差動出力ＯＵＴ、ＯＵＴｘを発生し、差動伝送線路１０２へと出力する。差動ドライバ回路１００は制御信号ＳＷに応じて、差動出力ＯＵＴ、ＯＵＴｘの振幅が調節可能に構成されることを特徴とする。差動パターン信号ＰＡＴ、ＰＡＴｘは、互いに相補的なレベル１（ハイレベル）、０（ローレベル）をとる。
【００１５】
差動ドライバ回路１００は、第１出力端子Ｐｏ１、第２出力端子Ｐｏ２、第１抵抗Ｒ１、第２抵抗Ｒ２、複数（ｎ個）の差動対１０１〜１０ｎ、第１電流源１２、複数（ｎ個の）プリドライバ１４１〜１４ｎ、第１電圧源１６を備える。図１には、理解の容易化と説明の簡略化のためにｎ＝２の場合が示されるが、本発明はそれに限定されず、後述の図５で示すように、任意の自然数ｎに適用することができる。
【００１６】
第１出力端子Ｐｏ１には差動伝送線路１０２の一方が接続される。第２出力端子Ｐｏ２には、差動伝送線路１０２の他方が接続される。第１抵抗Ｒ１の一端には、所定の電圧ＶＨが印加され、その他端は第１出力端子Ｐｏ１と接続される。第２抵抗Ｒ２の一端には、所定の電圧ＶＨが印加され、その他端は第２出力端子Ｐｏ２と接続される。第１電圧源１６は電圧ＶＨを生成する。
【００１７】
複数の差動対１０１、１０２それぞれは、それぞれのソースが互いに接続された第１トランジスタＭｉ１と第２トランジスタＭｉ２を含む。添え字のｉ（１≦ｉ≦Ｍ）はそのトランジスタが属する差動対を示す。トランジスタＭｉ１、Ｍｉ２はＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、同じ差動対を形成するトランジスタ同士Ｍｉ１、Ｍｉ２のサイズは等しい。つまり、トランジスタＭｉ１、Ｍｉ２それぞれのＷ／Ｌ(ゲート幅/ゲート長)は等しくなっている。
【００１８】
第１トランジスタＭｉ１のドレインは第１出力端子Ｐｏ１に接続され、そのゲートには送信すべき差動信号の一方ＰＡＴｉが入力される。第２トランジスタＭｉ２のドレインは第２出力端子Ｐｏ２に接続され、そのゲートには送信すべき差動信号の他方ＰＡＴｉｘが入力されている。
【００１９】
第１電流源１２は、すべての差動対１０１、１０２の第１トランジスタＭｉ１、第２トランジスタＭｉ２のソースに共通に接続され、テイル電流Ｉｔを供給する。
【００２０】
複数のプリドライバ１４１、１４２はそれぞれ、複数の差動対１０１、１０２ごとに設けられる。ｉ番目のプリドライバ１４ｉは、対応する差動対１０ｉを構成する第１トランジスタＭｉ１、第２トランジスタＭｉ２それぞれのゲートに対して、ゲート信号ＰＡＴｉ、ＰＡＴｉｘを供給する。複数のプリドライバ１４１、１４２は、それぞれが独立にイネーブル（アクティブ）状態とディスイネーブル（非アクティブ）状態を選択的に切りかえ可能に構成される。プリドライバ１４ｉはイネーブル状態において、対応する差動対１０ｉに対して、送信すべき差動信号ＰＡＴ、ＰＡＴｘに応じたゲート信号ＰＡＴｉ、ＰＡＴｉｘを出力する。つまりイネーブル状態におけるゲート信号ＰＡＴｉ、ＰＡＴｉｘは相補的なレベルをとる。
【００２１】
またディスイネーブル状態においてプリドライバ１４ｉは、対応する差動対１０ｉの第１トランジスタＭｉ１、第２トランジスタＭｉ２がオフするレベルを有するゲート信号ＰＡＴｉ、ＰＡＴｉｘを出力する。ディスエーブル状態におけるゲート信号ＰＡＴｉ、ＰＡＴｉｘは、同じレベルをとることが許容される。
【００２２】
複数のプリドライバ１４１、１４２それぞれのイネーブル、ディスエーブル状態は、制御信号ＳＷに応じて切りかえられる。本実施の形態において制御信号ＳＷは、複数の複数のプリドライバ１４１、１４２に対応づけられる複数の制御信号ＳＷ１〜ＳＷ２を含む。ｉ番目のプリドライバ１４ｉは、対応する制御信号ＳＷｉがアサート（たとえばハイレベル：１）されるときイネーブル状態、対応する制御信号ＳＷｉがネゲート（たとえばローレベル：０）されるときディスイネーブル状態となる。
【００２３】
図２は、図１のプリドライバ１４の構成を示す回路図である。プリドライバ１４は、第１端子Ｐ１、第２端子Ｐ２、第２電圧源２０、第３抵抗Ｒ３、第４抵抗Ｒ４、第３トランジスタＭ３、第４トランジスタＭ４を含む差動アンプである。
【００２４】
第１端子Ｐ１は、対応する差動対１０ｉの第１トランジスタＭｉ１のゲート（不図示）と接続される。第２端子Ｐ２は、対応する差動対１０ｉの第２トランジスタＭｉ１のゲート（不図示）と接続される。第２電圧源２０は、２値で切りかえ可能な電圧を発生する。
【００２５】
第３抵抗Ｒ３の一端には、第２電圧源２０からの電圧が印加され、その他端は第１端子Ｐ１と接続される。第４抵抗Ｒ４の一端には第２電圧源２０からの電圧が印加され、その他端は第２端子Ｐ２と接続される。
【００２６】
第３トランジスタＭ３のドレインは第１端子Ｐ１と接続され、そのゲートには、送信すべき差動信号の一方ＰＡＴが入力される。第４トランジスタＭ４のドレインは第２端子Ｐ２と接続され、そのゲートには、送信すべき差動信号の他方ＰＡＴｘが入力される。第３トランジスタＭ３と第４トランジスタＭ４のソースは互いに接続されている。
【００２７】
第２電流源２６は、第３トランジスタＭ３および第４トランジスタＭ４が構成する差動対２５に対してテイル電流ＩＰ１を供給する。スイッチ２８は、イネーブル状態においてテイル電流ＩＰ１を導通し、ディスエーブル状態においてテイル電流ＩＰ１を遮断する。
【００２８】
第２電圧源２０は、イネーブル状態において所定の電圧ＶＨＰを、ディスエーブル状態において、対応する差動対１０ｉの第１、第２トランジスタ（不図示）がオフする電圧（たとえば接地電圧Ｖｓｓ）を出力するように構成される。
具体的には、第２電圧源２０は、アンプ２２、スイッチ２４を含む。アンプ２２は、所定の電圧ＶＨＰを生成する。スイッチ２４の第１の入力端子（１）には、所定の電圧ＶＨＰが入力され、第２の入力端子（０）には、接地電圧Ｖｓｓが入力されている。スイッチ２４は、制御信号ＳＷｉがアサート（ハイレベル）されるとき、第１入力端子（１）側にオンし、ネゲート（ローレベル）されるとき、第２入力端子（０）側にオンする。
【００２９】
プリドライバ１４ｉにおいて、制御信号ＳＷｉがアサートされると、第３抵抗Ｒ３、第４抵抗Ｒ４の一端には所定の電圧ＶＨＰが印加され、スイッチ２８がオンすることにより第３トランジスタＭ３、第４トランジスタＭ４が構成する差動対２５にテイル電流ＩＰ１が供給される。このとき、プリドライバ１４ｉは、差動パターン信号ＰＡＴ、ＰＡＴｘに応じたゲート信号ＰＡＴｉ、ＰＡＴｉｘを出力する。
【００３０】
制御信号ＳＷｉがネゲートされると、スイッチ２８がオフし、テイル電流ＩＰ１が遮断され、第１端子Ｐ１および第２端子Ｐ２の電位、つまりゲート信号ＰＡＴｉ、ＰＡＴｉｘが接地電圧Ｖｓｓに固定される。その結果、ゲート信号ＰＡＴｉ、ＰＡＴｉｘが供給される差動対１０ｉを構成する第１トランジスタＭｉ１、第２トランジスタＭｉ２はともにオフとなる。
【００３１】
なお図２は、プリドライバ１４の好ましい構成例を示すが、プリドライバ１４の構成は図２のそれに限定されない。
【００３２】
以上、差動ドライバ回路１００の構成を説明した。続いて差動ドライバ回路１００の動作を説明する。図３は、図１の差動ドライバ回路１００の動作を示す波形図である。なお、図３以降の波形図において、差動信号についてはその一方のみを示し、他方は省略するものとする。
【００３３】
差動ドライバ回路１００の差動出力は、
ＯＵＴ＝ＶＨ−Ｒ２・（１−ＰＡＴ）・Ｉｔ
ＯＵＴｘ＝ＶＨ−Ｒ１・ＰＡＴ・Ｉｔ
で与えられる。ＰＡＴ＝１のとき、
ＯＵＴ＝ＶＩＨ＝ＶＨ
ＯＵＴｘ＝ＶＩＬ＝ＶＨ−Ｒ１・Ｉｔ
である。ＰＡＴ＝０のとき、
ＯＵＴ＝ＶＩＬ＝ＶＨ−Ｒ２・Ｉｔ
ＯＵＴｘ＝ＶＩＨ＝ＶＨ
となる。
【００３４】
差動出力ＯＵＴ、ＯＵＴｘは、Ｒ１＝Ｒ２＝Ｒとすると、式（１ａ）、（１ｂ）で与えられる２値の電圧レベルＶＩＨ、ＶＩＬをとる。
ＶＩＨ＝ＶＨ        …（１ａ）
ＶＩＬ＝ＶＨ−Ｒ・Ｉｔ    …（１ｂ）
【００３５】
時刻ｔ０〜ｔ１の期間Ｔ１、制御信号ＳＷ１がアサートされ、制御信号ＳＷ２はネゲートされている。つまりプリドライバ１４１がイネーブル状態となり、差動のゲート信号ＰＡＴ１、ＰＡＴ１ｘを生成し、差動対１０１がゲート信号ＰＡＴ１に応じてスイッチングする。またプリドライバ１４２がディスエーブル状態となり、ゲート信号ＰＡＴ２、ＰＡＴ２ｘが、差動対１０２の第１トランジスタＭ２１、Ｍ２２がオフとなるレベル、すなわちローレベル（たとえば接地電圧Ｖｓｓ）に固定される。
【００３６】
期間Ｔ１の間、パターン信号ＰＡＴ、ＰＡＴｘに応じて、差動ドライバ回路１００は高速な差動出力ＯＵＴ、ＯＵＴｘを生成することができる。この理由は以下の通りである。
【００３７】
図４（ａ）、（ｂ）は、ＭＯＳＦＥＴの等価回路図およびドレイン−バックゲート間の寄生容量を示す図である。図４（ａ）に示すように、ＭＯＳＦＥＴのドレイン−バックゲート間には寄生容量Ｃｂｄが存在する。この寄生容量は、差動出力ＯＵＴ、ＯＵＴｘの伝搬経路にカップリングされるため、差動出力ＯＵＴ、ＯＵＴｘのビットレート（スルーレート）を低下させる。
【００３８】
図４（ｂ）に示すように寄生容量Ｃｄｂは、ゲート電圧Ｖｇに応じて変化し、ゲート電圧Ｖｇが低いほど小さくなる。実施の形態では、ディスエーブル状態のプリドライバ１４ｉが、対応する差動対１０ｉに対するゲート信号ＰＡＴｉ、ＰＡＴｉｘとして、トランジスタＭｉ１、Ｍｉ２がオフする程度に低い電圧を供給するため、差動対１０ｉの寄生容量を低減することができ、差動出力ＯＵＴ、ＯＵＴｘを高速にスイッチングさせることが可能となる。図２のプリドライバ１４ｉのように、ゲート信号ＰＡＴｉ、ＰＡＴｉｘとして、接地電圧Ｖｓｓを供給する場合、寄生容量Ｃｄｂは最小化されるため、高いスイッチング速度を実現できる。
【００３９】
時刻ｔ１以降（期間Ｔ２）、制御信号ＳＷ１およびＳＷ２が両方アサートされる。つまりプリドライバ１４１、１４２が両方ともイネーブル状態となり、差動対１０１、１０２それぞれがゲート信号ＰＡＴ１、ＰＡＴ１ｘならびにＰＡＴ２、ＰＡＴ２ｘに応じてスイッチングする。
【００４０】
期間Ｔ２の間、差動ドライバ回路１００は、期間Ｔ１に比べて、大振幅の差動出力ＯＵＴ、ＯＵＴｘを生成することができる。この理由は以下の通りである。
【００４１】
差動出力ＯＵＴ、ＯＵＴｘそれぞれの交流振幅ΔＶは、式（１ａ）、（１ｂ）から、
ΔＶ＝Ｒ×Ｉｔ
で与えられる。ここでＲは、第１抵抗Ｒ１および第２抵抗Ｒ２の抵抗値である。したがって、第１電流源１２が生成するテイル電流Ｉｔが、期間Ｔ１、Ｔ２において、変わらずに一定であれば、期間Ｔ１、Ｔ２における差動出力ＯＵＴ、ＯＵＴｘの交流振幅は一定のはずである。
【００４２】
しかしながら現実的には、以下の理由からテイル電流Ｉｔは一定ではない。なぜなら、第１電流源１２は、その両端間の電圧Ｖｍが十分に高いときには、定電流源として所定量のテイル電流Ｉｔを生成することができが、電圧Ｖｍが低下すると、所定量のテイル電流Ｉｔを生成できなくなるからである。
【００４３】
期間Ｔ２の間、差動対１０１、１０２はひとつの差動対（合成差動対と称する）を形成するとみなすことができる。合成差動対を構成するトランジスタのサイズは、個々の差動対を構成するトランジスタサイズの和であるから、期間Ｔ２の差動対のトランジスタサイズは期間Ｔ１に比べて大きくなる。
【００４４】
差動対のトランジスタサイズが大きければ、トランジスタのオン抵抗が低下するため、差動対の電圧降下Ｖｐは小さくなる。反対に差動対のトランジスタサイズが小さければ、トランジスタのオン抵抗が増大するため、差動対の電圧降下Ｖｐは大きくなる。
【００４５】
差動対の電圧降下Ｖｐと、第１電流源１２の両端間の電圧Ｖｍの間には以下の関係が成り立つ。
Ｖｍ＝ＶＨ−Ｒ×Ｉｔ−Ｖｐ
したがって、差動対の電圧降下Ｖｐが大きいほど、第１電流源１２の両端間電圧Ｖｍは小さくなり、第１電流源１２を構成するＭＯＳＦＥＴ（不図示）が飽和領域で動作するため、第１電流源１２が生成できる電流量は減少する。
【００４６】
近年の低電源電圧にともない、第１電圧源１６が生成する電圧ＶＨが低くなる傾向にある。そうすると、差動対のトランジスタサイズが小さい期間Ｔ１では、第１電流源１２の両端間電圧Ｖｍが十分に確保できず、テイル電流Ｉｔが減少し、差動出力ＯＵＴ、ＯＵＴｘの振幅が小さくなる。期間Ｔ２では、差動対のトランジスタサイズが相対的に大きいため、十分な両端間電圧Ｖｍが確保されるためテイル電流Ｉｔが増加し、差動出力ＯＵＴ、ＯＵＴｘの振幅を大きくとることが可能となる。
【００４７】
なお、期間Ｔ２においては、差動出力ＯＵＴ、ＯＵＴｘにカップリングされるトランジスタのサイズが期間Ｔ１に比べて大きくなるため、寄生容量Ｃｄｂが大きくなり、スルーレート（高速性）は低下する。
【００４８】
このように、図１の差動ドライバ回路１００によれば、制御信号ＳＷに応じて、高速小振幅の差動出力と、低速大振幅の差動出力を切りかえることができる。
言い換えれば、式（１ｂ）から明らかなように、差動ドライバ回路１００によれば、制御信号ＳＷに応じてローレベルに対応する電圧レベルＶＩＬを、多段階で変化させることができる。
【００４９】
図５は、図１の差動ドライバ回路の変形例を示す回路図である。図５の差動ドライバ回路１００ａは、図１の差動ドライバ回路１００の差動対１０の個数を、任意の整数ｎに増やしたものである。図５の差動ドライバ回路１００ａによれば、制御信号ＳＷ１〜ＳＷｎ応じて、差動出力ＯＵＴ、ＯＵＴｘの振幅および高速性を多段階で切りかえることができる。
【００５０】
差動対１０１〜１０ｎのトランジスタサイズには以下の態様がありえる。
【００５１】
図５の差動ドライバ回路１００ａにおいて、差動対１０１〜１０ｎのトランジスタサイズＳ１〜Ｓｎを書く。このとき、合成差動対のトランジスタサイズは、
Σｉ＝１：ｎ（ＳＷｉ）×Ｓｉ
で与えられる。各トランジスタサイズＳ１〜Ｓｎは個別に任意に決めてよいが、デジタル制御との親和性を考慮すると、以下のように定めることが望ましい。
【００５２】
すべてのトランジスタサイズＳ１〜Ｓｎを等しくしてもよい。
Ｓ１＝Ｓ２＝・・・＝Ｓｎ＝Ｓ
Ｓは単位サイズである。このとき合成差動対のサイズは、
Σｉ＝１：ｎ（ＳＷｉ）×Ｓ
で表される。ＳＷ１〜ＳＷｎはいわゆるサーモメータコードを利用できるが、１と０がランダムあるいは不連続で割り当てられた別のコードであってもよい。
【００５３】
差動対１０１〜１０ｎのトランジスタサイズをバイナリで重み付けしてもよい。つまり、単位サイズをＳと書くとき、各差動対１０ｉのサイズＳｉは、以下の式で与えられる。
Ｓｉ＝Ｓ×２（ｉ−１）
このとき合成差動対のサイズは、
Σｉ＝１：ｎ（Ｓｉ×ＳＷｉ）＝Σｉ＝１：ｎ（Ｓ×２（ｉ−１）×ＳＷｉ）
となる。
【００５４】
図６は、図５の差動ドライバ回路の変形例を示す回路図である。図６の差動ドライバ回路１００ｂにおいて、第１電流源１２は差動対１０１〜１０ｎごとに分割して設けられている。第１電流源１２１〜１２ｎはそれぞれ、対応する差動対１０１〜１０ｎに対して、テイル電流Ｉｔ１〜Ｉｔｎを供給する。
【００５５】
図６の差動ドライバ回路１００ｂにおいて、差動出力ＯＵＴ、ＯＵＴｘは以下で与えられる。
ＯＵＴ＝ＶＨ−Ｒ２・（１−ＰＡＴ）・Σｉ＝１：ｎ（ＳＷｉ・Ｉｔｉ）
ＯＵＴｘ＝ＶＨ−Ｒ１・ＰＡＴ・Σｉ＝１：ｎ（ＳＷｉ・Ｉｔｉ）
つまり、制御信号ＳＷ１〜ＳＷｎに応じて振幅（ローレベルＶＩＬ）を多段階で調節することができる。
【００５６】
また図６の差動ドライバ回路１００ｂは図５の差動ドライバ回路１００ａと比べて以下の利点を有する。
【００５７】
図６に図示するように、第１電流源１２１〜１２ｎは寄生容量を有しており、同様に図５の第１電流源１２も図示しない寄生容量を有している。これらの寄生容量は差動対１０の動作速度を低下させる。図５の構成では、イネーブル状態のプリドライバ１４（差動対１０）の個数にかかわらず、寄生容量が一定であるが、図６の構成では、イネーブル状態のプリドライバ１４の個数に応じて寄生容量が変化する。したがって、図６の差動ドライバ回路１００ｂによれば、図５の差動ドライバ回路１００ａよりも高速動作が実現できる。
【００５８】
（第２の実施の形態）
第１の実施の形態では、差動出力ＯＵＴ、ＯＵＴｘとして、相補的なハイレベルとローレベルの２値をとるドライバを説明した。第２の実施の形態では、３値の電圧レベルを発生可能な３値ドライバについて説明する。
【００５９】
はじめに３値ドライバの機能について説明する。図７（ａ）、（ｂ）は、３値の差動ドライバ回路２００のシンボルおよびその動作波形図である。差動ドライバ回路２００は、パターン信号ＰＡＴおよびモードセレクト信号（以下、ドライバイネーブル信号という）ＤＲＥを受ける。差動ドライバ回路２００は、ドライバイネーブル信号ＤＲＥがアサート（ハイレベル）されるとき、パターン信号ＰＡＴに応じて、ハイレベルＶＩＨ、ローレベルＶＩＬをとる非反転出力ＯＵＴ（反転出力ＯＵＴｘ）を生成する。
【００６０】
また差動ドライバ回路２００の非反転出力ＯＵＴは、ドライバイネーブル信号ＤＲＥがネゲート（ローレベル）されるとき、パターン信号ＰＡＴとは無関係に固定された第３レベルＶＴＴをとる。このとき３値の差動ドライバ回路２００の反転出力ＯＵＴｘも、パターン信号ＰＡＴとは無関係に固定された第３レベルＶＴＴｘをとる。
【００６１】
図８は、第２の実施の形態に係る３値の差動ドライバ回路２００の構成を示す回路図である。この３値ドライバ回路２００は、３つの電圧レベルＶＩＨ、ＶＩＬ、ＶＴＴを調節することが可能である。
【００６２】
差動ドライバ回路２００は、図６の差動ドライバ回路１００ｂに加えて、プリドライバ制御部２０２、差動対２１０、電流源２１２、プリドライバ２１４を備える。差動対２１０、電流源２１２、プリドライバ２１４は、差動ドライバ回路１００ｂとは独立して設けられているが、それらの構成および動作は、差動対１０、第１電流源１２、プリドライバ１４と同じである。
【００６３】
差動ドライバ回路２００には、パターンデータＰＡＴ、ドライバイネーブル信号ＤＲＥ、第１制御データＤｎｕｍ１〜Ｄｎｕｍ３、第２制御データＤＩ１〜ＤＩ５、制御信号ＳＷｄｒｅが与えられる。そこで各信号について説明する。
【００６４】
１．  パターンデータＰＡＴ
パターンデータＰＡＴは、差動ドライバ回路２００が差動出力ＯＵＴ、ＯＵＴｘとして伝送すべきデータである。ＰＡＴ＝１のときＯＵＴ＝ＶＩＨ、ＯＵＴｘ＝ＶＩＬ、ＰＡＴ＝０のときＯＵＴ＝ＶＩＬ、ＯＵＴｘ＝ＶＩＨとなる。
【００６５】
２．  ドライバイネーブル信号ＤＲＥ
第１モードと第２モードを切りかえるための信号である。
（Ａ）  ＤＲＥ＝０  第１モード（終端ドライバモード）
第１モードにおいて差動ドライバ回路２００は、パターン信号ＰＡＴのレベルとは無関係に、非反転出力ＯＵＴを第３レベルＶＴＴに、反転出力ＯＵＴｘを第３レベルＶＴＴｘに固定する。以下では、非反転出力のみに着目して説明をする。
【００６６】
（Ｂ）  ＤＲＥ＝１  第２モード（パターンドライバモード）
第２モードにおいて差動ドライバ回路２００は、パターン信号ＰＡＴのレベルに応じて、２つの電圧レベルＶＩＨ、ＶＩＬ間で変動する差動信号ＯＵＴ、ＯＵＴｘを発生する。つまり第２モードの動作は、第１の実施の形態と同様である。
【００６７】
３．  第１制御データＤｎｕｍ１〜Ｄｎｕｍ３
第１制御データＤｎｕｍ１〜Ｄｎｕｍ３は、イネーブル状態とすべきプリドライバ１４１〜１４３の個数＃ＤＲを指定する。
Ｄｎｕｍ１＝１のとき＃ＤＲ＝１であり、プリドライバ１４１がイネーブル状態となる。
Ｄｎｕｍ２＝１のとき＃ＤＲ＝２であり、プリドライバ１４１、１４２がイネーブル状態となる。
Ｄｎｕｍ３＝１のとき＃ＤＲ＝３であり、プリドライバ１４１〜１４３がイネーブル状態となる。
なお、制御データＤｎｕｍ１〜Ｄｎｕｍ３のデータ形式は特に限定されない。＃ＤＲ＝１〜３の３つの状態を指定するには、制御データとして最低２ビットあれば足りる。
【００６８】
４．  第２制御データＤＩ１〜ＤＩ５
第２制御データＤＩ１〜ＤＩ５は、第２モードにおける電圧レベルＶＴＴを設定するためのデータである。
【００６９】
５．  制御信号ＳＷｄｒｅ
制御信号ＳＷｄｒｅは、２値ドライバと３値ドライバを切りかえるための信号である。ＳＷｄｒｅ＝０のときは、プリドライバ２１４がディスエーブル状態となり、差動対２１０のトランジスタＭＤ１、ＭＤ２がオフとなるため、図８の差動ドライバ回路２００は図６の差動ドライバ回路１００ｂと等価になる。ＳＷｄｒｅ＝１のときは、プリドライバ２１４がイネーブル状態となり、相補的なレベルをとるゲート信号ＤＲＥ１、ＤＲＥ１ｘが差動対２１０のトランジスタＭＤ１、ＭＤ２に与えられる。以下、ＳＷｄｒｅ＝１を前提として説明を進める。
【００７０】
なお本実施の形態では、プリドライバ２１４に対する制御信号ＳＷｄｒｅは外部から制御可能となっているが、これをプリドライバ制御部２０２により制御するように構成してもよい。この場合、差動対１０と差動対２１０の区別は無くなる。
【００７１】
続いて、差動ドライバ回路２００の動作を説明する。
図９（ａ）〜（ｃ）は、イネーブル状態のプリドライバ１４の個数＃ＤＲごとの、信号のレベルダイヤグラムである。図１０（ａ）、（ｂ）はそれぞれ、第１モード、第２モードにおいてプリドライバ制御部２０２が生成する信号のレベルを示すテーブルである。
【００７２】
図９（ａ）は＃ＤＲ＝１、同図（ｂ）は＃ＤＲ＝２、同図（ｃ）は＃ＤＲ＝３を示す。各レベルダイヤグラムにおいて、実線ＶＩＨは、ＰＡＴ＝１に対応する電圧レベルを、実線ＶＩＬはＰＡＴ＝０に対応する電圧レベルを表す。また破線ＶＩＬＤｒ１は、＃ＤＲ１＝１のときのローレベル電圧を、破線ＶＩＬＤｒ２は、＃ＤＲ１＝２のときのローレベル電圧を示す。
【００７３】
図９（ａ）〜（ｃ）に示すように、イネーブル状態のプリドライバ１４の個数が増えるに従い、出力ＯＵＴの振幅ΔＶは大きくなり、ローレベル電圧ＶＩＬは低下していく。このことは、第１の実施の形態で説明した通りである。
【００７４】
続いて、第２モードにおける終端電圧ＶＴＴの電圧レベルについて説明する。
図９（ａ）に示すように、１個のプリドライバ１４がイネーブル状態（＃ＤＲ＝１）のとき、終端電圧ＶＴＴは、不等式（Ｉ１）〜（Ｉ３）それぞれを満たす３つの電圧レベルＶＴＴ１〜ＶＴＴ３をとり得る。
ＶＴＴ１＞ＶＩＨ      …（Ｉ１）
ＶＩＨ＞ＶＴＴ２＞ＶＩＬ      …（Ｉ２）
ＶＩＬ＞ＶＴＴ３      （Ｉ３）
【００７５】
図９（ｂ）に示すように、２個のプリドライバ１４がイネーブル状態（＃ＤＲ＝２）のとき、終端電圧ＶＴＴは、不等式（Ｉ１）〜（Ｉ４）それぞれを満たす４つの電圧レベルＶＴＴ４〜ＶＴＴ７をとり得る。
ＶＴＴ４＞ＶＩＨ    …（Ｉ１）
ＶＩＨ＞ＶＴＴ５＞ＶＩＬＤｒ１    …（Ｉ２）
ＶＩＬＤｒ１＞ＶＴＴ６＞ＶＩＬ    …（Ｉ４）
ＶＩＬ＞ＶＴＴ７    …（Ｉ３）
【００７６】
図９（ｃ）に示すように、３個のプリドライバ１４がイネーブル状態（＃ＤＲ＝３）のとき、終端電圧ＶＴＴは、不等式（Ｉ１）〜（Ｉ５）それぞれを満たす５つの電圧レベルＶＴＴ８〜ＶＴＴ１２をとり得る。
ＶＴＴ８＞ＶＩＨ      …（Ｉ１）
ＶＩＨ＞ＶＴＴ９＞ＶＩＬＤｒ１    …（Ｉ２）
ＶＩＬＤｒ１＞ＶＴＴ１０＞ＶＩＬＤｒ２    …（Ｉ４）
ＶＩＬＤｒ２＞ＶＴＴ１１＞ＶＩＬ    …（Ｉ５）
ＶＩＬ＞ＶＴＴ１２    …（Ｉ３）
【００７７】
制御データＤＩ１〜ＤＩ５は、電圧レベルＶＴＴが満たすべき不等式を指示するデータと把握することができる。すなわち、ＤＩ１＝１のとき、不等式（Ｉ１）を満たすＶＴＴが生成される。ＤＩ２＝１のとき、不等式（Ｉ２）を満たすＶＴＴが生成される。以下同様である。
【００７８】
図１０（ａ）に着目する。出力ＯＵＴの電圧レベルＶＴＴは、図８の抵抗Ｒ２に流れる電流Ｉを用いて以下の式で与えられる。
ＶＴＴ＝ＶＨ−Ｒ２・Ｉ
Ｉ＝Σｉ＝１：ｎ（ＰＡＴｉｘ・Ｉｔｉ）＋ＤＲＥ１ｘ・ＩＤＲＥ
＝ＰＡＴ１ｘ・Ｉｔ１＋ＰＡＴ２ｘ・Ｉｔ２＋ＰＡＴ３ｘ・Ｉｔ３＋ＤＲＥ１ｘ・ＩＤＲＥ
【００７９】
つまり、１（ハイレベルＨ）となるＰＡＴｉｘ、ＤＲＥ１ｘの数が増加するにしたがって、ＶＴＴの電圧レベルは低下していく。
【００８０】
図１１は、図８のプリドライバ制御部２０２の構成例を示す回路図である。当業者であれば、図１０（ａ）、（ｂ）のテーブルを満たすその他のプリドライバ制御部２０２の構成を理解できる。
【００８１】
図８の差動ドライバ回路２００によれば、３つの電圧レベルＶＩＨ、ＶＩＬ、ＶＴＴを切りかえて生成することができる。さらに各電圧レベルを調節することができる。
【００８２】
図１２は、図８の差動ドライバ回路の変形例を示す回路図である。図１２の差動ドライバ回路２００ａは、図６の差動ドライバ回路１００ｂに代えて、図５の差動ドライバ回路１００ａを備えている。図１２の差動ドライバ回路２００ａによっても、図８の差動ドライバ回路２００と同様、３つの電圧レベルＶＩＨ、ＶＩＬ、ＶＴＴを切りかえて生成することができる。さらに各電圧レベルを調節することができる。
【００８３】
最後に、第１または第２の実施の形態に係る差動ドライバ回路のアプリケーションを説明する。図１３は、実施の形態に係る差動ドライバ回路を備える試験装置２の構成を示すブロック図である。
【００８４】
試験装置２は、主としてパターン発生器ＰＧ、タイミング発生器ＴＧ、波形整形器ＦＣ、ドライバＤＲ、タイミングコンパレータＴＣ、論理比較器ＤＣを備える。
【００８５】
パターン発生器ＰＧは、ＤＵＴ１に対して供給すべきテストパターンを規定するパターンデータＤＰを発生する。タイミング発生器ＴＧは、パターンデータＤＰにもとづいて、ＤＵＴ１に与えるべき信号Ｖｏｕｔのポジティブエッジおよびネガティブエッジのタイミングを設定するタイミング設定データＴＰを、所定の周期（以下、レート周期ＴＲＡＴＥと称する）ごとに生成する。
【００８６】
波形整形器ＦＣは、パターンデータＤＰおよびタイミング設定データＴＰを受け、それに応じたタイミングで値が変化する出力信号ＦＰを生成する。ドライバＤＲは、上述の実施の形態に係るドライバ回路１００、１００ａ、３００、４００であり、波形整形器ＦＣからの信号ＦＰに応じたレベルを有する電圧ＶｏｕｔをＤＵＴ１へと出力する。
【００８７】
タイミングコンパレータＴＣは、ＤＵＴ１から出力される信号Ｓ２を受け、所定のタイミングでその値をラッチする。論理比較器ＤＣは、テストサイクルごとのタイミングコンパレータＴＣの出力値を、それぞれに対応する期待値ＥＸＰとデジタル比較（Digital Compare）し、一致、不一致を示すパスフェイル信号ＰＡＳＳ／ＦＡＩＬを生成する。パスフェイル信号はフェイルメモリＦＭに格納される。
【００８８】
以上が試験装置２の構成例である。実施の形態に係る差動ドライバ回路１００や２００を、このような試験装置２に搭載することにより、ＤＵＴ１に対して供給する差動信号のレベルを、ＤＵＴ１の種類や試験項目に応じて、任意に調節することができる。
【００８９】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００９０】
１００…差動ドライバ回路、Ｐｏ１…第１出力端子、Ｐｏ２…第２出力端子、Ｒ１…第１抵抗、Ｒ２…第２抵抗、１０…差動対、１２…第１電流源、１４…プリドライバ、１６…第１電圧源、Ｐ１…第１端子、Ｐ２…第２端子、２０…第２電圧源、２２…アンプ、２４…スイッチ、２６…第２電流源、２８…スイッチ、Ｒ３…第３抵抗、Ｒ４…第４抵抗、Ｍ３…第３トランジスタ、Ｍ４…第４トランジスタ、２００…差動ドライバ回路、２０２…プリドライバ制御部、２１０…差動対、２１２…電流源、２１４…プリドライバ。
【産業上の利用可能性】
【００９１】
本発明は、試験装置に利用できる。
【図１】
2011045832.tif 000003
【図２】
2011045832.tif 000004
【図３】
2011045832.tif 000005
【図４】
2011045832.tif 000006
【図５】
2011045832.tif 000007
【図６】
2011045832.tif 000008
【図７】
2011045832.tif 000009
【図８】
2011045832.tif 000010
【図９】
2011045832.tif 000011
【図１０】
2011045832.tif 000012
【図１１】
2011045832.tif 000013
【図１２】
2011045832.tif 000014
【図１３】
2011045832.tif 000015
【国際調査報告】
2011045832.tif 000016
2011045832.tif 000017
2011045832.tif 000018
2011045832.tif 000019