(57)【要約】本発明による電子デバイスは、半導体材料から形成されかつ内部に活性領域（３８，４０，４２）が形成されている第１薄層（３６）と、導電性材料から形成された基板（４４）と、を具備していることを特徴としている。本発明による電子デバイスは、さらに、キャリア再結合領域（４６）を具備し、このキャリア再結合領域は、基板と第１薄層との間に配置されているとともに、基板と第１薄層との間におけるオーミックコンタクトを確保するよう作用する。
2005536041.tif 000002
【特許請求の範囲】
【請求項１】
電子デバイスであって、
活性領域（３８，４０，４２）と、
半導体材料から形成されかつ内部に前記活性領域が形成されている第１薄層（３６）と、
導電性材料から形成された基板（４４）と、
を具備しているようなデバイスにおいて、
さらに、キャリア再結合領域（４６）を具備し、
このキャリア再結合領域（４６）が、前記基板と前記第１薄層との間に配置され、
前記キャリア再結合領域（４６）が、前記基板と前記第１薄層との間における電気抵抗性コンタクトを確保するよう作用することを特徴とするデバイス。
【請求項２】
請求項１記載のデバイスにおいて、
前記キャリア再結合領域が、第２薄層（４６）であり、
この第２薄層（４６）が、導電性材料から形成され、
この第２薄層（４６）が、前記基板と前記第１薄層との間における導電性接着を確保するよう作用することを特徴とするデバイス。
【請求項３】
請求項１または２記載のデバイスにおいて、
前記第１薄層（３６）の両面を処理することによって、前記デバイスの前記活性領域が形成されていることを特徴とするデバイス。
【請求項４】
請求項１〜３のいずれか１項に記載のデバイスにおいて、
前記キャリア再結合領域（４６）を形成している材料が、金属であることを特徴とするデバイス。
【請求項５】
請求項１〜３のいずれか１項に記載のデバイスにおいて、
前記キャリア再結合領域（４６）を形成している材料が、半導体と金属との合金であることを特徴とするデバイス。
【請求項６】
請求項５記載のデバイスにおいて、
前記キャリア再結合領域（４６）を形成している前記合金が、前記基板を形成している材料に対しておよび前記第１薄層を形成している材料に対して安定なものであるように、選択されていることを特徴とするデバイス。
【請求項７】
請求項１〜６のいずれか１項に記載のデバイスにおいて、
前記基板（４４）を形成している材料が、特に、強くドーピングされたシリコンといったような、強くドーピングされた半導体であることを特徴とするデバイス。
【請求項８】
請求項７記載のデバイスにおいて、
前記キャリア再結合領域（４６）を形成している材料が、金属であり、
この金属が、前記電気抵抗性コンタクトの形成時に、前記基板を形成している前記強くドーピングされた前記半導体に対しておよび前記第１薄層を形成している前記半導体材料に対して安定な合金を形成するように、選択されていることを特徴とするデバイス。
【請求項９】
請求項１〜６のいずれか１項に記載のデバイスにおいて、
前記基板（４４）を形成している材料が、金属であることを特徴とするデバイス。
【請求項１０】
請求項９記載のデバイスにおいて、
前記キャリア再結合領域（４６）が、前記基板を形成している金属から形成され、
前記キャリア再結合領域（４６）が、前記基板の一部として形成されていることを特徴とするデバイス。
【請求項１１】
電子デバイスを製造するためのプロセスであって、
−標準的な半導体基板（５２）の前面上に、前記デバイスの活性領域（３８，４２）を形成し、
−前記基板の前記前面に対して、取扱い支持体（５４）を固定し、
−前記標準的半導体基板を、裏面側から薄肉化し、これにより、前記標準的半導体基板を薄層基板（３６）へと変換し、
−前記薄層基板の裏面上に、前記デバイスの他の領域（４０）を形成し、
−前記薄層基板の裏面と導電性基板の一方の面との一方または双方に、金属からなるあるいは金属と半導体との合金からなる薄層を成膜し、
−前記導電性基板と前記薄層基板との間において、金属からなるあるいは金属と半導体との合金からなる前記薄層を介して、導電性接着を形成し、
−前記取扱い支持体（５４）を除去する、
ことを特徴とするプロセス。
【請求項１２】
電子デバイスを製造するためのプロセスであって、
−標準的な半導体基板（５２）の裏面上に、前記デバイスの活性領域（３８，４２）を形成し、
−前記標準的半導体基板の前記裏面と導電性基板の一方の面との一方または双方に、金属からなるあるいは金属と半導体との合金からなる薄層を成膜し、
−前記導電性基板と前記標準的半導体基板との間において、前記薄層を介して、導電性接着を形成し、
−前記標準的半導体基板を、前面側から薄肉化し、これにより、前記標準的半導体基板を薄層基板（３６）へと変換し、
−前記薄層基板の前記前面上に、前記デバイスの他の領域（４０）を形成する、
ことを特徴とするプロセス。
【請求項１３】
請求項１１または１２記載のプロセスにおいて、
前記デバイスの電気的コンタクト（４８，５０）を、前記薄層基板上と、前記導電性基板上と、に形成することを特徴とするプロセス。
【請求項１４】
請求項１１〜１３のいずれか１項に記載のプロセスにおいて、
前記導電性基板（４４）を、強くドーピングされたシリコンといったような強くドーピングされた半導体と、金属といったような導体と、の中から選択された材料から形成することを特徴とするプロセス。
【請求項１５】
請求項１４記載のプロセスにおいて、
前記導電性基板（４４）を、強くドーピングされたシリコンといったような強くドーピングされた半導体と、金属といったような導体と、前記導電性接着の後のアニール後において前記導電性基板を形成している材料に対しておよび前記標準的半導体基板を形成している材料に対して安定な合金を形成するように選択された金属と半導体との合金と、の中から選択された材料から形成することを特徴とするプロセス。
【請求項１６】
請求項１４記載のプロセスにおいて、
前記導電性接着ステップを行う前に、この導電性接着ステップを促進させ得るよう、この導電性接着によって互いに接着することとなる２つの面の少なくとも一方の面を準備するという準備ステップを行うことを特徴とするプロセス。
【請求項１７】
請求項１１〜１６のいずれか１項に記載のプロセスにおいて、
前記導電性接着（４６）を、半田付けと、熱的押圧による接着と、分子接着と、の中から選択することを特徴とするプロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄層電子デバイスに関するものであり、特に、薄層電力デバイスに関するものであり、また、そのようなデバイスの製造プロセスに関するものである。
【０００２】
本発明は、特に、電気モータのための制御デバイスとして、また、電圧コンバータとして、適用される。
【０００３】
マイクロエレクトロニクス的電力デバイスとは、あるいは、マイクロエレクトロニクス的電力素子とは、半導体基板上に形成された構造である。これらは、通常、エネルギー変換部材を得るためのスイッチとして、使用される。
【０００４】
大部分のマイクロエレクトロニクス的電力素子は、鉛直方向の構造体である。このタイプの素子においては、電流は、このような素子が形成されている基板の前面と裏面との間にわたって循環する。
【０００５】
電力素子は、以下の２つの主要パラメータによって特徴づけられる。
−電圧抵抗値。この値は、素子が形成されている基板の厚さおよび抵抗値に依存する。
−電流規格値。この値は、素子の活性表面積に依存する。この表面積は、コスト的な理由のために、できる限り最小のものとされる。
【０００６】
電力素子は、導電タイプに応じて、以下の２つのカテゴリーに分類される。
−単極性導電素子というカテゴリー。この場合には、単一タイプのキャリアが、電流循環に寄与する。このカテゴリーには、例えば、ＭＯＳトランジスタが含まれる。
−両極性導電素子というカテゴリー。この場合には、両方のタイプのキャリアが、電気伝導に寄与する。このカテゴリーには、例えば、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ、Insulated Gate Bipolar Transistor）が含まれる。
【０００７】
電力素子の最適化に関する一見地においては、与えられた電圧規格および電流密度において、損失を低減化する。損失には、以下の４つのタイプが存在する。
−ＯＦＦからＯＮへの損失と称されるような、非導電状態から導電状態への移行に基づく損失。この損失の大部分は、考慮している素子の外部に位置した部材（回路）によってもたらされる。
−ＯＮ状態損失やＯＮ状態での静的損失と称されるような、導電状態に基づく損失。この損失の低減（固定された電流規格）に際しては、対象をなす素子が電流を通電している際に素子の端子のところにおける電圧降下を低減する必要がある。これに伴い、Ｒｏｎ（導電状態での抵抗値）として表されるような、ＯＮ時の抵抗値が減少する。
−ＯＮからＯＦＦへの損失と称されるような、導電状態から非導電状態への移行に基づく損失。
−ＯＦＦ状態損失やＯＦＦ状態での静的損失と称されるような、非導電状態に基づく損失。この損失は、他の損失と比較すれば、無視し得る程度のものである。
【０００８】
本発明においては、特にバイポーラ素子（例えば、ＩＧＢＴ）に関し、ＯＮ状態での静的損失と、ＯＮからＯＦＦへのスイッチング損失と、を低減することを行う。
【０００９】
上述したように、電力素子においてＯＮ状態損失を低減するには（固定された電流規格において）、電力素子の端子における電圧降下が、素子が通電状態にある時点で、低減されなければならない。これに伴い、この電力素子のＯＮ状態抵抗値（Ｒｏｎ）が低減することとなる。
【００１０】
このＲｏｎ抵抗値を低減するためには、４つの可能性がある。
−素子の基板の厚さを低減することができる。多くの場合に必要とされるものは、電圧許容値の１Ｖあたりにつき、０．１μｍという厚さである。すなわち、６０μｍという厚さの素子は、６００Ｖという電圧許容値を有している。現時点で、厚さの制限は、機械的性能という問題点に出くわす。基板ウェハが薄くなればなるほど、脆性が大きくなる。
−通電電流に対する活性表面積を増大させることができる。これは、コストの増大化を招く。活性領域の表面積を最大限に低減させることが想定される。
−基板の抵抗値を低減することができる。与えられた電圧許容値において、基板抵抗値に関し、最適値が存在する。
−素子の低ドーピング領域内において少数キャリアの注入量を増大させることができる。ＩＧＢＴ素子の場合、この観点において必要なことは、素子の裏面上に、強くドーピングしたｐ＋層を形成することである。しかしながら、このことは、ＯＮからＯＦＦへのスイッチング損失を劣化させる。したがって、ＯＮ状態での特性と、ＯＮからＯＦＦへのスイッチング特性と、の間において、妥協点を見出さなければならない。
【００１１】
ＯＮ状態の損失と、ＯＮからＯＦＦへのスイッチング損失と、を同時に低減させるためには、想定される解決手法は、以下のようである。
【００１２】
−電圧許容値によって必要とされる最小厚さにまで、基板の厚さを低減すること。
−ＯＮからＯＦＦへのスイッチング損失と、ＯＮ時の電圧降下と、の間の最適な妥協を選択することによって、裏面を通しての注入を最適化すること。
【００１３】
この妥協は、電力素子の適用対象をなす用途に応じて決定される。下限値は、裏面を通しての注入に関して選択される。このことは、素子の導電状態での特性すなわち素子のＯＮ特性を、劣化させることがない。単に、効率の悪いエミッタを形成するだけである。
【００１４】
本発明が、また、極薄ウェハ上における単一極性素子および両極性素子の製造に適用されることに、注意されたい。製造に際しては、ウェハの裏面上において、処理ステップ（例えば、リソグラフィー、エッチング、埋設）が必要とされる。
【背景技術】
【００１５】
『標準的な』バルク基板上に電力素子を形成することは、公知である。『標準的な』バルク基板は、初期的には、一様なものである。すなわち、基板上のすべての箇所において、ドーピング程度が同じである。
【００１６】
基板の厚さは、意図された電圧許容値に対して最適化されていない。例えば、６００Ｖタイプの素子の場合、電気的な観点からは、基板は、通常使用されているような２００μｍ以上というような厚さではなく、６０μｍという厚さを有していれば十分である。
【００１７】
ＯＮ状態での損失は、ＯＮからＯＦＦへのスイッチング損失にとってはマイナスではあるものの、高効率のエミッタを形成することによって低減することができる。また、この逆も成立する。
【００１８】
『標準的な』バルク基板を使用する場合には、ＯＮ状態での損失の低減と、ＯＮからＯＦＦへのスイッチング損失の低減と、の間において、妥協点が見出されなければならない。
【００１９】
また、この基板上の電力素子の製造プロセスの最後に、基板を薄肉化することが、公知である。これにより、極薄ウェハ上に、素子が得られる。
【００２０】
プロセスにおける初期ステップが、標準的ウェハに関して行われる。標準的ウェハの厚さは、３００μｍよりも大きく、そのため、このウェブは、裏面側から薄肉化される。達成すべき厚さは、直径が１５０ｍｍの基板の場合には、例えば７０μｍ以下である。その後、ステップ数を最小とするように配慮しつつ、裏面ステップが行われる。
【００２１】
裏面ドーピングを最適化するとともにアニール操作を行うことにより、効率が十分に大きなエミッタを得ることができる。これにより、Ｒｏｎを劣化させることがないとともに、ＯＮからＯＦＦへのスイッチング損失を十分に小さな値にまで低減することができる。
【００２２】
この観点においては、以下の文献を参照することができる。
−T. LASKA, M. MATSCHITSCH & W. SCHOLZ,“Ultra-thin wafers technology for a
new 600V-NPT-IGBT”, ISPSD'1997, 1997, pages 361 to 364
−T. LASKA, M. MUNZER, F. PFIRSCH, C. SCHAEFFER & T. SCHMIDT,“The Field Stop
IGBT (FS IGBT), a new power device concept with a great improvement potential”,
ISPSD'2000, May 2000, pages 355 to 358
【００２３】
プロセスの最終時点でウェハを薄肉化するというこの技術により、低効率のエミッタを有した薄いウェハを得ることができる。ｐ＋層は、低照射量でもってかつ低拡散でもって得られ、これにより、ＯＮ状態での静的損失と、ＯＮからＯＦＦへの動的損失と、を同時に低減する。
【００２４】
しかしながら、この技術の使用は、ウェハの頑丈さという観点から、制限される。つまり、ウェハが薄くなるほど、機械的性能が劣化する。
【００２５】
したがって、この技術の使用者は、約１５ｃｍという直径（６インチ直径）のウェハに関しては、７０μｍという厚さに制限している。この７０μｍという厚さを維持しつつ、約２０ｃｍという直径のウェハ（８インチ直径のウェハ）に移行することはできない。
【００２６】
加えて、電力素子の『電気的厚さ』（すなわち、電気的に活性な厚さ）を低減させるために、この素子を、エピタキシャル成長させた基板上に形成することが、公知である。
【００２７】
この場合、強くドーピングされた半導体基板上に、薄い厚さの高抵抗層が成膜される。電力素子は、基板のうちの、この高抵抗の面上に、形成される。
【００２８】
この技術においては、電流通電時における電圧降下を低減することができる。これにより、ＯＮ状態での損失を低減することができる。それは、抵抗層が、薄い厚さのものであるからである（必要とされる電圧許容値に対して最適化されている）。
【００２９】
しかしながら、この技術は、ＯＮからＯＦＦへのスイッチング損失を低減することはできない。なぜなら、裏面側のエミッタが、ｐ＋の『ソール』を形成していて、厚さが非常に厚いとともに、ドーピング度合いが大きいからである。このため、ほとんどドーピングされていない領域内へと少数キャリアが多く注入され、ＯＮからＯＦＦへのスイッチング時間が長くなって、このため、損失が大きくなる。
【００３０】
この裏面注入を低減するには、基板の製造時に、ｎ領域を、ｐ＋領域の直上位置に挿入することができる。これにより、ｐ＋／ｎ接合が得られ、ｐ＋／ｎ−接合と比較して、ｎ−領域内へと注入される少数キャリアの数が減少する。
【００３１】
この技術が、標準的なウェハ上にまたは薄いウェハ上に素子を製造する際には、あまり使用されないことに、注意されたい。
【００３２】
したがって、エピタキシャル基板を使用した技術は、ＯＮ状態での損失を低減し得るものの、ＯＮからＯＦＦへのスイッチング損失を比較的大きなものとしてしまう。
【００３３】
上記従来技術が、図１〜図３に概略的に図示されている。
【００３４】
『標準的な』バルク半導体基板を使用した技術は、図１において非常に概略的に図示されている。図１においては、基板（２）が使用されており、この基板（２）に、鉛直方向構造を有した電力素子（４）が形成されている。この素子は、基板内に埋設された領域を備えている。
【００３５】
例えば、基板（２）をｎタイプの基板と仮定すれば、ｐタイプの領域（６）が、基板（２）の前面上に埋設される。ｎ＋タイプの複数の領域（８）が、この領域（６）内に埋設され、薄い厚さを有したｐタイプの他の領域（１０）が、基板の裏面上において埋設される。
【００３６】
図１においては、符号（１２）は、領域（６，８）に関連した電気的コンタクトを示しており、符号（１４）は、領域（１０）に関連した電気的コンタクトを示している。
【００３７】
電力素子の製造プロセスの最後の時点で半導体基板を薄肉化するという技術は、図２において非常に概略的に図示されている。図２においては、基板（１６）が使用されており、図１に関連して上述したのと同じ構造の電力素子（４）が形成されている。しかしながら、この素子は、基板（１６）内に埋設されている。
【００３８】
エピタキシャル成長させた半導体基板を使用した技術は、図３において非常に概略的に図示されている。図３においては、半導体基板（１８）が使用されている。半導体基板（１８）は、例えばｐ＋タイプのものとされ、非常に小さな抵抗値を有しているとともに、前面上に、ｎタイプの領域（２０）を有している。
【００３９】
この領域（２０）上においては、薄い厚さを有しているとともにｎ−タイプのものとされた半導体領域（２２）が、エピタキシャル成長によって形成されている。エピタキシャル成長基板上において前面上において領域（２２）に形成された電力素子（２４）は、ｐタイプの埋設領域（２６）と、この領域（２６）内に埋設されたｎ＋タイプの複数の領域（２８）と、を備えている。
【００４０】
図３においては、符号（３０）は、領域（２６，２８）に関連した電気的コンタクトを示しており、符号（３２）は、基板（１８）の裏面上に形成された電気的コンタクトを示している。
【非特許文献１】T. LASKA, M. MATSCHITSCH & W. SCHOLZ,“Ultra-thin waferstechnology for a new 600V-NPT-IGBT”, ISPSD'1997, 1997, pages 361 to 364
【非特許文献２】T. LASKA, M. MUNZER, F. PFIRSCH, C. SCHAEFFER & T. SCHMIDT,“The Field Stop IGBT (FS IGBT), a new power device concept with a greatimprovement potential”, ISPSD'2000, May 2000, pages 355 to 358
【発明の開示】
【課題を解決するための手段】
【００４１】
本発明の目的は、上記３つの公知技術に関連した上記欠点を克服することである。
【００４２】
まず最初に、本発明の主題は、電子デバイスであって、活性領域と、半導体材料から形成されかつ内部に活性領域が形成されている第１薄層と、導電性材料から形成された基板と、を具備しているようなデバイスにおいて、さらに、キャリア再結合領域を具備し、このキャリア再結合領域が、基板と第１薄層との間に配置され、キャリア再結合領域が、基板と第１薄層との間における電気抵抗性コンタクトを確保するよう作用することを特徴としている。
【００４３】
本発明によるデバイスの１つの好ましい実施形態においては、キャリア再結合領域が、第２薄層であり、この第２薄層が、導電性材料から形成され、この第２薄層が、基板と第１薄層との間における導電性接着を確保するよう作用する。
【００４４】
本発明によるデバイスのある特別の実施形態においては、第１薄層の両面を処理することによって、デバイスの活性領域が形成される。
【００４５】
キャリア再結合領域を形成している材料は、金属とすることができる。
【００４６】
一変形例においては、キャリア再結合領域を形成している材料は、半導体と金属との合金とされる。
【００４７】
キャリア再結合領域を形成している合金は、好ましくは、基板を形成している材料に対しておよび第１薄層を形成している材料に対して安定なものであるように、選択される。
【００４８】
基板を形成している材料は、特に、強くドーピングされたシリコンといったような、強くドーピングされた半導体とすることができる。
【００４９】
この場合、キャリア再結合領域を形成している材料は、金属から形成することができ、この金属は、電気抵抗性コンタクトの形成時に、基板を形成している強くドーピングされた半導体に対しておよび第１薄層を形成している半導体材料に対して安定な合金を形成するように、選択される。
【００５０】
一変形例においては、基板を形成している材料は、金属とされる。
【００５１】
この場合、キャリア再結合領域は、基板を形成している金属から形成することができ、キャリア再結合領域は、基板の一部として形成することができる。
【００５２】
本発明は、また、電子デバイスを製造するためのプロセスに関するものであり、このプロセスにおいては、
−標準的な半導体基板の前面上に、デバイスの活性領域を形成し、
−基板の前面に対して、取扱い支持体を固定し、
−標準的半導体基板を、裏面側から薄肉化し、これにより、標準的半導体基板を薄層基板へと変換し、
−薄層基板の裏面上に、デバイスの他の領域を形成し、
−薄層基板の裏面と導電性基板の一方の面との一方または双方に、金属からなるあるいは金属と半導体との合金からなる薄層を成膜し、
−導電性基板と薄層基板との間において、金属からなるあるいは金属と半導体との合金からなる薄層を介して、導電性接着を形成し、
−取扱い支持体を除去する、
ことを特徴としている。
【００５３】
加えて、本発明は、電子デバイスを製造するためのプロセスに関するものであって、このプロセスにおいては、
−標準的な半導体基板の裏面上に、デバイスの活性領域を形成し、
−標準的半導体基板の裏面と導電性基板の一方の面との一方または双方に、金属からなるあるいは金属と半導体との合金からなる薄層を成膜し、
−導電性基板と標準的半導体基板との間において、薄層を介して、導電性接着を形成し、
−標準的半導体基板を、前面側から薄肉化し、これにより、標準的半導体基板を薄層基板へと変換し、
−薄層基板の前面上に、デバイスの他の領域を形成する、
ことを特徴としている。
【００５４】
また、デバイスの電気的コンタクトを、薄層基板上と、導電性基板上と、に形成することができる。
【００５５】
導電性基板は、強くドーピングされたシリコンといったような強くドーピングされた半導体と、金属といったような導体と、の中から選択された材料から形成することができる。
【００５６】
特に、導電性基板は、強くドーピングされたシリコンといったような強くドーピングされた半導体と、金属といったような導体と、導電性接着の後のアニール後において導電性基板を形成している材料に対しておよび標準的半導体基板を形成している材料に対して安定な合金を形成するように選択された金属と半導体との合金と、の中から選択された材料から形成することができる。
【００５７】
好ましくは、導電性接着ステップを行う前に、この導電性接着ステップを促進させ得るよう、この導電性接着によって互いに接着することとなる２つの面の少なくとも一方の面を準備するという準備ステップを行う。
【００５８】
また、好ましくは、導電性接着は、半田付けと、熱的押圧による接着と、分子接着と、の中から選択される。
【発明を実施するための最良の形態】
【００５９】
本発明は、添付図面を参照しつつ、本発明を何ら限定するものではなく単なる例示としての好ましい実施形態に関する以下の詳細な説明を読むことにより、明瞭となるであろう。
【００６０】
本発明によるプロセスにおいては、電子素子が、より詳細には電力素子が、半導体材料製の薄層に形成される。したがって、素子の厚さは、薄層の厚さに対して制限されている（２００μｍあるいはそれ以下、典型的には、５０μｍあるいはそれ以下）。
【００６１】
この層は、その後、電気伝導性接着によって、二重の機能を有した基板上に取り付けられる。この基板は、アセンブリの機械的耐性を確保するとともに、素子の機能に影響を及ぼすことなく、素子の裏面における電流コンタクトを確保する。
【００６２】
したがって、電気的厚さが薄く、すなわち、両面処理されていて典型的には５０μｍという厚さであるとともに、機械的厚さが標準的であるような、すなわち、直径が１００ｍｍという処理済み基板に関して機械的厚さが典型的には５００μｍという程度であるような、電力素子を製造するためのプロセスが提案される。
【００６３】
このプロセスにおいては、基板の機械的耐性が『標準的な』基板の機械的耐性と同じであり（上述した標準的ウェハの場合や上述したエピタキシャル成長ウェハの場合と同じ機械的剛性が得られる）、なおかつ、ＯＮ状態での損失を低減し得るとともに、ＯＮからＯＦＦへのスイッチング損失を同時に低減することができる（上述した公知技術のようにして、極薄ウェハ上に素子を形成した場合には、ＯＮ損失とＯＮからＯＦＦへの損失とが同じとなる）。
【００６４】
提案されたプロセスは、薄いウェハまたは薄い層または支持ウェハまたは支持基板の厚さに関しても、また、様々なウェハ（通常は、同じ直径を有している）の直径に関しても、寸法的な制限を受けない。
【００６５】
図４は、本発明によるデバイスの特別の実施形態を概略的に示す断面図である。このデバイスは、例えば、避雷器（３４）とされている。このデバイスは、薄い半導体ウェハ（３６）上に形成されている。
【００６６】
領域（３８）が、ウェハ（３６）の前面内に埋設され、領域（４０）が、ウェハ（３６）の裏面内に埋設されている。複数の領域（４２）が、領域（３８）内に埋設されている。領域（３８，４０）は、デバイスの活性領域である。
【００６７】
避雷器（３４）は、さらに、支持ウェハ（４４）を備えている。支持ウェハ（４４）は、ほとんど抵抗がないものであって、前面は、電気コンタクトまたは抵抗コンタクトとされ、薄いウェハ（３６）の裏面は、金属接合（４６）とされている。
【００６８】
加えて、電気コンタクト（４８）が、薄いウェハ（３６）の前面上に形成され、電気コンタクト（５０）が、支持ウェハ（４４）の裏面上に形成されている。
【００６９】
したがって、薄いウェハ（３６）は、電気的に活性なウェハであって、このウェハ上に、電力素子（３４）（避雷器）が形成されている。電力素子の電気的厚さ（典型的には、５０μｍあるいはそれ以下）は、薄いウェハ（３６）の厚さに対応したものであって、非常に薄いものである。
【００７０】
エピタキシャル成長ウェハ上に形成された素子とは違って、このウェハは、両面上に、処理済み領域（例えばリソグラフィーやエッチングによって処理された領域）を備えている（これに対し、エピタキシャル成長ウェハの場合には、特に前面といったような片面にしか、処理済み面を有していない）。
【００７１】
素子内に設けられているエミッタ（例えばｐ＋タイプのものといったような、領域（４０））は、照射量が小さくかつ拡散度合いが小さいことにより、小さな効率を有している（しかしながら、ｐ＋領域の製造前にｎ領域を挿入することもでき、これにより、エミッタの効率を悪くすることもできる）。
【００７２】
このエミッタは、このウェハの処理の最終時点において、なおかつ、支持ウェハ（４４）に対しての接着の前に、ウェハ（３６）の裏面上に形成することができる。
【００７３】
支持ウェハ（例えば、ほとんど抵抗がないようなＳｉウェハとされる）は、素子の機能に関して、一切活性的な部分を構成しない。支持ウェハは、コンタクト（５０）からすなわち裏面コンタクトから、薄いウェハ（３６）の裏面までの、電流の導通を確保するのみである。支持ウェハは、ＯＮ状態での損失を最小限にまで低減し得るよう、できる限り導電的なものでなければならない。
【００７４】
支持ウェハ（４４）は、必ずしもシリコンから形成される必要はない。支持ウェハは、他の半導体や、金属や、他の導電材料（例えば、導電性ポリマー）から形成することができる。
【００７５】
支持ウェハ（４４）は、上述したように、アセンブリの機械的剛性を確保する。
【００７６】
金属接着（４６）は、２つのウェハ（３６，４４）間における抵抗性電気コンタクトを確保する。このコンタクトの抵抗値は、ＯＮ状態での損失を低減し得るよう、できる限り小さなものでなければならない。
【００７７】
このような要求を満たすような抵抗性接着を得るには、ドーパントの表面濃度が、（活性ウェハ（すなわち、ウェハ（３６））の裏面上において、および、支持ウェハ（４４）が半導体材料から形成されている場合には、支持ウェハ（４４）の前面上において）十分に大きなものでなければならない。
【００７８】
最小濃度は、金属接着のために選択された金属のタイプに依存する。表面ドーピングが不十分である場合には、製造された素子に対して直列に、ショットキーダイオードが得られることとなる。これは、目的とするところではない。
【００７９】
この金属接着は、すべてのキャリアにとっての再結合領域である。例えば、支持ウェハ（４４）が強くドーピングされたｐ＋ウェハであり、かつ、エミッタがｐ＋層である場合には、金属層により、エピタキシャル成長ウェハの場合に起こるような状況を避けることができる。それは、キャリア再結合領域が形成されていて、このキャリア再結合領域が、２つのウェハ（３６，４４）間の半導体物理現象のための絶縁領域として作用するからである。
【００８０】
したがって、薄いウェハ上に形成されているとともに、低効率のエミッタを備えているような（および／または、低効率のエミッタが、例えばリソグラフィー操作といったような裏面上での技術ステップと前面を使用しての位置決め操作とを備えたプロセスによって形成されたような）、電力素子が得られる。
【００８１】
加えて、この電力素子の機械的剛性は、厚いウェハ上に素子が形成されている場合と、同じである。
【００８２】
これにより、ＯＮ状態での小さな損失と、ＯＮからＯＦＦへのスイッチング損失とが、『標準的』ウェハ上に素子を形成した場合と同等の機械的性能を有しつつ、得られる。
【００８３】
本発明に基づき、電気的に極薄のウェハと機械的に厚いウェハとの上において製造が行われるような、鉛直方向電力素子の製造の一例につき、以下、説明する。
【００８４】
製造プロセスの全体にわたって、薄いウェハを直接的に取り扱うことがないこと、および、『標準的』厚さを維持し得るよう、常に、ハンドル（例えば、図５Ｂにおける前面支持体（５４））が使用されることに、注意されたい。
【００８５】
１．出発材料は、標準的厚さ（厚さが厚い）の活性ウェハ（５２）である（図５Ａ）。この活性ウェハの前面上において、技術ステップが行われ、これにより、図４を参照して上述したような埋設領域（３８，４２）が形成される。
【００８６】
２．活性ウェハ（５２）の裏面上に位置合わせマークを付加的に移送した後に、ハンドルとして機能する支持ウェハ（５４）を、活性ウェハ（５２）の前面に対して接着させる（図５Ｂ）。
【００８７】
位置合わせマークは、例えば、特定の位置合わせパターンとすることができる（十字形、あるいは、見当合わせマーク）。あるいは、位置合わせマークは、それぞれ関連する高さ位置においてマスク高さを位置決めし得るような回折格子とすることができる。
【００８８】
位置合わせマークは、付加的には、支持ウェハ（５４）の前面に対して付与される。
【００８９】
その後、活性ウェハ（５２）の裏面を、所望の厚さにまで（例えば、６００Ｖという電圧許容値に対して、６０μｍ）、薄肉化する。このようにして、厚いウェハ（５２）を原料として、図４の薄い活性ウェハ（３６）を、得ることができる。
【００９０】
ウェハ（３６）と支持体（５４）との合計厚さが大きいことに、注意されたい。
【００９１】
３．薄い活性ウェハ（３６）の裏面の処理ステップ（領域（４０）の形成）を、行う。
【００９２】
位置合わせが必要とされた場合でも、支持体（５４）の前面上に位置合わせマークが存在していることにより、位置合わせを行うことができる。
【００９３】
導電性支持体（４４）（ほとんど抵抗を有していない支持ウェハ）を、金属界面（４６）を介して、薄いウェハ（３６）の裏面に対して接着する（図５Ｃ）。
【００９４】
４．その後、支持ウェハ（５４）を除去する（脱離や、除去や、他の方法による）。活性プレート（３６）の裏面の処理を完了させて、前面コンタクト（４８）と裏面コンタクト（５０）とを形成する。
【００９５】
上記プロセスの変形例においては、まず最初に、厚いウェハ（５２）の裏面を処理し、その後、この裏面を、金属接着（４６）を介して導電性支持体（４４）に対して接着し、その後、厚いウェハ（５２）を、前面側から薄肉化し、その後、薄いウェハの前面に領域（３８，４２）を形成することによってウェハ（３６）を得る。この場合には、支持ハンドルを使用する必要がない。
【００９６】
しかしながら、この場合には、厚いウェハ（５２）の裏面の処理に際し、前面の処理と比較して、より多くの熱量を使用した加熱を行う必要がある。このことは、裏面に対する可能性を制限する（特に、ドーパントプロファイル、および、導電性接着、に関して）。
【００９７】
上記プロセスを使用することにより、１００μｍという厚さの薄い基板上に、複数の素子を形成した。例えば、サージ電圧避雷器を形成した。
【００９８】
１．約１０ｃｍ直径（４インチ直径）かつ５５０μｍ厚さのＳｉウェハの前面に、ｐ領域とｎ＋領域とを形成した。これにより、活性ウェハを形成した。
【００９９】
２．この活性ウェハの前面上に、酸化シリコンからなる厚い層を成膜し、その後、この厚い層を平坦化し、前面に対して支持ハンドルを接着した。このハンドルの厚さは、５５０μｍであった。
【０１００】
その後、活性ウェハを、裏面側から、１００μｍという厚さにまで薄肉化した。この時点で、ハンドルと活性ウェハとからなるアセンブリの厚さは、６５０μｍであった。
【０１０１】
３．活性ウェハの裏面を処理した（光リソグラフィー、エッチング、ｐ＋打込、１０００℃超という温度でのアニール）。
【０１０２】
数十ｎｍという厚さのパラジウムを、活性ウェハの裏面上に形成した。抵抗値が数オームｃｍであり厚さが５５０μｍであるようなｎ＋にドーピングされたシリコンからなる支持ウェハ上に、同じ厚さの他の成膜を行った。
【０１０３】
表面をクリーニングし、接着すべき表面に接触させた後に、適切なアニーリングを行った。この時点で、処理済みウェハの厚さは、１２００μｍであった。
【０１０４】
ハンドルをなす上側ウェハを除去し、電気コンタクトのための開口を、形成した。その後、前面上においておよび裏面上において金属成膜を行った（金属の、成膜、リソグラフィー、エッチング、アニーリング）。
【０１０５】
このプロセスの最後の時点で、ウェハの厚さは、６５０μｍであった。
【０１０６】
このようにして形成された素子に関し、動特性の測定を行った。これにより、両面が処理された極薄ウェハ上に素子を形成したことに由来する利点が実証された。
【０１０７】
電圧避雷性能は、かなり良好なものであり、スイッチングエッジは、従来的に手法によって形成された素子と比較して、より大きなものである。なおかつ、標準的ウェハ上に形成された素子と比較して、静的損失が低減されている。
【０１０８】
半導体材料からなる２つのウェハの接着に関し、様々な金属シール技術が、公知である。
【０１０９】
半田付けを使用することができる。溶接方法においては、非鉄金属の再溶融によって２つの材料を組み立てる。
【０１１０】
半田付けによるシールには、『予成形体』と称されるような、約５０μｍ厚さの比較的厚い層を使用する。この場合、使用される可溶融性の合金は、ＳｎＰｂタイプのもの（融点Ｍｐ＝１８０℃）、あるいは、ＡｕＳｎタイプのもの（融点Ｍｐ＝２８０℃）、あるいは、ＡｕＳｉタイプのもの（融点Ｍｐ＝４６０℃）、である。
【０１１１】
半田付けによるシールは、また、数μｍという厚さの薄い層を使用することもできる。使用される可溶融性の金属は、ＡｕＳｎ（８０／２０）、あるいは、ＳｎＰｂ、あるいは、Ｎｉタイプのもの、とすることができる。
【０１１２】
熱的圧縮によるシールは、他の可能性である。この場合、例えばＴｉ層やＴａ層といったような金属層を使用する。
【０１１３】
このような技術は、小サイズの素子のハイブリッド化に関して、より多く使用される。大きなサイズの表面の接着に対する応用（半導体材料からなるウェハの場合）は、それでもなお、繊細な操作である。
【０１１４】
このようなアニール技術においては、厚さが数μｍといったような、あるいは、厚さが数十μｍとさえいったような、比較的厚い金属層が使用される。
【０１１５】
したがって、このような金属層の機械的耐性は、金属と半導体との間において熱膨張係数が大きく相違することのために、熱処理時には特に冷却時には、半導体ウェハ／金属合金／半導体ウェハが接着されたなるアセンブリの機械的耐性の場合と同様に、不確かである。
【０１１６】
この理由のために、分子接着による接着技術が好ましい。
【０１１７】
分子接着による接着とは、すなわち、『直接的ウェハ接着』とは、付着力すなわち外力を必要とすることなく、２つの表面を室温で互いに接着するプロセスのことである。
【０１１８】
このような接着は、シール対象をなす２つの表面が、十分に平滑かつ清浄であるとともに、１０〜１００ｎｍといったようなごく小さな距離しか離間されていないような場合に、起こる。その場合、２つの表面間の引力が、それら表面どうしを互いに接近させ得るに十分に大きなものとなる。接触点において開始された後に、接触は、自発的に進展していく。
【０１１９】
この技術は、半導体ウェハの大きな表面どうしを室温で接着させ得るという点において、他のシール手法とは相違している。このタイプの接着の成否は、接着欠陥や付着力という観点において、接触させる各表面のクリーニングに関するノウハウや熟練に、本質的に依存する。
【０１２０】
分子接着を使用することにより、２つの半導体ウェハを電気的に接続することができる。この場合、典型的には、接着対象をなす２つの表面の一方の表面上には、あるいは、双方の表面上には、適切な金属からなる厚さが１μｍ以下の薄い層が、コーティングされる。
【０１２１】
分子接着による金属結合は、多数の研究チームによって研究されており、様々な金属層どうしに関する本質的にシリコン上に成膜された様々な金属層どうしに関する接合能力の試験を可能としている。
【０１２２】
本発明によるプロセスにおいては、両面上において部分的に処理を受けたような数十μｍ厚さの薄い層が、接触表面どうしの間にわたっての良好な電気的連続性を可能とし得る接着によって、導電性支持体上に取り付けられる。
【０１２３】
この導電性接着の後に、得られた構造は、デバイスの最後の技術的製造ステップ（例えば、金属化）を受ける。
【０１２４】
したがって、分子接着による金属結合は、考慮しているデバイスの技術的製造ステップに適合しているように選択される。これら技術的製造ステップは、金属結合の前後に行われる。
【０１２５】
金属接着プロセスの際に使用される熱処理が、対象をなすデバイスの技術に適合しているように、特別の注意が払わなければならない。
【０１２６】
導電性接着を介してシリコン支持体と一体化された薄いフィルムまたはシリコンウェハといったような構造の例においては、好ましくは、金属接着の形成時にシリコンに対して安定な合金を形成し得るような金属または金属化合物が、選択される。以下の表I は、以下の文献からの抜粋である。
−M.A. Nicolet & S.S. Lau,“Silicides”, VLSI Handbook, Academic Press,
Chapter 24, pages 415 to 433, 1985
【０１２７】
【表１】
2005536041.tif 000003
【０１２８】
分子接着によってシリコンウェハに対して導電性結合を形成するために使用可能な様々な金属の例と、それら金属とシリコンとによって形成された合金（シリサイド）と、各シリサイドに関しての形成温度と、それぞれの抵抗値と、が与えられている。
【０１２９】
分子接着による、薄いシリコンウェハの導電性結合に関する様々な変形例を、使用することができる。
【０１３０】
元素（Ａ）（表I 参照）は、薄いウェハの裏面上に、および／または、導電性支持体の前面上に、成膜することができる。
【０１３１】
あるいはそれに代えて、Ａ−Ｓｉというシリサイドを、薄いウェハの裏面上に、および／または、導電性支持体の前面上に、成膜することができる。
【図面の簡単な説明】
【０１３２】
【図１】標準的なバルク基板上に電力デバイスを製造するという公知技術を非常に概略的に示す図である。
【図２】プロセスの最後に薄肉化した基板上に電力デバイスを製造するという公知技術を非常に概略的に示す図である。
【図３】エピタキシャル成長させた基板上に電力デバイスを製造するという公知技術を非常に概略的に示す図である。
【図４】本発明によるデバイスの特別の実施形態を示す断面図である。
【図５Ａ】本発明によるプロセスの特別の実施形態における各ステップを概略的に示す図である。
【図５Ｂ】本発明によるプロセスの特別の実施形態における各ステップを概略的に示す図である。
【図５Ｃ】本発明によるプロセスの特別の実施形態における各ステップを概略的に示す図である。
【図５Ｄ】本発明によるプロセスの特別の実施形態における各ステップを概略的に示す図である。
【符号の説明】
【０１３３】
３６  薄い半導体ウェハ（第１薄層）
３８  埋設領域（活性領域）
４０  埋設領域（活性領域）
４２  埋設領域（活性領域）
４４  支持ウェハ、導電性支持体（導電性材料から形成された基板）
４６  金属界面（第２薄層、キャリア再結合領域）
４８  電気的コンタクト
５０  電気的コンタクト
５４  支持ウェハ（取扱い支持体）
【図１】
2005536041.tif 000004
【図２】
2005536041.tif 000005
【図３】
2005536041.tif 000006
【図４】
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2005536041.tif 000008
2005536041.tif 000009
【国際調査報告】
2005536041.tif 000010
2005536041.tif 000011
2005536041.tif 000012
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