(57)【要約】  ＤＳＰとＳＤＲＡＭとの間のＤＶＤ＋ＲＷレコーダのデータバスのためには通常、多層配線板が必要とされる。データバスの配線基板レイアウトを単純にする目的で少なくとも第１の集積回路と第２の集積回路を接続する方法が提供され、これによれば周囲に第１の順序で物理的に配置された複数の第１の論理的なＩ／Ｏポートを有する第１の集積回路と、周囲に第２の順序で物理的に配置された複数の第２の論理的なＩ／Ｏポートを有する第２の集積回路とが設けられ、ここで第１のＩ／Ｏポート各々は第２のＩ／Ｏポートのうちの１つに接続されるものとする。第１および第２の論理的なＩ／Ｏポートは、接続ラインが互いにクロスし合わないよう第１および第２の物理的な順序とは無関係に接続される。
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【特許請求の範囲】
【請求項１】
複数の第１の論理的なＩ／Ｏポートを有する第１の集積回路と、複数の第２の論理的なＩ／Ｏポートを有する第２の集積回路が設けられている、少なくとも第１の集積回路と第２の集積回路を接続する方法において、
第１の論理的なＩ／Ｏポートと第２の論理的なＩ／Ｏポートとを、接続ラインを相互にクロスさせず前記第１の論理的なＩ／Ｏポートと前記第２の論理的なＩ／Ｏポートとの対応とは無関係に接続することを特徴とする方法。
【請求項２】
前記第１の集積回路はＳＤＲＡＭである、請求項１記載の方法。
【請求項３】
前記第１の論理的なＩ／ＯポートD0−D31を、物理的にD0−D7, D16−D23, D24−D31, D8−D15の順序で配置する、請求項１または２記載の方法。
【請求項４】
前記第２の集積回路はディジタル信号プロセッサである、請求項１から３のいずれか１項記載の方法。
【請求項５】
前記第２の論理的なＩ／ＯポートD0〜D31を物理的にD0〜D31の順序で配置する、請求項１から４のいずれか１項記載の方法。
【請求項６】
第１の集積回路の第１の論理的なＩ／Ｏポートに応じて複数の第１のＩ／Ｏピンを受け入れる第１の配線場所と、第２の集積回路の第２の論理的なＩ／Ｏポートに応じて複数の第２のＩ／Ｏピンを受け入れる第２の配線場所と、
前記第１のＩ／Ｏピン各々を前記第２のＩ／Ｏピンの１つに接続する接続手段が設けられている、
少なくとも第１の集積回路と第２の集積回路を接続する装置において、
前記接続手段は互いにクロスし合わない接続ラインを有しており、前記第１のＩ／Ｏピンは、前記の第１の論理的なＩ／Ｏポートと第２の論理的なＩ／Ｏポートとの対応とは無関係に第２のＩ／Ｏピンと接続可能であることを特徴とする装置。
【請求項７】
前記第１の集積回路はＳＤＲＡＭである、請求項６記載の装置。
【請求項８】
前記第１の論理的なＩ／ＯポートD0−D31は、D0−D7，D16−D23，D24−D31およびD8−D15の順序で配置されている、請求項６または７記載の装置。
【請求項９】
前記第２の集積回路はディジタル信号プロセッサである、請求項６〜８のいずれか１項記載の装置。
【請求項１０】
前記第２の論理的なＩ／ＯポートD0〜D31は物理的にD0〜D31の順序で配置されている、請求項６〜９のいずれか１項記載の装置。
【請求項１１】
少なくとも第１および第２の集積回路を支持するプリント回路基板において、
前記第１の集積回路は、各々１つの論理的なデータビットに対応し該第１の集積回路の周囲に沿って配置された第１のデータピンを有しており、これにより第１のデータビットリストが規定され、
前記第２の集積回路は、各々１つの論理的なデータビットに対応し該第２の集積回路の周囲に沿って配置された第２のデータピンを有しており、これにより第２のデータビットリストが規定され、該第２のデータビットリストは前記第１のデータビットリストとは異なる順序を有しており、
接続ラインによって第１のデータピン各々が第２のデータピンに接続され、該接続ラインは互いに距離をおいてプリント回路基板の平坦な表面上に設けられていることを特徴とするプリント回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１の集積回路と第２の集積回路を接続するための装置および方法に関する。この場合、第１の集積回路は、第１の順序で周囲に物理的に配置された複数の第１のＩ／Ｏポートを有しており、第２の集積回路は、第２の順序で周囲に配置された複数の第２のＩ／Ｏポートを有しており、ここで各第１のＩ／Ｏポート各々が第２のＩ／Ｏポートの１つと接続されることになる。たとえば本発明はＳＤＲＡＭ（シンクロナスDRAM）とＤＳＰ（Digital Signal Processor）とを相互に接続する方法に関する。
【０００２】
多くのＤＳＰソリューションの場合、ＤＳＰにより生成されたデータを格納するために標準ＳＤＲＡＭが必要とされる。このデータすなわち１つのフィールドは、要求に応じてＤＳＰにより読み戻されることになる。
【０００３】
しかしながら標準ＳＤＲＡＭはＰＣ産業用に設計されている。つまりたとえばMicronによるMT48LC2M32B2などＳＤＲＡＭのＩ／Ｏポートのピン接続は以下の順序になっている：DATA0−DATA7、DATA16−DATA23、DATA24−DATA31、DATA8−DATA15。
【０００４】
典型的には、ＤＶＤ＋ＲＷを制御するためのコントローラにはこのような標準ＳＤＲＡＭとＤＳＰが含まれている。ＤＳＰは通常、FaroudjaのFLI2200の事例のようにピン接続がDATA0−DATA31というシンプルなシーケンスをもつよう設計されている。
【０００５】
ＤＳＰとＳＤＲＡＭとの間でデータバスを確立するために、相互にクロスし合うデータラインを設けなければならない。そのためこのような事例において３２個よりも多くのビアが設けられているプリント配線基板（プリント回路基板 printed circuit board: PCB）の少なくとも２つの側が使用される。
【０００６】
図１には、このような配線の一例が示されている。ＳＤＲＡＭ MT48LC2M32B2のピンは、ピン１〜ピン８６まで反時計回りに物理的な順序を有している。同様にＤＳＰ FLI2200のピンは、物理的にはピン１〜ピン１７６まで反時計回りの順序で配置されている。ＤＳＰの場合、Ｉ／Ｏポートの論理的な順序（データビット）は基本的にデータピンの物理的な順序と一致している。しかしＳＤＲＡＭの場合にはＩ／Ｏポートの論理的な順序（たとえば最下位ビットＬＳＢから最上位ビットＭＳＢまでのデータビット）は、データピンの物理的な順序とは異なっている。この例によれば全部で３２個のＩ／Ｏポートから成る４つのブロックは、ＩＣデバイスの周囲に沿ってジグザグに配置されている。したがって配線基板上部においてクロスするのを避けるために、図の下向き方向に示されているピンをビアを介して配線基板の底部側へ導かなければならない。
【０００７】
このような配線によれば以下のようなＩ／Ｏポートの相互接続が可能となる。
【０００８】
【表１】
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【０００９】
上記の表では、Ｉ／ＯポートDATA0のためのピンをD0と呼ぶようにしている。
【００１０】
FLI2200とMT48LC2M32B2あるいはこれと同様のデバイスとの間のデータバスを確立する配線は比較的難しく、それゆえこれに対応する配線基板の製造にはコストがかかる。
【００１１】
したがって本発明の課題は、少なくとも第１の集積回路と第２の集積回路とをシンプルな形式で接続するための方法および装置を提供することにある。
【００１２】
本発明によればこの課題は、少なくとも第１の集積回路と第２の集積回路を接続する方法において、周辺に第１の順序で物理的に配置された複数の第１の論理的なＩ／Ｏポートを有する第１の集積回路と、周辺に第２の順序で物理的に配置された複数の第２の論理的なＩ／Ｏポートを有する第２の集積回路を設け、第１の論理的なＩ／Ｏポート各々は第２の論理的なＩ／Ｏポートと接続されるものとし、前記第１のＩ／Ｏポートを、接続ラインが互いにクロスし合わないよう第１および／または第２の物理的な順序とは無関係に前記第２のＩ／Ｏポートと接続することによって解決される。
【００１３】
さらに上記の課題は少なくとも１つの第１の集積回路と第２の集積回路を接続するための装置において、第１の論理的なＩ／Ｏポートに対応し第１の集積回路の周辺に第１の順序で物理的に配置された複数の第１のＩ／Ｏピンを受け入れる第１の配線場所と、第２の論理的なＩ／Ｏポートに対応し第２の集積回路の周辺に第２の順序で物理的に配置された複数の第２のＩ／Ｏピンを受け入れる第２の配線場所が設けられており、さらに第１のＩ／Ｏピン各々を第２のＩ／Ｏピンの１つと接続するための接続手段が設けられていて、この接続手段には互いにクロスし合わない接続ラインが含まれており、それによって第１のＩ／Ｏピンは第１および／または第２の物理的な順序とは無関係に第２のＩ／Ｏピンと接続可能であることによって解決される。
【００１４】
従属請求項には本発明による方法および装置の有利な実施形態が示されている。
【００１５】
本発明によればさらに、少なくとも第１および第２の集積回路を支持するプリント配線基板も提供される。これによれば第１の集積回路は、論理的なデータビット各々に対応しこの第１の集積回路の周辺に沿って配置された第１のデータピンを有しており、これにより第１のデータビットリストが規定され、第２の集積回路は、論理的なデータビット各々に対応しこの第２の集積回路の周辺に沿って配置された第２のデータピンを有しており、これにより第１のデータビットリストとは異なる順序をもつ第２のデータビットリストが規定される。さらに接続ラインによって第１のデータピンが第２のデータピンと接続され、これらの接続ラインは互いに距離をおいてプリント回路基板の平坦な表面上に設けられている。
【００１６】
本発明の利点は、ＳＤＲＡＭとＤＳＰとの間のデータバスをそれらのデータライン間でクロスすることなく確立できることである。
【００１７】
次に、図面を参照しながら本発明について詳しく説明する。
【００１８】
図１は、ＳＤＲＡＭとＤＳＰを接続するための従来技術のデータバスレイアウトを示す図である。
【００１９】
図２は、ＳＤＲＡＭとＤＳＰを接続するための本発明によるデータバスレイアウトを示す図である。
【００２０】
以下では本発明の有利な実施形態について説明する。
【００２１】
図２には、ＳＤＲＡＭ MIT48LC2M32B2とＤＳＰ FLI2200とを接続するための配線基板のレイアウトが示されている。双方の集積回路はその上部側で示されている。また、集積回路双方のピンコンフィギュレーションは図１を参照しながら説明したのと同じである。しかしながら図２によればデータラインは、集積回路双方の論理的なＩ／Ｏポートの配置とは独立した幾何学的な観点に従って単純に描かれている。それゆえここではすべてのデータライン間でクロスさせる必要がない。
【００２２】
MT48LC2M32B2のコンフィギュレーションが２ＭＥＧ×３２ｂｉｔであるならば、FLI2200からの３２ｂｉｔのデータすべてが同時にＳＤＲＡＭに書き込まれるし、それらのデータはやはり同時に読み出される。したがってＳＤＲＡＭのデータＩ／Ｏポートの書き込みポジションと読み出しポジションは同じである。そのためＳＤＲＡＭとＤＳＰとの間の相互接続を以下のようにすることができる。
【００２３】
【表２】
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【００２４】
つまりＤＳＰのいかなるデータラインもＳＤＲＡＭのいかなるデータＩ／Ｏと接続することができる。上記の表によれば書き込み期間中、FLI2200のD0はＳＤＲＡＭのD1に書き込まれるが、読み出し期間中はＳＤＲＡＭのD1がFLI2200へD0として読み出される。このためFLI2200はD0を「誤った」ポジションに書き込み、同じ「誤った」ポジションからD0を読み出す。結果としてFLI2200は「正しい」データを取得する。
【００２５】
上述の原理を図２に示したすべてのピンコンフィギュレーションに適用することができる。つまりたとえば、ＳＤＲＡＭの論理的なＩ／ＯポートD23がＤＳＰの論理的なＩ／ＯポートD29に接続される。
【００２６】
以上のことから、配線基板を通り抜けるビアならびに配線基板の底部側での配線が不要となり、シンプルなレイアウトが保証される。
【図面の簡単な説明】
【００２７】
【図１】ＳＤＲＡＭとＤＳＰを接続するための従来技術のデータバスレイアウトを示す図である。
【００２８】
【図２】ＳＤＲＡＭとＤＳＰを接続するための本発明によるデータバスレイアウトを示す図である。
【図１】
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【図２】
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【国際調査報告】
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