(57)【要約】少なくとも１つの入力端子および少なくとも１つの出力端子を有する高出力ドハティ増幅器回路であって、前記高出力ドハティ増幅器回路は、メイン増幅器段を構成する少なくとも１つのキャリヤトランジスタ（３０）と、ピーク増幅器段を構成する少なくとも１つのピークトランジスタ（３２）と、入力端子（２８）をキャリヤトランジスタ（３０）の入力（２９）に接続する第１の入力線（２７）と、入力端子（２８）をピークトランジスタ（３２）の入力（６３）に接続する第２の入力線（３１）と、出力端子（５６）をキャリヤトランジスタ（３０）の出力（４９）に接続する第１の出力線（３３）と、出力端子（５６）をピークトランジスタ（３２）の出力（７５）に接続する第２の出力線（３５）とを備える。高出力ドハティ増幅器回路パッケージであって、前記高出力ドハティ増幅器回路パッケージは、ドハティ増幅器回路の回路構成要素を支持する支持構造体（１０４）と、少なくとも１つの入力端子（１０２）および少なくとも１つの出力端子（９６）であり、それらの端子の両方が、支持構造体（１０４）上に支持された、前記少なくとも１つの入力端子（１０２）および少なくとも１つの出力端子（９６）と、メイン増幅器段を構成する少なくとも１つのキャリヤトランジスタ（９２）およびピーク増幅器段を構成する少なくとも１つのピークトランジスタ（９８）であり、それらのトランジスタの両方が、支持構造体（１０４）上に支持された、前記少なくとも１つのキャリヤトランジスタ（９２）および少なくとも１つのピークトランジスタ（９８）と、入力端子（１０２）をキャリヤトランジスタ（９２）の入力に接続する第１の入力回路網（１０６）と、入力端子（１０２）をピークトランジスタ（９８）の入力に接続する第２の入力回路網（１００、１１４、１１６）と、出力端子（９６）をキャリヤトランジスタ（９２）の出力に接続する第１の出力回路網（９４、１０８、１１０）と、出力端子（９６）をピークトランジスタ（９８）の出力に接続する第２の出力回路網（１１２）とを備え、前記入力回路網および前記出力回路網は、少なくとも１つのキャパシタンスおよび／または少なくとも１つのインダクタンスからなる直列回路および／または並列回路を備えた擬似伝送線である。
2005536922.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの入力端子および少なくとも１つの出力端子を有する高出力ドハティ増幅器回路であって、
メイン増幅器段を構成する少なくとも１つのキャリヤトランジスタと、
ピーク増幅器段を構成する少なくとも１つのピークトランジスタと、
入力端子をキャリヤトランジスタの入力に接続する第１の入力線と、
入力端子をピークトランジスタの入力に接続する第２の入力線と、
出力端子をキャリヤトランジスタの出力に接続する第１の出力線と、
出力端子をピークトランジスタの出力に接続する第２の出力線と、
を備えた、高出力ドハティ増幅器回路。
【請求項２】
第１の入力線が、インダクタを含む、請求項１に記載の高出力ドハティ増幅器回路。
【請求項３】
第２の入力線が、少なくとも１つのキャパシタンスおよび／または少なくとも１つのインダクタンスからなる直列回路および／または並列回路を備えた、請求項１に記載の高出力ドハティ増幅器回路。
【請求項４】
第２の入力線がインダクタを備えた、請求項３に記載の高出力ドハティ増幅器回路。
【請求項５】
第１の出力線が、少なくとも１つのキャパシタンスおよび／または少なくとも１つのインダクタンスからなる直列回路および／または並列回路を備えた、請求項１に記載の高出力ドハティ増幅器回路。
【請求項６】
第１の出力線がインダクタを備えた、請求項５に記載の高出力ドハティ増幅器回路。
【請求項７】
第２の出力線がインダクタを備えた、請求項１に記載の高出力ドハティ増幅器回路。
【請求項８】
キャリヤトランジスタとピークトランジスタとが、個々の相互コンダクタンスパラメータおよびしきい電圧値を有する、請求項１に記載の高出力ドハティ増幅器回路。
【請求項９】
キャリヤトランジスタ出力およびピークトランジスタ出力が、それぞれ、補償回路に接続された、請求項１に記載の高出力ドハティ増幅器回路。
【請求項１０】
インピーダンス変換回路が、入力端子／出力端子と入力線／出力線との間に接続された、請求項１に記載の高出力ドハティ増幅器回路。
【請求項１１】
キャリヤトランジスタおよびピークトランジスタが、トランジスタの増幅クラスパラメータを所望される通りに動的に制御する制御回路に接続された、請求項１に記載の高出力ドハティ増幅器回路。
【請求項１２】
高出力ドハティ増幅器回路パッケージであって、
ドハティ増幅器回路の回路構成要素を支持する支持構造体と、
少なくとも１つの入力端子および少なくとも１つの出力端子であり、それらの端子の両方が、支持構造体上に支持された、前記少なくとも１つの入力端子および少なくとも１つの出力端子と、
メイン増幅器段を構成する少なくとも１つのキャリヤトランジスタおよびピーク増幅器段を構成する少なくとも１つのピークトランジスタであり、それらのトランジスタの両方が、支持構造体上に支持された、前記少なくとも１つのキャリヤトランジスタおよび少なくとも１つのピークトランジスタと、
入力端子をキャリヤトランジスタの入力に接続する第１の入力線と、
入力端子をピークトランジスタの入力に接続する第２の入力線と、
出力端子をキャリヤトランジスタの出力に接続する第１の出力線と、
出力端子をピークトランジスタの出力に接続する第２の出力線と、
を備えた、高出力ドハティ増幅器回路パッケージ。
【請求項１３】
入力線および出力線が、少なくとも１つのキャパシタンスおよび／または少なくとも１つのインダクタンスからなる直列回路および／または並列回路を備えた擬似伝送線である、請求項１２に記載の高出力ドハティ増幅器回路パッケージ。
【請求項１４】
補償回路が、トランジスタの出力に接続された、請求項１２に記載の高出力ドハティ増幅器回路パッケージ。
【請求項１５】
補償回路が、少なくとも１つのインダクタンスおよび／または少なくとも１つのキャパシタンスからなる直列回路および／または並列回路を備えた、請求項１２に記載の高出力ドハティ増幅器回路パッケージ。
【請求項１６】
インダクタンスが、トランジスタと入力端子および出力端子との間にそれぞれ提供されたボンドワイヤによって構成された、請求項１２に記載の高出力ドハティ増幅器回路パッケージ。
【請求項１７】
入力線が、所定の長さを有する平行なボンドワイヤからなる、請求項１２に記載の高出力ドハティ増幅器回路パッケージ。
【請求項１８】
キャパシタンスが、第１の導電層、絶縁層、および、グラウンドに接続された第２の導電層によって実現された、請求項１２に記載の高出力ドハティ増幅器回路パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高出力ドハティ増幅器に関し、より詳細には、高出力ドハティ増幅器回路および高出力ドハティ増幅器回路パッケージに関する。
【背景技術】
【０００２】
いわゆるドハティ型増幅器が、昔から知られており、最初は、真空管増幅器として実施されていた。そのようなドハティ増幅器は、メイン増幅器段と、ピーク増幅器段と、ドハティ増幅器の様々な部品間に存在する（４分の１波長）伝送線とを有する。よく知られているドハティ増幅技術は、２つの異なるモード、すなわち、通常、キャリヤ増幅器のためのＡ級またはＡＢ級、および、ピーク増幅器のためのＢ級またはＣ級で動作する少なくとも２つの能動増幅デバイスと、インピーダンス変換および要求される位相シフトを提供する変換機構とを必要とする。
【０００３】
ドハティ増幅器の場合、変換および位相シフト機構は、デバイス出力インピーダンスに等しい特性インピーダンスを提供することがよく知られている。電力レベル＞５〜１０Ｗである半導体パワーデバイスの場合、要求されるこのインピーダンスは、０．５〜３オームの範囲にある。
【０００４】
マイクロストリップ線に関する設計の具体例および成果が、２００１年１２月に発行されたＭｉｃｒｏｗａｖｅ  ＪｏｕｒｎａｌにおけるＹｏｕｎｇｏｏ  Ｙａｎｇらによる「新しい負荷整合技術を用いたマイクロ波ドハティ増幅器の線形性および効率を得るための最適設計」（Ｏｐｔｉｍｕｍ  ｄｅｓｉｇｎ  ｆｏｒ  ｌｉｎｅａｒｉｔｙ  ａｎｄ  ｅｆｆｉｃｉｅｎｃｙ  ｏｆ  ａ  Ｍｉｃｒｏｗａｖｅ  Ｄｏｈｅｒｔｙ  Ａｍｐｌｉｆｉｅｒ  ｕｓｉｎｇ  ａ  ｎｅｗ  ｌｏａｄ  ｍａｔｃｈｉｎｇ  ｔｅｃｈｎｉｑｕｅ）という研究論文に記載されており、この研究論文は、小電力レベルおよび大電力レベルの両方において、キャリヤ増幅器およびピーク増幅器の最大負荷整合回路を備えたドハティ増幅器を開示しており、それを初めて実証している。回路設計においては、伝送線のいくつかの部分が、電力レベルに依存した負荷インピーダンスを提供するための負荷整合回路網に挿入される。線形性および効率を同時に改善するために、大信号高調波平衡シミュレーションを用いて、回路構成要素およびバイアス点が、設計され、かつ、最適化される。２つの１．４ＧＨｚのドハティ増幅器が、シリコンＬＤＭＯＳＦＥＴを用いて実施された。ドハティ増幅器−Ｉ（Ｂ級キャリヤ増幅器とバイアス同調されたＣ級ピーク増幅器との組み合わせ）のＲＦ特性が、単独のＢ級増幅器のＲＦ特性と比較された。ドハティ増幅器−ＩＩ（ＡＢ級キャリヤ増幅器とバイアス同調されたＣ級ピーク増幅器との組み合わせ）が、単独のＡＢ級増幅器と比較された。新しいドハティ増幅器は、より高い効率だけでなく、改善された線形性を示している。この研究論文は、トランジスタのためのドハティ技術によるマイクロストリップ線を実現することを説明している。
【０００５】
米国特許第６，３５９，５１３Ｂ１号は、偶数次高調波を除去するための差動入力を用いたＣＭＯＳのＦ級増幅器を記載しており、それによって、第２高調波に同調する回路が、必要でなくなる。これは、また、第２高調波周波数、および／または、同調回路のために選択された特定の部品定数の同調回路感度のために選択された特定の部品定数の変化に対する設計の感度を最小限に抑制する。３次高調波は、差動入力間の位相関係を制御することによって、減少させられる。増幅器のインピーダンスを出力電力レベルに応じて動的に制御することによって、さらなる効率が達成される。
【０００６】
米国特許第６，３５９，５１３Ｂ１号は、Ｆ級およびドハティ増幅技術を用いた高効率電力増幅器を示唆している。それの解決方法は、大体において、信号によって動作する増幅技術であり、「変調された信号の繰り返し周期の１／３に等しい幅を有するパルス」のような特定の条件に限定される。
【０００７】
その目的は、Ｆ級増幅器によって生成される３次高調波を減少させること、Ｆ級増幅器の効率を増加させること、ＣＭＯＳによる実施形態において、高調波を減少させかつ効率を増加させること、および、Ｆ級増幅器において、広い範囲の電力で効率を増加させることである。これらの目的は、偶数次高調波を除去しかつ第２高調波に同調する回路の使用を回避するための差動入力（１８０°）、第３高調波を減少させるための差動入力間の位相制御、第３高調波を除去するように構成された出力整合回路、２つの付加的なトランジスタを提供することによる低出力電力における動的負荷制御を提供することによって、達成される。
【０００８】
米国特許第６，３２９，８７７Ｂ１号は、入力信号から２つの分割信号を生成する同相パワースプリッターと、異なるモードで動作することのできる２つの増幅器とを含む電力増幅器を開示している。それらの分割信号は、伝送線を介して結合された２つの増幅器にそれぞれの入力として提供され、それによって、第１の増幅器が、それが生成することのできる最大電力に近づくと、第２の増幅器からの出力が、電力増幅器の出力に寄与し始め、第１の増幅器によって提供される電力を補充および修正し、それによって、入力電力の範囲を拡張し、電力増幅器は、その拡張された範囲で出力電力を供給する。
【０００９】
米国特許第６，３２９，８７７Ｂ１号は、電池増幅器のための増幅器構成を示唆しており、その目的は、電力増幅器が出力電力を供給する入力の範囲を拡張することであり、入力電力は、等しい電力でかつ同じ位相で、第１の増幅器と第２の増幅器とに分割され、第１の増幅器は、Ａ級増幅器であり、第１の増幅器は、出力整合回路網構造を有してもよく、伝送線は、５０オームのインピーダンスを有し、第１の増幅器から見たインピーダンスは、入力電力から動作し始める第２の増幅器とともに増大する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、高ピーク電力レベルのための高出力ドハティ増幅器回路、および、コンパクトな設計および柔軟性のあるドハティ増幅の概念を得るための高出力ドハティ増幅器回路パッケージを提供することである。
【課題を解決するための手段】
【００１１】
本発明の目的を達成するために、少なくとも１つの入力端子および少なくとも１つの出力端子を有する高出力ドハティ増幅器回路は、メイン増幅器段を構成する少なくとも１つのキャリヤトランジスタと、ピーク増幅器段を構成する少なくとも１つのピークトランジスタと、入力端子をキャリヤトランジスタの入力に接続する第１の入力線と、入力端子をピークトランジスタの入力に接続する第２の入力線と、出力端子をキャリヤトランジスタの出力に接続する第１の出力線と、出力端子をピークトランジスタの出力に接続する第２の出力線とを備える。
【００１２】
本発明は、４分の１波長線の要求される小さなＺｏ（０．５から５オームまでの範囲にある）と、マイクロストリップ線技術の限界との間に存在する問題を解決する。本発明は、マイクロストリップ線技術が包含する限界を除去する。それによって、必要とされる１０Ｗよりも大きな高出力の設計が、可能となる。さらに、本発明は、Ｗ−ＣＤＭＡ送信機のような最大６００Ｗのピーク電力レベルを備えた高出力送信機にきわめて適している。
【００１３】
本発明の好ましい実施形態によれば、第１の入力線は、インダクタを含む。
【００１４】
本発明の好ましい実施形態によれば、第２の入力線は、少なくとも１つのキャパシタンスおよび／または少なくとも１つのインダクタンスからなる直列回路および／または並列回路を備える。
【００１５】
本発明の好ましい実施形態によれば、第２の入力線は、インダクタを備える。
【００１６】
本発明の好ましい実施形態によれば、第１の出力線は、少なくとも１つのキャパシタンスおよび／または少なくとも１つのインダクタンスからなる直列回路および／または並列回路を備える。
【００１７】
本発明の好ましい実施形態によれば、第１の出力線は、インダクタを備える。
【００１８】
本発明の好ましい実施形態によれば、第２の出力線は、インダクタを備える。
【００１９】
本発明の好ましい実施形態によれば、入力回路網および出力回路網は、擬似伝送線である。本発明は、擬似伝送線を１オーム以下のきわめて小さなインピーダンス値ですらきわめてコンパクトに構成することができるという認識、さらには、一般的なトランジスタパッケージ内において擬似伝送線を容易に実施することができるという認識に基づくものである。一般的な技術は、きわめて小さなインピーダンス値における大きなＱ係数および完璧な再現性をこの擬似伝送線に提供することができる。さらなる利点は、低域通過フィルター構造を有する伝送線はメイン増幅器の出力において高調波をさらに除去することであり、増幅器のより良好な線形性を提供する。
【００２０】
本発明の好ましい実施形態によれば、トランジスタのそれぞれは、それ自身の増幅クラスで動作する。それぞれのトランジスタが、それ自身の増幅クラスで動作することによって、増幅器は、最適な効率で動作することができる。
【００２１】
本発明の好ましい実施形態によれば、キャリヤトランジスタとピークトランジスタとは、個々の相互コンダクタンスパラメータおよびしきい電圧値を有する。トランジスタの個々の相互コンダクタンスパラメータおよび個々のしきい電圧値は、増幅器のきわめて効率的な動作を可能にする。
【００２２】
本発明の好ましい実施形態によれば、キャリヤトランジスタ出力およびピークトランジスタ出力は、それぞれ、補償回路に接続される。補償回路は、トランジスタの寄生出力キャパシタンスの悪影響を除去する。これは、動作周波数帯域における増幅器の効率を改善することになる。
【００２３】
本発明の好ましい実施形態によれば、補償回路は、少なくとも１つのインダクタンスおよび／または少なくとも１つのキャパシタンスからなる直列回路および／または並列回路を備える。
【００２４】
本発明の好ましい実施形態によれば、キャリヤトランジスタとピークトランジスタとは、並列に接続される。
【００２５】
本発明の好ましい実施形態によれば、第１の入力線と第２の入力線とは、並列に接続される。
【００２６】
本発明の好ましい実施形態によれば、第１の出力線と第２の出力線とは、並列に接続される。
【００２７】
本発明の好ましい実施形態によれば、補償回路は、並列に接続される。
【００２８】
本発明の好ましい実施形態によれば、インピーダンス変換回路が、入力端子／出力端子と入力回路網／出力回路網との間に接続される。このインピーダンス変換回路は、端子の異なるインピーダンスを回路網に整合させ、また、逆に、回路網を端子の異なるインピーダンスに整合させる。
【００２９】
本発明の好ましい実施形態によれば、インピーダンス変換回路は、少なくとも１つのインダクタンスおよび／または少なくとも１つのキャパシタンスからなる並列回路および／または直列回路を備える。
【００３０】
本発明の好ましい実施形態によれば、キャリヤトランジスタおよびピークトランジスタは、トランジスタの増幅クラスパラメータを所望される通りに動的に制御する制御回路に接続される。この制御回路は、電力効率を改善し、あるいは、増幅器の効率と線形性との間の最適なトレードオフを維持する。
【００３１】
本発明の好ましい実施形態によれば、増幅器は、ディスクリートＲＦパワーパッケージ内に集積化される。これは、応用するためには軽量小型であることが重要な携帯電話において本発明を使用するのを可能にする。
【００３２】
本発明の目的を達成するために、高出力ドハティ増幅器回路パッケージが、開示され、その高出力ドハティ増幅器回路パッケージは、ドハティ増幅器回路の回路構成要素を支持する支持構造体と、少なくとも１つの入力端子および少なくとも１つの出力端子であり、それらの端子の両方が、支持構造体上に支持された、前記少なくとも１つの入力端子および少なくとも１つの出力端子と、メイン増幅器段を構成する少なくとも１つのキャリヤトランジスタおよびピーク増幅器段を構成する少なくとも１つのピークトランジスタであり、それらのトランジスタの両方が、支持構造体上に支持された、前記少なくとも１つのキャリヤトランジスタおよび少なくとも１つのピークトランジスタと、入力端子をキャリヤトランジスタの入力に接続する第１の入力回路網と、入力端子をピークトランジスタの入力に接続する第２の入力回路網と、出力端子をキャリヤトランジスタの出力に接続する第１の出力回路網と、出力端子をピークトランジスタの出力に接続する第２の出力回路網とを備え、入力回路網および出力回路網が、少なくとも１つのキャパシタンスおよび／または少なくとも１つのインダクタンスからなる直列回路および／または並列回路を備えた擬似伝送線である。本発明は、パワートランジスタダイに近接するＲＦパワートランジスタパッケージ内において擬似伝送線を実現する。これによって、１オーム以下でさえもある小さな特性インピーダンスを達成することができ、それによって、コンパクトな設計を可能にし、かつ、ドハティ技術をもっとも効率的に実施することを可能にする。
【００３３】
本発明の好ましい実施形態によれば、補償回路が、トランジスタの出力に接続される。補償回路は、本発明の効率および／または動作周波数帯域を改善する。
【００３４】
本発明の好ましい実施形態によれば、補償回路は、少なくとも１つのインダクタンスおよび／または少なくとも１つのキャパシタンスからなる直列回路および／または並列回路を備える。
【００３５】
本発明の好ましい実施形態によれば、インダクタンスは、トランジスタと入力端子および出力端子との間にそれぞれ提供されたボンドワイヤによって構成される。ボンドワイヤが、配線として、かつ、インダクタンスとして使用されることは、本発明の有益な特徴である。これは、コストとレイアウトにおける空間とを節減する。
【００３６】
本発明の好ましい実施形態によれば、入力回路網は、所定の長さを有する平行なボンドワイヤからなる。
【００３７】
本発明の好ましい実施形態によれば、キャパシタンスは、第１の導電層、絶縁層、および、グラウンドに接続された第２の導電層によって実現される。
【００３８】
本発明の好ましい実施形態によれば、トランジスタは、並列に接続される。要求される電力が一方のトランジスタだけでなく平行なトランジスタからも提供されることは、有益な特徴である。したがって、単一のトランジスタのそれぞれは、部分的に、全電力に寄与する。したがって、１つのトランジスタが、たとえ故障したとしても、わずかにより小さな電力値を備えた全電力が、提供される。
【００３９】
本発明の好ましい実施形態によれば、入力回路網は、並列に接続される。並列入力回路網は、入力された電力範囲が、入力回路網のいくつかの枝に分配されるという利点を有する。したがって、入力回路網のそれぞれの枝の操作することのできる入力電力は、減少する。
【００４０】
本発明の好ましい実施形態によれば、出力回路網は、並列に接続される。並列出力回路網の利点は、原理的には、並列入力回路網の利点に類似する。出力電力は、いくつかの枝に分配される。したがって、出力回路網のそれぞれの枝の操作することのできる出力電力は、減少する。
【００４１】
本発明の好ましい実施形態によれば、補償回路は、並列に接続される。
【００４２】
本発明を特徴づける新規性のあるこれらのまた様々なその他の利点および特徴は、この明細書に添付されかつその一部をなす特許請求の範囲に具体的に記載される。しかしながら、本発明、本発明の利点、および、本発明を使用することによって得られる目的をより明確に理解するために、明細書の一部を構成する図面および本発明の好ましい実施形態を説明する以下の記述を参照されたい。
【発明を実施するための最良の形態】
【００４３】
図１は、パワートランジスタダイに近接するＲＦパワートランジスタパッケージ内において実施される擬似伝送線の実施形態を示す。擬似伝送線は、０．３３ｎＨのインダクタンス値を有するインダクタンス４に接続された入力端子２を備える。インダクタンス４は、その他端を、０．３３ｎＨのインダクタンス値を有するインダクタンス６および８０ｐＦのキャパシタンス値を有するキャパシタンス１０に接続される。インダクタンス６は、その他端を出力端子８に接続される。キャパシタンス１０は、その他端をグラウンドに接続される。そのような擬似伝送線は、一般的には、１オーム以下でさえもあるきわめて小さな特性インピーダンスを達成することができ、それによって、コンパクトな設計を可能にする。この擬似伝送線は、理論的には、９００ＭＨｚの動作周波数帯域内において約９０°の位相シフトを提供するはずである。
【００４４】
図２は、擬似伝送線の別の実施形態を示す。この擬似伝送線は、７０ｐＦのキャパシタンス２０の一端および０．３６ｎＨのインダクタンス１６の一端に接続された入力端子１４を備える。キャパシタンス２０は、その他端をグラウンド２４に接続される。インダクタンス１６は、その他端を、出力端子１８に接続され、かつ、７０ｐＦのキャパシタンス２２の一端に接続される。キャパシタンス２２の他端は、グラウンド２６に接続される。この擬似伝送線は、９００ＭＨｚにおいて９０°の位相シフトを提供し、かつ、２オームの特性インピーダンスを有する。図１および図２に示される擬似伝送線は、一般的なパワートランジスタパッケージ内において容易に実施することができる。低域通過フィルター構造を有する擬似伝送線は、メイン増幅器の出力において、第２高調波２ｆｏの場合に約−１０ｄＢだけ高調波をさらに除去し、キャリヤ増幅器のより良好な線形性を提供する。一般的な技術が、きわめて小さいインピーダンス値におけるこれらの伝送線の大きなＱ係数および完璧な再現性を提供することができる。
【００４５】
擬似伝送線が、接続媒体としてディスクリートＲＦパワートランジスタ技術で使用されるＭＯＳキャパシタによって代表されるコンデンサおよび平行なゴールドボンドワイヤによって代表されるインダクタンスによって構成された解決方法は、一般的なマイクロストリップ線設計によるドハティ増幅器に存在する２つの問題を除去する。
【００４６】
４分の１波長線の０．５から５オームまでの範囲にある要求される小さなＺｏとマイクロストリップ線技術の限界との間に存在する矛盾が、除去される。換言すると、本発明は、普及したマイクロストリップ線技術が包含する限界を除去するものである。それによって、１０Ｗよりも大きい大電力設計をきわめてコンパクトに実現することが可能となる。
【００４７】
コンパクトな設計が最近の増幅器に要求されていることと、ドハティ概念に使用されるマイクロストリップ線の実現可能な寸法との間に存在するもう１つの矛盾が、除去され、マイクロストリップ線の寸法は、より大きな出力電力が要求されるにつれて、劇的に増大しており、それは、より小さい特性インピーダンスを有する９０°の伝送線変成器を必要とすることになる。
【００４８】
図３は、ＧＨｚによる周波数に依存するパラメータＳ１２をｄＢで示す。グラフは、Ｓ１２パラメータが１ＧＨｚまではほぼ一定であることを示している。１ＧＨｚを越えると、散乱パラメータＳ１２は、２ＧＨｚにおける約−１１ｄＢまで線形に下降する。
【００４９】
図４は、ＧＨｚによる周波数に依存する散乱パラメータＳ１２の位相を度（°）で示す。位相は、約−７１°の位相における０．８ＧＨｚから１ＧＨｚにおける約−９３°まで線形に下降する。
【００５０】
図５は、出力における負荷に対する擬似伝送線の入力インピーダンスを示す。図５は、擬似線出力に与えられる１．．．４オームの範囲にあるインピーダンスに対するトランジスタダイ出力から見たインピーダンスの実数部および虚数部を示す。実数部および虚数部のグラフは、０．８ＧＨｚの周波数において開始し、１．０ＧＨｚの周波数において終了する。１オームのインピーダンスの場合、実数部しか示されない。１オームのインピーダンスの実数部は、０．９１ＧＨｚまで上昇し、そして、グラフは、１ＧＨｚまで下降する。その他の入力インピーダンス値の実数部のグラフは、０．８ＧＨｚの周波数から１．０ＧＨｚの周波数まで線形に下降する。実数部が、大きければ大きいほど、益々、入力インピーダンスは、小さくなる。もっとも小さい実数部は、一般的には、１ＧＨｚにおける端部に存在する。虚数部は、１ＧＨｚの範囲にそれらの最小値を有する。３オームおよび４オームの入力インピーダンスの虚数部のグラフは、１ＧＨｚにおける端部まで線形に上昇する。２オームの入力インピーダンスの虚数部のグラフは、１ＧＨｚにおける端部まで下降する。
【００５１】
図６Ａは、本発明の回路図を示す。入力端子２８は、線２７を介して、トランジスタ３０のゲート端子２９に接続される。トランジスタ３０は、メイン増幅器を表現する。トランジスタ３０は、等価回路として示される。等価回路は、一端をゲート端子２９に接続されかつ他端をゲートソースキャパシタンス３８およびドレインゲートキャパシタンス３６に接続されたゲート抵抗３４を備える。ドレインゲートキャパシタンス３６は、その他端を電流源４０、抵抗４２、出力キャパシタンス４４、および、ドレイン端子４９に接続される。出力キャパシタンス４４は、その他端を抵抗４２の他端、電流源４０の他端、ゲートソースキャパシタンス３８の他端、および、ソース抵抗４６に接続される。ソース抵抗４６は、ソース端子４７に接続される。ソース端子４７は、グラウンド４８に接続される。ドレイン端子４９は、擬似伝送線である線３３を介して、出力端子５６に接続される。
【００５２】
入力端子２８は、線３１を介して、入力端子に接続される。トランジスタ３２は、ピーク増幅器である。トランジスタ３２の図示される等価回路は、トランジスタ３０の図示された等価回路と同一である。抵抗６４は、抵抗３４に等しい。キャパシタンス６８は、キャパシタンス３８と同一である。キャパシタンス６６は、キャパシタンス３６と同一である。電流源７０は、電流源４０と同一である。抵抗７２は、抵抗４２と同一である。キャパシタンス７４は、キャパシタンス４４と同一である。抵抗７６は、抵抗４６と同一である。トランジスタ３２のソース端子７７は、グラウンド７８に接続される。トランジスタ３２のドレイン端子７５は、擬似伝送線である線３５を介して、出力端子５６に接続される。
【００５３】
上述した実施形態においては、トランジスタ３０、３２の出力寄生容量は、ドハティ増幅器の出力において、図２に示される擬似線のような擬似伝送線として実施される。物理的には、擬似線のキャパシタンスは、ピークトランジスタ３２のダイ内において、および、メイントランジスタ３０のダイ内において実施される。
【００５４】
図６Ｂは、図６Ａに類似する本発明による回路図を示す。入力端子２８は、線２７を介して、トランジスタ３０のゲート端子２９に接続される。トランジスタ３０は、メイン増幅器を表現する。トランジスタ３０は、図６Ａの場合と同様に、等価回路として示される。ドレイン端子４９は、線３３を介して、出力端子５６に接続される。線３３は、擬似伝送線である。
【００５５】
伝送線３３は、トランジスタ３０の出力端子４９に接続されたインダクタンス５０を備える。インダクタンス５０の他端は、キャパシタンス５２およびインダクタンス５４に接続され、そのインダクタンス５４は、出力端子５６に接続される。キャパシタンス５２は、グラウンドに接続される。
【００５６】
入力端子２８は、線３１を介して、入力端子６３に接続される。線３１は、インダクタンス５８を含む。インダクタンス５８は、その他端をキャパシタンス６０およびインダクタンス６２に接続される。キャパシタンス６０は、その他端をグラウンドに接続される。インダクタンス６２は、その他端をトランジスタ３２のゲート端子６３に接続される。トランジスタ３２は、ピーク増幅器である。トランジスタ３２の等価回路は、トランジスタ３０の図示された等価回路と同一である。インダクタンス５８、インダクタンス６２、および、キャパシタンス６０は、擬似伝送線を構成する。トランジスタ３２のドレイン端子７５は、擬似伝送線である線３５を介して、出力端子５６に接続される。
【００５７】
上述した実施形態においては、伝送線の小さな特性インピーダンスおよび伝送線のより小さな寸法に関する限界が、除去され、かつ、適用周波数帯域、再現性、コンパクトな設計、および、ドハティ増幅器設計の柔軟性が、改善される。
【００５８】
図７は、図６と原理的に同一の回路を示す。したがって、図７においては、等しい部分には、等しい符号が、使用される。図７と図６との唯一の相違点は、トランジスタ３０のドレイン端子４９において、および、トランジスタ３２のドレイン端子７５において、補償回路が、付加されていることである。端子４９における補償回路は、インダクタンス８０およびキャパシタンス８２からなる直列回路を備える。インダクタンス８０は、ドレイン端子４９に接続される。インダクタンス８０は、その他端をキャパシタンス８２に接続される。キャパシタンス８２の他端は、グラウンドに接続される。補償回路は、トランジスタ３０の出力キャパシタンス４４を補償する。原理的に同じことが、トランジスタ３２の端子７５においてなされる。インダクタンス８４およびキャパシタンス８６を備えた補償回路は、出力キャパシタンス７４を補償する。補償回路は、インダクタンス８４の一端を端子７５に接続される。インダクタンス８４の他端は、キャパシタンス８６に接続される。キャパシタンス８６の他端は、グラウンドに接続される。さらにまた、補償回路は、９０°の擬似伝送線の一部分として収容されてもよい。
【００５９】
図８は、図６と原理的に同一の回路を示す。しかしながら、図８においては、インダクタンス８８が、入力端子２８と端子２９との間に接続され、インダクタンス９０が、端子７５と出力端子５６との間に接続される。インダクタンス８８および９０は、ボンドワイヤによって構成され、そして、入力回路網または出力回路網として使用される。入力回路網または出力回路網の目的は、入力端子および出力端子におけるトランジスタのインピーダンスを、接続されたその他の回路部品の端子におけるインピーダンスに整合させることである。図８の実際的な実施形態が、図１０に示される。
【００６０】
図９は、図７および図８において示されかつ説明された回路を組み合わせ回路を示す。本発明は、実現可能なもっとも小さな値が約１０オームであるマイクロストリップ線の実現可能な特性インピーダンスと、１オーム以下である要求される値との間に存在する矛盾を除去するものであり、その矛盾は、大電力レベルにおけるドハティ増幅技術にとっては重大な問題である。さらに、本発明は、ドハティ増幅器の能動的構成要素の出力における伝送線に要求される物理的寸法と、ＲＦ周波数帯域およびＭＷ周波数帯域において達成可能な伝送線の寸法との間に存在する矛盾を除去する。さらにまた、本発明は、１０Ｗよりも大きな出力電力を備えた高出力増幅器のためのドハティ増幅器に関する問題を小型化することによって解決するものである。さらに、本発明は、電力増幅器における一般的な技術を用いて、一般的なマイクロストリップ線技術によっては不可能な３００Ｗよりも大きいきわめて大きな電力レベルにおいてさえも、ドハティ技術を実施するための容易な方法を提供する。
【００６１】
図１０は、図８に示される回路の実施形態としての基本構造を示す。メイン増幅器トランジスタダイ９２は、複数のボンドワイヤ１０６によって、ドハティ増幅器の入力リード１０２に接続される。メイン増幅器トランジスタ９２は、複数の平行なボンドワイヤ１１０によって、出力擬似線のコンデンサ９４に接続される。コンデンサ９４は、複数の平行なボンドワイヤ１０８によって、ドハティ増幅器の出力リード９６に接続される。ピーク増幅器トランジスタ９８は、複数の平行なボンドワイヤ１１２によって、ドハティ増幅器の出力リード９６に接続される。ピーク増幅器トランジスタ９８は、複数の平行なボンドワイヤ１１４によって、入力擬似線のコンデンサ１００に接続される。コンデンサ１００は、複数の平行なボンドワイヤ１１６によって、ドハティ増幅器の入力リード１０２に接続される。回路は、支持層１０４上に実装される。
【００６２】
図１１は、図９に示される実施形態の構造を示す。メイン増幅器トランジスタダイ１１８は、複数の平行なボンドワイヤ１３４によって、ドハティ増幅器の入力リード１５４に接続される。メイン増幅器トランジスタダイ１１８は、複数の平行なボンドワイヤ１３６によって、補償回路１２０に接続される。メイン増幅器トランジスタダイ１１８の出力は、複数の平行なボンドワイヤ１４０によって、出力擬似線のコンデンサ１２２に接続される。出力擬似線のコンデンサ１２２は、複数の平行なボンドワイヤ１４２によって、ドハティ増幅器の出力リード１２４に接続される。補償回路１２６は、複数の平行なボンドワイヤ１４４を介して、ピーク増幅器トランジスタダイ１２８に接続される。
【００６３】
ピーク増幅器トランジスタダイ１２８は、複数の平行なボンドワイヤ１４６によって、出力リード１２４に接続される。ピーク増幅器１２８は、複数の平行なボンドワイヤ１４８によって、入力擬似線のコンデンサ１３０に接続される。コンデンサ１３０は、複数の平行なボンドワイヤ１５０によって、ドハティ増幅器の入力リード１５６に接続される。入力リード１５４および入力リード１５６は、ゼネラル入力リード１３２によって終結する。上述した回路全体が、基板１５２上に実装される。本発明は、一般的なディスクリートパワートランジスタパッケージ内において既存の一般的な技術を用いてパワートランジスタダイおよび補償回路とともに擬似伝送線を組み立てることによって達成され、それらは、きわめて大きな電力のドハティ増幅器のための効率的な、柔軟性のある、小型化することのできる解決方法を提供する。
【００６４】
図１２は、図６Ａに示される回路に対応する本発明の概略的な実施形態を示す。メイン増幅器トランジスタダイ２９２は、複数のボンドワイヤ３０６によって、ドハティ増幅器の入力リード３０２に接続される。メイン増幅器トランジスタ２９２は、複数の平行なボンドワイヤ３１０によって、ドハティ増幅器の出力リード２９６に接続される。ピーク増幅器トランジスタ２９８は、複数の平行なボンドワイヤ３１２によって、ドハティ増幅器の出力リード２９６に接続される。ピーク増幅器トランジスタ２９８は、複数の平行なボンドワイヤ３１４によって、入力擬似線のコンデンサ３００に接続される。コンデンサ３００は、複数の平行なボンドワイヤ３１６によって、ドハティ増幅器の入力リード３０２に接続される。回路は、支持層３０４上に実装される。
【００６５】
図１３は、図６Ｂに類似する本発明による回路図を示す。入力端子２８は、線２７を介して、トランジスタ３０のゲート端子２９に接続される。トランジスタ３０は、メイン増幅器を表現する。トランジスタ３０は、図６Ａの場合と同様に等価回路として示される。ドレイン端子４９は、インダクタンス４００を備えた線３３を介して、インピーダンス変換回路４０８に接続される。線３３は、トランジスタ３０の出力キャパシタンス４４を含む擬似伝送線である。
【００６６】
インピーダンス変換回路４０８は、線３３に接続されたインダクタンス４０２を備える。インダクタンス４０２の他端は、キャパシタンス４０６およびインダクタンス４０４に接続され、そのインダクタンス４０４は、出力端子５６に接続される。キャパシタンス４０６は、グラウンドに接続される。
【００６７】
入力端子２８は、線３１を介して、入力端子６３に接続される。線３１は、インダクタンス５８を含む。インダクタンス５８は、その他端をキャパシタンス６０およびインダクタンス６２に接続される。キャパシタンス６０は、その他端をグラウンドに接続される。インダクタンス６２は、その他端をトランジスタ３２のゲート端子６３に接続される。トランジスタ３２は、ピーク増幅器である。トランジスタ３２の等価回路は、トランジスタ３０の図示された等価回路と同一である。インダクタンス５８、インダクタンス６２、および、キャパシタンス６０は、擬似伝送線を構成する。トランジスタ３２のドレイン端子７５は、擬似伝送線である線３５を介して、線３３およびインピーダンス変換回路４０８のインダクタンス４０２に接続される。
【００６８】
図１４は、図１３に示される回路に対応する本発明の概略的な実施形態を示す。メイン増幅器トランジスタダイ５００は、複数のボンドワイヤ５０２によって、ドハティ増幅器の入力リード５０４に接続される。メイン増幅器トランジスタ５００は、複数の平行なボンドワイヤ５０６によって、接点バンク５０８に接続される。接点バンク５０８は、複数の平行なボンドワイヤ５１０によって、コンデンサ５１２に接続される。コンデンサ５１２は、複数の平行なボンドワイヤ５１４によって、出力リード５１６に接続される。ピーク増幅器トランジスタ５１８は、複数の平行なボンドワイヤ５２０によって、ドハティ増幅器の接点バンク５０８に接続される。ピーク増幅器トランジスタ５１８は、複数の平行なボンドワイヤ５２２によって、入力擬似線のコンデンサ５２４に接続される。コンデンサ５２４は、複数の平行なボンドワイヤ５２６によって、ドハティ増幅器の入力リード５０４に接続される。回路は、支持層５２８上に実装される。
【００６９】
この明細書によって網羅される本発明の新しい特徴および利点を上述した。しかしながら、この明細書は、多くの点において、ただ単にわかりやすく説明することを目的としていることを理解すべきである。本発明の範囲を逸脱することなく、細かな点において、とりわけ、部品の形状、寸法、および、配置に関して、変更をなすことができる。本発明の範囲は、当然ながら、添付の特許請求の範囲に記載された表現によって規定される。
【図面の簡単な説明】
【００７０】
【図１】簡潔な擬似伝送線の例を示す図である。
【図２】簡潔な擬似伝送線の例を示す図である。
【図３】周波数帯域におけるシミュレーションされたモジュールおよび位相のＳ１２を示す図である。
【図４】周波数帯域におけるシミュレーションされたモジュールおよび位相のＳ１２を示す図である。
【図５】出力における負荷対擬似伝送線の入力インピーダンスを示す図である。
【図６Ａ】ドハティ増幅器の実現可能な実施形態を示す図である。
【図６Ｂ】ドハティ増幅器の実現可能な実施形態を示す図である。
【図７】ドハティ増幅器の実現可能な実施形態を示す図である。
【図８】ドハティ増幅器の実現可能な実施形態を示す図である。
【図９】ドハティ増幅器の実現可能な実施形態を示す図である。
【図１０】図８の回路パッケージを示す図である。
【図１１】図９の回路パッケージを示す図である。
【図１２】図６Ａの回路パッケージを示す図である。
【図１３】ドハティ増幅器の実現可能な実施形態を示す図である。
【図１４】図１３の回路パッケージを示す図である。
【符号の説明】
【００７１】
２  入力端子
４、６、１０  インダクタンス
８  出力端子
１４  入力端子
１６  インダクタンス
１８  出力端子
２０、２２  キャパシタンス
２４、２６  グラウンド
２７  線
２８  入力端子
２９  ゲート端子
３０  トランジスタ
３４  ゲート抵抗
３６  ドレインゲートキャパシタンス
４０  電流源
４２  抵抗
４４  出力キャパシタンス
４６  ソース抵抗
５６  出力端子
６４  抵抗
６６  キャパシタンス
７０  電流源
８０  インダクタンス
８２  キャパシタンス
８４  インダクタンス
９２  メイン増幅器トランジスタダイ
９４  コンデンサ
９８  ピーク増幅器トランジスタ
１００  コンデンサ
１０２  入力リード
１０４  支持層
１０６、１０８、１１０、１１２、１１４、１１６  ボンドワイヤ
１１８  メイン増幅器トランジスタダイ
１２０  補償回路
１２４  出力リード
２９２  メイン増幅器トランジスタダイ
２９８  ピーク増幅器トランジスタ
３００  コンデンサ
４００、４０２、４０４  インダクタンス
４０４  インダクタンス
４０６  キャパシタンス
【図１】
2005536922.tif 000003
【図２】
2005536922.tif 000004
【図３】
2005536922.tif 000005
【図４】
2005536922.tif 000006
【図５】
2005536922.tif 000007
2005536922.tif 000008
2005536922.tif 000009
【図７】
2005536922.tif 000010
【図８】
2005536922.tif 000011
【図９】
2005536922.tif 000012
【図１０】
2005536922.tif 000013
【図１１】
2005536922.tif 000014
【図１２】
2005536922.tif 000015
【図１３】
2005536922.tif 000016
【図１４】
2005536922.tif 000017
【国際調査報告】
2005536922.tif 000018
2005536922.tif 000019
2005536922.tif 000020