【手続補正書】
【提出日】令和2年5月11日(2020.5.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリシステムにおいて、
複数のメモリダイを含むメモリスタックと、
ロジックダイと、を含み、
前記メモリダイは、前記ロジックダイ上にスタッキングされ、前記ロジックダイに連結され、
前記ロジックダイは、ホストプロセッサに対する外部インターフェイスを含み、
キャッシュ管理部を含む前記ロジックダイは、
前記外部インターフェイスを通じて、命令の一部として受信したアドレスを変換し、第１タッグ値とタッグアドレスを作り出し、
前記タッグアドレスに対応する前記メモリスタックの一部から第２タッグ値をフェッチし、
前記第１タッグ値と前記第２タッグ値を比較し、
前記第１タッグ値と前記第２タッグ値の前記比較に基づいて、前記命令を実行することを特徴とするメモリシステム。
【請求項２】
前記キャッシュ管理部は、前記外部インターフェイスを通じて受信されたアドレスを変換して前記第１タッグ値、前記メモリスタックのデータアドレス、及び前記メモリスタックの前記タッグアドレスを生成するアドレス変換機（ｔｒａｎｓｌａｔｏｒ）を含むことを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記キャッシュ管理部は、前記外部インターフェイスを通じて受信される読出し命令に応答して前記第２タッグ値をフェッチする第１命令及びデータワードをフェッチする第２命令を生成する命令変換機を含むことを特徴とする請求項２に記載のメモリシステム。
【請求項４】
前記キャッシュ管理部は、キャッシュヒット信号を生成させるタッグ比較器を含み、
前記キャッシュヒット信号は、前記第１タッグ値が前記第２タッグ値と同一である場合、真値を有し、前記第１タッグ値が前記第２タッグ値と同一でない場合、偽値を有することを特徴とする請求項３に記載のメモリシステム。
【請求項５】
前記タッグ比較器は、前記外部インターフェイスの第１ピンを通じて前記キャッシュヒット信号を伝送することを特徴とする請求項４に記載のメモリシステム。
【請求項６】
前記キャッシュ管理部は、前記外部インターフェイスの第２ピンを通じてダーティビットの値及び／又は有効ビットの値を伝送することを特徴とする請求項５に記載のメモリシステム。
【請求項７】
前記キャッシュ管理部は、第１区間の間に前記第１ピンを通じて前記キャッシュヒット信号を伝送し、第２区間の間に前記第１ピンを通じてダーティビット値を伝送することを特徴とする請求項５に記載のメモリシステム。
【請求項８】
前記キャッシュ管理部は、擬似チャンネルを通じて前記第１命令を実行することを特徴とする請求項３に記載のメモリシステム。
【請求項９】
前記キャッシュ管理部は、並列モード動作を選択するか、或いは直列モード動作を選択するかを指示するモードセレクターを含み、前記キャッシュ管理部は、前記モードセレクターが前記並列モード動作の選択を指示する場合、前記第２命令に並列的な前記第１命令を実行し、前記モードセレクターが前記直列モード動作の選択を指示する場合、前記第２命令を実行する前に前記第１命令を実行することを特徴とする請求項３に記載のメモリシステム。
【請求項１０】
前記モードセレクターは、前記外部インターフェイスを通じて制御されることを特徴とする請求項９に記載のメモリシステム。
【請求項１１】
前記メモリダイの第１バンク内に格納され、互いに異なる擬似チャンネル（ｐｓｅｕｄｏ  ｃｈａｎｎｅｌｓ）を通じてアクセス可能な任意の２つのデータワードに対して、２つの対応するタッグが前記メモリスタックの互いに異なるサブアレイに格納されることを特徴とする請求項１に記載のメモリシステム。
【請求項１２】
前記外部インターフェイスは、ＪＥＳＤ２３５Ａ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ  ｓｔａｎｄａｒｄ）に準拠して動作することを特徴とする請求項１に記載のメモリシステム。
【請求項１３】
ホストプロセッサと、
前記ホストプロセッサに連結された第１メモリシステムと、
前記ホストプロセッサに連結された第２メモリシステムと、を含み、
前記第１メモリシステムは、
複数のメモリダイを含むメモリスタックと、
ロジックダイと、を含み、
前記メモリダイは、前記ロジックダイ上にスタッキングされ、前記ロジックダイに連結され、
前記ロジックダイは、前記ホストプロセッサに対する外部インターフェイスを具備し、
キャッシュ管理部を含む前記ロジックダイは、
前記外部インターフェイスを通じて、命令の一部として、受信したアドレスを変換し、第１タッグ値とタッグアドレスを生成し、
前記タッグアドレスに対応する前記メモリスタックの一部から第２タッグ値をフェッチし、
前記第１タッグ値と前記第２タッグ値を比較し、
前記第１タッグ値と前記第２タッグ値の前記比較に基づいて、前記命令を実行し、
前記第２メモリシステムは、前記第１メモリシステムに対する補助記憶装置として動作することを特徴とするプロセシングシステム。
【請求項１４】
前記キャッシュ管理部は、前記外部インターフェイスを通じて前記ホストプロセッサから受信されたアドレスを変換し、前記第１タッグ値、前記メモリスタックのデータアドレス、及び前記メモリスタックの前記タッグアドレスを生成するアドレス変換機を含むことを特徴とする請求項１３に記載のプロセシングシステム。
【請求項１５】
前記キャッシュ管理部は、前記外部インターフェイスを通じて前記ホストプロセッサから受信された読出し命令に応答して、前記第２タッグ値をフェッチする第１命令及びデータワードをフェッチする第２命令を生成させる命令変換機を含むことを特徴とする請求項１４に記載のプロセシングシステム。
【請求項１６】
前記キャッシュ管理部は、キャッシュヒット信号を生成させるタッグ比較器を含み、
前記キャッシュヒット信号は、前記第１タッグ値が前記第２タッグ値と同一である場合に真値、及び前記第１タッグ値が前記第２タッグ値と同一でない場合、偽値を有することを特徴とする請求項１５に記載のプロセシングシステム。
【請求項１７】
前記外部インターフェイスは、ＪＥＳＤ２３５Ａ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ  ｓｔａｎｄａｒｄ）に準拠して動作することを特徴とする請求項１３に記載のプロセシングシステム。
【請求項１８】
複数のメモリダイ及びロジックダイを含むメモリスタックを動作させる方法において、前記メモリダイは、前記ロジックダイにスタッキングされ、前記ロジックダイに連結され、前記ロジックダイは、ホストプロセッサに対する外部インターフェイスを具備し、
前記方法は、
前記ロジックダイによって前記外部インターフェイスを通じて受信されたアドレスを命令の一部として変換して、第１タッグ値、前記メモリスタックのデータアドレス、及び前記メモリスタックのタッグアドレスを生成する段階と、
前記タッグアドレスに対応する前記メモリスタックの一部から第２タッグ値をフェッチする段階と、
前記第１タッグ値と前記第２タッグ値を比較する段階と、
前記第１タッグ値と前記第２タッグ値の前記比較に基づいて、前記命令を実行する段階と、を含むことを特徴とするメモリスタックを動作させる方法。
【請求項１９】
前記ロジックダイによって、前記外部インターフェイスを通じて受信された読出し命令に応答して前記第２タッグ値をフェッチする第１命令及びデータワードをフェッチする第２命令を生成させる段階をさらに含むことを特徴とする請求項１８に記載のメモリスタックを動作させる方法。
【請求項２０】
前記ロジックダイによって、キャッシュヒット信号を生成させる段階をさらに含み、
前記キャッシュヒット信号は、前記第１タッグ値が前記第２タッグ値と同一である場合に真値、及び前記第１タッグ値が前記第２タッグ値と同一でない場合、偽値を有することを特徴とする請求項１９に記載のメモリスタックを動作させる方法。