(57)【要約】  マルチレベルメモリセル（１０５）を有するメモリで使用可能なセンス増幅器（１００）は、センス増幅器の判別能を向上させるために、セル（１０５）に結合されるカスコードデバイス（１３５）を含む。センス増幅器（１００）は、セルの読み出しに必要な時間を縮小するためにプリチャージモードでセル（１０５）のビットライン（１４０）をプリチャージするように構成されている。プリチャージモードは、基準電圧が印加されるユニティーゲインバッファ（１７５）およびスイッチ（１６５，１７０）を含むようにすることができる。スイッチ（１６５，１７０）は、ビットライン（１４０）をプリチャージできるようにカスコードデバイス（１３５）にバッファを結合し、セルに格納されているデータを表わす電圧信号を増幅器（１００）が作り出せるようにデバイスからバッファを分離する。電圧信号を増幅する再生モードでセンス増幅器（１００）を再構成することによって、チップスペースを確保し、かつコストおよび読取りエラーを低減させることができる。
2005510006.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルに格納されているデータを読み出すためのセンス増幅器の動作方法であって、前記方法は、
プリチャージ回路を使用して前記センス増幅器のトリップポイントと実質的に等しい所定の基準電圧に前記メモリセルのビットラインをプリチャージする工程と、
前記メモリセルに格納されているデータを表わす電圧信号を発生させる工程と、
再生回路として前記プリチャージ回路を再構成する工程と、
前記再生回路を使用して前記電圧信号を増幅する工程と、
を含む方法。
【請求項２】
前記メモリセルの前記ビットラインに結合されているカスコードデバイスのノードをプリチャージする工程をさらに含む請求項１記載の方法。
【請求項３】
ソース、ドレイン、およびビットラインを備える電界効果トランジスタ（ＦＥＴ）を有する多状態メモリセルを読み出すセンス増幅器であって、前記センス増幅器は、
前記メモリセルの前記ＦＥＴの前記ドレインに結合されているカスコードデバイスであって、読み出しモード中に前記センス増幅器の判別能を向上し、かつ書き込みモード中に前記メモリセルに印加される高電圧から前記センス増幅器を分離するようになっているカスコードデバイスと、
前記カスコードデバイスに結合されているプリチャージ回路であって、前記多状態メモリセルの読み出しに必要な時間を低減させるためにプリチャージモード中に前記カスコードデバイスを介して前記メモリセルの前記ビットラインをプリチャージするように構成されているプリチャージ回路と、
を備えるセンス増幅器。
【請求項４】
前記カスコードデバイスは、前記プリチャージ回路と前記メモリセル中の前記ＦＥＴのドレインとの間で直列に結合されている請求項３記載のセンス増幅器。
【請求項５】
前記プリチャージ回路は、所定の基準電圧が印加される入力部を有するユニティーゲインバッファと、前記所定の基準電圧に前記カスコードデバイスのノードをチャージすることによって前記ビットラインをプリチャージするように前記カスコードデバイスにバイアス電流（ＩBIAS）を供給するように結合されている出力部とを備える請求項３記載のセンス増幅器。
【請求項６】
前記プリチャージ回路は、前記プリチャージモード中に前記カスコードデバイスに前記ユニティーゲインバッファを結合させ、発生モード中に前記カスコードデバイスから前記ユニティーゲインバッファを分離させるトランジスタスイッチをさらに備える請求項５記載のセンス増幅器。
【請求項７】
前記センス増幅器は、基準電流（ＩREF ）を供給する基準電流回路をさらに備え、前記発生モード中では、ＩREF と前記メモリセル（ＩCELL）を通る電流との差によって、前記カスコードデバイスの前記ノードがチャージされている前記所定の基準電圧から電圧を変化させ、前記メモリセルに格納されているデータを表わす電圧信号を発生させるようになっている請求項６記載のセンス増幅器。
【請求項８】
前記プリチャージ回路は、前記発生モード中に発生される前記電圧信号を増幅する再生モード中に、再生回路として再構成される請求項７記載のセンス増幅器。
【請求項９】
請求項３記載のセンス増幅器を備える多状態メモリであって、前記多状態メモリは、
データを内部に格納することができる複数の多状態メモリセルと、前記多状態メモリセルにデータを書き込むための高電圧供給部とをさらに備える多状態メモリ。
【請求項１０】
データを内部に格納することができる少なくとも一つの多状態メモリセルと、前記メモリセルに格納されているデータの読み出しができ、さらに前記メモリセルに結合されているカスコードデバイスと前記カスコードデバイスを介して前記メモリセルのビットラインをプリチャージするプリチャージ回路とを有するセンス増幅器と、を有するメモリにおいて、前記多状態メモリセルに格納されているデータを読み出すメモリの動作方法であって、前記方法は、
前記カスコードデバイスに前記プリチャージ回路を結合する工程と、
前記カスコードデバイスを介して前記メモリセルの前記ビットラインを所定の基準電圧にプリチャージする工程と、
前記カスコードデバイスから前記プリチャージ回路を分離させる工程と、
前記メモリセルに格納されているデータを表わす電圧信号を発生させる工程と、
再生回路として前記プリチャージ回路を再構成する工程と、
前記再生回路を使用して前記電圧信号を増幅する工程と、
を含む方法。
【請求項１１】
前記プリチャージ回路は、前記カスコードデバイスに切り替え可能に結合される出力部を有するユニティーゲインバッファを備え、前記カスコードデバイスに前記プリチャージ回路を結合する前記工程は、前記カスコードデバイスに前記出力部を結合させる制御信号を印加することを含む請求項１０記載の方法。
【請求項１２】
所定の基準電圧に前記カスコードデバイスをプリチャージする前記工程は、
前記ユニティーゲインバッファの入力部に前記所定の基準電圧を印加する工程と、
前記ユニティーゲインバッファから前記カスコードデバイスにバイアス電流（ＩBIAS）を印加し、さらに前記所定の基準電圧に前記カスコードデバイスの前記ノードをチャージすることによって前記メモリセルの前記ビットラインをプリチャージする工程と、
を含む請求項１１記載の方法。
【請求項１３】
前記センス増幅器は、前記カスコードデバイスに基準電流（ＩREF ）を供給する基準電流回路をさらに備え、所定の基準電圧に前記カスコードデバイスをプリチャージする前記工程は、前記カスコードデバイスにＩREF およびＩBIASを同時に印加し、前記カスコードデバイスを介して前記ビットラインを前記所定の基準電圧にプリチャージする工程を含む請求項１２記載の方法。
【請求項１４】
電圧信号を発生させる前記工程は、ＩREF と前記メモリセル（ＩCELL）を通る電流との差によって、前記カスコードデバイスがチャージされる前記所定の基準電圧からの変化を生じさせる工程を含む請求項１３記載の方法。
【請求項１５】
再生回路として前記プリチャージ回路を再構成する前記工程は、正のフィードバックループを有する増幅器を形成する工程を含む請求項１０記載の方法。
【請求項１６】
前記プリチャージ回路は、ユニティーゲインバッファを備え、増幅器を形成する前記工程は、前記ユニティーゲイン増幅器を備えるコンポーネントを使用して前記増幅器を形成する工程を含む請求項１５記載の方法。
【請求項１７】
前記電圧信号を増幅する前記工程は、前記増幅器を使用して前記電圧信号を増幅する工程を含む請求項１５記載の方法。
【請求項１８】
多状態メモリであって、
データを内部に格納することができる少なくとも一つの多状態メモリセルと、前記メモリセルに格納されているデータの読み出しができるセンス増幅器と、を備える多状態メモリにおいて、前記センス増幅器は、
前記メモリセルに結合されているカスコードデバイスと、
前記カスコードデバイスを介して前記少なくとも一つの多状態メモリセルのビットラインをプリチャージする手段と、
前記メモリセルに格納されているデータを表わす電圧信号を発生させる手段と、
前記電圧信号を増幅する手段と、
を備える多状態メモリ。
【請求項１９】
プリチャージする前記手段は、所定の基準電圧が印加される入力部を有するユニティーゲインバッファを備えるプリチャージ回路と、前記所定の基準電圧に前記カスコードデバイスのノードをチャージすることによって前記ビットラインをプリチャージするように前記カスコードデバイスにバイアス電流（ＩBIAS）を供給するように結合されている出力部とを含む請求項１８記載の多状態メモリ。
【請求項２０】
電圧信号を発生する前記手段は、
前記カスコードデバイスから前記プリチャージ回路の前記出力部を分離する手段と、
前記カスコードデバイスに基準電流（ＩREF ）を供給する基準電流回路と、を備え、
ＩREF と前記メモリセル（ＩCELL）に通る電流との差によって、前記カスコードデバイスの前記ノードがチャージされる前記所定の基準電圧からの変化を生じさせる請求項１９記載の多状態メモリ。
【請求項２１】
前記電圧信号を増幅する前記手段は、正のフィードバックループを備える増幅器を有する再生回路を備える請求項１９記載の多状態メモリ。
【請求項２２】
前記プリチャージ回路は、第１の構成として一緒に結合されるユニティーゲイン増幅器のコンポーネントを備え、前記再生回路は、第２の構成として一緒に結合される前記ユニティーゲイン増幅器のコンポーネントを備える請求項２１記載の多状態メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体として不揮発性一体形メモリ素子に関し、より具体的には改善されたセンス増幅器に関し、多状態メモリセルに格納されているデータを迅速に高精度で読み出すようにセンス増幅器を動作させる方法に関する。
【背景技術】
【０００２】
携帯電話、携帯形のパーソナルコンピュータ（ＰＣ）、ポータブル音楽プレーヤおよびデジタルカメラなどの大量データ格納デバイスおよび固定動力源を欠くデバイスを含むポータブルデバイスでは、電子的に消去可能でプログラマム可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）またはフラッシュメモリのような不揮発性メモリが広く用いられている。
【０００３】
不揮発性メモリとして典型的なものには、コントロールゲートと、ＦＥＴのソースおよびドレインから電気的に分離される分離形ゲートまたはフローティングゲートとを有する電界効果トランジスタ（ＦＥＴ）をそれぞれ備える複数のメモリセルを有する半導体素子がある。不揮発性メモリは、フローティングゲート上に電荷を注入してＦＥＴのしきい値電圧を変えることによって情報をプログラムまたは格納する。注入された電荷は、電荷量に比例して、ＦＥＴのしきい値電圧を元のしきい値電圧から変化させる。メモリセル中のＦＥＴの新たなしきい値電圧は、プログラムされたデータまたは情報の１ビット以上を表す。例えば、データの単一ビットを格納する単純なメモリセルでは、ＦＥＴしきい値電圧を、しきい値電圧範囲の上限値付近に上げるか、下限値付近の値に維持する。このようにプログラムされた２つのしきい値電圧が論理１または論理ゼロを表す。これらの電圧は、読み出し条件の確立時のメモリセルのオンまたはオフをそれぞれプログラムする。このため、読み出し動作時には、メモリセルに格納されているデータが論理１であるのか論理ゼロであるのか判断できるようになる。
【０００４】
単純なメモリセルに格納されているビットを読み出すために、中間のしきい値電圧をＦＥＴに印加し、生じる電流を基準電流と比較する。高いしきい値電圧、つまり論理１にプログラムされているメモリセルは、基準電流より少ない電流を伝導することになり、低いしきい値電圧、つまり論理ゼロにプログラムされているメモリセルは、基準電流よりも多い電流を伝導することになる。電流の比較は、公知のセンス増幅器によって実施される。単純なメモリセルについて、センス増幅器の出力は、メモリセルに格納されているデータの論理状態を表わす１ビットデジタル信号である。
【０００５】
さらに精巧な不揮発性メモリは、一つのメモリセル当たり１ビットより多くのビットを格納することができるようにマルチレベルメモリセルまたは多状態メモリセルを有している。一つのメモリセル当たり１ビットより多くのビットを格納するためには、メモリセルのしきい値電圧空間を複数の領域またはメモリ状態に分割し、可能ないくつかのビットまたはデータ状態の一つを表わすいくつかのしきい値電圧の一つに、各領域または各メモリ状態を関連付けることが必要である。例えば、２ビットのデータを格納することができる多状態メモリセルは、４メモリ状態を有するしきい値空間を要する。また、３ビットのデータを格納する多状態メモリセルは、８メモリ状態にしきい値空間を分割する必要がある。そのような多状態メモリセルを有するフラッシュメモリの典型が、米国特許第５，０４３，９４０号（特許文献１）および第５，４３４，８２５号（特許文献２）に記載されている。これらの特許は、その全体が本願明細書において参照により援用されている。
【０００６】
多状態メモリセルを有する不揮発性メモリのコンセプトを十分に生かすためには、マージン／識別オーバーヘッド用としてのしきい値電圧値の間隔を最小にするとともに、メモリ状態同士をできるだけ近くに密集させる必要がある。したがって、多状態メモリセルの読み出しの際、取り得るメモリ状態の間隔よりはるかに小さいマージンとともにプログラムされたしきい値電圧をセンス増幅器が正確に判別しなければならない。例えば、しきい値電圧空間が２ボルトで、メモリセルが一つ当たり４ビット（一つのメモリセル当たり１６メモリ状態）格納するＦＥＴを有する多状態メモリセルの場合、各メモリ状態の幅は１２５ｍＶであるので、数ミリボルト内でしきい値電圧を判別するセンス増幅器が必要となる。通常、センス増幅器は約１０ｍＶ以下の範囲内でしきい値を判別することができなければならない。
【０００７】
小さい電圧差を判別するほか、センス増幅器には、プログラムされたしきい値電圧をごく短い時間内で判別することのできる能率も必要とされている。これは、閉ループ式の書き込みを利用する不揮発性メモリにおいて特に重要となる。このメモリでは、プログラム動作の後、プログラムされているメモリセルのしきい値電圧が所望の値に達しているのかをセンス増幅器がチェックする検証動作が続く。このような能率および判別能に求められている要件を同時に満たすことは困難である。判別能を改善すると能率が犠牲になることが多く、またその逆の場合もある。
【０００８】
図１は、電流感知回路として一般に知られている従来の感知回路を示す。カレントミラー回路１０、および複数のセンス増幅器１５、一般には各メモリ状態に対し一つのセンス増幅器が、複数の基準電流回路２５によって同時に供給される複数の基準電流とメモリセル２０からの電流とを比較する。プログラムされるしきい値電圧の最大値より高い所定の固定電圧を読み出されるメモリセルのコントロールゲートに印加する。その結果生じるメモリセルの電流は、図１に示されているように、あるｐチャネルＦＥＴの使用によって、複数のｐチャネルＦＥＴへミラーリングされる。これらのミラーリングされた複数の電流を複数のセンス増幅器によって複数の基準電流と比較する。種々の値をとる基準電流は、しきい値電圧の区画の境界に相当するプログラムされるしきい値電圧によって生じる電流と等しい。センス増幅器のデジタル出力はメモリセル状態を示す。
【０００９】
一方、従来の設計を改良する手法は、さまざまな理由により不十分である。これは、アレイのサイズが大きくなり、アレイがさらに多くのメモリセルを有することになるので、およそ何十ミクロアンペア（μＡ）のオーダーで必要な電流を供給し、多くのセルにミラーリングすることは実現困難である。さらに、比較的小さいレベルの電流の判別によってセル状態を読み出すことは困難である。
【００１０】
図２および図３に示すようないわゆる電圧感知方法では、プリチャージ電圧ＶPRE を用いて、メモリセル２０のビットライン２８の電圧（ＶBL）を基準電圧（ＶTRP ）にプリチャージする。任意に、カスコードデバイス３２を介してメモリセル２０のビットライン２８をプリチャージする。可能なしきい値電圧の最大電圧（ＶT ）セルを超えるコントロールゲート電圧（ＶCG）をコントロールゲート２８に印加する。ＶCGはＶT との関連で選択し、消去されたメモリセルがこの大きさのＶCGを常に伝導するようにする。ある期間Δｔが経ってから、インバータまたはコンパレータ３０を使用して、ＶBLをトリップまたは基準電圧（ＶTRP ）と比較する。図３を参照すると、Δｔ後のＶBLがＶTRP より大きい場合、セル２０には有効比較電流（ＩCOMP）未満の電流が伝導し、したがって、ＶT は高くなり、セルがプログラムされることがわかる。有効比較電流に対する式を単純にした近似式を以下のように示すことができる。
ＩCOMP＝ＣBL（ＶPRE −ＶTRP ）／（ＡV ・Δｔ）
ここで、ＡＶはカスコードデバイスの電圧利得であり、ＣBLはビットライン・キャパシタンスである。
【００１１】
メモリセル２０がマルチレベルまたは多状態メモリセルである場合、一連の異なるＶCG電圧を印加し、その結果得られるＶBL電圧を比較することによって、ＶT をさらに正確に判別することができる。例えば、ハーフステッピングとして公知であるこのような手法の一種では、可能なＶCGの最大値のほぼ半分であるＶCGを印加する。その結果得られるＶBLがＶTRP 未満であれば、２回目の反復（またはパス）として、第１のパスで印加されたＶCGの半分、または可能なＶCGの最大値の４分の１であるＶCGを印加する。また上記で得られたＶBLが期待値より大きい場合、第２以降のパスでは、第１のパスで印加した１．５・ＶCGであるＶCG、または可能なＶCGの最大値の７５％を印加する。ＶT が十分な精度で判別されるまで、そのプロセスを続ける。
【００１２】
一方、大きいアレイおよび／または小形装置用に初期の設計および方法を改良したものもあるが、このような手法は不十分である。例えば、ＩCOMPは上述した方程式により時間に応じて変化するため、供給電圧、発生時間（中間のしきい値電圧が現われる時間）、またはビットライン・キャパシタンスの時間変化が変わってしまい、有効比較電流は通常一定にならない。例えば、同じビットラインに結合されているメモリアレイ中の他のメモリセルで書き込みまたは消去をするため、ビットライン・キャパシタンスはセルの書き込み時間と読み出し時間とでは変わってしまう。キャパシタンスがこのように変化するので、ＩCOMPのオフセットが生じ、多状態メモリセルデータの読み出しが間違ってしまう。
【００１３】
別の問題は、特にコンパレータが単純なインバータである場合、ＶPRE とＶTRP との差が温度および電圧供給に応じて変化するおそれがあることである。さらに、クロックチップ（図示せず）が温度変化および／または供給電圧に弱いため、チップ内で変化が生じ、このため測定時間が変わってしまうおそれもある。
【００１４】
多状態メモリセルを有する不揮発性メモリを設計する上でさらに制約を受けるのは、読み出し動作中にセンス増幅器によって消費される電力である。上述した手法を利用する不揮発性メモリは、多状態メモリセルの十分な精度および速度での読み出しと平行して動作する何百ものセンス増幅器を必要とすることが多い。このように大量のセンス増幅器があると、利用可能な電力のほとんどがこれに費されることになる。したがって、設定電力が非常に低い現在のポータブルデバイスでは、センス増幅器の設計に厳しい制約がかかることになる。例えば、カスコード段を有するセンス増幅器は、その利得を増加させるためには望しい。しかし、外部ソースから高電圧を送る電圧供給トレースまたはヘッドレール間に要する上部スペースが増えるため、カスコード段は実際的ではないと考えられる。オンチップ電圧供給部から高電圧を得る不揮発性メモリを利用することもできる。しかしながら、このような電圧供給部の電力容量は一般に厳しい制限を受け、特にポータブルデバイスでは非常に多くの電力が消費される。さらに、オンチップ電圧供給部から利用できる電力も、さらに制限されており、特にチップの熱損失を低減するために電力を蓄える必要がある。このように、ポータブルデバイス中での電力および電圧供給部が減縮されているので、これは、センス増幅器の設計をする上で制限となる。
【００１５】
センス増幅器を設計する上で考察する別の重要な要素は、センス増幅器によって使用されるチップまたはダイ領域である。上述したように、満足な能率を達成するために、多状態メモリセルを有する不揮発性メモリは通常チップ上に複数のセンス増幅器を必要とする。このため、センス増幅器は、不揮発性メモリのダイ領域の重要な一部を構成することになる。
【００１６】
従って、セルに格納されているデータを高精度で迅速に読み出すことのできるセンス増幅器を備える多状態メモリセルを有する不揮発性メモリが必要とされている。また、判別能が低いために生じる読み出しエラーを低下させることのできるセンス増幅器がさらに必要とされている。また、コンポーネントを効率的に利用することによってコストが削減され、チップスペースを確保できるので、消費電力の低いセンス増幅器がより一層必要とされている。
【００１７】
本発明は、このようなセンス増幅器を提供する。
【特許文献１】米国特許第５，０４３，９４０号
【特許文献２】米国特許第５，４３４，８２５号
【発明の開示】
【課題を解決するための手段】
【００１８】
本発明は、センス増幅器トリップポイントに設定されるプリチャージ状態のあるセンス増幅器を提供する。このようにプリチャージされたトリップポイント状態を使用すれば、供給電圧の変化、発生時間、およびセンス増幅器のコンポーネントのキャパシタンスと実質的に無関係で、基準電流と等しい有効比較電流が提供され、感知動作に必要な時間が効果的に減る。一実施形態では、プリチャージ再生回路がセンス増幅器に提供される。
【００１９】
一態様では、本発明は、不揮発性メモリデバイス中の多状態メモリセルに格納されているデータを読み出すためのセンス増幅器を目的とする。センス増幅器は、カスコードデバイスに結合されているプリチャージ回路を有し、かつメモリセルＦＥＴのドレインに結合されているカスコードデバイスを含む。カスコードデバイスは好ましくは、メモリセルＦＥＴのドレインに結合されているソースを有し、かつプリチャージ回路に結合されているドレインを有するＦＥＴである。カスコードデバイスは、読み出し動作時のセンス増幅器の判別能を向上させ、書込み動作時にはメモリセルに印加される高電圧からセンス増幅器の他のコンポーネントを分離させる。プリチャージ回路は、カスコードデバイスのノードをプリチャージするように構成されている。カスコードデバイスは、センス増幅器がプリチャージモードであるとき、プリチャージ動作中に、メモリセルに結合されているビットラインをプリチャージしてプリチャージ状態にする。このようにプリチャージすると、多状態メモリセルの読み出しに要する時間を効果的に削減できる。
【００２０】
別の態様では、プリチャージ回路がユニティーゲインバッファを含み、その入力部には所定の基準電圧が印加される。またプリチャージ回路は、カスコードデバイスのノードに結合されている出力部を含む。プリチャージ回路は、カスコードデバイスにバイアス電流（ＩBIAS）を供給し、カスコードデバイスを介してビットラインを所定の基準電圧にプリチャージする。プリチャージ回路は、センス増幅器がプリチャージモードのときにユニティーゲインバッファをカスコードデバイスに結合し、かつセンス増幅器が発生モードのときにカスコードデバイスからそのバッファを分離するトランジスタスイッチを含む。発生モードでは、基準電流回路がカスコードデバイスに基準電流（ＩREF ）を供給し、ＩREF とメモリセル（ＩCELL）を通る電流との差によって、カスコードデバイスに印加される電圧を所定の基準電圧から変化させ、これによって、メモリセルに格納されているデータを表わす電圧信号を発生させる。
【００２１】
さらに別の態様では、センス増幅器が発生モードで発生された電圧信号を増幅する再生モードのとき、プリチャージ回路は再生回路として再構成される。プリチャージ状態を選択することによって、再生回路をセンス増幅器のトリップポイントで設定される超安定状態にする。このようにトリップポイントでプリチャージ状態を使用すると、基準電流に等しく、ビットライン・キャパシタンス、供給電圧、発生時間のような要因から実質的に無関係な有効比較電流が生じる。このようにセンス増幅器のトリップポイントでプリチャージ状態を設定すると、読み出し動作をスピードアップすることができる。
【００２２】
さらに別の態様では、多状態メモリセルに格納されているデータを読み出すための本発明によるセンス増幅器の動作方法を提供する。プリチャージ回路をカスコードデバイスに結合し、ビットラインをカスコードデバイスを介して所定の基準電圧にプリチャージする。また、プリチャージ回路をカスコードデバイスから分離し、メモリセルに格納されているデータを表わす電圧信号を発生させる。プリチャージ回路を再生回路として再構成し、電圧信号を増幅する。
【００２３】
プリチャージ回路は、トランジスタスイッチを介してカスコードデバイスに結合されている出力部を有するユニティーゲインバッファを好ましくは含む。制御信号を印加してトランジスタスイッチをオンにすることによって、カスコードデバイスにプリチャージ回路を結合させることができる。カスコードデバイスを介してビットラインを所定の基準電圧にプリチャージする工程は、（ｉ）ユニティーゲインバッファの入力に所定の基準電圧を印加すること、および（ｉｉ）ユニティーゲインバッファからのバイアス電流ＩBIASをカスコードデバイスのノードに印加して、所定の基準電圧にビットラインをプリチャージすることを含む。センス増幅器は、カスコードデバイスに基準電流（ＩREF ）を供給する基準電流回路をさらに含む。カスコードデバイスは、カスコードデバイスにＩREF およびＩBIASの両方を同時に印加することによってプリチャージされる。電圧信号の発生は、ＩREF とメモリセルを通る電流（ＩCELL）との差によって、ビットラインをチャージする所定の基準電圧を変更させることにより生じる。
【００２４】
再生回路としてのプリチャージ回路の再構成には、正のフィードバックループを有する増幅器の形成を含む。このとき、電圧信号は増幅器を使用して増幅される。さらに多状態メモリセルの読み出しに必要な時間を削減するために、好ましくは、電圧信号の発生の間に再生回路を形成するようにプリチャージ回路が再構成される。
【００２５】
本発明の上記特徴および利点のほか、種々の特徴および利点は、添付図面を参照する以下の詳細な説明によって明らかになる。
【発明を実施するための最良の形態】
【００２６】
本発明は、マルチレベルメモリセルを有しメモリで使用されるセンス増幅器を提供するもので、この増幅器によって、判別能および読み出し時間の改善が得られ、コンポーネントを効率的に使用することができ、これによってコストの削減、プロセスの多様化の回避、およびチップスペースの確保が得られる。本発明に従って使用されるセンス増幅器は、複数のビットのデータを格納することができるマルチレベルメモリセルまたは多状態メモリセルでの使用に特に役立つ。例えば、４ビットのデータを格納することができ、しきい値電圧空間が２ボルトである単一のＦＥＴを有する多状態メモリセルは、各幅が１２５ｍＶの１６個の個別のメモリ状態（図示せず）を必要とする。このため、このような多状態メモリセルの読み出しに使用されるセンス増幅器には、異なるメモリ状態を識別する高い判別能が必要とされてきた。本発明のセンス増幅器および方法は、少なくとも約±５ｍＶの判別能を提供する。
【００２７】
以下、センス増幅器について図４Ａ〜図４Ｄを参照して説明する。図４Ａは、本発明によるメモリセルまたはセル１０５に格納されているデータを読み出すためのセンス増幅器１００の例示の実施形態の全体を示す概略図を示す。
【００２８】
図４Ａを参照すると、メモリセル１０５は、コントロールゲート１１５と、ＦＥＴのソース１２５およびドレイン１３０から電気的に分離されている分離ゲートまたはフローティングゲート１２０とを有する電界効果トランジスタ（ＦＥＴ１１０）を含む。フローティングゲート１２０上に電荷を注入し、ＦＥＴ１１０のしきい値電圧を元のしきい値電圧から電荷量に比例して変化させることによって、情報またはデータをプログラムまたは格納する。ＦＥＴ１１０のプログラムされたしきい値電圧は、プログラムされた１ビット以上のデータを表す。
【００２９】
セル１０５に格納されているデータを読み出すために、所定の基準電圧（ＶREF ）をＦＥＴ１１０のドレイン１３０に印加する。その結果としてセルが出力する電流を基準電流と比較し、セルのプログラムされたしきい値電圧を判別し、これによってセルに格納されているデータの状態を判別する。
【００３０】
センス増幅器１００は複数のトランジスタを備え、このトランジスタは、セル１０５に基準電圧および電流を供給し、セルのプログラムされたしきい値電圧を表わす電圧信号を増幅し、動作の異なるフェーズまたはサイクルの実施のために、モードが変わるといくつかのトランジスタの結合を切り替えてセンス増幅器を再構成する。
【００３１】
また図４Ａを参照すると、センス増幅器１０５は、セル１０５のＦＥＴ１１０のドレイン１３０に結合されているカスコードデバイス１３５を含む。カスコードデバイス１３５は、センス増幅器１００の判別能を高め、書込み動作中には、ビットライン１４０に生じる高電圧から残りのセンス増幅器コンポーネントを分離する。示されている実施形態では、カスコードデバイス１３５は、メモリセル１０５のＦＥＴ１１０のドレイン１３０およびビットライン上の寄生キャパシタンスにビットライン１４０を介して結合されているソース１５０を有するＦＥＴ１４５である。このキャパシタンスは、セル１０５と並行に電源電圧ＶSSに接続されているビットライン・コンデンサ１５５によって表わされる。
【００３２】
カスコードデバイス１３５のＦＥＴ１４５のドレインは、第１の出力ノード１６０を介してトランジスタ１６５，１７０に結合されている。センス増幅器１００がプリチャージモードで動作するとき、これらのトランジスタ１６５，１７０をオンに切り替えて、一対の差動トランジスタ１８０，１８５によって形成されているユニティーゲインバッファ１７５（この図では示していない）、およびトランジスタ１９０，１９５にカスコードデバイスを結合させる。プリチャージモードでは、セル１０５のドレイン１３０、およびカスコードデバイス１３５のノード１６０をセルの読み出しに備えて所定の基準電圧にプリチャージする。所定の基準電圧をトランジスタ１８５のゲートに印加し、トランジスタ１８０のゲートをノード１６０に結合させて単純なフィードバック回路を形成する。トランジスタ１９０，１９５のゲートはトランジスタ２００，２０５を介して互いに結合し、トランジスタ２１５，２２０を介して第２の出力ノード（ノード２１０）に結合している。トランジスタ２３０を介してユニティーゲインバッファ１７５にバイアス電流（ＩBIAS）を供給するように、トランジスタ２２５がＶSSに結合されている。
【００３３】
ドレイン電圧ＶDDに結合されているトランジスタ２３５は、トランジスタ２４０を介してノード１６０に基準電流（ＩREF ）を供給し、この電流とセル１０５を通る電流とを比較する。プリチャージモードでは、ＩREF およびＩBIASをノード１６０に供給し、所定の基準電圧にセル１０５をプリチャージする。一般に、ＩREF は、数μＡで、ＩBIASの半分未満のオーダーである。したがって、センス増幅器１００によれば、小さいプリチャージ電流であるＩREF に依存する従来のセンス増幅器よりも迅速に、セル１０５をプリチャージすることができる。
【００３４】
発生モードでは、ノード１６０上での電圧（ＶOUT1）を発生させることができる。このモードでは、トランジスタ２４５，２５０が、トランジスタ１９５のゲートを第３の出力ノード（ノード２５５）に結合させる。同時に、トランジスタ２１５，２２０が、トランジスタ１９０のゲートをノード２１０に結合させ、トランジスタの２００，２０５がトランジスタ１９０，１９５のゲートを互いに結合させる。
【００３５】
さらにトランジスタ２４５，２５０は、再生モード時にトランジスタ１９５のゲートをノード２５５に結合させ、そこでＶREF とＶOUT1とを比較し、セル１０５に格納されているデータを表わす差電圧（ＶDIFF）を決定する。再生モードでは、トランジスタ１９０，１９５のゲートはノード２１０およびノード２５５にそれぞれ結合され、正のフィードバックループを形成する。このように構成することによって、トランジスタ１９０，１９５はＶDIFFを増幅することができ、このため、センス増幅器１００の判別能が向上する。プリチャージモードおよび再生モードの両方で同じトランジスタ１８０，１８５および１９０，１９５を使用すると、プロセスの違いによるトランジスタ利得のオフセットをすべて効果的に消すことができ、センス増幅器１００の能率をさらに改善することができる。センス増幅器の種々の動作モードでは、ノード２１０およびノード２５５に中間の電圧がかかり、これらのノードから得られる信号をデジタル論理回路で直接使用することはできない。このため、トランジスタ２６５，２７０，２７５および２８０を含む最終段２６０が、トランジスタ２７０に印加される制御信号（ｃｎｔ）を用いて、再生工程の最後にのみ出力部２８５に信号を送る。
【００３６】
さまざまな動作モードのセンス増幅器１００の動作を図４Ｂ〜４Ｄ、図５、および図６を参照して以下詳細に説明する。図４Ｂ，４Ｃ，および４Ｄは、それぞれプリチャージモード用、発生モード用、および再生モード用に構成されているセンス増幅器１００を示し、図４Ａの図の簡略図である。図５は、さまざまな動作モードに対する増幅器を構成するようにセンス増幅器１００のコンポーネントに印加される制御信号のタイミングを示すタイミング図である。図６は、さまざまな動作モードでのセンス増幅器１００のビットライン１４０およびノード１６０からの電圧波形を示すグラフである。
【００３７】
感知動作が始まる前に、基準回路（図示せず）およびカレントミラー（図示せず）を使用して電圧ｒｅｆｉｐ，ｒｅｆｉｎ，ｖｃｇ，およびＶREF を確立する。電圧ｒｅｆｉｐは、有効比較電流ＩCOMPを決定し、電圧ｒｅｆｉｐはセンス増幅器１００に対するバイアス電流バイアスを確立する。電圧ｖｃｇは、セル１０５のしきい値電圧がｖｃｇよりも上であるか、またはｖｃｇよりも下であるかを決めるためにコントロールゲート１１５に印加される。プリチャージモードでのビットライン１４０のチャージ電圧が決まるように、基準電圧ｂｌｂｉａｓはカスコードデバイス１３５のゲートに印加される。電圧ＶREF はビットライン１４０およびカスコードデバイス１３５のノード１６０をチャージする基準電圧であり、典型的には供給電圧と接地とのおよそ中間の所定の値として選択される。
【００３８】
図４Ｂは、プリチャージモード用に構成されるセンス増幅器１００を示す。図４Ｂおよび図５を参照すると、時間ｔ０でイネーブル信号ｅｎおよびｅｎｂをトランジスタ２３０および２４０（図４Ａに示す）に印加してセンス増幅器１００を有効にする。制御信号ｅｑおよびｅｑｂをトランジスタ２００，２０５に印加して、ユニティーゲインバッファ１７５を形成する。制御信号ｐｒｅｃｈｒｇとｐｒｅｃｈｒｇｂをトランジスタ１６５，１７０に印加し、ユニティーゲインバッファ１７５をノード１６０に結合させ、カスコードデバイス１３５のノード１６０およびセル１０５のビットライン１４０をプリチャージする。ＶREF は、ユニティーゲインバッファ１７５の入力部であるトランジスタ１８５に印加され、カスコードデバイス１３５、およびセル１０５のドレイン１３０を所定の基準電圧にプリチャージする。セル１０５を通る電流（ＩCELL）がＩREF ＋ＩBIASより大きい場合、カスコードデバイス１３５、およびセルのドレイン１３０をＶREF にチャージすることはできない。しかしながら、このことは、センス増幅器１００の動作に影響を及ぼすものではない。また、そのような出力は、発生モードでＩREF より多くの電流をセル１０５が伝導していることを示唆するものである。
【００３９】
図４Ｃは、発生モード用に構成されるセンス増幅器１００を示す。図４Ｃおよび図５を参照すると、プリチャージ動作が完了した後、時間ｔ１で制御信号ｐｒｅｃｈｒｇおよびｐｒｅｃｈｒｇｂが、トランジスタ１６５，１７０（図４Ａに示す）から除かれる。これによって、ノード１６０からユニティーゲインバッファ１７５（図４Ｂに示す）を離し、ノード１６０上でのＶOUT1の発生が可能になる。トランジスタ１６５および１７０は、トランジスタ１６５および１７０のオフ時の発生サイクルの初めに実施するノード１６０への電荷注入を最小限にするために、好ましい大きさにする。電荷注入を最小限にすることはセンス増幅器１００の能率を改善するうえで望ましい。もしかなりの電荷がノード１６０に注入されると、ノード電圧に変化が生じてしまい、このような注入電荷から回復するために発生サイクルを大きくしなければならない。ノード１６０上の電圧は、ＩCELLがＩREF より大きい場合、プリチャージされた値ＶREF から下がり、ＩCELLがＩREF より小さい場合は増加する。ビットライン１４０のキャパシタンス（ノード１６０のキャパシタンスよりはるかに大きい）はＶOUT1のわずかな変化によって変動しなければならないので、ＶOUT1の変化は、カスコードデバイス１３５によって改善されることになる。ＶOUT1が発生する一方、次の工程である再生動作では、ノード２１０および２５５を短絡させ、ダイオード接続の負荷としてトランジスタ１９０，１９５を接続させることによって差動トランジスタ１８０，１８５を準備する。図５は、この工程の実施のためにトランジスタ２００，２０５，２１５，２４５および２５０のそれぞれに印加される制御信号ｅｑ，ｅｑｂ，ｒｅｇｅｎ，およびｒｅｇｅｎｂを示す。
【００４０】
図４Ｄは、再生モード用に構成されるセンス増幅器１００を示す。図４Ｄおよび図５を参照すると、発生動作が完了した後、時間ｔ２で制御信号ｅｑおよびｅｑｂをトランジスタ２００，２０５（図４Ａに示す）から除き、トランジスタ１９０，１９５のゲートをそれぞれ分離させる。ＩCELLとＩREF との差が小さい場合、発生動作中のＶOUT1の移動はごく小量になる。図６は、これが再生動作でどのように増幅されるかを示す。図６を参照すると、ＩCELLがＩREF 未満である場合のＶOUT1をライン２９０で示す。また、ＩCELLがＩREF より大きい場合のＶOUT1をライン２９５で示す。ＶOUT1とＶREF とのこの小さな差（ＶDIFF）がトランジスタ１９０，１９５によって再生モード中に増幅される。上述したように、これらのトランジスタ１９０，１９５は、正のフィードバックループを有する増幅器を形成するように構成され、ＶREF モードからのＶOUT1の変化を増幅することができるようになっている。再生動作が終わると、ノード２１０および２５５は、比較の結果を示すデジタルレベルを有する。時間ｔ３では、制御信号ｃｎｔをトランジスタ２７０に印加し、ノード２１０および２５５上の信号を出力部２８５に送る。
【００４１】
時間ｔ４では、制御信号ｅｑ，ｅｑｂ，ｐｒｅｃｈｒｇ，およびｐｒｅｃｈｒｇｂをそれぞれのトランジスタ２００，２０５，１６５，および１７０に印加し、次のプリチャージ動作のためのセンス増幅器１００を再構成する。制御信号ｒｅｇｅｎ，ｒｅｇｅｎｂ，およびｃｎｔは、トランジスタ２４５，２５０，および２７０からそれぞれ除かれる。プリチャージ動作の開始が準備されるまでに、許可制御信号ｅｎおよびｅｎｂはトランジスタ２３０および２４０からそれぞれ除かれる。
【００４２】
マルチレベルメモリセルを有するメモリを読み出すためのセンス増幅器１００の動作方法またはプロセスを以下説明する。図７は、本発明の実施形態によるセンス増幅器１００を操作するプロセスを示す流れ図である。このプロセスは、工程３０５から始まり、カスコードデバイス１３５のノード１６０を介してビットライン１４０にプリチャージ回路を結合させる。一般に、これは、トランジスタスイッチに制御信号を印加し、スイッチをオンにすることによって実施される。次に、工程３１０で、カスコードデバイスを所定の基準電圧にプリチャージする。所定の基準電圧をユニティーゲインバッファの入力部に印加し、バイアス電流（ＩBIAS）を生成させ、ＩBIASおよび基準電流回路からの基準電流（ＩREF ）をカスコードデバイスに印加し、所定の基準電圧にカスコードデバイスをプリチャージする。工程３１５で、プリチャージ回路をカスコードデバイスから分離し、工程３２０で、メモリセルに格納されているデータを表わす電圧信号を発生させる。工程３２０の電圧信号発生工程では、ＩREF とメモリセルを通る電流（ＩCELL）との差によって、カスコードデバイスがチャージされる電圧を変更させることにより電圧信号を発生させる。工程３２５で、プリチャージ回路中のトランジスタ間の結合を変更することにより、プリチャージ回路を再生回路として再構成し、正のフィードバックループを有する増幅器を形成する。次に、工程３３０で、再生回路を使用して電圧信号を増幅する。
【００４３】
好ましくは、センス増幅器１００、メモリセルのアレイ（図示せず）、高電圧供給部またはポンプ（図示せず）、およびセンス増幅器を結合させるセルを選択するためのセレクタ（図示せず）を同じ基板またはチップ上に構築しておく。一方、本発明の範囲を逸脱することなく、個別の集積回路として、または個別のコンポーネント群の回路として本発明のセンス増幅器１００を構築することができることは当然である。
【００４４】
本発明の種々の実施形態の構成および機能の詳細とともに、本発明のある実施形態の複数の特性および利点をこれまで記載してきたが、この開示は単なる実例である。詳細に関する変更、特に部材の構成および配置における変更は、本発明の主題の範囲内から、添付の請求項が表現する文言の広い一般的な意味によって示される範囲全体にわたって実施可能である。例えば、本願明細書中に記載の好ましい実施形態は、半導体超小形電子技術を使用するメモリを対象としているが、他のメモリ、例えば有機系または化学系の分子スイッチを使用するメモリに本発明の教示を適応することができることは当業者にとっては当然のことである。したがって、添付の請求項の範囲は本願明細書に記載の好ましい実施形態に限定されるものではない。
【図面の簡単な説明】
【００４５】
【図１】カレントミラー回路および複数のセンス増幅器を備える多状態メモリセルを有する先行技術による不揮発性メモリ用読み出し回路の概略図である。
【図２】プリチャージ回路および電圧コンパレータを備える多状態メモリセルを有する先行技術による別の不揮発性メモリ用読み出し回路の概略図である。
【図３】図２の先行技術による読み出し回路の経時的電圧コンパレータ出力のグラフである。
【図４Ａ】本発明の実施形態によるセンス増幅器の概略図である。
【図４Ｂ】本発明の実施形態によるプリチャージモードで形成される図４Ａのセンス増幅器の簡単な概略図である。
【図４Ｃ】本発明の実施形態による発生モードで形成される図４Ａのセンス増幅器の簡単な概略図である。
【図４Ｄ】本発明の実施形態による再生モードで形成される図４Ａのセンス増幅器の簡単な概略図である。
【図５】本発明の実施形態による異なる動作モードのセンス増幅器を形成するためにセンス増幅器のコンポーネントに供給される制御信号のタイミングを示すタイミング図である。
【図６】本発明の実施形態によるセンス増幅器からの電圧波形を示すグラフである。
【図７】本発明の実施形態によるセンス増幅器の動作方法の流れ図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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