(57)【要約】化学蒸着（３３０）法が、アモルファスケイ素含有膜（３４０）を種々の支持体（３１０、３２０）上に堆積するために使用される。このような方法は、半導体製造において有用であり、異質の表面（３２０、３１０）上における均一な堆積、高堆積速度、およびより高い生産性を含む種々の利点を提供する。好ましくは、堆積されたアモルファスケイ素含有膜（３４０）をアニールして、結晶性領域（３６０）を下層の支持体（３１０、３２０）の全てまたは一部の上に生じさせる。
2005536054.tif 000002
【特許請求の範囲】
【請求項１】
以下：
チャンバ内に配置された支持体を提供すること（該支持体は、第１表面形態を有する第１表面と該第１表面形態とは異なる第２表面形態を有する第２表面とを備える）
化学蒸着条件下で該チャンバへトリシランを導入すること；ならびに
該支持体上の該第１表面および該第２表面の両方の上にアモルファスＳｉ含有膜を堆積すること、
を包含する、堆積方法。
【請求項２】
前記アモルファスＳｉ含有膜が、Ｔ１：Ｔ２が約１．２：１〜約１：１．２の範囲内となるように、前記第１表面上に第１厚みＴ１および前記第２表面上に第２厚みＴ２を有する、請求項１に記載の方法。
【請求項３】
前記化学蒸着条件が約３５０℃〜約５３０℃の範囲の温度を含む、請求項１に記載の方法。
【請求項４】
前記化学蒸着条件が約１Ｔｏｒｒ〜約３５０Ｔｏｒｒの範囲の圧力を含む、請求項１に記載の方法。
【請求項５】
前記チャンバへトリシランを導入することが、約５０ｓｃｃｍ以上の流量で行われる、請求項１に記載の方法。
【請求項６】
前記第１表面形態が単結晶性である、請求項１に記載の方法。
【請求項７】
前記第２表面形態が、アモルファス、多結晶性、あるいはアモルファスおよび結晶性材料の混合物である、請求項６に記載の方法。
【請求項８】
前記第１表面が半導体材料を含み、そして前記第２表面が誘電材料を含む、請求項７に記載の方法。
【請求項９】
前記チャンバへ前駆体を導入することを更に包含し、該前駆体が、ゲルマニウム源、ケイ素源、炭素源、ホウ素源、ガリウム源、インジウム源、砒素源、リン源、アンチモン源、窒素源および酸素源からなる群から選択される、請求項１に記載の方法。
【請求項１０】
前記前駆体がゲルマニウム源である、請求項９に記載の方法。
【請求項１１】
前記アモルファスＳｉ含有膜がＳｉＧｅ膜である、請求項１０に記載の方法。
【請求項１２】
前記前駆体が、インジウム源、砒素源、リン源、およびアンチモン源からなる群から選択される、請求項９に記載の方法。
【請求項１３】
前記前駆体がケイ素源である、請求項９に記載の方法。
【請求項１４】
前記ケイ素源がシランまたはジシランである、請求項１３に記載の方法。
【請求項１５】
前記アモルファスＳｉ含有膜が約３００Å以下の平均厚みを有する、請求項１に記載の方法。
【請求項１６】
前記アモルファスＳｉ含有膜をアニールして結晶性Ｓｉ含有膜を形成させることを更に包含する、請求項１に記載の方法。
【請求項１７】
前記アニーリングが約５００℃〜約１１００℃の範囲内の温度で行われる、請求項１６に記載の方法。
【請求項１８】
前記第１表面上の結晶性Ｓｉ含有膜が単結晶である、請求項１７に記載の方法。
【請求項１９】
前記第２表面上の結晶性Ｓｉ含有膜が多結晶性である、請求項１８に記載の方法。
【請求項２０】
前記アニーリングが約５００℃〜約７５０℃の範囲内の温度で行われる、請求項１６に記載の方法。
【請求項２１】
前記結晶性Ｓｉ含有膜が前記第１表面および前記第２表面の両方の上において単結晶である、請求項２０に記載の方法。
【請求項２２】
前記結晶性Ｓｉ含有膜がケイ素、ドープトケイ素、ＳｉＣ、ドープトＳｉＣ、ＳｉＧｅ、ドープトＳｉＧｅ、ＳｉＧｅＣ、およびドープトＳｉＧｅＣからなる群から選択される、請求項１６に記載の方法。
【請求項２３】
以下：
トリシランを含む供給ガスを使用して、支持体上にアモルファスＳｉ含有膜を堆積させること；および
該アモルファスＳｉ含有膜をアニールして結晶性Ｓｉ含有膜を形成させること、
を包含する、堆積方法。
【請求項２４】
前記結晶性Ｓｉ含有膜が、エピタキシャル結晶性膜である、請求項２３に記載の方法。
【請求項２５】
前記結晶性Ｓｉ含有膜が多結晶性膜である、請求項２３に記載の方法。
【請求項２６】
前記堆積が約３５０℃〜約５００℃の範囲内の温度で行われる、請求項２３に記載の方法。
【請求項２７】
前記アニーリングが約５００℃〜約１１００℃の範囲内の温度で行われる、請求項２３に記載の方法。
【請求項２８】
前記堆積が約３５０℃〜約５００℃の範囲内の温度で行われ、そして前記アニーリングが約５００℃〜約７５０℃の範囲内の温度で行われる、請求項２３に記載の方法。
【請求項２９】
前記支持体が結晶性である、請求項２８に記載の方法。
【請求項３０】
前記支持体が単結晶である、請求項２８に記載の方法。
【請求項３１】
前記結晶性Ｓｉ含有膜がケイ素、ドープトケイ素、ＳｉＣ、ドープトＳｉＣ、ＳｉＧｅ、ドープトＳｉＧｅ、ＳｉＧｅＣ、およびドープトＳｉＧｅＣからなる群から選択される、請求項２３に記載の方法。
【請求項３２】
前記支持体がアモルファスである、請求項３１に記載の方法。
【請求項３３】
ＳｉＧｅ膜を前記結晶性Ｓｉ含有膜上に堆積させることを更に包含する、請求項３２に記載の方法。
【請求項３４】
前記ＳｉＧｅ膜がドーパントを含む、請求項３３に記載の方法。
【請求項３５】
前記供給ガスが、ゲルマニウム源、ケイ素源、炭素源、ホウ素源、ガリウム源、インジウム源、砒素源、リン源、アンチモン源、窒素源および酸素源からなる群から選択される前駆体を更に含む、請求項２３に記載の方法。
【請求項３６】
前記前駆体がシランおよびジシランからなる群から選択されるケイ素源である、請求項３５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
発明の分野
本願は、一般的に、ケイ素含有材料の堆積に関する。より詳細には、本願は、トリシランを使用してのアモルファスケイ素含有膜の堆積、および混合支持体（mixed substrates）を含む種々の支持体上で結晶性ケイ素含有膜を形成させるためのこのような膜のアニーリングに関する。このような堆積方法は、種々の用途（例えば、半導体製造）において有用である。
【背景技術】
【０００２】
関連技術の説明
表面上に材料を堆積させる種々の方法が、半導体製造業において使用されている。例えば、最も広く使用される方法の１つは、化学蒸着（“ＣＶＤ”）であり、ここで、蒸気に含まれる原子または分子が、表面上に堆積し、そして積み重なって膜を形成する。従来のケイ素源および堆積方法を使用してのケイ素含有（“Ｓｉ含有”）材料の堆積は、いくつかの別個の段階で進行すると考えられる（Peter Van Zant, “Microchip Fabrication, ” 4th Ed., McGraw Hill, New York, (2000), pp. 364-365を参照のこと）。核形成（第一段階）は、非常に重要であり、そして支持体表面の性質および品質によって大きく影響される。第１の僅かな原子または分子が表面上に堆積しそして核を形成する際に、核形成が生じる。第２段階の間、点在する核は小さな島（islands）を形成し、それはより大きな島へと成長する。第３段階において、成長している島は、連続膜へと一体化し始める。この時点で、該膜は、典型的に、数百オングストロームの厚みを有し、そして“トランジション（transition）”膜として知られている。それは、一般的に、該トランジション膜が形成された後に成長し始めるより厚いバルク膜（bulk film）と異なる化学的および物理的性質を有する。
【０００３】
堆積方法は、通常、特定タイプのバルク膜形態、例えば、単結晶、エピタキシャル、多結晶性またはアモルファスを生成するように設計される。従来のケイ素源および堆積方法を使用する場合、核形成は、非常に重要であり、そして支持体品質に非常に依存する。例えば、除去されていない酸化物の島を有するウエハ上に単結晶膜を成長させる試みは、バルク膜中にポリシリコンの領域を生じさせる。これらの核形成問題のために、従来のケイ素源および堆積方法を使用しての２以上の異なるタイプの表面を備える支持体上に類似の物理的性質を有する薄膜Ｓｉ含有材料の堆積は、しばしば、問題がある。
【０００４】
例えば、四塩化ケイ素（ＳｉＣｌ４）、シラン（ＳｉＨ４）およびジクロロシラン（ＳｉＨ２Ｃｌ２）は、Ｓｉ含有膜を堆積させるための半導体製造業において最も広く使用されるケイ素源である（Peter Van Zant, “Microchip Fabrication, ” 4th Ed., McGraw Hill, New York, (2000), p380-382を参照のこと）。しかし、これら従来のケイ素源を使用しての堆積は、一般的に、単結晶シリコンおよび二酸化ケイ素の両方を含む表面のような混合支持体（mixed substrates）上で制御することが困難である。制御は困難であり、何故ならば、得られるＳｉ含有膜の形態および厚みは、堆積温度および下層の支持体の形態の両方に依存するためである。例えば、米国特許第4,578,142号は、ＳｉＨ２Ｃｌ２を使用しての単結晶表面上への単結晶シリコンの堆積は直ちに開始し、一方、非単結晶性堆積が隣接する二酸化ケイ素表面上で生じる前に遅延が存在することを開示している。全リアクター圧、反応物分圧および反応物流量を含む他の堆積パラメータもまた、混合支持体上の堆積の品質に強い影響を与える。
【０００５】
米国特許第4,578,142号は、単結晶表面上に単結晶シリコンを堆積させること、および選択的にエッチングして非単結晶性材料を除去すること、次いで堆積された単結晶シリコンが隣接する二酸化ケイ素表面を横切って横方向に成長するまで該サイクルを繰り返すことを包含する、２段階シリコン堆積／エッチングサイクルの使用を開示している。後の特許は、この堆積方法を“エピタキシャル横方向成長（epitaxial lateral overgrowth）”（“ＥＬＯ”）と呼んでいる（米国特許第4,615,762号；第4,704,186号；および第4,891,092号を参照のこと）。同様のＥＬＯ技術が、米国特許第4,557,794号および第4,755,481号に開示されている。ＥＬＯは隣接する非単結晶性表面の部分上に単結晶シリコンを堆積するための方法を提供するが、広い領域上に単結晶を拡大する能力は限られている。
【０００６】
固相エピタキシー（solid phase epitaxy）（“ＳＰＥ”）は、アモルファスＳｉ含有材料の単結晶Ｓｉ含有材料への固相転移である（米国特許第4,509,990号；第4,808,546号；第4,975,387号；および第5,278,903号を参照のこと）。ＳＰＥは、半導体支持体上に単結晶性シリコンを選択的に形成させるために使用されている。例えば、米国特許第6,346,732号は、堆積ガスとしてシランを使用して低圧化学蒸着（low pressure chemical vapor deposition）（“ＬＰＣＶＤ”）により半導体表面および窒化ケイ素表面を有する混合支持体上にアモルファスシリコン膜を堆積させること、次いでアニーリングにより半導体表面上のアモルファス膜の部分を単結晶性シリコンへ変換させることを開示している。米国特許第6,346,732号は、窒化ケイ素表面上のアモルファスシリコン膜の部分がアニーリング後もアモルファスのままであることを開示している（第18欄第47〜58行を参照のこと）。
【０００７】
日本国特許出願第63166502号は、堆積ガスとしてシランを使用してＬＰＣＶＤにより単結晶シリコン表面および二酸化ケイ素表面を有する混合支持体上にアモルファスケイ素膜を堆積させること、次いでアニーリングにより両方の該下層表面上のアモルファス膜を単結晶性シリコンへ変換させることを開示している。この方法は、外見上、横方向成長機構によって進行し、ここで、アニーリングは、単結晶シリコン表面上におけるアモルファス膜の一部のアモルファス膜の結晶化を開始させる。次いで、非単結晶表面および隣接する新たに結晶化した領域を覆うアモルファスシリコン層の一部が、横方向成長によって単結晶シリコンへ変換される（日本国出願第60257703号および米国特許第6,274,463号を参照のこと）。アモルファスシリコンを結晶化させて多結晶性シリコンを形成させることは、触媒要素の導入によって開始され得る（米国特許第6,162,667号を参照のこと）。
【０００８】
５０ｎｍより遥かに薄い従来のＣＭＯＳトランジスタをスケーリングすることは困難である（S. Tang et al, “FinFET - A Quasi-Planar Double-Gate MOFSET”, IEEE International Solid-State Circuits Conference, Feb. 6, 2001（“Tang”）を参照のこと）。Ｔａｎｇは、漏れ電流の制御は、ゲート誘電体が非常に薄くそして本体が非常に重くドープされ、製造のための十分に大きなプロセスウインドウが見られ得ないことを要求すると述べている。ダブルゲートＭＯＳＦＥＴ構造は、トランジスタスケーリングに対するこれらおよび他の制限を克服し得る。デバイスの反対側に第２ゲートを配置することによって、チャネルに対するゲートキャパシタンンスを２倍にし、そしてチャネル電位はゲート電極によってよりよく制御され、従って、電流漏れを制限する。種々のダブルゲート構造や、このような構造を製造する方法が、提案されている。例えば、X. Huang et al., “Sub 50-nm FinFET: PMOS,” IEDM Technical Digest, 1999; J. M Hergenrother, “The Vertical Replaement-Gate (VRG) MOFSET: A 50-nm Vertical MOFSET with Lithography-Independent Gate Length”, IEDM Technical Digest, 1999; J. Moers et al., “Vertical Double-Gate MOSFET based on Epitaxial Growth by LPCVD,” 米国特許第6,252,284号；ならびに米国特許出願公開第2002/0011612号および第2002/0036290号を参照のこと。
【０００９】
しかし、ダブルゲート電界効果トランジスタ（“ＦＥＴ”）の製造は、困難であり（H.-S Wong “Beyond the Conventional MOFSET”, IEDM Technical Digestを参照のこと）、そして／または複雑な処理工程を包含する（米国特許第6,372,559号および第6,365,465号を参照のこと）。チャンネルの下にゲートを配置することは、現在の技術を使用すると法外に高価であることがわかっている（C. Edwards, “Submicron zone catalyst for end of bulk CMOS,” EETimes, May 12, 2001を参照のこと）。多くの場合、製造複雑性は、様々な下層表面（特に、混合形態を有するもの）上に種々の構造を作製するために使用される、複数のマスキング、堆積、エッチング、および平坦化工程にトレースされ得る。
【発明の開示】
【課題を解決するための手段】
【００１０】
発明の要旨
好ましい実施形態は、チャンバ内に配置された支持体を提供すること（該支持体は、第１表面形態を有する第１表面と該第１表面形態とは異なる第２表面形態を有する第２表面とを備える）；化学蒸着条件下で該チャンバへトリシランを導入すること；ならびに、該支持体上の該第１表面および該第２表面の両方の上にアモルファスＳｉ含有膜を堆積することを包含する、堆積方法を提供する。
【００１１】
別の好ましい実施形態は、トリシランを含む供給ガスを使用して、支持体上にアモルファスＳｉ含有膜を堆積させること；および、該アモルファスＳｉ含有膜をアニールして結晶性Ｓｉ含有膜を形成させることを包含する、堆積方法を提供する。
【００１２】
本発明のこれらおよび他の局面は、以下により詳細に説明される、好ましい実施形態を考慮してより十分に理解される。
【００１３】
本発明のこれらおよび他の局面は、以下の説明および添付の図面から容易に明らかとなり、これらは本発明を例示するものであって限定しない。
【００１４】
好ましい実施形態の詳細な説明
核形成現象に遥かに感受性が低い堆積プロセスが、ここで発見された。これらのプロセスは、ケイ素源としてトリシラン（Ｈ３ＳｉＳｉＨ２ＳｉＨ３）を使用して、種々の支持体（混合支持体（mixed substrates）を含む）上における高品質のＳｉ含有膜の堆積を可能にする。図１は、ケイ素源としてシランを使用する典型的な従来技術の堆積プロセスによって得られる結果を示しており、一方、図２〜５は、トリシランを使用する堆積から得られる好ましい構造を図示している。図２〜５は、本明細書で記載されるトリシラン堆積方法が、アニールして種々の支持体（混合支持体を含む）上に高品質単結晶および／または多結晶性膜を生じ得る、アモルファスＳｉ含有膜を提供するために使用され得ることを示している。図２〜５において示される好ましい実施形態は、以下でより詳細に議論される。
【００１５】
本明細書中で使用される場合、“混合支持体（mixed substrate）”は、２以上の異なるタイプの表面を有する支持体である。表面が互いに異なり得る種々の様式が存在する。例えば、表面は、異なる元素（例えば、銅またはケイ素）、または異なる金属（例えば、銅またはアルミニウム）、または異なるＳｉ含有材料（例えば、ケイ素または二酸化ケイ素）から作製され得る。材料が同一元素から作製される場合でさえ、表面は、該表面の形態（結晶性）が異なれば異なり得る。表面の電気的特性はまた、それらを互いに異なるものにし得る。例示される実施例において、Ｓｉ含有層が、伝導性および半導性材料ならびに誘電体上に同時に形成される。誘電体材料の例としては、二酸化ケイ素、窒化ケイ素、金属酸化物および金属シリケートが挙げられる。
【００１６】
本明細書中で記載されるプロセスは、種々の支持体上にＳｉ含有膜を堆積させるために有用であるが、特に、混合表面形態を有する混合支持体について有用である。このような混合支持体は、第１表面形態を有する第１表面と第２表面形態を有する第２表面とを含む。この文脈において、“表面形態（surface morphology）”は、支持体表面の結晶性構造をいう。アモルファス（amorphous）および結晶性（crystalline）が、種々の形態の例である。多結晶性形態は、規則的な結晶の無秩序な配置からなりそして従って中程度の秩序を有する結晶性構造である。多結晶性材料中の原子は、各結晶内に長距離秩序を有するが、結晶自体は互いに対して長距離秩序を欠いている。単結晶形態は、高度な秩序を有する結晶性構造である。エピタキシャル膜は、その上でそれが成長する支持体と同一の結晶構造および配向によって特徴付けられる。これらの材料中の原子は、比較的長距離（原子スケールで）にわたって存続する格子状構造で配置されている。アモルファス形態は、低度の秩序を有する非結晶性構造であり、何故ならば、該原子は、明確な周期的配置を欠いているからである。他の形態としては、微結晶性（microcrystalline）およびアモルファスと結晶性材料の混合物が挙げられる。本明細書中で使用される場合、“単結晶”または“エピタキシャル”は、その中に許容される数の欠陥を有し得る主に大きな結晶構造を記載するために使用される。当業者は、層の結晶性がアモルファスから多結晶性そして単結晶への連続に沿って一般的に移ることを理解し；当業者は、低い密度欠陥にもかかわらず、いつ結晶構造が単結晶またはエピタキシャルとみなされ得るかを容易に決定し得る。混合支持体の具体例としては、非限定的に、単結晶／多結晶性、単結晶／アモルファス、エピタキシャル／多結晶性、エピタキシャル／アモルファス、単結晶／誘電体、エピタキシャル／誘電体、伝導体／誘電体、および半導体／誘電体が挙げられる。用語“混合支持体（mixed substrate）”としては、２以上の異なるタイプの表面を有する支持体が挙げられ、そして従って、当業者は、２つのタイプの表面を有する混合支持体上にＳｉ含有膜を堆積させるための本明細書中で記載される方法はまた、３以上の異なるタイプの表面を有する混合支持体に適用され得ることを理解する。
【００１７】
本明細書中で教示されるＣＶＤ条件下で、支持体の表面へのトリシランの送達は、好ましくは、アモルファスＳｉ含有膜の形成を生じさせる。好ましくは、支持体表面へのトリシランの送達は、そこに配置された支持体を有する好適なチャンバへ該トリシランを導入することによって達成される。チャンバ内のＣＶＤ条件を確立しそして支持体表面へトリシランを供給することによって、高品質のアモルファスＳｉ含有膜が、種々の表面タイプの上の支持体上に堆積され得る。堆積は、当業者に公知の種々のＣＶＤ法に従って適切に行われ得るが、最大の利益は、本明細書中で教示されるＣＶＤ法に従って堆積が行われる場合に得られる。開示される方法は、プラズマ化学蒸着（plasma enhanced chemical vapor deposition；ＰＥＣＶＤ）および熱的ＣＶＤ（thermal CVD）を含むＣＶＤを使用し、ガス状トリシランを使用して、アモルファスＳｉ含有膜をＣＶＤチャンバ内に含まれる支持体上に堆積させることによって適切に行われ得る。熱的ＣＶＤが好ましい。
【００１８】
トリシランは、好ましくは、ガスの形態で、または供給ガスの成分として、チャンバへ導入される。ＣＶＤチャンバ内の全圧は、好ましくは、約０．００１Ｔｏｒｒ〜約１０００Ｔｏｒｒの範囲内、より好ましくは約０．１Ｔｏｒｒ〜約８５０Ｔｏｒｒの範囲内、なおより好ましくは約１Ｔｏｒｒ〜約３５０Ｔｏｒｒの範囲内、最も好ましくは約１Ｔｏｒｒ〜約１００Ｔｏｒｒの範囲内である。トリシランの分圧は、好ましくは、全圧の約０．０００１％〜約１００％、より好ましくは全圧の約０．００１％〜約５０％の範囲内である。供給ガスはまた、トリシランとは異なるガス（単数または複数）、例えば、他のケイ素源または不活性キャリアガスを含み得る。水素および窒素は、本明細書中で記載される方法のための好ましいキャリアガスである。好ましくは、トリシランは、トリシラン蒸気を運ぶキャリアガスと共に使用されるバブラー（より好ましくは、温度制御されるバブラー）の様式で、チャンバへ導入される。
【００１９】
好ましくは、トリシランは、トリシランの代わりにシランを使用することと比べると、比較的高いトリシラン流量および比較的低い水素流量を使用して、水素キャリアガスと共にチャンバへ導入される。例えば、好ましい実施形態において、熱的ＣＶＤが、Ｅｐｓｉｌｏｎ  Ｅ２５００ＴＭリアクターシステム（アリゾナ州フェニックスのASM America, Inc.から市販）において、約５０標準立方センチメートル毎分（standard cubic centimeters per minute）（ｓｃｃｍ）以上（バブラー）、より好ましくは約１００ｓｃｃｍ以上、なおより好ましくは約２００ｓｃｃｍ以上のトリシラン流量、約２５標準リットル毎分（standard litters per minute）（ｓｌｍ）以下、より好ましくは約２０ｓｌｍ以下の水素流量を使用して、そして約３５０℃〜約５３０℃の範囲の堆積温度で行われる。
【００２０】
熱的ＣＶＤは、好ましくは、アモルファスＳｉ含有膜を支持体上に堆積させるに有効である支持体温度で行われる。好ましくは、熱的ＣＶＤは、約３５０℃〜約５３０℃、より好ましくは約４００℃〜約５００℃、最も好ましくは約４２５℃〜約４７５℃の範囲内の温度で行われる。ＰＥＣＶＤは、好ましくは、約０℃〜約５００℃の範囲内の温度で行われる。当業者は、実際の製造の実態（例えば、サーマルバジェット（thermal budget）の保存、堆積速度など）を考慮して、これらの温度範囲を調節し得る。支持体は、当該分野に公知の種々の方法（例えば、抵抗性加熱（resistive heating）およびランプ加熱）によって加熱され得る。
【００２１】
好適なマニホールドが、ＣＶＤチャンバへ供給ガスを供給するために使用され得る。示される実施形態において、ＣＶＤチャンバにおけるガス流は水平であり、最も好ましくは、チャンバは、好ましくは放射状に加熱された、単一ウエハ・単一通路・層状水平ガス流リアクター（single-wafer, single pass, laminar horizontal gas flow reactor）である。このタイプの好適なリアクターは市販されており、そして好ましいモデルとしては、アリゾナ州フェニックスのASM America, Inc.から市販されている単一ウエハリアクターのＥｐｓｉｌｏｎＴＭシリーズが挙げられる。本明細書中で記載される方法はまた代替のリアクター（例えば、シャワーヘッド配置）内で使用され得るが、増加された均一性および堆積速度における利益は、特に低プロセスガス滞留時間で、回転する支持体を使用して、ＥｐｓｉｌｏｎＴＭチャンバの水平・単一通路の層状ガス流配置において特に効率的であると判明した。ＣＶＤは、チャンバへプラズマ生成物を導入する（インサイチュでまたはリコートプラズマ発生器の下流で）ことによって行われ得るが、熱的ＣＶＤが好ましい。
【００２２】
供給ガスはまた、望ましい場合、Ｓｉ含有膜をドーピングまたはアロイング（alloying）するために有用である当業者に公知の他の材料を含有し得る。好ましくは、該ガスは、更に、ケイ素源、ゲルマニウム源、炭素源、ホウ素源、ガリウム源、インジウム源、砒素源、リン源、アンチモン源、窒素源および酸素源からなる群から選択される１以上の前駆体を含む。このような供給源の具体例としては以下が挙げられる：ケイ素源として、シラン、ジシランおよびトリシラン；ゲルマニウム源として、ゲルマン、ジゲルマンおよびトリゲルマン；窒素源として、ＮＦ３、アンモニア、ヒドラジンおよび原子状窒素；炭素源として、種々の炭化水素、例えば、メタン、エタン、プロパンなど；炭素およびケイ素の両方の供給源として、モノシリルメタン、ジシリルメタン、トリシリルメタン、およびテトラシリルメタン；窒素および酸素の両方の供給源として、Ｎ２ＯおよびＮＯ２；ならびに例えば、アンチモン、砒素、ホウ素、ガリウム、インジウムおよびリンのようなドーバントの供給源としての種々のドーパント前駆体。
【００２３】
トリシランを使用してのＣＶＤによるドーパントのＳｉ含有膜への導入は、好ましくは、ドーパント前駆体を使用してのインサイチュドーピングによって達成される。電気的ドーパントについての前駆体としては、ジボラン、重水素化ジボラン、ホスフィン、砒素の蒸気、およびアルシンが挙げられる。シリルホスフィン［（Ｈ３Ｓｉ）３−ｘＰＲｘ］およびシリルアルシン［（Ｈ３Ｓｉ）３−ｘＡｓＲｘ］（式中、ｘ＝０〜２そしてＲｘ＝Ｈおよび／またはＤ）は、リンおよび砒素ドーパントについて好ましい前駆体である。ＳｂＨ３およびトリメチルインジウムは、それぞれ、アンチモンおよびインジウムの好ましい供給源である。このようなドーパント前駆体は、以下に記載のような好ましい膜の調製に有用である：好ましくは、ホウ素−、リン−、アンチモン−、インジウム−、および砒素−ドープされたケイ素、ＳｉＣ、ＳｉＧｅおよびＳｉＧｅＣ膜およびアロイ。本明細書中で使用される場合、“ＳｉＣ”、“ＳｉＧｅ”、および“ＳｉＧｅＣ”は、種々の割合で示される元素を含有する材料を示す。例えば、“ＳｉＧｅ”は、ケイ素、ゲルマニウムおよび、必要に応じて他の元素（例えば、ドーパント）を含む材料である。“ＳｉＣ”、“ＳｉＧｅ”、および“ＳｉＧｅＣ”は、それ自体は化学量論化学式ではなく、従って示される元素の特定比を含有する材料に限定されない。
【００２４】
供給ガス中のドーパント前駆体の量は、Ｓｉ含有膜中の所望レベルのドーパントを提供するように調節され得る。供給ガス中の典型的な濃度は、総供給ガス重量に基づいて、約１重量／十億（ｐｐｂ）〜約１重量％の範囲内であり得るが、より多いまたはより少ない量が、得られる膜中の所望の特性を達成するために時によっては好ましい。単一ウエハリアクターの好ましいＥｐｓｉｌｏｎＴＭシリーズにおいて、キャリアガス中のドーパント前駆体の希釈混合物は、所望のドーパント濃度およびドーパントガス濃度に依存して、約１０〜約２００標準立方センチメートル毎分（ｓｃｃｍ）の範囲のセットポイントで、質量流量コントローラを介して該リアクターへ送達され得る。該希釈混合物は、好ましくは、トリシランおよび任意の好適なキャリアガスと混合することによって更に希釈される。好ましいＥｐｓｉｌｏｎＴＭシリーズリアクターにおける堆積のための典型的な総流量は、しばしば、約２０標準リットル毎分（ｓｌｍ）〜約１８０ｓｌｍの範囲であり、このような方法に使用されるドーパント前駆体の濃度は、一般的に、総流量に対して少ない。
【００２５】
従来のケイ素源（例えば、シラン）を使用して、結晶性膜が、アモルファス膜を比較的低温で堆積させ、次いで該アモルファス膜をアニールして結晶性膜を形成させることによって形成され得ることが見出されている。この方法は、サーマルバジェット（thermal budget）を保存し、そしてしばしば、より高温で結晶性膜を直接堆積させるよりも速い。しかし、結晶性膜形成の全体的速度を増加させようという試みは、低温で従来のケイ素源を使用してのアモルファス膜の比較的遅い堆積速度によって阻止されていた。更に、このような従来のケイ素源を使用しての混合支持体上における堆積は、上記で議論した理由のために問題がある。
【００２６】
例えば、図１Ａおよび１Ｂは、混合支持体を覆う単結晶膜を作製するための先行技術の方法によって得られた典型的な支持体の概略断面図である。図１Ａは、混合支持体の単結晶部分１３０上における単結晶膜１２０の形成を生じさせる堆積条件下でシランを使用して堆積された膜１１０を示している。図１Ａから、堆積された膜の厚みが均一でないことが明らかであり、何故ならば、下層の混合支持体の誘電性部分１４０上におけるシランの核形成速度が単結晶部分１３０上における核形成速度とかなり異なっているからである。図１Ｂは、混合支持体上におけるアモルファス膜１５０の形成を生じさせる条件下でシランを使用して堆積され、続いて混合支持体の単結晶部分１７０上に単結晶性膜１６０を形成するようにアニーリングした膜を示している。厚み均一性が図１Ａと比較して幾分改善された（何故ならば、アモルファス膜の堆積は、該支持体の形態に対して感受性がより低いため）が、にもかかわらず、問題が残っていることが明らかである。
【００２７】
図２〜５およびそこに示される好ましい実施形態の種々の局面が参照される。図２は、トリシランを使用しての混合支持体上におけるアモルファスＳｉ含有膜の堆積、続いて単結晶および多結晶性領域の両方を有する膜を形成させるアニーリングを図示している。本明細書中で使用される場合、用語“アニーリング（annealing）”は、その結晶性秩序の度合い（degree of crystalline order）を変化させる熱的処理へＳｉ含有材料を供することを意味する。単結晶表面２１０および誘電体表面２２０を有する混合支持体２００は、トリシランＣＶＤ条件２３０に曝されて、表面２１０および２２０の両方の上にアモルファスＳｉ含有膜２４０が堆積される。好ましいトリシラン堆積条件は、所望の厚みを有するアモルファスＳｉ含有膜を作製するに有効な時間、好ましくは約３５０℃〜約５３０℃、より好ましくは約４００℃〜約５００℃、最も好ましくは約４２５℃〜約４７５℃の範囲の堆積温度で、そこに配置された混合支持体２００を有する堆積チャンバ（示さず）へトリシランを導入することを包含する。トリシランは、好ましくはキャリアガスと混合されて、約５０ｓｃｃｍ以上の流量で、温度制御されたバブラーを介してチャンバへ供給ガスの形態で好ましく送達される。供給ガスはまた、上述のような、Ｓｉ含有膜をドーピングまたはアロイング（alloying）するために有用であることが当業者に公知である他の材料を含有し得る。好ましい実施形態において、Ｓｉ含有膜は、ケイ素、ドープトケイ素、ＳｉＧｅ、またはドープトＳｉＧｅである。アモルファス膜２４０は、表１を参照して以下に議論されるように、非常に均一である。次いで、アモルファス膜２４０を約５００℃〜約１１００℃の範囲の温度でアニールして（２５０）、単結晶表面２１０上に単結晶領域２７０そして誘電体表面２２０上に多結晶性領域２８０を有する混合形態結晶性膜２６０を作製する。約５００℃〜約１１００℃の範囲内で、より低温でアニールすることは、より遅くなり、そしてまた誘電体表面２２０上における単結晶領域２７０のエピタキシャル横方向成長（ＥＬＯ）を増加させて多結晶性領域２８０を最小化させる傾向にあり、一方、より高温でアニールすることは、より速くなりそしてまたＥＬＯを最小化する傾向にある。しかし、より高温でアニールすることはまた、サーマルバジェットを消費する傾向にある。好ましくは、アニーリングは、所望の程度までアモルファス膜を結晶化させるに有効である時間、約５３０℃〜約７５０℃、より好ましくは約５５０℃〜約７００℃、なおより好ましくは約５７５℃〜約６５０℃の範囲の温度で行われる。部分的な結晶化は、アモルファスおよび結晶性材料の混合物を含む膜を生じさせる。
【００２８】
図３は、トリシランを使用しての混合支持体上におけるアモルファス膜の堆積、続いて両方の下層表面上に渡って広がる単結晶領域を有する膜を形成させるためのアニーリングを図示している。単結晶半導体表面３１０および誘電体表面３２０を有する混合支持体３００は、トリシランＣＶＤ条件３３０に曝されて、両方の表面３１０および３２０上にアモルファスＳｉ含有膜３４０が堆積される。トリシランＣＶＤ条件３３０は、一般的に、上述のトリシランＣＶＤ条件２３０と同様である。アモルファスＳｉ含有膜３４０は、表１を参照して以下に議論されるように、非常に均一である。次いで、アモルファス膜３４０を、約５００℃〜約７５０℃の範囲の温度でアニール（３５０）して、単結晶表面３１０および誘電体表面３２０の両方の上に、単結晶形態を有する結晶性膜３６０を作製する。７００℃により近い温度でのアニーリングは、より速い傾向にあるが、また、該アニーリング条件は図２に示されるものに近づくので、誘電体表面３２０上における単結晶領域３６０のＥＬＯの程度を減少させる傾向にある。５００℃により近い温度でのアニーリングは、より遅い傾向にあるが、誘電体表面３２０上における多結晶性材料の形成を減少させそしてＥＬＯを好む傾向にある。好ましくは、アニーリングは、所望の程度までアモルファス膜を結晶化させるに有効である時間、約５００℃〜約７００℃、より好ましくは約５３０℃〜約６７５℃、なおより好ましくは約５５０℃〜約６２５℃の範囲の温度で行われる。部分的な結晶化は、アモルファスおよび結晶性材料の混合物を含む膜を生じさせる。
【００２９】
上記から、本明細書中で記載される方法は、単一形態支持体上にアモルファスＳｉ含有膜を堆積させるために使用され得ることが明らかである。例えば、図４は、トリシランを使用して酸化物支持体上にアモルファス膜を堆積させることを図示している。酸化物支持体４００は、トリシランＣＶＤ条件４１０へ曝されて、その上にアモルファスＳｉ含有膜４２０が堆積される。トリシランＣＶＤ条件４１０は、一般的に、上述のトリシランＣＶＤ条件２３０と同様である。アモルファス膜４２０は、次いで、約５００℃〜約１１００℃の範囲の温度でアニールされて（４３０）、単結晶膜４４０が作製され得る。得られる構造４５０は、下記に記載されるような多数の用途に有用であるシリコン−オン−オキサイド（silicon-on-oxide；ＳＯＩ）構造である。５００℃により近い温度でのアニーリングは、より遅い傾向にあるが、より少ないサーマルバジェットを消費する。好ましくは、アニーリングは、所望の程度までアモルファス膜を結晶化させるに有効である時間、約５００℃〜約７５０℃、より好ましくは約５３０℃〜約７００℃、なおより好ましくは約５５０℃〜約６５０℃の範囲の温度で行われる。部分的な結晶化は、アモルファスおよび結晶性材料の混合物を含む膜を生じさせる。
【００３０】
ＳＯＩ構造４５０は、多数の用途に有用な好ましい実施形態である。例えば、図４は、構造４５０が、単結晶膜４４０を覆う単結晶ＳｉＧｅ膜４７０を生じさせる堆積工程４６０のための支持体として役立つプロセスを示している。堆積工程４６０は、単結晶支持体上に単結晶ＳｉＧｅ膜を堆積させるための当業者に公知の任意の方法によって行われ得るが、好ましくはケイ素源としてトリシランを使用して行われる。約３０％以下のＧｅ含有量を有する単結晶膜４７０について、堆積工程４６０は、ＨＦラストクリーンおよび／またはベーク工程（HF last clean and/or bake step）を使用しての堆積のためにエピタキシャル膜４４０を必要に応じて作製した後で、単結晶膜４４０上に単結晶ＳｉＧｅ膜４７０を直接堆積させることによって行われてもよい。約６０％以下のＧｅ含有量を有する単結晶膜４７０について、そして特にＧｅ含有量が約３０％以上である場合、堆積工程４６０は、好ましくは、単結晶支持体５００上に単結晶膜５４０を堆積させるための図５を参照して以下に記載される一般的様式で行われる。
【００３１】
図５は、トリシランを使用した単結晶支持体上におけるアモルファス膜の堆積を図示している。単結晶支持体５００は、トリシランＣＶＤ条件５１０に曝されて、その上にアモルファスＳｉ含有膜５２０が堆積される。トリシランＣＶＤ条件５１０は、一般的に、上述のトリシランＣＶＤ条件２３０と同様である。アモルファス膜５２０は、次いで、約５００℃〜約１１００℃の範囲の温度でアニールされて（５３０）、単結晶膜５４０が作製され得る。５００℃により近い温度でのアニーリングは、より遅い傾向にあるが、より少ない欠陥を有する単結晶膜を生じさせる傾向にありそしてより少ないサーマルバジェットを消費する。好ましくは、アニーリングは、所望の程度までアモルファス膜を結晶化させるに有効である時間、約５００℃〜約７５０℃、より好ましくは約５３０℃〜約７００℃、なおより好ましくは約５５０℃〜約６５０℃の範囲の温度で行われる。部分的な結晶化は、アモルファスおよび結晶性材料の混合物を含む膜を生じさせる。
【００３２】
トリシランを使用してのアモルファスＳｉ含有膜の堆積は、本明細書中で記載されるように行われた場合、従来のケイ素源の使用に対して顕著な利点を提供し得ることがここで判明した。例えば、所定の堆積温度で、トリシランを使用してのＳｉ含有膜の堆積は、好ましくは、トリシランの代わりにシランが使用される場合よりも有意に速い速度で進行する。本明細書中で記載されるアモルファスＳｉ含有膜の堆積は、好ましくは、毎分約５Å以上、より好ましくは毎分約１０Å以上、最も好ましくは毎分２０Å以上の速度で行われる。好ましい実施形態は、支持体表面１平方センチメートル当たり毎分少なくとも約０．００１ミリグラム、より好ましくは支持体表面１平方センチメートル当たり毎分少なくとも約０．００３ミリグラムの送達速度でトリシランが支持体表面に送達される高速堆積方法を提供する。熱的ＣＶＤ条件下、好ましくは約４２５℃〜約５２５℃の範囲の堆積温度で、この実施形態の実行は、好ましくは毎分約１０Å以上、より好ましくは毎分２５Å以上、最も好ましくは毎分約５０Å以上の速度でのＳｉ含有材料の比較的速い堆積（他のケイ素源と比較した場合）を生じさせる。好ましくは、ゲルマニウム源もまた、トリシランと共に表面へ送達されて、それによってＳｉ含有材料としてＳｉＧｅ含有材料を堆積させる。
【００３３】
好ましいアモルファスＳｉ含有膜は、膜の表面にわたって高度に均一である厚みを有する。本明細書中で記載されるような均一または混合支持体上にトリシランを使用して堆積を行う場合、得られるアモルファス膜についてのパーセント厚み不均一性（percent thickness non-uniformity）は、好ましくは、約２０％以下である。膜の平均厚みに依存して、以下の表１に示されるようなパーセント厚み不均一性についての更なる値が好ましいかもしれない。表１に示される％厚み不均一性についての各値は、用語“約”が前に付いているかのように理解されるべきである。
【００３４】
【表１】
2005536054.tif 000003
【００３５】
一般的に、特定の一連のプロセス条件下で堆積された膜についての膜厚均一性（film thickness uniformity）の測定は、約２００ｍｍ〜約３００ｍｍの範囲の直径を有する均一または混合支持体上に膜を堆積することによって成され得る。膜厚均一性は、無作為に選択された直径に沿って複数点厚み測定を行い（ウエハ周縁部での３ｍｍ排除領域内での測定値は採用されない）、種々の厚み測定を平均することにより平均厚みを決定し、そして二乗平均平方根（ｒｍｓ）変動（root mean square (rms) variability）を測定することによって決定される。膜厚を測定するための好ましい機器は、Ｎａｎｏｓｐｅｃ（登録商標）８３００  ＸＳＥ機器（Nanometrics, Inc., Sunnyvale, Californiaから市販）を使用し、そして好ましい測定方法は、このような機器を使用して無作為に選択されたウエハ直径に沿った４９点で膜厚みを測定することを包含する。実際には、厚み変動（thickness variability）は、典型的に、このような測定に続いて該機器から直接得られ、そして従って、手で計算する必要が無い。比較を行うために、結果は、パーセンテージとして結果を表現するために、ｒｍｓ厚み変動を平均厚みで割りそして１００を掛けることによって算出されたパーセント不均一性として表現され得る。このような測定に利用可能でない表面を有する膜（例えば、その上に１以上の更なる層が適用されている膜、または、集積回路内に含まれる膜）の厚み均一性を測定する場合には、膜を切断して（cross sectioned）そして電子顕微鏡で検査する。膜厚みは、切断された膜の最も薄い部分および最も厚い部分で測定され、そしてこれら２点間の厚み測定の範囲（例えば、±６Å）を２つの測定値の合計で割る。この不均一性は、ここでパーセンテージとして表現される。
【００３６】
好ましくは、トリシランを使用してアモルファスＳｉ含有膜を堆積することによって実現される１以上の種々の利点は、アニールして本明細書中で記載される結晶性膜を形成させる場合に１以上の対応する利点を生じさせる。特定のケースにおいて、アニーリング温度または温度範囲は、好ましくは、結晶性の所望の程度およびタイプ、生産速度、および／または該プロセスについてのサーマルバジェットのような因子を考慮することによって選択され、そして典型的に、約５００℃〜約１１００℃の範囲内、好ましくは約５３０℃〜約７５０℃の範囲内、そしてより好ましくは約５２５℃〜約６５０℃である。アニーリングによって達成される結晶性秩序の程度（degree of crystalline order）は、アニーリングの間の時間、温度および圧力、ならびにアモルファス膜の厚みによって影響され得る。例えば、アニーリングの速度は、一般的に、高温および低圧で速くなる。より長いアニーリング時間および／またはより低い圧力は、より高い結晶化度を生じる傾向にある。より薄いアモルファス膜は、より厚い膜よりも、より速くそしてより高い程度まで結晶化する傾向にある。温度および／または圧力は、アニーリングの進行にわたって一定に保持されてもまたは変化されてもよい。
【００３７】
アモルファスＳｉ含有膜を堆積するための本明細書中に記載されるようなトリシランの使用は、堆積された膜をアニーリングすることによって種々の結晶性膜の効率的な製造を可能にする。例えば、望ましい場合、結晶性膜の全体的な製造速度は、トリシランを使用して前駆体アモルファス膜をより迅速に堆積させることによって著しく増加され得；混合形態を有する結晶性膜は、トリシランを使用してアモルファス前駆体膜を混合支持体上に堆積させることによって作製され得；および／または結晶性膜の厚み均一性は、トリシランを使用して、対応して均一なアモルファス前駆体膜を堆積させることによって改善され得る。従って、例えば、得られる結晶性膜についてのパーセント厚み不均一性は、好ましくは、約２０％以下である。結晶性膜の平均厚みに依存して、上記表１に示されるようなパーセント厚み不均一性についての更なる値が好ましいかもしれない。
【００３８】
更に、本明細書中で記載される方法（例えば、トリシランおよび他の元素の供給源を使用してアモルファス膜を堆積させ、次いでアニーリングして結晶化させる）に従って作製された、他の元素を含む好ましい結晶性Ｓｉ含有膜（例えば、ドープトケイ素、Ｓｉ含有アロイ、およびドープトＳｉ含有アロイ）の組成均一性は、トリシランを使用しないで作製された対応する膜と比較して、著しく改善されている。本発明は、動作理論によって制限されないが、アモルファスＳｉ含有膜は、対応する堆積されたままの（as-deposited）結晶性Ｓｉ含有膜よりもより良好である組成均一性の程度を有し、そしてこの組成均一性の程度は、該アモルファス膜がアニールされる場合、実質的に保存されると考えられる。更には、比較的高レベルの非ケイ素元素を含有する結晶性Ｓｉ含有アロイが、本明細書中で記載される方法によって作製され得る。例えば、結晶性ＳｉＧｅは、好ましくは、約１０原子％Ｇｅ以上、より好ましくは約２０原子％Ｇｅ以上、なおより好ましくは約３０原子％Ｇｅ以上を含有する。
【００３９】
従って、好ましい実施形態は、トリシランを使用してアモルファス前駆体膜を堆積させ、次いで該前駆体膜を例えばＳＰＥまたはＥＬＯによりアニールして結晶性膜を形成させることによって、改善された結晶性Ｓｉ含有膜を提供する。該膜が薄くそして混合支持体上にあったとしても、前駆体アモルファス膜を迅速にかつ高度の均一性で堆積する能力は、得られる結晶性膜の生産および品質において対応する改善を可能にする。トリシランの使用は、従来のケイ素源の使用と比較して、特に、ＳＰＥおよびＥＬＯプロセスに有用であり、何故ならば、それは、該プロセスがより速く行われることを可能にし、そして／またはより高品質の結晶性膜の製造を生じさせるからである。
【００４０】
好ましい実施形態において、比較的厚くて高品質のＳｉ含有エピタキシャル膜は、先ず混合支持体上に薄いアモルファスＳｉ含有膜を堆積させ、該アモルファス膜をアニールして両方の下層表面上に薄いエピタキシャル膜を形成させ、次いで該薄いエピタキシャル膜（好ましくは、該薄いエピタキシャル膜を核形成層として使用する）上へ更なるエピタキシャル材料を堆積させることによって、混合支持体上に形成される。好ましくは、該薄いアモルファス膜は、約３００Å以下、より好ましくは約１００Å以下、最も好ましくは約５０Å以下の平均厚みを有する。薄膜（thin films）は、厚膜よりも容易に結晶化する傾向にある。アニーリングは、好ましくは、上記で議論したようなＥＬＯを好む条件下、より好ましくは約５３０℃〜約６７５℃の温度範囲そして約１００Ｔｏｒｒ以下の圧力で行われる。好ましくは、アニーリングは、混合支持体の両方の下層表面上に薄くて均一なエピタキシャル層を生じさせる。この薄いエピタキシャル層は、好ましくは、上層のエピタキシャル膜の引き続いての堆積のための核形成層として役立つ。このような引き続いての堆積は、当業者に一般的に知られている方法によって行われてもよく、またはエピタキシャルＳｉ含有材料の堆積を好む条件（例えば、アモルファスＳｉ含有膜を堆積するために使用されるよりもより高い温度および／またはより低い圧力）下でのトリシランを使用しての堆積によって行われてもよい。得られる総エピタキシャル膜厚は、好ましくは、約１００Å〜約１０，０００Åの範囲内である。
【実施例】
【００４１】
実施例１
この実施例は、混合形態支持体上におけるアモルファスケイ素膜の堆積を示す。
【００４２】
８インチオキサイドパターン化Ｓｉ＜１００＞ウエハ支持体（eight-inch oxide patterned Si <100> wafer substrate）（単結晶表面および誘電体表面の両方を有する）を、ＳＣ１、ＳＣ２およびＨＦ−ラスト溶液（HF-last solutions）を使用してクリーニングおよびエッチングする。次いで、支持体を、Ｅｐｓｉｌｏｎ  Ｅ２５００ＴＭリアクターのロードロック（loadlock）にロードし、そして酸素および水蒸気分圧がリアクターシステム外の周囲空気のそれ未満に顕著に減少されるまで、超高純度窒素雰囲気下でサイクルパージする。次いで、支持体を４００℃のリアクターシステムへ導入し、圧力を５ｓｌｍの水素流量で４０Ｔｏｒｒまで減少させ、そして支持体を２０秒間安定させる。次いで、支持体の温度が４５０℃まで上昇したら、水素流を１０ｓｌｍまで上昇させる。次いで、支持体を１０秒間安定化させ、その後、４００ｓｃｃｍ（水素バブラー）のトリシラン流を４５秒間導入する。約５０Åの厚みを有する連続的な均一のアモルファスシリコン膜が、単結晶表面および酸化物表面の両方の上に堆積される。次いで、支持体をリアクターから取り出し、そしてロードロックに戻す。
【００４３】
実施例２
この実施例は、混合支持体上にアモルファスシリコン膜をアニーリングして、単結晶領域および滑らかで連続的な多結晶性領域を有する結晶性膜を作製することを示す。
【００４４】
５０Åアモルファスシリコン膜を、実施例１に記載の方法によって、混合形態支持体上に堆積させる。次いで、該膜を、６２５℃、５分間、１００Ｔｏｒｒの圧力、３０ｓｌｍ水素ガス流下で、リアクター内でアニールする。これは、単結晶表面上に単結晶領域を有しそして誘電体表面上に滑らかなポリシリコン領域を有する結晶性膜へのアモルファスシリコン膜の変換を生じさせる。
【００４５】
実施例３
この実施例は、上層のアモルファスシリコン膜をアニールして、固相エピタキシー（ＳＰＥ）により下層の結晶Ｓｉ＜１００＞表面上に単結晶領域を、そしてＥＬＯ（ラテラル固相エピタキシー（Lateral Solid Phase Epitaxy ; ＬＳＰＥ）としても公知）により下層の誘電性ＳｉＯ２表面上に単結晶領域を有する結晶性膜を作製することを示す。
【００４６】
１５０Åアモルファスシリコン膜を、実施例１に記載の方法によって、混合形態支持体上に堆積させる。次いで、該膜を、５７５℃、１０分間、大気圧、３０ｓｌｍアルゴンキャリアガス流下でアニールする。これは、下層の単結晶表面（ＳＰＥによる）および下層の誘電体表面（ＥＬＯによる）上における単結晶膜へのアモルファスシリコン膜の変換を生じさせる。
【００４７】
本明細書中に記載される全ての特許、特許出願および論文は、本明細書中で、その全てが参考として援用される。当業者によれば、種々の省略、付加および修飾が、本発明の範囲から逸脱することなく上述のプロセスに対して行われ得、そしてこのような修飾および変化の全てが、添付の特許請求の範囲によって規定されるような本発明の範囲内に入るように意図されることが理解される。
【図面の簡単な説明】
【００４８】
【図１】図１Ａおよび図１Ｂは、混合支持体を覆う単結晶性膜を作製するための先行技術によって得られる構造の概略断面図である。図１Ａは、混合支持体の単結晶部分上に単結晶膜を形成させる堆積条件下でシランを使用して堆積させた膜を示している。図１Ｂは、混合支持体上にアモルファス膜を形成させる条件下でシランを使用して堆積され、続いて混合支持体上の単結晶性部分上に単結晶性膜を形成するようにアニールされた膜を示している。
【図２】図２は、トリシランを使用して混合支持体上にアモルファスＳｉ含有膜を堆積させ、次いでアニールして下層の単結晶表面上に単結晶領域をそして下層の誘電体表面上に多結晶性領域を形成させるためのプロセスを図示している。
【図３】図３は、トリシランを使用して混合支持体上にアモルファスＳｉ含有膜を堆積させ、次いでアニールして下層の単結晶表面および下層の誘電体表面上に単結晶領域を形成させるためのプロセスを図示している。
【図４】図４は、トリシランを使用して誘電性支持体上にアモルファスＳｉ含有膜を堆積させ、アニールして下層の誘電体表面上に単結晶領域を形成させ、次いで該単結晶領域上に単結晶膜を堆積させるためのプロセスを図示している。
【図５】図５は、トリシランを使用して単結晶支持体上にアモルファスＳｉ含有膜を堆積させ、次いでアニールして下層の単結晶表面上に単結晶領域を形成させるためのプロセスを図示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
2005536054.tif 000009