(57)【要約】本発明は、基板（１）を含む本体（１１）と強誘電体層（２）とを有し、強誘電体層（２）には、基板（１）と反対方向に面する側に接続導体（３）が設けられ、強誘電体層が、無酸素強誘電体材料（２）を含むとともに、活性電気素子（４）、特に記憶素子（４）を形成するために使用される、強誘電体デバイス（１０）に関する。そのようなデバイスは、魅力的な不揮発性メモリデバイスを形成する。本発明においては、基板（１）と強誘電体層（２）との間に導電層（５）が存在し、この導電層は、強誘電体層（２）の更なる接続導体（５）を形成し、活性電気素子（４）は、強誘電体層（２）が接続導体（３，５）のうちの少なくとも一方とショットキー接合を形成する結果として得られる。実際には、そのようなデバイス（１０）は、好ましくは単結晶性のシリコン基板上に容易に形成できる良好に実行可能な記憶素子（４）を備えていることが分かった。デバイス（１０）は、電界効果トランジスタ（６）を更に備えていることが好ましく、また、素子（４）は、トランジスタ（６）のソース又はドレイン領域（７）の上側に位置することが好ましい。また、活性素子は、ダイオードとしても機能し得る。
2005536068.tif 000002
【特許請求の範囲】
【請求項１】
基板を含む本体と強誘電体層とを有し、前記強誘電体層には、前記基板と反対方向に面する側に接続導体が設けられ、前記強誘電体層が無酸素強誘電体材料を含み且つ活性電気素子を形成するために使用される強誘電体デバイスにおいて、前記基板と前記強誘電体層との間には導電層が位置し、前記導電層は、前記強誘電体層の更なる接続導体を形成し、前記接続導体のうちの少なくとも一方とショットキー接合を形成する結果として、活性電気素子が形成されることを特徴とする、強誘電体デバイス。
【請求項２】
前記活性電気素子が記憶素子であることを特徴とする、請求項１に記載の強誘電体デバイス。
【請求項３】
前記本体が半導体本体を構成し、前記基板が好ましくは単結晶性の半導体基板を構成することを特徴とする、請求項２に記載の強誘電体デバイス。
【請求項４】
前記半導体本体は、ソース領域とドレイン領域とゲート電極とを有する電界効果トランジスタを備え、更なる接続導体は、前記電界効果トランジスタのソース又はドレイン領域上に位置するとともに、前記ソース領域又は前記ドレイン領域の接続導体としての機能を果たすことを特徴とする、請求項３に記載の強誘電体デバイス。
【請求項５】
前記記憶素子及び前記ソース又はドレイン領域は、投影状態で見て、重なり合っていることを特徴とする、請求項４に記載の強誘電体デバイス。
【請求項６】
前記更なる接続導体と前記強誘電体層との間にショットキー接合が形成され、前記更なる接続導体は、前記電界効果トランジスタのソース又はドレイン領域と共にオーム接触を形成し、一方、前記接続導体は、前記強誘電体層と共にオーム接触を形成することを特徴とする、請求項４又は５に記載の強誘電体デバイス。
【請求項７】
前記強誘電体材料としてカルコゲニドが選択されることを特徴とする、請求項１から６のいずれかに記載の強誘電体デバイス。
【請求項８】
選択されたカルコゲニドがＺｎｘＣｄ１−ｘＳであり、ＺｎｘＣｄ１−ｘＳは、好ましくは０．３〜０．５の範囲のＺｎ含有量ｘを有することを特徴とする、請求項７に記載の強誘電体デバイス。
【請求項９】
一方の接続導体のための材料としてＰｔ又はＡｕが選択され、他方の接続導体のための材料としてＡｇ又はＡｌが選択されることを特徴とする、請求項８に記載の強誘電体デバイス。
【請求項１０】
カルコゲニドとしてＣｕ２Ｓが選択されることを特徴とする、請求項７に記載の強誘電体デバイス。
【請求項１１】
一方の接続導体のための材料としてＣｕが選択され、他方の接続導体のための材料としてＷが選択されることを特徴とする、請求項１０に記載の強誘電体デバイス。
【請求項１２】
無酸素強誘電体材料のドーピング濃度が非常に高いことにより、接続導体又は接続導体と強誘電体層との間にオーム接触が形成され、動作中、通電状態の前記強誘電体層内の電場は、記憶素子をＯＦＦに切換えることができる程度に十分高いことを特徴とする、請求項２，３，４，５又は６のいずれかに記載の強誘電体デバイス。
【請求項１３】
Ｎ×Ｍ（Ｎ及びＭは自然数）の前記記憶素子から成るマトリクスを備え、前記記憶素子の各々の両側が電気接続部に接続されていることを特徴とする、請求項１２に記載の強誘電体デバイス。
【請求項１４】
各記憶素子は、ソース領域とドレイン領域とゲート電極とを有する対応する電界効果トランジスタに結合し、前記デバイスには、Ｎ個の第１の導体トラックと、Ｍ個の第２の導体トラックと、グランド接続部とが設けられ、各記憶素子は、接続導体を介してＮ個の第１の導体トラックのうちの１つに接続されるとともに、更なる接続導体を介して電界効果トランジスタのソース又はドレイン領域に接続され、これらのうちの他方のドレイン又はソース領域はグランド接続部に接続され、一方、電界効果トランジスタのゲート電極は、Ｍ個の第２の導体トラックのうちの１つに接続されていることを特徴とする、請求項１３に記載の強誘電体デバイス。
【請求項１５】
活性電気素子がダイオードであることを特徴とする、請求項１に記載の強誘電体デバイス。
【請求項１６】
請求項１から１５のいずれかに記載の強誘電体デバイスを製造する方法であって、基板を含む本体が形成され、前記デバイスには強誘電体層が設けられ、前記強誘電体層には前記基板と反対方向に面する側に接続導体が設けられ、活性電気素子を形成するために使用される強誘電体層のための材料として無酸素強誘電体材料が選択される方法において、前記基板と前記強誘電体層との間には導電層が設けられ、この導電層は、前記強誘電体層の更なる接続導体を形成し、強誘電体層と接続導体のうちの少なくとも一方との間にショットキー接合を形成することにより記憶素子が得られることを特徴とする方法。
【請求項１７】
活性電気素子が記憶素子として形成される、請求項１６に記載の方法。
【請求項１８】
本体が半導体本体となるように形成され、基板として半導体基板が選択されることを特徴とする、請求項１７に記載の方法。
【請求項１９】
前記半導体本体にはソース領域とドレイン領域とゲート電極とを有する電界効果トランジスタが形成され、前記更なる接続導体は電界効果トランジスタの前記ソース又はドレイン領域上に位置するとともに、ソース領域又はドレイン領域の接続導体となるように形成されていることを特徴とする、請求項１７に記載の方法。
【請求項２０】
前記更なる接続導体と前記強誘電体層との間にショットキー接合が形成され、前記接続導体と前記強誘電体層の間にオーム接触が形成され、また前記更なる接続導体と前記電界効果トランジスタのソース又はドレイン領域の間にオーム接触が形成されることを特徴とする、請求項１７、１８又は１９に記載の方法。
【請求項２１】
導電層の一部を強誘電体材料に変換することにより前記強誘電体層が形成され、前記接続導体のうちの一方は、前記導電層の残存する部分によって形成されることを特徴とする、請求項１７、１８、１９又は２０のいずれかに記載の方法。
【請求項２２】
Ｎ×Ｍ（Ｎ及びＭは自然数）の前記記憶素子から成るマトリクスが形成され、前記記憶素子の各々の両側には１つの電気接続部が設けられていることを特徴とする、請求項１７から２１のいずれかに記載の方法。
【請求項２３】
各記憶素子はデバイスに形成された電界効果トランジスタに結合されるとともに、前記記憶素子に対応付けられ、電界効果トランジスタは、ソース領域とドレイン領域とゲート電極とを備え、前記デバイスにはＮ個の第１の導体トラックと、Ｍ個の第２の導体トラックと、グランド接続部とが設けられ、各記憶素子は接続導体を介してＮ個の第１の導体トラックのうちの１つに接続されるとともに、更なる接続導体を介して対応する電界効果トランジスタのソース又はドレイン領域に接続され、これらのうちの他方のドレイン又はソース領域はグランド接続部に接続され、一方、ゲート電極はＭ個の第２の導体トラックのうちの１つに接続されていることを特徴とする、請求項２２に記載の方法。
【請求項２４】
前記強誘電体デバイスは、強誘電体記憶効果が生じる電圧範囲外で動作されることを特徴とする、請求項１５に記載の強誘電体デバイスを動作する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板を含む本体と強誘電体層とを有し、強誘電体層には基板と反対方向に面する側に接続導体が設けられ、強誘電体層が無酸素強誘電体材料を含み且つ活性電気素子を形成するために使用される、強誘電体デバイスに関する。活性電気素子が記憶素子である場合、そのデバイスは、不揮発性メモリを構成するとともに、何回も読み取ることができることを一つの理由として、不揮発性半導体記憶素子に代わる魅力的な代替物となる。誘電体層中における無酸素強誘電体材料の存在は、隣接する半導体材料との反応であって、デバイスの電気的特性に悪影響を与える虞がある電気絶縁性を有する酸化物の形成を引き起こす反応が除外されるという重要な利点を有している。また、本発明はそのようなデバイスの製造方法に関する。
【背景技術】
【０００２】
冒頭の段落に記載したタイプのデバイスは、１９９４年１２月１３日発行の米国特許出願US5,373,176から周知である。その明細書には、ＣｄＴｅ半導体基板上に設けられ、且つその上にゲート電極が存在する強誘電体層を備えるＭＦＳ（金属強誘電性半導体）構造に関して説明している。このＭＦＳ構造は、基板の一部を構成し且つ基板内に存在する２つのドープ領域を構成する記憶素子を形成するために使用される。強誘電体層は、ＺｎＣｄＴｅを構成するカルコゲニドの形態で無酸素強誘電体材料を含む。そのデバイスの利点は、基板上の強誘電体層のエピタキシャル成長によって、（ＣｄＴｅ）基板と（ＺｎＣｄＴｅ）強誘電体層との間で質の高い界面を得ることができるということである。このような高質の界面は、適切に機能するデバイスを得るために必要である。
【０００３】
上記特許において、カルコゲニドは、少なくとも１つの元素、好ましくは金属と、Ｓ，Ｓｅ，Ｔｅのうちの少なくとも１つの元素とから成る化合物を含む材料を意味する。無論、この化合物も、特に、例えばＡ１ｘＡ２１−ｘＢの組成を有する混晶を含んでいる。ここで、Ａ１は、元素Ｚｎ，Ｃｄ，Ｈｇ，Ａｌ，Ｇａ，Ｉｎ又はＴｌのうちの一つ又は複数を含み、Ａ２は、元素Ｓｉ，Ｇｅ，Ｓｎ及びＰｂのうちの一つ又は複数を含み、また、Ｂは、元素Ｓ，Ｓｅ，Ｔｅのうちの一つ又は複数を含む。また、ｘの値の範囲は、０〜１である。なお、上記特許において、無酸素とは強誘電体材料中に酸素を意図的に添加するものでもなく、また、強誘電体材料中に意図的に酸素をドーピングするものでもないことを意味する。したがって、高純度の材料及び処理を使用する際に避けられない限り、強誘電体材料だけが酸素を含む。
【０００４】
周知のデバイスの欠点は、強誘電体層を半導体基板上で直接的に成長させる必要があることである。このことは、特に基板がＳｉを含んでいる場合には困難である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明の目的は、シリコン基板等の他の基板上に形成することができるデバイスを提供することである。また、デバイスは容易に製造できなければならない。
【課題を解決するための手段】
【０００６】
前記課題を達成するため、本発明によれば、冒頭の段落で説明したタイプのデバイスは、基板と強誘電体層との間に導電層が位置し、この導電層が強誘電体層の更なる接続導体を形成し、強誘電体層が接続導体の少なくとも一方とショットキー接合を形成する結果として、活性電気素子が形成されることを特徴としている。本発明は、まず、強誘電体材料において記憶効果を得るためにはエピタキシャル成長が不要であるという認識に基づいている。また、材料が多結晶である場合、この材料は多結晶層の結晶が少なくとも大部分において順序付けられている場合に使用することができる。当該材料はこの性質を示し、すなわち成長が最も速い方向に結晶が方向付けられる頻度が高い。ここで考慮される材料の場合、この方向は、一般に成長する層の厚み方向に対して略垂直に延在する方向に対応している。その結果、導電層又は絶縁層において一般的である非単結晶層も、単結晶基板と強誘電体層との間に位置させることができる。基板であっても、単結晶である必要はない。また、本発明は、導電層を中間層として選択することにより、この導電層が更に接続導体としての機能を果たす場合には、強誘電体層と接続導体及び更なる接続導体との接合部のうちの少なくとも一方がショットキー接合となるように具体化されると仮定すると、依然として記憶素子が強誘電体層によって形成されるという認識に基づいている。その結果、強誘電体層を半導体基板上に設ける必要がなくなり、それにより、シリコン基板を使用して、所望の特性を有するデバイスが可能になる。ショットキー接合に関連付けられたショットキーバリアを荷電粒子が通り抜けることができ、また、分極を変更することによって素子の導電率に影響を与えることができるため、空乏領域のサイズが変化する。記憶素子を２つの状態間で何回も切り換えることができる。
【０００７】
本発明に係るデバイスの更なる利点は、その製造がシリコンデバイスを製造するために一般的に使用される方法に良く適合することである。この方法の最後の処理工程は、水素雰囲気中での、いわゆるアニーリング工程であることが好ましい。使用される材料、例えば前述したカルコゲニド材料が酸素を含まないことにより、そのような処理工程が可能となる。強誘電体層が酸素を含んでいた場合には、水素が強誘電体層の化学量論に影響を与え、そのため、前記層の特性が影響を受ける。誘電体層が無酸素強誘電体材料を含むことにより、強誘電体材料と隣り合う金属層のうちの１つとの間の反応であって、デバイスの電気的特性に悪影響を与える虞がある電気絶縁性を有する酸化物の形成を引き起こす反応が除外される。最後に、重要な利点は、一般に比較的低温度で前記強誘電体材料を製造できることである。このことにより、シリコン技術における集積化が非常に容易になる。
【０００８】
本発明に係るデバイスの好ましい実施形態においては、活性電気素子が記憶素子である。本発明に係るデバイスにおいて、本体は前述した説明に基づき、半導体本体を構成することが好ましく、また、基板は単結晶性の半導体基板を構成することが好ましい。それ自体一般的である基板、例えば（１００）指向の単結晶シリコン基板が非常に適している。
【０００９】
特に好ましい変形例において、本発明に係るデバイスは、ソース領域とドレイン領域とゲート電極とを有する電界効果トランジスタを備え、また、更なる接続導体は、電界効果トランジスタのソース領域又はドレイン領域上に位置するとともに、ソース領域又はドレイン領域の接続導体としての機能も果たす。そのようなトランジスタは、半導体デバイスが多数の記憶素子を備えている場合（実際に、それが好ましいことが多い）には、選択手段として非常に適切に使用することができる。また、そのようなトランジスタは、特に半導体基板としてシリコンを基本的に使用する技術を使用して、非常に容易に製造することができる。更なる接続導体もトランジスタのための接続導体（接続導体のうちの１つ）として機能することにより、製造が比較的簡単になる。また、投影状態で見てソース領域又はドレイン領域と記憶素子とが上下に位置している場合には、本発明に係るデバイスを非常にコンパクトにできるが、これは更なる重要な利点である。例えばそのことによって、多くの（Ｃ）ＭＯＳ（＝（相補型）金属酸化膜半導体）プロセスにおいて一般的な、所謂コンタクトメタルプラグ内に記憶素子を組み込むことができる。また、これらは比較的厚く、多くの場合タングステン等の金属を含んでいる。
【００１０】
好ましい変形例においては、更なる接続導体と強誘電体層との間にショットキー接合が形成され、ショットキー接合は、電界効果トランジスタのソース領域又はドレイン領域とのオーム接触を形成し、一方、接続導体は、強誘電体層とのオーム接触を形成する。その結果、アルミニウムを接続導体として使用することができる。これは、シリコン技術においては、極く一般的なことである。この接続導体がデバイスの外側に位置し、したがって製造プロセスの後半の段階で接続導体が設けられるため、この接続導体は、多くの場合に製造プロセスの初期において必要とされる比較的高い温度によって悪影響を受けない。また、強誘電体層とのショットキー接合を形成するのに適した白金を適切に使用して、シリコンのｎ＋ドーピングされたソース領域又はドレイン領域とのオーム接触を形成することもできる。
【００１１】
強誘電体層と共にショットキー接合を形成する接続導体のための材料として適切に使用できる材料は、Ｐｔ又はＡｕである。Ａｇ又はＡｌは、強誘電体層と共にオーム接触を形成する接続導体の材料として、非常に適切に使用することができる。
【００１２】
無酸素強誘電体材料としてＺｎｘＣｄ１−ｘＳ等のカルコゲニドを含む強誘電体層を使用することにより、好ましい結果が得られる。ＺｎｘＣｄ１−ｘＳは、０．３〜０．５の範囲のＺｎ含有量ｘを有していることが好ましい。また、無酸素強誘電体材料としてＣｕ２Ｓを使用することにより、非常に有用な結果が得られた。そのような材料の重要な更なる利点は、それが有毒な成分を含まないという点である。したがってそのような場合、デバイスが例えばその有用な寿命後に処分されても、環境への影響は全く無いか、あるいは実質上無いに等しい。また、本発明に係るデバイスが製造される製造環境の安全性が向上するという結果も得られる。Ｃｄ等の開始材料は、製造環境において使用が禁止されることが多くなっている。Ｃｕ２Ｓの場合には、接続導体のためにＣｕ及びＷを有利に使用することができる。これらはより許容される傾向にあり、且つ（シリコン）半導体技術において適用される材料である。
【００１３】
無酸素強誘電体材料のドーピング濃度が非常に高く選択されることから、接続導体又は更なる接続導体と強誘電体層との間でオーム接触が形成されるとともに、動作中に、通電状態の強誘電体層内の電場が記憶素子をＯＦＦに切り換えることができる程度に十分高くなることが好ましい。
【００１４】
本発明に係るデバイスがＮ×Ｍ（Ｎ及びＭは自然数）の記憶素子から成るマトリクスを備え、各記憶素子の両側が電気接続部に接続されることが好ましい。大きな容量を有するメモリはそのように形成され得る。各記憶素子は、ソース領域とドレイン領域とゲート電極とを有する対応する電界効果トランジスタに結合され、デバイスにはＮ個の第１の導体トラックと、Ｍ個の第２の導体トラックと、グランド接続部とが設けられ、各記憶素子は接続導体を介してＮ個の第１の導体トラックのうちの１つに接続されるとともに、更なる接続導体を介して電界効果トランジスタのソース領域又はドレイン領域に接続され、電界効果トランジスタのドレイン領域又はソース領域は、グランド接続部に接続され、電界効果トランジスタのゲート電極は、Ｍ個の第２の導体トラックのうちの１つに接続されていることが好ましい。このような構成により、記憶素子を読み取ることができる一方、必要な導体トラックの数は限られる。
【００１５】
なお、本発明に係るデバイスは、重要な利点を有するダイオードのようなデバイスを形成し得る。これらの新規なダイオードを既存のダイオードと比較した際の利点は、順方向−逆方向電流比が同じ場合において作動電圧が低く、また、順方向における電流密度が高く、したがって、同じ順方向電流のための面積が小さく、単結晶基板を必要としないという点である。一実施形態において、デバイスは、強誘電体の性質に関連付けられた記憶効果が生じる電圧範囲外でダイオードとして使用される。この電圧範囲は図２に示されており、図中の点Ａから点Ｂの間である。
【００１６】
本発明に係る強誘電体デバイスの製造方法は、基板を含む本体が形成され、デバイスには強誘電体層が設けられ、強誘電体層には接続導体が設けられ、強誘電体層のための材料として無酸素強誘電体材料が使用され、活性電気素子を形成するために前記強誘電体層が使用される方法であって、基板と強誘電体層との間には導電層が設けられ、この導電層は、強誘電体層の更なる接続導体を形成し、強誘電体層と接続導体のうちの少なくとも一方との間にショットキー接合を形成することにより記憶素子が形成されることを特徴とする。このようにすると、前述した利点を有する強誘電体デバイスを簡単な方法で得ることができる。好ましい実施形態においては、活性電気素子が記憶素子として形成される。本体が半導体本体の形態を成すことが好ましく、基板として単結晶の半導体基板が使用されることが好ましい。半導体本体には、ソース領域とドレイン領域とゲート電極とを有する電界効果トランジスタが形成され、更なる接続導体は、電界効果トランジスタのソース領域又はドレイン領域上に位置するとともに、ソース領域又はドレイン領域の接続導体となるように形成されていることが好ましい。
【００１７】
好ましい変形例においては、導電層の一部を強誘電体材料に変換することにより強誘電体層が形成され、接続導体のうちの一方が、導電層の残存する部分によって形成される。その結果、方法が簡略化され、金属と無酸素強誘電体材料との間で良好な接触が得られる。したがって、Ｃｕ層の一部をＣｕ２Ｓに変換することができる。
【００１８】
好ましい変形例においては、更なる接続導体と強誘電体層との間にショットキー接合が形成され、更なる接続導体は、ソース領域又はドレイン領域の接続導体としての機能も果たし、一方、接続導体と強誘電体層との間でオーム接触が形成される。好ましくは、Ｎ×Ｍ（Ｎ及びＭは自然数）の記憶素子から成るマトリクスが形成され、各記憶素子の両側には１つの電気接続部が設けられる。好ましくは、各記憶素子は、デバイスに形成された電界効果トランジスタに結合されるとともに、前記記憶素子に対応付けられ、電界効果トランジスタは、ソース領域とドレイン領域とゲート電極とを備え、デバイスには、Ｎ個の第１の導体トラックと、Ｍ個の第２の導体トラックと、グランド接続部とが設けられ、各記憶素子は、接続導体を介してＮ個の第１の導体トラックのうちの１つに接続されるとともに、更なる接続導体を介して対応する電界効果トランジスタのソース領域又はドレイン領域に接続され、電界効果トランジスタのドレイン領域又はソース領域がグランド接続部に接続され、一方、ゲート電極が、電界効果トランジスタのＭ個の第２の導体トラックのうちの１つに接続されている。
【００１９】
本発明のこれらの態様及び他の態様は、後述する実施形態から明らかであり、これらの実施形態を参照して本発明の態様について説明する。
【００２０】
図面は一定の比率で描かれておらず、また、明確さのため厚み方向の寸法等の幾つかの寸法が誇張されている。図中、同様の参照符号は、可能な限り同様の領域又は部分を示す。
【発明を実施するための最良の形態】
【００２１】
図１は、本発明に係る強誘電体デバイス１０の厚み方向に対して直角な概略断面図である。デバイス１０は、半導体基板１を有する半導体本体１１を備えている。この半導体デバイスは、基板１と反対方向に面する側に接続導体３が設けられた強誘電体層２を更に備えている。それにより、この場合に１つの記憶素子４が形成され、また、強誘電体２は無酸素強誘電体材料、ここではカルコゲニドを含んでいる。
【００２２】
本発明においては、半導体基板１と強誘電体層２との間に、導電層５、好ましくは金属層５が位置している。この導電層は、強誘電体層２の更なる接続導体５を形成しており、接続導体３，５のうちの少なくとも一方と共に強誘電体層２がショットキー接合を形成することにより、記憶素子４が得られる。以下に詳細に説明するように、このようなデバイス１０は、シリコンから成る半導体基板１上で非常に簡単に形成することができるとともに、優れた特性を有する記憶素子４を備える。本発明に係るデバイス１０の更なる重要な利点は、その製造が、シリコンデバイスを製造するために通常使用される方法と非常に良く適合するという点である。この方法の最終的な処理工程は、水素を含む雰囲気中で行なわれるアニーリング工程であることが有利である。そのようなアニーリング工程は、使用される強誘電体材料が酸素を含まないことにより可能となる。強誘電体層２が酸素を含むことになると、水素が強誘電体層の化学量論に対して、すなわち層２の特性に対して簡単に影響を与えるであろう。
【００２３】
また、この実施例において、デバイス１０は、ソース領域７とドレイン領域８とゲート領域９とを有する１つの電界効果トランジスタ６を備えている。また、更なる接続導体５は、ソース領域上又はドレイン領域上、この場合には、トランジスタ６のソース領域７上に位置しており、ソース又はドレイン領域７，８の接続導体５として使用されている。この実施例において、投影状態で見ると、記憶素子４は、ソース領域又はドレイン領域内、この場合にはドレイン領域７内に位置している。その結果、デバイス１０は、コンパクトであり、比較的容易に製造することができる。この実施例の場合のように、デバイス１０が多数の記憶素子４を備え、各記憶素子４が図１に示される１つの電界効果トランジスタに結合される際には、電界効果トランジスタ６の存在は非常に有利である。したがって、この実施例において、デバイス１０は多数の記憶素子４を有する半導体メモリを形成しており、図１には、これらの記憶素子のうちの１つが示されている。
【００２４】
この実施例のデバイス１０においては、更なる接続導体５、ここでは白金層５と、強誘電体層２、ここではＺｎ含有量ｘが約４０％のＺｎｘＣｄ１−ｘＳ層２との間に、ショットキー接合が形成されている。バリアとしての機能を果たす、ここでは１０ｎｍの薄いＴｉ層１５を介して、白金５はトランジスタ６のソース領域７とオーム接触を形成している。ここでＡｇを含む接続導体３は、強誘電体層２とオーム接触を形成している。これらの層の厚みは、ＺｎｘＣｄ１−ｘＳ層２においては１００ｎｍであり、Ｐｔ層５においては５０ｎｍであり、Ａｇ層３においては５０ｎｍである。この実施例において、記憶素子４の横方向の寸法は、１μｍ×１μｍである。ＺｎｘＣｄ１−ｘＳ層に適した厚みは、２５ｎｍ〜５００ｎｍの範囲である。ＺｎｘＣｄ１−ｘＳ層２のドーピング濃度は、一方では更なる接続導体５と強誘電体層２との間でオーム接触を形成することができる程度に十分高くなるように選択される。他方において、ドーピング濃度は、動作中に通電状態の強誘電体層２の電界が記憶素子をＯＦＦに切り換えることができる程十分高くならないよう、あまり高く選択されるべきではない。以下、図２を参照しつつ、デバイス１０の動作、特に記憶素子４の動作について説明する。
【００２５】
図２は、この実施例のデバイス１０の記憶素子４の電流−電圧特性を示す。記憶素子４が低インピーダンス状態にある当初において、電流Ｉは電圧Ｖの増大に伴い、曲線２１にしたがって立ち上がる。電圧が約＋０．３ボルトになる点Ａにおいては、ＺｎｘＣｄ１−ｘＳ層２がその極性を変化させ、素子４が高インピーダンス状態に切り換わる。更に電圧Ｖを増大させても、更なる効果は得られない。電圧Ｖが減少する場合には、要素４は図中に点Ｂで示される約−０．１ボルトの反転切換電圧に達するまで、曲線２２に示される高インピーダンス状態を保持する。そして、前記反転切換電圧に達した瞬間から、要素は、（再び）曲線２１に示される低インピーダンス状態になる。電圧Ｖが−０．４ボルトまで更に減少しても、更なる効果は得られない。デバイス１０の動作は、通常、以下の通りである。すなわち＋０．４Ｖの短い電圧パルスによって素子４が高インピーダンス状態（“０”）にされるとともに、短い電圧パルスによって素子４が低インピーダンス状態（“１”）にされる。低い電圧Ｖ、例えばその絶対値が約０．１Ｖよりも小さい電圧Ｖにおいて、要素４のインピーダンスを読み取る。上述したように、デバイス１０は多数の記憶素子４を備えており、そのうちの４つが図３に示されている。
【００２６】
図３は、この実施例のデバイス１０の回路を概略的に示す。デバイス１０は、多数の、例えば１００個の第１の導体トラック２０を備えており、そのうちの２つが図３に示されている。また、デバイス１０は多数の、この場合も１００個の第２の導体トラック３０を備えており、そのうちの２つを図３に示す。各素子４は、接続導体３を介して第１の導体トラック２０のうちの１つに接続されるとともに、更なる接続導体５を介してトランジスタ６のソース領域７に接続されている。トランジスタ６のドレイン領域８は、グランド接続部４０に接続されている。一方、トランジスタ６のゲート電極９は、第２の導体トラック３０のうちの１つに接続されている。したがって、ゲート電極９に電圧を印加することにより、トランジスタ６を介して、インピーダンス状態を調整するか、読み取るか又はその両方かのための対応する素子４を選択することができる。
【００２７】
この実施例のデバイス１０は、本発明に係る方法により、以下のような方法で製造される。低ドーピング濃度のｐ型ドーピングを伴って（１００）シリコン基板１（図１参照）から開始される。前記基板には、通常のプロセスを使用するそれ自体周知の方法で、ＬＯＣＯＳ（＝ＬＯＣａｌシリコンの酸化）領域１２によって取り囲まれたドレイン領域８及びｎ型ソース領域７を有するＮ−ＭＯＳトランジスタ６が形成される。この場合、これらの下側であって、ドレイン領域８の側にはｎ型領域１３の一部が見える。また、ここで図示しない相補的Ｐ−ＭＯＳトランジスタが形成される。ゲート電極９は、ｎ型多結晶シリコンによって形成されるとともに、二酸化珪素及びシリコンナイトライドの少なくとも一方を含む単離層１４によって取り囲まれる。例えばスパッタリングによりチタン層１５及び白金層５がソース領域７及びドレイン領域８に加えられるとともに、これらのチタン層１５及び白金層５は、前記領域と共にオーム接触を形成する。局所的に、ここではソース領域７の場所に、スパッタリングによってＺｎｘＣｄ１−ｘＳ層が設けられる。この技術は、化学量論的組成の、ここでは４０％のＣｄを含むＺｎｘＣｄ１−ｘＳを加えるのに特に適している。ソース領域７の場所で、パターン化されたＺｎｘＣｄ１−ｘＳ層２には、ＺｎｘＣｄ１−ｘＳ層２と共にオーム接触を形成する銀層３が設けられる。導電層３，５は、例えばＣＶＤ（＝化学蒸着）によって設けられる図示しない二酸化珪素層により、第１及び第２の導電トラック２０，３０から分離される。図３に示されるように各トランジスタ６及び各記憶素子４に接続される第１及び第２の導電トラック２０，３０同士の絶縁に対しても同じことが当てはまる。製造プロセスは、図示しないシリコンナイトライド保護層を設け、その後水素を含む雰囲気でのアニーリング工程によってデバイス１０がアニール処理されることにより完了する。
【００２８】
図４は、前述した実施例のデバイス１０の記憶素子４の他の変形例における電流−電圧特性を示している。この実施例において、記憶素子４は無酸素強誘電体材料としてＣｕ２Ｓを含む強誘電体層２を備えている。この実施例において、接続導体３及び更なる接続導体５はそれぞれ、Ｃｕ及びＷを含んでいる。この変形例のデバイスの非常に重要な利点は、デバイスが含んでいる元素が有毒ではなく、あるいは少なくとも感知できるほど有毒ではないという点である。その結果、デバイスがその通常の寿命後に処分された際における環境への影響、及び製造環境におけるその許容性が実質的に向上する。図４に示す画像は、図２に示されるものにほぼ対応している。本発明に係るデバイスのこの変形例の動作については、図２に関する説明を参照されたい。本発明に係るデバイスが製造される製造環境の安全性は高まる。
【００２９】
図４に示されるデバイスでは、この変形例においても同様に、Ｃｕ層をＣｕ２Ｓに部分的に変換することにより、Ｃｕ２Ｓが形成されることが好ましい。この場合、そのような変換は、Ｋ２Ｓｘの水溶液（ｘ＞１）を用いてＣｕ層を処理することによって行なわれる。これは、無酸素強誘電体層と同時に、２つの接続導体のうちの一方が、この場合には残存するＣｕ層によって形成されるという利点を有している。
【００３０】
強誘電体層２のために、様々な無酸素強誘電体材料を選択することにより、本発明に係るデバイスの他の変形例を簡単な方法で作ることができる。前記様々な無酸素強誘電体材料としては、例えば、ピクニドと称される化合物、カルコゲニド及びハロゲン化物（すなわち、一つ又は複数の元素から成る化合物であって、そのうちの一つ又は複数の元素が元素周期系の主族Ｖ，ＶＩ（酸素を除く），ＶＩＩからのもの）、これらの混合された結晶から成るグループ内の強誘電体材料を特に挙げることができる。理論上適した無酸素強誘電体材料は、例えば、Ａｌ５Ｃ３Ｎ，Ａｌ７Ｃ３Ｎ３，Ｓｂ２Ｓ３，Ｂｉ２Ｓ３，Ｂｉ２Ｓ，Ｂｉ０.５Ｓｂ１.５Ｓ２，ＴａＩｎＳ２，ＴａＮｂＳｅ２，ＴｌＳｂＳｅ２，Ｂｉ０.５Ｓｂ１.５Ｓ２，ＧａｘＧｅ１−ｘＴｅ（式中、０＜ｘ＜１），ＳｂＳＩ，Ｃｓ３ＢｉＣｌ６，ＡＭＸ３（式中、Ａ＝Ｃｓ又はＲｂ、Ｍ＝Ｃａ，Ｃｒ，Ｔｉ，Ｖ又はＣｕ、Ｘ＝Ｆ，Ｃｌ，Ｂｒ又はＩ），ＢａＭＦ４（式中、Ｍ＝Ｍｇ，Ｍｎ，Ｆｅ，Ｃｏ，Ｎｉ，Ｃｕ又はＺｎ），ＳｒＡｌＦ５，Ｋ２ＭＦ６（式中、Ｍ＝Ｍｎ，Ｃｒ，Ｔｉ又はＰｄ），Ａ３Ｍ３Ｆ１９（式中、Ａ＝Ｓｒ，Ｂａ又はＰｂ、Ｍ＝Ａｌ，Ｔｉ，Ｖ，Ｃｒ，Ｆｅ又はＧａ）を挙げることができる。これらの無酸素強誘電体材料のうち、Ｂｉ２Ｓ３及びＳｂＳＩは、これらの材料の実用的な使用を制限する比較的低いキュリー温度を有している。タリウムから成る化合物にも、これらの化合物の毒性に起因して、同じことが当てはまる。Ｃｓ３ＢｉＣｌ６から始まる先に列挙した化合物の実用的な使用は、非常に高いイオン伝導度によって制限される場合があり、これにより、記憶されたデータが失われる懼れがある。
【００３１】
活性素子がダイオード状のデバイスである本発明に係る強誘電体デバイスの実施例は、白金層と銀層との間にＺｎＣｄｓを含む強誘電体層を用いて実現された。強誘電体半導体層が薄く及び／又は低い保磁力を有し及び／又は動作温度に近いキュリー温度を有する場合に、特に低い（順方向）電圧が得られる。保磁力の一般的な値（ｋＶ／ｃｍ）、膜厚（ｎｍ）、切換電圧（Ｖ）はそれぞれ、２０ｋＶ／ｃｍ、３０ｎｍ、０．０６Ｖ、又は、３０ｋＶ／ｃｍ、３０ｎｍ、０．０６Ｖ、又は、４０ｋＶ／ｃｍ、１５ｎｍ、０．０６Ｖである。
【００３２】
本発明は前述した実施例に限定されず、当業者であれば、本発明の範囲内で多くの変更及び変形が可能であることが理解できよう。例えば、様々な幾何学的構成及び様々な寸法の少なくとも一方を有するデバイスを製造することができる。また、特に接続導体について、ハフニウムカーバイド又は他の二元材料等の様々な材料を使用することができる。
【００３３】
デバイスに関してここで先に考察してきたことは、その製造に対しても当てはまる。強誘電体層を加えるための前述した技術と同様に、ＭＢＥ（＝分子線エピタキシー成長法）、（ＭＯ）ＶＰＥ（＝（有機金属）気相成長法）、又は、ＣＶＤ（化学蒸着法）又はＰＬＤ（パルスレーザ堆積）を使用することもできる。
【００３４】
なお、デバイスはまた、ダイオード及びトランジスタの少なくとも一方、ならびにレジスタ及びキャパシタンスの少なくとも一方等の能動半導体素子及び受動半導体素子を更に備えていてもよい。これにより、更なる機能を果たすことができる更なる回路を有利に形成できる。
【００３５】
最後に、本発明に係るデバイスは、単結晶性基板以外の基板を備えていることが有利な場合がある。また、金属等の導体の基板、又はガラス、セラミック、合成樹脂等の絶縁体の基板を有意に加えてもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明に係る強誘電体デバイスの厚み方向に対して直角な概略断面図。
【図２】図１に示されるデバイスの記憶素子の電流−電圧特性を示す図。
【図３】図１に示されるデバイスの回路を概略的に示す図。
【図４】図１に示されるデバイスの記憶素子の変形例における電流−電圧特性を示す図。
【符号の説明】
【００３７】
１  半導体基板
２  強誘電体層
３  接続導体
４  活性電気素子
５  導電層（接続導体）
６  トランジスタ
７  ソース領域
８  ドレイン領域
９  ゲート領域
１０  強誘電体デバイス
１１  半導体本体
【図１】
2005536068.tif 000003
【図２】
2005536068.tif 000004
【図３】
2005536068.tif 000005
【図４】
2005536068.tif 000006
【国際調査報告】
2005536068.tif 000007
2005536068.tif 000008
2005536068.tif 000009