(57)【要約】本発明は、４個を組にして構成された複数の出力信号を生成する多相インバータリング発振器（２００）に関する。例示的実施形態においては、偶数個のインバータ（２１０、２２０、２３０、２４０）が、直列にカスケード接続された状態で互いに結合され、それぞれのインバータは、入力および出力を有し、一のインバータの出力は、そのインバータに続く次の他のインバータの入力に結合される。インバータに対応する数のクロス結合トランジスタ（２１５、２２５、２３５、２４５）が、存在する。それぞれのクロス結合トランジスタは、一のインバータの入力をそのインバータに続く次の他方のインバータの出力に結合する。特定の例示的実施形態においては、４相インバータリング発振器は、位相が互いに９０度だけずれかつ５０％デューティサイクルクロックを生成するのに使用することのできる４つの出力信号を生成する。
2005536923.tif 000002
【特許請求の範囲】
【請求項１】
多相リング発振器であって、
直列にカスケード接続された状態で互いに結合された偶数個のインバータであり、それぞれの前記インバータは、入力および出力を有し、前記インバータのうち一のインバータの出力が、該インバータに続く次の他のインバータの入力に結合された偶数個のインバータと、
前記偶数個のインバータに対応する数のクロス結合トランジスタであり、それぞれの前記クロス結合トランジスタは、前記インバータのうち一のインバータの入力を該インバータに続く次の他のインバータの出力に結合するクロス結合トランジスタとを備えた多相リング発振器。
【請求項２】
前記偶数個のインバータおよびそれに対応するそれぞれの前記クロス結合トランジスタは少なくとも４つあることを特徴とする請求項１に記載の多相リング発振器。
【請求項３】
前記偶数個のインバータおよびそれに対応するそれぞれの前記クロス結合トランジスタは４で割り切れる数だけあることを特徴とする請求項２に記載の多相リング発振器。
【請求項４】
前記多相リング発振器は、ＣＭＯＳ、Ｎ型ＭＯＳ、Ｐ型ＭＯＳ、ＢｉＣＭＯＳ、Ｂｉｐｏｌａｒ、ＥＣＬから選択された技術によって製造されたことを特徴とする請求項１に記載の多相リング発振器。
【請求項５】
ＣＭＯＳ多相リング発振器であって、
直列にカスケード接続された状態で互いに結合された偶数個のインバータであり、それぞれの前記インバータは、入力および出力を有し、前記インバータのうち一のインバータの出力が該インバータに続く次の他のインバータの入力に結合された偶数個のインバータと、
前記偶数個のインバータに対応する数のクロス結合トランジスタであり、それぞれの前記クロス結合トランジスタは、前記インバータのうち一のインバータの入力を該インバータに続く次の他のインバータの出力に結合するクロス結合トランジスタとを備えたＣＭＯＳ多相リング発振器。
【請求項６】
前記クロス結合トランジスタはＮ型およびＰ型から選択されたことを特徴とする請求項４に記載のＣＭＯＳ多相リング発振器。
【請求項７】
前記クロス結合トランジスタはエンハンスメント型およびデプレッション型から選択されたことを特徴とする請求項５に記載のＣＭＯＳ多相リング発振器。
【請求項８】
位相が９０度だけずれた４つの出力信号を有するＣＭＯＳリング発振器であって、
直列にカスケード接続された状態で互いに結合された４つのインバータであり、それぞれの前記インバータは、入力および出力を有し、前記インバータのうち一のインバータの出力が該インバータに続く次の他のインバータの入力に結合された４つのインバータと、
４つのクロス結合トランジスタであり、それぞれの前記クロス結合トランジスタが前記インバータのうち一のインバータの入力を該インバータに続く次の他のインバータの出力に結合するクロス結合トランジスタとを備えたＣＭＯＳリング発振器。
【請求項９】
それぞれの前記クロス結合トランジスタは、ドレイン、ゲート、および、ソースを有するＮ型ＭＯＳトランジスタを備え、前記ゲートは一のインバータの入力に結合し、前記ドレインは該インバータに続く次の他方のインバータの出力に結合し、前記ソースはグラウンドに結合されていることを特徴とする請求項８に記載のＣＭＯＳリング発振器。
【請求項１０】
位相が４５度だけずれた８つの出力信号を有するＣＭＯＳリング発振器であって、
直列にカスケード接続された状態で互いに結合された８つのインバータであり、それぞれの前記インバータは、入力および出力を有し、前記インバータのうち一のインバータの出力が該インバータに続く次の他のインバータの入力に結合されたインバータと、
８つのクロス結合トランジスタであり、それぞれの前記クロス結合トランジスタは前記インバータのうち一のインバータの入力を該インバータに続く次の他のインバータの出力に結合するクロス結合トランジスタとを備えたＣＭＯＳリング発振器。
【請求項１１】
それぞれの前記クロス結合トランジスタは、ドレイン、ゲート、および、ソースを有するＮ型ＭＯＳトランジスタを具備し、前記ゲートは一のインバータの入力に結合し、前記ドレインは該インバータに続く次の他のインバータの出力に結合し、前記ソースはグラウンドに結合されていることを特徴とする請求項９に記載のＣＭＯＳリング発振器。
【請求項１２】
ＣＭＯＳ多相リング発振器を備えた集積回路構造であって、
直列にカスケード接続された状態で互いに結合された偶数個のＣＭＯＳインバータであり、それぞれの前記インバータは入力および出力を有し、前記インバータのうち一のインバータの出力が該インバータに続く次の他のインバータの入力に結合された偶数個のＣＭＯＳインバータと、
前記偶数個のＣＭＯＳインバータに対応する数のクロス結合Ｎ型ＭＯＳトランジスタであり、それぞれの前記クロス結合トランジスタが前記インバータのうち一のインバータの入力を該インバータに続く次の他のインバータの出力に結合するＮ型ＭＯＳトランジスタとを備え、
Ｎ型拡散が前記インバータのＮ型ＭＯＳトランジスタと前記クロス結合Ｎ型ＭＯＳトランジスタとの間で共通に共有され、Ｎ型拡散領域およびＰ型拡散領域がほぼ同じ大きさであり、該集積回路構造は予め定められた最小限の面積を有することを特徴とする集積回路構造。
【請求項１３】
前記偶数個のＣＭＯＳインバータおよびそれぞれの前記クロス結合Ｎ型ＭＯＳトランジスタは少なくとも４つあることを特徴とする請求項１２に記載の集積回路構造。
【請求項１４】
前記偶数個のＣＭＯＳインバータおよびそれぞれの前記クロス結合Ｎ型ＭＯＳトランジスタは４で割り切れる数だけあることを特徴とする請求項１３に記載の集積回路構造。
【請求項１５】
ＣＭＯＳ４相リング発振器を備えた集積回路構造であって、
直列にカスケード接続された状態で互いに結合された４つのＣＭＯＳインバータであり、それぞれの前記インバータは、入力および出力を有し、前記インバータのうち一のインバータの出力が該インバータに続く次の他方のインバータの入力に結合された４つのＣＭＯＳインバータと、
４つのクロス結合Ｎ型ＭＯＳトランジスタであり、それぞれの前記クロス結合トランジスタが、前記インバータのうち一のインバータの入力を該インバータに続く次の他のインバータの出力に結合する４つのＮ型ＭＯＳトランジスタとを備え、
Ｎ型拡散が前記インバータのＮ型ＭＯＳトランジスタと前記クロス結合Ｎ型ＭＯＳトランジスタとの間で共通に共有され、Ｎ型拡散領域およびＰ型拡散領域がほぼ同じ大きさであり、集積回路構造は予め定められた最小限の面積を有することを特徴とする集積回路構造。
【請求項１６】
ＣＭＯＳ８相リング発振器を備えた集積回路構造であって、
直列にカスケード接続された状態で互いに結合された８つのＣＭＯＳインバータであり、それぞれの前記インバータは、入力および出力を有し、前記インバータのうち一のインバータの出力が該インバータに続く次の他のインバータの入力に結合されたＣＭＯＳインバータと、
８つのクロス結合Ｎ型ＭＯＳトランジスタであり、それぞれの前記クロス結合トランジスタは前記インバータのうち一のインバータの入力を該インバータに続く次の他のインバータの出力に結合するＮ型ＭＯＳトランジスタとを備え、
Ｎ型拡散が前記インバータのＮ型ＭＯＳトランジスタと前記クロス結合Ｎ型ＭＯＳトランジスタとの間で共通に共有され、Ｎ型拡散領域およびＰ型拡散領域がほぼ同じ大きさであり、集積回路構造は予め定められた最小限の面積を有することを特徴とする集積回路構造。
【請求項１７】
多相リング発振器を使用する方法であって、
各々が入力および出力を有する偶数個のインバータを設けるステップと、
前記インバータのうち一のインバータに続く次の他のインバータの入力に結合された該一のインバータの出力を、直列にカスケード接続された状態で結合するステップと、
前記偶数個のインバータに対応する数のクロス結合トランジスタを設けるステップと、
それぞれの前記クロス結合トランジスタを前記インバータのうち一のインバータの入力と該インバータに続く次の他のインバータの出力とにクロス結合するステップと、
前記多相リング発振器から出力信号を得るステップとを備えた方法。
【請求項１８】
前記偶数個のインバータを設けるステップにおいて、前記偶数は４で割り切れることをさらに備えたことを特徴とする請求項１７に記載の方法。
【請求項１９】
前記出力信号を得るステップにおいて、位相が互いに３６０度／ＮだけずれたＮ個の信号を受信するステップを備え、Ｎ＝４、８、１２、１６、３２、３６、４０、．．．であることを特徴とする請求項１８に記載の方法。
【請求項２０】
４相リング発振器を使用する方法であって、
各々が入力および出力を有する４つのインバータを設けるステップと、
前記インバータのうち一のインバータに続く次の他のインバータの入力に結合された該一のインバータの出力を、直列にカスケード接続された状態で結合するステップと、
前記４つのインバータに対応する数のクロス結合トランジスタを設けるステップと、
それぞれの前記クロス結合トランジスタを前記インバータのうち一のインバータの入力と該インバータに続く次の他のインバータの出力とにクロス結合するステップと、
前記多相リング発振器から出力信号を得るステップとを備えた方法。
【請求項２１】
前記出力信号を得るステップは、位相が互いに９０度だけずれた４つの信号を受信するステップを備えていることを特徴とする請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路技術に関する。より詳細には、本発明は、４相、８相、１２相、１６相、または、それ以上の位相で構成され得る発振器に関する。
【背景技術】
【０００２】
リング発振器が、エレクトロニクス応用分野において使用されている。それらは、フェーズロックループ（ＰＬＬ）およびクロックアンドデータリカバリ（ＣＤＲ）において一般的に使用されている。電圧制御発振器（ＶＣＯ）の場合のように、その電圧によって、あるいは、電流制御発振器（ＣＣＯ）の場合のように、その電流によって、周波数を調節することができる。
【０００３】
インバータ・リング発振器は、多数のインバータをリング状に備える。発振周波数は、インバータの数および１つのインバータセルの遅延によって決まる。遅延は、電圧制御発振器（ＶＣＯ）の場合のように、その電圧に依存して、あるいは、電流制御発振器（ＣＣＯ）の場合のように、その電流に依存して決めることができる。
【０００４】
一般的なリング発振器は、３個かまたは５個のインバータを備えたリング発振器である。この回路は、奇数の位相、および、内部ノード（３６０／３または３６０／５）間において３個かまたは５個および奇数の位相差を生成する。
【０００５】
ある応用分野（例えば、ＣＤＲ）は、高速で動作する４相信号または５０％デューティサイクルクロックを必要とする。４−インバータ・リング発振器が、使用されてもよい。しかしながら、偶数個のインバータ段を備えた発振器は、安定状態を有する。したがって、発振を起動および維持するためには、付加的な回路を必要とする。図１は、従来のアプローチを説明する図である。回路１００は、インバータ段１１０、１２０、１３０、および、１４０をそれぞれ有する。Ｎ１におけるインバータ１１０の出力は、インバータ１２０の入力に結合される。Ｎ２におけるインバータ１２０の出力は、インバータ１３０の入力に結合される。Ｎ３におけるインバータ１３０の出力は、インバータ１４０の入力に結合される。Ｎ４におけるインバータ１４０の出力は、インバータ１１０の入力に結合される。インバータを基とするスラッチ１５０は、Ｎ２とＮ４とを結合する。同様に、他のインバータを基とするラッチ１６０は、Ｎ１とＮ３とを結合する。これらのラッチ１５０、１６０は、発振を起動および維持するために、対向するノード間において負性抵抗をもたらす。
【０００６】
従来の回路は、４つの位相を提供するが、ラッチは、回路の性能を低下させる。ラッチは、発振器が動作することのできる周波数を制限する。さらに、ラッチは、スイッチするのにより多くのエネルギーを必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
動作周波数を制限することのない４相信号を提供しかつ奇数個の段を有するリング発振器の欠点を除去するリング発振器が、必要とされている。
【課題を解決するための手段】
【０００８】
本発明が、いくつかの実施形態によって例示され、それらの１つが、以下で簡単に説明される。例示的実施形態においては、多相リング発振器は、直列にカスケード接続された状態で互いに結合された偶数個のインバータを備え、それぞれのインバータは、入力および出力を有し、一のインバータの出力は、そのインバータに続くすぐ次の他のインバータの入力に結合される。その偶数個のインバータに対応する数のクロス結合トランジスタが存在し、それぞれのクロス結合トランジスタは、一のインバータの入力をそのインバータに続くすぐ次の他のインバータの出力に結合する。
【０００９】
本発明による別の実施形態においては、ＣＭＯＳ４相リング発振器を備えた集積回路レイアウトが提供され、そのレイアウトは、直列にカスケード接続された状態で互いに結合された４つのＣＭＯＳインバータを備え、それぞれのインバータは、入力および出力を有し、一のインバータの出力は、そのインバータに続くすぐ次の他のインバータの入力に結合される。さらに、４つのクロス結合Ｎ型ＭＯＳトランジスタが存在し、それぞれのクロス結合トランジスタは、一のインバータの入力をそのインバータに続くすぐ次の他のインバータの出力に結合し、Ｎ型拡散領域が、インバータのＮ型ＭＯＳトランジスタとクロス結合Ｎ型ＭＯＳトランジスタとの間で共通に共有され、Ｎ型拡散領域およびＰ型拡散領域はほぼ同じ大きさであり、そのレイアウトは、予め定められた最小限の面積を有する。
【００１０】
本発明によるさらに別の実施形態においては、多相リング発振器を使用する方法が提供され、その方法は、偶数個のインバータを提供するステップを備え、それぞれのインバータは、入力および出力を有する。一のインバータの出力は、そのインバータに続くすぐ次の他のインバータの入力に直列にカスケード接続された状態で結合される。インバータに対応する数のクロス結合トランジスタが提供され、それぞれのクロス結合トランジスタは、一のインバータの入力とそのインバータに続くすぐ次の他のインバータの出力とに結合される。多相リング発振器から、出力信号が得られる。この実施形態の特徴は、４で割り切れる偶数個のインバータが提供されることである。この実施形態のさらなる特徴においては、得られる出力信号は、位相が互いに３６０度／ＮだけずれたＮ個の信号を受信することを備え、Ｎ＝４、８、１２、１６、３２、３６、４０、．．．である。
【００１１】
本発明の上述した概要は、開示された本発明のそれぞれの実施形態または本発明のすべての態様を表現することを意図したものではない。その他の態様および例示的実施形態が、図面および以下の詳細な説明によって提供される。
【００１２】
添付の図面を参照して以下の本発明の様々な実施形態の詳細な説明を考察することによって、本発明をより完全に理解することができる。
【発明を実施するための最良の形態】
【００１３】
本発明は、偶数個のインバータによって４相信号の生成を可能にする。偶数個のインバータを有することによって、回路を対称なものにする。出力信号は、対称であり、シングルエンド回路または差動回路として取り扱うことができる。部品の数は、最小限に抑制され、集積回路設計において浪費される面積を減少させる。本発明は、ＣＭＯＳ技術によって実現されてもよい。しかしながら、本発明は、バイポーラ、ＢｉＣＭＯＳ、ＥＣＬ、または、その他のＩＣ加工技術にも適用できる。基礎をなす製造技術は、シリコン（Ｓｉ）、ガリウムヒ素（ＧａＡｓ）、シリコンオンインシュレータ（ＳＯＩ）などを含んでもよい。
【００１４】
本発明の例示的実施形態においては、４つのインバータが、それらのそれぞれの入力端子および出力端子において互いに結合されている。Ｎ型ＭＯＳトランジスタは、一のインバータの入力をそれに隣接するインバータの出力にクロス結合する。Ｎ型ＭＯＳトランジスタは、それぞれのインバータの出力において対向するノードを降圧（pull down）する。
【００１５】
図２を参照する。回路２００は、４つのインバータ２１０、２２０、２３０、および、２４０を備え、それらのインバータの入力および出力は、ノードＮ１、Ｎ２、Ｎ３、および、Ｎ４において互いに結合されている。Ｎ型ＭＯＳトランジスタ２１５、２２５、２３５、および、２４５は、一のインバータの入力を他のインバータの出力にクロス結合する。Ｎ３におけるインバータ２１０の入力は、Ｎ型ＭＯＳトランジスタ２２５のゲートに結合される。Ｎ型ＭＯＳトランジスタ２１５のドレインは、Ｎ４におけるインバータ２１０の出力に結合される。同様に、インバータ２２０の入力は、Ｎ４におけるＮ型ＭＯＳトランジスタ２４５のゲートに結合される。Ｎ型ＭＯＳトランジスタ２２５のドレインは、Ｎ１におけるインバータ２２０の出力に結合される。インバータ２４０の入力は、Ｎ型ＭＯＳトランジスタ２３５のゲートに結合され、インバータ２４０の出力は、Ｎ型ＭＯＳトランジスタ２４５のドレインに結合される。インバータ２３０の入力は、Ｎ型ＭＯＳトランジスタ２１５のゲートに結合される。Ｎ型ＭＯＳトランジスタのドレインは、インバータ２４０の出力に結合される。Ｎ型ＭＯＳトランジスタ２１５、２２５、２３５、および、２４５のソース端子は、基準電圧ＶＳＳに結合される。Ｎ型ＭＯＳトランジスタのドレイン端子は、ノード電圧ＶＮ１、ＶＮ２、ＶＮ３、および、ＶＮ４である。これらのノード電圧は、典型的には、電圧ＶＯＳＣである。例示的ＣＭＯＳプロセスにおいて、これは、１．８ボルト〜６．５ボルトの範囲でよい。場合によっては、ＶＯＳＣは、レール電圧ＶＤＤである。別の例示的ＣＭＯＳプロセスにおいては、ＶＯＳＣは、約０．６ボルト〜約１．１ボルトの範囲でもよい。ノード電圧は、与えられた集積回路技術に適切なものであればどのような電圧であってもよい。典型的には、ＶＳＳは、ゼロ電圧である。回路が動作するためには、発振器電圧ＶＯＳＣとＶＳＳとの電圧差は、ＭＯＳトランジスタのしきい電圧を超えほどに十分に大きくなけれればならず、それによって、トランジスタがオン状態にスイッチする。
【００１６】
図２Ａを参照する。本発明の実施形態による動作中の回路２００において、Ｎ１、Ｎ２、Ｎ３、および、Ｎ４に発生する電圧を認識することができる。所定の電力が回路に供給された後、発振器２００は、「ハイ（ＨＩ）」信号をＮ１に印加することによって起動され得る。「ハイ（ＨＩ）」信号は、代表的には、ＶＤＤであり、「ロウ（ＬＯ）」信号は、代表的には、ＶＳＳである。ＣＭＯＳにおいては、ＶＤＤは、１．８ボルト〜６．５ボルトの範囲でよく、ＶＳＳは、０ボルトの接地基準電圧である。ＶＤＤの大きさは、使用された特定のＣＭＯＳ製造技術に依存する。上述したように、４つのインバータ２２１、２２０、２３０、および、２４０だけでは、発振しない。なぜなら、Ｎ１、Ｎ２、Ｎ３、および、Ｎ４における電圧は、不変であるからである。本発明による回路の動作をより良く理解するために、ユーザは、回路のＮ１から出発して、図面の時計回りに進む。起動時、すなわち、時刻ゼロ（Ｔ０）において、Ｎ１における電圧は、「ハイ（ＨＩ）」である。Ｎ型ＭＯＳトランジスタ２２５のドレインにおける電圧は、「ハイ（ＨＩ）」であり、Ｎ型ＭＯＳトランジスタ２３５のゲートにおける電圧は、同様に、「ハイ（ＨＩ）」であり、両方のトランジスタは、Ｎ１に結合されている。インバータ２４０を通過すると、Ｎ２における電圧は、「ロウ（ＬＯ）」である。Ｎ型ＭＯＳトランジスタ２４５のドレインにおける電圧は、「ロウ（ＬＯ）」であり、Ｎ型ＭＯＳトランジスタ２１５のゲートにおける電圧は、同様に、「ロウ（ＬＯ）」である。インバータ２３０を通過すると、Ｎ３における電圧は、「ハイ（ＨＩ）」である。Ｎ型ＭＯＳトランジスタ２３５のドレインにおける電圧は、「ハイ（ＨＩ）」であり、Ｎ型ＭＯＳトランジスタ２２５のゲートにおける電圧は、「ハイ（ＨＩ）」である。インバータ２１０を通過すると、Ｎ４における電圧は、「ロウ（ＬＯ）」である。Ｎ型ＭＯＳトランジスタ２１５のドレインにおける電圧は、「ロウ（ＬＯ）」であり、Ｎ型ＭＯＳトランジスタ２４５のゲートにおける電圧は、「ロウ（ＬＯ）」である。４つのＮ型ＭＯＳトランジスタ２１５、２２５、２４５、および、２３５のソースは、ＶＳＳに結合されていることに注意されたい。Ｎ型ＭＯＳトランジスタが、オン状態にスイッチすると、そのトランジスタは、プルダウンとして動作する。ドレイン電圧は、通常は接地基準電圧として定義されるＶＳＳに降圧（プルダウン）される。したがって、Ｎ型ＭＯＳトランジスタ２２５および２３５は、オン状態にスイッチする。それらのそれぞれのゲート電圧およびドレイン電圧は、「ハイ（ＨＩ）」である。それらのソースは、グラウンドに結合されているので、それらは、Ｎ１およびＮ３のノード電圧を降圧する。Ｎ型ＭＯＳトランジスタ２４５および２１５のゲートは、「ロウ（ＬＯ）」に駆動されるので、それらのＮ型ＭＯＳトランジスタは、オフ状態に切り替わる。また、Ｎ２およびＮ４における電圧は、「ロウ（ＬＯ）」であるので、それらのＮ型ＭＯＳトランジスタのそれぞれのドレインは、「ロウ（ＬＯ）」である。
【００１７】
Ｔ０＋ΔＴにおいて、Ｎ１およびＮ３における電圧は、それらの最初の「ハイ（ＨＩ）」状態から降圧される。ノードにおける電圧は、同時に２つの値をとり得ない。「ハイ（ＨＩ）」であったＮ１におけるインバータ２４０の入力は、グラウンドに引っ張られる。類似するサイクルが、Ｎ１から電圧「ロウ（ＬＯ）」で開始される。インバータ２４０を通過したＮ１における電圧はＮ２において「ハイ（ＨＩ）」となるので、Ｎ型ＭＯＳトランジスタ２３５のゲートにおける電圧は「ロウ（ＬＯ）」であり、Ｎ型ＭＯＳトランジスタのドレインにおける電圧は「ハイ（ＨＩ）」である。Ｎ２における電圧が、インバータ２３０を通過すると、Ｎ３における電圧は、「ロウ（ＬＯ）」である。Ｎ型ＭＯＳトランジスタ２３５のドレインにおける電圧は「ロウ（ＬＯ）」であり、Ｎ型ＭＯＳトランジスタ２２５のゲートにおける電圧は「ロウ（ＬＯ）」である。Ｎ３における電圧がインバータ２１０を通過するので、Ｎ４における電圧は「ハイ（ＨＩ）」である。Ｎ型ＭＯＳトランジスタ２１５のドレインにおける電圧は「ハイ（ＨＩ）」であり、Ｎ型ＭＯＳトランジスタ２４５のゲートにおける電圧は「ハイ（ＨＩ）」である。トランジスタ２１５および２４５はオン状態に切り替わり、それらのトランジスタのゲートは「ハイ（ＨＩ）」に駆動される。トランジスタ２２５および２３５はオフ状態に切り替わり、それらのトランジスタのゲートは「ロウ（ＬＯ）」に駆動される。トランジスタ２１５および２４５は、ノードＮ２およびＮ４をそれらのそれぞれの「ハイ（ＨＩ）」状態から降圧する。繰り返すが、Ｎ２およびＮ４における電圧は、同時に２つの値をとり得ない。結果的に、（図２Ａを参照して説明したように）ノードＮ２およびＮ４において、不安定な状態が発生し、また、これは、ノードＮ１およびＮ３においても同様である。不安定な状態によって、回路２００は、ノードＮ１、Ｎ２、Ｎ３、および、Ｎ４において、発振電圧を発生する。Ｎ型ＭＯＳトランジスタ２１５および２３５が、オン状態に切り替われば、Ｎ型ＭＯＳトランジスタ２１５および２４５が、オフ状態に切り替わり、逆に、Ｎ型ＭＯＳトランジスタ２１５および２３５がオフ状態に切り替われば、Ｎ型ＭＯＳトランジスタ２１５および２４５はオン状態に切り替わる。このスイッチングは、回路２００の発振を駆動する。
【００１８】
図３Ａを参照する。回路３００は、トランジスタレベルにおける図２の概略構成図である。１２個のトランジスタが、４相発振器に含まれている。インバータ３１０、３２０、３３０、および、３４０は、それらの入力および出力において互いに結合されている。インバータのＰ型ＭＯＳトランジスタのソース３１０ａ、３２０ａ、３３０ａ、および、３４０ａは、ＶＯＳＣＨに接続されている。図２の場合と同様に、Ｎ型ＭＯＳトランジスタ３１５、３２５、３３５、および、３４５は、インバータ３１０、３２０、３３０、および、３４０をクロス結合する。インバータ３１０、３２０、３３０、および、３４０のＮ型ＭＯＳトランジスタのソースおよびＮ型ＭＯＳトランジスタ３１５、３２５、３３５、および、３４５のソースは、ＶＯＳＣＬに結合されている。代表的な構成においては、ＶＯＳＣＬは、ＶＳＳに設定される。この発振器の周波数は、ＶＤＤとＶＯＳＣＨとの間に結合されたＰＭＯＳ電流源３５０によって制御される。ゲートに印加される電圧ＶＣｏｎｔｒｏｌは、電流ＩＯＳＣがどれだけ４相発振器に供給されるかを決定する。結果として得られる回路３００は、電圧制御発振器（ＶＣＯ）である。したがって、インバータ３１０、３２０、３３０、および、３４０は、ＶＯＳＣＨとＶＳＳとの間を行き来するように切り替わる。
【００１９】
本発明による別の例示的実施形態においては、ＰＭＯＳ電流源３５０は、ＮＭＯＳ電流源（図示しない）に置き換えられてもよい。ＮＭＯＳ電流源は、インバータのＶＯＳＣＬのノードに結合されている。インバータ３１０、３２０、３３０、および、３４０は、ＶＤＤとＶＯＳＣＬとの間を行き来するように切り替わる。さらに、その他の種類の電源が、周波数を制御するために、発振器に結合されてもよい。
【００２０】
能動的ＰＭＯＳプルアップを提供するインバータの代わりに、受動的ＰＭＯＳプルアップを用いて、図３Ａの回路を変更してもよい。ＰＭＯＳトランジスタのゲートは、グラウンドに結合される。この構成においては、発振器にかかる電圧は、周波数および電流にほとんど依存しない。図９を参照する。ＰＭＯＳトランジスタ９１０ａ、９２０ａ、９３０ａ、および９４０ａのゲートは、ＶＳＳにおいて、グラウンドに結合される。この回路のレイアウトは、図３Ｂのそれに類似している。
【００２１】
４相発振器は、約１５０ＫＨｚ〜約３．０ＧＨｚの範囲で動作する。代表的には、好ましい動作周波数は、約１．６ＧＨｚである。下限は、約１００ＭＨｚである。ある半導体プロセスにおいては、本発明による発振器は、約５ＧＨｚかまたはそれ以上の周波数で動作することができるように製造してもよい。
【００２２】
図３Ｂを参照する。回路３００のレイアウトにおいて、Ｎ型ＭＯＳトランジスタの数は、Ｐ型ＭＯＳトランジスタの数の２倍である。Ｐ型ＭＯＳトランジスタは、大きさがほぼ２倍であるので（ｇｍが小さいために）、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとによって占有される面積は、ほぼ等しい。このレイアウトは、複雑なものではなく、かつ、対称的である。したがって、回路の速度は、向上する。また、回路３００は、きわめて平衡のとれたものである。なぜなら、Ｎ拡散領域とＰ拡散領域とは、ほぼ等しい大きさであるからである。その結果として、キャパシタンスが、電源とグラウンドとの間で平衡がとれる。Ｎ１、Ｎ２、Ｎ３、および、Ｎ４における電圧は、立ち上がりエッジおよび立ち下がりエッジが等しいという点で、対称である。０．２０μｍプロセスまたはそれ以下のプロセスによる例示的ＣＭＯＳプロセスにおいては、図３Ａに示される回路の面積は、１２．５μｍ×５μｍまたは約６３μｍ２である。ドレイン、ゲートおよびソースが、Ｎ型ＭＯＳトランジスタ領域上に示されている。プロセス寸法が、最大周波数を制限する。
【００２３】
図４を参照する。本発明による実施形態は、回路４００として構成されてもよい。ノードＮ１、Ｎ３、および、Ｎ２、Ｎ４は、差動信号を形成する。差動発振器は、２つの利得段を有し、それぞれの利得段は、２つのインバータを有する。利得段４５０は、２つのインバータ４１０および４３０を有する。同様に、利得段４６０は、２つのインバータ４２０および４４０を有する。それぞれの段の出力には、（負性抵抗を提供するために）クロス結合された一対のＮ型ＭＯＳトランジスタが存在する。利得段４５０の出力において、トランジスタ４１５および４３０が、負性抵抗を提供する。同様に、利得段４６０の出力において、トランジスタ４２５および４４５が、負性抵抗を提供する。共通モード（common mode）が、接地される。
【００２４】
図５Ａを参照する。回路５００ａは、段５１０および５２０を備えた２段差動発振器をブロック構成図の形態で示す。
【００２５】
図５Ｂを参照する。回路５００ｂは、図５Ａの差動セル５１０または５２０をトランジスタレベルで示す。トランジスタ５４５および５５５、および、トランジスタ５７５および５８５は、インバータを具備する。これらのインバータは、Ｎ型ＭＯＳトランジスタ５６５および５９５とクロス結合される。少なくとも２つのこれらのセルが、本発明による４相発振器を組み立てるのに使用される。
【００２６】
本発明による発振器は、互いに９０度だけ位相のずれた４つの信号を提供する。図６を参照する。プロット６００は、ノードＮ１、Ｎ２、Ｎ３、および、Ｎ４における発振出力を示す。ＶＮ１およびＶＮ３は、５０％デューティサイクルクロックを生成するために、逆位相（位相が１８０度ずれている）を提供する。
【００２７】
本発明による別の実施形態においては、８相発振器が構成されてもよい。図７を参照する。回路７００においては、８つのインバータ段７１０、７２０、７３０、７４０、７５０、７６０、７７０、および、７８０が、存在する。Ｎ型ＭＯＳトランジスタ７１５、７２５、７３５、７４５、７５５、７６５、７７５が、それらのそれぞれのインバータにクロス結合される。ノードＮ０、Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、および、Ｎ７における発振器出力は、互いに４５度だけ位相がずれている。８相発振器の波形が、図８のグラフ８００に示されている。この回路の動作および分析は、図２、図２Ａ、図２Ｂ、および、図３Ａにおいて説明されたものと同様になる。
【００２８】
本発明による別の実施形態は、同様に、Ｐ型ＭＯＳクロス結合トランジスタを用いて構成されてもよい。与えられた回路レイアウトの場合、発振周波数は、ｇｍがより小さいので低くなる。また、特定の設計要件に応じて、ＣＭＯＳデプレッション型トランジスタ（例えば、トランジスタは、通常、オン状態になっており、ゲート電圧制御によってオフ状態に切り替えることができる）が、典型的に使用されるエンハンスメント型トランジスタ（例えば、トランジスタは、通常、オフ状態になっており、ゲート電圧制御によって、オン状態に切替えることができる）の代わりに使用されてもよい。
【００２９】
いくつかの特定の例示的実施形態を参照して本発明を説明したが、当業者は、特許請求の範囲に記載される本発明の精神および範囲から逸脱することなく、それらの実施形態に多くの変更がなされてもよいことを認識するはずである。
【図面の簡単な説明】
【００３０】
【図１】インバータを用いた従来の４相発振器回路の例である（先行技術）。
【図２】本発明による４相発振器の例示的な実施形態である。
【図２Ａ】図２の実施形態の動作を説明する図であり、Ｎ１は、Ｔ０において論理１信号によって初期化される。
【図２Ｂ】図２の実施形態の動作を説明する図であり、Ｎ１は、Ｔ０＋ΔＴにおいて論理０信号を備える。
【図３Ａ】能動的ＰＭＯＳプルアップを用いたトランジスタレベルにおける図２の実施形態を説明する図である。
【図３Ｂ】集積回路内にブロックとして配置された図３Ａの回路の構成を示す。
【図４】差動信号を形成するノードを備えた図２の例示的実施形態を示す。
【図５Ａ】本発明の例示的実施形態による２段差動リング発振器のブロック構成図を示す。
【図５Ｂ】本発明の実施形態によるリング発振器に使用されてもよい差動セルを示す。
【図６】図４の例示的実施形態の出力波形のグラフを示す。
【図７】本発明による８相発振器の例示的実施形態である。
【図８】図７の例示的実施形態の出力波形のグラフを示す。
【図９】受動的にＰＭＯＳプルアップが使用される図３の回路の変形を示す図である。
【図１】
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【図２】
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【図２Ａ】
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【図２Ｂ】
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【図３Ｂ】
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【図４】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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