(57)【要約】複数のセクタ（３０２）に配列された複数のデュアルビットフラッシュメモリセル（１０）を持つデュアルビットフラッシュメモリアレイのサイクルを実行する方法である。各セクタは関連する基準アレイを有する。基準アレイは、セクタ内の前記複数のデュアルビットフラッシュメモリセル（１０）とともにサイクルを実行するデュアルビットフラッシュメモリセル（１０）を有する。関連する基準アレイ内のデュアルビットフラッシュメモリセル（１０）は次にプログラムされる。
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【特許請求の範囲】
【請求項１】
複数のセクタアレイおよび各セクタアレイに関連する基準アレイを含むデュアルビットフラッシュメモリアレイにおいて、デュアルビットフラッシュメモリセル（１０）のサイクルを実行する方法であって、
（ａ）セクタアレイ内のデュアルビットフラッシュメモリセル（１０）および関連する基準アレイ内のデュアルビットフラッシュメモリセル（１０）を消去するステップと、
（ｂ）前記関連する基準アレイ内の前記デュアルビットフラッシュメモリセル（１０）をプログラムするステップとを含む方法。
【請求項２】
前記セクタアレイはｍ行ｎ列に構成され、前記基準アレイはｍ行ｐ列に構成され、前記ｐ列は基準セルのペアを持つようにさらに構成されており、前記基準ペアの一方は０１にプログラムされ、前記基準ペアの他方は１０にプログラムされている、請求項１記載の方法。
【請求項３】
前記ステップ（ａ）は、（ｃ）前記セクタアレイおよび関連する基準アレイ内のデュアルビットフラッシュメモリセル（１０）をプリプログラムするステップを含む、請求項２記載の方法。
【請求項４】
（ｄ）前記ステップ（ａ）で過消去された、前記セクタアレイおよび関連する基準内のデュアルビットフラッシュメモリセル（１０）をソフトプログラムするステップをさらに含む、請求項３記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般にメモリシステムに関し、詳細にはメモリアレイおよび関連する基準アレイを持つシステムに関する。さらに詳細には、本発明は、デュアルビットフラッシュメモリセルおよび関連する基準アレイを消去する方法および基準アレイの機能を維持する方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、再書き込み可能で、その内容を電力なしに保持できるタイプの電子記憶媒体である。フラッシュメモリ装置は一般に１０万から３０万書き込みサイクルの寿命（ライフスパン）を持つ。単一バイトを消去可能なダイナミック・ランダム・アクセスメモリ（ＤＲＡＭ）およびスタティック・アクセス・メモリ（ＳＲＡＭ）チップとは異なり、通常フラッシュメモリは固定された複数ビットブロックまたはセクタにおいて消去または書き込みされる。フラッシュメモリ技術は、原位置（in situ）で消去可能な、ＥＥＰＲＯＭ（Electrically Erasable Read Only Memory）チップ技術から発展したものである。フラッシュメモリデバイスはより安価で、かつ密度が高いので、単位面積あたりにより多くのデータを保持することができる。このＥＥＰＲＯＭの新しいカテゴリーは、消去プログラム可能リードオンリーメモリ（ＥＰＲＯＭ）の密度とＥＥＰＲＯＭの電気的消去可能性という利点を組み合わせた重要な不揮発性メモリとして出現した。
【０００３】
従来型のフラッシュメモリデバイスは１ビットの情報が各フラッシュメモリセルに記憶されるセル構造で作られる。そのような単一ビットメモリアーキテクチャでは、一般的に各セルは、ソース、ドレインおよび基板またはＰウェル内のチャネル、そしてそのチャネル上のスタックゲート構造を持つＭＯＳトランジスタ構造を含む。スタックゲートは、基板またはＰウェルの表面に形成された薄いゲート絶縁膜（しばしばトンネル酸化膜と呼ばれる）をさらに含む。スタックゲートはさらに、このトンネル酸化膜上のポリシリコンフローティングゲートおよびこのフローティングゲート上のポリ層間（interpoly）絶縁膜を含む。このポリ層間絶縁膜はしばしば、２つの酸化物層が窒化物層をサンドイッチする酸化物−窒化物−酸化物（ＯＮＯ）層のような多層絶縁膜である。最後に、ポリシリコンのコントロールゲートがポリ層間絶縁膜の上に載る。
【０００４】
典型的なＮＯＲ型の回路構成では、コントロールゲートはそのような複数セルからなる一行にかかるワード線に接続されて、それらセルのセクタを形成する。さらに、それらセルのドレイン領域は導電性ビット線によって互いに接続される。ソース領域とドレイン領域との間に形成されたセルのチャネルは、スタックゲート構造に接続されたワード線によってスタックゲート構造に印加された電圧によってチャネル内に形成された電界に従って、ソースとドレインの間に電流を導通させる。ＮＯＲ型の回路構成では、一列（１コラム）内のトランジスタの各ドレイン端子は同一のビット線に接続される。さらに、一行中の各フラッシュセルのスタックゲート構造は同じワード線に接続される。一方、各セルのソース端子は共通ソース端子に接続される。動作時には、個々のフラッシュセルは、周辺デコーダおよび制御回路を使用して、セルのプログラミング（書き込み）、読み出し、消去機能のために、対応するビット線およびワード線を介してアドレス指定される。
【０００５】
単一ビットスタックゲートフラッシュメモリセルは、制御（コントロール）ゲートにプログラミング電圧を与え、ソースを接地電位に接続し、ドレインをプログラミング電圧に接続することによってプログラムされる。その結果トンネル酸化膜に発生する高電界は、「ファウラー・ノルドハイム」トンネリングと呼ばれる現象を引き起こす。ファウラー・ノルドハイム・トンネリングの際、チャネル領域中の電子はゲート酸化膜をトンネル現象によって通り抜けてフローティングゲートに入るが、フローティングゲートはポリ間絶縁膜およびトンネル酸化膜によって囲まれているのでフローティングゲート中に捕獲される。捕獲された電子によって、セルの閾値電圧は上昇する。捕獲電子によって生じるセルの閾値電圧の変化（およびそれによるチャネルコンダクタンスの変化）によってセルはプログラムされる。
【０００６】
典型的な単一ビットスタックゲートフラッシュメモリセルを消去するためには、ある電圧をソースに印加し、制御ゲートを負電位に保ち、ドレインはフローティング（浮遊）状態にしておく。このような条件において、フローティングゲートとソースとの間で、トンネル酸化膜に電界が発生する。フローティングゲートに捕獲されている電子は、フローティングゲートのソース領域に重なっている部分に向かって流れ、そこに密集する。次に、電子は、ファウラー・ノルドハイム・トンネリング現象により、トンネル酸化膜を通してフローティングゲートからソース領域に引き抜かれる。電子がフローティングゲートから除去されるとセルは消去される。
【０００７】
従来の単一ビットフラッシュメモリデバイスでは、１ブロック中のそれぞれのセルまたはセルのセットが正しく消去されたかどうかを決定するために消去検証が行われる。現在の単一ビット消去検証方法はビット、つまりセルの消去の検証を可能にし、最初の検証に失格した個々のセルに対して追加の消去パルスを印加する。その後、そのセルの消去状態を再度検証し、そのセルまたはビットが無事消去されるか、そのセルを使用不可としてマーキングするまでこのプロセスを続ける。
【０００８】
最近、単一のメモリセルに２ビットの情報を記憶することができるデュアルビットフラッシュメモリセルが導入されている。そのようなデュアルビットデバイスには、単一ビットスタックゲートアーキテクチャに使用される従来のプログラムおよび消去検証方法は適切ではない。ワード線接続のためにＯＮＯ層の上にポリシリコン層を採用するＯＮＯフラッシュメモリデバイスのように、デュアルビットフラッシュメモリ構造はフローティングゲートを採用しない。従来の単一ビットフラッシュメモリデバイスのために開発された技術は新しいデュアルビットフラッシュメモリセルでは機能しない。
【０００９】
デュアルビットフラッシュメモリセルは、ひとつのビットのソースが近接するビットのドレインとして機能することができる仮想接地アーキテクチャとして知られる技術を用いる。読み出し動作の際、読み出されているビットに一番近い接合は接地端子であり、そのセルの反対側はドレイン端子である。これは逆読み出し（reverse read）と呼ばれる。プログラミングの際にはドレインは切り替えられ、接地電位の代わりに、読み出しおよび検証動作に用いられるＶｄｒａｉｎ電圧を用いて直近の接合に対して消去される（イレースバック）。
【００１０】
他の問題として、サイクルを経たセルの電荷漏洩（charge loss）の問題が生じている。本発明の発明者らはデュアルビット動作における主な課題は電荷漏洩と２つの条件下での相補ビット障害から来るものであると特定した。１．ＢＯＬ（beginning of life、寿命開始）でのＣＢＤ（complimentary bit disturb、相補ビット障害）、および２．ＥＯＬ（end of lifeまたはpost bake、寿命終期またはベーク後）におけるサイクル後（post cycling）電荷漏洩である。試験データによると、ＣＢＤはＢＯＬ付近においてより高く、サイクルおよびベーク（ＥＯＬ）後ではその分布はプログラムＶｔに重なる。これら２つの分布の重なりによって、通常の読み出しセンス方法では、二重動作が正しく機能しなくなる。言いかえれば、それらの分布が互いに接近しているために、ＣＢまたはＮＢ内のデータが１か０かを決定できないということであり、データが１か０なのかを高い信頼性で決定することが不可能である。その理由はセルから読み出したデータを静的な基準に対して比較しているからである。他の問題は、プログラムされたセルに対する電荷漏洩（ポストサイクル）とＣＢＤが１対１の関係にないということである。ポストサイクルのＣＢＤセルはプログラムされたセルが失うＶｔ全体の約６０％しか失わない。従って、サイクルおよびベーク後において、ＣＢＤおよびゼロを読み出す通常のセンス方法は使用できない。
【００１１】
サイクルおよびベーク後のＣＢＤ対ゼロのウィンドウがよくない結果、読み出しのための代替方法が開発され、検証されている。読み出しのための多くの代替方法の中の一つとして、「平均動的基準方法（Average Dynamic Reference Method）」と呼ばれる方法が開発され、一番よい方法との評価を受け、デュアルビット動作に伴う多くの問題を解決してきた。平均動的基準方法はデュアルビットメモリセルの使用可能な寿命を設計寿命にまで延長した。平均動的基準方法は「平均化」された２つの基準セルを用いて、各セルのデータを決定するために一回だけ各ビットを読み出す。これらの基準セルはアレイが消去されるのと同時に消去され、基準セルがアレイセルと同じ「年齢」になるようにする。それは、セクタアレイ内のデータセルと同じサイクル数をそれらのセルが経験するからである。しかしながら、１セクタ内のセルおよび関連する基準アレイが消去されるとき、基準アレイ内のセルも消去されてしまっているため、続いてその基準アレイ内のセルを正確に読み出すことは不可能である。
【００１２】
従って、セクタが消去された直後、どのようなものであれセクタアレイに対するプログラムが終わる前に、セクタアレイの読み出しに基準アレイが利用可能になるように、セクタアレイおよび基準アレイの再利用（リサイクル）を行う方法が必要とされている。
【発明の開示】
【発明の概要】
【００１３】
本発明に従って、複数のセクタアレイおよび各セクタアレイに関連する基準アレイを持ち、複数のデュアルビットフラッシュメモリセルを含む、デュアルビットフラッシュメモリデバイスによって上述のおよび他の目的ならびに優位点を実現する。
【００１４】
本発明の第１実施形態において、関連基準アレイ内のデュアルビットフラッシュメモリセルに対し、セクタアレイ内のデュアルビットフラッシュメモリセルとともにサイクルを実行し、それによってセクタアレイ内および関連基準アレイ内のすべてのセルが同じ「年齢」になるようにする。
【００１５】
本発明の第２実施形態において、関連基準アレイ内のデュアルビットフラッシュメモリセルを消去後すぐにプログラムして、それによって基準アレイが正しい基準として機能できるようにする。
【００１６】
従って、説明する発明は、フラッシュメモリ内のデュアルビットメモリセルとともにサイクルの実行が行われるデュアル動的基準の使用を可能にすることによってフラッシュメモリデバイスのデュアルビット動作を可能にするデュアルビットフラッシュメモリアレイ、およびセクタ消去の後直ちに基準として使用可能なデュアル動的基準アレイを提供する。
【００１７】
本発明は、添付の図面とともに、詳細な説明を参酌することによって、よりよく理解される。本明細書において、本発明を実施するための最良の形態を示すための単なる例として本発明の実施形態が示され、説明されることは、以下の説明から当業者が容易に理解することである。本発明は他の実施形態においても実施可能であり、またいくつかの細部は本発明の詳細を逸脱することなしに、様々な明白な態様において変更を加えることが可能である。従って、図面および詳細な説明は本質的に例示として扱われるべきであり、本発明を限定するものとして扱われるべきではない。
【発明を実施するための最良の形態】
【００１８】
本発明の特徴となる新規な構成は、添付の特許請求の範囲に記載される。しかしながら、実施に際しての好ましい態様、およびこの発明の目的および利点は、本発明それ自体と同様に、添付の図面を参照して以下の実施形態の詳細な説明を参照することによって最もよく理解されるであろう。
【００１９】
本発明の発明者らによって予想される、本発明を実施するための１以上の最良の形態を説明する、本発明の特定の実施形態について、以下詳細に説明する。
【００２０】
以下、図面を参照すると、図１は、本発明の様々な態様のうちの１つまたはそれ以上を実施できる代表的なデュアルビットメモリセル１０を示している。メモリセル１０は、上側の二酸化シリコン層１４および下側の二酸化シリコン層１８との間に窒化シリコン層１６を破産で形成したＯＮＯ層３０を含む。ＯＮＯ層３０の上にはポリシリコン層１２が設けられ、メモリセル１０に対するワード線の接続がなされている。ＯＮＯ層３０下側の第１領域４の下に第１ビット線３２が通り、ＯＮＯ層３０下側の第２領域６の下に第２ビット線３４が通っている。このビット線３２および３４のそれぞれの両端に、ビット線が下側の二酸化シリコン層１８と接する部分で、またはトランジスタ全体に沿って、ホウ素コア注入物（boron core implants）２０が設けられている。これらのホウ素コア注入物はＰ型基板９よりも高濃度にドープされており、メモリセル１０のＶｔを制御するうえでの助けになる。セル１０は、Ｎ＋ヒ素注入物から形成されたビット線３２および３４の導電部分２４とともにＰ型の基板９に設けられており、それによってチャネル８はＰ型基板９を横断して形成される。メモリセル１０は、Ｐ型基板領域９の上にあるＮ＋ヒ素注入部分２４から形成される交換可能なソースコンポーネントおよびドレインコンポーネントとを有し、かつゲートがポリシリコンワード線１２の一部として形成された単一のトランジスタで構成されている。
【００２１】
窒化シリコン層１６は、電荷トラップ層を形成する。セルをプログラムするには、ドレイン端子として使用されるビット線とゲートに適切な電圧を印加するとともに、ソース端子として使用されるソースビット線を接地する。この電圧によってチャネルに沿って電界が発生し、電子が加速されて基板層９から窒化物層１６に飛び込む。これはホットエレクトロン注入として知られている。電子は大半のエネルギーをドレインで得るので、これらの電子はドレイン近傍の窒化物層１６に捕獲され、そこに保持された状態となる。セル１０は概ね一様であるため、ドレインとソースとは交換可能である。窒化シリコン層１６は非導電性であるため、中央領域５の第１の端部付近の窒化物１６に第１電荷２６を注入し、中央領域５の第２の端部付近の窒化シリコン層１６に第２電荷２８を注入することができる。従って、電荷が移動しなければ、１つのセルに１ビットではなく、２ビットを記憶させることができるのである。
【００２２】
前述のように、メモリセル１０ひとつ当たり２ビットを持つことができるように、中央領域５の第１の端部において窒化シリコン層１６に第１電荷２６を保持し、中央領域５の他の端部において第２電荷２８を保持することが可能である。通常、デュアルビットメモリセル１０は対称であるため、ドレインとソースは交換可能である。よって、左側ビットＣ０のプログラム時に第１ビット線３２をドレイン端子として機能させ、第２ビット線３４をソース端子として機能させることができる。同様に、右側ビットＣ１をプログラムするには、第２ビット線３４をドレイン端子として機能させ、第１ビット線３２をソース端子として機能させることができる。
【００２３】
図２および表１は、第１ビットＣ０（相補ビット）および第２ビットＣ１（ノーマルビット）とを有するデュアルビットメモリセル１０の読み出し、プログラム、および片側消去と両側消去とを実行する際の電圧パラメータセットの一例を示している。
【００２４】
【表１】
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【００２５】
図３は、第１セクタ３０２の一部３００と、動的基準Ａ３０４と、動的基準Ｂ３０６との相互接続を示す。動的基準Ａ３０４と、動的基準Ｂ３０６とは基準アレイを形成する。セクタ１  ３０２はｎ個のセルを持つ。メモリアレイ内のセクタが持つセルの数はこれとは異なる数であってもよい、ことに注意すべきである。動的基準Ａ３０４および動的基準Ｂ３０６はそれぞれｐ個のセルを持つように示されている。セクタ３０２、動的基準Ａ３０４および動的基準Ｂ３０６はデュアルビットセルを有する。そのようなデュアルビットセルは、例えば共通ワード線を持つアレイ内のセル１０（そのほんの一部のみを示す）であって、そのような共通ワード線ＷＬ０，ＷＬ１およびＷＬｍは１行内のデュアルビットセル１０に接続されている。そのようなデュアルビットセルは、さらにセクタ１  ３０２内の共通ビット線ＢＬ０-ＢＬｎ、動的基準Ａ３０４内のＢＬ０-ＢＬｐおよび動的基準Ｂ３０６内のＢＬ０-ＢＬｐに接続されている。これらのワード線は、基準アレイと同様に、セクタ内のデュアルビットセルにおいて共通であることに注意すべきである。コントローラ／デコーダ３０８は個々のビット線に対する電圧を制御し、ワード線コントローラ３１０は個々のワード線に対する電圧を制御する。セクタ１内のビット線は、Ｉ／Ｏ３１２で終わる。Ｉ／Ｏ３１２からのデータ、動的基準Ａ３０４および動的基準Ｂ３０６からのデータは一連のパスゲート３１４によって制御される。
【００２６】
比較回路４００を図４に示す。図中に、コアセル４０２、動的基準Ａのセル４０４および動的基準Ｂのセル４０６を示す。このコアセル４０２はＣＢ（相補ビット側）およびＮＢ（ノーマルビット側）を有する。セル４０４、４０６もＣＢ、ＮＢサイドを有する。パスゲート４０８-４１８がセル４０２，４０４および４０６のＣＢおよびＮＢサイドに接続されている。図４の例では、セル４０２のＮＢサイドからのデータが動的基準セル４０４および４０６からの平均データに対して比較される。パスゲート４１０，４１４および４１６の出力がカスコード増幅器４２０，４２２および４２４にそれぞれ入力される。カスコード増幅器４２０の出力は差動センス増幅器４２６に入力され、次にそれがコアセルの正しい値、ｏ／ｐを出力する。
【００２７】
図５は、セクタアレイおよび関連基準アレイ内のメモリセルを消去するためのステップを示す流れ図５００である。この消去処理はステップ５０２から開始される。当該消去処理において、ステップ５０４に示すようにセクタおよび関連基準アレイ内のセルをプリプログラムする。次に、これらのセルは、ステップ５０６において、消去ルーチンの対象となる。ソフトプログラムステップにおいて、消去ステップ５０６で過消去されたすべてのセルを修復する。本発明に従って、基準アレイ内の適切なセルをステップ５１０でプログラムする。この消去処理はステップ５１２で終了し、セクタアレイ内のセルは消去され、プログラムの準備が完了し、基準アレイ内のセルは正しくプログラムされて、基準として使用する準備が完了する。ここで使用者が新しく消去されたセクタを読み出すと、消去されたビットを示す正しい値「１」を取得する。
【００２８】
図６は、基準セルのプログラムを示す流れ図６００である。これらの基準セルは２つの基準アレイに配列されている。一つの基準アレイ内のセルを１  ０にプログラムする。もう一方の基準アレイ内のセルは０  １にプログラムする。ステップ６０２で一列は図６に示すようにプログラムされ、ステップ６０４で他の列は図６に示すようにプログラムされる。
【００２９】
要約すると、上述の発明は、フラッシュメモリ内のデュアルビットメモリセルとともにサイクルの実行が行われるデュアル動的基準の使用を可能にすることによってフラッシュメモリデバイスのデュアルビット動作を可能にするデュアルビットフラッシュメモリアレイ、およびセクタ消去の後直ちに基準として使用可能なデュアル動的基準アレイを提供する。
【００３０】
上述の本発明の実施形態の記載は、説明のためのものである。この記載は網羅的ではなく、本発明を開示されているとおりの形態に制限することを意図するものではない。上述の記載に照らして、明らかな修正例または変形例を考えることが可能である。本実施形態は、これによって当業者が様々な実施形態および考え得る特定の使用に適する様々な変形例において本発明を利用できるように、本発明の原理およびその現実的な応用の最適な例を提供するように選択され、説明されている。これらを適正に、法律的に、公正に権利が与えられた範囲に従って解釈した際、このようなすべての変形例および修正例は、添付の特許請求の範囲によって定められる本発明の範囲内にある。
【図面の簡単な説明】
【００３１】
【図１】本発明の様々な態様を実装することができるデュアルビットメモリセルの実施例の断面図。
【図２】アレイの一部の相互接続を示す図。
【図３】セクタアレイの一部と関連する基準アレイの一部との相互接続を示す図。
【図４】コアセルから読み出された値を基準アレイから読み出され平均データに対して比較するのに使用できる比較回路を示す図。
【図５】セクタアレイおよび関連する基準アレイ内のメモリセルを再利用するステップを示す流れ図。
【図６】基準セルのプログラムを示す流れ図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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