(57)【要約】  絶縁性の部材における電気特性の劣化を抑制することができる構成を有する半導体装置を提供する。ｎ−ＳｉＣ層（１２）と、ｎ−ＳｉＣ層（１２）の主表面上に形成されたソースコンタクト電極（１６）と、ｎ−ＳｉＣ層（１２）の主表面上においてソースコンタクト電極（１６）と間隔を隔てて配置されたゲート電極（１７）と、ソースコンタクト電極（１６）とゲート電極（１７）との間に位置する層間絶縁膜（２１０）とを備える。ソースコンタクト電極（１６）と層間絶縁膜（２１０）とが隣接した状態で１２００℃以下の加熱を行った場合での、層間絶縁膜（２１０）における電気抵抗の低下率が５％以下である。
2011043116.tif 000002
【特許請求の範囲】
【請求項１】
ＳｉＣ層（１２）と、
前記ＳｉＣ層（１２）の主表面上に形成されたオーミック電極（１６）と、
前記ＳｉＣ層（１２）の前記主表面上において前記オーミック電極（１６）と間隔を隔てて配置された他の電極（１７）と、
前記オーミック電極（１６）と前記他の電極（１７）との間に位置する絶縁層（２１０）とを備え、
前記オーミック電極（１６）と前記絶縁層（２１０）とが隣接した状態で１２００℃以下の加熱を行った場合での、前記絶縁層（２１０）における電気抵抗の低下率が５％以下である、半導体装置。
【請求項２】
前記絶縁層（２１０）は前記オーミック電極（１６）と前記他の電極（１７）とを電気的に絶縁するための層間絶縁膜（２１０）であり、前記層間絶縁膜（２１０）の少なくとも前記オーミック電極に対向する表面は、窒化珪素または酸窒化珪素からなる、請求の範囲第１項に記載の半導体装置。
【請求項３】
前記半導体装置は前記ＳｉＣ層（１２）と前記他の電極（１７）との間に厚みが３０ｎｍ以上１００ｎｍ以下の極薄絶縁膜（１５）をさらに備えており、
前記極薄絶縁膜（１５）および前記絶縁層（２１０）と前記オーミック電極（１６）との間に間隙（３２）が配置されている、請求の範囲第１項に記載の半導体装置。
【請求項４】
ＳｉＣ層（１２）と、
前記ＳｉＣ層（１２）の主表面上に形成されたオーミック電極（１６）と、
前記ＳｉＣ層（１２）の前記主表面上において前記オーミック電極（１６）と間隔を隔てて配置された他の電極（１７）と、
前記オーミック電極（１６）と前記他の電極（１７）との間に位置する絶縁層（２１、２１０，６０）とを備え、
前記絶縁層（２１、２１０、６０）は、
前記オーミック電極と前記他の電極とを電気的に絶縁するための層間絶縁膜（２１、２１０）と、
前記層間絶縁膜（２１、２１０）の外周を覆うように配置されたバリア層（６０）とを含む、半導体装置。
【請求項５】
前記バリア層（６０）はタングステン、タンタルまたはそれらの酸化物もしくは炭化物から形成される、請求の範囲第４項に記載の半導体装置。
【請求項６】
前記半導体装置は前記ＳｉＣ層（１２）と前記他の電極（１７）との間に厚みが３０ｎｍ以上１００ｎｍ以下の極薄絶縁膜（１５）をさらに備えており、
前記極薄絶縁膜（１５）および前記絶縁層（２１、２１０、６０）と前記オーミック電極（１６）との間に間隙（３２）が配置されている、請求の範囲第４項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、より特定的には、層間の絶縁性を保持することが可能な半導体装置に関するものである。
【背景技術】
【０００２】
大電力を取り扱うための半導体装置は、一般にパワーデバイスと呼ばれている。大電力を取り扱うためには、半導体装置には高耐圧化、低損失化、高温環境下での使用などを可能とすることが望まれる。このため近年、半導体装置を構成する材料として炭化珪素（ＳｉＣ）の採用が進められつつある。ＳｉＣは、従来から半導体装置を構成する材料として広く使用されている珪素（Ｓｉ）に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料としてＳｉＣを採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、ＳｉＣを材料として採用した半導体装置は、Ｓｉを材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。【０００３】
パワーデバイスのなかでも特に、スイッチング速度が速く、低電圧領域での変換効率が高い縦型ＳｉＣ−ＭＯＳＦＥＴは、たとえばハイブリッドカーなどに用いられる電力変換機器など特に高いスイッチング特性を要する大型機械用の半導体装置としての利用が効果的である。【０００４】
しかし、ＳｉＣを半導体装置の素材として採用した場合、Ｓｉを半導体装置の素材として採用した場合に比べて、ｎ型領域およびｐ型領域と、当該ｎ型領域やｐ型領域と接触するように形成される電極との間に接触抵抗の低いオーミック接合を形成することは容易ではないという問題があった。具体的には、たとえばＳｉを半導体装置の素材として採用した場合には、電極を形成するにあたりたとえばＡｌ（アルミニウム）を用いて比較的低温で熱処理すればよい。このようにすれば、ＳｉとＡｌとは良好にオーミック接合される。しかしＳｉＣを半導体装置の素材として採用した場合、上述したＳｉを半導体装置の素材として採用した場合に比べてオーミック接合を形成することが難しい。【０００５】
このため従来から、ＳｉＣを半導体装置の素材として採用する場合にはたとえばＮｉ（ニッケル）と当該ＳｉＣとを接触させた状態で比較的高温（たとえば約１０００℃）で熱処理することによる接合方法が用いられている。つまり上記のように熱処理することにより、ＮｉとＳｉＣのＳｉ原子とが合金化する。この合金化によりＮｉとＳｉＣとが良好にオーミック接合される。このように、ｎ型不純物（導電型がｎ型である不純物）を含むｎ型ＳｉＣ領域と接触する電極の材料としてはＮｉ（ニッケル）、ｐ型不純物（導電型がｐ型である不純物）を含むｐ型ＳｉＣ領域と接触する電極の材料としてはＴｉ（チタン）／Ａｌ（アルミニウム）を採用することにより、接触抵抗を低減可能であることが知られている（たとえば、谷本  智、外４名、「ＳｉＣデバイスのオーミックコンタクト形成技術」、電子情報通信学会論文誌、社団法人電子情報通信学会、２００３年４月、Ｖｏｌ．Ｊ８６−Ｃ、Ｎｏ．４、ｐ３５９−３６７（非特許文献１）参照）。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】谷本  智、外４名、「ＳｉＣデバイスのオーミックコンタクト形成技術」、電子情報通信学会論文誌、社団法人電子情報通信学会、２００３年４月、Ｖｏｌ．Ｊ８６−Ｃ、Ｎｏ．４、ｐ３５９−３６７
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のように、電極と接触する領域がｎ型ＳｉＣ領域であるかｐ型ＳｉＣ領域であるかに応じて、電極を構成する材料を適切に選択することにより、半導体装置の素材としてＳｉＣを採用した場合でも、ｎ型領域およびｐ型領域と電極との接触抵抗を低減することができる。しかし、ｎ型領域に接触する電極を構成する材料とｐ型領域に接触する電極を構成する材料とが異なる場合、これらの電極を形成する複数の工程が必要となり、製造工程の工程数が増加する。その結果、半導体装置の製造コストが上昇するという問題を生じる。また、ｎ型領域に接触する電極を構成する材料とｐ型領域に接触する電極を構成する材料とが異なることは、半導体装置の集積度の向上を阻害する要因ともなる。【０００８】
そこで上述した問題を解決する手段として、近年、電極を構成する材料としてＴｉ、ＡｌおよびＳｉを含有する（つまりＴｉ、ＡｌおよびＳｉが合金化された）オーミックコンタクト電極を用いることが検討されている。Ｔｉ、ＡｌおよびＳｉが合金化されたオーミックコンタクト電極は、ｎ型ＳｉＣ領域およびｐ型ＳｉＣ領域のいずれとも接触抵抗を十分に抑制しつつ接触可能である。【０００９】
図４７は、従来から用いられる縦型ＳｉＣ−ＭＯＳＦＥＴの構造の一例を示す概略断面図である。従来のＭＯＳＦＥＴ１０００は、図４７に示すように、たとえば炭化珪素（ＳｉＣ）からなり、導電型がｎ型（第１導電型）の基板であるｎ＋ＳｉＣ基板１１と、ＳｉＣからなり、導電型がｎ型（第１導電型）の半導体層としてのｎ−ＳｉＣ層１２と、導電型がｐ型（第２導電型）の第２導電型領域としての一対のｐボディ１３と、導電型がｎ型（第１導電型）の高濃度第１導電型領域としてのｎ＋ソース領域１４と、導電型がｐ型（第２導電型）の高濃度第２導電型領域としてのｐ＋領域１８とを備えている。さらに図４７を参照して、ＭＯＳＦＥＴ１０００は、ゲート絶縁膜としてのゲート酸化膜１５と、ゲート電極１７とドレイン電極５５と、１対のソースコンタクト電極１６とを備えている。【００１０】
さらに図４７を参照して、１対のソースコンタクト電極１６のうち、一方のソースコンタクト電極１６から、これと隣り合う位置に配置された他方のソースコンタクト電極１６まで接続するように、ソース内部配線２７が配置されている。そしてゲート電極１７の外周部を覆うとともに、ゲート電極１７とソース内部配線２７との間を埋めるように、層間絶縁膜２１が配置されている。ここで層間絶縁膜２１は、たとえば図４７のソース内部配線２７やソースコンタクト電極１６とゲート電極１７とを外部と電気的に絶縁するとともに、ＭＯＳＦＥＴ１０００を保護する機能を有するものである。この層間絶縁膜２１は、たとえばＳｉＯ２（酸化珪素）からなっている。このような構成のもとに、ソース内部配線２７やソースコンタクト電極１６とゲート電極１７とに入力する電気信号を制御することにより、ソースコンタクト電極１６からドレイン電極５５に流れる電流を制御する。【００１１】
ここで、ソースコンタクト電極１６は、ｎ＋ソース領域１４とｐ＋領域１８との両方に接触するように配置されている。ソースコンタクト電極１６としてＴｉ、ＡｌおよびＳｉを含有する合金を用いることにより、当該ソースコンタクト電極１６は、ｎ＋ソース領域１４とｐ＋領域１８との両方と良好にオーミック接合される。【００１２】
しかし、上述したソースコンタクト電極１６を、ｎ＋ソース領域１４とｐ＋領域１８との両方と良好にオーミック接合させるためには、両者を接合した状態で１０００℃程度の高温にて熱処理を行なう必要がある。このようにすれば、ソースコンタクト電極１６を形成するＴｉ、ＡｌおよびＳｉを合金化することができ、ソースコンタクト電極１６をｎ＋ソース領域１４などと良好にオーミック接合させることができる。【００１３】
ここで、図４７のＭＯＳＦＥＴ１０００においてはＡｌが合金化されたソースコンタクト電極１６とたとえばＳｉＯ２からなるゲート酸化膜１５とが接続されている。またソースコンタクト電極１６とたとえばＳｉＯ２からなる層間絶縁膜２１とが互いに極めて近い場所に配置されている。このような構造を有するＭＯＳＦＥＴ１０００を形成する際に、ソースコンタクト電極１６を合金化するため１０００℃程度の高温にて熱処理を行なえば、ソースコンタクト電極１６中のＡｌとＳｉＯ２とが共融反応を起こす。一般的に合金化されたＡｌとＳｉＯ２とが接合された状態で約５００℃以上に加熱されると、合金化されたＡｌがＳｉＯ２に対して還元作用を及ぼすことにより、ＳｉＯ２がＳｉに還元される。このため、ゲート酸化膜１５や層間絶縁膜２１など絶縁体としてＳｉＯ２を用いている部材が、ソースコンタクト電極１６のＡｌの作用でＳｉに還元されることになる。すると、ゲート酸化膜１５や層間絶縁膜２１の絶縁性や容量安定性などの電気特性が劣化することがある。【００１４】
本発明は、上記の問題に鑑みなされたものであり、その目的は、絶縁性の部材における電気特性の劣化を抑制することができる構成を有する半導体装置を提供することである。
【課題を解決するための手段】
【００１５】
本発明に係る半導体装置は、ＳｉＣ層と、上記ＳｉＣ層の主表面上に形成されたオーミック電極と、上記ＳｉＣ層の上記主表面上において上記オーミック電極と間隔を隔てて配置された他の電極と、上記オーミック電極と上記他の電極との間に位置する絶縁層とを備えている。オーミック電極と絶縁層とが隣接した状態で１２００℃以下の加熱を行った場合での、絶縁膜における電気抵抗の低下率は５％以下である。また、異なる観点から言えば、上記オーミック電極と上記絶縁層とは１２００℃以下の加熱により反応しない。【００１６】
ここでオーミック電極とは、たとえば図４７に示すＡｌが合金化されたソースコンタクト電極１６である。またここで他の電極とは、たとえば図４７におけるゲート電極１７である。図４７においてソースコンタクト電極１６とゲート電極１７との間に位置する絶縁層とは、層間絶縁膜２１やゲート酸化膜１５である。本発明に係る半導体装置においても、図４７に示すＭＯＳＦＥＴ１０００と同様の構成を備えている。ただし本発明に係る半導体装置は、図４７のソースコンタクト電極１６に相当するオーミック電極と、図４７の層間絶縁膜２１ないしゲート酸化膜１５に相当する絶縁層とが、形成時の加熱により反応しない構成となっている。【００１７】
具体的には、たとえばオーミック電極はＡｌを含む合金であり、オーミック電極を形成（合金化）する際に１２００℃以下（１０００℃程度）に加熱する工程を行なう。一方、たとえば絶縁層中にはＳｉＯ２が含まれない（絶縁層がＳｉＯ２以外の材質から形成される）。このため、オーミック電極を形成（合金化）する際に合金化されたＡｌとＳｉＯ２との還元反応が起こらない。したがって、オーミック電極を形成（合金化）する工程を１２００℃以下の加熱にて行なう場合は、その前後において絶縁層の組成の変化はない。ここで絶縁層の組成の変化がないとは、オーミック電極を形成するための合金化する工程の前後における絶縁層の電気抵抗の低下率が５％以下であることをいう。また、当該低下率は望ましくは１％以下である。つまり、図４７におけるゲート酸化膜１５や層間絶縁膜２１の絶縁性や容量安定性などの電気特性の劣化を抑制することができる。【００１８】
上記電気抵抗の低下率が５％を超える場合（つまり絶縁性が５％を超えて劣化した場合）、主にはゲート酸化膜１５の長期信頼性の指標となる、絶縁破壊までの通過電荷量Ｑｂｄ（Ｃ／ｃｍ２）の低下が無視できなくなる。なお、ここで合金化する工程の前後における絶縁層の電気抵抗の低下率とは、上記合金化する工程前の絶縁層の電気抵抗に対する、上記合金化する工程前後での絶縁層の電気抵抗の変化量（合金化する工程により低下した電気抵抗値の変化量の絶対値）の割合を意味する。より具体的には、合金化する工程前の絶縁層の電気抵抗値をａ、合金化する工程後の絶縁層の電気抵抗値をｂと表示すると、絶縁層の電気抵抗の低下率は（ａ−ｂ）／ａという計算式で算出することができる。【００１９】
本発明の半導体装置において、絶縁層は上記オーミック電極と上記他の電極とを電気的に絶縁するための層間絶縁膜であり、上記層間絶縁膜の少なくとも上記オーミック電極に対向する表面は、窒化珪素または酸窒化珪素からなることが好ましい。【００２０】
絶縁層である層間絶縁膜の少なくともオーミック電極に対向する表面が、窒化珪素（ＳｉｘＮｙ）または酸窒化珪素（ＳｉＯｘＮｙ）からなる場合、オーミック電極を形成するために合金化（加熱）する工程において、オーミック電極を構成する合金中のＡｌと、層間絶縁膜とが還元反応しない。このためオーミック電極を形成するために加熱する工程において、層間絶縁膜の絶縁性や容量安定性などの電気特性の劣化を抑制することができる。【００２１】
なお、層間絶縁膜のオーミック電極に対向する表面がＳｉＯｘＮｙからなる場合、当該層間絶縁膜にはＳｉＯ２が若干含まれることになる。すなわち、オーミック電極を構成する合金中のＡｌと、層間絶縁膜のＳｉＯ２とが還元反応する可能性がある。しかし層間絶縁膜が純粋なＳｉＯ２である場合に比べて、当該層間絶縁膜中に含まれるＳｉＯ２の割合が小さい。このため、層間絶縁膜のオーミック電極に対向する表面がＳｉＯｘＮｙからなる場合についても、当該表面がＳｉＯ２からなる場合に比べて、層間絶縁膜の絶縁性や容量安定性などの電気特性の劣化を抑制することができる。【００２２】
また、本発明に係る半導体装置は、ＳｉＣ層と、上記ＳｉＣ層の主表面上に形成されたオーミック電極と、上記ＳｉＣ層の上記主表面上において上記オーミック電極と間隔を隔てて配置された他の電極と、上記オーミック電極と上記他の電極との間に位置する絶縁層とを備えている。絶縁層は、オーミック電極と他の電極とを電気的に絶縁するための層間絶縁膜と、当該層間絶縁膜の外周を覆うように配置されたバリア層とを含む。また、バリア層はタングステン、タンタルまたはそれらの酸化物もしくは炭化物から形成されることが好ましい。【００２３】
本発明の半導体装置において、層間絶縁膜の外周を覆うように配置されたバリア層は、層間絶縁膜と、オーミック電極やソース内部配線との間に配置される。したがって、タングステン（Ｗ）、タンタル（Ｔａ）またはそれらの酸化物もしくは炭化物から形成されたバリア層の存在により、層間絶縁膜とオーミック電極との接触が遮断される。このため、バリア層が配置されていれば、たとえ層間絶縁膜がＳｉＯ２からなる場合においても、オーミック電極を形成するために合金化（加熱）する工程において、オーミック電極を構成する合金中のＡｌと、層間絶縁膜のＳｉＯ２とが還元反応しない。また、たとえばＷやＴａにて形成されたバリア層は、ソース内部配線と層間絶縁膜との密着性を向上させる機能や、当該ＭＯＳＦＥＴの実装時にソース内部配線を所望のパターンに形成する際のエッチングをストップするための下地の層としての役割を持たせることができる。なお、バリア層としては、１２００℃以下の加熱を行なった場合に、層間絶縁膜とオーミック電極との反応を阻害することができれば、上述したタングステン、タンタルまたはそれらの酸化物もしくは炭化物以外の任意の材料を用いることができる。【００２４】
以上に述べた本発明の半導体装置は、ＳｉＣ層と他の電極との間に厚みが３０ｎｍ以上１００ｎｍ以下の極薄絶縁膜をさらに備えており、極薄絶縁膜および絶縁層とオーミック電極との間に間隙が配置されていることが好ましい。【００２５】
極薄絶縁膜とは、たとえば上述した図４７でいうゲート酸化膜１５である。ゲート酸化膜１５がＳｉＯ２からなる場合、当該ゲート酸化膜がオーミック電極と接触するように配置されていれば、オーミック電極を形成するために合金化（加熱）する工程において、オーミック電極を構成する合金中のＡｌと、層間絶縁膜のＳｉＯ２とが還元反応する。つまりゲート酸化膜の絶縁性などの電気特性が劣化する可能性がある。しかし当該極薄絶縁膜および絶縁層とオーミック電極との間に間隙を設け、両者が直接接触しないようにすれば、上述したような還元反応の発生を抑制することができる。つまりゲート絶縁膜および絶縁層の絶縁性や容量安定性などの電気特性の劣化を抑制することができる。
【発明の効果】
【００２６】
本発明の半導体装置は、絶縁性の部材における電気特性の劣化を抑制することができる。
【図面の簡単な説明】
【００２７】
【図１】実施の形態１における半導体装置としてのＭＯＳＦＥＴの構成を示す概略断面図である。
【図２】実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図３】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図５】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図６】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図７】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図８】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図９】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１０】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１１】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１２】実施の形態１における半導体装置としてのＭＯＳＦＥＴのうち、ソースコンタクト電極とソース内部配線とを接続する薄層を備えた構成を示す概略断面図である。
【図１３】実施の形態２における半導体装置としてのＭＯＳＦＥＴの構成を示す概略断面図である。
【図１４】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１５】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１６】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１７】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１８】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１９】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２０】実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２１】実施の形態３における半導体装置としてのＭＯＳＦＥＴの構成を示す概略断面図である。
【図２２】実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２３】実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２４】実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２５】実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２６】実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２７】実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２８】実施の形態４における半導体装置としてのＭＯＳＦＥＴの構成を示す概略断面図である。
【図２９】実施の形態４におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図３０】実施の形態４におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図３１】実施の形態４におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図３２】実施の形態４におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図３３】実施の形態４におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図３４】実施の形態４におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図３５】実施の形態５における半導体装置としてのＭＯＳＦＥＴの構成を示す概略断面図である。
【図３６】実施の形態５におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図３７】実施の形態５におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図３８】実施の形態５におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図３９】実施の形態５におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４０】実施の形態５におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４１】実施の形態６における半導体装置としてのＭＯＳＦＥＴの構成を示す概略断面図である。
【図４２】実施の形態６におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４３】実施の形態６におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４４】実施の形態７における半導体装置としての一のＭＯＳＦＥＴの構成を示す概略断面図である。
【図４５】実施の形態７における半導体装置としての他のＭＯＳＦＥＴの構成を示す概略断面図である。
【図４６】実施の形態７における半導体装置としてのさらに他のＭＯＳＦＥＴの構成を示す概略断面図である。
【図４７】従来から用いられる縦型ＳｉＣ−ＭＯＳＦＥＴの構造を示す概略断面図である。
【発明を実施するための形態】
【００２８】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００２９】
（実施の形態１）
まず、実施の形態１におけるＭＯＳＦＥＴについて説明する。図１を参照して、実施の形態１におけるＭＯＳＦＥＴ１００は、炭化珪素（ＳｉＣ）からなり、導電型がｎ型（第１導電型）の基板であるｎ＋ＳｉＣ基板１１と、ＳｉＣからなり、導電型がｎ型（第１導電型）の半導体層としてのｎ−ＳｉＣ層１２と、導電型がｐ型（第２導電型）の第２導電型領域としての一対のｐボディ１３と、導電型がｎ型（第１導電型）の高濃度第１導電型領域としてのｎ＋ソース領域１４と、導電型がｐ型（第２導電型）の高濃度第２導電型領域としてのｐ＋領域１８とを備えている。ｎ＋ＳｉＣ基板１１は、高濃度のｎ型不純物（導電型がｎ型である不純物）、たとえばＮ（窒素）を含んでいる。
【００３０】
ｎ−ＳｉＣ層１２は、ｎ＋ＳｉＣ基板１１の一方の主面１１Ａ上に、たとえば１０μｍ程度の厚みで形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ｎ−ＳｉＣ層１２に含まれるｎ型不純物は、たとえばＮ（窒素）やＰ（リン）であり、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度、たとえば１×１０１６ｃｍ−３の濃度で含まれている。なお、ここで主面とは、表面のうち最も面積の大きい主要な面をいう。
【００３１】
一対のｐボディ１３は、ｎ−ＳｉＣ層１２において、ｎ＋ＳｉＣ基板１１側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型（第２導電型）となっている。ｐボディ１３に含まれるｐ型不純物は、たとえばＡｌ、Ｂ（硼素）などであり、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度、たとえば１×１０１６ｃｍ−３〜５×１０１８ｃｍ−３の濃度で含まれている。
【００３２】
ｎ＋ソース領域１４は、第２の主面１２Ｂを含み、かつｐボディ１３に取り囲まれるように、一対のｐボディ１３のそれぞれの内部に形成されている。ｎ＋ソース領域１４は、ｎ型不純物、たとえばＰ（リン）などをｎ−ＳｉＣ層１２に含まれるｎ型不純物よりも高い濃度、たとえば１×１０２０ｃｍ−３の濃度で含んでいる。
【００３３】
ｐ＋領域１８は、一対のｐボディ１３のうち一方のｐボディ１３の内部に形成されたｎ＋ソース領域１４から見て、他方のｐボディ１３の内部に形成されたｎ＋ソース領域１４とは反対側に、第２の主面１２Ｂを含むように形成されている。ｐ＋領域１８は、ｐ型不純物、たとえばＡｌ、Ｂなどをｐボディ１３に含まれるｐ型不純物よりも高い濃度、たとえば１×１０２０ｃｍ−３の濃度で含んでいる。
【００３４】
さらに図１を参照して、ＭＯＳＦＥＴ１は、ゲート絶縁膜（極薄絶縁膜）としてのゲート酸化膜１５と、ゲート電極１７と、１対のソースコンタクト電極１６と、ソース内部配線２７と、ドレイン電極５５と、層間絶縁膜２１０とを備えている。
【００３５】
ゲート酸化膜１５は、第２の主面１２Ｂに接触し、一方のｎ＋ソース領域１４の上部表面から他方のｎ＋ソース領域１４の上部表面にまで延在するようにｎ−ＳｉＣ層１２の第２の主面１２Ｂ上に形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
【００３６】
ゲート電極１７は、一方のｎ＋ソース領域１４上から他方のｎ＋ソース領域１４上にまで延在するように、ゲート酸化膜１５に接触して配置されている。また、ゲート電極１７は、ポリシリコンなどの導電体からなっている。
【００３７】
ソースコンタクト電極１６は、一対のｎ＋ソース領域１４上のそれぞれから、ゲート酸化膜１５から離れる向きにｐ＋領域１８上にまで延在するとともに、第２の主面１２Ｂに接触して配置されている。そして、ソースコンタクト電極１６は、Ｔｉ、ＡｌおよびＳｉを含有している合金である。より具体的には、ソースコンタクト電極１６は、Ｔｉ、Ａｌ、ＳｉおよびＣ（炭素）を含有し、残部Ｏ（酸素）などの不純物からなる合金である。上述した材質にて構成することにより、ソースコンタクト電極１６は、ｎ−ＳｉＣ層１２や、ｎ＋ソース領域１４やｐ＋領域１８と良好にオーミック接合されたオーミックコンタクト電極である。また、ソースコンタクト電極１６はｎ＋ソース領域１４とｐ＋領域１８との両方に接触するよう延在するように配置されている。ｎ＋ソース領域１４とオーミック接合するための電極と、ｐ＋領域１８とオーミック接合するための電極とが一体となっているため、ＭＯＳＦＥＴ１００を形成する際には本来２台形成すべきオーミック接合するための電極を１台のみ形成すればよい。このため、本実施の形態におけるＭＯＳＦＥＴ１００は、製造工程の工程数の低減や集積度の向上を可能とする半導体装置となっている。
【００３８】
ソース内部配線２７は、１対のソースコンタクト電極１６のうち、一方のソースコンタクト電極１６から、これと隣り合う位置に配置された他方のソースコンタクト電極１６まで接続するように配置されている。このソース内部配線２７は、たとえばＡｌからなるメタル配線として形成されている。
【００３９】
ドレイン電極５５は、ｎ＋ＳｉＣ基板１１においてｎ−ＳｉＣ層１２が形成される側の主面である一方の主面１１Ａとは反対側の主面である他方の主面１１Ｂに接触して形成されている。このドレイン電極５５は、たとえば上記ソースコンタクト電極１６と同じＴｉ、ＡｌおよびＳｉを含有する材料からなっていてもよいし、ＮｉやＮｉＳｉなど、ｎ＋ＳｉＣ基板１１とオーミックコンタクト可能な他の材料からなっていてもよい。これにより、ドレイン電極５５はｎ＋ＳｉＣ基板１１と電気的に接続されている。
【００４０】
さらにドレイン電極５５の、ｎ＋ＳｉＣ基板１１とは反対側の主面上（図１におけるドレイン電極５５の下側）にはドレインコンタクト電極５６が形成されている。ドレインコンタクト電極５６はたとえばＡｌ、Ａｕからなる薄膜電極である。
【００４１】
層間絶縁膜２１０は、たとえば図１の一方のソースコンタクト電極１６と他方のソースコンタクト電極１６とを接続するように配置されたソース内部配線２７とゲート電極１７とを外部と電気的に絶縁するとともに、ＭＯＳＦＥＴ１００を保護する機能を有するものである。この層間絶縁膜２１０は、たとえばＳｉｘＮｙ（窒化珪素）からなっている。
【００４２】
層間絶縁膜２１０は、ゲート電極１７の外周部を覆うように、ゲート電極１７とソース内部配線２７との間を埋めるように配置されている。図１に示すように、層間絶縁膜２１０はゲート電極１７の外周部と接触しており、またソース内部配線２７の内周部と接触している。さらに図１の層間絶縁膜２１０は、ソースコンタクト電極１６の主面が延在する方向（図１の左右方向）に関してソースコンタクト電極１６とゲート酸化膜１５とに挟まれた領域にも配置されている。このような構成であることにより、たとえばソース内部配線２７からゲート電極１７に電流が流れることを、層間絶縁膜２１０が抑制することができる。
【００４３】
ここで、層間絶縁膜２１０としてＳｉｘＮｙを用いているため、層間絶縁膜２１０中に酸素原子（Ｏ）が含まれていない。このため、たとえば上述した図４７のＭＯＳＦＥＴ１０００のように、ソースコンタクト電極１６を合金化するために１０００℃程度に加熱することによる、ソースコンタクト電極１６中のＡｌがゲート酸化膜１５や層間絶縁膜２１中の酸素原子と反応することを抑制することができる。具体的には、たとえばソースコンタクト電極１６とゲート酸化膜１５との間に、ＳｉｘＮｙからなる層間絶縁膜２１０が挟まれた構成となっている。このため、ソースコンタクト電極１６を構成する金属材料を、これと接触するｎ＋ソース領域１４やｐ＋領域１８と良好に接触させるために１２００℃以下（１０００℃程度）で熱処理（合金化処理）を行なっても、ソースコンタクト電極１６を構成する金属材料による、層間絶縁膜２１０の還元反応が起こらない。これはソースコンタクト電極１６が酸素原子を含有する部材と接触していないためである。酸素原子を含有するＳｉＯ２からなるゲート酸化膜１５は、ＳｉｘＮｙからなる層間絶縁膜２１０が挟まれていることによりソースコンタクト電極１６と不連続となっている。このため上記熱処理によりソースコンタクト電極１６のＡｌとゲート酸化膜１５とが反応することが抑制される。
【００４４】
したがって、ＳｉｘＮｙからなる層間絶縁膜２１０を備えることにより、ソースコンタクト電極１６が合金化するために１２００℃以下に加熱される際に、ゲート酸化膜１５がＡｌと反応することを抑制することができる。つまり、ゲート酸化膜１５が反応することによる絶縁性や容量安定性などの電気特性の劣化を抑制することができる。このため、高品質で安定な半導体装置を提供することができる。
【００４５】
なお、図１において層間絶縁膜２１０やソース内部配線２７は、特に左右の端部における上下方向の厚みが中央部分における厚みに比べて著しく大きくなっている。また層間絶縁膜２１０やソース内部配線２７の隅部が角型となっている。しかしこれらは図の理解を容易にするためであり、実際は図１の断面図中の左右方向の全体にわたって、層間絶縁膜２１０やソース内部配線の厚みはほぼ一様である。また層間絶縁膜２１０やソース内部配線２７の隅部は丸みを帯びている。以下の各図についても同様である。
【００４６】
また、図１に示すＭＯＳＦＥＴ１００がｎ＋ＳｉＣ基板１１やｎ−ＳｉＣ層１２の主面の延在方向に複数配置されることにより、半導体装置が構成される。図１には１台のＭＯＳＦＥＴ１００の最小構成単位のみを描写している。したがって図１の左端および右端は省略されているのであり、実際は図１のＭＯＳＦＥＴ１００が四方に複数並んでいる。以下の各図についても同様である。
【００４７】
次に、ＭＯＳＦＥＴ１００の動作について説明する。図１を参照して、ゲート電極１７に閾値以下の電圧を与えた状態、すなわちオフ状態では、ゲート酸化膜１５の直下に位置するｐボディ１３とｎ−ＳｉＣ層１２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極１７に正の電圧を印加していくと、ｐボディ１３のゲート酸化膜１５と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ＋ソース領域１４とｎ−ＳｉＣ層１２とが電気的に接続され、ソースコンタクト電極１６（またはソース内部配線２７）とドレイン電極５５との間に電流が流れる。
【００４８】
次に、本発明に従った半導体装置の製造方法の一実施の形態である実施の形態１における半導体装置としてのＭＯＳＦＥＴの製造方法について説明する。図２を参照して、実施の形態１におけるＭＯＳＦＥＴの製造方法においては、まず、ＳｉＣ基板を準備する工程（Ｓ１０）が実施される。この工程（Ｓ１０）では、第１導電型のＳｉＣ基板が準備される。具体的には、図３を参照して、たとえば六方晶ＳｉＣからなり、ｎ型不純物を含むことにより導電型がｎ型であるｎ＋ＳｉＣ基板１１が準備される。
【００４９】
次に、図２を参照して、ｎ型層を形成する工程（Ｓ２０）が実施される。この工程（Ｓ２０）では、ｎ＋ＳｉＣ基板１１上に第１導電型の半導体層が形成される。具体的には、図３を参照して、エピタキシャル成長によりｎ＋ＳｉＣ基板１１の一方の主面１１Ａ上にｎ−ＳｉＣ層１２が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ４（シラン）とＣ３Ｈ８（プロパン）との混合ガスを用い、キャリアガスとしてＨ２（水素）ガスを用いたＣＶＤ法により実施することができる。このとき、ｎ型不純物として、たとえばＮやＰを導入することが好ましい。これにより、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度のｎ型不純物を含むｎ−ＳｉＣ層１２を形成することができる。具体的にはたとえばｎ−ＳｉＣ層１２中のｎ型不純物の濃度は５×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下とすることが好ましい。
【００５０】
次に、図２を参照して、ｐボディを形成する工程（Ｓ２１）が実施される。この工程（Ｓ２１）では、図４を参照して、ｎ−ＳｉＣ層１２において、ｎ＋ＳｉＣ基板１１側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂを含むように、第２導電型の第２導電型領域が形成される。具体的には、まず、第２の主面１２Ｂ上に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）によりＳｉＯ２からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望の第２導電型領域としてのｐボディ１３の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜が部分的に除去されることにより、ｎ−ＳｉＣ層１２上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いて、Ａｌなどのｐ型不純物をｎ−ＳｉＣ層１２にイオン注入することにより、ｎ−ＳｉＣ層１２にｐボディ１３が形成される。なお、上述したレジストの露光および現像のためには、たとえばＳｉＯ２からなるマスクが使用されることが好ましい。
【００５１】
次に、図２を参照して、ｎ＋領域を形成する工程（Ｓ２２）が実施される。この工程（Ｓ２２）では、ｐボディ１３内の第２の主面１２Ｂを含む領域に、ｎ−ＳｉＣ層１２よりも高濃度の第１導電型の不純物を含む高濃度第１導電型領域が形成される。具体的には、図４を参照して、まず、工程（Ｓ２１）においてマスクとして使用された上記酸化膜が除去された上で、工程（Ｓ２１）と同様の手順で、所望のｎ＋ソース領域１４の形状に応じた領域に開口を有するマスク層が形成される。そして、このマスク層をマスクとして用いて、Ｐなどのｎ型不純物がｎ−ＳｉＣ層１２にイオン注入により導入されることによりｎ＋ソース領域１４が形成される。
【００５２】
次に、図２を参照して、ｐ＋領域を形成する工程（Ｓ２３）が実施される。この工程（Ｓ２３）では、図４を参照して、一対のｐボディ１３のうち一方のｐボディ１３の内部に形成されたｎ＋ソース領域１４から見て、他方のｐボディ１３の内部に形成されたｎ＋ソース領域１４とは反対側に、第２の主面１２Ｂを含むように、高濃度第２導電型領域（ｐ＋領域１８）が形成される。具体的には、図４を参照して、工程（Ｓ２１）および（Ｓ２２）と同様の手順で所望のｐ＋領域１８の形状に応じた領域に開口を有するマスク層が形成され、これをマスクとして用いて、Ａｌ、Ｂなどのｐ型不純物がｎ−ＳｉＣ層１２にイオン注入により導入されることによりｐ＋領域１８が形成される。
【００５３】
次に、図２を参照して、活性化アニール工程（Ｓ３１）が実施される。この工程（Ｓ３１）では、イオン注入が実施されたｎ−ＳｉＣ層１２を、たとえばＡｒ（アルゴン）雰囲気中において１７００℃以上１８００℃以下に加熱し、３０分間程度保持することにより、上記イオン注入によって導入された不純物を活性化させるとともに結晶性の回復を行なう熱処理である活性化アニールが実施される。
【００５４】
次に、図２を参照して、表面を清浄化する工程（Ｓ３２）が実施される。この工程（Ｓ３２）では、図４に示すようにｐボディ１３、ｎ＋ソース領域１４およびｐ＋領域１８が形成されたｎ−ＳｉＣ層１２の第２の主面１２Ｂやｎ＋ＳｉＣ基板１１の他方の主面１１Ｂを洗浄する工程である。
【００５５】
具体的には、たとえば図４に示す第２の主面１２Ｂや他方の主面１１Ｂ上に、たとえばドライ酸素雰囲気中で加熱温度を１１００℃以上１３００℃以下とし、保持時間を１０分間程度とした熱処理を実施することにより熱酸化膜を形成する。その後、バッファードフッ酸を用いて上記熱酸化膜を除去することにより、当該第２の主面１２Ｂ上や他方の主面１１Ｂ上が清浄化される。その後、有機溶剤を用いた有機洗浄、酸を用いた酸洗浄、ＲＣＡ洗浄などを行ない、表面洗浄化を行なうことが好ましい。
【００５６】
次に、図２を参照して、極薄絶縁膜を形成する工程（Ｓ３３）が実施される。この工程（Ｓ３２）では、図５を参照して、工程（Ｓ１０）〜（Ｓ３２）までが実施されて所望のイオン注入領域を含むｎ−ＳｉＣ層１２が形成されたｎ＋ＳｉＣ基板１１が熱酸化される。具体的には熱酸化は、たとえばドライ酸素雰囲気中で１１００℃以上１３００℃以下にｎ＋ＳｉＣ基板１１を加熱し、３０分〜６０分間程度保持することにより実施することができる。これにより、二酸化珪素（ＳｉＯ２）の熱酸化膜であるゲート酸化膜１５（図１参照）となるべき極薄絶縁膜１５Ａ（たとえば厚み３０ｎｍ〜１００ｎｍ程度）が、第２の主面１２Ｂ上に形成される。極薄絶縁膜１５Ａの厚みは、当該極薄絶縁膜１５Ａの誘電率にも対応するが、概ね、絶縁ゲートトランジスタにおけるスパイクも含むゲート電圧動作範囲から上述の範囲が相当である。
【００５７】
なお極薄絶縁膜を形成する工程（Ｓ３３）において、上述したように酸素雰囲気中で行なうドライ酸化を用いてもよいが、たとえば水蒸気を含む酸素雰囲気中で加熱するウェット酸化を用いてもよいし、ドライ酸化に比べてＳｉＣの酸化時に発生する水蒸気中の水素原子が界面のダングリングボンド（原子における未結合手）を効果的に水素終端するパイロジェニック酸化を用いてもよい。また、工程（Ｓ３３）により形成される極薄絶縁膜１５Ａに対して、追加処理として上述した工程（Ｓ３１）のようなアニールを行なってもよい。このときのアニールとしてはたとえばＮＯ（一酸化窒素）雰囲気中やＮ２Ｏ（二窒化酸素）雰囲気中で１１００℃以上１３００℃以下で３０分〜９０分間程度加熱し、続いてＡｒ雰囲気中にて１１００℃以上１３００℃以下で３０分〜９０分間程度加熱することが好ましい。
【００５８】
次に、図２を参照して、ゲート電極を形成する工程（Ｓ４０）が実施される。この工程（Ｓ４０）では、図６を参照して、たとえば導電体であるポリシリコンなどからなるゲート電極１７（図１参照）が、一方のｎ＋ソース領域１４上から他方のｎ＋ソース領域１４上にまで延在するとともに、ゲート酸化膜１５に接触するように形成される。ゲート電極の素材としてポリシリコンを採用する場合、当該ポリシリコンは、ＰあるいはＢが１×１０２０ｃｍ−３程度の高い濃度で含まれるものとすることができる。なお、ゲート電極１７の厚みは３００〜５００ｎｍ程度とすることが好ましい。
【００５９】
なおゲート電極１７を、一方のｎ＋ソース領域１４上から他方のｎ＋ソース領域１４上にまで延在するように形成するために、フォトリソグラフィ技術を用いることが好ましい。具体的には、まず図５に示す極薄絶縁膜１５Ａのほぼ全面に接触するように形成されたゲート電極１７の上にレジストが塗布された後、露光および現像が行なわれ、所望のゲート電極１７の形状に応じた領域にレジスト膜が形成される。そして当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりゲート電極１７および極薄絶縁膜１５Ａが部分的に除去される。このようにして、図６に示すようにゲート電極１７およびゲート酸化膜１５が形成される。ゲート電極１７および極薄絶縁膜１５Ａが部分的に除去された領域は、図６に示すようにｎ＋ソース領域１４およびｐ＋領域１８の主面が露出した状態となる。
【００６０】
次に、図２を参照して、層間絶縁膜を形成する工程（Ｓ５０）が実施される。この工程（Ｓ５０）では、図７を参照して、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）により窒化珪素膜（ＳｉｘＮｙ）や酸窒化珪素膜（ＳｉＯｘＮｙ）からなる層間絶縁膜２１０が形成される。ここでは特にプラズマＣＶＤ法を用いて、厚みが０．５μｍ以上１．５μｍ以下、好ましくは０．７μｍ以上１．３μｍ以下、たとえば１．０μｍの層間絶縁膜２１０が形成される。このようにして、図７に示す層間絶縁膜２１０が、ｐ＋領域１８、ｎ＋ソース領域１４およびゲート電極１７の表面上に接触するように形成される。
【００６１】
なお、層間絶縁膜２１０としてＳｉｘＮｙの代わりに、酸素を含む酸窒化珪素膜（ＳｉＯｘＮｙ）を用いた場合には、層間絶縁膜２１０中に酸素原子が含まれることになる。しかしＳｉＯｘＮｙは、たとえば図４７の層間絶縁膜２１のＳｉＯ２に比べれば酸素原子が含有される割合が小さい。このため、層間絶縁膜２１０として酸窒化珪素膜（ＳｉＯｘＮｙ）を用いた場合においても、ＳｉｘＮｙを用いた場合と同様に、熱処理の際の層間絶縁膜と、ソースコンタクト電極１６（オーミック電極）の合金中のＡｌとの反応を抑制する効果を奏する。なお、上述したＳｉｘＮｙやＳｉＯｘＮｙの代わりに、酸フッ化珪素（ＳｉＯＦ）、酸炭化珪素（ＳｉＯＣ）のいずれかからなる層間絶縁膜２１０を形成しても、同様の効果を奏する。
【００６２】
次に、図２を参照して、ソース電極部を開口する工程（Ｓ６０）が実施される。この工程（Ｓ６０）では、工程（Ｓ５０）において形成された層間絶縁膜２１０の一部を除去する。すなわち工程（Ｓ６０）では後工程においてソースコンタクト電極１６を形成する領域に形成された層間絶縁膜２１を除去する。具体的には、図８を参照して、一対のｐボディ１３の内部に形成された各ｎ＋ソース領域１４およびｐ＋領域１８に接触する層間絶縁膜２１０を除去することが好ましい。図１に示すように、ソースコンタクト電極１６は、ｎ＋ソース領域１４から、これに接触するように配置されるｐ＋領域１８に接触するように延在するように形成されるためである。
【００６３】
工程（Ｓ６０）は具体的には以下の手順により行なわれる。図７に示すｐ＋領域１８、ｎ＋ソース領域１４およびゲート電極１７の表面上に接触するように形成された層間絶縁膜２１０の上にレジストが塗布された後、露光および現像が行なわれ、所望の層間絶縁膜２１０の形状に応じた領域に開口を有するレジスト膜が形成される。そして当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により層間絶縁膜２１０が部分的に除去される。このようにして、所望の領域に層間絶縁膜２１０の開口パターンが形成される。図８を参照して、残存する層間絶縁膜２１０に接触するように、マスク層５のパターンが形成される。
【００６４】
次に、図２を参照して、ソースオーミック電極を形成する工程（Ｓ７０）が実施される。この工程（Ｓ７０）では、ソースオーミック電極（図１のソースコンタクト電極１６）を構成するためのＴｉからなるＴｉ膜、ＡｌからなるＡｌ膜およびＳｉからなるＳｉ膜がこの順で形成される。具体的には、図９を参照して、まず第２の主面１２Ｂ上のうち特に露出されたｐ＋領域１８の主面上およびｎ＋ソース領域１４の主面上、および層間絶縁膜２１０に接するように形成されたマスク層５上に上述したＴｉ膜、Ａｌ膜、Ｓｉ膜が、たとえばスパッタリングにより形成される。その後、マスク層５を除去すれば、マスク層５上の上述したＴｉ膜、Ａｌ膜およびＳｉ膜も併せて除去される。このため図９に示すように、ｐ＋領域１８の主面上およびｎ＋ソース領域１４の主面上のＳｉ膜のみ残存する。このようにして図１０のソースコンタクト電極１６に示すように、ｐ＋領域１８の主面上およびｎ＋ソース領域１４の主面上にのみＴｉ膜、Ａｌ膜およびＳｉ膜が形成される。このように工程（Ｓ６０）にて形成したマスク層５上に所望の膜を形成し、その後マスク層５を除去することにより所望の領域のみに膜を形成する、リフトオフを行なうことが好ましい。
【００６５】
なお図９中においては、ソースオーミック電極を構成するためのＴｉからなるＴｉ膜、ＡｌからなるＡｌ膜およびＳｉからなるＳｉ膜からなる積層構造を、ソースコンタクト電極１６として描写している。
【００６６】
次に、図２を参照して、裏面ドレイン電極を形成する工程（Ｓ８０）が実施される。この工程（Ｓ８０）では、ドレイン電極５５としてｎ＋ＳｉＣ基板１１の、ｎ−ＳｉＣ層１２が形成される側とは反対側の主面上に、裏面電極パッドとしてのＮｉ層やＮｉＳｉ層が形成される。
【００６７】
具体的には、図１０を参照して、ｎ＋ＳｉＣ基板１１の、ｎ−ＳｉＣ層１２が形成される側の主面である一方の主面１１Ａとは反対側の主面である他方の主面１１Ｂ上に、たとえばスパッタリングにより、上述したＮｉ層やＮｉＳｉ層を蒸着することにより裏面電極パッド（ドレイン電極５５）とする。これらの材質からなるドレイン電極５５は、ｎ＋ＳｉＣ基板１１と良好にオーミック接合される。
【００６８】
なお、Ｎｉ層の厚みは３０ｎｍ以上２００ｎｍ以下であることが好ましく、なかでも５０ｎｍ以上１５０ｎｍ以下、たとえば１００ｎｍであることがより好ましい。ＮｉＳｉ層の厚みは３０ｎｍ以上２００ｎｍ以下であることが好ましく、なかでも５０ｎｍ以上１５０ｎｍ以下、たとえば１００ｎｍであることがより好ましい。
【００６９】
またドレイン電極５５の形成後に、図１０に示すように、ドレイン電極５５の下側の主面上にドレインコンタクト電極５６を形成することが好ましい。ドレインコンタクト電極５６はたとえばＡｌ、Ａｕからなる厚みが１μｍ程度の薄膜であることが好ましい。ドレインコンタクト電極５６はドレイン電極５５と同様にたとえばスパッタリングによる蒸着により形成されることが好ましい。
【００７０】
厚みの条件を上記のようにすれば、上記ドレイン電極５５を、安定的に低抵抗のオーミックドレイン電極とすることができる。なお、工程（Ｓ７０）と工程（Ｓ８０）とは、実施する順序を逆にしてもよい。
【００７１】
次に、図２を参照して、合金化処理を行なう工程（Ｓ９０）が実施される。これは具体的には、図１０を参照して、上記手順が完了したｎ＋ＳｉＣ基板１１が、Ａｒなどの不活性ガス雰囲気中において、５５０℃以上１２００℃以下の温度、好ましくは９００℃以上１１００℃以下の温度、たとえば１０００℃に加熱され、１０分間以下の時間、たとえば１分間保持される。これにより、Ｔｉ膜、Ａｌ膜およびＳｉ膜に含まれるＴｉ、ＡｌおよびＳｉ、およびｎ−ＳｉＣ層１２またはｎ＋ＳｉＣ基板１１に含まれるＣが合金化される。その結果、図１０に示すように、一対のｎ＋ソース領域１４上のそれぞれから、ゲート酸化膜１５から離れる向きにｐ＋領域１８上にまで延在するとともに、第２の主面１２Ｂに接触して配置されるソースコンタクト電極１６が形成される。また上記加熱により同時に、ｎ＋ＳｉＣ基板１１においてｎ−ＳｉＣ層１２が形成される側の主面である一方の主面１１Ａとは反対側の主面である他方の主面１１Ｂに接触して配置されるドレイン電極５５が形成される。ここで、工程（Ｓ９０）においては、不活性ガス、特にＡｒまたは／およびＮ２と、水素との混合ガス中においてｎ＋ＳｉＣ基板１１が加熱されることが好ましい。これにより、製造コストを抑制しつつ、ｎ＋ソース領域１４およびｐボディ１３（ｐ＋領域１８）との接触抵抗を一層確実に低減したソースコンタクト電極１６を作製することができる。
【００７２】
この合金化のための熱処理に際して、たとえｎ＋ＳｉＣ基板１１が１０００℃程度の高温に曝されても、本実施の形態１においては、ソースコンタクト電極１６中のＡｌと層間絶縁膜２１０との反応による層間絶縁膜２１０の組成変化、さらには当該Ａｌとゲート酸化膜１５中の酸素原子との反応によるゲート酸化膜１５の組成変化が抑制される。これは、ＳｉＯ２と比べてＡｌとの反応性が低いＳｉｘＮｙからなる層間絶縁膜２１０がソースコンタクト電極１６中のＡｌとゲート酸化膜１５中の酸素原子との間に挟まれた構成となっていることにより、層間絶縁膜２１０がソースコンタクト電極１６中のＡｌとゲート酸化膜１５中の酸素原子とが反応することを抑制するためである。
【００７３】
次に、図２を参照して、ソース内部配線を形成する工程（Ｓ１００）が実施される。この工程（Ｓ１００）では、１対のうち一方のソースコンタクト電極１６と他方のソースコンタクト電極１６とを電気的に接続するための金属層であるソース内部配線２７が形成される。
【００７４】
具体的には図１１を参照して、ソースコンタクト電極１６や層間絶縁膜２１０上のほぼ全面に、Ａｌからなる薄膜層としてのソース内部配線２７が、たとえばスパッタリングにより形成される。ただし、図１２のＭＯＳＦＥＴ２００を参照して、たとえばＡｌの薄膜層を形成する前に、ソースコンタクト電極１６や層間絶縁膜２１０上のほぼ全面に、Ｔｉからなる薄膜層（薄層６）を形成してもよい。このようにすれば、Ｔｉの薄層６が当該ソース内部配線２７の、ソースコンタクト電極１６との密着性を向上させる。また薄層６の材質として、Ｔｉの代わりにたとえばＴａ（タンタル）やＷ（タングステン）を用いてもよい。このようにすれば、ＴａやＷは、Ｔｉと同様にソース内部配線２７のソースコンタクト電極１６との密着性を向上させる。また、当該ＭＯＳＦＥＴ１００の実装においてソース内部配線２７を所望のパターンに形成する際のエッチングをストップするための下地の層としての役割を持たせることができる。
【００７５】
さらに上述した薄層６は、Ｃｒ（クロム）やＭｏ（モリブデン）、Ｎｂ（ニオブ）やＶ（バナジウム）からなる群から選択されるいずれか１種からなる構成としてもよい。いずれの材質を用いても、薄層６により、上述したソースコンタクト電極１６とソース内部配線２７との密着性を良好にすると同時に、当該ソース領域における電気抵抗を十分に低くしたり、エレクトロマイグレーション耐性を高くすることができる。
【００７６】
なお上述した図１２のＭＯＳＦＥＴ２００は、薄層６を備える点においてのみＭＯＳＦＥＴ１００と異なっており、その他の構成はすべてＭＯＳＦＥＴ１００と同様である。
【００７７】
工程（Ｓ１００）において、たとえばＴｉとＡｌとの薄膜層を形成する場合には、Ｔｉの薄膜層は厚みが３０ｎｍ以上７０ｎｍ以下であることが好ましく、なかでも４０ｎｍ以上６０ｎｍ以下、たとえば５０ｎｍであることが特に好ましい。同様にＡｌの薄膜層は厚みが２μｍ以上であることが好ましい。
【００７８】
以上の各工程を行なうことにより、図１１（図１）に示すＭＯＳＦＥＴ１００が形成される。当該ＭＯＳＦＥＴ１００を複数台電気的に接続して１台の集積回路として用いるために、後工程としてパシベーション膜の形成や実装工程が行なわれる。パシベーション膜とは、ＭＯＳＦＥＴ１００の構成要素が一通り形成されたところで、最終的に当該ＭＯＳＦＥＴ１００を外側から保護する保護膜として形成されるものである。
【００７９】
（実施の形態２）
図１３を参照して、実施の形態２におけるＭＯＳＦＥＴ３００は、ＭＯＳＦＥＴ１００と基本的に同様の構成を備えている。しかしＭＯＳＦＥＴ３００においては、ＭＯＳＦＥＴ１００におけるゲート酸化膜１５が、ＳｉｘＮｙから形成されるゲート絶縁膜１５０となっている。
【００８０】
ゲート絶縁膜１５０は酸素原子を含まないため、たとえばゲート絶縁膜１５０がソースコンタクト電極１６と一部の領域において接触する構成であっても、熱処理時にゲート絶縁膜１５０がソースコンタクト電極１６との反応により変質することはない。このためＭＯＳＦＥＴ３００の層間絶縁膜２１０は、ＭＯＳＦＥＴ１００の層間絶縁膜２１０のように、ゲート酸化膜１５とソースコンタクト電極１６との間に挟まれた領域には配置されていない。したがってＭＯＳＦＥＴ３００のゲート絶縁膜１５０は、ＭＯＳＦＥＴ１００のゲート酸化膜１５に比べて、図１３の左右方向に関する長さが長く、当該ゲート絶縁膜１５０の左右方向の端部はソースコンタクト電極１６と接触している。以上のような構成を有するＭＯＳＦＥＴ３００においても、ＭＯＳＦＥＴ１００やＭＯＳＦＥＴ２００と同様の効果を奏する。以下、本実施の形態２におけるＭＯＳＦＥＴ３００の製造方法について説明する。
【００８１】
実施の形態２におけるＭＯＳＦＥＴ３００の製造方法は、図２のフローチャートを用いて説明することができる。しかし各工程における詳細な手順において若干の相違がある。
【００８２】
図２のフローチャートにおける工程（Ｓ１０）から工程（Ｓ３２）までは、実施の形態１と同様である。図１４を参照して、極薄絶縁膜を形成する工程（Ｓ３３）においては実施の形態１でのＳｉＯ２の代わりに、ＳｉｘＮｙからなる極薄絶縁膜１５Ａ（図５の極薄絶縁膜１５Ａに相当）が形成される。この極薄絶縁膜１５Ａは、後工程により一部が除去され、ゲート絶縁膜１５０となる。
【００８３】
ゲート電極を形成する工程（Ｓ４０）においては、図１５を参照して、実施の形態１と同様にゲート電極１７が形成される。この工程（Ｓ４０）にて、ゲート絶縁膜１５０に対してフォトリソグラフィ技術などを施し、第２の主面１２Ｂに沿った方向（図１５の左右方向）に関するゲート絶縁膜１５０の長さを所望の長さに加工してもよいが、必ずしも上記加工を行なわず、図１５に示す状態としてもよい。ＭＯＳＦＥＴ３００の場合、後に形成する層間絶縁膜と上記左右方向の長さが等しいためである。
【００８４】
層間絶縁膜を形成する工程（Ｓ５０）において、図１６を参照して、実施の形態１と同様に層間絶縁膜２１０が形成された後、ソース電極部を開口する工程（Ｓ６０）において、実施の形態１と同様の処理を行なう。このようにすれば、図１７を参照して、層間絶縁膜２１０とゲート絶縁膜１５０との左右方向の長さが等しくなるように加工することができる。
【００８５】
以下の工程（Ｓ７０）から工程（Ｓ１００）については、実施の形態１と同様の処理である。工程（Ｓ７０）は図１８を参照して説明でき、実施の形態１の図９と同様の態様である。工程（Ｓ８０）は図１９を参照して説明でき、実施の形態１の図１０と同様の態様である。工程（Ｓ９０）は図１８および図１９を参照して説明でき、実施の形態１の図９、図１０と同様の態様である。工程（Ｓ１００）は図２０を参照して説明でき、実施の形態１の図１１と同様の態様である。
【００８６】
本実施の形態２は、以上に述べた各点についてのみ、本実施の形態１と異なる。すなわち実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て実施の形態１に順ずる。
【００８７】
（実施の形態３）
図２１を参照して、実施の形態３におけるＭＯＳＦＥＴ４００は、ＭＯＳＦＥＴ１００と基本的に同様の構成を備えている。しかしＭＯＳＦＥＴ４００においては、層間絶縁膜がＳｉＯ２からなる層間絶縁膜２１と、ＳｉｘＮｙからなる層間絶縁膜２１０との二重構造となっている。
【００８８】
具体的には、二重構造となっている層間絶縁膜のうち内側に、ゲート電極１７の外周部を覆うように配置されているのがＳｉＯ２からなる層間絶縁膜２１であり、層間絶縁膜２１の外周部を覆うように配置されているのがＳｉｘＮｙからなる層間絶縁膜２１０である。また、ＭＯＳＦＥＴ４００のゲート酸化膜１５はＳｉＯ２からなる。当該ゲート酸化膜１５の左右方向に関する長さはゲート電極１７の左右方向に関する長さに等しい。そして当該ゲート酸化膜１５の左右方向の端部は層間絶縁膜２１で囲まれており、層間絶縁膜２１がゲート酸化膜１５を囲む領域は層間絶縁膜２１０で囲まれている。
【００８９】
このような構成とした場合においても、ＳｉＯ２からなる層間絶縁膜２１やゲート酸化膜１５は、Ａｌが合金化されたソースコンタクト電極１６と接触しない。つまりＳｉｘＮｙからなる層間絶縁膜２１０が配置されているため、層間絶縁膜２１（ゲート酸化膜１５）とソースコンタクト電極１６とは不連続となっている。このため以上のような構成を有するＭＯＳＦＥＴ４００においても、ＭＯＳＦＥＴ１００などと同様の効果を奏する。以下、本実施の形態３におけるＭＯＳＦＥＴ４００の製造方法について説明する。
【００９０】
実施の形態３におけるＭＯＳＦＥＴ４００の製造方法は、図２のフローチャートを用いて説明することができる。しかし各工程における詳細な手順において若干の相違がある。
【００９１】
図２のフローチャートにおける工程（Ｓ１０）から工程（Ｓ４０）までは、実施の形態１と同様である。このようにすれば、ゲート酸化膜１５とゲート電極１７との左右方向の長さが等しくなるように加工することができる。
【００９２】
層間絶縁膜を形成する工程（Ｓ５０）では、図２２を参照して、まずたとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）、ここでは特にプラズマＣＶＤ法によりＳｉＯ２からなる層間絶縁膜２１が形成される。この厚みは０．５μｍ以上１．５μｍ以下、好ましくは０．８μｍ以上１．２μｍ以下、たとえば１．０μｍとする。
【００９３】
次に一旦ソース電極部を開口する工程（Ｓ６０）を行なう。ここでは実施の形態１と同様に、工程（Ｓ５０）において形成された層間絶縁膜２１の一部を除去する。一対のｐボディ１３の内部に形成された各ｎ＋ソース領域１４およびｐ＋領域１８に接触する層間絶縁膜２１を除去することにより、図２３に示す態様となる。
【００９４】
次に再度層間絶縁膜を形成する工程（Ｓ５０）が実施される。ここではＳｉｘＮｙからなる層間絶縁膜２１０が、ｐ＋領域１８、ｎ＋ソース領域１４および層間絶縁膜２１の表面上に接触するように形成される。なお、ここで形成する層間絶縁膜２１０としてＳｉｘＮｙの代わりに上述したＳｉＯｘＮｙやＳｉＯＦ、ＳｉＯＣのいずれかからなる層間絶縁膜２１０を形成してもよい。この厚みは０．１μｍ以上１．０μｍ以下、好ましくは０．２μｍ以上０．６μｍ以下、たとえば０．３μｍとする。
【００９５】
そして再度ソース電極部を開口する工程（Ｓ６０）が実施される。この工程では実施の形態１と同様に、マスク層５のパターンをマスクとして利用して層間絶縁膜２１０の一部が除去される。このようにして、図２４を参照して、残存する層間絶縁膜２１０に接触するように、マスク層５のパターンが残される。
【００９６】
以下の工程（Ｓ７０）から工程（Ｓ１００）については、実施の形態１と同様の処理である。工程（Ｓ７０）は図２５を参照して説明でき、実施の形態１の図９と同様の態様である。工程（Ｓ８０）は図２６を参照して説明でき、実施の形態１の図１０と同様の態様である。工程（Ｓ９０）は図２５および図２６を参照して説明でき、実施の形態１の図９、図１０と同様の態様である。工程（Ｓ１００）は図２７を参照して説明でき、実施の形態１の図１１と同様の態様である。
【００９７】
本実施の形態３は、以上に述べた各点についてのみ、本実施の形態１と異なる。すなわち実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て実施の形態１に順ずる。
【００９８】
（実施の形態４）
図２８を参照して、実施の形態４におけるＭＯＳＦＥＴ５００は、ＭＯＳＦＥＴ４００と基本的に同様の構成を備えている。しかしＭＯＳＦＥＴ５００においては、たとえば上述したＭＯＳＦＥＴ３００と同様に、ゲート酸化膜１５の左右方向に関する長さが、ゲート電極１７よりも長く、ＳｉＯ２からなる層間絶縁膜２１の左右方向に関する長さに等しくなっている。そして当該ゲート酸化膜１５の左右方向の端部はＳｉｘＮｙからなる層間絶縁膜２１０と接触している。
【００９９】
ＭＯＳＦＥＴ５００は、上述したゲート酸化膜１５の左右方向に関する長さについてのみ、ＭＯＳＦＥＴ４００と異なる。つまりＭＯＳＦＥＴ５００においても、ＳｉＯ２からなる層間絶縁膜２１やゲート酸化膜１５は、Ａｌが合金化されたソースコンタクト電極１６と接触しない。つまりＳｉｘＮｙからなる層間絶縁膜２１０が配置されているため、層間絶縁膜２１（ゲート酸化膜１５）とソースコンタクト電極１６とは不連続となっている。このため以上のような構成を有するＭＯＳＦＥＴ５００においても、ＭＯＳＦＥＴ１００などと同様の効果を奏する。
【０１００】
実施の形態４におけるＭＯＳＦＥＴ５００の製造方法は、図２のフローチャートを用いて説明することができる。図２のフローチャートにおける工程（Ｓ１０）から工程（Ｓ４０）までは、実施の形態２と同様である。つまり工程（Ｓ４０）においてゲート酸化膜１５の長さを所望の長さに加工する必要はない。ただし実施の形態２においてはＳｉｘＮｙからなるゲート絶縁膜１５０を形成しているが、本実施の形態４においてはＳｉＯ２からなるゲート酸化膜１５を形成している点において異なる。
【０１０１】
層間絶縁膜を形成する工程（Ｓ５０）では、図２９を参照して、実施の形態３と同様にＳｉＯ２からなる層間絶縁膜２１が形成される。次に一旦ソース電極部を開口する工程（Ｓ６０）を行なう。ここでは図３０を参照して、実施の形態２の工程（Ｓ６０）と同様に、ｎ＋ソース領域１４およびｐ＋領域１８に接触するように形成された極薄絶縁膜１５Ａおよび層間絶縁膜２１が除去され、極薄絶縁膜１５Ａがゲート酸化膜１５となる。このようにすれば、層間絶縁膜２１とゲート酸化膜１５との左右方向の長さが等しくなるように加工することができる。
【０１０２】
次に、実施の形態３と同様に、再度工程（Ｓ５０）および工程（Ｓ６０）が実施されることにより、図３１を参照して、残存する層間絶縁膜２１０に接触するように、マスク層５のパターンが形成されている。
【０１０３】
以下の工程（Ｓ７０）から工程（Ｓ１００）については、実施の形態１と同様の処理である。工程（Ｓ７０）は図３２を参照して説明でき、実施の形態１の図９と同様の態様である。工程（Ｓ８０）は図３３を参照して説明でき、実施の形態１の図１０と同様の態様である。工程（Ｓ９０）は図３２および図３３を参照して説明でき、実施の形態１の図９、図１０と同様の態様である。工程（Ｓ１００）は図３４を参照して説明でき、実施の形態１の図１１と同様の態様である。
【０１０４】
本実施の形態４は、以上に述べた各点についてのみ、本実施の形態１と異なる。すなわち実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て実施の形態１に順ずる。
【０１０５】
（実施の形態５）
図３５を参照して、実施の形態５におけるＭＯＳＦＥＴ６００は、上述した各実施の形態のＭＯＳＦＥＴと基本的に同様の構成を備えている。しかしＭＯＳＦＥＴ６００においては、ＳｉｘＮｙからなる層間絶縁膜２１０の外周を覆うようにバリア層６０が配置されている。当該バリア層６０は、ソースコンタクト電極１６とゲート酸化膜１５との間にも配置されている。この点において、ＭＯＳＦＥＴ６００は上述した他のＭＯＳＦＥＴと異なる。
【０１０６】
バリア層６０は層間絶縁膜２１０（層間絶縁膜２１）と同様に、たとえば図３５の一方のソースコンタクト電極１６と他方のソースコンタクト電極１６とを接続するように配置されたソース内部配線２７とゲート電極１７とを電気的に絶縁するとともに、ＭＯＳＦＥＴ６００を保護する機能を有するものである。またバリア層６０は、たとえば上述した図１２の薄層６と同様に、ソース内部配線２７と層間絶縁膜２１０との密着性を向上させる機能や、当該ＭＯＳＦＥＴ６００の実装時にソース内部配線２７を所望のパターンに形成する際のエッチングをストップするための下地の層としての役割を持たせることができる。以上のような役割を有するために、バリア層６０は、たとえばＴａ（タンタル）やＷ（タングステン）またはそれらの酸化物もしくは炭化物からなることが好ましい。
【０１０７】
以上のような構成を有するＭＯＳＦＥＴ６００においても、ＳｉＯ２と合金化されたソースコンタクト電極１６のＡｌとが接触しない構成を有する。このため上述した各実施の形態のＭＯＳＦＥＴと同様の効果を奏する。当該効果に加えて、上述したバリア層６０の存在による効果が加わる。
【０１０８】
実施の形態５におけるＭＯＳＦＥＴ６００の製造方法は、図３６のフローチャートを用いて説明することができる。図３６のフローチャートは、図２のフローチャートと基本的に同様である。しかし図３６のフローチャートには、ソース電極部を開口する工程（Ｓ６０）とソースオーミック電極を形成する工程（Ｓ７０）との間にバリア層を形成する工程（Ｓ６５）が含まれる。
【０１０９】
ＭＯＳＦＥＴ６００の製造方法は、工程（Ｓ１０）から工程（Ｓ６０）までは、上述した各実施の形態に係るＭＯＳＦＥＴとほぼ同様である。たとえば図３７を参照して、ゲート酸化膜１５はＳｉＯ２からなる酸化膜であり、ゲート酸化膜１５の左右方向の長さは、ゲート電極１７の左右方向の長さよりも長く、層間絶縁膜２１０の左右方向の長さに等しい。このため、たとえば実施の形態２と同様にソース電極部を開口する工程（Ｓ６０）において、一部の層間絶縁膜２１０を除去する際に、同時に一部のゲート酸化膜１５を除去することが好ましい。
【０１１０】
ただし、本実施の形態５においては、工程（Ｓ６０）にて一部の層間絶縁膜２１０やゲート酸化膜１５を除去するために用いたレジスト（たとえば図８のマスク層５）は、後工程に進む前に除去することが好ましい。
【０１１１】
そしてバリア層を形成する工程（Ｓ６５）において、図３７に示すように、ｐ＋領域１８、ｎ＋ソース領域１４の主面に接触するように、またゲート酸化膜１５の端部を囲み、層間絶縁膜２１０の外周部を覆うように、バリア層６０が形成される。バリア層６０の厚みは０．１μｍ以上０．５μｍ以下であることが好ましく、なかでも０．０５μｍ以上０．２μｍ以下、たとえば０．１μｍであることがより好ましい。
【０１１２】
そして上記バリア層６０の表面上にレジストが塗布された後、露光および現像が行なわれ、所望のバリア層６０が除去されるべき部分の形状に応じた領域に開口を有するレジスト膜が形成される。そして当該レジスト膜をマスクとして用いて、たとえばＲＩＥによりバリア層６０が部分的に除去される。具体的には図３８を参照して、ｐ＋領域１８やｎ＋ソース領域１４に接触するように形成されたバリア層６０が除去される。そして残存するバリア層６０に接触するように、マスク層５のパターンが残される。
【０１１３】
次に、図３６を参照して、ソースオーミック電極を形成する工程（Ｓ７０）が実施される。この工程（Ｓ７０）では、上述した各実施の形態と同様のソースコンタクト電極１６が形成される。具体的には、図３９を参照して、まず第２の主面１２Ｂ上のうち特に露出されたｐ＋領域１８の主面上およびｎ＋ソース領域１４の主面上、およびバリア層６０に接するように形成されたマスク層５上に上述したＴｉ膜、Ａｌ膜、Ｓｉ膜が、たとえばスパッタリングにより形成される。その後、マスク層５を除去すれば、マスク層５上の上述したＴｉ膜、Ａｌ膜およびＳｉ膜も併せて除去される。このようにしてｐ＋領域１８の主面上およびｎ＋ソース領域１４の主面上にのみＴｉ膜、Ａｌ膜およびＳｉ膜が形成される。このように工程（Ｓ６５）にて形成したマスク層５上に所望の膜を形成し、その後マスク層５を除去することにより所望の領域のみに膜を形成する、リフトオフを行なうことが好ましい。
【０１１４】
なお図３９中においても、たとえば図９と同様に、ソースオーミック電極を構成するためのＴｉからなるＴｉ膜、ＡｌからなるＡｌ膜およびＳｉからなるＳｉ膜からなる積層構造を、ソースコンタクト電極１６として描写している。
【０１１５】
以下の工程（Ｓ８０）から（Ｓ１００）については、上述した各実施の形態に順ずる。このようにして図４０（図３５）に示す態様のＭＯＳＦＥＴ６００が形成される。
【０１１６】
本実施の形態５は、以上に述べた各点についてのみ、本実施の形態１と異なる。すなわち実施の形態５について、上述しなかった構成や条件、手順や効果などは、全て実施の形態１に順ずる。
【０１１７】
（実施の形態６）
図４１を参照して、実施の形態６におけるＭＯＳＦＥＴ７００は、ＭＯＳＦＥＴ６００と基本的に同様の構成を備えている。しかしＭＯＳＦＥＴ７００においては、ソースコンタクト電極１６とバリア層６０とが不連続となっており、両者の間に間隙３２が存在する。この点においてのみ、ＭＯＳＦＥＴ７００はＭＯＳＦＥＴ６００と異なる。
【０１１８】
このように、ソースコンタクト電極１６とゲート酸化膜１５との間に間隙３２を配置することにより、さらに確実に、ソースコンタクト電極１６中のＡｌとゲート酸化膜１５の酸素原子との反応を抑制することができる。なお、間隙３２の幅（ｎ＋ＳｉＣ基板の主面に沿った方向における間隙３２の幅）はたとえば０．１μｍ以上１μｍ以下であることが好ましい。これは以下のような理由による。すなわち、通常上述のような絶縁ゲートトランジスタは、たとえば横幅が１０μｍ程度のセル構造内に配置されるため、動作領域ではない間隙３２の占める割合としては１μｍ以下であることが望ましい。また、ゲート酸化膜１５などを形成するためのエッチング工程での加工精度を考慮すると、上記間隙３２の幅は０．１μｍ以上であることが望ましい。
【０１１９】
実施の形態６におけるＭＯＳＦＥＴ７００の製造方法は、図３６のフローチャートを用いて説明することができる。
【０１２０】
ＭＯＳＦＥＴ７００の製造方法がＭＯＳＦＥＴ６００と異なるのは、ソースオーミック電極を形成する工程（Ｓ７０）である。上述したように、ＭＯＳＦＥＴ６００の製造方法においては、工程（Ｓ６５）にてバリア層６０に接触するために形成したマスク層５を利用して工程（Ｓ７０）にてリフトオフを行なうことが好ましい。しかしＭＯＳＦＥＴ７００の製造方法においては、工程（Ｓ６５）にてバリア層６０上に残存するマスク層５は除去し、工程（Ｓ７０）にてバリア層６０および、ｎ＋ソース領域１４の主面の一部を覆うように形成された新たなマスク層７を用いてソースコンタクト電極１６を形成することが好ましい。
【０１２１】
具体的には、図４２を参照して、ｐ＋領域１８やｎ＋ソース領域１４の主面上、およびバリア層６０の外周面上にレジストが塗布された後、ｎ＋ソース領域１４の主面上のうち、バリア層６０の外枠から一定の距離分にレジスト膜が形成されるよう、露光および現像が行なわれる。このレジスト膜が図４２に示すマスク層７である。その後、図４２におけるマスク層７の上側の表面上および露出されたｎ＋ソース領域１４およびｐ＋領域１８の表面上に、上述した各実施の形態と同様にＴｉ膜、Ａｌ膜、Ｓｉ膜が、たとえばスパッタリングにより形成される。
【０１２２】
その後マスク層７（およびマスク層７の上側の表面上に形成されたＴｉ膜など）を除去することにより、バリア層６０との間に間隙３２を設けてＴｉ膜などが形成される。このＴｉ膜などを工程（Ｓ８０）にて合金化することにより、ゲート酸化膜１５と反応することなく良好に処理することができる。
【０１２３】
以下の工程（Ｓ８０）から（Ｓ１００）については、上述した各実施の形態に順ずる。このようにして図４３（図４０）に示す態様のＭＯＳＦＥＴ７００が形成される。
【０１２４】
本実施の形態６は、以上に述べた各点についてのみ、本実施の形態５と異なる。すなわ
ち実施の形態６について、上述しなかった構成や条件、手順や効果などは、全て実施の形態５に順ずる。
【０１２５】
（実施の形態７）
実施の形態７におけるＭＯＳＦＥＴ８００は、図４４を参照して、基本的にはＭＯＳＦＥＴ６００と同様の態様を備えている。しかしＭＯＳＦＥＴ８００においては、たとえばＳｉｘＮｙからなる層間絶縁膜２１０の代わりに、ＳｉＯ２からなる層間絶縁膜２１が用いられている。ＭＯＳＦＥＴ８００は、以上の点についてのみＭＯＳＦＥＴ６００と異なる。同様に、当実施の形態７におけるＭＯＳＦＥＴ９００は、図４５を参照して、基本的にはＭＯＳＦＥＴ７００と同様の態様を備えている。しかしＭＯＳＦＥＴ８００においては、たとえばＳｉｘＮｙからなる層間絶縁膜２１０の代わりに、ＳｉＯ２からなる層間絶縁膜２１が用いられている。ＭＯＳＦＥＴ９００は、以上の点についてのみＭＯＳＦＥＴ７００と異なる。
【０１２６】
以上のＭＯＳＦＥＴ８００、９００についても、ソースコンタクト電極１６と層間絶縁膜２１やゲート酸化膜１５との間にバリア層６０を挟んでいるため、ＳｉＯ２からなる層間絶縁膜２１やゲート酸化膜１５を備えていても、ソースコンタクト電極１６中のＡｌと酸素原子との還元反応を抑制することができる。
【０１２７】
また図４６のＭＯＳＦＥＴ９９９のように、バリア層を設けず、ＳｉＯ２からなる層間絶縁膜２１やゲート酸化膜１５を用いた上で、たとえば上述したＭＯＳＦＥＴ７００と同様にソースコンタクト電極１６とゲート酸化膜１５との間に間隙３２を設けた構成も考えられる。この場合においても、間隙３２の存在により、ソースコンタクト電極１６が合金化する際の加熱によるゲート酸化膜１５や層間絶縁膜２１の酸素原子とＡｌとの還元反応を抑制することができる。
【０１２８】
以上の実施の形態７の各ＭＯＳＦＥＴの製造方法は、上述した各実施の形態のＭＯＳＦＥＴの製造方法を適宜組みあわせることにより形成される。本実施の形態７は、以上に述べた点についてのみ、上述した各実施の形態と異なる。
【０１２９】
以上のように本発明の各実施の形態について説明を行なったが、今回開示した各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１３０】
本発明は、ｎ型ＳｉＣ領域とｐ型ＳｉＣ領域との両方と接触可能とする合金化された電極と、酸化膜との反応を抑制する技術として、特に優れている。
【符号の説明】
【０１３１】
５，７  マスク層、６  薄層、１１  ｎ＋ＳｉＣ基板、１１Ａ  一方の主面、１１Ｂ  他方の主面、１２  ｎ−ＳｉＣ層、１２Ａ  第１の主面、１２Ｂ  第２の主面、１３  ｐボディ、１４  ｎ＋ソース領域、１５  ゲート酸化膜、１５Ａ  極薄絶縁膜、１６  ソースコンタクト電極、１７  ゲート電極、１８  ｐ＋領域、２１，２１０  層間絶縁膜、２７  ソース内部配線、３２  間隙、５５  ドレイン電極、５６  ドレインコンタクト電極、６０  バリア層、１００，２００，３００，４００，５００，６００，７００，８００，９００，９９９，１０００  ＭＯＳＦＥＴ、１５０  ゲート絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【国際調査報告】
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