(57)【要約】トレンチＭＯＳＦＥＴデバイスのエピタキシャル層の上部の第１の伝導性を有するソース領域に接する浅い不純物ドープ領域及び深い不純物ドープ領域を形成する不純物ドープ領域の形成方法を提供する。この不純物ドープ領域の形成方法は、（ａ）エピタキシャル層上に、パターン化された絶縁領域からなり、ソース領域の少なくとも一部を覆い、ソース領域に隣接するエピタキシャル層の少なくとも一部上に開口を有するパターン化された打込みマスクを形成する工程と、（ｂ）（１）開口を介して、ボディ領域の上部に、第１のエネルギレベルで第２の伝導性を有する第１の不純物を打ち込み、（２）高温により第１の不純物をエピタキシャル層の上面から第１の深さまで拡散させることにより、浅い不純物ドープ領域を形成する工程と、（ｃ）（１）開口を介して、ボディ領域の上部に、第２のエネルギレベルで第２の伝導性を有する第２の不純物を打ち込み、（２）高温により第２の不純物をエピタキシャル層の上面から第２の深さまで拡散させることにより、深い不純物ドープ領域を形成する工程と、（ｄ）パターン化された絶縁領域の開口を拡大する工程を有する。この不純物ドープ領域の形成方法において、第１及び第２の不純物は、同じ不純物であっても異なる不純物であってもよく、深い不純物ドープ領域及び浅い不純物ドープ領域は、いずれもボディ領域より高い多数キャリア濃度を有し、第２のエネルギレベルは第１のエネルギレベルより高く、第２の深さは第１の深さより深い。本発明に基づく製造方法は、例えば、複数のトレンチＭＯＳＦＥＴセルを備えるデバイスの製造に用いることができる。【特許請求の範囲】
【請求項１】
複数のトレンチ金属酸化膜半導体電界効果トランジスタセルを備えるデバイスを製造する半導体デバイスの製造方法において、
第１の伝導性を有する基板を準備する工程と、
上記基板上に、上記第１の伝導性を有し、上記基板より低い多数キャリア濃度を有するエピタキシャル層を成長させる工程と、
上記エピタキシャル層の上面から該エピタキシャル層内に延びるトレンチをエッチングする工程と、
上記トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程と、
上記絶縁層に接して、上記トレンチ内に導電領域を形成する工程と、
上記エピタキシャル層の上部内に第２の伝導性を有するボディ領域を形成する工程と、
上記トレンチに隣接する上記ボディ領域の上部内に第１の伝導性を有するソース領域を形成する工程と、
上記エピタキシャル層上に、上記ソース領域に隣接する上記ボディ領域の少なくとも一部上に開口を有するパターン化された第２の絶縁領域を有し、上記導電領域の少なくとも一部を覆うとともに、上記ソース領域の少なくとも一部を覆うパターン化された打込みマスクを形成する工程と、
（ａ）上記開口を介して、上記ボディ領域の上部に、第１のエネルギレベルで上記第２の伝導性を有する第１の不純物を打ち込み、（ｂ）高温により上記第１の不純物を上記エピタキシャル層の上面から第１の深さまで拡散させることにより、浅い不純物ドープ領域を形成する工程と、
（ａ）上記開口を介して、上記ボディ領域の上部に、第２のエネルギレベルで上記第２の伝導性を有する第２の不純物を打ち込み、（ｂ）高温により上記第２の不純物を上記エピタキシャル層の上面から第２の深さまで拡散させることにより、深い不純物ドープ領域を形成する工程とを有し、
上記第１及び第２の不純物は、同じ不純物であっても異なる不純物であってもよく、上記深い不純物ドープ領域及び浅い不純物ドープ領域は、いずれも上記ボディ領域より高い多数キャリア濃度を有し、上記第２のエネルギレベルは上記第１のエネルギレベルより高く、上記第２の深さは上記第１の深さより深く、
更に、上記パターン化された第２の絶縁領域の開口を拡大する工程と、
上記ソース領域の上部に接する導電性ソースコンタクトを形成する工程とを有する半導体デバイスの製造方法。
【請求項２】
上記パターン化された打込みマスクは、上記パターン化された第２の絶縁領域上に形成されたパターン化されたマスク層を有することを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項３】
上記パターン化された打込みマスクは、（ａ）第２の絶縁材料の層を堆積させる工程と、（ｂ）上記第２の絶縁材料の層上に上記パターン化されたマスキング層を形成する工程と、（ｃ）上記パターン化されたマスキング層によって覆われていない上記第２の絶縁材料の層の部分をエッチングして上記パターン化された第２の絶縁領域を形成することによって形成されることを特徴とする請求項２記載の半導体デバイスの製造方法。
【請求項４】
上記第１の伝導性は、ｎ型伝導性であり、上記第２の伝導性は、ｐ型伝導性であることを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項５】
上記ソース領域は、上記エピタキシャル層の上面から、上記第１の深さより深く、上記第２の深さより浅い第３の深さまで延びていることを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項６】
上記パターン化された第２の絶縁領域は、パターン化されたＢＰＳＧ（borophosphosilicate glass）領域であることを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項７】
上記開口は、ブランクウェットエッチングによって拡大されることを特徴とする請求項６記載の半導体デバイスの製造方法。
【請求項８】
上記パターン化された打込みマスクは、パターン化されたＢＰＳＧ（borophosphosilicate glass）層上に形成されたパターン化されたマスク層を有し、
上記パターン化されたマスク層は、上記第１及び第２の不純物の打込みの後であって拡散の前に除去され、
上記パターン化されたＢＰＳＧ層の開口は、ブランクウェットエッチングによって拡大され、
当該半導体デバイスは、（ａ）上記ＢＰＳＧ層のリフローに十分であって、（ｂ）上記第１及び第２の不純物を上記第１及び第２の深さに拡散させるために十分な高温で熱せられることを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項９】
上記第１及び第２の不純物は、ホウ素であることを特徴とする請求項４記載の半導体デバイスの製造方法。
【請求項１０】
上記第２の不純物は、上記第１の不純物より先に打ち込まれることを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項１１】
上記ボディ領域は、上記第２の伝導性の不純物が打ち込まれ、拡散されている上記エピタキシャル層の領域内に上記トレンチを形成することによって画定されることを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項１２】
上記半導体基板に接する導電性ドレインコンタクトを形成する工程と、
上記ソース領域から離れた上記導電領域の上面に接する導電性ゲートコンタクトを形成する工程とを更に有する請求項１記載の半導体デバイスの製造方法。
【請求項１３】
トレンチ金属酸化膜半導体電界効果トランジスタデバイスのエピタキシャル層の上部の第１の伝導性を有するソース領域に接する浅い不純物ドープ領域及び深い不純物ドープ領域を形成する不純物ドープ領域の形成方法において、
上記エピタキシャル層上に、パターン化された絶縁領域からなり、上記ソース領域の少なくとも一部を覆い、上記ソース領域に隣接する上記エピタキシャル層の少なくとも一部上に開口を有するパターン化された打込みマスクを形成する工程と、
（ａ）上記開口を介して、上記ボディ領域の上部に、第１のエネルギレベルで上記第２の伝導性を有する第１の不純物を打ち込み、（ｂ）高温により上記第１の不純物を上記エピタキシャル層の上面から第１の深さまで拡散させることにより、浅い不純物ドープ領域を形成する工程と、
（ａ）上記開口を介して、上記ボディ領域の上部に、第２のエネルギレベルで上記第２の伝導性を有する第２の不純物を打ち込み、（ｂ）高温により上記第２の不純物を上記エピタキシャル層の上面から第２の深さまで拡散させることにより、深い不純物ドープ領域を形成する工程とを有し、
上記第１及び第２の不純物は、同じ不純物であっても異なる不純物であってもよく、上記第２のエネルギレベルは上記第１のエネルギレベルより高く、上記第２の深さは上記第１の深さより深く、
更に、上記パターン化された絶縁領域の開口を拡大する工程を有する不純物ドープ領域の形成方法。
【請求項１４】
上記パターン化された打込みマスクは、上記パターン化された絶縁領域上に形成されたパターン化されたマスク層を有することを特徴とする請求項１３記載の不純物ドープ領域の形成方法。
【請求項１５】
上記パターン化された絶縁領域は、パターン化されたＢＰＳＧ（borophosphosilicate glass）領域であることを特徴とする請求項１３記載の不純物ドープ領域の形成方法。
【請求項１６】
上記開口は、ブランクウェットエッチングによって拡大されることを特徴とする請求項１５記載の不純物ドープ領域の形成方法。
【請求項１７】
上記パターン化された打込みマスクは、パターン化されたＢＰＳＧ（borophosphosilicate glass）層上に形成されたパターン化されたマスク層を有し、
上記パターン化されたマスク層は、上記第１及び第２の不純物の打込みの後であって拡散の前に除去され、
上記パターン化されたＢＰＳＧ層の開口は、ブランクウェットエッチングによって拡大され、
当該半導体デバイスは、（ａ）上記ＢＰＳＧ層のリフロー及び（ｂ）上記第１及び第２の不純物を上記第１及び第２の深さに拡散させるために十分な高温で熱せられることを特徴とする請求項１３記載の不純物ドープ領域の形成方法。
【請求項１８】
複数のトレンチ金属酸化膜半導体電界効果トランジスタセルを備えるデバイスを製造する半導体デバイスの製造方法において、
ｎ型伝導性を有する基板を準備する工程と、
上記基板上に、上記ｎ型伝導性を有し、上記基板より低い多数キャリア濃度を有するエピタキシャル層を成長させる工程と、
上記エピタキシャル層の上面から該エピタキシャル層内に延びるトレンチをエッチングする工程と、
上記トレンチの内壁の少なくとも一部を覆う酸化シリコン領域を形成する工程と、
上記酸化シリコン領域に接して、上記トレンチ内に不純物がドープされた多結晶シリコン領域を形成する工程と、
上記エピタキシャル層の上部内にｐ型伝導性を有するボディ領域を形成する工程と、
上記トレンチに隣接する上記ボディ領域の上部内にｎ型伝導性を有するソース領域を形成する工程と、
上記エピタキシャル層上に、上記ソース領域に隣接する上記ボディ領域の少なくとも一部上に開口を有し、上記不純物がドープされた多結晶シリコン領域の少なくとも一部を覆うとともに、上記ソース領域の少なくとも一部を覆い、パターン化されたＢＰＳＧ（borophosphosilicate glass）領域上に配設されたパターン化されたマスク層を有するパターン化された打込みマスクを形成する工程と、
（ａ）上記開口を介して、上記ボディ領域の上部に、第１のエネルギレベルでｐ型伝導性を有する第１の不純物を打ち込み、（ｂ）高温により上記第１の不純物を上記エピタキシャル層の上面から第１の深さまで拡散させることにより、浅い不純物ドープ領域を形成する工程と、
（ａ）上記開口を介して、上記ボディ領域の上部に、第２のエネルギレベルでｐ型伝導性を有する第２の不純物を打ち込み、（ｂ）高温により上記第２の不純物を上記エピタキシャル層の上面から第２の深さまで拡散させることにより、深い不純物ドープ領域を形成する工程とを有し、
上記ｐ型伝導性を有する第１及び第２の不純物は、同じ不純物であっても異なる不純物であってもよく、上記深い不純物ドープ領域及び浅い不純物ドープ領域は、いずれも上記ボディ領域より高い多数キャリア濃度を有し、上記第２のエネルギレベルは上記第１のエネルギレベルより高く、上記第２の深さは上記第１の深さより深く、
更に、ブランクウェットエッチングによって、上記パターン化されたＢＰＳＧ領域の開口を拡大する工程とを有する半導体デバイスの製造方法。
【請求項１９】
上記パターン化されたマスク層は、上記第１及び第２の不純物の打込みの後であって拡散の前に除去され、
当該半導体デバイスは、（ａ）上記ＢＰＳＧ層のリフローに十分であって、（ｂ）上記第１及び第２の不純物を上記第１及び第２の深さに拡散させるために十分な高温で熱せられることを特徴とする請求項１８記載の半導体デバイスの製造方法。
【請求項２０】
上記ｐ型伝導性を有する第１及び第２の不純物は、ホウ素であることを特徴とする請求項１９記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ金属酸化膜半導体電界効果トランジスタデバイスに関し、詳しくは、寄生抵抗を低くしたトレンチ金属酸化膜半導体電界効果トランジスタデバイスに関する。
【背景技術】
【０００２】
トレンチＭＯＳＦＥＴ金属酸化膜半導体電界効果トランジスタ（metal-oxide-semiconductor field-effect transistor：以下、ＭＯＳＦＥＴという。）は、チャネルが縦に形成されるとともに、ゲートがソースとドレイン間に延びるトレンチ内に形成されたトランジスタである。トレンチは、内壁が酸化膜のような薄い絶縁層で覆われるとともに、ポリシリコン（すなわち、多結晶シリコン）のような導体で埋められており、電流の流れが余り制限されず、これにより固有オン抵抗（specific on-resistance）をより小さくすることができる。ＭＯＳＦＥＴの具体例は、米国特許第５，０７２，２６６号、第５，５４１，４２５号、第５，８６６，９３１号、第６，０３１，２６５号にも開示されており、これらは参照することにより、本願に援用される。
【０００３】
図１は、米国特許第５，０７２，２６６号に開示されている六角形の形状を有する従来のトレンチＭＯＳＦＥＴ２１の半分を示している。この構造体２１は、ｎ＋基板２３と、このｎ＋基板２３上に、不純物が軽くドープされて成長された所定の厚さｄｅｐｉのｎエピタキシャル層２５とを備える。ｎエピタキシャル層２５内には、ｐボディ領域２７（ｐ、ｐ＋）が形成されている。この設計では、ｐボディ領域２７（中央の領域を除く）は、ｎエピタキシャル層２５の上面から距離ｄｍｉｎの深さに実質的に平面状に形成されている。ｐボディ領域２７の大部分上には、デバイスのソースとして機能する別の（ｎ＋）層２８が設けられている。ｎエピタキシャル層２５内には、六角形の形状を有する一連のトレンチ２９が設けられており、これらのトレンチ２９は、上面に向かって開き、所定の深さｄｔｒを有している。通常、トレンチ２９の内壁は酸化物で覆われており、その内部には、導電性ポリシリコンが埋め込まれ、これによりＭＯＳＦＥＴデバイスのゲートが形成されている。トレンチ２９は、セル領域３１を画定し、これらのセル領域３１も水平断面において六角形の形状を有する。セル領域３１内のｐボディ領域２７は、ｎエピタキシャル層２５の上面まで達しており、これによりセル領域３１の上面における水平方向の断面に露呈したパターン３３が形成される。図１に示す特定の設計では、ｐボディ領域２７の中央のｐ＋部分のｎエピタキシャル層２５の表面から延びる深さｄｍａｘは、トランジスタセルのトレンチ深さｄｔｒより深く、これにより、降伏電圧は、トレンチ２９の表面ではなく、半導体物質の大部分（bulk）にかかる。
【０００４】
典型的なＭＯＳＦＥＴデバイスは、単一の集積回路（chip、すなわち半導体ウェハの部分）内に並列に製造された多数の独立したＭＯＳＦＥＴトランジスタセル３１を備える。したがって、図１に示す集積回路は、多数の六角形状のセル３１を含んでいる（図１には、５つのセルの部分のみを示している）。このような六角形の構造以外のセル構造、例えば正方形の構造等も広く用いられている。図１に示す設計では、ｎ＋基板２３は、個々のＭＯＳＦＥＴセル３１の全てに対して、共通のドレインとして機能する。図には示していないが、ＭＯＳＦＥＴセル３１の全てのソースは、通常、ｎ＋ソース領域２８上に配設された金属ソースコンタクトを介して、互いに短絡されている。ゲート領域がソース領域と短絡することを防止するために、通常、トレンチ２９内のポリシリコンと金属ソースコンタクト間には、例えばＢＰＳＧ（boro-phospho-silicate glass）からなる絶縁領域（図示せず）が設けられている。この結果、ゲートコンタクトを形成するために、トレンチ２９内のポリシリコンは、通常、ＭＯＳＦＥＴセル３１を越えて端子領域（termination region）まで延びるとともに、このポリシリコン上に金属ゲートコンタクトが形成されている。ポリシリコンゲート領域は、トレンチ２９を介して互いに接続されるので、この構成により、デバイスの全てのゲート領域に対して共通の単一のゲートコンタクトが実現される。この結果、集積回路は、個々のトランジスタセル３１のマトリクスからなるが、これらの複数のトランジスタセル３１は、１個の大きなトランジスタとして動作する。
【０００５】
ｐボディ領域上のシート抵抗が高くなると、ｐボディ領域を横断する電圧降下も大きくなり、偶発的に（incidentally）オン状態になりやすい寄生ＮＰＮトランジスタ（parasitic NPN transistor）がソース、ボディ及びドレインによって形成されることが分かっている。例えば、アバランシェ降伏の間、寄生トランジスタが偶発的にオンになり、これによりデバイスの全体的な性能が著しく劣化し、永久的な損傷がデバイスに残ることすらある。
【０００６】
トレンチＭＯＳＦＥＴデバイスにおいて、ボディ領域の抵抗（したがって、ボディ領域を横断する電圧降下）を小さくするための手法は、米国特許第６，０３１，２６５号にも開示されている。図２は、この文献に開示されている、トレンチＭＯＳＦＥＴの一部を示し、このトレンチＭＯＳＦＥＴでは、ｎ＋基板１０５上にｎエピタキシャル層１１０が形成されている。このデバイスの各トランジスタセルは、トレンチゲート１２５と、ｎ＋ソース領域１４０と、ｐボディ領域１３０とを備える。一般的なデバイスと同様に、絶縁層１４５も設けられている。各トランジスタセルは、更に、ｐボディ領域１３０内に形成された深いｐ＋領域１３８を備える。深いｐ＋領域１３８は、周囲のｐボディ領域１３０よりも高いｐ型不純物濃度を有し、これにより、ｐボディ領域１３０寄生抵抗が低められ、トランジスタセルのロバスト性が向上されている。これは、デバイスのボディ領域を横断する電圧降下が低減され、同様に寄生抵抗が低減され、これにより、寄生ＮＰＮトランジスタが偶発的にオンになる可能性が低められているためである。更に、ｐボディ領域１３０には、浅いｐ＋領域１３９が形成され、これにより、金属コンタクト１７０との接触抵抗が低められている。
【０００７】
米国特許第６，０３１，２６５号に開示されているプロセスでは、深いｐ＋領域１３８及び浅いｐ＋領域１３９を形成するために用いられるｐ型不純物は、絶縁層１４５内に形成された最終的なコンタクト開口（final contact apertures）を介して打ち込まれる。後の拡散工程において、不純物がボディ領域１３０のチャネル（トレンチゲート１２５に沿って形成される）内に移動し、これによりデバイスの性能に悪影響を与える可能性があるため、ｐ型不純物をチャネルから十分離して打ち込むように注意する必要がある。しかしながら、絶縁層１４５の開口を広くすると、ｐ型不純物がチャネル近傍に打ち込まれるため、広い開口を用いることに制約が生じる。なお、絶縁層１４５の開口を広くすると、デバイスのソース領域１４０の接触面積を広くすることができるため、この観点からは、広い開口を用いることが望ましい。
【発明の開示】
【課題を解決するための手段】
【０００８】
本発明は、寄生抵抗が低いトレンチ金属酸化膜半導体電界効果トランジスタデバイスを製造するための改善された製造方法を提供する。本発明の実施例として、本発明は、複数のトレンチ金属酸化膜半導体電界効果トランジスタセルを備えるデバイスを製造する半導体デバイスの製造方法を提供する。この半導体デバイスの製造方法は、（ａ）第１の伝導性を有する基板を準備する工程と、（ｂ）基板上に、第１の伝導性を有し、基板より低い多数キャリア濃度を有するエピタキシャル層を成長させる工程と、（ｃ）エピタキシャル層の上面からエピタキシャル層内に延びるトレンチをエッチングする工程と、（ｄ）トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程と、（ｅ）絶縁層に接して、トレンチ内に導電領域を形成する工程と、（ｆ）エピタキシャル層の上部内に第２の伝導性を有するボディ領域を形成する工程と、（ｇ）トレンチに隣接するボディ領域の上部内に第１の伝導性を有するソース領域を形成する工程と、（ｈ）エピタキシャル層上に、ソース領域に隣接するボディ領域の少なくとも一部上に開口を有するパターン化された第２の絶縁領域を有し、導電領域の少なくとも一部を覆うとともに、ソース領域の少なくとも一部を覆うパターン化された打込みマスクを形成する工程と、（ｉ）（１）開口を介して、ボディ領域の上部に、第１のエネルギレベルで第２の伝導性を有する第１の不純物を打ち込み、（２）高温により第１の不純物をエピタキシャル層の上面から第１の深さまで拡散させることにより、浅い不純物ドープ領域を形成する工程と、（ｊ）（１）開口を介して、ボディ領域の上部に、第２のエネルギレベルで第２の伝導性を有する第２の不純物を打ち込み、（２）高温により第２の不純物をエピタキシャル層の上面から第２の深さまで拡散させることにより、深い不純物ドープ領域を形成する工程と、（ｋ）パターン化された第２の絶縁領域の開口を拡大する工程と、（ｌ）ソース領域の上部に接する導電性ソースコンタクトを形成する工程とを有する。この半導体デバイスの製造方法において、第１及び第２の不純物は、同じ不純物であっても異なる不純物であってもよく、深い不純物ドープ領域及び浅い不純物ドープ領域は、いずれもボディ領域より高い多数キャリア濃度を有し、第２のエネルギレベルは第１のエネルギレベルより高く、第２の深さは第１の深さより深い。
【０００９】
導電性ソースコンタクトに加えて、半導体基板に接する導電性ドレインコンタクト及びソース領域から離れた導電領域の上面に接する導電性ゲートコンタクトを形成することが望ましい。
【００１０】
多くの好ましい実施例においては、パターン化された打込みマスクは、パターン化された第２の絶縁領域（例えば、パターン化されたＢＰＳＧ（borophosphosilicate glass）領域であってもよい。）上に形成されたパターン化されたマスク層を有する。このようなパターン化された打込みマスクは、例えば（ａ）第２の絶縁材料の層を堆積させる工程と、（ｂ）第２の絶縁材料の層上にパターン化されたマスキング層を形成する工程と、（ｃ）パターン化されたマスキング層によって覆われていない第２の絶縁材料の層の部分をエッチングしてパターン化された第２の絶縁領域を形成することによって形成することができる。これらの実施例において、パターン化されたマスク層は、第１及び第２の不純物の打込みの後であって拡散の前に除去することが望ましい。
【００１１】
好ましくは、第１の伝導性は、ｎ型伝導性であり、第２の伝導性は、ｐ型伝導性である。この場合、第１及び第２の不純物は、好ましくはホウ素である。
【００１２】
幾つかの好ましい実施例においては、ソース領域は、エピタキシャル層の上面から、第１及び第２の深さの間の深さまで延びる。
【００１３】
本発明の好ましい実施例においては、（ａ）パターン化された打込みマスクは、パターン化されたＢＰＳＧ（borophosphosilicate glass）層上に形成されたパターン化されたマスク層を有し、（ｂ）パターン化されたマスク層は、第１及び第２の不純物の打込みの後であって拡散の前に除去され、（ｃ）パターン化されたＢＰＳＧ層の開口は、ブランクウェットエッチングによって拡大され、（ｄ）半導体デバイスは、（１）ＢＰＳＧ層のリフローに十分であって、（２）第１及び第２の不純物を第１及び第２の深さに拡散させるために十分な高温で熱せられる。
【００１４】
本発明の他の実施例として、本発明は、複数のトレンチ金属酸化膜半導体電界効果トランジスタセルを備えるデバイスを製造する半導体デバイスの製造方法を提供する。この半導体デバイスの製造方法は、（ａ）ｎ型伝導性を有する基板を準備する工程と、（ｂ）基板上に、ｎ型伝導性を有し、基板より低い多数キャリア濃度を有するエピタキシャル層を成長させる工程と、（ｃ）エピタキシャル層の上面からエピタキシャル層内に延びるトレンチをエッチングする工程と、（ｄ）トレンチの内壁の少なくとも一部を覆う酸化シリコン領域を形成する工程と、（ｅ）酸化シリコン領域に接して、トレンチ内に不純物がドープされた多結晶シリコン領域を形成する工程と、（ｆ）エピタキシャル層の上部内にｐ型伝導性を有するボディ領域を形成する工程と、（ｇ）トレンチに隣接するボディ領域の上部内にｎ型伝導性を有するソース領域を形成する工程と、（ｈ）エピタキシャル層上に、ソース領域に隣接するボディ領域の少なくとも一部上に開口を有し、不純物がドープされた多結晶シリコン領域の少なくとも一部を覆うとともに、ソース領域の少なくとも一部を覆い、パターン化されたＢＰＳＧ（borophosphosilicate glass）領域上に配設されたパターン化されたマスク層を有するパターン化された打込みマスクを形成する工程と、（ｉ）（１）開口を介して、ボディ領域の上部に、第１のエネルギレベルでｐ型伝導性を有する第１の不純物を打ち込み、（２）高温により第１の不純物をエピタキシャル層の上面から第１の深さまで拡散させることにより、浅い不純物ドープ領域を形成する工程と、（ｊ）（１）開口を介して、ボディ領域の上部に、第２のエネルギレベルでｐ型伝導性を有する第２の不純物を打ち込み、（２）高温により第２の不純物をエピタキシャル層の上面から第２の深さまで拡散させることにより、深い不純物ドープ領域を形成する工程と、（ｋ）ブランクウェットエッチングによって、パターン化されたＢＰＳＧ領域の開口を拡大する工程とを有する。この半導体デバイスの製造方法において、ｐ型伝導性を有する第１及び第２の不純物は、同じ不純物であっても異なる不純物であってもよく、深い不純物ドープ領域及び浅い不純物ドープ領域は、いずれもボディ領域より高い多数キャリア濃度を有し、第２のエネルギレベルは第１のエネルギレベルより高く、第２の深さは第１の深さより深い。
【００１５】
本発明の他の実施例として、本発明は、トレンチ金属酸化膜半導体電界効果トランジスタデバイスのエピタキシャル層の上部の第１の伝導性を有するソース領域に接する浅い不純物ドープ領域及び深い不純物ドープ領域を形成する不純物ドープ領域の形成方法を提供する。この不純物ドープ領域の形成方法は、（ａ）エピタキシャル層上に、パターン化された絶縁領域からなり、ソース領域の少なくとも一部を覆い、ソース領域に隣接するエピタキシャル層の少なくとも一部上に開口を有するパターン化された打込みマスクを形成する工程と、（ｂ）（１）開口を介して、ボディ領域の上部に、第１のエネルギレベルで第２の伝導性を有する第１の不純物を打ち込み、（２）高温により第１の不純物をエピタキシャル層の上面から第１の深さまで拡散させることにより、浅い不純物ドープ領域を形成する工程と、（ｃ）（１）開口を介して、ボディ領域の上部に、第２のエネルギレベルで第２の伝導性を有する第２の不純物を打ち込み、（２）高温により第２の不純物をエピタキシャル層の上面から第２の深さまで拡散させることにより、深い不純物ドープ領域を形成する工程と、（ｄ）パターン化された絶縁領域の開口を拡大する工程を有する。この不純物ドープ領域の形成方法において、第１及び第２の不純物は、同じ不純物であっても異なる不純物であってもよく、深い不純物ドープ領域及び浅い不純物ドープ領域は、いずれもボディ領域より高い多数キャリア濃度を有し、第２のエネルギレベルは第１のエネルギレベルより高く、第２の深さは第１の深さより深い。
【００１６】
本発明により、寄生抵抗が低減され、したがって、アバランシェ降伏を制御する能力が高いトレンチ金属酸化膜半導体電界効果トランジスタデバイスが実現する。
【００１７】
更に、本発明により、アバランシェ降伏を制御する能力が向上されたトレンチ金属酸化膜半導体電界効果トランジスタデバイスを高い信頼性で製造できる半導体デバイスの製造方法が提供される。
【００１８】
更に、本発明により、深いｐ＋領域及び浅いｐ＋領域における不純物打込み位置から独立してトレンチ金属酸化膜半導体電界効果トランジスタデバイスの絶縁層内の最終的な開口を制御できるトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法が提供される。
【００１９】
更に、本発明により、ボディ領域のチャネル部分のドーピングの完全性を犠牲にすることなく、比較的広いソース領域コンタクト面積を確保できる、深いｐ＋領域及び浅いｐ＋領域を備えたトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法が提供される。
【００２０】
本発明のこれらの及び他の実施例及びその利点は、特許請求の範囲及び発明の実施の形態により更に明らかとなる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好ましい実施例を示す図面を参照して、本発明を更に詳細に説明する。なお、本発明は、後述する実施例とは異なる形式で実現してもよく、したがって、これらの実施例によって限定されてるものではない。
【００２２】
本発明に基づくトレンチＭＯＳＦＥＴを図３に示す。このトレンチＭＯＳＦＥＴは、ｎ＋基板２００と、このｎ＋基板２００上に成長されたエピタキシャル層２０１とを備える。
【００２３】
この実施例におけるｎ＋基板２００は、シリコン基板からなり、その厚さは、例えば１０〜２５ミル（mil）であり、正味不純物濃度は、例えば１×１０１９〜１×１０２０ｃｍ−３である。
【００２４】
エピタキシャル層２００の下部には、ｎ領域２０２が形成されている。この実施例では、ｎ領域２０２の厚さは、例えば１〜５μｍであり、正味不純物濃度は、例えば１×１０１５〜５×１０１６ｃｍ−３である。
【００２５】
エピタキシャル層２０１の中間部には、ｐボディ領域２０４ｂが形成されている。ここに示す実施例では、これらのｐボディ領域２０４ｂは、例えばエピタキシャル層２０１の上面から１〜２μｍの深さまで延び、正味不純物濃度は、例えば１×１０１６〜５×１０１７ｃｍ−３である。
【００２６】
エピタキシャル層２０１の上部には、深いｐ＋領域２０４ｄが形成されている。ここに示す実施例では、これらの深いｐ＋領域２０４ｄは、例えばエピタキシャル層２０１の上面から０．３〜０．７μｍの深さまで延び、正味不純物濃度は、例えば１×１０１８〜５×１０１９ｃｍ−３である。
【００２７】
深いｐ＋領域２０４ｄの上には、浅いｐ＋領域２０４ｓが形成されている。ここに示す実施例では、これらの浅いｐ＋領域２０４ｓは、例えばエピタキシャル層２０１の上面から０．２〜０．５μｍの深さまで延び、正味不純物濃度は、例えば１×１０１９〜５×１０２０ｃｍ−３である。
【００２８】
エピタキシャル層２０１内に形成されたトレンチの内壁は、絶縁体２１０、代表的には酸化シリコンのような酸化物の絶縁体で覆われるとともに、トレンチには、導電体２１１、代表的には不純物がドープされた多結晶シリコンが埋め込まれ、これによりデバイスのゲート電極機能が実現されている。トレンチは、エピタキシャル層２０１の上面から例えば１．５〜３μｍの深さに延び、その幅は、例えば０．４〜０．８μｍである。酸化シリコン（代表的には、二酸化シリコン）を絶縁体２１０として用いる場合、その厚さは、例えば５００〜７００Åとすることができる。導電体２１１として多結晶シリコンを用いる場合、その抵抗率は、例えば１〜１５Ω／ｓｑとすることができる。トレンチ間の領域は、その形状から、「メサ」又は「トレンチメサ」と呼ばれることもある。これらの領域の幅は、例えば１．５〜４μｍである。
【００２９】
図３示すトレンチＭＯＳＦＥＴデバイスは、更に、ｎ＋ソース領域２１２を備え、このｎ＋ソース領域２１２は、エピタキシャル層２０１の上面から、例えば０．３〜０．５μｍの深さまで延び、正味不純物濃度は、例えば１×１０２０〜１×１０２１ｃｍ−３である。
【００３０】
金属ソースコンタクト２１８は、ｎ＋ソース領域２１２と浅いｐ＋領域２０４ｓの両方に電気的に接触している。絶縁領域であるＢＰＳＧ（borophosphosilicate glass）領域２１６は、ゲート電極に関する不純物がドープされた多結晶シリコン領域２１１がソースコンタクトを介して、ｎ＋ソース領域２１２に短絡することを防いでいる。通常は、トレンチＭＯＳＦＥＴセルの領域の外側に位置する多結晶シリコン２１１のゲートランナ部分に、別の金属ゲートコンタクト（図示せず）が接続される。更に、通常、ｎ＋基板２００に接する金属ドレインコンタクト（図示せず）も配設される。
【００３１】
理論に頼ることなく（Although not wishing to be bound by theory）、及び先に示した米国特許第６，０３１，２６５号にも開示されているように、深いｐ＋領域２０４ｄによって、セルの寄生抵抗が低減され、浅いｐ＋領域２０４ｓによりソースコンタクト２１８との接触抵抗が低減される。
【００３２】
次に、本発明に基づき、図３に示すようなトレンチＭＯＳＦＥＴを製造する製造方法について説明する。上述のように、本発明に基づく製造方法により、特に、図３に示すＢＰＳＧ領域２１６内の最終的な開口から独立して、深いｐ＋領域及び浅いｐ＋領域の打込み位置を制御することができる。これにより、ボディ領域のチャネル部分のドーピングに関する完全性（doping integrity）を損なうことなく、比較的広いソースコンタクト面積を実現することができる。
【００３３】
まず、図４Ａに示すように、ｎ＋にドープされたｎ＋基板２００上にｎにドープされたエピタキシャル層２０１を成長させる。ｎ＋基板２００の厚さを、例えば１０〜２５ミル（mil）とし、正味ｎ型不純物濃度を、例えば１×１０１９〜１×１０２０ｃｍ−３とする。エピタキシャル層２０１の正味ｎ型不純物濃度を、例えば１×１０１５〜１×１０１６ｃｍ−３とし、厚さを、例えば２〜７μｍとする。
【００３４】
次に、エピタキシャル層２０１内に、打込み及び拡散により、ｐボディ領域２０４ｂを形成する。例えば、エピタキシャル層２０１に、２０〜５０ｋｅＶで５×１０１３〜６×１０１３ｃｍ−２のドーズ量でホウ素を打ち込み、１１００〜１２００℃の温度に６０〜１５００分間晒してホウ素を拡散させる。これにより、例えば、エピタキシャル層２０１の上面から１〜２μｍの深さまで延び、正味ｐ型不純物濃度が１×１０１６〜１×１０１７ｃｍ−３であるｐボディ領域２０４ｂを形成することができる。この工程の後、エピタキシャル層２０１の一部はｎ型のまま残り（すなわち、ｎ領域２０２）、このｎ領域２０２の厚さは、例えば１〜５μｍとなる。ｎ領域２０２は、エピタキシャル層２０１について上述したｎ型不純物濃度を維持している。次に、パターン化されたトレンチマスク層２０３を形成する。これにより、図４Ａに示す構造が形成される。
【００３５】
次に、例えば異方性ドライエッチング処理によって、パターン化されたマスク層２０３の開口を介して、トレンチをエッチングする。この実施例におけるトレンチの深さは、約１．５〜３μｍとする。このトレンチ形成工程によって、分離した複数のｐボディ領域２０４ｂが画定される。次に、周知の手法により、トレンチ内に犠牲酸化物層を成長させ、除去する。次に、例えば、５０〜９０分間、９５０〜１１００℃でのウェット酸化又はドライ酸化を行うことにより、好ましくは５００〜７００Åの厚さを有する酸化物層２１０をトレンチ底部に形成する。この酸化物層２１０の一部は、最終的なデバイスのゲート酸化膜領域を構成する。
【００３６】
次に、好ましくは化学気相成長（chemical vapor deposition：以下、ＣＶＤという。）を用いて、多結晶シリコン層によりこの構造体を覆い、及びトレンチを埋め込む。多結晶シリコンには、その抵抗率を低減するために、通常、ｎ型不純物をドープする。ｎ型不純物のドーピングは、例えば、亜リン酸クロライド（phosphorous chloride）を用いたＣＶＤにより、若しくはヒ素又はリンを打ち込むことによって行うことができる。次に、例えば反応性イオンエッチングにより、多結晶シリコン層をエッチングする。トレンチ部分内のポリシリコン層は、エッチングの不均一性を鑑み、通常若干深めにエッチングし、これにより形成されるポリシリコンゲート領域２１１の上面は、隣接するｐボディ領域２０４の表面より０．１〜０．２μｍ低い位置に形成される。これにより、図４Ｂに示す構造が形成される。
【００３７】
次に、構造体上にパターン化されたソースマスク（図示せず）を形成する。次に、例えば、ソースマスクの開口を介して、ヒ素やリン等のｎ型不純物を打ち込み、続いて高温による拡散工程を行うことにより、エピタキシャル層２０１の上部にｎ＋ソース領域２１２を形成する。不純物の打込みは、打込みチャネリング効果（implant-channeling effects）、打込み損傷、及び後のソース領域の形成時における重金属汚染を避けるために、好ましくは打込み酸化物層を介して行う。例えば、この構造体に、８０〜１００ｋｅＶで１０１６〜１０１７ｃｍ−２のドーズ量でリンを打ち込み、ソースマスクを取り除いた後、９００〜１０００℃で、３０〜６０分間拡散を行う。これにより、エピタキシャル層２０１の上面から０．３〜０．５μｍの深さまで延び、正味不純物濃度が例えば１０２０〜１０２１ｃｍ−３であるｎ＋ソース領域２１２が形成される。これにより、図４Ｃに示す構造体が形成される。
【００３８】
次に、例えばプラズマＣＶＤ（plasma enhanced chemical vapor deposition：ＰＥＣＶＤ）により、好ましくはＢＰＳＧ（borophosphosilicate glass）層からなる厚さが０．８〜１．２μｍの絶縁層を構造体全体上に設ける。次に、パターン化されたマスク層２０５を形成した後、例えば反応性イオンエッチングを用いて構造体をエッチングし、マスク層２０５によって保護されていないＢＰＳＧ層及び酸化物の部分を除去する。これにより、デバイスの打込み開口を画定する分離されたＢＰＳＧ領域２１６が形成される。断面におけるＢＰＳＧ領域２１６間の距離は、代表的には、１〜２μｍとする。
【００３９】
次に、この打込み開口を介して、低エネルギ打込み工程（low energy implant step）及び高エネルギ打込み工程（high-energy implant step）の両方により、ホウ素を打ち込む。例えば、この構造体に対し、１０１３〜１０１４ｃｍ−２のドーズ量で８０〜１２０ｋｅＶの高エネルギ打込みを行った後、１０１４〜１０１５ｃｍ−２のドーズ量で３０〜５０ｋｅＶの低エネルギ打込みを行ってもよい。これに代えて、高エネルギ打込みの前に低エネルギ打込みを行ってもよい。これにより、図４Ｄに示す構造体が形成される。図４Ｄに示す上側の破線は、構造体内において低エネルギ打込み工程によって打ち込まれたホウ素の存在を示しており、下側の破線は、構造体内において高エネルギ打込み工程によって打ち込まれたホウ素の存在を示している。
【００４０】
次に、レジスト層２０５を除去し、例えばバッファードフッ酸（buffered HF）等を用いたウェットエッチングプロセスによってＢＰＳＧ領域２１６をブランクエッチング（blank etch）し、目的の寸法を有するコンタクトウィンドウ（contact windows）を形成する。この段階では、ＢＰＳＧ領域２１６間の距離は、代表的には、１．５〜２．５μｍである。次に、ＢＰＳＧを、２０〜５０分間、９００〜１０００℃の温度でリフロー工程に晒すことにより、図３に示すような最終的形状を有するＢＰＳＧ領域２１６が形成される。リフロー工程により、高エネルギ打込み工程及び低エネルギ打込み工程によって打ち込まれたホウ素が最終的な分布となるように拡散し、それぞれ深いｐ＋領域２０４ｄと浅いｐ＋領域２０４ｓが形成される。上述のように、深いｐ＋領域２０４ｄは、例えばエピタキシャル層２０１の上面から０．３〜０．７μｍの深さまで延び、正味不純物濃度は、例えば１×１０１８〜５×１０１９ｃｍ−３である。一方、浅いｐ＋領域２０４ｓは、例えばエピタキシャル層２０１の上面から０．２〜０．５μｍの深さまで延び、正味不純物濃度は、例えば１×１０１９〜５×１０２０ｃｍ−３である。
【００４１】
次に、金属コンタクト層を堆積させ、ソースコンタクト２１８を形成する。通常、ゲート及びドレインコンタクト（図示せず）も形成する。これにより、図３に示す構造が形成される。
【００４２】
このように、高エネルギによるホウ素打込み工程及び低エネルギによるホウ素打込み工程において、比較的小さなＢＰＳＧ打込み開口を用いることにより、ホウ素は、トレンチから少し離れて、すなわち後の拡散工程においてチャネル領域に横から入り込まないような十分な距離に打ち込まれる。更に、この後、（例えば、ブランクエッチングによって）ＢＰＳＧ層の開口の寸法を大きくすることにより、上述したチャネル拡散の虞のために、これまで寸法が制約されていた開口を大きくした最終的なコンタクトウィンドウを形成することができる。これにより、寄生抵抗が許容範囲内にあり、同時にコンタクト面積が大きく、したがってオン抵抗が低いデバイスを実現することができる。
【００４３】
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明は、上述の実施例とは伝導性（conductivities）が逆の構造にも同様に適用することができる。
【図面の簡単な説明】
【００４４】
【図１】従来のＭＯＳＦＥＴデバイスの断面図である。
【図２】従来のＭＯＳＦＥＴデバイスの要部断面図である。
【図３】本発明に基づくトレンチＭＯＳＦＥＴデバイスの要部断面図である。
【図４Ａ】本発明に基づく図３に示すトレンチＭＯＳＦＥＴデバイスの製造工程を説明するための要部断面図である。
【図４Ｂ】本発明に基づく図３に示すトレンチＭＯＳＦＥＴデバイスの製造工程を説明するための要部断面図である。
【図４Ｃ】本発明に基づく図３に示すトレンチＭＯＳＦＥＴデバイスの製造工程を説明するための要部断面図である。
【図４Ｄ】本発明に基づく図３に示すトレンチＭＯＳＦＥＴデバイスの製造工程を説明するための要部断面図である。
【図１】
2005536868.tif 000002
【図２】
2005536868.tif 000003
【図３】
2005536868.tif 000004
【図４Ａ】
2005536868.tif 000005
【図４Ｂ】
2005536868.tif 000006
【図４Ｃ】
2005536868.tif 000007
【図４Ｄ】
2005536868.tif 000008
【手続補正書】
【提出日】平成15年7月23日(2003.7.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のトレンチ金属酸化膜半導体電界効果トランジスタセルを備えるデバイスを製造する半導体デバイスの製造方法において、
第１の伝導性を有する基板を準備する工程と、
上記基板上に、上記第１の伝導性を有し、上記基板より低い多数キャリア濃度を有するエピタキシャル層を成長させる工程と、
上記エピタキシャル層の上面から該エピタキシャル層内に延びるトレンチをエッチングする工程と、
上記トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程と、
上記絶縁層に接して、上記トレンチ内に導電領域を形成する工程と、
上記エピタキシャル層の上部内に第２の伝導性を有するボディ領域を形成する工程と、
上記トレンチに隣接する上記ボディ領域の上部内に第１の伝導性を有するソース領域を形成する工程と、
上記エピタキシャル層上に、上記ソース領域に隣接する上記ボディ領域の少なくとも一部上に開口を有するパターン化された第２の絶縁領域を有し、上記導電領域の少なくとも一部を覆うとともに、上記ソース領域の少なくとも一部を覆うパターン化された打込みマスクを形成する工程と、
（ａ）上記開口を介して、上記ボディ領域の上部に、第１のエネルギレベルで上記第２の伝導性を有する第１の不純物を打ち込み、（ｂ）高温により上記第１の不純物を上記エピタキシャル層の上面から第１の深さまで拡散させることにより、浅い不純物ドープ領域を形成する工程と、
（ａ）上記開口を介して、上記ボディ領域の上部に、第２のエネルギレベルで上記第２の伝導性を有する第２の不純物を打ち込み、（ｂ）高温により上記第２の不純物を上記エピタキシャル層の上面から第２の深さまで拡散させることにより、深い不純物ドープ領域を形成する工程とを有し、
上記第１及び第２の不純物は、同じ不純物であっても異なる不純物であってもよく、上記深い不純物ドープ領域及び浅い不純物ドープ領域は、いずれも上記ボディ領域より高い多数キャリア濃度を有し、上記第２のエネルギレベルは上記第１のエネルギレベルより高く、上記第２の深さは上記第１の深さより深く、
更に、上記パターン化された第２の絶縁領域の開口を拡大する工程と、
上記ソース領域の上部に接する導電性ソースコンタクトを形成する工程とを有する半導体デバイスの製造方法。
【請求項２】
上記パターン化された打込みマスクは、上記パターン化された第２の絶縁領域上に形成されたパターン化されたマスク層を有することを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項３】
上記パターン化された打込みマスクは、（ａ）第２の絶縁材料の層を堆積させる工程と、（ｂ）上記第２の絶縁材料の層上に上記パターン化されたマスキング層を形成する工程と、（ｃ）上記パターン化されたマスキング層によって覆われていない上記第２の絶縁材料の層の部分をエッチングして上記パターン化された第２の絶縁領域を形成することによって形成されることを特徴とする請求項２記載の半導体デバイスの製造方法。
【請求項４】
上記第１の伝導性は、ｎ型伝導性であり、上記第２の伝導性は、ｐ型伝導性であることを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項５】
上記ソース領域は、上記エピタキシャル層の上面から、上記第１の深さより深く、上記第２の深さより浅い第３の深さまで延びていることを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項６】
上記パターン化された第２の絶縁領域は、パターン化されたＢＰＳＧ（borophosphosilicate glass）領域であることを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項７】
上記開口は、ブランケットウェットエッチングによって拡大されることを特徴とする請求項６記載の半導体デバイスの製造方法。
【請求項８】
上記パターン化された打込みマスクは、パターン化されたＢＰＳＧ（borophosphosilicate glass）層上に形成されたパターン化されたマスク層を有し、
上記パターン化されたマスク層は、上記第１及び第２の不純物の打込みの後であって拡散の前に除去され、
上記パターン化されたＢＰＳＧ層の開口は、ブランケットウェットエッチングによって拡大され、
当該半導体デバイスは、（ａ）上記ＢＰＳＧ層のリフローに十分であって、（ｂ）上記第１及び第２の不純物を上記第１及び第２の深さに拡散させるために十分な高温で熱せられることを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項９】
上記第１及び第２の不純物は、ホウ素であることを特徴とする請求項４記載の半導体デバイスの製造方法。
【請求項１０】
上記第２の不純物は、上記第１の不純物より先に打ち込まれることを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項１１】
上記ボディ領域は、上記第２の伝導性の不純物が打ち込まれ、拡散されている上記エピタキシャル層の領域内に上記トレンチを形成することによって画定されることを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項１２】
上記半導体基板に接する導電性ドレインコンタクトを形成する工程と、
上記ソース領域から離れた上記導電領域の上面に接する導電性ゲートコンタクトを形成する工程とを更に有する請求項１記載の半導体デバイスの製造方法。
【請求項１３】
トレンチ金属酸化膜半導体電界効果トランジスタデバイスのエピタキシャル層の上部の第１の伝導性を有するソース領域に接する浅い不純物ドープ領域及び深い不純物ドープ領域を形成する不純物ドープ領域の形成方法において、
上記エピタキシャル層上に、パターン化された絶縁領域からなり、上記ソース領域の少なくとも一部を覆い、上記ソース領域に隣接する上記エピタキシャル層の少なくとも一部上に開口を有するパターン化された打込みマスクを形成する工程と、
（ａ）上記開口を介して、上記ボディ領域の上部に、第１のエネルギレベルで上記第２の伝導性を有する第１の不純物を打ち込み、（ｂ）高温により上記第１の不純物を上記エピタキシャル層の上面から第１の深さまで拡散させることにより、浅い不純物ドープ領域を形成する工程と、
（ａ）上記開口を介して、上記ボディ領域の上部に、第２のエネルギレベルで上記第２の伝導性を有する第２の不純物を打ち込み、（ｂ）高温により上記第２の不純物を上記エピタキシャル層の上面から第２の深さまで拡散させることにより、深い不純物ドープ領域を形成する工程とを有し、
上記第１及び第２の不純物は、同じ不純物であっても異なる不純物であってもよく、上記第２のエネルギレベルは上記第１のエネルギレベルより高く、上記第２の深さは上記第１の深さより深く、
更に、上記パターン化された絶縁領域の開口を拡大する工程を有する不純物ドープ領域の形成方法。
【請求項１４】
上記パターン化された打込みマスクは、上記パターン化された絶縁領域上に形成されたパターン化されたマスク層を有することを特徴とする請求項１３記載の不純物ドープ領域の形成方法。
【請求項１５】
上記パターン化された絶縁領域は、パターン化されたＢＰＳＧ（borophosphosilicate glass）領域であることを特徴とする請求項１３記載の不純物ドープ領域の形成方法。
【請求項１６】
上記開口は、ブランケットウェットエッチングによって拡大されることを特徴とする請求項１５記載の不純物ドープ領域の形成方法。
【請求項１７】
上記パターン化された打込みマスクは、パターン化されたＢＰＳＧ（borophosphosilicate glass）層上に形成されたパターン化されたマスク層を有し、
上記パターン化されたマスク層は、上記第１及び第２の不純物の打込みの後であって拡散の前に除去され、
上記パターン化されたＢＰＳＧ層の開口は、ブランケットウェットエッチングによって拡大され、
当該半導体デバイスは、（ａ）上記ＢＰＳＧ層のリフロー及び（ｂ）上記第１及び第２の不純物を上記第１及び第２の深さに拡散させるために十分な高温で熱せられることを特徴とする請求項１３記載の不純物ドープ領域の形成方法。
【請求項１８】
複数のトレンチ金属酸化膜半導体電界効果トランジスタセルを備えるデバイスを製造する半導体デバイスの製造方法において、
ｎ型伝導性を有する基板を準備する工程と、
上記基板上に、上記ｎ型伝導性を有し、上記基板より低い多数キャリア濃度を有するエピタキシャル層を成長させる工程と、
上記エピタキシャル層の上面から該エピタキシャル層内に延びるトレンチをエッチングする工程と、
上記トレンチの内壁の少なくとも一部を覆う酸化シリコン領域を形成する工程と、
上記酸化シリコン領域に接して、上記トレンチ内に不純物がドープされた多結晶シリコン領域を形成する工程と、
上記エピタキシャル層の上部内にｐ型伝導性を有するボディ領域を形成する工程と、
上記トレンチに隣接する上記ボディ領域の上部内にｎ型伝導性を有するソース領域を形成する工程と、
上記エピタキシャル層上に、上記ソース領域に隣接する上記ボディ領域の少なくとも一部上に開口を有し、上記不純物がドープされた多結晶シリコン領域の少なくとも一部を覆うとともに、上記ソース領域の少なくとも一部を覆い、パターン化されたＢＰＳＧ（borophosphosilicate glass）領域上に配設されたパターン化されたマスク層を有するパターン化された打込みマスクを形成する工程と、
（ａ）上記開口を介して、上記ボディ領域の上部に、第１のエネルギレベルでｐ型伝導性を有する第１の不純物を打ち込み、（ｂ）高温により上記第１の不純物を上記エピタキシャル層の上面から第１の深さまで拡散させることにより、浅い不純物ドープ領域を形成する工程と、
（ａ）上記開口を介して、上記ボディ領域の上部に、第２のエネルギレベルでｐ型伝導性を有する第２の不純物を打ち込み、（ｂ）高温により上記第２の不純物を上記エピタキシャル層の上面から第２の深さまで拡散させることにより、深い不純物ドープ領域を形成する工程とを有し、
上記ｐ型伝導性を有する第１及び第２の不純物は、同じ不純物であっても異なる不純物であってもよく、上記深い不純物ドープ領域及び浅い不純物ドープ領域は、いずれも上記ボディ領域より高い多数キャリア濃度を有し、上記第２のエネルギレベルは上記第１のエネルギレベルより高く、上記第２の深さは上記第１の深さより深く、
更に、ブランケットウェットエッチングによって、上記パターン化されたＢＰＳＧ領域の開口を拡大する工程とを有する半導体デバイスの製造方法。
【請求項１９】
上記パターン化されたマスク層は、上記第１及び第２の不純物の打込みの後であって拡散の前に除去され、
当該半導体デバイスは、（ａ）上記ＢＰＳＧ層のリフローに十分であって、（ｂ）上記第１及び第２の不純物を上記第１及び第２の深さに拡散させるために十分な高温で熱せられることを特徴とする請求項１８記載の半導体デバイスの製造方法。
【請求項２０】
上記ｐ型伝導性を有する第１及び第２の不純物は、ホウ素であることを特徴とする請求項１９記載の半導体デバイスの製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明の好ましい実施例においては、（ａ）パターン化された打込みマスクは、パターン化されたＢＰＳＧ（borophosphosilicate glass）層上に形成されたパターン化されたマスク層を有し、（ｂ）パターン化されたマスク層は、第１及び第２の不純物の打込みの後であって拡散の前に除去され、（ｃ）パターン化されたＢＰＳＧ層の開口は、ブランケットウェットエッチングによって拡大され、（ｄ）半導体デバイスは、（１）ＢＰＳＧ層のリフローに十分であって、（２）第１及び第２の不純物を第１及び第２の深さに拡散させるために十分な高温で熱せられる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
本発明の他の実施例として、本発明は、複数のトレンチ金属酸化膜半導体電界効果トランジスタセルを備えるデバイスを製造する半導体デバイスの製造方法を提供する。この半導体デバイスの製造方法は、（ａ）ｎ型伝導性を有する基板を準備する工程と、（ｂ）基板上に、ｎ型伝導性を有し、基板より低い多数キャリア濃度を有するエピタキシャル層を成長させる工程と、（ｃ）エピタキシャル層の上面からエピタキシャル層内に延びるトレンチをエッチングする工程と、（ｄ）トレンチの内壁の少なくとも一部を覆う酸化シリコン領域を形成する工程と、（ｅ）酸化シリコン領域に接して、トレンチ内に不純物がドープされた多結晶シリコン領域を形成する工程と、（ｆ）エピタキシャル層の上部内にｐ型伝導性を有するボディ領域を形成する工程と、（ｇ）トレンチに隣接するボディ領域の上部内にｎ型伝導性を有するソース領域を形成する工程と、（ｈ）エピタキシャル層上に、ソース領域に隣接するボディ領域の少なくとも一部上に開口を有し、不純物がドープされた多結晶シリコン領域の少なくとも一部を覆うとともに、ソース領域の少なくとも一部を覆い、パターン化されたＢＰＳＧ（borophosphosilicate glass）領域上に配設されたパターン化されたマスク層を有するパターン化された打込みマスクを形成する工程と、（ｉ）（１）開口を介して、ボディ領域の上部に、第１のエネルギレベルでｐ型伝導性を有する第１の不純物を打ち込み、（２）高温により第１の不純物をエピタキシャル層の上面から第１の深さまで拡散させることにより、浅い不純物ドープ領域を形成する工程と、（ｊ）（１）開口を介して、ボディ領域の上部に、第２のエネルギレベルでｐ型伝導性を有する第２の不純物を打ち込み、（２）高温により第２の不純物をエピタキシャル層の上面から第２の深さまで拡散させることにより、深い不純物ドープ領域を形成する工程と、（ｋ）ブランケットウェットエッチングによって、パターン化されたＢＰＳＧ領域の開口を拡大する工程とを有する。この半導体デバイスの製造方法において、ｐ型伝導性を有する第１及び第２の不純物は、同じ不純物であっても異なる不純物であってもよく、深い不純物ドープ領域及び浅い不純物ドープ領域は、いずれもボディ領域より高い多数キャリア濃度を有し、第２のエネルギレベルは第１のエネルギレベルより高く、第２の深さは第１の深さより深い。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
次に、レジスト層２０５を除去し、例えばバッファードフッ酸（buffered HF）等を用いたウェットエッチングプロセスによってＢＰＳＧ領域２１６をブランケットエッチング（blanket etch）し、目的の寸法を有するコンタクトウィンドウ（contact windows）を形成する。この段階では、ＢＰＳＧ領域２１６間の距離は、代表的には、１．５〜２．５μｍである。次に、ＢＰＳＧを、２０〜５０分間、９００〜１０００℃の温度でリフロー工程に晒すことにより、図３に示すような最終的形状を有するＢＰＳＧ領域２１６が形成される。リフロー工程により、高エネルギ打込み工程及び低エネルギ打込み工程によって打ち込まれたホウ素が最終的な分布となるように拡散し、それぞれ深いｐ＋領域２０４ｄと浅いｐ＋領域２０４ｓが形成される。上述のように、深いｐ＋領域２０４ｄは、例えばエピタキシャル層２０１の上面から０．３〜０．７μｍの深さまで延び、正味不純物濃度は、例えば１×１０１８〜５×１０１９ｃｍ−３である。一方、浅いｐ＋領域２０４ｓは、例えばエピタキシャル層２０１の上面から０．２〜０．５μｍの深さまで延び、正味不純物濃度は、例えば１×１０１９〜５×１０２０ｃｍ−３である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
このように、高エネルギによるホウ素打込み工程及び低エネルギによるホウ素打込み工程において、比較的小さなＢＰＳＧ打込み開口を用いることにより、ホウ素は、トレンチから少し離れて、すなわち後の拡散工程においてチャネル領域に横から入り込まないような十分な距離に打ち込まれる。更に、この後、（例えば、ブランケットエッチングによって）ＢＰＳＧ層の開口の寸法を大きくすることにより、上述したチャネル拡散の虞のために、これまで寸法が制約されていた開口を大きくした最終的なコンタクトウィンドウを形成することができる。これにより、寄生抵抗が許容範囲内にあり、同時にコンタクト面積が大きく、したがってオン抵抗が低いデバイスを実現することができる。


【国際調査報告】
2005536868.tif 000009