【手続補正書】
【提出日】令和2年5月29日(2020.5.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】メモリ装置、半導体装置、電子部品および電子機器
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
バースト長Ｍ０（Ｍ０は２以上の整数）のバースト読み出しモードを備えるメモリ装置であって、
グローバルセンスアンプアレイ、Ｍ０個のローカルメモリセルアレイ＜１＞乃至＜Ｍ０＞、並びにＭ０個のローカルセンスアンプアレイ＜１＞乃至＜Ｍ０＞を有し、
ローカルメモリセルアレイ＜Ｊ＞（Ｊは１乃至Ｍ０の整数）はローカルセンスアンプアレイ＜Ｊ＞に積層され、
前記ローカルメモリセルアレイ＜Ｊ＞は、行ごとに分割されたＭ０個のブロック＜Ｊ＿１＞乃至＜Ｊ＿Ｍ０＞を有し、
前記ブロック＜Ｊ＿１＞乃至＜Ｊ＿Ｍ０＞は、それぞれ、複数のメモリセルを有し、
前記メモリセルは、容量素子と、前記容量素子の充放電を制御するトランジスタとを有し、
アイドル状態の前記ローカルセンスアンプアレイ＜Ｊ＞は、ブロック＜Ｊ＿Ｊ＞のデータを保持し、
前記ブロック＜Ｊ＿Ｊ＞は、前記ローカルメモリセルアレイ＜Ｊ＞が前記バースト読み出しモードの最初のアクセス対象であるときに指定されるブロックであるメモリ装置。
【請求項２】
請求項１において、
前記バースト読み出しモードでは、前記ローカルメモリセルアレイ＜１＞乃至＜Ｍ１＞の各１個のブロックがアクセス対象であるメモリ装置。
【請求項３】
請求項１において、
前記バースト読み出しモードで、外部アドレス信号ＡＤＤＲによってローカルアレイ＜Ｊｘ＞（Ｊｘは１乃至Ｍ０の整数）が指定されるとき、ブロック＜１＿Ｊｘ＞乃至＜Ｍ０＿Ｊｘ＞がアクセス対象であるメモリ装置。
【請求項４】
バースト長Ｍ０×Ｍ１（Ｍ０は２以上の整数、Ｍ１は１以上の整数）のバースト読み出しモードを備えるメモリ装置であって、
グローバルセンスアンプアレイ、Ｍ０×Ｍ１個のローカルメモリセルアレイ＜１＞乃至＜Ｍ０Ｍ１＞、並びにＭ０×Ｍ１個のローカルセンスアンプアレイ＜１＞乃至＜Ｍ０Ｍ１＞を有し、
ローカルメモリセルアレイ＜Ｊ＞（Ｊは１乃至Ｍ０Ｍ１の整数）は、ローカルセンスアンプアレイ＜Ｊ＞に積層され、
前記ローカルメモリセルアレイ＜Ｊ＞は、行ごとに分割されたＭ０個のブロック＜Ｊ＿１＞乃至＜Ｊ＿Ｍ０＞を有し、
前記ブロック＜Ｊ＿１＞乃至＜Ｊ＿Ｍ０＞は、それぞれ、複数のメモリセルを有し、
前記メモリセルは、容量素子と、前記容量素子の充放電を制御するトランジスタとを有し、
アイドル状態の前記ローカルセンスアンプアレイ＜Ｊ＞は、ブロック＜Ｊ＿Ｘ１＞（Ｘ１は１乃至Ｍ０の整数）のデータを保持し、
前記ブロック＜Ｊ＿Ｘ１＞は、前記ローカルメモリセルアレイ＜Ｊ＞が前記バースト読み出しモードの最初のアクセス対象であるときに指定されるブロックであるメモリ装置。
【請求項５】
請求項４において、
前記バースト読み出しモードでは、ローカルメモリセルアレイ＜１＞乃至＜Ｍ０Ｍ１＞の各１個のブロックがアクセス対象であるメモリ装置。
【請求項６】
請求項４において、
前記バースト読み出しモードで、外部アドレス信号ＡＤＤＲによってローカルメモリセルアレイ＜Ｊｘ＞（Ｊｘは１乃至Ｍ０の整数）が指定されるとき、ブロック＜１＿Ｘ＞乃至＜Ｍ０Ｍ１＿Ｘ＞がアクセス対象であり、
Ｘは１乃至Ｍ０の整数であり、ｊは０乃至Ｍ１−１の整数であり、Ｊｘ＝ｊＭ０＋Ｘであるメモリ装置。
【請求項７】
バースト長Ｍ０×Ｍ１（Ｍ０は２以上の整数、Ｍ１は１以上の整数）のバースト読み出しモードを備えるメモリ装置であって、
コントローラ、行回路、グローバルセンスアンプアレイ、およびＭ０×Ｍ１個のローカルアレイ＜１＞乃至＜Ｍ０Ｍ１＞を有し、
Ｊ×Ｋ番目（Ｊは１乃至Ｍ０の整数、Ｋは１以上Ｍ０以下の整数、）のローカルアレイ＜ＪＫ＞は、ローカルメモリセルアレイ＜ＪＫ＞、およびローカルセンスアンプアレイ＜ＪＫ＞を有し、
前記ローカルメモリセルアレイ＜ＪＫ＞は、前記ローカルセンスアンプアレイ＜ＪＫ＞に積層され、
前記ローカルメモリセルアレイ＜ＪＫ＞は、行ごとに分割されたＭ０個のブロック＜ＪＫ＿１＞乃至＜ＪＫ＿Ｍ０＞を有し、
前記ブロック＜ＪＫ＿１＞乃至＜ＪＫ＿Ｍ０＞は、それぞれ、複数のメモリセルを有し、
前記メモリセルは、容量素子と、前記容量素子の充放電を制御するトランジスタとを有し、
前記行回路は、前記ローカルアレイ＜１＞乃至＜Ｍ０Ｍ１＞を駆動する機能を有し、
前記コントローラは、前記行回路および前記グローバルセンスアンプアレイを制御する機能を備え、
前記コントローラは、前記バースト読み出しモードにおいて、外部アドレス信号ＡＤＤＲから、Ｍ０Ｍ１個のアドレス信号ＡＤＤＲｉ＿１乃至ＡＤＤＲｉ＿Ｍ０Ｍ１を生成する機能を備え、
前記アドレス信号ＡＤＤＲｉ＿１乃至ＡＤＤＲｉ＿Ｍ０Ｍ１は、ローカルアレイアドレスが互いに異なり、かつ行アドレスが同じであり、当該行アドレスは、前記外部アドレス信号ＡＤＤＲのローカルアレイアドレスに基づいて設定されるメモリ装置。
【請求項８】
請求項７において、
前記外部アドレス信号ＡＤＤＲのローカルアレイアドレスが、ローカルアレイ＜ｊＭ０＋Ｘ１＞（ｊは０乃至Ｍ１−１の整数、Ｘ１は１乃至Ｍ０の整数）を表すアドレスである場合、前記アドレス信号ＡＤＤＲｉ＿１は、ブロック＜ｊＭ０＋Ｘ１＿Ｘ１＞を指定するアドレス信号であるメモリ装置。
【請求項９】
請求項７又は８において、
前記コントローラは、前記アドレス信号ＡＤＤＲｉ＿１が確定すると、前記アドレス信号ＡＤＤＲｉ＿１の指定するローカルアレイ＜Ｊ１Ｋ１＞（Ｊ１は１乃至Ｍ０の整数、Ｋ１は１乃至Ｍ１整数）において、前記ローカルセンスアンプアレイ＜Ｊ１Ｋ１＞と前記グローバルセンスアンプアレイ間を導通状態にし、他の（Ｍ０Ｍ１−１）個の前記ローカルアレイにおいて、それぞれ、前記ローカルメモリセルアレイのデータをローカルセンスアンプに読み出す制御機能を備えるメモリ装置。
【請求項１０】
請求項７乃至９のいずれか一項において、
前記コントローラは、
アドレス信号ＡＤＤＲｉ＿Ｙ（Ｙは２乃至Ｍ０Ｍ１の整数）の指定するローカルアレイ＜ＪＹ＞のローカルセンスアンプアレイ＜ＪＹ＞と前記グローバルセンスアンプアレイ間を導通状態にする制御機能と、
前記ローカルセンスアンプアレイ＜ＪＹ＞と前記グローバルセンスアンプアレイ間を導通状態から非導通状態にするクロックサイクルで、前記ローカルセンスアンプアレイ＜ＪＸ＞にブロック＜ＪＹ＿Ｘ１＞のデータを読み出す制御機能と、を備え、
Ｘ１は１乃至Ｍ０の整数であり、ｊは０乃至Ｍ１−１の整数であり、ＪＹ＝ｊＭ０＋Ｘ１であるメモリ装置。
【請求項１１】
請求項７乃至１０のいずれか一項に記載のメモリ装置は、書き込みモードを有し、
前記コントローラは、前記書き込みモードにおいて、前記外部アドレス信号ＡＤＤＲの指定するローカルメモリセルアレイ＜ＪＺ＞にデータを書き込んだ後、ローカルセンスアンプアレイ＜ＪＺ＞にブロック＜ＪＺ＿Ｚ１＞のデータを読み出す制御機能を備え、
Ｚ１は１乃至Ｍ０の整数であり、ｊは０乃至Ｍ１−１の整数であり、ＪＺ＝ｊＭ０＋Ｚ１であるメモリ装置。
【請求項１２】
請求項７乃至１０のいずれか一項に記載のメモリ装置は、書き込みモードを有し、
前記コントローラは、前記書き込みモードにおいて、前記外部アドレス信号ＡＤＤＲの指定するローカルメモリセルアレイ＜ＪＺ＞にデータを書き込んだ後、当該外部アドレス信号ＡＤＤＲがブロック＜ＪＺ＿Ｚ１＞を指定するアドレスではないときに、ローカルセンスアンプアレイ＜ＪＺ＞に前記ブロック＜ＪＺ＿Ｚ１＞のデータを読み出す制御機能を備え、
Ｚ１は１乃至Ｍ０の整数であり、ｊは０乃至Ｍ１−１の整数であり、ＪＺ＝ｊＭ０＋Ｚ１であるメモリ装置。
【請求項１３】
請求項１乃至１２のいずれか一項において、
前記トランジスタのチャネル形成領域は金属酸化物を有するメモリ装置。
【請求項１４】
プロセッサコア、メモリ部、およびバスを有する半導体装置であり、
前記メモリ部は請求項１乃至１３のいずれか一項に記載のメモリ装置を有し、
前記プロセッサコアと前記メモリ部間の信号およびデータの伝送は、前記バスを介して行われる半導体装置。
【請求項１５】
請求項１４において、
前記メモリ部は、ＳＲＡＭ、フラッシュメモリ、強誘電体ＲＡＭ、磁気抵抗ＲＡＭ、抵抗変化ＲＡＭ、および相変化ＲＡＭの少なくとも一を有する半導体装置。
【請求項１６】
チップおよびリードを有し、
前記リードは前記チップに電気的に接続され、
請求項１乃至１３のいずれか一に記載のメモリ装置、並びに請求項１４または１５に記載の半導体装置のうちのいずれか一が前記チップに設けられている電子部品。
【請求項１７】
請求項１６に記載の電子部品と、
表示部、タッチセンサ、マイク、スピーカ、操作キー、および筐体のうちの少なくとも一と、を有する電子機器。