(57)【要約】ＭＯＳＦＥＴ半導体装置を製造する方法であって、少なくとも、基板（１０）上にゲート電極（２４）および前記ゲート電極（２４）と前記基板（１０）の間にゲート酸化膜（１６）を形成する処理と、前記基板（１０）中にソース／ドレイン拡張部（３０，３２）を形成する処理と、第１および第２サイドウォールスペーサ（３６，３８）を形成する処理と、前記基板（１０）にドーパント（４４）をインプラントして、前記基板（１０）中に、前記サイドウォールスペーサ（３６，３８）に近接してソース／ドレイン領域（４０，４２）を形成する処理と、レーザー・サーマル・アニーリングによって前記ソース／ドレイン領域（４０，４２）を活性化する処理と、前記ソース／ドレイン領域（４０，４２）上にニッケル層（４６）をデポジションする処理と、アニールを行って、前記ソース／ドレイン領域（４０，４２）上に配置されるニッケルシリサイド層（４６）を形成する処理とを実行する方法である。ソース／ドレイン拡張部（３０，３２）およびサイドウォールスペーサ（３６，３８）はゲート電極（２４）に近接している。ソース／ドレイン拡張部（３０，３２）はおよそ５から３０ナノメーターの深さに、ソース／ドレイン領域（４０，４２）はおよそ４０から１００ナノメーターの深さにすることができる。上記のアニールは、摂氏約３５０から５００度の範囲の温度で行われる。
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【特許請求の範囲】
【請求項１】
半導体装置を製造する方法であって、少なくとも、
基板（１０）上にゲート電極（２４）および前記ゲート電極（２４）と前記基板（１０）の間にゲート酸化膜（１６）を形成する処理と、
前記基板（１０）にドーパント（４４）をインプラントして、前記基板（１０）中の前記ゲート電極（２４）の近傍にソース／ドレイン領域（４０，４２）を形成する処理と、
レーザー・サーマル・アニーリングによって前記ソース／ドレイン領域（４０，４２）を活性化する処理と、
前記ソース／ドレイン領域（４０，４２）上に配置されるニッケルシリサイド層（４８）を形成する処理とを実行する方法。
【請求項２】
前記ニッケルシリサイド層を形成する処理は、前記ソース／ドレイン領域（４０，４２）内のドーパントの非活性化が起こる温度以下の温度でアニールを行う処理を含む、請求項１記載の半導体装置を製造する方法。
【請求項３】
前記ニッケルシリサイド層を形成する処理の温度は摂氏約３５０度から５００度である、請求項２記載の半導体装置を製造する方法。
【請求項４】
前記ニッケルシリサイド層を形成する処理は、前記ソース／ドレイン領域（４０，４２）上にニッケル（４６）をおよそ８から２０ナノメーターの厚さにデポジションする処理を含む、請求項１記載の半導体装置を製造する方法。
【請求項５】
前記基板（１０）中に前記ゲート電極（２４）に近接してソース／ドレイン拡張部（３０，３２）を形成する処理と、前記ゲート電極（２４）に近接してサイドウォールスペーサ（３６，３８）を形成する処理とをさらに実行する、請求項１記載の半導体装置を製造する方法。
【請求項６】
前記ソース／ドレイン拡張部（３０，３２）はおよそ５から３０ナノメーターの深さを持つ、請求項５記載の半導体装置を製造する方法。
【請求項７】
前記ソース／ドレイン領域（４０，４２）はおよそ４０から１００ナノメーターの深さを持つ、請求項５記載の半導体装置を製造する方法。
【請求項８】
前記ソース／ドレイン領域（４０，４２）を形成する処理は前記基板（１０）のある領域を非晶質化する、請求項１記載の半導体装置を製造する方法。
【請求項９】
前記レーザー・サーマル・アニーリングで前記ソース／ドレイン領域（４０，４２）を活性化する処理は前記非晶質化された領域を溶かすが、結晶質のシリコンは溶かさない、請求項８記載の半導体装置を製造する方法。
【請求項１０】
ＭＯＳＦＥＴ半導体装置を製造する方法であって、少なくとも、
基板（１０）上にゲート電極（２４）および前記ゲート電極（２４）と前記基板（１０）の間にゲート酸化膜（１６）を形成する処理と、
前記基板（１０）中に前記ゲート電極（２４）に近接して、深さおよそ５から３０ナノメーターのソース／ドレイン拡張部（３０，３２）を形成する処理と、
前記ゲート電極（２４）に近接して第１および第２サイドウォールスペーサ（３６，３８）を形成する処理と、
前記基板（１０）にドーパント（４４）をインプラントして、前記基板（１０）中に、前記サイドウォールスペーサ（３６，３８）に近接して、深さおよそ４０から１００ナノメーターのソース／ドレイン領域（４０，４２）を形成する処理と、
レーザー・サーマル・アニーリングによって前記ソース／ドレイン領域（４０，４２）を活性化する処理と、
前記ソース／ドレイン領域（４０，４２）上にニッケル層（４６）をデポジションする処理と、
摂氏約３５０度から５００度の温度においてアニールを行って、前記ソース／ドレイン領域（４０，４２）上に配置されるニッケルシリサイド層（４６）を形成する処理とを実行する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造に関し、さらに詳細にはドーパントの非活性化を防ぐポストレーザーアニールプロセスに関する。
【背景技術】
【０００２】
過去数十年の間、半導体産業は、より小さく、高集積のエレクトロニックデバイスを製造するために半導体技術を用いた大変革を経験してきた。そして、現在使用されている最も一般的な半導体技術はシリコンを基礎としたものである。非常に多くの専門分野における多様な応用用途を持つ、さまざまな半導体装置が製造されてきた。シリコンを用いた半導体装置の一つに金属酸化膜半導体（metal-oxide-semiconductor, MOS）トランジスタがある。ＭＯＳトランジスタは、最も現代的な電気回路の基礎的な構成ブロックの一つである。重要なのは、ＭＯＳトランジスタの性能が上がり、製造コストが低減されるにつれて、これらの電気回路が高い性能と低いコストを実現していることである。
【０００３】
典型的なＭＯＳ半導体デバイスは一般的にゲート電極が配置される半導体基板を含んでいる。伝導体として機能するゲート電極は、デバイスの動作を制御するための入力信号を受け取る。ソースおよびドレイン領域は、通常ゲート電極に近接した基板領域に、所望の伝導型のドーパントでそれらの領域をドーピングすることによって形成される。ドープされた領域の伝導型は、その領域をドープするのに使われた不純物のタイプに依存して変わる。典型的なＭＯＳトランジスタは左右対称であって、ソースとドレインは交換可能である。ある領域がソースとして機能するのか、それともドレインとして機能するのかは、通常それぞれに印加される電圧や、製造されたデバイスのタイプに依存して決定される。本明細書において、まとめてソース／ドレイン領域という用語で呼ぶときは、ソースまたはドレインの形成に用いられる能動領域を一般的に意味している。
【０００４】
ＭＯＳデバイスは、ソース、ドレインおよびチャネル領域を形成するのに用いられるドーパントのタイプに応じて、２つのグループの一つに分類される。この２つのグループとは、よくｎチャネルデバイスおよびｐチャネルデバイスと呼ばれる。チャネルのタイプは、横方向の電界下で形成されるチャネルの伝導型によって特定される。例えば、ｎチャネルのＭＯＳ（ＮＭＯＳ）デバイスでは、横方向の電界下のチャネルの伝導型は、ｎ型の不純物（例えば、ヒ素またはリン）に関係する導電型である。反対に、ｐチャネルのＭＯＳ（ＰＭＯＳ）デバイスでは、横方向の電界下のチャネルは、ｐ型の不純物（例えば、ホウ素）に関係する導電型である。
【０００５】
通常ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）と呼ばれる種類のデバイスでは、ゲート領域または電極の真下、ソースとドレイン領域の間の半導体基板にチャネル領域が形成される。このチャネル領域は一般的に、ソース／ドレイン領域の伝導型とは反対の伝導型を持つドーパントによって低濃度にドープされる。通常、ゲート電極は絶縁層によって基板から分離されている。絶縁層は、一般的にはSiO2などの酸化物層である。この絶縁層は、ゲート電極とソース、ドレインまたはチャネル領域との間で電流が流れるのを防止するために設けられる。動作時には、通常、ソースとドレイン端子間に電圧が与えられる。ゲート電極に入力電圧が印加されると、チャネル領域に横方向の電界が形成される。この横方向の電界を変化させることによって、ソースとドレイン領域の間のチャネル領域のコンダクタンスを変化させることができる。このような方法で、電界を用いてチャネル領域を通る電流を制御する。
【０００６】
半導体業界は継続してＭＯＳＦＥＴデバイスの性能を改良しようと努力している。サブミクロン構造のデバイスを作成する能力は、例えば、性能を低下させる抵抗および寄生キャパシタンスを減少させることによって、性能の大幅な向上を可能にした。サブミクロン構造は、いくつかの半導体製造の専門領域における進歩を通して実現された。例えば、フォトリソグラフィーの分野におけるより高性能な露光カメラの開発と、より感度の高いフォトレジスト材料を用いることにより、フォトレジスト層にサブミクロン構造を規定通りに実現可能にした。さらに、より進化したドライエッチングツールとプロセスの開発によって、フォトレジスト層のサブミクロンのイメージをＭＯＳＦＥＴ構造に用いられる下地の材料にうまく転写することができるようになった。
【０００７】
ＭＯＳＦＥＴの寸法が縮小するにつれて、ゲートの実効長が減少したことによって、ソース／ドレイン領域の垂直接合深さにも比例したスケーリングが要求されている。ソース／ドレイン領域の接合深さを減少させることで、ショートチャネル効果を減少させる。
ＭＯＳＦＥＴのソース領域とドレイン領域の間の距離（つまり、物理的なチャネル長）が減少すると、回路の速度および複雑性を増やそうとする努力において、不所望なソース／ドレインと基板との接合キャパシタンスを防ぐために、ソース／ドレイン領域の接合深さを減少させる必要がある。しかしながら、このようなより小さい接合深さを得るためには、ラピッド・サーマル・アニーリング（rapid thermal annealing）を用いた活性化アニーリングを伴うイオンインプランテーションなどの現在のプロセス技術の能力が試されることになる。一般にラピッド・サーマル・アニーリングでは、インプラントの後、高強度のヒートランプの下で、シリコンウェハを加熱する。インプラントまたはドーピングはシリコン基板を非晶質化し、活性化アニーリングは非晶質化したシリコン領域を再結晶化するのに用いられる。
【０００８】
ラピッド・サーマル・アニーリングの限界から、特に超浅接合深さに対しては、レーザー・サーマル・アニーリング（laser thermal annealing）が実用化されている。レーザー・サーマル・アニーリングは、ドーパントのイオンインプランテーション後に実行され、レーザーでドープされた領域を加熱する。レーザー照射によって露出したシリコンが急速に加熱され、シリコンが溶け始める。溶解シリコン中へのドーパントの拡散性は、固体シリコンと比べておよそ８桁（オーダー）大きい。従って、ドーパントは溶解シリコン中にほぼ均一に分布し、拡散は液体／固体界面でほぼ正確に止まる。シリコンの加熱後、シリコンを凝固させるために急速冷却が行われる。このプロセスは、シリコン中のドーパント濃度がシリコンの固体溶解限度（solid solubility limit）よりも高い、非平衡ドーパント活性化を可能にする。このプロセスは、従来のラピッド・サーマル・アニーリングで得られる抵抗値のおよそ十分の一の電気抵抗値を持つ超浅ソース／ドレイン領域を可能にするので、有利である。
【０００９】
このプロセスの問題は、後続の高温プロセスによって、ソース／ドレイン領域のドーパントを非活性化してしまう可能性があることである。ドーパントはそれが格子点から取り除かれると非活性化される。そして、ドーパントの非活性化は通常およそ摂氏７００度以上の温度で起こり、つまりラピッド・サーマル・アニーリングのようなプロセスで発生する。従って、ドーパントの非活性化を防ぐ、改良されたポストドーパント活性化（ドーパント活性化後の）プロセスが必要とされている。
【発明の開示】
【発明の概要】
【００１０】
上記の必要性およびその他の必要性は、ドーパントの非活性化を減少させる半導体装置の製造方法を提供する本発明の実施形態によって解決される。本方法は、基板上にゲート電極を形成し、ゲート電極と基板との間にゲート酸化膜を形成する処理と、基板中にソース／ドレイン拡張部（extension）を形成する処理と、第１、第２サイドウォールスペーサを形成する処理と、基板内にドーパントをインプラントして、基板中にサイドウォールスペーサに近接したソース／ドレイン領域を形成する処理と、このソース／ドレイン領域を活性化するためにレーザー・サーマル・アニーリングを行う処理とを含む。次に、ニッケル層をソース／ドレイン領域のうえにデポジションして、ドーパントの非活性化を減少させるために低温でアニールする。
【００１１】
本発明のさらなる態様において、ソース／ドレイン拡張部は約５から３０ナノメーターの深さを持ち、ソース／ドレイン領域は約４０から１００ナノメーターの深さを持ちうる。さらに、ニッケルシリサイド（nickel silicide）が形成される温度は、摂氏約３５０から５００度である。
【００１２】
本発明の追加的な特徴は続く詳細な説明から当業者には容易に明白なものとなるであろう。ここでは、本発明の好適な実施形態のみを示し、説明するが、それは本発明を実行するために最良の形態と考えられるものを単に例示しただけにすぎない。理解できるように、本発明はその他の、異なった実施形態においても実施可能であり、そのいくつかの細かい部分は様々な自明な観点から、本発明から離れることなく変更可能である。従って、図面および説明は本質的に例示として取り扱うべきであり、限定を意図したものとして扱うべきではない。
【発明を実施するための最良の形態】
【００１３】
添付の図面を参照して説明する。図面を通して、同じ参照符号を有する要素は類似の要素を示す。
【００１４】
本発明は、ラピッド・サーマル・アニーリングのようなドーパント活性化後の高温プロセスの結果生じるドーパント非活性化の問題に対処し、それを解決する。これは部分的には、ソース／ドレイン領域をレーザー・サーマル・アニーリングによって活性化し、その後低温サリサイド形成プロセスを実行することによって実現される。特に、ニッケル層をソース／ドレイン領域のうえに加えた後、低温の炉内でアニールすることで、ニッケルシリサイドを活性化されたソース／ドレイン領域のうえに形成する。この温度はニッケルシリサイドを生成するには十分高い温度であるが、ソース／ドレイン領域内のドーパント非活性化を最小化するには十分低い温度である。
【００１５】
図１Ａ−図１Ｉに本発明の実施形態を示す。シリコン基板が提供される。シリコン基板は、集積回路の製造に適した任意の材料から形成することができる。しかしながら、一つの態様としては、この基板は、＜１００＞結晶方向を持ち、ｎ型またはｐ型の不純物で低濃度にドープされた（slightly doped）単結晶シリコンから形成される。独立したＭＯＳデバイスは、シリコン基板上で、フィールド酸化膜（field oxide）またはシャロー・アイソレーション・トレンチ（shallow isolation trench）などの分離構造（isolation structure）を用いて分離される（図示せず）。
【００１６】
シャロー・アイソレーション・トレンチは、例えば、ウェット技術を用いた等方性エッチングまたはドライエッチ技術を用いた異方性エッチングによって形成することができる。その後、トレンチ内に酸化物がデポジションされる。シャロー・アイソレーション・トレンチの代替物として、フィールド酸化膜を形成することもできる。フィールド酸化膜は一般に、酸素−蒸気雰囲気で、およそ摂氏８５０から１０５０度の温度において、熱酸化によって形成される。アイソレーションデバイス領域以外のデバイス領域の酸化を防ぐために、パターン化された耐酸化マスクを用いることができる。フィールド酸化膜の形成後、既知の技術を用いてマスクを取り除く。例えば、窒化シリコンマスクに対しては熱リン酸を、パッド酸化膜（pad oxide）マスクに対してはフッ化水素酸の緩衝溶液（buffered hydrofluoric acid）を用いる。
【００１７】
図１Ａにおいて、二酸化シリコンを含むゲート酸化膜１６が基板１０の表面に形成される。ゲート酸化膜１６は、例えばおよそ摂氏７００から１０００度の温度、酸素−蒸気雰囲気中で熱酸化によって形成する。ゲート酸化膜１６は、およそ３から２０ナノメーターの厚みを持つようにできるが、それに限定されるものではない。ゲート酸化膜１６のデポジション後、ゲート酸化膜１６のうえにゲート電極が形成される。
【００１８】
ゲート電極を形成するには、通常、ドープされていないポリシリコン１８のブランケット層を、例えばおよそ摂氏６００から８００度で低圧化学気相成長法（ＬＰＣＶＤ）を用いて、ゲート酸化膜１６の表面上にデポジションする。ポリシリコン層１８はおよそ５０から５００ナノメーターの厚みを持つようにできるが、それに限定されるものではない。次に、ポリシリコン層１８に対して、矢印２０で図示するように、窒素イオンでインプラントを行うことができる。インプラントされた窒素イオンは、例えば、ホウ素原子の拡散を阻止するために使用できる。窒素イオンのインプラントは、およそ5 x 1014から5 x 1015ドーパント／平方センチメートルの分量（dosage）で、およそ２０から２００keVのエネルギーレベルで実行することができる。
【００１９】
図１Ｂにおいて、ゲート酸化膜１６のうえの層をエッチングして、ゲート電極を形成する。このゲートのエッチングは、一般に、ポリシリコン層１８のうえにフォトレジスト２２を形成する処理を含み、フォトレジスト２２を、ステップアンドリピート方式の光学投影システムのようなフォトリソグラフィックシステムを用いて選択的に照射する。この照射は、水銀ランプからの紫外光線を第１レクチルおよび焦点レンズを通して投影し、第１イメージパターンを得るようにして行われる。次に、フォトレジスト２２は現像され、フォトレジスト２２の照射された部分は除去されて、フォトレジスト２２に開口部が形成される。この開口部はポリシリコン層１８の一部を露出させ、それによってゲート電極を定義する。
【００２０】
図１Ｃにおいて、エッチング（通常は異方性のエッチング）を実行して、ポリシリコン層１８の露出部分およびゲート酸化膜１６の下地部分を除去する。エッチングの後、ポリシリコン層１８の残存部分はゲート電極２４を形成し、ゲート電極２４は対向する垂直サイドウォール２６，２８を有する。サイドウォール２６，２８の間のゲート電極２４の幅はおよそ５０から２５０ナノメーターとすることができるが、それに限定されるものではない。
【００２１】
図１Ｄにおいて、フォトレジスト２２は取り除かれ、矢印３４で示されるように低濃度にドープされた（ＬＤＤ）ソース／ドレイン拡張部３０，３２がイオンインプラントによって形成される。このイオンインプラントは、ＮＭＯＳＦＥＴを希望する場合にはヒ素またはリンなどのｎ型のドーパント、ＰＭＯＳＦＥＴを希望する場合にはホウ素などのｐ型のドーパントで行われる。このドーピングのインプラントエネルギーおよび分量の一例はそれぞれ、約２から２０keVの範囲、および約5 x 1014から3 x 1015ドーパント／平方センチメートルの範囲である。ソース／ドレイン拡張部３０，３２は基板１０内に、サイドウォール２６，２８に隣接して形成され、ゲート電極２４に自己整合（セルフアライン）される。インプラント後、ソース／ドレイン拡張部３０，３２を活性化し、これら拡張部を再結晶化するためにアニールを実行することができる。または、アニールはソース／ドレイン領域の形成後に行ってもよい。一般に、ソース／ドレイン拡張部３０，３２は、シリコン基板１０の表面からおよそ５ナノメーターから３０ナノメーターの深さまで下方向に延びている。
【００２２】
図１Ｅにおいて、ソース／ドレイン拡張部３０，３２のインプラントに続いて、サイドウォールスペーサ３６，３８が形成される。サイドウォールスペーサ３６，３８を形成するには、基板１０上にスペーサの材料をブランケット（一様に）デポジションする。スペーサの材料は、窒化シリコンまたはプラズマエンハンスド酸化物（ＰＥＯＸ）またはテトラエトキシシラン（ＴＥＯＳ）酸化物などのその他の材料とすることができる。ブランケットデポジションに続いて異方性エッチングを行い、ゲート電極２４のサイドウォール２６，２８に隣接した基板１０上のサイドウォールスペーサ２６，２８を除き、スペーサ材料を除去する。
【００２３】
サイドウォールスペーサ３６，３８を形成した後、高濃度にドープされた（ＨＤＤ）または中濃度にドープされた（ＭＤＤ）ソース／ドレイン領域４０，４２が、矢印４４で示される第２イオンインプラントによって形成される。ソース／ドレイン領域４０，４２は基板１０内に形成され、ソース／ドレイン拡張部３０，３２を越えて、サイドウォールスペーサ３６，３８の直近まで延びる。サイドウォールスペーサ３６，３８は、ソース／ドレイン拡張部３０，３２の一部が高濃度にドープされるのを防ぐ、マスクとして働く。このドーピングのインプラントエネルギーおよび分量の一例はそれぞれ、約１０keVから６０keVの範囲、および約1 x 1014から5 x 1014ドーパント／平方センチメートルの範囲である。ソース／ドレイン領域４０，４２をドーピングするとシリコンを非晶質化するので、次にそれを再結晶化して、ソース／ドレイン領域４０，４２を活性化しなければならない。
【００２４】
図１Ｆにおいて、ソース／ドレイン領域４０，４２をインプラントした後、これらの領域はレーザー・サーマル・アニーリングプロセスを用いて活性化される。矢印７０で表されるレーザーからのエネルギーは、基板１０をソース／ドレイン領域４０，４２の所望の深さまで溶解するように与えられる。このエネルギーを供給可能なレーザーの一例は、空間的に均質化された３０８nmのXeClパルスレーザーであるが、これに限定されるものではない。レーザーのエネルギーおよび出力は用途に応じて変化させることができる。一般に、ソース／ドレイン領域４０，４２は、シリコン基板１０の表面からおよそ４０ナノメーターからおよそ１００ナノメーターの深さまで下方向に延びている。
【００２５】
おおよそ３０から１００ナノ秒の間シリコンが溶けていた後、シリコンはおよそ１マイクロ秒内で急速に冷えて、シリコンはエピタキシャルに再構成される。再構成される間、インプラントプロセスによって生じた損傷は除去される。表面におけるレーザーのエネルギーフルエンスがその表面で起こる溶解している時間を決定し、溶解している時間は最大溶解深さに関係する。溶解している時間と最大溶解深さとの関係は、レーザービームの時間的プロファイル（temporal profile）に依存する。レーザーのＦＷＨＭ（full width height maximum）およびプロセス中の表面溶解時間を測定する能力に応じて、接合深さの精密な制御が可能になる。最大溶解深さを少し変化させるのにも、エネルギーフルエンスを比較的大きく変化させることが必要である。分量（dosage）は合計溶解時間によって制御する。合計溶解時間は、レーザーパルスの数および／またはエネルギーを変化させることによって変化させることができる。例えば、９Hzの繰り返し速度における３０８nmのエキシマ（excimer）レーザーからの、おおよそ７５０ mJ/cm2から1.3 J/cm2の範囲のフルエンスでは、２０から１５０ナノメーターの範囲の接合深さとなる。
【００２６】
レーザー照射のフルエンスの範囲は、約５０ mJ/cm2から約1.3 J/cm2の間のどこでも広げることができる。しかしながら、レーザーのフルエンスはシリコンが非晶質化している深さだけ溶かすように制御することができる。それは、非晶質化したシリコンは、結晶質のシリコンよりも高い率でエネルギーを吸収するからである。例えば、約４００ mJ/cm2のフルエンスを使用することで、非晶質シリコンを溶かし、結晶質シリコンを溶かさないようにすることができる。
【００２７】
図１Ｇにおいて、ソース／ドレイン領域４０，４２の形成に続いて、ニッケルシリサイド（silicide）を形成する。このプロセスは、ゲート電極２４および基板１０のソース／ドレイン領域４０，４２のうえにニッケル４６の層をブランケットデポジションするプロセスを含む。ニッケル４６の層をデポジション可能なプロセスの一例は、ニッケルをターゲットにした物理気相成長法（PVD）である。ニッケル層４６の厚みは、およそ８から２０ナノメーターとすることが可能であり、最も好適にはおよそ１２から１８ナノメーターである。
【００２８】
図１Ｈにおいて、ニッケル層４６を単一ステップの熱アニールプロセスによってニッケルシリサイド４８に変換する。このプロセスは基板１０のソース／ドレイン領域４０，４２またはゲート電極２４内のシリコンをニッケル層４６と反応させ、ニッケルシリサイド層４８を形成する。通常、熱アニールは、窒素雰囲気中で、およそ摂氏３５０から５００度の温度において、約３０から６０秒間行われる。この熱アニールは好適には炉（furnace）アニールであるが、それに限定されるものではない。熱アニールは低温で実行されるので、ソース／ドレイン領域４０，４２内のドーパントの非活性化が最小限に抑えられて有利である。
【００２９】
図１Ｉにおいて、サイドウォールスペーサ３６，３８のうえの反応していないニッケル層４６が除去される。反応していないニッケル層４６は、例えば、ウェットケミカルエッチングを用いて取り除くことができる。ウェットケミカルエッチングは、好適には、シリサイド４８に対して、反応していない金属４６に高い選択性を示す。本発明のこの実施形態では、エッチング液として、硫酸と過酸化物の混合H2SO4:H2O2（３：１）を脱イオン水H2Oとともに、摂氏約１００度で使用する。３：１の割合における、ニッケルの除去速度は、毎分約１０００ナノメーターである。
【００３０】
ニッケルシリサイドを、レーザー・サーマル・アニーリングで活性化されたソース／ドレイン領域上に形成することにより、ソース／ドレイン領域は活性化後の低温炉アニールプロセスの対象となる。この低温プロセスは、ソース／ドレイン領域内のドーパントの非活性化を減少させるので有利である。
【００３１】
本発明は、従来の材料、方法および装置を用いて実施することができる。従って、そのような材料、装置および方法の細部はここでは詳細に説明しない。これまでの説明において、本発明を完全に理解してもらうために、特定の材料、構造、化学物質、プロセス等々について様々な特定の細部について説明した。しかしながら、本発明は、これまでに特に説明した細部に頼ることなく、実施可能であることを理解してもらいたい。その他の例としては、周知のプロセス構造は詳細には説明していない。これは、本発明を不必要にあいまいにしないためである。
【００３２】
本発明の好適な実施形態のみを本明細書において図示し、説明したが、その多様性を示す例はあまり多くは示していない。しかし、本発明は様々な他の組み合わせおよび環境において使用することが可能であり、ここで説明した発明概念の範囲内において変形または改修をすることが可能であることを理解してもらいたい。
【図面の簡単な説明】
【００３３】
【図１Ａ】本発明の一実施形態における、レーザー・サーマル・アニーリング活性化プロセスと併せて、低温サリサイドプロセスを用いたＭＯＳを製造する方法の連続した段階の一つを示す図。
【図１Ｂ】本発明の一実施形態における、レーザー・サーマル・アニーリング活性化プロセスと併せて、低温サリサイドプロセスを用いたＭＯＳを製造する方法の連続した段階の一つを示す図。
【図１Ｃ】本発明の一実施形態における、レーザー・サーマル・アニーリング活性化プロセスと併せて、低温サリサイドプロセスを用いたＭＯＳを製造する方法の連続した段階の一つを示す図。
【図１Ｄ】本発明の一実施形態における、レーザー・サーマル・アニーリング活性化プロセスと併せて、低温サリサイドプロセスを用いたＭＯＳを製造する方法の連続した段階の一つを示す図。
【図１Ｅ】本発明の一実施形態における、レーザー・サーマル・アニーリング活性化プロセスと併せて、低温サリサイドプロセスを用いたＭＯＳを製造する方法の連続した段階の一つを示す図。
【図１Ｆ】本発明の一実施形態における、レーザー・サーマル・アニーリング活性化プロセスと併せて、低温サリサイドプロセスを用いたＭＯＳを製造する方法の連続した段階の一つを示す図。
【図１Ｇ】本発明の一実施形態における、レーザー・サーマル・アニーリング活性化プロセスと併せて、低温サリサイドプロセスを用いたＭＯＳを製造する方法の連続した段階の一つを示す図。
【図１Ｈ】本発明の一実施形態における、レーザー・サーマル・アニーリング活性化プロセスと併せて、低温サリサイドプロセスを用いたＭＯＳを製造する方法の連続した段階の一つを示す図。
【図１Ｉ】本発明の一実施形態における、レーザー・サーマル・アニーリング活性化プロセスと併せて、低温サリサイドプロセスを用いたＭＯＳを製造する方法の連続した段階の一つを示す図。
【図１Ａ】
2005523573.tif 000003
【図１Ｂ】
2005523573.tif 000004
【図１Ｃ】
2005523573.tif 000005
【図１Ｄ】
2005523573.tif 000006
【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
2005523573.tif 000010
【図１Ｉ】
2005523573.tif 000011
【手続補正書】
【提出日】平成15年10月21日(2003.10.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体装置を製造する方法であって、少なくとも、
基板（１０）上にゲート電極（２４）および前記ゲート電極（２４）と前記基板（１０）の間にゲート酸化膜（１６）を形成する処理と、
続いて、前記基板（１０）にドーパント（４４）をインプラントして、前記基板（１０）中の前記ゲート電極（２４）の近傍にソース／ドレイン領域（４０，４２）を形成する処理と、
レーザー・サーマル・アニーリングによって前記ソース／ドレイン領域（４０，４２）を活性化する処理と、
前記ソース／ドレイン領域（４０，４２）上に配置されるニッケルシリサイド層（４８）を形成する処理とを実行し、前記ニッケルシリサイド層を形成する処理は摂氏約３５０度から５００度の温度でアニールする処理を含む方法。
【請求項２】
前記ニッケルシリサイド層を形成する処理は、前記ソース／ドレイン領域（４０，４２）上にニッケル（４６）をデポジションする処理を含む、請求項１記載の半導体装置を製造する方法。
【請求項３】
前記ニッケルシリサイド層を形成する処理は、前記ソース／ドレイン領域（４０，４２）上にニッケル（４６）をおよそ８から２０ナノメーターの厚さにデポジションする処理を含む、請求項１記載の半導体装置を製造する方法。
【請求項４】
前記基板（１０）中に前記ゲート電極（２４）に近接してソース／ドレイン拡張部（３０，３２）を形成する処理と、前記ゲート電極（２４）に近接してサイドウォールスペーサ（３６，３８）を形成する処理とをさらに実行する、請求項１、２または３記載の半導体装置を製造する方法。
【請求項５】
前記ソース／ドレイン拡張部（３０，３２）はおよそ５から３０ナノメーターの深さを持つ、請求項４記載の半導体装置を製造する方法。
【請求項６】
前記ソース／ドレイン領域（４０，４２）はおよそ４０から１００ナノメーターの深さを持つ、請求項１乃至５いずれか１項に記載の半導体装置を製造する方法。
【請求項７】
前記ソース／ドレイン領域（４０，４２）を形成する処理は前記基板（１０）のある領域を非晶質化する、請求項１乃至６いずれか１項に記載の半導体装置を製造する方法。
【請求項８】
前記レーザー・サーマル・アニーリングで前記ソース／ドレイン領域（４０，４２）を活性化する処理は前記非晶質化された領域を溶かすが、結晶質のシリコンは溶かさない、請求項７記載の半導体装置を製造する方法。
【請求項９】
前記半導体装置はＭＯＳＦＥＴデバイスである、請求項１乃至８いずれか１項に記載の半導体装置を製造する方法。
【国際調査報告】
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