(57)【要約】  本発明は、ヘテロ接合バイポーラ、特に第一、第二、及び第三の接続導体（４，５，６）を備えるエミッタ領域（１）、ベース領域（２）、及びコレクタ領域（３）を備えるｎｐｎトランジスタを備え、例えば純粋なシリコンの代わりにシリコン・ゲルマニウムアロイを使用することにより、ベース領域（２）のバンドギャップが、コレクタ領域（３）又はエミッタ領域（１）のバンドギャップよりも低い半導体デバイスに関する。当該デバイスは超高速であるが、自身のトランジスタは比較的低いＢＶｃｅｏを示す。本発明によるデバイスにおいて、エミッタ領域（１）又はベース領域（２）は、低減されたドーピング濃度を備えるサブ領域（１Ｂ、２Ｂ）を有する。サブ領域（１Ｂ、２Ｂ）は、サブ領域（１Ｂ、２Ｂ）とのショットキ接合部を形成する更なる接続導体（４Ｂ，５Ｂ）を備える。特に高い遮断周波数ｆＴを有するが、ＢＶｃｅｏのいかなる減少も全く又はほとんど有さないトランジスタを当該デバイスはもたらす。好ましい実施例において、エミッタ領域（１）及びそのサブ領域（１Ｂ）、又はベース領域（２）及びそのサブ領域（２Ｂ）は、両方とも半導体本体（１０）の表面を境界付けており、更なる接続導体（４Ｂ，５Ｂ）は、可能ならば第一又は第二の接続導体（４，５）の部分を形成する。本発明は、本発明によるデバイスを製造する方法も有する。
2005510086.tif 000002
【特許請求の範囲】
【請求項１】
シリコンの半導体層構造体及び基板を備えるシリコンの半導体本体を有する半導体デバイスであって、前記構造体は、第一、第二、及び第三のドーピング濃度を各々有すると共に第一、第二、及び第三の接続導体を各々有する、第一の導電形のエミッタ領域と、前記第一の導電形と逆の第二の導電形のベース領域と、前記第一の導電形のコレクタ領域とを有するバイポーラトランジスタを有し、前記ベース領域は、バンドギャップが前記コレクタ領域又は前記エミッタ領域の物質のバンドギャップよりも低い半導体物質を有する半導体デバイスにおいて、前記エミッタ領域又は前記ベース領域が、より低いドーピング濃度を有するサブ領域を有し、前記サブ領域は、前記サブ領域と共にショットキ接合部を形成する更なる接続導体を有することを特徴とする半導体デバイス。
【請求項２】
前記エミッタ領域及び前記エミッタ領域のサブ領域、又は前記ベース領域及び前記ベース領域のサブ領域は、両方とも前記半導体本体の表面に隣接しており、前記更なる接続導体は、可能ならば前記第一又は第二の接続導体の部分を形成する請求項１に記載の半導体デバイス。
【請求項３】
前記サブ領域が前記ベース領域の部分を形成する請求項１に記載の半導体デバイス。
【請求項４】
前記エミッタ領域が、低減されたバンドギャップを有する半導体物質の領域も有する請求項１、２、又は３に記載の半導体デバイス。
【請求項５】
前記ベース領域の前記バンドギャップ、及び所望ならば前記エミッタ領域の部分の前記半導体物質の前記バンドギャップが、シリコンに対するゲルマニウムの添加によって低減される請求項１乃至４の何れか一項に記載の半導体デバイス。
【請求項６】
前記ベース領域の前記ゲルマニウム含有量が、１０ａｔ％と３０ａｔ％との間でもたらされ、好ましくは２０ａｔ％となる請求項１乃至５の何れか一項に記載の半導体デバイス。
【請求項７】
前記エミッタ領域及び前記エミッタ領域のサブ領域に対する、前記接続導体の表面領域の比率、又は前記ベース領域及び前記ベース領域のサブ領域に対する、前記接続導体の表面領域の比率は、ベース領域が、低減されたバンドギャップを備える物質を有さないトランジスタを有するデバイスと比較して、前記エミッタ領域と前記コレクタ領域との間の前記降伏電圧がほとんど低減されないように選択される請求項１乃至６の何れか一項に記載の半導体デバイス。
【請求項８】
前記第一の導電形がｎ形導電形である請求項１乃至７の何れか一項に記載の半導体デバイス。
【請求項９】
シリコンの半導体層構造体及び基板を備えるシリコンの半導体本体を有する半導体デバイスを製造する方法であって、前記構造体は、第一、第二、及び第三のドーピング濃度を各々有すると共に第一、第二、及び第三の接続導体を各々有する、第一の導電形のエミッタ領域と、前記第一の導電形と逆の第二の導電形のベース領域と、前記第一の導電形のコレクタ領域とを有するバイポーラトランジスタを有し、前記ベース領域は、バンドギャップが前記コレクタ領域又は前記エミッタ領域の物質のバンドギャップよりも低い半導体物質を有する方法において、前記エミッタ領域又は前記ベース領域が、より低いドーピング濃度を有するサブ領域を有し、前記サブ領域は、前記サブ領域と共にショットキ接合部を形成する更なる接続導体を有することを特徴とする方法。
【請求項１０】
前記エミッタ領域及び前記エミッタ領域のサブ領域、又は前記ベース領域及び前記ベース領域のサブ領域は、両方とも前記半導体本体の表面に隣接しており、前記更なる接続導体は、可能ならば前記第一又は第二の接続導体の部分を形成する請求項９に記載の方法。
【請求項１１】
前記エミッタ領域は、より強くドーピングされた部分が局所的に形成されるドーピング領域の形成によって形成され、前記より強くドーピングされた部分の外側に位置される前記ドーピング領域の前記部分は、前記エミッタ領域の前記サブ領域を形成する請求項９又は１０に記載の方法。
【請求項１２】
前記エミッタ領域の前記より強くドーピングされた部分は、前記半導体本体上に堆積させられる絶縁分離層においてスペーサを有する穴部の使用によって形成され、前記スペーサは、前記穴部において堆積させられる金属層に先行して除去され、その結果、前記エミッタ領域の前記強くドーピングされた部分において、前記第一の接続導体が、前記エミッタ領域とオーミックコンタクトを構成するように形成され、前記更なる接続導体が、前記エミッタ領域とショットキ接合部を構成するように前記領域の外側に形成される請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコンの半導体層構造体及び基板を備える半導体本体を有する半導体デバイスであって、前記構造体は、第一、第二、及び第三のドーピング濃度を各々有すると共に第一、第二、及び第三の接続導体を各々有する、第一の導電形のエミッタ領域と、前記第一の導電形と逆の第二の導電形のベース領域と、前記第一の導電形のコレクタ領域とを有するバイポーラトランジスタを有し、前記ベース領域は、バンドギャップが前記コレクタ領域又は前記エミッタ領域の物質のバンドギャップよりも低い半導体物質を有する半導体デバイスに関する。本発明は当該デバイスを製造する方法にも関する。
【背景技術】
【０００２】
当該デバイス及び方法は、１９９３年３月３０日発行の米国特許第ＵＳ５，１９８，８６９号公報から知られている。当該公報において、ベース領域とコレクタ領域との間のインタフェイスに近接すると共にベース領域とエミッタ領域との間のインタフェイスに近接するヘテロ接合部を有するバイポーラトランジスタを備える半導体デバイスが開示されている。当該インタフェイスは、シリコン・ゲルマニウム混晶（ｓｉｌｉｃｏｎ−ｇｅｒｍａｎｉｕｍ  ｍｉｘｅｄ  ｃｒｙｓｔａｌ）からベース領域を成長させることによって形成される。当該トランジスタはなかんずく高い遮断周波数ｆＴで示される非常に有利な高周波特性を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
示されているトランジスタの不利点は、より特にはベース領域が比較的高いゲルマニウム含有量を有するとき、当該トランジスタは、あまり所望されないことにエミッタからコレクタへの比較的低い降伏電圧、いわゆるＢＶｃｅｏを有することにある。
【０００４】
それ故に本発明の目的は、ベース領域にゲルマニウムがもたらされているにもかかわらず、許容され得るエミッタ・コレクタ間降伏電圧を有すると共に、前記不利点を有さないバイポーラトランジスタを備える半導体デバイスを提供することにある。
【課題を解決するための手段】
【０００５】
このため、本発明によれば、冒頭に規定されている種類の半導体デバイスは、エミッタ領域又はベース領域が、より低いドーピング濃度を有するサブ領域を有し、前記サブ領域は、前記サブ領域と共にショットキ接合部を形成する更なる接続導体を有することを特徴とする。本発明は、前記知られているデバイスにおけるＢＶｃｅｏの低減が、当該トランジスタの比較的高い電力利得を必然的に伴うトランジスタの比較的低いベース電流によってもたらされるという認識に基づいている。結局、当該トランジスタのコレクタ電流は比較的高くなり、このことは高ｆＴを備える超高速トランジスタに対して所望される。本発明は更に、エミッタコンタクトにおける少数電荷キャリア、すなわちｎｐｎトランジスタにおける正孔の電流の増加によって、又はベースコンタクトにおける少数電荷キャリア、すなわちｎｐｎトランジスタにおける電子の電流の増加によってベース電流の増加が可能になるという認識に基づいている。本発明によるこの目的のために、エミッタ領域のより低くドーピングされた部分、又はベース領域のより低くドーピングされた部分の何れかとのショットキ接合部を形成する更なる接続導体の使用は非常に好適な手段となる。
【０００６】
従来のエミッタ接続部と平行にもたらされるショットキ接合部に関して、当該ショットキ接合部は、例えばｎｐｎトランジスタにおける正孔のような少数電荷キャリアの電流の増加をもたらし、これによりベース電流が増大し、それ故に電力利得が減少させられるということが理解される。電流の前記増加によりエミッタ抵抗は通常増大させられ得るが、この不利点は、エミッタ領域の高くドーピングされた部分をもたらすことによって容易に解消される。エミッタ領域の高くドーピングされた部分と第一の接続導体との間に通常のコンタクト、すなわちオーミックコンタクトがもたらされるために多数電荷キャリア（ｍａｊｏｒｉｔｙ  ｃｈａｒｇｅ  ｃａｒｒｉｅｒ）、この場合電子の電流がそこに流れ、エミッタ抵抗は依然極端に低い状態となり得る。
【０００７】
従来のベース接続部と平行にもたらされるショットキ接合部に関して、当該ショットキ接合部は、ベース・エミッタ間ダイオードにおけるベース領域内の少数電荷キャリア（ｍｉｎｏｒｉｔｙ  ｃｈａｒｇｅ  ｃａｒｒｉｅｒ）、この場合電子の電流を増加させ、それ故に利得も減少させるということが理解される。それ故に本発明による半導体デバイスは、更に非常に高いコレクタ電流による非常に高い遮断周波数（ｃｕｔ−ｏｆｆ  ｆｒｅｑｕｅｎｃｙ）のような優れた高周波特性を有するが、エミッタ・コレクタ間降伏電圧、いわゆるコモン（共通）エミッタ降伏電圧（ｃｏｍｍｏｎ  ｅｍｉｔｔｅｒ  ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）ＢＶｃｅｏの低減の影響を受けないか、又はほとんど受けないバイポーラヘテロ接合トランジスタを有している。当該降伏電圧において、用語‘コモン（共通）（ｃｏｍｍｏｎ）’は、測定動作中エミッタはコモン接続部、通常グランド（ｇｒｏｕｎｄ）に接続されるという事実を参照しており、‘ｃｅｏ’ における‘ｏ’は、測定動作中オープンベース接続部が使用されるという事実を参照している。電圧を更なるコンタクトホール（コンタクト穴部）に印加することによって、所望の利得低減は、ベース領域の物質のバンドギャップが低減されないトランジスタと比較してＢＶｃｅｏの低減がもたらされないか、又は少なくともほとんどもたらされないようにセットされ得る。
【０００８】
本発明による半導体デバイスの好ましい実施例において、可能なことに、エミッタ領域及びそのサブ領域、又はベース領域及びそのサブ領域は、両方とも半導体本体の表面に隣接しており、更なる接続導体ホールは第一又は第二の接続導体の一部を形成する。これにより、本発明によるデバイスは三つの接続導体を有するにすぎないことが実現される。更に本発明による当該構成体は、技術的な観点から簡単な態様で製造され得るものであり、ほとんどトランジスタの小型化（ｃｏｍｐａｃｔｎｅｓｓ）の態様に関するものではない。特に半導体本体の表面が平坦、又はほぼ平坦である場合、エミッタ領域及びそのサブ領域、又はベース領域及びそのサブ領域が半導体本体の表面に隣接するという事実はこのことを非常に容易化させる。好ましい実施例において更なる役割を果たす重要な認識は、所望の利得低減が、更なる接続導体に電圧を印加することによらない態様で容易に調整され得るという認識にある。エミッタ領域又はベース領域表面の、それらのサブ領域表面に対する好適な比率を選択することによっても、所望の結果が実現され得る。前記比率は、実際ある一定の制限範囲内で自由に選択され得る。
【０００９】
非常に有利な実施例において、ベース領域は弱くドーピングされたサブ領域を有する。その製造に関して、当該実施例はより従来的なトランジスタの製造により適している。更に当該実施例において、電流特性はより理想的な形（ｓｈａｐｅ）を有し得る。更なる有利な変形例において、エミッタ領域は、低減されたバンドギャップを有する半導体物質の領域を更に有する。このことによっても、エミッタ領域が例えば単結晶シリコンを含むべきであると共にベース領域が混成シリコン・ゲルマニウムアロイ（ｍｉｘｅｄ  ｓｉｌｉｃｏｎ−ｇｅｒｍａｎｉｕｍ  ａｌｌｏｙ）を含むべきである場合よりも小さな利得がもたらされる。エミッタ領域に対しても、バンドギャップを低減させるためにゲルマニウムがシリコンに添加され得る。好適なゲルマニウム含有量はベース領域に対して１０ａｔ％と３０ａｔ％との間にあり、好ましくは２０ａｔ％である。
【００１０】
ゲルマニウムを含むベース領域の部分の厚さは、好ましくは２０ｎｍと３０ｎｍとの間にある。エミッタ領域が（ここでも）ゲルマニウム・シリコンアロイを含む場合、エミッタ領域における、ベース領域に対するインタフェイスの周りに好ましくは約１５ｎｍ厚のシリコン領域がもたらされる。結果としてヘテロ接合部は各々のｐｎ接合部と重なることが防止される。このことは、ｐｎ接合部における欠陥、又はｐｎ接合部の近くの欠陥を防止するために好ましい。更に、シリコン領域におけるｐｎ接合部は比較的低いエミッタ・ベース間容量、それ故に比較的高いｆＴ、すなわちスイッチング周波数の利点を有している。このように、ゲルマニウムを含む領域の全体の厚さを、ゲルマニウム含有量は約２０ａｔ％であるときの、（不整合）転位（ｄｉｓｌｏｃａｔｉｏｎ）が起こることはもはや防止され得ない値、すなわち約３０ｎｍの厚さよりも小さく保つこともより簡単となる。
【００１１】
前記基板は、好ましくはシリコンを有するが、代わりにシリコンオンインシュレータ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板又は基板転写技術（ｓｕｂｓｔｒａｔｅ  ｔｒａｎｓｆｅｒ  ｔｅｃｈｎｉｑｕｅ）がもたらす絶縁基板であってもよい。
【００１２】
本発明による半導体デバイスは好ましくはｎｐｎトランジスタを含む。当該トランジスタは、ベース領域にもたらされているゲルマニウム及びｐ導電形に対して従来から使用されているドーピング元素硼素（ｂｏｒｏｎ）が有害な影響を及ぼすことなく並行してここにもたらされ得るという技術的な利点を有することが分かっている。
【００１３】
シリコンを有する半導体層構造体及び基板を備えるシリコンの半導体本体を有する半導体デバイスを製造する方法であって、前記構造体は、第一、第二、及び第三のドーピング濃度を各々有すると共に第一、第二、及び第三の接続導体を各々有する、第一の導電形のエミッタ領域と、前記第一の導電形と逆の第二の導電形のベース領域と、前記第一の導電形のコレクタ領域とを有するバイポーラトランジスタを有し、前記ベース領域は、バンドギャップが前記コレクタ領域又は前記エミッタ領域の物質のバンドギャップよりも低い半導体物質を備える方法において、本発明によれば前記エミッタ領域又は前記ベース領域は、より低いドーピング濃度を有するサブ領域を含むように形成され、前記サブ領域が、前記サブ領域とショットキ接合部を形成する更なる接続導体を備えることを特徴とする方法である。本発明によるデバイスは当該方法によって容易に実現され得る。
【００１４】
本発明による方法の好ましい実施例において、エミッタ領域及びそのサブ領域、又はベース領域及びそのサブ領域は、両方とも半導体本体の表面に隣接するように形成され、更なる接続導体が第一又は第二の接続導体の一部としてそれぞれ形成される。このように本発明による簡単且つ密なデバイスが得られる。エミッタ領域は好ましくは、より高いドーピング領域が局所的に成長させられるドーピング領域の成長によって形成され、エミッタ領域のサブ領域は、より高いドーピング領域の外側に位置されるドーピング領域の部分によって形成される。非常に好ましい変形例において、エミッタ領域のより高いドーピング領域は、半導体本体上に堆積させられている絶縁分離層においてスペーサを有するホールの使用によって成長させられ、スペーサはメタル層がホール内に堆積させられる前に除去される。その結果、エミッタ領域の高ドーピング領域において第一の接続導体が形成され、それ故にエミッタ領域を備えるオーミックコンタクトが構成され、前記領域の外側に、エミッタ領域に対してショットキ接合部を構成する更なる接続導体が形成される。
【００１５】
本発明の更なる態様、効果、及び詳細は、図面に記載されている実施例を参照して以下に記載されるであろう。
【００１６】
図は寸法通りに記載されておらず、明確化のため、ある寸法は強調されて示されている。同じ領域又は構成要素は可能な限り同じ参照符号を有している。
【発明を実施するための最良の形態】
【００１７】
図１は本発明による半導体デバイスの第一の実施例を、概略的且つ厚さ方向に垂直な断面図の態様で示している。当該例のデバイスは、基板１１及びその上に堆積させられる半導体層構造体を備える半導体本体１０と、バイポーラトランジスタとを有している。当該例においてディスクリートである前記トランジスタは、第一、第二、及び第三の接続導体（ｃｏｎｎｅｃｔｉｏｎ  ｃｏｎｄｕｃｔｏｒ）（４、５、及び６）をそれぞれ有するｎ形エミッタ領域１、ｐ形ベース領域２、及びｎ形コレクタ領域３を有している。ベース領域２は、２０ａｔ％のゲルマニウム含有率を有するシリコン・ゲルマニウムアロイ（ｓｉｌｉｃｏｎ−ｇｅｒｍａｎｉｕｍ  ａｌｌｏｙ）を有しており、コレクタ３及びエミッタ１はシリコンを有している。ここで基板１１は、コレクタ領域３の強くドーピングされた部分（ｓｔｒｏｎｇｌｙ−ｄｏｐｅｄ  ｐｏｒｔｉｏｎ）３Ａを形成する。基板１１は、弱くドーピング（ｗｅａｋｌｙ  ｄｏｐｅｄ）されたいわゆるドリフト領域３Ｂも有する。ベース領域２は二つの強くドーピングされた部分２を有しており、そのうちの一つは半導体本体１０の表面を境界付け、他の一つはエミッタ領域１の下に位置される。コレクタ領域３及びベース領域２のコンタクトホール（ｃｏｎｔａｃｔ  ｈｏｌｅ）５及び６はアルミニウムを含む。
【００１８】
本発明によれば、当該例においてエミッタ領域１は、この場合約１０２０ａｔ／ｃｍ３及び１０１８ａｔ／ｃｍ３のドーピング濃度を各々有する強くドーピングされたサブ領域（ｓｕｂ−ｒｅｇｉｏｎ）１Ａ及び弱くドーピングされたサブ領域１Ｂを有している。強くドーピングされた部分１Ａ及び前記サブ領域１Ｂはそれぞれ、当該例における単一の接続導体４の部分４Ａ及び４Ｂを有する。部分４Ａ及び４Ｂは、エミッタ領域１の強くドーピングされたサブ領域１Ａとのオーミックコンタクト（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）と、エミッタ領域１の弱くドーピングされたサブ領域１Ｂとのショットキ接合部（Ｓｃｈｏｔｔｋｙ  ｊｕｎｃｔｉｏｎ）とをそれぞれ形成する。エミッタ領域１Ａの部分４Ａと平行になるショットキ接合部は、少数電荷キャリア、すなわち当該例のｎｐｎトランジスタにおける正孔（ホール）（ｈｏｌｅ）の加速をもたらす。これにより、ベース電流ＩＢ、それ故に電力利得（ｐｏｗｅｒ  ｇａｉｎ）が低減される。しかしながら所望されないことに、これにより更にエミッタ抵抗が増大させられる。エミッタ領域１の強くドーピングされた部分１Ａと第一の接続導体４Ａとの間に通常のコンタクト、すなわちオーミックコンタクトがもたらされるために多数電荷キャリア、すなわち電子の電流がそこに流れ、エミッタ抵抗は依然極端に低い状態となり得る。非常に高いコレクタ電流にもかかわらず、利得ｇの低減のために、当該例のデバイスのバイポーラヘテロ接合トランジスタ（ｂｉｐｏｌａｒ  ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）は高い遮断周波数ｆＴ、及び他方で低減されないＢＶｃｅｏ又はほぼ低減されないＢＶｃｅｏを有している。
【００１９】
当該例における所望の利得低減は、接続導体が形成されるサブ領域４Ａ及び４Ｂの表面の比率の好適な選択によって設定される。当該例において前記比率は１０となる。このことは、強くドーピングされた領域１Ａに対する接続導体４Ａの表面が、低くドーピングされた領域１Ｂに対する接続導体４Ｂの表面の１０倍の広さであることを意味する。前記導体及び領域（４Ｂ及び１Ｂ）のインタフェイスはショットキ接合部を形成する。ここでエミッタ領域１は０．８×１０μｍ２となり、厚さは６０ｎｍとなる。強くドーピングされた部分１Ａは３０ｎｍ厚である。ショットキ接合部に別個の接続導体４Ｂをもたらさないで、エミッタ１の強くドーピングされた部分１Ａに共通の接続導体４をもたらすことによって、当該例のデバイスが、比較的簡単且つ極端に密な態様で製造され得る。このことによって更に、優れた高周波特性が増大させられる。ここでデバイス全体の寸法は２×１０μｍ２であり、その厚さは約６００μｍである。ここでベース２、コレクタ３、及びエミッタ１の接続導体５、６、及び４はアルミニウムから構成される。コレクタ領域３は、基板領域３Ａだけでなくエピタキシャルの弱くドーピングされたドリフト領域３Ｂを有している。ベース２は、半導体本体１０の表面に隣接する部分を有している。接続導体５は当該部分に接続されている。
【００２０】
図２は本発明による半導体デバイスの第二の実施例を、概略的且つ厚さ方向に垂直な断面図の態様で示している。当該例のデバイスは、第一の例にほぼ等しい。主な違いはｎ形エミッタ領域１及びｐ形ベース領域２に関する。すなわちエミッタ領域１はこの場合、第一の接続導体ホール４がオーミックコンタクトを構成する、専ら強くドーピングされた部分１のみを有している。ベース領域２はこの場合、コレクタ領域３を境界付けると共に半導体本体１０の表面に局所的に延在する、強くドーピングされた部分２Ａを有しており、弱くドーピングされた部分２Ｂは、エミッタ領域１と、半導体本体１０の表面とを境界付ける。接続導体５はこの場合、ベース領域２のより弱くドーピングされた部分２Ｂとのショットキ接合部を形成する接続導体５Ｂ及びベース領域の強くドーピングされた部分２Ａとのオーミックコンタクトを形成する接続導体５Ａを形成する。当該例のデバイスにおいて、ベース・エミッタ間ダイオードにおける少数電荷キャリア、すなわち電子の電流は増大させられるので、高いコレクタ電流にもかかわらず、利得は低減させられる態様が、通常のベース領域４Ａと平行にもたらされているショットキ接合部によりもたらされる。本発明によるデバイスは、非常に高い遮断周波数のような優れた高周波特性を有するが、エミッタ・コレクタ間降伏電圧、いわゆるコモンエミッタ降伏電圧（ｃｏｍｍｏｎ  ｅｍｉｔｔｅｒ  ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）ＢＶｃｅｏの低減の影響を全く受けないか、又はほとんど受けないバイポーラヘテロ接合トランジスタも有している。
【００２１】
図３乃至１１は、本発明による方法による製造の連続工程における、図１に示されているデバイスの有利な変形例を、概略的且つ厚さ方向に垂直な断面図の態様で示している。図１のデバイスとの主な違いは、両側でコレクタドリフト領域３Ｂに隣接すると共に非常に低いコレクタ・ベース間容量をもたらし、それ故にデバイスの動作速度を向上させる、いわゆるＳＴＩ（シャロートレンチ絶縁分離（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｎｓｕｌａｔｉｏｎ））領域２０（例えば図１１参照）がもたらされていることに関する。図に示されている残りの差異は主にデバイスの製造に関するものであり、以下図１１のデバイスについて議論されるであろう。
【００２２】
この変形例のデバイスのトランジスタのコレクタ領域３の強くドーピングされた部分３Ａを形成するｎ形シリコン基板１１が開始される（図３参照）。約１０１７ａｔ／ｃｍ３のドーピング濃度及び０．５μｍの厚さを有する層３Ｂがそれから当該基板上に堆積させられ、コレクタ領域３のドリフト領域３Ｂが形成される。
【００２３】
その後、トレンチ２０が半導体本体１０においてエッチングされる（図４参照）。酸化物層（図示略）はそれから、トレンチ２０が満たされるＴＥＯＳ（テトラエチルオルトシリケート（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ））を利用して半導体本体上に堆積させられる。トレンチ２０の外側（及び上部）に位置される酸化物層の一部はＣＭＰ（化学機械的研磨（Ｃｈｅｍｏｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ））によって除去される。
【００２４】
それから（図５参照）、ｐ形シリコン層２がエピタキシャルに堆積させられ、当該層に２０ａｔ％ゲルマニウムが添加され、当該層は２５ｎｍ厚であると共に２＊１０１９ａｔ／ｃｍ３のドーピング濃度を有し、これのトップに６０ｎｍ厚であると共に約１０１８ａｔ／ｃｍ３のドーピング濃度を有するｎ形シリコン層１がもたらされる。絶縁分離領域２０上に位置されるこれらの層１及び２の部分は多結晶であり、その間に位置される層は単結晶である。
【００２５】
それから（図６参照）、マスク（図示略）は、硼素（ｂｏｒｏｎ）イオン注入を行うために使用される。それによって、領域２０上に位置される層１及び２の部分は重度にｐ形ドーピングされるので、当該部分はベース領域２に対する接続領域としての役割を果たし得る。
【００２６】
それから（図７参照）、５００ｎｍ厚の絶縁酸化物層（ｉｎｓｕｌａｔｉｏｎ  ｏｘｉｄｅ  ｌａｙｅｒ）９が、ＣＶＤ（化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ））によって半導体本体１０の表面上に堆積させられる。ホール８がその内部にもたらされる。その上に１５ｎｍ厚のシリコン窒化物（シリコンナイトライド）層（ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ  ｌａｙｅｒ）７ＡがＣＶＤによってもたらされる。それから（図８参照）、７５０ｎｍ厚の絶縁二酸化シリコン層（ｉｎｓｕｌａｔｉｎｇ  ｓｉｌｉｃｏｎ  ｄｉｏｘｉｄｅ  ｌａｙｅｒ）７ＢがＣＶＤによって堆積させられるので、ホール８は完全に、又は（代わりに）部分的に満たされる。
【００２７】
それから（図９参照）、絶縁分離層７Ｂがプラズマエッチングによって再びほぼ除去され、再びしかし今度はスペーサ７を備えるホール８が絶縁分離層９に形成される。当該エッチングプロセスの間、ホール８の外側及び内側に位置される窒化物層７Ａの部分は、エッチング停止層（エッチングストップ層（ｅｔｃｈｉｎｇ  ｓｔｏｐ  ｌａｙｅｒ））としての役割を果たす。当該部分は、絶縁分離層７Ｂの除去後、選択エッチング（ｓｅｌｅｃｔｉｖｅ  ｅｔｃｈｉｎｇ）によってここでも除去される。その後（図１０参照）、スペーサ７の部分７Ｂが（選択）エッチングによって除去される。それによって、絶縁分離層９の厚さも低減させられる。それからエミッタ領域１の強くドーピングされた部分１Ａが、例えば砒素（Ａｓ）イオン注入によって形成される。スペーサ７の残りの部分７Ａはマスクとしての役割を果たす。
【００２８】
それから（図１１参照）、スペーサ７が自身の部分７Ａの選択エッチングによって完全に除去される。それから加熱ステップが約１０００℃、１０秒間で行われる。その間、エミッタ１及びベース領域２の領域１Ａ及び２Ａのドーピング原子が活性化される。それからアルミニウムのメタル層（ｍｅｔａｌ  ｌａｙｅｒ）が半導体本体の両側上に堆積させられる。当該層は、基板１１の下側にコレクタ領域３に対する接続導体６を形成する。当該層から、半導体本体１０のトップにエミッタ領域１及びベース領域２に対して接続導体４及び５がそれぞれ形成される。それから当該例のデバイスは、最後の実装（ｍｏｕｎｔ）に対して準備が整うと共に使用に対して準備が整う。
【００２９】
当業者にとって本発明の範囲内で複数のバリエーション及び変形例が可能であるため、本発明はもたらされた例に限定されるものではない。例えば、本発明はディスクリート半導体デバイスにおいてだけでなく、同様にＢＩＣＭＯＳ（バイポーラ相補型金属酸化膜半導体（Ｂｉｐｏｌａｒ  Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ））ＩＣ（集積回路（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ））のような集積半導体デバイスにおいてもよく実現され得る。本発明の手段は、（ディスクリートの、又はそれ以外の）単一のコンポーネントにおいてのみならず、二つの別個のコンポーネントに渡って分布されてもよい。その場合、例えば別個の（例えばディスクリートの）ショットキダイオードが、ゲルマニウムを有するベース領域を備える（例えばディスクリートの）へテロ接合（ｎｐｎ）バイポーラトランジスタのそばにもたらされるか、又は実装される。それから本発明の効果は、上記でもたらされている例と同様の態様で別個のコンポーネントの間に電気的接続部を形成することによってもたらされる。二つの別個のコンポーネントがディスクリートコンポーネントである場合、前記電気的接続部は例えば導線（ｃｏｎｄｕｃｔｉｎｇ  ｗｉｒｅ）によって形成されてもよい。
【００３０】
更にＳＴＩ絶縁分離領域の代わりに、絶縁分離領域がＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）技術を通じて代わりにもたらされ得ることは注意される。本発明によるデバイスの構造体は、ほぼ完全に平らな表面（ｐｌａｎｅｒ  ｓｕｒｆａｃｅ）に加えて、一つ又はそれより多くのメサ型部分（ｍｅｓａ−ｌｉｋｅ  ｐａｒｔｓ）を有していてもよい。他の変形例は、ベース領域のバンドギャップをコレクタ領域（又はエミッタ領域）に対して低減させることによってではなく、一つの後者の領域又は複数の後者の領域のバンドギャップを実際に増大させることによって、エミッタ、ベース、及びコレクタにおけるバンドギャップの所望のバリエーションを実現することによりもたらされる。ベース領域がシリコンを有する場合、コレクタ領域（及びエミッタ領域）はそれから、例えばシリコンカーバイド（ｓｉｌｉｃｏｎ  ｃａｒｂｉｄｅ）を有していてもよい。単結晶シリコンの使用に並行して単結晶シリコンよりも低いバンドギャップを有する多結晶シリコンの使用も同様に可能である。このことは、本発明が、ベース（Ｂ）において小さなバンドギャップを備える物質と、コレクタ（Ｃ）において大きなバンドギャップを備える物質及び／又はエミッタ（Ｅ）において大きなバンドギャップを備える物質との全ての組み合わせ、すなわちＥ／Ｂ／Ｃに対して、Ｓｉ／ＳｉＧｅ／Ｓｉ、ＳｉＧｅ／ＳｉＧｅ／Ｓｉ、Ｓｉ／Ｓｉ／ＳｉＣ、又はＳｉＣ／Ｓｉ／ＳｉＣ等に適用可能であることを意味している。
【００３１】
本発明による方法に対して、バリエーション及び変形例が可能であることも理解される。例えば、エミッタ領域の強くドーピングされた部分が、強くドーピングされた多結晶シリコン層からの拡散によって、又はいわゆるＰＳＧ（Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層からの拡散によって代わりに形成されてもよい。前者の場合、更に特には、拡散後、前記層が全体的又は部分的にシリサイド（ｓｉｌｉｃｉｄｅ）に変換されるとき、そのとき使用される層はエミッタ領域の接続導体としての役割も果たし得る。ベース領域は、更にＢＳＧ（Ｂｏｒｏｎ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層又はＶＰＤ（Ｖａｐｏｒ  Ｐｈａｓｅ  Ｄｏｐｉｎｇ）によって形成されてもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明による半導体デバイスの第一の実施例を、概略的且つ厚さ方向に垂直な断面図の態様で示している。
【図２】本発明による半導体デバイスの第二の実施例を、概略的且つ厚さ方向に垂直な断面図の態様で示している。
【図３】本発明による方法による製造の連続工程における、図１に示されているデバイスの有利な変形例を、概略的且つ厚さ方向に垂直な断面図の態様で示している。
【図４】本発明による方法による製造の連続工程における、図１に示されているデバイスの有利な変形例を、概略的且つ厚さ方向に垂直な断面図の態様で示している。
【図５】本発明による方法による製造の連続工程における、図１に示されているデバイスの有利な変形例を、概略的且つ厚さ方向に垂直な断面図の態様で示している。
【図６】本発明による方法による製造の連続工程における、図１に示されているデバイスの有利な変形例を、概略的且つ厚さ方向に垂直な断面図の態様で示している。
【図７】本発明による方法による製造の連続工程における、図１に示されているデバイスの有利な変形例を、概略的且つ厚さ方向に垂直な断面図の態様で示している。
【図８】本発明による方法による製造の連続工程における、図１に示されているデバイスの有利な変形例を、概略的且つ厚さ方向に垂直な断面図の態様で示している。
【図９】本発明による方法による製造の連続工程における、図１に示されているデバイスの有利な変形例を、概略的且つ厚さ方向に垂直な断面図の態様で示している。
【図１０】本発明による方法による製造の連続工程における、図１に示されているデバイスの有利な変形例を、概略的且つ厚さ方向に垂直な断面図の態様で示している。
【図１１】本発明による方法による製造の連続工程における、図１に示されているデバイスの有利な変形例を、概略的且つ厚さ方向に垂直な断面図の態様で示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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