【手続補正書】
【提出日】令和2年1月14日(2020.1.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の半導体材料と第２の半導体材料とヘテロ接合とであって、前記ヘテロ接合が、前記第１の半導体材料と前記第２の半導体材料との間に配置される、前記第１の半導体材料と前記第２の半導体材料と前記ヘテロ接合と、
複数の複合パッシベーション層であって、前記複数の複合パッシベーション層における第１の複合パッシベーション層が、第１の絶縁層と第１のパッシベーション層とを含み、前記複数の複合パッシベーション層における第２の複合パッシベーション層が、第２の絶縁層と第２のパッシベーション層とを含み、前記第１の絶縁層と前記第２の絶縁層とが、前記第１のパッシベーション層および前記第２のパッシベーション層より幅の広いバンドギャップをもち、前記第２のパッシベーション層が、前記第１の絶縁層と前記第２の絶縁層との間に配置される、前記複数の複合パッシベーション層と、
前記第１のパッシベーション層と前記第２の半導体材料との間に配置されたゲート誘電体と、
前記ゲート誘電体と前記第１のパッシベーション層との間に配置されたゲート電極と、
前記第１のパッシベーション層と前記第２のパッシベーション層との間に配置された第１のゲートフィールドプレートであって、前記第１のゲートフィールドプレートが、前記ゲート電極に結合されている、前記第１のゲートフィールドプレートと、
ソース電極とドレイン電極とであって、前記ソース電極と前記ドレイン電極とが、前記第２の半導体材料に結合される、前記ソース電極と前記ドレイン電極と、
ソースフィールドプレートであって、前記ソースフィールドプレートが、前記ソース電極に結合される、前記ソースフィールドプレートと、
を備える、高電圧電界効果トランジスタ（ＨＦＥＴ）。
【請求項２】
前記第１のゲートフィールドプレートが、前記ゲート電極に結合される、
請求項１に記載のＨＦＥＴ。
【請求項３】
第３のパッシベーション層をさらに備え、
前記第２の絶縁層が、前記第２のパッシベーション層と前記第３のパッシベーション層との間に配置される、
請求項１に記載のＨＦＥＴ。
【請求項４】
前記第２の絶縁層と前記第３のパッシベーション層との間に配置された第２のゲートフィールドプレートをさらに備える、
請求項３に記載のＨＦＥＴ。
【請求項５】
前記ソースフィールドプレートが、前記第２のパッシベーション層と前記第３のパッシベーション層との間に配置され、
前記第１のゲートフィールドプレートが、前記第１の絶縁層と前記第２のパッシベーション層との間に配置される、
請求項３に記載のＨＦＥＴ。
【請求項６】
前記第１の絶縁層の横境界が、前記ソースフィールドプレートの横境界と実質的に同一の範囲に広がり、
前記第２の絶縁層の横境界が、前記ソースフィールドプレートの前記横境界と実質的に同一の範囲に広がる、
請求項５に記載のＨＦＥＴ。
【請求項７】
前記第３のパッシベーション層と第３の絶縁層とを含む第３の複合パッシベーション層と、
第４のパッシベーション層であって、前記第３の絶縁層が、前記第３のパッシベーション層と前記第４のパッシベーション層との間に配置される、前記第４のパッシベーション層と、
前記第１のゲートフィールドプレートに結合された第２のゲートフィールドプレートであって、前記第２のゲートフィールドプレートが、前記第２のパッシベーション層と前記第３のパッシベーション層との間に配置され、前記ソースフィールドプレートが、前記第３のパッシベーション層と前記第４のパッシベーション層との間に配置される、前記第２のゲートフィールドプレートと、
をさらに備える、請求項３に記載のＨＦＥＴ。
【請求項８】
前記第２のゲートフィールドプレートに結合され、前記第３のパッシベーション層と前記第４のパッシベーション層との間に配置された、第３のゲートフィールドプレートをさらに備える、
請求項７に記載のＨＦＥＴ。
【請求項９】
前記第１の絶縁層の横境界が、前記第１のゲートフィールドプレートの横境界と実質的に同一の範囲に広がり、
前記第２の絶縁層の横境界が、前記第２のゲートフィールドプレートの横境界と実質的に同一の範囲に広がり、
前記第３の絶縁層の横境界が、前記ソースフィールドプレートの横境界と実質的に同一の範囲に広がる、
請求項７に記載のＨＦＥＴ。
【請求項１０】
前記複数の複合パッシベーション層における前記ゲート誘電体と前記第１の絶縁層とが、同じ材料組成で製造された、
請求項１に記載のＨＦＥＴ。
【請求項１１】
前記複数の複合パッシベーション層における前記第１のパッシベーション層と前記第２のパッシベーション層とが、ＳｉＮを含み、
前記ゲート誘電体と前記第１の絶縁層とが、金属酸化物を含む、
請求項１に記載のＨＦＥＴ。
【請求項１２】
前記複数の複合パッシベーション層における絶縁層が、前記複数の複合パッシベーション層におけるパッシベーション層の充電を防ぐために配置される、
請求項１に記載のＨＦＥＴ。
【請求項１３】
前記ドレイン電極が、前記第２の半導体材料から、前記複数の複合パッシベーション層の少なくとも１つを通って延びる、
請求項１に記載のＨＦＥＴ。
【請求項１４】
第１の半導体材料と第２の半導体材料とヘテロ接合とであって、前記ヘテロ接合が、前記第１の半導体材料と前記第２の半導体材料との間に配置される、前記第１の半導体材料と前記第２の半導体材料と前記ヘテロ接合と、
第１の複合パッシベーション層と第２の複合パッシベーション層と第３の複合パッシベーション層とを含む複数の複合パッシベーション層であって、前記第１の複合パッシベーション層が、第１の絶縁層と第１のパッシベーション層とを含み、前記第１の絶縁層が、前記第１のパッシベーション層より幅の広いバンドギャップをもち、前記第１のパッシベーション層が、前記第２の半導体材料と前記第１の絶縁層との間に配置され、前記第２の複合パッシベーション層が、第２の絶縁層と第２のパッシベーション層とを含み、前記第２の絶縁層が、前記第２のパッシベーション層より幅の広いバンドギャップをもち、前記第２のパッシベーション層が、前記第１の絶縁層と前記第２の絶縁層との間に配置され、前記第３の複合パッシベーション層が、第３の絶縁層と第３のパッシベーション層とを含み、前記第３のパッシベーション層が、前記第２の絶縁層と前記第３の絶縁層との間に配置される、前記複数の複合パッシベーション層と、
前記第１のパッシベーション層と前記第２のパッシベーション層との間に配置された第１のゲートフィールドプレートであって、前記第１のゲートフィールドプレートが、ゲート電極に結合されている、前記第１のゲートフィールドプレートと、
前記第１のゲートフィールドプレートに結合された第２のゲートフィールドプレートであって、前記第２のゲートフィールドプレートが、前記第２のパッシベーション層から前記第３の絶縁層を通って延びる、前記第２のゲートフィールドプレートと、
を備える、高電圧電界効果トランジスタ（ＨＦＥＴ）。
【請求項１５】
前記第１のパッシベーション層と前記第２の半導体材料との間に配置されたゲート誘電体と、
前記ゲート誘電体と前記第１のパッシベーション層との間に配置されたゲート電極と、
をさらに備える、請求項１４に記載のＨＦＥＴ。
【請求項１６】
第４のパッシベーション層をさらに備え、
前記第３の絶縁層が、前記第４のパッシベーション層と前記第３のパッシベーション層との間に配置され、
前記第２のゲートフィールドプレートが、前記第２のパッシベーション層から、前記第２の絶縁層を通り、前記第３のパッシベーション層を通り、前記第４のパッシベーション層内まで延びる、
請求項１４に記載のＨＦＥＴ。
【請求項１７】
前記第２のゲートフィールドプレートが、金属を含み、連続している、
請求項１４に記載のＨＦＥＴ。
【請求項１８】
ソース電極に結合されたソースフィールドプレートをさらに備え、
前記第３のパッシベーション層が、前記ソースフィールドプレートと前記第２の絶縁層との間に配置される、
請求項１４に記載のＨＦＥＴ。
【請求項１９】
第１の半導体材料と第２の半導体材料との間にヘテロ接合を形成することと、
ソース電極とドレイン電極とを形成することであって、前記ソース電極と前記ドレイン電極とが、前記第２の半導体材料に結合される、前記ソース電極と前記ドレイン電極とを形成することと、
ゲート誘電体を堆積させることであって、前記第２の半導体材料が、前記ゲート誘電体と前記第１の半導体材料との間に配置される、前記ゲート誘電体を堆積させることと、
複数の複合パッシベーション層を堆積させることであって、前記複数の複合パッシベーション層における第１の複合パッシベーション層が、第１の絶縁層と第１のパッシベーション層とを含み、前記第１の絶縁層が、前記第１のパッシベーション層より幅の広いバンドギャップをもち、前記第１のパッシベーション層が、前記ゲート誘電体と前記第１の絶縁層との間に配置される、前記複数の複合パッシベーション層を堆積させることと、
前記ゲート誘電体と前記複数の複合パッシベーション層との間にゲート電極を形成することと、
第２の絶縁層と第２のパッシベーション層とを含む、前記複数の複合パッシベーション層における第２の複合パッシベーション層を堆積させることであって、前記第２の絶縁層が、前記第２のパッシベーション層より幅の広いバンドギャップをもち、前記第２のパッシベーション層が、前記第１の絶縁層と前記第２の絶縁層との間に配置される、前記第２の複合パッシベーション層を堆積させることと、
前記第１のパッシベーション層と前記第２のパッシベーション層との間に第１のゲートフィールドプレートを形成することであって、前記第１のゲートフィールドプレートが、前記ゲート電極に結合される、前記第１のゲートフィールドプレートを形成することと、
を含む、高電圧電界効果トランジスタ（ＨＦＥＴ）の製造方法。
【請求項２０】
前記第１の絶縁層が、前記第１のパッシベーション層より大きなバンドギャップをもつ、
請求項１９に記載の方法。
【請求項２１】
前記第１のゲートフィールドプレートが、前記ゲート電極に結合される、
請求項１９に記載の方法。
【請求項２２】
前記第２の絶縁層上にソースフィールドプレートを形成することをさらに含む、
請求項１９に記載の方法。
【請求項２３】
前記第１のゲートフィールドプレートに結合された第２のゲートフィールドプレートを形成することをさらに含み、
前記第２のゲートフィールドプレートが、前記第２の絶縁層上に配置される、
請求項１９に記載の方法。
【請求項２４】
前記複数の複合パッシベーション層を堆積させることが、前記第１の絶縁層の横境界が、前記第１のゲートフィールドプレートを越えて広がっているとともに、前記ドレイン電極をドレインに電気的に接続するビア部材より手前で終わっており、前記第２の絶縁層の横境界が、ソースフィールドプレートを越えて広がっているとともに、前記ドレイン電極を前記ドレインに電気的に接続するビア部材の手前で終わっており、前記第１の絶縁層と前記第２の絶縁層との前記横境界が、前記ソース電極と前記ドレイン電極との間の横方向距離未満であるように、前記第１の絶縁層と前記第２の絶縁層とを堆積させることを含む、
請求項１９に記載の方法。
【請求項２５】
第３の絶縁層と第３のパッシベーション層とを含む第３の複合パッシベーション層を堆積させることであって、前記第３のパッシベーション層が、前記第２の絶縁層と前記第３の絶縁層との間に配置される、前記第３の複合パッシベーション層を堆積させることと、
前記第１のゲートフィールドプレートに結合された第２のゲートフィールドプレートを形成することであって、前記第２のゲートフィールドプレートが、前記第２のパッシベーション層と前記第３のパッシベーション層との間に配置される、前記第２のゲートフィールドプレートを形成することと、
ソースフィールドプレートを形成することであって、前記第３のパッシベーション層が、前記ソースフィールドプレートと前記第２の絶縁層との間に配置される、前記ソースフィールドプレートを形成することと、
をさらに含む、請求項１９に記載の方法。
【請求項２６】
前記第２のゲートフィールドプレートに結合され、前記第３の絶縁層上に配置された第３のゲートフィールドプレートを形成することをさらに含む、
請求項２５に記載の方法。
【請求項２７】
第４のパッシベーション層を堆積させることをさらに含み、
前記第４のパッシベーション層が、前記ソースフィールドプレートと前記第３の絶縁層との上に配置される、
請求項２５に記載の方法。
【請求項２８】
前記第１のゲートフィールドプレートが、前記第１の絶縁層と前記第２のパッシベーション層との間に配置される、
請求項２０に記載の方法。
【請求項２９】
前記第１のパッシベーション層が、ＳｉＮを含み、前記ゲート誘電体と前記第１の絶縁層とが、金属酸化物を含む、
請求項２０に記載の方法。