【手続補正書】
【提出日】令和2年2月13日(2020.2.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の方向にそれぞれ延在すると共に第２の方向において互いに隣り合うように並び、電源と接続される複数のワード線と、
前記第２の方向にそれぞれ延在すると共に前記第１の方向において互いに隣り合うように並ぶ複数のビット線と、
前記複数のワード線と前記複数のビット線との複数の交差点にそれぞれ配置され、前記複数のワード線および前記複数のビット線と各々接続された複数の抵抗素子と、
前記複数のワード線のうちの一の選択ワード線を選択すると共に前記複数のビット線のうちの一の選択ビット線を選択する選択部と、
前記複数のビット線のうち前記選択部により選択された前記一の選択ビット線が接続される正入力端子と、前記複数のビット線のうち前記選択部により選択されなかった非選択ビット線および前記複数のワード線のうち前記選択部により選択されなかった非選択ワード線の双方と接続される負入力端子と、前記負入力端子と接続される出力端子とを含む差動アンプと、
前記正入力端子と接続された接地端子と
を備えた
抵抗素子アレイ回路。
【請求項２】
前記正入力端子と前記接地端子との間に抵抗器をさらに備えた
請求項１記載の抵抗素子アレイ回路。
【請求項３】
前記一の選択ビット線に沿って前記第２の方向に並ぶ前記複数の抵抗素子に対し前記複数のワード線を介して順次電流を供給するように前記電源を制御する制御部をさらに備えた
請求項１または請求項２記載の抵抗素子アレイ回路。
【請求項４】
前記複数のワード線の数は前記複数のビット線の数よりも多い
請求項１から請求項３のいずれか１項に記載の抵抗素子アレイ回路。
【請求項５】
複数の抵抗素子アレイ回路と、
制御部と
を備え、
前記複数の抵抗素子アレイ回路は、それぞれ、
第１の方向にそれぞれ延在すると共に第２の方向において互いに隣り合うように並び、電源と接続される複数のワード線と、
前記第２の方向にそれぞれ延在すると共に前記第１の方向において互いに隣り合うように並ぶ複数のビット線と、
前記複数のワード線と前記複数のビット線との複数の交差点にそれぞれ配置され、前記複数のワード線および前記複数のビット線と各々接続された複数の抵抗素子と、
前記複数のワード線のうちの一の選択ワード線を選択すると共に前記複数のビット線のうちの一の選択ビット線を選択する選択部と、
前記複数のビット線のうち前記選択部により選択された前記一の選択ビット線が接続される正入力端子と、前記複数のビット線のうち前記選択部により選択されなかった非選択ビット線および前記複数のワード線のうち前記選択部により選択されなかった非選択ワード線の双方と接続される負入力端子と、前記負入力端子と接続される出力端子とを含む差動アンプと、
前記正入力端子と接続された接地端子と
を有し、
前記制御部は、前記一の選択ビット線に沿って前記第２の方向に並ぶ前記複数の抵抗素子に対し前記複数のワード線を介して順次電流を供給するように前記電源を制御する読み出し制御
を、前記複数の抵抗素子アレイ回路において並行して行う
抵抗素子アレイ回路ユニット。
【請求項６】
前記制御部は、前記読み出し制御により前記複数の抵抗素子アレイ回路からそれぞれ読み出された複数の抵抗値データが保持される記憶部と、
前記記憶部に保持された前記複数の抵抗値データを順次出力する処理部と
を有する
請求項５記載の抵抗素子アレイ回路ユニット。
【請求項７】
請求項１から請求項４のいずれか１項に記載の抵抗素子アレイ回路を備えた
赤外線センサ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明の一実施態様に係る抵抗素子アレイ回路ユニットは、複数の上記本発明の抵抗素子アレイ回路と、制御部とを備える。ここで制御部は、ビット線に沿って第２の方向に並ぶ複数の抵抗素子に対し複数のワード線を介して順次電流を供給するように電源を制御する読み出し制御を、複数の抵抗素子アレイ回路において並行して行うようになっている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
（選択部ＳＥＬ）
選択部ＳＥＬは、選択スイッチＳＷ１と、選択スイッチＳＷ２とを有している。選択スイッチＳＷ１は、複数のワード線Ｗのうちの一の選択ワード線Ｗｓを選択して配線Ｌ１と接続するようになっている。なお、図１では、選択スイッチＳＷ１が選択ワード線Ｗｓとしてワード線Ｗ２を選択し、それを配線Ｌ１と接続した状態を例示している。一方、選択スイッチＳＷ２は、複数のビット線Ｂのうちの一の選択ビット線Ｂｓを選択するようになっている。なお、図１では、選択スイッチＳＷ２が選択ビット線Ｂｓとしてビット線Ｂ２を選択し、それを配線Ｌ３と接続した状態を例示している。選択部ＳＥＬにおける選択スイッチＳＷ１および選択スイッチＳＷ２の各動作は、制御部ＣＴＲＬからの指令に基づいて実行されるようになっている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
なお、図１では、抵抗素子Ｒ（２，２）を選択した場合のセンス電流Ｃの経路を示している。このとき、この抵抗素子アレイ回路１では、選択スイッチＳＷ１によりワード線Ｗ２が選択されると共に選択スイッチＳＷ２によりビット線Ｂ２が選択されている。この場合、電源Ｖから配線Ｌ１を介してセンス電流Ｃがワード線Ｗ２へ供給されたのち、センス電流Ｃは抵抗素子Ｒ（２，２）を経由して配線Ｌ３に流入する。そののち、センス電流Ｃは、抵抗器ＲＧを介して接地端子ＧＮＤへ流出する。センス電流Ｃの大きさは、抵抗器ＲＧの抵抗値により制限されるので、この抵抗素子アレイ回路１における読み出し動作の際に消費される消費電力量は、抵抗器ＲＧの抵抗値に応じて低減することができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
ところで、このような抵抗素子アレイ回路１では、抵抗素子Ｒにおける抵抗値を読み出すにあたり、上述したように抵抗素子Ｒにセンス電流Ｃが供給される。しかしながら、抵抗素子Ｒは、センス電流Ｃが供給されることにより発熱する。そのため、本来検知すべき輻射熱により変化する抵抗値に影響が及ぶ場合がある。本実施の形態の抵抗素子アレイ回路１では、僅かながらではあるが、選択した抵抗素子Ｒ以外の非選択の抵抗素子Ｒにもセンス電流Ｃが漏れることがある。例えば図２に示した説明図のように、選択スイッチＳＷ１によりワード線Ｗ２を選択すると共に選択スイッチＳＷ２によりビット線Ｂ２を選択した場合、例えば矢印ＣＣで示した経路で回り込み電流ＣＣが発生する場合がある。そのとき、回り込み電流ＣＣが通過する非選択の抵抗素子Ｒが発熱するので、その抵抗素子Ｒの抵抗値が増大することとなる。その結果、受光した赤外線の強度に関する情報を有する出力信号Ｓに影響が及ぶこととなる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
そこで抵抗素子アレイ回路１では、制御部ＣＴＲＬが、ビット線Ｂに沿ってＹ軸方向に並ぶ複数の抵抗素子Ｒに対し複数のワード線Ｗを介して順次センス電流Ｃを供給するように電源Ｖを制御するようにしている。こうすることにより、回り込み電流ＣＣに起因する発熱による出力信号Ｓへの影響を抑制できる。これは、例えば一のワード線Ｗに沿ってＸ軸方向に並ぶ複数の抵抗素子Ｒから各々の抵抗値を順次読み出す場合と比較して、同一のワード線Ｗに対し連続してセンス電流Ｃを流す時間（連続給電時間）を短縮することができるからである。すなわち、同一のワード線Ｗに対する連続給電時間が長ければ、そのワード線Ｗに沿って並ぶ複数の抵抗素子Ｒにおける発熱量も増大することとなる。しかし、上述のように制御部ＣＴＲＬが電源Ｖを制御することにより連続給電時間を短くできるので、抵抗素子Ｒにおける発熱量を低減できる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
さらに、抵抗素子アレイ回路１では、複数のワード線Ｗの数ｍを複数のビット線Ｂの数ｎよりも多くした場合（ｍ＞ｎ）には、抵抗素子Ｒの発熱による出力信号Ｓへの影響を抑制できる。その理由は、第１に、同数の抵抗素子Ｒを配列した場合に、複数のビット線Ｂの数ｎが複数のワード線Ｗの数ｍよりも多い場合（ｍ＜ｎ）と比較して各ワード線Ｗ上に並ぶ抵抗素子Ｒの数を減らすことができるからである。このため、あるワード線Ｗにセンス電流Ｃを給電した際の、当該ワード線Ｗに沿って並ぶ全ての抵抗素子Ｒの合計の発熱量を抑えることができるからである。第２に、同数の抵抗素子Ｒを配列した場合に、複数のビット線Ｂの数ｎが複数のワード線Ｗの数ｍよりも多い場合（ｍ＜ｎ）と比較して、複数のワード線Ｗに対して順次給電したのち、再度同一のワード線Ｗに給電するまでの時間の間隔を広げることができるからである。このため、各ワード線Ｗに沿って並ぶ抵抗素子Ｒを冷却する時間がより多く確保され、各ワード線Ｗに沿って並ぶ抵抗素子Ｒの温度上昇を抑えることができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
制御部３は、ビット線Ｂに沿ってＹ軸方向に並ぶ複数の抵抗素子Ｒに対し複数のワード線Ｗを介してセンス電流Ｃを順次供給するように電源Ｖを制御する読み出し制御を、複数の抵抗素子アレイ回路１Ａ〜１Ｄにおいて並行して行うようになっている。また、制御部３は、記憶部３１と、処理部としての中央演算処理装置（ＣＰＵ）３２とを有している。記憶部３１には、上述した読み出し制御により複数の抵抗素子アレイ回路１Ａ〜１Ｄからそれぞれ読み出された複数の抵抗値データが保持されるようになっている。ＣＰＵ３２は、記憶部３１に保持された複数の抵抗値データを順次出力するようになっている。