(57)【要約】本発明は、演算増幅器に関する。演算増幅器の出力オフセット電圧のより一層の低下を可能にするために、演算増幅器は、演算増幅器の内部ノードＡにさらなる電流Ｉｃを導入して演算増幅器の出力オフセット電圧を低下させる手段Ｓ、Ｔを備える。本発明はまた、演算増幅器の出力オフセット電圧を低下させる方法に関する。この方法は、演算増幅器の内部ノードＡにさらなる電流Ｉｃを導入することを含む。
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【特許請求の範囲】
【請求項１】
演算増幅器の少なくとも１つの内部ノードにさらなる電流を導入して前記演算増幅器の出力オフセット電圧を低下させる手段を備える演算増幅器。
【請求項２】
前記さらなる電流を導入する手段は直流電圧源およびトランスコンダクタを含み、前記直流電圧源は前記トランスコンダクタに電圧を印加し、前記トランスコンダクタは前記さらなる電流を供給する、請求項１に記載の演算増幅器。
【請求項３】
前記直流電圧源によって前記トランスコンダクタに印加される前記電圧を変化させることができる、請求項２に記載の演算増幅器。
【請求項４】
前記トランスコンダクタは差動段として実現される、請求項２に記載の演算増幅器。
【請求項５】
前記トランスコンダクタは、第１、第２、第３および第４のトランジスタを有する差動段を有し、前記各第１、第２、第３および第４のトランジスタはソース、ゲートおよびドレインを有し、前記第１および前記第２のトランジスタの前記ゲートにバイアス電圧が印加され、前記直流電圧源は前記第１のトランジスタの前記ゲートにさらなる電圧を印加し、前記第１および前記第２のトランジスタの前記ソースは前記演算増幅器の供給電圧に接続され、前記第３および前記第４のトランジスタの前記ソースはグランドに接続され、前記第１および前記第２のトランジスタの前記ドレインはそれぞれ前記第３および前記第４のトランジスタの前記ドレインに接続され、前記第３のトランジスタの前記ゲートおよび前記ドレインは互いに短絡し、前記第２および前記第４のトランジスタの前記ドレインの間の前記接続は、前記演算増幅器にさらなる電流を導入する前記演算増幅器の内部ノードに接続されている、請求項４に記載の演算増幅器。
【請求項６】
前記第１のトランジスタの前記ゲートにさらなる電流を印加することは、前記第１のトランジスタおよび前記第２のトランジスタの前記ゲートに差動電圧信号を印加することを含む、請求項５に記載の演算増幅器。
【請求項７】
前記演算増幅器の出力オフセット電圧を検出し、検出されたオフセットに従って前記さらなる電流を導入する手段を制御するフィードバック手段をさらに備える、請求項１に記載の演算増幅器。
【請求項８】
前記演算増幅器は、その通常動作のために、互いに接続された差動入力段および第２段を備え、前記さらなる電流を導入する手段は、前記さらなる電流を前記差動入力段のノードに印加する、請求項１に記載の演算増幅器。
【請求項９】
前記差動入力段は、第１、第２、第３および第４のトランジスタを含み、前記各第１、第２、第３および第４のトランジスタはソース、ゲートおよびドレインを有し、前記第１および前記第２のトランジスタの前記ゲートは前記演算増幅器の異なる入力端末に接続され、前記第１および前記第２のトランジスタの前記ソースは前記演算増幅器の供給電圧に接続され、前記第３および前記第４のトランジスタの前記ソースはグランドに接続され、前記第１および前記第２のトランジスタの前記ドレインはそれぞれ前記第３および前記第４のトランジスタの前記ドレインに接続され、前記第３のトランジスタの前記ゲートおよび前記ドレインは互いに短絡し、前記第２および前記第４のトランジスタの前記ドレインの間の前記接続は前記第２段に接続され、前記さらなる電流を導入する手段は、前記第１および前記第３のトランジスタの前記ドレインの間の前記接続に前記さらなる電流を印加する、請求項８に記載の演算増幅器。
【請求項１０】
演算増幅器の出力オフセット電圧を低下させる方法であって、前記演算増幅器の少なくとも１つの内部ノードにさらなる電流を導入することを備える、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器、および演算増幅器の出力オフセット電圧を低下させる方法に関する。
【背景技術】
【０００２】
演算増幅器は最新技術において広く知られている。これらは、アナログ電子機器、アナログデジタルインタフェース電子機器および混合信号電子機器のほとんどの領域で用いられている。通信において、ＩＣ（集積回路）、例えば演算増幅器は、増幅、フィルタリング、変換、緩衝等の様々な機能を行う際に重要な役割を果たしている。
【０００３】
演算増幅器を設計する際には、様々な重要な性能パラメータ、例えばＤＣ（直流）利得、ＧＢＷ（利得帯域幅）積、位相マージン、入力基準ノイズ等を考慮に入れなければならない。もう１つの重要な性能パラメータは増幅器の出力オフセット電圧であり、これは入力端末が互いに接続された演算増幅器の出力電圧である。理想的な演算増幅器ではオフセットがないので、この出力電圧はゼロである。実際には、演算増幅器の差動電圧利得によって分割された演算増幅器の出力オフセット電圧として定義される入力基準オフセット電圧を考慮に入れた方が都合が良い。精密応用においては、大きなオフセットは許容されず、極めて低いオフセットを有する演算増幅器に対する需要は絶えず増大している。適切な設計によって系統的なオフセットを回避することはできる。しかし、適切な設計は、特に装置不一致によって発生することがあるランダムオフセットを防止するのには適していない。
【０００４】
例証として、図４は共通２段ＣＭＯＳ（相補型金属酸化膜半導体）演算増幅器の基本構造を示している。
【０００５】
示された演算増幅器において、３つのＰＭＯＳ（Ｐチャンネル金属酸化膜半導体）トランジスタＭＰ３、ＭＰ４およびＭＰ５のソースが電圧供給Ｖｄｄに並列接続されている。
【０００６】
トランジスタＭＰ３のドレインは、トランジスタＭＰ３、ＭＰ４およびＭＰ５のゲートに連結され、さらに電流源Ｉｂｓを介してグランドＧｎｄに連結されている。
【０００７】
トランジスタＭＰ４のドレインは、ノードＣを介して２つのさらなるＰＭＯＳトランジスタＭＰ１およびＭＰ２のソースに並列に接続されている。トランジスタＭＰ１およびＭＰ２のゲートは、演算増幅器の各入力端末ＩＮ１、ＩＮ２に接続されている。トランジスタＭＰ１のドレインはノードＡを介して第１のＮＭＯＳ（ｎチャンネル金属酸化膜半導体）トランジスタＭＮ１のドレインに接続され、トランジスタＭＰ２のドレインはノードＢを介して第２のＮＭＯＳトランジスタＭＮ２のドレインに接続されている。両方のＮＭＯＳトランジスタＭＮ１およびＭＮ２の各ソースはグランドＧｎｄに接続され、ノードＡは両方のＮＭＯＳトランジスタＭＮ１およびＭＮ２のゲートにさらに連結されている。
【０００８】
トランジスタＭＰ５のドレインは、ノードＤを介してさらに他のＮＭＯＳトランジスタＭＮ３のドレインに接続されている。このトランジスタＭＮ３のソースはグランドＧｎｄに接続され、そのゲートはノードＢに連結されている。ノードＢは、一連の抵抗器ＲｃおよびキャパシタＣｃを介してノードＤにさらに接続されている。ノードＤは演算増幅器の出力端末ＯＵＴに接続されている。
【０００９】
抵抗器ＲｃおよびキャパシタＣｃは、演算増幅器における周波数補正を担当する。電流源Ｉｂｓは、トランジスタＭＰ４およびＭＰ５を介してノードＣおよびＤに所定の電流が供給されることを確実にする。
【００１０】
トランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＮ１およびＭＮ２、および電流源Ｉｂｓの集合は演算増幅器の差動入力段を形成し、トランジスタＭＰ５およびＭＮ３の集合は演算増幅器の第２段を形成する。
【００１１】
入力端末ＩＮ１、ＩＮ２に印加される異なる電位により、差動入力段のノードＡおよびＢで異なる電位が発生する。次に、第２段はこの差を増幅し、演算増幅器の出力端末ＯＵＴで対応する出力電圧を供給する。
【００１２】
しかし、トランジスタＭＰ１とＭＰ２との間、およびトランジスタＭＮ１とＭＮ２との間の不一致により、入力端末ＩＮ１およびＩＮ２に印加された電位の均衡が取れている場合でも、ノードＢでの電位がノードＢでの予測電位と異なることになる。このさらなる差は第２段によって増幅され、演算増幅器の出力端末ＯＵＴではオフセットのように見える。また、トランジスタＭＰ４とＭＰ５との間の不一致、およびトランジスタＭＮ３とＭＮ２との間の不一致は、演算増幅器の出力ＯＵＴでの電圧オフセットに直接反映される。
【００１３】
ランダムオフセットが極めて低い、例えばオートゼロの演算増幅器の設計を可能にする時間離散への応用のための効果的なオフセット解除技術があるが、連続時間への適用には匹敵する利用可能な技術がない。
【００１４】
連続時間適用では、ランダムオフセットは、トランジスタのサイズが大きくなり、かつ、電流が高くなれば通常は相殺される。このアプローチは不一致の相対量を低下させるが、大きなシリコンサイズを必要としコストが高くなるという欠点がある。さらに、このアプローチで成功できるのはごく僅かである。ランダムオフセットは温度および供給電圧と共に変化し、用いられる構成要素の良好な一致に大きく依存するため、オフセットを必要なだけ低く常時維持することは相当困難である。より厳格な要件を満たす場合には特に制約がある。さらに、系統的なオフセットもプロセス変動に影響される。時々、例えば製造が他のファウンドリに移動される時に、平均をはるかに下回る品質を有するバッチに直面する場合がある。このため、入力基準電圧オフセットが著しく増大する場合がある。
【００１５】
文献ＵＳ６，２２５，８６３Ｂ１において、演算増幅器のＭＯＳトランジスタを並列の複数の開閉可能なＭＯＳトランジスタに置き換えることが提案されている。これらの並列トランジスタの１つ以上をオンまたはオフにすることによって、同等のトランジスタの大きさを変化させて装置不一致を補正することができる。しかし、並列開閉可能トランジスタの有限数のため、補正に量子化誤差が生じる。さらに、並列トランジスタは大きな面積を占有し複雑な制御を必要とするため、この提案された解決策を実施することはあまり適切ではない。
【００１６】
文献ＥＰ０６３５１７３Ｂ１は、補正情報を記憶することを可能にするためにフローティングゲートを有するＭＯＳトランジスタを用いることを提案している。しかしこのアプローチには、相当高い電圧が必要とされるという欠点がある。
【００１７】
文献ＷＯ９９／０７０６７は、入力ＭＯＳトランジスタのバックバイアス電圧を変化させることによってＣＭＯＳ演算増幅器のオフセットを調節する構造を提案している。しかし、このアプローチは一般的に小さなオフセットの補正のみを可能にするものである。また、制御電圧はグランドまたは供給電圧に近接しているため、実現困難となっている。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明の目的は、連続時間適用のための演算増幅器の出力で電圧オフセットの一層の低下を可能にすることである。
【課題を解決するための手段】
【００１９】
この目的は、本発明によれば、演算増幅器の少なくとも１つの内部ノードにさらなる電流を供給して前記演算増幅器の出力オフセット電圧を低下させる手段を備える演算増幅器によって達成される。演算増幅器内の異なる構成要素間のどのような接続によっても内部ノードが与えられる。
【００２０】
本発明の目的は、演算増幅器の出力オフセット電圧を低下させる方法によっても等しく達成され、前記方法は、演算増幅器の少なくとも１つの内部ノードにさらなる電流を供給することを含む。
【００２１】
本発明は、オフセットを電子的に制御すれば最も効果的なオフセット低下または解除を達成することができるという考えから進んでいる。このような電子的な制御を、増幅器内の１つ以上のノードでさらなる電流を導入することによって実現することを提案する。
【００２２】
本発明の利点は、いつでもこのようなさらなる電流によりオフセットが正確に制御され、同時に演算増幅器の他の性能パラメータに対する重大な影響を回避することができることである。演算増幅器の出力オフセット電圧を引き起こすが逆の極性を有する電流にさらなる電流が正確に等しければ、出力オフセット電圧は完全に解除される。
【００２３】
どのような種類の演算増幅器によっても、例えば図４に示されたものと同様の２段ＣＭＯＳ演算増幅器によって、本発明を実現することができる。  
本発明の好ましい実施の態様は従属請求項より明らかとなる。
【００２４】
提案されたさらなる電流を供給する手段は、電圧供給およびトランスコンダクタにより実現されることが有利である。トランスコンダクタは、電圧供給によって供給される電圧に応じてさらなる電流を供給するようにしてもよい。電圧供給は制御可能であることが好ましい。この場合、供給されるさらなる電流の大きさおよび方向を、制御可能な電圧供給によって供給される電圧を調節することによって容易に調節することができる。特に簡単な実施の態様では、このようなトランスコンダクタは例えば差動段で構成されてもよい。
【００２５】
本発明のさらなる好ましい実施の態様において、演算増幅器はフィードバック手段を備え、このフィードバック手段は、演算増幅器の出力でオフセットを検出すると共に、前記出力オフセットが基本的にゼロに低下するように、検出されたオフセットに基づいてさらなる電流を印加する手段を制御する。このようなフィードバック手段によって、オフセットを正確に、連続的に且つ自動的に補正することができる。それによって、オフセットを特に低く且つ安定させておくことができる。上に提案したようにさらなる電流を印加する手段が制御可能な電圧供給およびトランスコンダクタを含む場合、フィードバック手段は、検出されたオフセットに従って電圧供給を制御することができる。
【００２６】
さらなる電流を挿入すべき演算増幅器の１つのノードまたは複数のノードを選択する際には、再設計の必要を回避するために、演算増幅器の他の性能パラメータに対するさらなる電流による影響を最小限に維持するように注意しなければならない。
【００２７】
例えば図４を参照して説明されたものと同様の演算増幅器に本発明を用いるべき場合、このようなノードは図示されたノードＡによって与えられ、これは正確なオフセット制御により適している低インピーダンスのノードであるためである。そして、演算増幅器自体の設計からほとんど独立してオフセット制御を設計することができ、即ち本発明を実施するために演算増幅器全体の再設計は必要とされない。
【００２８】
本発明の他の目的および特徴は、付随する図面を参照して以下の詳細な説明を考察することにより明らかとなるであろう。
【発明を実施するための最良の形態】
【００２９】
まず、本発明の原理について図１を参照して説明する。図１は、図４の上述の演算増幅器と同じ構造を有する演算増幅器の一部を示しており、同一の参照符号が用いられている。ここでも演算増幅器の一部を形成するトランジスタＭＰ５およびＭＮ３、抵抗器ＲｃおよびキャパシタＣｃは図１には示されていない。両方の入力端末ＩＮ１、ＩＮ２は、今度は直流バイアス電圧Ｖｂ、例えば応用において入力コモンモード電圧に接続されている。
【００３０】
図１に示された回路には、本発明によれば、さらなる電流を供給する手段がさらに設けられている。この手段は、制御可能な電圧源ＳおよびトランスコンダクタＴで構成されている。電圧源Ｓの一方の端末はグランドＧｎｄに接続され、他方の端末はトランスコンダクタＴに接続され且つトランスコンダクタＴに電圧Ｖｃを供給する。トランスコンダクタＴはトランスコンダクタンスｇｍを有しており、これは第１のアプローチでは直線的であると仮定する。トランスコンダクタＴの出力電流Ｉｃは、さらなる電流として演算増幅器のノードＡに供給される。制御可能な電圧源ＳによってトランスコンダクタＴに供給される電圧Ｖｃの大きさを変化させることによって、電流Ｉｃの大きさを調節することができる。
【００３１】
演算増幅器のオフセットに対するさらなる電流Ｉｃの影響について説明する。入力を基準とする場合には図１の演算増幅器の第１段の利得によって演算増幅器の第２段のオフセットが分割されるため、また第１段の利得は通常およそ１００であるため、以下の考察においては図１には示されていない第２段のオフセットを無視してもよい。
【００３２】
トランジスタＭＰ１とＭＰ２との間、およびトランジスタＭＮ１とＭＮ２との間の不一致によって生じるオフセットを、図１に示されるように、２つの入力端末ＩＮ１、ＩＮ２の間の同等の入力オフセットＶｏｆｓによってモデリングすることができる。各入力オフセットＶｏｆｓによって差動入力段のノードＢから第２段への電流Ｉｏ≠０が発生し、これは演算増幅器の出力電圧におけるオフセットに直接対応する。第１のアプローチでは、入力オフセットＶｏｆｓの非常に小さな値を仮定して小信号分析を可能にする。
【００３３】
ノードＢがノードＡと同じ電位に維持されている場合、ノードＡに電流Ｉｃを加えることによって、出力オフセット電流Ｉｏが変化する。これは図１においては、ノードＢとグランドＧｎｄとの間の電圧供給Ｖ＝ＶＡでモデリングしている。尚、この要件は、図示された構成に基づくオフセット分析にのみ当てはまるものである。ここでは出力オフセット電流が考慮されているため、ノードＢはノードＡと同じ電位を有することが理想的である。演算増幅器の第２段が図４に示されているように存在し、出力オフセット電圧が低下される現実の応用においては、この用件は与えられない。
【００３４】
第１のアプローチでは、Ｉｏを以下の式によって概算することができる。  
Ｉｏ≒Ｇｍ・Ｖｏｆｓ−ｇｍ（Ｖｃ＋Ｖｏｆｃ）    （１）
ここでＧｍはトランジスタＭＰ１およびＭＰ２のトランスコンダクタンスであり、ＶｏｆｃはトランスコンダクタンスＴの入力基準電圧オフセットである。
【００３５】
式（１）は、要求された方向に且つ要求された大きさに電圧Ｖｃを変更することによって演算増幅器のオフセットを調節することができることを示している。
【００３６】
完全なオフセット補正に要求される制御電圧Ｖｃは上記の式から以下のように得ることができる：
【数１】
2005536925.tif 000003
【００３７】
高い精度を達成するためには、制御電圧は高いレベルを有していなければならない。ＣＭＯＳ演算増幅器の典型的なオフセットはおよそ数ｍＶである。１Ｖもの制御電圧Ｖｃを用いるためには、Ｇｍとｇｍとの比率は数百でなければならない。このような大きな比率では、トランスコンダクタＴによって加えられるノイズの影響を無視することができる。
【００３８】
図１を参照して説明したアプローチにおいては、小信号分析が行われ、そのために、小さな入力オフセットＶｏｆｓおよび直線的なトランスコンダクタンスＧｍを仮定した。従って、得られた結果は近似値のみを構成する。しかし、これらの結果を迅速な概算および寸法記入等の基礎として用いることができる。
【００３９】
大信号分析を行うことによってより正確な結果を得ることができる。図２を参照してこのような大信号分析を以下に示す。
【００４０】
図２は、本発明による演算増幅器の実施の一形態を示している。トランスコンダクタンスｇｍを供給するさらなる差動段に直線的なトランスコンダクタＴが代用されていることを除いて、図示された演算増幅器は図１の演算増幅器に対応している。実際には、Ｖｃを変化させてゼロの電流Ｉｏを得ることによってオフセット補正が達成される。一般的に、これにはフィードバックが必要とされる。フィードバックのために、バイアス電圧Ｖｂのみが演算増幅器の入力端末に印加される場合に、フィードバック手段（図示せず）が演算増幅器の出力でオフセットを決定する。次に、フィードバック手段は現在決定されているオフセットに基づいて電圧供給Ｓを制御する。このようなフィードバックにより、図１のトランスコンダクタンスｇｍは、その特性が単調である限り必ずしも直線的である必要はない。このようにして、例えば差動段によって供給されるより簡単なトランスコンダクタンスｇｍを用いることができる。
【００４１】
図２の演算増幅器においてトランスコンダクタンスｇｍを実現するさらなる差動段は、そのソースで電圧供給Ｖｄｄに接続されたＰＭＯＳトランジスタＭＰＣを備えている。トランジスタＭＰＣのゲートは電流源Ｉｂｓに接続されている。トランジスタＭＰＣのドレインはさらなるＰＭＯＳトランジスタＭＰＡおよびＭＰＢのソースにノードＧを介して並列に接続されている。電流源ＩｂｓはトランジスタＭＰＣを介してポイントＧに所定の電流Ｉｓｓを供給する。バイアス電圧ＶｂがトランジスタＭＰＢのゲートにさらに印加され、電圧Ｖｃを供給する制御可能な電圧源ＳはトランジスタＭＰＡおよびＭＰＢのゲートの間に接続されている。トランジスタＭＰＡのドレインはノードＥを介してＮＭＯＳトランジスタＭＮＡのドレインに接続され、トランジスタＭＰ２のドレインはノードＦを介してＮＭＯＳトランジスタＭＮＢのドレインに接続されている。両方のＮＭＯＳトランジスタＭＮＡおよびＭＮＢのソースはグランドＧｎｄに接続され、ノードＥは両方のＮＭＯＳトランジスタＭＮＡおよびＭＮＢのゲートにさらに結合されている。最後に、さらなる電流ＩｃをノードＡに供給するノードＦがノードＡに接続されている。
【００４２】
トランジスタＭＰＡおよびＭＰＢがそれらの飽和領域で作動すると仮定すると、電流Ｉｃと制御可能な電圧Ｖｃとの間の関係を以下のように表すことができる。
【数２】
2005536925.tif 000004
【００４３】
この大信号式において、ＫＭＰＡはトランジスタＭＰＡおよびＭＰＢのトランスコンダクタンスであり、Ｉｓｓは前記段のテール電流である。差動段の特性は要求通り単調であることが分かる。
【００４４】
Ｉｃ＝０として電流Ｉｏと入力オフセット電圧Ｖｏｆｓとの間の関係に対して、対応する大信号式を立てることができる。ＩｏおよびＩｃを同等と見なすと、入力オフセット電圧Ｖｏｆｓを補正するために必要とされる正確な電圧Ｖｃを分析的に得ることができる。
【００４５】
提案されたさらなる差動段をトランスコンダクタンスｇｍとして用いると、Ｉｃ＝０として、Ｉｃ対Ｖｃの特性およびＩｏ対Ｖｏｆｓの特性が互いに非常に類似するという利点がある。従って、入力オフセット電圧Ｖｏｆｓとこの入力オフセット電圧Ｖｏｆｓを補正するために必要とされる電圧Ｖｃとの間に比較的直線的な関係を予想することができる。
【００４６】
図３は、Ｉｏ＝０のシミュレーションを生じる制御電圧Ｖｃ対入力オフセット電圧Ｖｏｆｓを示している。−１０ｍＶと＋１０ｍＶとの間のシミュレーションのために入力オフセット電圧Ｖｏｆｓを変化させた結果、−４１０ｍＶと＋６２０ｍＶとの間の必要とされる電圧Ｖｃとなった。これは適切に設計されたＣＭＯＳ演算増幅器の高分解能を達成するにはかなり大きな範囲であり、典型的なオフセットは３ｍＶ〜４ｍＶよりも低い。図示された曲線は本質的には直線的であり、入力オフセット電圧Ｖｏｆｓの正の値のために僅かに曲がっている。これは、簡単な実施を達成するために、トランジスタＭＰＡのゲートにのみ制御電圧Ｖｃが印加され、トランジスタＭＰＢのゲート電位が電圧Ｖｂに固定されているためである。差動信号としてさらなる差動段に制御電圧Ｖｃが印加される場合、即ちトランジスタＭＰＡのゲートに＋Ｖｃ／２の電圧が印加され且つトランジスタＭＰＢのゲートに−Ｖｃ／２の電圧が印加される場合、より直線的な且つより対称的な特性を予想することができる。
【００４７】
プロセス変動のために、式（３）における変数ＫＭＰＡの正確な値を予測することは不可能である。これを、実際の設計では、制御電圧Ｖｃが十分なマージンを有することを確実にすることによって考慮に入れなければならない。即ち、実際の制御電圧Ｖｃはシミュレーションが示すものよりも大きな範囲を経験する場合がある。また、再設計を回避するには、Ｖｃの拡張された同調レンジ内で、付加されたオフセット制御回路が無視できる程度の影響しか実際に有さないことを確認することが重要である。
【００４８】
差動段によってさらなる電流Ｉｃをシングルエンド信号として送ることにより、その演算増幅器に対する影響が最小限に抑えられる。代替的に、差動信号を用いればさらなる電流Ｉｃを演算増幅器に印加することができる。これは、トランジスタＭＮＡおよびＭＮＢを除去し、トランジスタＭＰＡのドレインを直接ノードＢに接続することによって実現することが可能である。これにより２つのＮＭＯＳトランジスタを節約することができる。しかし、ノードＢは高インピーダンスノードであるため、演算増幅器の通常動作により大きな影響が生じるおそれがある。
【００４９】
尚、提示された本発明の実施の形態は、様々に変化させることができる単なる選択された実施の形態を構成するに過ぎない。
【図面の簡単な説明】
【００５０】
【図１】本発明の原理を示している。
【図２】本発明による演算増幅器の実施の形態を示している。
【図３】図２を実施した場合のシミュレーション結果の図である。
【図４】従来のＣＭＯＳ演算増幅器を示している。
【図１】
2005536925.tif 000005
【図２】
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【図３】
2005536925.tif 000007
【図４】
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【国際調査報告】
2005536925.tif 000009
2005536925.tif 000010