(57)【要約】  アナログ信号（AS）をデジタル信号（DS）に変換可能なビット検出の構成に関する発明が開示される。アナログ信号（AS）は量子化手段（11）に供給される。量子化手段（11）の後に、出力信号S1が移送検出手段PD1（12）に供給される。出力信号S1からもサンプルが得られる。位相検出手段PD1（12）の出力信号PH2は、出力信号S1とクロック信号C2との間の位相差に依存する。クロック信号C2の周波数が出力信号S1の周波数にほぼ等しい場合、位相検出手段PD1（12）の出力信号PH2がゆっくりと変化する。従って、アナログ・デジタル変換器ADC（13）は、クロック信号C1で示される遅いレートで出力をサンプリングすることができる。クロック信号C1は、nの数でクロック信号C2を割ることによりC2から導き出され、nは1より大きい。クロック信号C2のクロック周期で位相差を得るために、アナログ・デジタル変換器ADC（13）の処理された信号PrSが補間される。このことは、異なる方法で行われ得る。特別の実施例は、離散時間型オシレータを備えたデジタル位相ロックループDPLL（2）を有する。得られた位相差がビット判定部（3）で用いられ、サンプルを出力する。
2005510936.tif 000002
【特許請求の範囲】
【請求項１】
振幅を有するアナログ信号を、前記アナログ信号が導き出されるビット列を表すデジタル信号に変換可能なビット検出の構成であって、
−前記アナログ信号を更なる処理に適した処理された信号に変換可能であり、出力信号S1を作ることが可能であり、クロック信号C1で制御されたサンプリングレートで前記処理された信号を出力可能なアナログ・デジタル変換器ADCを有する前処理部と、
−前記処理された信号をロックすることが可能であり、前記クロック信号C1を用いて位相信号PH1を出力可能なデジタル位相ロックループDPLLと、
−前記位相信号PH1と前記クロック信号C1と前記出力信号S1とを用いて前記デジタル信号とクロック信号C3を出力可能なビット判定部と
を有し、
クロック信号C2を用いて、nの数でクロック信号C2の周波数を割ることにより前記クロック信号C1を作ることが可能なクロック分割手段の存在により特徴付けられ、nが１より大きい整数値であり、前記前処理部が、
−前記アナログ信号の前記振幅を量子化することにより前記出力信号S1を作ることが可能な量子化手段と、
−前記出力信号S1と前記クロック信号C2との間の位相差ΔP1を判断可能であり、振幅を有する出力信号PH2であってPH2の振幅が前記位相差ΔP1を示す出力信号PH2をアナログ・デジタル変換器ADCに供給可能な位相検出手段PD1と、
−前記クロック信号C2を用いて前記出力信号S1をサンプリング可能であり、前記クロック信号C1のクロック周期の間に前記出力信号S1のn個のサンプル、すなわちサンプルy=1からサンプルy=nを保持可能なサンプリング及び保持部を有するビット判定部であって、nがクロック信号C2の分割数であるビット判定部と
を更に有するビット検出の構成。
【請求項２】
請求項１に記載のビット検出の構成であって、
前記位相信号PH1が、前記n個のサンプルのうちのどれが前記クロック信号C1で示される時に有効であるかを示すn個の要素を有することを特徴とするビット検出の構成。
【請求項３】
請求項２に記載のビット検出の構成であって、
前記出力信号PH2の前記振幅が前記位相差ΔP1に反比例し、
前記位相ロックループDPLLが、
−前記処理された信号とフィードバック信号との間の位相差を示す位相差の信号ΔP2を生成可能な位相検出手段PD2と、
−前記位相差の信号ΔP2をフィルタリングすることにより、フィルタリングされた信号を作ることが可能な積分低域通過フィルタと、
−それぞれの離散時間型オシレータDTOが、
−前記DTOの指標xと等しい数xで前記フィルタリングされた信号の乗算である乗算された信号を作ることが可能な乗算手段と、
−前記乗算された信号と前記フィードバック信号との合計である合計された信号SUMxを作ることが可能な合計手段と、
−ビット表示のk番目の最下位ビットより大きい前記合計された信号SUMnのビット表示の全てのビットをリセットすることにより、切り捨てられた信号を作ることが可能であり、前記位相信号PH1の前記n個の要素を作ることが可能な切り捨て部であって、前記合計された信号SUM1のサンプルのビット表示のk+1のビットが、前記合計された信号SUMnの直前のサンプルのビット表示のk+1のビット以外の値を有する場合に、第１の要素が1の値を有し、サンプルy=1が有効であることを示し、前記合計された信号SUMxのサンプルのビット表示のk+1のビットが、前記合計された信号SUMx-1のビット表示のk+1のビット以外の値を有する場合に、xが1より大きい位相信号の第xの要素が1の値を有し、サンプルy=xが有効であることを示す切り捨て部と、
−前記クロック信号C1の１つのクロック周期の間に前記切り捨てられた信号の値を保持することにより、前記フィードバック信号を作ることが可能なバッファと
を有する離散時間型オシレータDTOx=1からDTO x=nと
を有することを特徴とするビット検出の構成。
【請求項４】
請求項１に記載のビット検出の構成であって、
−電圧制御オシレータ（VCO）電圧に依存して周波数を有する前記クロック信号C2を作ることが可能な電圧制御オシレータと、
−出力信号S1と出力信号PH2と処理された信号とから選択された信号の周波数に依存して前記VCO電圧を作ることが可能な周波数検出手段であって、前記選択された信号を処理するように設計された周波数検出手段と
を更に有することを特徴とするビット検出の構成。
【請求項５】
請求項１に記載のビット検出の構成であって、
前記出力信号S1が所定のレベルL1と交差し、前記クロック信号C2が所定のレベルL2と交差する位置の相対位置を示す位置信号を出力可能な位置判断手段を更に有し、
サンプルが切り替わり得るかどうかを判断するために、前記ビット判定部が前記位置信号を使用可能であることを特徴とするビット検出の構成。
【請求項６】
請求項１に記載のビット検出の構成であって、nが8に等しいことを特徴とするビット検出の構成。
【請求項７】
請求項１ないし６のうちのいずれか１項に記載のビット検出の構成であって、
前記前処理部が、
−前記位相差ΔP1が急な位相変化を示す場合に、反転状態と非反転状態との間を切り替えることで急な変化を除去することにより、前記出力信号PH2から導き出される第１の変換された信号を生成し、
−前記前記変換された信号を前記アナログ・デジタル変換器ADCに供給し、
−前記位相の変化を示す制御信号を出力するための
第１の変換手段を有し、
前記デジタル位相ロックループDPLLが、前記制御信号を用いることにより反転状態と非反転状態との間を切り替えることで急な変化を加えることにより、前記処理された信号PrSから導き出される第２の変換された信号を生成可能な第２の変換手段を更に有することを特徴とするビット検出の構成。
【請求項８】
請求項１に記載のビット検出の構成で提供される情報媒体に記録された情報を再生する装置。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、振幅を有するアナログ信号を、アナログ信号が導き出されるビット列を表すデジタル信号に変換可能なビット検出の構成に関するものであり、
−アナログ信号を更なる処理に適した処理された信号に変換可能であり、出力信号S1を作ることが可能であり、クロック信号C1で制御されたサンプリングレートで処理された信号を出力可能なアナログ・デジタル変換器ADCを有する前処理部と、
−処理された信号をロックすることが可能であり、クロック信号C1を用いて位相信号PH1を出力可能なデジタル位相ロックループDPLLと、
−位相信号PH1とクロック信号C1と出力信号S1とを用いてデジタル信号とクロック信号C3を出力可能なビット判定部と
を有する。
【０００２】
本発明はまた、前記のビット検出の構成を有する情報媒体で情報を再生する装置に関するものである。
【０００３】
前記のビット検出の構成の実施例は、欧州特許出願0342736からわかる。
【０００４】
既知のビット検出の構成は、前処理部のアナログ・デジタル変換器ADCを用いることにより、アナログ信号を処理された信号に変換する。従って、処理された信号はアナログ信号のサンプルを有する。アナログ・デジタル変換器ADCは、クロック信号C1により制御され、前記クロック信号C1は、アナログ信号が導き出されるビット列とほぼ等しいビットレート又はそれより大きいビットレートの周波数を有する。以下、ビット列のビットはまた、チャネルビットと称される。以下、アナログ信号のチャネルビットのビットレートはまた、チャネルビットレート又はチャネルビット周波数と称される。デジタルPLLはチャネルビットレートを示す位相信号PH1を出力可能である。ビット判定部は、所定のレベルの位相信号PH1との第１の交差を判断可能であり、処理された信号を用いることにより第１の交差の近くの時点でアナログ信号のサンプルの徴候を判断することによって、デジタル信号を出力可能である。従って、この場合、処理された信号は冒頭の段落で述べられた信号S1として用いられる。ビット判定部は、デジタルデータと同期するクロック信号C3を出力可能である。クロック信号C3は位相信号PH1から導き出される。クロック信号は、正確な時に正確なビットをクロック出力するために使用される。既知のビット検出の構成もまた、クロック信号C1のゼロ交差と処理された信号のゼロ交差との位相差を判断する補間手段を有する。前記位相差に従って、処理された信号の位相が訂正され、その後デジタルPLLに供給される。
【０００５】
アナログ・デジタル変換器ADCがチャネルビットレートで定められたレートでサンプリングしなければならないことは明らかである。チャネルビットレートの更なる要求で、アナログ・デジタル変換器ADCはまた、更なるレートでサンプリングしなければならない。相対的に高いチャネルビットレートでアナログ信号を処理することができないことが、既知のビット検出の構成の欠点である。更に、相対的に高いサンプリングレートでサンプリング可能なアナログ・デジタル変換器ADCは、相対的に高価である。デジタルPLLが動作する速度もまた、チャネルビットレートで定められ、それ故に、デジタルPLLの要求も更なるチャネルビットレートと共に高くなる。
【０００６】
冒頭の段落で説明したような、相対的に高いチャネルビットレートでアナログ信号を処理可能であり、相対的に低コストでもあるビット検出の構成を提供することが、本発明の第１の目的である。
【０００７】
前記のビット検出の構成で提供される情報媒体に記録された情報を再生する装置を提供することが、本発明の第２の目的である。
【０００８】
第１の目的は、クロック信号C2を用いて、nの数でクロック信号C2の周波数を割ることによりクロック信号C1を作ることが可能なクロック分割手段をビット検出の構成が更に有することで実現され、nが１より大きい整数値であり、前処理部が、
−アナログ信号の振幅を量子化することにより出力信号S1を作ることが可能な量子化手段と、
−出力信号S1とクロック信号C2との間の位相差ΔP1を判断可能であり、振幅を有する出力信号PH2であってPH2の振幅が位相差ΔP1を示す出力信号PH2をアナログ・デジタル変換器ADCに供給可能な位相検出手段PD1と、
−クロック信号C2を用いて出力信号S1をサンプリング可能であり、クロック信号C1のクロック周期の間に出力信号S1のn個のサンプル、すなわちサンプルy=1からサンプルy=nを保持可能なサンプリング及び保持部を有するビット判定部であって、nがクロック信号C2の分割数であるビット判定部と
を更に有する。
【０００９】
クロック信号C2と出力信号S1との周波数の差が相対的に小さい場合に、位相検出手段PD1の出力信号PH2は、相対的に低い周波数を有する。従って、アナログ・デジタル変換器ADCは相対的に低いレートでサンプリングすることが可能であり、それ故にADCは相対的に簡単で安価なものになる場合がある。このため、クロック信号C1はクロック信号C2より低い周波数を有する場合があり、実際にクロック信号C2の周波数をnの数で割ることにより、クロック信号C1がクロック信号C2から導き出される。アナログ・デジタル変換器ADCは、サンプリングレートを処理するためにクロック信号C1を用いることができ、処理された信号を結果として生じる。
【００１０】
量子化手段はアナログ信号を量子化する。一般に使用される量子化手段は閾値の検出器である。閾値の検出器はアナログ信号をデジタル信号に変換する。アナログ信号が所定の閾値のレベルより上である場合に、出力信号S1が1の値を有する。そうでない場合、出力信号は0の値を有する。サンプリング及び保持部は、前記0と1とをサンプリングすることが可能である。位相検出手段PD1はまた、より簡単になり、より高い周波数で動作し得るように、デジタルで実施され得る。
【００１１】
ビット判定部は、位相信号PH1を用いて、チャネルビットに関して同期するデジタル信号を作ることが可能であり、それによってクロック信号C1を用いてデジタル信号を出力可能である。サンプリング及び保持部は、n個のサンプルを保持可能である。このサンプリング及び保持部は、クロック信号C1の各周期で読み取られ、クロック信号C1の各周期の間にクロック信号C2のn個の周期が存在する。n個のサンプルは、チャネルビット周波数とクロック信号C2の周波数との比率に依存する数のチャネルビットを有する。例えばクロック信号C2の周波数がチャネルビット周波数にほぼ等しい場合、n個のサンプルはn個のチャネルビットを有する。クロック信号C2の周波数がチャネルビット周波数の1.5倍である場合、n個のサンプルは2n/3のチャネルビットを有する。この比率でnが3に等しい場合、3個のサンプルは2個のチャネルビットを含む。
【００１２】
従って、１つのサンプルは、他のサンプルによって既に表されたチャネルビットの二重の値を含み得る。位相差が所定の値を超える場合、対応するサンプルは二重の値を含み得るサンプルであり、ビット判定部はデジタル信号にそのサンプルを出力しないことを決定し得る。以下、サンプルを出力しない決定はまた、サンプルの廃棄と称される。処理された信号の振幅が位相差を表すため、どのサンプルが廃棄されるかが、処理された信号から判断され得る。デジタル位相ロックループが、処理された信号にロックするため、どのサンプルが用いられ、どのサンプルが廃棄されるかを判断するために、信号PH1もまた使用され得る。最初は、位相差とPH1の振幅はゼロから開始し得る。振幅が所定の値を超えると、対応するサンプルが廃棄され得る。対応するサンプルは、所定の値が交差される時点に最も近いサンプルである場合がある。その交差の後は、所定の閾値の振幅が交差される毎に、対応するサンプルが廃棄され得る。
【００１３】
クロック信号C2の周波数がチャネルビット周波数とほぼ等しい場合、処理された信号の周波数は相対的に低い。そしてPH1もまた相対的に低い周波数を有する。PH1の振幅がクロック信号C1で定められたサンプリング時にのみわかるため、例えばn個のサンプリング時に振幅を補間することにより、S1のサンプルに対応するPH1の振幅が定められなければならない。このことは、クロック信号C1の各周期の間にn個の時点でPH1の振幅を結果として生じる。n個の時点のうちの１つでPH1の振幅が複数の閾値を超える場合、S1の対応するサンプルが廃棄され得る。
【００１４】
PH1の周波数が相対的に低い場合、PH1の振幅が複数の所定の値を超える時は相対的に稀である。このことは、ほとんど全てのS1のサンプルがデジタル信号に出力されることを結果として生じる。PH1の周波数が相対的に低い場合、クロック信号C2の周波数とチャネルビットレートがほぼ同じであるため、前記のことは望ましい結果である。前記周波数が全く同じである場合、全てのサンプルが出力される。
【００１５】
PH1の周波数が相対的に高い場合、PH1の振幅が複数の所定の値を超える時は相対的に頻繁である。このことは、より小さい数のS1のサンプルがクロック信号C1の２つの続いて生じる周期の間にデジタル信号に出力されることを結果として生じる。
【００１６】
nが1に等しい場合、アナログ・デジタル変換器ADCは既知のビット検出の構成のアナログ・デジタル変換器ADCと同じ速度でサンプリングを行う。従って、nが1の場合には本発明の目的は達成されない。デジタル位相ロックループDPLLとビット判定部に供給されるクロック信号は、明示的にクロック信号C1である必要はない。処理された信号のナイキスト基準を実現するクロック信号で足りる。クロック信号C2は常にクロック信号C1より高いレートを有するため、デジタル位相ロックループDPLLとビット判定部の場合には、クロック信号C1の代わりにクロック信号C2が用いられ得る。
【００１７】
実施例では、nは8に等しい。多くのデジタルシステムは8ビット単位で動作するため、この実施例は相対的に容易に実施可能である。しかし、nが整数という条件であれば、nは他の値を有する可能性がある。nが1と等しい場合、ADCが相対的に高いレートでサンプリングしなければならないため、ビット検出の構成は本発明の目的を実現しない。nの一般的な値は、2の乗数であり、例えば16、64、128又は256である。
【００１８】
アナログ信号からデジタル信号を導き出すために、アナログ・デジタル変換器ADCはチャネルビットレートと同じ又はそれより大きいレートでサンプリングする必要がないことが、以前の段落からわかる。位相信号PH2が相対的に低い周波数を有するため、チャネルビットレートより低いレートで足りる。これに対して、既知のビット検出の構成では、ナイキスト基準を満足するために、アナログ・デジタル変換器ADCは相対的に高いレートでサンプリングしなければならない。
【００１９】
本発明のよる構成の実施例において、位相信号PH1は、n個のサンプルのうちのどれがクロック信号C1で示される時に有効であるかを示すn個の要素を有し、nが前述の値を有する。デジタル位相ロックループDPLLは、前述の段落で説明された方法と同じ方法で、すなわち位相信号PH1を補間することにより、n個の要素を生成し、PH1の振幅が複数の所定の値を超えたかどうかを判断し得る。
【００２０】
好ましい実施例において、出力信号PH2の振幅は位相差ΔP1に反比例し、位相ロックループDPLLは、
−処理された信号とフィードバック信号との間の位相差を示す位相差の信号ΔP2を生成可能な位相検出手段PD2と、
−位相差の信号ΔP2をフィルタリングすることにより、フィルタリングされた信号を作ることが可能な積分低域通過フィルタと、
−それぞれの離散時間型オシレータDTOが、
−DTOの指標xと等しい数xでフィルタリングされた信号（Fs）の乗算である乗算された信号を作ることが可能な乗算手段と、
−乗算された信号とフィードバック信号との合計である合計された信号SUMxを作ることが可能な合計手段と、
−ビット表示のk番目の最下位ビットより大きい合計された信号SUMnのビット表示の全てのビットをリセットすることにより、切り捨てられた信号を作ることが可能であり、位相信号PH1のn個の要素を作ることが可能な切り捨て部であって、合計された信号SUM1のサンプルのビット表示のk+1のビットが、合計された信号SUMnの直前のサンプルのビット表示のk+1のビット以外の値を有する場合に、第１の要素が1の値を有し、サンプルy=1が有効であることを示し、合計された信号SUMxのサンプルのビット表示のk+1のビットが、合計された信号SUMx-1のビット表示のk+1のビット以外の値を有する場合に、xが1より大きい位相信号の第xの要素が1の値を有し、サンプルy=xが有効であることを示す切り捨て部と、
−クロック信号C1の１つのクロック周期の間に切り捨てられた信号の値を保持することにより、フィードバック信号を作ることが可能なバッファと
を有する離散時間型オシレータDTOx=1からDTO x=nを有する。
【００２１】
DPLLは処理された信号とフィードバック信号とを同期することが可能である。クロック信号C2がチャネルビット周波数とほぼ同じ周波数を有する場合、全てのサンプルがデジタル信号で出力され得る、すなわち全てのサンプルが有効である。このことは、合計された信号SUM1のビット表示のk+1のビットが、クロック信号C1の１つのクロック周期前の合計された信号SUMnのビット表示のk+1のビットと異なり、xが１より大きい合計された信号SUMxのビット表示のk+1のビットが、全ての合計された信号のうちの合計された信号SUMx-1のビット表示のk+1のビットと異なることを意味する。この場合、フィルタリングされた信号は、合計された信号のビット表示のk+1ビットにより表された値とほぼ同じ値を有し、それ故にk+1のビットがその後の合計された信号のビット表示の間で交互になる。
【００２２】
チャネルビット周波数が減少すると、処理された信号の周波数が増加する。前記信号が位相差ΔP1と反比例するため、クロック信号C1のサンプリング時において処理された信号の振幅が減少する。従って、フードバック信号の振幅も減少する。このことは、フィルタリングされた信号の値を下げることにより達成される。なぜなら、フィルタリングされた信号を下げると、そのうち、合計された信号SUMxのビット表示のk+1のビットが、合計された信号SUMx-1のk+1のビットと同じ値を有するからである。このビットは有効ではなく、デジタル信号に出力されない。
【００２３】
デジタルPLLがロック状態にある場合、位相差の信号ΔP2は、ほぼゼロの値を有する。積分低域通過フィルタの積分効果により、フィルタリングされた信号がその値を維持し、それによってフィードバック信号の周波数を維持する。
【００２４】
前述の補間は、この実施例において実際にn個の離散時間型オシレータDTOx=1からDTOx=nで実行される。
【００２５】
一例として、nが8と等しく、１つのサンプリング時にSUM1からSUM8の信号のk+1ビットが、
SUM1=0,  SUM2=1,  SUM3=0,  SUM4=0,
SUM5=1,  SUM6=0,  SUM7=１,  SUM8=0
である。この場合、SUM3とSUM4を比較した場合に、k+1のビットが同じ値を有する。このことは、サンプルy=4が廃棄され得ることを示す。
【００２６】
位相差の信号ΔP2がゆっくりと変化する場合、フィードバック信号は早く変化し、合計された信号SUMxのk+1のビットが更に頻繁に切り替わる。位相差の信号ΔP2が低い周波数の場合、クロック信号C2の周波数がチャネルビット周波数とほぼ等しく、それ故にほとんど全てのサンプルが出力され得るため、前記のことは論理的な結果である。位相差の信号ΔP2がより早く変化する場合、フィードバック信号がよりゆっくりと変化し、合計された信号のk+1のビットがより頻度が低く切り替わる。この場合、クロック信号C2の周波数がチャネルビット周波数より高くなり、いくつかのサンプルが廃棄され得る。サンプリング及び保持部のサンプルが、クロック信号C1を用いて並行にクロック出力され得る。その場合、クロック信号C2はクロック信号C3として用いられる。その結果、デジタル信号DSがサンプリング及び保持部でn個のサンプルを有する。デジタル信号DSはまた、n個のサンプルのうちのどれが有効であるかを示す位相信号PH1のn個の要素を有する。その他、サンプリング及び保持部のn個のサンプルは、クロック信号C3を用いて直列にクロック出力される場合があり、前記クロック信号C3は、クロック信号C1のクロック周期で位相信号PH1のn個の要素を順番に並べることにより得られる。
【００２７】
更なる実施例は、
−VCO電圧に依存して周波数を有するクロック信号C2を作ることが可能な電圧制御オシレータと、
−出力信号S1と出力信号PH2と処理された信号とから選択された信号の周波数に依存してVCO電圧を作ることが可能な周波数検出手段であって、前記選択された信号を処理するように設計された周波数検出手段と
を更に有する。
【００２８】
この実施例において、クロック信号C2の周波数は、出力信号S1、出力信号PH2又は処理された信号の周波数に関係し、チャネルビット周波数にも関係するため、デジタル信号のビット数は一定に保たれる。クロック信号C2の周波数がチャネルビット周波数とほぼ等しい場合、全てのサンプルがクロック信号C1の各クロック周期でデジタル信号に出力され得る。出力信号S1が用いられる場合、測定される周波数はちょうどチャネルビットレートであり、VCOの周波数がその結果確立され得る。また、周波数検出手段とVCOはアナログ領域で動作し得る。出力信号PH2を用いる場合、測定される周波数は、クロック信号C2とチャネルビットレートとの間の周波数の差の測定量である。この差を最小化するためにVCOが制御される。ここでもまた、周波数検出手段とVCOがアナログ領域で動作し得る。処理された信号が用いられる場合、この場合も同様に、測定される周波数は、クロック信号C2とチャネルビットレートとの間の周波数の差である。しかし、処理される信号がデジタル信号である場合、周波数検出手段はデジタル信号を処理するように設計される。
【００２９】
更に別の実施例において、ビット検出の構成は、出力信号S1が所定のレベルL1と交差し、クロック信号C2が所定のレベルL2と交差する位置の相対位置を示す位置信号を出力可能な位置判断手段を更に有し、サンプルが切り替わり得るかどうかを判断するために、ビット判定部が位置信号を使用可能である。
【００３０】
クロック信号C2の位相が出力信号S1の位相にロックされないため、サンプリング及び保持部は、対応するチャネルビット以外の値を有するサンプルを受け取り得る。この状態は発生する可能性があり、ゼロ交差と呼ばれる。ゼロ交差は、AC信号の振幅がゼロの値を有する時点である。信号がまたDC要素を有する場合、ゼロ交差は信号の振幅がDC要素の値を有する時点として定められる。この実施例において、ゼロ交差は、所定のレベルL1及びL2と信号とを比較することによって定められる。
【００３１】
クロック信号C2と出力信号S1との間の位相差は、サンプリング及び保持部がゼロ交差の近くの領域でサンプリングをするほど大きい可能性がある。以下の例において、クロック信号C2が出力信号S1に遅れることを仮定し、それはサンプリング時がチャネルビットのタイミングより遅い時間であることを意味する。出力信号S1のゼロ交差の前にサンプリング及び保持部がサンプリングすることをクロック信号C2が示す場合、サンプルは、対応するチャネルビットに関して正確な値を有する。しかし、サンプリング及び保持部が出力信号C2のゼロ交差の後にサンプルすることをクロック信号C2が示す場合、サンプルは、対応するチャネルビット以外の値を有する。このサンプルは、正確な値を有するために切り替わり得る。
【００３２】
ビットが切り替わり得る場合、位置信号はそれを示す値を有する。ビット判定部は、対応するサンプルを切り替え得る。
【００３３】
ビット検出の構成の実施例において、前処理部は、
−位相差ΔP1が急な位相変化を示す場合に、反転状態と非反転状態との間を切り替えることで急な変化を除去することにより、出力信号PH2から導き出される第１の変換された信号を生成し、
−前記変換された信号をアナログ・デジタル変換器ADCに供給し、
−位相の変化を示す制御信号を出力するための
第１の変換手段を有し、それにおいて、デジタル位相ロックループDPLLは、制御信号を用いることにより反転状態と非反転状態との間を切り替えることで急な変化を加えることにより、処理された信号PrSから導き出される第２の変換された信号を生成可能な第２の変換手段を更に有する。
【００３４】
前の実施例において、位相差ΔP1が359度から0度まで達すると、出力信号PH2が急な変化を示す。この変化は、アナログ・デジタル変換器ADCの性能に高い要求を設ける。第１の変換手段は、急な変化を除去する。従って、アナログ・デジタル変換器ADCの要求が緩和され得る。第２の変換手段は、デジタル位相ロックループDPLLによる更なる処理が前の実施例と同じになり得るように変化を元に戻す。
【００３５】
本発明の第２の目的は、本発明によるビット検出の構成で提供された情報媒体に記録された情報を再生する装置で実現される。
【００３６】
前記装置はまた、
−情報媒体から情報を読み取り可能な読み取りヘッドと、
−情報媒体と読み取りヘッドとの間の相対的な置換を引き起こす置換手段と、
−読み取りヘッドから生じる信号をアナログ信号に処理可能な信号処理部と、
−デジタル信号をデコード可能なチャネルデコード手段と
を有する。
【００３７】
情報媒体の情報を再生する装置は、相対的に低いサンプリングレートを備えたアナログ・デジタル変換器を有するビット検出の構成を使用可能である。
【００３８】
本発明によるビット検出の構成と情報を再生する装置の前記及び他の形態が、図面から明らかになり、図面を用いて説明される。
【００３９】
図１に示されたビット検出の構成の実施例において、アナログ信号ASは、処理された信号PrSに前処理部1によって変換される。デジタル位相ロックループDPLL2は、処理された信号PrSにロックし、位相信号PH1を出力する。ビット判定部は、位相信号PH1とクロック信号C1と出力信号S1とを用いてデジタル信号DSとクロック信号C3とを出力する。クロック分割手段4は、nの数でクロック信号C2の周波数を割ることにより、クロック信号C1を作る。量子化手段11はアナログ信号ASの振幅を量子化し、結果の信号S1を出力する。位相検出装置PD112は、出力信号S1とクロック信号C2との間の位相差ΔP1を判断し、出力信号PH2をADCに供給する。ADCは、クロック信号C1により制御されたレートで出力信号PH2をサンプリングする。サンプリング及び保持部31は、出力信号S1をサンプリングし、クロック信号C2を用いてバイナリのサンプルを得る。クロック信号C1のクロック周期の終わりに、サンプリング及び保持部31がn個のサンプルを有する。ビット判定部が、クロック信号C1の次の周期の始めに全ての前記サンプルを出力する場合があり、又はそれが前記サンプルのより小さい選択部分を出力する。いくつかのサンプルは廃棄され得る。
【００４０】
図２Ａにおいて、アナログ信号AS5がレベル8と共に示される。次の例において、量子化手段11の実施例は閾値の検出手段である。サンプルの値が所定のレベルより上である場合に、閾値の検出手段がサンプルをロジック1として解釈し、サンプルの値が所定のレベルより下である場合に、ロジック0として解釈する。図２Ａに示されるレベル8が所定のレベルである。クロック信号C2のサンプリング時が円印6で示される。元のデータのサンプリング時が×印7で示される。図２Ｂにおいて、パルスの立ち上がりが×印7に対応するサンプリング時を示し、すなわちこの信号がチャネルビットレートを表す。図２Ｃにおいて、パルスの立ち上がりが円印6に対応するサンプリング時を示し、すなわちこの信号がクロック信号C2を表す。
【００４１】
図２Ａのアナログ信号ASに含まれるチャネルビットは1111  0001である。出力信号S1をサンプリングした後にサンプリング及び保持部が有するデータは、1111  0001である。１つのチャネルビットが２度サンプリングされることが明らかである。この場合、サンプリング及び保持部が有する５番目のビット、すなわちサンプルy=5が廃棄され得る。
【００４２】
更に、図２Ｄにおいて、実線で示される出力信号PH2がチャネルビットレートに比べて相対的に低い周波数を有することが明らかである。ADC13は相対的に低いレートでサンプリングし得る。クロック信号C2の外乱のため、及び位相差ΔP1が正確に線形の方向を有していないため、出力信号PH2はノイズを有する。従って、処理された信号PrSが出力信号PH2のサンプリングされたバージョンであるため、それもまたノイズを有する。前記外乱を抑圧するために、デジタルPLL2が処理された信号PrSを滑らかにする。
【００４３】
図２Ａから２Ｄに示すように、第１の時点でクロック信号C2とチャネルビットレートとの間の位相差は、１つのチャネルビットが２度サンプリングされるほど大きくなる。この第１の時点は、出力信号PH2の振幅が所定の値と交差する第２の時点に対応する。ADC13がクロック信号C2のクロック周期よりn倍遅いクロック周期でサンプリングするため、サンプリング及び保持部31が有するn個のサンプルのうちのどれが廃棄され得るかが、処理された信号PrSから明らかではない。しかし、図３に示される通り、処理された信号PrSが補間され、どのサンプルが廃棄され得るかについての情報を取得し得る。所定のレベルLより大きい補間に対応する最初のサンプルが廃棄され得る。所定の値Lの２倍以上大きい対応する補間を有する次のサンプルが廃棄され得る。処理された信号PrSがある時点でゼロを返すと、当然ながら次のサンプルを廃棄する基準が所定のレベルLと交差する。図３において、C1とC2は対応するクロック信号の周期である。デジタルPLL2の実施例が処理された信号PrSと類似の信号を出力すると、処理された信号PrSの代わりに位相信号PH1も使用され得る。その場合、ビット検出部3で補間が行われ得る。
【００４４】
図４において、位相検出手段21が、積分低域通過フィルタ22によってフィルタリングされた位相差の信号ΔP2を出力する。フィルタリングされた信号FSは、乗算手段231から238に供給される。乗算された信号は、合計手段241から248に供給される。合計された信号SUM1からSUM8は、切り捨て手段25に供給される。合計された信号SUM8は、切り捨て手段によって切り捨てられ、切り捨てられた信号TrSとしてバッファ26に供給される。この文脈における切り捨ては、ビット表示のk番目の最下位ビットより大きい合計された信号SUMnのビット表示の全てのビットをリセットすることを意味する。DTO_8の合計された信号SUM8が10進数の値で83を有する場合、8ビットのそのサンプルのビット表示は0101  0011である。kが4に等しい場合、切り捨てられた信号TrSのサンプルは0000  0011に等しくなり、それは10進数の3を表す。切り捨てられた信号TrSはクロック信号C1によりバッファにクロック入力され、C1の１つのクロック周期の間にフィードバック信号FBとして出力される。フィードバック信号FBは、合計手段241から248により乗算された信号に加えられる。フィードバック信号FBの位相もまた、位相検出手段21により処理された信号PrSの位相と比較される。位相信号PH1は8個の要素S1VからS8Vを有する。信号S1VからS8Vは、クロック信号C1によって示された時に8個のサンプルのうちどれが有効であるかを示す。以下、この信号の1の値は、対応するサンプルが有効であり、デジタル信号DSに出力され得ることを示す。
【００４５】
図５Ａにおいて、処理された信号PrSとフィードバック信号FBとチャネルビット周波数ChBfを表す信号とが示され、nは8に等しい。横軸にクロック信号C1とクロック信号C2の周期が挿入される。フィードバック信号FBと処理された信号PrSがクロック信号C1でクロック処理される。クロック信号C2は例示的な目的で含まれる。この例において、クロック信号C2はチャネルビット周波数ChBfより少し高い周波数を有する。結果として、処理された信号PrSが相対的に遅く変化している。クロック信号C1の各クロック周期にフィードバック信号FBがバッファに入れられる。位相検出手段PD221は、処理された信号PrSとフィードバック信号FBとを同期することを試みる。もしそうであれば、フィードバック信号FBの瞬間的な振幅が処理された信号PrSの振幅に実質的に等しくなる。サンプリング及び保持部31によって得られたほとんど全てのサンプルがデジタル信号DSに出力され得るため、その後の合計された信号SUMxのk+1のビットが変化している。このことは、フィルタリングされた信号FSが相対的に高い値を有することを意味する。例えばk+1のビットが10進数の値の256を表す場合、フィルタリングされた信号FSは約250の値を有する。このことは、その後の合計された信号SUMxのk+1のビットを変化させることを引き起こし、信号S1VからS8Vが1の値を有し、全てのサンプルが出力され得ることを示す。
【００４６】
図５Ｂにおいて、チャネルビット周波数ChBfが、図５Ａに示される例のチャネルビット周波数ChBfより実質的に低い。このことは、処理された信号PrSがより早く変化することを引き起こす。結果として、フィードバック信号FBと処理された信号PrSとを同期するために、フィードバック信号FBの周波数が減少する。フィードバック信号FBの周波数を減少させるために、フィルタリングされた信号FSが減少する。フィルタリングされた信号は、例えば200の値を有する。ある時点で、その後の合計された信号SUMxのk+1のビットが変化せず、対応するサンプルが出力されない。
【００４７】
図６に描かれた実施例において、クロック信号C2は、電圧制御オシレータVCOによって作られる。周波数検出手段は、出力信号PH2の周波数の機能、又は処理された信号PrSの周波数の機能、若しくは出力信号S1の周波数の機能としてVCO電圧を作る。出力信号PH2又は出力信号S1の周波数を用いた実施例の電圧制御オシレータVCOと周波数検出手段FDは、アナログ電子機器として実施され得る。処理された信号PrSがデジタルであるため、処理された信号PrSを用いた実施例の周波数検出手段FDは、好ましくはデジタルで実施される。VCO電圧と周波数検出手段FDの入力信号の周波数との間の関係もまた、周波数検出手段FDの入力信号として用いられる信号に依存する。例えば、出力信号S1は、処理された信号PrSより高い周波数を有する。
【００４８】
図７の位置判断手段LDMは、出力信号S1のゼロ交差の位置と、クロック信号C2のゼロ交差の位置とを判断可能である。図８Ａに示す通り、出力信号S1のゼロ交差の直前のサンプル6が受け取られた場合、サンプルの値は1である。対応するチャネルビットもまた1の値を有し、サンプルが正確な値を有する。図８Ｂに示す通り、出力信号のゼロ交差の直後のサンプル6が受け取られた場合、サンプルの値は0である。従って、サンプルの値が不正確であり、切り替えられ得る。位置信号は、ビット判定部にこのサンプルを切り替えるように指示し得る。位置信号は、例えばクロック信号C2と同じ周波数を備えたビット列である可能性があるが、対応するビットが好ましくは切り替えられるべきでない場合に0の値を備え、対応するビットが好ましくは切り替えられるべきである場合に1の値を備える。
【００４９】
図９において、出力信号PH2は第１の変換手段14の入力に供給される。第１の反転信号CvS1がアナログ・デジタル変換器ADC13に供給される。制御信号CSもまた、第１の変換手段14により生成される。制御信号CSは、第２の変換手段27に供給される。第２の変換手段27は制御信号CSを用いて急な変化を元に戻す。
【００５０】
図１０Ａにおいて、出力信号PH2がいくつかの急な変化を示す。図１０Ｂに示されるP1の時点とP2の時点の間に、出力信号PH2が反転され、それによって、P1とP2の時点での２つの急な変化を除去する。制御信号CSもまた、図１０Ｃでわかるように生成される。この例において、制御信号CSは急な変化の時のパルスを有する。第２の変換手段27も同様の方法で動作する。
【００５１】
図１０において、置換手段200が読み取りヘッド300に関して情報媒体100を置換する。信号処理部400が読み取りヘッド300から生じる信号をアナログ信号ASに変換する。読み取りヘッド300は、例えばレーザー部と、情報媒体100の表面により反射されたレーザービームを検出する検出手段である可能性がある。検出手段は、４つのサブ検出領域を有し得る。信号処理部400は、サブ検出領域から生じた信号で合計演算を実行する。その後、本発明のビット検出の構成500により、アナログ信号ASがデジタル信号DSに変換される。その変換に続いて、チャネルでコード手段600がデジタル信号DSを更にデコードする。デジタル信号DSは、例えばEFM符号化信号である可能性がある。
【図面の簡単な説明】
【００５２】
【図１】本発明による双方向の構成の実施例を示したものである。
【図２Ａ】アナログ信号の例を示したものである。
【図２Ｂ】図２Ａの例におけるチャネルビットレートを表す信号を示したものである。
【図２Ｃ】図２Ａの例におけるクロック信号C2を示したものである。
【図２Ｄ】図２Ａの例における出力信号PH2を示したものである。
【図３】クロック信号C1とC2に関する処理された信号の例を示したものである。
【図４】8個のサンプルのうちのどれが有効であるかを示す8個の要素を有する位相信号PH2を出力可能なDPLLの実施例を示したものである。
【図５Ａ】処理された信号に関するフィードバック信号の例を示したものである。
【図５Ｂ】処理された信号に関するフィードバック信号の他の例を示したものである。
【図６】周波数検出手段と電圧制御オシレータとを有するビット検出の構成の可能な実施例を示したものである。
【図７】位置判断手段を有するビット検出の構成の実施例を示したものである。
【図８Ａ】クロック信号C2のサンプリング時に関する出力信号S1の例を示したものであり、サンプルがゼロ交差の前に受け取られたものである。
【図８Ｂ】クロック信号C2のサンプリング時に関する出力信号S1の例を示したものであり、サンプルがゼロ交差の後に受け取られたものである。
【図９】反転手段を用いたビット検出の構成の実施例を示したものである。
【図１０】本発明のビット検出の構成を備えた情報を再生する装置の実施例を示したものである。
【図１０Ａ】位相差ΔP1の例を示したものである。
【図１０Ｂ】図１０Ａに示された位相差ΔP1の場合に、第１の反転手段を用いる際の出力信号PH2を示したものである。
【図１０Ｃ】図１０Ａに示された位相差ΔP1の場合の制御信号の例を示したものである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【国際調査報告】
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