(57)【要約】一特徴において、プログラム可能なデバイスの状態を設定し、再プログラムする装置を提供する。一特徴において、開口が、基板（１１０）上に形成されたコンタクト（１７０）を晒す、誘電体（２１０）を貫いて形成される方法を提供する。電極（２３０）は、原子層堆積（ＡＬＤ）法を用いて、誘電体（２１０）の壁にコンフォーマルに堆積される。プログラム可能材料（４０４）は電極（２３０）上に形成され、導体（４１０）はプログラム可能材料（４０４）上に形成される。一特徴において、バリア（４０８）は電極（２３０）とプログラム可能材料（４０４）との間に、ＡＬＤ法を用いてコンフォーマルに堆積される。
2005536071.tif 000002
【特許請求の範囲】
【請求項１】
コンタクト上に誘電体を形成する段階であって、前記コンタクトは基板上に形成されている、段階；
前記コンタクトを晒す前記誘電体を貫く開口を形成する段階；
前記コンタクトの比抵抗を改善する段階；
原子層堆積（ＡＬＤ）法を用いて、前記誘電体の壁に電極をコンフォーマルに堆積する段階；
前記電極上にプログラム可能材料を形成する段階；及び
前記プログラム可能材料に導体を形成する段階；
から構成されることを特徴とする方法。
【請求項２】
請求項１に記載の方法であって：
ＡＬＤ法を用いて、前記電極と前記プログラム可能材料との間にバリアを堆積する段階であって、前記バリアはチタンシリサイド及び窒化チタンの少なくとも１つから構成される、段階；
から更に構成されることを特徴とする方法。
【請求項３】
請求項１に記載の方法であって、電極をコンフォーマルに堆積する段階は、１０Å乃至１０００Åの膜厚の電極をコンフォーマルに堆積する手順から構成される、ことを特徴とする方法。
【請求項４】
請求項１に記載の方法であって、電極をコンフォーマルに堆積する段階は、０．００１Ωｃｍ乃至０．０５Ωｃｍの比抵抗を有する、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）チタンシリコンナイトライド（ＴｉＳｉＮ）及び窒化タンタルの少なくとも１つをコンフォーマルに堆積する手順から構成される、ことを特徴とする方法。
【請求項５】
請求項１に記載の方法であって、プログラム可能材料を形成する段階はカルコゲナイドメモリ素子を形成する手順から構成される、ことを特徴とする方法。
【請求項６】
基板上のコンタクト；
前記コンタクト上の誘電体であって、前記コンタクトを晒す開口を有する、誘電体；
原子層堆積（ＡＬＤ）法により前記誘電体の壁にコンフォーマルに堆積された電極；
電極上のプログラム可能材料；及び
前記プログラム可能材料に形成された導体；
から構成されることを特徴とする装置。
【請求項７】
請求項６に記載の装置であって：
前記電極と前記プログラム可能材料との間にＡＬＤ法により堆積されたバリアであって、チタンシリサイド及び窒化チタンの少なくとも１つから構成される、バリア；
から更に構成される、ことを特徴とする装置。
【請求項８】
請求項６に記載の装置であって、前記電極は１０Å乃至１０００Åの膜厚を有する、ことを特徴とする装置。
【請求項９】
請求項６に記載の装置であって、前記電極は０．００１Ωｃｍ乃至０．０５Ωｃｍの比抵抗を有し、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）チタンシリコンナイトライド（ＴｉＳｉＮ）及び窒化タンタル（ＴａＮ）の少なくとも１つから構成される、ことを特徴とする装置。
【請求項１０】
請求項６に記載の装置であって、プログラム可能材料はカルコゲナイドメモリ素子を形成から構成される、ことを特徴とする装置。
【請求項１１】
マイクロプロセッサ；
入力／出力（Ｉ／Ｏ）ポート；及び
基板上のコンタクトと、コンタクト上の誘電体であって、前記誘電体は前記コンタクトを晒す開口を有する、誘電体と、原子層堆積（ＡＬＤ）法により誘電体の壁にコンフォーマルに堆積された電極と、前記電極上のプログラム可能材料と、前記プログラム可能材料に形成された導体と、を有するメモリ；
から構成される装置であって、
前記マイクロプロセッサ、前記Ｉ／Ｏポート及び前記メモリは、データバス、アドレスバス及び制御バスに接続されている；
ことを特徴とするシステム。
【請求項１２】
請求項１１に記載のシステムであって：
前記電極と前記プログラム可能材料との間にＡＬＤ法により堆積されたバリアであって、チタンシリサイド及び窒化チタンの少なくとも１つから構成される、バリア；
から更に構成される、ことを特徴とするシステム。
【請求項１３】
請求項１１に記載のシステムであって、前記電極は１０Å乃至１０００Åの膜厚を有する、ことを特徴とするシステム。
【請求項１４】
請求項１１に記載のシステムであって、前記電極は０．００１Ωｃｍ乃至０．０５Ωｃｍの比抵抗を有し、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）チタンシリコンナイトライド（ＴｉＳｉＮ）及び窒化タンタル（ＴａＮ）の少なくとも１つから構成される、ことを特徴とするシステム。
【請求項１５】
請求項１１に記載のシステムであって、プログラム可能材料はカルコゲナイドメモリ素子を形成から構成される、ことを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
相変化材料の状態を変化させることによりプログラムすることができる組成変化コンタクトを有する、相変化型メモリデバイスを含むプログラム可能デバイスに関する
【背景技術】
【０００２】
代表的なコンピュータ又はコンピュータ関連装置は、通常、メインメモリ又はランダムアクセスメモリ（ＲＡＭ）という、物理的メモリを有する。一般に、ＲＡＭはコンピュータプログラムに利用可能なメモリであり、読み出し専用メモリ（ＲＯＭ）は、例えば、コンピュータを起動し、診断を実行するプログラムを記憶するために使用されるメモリである。代表的なメモリアプリケーションは、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）及びＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）を含む。
【０００３】
固体メモリデバイスは、典型的には、メモリアプリケーションにおける各々のメモリビットに対して微細な電子回路素子（例えば、ビット当たり１乃至４このトランジスタ）を有する。１つ又はそれ以上の電子回路素子が各々のメモリビットに対して必要とされるため、これらのデバイスは、メモリチップの密度を限定する情報のビットを記憶するために著しいチップの“不動産”を消費し得る。ＥＥＰＲＯＭのような、これらのデバイスの一次“不揮発性”メモリ素子は、典型的には、各々のメモリビットを記憶するために電界効果トランジスタのゲートに電荷を保持し、再プログラム可能性が制限されたフローティングゲート型電界効果トランジスタを用いる。これらのメモリデバイスの種類は又、プログラムするには比較的遅い。
【０００４】
相変化型メモリデバイスは、相変化材料、即ち、電子メモリアプリケーションに対して、一般的な非晶質状態と一般的な結晶質状態との間で電子的にスイッチングできる材料を用いる。Ｅｎｅｒｇｙ  Ｃｏｎｖｅｒｓｉｏｎ  Ｄｅｖｉｃｅｓ社（米国、ミシガン州、トロイ市）により最初に開発されたメモリ素子の一種類は、一アプリケーションにおいて、一般的な非晶質状態の構造的状態と一般的な結晶質状態の局所秩序の間で、又は、完全な非晶質状態と完全な結晶質状態との間の全体的スペクトルに亘る局所秩序の異なる検出可能状態間で、電子的にスイッチングされることができる。そのようなアプリケーションのために適切な、典型的な材料は、種々のカルコゲナイド元素を用いる材料を含む。これらの電子メモリデバイスは、典型的には、メモリ記憶素子として電界効果トランジスタデバイスを用いないが、電子的関連で、薄膜のカルコゲナイド材料の一体構造から構成される。その結果、非常に小さいチップの“不動産”が情報のビットを記憶するために必要とされ、これにより、特有の高密度のメモリチップを提供する。結晶質状態、反結晶質状態、非晶質状態又は半非晶質状態に設定されたとき、値が材料の物理的状態（例えば、結晶質又は非晶質）を表すように再プログラムされるまでその値が保たれるという点で、状態変化材料は又、真に不揮発性である。それ故、相変化メモリ材料は、不揮発性メモリにおいて重要な改善を示す。
【０００５】
固体及び相変化メモリに共通の一の特性は、特に、メモリ素子の設定又は差異プログラミングにおいて、著しく電力を消費することである。電力消費は、電力電池（例えば、バッテリ）に依存する携帯装置において、特に重要である。メモリデバイスの電力消費を低減させることが望ましい。
【０００６】
固体及び相変化メモリに共通の他の特性は、非晶質状態及び結晶質状態からの／への限定された再プログラム可能なサイクル寿命である。更に、長い間に、相変化材料は、非晶質状態及び結晶質状態から／に信頼性高く再プログラムすることに失敗するようになる。相変化メモリ材料のプログラム可能なサイクル寿命を増加させることが望ましい。
【０００７】
相変化材料の化学反応性及びデラミネーションは、固体及び相変化メモリデバイスに共通の関心事である。コンタクトへの相変化材料の付着力を増加すること及びコンタクトと相変化材料との化学反応性を著しく減少させることとが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の優位性については、図面を参照して、以下の詳細説明を読むことにより明らかになるであろう。
【発明を実施するための最良の形態】
【０００９】
代表的な実施形態について、特定の構成を参照して説明する。当業者は、同時提出の特許請求の範囲における範囲内で種々の変形及び修正が可能であることを理解するであろう。更に、周知の素子、デバイス、構成要素、回路、処理段階等については、本発明を不明瞭にすることを回避するために、詳細に説明しないこととする。
【００１０】
非晶質状態及び結晶質状態に再プログラムする、デバイスのメモリ素子の状態を決定するためにプログラム可能な材料を利用するメモリデバイス、について説明する。上記メモリ装置及び方法は、装置の信頼性の改善、プログラム可能なサイクル寿命の改善及び従来の装置に比べて電力消費の低減を提供する。更に、実施形態においては、本発明の装置は、従来のプロセスのツール設定及び設備を用いて製造可能である。
【００１１】
実施形態においては、原子層堆積（ＡＬＤ）法は、メモリデバイスにおけるリセット、設定及び読み取り動作のための必要なプログラミング電流の低減を含む、電極デバイス構成の優位性を提供する。化学的気相堆積（ＣＶＤ）技術の代わりにＡＬＤ法又は原子層化学的気相堆積（ＡＬＣＶＤ）法を利用することにより、非常に薄く、コンフォーマルな薄膜を堆積させるための能力を含む、電極デバイス構成の優位性を提供する。薄膜の膜厚は、１モノレイヤの膜厚により規定される分解能を有する堆積ステップの適用数により制御される。更に、ＡＬＤ堆積法は、大面積に対する膜の均一度及び正確度を提供する。
【００１２】
図１は、ここで提供する説明に関連して形成され、提供される複数のメモリ素子から構成されたメモリアレイの実施形態の模式図である。この例において、メモリアレイ５の回路は、チップの一部において分離デバイス２５と電気的に直列に相互接続されたメモリ素子３０を有するｘｙグリッドを含む。アドレスライン１０（例えば、列）及び２０（例えば、行）は、一実施形態において、従来の方式で外部のアドレス回路構成に接続される。分離デバイスと組み合わされたメモリ素子のｘｙグリッドアレイの１つの目的は、アレイの隣接した又は遠いメモリアレイに格納された情報と干渉することなく、各々のディスクリーとメモリ素子が書き込まれ、読み出されることを可能にすることである。
【００１３】
図１のメモリデバイス５のようなメモリアレイを、基板の一部であって、基板の全体に亘って形成することができる。典型的な基板としてはシリコン基板のような半導体基板を含む。インフラ構造の一部として、セラミック材料、有機材料又はガラス材料を含む基板を含む他の基板は又適応可能であるが、それらに限定されない。シリコン半導体基板においては、ウェーハレベルにおいて、基板面に亘ってメモリアレイ５を製造することができ、次いで、ウェーハはシンギュレーションによりダイ又はチップに小さくされ、一部の又は全てのダイ又はチップはウェーハにおいて形成されたメモリアレイを有する。更なるアドレシング回路構成（例えば、デコーダ等）を形成することができることは、当業者には周知である。
【００１４】
図２乃至１４は、図１のそれぞれのメモリ素子の製造についての実施形態を示す。図２は、基板、即ち、例えば、半導体（例えば、シリコン）基板の一部を示す。この例において、ホウ素のようなＰ型ドーパントが部分１１０に導入される。一実施例においては、適切なＰ型ドーパントの濃度は、基板１００の部分１１０において５ｘ１０１９乃至１ｘ１０２０ａｔｏｍｓ／ｃｍ３（１ｃｍ３当たりの原子数）のオーダーであり、典型的にはＰ＋＋で表される。基板１００の部分１１０の重ね合わせは、この例においては、Ｐ型のエピタキシャルシリコンの部分１２０である。一実施例においては、ドーパントの濃度は１０１６乃至１０１７ａｔｏｍｓ／ｃｍ３のオーダーである。
【００１５】
図２は又、基板１００のエピタキシャル部分１２０に形成されたＳＴＩ（シャロートレンチアイソレーション）構造１３０を示している。以下の説明で明らかになるように、一実施例においては、ＳＴＩ構造１３０は、この時点では、規定されるメモリセルのｚ方向の膜厚のみを用いて、メモリセルのｚ方向の膜厚を規定する役割を果たす。一実施形態においては、メモリセルのｚ方向の領域１３５Ａ及び１３５Ｂは、ｚ方向の寸法より大きいｘ方向の寸法を有するストリップとしてパターニングされる。他の特徴においては、ＳＴＩ構造１３０は、互いから個々のメモリ素子を、及び基板内又はその上に形成された関連する回路素子（例えば、トランジスタデバイス）を分離する役割を果たす。ＳＴＩ構造をパターニングするために用いられる当該技術分野のフォトリソグラフィ技術の現状においては、メモリセルの領域１３５Ａ及び１３５Ｂのｚ方向の膜厚は０．２５μｍ程の小ささのフィーチャサイズを形成することができる。
【００１６】
図３は、メモリセル領域１３５Ａ及び１３５Ｂにおける更なる製造操作の後の図２の構造について、示す。各々のメモリセル領域（ストリップ）において、基板１００のエピタキシャル部分１２０の重ね合わせは、信号ライン材料１４０である。一実施例においては、信号ライン材料１４０は、例えば、約１０１８乃至１０１９ａｔｏｍｓ／ｃｍ３（例えば、Ｎ＋シリコン）のオーダーの濃度に燐又は砒素をドーピングすることにより形成された、Ｎ型ドーピングされたシリコンである。この例においては、信号ライン材料１４０は、アドレスライン、即ち、行ライン（例えば、図１の行ライン２０）として機能する。信号ライン材料１４０の重ね合わせは、分離デバイス（例えば、図１の分離デバイス２５）である。一実施例においては、分離デバイスは、Ｎ型シリコン部分１５０（例えば、約１０１４乃至１０１８ａｔｏｍｓ／ｃｍ３のオーダーのドーパント濃度）とＰ型シリコン部分１６０（例えば、約１０１９乃至１０２０ａｔｏｍｓ／ｃｍ３のオーダーのドーパント濃度）とから形成されたＰＮダイオードである。ＰＮダイオードを示しているが、類似する他の分離構造が適応可能であることは明らかである。そのようなデバイスとしては、金属酸化物半導体（ＭＯＳ）デバイスがあるが、これに限定されない。
【００１７】
図４は、基板１００のエピタキシャル部分１２０においてトレンチ１９０を形成した後
のｘｙ断面図における図３の構造を示す。トレンチ１９０は、この実施例においては、ＳＴＩ構造１３０に垂直に形成されている。トレンチ１９０はメモリセルのｘ方向の膜厚を規定する。現在のフォトリソグラフィ技術に従って、ｚ方向の膜厚に対する適切なフィーチャサイズは０．２５μｍである。図４は又、トレンチ１９０により規定されたｘ方向の膜厚とＳＴＩ構造１３０により規定されたｚ方向の膜厚を有する、トレンチ１９０により分離されたメモリセル１４５Ａ及び１４５Ｂを示している。ｘ方向の膜厚の規定は、一実施形態においては、メモリセル領域１３５Ａのメモリセル１４５Ａ及び１４５Ｂを規定するためにメモリラインスタックの各々の導体又は信号ライン１４０に対するエッチングを含む。エッチングの場合、エッチングは、この実施例においては、導体又は信号ライン１４０の一部に対してメモリラインスタックを通して進められる。この時点でエッチングを終了するために、時限エッチングを用いることができる。パターニングに続いて、Ｎ型ドーパントが、メモリセル１４５Ａと１４５Ｂとの間に約１０１８乃至１０２０ａｔｏｍｓ／ｃｍ３（例えば、Ｎ＋シリコン）のオーダーのドーパント濃度を有するパケット２００を形成するために各々のトレンチ１９０の下部に導入される。
【００１８】
パケット２００の形成に続いて、二酸化珪素のような誘電体材料が、ＳＴＩ構造１３２を形成するためいとレンチ１９０内に形成される。より良好な表面（図示のような）は、次いで、例えば、化学的機械研磨法を用いる平坦化により得ることが可能である。図５は、ＳＴＩ構造１３０及び１３２により分離されたメモリセル（例えば、メモリセル１４５Ａ及び１４５Ｂ）を有する、図４の構造のｘｚ断面図である。
【００１９】
図６は、この実施例においては、コンタクト１７０を規定するためにＰ型シリコン部分１６０の一部にコバルトシリサイド（ＣｏＳｉ２）のような耐熱性金属シリサイドの材料の形成の後についての図４の構造（即ち、ｘｙ断面図）を示している。コンタクトは、一特徴において、チップにおける回路構造の周辺の回路構成の製造における低抵抗材料として機能する。
【００２０】
図７は、マスキング材料１８０の導入後の図６の構造を示している。下で更に明らかになるように、マスキング材料１８０は、一面、続くエッチング操作のためのエッチングストップとして機能する。一実施形態においては、マスキング材料１８０のための適切な材料は、窒化珪素（Ｓｉ３Ｎ４）のような誘電体材料である。
【００２１】
図７は又、メモリセル１４５Ａおよび４５Ｂを覆うに十分な１００Å乃至５０，０００Åのオーダーの膜厚になるようにその構造を覆って導入された誘電体材料２１０を示している。一実施形態においては、誘電体材料２１０はＳｉＯ２である。他の実施形態においては、誘電体材料２１０は、小さい熱伝導率κであって、好ましくは、κＳｉＯ２より小さく、更に好ましくは、κＳｉＯ２より３乃至１０倍小さい熱伝導率に対して選択された材料である。一般に、ＳｉＯ２及びＳｉ３Ｎ４は１．０のオーダーの熱伝導率κの値を有する。それ故、ＳｉＯ２に加えて、誘電体材料２１０のための適切な材料は、１．０より小さい熱伝導率κの値を有する材料を含む。１．０より小さい熱伝導率κの値を有する特定の高温高分子としては、カーバイド材料、エアロゲル、キセロゲル（κは０．１のオーダー）及びそれらの材料の誘導材料が挙げられる。
【００２２】
図８は、誘電体材料２１０及びマスキング材料１８０を通して開口部２２０を形成した後、即ちコンタクト１７０を露出した後の図７の構造を、同様の断面図で示している。開口部２２０の形成は、エッチング誘電体材料２１０及びマスキング材料１８０に対してであって、コンタクト１７０（例えば、コンタクト１７０はエッチングトップとして機能する）に対してではなく、選択したエッチャントを用いるエッチングによるパターニングを用いて、達成することが可能である。
【００２３】
図９は、ＡＬＤを利用して、電極材料２３０のコンフォーマルな形成を示す、同じ断面図による図８の構造を示している。ＡＬＤを利用するとき、一度に一種類の反応ガスを導入する。第１ガスは、誘電体２１０、マスキング材料１８０及びコンタクト１７０の表面上に“化学吸着”し、化学吸着層２３０Ａを形成する。余分なガスは、そのときパージされ、第２ガスが導入される。このガスは化学吸着層２３０Ａと反応し、堆積薄膜２３０Ｂのモノレイヤを形成する。個々の前駆体は、ガス相で前駆体が混合されることなく、順次に表面に対してパルス化される。各々の個々の前駆体は、一度に一層が形成されるような方式で原子層を形成するように、表面と反応する。ＡＬＤプロセスは自己制御型である。即ち、オーバードーズモードで表面に供給される分子数に拘らず、一度に一層のみが堆積するように、表面反応が起こり、終了する。薄膜は、周期的にガスの短いバーストを起こすことにより形成される。従来のＣＶＤプロセスは、典型的には、５００℃以上で処理される一方、ＡＬＤ法は４００℃以下で処理されることが可能であり、このことは、より低温の方向への産業界のトレンドに適合している。
【００２４】
側壁の薄膜は、電極（図１１において更に明らかになるように）のｘ軸方向の寸法を規定する。そのｘ軸方向の寸法はデバイス性能についての重要な寸法である。ｘ軸方向の寸法は、リセット、設定及び読み取り動作のために必要なプログラミング電流を決定する。繰り返して複製することができるｘ軸方向の寸法が小さくなればなる程、デバイスを動作するために必要なプログラミング電流は小さくなる。このことは、相が変化するプログラム可能材料のより小さい体積及び熱損失の低減による。
【００２５】
実施形態においては、電極材料２３０（２３０Ａ，２３０Ｂ，．．．，２３０Ｎの原子層を総称して表す）は均一な膜厚、即ち、超薄膜の膜厚を有し、それはコンフォーマルな薄膜である。実施形態においては、電極材料２３０は、１０Å乃至１０００Åのオーダーのｘ軸方向の寸法を有する。実施形態においては、電極材料２３０は、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）及びチタンシリコンナイトライド（ＴｉＳｉＮ）の少なくとも１つである。実施形態においては、電極材料２３０は、０．００１乃至０．０５Ωｃｍのオーダーの比抵抗を有する。
【００２６】
図１０は、電極材料２３０のコンフォーマルな形成が終了した後の図９の構造を示している。導入は、電極材料２３０がコンタクト１７０と接するように、開口部２２０（電極材料部分２３０Ａ、２３０Ｂ及び２３０Ｃで示す）の側部及び底部に沿って電極材料２３０を形成するという意味でコンフォーマルである。単一の導電性パス（電極材料２３０Ａのような）の分離は、ドーパントの角度付け導入（即ち、電極材料２３０Ｂから離れるように角度付けされる）により達成されることが可能である。
【００２７】
図１１は、開口部２２０に誘電体材料２５０の導入した後の構造を示している。位置実施形態においては、誘電体材料２５０は二酸化珪素（ＳｉＯ２）である。他の実施形態においては、誘電体材料２５０は、ＳｉＯ２の熱伝導率ｋＳｉＯ２より小さい熱伝導率ｋであって、好適には、ｋＳｉＯ２より３倍乃至１０倍、小さい熱伝導率ｋを有する材料である。導入に続き、その構造は、電極材料２３０の水平方向の成分を除去する平坦化が施される。適切な平坦化技術としては、化学的研磨技術又は化学的機械研磨（ＣＭＰ）技術のような、当業者に周知の技術がある。
【００２８】
図１２は、ＡＬＤ法を利用して、任意のバリア２７５のコンフォーマルな形成の後の同じ断面図による、図１１の構造を示している。実施形態においては、電極２３０は選択的にエッチングされ、バリア２７５についてのＡＬＤ法はエッチングされた領域を埋めるために用いられ、バリア２７５は、そのとき、平坦化される。
【００２９】
図１３は、導体４１０、バリア４０８及びプログラム可能材料４０４の形成及びパターニングの後の同じ断面図による、図１２の構造を示している。パターニングは、従来のフォトリソグラフィ及びエッチング技術を用いて行うことができる。この実施形態においては、エッチングは、プログラム可能材料４０４、バリア４０８及び導体４１０を通して、バリア２７５、誘電体２１０及び誘電体２５０に達するまで、なされる。一実施形態においては、プログラム可能材料４０４は、エネルギー（例えば、電気エネルギー、熱エネルギー）量の適用により物理的状態（例えば、結晶質、非晶質）を変えることができるような特性を有する相変化材料である。一般式を有するカルコゲナイド材料は、この目的に対して適切であるとして知られている。実施形態においては、プログラム可能材料４０４として適切なカルコゲナイド合金は、元素の周期律表のＶＩ族の少なくとも１つの元素を含む。一実施形態においては、Ｇｅ２Ｓｂ２Ｔｅ５がプログラム可能材料４０４として用いられる。プログラム可能材料４０４として用いられる他のカルコゲナイド合金は、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ、ＧｅＳｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）及びＴｅ８１Ｇｅ１５Ｓｂ２Ｓ２を含む。
【００３０】
バリア４０８は、例えば、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の１つを有する。バリア５０８は、１つの特徴において、プログラム可能材料４０４（例えば、第２電極）のボリュームをオーバーする第２の信号ライン材料とプログラム可能材料４０４のボリュームとの間の拡散を防ぐ役割を果たす。オーバーレイするバリア４０８は信号ライン材料４１０である。この実施例においては、信号ライン材料４１０は、アドレスライン、即ち、列ライン（例えば、図１の列ライン１０）として機能する。信号ライン材料４１０は、一実施形態においては、一般に、信号ライン材料１４０に対して垂直であるようにパターニングされる（列ラインは行ラインに対して垂直である）。信号ライン材料４１０は、例えば、例えば、アルミニウム合金のようなアルミニウム材料である。バリア４０８及び信号ライン材料４１０の導入及びパターニングに対する方法は、当業者に周知の技術を有する。
【００３１】
図１４は、導体４１０上に誘電体材料４１２を形成した後の図１３の構造を示している。誘電体４１２は、例えば、導体４１０を電気的に分離するために導体４１０上に形成されるＳｉＯ２又は他の適切な材料である。その形成に続いて、誘電体材料４１２は平坦化され、誘電体材料４１２、誘電体材料２１０及び誘電体材料１８０を貫いてコンタクト１７０までビア（ｖｉａ）が形成される。ビアは、タングステン（Ｗ）のような導電性材料３４０及びチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の組み合わせのようなバリア材料３５０で満たされる。誘電体材料４１２を導入し、ビアを形成してそれを導電性で満たし、及び平坦化する技術は、当業者に周知である。図１４に示す構造は又、基板１１０の上に形成された信号ライン材料１４０（例えば、行ライン）の構造をミラーリングするように、形成され、パターニングされた付加導体又は信号ライン材料４１４を示している。ミラー導体ライン材料４１４は信号ライン材料１４０をミラーリングし、導電性ビアにより信号ライン材料１４０に結合されている。Ｎ型シリコンのようなドーピングされた半導体をミラーリングすることにより、ミラー導体ライン材料４１４は、一特徴において、図１に示すメモリアレイ５のようなメモリアレイにおいて導体又は信号ライン材料１４０の抵抗を低減するように機能する。ミラー導体ライン材料４１４のために適切な材料は、アルミニウム合金のようなアルミニウム材料を含む。
【００３２】
図２０は、一実施形態に従って、図１４に示す構造と類似する構造を有する、プログラム可能なメモリデバイスを形成する方法について示している。
【００３３】
更に、図１６にメモリデバイス５（図１）のようなメモリアレイを示し、ここで、個々のメモリセルは図１４を参照して説明したメモリセルと同様の構造を有し、添付のテキストが適切なシステムに添えられている。一実施形態においては、システム７００は、マイクロプロセッサ７０４、入力／出力（Ｉ／Ｏ）ポート７０６及びメモリ７０２を含む。マイクロプロセッサ７０４、Ｉ／Ｏポート７０６及びメモリ７０２は、データバス７１２、アドレスバス７１６及び制御バス７１４により接続されている。マイクロプロセッサ７０４は、制御バス７１４におけるメモリ読出し信号とアドレスバス７１６におけるアドレスとを送信することにより、メモリ７０２からデータを読出し、又は命令をフェッチする。メモリ７０２は、データバス７１２においてマイクロプロセッサ７０４にデータ語又はアドレスされた命令を出力する。マイクロプロセッサ７０４は、アドレスバス７１６におけるアドレスを送信すること、データバス７１２におけるデータ語を送信すること、及び制御バス７１４におけるメモリ７０２にメモリ書き込み信号を送信することにより、メモリ７０２にデータ語を書き込む。Ｉ／Ｏポート７０６は、入力デバイス７０８及び出力デバイス７１０の少なくとも１つに結合するようにして、用いられる。
【００３４】
代表的な実施形態について開示したが、種々の変形及び修正を、開示した実施形態に対してなすことが可能である一方、同時提出の特許請求の範囲により規定される本発明の権
【図面の簡単な説明】
【００３５】
【図１】メモリ素子のアレイの実施形態を示す図である。
【図２】基板上にメモリ素子を形成する一実施形態に従って、メモリセルのｚ方向の膜厚を規定するように形成された誘電体トレンチを有する半導体基板の一部の側面の模式的な断面図である。
【図３】メモリ素子のための分離デバイスを形成するためのドーパントの導入後の、同じ断面による図２の構造を示す図である。
【図４】トレンチ形成後の図３の構造を示す図である。
【図５】図４の構造の模式的平面図である。
【図６】コンタクト形成後の図４の構造の断面を示す図である。
【図７】誘電体材料とマスキング材料とを形成した後の、同じ断面による図６の構造を示す図である。
【図８】コンタクトを晒す誘電体を貫く開口を形成した後の、同じ断面による図７の構造を示す図である。
【図９】ＡＬＤ法を用いて、誘電体及びコンタクト上の電極モノレイヤを示す、同じ断面による図８の構造を示す図である。
【図１０】コンタクト及び誘電体上に電極をコンフォーマルに形成した後の、同じ断面による図９の構造を示す図である。
【図１１】開口内に誘電体を形成し、電極の水平方向の部分を取り除いた後の、同じ断面による図１０の構造を示す図である。
【図１２】ＡＬＤ法を用いて、電極上にバリアをコンフォーマルに形成した後の、同じ断面による図１１の構造を示す図である。
【図１３】プログラム可能な材料、バリア及び導体をパターニングした後の、同じ断面による図１２の構造を示す図である。
【図１４】導体上に誘電体を形成し、ビアを形成し、誘電体上に信号ラインを形成した後の、同じ断面による図１３の構造を示す図である。
【図１５】図１４により示した図に類似する構造を有するメモリデバイスを形成する方法を示す図である。
【図１６】図１４により示した図に類似する構造を有するメモリを有する１つのシステムの実施形態を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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