(57)【要約】活性層３０Ｃ、埋め込み層３０Ｂ、及びバルク層３０Ａで構成されたＳＯＩ基板３０を形成し、前述の活性層の下にバルク層３０Ａにドープ領域を形成し、ドープ領域３４上の領域においてＳＯＩ基板上に複数のトランジスタ３２を形成し、複数のトランジスタの少なくとも１の閾値電圧を種々に変化させるためにドープ領域に電圧を印加する。また、少なくとも１つの集積回路製品６４で構成されたコンシューマプロダクトを形成し、前述の集積回路製品をＳＯＩ基板のバルク基板３０Ａに形成されたドープ領域上のＳＯＩ基板３０の活性層３０Ｃに形成された複数のトランジスタ３２で構成し、前述のドープ領域３４を、活性層の下に形成されていて、集積回路製品６４のアクティビティレベルを感知し、ドープ領域に１電圧の大きさと極性を印加し、印加された電圧の大きさと極性を、集積回路製品６４の感知されたアクティビティレベルに基づき判断する。
2005536037.tif 000002
【特許請求の範囲】
【請求項１】
活性層３０Ｃ、埋め込み絶縁層３０Ｂ、及びバルク基板３０Ａを含むＳＯＩ基板３０を用意し、
前記活性層３０Ｃの下における前記バルク基板３０上にドープ領域３４を形成し、
前記ＳＯＩ基板３０の前記ドープ領域３４上のエリアに複数のトランジスタ３２を形成し、
コンタクト３５を前記ドープ領域３４に形成する、方法。
【請求項２】
前記複数のトランジスタ３２のうち少なくとも一つの閾値電圧を変化させるように、前記ドープ領域３４に電圧を印加する、
請求項１記載の方法。
【請求項３】
前記活性層３０Ｃと前記ドープ領域３４とは同じドーパント形式でドープされる、
請求項１記載の方法。
【請求項４】
前記活性層３０Ｃと前記ドープ領域３４とは異なるドーパント形式でドープされる、
請求項１記載の方法。
【請求項５】
前記ＳＯＩ基板３０上の前記ドープ領域３４上のエリアへの複数のトランジスタ３２の形成では、前記ＳＯＩ基板３０上の前記ドープ領域３４上のエリアに複数のＮＭＯＳ及びＰＭＯＳトランジスタ３２を形成する、
請求項１記載の方法。
【請求項６】
前記ドープ領域３４は、Ｎ型ドーパント材料でドープされ、前記複数のトランジスタ３２の大部分は、ＰＭＯＳトランジスタである、
請求項１記載の方法。
【請求項７】
前記ドープ領域３４は、Ｐ型ドーパント材料でドープされ、及び前記複数のトランジスタ３２の大部分は、ＮＭＯＳトランジスタである、
請求項１記載の方法。
【請求項８】
前記ドープ領域３４は、Ｎ型ドーパント材料でドープされ、及び前記複数のトランジスタ３２のは、ＰＭＯＳトランジスタのみで構成されている、
請求項１記載の方法。
【請求項９】
前記ドープ領域３４は、Ｐ型ドーパント材料でドープされ、及び前記複数のトランジスタ３２は、ＮＭＯＳトランジスタのみで構成されている、
請求項１記載の方法。
【請求項１０】
前記バルク基板３０Ａにおける前記ドープ領域３４は、前記活性層３０Ｃ及び前記埋め込み絶縁層３０Ｂを通じ、かつ前記ドープ領域３４を越えて前記バルク基板３０Ａに伸長している絶縁領域３６によって形成されている、
請求項１記載の方法。
【請求項１１】
前記バルク基板３０Ａへのドープ領域３４の形成では、前記バルク基板３０Ａに複数のドープ領域３４を形成する、
請求項１記載の方法。
【請求項１２】
前記バルク基板３０Ａへのドープ領域３４の形成では、前記ドープ領域３４を形成するためにイオン注入プロセスを実行する、
請求項１記載の方法。
【請求項１３】
前記バルク基板３０Ａにドープ領域３４を形成する過程は、略１e１4ions/cm２〜１e１6 ions/cm２のドーパント量で、ドーパント材料のイオン注入プロセスを実行する過程を含む、
請求項１記載の方法。
【請求項１４】
前記バルク基板３０Ａへのドープ領域３４の形成では、更に、製品ダイによって限定されるエリアにおける前記バルク基板３０Ａに複数のドープ領域３４を形成し、かつ、
複数のトランジスタ３２が前記複数のドープ領域３４の各々に形成される、
請求項１記載の方法。
【請求項１５】
複数のドープ領域３４の形成では、少なくとも一つのＮ型領域３４と、少なくとも一つのＰ型領域３４と、を含む、
請求項１４記載の方法。
【請求項１６】
更に、コンタクト３５を前記複数のドープ領域の各々に形成する、
請求項１４記載の方法。
【請求項１７】
前記複数のトランジスタ３２は、少なくとも幾つかのＰＭＯＳトランジスタで構成され、前記ドープ領域３４は、Ｎ型ドーパント材料でドープされ、
前記トランジスタ３２のうち少なくとも１つの閾値電圧を変化させるための前記ドープ領域３４に電圧の印加では、少なくとも幾つかの前記ＰＭＯＳトランジスタの前記閾値電圧を増やすために前記Ｎ型ドープ領域に正電圧を印加する、
請求項２記載の方法。
【請求項１８】
前記複数のトランジスタ３２は、少なくとも幾つかはＮＭＯＳトランジスタで構成され、かつ、前記ドープ領域３４はＰ型ドーパント材料でドープされ、前記トランジスタ３２のうち少なくとも一つの閾値電圧を変化させるための前記ドープ領域３４への電圧の印加では、少なくとも幾つかの前記ＰＭＯＳトランジスタの前記閾値電圧を小さくするために前記Ｐ型ドープ領域に正電圧を印加する過程を含む、
請求項２記載の方法。
【請求項１９】
前記複数のトランジスタ３２は、少なくとも幾つかはＰＭＯＳトランジスタで構成され、かつ、前記ドープ領域３４はＮ型ドーパント材料でドープされ、前記トランジスタ３２のうち少なくとも一つの閾値電圧を変化させるための前記ドープ領域３４への電圧の印加では、少なくとも幾つかの前記ＮＭＯＳトランジスタの前記閾値電圧を小さくするために前記Ｎ型ドープ領域に負電圧を印加する過程を含む、
請求項２記載の方法。
【請求項２０】
前記複数のトランジスタ３２は、少なくとも若干のＮＭＯＳトランジスタで構成され、及び前記ドープ領域３４は、一Ｐ型ドーパント材料でドープされ、トランジスタの少なくとも１の閾値電圧を種々に変化させるために、前記ドープ領域に電圧を印加する過程は、少なくとも若干の前記ＮＭＯＳトランジスタの前記閾値電圧を増やすために前記Ｐ型ドープ領域に負電圧を印加する過程を含む、
請求項２記載の方法。
【請求項２１】
少なくとも一つの集積回路製品で構成されたコンシューマプロダクト６４を用意し、前記集積回路製品は、前記ＳＯＩ基板のバルク基板３０Ａに形成されたドープ領域３４上の活性層３０Ａに形成された複数のトランジスタ３２を含み、前記ドープ領域３４は、前記活性層３０Ｃの下に形成され、
前記集積回路製品６４のアクティビティレベルを検出し、
前記ドープ領域３４に所定の大きさ及び極性の電圧を印加し、前記印加された電圧の大きさと極性は、前記集積回路製品６４の前記検出されたアクティビティレベルに基づいて判断される、
方法。
【請求項２２】
前記コンシューマプロダクトの用意においては、パーソナルコンピュータ、携帯コンピュータ、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、及びワイヤレスインタラクト機器のうち少なくとも一つが用意される、
請求項２１記載の方法。
【請求項２３】
前記集積回路製品６４は、マイクロプロセッサ、デジタル信号プロセス、アプリケーション仕様集積回路製品、メモリトレイ及びロジックデバイスの少なくとも一つを含む、
請求項２１記載の方法。
【請求項２４】
前記集積回路製品６４のアクティビティレベルの検出では、前記集積回路製品が意図された機能の実行レートを検出する、
請求項２１記載の方法。
【請求項２５】
前記所定の大きさ及び極性の電圧のドープ領域３４への印加では、前記印加された電圧の大きさと極性が前記集積回路製品６４の前記感知されたアクティビティレベルに基づいて判断され、前記ドープ領域３４に形成された前記複数のトランジスタ３２の少なくとも一つの閾値電圧を変化させるような大きさ及び極性を有する電圧を前記ドープ領域３４に印加し、前記印加された電圧の前記大きさと極性とは、前記集積回路製品の前記検出されたアクティビティレベルに基づいて判断される、
請求項２１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体製造技術分野に関し、より具体的には、ＳＯＩ基板のバルク基板にドープ領域に形成されたトランジスタの動作特性をコントロールするために前述のドープ領域を形成するための方法と、前述の同様のものを含む集積回路の形成に関するものである。
【背景技術】
【０００２】
半導体業界において、例えば、マイクロプロセッサ、メモリデバイス等のような集積回路デバイスの動作速度を増そうとする絶え間ない動向がある。この動向は、ますます増える高速度で動作するコンピュータと電子的デバイスに対する消費者の需要によって煽られている。速度を増やすことに関するこの需要は、例えば、トランジスタのような半導体デバイスの絶え間なく続く小型化という結果をもたらしている。すなわち、一般的な電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）の多くのコンポーネント、例えばチャンネル長さ、接合の深さ、ゲート絶縁層等において、素子サイズが減少されているのである。例えば、他の条件がすべて同じだとすると、トランジスタのチャンネル長さが小さければ小さいほど、トランジスタの動作は高速となる。それ故、トランジスタ全体の速度を増すために一般的な素子のサイズ、又はスケールを小さくすることが絶えず求められており、そうしたトランジスタを内蔵する集積回路デバイスに関しても同様である。
【０００３】
トランジスタは、進歩するテクノロジーの需要に沿ってスケールが縮小されるので、デバイス信頼性から、電源電圧においてもこれに対応して小さくすることが要求される。それ故、テクノロジーにおいても、これに伴ってトランジスタの動作電圧を低くすることが求められる。ここで、シリコン・オン・インシュレータ（ＳＯＩ）基板上に製造されたトランジスタデバイスは、バルクシリコン基板で製造された同様のサイズのトランジスタよりも、低動作電圧において比較的向上したパフォーマンスを示すことが知られている。ＳＯＩデバイスにおいては、同様のサイズのバルクシリコンデバイスと比べて、比較的低い接合キャパシタンスが得られることから、低動作電圧での優れたパフォーマンスが得られる。ＳＯＩデバイスの埋め込み酸化層は、バルクシリコン基板から活性トランジスタ領域（active transistor regions）を分離し、それによって、接合キャパシタンスを削減する。  
【０００４】
図１は、例示的なシリコン・オン・インシュレータＳＯＩ基板１１に製造された例示的なトランジスタ１０の一実施例が表されている。ここに示されるように、ＳＯＩ基板１１は、バルク基板１１Ａ、埋め込み層１１Ｂ、及び活性層１１Ｃで構成されている。トランジスタ１０は、ゲート絶縁層１４，ゲート電極１６，サイドウォールスペーサ１９、ドレイン領域１８Ａ、及びソース領域１８Ｂで構成されている。複数のトレンチ絶縁領域１７は活性層１１Ｃに形成されている。図１にも示されるように、複数の導電コンタクト２０が、絶縁材料層２１に形成される。この導電コンタクト２０は、ドレイン及びソース領域１８Ａ、１８Ｂに電気接続を与える。構築されたように、トランジスタ１０は、ゲート絶縁層１４の真下の活性層１１Ｃにチャンネル領域１２を定義する。バルク基板１１Ａは通常、適切なドーパント材料、即ち、ＮＭＯＳデバイスのボロン又は二フッ化ボロンのようなＰ型ドーパント、又はＰＭＯＳデバイスのヒ素若しくはリンのようなＮ型ドーパントでドープされる。一般的には、バルク基板１１Ａは、おおよそ１０１5 ion/cm３のオーダーのドーピング濃度レベルを有する。埋め込み層１１Ｂは、二酸化シリコンで構成されてよいし、おおよそ５０ｎｍ〜３６０ｎｍ（５００Å〜３６００Å）の膜厚を有してよい。活性層１１Ｃは、ドープされたシリコンで構成されていて、おおよそ５ｎｍ〜３０ｎｍ（５０Å〜３００Å）の膜厚を有し得る。
【０００５】
ＳＯＩ基板に製造されたトランジスタは、バルクシリコン基板に製造されたトランジスタにおけるパフォーマンスをいくつかの点で向上させる。例えば、ＳＯＩ基板に製造された相補型金属酸化膜半導体（ＣＭＯＳ）デバイスでは、ラッチアップとして知られる、無効な容量結合率が比較的小さくなる傾向がある。加えて、ＳＯＩ基板に製造されたトランジスタは、概して、ドライブ電流が大きく相互コンダクタンス値が高いレベルにある。又、サブミクロンＳＯＩトランジスタは、同様のサイズに製造されたバルクトランジスタと比較すると、短チャンネル効果の排除を改善している。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＳＯＩデバイスは、同様のサイズのバルクシリコンデバイスを超えるパフォーマンスを提供するが、ＳＯＩデバイスは、薄膜トランジスタ全部に共通しているある種のパフォーマンス問題を共有している。例えば、ＳＯＩトランジスタの活性素子は、薄膜活性層１１Ｃ内に製造される。薄膜トランジスタを比較的小さなサイズに縮小するには、活性層１１Ｃの膜厚を削減することが求められる。しかし、活性層の膜厚１１Ｃが削減されるにつれて、活性層１１Ｃの電気抵抗は、これに対応して増していく。これは、トランジスタパフォーマンスに悪影響を及ぼす。高レベルの電気抵抗を有する導電材料でトランジスタ素子を製造することで、トランジスタ１０の駆動電流を小さくするからである。更に、ＳＯＩデバイスの活性層１１Ｃの膜厚が減少し続けるにつれて、デバイスの閾値電圧（ＶＴ）におけるばらつきが生じる。即ち、活性層１１Ｃの膜厚が減少するにつれて、デバイスの閾値電圧は、不安定になる。結果として、例えば、マイクロプロセッサ、メモリデバイス、ロジックデバイス等のような近代的な集積回路デバイスにおいて、そのような不安定なデバイスを用いることは、不可能とまでいかないにせよ、かなり困難になっている。
【０００７】
加えて、そのような電流はとりわけ、消費電力を増やす傾向にあるので、オフ状態でのリーク電流即ち漏れ電流が、常に集積回路設計の問題となる。例えば、携帯型コンピュータのような集積回路を利用する多くの近代的な携帯型消費者デバイスにおいて、そうした電力消費の増加は、特に好ましくない。最後に、完全空乏型ＳＯＩ構造においてデバイスサイズが縮小するにつれて、短チャンネル効果の増加が生じる場合がある。
即ち、そうした完全空乏型ＳＯＩ構造においてドレイン１８Ａの電界の力線の少なくとも若干は、比較的高い膜厚（２００ｎｍ〜３６０ｎｍ）の埋め込み層１１Ｂを介してトランジスタ１０のチャンネル領域１２に結合する傾向がある。若干の事例では、ドレイン１８Ａの電界は、事実上、トランジスタ１０を起動させるために動作する場合がある。理論的にいえば、そうした問題は、埋め込み酸化層１１Ｂの膜厚を削減することによって、及び／又はバルク基板１１Ａのドーピング濃度を増やすことによって、減少され得る。しかし、そうした動作が行われた場合、ドレイン／ソース領域１８Ａ，１８Ｂとバルク基板１１Ａ間の接合キャパシタンスを増やす傾向があり、そうすることで、ＳＯＩテクノロジーの主要な有利性の一つが損なわれる、即ち、そのようなキャパシタンスを減少させることである。
【０００８】
更に、トランジスタの閾値電圧（ＶＴ）は、かなり重要なパラメータである。概して、閾値電圧（ＶＴ）は、トランジスタの動作速度とそのようなトランジスタを内蔵する集積回路製品に関連するので、そうしたトランジスタ又は製品における漏れ電流、電力消費と同様に特筆すべきファクターである。更に、例えば、動作速度、漏れ電流、電力消費等のようなこれらの電気的パラメータの重要性は、最終的な消費製品の種類と要請に拠り様々な変化に富む場合がある。例えば、モバイルコンピュータアプリケーション又は電話通信アプリケーションにおいて、電力消費は、かなり重要な考慮すべき事項である。それ故、少なくとも若干の事例において、比較的高いレベルの閾値電圧（ＶＴ）を顕示するトランジスタは、モバイルコンピュータアプリケーション又は電話通信アプリケーションに関して要請され得る。
反対に、例えば、ハイエンドサーバのようなかなり高レベルのパフォーマンスアプリケーションにおいて、動作速度は、集積回路製品における最も要請される特性であり得る。それ故、これらの状況において、比較的低い閾値電圧（ＶＴ）を有するトランジスタを備えた集積回路製品を形成することが、求められ得る。現在ある設計技術は、結果として製造されたトランジスタと集積回路デバイスが少なくとも競合する利益という点で受け入れ可能であるパフォーマンス特性を顕示するような設計技術を選択することによって、これらのコンピュータ問題の均衡をはかることを試みている。そのようなパフォーマンス特性が各々の状況において理想的ではないかもしれないとしてもである。これに代えて、これらの競合する利益を満たすために、希望的には小さいスケールでの製品設計を改良するための努力がなされている。例えば、集積回路製造者が、モバイルコンピュータアプリケーション又は電話通信アプリケーション用のパーツを多数注文された場合、電力消費を削減するための努力において、製品の改変を行う場合がある。それが動作速度の多少の減少を意味するとしてもである。
【課題を解決するための手段】
【０００９】
本発明は、そうした課題を解決し、又は上述した問題の幾つか若しくは全部を少なくとも軽減し得る方法を得ることを目的とする。
【００１０】
本発明は、概して、ＳＯＩ基板のバルク基板にドープ領域を形成するための様々な方法と同様のものを含む、集積回路を得るためのものであり、その上に形成されたトランジスタの動作特性をコントロールするためのものである。一実施形態によると、この方法は、活性層、埋め込み絶縁層、及びバルク基板で構成されたＳＯＩ基板を形成し、活性層の下にあるバルク基板にドープ領域を形成し、ドープ領域上のエリアにおけるＳＯＩ基板に複数のトランジスタを形成し、前述のドープ領域にコンタクトを形成する。更なる実施形態によると、この方法は、複数のトランジスタの少なくとも１の閾値電圧を様々に変化させるために電圧を印加する。
【００１１】
もう一つの例示的な実施形態において、この方法は、少なくとも一つの集積回路製品で構成されている消費製品を用意し、この集積回路製品は、ＳＯＩ基板のバルク基板に形成されたドープ領域上にあるＳＯＩ基板の活性層に形成された複数のトランジスタで構成され、このドープ領域は活性層の下に形成され、集積回路製品のアクティビティレベルを検出し、所定の大きさと極性の電圧をドープ領域に印加する。この印加された電圧の大きさと極性は、集積回路製品の感知されたアクティビティレベルに基づき、判断される。
【００１２】
本発明は、種々の改善及び代替実施例に改変可能である一方で、本文の特定の実施形態は図面における実施例という方法で示され、詳細は以下に記載されている。しかし、本明細書に記載された特定の実施形態は、本開示の特定の形式に本発明を制限することを意図したものでないことが理解されなければならないし、それ以上に本発明は、添付された請求項に限定された本発明の趣旨の範囲内におけるすべての改善、均等物、及び代替例を含めるものである。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態を記載する。簡明を期すため、実際の実施例全部のフィーチャを本明細書に記載したわけではない。実施例毎に変化する、種々のシステム関連及びビジネス関連による制約を満たすような、開発者の特定のゴールを実現するためには、そうした実際の実施形態の開発段階における多くの特定の実施の決定がなされなくてはならないことが、当然理解されよう。更に、このような開発への努力は複雑であり、時間のかかる場合があるが、それにもかかわらず、本開示から利益を有する当業者にとって、取り組むべきルーチン的作業であることが理解されよう。
【００１４】
本発明は、添付した図面に従った以下の記載を参照して理解されよう。同符号は同要素を示している。以下、添付した図面を参照して本発明を説明すると、半導体デバイスの様々な領域と構造は、かなり精密で、明確な構築と側面図を有する図面で描かれているが、当業者は、実際において、図面に示されたこれらの領域と構造と同じ程度に精密ではないことを認識するだろう。更に、図面に描かれた様々なフィーチャとドープされた領域の相対サイズは、製品化されたデバイスのこれらのフィーチャと領域のサイズと比較すると、誇張又は軽減されている場合がある。それにも係わらず。添付した図面は、本発明の実施例を記載し、説明することを包含している。本明細書に用いられた用語と成句は、関連する技術分野の当業者による用語と成句の理解と一貫する意味を有するように理解される意味から異なる定義が、本文における用語と成句が特別の意味に意図される範囲、即ち、当業者によって理解される以外の意味を有する特別な定義を用いる場合、本明細書では、用語又は成句に関する特別な定義を直接及び明確に提供するように定義して表現されている。
【００１５】
概して、本発明は、ＳＯＩ基板のバルク基板にドープ領域上に形成されたトランジスタの動作特性をコントロールして、ＳＯＩ基板のバルク基板にドープ領域を形成するための様々な方法、及びこのドープ領域を有する集積回路デバイスを提供することを目的とする。本発明は、例えば、ＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳ等のような様々な技術に関連して利用可能であり、例えば、メモリデバイス、マイクロプロセッサ、ロジックデバイス等のような種々の異なる形式のデバイスで利用され得ることが、当業者であれば、本出願を完全に読み終えた後で認識されよう。本発明は、又、パーソナルコンピュータ、携帯型コンピュータ、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント及びワイヤレスインターネット機器のような種々のコンシューマプロダクトに用いられる集積回路デバイスを形成するためのコンテキストにおいて利用され得る。それ故、本発明は、添付された請求項の範囲に明瞭に限定されていない限り、集積回路デバイス、テクノロジー又はコンシューマプロダクトのいずれの形式に制限するべきではない。
【００１６】
図２に概略図が示される複数のトランジスタ３２は、ＳＯＩ基板３０上に形成される。一実施例によると、ＳＯＩ基板３０は、バルク基板３０Ａ、埋め込み層３０Ｂ、及び活性層３０Ｃで構成されている。当然、図２には、基板又はウェーハ全体の小さな部分のみが描かれている。バルク基板３０Ａは、ボロン、二フッ化ボロン等のようなＰ型ドーパント材料でドープされてよいし、おおよそ１０１５ions/cm3 のドーパント濃度を有してよい。一実施形態によると、埋め込み層３０Ｂは、おおよそ５ｎｍ〜５０ｎｍ（５０Å〜５００Å）以上で異なる膜厚を有し、例えば、二酸化シリコンで構成され得る。ＳＯＩ基板３０の構造に関する上述した詳細は、添付された請求項の範囲に明瞭に限定されていない限り、本発明を制限するものではない。
【００１７】
活性層３０Ｃは、おおよそ５ｎｍ〜３０ｎｍ（５０Å〜３００Å）の異なる膜厚を有することができ、ＮＭＯＳデバイスの事例においては、おおよそ１０１７ions/cm3 のドーパント濃度レベルのＰ型ドーパント材でドープすることができる。事実上、活性層３０Ｃが、例えば、おおよそ１０１５ions/cm3 の適切なドーパント材料、即ち、Ｐ型又はＮ型ドーパント材料である、公称レベルのドーパント材料でドープされるＳＯＩ基板３０は、半導体製造業者に提供され得る。その後、集積回路製造業者は、妥当なマスク技術を用いて、活性層３０の種々の求められる領域に、例えば、Ｎ型又はＰ型の適切なドーパント材料のドーパント濃度をおおよそ１０１７ions/cm3まで増やすために１以上のイオン注入プロセスが実行することができる。必要に応じて、適切なマスク層を用いる（図示省略）。当業者であれば、異なる形式のトランジスタ、即ち、ＮＭＯＳとＰＭＯＳトランジスタが、Ｐ型及びＮ型ドーパント材料でそれぞれドープされた局所を有する活性層３０Ｃ内及び上に形成されることを認識するだろう。
【００１８】
図２には、ゲート絶縁層、ゲート電極、サイドウォールスペーサ及びソース／ドレイン領域で構成されているトランジス３２の概略図が描かれているが、これら全部は、周知の技術と材料を利用して形成されている。それ故、本文に記載されたトランジスタ３２は、近代的な集積回路において通常用いられるいずれのタイプのものでもよい。
【００１９】
本発明の実施形態によると、ドープ領域３４は、バルク基板３０Ａに形成され、複数のトランジスタ３２は、ドープ領域３４上の活性層３０Ｃに形成されている。より具体的には、図２に示されるように、ドープ領域３４は、絶縁領域３６によって絶縁されている。図示された実施形態によると、絶縁領域３６は、おおよそ２００ｎｍ〜５００ｎｍの深さ４０、及びおおよそ１００ｎｍ〜３００ｎｍの幅４２を有し得るトレンチ領域である。
ドープ領域３４は、おおよそ８０ｎｍ〜１００ｎｍの深さ３８を有することができ、以下に詳細が記載されるイオン注入プロセスによって形成されてよい。ドープ領域３４上に形成されたトランジスタ３２の１以上の動作特性を改善するように記載された方法によって、ドープ領域３４にバイアスをかけるために、コンタクト３５は、与えられる。
【００２０】
一般的に、ウェーハ又は基板３０は、多くのダイで構成されてよい。ウェーハ毎のダイの数は、構築中の製品の形式に依存する。典型的な８インチウェーハに関して、基板３０上に幾百ものダイが形成され得る。このダイは、集積回路デバイス生産が形成される基板３０のエリアを表示している。最終的にデバイスプロセスが完了したとき、ダイは別々にテストされ、パッケージされて、例えば、マイクロプロセッサ、アプリケーションにより仕様が定められた回路、ロジックデバイス等のような完成した集積回路デバイスとして販売される。
【００２１】
図３は、本発明の実施形態に従って形成された複数のドープ領域を有する例示的なダイ３１の平面図を表す。ダイ３１又は集積回路製品は、１以上のドープ領域３４を含んでよいし、その各々は、その上に形成された（ブロックとして概略的に表される）複数のトランジスタ３２を有する。図３は、平面図であるので、ドープ領域は、図３に示される活性層３０Ｃ領域の下に配置され、絶縁領域３６によって定義され、図３に表されていない。図３には、又、下にあるドープ領域３４と電気的接続を構築するために利用されるコンタクト３５が表されている。勿論、コンタクト３５の数、サイズ、構築及び場所は、例えば、多重コンタクト３５が各々のドープ領域３４に与えられたり、ドープ領域３４の真ん中近くに配置されたりするように様々に変化してよい。図３に示すようにドープ領域３４は、正四角形、長方形、円形、いびつな形等のいずれの構築に形成されてよい。
【００２２】
図２に表されたドープ領域３４は、実装される特定のデバイス又はデバイスのセクションに応じて、Ｎ型又はＰ型ドーパント材料でドープされてよい。例えば、一実施形態によると、ドープ領域３４は、ヒ素又はリンのようなＮ型ドーパント材でドープされ、このドープ領域３４に形成されたトランジスタ３２のすべては、ＰＭＯＳトランジスタである。もう一つの実施形態によると、ドープ領域３４は、ボロン、又は二フッ化ボロンのようなＰ型ドーパント材料でドープされ、このドープ領域３４に形成されたトランジスタ３２のすべては、ＮＭＯＳトランジスタである。しかし、本出願を読み終えた後、当業者であれば、本発明は、又、ドープ領域３４に形成された複数のトランジスタ３２が、ドープ領域３４を形成するために利用されたドーパント材料の形式を問わず、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの双方で形成されていることを認識するだろう。
【００２３】
更に、ダイ３１に形成されたドープ領域３４の全てを同様のドーパント材料の形式で形成することが必要な訳ではない。即ち、ダイ３１は、Ｎ型ドーパント材料でドープされた１以上のドープ領域３４とＰ型ドーパント材料でドープされた１以上のドープ領域３４を有してよい。図４は、Ｎ型領域３４Ｎが、Ｐ型ドープされた領域３４Ｐに近傍するバルク基板３０Ａにおいて形成されている一実施例を表している。ドープ領域３４Ｎ，３４Ｐは、相互が電気的に絶縁され、絶縁領域３６によって周囲構造から絶縁されている。分離コンタクト３５Ｎ，３５Ｐは、それぞれ、ドープ領域３４Ｎ，３４Ｐに接するために与えられる。その理由は後に詳細に述べる。一実施形態によると、ドープ領域３４Ｎに形成された複数のトランジスタ３２Ｐの各々は、ＰＭＯＳトランジスタであり、ドープ領域３４Ｐに形成された複数のトランジスタ３２Ｎの各々は、ＮＭＯＳトランジスタである。当然、予め上述されたように、実施形態によっては、本発明のトランジスタ形式の双方、即ち、ＮＭＯＳ及びＰＭＯＳは、ドープ領域３４Ｎと３４Ｐの各々に形成してもよい。ドープ領域のそれぞれに形成されたトランジスタの数は、製造中の製品と、完成した集積回路デバイスの動作特性に求められる効果と、に応じて変えることができる。
【００２４】
上述したドープ領域３４は、種々のプロセスフローを用いて様々な技術によって形成され得る。ドープ領域３４は、ドーパント濃度を有するドープ領域３４におおよそ１e１４-１e１６ions/cm２の範囲のドーパント量でイオン注入プロセスを実行することによって結果としておおよそ１０e１8-１０e20ions/cm3 の濃度を有するように形成され得る。イオン注入プロセスの注入エネルギーは、注入されたドーパントの種類に拠り、変化する。例えば、ヒ素のようなＮ型ドーパント材料は、注入エネルギーがおおよそ１００ｋeＶ〜３００ｋeＶの範囲であり得る。ボロンのようなＰ型ドーパント材料は、注入エネルギーがおおよそ３０ｋeＶ〜１００ｋeＶの範囲であり得る。更に、要請されれば、ドープ領域３４のドーパント濃度レベル（ions/cm3）を変更してもよい。即ち、複数のドープ領域３４において、ドーパント濃度レベルが異なってもよい。
【００２５】
トレンチ絶縁領域３６は、種々の周知の技術によって形成されてよい。例えば、活性層３０Ｃ、埋め込み層３０Ｂを貫通して、バルク基板３０Ａまで最初のトレンチを形成するために１以上の異方性エッチングプロセスが、実行されてよい。その後トレンチは、二酸化シリコンのような適切な絶縁材料で充填されてよい。一実施形態によると、絶縁構造３６は、おおよそ２０ｎｍ〜１００ｎｍの隙間４３（図２参照）によってドープ領域３４の深さ３８を超えて伸長されてよい。コンタクト３５は、集積回路デバイスにおける種々の構造にコンタクトを形成するために種々の周知の方法と材料のいずれを用いても形成される。例えば、コンタクト３５は、タングステンのような金属で構成され得る。
【００２６】
ドープ領域３４と絶縁領域３６を形成するために用いたプロセスフローは、製造過程のデバイスにより、変化し得る。例えば、Ｎ型ドープ領域３４は、バルク基板３０Ａに形成されなくてはならないし、その後、バルク基板３０Ａ全体のＮ型ドープ領域を形成するためにブランケットイオン注入をプロセス実行することができる。その後、個別ダイ３１の各々の求められた領域に絶縁領域３６を形成することによって、特定のドープ領域３４が形成され得る。即ち、Ｎ型ドープ領域３４のみが形成されるので、バルク基板３０Ａ全体は、Ｎ型形式のドーパント材料で注入されてよく、ドープ領域３４を画定するために絶縁領域３６を用いることができる。他の形態として、必要であれば、基板３０全体にわたってブランケットイオン注入を実行する前に絶縁領域３６を形成してもよい。ドープ領域３４とトランジスタ３２が形成された後、コンタクト３５は、バルク基板３０Ａに定義されたドープ領域３４に電気的接続を与えるために形成することができる。Ｐ型ドープ領域３４のみがバルク基板３０Ａに形成されなくてはならない場合も、同様のプロセスフローを用いることができる。
【００２７】
ダイ３１又は基板３０における種々の場所において、Ｎ型とＰ型双方のドープ領域３４が形成されなくてはならない事例において、Ｎ型又はＰ型イオン注入ステップから適切な領域を遮断するために種々のマスク層を用いることができる。前述の場合、絶縁領域３４は、埋め込み層３０Ｂを貫通してイオンを注入することによって形成され得るか、又は、埋め込み層３０Ｂの形成される前にバルク基板３０Ａにイオンを注入することによって形成され得る。
【００２８】
本発明は、集積回路デバイスの少なくとも幾つかの形態における動作特性を力学的にコントロールするために利用され得る。例えば、近代的なマイクロプロセッサは、おおよそ３千万のトランジスタで構成され得る。しかし、少なくとも幾つかの形態においては、いずれの時点においても、動作中となっているトランジスタ、即ちスイッチングオン、オフしているトランジスタは百万又はそれ以下である。それ故、トランジスタの動作周波数又は切り替え速度を向上することが重要であり得る。同時に、動作していないトランジスタの漏れ電流を削減すること望ましいであろう。これは、種々のトランジスタを分離することによって、又、本文に開示された方法と構造を利用することによって実現し得る。
【００２９】
例えば、図２に示されたドープ領域３４がＮ型ドーパント材料でドープされ、トランジスタ３２がＰＭＯＳトランジスタである、一実施形態において、正電圧（＋ＶＡ）をＮ型ドープ領域３４に印加することは、ＰＭＯＳトランジスタ３２の閾値電圧（ＶＴ）を増やす傾向がある。言い換えると、これは、ＰＭＯＳトランジスタデバイスの漏れ電流を削減する傾向がある。そうした制御性は、少なくともある期間、集積回路デバイスの多くのＰＭＯＳトランジスタが非動作状態（nonactive）になる場合、かなり重要であり得る。勿論、本文を完全に読み終えた後、当業者であれば、Ｎ型ドープ領域３４に印加された正電圧（＋ＶＡ）は、ドレイン電圧（Ｖｄｄ）に対して正電圧であることが理解されよう。
【００３０】
一方で、負電圧（-ＶA）をＮ型ドープ領域３４に印加することは、Ｎ型ドープ領域３４上に形成されたＰＭＯＳトランジスタ３２の閾値電圧（ＶＴ）を小さくする傾向がある。言い換えれば、これは、ＰＭＯＳトランジスタ３２の切り替え周波数を増やす傾向がある。完成した集積回路の最終的なパフォーマンスレベルに関連してクリティカルパスとなっているか、又は、多くのＰＭＯＳトランジスタがアクティブである場合に、このタイプのコントロールが望ましい。
【００３１】
図２に示されたドープ領域３４がＰ型ドーパント材料でドープされ、トランジスタ３２はＮＭＯＳトランジスタである場合の事例において、正電圧（＋ＶＡ）を印加することは、ＮＭＯＳトランジスタの閾値電圧（ＶＴ）を削減する傾向がある。結果として、ＮＭＯＳトランジスタ３２は、比較的高速の切り替え速度を顕示する傾向がある。負電圧（-ＶA）をＰ型ドープ領域３４に印加することは、Ｐ型ドープ領域３４上に形成されたＮＭＯＳトランジスタ３２の閾値電圧（ＶＴ）を増やす傾向がある。言い換えれば、これは、ＮＭＯＳトランジスタ３２のオフステートの漏れ電流を削減する傾向があるのである。
【００３２】
一実施形態において、ＰＭＯＳ形式のトランジスタのみがＮ型ドープ領域３４に形成され、ＮＭＯＳデバイスのみがＰ型ドープ領域３４に形成される。ＰＭＯＳ及びＮＭＯＳデバイスの双方を含む電気的回路を（示されていないが）妥当な配線によって更に形成してもよい。しかし、場合によっては、ＰＭＯＳ及びＮＭＯＳデバイスの双方は、単一のドープ領域３４に形成され得る。例えば、Ｐ型ドープ領域３４に形成された大部分のトランジスタ３２がＮＭＯＳデバイスで、残りのデバイスがＰＭＯＳデバイスの場合である。この事例では、印加電圧（±ＶＡ）を、上述された方法によりＰ型ドープ領域３４上に形成されたＮＭＯＳトランジスタ３２をコントロールするためにＰ型ドープ領域３４に印加してもよい。ドープ領域３４に印加された正電圧（＋ＶＡ）によりＰ型ドープ領域３４上に形成されたＰＭＯＳデバイスの閾値電圧（ＶＴ）が高くなる傾向があると信じられ、かつ、印加された負電圧（-ＶA）によりＰＭＯＳデバイスの閾値電圧（ＶＴ）が低くなる傾向があるということも考えられる。しかし、Ｐ型ドープ領域３４上に形成されたＰＭＯＳトランジスタに関連して実現され得る動作上の有効性は、印加された電圧（±ＶＡ）に起因してＰＭＯＳトランジスタの仕事関数が増えることに比較して、わずかなオフセットに過ぎないと信じられる。Ｎ型ドープ領域３４に形成されたＮＭＯＳデバイスに関しても、同様な理由が当てはめられる。
【００３３】
印加された電圧（ＶＡ）の大きさと極性は、具体的なデバイスにより変化し得る。概して、デバイスの印加電圧（ＶＡ）は、包括的には、デバイスのプラスマイナスのドレイン電圧、即ち±Ｖｄｄの範囲内に含まれる電圧である。より特定的な一実施例として、Ｖｄｄ＝1.2Ｖである場合、正印加電圧（＋ＶＡ）は、おおよそ＋0.6〜＋0.8ボルトの範囲となり得、一方、負印加電圧（−ＶＡ）は、おおよそ−0.6〜−0.8ボルトの範囲であり得る。加えて、印加電圧（ＶＡ）の大きさは、デバイス形式の問題、即ちＮＭＯＳであるか、ＰＭＯＳであるかにより変化し得る。しかし、これらの例示的な電圧レベルは、代表的なものに過ぎず、従って添付された請求項に表現された範囲以外で、本発明を制限するものではない。
【００３４】
本発明の実行を通して、集積回路製品における種々のトランジスタ３２の閾値電圧（ＶＴ）は、集積回路製品に形成された１つ以上のドープ領域に電圧（±ＶＡ）を印加することによって、力学的にコントロールされてよいし、それによって集積回路製品の電気的特性のコントロールを可能にする。この性能は、多くの点で要請されている。例えば、モバイルコンピュータアプリケーション及び電気通信アプリケーションのような多少の製品アプリケーションにおいて、漏れ電流と電力消費を小さくすることが最重要課題となっている。これらの状況において、最終的なコンシューマプロダクトを製造するために利用される、例えば、マイクロプロセッサ、デジタルプロセッサ、ＡＳＩＣ等の完成した集積回路製品の一部である種々のトランジスタの若干又のすべての閾値電圧（ＶＴ）は、比較的高い数値に増やしてよいし、設定してよい。それによってそのような漏れ電流と意に反する電力消費を削減するためである。反対に、例えば、ハイエンドサーバ、ワークステーション、デスクトップコンピュータ等のような動作パフォーマンスが最重要課題となる場合、結果として生じる集積回路製品を含むトランジスタの若干又はすべての閾値電圧（ＶＴ）は、小さくして、比較的低レベルに設定されてよい。それによって、特定の集積回路製品の動作周波数又は動作速度を増やすためである。
【００３５】
一実施形態において、一以上のドープ領域３４に印加されるべき印加電圧（±ＶＡ）は、最終的なコンシューマプロダクトに要求された動作特性に基づき、製造業者によって判断されてよい。例えば、正規の機器製造業者（ＯＥＭ）は、例えば、マイクロプロセッサ、デジタル信号プロセッサ、アプリケーション仕様集積回路、メモリアレイ等のような集積回路製品が、ハイエンドサーバ、携帯電話、ポータブルコンピュータ等のようなコンシューマプロダクトに内蔵されるように提供されてよい。例えば、ポータブルコンピュータ等のような最終的なコンシューマプロダクトに要求されたパフォーマンス特性に基づき、ＯＥＭは、要請された特性を顕示する傾向があるように集積回路製品のある要素を一緒に融合させてよい。例えば、デジタル信号プロセッサ（ＤＳＰ）がモバイル電話アプリケーションのために充て得るような事例において、ＯＥＭは、要請された電圧（±ＶＡ）が要請されたドープ領域３４に印加されるようにＤＳＰに融合してよいし、又は配線してよい。それによって、ＤＳＰを含むトランジスタ３２の若干又はすべてに低い漏れ電流と低電力消費を顕示することを発生させる。
もう一つの例として、高レベルのパフォーマンスサーバのＯＥＭは、要請された電圧（±ＶＡ）が、要請されたドープ領域３４に１以上のマイクロプロセッサ又はＡＳＩＣ等のトランジスタ３２の若干又はすべてにサーバ内でかなり高速度特性を顕示することを生じさせるためにマイクロプロセッサに融合してよいし、配線してよい。そのような性能は、要請された電気的特性を顕示するコンシューマプロダクトを提供することにおいて比較的高い柔軟性をもって提供し、製品の種々の形式に関して消費者の需要において、改変に適応するために比較的高水準の柔軟性でＯＥＭに提供し得る。適切な電圧（ＶＡ）が、集積回路製品における適切なドープ領域３４に印加されてよいように集積回路製品に融合し、又は配線するために利用される物理学上のステップは、当業者にとって、周知である。
【００３６】
もう一つの実施形態において、本発明は、例えば、マイクロプロセッサ、ＤＳＰ等のような集積回路製品を含むトランジスタの若干又はすべての閾値電圧（ＶＴ）は、集積回路製品及び／又は完了した消費者デバイスの電流動作状況に基づき、コントロールされてよいし、種々の変化に富むことが可能である、集積回路製品を形成するための方法に向けられたものである。即ち、集積回路製品内の１以上のドープ領域３４に印加される電圧（±ＶＡ）は、集積回路製品及び／又は完了した消費者デバイスの電流動作状況に基づき、種々に変更、コントロールしてよい。例えば、ポータブルコンピュータの事例において、コンピュータが使用されていないとき、電圧（±ＶＡ）は、例えば、集積回路製品の漏れ電流及び電力消費が削減されるように、マイクロプロセッサのような集積回路製品内に種々のドープ領域３４上に形成された（ＮＭＯＳ及び／又はＰＭＯＳデバイスの）トランジスタ３２の閾値電圧（ＶＴ）を増やすために印加されてよいし、それによって、バッテリー源を節約する。代替例としてアプリケーションプログラムは、実際、ポータブルコンピュータ上、少なくとも予め選択された若干のアクティビティレベル上で実行されている間、集積回路製品のドープ領域３４の若干又はすべてに印加された電圧（±ＶＡ）は、ドープ領域３４に形成されたトランジスタ３２の若干又はすべての閾値電圧（ＶＴ）は、削減されてよいし、それによって、集積回路製品の動作周波数と完成した消費者デバイスの速度を増やす傾向になる。即ち、この実施形態において、完成した消費者デバイスと完成した消費者デバイスにおける集積回路製品の要請された電気的パフォーマンスが、例えば、ポータブルコンピュータ、ハイエンドサーバ、デスクトップコンピュータ、携帯電話等の完成した消費者デバイスのリアルタイム又はリアルタイムに近い動作特性に基づき、製品を種々に変更することができる。
【００３７】
更なる詳細のアルゴリズムが、このコンテキストでも実行されてよい。例えば、上述したポータブルコンピュータ事例において、印加された電圧（±ＶＡ）は、例えば、マイクロソフト社の「ワード」のようなアプリケーションが起動していることを感知し、又は判断したとき、ポータブルコンピュータの速度を増やすように調整されている。しかし、状況によっては、“高レベルのパフォーマンス”動作モードを選択することを回避することが求められてよい。例えば、ポータブルコンピュータのバッテリーに残っている電源が低い場合は、ポータブルコンピュータを“高レベルのパフォーマンス”モードに構築され得ないように、コントロールアルゴリズムを構成してもよい。
【００３８】
図５は、本発明が実施された例示的なシステム６０の概略的なブロック図を表している。ここに示されるようにシステム６０は、完成されたコンシューマプロダクト６６の一部である集積回路製品６４に動作的に結合している、コントローラ６２で構成されている。複数のドープ領域３４は、概略的に図５にも描かれている。集積回路製品６４は、例えば、マイクロプロセッサ、ＤＳＰ、ＡＳＩＣ、メモリアレイ、ロジックデバイス等のような集積回路デバイスの広範囲の様々な多様性を表現することを意図している。それ故、添付された請求項の範囲に明りょうに限定されていない限り、集積回路製品６４の特定の形式により本発明を制限すべきではない。加えて、単一の集積回路製品６４が、図５に描かれているが、コンシューマプロダクト６６内に常駐する１以上のそのような集積回路製品を表現したものであることが理解されなくてはならない。
【００３９】
図５に示されているコンシューマプロダクト６６は、例えば、パーソナルコンピュータ、サーバ、モバイル電話、ポータブルコンピュータデジタルカメラ等のような集積回路製品６４を用いる製品のいずれの形式をも表現している。それ故、本発明に利用されたコンシューマプロダクトの特定の形式は、添付された請求項の範囲に明りょうに限定されていない限り、何ら制限をうけるものではない。
【００４０】
概して、コントローラ６２は、コンシューマプロダクト６６内における集積回路製品６４の動作アクティビティ（operational activity）を検出するためのものか、あるいはこの動作アクティビティが入力を受けるためのものである。集積回路製品６４のアクティビティの感知されたレベル又は探知されたレベルに基づき、コントローラ６２は、集積回路製品６４の電気的パフォーマンス特性、即ち、パフォーマンスモードを、集積回路製品６４の感知されたアクティビティレベルに最も適合するパフォーマンスレベルに調整するために電源から集積回路製品６４に形成された１つ以上ドープ領域３４に、適切な電圧（±ＶＡ）を印加し得る。例えば、集積回路製品６４がマイクロプロセッサである例示的な事例において、コントローラ６２は、一定時間、マイクロプロセッサがアクセスし、又は命令を実行するために要した回数を検出し（又は入力され）得る。（用いられている特定の集積回路製品と特定のアプリケーションに拠り種々に変化し得る）様々なコントロールルールに基づき、コントローラ６２は、検出されたアクセス率が予め選択された限度を超えた場合、集積回路製品６４を“高レベルのパフォーマンス”動作モードに切り替え得る。これを満たすためにコントローラ６２は、集積回路製品６４における少なくとも１つのドープ領域３４に適切な印加電圧（±ＶＡ）を印加されるように指示する命令を実行し得る。マイクロプロセッサのアクセス率が予め選択されたある制限より下の範囲にある場合、コントローラ６２は、集積回路製品６４が“電源セーブ”になるように少なくとも１つのドープ領域３４に適切に印加される電圧（±ＶＡ）を調整し得る。
【００４１】
コントローラ６２によって取られる動作は、ハードウェア又はソフトウェア、又は２つの組み合わせによって実現され得る。例示的な実施形態において、コントローラ６２は、ロジック回路の集合体であり、本文に記載された機能を実装するために適切なソフトウェアを処理することが可能なものである。即ち、コントローラ６２は、求められた動作モードを検出することが可能であり、ドープ領域３４に求められた動作モードを実現するために求められる動作モードを実現するために適切なバイアス（±ＶＡ）を調整することが可能である。この実施形態において、コントローラ６２は、集積回路製品６４の一部として示されている。しかし、他の実施形態も可能である。例えば、コントローラ６２は、コンシューマプロダクト６６内の（図示されていない）分離集積回路、即ち、コントローラチップセット又は同様のものの一部であり得る。同様に電源６８は、集積回路製品６４の一部として描かれている。しかし、当業者であれば、電源６８は、外部ソース又はジェネレータで有り得ることを認識できるであろう。
【００４２】
本発明の一部及びこれに対応する詳細な説明の記載は、ソフトウェア、又はコンピュータメモリのデータビットの動作のアルゴリスムと象徴的な表現の用語によって表されている。これらの記載と表現は、当業者によって他の当業者に効果的に業務の内容を伝達するために用いられているものである。本文に用いられ、又、概して用いられる用語としてのアルゴリズムは、求められた結果を満たすステップの首尾一貫したシーケンスであると考えられる。このステップは、これらの求められる物理的な数量の物理的な操作である。通常、必ずしもというわけではないが、これらの数量は、記録され、転送され、結合され、比較され、さもなくば、操作されることが可能な、光学的、電気的、又は磁気的な信号の形式を取る。これらの信号をビット、数値、要素、信号、特徴、用語、数、又は同様なもので表することは、主に慣用的に、利便性があると証明されているものである。
【００４３】
しかし、これらすべての及び同様の用語は、適切な物理的な数量に関連し、単にこれらの数量に適用される利便的な標示である。特定的な記載がない限り、又、本文の記載から明らかであるように“プロセッシング（processing）”又は“コンピューティング（computing）”又は“計算する（calculating）”又は“判断する（determining）”又は“標示する（displaying）”又は同様のような用語は、コンピュータシステムメモリ又はレジスタ又は他のそのような情報記録デバイス、伝送又はディスプレイデバイス内にコンピュータのレジスタ及びメモリ内の物理的、電子的数量として表現されたデータを他の同様に表現されたデータとして操作し、変換するコンピュータシステム、又は同様の電子コンピュータデバイスの動作とプロセスに言及している。
【００４４】
本発明は、基板３０上に形成された複数のトランジスタ３２を有するＳＯＩ基板３０の形成と、ドープ領域３４に形成された複数のトランジスタ３２の少なくとも幾つかの（複数の）閾値電圧を種々に変化させ、又はコントロールするための手段に向けられたものである。開示された実施形態において、トランジスタ３２の閾値電圧をコントロールするための手段は、ドープ領域３４とコンタクト３５を含む。
【００４５】
本発明は、概して、ＳＯＩ基板のバルク基板上のドープ領域に形成されたトランジスタの動作特性をコントロールするためにＳＯＩ基板のバルク基板上にドープ領域と、同様のものを含む集積回路デバイスを形成するための種々の方法を目的とするものである。
一実施形態によると、この方法は、活性層、埋め込み層及びバルク基板で構成されたＳＯＩ基板を形成する過程と、ドープ領域上におけるＳＯＩ基板に複数のトランジスタと、ドープ領域にコンタクトを形成する過程を含む。更なる実施形態において、この方法は、複数のトランジスタの少なくとも１の閾値電圧を種々に変化させるためにドープ領域に電圧を印加する過程を含む。もう１つの例示的な実施形態によると、ドープ領域３４の複数のトランジスタは、単一の製品ダイによって定義される領域にバルク基板３０Ａに形成され、複数のトランジスタ３２が、ドープ領域３４の各々に形成される。本文に記載されたように、ドープ領域上に形成された１つ以上のトランジスタ３２の動作特性を種々に変化させるために様々な電圧が、１以上のドープ領域３４に印加されてよい。
【００４６】
もう１つの実施形態によると、この方法は、少なくとも１つの集積回路製品で構成されているコンシューマプロダクトを形成する過程を含み、この集積回路製品は、ＳＯＩ基板のバルク基板に形成されたドープ領域上のＳＯＩ基板の活性層に形成された複数のトランジスタで構成され、前述のドープ領域は活性層の下に形成され、集積回路製品のアクティビティレベルを感知し、電圧の大きさと極性をドープ領域に印加し、印加された電圧の前述の大きさと極性は、集積回路製品の感知されたアクティビティレベルに基づいて判断される。
【００４７】
本発明が、本開示から利益を有する当業者にとって、異なるが均等であることが明りょうである方法で改変及び実施され得るので、上述した特定の実施形態は、説明目的のためのみのものである。例えば、上述されたプロセスステップは、異なる手順で実行される場合がある。更に、請求項で限定された範囲以外で、本文に示した構成又は設計の詳細に制限されることは意図されていない。上述した特定の実施形態は、改変又は修正可能であり、そうした改変の全部は、本発明の趣旨の範囲内にあると考えられる。従って、本文に求められる保護は、請求の範囲に記載されたとおりである。
【図面の簡単な説明】
【００４８】
【図１】従来技術に従ったＳＯＩ基板に形成された半導体デバイスの断面図である。
【図２】ドープ領域がＳＯＩ基板のバルク基板に形成された、本発明の一実施形態を示す断面図である。
【図３】多重のドープ領域を有する中に形成されたダイの一実施例の平面図である。
【図４】多重のドープ領域がＳＯＩ基板のバルク基板に形成された本発明のもう１つの一実施形態の断面図である。
【図５】本発明に従って実施され得るコンシューマプロダクトの一実施例の概略図である。
【図１】
2005536037.tif 000003
【図２】
2005536037.tif 000004
【図３】
2005536037.tif 000005
【図４】
2005536037.tif 000006
【図５】
2005536037.tif 000007
【手続補正書】
【提出日】平成16年8月23日(2004.8.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
活性層３０Ｃ、埋め込み絶縁層３０Ｂ、及びバルク基板３０Ａを含むＳＯＩ基板３０を用意し、
前記活性層３０Ｃの下における前記バルク基板３０上にドープ領域３４を形成し、
前記ＳＯＩ基板３０の前記ドープ領域３４上のエリアに複数のトランジスタ３２を形成し、
コンタクト３５を前記ＳＯＩ基板３０を通じて前記ドープ領域３４に形成する、方法。
【請求項２】
前記複数のトランジスタ３２のうち少なくとも一つの閾値電圧を変化させるように、前記ドープ領域３４に電圧を印加する、
請求項１記載の方法。
【請求項３】
前記活性層３０Ｃと前記ドープ領域３４とは同じドーパント形式でドープされる、
請求項１記載の方法。
【請求項４】
前記活性層３０Ｃと前記ドープ領域３４とは異なるドーパント形式でドープされる、
請求項１記載の方法。
【請求項５】
前記ＳＯＩ基板３０上の前記ドープ領域３４上のエリアへの複数のトランジスタ３２の形成では、前記ＳＯＩ基板３０上の前記ドープ領域３４上のエリアに複数のＮＭＯＳ及びＰＭＯＳトランジスタ３２を形成する、
請求項１記載の方法。
【請求項６】
前記ドープ領域３４は、Ｎ型ドーパント材料でドープされ、前記複数のトランジスタ３２の大部分は、ＰＭＯＳトランジスタである、
請求項１記載の方法。
【請求項７】
前記ドープ領域３４は、Ｐ型ドーパント材料でドープされ、及び前記複数のトランジスタ３２の大部分は、ＮＭＯＳトランジスタである、
請求項１記載の方法。
【請求項８】
前記ドープ領域３４は、Ｎ型ドーパント材料でドープされ、及び前記複数のトランジスタ３２のは、ＰＭＯＳトランジスタのみで構成されている、
請求項１記載の方法。
【請求項９】
前記ドープ領域３４は、Ｐ型ドーパント材料でドープされ、及び前記複数のトランジスタ３２は、ＮＭＯＳトランジスタのみで構成されている、
請求項１記載の方法。
【請求項１０】
前記バルク基板３０Ａにおける前記ドープ領域３４は、前記活性層３０Ｃ及び前記埋め込み絶縁層３０Ｂを通じ、かつ前記ドープ領域３４を越えて前記バルク基板３０Ａに伸長している絶縁領域３６によって形成されている、
請求項１記載の方法。
【請求項１１】
前記バルク基板３０Ａへのドープ領域３４の形成では、前記バルク基板３０Ａに複数のドープ領域３４を形成する、
請求項１記載の方法。
【請求項１２】
前記バルク基板３０Ａへのドープ領域３４の形成では、前記ドープ領域３４を形成するためにイオン注入プロセスを実行する、
請求項１記載の方法。  
【請求項１３】
前記バルク基板３０Ａにドープ領域３４を形成する過程は、略１e１4ions/cm２〜１e１6 ions/cm２のドーパント量で、ドーパント材料のイオン注入プロセスを実行する過程を含む、
請求項１記載の方法。
【請求項１４】
前記バルク基板３０Ａへのープ領域３４の形成では、更に、製品ダイによって限定されるエリアにおける前記バルク基板３０Ａに複数のドープ領域３４を形成し、かつ、
複数のトランジスタ３２が前記複数のドープ領域３４の各々に形成される、
請求項１記載の方法。
【請求項１５】
複数のドープ領域３４の形成では、少なくとも一つのＮ型領域３４と、少なくとも一つのＰ型領域３４と、を含む、
請求項１４記載の方法。
【請求項１６】
更に、コンタクト３５を前記複数のドープ領域の各々に形成する、
請求項１４記載の方法。
【請求項１７】
前記複数のトランジスタ３２は、少なくとも幾つかのＰＭＯＳトランジスタで構成され、前記ドープ領域３４は、Ｎ型ドーパント材料でドープされ、
前記トランジスタ３２のうち少なくとも１つの閾値電圧を変化させるための前記ドープ領域３４に電圧の印加では、少なくとも幾つかの前記ＰＭＯＳトランジスタの前記閾値電圧を増やすために前記Ｎ型ドープ領域に正電圧を印加する、
請求項２記載の方法。
【請求項１８】
前記複数のトランジスタ３２は、少なくとも幾つかはＮＭＯＳトランジスタで構成され、かつ、前記ドープ領域３４はＰ型ドーパント材料でドープされ、前記トランジスタ３２のうち少なくとも一つの閾値電圧を変化させるための前記ドープ領域３４への電圧の印加では、少なくとも幾つかの前記ＰＭＯＳトランジスタの前記閾値電圧を小さくするために前記Ｐ型ドープ領域に正電圧を印加する過程を含む、
請求項２記載の方法。
【請求項１９】
前記複数のトランジスタ３２は、少なくとも幾つかはＰＭＯＳトランジスタで構成され、かつ、前記ドープ領域３４はＮ型ドーパント材料でドープされ、前記トランジスタ３２のうち少なくとも一つの閾値電圧を変化させるための前記ドープ領域３４への電圧の印加では、少なくとも幾つかの前記ＮＭＯＳトランジスタの前記閾値電圧を小さくするために前記Ｎ型ドープ領域に負電圧を印加する過程を含む、
請求項２記載の方法。
【請求項２０】
前記複数のトランジスタ３２は、少なくとも若干のＮＭＯＳトランジスタで構成され、及び前記ドープ領域３４は、一Ｐ型ドーパント材料でドープされ、トランジスタの少なくとも１の閾値電圧を種々に変化させるために、前記ドープ領域に電圧を印加する過程は、少なくとも若干の前記ＮＭＯＳトランジスタの前記閾値電圧を増やすために前記Ｐ型ドープ領域に負電圧を印加する過程を含む、
請求項２記載の方法。
【請求項２１】
少なくとも一つの集積回路製品で構成されたコンシューマプロダクト６４を用意し、前記集積回路製品は、前記ＳＯＩ基板のバルク基板３０Ａに形成されたドープ領域３４上の活性層３０Ａに形成された複数のトランジスタ３２を含み、前記ドープ領域３４は、前記活性層３０Ｃの下に形成され、
前記集積回路製品６４のアクティビティレベルを検出し、
前記ドープ領域３４に所定の大きさ及び極性の電圧を印加し、前記印加された電圧の大きさと極性は、前記集積回路製品６４の前記検出されたアクティビティレベルに基づいて判断される、
方法。
【請求項２２】
前記コンシューマプロダクトの用意においては、パーソナルコンピュータ、携帯コンピュータ、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、及びワイヤレスインタラクト機器のうち少なくとも一つが用意される、
請求項２１記載の方法。
【請求項２３】
前記集積回路製品６４は、マイクロプロセッサ、デジタル信号プロセス、アプリケーション仕様集積回路製品、メモリトレイ及びロジックデバイスの少なくとも一つを含む、
請求項２１記載の方法。
【請求項２４】
前記集積回路製品６４のアクティビティレベルの検出では、前記集積回路製品が意図された機能の実行レートを検出する、
請求項２１記載の方法。
【請求項２５】
前記所定の大きさ及び極性の電圧のドープ領域３４への印加では、前記印加された電圧の大きさと極性が前記集積回路製品６４の前記感知されたアクティビティレベルに基づいて判断され、前記ドープ領域３４に形成された前記複数のトランジスタ３２の少なくとも一つの閾値電圧を変化させるような大きさ及び極性を有する電圧を前記ドープ領域３４に印加し、前記印加された電圧の前記大きさと極性とは、前記集積回路製品の前記検出されたアクティビティレベルに基づいて判断される、
請求項２１記載の方法。
【国際調査報告】
2005536037.tif 000008
2005536037.tif 000009
2005536037.tif 000010