【手続補正書】
【提出日】令和2年1月31日(2020.1.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
揮発性メモリ装置及び不揮発性メモリ装置を含むハイブリッドメモリグループを制御するハイブリッドメモリ制御器において、
プロセッサと、
前記プロセッサに接続され、前記プロセッサによって実行される命令（ｉｎｓｔｒｕｃｔｉｏｎ）を格納するプロセッサメモリと、を有し、
前記命令によって前記プロセッサは、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）要請を受信し、
前記第１ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第１ＣＰＵ要請の第１ターゲットとして前記揮発性メモリ装置を識別し、
第１バッファに前記第１ＣＰＵ要請をキューイング（ｑｕｅｕｉｎｇ）し、
前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信し、
前記第２ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして前記不揮発性メモリ装置を識別し、
第２バッファに前記第２ＣＰＵ要請をキューイングし、
調整方策（ａｒｂｉｔｒａｔｉｏｎ  ｐｏｌｉｃｙ）に基づき、前記第１及び第２ターゲットの内で関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンドを発生させ、前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、
前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に前記第１及び第２コマンドを伝送することを特徴とするハイブリッドメモリ制御器。
【請求項２】
前記命令によって前記プロセッサは、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することによって前記揮発性メモリ装置及び前記不揮発性メモリ装置を識別することをさらに含むことを特徴とする請求項１に記載のハイブリッドメモリ制御器。
【請求項３】
前記揮発性メモリ装置及び前記不揮発性メモリ装置を識別することは、ブートアップ時間に起こることを特徴とする請求項２に記載のハイブリッドメモリ制御器。
【請求項４】
前記揮発性メモリ装置及び前記不揮発性メモリ装置を識別することは、前記揮発性メモリ装置及び前記不揮発性メモリ装置をアドレスマッピングすることを含むことを特徴とする請求項２に記載のハイブリッドメモリ制御器。
【請求項５】
前記命令によって前記プロセッサは、前記ＳＰＤデータに基づいて前記揮発性メモリ装置及び前記不揮発性メモリ装置のタイミングパラメーターを識別し、
前記タイミングパラメーターを基づいて前記調整方策を判別することをさらに含むことを特徴とする請求項２に記載のハイブリッドメモリ制御器。
【請求項６】
前記命令によって前記プロセッサは、前記不揮発性メモリ装置から状態フィードバック信号（ｓｔａｔｕｓ  ｆｅｅｄｂａｃｋ  ｓｉｇｎａｌ）を受信し、
前記状態フィードバック信号に基づいて前記調整方策を判別することをさらに含むことを特徴とする請求項２に記載のハイブリッドメモリ制御器。
【請求項７】
前記調整方策は、第１及び第２キューの不均衡な発行（ｕｎｂａｌａｎｃｅ  ｉｓｓｕｅ）速度に基づいてラウンドロビン（ｒｏｕｎｄ−ｒｏｂｉｎ）調整方策或いは加重されたラウンドロビン（ｗｅｉｇｈｔｅｄ  ｒｏｕｎｄ−ｒｏｂｉｎ）調整方策を含むことを特徴とする請求項１に記載のハイブリッドメモリ制御器。
【請求項８】
前記揮発性メモリ装置及び前記不揮発性メモリ装置は、同一のメモリチャンネルの互いに異なるメモリランクに存在することを特徴とする請求項１に記載のハイブリッドメモリ制御器。
【請求項９】
前記揮発性メモリ装置及び前記不揮発性メモリ装置は、同一のメモリランクの互いに異なるメモリバンクに存在することを特徴とする請求項１に記載のハイブリッドメモリ制御器。
【請求項１０】
第１及び第２キューは、同一のキューであることを特徴とする請求項１に記載のハイブリッドメモリ制御器。
【請求項１１】
前記第１及び第２コマンドは、同一の標準揮発性メモリコマンドセットにしたがって発生されることを特徴とする請求項１に記載のハイブリッドメモリ制御器。
【請求項１２】
前記第２ターゲットに対応する前記第１及び第２コマンドの内の１つは、標準揮発性メモリコマンドセットと異なるコマンドセットにしたがって発生されることを特徴とする請求項１に記載のハイブリッドメモリ制御器。
【請求項１３】
不揮発性メモリ装置及び前記不揮発性メモリ装置に接続された揮発性メモリ装置を含むハイブリッドメモリグループと、
同一チャンネルを通じて前記揮発性及び不揮発性メモリ装置にデータを伝送するか、前記揮発性及び不揮発性メモリ装置からデータ伝送を受信するよう構成されたハイブリッドメモリ制御器と、を有し、
前記ハイブリッドメモリ制御器は、プロセッサと、
前記プロセッサに接続されたプロセッサメモリと、を含み、
前記プロセッサメモリは、前記プロセッサによって実行される命令を格納し、
前記命令によって前記プロセッサは、前記揮発性及び不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することによって前記揮発性及び不揮発性メモリ装置を識別し、
前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ要請を受信し、
前記第１ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第１ＣＰＵ要請の第１ターゲットとして前記揮発性メモリ装置を識別し、
第１バッファに前記第１ＣＰＵ要請をキューイングし、
前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信し、
前記第２ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして前記不揮発性メモリ装置を識別し、
第２バッファに前記第２ＣＰＵ要請をキューイングし、
前記揮発性及び不揮発性メモリ装置に関連する前記ＳＰＤデータに基づいて調整方策を判別し、
前記調整方策に基づいて前記第１及び第２ターゲットの内の１つに関連した前記第１及び第２ＣＰＵ要請の内のいずれか１つに対応する第１コマンドを発生させ、前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、
前記揮発性及び不揮発性メモリ装置の各々に前記第１及び第２コマンドを伝送することを特徴とする格納ノード。
【請求項１４】
揮発性メモリ装置及び不揮発性メモリ装置を有するハイブリッドメモリグループを制御する方法において、
プロセッサによって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ要請を受信する段階と、
前記プロセッサによって、前記第１ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第１ＣＰＵ要請の第１ターゲットとして前記揮発性メモリ装置を識別する段階と、
前記プロセッサによって、第１バッファに前記第１ＣＰＵ要請をキューイングする段階と、
前記プロセッサによって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信する段階と、
前記プロセッサによって、前記第２ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして前記不揮発性メモリ装置を識別する段階と、
前記プロセッサによって、第２バッファに前記第２ＣＰＵ要請をキューイングする段階と、
前記プロセッサによって、調整方策に基づき、前記第１及び第２ターゲットの内で関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンドを発生させる段階と、
前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させる段階と、
前記プロセッサによって、前記揮発性及び不揮発性メモリ装置の各々に前記第１及び第２コマンドを伝送する段階と、を有することを特徴とするハイブリッドメモリ制御方法。
【請求項１５】
前記プロセッサによって、前記揮発性及び不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することによって前記揮発性及び不揮発性メモリ装置を識別する段階と、
前記プロセッサによって、前記ＳＰＤデータに基づいて前記揮発性及び不揮発性メモリ装置のタイミングパラメーターを識別する段階と、
前記プロセッサによって、前記タイミングパラメーターに基づいて前記調整方策を判別する段階と、をさらに有することを特徴とする請求項１４に記載のハイブリッドメモリ制御方法。
【請求項１６】
前記プロセッサによって、前記不揮発性メモリ装置から状態フィードバック信号を受信する段階と、
前記プロセッサによって、前記状態フィードバック信号に基づいて前記調整方策を判別する段階と、をさらに有することを特徴とする請求項１４に記載のハイブリッドメモリ制御方法。
【請求項１７】
前記不揮発性メモリ装置及び前記揮発性メモリ装置は、同一メモリチャンネルの互いに異なるメモリランクに存在することを特徴とする請求項１４に記載のハイブリッドメモリ制御方法。
【請求項１８】
前記不揮発性メモリ装置及び前記揮発性メモリ装置は、同一メモリランクの互いに異なるメモリバンクに存在することを特徴とする請求項１４に記載のハイブリッドメモリ制御方法。
【請求項１９】
前記第１及び第２コマンドは、同一の標準揮発性メモリコマンドセットにしたがって発生されることを特徴とする請求項１４に記載のハイブリッドメモリ制御方法。
【請求項２０】
前記第２ターゲットに対応する前記第１及び第２コマンドの内のいずれか１つは、標準揮発性メモリコマンドセットと異なるコマンドセットにしたがって発生されることを特徴とする請求項１４に記載のハイブリッドメモリ制御方法。
【請求項２１】
揮発性メモリ装置及び不揮発性メモリ装置を含むハイブリッドメモリグループを制御するハイブリッドメモリ制御器において、
前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１及び第２ＣＰＵ要請を受信し、前記第１ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第１ＣＰＵ要請の第１ターゲットとして前記揮発性メモリ装置を識別し、前記第２ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして前記不揮発性メモリ装置を識別するように構成されたアドレスマッパー／デコーダー（ａｄｄｒｅｓｓ  ｍａｐｐｅｒ／ｄｅｃｏｄｅｒ）と、
前記受信された第１ＣＰＵ要請をキューイングするように構成された第１トランザクションキューと、
前記受信された第２ＣＰＵ要請をキューイングするように構成された第２トランザクションキューと、
前記揮発性メモリ装置及び前記不揮発性メモリ装置に関連したＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データに基づいて調整方策を判別するよう構成された調整器と、
前記調整方策に基づいて、前記第１及び第２ターゲットの内で関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンドを発生させ、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に前記第１及び第２コマンドを伝送するように構成されたスケジューラーと、を有することを特徴とするハイブリッドメモリ制御器。
【請求項２２】
揮発性メモリ装置と不揮発性メモリ装置を含むハイブリッドメモリグループを制御するためのハイブリッドメモリ制御器であって、
プロセッサと、
前記プロセッサに接続され、前記プロセッサによって実行される命令（ｉｎｓｔｒｕｃｔｉｏｎ）を格納するプロセッサメモリと、を有し、
前記命令によって前記プロセッサは、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）要請を受信し、
前記第１ＣＰＵ要請のデコーディングとアドレスマッピングによって、前記第１ＣＰＵ要請の第１のターゲットとして前記揮発性メモリ装置を識別し、
バッファに前記第１ＣＰＵ要請をキューイング（ｑｕｅｕｉｎｇ）し、
前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信し、
前記第２ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第２ＣＰＵ要請の第２のターゲットとして前記不揮発性メモリ装置を識別し、
前記バッファに前記第２ＣＰＵ要請をキューイングし、
調整方策（ａｒｂｉｔｒａｔｉｏｎ  ｐｏｌｉｃｙ）に基づいて、前記第１及び第２ターゲットの内で関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンドを発生させ、前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、
前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に、前記第１及び第２コマンドを伝送することを特徴とするハイブリッドメモリ制御器。
【請求項２３】
不揮発性メモリ装置及び前記不揮発性メモリ装置に接続された揮発性メモリ装置を含むハイブリッドメモリグループと、
同一のチャンネルを介して前記揮発性及び前記不揮発性メモリ装置にデータを伝送するか、又は前記揮発性及び前記不揮発性メモリ装置からデータを受信するハイブリッドメモリ制御器と、を有し、
前記ハイブリッドメモリ制御器は、プロセッサと、
前記プロセッサと接続されたプロセッサメモリと、を含み、
前記プロセッサメモリは、前記プロセッサによって実行される命令を格納し、
前記命令によって前記プロセッサは、前記揮発性及び前記不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することにより、前記揮発性及び前記不揮発性メモリ装置を識別し、
前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ要請を受信し、
前記第１ＣＰＵ要請のデコーディングとアドレスマッピングによって、前記第１ＣＰＵ要請の第１ターゲットとして、前記揮発性メモリ装置を識別し、
バッファ（ｂｕｆｆｅｒ）に前記第１ＣＰＵ要請をキューイングし、
前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信し、
前記第２ＣＰＵ要請のデコーディングとアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして、前記不揮発性メモリ装置を識別し、
前記バッファに前記第２ＣＰＵ要請をキューイングし、
前記揮発性及び前記不揮発性メモリ装置に関連する前記ＳＰＤデータに基づいて調整方策（ａｒｂｉｔｒａｔｉｏｎ  ｐｏｌｉｃｙ）を判別し、
前記調整方策に基づいて、前記第１及び第２ターゲットの内の１つに関連した前記第１及び第２ＣＰＵ要請の内のいずれか１つに対応する第１コマンドを発生させ、前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、
前記揮発性及び前記不揮発性メモリ装置の各々に、前記第１及び第２コマンドを伝送することを特徴とする格納ノード。
【請求項２４】
揮発性メモリ装置及び不揮発性メモリ装置を含むハイブリッドメモリグループの制御方法であって、
プロセッサによって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ要請を受信する段階と、
前記プロセッサによって、前記第１ＣＰＵ要請のデコーディングとアドレスマッピングによって、前記第１ＣＰＵ要請の第１ターゲットとして前記揮発性メモリ装置を識別する段階と、
前記プロセッサによってバッファ（ｂｕｆｆｅｒ）に前記第１ＣＰＵ要請をキューイングする段階と、
前記プロセッサによって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信する段階と、
前記プロセッサによって、前記第２ＣＰＵ要請のデコーディングとアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして前記不揮発性メモリ装置を識別する段階と、
前記プロセッサによって、前記バッファに前記第２ＣＰＵ要請をキューイングする段階と、
前記プロセッサによって調整方策（ａｒｂｉｔｒａｔｉｏｎ  ｐｏｌｉｃｙ）に基づいて、前記第１及び第２ターゲットの内の関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンド（ｃｏｍｍａｎｄ）を発生させる段階と、
前記第１のコマンドを発生させることに応答して、前記第１及び第２ターゲットの内の関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させる段階と、
前記プロセッサによって、前記揮発性及び前記不揮発性メモリ装置の各々に、前記第１及び第２のコマンドを伝送する段階と、を有することを特徴とする制御方法。
【請求項２５】
揮発性メモリ装置及び不揮発性メモリ装置を含むハイブリッドメモリグループを制御するハイブリッドメモリ制御器であって、
前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１及び第２ＣＰＵ要請を受信し、前記第１ＣＰＵ要請のデコーディングとアドレスマッピングによって、前記第１ＣＰＵ要請の第１ターゲットとして、前記揮発性メモリ装置を識別し、前記第２ＣＰＵ要請のデコーディングとアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして、前記不揮発性メモリ装置を識別するように構成されたアドレスマッパー／デコーダ（ａｄｄｒｅｓｓ  ｍａｐｐｅｒ／ｄｅｃｏｄｅｒ）と、
前記受信された第１ＣＰＵ要請及び前記受信された第２ＣＰＵ要請をキューイングするように構成されたトランザクションキュー（ｔｒａｎｓａｃｔｉｏｎ  ｑｕｅｕｅ）と、
前記揮発性メモリ装置及び前記不揮発性メモリ装置に関連したＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データに基づいて調整方策（ａｒｂｉｔｒａｔｉｏｎ  ｐｏｌｉｃｙ）を判別するように構成された調整器（ａｒｂｉｔｒａｔｏｒ）と、
前記調整方策に基づいて、前記第１及び第２ターゲットの内で関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンドを発生させ、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に、前記第１及び第２コマンドを伝送するように構成されたスケジューラ（ｓｃｈｅｄｕｌｅｒ）と、を有することを特徴とするハイブリッドメモリ制御器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
上記目的を達成するためになされた本発明によるハイブリッドメモリ制御器は、揮発性メモリ装置及び不揮発性メモリ装置を含むハイブリッドメモリグループを制御するハイブリッドメモリ制御器において、プロセッサと、前記プロセッサに接続され、前記プロセッサによって実行される命令（ｉｎｓｔｒｕｃｔｉｏｎ）を格納するプロセッサメモリと、を有し、前記命令によって前記プロセッサは、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）要請を受信し、前記第１ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第１ＣＰＵ要請の第１ターゲットとして前記揮発性メモリ装置を識別し、第１バッファに前記第１ＣＰＵ要請をキューイング（ｑｕｅｕｉｎｇ）し、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信し、前記第２ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして前記不揮発性メモリ装置を識別し、第２バッファに前記第２ＣＰＵ要請をキューイングし、調整方策（ａｒｂｉｔｒａｔｉｏｎ  ｐｏｌｉｃｙ）に基づき、前記第１及び第２ターゲットの内で関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンドを発生させ、前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に前記第１及び第２コマンドを伝送することを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
上記目的を達成するためになされた本発明による格納ノードは、不揮発性メモリ装置及び前記不揮発性メモリ装置に接続された揮発性メモリ装置を含むハイブリッドメモリグループと、同一チャンネルを通じて前記揮発性及び不揮発性メモリ装置にデータを伝送するか、前記揮発性及び不揮発性メモリ装置からデータ伝送を受信するよう構成されたハイブリッドメモリ制御器と、を有し、前記ハイブリッドメモリ制御器は、プロセッサと、前記プロセッサに接続されたプロセッサメモリと、を含み、前記プロセッサメモリは、前記プロセッサによって実行される命令を格納し、前記命令によって前記プロセッサは、前記揮発性及び不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することによって前記揮発性及び不揮発性メモリ装置を識別し、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ要請を受信し、前記第１ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第１ＣＰＵ要請の第１ターゲットとして前記揮発性メモリ装置を識別し、第１バッファに前記第１ＣＰＵ要請をキューイングし、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信し、前記第２ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして前記不揮発性メモリ装置を識別し、第２バッファに前記第２ＣＰＵ要請をキューイングし、前記揮発性及び不揮発性メモリ装置に関連する前記ＳＰＤデータに基づいて調整方策を判別し、前記調整方策に基づいて前記第１及び第２ターゲットの内の１つに関連した前記第１及び第２ＣＰＵ要請の内のいずれか１つに対応する第１コマンドを発生させ、前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、前記揮発性及び不揮発性メモリ装置の各々に前記第１及び第２コマンドを伝送することを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
上記目的を達成するためになされた本発明によるハイブリッドメモリ制御方法は、揮発性メモリ装置及び不揮発性メモリ装置を有するハイブリッドメモリグループを制御する方法において、プロセッサによって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ要請を受信する段階と、前記プロセッサによって、前記第１ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第１ＣＰＵ要請の第１ターゲットとして前記揮発性メモリ装置を識別する段階と、前記プロセッサによって、第１バッファに前記第１ＣＰＵ要請をキューイングする段階と、前記プロセッサによって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信する段階と、前記プロセッサによって、前記第２ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして前記不揮発性メモリ装置を識別する段階と、前記プロセッサによって、第２バッファに前記第２ＣＰＵ要請をキューイングする段階と、前記プロセッサによって、調整方策に基づき、前記第１及び第２ターゲットの内で関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンドを発生させる段階と、前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させる段階と、前記プロセッサによって、前記揮発性及び不揮発性メモリ装置の各々に前記第１及び第２コマンドを伝送する段階と、を有することを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
また、上記目的を達成するためになされた本発明によるハイブリッドメモリ制御器は、揮発性メモリ装置及び不揮発性メモリ装置を含むハイブリッドメモリグループを制御するハイブリッドメモリ制御器において、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１及び第２ＣＰＵ要請を受信し、前記第１ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第１ＣＰＵ要請の第１ターゲットとして前記揮発性メモリ装置を識別し、前記第２ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして前記不揮発性メモリ装置を識別するように構成されたアドレスマッパー／デコーダー（ａｄｄｒｅｓｓ  ｍａｐｐｅｒ／ｄｅｃｏｄｅｒ）と、前記受信された第１ＣＰＵ要請をキューイングするように構成された第１トランザクションキューと、前記受信された第２ＣＰＵ要請をキューイングするように構成された第２トランザクションキューと、前記揮発性メモリ装置及び前記不揮発性メモリ装置に関連したＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データに基づいて調整方策を判別するよう構成された調整器と、前記調整方策に基づいて、前記第１及び第２ターゲットの内で関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンドを発生させ、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に前記第１及び第２コマンドを伝送するように構成されたスケジューラーと、を有することを特徴とする。
また、上記目的を達成するためになされた本発明によるハイブリッドメモリ制御器は、揮発性メモリ装置と不揮発性メモリ装置を含むハイブリッドメモリグループを制御するためのハイブリッドメモリ制御器であって、プロセッサと、前記プロセッサに接続され、前記プロセッサによって実行される命令（ｉｎｓｔｒｕｃｔｉｏｎ）を格納するプロセッサメモリと、を有し、前記命令によって前記プロセッサは、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）要請を受信し、前記第１ＣＰＵ要請のデコーディングとアドレスマッピングによって、前記第１ＣＰＵ要請の第１のターゲットとして前記揮発性メモリ装置を識別し、バッファに前記第１ＣＰＵ要請をキューイング（ｑｕｅｕｉｎｇ）し、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信し、前記第２ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第２ＣＰＵ要請の第２のターゲットとして前記不揮発性メモリ装置を識別し、前記バッファに前記第２ＣＰＵ要請をキューイングし、調整方策（ａｒｂｉｔｒａｔｉｏｎ  ｐｏｌｉｃｙ）に基づいて、前記第１及び第２ターゲットの内で関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンドを発生させ、前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に、前記第１及び第２コマンドを伝送することを特徴とする。
また、上記目的を達成するためになされた本発明による格納ノードは、不揮発性メモリ装置及び前記不揮発性メモリ装置に接続された揮発性メモリ装置を含むハイブリッドメモリグループと、同一のチャンネルを介して前記揮発性及び前記不揮発性メモリ装置にデータを伝送するか、又は前記揮発性及び前記不揮発性メモリ装置からデータを受信するハイブリッドメモリ制御器と、を有し、前記ハイブリッドメモリ制御器は、プロセッサと、前記プロセッサと接続されたプロセッサメモリと、を含み、前記プロセッサメモリは、前記プロセッサによって実行される命令を格納し、前記命令によって前記プロセッサは、前記揮発性及び前記不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することにより、前記揮発性及び前記不揮発性メモリ装置を識別し、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ要請を受信し、前記第１ＣＰＵ要請のデコーディングとアドレスマッピングによって、前記第１ＣＰＵ要請の第１ターゲットとして、前記揮発性メモリ装置を識別し、バッファ（ｂｕｆｆｅｒ）に前記第１ＣＰＵ要請をキューイングし、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信し、前記第２ＣＰＵ要請のデコーディングとアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして、前記不揮発性メモリ装置を識別し、前記バッファに前記第２ＣＰＵ要請をキューイングし、前記揮発性及び前記不揮発性メモリ装置に関連する前記ＳＰＤデータに基づいて調整方策（ａｒｂｉｔｒａｔｉｏｎ  ｐｏｌｉｃｙ）を判別し、前記調整方策に基づいて、前記第１及び第２ターゲットの内の１つに関連した前記第１及び第２ＣＰＵ要請の内のいずれか１つに対応する第１コマンドを発生させ、前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、前記揮発性及び前記不揮発性メモリ装置の各々に、前記第１及び第２コマンドを伝送することを特徴とする。
また、上記目的を達成するためになされた本発明による制御方法は、揮発性メモリ装置及び不揮発性メモリ装置を含むハイブリッドメモリグループの制御方法であって、プロセッサによって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ要請を受信する段階と、前記プロセッサによって、前記第１ＣＰＵ要請のデコーディングとアドレスマッピングによって、前記第１ＣＰＵ要請の第１ターゲットとして前記揮発性メモリ装置を識別する段階と、前記プロセッサによってバッファ（ｂｕｆｆｅｒ）に前記第１ＣＰＵ要請をキューイングする段階と、前記プロセッサによって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信する段階と、前記プロセッサによって、前記第２ＣＰＵ要請のデコーディングとアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして前記不揮発性メモリ装置を識別する段階と、前記プロセッサによって、前記バッファに前記第２ＣＰＵ要請をキューイングする段階と、前記プロセッサによって調整方策（ａｒｂｉｔｒａｔｉｏｎ  ｐｏｌｉｃｙ）に基づいて、前記第１及び第２ターゲットの内の関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンド（ｃｏｍｍａｎｄ）を発生させる段階と、前記第１のコマンドを発生させることに応答して、前記第１及び第２ターゲットの内の関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させる段階と、前記プロセッサによって、前記揮発性及び前記不揮発性メモリ装置の各々に、前記第１及び第２のコマンドを伝送する段階と、を有することを特徴とする。
また、上記目的を達成するためになされた本発明によるハイブリッドメモリ制御器は、揮発性メモリ装置及び不揮発性メモリ装置を含むハイブリッドメモリグループを制御するハイブリッドメモリ制御器であって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１及び第２ＣＰＵ要請を受信し、前記第１ＣＰＵ要請のデコーディングとアドレスマッピングによって、前記第１ＣＰＵ要請の第１ターゲットとして、前記揮発性メモリ装置を識別し、前記第２ＣＰＵ要請のデコーディングとアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして、前記不揮発性メモリ装置を識別するように構成されたアドレスマッパー／デコーダ（ａｄｄｒｅｓｓ  ｍａｐｐｅｒ／ｄｅｃｏｄｅｒ）と、前記受信された第１ＣＰＵ要請及び前記受信された第２ＣＰＵ要請をキューイングするように構成されたトランザクションキュー（ｔｒａｎｓａｃｔｉｏｎ  ｑｕｅｕｅ）と、前記揮発性メモリ装置及び前記不揮発性メモリ装置に関連したＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データに基づいて調整方策（ａｒｂｉｔｒａｔｉｏｎ  ｐｏｌｉｃｙ）を判別するように構成された調整器（ａｒｂｉｔｒａｔｏｒ）と、前記調整方策に基づいて、前記第１及び第２ターゲットの内で関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンドを発生させ、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に、前記第１及び第２コマンドを伝送するように構成されたスケジューラ（ｓｃｈｅｄｕｌｅｒ）と、を有することを特徴とする。