(57)【要約】１ワード線（１２，２０２，２０８）に取り付けられ、セクションに分割された複数のデュアルビットメモリセル（１０，２１０，２１２，２１４，２１６，２２０，２２２）および各セクションに論理的に関連する基準セルのペア（２１８）を有するフラッシュメモリアレイを提供する。変更が必要とされるワードの１以上のセクションを再プログラムする方法は、フラッシュメモリアレイに対して許可される変更を入力するステップと、各セクションにおいて変更対象となる１以上のワードを読み出すステップと、各セクションにおいて変更対象となる１以上のワード中のビットをプログラムするステップと、変更される１以上のワード中のすでにプログラムされたビットをリフレッシュするステップと、各セクションにおいて変更された１以上のワード中のすでにプログラムされたビットをリフレッシュするステップと、各セクションにおいて残りの１以上のワード中のすでにプログラムされたビットをリフレッシュするステップと、変更が行われたセクション内の基準セルの各ペア（１０，２１０，２１２，２１４，２１６，２２０，２２２）中のすでにプログラムされたものをリフレッシュするステップとを含む。
2005522816.tif 000002
【特許請求の範囲】
【請求項１】
複数のセクションに分割された共通ワード線（１２，２０２，２０８）に取り付けられた複数のデュアルビットフラッシュメモリセル（１０，２１０，２１２，２１４，２１６，２２０，２２２）と、
各セクションに論理的に関連する基準セルのペア（２１８）と、
各セクション内のフラッシュメモリセルのそれぞれに取り付けられるビット線のペア（３２，３４）および前記基準セルのペア（２１８）に取り付けられるビット線のペア（３２，３４）と、
前記フラッシュメモリセルおよびビット線のペア（３２，３４）に取り付けられるビット線のペア（３２，３４）に取り付けられるビット線コントローラ／デコーダ（２０６）と、
前記共通ワード線（１２，２０２，２０８）に取り付けられるワード線コントローラ（２０４）とを備える、フラッシュメモリアレイ。
【請求項２】
デュアルビットフラッシュメモリアレイ中のデュアルビットフラッシュメモリセル（１０，２１０，２１２，２１４，２１６，２２０，２２２）を再プログラムおよびリフレッシュする方法であって、複数のデュアルビットフラッシュメモリセル（１０，２１０，２１２，２１４，２１６，２２０，２２２）は共通ワード線（１２，２０２，２０８）に取り付けられ、複数のセクションに分割され、基準セルのペアはデュアルビットフラッシュメモリセル（１０，２１０，２１２，２１４，２１６，２２０，２２２）に論理的に関連づけられており、
（ａ）前記フラッシュメモリアレイに対する変更を入力するステップと、
（ｂ）各セクション内の変更すべき１以上のワードを読み出すステップと、
（ｃ）各セクション内の変更すべき１以上のワード中のビットをプログラムするステップと、
（ｄ）各セクション内の変更された１以上のワードのすでにプログラムされているビットをリフレッシュするステップと、
（ｅ）各セクション内の残りのワード中のすでにプログラムされているビットをリフレッシュするステップと、
（ｆ）デュアルビットフラッシュメモリセル（１０，２１０，２１２，２１４，２１６，２２０，２２２）の各セクションに論理的に関連づけられた基準セルのペア（２１８）内のすでにプログラムされているビットをリフレッシュするステップとを含む、方法。
【請求項３】
前記ステップ（ａ）は、ユーザが許可される変更を前記フラッシュメモリアレイに入力することによって実行される、請求項２記載の方法。
【請求項４】
前記ステップ（ｃ）は、変更すべき１以上のワード中の消去されたビットをプログラムされたビットに変更することによって実行される、請求項２記載の方法。
【請求項５】
前記ステップ（ｄ）は、変更された１以上のワード中のすでにプログラムされているビットを再プログラムすることで実行される、請求項２記載の方法。
【請求項６】
前記ステップ（ｅ）は、変更されたワードを含む各セクション内の残りのワード中のすでにプログラムされているビットを再プログラムすることで実行される、請求項２記載の方法。
【請求項７】
各セクションに関連する前記基準ペア中のすでにプログラムされているビットをプログラムすることで実行される、請求項２記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般にメモリシステムに関し、さらに詳細には基準セルを持つメモリシステムアーキテクチャ、データセルと基準セルとが同じ年齢（age）であることを保証する方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、再書き込み可能で、その内容を電力なしに保持できるタイプの電子記憶媒体である。フラッシュメモリ装置は一般に１０万から３０万書き込みサイクルの寿命（ライフスパン）を持つ。単一バイトを消去可能なダイナミック・ランダム・アクセスメモリ（ＤＲＡＭ）およびスタティック・アクセス・メモリ（ＳＲＡＭ）チップとは異なり、通常フラッシュメモリは固定された複数ビットブロックまたはセクタにおいて消去または書き込みされる。フラッシュメモリ技術は、原位置（in situ）で消去可能な、ＥＥＰＲＯＭ（Electrically Erasable Read Only Memory）チップ技術から発展したものである。フラッシュメモリデバイスはより安価で、かつ密度が高いので、単位面積あたりにより多くのデータを保持することができる。このＥＥＰＲＯＭの新しいカテゴリーは、消去プログラム可能リードオンリーメモリ（ＥＰＲＯＭ）の密度とＥＥＰＲＯＭの電気的消去可能性という利点を組み合わせた重要な不揮発性メモリとして出現した。
【０００３】
従来型のフラッシュメモリデバイスは１ビットの情報が各フラッシュメモリセルに記憶されるセル構造で作られる。そのような単一ビットメモリアーキテクチャでは、一般的に各セルは、ソース、ドレインおよび基板またはＰウェル内のチャネル、そしてそのチャネル上のスタックゲート構造を持つＭＯＳトランジスタ構造を含む。スタックゲートは、基板またはＰウェルの表面に形成された薄いゲート絶縁膜（しばしばトンネル酸化膜と呼ばれる）をさらに含む。スタックゲートはさらに、このトンネル酸化膜上のポリシリコンフローティングゲートおよびこのフローティングゲート上のポリ層間（interpoly）絶縁膜を含む。このポリ層間絶縁膜はしばしば、２つの酸化物層が窒化物層をサンドイッチする酸化物−窒化物−酸化物（ＯＮＯ）層のような多層絶縁膜である。最後に、ポリシリコンのコントロールゲートがポリ層間絶縁膜の上に載る。
【０００４】
典型的なＮＯＲ型の回路構成では、コントロールゲートはそのような複数セルからなる一行にかかるワード線に接続されて、それらセルのセクタを形成する。さらに、それらセルのドレイン領域は導電性ビット線によって互いに接続される。ソース領域とドレイン領域との間に形成されたセルのチャネルは、スタックゲート構造に接続されたワード線によってスタックゲート構造に印加された電圧によってチャネル内に形成された電界に従って、ソースとドレインの間に電流を導通させる。ＮＯＲ型の回路構成では、一列（１コラム）内のトランジスタの各ドレイン端子は同一のビット線に接続される。さらに、一行中の各フラッシュセルのスタックゲート構造は同じワード線に接続される。一方、各セルのソース端子は共通ソース端子に接続される。動作時には、個々のフラッシュセルは、周辺デコーダおよび制御回路を使用して、セルのプログラミング（書き込み）、読み出し、消去機能のために、対応するビット線およびワード線を介してアドレス指定される。
【０００５】
単一ビットスタックゲートフラッシュメモリセルは、制御（コントロール）ゲートにプログラミング電圧を与え、ソースを接地電位に接続し、ドレインをプログラミング電圧に接続することによってプログラムされる。その結果トンネル酸化膜に発生する高電界は、「ファウラー・ノルドハイム」トンネリングと呼ばれる現象を引き起こす。ファウラー・ノルドハイム・トンネリングの際、チャネル領域中の電子はゲート酸化膜をトンネル現象によって通り抜けてフローティングゲートに入るが、フローティングゲートはポリ間絶縁膜およびトンネル酸化膜によって囲まれているのでフローティングゲート中に捕獲される。捕獲された電子によって、セルの閾値電圧は上昇する。捕獲電子によって生じるセルの閾値電圧の変化（およびそれによるチャネルコンダクタンスの変化）によってセルはプログラムされる。
【０００６】
典型的な単一ビットスタックゲートフラッシュメモリセルを消去するためには、ある電圧をソースに印加し、制御ゲートを負電位に保ち、ドレインはフローティング（浮遊）状態にしておく。このような条件において、フローティングゲートとソースとの間で、トンネル酸化膜に電界が発生する。フローティングゲートに捕獲されている電子は、フローティングゲートのソース領域に重なっている部分に向かって流れ、そこに密集する。次に、電子は、ファウラー・ノルドハイム・トンネリング現象により、トンネル酸化膜を通してフローティングゲートからソース領域に引き抜かれる。電子がフローティングゲートから除去されるとセルは消去される。
【０００７】
従来の単一ビットフラッシュメモリデバイスでは、１ブロック中のそれぞれのセルまたはセルのセットが正しく消去されたかどうかを決定するために消去検証が行われる。現在の単一ビット消去検証方法はビット、つまりセルの消去の検証を可能にし、最初の検証に失格した個々のセルに対して追加の消去パルスを印加する。その後、そのセルの消去状態を再度検証し、そのセルまたはビットが無事消去されるか、そのセルを使用不可としてマーキングするまでこのプロセスを続ける。
【０００８】
最近、単一のメモリセルに２ビットの情報を記憶することができるデュアルビットフラッシュメモリセルが導入されている。そのようなデュアルビットデバイスには、単一ビットスタックゲートアーキテクチャに使用される従来のプログラムおよび消去検証方法は適切ではない。ワード線接続のためにＯＮＯ層の上にポリシリコン層を採用するＯＮＯフラッシュメモリデバイスのように、デュアルビットフラッシュメモリ構造はフローティングゲートを採用しない。従来の単一ビットフラッシュメモリデバイスのために開発された技術は新しいデュアルビットフラッシュメモリセルでは機能しない。
【０００９】
デュアルビットフラッシュメモリセルは、ひとつのビットのソースが近接するビットのドレインとして機能することができる仮想接地アーキテクチャとして知られる技術を用いる。読み出し動作の際、読み出されているセルに一番近い接合は接地端子であり、そのセルの反対側はドレイン端子である。これは逆読み出し（reverse read）と呼ばれる。プログラミングの際にはドレインは切り替えられ、接地電位の代わりに、読み出しおよび検証動作に用いられるＶｄｒａｉｎ電圧を用いて直近の接合に対して消去される（イレースバック）。
【００１０】
他の問題として、サイクルを経たセルの電荷漏洩（charge loss）の問題が生じている。本発明の発明者らはデュアルビット動作における主な課題は電荷漏洩と２つの条件下での相補ビット障害から来るものであると特定した。１．ＢＯＬ（beginning of life、寿命開始）でのＣＢＤ（complimentary bit disturb、相補ビット障害）、および２．ＥＯＬ（end of lifeまたはpost bake、寿命終期またはベーク後）におけるサイクル後（post cycling）電荷漏洩である。試験データによると、ＣＢＤはＢＯＬ付近においてより高く、サイクルおよびベーク（ＥＯＬ）後ではその分布はプログラムＶｔに重なる。これら２つの分布の重なりによって、通常の読み出しセンス方法では、二重動作が正しく機能しなくなる。言いかえれば、それらの分布が互いに接近しているために、ＣＢまたはＮＢ内のデータが１か０かを決定できないということであり、データが１か０なのかを高い信頼性で決定することが不可能である。その理由はセルから読み出したデータを静的な基準に対して比較しているからである。他の問題は、プログラムされたセルに対する電荷漏洩（ポストサイクル）とＣＢＤが１対１の関係にないということである。ポストサイクルのＣＢＤセルはプログラムされたセルが失うＶｔ全体の約６０％しか失わない。従って、サイクルおよびベーク後において、ＣＢＤおよびゼロを読み出す通常のセンス方法は使用できない。
【００１１】
サイクルおよびベーク後のＣＢＤ対ゼロのウィンドウがよくない結果、読み出しのための代替方法が開発され、検証されている。読み出しのための多くの代替方法の中の一つとして、「平均動的基準方法（Average Dynamic Reference Method）」と呼ばれる方法が開発され、一番よい方法との評価を受け、デュアルビット動作に伴う多くの問題を解決してきた。平均動的基準方法はデュアルビットメモリセルの使用可能な寿命を設計寿命にまで延長した。平均動的基準方法は「平均化」された２つの基準セルを用いて、平均化した電流を読み出しているセルの電流に対して比較する。これらの基準セルはアレイと同じサイクルを経る。これは、それらが比較対象のデータセルと同じサイクル数を耐えているために、基準セルが同じ「年齢」であることを意味している。基準セルがデータセルと同じ年齢であることを保証するために、セクターアレイセルが再使用（リサイクル）されるときに、基準セルを再使用するための方法が開発されている。
【００１２】
従って、基準セルとデータセルとを同期（同じ年齢）に保つためのアーキテクチャおよび方法が必要とされている。
【発明の開示】
【発明の概要】
【００１３】
本発明に従って、変更すべきワード中のビットを再プログラミングおよびリフレッシュするフラッシュメモリアレイおよび方法によって上述のおよび他の目的ならびに優位点を得る。
【００１４】
本発明の一実施形態において、複数のデュアルビットフラッシュメモリセルは複数のセクションに分割され、各セクションに論理的に関連する基準セルのペアとともに共通のワード線に取り付けられる。
【００１５】
本発明の他の実施形態において、変更すべきワードまたは複数のワードを読み出すメモリアレイに対する入力のみが許可される変更である。プログラムされるべきビットは変更されるべき各セクションにおいてプログラムされ、ワードまたは複数のワード内の変更するべきでないビットは再プログラムされる。
【００１６】
本発明の他の実施形態において、セクション内の残りのワード中のすでにプログラムされたビットはプログラムされる。本発明の他の実施形態において、基準セル内のすでにプログラムされたビットはプログラムされる。
【００１７】
変更すべきビットを再プログラムし、すでにプログラムされたビットをリフレッシュする上述のフラッシュメモリアレイおよび方法は基準セルとデータセルとが同じ年齢（age）であることを保証するフラッシュメモリアレイおよび方法を提供する。
【００１８】
本発明は、添付の図面とともに、詳細な説明を参酌することによって、よりよく理解される。本明細書において、本発明を実施するための最良の形態を示すための単なる例として本発明の実施形態が示され、説明されることは、以下の説明から当業者が容易に理解することである。本発明は他の実施形態においても実施可能であり、またいくつかの細部は本発明の詳細を逸脱することなしに、様々な明白な態様において変更を加えることが可能である。従って、図面および詳細な説明は本質的に例示として扱われるべきであり、本発明を限定するものとして扱われるべきではない。
【発明を実施するための最良の形態】
【００１９】
本発明の特徴となる新規な構成は、添付の特許請求の範囲に記載される。しかしながら、実施に際しての好ましい態様、およびこの発明の目的および利点は、本発明それ自体と同様に、添付の図面を参照して以下の実施形態の詳細な説明を参照することによって最もよく理解されるであろう。
【００２０】
本発明の発明者らによって予想される、本発明を実施するための１以上の最良の形態を説明する、本発明の特定の実施形態について、以下詳細に説明する。
【００２１】
以下、図面を参照すると、図１は、本発明の様々な態様のうちの１つまたはそれ以上を実施できる代表的なデュアルビットメモリセル１０を示している。メモリセル１０は、上側の二酸化シリコン層１４および下側の二酸化シリコン層１８との間に窒化シリコン層１６を破産で形成したＯＮＯ層３０を含む。ＯＮＯ層３０の上にはポリシリコン層１２が設けられ、メモリセル１０に対するワード線の接続がなされている。ＯＮＯ層３０下側の第１領域４の下に第１ビット線３２が通り、ＯＮＯ層３０下側の第２領域６の下に第２ビット線３４が通っている。このビット線３２および３４のそれぞれの両端に、ビット線が下側の二酸化シリコン層１８と接する部分で、またはトランジスタ全体に沿って、ホウ素コア注入物（boron core implants）２０が設けられている。これらのホウ素コア注入物はＰ型基板９よりも高濃度にドープされており、メモリセル１０のＶｔを制御するうえでの助けになる。セル１０は、Ｎ＋ヒ素注入物から形成されたビット線３２および３４の導電部分２４とともにＰ型の基板９に設けられており、それによってチャネル８はＰ型基板９を横断して形成される。メモリセル１０は、Ｐ型基板領域９の上にあるＮ＋ヒ素注入部分２４から形成される交換可能なソースコンポーネントおよびドレインコンポーネントとを有し、かつゲートがポリシリコンワード線１２の一部として形成された単一のトランジスタで構成されている。
【００２２】
窒化シリコン層１６は、電荷トラップ層を形成する。セルをプログラムするには、ドレイン端子として使用されるビット線とゲートに適切な電圧を印加するとともに、ソース端子として使用されるソースビット線を接地する。この電圧によってチャネルに沿って電界が発生し、電子が加速されて基板層９から窒化物層１６に飛び込む。これはホットエレクトロン注入として知られている。電子は大半のエネルギーをドレインで得るので、これらの電子はドレイン近傍の窒化物層１６に捕獲され、そこに保持された状態となる。セル１０は概ね一様であるため、ドレインとソースとは交換可能である。窒化シリコン層１６は非導電性であるため、中央領域５の第１の端部付近の窒化物１６に第１電荷２６を注入し、中央領域５の第２の端部付近の窒化シリコン層１６に第２電荷２８を注入することができる。従って、電荷が移動しなければ、１つのセルに１ビットではなく、２ビットを記憶させることができるのである。
【００２３】
前述のように、メモリセル１０ひとつ当たり２ビットを持つことができるように、中央領域５の第１の端部において窒化シリコン層１６に第１電荷２６を保持し、中央領域５の他の端部において第２電荷２８を保持することが可能である。通常、デュアルビットメモリセル１０は対称であるため、ドレインとソースは交換可能である。よって、左側ビットＣ０のプログラム時に第１ビット線３２をドレイン端子として機能させ、第２ビット線３４をソース端子として機能させることができる。同様に、右側ビットＣ１をプログラムするには、第２ビット線３４をドレイン端子として機能させ、第１ビット線３２をソース端子として機能させることができる。
【００２４】
図２Ａおよび表１は、第１ビットＣ０および第２ビットＣ１とを有するデュアルビットメモリセル１０の読み出し、プログラム、および片側消去と両側消去とを実行する際の電圧パラメータセットの一例を示している。
【００２５】
【表１】
2005522816.tif 000003
【００２６】
図２Ａに、図１に示すデュアルビットメモリセル１０のような、デュアルビットメモリセル１０から構成されたメモリアレイの一部２００を示す。このメモリアレイの一部２００は共通ワード線２０２に接続されたデュアルビットメモリセル１０を示す。この共通ワード線は、メモリアレイ内のセルの読み出し、プログラムおよび消去のための適切な電圧を様々なワード線に供給するワード線コントローラ２０４に接続されている。ビット線ＢＬ０からＢＬｎはセル１０を、様々なセルの読み出し、プログラムおよび消去のための適切な電圧を様々なセルに供給するビット線コントローラ２０６に接続する。上述のように、一本のワード線に接続されるデュアルビットメモリセルの数は非常に多くすることもできるし、１２８ワード以上とすることもできる。例えば、もし各ワードは１６ビットワードであるならば、一本のワード線には２０４８ビットが接続される。
【００２７】
図２Ｂは、データセル（データ情報を含むセル）として機能するデュアルビットメモリセル２１０から２１６および基準セルとして機能するデュアルビットメモリセル２２０および２２２の基準ペア２１８を有するワード線２０８を示す。フラッシュメモリセルは共通ワード線を持つアレイに配置される。共通ワード線は多数のページにわたって延びており、各ページは８または１６もしくは別の数のデータワード（ページ毎）を持つ。もし、ワード線毎に毎ワード１６ビットで１２８データワードがあるとすると、ワード線毎に２０４８ビットがあることになる。図２Ｂに、各ワード線が、そのワード線に論理的に関連する基準セルのペアを持つようすを示す。基準セルがワード線の端部に物理的に接続されるように図示されているが、基準セルはワード線のどこに物理的に接続してもよいことに注意してもらいたい。ここで、もし使用者がワード線に接続されているあるワードを変更しようとすると、データセルおよび基準ペアのセルが同じ年齢であることを保証するために、この使用者は、基準ペアのビットを含む、そのワード線につながっている２０４８ビットすべてを消去し、再プログラムしなければならない。使用者としては、一つのワードのみを再プログラムしなければならないときに、毎回、一本のワード線上のすべてのセルを再プログラムしなければならない事態は避けたいと考えることは理解できるであろう。例えば、ある使用者がセル２１０のビットの一つのみを変更する必要があり、データセルと基準セルとを同期させておく（同年齢）必要があるとすると、２０４８ビット全体を消去して、再プログラムしなければならない。消去／プログラムサイクルの回数は有限であり、各消去／プログラムサイクルには時間がかかるので、２０４８ビット全体を消去する必要性はメモリアレイの寿命にとっても、非効率という面からも不利益をもたらす。
【００２８】
図２Ｃに、変更されないワードが対象となるサイクル数を最小化し、ワード線上のワードの変更にかかる時間を最小化するための、一本のワード線に取り付けられている１ワードを変更するたびにそのワード線上の２０４８ビットすべてを再プログラムしなければならないという要件に対する解決策を示す。図２Ｃに示す解決策は、一本のワード線に取り付けられているワードの全体数を複数のセクションに分割するものであり、図２Ｃには、１０のセクションがそれぞれ８ワードを含み、各セクションに関連して基準ペアが論理的に配置されているようすを示す。従って、もし各ワード線が１２８ワードを含み、各セクションが８ワードを含むのであれば、１６のセクションと、その１６のセクションにかかる基準セルが１６ペアあることになる。ここで注意すべきは、各セクションに割り当てられるワード数は任意の数であり、１セクションに対して別のワード数を選択することも可能であることである。本発明では１セクションに対して他のワード数を割り当てることも考慮されており、各セクションに対して８ワードを選択したのは例示および説明の目的のためにすぎない。ビット線コントローラ／デコーダ２０６は、符号２２４で示されるビット線を介して各セクションのセルに印加される電圧を制御する。ビット線コントローラ／デコーダ２０６と各セクションおよび各セクションの基準ペアとの間に示される単一の相互接続２２４は多くのビット線接続を表していることに注意するべきである。
【００２９】
図３は本発明のアーキテクチャに関連する基本方法を示すフローチャートである。符号３００で示すように、使用者がシステムに対して必要な変更を入力する。この使用者は消去を必要としない変更のみを入力する。つまり、０（プログラムされたビット）を１（プログラムされていないまたはブランクのビット）に変更することが必要な変更はない。本発明によって達成できる有効な変更に関しては、図５を参照してもらいたい。ステップ３０２において、システムは、再プログラムするべき１ワードまたは複数ワードを含む１セクションまたは複数セクション中のすべてのワードを読み出す。ステップ３０４において、ステップ３００におけるユーザの入力に従って、システムはその１ワードまたは複数ワード内のビットをプログラムする。ステップ３０４において、システムはさらにすでに変更された１ワードまたは複数ワード内のすでにプログラムされたビットをリフレッシュ（再プログラム）する。ステップ３０６において、システムは残りのワード内、および変更された１ワードまたは複数ワードを含む１セクションまたは複数セクション内の関連する基準ペア内のすでにプログラムされたビットをリフレッシュする。
【００３０】
図４Ａ−４Ｄは、８ワードのセクション中の１ワードが変更される本発明の方法を示し、変更されるワードを含む８ワードのセクションに関連する基準ペアとともにリフレッシュされる残り７ワードを代表するワードを示している。
【００３１】
図４Ａにおいて、セクション中の変更対象のワードを符号４００で示す。変更対象でないワードの代表を符号４０２で示す。関連する基準ペアを符号４０４で示す。
【００３２】
図４Ｂの符号４０６において、符号４００のワードの変更内容を示す。ビット１，４，７および１１が変更対象である。ビットが左から右へ、ビット０からビット１５まで番号付けされるようすを符号４０８および４１０でそれぞれ示す。
【００３３】
図４Ｃは、変更前の図４Ａに示すワード４００，４０２および基準ペアを示す。符号４１２は、再プログラミングによってビット１，４，７および１１が変更されるようすを示す。符号４１４は、変更されたワード内の変更対象ではないすでにプログラムされたビットをリフレッシュするようすを示す。さらに、代表ワード中のすでにプログラムされたビットがリフレッシュされたようす、および基準ペア中のすでにプログラムされたビットがリフレッシュされた（再プログラムされた）ようすを示す。
【００３４】
図４Ｄは再プログラム後のワードおよびリフレッシュが完了したようすを示す。
【００３５】
図５は、本発明の方法によって実現可能な有効な変更を示す表５００である。使用者のデータ（ユーザーが希望するビットの内容を示す）を列１に示し、現在のアレイデータを列２に示し、書き込まれる（ライト）データを列３に示す。行５０２は、使用者が呼び出し（call up）を行い、消去機能を実行する、消去を必要とする有効でない機能を示す。
【００３６】
要約すると、変更すべきビットを再プログラムし、すでにプログラムされたビットをリフレッシュする上述のフラッシュメモリアレイおよび方法は、基準セルとデータセルとが同じ年齢（age）であることを保証するフラッシュメモリアレイおよび方法を提供する。
【００３７】
上述の本発明の実施形態の記載は、説明のためのものである。この記載は網羅的ではなく、本発明を開示されているとおりの形態に制限することを意図するものではない。上述の記載に照らして、明らかな修正例または変形例を考えることが可能である。本実施形態は、これによって当業者が様々な実施形態および考え得る特定の使用に適する様々な変形例において本発明を利用できるように、本発明の原理およびその現実的な応用の最適な例を提供するように選択され、説明されている。これらを適正に、法律的に、公正に権利が与えられた範囲に従って解釈した際、このようなすべての変形例および修正例は、添付の特許請求の範囲によって定められる本発明の範囲内にある。
【図面の簡単な説明】
【００３８】
【図１】本発明の様々な態様を実装することができるデュアルビットメモリセルの実施例の断面図。
【図２Ａ】アレイの一部の相互接続を示す図。
【図２Ｂ】関連するメモリセルの基準ペアを持つワード線を示す図。
【図２Ｃ】複数のセクションに分割された１ワード線のセルを示す図であって、各セクションは論理的に配置された関連する基準ペアを示す。
【図３】１セクション内の１以上のワード中の変更対象のビットを再プログラムするステップと、１以上のワードを再プログラムしなければならないセクション内の残りのワード中の残りのプログラムされたビットをリフレッシュするステップを示す流れ図。
【図４Ａ】８ワードのセクション中の１ワードが変更される本発明の方法を示し、変更されるワードを含む８ワードのセクションに関連する基準ペアとともにリフレッシュされるワードの代表を示す図。
【図４Ｂ】８ワードのセクション中の１ワードが変更される本発明の方法を示し、変更されるワードを含む８ワードのセクションに関連する基準ペアとともにリフレッシュされるワードの代表を示す図。
【図４Ｃ】８ワードのセクション中の１ワードが変更される本発明の方法を示し、変更されるワードを含む８ワードのセクションに関連する基準ペアとともにリフレッシュされるワードの代表を示す図。
【図４Ｄ】８ワードのセクション中の１ワードが変更される本発明の方法を示し、変更されるワードを含む８ワードのセクションに関連する基準ペアとともにリフレッシュされるワードの代表を示す図。
【図５】本発明の方法によって実現可能な有効な変更を示す表。
【図１】
2005522816.tif 000004
【図２Ａ】
2005522816.tif 000005
【図２Ｂ】
2005522816.tif 000006
【図２Ｃ】
2005522816.tif 000007
【図３】
2005522816.tif 000008
【図４Ａ】
2005522816.tif 000009
【図４Ｂ】
2005522816.tif 000010
【図４Ｃ】
2005522816.tif 000011
【図４Ｄ】
2005522816.tif 000012
【図５】
2005522816.tif 000013
【手続補正書】
【提出日】平成16年4月26日(2004.4.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
デュアルビットフラッシュメモリアレイ中のデュアルビットフラッシュメモリセル（１０，２１０，２１２，２１４，２１６，２２０，２２２）を再プログラムおよびリフレッシュする方法であって、複数のデュアルビットフラッシュメモリセル（１０，２１０，２１２，２１４，２１６，２２０，２２２）は共通ワード線（１２，２０２，２０８）に取り付けられ、複数のセクションに分割され、基準セルのペアはデュアルビットフラッシュメモリセル（１０，２１０，２１２，２１４，２１６，２２０，２２２）に論理的に関連づけられており、
（ａ）前記フラッシュメモリアレイに対する変更を入力するステップと、
（ｂ）各セクション内の変更すべき１以上のワードを読み出すステップと、
（ｃ）各セクション内の変更すべき１以上のワード中のビットをプログラムするステップと、
（ｄ）各セクション内の変更された１以上のワードのすでにプログラムされているビットをリフレッシュするステップと、
（ｅ）各セクション内の残りのワード中のすでにプログラムされているビットをリフレッシュするステップと、
（ｆ）デュアルビットフラッシュメモリセル（１０，２１０，２１２，２１４，２１６，２２０，２２２）の各セクションに論理的に関連づけられた基準セルのペア（２１８）内のすでにプログラムされているビットをリフレッシュするステップとを含み、デュアルビットフラッシュメモリセルおよび対応する基準セルの各セクションがサイクル数に関して同期するようにする方法。
【請求項２】
前記ステップ（ａ）は、ユーザが許可される変更を前記フラッシュメモリアレイに入力することによって実行される、請求項１記載の方法。
【請求項３】
前記ステップ（ｃ）は、変更すべき１以上のワード中の消去されたビットをプログラムされたビットに変更することによって実行される、請求項１記載の方法。
【請求項４】
前記ステップ（ｄ）は、変更された１以上のワード中のすでにプログラムされているビットを再プログラムすることで実行される、請求項１記載の方法。
【請求項５】
前記ステップ（ｅ）は、変更されたワードを含む各セクション内の残りのワード中のすでにプログラムされているビットを再プログラムすることで実行される、請求項１記載の方法。
【請求項６】
各セクションに関連する前記基準ペア中のすでにプログラムされているビットをプログラムすることで実行される、請求項１記載の方法。
【国際調査報告】
2005522816.tif 000014
2005522816.tif 000015