(57)【要約】技術は、第１のクロック信号を並列直列データ変換回路（５４）に提供する事と、第２のクロック信号を変換回路によって変換されるデータを格納しているメモリ（５２）に提供する事とを含む。第１および第２クロック信号のうちの１つが、基準クロック信号に選択的に同期される。他のクロックは、該第１または第２のクロックに同期される。同期回路は、第１のクロックを基準クロックに同期させる第１の動作モードまたは第２のクロックを基準クロックに同期させる第２の動作モードに選択的にセットされ得る。
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【特許請求の範囲】
【請求項１】
第１のクロック信号を並列直列データ変換回路に提供する段階と、
第２のクロック信号を前記変換回路によって変換されるデータを格納しているメモリに提供する段階と、
前記第１および第２クロック信号のうちの１つを基準クロック信号に選択的に同期させる段階と、
を備える、方法。
【請求項２】
前記第１および第２クロック信号のうちの他の信号を前記第１および第２クロック信号のうちの前記１つに同期させる段階を更に備える、請求項１に記載の方法。
【請求項３】
前記選択的に同期させる段階が、
前記第１のクロック信号を前記基準クロック信号に同期させる第１のモードおよび前記第２のクロック信号を前記基準クロック信号に同期させる第２のモードに同期回路を選択的にセットする段階を備える、請求項１に記載の方法。
【請求項４】
前記選択的に同期させる段階が、
前記基準クロック信号と前記第１クロック信号の指示とのうちの１つを位相ロックループ回路の入力端子に選択的に提供する段階を備える、請求項１に記載の方法。
【請求項５】
前記基準クロック信号を前記位相ロックループ回路の入力端子に提供する段階に応答して、前記第１のクロック信号を前記基準クロック信号に同期させる、請求項４に記載の方法。
【請求項６】
前記基準クロック信号を前記位相ロックループ回路の入力端子に提供する段階に応答して、前記第２のクロック信号を前記第１のクロック信号に同期させる段階を更に備える、請求項５に記載の方法。
【請求項７】
前記第１クロック信号の指示を前記位相ロックループ回路の入力端子に提供する段階に応答して、前記第１のクロック信号を前記第２のクロック信号に同期させる、請求項４に記載の方法。
【請求項８】
前記第１クロック信号の指示を前記位相ロックループ回路の入力端子に提供する段階に応答して、前記第２のクロック信号を前記第１のクロック信号に同期させる、請求項４に記載の方法。
【請求項９】
第１のクロック信号を受信する並列直列データ変換回路と、
前記変換回路によって変換されるデータを格納し、第２のクロック信号を受信するメモリと、
前記第１および第２クロック信号のうちの１つを基準クロック信号に選択的に同期させるクロック回路と、
を備える装置。
【請求項１０】
前記クロック回路が、
前記第１および第２クロック信号のうちの他の信号を前記第１および第２クロック信号のうちの前記１つに同期させる位相ロックループ回路を備える、請求項９に記載の装置。
【請求項１１】
前記クロック回路が、前記第１のクロック信号を前記基準クロック信号に同期させる第１のモードと、前記第２のクロック信号を前記基準クロック信号に同期させる第２のモードとを有する、請求項９に記載の装置。
【請求項１２】
前記クロック回路が、
前記第１および第２信号のうちの１つを提供する位相ロックループ回路と、
基準クロック信号と前記第１クロック信号の指示とのうちの１つを前記位相ロックループ回路の入力端子に選択的に提供するセレクタ回路と
を備える、請求項９に記載の装置。
【請求項１３】
前記位相ロックループ回路が前記第１のクロック信号を提供し、前記基準クロック信号を前記位相ロックループ回路の入力端子に提供するセレクタ回路に応答して前記第１のクロック信号を前記基準クロック信号に同期させる、請求項１２に記載の装置。
【請求項１４】
前記位相ロックループ回路が前記第２のクロック信号を提供し、前記第１のクロック信号の指示を前記位相ロックループ回路の入力端子に提供するセレクタ回路に応答して前記第２のクロック信号を前記第１のクロック信号に同期させる、請求項１２に記載の装置。
【請求項１５】
前記並列直列変換回路が、前記第１のクロック信号と同期してデータを表す信号を提供する、請求項９に記載の装置。
【請求項１６】
データを提供するデータソースと、
バスと、
第１のクロック信号を受信し、前記第１のクロック信号と同期して直列フォーマットのデータを表す信号を生成する並列直列データ変換回路と、
前記データソースに接続されて、並列フォーマットのデータを受信し、第２のクロック信号と同期して前記変換回路によって変換されるデータを伝達するメモリと、
前記第１および第２クロック信号のうちの１つを基準クロック信号に選択的に同期させるクロック回路と、
を備えるシステム。
【請求項１７】
前記クロック回路が、
前記第１および第２クロック信号のうちの他の信号を前記第１および第２クロック信号のうちの前記１つに同期させる位相ロックループ回路を備える、請求項１６に記載のシステム。
【請求項１８】
前記クロック回路が、前記第１のクロック信号を前記基準クロック信号に同期させる第１のモードと、前記第２のクロック信号を前記基準クロック信号に同期させる第２のモードとを有する、請求項１６に記載のシステム。
【請求項１９】
前記クロック回路が、
前記第１および第２信号のうちの１つを提供する位相ロックループ回路と、
基準クロック信号と前記第１クロック信号の指示とのうちの１つを前記位相ロックループ回路の入力端子に選択的に提供するセレクタ回路とを備える、請求項１６に記載のシステム。
【請求項２０】
前記位相ロックループ回路が、前記第１のクロック信号を提供し、前記基準クロック信号を前記位相ロックループ回路の入力端子に提供するセレクタ回路に応答して前記第１のクロック信号を前記基準クロック信号に同期させる、請求項１９に記載のシステム。
【請求項２１】
前記位相ロックループ回路が、前記第２のクロック信号を提供し、前記第１のクロック信号の指示を前記位相ロックループ回路の入力端子に提供するセレクタ回路に応答して前記第２のクロック信号を前記第１のクロック信号に同期させる、請求項１９に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に選択可能なクロッキング・アーキテクチャに関する。
【背景技術】
【０００２】
図１を参照して、光ファイバ２０を経由して送信される光信号を生成するために、直列変換器／送信器５が使われ得る。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
このように、送信器５は、出力レジスタ２４から並列にデータのビットを受信し、このデータの並列ストリームをデータの直列ストリームを示す出力信号に変換する。次に、該出力信号は光ファイバ２０に伝達される。このために、該送信器５は、ファイバ２０に伝達されるデータのビット（出力レジスタ２４からの）を並列に受信する入力レジスタ１２を備え得る。入力レジスタ１２によって受信されるデータは、電気光（Ｅ／Ｏ）コンバータ１１を経由してファイバ２０に接続される並列直列変換回路、即ちセレクタ１４に伝達される。次に、セレクタ１４は、データの直列ストリームのビットを示す出力信号を（その出力端子において）生成する。光学シリアルバス２０のために、セレクタ１４は、セレクタ１４からの出力信号によって駆動される光源１１を経由してバス２０に接続され得る。
【０００４】
入力レジスタ１２のオペレーションは、送信器５のクロック信号線１９に出現するクロック信号（「ＴＸＰＩＣＬＫ信号」と称される）のエッジに同期する。このように、ＴＸＰＩＣＬＫ信号の所定のエッジに同期することによって、出力レジスタ２４は、新しいデータを受信し、格納されたデータを入力レジスタ１２に転送する。
【０００５】
セレクタ１４によって実行される並列直列変換の特性により、セレクタ１４においては、ＴＸＰＩＣＬＫ信号より高い周波数を有するクロック信号（クロック信号線１３に出現する）によってそのクロッキングが行われる。このライン・レート・クロック信号１３を生成するために、送信器５のクロック乗算ユニット回路（図示せず）が、送信器５において実行されなければならない。
【０００６】
クロック信号線１３上のクロック信号とＴＸＰＩＣＬＫ信号とは、理想的には同期されるが、これらの信号は異なる周波数を有する。しかし、これらのクロック信号を生成する方法およびこれらのクロック信号を互いに同期する方法は、送信器５に関すると関連するさまざまなプロパティに影響を及ぼし得る。例えば、これらのクロック信号を生成して互いに同期する方法は、クロック信号間のフェーズ・エラーまたはジッター、位相マージン、クロック生成回路によって散逸する電力、およびクロック生成回路によって消費されるボード・スペースに影響を及ぼし得る。
【発明を実施するための最良の形態】
【０００７】
図２および図３は、送信器または直列変換器を経由して光ファイバ５１へのデータの送信に関連するクロック信号を生成するための異なるスキーム示す。
【０００８】
より詳しくは、図２を参照して、このようなスキームは、直列変換器即ち送信器５０を使用する事を含む。該送信器５０は、データの直列ビットを示す信号を提供する並列直列変換回路即ちマルチプレクサ５４を備える。この信号は、電気光（Ｅ／Ｏ）コンバータ２１を駆動し、それに応じてコンバータ２１は光信号を光ファイバ５１上に駆動する。
【０００９】
マルチプレクサ５４によって供給される信号は、送信器５０の入力レジスタ５２からマルチプレクサ５４によって並列に受信されるデータの直列ビットを表す。このように、入力レジスタ５２は、データを（特定用途向け集積回路（ＡＳＩＣ）６７の）出力レジスタ６６から受信し、クロック信号線７０に出現するクロック信号（「ＴＸＰＩＣＬＫ」と称される）と同期してデータをマルチプレクサ５４に伝達する。出力レジスタ６６は、「ＴＸＰＣＬＫ」信号（「ＴＸＰＩＣＬＫ」信号と同じ信号であり、主にＡＳＩＣ６７によって生じる往復遅延による位相差だけ離間している）と称される信号を受信し、ＴＸＰＩＣＬＫ信号のエッジと同期の際にそのデータの供給を入力レジスタ５２に同期させる。
【００１０】
マルチプレクサ５４は、マルチプレクサ５４によって実行されるデータの並列直列変換により入力５２および出力６６レジスタより高い周波数で動作する。このように、マルチプレクサ５４のオペレーションは、クロック信号線６２からマルチプレクサ５４によって受信されるクロック信号のエッジに同期される。
【００１１】
ＴＸＰＣＬＫクロック信号線７２上に存在するクロック信号を生成するために、送信器５０は、位相ロックループ回路の少なくとも一部を形成する位相周波数比較器（ＰＦＣ）６４および電圧制御発振器（ＶＣＯ）６６を備える。送信器５０は、この位相ロックループ回路を使用して、ＴＸＰＩＣＬＫ信号がクロック信号線６２に出現するクロック信号と同期する事を保証する。図２に図示するように、ＶＣＯ６６の出力端子は、ＴＸＰＣＬＫ信号をクロック信号線７２上に生成する。図２に示される配置により、クロック信号線７２は、ＴＸＰＩＣＬＫ信号が出現するクロック信号線７０に接続される。従って、示すように、ＶＣＯ６６は、ＴＸＰＣＬＫ７２とＴＸＰＩＣＬＫ７０とのクロックライン間の往復遅延偏差を補償する。
【００１２】
ＰＦＣ６４は、ＴＸＰＩＣＬＫ信号を受信するためにクロック信号線７０に接続される入力端子７６を有する。ＰＦＣ６４の他の入力端子７４は、クロック乗算ユニット（ＣＭＵ）５６の出力端子に接続される。ＣＭＵ５６は、「ＴＸＲＥＦＣＬＫ」と称される基準クロック信号を受信する入力端子５８を有する。ＣＭＵ５６は、クロック信号線６２に出現する信号をＴＸＲＥＦＣＬＫ基準クロック信号に同期させるが、クロック信号線６２上のクロック信号の周波数はＴＸＲＥＦＣＬＫ基準クロック信号の周波数より相当高くなり得る。また、ＣＭＵ５６は、低い周波数のクロック信号をＰＦＣ６４の入力端子７４上に生成する。この低い周波数のクロック信号は、クロック信号線６２に存在するクロック信号に同期する。
【００１３】
クロック信号線７０は、インターフェースとしてのＡＳＩＣ６７において内面的にクロック信号線７２に接続され、かつＡＳＩＣ６７は、ＶＣＯ６６の出力端子に接続される。この配置により、結果的にＰＦＣ６４とＶＣＯ６６から形成された位相ロックループ回路は、ＴＸＰＩＣＬＫ信号を入力端子７４においてＣＭＵ５６によって提供されるクロック信号に同期させるように動作する。従って、この配置の結果として、クロック信号線７０に出現するＴＸＰＩＣＬＫ信号およびクロック信号７２に出現するＴＸＰＣＬＫ信号は、各々クロック信号線６２に出現するクロック信号と同期される。
【００１４】
図２に示されるこの配置の利点は、送信器５０が送信経路上に存在する単一の集積回路から製造され得るという事である。さらに、この配置により、低周波の往復遅延偏差において無限の位相マージンが提供される。この配置の欠点は、固有または内蔵のジッター除去機能が存在しないという事である。従って、送信器５０は、安定した（即ち、クリーンな）ＴＸＲＥＦＣＬＫ基準クロック信号を必要とし得る。さもなければ、過多なジッターが発生し得る。
【００１５】
図３を参照して、送信器５０上において基準クロック・ソースおよび基準クロック入力端子間の回路（即ち、ＣＭＵ５６上の基準クロック入力）が、ジッター除去機能を提供するために使用されても良い。このように、回路６９は、送信器５０を含む。しかし、回路６９において、送信器５０は、異なる構成（後述する）に接続され、かつ送信器５０は、外部の電圧制御水晶発振器（ＶＣＸＯ）１１２に接続されて使用される。
【００１６】
図２に示される送信器５０と異なって、回路６９のＰＦＣ６４は、クロック信号線６２上のクロック信号をＴＸＲＥＦＣＬＫ基準クロック信号に同期させる配置において使用され得る。このように、図２の送信器５０と関連して説明した方法のように、ＰＦＣ６４の１つの入力端子７６は、ＴＸＲＥＦＣＬＫ基準クロック信号をクロック信号線５８から受信し、ＰＦＣ６４の他の入力端子は、出力信号をＣＭＵ５６から受信する。しかし、ＰＦＣ６４の出力端子は、ＣＭＵ５６の入力端子に出現する信号を制御するための位相ロックループ回路を形成する電圧制御水晶発振器１１２（および、ループフィルタ１００）に接続される。
【００１７】
この配置によって、結果的に生じた回路６９の位相ループロック回路は、クロック信号をＴＸＲＥＦＣＬＫ信号に「ロック」するためにＣＭＵ５６に提供されるこのクロック信号の周波数および位相を調整する。ＶＣＸＯ１１２によって提供されるクロック信号に応答して、ＣＭＵ５６は、クロック信号線７４および７８（ＣＭＵ５６からの他の出力クロック信号線）に存在するクロック信号と共に、クロック信号線６２上のクロック信号を生成する。
【００１８】
回路６９の利点は、ジッター除去機能がＶＣＸＯ基盤の位相ロックループ回路により提供されるという事である。従って、この配置により、クリーンなＴＸＲＥＦＣＬＫ基準クロック信号は必要とされない。回路６９の欠点は、図２に示される配置と比較して位相マージンがより少ないという事である。従って、図２および３に示される配置は、異なるアーキテクチャ間でトレードオフされる様々な利点および欠点を有する。
【００１９】
両方のアーキテクチャを許容するために、本発明の選択可能なクロッキング・アーキテクチャを有する送信器２００が図４に示される。送信器２００は、クロック信号（「ＴＸＰＩＣＬＫ」と称される）を伝達する第１のクロック信号線２０４に接続され、かつ第２のクロック信号線２０５に接続される先入れ先出し方式（ＦＩＦＯ）格納装置２０４を備える。ＦＩＦＯ２０４は、ＴＸＰＩＣＬＫ信号と同期してデータを受信する。ＦＩＦＯ２０４は、クロック信号線２０５に出現するクロック信号と同期して、格納されているデータを並列直列変換回路即ちセレクタ２０２に送信する。次に、セレクタ２０２は、例えばシリアルバス、または光バスの場合には光バスを駆動する光源に接続され得る出力端子２０３を有する。また、セレクタ２０２は、セレクタ２０２から出力端子２０３へのシリアルデータの転送をクロッキングするためのクロック信号を受信するクロック端子２０９を備える。ＦＩＦＯ２０４は、出力レジスタ（図４において図示せず）からのデータのような入力データを受信する入力データライン２０１を有する。
【００２０】
図４に示される回路の残りの部分は、クロック信号線２０５、２０７および２０９に出現するクロック信号を生成するクロック回路を形成する。特に、この回路は、送信器２００のための２つのクロック生成モードのうちの１つを選択する。このような方式で、第１のモードにおいて、該回路は、基準クロック信号（「ＴＸＲＥＦＣＬＫ」と称される）と同期してクロック信号線２０９に存在するクロック信号を生成する。更に、この第１のモードにおいて、送信器２００のクロック回路は、クロック信号線２０５および２０７に存在するクロック信号をクロック信号線２０９に存在するクロック信号と同期させる。第２の動作モードにおいて、送信器２００のクロック回路は、ＴＸＲＥＦＣＬＫ基準クロック信号と同期してクロック信号線２０５および２０７に存在するクロック信号を生成し、クロック信号線２０９上におけるクロック信号の生成をクロック信号線２０５および２０７上のクロック信号と同期させる。
【００２１】
第１および第２のモードを説明するために、送信器２００の構造が、先ず図４と関連して後述される。次に、この構造との関連で２つの異なるモードが図５および６と関連して説明される。
【００２２】
図４を参照して、送信器２００は、入力端子２１２および入力端子２１４を有する位相周波数比較器（ＰＦＣ）を備える。更に後述するように、送信器２００は、特定の動作モードに応じて、入力信号端子として１つの入力端子２１２、２１４およびフィードバック信号入力端子として他の入力端子２１２、２１４を配置する。入力端子２１２は、ＴＸＰＩＣＬＫ入力クロック信号線２０７に接続されるクロック信号線に接続される第１の入力端子と、ＴＸＲＥＦＣＬＫ基準クロック信号を伝達するクロック信号線２３４に接続される他の入力端子とを有する２：１セレクタ２２２の出力端子に接続される。セレクタ２２２の選択入力端子は、「ＴＸＰＣＬＫＳＥＬ」と称される信号、即ち、送信器２００を２つのモードのうちの１つにセットするように選択的にアサートされるかディアサートされる信号を伝達するクロック信号線２３８に接続される。ＰＦＣ２１０の出力端子２１６は、送信器２００の外部端子２１７に接続され、電圧制御発振器（ＶＣＯ）２２０の入力端子に接続される。
【００２３】
ＰＦＣ２１０の他の入力端子２１４は、２：１セレクタ２２４の出力端子２１４に接続される。ＶＣＯ２２０の出力端子は、２：１セレクタ２２６の１つの入力端子に接続される。セレクタ２２６の選択端子は、ＴＸＰＣＬＫＳＥＬ選択信号２３８に接続され、セレクタ２２６の出力端子は、ＴＸＰＣＬＫ信号を伝達するクロック信号線２４０に接続され、セレクタ２２６の入力端子は、クロック発振器２５０の出力端子のうちの１つに接続される。セレクタ２２４の他の入力端子は、セレクタ２５８の出力端子に接続される。セレクタ２５８の選択入力端子は、セレクタ２５８の出力端子に出現するクロック信号の周波数を選択するために信号線２０７を通じて伝達される「ＴＸＲＥＦＳＥＬ」と称される選択信号を受信する。セレクタ２５８の１つの入力端子は、セレクタ２２４および２２６の入力端子に接続される。セレクタ２５８の他の入力端子は、周波数分割器２５６の出力端子に接続される。周波数分割器２５６の入力端子は、クロック発振器２５０の他の出力端子に接続される。
【００２４】
クロック発振器２５０の他の出力端子は、クロック信号をクロック信号線２０９に提供する。クロック発振器２５０の他の出力端子は、出力信号を出力クロック信号線２５１上に提供し、クロック発振器２５０の入力端子は、ＶＣＯ２５２の出力端子に接続される。ＶＣＯ２５２の入力端子は、後述されるように使用される外部端子２５３に接続される。
【００２５】
また、送信器２００は、クロック信号線２３４に接続される１つの入力端子を有するセレクタ２２５を備える。セレクタ２２５の他の入力端子は、後述されるように使用される外部端子２４２に接続される。セレクタ２２５の出力端子は、ＰＦＣ２６２の入力端子に接続される。ＰＦＣ２６２の出力端子は、後述されるように使用される外部出力端子２６３に接続される。ＰＦＣ２６２の他の入力端子は、セレクタ２６０の出力端子に接続される。セレクタ２６０の１つの入力端子は、クロック信号線２０５に接続され、セレクタ２６０の他の入力端子は、セレクタ２５８の出力端子に接続される。図４に図示するように、ＰＦＣ２６２、セレクタ２６０、セレクタ２５８、周波数分割器２５６、クロック発振器２５０、およびＶＣＯ２５２は、クロック乗算ユニット（ＣＭＵ）２０８を形成する。
【００２６】
上記の配置により、ＴＸＰＣＬＫＳＥＬ信号は、送信器２００を第１のモードにセットして図５に示される信号経路を設定するようにアサート（例えば、ハイ状態の駆動）され得る。このモードにおいて、送信器２００は、送信器２００の外部に存在する追加回路に接続される。例えば、該回路は、クロック信号端子２１７と接地との間で接続されるループフィルタ３０２を備え得る。電圧制御水晶発振器（ＶＣＸＯ）３０４は、クロック信号２１７に接続された入力端子を有する。ＶＣＸＯ３０４の出力端子は、クロック信号端子２４２に接続される。また、該回路は、端子２６３と接地との間で接続されるループフィルタ３００を備える。
【００２７】
アサートされているＴＸＰＣＬＫＳＥＬ信号に応答して、ＴＸＲＥＦＣＬＫ基準クロック信号は、セレクタ２２５を通してＰＦＣ２６２の入力端子に送られる。さらに、ＰＦＣ２６２は、この入力信号の位相および周波数をクロック発振器２５０の出力信号の位相および周波数と比較する。従って、ＰＦＣ２６２は、閉ループ内のＶＣＯ２５２を制御してクロック発振器２５０によって生成されるクロック信号をＴＸＲＥＦＣＬＫ基準クロック信号に同期させる。クロック発振器２５０からの出力信号は、クロック信号線２０５に現れ、ＰＦＣ２１０の入力端子２１４に出現する。
【００２８】
さらに、ＰＦＣ２１０の出力端子２１６に存在する出力信号は、ＰＦＣ２１０の入力端子２１２へ送られる。この配置により、ＰＦＣ２１０は、クロック信号線２０７に存在するクロック信号の位相および周波数を入力端子２１４に出現するクロック発振器２５０によって生成されるクロック信号と比較する。従って、この配置により、ＰＦＣ２１０およびＶＣＯ２２０によって形成された位相ロックループは、クロック信号線２０７に出現する信号の位相をクロック信号線２０９に出現するクロック信号と同期させる。図５に図示するように、クロック信号線２０５に出現するクロック信号は、クロック発振器２５０によっても生成される。
【００２９】
従って、図５に示される配置において、基準クロック信号は、セレクタ２０２のオペレーションを同期させるクロック信号を生成するのに用いる。ＦＩＦＯ２０４内のデータの格納を同期させるクロック信号は、クロック信号線２０９に出現するクロック信号と同期して  生成される。
【００３０】
ＴＸＰＣＬＫＳＥＬ信号は、図６に示される信号経路を設定する第２の動作モードに送信器２００を設定するようにディアサート（例えば、ロー状態の駆動）され得る。この第２の動作モードにおいて、ＰＦＣ２１０の入力端子２１２は、ＰＦＣ２１０に対する基準または入力信号となり、ＰＦＣ２１０は、この信号を入力端子２１４に出現する信号に同期させる。この場合、第２のモードの際、入力端子２１６に出現する信号は、クロック発振器２１０からの出力信号である。従って、図６に図示するように、送信器の第２の動作モードにおいて、ＰＦＣ２１０、ＶＣＸＯ３０４、およびループフィルタ３０２は、ＴＸＲＥＦＣＬＫ基準クロック信号と同期してクロック信号線２０５および２０７上に両方のクロック信号を生成するための位相ロックループ回路を形成する。クロック発振器２１０は、信号と同期してクロック信号線２０９に存在するクロック信号を生成する。
【００３１】
図７を参照して、本発明の一部の実施形態において、送信器２００は、光学線送信カード５００の一部、即ち、例えば光学転送ネットワーク（ＯＴＮ）の一部であってもよい。例のように、送信カード５００は、光ネットワークルーターまたはスイッチの一部であってもよい。送信カード５００は、データを送信器２００のＦＩＦＯ２０４（図４）に並列に供給する出力レジスタ（図７に図示せず）を含む特定用途向け集積回路（ＡＳＩＣ）５０２（例えば、光ネットワークフレーマまたは順方向誤り修正デバイス）を備え得る。データは、例えばコンピュータのようなデータソース６００またはネットワーク・ブリッジからＡＳＩＣ５０２によって受信される。また、光学送信カード５００は、送信器２００の出力端子２０３に存在する信号に応答して、光信号を光学シリアルバス５１０上に生成する光源５０８（例えば、レーザダイオード・デバイス）を備え得る。他の変形も可能である。
【００３２】
図４を参照して、送信器２００のモードの選択（ＴＸＰＣＬＫＳＥＬ信号を経由して）は、多数の方法で設定され得る。例えば、入力信号線２３８は、送信器２００用のモードを選択するために特定の電圧レベル（即ち、論理１または論理０レベル）に結線によって接続され得る。あるいは、ＴＸＰＣＬＫＳＥＬ信号の信号レベルは、プログラム可能なレジスタのビットを経由してセットであってもよい。他の配置も可能である。
【００３３】
本発明は限られた数の実施形態に関して記載されたが、ここからの多数の修正変更を当業者は認めるであろう。本発明の真の精神および範囲内におけるこの種の修正変更の全てが添付の特許請求の範囲に包含される事が意図される。
【図面の簡単な説明】
【００３４】
【図１】従来技術の直列バス送信器の概要図である。
【図２】直列変換器／送信器の概要図である。
【図３】直列変換器／送信器の概要図である。
【図４】本発明の一実施形態による選択可能なクロッキング・アーキテクチャを有する直列変換器／送信器の概要図である。
【図５】本発明の一実施形態による異なるモードのオペレーションの図４の送信器を示す図面である。
【図６】本発明の一実施形態による異なるモードのオペレーションの図４の送信器を示す図面である。
【図７】本発明の一実施形態による光送信器の概要図である。
【図１】
2005522799.tif 000003
【図２】
2005522799.tif 000004
【図３】
2005522799.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2005522799.tif 000009
【国際調査報告】
2005522799.tif 000010
2005522799.tif 000011