(57)【要約】集積回路用の相互接続構造（１０）は、セル（３０）の第１のアレイ（２０）と、第１のアレイに平行なセル（５０）の少なくとも１つの第２のアレイ（４０）と、第１のアレイのセルと第２のアレイのセルとを接続するために配置された相互接続（６０）とを備え、相互接続の少なくともいくつかは、第１および第２のアレイに対して斜めに配向した軸（９０）に沿って配置される。相互接続の斜めの軸の第１の組と第２の組は、互いに平行であるかまたは対向していてもよい。相互接続は、斜めに傾斜した柱部（４００）または斜めの軸（９０）に沿って配置された階段状の柱部（４１０）を含むことができる。このような構造を作製する方法及び使用する方法が開示される。
2005522054.tif 000002
【特許請求の範囲】
【請求項１】
ａ）第１の面に配置された配線手段の第１のセットと、
ｂ）前記第１の面にほぼ平行な第２の面に配置された配線手段の第２のセットと、
ｃ）前記第１および第２の面に対して斜めに配向した少なくとも１つの軸に沿って配置された、前記第１のセットの選択された配線手段と前記第２のセットの選択された配線手段とを電気的に結合する手段
を備える相互接続構造。
【請求項２】
ａ）セルの第１のアレイと、
ｂ）セルの少なくとも１つの第２のアレイと、
ｃ）前記第１のアレイのセルと前記第２のアレイのセルとを電気的に結合するように構成された相互接続であって、該相互接続の少なくともいくつかは、前記第１および第２のアレイに対して斜めに配向した軸に沿って配置され、かつ、互いに電気的に結合されることからなる、相互接続
を備える集積回路のための構造。
【請求項３】
ａ）それぞれが層内に配置され、第１の層内に配置されたセルの第１のアレイおよび第２の層内に配置されたセルの少なくとも１つの第２のアレイを含むセルの複数のアレイと、
ｂ）前記第１の層内のセルと、少なくとも前記第２の層のセルとを電気的に結合するように構成された相互接続であって、該相互接続の少なくともいくつかは、前記第１および第２の層に対して斜めに配向した軸に沿って配置され、かつ、互いに電気的に結合され、それによって、複数の層内のセルが選択的に相互接続されることからなる、相互接続
を備える集積回路のための構造。
【請求項４】
セルの少なくとも２つのアレイを備える集積回路であって、前記アレイのセルは、前記第１のアレイのセルと前記第２のアレイのセルとを電気的に結合するように構成された相互接続によって選択的に相互接続され、前記相互接続の少なくともいくつかは、前記第１および第２のアレイに対して斜めに配向した軸に沿って配置され、かつ、互いに電気的に結合されることからなる、集積回路。
【請求項５】
セルの少なくとも２つのアレイを備えるメモリであって、前記アレイのセルは、前記第１のアレイのセルと前記第２のアレイのセルとを電気的に結合するように構成された相互接続によって選択的に相互接続され、前記相互接続の少なくともいくつかは、前記第１および第２のアレイに対して斜めに配向した軸に沿って配置され、かつ、互いに電気的に結合されることからなる、メモリ。
【請求項６】
少なくとも１つのメモリを備える大容量記憶装置であって、前記メモリは、セルの少なくとも２つのアレイを含み、前記アレイのセルは、前記第１のアレイのセルと前記第２のアレイのセルとを電気的に結合するように構成された相互接続によって選択的に相互接続され、前記相互接続の少なくともいくつかは、前記第１および第２のアレイに対して斜めに配向した軸に沿って配置され、かつ、互いに電気的に結合されることからなる、大容量記憶装置。
【請求項７】
ａ）セルの第１のアレイを形成するステップと、
ｂ）前記第１のアレイにほぼ平行なセルの少なくとも１つの第２のアレイを形成するステップと、
ｃ）前記第１および第２のアレイに対して斜めに配向した少なくとも１つの軸に沿って配置された導電性相互接続によって、前記第１のアレイの個々のセルと、前記第２のアレイの個々のセルとを選択的に結合するステップ
を含む、構造を作製するための方法。
【請求項８】
前記選択的に結合するステップ（ｃ）は、前記導電性相互接続を第１および第２の軸に沿って配置することによって行われ、前記軸の少なくとも１つは、前記第１および第２の面に対して斜めに配向し、オプションとして、前記第１の軸と第２の軸は、前記第１の面と第２の面に垂直な第３の軸から反対方向に傾斜し、それによって、前記第１の軸と第２の軸は、オプションとして対向することからなる、請求項７に記載の方法。
【請求項９】
前記第１の軸と第２の軸の複数の対は、交互に対向する関係で配置され、それによって、第１の軸は、平行な第２の軸に隣接せず、それによりそれぞれの導電性接続間の重複領域が最小限に抑えられ、それによって、前記第１および第２の軸は、それぞれの導電性接続間の静電容量を最小限に抑えるように適切に配置されることからなる、請求項８に記載の方法。
【請求項１０】
請求項７〜９のいずれかに記載の方法によって作製される構造。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願］
本願は、２００２年１月１６日に提出され、同一譲受人に譲渡された同時係属出願第１０／０５１，６７７号に関連する。
【０００２】
［発明の分野］
本願は、集積回路およびメモリデバイス等の半導体デバイスにおいて特に有用な相互接続構造に関し、このような構造を作製および使用するための方法に関する。
【背景技術】
【０００３】
メモリノードまたは論理ゲートのアレイを含む集積回路は、ますます高密度化している。このような集積回路は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス、プログラム可能読出し専用メモリ（ＰＲＯＭ）集積回路、特に、電気的に消去可能なプログラム可能読出し専用メモリ（ＥＥＰＲＯＭ）集積回路、追記型（ＷＯＲＭ）メモリデバイス、およびプログラム可能論理アレイ（ＰＬＡ）集積回路等の論理デバイスを含む。複数のレベルに配置されたデバイス、ゲート、またはメモリノードのアレイを含む集積回路は、１つのレベルにおけるデバイス、ゲート、またはメモリノードを、他のレベルにおける他のデバイス、ゲート、またはノードと相互接続するために、「垂直」相互接続または「柱構造（pillar）」を必要とする。この場合、「垂直」という用語は、重力の方向を指さないという点で一般の意味とは異なる。本明細書、図面、および添付の特許請求の範囲全体にわたって、「垂直」という用語は、集積回路の基板または土台面とほぼ垂直な方向を指す。また、相互接続を指す「柱（または柱部）」という用語および「垂直相互接続」という用語は、異なる層の空間的な向きに関係なく、集積回路の異なる層間をつなぐ相互接続を同義で意味するために用いられる。本明細書における集積回路は、モノリシック集積回路だけでなく、ハイブリッド集積回路および多層もしくは「積層された」モジュールを含む。本明細書における「セル」という用語は、メモリノード、論理ゲート、スイッチングデバイス、電界効果デバイス、または半導体デバイス等のアレイの機能要素を指す。
【特許文献１】米国特許第５，８２１，５５８号明細書
【特許文献２】米国特許第６，１１１，３０２号明細書
【特許文献３】米国特許第３，２７１，５９１号明細書
【特許文献４】米国特許第３，５３０，４４１号明細書
【特許文献５】米国特許第４，４９９，５５７号明細書
【特許文献６】米国特許第４，５９９，７０５号明細書
【特許文献７】米国特許第５，３３５，２１９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
多層集積回路を含む集積回路におけるデバイスの密度の増加が求められ、このような多層集積回路内での効率的な相互接続構造が依然として求められている。
【０００５】
本発明の特徴および利点を明確にするため、本発明の詳細な説明は、添付の図面に示される特定の実施形態を参照して行われる。同じ番号は、同様の特徴および部品を指すために図面全体にわたって用いられる。これらの図面が、本発明の典型的な実施形態のみを示し、そのため、その範囲を限定するものではないことを理解されたい。本発明は、添付の図面を用いることによって、さらなる特性および詳細をもって記載および説明される。
【課題を解決するための手段】
【０００６】
［実施形態の詳細な説明］
解説を明確にするため、図面は、一定の縮尺に従っていない。特に、垂直および水平方向の縮尺は異なる場合があるため、作製されるデバイスよりも角度が小さかったりまたは大きかったりする場合があるが、以下の説明に記載される角度は、明確化に好適な縮尺で図示されている。
【０００７】
本明細書では、本発明は、まず、一般的な構造、関連する作製方法、および使用方法に関して記載され、次に、メモリ構造および関連する方法を含む様々な特定の実施形態に関して述べられる。集積回路の技術分野の当業者であれば、対応する構造を製作可能であり、本発明の対応する方法を、上記のプログラム可能論理アレイ（ＰＬＡ）集積回路、ハイブリッド集積回路、または積層モジュール等の様々な種類の集積回路において実施可能であることを理解するであろう。
【０００８】
本発明の１つの態様は、ほぼ平行な面に配置された配線チャネルの第１および第２のセット、ならびにこれらの平行な面に対して斜めに向く配線チャネルの第３のセットを含み、第３のセットの配線チャネルは、第１のセットの選択された配線チャネルを第２のセットの選択された配線チャネルに電気的に結合するように構成されるところの相互接続構造である。この態様は、以下に記載される様々な特定の実施形態によって例示される。
【実施例】
【０００９】
本発明に従って形成される構造１０の実施形態は、集積回路において用いられることができる。（図１〜図５に示される）本発明の本実施形態では、相互接続構造１０は、セル３０の第１のアレイ２０、セル５０の少なくとも１つの第２のアレイ４０、および第１のアレイのセルと第２のアレイのセルとを接続するために設けられている相互接続（または相互接続部。以下同じ）６０を含む。セル３０および５０は、通常同じタイプである。第１のアレイ２０は、全体として面７０内に配置され、第２のアレイ４０は、概ね面７０に平行である面８０内に全体として配置されている。アレイ２０および４０は、絶縁層３５によって分離されてもよい。これらの相互接続６０の少なくともいくつかは、第１および第２のアレイ２０および４０の面７０および８０に対して斜めに向く軸９０に沿って配置されている。すなわち、相互接続６０が沿って配列されている軸９０は、アレイの面に対して斜めの角度１００（平行でもなく垂直でもない）をなしている。相互接続６０のそれぞれは、各アレイのセル３０または５０に電気結合されることによって選択的に結合される。電気結合は、たとえば、単に抵抗性接続であってもよい。アレイの各セルは、ダイオードまたはトランジスタ等の半導体デバイスを含んでいてもよい。アレイのセルは、論理ゲート、メモリセルとして機能するか、またはその他の有用な機能を果たすことができる。
【００１０】
図１は、本発明に従って形成される相互接続の実施形態を適用することができるメモリ１１０の素子を示す概略図である。このような構造におけるメモリセル１２０は、コンデンサ等の記憶素子１３０、およびダイオードまたはスイッチングトランジスタ等の制御素子１４０を含むタイプであってもよい。当該技術分野で既知であるように、記憶素子の機能は、ディスクリートなコンデンサデバイスによってではなく、物理的構造に固有の組み入れられた静電容量によって提供されてもよい。各メモリセル１２０の記憶素子１３０は、当該メモリセルの制御素子１４０と直列に接続されてもよい。いくつかの読出し専用メモリ（ＲＯＭ）では、制御素子は必要ない。いくつかの実施形態（たとえば、追記型メモリ）では、制御素子１４０は、別個の分離した構造ではなく、記憶素子１３０と（少なくとも初めは）一体化されていてもよい。メモリセル１２０は、面７０および８０等の平行な層または面上に複数アレイをなすように配列されている。
【００１１】
適切なメモリセル１２０は、たとえば、電圧破壊素子と直列の制御素子を含んでいてもよい。制御素子は、たとえば、電気的に線形の抵抗素子、すなわち、電圧の線形変化に対して電流が線形に変化する素子であってもよい。電圧破壊素子は、アンチヒューズ、すなわち、抵抗が通常は高く、適切な信号が印加されると低抵抗に切り替わる素子であってよい。たとえば、米国特許第５，８２１，５５８号および第６，１１１，３０２号において開示されている様々なアンチヒューズが当該技術分野で既知である。
【００１２】
制御素子は、耐熱性の金属窒化ケイ化物（たとえば、タングステン窒化ケイ化物）、真性シリコン（intrinsic silicon：イントリンジックシリコン）、または低濃度でドープされた微結晶シリコンもしくは低濃度でドープされたアモルファスシリコン等の様々な材料で構成されることができる。後者の材料である低濃度でドープされたアモルファスシリコンは、適切な電圧が印加されると抵抗を下げることによって、電流の流れを可逆的に引き上げ、このような素子をスイッチとして機能させることができる。メモリにおけるこの機能の適用において、行導電体におけるすべてのメモリセル（たとえば、すべての制御素子）は、行導電体が駆動されるとオンにされる。なぜなら、すべての制御素子は、比較的低い抵抗に到達するからである。逆に、駆動されることによって選択されないメモリセルは、比較的高い抵抗を維持する。メモリセル１２０は、米国特許第３，２７１，５９１号および第３，５３０，４４１号に開示されている材料等の、概ねアモルファス状態と概ね微結晶状態の間で電気的に切り替えられることが可能な「相変化」材料を含んでいてもよい。メモリへのこのような材料の適用は、当該技術分野で既知であり、たとえば、米国特許第４，４９９，５５７号、米国特許第４，５９９，７０５号、および米国特許第５，３３５，２１９号に開示されている。電圧破壊素子は、酸化物−窒化物−酸化物（ＯＮＯ）、五酸化タンタル（Ｔａ２Ｏ５）、プラズマ助長型窒化ケイ素（plasma enhanced silicon nitride）、酸化チタン、酸化ゲルマニウム、または堆積酸化物、成長酸化物、または同様の誘電体材料を含む化学蒸着された（ＣＶＤ）誘電体等の電気絶縁材料で構成されてもよい。
【００１３】
他の適切なメモリセル１２０は、トンネル接合デバイスを含んでいてもよい。トンネル接合デバイスは、電圧が線形に増加すると、トンネル接合が、電流の急増を示す電気特性を有する。このようなメモリセルは、他の多くのタイプのセルに対してアクセス速度において利点を有する。なぜなら、このようなメモリセルは、約数ナノ秒以下の時間でアクセスされることができるからである。
【００１４】
メモリ１１０では、行導電体および列導電体は、配線チャネルの直交するセットを形成し、個々のメモリセルは、行導電体（たとえば、ワードライン）と列導電体（たとえば、ビットライン）との組み合わせによってアドレス指定される。
【００１５】
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）等の他のタイプの集積回路もまた、ゲートアレイの個々のゲート等の、セルをアドレス指定するために配線チャネルを必要とする。
【００１６】
図１に示されるように、メモリ１１０は、面７０および８０等の層または面に平行に配列された行導電体１７０、１８０、１９０、２００、および２１０等の行導電体のセット、および列導電体２２０、２３０、２４０、２５０、および２６０等の列導電体のセットを含む。各行導電体は、メモリ１１０に対するワードラインであり、各列導電体はビットラインであってもよい。
【００１７】
数個のメモリセル、面、行導電体、および列導電体のみが図１に示されているが、メモリ１１０が、多数のこのような素子から構成され、図１に概略的に示される配列は、２つの方向（たとえば、各面に平行な従来のｘ軸およびｙ軸に沿って）に、および面に垂直なｚ軸に沿って（すなわち複数の面を有する）拡張されてもよいことが理解されよう。
【００１８】
行および列導電体に加えて、第１の面における１つまたは複数のメモリセルを、別の面における１つまたは複数のメモリセルに接続するための、１つの面から別の面に延びる垂直相互接続すなわち柱部３００のセットを設けることができる（図３）。従来のメモリでは、このような垂直相互接続すなわち柱部３００は、面に対してほぼ垂直に向く軸３１０に沿って配列される。
【００１９】
本発明に従って形成される相互接続構造の実施形態では、アレイの各セルは、斜めに傾斜した柱状導電体４００または階段状の柱状導電体４１０と、セルのアレイの１つとの交差部に配置されている。相互接続６０は、一連の導電体、すなわち、柱状導電体４００及び／または４１０から構成される。斜めに傾斜した導電体４００が用いられるときは、図２に示されるように、各柱部自体の軸４２０は、アレイの面に対して斜めであり、関連する柱部は、共通の斜め軸９０に沿ってほぼ位置合わせされる。
【００２０】
一連の階段状の柱状導電体４１０からなる相互接続６０では、図３に示されるように、各関連する柱部４１０の位置は、アレイの面に対して斜めの軸９０に沿っているが、各柱部自体の軸４４０は、斜め軸９０と平行には位置合わせされていない。具体的には、階段状の導電体の各柱部の軸４４０は、図３に示される例のように、アレイの面に実質的に垂直であってもよい。図３の実施形態では、相互接続６０はまた、関連する柱部を接続するための各アレイ２０または４０の面７０または８０の上、これの内側、またはこれと平行な導電性のトレースセグメント４３０を含んでいてもよい。
【００２１】
図２および図３に示される実施形態は、互いに排他的ではないが、単一の相互接続構造において組み合わせることが可能な２つのタイプの相互接続を表すことを認識されたい。したがって、本発明に従って形成される構造６０は、斜め軸９０と実質的に平行な斜めに傾斜した柱状導電体４００ならびに面７０および８０と実質的に垂直な階段状の柱状導電体４１０だけでなく、個々の柱状軸４４０がこれらの向きを有さない柱状導電体を含むことができる。後者の個々の柱状軸４４０は、軸９０、ならびに面７０および８０に対して（たとえば、中間的な角度で）斜めになっていてもよい。
【００２２】
図４Ａ〜図４Ｃは、本発明に従って形成される相互接続を含む第１の実施形態の様々な概略図を示す。図４Ａは、３次元構造に配列され、階段状の柱状相互接続４１０によって相互接続されたメモリセル１２０のアレイを示す概略斜視図である。図４Ａに示される相互接続４１０は、メモリセル１２０が配列されるアレイの面に対して斜めに向く軸に沿って配置されている。図４Ａの実施形態の略端面図は、図４Ｂに示され、同じ実施形態の略側面図は、図４Ｃに示される。図４Ａおよび図４Ｃに示されるように、相互接続４１０はすべて、平行な斜め軸に沿って配置されている。図４Ａ〜図４Ｃは、行選択ラインＳＥＬ０（４６０）、ＳＥＬ１（４６１）、ＳＥＬ２（４６２）、およびＳＥＬ３（４６３）に沿って垂直に積層された行４５０、ベース半導体制御デバイス４５６、および関連する出力ＯＵＴ０（４８０）、ＯＵＴ１（４８１）、およびＯＵＴ２（４８２）を有するＶarray（４５７）に選択的に接続されたセンス増幅器４５５を示す。また、図４Ａ〜図４Ｃには、行０Ｍ（４７０）、１Ｍ（４７１）、２Ｍ（４７２）、３Ｍ（４７３）、４Ｍ（４７４）、５Ｍ（４７５）、６Ｍ（４７６）、７Ｍ（４７７）、および８Ｍ（４７８）、ならびに、それぞれが層Ｌ１、Ｌ２、およびＬ３（行０（５００）のみに対して参照番号４９１、４９３、および４９４で示され、行４ｍ（４７０）のみに対して参照番号４９２で示される）を含む行０〜８面（５００〜５０８）が示されている。
【００２３】
略端面図である図４Ｂに示されるように、メモリセル１２０は、垂直方向および平行面にほぼ位置合わせされて配列されている。略側面図である図４Ｃに示されるように、アレイのメモリセル１２０を相互接続する階段状の垂直柱状相互接続４１０は、メモリセル１２０の面に対して斜めの軸に沿って配置されている。図４Ａおよび図４Ｃは、選択ライン４６０、センス増幅器４５５、ベース半導体制御デバイス４５６、および図４Ｃの底部に沿った、アレイの行に対応する行選択ラインのセット（たとえば、４７０、４７１、５００、および５０１）を示す。
【００２４】
図５Ａ〜図５Ｃは、本発明に従って形成される相互接続を含む第２の実施形態の様々な概略図である。本実施形態は、図４Ａ〜図４Ｃのように、階段状の垂直柱状相互接続４１０のすべてが互いに平行に配置される代わりに、メモリセル１２０の面に対して斜めをなす軸の２つの向きが交番する点において、図４Ａ〜図４Ｃに示される実施形態とは異なる。図５Ａおよび図５Ｃに示されるように、階段状の垂直柱状相互接続４１０は、メモリセル１２０の面に対して斜めの第１の軸に沿って配置されているのに対して、階段状の垂直柱状相互接続４１５は、メモリセルの面に対して斜めの第２の軸に沿って配置され、第２の軸は、垂直方向に関して（または、垂直方向を基準として）反対の方向に傾斜している。すなわち、図５Ａおよび図５Ｃにおける階段状の垂直柱状相互接続の２つのセットの斜め軸は対向している。
【００２５】
図５Ｃは、ベース半導体素子４５６が、２つの柱部に対して組み合わされ、２つの柱部によって共用されることができるという本構成の有利な特徴を示している。たとえば、大きな矢印および破線の円で図５Ｃに示される２つのベース半導体素子４５６を共用することができる。ベース半導体制御デバイス４５６は、センス増幅器４５５を介して、Ｖarray（４５７）に選択的に接続される。この共有されているベース半導体素子の特徴および垂直柱状相互接続の対向する斜め軸以外は、図５Ａ〜図５Ｃの実施形態は、図４Ａ〜図４Ｃの実施形態と同様である。特に、図５Ａ〜図５Ｃの実施形態の端面図は、実質的に図４Ｂと同じである。
【００２６】
これらの実施形態はともに、従来技術の相互接続に対して、メモリセル対相互接続の体積効率（すなわち、相互接続の体積に対するメモリセルの体積の比）が改善されている。たとえば、従来技術の相互接続構造では５０％であるのに対して、これらの実施形態では７５％である。ベースシリコン領域の使用度に関して、図４Ａ〜図４Ｃの実施形態は、従来技術の相互接続構造のわずか３分の１のベース半導体デバイス４５６しか必要としない。上記のデバイス共用により、図５Ａ〜図５Ｃの実施形態は、従来技術の相互接続構造のわずか６分の１のベース半導体デバイスしか必要としない。
【００２７】
数個のメモリセル、面、行導電体、および垂直柱状相互接続が図４Ａ〜図４Ｃおよび図５Ａ〜図５Ｃに示されているが、メモリ１１０は、多数のこのような素子から構成されることができ、及び、図４Ａ〜図４Ｃおよび図５Ａ〜図５Ｃに概略的に示される配列は、２つの面内方向（たとえば、各面に対して平行な従来のｘ軸およびｙ軸に沿って）およびこれらの面に垂直なｚ軸に沿って拡張することができることを理解されたい。本発明の斜めに傾斜した柱状相互接続および階段状の柱状相互接続によって提供される利点の１つは、Ｚ軸に沿った拡張性が、垂直相互接続の一定のオーバーヘッドによって実質的に制限されないことである。
【００２８】
このように、少なくともセルの２つのアレイを含み、アレイのセルが、本明細書で説明する相互接続構造によって選択的に相互接続されるところの集積回路を形成することができる。この相互接続構造は、単なる互い違いの柱部のセットではない。相互接続されたセットにおける各柱部は、最も低い接続層から最も高い接続層に延びる同じ斜め軸に沿って配置される。具体的には、メモリは、メモリセルまたはノードがこのような相互接続構造によって選択的に相互接続されて形成されることができ、大容量記憶装置（または、大容量記憶デバイス。以下同じ）は、このようなメモリから形成されることができる。作製方法について以下に説明する。
【００２９】
［作製方法］
本発明の別の態様は、相互接続構造を作製するための方法である。このような方法の実施形態は、図６のフローチャートによって示される。
【００３０】
本発明の相互接続構造を用いる集積回路の実施形態は、平坦なシリコン半導体ウェハ基板（図示せず）等の従来の支持構造上に作製される。あるいは、基板は、ガラス、ポリマー、プラスチック、ガリウムヒ素、シリコンオンサファイア（ＳＯＳ）、エピタキシャル形成、ゲルマニウム、ゲルマニウムシリコン、ダイアモンド、絶縁体上シリコン（ＳＯＩ）材料、酸素の選択注入（ＳＩＭＯＸ）基板、および／または同様の基板材料から形成することができる。ベース半導体デバイスは、結晶または非結晶であってもよい。
【００３１】
図６に示される方法全体は、セルの第１のアレイを形成するステップ（Ｓ１）と、第１のアレイに平行なセルの少なくとも１つの第２のアレイを形成するステップ（Ｓ２）と、アレイに斜めに配置された導電性相互接続によって、第１のアレイの個々のセルを第２のアレイの個々のセルに選択的に接続するステップ（Ｓ３）とを含む。この方法では、形成するステップＳ１およびＳ２は、セルの第１のアレイを第１の面に配置し（サブステップＳ４）、セルの第２のアレイを第１の面に平行な第２の面に配置する（サブステップＳ５）ことによって実施される。ステップＳ１、Ｓ２、Ｓ４、およびＳ５は、（たとえば、フォトリソグラフィーによって）パターニング（パターン形成）すること、および既知の物質の堆積を含む、従来の半導体集積回路作製プロセスによって実施することができる。行導電体等の導電素子は、導電材料、すなわち、アルミニウム、銅、銅−アルミニウム合金、ケイ化物、アモルファスシリコン、微結晶シリコン、またはタングステンもしくはその合金等の耐熱性金属を堆積しパターニングすることによって形成することができる。このような行導電体は、約２０ナノメートル（２００オングストローム）〜約５００ナノメートル（５０００オングストローム）の通常の範囲の厚さ（典型的には、約１８０ナノメートル（１８００オングストローム））を有することができる。
【００３２】
電気絶縁層３５は、たとえば、湿ったまたは乾燥した二酸化ケイ素（ＳｉＯ２）、窒化ケイ素等の窒化物材料、テトラエチルオルソシリケート（ＴＥＯＳ）系酸化物、ボロホスホシリケートガラス（ＢＰＳＧ：ボロンリンガラス）、ホスホシリケートガラス（ＰＳＧ：燐酸シリケートガラス）、ボロシリケートガラス（ＢＳＧ）、ポリイミド膜、ポリアミド膜、酸窒化物、スピンオンガラス（ＳＯＧ）、堆積酸化物や成長酸化物を含む化学蒸着（ＣＶＤ）誘電体、または同様の誘電体材料等の材料から構成することができる。ＴＥＯＳ系酸化物で構成されている場合、絶縁層３５は、反応器においてＴＥＯＳガスを分解することによって生じる堆積によって形成されることができる。
【００３３】
接続するステップＳ３は、第１および第２の軸に沿って導電性相互接続を配置すること（それぞれ、サブステップＳ６およびＳ７）によって実施される。これらの軸の少なくとも１つは、第１および第２の面に対して斜めに配向している。第１および第２の軸の一方または両方が、サブステップＳ６およびＳ７において第１および第２の面に対して斜めに配向していてもよい。第１および第２のアレイに対して斜めに配向した軸のそれぞれは、第１および第２のアレイの少なくとも１つのアレイと、約３０度と約６０度との間の角度（たとえば、約４５度）を形成する。アレイが共通の平行関係にある場合、軸は、各アレイに対して同じ角度を形成する。
【００３４】
図７は、ステップＳ６およびＳ７を実施するための特定の方法を示す、実施形態の一部の側断面図である。斜めの開口部８００は、パターン形成されたマスク８１５内に、望ましい斜め軸９０に平行な方向８１０に沿って開口部を通る方向性エッチングを行うことによって、絶縁層３５内に形成される。これは、たとえば、反応性イオンエッチングあってもよい。開口部８００は、セル５０の導電性部分まで延びる。開口部８００には、導電性物質が満たされ、導電性の柱部４００を形成し、必要に応じて、導電性物質は、絶縁層３５の上面と面一になるように平坦化され、次の作製作業に対する準備がなされる。
【００３５】
図８は、作製ステップＳ６またはＳ７を実施するための他の方法を示す、他の実施形態の一部の切取り斜視図である。図８に示されるように、側壁８２０が斜め軸９０に適切な望ましい角度に向くＶ形状の溝がパターン形成され、絶縁層３５中にエッチングされる。次に、導電性物質の堆積およびパターン形成によって、導電性柱部４００のセグメントを形成するために適切に配向された導電性部分８３０が形成され、必要に応じて、絶縁層３５の表面上に水平トレースセグメント４３０を形成することができる。Ｖ形状の溝を、必要に応じて、次の処理ステップにおいて絶縁物質で充填することができ、次に、必要に応じて平坦化することができる。（絶縁層３５の下方にある）より低い層の上での導電性トレースとの電気的接続を容易にするため、開口部は、図示されるＶ形状の溝の代わりに、台形状の断面で形成することができる。
【００３６】
本説明の以下の段落では、サブステップＳ６およびＳ７を実施する２つの方法が区別される。どちらの方法を実施するかが判断される（Ｓ８）。図４に示される第１の方法では、第１の軸と第２の軸は、実質的に平行にされる（Ｓ９）。このような方法によって、本明細書においてさらに説明されるように、より簡単なマスクを用いて実施が可能であること、体積効率（容量効率）が改善されること、および従来技術の相互接続構造よりも少ないベースデバイス４５６を用いること等のいくつかの利点が得られる。
【００３７】
サブステップＳ６およびＳ７を実施する第２の方法では、第１および第２の軸は、互いに非平行にされる（Ｓ１０）。サブステップＳ６およびＳ７を実施するこの第２（非平行）の方法の特定の変形形態では、第１の軸と第２の軸は対向関係にされる（Ｓ１２）。すなわち、この方法が選択される場合（Ｓ１１）、第１の軸および第２の軸は、アレイの面と直交する（第３の）基準方向から対向する方向に斜めに傾斜され、それによって、第１の軸と第２の軸は、互いに離れて傾斜する（対向する）。後者の方法によって形成される構造は、図５に示される。図８に示される実施形態もまた対向する軸を有する。相互接続構造を形成するこの第２の方法では、平行な軸を用いる第１の方法において必要とされるよりも少ないベースデバイス４５６を用いた設計を可能にする等、（体積効率が改善されたことに加えて）いくつかのさらなる利点が提供される。この改善を可能にするベースデバイス共用については、上述した。
【００３８】
軸を対向する斜めの角度で配向させる方法によって提供される他の利点は、対向する相互接続間の低減された容量性結合であり、このため、より高速になり、クロストークの傾向がより少なくなる。従来技術の相互接続構造との比較において、寄生容量は、少なくとも部分的には、隣接した垂直相互接続間の重複部の有効総面積の最小化のために、大幅に低減される。具体的には、図５Ａの実施形態に示されるように、複数の第１の軸と第２の軸の対を、交互に対向する関係で配置することができ、それによって、第１の軸は、平行な第２の軸に隣接しない。したがって、図５Ａでは、１つおきの導電性接続部の軸が逆方向に傾斜する。これは、それぞれの導電性接続部間の重複エリアを最小限に抑える有益な結果をもたらし、そのため、それぞれの導電性接続部間の静電容量が最小限に抑えられ、速度も増加し、それぞれの導電性接続部間にそうでなければ発生するであろうクロストークも最小限に抑えられる。
【００３９】
ステップＳ６およびＳ７を実施する他の態様は、アレイ間の各導電性接続が、上記の軸に平行にされるか（斜めの柱部）、または軸に非平行にされるか（階段状の柱部）を選択することである。したがって、ステップＳ６では、第１の軸に沿った各導電性相互接続を、第１の軸に平行で、したがってアレイの面に対して斜めをなす柱部の形態で形成することができる。同様に、ステップＳ７では、第２の軸に沿った各導電性相互接続を、第２の軸に平行で、したがってアレイの面に対して斜めをなす柱部の形態で形成することができる。他方、ステップＳ６は、第１の軸に沿った各導電性相互接続を、第１および第２のアレイ面にほぼ垂直で、基準に対して平行な柱部の形態で形成することによって実施することができ、それによって、導電性相互接続は、相互接続の階段状のセット（一組の階段状部）を形成する。繰り返すが、同様に、ステップＳ７は、第１および第２の面にほぼ垂直で、したがって上記基準方向に平行な柱部の形態で第２の軸に沿って各導電性相互接続を行うことによって実施することができ、それによって、これらの導電性相互接続部は、相互接続の階段状のセットを形成する。集積回路製作の分野における当業者であれば、平行軸および非平行軸、および／または斜めおよび階段状の柱構造の様々な組み合わせを、本発明の方法を様々な目的に適応させるために用いることができることを認識するであろう。
【００４０】
［メモリ実施形態の例］
本発明のメモリ実施形態の１つの態様は、ベースシリコン回路の上方の垂直軸における複数層間の相互接続を支持するためのアーキテクチャである。図４Ａ〜図４Ｃまたは図５Ａ〜図５Ｃに示されるこのようなメモリの実施形態は、「垂直メモリ」または「垂直に配向したメモリ」と呼ばれることがある。メモリは、ワードライン、ビットライン、およびビットラインを多重化するためのベース制御デバイス４５６（たとえば、ＦＥＴデバイス）を含む。
【００４１】
このメモリの実施形態では、複数の傾斜したまたは階段状の垂直な柱部は様々な層にアクセスし、メモリは、ワードラインをメモリ層内に有する複数の傾斜したまたは階段状の垂直柱部アクセス相互接続構造の交差部において形成される記憶素子またはノードで構成されている。したがって、複数の傾斜したまたは階段状の垂直な柱部は、垂直に配向したメモリアレイのセルにアクセスするために用いられる。各セルは、たとえば、単一のＭＯＳスイッチングトランジスタおよび記憶コンデンサを含む従来の「１Ｔ」ＤＲＡＭメモリセルであってもよい。
【００４２】
追記型メモリアレイの特定の実施形態は、垂直柱が列またはビットラインの機能を果たし、トンネル接合デバイスをアドレス指定する構造を含む。行導電体は、斜めに傾斜したまたは階段状の垂直柱状導電体の上方または下方のいずれかに形成される。制御素子は、行導電体と、斜めに傾斜したまたは階段状の柱状導電体との間に形成される。単一のメモリ記憶素子または複数のメモリ記憶素子は、斜めに傾斜したまたは階段状の柱状導電体と行導電体との交差部に形成される。
【００４３】
本発明に従って形成される相互接続構造を用いる様々なその他の実施形態をなすことが可能である。たとえば、複数層の斜めに傾斜したまたは階段状の柱部は、Ｚ方向（すなわち、基板に垂直な方向）に積層された複数の行を有する垂直メモリアレイにアクセスすることができる。この場合、メモリ素子は、傾斜したまたは階段状の柱状導電体と積層された行のそれぞれとの交差部に形成される。直列に接続された記憶素子および制御素子からなる各メモリセルは、斜めに傾斜したまたは階段状の柱状導電体と積層された行の１つとの交差部に構築される。メモリ素子は、抵抗制御素子と直列に接続された抵抗性記憶素子を含むことができる。
【００４４】
このようなアレイでは、各傾斜したまたは階段状の柱状相互接続のベースにある半導体制御素子は、行制御ラインを介してビットラインに対して選択可能である。複数の柱状相互接続は、たとえば、斜めに傾斜した柱状相互接続が、個々のメモリ素子へのアクセスを維持するために対向する角度（互いに逆の角度）で構築される場合は、ベース半導体デバイスと共用されることができる。したがって、このようなアレイでは、必要なベース半導体制御デバイスは少なくなる。典型的には、従来の柱状相互接続を用いる構造と比較すると、必要なベース半導体制御デバイスの数は、わずか３分の１である。
【００４５】
関連する１実施形態では、記憶素子は、溶融される前には高いオフ状態抵抗を示し、電極間に低抵抗フィラメントを形成するのに十分なエネルギーで溶融された後には低いオン状態抵抗を示すトンネル接合酸化物を含むことができる。同様に、制御素子は、高い読出し状態抵抗および低い書込み状態抵抗を示すトンネル接合酸化物を含むことができる。
【００４６】
柱部、共通の駆動相互接続、および／またはセンスラインの行制御選択を行うことを含めて、支持回路（サポート回路）を本発明に従って形成されるメモリに対して設けることができる。各柱状導電体は、そのベースにおいて接続される半導体制御デバイスを含むことができる。１つの実施形態では、各柱部のベースにおいて接続される半導体デバイスは、そのゲートがアレイの外部にあるデバイスによって制御される電界効果型トランジスタ（ＦＥＴ）である。行制御素子は、アレイを通過する行間の柱部ＦＥＴのゲートを制御する。各柱部は、行制御ラインと直交する１つまたは複数のラインによって選択可能である。
【００４７】
斜めに傾斜したまたは階段状の柱部アクセスメモリに対する支持回路は、斜めに傾斜したまたは階段状の柱状導電体と交差するメモリの層における水平または垂直に配向した列相互接続ラインの多重化をもたらすことができる。垂直メモリ層を通過する水平または垂直に配向した相互接続の層は、アレイの外部にある従来の機能素子によって制御され、駆動モードまたはセンスモードにおいて動作させられる。これらの相互接続ラインがセンスモードで用いられるときは、アレイの外部にある機能素子は、読出し電流の比較と書込み電流の比較のためのセンス増幅器回路を含む。これらのラインはまた、読出し電圧基準と書込み電圧基準を提供するためにも用いられることができ、この場合、アレイの外部にある機能素子は、読出し電圧基準源および書込み電圧基準源、および多重化を含む。
【００４８】
構造について２つの層を含む単純な実施形態から開始して述べたが、他の実施形態は、各アレイが層内に配置された複数のアレイを含むことができる。したがって、複数の層上のセルは、図２および図３の実施形態に示されるように、選択的に相互接続される。いくつかの応用形態では、構造は、たとえば、２〜８の層を含むことができる。構造の他の実施形態は、８〜１２の層を含むことができる。各層に関連するオーバーヘッドコストを含む当該技術分野で既知の多くの他の構造と違って、本発明に従って形成される構造において対応できる層の数には既知の制限はない。したがって、１２より多くの層があってもよく、層の数には、本質的に制限はない。
【００４９】
「産業上の利用の可能性」
本発明の相互接続構造は、メモリ集積回路等の半導体デバイスにおいて特に有用である。上記のメモリ実施形態の例のような集積回路タイプを含む多くのタイプの集積回路を、本発明に従って作製される相互接続構造を有して形成することができる。このような構造およびそれらを用いる集積回路は、携帯電話や固定電話、デジタルカメラおよびカムコーダ、（デスクトップおよびポータブルコンピュータ、計算機、および個人用携帯型情報機器（ＰＤＡ）ならびにそれらの周辺デバイス等の）コンピューティングデバイス、ＣＤ、ＤＶＤ、音楽およびビデオ用プレーヤ等のメディアプレーヤなどの装置、ならびに文書を印刷したり、スキャンしたり、記憶したり、コピーしたり、ファクシミリ再生したり、および送信したりするための装置において有用である。後者の装置は、多機能デバイスを備えることができる。
【００５０】
本発明のその他の実施形態は、本明細書を検討するか、または本明細書に開示されている発明を実施することによって、当業者には明白となるであろう。たとえば、斜めに傾斜したまたは階段状の柱部は、対をなす平行な斜め軸の複数の組、および／または、対をなす対向する斜め軸の複数の組に沿って配列されてもよい。本明細書および本明細書に開示される実施例は、例示としてのみ考慮され、本発明の真の範囲および思想は添付の特許請求の範囲によって規定されることが意図されている。したがって、本発明の範囲は、例示した実施形態によってではなく、添付の特許請求の範囲およびその法的な等価物によって決定されるべきである。
【図面の簡単な説明】
【００５１】
【図１】本発明に従って形成される相互接続の実施形態を適用することができるメモリの要素を示す略図である。
【図２】本発明に従って形成される傾斜した相互接続の実施形態の側断面図である。
【図３】本発明に従って形成される階段状の相互接続の実施形態の側断面図である。
【図４Ａ】本発明に従って形成される相互接続の組を含む第１の実施形態の略斜視図である。
【図４Ｂ】図４Ａの実施形態の略端面図である。
【図４Ｃ】図４Ａの実施形態の略側面図である。
【図５Ａ】本発明に従って形成される相互接続の組を含む第２の実施形態の略斜視図である。
【図５Ｂ】図５Ａの実施形態の一部の略側面図である。
【図５Ｃ】図５Ａの実施形態の２つの部分の間の関係を示す略側面図である。
【図６】本発明による相互接続構造を作製するための一方法を示すフローチャートである。
【図７】作製ステップを実施するための一方法を示す、一実施形態の一部の側断面図である。
【図８】作製ステップを実施するための他の方法を示す、他の実施形態の一部の切取り斜視図である。
【図１】
2005522054.tif 000003
【図２】
2005522054.tif 000004
【図３】
2005522054.tif 000005
【図４Ａ】
2005522054.tif 000006
【図４Ｂ】
2005522054.tif 000007
【図４Ｃ】
2005522054.tif 000008
【図５Ａ】
2005522054.tif 000009
【図５Ｂ】
2005522054.tif 000010
【図５Ｃ】
2005522054.tif 000011
【図６】
2005522054.tif 000012
【図７】
2005522054.tif 000013
【図８】
2005522054.tif 000014
【手続補正書】
【提出日】平成16年3月4日(2004.3.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ａ）セルの第１のアレイと、
ｂ）セルの少なくとも１つの第２のアレイと、
ｃ）前記第１のアレイのセルと前記第２のアレイのセルとを電気的に結合するように構成された内部相互接続であって、該内部相互接続の少なくともいくつかは、前記第１のアレイおよび第２のアレイに対してある角度で配向した軸に沿って配置され、かつ、互いに電気的に結合されており、前記角度は約３０度と約６０度の間であることからなる、内部相互接続
を備える、集積回路のための構造。
【請求項２】
複数の前記アレイであって、各々のアレイが層内に配置され、第１の層内に配置されたセルの第１のアレイと、第２の層内に配置されたセルの少なくとも１つの第２のアレイとを含む、複数のアレイを有し、
前記内部相互接続は、前記第１の層内のセルと、少なくとも前記第２の層のセルとを電気的に結合し、それによって、複数の層内のセルが選択的に相互接続される、請求項１に記載の構造。
【請求項３】
前記内部相互接続は、前記第１の面および第２の面に対して第１の角度および第２の角度で配向した第１の軸および第２の軸に沿って配置され、前記第１の軸および第２の軸は、オプションとして、前記第１の面および第２の面に垂直な第３の軸に関して対向する方向に傾斜し、それによって、前記第１の軸と第２の軸とはオプションとして対向する、請求項１または２に記載の構造。
【請求項４】
前記第１の軸および第２の軸の複数の対は、交互に対向する関係で配置され、それによって、第１の軸は、平行な第２の軸に隣接せず、それにより、それぞれの内部相互接続間の重複領域が最小限に抑えられ、それによって、前記第１の軸および第２の軸は、それぞれの内部相互接続間の静電容量を最小限に抑えるように適切に配置される、請求項３に記載の構造。
【請求項５】
請求項１〜４のいずれかに記載の構造を有する集積回路。
【請求項６】
請求項１〜４のいずれかに記載の構造を有するメモリ。
【請求項７】
請求項６にしたがう少なくとも１つのメモリを備える大容量記憶装置。
【請求項８】
ａ）セルの第１のアレイを形成するステップと、
ｂ）前記第１のアレイにほぼ平行なセルの少なくとも１つの第２のアレイを形成するステップと、
ｃ）前記第１のアレイおよび第２のアレイに対してある角度で配向した少なくとも１つの軸に沿って配置された導電性内部接続によって、前記第１のアレイの個々のセルと、前記第２のアレイの個々のセルとを選択的に結合するステップであって、前記角度は約３０度と約６０度の間であることからなる、ステップ
を含む、構造を作製するための方法。
【請求項９】
前記選択的に結合するステップｃ）は、前記導電性内部接続を第１の軸および第２の軸に沿って配置することによって実施され、前記軸の少なくとも１つは、前記第１の面および第２の面に対して前記角度で配向し、前記第１の軸および第２の軸は、オプションとして、前記第１の面および第２の面に垂直な第３の軸に関して対向する方向に傾斜し、それによって、前記第１の軸と第２の軸とは、オプションとして対向する、請求項８に記載の方法。
【請求項１０】
前記第１の軸および第２の軸の複数の対は、交互に対向する関係で配置され、それによって、第１の軸は、平行な第２の軸に隣接せず、それにより、それぞれの導電性内部接続間の重複領域が最小限に抑えられ、それによって、前記第１の軸および第２の軸は、それぞれの導電性内部接続間の静電容量を最小限に抑えるように適切に配置される、請求項９に記載の方法。
【請求項１１】
請求項８〜１０のいずれかに記載の方法によって作製される構造。
【国際調査報告】
2005522054.tif 000015
2005522054.tif 000016
2005522054.tif 000017