(57)【要約】  時間離散フィルタは、入力及び出力を備えたサンプリングレート変換器と、ダウンサンプリングファクタｎdを有するダウンサンプラとを有する。時間離散フィルタは、アップサンプリングファクタｎuを有するアップサンプラをさらに有し、それによりアップサンプラが変換器入力に繋げられ、変換器出力がダウンサンプラに繋げられる。サンプリングレート変換動作がアップサンプリング動作により先行された場合で、その変換に続いて望みのサンプリング周波数へのダウンサンプリング動作がなされて初めて、そのとき計算、特に乗算及び加算の最終的な数に関する複雑さが減少する。これは、ディジタル信号処理（ＤＳＰ）アルゴリズムの複雑さのための単位である１秒あたりのインストラクションの数の減少になる。さらに、これは、例えば、オーディオ、ビデオ及び（テレ）コミュニケーションデバイス、ラジオ及びテレビ装置に適用されるＤＳＰにより消費される関連電力の減少になる。
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【特許請求の範囲】
【請求項１】
入力及び出力を備えたサンプリングレート変換器と、ダウンサンプリングファクタｎdを有するダウンサンプラとを有する時間離散フィルタであって、前記時間離散フィルタは、アップサンプリングファクタｎuを有するアップサンプラをさらに有し、前記アップサンプラが前記変換器入力に繋がれ、前記変換器出力が前記ダウンサンプラに繋がれたことを特徴とする時間離散フィルタ。
【請求項２】
前記サンプリングレート変換器は、デシメーション又はインターポレーションを行うことができることを特徴とする請求項１記載の時間離散フィルタ。
【請求項３】
前記サンプリングレート変換器は、サンプリングレート変換ファクタｍ（ｍは２より大きい整数）を有する請求項１又は請求項２記載の時間離散フィルタ。
【請求項４】
前記サンプリングレート変換ファクタｍは、素数又は素数の積であることを特徴とする請求項３記載の時間離散フィルタ。
【請求項５】
前記アップサンプリングファクタｎu及びダウンサンプリングファクタｎdは、それぞれ２又はそれより大きいことを特徴とする請求項１から請求項４のいずれか一項記載の時間離散フィルタ。
【請求項６】
前記アップサンプリングファクタｎuは、前記ダウンサンプリングファクタｎdと等しいことを特徴とする請求項５記載の時間離散フィルタ。
【請求項７】
前記時間離散フィルタは、ディジタルＦＩＲフィルタ及び／又はディジタルＩＩＲフィルタ、スイッチドキャパシタフィルタ、又はスイッチドカレントフィルタとして実装されることを特徴とする請求項１から請求項６のいずれか一項記載の時間離散フィルタ。
【請求項８】
請求項１から請求項７のいずれか一項記載の少なくとも一つの時間離散フィルタを有する電話、特に移動体電話のようなコミュニケーションデバイス。
【請求項９】
入力信号のサンプリングレートがファクタｍで変換される方法であって、前記入力信号がファクタｎuでまずアップサンプリングされ、その後ファクタｍでサンプリングレート変換に供され、最後にファクタｎdでダウンサンプリングされることを特徴とする方法。
【請求項１０】
ｎu及び／又はｎdは２又はそれより大きいことを特徴とする請求項９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力及び出力を備えたサンプリングレート変換器と、ダウンサンプリングファクタｎdを有するダウンサンプラを有する時間離散フィルタに関する。  
【０００２】
本発明はまた、入力信号のサンプリングレートがファクタｍで変換される、そのような時間離散フィルタを有するコミュニケーションデバイス及び方法に関する。
【背景技術】
【０００３】
そのような時間離散フィルタはＷＯ９９／３８２５７から既知である。その既知の時間離散フィルタは、時間離散フィルタにおける計算リソースを少なくするために、フィルタセクションを交互にしたそれぞれのダウンサンプラにより具現化されたカスケード配列のサンプリングレート変換器を有する。しかしながら、既知の時間離散フィルタには、包括的で複雑なハードウェア及びソフトウェアが必要となることが欠点である。
【発明の開示】
【０００４】
したがって、本発明の目的は、必要とされる量の乗算及び加算の複雑さ並びに格納要求条件を少なくする、改良された時間離散フィルタを提供することである。
【０００５】
そのうえ、本発明に係る時間離散フィルタは、アップサンプリングファクタｎuを有するアップサンプラをさらに有し、そのアップサンプラが変換器の入力に繋がれており、その出力がダウンサンプラに繋がれた、ことを特徴とする。
【０００６】
したがって、本発明に係る方法は、入力信号がまずファクタｎuでアップサンプリングされ、その後ファクタｍでサンプリングレート変換に供され、最後にファクタｎdでダウンサンプリングされることを特徴とする。
【０００７】
驚くべきことに、サンプリングレート変換動作がアップサンプリング動作により先行された場合で、その変換に続いて望みのサンプリング周波数へのダウンサンプリング動作がなされて初めて、そのとき本発明に係るフィルタにおいて必要である計算、特に乗算及び加算の最終的な数に関する複雑さが減少する。これは、ディジタル信号処理（ＤＳＰ）アルゴリズムの複雑さの単位である１秒あたりのインストラクションの数の減少になる。さらに、これは、例えばオーディオ、ビデオ、（テレ）コミュニケーションデバイス、ラジオ及びテレビ装置に適用されるような該フィルタにおけるＤＳＰにより消費される関連電力の減少になる。
【０００８】
本発明に係る時間離散フィルタの実施の形態は、サンプリングレート変換器がデシメーション又はインターポレーションを行うことができることを特徴とする。
【０００９】
上記の利点は、デシメーション又はインターポレーションが本発明に係るフィルタに適用されるかどうかに拘わらず所有する。
【００１０】
本発明に係る時間離散フィルタのさらなる実施の形態は、サンプリングレート変換器が２よりも大きい整数であるサンプリングレート変換ファクタｍを有することを特徴とする。
【００１１】
有利には、３，５，７のような、又は、例えばＧＳＭ及びブルートゥースシステムで必要とされるような１２５のあらゆるサンプリングレートファクタが使用され得る。好ましくは、通常、より複雑なフィルタ構成の原因となる、素数又は素数の組み合わせがサンプリングレートファクタとして使用される。  
【００１２】
本発明に係る時間離散フィルタのさらなる実施の形態は、アップサンプリングファクタｎu及びダウンサンプリングファクタｎdのそれぞれが２又はそれより大きいことを特徴とする。
【００１３】
アップサンプリングファクタｎu及び／又はダウンサンプリングファクタｎdが２である場合、得られたフィルタ構造がより効率的であるという理由で、そのトータルの複雑さがかなり減少する。例えばＦＩＲ及び／又はＩＩＲフィルタ構成で適切に実装するとき、本発明に係るフィルタにおけるデータサンプル及び係数のために必要である遅延素子の数及び格納量も減少し、その結果さらなるコスト削減になる。
【発明を実施するための最良の形態】
【００１４】
ここで、本発明に係る時間離散フィルタ及び方法は、それらのさらなる利点と共にさらに説明される。参照番号は添付された図面に付されており、同様の部品は同じ参照番号で参照されている。
【００１５】
例として、図１は、ｚはＺ−変換変数である伝達関数Ｈ（ｚ）を有するディジタルフィルタセクション２と、ここでは、例えばダウンサンプリング係数ｎdを有するダウンサンプラ３を実装したサンプリングレート変換器とを含むワンステージ時間離散フィルタ１を示す。この場合において、所与のｎd＝５で、およそ１０ＫＨｚのサンプリング周波数を有するサンプリングされた入力信号ｘ（ｎ）は、２ＫＨｚのサンプリング周波数を有する出力信号ｙ（ｎ）を出力する。フィルタ１は、出力信号ｙ（ｎ）のスペクトルにおけるエイリアシングターム（aliasing term）がそれらの実現化したもの（pratical realisation）において減衰されるように、ローパス伝達関数Ｈ（ｚ）を有する。そのような実現化したものにおいて、０から±０．９ＫＨｚの間の出力スペクトルは、±０．１ｄＢのリプルを有し、１．１ＫＨｚから５ＫＨｚの間の外部ストップバンド（stop band）は、少なくとも５０ｄＢに減衰される。このフィルタは、長さ１１５の線形位相（linear phase）トランスバーサル有限インパルス応答（ＦＩＲ）フィルタとして工夫され得る。それから、ディジタルフィルタセクション２は、図２に示すようなローパス振幅特性を有する。実用上のＦＩＲフィルタ実装の例は図３に与えられ、それにより、例えば、”Multirate Digital Signal Processing” by R.E. Crochiere and L.R. Rabiner, Prentice-Hall, Englewood Cliffs, New Jersey, 1983, ISBN 0-13-605162-6から知られるような、良く知られているポリフェーズ分解が使用される。これらの開示は参照によりここに含まれる。図３の実装は、２３の乗算をそれぞれ有する４つのラインｌ1，ｌ2，ｌ4，ｌ5、及び１２の乗算が必要である中央ラインｌ3を有する。最初の加算器（ここで及びこの後「＋」で示す）は、４つの加算を要し、他の２２の加算器は、５つの加算を要する。サンプリング周波数はＦs／５である。結局２２のデータサンプル及び５８の係数が、このＦＩＲフィルタ実装に格納されなければならないことになる。
【００１６】
図１に係るワンステージダウンサンプリングがＩＩＲフィルタにより実装されるとき、フィルタ関数Ｈ（ｚ）の振幅応答は図４に示すようになる。７次を有するそのようなフィルタ関数は、一つの３次及び一つの４次の２つのパラレルブランチに実装され得る。第１ブランチは、図５ｂに実装された第１のオーダーオールパスセクションＯ1及び図５ｃに実装された第２のオーダーオールパスセクションＯ2を含む。第２ブランチは、直列の２つのオールパスセクションＯ2を含む。２つのパラレルブランチの出力は加算器Ａ1で加算される。これらの効果的な構造は、ポリフェーズ分解により再び工夫され、ブランチは、サンプリング周波数Ｆsでサンプリングされる。
【００１７】
以下の表Iは、乗算及び加算の必要数の点での複雑さ、ＦＩＲ及びＩＩＲ実装のそれぞれにおける図１のワンステージフィルタで必要とされるデータサンプル及び係数格納容量を与える。
【００１８】
【表１】
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【００１９】
図６は、特性が図１のフィルタと等価である、マルチステージ、特にツーステージ時間離散フィルタ４を示す。時間離散フィルタ４は、この場合２と等しいアップサンプリングファクタｎuを有する第１のアップサンプラ５を有する。そのようなファクタ２のアップサンプラは、２と異なるアップサンプリングファクタを有するアップサンプラに対する場合と概して異なり、とても効率的に実装され得る。離散フィルタ４は、伝達関数Ｈ１（ｚ）を有する第１のフィルタセクション６と、その後段に入力８及び出力９を備えた第１のダウンサンプラ７の形のサンプリングレート変換器とを有する。ダウンサンプラ７は、ダウンサンプリングファクタｍを有する。通常、ｍは２より大きいが必ずしもそうでない。一般に、サンプラ７は、インタポレータ又はデシメータのいずれかになり得る。特に、ダウン又は可能なアップサンプリングファクタｍは、素数又は例えば素数の積である。ここで、ダウンサンプラ入力８は、ファクタ２のアップサンプラ５に繋がれ、サンプラ出力９は、伝達関数Ｈ２（ｚ）を有する第２のフィルタセクション１１を介して第２のダウンサンプラ１０に繋がれている。一般に、第２のダウンサンプラ１０は、とても効率良く実装されるべきフィルタセクション１１のために、この場合ファクタが２と等しいダウンサンプリングファクタｎdを有する。ファクタｍを有するダウンサンプリングが必要とされるとき、ｎuはｎdと等しい。一般に、ｎu及びｎdは、２と等しい又は２より大きい。フィルタ４の任意なより包括的な構成に拘わらず、結局図４のフィルタ構成が計算上の複雑さ及び要求される格納容量の点で、図１のフィルタに対して実質的に有利でであることになる。
【００２０】
それぞれ伝達関数Ｈ１（ｚ），Ｈ２（ｚ）を有するフィルタセクション６，１１は、それぞれ有限インパルス応答（ＦＩＲ）フィルタ及び／又は無限インパルス応答（ＩＩＲ）フィルタによりディジタル的に実装され得る。それらの例が以下に与えられる。
【００２１】
図７は、ファクタ２／５でサンプリング周波数を増加させる、図６の第１ステージにおけるＨ１（ｚ）の振幅応答を示し、長さ２０を有する線形位相ＦＩＲフィルタが使用される。Ｈ１（ｚ）のＦＩＲフィルタ実装は、断続線が実線すべて置き換わると、図３に示すＦＩＲ実装と同様である。スイッチＳは、反時計回りに及び各入力サンプルｘ（ｎ）間で回転する。スイッチＳは２つのステップを作る。これは、以下のことを意味する：
（ａ）上部、中間、下部の水平パラレルラインｌ1，ｌ3，ｌ5のそれぞれで３つの入力サンプルがスイッチＳに繋げられ、他の２つのラインｌ2，ｌ4のそれぞれでゼロである、又は
（ｂ）上部、中間、下部の水平パラレルラインｌ1，ｌ3，ｌ5のそれぞれでゼロであり、他の２つのラインｌ2，ｌ4のそれぞれで２つの入力サンプルが繋げられる。
【００２２】
（ａ）の場合において、これは、４＋２＋４＝１０の乗算及び２＋３＊３＝１１の加算になり、（ｂ）の場合において、これは、１＋３＊２＝７の加算になる。５つの入力サンプルに対して１８の乗算及び１８の加算が必要である。それは、レートＦs／５と等価である。また、３つのデータサンプル及び１０の係数を格納することが必要になる。以下の表IIを参照せよ。
【００２３】
図６の伝達関数Ｈ１（ｚ）を構成するためにＩＩＲフィルタが使用されたとき、図８により与えられた５次の再帰的構成が使用され得る。ここで、第１及び第２のオーダーオールパスセクションＯ1，Ｏ2はそれぞれ図５ｂ及び図５ｃにより与えられる。ここでは、第１のオーダーセクションＯ1の入力Ｉ1及び第２のオーダーセクションＯ2の入力Ｉ2に送られた奇数のサンプルがゼロと等しくなるように、レート２Ｆsで１＋２＋２＝５の乗算が必要とされる。したがって、図８の第１のオーダーフィルタにおいて一つの加算が必要とされる。図８の第２のオーダーフィルタに対しては、ゼロ入力サンプルに対して２つの加算が必要とされ、非ゼロ入力サンプルに対して３つの加算が必要とされる。これは、表２に示すように、１秒あたり１０Ｆsの乗算及び（１＋２．５＋４＋１）＊２Ｆs＝１７Ｆsの加算となる。
【００２４】
【表２】
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【００２５】
表２から、ＦＩＲケースがＩＩＲケースよりも効率的であることが分かる。これは、ポリフェーズ分解がＦＩＲケースに対して使用され得るが、ＩＩＲケースに対して使用されない理由による。ＦＩＲケースに対するマイナーな欠点は、係数の数の２倍が格納されなければならないことである。したがって、以下ＦＩＲケースのみが、Ｈ１（ｚ）を実装するために使用される。
【００２６】
次に、図６の伝達関数Ｈ２（ｚ）のフィルタデザインは、ＦＩＲフィルタ及び／ＩＩＲフィルタを用いて考えられる。より詳細に入ることなしに、図９に示す等価回路は、伝達関数Ｈ２（ｚ）のフィルタ構成を工夫するために使用され得る。この回路において、サンプリング周波数は、まずファクタ２で増加され、その後システム関数Ｇ（ｚ）＝Ｈ１（ｚ）Ｈ２（ｚ5）を有する等価フィルタによりインターポレートされ、最後に、フィルタリングされた回路出力がファクタ１０でダウンサンプリングされる。希望により、ファクタ５のダウンサンプラに続くＧ（ｚ）の２つのフェーズ分解であるシステム関数Ｇ’（ｚ）を含むさらなる等価回路は、計算上の目的で図９の回路となおも等価であると考えられ得る。パスバンド要求及びストップバンド要求を再び与えると、長さ４７を有するＨ２（ｚ）のために、及び２でダウンサンプリングを行うための線形位相ＦＩＲになる。第２のステージＨ２（ｚ）のためのこのＦＩＲフィルタは図１０に示される。入力スイッチ（図示せず）は、偶数入力サンプルをｂ0，ｂ2，ｂ4…ｂ20，ｂ22，ｂ20…ｂ4，ｂ2，ｂ0と図に示すように上部乗算器に送り、同様に奇数サンプルｂ1，ｂ3…ｂ21，ｂ23，ｂ21…ｂ3，ｂ1を下部乗算器に送る。新しい出力サンプルを計算するために、一つの偶数サンプル及び一つの奇数サンプルは、それぞれ２＊１２＝２４の係数で乗算されなければならず、それにより２３＊２＝４６の加算が必要である。出力サンプリング周波数はＦs／５である。これは、１秒あたり４．８Ｆsの乗算及び９．２Ｆsの加算になる。以下の表IIIは、前述のワンステージＦＩＲと、Ｈ１（ｚ）及びＨ２（ｚ）がＦＩＲフィルタにともに実装されたツーステージ構成とを比較したものである。
【００２７】
【表３】
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【００２８】
表IIIから、ツーステージＦＩＲフィルタはワンステージＦＩＲフィルタよりも効率的であることが推定され得る。格納されるデータサンプルの数のみがツーステージＦＩＲフィルタにおいてより高い。
【００２９】
とても効率的なフィルタ構造は、上述したＨ１（ｚ）フィルタ用のＦＩＲ構造及び図６のＨ２（ｚ）フィルタ用のＩＩＲ構造を有するツーステージ構成である。Ｈ２（ｚ）フィルタ用の再帰的ＩＩＲ構造は、図１１に示されるようなものである。図１１に示される４つのオールパスセクションは、図５ａに示され、図５ｂでさらに詳細に描かれたオーダー１セクションＯ1と同様であり得る。図１１におけるオールパスセクションはＦs／５で動作し、それぞれのオールパスセクションは、出力サンプル毎に一つの乗算及び２つの加算を用いる。これは、出力サンプルあたり（４＊１）Ｆs／５の乗算及び（４＊２＋１）Ｆs／５の加算になる（一つの加算は２つのパラレルブランチに出力を加えるために必要である）。２つの遅延素子がそれぞれのオールパスセクションにおいて使用される。表IVは、図１のワンステージＩＩＲフィルタと、フィルタＨ１（ｚ）用のＦＩＲ及びフィルタＨ２（ｚ）用のＩＩＲを有する図６のツーステージフィルタとを比較するための複雑さを挙げたものである。
【００３０】
【表４】
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【００３１】
ツーステージＦＩＲ＆ＩＩＲ解法は、必要な乗算及び加算の数の点でワンステージＩＩＲ解法よりも効率的であることがさらにまた推定され得る。わずかにより多いフィルタ係数が格納されなければならないだけである。
【００３２】
上記で説明されたフィルタコンセプトは、もちろん他の一般的に主要なダウンサンプリングファクタ又はアップサンプリングファクタに一般化され得る。素数又は２よりも大きいそれらの積でアップサンプリングするための対応構造は、良く知られた移項定理（transposition theorem）を用いることにより見出され得る。”On the Transposition of Linear Time-Varying Discrete Time Networks and its Applications to Multirate Digital Systems” by T.A.C.M. Claasen and W.F.G. Mecklenbrauker, Philips Journal of Research, 1978, pp 78-102を参照のこと。
【００３３】
上記で説明されたフィルタコンセプトは、いかなるディジタル伝送又はコミュニケーションシステム若しくはデバイスに適用され得る。それらの例は、ディジタルデータ処理デバイス又はフィルタ、電話セット、オーディオ又はビデオ処理デバイス、テレビ、画像処理デバイスなどである。フィルタ４は、例えばスイッチドキャパシタフィルタ又はスイッチドカレントフィルタにより本質的に知られている方法で実装され得る。
【００３４】
上記記載は、本質的に好ましい実施の形態及び最も可能性のあるモードに関して記述されているが、これらの実施の形態は、添付の請求項の範囲内の種々の変形例、形態及び形態の組み合わせが現在当業者の理解の及ぶ範囲内であるので、限定された例の関係回路及び方法として解釈されないことを理解されたい。
【図面の簡単な説明】
【００３５】
【図１】図１は、従来のワンステージの時間離散ダウンサンプリングフィルタを示す。
【図２】図２は、図１を実装するワンステージのＦＩＲフィルタの振幅特性を示す。
【図３】図３は、ワンステージのＦＩＲフィルタ実装を示す。
【図４】図４は、図１を実装するワンステージのＩＩＲフィルタの振幅特性を示す。
【図５ａ】図５ａは、第１及び第２のオーダーオールパスセクションＯ1，Ｏ2を含むワンステージのＩＩＲフィルタ実装を示す。
【図５ｂ】図５ｂは、第１のオーダーオールパスセクションＯ1を示す。
【図５ｃ】図５ｃは、第２のオーダーオールパスセクションＯ2を示す。
【図６】図６は、図１のフィルタと等価である、本発明に係るツーステージの時間離散フィルタの実現可能な実施の形態を示す。
【図７】図７は、図６の第１ステージフィルタＨ１（ｚ）のＦＩＲフィルタ実装の振幅応答を示す。
【図８】図８は、図６の第１ステージフィルタＨ１（ｚ）のＩＩＲフィルタ実装を示す。
【図９】図９は、図６のフィルタと等価な回路を示す。
【図１０】図１０は、図６の第２ステージフィルタＨ２（ｚ）のＦＩＲフィルタ実装を示す。
【図１１】図１１は、図６の第２ステージフィルタＨ２（ｚ）のＩＩＲフィルタ実装を示す。
【図１】
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【図２】
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【図３】
2005510164.tif 000009
【図４】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６】
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【図７】
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【図８】
2005510164.tif 000016
【図９】
2005510164.tif 000017
【図１０】
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【図１１】
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【国際調査報告】
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2005510164.tif 000021
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