(57)【要約】半導体装置を電気的に分離するための構造は、エピタキシャル層を含まない半導体基板内にドーパントを打込むことにより形成される。この打込みに続き、極めて限られた熱収支に上記構造を晒すことでドーパントが顕著に拡散しないようにする。その結果として、上記分離構造の寸法が制限かつ規定され、こうして、エピタキシャル層を成長させる工程とドーパントを拡散させる工程とを含む従来のプロセスを用いて得られるよりも高い実装密度を得ることができる。一群の実施例においては、上記分離構造は深い層および側壁部を含み、これらは一緒になってカップ状の構造を形成して、分離される半導体装置が中に形成可能な取囲まれた領域を取囲む。上記側壁部は、異なるエネルギでの一連のパルス的な打込みなどによって形成され、これにより重なり合う打込み領域からなる積層体が形成される。【特許請求の範囲】
【請求項１】
半導体装置の製造プロセスであって、
エピタキシャル層を含まない、第１導電型の半導体基板を設ける工程と、
横方向の次元で深い層の場所を規定する第１の開口部を有する第１のマスクを、前記基板の表面上に形成する工程と、
前記深い層を形成するように前記第１の開口部を通じて第２導電型のドーパントを打込む工程と、
前記横方向の次元で側壁部の場所を規定する第２の開口部を有する第２のマスクを、前記基板の前記表面上に形成する工程と、
前記側壁部を形成するように前記第２の開口部を通じて前記第２導電型のドーパントを打込む工程とを備え、前記側壁部は前記深い層から前記基板の前記表面まで延び、前記深い層および前記側壁部は一緒になって分離領域を形成する、プロセス。
【請求項２】
前記第２の開口部を通じて前記第２導電型のドーパントを打込む工程は、前記第２導電型の前記ドーパントのうちの第１の部分を第１のエネルギで打込む工程と、前記第２導電型の前記ドーパントのうちの第２の部分を第２のエネルギで打込む工程とを含む、請求項１に記載のプロセス。
【請求項３】
前記基板は、ボロンについて０．３μｍ2未満のＤｔ熱収支に晒される、請求項１に記載のプロセス。
【請求項４】
前記基板は、ボロンについて０．０３μｍ2未満のＤｔ熱収支に晒される、請求項３に記載のプロセス。
【請求項５】
前記基板は、リンについて０．５μｍ2未満のＤｔ熱収支に晒される、請求項１に記載のプロセス。
【請求項６】
前記基板は、リンについて０．０５μｍ2未満のＤｔ熱収支に晒される、請求項５に記載のプロセス。
【請求項７】
前記基板は、８５０℃で４時間未満と等価の熱収支に晒される、請求項１に記載のプロセス。
【請求項８】
前記基板は、１１００℃で３時間未満と等価の熱収支に晒される、請求項１に記載のプロセス。
【請求項９】
前記深い層および前記側壁部は一緒になって前記基板における取囲まれた領域を取囲み、前記プロセスは前記取囲まれた領域内に第１の半導体装置を形成する工程を備える、請求項１に記載のプロセス。
【請求項１０】
前記第１の半導体装置はＭＯＳＦＥＴを含む、請求項９に記載のプロセス。
【請求項１１】
前記分離構造内に第２の半導体装置を形成する工程を備える、請求項９に記載のプロセス。
【請求項１２】
前記第２の半導体装置はＭＯＳＦＥＴを含む、請求項１１に記載のプロセス。
【請求項１３】
前記深い層および前記側壁部は一緒になって前記基板における取囲まれた領域を取囲み、前記プロセスはバイポーラトランジスタを形成する工程を備え、前記バイポーラトラン
ジスタは、前記側壁部内にある少なくとも１つの端子と、前記取囲まれた領域内にある少なくとも１つの他の端子とを有する、請求項１に記載のプロセス。
【請求項１４】
前記取囲まれた領域はベースおよびエミッタを含み、前記側壁部はコレクタを含む、請求項１３に記載のプロセス。
【請求項１５】
前記深い層および前記側壁部は一緒になって前記基板における取囲まれた領域を取囲み、前記プロセスは電界効果トランジスタを形成する工程を備え、前記電界効果トランジスタは、前記側壁部内にある少なくとも１つの端子と、前記取囲まれた領域内にある少なくとも１つの他の端子とを有する、請求項１に記載のプロセス。
【請求項１６】
前記取囲まれた領域はソースおよびボディを含み、前記側壁部はドレインを含む、請求項１５に記載のプロセス。
【請求項１７】
前記深い層および前記側壁部は一緒になって前記基板における取囲まれた領域を取囲み、前記第１導電型はＰ型であり、前記第２導電型はＰ型であり、前記プロセスは、前記側壁部内にＰチャネルトランジスタを形成する工程と、前記取囲まれた領域内にＮチャネルトランジスタを形成する工程とを備える、請求項１に記載のプロセス。
【請求項１８】
前記取囲まれた領域内にＰウェルを形成するようにＰ型ドーパントを打込む工程を備える、請求項１７に記載のプロセス。
【請求項１９】
前記深い層および前記側壁部は一緒になって前記基板における取囲まれた領域を取囲み、前記プロセスは、前記取囲まれた領域内に前記第１導電型のウェルを形成するように前記第１導電型のドーパントを打込む工程を備える、請求項１に記載のプロセス。
【請求項２０】
前記第１導電型のドーパントを打込む工程は、前記第１導電型の前記ウェルが前記深い層から隔てられるようなエネルギでドーパントを打込む工程を含む、請求項１９に記載のプロセス。
【請求項２１】
前記第１導電型のドーパントを打込む工程は、前記第１導電型の前記ウェルが前記深い層に重なるようなエネルギでドーパントを打込む工程を含む、請求項１９に記載のプロセス。
【請求項２２】
前記第１導電型のドーパントを打込む工程は、前記第１導電型の前記ウェルが前記深い層を通って前記深い層の下に延びるようなエネルギでドーパントを打込む工程を含む、請求項１９に記載のプロセス。
【請求項２３】
前記深い層および前記側壁部は一緒になって前記基板における取囲まれた領域を取囲み、前記プロセスは、前記取囲まれた領域内に前記第２導電型のウェルを形成するように前記第２導電型のドーパントを打込む工程を備える、請求項１に記載のプロセス。
【請求項２４】
前記第２導電型のウェルを形成するように前記第２導電型のドーパントを打込む工程は、前記第２導電型の前記ウェルが前記深い層から隔てられるようなエネルギでドーパントを打込む工程を含む、請求項２３に記載のプロセス。
【請求項２５】
前記第２導電型のウェルを形成するように前記第２導電型のドーパントを打込む工程は、前記第２導電型の前記ウェルが前記深い層に重なるようなエネルギでドーパントを打込む工程を含む、請求項２３に記載のプロセス。
【請求項２６】
前記取囲まれた領域内に前記第２導電型のウェルを形成するように前記第２導電型のドーパントを打込む工程を備える、請求項２３に記載のプロセス。
【請求項２７】
半導体装置の製造プロセスであって、
エピタキシャル層を含まない、第１導電型の半導体基板を設ける工程と、
横方向の次元で第１の深い層の場所を規定する第１の開口部を有する第１のマスクを、前記基板の表面上に形成する工程と、
前記第１の深い層を形成するように前記第１の開口部を通じて第２導電型のドーパントを打込む工程と、
前記横方向の次元で第２の深い層の場所を規定し、前記第１の開口部の幅よりも小さい幅を有する第２の開口部を有する第２のマスクを、前記基板の前記表面上に形成する工程と、
前記第２の深い層を形成するように前記第２の開口部を通じて前記第１導電型のドーパントを打込む工程とを備え、
前記第１導電型のドーパントを打込む前記工程の打込み範囲は前記第２導電型のドーパントを打込む前記工程の打込み範囲よりも小さく、前記第２の深い層は前記第１の深い層に重なって前記第１の深い層の上に延びる、プロセス。
【請求項２８】
半導体装置の製造プロセスであって、
エピタキシャル層を含まない、第１導電型の半導体基板を設ける工程と、
横方向の次元で第１の深い層の場所を規定する第１の開口部を有する第１のマスクを、前記基板の表面上に形成する工程と、
前記第１の深い層を形成するように前記第１の開口部を通じて第２導電型のドーパントを打込む工程と、
前記横方向の次元で第２の深い層の場所を規定し、第１の開口部の幅よりも小さい幅を有する第２の開口部を有する第２のマスクを、前記基板の前記表面上に形成する工程と、
前記第２の深い層を形成するように前記第２の開口部を通じて前記第１導電型のドーパントを打込む工程とを備え、
前記第１導電型のドーパントを打込む前記工程の打込み範囲は前記第２導電型のドーパントを打込む前記工程の打込み範囲よりも大きく、前記第２の深い層は前記第１の深い層に重なって前記第１の深い層の下に延びる、プロセス。
【請求項２９】
半導体装置の製造プロセスであって、
エピタキシャル層を含まない、第１導電型の半導体基板を設ける工程と、
横方向の次元で第１の深い層の場所を規定する第１の開口部を有する第１のマスクを、前記基板の表面上に形成する工程と、
前記第１の深い層を形成するように前記第１の開口部を通じて第２導電型のドーパントを打込む工程と、
前記横方向の次元で第２の深い層の場所を規定し、前記第１の開口部の幅よりも小さい幅を有する第２の開口部を有する第２のマスクを、前記基板の前記表面上に形成する工程と、
前記第２の深い層を形成するように前記第２の開口部を通じて前記第１導電型のドーパントを打込む工程とを備え、
前記第１導電型のドーパントを打込む前記工程の散在は前記第２導電型のドーパントを打込む前記工程の散在よりも小さく、前記第２の深い層は前記第１の深い層に重なって前記第１の深い層の上および下に延びる、プロセス。
【請求項３０】
前記第１導電型の前記ドーパントはボロンを含み、前記第２導電型の前記ドーパントはリンを含む、請求項２９に記載のプロセス。
【請求項３１】
半導体装置の製造プロセスであって、
エピタキシャル層を含まない、第１導電型の半導体基板を設ける工程と、
横方向の次元で第１の深い層の場所を規定する第１の開口部を有する第１のマスクを、前記基板の表面上に形成する工程と、
前記第１の深い層を形成するように前記第１の開口部を通じて第２導電型のドーパントを打込む工程と、
前記横方向の次元で第２の深い層の場所を規定し、前記第１の開口部の幅よりも小さい幅を有する第２の開口部を有する第２のマスクを、前記基板の前記表面上に形成する工程と、
前記第２の深い層のうち、前記第１の深い層に重なって前記第１の深い層の上に延びる第１の部分が形成されるような第１のエネルギで、前記第２の開口部を通じて前記第１導電型のドーパントを打込む工程と、
前記第２の深い層のうち、前記第１の深い層に重なって前記第１の深い層の下に延びる第２の部分が形成されるような第２のエネルギで、前記第２の開口部を通じて前記第１導電型のドーパントを打込む工程とを備える、プロセス。
【請求項３２】
半導体装置の製造プロセスであって、
エピタキシャル層を含まない、第１導電型の半導体基板を設ける工程と、
第１の厚さを有する第１のセクションと、
前記第１のセクションの両側に位置し、前記第１の厚さよりも大きい第２の厚さを有する、第２および第３のセクションと
を含む階段状の段差マスク層を、前記基板の表面上に形成する工程と、
前記基板における取囲まれた領域を前記基板の残りの部分から分離する分離領域を前記基板の中に形成するように前記マスク層を通じて第２導電型のドーパントを打込む工程と、
前記マスク層を除去する工程とを備える、プロセス。
【請求項３３】
前記分離領域は側壁部を含み、前記側壁部は、前記基板のうちそれぞれ前記マスク層の前記第２および第３のセクションの下の区域内の表面に達する、請求項３２に記載のプロセス。
【請求項３４】
前記取囲まれた領域は前記マスク層の前記第１のセクションの略直下に位置する、請求項３２に記載のプロセス。
【請求項３５】
前記マスク層は酸化物を含む、請求項３４に記載のプロセス。
【請求項３６】
半導体装置の製造プロセスであって、
エピタキシャル層を含まない、第１導電型の半導体基板を設ける工程と、
前記基板の第１の区域の上に亘って窒化物層を形成する工程と、
前記第１の区域の第１の側にある第２の区域および前記第１の区域の第２の側にある第３の区域に酸化物層を成長させる工程とを備え、前記窒化物層は前記酸化物層が前記第１の区域内に成長することを実質的に防止し、前記プロセスはさらに、
前記窒化物層を除去する工程と、
第２導電型のドーパントを前記基板内に打込む工程とを備え、前記ドーパントは、前記基板における取囲まれた領域を前記基板の残りの部分から分離する分離領域を形成する、プロセス。
【請求項３７】
前記取囲まれた領域は前記基板の前記第１の区域の略下にある、請求項３６に記載のプロセス。
【請求項３８】
前記取囲まれた領域内に前記第２導電型のウェルを形成するように第２導電型のドーパントを打込む工程を備える、請求項３６に記載のプロセス。
【請求項３９】
前記取囲まれた領域内に前記第１導電型のウェルを形成するように前記第１導電型のドーパントを打込む工程を備える、請求項３８に記載のプロセス。
【請求項４０】
前記基板の前記第３の区域に隣接する第４の区域の上に亘って第２の窒化物層を形成する工程と、
前記第２の窒化物層の前記第３の区域とは反対の側にある前記基板の第５の区域に酸化物層を成長させる工程とを備え、
前記第２導電型のドーパントを打込む工程は、前記基板の第２の取囲まれた領域を取囲む第２の分離領域を形成する、請求項３６に記載のプロセス。
【請求項４１】
前記第１の分離領域に重なる第１のコンタクト領域と、前記第２の分離領域に重なる第２のコンタクト領域とを形成する工程を備える、請求項４０に記載のプロセス。
【請求項４２】
前記第２導電型のドーパントを打込む工程は前記基板の前記第３の区域の下に連結領域を形成し、ドープした前記領域は、前記第１および第２の分離領域間に電気接触をもたらす、請求項４０に記載のプロセス。
【請求項４３】
半導体装置の製造プロセスであって、
エピタキシャル層を含まない、第１導電型の半導体基板を設ける工程と、
前記基板における取囲まれた領域を取囲む第２導電型の環状領域を形成するように前記第２導電型のドーパントを打込む工程と、
前記環状領域を拡散させるように前記基板を加熱する工程と、
前記取囲まれた領域内に前記第１導電型のウェルを形成するように前記第１導電型のドーパントを打込む工程と、
前記ウェルを拡散させるように前記基板を加熱する工程と、
前記環状領域に重なって分離領域を形成する深い層を形成するように、前記第２導電型のドーパントを打込む工程とを備える、プロセス。
【請求項４４】
半導体装置の製造プロセスであって、
エピタキシャル層を含まない、第１導電型の半導体基板を設ける工程と、
前記基板内に深い層を形成するように第２導電型のドーパントを打込む工程と、
前記深い層の中まで延びるトレンチを前記基板の中に形成する工程と、
誘電材料を前記トレンチ内に導入する工程とを備え、前記トレンチおよび前記深い層は分離構造を形成して、前記基板における取囲まれた領域を取囲む、プロセス。
【請求項４５】
半導体装置の製造プロセスであって、
エピタキシャル層を含まない、第１導電型の半導体基板を設ける工程と、
深い層の中まで延びるトレンチを前記基板内に形成する工程と、
前記トレンチ内に誘電材料を導入する工程と、
前記トレンチから延びて前記基板における分離された領域を取囲む埋没領域を形成するように第２導電型のドーパントを打込む工程とを備える、プロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
この発明は半導体装置技術に関し、より特定的には、相補型ＭＯＳ（metal-oxide-silicon）装置であって、互いにおよびそれが形成される基板から電気的に分離された相補型ＭＯＳ装置に関する。
【背景技術】
【０００２】
発明の背景
相補型ＭＯＳ（ＣＭＯＳ）装置の開発において、半導体ウェハの所与の面積にもっと多くの装置を収めるべく絶えざる努力がなされている。図１〜５はその開発におけるいくつかの段階を説明するための図である。
【０００３】
図１Ａは、フィーチャーサイズが１．２μｍ以上の装置で通常使用される標準的なＣＭＯＳ構造を例示する。ＣＭＯＳ１０は、ＰチャネルＭＯＳＦＥＴ１０ａおよびＮチャネルＭＯＳＦＥＴ１０ｂを含み、Ｐ基板１１内に形成される。Ｐ基板１１の中にはその他多数のＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴが形成されるのが典型的である。ＰチャネルＭＯＳＦＥＴ１０ａは、従来の打込みおよび長時間にわたる拡散プロセスで形成されるＮウェル１４の中に形成される。すなわちＮウェル１４は、基板１１における比較的浅い深みまで打込まれ、熱プロセスが施されると垂直方向および水平方向の両方に広がる。
【０００４】
ＭＯＳＦＥＴ１０ａ，１０ｂはともに横型の装置であり、ゲート酸化物層１６で基板１１から隔てられたゲート１２ａ，１２ｂをそれぞれ含む。ＰＭＯＳＦＥＴ１０ａは、Ｐ＋ソース領域１３ａ、Ｐ＋ドレイン領域１３ｂおよびＮ＋コンタクト領域１３ｃを含み、これはＮウェル１４とコンタクトをなすために用いられる。ＮＭＯＳＦＥＴ１０ｂは、Ｎ＋ソース領域１４ａ、Ｎ＋ドレイン領域１４ｂおよびＰ＋コンタクト領域１４ｃを含み、これはＮＭＯＳＦＥＴ１０ｂのボディであるＰ基板１１と金属コンタクト１８を介してコンタクトをなすために用いられる。ゲート１２ａ，１２ｂ下のチャネル領域はしきい値調整のための打込みを含む場合があるが、または含まない場合もある。
【０００５】
金属コンタクト１８は系における最も負の電圧に結び付けられ、これは通常接地される。したがって、ＣＭＯＳ１０は接地を大きく上回る電圧で動作することはできない。さらに、ＮＭＯＳＦＥＴ１０ｂはＣＭＯＳ１０におけるその他あらゆるＮＭＯＳＦＥＴと共通のボディ端子を共有し、基板１１内に注入される電流またはノイズはいずれもＮＭＯＳＦＥＴ１０ｂおよびその他当該装置内のあらゆるＮＭＯＳＦＥＴに結合されるが、それはこれらＮＭＯＳＦＥＴ同士が分離されていないからである。
【０００６】
ＣＭＯＳ１０において、基板１１のドーピング濃度は、ＮＭＯＳＦＥＴ１０ｂの電気特性を定めるように設計されなければならない。この制約は図１Ｂに示すＣＭＯＳ２０で緩和され、ここではＮＭＯＳＦＥＴ１０ｂはＰウェル２１内に形成されている。しかし、ＮＭＯＳＦＥＴ１０ｂをＰウェル２１内に形成する主な目的は、ＮＭＯＳＦＥＴ１０ｂの降伏およびパンチスルーの特性を制御することである。Ｐ基板１１とＰウェル２１との間にはＰＮ接合がないため、ＮＭＯＳＦＥＴ１０ｂは依然としてＣＭＯＳ２０内のその他あらゆるＮＭＯＳＦＥＴおよびその他基板に接続されたあらゆる装置と同じボディを共有しているが、それはＮＭＯＳＦＥＴ１０ｂのボディ端子がＰ基板１１と電気的に共通しており、さらにＮ＋領域１４ａ，１４ｂがＰ基板１１の電位を上回る高電圧へバイアスされ得ないからである。
【０００７】
図１ＣはＣＭＯＳ２０の作製に用いられ得るプロセスを一般的に説明するための図である。このプロセスでは、始めにＰ基板１１上にフィールド酸化物層が形成される。基板はマスクされ、リンの打込みおよび拡散によりＮウェル１４が形成される。基板は再びマスクされ、ボロンの打込みおよび拡散によりＰウェル２１が形成される。
【０００８】
この後においては、このプロセスについて２つの異なる態様がある。その１つでは、活性の装置区域がマスクによって規定され、この活性の装置区域からフィールド酸化物層がエッチングされる。もう１つの態様では、フィールド酸化物層を剥ぎ取ってからパッド酸化物層を熱成長させる。従来のＬＯＣＯＳプロセスによってフィールド酸化物領域が形成される。従来のＬＯＣＯＳプロセスは、窒化物層をパターニングして活性の装置区域を規定する工程と、フィールド酸化物を成長させるべき区域から上記窒化物層をエッチングする工程とを含む。リン打込みが全面に亘り実行されてＮフィールド堆積（ＮＦＤ）が形成され、それから、Ｐフィールド堆積（ＰＦＤ）を形成するためのボロンが打込まれることになる区域を規定するマスクが形成される。その後で、窒化物層が除去された区域にフィールド酸化物領域が形成され、窒化物層が剥ぎ取られ、犠牲酸化物層が成長させられてから剥ぎ取られ、これによって結晶の損傷を修復するとともに、ゲート酸化物の適切な成長を阻害し得るシリコン窒化物の残りがあればこれを全て除去する。
【０００９】
それから、ゲート酸化物層が堆積されてからポリシリコン層が堆積、ドープ、マスクおよびエッチングされてＭＯＳＦＥＴのゲートが形成される。そして、基板をマスクしボロンを打込むことによりＰＭＯＳＦＥＴ１０ａのソース領域およびドレイン領域が形成され、基板をマスクしてリンおよび／または砒素を打込むことによりＮＭＯＳＦＥＴ１０ｂのソース領域およびドレイン領域が形成される。そして、ボロンおよびリン／砒素の打込みをドライブインするためにアニールが適用される。
【００１０】
次に従来の配線形成プロセスが実行される。この従来の配線形成プロセスは、ガラス層を堆積およびエッチングする工程と、ＰＭＯＳＦＥＴ１０ａおよびＮＭＯＳＦＥＴ１０ｂのソース、ドレインおよびボディ領域と接触する金属層を堆積（スパッタリング）する工程とを含む。
【００１１】
図２Ａは、より新式のプロセスであってより小さなゲート寸法の装置が作製可能なものを用いて製造したＣＭＯＳ３０を示す。Ｎウェル１４にはＰＭＯＳＦＥＴ３０ａが入っており、Ｐウェル２１にはＮＭＯＳＦＥＴ２１が入っている。Ｎウェル１４とＰウェル２１とは互いに相補のものとして形成されており、すなわち基板１１の表面全体はＮウェル１４またはＰウェル２１のいずれかによって占められている。ゲート１２ａ，１２ｂ上には酸化物サイドウォールスペーサ１９が形成される。酸化物サイドウォールスペーサは基板１１の中への高濃度のドーパントの打込みを阻み、これによってＰＭＯＳＦＥＴ３０ａ内のソース領域１３ａおよびドレイン領域１３ｂに隣接して少量ドープのＰ−領域３３ａ，３３ｂが形成され、ＮＭＯＳＦＥＴ３０ｂ内のソース領域１４ａおよびドレイン領域１４ｂに隣接して少量ドープのＮ−領域が形成される。ゲート１２ａ，１２ｂの上にはシリサイド層３２が形成される。ＣＭＯＳ３０は、０．２５μｍから１．２μｍの範囲の大半のＣＭＯＳ装置を代表する非分離型ツインウェルＣＭＯＳである。図１Ｂに示すＮＭＯＳＦＥＴ１０ｂと同様、ＮＭＯＳＦＥＴ３０ｂはＣＭＯＳ３０内のその他すべてのＮＭＯＳＦＥＴと共通のボディ領域を共有する。したがって、ＮＭＯＳＦＥＴ３０ｂは接地近くにバイアスがかけられなければならず、Ｐ基板１１で出現し得るあらゆるノイズに対して敏感である。
【００１２】
図２Ｂに示すＣＭＯＳ４０はＣＭＯＳ３０と類似しているが、少量ドープのＰ型エピタキシャル（エピ）層４１内に形成されており、このＰ型エピ層４１は大量ドープのＰ＋基板４２上に成長させられたものである。一般的に、これを行なうのは、基板に沿って横方
向にわたる電圧降下を防ぐことで装置のラッチアップ特性を改善するためである。大量ドープのＰ＋基板４０は、図２Ａに示すＰ−基板１１よりも低い抵抗率を有する。これは少量ドープの共通のボディ領域を共有する非分離型装置で生じ得る問題の表われである。大量ドープの基板は、通常のデジタルＩＣにおいてはラッチアップの低減が可能だが、パワーＩＣおよび大電流ＩＣにおけるラッチアップに対しては十分な保護を提供するものではない。
【００１３】
「エピタキシャル」とは、単結晶半導体膜を同じ半導体の単結晶基板上に成長させることを指す。「エピタキシャル（epitaxial）」という単語は「上に配置される」という意味のギリシャ語から由来する。Ａ．Ｓ．グローブ（A. S. Grove）、「半導体装置についての物理および技術（Physics and Technology of Semiconductor Devices）」、ジョン・ワイリー・アンド・サンズ（John Wiley & Sons）、１９６７年、第７〜２０頁、を参照されたい。
【００１４】
図２Ｃは、ＣＭＯＳ装置３０，４０の作製に使用され得るプロセスを説明するための図である。ＣＭＯＳ３０の場合、このプロセスはＰ−基板１１で開始し、ＣＭＯＳ４０の場合、このプロセスはＰ＋基板４２で開始して、Ｐ＋基板４２の上にＰ型エピ層４１を成長させる工程を含む。相補のウェルの形成およびＬＯＣＯＳフィールド酸化物の形成は図１Ｃに記載のプロセスとほぼ同じである。ゲートの形成は、ポリシリコンゲート上に化学気相堆積により金属層を形成する工程と、これに続くシリサイド化プロセスとを含む。
【００１５】
このゲートの形成に続き、基板はマスクされ、リンが打込まれて少量ドープのＮ−領域３４ａ，３４ｂが形成される。マスクが除去され、少量ドープのＰ−領域３３ａ，３３ｂを規定する別のマスクが形成される。ＢＦ2が打込まれてＰ−領域３３ａ，３３ｂが形成される。次に、サイドウォールの酸化物またはガラスが堆積されてエッチングされ、こうしてサイドウォールスペーサ３８ａ，３８ｂ，３９ａ，３９ｂが形成される。
【００１６】
それから、基板がマスクされ砒素が打込まれてＮ＋領域１４ａ，１４ｂが形成される。基板が再びマスクされ、ＢＦ2が打込まれて領域１３ａ，１３ｂが形成される。そして、ドーパントをドライブインするためのアニールが実行される。
【００１７】
配線の形成は、誘電体層を介在させて２つのＡｌ−Ｃｕ層を堆積させる工程を含む。急速熱アニール（ＲＴＡ）が実行され、ガラス層が堆積、パターニングおよびエッチングされ、ＴｉまたはＴｉＮ接着層が第１のＡｌ−Ｃｕ層の前にガラス上に堆積される。スピンオンガラスまたはＢＰＳＧといったガラス層は、パターニングに先立ちエッチバックまたは化学・機械的研磨（ＣＭＰ）により平坦化されるのが典型的である。第２のガラス層の堆積に続き、バイアマスクおよびエッチング、タングステンの堆積およびエッチバック、ならびに第２のＡｌ−Ｃｕ層の堆積が行なわれる。第２のガラス層としては、ＴＥＯＳを前駆体とした化学気相堆積（ＣＶＤ）層またはスピンオンガラス（ＳＯＧ）層などがある。第１の金属層の溶融を回避するために、第２のガラス層は低温で形成されるのが望ましい。第２の金属層の堆積の前にはタングステンプラグを用いてバイアホールを平坦化するのが典型的である。この平坦化はエッチバックまたはＣＭＰによって実行される。
【００１８】
図３Ａは、ＣＭＯＳ装置の作製のための大幅に異なった手法であって、バイポーラ装置の作製から発展させた技術を用いた手法を例示する。ＣＭＯＳ５０はＰウェル５６内に形成されたＮＭＯＳＦＥＴ５０ａと、Ｎウェル５５内に形成されたＰＭＯＳＦＥＴ５０ｂとを含む。Ｐウェル５６およびＮウェル５５は、Ｐ基板５１の上に成長させたＮ型エピ層５２の中に形成される。ＮＭＯＳＦＥＴ５０ａはＮ＋ソース領域６０ａおよびＮ＋ドレイン領域６０ｂを含む。領域６０ａ，６０ｂに隣接して少量ドープのＮ領域６２ａ，６２ｂがそれぞれ形成される。ゲート酸化物層６５の上にはゲートが形成され、このゲートの上に
シリサイド層５９が堆積される。Ｐウェル５６とのコンタクトはＰ＋領域６１ｃによって与えられる。
【００１９】
ＰＭＯＳＦＥＴ５０ｂはＰ＋ソース領域６１ｂおよびＰ＋ドレイン領域６１ａを含む。領域６１ａ，６１ｂに隣接して少量ドープのＰ−領域６３ａ，６３ｂがそれぞれ形成される。ゲート酸化物層６５の上にはゲートが形成され、このゲートの上にシリサイド層５９が堆積される。Ｎウェル５５とのコンタクトはＮ＋領域６０ｃによって与えられる。
【００２０】
Ｎ型エピ層５２内の各領域はＰ拡散の積層体によって互いに分離される。この積層体としては、Ｐ型埋込層５３およびＰウェル５６を含む積層体などがあり、これらはＮ型エピ層５２の最上部および最下部で打込まれ、それから加熱されて上方および下方に拡散させられ、合流するに至る。このようにＰ型埋込層５３およびＰウェル５６が拡散することを引起こすために必要な「熱収支（thermal budget）」（すなわち温度と時間との積）は極めて重要なものであり、当該の機構についての電気特性の多くを定めることになる。さらに、Ｐ型埋込層５３およびＰウェル５６は横方向にも拡散するため、装置の実装密度が制約を受ける。
【００２１】
図３Ｂは、ＣＭＯＳ装置７０において、Ｎ型埋込層５４の代わりにハイブリッドＮ型埋込層７１を用いた一変形例を示す。Ｎ型埋込層７１は概してリンがドープされるが、アンチモンをドープした中心領域７２を含む。Ｎ型埋込層７１のうちリンをドープした部分は上方に拡散してＮウェル５５と合流しており、図３ＡのＣＭＯＳ装置５０に示したＮ型エピ層５２の介在部分がなくされている。これにより、Ｎウェル５５への経路の抵抗を低減し、Ｎウェル５５における横方向の電圧降下の結果であるラッチアップを防止する支援が得られる。しかし、Ｐウェル５６は依然としてＰ基板５１と電気的に結び付けられており、上述の制約および問題が生じている。
【００２２】
図３Ｃ〜３Ｅは、図３Ａ，３Ｂで示した断面におけるドーピング濃度対基板内の深さのグラフである。これらのグラフが示唆するように、これらのＣＭＯＳ装置の形成に必要なプロセスは、エピタキシャル層の厚み、拡散率および温度といったパラメータの変動からの影響を極めて受けやすく、加えて、上記プロセスはその傾向として費用がかかり、必要な処理時間が長く、かつ専用の高温度拡散炉が必要である。さらに、ここに示すプロセスにおいては、Ｐ型埋込層、砒素のＮ型埋込層およびリンのＮ型埋込層は各々がそれぞれ専用のマスクを有している必要があり、そのためプロセスはさらに費用のかかるものとなっている。
【００２３】
図４Ａは、それぞれ図３Ａ，３Ｂに示すＣＭＯＳ装置５０ａ，５０ｂの模式的な回路図である。基板５１は接地として示してある。ＰＭＯＳＦＥＴ５０ｂは、Ｐ基板５１およびＮ型埋込層７１間のＰＮ接合を表わすダイオード９７により接地から分離したものとして示してある。ダイオード９５，９６はそれぞれＰ＋ソース領域６１ｂおよびＰ＋ドレイン領域６１ａと、Ｎウェル５５との間の接合を表わす。ＮＭＯＳＦＥＴ５０ａは非分離型として示してある。ダイオード９２，９３はそれぞれＮ＋ドレイン領域６０ｂおよびＮ＋ソース領域６０ａと、Ｐウェル５６との間の接合を表わす。
【００２４】
図４Ｂは、やはりこのプロセスから形成され得るＰＮＰバイポーラトランジスタを例示する。Ｐ＋領域はエミッタで、Ｎウェル５５およびＮ型埋込層７１はベース、そしてＰ基板５１はコレクタであり得る。
【００２５】
図５Ａの示すＣＭＯＳ装置１００は埋込層を３つ含む。すなわち、Ｎウェル１０４の下地をなす、リンからなるＮ型埋込層１０３（ＮＢＬ２）と、Ｐウェル１０５の下地をなすＰ型埋込層１０６と、Ｎウェル１０４およびＰウェル１０５の下を連続的に延びる、アン
チモン（または砒素）からなるＮ型埋込層１０２（ＮＢＬ１）とである。ＰＭＯＳＦＥＴ１００ａおよびＮＭＯＳＦＥＴ１００ｂは、図３Ａ，３Ｂに示すＰＭＯＳＦＥＴ５０ａおよびＮＭＯＳＦＥＴ５０ｂと類似のものである。
【００２６】
Ｎ型埋込層１０２がＰウェル１０５の下に延びるようにすることには、ＰＭＯＳＦＥＴ１００ａをＰ基板１０１から分離する効果がある。こうしてＭＯＳＦＥＴすべてが基板から分離される。しかしながら、Ｎ型埋込層１０２を追加することで追加のマスクが必要となり、長い分離拡散中のＮ型埋込層１０２の拡散のためプロセスにばらつきがさらに増加する。したがって、埋込層の上方拡散すべてを含むパラメータすべてを大きめに設計することが必要であり、エピ層１１４は僅か３０Ｖの装置を形成するために６μｍ超の厚みまで成長させなければならない場合もある（このような装置は理想的には２μｍ未満のシリコンで支持可能である）。これに加え、分離（ウェル）ドライブイン中に生じるＮ型埋込層１０２の上方拡散および埋込層すべての横方向の拡散のため、達成可能な実装密度はさらに減少する。
【００２７】
図５Ｂは、ＣＭＯＳ装置１００についてのあり得るプロセスの順序を説明する図である。このプロセスでは、始めにＰ基板上に厚い酸化物層が形成される。Ｎ型埋込層１０２のためのマスクが形成され、アンチモンおよびリンが打込まれて熱処理により拡散させられる。
【００２８】
次に、相補型埋込層プロセスと多数埋込層プロセスとの選択がなされる。多数埋込層プロセスにおいては、別個のマスクを用いてそれぞれＮ型埋込層１０３およびＰ型埋込層１０６の場所を規定する。各々のマスクする工程の後にはＮ型ドーパント（リン）またはＰ型ドーパント（ボロン）のいずれかの打込みが続き、打込み後にドーパントは熱処理によって拡散させられる。一方、相補型埋込層プロセスにおいては、窒化物層が堆積されてからパターニングされ、そしてＣＢＬマスクを用いてエッチングされ、この後２つのウェルのうちの片方の打込みが行なわれ、これはこの後で酸化される。上記窒化物は第１のウェル打込みを受けない領域内の酸化を防いで第１のウェルが厚い酸化物で覆われるのを阻止する。次に、窒化物が剥ぎ取られて、第１のウェル打込みに対して相補である第２のウェル打込みが実行される。上記厚い酸化物は第１のウェル領域からの打込みを防ぐ。次に、第２のウェルが拡散させられ、そしてすべての酸化物が剥ぎ取られる。こうして１つのマスクによって相補のウェルが規定される。
【００２９】
上記３つの埋込層が形成された後、Ｐ型エピタキシャル層が成長させられ、上述のようにエピタキシャル層内にＮＭＯＳおよびＰＭＯＳ装置が形成される。これはマスクする工程を多数含む極めて複雑なプロセスであることは明らかである。たとえば、６インチウェハ内に上記の各埋込層を形成するだけで１５０ドルが費やされることもあり得る。ここでＮＭＯＳＦＥＴまたはＰＭＯＳＦＥＴの作製中にミスが生じれば上記経費が完全に無駄になってしまう。さらに、上述の必要とされる多数回の拡散によって誤りが生じる可能性が多くなり、また上記拡散が首尾よく実行された場合でも、プロセスに内在する横方向のドーパント拡散のため、基板の所与の面積で形成され得る装置の数は減少してしまう。
【００３０】
図５Ｃは図５Ａにある５Ｃ−５Ｃの断面で取られたドーパントプロファイルを示す。この図は、Ｎ型埋込層１０２とＰウェル１０５との間にＰ型エピタキシャル層の領域を示す。場合によっては、Ｎ型埋込層１０２はＰウェル１０５と合流する。このようなばらつきが生じるのは主に、Ｐウェル１０５がエピ層の上側表面を基準にしているのに対して、Ｎ型埋込層１０２はＰ基板１０１の表面を基準としているからである。このようなばらつきによって、装置の電気特性たとえば接合降伏、抵抗、容量、速さおよび電流などが重大な影響を被るおそれがある。
【００３１】
図５Ｄの模式図はＣＭＯＳ装置１００の利点を示す。ＮＭＯＳＦＥＴ１００ａのボディは別個の端子１１０ａに結び付けられ、Ｐ基板１０１から独立にバイアスがかけられ得る。Ｐウェル１０５とＮ型埋込層１０２との間のＰＮ接合を表わすダイオード１２７、およびＮ型埋込層１０２とＰ基板１０１との間のＰＮ接合を表わすダイオード１２８によって、ＮＭＯＳＦＥＴ１００ａのための分離がもたらされる。ダイオード１２７，１２８の陰極はＮ型埋込層１０２である。
【発明の開示】
【発明が解決しようとする課題】
【００３２】
図５Ａ〜５Ｄより、分離された構造を形成するためには極めて複雑で費用のかかるプロセスが必要であって、ばらつきおよび生じ得る誤りの原因が数多く存在することがわかる。このプロセスは主に、フィーチャーサイズが大きく横方向の間隔づけの大きい装置に適したものであり、高温度の運転が可能な製造工場でのみ実行可能である。このプロセスは図２Ａに示したプロセスのような現在のＣＭＯＳプロセスと合致していないが、この図２Ａのプロセスは現在存在する製造容量のおよそ９０％を占めるものである。したがって、分離型のＣＭＯＳ装置の製造に必要なプロセスと、今日このような装置を製造するために利用可能な製造施設との間には基本的な不一致が存在する。半導体製造業界ではこの問題を克服するようなプロセスが明確に必要とされている。
【課題を解決するための手段】
【００３３】
発明の概要
この発明に従うと、高エネルギでの打込みを用いて、トランジスタおよびその他の装置を半導体基板からおよび互いに電気的に分離するための種々の構造を作製する。これに代えて、異なるエネルギでの一連の打込みを用いてもよい。現在行なわれている手法とは極めて対照的に、分離構造および装置はノンエピタキシャル半導体基板内に形成される。基板は極めて限られた熱収支に晒されるため、垂直方向および水平方向の両方で打込みの広がりが抑制される。
【００３４】
一群の実施例においては、上記分離構造は、深い分離層と、この埋込層から上方に延びる側壁部とを含み、こうして第１導電型のカップ状または皿状の構造体を形成して第２導電型の領域を取囲む。上記深い分離層の形成においては、たとえば、基板の表面をマスクしてからこのマスク内の開口部を通じて基板表面下の所定の深さまで上記第１導電型のドーパントを打込む。次に、たとえば、基板表面が再びマスクされて、環状であり得る開口部を通じて上記第１導電型のドーパントが打込まれて上記分離構造の側壁部が形成される。この側壁部の高さを増大させるために、異なるエネルギで一連の打込みを実行して重なり合うドーピング領域からなる垂直方向の積層体を生じさせてもよい。
【００３５】
上記分離領域は第２導電型の基板内に形成され得る。上記分離構造によって取囲まれた領域のドーピング濃度は変化されないままであってもよいが、または第２導電型の追加のドーパントを追加して第２導電型のウェルを形成することもある。第２導電型のウェルは上記分離構造に当接してもよいが、またはドーピング濃度が変化されない基板の介在層が上記分離構造とウェルとを隔てていてもよい。さらに別の実施例では、上記ウェルは上記深い分離層の中を通ってこの埋込層下の基板内まで延びてもよい。それぞれ第１および第２の導電型からなる２つのウェルは、上記分離構造によって取囲まれた領域内に形成され得る。上記構造がそれぞれ第１および第２の導電型からなる２つの深い層を含んでもよい。上記第２導電型の深い層は、上記第１導電型の深い層から上方もしくは下方、または上方および下方両方に延びることができる。上記第２導電型の深い層の横方向の寸法は、上記第１導電型の深い層の横方向の寸法よりも小さい寸法であり得る。
【００３６】
トランジスタまたはその他の装置は、上記分離構造により取囲まれた領域もしくは上記
構造それ自体の中、またはその両方において形成され得る。
【００３７】
実施例によっては、上記分離構造は打込まれた埋込層またはウェルを含みかつ側壁部を含まない。
【００３８】
基板はしばしば接地または最も負のオンチップ電位でバイアスがかけられるが、必ずしもそうでなくてもよい。
【００３９】
この発明の技術を用いて基板から分離され得る装置の中には、ＮチャネルおよびＰチャネルＭＯＳＦＥＴ、ＰＮＰおよびＮＰＮバイポーラトランジスタ、ダイオード、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、抵抗器、接合電界効果トランジスタ、フォトダイオード、検出器またはその他あらゆるシリコン素子がある。
【００４０】
この発明の技術を採用すれば上述の諸問題の多くが回避される。ドーパントは基板内の規定された深さまで高精度で打込み可能である。熱拡散プロセス、すなわちエピタキシャル層の上側表面を通じて打込まれたドーパントの下方拡散、またはエピタキシャル層と下地基板との間の界面で導入されるドーパントの上方および下方の拡散のいずれか、を回避することによって、装置間の水平方向の隔たりと装置の水平方向の寸法そのものとを減少させることができる。これに加え、エピタキシャル層の成長に関する大きな費用もまた回避できる。
【発明を実施するための最良の形態】
【００４１】
発明の説明
図６Ａ〜６Ｗは、この発明の方法を用いて形成され得るいくつかの基本的な構造を例示する。ここでの一般的な目的は、打込まれた「表面下」の深い層の上に亘って位置した或る数の打込みウェルを形成することである。これらは実際、使用できる装置を製造する際に種々の態様で組合せることのできる「構成単位」である。ここに記載の打込まれた深い層は、従来の「埋込層」とは対照的なものであり、後者はエピタキシャル層の成長前および成長中にエピタキシャル層の最下部に形成される。このようなエピタキシャル前に形成された埋込層では必然的にエピタキシャル層の成長中にドーパントが再び行き渡る現象が見られる。
【００４２】
図６ＡはＰ基板１３０の中にある打込まれた深いＮ分離層１３１を示す。図６Ｂは、打込まれた深い分離層１３３を部分１３３ａ，１３３ｂに分割したものを示す。図６Ｃの示す打込みＰウェル１３４はＮ分離層１３１の上にあってこれから隔てられている。しかし、側壁部としての分離領域がないため、Ｐウェル１３４とＰ基板１３０とは分離されていない。図６ＤはＰウェル１３４が深いＮ分離層１３１に接しているところを示し、図６Ｅは、Ｐウェル１３４の一部が深いＮ分離層１３１の下側に位置するようにＰウェル１３４を打込んだ場合を示す。
【００４３】
図６Ｆは深いＮ分離層１３１の上にありこれから隔てられたＮウェル１３５を示し、図６ＧはＮウェル１３５が深いＮ分離層１３１に重なっているところを示し、図６Ｈは、環状のＮウェル１３５が深いＮ分離層１３１と合流して、完全に分離された領域１４０を形成するところを示しており、この領域１４０はその両側でＮウェル１３５によって、かつその下側では深いＮ分離層１３１によって囲まれている。
【００４４】
図６Ｉは、Ｐウェル１３４がＮウェル１３５に当接し、Ｎウェル１３５が深いＮ分離層１３１に接しているところを示す。図６Ｊは、Ｐウェル１３４がＮウェル１３５から隔てられれている点を除き図６Ｉと同様である。図６Ｋは相補型ウェルプロセスによって形成された構造を示し、ここではＰ基板の表面全体がＰウェル１３４またはＮウェル１３５の
いずれかによって占められ、Ｎ型埋込層がＰウェルおよびＮウェルの下地をなしかつこれらに接する。Ｎウェル１３５がＰウェル１３４のうちの中心部分まわりのリングまたは環状の構造を形成する場合、この中心部分は、図６Ｈに示す分離された構造と同じ態様で完全に分離されることになる。図６Ｌは図６Ｈと類似するが、１つのＰウェル１３４がＮウェル１３５よりも浅い深さまで打込まれて、Ｎウェル１３５により形成された環状のリングによって取囲まれている構造を示している。図６Ｍは図６Ｌと類似するが、Ｐウェル１３４は深いＮ分離層１３１の下に延びる。図６Ｌおよび図６Ｍの両方において、Ｐウェル１３４はＰ基板１３０から完全に分離される。
【００４５】
図６Ｎは、Ｐ基板１３０の中にある打込まれた表面下のＰ層１３６を示す。この実施例にはＰＮ接合がないが、反対または「レトログレード」のドーピング濃度があり、すなわちＰ型不純物のドーピング濃度は基板１３０の表面から深いＰ層１３６へ下方向で増加する。図６ＰはＰウェル１３４が完全に打込まれて深いＰ層１３６と合流する場合を示す。この構造でもまたレトログレードのドーピング濃度があり得る。
【００４６】
図６Ｑ〜６Ｓは、深いＮ分離層１３１および深いＰ層１３６をともにＰ基板１３０の中に含む構造を示す。深い層１３１，１３６の横方向の寸法は異なっているため、これらを形成するために用いるマスクも異なることになる。深い層１３１の形成に用いるマスクにある開口は、深い層１３６の形成に用いるマスクにある開口よりも幅広である。実施例によっては、同じマスクを用いて深いＮ層と深いＰ層とを形成することもでき、この場合上記の各層はほぼ同じ横方向の寸法を有する。図６Ｑは、深いＰ層１３６が深いＮ層１３１から上方および下方の両方向に延びるところを示す。図６Ｒは深いＰ層１３６が深いＮ層１３１から上方にのみ延びるところを示す。図６Ｓは深いＰ層１３６が深いＮ層１３１から下方にのみ延びるところを示す。
【００４７】
図６Ｑに示す構造を実現するには、深いＰ層１３６を打込む際、深いＮ層１３１についての打込み範囲よりも小さい打込み範囲が生じるような打込みエネルギを用いればよい。図６Ｓに示す構造を実現するには、深いＰ層１３６を打込む際、深いＮ層１３１よりも深い打込み範囲が生じるようなエネルギを用いればよい。図６Ｑの構造を実現するには、深いＰ層１３６を形成する際、一方が深いＮ層１３１よりも深く他方が深いＮ層１３１よりも浅い２つの打込みを用いればよい。図６Ｑの構造を作製するもう１つの方法においては、ボロンの単一の打込みによって深いＰ層１３６を形成し、この打込みは、深いＮ層１３１の形成に用いるリン打込みと範囲が同じだがドーズ量はより低い。深いＮ層１３１より上および下における深いＰ層１３６の露出部分は、いずれの所与の深さにおいてもボロンの散在の程度がリンよりも大きいことから生じる。
【００４８】
図６Ｔの示す実施例は、Ｐウェル１３４、深いＰ層１３６および深いＮ層１３１を含み、Ｐウェル１３４および深いＰ層１３６は深いＮ層１３１の上に載っている。Ｐウェル１３４および深いＰ層１３６はレトログレードのドーピング濃度を有することになる。図６Ｕは図６Ｔと同様であるが、ただし深いＮ層１３１からは深いＰ層１３６が上方および下方の両方に延び、２つの打込みのうち１つを含む。図６Ｖもまた図６Ｔと類似するが、深いＰ層１３６が深いＮ層１３１から隔てられているところを示す。Ｐ基板のうち深いＰ層１３６と深いＮ層１３１とを隔てる部分は、エピタキシャルプロセスでなく打込みエネルギの異なりによって形成されるため、隔たりの間隔は高精度で定めることができる。
【００４９】
図６Ｗは、図６Ｌに示すＮウェルと類似して、Ｎウェル１３５がＰウェル１３４および深いＰ層１３６まわりに打込まれたところを示す。Ｐウェル１３４および深いＰ層１３６は図６Ｔに示す構造と同様に配置される。このように、図６Ｗは、完全に分離したレトログレードのＰウェルが極めて精度よくかつ最小限の熱収支で形成され得ることを示している。
【００５０】
要約すると、図６Ａ〜６Ｗは、この発明の原理を用いれば、エピタキシャル成長に頼ることなしに驚くほど多種多様にわたる構造が作製可能であることを示している。エピタキシャルプロセスが関与していないため、構造の各構成要素は、極めて精度よく、かつ横方向の動きおよびばらつきがより少なく、さらに降伏電圧に対しより大きな制御性をもって形成され得る。さらにドーピングの濃度は、基板の表面から下方に延びる通常のガウスプロファイル、または、反対すなわちレトログレードのプロファイル（基板の表面へと上方に延びるガウスプロファイル）のいずれかであり得る。打込みの組合せを用いて非ガウスプロファイルを合成することもできる。
【００５１】
図７Ａ〜７Ｃは、図６Ａ〜６Ｗに示す要素のいくつかを含むＣＭＯＳ構造を例示する。これらの構造すべては、エピタキシャル層を成長させる必要なしにモノリシックな一体化が可能である。
【００５２】
図７Ａはこの発明に従い作製された或る完全分離型ＣＭＯＳ装置１５０を示す。ＣＭＯＳ装置１５０はＰＭＯＳＦＥＴ１６９ａおよびＮＭＯＳＦＥＴ１６９ｂを含む。ＮＭＯＳＦＥＴ１６９ｂはＰウェル１５４ｂの中に形成され、図２Ａに示すＮＭＯＳＦＥＴ３０ｂとほぼ同様である。ＮＭＯＳＦＥＴ１６９ｂの中には、Ｎ＋ソース領域１５９ｂ、Ｎ＋ドレイン領域１５９ｂおよびＰ＋ボディコンタクト領域１５７ｃが含まれる。Ｎ−領域１６３ａ，１６３ｂは少量ドープのドレイン領域である。ゲート１５５ｂがゲート酸化物層１５６ｂの上に形成される。また、ＬＯＣＯＳフィールド酸化物層１６０および第２の酸化物層１６１がＰ基板１５１の表面に重なる。
【００５３】
Ｐウェル１５４ｂは深いＮ層１５２ａと重なりＮウェル１５３ａによって囲まれる。そして、これらは一緒になってＮＭＯＳＦＥＴ１６９ｂをＰ基板１５１から分離する。しかしこの場合、Ｎウェル１５３ａはさらに、図２Ａに示すＰＭＯＳＦＥＴ３０ａとほぼ同様でありやはりＰ基板１５１から分離されたＰＭＯＳＦＥＴ１６９ａを含む。ＰＭＯＳＦＥＴ１６９ａの中には、Ｐ＋ソース領域１５７ａ、Ｐ＋ドレイン領域１５７ｂおよびＮ＋ボディコンタクト領域１５９ａが含まれる。Ｐ−領域１５８ａ，１５８ｂは少量ドープのドレイン領域である。ゲート１５５ａがゲート酸化物層１５６ａの上に形成される。
【００５４】
実施例によっては、Ｎウェル１５３ａはＰＭＯＳＦＥＴを含まなくてもよく、Ｐウェル１５４ｂのまわりを包むことによって単純な態様でＰウェル１５４ｂをＰ基板１５１から分離する。Ｎウェル１５３ａが表わす分離リングの幅を広げれば、当該構造の分離能力を向上させることが可能である。
【００５５】
さらに、Ｎウェル１５３ｃの中にはダイオード１６９ｃが形成される。ダイオード１６９ｃはＰ＋陽極領域１５７ｄおよびＮ＋陰極領域１５９ｅを含む。深いＮ層１５２ｂがＮウェル１５３ｃの下地となり、Ｐ基板１５１内のホールの注入を抑制することによって、Ｐ＋陽極領域１５７ｄ、Ｎウェル１５３ｃおよびＰ基板１５１によるＰＮＰバイポーラ作用を防ぐ。さらに、Ｎウェル１５３ｃを拡大してＮウェル１５３ｃのうちＰ＋領域１５７ｄを超える横方向の大きさを増大させることによって、横方向のＰＮＰ導通も抑制することが可能である。
【００５６】
これに代えて、ＰＭＯＳＦＥＴ１６９ａおよびＮＭＯＳＦＥＴ１６９ｂ間にさらに大きな分離が所望の場合、ＰＭＯＳＦＥＴ１６９ａをＮウェル１５３ａとは別個のＮウェルの中に配し、Ｎウェル１５３ａを基板とＮＭＯＳＦＥＴ１６９ｂとの分離のためにのみ用いることも可能である。
【００５７】
図７Ｂの示す実施例は、ＮＰＮトランジスタ１６９ｄと、ＮチャネルのＬＤＤ（少量ド
ープのドレイン）の横型二重拡散チャネルＭＯＳＦＥＴ（ＬＤＭＯＳ）１６９ｅとを含む。
【００５８】
ＮＰＮトランジスタ１６９ｄにおいては、Ｎ＋領域１５９ｇはエミッタとして働き、Ｐ＋領域１５７ｅおよびＰウェル１５４ｃはベースとして働き、Ｎウェル１５３ｄおよび深いＮ層１５２ｃはコレクタとして働く。深いＮ層１５２ｃはＰ基板１５１からベース（Ｐウェル１５４ｃ）を分離する。
【００５９】
ＮチャネルＬＤＭＯＳ１６９ｅにおいては、Ｎ＋領域１５９ｉ、Ｎウェル１５３ｆおよび深いＮ層１５２ｄはドレインとして働き、Ｎウェル１５３ｆはドレインのうち少量ドープの部分として働き、こうして電圧降下がＮウェル１５３ｆの横方向の延在に沿って横方向に、そしてＮ＋領域１５９ｉおよびＰウェル１５４ｄから遠くへと広がるようにする。Ｐ＋領域１５７ｆおよびＰウェル１５４ｄはＭＯＳＦＥＴのボディとして働き、Ｎ＋領域１５９ｉはソースとして働く。一般に行なわれているように、ソースとボディとは金属のソース−ボディコンタクト１６２を用いてショートさせられるが、別個のソースおよびボディコンタクトが採用される場合、ソースとボディとは別個にバイアスがかけられてもよい。ボディ領域（Ｐ＋領域１５７ｆおよびＰウェル１５４ｄ）は、Ｎウェル１５３ｆおよび深いＮ層１５２ｄによりＰ基板１５１から分離される。
【００６０】
図７Ｃは、ＰチャネルＬＤＭＯＳ１６９ｆ、基板ＰＮＰトランジスタ１６９ｇおよび非分離型ＮＭＯＳＦＥＴ１６９ｈの３つの装置を例示する。
【００６１】
ＰチャネルＬＤＭＯＳ１６９ｆにおいては、Ｐ＋領域１５７ｇおよびＰウェル１５４ｅはドレインとして働き、Ｐウェル１５４ｅはドレインのうちの少量ドープの延長部として働き、こうしてＰ＋領域１５７ｇとＮウェル１５３ｈとの間で電圧降下が横方向に広がるのを支援する。Ｐ＋領域１５７ｇでの電圧は、Ｐウェル１５４ｅと深いＮ層１５２ｅとの接合部の降伏電圧を上回らないのが望ましい。Ｎ＋領域１５９ｋ、Ｎウェル１５３ｈおよび深いＮ層１５２ｅはボディとして働き、Ｐ＋領域１５７ｈはソースとして働く。ここでもやはり、ソースとボディとは図示のように金属のソース−ボディコンタクト１６７を用いてショートさせられるのが典型的であるが、別個にバイアスがかけられてもよい。ドレイン（Ｐ＋領域１５７ｇおよびＰウェル１５４ｅ）は、Ｎウェル１５３ｈおよび深いＮ層１５２ｅによりＰ基板１５１から分離される。
【００６２】
基板ＰＮＰトランジスタ１６９ｇは、エミッタとして働くＰ＋領域１５７ｋと、ベースとして働くＮ＋領域１５９ｍおよびＮウェル１５３ｊと、Ｐ基板１５１に結び付けられ、一緒になってコレクタとして働くＰ＋領域１５７ｉおよびＰウェル１５４ｆとを含む。基板ＰＮＰトランジスタ１６９ｇはＰ基板１５１内に電流が流れることを引き起こし得るため、基板ＰＮＰトランジスタ１６９ｇの電流密度は通常小信号用途に限定される。
【００６３】
ＮＭＯＳＦＥＴ１６９ｈはＮＭＯＳＦＥＴ１６９ｂ（図７Ａ）と類似するが、ただしボディ（Ｐウェル１５４ｆ）はＮウェルおよび深いＮ層によって囲まれてはおらず、したがって基板から分離されていない。ＮＭＯＳＦＥＴ１６９ｈは、Ｎ＋ソース領域１５９ｎと、Ｎ＋ドレイン領域１５９ｐと、ポリシリコンゲート１５５ｅと、ゲート酸化物層１５６ｅとを含む。Ｐ＋領域１５７ｊはボディ（Ｐウェル１５４ｆ）とのコンタクトとなる。ＮＭＯＳＦＥＴを分離型にするか非分離型にするかの判断は設計上の選択に基づく問題である。
【００６４】
図８Ａ〜８Ｈは、この発明に従い、分離されたＰウェルを形成するプロセスを説明するための図である。図８Ａでは、好ましくは厚い酸化物層１７０がＰ基板１７３上に形成される。酸化物層１７０の上にフォトレジスト層１７１が堆積され、従来のフォトリソグラ
フィ技術を用いてパターニングされて開口部が形成される。図８Ｂに示すように、酸化物層１７０は上記開口部を通じてエッチングされる。制御されたエッチングを行なって酸化物層１７０の一部を適当に残す場合も、または酸化物層１７０のうち開口部の下の部分を完全に除去してから新たに薄い酸化物層を成長させる場合もある。いずれの場合においても、Ｐ基板１７３上において開口部内に薄い酸化物層１７０ａが残る。そして、薄い酸化物層１７０ａを通じてリンといったＮ型ドーパントが打込まれて深いＮ層１７４が形成される。次に、酸化物層１７０，１７０ａおよびフォトレジスト層１７１が剥ぎ取られて図７Ｃに示す構造が残る。ここでは、コンパクトでよく規定された深いＮ層１７４がＰ基板１７３の中に浮遊している。
【００６５】
表Ｉは、深いＮ層１７４の形成に用いる処理工程およびこのプロセスについてのいくつかの考えられ得る変形例を概括したものである。
【００６６】
【表１】
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【００６７】
表Ｉに記載の各条件は、深いＮ層１７４より上の層内に形成される必要電圧に依存して変更され得る。一般的に、装置の電圧定格が高ければ高いほどＮ層は深く打込まれるのが望ましい。また、深いＮ層の打込み後に明らかな高温度拡散／酸化（熱収支）が生じる場合も、より深い打込みが必要となる。
【００６８】
これに代えて、酸化物層１７０を打込み中に薄く成長させて適当に残しておけば、層１７０ａを形成するためのエッチバックが必要でなくなる。
【００６９】
それから、Ｐ基板１７３の表面上にパッド酸化物層１７２が形成され、第２のフォトレジスト層１７６が堆積されてパターニングされ、図８Ｄに示す開口部が残る。この開口部は環状（すなわち真中に穴が形成された均質なパターン）であるのが好ましい。リンといったＮ型ドーパントが打込まれてＮウェル１７５が形成される。Ｎウェル１７５は、上記開口部が環状であるため、Ｐ基板１７３のうち分離された部分１７７をすべて取囲む。
【００７０】
次に、フォトレジスト層１７６が剥ぎ取られ、第３のフォトレジスト層１７９が堆積されてパターニングされ、Ｐウェル１７８の上に亘って開口部が形成される。ボロンといっ
たＰ型ドーパントが上記開口部を通じて打込まれ、ドーパント密度がＰ基板１７３のドーパント密度よりも大きい分離されたＰウェル１７８が形成される。結果として得られる構造を図８Ｅに示す。Ｐウェル１７８の形成に用いられるイオン打込みを分離領域１７７すべてが受ける必要はない。
【００７１】
Ｎウェル１７５およびＰウェル１７８の形成に用いられ得る処理条件を、いくつかのプロセス変形例も含めて表ＩＩに記載する。
【００７２】
【表２】
2005536057.tif 000003
【００７３】
ＰウェルおよびＮウェルは単一の打込みで形成可能であるが、この場合にはパンチスルー降伏を避けるためにドーピングを多くしなければならない。表ＩＩにある目標値は、浅い打込みおよび深い打込みからなる２打込みウェル形成の一例である。この方法は５ＶのＣＭＯＳ装置の作製に対しては良好に機能し、１２ＶのＣＭＯＳ装置の作製に対して許容可能な結果をもたらす。
【００７４】
浅い打込みは基本的なＣＭＯＳ装置特性を定め、これはチャネルパンチスルーを防ぐのに十分多くドープされ、かつ（過度の対抗ドープなしに）浅いＶt調整打込みで最終しきい値電圧値が定められ得るのに十分目標値に近いしきい値電圧を呈するために十分少なくドープされる。またウェルのドープも、必要な降伏電圧を満たすのに十分少量でなければならない。この文脈における「浅い」打込みとは、ボロンの場合２００ｋｅＶ未満、リンの場合３００ｋｅＶ未満のエネルギでの打込みのことであり、「深い」打込みとは、ボロンの場合４００ｋｅＶ超、リンの場合７００ｋｅＶ超のエネルギでの打込みのことである。寄生バイポーラ作用の抑制を支援するために、より深い打込みのドーズ量はより高いことが好ましい。しかし、Ｐウェルは深いＮ層ほど深いものであってはならない。さもなければ、Ｐウェルは深いＮ層を対抗ドープする可能性があり、装置の分離能力は劣化する。
【００７５】
また、ウェルドーピングプロファイルは追加の打込みを伴って構成され得るが、この場合、表面ドーズ量はそれに応じてさらに減少され得る。たとえば、上述のような１２Ｖ対応のＮウェルは、２５０ｋｅＶで１Ｅ１２ｍ-2のリン打込み、および１ＭｅＶで３Ｅ１３
ｃｍ-2のリン打込みを含み得る。６００ｋｅＶなど中間のエネルギで、たとえばさらなる７Ｅ１２ｃｍ-2などの追加の打込みを含めてもよい。この追加の打込みのエネルギが低ければ低いほど、表面濃度が影響を受ける可能性は高い。
【００７６】
５Ｖの装置では、多数回のチェーン打込みを行なう必要性は１２Ｖの装置におけるよりも小さいが、それはすべての打込み層が表面にもっと近く、すなわちより低い打込みエネルギで形成可能だからである。ドーパントはより薄い層へと制約されるため、結果として所与のドーズ量で生じる濃度は増加する。したがって、５ＶのＣＭＯＳのウェルはより低い打込みドーズ量で製造可能であり、なおかつより高いドーパント濃度の層を得ることができる。
【００７７】
５ＶのＮウェルの深い打込みは、より深い１２Ｖの深いウェルの半分のエネルギで６分の１のドーズ量である僅か５００ｋｅＶで５Ｅ１２ｃｍ-2であり得る。５ＶのＮウェルの浅い打込みは２５０ｋｅＶで６Ｅ１１ｃｍ-2のドーズ量を含み得るが、これはエネルギに関し１２Ｖの装置と大きな差異ではない。この少ないドーズ量はそれほど重要なことではないが、それはＰＭＯＳ装置の特性は、ウェル自体よりもむしろ後続のＶt調整打込みの関数だからである。さらに、ＰＭＯＳ装置はＮＭＯＳ装置よりも寄生スナップバックが生じる可能性が低い。
【００７８】
５ＶのＰウェルにおける５ＶのＮＭＯＳの作製は、１２ＶのＰウェルにおける１２ＶのＮＭＯＳの作製とは大幅に異なる。５ＶのＰウェルおよび１２ＶのＰウェルはともに、バルクパンチスルーを防ぐための深い打込みと、表面パンチスルーを防ぐための浅い打込みとの組合せを含む。いずれの場合においても、浅い打込みはそのピークが表面近くにあり、これは４０ｋｅＶ打込みの結果である。一般に５ＶのＰウェルの浅い打込みのドーズ量は１２ＶのＰウェルよりも高く、これは２０％増から２倍までの範囲となる。これはより短いチャネル長の５Ｖ装置でのパンチスルーを防ぐためである。
【００７９】
しかし、５ＶのＰウェルで用いる深いボロン打込みは、１２ＶのＰウェルよりも浅くかつ軽い。たとえば、５ＶのＰウェルは、２５０ｋｅＶのエネルギで約１〜２Ｅ１３ｃｍ-2の打込みドーズ量を含み得る。これと対照的に、１２ＶのＰウェルは、５００ｋｅＶ付近のエネルギでの深い打込みおよび３Ｅ１３ｃｍ-2から５Ｅ１３ｃｍ-2の打込みドーズ量（５ＶのＰウェルの２倍近くのエネルギおよび２倍のドーズ量）を用いる。より高電圧の装置についてより高いドーズ量の打込みを用いるのは直感に反するように思えるかもしれないが、バルクパンチスルーおよびスナップバックの現象は、高電圧の装置においては低電圧の装置におけるよりも表面からより遠くで生じる。バルクにおいては少数キャリア寿命がより高いことから寄生バイポーラ現象が悪化する。また、飽和ＭＯＳＦＥＴにおけるドレイン空乏領域の高電界領域を通じての電流経路の整列により、インパクトイオン化も悪化する。深い打込みドーピングを増加させることでこのような影響が最小限に抑えられる。
【００８０】
次に、図８Ｆに示すように、パッド酸化物層１７３ａの上に窒化シリコン層１８０が堆積される。窒化物層１８０は従来のフォトリソグラフィ技術を用いてパターニングおよびエッチングされ、パッド酸化物層１７３ａの一部の区域が露出される。次に、窒化物層１８０の上にフォトレジスト層１８１が堆積されてパターニングされ、これによってＰウェル１７８上に開口部が形成される。この窒化物層内の開口部を通じてボロンといったＰ型ドーパントが打込まれ、こうしてＰウェル１７８および当該の構造内の他のＰウェルの中に増殖濃度Ｐフィールドドープ（ＰＦＤ）領域１８２が形成される。
【００８１】
図８Ｇに示すように、フォトレジスト層１８１が除去され、窒化物層１８０内の上記開口部を通じてリンまたはヒ素といったＮ型ドーパントが打込まれて増殖濃度Ｎフィールド
ドープ（ＮＦＤ）領域１８３が形成される。Ｎウェル１７５内に入るドーパントはＮＦＤ領域１８３を形成する一方、Ｐウェル１７８内に入るＮＦＤドーパントは、ＰＦＤ領域１８２に対して完全に対抗ドープするのに十分な濃度とならない。従来のＣＭＯＳ装置の場合とは異なり、深いＮ層ならびにＮウェルおよびＰウェル、特に大量にドープした部分においてドーパントが再び行き渡ることを防ぐため、熱酸化の時間および温度は最小限に抑えられなければならない。厚みが約４０００Åのフィールド酸化物の場合、約５Ｅ１３ｃｍ-2のＮＦＤ打込みが採用される一方でこのドーズ量の２倍のＰＦＤ打込みが必要とされる。このような打込みは低エネルギで行なわれ、典型的には約５０ｋｅＶで行なわれる。
【００８２】
そして、Ｐ基板１７３に低温度酸化が施されて、Ｐ基板のうち窒化物層１８０内の開口部の下の部分にフィールド酸化物層１８４が形成される。これは周知のＬＯＣＯＳ（local oxidation of silicon）プロセスである。また、アニールがＰＦＤ領域１８２およびＮＦＤ領域１８３をドライブインすることによってフィールドドーパント領域を形成する。このフィールドドーパント領域は、フィールド酸化物層１８４とともにより高いフィールドしきい値をもたらし、活性の装置間の区域における反転を防ぐ。
【００８３】
次に、Ｐ基板１７３の表面上に犠牲酸化物層（図示せず）が形成され、そしてゲート酸化物層１８５が成長させられる。図８Ｈに示す分離型構造は、図７Ａに示すＣＭＯＳ装置といったＭＯＳＦＥＴがいつでも形成できる状態となっている。
【００８４】
図９Ａ〜９Ｇは、図７Ａ〜７Ｃに示す各装置を、同様の番号を付して表わす模式図である。図９ＡはＰＭＯＳＦＥＴ１６９ａおよびＮＭＯＳＦＥＴ１６９ｂ（図７Ａ）を示す。ＮＭＯＳＦＥＴ１６９ｂは、Ｐウェル１５４ｂと深いＮ層１５２ａとのＰＮ接合を表わすダイオード１９３、そして深いＮ層１５２ａとＰ基板１５１とのＰＮ接合を表わすダイオード１９７によってＰ基板１５１から分離される。ダイオード１９３，１９７は、ＮＭＯＳＦＥＴ１６９ｂをＰ基板１５１から完全に分離するバックツーバックダイオードである。ダイオード１９３，１９７の陰極（すなわち深いＮ層）は、「ＦＩ」（「フロア分離（floor isolation）」の頭文字）と標示した恣意的な電位にバイアスがかけられ得るが、チップ上で最も正の電位にバイアスがかけられるのが典型的である。また、この電位は通例ＰＭＯＳＦＥＴ１６９ａのソースにバイアスをかけるために用いられる。
【００８５】
図９Ｂでは、ダイオード１６９ｃ（図７Ａ）は、深いＮ層１５２ｂとＰ基板１５１との接合を表わすダイオード２００によってＰ基板１５１から分離される。動作においては、ダイオード１６９ｃの陰極（ｐｉｎ  Ｋ）は接地（ダイオード２００の陽極）よりも正であり続けなければならない。図９ＣはＮＰＮトランジスタ１６９ｄ（図７Ｂ）を示し、ここではダイオード２０３はＰ基板１５１と深いＮ層１５２ｃとの接合を表わしている。図９Ｄは基板ＰＮＰトランジスタ１６９ｇ（図７Ｃ）を示す。電流の流れがＰ基板１５１内へおよびここに沿って行き過ぎないようにするため、コレクタ（Ｐ＋領域１５７ｉ）を物理的にベース（Ｎウェル１５３ｉ）付近に位置付けることが重要である。
【００８６】
図９Ｅは、非分離型ＮＭＯＳＦＥＴ１６９ｈ（図７Ｃ）であって、図９ＡのＮＭＯＳ１６９ｂと類似の構造を有するが、ダイオード１９３，１９７を形成する深いＮ層を有さないものを示す。図９Ｆは横型の高電圧ＰＭＯＳＦＥＴ１６９ｆ（図７Ｃ）を示す。ダイオード２１２は深いＮ層１５２ｅとＰ基板１５１との接合を表わす。ボディ（Ｎウェル１５３ｈ）はソース（Ｐ＋領域１５７ｈ）とショートさせられ、「反平行（anti-parallel）」ダイオード２１１はボディとドレイン（Ｐウェル１５４ｅ）との接合を表わす。図９Ｇは横型のＮＭＯＳＦＥＴ１６９ｅ（図７Ｂ）を示す。ダイオード２０９は深いＮ層１５２ｄとＰ基板１５１との接合を表わす。ボディ（Ｐウェル１５４ｄ）はソース（Ｎ＋領域１５９ｊ）とショートさせられ、「反平行」ダイオード２０２はボディとドレイン（Ｎウェル１５３ｆ）との接合を表わす。
【００８７】
図１０Ａ〜１０Ｆは、なお分離構造をもたらしながら基板内の深いＮ層の深さを変更するにはどうすればよいかを説明するための図である。
【００８８】
図１０Ａは、深いＮ層２２１がＰ基板２２０内に深さｄ1まで打込まれたところを示す。深いＮ層は、フォトレジスト層２２３内の開口部を通り、そして酸化物層２２２を通って打込まれる。図１０Ｂにおいて、フォトレジスト層２２３が除去されて、代わりにフォトレジスト層２２４が置かれる。フォトレジスト層２２４には環状の開口部がパターニングされる。フォトレジスト層２２４内の環状の開口部を通じてドーパントが打込まれてＮウェル２２５が形成され、これは深いＮ層２３１と合流して分離構造を形成する。これに代えて、Ｎウェルよりも高いドーズ量の別個の打込みで上記リングを形成する場合もある。
【００８９】
図１０Ｃにおいて、Ｐ基板２３０上に厚い酸化物層２３２およびフォトレジスト層２３４が堆積されてパターニングされ、これによって開口部が形成される。この開口部の中に薄い酸化物層２３３が成長させられる。これに代えて、酸化物層２３２をエッチバックして上記薄い酸化物層を形成してもよい。上記薄い酸化物層２３３を通じて深いＮ層２３１がＰ基板２３０内に打込まれる。フォトレジスト層２３４が除去され、図１０Ｄに示す環状の開口部を有するフォトレジスト層２３５が堆積される。深いＮ層２３１は深さｄ2まで打込まれるが、この深さｄ2はｄ1よりも大きいため、図１０Ｂに示すＮウェル２２５といった単一のＮウェルを用いて分離構造を形成することが困難となっている。そこで、図１０Ｄ，１０Ｅに示すように、深いＮ層２３１の上側表面上に中間の深さである中間Ｎ（ＭＮ）ウェル２３６がまず形成され、この後第２のＮウェル２３７が打込まれる。第２のＮウェル２３７はＰ基板２３０の表面に達するとともにＮウェル２３６と合流する。Ｎウェル２３７を形成する打込みの典型的なドーズ量は、Ｎウェル２３６，２３７についてのレトログレードドーピングプロファイルをもたらすようなドーズ量とされ、すなわちＮウェル２３７のドーピング濃度はＮウェル２３６のドーピング濃度より小さく、そしてＮウェル２３６のドーピング濃度は深いＮ層２３１のドーピング濃度よりも小さいが、ＭＮウェル２３６と深いＮウェルとのドーピング濃度は同じであってもよい。
【００９０】
その結果、Ｐ基板２３０のうちの分離された領域２３８が得られる。この後、酸化物層２３２，２３３およびフォトレジスト層２３５が剥ぎ取られて図１０Ｆに示す分離構造が形成される。この分離構造は、深いＮ層２３１からＰ基板２３０の表面へ上方に延びるＮ領域の積層体を含む。任意の数のＮ領域をこのように積層化することによってさまざまな深さの分離構造を形成することが可能である。所望のあらゆるサイズおよびドーピングプロファイルの分離構造を実現するために、Ｎ領域の積層体はさまざまなエネルギおよびさまざまなドーズ量によるパルス的な打込みによって極めて急速に形成可能である。最も上のＮ領域すなわちＮウェル２３７はＣＭＯＳのＮウェルであり得るが、または専用の分離打込みであってもよい。また、ＭＮウェル２３６およびＮウェル２３７からなる側壁部は、チャネル打込みまたは異なるエネルギでの多数回の打込みを用いて形成され得る。
【００９１】
図８Ｂ，８Ｄおよび図１０Ａ〜１０Ｅに示す打込みは、３，０００，０００ｅＶ以上の打込みエネルギに達することのできる高エネルギ打込み装置を用い、打込んだドーパントの拡散を避けるため打込み後の熱処理の量を制限して実行されるのが好ましい。縦方向および横方向両方における打込みドーパントの場所は高い精度で決定可能であり、これは、熱拡散プロセスの結果を制御することに付随する不確実さと極めて対照的である。その結果、分離領域はコンパクトでかつ予測可能な場所にあり、トランジスタまたは当該基板内のその他の装置の実装密度を増大させることができる。
【００９２】
ここまでに規定したプロセスおよび構造において、打込みは厚みが均一な酸化物層を通
じて実行されている（イオン打込みからマスクされた領域を除く）。その結果として得られるウェルおよび深い層のドーパントプロファイルおよび接合はウェハの元の平坦な表面に対して実質的に平行に走る。
【００９３】
図１１Ａ〜１１Ｇは、階段状の段差酸化物を用いた分離領域の形成方法を示す。段差酸化物は、接合部を形状付けるまたは輪郭付けるために用いられ得る。このプロセスでは、始めにＰ基板２４０上に亘り厚い酸化物層２４１が形成される。酸化物層２４１の上にフォトレジスト層２４２が堆積されて、開口部を伴うようパターニングされ、この開口部を通じて図１１Ｂに示すように酸化物層２４１の一部がエッチングされる。図１１Ｃに示すように、この開口部内により薄い酸化物層２４３が成長させられる。図１１Ｄに示すように、もう１つのフォトレジスト層２４４が堆積およびパターニングされるが、今度はより小さな開口部を伴っている。このより小さな開口部を通じて酸化物層２４３の一部が除去され、フォトレジスト層２４４が除去され、上記開口部の中により薄い酸化物層２４５が成長させられて図１１Ｅに示す階段状の段差構造がもたらされる。
【００９４】
ここで、リンといったＮ型ドーパントが酸化物層２４１，２４３，２４５を通じて単一のエネルギで打込まれる。酸化物層２４１，２４３，２４５の厚みが異なるため、打込みの範囲はばらつき、図１１Ｆに示すような深いＮ層２４６ａおよびＮウェル２４６ｂ，２４６ｃが形成される。酸化物層２４１の厚みについては、Ｐ基板２４０に達するドーパントがほぼなくなるような厚みにされる。この後、短いアニールによって図１１Ｇに示す皿状の分離構造２４７がＰ基板２４０の分離領域２４８を取囲むように形成される。
【００９５】
先行の構造とは対照的に、打込まれた層の深さは、酸化物の段が生じるところではいずれもチップに沿って横方向におよびこれを横切って（across）変動する。段の数を増やせばよりなだらかで滑らかなドーパントプロファイルを得ることができる。連続的に変動する接合を形成するために傾斜した酸化物を用いることもできる。
【００９６】
図１２Ａ〜１２Ｆは、ＬＯＣＯＳ（local oxidation of silicon）技術を用いて傾斜した酸化物を形成する分離構造形成プロセスを示す。図１２Ａに示すように、このプロセスでは、始めにＰ基板２５０の上に酸化シリコン層２５１および窒化シリコン層２５２が堆積される。従来のフォトリソグラフィを用いて窒化物層２５２がエッチングされて図１２Ｂに示す開口部２５３が形成される。次に、この構造にＬＯＣＯＳプロセスが施され、図１２Ｃに示す厚いフィールド酸化物層２５４が成長させられる。この厚いフィールド酸化物層２５４は周知の「鳥の嘴」構造２５５を含み、酸化物層の成長によって窒化物層２５２は上方に曲げられる。
【００９７】
次に、図１２Ｄに示すように窒化物層２５２が除去されて開口部２５２ａが残り、ここではＰ基板は酸化物層２５１だけで覆われる。ここでリンといったＮ型ドーパントが打込まれ、図１２Ｅに示す深いＮ層２５６が形成される。Ｎ層は開口部２５２ａ下の領域に埋込まれ、鳥の嘴構造２５５下の区域でＰ基板２５０の表面へ上方にカーブする。一実施例において、ドーパントはフィールド酸化物層２５４に浸透しない。結果を図１２Ｆに示し、ここではＰ基板２５０のうちの分離された領域２５７がＮ層２５６に取囲まれている。
【００９８】
このプロセスについては数多くの変形例が可能であり、そのいくつかを図１２Ｇ〜１２Ｏに示す。図１２Ｇの示す実施例においては、フィールド酸化物内に２つの開口部が形成されており、これら２つの開口部下にはＮ層２５６ａ，２５６ｂが２つの分離された領域２５７ａ，２５７ｂをそれぞれ取囲むように形成される。フィールド酸化物層のうちの部分２５４が十分に長ければ、Ｎ層２５６ａ，２５６ｂは隔てられたままとなる。また、追加のＰ型ドーパントをウェル間に導入してもよい。図１２Ｈに示す構造は図１２Ｇに示すものと類似するが、ただし深いＮ層２５６ａ上の取囲まれた領域内にＮウェル２５８およ
びＰウェル２５９が形成されている。
【００９９】
図１２Ｉにおいては、Ｎウェル２５８がＮ層２５６ａ上の領域に形成され、Ｐウェル２５９はＮ層２５６ｂ上の領域に形成されている。誘電体層２６０が構造全体の上に亘って堆積される。誘電体層２６０内には２つのコンタクト開口部が形成されており、これらコンタクト開口部を通じてＮ型ドーパントが打込まれてＮ＋コンタクト領域２６１ａ，２６１ｂを形成している。そして、上記開口部に金属が充填されてコンタクト２６２ａ，２６２ｂが形成される。こうしてＮ層２５６ａは金属コンタクト２６２ａと電気的に接触し、Ｎ層２５６ｂは金属コンタクト２５６ｂと電気的に接触し、これによりＮ層２５６ａ，２５６ｂは所望の電位にバイアスがかけられ得る。同時に他のコンタクトが、分離された深いＮリング内に作製された装置と接触するように形成されてもよい。
【０１００】
図１２Ｊに示す構造も同様であるが、ただしＮ層２５６ａ，２５６ｂはフィールド酸化物のうちの領域２５４下でＮ層２６４により繋ぎ合わされている。これを実現するには、図１２Ｋに示すようなフォトレジスト層２７０で当該の構造をマスクする工程と、ドーパントがフィールド酸化物領域２５４に浸透するには十分だがフォトレジスト層２７０には浸透しないようなエネルギでドーパントを打込む工程とが行なわれる。
【０１０１】
代替的に、Ｎウェル２５８とＰウェル２５９とを分離することが所望の場合、当該の構造をマスクしてボロンといったＰ型ドーパントを打込むことにより、図１２Ｌに示すようにフィールド酸化物領域２５４下にＰフィールドドーパント（ＰＦＤ）２７１を形成してもよい。図１２Ｍは、フォトレジスト層２５２ｂを用いてパターニングした窒化物層２５１内の開口部を通じてＰフィールドドーパントを打込む工程を示している。この後に深いＮ型の高エネルギ打込みが行なわれる。図１２Ｍはそのプロセスにおいて図１２Ｂに示す段階と実質的に同じ段階を示しており、パターニングされた窒化物層２５２が酸化物層２５１上に重なっている。開口部２５３を通じてＰドーパントが打込まれてＰＦＤ２７１が形成されている。そして、図１２Ｎに示すように、フィールド酸化物２５４を成長させた後もなおＰＦＤ２７１はフィールド酸化物２５４下に潜り込んだままである。この後、深いＮ層の打込みを実行することが可能である。
【０１０２】
これに代えて、フィールド酸化物が形成された後、フィールド酸化物２５４を通じて高エネルギでドーパントを打込むことによりＰＤＦ２７１を形成してもよい。
【０１０３】
図１２Ｏは図１２Ｋと図１２Ｌとを組合せた例を示し、ここではＰＦＤ２７１はＮウェル２５８をＰウェル２５９から分離し、Ｎ層２６４はＮ層２５６ｂを隣接するＮ層（図示せず）と繋ぎ合わせている。
【０１０４】
図１３は、ツインウェルＣＭＯＳ装置の形成に使用され得るいくつかのプロセスの概要を示す。上側に示す経路は、高い熱収支を採用した従来の拡散ウェルプロセスを表わす。下側に示す経路は、この発明に従う低い熱収支のプロセスについての２つの異なる態様を表わす。その一態様では、最初の酸化物層が形成されてから深いＮ層の打込みのために表面がマスクされる。深いＮ層が打込まれた後、分離構造の側壁部の打込みのために表面がマスクされる。代替的には、ＬＯＣＯＳプロセスを実行して、高エネルギの打込みで包み込み分離構造（図１２Ａ〜１２Ｆに示すような構造）を形成してもよい。
【０１０５】
分離構造が形成された後、それぞれマスク工程の後に相補のＮおよびＰウェルを形成することができる。従来のプロセスの場合、ならびにフロア分離および側壁部分離プロセスの場合は、ＬＯＣＯＳプロセスを実行してフィールド酸化物領域を成長させる。包み込みプロセスの場合、フィールド酸化物領域は既に形成されているため、上記相補のウェルの形成後にはプロセスは完了している。
【０１０６】
図１４Ａ〜１４Ｈは、ＮウェルおよびＰウェルの従来の拡散と、この後に行なわれる深いＮ層の打込みとを組合せた「ハイブリッド」プロセスを説明するための図である。図１４ＡはＰ基板３００上に酸化物層３０１を形成する工程を示す。酸化物層３０１の厚みはたとえば１００Å〜１μｍである。図１４Ｂにおいて、酸化物層３０１はフォトレジスト層３０３ａでマスクされており、酸化物層３０１の一部がフォトレジスト層３０３ａ内の開口部を通じてエッチングされて薄い酸化物層３０２が形成される。酸化物層３０２の厚みはたとえば５０〜１０００Åであるが、約２００Åが好ましい。フォトレジスト層３０３ａ内の開口部を通じて低エネルギでリンが打込まれ、Ｎ領域３０４が形成される。リン打込みのエネルギは８０〜１６０ｋｅＶ、ドーズ量は１Ｅ１２〜５Ｅ１３ｃｍ-2であるのが典型的である。図１４Ｃに示すように、Ｎ領域３０４が熱プロセスによって拡散させられてＮウェル３０４が形成される。この拡散は９００〜１２０℃で行なってもよいが、好ましくは約１０５０〜１１０℃で行ない、拡散時間は４〜１２時間の範囲内とし、こうすれば１〜２μｍの接合深さが実現される。
【０１０７】
次に、図１４Ｄに示すように第２のフォトレジスト層３０３ｂが堆積されてパターニングされ、酸化物層３０１における他の部分がフォトレジスト層３０３ｂ内の開口部を通じてエッチングされ、やはり約２００Åの厚みの薄い酸化物層３０６が形成される。Ｐ型ドーパント（ボロン）がフォトレジスト層３０３ｂ内の開口部を通じて打込まれ、Ｐ領域３０５が形成される。そして、図１４Ｅに示すように、Ｐ領域３０５が熱プロセスによって拡散させられてＰウェル３０５が形成される。Ｐウェル３０５の打込みおよび拡散のための条件は、先にＮウェル３０４の打込みおよび拡散について記載したものと同様である。上述のように、Ｐ基板３００はＮウェル３０４およびＰウェル３０５をいくつかずつ含むのが典型的である。
【０１０８】
ここまではプロセスは従来の高い熱収支のプロセスであり、Ｎウェル３０４およびＰウェル３０５内のドーパントプロファイルはガウスプロファイルであり、ドーピング濃度は基板表面から下方へ行くに従って増大する。
【０１０９】
次に、図１４Ｇに示すように、酸化物層３０２，３０３，３０６が剥ぎ取られてから第３のフォトレジスト層３０７が堆積され、Ｎウェル３０４およびＰウェル３０５上に開口部があるようにパターニングされる。高エネルギの打込みを用いてＰ基板３００内に深いＮ層３０７が形成される。上記打込みのエネルギは、深いＮ層３０７がＮウェル３０４および任意にはＰウェル３０５と重なりかつその下に延びるようなエネルギに定められる。打込みエネルギは１．０〜１．５ＭｅＶの範囲内であり、高体積かつ低コスト製造のためには２．３が最大値である。約２．３ＭｅＶを超えると、一般に入手可能な打込み装置では低いビーム電流および長い処理時間という問題が生じる。フォトレジスト層３０７が除去され、図１４Ｈに示す構造が得られる。
【０１１０】
図１５Ａは打込みエネルギの関数としてのシリコン内のボロンおよびリンの打込みの打込み範囲（Ｒp）を示すグラフである。曲線３１０は「チャネリング」ボロンについての範囲を示し、曲線３１２はリンおよび非チャネリングボロンについての範囲を示す。チャネリングボロンは結晶格子内のチャネルを通って動くため、その範囲は非チャネリングボロンの範囲よりも僅かに大きい。
【０１１１】
図１５Ｂはボロンおよびリンの同様の打込みについての散在のグラフ（ΔＲp）である。曲線３１４はボロンについての散在であり、曲線３１６はリンについての散在である。
【０１１２】
図１６Ａは、Ｐ＋領域３５５の最下部と深いＮ層３５４との間の、Ｐウェル３５３の中での垂直方向の寸法ＸDP（最大値）、および、Ｐ＋領域３５６の最下部と深いＮ層３５４
との間の、Ｐ基板３５１のうちの領域３５２の中での垂直方向の寸法ＸDPを示す。Ｐウェル３５３は領域３５２よりも多くドープされると仮定する。深いＮ層３５４、領域３５２およびＰ＋領域３５６により形成されるダイオード３５２ａは実質的にＰＩＮダイオードであり、一方で深いＮ層３５４およびＰウェル３５３により形成されるダイオード３５３ａはＰＮダイオードである。
【０１１３】
図１６Ｂは、ダイオード３５２ａおよび３５３ａそれぞれの降伏電圧ＢＶがＸDPに伴ってどのように変動するかを示すグラフである。ＰＩＮダイオードの場合に予想されるように、ダイオード３５２ａのＢＶはＸDPの関数として変動する（すなわち深いＮ層３５４とＰ＋領域３５６との間のＰ基板領域３５３はＰＩＮダイオードの真性領域である）。ダイオード３５３ａのＢＶは、ＸDPが距離（ＸDP）1まで下がるまで実質的に一定であり、（ＸDP）1未満の距離ではダイオード３５２ａのＢＶと一致する。ＸDPが（ＸDP）1を上回る値であればダイオード３５２ａのＢＶはより高い。図１６Ｃは、深いＮ層の打込みエネルギの関数としての降伏電位を示す。
【０１１４】
したがって、図１６Ａ〜１６Ｃからは、所望の降伏電圧を有する装置を製造するためには、深いＮ層の深さＸDPという変数をどのように制御しなければならないのかが明らかとなる。また、図１７Ａ〜１７Ｅからは、分離領域の側壁部の形成に用いる打込みの範囲という変数をどのように制御しなければならないのかが明らかとなる。図１７Ａに示すように、装置３８０は深いＮ層３８３と、側壁部としての打込み部３８４とを含み、両者は３８５で示す領域で合流する。深いＮ層３８３および側壁部の打込み部３８４は、分離領域のうちＰ基板３８１の領域３８２を取囲む部分を形成する。
【０１１５】
図１７Ｂは図１７Ａの断面Ａ−Ａ′で取られたドーパントプロファイルのグラフである。側壁部３８４はピーク濃度３８７を伴う範囲ＲP2を有し、深いＮ層はピークドーパント濃度３８８を伴う範囲ＲP1を有する。重なり領域３８５において、深いＮ層３８３と側壁部３８４とのプロファイルが重なり合い、ドーパント濃度は曲線３８６上でピーク３８７からピーク３８８へ徐々に下降する。深いＮ層３８３の最下部にて正味のドーパント濃度は深いＮ層３８３とＰ基板３８１との接合部で０になる。良好な分離を達成するためには、曲線３８６の領域でのドーピング濃度は可能な限り高いものであるのが望ましい。
【０１１６】
図１７Ｃおよび図１７Ｄは他の２つの可能性を示す。図１７Ｃでは、側壁部３８４とＮ型の埋込領域３８３とのそれぞれの範囲はより広く隔てられており、その結果、曲線３８６で表わされるドーパント濃度は、深いＮ層３８３のピーク濃度３８８を下回る最小値まで下がる。このプロファイルは図１７Ｂに示すプロファイルと比べて望ましさの点で劣る。図１７Ｄの示す実施例においては、深いＮ層３８３と側壁部３８４とは真性のＰ領域（図１７Ｅにおける断面として示す）によって隔てられる。これは一層望ましさの点で劣る実施例であるが、それは分離領域が極めて漏れが多く、装置の電気特性が予測不可能だからである。
【０１１７】
図１８Ａ〜１８Ｄは、図１７Ｄ，１７Ｅで規定された問題に対する解決策について説明する図であり、深いＮ層は、側壁部との間に隙間が残るほど深いものとしてある。図１８Ａにおいて、装置４００は２つの重なり合う打込み部４０４，４０５を含む。打込み部４０４，４０５は、異なるエネルギおよび深さで形成されて側壁部４０６を構成している。下の方の打込み部４０４は深いＮ層４０３とも重なり合っている。側壁部４０６および深いＮ層４０３は一緒になってＰ基板４０１の領域４０２を取囲む。
【０１１８】
図１８Ｂにおいて、４つの打込み部４１１，４１２，４１３，４１４が順次大きくしたエネルギおよび深さで形成されている。打込み部４１１〜４１４の各々は、その上に重なる打込み部および／またはその下地となる打込み部と重なり合って連続的な垂直の側壁部
４１９を形成する。重なり合いの領域を４１５〜４１８で示す。
【０１１９】
そしてこれらと同様に、必要とされる側壁部の高さに依存して任意の数の打込みが使用され得る。各々の打込み工程は数分の１秒だけ持続するのが典型的であり、そのため順次急速に行なわれるパルス的な打込みで壁部全体が速やかに形成可能である。図１８Ｃ，１８Ｄは、順次行なわれるパルス的な打込みにより形成された側壁部の垂直断面で取ったドーパントプロファイルのグラフである。両方の場合において打込みＮＩ1，ＮＩ2，ＮＩ3（または深いＮ層ＤＮ）の打込み範囲はそれぞれＲＰ1，ＲＰ2，ＲＰ3であり、ピークドーパント濃度は４２０，４２１，４２２である。図１８Ｄにおいて、各々の打込みでのドーズ量は同じであり、その結果、打込みが深くなるのに伴いピーク濃度は下がる。これが起こるのは、範囲が増加するのに伴い散在（ΔＲＰ）が増加するからであり、ドーズ量が同じであれば、同じ数の不純物原子はより大きな垂直距離に亘って広がり、ピークドーピング濃度は必然的に減少することになる。この影響を克服するために、図１８Ｃの実施例では、打込みが深くなるにつれてドーズ量を増加させている。その結果、ピークドーパント濃度は各々の打込みにおいてほぼ同じである。
【０１２０】
図１９Ａ〜１９Ｄは、図１８Ａ〜１８Ｄで示す種類の側壁部を有する分離領域を作製するプロセスの各工程を説明する図である。図１９Ａは、フォトレジスト層４５３内の開口部４５０を通じてＰ基板４５１内に深いＮ層４５４を打込む工程を示す。フォトレジスト層４５３が除去され、その代わりにフォトレジスト層４６０が置かれる。図１９Ｂに示すように、フォトレジスト層４６０に開口部４６２が形成され、それから、深いＮ層４５４のために用いたエネルギよりもいくらか小さなエネルギで打込み部４６１が形成される。これに続いて打込み部４６３（図１９Ｃ）および打込み部４６４（図１９Ｄ）が形成され、その各々はフォトレジスト層４６０内の同じ開口部４６２を通じて順次低くしたエネルギで形成される。このプロセスは低い温度で実行されるため、打込み４６１，４６３，４６４が水平方向に広がることが極めて少なく、このため明確に規定された垂直の側壁部が得られる。結果として得られる分離構造はＰ基板４５１の領域４５２を取囲む。
【０１２１】
図２０Ａ〜２０Ｄは、これと類似のプロセスであって、Ｐ基板４８２の表面上にフィールド酸化物領域４８１ａ，４８１ｂを成長させた後に行なわれるプロセスにおける対応の各工程を示す。フォトレジスト層４８５の開口部を通じて深いＮ層４８４が打込まれるとき、フィールド酸化物領域４８１ａ，４８１ｂは、深い分離層４８４に隆起部４８４ａ，４８４ｂの形成を引起す。また、フィールド酸化物領域４８１ａ，４８１ｂは、打込み部４８６において、深いＮ層４８４（図２０Ｂ）の隆起部４８４ａ，４８４ｂを補償する皿状の輪郭の形成を引起す。同様に、打込み部４８８，４８９の形状もまた、下地となる打込み部（図２０Ｃ，２０Ｄ）の形状を補償する皿状の形状となる。その結果、図２０Ｄに示したＰ基板４８２の領域４８３を取囲む側壁部は、図１９Ｄに示す側壁部と実質的に同じコンパクトな垂直プロファイルを有する。
【０１２２】
実際、打込みの数は、パルス的な打込みの代わりに連続的に増加させたエネルギでの打込みを行なうこととすれば無限に増加できる。側壁部全体に亘り濃度が変わらないことが望まれる場合、ドーズ量もまたエネルギとともに増大させることができる。
【０１２３】
上述のように、このプロセスで形成される側壁部は極めてコンパクトな垂直の形状を有するが、ドーパントにはいくらかの避けることのできない水平方向の拡散が生じる。図２１Ａでこれを示す。ここでは、フォトレジスト層５０６内の開口部５０７の水平方向の寸法はＹPRであるにもかかわらず、打込み部５０４，５０５はそれぞれ、いずれもＹPRよりも僅かに大きい寸法ＹNI1，ＹNI2まで横方向に拡散している。実際、打込みが深くなるのに伴い、水平方向の拡散または「散在」の程度は大きくなり、すなわちＹNI2はＹNI1よりも大きくなるのが典型的である。したがって、極めて深い分離領域を形成する必要がある
場合、この深い打込みの結果として本来的に生じる水平方向の散在の量は、装置についての所望の最小フィーチャーサイズ実現のために許容可能な量を上回るおそれがある。
【０１２４】
この問題に対する一解決策を図２１Ｂに示す。ここでは、Ｐ基板５１１内に酸化物充填トレンチ５１４が形成されている。酸化物充填トレンチ５１４は深いＮ層５１３に当接して、Ｐ基板５１１の領域５１２を取囲む分離領域を形成する。この構造を形成するためには、たとえば、深いＮ層５１３を打込み、トレンチをエッチングし、上記トレンチ内に酸化物を（ＣＶＤプロセスなどにより）堆積させ、そしてこの充填した酸化物の上側表面を平坦化する。
【０１２５】
状況によっては、酸化物充填トレンチと深い埋込層とが適切に重なり合うようにすることが実現困難な場合もある。この問題は図２１Ｃに示す技術を用いることで克服可能である。ここでは、酸化物充填トレンチ５２４を通じてリンといったＮ型ドーパントが打込まれ、すなわち打込みはトレンチに誘電体を充填した後になされる。Ｐ基板５２１の表面はフォトレジスト層５２５でマスクされる。トレンチ５２４内の酸化物は基板よりもドーパントの通過に対して僅かに抵抗が大きいため、深いＮ層５２３は、僅かにカップ状または皿状の形状となってトレンチ５２４の底部から下方へ延びて水平方向に曲がってから隣にあるトレンチ（図示せず）の底部へ上方に向くように形成される。フォトレジスト層５２５が除去されて図２１Ｄに示す構造が得られる。なお、図を明瞭にするため、深いＮ層５２３の湾曲は誇張して示してある。
【０１２６】
設計者がさらに考慮しなければならない条件としては、基板の表面における大量ドープの領域と深い層との間にパンチスルー降伏が生じる恐れがあることが挙げられる。この問題を図２２Ａ，２２Ｂで示す。図２２Ａは、Ｐ基板５３１の領域５３２が深いＮ層５３３および側壁部の打込み部５３４，５３５により取囲まれた装置５３０を示す。深いＮ層５３３は、Ｐ基板５３１の表面にあるＮ＋領域５３６から垂直距離ＸNINだけ隔てられる。これを図２２Ｂに示す装置５４０と比較されたい。装置５４０においては、上記取囲まれた領域内により大量ドープのＰウェル５３７が形成され、深いＮ層５３３が垂直距離ＸNPNでＮ＋領域５３６から隔てられており、それ以外は同じである。
【０１２７】
図２２Ｃは、Ｎ＋領域５３６および深いＮ層５３３間の降伏電圧の変動を、深いＮ層５３３の形成に用いる打込みエネルギの関数として示す図である（これは図２２Ａ，２２Ｂに示す垂直距離ＸNIN，ＸNPNと直接的に関係する）。ここに示すように、装置５４０（曲線５４２）においては、降伏電圧は深いＮ層が極めて浅くなるまで実質的に一定に留まり、パンチスルーはＶPT（ＮＰＮ）で生じる。装置５３０（曲線５４４）においては、降伏電圧は、ＶPT（ＮＰＮ）よりも大幅に高いＶPT（ＮＩＮ）でパンチスルーが生じるまで深いＮ層の打込みエネルギと比例して変動する。したがってＰウェルを設けた場合、一般的に降伏電圧は低くなるが、降伏電圧はパンチスルーが生じるまで垂直距離ＸNPNに対して比較的敏感でなくなる。取囲まれた領域内にＰ基板を「そのまま」残しておいた場合、垂直距離ＸNINが比較的大きいときは降伏電圧が高くなるが、降伏電圧はＸNINに対して敏感であり、より大きいＸNINの値でパンチスルーが生じる。
【０１２８】
高温度拡散に頼るプロセスにおいては、その結果として高温度のプロセス中にシリコン内に存在するすべてのドーパントが拡散して再び行き渡ることになる。全体の「高温時間」、すなわち基板が高温度に晒される時間は、通例プロセスの「熱収支」と呼ばれる。一般にＩＣおよびトランジスタの作製プロセスでは、異なる期間における異なった温度拡散が生じ得る一連の工程が用いられるため、大きく異なる複数のプロセスの累積熱収支を温度および時間のみを用いて比較することは一般に容易ではない。しかしいずれのプロセスにおいても、シリコン内に導入される最初のドーパントは実際にプロセスの熱収支全体に亘って拡散を経験するため、プロセスの「熱収支」は最初のドーパントが基板内に導入さ
れる時点から測定される。熱処理中のこのようなドーパントの動きは、A. S. グローブ、「半導体装置についての物理および技術」、１９６７年、第５０頁、に記載のフィックの拡散法則によって支配され、これは時間、拡散率および打込みドーズ量Ｑの関数として濃度のガウスドーパントプロファイルＮ（ｘ）を記述する式として挙げられている。これは以下の式で与えられる。
【０１２９】
【数１】
2005536057.tif 000004
【０１３０】
ここでＤは基板内のドーパントの拡散率、ｔは時間、そしてＮｏは拡散における所与の時間での表面濃度である。Ｎｏは以下の式により打込みドーズ量Ｑに関して表わされる。
【０１３１】
【数２】
2005536057.tif 000005
【０１３２】
上記２つの式をまとめると、熱収支Ｄｔの増加に比例して、表面濃度Ｎｏそして任意の深さでのドーパント濃度Ｎ（ｘ）がともに下がることがわかる。この式を、任意の拡散の接合深さｘｊについて並び変えると
【０１３３】
【数３】
2005536057.tif 000006
【０１３４】
となり、ここでＮ（ｘｊ）は、拡散して入る反対の導電型の層におけるバックグラウンドドーピングの濃度である。よって、接合の深さはその「Ｄｔ」の熱収支の平方根とほぼ比例する。したがってＤｔを用いれば、各々の部分についてのＤｔ値をプロセス全体についての総Ｄｔへ単に合計することによって、異なる時間および温度における一連の多くの拡散または単一の拡散を記述することが可能である。
【０１３５】
拡散率Ｄは温度Ｔおよびドーパントの種類（たとえばボロンＢ、リンＰ、砒素ＡｓまたはアンチモンＳｂ）の関数であり、さらにリンなどのいくつかの場合には、拡散率Ｄは僅かに濃度にも依存する。このようなドーパントの拡散率は、O.D.トラップ（O. D. Trapp）他、「半導体技術ハンドブック（Semiconductor Technology Handbook）」、１９８０年（編）、第４〜６頁において、またはシミュレーションによって与えられる。
【０１３６】
この発明に従うプロセスでは、たとえば下記の表Ｉに示すものなど極めて低い熱収支のプロセスを用いることができ、大半の拡散すなわち最大のＤｔはゲート酸化物の形成中およびＳ／Ｄ打込み酸化中に生じる。より高い温度のゲート酸化（８５０℃）とする動機は高品質の酸化物を得ることである。Ｓ／Ｄ打込み酸化を用いて、元から堆積されるゲートのサイドウォールスペーサのサイドウォール酸化物を密にする。
【０１３７】
【表３】
2005536057.tif 000007
【０１３８】
したがって、累積熱収支は、個々の工程すべてについてのＤＴ値すべての総和である。上述のプロセス例においては、ボロンについての総Ｄｔは０．０００８５μｍ2であり、リンについては０．０１１１０μｍ2である。一般的に、低熱収支とは、熱収支の大半が８５０℃で合計４時間未満で起こるものか、または（プロセスフローの多様性を考慮して）総Ｄｔ熱収支が、ボロンの場合０．０３μｍ2未満もしくはリンの場合０．０５μｍ2のものである。
【０１３９】
代替的な実施例では、フィールド酸化または部分的なウェル拡散のための中間熱収支が用いられ、これはたとえば１０００℃以上１１００℃未満の温度で２〜３時間の高温時間を含む（表ＩＩを参照）。この期間中、特に打込まれた深い層において、ドーパントは許容不可能ではないとは言えかなり再び行き渡る場合がある。中間熱収支は、Ｄｔ値がボロンの場合０．３μｍ2未満およびリンの場合０．５μｍ2未満のものによって近似され得るが、または低熱収支プロセスフローよりも約１桁高いものであってもよい。
【０１４０】
【表４】
2005536057.tif 000008
【０１４１】
これとは対照的に、表ＩＩＩで例示した深い高電圧ウェル、深い分離接合、高電圧バイポーラベース拡散およびＤＭＯＳトランジスタボディ拡散のために用いられる従来の高熱収支プロセスは極めて長時間にわたる拡散を含むことがあり、これは必要な深さに依存して３時間から１５時間が典型的である。このような拡散によって、すべてのドーパント、特に埋込まれた深い層または接合が顕著に再び行き渡る。
【０１４２】
【表５】
2005536057.tif 000009
【０１４３】
以上の各実施例は限定的でなく例示的なものとして扱われるべきである。この発明の広範囲な原理に従う多くの追加的な実施例が当業者には明らかであろう。
【図面の簡単な説明】
【０１４４】
【図１Ａ】公知のＣＭＯＳ構造を説明する図である。
【図１Ｂ】公知のＣＭＯＳ構造を説明する図である。
【図１Ｃ】図１Ｂに示すＣＭＯＳ構造の形成のプロセスフローである。
【図２Ａ】図１Ｃに示すプロセスよりも新式のプロセスを用いて製造されたＣＭＯＳ装置を示す図である。
【図２Ｂ】図１Ｃに示すプロセスよりも新式のプロセスを用いて製造されたＣＭＯＳ装置を示す図である。
【図２Ｃ】図２Ａおよび図２ＢのＣＭＯＳ装置の作製に用いられ得るプロセスを説明する図である。
【図３Ａ】バイポーラ装置の作製から発展させた技術を用いたＣＭＯＳ装置の作製の一手法を説明する図である。
【図３Ｂ】バイポーラ装置の作製から発展させた技術を用いたＣＭＯＳ装置の作製の一手法を説明する図である。
【図３Ｃ】図３Ａおよび図３Ｂに示す断面におけるドーピング濃度対基板内深さのグラフである。
【図３Ｄ】図３Ａおよび図３Ｂに示す断面におけるドーピング濃度対基板内深さのグラフである。
【図３Ｅ】図３Ａおよび図３Ｂに示す断面におけるドーピング濃度対基板内深さのグラフである。
【図４Ａ】図３Ａおよび図３Ｂに示すＣＭＯＳ装置の模式的な回路図である。
【図４Ｂ】やはり図３Ａおよび図３Ｂの装置の作製に用いるプロセスから形成可能なＰＮＰバイポーラトランジスタの模式的な回路図である。
【図５Ａ】３つの埋込層を含むＣＭＯＳ装置を説明する図である。
【図５Ｂ】図５ＡのＣＭＯＳ装置の作製プロセスを示す図である。
【図５Ｃ】図５Ａに示すＣＭＯＳ装置のドーパントプロファイルを示す図である。
【図５Ｄ】図５Ａに示すＣＭＯＳ装置の模式図である。
【図６Ａ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｂ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｃ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｄ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｅ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｆ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｇ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｈ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｉ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｊ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｋ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｌ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｍ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｎ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｏ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｐ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｑ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｒ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｓ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｔ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｕ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｖ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｗ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図７Ａ】この発明に従う図６Ａ〜６Ｗに示す要素のいくつかを含む装置を説明する図であって、完全分離型ＣＭＯＳ装置と、分離型ＮＰＮトランジスタと、Ｎチャネルの少量ドープのドレインＭＯＳＦＥＴ（ＬＤＭＯＳ）と、横方向二重打込みＰチャネルＬＤＭＯＳと、基板ＰＮＰトランジスタと、非分離型のＮＭＯＳＦＥＴとを含むものである。
【図７Ｂ】この発明に従う図６Ａ〜６Ｗに示す要素のいくつかを含む装置を説明する図であって、完全分離型ＣＭＯＳ装置と、分離型ＮＰＮトランジスタと、Ｎチャネルの少量ドープのドレインＭＯＳＦＥＴ（ＬＤＭＯＳ）と、横方向二重打込みＰチャネルＬＤＭＯＳと、基板ＰＮＰトランジスタと、非分離型のＮＭＯＳＦＥＴとを含むものである。
【図７Ｃ】この発明に従う図６Ａ〜６Ｗに示す要素のいくつかを含む装置を説明する図であって、完全分離型ＣＭＯＳ装置と、分離型ＮＰＮトランジスタと、Ｎチャネルの少量ドープのドレインＭＯＳＦＥＴ（ＬＤＭＯＳ）と、横方向二重打込みＰチャネルＬＤＭＯＳと、基板ＰＮＰトランジスタと、非分離型のＮＭＯＳＦＥＴとを含むものである。
【図８Ａ】この発明に従う分離されたＰウェルを形成するプロセスの一工程を説明する図である。
【図８Ｂ】この発明に従う分離されたＰウェルを形成するプロセスの一工程を説明する図である。
【図８Ｃ】この発明に従う分離されたＰウェルを形成するプロセスの一工程を説明する図である。
【図８Ｄ】この発明に従う分離されたＰウェルを形成するプロセスの一工程を説明する図である。
【図８Ｅ】この発明に従う分離されたＰウェルを形成するプロセスの一工程を説明する図である。
【図８Ｆ】この発明に従う分離されたＰウェルを形成するプロセスの一工程を説明する図である。
【図８Ｇ】この発明に従う分離されたＰウェルを形成するプロセスの一工程を説明する図である。
【図８Ｈ】この発明に従う分離されたＰウェルを形成するプロセスの一工程を説明する図である。
【図９Ａ】図７Ａに示す装置を表わす模式図である。
【図９Ｂ】図７Ａに示す装置を表わす模式図である。
【図９Ｃ】図７Ｂに示す装置を表わす模式図である。
【図９Ｄ】図７Ｃに示す装置を表わす模式図である。
【図９Ｅ】図７Ｃに示す装置を表わす模式図である。
【図９Ｆ】図７Ｃに示す装置を表わす模式図である。
【図９Ｇ】図７Ｂに示す装置を表わす模式図である。
【図１０Ａ】分離構造をなおもたらしながら基板内のＮ型の深い分離層の深さを変更させるにはどうすればよいかを説明する図である。
【図１０Ｂ】分離構造をなおもたらしながら基板内のＮ型の深い分離層の深さを変更させるにはどうすればよいかを説明する図である。
【図１０Ｃ】分離構造をなおもたらしながら基板内のＮ型の深い分離層の深さを変更させるにはどうすればよいかを説明する図である。
【図１０Ｄ】分離構造をなおもたらしながら基板内のＮ型の深い分離層の深さを変更させるにはどうすればよいかを説明する図である。
【図１０Ｅ】分離構造をなおもたらしながら基板内のＮ型の深い分離層の深さを変更させるにはどうすればよいかを説明する図である。
【図１０Ｆ】分離構造をなおもたらしながら基板内のＮ型の深い分離層の深さを変更させるにはどうすればよいかを説明する図である。
【図１１Ａ】段差酸化物を用いた分離領域形成方法の一工程を示す図である。
【図１１Ｂ】段差酸化物を用いた分離領域形成方法の一工程を示す図である。
【図１１Ｃ】段差酸化物を用いた分離領域形成方法の一工程を示す図である。
【図１１Ｄ】段差酸化物を用いた分離領域形成方法の一工程を示す図である。
【図１１Ｅ】段差酸化物を用いた分離領域形成方法の一工程を示す図である。
【図１１Ｆ】段差酸化物を用いた分離領域形成方法の一工程を示す図である。
【図１１Ｇ】段差酸化物を用いた分離領域形成方法の一工程を示す図である。
【図１２Ａ】ＬＯＣＯＳ技術を用いた分離構造形成プロセスの一工程を示す図である。
【図１２Ｂ】ＬＯＣＯＳ技術を用いた分離構造形成プロセスの一工程を示す図である。
【図１２Ｃ】ＬＯＣＯＳ技術を用いた分離構造形成プロセスの一工程を示す図である。
【図１２Ｄ】ＬＯＣＯＳ技術を用いた分離構造形成プロセスの一工程を示す図である。
【図１２Ｅ】ＬＯＣＯＳ技術を用いた分離構造形成プロセスの一工程を示す図である。
【図１２Ｆ】ＬＯＣＯＳ技術を用いた分離構造形成プロセスの一工程を示す図である。
【図１２Ｇ】図１２Ａ〜１２Ｆに示すプロセスの一変形例を説明する図である。
【図１２Ｈ】図１２Ａ〜１２Ｆに示すプロセスの一変形例を説明する図である。
【図１２Ｉ】図１２Ａ〜１２Ｆに示すプロセスの一変形例を説明する図である。
【図１２Ｊ】図１２Ａ〜１２Ｆに示すプロセスの一変形例を説明する図である。
【図１２Ｋ】図１２Ａ〜１２Ｆに示すプロセスの一変形例を説明する図である。
【図１２Ｌ】図１２Ａ〜１２Ｆに示すプロセスの一変形例を説明する図である。
【図１２Ｍ】図１２Ａ〜１２Ｆに示すプロセスの一変形例を説明する図である。
【図１２Ｎ】図１２Ａ〜１２Ｆに示すプロセスの一変形例を説明する図である。
【図１２Ｏ】図１２Ａ〜１２Ｆに示すプロセスの一変形例を説明する図である。
【図１３】完全分離型ツインウェルＣＭＯＳ装置の形成に用いられ得るいくつかのプロセスを説明する図である。
【図１４Ａ】従来のＮウェルおよびＰウェルの拡散と、これに続いて行なわれる深い分離Ｎ層の打込みとを組合せた「ハイブリッド」プロセスの一工程を説明する図である。
【図１４Ｂ】「ハイブリッド」プロセスの一工程を説明する図である。
【図１４Ｃ】「ハイブリッド」プロセスの一工程を説明する図である。
【図１４Ｄ】「ハイブリッド」プロセスの一工程を説明する図である。
【図１４Ｅ】「ハイブリッド」プロセスの一工程を説明する図である。
【図１４Ｆ】「ハイブリッド」プロセスの一工程を説明する図である。
【図１４Ｇ】「ハイブリッド」プロセスの一工程を説明する図である。
【図１４Ｈ】「ハイブリッド」プロセスの一工程を説明する図である。
【図１５Ａ】ボロンおよびリンの打込みの打込み範囲（Ｒp）を打込みエネルギの関数として示すグラフである。
【図１５Ｂ】図１５Ａと類似のボロンおよびリンの打込みについての散在（ΔＲp）のグラフである。
【図１６Ａ】Ｐ＋領域の最下部と深い分離Ｎ層との間の、Ｐウェルの中での垂直寸法、および、Ｐ＋領域の最下部と深い分離Ｎ層との間の、Ｐ基板の領域の中での垂直寸法を示す図である。
【図１６Ｂ】ダイオードの降伏電圧が図１６Ａに示す垂直寸法に伴ってどのように変動するかを示すグラフである。
【図１６Ｃ】降伏電位を深い分離Ｎ層の打込みエネルギの関数として示す図である。
【図１７Ａ】効果的な分離領域を得るためには分離領域の側壁部の形成に用いる打込みの範囲をどのように制御しなければならないかを説明する図である。
【図１７Ｂ】効果的な分離領域を得るためには分離領域の側壁部の形成に用いる打込みの範囲をどのように制御しなければならないかを説明する図である。
【図１７Ｃ】効果的な分離領域を得るためには分離領域の側壁部の形成に用いる打込みの範囲をどのように制御しなければならないかを説明する図である。
【図１７Ｄ】効果的な分離領域を得るためには分離領域の側壁部の形成に用いる打込みの範囲をどのように制御しなければならないかを説明する図である。
【図１７Ｅ】効果的な分離領域を得るためには分離領域の側壁部の形成に用いる打込みの範囲をどのように制御しなければならないかを説明する図である。
【図１８Ａ】一連の打込みを用いて分離領域の垂直方向の側壁部を形成するにはどうすればよいかを説明する図である。
【図１８Ｂ】一連の打込みを用いて分離領域の垂直方向の側壁部を形成するにはどうすればよいかを説明する図である。
【図１８Ｃ】一連の打込みを用いて分離領域の垂直方向の側壁部を形成するにはどうすればよいかを説明する図である。
【図１８Ｄ】一連の打込みを用いて分離領域の垂直方向の側壁部を形成するにはどうすればよいかを説明する図である。
【図１９Ａ】図１８Ａ〜１８Ｄに示す種類の側壁部を有する分離領域の作製プロセスの一工程を説明する図である。
【図１９Ｂ】図１８Ａ〜１８Ｄに示す種類の側壁部を有する分離領域の作製プロセスの一工程を説明する図である。
【図１９Ｃ】図１８Ａ〜１８Ｄに示す種類の側壁部を有する分離領域の作製プロセスの一工程を説明する図である。
【図１９Ｄ】図１８Ａ〜１８Ｄに示す種類の側壁部を有する分離領域の作製プロセスの一工程を説明する図である。
【図２０Ａ】図１９Ａ〜１９Ｄに示すプロセスと類似のプロセスにおいて、基板表面上にフィールド酸化物領域を成長させた後に実行される工程のうちの一工程を示す図である。
【図２０Ｂ】このプロセスの一工程を示す図である。
【図２０Ｃ】このプロセスの一工程を示す図である。
【図２０Ｄ】このプロセスの一工程を示す図である。
【図２１Ａ】分離領域の側壁部における打込みの水平方向の拡散を説明する図である。
【図２１Ｂ】深い分離層および酸化物充填トレンチによって形成される分離構造を説明する図である。
【図２１Ｃ】酸化物充填トレンチを通じての打込みにより形成される分離構造を説明する図である。
【図２１Ｄ】酸化物充填トレンチを通じての打込みにより形成される分離構造を説明する図である。
【図２２Ａ】或る分離構造を示す図であって、さらに深い分離層と基板表面における大量ドープの領域との間の、当該分離構造の中での垂直方向の隔たりを示す図である。
【図２２Ｂ】或る分離構造を示す図であって、さらに深い分離層と基板表面における大量ドープの領域との間の、当該分離構造の中での垂直方向の隔たりを示す図である。
【図２２Ｃ】図２２Ａおよび図２２Ｂに示す各構造における深い分離層と大量ドープの領域との間の降伏電圧のグラフである。
【図１Ａ】
2005536057.tif 000010
【図１Ｂ】
2005536057.tif 000011
【図１Ｃ】
2005536057.tif 000012
【図２Ａ】
2005536057.tif 000013
【図２Ｂ】
2005536057.tif 000014
【図２Ｃ】
2005536057.tif 000015
【図３Ａ】
2005536057.tif 000016
【図３Ｂ】
2005536057.tif 000017
【図３Ｃ】
2005536057.tif 000018
【図３Ｄ】
2005536057.tif 000019
【図３Ｅ】
2005536057.tif 000020
【図４Ａ】
2005536057.tif 000021
2005536057.tif 000022
【図５Ａ】
2005536057.tif 000023
【図５Ｂ】
2005536057.tif 000024
【図５Ｃ】
2005536057.tif 000025
【図５Ｄ】
2005536057.tif 000026
【図６Ａ】
2005536057.tif 000027
【図６Ｂ】
2005536057.tif 000028
【図６Ｃ】
2005536057.tif 000029
【図６Ｄ】
2005536057.tif 000030
【図６Ｅ】
2005536057.tif 000031
【図６Ｆ】
2005536057.tif 000032
【図６Ｇ】
2005536057.tif 000033
【図６Ｈ】
2005536057.tif 000034
【図６Ｉ】
2005536057.tif 000035
【図６Ｊ】
2005536057.tif 000036
【図６Ｋ】
2005536057.tif 000037
【図６Ｌ】
2005536057.tif 000038
【図６Ｍ】
2005536057.tif 000039
【図６Ｎ】
2005536057.tif 000040
【図６Ｏ】
2005536057.tif 000041
【図６Ｐ】
2005536057.tif 000042
【図６Ｑ】
2005536057.tif 000043
【図６Ｒ】
2005536057.tif 000044
【図６Ｓ】
2005536057.tif 000045
【図６Ｔ】
2005536057.tif 000046
【図６Ｕ】
2005536057.tif 000047
【図６Ｖ】
2005536057.tif 000048
【図７Ａ】
2005536057.tif 000049
【図７Ｂ】
2005536057.tif 000050
【図７Ｃ】
2005536057.tif 000051
【図８Ａ】
2005536057.tif 000052
2005536057.tif 000053
【図８Ｃ】
2005536057.tif 000054
【図８Ｄ】
2005536057.tif 000055
【図８Ｅ】
2005536057.tif 000056
【図８Ｆ】
2005536057.tif 000057
【図８Ｇ】
2005536057.tif 000058
【図８Ｈ】
2005536057.tif 000059
2005536057.tif 000060
2005536057.tif 000061
【図１０Ａ】
2005536057.tif 000062
【図１０Ｂ】
2005536057.tif 000063
【図１０Ｃ】
2005536057.tif 000064
【図１０Ｄ】
2005536057.tif 000065
【図１０Ｅ】
2005536057.tif 000066
【図１０Ｆ】
2005536057.tif 000067
【図１１Ａ】
2005536057.tif 000068
【図１１Ｂ】
2005536057.tif 000069
【図１１Ｃ】
2005536057.tif 000070
【図１１Ｄ】
2005536057.tif 000071
【図１１Ｅ】
2005536057.tif 000072
【図１１Ｆ】
2005536057.tif 000073
【図１１Ｇ】
2005536057.tif 000074
【図１２Ａ】
2005536057.tif 000075
【図１２Ｂ】
2005536057.tif 000076
【図１２Ｃ】
2005536057.tif 000077
【図１２Ｄ】
2005536057.tif 000078
【図１２Ｅ】
2005536057.tif 000079
【図１２Ｆ】
2005536057.tif 000080
【図１２Ｇ】
2005536057.tif 000081
【図１２Ｈ】
2005536057.tif 000082
【図１２Ｉ】
2005536057.tif 000083
【図１２Ｊ】
2005536057.tif 000084
【図１２Ｋ】
2005536057.tif 000085
【図１２Ｌ】
2005536057.tif 000086
【図１２Ｍ】
2005536057.tif 000087
【図１２Ｎ】
2005536057.tif 000088
【図１２Ｏ】
2005536057.tif 000089
【図１３】
2005536057.tif 000090
【図１４Ａ】
2005536057.tif 000091
【図１４Ｂ】
2005536057.tif 000092
【図１４Ｃ】
2005536057.tif 000093
【図１４Ｄ】
2005536057.tif 000094
【図１４Ｅ】
2005536057.tif 000095
【図１４Ｆ】
2005536057.tif 000096
【図１４Ｇ】
2005536057.tif 000097
【図１４Ｈ】
2005536057.tif 000098
【図１５Ａ】
2005536057.tif 000099
【図１５Ｂ】
2005536057.tif 000100
【図１６Ａ】
2005536057.tif 000101
【図１６Ｂ】
2005536057.tif 000102
【図１６Ｃ】
2005536057.tif 000103
【図１７Ａ】
2005536057.tif 000104
【図１７Ｂ】
2005536057.tif 000105
【図１７Ｃ】
2005536057.tif 000106
【図１７Ｄ】
2005536057.tif 000107
【図１７Ｅ】
2005536057.tif 000108
【図１８Ａ】
2005536057.tif 000109
【図１８Ｂ】
2005536057.tif 000110
【図１８Ｃ】
2005536057.tif 000111
【図１８Ｄ】
2005536057.tif 000112
【図１９Ａ】
2005536057.tif 000113
【図１９Ｂ】
2005536057.tif 000114
【図１９Ｃ】
2005536057.tif 000115
【図１９Ｄ】
2005536057.tif 000116
【図２０Ａ】
2005536057.tif 000117
【図２０Ｂ】
2005536057.tif 000118
【図２０Ｃ】
2005536057.tif 000119
【図２０Ｄ】
2005536057.tif 000120
【図２１Ａ】
2005536057.tif 000121
【図２１Ｂ】
2005536057.tif 000122
【図２１Ｃ】
2005536057.tif 000123
【図２１Ｄ】
2005536057.tif 000124
【図２２Ａ】
2005536057.tif 000125
【図２２Ｂ】
2005536057.tif 000126
【図２２Ｃ】
2005536057.tif 000127
【手続補正書】
【提出日】平成17年4月12日(2005.4.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
発明の説明
図６Ａ〜６Ｖは、この発明の方法を用いて形成され得るいくつかの基本的な構造を例示する。ここでの一般的な目的は、打込まれた「表面下」の深い層の上に亘って位置した或る数の打込みウェルを形成することである。これらは実際、使用できる装置を製造する際に種々の態様で組合せることのできる「構成単位」である。ここに記載の打込まれた深い層は、従来の「埋込層」とは対照的なものであり、後者はエピタキシャル層の成長前および成長中にエピタキシャル層の最下部に形成される。このようなエピタキシャル前に形成された埋込層では必然的にエピタキシャル層の成長中にドーパントが再び行き渡る現象が見られる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
図６Ｎは、Ｐ基板１３０の中にある打込まれた表面下のＰ層１３６を示す。この実施例にはＰＮ接合がないが、反対または「レトログレード」のドーピング濃度があり、すなわちＰ型不純物のドーピング濃度は基板１３０の表面から深いＰ層１３６へ下方向で増加する。図６ＯはＰウェル１３４が完全に打込まれて深いＰ層１３６と合流する場合を示す。この構造でもまたレトログレードのドーピング濃度があり得る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
図６Ｐ〜６Ｒは、深いＮ分離層１３１および深いＰ層１３６をともにＰ基板１３０の中に含む構造を示す。深い層１３１，１３６の横方向の寸法は異なっているため、これらを形成するために用いるマスクも異なることになる。深い層１３１の形成に用いるマスクに
ある開口は、深い層１３６の形成に用いるマスクにある開口よりも幅広である。実施例によっては、同じマスクを用いて深いＮ層と深いＰ層とを形成することもでき、この場合上記の各層はほぼ同じ横方向の寸法を有する。図６Ｐは、深いＰ層１３６が深いＮ層１３１から上方および下方の両方向に延びるところを示す。図６Ｑは深いＰ層１３６が深いＮ層１３１から上方にのみ延びるところを示す。図６Ｒは深いＰ層１３６が深いＮ層１３１から下方にのみ延びるところを示す。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
図６Ｑに示す構造を実現するには、深いＰ層１３６を打込む際、深いＮ層１３１についての打込み範囲よりも小さい打込み範囲が生じるような打込みエネルギを用いればよい。図６Ｒに示す構造を実現するには、深いＰ層１３６を打込む際、深いＮ層１３１よりも深い打込み範囲が生じるようなエネルギを用いればよい。図６Ｐの構造を実現するには、深いＰ層１３６を形成する際、一方が深いＮ層１３１よりも深く他方が深いＮ層１３１よりも浅い２つの打込みを用いればよい。図６Ｐの構造を作製するもう１つの方法においては、ボロンの単一の打込みによって深いＰ層１３６を形成し、この打込みは、深いＮ層１３１の形成に用いるリン打込みと範囲が同じだがドーズ量はより低い。深いＮ層１３１より上および下における深いＰ層１３６の露出部分は、いずれの所与の深さにおいてもボロンの散在の程度がリンよりも大きいことから生じる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
図６Ｓの示す実施例は、Ｐウェル１３４、深いＰ層１３６および深いＮ層１３１を含み、Ｐウェル１３４および深いＰ層１３６は深いＮ層１３１の上に載っている。Ｐウェル１３４および深いＰ層１３６はレトログレードのドーピング濃度を有することになる。図６Ｔは図６Ｓと同様であるが、ただし深いＮ層１３１からは深いＰ層１３６が上方および下方の両方に延び、２つの打込みのうち１つを含む。図６Ｕもまた図６Ｓと類似するが、深いＰ層１３６が深いＮ層１３１から隔てられているところを示す。Ｐ基板のうち深いＰ層１３６と深いＮ層１３１とを隔てる部分は、エピタキシャルプロセスでなく打込みエネルギの異なりによって形成されるため、隔たりの間隔は高精度で定めることができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
図６Ｖは、図６Ｌに示すＮウェルと類似して、Ｎウェル１３５がＰウェル１３４および深いＰ層１３６まわりに打込まれたところを示す。Ｐウェル１３４および深いＰ層１３６は図６Ｓに示す構造と同様に配置される。このように、図６Ｖは、完全に分離したレトログレードのＰウェルが極めて精度よくかつ最小限の熱収支で形成され得ることを示している。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
要約すると、図６Ａ〜６Ｖは、この発明の原理を用いれば、エピタキシャル成長に頼ることなしに驚くほど多種多様にわたる構造が作製可能であることを示している。エピタキシャルプロセスが関与していないため、構造の各構成要素は、極めて精度よく、かつ横方向の動きおよびばらつきがより少なく、さらに降伏電圧に対しより大きな制御性をもって形成され得る。さらにドーピングの濃度は、基板の表面から下方に延びる通常のガウスプロファイル、または、反対すなわちレトログレードのプロファイル（基板の表面へと上方に延びるガウスプロファイル）のいずれかであり得る。打込みの組合せを用いて非ガウスプロファイルを合成することもできる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
図７Ａ〜７Ｃは、図６Ａ〜６Ｖに示す要素のいくつかを含むＣＭＯＳ構造を例示する。これらの構造すべては、エピタキシャル層を成長させる必要なしにモノリシックな一体化が可能である。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１４４
【補正方法】変更
【補正の内容】
【０１４４】
【図１Ａ】公知のＣＭＯＳ構造を説明する図である。
【図１Ｂ】公知のＣＭＯＳ構造を説明する図である。
【図１Ｃ】図１Ｂに示すＣＭＯＳ構造の形成のプロセスフローである。
【図２Ａ】図１Ｃに示すプロセスよりも新式のプロセスを用いて製造されたＣＭＯＳ装置を示す図である。
【図２Ｂ】図１Ｃに示すプロセスよりも新式のプロセスを用いて製造されたＣＭＯＳ装置を示す図である。
【図２Ｃ】図２Ａおよび図２ＢのＣＭＯＳ装置の作製に用いられ得るプロセスを説明する図である。
【図３Ａ】バイポーラ装置の作製から発展させた技術を用いたＣＭＯＳ装置の作製の一手法を説明する図である。
【図３Ｂ】バイポーラ装置の作製から発展させた技術を用いたＣＭＯＳ装置の作製の一手法を説明する図である。
【図３Ｃ】図３Ａおよび図３Ｂに示す断面におけるドーピング濃度対基板内深さのグラフである。
【図３Ｄ】図３Ａおよび図３Ｂに示す断面におけるドーピング濃度対基板内深さのグラフである。
【図３Ｅ】図３Ａおよび図３Ｂに示す断面におけるドーピング濃度対基板内深さのグラフである。
【図４Ａ】図３Ａおよび図３Ｂに示すＣＭＯＳ装置の模式的な回路図である。
【図４Ｂ】やはり図３Ａおよび図３Ｂの装置の作製に用いるプロセスから形成可能なＰＮＰバイポーラトランジスタの模式的な回路図である。
【図５Ａ】３つの埋込層を含むＣＭＯＳ装置を説明する図である。
【図５Ｂ】図５ＡのＣＭＯＳ装置の作製プロセスを示す図である。
【図５Ｃ】図５Ａに示すＣＭＯＳ装置のドーパントプロファイルを示す図である。
【図５Ｄ】図５Ａに示すＣＭＯＳ装置の模式図である。
【図６Ａ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｂ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｃ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｄ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｅ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｆ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｇ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｈ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｉ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｊ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｋ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｌ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｍ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｎ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｏ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｐ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｑ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｒ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｓ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｔ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｕ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図６Ｖ】この発明の方法を用いて形成され得る一基本構造を説明する図である。
【図７Ａ】この発明に従う図６Ａ〜６Ｖに示す要素のいくつかを含む装置を説明する図であって、完全分離型ＣＭＯＳ装置と、分離型ＮＰＮトランジスタと、Ｎチャネルの少量ドープのドレインＭＯＳＦＥＴ（ＬＤＭＯＳ）と、横方向二重打込みＰチャネルＬＤＭＯＳと、基板ＰＮＰトランジスタと、非分離型のＮＭＯＳＦＥＴとを含むものである。
【図７Ｂ】この発明に従う図６Ａ〜６Ｖに示す要素のいくつかを含む装置を説明する図であって、完全分離型ＣＭＯＳ装置と、分離型ＮＰＮトランジスタと、Ｎチャネルの少量ドープのドレインＭＯＳＦＥＴ（ＬＤＭＯＳ）と、横方向二重打込みＰチャネルＬＤＭＯＳと、基板ＰＮＰトランジスタと、非分離型のＮＭＯＳＦＥＴとを含むものである。
【図７Ｃ】この発明に従う図６Ａ〜６Ｖに示す要素のいくつかを含む装置を説明する図であって、完全分離型ＣＭＯＳ装置と、分離型ＮＰＮトランジスタと、Ｎチャネルの少量ドープのドレインＭＯＳＦＥＴ（ＬＤＭＯＳ）と、横方向二重打込みＰチャネルＬＤＭＯＳと、基板ＰＮＰトランジスタと、非分離型のＮＭＯＳＦＥＴとを含むものである。
【図８Ａ】この発明に従う分離されたＰウェルを形成するプロセスの一工程を説明する図である。
【図８Ｂ】この発明に従う分離されたＰウェルを形成するプロセスの一工程を説明する図である。
【図８Ｃ】この発明に従う分離されたＰウェルを形成するプロセスの一工程を説明する図である。
【図８Ｄ】この発明に従う分離されたＰウェルを形成するプロセスの一工程を説明する図である。
【図８Ｅ】この発明に従う分離されたＰウェルを形成するプロセスの一工程を説明する図である。
【図８Ｆ】この発明に従う分離されたＰウェルを形成するプロセスの一工程を説明する図である。
【図８Ｇ】この発明に従う分離されたＰウェルを形成するプロセスの一工程を説明する図である。
【図８Ｈ】この発明に従う分離されたＰウェルを形成するプロセスの一工程を説明する図である。
【図９Ａ】図７Ａに示す装置を表わす模式図である。
【図９Ｂ】図７Ａに示す装置を表わす模式図である。
【図９Ｃ】図７Ｂに示す装置を表わす模式図である。
【図９Ｄ】図７Ｃに示す装置を表わす模式図である。
【図９Ｅ】図７Ｃに示す装置を表わす模式図である。
【図９Ｆ】図７Ｃに示す装置を表わす模式図である。
【図９Ｇ】図７Ｂに示す装置を表わす模式図である。
【図１０Ａ】分離構造をなおもたらしながら基板内のＮ型の深い分離層の深さを変更させるにはどうすればよいかを説明する図である。
【図１０Ｂ】分離構造をなおもたらしながら基板内のＮ型の深い分離層の深さを変更させるにはどうすればよいかを説明する図である。
【図１０Ｃ】分離構造をなおもたらしながら基板内のＮ型の深い分離層の深さを変更させるにはどうすればよいかを説明する図である。
【図１０Ｄ】分離構造をなおもたらしながら基板内のＮ型の深い分離層の深さを変更させるにはどうすればよいかを説明する図である。
【図１０Ｅ】分離構造をなおもたらしながら基板内のＮ型の深い分離層の深さを変更させるにはどうすればよいかを説明する図である。
【図１０Ｆ】分離構造をなおもたらしながら基板内のＮ型の深い分離層の深さを変更させるにはどうすればよいかを説明する図である。
【図１１Ａ】段差酸化物を用いた分離領域形成方法の一工程を示す図である。
【図１１Ｂ】段差酸化物を用いた分離領域形成方法の一工程を示す図である。
【図１１Ｃ】段差酸化物を用いた分離領域形成方法の一工程を示す図である。
【図１１Ｄ】段差酸化物を用いた分離領域形成方法の一工程を示す図である。
【図１１Ｅ】段差酸化物を用いた分離領域形成方法の一工程を示す図である。
【図１１Ｆ】段差酸化物を用いた分離領域形成方法の一工程を示す図である。
【図１１Ｇ】段差酸化物を用いた分離領域形成方法の一工程を示す図である。
【図１２Ａ】ＬＯＣＯＳ技術を用いた分離構造形成プロセスの一工程を示す図である。
【図１２Ｂ】ＬＯＣＯＳ技術を用いた分離構造形成プロセスの一工程を示す図である。
【図１２Ｃ】ＬＯＣＯＳ技術を用いた分離構造形成プロセスの一工程を示す図である。
【図１２Ｄ】ＬＯＣＯＳ技術を用いた分離構造形成プロセスの一工程を示す図である。
【図１２Ｅ】ＬＯＣＯＳ技術を用いた分離構造形成プロセスの一工程を示す図である。
【図１２Ｆ】ＬＯＣＯＳ技術を用いた分離構造形成プロセスの一工程を示す図である。
【図１２Ｇ】図１２Ａ〜１２Ｆに示すプロセスの一変形例を説明する図である。
【図１２Ｈ】図１２Ａ〜１２Ｆに示すプロセスの一変形例を説明する図である。
【図１２Ｉ】図１２Ａ〜１２Ｆに示すプロセスの一変形例を説明する図である。
【図１２Ｊ】図１２Ａ〜１２Ｆに示すプロセスの一変形例を説明する図である。
【図１２Ｋ】図１２Ａ〜１２Ｆに示すプロセスの一変形例を説明する図である。
【図１２Ｌ】図１２Ａ〜１２Ｆに示すプロセスの一変形例を説明する図である。
【図１２Ｍ】図１２Ａ〜１２Ｆに示すプロセスの一変形例を説明する図である。
【図１２Ｎ】図１２Ａ〜１２Ｆに示すプロセスの一変形例を説明する図である。
【図１２Ｏ】図１２Ａ〜１２Ｆに示すプロセスの一変形例を説明する図である。
【図１３】完全分離型ツインウェルＣＭＯＳ装置の形成に用いられ得るいくつかのプロセスを説明する図である。
【図１４Ａ】従来のＮウェルおよびＰウェルの拡散と、これに続いて行なわれる深い分離Ｎ層の打込みとを組合せた「ハイブリッド」プロセスの一工程を説明する図である。
【図１４Ｂ】「ハイブリッド」プロセスの一工程を説明する図である。
【図１４Ｃ】「ハイブリッド」プロセスの一工程を説明する図である。
【図１４Ｄ】「ハイブリッド」プロセスの一工程を説明する図である。
【図１４Ｅ】「ハイブリッド」プロセスの一工程を説明する図である。
【図１４Ｆ】「ハイブリッド」プロセスの一工程を説明する図である。
【図１４Ｇ】「ハイブリッド」プロセスの一工程を説明する図である。
【図１４Ｈ】「ハイブリッド」プロセスの一工程を説明する図である。
【図１５Ａ】ボロンおよびリンの打込みの打込み範囲（Ｒp）を打込みエネルギの関数として示すグラフである。
【図１５Ｂ】図１５Ａと類似のボロンおよびリンの打込みについての散在（ΔＲp）のグラフである。
【図１６Ａ】Ｐ＋領域の最下部と深い分離Ｎ層との間の、Ｐウェルの中での垂直寸法、および、Ｐ＋領域の最下部と深い分離Ｎ層との間の、Ｐ基板の領域の中での垂直寸法を示す図である。
【図１６Ｂ】ダイオードの降伏電圧が図１６Ａに示す垂直寸法に伴ってどのように変動するかを示すグラフである。
【図１６Ｃ】降伏電位を深い分離Ｎ層の打込みエネルギの関数として示す図である。
【図１７Ａ】効果的な分離領域を得るためには分離領域の側壁部の形成に用いる打込みの範囲をどのように制御しなければならないかを説明する図である。
【図１７Ｂ】効果的な分離領域を得るためには分離領域の側壁部の形成に用いる打込みの範囲をどのように制御しなければならないかを説明する図である。
【図１７Ｃ】効果的な分離領域を得るためには分離領域の側壁部の形成に用いる打込みの範囲をどのように制御しなければならないかを説明する図である。
【図１７Ｄ】効果的な分離領域を得るためには分離領域の側壁部の形成に用いる打込みの範囲をどのように制御しなければならないかを説明する図である。
【図１７Ｅ】効果的な分離領域を得るためには分離領域の側壁部の形成に用いる打込みの範囲をどのように制御しなければならないかを説明する図である。
【図１８Ａ】一連の打込みを用いて分離領域の垂直方向の側壁部を形成するにはどうすればよいかを説明する図である。
【図１８Ｂ】一連の打込みを用いて分離領域の垂直方向の側壁部を形成するにはどうすればよいかを説明する図である。
【図１８Ｃ】一連の打込みを用いて分離領域の垂直方向の側壁部を形成するにはどうすればよいかを説明する図である。
【図１８Ｄ】一連の打込みを用いて分離領域の垂直方向の側壁部を形成するにはどうすればよいかを説明する図である。
【図１９Ａ】図１８Ａ〜１８Ｄに示す種類の側壁部を有する分離領域の作製プロセスの一工程を説明する図である。
【図１９Ｂ】図１８Ａ〜１８Ｄに示す種類の側壁部を有する分離領域の作製プロセスの一工程を説明する図である。
【図１９Ｃ】図１８Ａ〜１８Ｄに示す種類の側壁部を有する分離領域の作製プロセスの一工程を説明する図である。
【図１９Ｄ】図１８Ａ〜１８Ｄに示す種類の側壁部を有する分離領域の作製プロセスの一工程を説明する図である。
【図２０Ａ】図１９Ａ〜１９Ｄに示すプロセスと類似のプロセスにおいて、基板表面上にフィールド酸化物領域を成長させた後に実行される工程のうちの一工程を示す図である。
【図２０Ｂ】このプロセスの一工程を示す図である。
【図２０Ｃ】このプロセスの一工程を示す図である。
【図２０Ｄ】このプロセスの一工程を示す図である。
【図２１Ａ】分離領域の側壁部における打込みの水平方向の拡散を説明する図である。
【図２１Ｂ】深い分離層および酸化物充填トレンチによって形成される分離構造を説明する図である。
【図２１Ｃ】酸化物充填トレンチを通じての打込みにより形成される分離構造を説明する図である。
【図２１Ｄ】酸化物充填トレンチを通じての打込みにより形成される分離構造を説明する図である。
【図２２Ａ】或る分離構造を示す図であって、さらに深い分離層と基板表面における大量ドープの領域との間の、当該分離構造の中での垂直方向の隔たりを示す図である。
【図２２Ｂ】或る分離構造を示す図であって、さらに深い分離層と基板表面における大量ドープの領域との間の、当該分離構造の中での垂直方向の隔たりを示す図である。
【図２２Ｃ】図２２Ａおよび図２２Ｂに示す各構造における深い分離層と大量ドープの領域との間の降伏電圧のグラフである。
【国際調査報告】
2005536057.tif 000128
2005536057.tif 000129