【手続補正書】
【提出日】令和2年3月9日(2020.3.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも１ビット以上のアドレスビットに基づいて、複数個の選択信号のレベルを制御する選択デコーダと、
対応する前記選択信号が活性化レベルのときに選択されて、データの読出しおよび書き込みが可能となる複数個のメモリモジュールと、
前記複数個の選択信号のレベルに基づいて、前記選択デコーダが故障状態か否かを判定する故障判定部とを備えた半導体装置。
【請求項２】
ＣＰＵを備え、
前記故障判定部は、前記選択デコーダが前記故障状態と判定した場合に、前記故障状態であることを通知する信号を前記ＣＰＵへ向けて出力する、請求項１記載の半導体装置。
【請求項３】
ライトデータを誤り検出訂正符号化するＥＣＣエンコーダを備え、
前記複数個のメモリモジュールの各々には、対応する前記選択信号が活性化レベルのときに、前記誤り検出訂正符号化されたライトデータが書き込まれ、
前記複数個の選択信号のレベルに基づいて、前記複数個のメモリモジュールからの出力データのいずれかを選択するセレクタと、
前記セレクタの出力を誤り検出訂正するＥＣＣデコーダとを備え、
前記選択デコーダが前記故障状態と判定された場合に、前記セレクタは、前記選択した出力データの複数ビットのうち、第１のビット数を反転させ、前記第１のビット数は、前記ＥＣＣデコーダにおいて誤り訂正可能なビット数の上限を超え、かつ誤り検出可能なビット数の上限以下のビット数である、請求項１記載の半導体装置。
【請求項４】
ライトデータを誤り検出訂正符号化するＥＣＣエンコーダを備え、
データの書き込み時に、前記複数個のメモリモジュールの各々には、対応する前記選択信号が活性化レベルのときに、前記誤り検出訂正符号化されたライトデータが書き込まれ、
データの読み出し時に、前記複数個のメモリモジュールの各々の出力データを構成する複数ビットは、第１グループの複数個のビットと、第２グループの複数個のビットに分類され、
前記複数個の選択信号のレベルに基づいて、前記複数個のメモリモジュールから出力される複数個の第１グループの複数ビットのうちのいずれかを選択して出力する第１のセレクタと、
前記複数個の選択信号のレベルに基づいて、前記複数個のメモリモジュールから出力される複数個の第２グループの複数ビットのうちのいずれかを選択して出力する第２のセレクタと、
前記第１のセレクタの出力と前記第２のセレクタの出力とを合成したビット列を誤り検出訂正するＥＣＣデコーダと、
各々が、対応する前記選択信号が前記第１のセレクタまたは前記第２のセレクタに供給される経路に設けられた複数個のフリップフロップとを備え、
前記複数個のフリップフロップ、および前記複数個のメモリモジュールには、同一のクロック信号が入力される、請求項１記載の半導体装置。
【請求項５】
前記第１グループの複数ビットは、前記複数個のメモリモジュールの各々の出力データを構成する複数ビットのうちの奇数ビットであり、前記第２グループの複数ビットは、前記複数個のメモリモジュールの各々の出力データを構成する複数ビットのうちの偶数ビットである、請求項４記載の半導体装置。
【請求項６】
前記第１グループの複数ビットは、前記複数個のメモリモジュールの各々の出力データを構成する複数ビットのうちの上位半分のビットであり、前記第２グループの複数ビットは、前記複数個のメモリモジュールの各々の出力データを構成する複数ビットのうちの下位半分のビットである、請求項４記載の半導体装置。
【請求項７】
前記複数個のメモリモジュールは、第１のメモリモジュールと第２のメモリモジュールとからなり、前記複数個の選択信号は、前記第１のメモリモジュールに入力される第１の選択信号と、前記第２のメモリモジュールに入力される第２の選択信号とからなり、
前記選択デコーダは、正常な状態の場合に、選択許可信号が活性化レベルのときに、前記第１の選択信号および前記第２の選択信号のいずれかを活性化レベルとし、前記選択許可信号が非活性化レベルのときに、前記第１の選択信号および前記第２の選択信号の両方を非活性化レベルとし、
前記故障判定部は、前記選択許可信号が活性化レベルのときに、前記第１の選択信号と前記第２の選択信号の両方が活性化レベルまたは非活性化レベルのときに、前記選択デコーダが前記故障状態であると判定する、請求項１記載の半導体装置。
【請求項８】
前記故障判定部は、前記選択許可信号が非活性化レベルのときに、前記第１の選択信号と前記第２の選択信号のうちの少なくとも一方が活性化レベルのときに、前記選択デコーダが前記故障状態であると判定する、請求項７記載の半導体装置。
【請求項９】
前記複数個のメモリモジュールの各々は、対応する前記選択信号が活性化レベルのときに限り、データが書き込まれる、請求項１記載の半導体装置。
【請求項１０】
前記複数個のメモリモジュールの各々は、対応する前記選択信号が活性化レベルのときに限り、データが読み出される、請求項１記載の半導体装置。
【請求項１１】
複数個のメモリモジュールを備え、前記複数個のメモリモジュールにおけるデータの格納位置を表わすアドレス信号を表わす複数ビットは、第１のアドレスビットと第２のアドレスビットとを含み、前記複数個のメモリモジュールの各々は、前記第２のアドレスビットを受けて、前記第２のアドレスビットから生成した内部アドレスビットを出力し、
前記第１のアドレスビットをデコードして、複数個の選択信号のレベルを制御する選択デコーダと、
各々が、クロックを受けて、対応する前記選択信号が活性化レベルのときに、対応する前記メモリモジュールへ前記クロックを出力する複数個のクロックゲートとを備え、
前記複数個のメモリモジュールの各々は、対応する前記クロックゲートから出力される前記クロックを受けると、前記第２のアドレスビットの最新値から生成される前記内部アドレスビットを出力し、
前記複数個の選択信号のレベルに基づいて、前記複数個のメモリモジュールから出力される前記内部アドレスビットのいずれかを選択するセレクタと、
前記セレクタから出力される前記内部アドレスビットと、前記第１のアドレスビットとを合成したビットと、前記アドレス信号とを比較する比較器とを備えた、半導体装置。
【請求項１２】
前記複数個のメモリモジュールの各々は、対応する前記クロックゲートからの前記クロックが入力されるまでは、前記内部アドレスビットの値を保持し続ける、請求項１１記載の半導体装置。
【請求項１３】
前記複数個のメモリモジュールは、２つのメモリモジュールからなり、
前記第１のアドレスビットは、前記アドレス信号の最上位ビットである、請求項１１記載の半導体装置。
【請求項１４】
第１のアドレス信号が入力される第１のアドレス入力端子と、
クロック信号が入力されるクロック入力端子と、
ワード線によって選択可能な複数のメモリセルを有するメモリアレイと、
前記メモリセルからのデータを出力するとともに、前記メモリセルへのデータが入力されるデータ入出力端子と、
第１の故障通知信号が出力される故障通知出力端子と、
前記第１のアドレス信号を、前記クロック信号に同期して取り込み、内部アドレスビットとして出力する一時記憶回路と、
前記内部アドレスビットに基づいてアドレスデコード信号を出力するアドレスデコーダと、
前記アドレスデコード信号に基づいて前記メモリアレイの対応するワード線を選択して駆動するワード線駆動回路と、
前記ワード線によって選択された前記メモリセルのデータを前記データ入出力端子に出力するデータ入出力部と、
第２のアドレス信号と前記内部アドレスビットとを比較することによって、前記第１の故障通知信号を生成して、前記故障通知出力端子へ出力する第１の比較器とを備えた、メモリモジュール。
【請求項１５】
前記第１のアドレス信号は、ＣＰＵから出力されるアドレス信号を分割するアドレス分割器によって分割された前記アドレス信号のうちの下位の第１の個数のビットからなり、
前記第２のアドレス信号として、前記アドレス信号のうちの下位の前記第１の個数のビットを前記ＣＰＵから直接受ける第２のアドレス入力端子を備える、請求項１４記載のメモリモジュール。
【請求項１６】
テストアドレス信号が入力されるテストアドレス入力端子と、
前記テストアドレス信号および前記第１のアドレス信号のうちの一方を選択して、選択された信号を前記第２のアドレス信号として前記第１の比較器へ供給する第１のセレクタとを備えた、請求項１４記載のメモリモジュール。
【請求項１７】
前記データ入出力部から供給される前記メモリセルのデータと、前記内部アドレスビットとを受けて、いずれか一方をメモリモジュール出力データとして選択して、前記データ入出力端子へ出力する第２のセレクタを備え、
前記第２のセレクタは、前記第１の比較器から前記第１の故障通知信号を受けたときには、前記内部アドレスビットを選択し、前記第１の比較器から前記第１の故障通知信号を受けないときには、前記メモリセルのデータを選択する、請求項１５記載のメモリモジュール。
【請求項１８】
請求項１５に記載の複数個のメモリモジュールと、
前記ＣＰＵと、
前記ＣＰＵに割り込みを通知する割り込み制御部とを備え、
前記ＣＰＵから出力される前記アドレス信号は、前記複数個のメモリモジュールにおけるデータの格納位置を表わし、
前記アドレス信号を上位の第２の個数の第１のアドレスビットと、下位の前記第１の個数の第２のアドレスビットとに分割する前記アドレス分割器を備え、
前記複数個のメモリモジュールの各々の前記第１のアドレス入力端子は、前記第１のアドレス信号として、前記第２のアドレスビットを受け、
前記アドレス分割器から出力される前記第１のアドレスビットと、前記ＣＰＵから直接送られる前記アドレス信号の上位の前記第２の個数のアドレスビットとを比較することによって、第２の故障通知信号を生成して、前記割り込み制御部へ出力する第２の比較器と、
前記アドレス信号の上位の前記第２の個数のアドレスビットをデコードして、複数個の選択信号のレベルを制御する選択デコーダと、
前記複数個の選択信号のレベルに基づいて、前記複数個のメモリモジュールから出力される前記第１の故障通知信号のいずれかを選択して、選択した前記第１の故障通知信号を前記割り込み制御部へ出力する第３のセレクタとを備えた、半導体装置。
【請求項１９】
請求項１７に記載の複数個のメモリモジュールと、
前記ＣＰＵと、
前記ＣＰＵに割り込みを通知する割り込み制御部と、
エラーアドレスを保持するエラーアドレス保持回路とを備え、
前記ＣＰＵから出力される前記アドレス信号は、前記複数個のメモリモジュールにおけるデータの格納位置を表わし、
前記アドレス信号を上位の第２の個数の第１のアドレスビットと、下位の前記第１の個数の第２のアドレスビットとに分割する前記アドレス分割器を備え、
前記複数個のメモリモジュールの各々の前記第１のアドレス入力端子は、前記第１のアドレス信号として、前記第２のアドレスビットを受け、
前記アドレス分割器から出力される前記第１のアドレスビットと、前記ＣＰＵから直接送られる前記アドレス信号の上位の前記第２の個数のアドレスビットとを比較することによって、第２の故障通知信号を生成して、前記割り込み制御部へ出力する第２の比較器と、
前記アドレス信号の上位の前記第２の個数のアドレスビットをデコードして、複数個の選択信号のレベルを制御する選択デコーダと、
前記複数個の選択信号のレベルに基づいて、前記複数個のメモリモジュールから出力される前記第１の故障通知信号のいずれかを選択して、選択した前記第１の故障通知信号を前記割り込み制御部および前記エラーアドレス保持回路へ出力する第４のセレクタとを備え、
前記第４のセレクタは、前記複数個の選択信号のレベルに基づいて、前記複数個のメモリモジュールから出力される前記メモリモジュール出力データのいずれかを選択して、選択した前記メモリモジュール出力データを前記エラーアドレス保持回路へ出力し、
前記エラーアドレス保持回路は、前記第１の故障通知信号を受信したときには、前記第４のセレクタから出力される前記メモリモジュール出力データを保持する、半導体装置。
【請求項２０】
前記エラーアドレス保持回路は、前記アドレス分割器から出力される前記第１のアドレスビットを受け、
前記第２の比較器は、前記第２の故障通知信号を前記エラーアドレス保持回路へ出力し、
前記エラーアドレス保持回路は、前記第２の故障通知信号を受信したときには、前記第１のアドレスビットを保持する、請求項１９記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
将来の自動運転に向けて車載半導体には安全性向上の為の機能が求められており、たとえばISO26262（機能安全）の規格に基づく設計が要求されている。この規格によれば、ハードウエアの経年劣化のようなランダム故障を想定して故障が生じた際にそれを訂正もしくは検出し危険回避処理を行うことが求められている。また、高信頼性の製品においては、放射線(α線や中性子)に対して誤動作の影響を受けやすいメモリに対してはＥＣＣ機能が搭載されていることが多い。これにより、放射線に対する保持データの破壊のみならずデータに対するランダム故障については、訂正もしくは検出が可能である。一方、ＥＣＣにより訂正および誤り検出ができない非データ系の信号であるアドレスを処理する回路の故障に対しては、検出することができないという問題があった。本実施の形態によれば、複数のメモリモジュールのいずれを選択するかを指定するアドレスを処理する選択デコーダ３０３の故障を検出することができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
データ入出力部ＩＯは、メモリアレイＭＡＲＹ内のワード線ＷＬによって選択されたメモリセルにデータ入出力端子ＤＡを通じて入力されるデータ信号Ｄ１［０：Ｍ］を書き込む。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
フラッシュメモリ３５０は、正規ブロック３６３内に存在する不良メモリセル列を示すアドレス信号Ｃ＿Ａｄｄ１と、正規ブロック３６５内に存在する不良メモリセル列を示すアドレス信号Ｃ＿Ａｄｄ２とを記憶する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
冗長デコーダ６８は、正規ブロック３６３内の複数の正規メモリセル列の中の不良メモリセル列のアドレス信号Ｃ＿Ａｄｄ１をデコードして、アドレスデコード信号Ｒ１を出力する。冗長デコーダ６８は、正規ブロック３６５内の複数の正規メモリセル列の中の不良メモリセル列のアドレス信号Ｃ＿Ａｄｄ２をデコードして、アドレスデコード信号Ｒ２を出力する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
第１のメモリモジュール４１では、データの読出し時に、第１の選択信号ｃｅｎ１が「１」のときに、第２のアドレスビットＡｄｄ［０：Ｎ−１］で指定される箇所から、記憶されているデータ信号Ｑ１が出力される。第１のメモリモジュール４１では、データの読出し時に、第１の選択信号ｃｅｎ１が「０」のときに、記憶されているデータ信号Ｑ１が出力されない。第２のメモリモジュール４２では、データの読出し時に、第２の選択信号ｃｅｎ２が「１」のときに、第２のアドレスビットＡｄｄ［０：Ｎ−１］で指定される箇所から、記憶されているデータ信号Ｑ２が出力される。第２のメモリモジュール４２では、データの読出し時に、第２の選択信号ｃｅｎ２が「０」のときに、記憶されているデータ信号Ｑ２が出力されない。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
参考例１の半導体装置４００では、アドレス信号Ａｄｄ［Ｎ］を処理する選択デコーダ６２およびそれに関連する配線の故障、およびアドレス信号Ｃ＿Ａｄｄ１およびＣ＿Ａｄｄ２を処理する冗長デコーダ６８およびそれに関連する配線の故障を検出することできないという問題がある。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
第２のメモリモジュール４６は、参考例１の第２のメモリモジュール４２と同様に、複数個のＳＲＡＭメモリセルを有するメモリアレイと、ＳＲＡＭロジック回路とを備える。第２のメモリモジュール４６は、冗長列救済機能を有さないものとする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
選択デコーダ６２は、正常な場合に、選択許可信号ＣＥＮのレベルが活性化レベルの「１」であり、かつアドレス信号の最上位ビットＡｄｄ［Ｎ］が「１」のときに、第１の選択信号ｃｅｎ１のレベルを活性化レベルの「１」に設定するとともに、第２の選択信号ｃｅｎ２のレベルを非活性化レベルの「０」に設定する。選択デコーダ６２は、正常な場合に、選択許可信号ＣＥＮのレベルが活性化レベルの「１」であり、かつアドレス信号の最上位ビットＡｄｄ［Ｎ］が「０」のときに、第１の選択信号ｃｅｎ１のレベルを非活性化レベルの「０」に設定するとともに、第２の選択信号ｃｅｎ２のレベルを活性化レベルの「１」に設定する。選択デコーダ６２は、正常な場合に、選択許可信号ＣＥＮのレベルが「０」のときに、アドレス信号の最上位ビットＡｄｄ［Ｎ］に係らず、第１の選択信号ｃｅｎ１のレベルを非活性化レベルの「０」に設定するとともに、第２の選択信号ｃｅｎ２のレベルを非活性化レベルの「０」に設定する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
セレクタ１４９は、故障検知信号ＥＲを受信すると、第１のメモリモジュール４５と第２のメモリモジュール４６のうち、選択した方から出力されるデータの複数ビットのうち、Ｘ個のビットを反転させる。Ｘ個のビットは、ＥＣＣデコーダ２２において誤り訂正可能なビット数の上限を超え、かつ誤り検出可能なビット数の上限以下のビット数である。検査ビットは、SEC-DED Codeの場合、Ｘ＝２となる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
本実施の形態によれば、新たな回路を設けることなく、アドレス信号Ａｄｄ［Ｎ］を処理する選択デコーダ６２およびそれに関連する配線の故障を検知することができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
たとえば、グループＡの複数ビットＱａは、第１のメモリモジュール４５から出力される複数ビットの中の奇数ビット、グループＢの複数ビットＱｂは、第１のメモリモジュール４５から出力される複数ビットの中の偶数ビットとすることができる。グループＣの複数ビットＱｃは、第２のメモリモジュール４６から出力される複数ビットの中の奇数ビット、グループＤの複数ビットＱｄは、第２のメモリモジュール４６から出力される複数ビットの中の奇数ビットとすることができる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
あるいは、グループＡの複数ビットＱａは、第１のメモリモジュール４５から出力される複数ビットの中のＭＳＢ（Most Significant Bit）側の上位半分のビット、グループＢの複数ビットＱｂは、第１のメモリモジュール４５から出力される複数ビットの中のＬＳＢ（Least Significant Bit）側の下位半分のビットとすることができる。グループＣの複数ビットＱｃは、第２のメモリモジュール４６から出力される複数ビットの中のＭＳＢ側の上位半分のビット、グループＤの複数ビットＱｄは、第２のメモリモジュール４６から出力される複数ビットの中のＬＳＢ側の下位半分のビットとすることができる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
セレクタ１４１は、第１の選択信号ｃｅｎ１のレベルが「１」、かつ第２の選択信号ｃｅｎ２のレベルが「０」のときに、第１のメモリモジュール４５から出力されるグループＡの複数のビットＱａと、第２のメモリモジュール４６から出力されるグループＣの複数のビットＱｃとのうち、グループＡの複数のビットＱａを選択して、ＥＣＣデコーダ１２２へ出力する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正の内容】
【００８１】
セレクタ１４１は、第１の選択信号ｃｅｎ１のレベルが「０」、かつ第２の選択信号ｃｅｎ２のレベルが「１」のときに、第１のメモリモジュール４５から出力されるグループＡの複数のビットＱａと、第２のメモリモジュール４６から出力されるグループＣの複数のビットＱｃとのうち、グループＣの複数のビットＱｃを選択して、ＥＣＣデコーダ１２２へ出力する。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正の内容】
【００８４】
セレクタ１４２は、第１の選択信号ｃｅｎ１のレベルが「１」、かつ第２の選択信号ｃｅｎ２のレベルが「０」のときに、第１のメモリモジュール４５から出力されるグループＢの複数のビットＱｂと、第２のメモリモジュール４６から出力されるグループＤの複数のビットＱｄとのうち、グループＢの複数のビットＱｂを選択して、ＥＣＣデコーダ１２２へ出力する。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正の内容】
【００８５】
セレクタ１４２は、第１の選択信号ｃｅｎ１のレベルが「０」、かつ第２の選択信号ｃｅｎ２のレベルが「１」のときに、第１のメモリモジュール４５から出力されるグループＢの複数のビットＱｂと、第２のメモリモジュール４６から出力されるグループＤの複数のビットＱｄとのうち、グループＤの複数のビットＱｄを選択して、ＥＣＣデコーダ１２２へ出力する。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正の内容】
【００９７】
冗長デコーダ１６８は、正規ブロック１５３内の複数の正規メモリセル列の中の不良メモリセル列のアドレス信号Ｃ＿Ａｄｄをデコードして、アドレスデコード信号Ｒ１を出力する。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正の内容】
【０１００】
メモリモジュール４７では、データの読出し時に、アドレス信号Ａｄｄ［０：Ｎ］で指定される箇所から、記憶されているデータ信号Ｑが出力される。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１０２
【補正方法】変更
【補正の内容】
【０１０２】
エンコーダ１５１は、アドレスデコード信号Ｒ１をエンコードして、正規ブロック１５３内の複数の正規メモリセル列の中の不良メモリセル列のアドレス信号Ｃ＿Ａｄｄ′を出力する。このエンコードは、冗長デコーダ１６８のデコード（変換）の逆変換である。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１０８
【補正方法】変更
【補正の内容】
【０１０８】
冗長デコーダ１６８は、データの書込み時に、正規ブロック１５３内の複数の正規メモリセル列の中の不良メモリセル列のアドレス信号Ｃ＿Ａｄｄをデコードして、アドレスデコード信号Ｒ１を出力する。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１１０
【補正方法】変更
【補正の内容】
【０１１０】
冗長デコーダ１６９は、データの読み出し時に、正規ブロック１５３内の複数の正規メモリセル列の中の不良メモリセル列のアドレス信号Ｃ＿Ａｄｄをデコードして、アドレスデコード信号Ｒ２を出力する。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１２０
【補正方法】変更
【補正の内容】
【０１２０】
図３に示すような一時記憶回路６５０およびアドレスデコーダＡＤＲＣＴＬからなる制御部ＣＴＲＬは、メモリアレイ１６２へのデータの書き込み時に書き込み用のアドレス信号Ａｄｄ［０：Ｎ］をデコードして第１のアドレスデコード信号ＷＲを出力する。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１２２
【補正方法】変更
【補正の内容】
【０１２２】
メモリアレイ１６２内の第１のアドレスデコード信号ＷＲで指定される行の位置に、ＥＣＣエンコーダ２２１から出力されるデータ信号Ｄａｔａ［０：Ｍ］と、書き込み用のアドレス信号Ａｄｄ［０：Ｍ］と、検査ビットとからなるビット列が書き込まれる。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１２３
【補正方法】変更
【補正の内容】
【０１２３】
制御部ＣＴＲＬは、は、メモリアレイ１６２からのデータの読出し時に読出し用のアドレス信号Ａｄｄ［０：Ｎ］をデコードして第２のアドレスデコード信号ＲＲを出力する。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正の内容】
【０１３７】
メモリアレイ１７２内の第１のアドレスデコード信号ＷＲで指定される行の位置に、ＥＣＣエンコーダ３２１から出力されるデータ信号Ｄａｔａ［０：Ｍ］と、検査ビットとからなるビット列が書き込まれる。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０１４３
【補正方法】変更
【補正の内容】
【０１４３】
図１５を参照して、この半導体装置１２００は、アドレス出力機能付き第１のメモリモジュール１８１と、アドレス出力機能付き第２のメモリモジュール１８２と、アドレス分割器６１と、選択デコーダ６２と、ＥＲＲＯＲセレクタ２８３と、ＦＦ７７，７８，７９と、比較器１８４と、割り込み制御部２０１と、ＣＰＵ２０２とを備える。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０１４９
【補正方法】変更
【補正の内容】
【０１４９】
アドレス出力機能付き第２のメモリモジュール１８２は、入力されたＮビットの第２のアドレスビットＡｄｄ［０：Ｎ−１］から生成された内部アドレスビットＡＱ２［０］〜ＡＱ２［Ｎ−１］（以下、ＡＱ２と称することもある）を内部アドレス出力端子ＡＱから出力する。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０１５０
【補正方法】変更
【補正の内容】
【０１５０】
アドレス出力機能付き第１のメモリモジュール１８１では、データの書き込み時に、第１の選択信号ｃｅｎ１が「１」のときに、第２のアドレスビットＡｄｄ［０：Ｎ−１］で指定される箇所に、データ信号Ｄａｔａ［０：Ｍ］が書き込まれ、第１の選択信号ｃｅｎ１が「０」のときに、データ信号Ｄａｔａ［０：Ｍ］が書き込まれない。アドレス出力機能付き第１のメモリモジュール１８１では、データの読出し時に、第１の選択信号ｃｅｎ１が「１」のときに、第２のアドレスビットＡｄｄ［０：Ｎ−１］で指定される箇所から、記憶されているデータ信号Ｑ１が出力される。アドレス出力機能付き第１のメモリモジュール１８１は、データの読出し時に、第１の選択信号ｃｅｎ１が「０」のときに、記憶されているデータ信号Ｑ１が出力されない。アドレス出力機能付き第１のメモリモジュール１８１では、第１の選択信号ｃｅｎ１のレベルに係らず、内部アドレスビットＡＱ1［０］〜ＡＱ1［Ｎ−１］を出力する。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０１５３
【補正方法】変更
【補正の内容】
【０１５３】
ＥＲＲＯＲセレクタ２８３は、第１の選択信号ｃｅｎ１のレベルが活性化レベルの「１」、かつ第２の選択信号ｃｅｎ２のレベルが非活性化レベルの「０」のときに、第１のメモリモジュール１８１から出力される内部アドレスビットＡＱ１を選択して、比較器１８４へ出力する。ＥＲＲＯＲセレクタ２８３は、第１の選択信号ｃｅｎ１のレベルが非活性化レベルの「０」、かつ第２の選択信号ｃｅｎ２のレベルが活性化レベルの「１」のときに、第２のメモリモジュール１８２から出力される内部アドレスビットＡＱ２を選択して、比較器１８４へ出力する。ＥＲＲＯＲセレクタ２８３は、第１の選択信号ｃｅｎ１のレベルが「０」、かつ第２の選択信号ｃｅｎ２のレベルが「０」のときに、第１のメモリモジュール１８１から出力される内部アドレスビットＡＱ１および第２のメモリモジュール１８２から出力される内部アドレスビットＡＱ２のうちいずれかを出力する。ＥＲＲＯＲセレクタ２８３は、第１の選択信号ｃｅｎ１のレベルが「１」、かつ第２の選択信号ｃｅｎ２のレベルが「１」のときに、第１のメモリモジュール１８１から出力される内部アドレスビットＡＱ１および第２のメモリモジュール１８２から出力される内部アドレスビットＡＱ２のうちいずれかを出力する。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０１５４
【補正方法】変更
【補正の内容】
【０１５４】
比較器１８４は、ＥＲＲＯＲセレクタ２８３から出力される内部アドレスビットＡＱ１またはＡＱ２と、アドレス分割器６１から出力される第１のアドレスビットＡｄｄ［Ｎ］とを合成したビットと、ＣＰＵ２０２から出力されるアドレス信号Ａ［０：Ｎ］とを比較する。比較器１８４は、不一致の場合に、故障通知信号ＥＲＲＯＲを出力する。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０１６４
【補正方法】変更
【補正の内容】
【０１６４】
比較器１９４は、ＥＲＲＯＲセレクタ２８３から出力される内部アドレスビットＡＱ１またはＡＱ２と、エンコーダ１９１から出力される第１のアドレスビットＡｄｄ′［Ｎ］とを合成したビットと、ＣＰＵ２０２から出力されるアドレス信号Ａ［０：Ｎ］とを比較する。比較器１９４は、不一致の場合に、故障通知信号ＥＲＲＯＲを出力する。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０１７０
【補正方法】変更
【補正の内容】
【０１７０】
第１のメモリモジュール１８１は、第２のアドレスビットＡｄｄ［０：Ｎ−１］を受けて、クロックＣＬＫのエッジのタイミングで、入力された第２のアドレスビットＡｄｄ［０：Ｎ−１］の最新値を取り込む。第１のメモリモジュール１８１は、第２のアドレスビットＡｄｄ［０：Ｎ−１］の最新値に基づき、メモリアレイＭＡＲＹへのデータの書き込み、またはメモリアレイＭＡＲＹからのデータの読出しを実行するとともに、第２のアドレスビットＡｄｄ［０：Ｎ−１］の最新値の内部アドレスビットＡＱ１を出力する。したがって、第１の選択信号ｃｅｎ１が「１」のときには、第１のメモリモジュール１８１から、第２のアドレスビットＡｄｄ［０：Ｎ−１］の最新値の内部アドレスビットが出力される。第１の選択信号ｃｅｎ１が「０」のときには、第１のメモリモジュール１８１から、第２のアドレスビットＡｄｄ［０：Ｎ−１］の以前の値の内部アドレスビットが出力される。
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】０１７２
【補正方法】変更
【補正の内容】
【０１７２】
比較器１８４は、ＥＲＲＯＲセレクタ２８３から出力される内部アドレスビットＡＱ１またはＡＱ２と、最上位ビットＡｄｄ［Ｎ］とを合成したビットと、ＣＰＵ２０２から出力されるアドレス信号Ａ［０：Ｎ］とを比較する。比較器１８４は、不一致の場合に、故障通知信号ＥＲＲＯＲを出力する。
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】０１７３
【補正方法】変更
【補正の内容】
【０１７３】
選択デコーダ６２の故障によって、選択許可信号ＣＥＮのレベルが「１」、第１の選択信号ｃｅｎ１のレベルが「０」、かつ第２の選択信号ｃｅｎ２のレベルが「０」となったときには、以下のような動作が行われる。第１のメモリモジュール１８１の出力ＡＱ１は、第２のアドレスビットの以前の値（すなわち、１つ前の周期の値）の内部アドレスビットとなり、第２のメモリモジュール１８２の出力ＡＱ２も第２のアドレスビットの以前の値の内部アドレスビットとなる。ＥＲＲＯＲセレクタ２８３によって、第１のメモリモジュール１８１の出力ＡＱ１と、第２のメモリモジュール１８２の出力ＡＱ２のいずれか一方が選択されて比較器１８４に入力される。これによって、比較器１８４には、第２のアドレスビットＡｄｄ［０：Ｎ−１］の以前の値の内部アドレスビットが入力されるため、故障を検知することができる。
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】０１７５
【補正方法】変更
【補正の内容】
【０１７５】
この半導体装置１５００は、アドレス出力機能付き第１のメモリモジュール１８１と、アドレス出力機能付き第２のメモリモジュール１８２と、アドレス分割器６１と、選択デコーダ６２と、ＥＣＣエンコーダ２１と、ＥＲＲＯＲセレクタ２８３とを備える。半導体装置１５００は、さらに、セレクタ１４１と、セレクタ１４２と、ＥＣＣデコーダ１２２と、故障判定部１２１と、比較器１８４と、ＦＦ７３，７４，７５，７６，７７，７８，７９と、割り込み制御部３０１と、ＣＰＵ３０２とを備える。
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】０１７６
【補正方法】変更
【補正の内容】
【０１７６】
アドレス出力機能付き第１のメモリモジュール１８１と、アドレス出力機能付き第２のメモリモジュール１８２と、アドレス分割器６１と、選択デコーダ６２と、ＥＣＣエンコーダ２１と、ＥＲＲＯＲセレクタ２８３は、上述のいずれかの実施形態で説明したものと同様なので説明を繰り返さない。また、セレクタ１４１と、セレクタ１４２と、ＥＣＣデコーダ１２２と、故障判定部１２１と、比較器１８４と、ＦＦ７３，７４，７５，７６，７７，７８，７９は、上述のいずれかの実施形態で説明したものと同様なので説明を繰り返さない。
【手続補正３８】
【補正対象書類名】明細書
【補正対象項目名】０１８０
【補正方法】変更
【補正の内容】
【０１８０】
割り込み制御部３０１は、第１の故障通知信号ＥＲＲＯＲ１、第２の故障通知信号ＥＲＲＯＲ２、および第３の故障通知信号ＥＲＲＯＲ３をＣＰＵ３０２に伝える。第１の故障通知信号ＥＲＲＯＲ１が最も優先度が高く、第２の故障通知信号ＥＲＲＯＲ２が次に優先度が高く、第３の故障通知信号ＥＲＲＯＲ３が優先度が最も低いものとする。
【手続補正３９】
【補正対象書類名】明細書
【補正対象項目名】０１８８
【補正方法】変更
【補正の内容】
【０１８８】
ステップＳ５０９において、ＣＰＵ３０２は、代替処理が実行されるように制御する。
ステップＳ５１０において、ＣＰＵ３０２は、危険回避処理が実行されるように制御する。
【手続補正４０】
【補正対象書類名】明細書
【補正対象項目名】０１９８
【補正方法】変更
【補正の内容】
【０１９８】
図２２を参照して、アドレス出力機能付き第１のメモリモジュール２８１が、図３の第１のメモリモジュール４１と相違する点は、比較器２８５と、故障通知出力端子ＥＡと、アドレス入力端子ＡＤＢと、クロック供給源８８８と、選択端子ＣＮとを備える点である。
【手続補正４１】
【補正対象書類名】明細書
【補正対象項目名】０２００
【補正方法】変更
【補正の内容】
【０２００】
選択端子ＣＮは、第１の選択信号ｃｅｎ１を受けて、クロック供給源８８８へ出力する。クロック供給源８８８は、第１の選択信号ｃｅｎ１のレベルが活性化レベルの「１」のときに、クロックＣＬＫをアドレス出力機能付き第１のメモリモジュール２８１へ供給する。クロック供給源８８８は、第１の選択信号ｃｅｎ１のレベルが非活性化レベルの「０」のときに、クロックＣＬＫをアドレス出力機能付き第１のメモリモジュール２８１へ供給しない。
【手続補正４２】
【補正対象書類名】明細書
【補正対象項目名】０２０６
【補正方法】変更
【補正の内容】
【０２０６】
割り込み制御部４０１は、故障通知信号ＥＲＲＯＲ３または故障通知信号ＥＲＲＯＲ４を受けたときに、ＣＰＵ２０２に故障を検知したことを割り込み通知する。
【手続補正４３】
【補正対象書類名】明細書
【補正対象項目名】０２２０
【補正方法】変更
【補正の内容】
【０２２０】
なお、テストアドレス入力端子ＴＡに入力されるテストアドレス信号は、Ｎビットのテストアドレス信号ＴＡｄｄ［０：Ｎ−１］に限らない。たとえば、１ビットのテストアドレス信号であってもよい。メモリモジュール３８１が、１ビットのテストアドレス信号を受けたときに、Ｎビットのテストアドレス信号を生成して、セレクタ３８６へ供給するものとしてもよい。
【手続補正４４】
【補正対象書類名】明細書
【補正対象項目名】０２２２
【補正方法】変更
【補正の内容】
【０２２２】
セレクタ３８６は、図示しない制御信号に従って、アドレス入力端子ＡＤＡから送られるＮビットの第２のアドレスビットＡｄｄ［０：Ｎ−１］と、テストアドレス入力端子ＴＡから送られるＮビットのテストアドレス信号ＴＡｄｄ［０：Ｎ−１］のうちのいずれか選択して、選択した方をアドレスビットＢ［０：Ｎ−１］として、比較器３８５へ出力する。第２のアドレスビットＡｄｄ［０：Ｎ−１］が選択されるときには、第２のアドレスビットＡｄｄ［０：Ｎ−１］は、内部アドレスビットＡＱ１［０：Ｎ−１］が正常か否かを調べるための期待値信号として機能する。テストアドレス信号ＴＡｄｄ［０：Ｎ−１］が選択されたときには、テストアドレス信号ＴＡｄｄ［０：Ｎ−１］は、比較器３８５が正常か否かを調べるための信号として機能する。
【手続補正４５】
【補正対象書類名】明細書
【補正対象項目名】０２２６
【補正方法】変更
【補正の内容】
【０２２６】
なお、第１２の実施形態のメモリモジュールにおいても、テストアドレスを入力するテストアドレス入力端子ＴＡと、テストアドレスＴＡｄｄ［０：Ｎ−１］と、アドレスビットＡ［０：Ｎ−１］とを選択して、比較器へ供給するセレクタとを設けるものとしてもよい。
【手続補正４６】
【補正対象書類名】明細書
【補正対象項目名】０２４０
【補正方法】変更
【補正の内容】
【０２４０】
ＥＲＲＯＲ／ＡＱセレクタ４８３は、第１の選択信号ｃｅｎ１のレベルが活性化レベルの「１」、かつ第２の選択信号ｃｅｎ２のレベルが非活性化レベルの「０」のときに、第１のメモリモジュール４８１から出力される故障通知信号ＥＲＲＯＲ１およびメモリモジュール出力データＡＤＴＡ１を選択する。
【手続補正４７】
【補正対象書類名】明細書
【補正対象項目名】０２５３
【補正方法】変更
【補正の内容】
【０２５３】
（請求項Ａ）
複数個の正規メモリセルと冗長メモリセルとを有するメモリアレイと、
前記複数個の正規メモリセルの中の不良メモリセルのアドレス信号をデコードして、アドレスデコード信号を出力する冗長デコーダと、
前記アドレスデコード信号に従って、前記不良メモリセルの代わりに、前記冗長メモリセルにデータが書き込まれるように制御する第１の冗長制御回路と、
前記アドレスデコード信号に従って、前記不良メモリセルの代わりに、前記冗長メモリセルからデータが読み出されるように制御する第２の冗長制御回路と、
前記アドレスデコード信号をエンコードして、アドレス信号を出力するエンコーダと、
前記冗長デコーダに入力される前記アドレス信号と、前記エンコーダから出力される前記アドレス信号とを比較する比較器とを備えた、半導体装置。
【手続補正４８】
【補正対象書類名】明細書
【補正対象項目名】０２５４
【補正方法】変更
【補正の内容】
【０２５４】
（請求項Ｂ）
複数個の正規メモリセルと冗長メモリセルとを有するメモリアレイと、
データの書込み時に、前記複数個の正規メモリセルの中の不良メモリセルのアドレス信号をデコードして、第１のアドレスデコード信号を出力する第１の冗長デコーダと、
データの読み出し時に、前記複数個の正規メモリセルの中の不良メモリセルのアドレス信号をデコードして、第２のアドレスデコード信号を出力する第２の冗長デコーダと、
前記メモリアレイへのデータを誤り検出訂正符号化するＥＣＣエンコーダと、
データの書込み時に、前記第１のアドレスデコード信号に従って、前記不良メモリセルの代わりに、前記冗長メモリセルに前記ＥＣＣエンコーダの出力が書き込まれるように制御する第１の冗長制御回路と、
データの読み出し時に、前記第２のアドレスデコード信号に従って、前記不良メモリセルの代わりに、前記冗長メモリセルからデータが読み出されるように制御する第２の冗長制御回路と、
前記メモリアレイから出力されるデータを誤り検出訂正するするＥＣＣデコーダとを備えた、半導体装置。
【手続補正４９】
【補正対象書類名】明細書
【補正対象項目名】０２５５
【補正方法】変更
【補正の内容】
【０２５５】
（請求項Ｃ）
データと、アドレスと、検査ビットとからなるビット列を記憶するメモリアレイと、
前記メモリアレイへのデータの書き込み時に書き込み用のアドレスをデコードして第１のデコード信号を出力し、前記メモリアレイからのデータの読出し時に読出し用のアドレスをデコードして第２のデコード信号を出力するアドレスデコーダと、
データの書き込み時に、データと、前記書き込み用のアドレスとからなるビット列を誤り検出訂正符号化して、検査ビットを生成するＥＣＣエンコーダとを備え、
前記メモリアレイ内の前記第１のデコード信号で指定される位置に、前記データと、前記書き込み用のアドレスと、前記検査ビットとからなるビット列が書き込まれ、
データの読出し時に、前記メモリアレイは、前記第２のデコード信号で指定される位置からデータとアドレスと検査ビットからなるビット列を出力し、
前記メモリアレイから出力されたビット列を誤り検出訂正するＥＣＣデコーダと、
前記ＥＣＣデコーダから出力されるアドレスと、前記読出し用のアドレスとを比較する比較器とを備えた、半導体装置。
【手続補正５０】
【補正対象書類名】明細書
【補正対象項目名】０２５６
【補正方法】変更
【補正の内容】
【０２５６】
（請求項Ｄ）
データと、検査ビットとからなるビット列を記憶するメモリアレイと、
前記メモリアレイへのデータの書き込み時に書き込み用のアドレスをデコードして第１のデコード信号を出力し、前記メモリアレイからのデータの読出し時に読出し用のアドレスをデコードして第２のデコード信号を出力するアドレスデコーダと、
データの書き込み時に、データと、前記書き込み用のアドレスとからなるビット列を誤り検出訂正符号化して、検査ビットを生成するＥＣＣエンコーダとを備え、
前記メモリアレイ内の前記第１のデコード信号で指定される位置に、前記データと、前記検査ビットとからなるビット列が書き込まれ、
データの読出し時に、前記メモリアレイは、前記第２のデコード信号で指定される位置からデータと検査ビットからなるビット列を出力し、
前記メモリアレイから出力されたビット列に前記読出用のアドレスを付加して誤り検出訂正するＥＣＣデコーダとを備えた、半導体装置。