【手続補正書】
【提出日】令和1年11月27日(2019.11.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
放電トランジスタと、
選択されたビット線を前記放電トランジスタに接続するように構成された第１の放電経路と、
センスノードを前記放電トランジスタに接続するように構成された第２の放電経路と、
前記放電トランジスタのゲート電圧を前記第１の放電経路の電圧レベルで設定し、続いて、前記放電トランジスタの前記ゲート電圧を前記電圧レベルで浮動させたままにしながら、前記第１の放電経路を遮断し、前記放電トランジスタを介して前記第２の放電経路を介して前記センスノードを放電することによって、前記選択されたビット線に接続されたメモリセルを感知するように構成されたバイアス回路と、を備える、装置。
【請求項２】
前記放電トランジスタを介して補助電流を提供するように構成された電流ソースを更に備え、前記バイアス回路が、前記第１の放電経路を遮断した後、かつ前記センスノードを放電する前に、前記電流ソースをオンにして、前記放電トランジスタを介して前記補助電流を提供し、かつ、前記放電トランジスタを介して前記センスノードを放電しながら、前記放電トランジスタを介して前記補助電流を提供し続けるように更に構成されている、請求項１に記載の装置。
【請求項３】
前記放電トランジスタのゲートに接続された第１のプレートを有するコンデンサを更に備え、前記バイアス回路が、動作条件に応じた電圧レベルを前記コンデンサの第２のプレートに印加するように更に構成されている、請求項１に記載の装置。
【請求項４】
装置であって、
トランジスタと、
選択されたメモリセルと前記トランジスタとの間に直列に接続された第１のスイッチ及び第２のスイッチであって、前記トランジスタの制御ゲートが、前記第１のスイッチと前記第２のスイッチとの間のノードに接続され、前記第１のスイッチ及び前記第２のスイッチが、同時にオンであるときに、前記トランジスタを介して前記選択されたメモリセルを放電するように構成され、前記第１のスイッチ及び前記第２のスイッチが同時にオフであるときに、前記トランジスタの前記制御ゲートを前記第１のスイッチと前記第２のスイッチとの間の前記ノードの電圧レベルで浮動させるよう設定するように構成されている、第１のスイッチ及び第２のスイッチと、
センスノードと前記トランジスタとの間に接続された第３のスイッチであって、前記第１のスイッチと前記第２のスイッチとの間の前記ノードの前記電圧レベルで浮動するように設定された前記トランジスタの前記制御ゲートを用いて、前記トランジスタを介して前記センスノードを放電するように構成されている、第３のスイッチと、を備える、装置。
【請求項５】
前記第１及び第２のスイッチをオフにした後、かつ前記第３のスイッチをオンにする前に、前記トランジスタを介して補助電流を提供するように構成された補助電流ソースを更に備える、請求項４に記載の装置。
【請求項６】
前記トランジスタの前記制御ゲートに接続された第１のプレートを有するデカップリングコンデンサを更に備える、請求項４に記載の装置。
【請求項７】
前記第１及び第２のスイッチをオフにした後、かつ前記第３のスイッチをオンにする前に、動作条件に応じた電圧レベルを前記デカップリングコンデンサの第２のプレートに印加するように構成されたバイアス回路を更に備える、請求項６に記載の装置。
【請求項８】
ビット線であって、前記選択されたメモリセルは、前記ビット線を介して前記第１及び第２のスイッチに接続されている、ビット線と、
ソース線であって、前記選択されたメモリセルが、前記ソース線と前記ビット線との間に接続されている、ソース線と、
感知動作中に、前記ソース線を前記ビット線よりも高い電圧に設定するように構成されたバイアス回路と、を更に備える、請求項４に記載の装置。
【請求項９】
前記選択されたメモリセルの制御ゲートに接続されたワード線であって、前記バイアス回路が、負ではない電圧を前記ワード線に印加することによって、負の閾値電圧状態に対する感知動作を実施するように構成されている、ワード線を更に備える、請求項８に記載の装置。
【請求項１０】
前記バイアス回路が、前記メモリセルを介して前記ソース線に前記ビット線を放電することによって、正の閾値電圧状態に対する感知動作を実施するように更に構成されている、請求項９に記載の装置。
【請求項１１】
前記装置が、前記選択されたメモリセルを含むメモリセルがシリコン基板上の複数の物理レベルに配置され、かつ電荷蓄積媒体を含む、モノリシック３次元半導体メモリデバイスのメモリアレイを含む、請求項４に記載の装置。
【請求項１２】
前記選択されたメモリセルが、位相変化メモリ材料を含む、請求項４に記載の装置。
【請求項１３】
方法であって、
第１の放電経路を経由してセンスアンプを介して、選択されたメモリセルを放電することと、
放電トランジスタの制御ゲートの電圧を前記第１の放電経路に沿った電圧レベルに設定することであって、前記電圧レベルが、前記選択されたメモリセルのデータ状態によって決まる、設定することと、
続いて、前記放電トランジスタを介して補助電流を提供することと、
前記放電トランジスタを介して前記補助電流を提供しながら、前記選択されたメモリセルの前記データ状態に応じた前記電圧レベルに設定された前記放電トランジスタの前記制御ゲートを用いて、前記放電トランジスタを介してセンスノードを放電することと、を含む、方法。
【請求項１４】
前記センスノードが放電されるクランプトランジスタを介して、前記放電トランジスタに前記補助電流を提供することと、
前記クランプトランジスタと前記放電トランジスタとの間のノードで一定の電圧レベルを維持するように、前記クランプトランジスタをバイアスすることと、を更に含む、請求項１３に記載の方法。
【請求項１５】
装置であって、
第１のトランジスタと、
選択されたメモリセルと前記第１のトランジスタのゲートとの間に接続された第１のスイッチであって、前記選択されたメモリセルのデータ状態に対応する前記第１のトランジスタの前記ゲートの電圧レベルを設定するように構成されている、第１のスイッチと、
センスノードと前記第１のトランジスタとの間に接続され、前記選択されたメモリセルの前記データ状態に対応する前記電圧レベルに設定された前記第１のトランジスタの前記ゲートを用いて、前記第１のトランジスタを介して前記センスノードを放電するように構成された第２のスイッチと、
前記選択されたメモリセルの前記データ状態に対応する前記第１のトランジスタの前記ゲートの前記電圧レベルを設定した後、かつ前記第１のトランジスタを介して前記センスノードを放電する前に、前記第１のトランジスタを介して補助電流を供給するように構成された電流ソースと、を備える、装置。
【請求項１６】
ビット線であって、前記選択されたメモリセルは、前記ビット線を介して前記第１のスイッチに接続されている、ビット線と、
ソース線であって、前記選択されたメモリセルが、前記ソース線と前記ビット線との間に接続されている、ソース線と、
感知動作中に、前記ソース線を前記ビット線よりも高い電圧に設定するように構成されているバイアス回路と、を更に備える、請求項１５に記載の装置。
【請求項１７】
前記選択されたメモリセルの制御ゲートに接続されたワード線であって、前記バイアス回路が、負でない電圧を前記ワード線に印加することによって、負の閾値電圧状態に対する感知動作を実施するように構成されている、ワード線を更に備える、請求項１６に記載の装置。
【請求項１８】
前記選択されたメモリセルの制御ゲートに接続されたワード線であって、前記バイアス回路が、複数の対応する負でない電圧のうちの１つを前記ワード線に印加することによって、複数の閾値電圧状態に対する感知動作を実施するように構成されている、ワード線を更に備える、請求項１６に記載の装置。
【請求項１９】
第２のトランジスタであって、前記補助電流は、前記第２のトランジスタを介して前記第１のトランジスタに供給され、前記センスノードは、前記第２のトランジスタを介して前記第１のトランジスタを介して放電される、第２のトランジスタを更に備え、前記バイアス回路が、前記第１のトランジスタと前記第２のトランジスタとの間のノードで一定の電圧レベルを維持するように構成されている、請求項１６に記載の装置。
【請求項２０】
センスアンプ回路であって、
放電ノードに接続されたトランジスタと、
前記センスアンプ回路の放電経路を介して、選択されたメモリセルを放電する手段と、
前記選択されたメモリセルを放電しながら、前記放電経路のノードにおいて、前記トランジスタの制御ゲートを前記選択されたメモリセルのデータ状態に応じた電圧レベルに設定する手段と、
前記トランジスタの前記制御ゲートが、前記選択されたメモリセルの前記データ状態に応じた前記電圧レベルに設定されている間に、前記トランジスタを介してセンスノードを放電する手段と、を備える、センスアンプ回路。