(57)【要約】【課題】テスト時間を縮小させ、かつ閾値レベルの不安定性に対して堅固な、テスト・システム、テスト・マシン、およびテスト方法を提供すること。【解決手段】集積化を行う回路(102)がテスト・マシン(10)に設けられているので、集積回路(12)がこのテスト・マシン内に挿入されると、テストされるこの集積回路内のコンパレータ(122)の入力(120a)と出力(124a)との間に外部フィードバック・ループが確立される。こうして、コンパレータ(122)の入力電圧は、コンパレータ(122)の閾値レベル近辺で振動する。テスト結果は、このフィードバック・ループ内の振動電圧の平均値に依存して決定される。一実施例の場合、このフィードバック・ループは、アナログ集積化を行う回路がその出力(14)に追加された、デジタル・テスタ(100,104,106)により実現される。
2005510736.tif 000002
【特許請求の範囲】
【請求項１】
コンパレータを有するテストされる集積回路をテストする方法であって、
‐テスト・マシンに集積化を行う回路を設けることと、
‐前記コンパレータの入力電圧を前記コンパレータの閾値レベル近辺で振動させるために前記集積化を行う回路を含んだ、前記コンパレータの入力と出力との間の外部フィードバック・ループが確立するように、前記集積回路を前記テスト・マシンに接続することと、
‐前記フィードバック・ループ内の振動電圧の平均値に依存してテスト結果を決定することと、
を有する方法。
【請求項２】
前記集積回路がさらなるコンパレータを有し、
‐前記平均値に対する規定のオフセットを有するさらなるテスト電圧を生成することと、
‐前記さらなるテスト電圧を前記さらなるコンパレータの入力に印加して、前記さらなるコンパレータのさらなる閾値レベルが、前記テスト電圧間にあるか否かをテストすることと、
を有する、請求項１に記載の方法。
【請求項３】
前記集積回路が、さらなるコンパレータを有し、
‐前記さらなるコンパレータのさらなる閾値電圧を測定することと、
‐前記平均電圧と前記測定されたさらなる閾値電圧との間のオフセットに依存して、前記集積回路を合格または不合格にすることと、
を有する、請求項１に記載の方法。
【請求項４】
‐前記集積化を行う回路をアナログの集積化を行う回路にして、デジタル・テスト・パターン・ジェネレータを用いてデジタル・テスト・パターンを生成することと、
‐前記集積化を行う回路からの集積化された電圧を前記コンパレータの前記入力に印加することと、
‐前記コンパレータの前記出力に結合されたデジタル測定回路を用いることと、
‐前記バイナリ電圧のレベルが、前記集積化された電圧の上昇または下降を各々引き起こす値の間を繰り返しスイッチすることが、毎回、前記コンパレータの前記出力での推移を検出すると直ちに行われるように、前記デジタル・テスト・パターンの時間依存性を選択するために、前記デジタル測定回路を前記テスト・パターン・ジェネレータに結合することと、
を有する、請求項１に記載の方法。
【請求項５】
前記集積回路が、
当該コンパレータを含む複数のコンパレータと、
前記複数のコンパレータの内、その入力と出力を当該フィードバック・ループを介して結合させるのはどれかを制御するように構成されたスイッチング回路と、
を有し、
前記方法が、
前記スイッチング回路により、前記複数の前記コンパレータを前記フィードバック・ループに次々に接続させ、
前記コンパレータの各々が前記フィードバック・ループに結合されている際に得られた平均電圧から、前記テスト結果を決定すること、
を有する、
請求項1に記載のテスト方法。
【請求項６】
‐前記コンパレータの入力電圧を前記コンパレータの閾値レベル近辺で振動させるように構成されている集積化を行う回路を含む、前記コンパレータの入力と出力との間を接続するためのフィードバック・ループと、
‐前記振動入力電圧の平均値に依存してテスト結果を決定するためのテスト結果決定手段と、
を有する、コンパレータを有する集積回路をテストのためのテスト・マシン。
【請求項７】
集積回路をテストするためにさらなるコンパレータを有し、
前記平均値に対する規定のオフセットを有するテスト電圧を生成し、かつ、
前記テスト電圧を、テストされる前記集積回路に印加して、前記さらなるコンパレータのさらなる閾値レベルが、前記テスト電圧間にあるか否かをテストする、
ように構成された、請求項６に記載のテスト・マシン。
【請求項８】
集積回路をテストするためにさらなるコンパレータを有し、
前記さらなるコンパレータのさらなる閾値電圧を測定し、かつ、
前記平均電圧と前記測定されたさらなる閾値電圧との間のオフセットに依存して、前記集積回路を合格または不合格にする、
ように構成された、請求項６に記載のテスト・マシン。
【請求項９】
‐前記テスト・マシンを前記集積回路に接続するための接点と、
‐前記接点に結合された出力を有するデジタル・テスト・パターン・ジェネレータと、
‐前記テスト・パターン・ジェネレータからのバイナリ電圧を時間の関数として集積したものである集積化された電圧を印加するための、前記テスト・パターン・ジェネレータと、前記コンパレータの入力に結合された前記接点の第一接点との間の、アナログ集積化を行う回路である前記集積化を行う回路と、
‐前記コンパレータの出力に結合された前記接点の内の第二接点に結合された入力を有する、応答パターンを測定するデジタル回路であって、前記バイナリ電圧のレベルが、前記集積化された電圧の上昇または下降を各々引き起こす値の間を繰り返しスイッチすることが、毎回、前記コンパレータの前記出力での推移を検出すると直ちに行われるように、前記デジタル・テスト・パターンの時間依存性を選択するために、前記テスト・パターン・ジェネレータに結合されている、応答パターンを測定するデジタル回路と、
を有する、請求項６に記載のテスト・マシン。
【請求項１０】
前記デジタル・テスト・パターン・ジェネレータの前記出力をハイ・インピーダンス状態に設定することが、前記テスト・マシンのパイプライン遅延の間に当該レベルへのスイッチングが行われた後に毎回行われるように構成され、
前記推移後の前記集積化された電圧のオーバシュートがそれにより低減される、
請求項9に記載のテスト・マシン。
【請求項１１】
前記集積化された電圧が、前記コンパレータの期待されている閾値電圧近辺の規定レンジ内にある場合、前記集積化を行う回路の集積化の速さを前記集積化された電圧に依存して調整し、前記集積化速さが低減されるようにする回路を有する、請求項9に記載のテスト・マシン。
【請求項１２】
当該コンパレータを含む複数のコンパレータと、
当該フィードバック・ループを介してその入力と出力が結合されるのは、前記複数のコンパレータの内のどれかを制御するように構成されたスイッチング回路と、
を有し、
前記スイッチング回路によって前記複数のコンパレータを前記フィードバック・ループに次々に接続させる制御手段を有する、
集積回路をテストするための、請求項6に記載のテスト・マシン。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路のテスト分野に関し、かつ特に、コンパレータの閾値電圧のテストに関する。
【背景技術】
【０００２】
コンパレータ(comparator)は、コンパレータの入力電圧が閾値電圧よりも上または下かに依存して、一方のロジック・レベルまたは他方のロジック・レベルを出力する回路である。多くの集積回路の場合、コンパレータの閾値レベル、かつ特に、異なるコンパレータの閾値レベル間の相対オフセットは、集積回路が使用認可される前にテストされる必要がある重要な作動パラメータである。
【０００３】
これは、このテスト処理を、ハイ電圧とロー電圧をコンパレータに逐次印加しかつこのコンパレータの出力をモニタして、この出力がハイ・レベルとロー・レベル間で変化する際の出力のロジック・レベルを決定するという単純なテストに限定することができないことを意味する。なぜならば、閾値レベルがどこに位置しているかということを、テストしなければならないからである。
【０００４】
閾値レベルのテストは、通常、一連の入力電圧をコンパレータに印加し、かつその結果得られる出力電圧を読み取ることにより行われる。最も単純な実施例の場合、階段波状の（徐々に上昇する）一連の入力電圧が用いられる。このようなテストには、相当量の時間がかかってしまう。より複雑な実施例の場合、閾値レベルの上にあることが知られている最もハイの既知電圧と、閾値レベルの下にあることが知られている最もローの既知電圧との間の中間点に入力電圧を毎回印加して、バイナリ探索が行われる。このようなテストは、階段波を用いたテストよりも速いが、やはり相当の時間がかかってしまう。さらに、この種類のテストは、閾値が僅かに不安定なだけでも影響を受けてしまう。両テストのさらなる問題は、専用のアナログ・テスト・マシンを必要とするため、通常のバイナリ・テストよりもテスト費用がかかってしまうことである。
【発明の開示】
【課題を解決するための手段】
【０００５】
本発明の目的は、とりわけ、テスト時間を低減させ、かつ閾値レベルの不安定性に対して堅固なテスト・システム、テスト・マシン、およびテスト方法を提供することである。
【０００６】
本発明のテスト方法は、請求項1に規定されている。フィードバック・ループを用いてコンパレータを振動状態に導き、かつ振動電圧の平均値を用いてテスト結果を決定することにより、閾値電圧の信頼できる推定値がテストの間に迅速に得られる。
【０００７】
この平均値は、例えば、このコンパレータの閾値に対して規定のオフセットを有する閾値電圧を有する必要がある、さらなるコンパレータの閾値電圧をテストするテスト電圧を選択するために用いることができる。このさらなるコンパレータのテストは、このコンパレータに対する規定のオフセットを有するこの電圧の一方側の電圧を印加し、このコンパレータがこれらの電圧に応答して論理的に相補性を有する出力信号を生じるか否かをテストすることにより、行うことができる。別の例の場合、両方のコンパレータの閾値電圧を測定し、かつ比較 (compare) してもよい。
【０００８】
集積回路の多くは、集積回路の外側から通常は直接アクセスできない複数のコンパレータを含んでいる。この場合、この集積回路は、集積回路の外部接点に個々のコンパレータを次々に接続するスイッチング回路を含んでいてもよい。この場合、フィードバック・ループを用いて、これらの複数のコンパレータを次々にテストしてもよい。
【０００９】
一実施例の場合、デジタル・テスト・マシンが用いられ、フィードバック・ループ内でデジタル・テスト・パターンが生成される。（「集積化を行なう (integrating)」回路であって、必ずしも「集積化された (integrated)」回路ではない）アナログの集積化を行う回路（例えば、ローパスRCフィルタ）が、このデジタル・テスト・パターンを集積化するために、テスト・パターン・ジェネレータの間に挿入されている。テスト・パターンの（平均的な）出力レベルは、コンパレータの出力電圧が推移すると変化する。こうして、余分なコストをほとんどかけずに、従来のデジタル・テスタを用いてコンパレータの正確な閾値レベルをテストすることができる。
【発明を実施するための最良の形態】
【００１０】
これらの目的と他の目的、ならびに本発明のシステム、方法、およびマシンの有利な側面を、図面を用いてさらに詳述する。
【００１１】
図1は、テスト・システムを示す。このテスト・システムは、テスト・マシン10、テストされる集積回路12、および平均値測定回路18を含んでいる。テスト・マシンは、テスト・パターン・ジェネレータ100、集積化を行う回路102、応答パターンを測定するデジタル回路104、およびコントローラ (controller) 106を含んでいる。コントローラ106は、テスト・パターン・ジェネレータ100と測定回路104に結合されている。テスト・パターン・ジェネレータ100は、出力14を介して、集積回路12の接点120a-cに結合されている。集積回路12のさらなる接点124a-cは、入力16を介して測定回路104に接続されている。集積化を行う回路102は、例として、抵抗器110とキャパシタ112を含んでいるものとして図示されている。抵抗器110は、テスト・パターン・ジェネレータ100と出力14の間に直列接続されている。キャパシタ112は、出力14とアースの間に接続されている（実際には、配線接続による集積化への影響をなくすために、キャパシタ112と出力14の間にバッファ回路（図示せず）を含めてよい）。平均値測定回路18は、集積化を行う回路102に結合された入力と、コントローラ106に結合された出力とを有する。
【００１２】
集積回路12は、複数の接点の第一接点120aに結合された入力と、複数の接点の第二接点124aに接続された出力とを有するコンパレータ122を含んでいる。
【００１３】
動作時、テスト・マシン10は、従来のバイナリ・テスト能力を利用して、堅固なアナログ・テストを実現する。コントローラ106に導かれて、テスト・パターン・ジェネレータ100は、バイナリ・テスト・パターンを生成 (generate) し、かつこのテスト・パターンをテスト・パターン・ジェネレータ100の出力に供給する。その後、測定回路104は、このテスト・パターンに応答するバイナリ応答を読み取る。
【００１４】
従来のテスト・マシンの多くは、逐次的なクロック周期で出力されなければならないテスト信号値を示すテスト・プログラムの制御下で動作する。表Iは、そのようなプログラムを示している。
表I
2005510736.tif 000003
【００１５】
このプログラムの命令は、コントローラ106内のメモリ（図示せず）内の逐次アドレスに格納される。テーブルＩの最も左の列は、このメモリ内の幾つかのアドレスのアドレスを含んでいる。各アドレスには、
(1) ジェネレータ100により出力されるべきデジタル信号パターンと、
(2) 応答パターン測定回路104により測定されることが期待される応答信号と、
(3) コントローラが取るべき動作と、
を定義した情報が格納されている。
【００１６】
コントローラ106は、メモリをアドレス指定するアドレス・カウンタ（図示せず）を含んでいる。このように、通常これらのアドレスは逐次的にアドレス指定され、これらのアドレスにより定義されたデジタル信号パターンが、ジェネレータ100により出力される。表Ｉの第二列には、本発明に関連するデジタル信号パターン部分が、第一列に含まれているアドレスに対して示されている。第一アドレス(100)によって、デジタル「0」が集積化を行う回路102へ出力される。第二アドレス(101)によって、集積化を行う回路への出力はハイ・インピーダンス状態(Z)に導かれる。その他も同様である。アドレス「200」で、パターン・ジェネレータ100は、デジタル「1」を、集積化を行う回路102に出力する。
【００１７】
表Ｉの第三列は本発明に関連する応答信号部分を含み、かつ第四列は本発明に関連する命令を含んでいる。表Ｉの第三列に示されているように、第二アドレス(101)は、アドレス・カウンタがこのアドレスをアドレス指定した場合、コンパレータの出力接点124aから「1」という応答が期待されることを示している。第四列は、このパターンが検出された場合、コントローラ106はそのアドレス・カウンタ内の値を「200」に変化させる必要があり、かつこのパターンが検出されない場合は、「100」に変化させる必要があることを示している。こうして、コンパレータ122がデジタル「0」を出力し続ける限り、テスト・マシン10は集積化を行う回路102の入力におけるテスト・パターンの値をデジタル「1」に保ち、かつコンパレータ122がデジタル「1」を出力し始めると、テスト・マシン10はこのテスト・パターンの値が「0」になるようにスイッチするであろう。
【００１８】
その後は同様に、表Ｉ内のアドレス200と201の行によって示されているように、コンパレータ122がデジタル「1」を出力し続ける限り、テスト・マシン10は集積化を行う回路102の入力におけるテスト・パターンの値をデジタル0に保ち、かつコンパレータ122が再びデジタル「0」を出力し始めると、テスト・マシン10はこのテスト・パターンの値を「1」にスイッチするであろう。その他も同様である。
【００１９】
図2は、
原則的に時間「t」の関数としてテスト・パターン・ジェネレータ100により生成可能なテスト・パターン20と、
テスト・パターン20に応答して、集積化を行う回路102の出力で形成される集積化された電圧22と、
集積化された電圧22に応答して、コンパレータ122の出力で形成されるコンパレータ出力電圧24と、
クロック信号28と、
を示している。本発明の原理を示すために、これらの様々な信号内の推移間には、最小限の遅延が示されている。テスト・パターン・ジェネレータ100がクロック信号28の端部でしか推移を起こさず、かつコンパレータ122を、クロック（必ずしもテスト・マシン10のクロックと同じクロック28ではない）の推移部分上でしかその出力を変化させないクロックされているコンパレータにしてもよいという理由さえあれば、通常はこれらの様々な信号の推移間に遅延が存在することに留意されたい。
【００２０】
集積化を行う回路102と、コントローラ106を介して測定回路104からテスト・パターン・ジェネレータ100までを結合するフィードバックとを用いることにより、これらのバイナリ・テスト能力を用いて、コンパレータ122のアナログ・テストを制御 (control) することが可能となる。初期段階で、コントローラ106は、この集積化された電圧を低い値に近づけさせる。これは、テスト・パターン・ジェネレータ100に、集積化を行う回路102の時定数よりも長い期間に渡ってバイナリの低レベル信号を出力させることにより実現できる。これに代えて、例えばスイッチング・トランジスタ（図示せず）を用いて具現化されているスイッチを、一方の、抵抗器110とキャパシタ112との間のノードと、他方のアースとの間に含ませてもよい。このスイッチをテスト・パターン・ジェネレータ100からの信号によって制御して、集積化を行う回路102の出力での電圧を初期化してもよい。
【００２１】
第二段階で、コントローラ106は、テスト・パターン・ジェネレータ100に、ハイ・レベルの信号を集積化を行う回路102に出力させる。これにより、集積化された電圧22は上昇する。より一般的には、信号20は、よりハイ・レベルの値とよりロー・レベルの値を両方含んでよい。この場合、集積化された電圧22が上昇する平均的な速さ、および集積化された電圧22が達する最終的なレベルは、信号20の短期的な平均レベルに依存するであろう。異なる短期的な平均レベルを、信号の異なる効率周期を用いることにより実現してもよい。（バイナリ信号20の効率周期は、このバイナリ信号がロジック・ハイとなる時間の分数として定義される。図示されているハイ状態が永続する信号の場合、効率周期は100%であると言われている。このことにより、集積化を行う回路102の出力電圧22は上昇する。）
【００２２】
集積化を行う回路102の出力電圧22の上昇に応答してコンパレータ122のロジック出力レベル24が変化したことを測定回路が検出すると、コントローラ106は第三段階を開始する。この第三段階では、コントローラ106は、テスト・パターン・ジェネレータ100に指令してバイナリ出力信号20のレベルを下げさせ、この結果、集積化を行う回路102の出力電圧22は低下する。
【００２３】
コンパレータ122のロジック出力レベル24が、集積化を行う回路102の出力電圧22の低下に応答して変化したことを測定回路104が検出すると、コントローラ106は第四段階を開始する。この第四段階では、コントローラ106は、テスト・パターン・ジェネレータ100に指令して、バイナリ出力信号22のレベルを再び上げさせる。このレベルは（平均的に）非常に低くなっているので、集積化を行う回路102の出力電圧22は、再び上昇する。コントローラ106は、第三段階と第四段階を数回繰り返す。
【００２４】
この結果、集積化された電圧22は、コンパレータ122の閾値電圧よりも上の値と下の値との間で振動するであろう。平均値測定回路18は、幾つかの段階26c-d全体の平均値を算出しながらこの測定を行う。この平均値測定の結果は、さらなるテストで用いたり、または集積回路12を受け入れるかまたは不合格にするかのテスト決定を行うために、コントローラ106に供給される。勿論、平均値測定回路を出力14自体に接続する必要はない。パターン・ジェネレータ100からの出力信号の出力電圧を集積化することによって回路の平均電圧レベルが決定される回路内の任意点を、出力14の代わりに用いてもよい。
【００２５】
これに代えて、平均レベルの測定を、デジタル測定回路104により受信された信号、つまりコンパレータの出力がその後にスイッチすると見なされるクロック周期の平均的な正味の数から決定してもよい（正味の数：集積化を行う回路102への入力信号20がローだったクロック周期数から、入力信号20がハイだったクロック周期数を減算した差のこと）。さらに、後述するように、集積回路内のコンパレータの相対的な閾値レベルのみをテストする必要がある場合、実際の閾値レベルを明示的に決定することを必要としなくてもよい。
【００２６】
多くのテスト装置の場合、特に問題なのは、テスト装置のパイプライン遅延が著しいことである。すなわち、テスト・パターン・ジェネレータ100は、出力信号20のロジック・レベルをクロック周期ごとに一回変化させることができるが、テスト・パターン・ジェネレータ100が、特定のロジック・レベルを特定の出力に出力するように指令される時刻と、このロジック・レベルが実際に出力され、かつこの結果、集積化された信号22の方向に変化が生じる時刻との間に、特定の最小数のクロック周期を必要とする。同様に、コンパレータ122が出力信号24を出力する時刻と、この出力信号の測定回路104からの測定値へテスト・コントローラ106がアクセスする時刻との間にも、幾つかのクロック周期が存在する。このパイプライン遅延の結果、コンパレータ122の出力のロジック・レベルが変化した後、集積化された電圧22を次のクロック周期内に直ちに低下させることが不可能となる。
【００２７】
表Ｉの例に関しては、パイプライン遅延により、
コントローラ106が表Ｉの第二行に示されているアドレス「101」から情報を読み取ることがその中で行われるクロック周期と、
(1) この行の第二列のテスト・パターンがテスト・パターン・ジェネレータ100により出力され、かつ、
(2) 第三列に示されている比較結果がコントローラ106に戻ってきて達する、
ことがその中で行われるクロック周期との間に、遅延が生じる。したがって、表Ｉの単一行の様々な列のコンテンツにより示されている指令は異なるクロック周期で実施されるので、コントローラが応答可能となる前に幾つかのクロック周期が必要となるであろう。表Ｉの場合、コントローラが応答可能となるために、99回のクロック周期が必要なことが想定されている。すなわち、第二列に示されている比較に対する応答は、コントローラがアドレス「199」に達した場合にしか実施されないことが想定されている。平均時には、駆動出力はハイ・インピーダンス状態(Z)に導かれる。これは、テスト・パターン22内の陰影領域21で示されている。したがって、集積化された信号22は、遅延期間の間、一定のままとなるであろう。
【００２８】
これに代えて、集積化を行う回路102の入力信号を一定に保ってもよい（表Ｉの第二列が、Zではなく1と0となる）。この場合、集積化された電圧結果のオーバシュートが生じ、このことにより、必要なテスト時間が増え、かつテスト確度が低減してしまう。勿論、振動の間、ある程度のオーバシュートは常に発生するであろうが、パイプライン遅延の間、集積化を行う回路の入力を駆動させないことにより、このオーバシュートを低減させることができる。
【００２９】
図2Aは、遅延を有する信号を示している。パターン・ジェネレータ100が、その出力においてハイ・インピーダンス(Z)状態を集積化を行う回路102に対して作り出す時間間隔21が、陰影領域21により示されている。パターン・ジェネレータ100がハイZ状態でなくなる度に、集積化を行う回路102の出力14における信号22が階段状に上昇しかつ下降し、かつ、テスト・パターン・ジェネレータがコンパレータ122の出力信号26の推移に応答する前に、クロック信号28の幾つかの（例えば4つの）期間を要することが分かるであろう。この遅延の原因は、第一に、信号26内に推移が発生する時刻と、この推移の検出がコントローラ106に達する時刻との間の遅延であり、かつさらには、コントローラ106からの指令と、パターン・ジェネレータ100によるそのコマンドの実施との間の遅延である。
【００３０】
図3は、テスト・コントローラ30、テスト依存型インターフェイス(TDI: type dependent interface)32、およびテストされるデバイス34を含むアナログ・テスト・システムを示している。テスト依存型インターフェイス32は、テストされるデバイス34との接点328a, bを有し、かつインバータ324、スイッチ326、および抵抗器320とキャパシタ322とを有する集積回路320、322を含んでいる。
【００３１】
スイッチ326は、複数の接点の第一接点328aを、直接またはインバータ324を介しての何れかで抵抗器320の第一電極に接続させる。抵抗器320の第二電極はキャパシタ322を介してアースに接続されており、かつ第二の一接点238bに接続されている。テスト・コントローラ30は、TDI 32を介してテストされるデバイス34に接続されている。テスト・コントローラ30は、テストされるデバイス34とスイッチ326に結合されたコントロール出力を有する。テスト・コントローラ30は、バッファ回路329を介して抵抗器320の第二電極に結合された測定入力を有する。
【００３２】
動作時、テスト・コントローラ30はテストされるデバイス34を制御して、コンパレータ（図示せず）の入力を複数の接点の第二接点328bに接続させ、かつコンパレータの出力を第一接点328aに接続させる。テスト・コントローラ30は、コンパレータの極性に依存してスイッチ326を制御する。すなわち、ハイの入力電圧により出力電圧がロジック・ハイとなった場合は、コンパレータの出力はインバータ324を介して抵抗器320の第一電極に接続され、ハイの入力電圧によってロジック・ローの出力電圧が生じた場合は、コンパレータの出力は抵抗器320の第一電極に直接接続される。こうしてコンパレータは、抵抗器320の第二電極で、コンパレータの閾値レベル近辺の電圧振動を発生させるであろう。テスト・コントローラ30は、この電極における平均電圧を測定してテストを行う。
【００３３】
テスト依存型インターフェイス(TDI)32内で、集積化を行う回路320、322にフィードバック・ループを組み込むと有利である。TDIは、テストされるデバイス34がテストのためにその中に挿入されるテスト台の中に配置される小型回路であり、TDI(32)よりかなり大きいために通常はキャビネットに入っているテスト・コントローラ30よりも、テストされるデバイス34にかなり近い。フィードバック・ループをTDI内でローカルに保つことにより、外部信号から著しい妨害を受けることのない高周波振動が可能となる。
【００３４】
図4は、集積回路40のより詳細な図を示している。集積回路40は、機能回路48、コンパレータ41、テスト・コントロール・ユニット46、入力マルチプレクサ42、出力マルチプレクサ44、およびローカル・マルチプレクサ43を含んでいる。テスト・コントロール・ユニット46の制御の下、ローカル・マルチプレクサ43はコンパレータ41を、内部機能回路48、または外部入力47aと集積回路の出力48bとの間の何れかに接続する。後者の場合、複数のコンパレータ41の内のどのコンパレータを、入力47aと出力47bの間に接続するかを、入力マルチプレクサ42と出力マルチプレクサ44が決定する。
【００３５】
通常の動作モードの場合、集積回路40は、コンパレータを機能回路と協働させながら内部で用いて、集積回路40が意図するどのような機能も行う。外部信号を用いて、集積回路をテスト・モードに導くことができる。テスト・モードの場合、テスト・コントロール・ユニット46によって、ローカル・マルチプレクサ43は、コンパレータ41の入力を1つ以上、機能回路48から減結合させる（各コンパレータは分離可能な入力を1つしか持っていないように図示されているが、選択可能な一つの入力を減結合するように、集積回路を構成してもよい）。コンパレータ41の内の選択可能な一つのコンパレータの減結合された入力は、外部テスト入力47aに接続され、かつこのコンパレータ41の出力は、外部の出力47bに結合される。
【００３６】
このことにより、図1または図3のテスト・システムは、幾つかのコンパレータ上でテストを逐次的に行うことが可能となる。この場合、コンパレータを、集積化を行う回路に相次いで接続してもよい。各コンパレータ41を順々に振動させ、かつこの振動の間に外部の入力47aに印加された平均入力信号から、各コンパレータ41の閾値をテストの一部として決定してもよい。
【００３７】
しかしながら、一群のコンパレータ41の相対的な閾値レベルのみをテストすればよい場合もある。この場合、このような一群のコンパレータ41の第一コンパレータに対して決定された閾値を、この一群の残りのコンパレータ41の第二コンパレータの開始点として用いると有利な場合がある。これは、第二コンパレータ41の各々に2つの電圧を逐次印加することによる、第二コンパレータ41に対するgo/no go何れかの判定テストを用いて行う。テストされる第二コンパレータ41は、それ自体の閾値電圧を、第一コンパレータ41に対して決定されている測定された閾値に対する規定のオフセットにする必要がある。第二コンパレータ41に印加される2つの電圧は、各々、第一コンパレータ41に対して決定されている閾値電圧に対する既定のオフセットを有するので、これらの電圧は、テストされる第二コンパレータ41の意図されている閾値の両側に位置する。したがって、第二コンパレータ41のテストは、振動が用いられる場合よりも速く行われる。
【００３８】
これに代えて、第二コンパレータの閾値を、振動を用いて決定してもよい。ただし、測定された第一コンパレータの閾値レベルから導出された初期レベルから始める。この初期レベルは、第二コンパレータが適切に動作する際は初期レベルが閾値の一方側に位置するが、必ず供給電圧レベルよりこのレベルに近くなるように選択される。したがって、初期レベルに達するための集積化時間が必要ではなくなるので、テスト時間が低減される。
【００３９】
図5は、図1のテスト・システムの本テスト方法に関する部分を変更した例を示している。図5は、テスト・パターン・ジェネレータ100、集積化を行う回路102、電圧コントローラ50、およびマルチプレクサ52を示している。
【００４０】
動作時、第一コンパレータの閾値レベルをテストしている間は、集積化を行う回路102の出力は出力14を介して、テストされる集積回路（図示せず）に印加される。このテストが終わると、電圧コントローラ50は、集積化を行う回路102の出力電圧の平均化された値をサンプル化する。これは、テスト・パターン・ジェネレータ100からの信号による制御下で行うことが好ましい。その後、テスト・パターン・ジェネレータ100は、テストされる集積回路へ信号を出力し、第二コンパレータを外部ピンに接続させる。その後、テスト・パターン・ジェネレータ100は電圧コントローラ50に信号を送って、集積化を行う回路102からのサンプル電圧に対する規定のオフセットを有する電圧を逐次出力させる。テスト・パターン・ジェネレータ100はマルチプレクサ52に信号を送って、集積化を行う回路102の出力信号ではなくこれらの電圧を、テストされる集積回路に渡す。これらのコンパレータをテストするために、これらの電圧に対する応答がモニタされる。勿論、テストされる集積回路のテスト接続に応じて、他の出力を介してこれらの電圧を印加してもよい。
【００４１】
他の一実施例の場合、電圧コントローラ50は、単に集積化を行う回路102の出力電圧を新たな初期値に初期化して、第二コンパレータ41をテストする。
【００４２】
図6は、図1の集積化を行う回路のさらなる実施例を示す。さらなる抵抗器62が、抵抗器110と直列に含まれている。さらなる抵抗器62を短絡するために、このさらなる抵抗器62と並列にスイッチ60が設けられている。第一コンパレータ64と第二コンパレータ66、およびANDゲート68も加えられている。第一コンパレータ64は、第一電圧V1に結合された参照入力を有する。第二コンパレータ66は、第二電圧V2に結合された参照入力を有する。コンパレータ64、66は、集積化を行う回路の出力14に共に結合されたさらなる入力を有する。これらのコンパレータの出力はANDゲート68に結合されており、このANDゲート68は、次にスイッチ60を制御する。
【００４３】
動作時、コンパレータ64、66は、コンパレータ122の閾値レベルがその電圧範囲内に位置する必要がある、V1からV2への電圧レンジを定義する。集積化を行う回路の出力14の電圧がこのレンジ外にある場合、集積化を行う回路の集積化の速さは増加する。出力14の電圧がV1〜V2のレンジ内にある場合、この速さは減少する。図6の実施例の場合、これはスイッチ60を有するさらなる抵抗器62の短絡回路を加えることと除去することにより行われるが、速さを変化させる他の方法も考えられる。この結果、コンパレータ122の閾値レベルを含む電圧レンジV1〜V2に達するための時間が減るのでテスト時間が得られ、かつ集積化の速さが減ることによって発生する閾値レベルのオーバシュートが減少するので確度が得られる。
【００４４】
図3の場合、テスト・コントローラ30は、テストされるデバイス34内の異なるコンパレータに対する一連のテストを、これらの異なるコンパレータを接点328a, bに次々に接続することをデバイス34に行わせるテスト・コントロール信号を印加することにより、行ってもよい。テスト・コントローラ30は、この接続されたコンパレータの極性に依存して、振動を引き起こし、かつこの結果得られる抵抗器320の第二電極での平均電圧を測定するように、スイッチ326を設定する。図1のデジタル・テスト・マシンの場合、この反転 (inversion) は、テスト・コントローラ106が、テスト・パターン・ジェネレータ100に対するコントロール信号を選択することにより実現される。
【００４５】
本発明から逸脱しない、図3の回路内の幾つかの変種が可能なことが理解されるであろう。例えば、接点328aと抵抗器320の第一電極との間を直接接続する代わりに、非反転バッファを加えてもよい。または、例えば、キャパシタ322を帯電させ、かつコンパレータの出力によりスイッチオンとスイッチオフが行われる電流源を抵抗器320の代わりに用いた、より複雑な集積化を行う回路を用いてもよい。
【００４６】
さらに、異なるコンパレータの閾値の相対的なレベルのみを高確度でテストする必要がある場合、振動している間の電圧の実際の平均レベルを測定する必要はない。振動電圧に対する規定のオフセットの電圧を用いて、異なるコンパレータをテストすれば十分である。コンパレータの閾値レベルの低確度のテストが、高確度の相対テストに加えて必要な場合、コンパレータにハイ電圧とロー電圧を印加しかつコンパレータの出力信号をモニタする、単純なgo/no go判定テストを、振動テストに加えて行なってもよい。
【図面の簡単な説明】
【００４７】
【図１】デジタル・テスト・システムを示す。
【図２】テスト信号を示す。
【図２Ａ】さらなるテスト信号を示す。
【図３】アナログ・テスト・システムを示す。
【図４】集積回路を示す。
【図５】テスト・マシンの詳細を示す。
【図６】集積化を行う回路を示す。
【符号の説明】
【００４８】
10…テスト・マシン
12…テストされる集積回路
18…テスト・マシン
20…デジタル・テスト・パターン
22…集積化された電圧
41…さらなるコンパレータ
100…デジタル・テスト・パターン・ジェネレータ
102…集積化を行う回路
104…デジタル測定回路
122…コンパレータ
120a…コンパレータの入力
120a-c…テスト・マシンを集積回路に接続するための接点
124a…コンパレータの出力
124a-c…テスト・マシンを集積回路に接続するための接点
【図１】
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【図２】
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【図２Ａ】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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