(57)【要約】破壊読出し動作に再書込み動作が続く不揮発性強誘電体ランダムアクセスメモリにデータを記憶する方法においては、データの全く同じコピーが、如何なる共通のワードライン又は代わりの共通のワードラインも共通のビットラインも持たない異なる記憶場所に記憶される。第1のワードライン又は第1のワードラインのセグメントはそっくりそのまま読取られ、前記ワードライン又は前記セグメントは、少なくともデータの全く同じコピーの第1のコピーから成る。この様に読取られたデータは記憶場所へ再書込みされ、また加えて問題の記憶場所から適切なキャッシュ位置へ転送され、その後、次の記憶場所、ワードラインの形式又はセグメントが読取られ、そしてデータはキャッシュ位置へ再書込みされる。この動作は、全部の同じコピーがキャッシュ記憶装置へ転送されるまで繰り返される。続いて、メモリ制御論理回路において同じコピーを比較することによりビット誤りが検出され、これはまた読出しデータコピーをキャッシング（caching）するため使用でき、又は代わりに別個のキャッシュメモリに接続される。ビット誤りが検出された時は、訂正されたデータはビット誤りを保持する適切な記憶場所へ書込みして戻される。
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【特許請求の範囲】
【請求項１】
不揮発性強誘電体ランダムアクセスメモリ（FRAM）特に、強誘電体メモリ材料が強誘電体ポリマーであるメモリにデータを記憶する方法であって、記憶場所はマトリックスの要素として与えられそしてマトリックスのワード及びビットラインを形成する電極を経由してアクセスされ、また記憶場所に対する破壊読出し動作に続き再書き込み動作が行なわれるこの方法は、
（a）前記データの複数の同一のコピーを複数の記憶場所に記憶するステップであって、前記記憶場所は如何なる共通のワードラインも持たない前記記憶するステップと、
（b）前記データの前記同一のコピーの少なくとも第1のコピーから成る第1のワードライン全体を読取り、前記第1のワードラインから読取ったデータを前記第1のワードラインの中へ再書込みして戻し、そして前記第1のワードラインから読取ったデータをメモリ制御論理回路へ転送するステップと、
（c）前記データの前記同一のコピーの少なくとも次のコピーから成る次のワードライン全体を読取り、前記次のワードラインから読取ったデータを前記次のワードラインの中へ再書込みして戻し、そして前記次のワードラインから読取ったデータを前記メモリ制御論理回路へ転送するステップと、
（d）前記データの前記同一のコピーから成る前記ワードラインから読取った前記データが前記メモリ制御論理回路へ転送されてしまうまでステップ（c）を繰り返すステップと、
（e）前記データの前記複数の同一のコピーのコピーから成る前記ワードラインから読取った前記データを、前記メモリ制御論理回路においてビットについて比較することにより如何なるビット誤りをも検出するステップと、そして
（f）ビット誤りがステップ（e）において検出された時は、訂正されたデータを、ビット誤りを保持する前記記憶場所におけるメモリセルへ書込むステップとを有する連続するステップにより特徴付けられるデータを記憶する方法。
【請求項２】
請求項1による方法は、前記データは読取り及び書込み動作を制御するためのタイミングデータ、又は冗長メモリセルを識別するための冗長データにより特徴付けられるデータを記憶する方法。
【請求項３】
請求項1による方法は、ステップ（e）におけるビットに関する比較を、誤り訂正コード（ECC）を前記データと共に含めることにより如何なるビット誤りをも検出することで置換することにより特徴付けられるデータを記憶する方法。
【請求項４】
不揮発性強誘電体ランダムアクセスメモリ（FRAM）、特に、強誘電体メモリ材料が強誘電体ポリマーであるメモリに、データを記憶する方法であって記憶場所はマトリックスの要素として与えられそしてマトリックスのワード及びビットラインを形成する電極を経由してアクセスされ、また記憶場所に対する破壊読出し動作に続き再書込み動作が行なわれる、この方法は、
（a）前記データの複数の同一のコピーを複数の記憶場所に記憶するステップであって、前記記憶場所は共通のワードラインも共通のビットラインも持たない前記記憶するステップと、
（b）第1のワードラインの一つのセグメントを読取り、第1のワードラインの前記セグメントから読取ったデータを第1のワードラインの前記セグメント中へ再書込みして戻し、第1のワードラインの前記セグメントから読取った前記データをデータラッチの第1のセグメントへ転送し、そして第1のワードラインの前記セグメントから読取った前記データをデータラッチの前記第1のセグメントに保持するステップであって、前記第1のワードラインの前記セグメントは少なくとも前記データの前記同一のコピーの第1のコピーから成る前記ステップと、
（c）次のワードラインの一つのセグメントを読取り、次のワードラインの前記セグメントから読取ったデータを次のワードラインの前記セグメントの中へ再書込みして戻し、次のワードラインの前記セグメントから読取ったデータをデータラッチの次のセグメントへ転送し、そして次のワードラインの前記セグメントから読取った前記データをデータラッチの前記次のセグメントに保持するステップであって、前記次のワードライン前記セグメントは少なくとも前記データの前記同一のコピーの次のコピーから成る前記ステップと、
（d）前記データの前記同一のコピーがデータラッチの前記次のセグメントへ転送されてしまうまでステップ（c）を繰り返すステップと、
（e）データラッチの前記セグメントに保持されている前記データをメモリ制御論理回路へ転送するステップと、
（f）前記データの前記同一のコピーを、前記メモリ制御論理回路においてビットについて比較することにより如何なるビット誤りをも検出するステップと、そして
（g）ビット誤りがステップ（f）において検出された時は、訂正されたデータを、ビット誤りを保持する前記記憶場所におけるメモリセルへ書込むステップと、を有する、連続するステップにより特徴付けられるデータを記憶する方法。
【請求項５】
請求項4による方法は、前記データは読取り及び書込み動作を制御するためのタイミングデータ、又は冗長メモリセルを識別するための冗長データにより特徴付けられるデータを記憶する方法。
【請求項６】
請求項4による方法は、ステップ（e）におけるビットについて比較を、誤り訂正コード（ECC）を前記データと共に含めることにより如何なるビット誤りをも検出することで置換することにより特徴付けられるデータを記憶する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性強誘電体ランダムアクセスメモリ（FRAM）、特に、強誘電体メモリ材料が強誘電体ポリマーであるメモリにデータを記憶する方法に関し、記憶場所がマトリックスの要素として与えられまたマトリックスのワード及びビットラインを形成する電極を経由してアクセスされ、また記憶場所への破壊読出し動作の後に再書込み動作が続くデータ記憶方法に関する。
【０００２】
強誘電体メモリは、商業的に重要になりつつあるが、それはこれらが不揮発性であり、比較的低い費用で作ることが出来、また1から5ボルトの電圧でまた10から100ナノ秒のオーダの速度で書込み及び読出しすることが出来、これは従来のDRAM及びSRAM計算機メモリに典型的であるためである。
【０００３】
強誘電体材料を、半導体基板上のコンデンサの板の間に置くと、コンデンサに電荷分極の形式のメモリ効果を生じさせる。コンデンサ板を横切り1つの方向へ走るフィールドライン（field lines）によりコンデンサが充電されると、残留電荷分極は、電荷がコンデンサ板から除去された後も残る。もし反対の電荷がコンデンサ板上に置かれると、反対の残留分極が残る。コンデンサの板を横切り印加されるフィールド電圧を、コンデンサの板の間の強誘電体材料に対してプロットすると図1に示す様な古典的なヒステリシス曲線を表す。Ps及び-Psは任意の分極値であり、これに反してPr及び-Prは零フィールド値における強誘電体材料における分極を示す残余分極値である。理想的な強誘電体においては、PsはPrに等しい筈であるが、これらの値は実際の強誘電体においては線形強誘電体と非線形強誘電体の振る舞いに起因して異なる。
【０００４】
強誘電体メモリは、強誘電体コンデンサを記憶媒体として利用し、それを読取るために電界は記憶コンデンサを横切って置かれなければならない。パルスが強誘電体コンデンサに印加され、その結果として生じる電荷の量は、もしパルス極性が以前のものと一致すれば低いか、又はもしコンデンサ上に置かれた電荷がコンデンサの板を横切って最後に置かれたものの反対の極性であれば結果として生じる電荷はより高いかである。以前のメモリ電荷に一致する電荷と、反対電荷との間のこの微小な差は、それが最後に書込まれた時、強誘電体コンデンサ上の以前の分極はどうであったかを決定するため測定出来る。読取り電界は、多くの場合においてメモリセルの状態を変化させる。これは、強誘電体メモリは破壊読出しメモリであり、それは、読出されたデータはそれが読取られた後にメモリセルへ回復される再書込み機能を含まねばならないことを意味する。再書込み動作は、時間が掛かり、そしてもしメモリ機能が、例えば電力喪失で、セルが読取られる間又はその直後で再書込みが完了できる前に中断されると、そのセルのデータは失われるであろう。この様なデータ喪失は不揮発性メモリには受容できない。
【０００５】
強誘電体ランダムアクセスメモリ（RAM）で、データを記憶するため強誘電体メモリセルを使用するものが米国特許第5,682,344号に開示されている。この強誘電体メモリはスタテイックメモリで、そこでは強誘電体メモリセルに記憶されたデータは読取り動作の間に破壊されることが出来る。このメモリは回路から成り、この回路はアクセス動作中現在のメモリアドレスをラッチし、そして破壊されたデータが置換されるまで新しいメモリアドレスへジャンプするのを防止する。このメモリはまた、アドレス入力上に与えられたアドレスデータの推移を検出できる回路を含む。
【０００６】
論理回路における揮発性論理素子のノードの値を記憶するため使用出来る強誘電体コンデンサを含む回路が米国特許第5,815,431号に開示されている。このようにして、CPU又はI/O装置のような複雑な論理回路の状態は不揮発性強誘電体コンデンサに記憶することが出来る。偶然の又は計画された電力消滅の後、不揮発性強誘電体コンデンサはノードの値を回復するために使用出来る。加えて計画された電力喪失は、電力消費に敏感な回路におけるシステム電力の節約のために使用出来る。
【０００７】
強誘電体ランダムアクセスメモリにおける不揮発性を維持するための装置及び方法が米国特許第5,892,705号に開示されている。不揮発性を維持するためのこの装置は、書戻し（write-back）機能のための制御部、電源電圧障害を感知して電力障害信号を制御部に与えるための電源電圧感知ユニットを含み、この結果制御部は電力障害の前に書戻しサイクルを完了する。電源電圧感知ユニットは、電源電圧障害を感知することにより制御信号を発生し、そして電力障害信号を制御部に与え、この結果書戻しプロセスは電力障害の前に完了し、これによりメモリ装置の不揮発性を維持する。
【０００８】
米国特許第6,201,731号においては、強誘電体破壊読出しメモリシステムは、電源、メモリセルを含むメモリアレイ、及び信号をメモリアレイに印加するための論理回路を含む。低電力状態が前記電源において検出されると何時でも妨害防止回路が、低電力状態に起因する意図しない電圧がメモリセルを妨害するのを防止する。妨害防止回路はまた、再書込みサイクルの完了を許す充分な時間に亘り論理回路の動作を停止し、これにより再書込みされているデータの喪失を防止する。
【０００９】
米国特許第6,211、710号においては、パワーアップ（power-up）と同時に安定にされた構成情報を保証する回路が開示される。1つの実施例において、半導体装置は幾つかの不揮発性記憶素子に記憶された構成情報を含む。構成パワーオン（power-on）リセット回路は、パワーアップと同時に構成データを揮発性構成レジスタにラッチするための信号を発生する。構成データ信号はパワーオンリセット（POR）パルスに応じて発生され、そしてPORパルスが終了した後所定の遅延まではラッチされない。この所定の遅延は、ヒユーズビット（fuse bits）からのデータ信号が「整定」（settle）するための時間を許す。次のPORパルスは別のラッチ動作を生じる結果とはならないであろう。
【００１０】
欧州特許出願EP 0 803 813 A1は、半導体メモリ、特に不揮発性半導体メモリ、例えば型式EEPROM（電気的消去可能リードオンリメモリ）のためのデータバックアップ装置を開示する。この装置の目的は、もし書込み動作が意図しないで遮断され、例えばもし電力が書込み動作中にターンオフされるときは、データ喪失又は正しくないデータを防止することである。半導体メモリは、変数の値を記憶する複数の記憶場所を持つ。書込みユニットは、一つの値をメモリの複数の記憶場所へ1つずつ書込み、そして読取りユニットはこれらの値をこれらの記憶場所から読取る。一致決定手段が、メモリの記憶場所から読取られた値の半分より多くが一致するかどうかを決めるために使用され、そしてもし一致決定手段が値の半分より多くが一致すると見出したならば割当手段がそこで一致値を決定する。従って、決定された一致値は各変数に割り当てることが出来る。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、マトリックスアドレス可能メモリ（matrix-addressable memories）、特に強誘電体メモリ、におけるデータの不揮発性記憶を保証し、そして読出されたデータにおけるビット誤りを検出してその訂正を行なうことにより記憶されたデータの完全性（integrity）を維持する方法を提供することである。
【課題を解決するための手段】
【００１２】
この目的並びにその上の特徴及び利点は本発明により第1の方法で実現され、これは以下の連続的ステップにより特徴付けられる：
（a）データの複数の同一のコピー（identical copies）を複数の記憶場所（memory locations）に記憶するステップであって、前記記憶場所は如何なる共通のワードラインをも持たない前記記憶するステップ、
（b）前記データの前記同一のコピーの少なくとも第1のコピーから成る第1のワードラインを全部読取り、前記第1のワードラインから読取ったデータを前記第1のワードラインの中へ再書込みして戻し、そして前記第1のワードラインから読取ったデータをメモリ制御論理回路へ転送するステップ、
（c）前記データの前記同一のコピーの少なくとも次の（next）コピーから成る次の（next）ワードラインを全部読取り、前記次のワードラインから読取ったデータを前記次のワードラインの中へ再書込みして戻し、そして前記次のワードラインから読取ったデータを前記メモリ制御論理回路へ転送するステップ、
（d）前記データの前記同一のコピーのコピー（copies of said identical copies of said data）から成る前記ワードラインから読取った前記データが、前記メモリ制御論理回路へ転送されてしまうまで、ステップ（c）を繰り返すステップ、
（e）前記データの前記同一のコピーのコピーから成る前記ワードラインから読取った前記データを、前記メモリ制御論理回路においてビットに関して比較することにより如何なるビット誤りも検出するステップ、
（f）ビット誤りがステップ（e）において検出された時は、ビット誤りを保持する前記記憶場所におけるメモリセルへ訂正されたデータを書込むステップ。
【００１３】
同じ目的並びにその上の特徴及び利点は本発明により第2の方法で実現され、これは以下の連続的ステップにより特徴付けられる：
（a）データの複数の同一のコピーを複数の記憶場所に記憶するステップであって、前記記憶場所は如何なる共通のワードラインも共通のビットラインも持たない前記記憶するステップ、
（b）第1のワードラインの一つのセグメントを読取り、第1のワードラインの前記セグメントから読取ったデータを第1のワードラインの前記セグメント中へ再書込みして戻し、第1のワードラインの前記セグメントから読取った前記データをデータラッチの第1のセグメントへ転送し、そして第1のワードラインの前記セグメントから読取った前記データをデータラッチの前記第1のセグメントに保存するステップであって、前記第1のワードラインの前記セグメントは前記データの前記同一のコピーの少なくとも第1のコピーから成る前記ステップ、
（c）次のワードラインのセグメントを読取り、次のワードラインの前記セグメントから読取ったデータを次のワードラインの前記セグメント中へ再書込みして戻し、次のワードラインの前記セグメントから読取ったデータをデータラッチの次のセグメントへ転送し、そして次のワードラインの前記セグメントから読取った前記データをデータラッチの前記次のセグメントに保存するステップであって、前記次のワードラインの前記セグメントは前記データの前記同一のコピーの少なくとも次のコピーから成る前記ステップ、
（d）前記データの前記同一のコピーが、データラッチの前記次のセグメントへ転送されてしまうまで、ステップ（c）を繰り返すステップ、
（e）データラッチの前記次のセグメントに保存されている前記データをメモリ制御論理回路へ転送するステップ、
（f）前記データの前記同一のコピーを、前記メモリ制御論理回路においてビットに関して比較することにより如何なるビット誤りも検出するステップ、
（g）ビット誤りがステップ（f）において検出された時は、ビット誤りを保持する前記記憶場所におけるメモリセルへ訂正されたデータを書込むステップ。
【００１４】
この発明による両方の方法において、データは好ましくは書込み及び再書き込み動作を制御するためのタイミングデータ、又は冗長メモリセルを識別するための冗長データである。
【００１５】
この発明による両方の方法において、ステップ（e）におけるビットに関する比較は、前記データと共に誤り訂正コードを含めることにより如何なるビット誤りも検出することで有利に置換出来る。
【実施例】
【００１６】
この発明は以下で例示的実施例の論議と共に又付随する図面を参照してより詳細に説明する。
【００１７】
図1は、当該技術において知られ又上に述べた様に強誘電体コンデンサのヒステリシス曲線を示す。
【００１８】
本発明は、同じ発明思想を表現する関連する方法に関する。これらの方法は好ましい実施例について説明される。
【００１９】
図2は、本発明による両方の方法と共に使用される様なメモリの素子を表示する簡単なブロック図を示す。メモリマクロ（macro）210は、メモリマトリックス又はアレイ200、行及び列デコーダ22、202、センスアンプ206、データラッチ208及び冗長ワード及びビットライン204、24から成る。行及び列デコーダ22、202は、記憶場所又はメモリセルのアドレスをデコードし、これらはメモリアレイ電極、即ち、メモリアレイの行を形成するワードライン及びメモリマクロの列を形成するビットライン、の交差点に位置する。メモリセルに記憶されているデータの読出しは、ビットラインに接続されるセンスアンプ206により遂行される。データラッチ208は、データをその一部又は全部がメモリ制御論理220へ転送されるまで保持する。メモリマクロ210から読取られたデータは、幾らかのビット誤り率（BER）を持つであろうし、これはメモリアレイ200における欠陥のあるワード及びビットラインを冗長ワード及びビットライン204、24で置換することにより減らすことが出来る。誤り検出を遂行するためにメモリマクロ210は誤り訂正コード（ECC）情報を含むデータフィールドを持たねばならない。
【００２０】
メモリ制御論理220のためのモジュールがメモリマクロ210のためのディジタルインタフェースを提供し、メモリアレイ200の読取り及び書込みを制御する。欠陥ワード及びビットラインの冗長ワード及びビットライン204、24を用いての置換のためのメモリ初期化及び論理は同様にメモリ制御論理220において見出されるであろう。
【００２１】
装置制御装置230はメモリ制御論理220を外部バス標準（external bus standards）へ接続する。ECCユニット240はフルメモリアレイ（full memory aray）200上の誤り訂正を遂行する。それは単純な誤り検出でも良いし又は誤り訂正も含むものであり得る。電荷ポンプ（churge pumps）242は、メモリセルの読取り及び書込みに必要な電圧の幾らかを発生する。メモリマクロ210を使用するアプリケーションのビット伝送速度から独立であり続けるため、装置制御装置230により発振器（示されず）を経由して与えられる別個のクロック入力が電荷ポンピングのため電荷ポンプ２４２により使用されるであろう。
【００２２】
図3aは、強誘電体メモリセル302のマトリックス又はアレイから成る強誘電体メモリ装置300を示す。各メモリセル302は、1個の強誘電体コンデンサと1個のアクセス制御トランジスタから成るが、2個のコンデンサと2個のトランジスタを持つ構成があっても良い。第1のケースでは、メモリマクロはIT-IC型式の能動マトリックス‐アクセス可能メモリ装置であり、一方他のケースはそれは2T-2C型式である。メモリセル302は可能化ワードライン（enabling word line）310によりアクセスされ、そして続いてパルシングドライブライン312により読取られる。各ビットライン314の端に備えられるセンスアンプ206がデータウト（data out）信号を発生する。センスアンプはまた、データを強誘電体メモリセル302に再書き込みするためのデータ再生回路を含む。行デコーダ22は、到来するアドレス信号の一部をワードライン選択信号にデコードし、またメモリ制御論理220はメモリアレイ200の動作に必要なタイミング信号のシーケンスを発生する。
【００２３】
図3bはワードライン310及びビットライン314電極から成るメモリアレイ200を示す。強誘電体絶縁材料がこれらの電極の間に置かれ、これらは従って電気的又は物理的に接続しない。この強誘電体材料は、ところが、また電極、即ち、ワード及びビットライン、より上に、これらと接触して備えられることも出来、しかしそのワード及びビットラインを越えて非強誘電体誘電体により相互に絶縁されるであろう。ワードライン310とビットライン314の各交差点320において、ダイオード322が発生する。強誘電体材料はワードライン310及びビットライン314と共に、ワードライン310及びビットライン314をコンデンサの板として強誘電体コンデンサ又はメモリセル315を形成する。
【００２４】
図4は、強誘電体薄膜コンデンサ315のための典型的構造及び記号を示す。この記号はまた、上に述べた様に図3aの概略ブロック図においても使用された。この種類の強誘電体コンデンサは、コンデンサの誘電体を構成する約50ナノメータ（nm）から100マイクロメータの強誘電体材料により分離される金属導電性板を持つ。
【００２５】
上述の様な不揮発性受動マトリックスメモリシステムにおいては、コンフィグレーション・データの様な、ある種のデータは極めて重要であり、電力喪失から保護する必要がある。読取り及び書込み動作を制御するためのタイミングデータ並びに冗長メモリセルを識別するための冗長データはこの例であり、もしこれらのデータが喪失すると、全メモリを無益にしかねない。この種のデータは、例えばヒューズドセル（fused cells）内に、即ち、レーザにより溶解したヒューズに永久的に記憶することが出来るが、しかしこれはむしろ大面積というペナルティを伴う。従って、重要なデータは、もしそれらの安全を維持する他の手段が採られるなら、破壊読出しメモリセルに記憶することが出来る。
【００２６】
図5は、流れ図の様式で本発明の第1の方法を表し、これは重要なデータが例えば電力障害により根絶される課題を解決する。ステップ500において、特別の注意を要するデータはメモリアレイ200内の数個の場所に記憶する。もしこれらの場所の幾つかに欠陥があれば冗長ワード及びビットライン204、24が代わりに使用される。データが使用されようとしている時は何時でも、又は定期的に、これらのデータが記憶されているワードライン700が読取られ、これに再書込み、書込み戻し（write-back）としても知られるものが続き、大抵の場合は自動的に行なわれ、そしてステップ502及び504においてメモリ制御論理220へ転送される。前記データの事例の数はおよそ4から10であろうし、またステップ506において、なんらかの型式のカウンタが全部の事例が読取られたのを確かめる。3つのコピーは、明らかに少な過ぎるが、それは電力障害はビット誤りと組み合わさると致命的損害を生じ得るからである。データの異なる事例はステップ508においてビット毎に比較される。別の選択は、ECCユニット240を使用することであり、これはECCデータがデータ自身と共に記憶されることを要求する。最後に、ステップ510において、正しくないと認定されたデータの部分は訂正され、そして誤りデータを保持するメモリセル302；315へ書込まれる。
【００２７】
この方法で保護を要するデータの量はかなり制限されていて、また安全記憶のために使用されるワードライン310はかなり長くなり得る。これはメモリアレイ200の非効率な使用となる。この課題を改善するため、本発明による第２の方法が使用できる。それは図6における流れ図において示され、そして重要と考えられるデータのより小さな部分がステップ602及び604においてデータラッチ208へ転送されることを保証するであろう。これは全ワードライン310は最早同じデータを保持しなくても良いために、メモリセル302、315が他のデータのために開放される結果となる。ステップ606、608及び610は、図5のステップ506、508及び510に相当し、唯一の相違はより少ないデータが取り扱われることである。しかし、ステップ607が、データラッチ208に記憶されたデータをメモリ制御論理220へ転送するためにステップ606と608の間に挿入されねばならない。この結果、メモリ制御論理220におけるメモリセルは、ステップ602及び604においてデータ転送がないために多くのデータを記憶する必要がない。従って、面積費用が減少し、同様に誤り検出を遂行するためのデータ処理能力に対する要求が減少する。
【００２８】
ビットライン314は時々短絡され、データはそこで冗長ビットライン24に記憶される。予期しない短絡問題は重要なデータを根絶するかも知れない。より小さな問題ではあるが、それは、重要なデータを異なるデータライン314並びに異なるワードライン310上に記憶することにより迂回出来る。この発明の第2の方法のこの変形は、図7に描写され、これはメモリセル704のためのワードライン700及びビットライン702が重要データ704を記憶するのを示す。重要データのこれらのコピーは、データブロック706を構成し、そして、図6に関して上に述べた様にこの発明の第2の方法に従いデータラッチ208の様な記憶素子へ転送される。
【００２９】
当業者は、この発明による方法は、受動と同様に能動マトリックス-アドレス可能電気メモリ装置と共に使用することが出来、そして両方の様式に対しアドレス指定動作において発生するビット誤りを取り扱うのに使用できることを理解するであろう。しかし、読出し動作は破壊的であり、この故に書戻し又は再書込みを必要とするので、いずれにせよ、破壊的読出しデータの回復に必要な再書込み動作において発生するビット誤りに起因するデータ内容の喪失を防止することが特に重要である。
【図面の簡単な説明】
【００３０】
【図１】当該技術において知られまた上に述べた強誘電体コンデンサのヒステリシス曲線を示す。
【図２】この発明による方法が実施できるメモリ回路のブロック図である。
【図３ａ】センスアンプに接続され、この発明による方法と共に使用出来る強誘電体メモリセルのアレイの概略ブロック図である。
【図３ｂ】図3aにおけるものと同様で、交差点における電極の間にダイオードをもつ強誘電体メモリセルから成るアレイの概略ブロック図である。
【図４】強誘電体メモリ装置において使用されるような強誘電体薄膜コンデンサの２つの図である。
【図５】この発明による第1の方法の流れ図である。
【図６】この発明による第2の方法の流れ図である。
【図７】この発明による第2の方法の好ましい実施例と共に使用されるようなメモリアレイの図である。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
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【図６】
2005522811.tif 000009
【図７】
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【手続補正書】
【提出日】平成15年10月27日(2003.10.27)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2005522811.tif 000011
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2005522811.tif 000012
【国際調査報告】
2005522811.tif 000013
2005522811.tif 000014
2005522811.tif 000015