(57)【要約】  電界効果トランジスタ半導体デバイス（１）は、ソース領域（３３）と、ドレイン領域（１４）と、ドレインドリフト領域（１１）とを備えるとともに、ドリフト領域（１１）に隣接する電界形成領域（２０）を有し、使用時、ソース領域（３３）とドレイン領域（１４）との間に電圧が印加され且つデバイスが非導電状態にある場合に、電界形成領域（２０）内、したがって、隣接するドリフト領域（１１）内に、略一定の電界が形成されるように、電界形成領域（２０）が配置されている。固有の半導体材料であってもよい電界形成領域（２０）は、第１キャパシタ電極領域（２１）と第２キャパシタ電極領域（２２）との間でキャパシタ絶縁領域（２０）として機能するように配置され、第１および第２キャパシタ電極領域（２１，２２）は、絶縁領域（２０）の両端に隣接するとともに、異なる電子エネルギバリアを有している。第１および第２キャパシタ電極領域（２１，２２）は、導電型が反対の半導体領域であっても良く、あるいは、半導体領域（２１）およびショットキーバリア領域（図４の２２４）であってもよい。デバイスは、高電圧または低電圧のＤＣ電源用途に特に適した絶縁ゲート型デバイス（１，１３，１５，１７，１７１，１７２，１９，１２）、あるいは、ＲＦ用途に特に適したショットキーゲートデバイス（１８１，１８２，１８３）であってもよい。
2005510059.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域と、ドレイン領域と、ドレインドリフト領域とを備えた電界効果トランジスタ半導体デバイスであって、前記ドリフト領域に隣接する電界形成領域を有し、使用時、前記ソース領域と前記ドレイン領域との間に電圧が印加され且つデバイスが非導電状態にある場合に、前記電界形成領域内、したがって、隣接するドリフト領域内に、略一定の電界が形成されるように、前記電界形成領域が配置されて成る電界効果トランジスタ半導体デバイスにおいて、前記電界形成領域は、第１キャパシタ電極領域と第２キャパシタ電極領域との間でキャパシタ絶縁領域として機能するように配置され、前記第１および第２キャパシタ電極領域は、前記絶縁領域の両端に隣接するとともに、異なる電子エネルギバリアを有していることを特徴とする、電界効果トランジスタ半導体デバイス。
【請求項２】
前記キャパシタ絶縁領域が固有の半導体材料である、請求項１記載のデバイス。
【請求項３】
前記キャパシタ絶縁領域は、前記ドリフト領域よりも低くドーピングされた付帯的な半導体材料である、請求項１記載のデバイス。
【請求項４】
前記キャパシタ絶縁領域が半絶縁材料である、請求項１記載のデバイス。
【請求項５】
前記キャパシタ絶縁領域は、絶縁領域によって前記ドリフト領域から分離されている、請求項１ないし４のいずれかに記載のデバイス。
【請求項６】
前記第１キャパシタ電極領域は、前記ドレイン領域と同じ導電型の半導体領域であり、前記第２キャパシタ電極領域は、前記第１キャパシタ電極領域と反対の導電型の半導体領域である、請求項１ないし５のいずれかに記載のデバイス。
【請求項７】
前記第１キャパシタ電極領域は、前記ドレイン領域と同じ導電型の半導体領域であり、前記第２キャパシタ電極領域がショットキーバリア領域である、請求項１ないし５のいずれかに記載のデバイス。
【請求項８】
トランジスタが絶縁ゲート型電界効果トランジスタである、請求項１ないし７のいずれかに記載のデバイス。
【請求項９】
トランジスタが縦型トランジスタである、請求項８記載のデバイス。
【請求項１０】
前記縦型トランジスタがトレンチ−ゲートトランジスタである、請求項９記載のデバイス。
【請求項１１】
トランジスタのゲート−ドレイン電荷を減少させるために、トレンチ−ゲートの底部のゲート絶縁体は、チャンネル収容領域と隣接するゲート絶縁体よりも大きい、請求項１０記載のデバイス。
【請求項１２】
トランジスタは、デバイスの上端主面の下側にソース領域とドレイン領域とドレインドリフト領域とを有する横型トランジスタであり、プレーナー絶縁ゲートが前記上端主面の上側にあり、キャパシタ絶縁領域と第１および第２キャパシタ電極領域とが前記上端主面の上側にある、請求項８記載のデバイス。
【請求項１３】
トランジスタは、デバイスの上端主面の下側にソース領域とドレイン領域とドレインドリフト領域とを有する横型トランジスタであり、前記ドレインドリフト領域は、横方向に互いに離間した複数の部分に分割され、前記キャパシタ絶縁領域は、前記上端主面の下側にあるとともに、前記ドレインドリフト領域と交互に並ぶ横方向に離間した複数の領域に分割されている、請求項８記載のデバイス。
【請求項１４】
トランジスタは、前記ドレイン領域とドレイン電極との間に前記ドレイン領域と反対の導電型の半導体領域を有している絶縁ゲート型バイポーラトランジスタである、請求項８ないし１３のいずれかに記載のデバイス。
【請求項１５】
トランジスタがショットキーゲート電界効果トランジスタである、請求項１ないし７のいずれかに記載のデバイス。
【請求項１６】
前記第１および第２キャパシタ電極領域がそれぞれドレイン電極およびソース電極に接続されている、請求項１ないし１５のいずれかに記載のデバイス。
【請求項１７】
前記第１および第２キャパシタ電極領域がそれぞれドレイン電極およびゲート電極に接続されている、請求項１ないし１５のいずれかに記載のデバイス。
【請求項１８】
前記第１および第２キャパシタ電極領域の少なくとも一方は、ドレイン電極でもなく、ソース電極でもなく、あるいは、ゲート電極でもない電極に対して接続されている、請求項１ないし１５のいずれかに記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ半導体デバイスに関し、特に、デバイスのオン抵抗と絶縁破壊電圧との間の、両立しない関係に関するが、これに限らない。
【背景技術】
【０００２】
ドーパント濃度を減少させるとともに、ドレインドリフト領域のサイズを大きくすることにより、電界効果トランジスタデバイスの電圧遮断能力を高めることができることは良く知られている。しかしながら、これにより、デバイスが通電されている時に、デバイスを通じた大部分の荷電粒子経路の抵抗および長さが大きくなってしまう。このことは、デバイスを通じた大部分の荷電粒子のための電流経路の直列比抵抗、したがって、電界効果デバイスのオン抵抗が、所望の絶縁破壊電圧の平方にほぼ比例して大きくなることを意味している。
【０００３】
米国特許第４，７５４，３１０号は、反対の導電型の第２の領域と共に介挿されたある導電型の第１の領域から成るゾーンとしてドレインドリフト領域を設け、デバイスが電圧遮断モードで動作され且つ前記ゾーンが自由電荷粒子を使い果たした時に、第１および第２の領域における単位面積当りの空間電荷が、少なくともアバランシェ降伏が生じる臨界電界強度よりも空間電荷から生じる電界が小さくなる程度まで釣り合うように、第１および第２の領域のドーパント濃度および寸法を設定することにより、この問題を扱っている。なお、米国特許第４，７５４，３１０号の内容は、これを参照（我々の参照番号ＰＨＢ３２７４０）することにより、本願に組み込まれる。これにより、高いドーパント濃度、したがって、第１および第２の領域の直列比抵抗すなわちオン抵抗
するように必要とされるよりも低い比抵抗を個別に有する介挿された半導体領域を使用することで、所要の絶縁破壊電圧特性を得ることができる。
【０００４】
米国特許第４，６５４，３１０号の発明を使用して最良の結果を得るためには、ドレインドリフト領域の各極間の電荷バランスを正確にする必要がある。すなわち、ある導電型の領域と反対の導電型の領域とから成る２つの介挿領域の接合部と直交するドーピング濃度の積分は、約２×１０１２ｃｍ−２という同じ値を有している必要がある。集積回路処理技術において、このレベルの精度のドーピング濃度は困難であり、２つの領域のいずれかで生じるドーピング濃度の僅かな変動に伴って、ドレインドリフト領域に沿った所望の電荷バランスからの偏りが大きくなり、また、それに応じて、デバイスの絶縁破壊電圧の低下が大きくなる。
【０００５】
ＷＯ０１／５９８４７として発行された国際特許出願は、縦型高電圧絶縁ゲート型電界効果デバイスの場合における絶縁破壊電圧とオン抵抗との間のトレードオフを向上させるための他の方法を提供している。なお、ＷＯ０１／５９８４７の内容は、これを参照（我々の参照符号ＰＨＮＬ００００６６）することにより本願に組み込まれる。電界形成領域が、デバイスの本体領域からドレイン領域に向かって、ドレインドリフト領域を貫いて延びている。これらの電界形成領域は、ドレインドリフト領域内の空乏領域がドレイン領域へと広がることによりデバイスの絶縁破壊電圧が大きくなるように、デバイスが非通電状態にあり且つデバイスの主電極間に電圧が印加される時にソース領域からの電流漏れ経路を形成する半絶縁体または抵抗領域である。抵抗経路に沿う僅かな漏れ電流により、これらの経路に沿ってリニアな電位降下が生じる。そのため、これらの経路に沿って、したがって、隣接するドレインドリフト領域内で、略一定の垂直電界が形成され、その結果、電界形成領域が無い時に生じる不均一な電界の場合よりも大きい絶縁破壊電圧が得られる。したがって、米国特許第４，７５４，３１０号の発明に関しては、デバイスの与えられた所要の絶縁破壊電圧において、ドレインドリフト領域のドーピング濃度を従来のデバイスよりも高めることができ、したがって、デバイスのオン抵抗を従来のデバイスよりも小さくすることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ドリフト領域に隣接する電界形成領域を有するが、異なる方法で且つ異なる構造により電界形成領域内に略一定の電界が形成される電界効果トランジスタ半導体デバイスを提供することである。
【課題を解決するための手段】
【０００７】
本発明においては、ソース領域と、ドレイン領域と、ドレインドリフト領域とを備えた電界効果トランジスタ半導体デバイスであって、前記ドリフト領域に隣接する電界形成領域を有し、使用時、前記ソース領域と前記ドレイン領域との間に電圧が印加され且つデバイスが非導電状態にある場合に、前記電界形成領域内、したがって、隣接するドリフト領域内に、略一定の電界が形成されるように、前記電界形成領域が配置されて成る電界効果トランジスタ半導体デバイスにおいて、前記電界形成領域は、第１キャパシタ電極領域と第２キャパシタ電極領域との間でキャパシタ絶縁領域として機能するように配置され、前記第１および第２キャパシタ電極領域は、前記絶縁領域の両端に隣接するとともに、異なる電子エネルギバリアを有していることを特徴とする電界効果トランジスタ半導体デバイスが提供される。
【０００８】
略一定の電界により、電界形成領域が無く、その結果、デバイスの絶縁破壊電圧が比較的大きくなってしまうような場合と比べて、所定の電圧における電界形成領域内の最大電界、したがって、隣接するドリフト領域内の最大電界が減少する。最大電界の減少は、電界形成領域およびドリフト領域の長さに沿う電界の積分の増大、したがって、より大きい絶縁破壊電圧に関連している。電界形成領域および隣接するドリフト領域の両方に沿って完全に均一の電界を形成することができるが、それは、デバイスの幾何学的構成を含む多数の要因、例えば、ドリフト領域の長さに沿う電界形成領域の延在範囲、ドリフト領域の幅にわたる電界形成領域の影響度合いに依存している。
【０００９】
本発明に係るデバイスにおいては、第１および第２キャパシタ電極領域の異なる電子エネルギバリアにより、使用時、ソース領域とドレイン領域との間に電圧が印加され且つデバイスが非導電状態にある場合に、電界形成領域が抵抗領域ではなくキャパシタ絶縁領域として機能し、電界形成領域内には空間電荷は殆ど無く、ドリフト領域内では、ドレインドリフト領域および第１キャパシタ電極領域内の空間電荷と第２キャパシタ電極領域内の空間電荷との間に電荷バランスが存在する。すなわち、ドレインドリフト領域内の電荷と第１キャパシタ電極領域内の電荷とによって、第２キャパシタ電極領域の電荷が補償される。本発明において、それは、ＷＯ０１／５９８４７に開示されている装置で与えられる電界形成領域を通じて加えられる漏れ電流ではなく、電界形成領域内に略一定の電界を容量的に形成する印加電圧である。また、ドリフト領域の長さに沿う２つの反対の導電型領域間で正確な電荷バランスを与えるという米国特許第４，７５４，３１０号の装置に伴う問題は、本発明の装置では起こらない。
【００１０】
本発明に係るデバイスにおいて、キャパシタ絶縁領域は、固有の半導体材料であっても良く、あるいは、ドリフト領域よりも低くドーピングされた付帯的な半導体材料であっても良く、あるいは、例えば酸素がドーピングされた多結晶シリコンまたは窒素がドーピングされた多結晶シリコンのうちの一方を含む半絶縁材料であってもよい。
【００１１】
本発明に係るデバイスにおいて、キャパシタ絶縁領域は、絶縁領域によってドリフト領域から分離されていてもよい。この絶縁領域は、キャパシタ絶縁領域とドレインドリフト領域との間が導通する可能性を妨げる傾向がある。また、この絶縁領域は、インタフェース状態に関するデバイス性能において有益である。非理想的なインタフェースであるため、寄生電荷が生じる可能性もある。これらのインタフェース状態は、絶縁層によって減少する。しかしながら、この絶縁層が無くても、本発明の目的のため、ドリフト領域に生じる電界は依然として十分に均一である。
【００１２】
本発明に係るデバイスにおいて、第１キャパシタ電極領域は、ある導電型の半導体領域であり、第２キャパシタ電極領域は、第１キャパシタ電極領域と反対の導電型の半導体領域であってもよい。この場合、第１および第２キャパシタ電極領域の異なる電子エネルギバリアは、２つの半導体導電型の作業機能によって与えられる。また、第１キャパシタ電極領域が半導体領域であり、第２キャパシタ電極領域がショットキーバリア領域であってもよい。この場合、第１キャパシタ電極半導体領域の作業機能は、第２キャパシタ電極ショットキーバリア領域のショットキー電子エネルギバリアとは異なる電子エネルギバリアである。ここで明記するいずれの場合にも、第１キャパシタ電極領域半導体領域は、ドレイン領域と同じ導電型である。
【００１３】
本発明に係るデバイスにおいて、トランジスタは、絶縁ゲート型電界効果トランジスタであってもよい。また、トランジスタは縦型トランジスタであっても良く、この縦型トランジスタはトレンチ−ゲートトランジスタであってもよい。
【００１４】
前述したＷＯ０１／５９８４７の発明は、縦型高電圧絶縁ゲート型電界効果デバイスに関して開示されている。本発明に係る前述した縦型トレンチ−ゲートトランジスタデバイスは、デバイスのオン抵抗が主にドレインドリフト領域の抵抗によって決定される場合には、約２００ボルトを超える絶縁破壊電圧を伴う高電圧デバイスであってもよい。しかしながら、後述する理由により、本発明に係るこれらの縦型トレンチ−ゲートデバイスは、約２００ボルトを下回る絶縁破壊電圧または約５０ボルトを下回る絶縁破壊電圧を伴う媒体または低電圧デバイスであってもよい。５０ボルト以下の場合、デバイスのオン抵抗は、主に、チャンネル収容領域の抵抗によって決定される。これらの媒体および低電圧デバイスにおいては、後述する理由により、チャンネル収容領域に隣接するゲート絶縁体よりも大きいゲート絶縁体をトレンチ−ゲートの底部に設けて、トランジスタのゲート−ドレイン電荷を減少させることが有益である。この場合、トレンチ−ゲートの底部のゲート絶縁体は、チャンネル収容領域に隣接するゲート絶縁体と同じ材料から成っていてもよいが、その厚さがこのゲート絶縁体よりも厚い。
【００１５】
トランジスタが絶縁ゲート型電界効果トランジスタである本発明に係るデバイスにおいて、トランジスタは、デバイスの上端主面の下側にソース領域とドレイン領域とドレインドリフト領域とを有する横型トランジスタであってもよい。この場合、プレーナー絶縁ゲートが前記上端主面の上側にあり、キャパシタ絶縁領域と第１および第２キャパシタ電極領域とが前記上端主面の上側にある。あるいは、絶縁ゲート型電界効果トランジスタは、デバイスの上端主面の下側にソース領域とドレイン領域とドレインドリフト領域とを有する横型トランジスタであって、ドレインドリフト領域が、横方向に互いに離間した複数の部分に分割され、キャパシタ絶縁領域が、上端主面の下側にあるとともに、ドレインドリフト領域と交互に並ぶ横方向に離間した複数の領域に分割されていてもよい。この場合、絶縁ゲートは、ドレイン領域と反対のドレインドリフト領域の端部で、上端主面の下側に延在していても良く、あるいは、プレーナー絶縁ゲートが上端主面の上側にあってもよい。
【００１６】
本発明に係る絶縁ゲート型電界効果トランジスタデバイスにおいて、トランジスタは、ドレイン領域とドレイン電極との間に前記ドレイン領域と反対の導電型の半導体領域を有している絶縁ゲート型バイポーラトランジスタであってもよい。
【００１７】
本発明に係る電界効果トランジスタデバイスは、直流電源の用途で使用されてもよい。また、デバイスは、無線周波数の用途で使用されてもよい。電界形成領域は、所定の絶縁破壊電圧においてデバイスのオン抵抗を減少できるというＤＣ電源用途で重要な効果を与えるだけでなく、所定の絶縁破壊電圧において遮断周波数を高めることができるというＲＦの用途で重要な効果も与える。また、電界形成領域が抵抗領域（例えばＷＯ０１／５９８４７の場合）ではなくキャパシタ絶縁領域として機能するとともに、ソース領域とドレイン領域との間に電圧が印加される時に電界形成領域内に空間電荷が殆ど無いことにより、デバイスの切換速度が高まる。これは、ＲＦの用途において重要である。第２のキャパシタ電極領域が半導体領域である前述したケースでは、この第２のキャパシタ電極領域のための半導体のタイプを選択することにより、例えば、シリコンではなくシリコンゲルマニウムを選択することにより、切換速度を高めることができる。また、第２キャパシタ電極領域が半導体領域ではなくショットキーバリア領域である前述したケースにおいて、切換速度が高められる。前述したようにデバイスが絶縁ゲート型電界効果トランジスタデバイスである場合には、前述した横型トランジスタデバイスが特にＲＦ用途に適している。
【００１８】
本発明に係るデバイスにおいて、トランジスタは、絶縁ゲート型電界効果トランジスタではなく、ショットキーゲート電界効果トランジスタであってもよい。ショットキーゲート電界効果トランジスタは、ＲＦ用途に適することが分かっている。本発明に係るデバイスのショットキーゲート電界効果トランジスタは、縦型トランジスタであってもよい。あるいは、このトランジスタは、デバイスの上端主面の下側にソース領域とドレイン領域とドレインドリフト領域とを有する横型トランジスタであって、ショットキーゲートが前記上端主面の上側にあり、キャパシタ絶縁領域と第１および第２キャパシタ電極領域とが前記上端主面の上側にある横型トランジスタであってもよい。
【００１９】
本発明に係るデバイスにおいては、第１および第２キャパシタ電極領域をデバイス電極に接続できる様々な可能性がある。ある場合には、第１および第２キャパシタ電極領域がそれぞれドレイン電極およびソース電極に接続されてもよい。他の場合には、第１および第２キャパシタ電極領域がそれぞれドレイン電極およびゲート電極に接続されてもよい。更に他の場合、第１および第２キャパシタ電極領域の少なくとも一方が、ドレイン電極でもなく、ソース電極でもなく、あるいは、ゲート電極でもない電極に対して接続されてもよい。この最後の場合の考えられる有利な用途は、このデバイスがＲＦデバイスであり、これにより、第１および第２キャパシタ電極領域を介して一定のＤＣ電圧または電流だけを電界形成領域に印加できる一方、この一定のＤＣ電圧または電流と共にＲＦ信号を加えるためにドレインソース電極およびゲート電極が使用されるような場合である。
【００２０】
本発明に係るデバイスにおいては、第１および第２キャパシタ電極領域を接続する前述した最後のケースを除き、第１キャパシタ電極領域がドレイン領域と一体であってもよい。
【００２１】
以下、添付図面を参照しながら、一例として、本発明の実施形態について説明する。
【００２２】
なお、図面は概略的であり、明解性および便宜性のため、部品の相対寸法および比率は、誇張して或いは縮小して示されている。対応する特徴的構成または同様の特徴的構成を参照するために、同じ参照符号が一般に使用されている。
【発明を実施するための最良の形態】
【００２３】
図１は、プレーナーゲート縦型絶縁ゲート型電界効果トランジスタ半導体デバイス１を示している。デバイス１は、第１および第２の対向する主面１０ａ、１０ｂを有する単結晶シリコン半導体本体１０を備えている。半導体本体１０は、デバイスのドレイン領域を形成する比較的高くドーピングされたある導電型の基板１４、この実施例ではｎ＋導電型の基板１４を備えている。ある導電型の、この実施例では（ｎ−）導電型の比較的低くドーピングされた半導体領域１１は、デバイスのドレインドリフト領域を形成している。一般に、ドレインドリフト領域１１内のドーパント濃度は１０１６原子ｃｍ−３である。
【００２４】
ゲート絶縁層３０とゲート導電層３１とから成る絶縁ゲート構造Ｇは、第１の主面１０ａ上に設けられている。技術的に知られているように、絶縁ゲート構造Ｇは、主面１０ａを見下ろした平面視で、複数の開口を有する規則的なメッシュまたはグリッドを形成しており、各開口内には、ドレインドリフト領域１１と共にｐｎ接合３４を形成する反対の導電型（この実施例では、ｐ導電型）の本体領域３２から成るととともに、ある導電型（この実施例では、ｎ＋導電型）のソース領域３３を含むソースセルＳＣが形成されている。これにより、本体領域３２の一部は、ソース領域３３と共に、絶縁ゲート構造Ｇの下側に導電チャンネル領域３３ａを形成しており、導電チャンネルは、絶縁ゲート構造Ｇを介して、絶縁ゲート構造Ｇに印加される電圧によって制御される。各ソースセルＳＣは、例えば、正方形、六角形、ストライプまたは円形の幾何学的形状を有していてもよい。
【００２５】
ゲート構造Ｇ上には、絶縁領域３５が設けられている。主面１０ａ上には、絶縁領域３５上を覆って、ソース領域３３の全てと接触するソースメタライゼーション３６が設けられており、これにより、ソース電極Ｓが形成されている。図示しないが、絶縁ゲート構造Ｇに対する電気的な接続は、絶縁領域３５を貫通して１または複数のウインドウを形成し、ゲート導電層３１の一部を露出させるとともに、ソースメタライゼーションをパターン化して別個のゲート電極を形成することにより行なわれる。メタライゼーション層１６は、ドレイン電極Ｄを形成するべく、ドレイン領域１４とのオーム接触を形成している。
【００２６】
図１は、たった１つの完備したソースセルＳＣを示しているが、実際には、トランジスタデバイス１は、一般に、共通のドレイン領域１４を共有する並列に接続された多くのソースセルから成る。デバイス１は、縦型デバイス、すなわち、ソース領域３３からドレイン領域１４へと向かう主電流経路の方向が第１および第２の主面１０ａ、１０ｂと垂直なデバイスである。
【００２７】
以上説明したデバイス１の構造は、従来の縦型ＤＭＯＳＦＥＴを形成している。しかしながら、従来のＤＭＯＳＦＥＴとは異なり、デバイス１は、主ドリフト領域１１の全体にわたって分布する複数の電界形成領域２０を有している。この場合、電界形成領域２０は、各ソースセルＳＣに関連付けられている。すなわち、図１に示されるように絶縁ゲート構造Ｇの実質部分上に中心付けられたドリフト領域１１の部分は、そのドリフト領域１１の部分の両側に隣接して、電界形成領域２０を有している。各電界形成領域２０は、領域２０の下端に隣接する破線１４ａ間に示されるように、ｎ＋ドレイン領域１４と一体の第１キャパシタ電極領域２１を有している。また、各電界形成領域２０は、領域２０の上端に隣接するｐ＋導電型半導体領域である第２キャパシタ電極領域２２を有している。ｐ＋第２キャパシタ電極領域２２は、その両側が本体領域３２と隣接しているとともに、ソース電極Ｓに接続されている。
【００２８】
電界形成領域２０の両側は、一般的には二酸化珪素である絶縁領域２３によって、ドリフト領域１１から分離されている。この絶縁領域２３は任意である。
【００２９】
ｎ＋半導体第１キャパシタ電極領域２１とｐ＋半導体第２キャパシタ電極領域２２との異なる作業機能によって与えられる、異なる電子エネルギバリアにより、使用時、ソース領域３３とドレイン領域１４との間、すなわち、ソース電極Ｓとドレイン電極Ｄとの間に電圧が印加され且つデバイス１が非導電状態であると、各電界形成領域２０内に、したがって、隣接するドリフト領域１１内に、略一定の電界が形成される。それは、電界形成領域２０内に略一定の電界を容量的に形成する印加電圧である。したがって、これらの状態では、各電界形成領域２０は、キャパシタ絶縁領域として機能し、このキャパシタ絶縁電界形成領域２０内には空間電荷は殆ど無く、ドリフト領域１１内では、ドレインドリフト領域１１および第１キャパシタ電極領域２１内の空間電荷と第２キャパシタ電極領域２２内の空間電荷との間に電荷バランスが存在する。すなわち、ドレインドリフト領域１１内の電荷と第１キャパシタ電極領域２１内の電荷とによって、第２キャパシタ電極領域２２の電荷が補償される。デバイス１が導電状態の場合、領域２０を通じた経路は、ドレインドリフト領域１１を通じた主ソース−ドライン電流経路と平行な僅かなソース−ドレイン電流を加えるだけである。
【００３０】
キャパシタ絶縁電界形成領域２０は、固有の半導体材料であっても良く、あるいは、ドリフト領域よりも低くドーピングされた付帯的な半導体材料（ｐ型またはｎ型導電性）であっても良く、あるいは、例えば酸素がドーピングされた多結晶シリコンまたは窒素がドーピングされた多結晶シリコンのいずれかである半絶縁材料であってもよい。
【００３１】
キャパシタ絶縁領域２０に沿って、したがって、ドレインドリフト領域１１に隣接して形成された略一定の垂直な電界により、電界形成キャパシタ絶縁領域が無い場合に起きる不均一な電界の時よりも大きい絶縁破壊電圧が生じる。そのため、デバイス１の所定の必要な絶縁破壊電圧においては、ドレインドリフト領域１１のドーピング濃度を高めることができ、したがって、従来のデバイスと比較してデバイスのオン抵抗を減少させることができる。
【００３２】
図１に関して前述したデバイス１は、直流電源の用途で使用されてもよい。また、デバイス１は、無線周波数の用途で使用されてもよい。電界形成領域２０は、所定の絶縁破壊電圧においてデバイス１のオン抵抗を減少できるというＤＣ電源用途で重要な効果を与えるだけでなく、所定の絶縁破壊電圧において遮断周波数を高めることができるというＲＦの用途で重要な効果も与える。また、電界形成領域２０がキャパシタ絶縁領域として機能するとともに、ソース領域３３とドレイン領域１４との間に電圧が印加され且つデバイスが非導電状態にある時に電界形成領域２０内に空間電荷が殆ど無いことにより、デバイスの切換速度が高まる。これは、ＲＦの用途において重要である。第２のキャパシタ電極領域２２が半導体領域である前述したケースでは、この第２のキャパシタ電極領域２２のための半導体のタイプを選択することにより、例えば、シリコンではなくシリコンゲルマニウムを選択することにより、切換速度を高めることができる。
【００３３】
図２Ａから図２Ｅは、半導体本体の部分断面図であり、図１に示されるＶＤＭＯＳＦＥＴ１を製造するための１つの方法における複数の工程を示している。単純化のため、この図は、図１に示される絶縁ゲート構造Ｇを中心に置いて示されており、中心点から両側に向かって、図１に示される２つの隣り合う電界形成領域２０の幅方向の中間の所まで広がっている。まず最初に、ドレイン領域１４を形成するためにｎ＋導電型基板から成る半導体本体が設けられる。ドレインドリフト領域１１を形成するために、基板１４上にｎ−導電型エピタキシャル層１１０を成長させる。その後、二酸化珪素としてゲート絶縁層３０を成長（堆積）させた後、ｎ＋ドープ多結晶シリコンとしてゲート導電層３１を堆積させる。その後、周知のマスキング技術およびエッチング技術を使用することにより、層３０、３１をパターン化して、図２Ａに示されるようにゲード構造を形成する。その後、適当なマスクを使用してｐ型本体領域３２およびｎ型ソース領域３３が連続的に注入され、その後、これらの領域は、アニーリング工程を用いて押し込まれる。図２Ｂに示されるように、ｐ本体３２およびソース３３の外形は、ゲート酸化物３０の下側で延びている。この後、ハードマスクを使用することにより、あるいは、可能であればセルフアライニング法により、異方性エッチングプロセスが行なわれ、層３３、３２、１１０を下方に向けて貫通して基板層１４に達するトレンチがエッチングされる。その後、これらのトレンチは、成長または堆積により、キャパシタ絶縁材料２０で満たされる。その後、このキャパシタ絶縁材料は、図２Ｃに示されるように、ｐ本体３２とドリフト領域１１との接合部に向けて下方に異方性エッチングされる。その後、例えばドープ多結晶シリコン半導体層を堆積させることにより、第２のｐ＋キャパシタ電極領域２２が形成された後、この層は、図２Ｄに示されるように、ソース領域３３とｐ本体３２との接合部に向けて下方にエッチバックされる。単純化のため、図示しないが、この後、表面構造上にわたって絶縁層が設けられる。この絶縁層は、周知のマスキング技術およびエッチング技術を使用してパターン化され、これにより、絶縁領域３５が形成される。図示しないが、メタライゼーションをゲート導電層３１に接触させることができるように、絶縁領域３５内に１または複数のウインドウが形成される。その後、メタライゼーションが堆積されてパターン化されることにより、図２Ｅに示されるソースメタライゼーション３６およびゲートメタライゼーション（図１には図示せず）が形成される。単純化のため、図１に示されるように電界形成領域２０をドリフト領域１１から分離し且つ図１において述べたように任意である絶縁領域２３は、ここで説明する方法から省かれている。しかしながら、キャパシタ絶縁材料２０を収容するトレンチをエッチングした後、露出したシリコンの表面上に熱酸化物層を成長させ、その後、この熱酸化物層に異方性エッチングプロセスを施して、絶縁領域２３を形成することにより、絶縁領域２３を含ませるようにしてもよい。
【００３４】
ここで、図３を参照すると、この図は、縦型トレンチ−ゲート絶縁ゲート型電界効果トランジスタ半導体デバイス１３を示している。これらのデバイスにおける従来と同様に、トレンチ−ゲートゲート構造は、半導体本体内へと延びるトレンチ４０を備えている。このトレンチ４０は、ゲード構造の上面からｎ＋ソース領域３３およびｐ本体チャンネル収容領域３２を通り過ぎて、ドレインドリフト領域１１内へと達している。トレンチ４０内のゲート導電材料３１とトレンチに隣接する半導体本体との間には、絶縁層３０３，３０３ａが設けられている。本体領域３２の一部は、トレンチの側方でゲート絶縁層３０３と隣り合う導電チャンネル領域３３３ａを形成している。ゲート導電材料３１上には、上端絶縁層３５が設けられている。
【００３５】
以上説明したデバイス１３の構造は、従来の縦型トレンチ−ゲートＭＯＳＦＥＴを形成している。しかしながら、図１に示されるデバイス１の場合と同じ方法で且つ同じ効果をもって、このデバイス１３もキャパシタ絶縁電界形成領域２０を有しており、各キャパシタ絶縁電界形成領域２０は、ｎ＋半導体第１キャパシタ電極領域２１と、ｐ＋半導体第２キャパシタ電極領域２２とを有している。
【００３６】
図３に関して説明した縦型トレンチ−ゲートトランジスタデバイスは、デバイスのオン抵抗がドレインドリフト領域の抵抗によって主に決定される場合、約２００ボルトを超える絶縁破壊電圧を伴う高電圧ＤＣ電源デバイスであってもよい。しかしながら、この縦型トレンチ−ゲートデバイスは、約２００ボルトを下回る絶縁破壊電圧または約５０ボルトを下回る絶縁破壊電圧を伴う媒体または低電圧デバイスであってもよい。５０ボルト以下の場合、デバイスのオン抵抗は、主に、チャンネル収容領域の抵抗によって決定される。これらのデバイスにおいて、突き抜け現象状態の電圧は、図３に示されるチャンネル収容ｐ本体領域３２内の空孔濃度の積分によって決まる。この空孔濃度の積分が高くなればなるほど、突き抜け現象が生じるドレイン−ソース電圧も高くなる。ドレインドリフト領域、すなわち、図３に示される領域１１内でドレイン−ソース電圧により生じる最大電界が減少すると、空孔濃度の積分が高くなる。したがって、電界形成領域２０は、この最大電界を減少させることにより、突き抜け現象電圧を高める。すなわち、電界形成領域２０の効果は、所定の突き抜け現象電圧において、ｐ本体領域３２内の空孔濃度の積分を減少させて、チャンネル抵抗を減少させることができることである。しかしながら、これらのデバイスにおいて、電界形成領域２０は、トランジスタのゲート−ドレイン電荷を増やすようになっていてもよい。
【００３７】
図３に示されるデバイス１３は、低電圧デバイスとして使用される時に用いることができる特別な特徴を示している。この特徴は、トレンチ−ゲートの底部にあるゲート絶縁層３０３ａが、チャンネル収容領域３２に隣接するトレンチ−ゲートの側部にあるゲート絶縁層３０３よりも大きいという点である。この大きい絶縁層３０３ａは、トランジスタのゲート−ドレイン電荷を減らし、そのため、前述した起こり得る不利な効果を打ち消す。トレンチ−ゲートの底部にあるゲート絶縁層３０３ａは、チャンネル収容領域３２に隣接するゲート絶縁層３０３と同じ材料から成っていてもよいが、その厚さがゲート絶縁層３０３よりも厚い。また、大きいゲート絶縁層３０３ａは、異なる絶縁材料から成る層のサンドイッチによって設けられてもよい。
【００３８】
ここで、図４を参照すると、この図は、図３に示されるデバイス１３を改良した縦型トレンチ−ゲート絶縁ゲート型電界効果トランジスタ半導体デバイス１５を示している。唯一の改良点は、第２キャパシタ電極領域を図３のｐ＋半導体領域２２としないで、第２キャパシタ電極領域をショットキーバリア領域２２４とした点である。各領域２２４は、キャパシタ絶縁電界形成領域２０に達するまでソースメタライゼーション３６を下方に延長させることによって形成されてもよい。あるいは、領域２２４は、領域２０との境界にある金属間化合物、例えばケイ素化合物を用いて形成されてもよい。破線２２４ａは、第２キャパシタ電極領域２２４とソースメタライゼーション３６との名目上の境界を示している。この場合、第１キャパシタ電極半導体領域２１の作業機能は、第２キャパシタ電子ショットキーバリア領域２２４のショットキー電子エネルギバリアと異なる電子エネルギバリアであり、電子エネルギバリアにおけるこの相違により、印加電圧は、電界形成領域２０内で略一定の電界を容量的に形成することができる。この実施形態において、金属接点を用いてｐ本体と接触するｐ＋層は、３次元で配置されており、これにより、ｐ本体とソース金属電極とがオーム接触する。
【００３９】
ここで、図５Ａおよび図５Ｂを参照すると、プレーナーゲート横型絶縁ゲート型電界効果トランジスタ半導体デバイス１７の概略断面図および平面図がそれぞれ示されている。ｎ＋ソース領域３３５、ｎ＋ドレイン領域１４５、ｎ−ドレインドリフト領域１１５は、デバイス１７の上端主面１０ａの下側にある。ゲート絶縁層３０５およびゲート導電層３１５を有するプレーナー絶縁ゲートは、上端主面１０ａの上側にある。また、ｐ本体チャンネル収容領域３２５は、主面１０ａの下側にあり、ソース領域３３５と共に導電チャンネル領域３３５ａを絶縁ゲートの下側に形成する。電界形成キャパシタ絶縁領域２０５、第１ｎ＋半導体キャパシタ電極領域２１５、第２ｐ＋半導体キャパシタ電極領域２２５は、上端主面１０ａの上側にあり、絶縁領域２３５によってドレインドリフト領域１１５から分離されている。ドレインメタライゼーション電極１６５は、ドレイン領域１４５および第１キャパシタ電極領域２１５と接触している。ソースメタライゼーション電極３６５は、ソース領域３３５および隣接するｐ＋領域５０と接触するとともに、絶縁層３５５上にわたって延在して、ゲート導電層３１５を覆い、第２キャパシタ電極領域２２５と接触している。デバイス１７は、図示のように、基板５２上に酸化物層５１を埋め込むことを含む絶縁基板上シリコン層（ＳＯＩ）プロセスを使用して形成されてもよい。基板５２は、濃密にドーピングされるとともに、デバイスの底部に略均一な電界を引き起こすゲートの機能を果たしてもよい。
【００４０】
ここで、図６Ａ、図６Ｂ、図６Ｃを参照すると、他のプレーナーゲート横型絶縁ゲート型電界効果トランジスタ半導体デバイス１７１の一部の２つの概略断面図および平面図がそれぞれ示されている。図６Ａに示されるように、ｎ＋ソース領域３３６、ｎ＋ドレイン領域１４６、ｎ−ドレインドリフト領域１１６は、デバイスの上端主面１０ａの下側にある。ゲート絶縁層３０６およびゲート導電層３１６を有するプレーナー絶縁ゲートは、上端主面１０ａの上側にある。また、ｐ本体チャンネル収容領域３２６は、主面１０ａの下側にあり、ソース領域３３６と共に導電チャンネル領域３３６ａを絶縁ゲートの下側に形成する。図６Ｂおよび図６Ｃから分かるように、ドレインドリフト領域１１６は、横方向に離間した複数の領域に分割されており、電界形成キャパシタ絶縁領域２０６は、ドレインドリフト領域と交互に並ぶ横方向に離間した複数の領域に分割されている。第１ｎ＋半導体キャパシタ電極領域２１６は、キャパシタ絶縁領域２０６の部分と隣接するドレイン領域１４６の一体部分によって形成されている。第２ｐ型半導体キャパシタ電極領域２２６は、キャパシタ絶縁領域２０６の部分と隣接するＰ本体領域３２６及び隣接するｐ＋領域５０の一体部分によって形成されている。ドレインメタライゼーション電極１６６は、ドレイン領域１４６および第１キャパシタ電極領域２１６と接触している。ソースメタライゼーション電極３６６は、ソース領域３３６と、これに隣接し且つ第２キャパシタ電極領域２２６の一部であるｐ＋領域５０とに接触している。デバイス１７１は、図５Ａおよび図５Ｂに示されるデバイス１７と同様の方法でＳＯＩプロセスを使用して形成されてもよい。
【００４１】
ここで、図７Ａ、図７Ｂ、図７Ｃを参照すると、横型トレンチ−ゲート絶縁ゲート型電界効果トランジスタ半導体デバイス１７２の一部の２つの概略断面図および平面図がそれぞれ示されている。デバイス１７２は、図６Ａから図６Ｃに示されるデバイス１７１と類似しているが、ドレイン領域１４６と反対側のドレインドリフト領域１１６の端部で絶縁ゲートが上端主面１０ａの下側で延びている点が異なる。したがって、図７Ｂの断面図は、図６Ｂの断面図と同一に見えるが、図７Ａおよび図７Ｃには、絶縁ゲートのトレンチ−ゲート部分３１６ａ，３０６が示されている。
【００４２】
ここで、図８を参照すると、横型ショットキーゲート電界効果トランジスタ半導体デバイス１８１の部分概略断面図が示されている。デバイス１８１は、絶縁層または低くドーピングされた半導体基板１０９上にあってもよい上端主面１０ａを有するガリウムヒ素半導体本体１０８を備えている。ｎ＋型ソース領域３３８、ｎ−またはｎ−型接合領域３２８、ｎ−型ドレインドリフト領域１１８、ｎ＋型ドレイン領域１４８は、上端面１０ａの下側にある。金属またはケイ素化合物金属ショットキーゲート３１８は、表面１０ａの上端で接合領域３２８と接触している。
【００４３】
以上説明したデバイス１８１の構造は、従来の横型ＭＥＳＦＥＴを形成している。しかしながら、デバイス１８１は、上端主面１０ａの上側に、絶縁領域２３８によってドレインドリフト領域１１８から分離された電界形成キャパシタ絶縁領域２０８および第１ｎ＋半導体キャパシタ電極領域２１８も有している。ドレインメタライゼーション電極１６８は、ドレイン領域１４８および第１キャパシタ電極領域２１８と接触している。ソースメタライゼーション電極３６８は、ソース領域３３８と接触するとともに、絶縁層３５８上にわたって延在して、ショットキーゲート領域３１８を覆い、直接に或いはケイ素化合物領域を介して、第１キャパシタ電極領域２１８と反対側のキャパシタ絶縁領域２０８の端部と接触している。電極３６８とキャパシタ絶縁領域２０８との接点は、ショットキーバリア領域２２８としての第２キャパシタ電極領域を形成している。破線２２８ａは、第２キャパシタ電極領域２２８とソースメタライゼーション３６８との名目上の境界を示している。
【００４４】
ここで、図９を参照すると、横型ショットキーゲート電界効果トランジスタ半導体デバイス１８２の部分概略断面図が示されている。このデバイス１８２は、図８に示されるデバイス１８１と同じように示されているが、ショットキーバリア領域第２キャパシタ電極領域２２９が、デバイス１８２の金属またはケイ素化合物金属ショットキーゲート３１８とキャパシタ絶縁領域２０８との接点によって形成されている点が異なる。破線２２９ａは、第２キャパシタ電極領域２２９とデバイスショットキーゲート３１８との名目上の境界を示している。
【００４５】
ここで、図１０を参照すると、縦型ショットキーゲート電界効果トランジスタ半導体デバイス１８２の部分概略断面図が示されている。すなわち、このデバイス１８３は、縦型ＭＥＳＦＥＴまたは静電誘導トランジスタ（ＳＩＴ）である。デバイス１８３は、ｎ＋ドレイン領域１４９と、ｎ＋ドレイン領域１４９の上端に連なるｎ−ドレインドリフト領域１１９と、ｎ−またはｎ−型接合領域３２９と、ｎ＋ソース領域３３９とを有している。ドレイン電極１６９はドレイン領域１４９と接触しており、ソース電極３６９はソース領域３３９と接触している。金属またはケイ素化合物金属ショットキーゲート３１９は、接合領域３２９の側面と接触している。電界形成キャパシタ絶縁領域２０９は、ドレインドリフト領域１１９の側方に設けられており、絶縁領域２３９によってドレインドリフト領域１１９から分離されている。各キャパシタ絶縁領域２０９は第１キャパシタ電極領域２１９を有している。この第１キャパシタ電極領域２１９は、破線１４９ａによって示されるように、ドレイン領域１４９と一体であるとともに、領域２０９の下端に隣接している。ショットキーバリア領域第２キャパシタ電極領域２２９１は、デバイス１８３の金属またはケイ素化合物金属ショットキーゲート３１９とキャパシタ絶縁領域２０９との接点によって形成されている。破線２２９１ａは、第２キャパシタ電極領域２２９１とデバイスショットキーゲート３１９との名目上の境界を示している。
【００４６】
図８，９，１０に示されるショットキーゲート電界効果デバイス１８１，１８２，１８３においては、異なる半導体材料のサンドイッチ、例えばＩｎＡｌＡｓとＩｎＧａＡｓとのサンドイッチ、または、ＡｌＧａＮ／ＧａＮとＡｌＧａＡｓ／ＧａＡｓとのサンドイッチを用いてデバイスショットキーゲートが形成されてもよい。そのようなデバイスは、高電子移動度トランジスタ（ＨＥＭＴ）として知られている。
【００４７】
ここで、図１１を参照すると、絶縁ゲート型バイポーラトランジスタ半導体デバイス（ＩＧＢＴ）１９の部分概略断面図が示されている。デバイス１９は、図１に示されるプレーナーゲート縦型絶縁ゲート型電界効果トランジスタ半導体デバイス１の変形例であり、ドレイン領域１４とドレイン電極１６との間にドレイン領域１４と反対の導電型のｐ＋半導体領域１５０がある点が異なる。ｐ＋領域１５０は、バイポーラエミッタとして機能し、また、ドレイン領域１４とドレインドリフト領域１１はバイポーラベースとして機能し、本体領域３２はバイポーラコレクタとして機能する。前述して図示した他の全ての絶縁ゲート電界効果トランジスタ半導体デバイス、すなわち、図３，４，５Ａ，５Ｂ，６Ａから６Ｃ，７Ａから７Ｃに示されたデバイスも同様にＩＧＢＴデバイスとなるように変形することができる。
【００４８】
ここで、図１２を参照すると、図１に示されるデバイス１の変形例であるプレーナーゲート縦型絶縁ゲート型電界効果トランジスタ半導体デバイス１２の部分概略断面図が示されている。このデバイス１２において、第１キャパシタ電極領域２１および第２キャパシタ電極領域２２はそれぞれ電極Ｖ２、Ｖ１に対して接続されている。これらの電極は、いずれも、デバイスのドレインでも、ソースでも、あるいは、ゲート電極でもない。キャパシタ絶縁電界形成領域２０とドレインドリフト領域１１との間の絶縁領域２３は、上端本体面１０ａに至るまで部分２３ａにより延びており、これにより、第２キャパシタ電極領域２２をｐ本体領域３２およびソース電極３６から絶縁している。したがって、第２キャパシタ電極領域２２と接触する独立した電極Ｖ１のためにメタライゼーションを設けることができる。また、絶縁領域は、ドレイン領域１４内へと下方に延びるとともにドレイン領域１４を横切って延びる部分２３ｂによって延在しており、これにより、第１キャパシタ電極領域２１と接触するための電極Ｖ２を形成している。電極Ｖ２は、３次元的（図示せず）に半導体本体の表面に向かって上方へと形成されている。図２Ｃに示すように、前述したトレンチをエッチングするプロセスにおいては、これらのトレンチがドレイン領域１４内へと下方に向けて延びている。この場合には、絶縁領域２３を形成するべく成長される熱酸化物層は、異方性エッチングされず、したがって、トレンチの底部に残されて、部分２３ｂの一部を形成する。その後、トレンチ内にキャパシタ絶縁材料２０を供給する前に、ｎ＋半導体第１キャパシタ電極領域２１が堆積により形成される。トレンチの底部に絶縁体２３ｂを形成する他の方法は、絶縁体上シリコン（ＳＯＩ）プロセスを使用するとともに、このプロセスの埋込酸化物層を使用することであってもよい。絶縁領域延在部２３ｂを省くことにより、１つの独立したデバイス電極Ｖ１だけを形成することができる。
【００４９】
図１２のデバイス１２における考えられる有利な用途は、このデバイスがＲＦデバイスであり、これにより、第１および第２キャパシタ電極領域に対する独立した電極Ｖ１、Ｖ２を介して一定のＤＣ電圧または電流だけを電界形成領域に印加できる一方、この一定のＤＣ電圧または電流と共にＲＦ信号を加えるためにドレインソース電極およびゲート電極が使用されるような場合である。図１２に示される電界形成領域に対する独立した一方または両方の電極を形成するために図１のデバイス１を改良する以外に、前述した任意の他の実施例を同様に改良してもよい。
【００５０】
前述した実施例においては、ソース領域が半導体領域である。しかしながら、ソース領域は、例えばプラチナシリサイド等のケイ素化合物といったショットキーメタライゼーションによって形成され、本体領域と共にショットキーバリアを形成していてもよい。
【００５１】
無論、所定の導電型が逆である場合に本発明を適用できることは言うまでもなく、また、シリコン以外の他の半導体材料、例えばゲルマニウムまたはゲルマニウムシリコン合金が使用されてもよいことは言うまでもない。
【図面の簡単な説明】
【００５２】
【図１】本発明に係るプレーナーゲート縦型絶縁ゲート型電界効果トランジスタ半導体デバイスの一実施形態の部分概略断面図を示している。
【図２Ａ】図１に示されるデバイスの製造に使用できる方法の一実施例の工程を示している。
【図２Ｂ】図１に示されるデバイスの製造に使用できる方法の一実施例の工程を示している。
【図２Ｃ】図１に示されるデバイスの製造に使用できる方法の一実施例の工程を示している。
【図２Ｄ】図１に示されるデバイスの製造に使用できる方法の一実施例の工程を示している。
【図２Ｅ】図１に示されるデバイスの製造に使用できる方法の一実施例の工程を示している。
【図３】本発明に係る縦型トレンチ−ゲート電界効果トランジスタ半導体デバイスの一実施形態の部分概略断面図を示している。
【図４】本発明に係る縦型トレンチ−ゲート電界効果トランジスタ半導体デバイスの他の実施形態の部分概略断面図を示している。
【図５Ａ】本発明に係るプレーナーゲート横型絶縁ゲート型電界効果トランジスタ半導体デバイスの一実施形態の部分概略断面図を示している。
【図５Ｂ】本発明に係るプレーナーゲート横型絶縁ゲート型電界効果トランジスタ半導体デバイスの一実施形態の部分平面図を示している。
【図６Ａ】本発明に係るプレーナーゲート横型絶縁ゲート型電界効果トランジスタ半導体デバイスの他の実施形態の部分概略断面図を示している。
【図６Ｂ】本発明に係るプレーナーゲート横型絶縁ゲート型電界効果トランジスタ半導体デバイスの他の実施形態の部分概略断面図を示している。
【図６Ｃ】本発明に係るプレーナーゲート横型絶縁ゲート型電界効果トランジスタ半導体デバイスの他の実施形態の部分平面図を示している。
【図７Ａ】本発明に係る横型トレンチ−ゲート電界効果トランジスタ半導体デバイスの一実施形態の部分概略断面図を示している。
【図７Ｂ】本発明に係る横型トレンチ−ゲート電界効果トランジスタ半導体デバイスの一実施形態の部分概略断面図を示している。
【図７Ｃ】本発明に係る横型トレンチ−ゲート電界効果トランジスタ半導体デバイスの一実施形態の部分平面図を示している。
【図８】本発明に係る横型ショットキーゲート電界効果トランジスタ半導体デバイスの実施形態の部分概略断面図を示している。
【図９】本発明に係る横型ショットキーゲート電界効果トランジスタ半導体デバイスの実施形態の部分概略断面図を示している。
【図１０】本発明に係る縦型ショットキーゲート電界効果トランジスタ半導体デバイスの一実施形態の部分概略断面図を示している。
【図１１】図１に示されるプレーナーゲート縦型絶縁ゲート型電界効果トランジスタ半導体デバイスの変形例であり、本発明に係る絶縁ゲート型バイポーラトランジスタ半導体デバイスの一実施形態の部分概略断面図を示している。
【図１２】図１に示されるデバイスの変形例であり、本発明に係るプレーナーゲート縦型絶縁ゲート型電界効果トランジスタ半導体デバイスの一実施形態の部分概略断面図を示している。
【図１】
2005510059.tif 000003
【図２Ａ】
2005510059.tif 000004
【図２Ｂ】
2005510059.tif 000005
【図２Ｃ】
2005510059.tif 000006
【図２Ｄ】
2005510059.tif 000007
【図２Ｅ】
2005510059.tif 000008
【図３】
2005510059.tif 000009
【図４】
2005510059.tif 000010
【図５Ａ】
2005510059.tif 000011
【図５Ｂ】
2005510059.tif 000012
【図６Ａ】
2005510059.tif 000013
【図６Ｂ】
2005510059.tif 000014
【図６Ｃ】
2005510059.tif 000015
【図７Ａ】
2005510059.tif 000016
【図７Ｂ】
2005510059.tif 000017
【図７Ｃ】
2005510059.tif 000018
【図８】
2005510059.tif 000019
【図９】
2005510059.tif 000020
【図１０】
2005510059.tif 000021
【図１１】
2005510059.tif 000022
【図１２】
2005510059.tif 000023
【国際調査報告】
2005510059.tif 000024
2005510059.tif 000025
2005510059.tif 000026