(57)【要約】ノーマルおよび相補ビット位置に配置されるフラッシュメモリセル中のビットを備えたマルチビットフラッシュメモリアレイにおけるフラッシュメモリセル（１０）を消去する方法である。ノーマル位置のビットの消去検証を実行し、このノーマル位置のビットが不合格であり、最大消去パルスカウントに達していない場合、ノーマルビット位置および相補ビット位置の双方に消去パルスを印加する。相補ビット位置のビットの消去検証を実行し、この相補位置のビットが不合格であり、最大消去パルスカウントに達していない場合、相補ビット位置およびノーマルビット位置の双方に消去パルスを印加する。ビットの消去検証に成功した場合、そのビットのソフトプログラム検証を実行する。ビットが過消去されていた場合であり、最大ソフトプログラムパルスカウントに達していない場合、ソフトプログラムパルスを過消去されたビットに印加する。
2005522815.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）マルチビットフラッシュメモリアレイのセクタのすべてのセルをプログラムするステップと、
（ｂ）アドレス位置を、初期設定に設定するステップと、
（ｃ）ノーマルビット位置におけるビットの消去検証を実行するステップと、
（ｄ）前記ビットが消去されているとして検証されない場合、最大パルスカウントに達しているか否か判断するステップと、
（ｅ）前記最大パルスカウントに達していた場合、失敗であることを示すと共に、この消去方法を終了するステップと、
（ｆ）前記最大パルスカウントに達していない場合、前記ノーマルビット位置および相補ビット位置に消去パルスを印加するステップと、
（ｇ）前記相補ビット位置中のビットの消去検証を実行するステップと、
（ｈ）前記ビットが消去されているとして検証されない場合、前記最大パルスカウントに達しているか否か判断するステップと、
（ｉ）前記最大パルスカウントに達していた場合、失敗であることを示すと共に、この消去方法を終了するステップと、
（ｊ）前記最大パルスカウントに達していない場合、相補ビット位置およびノーマルビット位置に消去パルスを印加するステップと、
を含む、ノーマルおよび相補ビット位置に配置されるフラッシュメモリセル中のビットを備えたマルチビットフラッシュメモリアレイにおけるフラッシュメモリセル（１０）を消去する方法。
【請求項２】
（ｋ）前記ステップ（ｇ）において前記相補ビット位置中の前記ビットの消去検証が成功するまで、前記ステップ（ａ）から前記ステップ（ｊ）を繰り返すステップを含む、請求項１記載の方法。
【請求項３】
（ｌ）最大アドレスに達しているか否か判断するステップと、
（ｍ）前記最大アドレスに達している場合、前記消去方法を終了すると共に、ソフトプログラミング方法を開始するステップと、
（ｎ）最大アドレスに達していない場合、前記最大アドレスに達するまで、アドレス位置をインクリメントするステップと、前記ステップ（ｃ）から前記ステップ（ｎ）を繰り返すステップと、をさらに含む、請求項２記載の方法。
【請求項４】
（ｍ）前記アドレス位置を、前記初期設定に設定するステップと、
（ｎ）前記アドレス位置において確認された（identified）前記ビットのソフトプログラム検証を実行するステップと、
（ｏ）前記ステップ（ｎ）の前記ビットのソフトプログラム検証に失敗した場合、最大ソフトプログラムパルスカウントに達しているか否か判断するステップと、
（ｐ）前記最大パルスカウントに達していない場合、失敗であることを示すと共に、この消去方法を終了するステップと、
（ｑ）前記最大パルスカウントに達していない場合、ソフトプログラムパルスを印加するステップと、
（ｒ）前記ステップ（ｎ）において前記ソフトプログラム検証確認が成功するまで、前記ステップ（ｎ）から前記ステップ（ｑ）を繰り返すステップと、を含む、請求項３記載の方法。
【請求項５】
（ｓ）前記最大アドレスに達しているか否か判断するステップと、
（ｔ）前記最大アドレスに達していない場合、前記アドレス位置をインクリメントすると共に、前記最大アドレスに達するまで前記ステップ（ｎ）から前記ステップ（ｒ）を繰り返すステップと、
（ｕ）前記最大アドレスに達している場合、前記消去方法を終了するステップと、をさらに含む、請求項４記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概してフラッシュメモリデバイスに関し、特にマルチビット・フラッシュメモリセルを有するフラッシュメモリデバイスに関する。より詳しくは、本発明は、マルチビットの改善された消去方法、消去検証方法、および過消去修正方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、再書き込み可能で、その内容を電力なしに保持できるタイプの電子記憶媒体である。
通常、フラッシュメモリデバイスは１０万から３０万書き込みサイクルの寿命（ライフスパン）を持つ。
単一バイトを消去可能なＤＲＡＭ（dynamic random access memory）デバイスやＳＲＡＭ（static random memory）デバイスと異なり、フラッシュメモリデバイスでは一般に消去や書き込みが固定のマルチビットブロックまたはセクタ単位で行われる。
フラッシュメモリ技術は、ＥＥＰＲＯＭ（electrically erasable read only memory）チップ技術から発展したものである。この技術は消去を適切に実行することができる。
フラッシュメモリデバイスは費用を抑えて密度を上げたものである。
このＥＥＰＲＯＭの新しいカテゴリは、ＥＰＲＯＭ（erasable programmable read only memory）の密度とＥＥＰＲＯＭの電気的消去可能性という利点を組み合わせた重要な不揮発性メモリとして出現した。
【０００３】
従来型のフラッシュメモリは、各セルに１ビットの情報が記憶されるセル構造で構成されている。
このようなシングルビットメモリアーキテクチャでは、ソース、ドレインおよびチャネルを基板またはＰウェルに形成し、このチャネルをスタックゲート構造で覆ったＭＯＳ（metal oxide semiconductor）トランジスタ構造をセル毎に持たせるのが一般的である。
このスタックゲートでは、Ｐウェルの表面に形成された薄いゲート絶縁層（しばしばトンネル酸化膜とも呼ばれる）をさらに含む。
また、スタックゲートは、このトンネル酸化膜上のポリシリコンフローティングゲートと、このフローティングゲートを覆うポリ層間絶縁膜（interpoly dielectric layer）とを含む。
このポリ層間絶縁膜は、窒化物層が２つの酸化物層にサンドイッチされたＯＮＯ（酸化物−窒化物−酸化物）層のような多層絶縁膜であることが多い。
最後に、ポリシリコンのコントロールゲートがポリ層間絶縁膜上に設置される。
【０００４】
一般的なＮＯＲ型の回路構成では、コントロールゲートはそのような複数セルからなる一行にかかるワード線に接続されて、それらセルのセクタを形成する。
さらに、それらセルのドレイン領域を、導電性ビット線によって互いに接続してある。
このセルのチャネルは、スタックゲート構造によってチャネル内に形成された電界に従って、ソースとドレインの間に電流を導通させる。
ＮＯＲ型の回路構成においては、同じ列内にあるトランジスタの各ドレイン端子が同じビット線に接続されている。
さらに、各フラッシュセルにはそれぞれ別のワード線に接続されたスタックゲート端子があるのに対し、ソース端子はアレイを構成しているすべてのフラッシュセルで共通のソース端子に接続されている。
動作時には、周辺デコーダおよび制御回路を使用してそれぞれのビット線とワード線を介して個々のフラッシュセルをアドレス指定することで、プログラム（書き込み）、読み出しまたは消去の機能を達成する。
【０００５】
このようなシングルビットのスタックゲート型フラッシュメモリセルをプログラムするには、コントロールゲートに電圧を印加してソースを接地し、ソースよりも高い予め定められた電位にドレインを接続する。
結果としてトンネル酸化膜を横切るように強い電界が発生し、「ファウラー・ノルドハイム」トンネリングと呼ばれる現象をもたらす。
この過程でコアセルのチャネル領域の電子は、ゲート酸化膜をトンネルしてフローティングゲート中に流れ込むが、このフローティングゲートはポリ層間絶縁膜およびトンネル酸化膜によって囲まれているので、電子はフローティングゲートに捕獲（トラップ）される。
トラップされた電子によって、セルのしきい値電圧は上昇する。
こうしてトラップされた電子によるセルのしきい値電圧（よって、チャネルコンダクタンス）の変化こそが、セルをプログラムさせるものである。
【０００６】
一般的なシングルビットのスタックゲート型フラッシュメモリセルを消去するには、ドレインをフローティングさせたままソースに電圧を印加し、コントロールゲートを負電位に維持する。
これらの条件下において、フローティングゲートとソースの間で、トンネル酸化膜に電界が発生する。
フローティングゲートにトラップされている電子は、フローティングゲートのソース領域を覆っている部分に向かって移動し、その部分に集まる。
その後これらの電子は、ファウラー・ノルドハイムトンネリング現象によってトンネル酸化膜を通ってフローティングゲートからソース領域に引き抜かれる。
電子がこのフローティングゲートから除去されると、セルは消去される。
【０００７】
従来のシングルビットのフラッシュメモリデバイスにおいては、あるブロック中の各セルまたはこのようなセルの集まりが正しく消去されたかどうか判断するための消去検証（erase verification）が実行される。
近年におけるシングルビットの消去検証方法は、ビット、つまりセルの消去を検証し、最初の検証で不合格となった個々のセルに追加の消去パルスを印加しようというものである。
その後、そのセルの消去状態を再度検証し、そのセルまたはビットの消去に成功するか、または使用不可能なものとしてそのセルがマークされるまで、このプロセスを継続する。
【０００８】
近年、１つのメモリセルに２ビットの情報を記憶できるデュアルビットフラッシュメモリセルが導入されてきている。
このようなデュアルビットデバイスには、シングルビットのスタックゲート型アーキテクチャで使用される従来のプログラムおよび消去検証方法は適切ではない。
ＯＮＯ層上にポリシリコン層を使用するＯＮＯフラッシュメモリデバイスのようなフローティングゲートを利用しないデュアルビットフラッシュメモリ構造が導入されてきている。
従来の手法は、このようなタイプのデバイスに関連した特性には対応していない。
【０００９】
したがって、デュアルビットメモリのアーキテクチャで複数のデータビットを適切にプログラムおよび消去することができ、かつ、その構造的な特性を明らかにする、新規なプログラム方法および改良されたプログラム方法ならびに消去検証方法、過消去修正方法およびシステムの技術に、未だ満たされていない需要がある。
【発明の概要】
【００１０】
本発明によれば、デュアルビットメモリデバイスのノーマルおよび相補ビットの消去方法およびソフトプログラム方法によって前述の目的および他の目的、利点が達成される。
【００１１】
本発明の一態様では、マルチビットメモリセルを消去した後、ノーマル位置のビットの消去検証を実行し、このノーマル位置のビットが不合格であり、最大消去パルスカウントに達していない場合、ノーマルビット位置および相補ビット位置の双方に消去パルスを印加する。
相補ビット位置のビットの消去検証を実行し、この相補位置のビットが不合格であり、最大消去パルスカウントに達していない場合、相補ビット位置およびノーマルビット位置の双方に消去パルスを印加する。
【００１２】
本発明の他の態様では、アレイのセクタのマルチビットのソフトプログラム検証を実行し、このソフトプログラム検証に失敗したビットに、最大ソフトプログラムパルスに達していない場合、ソフトプログラムパルスを印加する。
【００１３】
記載の方法はこのように、マルチビットフラッシュメモリデバイスについての消去方法および過消去修正を提供する。
【００１４】
本発明は、添付の図面と共に、詳細な説明を参酌することによってより一層理解される。以下の説明から当業者が容易に理解するであろうように、単に本発明を行うのに最良な方式の実施例として、本発明の実施形態が記載される。理解されるように、本発明は他の実施形態とすることもでき、またその詳細は、本発明の範囲を逸脱することのない様々な明白な態様における変更が可能である。したがって、図面および詳細な説明は本質的に例示的なものと考えられ、これに制限されない。
【００１５】
本発明の特徴となる新規な構成は、添付された請求項に記載される。
しかしながら、実施に際して好ましい態様、およびこの発明の目的および利点は、本発明それ自体と同様、添付された図面を参照して以下の実施形態の詳細な説明を参照することによって最も理解されるであろう。
【発明の実施の形態】
【００１６】
本発明を実行する発明者によって予期される１つ以上の最良の態様を説明する、本発明の１つ以上の特定の実施形態について、以下詳細に説明する。
【００１７】
以下の記載は、類似の参照符号は類似の要素を示す添付の図面と共に作成された、本発明の詳細な説明である。
本発明は、デュアルビットメモリセルの消去、消去検証および過消去修正方法およびシステムを提供する。
本発明は、フラッシュメモリデバイスにおけるチップ消去またはセクタ消去動作に際して使用することができる。
本発明は、ＯＮＯ（silicon oxide-silicon nitride-silicon oxide）デュアルビットメモリセル構造に関連して、以下に記載されると共に説明されるが、本発明は、他のタイプのアーキテクチャおよび他のデュアルビットのアーキテクチャ利用法にも適用できるものであることは明らかであろう。
【００１８】
以下、図面を参照すると、図１は、本発明の様々な態様のうちの１つまたはそれ以上を実施できる代表的なデュアルビットメモリセル１０を示している。
メモリセル１０は、上側の二酸化シリコン層１４および下側の二酸化シリコン層１８との間に窒化シリコン層１６をサンドイッチして形成したＯＮＯ層３０を含む。
ＯＮＯ層３０の上にはポリシリコン層１２が設けられ、メモリセル１０に対するワード線の接続がなされている。
ＯＮＯ層３０下側の第１領域４の下に第１ビット線３２が通り、ＯＮＯ層３０下側の第２領域６の下に第２ビット線３４が通っている。
このビット線３２および３４は、導電性部分２４と任意の（optional）酸化物部分２２とで形成されている。
ビット線３２および３４のそれぞれの両端に、ビット線が下側の二酸化シリコン層１８と接する部分で、またはトランジスタ全体に沿って、ホウ素コア注入物（boron core implants）２０が設けられている。
これらのホウ素コア注入物はＰ型基板９よりも高濃度にドープされており、メモリセル１０のVtを制御する上での助けになる。
セル１０は、チャネル８がＰ型基板９に形成されるようにＮ+ヒ素注入物から形成したビット線３２および３４の導電性部分２４を備えるＰ型基板９上に設けられている。
メモリセル１０は、Ｐ型基板領域９の上にあるＮ+ヒ素注入部分２４から形成される交換可能なソースコンポーネントおよびドレインコンポーネントとを有し、かつゲートがポリシリコンワード線１２の一部として形成された、単一のトランジスタで構成されている。
【００１９】
窒化シリコン層１６は、電荷トラップ層を形成する。
セルをプログラムするには、ドレイン端子として使用されるビット線とゲートに適当な電圧を印加すると共に、ソース端子として使用されるソース・ビット線を接地する。
この電圧によってチャネルに沿って電界が発生し、電子が加速されて基板層９から窒化物層１６に飛び込む。これは、ホットエレクトロン注入として知られている。
電子は大半のエネルギーをドレインで得るので、これらの電子はドレイン近傍の窒化物層１６にトラップされ、そこに保持された状態となる。
セル１０は概ね一様であるため、ドレインとソースは交換可能である。
窒化シリコン層１６は非導電性であるため、中央領域５の第１の端部付近の窒化物１６に第１電荷２６を注入することができる。また、中央領域５の第２の端部付近の窒化シリコン層１６に第２電荷２８を注入することができる。
したがって、電荷が移動しなければ、１つのセルに１ビットではなく、２ビットを記憶させることができるのである。
【００２０】
前述のように、メモリセル１０ひとつ当たりに２ビットを持つことができるように、中央領域５の第１の端部において窒化シリコン層１６に第１電荷２６を保持し、中央領域５の第２の端部において第２電荷２８を保持することが可能である。
通常、デュアルビットメモリセル１０は対称であるため、ドレインとソースは交換可能である。
よって、左側のビットC0のプログラム時に第１ビット線３２をドレイン端子として機能させ、第２ビット線３４をソース端子として機能させることができる。
同様に、右側のビットC1をプログラムするには、第２ビット線３４をドレイン端子として機能させ、第１ビット線３２をソース端子として機能させることができる。
【００２１】
図２および表１は、第１ビットC0（相補ビット）（コンプリメンタリビット）と第２ビットC1（ノーマルビット）とを有するデュアルビットメモリセル１０の読み出し、プログラム、および片側消去と両側消去とを実行する際の電圧パラメータセットの一例を示している。
【００２２】
【表１】
2005522815.tif 000003
【００２３】
図３は、メモリセルの部分レイアウトを、６４Ｋのブロック３００の例の上面図すなわち平面図から示している。
図示の例は、８ビットＩ／Ｏからなる６４Ｋのブロックに関して示したものである。
ブロックは、１６ビット、３２ビット、６４ビットまたはそれ以上のＩ／Ｏであってもよく、６４Ｋに限られない（例えば１２８Ｋ、２５６Ｋ等）ことが認識されよう。
この６４Ｋブロック３００は、セクタであってもセクタの一部であってもよい。
例えば、共通のメタルビット線を接続しているコンタクトを含む１つ以上のブロックで１つのセクタを形成することができる。
ＯＮＯスタックストリップまたは層３０２がメモリアレイの長さ方向に沿って延在し、これにブロック３００が含まれている。
ブロック３００は、１６のＩ／Ｏすなわち列のグループ３１０を含む。
各「ワード」またはＩ／Ｏのグループは、８つのトランジスタまたは８つのノーマルビットと８つの相補ビットとで構成されている。
８つのノーマルビットは顧客から見えており、Ｉ／Ｏは各々、セルの行をアドレス指定するためのポリシリコンワード線３０４を含む。
ＯＮＯスタックストリップ層３０２の真下には、複数のメモリセルの個々のビットの読み出し、書き込み、消去を可能にするために複数のビット線が走っている。
各ビット線は、１６行のグループの一端において第１コンタクト３０８および図示しないメタルビット線と接続され、グループの他端で第２コンタクト３１０と接続される。
図３の例においては、５本のビット線を示してある。列に含まれる１つおきのトランジスタの端にビット線が結合され、２つの選択トランジスタを用いて２つのトランジスタの４ビットから１ビットずつ選択して読み出し、書き込み、消去を行う。
【００２４】
図４は、フラッシュメモリアレイのセクタにおけるデュアルビットフラッシュメモリセルの消去検証を実行する、本発明の一態様による特定の一方法を示している。
この方法は、セクタのすべてのセルをプログラムするステップ４００で開始する。
次に、この方法は、アレイのメモリアドレスを示しているアドレスカウンタをアドレス0.0に設定するステップ４０２に進む。
その後、ステップ４０４において、セクタ内のノーマルビットの消去検証を実行する。
ビット位置は、シングルビット位置のメモリアドレスであってもよいし、セクタのＩ／Ｏまたはワード位置のメモリアドレスであってもよい。
ノーマルビット位置の消去検証に失敗すると、この方法はステップ４０６に進み、最大パルスカウントに達したか否かを判断する。
最大パルスカウントに達していた場合、ステップ４０８で真の失敗である旨が示される。
ステップ４０６で最大パルスカウントに達していない場合、ステップ４１０において消去パルスをノーマルおよび相補列の双方に印加する。
その後、この方法はステップ４１２に進み、そのセクタにおける相補ビット位置の消去検証を実行する。
相補ビット位置の消去検証に失敗した場合、この方法はステップ４１４に進み、最大パルスカウントに達したか否かを判断する。
最大パルスカウントに達していた場合、ステップ４１６で真の失敗である旨が示される。
ステップ４１４において最大パルスカウントに達していない場合、ステップ４１８において消去パルスを相補およびノーマル列の双方に印加し、ステップ４０４に戻りこの方法を繰り返す。
【００２５】
この相補ビット位置およびノーマルビット位置の双方の消去検証に成功すると、ステップ４２０において、最大アドレスに達したか否か判断し、まだ達していなければ、ステップ４２２においてそのアドレスをインクリメントし、ステップ４０４に戻りこの方法を繰り返す。
最大アドレスに達していた場合、方法は、ステップ４２４において示すように、ソフトプログラムルーチン（soft program routine）に進む。
【００２６】
図５に示すように、このプログラムルーチンはステップ５００で開始される。
次に、ステップ５０２において、アドレスカウンタを設定する。
ソフトプログラム検証は、ステップ５０４で実行され、失敗した場合、ステップ５０６において、ソフトプログラムパルスの最大値がそのビットに印加されたか否か判断する。
ソフトプログラムパルスの最大値がそのビットに印加されている場合、ステップ５０８に示すように、そのビットは不合格である。
ソフトプログラムパルスの最大値がそのビットに印加されていない場合、ステップ５１０においてソフトプログラムパルスが印加され、ステップ５０４に戻る。
そのソフト・プログラムが再度不合格であれば、再度ステップ５０４に戻る。
そのソフト・プログラムが合格した場合には、ステップ５１２において、最大アドレスに達したか否か判断する。
最大アドレスにまだ達していなければ、ステップ５１４において、そのアドレス位置をインクリメントし、ステップ５０４に戻る。
最大のアドレスに達した場合には、ステップ５１６に示すように終了する。
【００２７】
要約すると、本発明は、マルチビットメモリセルの消去方法および過消去修正を提供する。
【００２８】
上述の本発明の実施形態の記載は、説明のためのものである。
この記載は、網羅的ではなく、本発明を開示されているとおりの形態に制限することを意図するものではない。
上述の記載から明らかな修正例または変形例とすることは可能である。
本実施形態は、これによって当業者が様々な実施形態および特定の使用に適するような複数の変形例で本発明を使用できるように、本発明の原則およびその実用的な適用の最適な例を提供するように選択され、記載される。
これらに適正に、法律的に、公正に権利が与えられた範囲に従って解釈した際、このような全ての変形例および修正例は、添付の請求の範囲によって定められる本発明の範囲内にある。
【図面の簡単な説明】
【００２９】
【図１】本発明の様々な態様を実行することのできる代表的なデュアルビットメモリセルの横断面図。
【図２】あるアレイの一部の相互連結を示す図。
【図３】デュアルビットモードで動作する場合における１６ビットのメモリ１６ワード分を含むデュアルビットフラッシュメモリのアレイの６４Ｋのセクタの部分上面図。
【図４】デュアルビットメモリセルのアレイを消去検証するための本発明の一態様による方法を示すフローチャート。
【図５】図４の消去検証方法の後に、アレイをソフトプログラムするための方法を示すフローチャート。
【図１】
2005522815.tif 000004
【図２】
2005522815.tif 000005
【図３】
2005522815.tif 000006
【図４】
2005522815.tif 000007
【図５】
2005522815.tif 000008
【国際調査報告】
2005522815.tif 000009
2005522815.tif 000010