【手続補正書】
【提出日】令和2年9月28日(2020.9.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
コンピューティングシステムであって、
中央処理装置（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ：ＣＰＵ）と、
メモリアダプター回路及び第１メモリを含むメモリシステムと、
メモリ管理回路を介して前記中央処理装置に接続される第２メモリと、を有し、
前記メモリアダプター回路は、前記中央処理装置に接続された第１メモリインターフェイスと、前記第１メモリに接続された第２メモリインターフェイスと、を含み、
前記第１メモリインターフェイスは、２倍速同期式（ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ  ｓｙｎｃｈｒｏｎｏｕｓ）ダイナミックランダムアクセスメモリインターフェイスであり、
前記メモリアダプター回路は、前記第１メモリの格納容量の増加を用いて前記第１メモリにデータを格納し、前記第１メモリからデータを回収するよう構成され、
前記第１メモリの格納容量の増加は、増加比率に従って第１メモリの空きメモリを増やすように設定され、
前記メモリアダプター回路は、以前の書き込み操作の圧縮及又は重複除去の少なくともいずれか一つに基づいて増大率を推定するようにさらに構成され、
前記中央処理装置は、前記第２メモリにページキャッシュを保持するように構成され、
前記中央処理装置は、前記ページキャッシュからクリーンページを追い出す（ｅｖｉｃｔｉｎｇ）時、前記クリーンページに対するクリーンキャッシュ機能を呼び出すよう構成され、前記クリーンキャッシュ機能は、前記クリーンページを格納するよう構成され、前記クリーンページを格納するための充分な空間が前記第１メモリで利用可能な場合、前記クリーンページは、前記第１メモリに格納され、それ以外の場合は、前記クリーンページは、持続性（ｐｅｒｓｉｓｔｅｎｔ）格納装置に格納され、
前記中央処理装置はさらに、推定増加比率に基づいて第１メモリ内に十分なスペースが利用可能かどうかを評価するように構成され、
推定増加比率は、設定された時間間隔で第１メモリに格納されたデータの増加比率の関数であることを特徴とするコンピューティングシステム。
【請求項２】
前記第１メモリの格納容量の増加は、圧縮、重複除去、及びエラー訂正の中の少なくとも１つを含むことを特徴とする請求項１に記載のコンピューティングシステム。
【請求項３】
前記第１メモリインターフェイスは、第２世代又はそれより高い世代の２倍速同期式ダイナミックランダムアクセスメモリインターフェイスであることを特徴とする請求項１に記載のコンピューティングシステム。
【請求項４】
前記第２メモリインターフェイスは、第２世代又はそれより高い世代の２倍速同期式ダイナミックランダムアクセスメモリインターフェイスであることを特徴とする請求項１に記載のコンピューティングシステム。
【請求項５】
前記第１メモリインターフェイスは、ＮＶＤＩＭＭ−Ｆ（ｎｏｎ−ｖｏｌａｔｉｌｅ  ｄｕａｌ  ｉｎ−ｌｉｎｅ  ｍｅｍｏｒｙ  ｍｏｄｕｌｅ  ｗｉｔｈ  ｆｌａｓｈ  ｍｅｍｏｒｙ）インターフェイスであり、
前記コンピューティングシステムは、ブロック装置として前記メモリシステムを動作するように構成されることを特徴とする請求項３に記載のコンピューティングシステム。
【請求項６】
前記中央処理装置は、メモリ管理回路を通じて前記メモリアダプター回路に接続されることを特徴とする請求項１に記載のコンピューティングシステム。
【請求項７】
前記第１メモリは、ダイナミックランダムアクセスメモリであり、前記第２メモリインターフェイスは、第２世代又はそれより高い世代の２倍速同期式ダイナミックランダムアクセスメモリインターフェイスであることを特徴とする請求項１に記載のコンピューティングシステム。
【請求項８】
前記メモリアダプター回路は、圧縮、重複除去、及びエラー訂正を遂行するよう構成された単一集積回路（ｓｉｎｇｌｅ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）であることを特徴とする請求項１に記載のコンピューティングシステム。
【請求項９】
前記第２メモリは、第３メモリインターフェイスを通じて前記メモリ管理回路に接続され、前記第３メモリインターフェイスは、第２世代又はそれより高い世代の２倍速同期式ダイナミックランダムアクセスメモリインターフェイスであることを特徴とする請求項１に記載のコンピューティングシステム。
【請求項１０】
前記クリーンキャッシュ機能は、前記推定増加比率に基づいて前記第１メモリに充分な空間が利用可能であるか否かを評価するよう構成されることを特徴とする請求項１に記載のコンピューティングシステム。
【請求項１１】
前記中央処理装置は、前記第２メモリに使用者メモリ空間を保持するよう構成され、
前記中央処理装置は、前記使用者メモリ空間からダーティページを追い出す（ｅｖｉｃｔｉｎｇ）時、前記ダーティページに対するフロントスワップ機能を呼び出すよう構成され、前記フロントスワップ機能は、前記ダーティページを格納するよう構成され、
前記ダーティページを格納するための充分な空間が前記第１メモリで利用可能な時、前記ダーティページは、前記第１メモリに格納され、前記ダーティページを格納するための充分な空間が前記第１メモリで利用可能でない時は、前記ダーティページは、持続性格納装置に格納されることを特徴とする請求項１に記載のコンピューティングシステム。
【請求項１２】
前記フロントスワップ機能は、推定増加比率に基づいて前記第１メモリで前記ダーティページを格納するための充分な空間が利用可能であるか否かを評価するよう構成されることを特徴とする請求項１１に記載のコンピューティングシステム。
【請求項１３】
前記中央処理装置は、１つ以上のアプリケーションを実行し、
システム情報関数に対する１つ以上のアプリケーションに応答して、前記第１メモリのサイズ及び前記第２メモリのサイズに基づいたトータル有効（ｔｏｔａｌ  ａｖａｉｌａｂｌｅ）メモリに対する値、及び前記第１メモリで使用可能なメモリの量（ｔｈｅ  ａｍｏｕｎｔ  ｏｆ  ｆｒｅｅ  ｍｅｍｏｒｙ）及び前記第２メモリで使用可能なメモリの量に基づいたトータル使用可能な（ｔｏｔａｌ  ｆｒｅｅ）メモリに対する値を返す（ｒｅｔｕｒｎ）よう構成されることを特徴とする請求項１に記載のコンピューティングシステム。
【請求項１４】
前記トータル使用可能なメモリに対する前記値は、前記第２メモリで使用可能なメモリの量と、最小増加比率と前記第１メモリで使用可能なメモリの量とを乗算した値と、を総和した値であり、
前記最小増加比率は、システム開始の後に設定された時間間隔が経過した場合、前記設定された時間間隔にわたって前記第１メモリに格納されたデータに対する増加比率の関数であり、その他の場合、「２．０」であることを特徴とする請求項１３に記載のコンピューティングシステム。
【請求項１５】
中央処理装置と、メモリアダプター回路及び第１メモリを含むメモリシステムと、メモリ管理回路を介して前記中央処理装置に接続される第２メモリと、を有し、前記メモリアダプター回路は、前記中央処理装置に接続された第１メモリインターフェイスと前記第１メモリに接続された第２メモリインターフェイスとを含み、前記第１メモリインターフェイスは、２倍速同期式ダイナミックランダムアクセスメモリインターフェイスであるコンピュータシステムの動作方法であって、
前記第１メモリの格納容量の増加を用いて前記第１メモリにデータを格納し、前記第１メモリからデータを回収する段階を有し、
前記メモリアダプター回路は、以前の書き込み操作の圧縮及又は重複除去の少なくともいずれか一つに基づいて増大率を推定するようにさらに構成され、
前記中央処理装置は、前記第２メモリにページキャッシュを保持するように構成され、
前記中央処理装置は、前記ページキャッシュからクリーンページを追い出す（ｅｖｉｃｔｉｎｇ）時、前記クリーンページに対するクリーンキャッシュ機能を呼び出すよう構成され、前記クリーンキャッシュ機能は、前記クリーンページを格納するよう構成され、前記クリーンページを格納するための充分な空間が前記第１メモリで利用可能な場合、前記クリーンページは、前記第１メモリに格納され、それ以外の場合は、前記クリーンページは、持続性（ｐｅｒｓｉｓｔｅｎｔ）格納装置に格納され、
前記中央処理装置はさらに、推定増加比率に基づいて第１メモリ内に十分なスペースが利用可能かどうかを評価するように構成され、
推定増加比率は、設定された時間間隔で第１メモリに格納されたデータの増加比率の関数であることを特徴とするコンピュータシステムの動作方法。
【請求項１６】
前記第１メモリの格納容量の増加は、圧縮、重複除去、及びエラー訂正の中の少なくとも１つを含むことを特徴とする請求項１５に記載のコンピュータシステムの動作方法。
【請求項１７】
前記メモリシステムをＮＶＤＩＭＭ−Ｆプロトコルで動作することができるブロック装置として使用する段階をさらに有することを特徴とする請求項１５に記載のコンピュータシステムの動作方法。
【請求項１８】
前記メモリアダプター回路は、圧縮、重複除去、及びエラー訂正を遂行するよう構成された単一集積回路であることを特徴とする請求項１５に記載のコンピュータシステムの動作方法。
【請求項１９】
コンピューティングシステムであって、
中央処理装置（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ：ＣＰＵ）と、
第１メモリと、前記第１メモリの格納容量の増加を用いて前記第１メモリにデータを格納し、前記第１メモリからデータを回収するためのメモリアダプター手段と、を含むメモリシステムと、を有し、
前記第１メモリの格納容量の増加は、増加比率に従って第１メモリの空きメモリを増やすように設定され、
前記メモリアダプター手段は、以前の書き込み操作の圧縮及又は重複除去の少なくともいずれか一つに基づいて増大率を推定するようにさらに構成され、
前記メモリアダプター手段は、前記中央処理装置に接続された第１メモリインターフェイスと、前記第１メモリに接続された第２メモリインターフェイスと、を含み、
前記第１メモリインターフェイスは、ＮＶＤＩＭＭ−Ｆインターフェイスであり、
前記コンピューティングシステムは、前記メモリシステムをブロック装置として動作するように構成され、
前記コンピューティングシステムは、メモリ管理回路を介して前記中央処理装置に接続される第２メモリをさらに有し、
前記中央処理装置は、前記第２メモリにページキャッシュを保持するように構成され、
前記中央処理装置は、前記ページキャッシュからクリーンページを追い出す（ｅｖｉｃｔｉｎｇ）時、前記クリーンページに対するクリーンキャッシュ機能を呼び出すよう構成され、前記クリーンキャッシュ機能は、前記クリーンページを格納するよう構成され、前記クリーンページを格納するための充分な空間が前記第１メモリで利用可能な場合、前記クリーンページは、前記第１メモリに格納され、それ以外の場合は、前記クリーンページは、持続性（ｐｅｒｓｉｓｔｅｎｔ）格納装置に格納され、
前記中央処理装置はさらに、推定増加比率に基づいて第１メモリ内に十分なスペースが利用可能かどうかを評価するように構成され、
推定増加比率は、設定された時間間隔で第１メモリに格納されたデータの増加比率の関数であることを特徴とするコンピューティングシステム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
上記目的を達成するためになされた本発明によるコンピューティングシステムは、中央処理装置（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ：ＣＰＵ）と、メモリアダプター回路及び第１メモリを含むメモリシステムと、メモリ管理回路を介して前記中央処理装置に接続される第２メモリと、を有し、前記メモリアダプター回路は、前記中央処理装置に接続された第１メモリインターフェイスと、前記第１メモリに接続された第２メモリインターフェイスと、を含み、前記第１メモリインターフェイスは、２倍速同期式（ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ  ｓｙｎｃｈｒｏｎｏｕｓ）ダイナミックランダムアクセスメモリインターフェイスであり、前記メモリアダプター回路は、前記第１メモリの格納容量の増加を用いて前記第１メモリにデータを格納し、前記第１メモリからデータを回収するよう構成され、前記第１メモリの格納容量の増加は、増加比率に従って第１メモリの空きメモリを増やすように設定され、前記メモリアダプター回路は、以前の書き込み操作の圧縮及又は重複除去の少なくともいずれか一つに基づいて増大率を推定するようにさらに構成され、前記中央処理装置は、前記第２メモリにページキャッシュを保持するように構成され、前記中央処理装置は、前記ページキャッシュからクリーンページを追い出す（ｅｖｉｃｔｉｎｇ）時、前記クリーンページに対するクリーンキャッシュ機能を呼び出すよう構成され、前記クリーンキャッシュ機能は、前記クリーンページを格納するよう構成され、前記クリーンページを格納するための充分な空間が前記第１メモリで利用可能な場合、前記クリーンページは、前記第１メモリに格納され、それ以外の場合は、前記クリーンページは、持続性（ｐｅｒｓｉｓｔｅｎｔ）格納装置に格納され、前記中央処理装置はさらに、推定増加比率に基づいて第１メモリ内に十分なスペースが利用可能かどうかを評価するように構成され、推定増加比率は、設定された時間間隔で第１メモリに格納されたデータの増加比率の関数であることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
前記第１メモリの格納容量の増加は圧縮、重複除去、及びエラー訂正の中の少なくとも１つを含むことが好ましい。
前記第１メモリインターフェイスは、第２世代又はそれより高い世代の２倍速同期式ダイナミックランダムアクセスメモリインターフェイスであることが好ましい。
前記第２メモリインターフェイスは、第２世代又はそれより高い世代の２倍速同期式ダイナミックランダムアクセスメモリインターフェイスであることが好ましい。
前記第１メモリインターフェイスは、ＮＶＤＩＭＭ−Ｆインターフェイスであり、前記コンピューティングシステムはブロック装置として前記メモリシステムを動作するように構成されることが好ましい。
前記中央処理装置はメモリ管理回路を通じて前記メモリアダプター回路に接続されることが好ましい。
前記第１メモリは、ダイナミックランダムアクセスメモリであり、前記第２メモリインターフェイスは、第２世代又はそれより高い世代の２倍速同期式ダイナミックランダムアクセスメモリインターフェイスであることが好ましい。
前記メモリアダプター回路は、圧縮、重複除去、及びエラー訂正を遂行するよう構成された単一集積回路（ｓｉｎｇｌｅ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）であることが好ましい。
前記第２メモリは、第３メモリインターフェイスを通じて前記メモリ管理回路に接続され、前記第３メモリインターフェイスは、第２世代又はそれより高い世代の２倍速同期式ダイナミックランダムアクセスメモリインターフェイスであることが好ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
前記クリーンキャッシュ機能は、前記推定増加比率に基づいて前記第１メモリに充分な空間が利用可能であるか否かを評価するよう構成されることが好ましい。
前記中央処理装置は、前記第２メモリに使用者メモリ空間を保持するよう構成され、前記中央処理装置は、前記使用者メモリ空間からダーティページを追い出す（ｅｖｉｃｔｉｎｇ）時、前記ダーティページに対するフロントスワップ機能を呼び出すよう構成され、前記フロントスワップ機能は、前記ダーティページを格納するよう構成され、前記ダーティページを格納するための充分な空間が前記第１メモリで利用可能する時、前記ダーティページは前記第１メモリに格納され、前記ダーティページを格納するための充分な空間が前記第１メモリで利用可能でない時は、前記ダーティページは、持続性格納装置に格納されることが好ましい。
前記フロントスワップ機能は、推定増加比率に基づいて前記第１メモリで前記ダーティページを格納するための充分な空間が利用可能であるか否かを評価するよう構成されることが好ましい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
前記中央処理装置は、１つ以上のアプリケーションを実行し、システム情報関数に対する１つ以上のアプリケーションに応答して、前記第１メモリのサイズ及び前記第２メモリのサイズに基づいたトータル有効（ｔｏｔａｌ  ａｖａｉｌａｂｌｅ）メモリに対する値、及び前記第１メモリで使用可能なメモリの量（ｔｈｅ  ａｍｏｕｎｔ  ｏｆ  ｆｒｅｅ  ｍｅｍｏｒｙ）及び前記第２メモリで使用可能なメモリの量に基づいたトータル使用可能な（ｔｏｔａｌ  ｆｒｅｅ）メモリに対する値を返す（ｒｅｔｕｒｎ）よう構成されることが好ましい。
前記トータル使用可能なメモリに対する前記値は、前記第２メモリで使用可能なメモリの量と、最小増加比率と前記第１メモリで使用可能なメモリの量とを乗算した値と、を総和した値であり、前記最小増加比率は、システム開始の後に設定された時間間隔が経過した場合、前記設定された時間間隔にわたって前記第１メモリに格納されたデータに対する増加比率の関数であり、その他の場合、「２．０」であることが好ましい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
上記目的を達成するためになされた本発明によるコンピュータシステムの動作方法は、中央処理装置と、メモリアダプター回路及び第１メモリを含むメモリシステムと、メモリ管理回路を介して前記中央処理装置に接続される第２メモリと、を有し、前記メモリアダプター回路は、前記中央処理装置に接続された第１メモリインターフェイスと前記第１メモリに接続された第２メモリインターフェイスとを含み、前記第１メモリインターフェイスは、２倍速同期式ダイナミックランダムアクセスメモリインターフェイスであるコンピュータシステムの動作方法であって、前記第１メモリの格納容量の増加を用いて前記第１メモリにデータを格納し、前記第１メモリからデータを回収する段階を有し、前記メモリアダプター回路は、以前の書き込み操作の圧縮及又は重複除去の少なくともいずれか一つに基づいて増大率を推定するようにさらに構成され、前記中央処理装置は、前記第２メモリにページキャッシュを保持するように構成され、前記中央処理装置は、前記ページキャッシュからクリーンページを追い出す（ｅｖｉｃｔｉｎｇ）時、前記クリーンページに対するクリーンキャッシュ機能を呼び出すよう構成され、前記クリーンキャッシュ機能は、前記クリーンページを格納するよう構成され、前記クリーンページを格納するための充分な空間が前記第１メモリで利用可能な場合、前記クリーンページは、前記第１メモリに格納され、それ以外の場合は、前記クリーンページは、持続性（ｐｅｒｓｉｓｔｅｎｔ）格納装置に格納され、
前記中央処理装置はさらに、推定増加比率に基づいて第１メモリ内に十分なスペースが利用可能かどうかを評価するように構成され、推定増加比率は、設定された時間間隔で第１メモリに格納されたデータの増加比率の関数であることを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
前記第１メモリの格納容量の増加は、圧縮、重複除去、及びエラー訂正の中の少なくとも１つを含むことが好ましい。
前記メモリシステムをＮＶＤＩＭＭ−Ｆプロトコルで動作することができるブロック装置として使用する段階をさらに有することが好ましい。
前記メモリアダプター回路は、圧縮、重複除去、及びエラー訂正を遂行するよう構成された単一集積回路であることが好ましい。
また、上記目的を達成するためになされた本発明によるコンピューティングシステムは、中央処理装置（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ：ＣＰＵ）と、第１メモリと、前記第１メモリの格納容量の増加を用いて前記第１メモリにデータを格納し、前記第１メモリからデータを回収するためのメモリアダプター手段と、を含むメモリシステムと、を有し、前記第１メモリの格納容量の増加は、増加比率に従って第１メモリの空きメモリを増やすように設定され、前記メモリアダプター手段は、以前の書き込み操作の圧縮及又は重複除去の少なくともいずれか一つに基づいて増大率を推定するようにさらに構成され、前記メモリアダプター手段は、前記中央処理装置に接続された第１メモリインターフェイスと、前記第１メモリに接続された第２メモリインターフェイスと、を含み、前記第１メモリインターフェイスは、ＮＶＤＩＭＭ−Ｆインターフェイスであり、前記コンピューティングシステムは、前記メモリシステムをブロック装置として動作するように構成され、前記コンピューティングシステムは、メモリ管理回路を介して前記中央処理装置に接続される第２メモリをさらに有し、前記中央処理装置は、前記第２メモリにページキャッシュを保持するように構成され、前記中央処理装置は、前記ページキャッシュからクリーンページを追い出す（ｅｖｉｃｔｉｎｇ）時、前記クリーンページに対するクリーンキャッシュ機能を呼び出すよう構成され、前記クリーンキャッシュ機能は、前記クリーンページを格納するよう構成され、前記クリーンページを格納するための充分な空間が前記第１メモリで利用可能な場合、前記クリーンページは、前記第１メモリに格納され、それ以外の場合は、前記クリーンページは、持続性（ｐｅｒｓｉｓｔｅｎｔ）格納装置に格納され、前記中央処理装置はさらに、推定増加比率に基づいて第１メモリ内に十分なスペースが利用可能かどうかを評価するように構成され、推定増加比率は、設定された時間間隔で第１メモリに格納されたデータの増加比率の関数であることを特徴とする。