【手続補正書】
【提出日】令和2年2月20日(2020.2.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ装置内のデータは、第１の数の行アドレスビットと第２の数の列アドレスビットによって各々インデックスされる行と列のアレイ内に配列され、前記データは、第３の数の行アドレスビットを特定する行アドレス命令語と、前記行アドレス命令語に後続する第４の数の列アドレスビットを特定する列アドレス命令語によって定義されるアーキテクチャを使用してアドレッシングされ、前記第１の数は前記第３の数より大きいか、又は前記第２の数は前記第４の数より大きい前記メモリ装置の前記データのアドレッシング方法において、
前記第１の数の行アドレスビットを行アドレスビットの第１サブセットと行アドレスビットの第２サブセットとに分離し、前記第１の数が前記第３の数より大きい時、前記第１サブセットを前記行アドレス命令語で特定し、前記第２サブセットを後続（ｎｅｘｔ）アドレス命令語で特定する段階と、
前記メモリ装置の行に対する行アクセスの一部又は全部として前記行アドレス命令語を発行する段階と、
前記第２の数の列アドレスビットを列アドレスビットの第３サブセットと列アドレスビットの第４サブセットとに分離し、前記第２の数が前記第４の数より大きい時、前記第４サブセットは、前記列アドレス命令語で特定し、前記第３サブセットを以前（ｐｒｅｖｉｏｕｓ）アドレス命令語で特定する段階と、
前記行に対する列アクセスの一部又は全部として前記列アドレス命令語を発行する段階と、を有することを特徴とするメモリ装置のデータアドレッシング方法。
【請求項２】
前記後続アドレス命令語は前記列アドレス命令語であるか、又は前記以前アドレス命令語は前記行アドレス命令語であることを特徴とする請求項１に記載のメモリ装置のデータアドレッシング方法。
【請求項３】
前記列アドレス命令語を発行する段階は、前記行アドレス命令語を発行する段階の直後に行われることを特徴とする請求項２に記載のメモリ装置のデータアドレッシング方法。
【請求項４】
前記第１の数は前記第３の数より大きく、
前記アーキテクチャは、前記列アドレス命令語とデータバスへのデータアクセス可能時点との間の遅延を示す第１アクセス時間によって定義され、
前記第１アクセス時間より長い第２アクセス時間内に前記行のイニシャル（ｉｎｉｔｉａｌ）列アクセスを実行する段階と、
前記第１アクセス時間内に前記行への後続（ｓｕｂｓｅｑｕｅｎｔ）列アクセスを実行する段階と、をさらに有することを特徴とする請求項３に記載のメモリ装置のデータアドレッシング方法。
【請求項５】
前記行アドレス命令語の発行後、及び前記列アドレス命令語の発行前に、前記後続アドレス命令語又は前記以前アドレス命令語を発行する段階をさらに有することを特徴とする請求項１に記載のメモリ装置のデータアドレッシング方法。
【請求項６】
前記後続アドレス命令語の発行は前記行アドレス命令語の発行の直後に実行されるか、又は前記以前アドレス命令語の発行は前記列アドレス命令語の発行の直前に実行されることを特徴とする請求項５に記載のメモリ装置のデータアドレッシング方法。
【請求項７】
前記第１の数が前記第３の数より大きい場合、前記第２の数の列アドレスビットを前記列アドレスビットの第３サブセットと列アドレスビットの第４サブセットとに分離し、前記第４サブセットを前記列アドレス命令語で特定し、前記３サブセットを以前アドレス命令語で特定する段階をさらに有することを特徴とする請求項５に記載のメモリ装置のデータアドレッシング方法。
【請求項８】
前記第１の数は、前記第３の数より大きく、
前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々前記第３の数の行アドレスビットと前記第２の数の列アドレスビットとによってインデックスされ、前記行アドレスビットの第１サブセットは、前記行アドレスビットの第３の数になり、
前記メモリ装置は、前記サブアレイごとに行バッファを含み、
前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記行アドレスビットの前記第１サブセットによって特定されるサブアレイからの行データを対応する行バッファにロード（ｌｏａｄ）する段階をさらに有することを特徴とする請求項１に記載のメモリ装置のデータアドレッシング方法。
【請求項９】
前記後続アドレス命令語の行アドレスビットの中の前記第２サブセットによって特定されるサブアレイの中の１つを選択する段階をさらに有することを特徴とする請求項８に記載のメモリ装置のデータアドレッシング方法。
【請求項１０】
前記第２の数は、前記第４の数より大きく、
前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々の前記第１の数の行アドレスビットと前記第４の数の列アドレスビットによってインデックスされ、前記列アドレスビットの第４サブセットは、前記列アドレスビットの第４の数になり、
前記メモリ装置は、前記サブアレイごとに行バッファを含み、
前記サブアレイ各々において、前記行アドレス命令語に応答して対応する前記第１の数の行アドレスビットによって特定されるサブアレイからの行データを対応する行バッファにロードする段階をさらに有することを特徴とする請求項１に記載のメモリ装置のデータアドレッシング方法。
【請求項１１】
前記以前アドレス命令語の列アドレスビットの中の前記第３サブセットによって特定されるサブアレイの中の１つを選択する段階をさらに有することを特徴とする請求項１０に記載のメモリ装置のデータアドレッシング方法。
【請求項１２】
メモリ装置であって、
各々、第１の数の行アドレスビットによってインデックスされる行と、第２の数の列アドレスビットによってインデックスされる列とによって配列されるデータを格納するストレージセルを含み、
前記メモリ装置のデータは、第３の数の行アドレスビットで指定される行アドレス命令語と、前記行アドレス命令語に後続する第４の数の列アドレスビットで指定される列アドレス命令語によって定義されるアーキテクチャを使用してアドレッシングされ、前記第１の数は前記第３の数より大きいか、又は前記第２の数は前記第４の数より大きく、
前記メモリ装置は、前記データのアドレッシングとして、
前記第１の数の行アドレスビットを行アドレスビットの第１サブセットと行アドレスビットの第２サブセットとに分離し、前記第１の数が前記第３の数より大きい時、前記第１サブセットを前記行アドレス命令語で特定し、前記第２サブセットを後続アドレス命令語で特定し、
前記メモリ装置の行に対する行アクセスの一部又は全部として前記行アドレス命令語として発行し、
前記第２の数の列アドレスビットを列アドレスビットの第３サブセットと列アドレスビットの第４サブセットとに分離し、前記第２の数が前記第４の数より大きい時、前記第４サブセットを前記列アドレス命令語で特定し、前記第３サブセットを以前アドレス命令語で特定し、
前記行に対する列アクセスの一部又は全部として前記列アドレス命令語を発行する、ことを実行することを特徴とするメモリ装置。
【請求項１３】
前記後続アドレス命令語は、前記列アドレス命令語であるか、又は前記以前アドレス命令語は、前記行アドレス命令語であることを特徴とする請求項１２に記載のメモリ装置。
【請求項１４】
前記列アドレス命令語の発行は、前記行アドレス命令語の発行の直後に行われることを特徴とする請求項１３に記載のメモリ装置。
【請求項１５】
前記第１の数は、前記第３の数より大きく、
前記アーキテクチャは、前記列アドレス命令語とデータバスのデータアクセス可能時点との間の遅延を示す第１アクセス時間によって定義され、
前記データのアドレッシングとして、
前記第１アクセス時間より長い第２アクセス時間内に前記行のイニシャル列アクセスを実行することと、
前記第１アクセス時間内に前記行への後続列アクセスを実行することと、をさらに含むことを特徴とする請求項１０に記載のメモリ装置。
【請求項１６】
前記データのアドレッシングとして、前記行アドレス命令語の発行後、及び前記列アドレス命令語の発行前に、前記後続アドレス命令語の発行、又は以前アドレス命令語の発行を行うことをさらに含むことを特徴とする請求項１２に記載のメモリ装置。
【請求項１７】
前記行アドレス命令語の発行後、直ちに前記後続アドレス命令語を発行するか、或いは前記以前アドレス命令語は、前記列アドレス命令語の発行直前に発行されることを特徴とする請求項１６に記載のメモリ装置。
【請求項１８】
前記第１の数は、前記第３の数より大きく、
前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々前記第３の数の行アドレスビットと前記第２の数の列アドレスビットによってインデックスされ、前記行アドレスビットの第１サブセットは、前記列アドレスビットの第３の数になり、
前記メモリ装置は、前記サブアレイごとに行バッファを含み、
前記データのアドレッシングは、前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記行アドレスビットの前記第１サブセットによって特定されるサブアレイからの行データを対応する行バッファにロードすることを含むことを特徴とする請求項１２に記載のメモリ装置。
【請求項１９】
前記データのアドレッシングは、前記後続アドレス命令語の行アドレスビットの中の前記第２サブセットによって特定されるサブアレイの中の１つを選択することをさらに含むことを特徴とする請求項１８に記載のメモリ装置。
【請求項２０】
前記第２の数は、前記第４の数より大きく、
前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々の前記第１の数の行アドレスビットと前記第４の数の列アドレスビットによってインデックスされ、前記列アドレスビットの第４サブセットは、前記列アドレスビットの第４の数になり、
前記メモリ装置は、前記サブアレイごとに行バッファを含み、
前記データのアドレッシングは、前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記第１の数の行アドレスビットによって特定されるサブアレイからの行データを対応する行バッファにロードすることをさらに含むことを特徴とする請求項１２に記載のメモリ装置。
【請求項２１】
前記データのアドレッシングは、前記以前アドレス命令語の列アドレスビットの中の前記第３サブセットによって特定されるサブアレイの中の１つを選択することをさらに含むことを特徴とする請求項２０に記載のメモリ装置。
【請求項２２】
複数のメモリ装置を有し、
前記複数のメモリ装置の各々は、各々の第１の数の行アドレスビットによってインデックスされる行と、第２の数の列アドレスビットによってインデックスされる列とによって配列されるデータを格納するストレージセルを含み、
前記メモリ装置のデータは、第３の数の行アドレスビットで特定される行アドレス命令語と、前記行アドレス命令語に後続する第４の数の列アドレスビットで特定される列アドレス命令語によって定義されるアーキテクチャを使用してアドレッシングされ、前記第１の数は、前記第３の数より大きいか、又は前記第２の数は、前記第４の数より大きく、
前記複数のメモリ装置の各々は、前記データのアドレッシングとして、
前記第１の数の行アドレスビットを行アドレスビットの第１サブセットと行アドレスビットの第２サブセットとに分離し、前記第１の数が前記第３の数より大きい時、前記第１サブセットを前記行アドレス命令語で特定し、前記第２サブセットを後続アドレス命令語で特定し、
前記メモリ装置の行に対する行アクセスの一部又は全部として前記行アドレス命令語を発行し、
前記第２の数の列アドレスビットを列アドレスビットの第３サブセットと列アドレスビットの第４サブセットとに分離し、前記第２の数が前記第４の数より大きい時、前記第４サブセットを前記列アドレス命令語で特定し、前記第３サブセットを以前アドレス命令語で特定し、
前記行に対する列アクセスの一部又は全部として前記列アドレス命令語を発行する、ことを実行することを特徴とするメモリモジュール。
【請求項２３】
前記後続アドレス命令語は、前記列アドレス命令語であるか、又は前記以前アドレス命令語は、前記行アドレス命令語であることを特徴とする請求項２２に記載のメモリモジュール。
【請求項２４】
前記列アドレス命令語の発行は、前記行アドレス命令語の発行の直後に行われることを特徴とする請求項２３に記載のメモリモジュール。
【請求項２５】
前記第１の数は、前記第３の数より大きく、
前記アーキテクチャは、前記列アドレス命令語とデータバスのデータアクセス可能時点の遅延を示す第１アクセス時間によって定義され、
前記データのアドレッシングとして、
前記第１アクセス時間より長い第２アクセス時間内に前記行のイニシャル列アクセスを実行することと、
前記第１アクセス時間内に前記行への後続列アクセスを実行することと、をさらに含むことを特徴とする請求項２４に記載のメモリモジュール。
【請求項２６】
前記データのアドレッシングとして、前記行アドレス命令語の発行後、及び前記列アドレス命令語の発行前に、前記後続アドレス命令語の発行、又は以前アドレス命令語の発行を行うことをさらに含むことを特徴とする請求項２２に記載のメモリモジュール。
【請求項２７】
前記行アドレス命令語の発行後、直ちに前記後続アドレス命令語を発行するか、或いは前記以前アドレス命令語は、前記列アドレス命令語の発行直前に発行されることを特徴とする請求項２６に記載のメモリモジュール。
【請求項２８】
前記メモリ装置の各々において、
前記第１の数は、前記第３の数より大きく、
前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々前記第３の数の行アドレスビットと前記第２の数の列アドレスビットによってインデックスされ、前記行アドレスビットの第１サブセットは、前記列アドレスビットの第３の数になり、
前記メモリ装置は、前記サブアレイごとに行バッファを含み、
前記データのアドレッシングは、前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記行アドレスビットの前記第１サブセットによって特定されるサブアレイからの行データを対応する行バッファにロードすることを含むことを特徴とする請求項２２に記載のメモリモジュール。
【請求項２９】
前記メモリ装置の各々において、
前記第２の数は、前記第４の数より大きく、
前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々の前記第１の数の行アドレスビットと前記第４の数の列アドレスビットによってインデックスされ、前記列アドレスビットの第４サブセットは、前記列アドレスビットの第４の数になり、
前記メモリ装置は、前記サブアレイごとに行バッファを含み、
前記データのアドレッシングは、前記サブアレイの各々に対し、前記行アドレス命令語に応答して対応する前記第１の数の行アドレスビットによって特定されるサブアレイからの行データを対応する行バッファにロードすることをさらに含むことを特徴とする請求項２２に記載のメモリモジュール。
【請求項３０】
前記メモリ装置の各々は、相変化ランダムアクセスメモリ（ｐｈａｓｅ−ｃｈａｎｇｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ、ＰＲＡＭ）装置を含むことを特徴とする請求項２２に記載のメモリモジュール。
【請求項３１】
メモリ装置内のデータは、第１の数の行アドレスビットと第２の数の列アドレスビットによって各々インデックスされる行と列のアレイ内に配列され、前記データは、第３の数の行アドレスビットを特定する行アドレス命令語と、第４の数の列アドレスビットを特定する列アドレス命令語によって定義されるアーキテクチャを使用してアドレッシングされ、前記第１の数は前記第３の数より大きく、
前記メモリ装置の前記データのアドレッシング方法において、
前記第１の数の行アドレスビットを行アドレスビットの第１サブセットと行アドレスビットの第２サブセットとに分離する段階と、
前記第１サブセットを前記行アドレス命令語で特定し、前記第２サブセットを後続（ｎｅｘｔ）アドレス命令語で特定する段階と、
前記メモリ装置の行にアクセスするための行アドレス命令語の一部又は全部として前記行アドレス命令語を処理する段階と、を有することを特徴とするメモリ装置のデータアドレッシング方法。
【請求項３２】
前記後続アドレス命令語は、前記列アドレス命令語であることを特徴とする請求項３１に記載のメモリ装置のデータアドレッシング方法。
【請求項３３】
前記行アドレス命令語を処理する段階の直後に、前記列アドレス命令語を処理する段階をさらに有することを特徴とする請求項３２に記載のメモリ装置のデータアドレッシング方法。
【請求項３４】
前記行アドレス命令語の発行後、及び前記列アドレス命令語の発行前に、前記後続アドレス命令語を発行する段階をさらに有することを特徴とする請求項３１に記載のメモリ装置のデータアドレッシング方法。
【請求項３５】
前記後続アドレス命令語の発行は、前記行アドレス命令語の発行の直後に実行されることを特徴とする請求項３４に記載のメモリ装置のデータアドレッシング方法。
【請求項３６】
前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、前記アレイのサブセットであり、各々前記第３の数の行アドレスビットと前記第２の数の列アドレスビットとによってインデックスされ、前記行アドレスビットの第１サブセットは、前記行アドレスビットの第３の数であり、
前記メモリ装置は、前記サブアレイごとに行バッファを含み、
前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記行アドレスビットの前記第１サブセットによって特定されるサブアレイからの行データを対応する行バッファにロード（ｌｏａｄ）する段階をさらに有することを特徴とする請求項３１に記載のメモリ装置のデータアドレッシング方法。
【請求項３７】
前記後続アドレス命令語の行アドレスビットの中の前記第２サブセットによって特定されるサブアレイの中の１つを選択する段階をさらに有することを特徴とする請求項３６に記載のメモリ装置のデータアドレッシング方法。
【請求項３８】
メモリ装置内のデータは、第１の数の行アドレスビットと第２の数の列アドレスビットによって各々インデックスされる行と列のアレイ内に配列され、前記データは、第３の数の行アドレスビットを特定する行アドレス命令語と、前記行アドレス命令語に後続する第４の数の列アドレスビットを特定する列アドレス命令語によって定義されるアーキテクチャを使用してアドレッシングされ、前記第２の数は前記第４の数より大きい前記メモリ装置の前記データのアドレッシング方法において、
前記第２の数の列アドレスビットを、列アドレスビットの第３サブセットと列アドレスビットの第４サブセットとに分割する段階と、
前記第２の数が前記第４の数より大きい時、前記第４サブセットを前記列アドレス命令語で特定し、前記第３サブセットを後続（ｎｅｘｔ）アドレス命令語で特定する段階と、
行に対応する列アクセス命令語の全部または一部として前記列アドレス命令語を処理する段階と、を有することを特徴とするメモリ装置のデータアドレッシング方法。
【請求項３９】
前記以前アドレス命令語は、前記行アドレス命令語であることを特徴とする請求項３８に記載のメモリ装置のデータアドレッシング方法。
【請求項４０】
前記列アドレス命令語の処理の直前に前記行アドレス命令語を処理する段階をさらに有することを特徴とする請求項３９に記載のメモリ装置のデータアドレッシング方法。
【請求項４１】
前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々の前記第１の数の行アドレスビットと前記第４の数の列アドレスビットによってインデックスされ、前記列アドレスビットの第４サブセットは、前記列アドレスビットの第４の数になり、
前記メモリ装置は、前記サブアレイごとに行バッファを含み、
前記サブアレイ各々において、前記行アドレス命令語に応答して対応する前記第１の数の行アドレスビットによって特定されるサブアレイからの行データを対応する行バッファにロードする段階をさらに有することを特徴とする請求項３９に記載のメモリ装置のデータアドレッシング方法。
【請求項４２】
前記以前アドレス命令語の列アドレスビットの中の前記第３サブセットによって特定されるサブアレイの中の１つを選択する段階をさらに有することを特徴とする請求項４１に記載のメモリ装置のデータアドレッシング方法。
【請求項４３】
メモリ装置であって、
各々、第１の数の行アドレスビットによってインデックスされる行と、第２の数の列アドレスビットによってインデックスされる列とによって配列されるデータを格納するストレージセルを含み、
前記メモリ装置のデータは、第３の数の行アドレスビットで指定される行アドレス命令語と、前記行アドレス命令語に後続する第４の数の列アドレスビットで指定される列アドレス命令語によって定義されるアーキテクチャを使用してアドレッシングされ、前記第１の数は前記第３の数より大きく、
前記メモリ装置は、前記データのアドレッシングとして、
前記第１の数の行アドレスビットを行アドレスビットの第１サブセットと行アドレスビットの第２サブセットとに分離し、前記第１の数が前記第３の数より大きい時、前記第１サブセットを前記行アドレス命令語で特定し、前記第２サブセットを後続アドレス命令語で特定し、
前記メモリ装置の行への行アクセスの一部又は全部として前記行アドレス命令語を処理する、ことを実行することを特徴とするメモリ装置。
【請求項４４】
前記後続アドレス命令語は、前記列アドレス命令語であることを特徴とする請求項４３に記載のメモリ装置。
【請求項４５】
前記メモリ装置は、前記行アドレス命令語を処理した直後に前記列アドレス命令語を処理することによって、前記データをアドレス指定することを特徴とする請求項４４に記載のメモリ装置。
【請求項４６】
前記データのアドレッシングとして、行アドレス命令語の処理後、及び列アドレス命令語の処理前に、後続アドレス命令語を処理することをさらに含むことを特徴とする請求項４３に記載のメモリ装置。
【請求項４７】
前記行アドレス命令語の処理の直後に、前記後続アドレス命令語の処理を行うことをさらに含むことを特徴とする請求項４６に記載のメモリ装置。
【請求項４８】
前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々前記第３の数の行アドレスビットと前記第２の数の列アドレスビットによってインデックスされ、前記行アドレスビットの第１サブセットは、前記列アドレスビットの第３の数になり、
前記メモリ装置は、前記サブアレイごとに行バッファをさらに含み、
前記データのアドレッシングは、前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記行アドレスビットの前記第１サブセットによって特定されるサブアレイからの行データを対応する行バッファにロードすることをさらに含むことを特徴とする請求項４３に記載のメモリ装置。
【請求項４９】
前記データのアドレッシングは、前記後続アドレス命令語の行アドレスビットの中の前記第２サブセットによって特定されるサブアレイの中の１つを選択することをさらに含むことを特徴とする請求項４８に記載のメモリ装置。
【請求項５０】
前記第２の数は、前記第４の数より大きく、
前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々の前記第１の数の行アドレスビットと前記第４の数の列アドレスビットによってインデックスされ、
前記メモリ装置は、前記サブアレイごとに行バッファをさらに含み、
前記データのアドレッシングは、前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記第１の数の行アドレスビットによって特定されるサブアレイからの行データを対応する行バッファにロードすることをさらに含むことを特徴とする請求項４９に記載のメモリ装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
上記目的を達成するためになされた本発明によるメモリ装置のデータアドレッシング方法は、メモリ装置内のデータは、第１の数の行アドレスビットと第２の数の列アドレスビットによって各々インデックスされる行と列のアレイ内に配列され、前記データは、第３の数の行アドレスビットを特定する行アドレス命令語と、前記行アドレス命令語に後続する第４の数の列アドレスビットを特定する列アドレス命令語によって定義されるアーキテクチャを使用してアドレッシングされ、前記第１の数は前記第３の数より大きいか、又は前記第２の数は前記第４の数より大きい前記メモリ装置の前記データのアドレッシング方法において、前記第１の数の行アドレスビットを行アドレスビットの第１サブセットと行アドレスビットの第２サブセットとに分離し、前記第１の数が前記第３の数より大きい時、前記第１サブセットを前記行アドレス命令語で特定し、前記第２サブセットを後続（ｎｅｘｔ）アドレス命令語で特定する段階と、前記メモリ装置の行に対する行アクセスの一部又は全部として前記行アドレス命令語を発行する段階と、前記第２の数の列アドレスビットを列アドレスビットの第３サブセットと列アドレスビットの第４サブセットとに分離し、前記第２の数が前記第４の数より大きい時、前記第４サブセットは、前記列アドレス命令語で特定し、前記第３サブセットを以前（ｐｒｅｖｉｏｕｓ）アドレス命令語で特定する段階と、前記行に対する列アクセスの一部又は全部として前記列アドレス命令語を発行する段階と、を有することを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
前記後続アドレス命令語は前記列アドレス命令語であるか、又は前記以前アドレス命令語は前記行アドレス命令語であることが好ましい。
前記列アドレス命令語を発行する段階は、前記行アドレス命令語を発行する段階の直後に行われることが好ましい。
前記第１の数は前記第３の数より大きく、前記アーキテクチャは、前記列アドレス命令語とデータバスへのデータアクセス可能時点との間の遅延を示す第１アクセス時間によって定義され、前記第１アクセス時間より長い第２アクセス時間内に前記行のイニシャル（ｉｎｉｔｉａｌ）列アクセスを実行する段階と、前記第１アクセス時間内に前記行への後続（ｓｕｂｓｅｑｕｅｎｔ）列アクセスを実行する段階と、をさらに有することが好ましい。
前記行アドレス命令語の発行後、及び前記列アドレス命令語の発行前に、前記後続アドレス命令語又は前記以前アドレス命令語を発行する段階をさらに有することが好ましい。
前記後続アドレス命令語の発行は前記行アドレス命令語の発行の直後に実行されるか、又は前記以前アドレス命令語の発行は前記列アドレス命令語の発行の直前に実行されることが好ましい。
前記第１の数が前記第３の数より大きい場合、前記第２の数の列アドレスビットを前記列アドレスビットの第３サブセットと列アドレスビットの第４サブセットとに分離し、前記第４サブセットを前記列アドレス命令語で特定し、前記３サブセットを以前アドレス命令語で特定する段階をさらに有することが好ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
前記第１の数は、前記第３の数より大きく、前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々前記第３の数の行アドレスビットと前記第２の数の列アドレスビットとによってインデックスされ、前記行アドレスビットの第１サブセットは、前記行アドレスビットの第３の数になり、前記メモリ装置は、前記サブアレイごとに行バッファを含み、前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記行アドレスビットの前記第１サブセットによって特定されるサブアレイからの行データを対応する行バッファにロード（ｌｏａｄ）する段階をさらに有することが好ましい。
前記後続アドレス命令語の行アドレスビットの中の前記第２サブセットによって特定されるサブアレイの中の１つを選択する段階をさらに有することが好ましい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
前記第２の数は、前記第４の数より大きく、前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々の前記第１の数の行アドレスビットと前記第４の数の列アドレスビットによってインデックスされ、前記列アドレスビットの第４サブセットは、前記列アドレスビットの第４の数になり、前記メモリ装置は、前記サブアレイごとに行バッファを含み、前記サブアレイ各々において、前記行アドレス命令語に応答して対応する前記第１の数の行アドレスビットによって特定されるサブアレイからの行データを対応する行バッファにロードする段階をさらに有することが好ましい。
前記以前アドレス命令語の列アドレスビットの中の前記第３サブセットによって特定されるサブアレイの中の１つを選択する段階をさらに有することが好ましい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
上記目的を達成するためになされた本発明によるメモリ装置は、メモリ装置であって、各々、第１の数の行アドレスビットによってインデックスされる行と、第２の数の列アドレスビットによってインデックスされる列とによって配列されるデータを格納するストレージセルを含み、前記メモリ装置のデータは、第３の数の行アドレスビットで指定される行アドレス命令語と、前記行アドレス命令語に後続する第４の数の列アドレスビットで指定される列アドレス命令語によって定義されるアーキテクチャを使用してアドレッシングされ、前記第１の数は前記第３の数より大きいか、又は前記第２の数は前記第４の数より大きく、前記メモリ装置は、前記データのアドレッシングとして、前記第１の数の行アドレスビットを行アドレスビットの第１サブセットと行アドレスビットの第２サブセットとに分離し、前記第１の数が前記第３の数より大きい時、前記第１サブセットを前記行アドレス命令語で特定し、前記第２サブセットを後続アドレス命令語で特定し、前記メモリ装置の行に対する行アクセスの一部又は全部として前記行アドレス命令語として発行し、前記第２の数の列アドレスビットを列アドレスビットの第３サブセットと列アドレスビットの第４サブセットとに分離し、前記第２の数が前記第４の数より大きい時、前記第４サブセットを前記列アドレス命令語で特定し、前記第３サブセットを以前アドレス命令語で特定し、前記行に対する列アクセスの一部又は全部として前記列アドレス命令語を発行する、ことを実行することを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
前記第１の数は、前記第３の数より大きく、前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々前記第３の数の行アドレスビットと前記第２の数の列アドレスビットによってインデックスされ、前記行アドレスビットの第１サブセットは、前記列アドレスビットの第３の数になり、前記メモリ装置は、前記サブアレイごとに行バッファを含み、前記データのアドレッシングは、前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記行アドレスビットの前記第１サブセットによって特定されるサブアレイからの行データを対応する行バッファにロードすることを含むことが好ましい。
前記データのアドレッシングは、前記後続アドレス命令語の行アドレスビットの中の前記第２サブセットによって特定されるサブアレイの中の１つを選択することをさらに含むことが好ましい。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
前記第２の数は、前記第４の数より大きく、前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々の前記第１の数の行アドレスビットと前記第４の数の列アドレスビットによってインデックスされ、前記列アドレスビットの第４サブセットは、前記列アドレスビットの第４の数になり、前記メモリ装置は、前記サブアレイごとに行バッファを含み、前記データのアドレッシングは、前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記第１の数の行アドレスビットによって特定されるサブアレイからの行データを対応する行バッファにロードすることをさらに含むことが好ましい。
前記データのアドレッシングは、前記以前アドレス命令語の列アドレスビットの中の前記第３サブセットによって特定されるサブアレイの中の１つを選択することをさらに含むことが好ましい。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
上記目的を達成するためになされた本発明によるメモリモジュールは、複数のメモリ装置を有し、前記複数のメモリ装置の各々は、各々の第１の数の行アドレスビットによってインデックスされる行と、第２の数の列アドレスビットによってインデックスされる列とによって配列されるデータを格納するストレージセルを含み、前記メモリ装置のデータは、第３の数の行アドレスビットで特定される行アドレス命令語と、前記行アドレス命令語に後続する第４の数の列アドレスビットで特定される列アドレス命令語によって定義されるアーキテクチャを使用してアドレッシングされ、前記第１の数は、前記第３の数より大きいか、又は前記第２の数は、前記第４の数より大きく、前記複数のメモリ装置の各々は、前記データのアドレッシングとして、前記第１の数の行アドレスビットを行アドレスビットの第１サブセットと行アドレスビットの第２サブセットとに分離し、前記第１の数が前記第３の数より大きい時、前記第１サブセットを前記行アドレス命令語で特定し、前記第２サブセットを後続アドレス命令語で特定し、前記メモリ装置の行に対する行アクセスの一部又は全部として前記行アドレス命令語を発行し、前記第２の数の列アドレスビットを列アドレスビットの第３サブセットと列アドレスビットの第４サブセットとに分離し、前記第２の数が前記第４の数より大きい時、前記第４サブセットを前記列アドレス命令語で特定し、前記第３サブセットを以前アドレス命令語で特定し、前記行に対する列アクセスの一部又は全部として前記列アドレス命令語を発行する、ことを実行することを特徴とする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
前記メモリ装置の各々において、前記第１の数は、前記第３の数より大きく、前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々前記第３の数の行アドレスビットと前記第２の数の列アドレスビットによってインデックスされ、前記行アドレスビットの第１サブセットは、前記列アドレスビットの第３の数になり、前記メモリ装置は、前記サブアレイごとに行バッファを含み、前記データのアドレッシングは、前記サブアレイの各々において、前記行アドレス命令語に応答して対応する前記行アドレスビットの前記第１サブセットによって特定されるサブアレイからの行データを対応する行バッファにロードすることを含むことが好ましい。
前記メモリ装置の各々において、前記第２の数は、前記第４の数より大きく、前記データは、複数の行と列を有する複数のサブアレイに配列され、各々の前記サブアレイは、行と列のサブセットになり、各々の前記第１の数の行アドレスビットと前記第４の数の列アドレスビットによってインデックスされ、前記列アドレスビットの第４サブセットは、前記列アドレスビットの第４の数になり、前記メモリ装置は、前記サブアレイごとに行バッファを含み、前記データのアドレッシングは、前記サブアレイの各々に対し、前記行アドレス命令語に応答して対応する前記第１の数の行アドレスビットによって特定されるサブアレイからの行データを対応する行バッファにロードすることをさらに含むことが好ましい。
前記メモリ装置の各々は、相変化ランダムアクセスメモリ（ｐｈａｓｅ−ｃｈａｎｇｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ、ＰＲＡＭ）装置を含むことが好ましい。
また、上記目的を達成するためになされた本発明によるメモリ装置のデータアドレッシング方法は、メモリ装置内のデータは、第１の数の行アドレスビットと第２の数の列アドレスビットによって各々インデックスされる行と列のアレイ内に配列され、前記データは、第３の数の行アドレスビットを特定する行アドレス命令語と、第４の数の列アドレスビットを特定する列アドレス命令語によって定義されるアーキテクチャを使用してアドレッシングされ、前記第１の数は前記第３の数より大きく、前記メモリ装置の前記データのアドレッシング方法において、前記第１の数の行アドレスビットを行アドレスビットの第１サブセットと行アドレスビットの第２サブセットとに分離する段階と、前記第１サブセットを前記行アドレス命令語で特定し、前記第２サブセットを後続（ｎｅｘｔ）アドレス命令語で特定する段階と、前記メモリ装置の行にアクセスするための行アドレス命令語の一部又は全部として前記行アドレス命令語を処理する段階と、を有することを特徴とする。
また、上記目的を達成するためになされた本発明によるメモリ装置のデータアドレッシング方法は、メモリ装置内のデータは、第１の数の行アドレスビットと第２の数の列アドレスビットによって各々インデックスされる行と列のアレイ内に配列され、前記データは、第３の数の行アドレスビットを特定する行アドレス命令語と、前記行アドレス命令語に後続する第４の数の列アドレスビットを特定する列アドレス命令語によって定義されるアーキテクチャを使用してアドレッシングされ、前記第２の数は前記第４の数より大きい前記メモリ装置の前記データのアドレッシング方法において、前記第２の数の列アドレスビットを、列アドレスビットの第３サブセットと列アドレスビットの第４サブセットとに分割する段階と、前記第２の数が前記第４の数より大きい時、前記第４サブセットを前記列アドレス命令語で特定し、前記第３サブセットを後続（ｎｅｘｔ）アドレス命令語で特定する段階と、行に対応する列アクセス命令語の全部または一部として前記列アドレス命令語を処理する段階と、を有することを特徴とする。
また、上記目的を達成するためになされた本発明によるメモリ装置は、メモリ装置であって、各々、第１の数の行アドレスビットによってインデックスされる行と、第２の数の列アドレスビットによってインデックスされる列とによって配列されるデータを格納するストレージセルを含み、前記メモリ装置のデータは、第３の数の行アドレスビットで指定される行アドレス命令語と、前記行アドレス命令語に後続する第４の数の列アドレスビットで指定される列アドレス命令語によって定義されるアーキテクチャを使用してアドレッシングされ、前記第１の数は前記第３の数より大きく、前記メモリ装置は、前記データのアドレッシングとして、前記第１の数の行アドレスビットを行アドレスビットの第１サブセットと行アドレスビットの第２サブセットとに分離し、前記第１の数が前記第３の数より大きい時、前記第１サブセットを前記行アドレス命令語で特定し、前記第２サブセットを後続アドレス命令語で特定し、前記メモリ装置の行への行アクセスの一部又は全部として前記行アドレス命令語を処理する、ことを実行することを特徴とする。