(57)【要約】【解決手段】不均一なデューティサイクルを有する入力信号のデューティサイクル補正を行う方法が提供される。入力信号のデューティサイクルの正の部分と負の部分との継続時間の差を表わす信号が形成される。信号からスイッチングレベルが得られる。次に、スイッチング動作を通じて出力信号が形成され、それによって出力信号のデューティサイクルの正の部分と負の部分の継続時間が、入力信号とスイッチングレベルとの交差点により規定される。必要に応じて、出力信号のデューティサイクルが少なくとも実質的に均一になるまで、信号（およびスイッチングレベル）が調整される。【特許請求の範囲】
【請求項１】
不均一なデューティサイクルを有する入力信号のデューティサイクル補正を、コンデンサ・デジェネレイティング差動対回路を用いて行う方法であって、
不均一なデューティサイクルを有する入力信号を前記回路に入力することと、
前記回路内の１つ以上のコンデンサの両端に、前記入力信号のデューティサイクルの正の部分と負の部分との継続時間の差を表わす直流電圧を形成することと、
前記直流電圧から直流スイッチングレベルを得ることと、
前記差動対回路のスイッチング動作を通じてデューティサイクルを有する出力信号を形成し、それによって前記出力信号のデューティサイクルの正の部分と負の部分の継続時間が、前記入力信号と前記直流スイッチングレベルとの交差点により規定されることと、
必要に応じて、前記出力信号のデューティサイクルが少なくとも実質的に均一になるまで前記直流電圧を調整することと、
を含む方法。
【請求項２】
前記回路はバイポーラ技術を通じて実現される請求項１に記載の方法。
【請求項３】
前記回路はＦＥＴ技術を通じて実現される請求項１に記載の方法。
【請求項４】
前記回路はＭＯＳ技術を通じて実現される請求項１に記載の方法。
【請求項５】
前記回路はＣＭＯＳ技術を通じて実現される請求項４に記載の方法。
【請求項６】
前記入力信号はシングルエンド信号である請求項１に記載の方法。
【請求項７】
前記入力信号は差動信号である請求項１に記載の方法。
【請求項８】
前記入力信号は電圧モード信号である請求項１に記載の方法。
【請求項９】
前記入力信号は電流モード信号である請求項１に記載の方法。
【請求項１０】
前記出力信号はシングルエンド信号である請求項１に記載の方法。
【請求項１１】
前記出力信号は差動信号である請求項１に記載の方法。
【請求項１２】
前記出力信号は電圧モード信号である請求項１に記載の方法。
【請求項１３】
前記出力信号は電流モード信号である請求項１に記載の方法。
【請求項１４】
不均一なデューティサイクルを有する入力信号のデューティサイクル補正を、コンデンサ・デジェネレイティング差動対回路を用いて行う方法であって、
不均一なデューティサイクルを有する入力信号を前記回路に入力するステップと、
前記回路内の１つ以上のコンデンサの両端に、前記入力信号のデューティサイクルの正の部分と負の部分との継続時間の差を表わす直流電圧を形成するステップと、
前記直流電圧から直流スイッチングレベルを得るステップと、
前記差動対回路のスイッチング動作を通じてデューティサイクルを有する出力信号を形成し、それによって前記出力信号のデューティサイクルの正の部分と負の部分の継続時間が、前記入力信号と前記直流スイッチングレベルとの交差点により規定されるステップと、
必要に応じて、前記出力信号のデューティサイクルが少なくとも実質的に均一になるまで前記直流電圧を調整するステップと、
を含む方法。
【請求項１５】
前記入力信号は、１つ以上の遅延された偶数高調波が導入された正弦波信号を含む請求項１４に記載の方法。
【請求項１６】
前記コンデンサ・デジェネレイティング差動対回路は、バイポーラトランジスタの差動対のエミッタ間に結合された１つ以上のコンデンサを備える請求項１４に記載の方法。
【請求項１７】
前記コンデンサ・デジェネレイティング差動対回路は、電界効果トランジスタの差動対のドレイン間に結合された１つ以上のコンデンサを備える請求項１４に記載の方法。
【請求項１８】
不均一なデューティサイクルを有する入力信号のデューティサイクル補正を行う方法であって、
前記入力信号のデューティサイクルの正の部分と負の部分との継続時間の差を表わす信号を形成することと、
前記信号からスイッチングレベルを得ることと、
スイッチング動作を通じてデューティサイクルを有する出力信号を形成し、それによって前記出力信号のデューティサイクルの正の部分と負の部分の継続時間が、前記入力信号と前記スイッチングレベルとの交差点により規定されることと、
必要に応じて、前記出力信号のデューティサイクルが少なくとも実質的に均一になるまで前記信号を調整することと、
を含む方法。
【請求項１９】
前記信号は直流信号である請求項１８に記載の方法。
【請求項２０】
前記直流信号は直流電圧である請求項１９に記載の方法。
【請求項２１】
前記スイッチングレベルは直流スイッチングレベルである請求項１８に記載の方法。
【請求項２２】
不均一なデューティサイクルを有する入力信号のデューティサイクル補正を行う方法であって、
前記入力信号のデューティサイクルの正の部分と負の部分との継続時間の差を表わす信号を形成するステップと、
前記信号からスイッチングレベルを得るステップと、
スイッチング動作を通じてデューティサイクルを有する出力信号を形成し、それによって前記出力信号のデューティサイクルの正の部分と負の部分の継続時間が、前記入力信号と前記スイッチングレベルとの交差点により規定されるステップと、
必要に応じて、前記出力信号のデューティサイクルが少なくとも実質的に均一になるまで前記信号を調整するステップと、
を含む方法。
【発明の詳細な説明】
【分野】
【０００１】
本発明は、デューティサイクル補正および差動対回路の分野に関し、より詳しくは、差動対回路を用いてデューティサイクル補正を行う方法を含むがそれに限定されないデューティサイクル補正を行う方法に関する。
【背景】
【０００２】
多くの非線形系が、それぞれ基本周波数の整数倍の高周波高調波の形で正弦波信号の非線形性に導入されている。高調波は、奇数高調波、すなわち周波数が基本周波数の奇数倍である高調波、偶数高調波、すなわち周波数が基本周波数の偶数倍である高調波、または両方とすることができる。
【０００３】
偶数高調波の正弦波信号への導入は、奇数対称性(odd symmetry)を維持することが望まれる差動または平衡用途において問題がある。その理由は、不均一な群遅延、すなわち周波数により変化する遅延、一般的に基本周波数よりも高い信号の周波数成分の多くの伝送媒体遅延により示される遅延である。この不均一な群遅延のために、信号が媒体を通って伝送されると、基本周波数よりも大きい正弦波信号内の偶数高調波が遅れ、それによって信号で示される奇数対称性が破壊する。
【０００４】
例えば、特定の基本周波数の正弦波信号を考える。そのような信号は、均一な（約５０％）デューティサイクル、すなわち信号が正である期間Ｔの部分が、信号が負である期間Ｔの部分にほとんど等しいデューティサイクルを有する場合にのみ、奇数対称性を示す。偶数高調波がそのような信号に導入され、次にその信号が一定でない群遅延にて伝送媒体に渡って送信されると、結果として生じる信号のデューティサイクルは、もはや均一、すなわち約５０％にはならないことになる。その結果、信号は、もはや奇数対称性と均一なデューティサイクルが必要な差動または平衡用途に適さないことになる。
【０００５】
例えば、図１において符号１００で識別される信号Ｘｙ＝１．２ｓｉｎ（２πｔｙ）について考える。図１において符号１０２で識別される信号Ｚｙ＝ｓｉｎ（２πｔｙ）＋．２ｓｉｎ（４πｔｙ＋π／２）は、位相ずれがπ／２である２次高調波が加えられた信号Ｘｙを表わす。さらに、図１において符号１０４で識別される信号ＺＺｙ＝ｓｉｎ（２πｔｙ）＋．２ｓｉｎ（４πｔｙ＋π／４）は、位相ずれがπ／４である２次高調波が加えられた信号Ｘｙを表わす。信号ＺｙとＺＺｙは、両方とも偶数高調波を信号Ｘｙに導入した結果として生じたであろう信号を示しており、次に結果として生じた信号は不均一な群遅延にて伝送媒体を通過する。信号Ｘｙが５０％のデューティサイクルを有する間、信号ＺｙとＺＺｙの両方が不均一なデューティサイクルを有すること、すなわち５０％のデューティサイクルでない信号が観察されることになる。これは、符号１０６で識別される信号Ｘｙに対するゼロ交差と符号１０８で識別される信号ＺｙおよびＺＺｙに対するゼロ交差とを比較し、ｔｙ＝０．５で起こる前者のゼロ交差の後の時間に後者のゼロ交差が起こることを観察することで、最も簡単に見ることができる。
【０００６】
他の例として、再び図２において符号１００で識別される信号Ｘｙ＝１．２ｓｉｎ（２πｔｙ）について考える。図２において符号２０２で識別される信号Ｚｙ＝ｓｉｎ（２πｔｙ）＋．２ｓｉｎ（８πｔｙ＋π／２）は、位相ずれがπ／２である４次高調波が加えられた信号Ｘｙを表わす。さらに、図２において符号２０４で識別される信号ＺＺｙ＝ｓｉｎ（２πｔｙ）＋．２ｓｉｎ（８πｔｙ＋π／４）は、位相ずれがπ／４である４次高調波が加えられた信号Ｘｙを表わす。再び、信号ＺｙとＺＺｙは、両方とも偶数高調波を信号Ｘｙに導入した結果として生じたであろう信号を示しており、次に結果として生じた信号は不均一な群遅延にて伝送媒体を通過する。信号Ｘｙが５０％のデューティサイクルを有する間、信号ＺｙとＺＺｙの両方が不均一なデューティサイクルを有することが観察されることになる。これは、符号１０６で識別される信号Ｘｙに対するゼロ交差と符号２０８で識別される信号ＺｙおよびＺＺｙに対するゼロ交差とを比較し、ｔｙ＝０．５で起こる前者のゼロ交差の後の時間に後者のゼロ交差が起こることを観察することで、最も簡単に見ることができる。
【０００７】
均一なデューティサイクルを有する信号が必要である場合に、不均一なデューティサイクルを有する信号を生成する他の機構がある。したがって、不均一なデューティサイクルを有する信号のためにデューティサイクル補正を行う方法が必要とされている。
【発明の開示】
【概要】
【０００８】
本発明は、不均一なデューティサイクルを有する入力信号のデューティサイクル補正を行う方法を提供する。
【０００９】
本方法では、入力信号のデューティサイクルの正の部分と負の部分との継続時間の差を表わす信号が形成される。次に、信号からスイッチングレベルが得られる。出力信号がスイッチング動作を通じて形成され、それによって出力信号のデューティサイクルの正の部分と負の部分の継続時間が、入力信号とスイッチングレベルとの交差点により規定される。次に、必要に応じて、出力信号のデューティサイクルが実質的に均一になるまで、信号（およびスイッチングレベル）が調整される。
【００１０】
１つの実施形態において、入力信号のデューティサイクルの正の部分と負の部分との継続時間の差を表わす信号は、コンデンサ・デジェネレイティング差動対回路中の１つ以上のコンデンサの両端で生じた直流電圧である。直流スイッチングレベルが、直流電圧から得られる。本実施形態の出力信号は、差動対回路のスイッチング動作を通じて形成され、それによって出力信号のデューティサイクルの正の部分と負の部分の継続時間が、入力信号と直流スイッチングレベルとの交差点により規定される。必要に応じて、出力信号のデューティサイクルが少なくとも実質的に均一になるまで、１つ以上のコンデンサの両端の直流電圧（および直流スイッチングレベル）が自動的に調整される。
【００１１】
本発明の他のシステム、方法、特徴および利点は、以下の図面および詳細な説明を考察することで、当業者にとって明らかになるであろう。そのような全ての付加的なシステム、方法、特徴、および利点は、この説明に含まれ、本発明の範囲内であり、添付の特許請求の範囲により保護されるよう意図されている。
【詳細な説明】
【００１２】
図面中の構成要素は、本発明の原理を示す際に配置される代わりに、必ずしも拡大縮小、強調されない。図面において、同じ参照符号は異なる図面全体を通じて一致する部分を示している。
【００１３】
本明細書で利用されるように、「約」や「実質的に」といった用語は、交換が許される許容範囲からなる数学的な正確さにおいて、いくらかの余地を認めることを意図している。例えば、そのような値である１％から２０％の範囲における任意の値だけ、「約」または「実質的に」で修飾された値から上方または下方へ任意にずれる。
【００１４】
図３を参照すると、コンデンサ・デジェネレイティング（capacitor-degenerating）差動対回路の中心部の実施が示されている。この特定の実施において、回路は、符号３０２ａおよび３０２ｂで識別されるＮＰＮトランジスタの差動対を備えており、２つのトランジスタのエミッタの間にはコンデンサ３１０が結合されている。エミッタのそれぞれは、符号３０４ａおよび３０４ｂでそれぞれ識別される電流源に結合されており、次に電流源は接地されている。電流源３０４ａおよび３０４ｂのそれぞれは、電流Ｉ０を供給する。電圧モード差動入力信号ＶＩＮ＋およびＶＩＮ−は、符号３０６ａおよび３０６ｂ（および標示「Ａ」および「Ｂ」）でそれぞれ識別される２つのトランジスタのベースに入力される。さらに、差動電流モード出力信号ＩＯＵＴ＋およびＩＯＵＴ−は、端子３０８ａおよび３０８ｂに発生される（標示「Ｃ」および「Ｄ」でそれぞれ識別される）。
【００１５】
この特定の実施は、バイポーラＮＰＮトランジスタ、差動電圧モード入力信号、差動電流モード出力信号、および２つのトランジスタのエミッタ間の単一のコンデンサの使用を含むが、以下のことを理解すべきである。本発明はそれに限定されず、しかもコンデンサ・デジェネレイティング差動対回路の実施形態は、本発明と共に使用することができ、バイポーラ以外の技術の使用を含み、ＦＥＴ、ＭＯＳ、またはＣＭＯＳ技術を含むがこれらに限定されず、ＰＮＰバイポーラ、ＦＥＴ、ＭＯＳ、またはＣＭＯＳトランジスタの使用を含む。これは、シングルエンド入力信号または電圧モードではなく電流モードである入力信号を含み、シングルエンド出力信号または電流モードではなく電圧モードである出力信号を含み、あるいは、トランジスタの差動対のエミッタ（またはドレイン）間に結合された１つ以上のコンデンサを含む。
【００１６】
不均一なデューティサイクルを有する周期的な信号が入力端子３０６ａおよび３０６ｂから回路に入力されると、直流電圧ＶＤＣが回路内のコンデンサ３１０の両端で生じ、これは入力信号デューティサイクルの正の部分と負の部分との継続時間の差を表す。
【００１７】
これを見ると、回路は２つの動作モードを切り換えるよう構成されているのが分かる。第１のモードにおいて、トランジスタ３０２ａがオンになり、トランジスタ３０２ｂがオフになる。端子３０６ａの入力信号の振幅ＶＩＮ＋が、トランジスタ３０２ａのベース・エミッタ接合の両端の閾値ベース・エミッタ電圧ＶＴＨとノード３１２ａの電圧との合計に等しいスイッチングレベルを超え、端子３０６ｂの入力信号の振幅ＶＩＮ−が、トランジスタ３０２ｂのベース・エミッタ接合の両端の閾値ベース・エミッタ電圧ＶＴＨとノード３１２ｂの電圧との合計に等しいスイッチングレベルよりも小さい場合、このモードは入力信号デューティサイクルの正の部分の間に起こる。
【００１８】
この動作モードの間、回路は図４（ａ）に示すように表わすことができる。図示するように、ノード３１２ａでのキルヒホッフの電流則の適用によって、電流ＩＯは図示する方向へコンデンサ３１０を流れ、それを充電する。
【００１９】
第２の動作モードにおいて、トランジスタ３０２ａはオフになり、トランジスタ３０２ｂはオンになる。端子３０６ａでの入力信号の振幅ＶＩＮ＋が、トランジスタ３０２ａのベース・エミッタ接合の両端の閾値ベース・エミッタ電圧ＶＴＨとノード３１２ａでの電圧Ｖ３１２ａとの合計に等しいスイッチングレベルよりも小さく、端子３０６ｂでの入力信号の振幅ＶＩＮ−が、トランジスタ３０２ｂのベース・エミッタ接合の両端の閾値電圧ＶＴＨとノード３１２ｂでの電圧Ｖ３１２ｂとの合計に等しいスイッチングレベルよりも大きい場合、このモードは、入力信号デューティサイクルの負の部分の間に起こる。
【００２０】
この動作モードの間、回路は図４（ｂ）に示すように表わすことができる。図示するように、電流ＩＯは逆方向へコンデンサ３１０を流れ、それを放電する。
【００２１】
入力信号デューティサイクルの正の部分と負の部分の結果によりコンデンサ３１０に残るであろう電荷ｑは、Ｉｏ・（Ｔｐ−Ｔｎ）で表わすことができ、ここでＴｐは入力信号デューティサイクルの正の部分の継続時間であり、Ｔｎは入力信号デューティサイクルの負の部分の継続時間である。コンデンサの両端で生じる直流電圧ＶＤＣは、Ｉｏ・（Ｔｐ−Ｔｎ）/Ｃｐで表わすことができる。この電圧は、入力信号デューティサイクルＴｐ−Ｔｎの正の部分と負の部分との継続時間の差を表わすと見ることができる。
【００２２】
コンデンサ３１０の両端で生じる直流電圧は、出力信号のデューティサイクルが実質的に均一であるように、差動対回路内で起こるスイッチング動作を変更する。
【００２３】
これを見ると、コンデンサ３１０の両端の直流電圧の発生前に、出力信号は入力信号のデューティサイクルに一致するデューティサイクルを有するよう形成されることが分かる。例えば、図５（ａ）を参照すると、シングルエンド入力信号が、デューティサイクルの正の部分Ｔｐがデューティサイクルの負の部分Ｔｎを超える不均一なデューティサイクルを有することが示されている。図５（ｂ）は、結果として生じる出力信号を示している。図示するように、出力信号も入力信号のデューティサイクルに一致する不均一なデューティサイクルを有する。特に、入力信号と同様に、出力信号のデューティサイクルの正の部分Ｔｐが出力信号のデューティサイクルの負の部分Ｔｎを超える。
【００２４】
図６（ａ）を参照すると、直流電圧がコンデンサ３１０の両端で一度生じると、入力信号に対するスイッチングレベルは、コンデンサ３１０の両端で生じる直流電圧のために、符号５０２で識別されるレベルから符号６０２で識別されるレベルに増加する。入力信号のスイッチングレベルの変化によって、入力信号とスイッチングレベルとの間の交差点は、５０２ａ、５０２ｂ、５０２ｃ、および５０２ｄから６０２ａ、６０２ｂ、６０２ｃ、および６０２ｄに変わる。その結果、入力信号のデューティサイクルの正の部分の継続時間は、ＴｐからＴｐ＊に減少し、入力信号のデューティサイクルの負の部分の継続時間は、ＴｎからＴｎ＊に増加する。
【００２５】
図６（ｂ）を参照すると、形成された結果として生じる出力信号のデューティサイクルの正の部分の継続時間は、入力信号とスイッチングレベルとの連続する交差点間の差により規定されるが、やはりＴｐ＊に変わる。同様に、形成された結果として生じる出力信号のデューティサイクルの負の部分の継続時間は、入力信号とスイッチングレベルとの連続する交差点間の差により規定されるが、やはりＴｎ＊に変わる。Ｔｐ＊がＴｎ＊に等しくない場合、コンデンサ３１０の両端の直流電圧は、２つがほぼ等しくなるまで自動的に調整されることになる。例えば、Ｔｐ＊がＴｎ＊を超えると、コンデンサ３１０の両端の直流電圧が増加し、Ｔｐ＊がＴｎ＊にほぼ等しくなるまでスイッチングレベルを増加させることになる。同様に、Ｔｐ＊がＴｎ＊よりも小さい場合、コンデンサ３１０の両端の直流電圧は減少することになり、Ｔｐ＊がＴｎ＊にほぼ等しくなるまでスイッチングレベルを減少させることになる。どちらの場合も、Ｔｐ＊がＴｎ＊にほぼ等しくなるので、出力信号は均一なデューティサイクルを有する。
【００２６】
図７（ａ）−７（ｆ）は、図３の中心回路の可能ないくつかの代替実施形態を示している。他の実施形態は、これらの実施形態に限定されると解釈されないように可能である。
【００２７】
図７（ａ）および７（ｂ）は、入力信号ＶＩＮがシングルエンド電圧モード信号であり、出力信号がＩＯＵＴ＋とＩＯＵＴ−で識別される差動電流モード信号である実施形態を示している。
【００２８】
図７（ｃ）は、入力信号がＶＩＮ＋とＶＩＮ−で識別される差動電圧モード信号であり、出力信号がＶＯＵＴ＋とＶＯＵＴ−で識別される差動電圧モード信号である実施形態を示している。
【００２９】
図７（ｄ）は、入力信号がＶＩＮ＋とＶＩＮ−で識別される差動電圧モード信号であり、出力信号がＩＯＵＴで識別されるシングルエンド電流モード信号である実施形態を示している。
【００３０】
図７（ｅ）は、入力信号がＶＩＮ＋とＶＩＮ−で識別される差動電圧モード信号である実施形態を示し、出力信号は電流モードロジック部に供給される。
【００３１】
図７（ｆ）は、入力信号がＩＩＮ＋とＩＩＮ−で識別される差動電流モード信号であり、出力信号が、ＩＯＵＴ＋とＩＯＵＴ−で識別される差動電流モード信号である実施形態を示している。
【００３２】
図３に示す回路の一実施例において、トランジスタ３０２ａおよび３０２ｂは、それぞれが次の物理的パラメータ、エミッタ長＝３ミクロン、エミッタ幅＝０．４ミクロン、エミッタ数＝６を有するバイポーラＮＰＮトランジスタに適合する。この例のコンデンサ３１０は、並列に配置され１．０ｐＦの合成容量を有する４つのコンデンサを備えている。そのようなコンデンサは、それぞれ次の物理的パラメータ、長さ＝１０．４ミクロン、幅＝６０．１ミクロンを有する。
【００３３】
図８は、不均一なデューティサイクルを有する入力信号８０２のデューティサイクルを、調整されていないスイッチングレベル８０４に対して補正する実施例の動作を示している。図示するように、指標Ｍ１とＭ２の間の横軸方向の距離で表わされるデューティサイクルの正の部分の継続時間は、指標Ｍ２とＭ３の間の横軸方向の距離で表わされるデューティサイクルの負の部分の継続時間を超えている。回路の動作によって、スイッチングレベルは指標Ｍ４で識別されるレベルに調整される。この調整されたスイッチングレベルを基準として、入力サイクルのデューティサイクルは実質的に均一である。これは、次に出力信号のデューティサイクルを実質的に均一にする。
【００３４】
図９を参照すると、不均一なデューティサイクルを有する入力信号のデューティサイクル補正を行う方法の実施形態が示されている。入力信号は、差動信号またはシングルエンド信号とすることができ、電流モード信号または電圧モード信号とすることもできる。
【００３５】
この方法はステップ９０２で始まり、ステップ９０２は、入力信号のデューティサイクルの正の部分と入力信号のデューティサイクルの負の部分との継続時間の差を表わす信号を形成することを含んでいる。一実施形態において、この信号はコンデンサ・デジェネレイティング差動対回路中の１つ以上のコンデンサの両端で生じる直流電圧である。
【００３６】
ステップ９０２から、方法はステップ９０４に進み、ステップ９０４は、ステップ９０２の結果として生じる信号からスイッチングレベルを得ることを含んでいる。
【００３７】
ステップ９０４から、方法はステップ９０６に進み、ステップ９０６は、デューティサイクルを有する出力信号を形成することを含み、それによって出力信号のデューティサイクルの正の部分と負の部分の継続時間は、入力信号とステップ９０４の結果として生じるスイッチングレベルとの交差点により規定される。出力信号は、差動信号またはシングルエンド信号とすることができ、電流モード信号または電圧モード信号とすることもできる。一実施形態において、出力信号は、コンデンサ・デジェネレイティング差動対回路のスイッチング動作を通じて形成される。
【００３８】
ステップ９０６から、方法はステップ９０８に進み、ステップ９０８は、必要であれば出力信号のデューティサイクルが均一に、または少なくとも実質的に均一になるまで信号（および結果として生じるスイッチングレベル）を調整することを含む。（この実施形態において、出力信号のデューティサイクルの正の部分と負の部分を実質的に等しくするスイッチングレベルが可能であるものとする。）
「２．５−Ｇｂ／ｓ  １５−ｍＷクロック修復回路」、Ｂｅｈｚａｄ  Ｒａｚａｖｉ、ＩＥＥＥ機関誌・ソリッドステート回路、Ｖｏｌ．３１、Ｎｏ．４、１９９６年４月、４７２−４８０頁には、コンデンサ・デジェネレイティング差動対回路が示されており（図９（ａ）参照）、特定の用途、すなわちクロック修復における使用について述べられている。しかしながらこの参考文献には、デューティサイクルの補正を行うコンデンサ・デジェネレイティング差動対回路の使用については、教示も記述も示唆もされていない。
【００３９】
本発明の様々な実施形態を述べたが、より多くの実施形態と実現が可能であり本発明の範囲内であることは当業者にとって明らかであろう。
【図面の簡単な説明】
【００４０】
【図１】遅延された偶数高調波の均一なデューティサイクルを有する正弦波信号への付加が、どのように不均一なデューティサイクルへ導入されるかを示す例。
【図２】遅延された偶数高調波の均一なデューティサイクルを有する正弦波信号への付加が、どのように不均一なデューティサイクルへ導入されるかを示す例。
【図３】コンデンサ・デジェネレイティング差動対回路のバイポーラの実施の中心部を示す。
【図４】（ａ）は、入力信号がスイッチングレベルよりも大きい場合の、第１の動作モード中のコンデンサ・デジェネレイティング差動対回路の動作部分を示し、（ｂ）は、入力信号がスイッチングレベルよりも小さい場合の、第２の動作モード中のコンデンサ・デジェネレイティング差動対回路の動作部分を示す。
【図５】（ａ）は、不均一なデューティサイクルを有する入力信号の例を示し、（ｂ）は、出力信号のデューティサイクルの正の部分と負の部分の継続時間を実質的に等しくするために、スイッチングレベルの調整の前に結果として生じる出力信号を示す。
【図６】（ａ）は、不均一なデューティサイクルを有する入力信号の例を示し、（ｂ）は、出力信号のデューティサイクルの正の部分と負の部分の継続時間を実質的に等しくするために、スイッチングレベルの調整の後に結果として生じる出力信号を示す。
【図７】（ａ）−（ｆ）は、コンデンサ・デジェネレイティング差動対回路の代わりの実施形態を示す。
【図８】コンデンサ・デジェネレイティング差動対回路のスイッチングレベルの増加が実質的に均一な出力信号のデューティサイクルを達成する例を示す。
【図９】不均一なデューティサイクルを有する入力信号のデューティサイクル補正を行う方法の実施形態を示すフローチャート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成16年1月13日(2004.1.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不均一なデューティサイクルを有する入力信号のデューティサイクル補正を、コンデンサ・デジェネレイティング差動対回路を用いて行う方法であって、
不均一なデューティサイクルを有する入力信号を前記回路に入力するステップと、
前記回路内の１つ以上のコンデンサの両端に、前記入力信号のデューティサイクルの正の部分と負の部分との継続時間の差を表わす直流電圧を形成するステップと、
前記直流電圧から直流スイッチングレベルを得るステップと、
前記差動対回路のスイッチング動作を通じてデューティサイクルを有する出力信号を形成し、それによって前記出力信号のデューティサイクルの正の部分と負の部分の継続時間が、前記入力信号と前記直流スイッチングレベルとの交差点により規定されるステップと、
前記出力信号のデューティサイクルが少なくとも実質的に均一になるまで前記直流電圧を調整するステップと、
を含み、
前記コンデンサ・デジェネレイティング差動対回路は、バイポーラトランジスタの差動対のエミッタ間に結合された１つ以上のコンデンサを備える方法。
【国際調査報告】
2005523636.tif 000011
2005523636.tif 000012
2005523636.tif 000013