(57)【要約】一特徴において、プログラム可能なデバイスの状態を設定し、再プログラムする装置を提供する。一特徴において、開口が、基板（１１０）上に形成されたコンタクト（１７０）を晒す、誘電体（２１０）を貫いて形成される方法を提供する。コンタクトの比抵抗は、コンタクトにイオンを注入すること（１７５）、コンタクトに材料を堆積すること及びプラズマを用いてコンタクトを処理することの少なくとも１つにより改善される。一特徴において、スペーサ（１０２）は、開口及びプログラム可能な材料において形成され、好適には、カルコゲナイドが開口内および改善されたコンタクト上に形成される。導体（４１０）はプログラム可能な材料上に形成され、コンタクトは信号ラインに伝送する。
2005536052.tif 000002
【特許請求の範囲】
【請求項１】
コンタクト上に誘電体を形成する段階であって、前記コンタクトは基板上に形成されている、段階；
前記コンタクトを晒す、前記誘電体を通る開口を、形成する段階；
前記コンタクトの比抵抗を改善する段階；
前記開口内にプログラム可能材料を形成する段階であって、前記プログラム可能材料は前記コンタクト上にある、段階；及び
前記プログラム可能材料に導体を形成する段階；
から構成されることを特徴とする方法。
【請求項２】
請求項１に記載の方法であって：
前記コンタクトを晒す、前記誘電体を通る開口を、形成した後であって、前記コンタクトの比抵抗を改善する前に、前記開口内に少なくとも１つのスペーサを形成する段階；
から更に構成される、ことを特徴とする方法。
【請求項３】
請求項１に記載の方法であって、前記コンタクトの前記比抵抗を改善する段階は、前記コンタクトにイオンを注入する手順と、前記コンタクト上に材料を堆積する手順と、プラズマを用いて前記コンタクトを処理する手順と、の少なくとも１つから構成される、ことを特徴とする方法。
【請求項４】
請求項３に記載の方法であって、イオンを注入する手順は、前記開口にさらされた前記コンタクトの表面に垂直に入射するようにイオンを注入する段と、前記開口にされられた前記コンタクトの前記表面にある角度でイオンを注入する段と、の１つから構成される、ことを特徴とする方法。
【請求項５】
請求項３に記載の方法であって、イオンを注入する手順は、酸素イオンと、窒素イオンと、炭素イオンの少なくとも一種類を用いて所定の深さにイオンを前記コンタクトに埋め込む段から構成される、ことを特徴とする方法。
【請求項６】
請求項３に記載の方法であって、前記コンタクト上に材料を堆積する手順は、前記コンタクトを流れる所定電流に基づいて、前記コンタクトが直列抵抗の２００Ω乃至２０００Ωの範囲内の一を有するように材料の所定量を堆積する段から構成される、ことを特徴とする方法。
【請求項７】
請求項１に記載の方法であって、前記開口内にプログラム可能な材料を形成する段階は、前記開口内にカルコゲナイドのメモリ素子を形成する手順から構成される、ことを特徴とする方法。
【請求項８】
基板上のコンタクトであって、比抵抗の改善を有する、コンタクト；
前記コンタクト上の誘電体であって、前記コンタクトを晒す開口を有する、誘電体；
前記開口内に形成されたプログラム可能な材料であって、前記コンタクト上にある、プログラム可能な材料；及び
前記プログラム可能な材料と接触した状態にある導体；
から構成されることを特徴とする装置。
【請求項９】
請求項８に記載の装置であって、前記コンタクトは、一様に改善されたコンタクト及びリング形状に改善されたコンタクトの１つから構成される、ことを特徴とする装置。
【請求項１０】
請求項８に記載の装置であって、前記コンタクトは、注入されたイオン、堆積された材料及びプラズマ処理の少なくとも１つを有する、ことを特徴とする装置。
【請求項１１】
請求項１０に記載の装置であって、前記の注入されたイオンは、所定の深さに埋め込まれた、酸素イオン、窒素イオン及び炭素イオンの少なくとも一種類から構成される、ことを特徴とする装置。
【請求項１２】
請求項１０に記載の装置であって、前記の堆積された材料を有する前記コンタクトは２００Ω乃至２０００Ωの範囲内の一の直列抵抗を有するコンタクトから構成される、ことを特徴とする装置。
【請求項１３】
請求項８に記載の装置であって、前記のプログラム可能な材料はカルコゲナイドのメモリ素子から構成される、ことを特徴とする装置。
【請求項１４】
マイクロプロセッサ；
入力／出力（Ｉ／Ｏ）ポート；及び
基板上のコンタクトであって、比抵抗の改善を有するコンタクトと、前記コンタクトを晒す開口を有する前記コンタクト上の誘電体と、前記コンタクト上と前記開口内に形成されたプログラム可能な材料と、前記プログラム可能な材料と接触している導体と、を有するメモリ；
から構成されるシステムであって、
前記マイクロプロセッサ、前記Ｉ／Ｏポート及び前記メモリは、データバスと、アドレスバスと、制御バスとに接続されている；
ことを特徴とするシステム。
【請求項１５】
請求項１４に記載のシステムであって、前記コンタクトは、一様に改善されたコンタクト及びリング形状に改善されたコンタクトの１つから構成される、ことを特徴とするシステム。
【請求項１６】
請求項１４に記載のシステムであって、前記コンタクトは、注入されたイオン、堆積された材料及びプラズマ処理の少なくとも１つを有する、ことを特徴とするシステム。
【請求項１７】
請求項１６に記載のシステムであって、前記の注入されたイオンは、所定の深さに埋め込まれた、酸素イオン、窒素イオン及び炭素イオンの少なくとも一種類から構成される、ことを特徴とするシステム。
【請求項１８】
請求項１６に記載のシステムであって、前記の堆積された材料を有する前記コンタクトは２００Ω乃至２０００Ωの範囲内の一の直列抵抗を有するコンタクトから構成される、ことを特徴とするシステム。
【請求項１９】
請求項１４に記載のシステムであって、前記のプログラム可能な材料はカルコゲナイドのメモリ素子から構成される、ことを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
相変化材料の状態を変化させることによりプログラムすることができる組成変化コンタクトを有する、相変化型メモリデバイスを含むプログラム可能デバイス。
【背景技術】
【０００２】
代表的なコンピュータ又はコンピュータ関連装置は、通常、メインメモリ又はランダムアクセスメモリ（ＲＡＭ）という、物理的メモリを有する。一般に、ＲＡＭ派コンピュータプログラムに利用可能なメモリであり、読み出し専用メモリ（ＲＯＭ）は、例えば、コンピュータを起動し、診断を実行するプログラムを記憶するために使用されるメモリである。代表的なメモリ技術は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）及びＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）を含む。
【０００３】
固体メモリデバイスは、典型的には、メモリアプリケーションにおける各々のメモリビットに対して微細な電子回路素子（例えば、ビット当たり１乃至４このトランジスタ）を有する。１つ又はそれ以上の電子回路素子が各々のメモリビットに対して必要とされるため、これらのデバイスは、メモリチップの密度を限定する情報のビットを記憶するために著しいチップの“不動産”を消費し得る。ＥＥＰＲＯＭのような、これらのデバイスの一次“不揮発性”メモリ素子は、典型的には、各々のメモリビットを記憶するために電界効果トランジスタのゲートに電荷を保持し、再プログラム可能性が制限されたフローティングゲート型電界効果トランジスタを用いる。これらのメモリデバイスの種類は又、プログラムするには比較的遅い。
【０００４】
相変化型メモリデバイスは、相変化材料、即ち、電子メモリアプリケーションに対して、一般的な非晶質状態と一般的な結晶質状態との間で電子的にスイッチングできる材料を用いる。Ｅｎｅｒｇｙ  Ｃｏｎｖｅｒｓｉｏｎ  Ｄｅｖｉｃｅｓ社（米国、ミシガン州、トロイ市）により最初に開発されたメモリ素子の一種類は、一アプリケーションにおいて、一般的な非晶質状態の構造的状態と一般的な結晶質状態の局所秩序の間で、又は、完全な非晶質状態と完全な結晶質状態との間の全体的スペクトルに亘る局所秩序の異なる検出可能状態間で、電子的にスイッチングされることができる。これらの異なる構造状態は異なる抵抗値、それ故、異なる電気的読み出しを有する。そのようなアプリケーションのために適切な、典型的な材料は、種々のカルコゲナイド元素を用いる材料を含む。これらの電子メモリデバイスは、典型的には、メモリ記憶素子として電界効果トランジスタデバイスを用いないが、電子的関連で、薄膜のカルコゲナイド材料の一体構造から構成される。その結果、非常に小さいチップの“不動産”が情報のビットを記憶するために必要とされ、これにより、特有の高密度のメモリチップを提供する。結晶質状態、反結晶質状態、非晶質状態又は半非晶質状態に設定されたとき、値が材料の物理的状態（例えば、結晶質又は非晶質）を表すように再プログラムされるまでその値が保たれるという点で、状態変化材料は又、真に不揮発性である。それ故、相変化メモリ材料は、不揮発性メモリにおいて重要な改善を示す。
【０００５】
固体及び相変化メモリに共通の一の特性は、特に、メモリ素子の設定又は差異プログラミングにおいて、著しく電力を消費することである。電力消費は、電力電池（例えば、バッテリ）に依存する携帯装置において、特に重要である。メモリデバイスの電力消費を低減させることが望ましい。固体及び相変化メモリに共通の他の特性は、非晶質状態及び結晶質状態からの／への限定された再プログラム可能なサイクル寿命である。更に、長い間に、相変化材料は、非晶質状態及び結晶質状態から／に信頼性高く再プログラムすることに失敗するようになる。相変化メモリ材料のプログラム可能なサイクル寿命を増加させることが望ましい。
【０００６】
相変化材料の化学反応性及びデラミネーションは、固体及び相変化メモリデバイスに共通の関心事である。コンタクトへの相変化材料の付着力を増加すること及びコンタクトと相変化材料との化学反応性を著しく減少させることとが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の更なる優位性については、図面を参照して、以下の詳細説明を読むことにより明らかになるであろう。
【発明を実施するための最良の形態】
【０００８】
代表的な実施形態について、特定の構成を参照して説明する。当業者は、同時提出の特許請求の範囲における範囲内で種々の変形及び修正が可能であることを理解するであろう。更に、周知の素子、デバイス、構成要素、回路、処理段階等については、本発明を不明瞭にすることを回避するために、詳細に説明しないこととする。
【０００９】
デバイスのメモリ素子の状態を決定するためにプログラム可能な材料（例えば、相変化）を利用するメモリデバイスについて説明する。プログラム可能な材料は、コンタクトの比抵抗を改善することにより部分的に達成される、前記デバイスに関連する改善された（一般的に小さい）電力消費を有する、非晶質状態及び結晶質状態に再プログラムする。一実施形態においては、コンタクトの比抵抗は増加し、コンタクトにおける電力損失は増加し、コンタクトからプログラム可能材料に移動する熱は増加し、それらにより、必要とされるプログラミング電流を減少し、再プログラミングの信頼性を改善する。一実施形態において、コンタクトへの付着力を改善されたプログラム可能材料について説明する。
【００１０】
他の実施形態において、コンタクトの比抵抗を改善する方法について説明する。コンタクトにイオンを注入すること、コンタクトに材料を堆積すること及びプラズマでコンタクトを処理することの少なくとも１つにより、コンタクトを改善することができる。イオン注入は、開口により開かれているコンタクトの表面への入射角を垂直にして、及び開口により開かれているコンタクトの表面に対して任意の角度で実施されることができる。
【００１１】
上記のメモリデバイス及び方法は、小さいプログラミング電流の要件と、改善されたデバイスの信頼性と、改善されたプログラム可能サイクル寿命と、上記のデバイスに関連するスケーラビリティ及び低コスト化を提供する。更に、一実施形態において、本発明の装置は、従来のプロセスのツール設定及び設備を用いて製造可能である。
【００１２】
図１は、ここで提供する説明に関連して形成され、提供される複数のメモリ素子から構成されたメモリアレイの実施形態の模式図である。この例において、メモリアレイ５の回路は、チップの一部において分離デバイス２５と電気的に直列に相互接続されたメモリ素子３０を有するｘｙグリッドを含む。アドレスライン１０（例えば、列）及び２０（例えば、行）は、一実施形態において、従来の方式で外部のアドレス回路構成に接続される。分離デバイスと組み合わされたメモリ素子のｘｙグリッドアレイの１つの目的は、アレイの隣接した又は遠いメモリアレイに格納された情報と干渉することなく、各々のディスクリーとメモリ素子が書き込まれ、読み出されることを可能にすることである。
【００１３】
図１のメモリデバイス５のようなメモリアレイを、基板の一部であって、基板の全体に亘って形成することができる。典型的な基板としてはシリコン基板のような半導体基板を含む。インフラ構造の一部として、セラミック材料、有機材料又はガラス材料を含む基板を含む他の基板は又適応可能であるが、それらに限定されない。シリコン半導体基板においては、ウェーハレベルにおいて、基板面に亘ってメモリアレイ５を製造することができ、次いで、ウェーハはシンギュレーション（ｓｉｎｇｕｌａｔｉｏｎ）によりダイ又はチップに小さくされ、一部の又は全てのダイ又はチップはウェーハにおいて形成されたメモリアレイを有する。更なるアドレシング回路構成（例えば、デコーダ等）を形成することができることは、当業者には周知である。
【００１４】
図２乃至１４は、図１のそれぞれのメモリ素子の製造についての実施形態を示す。図２は、基板、即ち、例えば、半導体（例えば、シリコン）基板の一部を示す。この例において、ホウ素のようなＰ型ドーパントが部分１１０に導入される。一実施例においては、適切なＰ型ドーパントの濃度は、基板１００の部分１１０において５ｘ１０１９乃至１ｘ１０２０ａｔｏｍｓ／ｃｍ３（１ｃｍ３当たりの原子数）のオーダーであり、典型的にはＰ＋＋で表される。基板１００の部分１１０の重ね合わせは、この例においては、Ｐ型のエピタキシャルシリコンの部分１２０である。一実施例においては、ドーパントの濃度は１０１６乃至１０１７ａｔｏｍｓ／ｃｍ３のオーダーである。
【００１５】
図２は又、基板１００のエピタキシャル部分１２０に形成されたＳＴＩ（シャロートレンチアイソレーション）構造１３０を示している。以下の説明で明らかになるように、一実施例においては、ＳＴＩ構造１３０は、この時点では、規定されるメモリセルのｚ方向の膜厚のみを用いて、メモリセルのｚ方向の膜厚を規定する役割を果たす。一実施形態においては、メモリセルのｚ方向の領域１３５Ａ及び１３５Ｂは、ｚ方向の寸法より大きいｘ方向の寸法を有するストリップとしてパターニングされる。他の特徴においては、ＳＴＩ構造１３０は、互いから個々のメモリ素子を、及び基板内又はその上に形成された関連する回路素子（例えば、トランジスタデバイス）を分離する役割を果たす。ＳＴＩ構造をパターニングするために用いられる当該技術分野のフォトリソグラフィ技術の現状においては、メモリセルの領域１３５Ａ及び１３５Ｂのｚ方向の膜厚は０．２５μｍ程の小ささのフィーチャサイズを形成することができる。
【００１６】
図３は、メモリセル領域１３５Ａ及び１３５Ｂにおける更なる製造操作の後の図２の構造について、示す。各々のメモリセル領域（ストリップ）において、基板１００のエピタキシャル部分１２０の重ね合わせは、第１導体又は信号ライン材料１４０である。一実施例においては、第１導体又は信号ライン材料１４０は、例えば、約１０１８乃至１０１９ａｔｏｍｓ／ｃｍ３（例えば、Ｎ＋シリコン）のオーダーの濃度に燐又は砒素をドーピングすることにより形成された、Ｎ型ドーピングされたシリコンである。この例においては、第１導体又は信号ライン材料１４０は、アドレスライン、即ち、行ライン（例えば、図１の行ライン２０）として機能する。第１導体又は信号ライン材料１４０の重ね合わせは、分離デバイス（例えば、図１の分離デバイス２５）である。一実施例においては、分離デバイスは、Ｎ型シリコン部分１５０（例えば、約１０１４乃至１０１８ａｔｏｍｓ／ｃｍ３のオーダーのドーパント濃度）とＰ型シリコン部分１６０（例えば、約１０１９乃至１０２０ａｔｏｍｓ／ｃｍ３のオーダーのドーパント濃度）とから形成されたＰＮダイオードである。ＰＮダイオードを示しているが、類似する他の分離構造が適応可能であることは明らかである。そのようなデバイスとしては、金属酸化物半導体（ＭＯＳ）デバイスがあるが、これに限定されない。
【００１７】
図４は、基板１００のエピタキシャル部分１２０においてトレンチ１９０を形成した後
のｘｙ断面図における図３の構造を示す。トレンチ１９０は、この実施例においては、ＳＴＩ構造１３０に垂直に形成されている。トレンチ１９０はメモリセルのｘ方向の膜厚を規定する。現在のフォトリソグラフィ技術に従って、ｚ方向の膜厚に対する適切なフィーチャサイズは０．２５μｍである。図４は又、トレンチ１９０により規定されたｘ方向の膜厚とＳＴＩ構造１３０により規定されたｚ方向の膜厚を有する、トレンチ１９０により分離されたメモリセル１４５Ａ及び１４５Ｂを示している。ｘ方向の膜厚の規定は、一実施形態においては、メモリセル領域１３５Ａのメモリセル１４５Ａ及び１４５Ｂを規定するためにメモリラインスタックの各々の導体又は信号ライン１４０に対するエッチングを含む。エッチングの場合、エッチングは、この実施例においては、導体又は信号ライン１４０の一部に対してメモリラインスタックを通して進められる。この時点でエッチングを終了するために、時限エッチングを用いることができる。パターニングに続いて、Ｎ型ドーパントが、メモリセル１４５Ａと１４５Ｂとの間に約１０１８乃至１０２０ａｔｏｍｓ／ｃｍ３（例えば、Ｎ＋シリコン）のオーダーのドーパント濃度を有するパケット２００を形成するために各々のトレンチ１９０の下部に導入される。
【００１８】
パケット２００の形成に続いて、二酸化珪素のような誘電体材料が、ＳＴＩ構造１３２を形成するためいとレンチ１９０内に形成される。より良好な表面（図示のような）は、次いで、例えば、化学的機械研磨法を用いる平坦化により得ることが可能である。図５は、ＳＴＩ構造１３０及び１３２により分離されたメモリセル（例えば、メモリセル１４５Ａ及び１４５Ｂ）を有する、図４の構造のｘｚ断面図である。
【００１９】
図６は、この実施例においては、コンタクト１７０を規定するためにＰ型シリコン部分１６０の一部にコバルトシリサイド（ＣｏＳｉ２）のような耐熱性金属シリサイドの材料の形成の後についての図４の構造（即ち、ｘｙ断面図）を示している。コンタクトは、一特徴において、チップにおける回路構造の周辺の回路構成の製造における低抵抗材料として機能する。
【００２０】
図７は、マスキング材料１８０の導入後の図６の構造を示している。下で更に明らかになるように、マスキング材料１８０は、一面、続くエッチング操作のためのエッチングストップとして機能する。一実施形態においては、マスキング材料１８０のための適切な材料は、窒化珪素（Ｓｉ３Ｎ４）のような誘電体材料である。
【００２１】
図７は又、メモリセル１４５Ａおよび４５Ｂを覆うに十分な１００Å乃至５０，０００Åのオーダーの膜厚になるようにその構造を覆って導入された誘電体材料２１０を示している。一実施形態においては、誘電体材料２１０はＳｉＯ２である。他の実施形態においては、誘電体材料２１０は、小さい熱伝導率κであって、好ましくは、κＳｉＯ２より小さく、更に好ましくは、κＳｉＯ２より３乃至１０倍小さい熱伝導率に対して選択された材料である。一般に、ＳｉＯ２及びＳｉ３Ｎ４は１．０のオーダーの熱伝導率κの値を有する。それ故、ＳｉＯ２に加えて、誘電体材料２１０のための適切な材料は、１．０より小さい熱伝導率κの値を有する材料を含む。１．０より小さい熱伝導率κの値を有する特定の高温高分子としては、カーバイド材料、エアロゲル、キセロゲル（κは０．１のオーダー）及びそれらの材料の誘導材料が挙げられる。
【００２２】
図８は、誘電体材料２１０及びマスキング材料１８０を通して開口２２０を形成した後、即ちコンタクト１７０を露出した後の図７の構造を、同様の断面図で示している。一実実施形態においては、従来のフォトリソグラフィ技術及びエッチング技術を用いて、誘電体材料２１０及びマスキング材料１８０を通してエッチングされる円形孔のパターニングにより、開口２２０が形成される。当該技術分野のフォトリソグラフィ技術の状況の観点から、直径が０．２５μｍ程度の小ささに円形開口をパターニングすることができる。円形開口に加えて、矩形状開口のような他の開口を、代替として用いることが可能であることは明らかである。
【００２３】
図９は、コンタクト１７０の角度付け改善を示す、同じ断面図による図８の構造を示している。又、コンタクト１７０の改善を非角度付け方式で達成することができることは明らかである。角度付けによると、例えば、イオン注入の方向は、図９に示すｙ軸に平行ではないことを意味する。更に、図９により示すその改善はイオン注入を示している一方、他の改善方法は、コンタクト１７０に材料を堆積すること及びプラズマを用いて
コンタクト１７０を処理すること、それ故、  コンタクト１７０の比抵抗を増加させること、を含んで用いることができる。
【００２４】
一実施形態においては、コンタクト１７０は、コンタクト１７０へのイオン注入１７５により改善することができる。イオン注入は高精度の位置制御を提供し、サイド拡散の問題を回避する。イオン注入によるコンタクトへの衝突ダメージは、一部の又は全部の非晶質化をもたらし、コンタクト１７０の比抵抗を増加させ、イオン注入又は他の方法により導入された原子との化合物をコンタクト１７０が生成する能力を増大させる。ＣｏＳｉ２との化合物を生成することができ、それ故、コンタクト１７０の比抵抗を増加させるイオンであって、酸素イオン、窒素イオン及び炭素イオンを含むイオンを利用することができる。例えば、コンタクト１７０がＣｏＳｉ２から構成される場合、ＣｏＳｉ２に注入される酸素イオンは、コンタクト１７０内にＳｉＯ２の絶縁体領域を形成するようにし、それ故、コンタクト１７０の比抵抗を増加させる。代替として、窒素イオンがコンタクト１７０（ＣｏＳｉ２から構成される）に注入されるとき、Ｓｉ３Ｎ４の絶縁体領域はコンタクト１７０内に形成される。イオン注入は、特定のイオン数を対応させて注入することができる点で、高精度を提供する。更に、従来から周知の好評されている表を用いて、並びに、イオン質量、イオンエネルギー及びコンタクト１７０の組成、膜厚を含むファクタを考慮して、イオン注入の深さを選択することができる。
【００２５】
一実施形態においては、図９に示すように、誘電体２１０は、イオンがコンタクト１７０の一部に又はコンタクト１７０に注入されることを可能にするイオン注入マスクとして機能する。ＳｉＯ２、窒化珪素、アルミニウム及び他の薄膜材料を含む、半導体プロセスにおいて用いられる殆どの薄膜を、イオンビームをブロックするために用いることができる。
【００２６】
一実施形態においては、コンタクト１７０は、コンタクト１７０に抵抗材料を堆積することにより改善される。一実施形態においては、抵抗材料は、０．００１Ωｃｍ乃至０．５Ωｃｍの範囲内の比抵抗を有する。比抵抗は、抵抗材料の膜厚を指定すること、目的のプログラミング電流を指定すること、メモリデバイスのための電圧バジェットを指定すること及び従来の計算を利用することにより選択される。一実施形態においては、コンタクト１７０は２００Ω乃至２０００Ωの範囲内の直列抵抗を有する。一実施形態においては、抵抗材料は、コンタクト１７０の一部において又はコンタクト１７０において形成される。抵抗材料は又、開口２２０の壁において形成されるが、重要な電流は、十分大きい抵抗材料の比抵抗を与えるプログラム可能材料４０４により短絡されない。
【００２７】
一実施形態においては、コンタクト１７０は、活性化された窒素、活性化された酸素及びアンモニアの少なくとも１つに開口２２０内のコンタクトがさらされることにより処理されるプラズマにより改善される。プラズマは、コンタクト１７０と化学反応し、コンタクト１７０の比抵抗を増加させる。更に、上記の方法の全て、いずれの組み合わせ、又はいずれ１つを用いて、コンタクト１７０の比抵抗を改善することができる。
【００２８】
図１０は、ｙ軸に対してある角度でイオンを注入することによる、コンタクト１７０対する改善領域を示す図９の構造についての他の断面図を示している。改善されるコンタクト１７０の領域は、開口２２０内のコンタクト１７０の周囲に示されている改善領域１７２として示されている。一実施形態においては、改善された領域１７２は、コンタクト１７０の残りの部分より比抵抗が大きい。一実施形態においては、相変化を受けるプログラム可能材料４０４は、コンタクト１７０において位置付けられるが、改善される領域１７２には位置付けられない。それ故、相変化を受ける、プログラム可能性の小さい材料が用いられ、その結果、小さい電力消費及びプログラミングの信頼性の改善がもたらされる。コンタクト１７０の非角度付け改善が用いられる、他の実施形態においては、改善された領域１７２は、開口２２０内のコンタクト１７０の全体の露出された表面領域を含み、相変化を受けるプログラム可能材料４０４は、改善された領域１７２の全てにおいて形成される。コンタクト１７０の比抵抗を増加させることにより、プログラミングの信頼性を改善し、必要なプログラミング電流を減少させることができる、電力損失及びコンタクト１７０からプログラム可能材料４０４に移動する熱は増加する。更に、コンタクト１７０の比抵抗を増加させることにより、コンタクト１７０のプログラム可能材料４０４との化学反応性は低下し、コンタクト１７０へのプログラム可能材料４０４の付着力は増大する。
【００２９】
図１１は、誘電体２１０と開口２２０におけるスペーサ材料４０２を形成した後の同じ断面による図８の構造を示している。一実施形態においては、例えば、基板上にＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）の化学的気相成長法（ＣＶＤ）によりスペーサ材料４０２をコンフォーマルに形成する。この製造の時点で、スペーサ材料は開口２２０内のコンタクト１７０を覆う。
【００３０】
図１２は、開口２２０の内側に誘電体スペーサ（スペーサ材料部分４０２Ａ）を形成するためにエッチングされた後の図１１の構造を示している。一実施形態においては、スペーサ材料４０２は、時限エッチングを用いて異方的にエッチングされる。下で更に明らかになる一特徴においては、スペーサ材料４０２は、コンタクト１７０においてプログラム可能材料４０４（図１６）の品質を低下させるように作用する。
【００３１】
図１３は、コンタクト１７０のセルフアライメントによる改善を示す、同じ断面による図１２の構造を示している。その改善は、イオン注入マスクとして機能するスペーサ４０２Ａによりセルフアライメントによりなされる。スペーサ４０２Ａが形成される前又は後のどちらかにおいて、コンタクト１７０の改善を実行することができる。更に、図１３は、イオン注入１７５によるコンタクト１７０の改善を示しているが、コンタクト１７０上への材料の堆積及びプラズマにコンタクト１７０を晒すことを含む、改善の付加的方法を利用することが可能である。
【００３２】
代替として、一実施形態においては、イオンは、開口２２０の壁にある角度で注入される。図１４は、イオン注入１７５によるコンタクト１７０の角度付き改善を示す、同じ断面による図１２の構造を示している。又、コンタクト１７０上への材料の堆積及びプラズマにコンタクト１７０を晒すことを含む、改善の付加的方法を利用することが可能であることは明らかである。
【００３３】
図１５は、コンタクト１７０に対する改善領域、即ち、改善領域１７３を示す、図１４の構造の他の断面図である。一実施形態においては、相変化を受けるプログラム可能材料４０４は、修正された領域１７２ではなく、コンタクト１７０上に位置付けられる。相変化を受けるプログラム可能性の小さい材料が、それ故、利用され、その結果、小さい電力消費及びプログラミングの信頼性の改善がもたらされる。
【００３４】
図１６は、コンタクト１７０及び誘電体２１０において開口２２０内にプログラム可能材料４０４を導入した後の図１３の構造を示している。一実施形態においては、プログラム可能材料４０４、即ち、相変化材料は、物理的状態（例えば、結晶質、非晶質）がエネルギー（例えば、電気エネルギー、熱エネルギー）量の適用により改善されることができる。一般式を有するカルコゲナイド材料は、従来の堆積技術によりコンタクト１７０上に及び基板上にカルコゲナイド材料を導入することができる、この目的に対して適切であるとして知られている。
【００３５】
図１６に更に示すように、プログラム可能材料４０４の導入に続いて、一実施形態に従って、バリア材料４０８をプログラム可能材料の上に形成し、導体４１０をバリア材料４０８の上に形成する。バリア材料４０８は、一特徴において、プログラム可能材料４０４と導体４１０との間のいずれの化学反応を回避するために機能する。一実施形態においては、プログラム可能材料４０４、スペーサ４０２、バリア材料４０８及び導体４１０派従来のパターニング技術を用いて形成される。一実施形態においては、バリア材料４０８は、チタン及び窒化チタンの少なくとも１つを含む。チタン及び／又は窒化チタンコーティングを基板上に均一に堆積することができ、それらのコーティングは良好な付着力を示し、フレーキング、ブリスタリング、チッピング及び剥離を抑制する。一実施形態においては、プログラム可能材料４０４は、カルコゲナイド合金から成る相変化材料を含み、コンタクト１７０はＣｏＳｉ２を含む。一実施形態においては、プログラム可能材料４０４として適切なカルコゲナイド合金は、元素の周期律表のＶＩ族の少なくとも１つの元素を含む。一実施形態においては、Ｇｅ２Ｓｂ２Ｔｅ５がプログラム可能材料４０４として用いられる。プログラム可能材料４０４として用いられる他のカルコゲナイド合金は、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ、ＧｅＳｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）及びＴｅ８１Ｇｅ１５Ｓｂ２Ｓ２を含む。
【００３６】
図１６に示す構造において、プログラム可能材料４０４のコンタクト領域とコンタクト１７０は、スペーサ材料部分の存在により最小化される。一特徴において、開口２２０の寸法は、コンタクト１７０の第１コンタクト領域を晒す。一特徴において、第１コンタクト領域より小さい第２コンタクト領域は、スペーサ材料４０２及び／又はスペーサ材料部分４０２Ａにより晒される。プログラム可能材料４０４の量を最小化することにより、例えば、コンタクト１７０において非晶質及び結晶質からの／への相変化を受けるプログラム可能材料４０４の量を局在化することができる。スペーサ材料部分４０２Ａ間に示す領域４０６は、プログラム可能材料４０４の非晶質及び結晶質状態からの及びそれらへのプログラム可能な信頼性に加えられる、プログラム可能材料４０４の限定された及び局在化したプログラミング領域を規定する。一般に、相変化領域を局在化することにより、プログラミング及び読み出しの間にプログラム可能材料４０４を流れる、必要な電流は少なくなり、結果的に、電力消費は少なくなる。
【００３７】
図１７は、開口４１２を形成した後の図１６の構造のｘｙ断面図を示している。一特徴において、開口４１２は、プログラム可能材料４０４、バリア材料４０８及び導体４１０のｘ方向の膜厚を規定するように機能する。開口４１２は、他の特徴において、基板上に形成された関連回路素子（例えば、トランジスタデバイス）及び互いから個々のメモリ素子を分離するために機能する。他の実施形態において、開口４１２は、導体４１０、バリア材料４０８及びプログラム可能材料４０４を通る開口のパターニングにより形成される。そのパターニングは、従来のフォトリソグラフィ及びエッチング技術を用いて達成される。この実施例においては、エッチングは、導体４１０、バリア材料４０８及びプログラム可能材料４０４を貫いて、誘電体２１０を除去するまで進む。現在のフォトリソグラフィ技術に従って、開口４１２のｚ方向の膜厚のための適切なフィーチャサイズとしては０．２５μｍ程度の小ささを有する。図１８は、ｙｚ断面である、図１７の構造の他の断面図を示している。
【００３８】
図１９は、導体４１０上に誘電体材料４１２を形成した後の図１８の構造を示している。誘電体４１２は、例えば、導体４１０を電気的に分離するために導体４１０上に形成されるＳｉＯ２又は他の適切な材料である。その形成に続いて、誘電体材料４１２は平坦化され、誘電体材料４１２、誘電体材料２１０及び誘電体材料１８０を貫いてコンタクト１７０までビア（ｖｉａ）が形成される。ビアは、タングステン（Ｗ）のような導電性材料及びチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の組み合わせのようなバリア材料で満たされる。誘電体材料４１２を導入し、ビアを形成してそれを導電性で満たし、及び平坦化する技術は、当業者に周知である。図１９に示す構造は又、基板１１０の上に形成された導体又は信号ライン材料１４０（例えば、行ライン）の構造をミラーリングするように、形成され、パターニングされた付加導体又は信号ライン材料４１４を示している。ミラー導体ライン材料４１４は導体又は信号ライン材料１４０をミラーリングし、導電性ビアにより導体又は信号ライン材料１４０に結合されている。Ｎ型シリコンのようなドーピングされた半導体をミラーリングすることにより、ミラー導体ライン材料４１４は、一特徴において、図１に示すメモリアレイ５のようなメモリアレイにおいて導体又は信号ライン材料１４０の抵抗を低減するように機能する。ミラー導体ライン材料４１４のために適切な材料は、アルミニウム合金のようなアルミニウム材料を含む。
【００３９】
図２０は、一実施形態に従って、プログラム可能なメモリデバイスを形成する方法について示している。
【００４０】
更に、図２１にメモリデバイス５（図１）のようなメモリアレイを示し、ここで、個々のメモリセルは図１９を参照して説明したメモリセルと同様の構造を有し、添付のテキストが適切なシステムに添えられている。一実施形態においては、システム７００は、マイクロプロセッサ７０４、入力／出力（Ｉ／Ｏ）ポート７０６及びメモリ７０２を含む。マイクロプロセッサ７０４、Ｉ／Ｏポート７０６及びメモリ７０２は、データバス７１２、アドレスバス７１６及び制御バス７１４により接続されている。マイクロプロセッサ７０４は、制御バス７１４におけるメモリ読出し信号とアドレスバス７１６におけるアドレスとを送信することにより、メモリ７０２からデータを読出し、又は命令をフェッチする。メモリ７０２は、データバス７１２においてマイクロプロセッサ７０４にデータ語又はアドレスされた命令を出力する。マイクロプロセッサ７０４は、アドレスバス７１６におけるアドレスを送信すること、データバス７１２におけるデータ語を送信すること、及び制御バス７１４におけるメモリ７０２にメモリ書き込み信号を送信することにより、メモリ７０２にデータ語を書き込む。Ｉ／Ｏポート７０６は、入力デバイス７０８及び出力デバイス７１０の少なくとも１つに結合するようにして、用いられる。
【００４１】
代表的な実施形態について開示したが、種々の変形及び修正を、開示した実施形態に対してなすことが可能である一方、同時提出の特許請求の範囲により規定される本発明の権利範囲及び主旨の範囲内で更に種々の変形及び修正をなすことが可能である。
【図面の簡単な説明】
【００４２】
【図１】メモリ素子のアレイの実施形態を示す図である。
【図２】基板上にメモリ素子を形成する一実施形態に従って、メモリセルのｚ方向の膜厚を規定するように形成された誘電体トレンチを有する半導体基板の一部の側面の模式的な断面図である。
【図３】メモリ素子のための分離デバイスを形成するためのドーパントの導入後の、同じ断面による図２の構造を示す図である。
【図４】トレンチ形成後の図３の構造を示す図である。
【図５】図４の構造の模式的平面図である。
【図６】コンタクト形成後の図４の構造を示す図である。
【図７】誘電体材料とマスキング材料とを形成した後の、同じ断面による図６の構造を示す図である。
【図８】コンタクトを晒す誘電体を通る開口を形成した後の、図７の構造の他の断面を示す図である。
【図９】コンタクトの角度付け改善を示す、同じ断面による図８の構造を示す図である。
【図１０】コンタクトに対する改善領域を示す、図９の構造の他の断面を示す図である。
【図１１】開口内にスペーサをコンフォーマルに形成した後の、同じ断面による図８の構造を示す図である。
【図１２】スペーサをエッチングした後の、同じ断面による図９の構造を示す図である。
【図１３】コンタクトのセルフアライメントによる改善を示す、同じ断面による図１２の構造を示す図である。
【図１４】コンタクトの角度付け改善を示す、同じ断面による図１２の構造を示す図である。
【図１５】コンタクトに対する改善領域を示す、図１４の構造の他の断面を示す図である。
【図１６】プログラム可能な材料、バリア及び導体を形成した後の、図１２の構造の同じ断面を示す図である。
【図１７】プログラム可能な材料、バリア及び導体をパターニングした後の、図１６の構造の同じ断面を示す図である。
【図１８】図１７の構造の他の断面を示す図である。
【図１９】誘電体材料および信号ラインを形成した後の、図１８の構造の同じ断面を示す図である。
【図２０】メモリデバイスを形成する方法を示す図である。
【図２１】図１９により説明した構造とどう余蘊構造を有するメモリを含むシステムの一実施形態を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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