(57)【要約】本発明は、不揮発性半導体蓄積素子ならびにその製造方法および制御方法に関し、該不揮発性半導体蓄積素子は、ソース領域（Ｓ）、ドレイン領域（Ｄ）およびそれらの間に位置するチャネル領域が形成された半導体基板（１）を有する。チャネル領域の第１の部分（Ｉ）上に、第１の絶縁領域（２Ａ）によって該第１の部分から絶縁された制御層（５）形成されている。チャネル領域の第２の部分（IIＡ、IIＢ）内に、第２の絶縁領域（２ＢＡ、２ＢＢ）によって該第２の部分から絶縁された電荷蓄積層（３Ａ、３Ｂ）が形成されている。電荷蓄積層（３Ａ、３Ｂ）の近傍に、第３の絶縁領域（４Ａ、４Ｂ）によって該電荷蓄積層（３Ａ、３Ｂ）から絶縁されたプログラム層（６Ａ、６Ｂ）が形成されている。プログラム層（６Ａ、６Ｂ）は、各結合層（６ＡＡ、６ＢＢ）を介して、ソース領域（Ｓ）あるいはドレイン領域（Ｄ）とそれぞれ電気的に結合されている。
2005536895.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域（Ｓ）、ドレイン領域（Ｄ）およびそれらの間に位置するチャネル領域が形成された半導体基板（１）と、
該チャネル領域の第１の部分（Ｉ）上に形成され、第１の絶縁領域（２Ａ）によって該第１の部分から絶縁された制御層（５）と、
該チャネル領域の第２の部分（IIＡ、IIＢ）上に形成され、第２の絶縁領域（２ＢＡ、２ＢＢ）によって該第２の部分から絶縁された電荷蓄積層（３Ａ、３Ｂ）と、
該電荷蓄積層（３Ａ、３Ｂ）の近傍に形成され、該第３の絶縁領域（４Ａ、４Ｂ）によって該電荷蓄積層（３Ａ、３Ｂ）から絶縁されたプログラム層（６Ａ、６Ｂ）とを備えた、不揮発性半導体蓄積素子において、
該プログラム層（６Ａ、６Ｂ）を該ソース領域（Ｓ）あるいは該ドレイン領域（Ｄ）と結合するための結合層（６ＡＡ、６ＢＢ）によって特徴付けられる、不揮発性半導体蓄積素子。
【請求項２】
前記チャネル領域の前記第２の部分は、ソース側部分（IIＢ）およびドレイン側部分（IIＡ）を有し、
前記電荷蓄積層は、ソース側電荷蓄積層（３Ｂ）およびドレイン側電荷蓄積層（３Ａ）を有し、
前記プログラム層は、ソース側プログラム層（６Ｂ）およびドレイン側プログラム層（６Ａ）を有し、
前記結合層は、ソース側結合層（６ＢＢ）およびドレイン側結合層（６ＡＡ）を有し、
該ソース側結合層（６ＢＢ）は、該ソース側プログラム層（６Ｂ）を前記ソース領域（Ｓ）に電気的に結合し、該ドレイン側結合層（６ＡＡ）は、該ドレイン側プログラム層（６Ａ）を前記ドレイン領域（Ｄ）に電気的に結合することを特徴とする、請求項１に記載の不揮発性半導体蓄積素子。
【請求項３】
前記電荷蓄積層（３Ａ、３Ｂ）は、非導電性の層であることを特徴とする、請求項１または２に記載の不揮発性半導体蓄積素子。
【請求項４】
前記第１の絶縁領域（２Ａ）および第２の絶縁領域（２ＢＡ、２ＢＢ）は、ＳｉＯ２を有することを特徴とする、請求項１から３のいずれか一項に記載の不揮発性半導体蓄積素子。
【請求項５】
前記電荷蓄積層（３Ａ、３Ｂ）は、Ｓｉ３Ｎ４層、ＨＦＯ２層、あるいはＺｒＯ２層を有することを特徴とする、請求項１から４のいずれか一項に記載の不揮発性半導体蓄積素子。
【請求項６】
前記制御層（５）、前記プログラム層（６Ａ、６Ｂ）および前記結合層（６ＡＡ、６ＢＢ）は、ドープポリシリコンを有することを特徴とする、請求項１から５のいずれか一項に記載の不揮発性半導体蓄積素子。
【請求項７】
不揮発性半導体蓄積素子を製造する方法であって、
ａ）  半導体基板（１）を準備する工程と、
ｂ）  該半導体基板（１）の表面に第１の絶縁層（２Ａ）を形成する工程と、
ｃ）  該第１の絶縁領域（２Ａ）の表面に制御層（５）を形成し、パターニングする工程と、
ｄ）  該半導体基板（１）の該表面および該パターニングされた制御層（５）に接して、第２の絶縁層（２Ｂ）、電荷蓄積層（３）および第３の絶縁層（４）からなる連続層を形成する工程と、
ｅ）  該パターニングされた制御層（５）の側壁において、該第３の絶縁層（４）の上にプログラム層（６Ａ、６Ｂ）を形成し、パターニングする工程と、
ｆ）  該パターニングされたプログラム層（６Ａ、６Ｂ）および該パターニングされた制御層（５）をマスクとして用いて、該半導体基板（１）内にソース領域（Ｓ）およびドレイン領域（Ｄ）を形成する工程と、
ｇ）  該パターニングされたプログラム層（６Ａ、６Ｂ）をマスクとして用いて、該第３の絶縁層（４）、該電荷蓄積層（３）および該第２の絶縁層（２Ｂ）を形成する工程と、
ｈ）  該半導体基板（１）の該表面、該パターニングされたプログラム層（６Ａ、６Ｂ）および該パターニングされた制御層（５）に第４の絶縁層（７）を形成する工程と、
ｉ）  該ソース領域（Ｓ）および該ドレイン領域（Ｄ）の、少なくとも該パターニングされたプログラム層（６Ａ、６Ｂ）の部分との結合領域を露出する工程と、
ｊ）  該ソース領域（Ｓ）および該ドレイン領域（Ｄ）の該プログラム層（６Ａ、６Ｂ）の接続のために、該露出された結合領域内に、導電性の結合層（６ＡＡ、６ＢＢ）を形成する工程と
を包含する、方法。
【請求項８】
前記工程ｂ）において、前記第１の絶縁領域（２Ａ）として、ゲート誘電体が形成されることを特徴とする、請求項７に記載の方法。
【請求項９】
前記工程ｃ）において、前記制御層（５）として、第１のポリシリコン層が堆積されることを特徴とする、請求項７または８に記載の方法。
【請求項１０】
前記工程ｄ）において、ＯＮＯ連続層が堆積されることを特徴とする、請求項７から９のいずれか一項に記載の方法。
【請求項１１】
前記工程ｅ）において、前記プログラム層（６Ａ、６Ｂ）としての第２のポリシリコン層を形成およびパターニングするために、スペーサ法が実施されることを特徴とする、請求項７から１０のいずれか一項に記載の方法。
【請求項１２】
前記工程ｆ）において、前記ソース領域（Ｓ）およびドレイン領域（Ｄ）の拡散排出および活性化のために、イオン注入および後熱処置が実施されることを特徴とする、請求項７から１１のいずれか一項に記載の方法。
【請求項１３】
前記工程ｇ）において、前記電荷蓄積層の空地の形成のために、前記連続層の異方性ドライエッチング、および少なくとも該電荷蓄積層の等方性エッチバックが実施されることを特徴とする、請求項７から１２のいずれか一項に記載の方法。
【請求項１４】
前記工程ｈ）において、前記電荷蓄積層の空地の充填のために、酸化物堆積が実行されることを特徴とする、請求項１３に記載の方法。
【請求項１５】
前記工程ｊ）において、前記結合層（６ＡＡ、６ＢＢ）として、第３のポリシリコン層が堆積され、平坦化されることを特徴とする、請求項７から１４のいずれか一項に記載の方法。
【請求項１６】
請求項２から６のいずれか一項に記載の不揮発性半導体蓄積素子内に情報を書き込む方法であって、
ａ）  前記ソース側結合層（６ＢＢ）に、第１の正の書き込み電圧を印加する工程と、
ｂ）  前記ドレイン側結合層（６ＡＡ）に、該第１の正の書き込み電圧に対してはるかに高い第２の正の書き込み電圧を印加する工程と、
ｃ）  ＳＳＩ条件を生成するために、前記制御層（５）に、各内部トランジスタの効果的な閾値電圧に対してわずかに高い第３の正の書き込み電圧を印加する工程と
を包含する、方法。
【請求項１７】
請求項２から６のいずれか一項に記載の不揮発性半導体蓄積素子内の情報を消去する方法であって、
ａ）  前記ソース側結合層（６ＢＢ）に、浮遊電位を印加する工程と、
ｂ）  前記ドレイン側結合層（６ＡＡ）に、高い第１の消去電圧を印加する工程と、
ｃ）  なだれ効果条件を生成するために、前記制御層（５）に、各内部トランジスタの効果的な閾値電圧に対してより低い第２の消去電圧を印加する工程と
を包含する、方法。
【請求項１８】
請求項２から６のいずれか一項に記載の不揮発性半導体蓄積素子内の情報を読み出す方法であって、
ａ）  前記ソース側結合層（６ＢＢ）に、第１の正の読み出し電圧を印加する工程と、
ｂ）  前記ドレイン側結合層（６ＡＡ）に、該第１の正の読み出し電圧に対して十分により低い第２の読み出し電圧を印加する工程と、
ｃ）  逆方向読み出し条件を生成するために、前記制御層（５）に、該第１の読み出し電圧の境域に位置する第３の読み出し電圧を印加する工程と
を包含する、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体蓄積素子、ならびにその製造方法および制御方法に関し、特にソース側への電荷キャリアの注入によって情報が書き込まれる、不揮発性デュアルビット・スプリットゲート蓄積セルに関する。
【背景技術】
【０００２】
既知の不揮発性半導体メモリ、例えばフラッシュメモリ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＦＰＧＡなどは、データをとても小さいスペースに、長期間、供給電圧なしに蓄積することができるため、データ処理、テレコミュニケーション、エンターテインメント電気機器、セキュリティ技術などの多くの領域でますます定着している。
【０００３】
これに関して、複数の異なる蓄積素子タイプがあり、本発明は、特にいわゆるスプリットゲート蓄積セルに関する。
【０００４】
図１は、従来のスプリットゲート蓄積素子の簡単な断面図である。
【０００５】
図１に従って、ソース領域Ｓとドレイン領域Ｄの間の半導体基板１に配置されたチャネル領域は、第１の部分Ｉと第２の部分ＩＩに配分され，制御層５は、チャネル領域の上に直接形成され、第１の部分では第１の絶縁層２Ａによってそれから分離されているが、第２の部分ＩＩにおいて、各チャネル領域あるいは半導体基板１の上方にのみ間接的に配置されている。そのかわり、所望される電荷蓄積特性を実現するために、電荷蓄積層３がチャネル領域あるいは半導体基板１のそれぞれの上方に形成され、第２の部分ＩＩにおいて第２絶縁層あるいはトンネル層２Ｂにより、後者から絶縁される。
【０００６】
いわゆるソース側電荷キャリア注入（ＳＳＩ−ソース側注入）を実現するために、図１に従ってスプリットゲート蓄積素子もまたプログラム層６を有するが、それは基本的に電荷蓄積層３の表面上に形成され、第３の絶縁層４によって後者から分離あるいは絶縁される。
【０００７】
電荷キャリアを電荷蓄積層３の内部にプログラムする、あるいは注入するために、プログラム層６に結合されるプログラム電極ＰＧと、制御層５に結合される制御電極ＣＧと、ソース領域Ｓに結合されるソース線ＳＬとドレイン領域Ｄに結合されるビット線ＢＬは、第１の部分Ｉと第２の部分ＩＩの間を移行する際に、高電界がチャネルエリアに印加されるが、チャネルエリアは高い電位勾配の存在により、電荷蓄積層に注入される様態でソース領域Ｓからの電子が加速されるように、接続される。ＳＳＩ（ソース側注入）下のこのようなプログラミング条件は、ドレイン側の電荷キャリア注入に要求される過度な電界と比較して、絶縁層へのストレスが小さいため、絶縁層の寿命を延ばす。さらに、ＳＳＩ条件下でのプログラミングは、ドレイン側電荷キャリアよりも、はるかに効率的であるので、この結果、特に、このようなプログラミングに要する時間が縮小され、あるいは同じプログラミング時間で、チャネル電流とそれにより消費電力が軽減され得る。しかしながら、特にソース側電荷キャリア注入を有する蓄積素子の場合において、動作電圧がはるかに縮小され得る。
【０００８】
しかしながら、ソース側電荷キャリアを有するこのような蓄積素子の不都合なファクターは、特に３つの別々の制御層−電荷蓄積層３、プログラム層６、制御層５から生じるはるかに大きいデザイン的な消費である。特に追加的プログラム層６および自己整合の欠如によって、このようなスプリットゲート蓄積素子にとっては、限られた程度までしか高集積密度化されない。
【０００９】
図２は、さらなる不揮発性蓄積素子の簡単な断面図で、これにおいては、基本的にいわゆるＣＨＥ（チャネルホット電子）電荷キャリア注入がホット電荷キャリアにより、ドレインで起こる。
【００１０】
図２に従って、このような不揮発性蓄積素子は、ソース領域Ｓ、ドレイン領域Ｄ、中間チャネル領域が形成される半導体基板１からなり、電荷蓄積層３は、チャネル領域上の第１の絶縁層２によって後者から分離されて形成され、そして再度電荷キャリアを蓄積するのに適切である。電荷蓄積層３の表面上に、さらなる絶縁層４によって電荷蓄積層３と分離されている制御層５が再度存在する。上記のソース側電荷キャリア注入を有するスプリットゲート蓄積セルとは対照的に、この不揮発性蓄積セルは３つのコンタクト接続、つまり、制御層５に接続する制御電子ＣＧ、つまりワード線ＷＬと、ソース領域Ｓ接続のためのソース線ＳＬと、ドレイン領域接続のためのビット線ＢＬである。その結果、構造および、それによりまたこのような従来の蓄積セルの製造はかなり簡易化され、増加した集積密度は特にプログラム層のためのコンタクト接続の欠如により特に実現され得る。
【００１１】
しかしながら、このような不揮発性蓄積セルにおける不都合な点は、ホットチャージキャリアによってＣＨＥ（チャネルホット電子）を実現するための、必要かつ高い動作電圧の使用である。特に、これらの高いドレインとゲート電圧は、プログラミング時間の短縮のための努力の結果で、この理由で、プログラミングが基本的にブレークダウン電圧の近傍において起こる。その結果、ＣＨＥ条件下で電荷キャリア電圧供給を実現するための、このような高い電圧は、付加的な電圧供給回路を要し、提供されている絶縁層に極めて高いストレスとなる。
【００１２】
図３は、例えば発行物ＵＳ６，３６６，５００から知られる２ビットの蓄積のためのさらなる従来の不揮発性半導体蓄積素子の簡単な断面図である。
【００１３】
図３に従って、中間チャネル領域を有するソース領域Ｓとドレイン領域Ｄは、再度半導体基板１において形成され、そのチャネル領域は、第１部分と２つの第２部分ＩＩＡとＩＩＢをソース側とドレイン側に有する。半導体基板１あるいはチャネル領域それぞれの表面に、再度第１の絶縁層がゲート誘電体として、あるいはトンネル誘電体としてあり、制御層５は第１の部分Ｉにおける第１絶縁層２と、導電浮遊ゲートとしてドープポリシリコンを有し、どちらの場合にも、チャネル領域の二つの第２の部分ＩＩＡとＩＩＢに形成される、ドレイン側電荷蓄積層３Ａとソース側電荷蓄積層３Ｂの表面に形成される。
【００１４】
上述のソース側電荷キャリア注入、つまりＳＳＩ条件を実現するために、各々ドレイン側、ソース側プログラミング層６Ａおよび６Ｂが、さらなる絶縁層４Ａおよび４Ｂによって各電化蓄積層３Ａおよび３Ｂから絶縁または分離されて、電荷蓄積層３Ａおよび３Ｂの近傍に配置される。
【００１５】
これは、ソース側チャージ注入を有するいわゆるデュアルビット・スプリットゲート蓄積セルを提供するが、その複雑さとスペース要求は再度、使用されるプログラム層６Ａと６Ｂのために増加する。
【００１６】
図４は、さらなる従来技術よるデュアルビット・スプリットゲート蓄積セルの簡略的な断面図を示す。その際、図１から図３と同一あるいは対応する素子は、同一の参照符号によって示され、繰り返しの記載は割愛される。
【００１７】
図４によると、電荷蓄積層３Ａと３Ｂにおけるソースとドレインの二つの蓄積状態、つまり、２ビットを蓄積することは再度可能であるが、このような蓄積素子は非導電性の窒化シリコン層を電荷蓄積層として用いる。例えば発行物ＵＳ５、４０８、１１５から知られるようなこのようなスプリットゲート蓄積素子は、また調整可能なＳＳＩ条件による好都合、つまり低い電圧プログラミングに帰結し、その場合、このような蓄積素子を実現するために要求される複雑さとスペースは、再度とても高い。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
それゆえ、本発明の課題は、不揮発性半導体蓄積素子およびと関連する製造物の作成、有利なプログラミング条件によって簡易化された構造が実現され得る、不揮発性半導体蓄積素子、ならびにその製造方法および制御方法を提供することにある。
【課題を解決するための手段】
【００１９】
本発明に従って、この課題は、スプリットゲート蓄積素子に関しては請求項１の特徴によって、製造方法に関しては請求項７の処置によって、制御方法に関して請求項１６〜１８の処置により解決される。
【００２０】
よりスペース要求の少ない、より簡単な構造が取得され、ソース側電荷キャリア注入により駆動電圧が依然として低いのは、特にプログラム層をソース領域あるいはドレイン領域に電気的に接続するための相互接続層の利用による。
【００２１】
電荷蓄積層は好ましくは、例えば、さらなる集積密度増加を提供するＳｉ３Ｎ４あるいはＺｒＯ２層といった非導電絶縁層からなる。
【００２２】
チャネル領域の第２の部分は、好ましくはソース側部分とドレイン側部分に分割され、電荷蓄積層、プログラム層、中間接続層はまた同様にソース側とドレイン側の電荷蓄積層とプログラム層と中間層に分割され、その結果、いわゆるデュアルビット・スプリットゲート蓄積セルが簡易な方法で実現され得る。
【００２３】
方法に関して、デュアルビット・スプリットゲート蓄積素子が、半導体基板の表面上の第２の絶縁層と、電荷蓄積層と、第３の絶縁層とからなる連続層、およびパターニングされた制御層の形成することによって、また各プログラム層を形成しパターニングするための、それに続くスペーサ法によって、特に簡単で廉価な様態で製造されうる。
【００２４】
制御方法に関して、ＳＳＩ（ソース側注入）を生成するための蓄積セルへの情報の書き込みを実現するために、対応する書き込み電圧が、ソース側とドレイン側の結合層および制御層に印加される。そのため、低い書き込み動作電圧が、実現される。
【００２５】
一方、情報消去のために、消去電圧が、なだれ効果条件がチャネルに生成され、比較的低い動作電圧が再度要求されるように、ドレイン側の結合層および制御層に印加される。
【００２６】
情報事項を読み出すために、いわゆる逆方向読み出し条件が好ましくは蓄積素子において取得されるような様態で、対応する読み出し電圧がソース側とドレイン側の結合層と制御層に印加される。
【００２７】
この様態で、それぞれのプログラム層のための別々の接続が欠如しているにもかかわらず、本発明によりすべての必要な制御条件がスプリットセル蓄積セルのために作成されうる。
【００２８】
本発明のさらなる有利な形態が、従属請求項に示される。
【発明を実施するための最良の形態】
【００２９】
以下の記載において、本発明は図による形態により、また図に関連して詳細に説明される。
【００３０】
以下のとおり、本発明はソース側およびドレイン側エリアに二つのメモリ状態を蓄積するためのデュアルビットのスプリットゲート蓄積素子により説明するが、原理として、一つのみの状態を蓄積するための相当する不揮発性半導体蓄積素子もまた考えられうる。特に図に示される蓄積素子の対称性により、ソース領域とドレイン領域は等価であると考えられ、その結果、また対応して相互変換可能であるが指摘されるべきである。特に、各接続電位のみの交換が必要となるところでは、これはまたソース側とドレイン側の層にも適応される。
【００３１】
図５は、本発明によるデュアルビット・スプリットゲート蓄積素子の簡略的な断面図を示す。その際、図１から図４と同一あるいは対応する層および素子は、同一の参照符号によって示され、繰り返しの記載は割愛される。
【００３２】
図５によれば、ソース領域Ｓ、ドレイン領域Ｄ，中間チャネル領域は、好ましくはシリコン半導体基板を有する半導体基板１において形成され、この構造は例えばＰＭＯＳあるいはＮＭＯＳトランジスタ構造に一致し、相当するｐ−タイブ、およびｎ−タイプのドーピングを有する。いわゆるスプリットゲート領域を実現するために、チャネル領域は、基本的にチャネル領域の中央部に位置する第１の部分Ｉと、チャネル領域のドレイン側とソース側で第１部分と隣接し、ソース領域Ｓとドレイン領域Ｄに伸びる二つの第２部分ＩＩＡとＩＩＢを有する。
【００３３】
図５によれば、第１の絶縁層２Ａによってチャネル領域から絶縁されている導電制御層５は、チャネル領域の第１の部分Ｉ上に形成される。例えば、制御層５は、高ドープシリコン層からなり、ここで、第１の絶縁層２Ａはゲート誘電体を示し、好ましくはＳｉＯ２を有する。一方、チャネル領域の二つの第２の部分ＩＩＡおよびＩＩＢ上に、第２の絶縁層２ＢＡおよび２ＢＢによってチャネル領域から分離、あるいは絶縁され、ここで、第２の絶縁層２ＢＡおよび２ＢＢは、第１の絶縁層２と一致しうる。
【００３４】
電荷蓄積層は好ましくは、例えば窒化シリコン層といった非導電絶縁層からなり、それは層の厚さが薄く、有利な荷電保持特性、および絶縁特性のそれぞれに帰結する。しかしながら、基本的に、例えばＺｒＯ２、ＨＦＯ２のような他の絶縁層、あるいは従来の導電浮遊ゲート層が、電荷蓄積層３Ａおよび３Ｂとして用いられる。ドレイン側とソース側電荷蓄積層３Ａと３Ｂにおいて、導電プログラム層６Ａと６Ｂは、またドレインとソースにおいて形成され、どちらの場合も、第３の絶縁層４Ａと４Ｂ（例えばＳｉＯ２）によって電荷蓄積層３Ａと３Ｂから分離、あるいは絶縁されている。
【００３５】
しかしながら、従来の技術とは異なって、これらのドレイン側およびソース側のプログラム層６Ａおよび６Ｂは、ここでは、ソース領域Ｓおよびドレイン領域Ｄから離れてコントロールされ得ないが、それぞれの結合層６ＡＡおよび６ＢＢを介して、ドレイン側とソース側で互いに直接、電気的に接続されている。このことは、特に従来用いられている電極ＰＧに、接続接点の数が少ないスプリットゲート蓄積素子を提供し、ソース領域Ｓとソース側プログラム層６Ｂをプログラム電極ＰＧに接続するためのソース線ＳＬと、ドレイン領域Ｄとドレイン側プログラム層６Ａをドレイン側結合層６ＡＡと同時に接続するための一つのビット線ＢＬのみが、ここでは形成されている。コントロール電極ＣＧあるいはワード線ＷＬが、制御層５を接続するために再度用いられる。
【００３６】
従って、ソース側キャリア注入が、依然として集積蓄積素子にとっては非常に少ないスペースを要求しつつ実現され得、それが利点のあるあるいは低い駆動電圧に帰結する。
【００３７】
第３絶縁層４Ａおよび４Ｂに用いられる材料は、好ましくは、例えばＳｉＯ２のような酸化物層で、これが、二つの第２の部分ＩＩＡおよびＩＩＢにおける連続層のための、いわゆるＯＮＯ（酸化物／窒化物／酸化物）連続層に帰結し、そのバンド構造により優秀な絶縁特性を呈する。
【００３８】
制御層５と同様に、プログラム層６Ａおよび６Ｂ、ならびに関連する結合層６ＡＡおよび６ＢＢもまた、標準の材料を用いて、特に簡単な工程で、そしてそれにより廉価な蓄積素子を提供する、高ドープポリシリコンを呈する。
【００３９】
再度、シリコン酸化物からなる第４の絶縁層７は、好ましくは制御層５とプログラム層と結合層を絶縁するために用いられ、この第４の絶縁層はまた、ドレイン側およびソース側の第４の絶縁層７Ａおよび７Ｂとして、少なくとも特に結合層６ＡＡと６ＢＢに関して、この電荷蓄積層の絶縁増加を提供する電荷蓄積層３Ａと３Ｂの表面に近い空地（Ａｕｓｓｐａｒｕｎｇ）に配置されうる。この表面に近い空地は、絶縁層７が堆積される前に、等方性エッチングによって得られる。
【００４０】
しかしながら、これらの部分絶縁層７Ａおよび７Ｂはまた、特に、電気的絶縁電荷蓄積層３Ａおよび３Ｂが用いられるとき、省略される。なぜなら、注入された電荷キャリアは、基本的に部分ＩからＩＩＡあるいはＩＩＢへの移行の際に、電荷蓄積層３Ａおよび３Ｂに注入され、基本的にこれらの電荷キャリアが電荷蓄積層内で軽減されることはないからである。
【００４１】
従って、簡易化された構造とスペース要求の少ない、有利な駆動電圧を呈するＳＳＩスプリットゲート蓄積素子が得られる。
【００４２】
図６Ａから図６Ｇは、本発明によるＳＳＩスプリットゲート蓄積素子の製造における不可欠な方法のステップを示している。その際、図５と同一あるいは対応する層および素子は、同一の参照符号によって示され、繰り返しの記載は割愛される。
【００４３】
図６Ａに従って、半導体基板１がまず準備され、例えばトレンチ分離あるいは相当するウェルドーピングが実行されることにより、アクティブな領域が決定される。半導体基板１の表面上に、第１の絶縁層２Ａがまず、蓄積素子のゲート誘電体として形成され、シリコン半導体基板の場合は、好ましくはシリコン酸化物層がゲート酸化物層として用いられる。必然的に、他の半導体材料や他のゲート誘電体がまた、半導体基板１と第１の絶縁層２Ａとして用いられうる。
【００４４】
続いて、導電制御層５が第１の絶縁層２Ａの表面上に、たとえば堆積法により形成され、また図６Ａに示される断面図が得られるような様態でパターニングされる。好ましくは、高ドープポリシリコン層は制御層５として堆積され、いわゆるゲートを形成するためのフォトリソグラフィ法によりパターニングされる。
【００４５】
図６Ｂに従って、第１絶縁層２Ａもまた、それに続くステップ、あるいは制御層５のパターニングと同時にパターニングされ得る。この結果、第１の絶縁層２Ａのみが制御層５の下にゲート誘電体として残る。しかしながら、このパターニングはまた省略されうる。
【００４６】
これに従って、第２の絶縁層２Ｂ、電荷蓄積層３、および第３の絶縁層４からなる連続層は、半導体基板１の表面上に、あるいはそれぞれ、第１の絶縁層２Ａおよびパターニングされた制御層５の表面上に形成される。その工程において、ＯＮＯ（酸化物／窒化物／酸化物）連続層は好ましくは全エリアに堆積され、シリコン窒化物層が電荷蓄積層３として用いられる。代替として、例えばＺｒＯ２といった別の電気的絶縁電荷蓄積層、さもなければ導電性電荷蓄積層もまた、電荷蓄積層３として堆積される。特に、第１の絶縁層２Ａがエッチバックされ、示されるＯＮＯ連続層が形成されるとき、簡易化された手順で高集積密度を提供する、特に有利な連続層が取得される。
【００４７】
それに続く方法ステップにおいて、図６Ｃに従って、プログラム層が最初に全エリアに堆積され、プログラム層６Ａと６Ｂが、パターニングされた制御層５あるいは相当するＯＮＯ連続層それぞれの側壁表面上にある、ドレインとソースにおいて取得される。この処理の間、いわゆるスペーサ法がプログラム層６Ａと６Ｂを形成するために用いられ、第２のポリシリコン層がまず、プログラム層として、例えば同じ厚さでコンフォーマルに堆積され、それから、異方性エッチバックが行われ、その結果としてプログラム層６Ａおよび６Ｂが制御層５の側壁上にスペーサの形で形成される。
【００４８】
これらのパターニングされたプログラム層あるいはスペーサ６Ａおよび６Ｂ、ならびに第２の絶縁層２Ｂと、電荷蓄積層３と、第３の絶縁層４とが表面を覆うパターニングされた制御層５を用いて、ソース領域Ｓとドレイン領域Ｄが、そのとき、半導体基板１に自己整合の様態で形成される。
【００４９】
この処理の間、例えばイオン注入が実行され、後熱処理がソース領域およびドレイン領域それぞれの拡散排出および活性化のために実行される。アニーリング処理がまた、損なわれ任意の結晶格子を再構成するために実行されうる。
【００５０】
それに続く方法ステップにおいて、図６Ｄに従って、第３の絶縁層４、電荷蓄積層３、および第２の絶縁層２Ｂからなる連続層が、スペーサあるいはパターニングされたプログラム層６Ａと６Ｂを用いて、制御層５と半導体基板１の両方が、つまりソース領域Ｓとドレイン領域Ｄの両方が露出される様態で、パターニングされる。このソース領域とドレイン領域の露出のために、いわゆるＯＮＯドライエッチ法が好ましくは、実行される。
【００５１】
この方法によって、ドレイン側とソース側の第２の絶縁層２ＢＡおよび２ＢＢ、ドレイン側およびソース側電荷蓄積層３Ａおよび３Ｂ、ドレイン側およびソース側第３絶縁層４Ａおよび４Ｂからなる、ドレイン側とソース側の連続層を提供する。
【００５２】
この時に、少なくともドレイン側およびソース側の電荷蓄積層３Ａおよび３Ｂのさらなるエッチバックが、少なくともパターニングされたプログラム層６Ａおよび６Ｂの表面下近くの空地を形成するために実行され、それは特に絶縁特性あるいはリーク電流特性をかなり増加させる。この処理において、窒化物エッチング法が好ましくは用いられる。
【００５３】
それに続く方法ステップにおいて、図６Ｅに従って、第４の絶縁層７が半導体基板１の表面およびパターニングされたプログラム層６Ａおよび６Ｂの表面と、パターニングされた制御層５に形成され、それらの場所がエッチバックされる間、あるいは個々に、少なくともオプショナルなエッチバックステップにおける電荷蓄積層で生成された空地もまた充填される。例えば等方性エッチバック法によってオプショナルに形成された電荷蓄積層空地を充填するために、例えばＣＶＤ酸化物堆積が実行される。
【００５４】
それに続く方法ステップにおいて、図６Ｆに従って、ソース領域Ｓとドレイン領域Ｄが露出され、その間少なくともパターニングされたドレイン側およびソース側プログラム層６Ａおよび６Ｂの部分もまた、結合エリアを形成するために露出される。この工程の間に、異方性ドライエッチングに続いてコンタクト開口部あるいはコンタクトホールを形成するためのフォトリソグラフィ法が、好ましくは実行される。
【００５５】
図６Ｇに従って、導電性結合層が、ドレイン側プログラム層６Ａおよびドレイン領域Ｄと、ソース側プログラム層６Ｂおよびソース領域Ｓとを連絡するために、例えば、コンタクト開口部といった露出された結合エリアに形成される。この工程の間に、第３のポリシリコン層が好ましくは導電性結合層として堆積され、第４の絶縁層７まで平坦化され、それがドレイン側結合層６ＡＡおよびソース側結合層６ＢＢとなる。平坦化の方法として、例えばＣＭＰ（化学機械的研磨）法が実行され、第４絶縁層７で止まる。
【００５６】
この様態で、小さいエリア要求と簡単な構造を有するＳＳＩスプリットゲート蓄積セルが標準的な方法を用いて形成されうる。
【００５７】
次の記載において、本発明に従う制御方法あるいはスプリットゲート蓄積素子動作方法が示されているが、再度、図５に関して、右手側半分の情報あるいは状態の書き込み、消去、あるいは読み出しのための状態のみが定義され、相当する電圧が印加されるとき、状態の書き込み、消去、あるいは読み出しはまた、対応して蓄積素子の左手側において実行されうる。蓄積素子の対称性により、ソース領域とドレイン領域は等価であり、同様に相互転換可能である。
【００５８】
スプリットゲート蓄積素子の中に情報を書き込むために、あるいは蓄積素子をソース側電荷キャリア注入（ＳＳＩ）によってプログラムするために、ソース領域Ｓとソース側プログラム層６Ｂは、蓄積素子の右手側の状態をプログラムすることができるよう、正でなければならない。従って、さらに詳細には、第１の書き込み正電圧がソース側の結合層６ＢＢに印加され、第１の書き込み電圧のＶＳＬ＝２Ｖが印加される。ドレイン側の電圧、つまり、それぞれドレイン側プログラム層６Ａおよびドレイン領域Ｄでの電圧は、第１の書き込み正電圧、つまり、ソース領域Ｓおよびソース側プログラム層６Ｂそれぞれでの電圧よりもはるかに高くなければならず、また、例えば第２書き込み電圧としてＶＰＧ＝６Ｖの電圧を有しなければならない。それぞれの内部トランジスタのＲＭＳ閾値電圧よりわずかに高い第３の書き込み正電圧が、上記のＳＳＩ（ソース側注入）状態、例えば、蓄積素子の「内部」トランジスタの閾値電圧ＶＴが１Ｖに等しい場合に十分であるＶＣＧ＝１．５Ｖの電圧を生成するために、制御層５に、そのとき印加されなければならない。
【００５９】
この様態で、プログラム層のソース領域およびドレイン領域それぞれとの直接連絡にもかかわらず、動作電圧が同様に低いとき、ソース側電荷キャリア注入が実行され得る。
【００６０】
情報を消去するために、−再度、本発明によるスプリットゲート蓄積素子の右手側−浮遊電位がソース側結合層６ＢＢに印加される。ところが、例えばＶＰＧ＝８Ｖの高い第１消去電圧がドレイン側の結合層６ＡＡに印加される。その結果、ドレインでのなだれ効果により、ホットホールがドレイン領域の空間電荷ゾーンに生成され、ドレイン側の電荷蓄積層３Ａに挿入される。消去処理を増加させるために、各「内部」トランジスタの閾値電圧よりも低い第２の消去電圧が、制御層５に印加されうる。好ましくは負電圧が用いられる。
【００６１】
スプリットゲート蓄積素子の右手側半分の情報を読み出すために、例えばＶＳＬ＝３Ｖといった第１の読み出し正電圧がソース側結合層６ＢＢに印加され、一方、第１の読み出し電圧よりも十分に小さい、例えばＶＰＧ＝０Ｖである第２の読み出し電圧が、ドレイン側結合層６ＡＡに印加される。好ましくは、逆方向読み出し条件を生成するために、例えばＶＣＧ＝２〜５Ｖの第１の読み出し電圧の領域に第３の読み出し電圧が制御層５に印加される。逆方向読み出し条件に関して、ソースとドレインは相互転換され、そのときソース、つまり図５におけるドレインでキャプチャされた電荷は、ドレインつまり図５におけるソースよりも、読み出し電流への影響が大きいことが指摘されるべきである。この電荷は正のドレイン電圧に捕らわれている（ｅｒｆａｓｓｅｎ）ので、結果として生じる読み出し電流への影響はわずかである。そのため、短絡された結合層を有するソース領域とドレイン領域を有する本発明による蓄積素子において状態は十分に正確に読み出される。さらに、詳細には、関連するチャネルセクションは、負に充電された電荷蓄積層３Ａあるいは３Ｂにおいては、空乏化（ｄｅｐｌｅｔｅｄ）され、そのため電気抵抗が大きく、それによって、読み出し電流が減少する。一方、正に充電された電荷蓄積層（ホール）においては、関連するチャネル層は、電気抵抗が小さく、そのため、読み出し電流は増加する。
【００６２】
本発明は、二つの状態を蓄積するためのデュアルビット・スプリットゲート蓄積素子によって上記に説明がなされている。しかしながら、本発明はこれに限られるものではなく、また同じ様態で、一つのみの蓄積状態を有する不揮発性半導体蓄積素子を呈しうる。さらに、ドープポリシリコン層は導電層のための材料として記述されているが、代替材料、特に金属材料が用いられ得る。同様の様態で、代替材料がまた、絶縁層および半導体基板として用いられうる。
【図面の簡単な説明】
【００６３】
【図１】従来技術によるスプリットゲート蓄積素子の簡単な断面図である。
【図２】従来技術による不揮発性蓄積素子の簡単な断面図である
【図３】従来技術によるデュアルビット・スプリットゲート蓄積素子の簡単な断面図である。
【図４】従来技術によるさらなるデュアルビット・スプリットゲート蓄積素子の簡単な断面図である。
【図５】本発明によるデュアルビット・スプリットゲート蓄積素子の簡単な断面図である。
【図６】図６Ａ〜図６Ｇは、図５による本発明によるデュアルビット・スプリットゲートセルの製造における方法ステップを簡単な断面図で示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【手続補正書】
【提出日】平成16年9月22日(2004.9.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソース領域（Ｓ）、ドレイン領域（Ｄ）およびそれらの間に位置するチャネル領域が形成された半導体基板（１）と、
該チャネル領域の第１の部分（Ｉ）上に形成され、第１の絶縁領域（２Ａ）によって該第１の部分から絶縁された制御層（５）と、
該チャネル領域の第２の部分（IIＡ、IIＢ）上に形成され、第２の絶縁領域（２ＢＡ、２ＢＢ）によって該第２の部分から絶縁された電荷蓄積層（３Ａ、３Ｂ）と、
該電荷蓄積層（３Ａ、３Ｂ）の近傍に形成され、該第３の絶縁領域（４Ａ、４Ｂ）によって該電荷蓄積層（３Ａ、３Ｂ）から絶縁されたプログラム層（６Ａ、６Ｂ）とを備えた、不揮発性半導体蓄積素子において、
該プログラム層（６Ａ、６Ｂ）を該ソース領域（Ｓ）あるいは該ドレイン領域（Ｄ）と結合するための結合層（６ＡＡ、６ＢＢ）を備え、
該チャネル領域の該第２の部分は、ソース側部分（IIＢ）およびドレイン側部分（IIＡ）を有し、
該電荷蓄積層は、ソース側電荷蓄積層（３Ｂ）およびドレイン側電荷蓄積層（３Ａ）を有し、
該プログラム層は、ソース側プログラム層（６Ｂ）およびドレイン側プログラム層（６Ａ）を有し、
該結合層は、ソース側結合層（６ＢＢ）およびドレイン側結合層（６ＡＡ）を有し、
該ソース側結合層（６ＢＢ）は、該ソース側プログラム層（６Ｂ）を該ソース領域（Ｓ）に電気的に結合し、該ドレイン側結合層（６ＡＡ）は、該ドレイン側プログラム層（６Ａ）を該ドレイン領域（Ｄ）に電気的に結合することを特徴とする、不揮発性半導体蓄積素子。
【請求項２】
前記電荷蓄積層（３Ａ、３Ｂ）は、非導電性の層であることを特徴とする、請求項１に記載の不揮発性半導体蓄積素子。
【請求項３】
前記第１の絶縁領域（２Ａ）および第２の絶縁領域（２ＢＡ、２ＢＢ）は、ＳｉＯ２を有することを特徴とする、請求項１または２に記載の不揮発性半導体蓄積素子。
【請求項４】
前記電荷蓄積層（３Ａ、３Ｂ）は、Ｓｉ３Ｎ４層、ＨＦＯ２層、あるいはＺｒＯ２層を有することを特徴とする、請求項１から３のいずれか一項に記載の不揮発性半導体蓄積素子。
【請求項５】
前記制御層（５）、前記プログラム層（６Ａ、６Ｂ）および前記結合層（６ＡＡ、６ＢＢ）は、ドープポリシリコンを有することを特徴とする、請求項１から４のいずれか一項に記載の不揮発性半導体蓄積素子。
【請求項６】
不揮発性半導体蓄積素子を製造する方法であって、
ａ）  半導体基板（１）を準備する工程と、
ｂ）  該半導体基板（１）の表面に第１の絶縁層（２Ａ）を形成する工程と、
ｃ）  該第１の絶縁領域（２Ａ）の表面に制御層（５）を形成し、パターニングする工程と、
ｄ）  該半導体基板（１）の該表面および該パターニングされた制御層（５）に接して、第２の絶縁層（２Ｂ）、電荷蓄積層（３）および第３の絶縁層（４）からなる連続層を形成する工程と、
ｅ）  該パターニングされた制御層（５）の側壁において、該第３の絶縁層（４）の上にプログラム層（６Ａ、６Ｂ）を形成し、パターニングする工程と、
ｆ）  該パターニングされたプログラム層（６Ａ、６Ｂ）および該パターニングされた制御層（５）をマスクとして用いて、該半導体基板（１）内にソース領域（Ｓ）およびドレイン領域（Ｄ）を形成する工程と、
ｇ）  該パターニングされたプログラム層（６Ａ、６Ｂ）をマスクとして用いて、該第３の絶縁層（４）、該電荷蓄積層（３）および該第２の絶縁層（２Ｂ）を形成する工程と、
ｈ）  該半導体基板（１）の該表面、該パターニングされたプログラム層（６Ａ、６Ｂ）および該パターニングされた制御層（５）に第４の絶縁層（７）を形成する工程と、
ｉ）  該ソース領域（Ｓ）および該ドレイン領域（Ｄ）の、少なくとも該パターニングされたプログラム層（６Ａ、６Ｂ）の部分との結合領域を露出する工程と、
ｊ）  該ソース領域（Ｓ）および該ドレイン領域（Ｄ）の該プログラム層（６Ａ、６Ｂ）の接続のために、該露出された結合領域内に、導電性の結合層（６ＡＡ、６ＢＢ）を形成する工程と
を包含する、方法。
【請求項７】
前記工程ｂ）において、前記第１の絶縁領域（２Ａ）として、ゲート誘電体が形成されることを特徴とする、請求項６に記載の方法。
【請求項８】
前記工程ｃ）において、前記制御層（５）として、第１のポリシリコン層が堆積されることを特徴とする、請求項６または７に記載の方法。
【請求項９】
前記工程ｄ）において、ＯＮＯ連続層が堆積されることを特徴とする、請求項６から８のいずれか一項に記載の方法。
【請求項１０】
前記工程ｅ）において、前記プログラム層（６Ａ、６Ｂ）としての第２のポリシリコン層を形成およびパターニングするために、スペーサ法が実施されることを特徴とする、請求項６から９のいずれか一項に記載の方法。
【請求項１１】
前記工程ｆ）において、前記ソース領域（Ｓ）およびドレイン領域（Ｄ）の拡散排出および活性化のために、イオン注入および後熱処置が実施されることを特徴とする、請求項６から１０のいずれか一項に記載の方法。
【請求項１２】
前記工程ｇ）において、前記電荷蓄積層の空地の形成のために、前記連続層の異方性ドライエッチング、および少なくとも該電荷蓄積層の等方性エッチバックが実施されることを特徴とする、請求項６から１１のいずれか一項に記載の方法。
【請求項１３】
前記工程ｈ）において、前記電荷蓄積層の空地の充填のために、酸化物堆積が実行されることを特徴とする、請求項１２に記載の方法。
【請求項１４】
前記工程ｊ）において、前記結合層（６ＡＡ、６ＢＢ）として、第３のポリシリコン層が堆積され、平坦化されることを特徴とする、請求項６から１３のいずれか一項に記載の方法。
【請求項１５】
請求項１から５のいずれか一項に記載の不揮発性半導体蓄積素子内に情報を書き込む方法であって、
ａ）  前記ソース側結合層（６ＢＢ）に、第１の正の書き込み電圧を印加する工程と、
ｂ）  前記ドレイン側結合層（６ＡＡ）に、該第１の正の書き込み電圧に対してはるかに高い第２の正の書き込み電圧を印加する工程と、
ｃ）  ＳＳＩ条件を生成するために、前記制御層（５）に、各内部トランジスタの効果的な閾値電圧に対してわずかに高い第３の正の書き込み電圧を印加する工程と
を包含する、方法。
【請求項１６】
請求項１から５のいずれか一項に記載の不揮発性半導体蓄積素子内の情報を消去する方法であって、
ａ）  前記ソース側結合層（６ＢＢ）に、浮遊電位を印加する工程と、
ｂ）  前記ドレイン側結合層（６ＡＡ）に、高い第１の消去電圧を印加する工程と、
ｃ）  なだれ効果条件を生成するために、前記制御層（５）に、各内部トランジスタの効果的な閾値電圧に対してより低い第２の消去電圧を印加する工程と
を包含する、方法。
【請求項１７】
請求項１から５のいずれか一項に記載の不揮発性半導体蓄積素子内の情報を読み出す方法であって、
ａ）  前記ソース側結合層（６ＢＢ）に、第１の正の読み出し電圧を印加する工程と、
ｂ）  前記ドレイン側結合層（６ＡＡ）に、該第１の正の読み出し電圧に対して十分により低い第２の読み出し電圧を印加する工程と、
ｃ）  逆方向読み出し条件を生成するために、前記制御層（５）に、該第１の読み出し電圧の境域に位置する第３の読み出し電圧を印加する工程と
を包含する、方法。
【国際調査報告】
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