(57)【要約】不揮発性メモリデバイスの場合と同様に電荷蓄積デバイスとしての、または増幅器としての有用性を有し、デバイスの電荷蓄積特徴を、ソース電極（３１）とドレイン電極（３３）との間のチャネルの導電性を変調する方法として用いるＭＯＳトランジスタ（２９）である。ドープされた基板（１１）上で、ゲート酸化物層（１７）は、ドープされ電気的に分離された電荷貯蔵層（１９）を基板から分離する。上に重なるトンネル障壁層（２１）は、電荷貯蔵層をナノ結晶層（２３）から分離し、ナノ結晶層は、ナノ結晶層の上に重なり酸化物層（２５）によって隔てられているコントロールゲート（２７）の影響下で、電荷を受取り、または電荷貯蔵層に供給することができる。電荷貯蔵層上の電荷はチャネルの導電性に影響を及ぼす。このデバイスは、ＥＥＰＲＯＭのようにメモリモードで、または、ゲート電圧の変化がチャネルの導電性変化に反映される増幅器モードで動作され得る。
2005536888.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ構造であって、
半導体導電性の基板と、
直立した側壁とともに基板上に配置されたメサ構造とを含み、メサは、基板上のゲート酸化物の層と、ゲート酸化物層上のドープされた絶縁性の電荷貯蔵層と、電荷貯蔵層上の絶縁材料のトンネル層と、浮遊する電荷貯蔵層上のトンネル障壁層と、トンネル層上に配置されたナノ結晶層と、トンネル層上の絶縁層と、絶縁層上の導電性コントロールゲートとを含んでおり、前記トランジスタ構造はさらに、
メサ構造の直立した対向する側壁と整合する、第２の導電型のソース領域およびドレイン領域を含み、メサはソース領域とドレイン領域との間の基板にチャネルを規定し、電界ピンチオフ特性はメサ構造の電子の位置によって影響を受け、それにより、電荷貯蔵層からナノ結晶層に引張られる電子はソース領域とドレイン領域との間のピンチオフ特性を変え、それによりソース領域とドレイン領域との間の導電性を変える、トランジスタ構造。
【請求項２】
信号源が導電性コントロールゲートに接続されている、請求項１に記載のトランジスタ。
【請求項３】
信号源は、メモリ状態を書込むために、コントロールゲートに電圧を正のしきい値電圧を上回って印加する２値信号である、請求項２に記載のトランジスタ。
【請求項４】
信号源は、メモリ状態を消去するために、コントロールゲートに電圧を負のしきい値電圧を下回って印加する２値信号である、請求項２に記載のトランジスタ。
【請求項５】
信号源は可変であり、ソース領域とドレイン領域との間のピンチオフ特性を変調可能である、請求項２に記載のトランジスタ。
【請求項６】
絶縁性の側壁スペーサは、メサ構造の直立した側壁を保護する、請求項１に記載のトランジスタ。
【請求項７】
信号源は、コントロールゲートに印加されるしきい値電圧を上回る多数の離散的電圧レベルを有し、それにより多値のメモリ状態を書込む、請求項２に記載のトランジスタ。
【請求項８】
第２のトンネル障壁層および第２の電荷貯蔵層が、ナノ結晶層の下の対応する層に対して対称的にナノ結晶層上に配置される、請求項２に記載のトランジスタ。
【請求項９】
信号源は導電性コントロールゲートに接続されており、信号源は可変で、ソースとドレインとの間のピンチオフ特性を変調可能である、請求項８に記載のトランジスタ。
【請求項１０】
信号源はデジタルである、請求項８に記載のトランジスタ。
【請求項１１】
信号源はアナログである、請求項８に記載のトランジスタ。
【請求項１２】
半導体基板において電流導通のために必要に応じてバイアスがかけられる、間隔を置かれたソース電極およびドレイン電極を有する電子デバイスに、不揮発性メモリセルを形成する方法であって、ソースとドレインとの間隔は、静電気的に可変のピンチオフ特性を有するチャネルをその間に規定し、前記電子デバイスはさらに、基板上の電気的に分離された電荷貯蔵層と、電荷供給層に対して電子トンネリング関係にあるナノ結晶層とを有し、ナノ結晶層および電荷貯蔵層のうちの少なくとも１つはチャネルと静電気的に連通しており、前記電子デバイスはさらに、電荷貯蔵層およびナノ結晶層の双方と静電気的に連通す
る電圧制御可能ゲート電極を有し、前記方法は、
少なくともチャネルのピンチオフ特性に打ち勝つしきい値レベルの信号をゲート電極に印加することによって、電荷供給層とナノ結晶層との間で電子を移動させるステップと、
ソースとドレインとの間の電流導通を誘発することによってデバイスのメモリ状態を読出し、それによりチャネルの導電性を確立して、移動された電子を推測するステップとを含み、前記移動された電子は、再度移動されるまで、移動された位置にとどまり、移動された位置はメモリセルのメモリ状態を規定する、方法。
【請求項１３】
電子を移動させるステップは、ゲート電極上の電圧を２値信号として変えることによる、請求項１２に記載の方法。
【請求項１４】
電子を移動させるステップは、ゲート電極上の電圧を多値信号として変えることによる、請求項１２に記載の方法。
【請求項１５】
前記層を、半導体基板上のメサ構造として形成することによってさらに定義される、請求項１２に記載の方法。
【請求項１６】
前記チャネルをメサ構造に対して自己整合的に形成することによってさらに定義される、請求項１５に記載の方法。
【請求項１７】
半導体基板において電流導通のために必要に応じてバイアスがかけられる、間隔を置かれたソース電極およびドレイン電極を有する電子デバイスにおいて、電圧信号を増幅する方法であって、ソースとドレインとの間隔は、静電気的に可変のピンチオフ特性を有するチャネルをその間に規定し、前記電子デバイスはさらに、基板上の電気的に分離された電荷貯蔵層と、電荷供給層に対して電子トンネリング関係にあるナノ結晶層とを有し、ナノ結晶層および電荷貯蔵層のうちの少なくとも１つはチャネルと静電気的に連通しており、前記電子デバイスはさらに、電荷貯蔵層およびナノ結晶層の双方と静電気的に連通する電圧制御可能ゲート電極を有し、前記方法は、
少なくともチャネルのピンチオフ特性に打ち勝つしきい値レベルの可変電圧信号をゲート電極に印加することによって、電荷貯蔵層とナノ結晶層との間で可変数の電子を移動させるステップを含み、デバイスのピンチオフ特性に打ち勝つ程度は、移動された電子の数を推測し、前記方法はさらに、
ソースとドレインとの間の電流導通を誘発することによってデバイスの導電性を感知するステップを含み、前記電流はチャネルの導電性によって変調され、それにより可変電圧信号を増幅する、方法。
【請求項１８】
電子を移動させるステップは、ゲート電極上の電圧をアナログ信号として変えることによる、請求項１７に記載の方法。
【請求項１９】
電子を移動させるステップは、ゲート電極上の電圧をデジタル信号として変えることによる、請求項１７に記載の方法。
【請求項２０】
前記層を、半導体基板上のメサ構造として形成することによってさらに定義される、請求項１７に記載の方法。
【請求項２１】
前記チャネルをメサ構造に対して自己整合的に形成することによってさらに定義される、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トランジスタ構成および使用に関し、特に、メモリセルまたは増幅器として使用され得るナノ結晶を採用したトランジスタに関する。
【背景技術】
【０００２】
近年、ほんの数個の原子を伴う微細な金属または半導体の粒子に少量の電荷を蓄積するのに、ナノ結晶が効果的であることが、発見されている。そのようなデバイスを作製する利点は、電荷蓄積構造がナノメートルサイズを有するためにトランジスタが極めて小さく作られ得るということである。しかしながら、そのようなデバイスの作製では、ナノ結晶のまわりの構造を形成するためにフォトリソグラフィがしばしば使用される。デバイスはフォトリソグラフィの解像度限界の影響下にあるため、これはメモリトランジスタについての最小サイズを制限する。にもかかわらず、そのような制限があっても、非常に有用な極めて小さいデバイスが作られ得る。
【０００３】
たとえば、ナカジマ他に付与された米国特許第６，０５４，３４９号は、基板上に絶縁膜を有し、複数のナノメートルサイズの導電性粒子が基板と絶縁膜との間の境界面で絶縁膜に形成されている単一電子デバイスを開示している。導電性粒子は、メモリトランジスタにおける電荷蓄積のために単一電子を捉えるのに効果的である。同様の構造が、ムラリダー（Muralidhar）他に付与された米国特許第６，３２０，７８４号に示されている。このデバイスは、ソース領域およびドレイン領域を有する基板と、基板の上方で、かつソースとドレインとの間にあるトンネル誘電体と、トンネル誘電体上方のフローティングゲートとを特徴としている。電荷蓄積用の電子はコントロールゲートによって基板から引張られる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
先行技術のナノ結晶構造の利点は、不揮発性メモリ、特にサイズが非常に小さく電力損失が少ないＥＥＰＲＯＭトランジスタを単純な作製手法で形成できることにある。
【０００５】
この発明の一目的は、ナノ結晶電荷蓄積を採用する改良されたトランジスタデバイスを考案することであった。
【課題を解決するための手段】
【０００６】
発明の概要
上述の目的は、フローティングゲートを電荷蓄積領域として使用し、トンネリング障壁を通して電荷をナノ結晶に移動させるナノ結晶トランジスタにおいて、すでに達成されている。電荷が基板から引張られる先行技術とは異なり、この発明は別個の電荷貯蔵層に頼っており、それは特に電荷供給のためにドープ可能で、一方、基板は、ソース電極とドレイン電極との間の導電性のためにドープされる。電荷貯蔵層から別個のナノ結晶層に電荷を引張ることにより、ナノ結晶層の静電特性は修正され、ＭＯＳトランジスタのソースとドレインとの間の表面下のチャネルに影響を及ぼす。そのため、ナノ結晶自体がチャネルに直接影響を及ぼす先行技術とは異なり、この発明は正反対である。ナノ結晶は、別個の領域の静電特性を修正し、次に、ＭＯＳトランジスタの特徴であるチャネル挙動に通常の方法で直接影響を及ぼすために使用される。動作の最も単純な態様では、電荷供給層からナノ結晶層への電荷移動のためにしきい値が設定されてもよく、このしきい値は、不揮発性メモリトランジスタのしきい値に類似している。しかしながら、さらなる電圧変化が電荷供給層からナノ結晶層へのさらなる電子遷移を引起こし、それにより、チャネルの導電
性は変調のように段階的に変えられる。逆電圧はナノ結晶層の空乏を引起こし、電子をナノ結晶層から電荷供給層に追い返す。チャネルのこの変調により、トランジスタは、チャネル導電性が入力信号を追跡する動作の別の態様で、増幅器として挙動するようになる。ソースとドレインとの間の導通は、増幅器モードではゲート電圧を増幅し、または、メモリモードではピンチオフ特性を感知する。多数レベルの蓄積が達成されるよう、多数のレベルのピンチオフが感知されてもよい。
【発明を実施するための最良の形態】
【０００７】
図１を参照すると、ＭＯＳまたはＣＭＯＳ  ＥＥＰＲＯＭデバイス形成のために、ｐ型半導体基板１１が通常の方法でドープされている。当該技術分野において公知のＳＴＩ分離領域１３および１５が基板内に注入されて、デバイスの活性区域を規定する。他の分離方法が使用されてもよく、ＬＯＣＯＳ分離が好ましい。
【０００８】
基板上に層を形成する前に、基板の表面はＣＭＰ研磨によって通常の方法で準備される。次に、５０−１５０オングストロームの厚さを有する熱酸化物の層が、ゲート酸化物層１７の形成のために堆積される。
【０００９】
次に、アモルファスシリコンの層を約５００オングストロームの厚さまで堆積させることによって、電荷供給層１９または「電荷貯蔵層」が構築される。この層は次に、実験的に決定されなければならない所望の程度の導電性までドープされる。導電性は非常にわずかであるが、自由電子が利用可能である。この層は電気的に浮遊している。つまり、どの導通または電荷の源にも接続されていない。
【００１０】
次に、電荷貯蔵層１９の上にトンネル障壁層２１が堆積される。障壁層は、好ましい材料として二酸化シリコンを有する絶縁層であるよう意図されている。トンネル障壁層２１の厚さは、この絶縁層の厚さを２０−５０オングストロームに維持するよう注意深く制御される。さもないと、トンネリング電圧は、大抵の用途において実用的ではないレベルにまで上昇するに違いない。しかしながら、用途によっては、トンネリング障壁層の厚さが５０オングストロームを超えることは可能である。トンネル障壁層の均一性が重要である。
【００１１】
次に、二酸化シリコンといった絶縁層を２００オングストロームの厚さまで堆積させることによって、ナノ結晶層２３が形成される。この層は、イオン注入の前に応力を緩和するためにアニールされる。たとえば、シリコンイオンが１−５×１０16ａｔｏｍｓ／ｃｍ2のドーズ量で注入され、低エネルギ（たとえば２ｋｅＶ）で堆積されてもよい。他のイオン種、たとえばゲルマニウム、アルミニウム、銅または他の金属も使用可能である。選択される実際のドーズ量は、ナノ結晶形成および堆積を示す実験的な損傷プロファイルに基づく。注入されたイオンは、シリコン原子に内的に連結して、電荷蓄積にとって好適なシリコンのナノ結晶を形成する。蓄積のための正確なメカニズムは知られていない。ナノ結晶膜を形成するさまざまな方法が先行技術の公報に記載されている。ナノ結晶層の形成後、この層は真空下で高温でアニールされる。
【００１２】
ナノ結晶層２３の形成後、熱酸化物の層２５が、５０−１５０オングストロームの厚さまで堆積される。最後に、ポリシリコンの層２７が熱酸化物層の上に堆積される。ポリシリコン層はコントロールゲートを形成し、電極に接続されている。次に続く保護層は、通常の方法で堆積されてもよい。特に、図示されていない窒化物層が、その後のイオン注入用の保護層として堆積されてもよい。
【００１３】
図２では、図１に示す堆積層のすべてが、活性区域の中央ゾーンを除いて除去されており、そこにはメサ構造２９が規定され、図１に示すすべての層の一部を組込み、メサ構造
を覆っているが図示されていない保護層を含んでいる。メサ構造は、基板１１における表面下の電極としてソース３１およびドレイン３３を拡散またはイオン注入により堆積させるための自己整合ツールとして使用される。ソース３１は分離領域１３と接触し、メサ構造２９のほぼ左端へ向かって内側に延びており、一方、ドレイン３３は分離構造１５からメサ構造２９の右端へ延びている。ソースおよびドレインの形成後、メサ上方の一番上の保護層が除去されてもよい。
【００１４】
図３では、メサ構造２９は、可動イオンまたは電子によるさまざまな層への電荷移動を防止するためにメサ構造の露出した端に加えられた窒化物スペーサ３５および３７を有するよう図示されている。特に、電荷貯蔵層１９およびナノ結晶層２３の完全性を保護することは重要である。これにより、電荷貯蔵層１９は、ＥＥＰＲＯＭ構成におけるフローティングゲートといくつかの点で類似する、電気的に分離した構造として挙動するようになる。電気的に活性の層が導体に接続されていないということは稀である。
【００１５】
図４を参照すると、ナノ結晶層２３は３つの例示的なナノ結晶４１を含むように見られ得る。実際の数はより多い。ナノ結晶層２３は、ゲート酸化物１７およびトンネル障壁層２１によって基板１１から隔てられている。ナノ粒子４１の観点からすれば、ナノ粒子と基板との間にキャパシタンスが存在する。仮定的なナノ粒子５１が、基板に対して容量関係にあり、ナノ粒子と電荷貯蔵層１９との間のキャパシタンスであるキャパシタ５３によって隔てられているよう図示されている。さらに別のキャパシタンス５５が、電荷貯蔵層と基板との間に存在する。各々の場合、絶縁層２１および１７はそれぞれ、寄生キャパシタ５３および５５の各々の絶縁体である。同様に、寄生キャパシタンス５７が、仮定的なナノ粒子５１と制御ポリ層２７との間に存在する。熱酸化物層２５は、キャパシタ５７のための絶縁体として作用する。
【００１６】
図５には、図４に示す構造が拡大され、ナノ結晶層２３および電荷貯蔵層１９は、禁制帯図によって示される距離対電気的ゲート電圧特性を有しており、コントロールゲート電圧は軸６１（Ｘ軸）上にプロットされ、基板に対する層１９、２１、２３および２５の距離は軸６３（Ｙ軸）上にプロットされている。電圧がコントロールゲートと基板との間に印加されるにつれ、図５のグラフはデバイスの動作を示す。レベル６７では基板におけるより深い点でより高く、距離軸上で「ａ」により示されているレベル６９では基板表面に向かってわずかに低下する、任意の低い電圧が印加されてもよい。次に、電圧が増加するにつれ、点７１でしきい値電圧に達し、そこで電荷貯蔵層１９からの電子、つまり電子７３が、トンネリング障壁層２１を通り抜けて、ナノ結晶層２３のナノ結晶４１に飛びつく。これが起こると、電圧は最初、線７３によって示すように降下する。絶縁性のナノ結晶層内で、電圧は、点７５によって示されるほぼゼロレベルまで降下し、距離軸６３上の高さ「ｂ」に対応する点７７によって示すように、ナノ結晶層を通過してさらにより負になる。ナノ結晶層の上面で、電圧低下曲線７３は、レベル７９で再び始まり、電圧が中立の開始点８１に近づくまで続く。この電圧関係は、電荷が電荷貯蔵層１９から除去されてナノ結晶層２３のナノ結晶上に蓄積される状況に当てはまる。電荷貯蔵層１９から電荷を除去することにより、表面下のチャネルはより少ない静電力を経験する。電荷供給層１９からのさらなる電荷除去は、静電相互作用によってチャネルの導電性を変調する。電荷除去が起こる前は、チャネルはピンチオフ、つまりソースとドレインとの間に導通がない状態にあると考えられ得る。かなりの電荷除去が起こると、ソースとドレインとの間はチャネルを通して導通し、つまりピンチオフはない。さらなる電荷移動で導通量は増加する。可変量のチャネル導通は、チャネルの変調と呼ばれる。
【００１７】
図６を参照すると、図５に示す拡大された構造について、消去モードの動作が示されている。ここでも、Ｘ軸は水平線８１によって示されているようにコントロールゲート電圧をプロットしており、一方、デバイスを通る距離プロファイルは垂直線８３によって示さ
れている。ナノ結晶４１に蓄積された電子は、基板に関連してコントロールゲートに印加された負の電圧によって除去されている。線８３上の高さ「ｅ」であるコントロールゲートでの負の電圧がゲート酸化物２５に出現し、しきい値電圧である点８５に達して初めて影響を及ぼし、そこでナノ結晶４１内の電子が静電反発によって追い出され、矢印８７によって示されるようにトンネリング障壁酸化物を通り抜ける。ナノ結晶層の静電電位の変化は、点８９への電圧降下をもたらす。ナノ結晶を含む絶縁材料の表面に移動して、電圧は、点９１でゼロに向かって即座に低下し、点９３で、ナノ結晶４１を含む材料の反対側でさらにより負になる。構造を通る距離は、距離軸８３上の高さ「ｄ」によって示される。絶縁性のナノ結晶層を通過して、電圧曲線が点９５で点８９の延長として出現し、そこで電圧プロファイルは点９７へと下向きに傾斜しており、トンネル障壁層に入ると、点９９でゼロに向かって低下する。
【００１８】
図７には、電荷保持プロファイルについての同様の電圧特性がある。しかしながら、ここでは、正および負の電圧は、図５および図６に見られるしきい値レベルに近づかない。この状況では、電荷はナノ結晶内に留まる。しきい値レベル未満での電圧の変化により、プロファイルは、距離スケール上の距離高さ「ｆ」、「ｇ」および「ｈ」で見られるようになる。これらの距離は図６の距離「ｃ」、「ｄ」および「ｅ」に対応しており、それらは次に、図５の距離「ａ」、「ｂ」および「ｃ」に対応している。
【００１９】
要約すると、ナノ結晶構造は、上部ナノ結晶層４１に対し、電荷を保護された電荷貯蔵層１９に移動させて再度蓄積する。電荷貯蔵層の電気陰性度の変化は、チャネルの静電変調をもたらす。たとえば、負の値が高い電荷貯蔵層１９はチャネルのピンチオフをもたらす。他方、電荷貯蔵層から上部ナノ結晶層への電荷の除去は、チャネルがソースとドレインとの間に良好な導電性経路を提供するまで、チャネルの導電性の段階的な増加をもたらす。単一電子を電荷貯蔵層からナノ結晶層へ一度に一電子ずつ発送できる、ということが既にわかっている。電荷貯蔵層からナノ結晶構造に供給される電子の数を、ゲート電圧を高めることによって注意深く制御することにより、チャネルの導電性は注意深く制御され得る。これはチャネルを変調する手段を提供し、それにより、ソースとドレインとの間の導電性を増幅器のように制御し、かつ、電荷貯蔵層とナノ結晶層との間で移動される電荷の量に依存していくつかの離散的なメモリ状態が利用可能であるデジタル不揮発性メモリを提供する。
【００２０】
図８を参照すると、図１のナノ結晶層の第２の実施例は、電荷貯蔵層がナノ結晶層の各々の側にある、層の対称的な構成である。言い換えれば、電荷貯蔵層はナノ結晶層の下方および上方双方に配置されている。以前は、電荷貯蔵層はナノ結晶層の下方にあった。しかしながら、以前の実施例では、電荷貯蔵層はナノ結晶層の上方にもあり得た。この実施例では、ナノ結晶層とともに２つの電荷貯蔵層が用いられており、双方とも単一のコントロールゲートによって制御され、コントロールゲートは双方の電荷貯蔵層の上方にあり、双方の電荷貯蔵層において感知される電圧を印加する能力を有しており、それにより、ＭＯＳトランジスタのソースとドレインとの間のチャネルに影響を及ぼす。
【００２１】
図８では、基板１０１は、ＳＴＩ分離領域１０３および１０５を有して見えている。基板領域はＭＯＳトランジスタにとって通常の方法でドープされ、同様に、分離領域１０３および１０５は通常の方法で形成される。第１のゲート酸化物層１０７が基板の上に形成される。この層は、５０−１５０オングストロームの範囲の厚さを有する熱酸化物であってもよい。第１の電荷貯蔵層１０９が、第１のゲート酸化物層１０７の上に配置される。この電荷供給層は、図１の電荷貯蔵層１９と同様に、イオン注入によってドープされたアモルファスシリコンであってもよく、約５００オングストロームの厚さを有する。好ましくは蒸着された二酸化シリコンで、２０−５０オングストロームの範囲の厚さを有する薄いトンネル障壁層が、第１の電荷供給層１０９の上に配置される。次に、ナノ結晶層１１
３が、トンネル障壁酸化物の上に形成される。ナノ結晶層は、ナノ結晶がイオン注入、たとえばシリコンまたは金属（Ａｌ、Ｃｕ）の二酸化シリコンへの注入などによって形成される絶縁層である。注入後、この層は、応力を緩和し、層への損傷を修復するためにアニールされる。
【００２２】
ナノ結晶層の形成に続き、対称的な層である薄いトンネル酸化物１１５、第２の電荷貯蔵層１１７、および第２のゲート酸化物層１１９が、ナノ結晶層の上に配置される。最後に、ポリシリコンコントロールゲート１２１が、対称的に配置された下層の上に配置される。ナノ結晶層１１３は、当該技術分野において公知の態様で形成された多数のナノ結晶１１４を含んでいる。ナノ結晶は、電荷貯蔵層からナノ結晶層に引張られる個々の電子を蓄えるのに適切な密度およびサイズを有している。
【００２３】
図９で、これらの層は、垂直な端領域１２５および１２７で切取られて、メサ構造１２３を規定する。メサ構造が一旦形成されると、それは、拡散または注入によって基板１０１に配置されたソース１３１およびドレイン１３３の自己整合のために使用されてもよい。このステップが行なわれる前に、メサ１２３の先端を含むこの構造の残りは、マスクによって保護される。ソースおよびドレインの形成後、マスクは除去される。硝酸塩スペーサ１３５および１３７が形成されて、端領域１２５および１２７を、これらの層の端領域への可動イオンまたは電子の移動から保護する。これにより、第１および第２の電荷貯蔵層は、他の源からの電荷の横方向の流れによる影響を受けない、電気的に分離した部材となる。
【００２４】
動作時、電圧がコントロールゲート１２１に印加されて、ソース１３１とドレイン１３３との間のチャネルの寸法に静電気的に影響を及ぼす。この電圧は、まだ何の影響も及ぼさないうちにしきい値を越さなければならない。正の電圧は電子を電荷貯蔵層の一方、たとえば第１の電荷貯蔵層１０９からナノ結晶層１１３に引張る。さらに別の正の電圧が電子を第２の電荷貯蔵層１１７にさらに引張ってもよく、チャネルの寸法に再度影響を及ぼす。ナノ結晶層に蓄積された電荷の数に依存して、チャネルの寸法を離散的に、または段階的に操作できることにより、この構造は、いくつかのメモリ状態を有する多値メモリデバイスとして挙動する能力を有する。コントロールゲートに印加された負の電圧は逆の効果を有し、電子を第２の電荷貯蔵層１１７からナノ結晶層１１３へと追いやる。さらに別の負の電圧は電子をナノ結晶層から第１の電荷貯蔵層１０９へと追いやる。
【００２５】
図１０ａには、ナノ結晶層１４７の両側に形成された１対のポテンシャルウェル１４３および１５３を示す電圧グラフがある。この図は、Ｙ軸上の電圧に対し、Ｘ軸上の基板に関する内部の高さ位置をプロットしている。各グラフの左のゼロ位置は基板位置を表わしており、山１４１は第１のゲート酸化物の位置を表わし、谷１４３は第１の電荷貯蔵層を表わし、山１４５はトンネル酸化物層を表わし、山１４７はナノ結晶層を表わし、山１４９は第２のトンネル酸化物層を表わし、谷１５３は第２の電荷貯蔵層を表わし、山１５５は第２のゲート酸化物層を表わしている。正の電圧がコントロールゲートに印加されると、電荷は、斜線が引かれた電荷ピーク１５１によって示されるように、谷１５３に移され。谷１５３は、山１４９と山１５５との間のポテンシャルウェルである。電荷は、山１４９を乗り越えるのに十分な電圧によってウェルから追いやられるまで、このポテンシャルウェル内に存在する。
【００２６】
同様に、図１０ｂでは、負の電圧がコントロールゲートに印加され、電荷を山１４１と山１４５との間の谷１４３へ追いやる。第１の電荷貯蔵層に対応する谷１４３は、電荷がポテンシャルウェル１５３から、およびナノ結晶層１４７から追いやられると、電荷ピーク１５７を閉じ込める。
【００２７】
正および負のパルスがしきい値量を上回る状態で電荷移行が進行すると、トランジスタは２状態メモリデバイスとして挙動する。他方、変化する量の電荷が、電荷貯蔵層によって、およびナノ結晶層によって供給され得る。これは、電荷ピーク１５１または１５７が電荷の量を示す寸法を有し得ることを意味している。これにより、図９のトランジスタは、多状態メモリデバイスとして挙動するようになる。なぜなら、離散的な量の電圧は、対応する離散的な量によって移される電荷の量を増加させ得るためである。この動作がコントロールゲートでの変化する入力信号に応答して非常に迅速に行なわれると、ＭＯＳデバイスのソースとドレインとの間に存在するチャネルは、図３を参照して説明されたものと同様の態様で印加される制御信号に従って変調される。変調の程度は、移動される電荷の量を推測する。較正曲線は、移動関数を設定する。こうして、図９のメサ構造は、いくつかの同時メモリ状態を記憶可能なメモリデバイスとしても、コントロールゲートに供給されるアナログ入力のための線形増幅器としても挙動する。
【図面の簡単な説明】
【００２８】
【図１】この発明のＭＯＳメモリトランジスタを形成するために半導体基板上に堆積された連続した層の側面図である。
【図２】図１に示す層から形成され、ソース領域およびドレイン領域の自己整合注入のために使用されるメサ構造の側面図である。
【図３】保護側壁窒化物スペーサが加わった、図２に示すメサ構造の側面図である。
【図４】読出モードで動作する、図２のメサ構造の電荷蓄積特性の電気動作図である。
【図５】書込モードで動作する、図４に示すメサ構造の電気動作図である。
【図６】図４の構造の、消去モードでの電気動作平面図である。
【図７】図４のメサ構造の、電荷保持モードでの電気動作図である。
【図８】図１に示すトランジスタの代替的な一実施例を形成するために半導体基板上に堆積された連続した層の側面図である。
【図９】図８に示す層から形成され、ソース領域およびドレイン領域の自己整合注入のために使用されるメサ構造の側面図である。
【図１０ａ】図９に示すメサ構造の電気動作図である。
【図１０ｂ】図９に示すメサ構造の電気動作図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０ａ】
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【図１０ｂ】
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【手続補正書】
【提出日】平成16年4月6日(2004.4.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トランジスタ構造であって、
半導体導電性の基板と、
直立した側壁とともに基板上に配置されたメサ構造とを含み、メサは、基板上のゲート酸化物の層と、ゲート酸化物層上のドープされた浮遊する電荷貯蔵層と、浮遊する電荷貯蔵層上のトンネル障壁層と、トンネル層上に配置されたナノ結晶層と、トンネル層上の絶縁層と、絶縁層上の導電性コントロールゲートとを含んでおり、前記トランジスタ構造はさらに、
メサ構造の直立した対向する側壁と整合する、第２の導電型のソース領域およびドレイン領域を含み、メサはソース領域とドレイン領域との間の基板にチャネルを規定し、電界ピンチオフ特性はメサ構造の電子の位置によって影響を受け、それにより、電荷貯蔵層からナノ結晶層に引張られる電子はソース領域とドレイン領域との間のピンチオフ特性を変え、それによりソース領域とドレイン領域との間の導電性を変える、トランジスタ構造。
【請求項２】
信号源が導電性コントロールゲートに接続されている、請求項１に記載のトランジスタ。
【請求項３】
信号源は、メモリ状態を書込むために、コントロールゲートに電圧を正のしきい値電圧を上回って印加する２値信号である、請求項２に記載のトランジスタ。
【請求項４】
信号源は、メモリ状態を消去するために、コントロールゲートに電圧を負のしきい値電圧を下回って印加する２値信号である、請求項２に記載のトランジスタ。
【請求項５】
信号源は可変であり、ソース領域とドレイン領域との間のピンチオフ特性を変調可能である、請求項２に記載のトランジスタ。
【請求項６】
絶縁性の側壁スペーサは、メサ構造の直立した側壁を保護する、請求項１に記載のトランジスタ。
【請求項７】
信号源は、コントロールゲートに印加されるしきい値電圧を上回る多数の離散的電圧レベルを有し、それにより多値のメモリ状態を書込む、請求項２に記載のトランジスタ。
【請求項８】
第２のトンネル障壁層および第２の電荷貯蔵層が、ナノ結晶層の下の対応する層に対して対称的にナノ結晶層上に配置される、請求項２に記載のトランジスタ。
【請求項９】
信号源は導電性コントロールゲートに接続されており、信号源は可変で、ソースとドレインとの間のピンチオフ特性を変調可能である、請求項８に記載のトランジスタ。
【請求項１０】
信号源はデジタルである、請求項８に記載のトランジスタ。
【請求項１１】
信号源はアナログである、請求項８に記載のトランジスタ。
【請求項１２】
半導体基板において電流導通のために必要に応じてバイアスがかけられる、間隔を置かれたソース電極およびドレイン電極を有する電子デバイスに、不揮発性メモリセルを形成する方法であって、ソースとドレインとの間隔は、静電気的に可変のピンチオフ特性を有するチャネルをその間に規定し、前記電子デバイスはさらに、基板上の電気的に分離された電荷貯蔵層と、電荷供給層に対して電子トンネリング関係にあるナノ結晶層とを有し、ナノ結晶層および電荷貯蔵層のうちの少なくとも１つはチャネルと静電気的に連通しており、前記電子デバイスはさらに、電荷貯蔵層およびナノ結晶層の双方と静電気的に連通する電圧制御可能ゲート電極を有し、前記方法は、
少なくともチャネルのピンチオフ特性に打ち勝つしきい値レベルの信号をゲート電極に印加することによって、電荷供給層とナノ結晶層との間で電子を移動させるステップと、
ソースとドレインとの間の電流導通を誘発することによってデバイスのメモリ状態を読出し、それによりチャネルの導電性を確立して、移動された電子を推測するステップとを含み、前記移動された電子は、再度移動されるまで、移動された位置にとどまり、移動された位置はメモリセルのメモリ状態を規定する、方法。
【請求項１３】
電子を移動させるステップは、ゲート電極上の電圧を２値信号として変えることによる、請求項１２に記載の方法。
【請求項１４】
電子を移動させるステップは、ゲート電極上の電圧を多値信号として変えることによる、請求項１２に記載の方法。
【請求項１５】
前記層を、半導体基板上のメサ構造として形成することによってさらに定義される、請求項１２に記載の方法。
【請求項１６】
前記チャネルをメサ構造に対して自己整合的に形成することによってさらに定義される、請求項１５に記載の方法。
【請求項１７】
半導体基板において電流導通のために必要に応じてバイアスがかけられる、間隔を置かれたソース電極およびドレイン電極を有する電子デバイスにおいて、電圧信号を増幅する方法であって、ソースとドレインとの間隔は、静電気的に可変のピンチオフ特性を有するチャネルをその間に規定し、前記電子デバイスはさらに、基板上の電気的に分離された電荷貯蔵層と、電荷供給層に対して電子トンネリング関係にあるナノ結晶層とを有し、ナノ結晶層および電荷貯蔵層のうちの少なくとも１つはチャネルと静電気的に連通しており、前記電子デバイスはさらに、電荷貯蔵層およびナノ結晶層の双方と静電気的に連通する電圧制御可能ゲート電極を有し、前記方法は、
少なくともチャネルのピンチオフ特性に打ち勝つしきい値レベルの可変電圧信号をゲー
ト電極に印加することによって、電荷貯蔵層とナノ結晶層との間で可変数の電子を移動させるステップを含み、デバイスのピンチオフ特性に打ち勝つ程度は、移動された電子の数を推測し、前記方法はさらに、
ソースとドレインとの間の電流導通を誘発することによってデバイスの導電性を感知するステップを含み、前記電流はチャネルの導電性によって変調され、それにより可変電圧信号を増幅する、方法。
【請求項１８】
電子を移動させるステップは、ゲート電極上の電圧をアナログ信号として変えることによる、請求項１７に記載の方法。
【請求項１９】
電子を移動させるステップは、ゲート電極上の電圧をデジタル信号として変えることによる、請求項１７に記載の方法。
【請求項２０】
前記層を、半導体基板上のメサ構造として形成することによってさらに定義される、請求項１７に記載の方法。
【請求項２１】
前記チャネルをメサ構造に対して自己整合的に形成することによってさらに定義される、請求項１７に記載の方法。
【国際調査報告】
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