(57)【要約】プレーナ・サーキュレータ・アセンブリは、第１の表面及び反対側の第２の表面を有する誘電体基板と、それぞれが、第１の表面上に配置された第１のフェライト収容パッドと、第２の表面上に配置された第２のフェライト収容パッドとを有する、複数のサーキュレータ回路と、複数の第１の開口部を有する第１の表面上に配置された第１のサブアセンブリ・ボードと、複数のフェライト磁石サブアセンブリであって、各フェライト磁石サブアセンブリが対応する第１の開口部に配置され、対応する第１のフェライト収容パッドに整列され、対応する第１のフェライト収容パッドに電磁気的に結合される、複数のフェライト磁石サブアセンブリとを含む。このアセンブリは、複数の第２の開口部を有する第２の表面上に配置された第２のサブアセンブリ・ボードと、複数のフェライトであって、各フェライトが、対応する第２の開口部に配置され、対応する第２のフェライト収容パッドに整列され、対応する第２のフェライト収容パッドに電磁気的に結合される、複数のフェライトとを更に含む。
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【特許請求の範囲】
【請求項１】
第１の表面及び反対側の第２の表面を有する誘電体基板と、
それぞれが、前記第１の表面上に配置された第１のフェライト収容パッドと、前記第２の表面上に配置された第２のフェライト収容パッドとを有する複数のサーキュレータ回路と、
複数の第１の開口部を有する前記誘電体基板の前記第１の表面上に配置された第１のサブアセンブリ・ボードと、
それぞれが、前記第１の開口部の対応する１つに配置され、前記第１のフェライト収容パッドの対応する１つに整列されて電磁気的に結合される複数のフェライト磁石サブアセンブリと、
複数の第２の開口部を有する前記誘電体基板の前記第２の表面上に配置された第２のサブアセンブリ・ボードと、
それぞれが、前記第２の開口部の対応する１つに配置され、前記第２のフェライト収容パッドの対応する１つに整列されて電磁気的に結合される複数のフェライトと、
を備えるプレーナ・サーキュレータ・アセンブリ。
【請求項２】
前記複数のフェライトのそれぞれは磁極片を更に備える、請求項１に記載のサーキュレータ・アセンブリ。
【請求項３】
前記磁極片はスチールである、請求項２に記載のサーキュレータ・アセンブリ。
【請求項４】
前記第１のサブアセンブリ・ボードに配置された第１のグランド・プレーンと、
前記第２のサブアセンブリ・ボードに配置された第２のグランド・プレーンと、
を更に備える、請求項１に記載のサーキュレータ・アセンブリ。
【請求項５】
前記複数のサーキュレータ回路のそれぞれは、前記第１の表面上に配置された第１の回路部と、前記第２の表面上に配置された第２の回路部とを更に備える、請求項１に記載のサーキュレータ・アセンブリ。
【請求項６】
前記第１のフェライト収容パッドは第１の複数の相互接続バイア接続部を備え、
前記第２のフェライト収容パッドは
第２の複数の相互接続バイア接続部を備え、
前記サーキュレータ・アセンブリは、それぞれが、前記第１の複数の相互接続バイア接続部の対応する１つに結合された第１の端部と、前記第２の複数の相互接続バイア接続部の対応する１つに結合された第２の端部とを有する複数の相互接続バイアを更に備える、
請求項１に記載のサーキュレータ・アセンブリ。
【請求項７】
前記複数のサーキュレータ回路のそれぞれは、
前記第１のフェライト収容パッド及び前記第２のフェライト収容パッドに結合された第１のポートと、
前記第１のフェライト収容パッド及び前記第２のフェライト収容パッドに結合された第２のポートと、
前記第１のフェライト収容パッド及び前記第２のフェライト収容パッドに結合された第３のポートと、
を更に備える請求項１に記載のサーキュレータ・アセンブリ。
【請求項８】
前記第１のポート、前記第２のポート及び前記第３のポートのそれぞれは、
第１のＲＦポート・バイア接続部を有する前記誘電体基板の前記第１の表面上に配置された第１の部分と、
第２のＲＦポート・バイア接続部を有する前記誘電体基板の前記第２の表面上に配置された第２の部分と、
前記第１のＲＦポート・バイア接続部に結合された第１の端部と、前記第２のＲＦポート・バイア接続部に結合された第２の端部とを有するＲＦポート・バイアと、
を備える、請求項７に記載のサーキュレータ・アセンブリ。
【請求項９】
前記ＲＦポート・バイアは、前記第１のサブアセンブリ・ボード及び前記第２のサブアセンブリ・ボードのうちの一方の外部表面に延びる、請求項８に記載のサーキュレータ・アセンブリ。
【請求項１０】
前記第１のサブアセンブリ・ボードに配置された第１のグランド・プレーンと、
前記第２のサブアセンブリ・ボードに配置された第２のグランド・プレーンと、
前記第１のポート、前記第２のポート及び前記第３のポートのそれぞれに隣接して配置されて、前記第１のグランド・プレーン及び前記第２のグランド・プレーンに結合された複数のモード抑制ポストのそれぞれに隣接して配置された第１の複数のモード抑制ポスト接続部と、
を更に備える、請求項８に記載のサーキュレータ・アセンブリ。
【請求項１１】
前記複数のサーキュレータ回路のそれぞれは、前記第１のポート、前記第２のポート及び前記第３のポートのそれぞれを前記第１のフェライト収容パッド及び前記第２のフェライト収容パッドに結合する複数のストリップライン伝送線を更に備える、請求項８に記載のサーキュレータ・アセンブリ。
【請求項１２】
前記ストリップライン伝送線のそれぞれは、
第１の複数の相互接続バイア接続部を有する前記第１の表面上に配置された第１のストリップライン回路部と、
第２の複数の相互接続バイア接続部を有する前記第２の表面上に配置された第２のストリップライン回路部と、
それぞれが、前記第１の複数の相互接続バイア接続部の対応する１つに結合された第１の端部と、前記第２の複数の相互接続バイア接続部の対応する１つに結合された第２の端部とを有する複数の相互接続バイアと、
を備える、請求項１１に記載のサーキュレータ・アセンブリ。
【請求項１３】
前記第１のポート、前記第２のポート及び前記第３のポートは、それぞれ、アンテナ・ポート、送信ポート及び受信ポートを備える、請求項７に記載のサーキュレータ・アセンブリ。
【請求項１４】
前記第１のポート、前記第２のポート及び前記第３のポートは、アンテナ・ポート、アイソレータ・ポート、及び、送信ポートと受信ポートとのうちの少なくとも一方を備える、請求項７に記載のサーキュレータ・アセンブリ。
【請求項１５】
第１の外部表面と、
前記第１の外部表面の反対側に配置された第２の外部表面と、
前記第１のポート、前記第２のポート及び前記第３のポートの少なくとも１つに結合された第１の端部と、該サーキュレータ・アセンブリの前記第１の外部表面上に配置された接続部に結合された第２の端部とを有する、前記第１のサブアセンブリ・ボードに配置された少なくとも１つの第１のＲＦポート・バイアと、
前記第１のポート、前記第２のポート及び前記第３のポートの少なくとも１つの別のものに結合された第１の端部と、前記第１の外部表面の反対側に位置する該サーキュレータ・アセンブリの前記第２の外部表面上に配置された接続部に結合された第２の端部とを有する、前記第２のサブアセンブリ・ボードに配置された少なくとも１つの第２のＲＦポート・バイアと、
を更に備える、請求項７に記載のサーキュレータ・アセンブリ。
【請求項１６】
前記少なくとも１つの第１のＲＦポート・バイア及び前記少なくとも１つの第２のＲＦポートは、銅メッキされたバイアを備える、請求項１５に記載のサーキュレータ・アセンブリ。
【請求項１７】
前記第１のフェライト収容パッドのそれぞれと、対応する第２のフェライト収容パッドのそれぞれとの間に配置された複数の相互接続バイアを更に備え、該相互接続バイアは、それぞれの第１のフェライト収容パッドを前記対応する第２のフェライト収容パッドに電磁気的に結合する、請求項１に記載のサーキュレータ・アセンブリ。
【請求項１８】
組み込みプレーナ・サーキュレータ・アセンブリを作製する方法であって、
第１の表面及び反対側の第２の表面を有するサーキュレータ・ボードを設けること、
前記サーキュレータ・ボード上に複数のサーキュレータ回路を形成することであって、それぞれが、前記第１の表面上に配置されたフェライト収容パッドと、前記第２の表面上の対応するフェライト収容パッドとを有する複数のサーキュレータ回路を形成すること、
第１のサブアセンブリに配置される複数のフェライト磁石サブアセンブリを設けること、
第２のサブアセンブリに配置される複数のフェライトを設けること、及び
前記フェライト磁石サブアセンブリが、前記サーキュレータ・ボードの前記第１の表面上に配置された対応するフェライト収容パッドに対して付勢され、前記フェライトが、前記サーキュレータ・ボードの前記第２の表面上の前記対応するフェライト収容パッドに対して付勢されるように、前記第１のサブアセンブリと前記第２のサブアセンブリとの間に前記サーキュレータ・ボードを接着すること、
を含む方法。
【請求項１９】
複数のサーキュラ回路を形成することは、
前記第１の表面及び前記第２の表面上にサーキュレータ回路部を形成することを含み、
前記サーキュレータ回路部のそれぞれが、第１のポート部、第２のポート部及び第３のポート部を備え、各ポート部が、対応するフェライト収容パッドにストリップライン回路によって結合される、請求項１８に記載の方法。
【請求項２０】
複数のサーキュラ回路を形成することは、
相互接続バイアを使用して前記第１の表面及び前記第２の表面上の前記サーキュレータ回路ポート部を接続することにより、第１のポート、第２のポート及び第３のポートを形成すること、及び
相互接続バイアを使用することによって、前記第１の表面及び前記第２の表面上の前記ストリップライン回路を接続すること、
を更に含む、請求項１９に記載の方法。
【請求項２１】
前記第１のサブアセンブリ・ボードに配置される少なくとも１つの第１のＲＦポート・バイアを形成することであって、それぞれの第１のＲＦバイアが、前記第１のポート、前記第２のポート及び前記第３のポートの１つに結合された第１の端部と、前記サーキュレータ・アセンブリの第１の外部表面上に配置された接続部に結合された第２の端部とを有すること、及び
前記第２のサブアセンブリ・ボードに配置される少なくとも１つの第２のＲＦバイアを形成することであって、各第２のＲＦバイアが、前記第１のポート、前記第２のポート及び前記第３のポートの１つに結合された第１の端部と、前記第１の外部表面の反対側に配置された前記サーキュレータ・アセンブリの第２の外部表面上に配置された接続部に結合された第２の端部とを有すること、
を更に含む、請求項２０に記載の方法。
【請求項２２】
前記ＲＦバイアを銅でメッキすることを更に含む、請求項２１に記載の方法。
【請求項２３】
過剰な銅メッキを取り除くために前記ＲＦバイアをカウンタドリルすることを更に含む、請求項２２に記載の方法。
【請求項２４】
接着することが、熱可塑材を使用して前記第１のサブアセンブリと前記第２のサブアセンブリとの間で前記サーキュレータ・ボードを粘着接着することを含む、請求項１８に記載の方法。
【請求項２５】
前記複数のサーキュレータ回路を対応する複数の個々のユニット・セルに分離することを更に含む、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、包括的には通信システムに関し、より詳細には、プレーナ・サーキュレータ及び作製方法に関する。
発明の背景
当技術分野で既知のように、レーダ又は通信システムのアンテナは、一般に、フィード回路と、反射器又は放射器と一般に呼ばれる少なくとも１つの導電部材とを含む。これも既知のように、アレイ・アンテナは、ＲＦ信号を同じ個々の放射器から受信でき又は同じ個々の放射器へ送信できるようにアレイに配置された複数の無線周波数（ＲＦ）サーキュレータを含むことができる。送信及び受信が同時に必要とされない用途では、信号の送信及び受信に放射器を共有することによって、アンテナのサイズの削減が可能になる。サーキュレータは送受信（Ｔ／Ｒ）素子とも呼ばれる。
【０００２】
また、これも当技術分野で既知のように、無線周波数（ＲＦ）サーキュレータは、第１のポート、第２のポート及び第３のポートを有する３ポート・デバイスである。従来のサーキュレータは、第１のポートに入力として印加されたＲＦ信号が第２のポートにのみ出力信号を供給するように方向性機能を提供する。同様に、第２のポートに入力として印加されたＲＦ信号は、第３のポートにのみ出力信号を供給し、第３のポートに入力として印加されたＲＦ信号は、第１のポートにのみ出力信号を供給する。
【０００３】
従来のサーキュレータは、通常、回路ボードに搭載可能なディスクリート・デバイスとして提供される。従来のサーキュレータはディスクリート・デバイスを含むので、高密度電子機器パッケージングに最適なフォーム・ファクタを提供していない。民生用の用途では、ＲＦ回路をロー・プロファイルで低コストのパッケージに統合することが望ましい場合が多い。例えば、このようなデバイスは市販の携帯電話に望ましい。軍事的な地上及び航空用途では、複数のボード層を有するタイル・アレイが必要となる。更に、これらの用途では、対応する放射器用に多数のサーキュレータを必要とすることが多いロー・プロファイルで低コストのアレイも必要となる。従来のシステムでは、サーキュレータは、送受信（Ｔ／Ｒ）モジュールに個別にパッケージされることが多く、それによって、モジュール・コストが増加し、アンテナ・パターンの隣接するローブからの干渉に起因するアレイ走査堆積対周波数特性を低減するために、ユニット・セル・フットプリントが増加する。
【０００４】
従来の一方法（ディスクリート法と呼ばれる）は、ガウス化（すなわち磁化）された磁石を有する個々のサーキュレータを作製するステップと、それぞれの個々のサーキュレータを誘電キャリア又は金属キャリアに組み込むステップとを含む。この方法は、ＲＦ回路を完成するのに、正確な整列とリボン（又はワイヤ）・ボンディングを必要とする。更に、ガウス化された磁石は個別に磁化されなければならず、作製中に高いラミネーション温度にさらされる。その結果、磁石は部分的に磁化されないため、サーキュレータの性能に悪影響を与える一様でない磁化を招く。この影響はアレイ全体にわたる磁石の位置の関数である。それぞれの個別のサーキュレータを誘電キャリア又は金属キャリアに組み込むには、サーキュレータの伝送線ポートとキャリアの伝送線ポートとの間の個別の正確な整列が必要とされる。ＲＦ回路を完成するためのサーキュレータの伝送線とボードの伝送線との間のリボン（又はワイヤ）・ボンディングには、はんだ付け又はボンディング用の特別なメッキ（例えば、金メッキ）が必要とされる。その結果、ＲＦ伝送線に寄生リアクタンスを加えるプロセス変動によって、ＲＦ帯域幅が削減され、信号損失が増加する。
【０００５】
したがって、リボン又はワイヤ・ボンディングのステップを不要とし、整列の許容誤差を低減し、且つ、ラミネーション及び処理の後に磁石を磁化（ガウス化）することが望ましい。更に、Ｔ／Ｒモジュールの占有面積を削減することによりアンテナ・ユニット・セルの間隔を削減して、より大きな走査体積を提供することも望ましい。更に、サーキュレータを環境から密封することや、複数のサーキュレータと共にプレーナ・アセンブリを作製して個々のサーキュレータを低コストで大量に作製することも望ましい。
【０００６】
発明の概要
本発明によれば、プレーナ・サーキュレータ・アセンブリは、第１の表面及び反対側の第２の表面を有する誘電体基板と、それぞれが、第１の表面上に配置された第１のフェライト収容パッドと第２の表面上に配置された第２のフェライト収容パッドとを有する複数のサーキュレータ回路と、第１のサブアセンブリ・ボードとを有する。第１のサブアセンブリ・ボードは第１の表面上に配置され、複数の第１の開口部と、それぞれが、対応する第１の開口部に配置され、対応する第１のフェライト収容パッドに整列され、対応する第１のフェライト収容パットに電磁気的に結合される複数のフェライト磁石サブアセンブリとを含む。更に、このアセンブリは、複数の第２の開口部を有する第２の表面上に配置された第２のサブアセンブリ・ボードと、それぞれが、対応する第２の開口部に配置され、対応する第２のフェライト収容パッドに整列され、対応する第２のフェライト収容パッドに電磁気的に結合される複数のフェライトとを含む。
【０００７】
この配置は、それぞれの個々のサーキュレータを誘電体担体又は金属担体に組み込むことによって個々のサーキュレータの作製を不要とする。更に、このような配置は、エポキシ及び／又ははんだを使用することにより、サーキュレータを固定した向きに取り付けてＲＦ回路を完成させるための正確な整列やリボン（又はワイヤ）・ボンディングをも不要とする。このような配置においては、複数のロー・プロファイルのサーキュレータが、標準的なプリント配線ボード（ＰＷＢ）プロセス及び表面実装技術（ＳＭＴ）プロセスを使用する１つの接着ステップで、多層ラミネートに組み込まれる。例えば、この配置は、より大きなレーダ走査体積を提供するために、Ｔ／Ｒモジュールの占有面積を削減することによってアンテナ・ユニット・セルの間隔を削減する。
【０００８】
本発明の更なる態様によれば、プレーナ・サーキュレータ・アセンブリは、第１のサブアセンブリ・ボードに配置された少なくとも１つの第１のＲＦポート・バイアを含む。それぞれの第１のＲＦポート・バイアは、第１のポート、第２のポート及び第３のポートの対応する１つに結合された第１の端部と、サーキュレータ・アセンブリの第１の外部表面上に配置された接続部に結合された第２の端部とを有する。プレーナ・サーキュレータ・アセンブリは、第２のサブアセンブリ・ボードに配置された少なくとも１つの第２のＲＦポート・バイアを更に含む。それぞれの第２のＲＦバイアは、第１のポート、第２のポート及び第３のポートの１つに結合された第１の端部と、第１の外部表面の反対側に配置されたサーキュレータ・アセンブリの第２の外部表面上に配置された接続部に結合された第２の端部とを有する。このような配置により、サーキュレータを環境から密封するように接着することができる。
【０００９】
本発明の更なる態様によれば、組み込みプレーナ・サーキュレータ・アセンブリを作製する方法は、第１の表面及び反対側の第２の表面を有するサーキュレータ・ボードを設けること、サーキュレータ・ボードに配置された複数のサーキュレータ回路を形成することであって、各サーキュレータ回路が、第１の表面上に配置されたフェライト収容パッドと、第２の表面上の対応するフェライト収容パッドとを有する複数のサーキュレータ回路を形成すること、第１のサブアセンブリに配置される複数のフェライト磁石サブアセンブリを設けることを含む。更に、この方法は、第２のサブアセンブリに配置される複数のフェライトを設けること、及び、フェライト磁石サブアセンブリがサーキュレータ・ボードの第１の表面上に配置された対応するフェライト収容パッドに対して付勢され、フェライトがサーキュレータ・ボードの第２の表面上の対応するフェライト収容パッドに対して付勢されるように、第１のサブアセンブリと第２のサブアセンブリとの間にサーキュレータ・ボードを接着することを含む。このような技法により、リボン又はワイヤ・ボンディングのステップが不要とされ、整列公差が低減され、ラミネーションのステップ及び処理のステップの後に磁石を磁化することができる。
【００１０】
本発明の別の態様によれば、組み込みプレーナ・サーキュレータ・アセンブリを作製する方法は、複数のサーキュレータ回路を対応する複数の個々のユニット・セルに分離することを更に含む。この技法により、個々のサーキュレータを、ロー・プロファイルのパッケージで低コストに且つ大量に作製することができる。
【００１１】
フェーズド・アレイはコストが比較的高かったため、最も特殊化された用途以外のすべての用途においてフェーズド・アレイが使用できなかった。アセンブリ及びコンポーネントのコスト（特に、サーキュレータを含む能動送受信モジュール）は主なコスト上昇要因である。フェーズド・アレイのコストは、バッチ処理を利用すること、並びに、コンポーネント及びアセンブリの接触労働を最小にすることによって削減することができる。一つの実施の形態においては、典型的には、Ｔ／Ｒモジュール内に配線されたディスクリート・コンポーネントであるサーキュレータがポリテトラフルオロエチレン（ＰＴＦＥ）誘電体ラミネートに組み込まれ、したがって、Ｔ／Ｒモジュールのコスト及び複雑度が削減される。更に、単一のプレーナ・アセンブリにサーキュレータのアレイを含めることによって、フェーズド・アレイのユニット・セルのサイズが削減される。組み込みプレーナ・サーキュレータはＰＷＢ業界に共通の高温の接着剤で作製され、サーキュレータの磁石は好都合なことに接着後に磁化される。その結果、プレーナ・アレイ配置において、コンパクトで密封された低コストで高性能なサーキュレータのアレイが得られる。個々のサーキュレータは、個々のユニット・セルへの分離を容易にするよう、単一のサーキュレータ・ボード上に複数のサーキュレータを離間して配置することによって、大量に作製される。
【００１２】
本発明の上記特徴及び本発明自体は、図面の以下の説明から一層十分に理解することができる。
発明の詳細な説明
本発明のレーダ・システムを説明する前に、本明細書では、特定のアレイ形状を有するサーキュレータ・ボードを参照することがあることに留意すべきである。もちろん、当業者には、本明細書で説明する技法がさまざまなサイズ及び形状のサーキュレータ・ボードに適用可能であることが理解されよう。したがって、本明細書の以下で提供する説明は、長方形のユニット・セルの状況で本発明の概念を説明しているが、この概念が、対応するサーキュレータ・ボードのアレイ配置を有する他のサイズ及び形状のアレイ・アンテナにも等しく適用されることが当業者には理解されることに留意すべきである。この対応するサーキュレータ・ボードのアレイ配置には、長方形、円形、正方形、正三角形、二等辺三角形、螺旋構造等の他の任意の格子構造が含まれるが、これらに限定されるものではない。各組み込みサーキュレータは、各アンテナ素子のユニット・セル領域の一部を占有する。本発明の組み込みプレーナ・サーキュレータ手法は、軍用無線又は民生用無線の用途向けの直線状又は環状の有極フェーズド・アレイに適用可能である。
【００１３】
また、本明細書では、特定のタイプ、サイズ及び形状の放射素子を含むアレイ・アンテナも参照することがある。例えば、一つのタイプの放射素子は、正方形の形状と、特定の周波数（例えば、１０ＧＨｚ）での動作に適合したサイズとを有する、いわゆるパッチ・アンテナ素子である。もちろん、当業者には、他の形状及びタイプのアンテナ素子も使用できること、及び、１つ又は複数の放射素子のサイズをＲＦ周波数範囲のあらゆる周波数（例えば、約１ＧＨｚ〜約１００ＧＨｚの範囲のあらゆる周波数）での動作に選択できるということが理解されよう。本発明のアンテナに使用できる放射素子のタイプには、ノッチ素子、ダイポール、スロットその他のサーキュレータに結合可能な、当業者に既知のあらゆる放射素子が含まれるが、これらに限定されるものではない。
【００１４】
ここで図１を参照すると、本発明による、信号の送受信用の組み込みプレーナ・サーキュレータ・アセンブリ１０を含むレーダ・システム又は通信システム１００の例示の実施の形態が示されている。レーダ・システム又は通信システム１００は、複数の放射素子１２ａ〜１２ｎ（放射素子１２と総称する）を有するアンテナ・アレイ１６を含む。この組み込みプレーナ・サーキュレータ・アセンブリ１０は、複数の送受信（Ｔ／Ｒ）モジュール１４ａ〜１４ｎ（Ｔ／Ｒモジュール１４と総称する）を含む。放射素子１２は対応するＴ／Ｒモジュール１４ａ〜１４ｎに結合されている。これらの対応するＴ／Ｒモジュール１４ａ〜１４ｎのそれぞれは、送信経路における複数の増幅器２４ａ〜２４ｎ及び複数の位相シフタ２２ａ〜２２ｎ、並びに、受信経路における複数の増幅器２０ａ〜２０ｎ、複数の減衰器２６ａ〜２６ｎ及び複数の位相シフタ２８ａ〜２８ｎにそれぞれ結合されている。レーダ・システムでは、例えば、和チャンネル・ビームフォーマ（図示せず）及び差チャンネル・ビームフォーマ（図示せず）の放射素子によってＴ／Ｒモジュール１４を共有することができる。
【００１５】
次に図２を参照すると、組み込みプレーナ・サーキュレータ・アセンブリ１０は、サーキュレータ回路ボード４２上に配置された上部ボード・サブアセンブリ４０を含む。サーキュレータ回路ボード４２は下部ボード・サブアセンブリ４４上に配置されている。上部ボード・サブアセンブリ４０は、フェライト５２上に配置された磁石５０を含む複数のフェライト磁石サブアセンブリ４８を収容するように適合された複数の２段の陥凹キャビティ４６を含む。
【００１６】
上部ボード・サブアセンブリ４０は、複数の放射器（図示せず）に接続するように適合された複数のアンテナ・ポート・バイア６２を更に含む。サーキュレータ回路ボード４２は、複数のアンテナ・ポート・バイア６２及び複数のフェライト磁石サブアセンブリに結合されている複数のサーキュレータ・ボード・ユニット・セル５４ａ〜５４ｎ（ユニット・セル５４と総称する）を備える。下部ボード・サブアセンブリ４４は、フェライト磁極片アセンブリ５９を収容するように適合された複数の陥凹キャビティ５８を含む。複数のフェライト磁極片アセンブリ５９は、対応する複数の磁極片５７上に配置された複数のフェライト５６を含む。磁極片５７は、本明細書では、例えば、フェライト５６の直径とほぼ同じ直径を有し且つフェライト５６のそれぞれに接着されるスチール磁極片５７である。下部ボード・サブアセンブリ４４は、複数の受信ポート・バイア６４及び送信ポート・バイア６６を更に含む。これらの受信ポート・バイア６４及び送信ポート・バイア６６は、受信フィード回路及び送信フィード回路（図示せず）を複数のサーキュレータ・ボード・ユニット・セル５４上の各ポートに結合するように適合されている。フェライト磁極片アセンブリ５９を形成する下部フェライト５６及び磁極片５７をフェライト磁極片磁石アセンブリと取り替えることができること、及び、上部フェライト磁石サブアセンブリ４８に磁極片（図示せず）を追加して、帯域幅を改善し且つ損失を低減できることが、当業者には理解されよう。
【００１７】
特定の一つの実施の形態では、サーキュレータ回路は、銅で被覆されたＰＴＦＥ（ポリテトラフルオロエチレン）基板、例えば、Ｒｏｇｅｒｓ  ３０１０（ロジャーズ社によって製造された高周波回路の材料）の両面に、エッチングされた銅回路を含み、上部ボード・サブアセンブリ４０及び下部ボード・サブアセンブリ４４はＰＴＦＥから作製される。別の実施の形態では、フェライト５２の材料にはガーネットが含まれ、磁石５０の材料にはサマリウム・コバルト（ＳｍＣｏ）が含まれる。磁石５０は、各サーキュレータ・ボード・ユニット・セル５４に静的（ＤＣ）な磁界を供給してサーキュレータの動作を生じさせる。組み込みプレーナ・サーキュレータ・アセンブリ１０の代替的な実施の形態で使用される他の例示の材料及び特性を表１に列挙する。
【００１８】
【表１】
2005523627.tif 000003
ここで、
εｒは誘電定数、ｔａｎδは材料の損失のタンジェント、Ｈｄｃは静的（ＤＣ）な磁界であり、４１０スチールは磁極片を設けるのに使用される典型的なスチール材である。
【００１９】
次に図３Ａを参照すると、サーキュレータ・ボード・ユニット・セル５４は、サーキュレータ・ボード４２の絶縁誘電体４３によって分離された上部表面回路部６８ｕ及び対応する下部表面回路部６８ｌを含む。上部表面回路部６８ｕは、ストリップライン回路８４ｕによって上部サーキュレータ接合部７６ｕ（上部フェライト収容パッドとも呼ぶ）に結合された第１のポート部７０ｕを含む。上部サーキュレータ接合部７６ｕは、ストリップライン回路８６ｕによって第２のポート部７２ｕに結合され、別のスリップライン回路８２ｕによって第３のポート部７４ｕに結合される。第１のポート部７０ｕは接続部９１ＴＸを含み、第２のポート部７２ｕは接続部９１ＲＸを含み、第３のポート部７４ｕは接続部９１Ａを含む。
【００２０】
下部表面回路部６８ｌは、ストリップライン回路８４ｌによって下部サーキュレータ接合部７６ｌ（下部フェライト収容パッド７６ｌとも呼ぶ）に結合された第１のポート部７０ｌを含む。下部サーキュレータ接合部７６ｌはストリップライン回路８６ｌによって第２のポート部７２ｌに結合され、別のスリップライン回路８２ｌによって第３のポート部７４ｌに結合される。第１のポート部７０ｌは接続部９１ＴＸを含み、第２のポート部７２ｌは接続部９１ＲＸを含み、第３のポート部７４ｌは接続部９１Ａを含む。接続部９１ＲＸ、９１ＴＸ、９１Ａは、これらのバイアが作製されるとき、メッキされたＲＦバイア９０ＲＸ、９０ＴＸ及び９０Ａに結合される。上部表面回路６８ｕ、下部表面回路６８ｌ、上部サーキュレータ接合部７６ｌ及び下部サーキュレータ接合部７６ｕは、複数の相互接続バイア接続部７９ａ〜７９ｎ（相互接続バイア接続部７９と総称する）を含む。
【００２１】
次に、図３Ａのサーキュレータ・ボード・ユニット・セル５４の異なる素子を示す図３Ｂを参照する。これらの素子は明確にするために個別に図示されている。メッキされた複数の相互接続バイア７８ａ〜７８ｎが、上部表面回路６８ｕ上のストリップライン回路８２ｕ、８４ｕ、８６ｕを、下部表面回路６８ｌ上の対応する回路素子に接続する。明確にするために、メッキされた相互接続バイア７８ａ〜７８ｎのすべてが図示されているわけではない。メッキされた相互接続バイア７８ａ〜７８ｎは、複数の相互接続バイア接続部７９に結合されている。このように、上部表面回路６８ｕ及び下部表面回路６８ｌはメッキされた相互接続バイア７８と電気的に相互接続され、ユニット・セル５４のそれぞれについて、等価な「より厚い」ＲＦ回路を形成する。このより厚いＲＦ回路は伝送線８２、８４、８６と呼ばれ、これらの伝送線は、サーキュレータ接合部７６又はフェライト収容パッド７６と呼ばれる相互接続されたサーキュレータ接合部７６ｕ及び７６ｌに接続される。メッキされた相互接続バイア７８ａ〜７８ｎは、回路ボード４２の作製期間に形成される（図７のステップ２０２との関係で後に詳述する）。上部表面回路６８ｕ及び下部表面回路６８ｌは、複数のモード抑圧ポスト接続部８１を含む。
【００２２】
次に、図３Ａのサーキュレータ・ボード・ユニット・セル５４の異なる素子を示す図３Ｃを参照する。これらの素子は明確にするために別々に示されている。複数のモード抑制ポスト８０が上部表面回路部６８ｕと下部表面回路部６８ｌとの間に配置される。明確にするために、複数のモード抑制ポスト８０のすべてが図示されているわけではない。更に、ＲＦ回路は、各ユニット・セル５４について、受信ポートＲＦバイア９０ＲＸ、アンテナ・ポートＲＦバイア９０Ａ及び送信ポートＲＦバイア９０ＴＸ（これら３つのバイアをＲＦバイア９０と総称する）を含む。図３Ｃは、明確にするために、図３Ｂのメッキされた複数の相互接続バイア７８ａ〜７８ｎなしに図示されている。このように、上部表面回路６８ｕ及び下部表面回路６８ｌは、メッキされたＲＦバイア９０ＲＸ、９０ＴＸ、及び９０Ａと電気的に相互接続され、ユニット・セル５４のそれぞれについて、等価な「より厚い」ＲＦ回路を形成し、特に、伝送線８２〜８６を介してサーキュレータ接合部７６（フェライト収容パッド７６）に接続された第１のポート７０、第２のポート７２及び第３のポート７４を形成する。一つの実施の形態においては、第１のポート７０は送信ポートであり、第２のポート７２は受信ポートであり、第３のポート７４はアンテナ・ポートである。送信ＲＦポート・バイア９０ＴＸ又は受信ＲＦポート・バイア９０ＲＸを抵抗負荷に終端することによって、組み込みプレーナ・アイソレータを提供できることが当業者には理解されよう。ＲＦバイア９０は、上部ボード・サブアセンブリ４０、サーキュレータ回路ボード４２及び下部ボード・サブアセンブリ４４に配置される。明確にするために、ＲＦバイア９０Ａ、９０ＲＸ、９０ＴＸは、それぞれ、上部ボード・サブアセンブリ４０及び下部ボード・サブアセンブリ４４の外部表面の接続部に終端されるようには図示されていない。
【００２３】
サーキュレータ・ボード４２は複数のモード抑制ポスト８０（図３Ｃ）を含む。これらの複数のモード抑制ポスト８０は、例えば、回路部７０ｕ、７２ｕ、７４ｕを部分的に取り囲む環状パターンに配置された第１の端部と、回路部７０ｌ、７２ｌ、７４ｌを部分的に取り囲む環状パターンに配置された第２の端部とを有する。モード抑制ポスト８０は、グランド・プレーン９８、９９（図４）に結合されているメッキされたバイアを含み、各ＲＦポートについて、対応するポート・バイア９０と組み合わされて擬似同軸ＲＦ伝送線を提供する。明確にするために、モード抑制ポスト８０はグランド・プレーン９８、９９に結合されるようには図示されていない。ＲＦバイア９０及びモード抑制ポスト８０はサブアセンブリが接着された後に形成される（ステップ２２２〜２２８と関連させて後に詳述する）。
【００２４】
特定の一つの実施の形態においては、上部表面回路６８ｕ及び対応する下部表面回路６８ｌはエッチングされた銅回路であり、サーキュレータ・ボード４２は約０．００５インチの厚さであり、接続部７９、８１、９１ＲＸ、９１ＴＸ、９１Ａはメッキされたスルーホールであり、フェライト収容パッド７６は約０．２インチの直径を有する。
【００２５】
ここで、同じ参照番号が図３の同じ要素を指す図４を参照すると、上部ボード・サブアセンブリ４０及び下部ボード・サブアセンブリ４４（図２）を含む線４−４に沿う図３Ａの断面図が示されている。個々のサーキュレータ・ユニット・セル５４は、サーキュレータ回路ボード４２上に配置されたフェライト５２上に位置する磁石５０を含む。ユニット・セル５４は、アンテナ・ポート７４ｕ、７４ｌ（図３Ｃ）と、メッキされた相互接続バイア７８ａ〜７８ｎと、ストリップライン回路８２（図３Ｃ）によってサーキュレータ接合部７６（図３Ｂ）に結合されたモード抑制ポスト８０及びＲＦバイア９０Ａと、ストリップライン回路８６（図３Ａ）によってサーキュレータ接合部７６に結合された受信ポート７２ＲＦバイア９０ＲＸと、送信ポートＲＦバイア（図示せず）とによって形成された擬似同軸伝送線を含む。アンテナ・ポートＲＦバイア９０Ａは、上部ボード・サブアセンブリ４０におけるメッキされた部分９２Ａと、下部ボード・サブアセンブリ４４におけるカウンタドリルされた部分９４Ａとを含む。受信ポートＲＦバイア９０ＲＸは、下部ボード・サブアセンブリ４４におけるメッキされた部分９２ＲＸと、上部ボード・サブアセンブリ４０におけるカウンタドリルされた部分９４ＲＸとを含む。上部ボード・サブアセンブリ４０はグランド・プレーン９８を含み、下部ボード・サブアセンブリ４４は別のグランド・プレーン９９を含む。これらのグランド・プレーン９８、９９は、上部表面回路部６８ｕ及び下部表面回路部６８ｌによって形成されたストリップライン回路を完成させる。送信ポートＲＦバイアは、下部ボード・サブアセンブリ４４におけるメッキされた部分（図示せず）と、上部ボード・サブアセンブリ４０におけるカウンタドリルされた部分（図示せず）とを含む。
【００２６】
動作において、受信信号はアンテナ放射器（図示せず）からアンテナ・ポートＲＦバイア９０Ａを通り、ストリップライン回路８２を通ってサーキュレータ接合部７６に結合され、サーキュレータ接合部７６において、既知のサーキュレータ動作により制御された信号は、ストリップライン回路８６を介して受信ポートＲＦバイア９０ＲＸに送られる。受信ポートＲＦバイア９０ＲＸは受信信号を受信機回路（図示せず）に結合する。送信信号は送信機回路（図示せず）からサーキュレータ接合部７６へのストリップライン回路８４を介して送信ポートＲＦバイアに結合され、サーキュレータ結合部７６において、既知のサーキュレータ動作によって制御された信号は、ストリップライン回路８２を介して、アンテナ放射器（図示せず）に結合されたアンテナ・ポートＲＦバイア９０Ａに送られる。
【００２７】
次に、同じ参照番号が図４の同じ要素を指す図４Ａにおいて、ＲＦバイア９０（本明細書では、受信ＲＦバイア又は送信ＲＦバイアを表す）は、下部ボード・サブアセンブリ４４に実質的に配置されたメッキされた部分９２と、カウンタドリルされた部分９４とを含む。上部表面回路部６８ｕとの上部相互接続部９６ｕ、及び、下部表面ストリップライン回路６８ｌとの下部相互接続部９６ｌは、バイア９０の穴が開けられてメッキされるときに形成される。その後の動作において、ＲＦバイア９０はカウンタドリルされて、不要のＲＦ効果を除去するために、カウンタドリルされた部分９４のメッキを取り除く。アンテナＲＦバイアのメッキされた部分９２Ａは上部ボード・サブアセンブリ４０に実質的に配置され、図４Ａを１８０度回転すると、ＲＦバイアのメッキされた部分９２Ａが示されることが理解されよう。
【００２８】
次に、同じ参照番号が図２の同じ要素を指す図５において、接着前に、上部ボード・サブアセンブリ４０は、複数のフェライト磁石サブアセンブリ４８が圧入される複数のキャビティ４６ａ〜４６ｎを含む。下部ボード・サブアセンブリ４４、上部ボード・サブアセンブリ４０及びサーキュレータ回路ボード４２が一体に接着される前には、フェライト磁石サブアセンブリ４８は上部ボード・サブアセンブリ４０から盛り上がっている（すなわち、キャビティ４６よりも高い）。温度及び圧力の下で接着された後、フェライト磁石サブアセンブリ４８はサーキュレータ接合部７６と接触させられる。
【００２９】
次に、同じ参照番号が図２の同じ要素を指す図６において、接着前に、下部ボード・サブアセンブリ４４は、複数のフェライト磁極片アセンブリ５９（図２）が圧入される複数のキャビティ５８ａ〜５８ｎを含む。下部ボード・サブアセンブリ４４、上部ボード・サブアセンブリ４０及びサーキュレータ回路ボード４２が一体に接着される前には、フェライト磁極片アセンブリ５９は下部ボード・サブアセンブリ４４から盛り上がっている（すなわち、キャビティ５８よりも高い）。温度及び圧力の下で接着された後、フェライト５６はフェライト収容パッド７６と接触させられる。
【００３０】
ここで図７を参照すると、フロー図は、図１の組み込みプレーナ・サーキュレータ・アセンブリ１０を作製する例示的なステップを示している。この手順はステップ２００で開始し、次いで、ステップ２０２において、サーキュレータ・ボード４２上の相互接続バイア７８ａ〜７８ｎ（図３）の穴が開けられてメッキされる。一例では、サーキュレータ・ボードは５ミルのＰＴＦＥ基板であり、（典型的には、０．５オンスの銅メッキに関連する）±０．５ミルの回路エッチング公差が使用される。
【００３１】
ステップ２０４において、既知のＰＷＢ技法を使用して、上部表面回路部６８ｕ（図３）及び下部表面回路６８ｌがサーキュレータ基板４２上に像形成されてエッチングされる。これら２つの回路部６８ｕ、６８ｌは、ステップ２０２で形成された、メッキされた相互接続バイア７８ａ〜７８ｎによって電気的に接続される。
【００３２】
ステップ２０６において、フェライト５２上に磁石５０を接着することによってフェライト磁石サブアセンブリ４８が作製される。一つの実施の形態においては、磁石５０及びフェライト５２は高温のはんだを用いてはんだ付けされる。磁石５０は本プロセスにおけるこのステップで磁化される必要はない。
【００３３】
ステップ２０８において、上部ボード・サブアセンブリ４０が、複数のフェライト磁石サブアセンブリ４８を収容するように適合された２段の陥凹キャビティ４６を形成するよう、少なくとも２つの層にカットアウトを有するＰＴＦＥ材の層を使用して作製される。ステップ２１０において、フェライト磁石サブアセンブリ４８が２段の陥凹キャビティ４６に圧入され、接着ステップ２２０までアセンブリ４８を固定的に保持する。一つの実施の形態では、アセンブリ４８はピック・アンド・プレース組み立て法を使用して圧入される。プレーナ・サーキュレータ・アセンブリ１０がステップ２２０で接着された後にフェライト磁石サブアセンブリ４８とフェライト収容パッド７６との間で信頼性のある接触を確保するために、２段のキャビティ４６は、フェライト磁石サブアセンブリがぴったりと適合し且つキャビティ４６から盛り上がるような直径と深さを有する。
【００３４】
ステップ２１１において、磁極片５７が例えば高温はんだを使用することによってフェライト５６に接着され、フェライト磁極片アセンブリ５９（図２）が提供される。
ステップ２１２において、下部ボード・サブアセンブリ４４が、複数のフェライト磁極片アセンブリ５９を収容するように適合された陥凹キャビティ５８を形成するよう、少なくとも１つの層にカットアウトを有するＰＴＦＥ材の層を使用して作製される。一つの実施の形態では、下部ボード・サブアセンブリは、オプションの追加の磁石のための２段の陥凹キャビティを持つよう作製される。
【００３５】
ステップ２１４において、フェライト磁極片アセンブリ５９が陥凹キャビティ５８に圧入され、接着ステップ２２０までフェライト磁極片アセンブリ５９を固定して保持する。一つの実施の形態では、フェライト磁極片アセンブリ５９はピック・アンド・プレース組み立て法を使用して圧入される。代わりの実施の形態では、高性能用途向けに帯域幅を改善して損失を低減するために、追加の磁石（図示せず）がフェライト磁極片アセンブリ５９に接着される。この追加の磁石を収容するために、下部ボード・アセンブリ４４は２段の陥凹キャビティ（図示せず）を含む。
【００３６】
ステップ２１６において、フェライト磁石サブアセンブリ４８及びフェライト磁極片アセンブリ５９とそれぞれ整列されたカットアウトを有する上部粘着接着シート４１及び下部粘着接着シート４５が、サーキュレータボード４２の各側に配置される。一つの実施の形態においては、粘着接着シート４１、４５はフッ素化エチレンプロピレン（ＦＥＰ）等の熱可塑材を含む。粘着接着シート４１、４５を提供するのに、（Ｗ．Ｌ．ゴア・アンド・アソシエーツ社によって製造された）Ｓｐｅｅｄｂｏａｒｄ−Ｃ（登録商標）等の熱硬化材を含むがこれに限定されない、ＰＷＢ業界では広く使用されている他の材料も使用可能である。粘着接着シート４１、４５は事前に穴が開けられ、ＲＦ信号の損失を低減するためにフェライト・ディスクとフェライト磁石サブアセンブリ４８との間でサーキュレータ接合部と直接接触させられる。
【００３７】
ステップ２１８において、２つのサブアセンブリ４０、４２がサーキュレータ・ボード４２と整列される。一つの実施の形態では整列ピンが使用される。
ステップ２２０において、組み込みプレーナ・サーキュレータ・アセンブリ１０が温度及び圧力の下で接着される。ラミネーション・サイクル・パラメータは、使用される特定の材料に依存して、温度では約２５０°Ｆ〜約６５０°Ｆに及び、圧力では約１００ｐｓｉ〜約３００ｐｓｉに及ぶ。このステップでは、多層ストリップライン回路アセンブリの作製に柔軟性を提供するために、高温の熱可塑性樹脂系接着剤が使用される。連続的なラミネーションを使用して、複雑なアーキテクチャを有する多層プリント回路ボードを作製することが多い。この技法は、最も高温の接着剤で開始して、順次、多層ラミネーションでサブアセンブリを作製することを必要とする。引き続くラミネーションは、先に作製された接着ラインの再融解を防止するために、次第に低温で行われる。ある層から別の層へのラミネーションに使用される例示の材料には熱可塑材及び熱硬化材が含まれる。熱硬化材は、一旦硬化すると、軟化したり再融解したりすることがなく、したがって、連続的なラミネーション・プロセスの最初のラミネーションに好ましい選択肢であり得る。熱可塑材は、その融解温度に達する毎に軟化する。したがって、熱可塑材を使用すると、その後の作製ステップの融解温度は、先に施された熱可塑材の融解温度未満に維持されるべきである。一つの実施の形態では、各ユニット・セルを（Ｘバンドの用途では）隣接のユニット・セル５４から０．５９０インチ及び０．６８０インチだけ離して三角形の格子状に配置し、Ｒｏｇｅｒｓ  ３０１０の１８インチ×２４インチのシートを使用して、単一の接着動作で、例えば８７５個のサーキュレータが形成されて組み込まれる。プレーナ・サーキュレータの設計はＳバンドからＫａバンドを含む範囲にわたって実用的であることが当業者には理解されよう。一つの実施の形態では、３つのサブアセンブリ４０、４２、４４は、整列取り付け具に所定の位置でこれらのアセンブリを保持するのに使用される、回路領域の外部に位置する基準穴（図示せず）を含む。
【００３８】
ステップ２２２においては、プレーナ・サーキュレータ・アセンブリ１０がラミネートされた後、受信ポートＲＦバイア９０ＲＸ、アンテナ・ポートＲＦバイア９０Ａ及び送信ポートＲＦバイア９０ＴＸのためのＲＦバイアの穴が、サーキュレータ・アセンブリ１０を貫通して開けられる。
【００３９】
ステップ２２３においては、プレーナ・サーキュレータ・アセンブリ１０がラミネートされた後、受信ポートＲＦバイア９０ＲＸ、アンテナ・ポートＲＦバイア９０Ａ及び送信ポートＲＦバイア９０ＴＸのためのモード抑制ポストの穴が、サーキュレータ・アセンブリ１０を貫通して開けられる。ステップ２２４において、ステップ２２２、２２３で穴が開けられたＲＦバイア９０及びモード抑制ポストが、既知の技法を使用してメッキされる。一つの実施の形態では、バイア９０は銅メッキされる。
【００４０】
ステップ２２６において、回路がアセンブリ１０の両外表面に像形成されてエッチングされる。ステップ２２８において、未終端のメッキされたバイア部分がＲＦ信号を通してリアクティブなスタブとして機能しないように、バイア・スタブ９４の穴が既知の深座ぐり（深さドリルとも呼ぶ）技法を使用して開けられ、過剰なメッキ材が除去される。
【００４１】
ステップ２３０において、磁石５０が個々に又は一括してガウス化（すなわち磁化）され、サーキュレータの動作をサポートするのに必要な直流（ＤＣ）磁界を提供する。ステップ２２０の接着動作の後に、磁石５０を飽和するまでガウス化することによって、磁石５０は接着温度の影響に起因して所要の磁界強度を失わうことがない。一つの実施の形態では、磁石５０は、プレーナ・サーキュレータ・アセンブリ１０を電磁石の磁極間で適切な向きに配置することによってガウス化される。
【００４２】
ステップ２３２において、組み込みプレーナ・サーキュレータ・アセンブリ１０の作製が完了する。上述したように、ユニット・セル５４が個々のコンポーネントとして使用される場合、サーキュレータ・アセンブリ１０は最終アセンブリからユニット・セル（すなわち、個々のサーキュレータ）を分離するように更に処理される。個々のコンポーネントの製造を容易にするために、全体のボード・レイアウトは、分離を容易にし、製造される個々のサーキュレータの量を最大にするように最適化される。当業者には理解されるように、上記ステップのいくつかは製造プロセスを円滑にするために異なる順序で行うことができる。
【００４３】
代替の実施の形態においては、送信ポート又は受信ポートが抵抗負荷で終端され、組み込みプレーナ・アイソレータが提供される。一つの実施の形態では、この抵抗負荷は、サーキュレータのＰＴＦＥボード層に埋め込まれた抵抗器、例えば、当技術分野において既知のＯｈｍｅｇａ−Ｐｌｙ（登録商標）抵抗器によって提供される。抵抗器はサーキュレータ回路ボード４２に組み込まれ、エッチングされてサーキュレータ回路５４（図３）上に露出され、受信ポート７２又は送信ポート７０を終端する。Ｏｈｍｅｇａ−Ｐｌｙ（登録商標）はオーメガ・テクノロジー社の登録商標である。埋め込み抵抗器を有する構成は、例えば、低レーダ断面（ＲＣＳ）が必要とされる用途で使用される。
【００４４】
本明細書で引用したすべての刊行物及び参考文献は、明らかに、その全内容が参照により本明細書に援用される。
本発明の好ましい実施の形態を説明してきたが、好ましい実施の形態の概念を包含した他の実施の形態も使用できることが当業者には明らかであろう。したがって、これらの実施の形態は開示した実施の形態に限定されるべきではなく、添付の特許請求項の精神及び範囲によってのみ限定されるべきである。
【図面の簡単な説明】
【００４５】
【図１】本発明による組み込みプレーナ・サーキュレータ・アセンブリを含むレーダ・システム又は通信システムのブロック図である。
【図２】図１の組み込みプレーナ・サーキュレータ・アセンブリの分解斜視図である。
【図３Ａ】図２の組み込みプレーナ・サーキュレータ・アセンブリのサーキュレータ回路ボード・ユニット・セルの等角図である。
【図３Ｂ】相互接続バイアを含む図３Ａのユニット・セルの等角図である。
【図３Ｃ】モード抑制ポスト、送信ＲＦバイア、受信ＲＦバイア及びアンテナＲＦバイアを含む図３Ａのユニット・セルの等角図である。
【図４】図３の線４−４にわたる図１の組み込みプレーナ・サーキュレータ・アセンブリ及び図３のサーキュレータ回路の断面図である。
【図４Ａ】図４のカウンタ・ドリルを施されたバイアのより詳細な断面図である。
【図５】図１の組み込みプレーナ・サーキュレータ・アセンブリの上部カプセル化サブアセンブリの分解断面図である。
【図６】図１の組み込みプレーナ・サーキュレータ・アセンブリの下部カプセル化サブアセンブリの分解断面図である。
【図７】図１の組み込みプレーナ・サーキュレータを作製するステップを示すフロー図である。
【図１】
2005523627.tif 000004
【図２】
2005523627.tif 000005
【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図４Ａ】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
2005523627.tif 000014
2005523627.tif 000015