(57)【要約】本発明は一般に複数の厚みを持つ埋め込み酸化膜（２０）上に形成される半導体装置（デバイス）およびその様々な製造方法に関する。一実施形態において、デバイスはバルク基板（１２）と、そのバルク基板（１２）上に形成される複数の厚みを持つ埋め込み酸化膜（２０）と、当該複数の厚みを持つ埋め込み酸化膜（２０）上に形成される活性層（２１）とを含み、半導体デバイスは複数の厚みを持つ埋め込み酸化膜（２０）上の活性層（２１）に形成される。さらにある実施形態では、複数の厚みを持つ埋め込み酸化膜（２０）は２つの第２部分（２０Ａ）の間に位置する第１部分（２０Ｂ）を含み、この第１部分（２０Ｂ）の厚みは前記第２部分の厚みよりも薄い。一実施形態である方法は、シリコン基板（４０）に第１酸素イオン注入プロセス（４２）を実行するステップと、前記基板（４０）上にマスキング層（４４）を形成するステップと、前記マスキング層（４４）を介して前記基板（４０）に第２酸素イオン注入プロセス（４６）を実行するステップと、前記基板（４０）に複数の厚みを持つ埋め込み酸化膜（２０）を形成するために前記基板（４０）において少なくとも１つの加熱処理を実行するステップとを含む。他の実施形態では、本方法は、シリコン基板（４０）に第１酸素イオン注入プロセス（４６）を実行するステップと、前記基板（４０）上にマスキング層（４４）を形成するステップと、前記マスキング層（４４）を介して前記基板に第２酸素イオン注入プロセス（４２）を実行するステップと、前記基板（４０）に複数の厚みを持つ埋め込み酸化膜（２０）を形成するために前記基板において少なくとも１つの加熱処理を実行するステップとを含む。さらに別の実施形態では、本方法はウェハボンディング技術を用いて複数の厚みを持つ埋め込み酸化膜（２０）を形成する。
2005522034.tif 000002
【特許請求の範囲】
【請求項１】
バルク基板（１２）と、
前記バルク基板（１２）上に形成される複数の厚みを持つ埋め込み酸化膜（２０）と、
前記複数の厚みを持つ埋め込み酸化膜（２０）上に形成される活性層とを含む半導体デバイスであって、
前記半導体デバイスは前記複数の厚みを持つ埋め込み酸化膜（２０）上の活性層（２１）に形成される半導体デバイス。
【請求項２】
前記半導体デバイスはトランジスタである、請求項１記載の半導体デバイス。
【請求項３】
前記活性層はシリコンを含んで構成される、請求項１記載の半導体デバイス。
【請求項４】
前記埋め込み酸化膜は二酸化シリコンを含んで構成される、請求項１記載の半導体デバイス。
【請求項５】
前記複数の厚みを持つ埋め込み酸化膜（２０）は、２つの第２部分（２０Ａ）の間に位置する第１部分（２０Ｂ）を含み、前記第１部分（２０Ｂ）はある厚みを有し、前記第２部分（２０Ａ）のそれぞれはある厚みを有し、前記第１部分（２０Ｂ）の前記厚みは前記第２部分（２０Ａ）前記厚みよりも薄い、請求項１記載の半導体デバイス。
【請求項６】
前記半導体デバイスはチャネル領域（２３）を持つトランジスタであって、前記チャネル領域２３の少なくとも一部は、前記埋め込み酸化膜（２０）の残りの部分の厚みよりも薄い厚さを持つ前記埋め込み酸化膜（２０）の部分の上方に位置している、請求項１記載の半導体デバイス。
【請求項７】
前記半導体デバイスはゲート電極（１６）を持つトランジスタであって、前記複数の厚みを持つ埋め込み酸化膜（２０）は２つの第２部分（２０Ａ）の間に位置する第１部分（２０Ｂ）を含み、前記第１部分（２０Ｂ）はある厚みを有し、前記第２部分（２０Ａ）のそれぞれはある厚みを有し、前記第１部分（２０Ｂ）の前記厚みは前記第２部分（２０Ａ）厚みよりも薄く、前記第１部分２０Ｂは少なくとも部分的に前記ゲート電極（１６）の下方に位置している、請求項１記載の半導体デバイス。
【請求項８】
前記半導体デバイスはゲート電極（１６）を持つトランジスタであって、前記複数の厚みを持つ埋め込み酸化膜（２０）は２つの第２部分（２０Ａ）の間に位置する第１部分（２０Ｂ）を含み、前記第１部分（２０Ｂ）はある厚みを有し、前記第２部分（２０Ａ）のそれぞれはある厚みを有し、前記第１部分（２０Ｂ）の前記厚みは前記第２部分（２０Ａ）厚みよりも薄く、前記第１部分２０Ｂは前記ゲート電極（１６）に対して実質的に位置合わせされている、請求項１記載の半導体デバイス。
【請求項９】
シリコン基板（４０）に第１酸素イオン注入プロセス（４２）を実行するステップと、
前記第１酸素イオン注入プロセス（４２）の後で、前記基板（４０）上にマスキング層（４４）を形成するステップと、
前記マスキング層（４４）を介して、前記基板（４０）に第２酸素イオン注入プロセス（４６）を実行するステップと、
前記基板（４０）に複数の厚みを持つ埋め込み酸化膜（２０）を形成するために、前記基板（４０）において少なくとも１つの加熱処理を実行するステップとを含む、半導体デバイスを形成する方法。
【請求項１０】
前記第１酸素イオン注入プロセス（４２）を、約１０−４０ｋｅＶの範囲のエネルギーレベルにおいて、約１０１７−１０１８イオン／ｃｍ２の範囲の酸素ドーパント薬量を用いて実行する、請求項９記載の方法。
【請求項１１】
前記第２酸素イオン注入プロセス（４６）を、約３０−１５０ｋｅＶの範囲のエネルギーレベルにおいて、約１０１７−１０１８イオン／ｃｍ２の範囲の酸素ドーパント薬量を用いて実行する、請求項９記載の方法。
【請求項１２】
基板（４０）上にマスキング層（４４）を形成するステップと、
前記マスキング層（４４）を介して前記基板（４０）に第１酸素イオン注入プロセス（４６）を実行するステップと、
前記マスキング層（４４）を取り除くステップと、
前記マスキング層（４４）を取り除いた後に前記基板（４０）に第２酸素イオン注入プロセス（４２）を実行するステップと、
前記基板（４０）に複数の厚みを持つ埋め込み酸化膜（２０）を形成するために前記基板（４０）において少なくとも１つの加熱処理を実行するステップとを含む、半導体デバイスを形成する方法。
【請求項１３】
前記第２酸素イオン注入プロセス（４２）を、約１０−４０ｋｅＶの範囲のエネルギーレベルにおいて、約１０１７−１０１８イオン／ｃｍ２の範囲の酸素ドーパント薬量を用いて実行する、請求項１２記載の方法。
【請求項１４】
前記第１酸素イオン注入プロセス（４６）を、約１０−４０ｋｅＶの範囲のエネルギーレベルにおいて、約１０１７−１０１８イオン／ｃｍ２の範囲の酸素ドーパント濃度を用いて実行する、請求項１２記載の方法。
【請求項１５】
第１基板（５０）上に二酸化シリコン層（５２）を形成するステップと、
前記二酸化シリコン層（５２）の一部の上にマスキング層（５４）を形成するステップと、
前記マスキング層（５４）のそれぞれの側面に近接して、前記基板（５０）に凹部（５５）をエッチングするための少なくとも１つのエッチングプロセスを実行するステップと、
前記マスキング層（５４）を取り除くステップと、
少なくとも前記凹部（５５）に二酸化シリコンを形成するための酸化プロセスまたはデポジションプロセスのいずれか一方を実行するステップと、
少なくとも前記凹部（５５）に形成された前記二酸化シリコンに、少なくとも１つの化学機械研磨処理を実行するステップと、
少なくとも前記凹部（５５）に形成された前記二酸化シリコンに第２基板（５８）を貼り付けるステップと、
前記第２基板（５８）の一部を取り除くステップとを含む、方法。
【請求項１６】
前記マスキング層（５４）のそれぞれの側面に近接して、前記基板（５０）に凹部（５５）をエッチングするための少なくとも１つのエッチングプロセスを実行するステップは、前記マスキング層（５４）のそれぞれの側面に近接して前記基板（５０）に、約１０−５０ｎｍの範囲の深さを持つ凹部（５５）をエッチングするための少なくとも１つのエッチングプロセスを実行するステップを含む、請求項１５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体製造技術に関し、さらに詳細には、複数の厚みを持つ埋め込み酸化膜上に形成される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体業界においては、集積回路装置、例えばマイクロプロセッサ、メモリ装置等の動作速度の向上に対する継続的な動機付けが存在する。この動機付けは、より高速に動作するコンピュータおよび電気製品に対する消費者の要求によってあおられている。このような要求は、半導体装置、例えばトランジスタのサイズにおける継続的な縮小へと繋がる。つまり、典型的な電界効果トランジスタ（ＦＥＴ）の多くの構成要素、例えばチャネル長、接合深さ、ゲート絶縁膜の厚さなどが縮小する。例えば、他のすべてが同一であるとして、トランジスタのチャネル長が短くなれば、トランジスタの実行速度は速くなる。従って、トランジスタおよびそのようなトランジスタを組み込んだ集積回路装置全体の速度を高速化するために、一般的なトランジスタの構成要素のサイズまたはスケールを縮小しようとする継続的な動機付けが存在する。
【０００３】
トランジスタが技術進歩による要求に応じて継続的にスケーリングされるにつれ、デバイスの信頼性を保つためにそれに応じて電源電圧を下げる必要がある。それ故に、継続的にそれぞれの技術世代において、しばしばトランジスタの動作電圧が低下してきた。シリコン・オン・インシュレータ（ＳＯＩ）基板上に製造されたトランジスタデバイスは、バルクシリコン基板に製造された類似の寸法のトランジスタよりも、低い動作電圧においてよりよい性能を示すことが知られている。低動作電圧におけるＳＯＩデバイスの優れた性能は、類似のディメンジョンのバルクシリコンデバイスと比較して、ＳＯＩデバイスで得られる比較的小さな接合キャパシタンスに関係する。ＳＯＩデバイスの埋め込み酸化膜はバルクのシリコン基板から能動トランジスタ領域を分離し、それによって接合キャパシタンスを減少させる。
【０００４】
ＳＯＩ基板に形成されたトランジスタは、バルクシリコン基板に形成されたトランジスタに対していくつかの性能上の優位を持つ。例えば、ＳＯＩ基板に形成された相補型金属酸化膜半導体（ＣＭＯＳ）デバイスは、ラッチアップとして知られる、不能状態容量性結合（disabling capacitive coupling）になりにくい。さらに、一般的に、ＳＯＩ基板に形成されたトランジスタは大きな駆動電流と高いトランスコンダクタンス値を持つ。さらに、サブミクロンＳＯＩトランジスタは、類似のディメンジョンで形成されたバルクトランジスタと比較したときに、ショートチャネル効果に対して改善された耐性を持つ。
【０００５】
ＳＯＩデバイスは同様のディメンジョンのバルクシリコンデバイスに対して性能優位を持つものの、すべての薄膜トランジスタに共通のある種の性能上の問題点を有する。例えば、ＳＯＩトランジスタの能動素子は薄膜活性層に形成される。より小さなディメンジョンに薄膜トランジスタをスケーリングするためには活性層の厚さも減らさなくてはならない。しかしながら、活性層を薄くすると、それに対応して活性層の電気抵抗が増大する。高い電気的抵抗を持つ導電体にトランジスタ素子を形成するとトランジスタの駆動電流を減少させるので、これによりトランジスタの性能に負の影響を与えうる。さらに、ＳＯＩデバイスの活性層の厚みが減少し続けると、デバイスの閾値電圧（ＶＴ）の変動が生じる。簡単に言えば、活性層が薄くなっていくと、デバイスの閾値電圧が不安定になるということである。結果として、そのような不安定なデバイスを現代の集積回路、例えばマイクロプロセッサ、メモリ装置、ロジックデバイスなどで使用するのは、不可能ではないにしろ非常に困難になる。
【発明の開示】
【発明の概要】
【０００６】
本発明は一般に複数の厚みを持つ埋め込み酸化膜上に形成される半導体装置（デバイス）およびその様々な製造方法に関する。一実施形態において、デバイスはバルク基板と、そのバルク基板上に形成される複数の厚みを持つ埋め込み酸化膜と、当該複数の厚みを持つ埋め込み酸化膜上に形成される活性層とを含み、半導体デバイスは複数の厚みを持つ埋め込み酸化膜上の活性層に形成される。さらに特定の実施形態では、複数の厚みを持つ埋め込み酸化膜は２つの第２部分の間に位置する第１部分をさらに含み、この第１部分の厚みは前記第２部分の厚みよりも薄い。
【０００７】
一実施形態である方法は、シリコン基板に第１酸素イオン注入プロセスを実行するステップと、前記第１酸素イオン注入プロセスの後で前記基板上にマスキング層を形成するステップと、前記マスキング層を介して前記基板に第２酸素イオン注入プロセスを実行するステップと、前記基板に複数の厚みを持つ埋め込み酸化膜を形成するために前記基板において少なくとも１つの加熱処理を実行するステップとを含む。他の実施形態では、本方法は前記基板上にマスキング層を形成するステップと、前記マスキング層を介してシリコン基板に第１酸素イオン注入プロセスを実行するステップと、前記マスキング層を取り除くステップと、前記マスキング層を取り除いた後に前記基板に第２酸素イオン注入プロセスを実行するステップと、前記基板に複数の厚みを持つ埋め込み酸化膜を形成するために前記基板において少なくとも１つの加熱処理を実行するステップとを含む。
【０００８】
さらに別の実施形態では、本方法は、第１基板上に二酸化シリコン層を形成するステップと、前記二酸化シリコン層の一部の上にマスキング層を形成するステップと、前記マスキング層のそれぞれの側面に近接して、前記基板に凹部をエッチングするための少なくとも１つのエッチングプロセスを実行するステップと、前記マスキング層を取り除くステップとを有する。当該方法はさらに、少なくとも前記凹部に二酸化シリコンを形成するための酸化プロセスまたはデポジションプロセスのいずれか一方を実行するステップと、前記少なくとも凹部に形成された二酸化シリコンに少なくとも１つの化学機械研磨処理を実行するステップと、前記少なくとも前記凹部に形成された二酸化シリコンに第２基板を貼り付けるステップと、前記第２基板の一部を取り除くステップとを含む。
【０００９】
本発明は、添付の図面と関係付けて、以下の説明を参照することによって理解できるであろう。図面中、類似の参照符号は類似の要素を示している。
本発明は様々な変形および代替の形態をとりうるが、その特定の実施形態を例示のために図面に示し、本明細書において詳細に説明する。しかしながら、特定の実施形態についての本明細書中の説明は、開示された特定の形態に本発明を限定しようとするものではなく、むしろ反対に、添付の特許請求の範囲に規定される本発明の精神および範囲の範疇に入る、すべての変形物、均等物および代替物を含むことを意図している、ことを理解してもらいたい。
【発明を実施するための最良の形態】
【００１０】
本発明の例示としての実施形態を以下説明する。明確化のために、本明細書では、現実の実施品のすべての特徴を説明することはしない。そのような現実の実施品の開発においては、例えばシステム関連の順守事項およびビジネス上の制約など、実用化の事例毎に異なる、開発者の特定の目標を達成するために、数々の実施に則した判断を行わなければならないことは当然理解してもらえるだろう。さらに、そのような開発努力は複雑で時間のかかるものであるかもしれないが、それにもかかわらず本明細書の開示による利益を得た当業者にとっては日常作業に過ぎないことも理解できるであろう。
【００１１】
本発明を添付の図面を参照して説明する。図面において半導体装置の様々な領域および構造が非常に精密な、はっきりとした構造およびプロファイルを持つように描かれているが、当業者であれば、実際にはこれらの領域および構造は図面に描かれているようには精密ではないことを理解している。さらに、図面に描かれた様々な構造およびドーピングされた領域の相対的な大きさは、製造されたデバイス上のそれらの構造および領域のサイズに対して誇張され、または縮小されていることがある。それにもかかわらず、添付の図面は本発明の例示的な実施形態を説明する目的で含まれているものである。本明細書において使用される用語および言い回しは、関連技術分野の当業者によるそれらの用語および言い回しの理解と一致する意味を持つものとして理解され、解釈されるべきである。用語または言い回しの特別な定義、つまり当業者によって通常および一般的に理解される意味とは異なった定義を、本明細書における用語または言い回しの一貫した用法によってほのめかそうとするものではない。ある用語や言い回しに対して特別な意味、つまり当業者によって理解されるのとは違う意味を持たせようとする場合には、そのような特別な定義は、直接的かつ明確にその用語または言い回しの特別な定義を与える定義付けとして、明細書に明白に記載される。
【００１２】
本発明は一般的に異なる厚みを持つ部分（区画）を有する埋め込み酸化膜上に形成される半導体装置およびその様々な製造方法を対象とする。図１は、本発明の一実施形態に従った半導体デバイス１０の断面図である。本発明を例示としてのＮＭＯＳトランジスタの形成との関連において説明するが、本明細書を読了した当業者であれば本発明は当該実施例に限定されないことを理解するであろう。さらに詳細には、本発明は様々な技術、例えばＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳなどとの関連において採用することが可能であり、さらに様々な異なったタイプのデバイス、例えばメモリ装置、マイクロプロセッサ、ロジックデバイスなどにおいて採用可能である。
【００１３】
図１に、バルク基板１２、埋め込み酸化膜（ＢＯＸ）２０および活性層２１から構成されるシリコン・オン・インシュレータ（ＳＯＩ）型構造上に形成された半導体装置１０を示す。埋め込み酸化膜２０は様々な厚みを持ち、比較的薄い埋め込み酸化物部分２０Ｂのとなりに位置する比較的厚い埋め込み酸化物部分２０Ａで示されている。もちろん、図１は基板全体またはウェハのごく一部を示しているにすぎない。結果として、埋め込み酸化膜２０は、ウェハ全体にひろがる何千という薄い部分２０Ｂを持つ。図１に示したＳＯＩ構造は本明細書においてさらに詳細に後述される様々な技術によって形成することができる。
【００１４】
ＮＭＯＳデバイスが形成される例示の実施形態では、バルク基板１２はＰ型のドーパント材料、例えばホウ素や二フッ化ホウ素などでドープされる。一実施形態において、埋め込み酸化膜２０の厚い部分２０Ａはおおよそ１２０−１８０ｎｍ（１２００−１８００Å）で変化する厚みを持つ。埋め込み酸化膜２０の薄い部分２０Ｂの厚みはおおよそ３０−５０ｎｍ（３００−５００Å）で変化する。ＮＭＯＳデバイスの場合、活性層２１はおおよそ５−３０ｎｍ（５０−３００Å）の幅で変化する厚みを持ち、Ｐ型のドーパント材料でドーピングすることができる。
【００１５】
半導体装置１０はゲート絶縁膜１４，ゲート電極１６，サイドウォールスペーサ１９および活性層２１に形成される複数のソース／ドレイン領域１８とをさらに含む。半導体装置１０を他の半導体装置（図示せず）から電気的に分離するためにトレンチ分離領域１７を活性層２１に形成する。絶縁材料２９、例えば二酸化シリコンの層に形成された複数の導電コンタクト３０もまた図１に示す。導電コンタクト３０はデバイス１０のソース／ドレイン領域１８に必要とされる電気的接続を提供する。図１に、基板１２に対する電気的接続を提供するために用いられるコンタクト３２をさらに示す。埋め込み酸化膜２０の薄い部分２０Ｂは半導体装置１０のチャネル領域２３の下に位置していることに注意してもらいたい。例えば、図示の実施形態では、薄い部分２０Ｂはおおよそ半導体装置１０のゲート電極１６に対して位置合わせされている。
【００１６】
半導体装置１０およびその様々な構成要素、例えばゲート電極１６、ゲート絶縁膜１４，ソース／ドレイン領域１８、サイドウォールスペーサ１９、トレンチ分離領域１７およびコンタクト３０はすべてそれらの要素を形成するための従来の技術を用いて形成することができる。例えば、ゲート絶縁膜１４は二酸化シリコンから構成され、ゲート電極１６はドーピングされたポリシリコンから構成され、ソース／ドレイン領域１８は比較的低薬量（low-dose）の拡張インプラント（イオン注入）プロセスに続いて比較的高薬量（high-dose）のソース／ドレインインプラントプロセスを実行することによって形成することができる。従って、図１に示された半導体装置１０の様々な構成要素を形成するために用いられる特定の技術および材料は、添付の特許請求の範囲にそのような限定が明確に記述されないかぎりは、本発明を限定するものと考えるべきではない。
【００１７】
図１に示す複数の厚みを持つ埋め込み酸化膜２０は様々な技術によって形成可能である。図２Ａ−２Ｄは、埋め込み酸化膜２０を形成するプロセスの一部として酸素注入（インプラント）技術を用いる様々な方法を示している。例えば、図２Ａに示すように、基板４０に比較的薄い酸素注入層４８を形成するために、ウェハ４０に対して矢印４２で示される最初の酸素イオン注入プロセスを実行することができる。一実施形態では、酸素注入プロセス４２は、およそ１０１７−１０１８イオン／ｃｍ２の範囲の酸素薬量（dose）を用いて、およそ１０−４０ｋｅＶの範囲のエネルギーレベルにおいて実行することができる。結果として、酸素注入層４８はおおよそ２０−７０ｎｍ（２００−７００Å）の厚みを持ち、その上面４８Ａは基板４０の表面４０Ａのおよそ１０−７０ｎｍ（１００−７００Å）下方に位置する。必要に応じて、この酸素注入プロセスはより高い温度、例えば摂氏４００から７００度で実行してもよい。
【００１８】
その後、図２Ｂに示すように、基板４０上にマスキング層４４を形成する。このマスキング層４４には様々な材料、例えばフォトレジストを採用することができる。ある場合には、このマスキング層４４は最終的に半導体装置１０においてはゲート電極１６となるものであってもよい。マスキング層４４を形成した後、基板４０に比較的厚い酸素注入層４９を形成するために矢印４６で示す第２酸素注入プロセスを実行する。半導体装置１０の形成プロセスの後の方で、酸素注入層４８，４９を二酸化シリコンに変換して、複数の厚みを持つ埋め込み酸化膜２０の部分２０Ａ，２０Ｂを形成するために、おおよそ摂氏９５０−１１５０度の範囲の温度で一以上のアニーリング処理（プロセス）が実行される。第２インプラントプロセス４６は、およそ１０１７−１０１８イオン／ｃｍ２のドーパント薬量（dose）を用いて、およそ３０−１５０ｋｅＶの範囲のエネルギーレベルにおいて実行することができる。
【００１９】
図２Ｃおよび２Ｄは、イオン注入プロセス４２および４６が異なった順番で実行される別実施形態を示す。この実施形態では、マスキング層４４が最初に基板４０上に形成される。その後、基板４０に比較的厚い酸素注入領域４９を形成するために酸素イオン注入プロセス４６を実行する。その後、マスキング層４４を取り除き、比較的薄い酸素注入領域４８を形成するために酸素注入プロセス４２を実行する。上述のように、酸素注入層４８，４９を、図１に示すような比較的厚い部分２０Ａおよび比較的薄い部分２０Ｂを含む埋め込み酸化膜２０に変換するために、その後一以上のアニーリング処理が実行される。
【００２０】
図３Ａ−図３Ｅは、図１に示す複数の厚みを持つ埋め込み酸化膜２０を形成するためのウェハボンディング技術を示す。図３Ａに示すように、シリコンウェハ５０上に比較的薄い二酸化シリコン層５２を形成するために従来の酸化プロセスを実行する。二酸化シリコン層５２はおおよそ３０−７０ｎｍ（３００−７００Å）の範囲の厚みを持つ。その後、図３Ｂに示すように、二酸化シリコン層５２上にマスキング５４を形成し、ウェハ５０に凹部５５を形成するためにエッチング処理を実行する。一実施形態では、凹部５５はおおよそ１０−５０ｎｍ（１００−５００Å）の深さを有するが、この深さは図１に示す複数の厚みを持つ埋め込み酸化膜２０の厚い部分２０Ａの最終的な希望の厚みに応じて変化しうる。
【００２１】
次に、マスキング層５４を取り除き、ウェハ５０の凹部５５に二酸化シリコンを形成するために第２酸化プロセスまたはデポジションプロセスを用いる。その後、この二酸化シリコンの厚みを所望のレベルにまで減らすために化学機械研磨処理を実行する。これらのプロセスの結果、図３Ｃに示すような段差を持つ酸化膜５６が形成される。次に、図３Ｄに示すように、段差を持つ酸化膜５６に第２ウェハ５８を貼り付けるために従来のボンディング技術を用いる。次に、従来の「スマートカット（Smart Cut）」処理を用いて所望のＳＯＩ構造の形成を完成させることができる。さらに詳細には、図３Ｅに示すように、矢印６０で示すような水素注入プロセスを実行して、ウェハ５８のバルクを取り除く。次に、ウェハ５８の残った部分の表面に対して化学機械研磨処理を実行して、活性層２１をその上に形成した、厚い部分２０Ａおよび薄い部分２０Ｂを持つ埋め込み酸化膜２０を有する最終的な所望のＳＯＩ構造を得る。
【００２２】
図４Ａに示す、本発明の別実施形態では、ドーピングされたバックゲート（back gate）領域１３がバルク基板１２に形成される。一実施形態では、バックゲート領域１３の一部が複数の厚みを持つ埋め込み酸化膜２０の下方に形成される。バックゲート領域１３は、半導体装置１０のチャネル領域２３をドーピングするために使用するドーパントと同じ型のドーパント材料でドーピングすることができる。例えば、ＮＭＯＳデバイスの場合、バックゲート領域１３はＰ型のドーパント材料でドーピングできる。ＰＭＯＳデバイスの場合、バックゲート領域１３はＮ型のドーパント材料でドーピングできる。もちろん、本明細書を読了した当業者であれば理解できるように、本発明の実施形態においては、例えば図１の半導体装置１０のようにバックゲート領域１３を形成しない半導体装置も可能である。バックゲート領域１３に電気的コンタクトを提供するためにコンタクト３１を設けることができる。
【００２３】
バックゲート領域１３を形成する場合、一回または複数回のイオン注入プロセスを実行することによってそれを形成することができる。例えば、ＮＭＯＳデバイスの場合、図４Ｂの矢印７０で示すような、最初のイオン注入プロセスを実行することで基板１２に注入領域７２を形成することができる。明確化のために、複数の厚みを持つ埋め込み酸化膜２０を、図４Ｂ−４Ｃにおいて、太い破線で示す。最初の注入プロセス７０は、ヒ素（arsenic）を使用した、およそ１０１５−１０１６イオン／ｃｍ２の範囲のドーパント薬量（dose）で、およそ５０−８０ｋｅＶの範囲のエネルギーレベルにおいて実行することができる。その後、図４Ｃに示すように、矢印８０で示すような第２イオン注入プロセスを実行することで基板１２に注入領域８２を形成することができる。一実施形態では、注入プロセス８０は、ヒ素（arsenic）を使用した、およそ１０１５−１０１６イオン／ｃｍ２の範囲のドーパント薬量（dose）レベルで、およそ５０−２００ｋｅＶの範囲のエネルギーレベルにおいて実行することができる。注入プロセス７０，８０を実行した後、シリコン基板の損傷を受けた格子構造を修復し、図４Ａに示すバックゲート領域１３の最終的な位置に注入されたドーパント材料を移動させるために、一以上のアニーリング処理を実行する。
【００２４】
本発明は一般に複数の厚みを持つ埋め込み酸化膜上に形成される半導体装置（デバイス）およびその様々な製造方法に関する。一実施形態において、デバイスはバルク基板と、そのバルク基板上に形成される複数の厚みを持つ埋め込み酸化膜と、当該複数の厚みを持つ埋め込み酸化膜上に形成される活性層とを含み、半導体デバイスは複数の厚みを持つ埋め込み酸化膜上の活性層に形成される。さらに他の実施形態では、複数の厚みを持つ埋め込み酸化膜は２つの第２部分の間に位置する第１部分をさらに含み、この第１部分の厚みは前記第２部分の厚みよりも薄い。
【００２５】
一実施形態である方法は、シリコン基板に第１酸素イオン注入プロセスを実行するステップと、前記第１酸素イオン注入プロセスの後で前記基板上にマスキング層を形成するステップと、前記マスキング層を介して前記基板に第２酸素イオン注入プロセスを実行するステップと、前記基板に複数の厚みを持つ埋め込み酸化膜を形成するために前記基板において少なくとも１つの加熱処理を実行するステップとを含む。他の実施形態では、本方法は前記基板上にマスキング層を形成するステップと、前記マスキング層を介してシリコン基板に第１酸素イオン注入プロセスを実行するステップと、前記マスキング層を取り除くステップと、前記マスキング層を取り除いた後に前記基板に第２酸素イオン注入プロセスを実行するステップと、前記基板に複数の厚みを持つ埋め込み酸化膜を形成するために前記基板において少なくとも１つの加熱処理を実行するステップとを含む。
【００２６】
さらに別の実施形態では、本方法は、第１基板上に二酸化シリコン層を形成するステップと、前記二酸化シリコン層の一部の上にマスキング層を形成するステップと、前記マスキング層のそれぞれの側面に近接して、前記基板に凹部をエッチングするための少なくとも１つのエッチングプロセスを実行するステップと、前記マスキング層を取り除くステップとを有する。当該方法はさらに、少なくとも前記凹部に二酸化シリコンを形成するための酸化プロセスまたはデポジションプロセスのいずれか一方を実行するステップと、前記少なくとも凹部に形成された二酸化シリコンに少なくとも１つの化学機械研磨処理を実行するステップと、前記少なくとも前記凹部に形成された二酸化シリコンに第２基板を貼り付けるステップと、前記第２基板の一部を取り除くステップとを含む。
【００２７】
これまでに開示した特定の実施形態は例示にすぎない。本明細書の教示による利益を得た当業者に明らかなように、本発明を変形することができ、また異なるが均等な方法で実施することができる。例えば、上述の処理ステップは異なった順番で実行することができる。さらに、添付の特許請求の範囲の記載を除いては、本明細書に開示した構造または設計の詳細に、本発明を限定しようとする意図はない。従って、上述の特定の実施形態は改変または修正が可能であり、そのような変形形態は本発明の範囲および精神の中にあるものとして考えられる。従って、保護を求める範囲は添付の特許請求の範囲に記載されるとおりである。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に従った例示の半導体デバイスの断面図。
【図２Ａ】本発明の半導体デバイスの一部を形成するための方法の一例を示すための断面図。
【図２Ｂ】本発明の半導体デバイスの一部を形成するための方法の一例を示すための断面図。
【図２Ｃ】本発明の半導体デバイスの一部を形成するための方法の一例を示すための断面図。
【図２Ｄ】本発明の半導体デバイスの一部を形成するための方法の一例を示すための断面図。
【図３Ａ】本明細書に開示されるデバイスを形成する方法の他の実施形態を示すための図。
【図３Ｂ】本明細書に開示されるデバイスを形成する方法の他の実施形態を示すための図。
【図３Ｃ】本明細書に開示されるデバイスを形成する方法の他の実施形態を示すための図。
【図３Ｄ】本明細書に開示されるデバイスを形成する方法の他の実施形態を示すための図。
【図３Ｅ】本明細書に開示されるデバイスを形成する方法の他の実施形態を示すための図。
【図３Ｆ】本明細書に開示されるデバイスを形成する方法の他の実施形態を示すための図。
【図４Ａ】本発明の他の実施形態に従った例示の半導体デバイスの他の実施形態を示す図。
【図４Ｂ】本発明の他の実施形態に従った例示の半導体デバイスの他の実施形態を示す図。
【図４Ｃ】本発明の他の実施形態に従った例示の半導体デバイスの他の実施形態を示す図。
【図１】
2005522034.tif 000003
【図４Ａ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４Ｂ】
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【図４Ｃ】
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【手続補正書】
【提出日】平成16年6月28日(2004.6.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコン基板（４０）に第１酸素イオン注入プロセス（４２）を実行するステップと、
前記第１酸素イオン注入プロセス（４２）の後で、前記基板（４０）上にマスキング層（４４）を形成するステップと、
前記マスキング層（４４）を介して、前記基板（４０）に第２酸素イオン注入プロセス（４６）を実行するステップと、
前記基板（４０）に複数の厚みを持つ埋め込み酸化膜（２０）を形成するために、前記基板（４０）において少なくとも１つの加熱処理を実行するステップとを逐次実行する、半導体デバイスを形成する方法。
【請求項２】
前記第１酸素イオン注入プロセス（４２）を、約１０−４０ｋｅＶの範囲のエネルギーレベルにおいて、約１０１７−１０１８イオン／ｃｍ２の範囲の酸素ドーパント薬量を用いて実行する、請求項１記載の方法。
【請求項３】
前記第２酸素イオン注入プロセス（４６）を、約３０−１５０ｋｅＶの範囲のエネルギーレベルにおいて、約１０１７−１０１８イオン／ｃｍ２の範囲の酸素ドーパント薬量を用いて実行する、請求項１または２記載の方法。
【請求項４】
基板（４０）上にマスキング層（４４）を形成するステップと、
前記マスキング層（４４）を介して前記基板（４０）に第１酸素イオン注入プロセス（４６）を実行するステップと、
前記マスキング層（４４）を取り除くステップと、
前記マスキング層（４４）を取り除いた後に前記基板（４０）に第２酸素イオン注入プロセス（４２）を実行するステップと、
前記基板（４０）に複数の厚みを持つ埋め込み酸化膜（２０）を形成するために前記基板（４０）において少なくとも１つの加熱処理を実行するステップとを逐次実行する、半導体デバイスを形成する方法。
【請求項５】
前記第２酸素イオン注入プロセス（４２）を、約１０−４０ｋｅＶの範囲のエネルギーレベルにおいて、約１０１７−１０１８イオン／ｃｍ２の範囲の酸素ドーパント薬量を用いて実行する、請求項４記載の方法。
【請求項６】
前記第１酸素イオン注入プロセス（４６）を、約１０−４０ｋｅＶの範囲のエネルギーレベルにおいて、約１０１７−１０１８イオン／ｃｍ２の範囲の酸素ドーパント濃度を用いて実行する、請求項４または５記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
ＥＰ−Ａ−０  ６８７  ００２は、シリコン基板に酸素イオンを注入した後、高温の不活性ガス環境下でアニーリング処理を実行することで埋め込み酸化膜を形成するように設計されたＳＩＭＯＸ基板上に半導体デバイスを形成する方法を開示している。この方法は、ＳＩＭＯＸ基板の最上部のシリコン層上に形成された一以上の半導体デバイスの特定された領域に酸化シールドマスクを形成するステップと、酸素雰囲気下で高温酸化処理を実行することでシールドされた領域を除く他の領域に部分的に対応する埋め込み酸化膜を成長させるステップと、埋め込み酸化膜の厚くなった部分上の最上部のシリコン層にソースまたはドレインを形成するステップとを含む。
ＷＯ−Ａ−００／４８２４５およびＵＳ−Ｂ−６  ２０４  ５４６はさらに背景技術を開示する。
半導体業界においては、集積回路装置、例えばマイクロプロセッサ、メモリ装置等の動作速度の向上に対する継続的な動機付けが存在する。この動機付けは、より高速に動作するコンピュータおよび電気製品に対する消費者の要求によってあおられている。このような要求は、半導体装置、例えばトランジスタのサイズにおける継続的な縮小へと繋がる。つまり、典型的な電界効果トランジスタ（ＦＥＴ）の多くの構成要素、例えばチャネル長、接合深さ、ゲート絶縁膜の厚さなどが縮小する。例えば、他のすべてが同一であるとして、トランジスタのチャネル長が短くなれば、トランジスタの実行速度は速くなる。従って、トランジスタおよびそのようなトランジスタを組み込んだ集積回路装置全体の速度を高速化するために、一般的なトランジスタの構成要素のサイズまたはスケールを縮小しようとする継続的な動機付けが存在する。


【国際調査報告】
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