(57)【要約】複数のトランジスタ装置を有する回路ユニット（２）のしきい値電圧を制御する制御ユニットは、基準回路と、回路ユニット（２）の少なくとも１つの検出トランジスタのしきい値電圧を測定し、基準回路の少なくとも１つの基準トランジスタのしきい値電圧を測定する測定ユニット（１２）と、測定ユニット（１２）の出力から差動電圧を生成する差動電圧発生器（１８）と、差動電圧がバイアス電圧（ＶＢ）として供給される、回路ユニット（２）内のトランジスタデバイスのバルク接続と、を備える。
2005536105.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタデバイスを有する回路ユニットのしきい値電圧を制御する制御ユニットであって、
基準回路と、
前記回路ユニットの少なくとも１つの検出トランジスタのしきい値電圧を測定し、前記基準回路の少なくとも１つの基準トランジスタの基準しきい値電圧を測定する測定ユニットと、
前記測定ユニットの出力から差動電圧を生成する差動電圧発生器と、
前記差動電圧がバイアス電圧として供給される、前記回路ユニット内の前記トランジスタデバイスのバルク接続と、を備えることを特徴とする制御ユニット。
【請求項２】
前記差動電圧発生器は、
前記回路ユニットの少なくとも１つの測定されたトランジスタしきい値電圧の、少なくとも１つの平均しきい値電圧値を形成する平均化ユニットと、
前記回路ユニットの少なくとも１つの平均しきい値電圧値を、前記基準回路の少なくとも１つの測定されたトランジスタしきい値電圧と比較し、前記回路ユニットの少なくとも１つの平均しきい値電圧値と、前記基準回路の少なくとも１つのトランジスタしきい値電圧との差を示す少なくとも１つの差分電圧値を生成する比較ユニットと、
前記比較ユニットの少なくとも１つの差分電圧値を増幅し、少なくとも１つの増幅された差分電圧値を生成する増幅ユニットと、を備えることを特徴とする請求項１に記載の制御ユニット。
【請求項３】
前記増幅ユニットは、高利得増幅器であることを特徴とする請求項２に記載の制御ユニット。
【請求項４】
前記基準回路は、少なくとも１つの比較増幅器内に少なくとも１つの基準トランジスタを備えることを特徴とする請求項１に記載の制御ユニット。
【請求項５】
前記基準トランジスタは、前記回路ユニットを備えるチップの別のウェルに設けられていることを特徴とする請求項４に記載の制御ユニット。
【請求項６】
前記基準トランジスタは、基準電圧により前記回路ユニットの前記トランジスタデバイスとは別に制御されることを特徴とする請求項４に記載の制御ユニット。
【請求項７】
前記測定ユニットは、前記しきい値電圧を検出する少なくとも１つの検出トランジスタを備えることを特徴とする請求項１に記載の制御ユニット。
【請求項８】
前記検出トランジスタは、検出電圧により前記基準トランジスタとは別に制御されることを特徴とする請求項７に記載の制御回路。
【請求項９】
前記回路ユニットは、複数のトランジスタデバイスを備え、
第１の補助的な複数の前記トランジスタデバイスを、基準トランジスタとして使用し、第２の補助的な複数の前記トランジスタデバイスを、検出トランジスタとして使用し、
前記差動電圧発生器の差動出力は、バイアス電圧として、前記複数のトランジスタデバイスのバルクに供給される、ことを特徴とする請求項１に記載の制御ユニット。
【請求項１０】
集積回路デバイスであって、
請求項１に記載の回路ユニットと制御ユニットとを備えることを特徴とする集積回路デバイス。
【請求項１１】
回路ユニット内のトランジスタの少なくとも１つのしきい値電圧を制御するための方法であって、
前記回路ユニットの少なくとも１つのトランジスタしきい値電圧を測定し、
少なくとも１つの基準トランジスタを提供し、前記少なくとも１つの基準トランジスタのしきい値電圧を測定し、
前記測定ユニットの出力から、差動電圧を生成し、
前記差動電圧を、バイアス電圧として前記回路ユニット内の前記トランジスタデバイスのバルク接続に供給する、ことを特徴とする方法。
【請求項１２】
前記生成するステップでは、
前記回路ユニットの少なくとも１つの測定されたトランジスタしきい値電圧の少なくとも１つの平均しきい値電圧値を形成し、
前記回路ユニットの少なくとも１つの平均しきい値電圧値を、前記基準回路の少なくとも１つの測定されたトランジスタしきい値電圧と比較し、前記回路ユニットの少なくとも１つの平均しきい値電圧値と少なくとも１つの基準トランジスタの少なくとも１つのトランジスタしきい値電圧との間の差を表す少なくとも１つの差分電圧を生成し、
前記比較ユニットの少なくとも１つの差分電圧を増幅し、少なくとも１つの増幅された差分電圧を生成する、ことを特徴とする請求項１１に記載の方法。
【請求項１３】
複数のトランジスタデバイスを、第１の補助的な複数の基準トランジスタと、第２の補助的な複数の検出トランジスタとに分割し、
前記第１の補助的な複数のトランジスタしきい値電圧を、基準電圧として測定し、
前記第２の補助的な複数のしきい値電圧を、検出電圧として測定し、
差動電圧を、前記基準電圧および前記検出電圧から生成し、
前記差動電圧を、前記複数のトランジスタデバイスのバルクに入力する、ことを特徴とする請求項１１または請求項１２に記載の方法。
【請求項１４】
回路ユニット内のトランジスタの少なくとも１つのしきい値電圧の制御は、閉ループ内で行われることを特徴とする請求項１１に記載の方法。
【請求項１５】
前記閉ループ内の制御は、電源の制御を含むことを特徴とする請求項１４に記載の方法。
【請求項１６】
前記増幅された平均電圧は、前記回路ユニットにマイナスにフィードバックされ、前記回路ユニットと前記基準回路の間のしきい値電圧差を減少させる、ことを特徴とする請求項１２に記載の方法。
【請求項１７】
前記しきい値電圧は、直接測定されることを特徴とする請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のトランジスタデバイスを有する回路ユニットのしきい値電圧を制御する制御ユニットに関する。
【背景技術】
【０００２】
しきい値電圧の可変性は、回路の性能に有害な影響をもたらす場合がある。すなわち、電流消費およびセル遅延への悪影響がある。深いサブミクロンの領域でスケーリングを行う技術によると、チップ内のしきい値電圧の統計的な変化は、より明白である。同様に重要なのが、電源および対応する電圧バウンスのスケーリングにより生じる変化である。
【０００３】
しきい値電圧の制御およびバルクバイアシングは、基本的に、１９９８年のmt. Symp on Low Power Electronics and Design、４８〜５３ページのＭ．ミヤザキ（Miyazaki）らによる“A Delay Distribution Squeezing Scheme with Speed-Adaptive Threshold-Voltage CMOS (SA-Vt CMOS) for Low Voltage LSIs”および1996 ISSCC Digest of Technical Papers、１６６〜１６７ページのクロダ（Kuroda）らによる“A. O.9V 150MHZ 10mW 4mm 2-D Discrete Cosine Transform Core Processor with Variable Threshold-Voltage Scheme”により知られている。しきい値電圧制御は、漏れ電流および遅延の改善に用いられている。同様に、しきい値電圧の抽出が、報告されている。１９９７年のIEEE Hong Kong Electron Devices Meeting、３１〜３８ページの、ＪＪ  リウ（Ｌｉｏｕ）らによる“Extraction of Threshold Voltage of Mosfets: An Overview”を参照されたい。これらの回路の目的は、絶対しきい値電圧値を抽出することである。
【０００４】
米国特許出願第２００２／０００５７５０Ａ１号は、集積回路の測定パラメータの結果として、補償回路内のトランジスタのボディを順または逆バイアスする適応ボディバイアス回路を開示している。適応ボディバイアス回路は、補償回路内の信号経路のレプリカを含む整合回路を含む。整合回路への入力におけるクロック信号の位相が、整合回路の出力における遅延クロック信号の位相と比較される。整合回路を通した遅延が、クロック信号の約１期間で変化した場合に、非ゼロの誤差値が生成される。バイアス電圧が、誤差値の関数として生成され、このバイアス電圧は、補償回路および整合回路に印加される。集積回路は、多くの適応ボディバイアス回路を含むことができる。バイアス値は、後の使用のためにメモリに格納することができ、メモリ内のバイアス値を定期的に更新して、回路を経時的に補償することができる。
【０００５】
米国特許第６，２７５，０９４Ｂ１号は、シリコンオンインシュレータ構造内に作られ、サーキットリーを含んだＣＭＯＳデバイスを開示しており、第１の実施形態における方法では、受信器内のＣＭＯＳデバイスのしきい値電圧を動的にシフトして、改善されたノイズマージンを提供し、第２の実施形態における方法では、異なる増幅器において、しきい値電圧を動的に整合して、製造オフセットを修正する。ノイズ耐性のためにしきい値電圧を動的にシフトするには、デバイスのバックゲートまたはバルクノードを、クランピングデバイスを有するｎｐｎインバータにより構成される２つの類似の回路を通してシフトする。ｎデバイスのバックゲートは、デバイスの最大Ｖｔｈのために０ボルトにバイアスされ、最小Ｖｔｈのために＋１のしきい値にバイアスされる。ｐデバイスのバックゲートのみが、デバイスの最大ＶｔｈのためにＶｄｄにバイアスされ、デバイスの最小ＶｔｈのためにＶｄｄ未満で１Ｖｔｈにバイアスされる。ｎデバイスおよびｐデバイスのＶｔｈは、望まれないバイポーラ電流を防止するために、各ソースボルト接合の順方向バイアス未満にする必要がある。バックゲートを、受信回路への入力の反対方向かつ同相に駆動することにより、入力が論理的“０”である場合に、受信器のしきい値電圧をグラウンド（ＧＮＤ）から引き離し、入力が論理的“１”である場合に、Ｖｄｄから引き離して、受信器のノイズ耐性を高め、受信器の所望の信号への応答を早くする。差動ペアを動的に整合してオフセット修正を行うために、フィードバック回路によって、出力信号の高速なフーリエ変換分析を行い、偶数高調波の存在を決定する。偶数高調波を表すフィードバック電圧が生成され、ＣＭＯＳデバイスのバックバイアス接触に印加され、差動ペアにおけるしきい値不整合の影響を修正する。
【０００６】
米国特許出願第２００２／０００５７５０Ａ１号は、複数のブロックを参照し、レプリカを含む整合回路を使用して遅延を補償し、フィードバックスキームを用いて補償を行う。
【０００７】
米国特許第６，２７５，０９４Ｂ１号は、受信デジタル回路のノイズ耐性および増幅器の差動ペアの不整合を主に強化する。増幅器のために、高調波ひずみが、フーリエ変換を計算するフィードバック内のマイクロを介して最小化される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、回路ユニットの複数のトランジスタのしきい値電圧における、例えば製造不整合、温度勾配、回路ノイズ等により生じる差に対処することができる、回路ユニットのしきい値電圧を制御する制御ユニット、回路ユニットと回路ユニットのしきい値電圧を制御する制御ユニットとを備える集積回路（ＩＣ）装置、および回路ユニットのしきい値電圧を制御するための方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の目的を達成するために、複数のトランジスタデバイスを有する回路ユニットのしきい値電圧を制御する制御ユニットが提供され、この制御ユニットは、基準回路と、回路ユニットの少なくとも１つの検出トランジスタのしきい値電圧を測定し、基準回路の少なくとも１つの基準トランジスタの基準しきい値電圧を測定する測定ユニットと、測定ユニットの出力から差動電圧を生成する差動電圧発生器と、差動電圧がバイアス電圧として供給される、回路ユニット内のトランジスタデバイスのバルク接続と、を備える。本発明は、例えばノイズ、Ｖｔ不整合による製造不整合を制御することを可能にする。これは、すべてのＩＣ製造、特に、このような製造不整合に敏感な深いサブミクロンＩＣにおいて有用である。したがって、製造コストが減少し、また、半導体産業にとって最も重要なことに、欠陥のあるＩＣの数が減少する。さらなる有利な特性は、回路ユニットのしきい値電圧を制御するために、絶対電圧でなく差動電圧を使用することである。これは、差動電圧が、回路ユニットのしきい値電圧と少なくとも１つの基準トランジスタの間の差の除去に直接使用できるためである。
【００１０】
本発明の好適な実施形態によれば、差動電圧発生器は、回路ユニットの少なくとも１つの測定されたトランジスタしきい値電圧の、少なくとも１つの平均しきい値電圧値を形成する平均化ユニットと、回路ユニットの少なくとも１つの平均しきい値電圧値を、基準回路の少なくとも１つの測定されたトランジスタしきい値電圧と比較し、回路ユニットの少なくとも１つの平均しきい値電圧値と、基準回路の少なくとも１つのトランジスタしきい値電圧との差を示す少なくとも１つの差分電圧値を生成する比較ユニットと、比較ユニットの少なくとも１つの差分電圧値を増幅し、少なくとも１つの増幅された差分電圧値を生成する増幅ユニットと、を備える。この実施形態の利点は、差動電圧発生器が、回路ユニット全体の平均しきい値電圧を生成することであり、これは、真のしきい値電圧の、非常に信頼性の高いしきい値を提供する。この平均しきい値電圧は、基準回路のしきい値電圧に関連して設定される。これは、平均しきい値電圧と、基準回路の１つとの間の差を決定し、この差をゼロにする電圧を生成することを可能にする。
【００１１】
本発明のさらなる好適な実施形態によると、増幅ユニットは、高利得増幅器である。
【００１２】
本発明のさらなる好適な実施形態によると、基準回路は、少なくとも１つの比較増幅器内の少なくとも１つの基準トランジスタを備える。少なくとも１つの基準トランジスタの利点は、異なる基準電圧が使用されること、または、信頼性の高い基準電圧を生成する少なくとも１つの基準トランジスタにより、非常に信頼性の高い基準電圧が生成されることである。
【００１３】
本発明のさらなる好適な実施形態によると、基準トランジスタは、回路ユニットを備えるチップに配置される。基準トランジスタは、それぞれ、同じウェハまたはチップ上にあり、これは、回路ユニットおよび基準トランジスタ用の回路面積を小さくする。
【００１４】
本発明のさらなる好適な実施形態によると、基準トランジスタは、回路ユニットを備えるチップの別のウェルに設けられている。基準トランジスタは、別のウェルで製造される際に、回路ユニットから完全に独立している。これは、信頼性の高い基準トランジスタの基準電圧をもたらす。
【００１５】
本発明のさらなる好適な実施形態によると、基準トランジスタは、基準電圧により回路ユニットのトランジスタデバイスとは別に制御される。
【００１６】
本発明のさらなる好適な実施形態によると、測定ユニットは、しきい値電圧を検出する少なくとも１つの検出トランジスタを備える。いくつかの検出トランジスタの使用が可能であることは、少なくとも１つのしきい値電圧を用いて、平均しきい値電圧を決定することができるという利点を有する。
【００１７】
本発明のさらなる好適な実施形態によると、検出トランジスタは、回路ユニットを備えるチップに配置され、これにより、検出トランジスタは、回路ユニットのトランジスタと同一の温度および他の物理的影響を受けることになる。これは、評価される基準電圧の正確さを向上させる。
【００１８】
本発明のさらなる好適な実施形態によると、検出トランジスタは、検出電圧により基準トランジスタとは別に制御される。これは、基準電圧の評価に、より高い柔軟性をもたらす。
【００１９】
本発明のさらなる好適な実施形態によると、基準電圧および／または検出電圧は、ＤＣまたはＡＣ電圧である。ＤＣまたはＡＣ電圧のいずれかを使用できることは、電圧の種類に関して制限がないという利点を有する。
【００２０】
本発明のさらなる好適な実施形態によると、回路ユニットは、複数のトランジスタデバイスを備え、第１の補助的な複数のトランジスタデバイスを、基準トランジスタとして使用し、第２の補助的な複数のトランジスタデバイスを、検出トランジスタとして使用し、差動電圧発生器の差動出力は、バイアス電圧として、複数のトランジスタデバイスのバルクに供給される。この好適な実施形態は、別の基準回路を使用しなくてもよいという利点を有する。基準回路としては、回路ユニットの少なくとも１つのトランジスタも可能である。
【００２１】
本発明の目的を達成するために、集積回路（ＩＣ）デバイスは、前記請求項のいずれかに記載の回路ユニットと制御ユニットとを備える。この実施形態の利点は、本発明のすべての必須の部品が、１つの集積回路に含まれることである。
【００２２】
本発明の目的を達成するために、回路ユニット内のトランジスタの少なくとも１つのしきい値電圧を制御するための方法が提供され、この方法は、制御ユニットの少なくとも１つのトランジスタしきい値電圧を測定し、少なくとも１つの基準トランジスタを提供し、少なくとも１つの基準トランジスタのしきい値電圧を測定し、測定ユニットの出力から、差動電圧を生成し、差動電圧を、バイアス電圧として回路ユニット内のトランジスタデバイスのバルク接続に供給する。
【００２３】
本発明の好適な実施形態によると、生成するステップでは、回路ユニットの少なくとも１つの測定されたトランジスタしきい値電圧の少なくとも１つの平均しきい値電圧値を形成し、回路ユニットの少なくとも１つの平均しきい値電圧値を、基準回路の少なくとも１つの測定されたトランジスタしきい値電圧と比較し、回路ユニットの少なくとも１つの平均しきい値電圧値と少なくとも１つの基準トランジスタの少なくとも１つのトランジスタしきい値電圧との間の差を表す少なくとも１つの差分電圧を生成し、比較ユニットの少なくとも１つの差分電圧を増幅し、少なくとも１つの増幅された差分電圧を生成する。
【００２４】
本発明のさらなる好適な実施形態によると、差分電圧値は、高利得増幅器により増幅される。
【００２５】
本発明のさらなる好適な実施形態によると、少なくとも１つの比較増幅器内の少なくとも１つの基準トランジスタは、基準回路として使用される。
【００２６】
本発明のさらなる好適な実施形態によると、基準トランジスタは、回路ユニットを備えるチップに配置される。
【００２７】
本発明のさらなる好適な実施形態によると、基準トランジスタは、回路ユニットを備えるチップの別のウェルに設けられる。
【００２８】
本発明のさらなる好適な実施形態によると、基準トランジスタは、基準電圧により回路ユニットのトランジスタデバイスとは別に制御される。
【００２９】
本発明のさらなる好適な実施形態によると、しきい値電圧は、少なくとも１つの検出トランジスタにより検出される。
【００３０】
本発明のさらなる好適な実施形態によると、検出トランジスタは、回路ユニットを備えるチップに配置される。
【００３１】
本発明のさらなる好適な実施形態によると、検出トランジスタは、検出電圧により基準トランジスタとは別に制御される。
【００３２】
本発明のさらなる好適な実施形態によると、方法では、基準電圧および／または検出電圧に、ＤＣまたはＡＣ電圧を使用する。
【００３３】
本発明のさらなる好適な実施形態によると、複数のトランジスタデバイスを、第１の補助的な複数の基準トランジスタと、第２の補助的な複数の検出トランジスタとに分割し、第１の補助的な複数のトランジスタしきい値電圧を、基準電圧として測定し、第２の補助的な複数のしきい値電圧を、検出電圧として測定し、差動電圧を、基準電圧および検出電圧から生成し、差動電圧を、複数のトランジスタデバイスのバルクに入力する。
【００３４】
本発明のさらなる好適な実施形態によると、回路ユニット内のトランジスタの少なくとも１つのしきい値電圧の制御は、閉ループ内で行われる。この好適な実施形態の利点は、閉ループ内での制御が、回路ユニットと基準回路のしきい値電圧の間の差を連続的に除去することにより、連続する方法でしきい値電圧を調整することである。
【００３５】
本発明のさらなる好適な実施形態によると、閉ループ内の制御は、電源の制御を含む。
【００３６】
本発明のさらなる好適な実施形態によると、増幅された平均電圧は、回路ユニットにマイナスにフィードバックされ、回路ユニットと基準回路の間のしきい値電圧差を減少させる。
【００３７】
本発明のさらなる好適な実施形態によると、しきい値電圧は、直接測定される。ライン遅れおよび漏れ電流などの間接的なモニタリングを通じてＶｔを制御するために用いられる他のアプローチとは異なり、我々のアプローチはＶｔの値を直接モニタする。これは、測定値の取得において起こり得る問題を、直接の測定によってなくすことができるという利点を有する。
【００３８】
本発明を特徴付ける新規性のこれらおよびさまざまな他の利点ならびに機能を、本明細書に添付されその一部を形成する特許請求の範囲における特徴と共に述べた。しかしながら、本発明、その利点、およびその使用により得られる目的をよりよく理解するためには、本明細書のさらなる部分を形成する図面、および本発明の好適な実施形態を例証し説明する添付の記載事項を参照すべきである。
【発明を実施するための最良の形態】
【００３９】
図１は、回路ユニットのしきい値電圧を制御する制御ユニットの基本的構造を示している。モジュールは、ライン４を通して異なるしきい値電圧Ｖｔ１を、ライン６を通してＶｔ２を、ライン８を通してＶｔｎを、ライン１０を通して基準電圧Ｖｔｒｆを、ΔＶｔモニタ１２に提供する回路ユニット２を備える。モニタ１２は、回路ユニット２の平均しきい値電圧値を生成する。モニタ１２は、ＤＣ基準ＶＲおよび平均しきい値電圧差ΔＶｔを、ライン１４を通して出力し、基準電圧ＶＲを、ライン１６を通して受ける。基準電圧ＶＲは、また、増幅器１８のプラス端子にも供給される。増幅器１８は、平均しきい値電圧差ΔＶｔ＋ＶＲを受け、基準電圧ＶＲをそのマイナス端子に受ける。増幅器１８は、ライン２０を通してバイアス電圧ＶＢを回路ユニット２に出力する。
【００４０】
図１に示すように、本発明は、閉ループスキームと、対応するサーキットリーとを備え、回路ユニット２のトランジスタのしきい値電圧Ｖｔ１〜Ｖｔｎを制御する。制御は、適応バルクバイアシング、および、基準電圧Ｖｔｒｆに対するしきい値電圧Ｖｔ１〜Ｖｔｎの差動測定を介して行われる。簡素なＶｔ不整合モニタ１２の使用を通じて、マルチポイントしきい値電圧検出スキームを用いて回路ユニット２全体にわたるしきい値電圧の平均値を得る。ループは、製造工程の偶発性、ライン上の温度勾配、および基板内の過度のノイズにより起こる不整合により生じる、しきい値電圧Ｖｔ１〜Ｖｔｎにおける不整合を制御する。
【００４１】
一般に、しきい値電圧Ｖｔは、トランジスタをオンにするために必要な最小の電圧である。この電圧を調整する１つの方法は、トランジスタのバルク端子をバイアスすることである。モニタ１２は、回路ユニット２のさまざまな部分におけるしきい値電圧Ｖｔ１〜Ｖｔｎを空間的に検出し、しきい値電圧の平均値を、基準“静穏”トランジスタのしきい値電圧Ｖｔｒｆと比較し、しきい値電圧差ΔＶｔを生成する。比較−増幅器１８は、しきい値電圧差ΔＶｔを、バルクをバイアスするのに必要なライン２０上の比例バイアス電圧ＶBに変換するという意味で、トランスデューサとして動作する。このバイアス電圧ＶBは、回路ユニット２にマイナスにフィードバックされ、次にしきい値電圧差ΔＶｔを減少させる。この閉ループスキームの最終的な結果は、増幅器１８の高利得のおかげで、しきい値電圧差ΔＶｔが非常に小さい値に減少されることである。
【００４２】
以下に、本発明の制御ループを、より詳細に説明する。制御ループは、増幅器を用いてバルク電圧を固定するために採用されている。モニタ１２は、図６および図７でより詳細に説明される、電流ミラーの各ブランチに並列接続されたトランジスタを有する。こうして、モニタ１２への入力の一方のセットは、回路ユニット２に配置された検出トランジスタのしきい値電圧Ｖｔ１であり、そして他方の入力は、回路ユニット２にて内部基準電圧ＶRを用いた結果として生成された、しきい値基準電圧Ｖｔｒｆである。増幅器１８のマイナス入力は、モニタ１２の出力に接続され、一方で、プラス入力は、モニタ１２に対して用いられる同一の基準電圧ＶRである。両方の回路２および１２において同一の電圧基準を使用することにより、この電圧基準の結果として生じる変動から独立したループを作る。さらに、このスキームは、内部で提供されるため、外部しきい値電圧基準を必要とせず、これによりピンを省いている。ループ動作は、仮想グラウンドおよびマイナスフィードバックの概念に基づいている。比較増幅器の出力は、
（１）  ＶＢ＝Ａ（ＶＲ＋ΔＶｔ−ＶＲ）
となる。ここで、Ａは増幅器１８の利得である。高利得増幅器が用いられる場合、
【数１】
2005536105.tif 000003
となる。もちろんこれは、ループが安定しており、かつ、マイナスフィードバックが存在する場合にのみ機能する。
【００４３】
図２は、ツインタブ（twin-tub）技術の断面図を示している。図２は、ＰＭＯＳトランジスタが、Ｎウェル２２と、ソース２４と、ゲート２６と、ドレイン２８と、を備えていることを示している。ＰＭＯＳの右側には、ＮＭＯＳトランジスタが示されており、これはＰウェル３４と、ソース３０と、ゲート３２と、ドレイン３３と、を備えている。ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは、共通のＰ基板に取り付けられている。本発明のトランジスタを独立してバイアスするために、ツインタブ技術を用いているが、同一の原理を、トリプルウェル技術の場合のようにＮウェルからＰを区別する他の任意の技術でも使うことができる。ＰＭＯＳトランジスタのＮウェル２２は、通常、電源Ｖｄｄに接続されている。ここで提案されるのは、Ｎウェル２２を、電源からの電位差に接続することである。同じことを、ＮＭＯＳトランジスタのＰウェル３４にも行う。Ｐウェル３４は、グラウンドからの電位差に接続される。バルク端子は、ＰＭＯＳトランジスタのＮウェル２２またはＮＭＯＳトランジスタのＰウェル３４に接続され、ＭＯＳトランジスタのしきい値電圧の制御を可能にしている。すべてのＮＭＯＳトランジスタは、制御下にあるものと仮定する。次いで、バイアシングがＰウェルで行われる。これは、基準トランジスタが、回路ユニット２のトランジスタのバイアスから独立するために、回路の残りから離れたそれ自体のウェルに置かれていることを意味する。
【００４４】
ツインタブ技術は、非限定の例のみとして示されていることが、強調される。当業者には、他の技術、例えばトリプルウェル技術、の使用が、本発明の範囲から逸脱することなく、同等に有効であることが理解されるであろう。
【００４５】
図３は、ＰＭＯＳトランジスタの回路シンボルを示している。ＰＭＯＳトランジスタは、ドレイン端子３８と、ゲート端子４０と、ソース端子４２と、バルク端子４４と、を備える。図４は、ＮＭＯＳトランジスタの回路シンボルを示している。ＮＭＯＳトランジスタは、ドレイン端子４６と、ゲート端子４８と、ソース端子５０と、バルク端子５２と、を備える。バルクトランジスタ４４および５２は、それぞれ、以下にさらに説明する本発明の概念の実施に役立つ。
【００４６】
図５は、しきい値電圧を抽出する典型的な回路を示している。回路は、電界効果トランジスタ５８のドレインに接続された電流源５４を備える。端子５６は、トランジスタ５８のゲート端子に接続されている。トランジスタ５８のソース端子は、グラウンドに接続されている。しきい値電圧抽出器を実現する最も簡単な方法は、ダイオード接続されたトランジスタをしきい値より下にバイアスすることである。ドレイン電流ＩＤは、次の式（３）で概算することができる。
【数２】
2005536105.tif 000004
各変数の意味は、次の通りである。
ＩＤ：真のドレイン電流
Ｉ０：理論上のドレイン電流
ＶＧＳ：ゲート端子とソース端子の間の電圧
Ｖｔ：しきい値電圧
ｎ：一定値
ＵＴ：熱電圧
長さ変調チャネルを無視することにより、しきい値より下で動作するトランジスタのドレイン電流の良好な近似値（３）が得られる。
【００４７】
（３）をしきい値電圧について解くと、次式が得られる。
【数３】
2005536105.tif 000005
ここで、典型的にはｎ＝１．５およびＶ０＝ＶＧＳである。最高の正確さを得るには、ドレイン電流ＩＤをＩＤ＝Ｉ０と選択すべきであり、この値は、プロセスとトランジスタの形状に依存する。
【００４８】
図６は、モニタ１２の可能な実施を示している。電流ミラー６０は、トランジスタ６２のドレイン端子に接続される。トランジスタ６２のゲート端子は、端子６６に接続される。トランジスタ６２のソース端子は、グラウンドに接続される。電流ミラー６６は、また、トランジスタ６４のドレイン端子に接続される。トランジスタ６４のゲート端子は、端子６８に接続される。トランジスタ６４のソース端子は、グラウンドに接続される。トランジスタ６２Ｍ１は、回路ユニット２を表す。トランジスタ６４Ｍ２は、基準回路を表す。トランジスタ６２のゲート端子とソース端子の間の電圧は、端子６６で測定される。トランジスタ６４のゲート端子とソース端子の間の電圧は、端子６８で測定される。端子６８は、基準電圧ＶＲを表す。端子６６は、測定されたしきい値電圧Ｖ０を表す。本発明のモニタ１２は、文献で報告されているものとは完全に異なっている。基本的に、このモニタは、他がするようには絶対しきい値電圧を抽出しないが、少なくとも２つのトランジスタの間のしきい値電圧差を抽出する。モニタ１２は、簡素で正確である。最高の正確さは、トランジスタがしきい値より下の領域にバイアスされている場合に得られる。モニタ１２の複数の点で行う検出の利点は、しきい値より下の動作が、より正確に、減少した電流消費によって行われること、および非常に簡素なサーキットリーで実施することができることである。
【００４９】
モニタの動作は、次の通りである。Ｍ２を、基準“静穏”トランジスタとし、Ｍ１を、回路の何処かに配置されたセンストランジスタとする。Ｍ１を、しきい値より下の領域にバイアスさせる。Ｖｔ２は、Ｖｔ１とは異なり、ドレイン電流がほぼ同一と仮定する。これは、次のように示すことができる。
【数４】
2005536105.tif 000006
ここで、Ｖｔ１およびＶｔ２は、それぞれＭ１およびＭ２のしきい値電圧である。積ｎＵは、ほぼ２５ｍＶであり、β１およびβ２は、Ｍ１およびＭ２のトランスコンダクタンスと、電流ミラーによる可能な誤差とを含む。ほぼ同一のトランジスタおよびほぼ完全な電流ミラーのためには、εを、対数効果のために、ほぼゼロとする。
【００５０】
この動作の代わりの説明は、基準電圧が、トランジスタをしきい値より下にバイアスするように選択された場合、ＩＭ１≒ＩＭ２と仮定すると、推論される式（６）は、次のようになる。
【数５】
2005536105.tif 000007
ここで、β１およびβ２項により、２つの試験中のトランジスタ間のいくらかの不整合またはミラーによるいくらかの誤差が推定される。ＶＧＳ１＝Ｖ０およびＶＧＳ２＝ＶＲと仮定して（６）を解くと、式（７）によりΔＶｔ＝Ｖｔ１−Ｖｔ２の表現を得ることができる。
【数６】
2005536105.tif 000008
【００５１】
結果的な誤差の存在は、対数表現の存在によって最小化される。さらに、より多くの数のトランジスタを用いて、Ｖｔの２つの絶対値の差の替わりに、基準として用いられる１つのトランジスタのしきい値電圧とｎトランジスタを用いて測定される平均しきい値との間の差を得ることで、この検出を改善することができる。
【００５２】
図７は、基本的に、図６の拡張を示している。電流ミラー６６の各ブランチには、電流ミラー６６とグラウンドの間で並列に接続された同数のトランジスタがある。いわゆる回路ユニットのブランチは、３つのトランジスタ６８，７０，および７２を備える。ドレイン接触は、並列に接続され、ゲート接触は、並列に接続され、ドレイン接触は、並列に接続される。ドレイン接触は、グラウンドに接続される。ドレイン接触は、電流ミラーに並列に接続される。ゲート接触は、端子８０に接続される。原則的に、電流ミラー６６の右ブランチにおいても、同じことが行われる。右ブランチは、３つのトランジスタ７４，７６，７８を備える。ドレイン接触は、グラウンドに並列に接続される。ゲート接触は、端子８２に並列に接続される。ドレイン接触は、電流ミラー６６に並列に接続される。（６）とほぼ同一の表現を得るＩＭ１≒ＩＭ２を持つために、回路の両方のブランチにおいて同数のトランジスタを、またはブランチの１つにおいて同等な幅のトランジスタを用いる必要がある。
【数７】
2005536105.tif 000009
【００５３】
図８は、モニタの動作を説明するための簡素な類似を示している。電圧基準に接続されたすべてのトランジスタは、電流ミラー８４とグラウンドの間に並列に接続された理想的な電流ソース９４，９６，および９８であり、かつ、接続されたトランジスタダイオードは、電流ミラー８４とグラウンドの間に並列に接続された抵抗器８８，９０，および９２に近接していると仮定する。電流ミラー８４と抵抗器８８，９０，および９２の並列回路との間に接続された、端子８６における出力電圧は、抵抗器８８，９０，および９２の並列回路における電流に、式Ｖ０≒ＲｔｏｔａｌＩｔｏｔａｌによって関連しており、ここでＲｔｏｔａｌは、抵抗器８８，９０，９２の並列回路の合計抵抗値、すなわち１／Ｒtotal＝１／Ｒ１＋１／Ｒ２＋...＋１／Ｒｎを表し、Ｉｔｏｔａｌは、抵抗器８８，９０，９２の並列回路における合計電流、すなわちＩｔｏｔａｌ＝Ｉ１＋Ｉ２＋...＋Ｉｎを表し、ここでｉを１〜ｎとするＲｉ＝Ｒである。すべての電流が等しい場合、Ｖ０≒ＲＩとなり、電流ソースの１つに電流の変動がある場合、端子８６における出力電圧Ｖ０は、次の平均電流によって与えられる。
【数８】
2005536105.tif 000010
【００５４】
図９は、本発明の回路図を示している。回路は、端子１００にて電源に接続される。端子１０２にて、回路はグラウンドに接続される。回路は、４つの異なるグループを備える。第１グループは、トランジスタ１０８，１１０，１１２，１１４を備える電流ミラーである。第２グループは、トランジスタ１２０，１２２，１２４を備える基準回路である。第３グループは、トランジスタ１２６，１２８，１３０を備える回路ユニットである。第４グループは、トランジスタ１１６および１１８を備える分圧器である。基準電圧は、端子１０４にて出力される。回路ユニットのしきい値電圧は、端子１０６にて出力される。トランジスタ１０８および１１０は、それぞれのソース端子にフィードバックループを備える。さらに、トランジスタ１０８およびトランジスタ１１０のソース端子は、端子１００に接続されている。トランジスタ１０８および１１０のゲート接触は、互いに接続される。トランジスタ１０８および１１２のドレイン接触は、互いに接続される。トランジスタ１１０および１１４のドレイン接触も、互いに接続される。さらに、トランジスタ１１０のゲート接触は、トランジスタ１１４のドレインに接続される。トランジスタ１１２のゲート接触は、トランジスタ１１２のドレイン接触に接続される。トランジスタ１１２および１１４のゲート接触は、互いに接続される。トランジスタ１１２のソース接触は、基準回路に接続される。トランジスタ１１２のソース接触は、トランジスタ１２０，１２２，および１２４のドレイン接触に並列に接続される。トランジスタ１２０，１２２，１２４のゲート接触は、互いに並列に端子１０４に接続される。トランジスタ１２０，１２２，１２４のソース接触は、互いに並列に端子１０２に接続される。トランジスタ１１４のソース接触は、回路ユニットのトランジスタ１２６，１２８，および１３０のドレイン接触に並列に接続される。トランジスタ１２６，１２８および１３０のゲート接触は、互いに並列に端子１０６に接続される。トランジスタ１２６，１２８，および１３０のソース接触は、並列に端子１０２に接続される。トランジスタ１１６のソース端子は、フィードバックループを有する。トランジスタ１１６のソース端子は、端子１００に接続される。トランジスタ１１６のゲート端子は、同じトランジスタのドレイン接触および端子１０６に接続される。トランジスタ１１６のドレイン接触は、トランジスタ１１８のドレイン接触に接続される。トランジスタ１１８のゲート接触は、端子１０６に接続される。トランジスタ１１８のソース接触は、端子１０２に接続される。チャネル長さ変調による誤差を最小化するため、二重のフィードバックミラーを使用したが、これは、モニタが飽和領域にてバイアスされる場合は、非常に大きなトランジスタを行わない限り使用できない。
【００５５】
図１０は、しきい値電圧と差動電圧の関係を表す図を示している。ミラー６０のサイジングは、モニタ１２の設計において最も重要なステップである。誤ったサイジングは、正確さの欠如をもたらすためである。これは、しきい値電圧差ΔＶｔがゼロの場合に、モニタ１２の出力が電圧基準に等しい際に、良いサイズとなる。図１０に示されたＤＣシミュレーション結果は、モニタ１２の挙動を表している。理想のＶｔラインは、マイナスの電圧をトランジスタのバルクに印加することによって、しきい値電圧が増加することを示している。モニタ１２の基準電圧ＶＲをゼロに等しく設定し、電圧をＭ１（回路ユニット）のバルクに印加し、グラウンドをＭ２（基準電圧）のバルクに接続することにより、我々は、出力ＶＤにおいて、基準トランジスタと、バルクを変化させることでＶｔが変化したトランジスタとの間のしきい値電圧差ΔＶｔを得た。該当する範囲内で、この特定の例におけるこの特定の技術でのしきい値電圧変化は、ほぼ直線の挙動を有し、値−０．２によるスロープを有するランプと類似している。しきい値電圧変化が、例えば製造プロセスで導入される実施量および拡散分布などのパラメータの範囲に依存しているため、このスロープは実質的に変化し得ることが、当業者には理解されるであろう。
【００５６】
図１１は、回路ユニットのしきい値電圧の直接の変更を示している。他の適用は、回路ユニットのしきい値電圧を直接変えるものである。フィードバック制御のために、基準トランジスタのバルクを変更した場合、それに応じて回路ユニットのバルクも変化する。ここで、１つの基準トランジスタが、回路のウェルから独立したウェルに配置されており、多くの検出トランジスタが、回路ユニットに配置されており、制御が、回路ユニットのさまざまなトランジスタの共有バルクに加えられている、と仮定する。次に、基準トランジスタのバルクを変更し、回路ユニットを検出することにより、制御は、同一のバルクを共有するすべてのトランジスタのしきい値電圧Ｖｔを自動的に変更する。図１１の上側の図は、制御がどのようにして回路ユニットのトランジスタのバルク電圧を自動的に変更するかを示している。図１１の下側の図は、回路ユニットのすべてのトランジスタのしきい値電圧の自動変更のコースを示している。図１１の下側の図では、電圧は０Ｖから５０ｍＶにジャンプする。
【００５７】
図１２は、基準トランジスタのバルクにステップを印加した場合のしきい値電圧の制御の効果を示している。このケースでは、５０ｍＶのステップを、基準トランジスタのバルクに印加した。このケースでは、モニタのＶＲは３５０ｍＶである。基準トランジスタのバルクにおける５０ｍＶステップの結果として、しきい値電圧Ｖｔが１０ｍＶ減少すること、および、制御ループがしきい値電圧Ｖｔを再度復元して、差分しきい値電圧ΔＶｔをゼロにすることが観察される。図１２の上側の図は、制御された差分しきい値電圧ΔＶｔのケースを示しており、図１２の下側の図は、制御されていない差分しきい値電圧ΔＶｔのケースを示している。
【００５８】
図１３は、しきい値電圧Ｖｔ検出スキームのレイアウトを示している。この検出スキームは、電源ライン１３２と、グラウンドライン１３４と、しきい値電圧制御スキーム１３６と、しきい値電圧検出トランジスタ１３８，１４０，１４２，１４４，１４６と、検出トランジスタ１３８，１４０，１４２，１４４，１４６を制御スキーム１３６に接続する接続ライン１４８，１５０，１５２，１５４，１５６と、標準セル１５８，１６０，１６２，１６４，１６８，１７０，１７２の列と、を備える。図１３は、標準セルレイアウトスタイルの検出スキームを示している。検出トランジスタは小さいため、レイアウトのほとんどの場所に配置することができる。
【００５９】
図１４は、電源およびバルクラインのルーティングのレイアウトを示している。レイアウトは、電源ライン１７４、グラウンドライン１７６、標準セル１７８，１８０，１８２と、バルクライン１８４と、を備える。標準セル１７８，１８０，１８２は、Ｐ−ＭＯＳＦＥＴおよびＮ−ＭＯＳＦＥＴの配置で構成されている。バルクをソースから独立してバイアスすることは、ラッチアップの問題やバルクラインのノイズ発生の原因となり得るため、レイアウトには十分な注意を払う必要がある。我々は、電源およびバルクをバイアスするためのクローズループスキームを提示する。図１６は、ＮＭＯＳのＶｔ制御の特定のケースにおける電源およびバルクラインのルーティングの詳細を示している。ウェルへの接触の作製には、選択肢があることに留意されたい。これは、すべてのセルまたは全てのＮセルに対して行うことができる。
【００６０】
本明細書で扱う本発明の新たな特徴および利点を、上の説明で述べた。しかしながら、本開示は、多くの観点において、例示的でしかないことを理解されたい。その詳細、特に部品の形状、サイズ、および配置の内容については、本発明の範囲を逸脱することなく変更することができる。本発明の範囲は、当然ながら、添付の特許請求の範囲が表現される言語において定義される。
【図面の簡単な説明】
【００６１】
【図１】図１は、本発明に係る回路ユニットのしきい値電圧を制御する制御ユニットの構造を示している。
【図２】図２は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのツインタブ技術の断面図を示している。
【図３】図３は、ＰＭＯＳトランジスタのシンボルを示している。
【図４】図４は、ＮＭＯＳトランジスタのシンボルを示している。
【図５】図５は、しきい値電圧を抽出する回路の構造を示している。
【図６】図６は、本発明の基本回路を示している。
【図７】図７は、本発明の基本回路を示している。
【図８】図８は、図６および図７の構造の類似構造を示している。
【図９】図９は、本発明の実施形態の回路図を示している。
【図１０】図１０は、２つの異なるケースにおけるしきい値電圧とバルク電圧の関係を表す２つのグラフを示している。
【図１１】図１１は、回路ユニットのバルクが基準回路のバルクにおける変化に従うことを示している。
【図１２】図１２は、バルクの変化の後に制御ループがどのようにしきい値電圧を復元するかを示している。
【図１３】図１３は、しきい値電圧検出スキームのレイアウトを示している。
【図１４】図１４は、電源およびバルクラインルーティングのレイアウトを示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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