(57)【要約】  極短のチャネル長さを有するトランジスタを製作する方法において、ソース電極、ドレイン電極およびゲート電極をそれぞれ溶着することは、最初に先行技術によって適用可能な設計規則に従って電極寸法を限定することにより遂行され、一方、後続の処理ステップにおいて、これら電極の１つおきの寸法は、希望により調節できる。一つのチャネル領域が、ソースとドレイン電極の間にあらゆる設計規則の制約なしに形成され、これにより、例えば１０ｎｍよりもはるかに小さな極度に短いチャネル長さＬを有するトランジスタ・チャネルの形成が可能になる。対応して、ゲート電極の幅が調節可能であって、大きなチャネル幅Ｗも得られ、従ってほとんど任意に大きなアスペクト比Ｗ／Ｌがトランジスタに供給され、こうして望ましいスイッチングおよび電流の特性が供給される。この方法は、あらゆる種類の電界効果トランジスタを同一基板上にも製作するのに応用可能であって、また同様に他の種類のトランジスタ構造を製作するために調節可能である。
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【特許請求の範囲】
【請求項１】
極短チャネル長さを有するトランジスタを製作する方法であって、
ａ）  半導体物質の基盤上に導電性物質を溶着するステップと、
ｂ）  並列の帯状第１電極へ導電性物質をパターニングするステップであって、これらの第１電極は適用可能な設計規則により決定されたピッチを有し、これら第１電極の間に基板の露出された帯状領域を残すステップと、
ｃ）  基板まで前記第１電極を覆うバリア層を溶着するステップと、
ｄ）  それら露出された領域内で基板をドープするステップと、
ｅ）  基板のドープされた領域上に導電性物質を溶着して、その上に並列帯状第２電極を形成するステップと、
ｆ）  前記第１電極を覆うバリア層を除去して、前記第１電極と前記第２電極の間の、基板のドープされていない領域まで延びている垂直なチャネルを残すステップと、
ｇ）  チャネルの底部において、それらの露出された領域内で基板をドープするステップと、
ｈ）  バリア物質により、チャネルを充填するステップと、
ｉ）  前記第１電極を除去し、第２電極の間に空間を残し、それらの間の基板の領域を露出するステップと、
ｊ）  前記第１電極を除去済みである開口内で、基板の露出された領域をドープするステップと、
ｋ）  前記開口内に導電性物質を溶着して前記第１電極を再び発生させ、これにより、ほぼ等しい幅の並列帯状の第１電極および第２電極の電極層が得られ、ドープされた基板にインターフェイスし、また、バリア物質のみの任意の薄い層によって分離され、こうしてドーピング・ステップにおいて使用されるドーパントに従って、今や第１電極はトランジスタ構造のソース電極またはドレイン電極を構成し、第２電極は対応するドレイン電極またはソース電極を形成するステップと、
ｌ）  前記電極および前記分離バリア層の上に絶縁バリア層を溶着するステップと、
ｍ）  前記バリア層の上に導電物質を溶着するステップと、
ｎ）  導電性物質をパターニングして、ソース電極とドレイン電極を横切る方向を向いた並列帯状ゲート電極を形成し、これにより、非常に短いチャネル長さおよび任意の大きなチャネル幅を有し、後者はゲート電極パターンによって与えられる電界効果トランジスタ構造のマトリックスが得られるステップとを含む前記方法。
【請求項２】
前記導電性物質が金属であることを特徴とする請求項１記載の方法。
【請求項３】
前記導電性物質が、有機金属、好ましくは、ポリマまたはコポリマ物質として、選択されたことを特徴とする請求項１記載の方法。
【請求項４】
前記パターニング・ステップにおいて、フォトマイクロリソグラフィを使用することを特徴とする請求項１記載の方法。
【請求項５】
前記パターニング・ステップにおいて、非リソグラフィ的ツールを使用することを特徴とする請求項１記載の方法。
【請求項６】
エッチングにより前記バリア層および／または前記電極を除去することを特徴とする請求項１記載の方法。
【請求項７】
選択溶着処理により薄膜／薄いバリア層を形成することを特徴とする請求項１記載の方法。
【請求項８】
吹きつけにより前記薄膜／薄いバリア層を形成することを特徴とする請求項１記載の方法。
【請求項９】
エッチングにより前記パターニングを遂行することを特徴とする請求項１記載の方法。
【請求項１０】
前記半導体基板物質をシリコンに選ぶことを特徴とする請求項１記載の方法。
【請求項１１】
前記トランジスタ構造のマトリックスを適当に分割して、個別の電界効果トランジスタまたは一つよりも多いこの種のトランジスタの回路を形成することを特徴とする請求項１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル長さが極めて短いトランジスタの製造方法に関する。
【背景技術】
【０００２】
多くの努力が（シリコンまたは他の基板上の）回路のサイズを減少させることを目指し、設計規則およびリソグラフィに従うもの以上にチャネル長さを減少させてスイッチング速度を上げる試みと組み合わされている。回路の削減はシリコン業界の広汎な努力の一部分であり、フォトリソグラフィ、Ｘ線リソグラフィではその限界にまもなく到達し、また他の一層新型の解決方法も非常に真剣に追求されていて、２０１０年内の生産で０．０４μｍ（４０ｎｍ）前後の線幅と線間隔に達することを目標にしている。しかしながら、これは大部分が、例えば単一分子スイッチ、ナノスイッチなどの望ましいものにより測定されたものである。
【０００３】
代わりに、非リソグラフィ的パターニング技法は、例えばマイクロパターニング、セルフ・アセンブリ技法などの一層良好な見込みを有する。しかしながら、後者は非常に保守的な業界に全く新しい処理と機器を導入するので、最も先端的なリソグラフィの試みよりも新種のものである。また、これら２つのいずれも、複雑の回路の構築を可能にする実際の可能性を現在有していないし、恐らくはずっとそうであろうが、それは部分的には、多層構造の構築に関する問題である。他の技法（例えばハード・スタンプの使用、Ｏｂｄｕｃａｔ参照）は同じ問題に直面している。
【０００４】
公知の技術で処理できない諸問題は次の通りである：１）非常に短い（原子数個の長さの）チャネル長さ、すなわちソース電極とドレイン電極の間の距離を製作すること、２）標準的なシリコン処理、製造技法および機器を使用するか、または標準的でない非リソグラフィ的技術を使用して、これを達成すること、３）所与のリソグラフィ／パターニング・ツールにより一層小さい回路設置跡、すなわち一層高密度の回路を得るためにこれを使用すること、４）自己位置合わせにより上記を達成すること。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って本発明の目的は、上に列挙した現在および先行の技術に固有な諸問題を有利な方法で克服する方法を供給することである。
【課題を解決するための手段】
【０００６】
本発明の目的および多数の更なる特徴と利点は、下記のステップを含む本発明による方法により、達成される；
ａ）  半導体物質の基盤上に導電性物質を溶着するステップと、
ｂ）  並列の帯状第１電極へ導電性物質をパターニングするステップであって、これらの第１電極は適用可能な設計規則により決定されたピッチを有し、これら第１電極の間に基板の露出された帯状領域を残すステップと、
ｃ）  基板まで前記第１電極を覆うバリア層を溶着するステップと、
ｄ）  それら露出された領域内で基板をドープするステップと、
ｅ）  基板のドープされた領域上に導電性物質を溶着して、その上に並列帯状第２電極を形成するステップと、
ｆ）  前記第１電極を覆うバリア層を除去して、前記第１電極と前記第２電極の間の、基板のドープされていない領域まで延びている垂直なチャネルを残すステップと、
ｇ）  チャネルの底部において、それらの露出された領域内で基板をドープするステップと、
ｈ）  バリア物質によりチャネルを充填するステップと、
ｉ）  前記第１電極を除去し、第２電極の間に空間を残し、それらの間の基板の領域を露出するステップと、
ｊ）  前記第１電極を除去済みである開口内で、基板の露出された領域をドープするステップと、
ｋ）  前記開口内に導電性物質を溶着し、前記第１電極を再び発生させて、これにより、ほぼ等しい幅の並列帯状の第１電極および第２電極の電極層が得られ、ドープされた基板にインターフェイスし、また、バリア物質のみの任意の薄い層によって分離され、こうしてドーピング・ステップにおいて使用されるドーパントに従って、今や第１電極はトランジスタ構造のソース電極またはドレイン電極を構成し、第２電極は対応するドレイン電極またはソース電極を形成するステップと、
ｌ）  前記電極および前記分離バリア層の上に絶縁バリア層を溶着するステップと、
ｍ）  前記バリア層の上に導電物質を溶着するステップと、
ｎ）  導電性物質をパターニングして、ソース電極とドレイン電極を横切る方向を向いた並列帯状ゲート電極を形成し、これにより、非常に短いチャネル長さおよび任意の大きなチャネル幅を有し、後者はゲート電極パターンによって与えられる電界効果トランジスタ構造のマトリックスが得られるステップとを含む。
【０００７】
本発明による方法において導電物質は金属であり、または前記導電物質は好ましくはポリマまたはコポリマ物質である有機物質として選択されるのが有利であると考えられる。
【０００８】
一般にフォトマイクロリソグラフィをパターニングス・ステップで使用するのが好ましいと考えられるが、パターニング・ステップに非リソグラフィのツールも同様に好ましく使用できる。
【０００９】
本発明による方法において、バリア層および／または電極は好ましくはエッチングにより除去される。
【００１０】
好ましくは薄膜／薄いバリア層は選択溶着処理により形成され、または代わりに薄膜／薄いバリア層は吹き付けにより形成され得る。
【００１１】
本発明による方法において、パターニングは、エッチングにより好ましく遂行される。
【００１２】
本発明による方法において、半導体基板物質の選択は、またシリコンであることが有利と考えられる。
【００１３】
最後に本発明による方法において、マトリックスまたはトランジスタ構造は個別の電界効果トランジスタを形成し、またはこの種の一つよりも多いトランジスタの回路を形成するのに適当なように有利に分割される。
【実施例】
【００１４】
さて、本発明による方法を順次に議論する。
【００１５】
図１は、導電性物質の層２をその上に溶着した適当なバリア物質を有する半導体物質の基盤１を示し、導電層物質の層２は、いずれかの無機または有機物質であって、適当な溶着方法になじむものである。基板自体は、選択された物質により、堅いまたは柔軟なものであり得る。好ましくは、この基板はシリコンである。さて、導電層２が、例えばフォトマイクロリソグラフィおよびこれに続くエッチングに基づく適当なパターニング方法により、図２ａおよび図１の平面図に示すような並列帯状第１電極へパターニングされる。ピッチすなわち次の電極までの距離ｄに加えられる一つの電極の幅ｗは、もちろん適用可能な設計規則に従い、また、最小処理制約機能サイズｆに対応し、この場合ｗとｄはほぼ等しいが、しかしもちろんｗの値よりもはるかに大きいｄの値であっても差し支えない。図２ａに示すように、このパターニングは第１電極２の間に窪み３を残し、今やこれらの並列帯状電極２は、実際に薄く作ることができて、それらの幅ｗよりもはるかに小さい高さｈを有し、図３に示すように、薄膜バリア層４により、覆われていて、薄膜バリア層４は、第１電極２の上に延び、また、窪み３内の基板１まで延びている。バリア層の厚さは、どんな設計規則によっても制約されず、従って非常に小さく、実際単原子の寸法まで小さくできる。
【００１６】
図３に示すように、窪み３の底部は、基板１の露出された領域である。図４に示すように、今や基板１はこれらの露出領域においてドープされて、基盤１内のドープされた領域５を形成し、ドープされた領域５は、電子的すなわちｎ型伝導、またはホールすなわちｐ型伝導など、希望する伝導モードを有する。図５に示す次の処理ステップにおいて、窪み３は今や導電物質６により充填されて、基盤１内のドープされた領域５の上に第２の並列帯状第２電極６を形成する。続いて、図６に示すように、適当な処理例えばエッチングにより、第１電極２からバリア層４が除去されて、第１電極２と第２電極６の間に、垂直のチャネルすなわち溝７を残す。基板１のドープされていない領域は、今や垂直チャネル７の底部で露出され、図７に示す第２ドーピング・ステップにおいて、これらの領域内の基板がドープされて、その中にドープされた領域８を形成する。明らかに、今やドーパントは、例えば領域５がｎ型伝導モードにドープされていたならば、領域８内の基板がｐ型伝導へドープされ、またはこの逆が行なわれるように選択される。
【００１７】
それから、垂直な溝すなわちチャネル７は絶縁バリア物質４で充填され、これは制御された吹き付け処理により溶着でき、または続いて過剰な物質を除去することによりグローバル・バリア層として溶着され、このバリア物質４は、今や図８に示すように、もちろんその中のドープされた領域８の上る基盤１の領域をカバーする。続く処理ステップにおいて、図９に示すように、第１電極２が除去されて、バリア層４を有する第２電極６の間に窪みまたは開口３’を残す。第１電極２の除去は、フォトマイクロリソグラフィおよびエッチングなどにより実現でき、これに続いて、第３ドーピング・ステップで、今や開口３’内の基板１の露出したドープされていない領域がドープされて、図１０に示すように、基板内にドープされた領域９を形成する。領域９は、適当な伝導モードにドープされる、すなわち領域５が、ｎ型にドープされている場合は、領域８は、ｐ型にドープされる。これは、また、他の廻り道でも実行できる。続く処理ステップにおいて、第１電極は、今や図１１ａに示すように、基板１内のドープされた領域９の上に開口３’を例の無機または有機の適当な導電物質の薄膜により充填するだけで再生できる。いずれの場合も第１電極２と第２電極６に同一の導電物質を使用するのが好ましいことを理解すべきである。この結果の構造が、図１１ｂに平面図で示されている。
【００１８】
さて、基板１内のドープされた領域５、８、９に、それぞれ適当に接触する第１電極２および第２電極６が、一つのトランジスタ構造内に並列帯状で非常に近接して配置されたソース電極およびドレイン電極を、それぞれ形成できることが理解される。チャネル長さＬすなわちソース電極２とドレイン電極４（図１１ａ）の間の距離は、もちろんバリア層４の下で、基板内でドープされた領域８を埋めるが、極度に短く製作でき、希望するならば、１ｎｍよりも充分下にでき、それは、バリア層４の厚みδが、バリア物質の極度に薄い膜の溶着処理から出て、この処理が、どんな設計規則にも制約される必要がないためである。当業者に良く知られていることであるが、上述のようにそうしたバリア層を単原子の層にまで溶着することができる。このトランジスタ構造内のチャネル長さ１は、本発明による方法によって製作され、従ってほとんど任意に短くでき、このことは、例えば電界効果トランジスタにおいて、極度に望ましい性質であることが理解されよう。
【００１９】
ソース電極２およびドレイン電極６の上面もまた、バリア層４を備えていて、いかなる場合も電極２および電極６とそれらの上面が、図１２に示すように同様に絶縁されている。さて、導電物質のもう一つの薄膜１０のグローバル層が、グローバルに塗布されたバリア層４の上に溶着され、それから層１０は、本発明による方法により製作されたトランジスタ構造とゲート電極を形成するように、パターニングされる。理解すべきは、これらのゲート電極の実際のパターニングは、第１電極２および第２電極６を形成するのと類似の処理ステップにより実現され、そのとき種々の処理ステップが、図１、図２ａ、図３および図５に描かれたものに類似することである。こうして非常に高密度のゲート電極１０が得られ、一つおきのゲート電極は、例えば適当なバリア層を溶着する以前に、フォトマイクロリソグラフィおよびそれに続くエッチングに基づいてなされるので、これは、もちろんゲート電極の獲得可能な寸法が、第１電極２および第２電極６の寸法に関してなされたのと同一の考慮に従うことを意味する。従って、異なった幅Ｗを有する別々のゲート電極１０を製作することは全く可能であり、これはまた、本発明による方法により製作される別々のトランジスタ構造が、さまざまなチャネル幅／チャネル長さ比率Ｗ／Ｌにより、製作できることを意味する。実効制御電圧と処理パラメータのこの比率倍に依存するドレイン電流ＩＤの規模として、大きなＷ／Ｌを有することが望ましいのは、当業者に周知のことである。
【００２０】
こうして本発明による方法により製作されたトランジスタにより、多数の長所を得ることができる。例えば、トランジスタのスイッチング速度は種々な要素により左右されるが、スイッチング速度に影響する主要な構造的パラメータはソース電極とドレイン電極の間の距離Ｌであり、それはこの距離をカバーするために荷電キャリアが一定時間を必要とするためである。言い換えれば、距離Ｌが短くなればなるほど、他の事情が同じならば、一層速いスイッチング速度になる。先行技術の解決手段および現在の技術は、現在の処理制約最小機能サイズにより限定され、これは、例えば０．１８μｍリソグラフィの場合に、最小１８０ｎｍチャネル長さを意味する。現在の規格に合致するリソグラフィが電極パターニング・ステップで使用されるが、本発明による方法では、バリア層の厚さａがもちろんいずれの設計規則によっても限定されないので、実際に例えば１０ｎｍよりもはるかに少ないチャネル長さへ削減を可能にすることが理解されよう。
【００２１】
図１４ｂから分かることは、チャネル幅に対応するゲート電極の幅Ｗが、この特定電極を形成するのに使用されるパターニング処理の設計規則に対して下方に制限されるならば、電極６の形成のために図５に示されたのと類似の成型ステップにおいてこのゲート電極が形成され、その実際の幅Ｗは、既にパターニングされた帯状ゲート電極の間の窪み内の追加の電極物質を充填する以前に、ゲート電極１０の間でバリア層４の厚みを増加させることによってのみ調節される。従ってトランジスタ構造マトリックス内の一つおきのゲート電極について、さまざまな横幅Ｗを有するトランジスタが、得られるようにゲート電極を形成することができる。
【００２２】
したがって、本発明による方法の最も重要な面の一つは、チャネル幅Ｗとチャネル長さＬの間の関係、すなわち非常に重要な設計パラメータであり、ドレイン電流ＩＤについての倍率として述べられたアスペクト比Ｗ／Ｌを制御する可能性である。その上、本発明は全てのタイプの電界効果トランジスタの製作を可能にする。また、構造的には同一の電界効果トランジスタであるが、選択された設計パラメータの調節された値を有するものを、同一基板上に製作できる。例えば、同一のスレッショルド電圧ＶＴを有する二つまたはそれ以上のＭＯＳＦＥＴであるが、しかし異なった電流能力を有するものを同一基板上に製作して、Ｗ／Ｌについて種々の値を使用できるようにすることができる。例えば数ミリアンペアの範囲について、ドレイン電流ＩＤの高い値はもちろん高いアスペクト比／Ｗ／Ｌを有するトランジスタにおいてのみ得られるものであり、今日の技術によれば、これは非常に面積を消耗する装置を意味する。今日の技術によれば、アスペクト比Ｗ／Ｌは、とてつもない量の不動産を占用することなしにほとんど任意に選択することができる。希望する電流レベルを供給するために、アスペクト比Ｗ／Ｌを増大させることができるように見えるが、今日の技術においては、これは、ゲート面積の増大とデバイス・キャパシタンスの対応する増加を意味し、これはトランジスタのスイッチング速度へ逆に影響して、例えば先行技術のＭＯＳＦＥＴを１０よりもあまり大きくないアスペクト比Ｗ／Ｌへ限定する。そうした逆のアスペクトは、本発明による方法の使用によるトランジスタを製作することにより、全て除去できる。
【００２３】
これまでのページで議論された好ましい実施例は、電極構造のパターニングのために、従来のマイクロフォトリソグラフィおよびエッチングの処理の使用に基づくが、理解すべきは、本発明は一層高度なパターニング処理の使用によって実現でき、それには、ソフト・リソグラフィおよび希望するパターンを生成するために、例えば所望のハードまたはソフトのスタンプを使用するなどの非リソグラフィ的なツールの使用を含むことである。機能寸法の更なる削減を得るために、例えば印刷技術により電極パターンを設定することができる。そうした印刷技術は、現在開発されているいわゆるナノ・プリンティングにより遂行され、例えば比較可能なフィルム厚さを有する１０ｎｍまたはそれ以下までの機能寸法により得られる電極を意味し、こうして、本発明による方法で達成可能なチャネル長さに比較し得るスケール上で設定される。
【００２４】
その上、本発明による方法は、追加の後処理または中間ステップの適切な選択により、同一基板上に一層複雑な回路構造の製作を可能にし、伝導モードと設計寸法をできるだけ適切に選択でき、また、電界効果トランジスタの特定のタイプを仕上げるのに使用されると共に、マトリックス・アドレッサブル・アレイ内にトランジスタ・ベースのメモリを製作したり、または、コンプリメンタリ・トランジスタ回路を形成するために、追加の中間層を溶着することができる。例えば、トランジスタ構造の一部分またはトランジスタ構造全体をエッチング・ステップで除去し、代わりに例えば、抵抗器または相互接続線など、薄膜技術により形成される種々の受動構成要素に置き換えて、こうして本発明の方法により、製作される元の構造と完全に一体化された一層複雑な回路を供給することができることは、自明である。
【図面の簡単な説明】
【００２５】
本発明は、トランジスタ製作方法の前記の順次的な解説を、添付図面の種々のステップの例示的な実施例とともに読むときに、一層良く理解されるであろう。
【図１】本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
【図２ａ】本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
【図２ｂ】図２ａの断面に示された構造の平面図である。
【図３】本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
【図４】本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
【図５】本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
【図６】本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
【図７】本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
【図８】本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
【図９】本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
【図１０】本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
【図１１ａ】本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
【図１１ｂ】図１１ａの断面に示された構造の平面図である。
【図１２】本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
【図１３】本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
【図１４ａ】本発明による方法により製作された電界効果トランジスタ・マトリックスの平面図であって、チャネルの輪郭とソースと点線で示されたドレイン電極を有する。
【図１４ｂ】直線Ａ−Ａに沿って取られた図１４ａのマトリックスの断面である。
【図１】
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【図２ａ】
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【図３】
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【図４】
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【図５】
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【図２ｂ】
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【図１１ｂ】
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【図１４ａ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１ａ】
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【図１２】
2005510864.tif 000017
【図１３】
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【図１４ｂ】
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【国際調査報告】
2005510864.tif 000020
2005510864.tif 000021
2005510864.tif 000022
2005510864.tif 000023