(57)【要約】  金属酸化物トレンチ・ゲート半導体装置において、ゲート・トレンチ（２０）下部に、トレンチの底部から、ほぼドレイン・ドリフト領域（１４）を横切って、ドレイン・コンタクト領域（１４ａ）へと延びる実質的にイントリンシックな領域（４０）を設け、半導体装置のターン・オン時のドレイン・ソース間電圧の低下率を高くする。これにより半導体装置のスイッチング損失が低減する。実質的にイントリンシックな領域（４０）は、例えば、トレンチ（２０）の下部領域に欠陥を注入して形成できる。
2005510061.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のソース領域及びドレイン領域と、前記両領域間に反対の第２導電型のチャネル形成領域を備え、前記ドレイン領域はドレイン・ドリフト領域とドレイン・コンタクト領域とを有し、前記ドレイン・ドリフト領域は前記チャネル形成領域と前記ドレイン・コンタクト領域との間にあり、前記ドレイン・コンタクト領域より軽く前記ドレイン・ドリフト領域がドープされる半導体本体と、
トレンチ内に絶縁ゲートを備え、前記トレンチは前記チャネル形成領域から前記ドレイン・ドリフト領域まで延在し、前記ドレイン・ドリフト領域は、前記トレンチ下部に、実質的にイントリンシックな領域を有し、前記実質的にイントリンシックな領域は前記トレンチの底部から、ほぼ前記ドレイン・ドリフト領域を横切って、前記ドレイン・コンタクト領域へと延びる半導体装置であって、該半導体装置のターン・オン時のドレイン・ソース間電圧の低下率が高くなるトレンチ・ゲート半導体装置。
【請求項２】
前記実質的にイントリンシックな領域は前記トレンチから前記ドレイン・コンタクト領域まで延在することを特徴とする請求項１に記載のトレンチ・ゲート半導体装置。
【請求項３】
前記実質的にイントリンシックな領域はほぼ前記トレンチ幅内に横方向に存在することを特徴とする請求項１又は２に記載のトレンチ・ゲート半導体装置。
【請求項４】
前記半導体本体はほぼシリコンで形成され、前記実質的にイントリンシックな領域に所定濃度の炭素が含有され、前記実質的にイントリンシックな領域に事実上存在する前記半導体装置内に寿命制御不純物が含有されることを特徴とする請求項１乃至３に記載のトレンチ・ゲート半導体装置。
【請求項５】
前記不純物の濃度プロファイルは前記炭素の濃度プロファイルにほぼ対応することを特徴とする請求項４に記載のトレンチ・ゲート半導体装置。
【請求項６】
前記実質的にイントリンシックな領域は、半導体のバンドギャップ中の深いエネルギレベルのキャリア再結合中心を有することを特徴とする請求項１乃至５に記載のトレンチ・ゲート半導体装置。
【請求項７】
前記ドレイン・ドリフト領域は、前記実質的にイントリンシックな領域を備えていないが、破壊電圧が同じ同等装置のドレイン・ドリフト領域より、ドーピング・レベルが高いことを特徴とする請求項１乃至６に記載のトレンチ・ゲート半導体装置。
【請求項８】
前記ゲート近傍の前記チャネル形成領域の長さは、前記実質的にイントリンシックな領域を備えていないが、ドレイン・ドリフト領域のドーピング・レベルが同じ同等装置のチャネル形成領域より短いことを特徴とする請求項１乃至７に記載のトレンチ・ゲート半導体装置。
【請求項９】
前記前記実質的にイントリンシックな領域と前記ドレイン・ドリフト領域との間に絶縁材料の層を有することを特徴とする請求項１乃至８に記載のトレンチ・ゲート半導体装置。
【請求項１０】
第１導電型のソース領域及びドレイン領域と、前記両領域間に第２導電型のチャネル形成領域を備えた半導体本体と、トレンチ内に絶縁ゲートを備え、前記ドレイン領域はドレイン・ドリフト領域とドレイン・コンタクト領域とを有し、前記ドレイン・ドリフト領域はチャネル形成領域と前記ドレイン・コンタクト領域との間にあり、前記ドレイン・コンタクト領域より軽く前記ドレイン・ドリフト領域がドープされる、前記半導体本体にトレンチ・ゲート半導体装置を製造する方法であって、
（ａ）前記半導体本体を貫いて、前記ドレイン・ドリフト領域内に前記トレンチをエッチングし、そして
（ｂ）前記トレンチの底部から、ほぼ前記ドレイン・ドリフト領域を横切って、前記ドレイン・コンタクト領域へと延びる実質的にイントリンシックな領域を前記トレンチ下部に形成することにより、形成される半導体装置のターン・オン時のドレイン・ソース間電圧の低下率が高くなるトレンチ・ゲート半導体装置を製造する方法。
【請求項１１】
前記形成工程では、前記トレンチ下部領域に欠陥を注入することを特徴とする請求項１０に記載の方法。
【請求項１２】
前記形成工程では、前記トレンチ下部領域に所定濃度の炭素を含有させ、そして
前記半導体本体内の寿命制御不純物が事実上、前記炭素の領域内に存在するように、
前記半導体本体を熱処理することを特徴とする請求項１０に記載の方法。
【請求項１３】
前記形成工程では、前記半導体本体のバンドギャップ内に深いエネルギレベルが生じるのに適切な不純物を前記トレンチ下部領域に含ませることを特徴とする請求項１０又は１２に記載の方法。
【請求項１４】
前記形成工程では、前記トレンチ下部領域に前記第２導電型のドーパントを注入して前記第１導電型のドーピング濃度を補償することを特徴とする請求項１０に記載の方法。
【請求項１５】
第１導電型のソース領域及びドレイン領域と、前記両領域間に第２導電型のチャネル形成領域を備える半導体本体と、トレンチ内に絶縁ゲートを備え、前記ドレイン領域はドレイン・ドリフト領域とドレイン・コンタクト領域とを有し、前記ドレイン・ドリフト領域は前記チャネル形成領域と前記ドレイン・コンタクト領域との間にあり、前記ドレイン・コンタクト領域より軽く前記ドレイン・ドリフト領域がドープされる、前記半導体本体にトレンチ・ゲート半導体装置を製造する方法であって、
（ａ）前記半導体本体に、ほぼ前記ドレイン・ドリフト領域から前記ドレイン・コンタクト領域に向かって溝をエッチングし、そして
（ｂ）前記溝の低い部分に実質的にイントリンシックな半導体材料を設け、前記溝の高い部分に、絶縁ゲートのために上記トレンチを確定することにより、形成される半導体装置のターン・オン時のドレイン・ソース間電圧の低下率が高くなるトレンチ・ゲート半導体装置を製造する方法。
【請求項１６】
前記工程（ｂ）の前に、前記溝の横壁に絶縁材料の層を設けることを特徴とする請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トレンチ・ゲート半導体装置に関する。特に、この発明は、絶縁ゲート電界効果型電力トランジスタ（ＭＯＳＦＥＴ）とその製造方法に関する。
【背景技術】
【０００２】
理想的な電力素子は電力消費無しにオフ状態とオン状態（その逆も含め）との間でスイッチングする。しかし実際の電力素子では電力損失があり、電力損失を少なくするような素子設計が望まれており、特に、高周波でのスイッチングを必要とする場合に、そのような素子が望まれている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
電力ＭＯＳＦＥＴのオン、オフ間でのスイッチング時に生じる単発的な波形について、例えば、Ｂ．Ｊａｙａｎｔ  Ｂａｌｉｇａ著“Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ”（以下、Ｂａｌｉｇａと呼称する）の３８７乃至３９５頁に議論されている。その開示内容を本出願の開示の一部として引用する。そのような装置が誘導負荷に接続されてオンした場合の典型的な波形が図１Ａ乃至１Ｃに描かれている。図１Ａはゲート・ソース電圧Ｖｇｓを示し、図１Ｂはドレイン・ソース電流Ｉｄｓを示し、図１Ｃはドレイン・ソース電圧Ｖｄｓを示している。
【０００４】
図１Ａ乃至１Ｃに示されているのは三つの連続した期間ｔ１，ｔ２、ｔ３である。期間ｔ２、ｔ３間における電力消費が際だって大きいことが分かる。期間ｔ２において、Ｖｄｓが最大値を示し、Ｉｄｓが増加し、期間ｔ３においては、Ｉｄｓが比較的大きく、Ｖｄｓが最大値から減少している。オフした場合はこれらとほぼ逆の波形となる。
【０００５】
この発明の目的は、電力損失の少ないトレンチ・ゲート半導体装置とその製造方法を提供するものである。
【課題を解決するための手段】
【０００６】
この発明のトレンチ・ゲート半導体装置は、第１導電型のソース領域及びドレイン領域と、両領域間に反対の第２導電型のチャネル形成領域を備え、ドレイン領域はドレイン・ドリフト領域とドレイン・コンタクト領域とを有し、ドレイン・ドリフト領域はチャネル形成領域とドレイン・コンタクト領域との間にあり、ドレイン・コンタクト領域より軽くドレイン・ドリフト領域がドープされる半導体本体と、トレンチ内に絶縁ゲートを備え、トレンチはチャネル形成領域からドレイン・ドリフト領域まで延在し、ドレイン・ドリフト領域は、トレンチ下部に、実質的にイントリンシックな領域を有し、実質的にイントリンシックな領域はトレンチ底部から、ほぼドレイン・ドリフト領域を横切って、ドレイン・コンタクト領域へと延びる構成とすることにより、この半導体装置のターン・オン時のドレイン・ソース間電圧の低下率が高くなる半導体装置であり、これによりスイッチング損失が低減される。
【０００７】
ここで、この高い低下率とスイッチング損失低減は、実質的にイントリンシックな領域を有さず、代わりに、ドリフト領域の他の部分と適合する材料を有する同等半導体装置と比べた場合のことである。
【０００８】
この発明はさらに、第１導電型のソース領域及びドレイン領域と、両領域間に第２導電型のチャネル形成領域を備えた半導体本体と、トレンチ内に絶縁ゲートを備え、ドレイン領域はドレイン・ドリフト領域とドレイン・コンタクト領域とを有し、ドレイン・ドリフト領域はチャネル形成領域とドレイン・コンタクト領域との間にあり、ドレイン・コンタクト領域より軽くドレイン・ドリフト領域がドープされる、上記半導体本体にトレンチ・ゲート半導体装置を製造する方法であって、（ａ）半導体本体を貫いてドレイン・ドリフト領域内にトレンチをエッチングし、そして（ｂ）トレンチ底部から、ほぼドレイン・ドリフト領域を横切って、ドレイン・コンタクト領域へと延びる実質的にイントリンシックな領域をトレンチ下部に形成することにより、形成される半導体装置のターン・オン時のドレイン・ソース間電圧の低下率が高くなる方法を提供する。これにより、スイッチング損失が低減される。
【０００９】
この発明はさらに、第１導電型のソース領域及びドレイン領域と、両領域間に第２導電型のチャネル形成領域を備える半導体本体と、トレンチ内に絶縁ゲートを備え、ドレイン領域はドレイン・ドリフト領域とドレイン・コンタクト領域とを有し、ドレイン・ドリフト領域はチャネル形成領域とドレイン・コンタクト領域との間にあり、ドレイン・コンタクト領域より軽くドレイン・ドリフト領域がドープされる、上記半導体本体にトレンチ・ゲート半導体装置を製造する方法であって、（ａ）半導体本体に、ほぼドレイン・ドリフト領域からドレイン・コンタクト領域に向かって溝をエッチングし、そして（ｂ）溝の低い部分に実質的にイントリンシックな半導体材料を設け、溝の高い部分に、絶縁ゲートのために上記トレンチを確定することにより、形成される半導体装置のターン・オン時のドレイン・ソース間電圧の低下率が高くなる方法を提供する。
【００１０】
この発明は、図１Ｃに示す特性に対する本発明者らの理解に基づくものである。期間ｔ３におけるＶｄｓの降下は、すべての電力ＭＯＳＦＥＴに対して、実際には図のような線形ではなく、ｔ３の初期部分において急激に降下し、徐々に緩やかに（ドレイン・ソース間オン抵抗とドレイン電流の積に等しい）最終値に落ち着く。この波形を概略的に図２に示す。
【００１１】
ゲート・ドレイン間容量（Ｃｇｄ）が電圧の関数であるため、ｔ３においてＶｄｓは異なる率で降下する。Ｃｇｄは二つの容量の直列接続と考えることができる。一つはゲート酸化物層によるもので、他の一つはシリコンの空乏幅によるものである。Ｖｄｓが高い場合、空乏幅は広く、従って、空乏幅によるＣｇｄは酸化物層によるＣｇｄよりはるかに小さい。これにより、全ゲート・ドレイン間容量は小さくなる。Ｖｄｓが低い場合、Ｃｇｄは主に酸化物層により決まる。図１Ａに示すように、ｔ３では、Ｖｇｓはほぼ一定であり、従って、ゲート電流Ｉｇもほぼ一定である。Ｉｇが固定値と仮定すると、Ｖｄｓが高い場合には、Ｃｇｄが小さいため、ｔ３におけるＶｄｓの降下率が大きくなり、Ｖｄｓは図２に示すような波形となる。
【００１２】
ｔ３の初期部分においてＶｄｓがさらに早く降下し、従って、損失の大部分がｔ３の初期部分において生じ、これによりターン・オン時におけるスイッチング損失が大幅に低減される装置構造を本発明者らは作成した。特に、この装置は、少なくともトレンチ下部に実質的にイントリンシックな領域を備える。これにより、より長いターン・オン時間に対してより広い空乏幅を維持でき、従って、より長く低いＣｇｄ値とすることができ、ｔ３の初期部分においてＶｄｓがより早く降下する。この装置の定常状態におけるオン・オフ特性に大きな影響を与えることはない。これは、ゲート・トレンチ間の装置の主領域上のドリフト領域の主な部分がその（第１の導電型の）ドーピング濃度を維持するからである。
【００１３】
上記のことはこの装置の反対の状態であるターン・オフ時においても当てはまることである。第一に、Ｃｇｄは比較的大きく、Ｖｄｓの上昇率は低くなる。電圧が大きくなると、空乏幅が広くなり、Ｃｇｄが小さくなる。従って、電圧の上昇率が上がる。この過程において、実質的にイントリンシックな半導体領域の存在により、この半導体領域が無い場合に比べて、いかなるドレイン・ソース間電圧においても、空乏幅がより広くなり、Ｃｇｄがより小さくなり、その結果、この半導体領域が無い場合に比べ、Ｖｄｓがより急峻に上昇する。従って、Ｖｄｓの上昇率がより高くなる。これにより、ターン・オフ時における電力損失が低減される。
【００１４】
この実質的にイントリンシックな半導体領域はトレンチの底部から延び、ドレイン・ドリフト領域をほぼ横切る。好ましくは、少なくとも、ドレイン・ドリフト領域の半分、さらには、３分の２程度横切るとよい。トレンチからドレイン・コンタクト領域を完全に横切ると効果はさらに高まる。
【００１５】
好ましい実施形態においては、実質的にイントリンシックな半導体領域はほぼトレンチ幅内に横方向に存在し、半導体装置のオン抵抗に与えるいかなる影響も小さくする。
【発明を実施するための最良の形態】
【００１６】
図を参照してこの発明の実施形態を詳細に説明する。各図は概略図であり、寸法も実際とは異なる。各図は簡単、明瞭にするために、各部分の寸法、互いの大きさが拡大又は縮小されて描かれている。
【００１７】
図８に示すのは、トレンチ・ゲート１１を有する電力半導体装置の一実施形態である。この半導体装置のトランジスタ・セル領域において、第１導電型（ここではｎ型）のソース領域１３とドレイン領域１４，１４ａとが反対の第２導電型（ここではｐ型）のチャネル形成領域１５により分離されている。ドレイン領域は、ドレイン・コンタクト領域１４ａに隣接した低ドープ・ドリフト領域１４を備える。ドリフト領域は、例えば、高導電性の基板コンタクト領域１４ａ上に堆積された高抵抗のエピタキシャル層より形成される。
【００１８】
領域１３、１５を介してドリフト領域１４下部へ延在するトレンチ２０内にゲート１１が形成されている。この半導体装置がオン状態の時に電圧をゲート１１に印加すると、公知のように、領域１５に導電チャネル１２が誘起され、ソース領域１３とドレイン領域１４，１４ａとの間において導電チャネル１２に流れる電流が制御される。
【００１９】
半導体本体１０の上部主面１０ａにおいて、ソ−ス電極２３がソース領域１３とコンタクトがとられている。ドレイン・コンタクト領域１４ａは、半導体本体１０の下部主面１０ｂにおいて、ドレイン電極２４とコンタクトがとられている。
【００２０】
イントリンシックな又は実質的にイントリンシックな領域４０が各トレンチ２０下部に設けられている。この領域をドープすると第１導電型（ここではｎ型）になるが、軽くドープしてイントリンシックに近くなる。従って、ドレイン・コンタクト領域をトレンチ間の主装置領域内のチャネル形成領域から分離するドリフト領域の主部よりトレンチ下部のドリフト領域部分を軽くドープする。
【００２１】
セル配置における平面図は示していない。なぜならば、ここに記載する構造と方法は大きく異なる各種の公知のセル配置に適用できるからである。例えば、セルは四角形、密集した六角形、又は、帯状に形成することができる。いずれの場合でも、トレンチ２０（とゲート１１）は各セル境界周辺まで延びる。図８では数セルしか示していないが、この半導体装置では、通常、電極２３，２４間に数百のセルが並列に配される。この半導体装置の能動セル領域を図示しない様々な公知の周辺終結手段により半導体本体１０周辺に集約しても良い。そのような周辺終結手段では、通常、トランジスタ・セルを形成する前に、本体表面１０ａの周辺領域に厚いフィールド酸化層を形成する。さらに、能動セル領域と周辺終結手段との間の本体１０領域内で、（ゲート制御回路のような）様々な公知の回路をこの半導体装置と一体化させても良い。通常、これらの回路素子は、トランジスタ・セル形成のためのマスク、ド−プ工程のいくつかの工程により、この回路領域内に、それ自体のレイアウトで形成される。
【００２２】
発明者らは、さらに、イントリンシックな又は実質的にイントリンシックな領域４０をドレイン・ドリフト領域１４近傍に設けることにより、ある程度、公知のＲＥＳＵＲＦ効果を実現出来た。この半導体装置がフォワード・ブロッキング状態にある場合は、ドリフト領域内でのドーピング・レベルが同じである実質的にイントリンシックな領域を備えていない同等装置と比べて、ドリフト領域内で、実質的にイントリンシックな領域のピーク・フィールドが減少する。従って、この発明では、実質的にイントリンシックな領域を備えていないが、破壊電圧が同じ同等装置より、ドレイン・ドリフト領域のドーピング・レベルを高くする。ここで、実質的にイントリンシックな領域を備えていない同等装置とは、実質的にイントリンシックな領域の代わりに、ドリフト領域の残部に適合する材料を有する装置のことである。ドレイン・ドリフト領域のドーピング・レベルが高くなると半導体装置のオン抵抗が小さくなる。これにより、ゲート・トレンチ下部に広がる電流の能力を低下させてしまう実質的にイントリンシックな領域の存在により大きくなる半導体装置のオン抵抗を小さくすることができる。
【００２３】
さらには、ＲＥＳＵＲＦ効果により、実質的にイントリンシックな領域の代わりに、ドリフト領域残部と対応する材料を有するドリフト領域内のドーピング・レベルが同じ同等装置と比べて、ドリフト領域のピーク・フィールドが減少する。これは、チャネル形成領域幅を小さくすることにより達成できる。チャネル形成領域で所定のドーピング・レベルを得るには、ピーク・フィールドに比例した幅とする必要がある。ドリフト領域のピーク・フィールドが減少すると、チャネル形成領域の空乏幅が小さくなる。従って、チャネル形成領域幅も同様に小さくなる。つまり、ゲート近傍のチャネル形成領域長さが短くなり、チャネル長さが短くなり、チャネル抵抗が小さくなる。これは、主にチャネル形成領域の抵抗によりオン抵抗が決まる、破壊電圧が約１００Ｖ以下、又は約５０Ｖ以下の中、小電圧装置に特に有効である。
【００２４】
上記のＲＥＳＵＲＦ効果を半導体装置に利用して、所望の条件を満たすように、上述の効果のいずれか又は両者をより小さい程度に得ることが出来る。
【００２５】
図８に示したトランジスタ・セル製造方法の一連の工程を図３乃至７を参照して説明する。
【００２６】
図３に示すトランジスタ・セルの各要素は公知のプロセスで形成できるので、それについては詳細には述べない。ここでは、二酸化シリコン又は他の適切な絶縁物の薄膜１６を半導体本体１０の上部主面に形成する。マスク５１を層１６上に設ける。これは、通常の方法で、フォトリソグラフィ、エッチングにより形成することができる。マスクによりウインドウ５１ａを確定する。マスクは、例えば、シリコンナイトライドで形成してもよい。領域１３ｂにドナーイオンを注入、拡散し、ソース領域とする。各ウインドウ５１ａのマスク端５１ｂを越えて、領域１３ｂがマスク５１下部を距離ｄだけ横方向に延びる。六角形セル配置の場合は、拡散領域１３ｂにより六角形のグリッド・パターンが形成される。典型的な例では、横方向距離ｄは０．１乃至０．５ミクロンである。
【００２７】
低ドープのドレイン・ドリフト領域１４は、通常、第一導電型のエピタキャル層として成長する。ドリフト領域のドーピング濃度は深さ方向でほぼ均一でもよい。しかし、ドーピング濃度はドリフト領域に渡って変化させても構わない。特に、ドレイン・コンタクト領域１４ａからチャネル形成領域１５に向かう方向での濃度プロファイルを例えばリニアに低下するようにすると半導体装置のオン抵抗が小さくなる。
【００２８】
マスク５１のウインドウ５１ａにおいてエッチング処理を行う。薄い酸化膜（例えば１６）があると、ウインドウ５１ａにおいて、この酸化膜が最初にエッチング除去される。次に、マスク５１をエッチング・マスクとして用いて、公知の方法でシリコン・エッチング処理を行い、ウインドウ５１ａにおいて、シリコン本体１０にトレンチ２０をエッチングする。すると図４に示すような構造となる。六角形装置配置の場合は、トレンチ２０は六角形のグリッド・レイアウト・パターンとなる。トレンチ２０近傍の拡散領域１３ｂ残部がトランジスタ・セルのソース領域１３となる。ソース領域１３の横幅ｄ‘は、端部５１ｂを越えてマスク５１下部に延びるトレンチ・エッチングにより決まる。これは、少なくともトレンチ２０の深さの大部分に対して、異方性プラズマエッチングにより良く制御できる。しかし、最後に、部分的に等方性エッチングによりトレンチ２０の底部の角を丸くすると良い。エッチングされたトレンチ２０の幅ｙは、例えば、０．５乃至１．０ミクロンである。
【００２９】
図に示した半導体装置製造工程以外にも、例えば、ソースとチャネル形成領域形成前の早い段階でトレンチをエッチングするとよい。
【００３０】
次に、図５に示すように欠陥注入を行う。例えば、高ドーズ量のプロトン等の適切な種３８をトレンチ２０の底部領域に注入する。これにより、イントリンシックな又は実質的にイントリンシックな領域４０がほぼトレンチ２０下部からドレイン・コンタクト領域１４ａまで延びる。基板の残部はマスク５１により注入欠陥からマスクされる。いくつかの実施形態では、マスク５１としたパターン化したフォトレジスト層を、さらなるマスクとして、この工程までそしてこの工程の間、残してもよい。
【００３１】
欠陥がほぼすべてトレンチ底部表面化下に生じるような注入エネルギとすることにより、その表面へのダメージを避けることができる。これにより、欠陥注入後にトレンチ底部上に形成される酸化物に与える影響が少なくなる。（または、以下に記載するように、欠陥注入前に酸化物を形成してもダメージは少なくなる。）
種３８は、プロトンではなく、例えば、不活性ガス、シリコン等のイオンでもよい。
【００３２】
ドリフト領域１４を介したチャネルからの電流が低下して、半導体装置のオン抵抗が大きくならないように、領域４０の横幅をほぼトレンチ幅以下とする。
【００３３】
欠陥注入により、半導体本体１０を形成する半導体材料のバンドギャップ中に深いエネルギレベルが多く生じる。これらの深いエネルギレベルは再結合中心として働き、（この例では）ｎ型材料の自由電子とｐ型材料の自由正孔を捕捉して電荷キャリア寿命が著しく短くなる。通常、ｎ型材料のドナーから得られた電子は導電帯で自由電荷キャリアとなって、これらの深いレベルに留まり、オフ状態でこの材料がほぼイントリンシックとなる。
【００３４】
これらの深いレベルで捕捉された自由電子により負電荷が減少すると、イオン化ドナーに正電荷が生じて、正味の空間電荷がゼロに近くなる。これにより、与えられたドレイン・ソース電圧に対して空乏層幅が広くなる。深いレベルにより、効果的に自己調整可能な個数のアクセプタが生じ、電子をバレンスバンドからほとんど奪うことなく、ドナーの個数に近くなる。従って、欠陥注入量を正確に制御する必要は無く、ドナー電子を受け容れるのに十分な深いレベルが得られる。
【００３５】
一旦、空乏層が形成されると、深いレベルのアクセプタが電子を放出してしまうと考えがちだが、このプロセスは遅く、通常、数百マイクロ秒かかる。この発明が主に目指している高周波でのスイッチング（例えば、２５０ｋＨｚ以上での動作）では、深いレベルで電子を充分放出するに足りない速度でスイッチングが行われる。例えば、図２でＶｄｓが降下する期間ｔ３は、通常、数十ナノ秒である。
【００３６】
領域４０に注入された欠陥をアニールにより焼き鈍ししないように次の工程の温度と時間を制御する。同様に、次の工程を考慮して欠陥量を制御する。しかし、欠陥注入により生じるシリコン格子内の転移数を削減するのにアニールが有効な場合がある。
【００３７】
トレンチ２０の露出部分上に薄いシリコン酸化膜１７を形成する。これは、堆積又は酸化処理により行える。この工程の間、シリコンナイトライド・マスク５１によりシリコン表面１０ａがマスクされる。欠陥注入により酸化物に影響を与えないように、この酸化膜は、図５を参照して説明した欠陥注入工程の後に行うのが良いが、欠陥注入工程前でも良い。
【００３８】
図６に示すように、ドープした多結晶シリコン１１‘を、公知の方法により、ウインドウ５１ａ内部とナイトライド・マスク５１上に堆積する。堆積した多結晶シリコン１１‘を公知の方法でエッチバックしてトレンチ２０部分のみ残してゲート１１を形成する。
【００３９】
図７に示すように、二酸化シリコンのキャップ層１８を公知の方法でゲート１１上に形成し、ナイトライド・マスク５１を除去する。二酸化シリコン層１８は堆積及びエッチバックにより、又はゲート１１上部を酸化させて形成しても良い。堆積により得られた構造を図７に示す。
【００４０】
薄い酸化膜１６が半導体表面１０ａ上にある場合は酸化エッチング処理により表面１０ａから酸化膜１６を除去する。この酸化エッチング処理により絶縁上部層１８も少し除去される。
【００４１】
電極材料（例えばアルミニウム）を堆積してソース電極２３とする。このソース電極２３は、トレンチ・ゲート１１上の絶縁上部層１８間の領域１３，１５の露出したシリコン表面１０ａとコンタクトがとられる。ソース電極２３の横方向長さは、堆積した電極材料に対する公知のフォトリソグラフィとエッチング処理により決まる。図８に示すように、ソース電極２３はトレンチ・ゲート１１上の絶縁上部層１８まで延在させることができる。
【００４２】
上述した欠陥注入３８により実質的にイントリンシックな領域４０を形成する代わりに、他のプロセスで、同様な領域を適切に横方向に形成してもよい。例えば、ｎチャネルＭＯＳＦＥＴでは、低ドーズ量のｐ型ドーパント（例えば、ボロンや他のＩＩＩ族物質）を、イオン・エネルギの範囲でトレンチ底部に注入しても良い。この後、アニール及び又は短時間の拡散工程によりｐ型ドーパントを活性化させてもよい。この注入により、所望のイントリンシックに近い領域を得ることができ、そして、最終的な注入状態をややｎ型、又はイントリンシックとすることができる。この注入工程により、この領域における当初と同じドーピングレベルで逆導電型のドーパントを注入することにより当初のドーピングを補償する。
【００４３】
この発明の他の実施形態では、半導体本体をほぼシリコンで形成し、実質的にイントリンシックな領域に所定濃度の炭素を含有させ、実質的にイントリンシックな領域に事実上存在する半導体装置内に寿命制御不純物を含有させる。所定濃度の炭素を半導体装置の局所に含有させることにより、その部分への寿命制御不純物の含有を高精度に制御でき、ほぼ所定領域に含有させることができる。
【００４４】
炭素原子は半導体本体のシリコン内の格子位置を占める。これらの原子は電気的に中性であるが、金、プラチナ等の大きな不純物原子を導入すると、これらの不純物が小さな炭素原子の隣接位置を占め、局所格子歪みを減少させ、エネルギ的に良好になると発明者らは信じている。これらの不純物は所定量の炭素と結合する。これら不純物イオン（Ｍ＋）と炭素（Ｃ）が結合すると十分な捕獲断面積を有するＣ−Ｍ＋結合がされる発明者らは考えている。
【００４５】
通常、不純物の濃度プロファイルは炭素のそれとほぼ対応し、炭素プロファイルは所定の如く制御できる。従って、炭素を導入することにより、半導体装置仕様に応じて、不純物濃度を所定のプロファイルとすることができる。半導体装置製造中の温度を細かく制御することにより、どこまで不純物を炭素と結合させるかを制御することができる。通常より低い温度で寿命制御不純物を拡散させることにより、炭素原子と不純物との結合に応じた良い結果が得られる。温度を低くするとさらに局所的に不純物を含有することが出来る。
【００４６】
従って、所定濃度の炭素をトレンチ下部に導入し、半導体中の寿命制御不純物が事実上炭素領域に位置するように熱することにより実質的にイントリンシックな領域を形成することができる。この加熱工程は、特に、不純物を炭素領域に馴染ませることのために行い、又は、半導体装置製造後の他のプロセスの一部としてもよい。
【００４７】
適当なマスクを用いて、注入物を横方向に閉じこめる注入工程及び/又は不純物をトレンチの底部に拡散する間に露出する表面領域を制限する拡散工程より炭素原子を導入することができる。さらに、ドレイン・ドリフト領域１４をエピタキシャル成長させている間に炭素原子を導入することもできる。この方法は、比較的低コストで、縦方向そして適切に横方向に加えられた炭素の分布（即ち、濃度）を正確に制御でき、そして明確に分離された領域、個別の領域に閉じこめることができる。
【００４８】
不純物は、通常、拡散により導入する。好適な不純物は、例えば、金やプラチナである。他の公知の不純物を大量に用いて、上記のように、キャリア寿命を制御してもよい。不純物を製造工程中の比較的後工程で導入して、その後の工程による分布変化を押さえるようにしてもよい。ただし、炭素による不純物の捕捉により、後の熱工程において移動性が低下する傾向がある。
【００４９】
通常、実質的にイントリンシックな領域における炭素濃度は１０１２乃至１０１６原子/ｃｍ３程度である。この領域における寿命制御不純物原子の濃度は、例えば、１０１１乃至１０１３原子/ｃｍ３程度である。
【００５０】
実質的にイントリンシックな領域は、トレンチ下部領域に寿命制御不純物を導入して形成してもよい。上述のように、この領域に所定濃度の炭素原子を用いてこの不純物を局所に留めることができる。適切な不純物を用いることにより、半導体本体のバンドギャップ内に深いエネルギレベルを形成することができる。
【００５１】
他の実施形態では、イントリンシック（又は実質的にイントリンシック）な半導体材料を堆積又は成長させてイントリンシック（又は実質的にイントリンシック）な領域４０を形成する。図４に示す工程において、トレンチ２０をエッチングする代わりに、形成するイントリンシック領域の深さまで溝２６を半導体本体１０にエッチングする。この溝をドレイン・コンタクト領域１４ａまでエッチングするとよい。これを図９に示す。（実質的に）イントリンシックな半導体材料で溝を埋め込み、好ましくは再度ナイトライド・マスク５１を用いて異方性エッチングして、図５と同様に、トレンチ下部に、（実質的に）イントリンシック）な半導体材料を残す。この後、図６乃至８を参照して説明した工程により半導体装置を完成させる。
【００５２】
上述の溝を埋め込むのに用いた（実質的に）イントリンシックな半導体材料は、例えばエピタキシャル成長シリコンや多結晶シリコンである。
【００５３】
実質的にイントリンシックな領域とドレイン・ドリフト領域との間に絶縁層を設けてもよい。この絶縁層により、ドリフト領域と溝２６内の（実質的に）イントリンシックな半導体材料との界面に起こりうる電流漏洩を低減又は防止することができる。
【００５４】
図９を参照して説明したように、半導体本体１０に溝２６をエッチングすることにより、実質的にイントリンシックな領域とドレイン・ドリフト領域との間に絶縁材料の層を設けた構造とすることができる。絶縁材料（例えば、シリコン）の層を溝２６の底部２６ａと横壁２６ｂの上に均一に堆積又は成長させる。代わりに、二酸化シリコン層を酸化により成長させてもよい。溝の底部２６ａ上部の絶縁材料を異方性エッチングにより除去する。そして、溝２６を（実質的に）イントリンシックな半導体材料で埋め込み、好ましくは、ナイトライド・マスク５１を再度用いて、半導体材料を異方性エッチバックして、図１０に示す構造と対応するように、トレンチ２０‘下部にイントリンシックな半導体材料を残す。図に示すように、（実質的に）イントリンシックな半導体材料の領域４０’とドリフト領域１４‘の間に絶縁材料層５３が延在している。さらなる酸化処理により、（実質的に）イントリンシックな半導体材料の領域４０’の上部に二酸化シリコン層を形成して、トレンチの壁部にゲート絶縁層を形成してもよい。図６乃至８に示す工程を適宜行い、半導体装置を完成させる。
【００５５】
ゲート酸化物を形成するためのさらなる酸化処理の前に、エッチングにより、絶縁材料層５３の露出部分を薄くし、又は、完全に除去してゲート１１とチャネル形成部分１５との間の酸化物の厚みを薄くしてもよい。
【００５６】
この発明の範疇において、各種変形例が可能であることは明らかである。通常、導電ゲートは、上述のように、ドープした多結晶シリコンで形成するが、ある半導体装置では、他の公知のゲート技術で形成してもよい。例えば、多結晶シリコン材料とシリサイドを形成する薄い金属層等のさらなる材料を導電ゲートに用いてもよい。さらには、多結晶シリコンの代わりに、金属でゲート１１全体を形成してもよい。図８に好ましい絶縁ゲート構造を示す。ここでは、誘電体層１７を介して、導電ゲート１１がチャネル形成領域１５に容量結合されている。
【００５７】
ゲート底部上又は周囲に、隣接するチャネル形成領域より厚いゲート絶縁膜を設けてもよい。これにより、半導体装置のＣｇｄをさらに低下することができる。
【００５８】
図８に示すのは、各セルにおいて均一な深さを有するｐ型チャネル形成領域１５を備えた半導体装置である。これは、装置表面均一性を高めるために用いることが多い深い高ドープ（ｐ＋）領域を有していない。図８には示していないが、いくつかのセルではチャネル形成領域１５の代わりにより深くより高ドープの（ｐ＋）領域を有してよい。例えば、図３に示す工程の前に又は図５に示す工程の変形例として、適切なマスクのウインドウを介して、これらの深い高ドープ（ｐ＋）領域を注入してもよい。さらには、チャネル形成領域１５を有する活性領域内により深くより高ドープの（ｐ＋）領域を注入してもよい。ただし、この場合、セル面積が小さくなる。
【００５９】
上述した例はｎチャネル半導体装置であり、領域１３，１４，１４ａはｎ導電型で、領域１５はｐ導電型であり、ゲート１１により領域１５内に電子反転チャネル１２が誘起される。この発明の方法により、反対の導電型のドーパントを用いることにより、ｐチャネル半導体装置を作ることができる。この場合、領域１３，１４，１４ａはｐ導電型で、領域１５ａ、１５ｂがｎ導電型であり、ゲート１１により領域１５ａ内に正孔反転チャネル１２が誘起される。この実施形態では、実質的にイントリンシックな領域４０は軽くドープされたｐ導電型でもよい。
【００６０】
この発明においては、シリコン以外の半導体材料、例えば、シリコンカーバイドを用いることができる。
【００６１】
装置本体１０の背面１０ｂにおいて領域１４ａとコンタクトがとられる第２の主電極２４を備えている縦型ディスクリート半導体装置を図３乃至８に示したが、この発明は、集積回路にも適用できる。この場合は、装置基板とエピタキシャル低ドープ・ドレイン領域１４の間にドープされた埋め込み層を領域１４ａとしてもよい。表面１０ａから埋め込み層へと延在するドープされた周辺接触領域を介して、この埋め込み層領域１４ａが、前主面１０ａにおいて電極２４とコンタクトがとられる。
【００６２】
以上の開示から、この発明に関連する技術分野の当業者にとって、さらなる変形例が可能であろう。そのような変形例は公知の同等又は他の特徴を含み得るものであり、さらに、それらは、上記詳細に説明した特徴に代わって又は加えられるものであろう。
【００６３】
この出願において、特許請求事項は特定の特徴の組み合わせについて規定したが、この発明から明瞭、不明瞭、又は派生したものに関わらず、特許請求事項と関連する発明に関わらず、そして、この発明により解決する技術上の問題と同じいかなる問題を解決するに関わらず、上述したいかなる特徴又はそれらの組み合わせをもこの発明の範疇に含まれるものである。それらのいかなる特徴又はそれらの組み合わせは、この出願の審査中において、この出願から派生する新たな出願において新たに特許請求されることがあり得ることを追記するものである。
【図面の簡単な説明】
【００６４】
【図１Ａ】ターン・オン時の電力ＭＯＳＦＥＴの典型的な波形を示す図である。
【図１Ｂ】ターン・オン時の電力ＭＯＳＦＥＴの典型的な波形を示す図である。
【図１Ｃ】ターン・オン時の電力ＭＯＳＦＥＴの典型的な波形を示す図である。
【図２】図１Ｃに示す波形に代わる波形を示す図である。
【図３】この発明の方法の一例によるトレンチ・ゲート半導体装置を製造する一連の工程により、図８に示す半導体装置を得るための、半導体本体のトランジスタセル周辺領域を示す断面図である。
【図４】この発明の方法の一例によるトレンチ・ゲート半導体装置を製造する一連の工程により、図８に示す半導体装置を得るための、半導体本体のトランジスタセル周辺領域を示す断面図である。
【図５】この発明の方法の一例によるトレンチ・ゲート半導体装置を製造する一連の工程により、図８に示す半導体装置を得るための、半導体本体のトランジスタセル周辺領域を示す断面図である。
【図６】この発明の方法の一例によるトレンチ・ゲート半導体装置を製造する一連の工程により、図８に示す半導体装置を得るための、半導体本体のトランジスタセル周辺領域を示す断面図である。
【図７】この発明の方法の一例によるトレンチ・ゲート半導体装置を製造する一連の工程により、図８に示す半導体装置を得るための、半導体本体のトランジスタセル周辺領域を示す断面図である。
【図８】この発明の方法の一例によるトレンチ・ゲート半導体装置を製造する一連の工程により得られる半導体装置を示す断面図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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