【手続補正書】
【提出日】令和2年5月28日(2020.5.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路を製造する方法であって、前記方法は、
前記集積回路の第１のバージョンを収容する第１のチップのための第１の特性データを取得する段階であって、前記集積回路は、閾値電圧が調整されるべきであるトランジスタを有し、前記集積回路は、異なる閾値電圧値を有する複数の他のトランジスタを有し、前記集積回路の前記第１のバージョンは、前記複数の他のトランジスタのうち第１のトランジスタと結合されている前記トランジスタを有する、段階と、
ｉ）取得した前記第１の特性データ、及びｉｉ）前記トランジスタの前記閾値電圧に関連する前記集積回路に関しての１又は複数の設計要件に基づいて、前記トランジスタは、前記複数の他のトランジスタのうち第２のトランジスタと結合されるべきであると決定する段階と、
前記トランジスタが、前記複数の他のトランジスタのうち前記第２のトランジスタと結合されるべきであると決定することに応答して、前記トランジスタの前記閾値電圧を調整するべく、前記トランジスタを前記複数の他のトランジスタのうち前記第２のトランジスタと結合するための１又は複数のマスクを選択する段階と、
前記集積回路の第２のバージョンを収容する第２のチップのための第２の特性データを取得する段階であって、前記集積回路の前記第２のバージョンは、前記複数の他のトランジスタのうち前記第２のトランジスタと結合されている前記トランジスタを有する、段階と、
取得した前記第２の特性データに基づいて、前記集積回路の前記第２のバージョンが、前記１又は複数の設計要件を満たすと決定する段階と、
前記集積回路の前記第２のバージョンが、前記１又は複数の設計要件を満たすと決定することに応答して、前記集積回路の前記第２のバージョンに基づいて、生産用の最終的な集積回路の設計を作成する段階とを備える方法。
【請求項２】
前記第１の特性データ及び前記第２の特性データを取得する段階は、前記閾値電圧が調整される前記トランジスタを有するスタティックランダムアクセスメモリ（ＳＲＡＭ）に関連するデータを取得する段階を有する、請求項１に記載の方法。
【請求項３】
前記トランジスタが、前記複数の他のトランジスタのうち前記第２のトランジスタと結合されるべきであると決定する段階は、前記トランジスタが、コア論理デバイスの複数のトランジスタのうち１つと結合されるべきであると決定する段階を有する、請求項１又は２に記載の方法。
【請求項４】
前記トランジスタが、前記複数の他のトランジスタのうち前記第２のトランジスタと結合されるべきであると決定する段階は、前記トランジスタが、前記異なる閾値電圧値を有する前記複数の他のトランジスタのうち１つに結合されるべきであると決定する段階を有し、前記異なる閾値電圧値を有する前記複数の他のトランジスタは、標準閾値電圧（ＳＶＴ）値を有するトランジスタ、高閾値電圧（ＨＶＴ）値を有するトランジスタ、低閾値電圧（ＬＶＴ）値を有するトランジスタ、及び超低閾値電圧（ＵＬＶＴ）値を有するトランジスタのうち少なくとも２つを有する、請求項１から３の何れか一項に記載の方法。
【請求項５】
前記第１の特性データを取得する段階は、標準閾値電圧（ＳＶＴ）値を有するトランジスタと結合されている前記トランジスタに関連するデータを取得する段階を有し、
前記第２の特性データを取得する段階は、高閾値電圧（ＨＶＴ）値を有するトランジスタ、低閾値電圧（ＬＶＴ）値を有するトランジスタ、又は超低閾値電圧（ＵＬＶＴ）値を有するトランジスタのうち１つと結合されている前記トランジスタに関連するデータを取得する段階を有する、請求項１から４の何れか一項に記載の方法。
【請求項６】
前記第１の特性データを取得する段階、及び前記第２の特性データを取得する段階は、工程、電圧、及び温度コーナで試験される前記第１のチップ及び前記第２のチップのシリコンの特性データを取得する段階を有する、請求項１から５の何れか一項に記載の方法。
【請求項７】
前記第１の特性データを取得する段階は、前記トランジスタ、及び別のトランジスタを有する１又は複数のスタティックランダムアクセスメモリ（ＳＲＡＭ）に関連するデータを取得する段階を有し、
前記トランジスタが、前記複数の他のトランジスタのうち前記第２のトランジスタと結合されるべきであると決定する段階は、前記１又は複数のＳＲＡＭの前記トランジスタが、コア論理デバイスの複数のトランジスタのうち第１のトランジスタと結合されるべきであると決定する段階と、前記１又は複数のＳＲＡＭの前記別のトランジスタが、前記コア論理デバイスの前記複数のトランジスタのうち第２の異なるトランジスタと結合されるべきであると決定する段階とを有し、
前記１又は複数のマスクを選択する段階は、前記１又は複数のＳＲＡＭの前記トランジスタの前記閾値電圧を調整するべく、前記１又は複数のＳＲＡＭの前記トランジスタを前記コア論理デバイスの前記複数のトランジスタのうち前記第１のトランジスタと結合するための１又は複数のマスクを選択する段階と、前記１又は複数のＳＲＡＭの前記別のトランジスタの閾値電圧を調整するべく、前記１又は複数のＳＲＡＭの前記別のトランジスタを前記コア論理デバイスの前記複数のトランジスタのうち前記第２の異なるトランジスタと結合するための１又は複数のマスクを選択する段階とを有し、
前記第２の特性データを取得する段階は、前記１又は複数のＳＲＡＭに関連するデータを取得する段階であって、前記１又は複数のＳＲＡＭは、前記コア論理デバイスの前記複数のトランジスタのうち前記第１のトランジスタと結合されている前記トランジスタと、前記コア論理デバイスの前記複数のトランジスタのうち前記第２の異なるトランジスタと結合されている前記別のトランジスタとを有する、段階を有し、
前記集積回路の前記第２のバージョンが、前記１又は複数の設計要件を満たすと決定する段階は、前記コア論理デバイスの前記複数のトランジスタのうち前記第１のトランジスタと結合されている前記トランジスタと、前記コア論理デバイスの前記複数のトランジスタのうち前記第２の異なるトランジスタと結合されている前記別のトランジスタとを有する前記１又は複数のＳＲＡＭが、取得された前記第２の特性データに基づいて、前記１又は複数の設計要件を満たすと決定する段階を有し、
生産用の最終的な集積回路の設計を作成する段階は、前記コア論理デバイスの前記複数のトランジスタのうち前記第１のトランジスタと結合されている前記トランジスタと、前記コア論理デバイスの前記複数のトランジスタのうち前記第２の異なるトランジスタと結合されている前記別のトランジスタとを有する前記１又は複数のＳＲＡＭに基づいて、生産用の前記最終的な集積回路の設計を作成する段階を有する、請求項１から６の何れか一項に記載の方法。
【請求項８】
集積回路であって、
前記集積回路の第１のバージョンを収容する第１のチップのための第１の特性データを取得する段階であって、前記集積回路は、閾値電圧が調整されるべきであるトランジスタを有し、前記集積回路は、異なる閾値電圧値を有する複数の他のトランジスタを有し、前記集積回路の前記第１のバージョンは、前記複数の他のトランジスタのうち第１のトランジスタと結合されている前記トランジスタを有する、段階と、
ｉ）取得した前記第１の特性データ、及びｉｉ）前記トランジスタの前記閾値電圧に関連する前記集積回路に関しての１又は複数の設計要件に基づいて、前記トランジスタは、前記複数の他のトランジスタのうち第２のトランジスタと結合されるべきであると決定する段階と、
前記トランジスタが、前記複数の他のトランジスタのうち前記第２のトランジスタと結合されるべきであると決定することに応答して、前記トランジスタの前記閾値電圧を調整するべく、前記トランジスタを前記複数の他のトランジスタのうち前記第２のトランジスタと結合するための１又は複数のマスクを選択する段階と、
前記集積回路の第２のバージョンを収容する第２のチップのための第２の特性データを取得する段階であって、前記集積回路の前記第２のバージョンは、前記複数の他のトランジスタのうち前記第２のトランジスタと結合されている前記トランジスタを有する、段階と、
取得した前記第２の特性データに基づいて、前記集積回路の前記第２のバージョンが、前記１又は複数の設計要件を満たすと決定する段階と、
前記集積回路の前記第２のバージョンが、前記１又は複数の設計要件を満たすと決定することに応答して、前記集積回路の前記第２のバージョンに基づいて、生産用の最終的な集積回路の設計を作成する段階とを備える工程によって製造される集積回路。
【請求項９】
前記第１の特性データ及び前記第２の特性データを取得する段階は、前記閾値電圧が調整される前記トランジスタを有するスタティックランダムアクセスメモリ（ＳＲＡＭ）に関連するデータを取得する段階を有する、請求項８に記載の集積回路。
【請求項１０】
前記トランジスタが、前記複数の他のトランジスタのうち前記第２のトランジスタと結合されるべきであると決定する段階は、前記トランジスタが、コア論理デバイスの複数のトランジスタのうち１つと結合されるべきであると決定する段階を有する、請求項８又は９に記載の集積回路。
【請求項１１】
前記トランジスタが、前記複数の他のトランジスタのうち前記第２のトランジスタと結合されるべきであると決定する段階は、前記トランジスタが、前記異なる閾値電圧値を有する前記複数の他のトランジスタのうち１つに結合されるべきであると決定する段階を有し、前記異なる閾値電圧値を有する前記複数の他のトランジスタは、標準閾値電圧（ＳＶＴ）値を有するトランジスタ、高閾値電圧（ＨＶＴ）値を有するトランジスタ、低閾値電圧（ＬＶＴ）値を有するトランジスタ、及び超低閾値電圧（ＵＬＶＴ）値を有するトランジスタのうち少なくとも２つを有する、請求項８から１０の何れか一項に記載の集積回路。
【請求項１２】
前記第１の特性データを取得する段階は、標準閾値電圧（ＳＶＴ）値を有するトランジスタと結合されている前記トランジスタに関連するデータを取得する段階を有し、
前記第２の特性データを取得する段階は、高閾値電圧（ＨＶＴ）値を有するトランジスタ、低閾値電圧（ＬＶＴ）値を有するトランジスタ、又は超低閾値電圧（ＵＬＶＴ）値を有するトランジスタのうち１つと結合されている前記トランジスタに関連するデータを取得する段階を有する、請求項８から１１の何れか一項に記載の集積回路。
【請求項１３】
前記第１の特性データを取得する段階、及び前記第２の特性データを取得する段階は、工程、電圧、及び温度コーナで試験される前記第１のチップ及び前記第２のチップのシリコンの特性データを取得する段階を有する、請求項８から１２の何れか一項に記載の集積回路。
【請求項１４】
前記第１の特性データを取得する段階は、前記トランジスタ、及び別のトランジスタを有する１又は複数のスタティックランダムアクセスメモリ（ＳＲＡＭ）に関連するデータを取得する段階を有し、
前記トランジスタが、前記複数の他のトランジスタのうち前記第２のトランジスタと結合されるべきであると決定する段階は、前記１又は複数のＳＲＡＭの前記トランジスタが、コア論理デバイスの複数のトランジスタのうち第１のトランジスタと結合されるべきであると決定する段階と、前記１又は複数のＳＲＡＭの前記別のトランジスタが、前記コア論理デバイスの前記複数のトランジスタのうち第２の異なるトランジスタと結合されるべきであると決定する段階とを有し、
前記１又は複数のマスクを選択する段階は、前記１又は複数のＳＲＡＭの前記トランジスタの前記閾値電圧を調整するべく、前記１又は複数のＳＲＡＭの前記トランジスタを前記コア論理デバイスの前記複数のトランジスタのうち前記第１のトランジスタと結合するための１又は複数のマスクを選択する段階と、前記１又は複数のＳＲＡＭの前記別のトランジスタの閾値電圧を調整するべく、前記１又は複数のＳＲＡＭの前記別のトランジスタを前記コア論理デバイスの前記複数のトランジスタのうち前記第２の異なるトランジスタと結合するための１又は複数のマスクを選択する段階とを有し、
前記第２の特性データを取得する段階は、前記１又は複数のＳＲＡＭに関連するデータを取得する段階であって、前記１又は複数のＳＲＡＭは、前記コア論理デバイスの前記複数のトランジスタのうち前記第１のトランジスタと結合されている前記トランジスタと、前記コア論理デバイスの前記複数のトランジスタのうち前記第２の異なるトランジスタと結合されている前記別のトランジスタとを有する、段階を有し、
前記集積回路の前記第２のバージョンが、前記１又は複数の設計要件を満たすと決定する段階は、前記コア論理デバイスの前記複数のトランジスタのうち前記第１のトランジスタと結合されている前記トランジスタと、前記コア論理デバイスの前記複数のトランジスタのうち前記第２の異なるトランジスタと結合されている前記別のトランジスタとを有する前記１又は複数のＳＲＡＭが、取得された前記第２の特性データに基づいて、前記１又は複数の設計要件を満たすと決定する段階を有し、
生産用の最終的な集積回路の設計を作成する段階は、前記コア論理デバイスの前記複数のトランジスタのうち前記第１のトランジスタと結合されている前記トランジスタと、前記コア論理デバイスの前記複数のトランジスタのうち前記第２の異なるトランジスタと結合されている前記別のトランジスタとを有する前記１又は複数のＳＲＡＭに基づいて、生産用の前記最終的な集積回路の設計を作成する段階を有する、請求項８から１３の何れか一項に記載の集積回路。
【請求項１５】
前記第１の特性データ及び前記第２の特性データを取得する段階は、前記トランジスタと、前記別のトランジスタとを有するＳＲＡＭに関連するデータを取得する段階を有する、請求項１４に記載の集積回路。
【請求項１６】
前記第１の特性データ及び前記第２の特性データを取得する段階は、前記トランジスタを有するＳＲＡＭと、前記別のトランジスタを有する別のＳＲＡＭとに関連するデータを取得する段階を有する、請求項１４に記載の集積回路。
【請求項１７】
複数のＳＲＡＭトランジスタを有する１又は複数のスタティックランダムアクセスメモリ（ＳＲＡＭ）と、
異なる閾値電圧値を有する複数のコア論理トランジスタを有する複数のコア論理デバイスとを備える集積回路であって、
前記１又は複数のＳＲＡＭの前記複数のＳＲＡＭトランジスタのうち第１のＳＲＡＭトランジスタは、第１の閾値電圧値を有する前記複数のコア論理トランジスタのうち第１のコア論理トランジスタと結合され、それによって、前記第１のＳＲＡＭトランジスタの閾値電圧を前記第１の閾値電圧値に設定し、
前記１又は複数のＳＲＡＭの前記複数のＳＲＡＭトランジスタのうち第２のＳＲＡＭトランジスタは、第２の異なる閾値電圧値を有する前記複数のコア論理トランジスタのうち第２の異なるコア論理トランジスタと結合され、それによって、前記第２のＳＲＡＭトランジスタの閾値電圧を前記第２の異なる閾値電圧値に設定する、集積回路。
【請求項１８】
前記異なる閾値電圧値を有する前記複数のコア論理トランジスタは、以下の標準閾値電圧（ＳＶＴ）値を有するトランジスタ、高閾値電圧（ＨＶＴ）値を有するトランジスタ、低閾値電圧（ＬＶＴ）値を有するトランジスタ、及び超低閾値電圧（ＵＬＶＴ）値を有するトランジスタのうち少なくとも２つを有する、請求項１７に記載の集積回路。
【請求項１９】
前記第１のＳＲＡＭトランジスタ、及び前記第２のＳＲＡＭトランジスタは、前記１又は複数のＳＲＡＭのうち同一ＳＲＡＭのトランジスタである、請求項１７に記載の集積回路。
【請求項２０】
前記第１のＳＲＡＭトランジスタ、及び前記第２のＳＲＡＭトランジスタは、前記１又は複数のＳＲＡＭのうち異なるＳＲＡＭのトランジスタである、請求項１７に記載の集積回路。