(57)【要約】第１の組成物の第１および第２の線形構造を形成する方法であって、これら構造は直角をなしており、これら構造が出合う場所には間隙が存在する。第１の組成物を有するエッチング可能な結晶層を提供する。この層の上に第２の組成物の第１および第２の自己整合型ナノワイヤを成長させる。この層はエッチングのためのマスクとして用いられる。自己整合型ナノワイヤは、結晶層に対して非対称な格子不整合を有する金属から構成される。間隙は、線形構造のうちの一方がトランジスタのゲートとして動作でき、他方がトランジスタのソースおよびドレインを形成できるほど十分に小さい。間隙は、電気的に切替え可能な材料で満たすことができ、それによりトランジスタをメモリセルに転用することができる。
2005522032.tif 000002
【特許請求の範囲】
【請求項１】
第１の組成物の第１および第２の線形構造を形成する方法であって、前記第１の線形構造と前記第２の線形構造とは、直角をなしているとともに、間隙を介して離れており、
前記第１の組成物を有するエッチング可能な結晶層を提供するステップと、
前記エッチング可能な結晶層の表面上に第２の組成物の第１および第２の自己整合型ナノワイヤを成長させるステップであって、前記第１のナノワイヤは前記第２のナノワイヤに対して直角に成長し、前記第１のナノワイヤは前記第２のナノワイヤから１０ｎｍ未満の間隙を介して離れているステップと、
前記第１の組成物の前記第１および第２の線形構造を形成するために、前記第１および前記第２のナノワイヤをマスクとして用いて、前記エッチング可能な層のうち前記第１および第２のナノワイヤの下にない部分を異方性エッチングするステップと
を含む方法。
【請求項２】
前記エッチング可能な層が、この層の下に絶縁層を有しており、前記エッチング可能な層の一部分を異方性エッチングする前記ステップが、この絶縁層までの前記第１の組成物の材料を除去する請求項１に記載の方法。
【請求項３】
前記第１および第２の自己整合型ナノワイヤを成長させる前記ステップが、前記表面上に前記第２の組成物の材料を堆積することを含み、この第２の組成物の材料が、前記表面上に、前記結晶表面に対して非対称な格子不整合を有する結晶を形成する請求項１に記載の方法。
【請求項４】
前記格子不整合が、前記線形ナノワイヤが存在する方向に対して平行な方向において４パーセントより小さく、前記表面上の全ての他の方向において４パーセントより大きい請求項３に記載の方法。
【請求項５】
前記第１の組成物がシリコンを含み、前記第２の組成物が化学式ＭＳｉ2の金属シリサイドを含んでおり、ＭはＳｃ、Ｙおよび希土類からなる群から選択される金属である請求項１に記載の方法。
【請求項６】
前記希土類が、Ｅｒ、Ｄｙ、Ｇｄ、Ｔｈ、Ｈｏ、ＴｂおよびＳｍからなる群から選択される請求項５に記載の方法。
【請求項７】
前記第１の組成物が、Ｓｉ、Ｇｅ、ＧｅxＳｉ1-x（ただし０＜ｘ＜１）、ＧａＡｓ、ＩｎＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＧａＮ、ＩｎＮ、ＡｌＮ、ＡｌＧａＮおよびＩｎＧａＮからなる群から選択される半導体を含む請求項１に記載の方法。
【請求項８】
前記第１の組成物が、Ａｌ、Ｃｕ、Ｔｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｎ、Ｇａ、Ｎｂ、Ｍｏ、Ｐｄ、Ａｇ、Ｉｎ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、ＰｔおよびＡｕ、ならびにその合金からなる群から選択される金属を含む請求項１に記載の方法。
【請求項９】
前記第１および第２の自己整合型ナノワイヤを成長させる前記ステップが、前記第１の自己整合型ナノワイヤの場所を確定する場所に、シード材料の島状物を堆積することを含む請求項１に記載の方法。
【請求項１０】
前記島状物の幅が１０ｎｍ未満である請求項９に記載の方法。
【請求項１１】
前記第２の組成物が、化学式ＭＳｉ2の金属シリサイドを含み、前記シード材料が前記元素Ｍを含む請求項１に記載の方法。
【請求項１２】
絶縁性表面上にある第１の細長いナノワイヤと、前記絶縁性表面上にあり、この第１の細長いナノワイヤに対して直角をなすとともに、この第１の細長いナノワイヤと０．４ｎｍ〜１０ｎｍの間隙を介して離れている第２の細長いナノワイヤと
を含む電気デバイス。
【請求項１３】
前記第１および第２のナノワイヤが、ソース、ドレインおよびゲートを有するトランジスタを形成し、前記第１のナノワイヤが第１および第２の端部を有しており、
前記第１のナノワイヤの前記第１の端部が前記ソースを形成し、前記第１のナノワイヤの前記第２の端部が前記ドレインを形成し、前記第２のナノワイヤが前記ゲートを形成する請求項１２に記載の電気デバイス。
【請求項１４】
前記第１の細長いナノワイヤが、Ｓｉ、Ｇｅ、ＧｅxＳｉ1-x（ただし０＜ｘ＜１）、ＧａＡｓ、ＩｎＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＧａＮ、ＩｎＮ、ＡｌＮ、ＡｌＧａＮおよびＩｎＧａＮからなる群から選択される半導体を含む請求項１２に記載の電気デバイス。
【請求項１５】
前記間隙が、電荷を蓄える材料で満たされている請求項１２に記載の電気デバイス。
【請求項１６】
前記間隙が、電気双極子モーメントを有する材料で満たされている請求項１２に記載の電気デバイス。
【請求項１７】
前記第１のナノワイヤおよび前記第２のナノワイヤが、２電極メモリスイッチデバイスを形成し、前記第１のナノワイヤが、前記スイッチデバイスの第１の電極を形成し、前記第２のナノワイヤが前記スイッチデバイスの第２の電極を形成する請求項１２に記載の電気デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノスケール電気デバイスに関し、より詳細には、スイッチおよびトランジスタのためのナノスケールワイヤおよび間隙の形成方法に関する。
【背景技術】
【０００２】
集積回路部品の加工寸法を小さくすることは、半導体プロセス設計者の永続的な目標である。これまで、そのように小さくすることにより、コストを削減し、動作速度を高めてきた。デバイス作製は、トランジスタおよび導体の境界を画定するのにマスクに頼る技法によっている。例えば、金属および半導体導体パターンがリソグラフィによって作製され、そのマスクによってパターンの場所およびサイズが確定される。半導体の導電率は、イオンを注入することにより制御することもできる。注入されることになるエリアは通常、マスク内の開口部によって画定される。同様に、トランジスタは、イオンの選択的な注入を必要とする。しかしながら、従来のマスキング技法は、ナノメートルスケールの部品を作製する場合、不十分であるという問題がある。
【０００３】
概して、本発明の目的は、集積回路内のナノスケールワイヤおよびデバイスを作製する際に用いるための自己組織化マスキング技法を提供することである。
【０００４】
本発明のこれらの目的および他の目的は、本発明の以下に記載される詳細な説明および添付の図面から当業者には明らかになるであろう。
【発明の開示】
【０００５】
本発明は、第１の組成物の第１および第２の線形構造を形成する方法であり、これら構造は直角をなしており、これら構造が出合う場所には間隙が存在する。これら線形構造は、第１の組成物を有するエッチング可能な結晶層上に構成される。第２の組成物の第１および第２の自己整合型ナノワイヤはエッチング可能な結晶層の表面上に成長し、第１のナノワイヤは第２のナノワイヤに対して直角に成長する。これらのナノワイヤが最も近接した場所では、第１のナノワイヤは、１０ｎｍ未満の間隙を介して第２のナノワイヤから離れている。その後、第１および第２のナノワイヤの下にないエッチング可能な層の部分が、第１および第２のナノワイヤをマスクとして用いてエッチングされ、それにより、第１の組成物の第１および第２の線形構造が形成される。これらナノワイヤは、その表面上に、結晶表面に対して非対称な格子不整合を有する結晶を形成する第２の組成物の材料を堆積することにより成長する。そのように形成される線形構造は、絶縁性基板上に１〜１００ｎｍの幅を有する第１の細長いドープされた半導体ワイヤを有するナノスケールのトランジスタを形成するのに適している。第１のリッジに対して直角をなす第２のワイヤが、トランジスタのゲートとして機能する。２つのワイヤは、それらが最も近接した場所において０．４〜１０ｎｍの間隙を介して離れている。その間隙を適当な材料で満たすことにより、ワイヤおよび間隙を、ナノメートルスケールのメモリスイッチおよびトランジスタとして機能させることもできる。
【発明を実施するための最良の形態】
【０００６】
本発明は、シリコンをマスクすることなく、シリコンの（００１）面上に、ＥｒＳｉ2の薄い「ナノワイヤ」をエピタキシャル成長させることができるという観測結果に基づく。これらのワイヤが成長する態様は、ここに引用することで本明細書の一部をなすものとするYong Chen、Douglas A. A. Ohlberg、Gilberto Medeiros-Ribeiro、Y. Austin ChangおよびR. Stanley Williamsによる「Self-assembled growth of epitaxial erbium disilicide nanowires on silicon (001)」（Applied Physics Letters, 76, p.4004, June 2000）において詳細に説明されている。ＥｒＳｉ2ナノワイヤは、シリコンの表面上にＥｒを堆積した後、シリコンを加熱して反応を完了させることによって、成長させる。Ｅｒは、室温ないし６２０℃の温度で、インサイチュ（ｉｎ  ｓｉｔｕ）電子ビームエバポレータで堆積させることができる。５７５ないし８００℃の温度でアニール処理を実行することができる。結果として形成されるナノワイヤは、２つの垂直な＜１１０＞方向（［１１０］および［１−１０］）に沿って、かつ直角に配向する。
【０００７】
ナノワイヤの自己組織化は、ＥｒＳｉ2とその下層をなすシリコン基板との間の非対称な格子不整合による。上層の材料は、１つの主結晶軸に沿って基板に対して概ね格子整合されなければならないが、エピタキシャル結晶と基板との間の界面内にある全ての他の結晶軸に沿って著しい格子不整合を有する必要がある。原理的には、これにより、エピタキシャル結晶が第１の方向に無制限に成長できるようになるが、他の方向においてはその幅が制限される。
【０００８】
本明細書に示す例は、Ｓｉ上に成長するＥｒＳｉ2を利用するが、他の材料および基板を利用することもできる。一般的に、非対称な格子不整合によって特徴付けることができ、第１の材料が第２の材料と近い格子整合を有し（任意の方向において）、エピタキシャル結晶と基板との間の界面内にある全ての他の結晶軸に沿って大きな格子不整合を有する任意の結晶材料を用いることができる。たとえば、Ｓｉ（００１）基板上に成長したＳｃＳｉ2、ＧｄＳｉ2およびＤｙＳｉ2を利用することもできる。そのような構造は、ここに引用することで本明細書の一部をなすものとするYong Chen、Douglas A. A. OhlbergおよびR. Stanley Williams（Journal of Applied Physics,91, p.3213, March 2002）によって教示されている。近い格子整合は、２つの結晶材料間の格子不整合の絶対値が４％未満であることを意味する。大きな格子不整合は、２つの結晶材料間の格子不整合の絶対値が約４〜１０％の範囲内にあることを意味する。任意の結晶方向が選択されることができるが、本発明は、エピタキシャル結晶と基板との間の界面内にある主（または低ミラー指数）結晶方向に沿って非対称な格子不整合を有する材料を用いることが好ましい。「主結晶方向」は、ナノワイヤを含む結晶材料が界面内で成長するために選ぶことができる任意の方向を意味する。
【０００９】
ＥｒＳｉ2、ＳｃＳｉ2、ＧｄＳｉ2およびＤｙＳｉ2ナノワイヤの例では、ナノワイヤは通常２〜２０ｎｍ幅であり、数百ｎｍの長さを有する。これらナノワイヤは、一旦、シリサイド結晶の種結晶がある場所に入れられると、自己伸長する。これらナノワイヤの種結晶は、リソグラフィ法によって特定のシード材料あるいは成長窓が予め定められている場所に入れることができる。
【００１０】
図１（Ａ）〜（Ｃ）を参照しながら、直角をなす２つのシリコンナノワイヤと、その間のナノスケールの間隙とを生成するためにこれらナノワイヤを利用する態様を説明する。図１（Ａ）〜（Ｃ）は、単一の導電性シリコンナノワイヤが構成されることになるシリコン基板１２の作製工程の種々の段階における斜視図である。シリコン基板１２の上側領域１３に適当な元素をドープして、その材料を導電性にする。ＳｉＯxのような絶縁層１９が導電層の下に埋め込まれている。絶縁層は通常１〜５００ｎｍの厚みを有する。シリコン基板に酸素イオンを注入し、その後、基板をアニールして、ＳｉＯxの埋込層を形成することにより、絶縁層を形成することができる。その後、ＥｒＳｉ2ナノワイヤ１４が、シリコンナノワイヤを包含することになる基板１２の領域上に堆積される。図１（Ｂ）は、絶縁層上に存在していたが、ナノワイヤによってマスクされなかった材料の部分が除去され、その上にＥｒＳｉ2層を有するリッジ１６が残されている、本発明の一斜視図を示している。上記の部分は、反応性イオンエッチング（ＲＩＥ）によって除去することができる。このエッチングは、絶縁層の露出された表面において停止することができる。最後に、図１（Ｃ）に示されるように、所望により、ＥｒＳｉ2を選択的な化学エッチングによって除去することができ、Ｓｉナノワイヤ１８が残される。
【００１１】
本発明は、ＥｒＳｉ2ナノワイヤが、トランジスタおよびメモリスイッチのためのナノスケールの間隙を形成するために理想的であるマスキングパターンを提供するという観測結果に基づく。ＥｒＳｉ2ナノワイヤは［１１０］結晶方向に沿って成長し、また［１−１０］方向に沿っても成長する。２つのナノワイヤが直角に出合うように、これらのナノワイヤのうちの２つの種結晶が入れられるとき、一方のナノワイヤが他方のナノワイヤと直角をなして出合う場所において、第１のナノワイヤと第２のナノワイヤとの間にナノスケールの間隙を形成することができる。２つのナノワイヤは異なる結晶方位を有するので、第１のナノワイヤが第２のナノワイヤに接近すると、第１のナノワイヤの成長は停止するであろう。
【００１２】
ここで図２を参照すると、２１および２２で示される２つのＥｒＳｉ2ナノワイヤが成長しているシリコン基板２０の一部の平面図が示されている。２つのＥｒＳｉ2ワイヤが直角なして出合うとき、ＥｒＳｉ2ナノワイヤ間に小さな間隙２３が残される。その間隙は通常０．４〜１０ｎｍである。
【００１３】
ここで図３を参照すると、スイッチあるいはトランジスタを形成するシリコンナノワイヤ構造の斜視図が示されている。トランジスタ３０は、３２および３３で示される２つのシリコンナノワイヤから構成される。ナノワイヤ３３はトランジスタ３０のゲートとして動作する。ナノワイヤ３２の両端は、トランジスタ３０のソースおよびドレインを形成する。ナノワイヤ３２および３３は、図２に示されるタイプのマスクを用いて作製される。小さな間隙の距離３４に起因して、ナノワイヤ３２に電圧が印加されると、電界がナノワイヤ３３の電流の流れに影響を及ぼして電流の流れを制御するであろう。その間隙は、間隙内に電荷あるいは電気双極子モーメントを蓄える、分子、強誘電性材料およびナノスケールの粒子などの材料で満たすことができる。それゆえ、このトランジスタは、ロジックおよびメモリ用途のための利得スイッチングあるいは不揮発性スイッチングを提供することができる。２電極デバイスをナノワイヤ３２と３３との間に形成すれば、２つの電極間にかけられる電界が、間隙に隣接する材料の導電率を切り替えることができる。このようなデバイスは米国特許第６，１２８，２１４号に教示されており、ここには、メモリセルを２つのナノワイヤ間に形成する方法が記載されている。
【００１４】
本発明の上記の実施形態はＥｒＳｉ2ナノワイヤから生成されるマスクに関して記載されてきたが、先に留意されたように、他の材料を用いることもできる。一般的に、十分に非対称な格子不整合を有する任意の材料を、適当な基板上において利用することができる。シリコン上に成長した、化学式ＭＳｉ2として表される金属シリサイドが、そのようなナノワイヤシステムの例である。ここで、ＭはＳｃ、Ｙおよび希土類からなる群から選択される金属である。好ましい希土類はＥｒ、Ｄｙ、Ｇｄ、Ｔｈ、Ｈｏ、Ｔｂ、Ｙ、Ｓｃ、ＴｍおよびＳｍである。
【００１５】
原理的には、上記の非対称な格子不整合条件が満たされるなら、ナノワイヤを作製する際に有用である任意の単結晶材料を、ナノワイヤが成長することができる層としての役割を果たす任意の単結晶材料と組み合わせて用いることができる。本発明は、金属、サファイアのような絶縁体、およびゲルマニウム、二元（たとえば、ＧａＡｓ、ＩｎＰなど）、三元（たとえば、ＩｎＧａＡｓ）またはそれよりも高次（たとえば、ＩｎＧａＡｓＰ）のようなＩＩＩ−Ｖ化合物半導体、ＩＩ−ＶＩ化合物半導体、およびＩＶ−ＶＩ化合物半導体などの単結晶層上に成長する自己組織化結晶を用いて実施することができる。そのような組み合わせの例が、ここに引用することで本明細書の一部をなすものとするR. Stanley Williamsらに対して１９９１年９月３日に発行された「Thermodynamically Stabilized Conductor /Compound Semiconductor Interfaces」と題する米国特許第５，０４５，４０８号明細書に列挙されている。半導体基板材料の具体的な例は、Ｓｉ、Ｇｅ、ＧｅxＳｉ1-x（ただし０＜ｘ＜１）、ＧａＡｓ、ＩｎＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＧａＮ、ＩｎＮ、ＡｌＮ、ＡｌＧａＮおよびＩｎＧａＮを含む。金属基板材料の具体的な例は、Ａｌ、Ｃｕ、Ｔｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｎ、Ｇａ、Ｎｂ、Ｍｏ、Ｐｄ、Ａｇ、Ｉｎ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、ＰｔおよびＡｕ、ならびにその合金を含む。
【００１６】
上記の説明および添付の図面から、本発明に対する種々の変更形態が当業者には明らかになるであろう。したがって、本発明は、添付の特許請求項の範囲によってのみ限定されるべきである。
【図面の簡単な説明】
【００１７】
【図１】（Ａ）〜（Ｃ）は、ナノワイヤが構成されることになる基板１２の作製工程の各段階の斜視図である。
【図２】２１および２２で示される２つの自己組織化ナノワイヤおよびナノスケールの間隙が成長している基板２０の部分の平面図である。
【図３】トランジスタを形成する半導体ナノワイヤ構造の斜視図である。
【図１（Ａ）】
2005522032.tif 000003
【図１（Ｂ）】
2005522032.tif 000004
【図１（Ｃ）】
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【図２】
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【図３】
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【国際調査報告】
2005522032.tif 000008
2005522032.tif 000009
2005522032.tif 000010