(57)【要約】  導体パターンと誘電体層との界面付近におけるクラックやデラミネーションなどの発生を防止することができる積層基板を備えた電子部品する。  積層基板は、互いに積層された複数の誘電体層と、誘電体層１２の主面１２ａに沿って配置され、グランドに電気的に接続される第１の導体パターン２０と、誘電体層の主面に沿って配置され、誘電体層のみを介して第１の導体パターン２０と対向し、インダクタ素子を形成する第２の導体パターン２２，２４とを含む。第１の導体パターン２０の開口部２０ａ〜２０ｈを介して、第１の導体パターン２０の両側の誘電体層のみが互いに接合する。積層方向から透視したときに、第１の導体パターン２０の開口部２０ａ〜２０ｈを除く部分に、第２の導体パターン４２，４４の全体が重なっている。
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【特許請求の範囲】
【請求項１】
互いに積層された複数の誘電体層と、
前記誘電体層の主面に沿って配置され、グランドに電気的に接続される第１の導体パターンと、
前記誘電体層の主面に沿って配置され、前記誘電体層のみを介して前記第１の導体パターンと対向する、グランド以外に電気的に接続されるインダクタ素子、ストリップライン、又はマイクロストリップラインを形成する第２の導体パターンと、
を含む積層基板を備えた電子部品において、
前記第１の導体パターンに開口部が形成され、該開口部を介して、前記誘電体層の積層方向に、前記第１の導体パターンを挟む前記第１の導体パターンの両側の前記誘電体層のみが互いに接合し、
前記誘電体層が積層された積層方向から透視したときに、実質的に、前記第１の導体パターンの前記開口部を除く部分に、前記第２の導体パターンの全体が重なっていることを特徴する、積層基板を備えた電子部品。
【請求項２】
前記第２の導体パターンはコンデンサ素子の電極を含むことを特徴とする、請求項１に記載の積層基板を備えた電子部品。
【請求項３】
前記積層方向から透視したときに、前記第１の導体パターンは、前記第１の導体パターンに隣接する前記誘電体層の外周との間に全周に渡って間隔が形成されるように、当該誘電体層の内側に配置されていることを特徴とする、請求項１又は請求項２に記載の積層基板を備えた電子部品。
【請求項４】
前記第１の導体パターンは、前記第１の導体パターンに隣接する前記誘電体層の前記主面の面積の８０％以上に配置されていることを特徴とする、請求項１乃至請求項３のいずれか一つに記載の積層基板を備えた電子部品。
【請求項５】
前記誘電体層が、低温同時焼成セラミックスからなることを特徴とする、請求項１乃至請求項４のいずれか一つに記載の積層基板を備えた電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層基板を備えた電子部品に関し、詳しくは、誘電体層の間に導体パターンが配置された積層基板を備えた電子部品に関する。
【背景技術】
【０００２】
従来、誘電体層の間に導体パターンが配置された積層基板を備えた種々の電子部品が提案されている。例えば特許文献１に開示された高周波モジュールは、図５の平面図に示すように、積層基板の内部に配置される誘電体層２１８上にグランド電極２４４が略全面に形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１５７８８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
積層基板は、誘電体層と、誘電体層の間に配置される導体パターンとが異なる材料で形成されるため、誘電体層と導体パターンとが密着しても、互いに接合する接合力は、同じ材料で形成された誘電体層同士が接合する場合よりも弱くなる。特に、誘電体層上の広範囲に渡ってグランド電極の導体パターンが配置されていると、接合力が弱い部分が連続するため、誘電体層と導体パターンとの界面付近においてクラックやデラミネーションなどが発生しやすくなる。【０００５】
本発明は、かかる実情に鑑み、誘電体層上の広範囲に渡って導体パターンが配置されても、導体パターンと誘電体層との界面付近におけるクラックやデラミネーションなどの発生を防止することができる積層基板を備えた電子部品を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明は、上記課題を解決するために、以下のように構成した積層基板を備えた電子部品を提供する。【０００７】
積層基板を備えた電子部品の前記積層基板は、（ａ）互いに積層された複数の誘電体層と、（ｂ）前記誘電体層の主面に沿って配置され、グランドに電気的に接続される第１の導体パターンと、（ｃ）前記誘電体層の主面に沿って配置され、前記誘電体層のみを介して前記第１の導体パターンと対向する、グランド以外に電気的に接続されるインダクタ素子、ストリップライン、又はマイクロストリップラインを形成する第２の導体パターンとを含む。前記第１の導体パターンに開口部が形成され、該開口部を介して、前記誘電体層の積層方向に、前記第１の導体パターンを挟む前記第１の導体パターンの両側の前記誘電体層のみが互いに接合する。前記誘電体層が積層された積層方向から透視したときに、実質的に、前記第１の導体パターンの前記開口部を除く部分に、前記第２の導体パターンの全体が重なっている。【０００８】
上記構成によれば、誘電体層上の広範囲に渡って第１の導体パターンが配置されても、第１の導体パターンに形成された開口部を介して、第１の導体パターンを挟む第１の導体パターンの両側の誘電体層同士が接合し、層間の接合が強化される。すなわち、誘電体層同士の接合は、誘電体層と第１の導体パターンとの接合よりも強固である。【０００９】
上記構成によれば、第１の導体パターンに開口部を形成することで、誘電体層と第１の導体パターンとが接する接合力の弱い部分の連続を断ち切ることができるので、誘電体層と第１の導体パターンとの界面付近におけるクラックやデラミネーションなどの発生を防止することができる。【００１０】
また、第２の導体パターンの全体が、誘電体層のみを介して、グランドに電気的に接続される第１の導体パターンに対向するため、第１の導体パターンに開口部が追加されても、第２の導体パターンにより形成されるインダクタ素子の定数値（インダクタンス等）に影響を与えることがない。【００１１】
好ましくは、前記第２の導体パターンはコンデンサ素子の電極を含む。【００１２】
この場合、第１の導体パターンに開口部が追加されても、第２の導体パターンに含まれるコンデンサ素子の定数値（キャパシタンス等）に影響を与えることがない。【００１３】
好ましくは、前記積層方向から透視したときに、前記第１の導体パターンは、前記第１の導体パターンに隣接する前記誘電体層の外周との間に全周に渡って間隔が形成されるように、当該誘電体層の内側に配置されている。【００１４】
この場合、積層方向から透視したときに、第１の導体パターンの外側には、第１の導体パターンに隣接する誘電体層の外周領域が環状に延在している。誘電体層と第１の導体パターンとが接する相対的に接合力の弱い部分は、第１の導体パターンの両側の誘電体層の外周領域同士の相対的に接合力の強い部分によって全周に渡って囲まれるため、第１の導体パターンの両側の誘電体層同士の接合がより強化される。また、第１の導体パターンと誘電体層との相対的に接合力の弱い部分が積層基板の側面に露出しないので、外部からの衝撃による層間のクラックやデラミネーションなどの発生を防止することができる。【００１５】
好ましくは、前記第１の導体パターンは、前記第１の導体パターンに隣接する前記誘電体層の前記主面の面積の８０％に配置される。【００１６】
誘電体層の主面の略全面に第１の導体パターンが配置されている場合、第１の導体パターンに形成された開口部により接合を強化する効果がより顕著になる。【００１７】
好ましくは、前記誘電体層が、低温同時焼成セラミックスからなる。【００１８】
この場合、低温同時焼成セラミックス（Low Temperature Co-fired Ceramics）を用いて電子部品の積層基板を作製する際に、第１の導体パターンに形成される開口の形状や大きさ、位置、個数などを調整することによって、焼成時の温度変化による積層基板の反りを低減することができる。
【発明の効果】
【００１９】
本発明の積層基板を備えた電子部品は、誘電体層上の広範囲に渡って導体パターンが配置されても、導体パターンと誘電体層との界面付近におけるクラックやデラミネーションなどの発生を防止することができる。
【図面の簡単な説明】
【００２０】
【図１】積層基板を備えた電子部品の概略構成を示す分解斜視図である。（実施例１）
【図２】第１の導体パターンが配置される誘電体層の上面を示す平面図である。（実施例１）
【図３】第２の導体パターンが配置される誘電体層の上面を示す平面図である。（実施例１）
【図４】電子部品の積層基板の断面図である。（実施例２）
【図５】積層基板の内部に配置される誘電体層の上面を示す平面図である。（従来例）
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について、図１〜図４を参照しながら説明する。
【００２２】
＜実施例１＞  実施例１の積層基板を備えた電子部品１０について、図１〜図３を参照しながら説明する。
【００２３】
図１は、実施例１の積層体を備えた電子部品１０の概略構成を示す分解斜視図である。図１に示すように、電子部品１０は、誘電体である複数の誘電体層が積層された積層基板を備えている。なお、誘電体層１１〜１５以外の誘電体層の図示は省略している。
【００２４】
誘電体層１１，１２，１４の上面１１ａ，１２ａ，１４ａには、導電性を有する導体パターンが形成されている。最上層の誘電体層１１の上面１１ａに形成された導体パターン（図示せず）は、部品１８が実装される外部電極である。中間の誘電体層１２の上面１２ａの略全面に形成された第１の導体パターン２０は、グランドに電気的に接続されるグランド電極である。中間の誘電体層１４の上面１４ａに形成された第２の導体パターン２２，２４は、渦巻き形状に形成されており、インダクタ素子を形成する。
【００２５】
最下層の誘電体層１５の下面１５ｂには、電子部品１０を回路基板などに実装するための実装電極（図示せず）が形成されている。積層体の側面、すなわち誘電体層の外周面に、実装電極を形成してもよい。
【００２６】
図示していないが、導体パターン２０，２２，２４以外に、グランド電極、コンデンサ素子の電極、インダクタ素子、配線など、誘電体層の上面又は下面に沿って形成された導体パターンや、誘電体層を貫通する層間接続導体によって、積層基板の内部に電気回路が構成される。
【００２７】
図２は、第１の導体パターン２０が配置される誘電体層１２の上面１２ａを示す平面図である。図３は、第２の導体パターン２２，２４が配置される誘電体層１４の上面１４ａを示す平面図である。図２に示すように、グランドに電気的に接続される第１の導体パターン２０には、開口部２０ａ〜２０ｈが形成されている。
【００２８】
開口部２０ａ〜２０ｈが形成された第１の導体パターン２０は、第１の導体パターン２０の主面に隣接し対向する誘電体層によって挟まれている。第１の導体パターン２０を挟む第１の導体パターン２０の両側の誘電体層同士のみが、第１の導体パターン２０に形成された開口部２０ａ〜２０ｈを介して互いに接合する。すなわち、開口部２０ａ〜２０ｈには、誘電体層のみが存在しており、誘電体層以外の導体パターンや層間接続導体などは、存在していない。
【００２９】
誘電体層同士の接合は、誘電体層と第１の導体パターン２０との接合よりも、強固であるため、誘電体層１２上の広範囲に渡って第１の導体パターン２０が配置されても、第１の導体パターン２０の両側に配置された誘電体層同士は、第１の導体パターン２０に形成された開口部２０ａ〜２０ｈを介して互いに接合し、層間の接合が強化される。これにより、第１の導体パターン２０とその両側の誘電体層との間の接合力が弱い部分の連続を断ち切ることができるので、誘電体層と第１の導体パターン２０との界面付近におけるクラックやデラミネーションなどの発生を防止することができる。
【００３０】
特に、第１の導体パターン２０が誘電体層１２の上面１２ａの略全面、すなわち、誘電体層１２の上面１２ａの面積の８０％以上に配置された場合、第１の導体パターン２０に開口部２０ａ〜２０ｈを形成して層間の接合を強化する効果が、より顕著になる。
【００３１】
また、積層方向から透視したときに、第１の導体パターン２０は、第１の導体パターン２０に隣接する誘電体層１２の外周１２ｓとの間に全周に渡って間隔が形成されるように、誘電体層２０の内側に配置されている。すなわち、第１の導体パターン２０の外側には、第１の導体パターン２０に隣接する誘電体層１２の外周領域１２ｋが環状に延在している。誘電体層１２と第１の導体パターン２０とが接する接合力の弱い部分は、第１の導体パターン２０の両側の誘電体層の外周領域同士の接合力の強い部分によって全周に渡って囲まれるため、第１の導体パターン２０の両側の誘電体同士の接合がより強化される。さらに、第１の導体パターン２０と誘電体層との相対的に接合力の弱い部分は、積層基板の側面に露出しないので、外部からの衝撃による層間のクラックやデラミネーションなどの発生を防止することができる。
【００３２】
第１の導体パターン２０と第２の導体パターン２２，２４との間の領域（すなわち、誘電体層１２と、誘電体層１４の直ぐ上の誘電体層１３と、図示しないそれらの誘電体層の間の誘電体層とを含む領域）を積層方向から透視したときに、図２において鎖線で示す第２の導体パターン２２，２４の全体が、第１の導体パターン２０の開口部２０ａ〜２０ｈを除く部分に重なっている。すなわち、第２の導体パターン２２，２４の全体が、誘電体層のみを介して第１の導体パターン２０と対向しており、第２の導体パターン２２，２４が第１の導体パターン２０と対向する領域内には、誘電体層以外の導体パターンや層間接続導体などは配置されていない。そのため、第１の導体パターン２０に開口部２０ａ〜２０ｈが追加されても、第２の導体パターン２２，２４により形成されるインダクタ素子の定数値（インダクタンス等）に影響を与えることがない。
【００３３】
誘電体層１１〜１５は、セラミックや樹脂により形成される。
【００３４】
特に誘電体層が、低温同時焼成セラミックス（Low Temperature Co-fired Ceramics）からなる場合には、低温同時焼成セラミックスを用いて形成したセラミックグリーンシートに導体ペーストの印刷等により導体パターンや層間接続導体を形成し、セラミックグリーンシートを積層し、焼成することにより、積層基板を形成する。第１の導体パターン２０に形成される開口部２０ａ〜２０ｈの形状や大きさ、位置、個数などを調整することによって、焼成時の温度変化による積層基板の反りを低減することができる。
【００３５】
＜実施例２＞  実施例２の積層基板を備えた電子部品について、図４を参照しながら説明する。
【００３６】
図４は、実施例２の電子部品の積層体３０の断面図である。図４に示すように、積層体３０は、複数の誘電体層３１〜３５が互いに積層されている。３層目の誘電体層３３と４層目の誘電体層３４との間には、グランドに電気的に接続されるグランド電極である第１の導体パターン４０が形成されている。
【００３７】
１層目の誘電体層３１と２層目の誘電体層３２との間、２層目の誘電体層３２と３層目の誘電体層３３との間、４層目の誘電体層３４と５層目の誘電体層３５との間、５層目の誘電体層３５の下面３５ｂには、それぞれ、第２の導体パターン５２，５４，５６，５８が形成されている。第２の導体パターン５２，５４，５６，５８は、それぞれ、誘電体層３２と３３，３３，３４，３４と３５のみを介して第１の導体パターン４０と対向する。第２の導体パターン５２，５４，５６，５８は、コンデンサ素子の電極であってグランド以外に電気的に接続される電極、又はインダクタ素子を形成する。
【００３８】
第１の導体パターン４０には、開口部４０ａ，４０ｂ，４０ｃが形成されている。開口部４０ａ，４０ｂ，４０ｃを介して、第１の導体パターン４０の両側の誘電体層３３，３４のみが互いに接合している。第１の導体パターン４０に開口部４０ａ，４０ｂ，４０ｃを形成することで、誘電体層３３，３４と第１の導体パターン４０とが接する接合力の弱い部分の連続を断ち切ることができるので、誘電体層３３，３４と第１の導体パターン４０との界面付近におけるクラックやデラミネーションなどの発生を防止することができる。
【００３９】
なお、第１の導体パターン４０に開口部４０ａ，４０ｂ，４０ｃ以外の開口部が形成され、開口部４０ａ，４０ｂ，４０ｃ以外の開口部を介して、誘電体層のみならず、誘電体層を貫通する層間接続導体等が接合されてもよい。
【００４０】
誘電体層３１〜３５が積層された積層方向（図４において上下方向）から透視したときに、第１の導体パターン４０の開口部４０ａ，４０ｂ，４０ｃを除く部分に、第２の導体パターン５２，５４，５６，５８の全体が重なっている。すなわち、第１の導体パターン４０には、第２の導体パターン５２，５４，５６，５８が誘電体層３２と３３，３３，３４，３４と３５のみを介して対向する領域４２，４４，４６，４８には、開口部４０ａ，４０ｂ，４０ｃが形成されていない。
【００４１】
第２の導体パターン５２，５４，５６，５８の全体が、誘電体層３２と３３，３３，３４，３４と３５のみを介して、グランドに電気的に接続される第１の導体パターン４０に対向するため、第１の導体パターン４０に開口部４０ａ，４０ｂ，４０ｃが追加されても、第２の導体パターン５２，５４，５６，５８により形成されるコンデンサ素子又はインダクタ素子の定数値（キャパシタンス、インダクタンス等）に影響を与えることがない。
【００４２】
なお、誘電体層を積層するときに層ごとに重ね合わせの位置がずれてしまうことが起こりうる。このため、導体パターンの位置がずれて、導体パターンにより形成されるコンデンサ素子またはインダクタ素子の定数値が変化してしまうことがある。これを防ぐために、第２の導体パターン５２，５４，５６，５８、または、それらと対向する第１の導体パターン４０の領域４２，４４，４６，４８のどちらか一方を他方より大きく形成するようにしてもよい。すなわち、実質的に、第２の導体パターン５２，５４，５６，５８の全体が、誘電体層３２と３３，３３，３４，３４と３５のみを介して、グランドに電気的に接続される第１の導体パターン４０に対向していればよい。
【００４３】
＜まとめ＞  以上に説明したように、グランド電極となる第１の導体パターンに開口部を形成することで接合を強化して、誘電体層と第１の導体パターンとの界面付近におけるクラックやデラミネーションなどの発生を防止することができる。
【００４４】
なお、本発明は、上記実施の形態に限定されるものではなく、種々変更を加えて実施することが可能である。
【００４５】
例えば、第２の導体パターンは、グランド以外に電気的に接続されるコンデンサ素子の電極やインダクタ素子に限らず、ストリップラインやマイクロストリップラインを形成してもよい。
【符号の説明】
【００４６】
１０  電子部品
１１〜１５  誘電体層
１１ａ，１２ａ，１４ａ  上面（主面）
１８  部品
２０  第１の導体パターン
２０ａ〜２０ｈ  開口部
２２，２４  第２の導体パターン
３０  積層基板
３１〜３５  誘電体層
４０  第１の導体パターン
４０ａ，４０ｂ，４０ｃ  開口部
５２，５４，５６，５８  第２の導体パターン
【図１】
2011132476.tif 000003
【図２】
2011132476.tif 000004
【図３】
2011132476.tif 000005
【図４】
2011132476.tif 000006
【図５】
2011132476.tif 000007
【国際調査報告】
2011132476.tif 000008
2011132476.tif 000009
2011132476.tif 000010
2011132476.tif 000011