(57)【要約】  本発明は、動画歪みの少ないＭＯＳ型固体撮像素子を提供することを目的とするものであって、２次元状に配列され、各々が初期状態の電気信号と、受光後状態の電気信号を出力する複数の画素と、画素の列に対応して設けられ、対応する画素の列からの初期状態の電気信号および受光後状態の電気信号を伝達する第１の列信号線（７）と、第１の列信号線（７）に対応して複数設けられ、対応する第１の列信号線（７）を通して画素から伝達されてくる初期状態の電気信号および受光後状態の電気信号を保持する第１の保持回路部（２）と、第１の保持回路部（２）に保持された初期状態の電気信号および受光後状態の電気信号の差分を出力する第１の差分回路部（３）とを備え、第１の保持回路部（２）は、画素の初期状態の電気信号および受光後状態の電気信号を保持可能な単位保持回路を、対応する第１の列信号線（７）に対応して設けられた画素の数だけ含む。
2012020520.tif 000002
【特許請求の範囲】
【請求項１】
２次元状に配列され、各々が初期状態の電気信号と、受光後状態の電気信号とを出力する複数の画素と、
前記画素の列に対応して設けられ、対応する前記画素の列からの前記初期状態の電気信号および受光後状態の電気信号を伝達する列信号線と、
前記列信号線に対応して複数設けられ、対応する前記列信号線を通して前記画素から伝達されてくる前記初期状態の電気信号および受光後状態の電気信号を保持する第１の保持回路部と、
前記第１の保持回路部に保持された前記初期状態の電気信号および受光後状態の電気信号の差分を出力する第１の差分回路部とを備え、
前記第１の保持回路部は、前記画素の前記初期状態の電気信号および受光後状態の電気信号を保持可能な単位保持回路を、対応する前記列信号線に対応して設けられた前記画素の数だけ含む
固体撮像素子。
【請求項２】
前記固体撮像素子は、さらに、
前記複数の画素を行単位で選択し、選択した前記画素の前記初期状態の電気信号および受光後状態の電気信号を前記列信号線に出力させ、また前記第１の保持回路部の単位保持回路を複数同時に選択し、選択した複数の前記単位保持回路に保持されている前記初期状態の電気信号および受光後状態の電気信号を同時に前記第１の差分回路部に出力させる行選択回路を備える
請求項１記載の固体撮像素子。
【請求項３】
前記行選択回路は、前記複数の画素を複数行単位で選択し、選択した複数行の前記画素の前記初期状態の電気信号および受光後状態の電気信号を前記列信号線に出力させる
請求項２記載の固体撮像素子。
【請求項４】
前記固体撮像素子は、さらに、
前記第１の差分回路部の出力を保持する第２の保持回路部と、
前記第２の保持回路部の出力と基準信号との差分を出力する第２の差分回路部とを備える
請求項１記載の固体撮像素子。
【請求項５】
前記第２の保持回路部は、前記画素の前記初期状態の電気信号および受光後状態の電気信号の差分の差分信号を保持可能な単位保持回路を複数含み、
前記固体撮像素子は、さらに、
前記第２の保持回路部の複数の単位保持回路を順次選択し、選択した前記単位保持回路に保持された差分信号を前記第２の差分回路部に出力させる行選択回路を備える
請求項４記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラなどに組み込まれたＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型およびＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の固体撮像素子（以下、ＭＯＳ型固体撮像素子と称する）に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ型イメージセンサ（ＭＯＳ型固体撮像素子）で高速シャッター動作を実現するため、特許文献１のような技術が提案されている。ＭＯＳ型固体撮像素子の画素数は近年増加する傾向にあり、ＭＯＳ型固体撮像素子内の信号処理回路およびＭＯＳ型固体撮像素子が搭載されたデジタルカメラ等の信号処理回路が処理する信号量も増加している。そこで、動画撮影時など高速な信号処理が必要になる際、処理すべき信号量を減らすため、画素信号の合成が行われている。まず、従来のＭＯＳ型固体撮像素子の画素信号合成方法の一例を、図２０を用いて説明する（特許文献１を参照）。【０００３】
図２０は、ＭＯＳ型固体撮像素子において生成される画素信号を合成する回路を示している。【０００４】
この回路では、第１画素の信号がコンデンサ２０７に、第２画素の信号がコンデンサ２０８にそれぞれ蓄積された後、ＭＯＳトランジスタよりなるスイッチ２０９が導通することにより、第１画素の信号と第２画素の信号とが合成されて出力線２１０に出力される。【０００５】
このような技術により、画素信号の合成をしない場合と比較して処理すべき信号量を減らすことが出来る。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２９２４５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１のＭＯＳ型固体撮像素子の動作モードでは、フォーカルプレーンシャッター機能のため、画素信号を読み出す時期が画素集合ごとに異なることによる動画歪みが生じるという問題がある。【０００８】
そこで、本発明は、上述の問題に鑑みてなされたものであって、従来と比較して動画歪みの少ないＭＯＳ型固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一態様に係る固体撮像素子は、２次元状に配列され、各々が初期状態の電気信号と、受光後状態の電気信号とを出力する複数の画素と、前記画素の列に対応して設けられ、対応する前記画素の列からの前記初期状態の電気信号および受光後状態の電気信号を伝達する列信号線と、前記列信号線に対応して複数設けられ、対応する前記列信号線を通して前記画素から伝達されてくる前記初期状態の電気信号および受光後状態の電気信号を保持する第１の保持回路部と、前記第１の保持回路部に保持された前記初期状態の電気信号および受光後状態の電気信号の差分を出力する第１の差分回路部とを備え、前記第１の保持回路部は、前記画素の前記初期状態の電気信号および受光後状態の電気信号を保持可能な単位保持回路を、対応する前記列信号線に対応して設けられた前記画素の数だけ含むことを特徴とする。【００１０】
このような構成によれば、各画素に対応して単位保持回路が設けられるため、全ての画素の信号を高速に独立に第１の保持回路部に保持させることができる。従って、画素から第１の保持回路部への信号の読み出しを高速に行うことができる。その結果、各画素の露光時間差が従来のフォーカルプレーンシャッター機能のものより少なくなるため、従来と比較して動画歪みを少なくできる。【００１１】
また、前記固体撮像素子は、さらに、前記複数の画素を行単位で選択し、選択した前記画素の前記初期状態の電気信号および受光後状態の電気信号を前記列信号線に出力させ、また前記第１の保持回路部の単位保持回路を複数同時に選択し、選択した複数の前記単位保持回路に保持されている前記初期状態の電気信号および受光後状態の電気信号を同時に前記第１の差分回路部に出力させる行選択回路を備えてもよい。【００１２】
このような構成によれば、複数の画素の信号を複数の単位保持回路に蓄積した後、その複数の単位保持回路を同時に選択して第１の差分回路部に出力させることから、ノイズが平均化され、ノイズを低減できる。【００１３】
また、前記固体撮像素子は、さらに、前記第１の差分回路部の出力を保持する第２の保持回路部と、前記第２の保持回路部の出力と基準信号との差分を出力する第２の差分回路部とを備えてもよい。【００１４】
具体的には、前記第２の保持回路部は、前記画素の前記初期状態の電気信号および受光後状態の電気信号の差分の差分信号を保持可能な単位保持回路を複数含み、前記固体撮像素子は、さらに、前記第２の保持回路部の複数の単位保持回路を順次選択し、選択した前記単位保持回路に保持された差分信号を前記第２の差分回路部に出力させる行選択回路を備えてもよい。【００１５】
このような構成によれば、第２の保持回路部には複数の差分信号が保持されており、複数の差分信号を合成することで信号を高速できる。
【発明の効果】
【００１６】
前述したように、本発明に係る固体撮像素子によれば、動画歪みの少ないＣＭＯＳ固体撮像素子を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は本発明の実施の形態１の固体撮像素子の構成を示すブロック図である。
【図２】図２は同実施の形態の固体撮像素子の１列２行分の画素回路部の一例を示す回路図である。
【図３】図３は同実施の形態の固体撮像素子の１列２行分の第１の保持回路部の一例を示す回路図である。
【図４】図４は同実施の形態の固体撮像素子の１列分の第１の差分回路部の一例を示す回路図である。
【図５】図５は同実施の形態の固体撮像素子における通常動作の主要な信号の時間変化を示すタイミングチャートである。
【図６】図６は同実施の形態の固体撮像素子における画素合成動作の主要な信号の時間変化を示すタイミングチャートである。
【図７】図７は同実施の形態の固体撮像素子の第１の保持回路部における２入力同時印加に対する合成出力を示す図である。
【図８】図８は同実施の形態の変形例の固体撮像素子の１列２行分の第１の保持回路部の一例を示す回路図である。
【図９】図９は本発明の実施の形態２の固体撮像素子における画素合成動作の主要な信号の時間変化を示すタイミングチャートである。
【図１０】図１０は本発明の実施の形態３の固体撮像素子の構成を示すブロック図である。
【図１１】図１１は同実施の形態の固体撮像素子の１列２行分の第２の保持回路部の一例を示す回路図である。
【図１２】図１２は同実施の形態の固体撮像素子の１列分の第２の差分回路部の一例を示す回路図である。
【図１３】図１３は同実施の形態の固体撮像素子における画素合成動作の主要な信号の時間変化を示すタイミングチャートである。
【図１４】図１４は同実施の形態の固体撮像素子の１列分の第２の差分回路部の一例を示す回路図である。
【図１５】図１５は同実施の形態の固体撮像素子における画素合成動作の主要な信号の時間変化を示すタイミングチャートである。
【図１６】図１６は同実施の形態の固体撮像素子のバッファの一例を示す回路図である。
【図１７】図１７は同実施の形態の固体撮像素子の１列２行分の第２の保持回路部の一例を示す回路図である。
【図１８】図１８は同実施の形態の固体撮像素子における画素合成動作の主要な信号の時間変化を示すタイミングチャートである。
【図１９Ａ】図１９Ａは本発明の実施の形態４のカメラの概略構成を示す図である。
【図１９Ｂ】図１９Ｂは固体撮像素子の１列１行分の第１の保持回路部の一例を示す回路図である。
【図１９Ｃ】図１９Ｃは固体撮像素子の１列２行分の第１の保持回路部の一例を示す回路図である。
【図１９Ｄ】図１９Ｄは固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。
【図１９Ｅ】図１９Ｅは固体撮像素子の１列１行分の第１の保持回路部の一例を示す回路図である。
【図２０】図２０は従来の固体撮像装置における画素信号混合回路の構成を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態における固体撮像素子について図面を参照しながら説明する。
【００１９】
なお、図面において、実質的に同一の構成、動作、および効果を表す要素については、同一の符号を付す。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
【００２０】
（実施の形態１）
本発明の実施の形態１について述べる。
【００２１】
図１は、本実施の形態の固体撮像素子の構成を示すブロック図である。
【００２２】
図１の固体撮像素子は、画素回路部１と、複数の第１の保持回路部２と、複数の第１の差分回路部３と、出力線４と、列選択回路５と、行選択回路６と、第１の列信号線７と、第２の列信号線８とを備える。
【００２３】
画素回路部１は、２次元状（行列状）に配列され、各々が初期状態（画素に光が受光されていない状態）の電気信号と、受光後状態（画素に光が受光されている状態）の電気信号を出力する複数の画素から構成される。画素回路部１からは、画素の初期状態の電気信号と受光後状態の電気信号とが第１の列信号線７に出力される。
【００２４】
第１の列信号線７は、画素の列に対応して設けられ、対応する画素の列からの初期状態の電気信号および受光後状態の電気信号を伝達する。
【００２５】
第１の保持回路部２は、第１の列信号線７に対応して複数設けられ、対応する第１の列信号線７を通して画素から伝達されてくる初期状態の電気信号と受光後状態の電気信号とを保持する。第１の保持回路部２は、画素の初期状態の電気信号および受光後状態の電気信号を保持可能な単位保持回路を、対応する第１の列信号線７に対応して設けられた画素の数だけ含む。
【００２６】
第１の差分回路部３は、第１の保持回路部２に保持されている初期状態の電気信号と受光後状態の電気信号との差分を示す差分信号を出力する。この差分信号は列選択回路５の出力に同期して出力線４に出力される。
【００２７】
行選択回路６は、画素回路部１の複数の画素を行単位で選択し、選択した画素の初期状態の電気信号および受光後状態の電気信号を第１の列信号線７に出力させ、また第１の保持回路部２の単位保持回路を複数行同時又は行単位に選択し、選択した単位保持回路に保持されている初期状態の電気信号および受光後状態の電気信号を第１の差分回路部３に出力させる。
【００２８】
なお、行選択回路（垂直走査回路）６及び列選択回路（水平走査回路）５、走査できる回路で構成でき、シフトレジスタやデコーダ等の回路で構成できる。例えば、行選択回路６が、第１の保持回路部２の行を指す行アドレスをデコードして第１の保持回路部２に行選択信号を出力するＹデコーダ回路を含み、列選択回路５が、第１の保持回路部２の列を指す列アドレスをデコードして第１の保持回路部２または第１の差分回路部３に列選択信号を出力するＸデコーダ回路を含む構成としてもよい。こうすれば、第１の保持回路部２へのランダムアクセスを容易にする。例えば、第１の保持回路部２に保持された電気信号が表す画像のうち、任意の画素または領域の読み出し、任意の矩形領域の読み出しを容易に実現することができる。また、Ｋ（Ｋは２以上の整数）行おきの読み出し、Ｌ（Ｌは２以上の整数）列おきの読み出しや、それらを組み合わせた間引き読み出し（縮小読み出し）を容易に実現することができる。
【００２９】
図２は画素回路部１の構成の一例を示す回路図である。なお、図２は、画素回路部１の１列２行分の構成の詳細を示しており、具体的には図２中の破線で示す画素（単位セル）１−１および１−２の構成の詳細を示している。
【００３０】
画素１−１は、フォトダイオード１０と、転送ＭＯＳトランジスタ１１と、リセットＭＯＳトランジスタ１２と、出力ＭＯＳトランジスタ１３とを備える。画素１−２は、画素１−１と同様に、フォトダイオード１５と、転送ＭＯＳトランジスタ１６と、リセットＭＯＳトランジスタ１７と、出力ＭＯＳトランジスタ１８とを備える。
【００３１】
画素１−１において、フォトダイオード１０のアノードは接地され、カソードは転送ＭＯＳトランジスタ１１のドレインに接続される。転送ＭＯＳトランジスタ１１のソースはリセットＭＯＳトランジスタ１２のソースと出力ＭＯＳトランジスタ１３のゲートとに接続され、ゲートは端子２３に接続される。出力ＭＯＳトランジスタ１３のゲート、リセットＭＯＳトランジスタ１２のソースおよび転送ＭＯＳトランジスタ１１のソースの接続領域は、フローティングディフュージョン（以後ＦＤと呼ぶ）と呼ばれる拡散容量を形成する。リセットＭＯＳトランジスタ１２のドレインは電源に接続され、ゲートは端子２２に接続される。出力ＭＯＳトランジスタ１３のドレインは電源に接続され、ソースは行選択ＭＯＳトランジスタ１４のドレインに接続される。電流源２０は第１の列信号線７に接続される。行選択ＭＯＳトランジスタ１４は、ゲートが端子２４に接続され、導通している時は出力ＭＯＳトランジスタ１３と電流源２０と共にソースフォロア回路を形成する。
【００３２】
画素１−２においても、フォトダイオード１５のアノードは接地され、カソードは転送ＭＯＳトランジスタ１６のドレインに接続される。転送ＭＯＳトランジスタ１６のソースはリセットＭＯＳトランジスタ１７のソースと出力ＭＯＳトランジスタ１８のゲートとに接続され、ゲートは端子２６に接続される。出力ＭＯＳトランジスタ１８のゲート、リセットＭＯＳトランジスタ１７のソースおよび転送ＭＯＳトランジスタ１６のソースの接続領域はＦＤと呼ばれる拡散容量を形成する。リセットＭＯＳトランジスタ１７のドレインは電源に接続され、ゲートは端子２５に接続される。出力ＭＯＳトランジスタ１８のドレインは電源に接続され、ソースは行選択ＭＯＳトランジスタ１９のドレインに接続される。行選択ＭＯＳトランジスタ１９は、ゲートが端子２７に接続され、導通している時は出力ＭＯＳトランジスタ１８と電流源２０と共にソースフォロア回路を形成する。
【００３３】
画素１−１および１−２の出力は行選択ＭＯＳトランジスタ１４および１９を介して第１の列信号線７に接続される。第１の列信号線７は図１の第１の保持回路部２に接続されている。
【００３４】
図３は第１の保持回路部２の構成を示す回路図である。なお、図３は、第１の保持回路部２の１列２行分の構成の詳細を示しており、具体的には画素の一列に対して設けられた図３中の破線で示す単位保持回路２−１および２−２の構成の詳細を示している。
【００３５】
単位保持回路２−１はＭＯＳトランジスタ３１、３３、３４および３６と容量３２および３５とを備える。ＭＯＳトランジスタ３１のドレインは第１の列信号線７に、ソースは容量３２の一の端子およびＭＯＳトランジスタ３３のドレインに、ゲートは端子４３に接続されている。容量３２の他の端子は接地されている。ＭＯＳトランジスタ３３のソースはＭＯＳトランジスタ５４のゲートに、ゲートは端子４４に接続されている。ＭＯＳトランジスタ３４のドレインは第１の列信号線７に、ソースは容量３５の一の端子およびＭＯＳトランジスタ３６のドレインに、ゲートは端子４６に接続されている。容量３５の他の端子は接地されている。ＭＯＳトランジスタ３６のソースはＭＯＳトランジスタ５４のゲートに、ゲートは端子４５に接続されている。ＭＯＳトランジスタ５４のドレインは電源に、ソースは行選択ＭＯＳトランジスタ５３のドレインに接続されている。行選択ＭＯＳトランジスタ５３のゲートは端子５７に、ソースは第２の列信号線８に接続されている。
【００３６】
単位保持回路２−２はＭＯＳトランジスタ３７、３９、４０および４２と容量３８および４１とを備える。ＭＯＳトランジスタ３７のドレインは第１の列信号線７に、ソースは容量３８の一の端子およびＭＯＳトランジスタ３９のドレインに、ゲートは端子４７に接続されている。容量３８の他の端子は接地されている。ＭＯＳトランジスタ３９のソースはＭＯＳトランジスタ５６のゲートに、ゲートは端子４８に接続されている。ＭＯＳトランジスタ４０のドレインは第１の列信号線７に、ソースは容量４１の一の端子およびＭＯＳトランジスタ４２のドレインに、ゲートは端子５０に接続されている。容量４１の他の端子は接地されている。ＭＯＳトランジスタ４２のソースはＭＯＳトランジスタ５６のゲートに、ゲートは端子４９に接続されている。ＭＯＳトランジスタ５６のドレインは電源に、ソースは行選択ＭＯＳトランジスタ５５のドレインに接続されている。行選択ＭＯＳトランジスタ５５のゲートは端子５８に、ソースは第２の列信号線８に接続されている。
【００３７】
電流源５２およびＭＯＳトランジスタ５４と、電流源５２およびＭＯＳトランジスタ５６とはそれぞれ、対応する行選択ＭＯＳトランジスタ５３および５５が導通状態のときソースフォロアを形成する。
【００３８】
図４は第１の差分回路部３の構成を示す回路図である。なお、図４は、１つの第１の保持回路部２に対して設けられた第１の差分回路部３の１列分の構成の詳細を示している。
【００３９】
第１の差分回路部３は、第１の保持回路部２の出力である第２の列信号線８と接続されており、容量値Ｃ１の容量６０と、容量値Ｃ２の容量６１と、ＭＯＳトランジスタ６２とを備える。容量６０の一の端子は第２の列信号線８に、他の端子はＭＯＳトランジスタ６２のソースおよび容量６１の一の端子の接続ノード（図４中記載のＭ点）に接続されている。容量６１の一の端子はＭ点に接続され、他の端子は接地されている。ＭＯＳトランジスタ６２のソースはＭ点に、ドレインは端子６４に、ゲートは端子６３に接続されている。端子６４にはバイアス電圧が印加される。
【００４０】
次に、本実施の形態に係る固体撮像素子の動作について、図２、図３、図４および図５を参照しながら説明する。まずは同固体撮像素子の通常の動作について説明する。
【００４１】
図５は、本実施の形態に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。図５には、図２の画素回路部１、図３の第１の保持回路部２、および図４の第１の差分回路部３の各端子に印加される制御信号が示されている。
【００４２】
なお、図５において、各制御信号は、印加される端子の符号にＳを付した名称で表わされている。従って、信号Ｓ２２は端子２２に印加され、リセットＭＯＳトランジスタ１２のゲートに入力される信号である。信号Ｓ２３は端子２３に印加され、転送ＭＯＳトランジスタ１１のゲートに入力される信号である。信号Ｓ２４は端子２４に印加され、行選択ＭＯＳトランジスタ１４のゲートに入力される信号である。信号Ｓ２５は端子２５に印加され、リセットＭＯＳトランジスタ１７のゲートに入力される信号である。信号Ｓ２６は端子２６に印加され、転送ＭＯＳトランジスタ１６のゲートに入力される信号である。信号Ｓ２７は端子２７に印加され、行選択ＭＯＳトランジスタ１９のゲートに入力される信号である。信号Ｓ４３は端子４３に印加され、ＭＯＳトランジスタ３１のゲートに入力される信号である。信号Ｓ４６は端子４６に印加され、ＭＯＳトランジスタ３４のゲートに入力される信号である。信号Ｓ４７は端子４７に印加され、ＭＯＳトランジスタ３７のゲートに入力される信号である。信号Ｓ５０は端子５０に印加され、ＭＯＳトランジスタ４０のゲートに入力される信号である。信号Ｓ５７は端子５７に印加され、行選択ＭＯＳトランジスタ５３のゲートに入力される信号である。信号Ｓ４４は端子４４に印加され、ＭＯＳトランジスタ３３のゲートに入力される信号である。信号Ｓ４５は端子４５に印加され、ＭＯＳトランジスタ３６のゲートに入力される信号である。信号Ｓ５８は端子５８に印加され、行選択ＭＯＳトランジスタ５５のゲートに入力される信号である。信号Ｓ４８は端子４８に印加され、ＭＯＳトランジスタ３９のゲートに入力される信号である。信号Ｓ４９は端子４９に印加され、ＭＯＳトランジスタ４２のゲートに入力される信号である。信号Ｓ６３は端子６３に印加され、ＭＯＳトランジスタ６２のゲートに入力される信号である。
【００４３】
図５中の時点ｔ１で信号Ｓ２２が“ＨＩＧＨ”となり、画素１−１内のリセットＭＯＳトランジスタ１２のゲートを“ＨＩＧＨ”にしてリセットＭＯＳトランジスタ１２を導通させるため、画素１−１のＦＤは電源に接続されて初期状態となる。
【００４４】
時点ｔ２で信号Ｓ２５が“ＨＩＧＨ”となり、画素１−２内のリセットＭＯＳトランジスタ１７のゲートを“ＨＩＧＨ”にしてリセットＭＯＳトランジスタ１７を導通させるため、画素１−２のＦＤは電源に接続されて初期状態となる。この時点で画素１−１および１−２のリセットＭＯＳトランジスタ１２および１７はともに導通状態で、画素１−１および１−２のＦＤはともに初期状態である。
【００４５】
時点ｔ３では信号Ｓ２２は“ＬＯＷ”、信号Ｓ２４は“ＨＩＧＨ”、信号Ｓ４３は“ＨＩＧＨ”となり、行選択ＭＯＳトランジスタ１４を導通させるため、画素１−１のＦＤの電圧が第１の列信号線７に伝達される。また、第１の保持回路部２のＭＯＳトランジスタ３１のゲートが“ＨＩＧＨ”となり、ＭＯＳトランジスタ３１を導通させるため、容量３２にＦＤの電圧が伝達、保持される。
【００４６】
時点ｔ４では信号Ｓ２５は“ＬＯＷ”、信号Ｓ２７は“ＨＩＧＨ”、信号Ｓ４７は“ＨＩＧＨ”となり、行選択ＭＯＳトランジスタ１９を導通させるため、画素１−２のＦＤの電圧が第１の列信号線７に伝達される。また、第１の保持回路部２のＭＯＳトランジスタ３７のゲートが“ＨＩＧＨ”となり、ＭＯＳトランジスタ３７を導通させるため、容量３８にＦＤの電圧が伝達、保持される。
【００４７】
時点ｔ５ではすべての信号が“ＬＯＷ”となる。この時点で画素１−１のＦＤの初期化状態の電気信号が第１の保持回路部２の容量３２に、画素１−２のＦＤの初期化状態の電気信号が第１の保持回路部２の容量３８にそれぞれ保持されている。
【００４８】
時点ｔ６では信号Ｓ２３が“ＨＩＧＨ”となり、画素１−１の転送ＭＯＳトランジスタ１１のゲートを“ＨＩＧＨ”にして転送ＭＯＳトランジスタ１１を導通させるため、フォトダイオード１０の受光後の信号はＦＤに転送される。
【００４９】
時点ｔ７では信号Ｓ２６が“ＨＩＧＨ”となり、画素１−２の転送ＭＯＳトランジスタ１６のゲートを“ＨＩＧＨ”にして転送ＭＯＳトランジスタ１６を導通させるため、フォトダイオード１５の受光後の信号はＦＤに転送される。この時点で画素１−１および１−２の転送ＭＯＳトランジスタ１１および１６はともに導通状態で、画素１−１および１−２のＦＤはともに受光後の状態である。
【００５０】
時点ｔ８では信号Ｓ２３は“ＬＯＷ”、信号Ｓ２４は“ＨＩＧＨ”、信号Ｓ４６は“ＨＩＧＨ”となり、行選択ＭＯＳトランジスタ１４を導通させるため、画素１−１のＦＤの電圧が第１の列信号線７に伝達される。また、第１の保持回路部２のＭＯＳトランジスタ３４のゲートが“ＨＩＧＨ”となり、ＭＯＳトランジスタ３４を導通させるため、容量３５にＦＤの電圧が伝達、保持される。
【００５１】
時点ｔ９では信号Ｓ２６は“ＬＯＷ”、信号Ｓ２７は“ＨＩＧＨ”、信号Ｓ５０は“ＨＩＧＨ”となり、行選択ＭＯＳトランジスタ１９を導通させるため、画素１−２のＦＤの電圧が第１の列信号線７に伝達される。また、第１の保持回路部２のＭＯＳトランジスタ４０のゲートが“ＨＩＧＨ”となり、ＭＯＳトランジスタ４０を導通させるため、容量４１にＦＤの電圧が伝達、保持される。
【００５２】
時点ｔ１０はすべての信号が“ＬＯＷ”となる。この時点で画素１−１のＦＤの受光後状態の電気信号が第１の保持回路部２の容量３５に、画素１−２のＦＤの受光後状態の電気信号が第１の保持回路部２の容量４１にそれぞれ保持されている。
【００５３】
時点ｔ１１では信号Ｓ５７、信号Ｓ４４および信号Ｓ６３が“ＨＩＧＨ”になり、第１の保持回路部２の行選択ＭＯＳトランジスタ５３およびＭＯＳトランジスタ３３を導通させるため、容量３２の電圧が第２の列信号線８に伝達される。この電圧を「Ｖｒｓ１」とする。また、第１の差分回路部３のＭＯＳトランジスタ６２が導通することで図４中のＭ点は「Ｖｒｅｆ」となる。従って容量６０には「Ｖｒｓ１−Ｖｆｅｒ」が設定される。
【００５４】
時点ｔ１２では信号Ｓ５７および信号Ｓ４５が“ＨＩＧＨ”になり、第１の保持回路部２の行選択ＭＯＳトランジスタ５３およびＭＯＳトランジスタ３６を導通させるため、容量３５の電圧が第２の列信号線８に伝達される。この電圧を「Ｖｓｇ１」とする。第１の差分回路部３のＭＯＳトランジスタ６２は非導通であるから、Ｍ点の電圧変化は第２の列信号線８の電圧変化の容量６０および６１の容量分圧で表される。第２の列信号線８の電圧変化は「Ｖｒｓ１−Ｖｓｇ１」、容量分圧は「Ｃ１／（Ｃ１＋Ｃ２）」、従ってＭ点の電圧変化は「Ｃ１／（Ｃ１＋Ｃ２）＊（Ｖｒｓ１−Ｖｓｇ１）」となる。
【００５５】
時点ｔ１４では信号Ｓ５８、信号Ｓ４８および信号Ｓ６３が“ＨＩＧＨ”になり、第１の保持回路部２の行選択ＭＯＳトランジスタ５５およびＭＯＳトランジスタ３９を導通させるため、容量３８の電圧が第２の列信号線８に伝達される。この電圧を「Ｖｒｓ２」とする。また、第１の差分回路部３のＭＯＳトランジスタ６２が導通することで図４中のＭ点は「Ｖｒｅｆ」となる。従って容量６０には「Ｖｒｓ２−Ｖｆｅｒ」が設定される。
【００５６】
時点ｔ１５では信号Ｓ５８および信号Ｓ４９が“ＨＩＧＨ”になり、第１の保持回路部２の行選択ＭＯＳトランジスタ５５およびＭＯＳトランジスタ４２を導通させるため、容量４１の電圧が第２の列信号線８に伝達される。この電圧を「Ｖｓｇ２」とする。第１の差分回路部３のＭＯＳトランジスタ６２は非導通であるから、Ｍ点の電圧変化は第２の列信号線８の電圧変化の容量６０および６１の容量分圧で表される。第２の列信号線８の電圧変化は「Ｖｒｓ２−Ｖｓｇ２」、容量分圧は「Ｃ１／（Ｃ１＋Ｃ２）」であるため、Ｍ点の電圧変化は「Ｃ１／（Ｃ１＋Ｃ２）＊（Ｖｒｓ２−Ｖｓｇ２）」となる。
【００５７】
以上説明したように、通常動作においては、画素の初期化状態の電気信号と受光後状態の電気信号との差分信号が、各行ごとに出力線４へ出力される。
【００５８】
次に、本実施の形態に係る固体撮像素子の画素合成動作について説明する。
【００５９】
図６は、本実施の形態に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。図６には、図２の画素回路部１、図３の第１の保持回路部２、および図４の第１の差分回路部３の各端子に印加される制御信号が示されている。
【００６０】
なお、図６において、各制御信号は、印加される端子の符号にＳを付した名称で表わされている。
【００６１】
図６の動作において、時点ｔ１から時点ｔ１０までは図５の動作と同じで、異なるのは図５の時点ｔ１４から時点ｔ１６で印加されていた信号Ｓ５８、信号Ｓ４８および信号Ｓ４９が時点ｔ１１から時点ｔ１３に印加されていることである。以下では、図５と異なる動作を中心に説明する。
【００６２】
時点ｔ１１では信号Ｓ５７、信号Ｓ４４、信号Ｓ５８、信号Ｓ４８および信号Ｓ６３が“ＨＩＧＨ”になり、第１の保持回路部２の行選択ＭＯＳトランジスタ５３および５５、ならびにＭＯＳトランジスタ３３および３９を導通させるため、容量３２および３８の電圧が第２の列信号線８に伝達される。この電圧を「Ｖｒｓ1+2」とする。また、第１の差分回路部３のＭＯＳトランジスタ６２が導通することで図４中のＭ点は「Ｖｒｅｆ」となる。従って容量６０には「Ｖｒｓ1+2−Ｖｒｅｆ」が設定される。
【００６３】
時点ｔ１２では信号Ｓ５７、信号Ｓ４５、信号Ｓ５８および信号Ｓ４９が“ＨＩＧＨ”になり、第１の保持回路部２の行選択ＭＯＳトランジスタ５３および５５、ならびにＭＯＳトランジスタ３６および４２を導通させるため、容量３５および４１の電圧が第２の列信号線８に伝達される。この電圧を「Ｖｓｇ1+2」とする。第１の差分回路部３のＭＯＳトランジスタ６２は非導通であるから、Ｍ点の電圧変化は第２の列信号線８の電圧変化の容量６０および６１の容量分圧で表される。第２の列信号線８の電圧変化は「Ｖｒｓ1+2−Ｖｓｇ1+2」、容量分圧は「Ｃ１／（Ｃ１＋Ｃ２）」、従ってＭ点の電圧変化は「Ｃ１／（Ｃ１＋Ｃ２）＊（Ｖｒｓ1+2−Ｖｓｇ1+2）」となる。
【００６４】
図７は、図３の第１の保持回路部２からの２入力同時印加に対する合成出力のグラフである。なお、図７では、横軸は入力の電圧レベル、縦軸は出力の電圧レベルである。
【００６５】
図７より、入力６６は一定の電圧信号で入力６７は単純上昇の電圧信号であるとすると、出力６８はＡ−Ａ’の範囲において、精度良く２入力（入力６６および６７）の合成を示している。このことから、本実施の形態の画素合成動作において、画素の初期化状態の電気信号と受光後状態の電気信号との差分信号が、２行ごとに合成されて出力線４へ出力される。
【００６６】
以上説明したように、本実施の形態の固体撮像素子によれば、第１の保持回路部２には各画素に対応して単位保持回路が設けられるため、画素回路部１の画素の信号を同時に独立に第１の保持回路部２に保持させることができる。従って、画素回路部１から第１の保持回路部２に初期状態の電気信号と受光後状態の電気信号とを高速に伝達することができる。その結果、各画素の露光時間差が従来のフォーカルプレーンシャッター機能のものより少なくなるため、動画歪みを軽減できる。
【００６７】
また、本実施の形態の固体撮像素子によれば、第１の保持回路部２から出力線４へ電気信号が送られる際に、画素合成を行っている。従って、出力線４から出力されるデータ量が少なくなるため、高速な信号処理を実現できる。
【００６８】
また、本実施の形態の固体撮像素子によれば、第１の保持回路部２の複数の電気信号を同時に第１の差分回路部３に出力させることから、ノイズが平均化され、ノイズを低減できる。
【００６９】
（実施の形態１の変形例）
図８は本変形例に係る第１の保持回路部２の構成を示す回路図である。なお、図８は、第１の保持回路部２の１列２行分の構成の詳細を示しており、具体的には画素の１列に対して設けられた図８中の破線で示す単位保持回路２−１および２−２の構成の詳細を示している。
【００７０】
図８の第１の保持回路部２では、図３の第１の保持回路部２と比較して、出力形式がソースフォロア型からバッファ型に変更されている。単位保持回路２−１および２−２、ならびに各信号端子の構成は図３と同じであるため、同じ記号を用い以下では説明を省略する。ＭＯＳトランジスタ５４、行選択ＭＯＳトランジスタ５３、ＭＯＳトランジスタ５６、および行選択ＭＯＳトランジスタ５５も図３と同様である。
【００７１】
ＭＯＳトランジスタ６９および７０はカレントミラー回路を形成し、ＭＯＳトランジスタ６９のドレインは電源に、ソースは行選択ＭＯＳトランジスタ５３および５５のソースへ接続されているとともに自身のゲートに接続されている。ＭＯＳトランジスタ７０のドレインは電源に、ゲートはＭＯＳトランジスタ６９のゲートに、ソースはＭＯＳトランジスタ７１のドレインに接続されている。ＭＯＳトランジスタ７１のゲートは自身のドレインと接続され、ソースはＭＯＳトランジスタ７２のドレインに接続されている。ＭＯＳトランジスタ７１のゲートは、第２の列信号線８に接続されている。ＭＯＳトランジスタ５４および５６のソースは共通に接続され、ＭＯＳトランジスタ７２のドレインに接続されている。ＭＯＳトランジスタ７２のソースは接地され、ゲートは端子７３に接続されている。端子７３にはバイアス電圧が印加される。
【００７２】
図８の第１の保持回路部２は図６で説明したものと同様の動作をするため動作の説明は省略する。図８のような構成の第１の保持回路部２を用いても、図６の画素合成動作を実現することが出来る。
【００７３】
以上のように、本変形例の固体撮像素子によれば、動画歪みを軽減しつつ高速な信号処理を実現できる。また、ノイズを低減できる。
【００７４】
（実施の形態２）
本発明の実施の形態２について述べる。
【００７５】
図９は、本実施の形態に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。図９には、図２の画素回路部１、図３の第１の保持回路部２及び図４の第１の差分回路部３の各端子に印加される制御信号が示されている。
【００７６】
図９において、図６と異なる信号は信号Ｓ２５、Ｓ２６、Ｓ２７、Ｓ４７およびＳ５０である。信号Ｓ２５は信号Ｓ２２、信号Ｓ２６は信号Ｓ２３、信号Ｓ２７は信号Ｓ２４、信号Ｓ４７は信号Ｓ４３、信号Ｓ５０は信号Ｓ４６と同じタイミングで“ＨＩＧＨ”及び“ＬＯＷ”になっている。従って、図２の画素１−１および１−２のリセットＭＯＳトランジスタ１２および１７、転送ＭＯＳトランジスタ１１および１６、行選択ＭＯＳトランジスタ１４および１９はそれぞれ同じタイミングで動作をすることになる。すなわち、行選択回路６は、複数の画素を複数行単位で選択し、選択した複数行の初期状態の電気信号および受光後状態の電気信号を第１の列信号線７に出力させる。これにより、画素１−１および１−２の初期状態の電気信号が同時に第１の列信号線７に出力され、画素１−１および１−２の受光後状態の電気信号が同時に第１の列信号線７に出力される。これは、初期状態の電気信号と受光後状態の電気信号とが列毎に２行ずつそれぞれ合成されて第１の列信号線７に出力されるということである。
【００７７】
図９の動作によると、図３の第１の保持回路部２では画素１−１および１−２の初期状態の電気信号が混合されて単位保持回路２−１の容量３２および３８の両方に保持される。また、画素１−１および１−２の受光後状態の電気信号が混合されて単位保持回路２−１の容量３５および容量４１の両方に保持される。すなわち、画素１−１および１−２の２行の合成された初期状態の電気信号が単位保持回路２−１の容量３２および３８に、画素１−１および１−２の２行の合成された受光後状態の電気信号が単位保持回路２−１の容量３５および４１に保持される。
【００７８】
時点ｔ１１から時点ｔ１３の読み出しでは単位保持回路２−１および２−２の２行を同時に選択して合成して単位保持回路２−１および２−２の信号が読み出される。このように異なる画素の同じ状態の２信号を合成して読み出すことで、ランダムなノイズは（１／√２）に減少する。
【００７９】
以上のように、本実施の形態の固体撮像素子によれば、動画歪みを軽減しつつ高速な信号処理を実現できる。また、ノイズを低減できる。
【００８０】
（実施の形態３）
本発明の実施の形態３について述べる。
【００８１】
図１０は、本実施の形態の固体撮像素子の構成を示すブロック図である。
【００８２】
図１０の固体撮像素子は、図１と同様の画素回路部１と、第１の保持回路部２と、第１の差分回路部３と、出力線４と、列選択回路５と、行選択回路６と、第１の列信号線７と、第２の列信号線８とを備える。この固体撮像素子が図１と異なるのは第１の差分回路部３と列選択回路５との間に第２の保持回路部７５、第２の差分回路部７６、第３の列信号線７７および第４の列信号線７８が設けられている点である。
【００８３】
第１の保持回路部２で保持されている初期化状態の電気信号と、受光後状態の電気信号とは第１の差分回路部３に印加され、第１の差分回路部３の出力の差分信号は第２の保持回路部７５で保持される。出力線４への差分信号の読み出しは基準信号と第２の保持回路部７５の保持信号とを第２の差分回路部７６に印加することにより行われる。
【００８４】
第２の保持回路部７５は、第１の差分回路部３の出力を保持する。第２の差分回路部７６は、第２の保持回路部７５の出力と基準信号との差分を出力する。第２の保持回路部７５は、画素の初期状態の電気信号および受光後状態の電気信号の差分の差分信号を保持可能な単位保持回路を複数含む。行選択回路６は、第２の保持回路部７５の複数の単位保持回路を順次選択し、選択した単位保持回路に保持された差分信号を第２の差分回路部７６に出力させる。
【００８５】
図１１は第２の保持回路部７５の構成を示す回路図である。なお、図１１は、第２の保持回路部７５の１列２行分の構成の詳細を示しており、具体的には１つの第１の差分回路部３に対応して設けられた図１１中の破線で示す単位保持回路３−１および３−２の構成の詳細を示している。
【００８６】
単位保持回路３−１はＭＯＳトランジスタ８１、８３および１０１と容量８２とを備える。
【００８７】
ＭＯＳトランジスタ８１のドレインは第３の列信号線７７に、ソースは容量８２の一の端子とＭＯＳトランジスタ８３のドレインとに、ゲートは端子９２に接続されている。容量８２の他の端子は接地されている。ＭＯＳトランジスタ８３のソースはＭＯＳトランジスタ８７のゲートに、ゲートは端子９３に接続されている。ＭＯＳトランジスタ１０１のドレインは基準電圧線１０３に、ゲートは端子９９に、ソースはＭＯＳトランジスタ８７のゲートに接続されている。ＭＯＳトランジスタ８７のドレインは電源に、ソースは行選択ＭＯＳトランジスタ８９のドレインに接続されている。行選択ＭＯＳトランジスタ８９のゲートは端子９４に、ソースは第４の列信号線７８に接続されている。
【００８８】
単位保持回路３−２はＭＯＳトランジスタ８４、８６および１０２と容量８５とを備える。
【００８９】
ＭＯＳトランジスタ８４のドレインは第３の列信号線７７に、ソースは容量８５の一の端子とＭＯＳトランジスタ８６のドレインとに、ゲートは端子９５に接続されている。容量８５の他の端子は接地されている。ＭＯＳトランジスタ８６のソースはＭＯＳトランジスタ８８のゲートに、ゲートは端子９６に接続されている。ＭＯＳトランジスタ１０２のドレインは基準電圧線１０３に、ゲートは端子１００に、ソースはＭＯＳトランジスタ８８のゲートに接続されている。ＭＯＳトランジスタ８８のドレインは電源に、ソースは行選択ＭＯＳトランジスタ９０のドレインに接続されている。行選択ＭＯＳトランジスタ９０のゲートは端子９７に、ソースは第４の列信号線７８に接続されている。
【００９０】
電流源９１およびＭＯＳトランジスタ８７と、電流源９１およびＭＯＳトランジスタ８８とはそれぞれ、対応する行選択ＭＯＳトランジスタ８９および９０が導通状態のときソースフォロアを形成する。基準電圧線１０３は端子９８に接続されている。
【００９１】
図１２は第２の差分回路部７６の構成を示す回路図である。なお、図１２の第２の差分回路部７６は図４の第１の差分回路部３と同様の回路構成を有する。また、図１２は、１つの第２の保持回路部７５に対応して設けられた第２の差分回路部７６の１列分の構成の詳細を示している。
【００９２】
第２の差分回路部７６は、第２の保持回路部７５の出力である第４の列信号線７８と接続されており、容量値Ｃ１１の容量１１０と、容量値Ｃ１２の容量１１１と、ＭＯＳトランジスタ１１２とを備える。容量１１０の一の端子は第４の列信号線７８に、他の端子はＭＯＳトランジスタ１１２のソースおよび容量１１１の一の端子の接続ノード（図１２中記載のＮ点）に接続されている。容量１１１の一の端子はＮ点に接続され、他の端子は接地されている。ＭＯＳトランジスタ１１２のソースはＮ点に、ドレインは端子１１４に、ゲートは端子１１３に接続されている。端子１１４にはバイアス電圧が印加されている。
【００９３】
次に、本実施の形態に係る固体撮像素子の動作について、図３、図４、図１１および図１２を参照しながら説明する。
【００９４】
図１３は、本実施の形態に係る固体撮像素子における画素混合動作の主要な信号の時間変化を示すタイミングチャートである。図１３には、図３の第１の保持回路部２、図４の第１の差分回路部３、図１１の第２の保持回路部７５、図１２の第２の差分回路部７６の各端子に印加される制御信号が示されている。
【００９５】
なお、図１３において、各制御信号は、印加される端子の符号にＳを付した名称で表わされている。従って、信号Ｓ５７は端子５７に印加され、行選択ＭＯＳトランジスタ５３のゲートに入力される信号である。信号Ｓ４４は端子４４に印加され、ＭＯＳトランジスタ３３のゲートに入力される信号である。信号Ｓ４５は端子４５に印加され、ＭＯＳトランジスタ３６のゲートに入力される信号である。信号Ｓ５８は端子５８に印加され、行選択ＭＯＳトランジスタ５５のゲートに入力される信号である。信号Ｓ４８は端子４８に印加され、ＭＯＳトランジスタ３９のゲートに入力される信号である。信号Ｓ４９は端子４９に印加され、ＭＯＳトランジスタ４２のゲートに入力される信号である。信号Ｓ６３は端子６３に印加され、ＭＯＳトランジスタ６２のゲートに入力される信号である。信号Ｓ９２は端子９２に印加され、ＭＯＳトランジスタ８１のゲートに入力される信号である。信号Ｓ９９は端子９９に印加され、ＭＯＳトランジスタ１０１のゲートに入力される信号である。信号Ｓ９４は端子９４に印加され、行選択ＭＯＳトランジスタ８９のゲートに入力される信号である。信号Ｓ９３は端子９３に印加され、ＭＯＳトランジスタ８３のゲートに入力される信号である。信号Ｓ９５は端子９５に印加され、ＭＯＳトランジスタ８４のゲートに入力される信号である。信号Ｓ１００は端子１００に印加され、ＭＯＳトランジスタ１０２のゲートに入力される信号である。信号Ｓ９７は端子９７に印加され、行選択ＭＯＳトランジスタ９０のゲートに入力される信号である。信号Ｓ９６は端子９６に印加され、ＭＯＳトランジスタ８６のゲートに入力される信号である。信号Ｓ１１３は端子１１３に印加され、ＭＯＳトランジスタ１１２のゲートに入力される信号である。
【００９６】
図１３の動作において、時点ｔ１から時点１０までは図６の動作と同じであり、以下ではその説明を省略する。時点ｔ１０までに画素回路部１からの初期化状態の電気信号が図３の単位保持回路２−１の容量３２、単位保持回路２−２の容量３８に蓄積され、受光後状態の電気信号が図３の単位保持回路２−１の容量３５、単位保持回路２−２の容量４１に蓄積される。
【００９７】
時点ｔ１１では信号Ｓ５７、信号Ｓ４４および信号Ｓ６３が“ＨＩＧＨ”になり、第１の保持回路部２の行選択ＭＯＳトランジスタ５３およびＭＯＳトランジスタ３３を導通させるため、容量３２の電圧が第２の列信号線８に伝達される。この電圧を「Ｖｒｓ１」とする。また、第１の差分回路部３のＭＯＳトランジスタ６２が導通することで図４中のＭ点は「Ｖｒｅｆ」となる。従って容量６０には「Ｖｒｓ１−Ｖｒｅｆ」が設定される。
【００９８】
時点ｔ１２では信号Ｓ５７、信号Ｓ４５および信号Ｓ９２が“ＨＩＧＨ”になり、第１の保持回路部２の行選択ＭＯＳトランジスタ５３、ＭＯＳトランジスタ３６および第２の保持回路部７５のＭＯＳトランジスタ８１を導通させるため、容量３５の電圧が第２の列信号線８に伝達される。この電圧を「Ｖｓｇ１」とする。第１の差分回路部３のＭＯＳトランジスタ６２は非導通であるから、Ｍ点の電圧変化は第２の列信号線８の電圧変化の容量６０および６１の容量分圧で表される。第２の列信号線８の電圧変化は「Ｖｒｓ１−Ｖｓｇ１」、容量分圧は「Ｃ１／（Ｃ１＋Ｃ２）」、従ってＭ点の電圧変化は「Ｃ１／（Ｃ１＋Ｃ２）＊（Ｖｒｓ１−Ｖｓｇ１）」となる。この電圧がＭＯＳトランジスタ８１を通じて容量８２に蓄積される。
【００９９】
時点ｔ１４では信号Ｓ５８、信号Ｓ４８および信号Ｓ６３が“ＨＩＧＨ”になり、第１の保持回路部２の行選択ＭＯＳトランジスタ５５およびＭＯＳトランジスタ３９を導通させるため、容量３８の電圧が第２の列信号線８に伝達される。この電圧を「Ｖｒｓ２」とする。また、第１の差分回路部３のＭＯＳトランジスタ６２が導通することで図４中のＭ点は「Ｖｒｅｆ」となる。従って容量６０には「Ｖｒｓ２−Ｖｆｅｒ」が設定される。
【０１００】
時点ｔ１５では信号Ｓ５８、信号Ｓ４９および信号Ｓ９５が“ＨＩＧＨ”になり、第１の保持回路部２の行選択ＭＯＳトランジスタ５５、ＭＯＳトランジスタ４２および第２の保持回路部７５のＭＯＳトランジスタ８４を導通させるため、容量４１の電圧が第２の列信号線８に伝達される。この電圧を「Ｖｓｇ２」とする。第１の差分回路部３のＭＯＳトランジスタ６２は非導通であるから、Ｍ点の電圧変化は第２の列信号線８の電圧変化の容量６０および６１の容量分圧で表される。第２の列信号線８の電圧変化は「Ｖｒｓ２−Ｖｓｇ２」、容量分圧は「Ｃ１／（Ｃ１＋Ｃ２）」、従ってＭ点の電圧変化は「Ｃ１／（Ｃ１＋Ｃ２）＊（Ｖｒｓ２−Ｖｓｇ２）」となる。この電圧がＭＯＳトランジスタ８４を通じて容量８５に蓄積される。
【０１０１】
以上より、時点ｔ１６までには、第２の保持回路部７５の容量８２には差分信号「Ｃ０＊（Ｖｒｓ１−Ｖｓｇ１）」が、容量８５には差分信号「Ｃ０＊（Ｖｒｓ２−Ｖｓｇ２）」が蓄積される。ただしＣ０＝Ｃ１／（Ｃ１＋Ｃ２）である。
【０１０２】
時点ｔ１７では信号Ｓ９９、信号Ｓ９４、信号Ｓ１００、信号Ｓ９７および信号Ｓ１１３が“ＨＩＧＨ”になり、第２の保持回路部７５のＭＯＳトランジスタ１０１、行選択ＭＯＳトランジスタ８９、ＭＯＳトランジスタ１０２、行選択ＭＯＳトランジスタ９０、および第２の差分回路部７６のＭＯＳトランジスタ１１２を導通させる。基準電圧線１０３の電圧（例えばＶｒｅｆＳ）がＭＯＳトランジスタ１０１、行選択ＭＯＳトランジスタ８９を通じ、また、ＭＯＳトランジスタ１０２および行選択ＭＯＳトランジスタ９０を通じて第４の列信号線７８に伝達される。ＭＯＳトランジスタ８７および８８の閾値電圧を「Ｖｔ」とするとこの電圧は「ＶｒｅｆＳ−Ｖｔ」となる。第２の差分回路部７６ではＭＯＳトランジスタ１１２が導通することで図１２中のＮ点は「Ｖｒｅｆ１」となる。従って容量１１０には「ＶｒｅｆＳ−Ｖｔ−Ｖｒｅｆ１」が設定される。
【０１０３】
時点ｔ１８では信号Ｓ９４および信号Ｓ９３が“ＨＩＧＨ”となり、行選択ＭＯＳトランジスタ８９およびＭＯＳトランジスタ８３を導通させるため、容量８２に保持された電圧「Ｃ０＊（Ｖｒｓ１−Ｖｓｇ１）」が第４の列信号線７８に伝達される。第４の列信号線７８には「Ｃ０＊（Ｖｒｓ１−Ｖｓｇ１）−Ｖｔ」の電圧値が生じる。第２の差分回路部７６のＭＯＳトランジスタ１１２は非導通であるから、Ｎ点の電圧変化は第４の列信号線７８の電圧変化の容量１１０および１１１の容量分圧で表される。第４の列信号線７８の電圧変化は「ＶｒｅｆＳ−Ｃ０＊（Ｖｒｓ１−Ｖｓｇ１）」、容量分圧は「Ｃ１１／（Ｃ１１＋Ｃ１２）」、従ってＮ点の電圧変化は「Ｖｒｆ１−Ｃ００＊（ＶｒｅｆＳ−Ｃ０＊（Ｖｒｓ１−Ｖｓｇ１））」となる。ただしＣ００＝Ｃ１１／（Ｃ１１＋Ｃ１２）である。
【０１０４】
時点ｔ１９では信号Ｓ９７および信号Ｓ９６が“ＨＩＧＨ”となり、行選択ＭＯＳトランジスタ９０およびＭＯＳトランジスタ８６を導通させるため、容量８５に保持された電圧「Ｃ０＊（Ｖｒｓ２−Ｖｓｇ２）」（Ｖ２２と呼ぶ。）が第４の列信号線７８に伝達される。第４の列信号線７８には「Ｃ０＊（Ｖｒｓ２−Ｖｓｇ２）−Ｖｔ」の電圧値が生じる。
【０１０５】
第２の差分回路部７６のＭＯＳトランジスタ１１２は非導通であるから、Ｎ点の電圧変化は第４の列信号線７８の電圧変化の容量１１０および１１１の容量分圧で表される。第４の列信号線７８の電圧変化は（Ｖｒｆ１−Ｃ００＊（ＶｒｅｆＳ−Ｃ０＊（Ｖｒｓ１−Ｖｓｇ１）−Ｃ００＊（Ｃ０＊（Ｖｒｓ２−Ｖｓｇ２）−Ｖｔ））、容量分圧は「Ｃ００」、従ってＮ点の電圧変化は「Ｃ００＊（（Ｖｒｆ１−Ｃ００＊（ＶｒｅｆＳ−Ｃ０＊（Ｖｒｓ１−Ｖｓｇ１）−Ｃ００＊（Ｃ０＊（Ｖｒｓ２−Ｖｓｇ２）−Ｖｔ））となる。このように第２の保持回路部７５で画素回路部１の初期化状態の電気信号と、受光後状態の電気信号との差分信号が保持されているため、第２の差分回路部７６では２行の信号の合成が可能となる。これにより、より精度良く画素信号の合成を行うことが可能となる。
【０１０６】
図１４は第２の差分回路部７６の他の構成例を示す回路図である。なお、図１４は、１つの第２の保持回路部７５に対応して設けられた第２の差分回路部７６の１列分の構成の詳細を示している。
【０１０７】
第２の差分回路部７６は、第２の保持回路部７５の出力である第４の列信号線７８と接続されており、容量値Ｃ１１の容量１１０と、容量値Ｃ１２の容量１１１と、ＭＯＳトランジスタ１１２とを備える。容量１１０の一の端子は第４の列信号線７８に、他の端子はＭＯＳトランジスタ１２１のソースおよび容量１１１の一の端子の接続ノード（図１４中記載のＮ点）に接続されている。容量１１１の一の端子はＮ点に接続され、他の端子は接地されている。ＭＯＳトランジスタ１１２のソースはＭＯＳトランジスタ１２１のドレインに、ドレインは端子１１４に、ゲートは端子１１３に接続されている。端子１１４にはバイアス電圧が印加されている。
【０１０８】
また、第２の差分回路部７６は、ＭＯＳトランジスタ１２１、１２２および１２４と、バッファ１２３とを備える。ＭＯＳトランジスタ１２１のドレインはＭＯＳトランジスタ１１２および１２４のソースに、ソースはＮ点に、ゲートは端子１２５に接続されている。ＭＯＳトランジスタ１２２のドレインはＮ点に、ソースはバッファ１２３の入力に、ゲートは端子１２７に接続されている。ＭＯＳトランジスタ１２４のドレインはバッファ１２３の出力に、ゲートは端子１２６に接続されている。
【０１０９】
次に、本実施の形態に係る固体撮像素子の動作について、図３、図４、図１１および図１５を参照しながら説明する。
【０１１０】
図１５は、本実施の形態に係る固体撮像素子における画素混合動作の主要な信号の時間変化を示すタイミングチャートである。図１５には、図３の第１の保持回路部２、図４の第１の差分回路部３、図１１の第２の保持回路部７５、図１４の第２の差分回路部７６の各端子に印加される制御信号が示されている。
【０１１１】
なお、図１５において、各制御信号は、印加される端子の符号にＳを付した名称で表わされている。従って、信号Ｓ５７は端子５７に印加され、行選択ＭＯＳトランジスタ５３のゲートに入力される信号である。信号Ｓ４４は端子４４に印加され、ＭＯＳトランジスタ３３のゲートに入力される信号である。信号Ｓ４５は端子４５に印加され、ＭＯＳトランジスタ３６のゲートに入力される信号である。信号Ｓ５８は端子５８に印加され、行選択ＭＯＳトランジスタ５５のゲートに入力される信号である。信号Ｓ４８は端子４８に印加され、ＭＯＳトランジスタ３９のゲートに入力される信号である。信号Ｓ４９は端子４９に印加され、ＭＯＳトランジスタ４２のゲートに入力される信号である。信号Ｓ６３は端子６３に印加され、ＭＯＳトランジスタ６２のゲートに入力される信号である。信号Ｓ９２は端子９２に印加され、ＭＯＳトランジスタ８１のゲートに入力される信号である。信号Ｓ９９は端子９９に印加され、ＭＯＳトランジスタ１０１のゲートに入力される信号である。信号Ｓ９４は端子９４に印加され、行選択ＭＯＳトランジスタ８９のゲートに入力される信号である。信号Ｓ９３は端子９３に印加され、ＭＯＳトランジスタ８３のゲートに入力される信号である。信号Ｓ９５は端子９５に印加され、ＭＯＳトランジスタ８４のゲートに入力される信号である。信号Ｓ１００は端子１００に印加され、ＭＯＳトランジスタ１０２のゲートに入力される信号である。信号Ｓ９７は端子９７に印加され、行選択ＭＯＳトランジスタ９０のゲートに入力される信号である。信号Ｓ９６は端子９６に印加され、ＭＯＳトランジスタ８６のゲートに入力される信号である。信号Ｓ１１３は端子１１３に印加され、ＭＯＳトランジスタ１１２のゲートに入力される信号である。信号Ｓ１２５は端子１２５に印加され、ＭＯＳトランジスタ１２１のゲートに入力される信号である。信号Ｓ１２６は端子１２６に印加され、ＭＯＳトランジスタ１２４のゲートに入力される信号である。信号Ｓ１２７は端子１２７に印加され、ＭＯＳトランジスタ１２２のゲートに入力される信号である。
【０１１２】
図１５の動作において、時点ｔ１から時点ｔ１６までは図１３の動作と同じであり、以下ではその説明を省略する。時点ｔ１６までに、第２の保持回路部７５の容量８２には差分信号「Ｃ０＊（Ｖｒｓ１−Ｖｓｇ１）」が、容量８５には差分信号「Ｃ０＊（Ｖｒｓ２−Ｖｓｇ２）」が蓄積される。ただしＣ０＝Ｃ１／（Ｃ１+Ｃ２）である。
【０１１３】
時点ｔ１７では信号Ｓ９９、信号Ｓ９４、信号Ｓ１１３および信号Ｓ１２５が“ＨＩＧＨ”になり、第２の保持回路部７５のＭＯＳトランジスタ１０１および行選択ＭＯＳトランジスタ８９、ならびに第２の差分回路部７６のＭＯＳトランジスタ１１２および１２１を導通させる。基準電圧線１０３の電圧（ＶｒｅｆＳとする。）がＭＯＳトランジスタ１０１および行選択ＭＯＳトランジスタ８９を通じて第４の列信号線７８に伝達される。ＭＯＳトランジスタ８７の閾値を「Ｖｔ８７」とすると、この電圧は「ＶｒｅｆＳ−Ｖｔ８７」となる。第２の差分回路部７６ではＭＯＳトランジスタ１１２および１２１が導通することで図１４中のＮ点は「Ｖｒｅｆ１」となる。従って、容量１１０には「ＶｒｅｆＳ−Ｖｔ８７−Ｖｒｅｆ１」が設定される。
【０１１４】
時点ｔ１８では信号Ｓ９４、信号Ｓ９３および信号Ｓ１２７が“ＨＩＧＨ”となり、行選択ＭＯＳトランジスタ８９およびＭＯＳトランジスタ８３を導通させるため、容量８２に保持された電圧「Ｃ０＊（Ｖｒｓ１−Ｖｓｇ１）」が第４の列信号線７８に伝達される。第４の列信号線７８には「Ｃ０＊（Ｖｒｓ１−Ｖｓｇ１）−Ｖｔ８７」の電圧が伝達される。第２の差分回路部７６のＭＯＳトランジスタ１１２は非導通であるから、Ｎ点の電圧変化は第４の列信号線７８の電圧変化の容量１１０および１１１の容量分圧で表される。第４の列信号線７８の電圧変化は「ＶｒｅｆＳ−Ｃ０＊（Ｖｒｓ１−Ｖｓｇ１）」、容量分圧は「Ｃ１１／（Ｃ１１＋Ｃ１２）」（Ｃ００と記す）であるため、Ｎ点の電圧変化は「Ｖｒｅｆ１−Ｃ００＊（ＶｒｅｆＳ−Ｃ０＊（Ｖｒｓ１−Ｖｓｇ１））」となる。この電圧がＭＯＳトランジスタ１２２を通して浮遊容量（図１４中括弧内の容量２００）に蓄積されるとともにバッファ１２３の入力に印加される。
【０１１５】
時点ｔ１９では信号Ｓ１００、信号Ｓ９７、信号Ｓ１２５および信号Ｓ１２６が“ＨＩＧＨ”となり、行選択ＭＯＳトランジスタ９０、ＭＯＳトランジスタ１０２を導通させるため、基準電圧線１０３の電圧（ＶｒｅｆＳとする。）がＭＯＳトランジスタ１０２および行選択ＭＯＳトランジスタ９０を通じて第４の列信号線７８に伝達される。ＭＯＳトランジスタ８８の閾値をＶｔ８８とするとこの電圧は「ＶｒｅｆＳ−Ｖｔ８８」となる。第２の差分回路部７６のＭＯＳトランジスタ１１２は非導通であり、ＭＯＳトランジスタ１２４は導通しているため、Ｎ点の電圧はバッファ１２３の出力の「Ｖｒｅｆ１−Ｃ００＊（ＶｒｅｆＳ−Ｃ０＊（Ｖｒｓ１−Ｖｓｇ１））」に設定される。この時点で容量１１０の第４の列信号線７８側の電圧は（ＶｒｅｆＳ−Ｖｔ８８）となる。
【０１１６】
時点ｔ２０では信号Ｓ９７および信号Ｓ９６が“ＨＩＧＨ”となり、行選択ＭＯＳトランジスタ９０およびＭＯＳトランジスタ８６を導通させるため、容量８５に保持された電圧「Ｃ０＊（Ｖｒｓ２−Ｖｓｇ２）」が第４の列信号線７８に伝達される。ＭＯＳトランジスタ８８の閾値をＶｔ８８とすると第４の列信号線７８には「Ｃ０＊（Ｖｒｓ２−Ｖｓｇ２）−Ｖｔ８８」の電圧が伝達される。第２の差分回路部７６のＭＯＳトランジスタ１１２は非導通であるから、Ｎ点の電圧変化は第４の列信号線７８の電圧変化の容量１１０および１１１の容量分圧で表される。第４の列信号線７８の電圧変化は「ＶｒｅｆＳ−Ｃ０＊（Ｖｒｓ２−Ｖｓｇ２）」、容量分圧は「Ｃ１１／（Ｃ１１＋Ｃ１２）」（Ｃ００と記す）であるため、Ｎ点の電圧変化は「Ｖｒｅｆ１−Ｃ００＊（ＶｒｅｆＳ−Ｃ０＊（Ｖｒｓ１−Ｖｓｇ１））−Ｃ００＊（ＶｒｅｆＳ−Ｃ０＊（Ｖｒｓ２−Ｖｓｇ２））」となり、「Ｖｒｅｆ１−Ｃ００＊（２ＶｒｅｆＳ―Ｃ０＊（Ｖｒｓ１＋Ｖｒｓ２−Ｖｓｇ１−Ｖｓｇ２））」となる。
【０１１７】
このように第２の保持回路部７５で画素回路部１の初期化状態の電気信号と、受光後状態の電気信号との差分信号が保持されているため、第２の差分回路部７６では２行の信号の合成が可能となる。これにより、より精度良く画素信号の合成を行うことが可能となる。
【０１１８】
図１６はバッファ１２３の構成を示す回路図である。
【０１１９】
バッファ１２３は、ＭＯＳトランジスタ１３１、１３２、１３３、１３４および１３５を備える。ＭＯＳトランジスタ１３１のドレインは電源に、ゲートは自身のソースに接続されるとともにＭＯＳトランジスタ１３３のドレインに接続される。ＭＯＳトランジスタ１３２のドレインは電源に、ゲートはＭＯＳトランジスタ１３１のゲートに、ソースはＭＯＳトランジスタ１３４のドレインに接続される。ＭＯＳトランジスタ１３３とＭＯＳトランジスタ１３４のソースは共通に接続され、ＭＯＳトランジスタ１３３のゲート１３７は入力に、ＭＯＳトランジスタ１３４のゲートは自身のドレインと接続されるともに出力になる。ＭＯＳトランジスタ１３５のドレインはＭＯＳトランジスタ１３３および１３４のソースに接続され、ソースは接地されている。ゲート１３６にはバイアス電圧が与えられる。
【０１２０】
図１７は第２の保持回路部７５の別の構成を示す回路図である。なお、図１７は、第２の保持回路部７５の１列２行分の構成の詳細を示しており、具体的には１つの第１の差分回路部３に対応して設けられた図１７中の破線で示す単位保持回路３−１および３−２の構成を示している。
【０１２１】
単位保持回路３−１はＭＯＳトランジスタ８１、８７および１０１を備える。ＭＯＳトランジスタ８１のドレインは第３の列信号線７７に、ソースはＭＯＳトランジスタ８７のゲートに、ゲートは端子９２に接続されている。ＭＯＳトランジスタ１０１のドレインは基準電圧線１０３に、ゲートは端子９９に、ソースはＭＯＳトランジスタ８７のゲートに接続されている。ＭＯＳトランジスタ８７のドレインは電源に、ソースは行選択ＭＯＳトランジスタ８９のドレインに接続されている。行選択ＭＯＳトランジスタ８９のゲートは端子９４に、ソースは第４の列信号線７８に接続されている。
【０１２２】
単位保持回路３−２はＭＯＳトランジスタ８４、８８および１０２を備える。ＭＯＳトランジスタ８４のドレインは第３の列信号線７７に、ソースはＭＯＳトランジスタ８８のゲートに、ゲートは端子９５に接続されている。ＭＯＳトランジスタ１０２のドレインは基準電圧線１０３に、ゲートは端子１００に、ソースはＭＯＳトランジスタ８８のゲートに接続されている。ＭＯＳトランジスタ８８のドレインは電源に、ソースは行選択ＭＯＳトランジスタ９０のドレインに接続されている。行選択ＭＯＳトランジスタ９０のゲートは端子９７に、ソースは第４の列信号線７８に接続されている。電流源９１およびＭＯＳトランジスタ８７と、電流源９１およびＭＯＳトランジスタ８８とはそれぞれ、対応する行選択ＭＯＳトランジスタ８９および９０が導通状態のときソースフォロアを形成する。基準電圧線１０３は端子９８に接続されている。
【０１２３】
次に、本実施の形態に係る固体撮像素子の動作について、図３、図４、図１７および図１２を参照しながら説明する。
【０１２４】
図１８は、本実施の形態に係る固体撮像素子における画素混合動作の主要な信号の時間変化を示すタイミングチャートである。図１８には、図３の第１の保持回路部２、図４の第１の差分回路部３、図１７の第２の保持回路部７５、および図１２の第２の差分回路部７６の各端子に印加される制御信号が示されている。
【０１２５】
なお、図１８において、各制御信号は、印加される端子の符号にＳを付した名称で表わされている。従って、信号Ｓ５７は端子５７に印加される行選択ＭＯＳトランジスタ５３のゲートに入力される信号である。信号Ｓ４４は端子４４に印加されるＭＯＳトランジスタ３３のゲートに入力される信号である。信号Ｓ４５は端子４５に印加されるＭＯＳトランジスタ３６のゲートに入力される信号である。信号Ｓ５８は端子５８に印加され、行選択ＭＯＳトランジスタ５５のゲートに入力される信号である。信号Ｓ４８は端子４８に印加され、ＭＯＳトランジスタ３９のゲートに入力される信号である。信号Ｓ４９は端子４９に印加され、ＭＯＳトランジスタ４２のゲートに入力される信号である。信号Ｓ６３は端子６３に印加され、ＭＯＳトランジスタ６２のゲートに入力される信号である。信号Ｓ９２は端子９２に印加され、ＭＯＳトランジスタ８１のゲートに入力される信号である。信号Ｓ９９は端子９９に印加され、ＭＯＳトランジスタ１０１のゲートに入力される信号である。信号Ｓ９４は端子９４に印加され、行選択ＭＯＳトランジスタ８９のゲートに入力される信号である。信号Ｓ９５は端子９５に印加され、ＭＯＳトランジスタ８４のゲートに入力される信号である。信号Ｓ１００は端子１００に印加され、ＭＯＳトランジスタ１０２のゲートに入力される信号である。信号Ｓ９７は端子９７に印加され、行選択ＭＯＳトランジスタ９０のゲートに入力される信号である。信号Ｓ１１３は端子１１３に印加され、ＭＯＳトランジスタ１１２のゲートに入力される信号である。
【０１２６】
図１７の動作において、時点ｔ１から時点ｔ１０までは図６の動作と同じであり、以下ではその説明を省略する。時点ｔ１０までに画素回路部１からの初期化状態の電気信号が図３の単位保持回路２−１の容量３２、単位保持回路２−２の容量３８に蓄積され、受光後状態の電気信号が図３の単位保持回路２−１の容量３５、単位保持回路２−２の容量４１に蓄積される。
【０１２７】
時点ｔ１１では信号Ｓ５７、信号Ｓ４４および信号Ｓ６３が“ＨＩＧＨ”になり、第１の保持回路部２の行選択ＭＯＳトランジスタ５３、ＭＯＳトランジスタ３３を導通させるため、容量３２の電圧が第２の列信号線８に伝達される。この電圧を「Ｖｒｓ１」とする。また、第１の差分回路部３のＭＯＳトランジスタ６２が導通することで図４中のＭ点は「Ｖｒｅｆ」となる。従って容量６０には「Ｖｒｓ１−Ｖｆｅｒ」が設定される。
【０１２８】
時点ｔ１２では信号Ｓ５７、信号Ｓ４５および信号Ｓ９２が“ＨＩＧＨ”になり、第１の保持回路部２の行選択ＭＯＳトランジスタ５３およびＭＯＳトランジスタ３６、ならびに第２の保持回路部７５のＭＯＳトランジスタ８１を導通させるため、容量３５の電圧が第２の列信号線８に伝達される。この電圧を「Ｖｓｇ１」とする。第１の差分回路部３のＭＯＳトランジスタ６２は非導通であるから、Ｍ点の電圧変化は第２の列信号線８の電圧変化の容量６０および６１の容量分圧で表される。第２の列信号線８の電圧変化は「Ｖｒｓ１−Ｖｓｇ１」、容量分圧は「Ｃ１／（Ｃ１＋Ｃ２）」であるため、Ｍ点の電圧変化は「Ｃ１／（Ｃ１＋Ｃ２）＊（Ｖｒｓ１−Ｖｓｇ１）」となる。この電圧がＭＯＳトランジスタ８１を通じてＭＯＳトランジスタ８７のゲートに蓄積される。
【０１２９】
時点ｔ１４では信号Ｓ５８、信号Ｓ４８および信号Ｓ６３が“ＨＩＧＨ”になり、第１の保持回路部２の行選択ＭＯＳトランジスタ５５およびＭＯＳトランジスタ３９を導通させるため、容量３８の電圧が第２の列信号線８に伝達される。この電圧を「Ｖｒｓ２」とする。また、第１の差分回路部３のＭＯＳトランジスタ６２が導通することで図４中のＭ点は「Ｖｒｅｆ」となる。従って容量６０には「Ｖｒｓ２−Ｖｆｅｒ」が設定される。
【０１３０】
時点ｔ１５では信号Ｓ５８、信号Ｓ４９および信号Ｓ９５が“ＨＩＧＨ”になり、第１の保持回路部２の行選択ＭＯＳトランジスタ５５およびＭＯＳトランジスタ４２、ならびに第２の保持回路部７５のＭＯＳトランジスタ８４を導通させるため、容量４１の電圧が第２の列信号線８に伝達される。この電圧を「Ｖｓｇ２」とする。第１の差分回路部３のＭＯＳトランジスタ６２は非導通であるから、Ｍ点の電圧変化は第２の列信号線８の電圧変化の容量６０および６１の容量分圧で表される。第２の列信号線８の電圧変化は「Ｖｒｓ２−Ｖｓｇ２」、容量分圧は「Ｃ１／（Ｃ１＋Ｃ２）」であるため、Ｍ点の電圧変化は「Ｃ１／（Ｃ１＋Ｃ２）＊（Ｖｒｓ２−Ｖｓｇ２）」となる。この電圧がＭＯＳトランジスタ８４を通じてＭＯＳトランジスタ８８のゲートに蓄積される。すなわち時点ｔ１６までに、第２の保持回路部７５のＭＯＳトランジスタ８７のゲートには差分信号「Ｃ０＊（Ｖｒｓ１−Ｖｓｇ１）」が、ＭＯＳトランジスタ８８のゲートには差分信号「Ｃ０＊（Ｖｒｓ２−Ｖｓｇ２）」が蓄積される。ただしＣ０＝Ｃ１／（Ｃ１＋Ｃ２）である。
【０１３１】
時点ｔ１７では信号Ｓ９４、信号Ｓ９７および信号Ｓ１１３が“ＨＩＧＨ”になり、第２の保持回路部７５の行選択ＭＯＳトランジスタ８９および９０、ならびに第２の差分回路部７６のＭＯＳトランジスタ１１２が導通する。ＭＯＳトランジスタ８７のゲートに保持された差分信号「Ｃ０＊（Ｖｒｓ１−Ｖｓｇ１）−Ｖｔ（ＶｔはＭＯＳトランジスタ８７の閾値）」が行選択ＭＯＳトランジスタ８９を通じて第４の列信号線７８に、また、ＭＯＳトランジスタ８８のゲートに保持された差分信号「Ｃ０＊（Ｖｒｓ２−Ｖｓｇ２−Ｖｔ（ＶｔはＭＯＳトランジスタ８８の閾値））」が行選択ＭＯＳトランジスタ９０を通じて第４の列信号線７８に導かれる。実施の形態１で説明したように２行（２つの単位保持回路）を同時に選択することで信号が合成される。第４の列信号線７８の生じた合成信号値を「ＶＣ」とする。第２の差分回路部７６ではＭＯＳトランジスタ１１２が導通することで図１２中のＮ点は「Ｖｒｅｆ１」となる。従って容量１１０には「ＶＣ−Ｖｒｅｆ１」が設定される。
【０１３２】
時点ｔ１８では信号Ｓ９９、信号９４、信号Ｓ１００および信号Ｓ９７が“ＨＩＧＨ”となり、ＭＯＳトランジスタ１０１および１０２、ならびに行選択ＭＯＳトランジスタ８９および９０を導通させるため、基準電圧線１０３の電圧（Ｖｒｅｆ）がＭＯＳトランジスタ１０１および８７ならびに行選択ＭＯＳトランジスタ８９の経路とＭＯＳトランジスタ１０２および８８ならびに行選択ＭＯＳトランジスタ９０の経路とで第４の列信号線７８に伝わる。この電圧値はＶｒｅｆ−Ｖｔとなる。その後、上述したように、これらの２信号は第２の差分回路部７６で差分される（差分動作は省略する）。
【０１３３】
以上のように、容量を用いた保持回路の代わりにＭＯＳトランジスタのゲートで信号を保持することでも、同様の動作が可能である。
【０１３４】
以上のように、本実施の形態の固体撮像素子によれば、動画歪みを軽減しつつ高速な信号処理を実現できる。また、ノイズを低減できる。
【０１３５】
（実施の形態４）
本発明の実施の形態４について述べる。
【０１３６】
図１９Ａは、本実施の形態のカメラの概略構成を示す図である。なお、図１９Ａにおける、矢印は、各種信号の送信方向である。
【０１３７】
図１９Ａのカメラは、固体撮像装置４００、レンズ４１０、メカニカルシャッター、ＤＳＰ（デジタル信号処理回路）４２０、画像表示デバイス４３０および画像メモリ４４０から構成される。なお、メカニカルシャッターには、レンズシャッターあるいはフォーカルプレーンシャッターを用いる。さらに、フォーカルプレーンシャッターの場合は、２つの幕である先幕と後幕から構成される。また、この図における、直線矢印は、各種信号の送信方向である。
【０１３８】
このカメラでは、レンズ４１０を介して外部から光が入射し、入射した光は固体撮像装置４００により出力信号に変換されて出力線４および出力Ｉ／Ｆ４２８から出力される。そして、出力された出力信号はＤＳＰ４２０により処理されて映像信号として画像メモリ４４０に出力されて記録され、また画像表示デバイス４３０に出力されて画像表示される。
【０１３９】
ＤＳＰ４２０は、固体撮像装置４００の出力信号に対してノイズ除去等の処理を行って映像信号を生成する画像処理回路４２１と、固体撮像装置４００における画素の走査タイミング及びゲインの制御を行うカメラシステム制御部４２２とから構成される。ＤＳＰ４２０は、例えば固体撮像装置４００の画素内で共有される画素間での特性差に関する補正を行う。
【０１４０】
通信・タイミング制御部（タイミングジェネレータ）４５０は、外部端子を介して入力されたマスタークロックＣＬＫ０およびデータＤＡＴＡを受け取り、種々の内部クロックを生成し列選択回路５、行選択回路６、第１の差分回路部３、及び出力Ｉ／Ｆ４２８などを制御する。
【０１４１】
なお、本実施の形態において、第１の保持回路部２と出力Ｉ／Ｆ４２８とのあいだに、アナログ／デジタル信号処理部（ＡＤ変換部）が備えられも良い。
【０１４２】
以上、本発明の固体撮像素子及びカメラについて、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
【０１４３】
例えば、上記実施の形態において、画素から読み出された電気信号は第１の保持回路部２の容量に保持されるとした。しかし、図１９Ｂに示されるように、図３の構成に対して、第１の保持回路部２の容量３２及び３５の代わりにトランジスタ３３２及び３３５を設け、そのゲート部に第１の列信号線７を接続して画素から読み出された電気信号を保持させてもよい。この場合、第１の保持回路部２に保持された信号が読み出されてもトランジスタ３３２及び３３５のゲート部の信号（電荷）は保持されており消滅などの変化はない。従って、何度も読み出しが可能な非破壊読み出しが実現できる。例えば、上記のランダムアクセスにより矩形領域の読み出しを行った場合に、少し位置をずらした矩形領域の再読み出し等を行うことができる。
【０１４４】
この場合、種々の動作を行うことが可能である。以下では、（１）メカニカルシャッター併用モード、（２）メモリスルーモード、（３）複数フレーム保持モード、について説明する。
【０１４５】
まず、（１）メカニカルシャッター併用モードについて説明する。図１９Ｃは、２行分の単位保持回路２−１及び２−２を設けた第１の保持回路部２の構成を示す図である。図１９Ｃの構成は、１行分の単位保持回路（図１９Ｂ）を２個配置したものである。この構成では、図３の構成に対して、単位保持回路２−１の容量３２及び３５の代わりに保持トランジスタ３３２及び３３５、単位保持回路２−２の容量３８及び４１の代わりに保持トランジスタ３３８及び３４１が設けられている。単位保持回路２−１及び２−２は、第１の列信号線７および第２の列信号線８に接続されている。保持トランジスタ３３２は、ＭＯＳトランジスタ３３と電流源５２とでソースフォロアを形成する。また、保持トランジスタ３３５は、ＭＯＳトランジスタ３６と電流源５２とでソースフォロアを形成する。また、保持トランジスタ３３８は、ＭＯＳトランジスタ３９と電流源５２とでソースフォロアを形成する。また、保持トランジスタ３４１は、ＭＯＳトランジスタ４２と電流源５２とでソースフォロアを形成する。単位保持回路２−１及び２−２は、保持トランジスタ３３２、３３５、３３８及び３４１のゲート容量に第１の列信号線７から入力された信号出力を保持し、出力する。従って、単位保持回路２−１及び２−２は、保持容量としての役割と、アンプ（増幅用のトランジスタ）としての役割の双方を担っている。
【０１４６】
図１９Ｄは、図１９Ｃの構成を持つ固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。
【０１４７】
図１９Ｄには、行選択回路６から図２及び図１９Ｃの各端子２２、２３、２４、２５、２６、２７、４３、４５、４７及び４９に印加される制御信号が示されている。制御信号は、印加される端子の符号にＳを付した名称で表わされている。
【０１４８】
図１９Ｄの動作では、異なる行の画素を初期（リセット）状態にする信号に重なりを有し、また異なる行の画素でＦＤに電荷を転送する信号に重なりを有する。
【０１４９】
期間ｔ１００から期間ｔ１０３で画素１−１を初期化するための信号Ｓ２２が“ＨＩＧＨ”となり、画素１−１の初期化信号は期間ｔ１０２から期間ｔ１０３の間に行選択ＭＯＳトランジスタ１４及びＭＯＳトランジスタ３１を介して保持トランジスタ３３２のゲート部に保持される。期間ｔ１０１から期間ｔ１０６で画素１−２を初期化するための信号Ｓ２５が“ＨＩＧＨ”となり、画素１−２の初期化信号は期間ｔ１０４から期間ｔ１０６の間に行選択ＭＯＳトランジスタ１９及びＭＯＳトランジスタ３７を介して保持トランジスタ３３８のゲート部に保持される。また、期間ｔ１０５から期間ｔ１１０で画素１−１の電荷をＦＤに転送するための信号Ｓ２３が“ＨＩＧＨ”となり、画素１−１のＦＤの信号は期間ｔ１０９から期間ｔ１１０の間に行選択ＭＯＳトランジスタ１４及びＭＯＳトランジスタ３６を介して保持トランジスタ３３５のゲート部に保持される。期間ｔ１０８から期間ｔ１１２で画素１−２の電荷をＦＤに転送するための信号Ｓ２６が“ＨＩＧＨ”となり、画素１−２のＦＤの信号は期間ｔ１１１から期間ｔ１１２の間に行選択ＭＯＳトランジスタ１９及びＭＯＳトランジスタ４０を介して保持トランジスタ３４１のゲート部に保持される。このように各画素を初期（リセット）状態にする信号と、各画素のＦＤに電荷を転送する信号とで重なりを有する駆動を行うと画素信号を第１の保持回路部２に高速に転送することが可能になる。
【０１５０】
たとえば、画素行数が４０００行選択、１行分の初期化信号とＦＤの信号の転送を１マイクロ秒で行うと全行の画素信号を第１の保持回路部２に転送する時間は４ミリ秒となる。
【０１５１】
カメラの場合、メカニカルシャッターが閉じると同時に画素信号を第１の保持回路部２に４ミリ秒で転送して第１の保持回路部２に１フレーム（例えば全画素）の画素信号を保持した状態で「メモリスルーモード」に移ればモニター画像（例えば間引き又は混合による縮小画像）が、メカニカルシャッターが閉じた後４ミリ秒後に得ることができる。例えば、メカニカルシャッターが後幕シャッターである場合、電子シャッターによる露光開始と後幕シャッターによる露光終了とを同期させる制御等により実現できる。
【０１５２】
すなわち、一般的には、後幕によるシャッター動作、すなわち、後幕が閉じた後、１フレーム期間後にしかモニター画像が得られない。これに対して、メカニカルシャッター併用モードでは、高速にモニター画像を得ることができ、モニター画像のリアルタイム性を向上させることができる。
【０１５３】
次に、（２）メモリスルーモードについて説明する。図１９Ｃの構成において、単位保持回路２−１及び２−２に保持されている信号の出力が終了した後、第１の保持回路部２の１行分、たとえば単位保持回路２−１のＭＯＳトランジスタ３１及び３３を常に導通状態にすると、この導通状態とする以前のＮフレーム目の画素信号情報は第１の保持回路部２に保持した状態で（Ｎ＋１）フレーム目の画素信号情報を第１の保持回路部２に保持させずにそのまま出力させることができる。すなわち、画素信号情報を第１の保持回路部２に保持させながら、次の画素信号情報を読み出すことができる。このような動作を行うモードを「メモリスルーモード」と呼ぶ。
【０１５４】
このような「メモリスルーモード」は、図１９Ｂの構成を図１９Ｅのように変形することでも可能である。すなわち、図１９Ｅに示すように、ＭＯＳトランジスタ３４５を第１の列信号線７と第２の列信号線８との間に接続（挿入）し、ＭＯＳトランジスタ３４５のゲートと接続された端子３４４にＭＯＳトランジスタ３４５を導通させる“ＨＩＧＨ”の信号を印加して、ＭＯＳトランジスタ３４５を導通させることでも上記動作が可能である。カメラの要求特性、撮像モードによっては、第１の保持回路部２に信号を保持することに起因する雑音、暗電流の画質劣化が問題となる場合がある。このような場合は、「メモリスルーモード」を利用し、画素信号情報を第１の保持回路部２に保持しながら次の画素信号情報を読み出ことにより、低雑音及び低暗電流を実現することが出来る。
【０１５５】
次に、（３）複数フレーム保持モードについて説明する。上記実施の形態において、第１の保持回路部２では画素回路部１の画素数に対応する数の単位保持回路を設けているが、単位保持回路を画素数に対応する数以上にも配置できる。
【０１５６】
たとえば、単位保持回路の数を画素数に対応する数の２倍にすると、第１の保持回路部２に２フレーム分の画素信号情報を保持させることができる。従って、たとえば、第１の保持回路部２に、暗時の画素信号情報を１フレーム分保持させ、さらに明時の画素信号情報を１フレーム分保持させると暗時の画素信号情報と明時の画素信号情報との差分を求めることで画素回路部１のシェーディングの補正ができる。このように単位保持回路の数を画素数に対応する数以上にも配置することで画素信号情報の補正や処理が可能である。
【０１５７】
また、単位保持回路を画素回路部１の画素数に対応する数だけしか設けない場合でも、画素間引きを行うことで、少ない画素数の複数のフレームを第１の保持回路部２に保持させることができる。たとえば、水平２画素間引き、垂直２画素間引きを行うと１／４画素数の４フレーム分を第１の保持回路部２に保持させることができる。また、水平３画素間引き、垂直３画素間引きを行うと１／９画素数の９フレーム分を第１の保持回路部２に保持させることができる。例えば、露光期間の異なり、かつ時間的に連続する複数フレームを第１の保持回路部２に保持させ、固体撮像装置外部で当該複数フレームを１フレームに合成すれば、ダイナミックレンジを向上させた画像を得ることができる。
【０１５８】
なお、上記の（１）〜（３）の動作モードを組み合わせて動作させてもよい。これにより、従来では固体撮像装置の外部でしかできなかった動作を固体撮像装置内部の動作モードにより実現する点で高速化が容易である。
【産業上の利用可能性】
【０１５９】
本発明は、固体撮像素子に有用であり、特に動画撮影機能を持つデジタルカメラ等に有用である。
【符号の説明】
【０１６０】
１    画素回路部
１−１、１−２    画素
２    第１の保持回路部
２−１、２−２、３−１、３−２    単位保持回路
３    第１の差分回路部
４    出力線
５    列選択回路
６    行選択回路
７    第１の列信号線
８    第２の列信号線
１０、１５    フォトダイオード
１１、１６    転送ＭＯＳトランジスタ
１２、１７    リセットＭＯＳトランジスタ
１３、１８    出力ＭＯＳトランジスタ
１４、１９、５３、５５、８９、９０    行選択ＭＯＳトランジスタ
２０    電流源
２２、２３、２４、２５、２６、２７、４３、４４、４５、４６、４７、４８、４９、５０、５７、５８、６３、６４、７３、９２、９３、９４、９５、９６、９７、９８、９９、１００、１１３、１１４、１２５、１２６、１２７、３４４    端子
３１、３３、３４、３６、３７、３９、４０、４２、５４、５６、６２、６９、７０、７１、７２、８１、８３、８４、８６、８７、８８、１０１、１０２、１１２、１２１、１２２、１２４、１３１、１３２、１３３、１３４、１３５、３４５    ＭＯＳトランジスタ
３２、３５、３８、４１、６０、６１、８２、８５、１１０、１１１、２００    容量
５２、９１    電流源
６６、６７    入力
６８    出力
７５    第２の保持回路部
７６    第２の差分回路部
７７    第３の列信号線
７８    第４の列信号線
１０３    基準電圧線
１２３    バッファ
１３６、１３７    ゲート
２０７、２０８    コンデンサ
２０９    スイッチ
２１０    出力線
３３２、３３５、３３８、３４１    保持トランジスタ
４００    固体撮像装置
４１０    レンズ
４２０    ＤＳＰ
４２１    画像処理回路
４２２    カメラシステム制御部
４２８    出力Ｉ／Ｆ
４３０    画像表示デバイス
４４０    画像メモリ
４５０    通信・タイミング制御部
【図１】
2012020520.tif 000003
【図２】
2012020520.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012020520.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2012020520.tif 000020
【図１９Ａ】
2012020520.tif 000021
【図１９Ｂ】
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【図１９Ｃ】
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【図１９Ｄ】
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【図１９Ｅ】
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【図２０】
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【国際調査報告】
2012020520.tif 000027
2012020520.tif 000028
2012020520.tif 000029
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