(57)【要約】  第１スイッチＳＷ１は、その第１端子Ｐ１が交流試験ユニット３０と接続され、その第２端子Ｐ２がＩ／Ｏ端子Ｐｉｏおよび直流試験ユニット４０と接続される。第１スイッチＳＷ１は、第１端子Ｐ１と第２端子Ｐ２の間の導通、遮断状態が切りかえ可能に構成される。バイパスキャパシタＣ１は、第１端子Ｐ１と第２端子Ｐ２間に設けられ、第１スイッチＳＷ１によって遮断される周波数成分をバイパスする。
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【特許請求の範囲】
【請求項１】
被試験デバイスと接続されるべき入出力端子と、
その第１端子が前記被試験デバイスの交流試験を行う交流試験ユニットと接続され、その第２端子が前記入出力端子および前記被試験デバイスの直流試験を行う直流試験ユニットと接続され、前記第１端子と前記第２端子の間の導通、遮断状態が切りかえ可能に構成された光半導体スイッチと、
前記光半導体スイッチの外部において前記第１端子と前記第２端子の間に設けられるバイパスキャパシタと、
を備えることを特徴とするピンカード。
【請求項２】
直流試験を行う際には、光半導体スイッチを遮断状態とするとともに前記交流試験ユニットをサイレントな状態に制御することを特徴とする請求項１に記載のピンカード。
【請求項３】
前記バイパスキャパシタの容量値は、２ｐＦ〜１０μＦの範囲であることを特徴とする請求項１または２に記載のピンカード。
【請求項４】
前記光半導体スイッチの前記第１端子と前記バイパスキャパシタの一端の間に設けられた第１インダクタと、
前記光半導体スイッチの前記第２端子と前記バイパスキャパシタの他端の間に設けられた第２インダクタと、
をさらに備えることを特徴とする請求項１または２に記載のピンカード。
【請求項５】
前記第１インダクタと並列に設けられた第１抵抗と、
前記第２インダクタと並列に設けられた第２抵抗と、
をさらに備えることを特徴とする請求項４に記載のピンカード。
【請求項６】
前記バイパスキャパシタの容量値は、１ｐＦ〜１０μＦの範囲であることを特徴とする請求項４または５に記載のピンカード。
【請求項７】
前記バイパスキャパシタと直列に設けられたプリエンファシス用抵抗をさらに備えることを特徴とする請求項１から６のいずれかに記載のピンカード。
【請求項８】
前記バイパスキャパシタと並列な経路に直列に設けられた、プリエンファシス用抵抗およびキャパシタをさらに備えることを特徴とする請求項１から７のいずれかに記載のピンカード。
【請求項９】
前記バイパスキャパシタは、前記光半導体スイッチが実装される基板上または基板内にパターンを用いて形成されることを特徴とする請求項１から８のいずれかに記載のピンカード。
【請求項１０】
請求項１から９のいずれかに記載のピンカードを備えることを特徴とする試験装置。
【請求項１１】
被試験デバイスと接続されるべき入出力端子と、
前記被試験デバイスの交流試験を行う交流試験ユニットと、
前記被試験デバイスの直流試験を行う直流試験ユニットと、
その第１端子が前記交流試験ユニットと接続され、その第２端子が前記入出力端子と接続され、前記第１端子と前記第２端子の間の導通、遮断状態が切りかえ可能に構成された光半導体スイッチと、
前記光半導体スイッチの外部において前記第１端子と前記第２端子の間に設けられるバイパスキャパシタと、
を備えることを特徴とする試験装置。
【請求項１２】
直流試験を行う際には、光半導体スイッチを遮断状態とするとともに前記交流試験ユニットをサイレントな状態に制御することを特徴とする請求項１１に記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ピンカードに関する。
【背景技術】
【０００２】
半導体デバイスが正常に動作するかを試験し、あるいはその不良箇所を特定するために、半導体試験装置（以下、単に試験装置という）が利用される。一般的に試験装置は、ＡＣ試験とＤＣ試験を行う。【０００３】
ＡＣ試験では、パターン発生器、タイミング発生器によりテストパターンを発生し、それをドライバによって被試験デバイス（ＤＵＴ）に対して供給する。パターン信号を受けたＤＵＴは、所定の信号処理を行い試験装置に対して出力する。試験装置は、タイミングコンパレータによってＤＵＴからの信号レベルを判定し、判定結果を期待値と比較することによってＤＵＴの機能の良否を判定する。
ＤＣ試験では、直流試験ユニットによって直流電圧（ＤＣ電圧）または電流信号をＤＵＴに供給し、ＤＵＴの入出力インピーダンス、漏電電流をはじめとするＤＣ特性を試験する。【０００４】
ドライバ、タイミングコンパレータおよびＤＣ試験を行うＰＭＵは、ピンカード（ピンエレクトロニクスカード）、デジタルモジュールあるいはインタフェースカードと称されるボード上に設けられ、試験装置の本体と切り離し可能に構成される場合が多い。【０００５】
図１は、一般的なピンカードの構成を示す図である。図１には、１つのデバイスピンに対応する１チャンネルのみが示されるが、実際には数百〜数千チャンネルが並列的に設けられる。【０００６】
ピンカード２００のＩ／Ｏ端子Ｐｉｏは、ＤＵＴ１の対応するデバイスピンとケーブルおよび図示しないデバイスチャックを介して接続される。ピンカード２００は、ドライバＤＲ、タイミングコンパレータＴＣＰ、直流試験ユニットＰＭＵに加えて、２つのスイッチ（リレー）ＳＷ１、ＳＷ２を備える。スイッチＳＷ１、ＳＷ２は、ＡＣ試験とＤＣ試験を切りかえるために利用される。【０００７】
ＡＣ試験時にはスイッチＳＷ１がオン、スイッチＳＷ２がオフされる。このときドライバＤＲおよびタイミングコンパレータＴＣＰがＤＵＴ１と接続され、直流試験ユニットＰＭＵがＤＵＴ１から切り離される。
反対にＤＣ試験時にはスイッチＳＷ１がオフ、スイッチＳＷ２がオンされる。このときドライバＤＲおよびタイミングコンパレータＴＣＰがＤＵＴ１と切り離され、直流試験ユニットＰＭＵがＤＵＴ１と接続される。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
テストパターンの周波数が数Ｇｂｐｓを超えると、スイッチＳＷ１には数ＧＨｚを超える高周波信号が伝搬することになる。この場合、スイッチＳＷ１としては、高周波信号を伝搬可能な化合物半導体スイッチやＭＥＭＳ（Micro Electro Mechanical Systems）スイッチを用いる必要がある。【０００９】
ところが、化合物半導体スイッチはＤＣ耐圧が０．１Ｖ程度と非常に低く、テストパターンに直流成分が含まれる場合には利用することができない。またＭＥＭＳスイッチは高速性やＤＣ耐圧は要求を満足するが、コストが高いという問題がある。具体的にはＭＥＭＳスイッチの値段は、それ以外のスイッチの１００倍近い。上述したように量産用の試験装置は、数百〜数千チャンネルを備えるため、ＭＥＭＳスイッチを用いると試験装置のコストに与えるインパクトが大きくなる。【００１０】
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、安価なスイッチを利用したピンカードの提供にある。
【課題を解決するための手段】
【００１１】
本発明のある態様はピンカードに関する。このピンカードは、被試験デバイスと接続されるべき入出力端子と、その第１端子が被試験デバイスの交流試験を行う交流試験ユニットと接続され、その第２端子が入出力端子および被試験デバイスの直流試験を行う直流試験ユニットと接続され、第１端子と第２端子の間の導通、遮断状態が切りかえ可能に構成された光半導体スイッチと、光半導体スイッチの外部において第１端子と第２端子の間に設けられるバイパスキャパシタと、を備える。【００１２】
交流試験を行う際には光半導体スイッチを導通状態に制御する。被試験デバイスに供給すべきテストパターン（あるいは被試験デバイスからの測定信号）の低周波成分を光半導体スイッチの内部を介して、その高周波成分をバイパスキャパシタを介して伝送させる。この態様によれば、安価な光半導体スイッチを用いて、広帯域を有する、すなわち高速信号を伝送可能なピンカードを構成できる。【００１３】
直流試験を行う際には、光半導体スイッチを遮断状態とするとともに交流試験ユニットをサイレントな状態に制御してもよい。【００１４】
ある態様のピンカードは、光半導体スイッチの第１端子とバイパスキャパシタの一端の間に設けられた第１インダクタと、光半導体スイッチの第２端子とバイパスキャパシタの他端の間に設けられた第２インダクタと、をさらに備えてもよい。つまりバイパスキャパシタは、光半導体スイッチ、第１、第２インダクタに対して並列に設けられてもよい。
第１インダクタ、第２インダクタを設けることにより、第１スイッチＳＷ１を含むインピーダンスが高くなるため、第１スイッチＳＷ１側には非常に低い周波数のみが通過し、それ以外の周波数はバイパスキャパシタ側を通過することになる。したがって第１スイッチを含む経路とバイパスキャパシタを含む経路のクロスオーバー周波数を低下させることができるため、設計の難易度を下げることができる。なお、インダクタは、フェライトビーズインダクタも含む。【００１５】
ある態様のピンカードは、第１インダクタと並列に設けられた第１抵抗と、第２インダクタと並列に設けられた第２抵抗と、をさらに備えてもよい。【００１６】
ある態様のピンカードは、バイパスキャパシタと直列に設けられた高域強調用抵抗をさらに備えてもよい。【００１７】
バイパスキャパシタは、光半導体スイッチが実装される基板上または基板内にパターンを用いて形成されてもよい。【００１８】
本発明の別の態様は、試験装置である。この装置は、上述のいずれかの態様のピンカードを備える。【００１９】
本発明のさらに別の態様もまた、試験装置である。この装置は、被試験デバイスと接続されるべき入出力端子と、被試験デバイスの交流試験を行う交流試験ユニットと、被試験デバイスの直流試験を行う直流試験ユニットと、その第１端子が交流試験ユニットと接続され、その第２端子が入出力端子と接続され、第１端子と第２端子の間の導通、遮断状態が切りかえ可能に構成された光半導体スイッチと、光半導体スイッチの外部において第１端子と第２端子の間に設けられるバイパスキャパシタと、を備える。【００２０】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２１】
本発明のある態様によれば、安価なスイッチを利用したピンカードを提供できる。
【図面の簡単な説明】
【００２２】
【図１】一般的なピンカードの構成を示す図である。
【図２】実施の形態に係るピンカードを備えた試験装置の構成を示すブロック図である。
【図３】変形例に係るピンカードの構成を示すブロック図である。
【図４】図３のピンカードのクロスオーバー周波数を示す図である。
【図５】図３のピンカードの通過特性を示す図である。
【図６】別の変形例に係るピンカードの構成を示すブロック図である。
【図７】さらに別の変形例に係るピンカードの構成を示すブロック図である。
【発明を実施するための形態】
【００２３】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２４】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２５】
図２は、実施の形態に係るピンカード１００を備えた試験装置２の構成を示すブロック図である。試験装置２は、ＤＵＴ１に対して、ＡＣ試験およびＤＣ試験を行う。
【００２６】
試験装置２は、ＤＵＴ１に対するフロントエンドとしてピンカード１００を備えている。ピンカード１００は、試験装置２の汎用性やメンテナンス性、設計性などを考慮して、試験装置２の本体（不図示）に対して着脱可能となっている。ピンカード１００のＩ／Ｏ端子Ｐｉｏは、デバイスチャック（不図示）および伝送ケーブル（不図示）を介してＤＵＴ１のデバイスピンと接続される。図２には１チャンネルの構成のみが示されるが、量産対応の試験装置には、同様の構成が数百〜数千チャンネル分設けられる。
【００２７】
ＡＣ試験では、ドライバＤＲが発生したパターン信号をＤＵＴ１に送出し、ＤＵＴ１から読み出した信号をタイミングコンパレータＴＣＰにてレベル判定する。判定されたレベルが期待値と比較され、その結果に応じてＤＵＴ１の良否や不良箇所が特定される。ドライバＤＲ、タイミングコンパレータＴＣＰを含む機能ブロックを交流試験ユニット３０と称する。
【００２８】
ＤＣ試験では、直流試験ユニット（パラメトリック試験ユニット）４０によって直流電圧（ＤＣ電圧）または電流信号をＤＵＴ１に供給し、ＤＵＴの入出力インピーダンス、漏電電流をはじめとするＤＣ特性を試験する。
【００２９】
ピンカード１００は、主として交流試験ユニット３０、直流試験ユニット４０、第１スイッチＳＷ１、第２スイッチＳＷ２およびバイパスキャパシタＣ１を備える。
【００３０】
第１スイッチＳＷ１および第２スイッチＳＷ２は、ＡＣ試験とＤＣ試験を切りかえるために設けられる。ＡＣ試験時には、第１スイッチＳＷ１がオン、第２スイッチＳＷ２がオフとされる。ＤＣ試験時には、第２スイッチＳＷ２がオン、第１スイッチＳＷ１がオフとされる。
【００３１】
近年の高速なデバイスに対し、試験装置２はＤＵＴ１に対して数Ｇｂｐｓを超えるテストパターンを供給する必要がある。このテストパターンは第１スイッチＳＷ１を通過するため、第１スイッチＳＷ１には、直流成分から数ＧＨｚにおよび高帯域の信号が伝搬可能な周波数特性が要求される。第１スイッチＳＷ１の帯域が狭ければ、テストパターンが歪むため、所望の試験が実行できなくなるからである。なお、第２スイッチＳＷ２には直流信号のみが伝搬するため、もとより高周波特性は要求されない。
【００３２】
以上がピンカード１００の構成および機能の概略である。続いて、ピンカード１００の具体的な構成を説明する。
【００３３】
第１スイッチＳＷ１は光半導体スイッチであり、Ｉ／Ｏ端子Ｐｉｏと交流試験ユニット３０の間に設けられる。具体的には第１スイッチＳＷ１の第１端子は、交流試験ユニット３０と接続され、その第２端子がＩ／Ｏ端子Ｐｉｏと接続される。Ｉ／Ｏ端子Ｐｉｏおよび第１スイッチＳＷ１の第２端子は、第２スイッチＳＷ２を介して直流試験ユニット４０と接続される。
【００３４】
第１スイッチＳＷ１は、第１端子と第２端子の間の導通、遮断状態が切りかえ可能に構成される。第１スイッチＳＷ１は、それ単体でおおよそ１ＧＨｚ以下の信号を通過させることができる。
【００３５】
バイパスキャパシタＣ１は、第１スイッチＳＷ１の外部において、第１端子Ｐ１と第２端子Ｐ２の間に設けられる。バイパスキャパシタＣ１の容量値は、第１スイッチＳＷ１のカットオフ周波数より高い周波数成分が通過するように決定され、たとえば２ｐＦ〜１０μＦの範囲が好ましい。おおよそ５ｐＦ以上のバイパスキャパシタＣ１を用いると、５００ＭＨｚ以上の信号を通過させることができる。それより高い容量値のバイパスキャパシタＣ１を用いると、さらに低い周波数をも通過させることができる。帯域が狭くてよい場合は、２ｐＦ程度であれば足りる。
【００３６】
バイパスキャパシタＣ１は、チップ部品として設けられてもよいし、第１スイッチＳＷ１が実装される基板上または基板内に、パターンを用いて形成されてもよい。
【００３７】
以上がピンカード１００の構成である。続いてその動作を説明する。
ＤＣ試験を行う際には、第２スイッチＳＷ２がオン、第１スイッチＳＷ１がオフされる。また交流試験ユニット３０は、バイパスキャパシタＣ１を通過しうる信号を発生させないように制御される（サイレント状態）。具体的にはドライバＤＲをディスイネーブル状態とし、所定の一定レベルの電圧を出力させるか、もしくはその出力をハイインピーダンスとすればよい。
【００３８】
その結果、直流試験ユニット４０が第２スイッチＳＷ２を介してＤＵＴ１と接続され、ＤＵＴ１のＤＣ特性が測定される。このとき、交流試験ユニット３０とＩ／Ｏ端子Ｐｉｏの間は、直流的に遮断される。交流試験ユニット３０からは交流信号（高周波信号）が発生されないため、交流信号が直流試験ユニット４０に混入することもない。
【００３９】
一方、ＡＣ試験を行う際には、第１スイッチＳＷ１がオン、第２スイッチＳＷ２がオフされる。ドライバＤＲから送出された信号のうち、高周波成分、たとえば５００ＭＨｚ以上の信号はバイパスキャパシタＣ１を介して、低周波成分、たとえば５００ＭＨｚ以下の信号は第１スイッチＳＷ１を介してＤＵＴ１へと供給される。
【００４０】
以上がピンカード１００の動作である。このピンカード１００によれば、第１スイッチＳＷ１に低周波成分を通過させ、バイパスキャパシタＣ１に高周波成分を通過させるため、第１スイッチＳＷ１単体のカットオフ周波数ｆｃは、５００ＭＨｚ以上あれば足りる。したがって安価な光半導体スイッチを用いて、数ＧｂｐｓのＡＣ試験を実現できる。
また高価なＭＥＭＳスイッチが不要となるため、試験装置２のコストを従来に比べて大幅に下げることができる。このメリットは、数千チャンネルを備える量産対応の試験装置において顕著となる。
【００４１】
図２のピンカード１００では、バイパスキャパシタＣ１をハイパスフィルタ、第１スイッチＳＷ１をローパスフィルタと把握することができ、それらのクロスオーバー周波数は数百ＭＨｚ〜数ＧＨｚ程度である。この周波数帯域は、ＤＵＴ１と試験装置２との間で送受信される信号の波形に重大な影響を及ぼす。したがって、バイパスキャパシタＣ１と第１スイッチＳＷ１それぞれのクロスオーバー周波数付近の通過特性および位相特性の設計がシビアとなる。
【００４２】
これに対して、クロスオーバー周波数をさらに低く設計することにより、設計のシビアさを緩和することができる。
図３は、変形例に係るピンカード１００ａの構成を示すブロック図である。図３のピンカード１００ａでは、図２のピンカード１００に比べて、さらに低いクロスオーバー周波数が設定される。具体的にはクロスオーバー周波数は数ｋＨｚ〜数ＭＨｚ程度に設定される。
【００４３】
図３のピンカード１００ａでは、第１スイッチＳＷ１自体はＤＣ〜１ＧＨｚの通過特性を有するにもかかわらず、あえてクロスオーバー周波数を数ｋＨｚ〜数ＭＨｚまで低下させている。このために、ピンカード１００ａは図２の構成に加えてさらに、第１インダクタＬ１、第２インダクタＬ２、第１抵抗Ｒ１、第２抵抗Ｒ２を備える。
【００４４】
第１インダクタＬ１は、第１スイッチＳＷ１の第１端子Ｐ１と交流試験ユニット３０の間に設けられる。第２インダクタＬ２は、第１スイッチＳＷ１の第２端子Ｐ２と入出力端子Ｐｉｏの間に設けられる。第１インダクタＬ１および第２インダクタＬ２は、一般的なインダクタであってもよいし、フェライトビーズインダクタ（コイル）であってもよい。第１インダクタＬ１および第２インダクタＬ２のインダクタンス値は、クロスオーバー周波数以上の信号が第１スイッチＳＷ１側に漏れないように設計すればよい。
【００４５】
第１抵抗Ｒ１は、第１インダクタＬ１と並列に設けられ、第２抵抗Ｒ２は第２インダクタＬ２と並列に設けられる。
第１抵抗Ｒ１および第２抵抗Ｒ２は、回路のＱ値を調節するために設けられる。なお、それらが無くても必要なＱ値が得られる場合には、第１抵抗Ｒ１および第２抵抗Ｒ２は省略してもよい。
【００４６】
バイパスキャパシタＣ１は、第１インダクタＬ１、第１スイッチＳＷ１、第２インダクタＬ２をバイパスするように接続される。図３のピンカード１００ａでは、数ＭＨｚ以上の信号をバイパスキャパシタＣ１側を通過させるために、バイパスキャパシタＣ１の容量値を、１００ｐＦ〜１０μＦの範囲に設定することが望ましい。
【００４７】
図４は、図３のピンカード１００ａのクロスオーバー周波数を示す図である。バイパスキャパシタＣ１側には、１ＭＨｚを超える信号が通過し、第１スイッチＳＷ１には１ＭＨｚ以下の信号が通過することが分かる。
【００４８】
クロスオーバー周波数に設定される数ｋＨｚ〜数ＭＨｚ付近の周波数成分は、ＤＵＴ１と試験装置２との間で送受信される信号の波形にほとんど影響を及ぼさない。したがって図２の構成に比べて、回路設計を格段に容易化できる。
【００４９】
図３の変形例において、クロスオーバー周波数を数百ＭＨｚ〜数ＧＨｚと高く設計する場合には、バイパスキャパシタＣ１の容量値を１ｐＦ〜１００ｐＦ程度で設計すればよい。
つまり、バイパスキャパシタＣ１の容量値は１ｐＦ〜１０μＦの範囲で、必要なクロスオーバー周波数に応じて適切に選択すればよい。
【００５０】
図５は、図３のピンカード１００ａの通過特性を示す図である。特性（I）は、図３のピンカード１００ａの通過特性を、特性（II）は、光半導体スイッチ単体の通過特性を示す。特性（II）に示されるように、バイパスキャパシタＣ１を設けない場合には４ＧＨｚ程度のカットオフ周波数しか得ることができない。これに対してバイパスキャパシタＣ１を設けることにより、１５ＧＨｚ以上のカットオフ周波数を得ることができる。
【００５１】
図６は、別の変形例に係るピンカード１００ｂの構成を示すブロック図である。図６のピンカード１００ｂは、図３のピンカード１００ａと比べて直流試験ユニット４０の位置が異なっている。
【００５２】
すなわち直流試験ユニット４０は、Ｉ／Ｏ端子Ｐｉｏではなく、第２インダクタＬ２と第１スイッチＳＷ１の接続点（第１スイッチＳＷ１の第２端子Ｐ２）に接続されている。この構成によれば、図３に比べて、直流試験ユニット４０に対して高周波信号が入力されるのを好適に防止できる。
【００５３】
さらに第２スイッチＳＷ２と第２端子Ｐ２の間には、第３インダクタＬ３が設けられる。第３インダクタＬ３を設けることにより、直流試験ユニット４０に入力される高周波信号をさらに抑制できる。
【００５４】
図７は、さらに別の変形例に係るピンカード１００ｃの構成を示すブロック図である。試験装置には、伝送線路中でのテストパターンの波形歪みを補償するために、プリエンファシス回路（高域強調フィルタ）が設けられる場合がある。図７のピンカード１００ｃは、プリエンファシス機能を提供するために、バイパスキャパシタＣ１と直列に設けられた高域強調用抵抗Ｒ３をさらに備える。高域強調用抵抗Ｒ３およびバイパスキャパシタＣ１によって、高周波成分が強調される。プリエンファシス用抵抗Ｒ３として、リレーやスイッチのオン抵抗を利用してもよい。
【００５５】
さらに図７のバイパスキャパシタＣ１およびプリエンファシス用抵抗Ｒ３と並列な経路に、直列に接続されたプリエンファシス用キャパシタおよびプリエンファシス用抵抗を設けてもよい。
【００５６】
ピンカード１００ｃは、また第１スイッチＳＷ１と直列に設けられた第４抵抗Ｒ４、第５抵抗Ｒ５を備える。第４抵抗Ｒ４、第５抵抗Ｒ５を設けることにより、回路のＱ値を調節することができる。なお、それらが無くても必要なＱ値が得られる場合には、第４抵抗Ｒ４および第５抵抗Ｒ５は省略してもよい。また第４抵抗Ｒ４および第５抵抗Ｒ５として第１スイッチＳＷ１のオン抵抗を利用してもよい。
【００５７】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００５８】
実施の形態では、第１スイッチＳＷ１やバイパスキャパシタＣ１がピンカード１００に実装される場合を説明したが、本発明はそれに限定されない。すなわち、光半導体スイッチ１０および周辺回路は、ピンカードのように試験装置本体と着脱可能に構成される必要はなく、その他の回路ブロックと一体に構成されてもよい。
【００５９】
実施の形態では、第１スイッチＳＷ１として光半導体スイッチを用いる場合を説明したが、本発明はそれに限定されず、別の安価なスイッチを用いてもよい。
【００６０】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００６１】
１…ＤＵＴ、Ｃ１…バイパスキャパシタ、Ｐ１…第１端子、Ｐｉｏ…Ｉ／Ｏ端子、ＤＲ…ドライバ、ＴＣＰ…タイミングコンパレータ、Ｌ１…第１インダクタ、Ｒ１…第１抵抗、ＳＷ１…第１スイッチ、２…試験装置、Ｐ２…第２端子、Ｌ２…第２インダクタ、Ｒ２…第２抵抗、ＳＷ２…第２スイッチ、Ｌ３…第３インダクタ、Ｒ３…プリエンファシス用抵抗、Ｐ３…正極制御端子、Ｐ４…負極制御端子、Ｌ１０…フェライトビーズ、Ｒ１０…抵抗素子、２０…第１インピーダンス回路、２２…第２インピーダンス回路、２４…制御信号発生源、３０…交流試験ユニット、４０…直流試験ユニット、１００…ピンカード。
【産業上の利用可能性】
【００６２】
本発明は、試験装置に利用できる。
【図１】
2011132226.tif 000003
【図２】
2011132226.tif 000004
【図３】
2011132226.tif 000005
【図４】
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【図５】
2011132226.tif 000007
【図６】
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【図７】
2011132226.tif 000009
【国際調査報告】
2011132226.tif 000010
2011132226.tif 000011
2011132226.tif 000012
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