(57)【要約】［課題］書き込みおよび消去ストレスによって引き起こされるトンネル絶縁膜の劣化を抑制することを可能にする。［解決手段］半導体層１と、半導体層上に形成され、酸化シリコンまたは酸窒化シリコンを含む単層膜からなる第１絶縁膜３と、第１絶縁膜上に形成された電荷トラップ膜５と、電荷トラップ膜上に形成された第２絶縁膜６と、第２絶縁膜上に形成された制御ゲート電極７と、を備え、第１絶縁膜と電荷トラップ膜との界面に、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｍｇのグループから選択された金属原子が存在している。
2011055433.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に形成され、酸化シリコンまたは酸窒化シリコンを含む単層膜からなる第１絶縁膜と、
前記第１絶縁膜上に形成された電荷トラップ膜と、
前記電荷トラップ膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された制御ゲート電極と、
を備え、前記第１絶縁膜と前記電荷トラップ膜との界面に、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｍｇのグループから選択された金属原子が存在していることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記トンネル絶縁膜の界面領域における前記金属原子の面密度は、前記金属原子がＨｆの場合は１．３×１０１５ａｔｏｍｉｃ／ｃｍ２未満であり、Ｍｇの場合は２．２×１０１５ａｔｏｍｉｃ／ｃｍ２未満であり、Ｔｉの場合は２．９×１０１５ａｔｏｍｉｃ／ｃｍ２未満であり、Ｚｒの場合は１．５×１０１５ａｔｏｍｉｃ／ｃｍ２未満であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１絶縁膜はシリコン酸化膜であり、膜厚が１．８ｎｍ以上５ｎｍ未満であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第１絶縁膜はシリコン酸窒化膜であり、このシリコン酸窒化膜の窒素濃度が２０ａｔ％未満であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記電荷トラップ膜はシリコン窒化膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記電荷トラップ膜はハフニアであり、前記金属原子はＡｌ、Ｚｒ、Ｔｉのグループから選択されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、電気的な書込および消去が可能な不揮発性半導体記憶装置(nonvolatile semiconductor memory apparatus)の高性能化が進められている。この不揮発性半導体記憶装置としては、例えば、ＥＥＰＲＯＭ (Electrically Erasable Programmable Read Only Memory)があり、ゲートがＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)構造を有するＭＯＮＯＳ型メモリが次世代のフラッシュメモリの代表的な候補として検討されている（非特許文献１参照）。【０００３】
ＭＯＮＯＳ型メモリのメモリセルは、上から制御ゲート電極、ブロック絶縁膜、電荷トラップ膜、トンネル絶縁膜、基板の順に積層された構造を有している。この構造において書込は、ゲート電極に高電圧を印加することでトンネル絶縁膜を介して基板から電荷トラップ膜に電子を注入して蓄える。そして消去は、ゲート電極に逆バイアスを印加することによりトンネル絶縁膜を介して基板から電荷トラップ膜に正孔を注入することで、電荷トラップ膜に蓄えられた電子と正孔とを対消滅させる方法が取られている。このような構造を採用することにより、従来の浮遊ゲート型の不揮発性半導体記憶装置において問題となっていた隣接セル間の干渉や、トンネル絶縁膜の欠陥による保持データの破損などが低減されると考えられている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Chang Hyun Lee et al.,IEDM2003 p.613
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＭＯＮＯＳ型メモリを実用化するにあたり、信頼性が問題となっている。信頼性のなかでも繰り返し印加される書き込みおよび消去ストレスによって引き起こされるトンネル絶縁膜の劣化は、データ保持特性を劣化させてしまうため、大きな問題であり、ＭＯＮＯＳ型メモリを次世代の不揮発性メモリとして採用するにはこの書き換え耐性の向上が必須である。【０００６】
本発明は、上記事情を考慮してなされたものであって、書き込みおよび消去ストレスによって引き起こされるトンネル絶縁膜の劣化を抑制することのできる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様による不揮発性半導体記憶装置は、半導体層と、前記半導体層上に形成され、酸化シリコンまたは酸窒化シリコンを含む単層膜からなる第１絶縁膜と、前記第１絶縁膜上に形成された電荷トラップ膜と、前記電荷トラップ膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御ゲート電極と、を備え、前記第１絶縁膜と前記電荷トラップ膜との界面に、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｍｇのグループから選択された金属原子が存在していることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、書き込みおよび消去ストレスによって引き起こされるトンネル絶縁膜の劣化を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】書き込み、消去時のパルス印加とＣＶ測定を説明する模式図。
【図２】ＣＶストレッチの見積もり方を説明する図。
【図３】図３（ａ）、３（ｂ）は、それぞれ書き込み時および消去時の注入電荷量とＣＶストレッチ量との相関を示す図。
【図４】消去時における電流の電界依存性を示す図。
【図５】本発明の第１実施形態による不揮発性半導体記憶装置のメモリセルを示す断面図。
【図６】図６（ａ）、６（ｂ）はそれぞれ第１実施形態の不揮発性半導体記憶装置における、電荷保持時および消去時のエネルギーバンドを示す図。
【図７】ＮＡＮＤ型不揮発性半導体記憶装置の回路図。
【図８】書き込み時の電荷量とトンネル絶縁膜の膜厚との関係を示す図。
【図９】第１実施形態における、エネルギーバンドを示す図。
【図１０】図１０（ａ）、１０（ｂ）は、第１実施形態における電子デトラップ量および正孔注入量に関する、トンネル絶縁膜における電界依存性を示す図。
【図１１】図１１（ａ）、１１（ｂ）は、第１実施形態における電子放出増加割合と正孔注入増加割合に関する、金属酸化膜の膜厚依存性を示す図。
【図１２】第２実施形態による不揮発性半導体記憶装置を示す断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明の実施形態について詳細に説明する。尚、以後の説明では、共通の構成に同一の符号を付すものとし、重複する説明は省略する。また、各図は模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、実際の装置を製造する際は、以下の説明と公知の技術を参酌して判断することができる。
【００１１】
まず、本発明に至った経緯および概要について説明する。
【００１２】
本発明者達は、ＭＯＮＯＳ型メモリのメモリセルに書き込みおよび消去を行った時の注入電荷量とＣＶストレッチ量を測定する実験を行った。図１（ａ）に実験装置を示し、図１（ｂ）に書き込みパルス波形および消去パルス波形ならびにＣＶ測定の時系列を示す。半導体層１上に、トンネル絶縁膜３、電荷トラップ膜５、ブロック絶縁膜６、および制御ゲート電極７がこの順序で積層された構造を有するメモリセル１０を用意する。なお、本明細書においては、半導体層は、半導体基板上に形成されたウェル領域、ＳＯＩ(Silicon On Insulator)基板のＳＯＩ層、またはバルク半導体基板であることを意味する。まず、図１（ｂ）に示すように、スイッチ１０４およびスイッチ１０５を用いて接続を切り変えることにより、Ｃ−Ｖ測定装置１０２によって、メモリセル１０の初期状態、すなわち書き込みパルスおよび消去パルスを印加しない状態におけるＣ−Ｖ特性を測定する。その後、スイッチ１０４およびスイッチ１０５を用いて接続を切り変えることにより、パルス発生装置からメモリセル１０に書き込みパルスおよび消去パルスを一組として繰り返して印加する。その後、スイッチ１０４およびスイッチ１０５を用いて接続を切り変えることにより、Ｃ−Ｖ測定装置１０２によってＣ−Ｖ特性を測定する。これら書き込みパルスおよび消去パルスの印加工程と、Ｃ−Ｖ特性の測定工程とを繰り返して行う。なお、図１（ｂ）に示すように、書き込みパルスはメモリセルに印加されるパルス電圧が正である場合を意味し、消去パルスはパルス電圧が負である場合を意味する。ここで、書き込みパルスの幅および消去パルスの幅は１００μsec〜１００ｍｓｅｃの間で変化させて実験を行った。また、図１（ｂ）において、Ｃ−Ｖは、Ｃ−Ｖ特性を測定している状態を示す。
【００１３】
次に、上記実験から得られる、初期状態のＣ−Ｖ特性と、書き込みパルスおよび消去パルスを一組として繰り返して印加した後のＣ−Ｖ特性とを用いてＣＶストレッチ量を計算した。ＣＶストレッチ量Ｃ−Ｖstretchは次の式によって計算した。  
Ｃ−Ｖstretch  ＝  ΔＶcycled  −ΔＶinitial
ここで、ΔＶinitialは初期状態のＣ−Ｖ特性から求められる。この時のＣ−Ｖ特性を最大容量Ｃmaxで正規化した場合のＣ−Ｖ特性を図２のグラフｇ１に示す。ここで通常のＭＯＮＯＳ構造におけるＶｆｂは、Ｃmaxの８０％〜９０％となる電圧となるため、初期状態の正規化されたＣ−Ｖ特性ｇ１において、Ｃ／Ｃmax＝０．８５の時の、電荷を蓄積する際のゲート電圧と、反転する（電荷を放出する）際のゲート電圧との差をΔＶinitialとして求めた（図２のグラフｇ１参照）。また、ΔＶcycledは書き込みパルスおよび消去パルスを繰り返して印加した場合のＣ−Ｖ特性から求められる。この時のＣ−Ｖ特性を最大容量Ｃmaxで正規化した場合のＣ−Ｖ特性を図２のグラフｇ２に示す。この正規化されたＣ−Ｖ特性ｇ２において、Ｃ／Ｃmax＝０．８５の時の蓄積する際のゲート電圧と、反転する際のゲート電圧との差をΔＶinitialとして求めた（図２のグラフｇ２参照）。したがって、ＣＶストレッチ量Ｃ−Ｖstretchはトンネル絶縁膜の界面準位増加量、すなわちトンネル絶縁膜の劣化量を示している。
【００１４】
このようにして求めたＣＶストレッチ量Ｃ−Ｖstretchと、このＣＶストレッチ量Ｃ−Ｖstretchを得るために電荷トラップ膜に印加した書き込みパルスの積算量Ｑｐｇｍとの関係を図３（ａ）に示す。また、ＣＶストレッチ量Ｃ−Ｖstretchと、このＣＶストレッチ量Ｃ−Ｖstretchを得るために電荷トラップ膜に印加した消去パルスの積算量Ｑｅｒａとの関係を図３（ｂ）に示す。なお、図３（ａ）、３（ｂ）においては、ＣＶストレッチ量Ｃ−Ｖstretchは縦軸に示されている。図３（ａ）の横軸はＱｐｇｍを示し、図３（ｂ）の横軸はＱｅｒａを示す。また、図４に、消去時の電流の電界依存性を示す。白丸は実験によって得られた電流値を示しており、実線は電流が基板からの正孔注入であると仮定して、後述する（２）式〜（８）式を用いて計算した結果である。実験値と計算値がほぼ一致することから、消去はほぼ正孔注入によって行われていると考えられる。そのため、図３（ａ）に示した積算量Ｑｐｇｍはほぼ電子の積算量を示し、図３（ｂ）に示した積算量Ｑｅｒａはほぼ正孔の積算量を示す。図３（ａ）からわかるように、ＣＶストレッチ量は積算量Ｑｐｇｍと相関がない。しかし、図３（ｂ）からわかるように、ＣＶストレッチ量は積算量Ｑｅｒａと相関がある。これらの結果から、トンネル絶縁膜の劣化は、電荷トラップ膜に注入された正孔量で決まっていると考えられる。
【００１５】
そこで、本発明者達は、書き込みおよび消去ストレスによって引き起こされるトンネル絶縁膜の劣化、すなわち書き換え耐性（Endurance特性）を向上させるためには、消去時における電荷トラップ膜への正孔の注入を抑制し、電荷トラップ膜から電子を放出することによって消去をするような領域または膜が必要であると考えた。すなわち、本発明の一実施形態によれば、例えば、図５に示すメモリセル１０を少なくとも１個備えた不揮発性半導体記憶装置を提供する。この実施形態に係るメモリセル１０は、半導体層１に離間して設けられたソース領域２ａおよびドレイン領域２ｂと、ソース領域２ａとドレイン領域２ｂとの間のチャネル２ｃとなる半導体層１上に設けられ酸素を含むトンネル絶縁膜３と、トンネル絶縁膜３上に設けられた電荷トラップ膜５と、電荷トラップ膜５上に設けられたブロック絶縁膜６と、ブロック絶縁膜６上に設けられた制御ゲート電極７とを備え、トンネル絶縁膜３と、電荷トラップ膜５との界面のトンネル絶縁膜３側の領域（界面領域）４に金属原子を含み、この金属原子がトンネル絶縁膜３の酸素と結合している。後述するように、この界面領域４は非常に薄いが以下の説明では、便宜上、界面領域４を金属酸化膜４とも称する。すなわち、金属酸化膜４はトンネル絶縁膜３の一部である。ブロック絶縁膜６は、電荷が電荷トラップ膜５から制御ゲート電極７に侵入するのをブロックする。なお、本実施形態に係るメモリセルにおいては、制御ゲート電極７の上面、および制御ゲート電極７、ブロック絶縁膜６，電荷トラップ膜５、金属酸化膜４、およびトンネル絶縁膜のそれぞれの側面は、絶縁体（例えば、シリコン酸化膜）のスペーサ膜８によって覆われている。
【００１６】
このように、トンネル絶縁膜３と、電荷トラップ膜５との間に金属酸化膜４を設けることにより、トンネル絶縁膜３と金属酸化膜４との界面にダイポールが発生する。本実施形態に係るメモリセルにおける、電荷保持状態と、消去状態のエネルギーバンド図をそれぞれ図６（ａ）、６（ｂ）に示す。トンネル絶縁膜３と金属酸化膜４との界面にダイポールが発生することにより、電荷トラップ膜５との界面におけるトンネル絶縁膜の伝導帯の障壁が変調され、電子に対する障壁が低くなる（図６（ａ）、６（ｂ））。なお、図６（ａ）、図６（ｂ）において、波線は、ダイポールが発生しない場合のゲート絶縁膜の伝導帯の障壁を示す。このため、消去時には、図６（ｂ）に示すように、ダイポールが発生した場合（金属酸化膜４を設けた場合）の方が、ダイポールが発生しない場合（金属酸化膜４を設けない場合）に比べて、電子に対する障壁が低下し、電子が電荷トラップ膜５から、金属酸化膜４およびトンネル絶縁膜３を介して半導体層１に放出され易くなる。その結果、電子の放出による消去が促進され、トンネル絶縁膜の劣化を抑制することができる。なお、図６（ｂ）において、上側の矢印は電荷トラップ膜５からの電子の放出を示し、下側の矢印は電荷トラップ膜５への正孔の注入を示す。このような構成の不揮発性半導体記憶装置の実施形態を以下に説明する。
【００１７】
（第１実施形態）
次に、本発明の第１実施形態による不揮発性半導体記憶装置は、ＮＡＮＤ型不揮発性半導体記憶装置であって、図７に示すように、複数のメモリセルＭを有している。これらの複数のメモリセル１０は、隣接するもの同士でソースおよびドレインを共有する形で直列接続されてＮＡＮＤ列を構成する。このようなＮＡＮＤ列がマトリクス状に配列されてメモリセルアレイが構成される。
【００１８】
メモリセルアレイの列方向に並ぶＮＡＮＤ列の一端側のドレインは、選択トランジスタＳ１を介してビット線ＢＬに共通に接続され、他端側ソースはやはり選択トランジスタＳ２を介して共通ソース線（図示せず）に接続される。図７に示す横方向に並ぶメモリセル１０の制御ゲートは、共通にワード線ＷＬに接続される。選択トランジスタＳ１、Ｓ２のゲートも同様に選択ゲート線ＳＳＬ、ＧＳＬに共通接続される。一つのワード線により駆動されるＮＡＮＤ列の範囲がＮＡＮＤ列ブロックを構成している。通常、このようなＮＡＮＤ列ブロックがビット線方向に複数個配置されてメモリセルアレイが構成される。
【００１９】
各メモリセル１０は図５に示すＭＯＮＯＳ型のメモリセルである。すなわち、ｐ型のＳｉ層１に離間して形成された、ｎ型不純物（例えば、ＰまたはＡｓ）を含むｎ型のソース領域２ａおよびドレイン領域２ｂを備えている。ソース領域２ａとドレイン領域２ｂとの間のチャネル２ｃとなるＳｉ層１上に、シリコン酸化膜またはシリコン酸窒化膜を含むトンネル絶縁膜３が形成され、このトンネル絶縁膜３上に金属酸化膜４が形成されている。なお、上述したように、金属酸化膜４は、トンネル絶縁膜３と、電荷トラップ膜５との界面のトンネル絶縁膜３側の界面領域であって、この界面領域４に金属原子を含み、この金属原子がトンネル絶縁膜３の酸素と結合している。すなわち、金属酸化膜４はトンネル絶縁膜３の一部である。金属酸化膜４上に電荷トラップ膜５が形成され、この電荷トラップ膜５上にブロック絶縁膜６が形成され、このブロック絶縁膜６上に制御ゲート電極７が形成された構成となっている。そして、制御ゲート電極７、ブロック絶縁膜６、電荷蓄積膜５、金属酸化膜４、およびトンネル絶縁膜３からなる積層構造のゲートは、シリコン酸化膜８によって覆われている。ここで、金属酸化膜４としては、電荷トラップ膜５からトンネル絶縁膜３の方向にダイポールを形成する材料、すなわち、電荷トラップ膜５側に正の電荷が存在し、トンネル絶縁膜３側に負の電荷が存在する材料、例えばＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＭｇＯのグループから選択された材料が用いられる。すなわち、金属酸化膜４としては、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｍｇのグループから選択された一つの元素を含んでいる。
【００２０】
なお、トンネル絶縁膜は酸化シリコンまたは酸窒化シリコンを含む単層膜であってもよい。この場合においても、金属酸化膜は上述したように、トンネル絶縁膜の界面領域であるから、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｍｇのグループから選択された一つの金属原子は、トンネル絶縁膜の界面領域に含まれかつトンネル絶縁膜中の酸素と結合している。また、トンネル絶縁膜が酸窒化シリコンを含む単層膜である場合には、膜厚方向に窒素の濃度分布を有していてもよく、Ｓｉ層との界面または電荷トラップ膜５との界面に窒素が含まれない領域があってもよい。ここで、シリコン酸化膜に窒素を添加することによって、劣化耐性が向上することが知られている。しかし、シリコン酸化膜に窒素を添加すると金属酸化膜によるダイポールが小さくなることが報告されている（Y.Yamamoto et al. IWDTF2006 p.65）。そのため、窒素濃度［Ｎ］は、トンネル絶縁膜の劣化耐性を確保でき、かつダイポールが生成しうる量として、［Ｎ］＜２０ａｔ％であることが望ましい。
【００２１】
また、トンネル絶縁膜の膜厚は、書き込み電圧の低減のため薄くすることが望ましいが、薄すぎると、リーク電流が増大して電荷保持特性が劣化してしまう。また通常、ＳｉＯ２膜はＳｉ基板（Ｓｉ層）や他の酸化物との間に０．６ｎｍ程度の遷移層が形成され、この遷移層は膜質が悪いため、上下のＳｉＯ２遷移層に加えて、さらに０．６ｎｍ以上を足した、１．８ｎｍ以上の膜厚を有することが望ましい。また、例えば、メモリセル１０の閾値電圧シフト量ΔＶｔｈが７Ｖとすれば、書き込み消去動作時に電荷トラップ膜５中に捕獲されなければならない電荷量Ｑｔｒａｐは、Ｓｉ基板１から荷電中心位置までの電気的距離ｚと、ＭＯＮＯＳ構造のＥＯＴ（Equivalent Oxide Thickness）とを用いて
【数１】
2011055433.tif 000003
と表される。ここで、εｏｘはＳｉＯ２の誘電率を、ΔＶｔｈは閾値電圧のシフト量を表す。
【００２２】
ここで典型的なＭＯＮＯＳ構造におけるトンネル絶縁膜／電荷トラップ膜／ブロック絶縁膜の積層構造として、シリコン酸化膜／シリコン窒化膜（ＳｉＮ膜）／アルミナ（Ａｌ２Ｏ３）膜を用い、書き込み消去動作により注入される電荷の荷電中心位置を、公知文献（S.Fujii et al. SSDM2009）を参考にしてＳｉＮ膜とＡｌ２Ｏ３膜との界面に存在しているとして計算をすると、（１）式の（ＥＯＴ−ｚ）は、ブロック膜の電気的膜厚になる。たとえばΔＶｔｈが７Ｖ必要であるとすると、Ｑｔｒａｐ＝５×１０−６［Ｃ／ｃｍ２］が必要であることがわかる。例えば１００μｓｅｃの電圧印加時間で書き込み動作を完了させるとする。図８に１００μｓｅｃで書き込むことのできる電荷量の膜厚依存性を示す。ここでは、制御ゲート電極７にかかる電圧を２０Ｖとし、ブロック絶縁膜６の膜厚を１３ｎｍ、電荷トラップ膜５の膜厚５ｎｍとして計算を行った。図８からわかるように、トンネル絶縁膜３が５ｎｍ以上であると、注入電荷量Ｑ＝５×１０−６［Ｃ／ｃｍ２］を確保できないため、トンネル絶縁膜３の膜厚は５ｎｍ未満であることが望ましい。
【００２３】
（実施例）
以下に本実施形態の一実施例を説明する。この実施例では、半導体層１としてｐ型Ｓｉ層を、トンネル絶縁膜３としてシリコン酸化膜を、ダイポールを形成するための金属酸化膜４としてＡｌ２Ｏ３膜を、電荷トラップ膜５としてＳｉ３Ｎ４膜を用いている。電荷トラップ膜となるＳｉ３Ｎ４膜５に捕獲された電子の準位はＳｉの伝導帯から１．３ｅＶの位置にあることがわかっている。また、Ａｌ２Ｏ３膜をＳｉＯ２膜とＳｉ３Ｎ４膜との界面に挿入すると、ダイポールが生成され、ＳｉＯ２の電子に対するバンドオフセットが下がることが報告されている（例えば、IEDM2007 Y.Kamimuta et al参照）。ここで、バンドの変調量は、挿入されたＡｌ２Ｏ３膜の膜厚に依存し、Ａｌ２Ｏ３膜の膜厚が０．２ｎｍで０．４ｅＶ、Ａｌ２Ｏ３膜の膜厚が０．５ｎｍで０．５ｅＶ、１ｎｍで０．５８ｅＶ、１．５ｎｍ以上では０．６ｅＶである。
【００２４】
本実施形態においては、Ａｌ２Ｏ３膜の膜厚が１ＭＬ(Molecular Layer）以下、すなわち膜厚がＡｌ２Ｏ３の格子定数（＝０．４７ｎｍ）未満の場合は、Ａｌ２Ｏ３膜４はバルクとして存在せずにＳｉＯ２膜３とＳｉ３Ｎ４膜５との界面にダイポールのみが形成されると考え、図９に示すようなバンド図となっていると考え、格子定数以上では、Ａｌ２Ｏ３膜４はバルクの性質を有するとして、リーク電流の計算を行った。ここでトンネル絶縁膜３の膜厚をＴ１、金属酸化膜４の膜厚をＴ２とする。
【００２５】
このようなバンド構造を仮定して、トンネル絶縁膜３を通過するリーク電流を計算し、電子放出量と正孔注入量を求める。リーク電流は、以下の（２）、（３）式を用いて計算によって求めた。
【数２】
2011055433.tif 000004
ここで、ｅは素電荷、ｍは真空における電子の質量、ｈはプランク定数、ｋＢはボルツマン定数、Ｔは絶対温度である。また、Ｅｘは電子のトンネル方向の位置ｘにおけるエネルギーであってＥを電子の持つエネルギーとしたときＥｘ＝Ｅ−Ｅｒと表され、ＥＦはトンネル絶縁膜のフェルミレベル、Ｐ＊（Ｅｘ）はアシストレベルがない場合のトンネル絶縁膜を流れる電子の実効的トンネル確率である。
【００２６】
トンネル絶縁膜３、金属酸化膜４の誘電率をそれぞれε１、ε２とし、トンネル絶縁膜３、金属酸化膜４にかかる電圧をＶ１、Ｖ２としたとき、トンネル絶縁膜３、金属酸化膜４にかかる実電界Ｅ１、Ｅ２は、
εｏｘＥｏｘ＝ε１Ｅ１＝ε２Ｅ２                        （４）
となる。ここで、εｏｘ（＝３．９）はＳｉＯ２の誘電率である。なお、実電界Ｅ１、Ｅ２は、
Ｅ１＝Ｖ１／Ｔ１、  Ｅ２＝Ｖ２／Ｔ２                  （５）
と定義した。
【００２７】
また、（２）式の実効的なトンネル確率Ｐ＊（Ｅｘ）は、
【数３】
2011055433.tif 000005
と表される。ここで、φｂ１＊＝φｂ１＋ＥＦ−Ｅｘ、φｂ２＊＝φｂ２＋ＥＦ−Ｅｘ−Ｖ１、ｍ１＊およびｍ２＊は、それぞれトンネル絶縁膜３および金属酸化膜４におけるトンネル電子の有効質量である。有効質量は典型的な値として０．５ｍとした。ここで、ｍは真空における電子の質量である。また、ＰＦＮは、Fowler-Nordheim（Ｆ−Ｎ）トンネルの確率であって、０≦Ｅｘ＜φｂ＊の場合は、次の（７）式
【数４】
2011055433.tif 000006
で定義され、φｂ＊≦Ｅｘの場合は、次の（８）式
ＴＦＮ（φｂ＊，ｍ＊，Ｅ）＝１                          （８）
で定義される。ここで、ｍ＊はトンネル絶縁膜中をトンネルしている電子の有効質量、φｂ＊はトンネル絶縁膜の実効的なバリアハイト、ＥＦはフェルミレベル、Ｅｘは電子のトンネル方向のエネルギー、ｅは素電荷、ｈはプランク定数、Ｅ１およびＥ２はそれぞれトンネル絶縁膜３および金属酸化膜４における実電界を示す。なお、Ｆ−Ｎトンネルとは、電子が絶縁膜の傾斜した伝導帯を通り抜けるトンネルを意味する。トンネル確率は、（５）式に示すように、このＦ−Ｎトンネル確率の組み合わせで表現できる。
【００２８】
例として、トンネル絶縁膜３の膜厚を３ｎｍ，金属酸化膜４の膜厚を０．４ｎｍとし、電子放出量Ｊｅおよび正孔注入量Ｊｈの酸化膜電界依存性を計算した結果を図１０（ａ）、１０（ｂ）に実線でそれぞれ示す。比較のためにトンネル絶縁膜がＳｉＯ２膜の単層からなる場合を波線で示す。ここで、実際は電荷蓄積層からデトラップする電子は蓄積膜中にトラップされて、束縛されている状態であるが、計算では電子も正孔も自由電子、自由正孔として扱った。図１０（ａ）、１０（ｂ）からわかるように、消去時の電界Ｅｏｘ＝１５ＭＶ/ｃｍにおいては、電子のデトラップ量はトンネル絶縁膜がＳｉＯ２膜の単層である場合に比べて増加するが、正孔注入量はほとんど変化しないことがわかる。また、金属酸化膜としてＡｌ２Ｏ３膜を挿入しない場合に比べて、挿入した場合における、消去時の電界（Ｅｏｘ＝１５ＭＶ／ｃｍ）を印加したときの電子デトラップの増加割合を図１１（ａ）に示し、正孔の注入増加割合を図１１（ｂ）に示す。図１１（ａ）、１１（ｂ）において、横軸はＡｌ２Ｏ３の膜厚を示し、黒丸はシミュレーション結果を示し、白丸は外挿した点を示す。これらの結果から、金属酸化膜４としてのＡｌ２Ｏ３膜の膜厚ＴＡｌ２Ｏ３が０＜ＴＡｌ２Ｏ３＜０．４７ｎｍの時、消去電界での電子デトラップは促進されるが、正孔注入量は変わらないことがわかる。また、ＴＡｌ２Ｏ３≧０．４７ｎｍでは、電子デトラップの増加割合は１未満になり、電子デトラップが抑制されることがわかる。すなわち、０＜ＴＡｌ２Ｏ３＜０．４７ｎｍの時、金属酸化膜４を挿入した場合の方が、正孔注入による消去に対する電子デトラップによる消去の割合が多くなり、このため、同じ消去特性を得る場合に、正孔注入量を減少させることが可能となり、トンネル絶縁膜４の劣化を抑制することができる。ここで、Ａｌ２Ｏ３膜４の膜厚が格子定数(０．４７ｎｍ)未満であることは、言い換えると、Ａｌの面密度が２．２×１０１５ａｔｏｍｓ／ｃｍ２未満であることを意味する。
【００２９】
なお、電荷トラップ膜がＳｉ３Ｎ４膜の場合は、金属酸化膜４として、Ａｌ２Ｏ３の他に、ＨｆＯ２、ＭｇＯ、ＴｉＯ２、またはＺｒＯ２を用いることができる。また、電荷トラップ膜がハフニア（ＨｆＯ２膜）の場合は、金属酸化膜４として、ＨｆＯ２よりもダイポールが大きくなる材料、たとえば、Ａｌ２Ｏ３、ＴｉＯ２、またはＺｒＯ２を用いることができる。この場合、トンネル絶縁膜３の劣化を抑制するための金属酸化膜４の膜厚の上限は、それぞれの材料の格子定数から求められる。ＨｆＯ２の格子定数は０．５１ｎｍ、ＭｇＯの格子定数は０．４１ｎｍ、ＴｉＯ２の格子定数は０．４６ｎｍ、ＺｒＯ２の格子定数は０．５２ｎｍであるから、金属酸化膜４の材料として、ＨｆＯ２、ＭｇＯ、ＴｉＯ２、またはＺｒＯ２を用いた場合の金属酸化膜４の膜厚の上限はそれぞれ、０．５１ｎｍ、０．４１ｎｍ、０．４６ｎｍ、または０．５２ｎｍとなる。金属酸化膜４すなわち界面領域４における面密度で表現すると、Ｈｆが１．３×１０１５ａｔｏｍｓ／ｃｍ２、Ｍｇが２．２×１０１５ａｔｏｍｓ／ｃｍ２、Ｔｉが２．９×１０１５ａｔｏｍｓ／ｃｍ２、Ｚｒが１．５×１０１５ａｔｏｍｓ／ｃｍ２未満となる。
【００３０】
なお、金属酸化膜はスパッタ法、ＡＬＤ法またはＣＶＤ法によって、金属酸化膜を堆積することができる。
【００３１】
以上説明したように、本実施形態によれば、電子デトラップによる消去が促進され、書き込みおよび消去ストレスによって引き起こされるトンネル絶縁膜の劣化を抑制することができる。
【００３２】
（第２実施形態）
次に、本発明の第２実施形態による不揮発性半導体記憶装置を図１２に示す。本実施形態の不揮発性半導体記憶装置は、ドーピングされたポリシリコンなどからなる制御ゲートと、シリコン酸化膜などからなる層間絶縁膜を多重に堆積させた積層構造を有するＭＯＮＯＳ型の半導体メモリあって、複数のメモリセルを備えている。
【００３３】
本実施形態の不揮発性半導体記憶装置は、図示しない基板上に、ドーピングされたポリシリコンなどからなる制御ゲート２０２と、シリコン酸化膜などからなる層間絶縁膜２０３とを多重に堆積させた積層構造２００を有している（図１２）。この積層構造２００には、積層方向に沿って設けられた開口２０４が設けられている。この開口２０４の内壁に高誘電率絶縁膜またはシリコン酸化膜からなるブロック絶縁膜２０５が形成されている。開口２０４の内壁に形成されたブロック絶縁膜２０５の内側（積層構造２００と反対側）の表面を覆うように電荷トラップ膜２０６となるシリコン窒化膜が形成されている。シリコン窒化膜２０６の内側（ブロック絶縁膜２０５と反対側）の表面を覆うように金属酸化膜２０７、例えばＡｌ２Ｏ３膜が形成されている。この金属酸化膜２０７の内側（シリコン窒化膜２０７と反対側）の表面を覆うようにトンネル絶縁膜２０８が形成されている。第１実施形態と同様に、金属酸化膜２０７は非常に薄く、トンネル絶縁膜２０８と、電荷トラップ膜２０６との界面のトンネル絶縁膜２０８側の領域（界面領域）に形成され、この界面領域２０７に金属原子を含み、この金属原子がトンネル絶縁膜２０８の酸素と結合している。したがって、金属酸化膜２０７はトンネル絶縁膜２０８に含まれる。なお、このトンネル絶縁膜２０８は、シリコン酸化膜の単層であってもよいし、シリコン酸窒化膜の単層でもよい。ただし、シリコン酸窒化膜の単層である場合には、膜厚方向に窒素の濃度分布を有していてもよく、後述する半導体層２０８との界面または電荷トラップ膜２０６との界面に窒素が含まれない領域があってもよい。トンネル絶縁膜２０８の内側（金属酸化膜２０７と反対側）の表面を覆うようにチャネルとなる半導体層２０９が形成されている。なお、金属酸化膜２０７としては、電荷トラップ膜２０６からトンネル絶縁膜２０８の方向にダイポールを形成する材料、すなわち、電荷トラップ膜２０６側に正の電荷が存在し、トンネル絶縁膜２０８側に負の電荷が存在する材料、例えばＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＭｇＯのグループから選択された材料が用いられる。すなわち、金属酸化膜２０７としては、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｍｇのグループから選択された一つの元素を含んでいる。なお、金属酸化膜２０７の膜厚は、第１実施形態の場合と同様に、０より大きく、金属酸化膜２０７を構成する材料の格子定数未満であることが好ましい。
【００３４】
このように構成された本実施形態の不揮発性半導体記憶装置は３次元構造を有する半導体記憶装置であって、第１実施形態と同様に、トンネル絶縁膜２０８と、電荷トラップ膜２０６との間に金属酸化膜２０７が設けられているので、トンネル絶縁膜２０８と金属酸化膜２０８との界面にダイポールが発生する。これにより、第１実施形態と同様に、電子の放出による消去が促進され、トンネル絶縁膜の劣化を抑制することができる。
【００３５】
第１および第２実施形態においては、金属酸化膜４の膜厚は、０より大きく、金属酸化膜４を構成する材料の格子定数未満であった。すなわち、金属酸化膜４は、トンネル絶縁膜３と、電荷トラップ膜５との界面のトンネル絶縁膜３側の界面領域４であって、この界面領域４に金属原子を含み、この金属原子がトンネル絶縁膜３の酸素と結合しダイポールを形成している。すなわち、トンネル絶縁膜３と電荷トラップ膜５との界面に、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｍｇのグループから選択された少なくとも一つの金属原子が存在し、この金属原子が電荷トラップ膜５に拡散していてもよい。
【００３６】
また、本実施形態においては、３次元構造を有する不揮発性半導体記憶装置について説明したが、例えば、フィン型不揮発性半導体記憶層、ナノワイヤー型不揮発性半導体記憶装置、特開２００７−２６６１４３号公報に記載された不揮発性半導体記憶装置、またはR.Katsumata et al.,2009 VLSIsymp.p136に示す３次元に積層された不揮発性半導体記憶装置にも適用することができる。
【符号の説明】
【００３７】
１  半導体層
２ａ  ソース領域
２ｂ  ドレイン領域
３  トンネル絶縁膜
４  金属酸化膜（界面領域）
５  電荷トラップ膜
６  ブロック絶縁膜
７  制御ゲート電極
８  スペーサ膜
１０  メモリセル
２００  積層構造
２０２  制御ゲート
２０３  層間絶縁膜
２０４  開口
２０５  ブロック絶縁膜
２０６  電荷トラップ膜
２０７  金属酸化膜
２０８  トンネル絶縁膜
２０９  半導体層（チャネル）
【図１】
2011055433.tif 000007
【図２】
2011055433.tif 000008
【図３】
2011055433.tif 000009
【図４】
2011055433.tif 000010
【図５】
2011055433.tif 000011
【図６】
2011055433.tif 000012
【図７】
2011055433.tif 000013
【図８】
2011055433.tif 000014
【図９】
2011055433.tif 000015
【図１０】
2011055433.tif 000016
【図１１】
2011055433.tif 000017
【図１２】
2011055433.tif 000018
【手続補正書】
【提出日】平成22年5月26日(2010.5.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に形成され、酸化シリコンまたは酸窒化シリコンを含む単層膜からなる第１絶縁膜と、
前記第１絶縁膜上に形成された電荷トラップ膜と、
前記電荷トラップ膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された制御ゲート電極と、
を備え、前記第１絶縁膜と前記電荷トラップ膜との界面に、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＭｇＯのグループから選択された化学量論的組成の金属酸化物が存在し、前記電荷トラップ膜は前記金属酸化物とは異なる材料であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記トンネル絶縁膜の界面領域における前記金属酸化物の金属原子の面密度は、前記金属原子がＨｆの場合は１．３×１０１５ａｔｏｍｉｃ／ｃｍ２未満であり、Ｍｇの場合は２．２×１０１５ａｔｏｍｉｃ／ｃｍ２未満であり、Ｔｉの場合は２．９×１０１５ａｔｏｍｉｃ／ｃｍ２未満であり、Ｚｒの場合は１．５×１０１５ａｔｏｍｉｃ／ｃｍ２未満であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１絶縁膜はシリコン酸化膜であり、膜厚が１．８ｎｍ以上５ｎｍ未満であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第１絶縁膜はシリコン酸窒化膜であり、このシリコン酸窒化膜の窒素濃度が２０ａｔ％未満であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記電荷トラップ膜はシリコン窒化膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記電荷トラップ膜はハフニアであり、前記金属酸化物の金属原子はＡｌ、Ｚｒ、Ｔｉのグループから選択されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【手続補正書】
【提出日】平成24年4月17日(2012.4.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に形成され、酸化シリコンまたは酸窒化シリコンを含む単層膜からなる第１絶縁膜と、
前記第１絶縁膜上に形成された電荷トラップ膜と、
前記電荷トラップ膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された制御ゲート電極と、
を備え、前記第１絶縁膜と前記電荷トラップ膜との界面に、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＭｇＯのグループから選択された化学量論的組成の金属酸化物が存在し、前記電荷トラップ膜は前記金属酸化物とは異なる材料であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記トンネル絶縁膜の界面領域における前記金属酸化物の金属原子の面密度は、前記金属原子がＨｆの場合は１．３×１０１５ａｔｏｍｉｃ／ｃｍ２未満であり、Ｍｇの場合は２．２×１０１５ａｔｏｍｉｃ／ｃｍ２未満であり、Ｔｉの場合は２．９×１０１５ａｔｏｍｉｃ／ｃｍ２未満であり、Ｚｒの場合は１．５×１０１５ａｔｏｍｉｃ／ｃｍ２未満であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１絶縁膜はシリコン酸化膜であり、膜厚が１．８ｎｍ以上５ｎｍ未満であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第１絶縁膜はシリコン酸窒化膜であり、このシリコン酸窒化膜の窒素濃度が２０ａｔ％未満であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記電荷トラップ膜はシリコン窒化膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記電荷トラップ膜はハフニアであり、前記金属酸化物の金属原子はＡｌ、Ｚｒ、Ｔｉのグループから選択されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【手続補正書】
【提出日】平成24年6月6日(2012.6.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に設けられ、酸化シリコンまたは酸窒化シリコンを含む単層膜からなる第１絶縁膜と、
前記第１絶縁膜上に設けられた電荷トラップ膜と、
前記電荷トラップ膜上に設けられた第２絶縁膜と、
前記第２絶縁膜上に設けられた制御ゲート電極と、
を備え、前記第１絶縁膜と前記電荷トラップ膜との界面に、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＭｇＯのグループから選択された化学量論的組成の金属酸化物が存在し、前記電荷トラップ膜は前記金属酸化物とは異なる材料であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１絶縁膜の界面領域における前記金属酸化物の金属原子の面密度は、前記金属原子がＨｆの場合は１．３×１０１５ａｔｏｍｉｃ／ｃｍ２未満であり、Ｍｇの場合は２．２×１０１５ａｔｏｍｉｃ／ｃｍ２未満であり、Ｔｉの場合は２．９×１０１５ａｔｏｍｉｃ／ｃｍ２未満であり、Ｚｒの場合は１．５×１０１５ａｔｏｍｉｃ／ｃｍ２未満であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１絶縁膜はシリコン酸化膜であり、膜厚が１．８ｎｍ以上５ｎｍ未満であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第１絶縁膜はシリコン酸窒化膜であり、このシリコン酸窒化膜の窒素濃度が２０ａｔ％未満であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記電荷トラップ膜はシリコン窒化膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記電荷トラップ膜はハフニアであり、前記金属酸化物の金属原子はＡｌ、Ｚｒ、Ｔｉのグループから選択されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
制御ゲートおよび層間絶縁膜が交互に積層され積層方向に開口を有する積層構造と、
前記開口の内壁に沿って設けられた第１絶縁膜と、
前記積層構造と反対側に位置する、前記第１絶縁膜の内側の表面に沿って設けられた電荷トラップ膜と、
前記第１絶縁膜と反対側に位置する、前記電荷トラップ膜の内側の表面に沿って設けられた第２絶縁膜と、
前記電荷トラップ膜と反対側に位置する、前記第２絶縁膜の内側の表面を覆うように設けられた半導体層と、
を備え、前記第２絶縁膜と前記電荷トラップ膜との界面に、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＭｇＯのグループから選択された化学量論的組成の金属酸化物が存在し、前記電荷トラップ膜は前記金属酸化物とは異なる材料であることを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記第２絶縁膜の界面領域における前記金属酸化物の金属原子の面密度は、前記金属原子がＨｆの場合は１．３×１０１５ａｔｏｍｉｃ／ｃｍ２未満であり、Ｍｇの場合は２．２×１０１５ａｔｏｍｉｃ／ｃｍ２未満であり、Ｔｉの場合は２．９×１０１５ａｔｏｍｉｃ／ｃｍ２未満であり、Ｚｒの場合は１．５×１０１５ａｔｏｍｉｃ／ｃｍ２未満であることを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記第２絶縁膜はシリコン酸化膜であり、膜厚が１．８ｎｍ以上５ｎｍ未満であることを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項１０】
前記第２絶縁膜はシリコン酸窒化膜であり、このシリコン酸窒化膜の窒素濃度が２０ａｔ％未満であることを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項１１】
前記電荷トラップ膜はシリコン窒化膜であることを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項１２】
前記電荷トラップ膜はハフニアであり、前記金属酸化物の金属原子はＡｌ、Ｚｒ、Ｔｉのグループから選択されることを特徴とする請求項７記載の不揮発性半導体記憶装置。
【国際調査報告】
2011055433.tif 000019
2011055433.tif 000020
2011055433.tif 000021
2011055433.tif 000022