(57)【要約】  可変イコライザ回路１００は、通信相手のデバイスから伝送線路３を介して受けた信号をイコライジングする。第１抵抗Ｒ１は、出力端子Ｐ２と固定電圧端子Ｐｖｓｓの間に設けられ、その抵抗値が可変に構成される。第１キャパシタＣ１は、出力端子Ｐ２と固定電圧端子Ｐｖｓｓの間に、第１抵抗Ｒ１と並列に設けられ、その容量値が可変に構成される。第２抵抗Ｒ２は、入力端子Ｐ１と出力端子Ｐ２の間に設けられる。第２キャパシタＣ２は、入力端子Ｐ１と出力端子Ｐ２の間に第２抵抗Ｒ２と並列に設けられる。シャント抵抗Ｒｓは、入力端子Ｐ１から固定電圧端子Ｐｖｓｓに至る第１キャパシタＣ１および第２キャパシタＣ２を含む経路上に設けられる。
2011121658.tif 000002
【特許請求の範囲】
【請求項１】
通信相手のデバイスから伝送線路を介して受けた信号をイコライジングする可変イコライザ回路であって、
前記伝送線路と接続される入力端子と、
出力端子と、
前記出力端子と固定電圧端子の間に設けられ、その抵抗値が可変に構成される第１抵抗と、
前記出力端子と前記固定電圧端子の間に、前記第１抵抗と並列に設けられ、その容量値が可変に構成される第１キャパシタと、
前記入力端子と前記出力端子の間に設けられた第２抵抗と、
前記入力端子と前記出力端子の間に前記第２抵抗と並列に設けられた第２キャパシタと、
前記入力端子から前記固定電圧端子に至る前記第１キャパシタおよび前記第２キャパシタを含む経路上に設けられたシャント抵抗と、
を備えることを特徴とする可変イコライザ回路。
【請求項２】
前記シャント抵抗は、
前記第２抵抗および前記第２キャパシタの共通に接続された一端と前記入力端子の間に設けられた第３抵抗を含むことを特徴とする請求項１に記載の可変イコライザ回路。
【請求項３】
前記シャント抵抗は、
前記第１抵抗と並列な経路上に、前記第１キャパシタと直列に設けられた第４抵抗を含むことを特徴とする請求項１または２に記載の可変イコライザ回路。
【請求項４】
前記出力端子の電圧レベルをシフトするレベルシフタをさらに備えることを特徴とする請求項１から３のいずれかに記載の可変イコライザ回路。
【請求項５】
前記レベルシフタは、
第１電圧を発生する電圧源と、
前記電圧源と前記出力端子の間に設けられた第５抵抗と、
を含むことを特徴とする請求項４に記載の可変イコライザ回路。
【請求項６】
前記レベルシフタは、
第１固定電圧が印加される第１固定電圧端子と、
前記第１固定電圧と異なる第２固定電圧が印加される第２固定電圧端子と、
前記第１固定電圧端子と前記出力端子の間に設けられた第１可変抵抗と、
前記第２固定電圧端子と前記出力端子の間に設けられた第２可変抵抗と、
を含むことを特徴とする請求項４に記載の可変イコライザ回路。
【請求項７】
通信相手のデバイスから伝送線路を介して受けた信号をイコライジングする可変イコライザ回路であって、
前記伝送線路と接続される入力端子と、
出力端子と、
前記出力端子と固定電圧端子の間に設けられ、その容量値が可変に構成される第１キャパシタと、
前記入力端子と前記出力端子の間に設けられた第２抵抗と、
前記入力端子と前記出力端子の間に前記第２抵抗と並列に設けられた第２キャパシタと、
前記入力端子から前記固定電圧端子に至る前記第１キャパシタおよび前記第２キャパシタを含む経路上に設けられたシャント抵抗と、
前記出力端子の電圧レベルをシフトするレベルシフタであって、前記出力端子と固定電圧端子間の抵抗成分が可変に構成されるレベルシフタと、
を備えることを特徴とする可変イコライザ回路。
【請求項８】
前記シャント抵抗は、
前記出力端子と前記固定電圧端子の間に、前記第１キャパシタと直列に設けられた第４抵抗を含むことを特徴とする請求項７に記載の可変イコライザ回路。
【請求項９】
前記シャント抵抗は、
前記第２抵抗および前記第２キャパシタの共通に接続された一端と前記入力端子の間に設けられた第３抵抗を含むことを特徴とする請求項７または８に記載の可変イコライザ回路。
【請求項１０】
前記レベルシフタは、
第１固定電圧が印加される第１固定電圧端子と、
前記第１固定電圧と異なる第２固定電圧が印加される第２固定電圧端子と、
前記第１固定電圧端子と前記出力端子の間に設けられた第１可変抵抗と、
前記第２固定電圧端子と前記出力端子の間に設けられた第２可変抵抗と、
を含むことを特徴とする請求項７から９のいずれかに記載の可変イコライザ回路。
【請求項１１】
被試験デバイスから伝送線路を介して信号を受信し、前記被試験デバイスを検査する試験装置であって、
前記被試験デバイスからの信号をイコライジングする請求項１から１０のいずれかに記載の可変イコライザ回路と、
前記可変イコライザ回路の出力信号を受ける受信回路と、
を備えることを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号をイコライジングするイコライザ回路に関する。
【背景技術】
【０００２】
半導体デバイスの製造後に、その半導体デバイスが正常に動作するかを試験する目的で半導体試験装置（以下、単に試験装置ともいう）が利用される。試験装置は、ＤＵＴ（被試験デバイス）から出力される信号（被試験信号）を受け、それを期待値と比較することによりＤＵＴの良否（Pass/Fail）を判定したり、被試験信号の振幅マージンやタイミングマージンを測定したりする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６，９３７，０５４Ｂ２号明細書
【特許文献２】米国特許第７，３９４，３３１Ｂ２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
試験装置の受信回路とＤＵＴの間は、伝送線路やコネクタを介して電気的に接続されるのが一般的である。伝送線路やコネクタのインピーダンスの特性インピーダンスＺｏ（たとえば５０Ω）は、接続される回路ブロックとインピーダンス整合がとれるように設計されているため、理想的にはこれらを経由することによる波形歪みは生じないはずである。しかしながら現実的にはすべての帯域においてインピーダンス整合をとることは不可能であるため、伝送線路等は望ましくないフィルタとなって伝送線路等は被試験信号の波形を歪ませる。つまり、ＤＵＴから出力された波形は良好であったとしても、試験装置の受信回路に到達する波形は歪んだものとなり、ＤＵＴ本来の性能を測定することができない。【０００５】
伝送線路等に起因する被試験信号の波形歪みは、試験装置の受信回路（たとえばコンパレータ）の前段に被試験信号の歪みを補償するためのイコライザ回路を設けることで改善できる。たとえば特許文献１には、差動アンプと一体化されたイコライザ回路が開示されている。また特許文献２には、ＬＲＣを用いたパッシブイコライザが開示されている。【０００６】
本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、従来とは異なるアプローチによりイコライジング量を調節可能な可変イコライザ回路の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、通信相手のデバイスから伝送線路を介して受けた信号をイコライジングする可変イコライザ回路に関する。可変イコライザ回路は、伝送線路と接続される入力端子と、出力端子と、出力端子と固定電圧端子の間に設けられ、その抵抗値が可変に構成される第１抵抗と、出力端子と固定電圧端子の間に、第１抵抗と並列に設けられ、その容量値が可変に構成される第１キャパシタと、入力端子と出力端子の間に設けられた第２抵抗と、入力端子と出力端子の間に第２抵抗と並列に設けられた第２キャパシタと、入力端子から固定電圧端子に至る第１キャパシタおよび第２キャパシタを含む経路上に設けられたシャント抵抗と、を備える。【０００８】
本発明の別の態様もまた、通信相手のデバイスから伝送線路を介して受けた信号をイコライジングする可変イコライザ回路に関する。この可変イコライザ回路は、伝送線路と接続される入力端子と、出力端子と、出力端子と固定電圧端子の間に設けられ、その容量値が可変に構成される第１キャパシタと、入力端子と出力端子の間に設けられた第２抵抗と、入力端子と出力端子の間に第２抵抗と並列に設けられた第２キャパシタと、入力端子から固定電圧端子に至る第１キャパシタおよび第２キャパシタを含む経路上に設けられたシャント抵抗と、出力端子の電圧レベルをシフトするレベルシフタであって、出力端子と固定電圧端子間の抵抗成分が可変に構成されるレベルシフタと、を備える。【０００９】
これらの態様のイコライジング回路は、入力された信号の高域成分を強調する高域強調フィルタ（エンファシスフィルタ）として機能し、ブースト量と時定数を調節できるという利点がある。また半導体チップに半導化可能であり、インダクタを用いないため実装面積が小さく、振動的な振る舞いが発生しないという利点がある。【００１０】
本発明のさらに別の態様は、被試験デバイスから伝送線路を介して信号を受信し、被試験デバイスを検査する試験装置に関する。この試験装置は、被試験デバイスからの信号をイコライジングする上述のいずれかの態様の可変イコライザ回路と、可変イコライザ回路の出力信号を受ける受信回路と、を備える。
この態様によれば、被試験デバイスから出力された信号を、伝送線路等に起因する歪みを補正した上で試験することができる。【００１１】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１２】
本発明のある態様によれば、波形歪みを補償できる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態に係る可変イコライザ回路を備える試験装置の構成を示す回路図である。
【図２】図２（ａ）〜（ｃ）は、可変抵抗および可変容量の構成例を示す回路図である。
【図３】図３（ａ）〜（ｃ）は、レベルシフタの構成例を示す回路図である。
【図４】比較技術に係る可変イコライザ回路の構成を示す回路図である。
【図５】図１の可変イコライザ回路の単純化された回路図である。
【図６】静的な状態における可変イコライザ回路の等価回路図である。
【図７】図７（ａ）、（ｂ）は、図１の可変イコライザ回路のシミュレーション波形図である。
【図８】第１の変形例に係る可変イコライザ回路の構成を示す回路図である。
【図９】第２の変形例に係る可変イコライザ回路の構成を示す回路図である。
【図１０】第４の変形例に係る可変イコライザ回路の構成を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１５】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１６】
図１は、実施の形態に係る可変イコライザ回路１００を備える試験装置２の構成を示す回路図である。
【００１７】
試験装置２は、ＤＵＴ１と伝送線路３を介して接続されており、ＤＵＴ１から出力される信号にもとづきＤＵＴ１の良否を判定したり、不良箇所を特定する。ＤＵＴ１は、ドライバＤｒと出力抵抗Ｒｕを含む。ドライバＤｒ１は、出力抵抗Ｒｕを介して伝送線路３の一端に被試験信号Ｖｕを印加する。
【００１８】
終端器６は、終端ドライバＤｒ２および終端抵抗Ｒｄを含む。終端ドライバＤｒ２は、伝送線路３の他端に終端抵抗Ｒｄを介して終端電圧Ｖｄを印加する。終端器６は、ＤＵＴ１に対して信号を出力する送信回路（ドライバ）として機能してもよい。
【００１９】
受信回路８は、ＤＵＴ１から出力される被試験信号Ｖｕを受ける。たとえば受信回路８は、コンパレータやバッファである。試験装置２は、受信回路８において受信された被試験信号を、期待値と比較することによりＤＵＴ１の良否を判定する。あるいは試験装置２は、被試験信号の振幅マージン、タイミングマージンを測定する。
【００２０】
このような試験システムにおいて、ＤＵＴ１から出力される被試験信号は、伝送線路３あるいは図示しないコネクタなど（以下伝送線路等という）を経由する際に、波形が歪む。この波形歪みを補償するために、試験装置２は、受信回路８の前段に設けられた可変イコライザ回路１００を備える。
【００２１】
以下、可変イコライザ回路１００の具体的な構成を説明する。
可変イコライザ回路１００は、入力端子Ｐ１に入力された通信相手のＤＵＴ１からの信号Ｖａをイコライジングし、同時に減衰（アネテーション）して出力端子Ｐ２を介して受信回路８に出力する。
【００２２】
可変イコライザ回路１００は、イコライジング部１０と、レベルシフタ２０を備える。
イコライジング部１０は、第１抵抗Ｒ１、第２抵抗Ｒ２、第１キャパシタＣ１、第２キャパシタＣ２、少なくともひとつのシャント抵抗Ｒｓを備える。
【００２３】
第１抵抗Ｒ１はその抵抗値が可変に構成される可変抵抗であって、出力端子Ｐ２と固定電圧端子（接地端子）の間に設けられる。第１キャパシタＣ１は、その容量値が可変に構成される可変容量であって、出力端子Ｐ２と接地端子の間に、第１抵抗Ｒ１と並列に設けられる。第２抵抗Ｒ２は、入力端子Ｐ１と出力端子Ｐ２の間に設けられる。第２キャパシタＣ２は、入力端子Ｐ１と出力端子Ｐ２の間に、第２抵抗Ｒ２と並列に設けられる。
【００２４】
少なくともひとつのシャント抵抗Ｒｓは、入力端子Ｐ１から接地端子に至る第１キャパシタＣ１および第２キャパシタＣ２を含む経路上に設けられる。図１には、シャント抵抗Ｒｓとして第３抵抗Ｒ３および第４抵抗Ｒｃが示される。
【００２５】
第３抵抗Ｒ３は、第２抵抗Ｒ２および第２キャパシタＣ２の共通に接続された一端（Ｎ１）と入力端子Ｐ１の間に設けられる。第３抵抗Ｒ３の抵抗値は、伝送線路３の特性インピーダンス（５０Ω）よりも十分に大きく、たとえば特性インピーダンスの５倍〜１０倍程度とすることが望ましい。第３抵抗Ｒ３の抵抗値を特性インピーダンスよりも大きくすることにより、可変イコライザ回路１００が終端器６とＤＵＴ１の間のインピーダンス整合に及ぼす影響を低減することができる。
【００２６】
第４抵抗Ｒｃは、第１抵抗Ｒ１と並列な経路上に、第１キャパシタＣ１と直列に設けられる。
【００２７】
図２（ａ）〜（ｃ）は、可変抵抗および可変容量の構成例を示す回路図である。図２（ａ）は第１抵抗Ｒ１の構成例を示す。第１抵抗Ｒ１は、第１端子Ｐ１１と、第２端子Ｐ１２と、第１端子Ｐ１１と第２端子Ｐ１２の間に直列に設けられた複数の抵抗Ｒ１１〜Ｒ１６と、隣接する抵抗の接続点（タップ）と第２端子Ｐ１２の間に設けられた複数のスイッチＳＷ１１〜ＳＷ１５を備える。複数のスイッチＳＷ１１〜ＳＷ１５のオン、オフ状態を切りかえることにより、第１端子Ｐ１１と第２端子Ｐ１２の間の抵抗値を切りかえることができる。なおスイッチＳＷ１１〜ＳＷ１５は、固定電圧端子（接地端子）側に配置される。なお抵抗Ｒ１の個数は任意である。
【００２８】
図２（ｂ）は第１キャパシタＣ１の構成例を示す。第１キャパシタＣ１は、第１端子Ｐ２１と第２端子Ｐ２２の間に並列に設けられた複数のキャパシタＣ１１〜Ｃ１４を含む。複数のスイッチＳＷ２１〜ＳＷ２４はそれぞれ、複数のキャパシタＣ１１〜Ｃ１４と直列に設けられる。複数のスイッチＳＷ２１〜ＳＷ２４の状態を切りかえることにより、第１端子Ｐ２１と第２端子Ｐ２２の間の容量値を切りかえることができる。スイッチＳＷ２１〜ＳＷ２４も、固定電圧端子（接地端子）側に配置することが望ましい。なお複数のキャパシタＣ１１〜Ｃ１４の個数も任意である。
【００２９】
図２（ｃ）は、図２（ａ）、（ｂ）に利用されるスイッチＳＷ１、ＳＷ２の構成例を示す回路図である。スイッチＳＷは、いわゆるトランスファゲートであり、第１端子Ｐ３１と第２端子Ｐ３２の間に並列に設けられた、ＮチャンネルＭＯＳＦＥＴの第１トランジスタＭ１と、ＰチャンネルＭＯＳＦＥＴの第２トランジスタＭ２と、を備える。第１トランジスタＭ１のゲートには、制御信号Ｓ１が入力され、第２トランジスタＭ２のゲートには、インバータ３２によって反転された制御信号＃Ｓ１が入力される。制御信号Ｓ１に応じて、第１端子Ｐ３１と第２端子Ｐ３２の間の、導通、遮断が切りかえられる。
なお、第１端子Ｐ３１と第２端子Ｐ３２の電圧の関係によっては、ＮチャンネルＭＯＳＦＥＴのみとしてもよいし、ＰチャンネルＭＯＳＦＥＴのみとしてもよい。
【００３０】
なお可変抵抗や可変容量の構成は図２（ａ）〜（ｃ）のそれらには限定されず、それらのトポロジーは、必要な抵抗値や容量値に応じて設計すればよい。
【００３１】
図１に戻る。レベルシフタ２０は、出力端子Ｐ２の電圧レベルをシフトする。受信回路８がコンパレータや差動アンプの場合、その入力電圧範囲は、ある限定された範囲となる。そこでレベルシフタ２０によって、出力端子Ｐ２の電位をコンパレータ等の入力電圧範囲に合致するようにシフトすることにより、高速な、あるいは正確な動作が期待できる。
【００３２】
図３（ａ）〜（ｃ）は、レベルシフタ２０の構成例を示す回路図である。図３（ａ）のレベルシフタ２０は、第１電圧ＶＳＨを発生する電圧源２２と、電圧源２２と出力端子Ｐ２の間に設けられた第５抵抗ＲＳＨと、を含む。このレベルシフタ２０は、第１電圧ＶＳＨを切りかえることにより、レベルシフト量を調節できる。
【００３３】
図３（ｂ）は、レベルシフタの別の構成例を示す回路図である。レベルシフタ２０ａは、第１固定電圧（電源電圧ｖｄｄ）が印加される第１固定電圧端子（電源端子）Ｐｖｄｄと、第１固定電圧（電源電圧ｖｄｄ）とは異なる第２固定電圧（接地電圧ｖｓｓ）が印加される第２固定電圧端子（接地端子）Ｐｖｓｓと、第１固定電圧端子Ｐｖｄｄと出力端子Ｐ２の間に設けられた第１可変抵抗ＲＳＨ１と、第２固定電圧端子Ｐｖｓｓと出力端子Ｐ２の間に設けられた第２可変抵抗ＲＳＨ２と、を含む。
【００３４】
図３（ｂ）のレベルシフタと図３（ａ）のレベルシフタが等価であるとのもと、式（Ａ１）が成り立つ。
ＲＳＨ＝ＲＳＨ１／／ＲＳＨ２
ＶＳＨ＝（ｖｄｄ・ＲＳＨ２＋ｖｓｓ・ＲＳＨ１）／（ＲＳＨ１＋ＲＳＨ２）    …（Ａ１）
ここで「Ｒ１／／Ｒ２」は、並列接続された抵抗Ｒ１、Ｒ２の合成インピーダンスを表す演算子である。
式（Ａ１）を、ＲＳＨ１、ＲＳＨ２について解くと、式（Ａ２）を得る。
ＲＳＨ１＝ＲＳＨ・（ｖｄｄ−ｖｓｓ）／（ＶＳＨ−ｖｓｓ）
ＲＳＨ２＝ＲＳＨ・（ｖｄｄ−ｖｓｓ）／（Ｖｄｄ−ＶＳＨ）    …（Ａ２）
【００３５】
図３（ｃ）は、図３（ｂ）のレベルシフタ２０ａのより具体的な構成を示す回路図である。図３（ｃ）のレベルシフタ２０ａでは、第１可変抵抗ＲＳＨ１、第２可変抵抗ＲＳＨ２として図２（ａ）の可変抵抗が用いられている。
【００３６】
第１可変抵抗ＲＳＨ１および第２可変抵抗ＲＳＨ２において、複数のスイッチＳＷは、それぞれの固定電圧端子Ｐｖｄｄ、Ｐｖｓｓ側に設けることが望ましい。各スイッチＳＷは寄生容量（不図示）を有するところ、スイッチＳＷを固定電圧端子側に設けることにより、出力端子Ｐ２の寄生容量を低減でき、その結果出力端子Ｐ２が接続されたノードを伝搬する信号に及ぼす影響を低減することができる。
【００３７】
図１に戻る。以上が可変イコライザ回路１００の構成である。続いてその動作を説明する。
【００３８】
いま、ＤＵＴ１が試験装置２に対して被試験信号を出力すると、図１の可変イコライザ回路１００の入力端子Ｐ１に入力される。
【００３９】
第２抵抗Ｒ２および第２キャパシタＣ２は、入力端子Ｐ１に入力された信号Ｖａに対してピーキングフィルタとして作用する。第２キャパシタＣ２の容量値Ｃ２は、過補償となるように決定される。
【００４０】
一方、第１抵抗Ｒ１および第１キャパシタＣ１は可変抵抗、可変容量であり、それらを調節することにより、可変イコライザ回路１００全体の特性を調節するように機能する。具体的には第１キャパシタＣ１の容量値Ｃ１によって、第２キャパシタＣ２によって与えられた過補償を抑制することができる。ここで第１キャパシタＣ１と第２キャパシタＣ２の容量値には、Ｃ２＞Ｃ１なる関係が成り立つ。また第１抵抗Ｒ１の抵抗値によって、イコライザのブースト量を制御することができる。
【００４１】
図１に示す試験システムにおいて、試験装置のユーザは、試験に先立って、ＤＵＴ１から出力された信号が伝送線路３等によって受ける歪み量や歪みの周波数特性を測定もしくは計算することができる。したがってユーザは、第１抵抗Ｒ１および第１キャパシタＣ１の回路定数を、伝送線路３等に起因する歪みをキャンセルするように決定することができる。
【００４２】
イコライジング部１０によって、入力端子Ｐ１に入力された信号がイコライジングされ、同時に減衰される。レベルシフタ２０は、イコライジング部１０の出力信号をレベルシフトし、受信回路８へと出力する。
【００４３】
以上が可変イコライザ回路１００の動作である。可変イコライザ回路１００の利点は、比較技術との対比によって明確となる。図４は、比較技術に係る可変イコライザ回路３００の構成を示す回路図である。可変イコライザ回路３００は、イコライジング部３１０、レベルシフタ３２０を含む。イコライジング部３１０は、第３抵抗Ｒ３、可変抵抗である第２抵抗Ｒ２、可変容量である第２キャパシタＣ２を含む。
【００４４】
図４の可変イコライザ回路３００において、第２抵抗Ｒ２を図２（ａ）に示したような可変抵抗で構成すると、スイッチの寄生容量ＣＲ２が信号経路と接地端子間に接続される。同様に第２キャパシタＣ２を図２（ｂ）に示したような可変容量で構成すると、スイッチの寄生容量ＣＣ２が信号経路と接地端子間に接続される。これらの寄生容量ＣＲ２、ＣＣ２は、受信回路８に入力される信号をなまらせるように作用する。すなわち、イコライザ回路の本来の作用を相殺してしまう。これは、回路の応答速度が低下することを意味する。
【００４５】
これに対して、図１に示す可変イコライザ回路１００では、第２抵抗Ｒ２および第２キャパシタＣ２が固定素子で構成され、第１抵抗Ｒ１および第１キャパシタＣ１が可変素子で構成される。ここで第１抵抗Ｒ１の寄生容量ＣＲ１や第１キャパシタＣ１の寄生容量ＣＣ１は、入力端子Ｐ１から出力端子Ｐ２に至る信号経路には直接接続されないため、回路の応答速度を改善することができる。
【００４６】
かかる利点に加えて、可変イコライザ回路１００は以下の利点を有する。
【００４７】
可変イコライザ回路１００は、第１キャパシタＣ１および第１抵抗Ｒ１を調節することにより、ブースト量および時定数を可変とすることができる。
【００４８】
また可変イコライザ回路１００は、抵抗、キャパシタ、トランジスタを含むことから、半導体チップに集積化するのに適した構成となっている。またインダクタを含まないことから、回路面積を小さくでき、振動的な振る舞いをしないという利点がある。
【００４９】
さらに可変イコライザ回路１００は、イコライジングと同時にアテネーションするため、受信回路８に入力される電圧レベルを低下させることができる。したがって受信回路８を、高速で低耐圧のトランジスタを用いて構成できるため、高速な信号を受信することが可能となる。
【００５０】
また第３抵抗Ｒ３を設けることにより、可変イコライザ回路１００が、終端器６とＤＵＴ１のインピーダンス整合に及ぼす影響を小さくできる。さらに第４抵抗Ｒｃを設けることにより、帯域を改善することができる。
【００５１】
続いて、可変イコライザ回路１００を定性的に解析する。
【００５２】
ＤＵＴ１の出力抵抗Ｒｕ、終端器６の終端抵抗Ｒｄおよび伝送線路３の特性インピーダンスＺｏは、インピーダンス整合がとられているとする。このときノードＮ２のインピーダンスは、Ｚｏ／２である。
【００５３】
また、上述したように第３抵抗Ｒ３の抵抗値が特性インピーダンスＺｏより十分高いため、可変イコライザ回路１００が、終端器６とＤＵＴ１のインピーダンス整合に及ぼす影響は無視しうる程度に小さいと仮定する。
【００５４】
図５は、図１の可変イコライザ回路１００の単純化された回路図である。
Ｒ１は、第１抵抗Ｒ１の抵抗値を、Ｒ２は第２抵抗Ｒ２の抵抗値を、Ｒ３は第３抵抗Ｒ３の抵抗値を、Ｒｃは第４抵抗Ｒｃの抵抗値を、Ｃ１は第１キャパシタＣ１の容量値を、Ｃ２は第２キャパシタＣ２の容量値を示す。
【００５５】
まずキルヒホッフの電流則から式（１）を得る。
【数１】
2011121658.tif 000003
【００５６】
各電流は、式（２）〜（６）のように計算される。ここでＧ１＝１／Ｒ１、Ｇ２＝１／Ｒ２、Ｇ３＝１／Ｒ３、ＧＳＨ＝１／ＲＳＨである。ｉｃ１は別途計算する。
【数２】
2011121658.tif 000004
【００５７】
式（１）〜（６）をラプラス変換すると、式（１）’〜（６）’を得る。
【数３】
2011121658.tif 000005
【００５８】
次に、ｉＣ１（ｔ）とｖｃ（ｔ）の関係に注目すると、式（７）を得る。これをラプラス変換すると式（７）’を得る。さらに式（７）’からＶＰ（ｓ）を消去してＩＣ１（ｓ）について解くと、式（８）を得る。
【数４】
2011121658.tif 000006
【００５９】
式（１）’に、式（２）’〜（６）’および式（８）を代入すると、式（９）を得る。
【数５】
2011121658.tif 000007
【００６０】
式（９）の左辺と中辺から、式（１０）を得る。
【数６】
2011121658.tif 000008
【００６１】
ここでｖＡ（ｔ）を式（１１）で表されるステップ関数と定義すると、そのラプラス変換は式（１２）に示すようになる。なお、式（１２）にはＶＡ１の値は現れないが、初期状態の情報は式（１０）のＶＣ（０−）に含まれるため、後の計算で支障はない。さらに時刻ｔ＜０において回路が静的であると仮定すると、式（１３）が成り立つ。
【数７】
2011121658.tif 000009
【００６２】
式（９）の左辺に式（１０）と式（１２）を代入し、式（９）の右辺に式（１３）を代入すれば式（１４）を得る。さらに式（１４）を変形すると式（１５）を得る。
【数８】
2011121658.tif 000010
【００６３】
式（１５）における係数Ａ、Ｔ、Ｕ、Ｐ、Ｑは、式（１５−１）〜（１５−５）に示す通りである。
【数９】
2011121658.tif 000011
【００６４】
式（１５）を式（１６）のように部分分数分解できると仮定して、α、β、γ、ω１、ω２を求める。もしα、β、γ、ω１、ω２のすべてが実数であれば、式（１６）は逆ラプラス変換可能で、時間軸上での応答ｖＣ（ｔ）が求まる。式（１６）のように部分分数分解する根拠は、図１の可変イコライザ回路１００が、抵抗とキャパシタで構成されるため、この回路の応答が振動的でないことにもとづいている。式（１６）を通分すると、式（１７）が得られる。
【００６５】
【数１０】
2011121658.tif 000012
【００６６】
式（１５）と式（１７）は公等的に等しくなければならないため、各項を比較することで式（１８−１）〜（１８−５）を得る。
【数１１】
2011121658.tif 000013
【００６７】
式（１８−１）〜（１８−５）を解くと、式（１９−１）〜（１９−５）を得る。
【数１２】
2011121658.tif 000014
【００６８】
式（１６）を逆ラプラス変換すると式（２０）を得る。
【数１３】
2011121658.tif 000015
【００６９】
式（２０）は、０＜ｔの範囲でしか定義されない。ｔ＜０においては、回路は静的な状態であると考えて、ｖＣ（０−）を計算する。図６は、静的な状態における可変イコライザ回路の等価回路図である。静的な状態では、キャパシタはオープンとみなすことができる。図６と図５では、０＜ｔにおいて、同じ電圧、電流状態となるべきである。したがって図６の回路モデルから、ｖＣ（０−）を計算すると式（２１）を得る。
【数１４】
2011121658.tif 000016
【００７０】
式（２０）と（２１）を時刻ｔ＝０でつなげたものが、式（１１）で表されるステップ入力を与えたときのｖＣ（ｔ）の応答波形である。
【００７１】
続いて減衰率を求める。
ｖＡ（ｔ）が式（１１）に示したステップ関数であれば、ｔ＝∞においても回路は静的であるため、図６を用いて、式（２２）のようにｖＣ（∞）を計算できる。また減衰率ＡＴＴは、式（２３）で与えられる。
【数１５】
2011121658.tif 000017
【００７２】
図７（ａ）、（ｂ）は、図１の可変イコライザ回路１００のシミュレーション波形図である。
図７（ａ）は、第１抵抗Ｒ１の抵抗値Ｒ１を２ｋΩ、４ｋΩ、６ｋΩ、８ｋΩ、１０ｋΩと変化させたときの波形を示す。その他の回路定数は以下の通りである。
Ｒ２＝１．７５ｋΩ
Ｒ３＝２５０Ω
ＲＣ＝２ｋΩ
Ｃ１＝６０ｆＦ
Ｃ２＝３００ｆＦ
第１抵抗Ｒ１の抵抗値Ｒ１を変化させることにより、主としてブースト量が制御できることが確認される。
【００７３】
図７（ｂ）は、第１キャパシタＣ１の容量値Ｃ１を、３０ｆＦ、６０ｆＦ、９０ｆＦ、１２０ｆＦと変化させたときの波形を示す。Ｒ１＝４ｋΩ、その他は上と同様である。第１キャパシタＣ１の容量値Ｃ１を変化させることにより、時定数を制御できることが確認される。
【００７４】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００７５】
（第１の変形例）
図８は、第１の変形例に係る可変イコライザ回路１００ａの構成を示す回路図である。図８の可変イコライザ回路１００ａは、図１の可変イコライザ回路１００からレベルシフタ２０を省略した構成である。この場合でも、式（２）〜（２３）は、ＲＳＨ＝∞とすればそのまま成り立つ。レベルシフトしなくても、可変イコライザ回路１００ａの出力信号が受信回路８の入力電圧範囲に含まれる場合には、レベルシフタ２０を省略することができる。
【００７６】
（第２の変形例）
図９は、第２の変形例に係る可変イコライザ回路１００ｂの構成を示す回路図である。図９の可変イコライザ回路１００ｂは、図１の可変イコライザ回路１００から第４抵抗Ｒｃを省略した構成となっている。この場合、式（２）〜（２３）は、Ｒｃ＝０とすればそのまま成り立つ。
【００７７】
（第３の変形例）
第３の変形例は、図１の可変イコライザ回路１００から第３抵抗Ｒ３を省略した構成である。第２抵抗Ｒ２、第１抵抗Ｒ１、第４抵抗Ｒｃの抵抗値が伝送線路３の特性インピーダンスＺｏに比べて十分に大きい場合、可変イコライザ回路１００はインピーダンス整合に影響を及ぼさないため、第３抵抗Ｒ３を省略することができる。
【００７８】
（第４の変形例）
図１０は、第４の変形例に係る可変イコライザ回路１００ｃの構成を示す回路図である。図１０の可変イコライザ回路１００ｃは、図１の可変イコライザ回路１００から第１抵抗Ｒ１を省略し、その代わりにレベルシフタ２０ｃの抵抗ＲＳＨを可変とした構成を有する。レベルシフタ２０ｃは、出力端子Ｐ２と固定電圧端子（接地端子もしくは電源端子）間の抵抗成分ＲＳＨが可変に構成される。この場合、式（２）〜（２３）は、Ｒ１＝∞とすればそのまま成り立つ。
【００７９】
ここで説明したいくつかの変形例は、別の変形例と組み合わせが可能である。
たとえば第１の変形例は、第２、第３の変形例と組み合わせることが可能である。
たとえば第２の変形例は、第１、第３、第４の変形例と組み合わせることが可能である。
たとえば第３の変形例は、第１、第２、第４の変形例と組み合わせることが可能である。
たとえば第４の変形例は、第２、第３の変形例と組み合わせることが可能である。
当業者には、本発明の効果を損なわない範囲において、さまざまな組み合わせ、変形例が存在することが理解される。
【００８０】
また実施の形態では、可変イコライザ回路１００を試験装置２に利用する場合を説明したが、可変イコライザ回路１００の用途はそれに限定されず、可変イコライザ回路は、外部からの信号を受けるさまざまなデバイスに利用することが・できる。
【００８１】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８２】
１００…可変イコライザ回路、Ｐ１…入力端子、Ｐ２…出力端子、１…ＤＵＴ、２…試験装置、３…伝送線路、６…終端器、８…受信回路、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｃ１…第１キャパシタ、Ｃ２…第２キャパシタ、Ｒｓ…シャント抵抗、Ｒ３…第３抵抗、Ｒｃ…第４抵抗、１０…イコライジング部、２０…レベルシフタ。
【産業上の利用可能性】
【００８３】
本発明は、電気通信に利用できる。
【図１】
2011121658.tif 000018
【図２】
2011121658.tif 000019
【図３】
2011121658.tif 000020
【図４】
2011121658.tif 000021
【図５】
2011121658.tif 000022
【図６】
2011121658.tif 000023
【図７】
2011121658.tif 000024
【図８】
2011121658.tif 000025
【図９】
2011121658.tif 000026
【図１０】
2011121658.tif 000027
【国際調査報告】
2011121658.tif 000028
2011121658.tif 000029