(57)【要約】  本発明は、メインアナログデジタル変換器と参照用アナログデジタル変換器により構成される高サンプルレートかつ高分解能のデジタルキャリブレーション型アナログデジタル変換器において、消費電力を低減することを課題とし、フロントエンドのサンプルアンドホールド回路を取り除き、その代わり、メインアナログデジタル変換器と参照用アナログデジタル変換器のサンプリングクロック間のスキューによる影響を、スキュー補正部でポストキャリブレーションすることで補償するデジタルキャリブレーション型アナログデジタル変換器の構成を解決手段として提供する。
2011039859.tif 000002
【特許請求の範囲】
【請求項１】
入力に並列接続された高速低精度のメインアナログデジタル変換器と、
低速高精度の参照用アナログデジタル変換器と、
前記メインアナログデジタル変換器の出力に接続されたデジタルの線形性補正部と、
前記線形性補正部に接続されたデジタルのスキュー補正部と
を備え、
前記線形性補正部と前記スキュー補正部は、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器の変換出力の差分に基づいて制御され、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器のサンプリングタイミングにスキューがあることを許容する
ことを特徴とするアナログデジタル変換器。
【請求項２】
請求項１において、
前記線形性補正部の出力をアナログデジタル変換出力とする
ことを特徴とするアナログデジタル変換器。
【請求項３】
請求項１において、
前記スキュー補正部の出力をアナログデジタル変換出力とする
ことを特徴とするアナログデジタル変換器。
【請求項４】
請求項１において、
前記線形性補正部における線形性の補正と、前記スキュー補正部におけるスキューの補正とをLMS(Least Mean Square)アルゴリズムで行う
ことを特徴とするアナログデジタル変換器。
【請求項５】
請求項１において、
前記スキュー補正部におけるスキューの補正は、２次以上の補正も行う
ことを特徴とするアナログデジタル変換器。
【請求項６】
請求項１において、
前記線形性補正部における線形性の補正は、２次以上の補正も行う
ことを特徴とするアナログデジタル変換器。
【請求項７】
請求項１において、
前記スキュー補正部におけるスキューの補正を、時間微分器を用いて行う
ことを特徴とするアナログデジタル変換器。
【請求項８】
請求項７において、
前記時間微分器をFIR(Finite Impulse Response)フィルタ構成で実現する
ことを特徴とするアナログデジタル変換器。
【請求項９】
請求項８において、
前記FIR(Finite Impulse Response)フィルタのタップ係数を、サンプリング定理から導出される値に窓関数を乗算した値とする
ことを特徴とするアナログデジタル変換器。
【請求項１０】
請求項５において、
前記スキューの１次の補正に時間微分器を、２次の補正に時間２階微分器を用いる
ことを特徴とするアナログデジタル変換器。
【請求項１１】
請求項１０において、
前記スキューのｎ次(nは３以上の整数)の補正に時間のn階微分器を用いる
ことを特徴とするアナログデジタル変換器。
【請求項１２】
請求項１において、
前記スキュー補正部におけるスキューの補正を、FIRフィルタによる時間遅延により行う
ことを特徴とするアナログデジタル変換器。
【請求項１３】
請求項１２において、
前記FIRフィルタのタップ係数をLMSアルゴリズムで求める
ことを特徴とするアナログデジタル変換器。
【請求項１４】
請求項１において、
前記メインアナログデジタル変換器として、パイプライン型アナログデジタル変換器を用いる
ことを特徴とするアナログデジタル変換器。
【請求項１５】
請求項１において、
前記メインアナログデジタル変換器として、逐次比較型アナログデジタル変換器を用いる
ことを特徴とするアナログデジタル変換器。
【請求項１６】
請求項１において、
前記メインアナログデジタル変換器として、カスケード型シグマデルタアナログデジタル変換器を用い、
前記カスケード型シグマデルタアナログデジタル変換器は、複数の縦列接続されたシグマデルタ変調器とそれらに後続する各誤差補正部とを含んで構成され、
前記各誤差補正部は、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器の差分に基づいて制御される
ことを特徴とするアナログデジタル変換器。
【請求項１７】
請求項１６において、
前記各誤差補正部は、LMSアルゴリズムにより制御される
ことを特徴とするアナログデジタル変換器。
【請求項１８】
入力に並列接続された高速低精度のメインアナログデジタル変換器と、
低速高精度の参照用アナログデジタル変換器と、
前記メインアナログデジタル変換器の出力に接続されたデジタルの線形性補正部と、
前記線形性補正部に接続されたデジタルのスキュー補正部と
を備えたアナログデジタル変換器を有し、超音波診断装置のプローブ部を構成するアナログフロントエンドに用いられる半導体集積回路装置であって、
前記線形性補正部および前記スキュー補正部は、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器との変換出力の差分に基づいて制御され、かつ、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器とのサンプリングタイミング間に発生するスキューの影響を補償する
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力されたアナログ信号を所定のレートでサンプリングすることによりそのアナログ信号を所定の分解能のデジタル信号に変換して出力するアナログデジタル変換器に関し、特に高いサンプルレートと高い分解能を両立するデジタルキャリブレーション型アナログデジタル変換器、およびそれが他の回路と共に半導体基板上に一体的に形成されて成る半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、複数の高分解能アナログデジタル変換器を並列動作させることで、高サンプルレートかつ高分解能の特性を実現しようとしたタイムインターリーブ型アナログデジタル変換器として、各アナログデジタル変換器の動作クロック間のスキューなどによる影響をデジタルフーリエ変換(DFT)により検出した後、補正部によりその影響をデジタル的に相殺するものがあった（例えば、特許文献１参照）。【０００３】
また、従来、タイムインターリーブ型アナログデジタル変換器として、各アナログデジタル変換器の動作クロック間のスキューをFIRフィルタ処理により補正するものがあった（例えば、特許文献２参照）。【０００４】
また、従来、タイムインターリーブ型アナログデジタル変換器として、各アナログデジタル変換器のクロック間の実際のスキュー量を位相比較回路とデジタルフィルタにより検出し、それに基づいて一方のクロック信号の位相を可変遅延素子により調整することで、クロックスキューをゼロにしようとするものがあった（例えば、特許文献３参照）。【０００５】
また、従来、シングルチャネルのアナログデジタル変換器で高サンプルレートかつ高分解能のアナログデジタル変換器を実現する構成として、メインのアナログデジタル変換器に加えて、補助のアナログデジタル変換器を備え、メインのアナログデジタル変換器がキャリブレーションのために変換処理を定期的に中断している間に、補助のアナログデジタル変換器が変換処理を代行するものがあった（例えば、特許文献４参照）。【０００６】
また、従来、入力に並列に接続されたメインアナログデジタル変換器および参照用アナログデジタル変換器と、そのフロントエンドに接続されたサンプルアンドホールド回路とでアナログ部を構成し、メインアナログデジタル変換器のデジタル出力をデジタルポストキャリブレーションするものがあった（例えば、非特許文献１および２参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第ＷＯ０６／１２６６７２号
【特許文献２】特開２００２-１００９８８号公報
【特許文献３】特開２００８-０１１１８９号公報
【特許文献４】特表２００３-５２７０２７号公報
【非特許文献】
【０００８】
【非特許文献１】高橋友美  他、「新規カスケード型非線形LMSアルゴリズムを用いたフォアグランドキャリブレーションA/D変換器」、第２１回 回路とシステム軽井沢ワークショップ論文集pp. 91-96(2008)
【非特許文献２】T. Oshima (T. Oshima et al., “Fast Nonlinear Deterministic Calibration of Pipelined A/D Converters,” 2008 IEEE Midwest Symposium on circuits and systems (MWSCAS2008), Session C2L-C-1(2008)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
高サンプルレート、高分解能、かつ低消費電力のアナログデジタル変換器は、次世代高度医療用装置、次世代無線／有線通信などに必要な技術である。このような高サンプルレート、高分解能アナログデジタル変換器を実現するために、複数の同一または異なるアナログデジタル変換器を使用する方法がある。【００１０】
図１６は特許文献１に記載された図に基づいて本発明の発明者が独自に作成した図である。同図に示すように、複数の高分解能アナログデジタル変換器を並列動作させることで、高サンプルレート、高分解能を実現可能なタイムインターリーブ型アナログデジタル変換器がある。ただし、一般にタイムインターリーブ型アナログデジタル変換器では、各アナログデジタル変換器の動作クロック間のスキューなどによる影響が実効分解能を劣化させるため、同文献の例では、デジタルフーリエ変換(DFT)により、その影響を検出した後、補正部により、その影響をデジタル的に相殺している。しかし、DFT処理は、多くの計算量を要するため、低消費電力が要求される医療用装置や通信システム用ICチップへの適用よりは、計測器のように、消費電力や実装面積を許容できるシステムに適している。【００１１】
図１７は特許文献２に記載された図に基づいて本発明の発明者が独自に作成した図である。同図の構成は、やはり、タイムインターリーブ型アナログデジタル変換器において、各アナログデジタル変換器の動作クロック間のスキューをFIRフィルタ処理により、補正するものである。しかし、この場合、高精度なスキューの補正を行うためには、多タップ数のFIRフィルタが必要になる問題がある。特に、フィルタ内の各タップ係数を補正量に応じて決める必要があるため、タップ数が多いと補正変数が多いため、その決め方が容易ではない。特許文献２には、具体的なタップ係数の決め方は記載されていないが、例えば、LMS(Least Mean Square)アルゴリズム制御を行った場合、タップ係数の収束結果は大きな信号依存性を持つ。そのため、医療用装置や通信システムのように、入力アナログ信号の振幅や周波数が不規則に変化するシステムよりは、入力信号が比較的定常的なパターンを持つシステムに適している。【００１２】
図１８は特許文献３に記載された図に基づいて本発明の発明者が独自に作成した図である。同図に示すように、やはりタイムインターリーブ型アナログデジタル変換器において、各アナログデジタル変換器のクロック間の実際のスキュー量を位相比較回路とデジタルフィルタにより検出し、それに基づいて、一方のクロック信号の位相を可変遅延素子により調整することで、クロックスキューをゼロとする方法もある。この方法は、可変遅延素子による１遅延ステップ単位が離散的であるため、高精度な補正を行う場合、可変遅延素子の段数が大きくなる。したがって、10bit程度までの分解能を実現するのに適していると考えられる。【００１３】
また、以上の個別に示した問題点に加え、タイムインターリーブ型アナログデジタル変換器は、複数の同じアナログデジタル変換器を必要とするため、面積と消費電力が大きいという問題がある。したがって、非タイムインターリーブ型、すなわち、シングルチャネルのアナログデジタル変換器で実現できるに越したことはない。【００１４】
例えば、図１５は特許文献４に記載された図に基づいて本発明の発明者が独自に作成した図であるが、同文献は、シングルチャネルのアナログデジタル変換器で高サンプルレート、高分解能のアナログデジタル変換器を実現する方法を開示している。このアナログデジタル変換器は、メインのアナログデジタル変換器に加えて、補助のアナログデジタル変換器を備え、メインのアナログデジタル変換器がキャリブレーションのために変換処理を定期的に中断している間に、補助のアナログデジタル変換器が変換処理を代行する方法である。しかし、この方法は、メインのアナログデジタル変換器に与えられるキャリブレーション機会が限られるため、不十分なキャリブレーションになるか、キャリブレーションの収束に長時間を要する。【００１５】
一方、図１９は非特許文献１、非特許文献２に記載された図に基づいて本発明の発明者が独自に作成した図であるが、同図の構成では、入力に並列に接続されたメインアナログデジタル変換器と参照用アナログデジタル変換器、そのフロントエンドに接続されたサンプルアンドホールド回路でアナログ部を構成し、メインアナログデジタル変換器のデジタル出力をデジタルポストキャリブレーションすることで、高サンプルレート高分解能アナログデジタル変換器を実現している。まず、フロントエンドのサンプルアンドホールド回路191が、サンプルレート(fCLK)に等しい周波数の信号に同期して、入力アナログ信号のサンプリングと保持を繰り返す。参照アナログデジタル変換器193とメインアナログデジタル変換器192は、サンプルアンドホールド回路191の出力に保持された電圧値を、それぞれデジタル値に変換して出力する。ここで、メインアナログデジタル変換器192は、周波数fCLKのサンプリングクロックで、参照用アナログデジタル変換器193は、M倍遅い周波数fCLK/Mのサンプリングクロックでアナログデジタル変換を行う。また、両クロックのエッジを合わせることで、両アナログデジタル変換器のサンプリングが同期するようにされている。メインアナログデジタル変換器192のデジタル出力は、デジタル出力生成部193により補正された後、アナログデジタル変換器全体の出力として、出力される。デジタル出力生成部193では、例えば、メインアナログデジタル変換器のデジタル出力Diと重みベクトルWiとの内積演算が行われる。重みベクトルWiは以下のように、例えば、LMSアルゴリズムで求まる。すなわち、デジタル出力生成部193の出力と参照アナログデジタル変換部1910の出力の差をとり、その結果を変換誤差として、それに基づいて現在の重みベクトルWiの値を更新する負帰還ループを形成する。具体的には、負帰還制御にするために、上記変換誤差の符号変換を符号変換部197で行った後、これに、LMSアルゴリズムのステップサイズmWとメインアナログデジタル変換器192の出力Diが乗算され、その乗算出力が、遅延器194と加算器195からなる積分器により積分される。この積分結果がDiに対する上記の重みベクトルWiとして使用される。以上は負帰還ループを形成するため、デジタル出力生成部193の出力が、参照アナログデジタル部1910の出力と等しくなるまで、すなわち、重みWiが、適切な値になるまで自動的に更新される。その結果、アルゴリズムの収束後、デジタル出力生成部193の出力に、メインアナログデジタル変換器191のサンプルレートに等しい高サンプルレートで、かつ、参照用アナログデジタル変換器1910の分解能に相当する高分解能のアナログデジタル変換結果を得ることができる。メインアナログデジタル変換器192のアナログ回路部に使用されるオペアンプが、有限利得であったり、非線形特性を持っていても、その影響は、LMSアルゴリズムで求められた適切な重みベクトルWiを用いて線形性補正部12で補正処理を行うことで補償される。したがって、メインアナログデジタル変換器192のオペアンプは高利得を要求されないため、低消費電力化が可能である。一方、参照用アナログデジタル変換器1910は、メインアナログデジタル変換器192よりM倍低速で動作してよいため、使用されるオペアンプは広帯域である必要が無く���やはり低消費電力となる。【００１６】
この方法では、特許文献４の場合と異なり、少ない収束時間で十分なキャリブレーション精度を達成できるが、メインアナログデジタル変換器192と参照用アナログデジタル変換器1910が同じ電圧値をサンプリングすることを前提とするため、両アナログデジタル変換器のサンプリングクロック間のスキューによるサンプリング電圧誤差を避けるには、上記の通り、フロントエンドのサンプルアンドホールド回路1910により、電圧値を一定期間固定する必要がある。特に、次世代高度医療装置や次世代無線／有線通信システムで必要となるアナログデジタル変換器は、50MS/s以上のサンプルレートと10bit以上の分解能を必要とするため、このサンプルアンドホールド回路1910に過大な負荷がかかる。すなわち、サンプルホールド回路の高速動作を達成するためには、使用されるオペアンプが広帯域である必要があり、また、高精度に電圧を保持するためには、オペアンプが高利得である必要があるが、このような広帯域かつ高利得のオペアンプは、非常に大きな消費電力となる、または、物理的に実現不可能だからである。【００１７】
高サンプルレートかつ高分解能のアナログデジタル変換器を実現するために、タイムインターリーブアナログ変換器が考えられるが、大きなチップ面積や消費電力を要する。また、メインアナログデジタル変換器と参照用アナログデジタル変換器を用いたシングルチャネルのデジタルキャリブレーション型アナログデジタル変換器は、面積、消費電力の点で、タイムインターリーブ型アナログデジタル変換器より有利であるが、サンプルレートが50MS/sを超えると、フロントエンドのサンプルアンドホールド回路への要求が厳しくなり、消費電力が増大する。【００１８】
例えば、サンプルアンドホールド回路は、50MS/sのデジタルキャリブレーション型アナログデジタル変換器の場合、全消費電力の1/4程度を占める。また、より高いサンプルレートでは、急速にその全消費電力に占める割合が増加してくると予想される。
【課題を解決するための手段】
【００１９】
本発明の代表的なものの一例を示せば以下の通りである。すなわち、本発明のアナログデジタル変換器は、入力に並列接続された高速低精度のメインアナログデジタル変換器と、低速高精度の参照用アナログデジタル変換器と、前記メインアナログデジタル変換器の出力に接続されたデジタルの線形性補正部と、前記線形性補正部に接続されたデジタルのスキュー補正部とを備え、前記線形性補正部と前記スキュー補正部は、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器の変換出力の差分に基づいて制御され、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器のサンプリングタイミングにスキューがあることを許容することを特徴とする。【００２０】
また、本発明の半導体集積回路装置は、入力に並列接続された高速低精度のメインアナログデジタル変換器と、低速高精度の参照用アナログデジタル変換器と、前記メインアナログデジタル変換器の出力に接続されたデジタルの線形性補正部と、前記線形性補正部に接続されたデジタルのスキュー補正部とを備えたアナログデジタル変換器を有し、超音波診断装置のプローブ部を構成するアナログフロントエンドに用いられる半導体集積回路装置であって、前記線形性補正部および前記スキュー補正部は、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器との変換出力の差分に基づいて制御され、かつ、前記メインアナログデジタル変換器と前記参照用アナログデジタル変換器とのサンプリングタイミング間に発生するスキューの影響を補償することを特徴とする。
【発明の効果】
【００２１】
本発明によれば、高サンプルレート（例えば50MS/s以上）、高分解能（例えば10bit以上）のアナログデジタル変換器を低消費電力で実現できる。
【図面の簡単な説明】
【００２２】
【図１】本発明のアナログデジタル変換器の第１の実施例のブロック構成を示す図である。
【図２】本発明のアナログデジタル変換器の第２の実施例のブロック構成を示す図である。
【図３】図１および図２のスキュー１次補正部13の一構成例の詳細を示す図である。
【図４】図１および図２のスキュー２次補正部14の一構成例の詳細を示すと共にスキュー１次補正部13との接続関係を示す図である。
【図５】図３および図４の時間1階微分器34および時間2階微分器42の少なくとも一方をK+1タップのFIRフィルタで構成した例である本発明のアナログデジタル変換器の第３の実施例を示す図である。
【図６】図１および図２のスキュー１次補正部13に他の一構成例を適用した本発明のアナログデジタル変換器の第４の実施例を示す図である。
【図７】図６のFIRフィルタ61の一構成例を示す図である。
【図８】本発明のアナログデジタル変換器の第５の実施例のブロック構成を示す図である。
【図９】本発明のアナログデジタル変換器の第６の実施例のブロック構成を示す図である。
【図１０】本発明のアナログデジタル変換器の第７の実施例のブロック構成を示す図である。
【図１１】本発明のアナログデジタル変換器の第８の実施例のブロック構成を示す図である。
【図１２】図１０および図１１の1次誤差補正部103の一構成例の詳細を示す図である。
【図１３】図１０および図１１の2次誤差補正部104の一構成例の詳細を示す図である。
【図１４】本発明のアナログデジタル変換器を超音波診断装置のプローブ部に適用した例である第９の実施例のブロック構成を示す図である。
【図１５】従来技術に基づいて本発明に先立って検討したアナログデジタル変換器の一例を示す図である。
【図１６】従来技術に基づいて本発明に先立って検討したアナログデジタル変換器の他の一例を示す図である。
【図１７】従来技術に基づいて本発明に先立って検討したアナログデジタル変換器の更に他の一例を示す図である。
【図１８】従来技術に基づいて本発明に先立って検討したアナログデジタル変換器の更に他の一例を示す図である。
【図１９】従来技術に基づいて本発明に先立って検討したアナログデジタル変換器の更に他の一例を示す図である。
【図２０】図１および図２の線形性補正部12の一構成例の詳細を示す図である。
【発明を実施するための形態】
【００２３】
本発明は、非特許文献１や２に示された構成において、ボトルネックとなるフロントエンドのサンプルアンドホールド回路を取り除き、その代わり、メインアナログデジタル変換器と参照用アナログデジタル変換器のサンプリングクロック間のスキューによる影響を、スキュー補正部でポストキャリブレーションすることで相殺する。スキューの補正は、上記の重みベクトルWiによる補正に後続して行う。また、スキューの影響の高次の補正まで行う。
【００２４】
以下、本発明の各実施例について、図を用いて詳細に説明する。
【実施例１】
【００２５】
図１に、本発明の第１の実施例を示す。アナログ入力は、フロントエンドのサンプルアンドホールド回路を経ずに、直接、メインアナログデジタル変換器11と参照用アナログデジタル変換器15に接続される。メインアナログデジタル変換器11は、周波数fCLKのサンプリングクロックで、参照用アナログデジタル変換器15は、M倍遅い周波数fCLK/Mのサンプリングクロックでアナログデジタル変換を行う。また、両クロックのエッジを合わせることで、両アナログデジタル変換器のサンプリングが出来る限り同期するようにされている。メインアナログデジタル変換器11のデジタル出力は、線形性補正部12において、メインアナログデジタル変換器11のアナログ回路部の劣化に起因する非線形性が補正される。線形性補正部12の出力は、スキュー1次補正部13に入力され、メインアナログデジタル変換器11と参照用アナログデジタル変換器15のサンプリングクロック間のスキューの影響の1次項が補正される。スキュー1次補正部13の出力はスキュー2次補正部14に接続され、スキューの影響の2次項が補正される。これらのスキュー補正により、スキューの影響が取り除かれた信号は、引き算器16により、参照用アナログデジタル変換器15による理想的なアナログデジタル変換出力と比較され、その差分が変換誤差として算出される。この誤差信号は、線形性補正部12やスキュー1次補正部13やスキュー2次補正部14においてLMSアルゴリズムによる制御を行うために、以下のように使用される。まず、線形性補正部12の動作を説明する。図２０に、線形性補正部12の一構成例を示す。本構成と動作は、非特許文献１(図１９)におけるデジタル出力生成部193の説明と同様である。【００２６】
線形性補正部12では、例えば、メインアナログデジタル変換器11のデジタル出力Diと重みベクトルWiとの内積演算が行われる。重みベクトルWiは以下のように、例えば、LMSアルゴリズムで求まる。すなわち、負帰還制御にするために、上記変換誤差の符号変換を符号変換部197で行った後、これに、LMSアルゴリズムのステップサイズmWとメインアナログデジタル変換器11の出力Diが乗算され、その乗算出力が、遅延器194と加算器195からなる積分器により積分される。この積分結果がDiに対する上記の重みベクトルWiとして使用される。【００２７】
次に、スキュー1次補正部13の詳細を図３により説明する。図３は、スキュー1次補正部を構成する一例である。スキュー1次補正部への入力信号は、時間1階微分器34において、時間1階微分される。一方、同入力信号は、時間1階微分器34における遅延を補償するために、遅延器31において所定の時間遅延される。例えば時間1階微分器34が後述するようにK+1タップのFIRフィルタで実現される場合、それによるKサンプル周期分の遅延を補償するために、遅延器31はKサンプル遅延を行う。遅延器31の出力は、メインアナログデジタル変換器11と参照用アナログデジタル変換器15の出力を同期させるために、M倍ダウンサンプラ32でM回に一度ダウンサンプルされる。M倍ダウンサンプラ32の出力は、引き算器33において、乗算器38から供給されるスキュー1次補正信号が減算され、スキューによる影響の1次項が補正された出力が得られる。上記のスキュー1次補正信号は、例えば、以下のようにして、LMSアルゴリズムで求まる。すなわち、上記の変換誤差と、LMSアルゴリズムのステップサイズmskewと時間1階微分器34の出力が乗算器35において乗算され、その乗算出力が、遅延器37と加算器36からなる積分器により積分される。この積分結果がクロックスキューΔtを与えるため、これに、時間1階微分器34の出力を乗算することで、上記のスキュー1次補正信号が得られる。以上により、［数１］による補正がなされる。【００２８】
【数１】
2011039859.tif 000003
【００２９】
以上は負帰還ループを形成するため、スキュー1次補正部13の出力が、参照アナログデジタル部15の出力と等しくなるまで、すなわち、スキューΔtが、適切な値になるまで自動的に更新される。【００３０】
次に、図１のように、例えばスキューの影響の2次補正まで行う場合を説明する。この場合、図４に示す構成で、1次補正と2次補正が行われる。1次補正に関しては、上記と同様であるため、主として2次補正に関して以下に説明する。2次の補正を行うため、入力信号は、時間1階微分器34だけでなく、時間2階微分器42にも接続されている。入力信号は、時間1階微分器34と時間2階微分器42における遅延を補償するために、遅延器31において所定の時間遅延される。例えば時間1階微分器34と時間2階微分器42が後述するようにK+1タップのFIRフィルタで実現される場合、それによるKサンプル周期分の遅延を補償するために、遅延器31はKサンプル遅延を行う。遅延器31の出力は、メインアナログデジタル変換器11と参照用アナログデジタル変換器15の出力を同期させるために、M倍ダウンサンプラ32でM回に一度ダウンサンプルされる。M倍ダウンサンプラ32の出力は、引き算器33において、乗算器38から供給されるスキュー1次補正信号が減算され、スキューによる影響の1次項が補正された出力が得られる。1次補正された出力は、さらに、加算器41において、乗算器46から供給されるスキュー2次補正信号が加算され、スキューによる影響の2次項まで補正された出力が得られる。上記のスキュー2次補正信号は、スキュー1次補正信号と同様に、例えば、以下のようにして、LMSアルゴリズムで求まる。すなわち、上記の変換誤差と、LMSアルゴリズムのステップサイズmskew2と時間2階微分器42の出力が乗算器44において乗算され、その乗算出力が、遅延器42と加算器43からなる積分器により積分される。この積分結果がクロックスキューの2次項Δt2/2を与えるため、これに、時間2階微分器42の出力を乗算することで、上記のスキュー2次補正信号が得られる。以上により、［数２］による2次までの補正がなされる。【００３１】
【数２】
2011039859.tif 000004
【００３２】
これにより、メインアナログデジタル変換器11と参照用アナログデジタル変換器のサンプリングクロック間にスキューが存在する場合でも、その影響はスキュー補正部で補償されるため、線形性補正部12におけるキャリブレーションを正常に遂行させることができる。そのため、フロントエンドのサンプルアンドホールド回路が不要となる。なお、本実施例では、線形性補正部12の出力を、アナログデジタル変換器全体としての出力としている。
【実施例２】
【００３３】
図２に、本発明の第２の実施例を示す。実施例１では、スキュー補正前の線形性補正のみ施された信号を変換出力としたのに対して、本実施例では、スキュー補正後の信号を変換出力としている。上記の通り、スキュー補正自体は、メインアナログデジタル変換器の出力と参照用アナログデジタル変換器の出力の差分を誤差信号とすることを正当化するために必要であるが、変換出力自体には、サンプリングタイミングの絶対位相は要求されないため、このようにスキュー補正前後ともに可能である。実施例1のようにスキュー補正前を変換出力とする利点は、この場合、スキュー補正はキャリブレーションのためだけに使用されるため、図３や図４のスキュー1次補正部、スキュー2次補正部が示す通り、その主たる動作は、fCLK/Mの動作レートで行えばよくなる。これにより、低消費電力化が可能である。一方、本実施例のように、スキュー補正後を変換出力とする場合は、例えば、図４のスキュー1次補正部やスキュー2次補正部において、M倍ダウンサンプラ31を取り除き、乗算器38、乗算器46、加算器33、加算器41がフルレートfCLKで動作する必要がある。しかし、本実施例は、変換誤差を算出する引き算器16への入力を変換出力とするため、その値は常に、参照用アナログデジタル変換器15の出力との平均的な差分が最小となるようになっている。したがって、実装したよりも高次のスキューの影響が顕著な場合や、その他の本キャリブレーションに乗らない未知のアナログ劣化要因がメインアナログデジタル変換器11でおこる場合、本実施例は、実施例１より、高い変換精度を保持できると考えられる。
【実施例３】
【００３４】
本発明の第３の実施例として、図５に、時間1階微分器と時間2階微分器の構成例を示す。時間1階微分器、時間2階微分器ともに、同図で示すK+1タップのFIRフィルタで表される。入力は、遅延器51, 52, 53, 54, 55により、それぞれ、1, 2, 3, K-1, Kサンプル遅延され、入力と各遅延出力は、それぞれ、M倍ダウンサンプラ512, 513, 514, 515, 516, 517に入力され、メインアナログデジタル変換器と参照用アナログデジタル変換器の変換出力が同期するように、M回に一度値が保持される。これらのダウンサンプラの出力は、乗算器56, 57, 58, 59, 510, 511に接続され、それぞれ、タップ係数tap0, tap1, tap2, tap3, tapK-1, tapKが乗算される。全ての乗算出力は、加算器518において足し合わされ、時間1階微分出力または時間2階微分出力となる。【００３５】
時間1階微分器の場合、サンプリング定理から導出される理論的なタップ係数は以下の［数３］および［数４］に示す通りである。【００３６】
【数３】
2011039859.tif 000005
【００３７】
【数４】
2011039859.tif 000006
【００３８】
実際には、有限のタップ数による打切り誤差を緩和するため、例えば、よく知られている窓関数(［数５］を一例とする関数)を乗算して得られる［数６］を最終的なタップ係数として実装してもよい。なお、［数５］は、係数0.54のハミング窓関数の場合の例である。【００３９】
【数５】
2011039859.tif 000007
【００４０】
【数６】
2011039859.tif 000008
【００４１】
また、時間２階微分器を実現するタップ係数は、以下の［数７］および［数８］に示す通りである。【００４２】
【数７】
2011039859.tif 000009
【００４３】
【数８】
2011039859.tif 000010
【実施例４】
【００４４】
図６に、本発明の第４の実施例を示す。本実施例は、実施例１の図３で説明したスキュー1次補正部13において、時間1階微分器34を用いてスキュー1次補正信号を引き算器33で減算するかわりに、信号パスにFIRフィルタ61を用いて、メインアナログデジタル変換器と参照用アナログデジタル変換器のサンプリングクロック間のスキューに相当する時間遅延を行うことで、スキューを補償する場合である。【００４５】
図７に、FIRフィルタ61の構成例を示す。入力は、遅延器71, 72, 73, 74, 75により、それぞれ、1, 2, 3, K-1, Kサンプル遅延され、入力と各遅延出力は、乗算器76, 77, 78, 79, 710, 711に接続され、それぞれ、タップ係数tap0_est, tap1, tap2, tap3, tapK-1, tapKが乗算される。全ての乗算出力は、加算器712において足し合わされ、FIRフィルタ61の出力となる。【００４６】
スキュー補正部(図６)への入力信号は、このFIRフィルタ61により遅延された後、メインアナログデジタル変換器と参照用アナログデジタル変換器の変換出力を同期させるために、M倍ダウンサンプラ32において、M回に一度、値を保持して出力される。FIRフィルタ61における遅延量は、そのタップ係数に応じて定まる。タップ係数は、以下のように例えばLMSアルゴリズムで求めてもよい。すなわち、上記の変換誤差と、LMSアルゴリズムのステップサイズmtap0と、FIRフィルタ61内のタップ0への入力信号tap0_inが、乗算器35において乗算され、その乗算出力が、遅延器37と加算器36からなる積分器により積分される。この積分結果がFIRフィルタ61内のタップ0のタップ係数tap0_estを与える。アルゴリズムが収束した後は、tap0_estは、メインアナログデジタル変換器と参照用アナログデジタル変換器のサンプリングクロック間のクロックスキューの影響を吸収できる値に収束する。なお、このようなLMSアルゴリズムによるタップ係数の推定は、FIRフィルタ61内のタップ0だけでなく、必要に応じて各タップに対して行ってもよい。なお、各タップ係数の最終的な収束値は信号依存性を持ち、本実施例のアナログデジタル変換器は、入力アナログ信号が比較的定常的なパターンを持つようなシステムで有効である。
【実施例５】
【００４７】
図８に、本発明の第５の実施例を示す。本実施例は、以上の実施例において、メインアナログデジタル変換器を、パイプライン型アナログデジタル変換器81として実現する場合の例を示している。パイプライン型アナログデジタル変換器は、MDAC(Multiplying DAC)と呼ばれる単位アナログ回路ブロックを縦列接続した構成である。各MDACは、オペアンプと複数の容量素子で構成され、このオペアンプの低利得や容量素子間の容量値の比精度ミスマッチの影響により、パイプライン型アナログデジタル変換器81のデジタル出力は、未補正状態では非線形となる。線形性補正部82は、これまでの各実施例で述べたように、この非線形性を補正することができる。また、オペアンプが低利得であるだけでなく、非線形性をともなう場合は、線形性補正部82における補正を高次まで拡張することで対応してもよい。また、線形性補正部82において、オペアンプの直流オフセット電圧などに起因する直流オフセット電圧の補正を行ってもよい。
【実施例６】
【００４８】
図９に、本発明の第６の実施例を示す。本実施例は、以上の実施例において、メインアナログデジタル変換器を、逐次比較型アナログデジタル変換器(SAR)91として実現する場合の例を示している。SARは、容量アレーと比較器により構成されるが、容量アレーを構成する容量素子間に、容量値のミスマッチがあると、未補正状態では非線形となる。線形性補正部82は、これまでの各実施例で述べたように、この非線形性を補正することができる。なお、線形性補正部82では、比較器のオフセット電圧などに起因する直流オフセット電圧の補正も行ってもよい。
【実施例７】
【００４９】
図１０に、本発明の第７の実施例を示す。本実施例は、メインアナログデジタル変換器と参照用アナログデジタル変換器を、シグマデルタ型アナログデジタル変換器で実現する場合の例を示している。メインアナログデジタル変換器は、例えば、初段の2次シグマデルタ変調器101と次段の1次シグマデルタ変調器102から構成される3次のカスケード型シグマデルタ変調器として構成される。初段のシグマデルタ変調器101の変換出力には、例えば、1次の誤差補正部103が、次段のシグマデルタ変調器102の変換出力には、例えば、2次の誤差補正部104が接続され、それぞれ誤差の補正を行った後、これらの差分が引き算器105において求められ、入力信号の品質を維持したまま、変調器内部の量子化器で生じる量子化雑音に対して3次のノイズシェーピング特性を施すことができ、その結果として、量子化雑音除去用のLPF1010の出力に、高い分解能の変換出力を得ることができる。この変換出力は、メインパスの初段シグマデルタ変調器101と後述する参照用パスの低速サンプルアンドホールド回路106のサンプリングクロック間のスキューによる影響を補償するために、スキュー補正部1011で補正処理が行われる。この補正処理は、図４で説明したものと同じであるため、説明を省略する。1次誤差補正部103や2次誤差補正部104では、それぞれ、次段シグマデルタ変調器102と初段シグマデルタ変調器101で生じたアナログ回路部の劣化に応じた補正が施される。この劣化要因として、オペアンプの有限利得、オペアンプやスイッチの有限帯域、容量の比精度ミスマッチなどが例えば挙げられる。1次誤差補正部103と2次誤差補正部104における補正量を決定するために、例えば、LMSアルゴリズムを用いることができる。そのための参照変換出力を得るために、アナログ入力信号は、参照用パスにも入力される。すなわち、まず、入力アナログ信号は、fCLK/Mの低速クロックで動作する低速サンプルアンドホールド回路106において、定期的にアナログ電圧値をサンプル＆保持され、その出力は、参照用シグマデルタ変調器107によりアナログデジタル変換される。さらに、LPF2(109)により、参照用シグマデルタ変調器107において高周波領域にノイズシェーピングされた量子化雑音が抑圧され、その出力に高い分解能の参照変換出力が得られる。このようにして得られるメインパスの変換出力と参照変換出力の誤差が、引き算器108において算出され、この変換誤差に基づいて、上記の1次誤差補正部103と2次誤差補正部104は制御される。これにより、初段シグマデルタ変調器101や次段シグマデルタ変調器102のアナログ回路部において劣化が生じても、アルゴリズムの収束後には、その影響を補償する補正を1次誤差補正部103や2次誤差補正部104で実施できるため、高分解能の出力を維持できる。本実施例において、低速サンプルアンドホールド回路106は、アナログ入力信号を帯域制限するために使用される。これにより、LPF2(109)の帯域を狭帯域にできるため、参照用シグマデルタ変調器107の次数や量子化器のビット数を増加させることなく、高い分解能の参照変換出力を供給できる。【００５０】
本実施例においては、図１０の1次誤差補正部103および2次誤差補正部104の具体例として、それぞれ例えば図１２および図１３の構成をとるようにしてもよい。【００５１】
図１２に示す1次誤差補正部103では、まず、入力は遅延器121により１サンプル遅延され、その後、乗算器122により補正係数aを乗算されて出力される。この補正係数aは、例えば、LMSアルゴリズムで求めることができる。すなわち、上記の変換誤差は、負帰還制御とするため、符号反転部126により符号反転された後、LMSアルゴリズムのステップサイズmaと遅延器121の出力信号とともに、乗算器125において乗算され、その乗算出力が、遅延器123と加算器124からなる積分器により積分される。この積分結果が補正係数aを与える。アルゴリズムが収束した後は、補正係数aは、初段シグマデルタ変調器101や次段シグマデルタ変調器102で生じる上記のアナログ的な劣化の影響を吸収できる値に収束する。【００５２】
図１３に示す2次誤差補正部104では、入力信号は、乗算器1311により補正係数b0と乗算される。また、入力信号は、1サンプル遅延器136で1サンプル遅延された後、乗算器137において、補正係数b1と乗算される。さらに、入力信号は、2サンプル遅延器131で遅延された後、乗算器132において、補正係数b2と乗算される。これらの乗算出力は、加算器1315において加算され、出力される。なお、各補正係数b0, b1, b2は、例えば、図１２で説明した補正係数aと同様に、LMSアルゴリズムで求めてもよい。
【実施例８】
【００５３】
図１１に、本発明の第８の実施例を示す。本実施例は、実施例７において、変換出力を、スキュー補正部1011の入力からとるのではなく、スキュー補正部1011の出力からとる。実施例７と実施例８のそれぞれの長所は、実施例２に記述した内容と同様である。【００５４】
本実施例においては、図１１の1次誤差補正部103および2次誤差補正部104の具体例として、それぞれ例えば図１２および図１３の構成をとるようにしてもよい。【００５５】
図１２に示す1次誤差補正部103では、まず、入力は遅延器121により１サンプル遅延され、その後、乗算器122により補正係数aを乗算されて出力される。この補正係数aは、例えば、LMSアルゴリズムで求めることができる。すなわち、上記の変換誤差は、負帰還制御とするため、符号反転部126により符号反転された後、LMSアルゴリズムのステップサイズmaと遅延器121の出力信号とともに、乗算器125において乗算され、その乗算出力が、遅延器123と加算器124からなる積分器により積分される。この積分結果が補正係数aを与える。アルゴリズムが収束した後は、補正係数aは、初段シグマデルタ変調器101や次段シグマデルタ変調器102で生じる上記のアナログ的な劣化の影響を吸収できる値に収束する。【００５６】
図１３に示す2次誤差補正部104では、入力信号は、乗算器1311により補正係数b0と乗算される。また、入力信号は、1サンプル遅延器136で1サンプル遅延された後、乗算器137において、補正係数b1と乗算される。さらに、入力信号は、2サンプル遅延器131で遅延された後、乗算器132において、補正係数b2と乗算される。これらの乗算出力は、加算器1315において加算され、出力される。なお、各補正係数b0, b1, b2は、例えば、図１２で説明した補正係数aと同様に、LMSアルゴリズムで求めてもよい。【００５７】
以上、本発明の各実施例によれば、ボトルネックのサンプルアンドホールド回路が不要となるため、例えば、次世代高度医療装置や次世代無線／有線通信システム等に必要と予測されるサンプルレート50MS/s以上、分解能10bit以上のアナログデジタル変換器を低消費電力で実現できる。
【実施例９】
【００５８】
本発明の第９の実施例を示す。本実施例は、以上のアナログデジタル変換器を例えば、超音波診断装置のプローブ部に適用した場合の例を示している。デジタル信号処理部148で生成されたデジタル信号は、デジタルアナログ変換器147によりアナログ信号に変換され、送信LPF(TLPF)146により波形整形された後、パワーアンプ145により高電圧波形に増幅され、スイッチ部141を介して、超音波信号として発射される。この超音波信号は、被測定物で反射された後、再びスイッチ部141に微弱信号として到来して、まず、低雑音増幅器142で増幅される。さらに、受信LPF(RLPF)143により妨害信号を抑圧した後、アナログデジタル変換器144に入力される。アナログデジタル変換器144の変換出力は、デジタル信号処理部148に伝えられ、必要なデジタル信号処理が施される。本実施例では、このアナログデジタル変換器144として、既に各実施例で説明した、フロントエンドのサンプルアンドホールド回路不要なデジタルキャリブレーション型アナログデジタル変換器を使用する場合を示している。【００５９】
本実施例の超音波診断装置用プローブ部は、デジタル信号処理部148、デジタルアナログ変換器147、送信LPF(TLPF)146、パワーアンプ145、低雑音増幅器142、受信LPF(RLPF)143、およびアナログデジタル変換器144の一部または全部が共通の半導体基板上に一体的に形成されて成る半導体集積回路装置として実現してもよい。そうすることにより、超音波診断装置の更なる小型化が期待される。【００６０】
本実施例によれば、低消費電力で超音波診断装置の分解能（診断画像の解像度等）を確保することが可能となる。超音波診断装置では、低消費電力化が重要であるため、フロントエンドのサンプルホールドを不要とすることで低消費電力化が可能な本発明は有効である。
【符号の説明】
【００６１】
１１  メインアナログデジタル変換器、
１２  線形性補正部、
１３  スキュー1次補正部、
１４  スキュー2次補正部、
１５  参照用アナログデジタル変換器、
１６  引き算器、
３１  遅延器、
３２  Ｍ倍ダウンサンプラ、
３３  引き算器、
３４  時間1階微分器、
３５  乗算器、
３６  加算器、
３７  遅延器、
３８  乗算器、
４１  加算器、
４２  時間2階微分器、
４３  加算器、
４４  乗算器、
４５  遅延器、
４６  乗算器、
５１  遅延器、
５２  遅延器、
５３  遅延器、
５４  遅延器、
５５  遅延器、
５６  乗算器、
５７  乗算器、
５８  乗算器、
５９  乗算器、
５１０  乗算器、
５１１  乗算器、
５１２  Ｍ倍ダウンサンプラ、
５１３  Ｍ倍ダウンサンプラ、
５１４  Ｍ倍ダウンサンプラ、
５１５  Ｍ倍ダウンサンプラ、
５１６  Ｍ倍ダウンサンプラ、
５１７  Ｍ倍ダウンサンプラ、
５１８  加算器、
６１  FIRフィルタ、
７１  遅延器、
７２  遅延器、
７３  遅延器、
７４  遅延器、
７５  遅延器、
７６  乗算器、
７７  乗算器、
７８  乗算器、
７９  乗算器、
７１０  乗算器、
７１１  乗算器、
７１２  加算器、
８１  パイプライン型アナログデジタル変換器、
８２  線形性補正部、
８３  時間微分器、
８４  遅延器、
８５  Ｍ倍ダウンサンプラ、
８６  加算器、
８７  参照用アナログデジタル変換器、
８８  引き算器、
８９  乗算器、
８１０  加算器、
８１１  遅延器、
８１２  乗算器、
８１３  符号反転器、
８１４  乗算器、
８１５  加算器、
８１６  遅延器、
９１  逐次比較型アナログデジタル変換器、
１０１  2次シグマデルタ変調器、
１０２  1次シグマデルタ変調器、
１０３  1次の誤差補正部、
１０４  2次の誤差補正部、
１０５  引き算器、
１０６  低速サンプルアンドホールド回路、
１０７  参照用シグマデルタ変調器、
１０８  引き算器、
１０９  LPF2、
１０１０  LPF、
１０１１  スキュー補正部、
１２１  遅延器、
１２２  乗算器、
１２３  遅延器、
１２４  加算器、
１２５  乗算器、
１２６  符号反転部、
１３１  2サンプル遅延器、
１３２  乗算器、
１３３  遅延器、
１３４  加算器、
１３５  乗算器、
１３６  1サンプル遅延器、
１３７  乗算器、
１３８  遅延器、
１３９  加算器、
１３１０  乗算器、
１３１１  乗算器、
１３１２  遅延器、
１３１３  加算器、
１３１４  乗算器、
１３１５  加算器、
１４１  スイッチ部、
１４２  低雑音増幅器、
１４３  LPF(RLPF)、
１４４  アナログデジタル変換器、
１４５  パワーアンプ、
１４６  送信LPF(TLPF)、
１４７  デジタルアナログ変換器、
１４８  デジタル信号処理部、
１９１  サンプルアンドホールド回路、
１９２  メインアナログデジタル変換器、
１９３  参照アナログデジタル変換器、
１９４  遅延器、
１９５  加算器、
１９６  乗算器、
１９７  符号変換部、
１９８  Ｍ倍ダウンサンプラ、
１９９  引き算器、
１９１０  参照アナログデジタル変換部、
２１１  サンプルアンドホールド回路
【図１】
2011039859.tif 000011
【図２】
2011039859.tif 000012
【図３】
2011039859.tif 000013
【図４】
2011039859.tif 000014
【図５】
2011039859.tif 000015
【図６】
2011039859.tif 000016
【図７】
2011039859.tif 000017
【図８】
2011039859.tif 000018
【図９】
2011039859.tif 000019
【図１０】
2011039859.tif 000020
【図１１】
2011039859.tif 000021
【図１２】
2011039859.tif 000022
【図１３】
2011039859.tif 000023
【図１４】
2011039859.tif 000024
【図１５】
2011039859.tif 000025
【図１６】
2011039859.tif 000026
【図１７】
2011039859.tif 000027
【図１８】
2011039859.tif 000028
【図１９】
2011039859.tif 000029
【図２０】
2011039859.tif 000030
【国際調査報告】
2011039859.tif 000031
2011039859.tif 000032