(57)【要約】  開口率の低下を招かずに低消費電力化を実現する表示装置を提供する。画素回路（２）が、表示素子部２１に印加される画素データの電圧を保持する内部ノード（Ｎ１）と、少なくともスイッチ素子（Ｔ４）を経由してデータ信号線（ＳＬ）から供給される画素データの電圧を内部ノード（Ｎ１）に転送する第１スイッチ回路（２２）と、所定の電圧供給線（ＶＳＬ）に供給される電圧を、スイッチ素子（Ｔ４）を経由せずに内部ノード（Ｎ１）に転送する第２スイッチ回路（２３）と、内部ノード（Ｎ１）が保持する画素データの電圧に応じた所定の電圧を第１容量素子（Ｃ１）の一端に保持するとともに、第２スイッチ回路（２３）の導通非導通を制御する制御回路（２４）を備える。
2011027598.tif 000002
【特許請求の範囲】
【請求項１】
単位液晶表示素子を含む表示素子部と、
前記表示素子部の一部を構成し、前記表示素子部に印加される画素データの電圧を保持する内部ノードと、
少なくとも所定のスイッチ素子を経由してデータ信号線から供給される前記画素データの電圧を前記内部ノードに転送する第１スイッチ回路と、
所定の電圧供給線に供給される電圧を、前記スイッチ素子を経由せずに前記内部ノードに転送する第２スイッチ回路と、
前記内部ノードが保持する前記画素データの電圧に応じた所定の電圧を第１容量素子の一端に保持するとともに、前記第２スイッチ回路の導通非導通を制御する制御回路と、を備えてなり、
前記第２スイッチ回路と前記制御回路は、第１端子、第２端子、及び、前記第１及び第２端子間の導通を制御する制御端子を有する第１乃至第３トランジスタ素子と、前記第１容量素子を備え、
前記第２スイッチ回路は、前記第１トランジスタ素子と前記第３トランジスタ素子の直列回路で構成され、
前記制御回路は、前記第２トランジスタ素子と前記第１容量素子の直列回路で構成され、
前記第１スイッチ回路の一端が前記データ信号線と接続し、
前記第２スイッチ回路の一端が前記電圧供給線と接続し、
前記第１及び第２スイッチ回路の各他端、及び、前記第２トランジスタ素子の第１端子が前記内部ノードと接続し、
前記第１トランジスタ素子の制御端子、前記第２トランジスタ素子の第２端子、及び、前記第１容量素子の一端が相互に接続し、
前記第２トランジスタ素子の制御端子が第１制御線と接続し、
前記第３トランジスタ素子の制御端子が第２制御線と接続し、
前記第１容量素子の他端が所定の固定電圧線と接続していることを特徴とする画素回路。
【請求項２】
一端が前記内部ノードと接続し、他端が固定電圧線と接続する第２容量素子を備え、
前記固定電圧線が、前記第２容量素子を介した容量結合により前記内部ノードの電圧を制御する第３制御線として機能することを特徴とする請求項１に記載の画素回路。
【請求項３】
前記スイッチ素子が、第１端子、第２端子、及び、前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子で構成され、
前記第４トランジスタ素子の制御端子が走査信号線と接続していることを特徴とする請求項１に記載の画素回路。
【請求項４】
前記第１スイッチ回路が、前記スイッチ素子のみで構成されていることを特徴とする請求項１〜３の何れか１項に記載の画素回路。
【請求項５】
前記第１スイッチ回路が、前記スイッチ素子と、前記第３トランジスタ素子または前記第３トランジスタ素子と制御端子同士が接続する第５トランジスタ素子との直列回路で構成されていることを特徴とする請求項１〜３の何れか１項に記載の画素回路。
【請求項６】
前記第１制御線が、前記電圧供給線として兼用されることを特徴とする請求項４に記載の画素回路。
【請求項７】
前記固定電圧線が、前記電圧供給線として兼用されることを特徴とする請求項４に記載の画素回路。
【請求項８】
前記データ信号線が、前記電圧供給線として兼用されることを特徴とする請求項４に記載の画素回路。
【請求項９】
前記データ信号線が、前記電圧供給線として兼用されることを特徴とする請求項５に記載の画素回路。
【請求項１０】
請求項１に記載の画素回路を行方向及び列方向に夫々複数配置して画素回路アレイを構成し、
前記列毎に前記データ信号線を１本ずつ備え、
同一列に配置される前記画素回路は、前記第１スイッチ回路の一端が共通の前記データ信号線に接続し、
同一行または同一列に配置される前記画素回路は、前記第２トランジスタ素子の制御端子が共通の前記第１制御線に接続し、
同一行または同一列に配置される前記画素回路は、前記第３トランジスタ素子の制御端子が共通の前記第２制御線に接続し、
同一行または同一列に配置される前記画素回路は、前記第１容量素子の他端が共通の前記固定電圧線に接続し、
前記データ信号線を各別に駆動するデータ信号線駆動回路と、
前記第１制御線、第２制御線、及び、前記固定電圧線を各別に駆動する制御線駆動回路と、を備え、
前記データ信号線が、前記電圧供給線として兼用される場合は、前記データ信号線駆動回路が前記電圧供給線を駆動し、
前記第１制御線または前記固定電圧線が、前記電圧供給線として兼用される場合、または、前記電圧供給線が独立した配線である場合は、前記制御線駆動回路が前記電圧供給線を駆動することを特徴とする表示装置。
【請求項１１】
前記第１制御線、前記固定電圧線、及び、前記データ信号線の何れもが前記電圧供給線として兼用されず、前記電圧供給線が独立した配線である場合において、
同一行または同一列に配置される前記画素回路は、前記第２スイッチ回路の一端が共通の前記電圧供給線と接続していることを特徴とする請求項１０に記載の表示装置。
【請求項１２】
前記第１スイッチ回路が、第１端子、第２端子、及び、前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子で構成される前記スイッチ素子のみで構成され、
前記第４トランジスタ素子は、第１端子が前記内部ノードと、第２端子が前記データ信号線と、制御端子が走査信号線と、夫々接続し、
前記行毎に前記走査信号線を１本ずつ備え、
同一行に配置される前記画素回路が、共通の前記走査信号線に接続し、
前記走査信号線を各別に駆動する走査信号線駆動回路を備えていることを特徴とする請求項１０に記載の表示装置。
【請求項１３】
前記第１スイッチ回路が、第１端子、第２端子、及び、前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子で構成される前記スイッチ素子と前記第３トランジスタ素子または前記第３トランジスタ素子と制御端子同士が接続する第５トランジスタ素子との直列回路で構成され、
前記第４トランジスタ素子の制御端子が走査信号線と接続し、
前記行毎に前記走査信号線と前記第２制御線を夫々１本ずつ備え、
同一行に配置される前記画素回路が、共通の前記走査信号線と共通の前記第２制御線に夫々接続し、
前記走査信号線を各別に駆動する走査信号線駆動回路を備え、
前記電圧供給線が、前記データ信号線によって兼用されるか、または、独立した配線であることを特徴とする請求項１０に記載の表示装置。
【請求項１４】
１つの選択行に配置された前記画素回路に各別に前記画素データを書き込む書き込み動作時に、
前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記第４トランジスタ素子を導通状態とし、前記選択行以外の前記走査信号線に所定の非選択行電圧を印加して、前記選択行以外に配置された前記第４トランジスタ素子を非導通状態とし、
前記データ信号線駆動回路が、前記データ信号線の夫々に、前記選択行の各列の前記画素回路に書き込む画素データに対応するデータ電圧を各別に印加することを特徴とする請求項１２に記載の表示装置。
【請求項１５】
前記書き込み動作時に、
前記制御線駆動回路が、前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加することを特徴とする請求項１４に記載の表示装置。
【請求項１６】
前記書き込み動作時に、前記データ信号線が前記電圧供給線として兼用されていない場合において、
前記制御線駆動回路が、前記第１制御線に、前記第２トランジスタ素子を前記内部ノードの電圧状態に拘らず導通状態とする所定の電圧を印加し、前記電圧供給線に、前記第１トランジスタ素子を非導通状態とする所定の電圧を印加して、前記第２スイッチ回路を非導通状態とすることを特徴とする請求項１４に記載の表示装置。
【請求項１７】
１つの選択行に配置された前記画素回路に各別に前記画素データを書き込む書き込み動作時に、
前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記第４トランジスタ素子を導通状態とし、前記選択行以外の前記走査信号線に所定の非選択行電圧を印加して、前記選択行以外に配置された前記第４トランジスタ素子を非導通状態とし、
前記制御線駆動回路が、前記選択行の前記第２制御線に前記第３トランジスタ素子を導通状態とする所定の選択電圧を印加し、前記選択行以外の前記第２制御線に前記第３トランジスタ素子を非導通状態とする所定の非選択電圧を印加し、
前記データ信号線駆動回路が、前記データ信号線の夫々に、前記選択行の各列の前記画素回路に書き込む画素データに対応するデータ電圧を各別に印加することを特徴とする請求項１３に記載の表示装置。
【請求項１８】
１つの選択行に配置された前記画素回路に各別に前記画素データを書き込む書き込み動作時に、前記電圧供給線が独立した配線である場合において、
前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記第４トランジスタ素子を導通状態とし、前記選択行以外の前記走査信号線に所定の非選択行電圧を印加して、前記選択行以外に配置された前記第４トランジスタ素子を非導通状態とし、
前記制御線駆動回路が、前記選択行の前記第２制御線に前記第３トランジスタ素子を導通状態とする所定の選択電圧を印加し、前記第１制御線に、前記第２トランジスタ素子を前記内部ノードの電圧状態に拘らず導通状態とする所定の電圧を印加し、前記電圧供給線に、前記第１トランジスタ素子を非導通状態とする所定の電圧を印加して、前記第２スイッチ回路を非導通状態とし、
前記データ信号線駆動回路が、前記データ信号線の夫々に、前記選択行の各列の前記画素回路に書き込む画素データに対応するデータ電圧を各別に印加することを特徴とする請求項１３に記載の表示装置。
【請求項１９】
前記書き込み動作時に、
前記制御線駆動回路は、前記第１制御線に前記第２トランジスタ素子を導通状態とする所定の電圧を印加することを特徴とする請求項１４〜１８の何れか１項に記載の表示装置。
【請求項２０】
前記書き込み動作時に、
前記制御線駆動回路は、前記第１制御線に前記第２トランジスタ素子を非導通状態とする所定の電圧を印加することを特徴とする請求項１４、１５及び１７の何れか１項に記載の表示装置。
【請求項２１】
前記書き込み動作の終了後に、
前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して、前記第４トランジスタ素子を非導通状態とし、
前記制御線駆動回路が、
前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加するか、或いは、前記データ信号線が前記電圧供給線として兼用されていない場合において、前記電圧供給線に、前記第１トランジスタ素子を非導通状態とする所定の電圧を印加して、前記第２スイッチ回路を非導通状態とし、
前記第１制御線に、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態または第２電圧状態の何れであるかに応じて、前記第２トランジスタ素子を介して前記第１容量素子の一端に誘起される電圧値に差が生じ、前記第１容量素子の一端の電圧値の差によって、前記第１トランジスタ素子の第１または第２端子の電圧が前記第２電圧状態とした場合に、前記第１トランジスタ素子が、前記内部ノードが第１電圧状態の場合に導通状態となり、前記内部ノードが第２電圧状態の場合に非導通状態となる所定の電圧を印加することを特徴とする請求項１４〜１８の何れか１項に記載の表示装置。
【請求項２２】
前記単位液晶表示素子が、画素電極、対向電極、及び、前記画素電極と前記対向電極に挟持された液晶層を備えて構成され、
前記表示素子部において、前記内部ノードと前記画素電極が直接或いは電圧増幅器を介して接続し、
前記対向電極に電圧を供給する対向電極電圧供給回路を備え、
複数の前記画素回路に対して、前記第１スイッチ回路と前記第２スイッチ回路と前記制御回路を作動させ、前記画素電極と前記対向電極の間に印加されている電圧の極性を同時に反転させるセルフ極性反転動作において、
前記セルフ極性反転動作開始前の初期状態設定動作として、
前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して、前記第４トランジスタ素子を非導通状態とし、
前記制御線駆動回路が、前記第１制御線に、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態または第２電圧状態の何れであるかに応じて、前記第２トランジスタ素子を介して前記第１容量素子の一端に誘起される電圧値に差が生じ、前記第１容量素子の一端の電圧値の差によって、前記第１トランジスタ素子の第１または第２端子の電圧が前記第２電圧状態とした場合に、前記第１トランジスタ素子が、前記内部ノードが第１電圧状態の場合に導通状態となり、前記内部ノードが第２電圧状態の場合に非導通状態となる所定の電圧を印加し、前記固定電圧線に、所定の固定電圧を印加し、
前記制御線駆動回路が、前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加するか、或いは、前記データ信号線が前記電圧供給線として兼用されていない場合において、前記電圧供給線に、前記第１トランジスタ素子を非導通状態とする所定の電圧を印加して、前記第２スイッチ回路を非導通状態とし、
前記初期状態設定動作後に、
前記制御線駆動回路が、前記第１制御線に、前記内部ノードが前記第１電圧状態または前記第２電圧状態の何れであっても、前記第２トランジスタ素子を非導通状態とする所定の電圧を印加し、その後に、
前記走査信号線駆動回路が、前記セルフ極性反転動作対象の複数の前記画素回路に接続する全部の前記走査信号線に所定の電圧振幅の電圧パルスを印加して、前記第４トランジスタ素子を一時的に導通状態とした後に、非導通状態に戻し、
前記対向電極電圧供給回路が、前記第２トランジスタ素子が非導通状態となった後、前記走査信号線駆動回路が前記電圧パルスの印加を終了するまでに、前記対向電極に印加している電圧を２つの電圧状態間で変化させ、
前記制御線駆動回路が、少なくとも前記走査信号線駆動回路が前記電圧パルスの印加を終了した後の所定期間中、前記第２制御線に、前記第３トランジスタ素子を導通状態とする所定の電圧を印加し、
前記データ信号線駆動回路が、前記セルフ極性反転動作対象の複数の前記画素回路に接続する全部の前記データ信号線に、少なくとも前記走査信号線駆動回路が前記電圧パルスを印加している間、前記第１電圧状態の電圧を印加し、
前記データ信号線駆動回路または前記制御線駆動回路が、前記セルフ極性反転動作対象の複数の前記画素回路に接続する全部の前記電圧供給線に、前記制御線駆動回路が前記第２制御線に対し前記第３トランジスタ素子を導通状態とする所定の電圧の印加を終了する直前の少なくとも一部期間中、前記第２電圧状態の電圧を印加することを特徴とする請求項１２、１４、１５及び１６の何れか１項に記載の表示装置。
【請求項２３】
前記第１制御線が、前記電圧供給線として兼用される場合において、
前記初期状態設定動作後に、前記制御線駆動回路が、前記第１制御線に、前記内部ノードの電圧状態に関係なく、前記第２トランジスタ素子を非導通状態とする前記所定の電圧として、前記第２電圧状態の電圧を印加することを特徴とする請求項２２に記載の表示装置。
【請求項２４】
前記固定電圧線が、前記電圧供給線として兼用される場合において、
前記初期状態設定動作において、前記制御線駆動回路が、前記所定の固定電圧として、前記第２電圧状態の電圧を印加することを特徴とする請求項２２に記載の表示装置。
【請求項２５】
一端が前記内部ノードと接続し、他端が固定電圧線と接続する第２容量素子を備え、
前記固定電圧線が、前記第２容量素子を介した容量結合により前記内部ノードの電圧を制御する第３制御線として機能する場合において、
前記走査信号線駆動回路が前記電圧パルスの印加を終了した後、前記電圧パルスの印加終了時に生じる前記内部ノードの電圧変動を、前記固定電圧線の電圧を調整することにより、補償することを特徴とする請求項２２に記載の表示装置。
【請求項２６】
前記単位液晶表示素子が、画素電極、対向電極、及び、前記画素電極と前記対向電極に挟持された液晶層を備えて構成され、
前記表示素子部において、前記内部ノードと前記画素電極が直接或いは電圧増幅器を介して接続し、
前記対向電極に電圧を供給する対向電極電圧供給回路を備え、
複数の前記画素回路に対して、前記第１スイッチ回路と前記第２スイッチ回路と前記制御回路を作動させ、前記画素電極と前記対向電極の間に印加されている電圧の極性を同時に反転させるセルフ極性反転動作において、
前記セルフ極性反転動作開始前の初期状態設定動作として、
前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して、前記第４トランジスタ素子を非導通状態とし、
前記制御線駆動回路が、前記第１制御線に、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態または第２電圧状態の何れであるかに応じて、前記第２トランジスタ素子を介して前記第１容量素子の一端に誘起される電圧値に差が生じ、前記第１容量素子の一端の電圧値の差によって、前記第１トランジスタ素子の第１または第２端子の電圧が前記第２電圧状態とした場合に、前記第１トランジスタ素子が、前記内部ノードが第１電圧状態の場合に導通状態となり、前記内部ノードが第２電圧状態の場合に非導通状態となる所定の電圧を印加し、前記固定電圧線に、所定の固定電圧を印加し、
前記制御線駆動回路が、前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加するか、或いは、前記電圧供給線が独立した配線である場合において、前記電圧供給線に、前記第１トランジスタ素子を非導通状態とする所定の電圧を印加して、前記第２スイッチ回路を非導通状態とし、
前記初期状態設定動作後に、
前記制御線駆動回路が、前記第１制御線に、前記内部ノードが前記第１電圧状態または前記第２電圧状態の何れであっても、前記第２トランジスタ素子を非導通状態とする所定の電圧を印加し、その後に、
前記走査信号線駆動回路が、前記セルフ極性反転動作対象の複数の前記画素回路に接続する全部の前記走査信号線に所定の電圧振幅の電圧パルスを印加して、前記第４トランジスタ素子を一時的に導通状態とした後に、非導通状態に戻し、
前記対向電極電圧供給回路が、前記第２トランジスタ素子が非導通状態となった後、前記走査信号線駆動回路が前記電圧パルスの印加を終了するまでに、前記対向電極に印加している電圧を２つの電圧状態間で変化させ、
前記制御線駆動回路が、少なくとも前記走査信号線駆動回路が前記電圧パルスの印加中及び当該印加を終了した後の所定期間中、前記第２制御線に、前記第３トランジスタ素子を導通状態とする所定の電圧を印加し、
前記データ信号線駆動回路が、前記セルフ極性反転動作対象の複数の前記画素回路に接続する全部の前記データ信号線に、少なくとも前記走査信号線駆動回路が前記電圧パルスを印加している間、前記第１電圧状態の電圧を印加し、
前記データ信号線駆動回路または前記制御線駆動回路が、前記セルフ極性反転動作対象の複数の前記画素回路に接続する全部の前記電圧供給線に、少なくとも前記走査信号線駆動回路が前記電圧パルスを印加している間、前記第１電圧状態の電圧を印加し、前記走査信号線駆動回路が前記電圧パルスの印加を終了後で、前記制御線駆動回路が前記第２制御線に対し前記第３トランジスタ素子を導通状態とする所定の電圧の印加を終了する直前の少なくとも一部期間中、前記第２電圧状態の電圧を印加することを特徴とする請求項１３、１７及び１８の何れか１項に記載の表示装置。
【請求項２７】
一端が前記内部ノードと接続し、他端が固定電圧線と接続する第２容量素子を備え、
前記固定電圧線が、前記第２容量素子を介した容量結合により前記内部ノードの電圧を制御する第３制御線として機能する場合において、
前記走査信号線駆動回路が前記電圧パルスの印加を終了した後、前記電圧パルスの印加終了時に生じる前記内部ノードの電圧変動を、前記固定電圧線の電圧を調整することにより、補償することを特徴とする請求項２６に記載の表示装置。
【請求項２８】
前記初期状態設定動作後の前記一連の動作が終了した後に、
前記制御線駆動回路が、
前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加するか、或いは、前記データ信号線が前記電圧供給線として兼用されていない場合において、前記電圧供給線に、前記第１トランジスタ素子を非導通状態とする所定の電圧を印加して、前記第２スイッチ回路を非導通状態とし、
前記第１制御線に、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態または第２電圧状態の何れであるかに応じて、前記第２トランジスタ素子を介して前記第１容量素子の一端に誘起される電圧値に差が生じ、前記第１容量素子の一端の電圧値の差によって、前記第１トランジスタ素子の第１または第２端子の電圧が前記第２電圧状態とした場合に、前記第１トランジスタ素子が、前記内部ノードが第１電圧状態の場合に導通状態となり、前記内部ノードが第２電圧状態の場合に非導通状態となる所定の電圧を印加することを特徴とする請求項２２に記載の表示装置。
【請求項２９】
前記初期状態設定動作後の前記一連の動作が終了した後に、
前記制御線駆動回路が、
前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加するか、或いは、前記データ信号線が前記電圧供給線として兼用されていない場合において、前記電圧供給線に、前記第１トランジスタ素子を非導通状態とする所定の電圧を印加して、前記第２スイッチ回路を非導通状態とし、
前記第１制御線に、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態または第２電圧状態の何れであるかに応じて、前記第２トランジスタ素子を介して前記第１容量素子の一端に誘起される電圧値に差が生じ、前記第１容量素子の一端の電圧値の差によって、前記第１トランジスタ素子の第１または第２端子の電圧が前記第２電圧状態とした場合に、前記第１トランジスタ素子が、前記内部ノードが第１電圧状態の場合に導通状態となり、前記内部ノードが第２電圧状態の場合に非導通状態となる所定の電圧を印加することを特徴とする請求項２６に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素回路及び当該画素回路を備えた表示装置に関し、特にアクティブマトリックス型の液晶表示装置に関する。
【背景技術】
【０００２】
携帯電話や携帯型ゲーム機等の携帯用端末は、その表示手段として液晶表示装置を用いるのが一般的である。また、携帯電話等は、バッテリで駆動されることから、消費電力の低減が強く要請される。このため、常時表示を必要とする内容（時刻や電池残量等）は反射型サブパネルに表示している。また、最近、同一メインパネルにて、フルカラー表示による通常表示と反射型での常時表示との両立が要求されるようになってきている。【０００３】
図２７に、一般的なアクティブマトリックス型の液晶表示装置の画素回路の等価回路を示す。また、図２８に、ｍ×ｎ画素のアクティブマトリックス型の液晶表示装置の回路配置例を示す。図２８に示すように、ｍ本のソース線（データ信号線）とｎ本の走査線（走査信号線）の各交点に薄膜トランジスタ（ＴＦＴ）からなるスイッチ素子を設け、図２７に示すように、ＴＦＴを介して液晶素子ＬＣと保持容量Ｃｓが並列に接続されている。液晶素子ＬＣは画素電極と対向電極（共通電極）の間に液晶層を設けた積層構造で構成されている。尚、図２８では、各画素回路は、簡略的にＴＦＴと画素電極（黒色の矩形部分）だけを表示している。保持容量Ｃｓは一端が画素電極に、他端が容量線ＬＣｓに接続し、画素電極に保持する画素データの電圧を安定化する。保持容量Ｃｓは、ＴＦＴのリーク電流、液晶分子の有する誘電率異方性により黒表示と白表示で液晶素子ＬＣの電気容量が変動すること、及び、画素電極と周辺配線間の寄生容量を介して生じる電圧変動等に起因して、画素電極に保持する画素データの電圧が変動するのを抑制する効果がある。走査線の電圧を順次制御することで、１本の走査線に接続するＴＦＴが導通状態となり、走査線単位で各ソース線に供給される画素データの電圧が対応する画素電極に書き込まれる。【０００４】
フルカラー表示による通常表示では、表示内容が静止画の場合でも、１フレーム毎に、同じ画素に同じ表示内容を、液晶素子ＬＣに印加される電圧極性を都度反転させ繰り返し書き込むことで、画素電極に保持する画素データの電圧が更新され、画素データの電圧変動が最小限に抑制され、高品質な静止画の表示が担保される。【０００５】
液晶表示装置を駆動するための消費電力は、ソースドライバによるソース線駆動のための消費電力にほぼ支配され、概ね、以下の数１に示す関係式によって表わすことができる。数１において、Ｐは消費電力，ｆはリフレッシュレート（単位時間当たりの１フレーム分のリフレッシュ動作回数）、Ｃはソースドライバによって駆動される負荷容量，Ｖはソースドライバの駆動電圧，ｎは走査線数，ｍはソース線数を夫々示す。尚、リフレッシュ動作とは、液晶素子ＬＣに印加されている画素データに応じた電圧（絶対値）に生じた変動を、画素データの再書き込みによって解消し、画素データに応じた本来の電圧状態に復帰させる動作である。【０００６】
（数１）
Ｐ∝ｆ・Ｃ・Ｖ２・ｎ・ｍ【０００７】
ところで、常時表示の場合は、表示内容が静止画であることから、必ずしも画素データの電圧を１フレーム毎に更新する必要はない。このため、液晶表示装置の消費電力を更に低減するために、この常時表示時のリフレッシュ周波数を下げることが行われている。しかし、リフレッシュ周波数を下げると、ＴＦＴのリーク電流により、画素電極に保持されている画素データ電圧が変動する。また、各フレーム期間における平均電位も低下するので、このため、当該電圧変動が、各画素の表示輝度（液晶の透過率）の変動となり、フリッカとして観測されるようになる。また、十分なコントラストを得られない等の表示品位の低下を招く虞もある。【０００８】
ここで、電池残量や時刻表示等の静止画の常時表示において、リフレッシュ周波数の低下により表示品位が低下する問題と、低消費電力化を同時に実現する方法として、例えば、下記特許文献１に記載の構成が開示されている。特許文献１に開示の構成では、透過型と反射型の両機能による液晶表示が可能であり、更に、反射型による液晶表示が可能な画素領域内の画素回路にはメモリ部を有している。このメモリ部は、反射型液晶の表示部において表示すべき情報を電圧信号として保持している。反射型による液晶表示時には、画素回路がメモリ部内に保持された電圧を読み出すことで、当該電圧に応じた情報を表示する。【０００９】
特許文献１では、上記メモリ部がＳＲＡＭで構成されており、上記電圧信号が静的に保持されるため、リフレッシュ動作が不要となり、表示品位の維持と低消費電力化が同時に実現できる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−３３４２２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、携帯電話等で使用される液晶表示装置において、上記のような構成を採用した場合には、通常動作時にアナログ情報としての各画素データの電圧を保持するための保持容量に加えて、画素データを記憶するためのメモリ部を画素毎或いは画素群毎に備える必要がある。これにより、液晶表示装置における表示部を構成するアレイ基板（アクティブマトリクス基板）に形成すべき素子数や信号線数が増えるため、透過モードでの開口率が低下する。また、液晶を交流駆動するための極性反転駆動回路を上記メモリ部とともに設ける場合には、更に開口率の低下を招く。このように素子数や信号線数の増加によって開口率が低下すると通常表示モードでの表示画像の輝度が低下する。【００１２】
液晶表示装置では、常時表示による静止画の表示において、画素電極における電圧変動の問題に加えて、画素電極と対向電極間に同一極性の電圧を印加し続けると、液晶層中に含まれる微量のイオン性不純物が画素電極と対向電極の何れか一方側に集まり、これによって表示画面全体に焼き付きが発生するという問題が生じる。このため、上記リフレッシュ動作に加えて、画素電極と対向電極間に印加する電圧の極性を反転させる極性反転動作が必要となる。【００１３】
通常表示及び常時表示の何れの場合も、静止画の表示において、当該極性反転動作では、１フレーム分の画素データをフレームメモリに記憶しておき、当該画素データに応じた電圧を、対向電極を基準とした極性を都度反転させながら繰り返し書き込む動作を行う。このため、上述のように、外部から走査線とソース線を駆動し、走査線単位で各ソース線に供給される画素データの電圧を各画素電極に書き込む動作が必要となる。【００１４】
従って、低消費電力動作が要求される常時表示において、外部から走査線とソース線を駆動して極性反転動作を行うと、画素電極の電圧振幅が上述のリフレッシュ動作に比べて大きいため、更に大きな電力消費を伴うことになる。【００１５】
本発明は、上記の問題点に鑑みてなされたもので、その目的は、開口率の低下を招くことなく低消費電力で液晶の劣化及び表示品位の低下を防止できる画素回路及び表示装置を提供する点にある。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、本発明は、
単位液晶表示素子を含む表示素子部と、前記表示素子部の一部を構成し、前記表示素子部に印加される画素データの電圧を保持する内部ノードと、少なくとも所定のスイッチ素子を経由してデータ信号線から供給される前記画素データの電圧を前記内部ノードに転送する第１スイッチ回路と、所定の電圧供給線に供給される電圧を、前記スイッチ素子を経由せずに前記内部ノードに転送する第２スイッチ回路と、前記内部ノードが保持する前記画素データの電圧に応じた所定の電圧を第１容量素子の一端に保持するとともに、前記第２スイッチ回路の導通非導通を制御する制御回路と、を備えてなり、
前記第２スイッチ回路と前記制御回路が、第１端子、第２端子、及び、前記第１及び第２端子間の導通を制御する制御端子を有する第１乃至第３トランジスタ素子と、前記第１容量素子を備え、前記第２スイッチ回路が、前記第１トランジスタ素子と前記第３トランジスタ素子の直列回路で構成され、前記制御回路が、前記第２トランジスタ素子と前記第１容量素子の直列回路で構成され、
前記第１スイッチ回路の一端が前記データ信号線と接続し、前記第２スイッチ回路の一端が前記電圧供給線と接続し、前記第１及び第２スイッチ回路の各他端、及び、前記第２トランジスタ素子の第１端子が前記内部ノードと接続し、前記第１トランジスタ素子の制御端子、前記第２トランジスタ素子の第２端子、及び、前記第１容量素子の一端が相互に接続し、前記第２トランジスタ素子の制御端子が第１制御線と接続し、前記第３トランジスタ素子の制御端子が第２制御線と接続し、前記第１容量素子の他端が所定の固定電圧線と接続していることを、特徴とする画素回路を提供する。【００１７】
更に、上記特徴の画素回路は、一端が前記内部ノードと接続し、他端が前記固定電圧線と接続する第２容量素子を備え、前記固定電圧線が、前記第２容量素子を介した容量結合により前記内部ノードの電圧を制御する第３制御線として機能することが、好ましい。【００１８】
更に、上記特徴の画素回路は、前記スイッチ素子が、第１端子、第２端子、及び、前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子で構成され、前記第４トランジスタ素子の制御端子が走査信号線と接続していることが、好ましい。【００１９】
上記特徴の画素回路において、前記第１スイッチ回路は、前記スイッチ素子のみで構成されているか、或いは、前記第１スイッチ回路が、前記スイッチ素子と、前記第３トランジスタ素子または前記第３トランジスタ素子と制御端子同士が接続する第５トランジスタ素子との直列回路で構成されていることが、好ましい。【００２０】
更に、上記特徴の画素回路は、前記第１スイッチ回路が、前記スイッチ素子のみで構成されている場合に、前記第１制御線または前記固定電圧線が、前記電圧供給線として兼用されることが、好ましい。【００２１】
更に、上記特徴の画素回路は、前記データ信号線が、前記電圧供給線として兼用されることが、好ましい。【００２２】
更に、上記目的を達成するため、本発明は、
上記特徴の画素回路を行方向及び列方向に夫々複数配置して画素回路アレイを構成し、
前記列毎に前記データ信号線を１本ずつ備え、
同一列に配置される前記画素回路は、前記第１スイッチ回路の一端が共通の前記データ信号線に接続し、同一行または同一列に配置される前記画素回路は、前記第２トランジスタ素子の制御端子が共通の前記第１制御線に接続し、同一行または同一列に配置される前記画素回路は、前記第３トランジスタ素子の制御端子が共通の前記第２制御線に接続し、同一行または同一列に配置される前記画素回路は、前記第１容量素子の他端が共通の前記固定電圧線に接続し、
前記データ信号線を各別に駆動するデータ信号線駆動回路と、前記第１制御線、第２制御線、及び、前記固定電圧線を各別に駆動する制御線駆動回路と、を備え、
前記データ信号線が前記電圧供給線として兼用される場合は、前記データ信号線駆動回路が前記電圧供給線を駆動し、前記第１制御線または前記固定電圧線が、前記電圧供給線として兼用される場合、または、前記電圧供給線が独立した配線である場合は、前記制御線駆動回路が前記電圧供給線を駆動することを、第１の特徴とする表示装置を提供する。【００２３】
更に、上記第１の特徴の表示装置は、前記第１制御線、前記固定電圧線、及び、前記データ信号線の何れもが前記電圧供給線として兼用されず、前記電圧供給線が独立した配線である場合において、同一行または同一列に配置される前記画素回路が、前記第２スイッチ回路の一端が共通の前記電圧供給線と接続していることが、好ましい。【００２４】
更に、上記第１の特徴の表示装置は、前記第１スイッチ回路が、第１端子、第２端子、及び、前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子で構成される前記スイッチ素子のみで構成され、前記第４トランジスタ素子が、第１端子が前記内部ノードと、第２端子が前記データ信号線と、制御端子が走査信号線と、夫々接続し、前記行毎に前記走査信号線を１本ずつ備え、同一行に配置される前記画素回路が、共通の前記走査信号線に接続し、前記走査信号線を各別に駆動する走査信号線駆動回路を備えていることを、第２の特徴とする。【００２５】
更に、上記第１の特徴の表示装置は、前記第１スイッチ回路が、第１端子、第２端子、及び、前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子で構成される前記スイッチ素子と前記第３トランジスタ素子または前記第３トランジスタ素子と制御端子同士が接続する第５トランジスタ素子との直列回路で構成され、前記第４トランジスタ素子の制御端子が走査信号線と接続し、前記行毎に前記走査信号線と前記第２制御線を夫々１本ずつ備え、同一行に配置される前記画素回路が、共通の前記走査信号線と共通の前記第２制御線に夫々接続し、前記走査信号線を各別に駆動する走査信号線駆動回路を備え、前記電圧供給線が、前記データ信号線によって兼用されるか、または、独立した配線であることを、第３の特徴とする。【００２６】
上記第２の特徴の表示装置は、１つの選択行に配置された前記画素回路に各別に前記画素データを書き込む書き込み動作時に、前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記第４トランジスタ素子を導通状態とし、前記選択行以外の前記走査信号線に所定の非選択行電圧を印加して、前記選択行以外に配置された前記第４トランジスタ素子を非導通状態とし、前記データ信号線駆動回路が、前記データ信号線の夫々に、前記選択行の各列の前記画素回路に書き込む画素データに対応するデータ電圧を各別に印加することを第４の特徴とする。【００２７】
更に、上記第４の特徴の表示装置は、前記書き込み動作時に、前記制御線駆動回路が、前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加すること、或いは、前記データ信号線が前記電圧供給線として兼用されていない場合において、前記第１制御線に、前記第２トランジスタ素子を前記内部ノードの電圧状態に拘らず導通状態とする所定の電圧を印加し、前記電圧供給線に、前記第１トランジスタ素子を非導通状態とする所定の電圧を印加して、前記第２スイッチ回路を非導通状態とすることが、好ましい。【００２８】
上記第３の特徴の表示装置は、１つの選択行に配置された前記画素回路に各別に前記画素データを書き込む書き込み動作時に、
前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記第４トランジスタ素子を導通状態とし、前記選択行以外の前記走査信号線に所定の非選択行電圧を印加して、前記選択行以外に配置された前記第４トランジスタ素子を非導通状態とし、前記制御線駆動回路は、前記選択行の前記第２制御線に前記第３トランジスタ素子を導通状態とする所定の選択電圧を印加し、前記選択行以外の前記第２制御線に前記第３トランジスタ素子を非導通状態とする所定の非選択電圧を印加し、前記データ信号線駆動回路が、前記データ信号線の夫々に、前記選択行の各列の前記画素回路に書き込む画素データに対応するデータ電圧を各別に印加すること、
或いは、前記電圧供給線が独立した配線である場合において、
前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記第４トランジスタ素子を導通状態とし、前記選択行以外の前記走査信号線に所定の非選択行電圧を印加して、前記選択行以外に配置された前記第４トランジスタ素子を非導通状態とし、前記制御線駆動回路が、前記選択行の前記第２制御線に前記第３トランジスタ素子を導通状態とする所定の選択電圧を印加し、前記第１制御線に、前記第２トランジスタ素子を前記内部ノードの電圧状態に拘らず導通状態とする所定の電圧を印加し、前記電圧供給線に、前記第１トランジスタ素子を非導通状態とする所定の電圧を印加して、前記第２スイッチ回路を非導通状態とし、前記データ信号線駆動回路が、前記データ信号線の夫々に、前記選択行の各列の前記画素回路に書き込む画素データに対応するデータ電圧を各別に印加することを第５の特徴とする。【００２９】
更に、上記第４または第５の特徴の表示装置は、前記書き込み動作時に、前記制御線駆動回路が、前記第１制御線に前記第２トランジスタ素子を導通状態とする所定の電圧を印加しても良く、また、前記第１制御線に前記第２トランジスタ素子を非導通状態とする所定の電圧を印加しても良い。【００３０】
更に、上記第４または第５の特徴の表示装置は、前記書き込み動作の終了後に、
前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して、前記第４トランジスタ素子を非導通状態とし、
前記制御線駆動回路が、前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加するか、或いは、前記データ信号線が前記電圧供給線として兼用されていない場合において、前記電圧供給線に、前記第１トランジスタ素子を非導通状態とする所定の電圧を印加して、前記第２スイッチ回路を非導通状態とし、前記第１制御線に、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態または第２電圧状態の何れであるかに応じて、前記第２トランジスタ素子を介して前記第１容量素子の一端に誘起される電圧値に差が生じ、前記第１容量素子の一端の電圧値の差によって、前記第１トランジスタ素子の第１または第２端子の電圧が前記第２電圧状態とした場合に、前記第１トランジスタ素子が、前記内部ノードが第１電圧状態の場合に導通状態となり、前記内部ノードが第２電圧状態の場合に非導通状態となる所定の電圧を印加するのも、好ましい。【００３１】
更に、上記第２または第４の特徴の表示装置は、前記単位液晶表示素子が、画素電極、対向電極、及び、前記画素電極と前記対向電極に挟持された液晶層を備えて構成され、前記表示素子部において、前記内部ノードと前記画素電極が直接或いは電圧増幅器を介して接続し、前記対向電極に電圧を供給する対向電極電圧供給回路を備え、
複数の前記画素回路に対して、前記第１スイッチ回路と前記第２スイッチ回路と前記制御回路を作動させ、前記画素電極と前記対向電極の間に印加されている電圧の極性を同時に反転させるセルフ極性反転動作において、
前記セルフ極性反転動作開始前の初期状態設定動作として、
前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して、前記第４トランジスタ素子を非導通状態とし、
前記制御線駆動回路が、前記第１制御線に、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態または第２電圧状態の何れであるかに応じて、前記第２トランジスタ素子を介して前記第１容量素子の一端に誘起される電圧値に差が生じ、前記第１容量素子の一端の電圧値の差によって、前記第１トランジスタ素子の第１または第２端子の電圧が前記第２電圧状態とした場合に、前記第１トランジスタ素子が、前記内部ノードが第１電圧状態の場合に導通状態となり、前記内部ノードが第２電圧状態の場合に非導通状態となる所定の電圧を印加し、前記固定電圧線に、所定の固定電圧を印加し、
前記制御線駆動回路が、前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加するか、或いは、前記データ信号線が前記電圧供給線として兼用されていない場合において、前記電圧供給線に、前記第１トランジスタ素子を非導通状態とする所定の電圧を印加して、前記第２スイッチ回路を非導通状態とし、
前記初期状態設定動作後に、
前記制御線駆動回路が、前記第１制御線に、前記内部ノードが前記第１電圧状態または前記第２電圧状態の何れであっても、前記第２トランジスタ素子を非導通状態とする所定の電圧を印加し、その後に、前記走査信号線駆動回路が、前記セルフ極性反転動作対象の複数の前記画素回路に接続する全部の前記走査信号線に所定の電圧振幅の電圧パルスを印加して、前記第４トランジスタ素子を一時的に導通状態とした後に、非導通状態に戻し、前記対向電極電圧供給回路が、前記第２トランジスタ素子が非導通状態となった後、前記走査信号線駆動回路が前記電圧パルスの印加を終了するまでに、前記対向電極に印加している電圧を２つの電圧状態間で変化させ、前記制御線駆動回路が、少なくとも前記走査信号線駆動回路が前記電圧パルスの印加を終了した後の所定期間中、前記第２制御線に、前記第３トランジスタ素子を導通状態とする所定の電圧を印加し、前記データ信号線駆動回路が、前記セルフ極性反転動作対象の複数の前記画素回路に接続する全部の前記データ信号線に、少なくとも前記走査信号線駆動回路が前記電圧パルスを印加している間、前記第１電圧状態の電圧を印加し、前記データ信号線駆動回路または前記制御線駆動回路が、前記セルフ極性反転動作対象の複数の前記画素回路に接続する全部の前記電圧供給線に、前記制御線駆動回路が前記第２制御線に対し前記第３トランジスタ素子を導通状態とする所定の電圧の印加を終了する直前の少なくとも一部期間中、前記第２電圧状態の電圧を印加することを第６の特徴とする。【００３２】
更に好ましくは、上記第６の特徴の表示装置は、前記第１制御線が、前記電圧供給線として兼用される場合において、前記初期状態設定動作後に、前記制御線駆動回路が、前記第１制御線に、前記内部ノードの電圧状態に関係なく、前記第２トランジスタ素子を非導通状態とする前記所定の電圧として、前記第２電圧状態の電圧を印加する。【００３３】
更に好ましくは、上記第６の特徴の表示装置は、前記固定電圧線が、前記電圧供給線として兼用される場合において、前記初期状態設定動作において、前記制御線駆動回路が、前記所定の固定電圧として、前記第２電圧状態の電圧を印加する。【００３４】
更に好ましくは、上記第６の特徴の表示装置は、一端が前記内部ノードと接続し、他端が固定電圧線と接続する第２容量素子を備え、前記固定電圧線が、前記第２容量素子を介した容量結合により前記内部ノードの電圧を制御する第３制御線として機能する場合において、前記走査信号線駆動回路が前記電圧パルスの印加を終了した後、前記電圧パルスの印加終了時に生じる前記内部ノードの電圧変動を、前記固定電圧線の電圧を調整することにより、補償する。【００３５】
更に、上記第３または第５の特徴の表示装置は、前記単位液晶表示素子が、画素電極、対向電極、及び、前記画素電極と前記対向電極に挟持された液晶層を備えて構成され、前記表示素子部において、前記内部ノードと前記画素電極が直接或いは電圧増幅器を介して接続し、前記対向電極に電圧を供給する対向電極電圧供給回路を備え、
複数の前記画素回路に対して、前記第１スイッチ回路と前記第２スイッチ回路と前記制御回路を作動させ、前記画素電極と前記対向電極の間に印加されている電圧の極性を同時に反転させるセルフ極性反転動作において、
前記セルフ極性反転動作開始前の初期状態設定動作として、
前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して、前記第４トランジスタ素子を非導通状態とし、
前記制御線駆動回路が、前記第１制御線に、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態または第２電圧状態の何れであるかに応じて、前記第２トランジスタ素子を介して前記第１容量素子の一端に誘起される電圧値に差が生じ、前記第１容量素子の一端の電圧値の差によって、前記第１トランジスタ素子の第１または第２端子の電圧が前記第２電圧状態とした場合に、前記第１トランジスタ素子が、前記内部ノードが第１電圧状態の場合に導通状態となり、前記内部ノードが第２電圧状態の場合に非導通状態となる所定の電圧を印加し、前記固定電圧線に、所定の固定電圧を印加し、
前記制御線駆動回路が、前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加するか、或いは、前記電圧供給線が独立した配線である場合において、前記電圧供給線に、前記第１トランジスタ素子を非導通状態とする所定の電圧を印加して、前記第２スイッチ回路を非導通状態とし、
前記初期状態設定動作後に、
前記制御線駆動回路が、前記第１制御線に、前記内部ノードが前記第１電圧状態または前記第２電圧状態の何れであっても、前記第２トランジスタ素子を非導通状態とする所定の電圧を印加し、その後に、前記走査信号線駆動回路が、前記セルフ極性反転動作対象の複数の前記画素回路に接続する全部の前記走査信号線に所定の電圧振幅の電圧パルスを印加して、前記第４トランジスタ素子を一時的に導通状態とした後に、非導通状態に戻し、前記対向電極電圧供給回路が、前記第２トランジスタ素子が非導通状態となった後、前記走査信号線駆動回路が前記電圧パルスの印加を終了するまでに、前記対向電極に印加している電圧を２つの電圧状態間で変化させ、前記制御線駆動回路が、少なくとも前記走査信号線駆動回路が前記電圧パルスの印加中及び当該印加を終了した後の所定期間中、前記第２制御線に、前記第３トランジスタ素子を導通状態とする所定の電圧を印加し、前記データ信号線駆動回路が、前記セルフ極性反転動作対象の複数の前記画素回路に接続する全部の前記データ信号線に、少なくとも前記走査信号線駆動回路が前記電圧パルスを印加している間、前記第１電圧状態の電圧を印加し、前記データ信号線駆動回路または前記制御線駆動回路が、前記セルフ極性反転動作対象の複数の前記画素回路に接続する全部の前記電圧供給線に、少なくとも前記走査信号線駆動回路が前記電圧パルスを印加している間、前記第１電圧状態の電圧を印加し、前記走査信号線駆動回路が前記電圧パルスの印加を終了後で、前記制御線駆動回路が前記第２制御線に対し前記第３トランジスタ素子を導通状態とする所定の電圧の印加を終了する直前の少なくとも一部期間中、前記第２電圧状態の電圧を印加することを第７の特徴とする。【００３６】
更に好ましくは、上記第７の特徴の表示装置は、一端が前記内部ノードと接続し、他端が固定電圧線と接続する第２容量素子を備え、前記固定電圧線が、前記第２容量素子を介した容量結合により前記内部ノードの電圧を制御する第３制御線として機能する場合において、前記走査信号線駆動回路が前記電圧パルスの印加を終了した後、前記電圧パルスの印加終了時に生じる前記内部ノードの電圧変動を、前記固定電圧線の電圧を調整することにより、補償する。【００３７】
更に好ましくは、上記第６または第７の特徴の表示装置は、前記初期状態設定動作後の前記一連の動作が終了した後に、前記制御線駆動回路が、前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加するか、或いは、前記データ信号線が前記電圧供給線として兼用されていない場合において、前記電圧供給線に、前記第１トランジスタ素子を非導通状態とする所定の電圧を印加して、前記第２スイッチ回路を非導通状態とし、前記第１制御線に、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態または第２電圧状態の何れであるかに応じて、前記第２トランジスタ素子を介して前記第１容量素子の一端に誘起される電圧値に差が生じ、前記第１容量素子の一端の電圧値の差によって、前記第１トランジスタ素子の第１または第２端子の電圧が前記第２電圧状態とした場合に、前記第１トランジスタ素子が、前記内部ノードが第１電圧状態の場合に導通状態となり、前記内部ノードが第２電圧状態の場合に非導通状態となる所定の電圧を印加することを第８の特徴とする。
【発明の効果】
【００３８】
上記特徴の画素回路及び表示装置によれば、通常表示と常時表示の何れの表示モードにおいても、第１スイッチ回路を用いたデータ信号線から内部ノードへの画素データの書き込みが可能である。つまり、画素回路において、第１スイッチ回路を構成するスイッチ素子、或いは、スイッチ素子とそれに直列する第３トランジスタ素子の導通非導通を外部から制御し、データ信号線に供給される電圧を制御することにより、各画素回路の内部ノードに保持される電圧を制御できる。従って、外部からの制御による、内部ノードに保持される電圧のリフレッシュ動作及び極性反転動作も当然に、画素データの書き込み動作によって可能である。この場合、上記特徴の画素回路は、書き込み動作には第２スイッチ回路は使用されず、制御回路も本来の目的では使用されないため、図２７に示した画素回路と機能的には同じとなる。通常表示モードにおいて、データ信号線に供給する電圧を細かく制御することで、フルカラー表示の高階調の画素データの書き込みが可能となる。また、常時表示モードでは、画素単位で白黒２値表示（３つの画素回路を使用するカラー表示で８色表示となる）を行う場合には、データ信号線に供給される電圧は２通りの電圧値を取ることになる。【００３９】
尚、本発明の画素回路は、カラー表示の場合には、最小の表示単位となる３原色（ＲＧＢ）の各色に対応するサブ画素を構成する。従って、カラー表示の場合では、画素データは、３原色の個々の階調データとなる。【００４０】
更に、上記特徴の画素回路は、第２容量素子を備えることで、内部ノードに保持する画素データの電圧の安定化が図れる。また、第１及び第２容量素子の各他端を相互に接続することで、画素回路に接続する配線数を低減でき、開口率の低下を抑制することができる。【００４１】
ここで、上記書き込み動作時に、書き込み対象の画素回路の第２トランジスタ素子を導通状態とすることで、第１容量素子を内部ノードの電圧保持用の容量として使用することができ、内部ノードの電圧の安定化に寄与し、特に、第２容量素子を備え、第１及び第２容量素子の各他端を相互に接続する場合に有効である。【００４２】
更に、上記特徴の画素回路及び表示装置によれば、画素回路において、第１スイッチ回路に加えて、第２スイッチ回路と制御回路を動作させることにより、常時表示モードで、白黒２値表示する場合に、内部ノードに保持されている画素データの電圧に関係なく、選択された複数の画素回路に対して全く同じ制御を行うことで、極性反転動作を一括して行うことができる。従来の極性反転動作では、内部ノードに保持されている画素データの電圧に応じて、異なる電圧をデータ信号線に印加する必要があるため、外部に設けた１フレーム分の画素メモリに表示中の画素データを記憶し、それを読み出して、各データ信号線を個別に制御する必要があったが、上記特徴の画素回路及び表示装置によれば、斯かる画素データ毎の個別の制御が不要となり、極性反転動作に係る制御が大幅に簡素化される。ここで、上記特徴の画素回路による極性反転動作を「セルフ極性反転動作」と称し、従来の外部の画素メモリを使用する極性反転動作を「外部極性反転動作」と称し、両者を区別する。【００４３】
上記特徴の画素回路によるセルフ極性反転動作では、内部ノードに外部から電圧供給可能な経路が第１スイッチ回路と第２スイッチ回路の２系統あり、第１スイッチ回路にはスイッチ素子（第４トランジスタ素子）が必ず存在し、第２スイッチ回路には、第１及び第３トランジスタ素子が必ず存在し、各スイッチ回路は個別に導通非導通の制御が可能であるため、第１スイッチ回路を、内部ノードの２値の初期電圧状態（第１または第２電圧状態）に関係なく、内部ノードの電圧状態を何れか一方の電圧状態（第１電圧状態）にリセットするのに使用し、第２スイッチ回路を、内部ノードの２値の電圧状態に依存して、導通または非導通させ、当該電圧状態の初期状態が、当該リセット後の電圧状態（第１電圧状態）であった場合にのみ、第２スイッチ回路を導通させて、他方の電圧状態（第２電圧状態）にセットするのに使用する。つまり、当該セルフ極性反転動作によって、内部ノードの電圧状態は、初期状態が第２電圧状態であった場合は、リセット動作により第１電圧状態に変化し、初期状態が第１電圧状態であった場合は、リセット動作により第１電圧状態が維持され、セット動作により第２電圧状態に変化する。制御回路は、内部ノードと第１トランジスタ素子の制御端子を連絡する第２トランジスタ素子を備えるため、第２トランジスタ素子の制御端子と接続する第１制御線の電圧を制御することで、第１トランジスタ素子の制御端子の電圧を、内部ノードの２値の初期電圧状態に応じた異なる電圧に設定でき、内部ノードの初期電圧状態が第１電圧状態の場合にのみ、第１トランジスタ素子を導通させ、第２スイッチ回路を導通状態とし、選択的にセット動作を実行することができる。この場合、制御回路は、リセット動作前に、第１制御線の電圧を制御して第２トランジスタ素子を非導通とすることで、リセット後の内部ノードの電圧と第１容量素子の一端を分離して、第１容量素子の一端に内部ノードの初期電圧状態に応じた電圧状態をセット動作まで保持することができる。【００４４】
尚、上記セルフ極性反転動作において、第２スイッチ回路によるセット動作では、内部ノードの電圧を第１電圧状態から第２電圧状態に遷移させれば十分であり、本発明の実施形態において詳述するように、第２トランジスタ素子を閾値電圧分の電圧降下の発生しない条件で動作させることができるため、第２トランジスタ素子の制御端子に大きな電圧振幅を印加する必要がなく、第１容量素子は単に第１トランジスタ素子の制御端子の電圧を保持できれば十分であり、第１容量素子の他端は、セルフ極性反転動作中において、固定電圧に固定すれば良い。【００４５】
上記特徴の画素回路及び表示装置によれば、上記要領で、内部ノードの２値の電圧状態が、他の電圧状態に夫々移行するため、単位液晶表示素子の内部ノードと接続しない側の対向電極（共通電極）の電圧を、必要に応じて変化させることで、単位液晶表示素子に当初印加されていた電圧と同じ絶対値で逆極性の電圧を、同じ画素回路の単位液晶表示素子に印加することができる。例えば、対向電極の電圧が、正確に第１電圧状態と第２電圧状態の中間電圧である場合には、対向電極の電圧を変化させる必要はないが、第１電圧状態と第２電圧状態の何れかに偏っている場合は、例えば、第１電圧状態と第２電圧状態の何れか一方の電圧である場合は、その他方の電圧に変化させる必要がある。当該対向電極の電圧の変更は、第２トランジスタ素子を非導通とした後、リセット動作前に行うのが好ましい。単位液晶表示素子を介して、内部ノードと対向電極が容量結合しているため、対向電極の電圧変化が、第２トランジスタ素子が非導通となる前の第１容量素子の一端に保持している電圧状態、及び、リセット後の内部ノードの電圧状態に夫々影響を与えるのを防止する。【００４６】
また、上記特徴の画素回路及び表示装置は、通常表示と常時表示の両表示モードにおいて、通常の書き込み動作、及び、当該書き込み動作によるリフレッシュ動作及び極性反転動作（外部極性反転動作）が可能であるとともに、内部ノードに保持されている画素データの電圧に関係なく、選択された複数の画素回路に対して全く同じ操作手順でセルフ極性反転動作を一括して行うことができる。従って、１フレーム分の全ての画素回路を１回のセルフ極性反転動作によって、同時に極性反転させることができ、走査信号線単位で実行される従来の外部極性反転動作と比較して、データ信号線を駆動する回数が大幅に低減でき、大幅な消費電力の低減が図れる。【００４７】
更に、上記特徴の画素回路は、ＳＲＡＭ等のメモリ部を別途備えず、３つのトランジスタ素子と１つの容量素子の簡単な回路構成で実現できる第２スイッチ回路と制御回路を追加するだけで構成できるため、ＳＲＡＭ等の複雑な回路構成のメモリ部を備える構成と比較して、画素回路当たりの開口率の大きくすることができる。【００４８】
尚、上記特徴の画素回路では、第１スイッチ回路と第２スイッチ回路において、幾つかの回路構成上の変形が可能である。第１スイッチ回路に関しては、スイッチ素子のみで構成されている場合が、最も簡単な回路構成である。第１スイッチ回路は、スイッチ素子と第３トランジスタ素子との直列回路で構成されていても良い。但し、後者の場合、走査信号線単位で行う書き込み動作において、第３トランジスタ素子を走査信号線と同様に制御する必要がある。【００４９】
更に、電圧供給線は、独立した配線で構成しても良いが、第１制御線、固定電圧線、または、データ信号線が、電圧供給線として兼用されることで、画素回路に接続する配線数を低減でき、開口率の低下を抑制することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の表示装置の概略構成の一例を示すブロック図
【図２】液晶表示装置の一部断面概略構造図
【図３】本発明の表示装置の概略構成の一例を示すブロック図
【図４】本発明の画素回路の基本回路構成を示す回路図
【図５】本発明の画素回路の第１類型の回路構成例を示す回路図
【図６】本発明の画素回路の第２類型の回路構成例を示す回路図
【図７】本発明の画素回路の第３類型の回路構成例を示す回路図
【図８】本発明の画素回路の第４類型の回路構成例を示す回路図
【図９】本発明の画素回路の第１類型の他の回路構成例を示す回路図
【図１０】本発明の画素回路の第１類型の他の回路構成例を示す回路図
【図１１】本発明の画素回路の第５類型の回路構成例を示す回路図
【図１２】本発明の画素回路の第６類型の回路構成例を示す回路図
【図１３】本発明の画素回路の第６類型の他の回路構成例を示す回路図
【図１４】本発明の画素回路の第５類型の他の回路構成例を示す回路図
【図１５】第１類型の画素回路によるセルフ極性反転動作のタイミング図
【図１６】第２類型の画素回路によるセルフ極性反転動作のタイミング図
【図１７】第３類型の画素回路によるセルフ極性反転動作のタイミング図
【図１８】第４類型の画素回路によるセルフ極性反転動作のタイミング図
【図１９】第５類型の画素回路によるセルフ極性反転動作のタイミング図
【図２０】第６類型の画素回路によるセルフ極性反転動作のタイミング図
【図２１】第１類型の画素回路による常時表示モードの書き込み動作のタイミング図
【図２２】第５類型の画素回路による常時表示モードの書き込み動作のタイミング図
【図２３】第６類型の画素回路による常時表示モードの書き込み動作のタイミング図
【図２４】常時表示モードにおける書き込み動作とセルフ極性反転動作の実行手順を示すフローチャート
【図２５】第１類型の画素回路による通常表示モードの書き込み動作のタイミング図
【図２６】本発明の画素回路の基本回路構成の別実施形態を示す回路図
【図２７】一般的なアクティブマトリックス型の液晶表示装置の画素回路の等価回路図
【図２８】ｍ×ｎ画素のアクティブマトリックス型の液晶表示装置の回路配置例を示すブロック図
【発明を実施するための形態】
【００５１】
本発明の画素回路及び表示装置の各実施形態につき、以下において図面を参照して説明する。
【００５２】
［第１実施形態］
第１実施形態では、本発明の表示装置（以下、単に表示装置と称す）と本発明の画素回路（以下、単に画素回路と称す）の回路構成について説明する。
【００５３】
図１に、表示装置１の概略構成を示す。表示装置１は、アクティブマトリクス基板１０、対向電極８０、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４、及び、後述する種々の信号線を備える。アクティブマトリクス基板１０上には、画素回路２が、行方向及び列方向に夫々複数配置され、画素回路アレイが形成されている。尚、図１では、図面が煩雑になるのを避けるため、画素回路２はブロック化して表示している。また、図１では、アクティブマトリクス基板１０上に各種の信号線が形成されていることを明瞭に表示するために、便宜的に、アクティブマトリクス基板１０を対向電極８０の上側に図示している。
【００５４】
本実施形態では、表示装置１は、同じ画素回路２を用いて、通常表示モードと常時表示モードの２つの表示モードで画面表示が可能な構成となっている。通常表示モードは、動画或いは静止画をフルカラー表示で表示する表示モードで、バックライトを利用した透過型液晶表示を利用する。一方、本実施形態の常時表示モードは、画素回路単位で２階調（白黒）表示し、３つの隣接する画素回路２を３原色（Ｒ，Ｇ，Ｂ）の各色に割り当てて、８色を表示する表示モードである。更に、常時表示モードでは、隣接する３つの画素回路を更に複数セット組み合わせて、面積階調により表示色の数を増やすことも可能である。尚、本実施形態の常時表示モードは、透過型液晶表示でも反射型液晶表示でも利用可能な技術である。
【００５５】
尚、以下の説明において、便宜的に、１つの画素回路２に対応する最小表示単位を「画素」と称し、各画素回路に書き込む「画素データ」は、３原色（Ｒ，Ｇ，Ｂ）によるカラー表示の場合、各色の階調データとなる。尚、３原色に加えて白黒の輝度データを含めてカラー表示する場合は、当該輝度データも画素データに含まれる。
【００５６】
以下に説明するように、表示装置１は、常時表示モードにおいて「セルフ極性反転動作」が可能で、従来の「外部極性反転動作」を実行する場合と比べて大幅な低消費電力化が図れることを特徴とするものであり、通常表示モードと常時表示モードを併用せず、常時表示モードだけを利用して液晶表示を行う構成にも当然に適用できる。
【００５７】
図２は、アクティブマトリクス基板１０と対向電極８０の関係を示す概略断面構造図であり、画素回路２の構成要素である表示素子部２１（図４参照）の構造を示している。アクティブマトリクス基板１０は、光透過性の透明基板であり、例えばガラスやプラスチックからなる。図１に図示したように、アクティブマトリクス基板１０上には各信号線を含む画素回路２が形成されている。図２では、画素回路２の構成要素を代表して画素電極２０を図示している。画素電極２０は、光透過性の透明導電材料、例えばＩＴＯ（インジウムスズ酸化物）からなる。
【００５８】
アクティブマトリクス基板１０に対向するように、光透過性の対向基板８１が配置されており、これら両基板の間隙には液晶層７５が保持される。両基板の外表面には偏光板（不図示）が貼り付けられている。
【００５９】
液晶層７５は、両基板の周辺部分においてはシール材７４によって封止されている。対向基板８１には、ＩＴＯ等の光透過性の透明導電材料からなる対向電極８０が、画素電極２０と対向するように形成されている。この対向電極８０は、対向基板８１上をほぼ一面に広がるように単一膜として形成されている。ここで、１つの画素電極２０と対向電極８０とその間に挟持された液晶層７５によって単位液晶表示素子ＬＣ（図４参照）が形成される。
【００６０】
尚、バックライト装置（不図示）がアクティブマトリクス基板１０の背面側に配置されており、アクティブマトリクス基板１０から対向基板８１に向かう方向に光を放射することができる。
【００６１】
図１に示すように、アクティブマトリクス基板１０上には複数の信号線が縦横方向に形成されている。そして、縦方向（列方向）に延伸するｍ本のソース線（ＳＬ１，ＳＬ２，……，ＳＬｍ）と、横方向（行方向）に延伸するｎ本のゲート線（ＧＬ１，ＧＬ２，……，ＧＬｎ）が交差する箇所に、画素回路２がマトリクス状に複数形成されている。尚、ｍ、ｎは夫々２以上の自然数である。各画素回路２内に形成された画素電極２０に対し、ソースドライバ１３及びゲートドライバ１４から、夫々ソース線ＳＬ及びゲート線ＧＬを介して表示すべき画像に応じた電圧が印加される。尚、便宜的に、各ソース線（ＳＬ１，ＳＬ２，……，ＳＬｍ）を総称してソース線ＳＬと称し、各ゲート線（ＧＬ１，ＧＬ２，……，ＧＬｎ）を総称してゲート線ＧＬと称す。
【００６２】
ここで、ソース線ＳＬが「データ信号線」に対応し、ゲート線ＧＬが「走査信号線」に対応する。ソースドライバ１３が「データ信号線駆動回路」に、ゲートドライバ１４が「走査信号線駆動回路」に、対向電極駆動回路１２が「対向電極電圧供給回路」に、表示制御回路１１の一部が「制御線駆動回路」に、夫々対応する。
【００６３】
本実施形態では、画素回路２を駆動する信号線として、上述のソース線ＳＬとゲート線ＧＬ以外に、リファレンス線ＲＥＦ、選択線ＳＥＬ、補助容量線ＣＳＬ、及び、電圧供給線ＶＳＬを備える。図１に示す構成では、電圧供給線ＶＳＬは、ソース線ＳＬ、補助容量線ＣＳＬ、または、リファレンス線ＲＥＦによって兼用される場合を表示している。電圧供給線ＶＳＬは、図３に示すように、独立した信号線とすることも可能であるが、他の信号線によって兼用されることで、アクティブマトリクス基板１０上に配置すべき信号線の本数を低減でき、各画素の開口率を向上できる。
【００６４】
リファレンス線ＲＥＦと選択線ＳＥＬは、夫々「第１制御線」、「第２制御線」に対応し、表示制御回路１１によって駆動される。補助容量線ＣＳＬは、「固定電圧線（第３制御線）」に対応し、一例として、表示制御回路１１によって駆動される。図１に示す構成では、電圧供給線ＶＳＬは、ソース線ＳＬまたはリファレンス線ＲＥＦによって兼用されるので、ソースドライバ１３または表示制御回路１１によって駆動される。
【００６５】
また、図１及び図３に示す構成では、リファレンス線ＲＥＦ、選択線ＳＥＬ、及び、補助容量線ＣＳＬの夫々は、行方向に延伸するように各行に設けられており、画素回路アレイの周辺部で各行の配線が相互に接続して一本化されているが、各行の配線は個別に駆動され、動作モードに応じて共通の電圧が印加可能に構成されても良い。また、後述する画素回路２の回路構成の類型によっては、リファレンス線ＲＥＦ、選択線ＳＥＬ、及び、補助容量線ＣＳＬの一部または全てが、列方向に延伸するように各列に設けられても良い。基本的に、リファレンス線ＲＥＦ、選択線ＳＥＬ、及び、補助容量線ＣＳＬの夫々は、複数の画素回路２で共通に使用される構成となっている。
【００６６】
表示制御回路１１は、後述する通常表示モード及び常時表示モードにおける各書き込み動作と、常時表示モードにおけるセルフ極性反転動作を制御する回路である。書き込み動作時には、表示制御回路１１は、外部の信号源から表示すべき画像を表すデータ信号Ｄｖとタイミング信号Ｃｔを受け取り、当該信号Ｄｖ，Ｃｔに基づき、画像を画素回路アレイの表示素子部２１に表示させるための信号として、ソースドライバ１３に与えるディジタル画像信号ＤＡ及びデータ側タイミング制御信号Ｓｔｃと、ゲートドライバ１４に与える走査側タイミング制御信号Ｇｔｃと、対向電極駆動回路１２に与える対向電圧制御信号Ｓｅｃと、リファレンス線ＲＥＦ、選択線ＳＥＬ、補助容量線ＣＳＬ、及び、電圧供給線ＶＳＬに夫々印加する各信号電圧を、夫々生成する。尚、表示制御回路１１は、その一部または全部の回路が、ソースドライバ１３またはゲートドライバ１４内に形成されるのも好ましい。
【００６７】
ソースドライバ１３は、表示制御回路１１からの制御により、書き込み動作時及びセルフ極性反転動作時に、各ソース線ＳＬに、所定のタイミング及び所定の電圧振幅のソース信号を印加する回路である。ソースドライバ１３は、書き込み動作時には、ディジタル画像信号ＤＡ及びデータ側タイミング制御信号Ｓｔｃに基づき、ディジタル信号ＤＡの表わす１表示ライン分の画素値に相当する、対向電圧Ｖｃｏｍの電圧レベルに適合した電圧をソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍとして１水平期間（「１Ｈ期間」ともいう）毎に生成する。当該電圧は、通常表示モードでは多階調のアナログ電圧であり、常時表示モードでは、２階調（２値）の電圧となる。そして、これらのソース信号を、夫々対応するソース線ＳＬ１，ＳＬ２，……，ＳＬｍに印加する。また、ソースドライバ１３は、表示制御回路１１からの制御により、セルフ極性反転動作時には、対象となる画素回路２に接続する全てのソース線ＳＬに、同じタイミング同じ電圧で電圧印加を行う（詳細は後述する）。
【００６８】
ゲートドライバ１４は、表示制御回路１１からの制御により、書き込み動作時及びセルフ極性反転動作時に、各ゲート線ＧＬに、所定のタイミング及び所定の電圧振幅のゲート信号を印加する回路である。ゲートドライバ１４は、書き込み動作時には、走査側タイミング制御信号Ｇｔｃに基づき、ソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍを各画素回路２に書き込むために、ディジタル画像信号ＤＡの各フレーム期間において、ゲート線ＧＬ１，ＧＬ２，……，ＧＬｎをほぼ１水平期間ずつ順次選択する。また、ゲートドライバ１４は、表示制御回路１１からの制御により、セルフ極性反転動作時には、対象となる画素回路２に接続する全てのゲート線ＧＬに、同じタイミング同じ電圧で電圧印加を行う（詳細は後述する）。尚、ゲートドライバ１４は、画素回路２と同様に、アクティブマトリクス基板１０上に、形成されても構わない。
【００６９】
対向電極駆動回路１２は、対向電極８０に対して対向電極配線ＣＭＬを介して対向電圧Ｖｃｏｍを印加する。本実施形態では、対向電極駆動回路１２は、通常表示モード及び常時表示モードにおいて、対向電圧Ｖｃｏｍを所定の高レベル（５Ｖ）と所定の低レベル（０Ｖ）の間で交互に切り換えて出力する。このように、対向電圧Ｖｃｏｍを高レベルと低レベルの間で切り換えながら対向電極８０を駆動することを「対向ＡＣ駆動」と呼ぶ。尚、通常表示モードにおける「対向ＡＣ駆動」は、１水平期間毎及び１フレーム期間毎に、対向電圧Ｖｃｏｍを高レベルと低レベルの間で切り換える。つまり、或る１フレーム期間では、相前後する２つの水平期間で、対向電極８０と画素電極２０間の電圧極性が変化するとともに、同じ１水平期間について言えば、相前後する２つのフレーム期間で、対向電極８０と画素電極２０間の電圧極性が変化する。尚、常時表示モードでは、１フレーム期間中は、同じ電圧レベルが維持されるが、相前後する２つの書き込み動作で対向電極８０と画素電極２０間の電圧極性が変化する。
【００７０】
対向電極８０と画素電極２０間に同一極性の電圧を印加し続けると、表示画面の焼き付き（面焼き付き）が発生するため、極性反転動作が必要となるが、「対向ＡＣ駆動」を採用することで、極性反転動作における画素電極２０に印加する電圧振幅が低減できる。
【００７１】
次に、画素回路２の構成について図４〜図１４を参照して説明する。図４に、本発明の画素回路２の基本回路構成を示す。画素回路２は、全ての回路構成に共通して、単位液晶表示素子ＬＣを含む表示素子部２１、補助容量素子Ｃ２（第２容量素子に対応する）、第１スイッチ回路２２、第２スイッチ回路２３、及び、制御回路２４を備えて構成される。尚、図４に示す基本回路構成は、後述する第１乃至第６類型の基本回路構成を包含した共通の回路構成を示している。単位液晶表示素子ＬＣは、図２を参照して説明した通りであり、説明は割愛する。
【００７２】
第１スイッチ回路２２、第２スイッチ回路２３、及び、制御回路２４の各一端と画素電極２０が接続し、内部ノードＮ１を形成している。内部ノードＮ１は、書き込み動作時にソース線ＳＬから供給される画素データの電圧を保持する。補助容量素子Ｃ２は、一端が内部ノードＮ１に、他端が補助容量線ＣＳＬに、夫々接続している。補助容量素子Ｃ２は、内部ノードＮ１が画素データの電圧を安定的に保持できるように追加的に設けられたものである。
【００７３】
第１スイッチ回路２２は、他の一端がソース線ＳＬと接続し、少なくともトランジスタＴ４（第４トランジスタ素子に対応する）を備え、トランジスタＴ４の制御端子がゲート線ＧＬと接続している。少なくともトランジスタＴ４のオフ時には、第１スイッチ回路２２は非導通状態となり、ソース線ＳＬと内部ノードＮ１間の導通が遮断される。
【００７４】
第２スイッチ回路２３は、他の一端が電圧供給線ＶＳＬと接続し、トランジスタＴ１（第１トランジスタ素子に対応する）とトランジスタＴ３（第３トランジスタ素子に対応する）の直列回路で構成され、トランジスタＴ１の制御端子が制御回路２４の出力ノードＮ２と接続し、トランジスタＴ３の制御端子が選択線ＳＥＬと接続している。トランジスタＴ１とトランジスタＴ３の両方がオン時に、第２スイッチ回路２１は導通状態となり、電圧供給線ＶＳＬと内部ノードＮ１間が導通状態となる。
【００７５】
制御回路２４は、トランジスタＴ２（第２トランジスタ素子に対応する）と第１容量素子Ｃ１の直列回路で構成され、トランジスタＴ２の第１端子が内部ノードＮ１と、トランジスタＴ２の第２端子が第１容量素子Ｃ１の一端と、トランジスタＴ２の制御端子がリファレンス線ＲＥＦと、第１容量素子Ｃ１の他端が補助容量線ＣＳＬと、夫々接続している。トランジスタＴ２の第２端子と第１容量素子Ｃ１の一端の接続点が出力ノードＮ２を形成し、出力ノードＮ２は、トランジスタＴ２がオン時に、内部ノードＮ１の電圧レベルに応じた電圧を保持し、トランジスタＴ２がオフ時には、内部ノードＮ１の電圧レベルが変化しても当初の保持電圧を維持し、当該保持電圧によって、第２スイッチ回路２３のトランジスタＴ１のオンオフを制御する構成となっている。
【００７６】
上記４種類のトランジスタＴ１〜Ｔ４は、何れもアクティブマトリクス基板１０上に形成される、多結晶シリコンＴＦＴ或いは非晶質シリコンＴＦＴ等の薄膜トランジスタであり、第１及び第２端子の一方がドレイン電極、他方がソース電極、制御端子がゲート電極に相当する。更に、各トランジスタＴ１〜Ｔ４は、単体のトランジスタで構成されても良いが、オフ時のリーク電流を抑制する要請が高い場合は、複数のトランジスタを直列に接続し、制御端子を共通化して構成されても良い。尚、以下の画素回路２の動作説明では、トランジスタＴ１〜Ｔ４が、全てＮチャネル型の多結晶シリコンＴＦＴで、閾値電圧が２Ｖ程度のものを想定する。
【００７７】
画素回路２は、第１スイッチ回路２２が、トランジスタＴ４だけで構成される場合と、第２スイッチ回路２３内のトランジスタＴ３またはトランジスタＴ３と制御端子同士が相互に接続された別のトランジスタＴ５と、トランジスタＴ４との直列回路で構成される場合の２通りの構成パターンと、電圧供給線ＶＳＬが、ソース線ＳＬにより兼用される場合、リファレンス線ＲＥＦにより兼用される場合、補助容量線ＣＳＬにより兼用される場合、独立した信号線の場合の４通りの構成パターンと、第２スイッチ回路２３または第１スイッチ回路２２内のトランジスタＴ３の配置個所の違いによる複数の変形パターンを、夫々組み合わせると同じ機能を発揮する多様な回路構成が可能となる。尚、トランジスタＴ５は、トランジスタＴ３と同様の特性を有し、制御端子が選択線ＳＥＬと接続し、選択線ＳＥＬによってオンオフ制御されるため、トランジスタＴ３とトランジスタＴ４との直列回路で構成される第１スイッチ回路２２とトランジスタＴ５とトランジスタＴ４との直列回路で構成される第１スイッチ回路２２は等価である。以下の説明では、便宜的に、第１スイッチ回路２２内のトランジスタＴ３とトランジスタＴ５を区別せず、何れもトランジスタＴ３と総称する。
【００７８】
第１スイッチ回路２２がトランジスタＴ４だけで構成される場合は、電圧供給線ＶＳＬの形態に応じて、図５〜図８に示す第１乃至第４類型の基本回路構成が想定される。図５に示す第１類型の基本回路構成の画素回路２Ａは、電圧供給線ＶＳＬがソース線ＳＬにより兼用される場合で、図６に示す第２類型の基本回路構成の画素回路２Ｂは、電圧供給線ＶＳＬがリファレンス線ＲＥＦにより兼用される場合であり、リファレンス線ＲＥＦは、一例としてゲート線ＧＬと平行に横方向（行方向）に延伸しているが、ソース線ＳＬと平行に縦方向（列方向）に延伸しても良い。図７に示す第３類型の基本回路構成の画素回路２Ｃは、電圧供給線ＶＳＬが補助容量線ＣＳＬにより兼用される場合であり、補助容量線ＣＳＬは、一例としてゲート線ＧＬと平行に横方向（行方向）に延伸しているが、ソース線ＳＬと平行に縦方向（列方向）に延伸しても良い。図８に示す第４類型の基本回路構成の画素回路２Ｄは、電圧供給線ＶＳＬが独立した信号線の場合であり、電圧供給線ＶＳＬは、一例としてゲート線ＧＬと平行に横方向（行方向）に延伸しているが、ソース線ＳＬと平行に縦方向（列方向）に延伸しても良い。
【００７９】
図５〜図８に示す第１乃至第４類型の基本回路構成では、第２スイッチ回路２３は、トランジスタＴ１とトランジスタＴ３の直列回路で構成され、一例として、トランジスタＴ１の第１端子が内部ノードＮ１に接続し、トランジスタＴ１の第２端子がトランジスタＴ３の第１端子に接続し、トランジスタＴ３の第２端子が電圧供給線ＶＳＬ（ソース線ＳＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬ）に接続する構成例を示している。しかし、当該直列回路のトランジスタＴ１とトランジスタＴ３の配置は入れ替わっても良く、また、２つのトランジスタＴ３の間にトランジスタＴ１を挟んだ回路構成でも構わない。当該２つの変形回路構成例を、電圧供給線ＶＳＬがソース線ＳＬにより兼用される第１類型の画素回路２Ａについて、図９及び図１０に示す。
【００８０】
第１スイッチ回路２２がトランジスタＴ４とトランジスタＴ３の直列回路で構成される場合は、電圧供給線ＶＳＬの形態に応じて、図１１及び図１２に示す第５及び第６類型の基本回路構成が想定される。図１１に示す第５類型の基本回路構成の画素回路２Ｅは、電圧供給線ＶＳＬがソース線ＳＬにより兼用される場合である。図１２に示す第６類型の基本回路構成の画素回路２Ｆは、電圧供給線ＶＳＬが独立した信号線の場合であり、電圧供給線ＶＳＬは、一例として、ソース線ＳＬと平行に縦方向（列方向）に延伸しているが、ゲート線ＧＬと平行に横方向（行方向）に延伸しても良い。
【００８１】
第１スイッチ回路２２がトランジスタＴ４とトランジスタＴ３の直列回路で構成される場合、電圧供給線ＶＳＬがリファレンス線ＲＥＦにより兼用される構成は、後述するセルフ極性反転動作において、電圧供給線ＶＳＬとリファレンス線ＲＥＦに相異なる電圧印加条件が要求されるため（具体的には、第４フェーズにおいて、電圧供給線ＶＳＬに５Ｖ印加、リファレンス線ＲＥＦに０Ｖ印加）、採用できない。
【００８２】
更に、第１スイッチ回路２２がトランジスタＴ４とトランジスタＴ３の直列回路で構成される場合、電圧供給線ＶＳＬが補助容量線ＣＳＬにより兼用される構成は、後述するセルフ極性反転動作において、電圧供給線ＶＳＬとなる補助容量線ＣＳＬの電圧を途中で変化させる必要が生じ（具体的には、第４フェーズで５Ｖ、第６フェーズで０Ｖ）、セルフ極性反転動作の途中で、内部ノードＮ１の電圧に、補助容量素子Ｃ２と第１容量素子Ｃ１を介した容量結合による干渉が生じるため、採用できない。
【００８３】
図１１及び図１２に示す第５及び第６類型の基本回路構成では、第１スイッチ回路２２が、トランジスタＴ４とトランジスタＴ３の直列回路で構成され、第２スイッチ回路２３が、トランジスタＴ１とトランジスタＴ３の直列回路で構成され、トランジスタＴ３の第１端子が内部ノードＮ１に接続し、トランジスタＴ３の第２端子がトランジスタＴ１の第１端子とトランジスタＴ４の第１端子に接続し、トランジスタＴ４の第２端子がソース線ＳＬに接続し、トランジスタＴ１の第２端子がソース線ＳＬまたは電圧供給線ＶＳＬに接続する構成例を示している。図１１及び図１２に示す回路構成例では、第１スイッチ回路２２と第２スイッチ回路２３において、同じトランジスタＴ３を兼用する回路構成となっているが、当該トランジスタＴ３を２つに分けて、第１スイッチ回路２２と第２スイッチ回路２３がトランジスタＴ３を１つずつ備える構成でも構わない。当該変形回路構成例を、電圧供給線ＶＳＬが独立した信号線である第６類型の画素回路２Ｆについて、図１３に示す。更に、図１３の変形回路構成例において、図９及び図１０に示す回路構成と同様に、第２スイッチ回路２３において、当該直列回路のトランジスタＴ１とトランジスタＴ３の配置を入れ替えても良く、また、２つのトランジスタＴ３の間にトランジスタＴ１を挟んだ回路構成でも構わない。更に、図１３の変形回路構成例において、第１スイッチ回路２２において、当該直列回路のトランジスタＴ３とトランジスタＴ４の配置を入れ替えても良い。また、図１１に示す第５類型の基本回路構成の画素回路２Ｅでは、図１４に示すように、第１スイッチ回路２２において、当該直列回路のトランジスタＴ４とトランジスタＴ３の配置を入れ替え、第２スイッチ回路２３において、当該直列回路のトランジスタＴ１とトランジスタＴ３の配置を入れ替えても良い。
【００８４】
［第２実施形態］
第２実施形態では、図５〜図８、図１１及び図１２に示す第１乃至第６類型の回路構成の画素回路２Ａ〜２Ｆによるセルフ極性反転動作について、類型別に図面を参照して説明する。尚、セルフ極性反転動作は、常時表示モードにおける動作で、複数の画素回路２に対して、第１スイッチ回路２２と第２スイッチ回路２３と制御回路２４を所定のシーケンスで作動させ、画素電極２０と対向電極８０の間に印加されている液晶電圧Ｖｌｃの極性を、その絶対値を保持したまま、同時に一括して反転させる動作である。従って、セルフ極性反転動作の対象となる画素回路２に接続する全てのゲート線ＧＬ、ソース線ＳＬ、選択線ＳＥＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、電圧供給線ＶＳＬ、及び、対向電極８０には、全て同じタイミングで同じ電圧が印加される。当該電圧印加のタイミング制御は、図１に示す表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。セルフ極性反転動作は、画素回路２Ａ〜２Ｆによる本発明に特有の動作で、従来の「外部極性反転動作」に対して大幅な低消費電力化を可能とするものである。尚、上記「同時に一括して」の「同時」は、一連のセルフ極性反転動作の時間幅を有する「同時」である。
【００８５】
液晶電圧Ｖｌｃは、対向電極８０の対抗電圧Ｖｃｏｍ、画素電極２０に保持されている画素電圧Ｖ２０により、以下の数２で表わされる。
【００８６】
（数２）
Ｖｌｃ＝Ｖ２０−Ｖｃｏｍ
【００８７】
また、本実施形態の常時表示モードは、画素回路単位で２階調（２値）の画素データを保持するため、画素電極２０（内部ノードＮ１）に保持されている画素電圧Ｖ２０は、第１電圧状態と第２電圧状態の２つの電圧状態を取る。本実施形態では、上述の対向電圧Ｖｃｏｍと同様に、第１電圧状態を高レベル（５Ｖ)、第２電圧状態を低レベル（０Ｖ)として説明する。従って、液晶電圧Ｖｌｃは、画素電圧Ｖ２０と対向電圧Ｖｃｏｍが異なる場合は、＋５Ｖまたは−５Ｖとなり、画素電圧Ｖ２０と対向電圧Ｖｃｏｍが同電圧の場合は、０Ｖとなる。従って、セルフ極性反転動作によって、液晶電圧Ｖｌｃ＝＋５Ｖの画素回路２は、液晶電圧Ｖｌｃ＝−５Ｖとなり、液晶電圧Ｖｌｃ＝−５Ｖの画素回路２は、液晶電圧Ｖｌｃ＝＋５Ｖとなり、液晶電圧Ｖｌｃ＝０Ｖの画素回路２は、液晶電圧Ｖｌｃ＝０Ｖが維持される。より具体的には、セルフ極性反転動作によって、対向電圧Ｖｃｏｍが、高レベル（５Ｖ)から低レベル（０Ｖ)、或いは、低レベル（０Ｖ)から高レベル（５Ｖ)へ遷移するとともに、画素電圧Ｖ２０が、高レベル（５Ｖ)から低レベル（０Ｖ)、或いは、低レベル（０Ｖ)から高レベル（５Ｖ)へ遷移する。以下の説明では、対向電圧Ｖｃｏｍが低レベル（０Ｖ)から高レベル（５Ｖ)へ遷移する場合について、画素電圧Ｖ２０が高レベル（５Ｖ)から低レベル（０Ｖ)と遷移するケース（ケースＡ）と低レベル（０Ｖ)から高レベル（５Ｖ)へ遷移するケース（ケースＢ）について、説明する。
【００８８】
〈１〉第１類型のセルフ極性反転動作
図１５に、第１類型のセルフ極性反転動作のタイミング図を示す。図１５に示すように、セルフ極性反転動作は、８つのフェーズ（第１乃至第８フェーズ）に分解される。各フェーズの開始時刻を夫々ｔ１，ｔ２，……，ｔ８とする。図１５には、セルフ極性反転動作の対象となる画素回路２Ａに接続する全てのゲート線ＧＬ、ソース線ＳＬ、選択線ＳＥＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。尚、本実施形態では、画素回路アレイの全画素回路が、セルフ極性反転動作の対象とする。また、図１５には、ケースＡ及びケースＢにおける内部ノードＮ１の画素電圧Ｖ２０と出力ノードＮ２の電圧Ｖｎ２の各電圧波形、及び、トランジスタＴ１〜Ｔ４の各フェーズにおけるオンオフ状態を、合わせて表示している。
【００８９】
第１フェーズ（１）では、セルフ極性反転動作開始前の初期状態設定動作を行う。先ず、ゲート線ＧＬに−５Ｖを印加して、トランジスタＴ４を完全にオフ状態として第１スイッチ回路２２を非導通状態とし、ソース線ＳＬに０Ｖ（第２電圧状態）を印加し、選択線ＳＥＬに０Ｖを印加して、トランジスタＴ３をオフ状態として第２スイッチ回路２３を非導通状態とし、リファレンス線ＲＥＦに８Ｖを印加し、内部ノードＮ１の電圧状態に関係なくトランジスタＴ２を完全にオン状態として、ケースＡ及びケースＢの何れにおいても出力ノードＮ２を内部ノードＮ１と同電圧状態とする。対向電圧Ｖｃｏｍは０Ｖである。また、補助容量線ＣＳＬは所定の固定電圧（例えば、０Ｖ或いは５Ｖ）に固定する。尚、ソース線ＳＬに印加する初期電圧は、５Ｖ（第１電圧状態）であっても良い。この場合、選択線ＳＥＬに０Ｖを印加して、トランジスタＴ３をオフ状態としなくても、トランジスタＴ１の制御端子の電圧が内部ノードＮ１と同電圧であるので、ダイオード接続状態のトランジスタＴ１が逆バイアス状態（オフ状態）となり、第２スイッチ回路２３が非導通状態となる。この結果、第１スイッチ回路２２と第２スイッチ回路２３が非導通状態となって、ソース線ＳＬ及び電圧供給線ＶＳＬの電圧状態の影響を受けずに、全ての画素回路２において、内部ノードＮ１の電圧状態を出力ノードＮ２に転送するサンプリングを行うことができる。
【００９０】
ところで、トランジスタＴ４を完全にオフ状態とするためのゲート線ＧＬに印加する電圧値として、負電圧である−５Ｖを使用する理由は、非導通状態の第１スイッチ回路２２において、液晶電圧Ｖｌｃの電圧が維持されたまま、画素電圧Ｖ２０が、対向電圧Ｖｃｏｍの電圧変化に伴い、負電圧に遷移する可能性があり、当該状態で、非導通状態の第１スイッチ回路２２が不必要に導通状態となるのを防止するためである。尚、常時表示モードでは、ソース線ＳＬの電圧が第１電圧状態（５Ｖ）または第２電圧状態（０Ｖ）であるので、内部ノードＮ１の電圧が負電圧となっても、第２スイッチ回路２３のトランジスタＴ１が逆バイアスのダイオードとして機能するので、選択線ＳＥＬの電圧を、必ずしもゲート線ＧＬと同様に負電圧に制御してトランジスタＴ３をオフ状態とする必要はない。
【００９１】
第２フェーズ（２）が開始すると（ｔ２）、リファレンス線ＲＥＦに０Ｖを印加し、内部ノードＮ１の電圧状態に関係なくトランジスタＴ２をオフ状態として、出力ノードＮ２と内部ノードＮ１を電気的に分離する。これにより、出力ノードＮ２に、初期の内部ノードＮ１の電圧状態が保持され、その後の内部ノードＮ１の電圧状態の変化の影響を受けない。
【００９２】
第３フェーズ（３）が開始すると（ｔ３）、対向電圧Ｖｃｏｍを０Ｖから５Ｖに遷移させる。この時点で、対抗電圧Ｖｃｏｍだけが変化するので、液晶電圧Ｖｌｃの絶対値が、０Ｖが５Ｖに、５Ｖが０Ｖに変化し、各画素回路の表示状態が変化するが、最終的に極性反転が完了するまでの期間を短くすることで、当該表示状態の一時的な変化が短時間に抑えられ、人間の視覚には感知できない程度に、液晶電圧Ｖｌｃの平均値の変動が極めて微小となる。例えば、各フェーズの期間を３０μ秒程度に設定した場合は、当該表示状態の一時的な変化は人間の視覚上無視される。
【００９３】
第４フェーズ（４）が開始すると（ｔ４）、ゲート線ＧＬに８Ｖを印加して、トランジスタＴ４を完全にオン状態として第１スイッチ回路２２を導通状態とし、ソース線ＳＬに５Ｖ（第１電圧状態）を印加し、内部ノードＮ１の電圧状態をケースＡ及びケースＢの何れにおいても強制的に５Ｖ（第１電圧状態）とする。この時点で、ケースＡにおいて、液晶電圧Ｖｌｃが初期の０Ｖに戻り、絶対値が０Ｖのため実質的な極性の反転は生じないが、極性反転が完了する。
【００９４】
第５フェーズ（５）が開始すると（ｔ５）、ゲート線ＧＬに−５Ｖを印加して、トランジスタＴ４を完全にオフ状態として第１スイッチ回路２２を非導通状態とし、内部ノードＮ１とソース線ＳＬを電気的に分離し、ソース線ＳＬに０Ｖ（第２電圧状態）を印加する。
【００９５】
第６フェーズ（６）が開始すると（ｔ６）、選択線ＳＥＬに５Ｖを印加して、トランジスタＴ３をオン状態とし、第２スイッチ回路２３を、トランジスタＴ１のオンオフ状態に応じて導通或いは非導通状態とする。つまり、ケースＡでは、第１フェーズで出力ノードＮ２の電圧Ｖｎ２が５Ｖに保持されているため、トランジスタＴ１がオン状態となるので、第２スイッチ回路２３が導通状態となり、内部ノードＮ１の画素電圧Ｖ２０が５Ｖから０Ｖに変化する。一方、ケースＢでは、第１フェーズで出力ノードＮ２の電圧Ｖｎ２が０Ｖに保持されているため、トランジスタＴ１がオフ状態となるので、第２スイッチ回路２３が非導通状態となり、内部ノードＮ１の画素電圧Ｖ２０が５Ｖに維持される。この時点で、ケースＢにおいて、液晶電圧Ｖｌｃが初期の＋５Ｖから−５Ｖに変化し、実質的な極性反転が完了する。尚、第１フェーズ（１）〜第５フェーズ（５）の間のケースＡにおけるトランジスタＴ１のオンオフ状態は、トランジスタＴ３がオフ状態であるため、正確には、第２スイッチ回路２３内のトランジスタＴ１の配置個所とその両端電圧に依存して定まり、カットオフ状態になっている場合もあり得る。第５フェーズ（５）までのトランジスタＴ１のオンオフ状態よりも、出力ノードＮ２の電圧Ｖｎ２が５Ｖに保持されている点が重要であり、図１５では、トランジスタＴ１のオンオフ状態の区別を制御端子の電圧状態で便宜的に行っている。
【００９６】
第７フェーズ（７）が開始すると（ｔ７）、選択線ＳＥＬに０Ｖを印加して、トランジスタＴ３をオフ状態とし、第２スイッチ回路２３を、トランジスタＴ１のオンオフ状態に関係なく非導通状態とする。これにより、内部ノードＮ１がソース線Ｓから電気的に分離される。
【００９７】
第８フェーズ（８）が開始すると（ｔ８）、リファレンス線ＲＥＦに８Ｖを印加し、内部ノードＮ１の電圧状態に関係なくトランジスタＴ２を完全にオン状態として、ケースＡ及びケースＢの何れにおいても出力ノードＮ２を内部ノードＮ１と同電圧状態とする。これにより、全ての信号線が初期状態（第１フェーズ（１））に戻り、次のセルフ極性反転動作における第１フェーズ（１）における初期状態設定動作が実行される。従って、次のセルフ極性反転動作は、第２フェーズ（２）から開始すれば良い。或いは、第７フェーズ（７）の終了状態で待機し、次のセルフ極性反転動作は、第１フェーズ（１）から開始しても良い。また、後述する常時表示モードにおける書き込み動作後に、第１フェーズ（１）における初期状態設定動作を実行しておいても良く、この場合も、書き込み動作後のセルフ極性反転動作は、第２フェーズ（２）から開始すれば良い。
【００９８】
以上、第１フェーズ（１）〜第７フェーズ（７）の一連の動作により、セルフ極性反転動作の対象となる全ての画素回路２の液晶電圧Ｖｌｃの極性を、その絶対値を保持したまま、同時に一括して反転することができる。
【００９９】
尚、図１５では、対向電圧Ｖｃｏｍが低レベル（０Ｖ)から高レベル（５Ｖ)へ遷移する場合について説明したが、高レベル（５Ｖ) から低レベル（０Ｖ) へ遷移する場合も、その遷移タイミングは同じで、第３フェーズ（３）が開始すると（ｔ３）、当該遷移が行われる。この場合、第４フェーズ（４）で、内部ノードＮ１の電圧状態が、ケースＡ及びケースＢの何れにおいても強制的に５Ｖ（第１電圧状態）となると、ケースＢにおいて、液晶電圧Ｖｌｃが初期の−５Ｖから＋５Ｖに変化し、実質的な極性反転が完了する。また、第６フェーズ（６）で、ケースＡにおいて、第２スイッチ回路２３が導通状態となり、内部ノードＮ１の画素電圧Ｖ２０が５Ｖから０Ｖに変化すると、液晶電圧Ｖｌｃが初期の０Ｖに戻り、絶対値が０Ｖのため実質的な極性の反転は生じないが、極性反転が完了する。
【０１００】
以上、セルフ極性反転動作の各フェーズでの基本動作を纏めると以下のようになる。
第１フェーズ（１）：内部ノードＮ１の電圧状態を、出力ノードＮ２にサンプリング。
第２フェーズ（２）：内部ノードＮ１の電圧状態を、出力ノードＮ２にホールド。
第３フェーズ（３）：対向電圧Ｖｃｏｍを反転。
第４フェーズ（４）：第１スイッチ回路２２を導通状態とし、内部ノードＮ１の電圧状態を、５Ｖ（第１電圧状態）にリセットする。
第５フェーズ（５）：第１スイッチ回路２２を非導通状態とする。
第６フェーズ（６）：ケースＡのみ、第２スイッチ回路２３を導通状態とし、内部ノードＮ１の電圧状態を、０Ｖ（第２電圧状態）にセットする。
第７フェーズ（７）：第２スイッチ回路２３を非導通状態とする。
第８フェーズ（８）：次のセルフ極性反転動作の第１フェーズ（１）
【０１０１】
以上のセルフ極性反転動作の各フェーズでの基本動作は、当該各基本動作が確実に実行される範囲において各信号線の電圧印加タイミングは適宜変更可能である。例えば、ソース線ＳＬの電圧は、第４フェーズ（４）の期間中に５Ｖ（第１電圧状態）であり、第６フェーズ（６）の期間中に０Ｖ（第２電圧状態）であれば良く、他のフェーズの電圧は、５Ｖ（第１電圧状態）または０Ｖ（第２電圧状態）の何れであっても良い。このことは、全ての類型において、ソース線ＳＬの電圧が、第４フェーズ（４）の期間中に５Ｖ（第１電圧状態）であり、電圧供給線ＶＳＬの電圧が、第６フェーズ（６）の期間中に０Ｖ（第２電圧状態）であることが要件となることを意味する。
【０１０２】
更に、第３フェーズ（３）の対向電圧Ｖｃｏｍの反転は、第４フェーズ（４）のリセット完了前までに行えば良い。つまり、第３フェーズ（３）を無くして、第４フェーズ（４）に対向電圧Ｖｃｏｍを反転しても良い。
【０１０３】
第１フェーズ（１）及び第２フェーズ（２）によって出力ノードＮ２に保持される電圧は、必ずしも内部ノードＮ１の電圧状態を正確に反映する必要はない。内部ノードＮ１の第１電圧状態に対応する電圧によって、第６フェーズ（６）において、ケースＡのみ、第２スイッチ回路２３を導通状態とし、内部ノードＮ１の電圧状態を、０Ｖ（第２電圧状態）とすることができれば十分である。その意味において、リファレンス線ＲＥＦに印加される電圧値は変更可能である。
【０１０４】
更に、第４フェーズ（４）において、内部ノードＮ１の電圧状態を、５Ｖ（第１電圧状態）とする場合に、第１類型では、電圧供給線ＶＳＬがソース線ＳＬによって兼用されているので、第１スイッチ回路２２が導通状態において、第２スイッチ回路２３の導通非導通は関係ないので、選択線ＳＥＬの電圧レベルも５Ｖであっても構わない。従って、選択線ＳＥＬは、第４フェーズから第６フェーズに掛けて連続して５Ｖを印加しても良い。
【０１０５】
更に、第５フェーズ（５）の開始時（ｔ５）に、ゲート線ＧＬに−５Ｖを印加して、トランジスタＴ４を完全にオフ状態とすると、トランジスタＴ４のゲートと内部ノードＮ１との間の容量結合によって、内部ノードＮ１のリセット後の第１電圧状態（５Ｖ）が変動する場合には、補助容量線ＣＳＬの電圧を調整し、第２容量素子Ｃ２を介した容量結合によって、内部ノードＮ１の当該電圧変動を補償するようにしても良い。但し、後述する第３類型では、補助容量線ＣＳＬは電圧供給線ＶＳＬとして兼用されるため、第４フェーズ（４）において、補助容量線ＣＳＬの電圧を、予め上記調整電圧だけ逆方向に変位させておき、第５フェーズ（５）の開始時（ｔ５）に、０Ｖ（第２電圧状態）とすれば良い。
【０１０６】
また、上述のセルフ極性反転動作の各フェーズでの基本動作は、第１類型から第６類型までの全ての類型に共通するので、第２乃至第６の各類型では、上記各フェーズでの動作が第１類型と同様に実行されるように、各信号線に電圧印加がなされる。
【０１０７】
〈２〉第２類型のセルフ極性反転動作
図１６に、第２類型のセルフ極性反転動作のタイミング図を示す。図１６に示すように、セルフ極性反転動作は、第１類型の場合と同様に、８つのフェーズ（第１乃至第８フェーズ）に分解される。各フェーズの開始時刻を夫々ｔ１，ｔ２，……，ｔ８とする。図１６には、セルフ極性反転動作の対象となる画素回路２Ｂに接続する全てのゲート線ＧＬ、ソース線ＳＬ、選択線ＳＥＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。尚、本実施形態では、画素回路アレイの全画素回路が、セルフ極性反転動作の対象とする。また、図１６には、ケースＡ及びケースＢにおける内部ノードＮ１の画素電圧Ｖ２０と出力ノードＮ２の電圧Ｖｎ２の各電圧波形、及び、トランジスタＴ１〜Ｔ４の各フェーズにおけるオンオフ状態を、合わせて表示している。
【０１０８】
第２類型は、電圧供給線ＶＳＬがリファレンス線ＲＥＦによって兼用されている点で、第１類型と異なるのみで、各信号線への電圧印加は、第１類型と全く同じタイミング同じ電圧で動作する。しかし、ソース線ＳＬは電圧供給線ＶＳＬとして兼用されないため、第６フェーズ（６）の期間中に０Ｖ（第２電圧状態）とする必要がないので、図１６に示すように、第１フェーズ〜第８フェーズを通じて５Ｖ（第１電圧状態）に固定されても良い。第６フェーズ（６）の期間中は、電圧供給線ＶＳＬとして兼用されるリファレンス線ＲＥＦの電圧が０Ｖ（第２電圧状態）であり、第６フェーズ（６）における電圧供給線ＶＳＬに要求される電圧条件を満足する。これにより、全てのソース線ＳＬにおいて電圧変化が全く生じないため、ソース線ＳＬの充放電に伴う電力消費分の省電力が図れる。他の点については、第１類型と全く同じであるので、重複する説明は割愛する。但し、第４フェーズ（４）の期間中は、電圧供給線ＶＳＬとして兼用されるリファレンス線ＲＥＦの電圧が０Ｖ（第２電圧状態）であるので、第１類型のように、選択線ＳＥＬの電圧レベルを５Ｖにすると、ケースＡにおいて、ソース線ＳＬからリファレンス線ＲＥＦへの電流経路が生じ不都合であるため、第４フェーズ（４）の期間中は、選択線ＳＥＬの電圧レベルを０Ｖにする必要がある。
【０１０９】
〈３〉第３類型のセルフ極性反転動作
図１７に、第３類型のセルフ極性反転動作のタイミング図を示す。図１７に示すように、セルフ極性反転動作は、第１類型の場合と同様に、８つのフェーズ（第１乃至第８フェーズ）に分解される。各フェーズの開始時刻を夫々ｔ１，ｔ２，……，ｔ８とする。図１７には、セルフ極性反転動作の対象となる画素回路２Ｃに接続する全てのゲート線ＧＬ、ソース線ＳＬ、選択線ＳＥＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。尚、本実施形態では、画素回路アレイの全画素回路が、セルフ極性反転動作の対象とする。また、図１７には、ケースＡ及びケースＢにおける内部ノードＮ１の画素電圧Ｖ２０と出力ノードＮ２の電圧Ｖｎ２の各電圧波形、及び、トランジスタＴ１〜Ｔ４の各フェーズにおけるオンオフ状態を、合わせて表示している。
【０１１０】
第３類型は、電圧供給線ＶＳＬが補助容量線ＣＳＬによって兼用されている点で、第１類型と異なるのみで、各信号線への電圧印加は、第１類型と全く同じタイミング同じ電圧で動作する。しかし、ソース線ＳＬは電圧供給線ＶＳＬとしてとして兼用されないため、第６フェーズ（６）の期間中に０Ｖ（第２電圧状態）を印加する必要がないので、図１７に示すように、第１フェーズ〜第８フェーズを通じて５Ｖ（第１電圧状態）に固定されても良い。これにより、全てのソース線ＳＬにおいて電圧変化が全く生じないため、ソース線ＳＬの充放電に伴う電力消費分の省電力が図れる。
【０１１１】
尚、第１及び第２類型では、補助容量線ＣＳＬは０Ｖ以外の固定電圧（例えば、５Ｖ）でも良かったが、第３類型では、電圧供給線ＶＳＬとして兼用されるため、０Ｖ（第２電圧状態）に固定する必要がある。他の点については、第１類型と全く同じであるので、重複する説明は割愛する。但し、第４フェーズ（４）の期間中は、電圧供給線ＶＳＬとして兼用される補助容量線ＣＳＬの電圧が０Ｖ（第２電圧状態）であるので、第１類型のように、選択線ＳＥＬの電圧レベルを５Ｖにすると、ケースＡにおいて、ソース線ＳＬからリファレンス線ＲＥＦへの電流経路が生じ不都合であるため、第４フェーズ（４）の期間中は、選択線ＳＥＬの電圧レベルを０Ｖにする必要がある。
【０１１２】
〈４〉第４類型のセルフ極性反転動作
図１８に、第４類型のセルフ極性反転動作のタイミング図を示す。図１８に示すように、セルフ極性反転動作は、第１類型の場合と同様に、８つのフェーズ（第１乃至第８フェーズ）に分解される。各フェーズの開始時刻を夫々ｔ１，ｔ２，……，ｔ８とする。図１８には、セルフ極性反転動作の対象となる画素回路２Ｄに接続する全てのゲート線ＧＬ、ソース線ＳＬ、選択線ＳＥＬ、リファレンス線ＲＥＦ、電圧供給線ＶＳＬ、補助容量線ＣＳＬの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。尚、本実施形態では、画素回路アレイの全画素回路が、セルフ極性反転動作の対象とする。また、図１８には、ケースＡ及びケースＢにおける内部ノードＮ１の画素電圧Ｖ２０と出力ノードＮ２の電圧Ｖｎ２の各電圧波形、及び、トランジスタＴ１〜Ｔ４の各フェーズにおけるオンオフ状態を、合わせて表示している。
【０１１３】
第４類型は、電圧供給線ＶＳＬが独立した信号線である点で、第１類型と異なるのみで、電圧供給線ＶＳＬの電圧印加条件をソース線ＳＬと同じにすると、各信号線への電圧印加は、第１類型と全く同じタイミング同じ電圧で動作する。しかし、ソース線ＳＬは電圧供給線ＶＳＬとしてとして兼用されないため、第６フェーズ（６）の期間中に０Ｖ（第２電圧状態）を印加する必要がないので、図１８に示すように、第１フェーズ〜第８フェーズを通じて５Ｖ（第１電圧状態）に固定されても良い。これにより、全てのソース線ＳＬにおいて電圧変化が全く生じないため、ソース線ＳＬの充放電に伴う電力消費分の省電力が図れる。
【０１１４】
電圧供給線ＶＳＬは、第６フェーズ（６）の期間中に０Ｖ（第２電圧状態）が印加され、ケースＡにおいて、導通状態の第２スイッチ回路２３を介して内部ノードＮ１の電圧状態を、０Ｖ（第２電圧状態）とすることが要求されるが、他のフェーズにおける電圧状態が、必ずしも０Ｖ（第２電圧状態）でなくても良いが、電圧供給線ＶＳＬの不要な充放電を避けるために第１フェーズ〜第８フェーズを通じて０Ｖ（第２電圧状態）に固定するのが好ましい。また、第６フェーズ（６）の期間以外に、電圧供給線ＶＳＬに５Ｖ（第１電圧状態）を印加することで、第１フェーズ（１）におけるサンプリング動作時に、選択線ＳＥＬに０Ｖを印加して、トランジスタＴ３をオフ状態としなくても、トランジスタＴ１の制御端子の電圧が内部ノードＮ１と同電圧であるので、ダイオード接続状態のトランジスタＴ１が逆バイアス状態（オフ状態）となり、第２スイッチ回路２３が非導通状態となる。他の点については、第１類型と全く同じであるので、重複する説明は割愛する。但し、第４フェーズ（４）の期間中は、電圧供給線ＶＳＬが０Ｖ（第２電圧状態）に固定されている場合は、選択線ＳＥＬの電圧レベルを５Ｖにすると、ケースＡにおいて、ソース線ＳＬからリファレンス線ＲＥＦへの電流経路が生じ不都合であるため、第４フェーズ（４）の期間中は、選択線ＳＥＬの電圧レベルを０Ｖにする必要がある。
【０１１５】
〈５〉第５類型のセルフ極性反転動作
図１９に、第５類型のセルフ極性反転動作のタイミング図を示す。図１９に示すように、セルフ極性反転動作は、第１類型の場合と同様に、８つのフェーズ（第１乃至第８フェーズ）に分解される。各フェーズの開始時刻を夫々ｔ１，ｔ２，……，ｔ８とする。図１９には、セルフ極性反転動作の対象となる画素回路２Ｅに接続する全てのゲート線ＧＬ、ソース線ＳＬ、選択線ＳＥＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。尚、本実施形態では、画素回路アレイの全画素回路が、セルフ極性反転動作の対象とする。また、図１９には、ケースＡ及びケースＢにおける内部ノードＮ１の画素電圧Ｖ２０と出力ノードＮ２の電圧Ｖｎ２の各電圧波形、及び、トランジスタＴ１〜Ｔ４の各フェーズにおけるオンオフ状態を、合わせて表示している。
【０１１６】
第５類型は、電圧供給線ＶＳＬがソース線ＳＬによって兼用されている点で、第１類型と同じであるが、第１スイッチ回路２２の直列回路にトランジスタＴ３が含まれている点で、第１類型と異なる。従って、第４フェーズ（４）において第１スイッチ回路２２を導通状態とするためには、トランジスタＴ３とトランジスタＴ４の両方をオン状態にする必要があり、図１９に示すように、選択線ＳＥＬの電圧レベルを第４フェーズ（４）と第６フェーズ（６）の両期間中、ゲート線ＧＬと同電圧の８Ｖにする必要がある。選択線ＳＥＬ以外の各信号線への電圧印加は、第１類型と全く同じタイミング同じ電圧で動作する。尚、第５類型では、第６フェーズ（６）のリセット動作は、第１類型と異なり、ソース線ＳＬの電圧が、０Ｖに遷移することで開始する。従って、ソース線ＳＬの電圧の遷移を第５フェーズ（５）の開始時に行うと、リセット動作は第５フェーズ（５）で開始することになり、第６フェーズ（６）は不要となる。他の点については、第１類型と全く同じであるので、重複する説明は割愛する。尚、第１スイッチ回路２２を非導通状態とする場合、図１９に示すように、トランジスタＴ４が完全にオフ状態となっているので、トランジスタＴ３をオフにするための選択線ＳＥＬの電圧は、−５Ｖでなく０Ｖでも良い。
【０１１７】
〈６〉第６類型のセルフ極性反転動作
図２０に、第６類型のセルフ極性反転動作のタイミング図を示す。図２０に示すように、セルフ極性反転動作は、第１類型の場合と同様に、８つのフェーズ（第１乃至第８フェーズ）に分解される。各フェーズの開始時刻を夫々ｔ１，ｔ２，……，ｔ８とする。図２０には、セルフ極性反転動作の対象となる画素回路２Ｆに接続する全てのゲート線ＧＬ、ソース線ＳＬ、選択線ＳＥＬ、リファレンス線ＲＥＦ、電圧供給線ＶＳＬ、補助容量線ＣＳＬの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。尚、本実施形態では、画素回路アレイの全画素回路が、セルフ極性反転動作の対象とする。また、図２０には、ケースＡ及びケースＢにおける内部ノードＮ１の画素電圧Ｖ２０と出力ノードＮ２の電圧Ｖｎ２の各電圧波形、及び、トランジスタＴ１〜Ｔ４の各フェーズにおけるオンオフ状態を、合わせて表示している。
【０１１８】
第６類型は、電圧供給線ＶＳＬが独立した信号線である点で、第５類型と異なるのみで、電圧供給線ＶＳＬとソース線を同じにすると、各信号線への電圧印加は、第５類型と全く同じタイミング同じ電圧で動作する。しかし、ソース線ＳＬは電圧供給線ＶＳＬとしてとして兼用されないため、第６フェーズ（６）の期間中に０Ｖ（第２電圧状態）を印加する必要がないので、図２０に示すように、第１フェーズ〜第８フェーズを通じて５Ｖ（第１電圧状態）に固定されても良い。これにより、全てのソース線ＳＬにおいて電圧変化が全く生じないため、ソース線ＳＬの充放電に伴う電力消費分の省電力が図れる。しかしながら、電圧供給線ＶＳＬの電圧は、第１類型及び第５類型のソース線ＳＬのように、第４フェーズ（４）の期間中に５Ｖ（第１電圧状態）であり、第６フェーズ（６）の期間中に０Ｖ（第２電圧状態）であることが要件となる。尚、第６類型では、第６フェーズ（６）のリセット動作は、電圧供給線ＶＳＬの電圧が、０Ｖに遷移することで開始する。従って、電圧供給線ＶＳＬの電圧の遷移を第５フェーズ（５）の開始時に行うと、リセット動作は第５フェーズ（５）で開始することになり、第６フェーズ（６）は不要となる。他の点については、第５類型と全く同じであるので、重複する説明は割愛する。
【０１１９】
［第３実施形態］
第３実施形態では、図５〜図８、図１１及び図１２に示す第１乃至第６類型の回路構成の画素回路２Ａ〜２Ｆによる常時表示モードにおける書き込み動作について、類型別に図面を参照して説明する。
【０１２０】
常時表示モードにおける書き込み動作では、１フレーム分の画素データを水平方向（行方向）の表示ライン毎に分割し、１水平期間毎に、各列のソース線ＳＬに１表示ライン分の各画素データに対応した２値の電圧（高レベル（５Ｖ)または低レベル（０Ｖ)）を印加するとともに、選択された表示ライン（選択行）のゲート線ＧＬに選択行電圧８Ｖを印加して、当該選択行の全ての画素回路２の第１スイッチ回路２２を導通状態にして、各列のソース線ＳＬの電圧を、選択行の各画素回路２の内部ノードＮ１に転送する動作である。選択された表示ライン以外（非選択行）のゲート線ＧＬには、当該選択行の全ての画素回路２の第１スイッチ回路２２を非導通状態にするため、非選択行電圧−５Ｖを印加する。尚、以下に説明する書き込み動作における各信号線の電圧印加のタイミング制御は、図１に示す表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。
【０１２１】
〈１〉第１乃至第４類型の書き込み動作
図２１に、第１乃至第４類型を代表して第１類型の画素回路２Ａを使用した書き込み動作のタイミング図を示す。図２１では、１フレーム期間における２本のゲート線ＧＬ１，ＧＬ２、２本のソース線ＳＬ１，ＳＬ２、選択線ＳＥＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。また、図２１には、２つの画素回路２Ａの内部ノードＮ１の画素電圧Ｖ２０の各電圧波形を合わせて表示している。２つの画素回路２Ａの一方は、ゲート線ＧＬ１とソース線ＳＬ１で選択される画素回路２Ａ（ａ）で、他方は、ゲート線ＧＬ１とソース線ＳＬ２で選択される画素回路２Ａ（ｂ）で、図中の画素電圧Ｖ２０の後ろに、夫々（ａ）と（ｂ）を付して区別している。
【０１２２】
１フレーム期間は、ゲート線ＧＬの本数分の水平期間に分割され、各水平期間に選択されるゲート線ＧＬ１〜ＧＬｎが順番に割り当てられている。図２１では、最初の２水平期間における２本のゲート線ＧＬ１，ＧＬ２の電圧変化を図示している。第１水平期間では、ゲート線ＧＬ１に選択行電圧８Ｖが、ゲート線ＧＬ２に非選択行電圧−５Ｖが印加され、第２水平期間では、ゲート線ＧＬ２に選択行電圧８Ｖが、ゲート線ＧＬ１に非選択行電圧−５Ｖが印加され、それ以降の水平期間では、ゲート線ＧＬ１，ＧＬ２の夫々には、非選択行電圧−５Ｖが印加される。各列のソース線ＳＬ（図２１では、代表して２本のソース線ＳＬ１，ＳＬ２を図示）には、水平期間毎に対応する表示ラインの画素データに対応した電圧（５Ｖ，０Ｖ）が印加されている。尚、図２１に示す例では、画素電圧Ｖ２０の変化を説明するため、最初の１水平期間の２本のソース線ＳＬ１，ＳＬ２の電圧を５Ｖと０Ｖに分けて設定している。
【０１２３】
第１乃至第４類型の画素回路２Ａ〜２Ｄは、第１スイッチ回路２２がトランジスタＴ４だけで構成されているので、第１スイッチ回路２２の導通非導通の制御は、トランジスタＴ４だけのオンオフ制御で十分である。また、第２スイッチ回路２３は、書き込み動作では導通状態にする必要がなく、非選択行の画素回路２Ａで第２スイッチ回路２３が導通状態となるのを防止すために、１フレーム期間の間、全ての画素回路２Ａに接続する選択線ＳＥＬに非選択用電圧０Ｖ（−５Ｖでも良い）を印加する。リファレンス線ＲＥＦには、１フレーム期間の間、トランジスタＴ２を、内部ノードＮ１の電圧状態に関係なく常時オン状態とするために、高レベルの電圧（５Ｖ）より閾値電圧（２Ｖ程度）以上高い８Ｖを印加する。これにより、出力ノードＮ２と内部ノードＮ１が電気的に接続され、内部ノードＮ１に接続する第１容量素子Ｃ１を画素電圧Ｖ２０の保持に利用することができ、画素電圧Ｖ２０の安定化に寄与する。また、補助容量線ＣＳＬは所定の固定電圧（例えば、０Ｖ）に固定する。対向電圧Ｖｃｏｍは、上述した対向ＡＣ駆動がなされるが、１フレーム期間の間は、０Ｖまたは５Ｖに固定される。図２１では、対向電圧Ｖｃｏｍは０Ｖに固定されている。
【０１２４】
第２類型の画素回路２Ｂは、電圧供給線ＶＳＬがリファレンス線ＲＥＦによって兼用されている点で、第１類型と異なるのみで、各信号線への電圧印加は、第１類型と全く同じタイミング同じ電圧で動作する。同様に、第３類型の画素回路２Ｃは、電圧供給線ＶＳＬが補助容量線ＣＳＬによって兼用されている点で、第１類型と異なるのみで、各信号線への電圧印加は、第１類型と全く同じタイミング同じ電圧で動作する。
【０１２５】
第４類型の画素回路２Ｄは、電圧供給線ＶＳＬが独立した信号線である点で、第１乃至第３類型と異なるのみで、電圧供給線ＶＳＬ以外の各信号線への電圧印加は、第１乃至第３類型と全く同じタイミング同じ電圧で動作する。選択線ＳＥＬに非選択用の電圧を印加して、トランジスタＴ３をオフ状態とし、第２スイッチ回路２３を非導通状態としている限りにおいて、電圧供給線ＶＳＬへは、ソース線ＳＬと同じ電圧を印加する必要はなく、図示していないが、所定の一定電圧（例えば、０Ｖ）に固定すれば良い。尚、第２乃至第４類型では、電圧供給線ＶＳＬに５Ｖ（第１電圧状態）を印加することで、選択線ＳＥＬに０Ｖを印加して、トランジスタＴ３をオフ状態としなくても、トランジスタＴ１の制御端子の電圧が内部ノードＮ１と同電圧であるので、ダイオード接続状態のトランジスタＴ１が逆バイアス状態（オフ状態）となり、第２スイッチ回路２３が非導通状態となる。
【０１２６】
〈２〉第５類型の書き込み動作
図２２に、第５類型の画素回路２Ｅを使用した書き込み動作のタイミング図を示す。図２２では、１フレーム期間における２本のゲート線ＧＬ１，ＧＬ２、２本のソース線ＳＬ１，ＳＬ２、２本の選択線ＳＥＬ１，ＳＥＬ２、リファレンス線ＲＥＦ、補助容量線ＣＳＬの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。また、図２２には、２つの画素回路２Ａの内部ノードＮ１の画素電圧Ｖ２０の各電圧波形を合わせて表示している。２つの画素回路２Ａの一方は、ゲート線ＧＬ１とソース線ＳＬ１で選択される画素回路２Ａ（ａ）で、他方は、ゲート線ＧＬ１とソース線ＳＬ２で選択される画素回路２Ａ（ｂ）で、図中の画素電圧Ｖ２０の後ろに、夫々（ａ）と（ｂ）を付して区別している。
【０１２７】
ゲート線ＧＬ（ＧＬ１，ＧＬ２）、及び、ソース線ＳＬ（ＳＬ１，ＳＬ２）の電圧印加タイミング及び電圧振幅は、図２１に示す第１乃至第４類型の場合と全く同じである。
【０１２８】
第５類型の画素回路２Ｅは、第１スイッチ回路２２がトランジスタＴ３とトランジスタＴ４の直列回路で構成されているので、第１スイッチ回路２２の導通非導通の制御は、トランジスタＴ４のオンオフ制御に加え、トランジスタＴ３のオンオフ制御が必要となる。従って、第５類型では、第１乃至第４類型とは異なり、全ての選択線ＳＥＬを一括して制御するのではなく、ゲート線ＧＬと同様に、行単位に個別に制御する。つまり、選択線ＳＥＬは行毎に１本ずつ、ゲート線ＧＬ１〜ＧＬｎと同数設けられ、ゲート線ＧＬ１〜ＧＬｎと同様に順番に選択される。図２２では、最初の２水平期間における２本の選択線ＳＥＬ１，ＳＥＬ２の電圧変化を図示している。第１水平期間では、選択線ＳＥＬ１に選択用電圧８Ｖが、選択線ＳＥＬ２に非選択用電圧−５Ｖが印加され、第２水平期間では、選択線ＳＥＬ２に選択用電圧８Ｖが、選択線ＳＥＬ１に非選択用電圧−５Ｖが印加され、それ以降の水平期間では、選択線ＳＥＬ１，ＳＥＬ２の夫々には、非選択用電圧−５Ｖが印加される。リファレンス線ＲＥＦと補助容量線ＣＳＬへの印加電圧、及び、対向電圧Ｖｃｏｍについては、図２１に示す第１類型と同じである。尚、非選択行において、第１スイッチ回路２２を非導通状態とする場合、トランジスタＴ４が完全にオフ状態となっているので、トランジスタＴ３をオフにするための選択線ＳＥＬの非選択用電圧は、−５Ｖでなく０Ｖでも良い。
【０１２９】
第５類型の書き込み動作では、書き込み動作前の内部ノードＮ１の電圧状態に依存して第２スイッチ回路２３のトランジスタＴ１がオン状態となっている場合があるので、選択行については、トランジスタＴ３もオン状態となっているため、第１スイッチ回路２２と第２スイッチ回路２３の両方が同時に導通状態となっている。しかし、第５類型の場合、電圧供給線ＶＳＬがソース線ＳＬによって兼用されているため、第２スイッチ回路２３の一端は、第１スイッチ回路２２と同様にソース線ＳＬに接続しているので、選択線ＳＥＬを行単位で制御している限りにおいて、非選択行の画素回路２Ｅで第２スイッチ回路２３は非導通状態となるので問題はない。
【０１３０】
〈３〉第６類型の書き込み動作
図２３に、第６類型の画素回路２Ｆを使用した書き込み動作のタイミング図を示す。図２３では、１フレーム期間における２本のゲート線ＧＬ１，ＧＬ２、２本のソース線ＳＬ１，ＳＬ２、２本の選択線ＳＥＬ１，ＳＥＬ２、２本の電圧供給線ＶＳＬ１，ＶＳＬ２、リファレンス線ＲＥＦ、補助容量線ＣＳＬの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。また、図２３には、２つの画素回路２Ａの内部ノードＮ１の画素電圧Ｖ２０の各電圧波形を合わせて表示している。２つの画素回路２Ａの一方は、ゲート線ＧＬ１とソース線ＳＬ１で選択される画素回路２Ａ（ａ）で、他方は、ゲート線ＧＬ１とソース線ＳＬ２で選択される画素回路２Ａ（ｂ）で、図中の画素電圧Ｖ２０の後ろに、夫々（ａ）と（ｂ）を付して区別している。
【０１３１】
ゲート線ＧＬ（ＧＬ１，ＧＬ２）、及び、ソース線ＳＬ（ＳＬ１，ＳＬ２）の電圧印加タイミング及び電圧振幅は、図２１に示す第１乃至第４類型の場合、及び、図２２に示す第５類型の場合と全く同じである。
【０１３２】
第６類型の画素回路２Ｆは、第１スイッチ回路２２がトランジスタＴ３とトランジスタＴ４の直列回路で構成されているので、第１スイッチ回路２２の導通非導通の制御は、トランジスタＴ４のオンオフ制御に加え、トランジスタＴ３のオンオフ制御が必要となる点は、第５類型の場合と同じである。第６類型の画素回路２Ｆは、電圧供給線ＶＳＬが独立した信号線である点で、第５類型と異なるため、電圧供給線ＶＳＬに対する電圧制御が別途必要となる。上述したように、第６類型では、電圧供給線ＶＳＬは、ソース線ＳＬと平行に縦方向（列方向）に延伸し、列単位に個別に駆動可能に設けられている。
【０１３３】
第６類型で、電圧供給線ＶＳＬが、ソース線ＳＬと平行に縦方向（列方向）に延伸し、列単位に個別に駆動可能に設けられている場合には、第５類型と同様に、選択行において第１スイッチ回路２２と第２スイッチ回路２３の両方が同時に導通状態となる可能性があるため、第２スイッチ回路２３の一端に接続する電圧供給線ＶＳＬを、対となる第１スイッチ回路２２の一端に接続するソース線ＳＬと同電圧にする駆動方法がある。書き込み動作中に、同時に導通状態となっている第１スイッチ回路２２と第２スイッチ回路２３の各一端に接続するソース線ＳＬと電圧供給線ＶＳＬの電圧に差があれば、ソース線ＳＬと電圧供給線ＶＳＬ間に電流経路が発生し、その中間に位置するノードの電圧が変動し、内部ノードＮ１に正確な画素電圧Ｖ２０が書き込まれない可能性がある。上記駆動方法により、当該可能性が排除される。尚、リファレンス線ＲＥＦに８Ｖが印加され、トランジスタＴ２がオン状態であるため、トランジスタＴ１の制御端子の電圧が内部ノードＮ１と同電圧であるので、電圧供給線ＶＳＬに５Ｖ（第１電圧状態）を印加することにより、ダイオード接続状態のトランジスタＴ１が逆バイアス状態（オフ状態）となり、選択行の第１スイッチ回路２２を非導通状態にできる。従って、上記駆動方法以外でも、選択行において第１スイッチ回路２２と第２スイッチ回路２３が同時に導通状態となることに起因する問題点（上記可能性）を排除することができる。このことは、第６類型において、電圧供給線ＶＳＬを、ゲート線ＧＬと平行に横方向（行方向）に延伸させる回路構成が可能であることを意味する。
【０１３４】
［第４実施形態］
第４実施形態では、常時表示モードにおけるセルフ極性反転動作と書き込み動作の関係について説明する。
【０１３５】
常時表示モードでは、書き込み動作は、１フレーム毎には実行せず、所定数のフレーム期間を経過して、間欠的に書き込み動作が実行される。その間、全ての画素回路２Ａは非選択状態となって、全てのゲート線ＧＬには、非選択行電圧−５Ｖが印加され、全ての選択線ＳＥＬにも非選択用電圧−５Ｖが印加され、第１スイッチ回路２２及び第２スイッチ回路２３は、共に非導通状態となり、内部ノードＮ１はソース線ＳＬと電気的に分離される。しかしながら、上述したように、内部ノードＮ１に接続するトランジスタＴ４等のオフ時のリーク電流により、内部ノードＮ１の画素電圧Ｖ２０は緩やかに変化する。従って、書き込み動作を停止しているフレーム期間の間隔が長くなると、液晶電圧Ｖｌｃの変動によって表示画像に変化が生じる。当該変化が視覚上の許容限度を超える前に、再書き込み動作を行う必要がある。同じ表示画像に対して、再書き込み動作を行う場合は、対向電圧Ｖｃｏｍの電圧値を高レベル（５Ｖ）と低レベル（０Ｖ）の間で反転させ、ソース線ＳＬに印加する電圧も、高レベル（５Ｖ）と低レベル（０Ｖ）の間で反転させることで、同じ画素データを再書き込みできる。これは、従来の外部の画素メモリを使用する極性反転動作である「外部極性反転動作」に相当する。
【０１３６】
上述の外部極性反転動作は、書き込み動作と全く同じで、１フレーム分の画素データをゲート線の本数分の水平期間に分割して書き込むことになるため、各列のソース線ＳＬを最大１水平期間毎に変化させる必要が生じ、大きな電力消費を伴う。このため、本実施形態では、常時表示モードにおいて、図２４のフローチャートに示す要領で、セルフ極性反転動作と書き込み動作を組み合わせて実行することで、大幅な電力消費の低減を図る。
【０１３７】
先ず、常時表示モードにおける１フレーム分の画素データの書き込み動作を、上述した要領で実行する（ステップ＃１）。
【０１３８】
ステップ＃１の書き込み動作後、所定数のフレーム期間分に相当する待機期間の経過後、常時表示モードにおける１フレーム分の画素回路２に対して、セルフ極性反転動作を、上述した要領で一括して実行する（ステップ＃２）。この結果、上記待機期間の経過中に、図２１〜図２３に示すように、画素電圧Ｖ２０の微小な電圧変動が生じ、これに伴い、液晶電圧Ｖｌｃ（＝Ｖ２０−Ｖｃｏｍ）にも同様の電圧変動が生じていたものが、初期化され、画素電圧Ｖ２０は書き込み動作直後の画素電圧Ｖ２０（５Ｖ，０Ｖ）に復帰し、液晶電圧Ｖｌｃも、書き込み動作直後の電圧値と同じ絶対値で極性が反転した状態となる。従って、セルフ極性反転動作によって、液晶電圧Ｖｌｃのリフレッシュ動作と極性反転動作が同時に実現される。
【０１３９】
ステップ＃２のセルフ極性反転動作後、上記待機期間の経過中に、新たな画素データの書き込み動作（データ書き換え）、或いは、「外部極性反転動作」の要求を外部から受け取ると（ステップ＃３のＹＥＳ）、ステップ＃１に戻り、新たな画素データまたは従前の画素データの書き込み動作を実行する。上記待機期間の経過中に、当該要求を受け取らない場合（ステップ＃３のＮＯ）は、上記待機期間の経過後に、ステップ＃２に戻り、セルフ極性反転動作を再度実行する。これにより、上記待機期間が経過する毎に、セルフ極性反転動作が繰り返し実行されるため、液晶電圧Ｖｌｃのリフレッシュ動作と極性反転動作が行われ、液晶表示素子の劣化及び表示品位の低下を防止できる。
【０１４０】
セルフ極性反転動作を行なわずに、「外部極性反転動作」だけでリフレッシュ動作を行うとすると、上述の数１に示す関係式で表わされる消費電力となるが、同じリフレッシュレートでセルフ極性反転動作を繰り返す場合は、全てのソース線電圧の駆動回数が１回であるため、数１中の変数ｎが１となり、表示解像度（画素数）としてＶＧＡを想定すると、ｍ＝１９２０、ｎ＝４８０であるので、４８０分の１程度の消費電力の低減が期待される。
【０１４１】
ステップ＃３における「外部極性反転動作」の要求間隔を、例えば、セルフ極性反転動作の繰り返し周期の１０倍乃至１０００倍程度に設定することで、数１中の変数ｆが１０分の１乃至１０００分の１に減少するので、外部極性反転動作の実施による消費電力の増加を大幅に抑制できる。
【０１４２】
また、本実施形態において、セルフ極性反転動作と外部極性反転動作を併用する理由は、仮に、当初正常に動作していた画素回路２であっても、経年変化により、第２スイッチ回路２３または制御回路２４に不具合が生じ、書き込み動作は支障なく実施できるが、セルフ極性反転動作を正常に実行できない状態が、一部の画素回路２に発生する場合に対処するためである。つまり、セルフ極性反転動作だけに依存すると、当該一部の画素回路２の表示に劣化が現れ、それが固定されるが、外部極性反転動作を併用することで、当該表示欠陥の固定化を防止することができる。
【０１４３】
［第５実施形態］
第５実施形態では、図５〜図８、図１１及び図１２に示す第１乃至第６類型の回路構成の画素回路２Ａ〜２Ｆによる通常表示モードにおける書き込み動作について、図面を参照して説明する。
【０１４４】
通常表示モードにおける書き込み動作では、１フレーム分の画素データを水平方向（行方向）の表示ライン毎に分割し、１水平期間毎に、各列のソース線ＳＬに１表示ライン分の各画素データに対応した多階調のアナログ電圧を印加するとともに、選択された表示ライン（選択行）のゲート線ＧＬに選択行電圧８Ｖを印加して、当該選択行の全ての画素回路２の第１スイッチ回路２２を導通状態にして、各列のソース線ＳＬの電圧を、選択行の各画素回路２の内部ノードＮ１に転送する動作である。選択された表示ライン以外（非選択行）のゲート線ＧＬには、当該選択行の全ての画素回路２の第１スイッチ回路２２を非導通状態にするため、非選択行電圧−５Ｖを印加する。尚、以下に説明する書き込み動作における各信号線の電圧印加のタイミング制御は、図１に示す表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。
【０１４５】
図２５に、第１乃至第６類型を代表して第１類型の画素回路２Ａを使用した書き込み動作のタイミング図を示す。図２５では、１フレーム期間における２本のゲート線ＧＬ１，ＧＬ２、２本のソース線ＳＬ１，ＳＬ２、選択線ＳＥＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。
【０１４６】
１フレーム期間は、ゲート線ＧＬの本数分の水平期間に分割され、各水平期間に選択されるゲート線ＧＬ１〜ＧＬｎが順番に割り当てられている。図２５では、最初の２水平期間における２本のゲート線ＧＬ１，ＧＬ２の電圧変化を図示している。第１水平期間では、ゲート線ＧＬ１に選択行電圧８Ｖが、ゲート線ＧＬ２に非選択行電圧−５Ｖが印加され、第２水平期間では、ゲート線ＧＬ２に選択行電圧８Ｖが、ゲート線ＧＬ１に非選択行電圧−５Ｖが印加され、それ以降の水平期間では、ゲート線ＧＬ１，ＧＬ２の夫々には、非選択行電圧−５Ｖが印加される。各列のソース線ＳＬ（図２５では、代表して２本のソース線ＳＬ１，ＳＬ２を図示）には、水平期間毎に対応する表示ラインの画素データに対応した多階調のアナログ電圧（図中、多階調をクロスハッチで表示）が印加されている。尚、対向電圧Ｖｃｏｍは、１水平期間毎に変化するため（対向ＡＣ駆動）、当該アナログ電圧は、同じ水平期間中の対向電圧Ｖｃｏｍに対応した電圧値となっている。つまり、数２で与えられる液晶電圧Ｖｌｃが、対向電圧Ｖｃｏｍが５Ｖ時と０Ｖ時で電圧極性が異なるだけで、画素データに対応した同じ絶対値となるように、ソース線ＳＬに印加されるアナログ電圧が設定される。
【０１４７】
第１乃至第４類型の画素回路２Ａ〜２Ｄは、第１スイッチ回路２２がトランジスタＴ４だけで構成されているので、第１スイッチ回路２２の導通非導通の制御は、トランジスタＴ４だけのオンオフ制御で十分である。また、第２スイッチ回路２３は、書き込み動作では導通状態にする必要がなく、非選択行の画素回路２Ａで第２スイッチ回路２３が導通状態となるのを防止すために、１フレーム期間の間、全ての画素回路２Ａに接続する選択線ＳＥＬに非選択用電圧−５Ｖ（０Ｖでも良い）を印加する。リファレンス線ＲＥＦには、１フレーム期間の間、トランジスタＴ２を、内部ノードＮ１の電圧状態に関係なく常時オン状態とするために、アナログ電圧の最大電圧ＶＨ（例えば５Ｖ）より閾値電圧（２Ｖ程度）以上高い８Ｖを印加する。これにより、出力ノードＮ２と内部ノードＮ１が電気的に接続され、内部ノードＮ１に接続する第１容量素子Ｃ１を画素電圧Ｖ２０の保持に利用することができ、画素電圧Ｖ２０の安定化に寄与する。
【０１４８】
上述のように、対向電圧Ｖｃｏｍは１水平期間毎に対向ＡＣ駆動されるため、補助容量線ＣＳＬは、対向電圧Ｖｃｏｍと同電圧となるように駆動される。これは、画素電極２０が、対向電極８０と液晶層を介して容量結合しているとともに、補助容量素子Ｃ２を介して補助容量線ＣＳＬとも容量結合しているため、補助容量素子Ｃ２の補助容量線ＣＳＬ側の電圧を固定すると、対向電圧Ｖｃｏｍの変化が、補助容量線ＣＳＬと補助容量素子Ｃ２間で分配されて画素電極２０に現れ、非選択行の画素回路２の液晶電圧Ｖｌｃが変動するためである。従って、全ての補助容量線ＣＳＬを対向電圧Ｖｃｏｍと同電圧に駆動することで、対向電極８０と画素電極２０の電圧が同じ電圧方向に変化し、上記非選択行の画素回路２の液晶電圧Ｖｌｃの変動を抑制することができる。
【０１４９】
第２類型の画素回路２Ｂは、電圧供給線ＶＳＬがリファレンス線ＲＥＦによって兼用されている点で、第１類型と異なるのみで、各信号線への電圧印加は、第１類型と全く同じタイミング同じ電圧で動作する。同様に、第３類型の画素回路２Ｃは、電圧供給線ＶＳＬが補助容量線ＣＳＬによって兼用されている点で、第１類型と異なるのみで、各信号線への電圧印加は、第１類型と全く同じタイミング同じ電圧で動作する。
【０１５０】
第４類型の画素回路２Ｄは、電圧供給線ＶＳＬが独立した信号線である点で、第１乃至第３類型と異なるのみで、電圧供給線ＶＳＬ以外の各信号線への電圧印加は、第１乃至第３類型と全く同じタイミング同じ電圧で動作する。選択線ＳＥＬに非選択用電圧−５Ｖ（０Ｖでも良い）を印加して、トランジスタＴ３をオフ状態とし、第２スイッチ回路２３を非導通状態としている限りにおいて、電圧供給線ＶＳＬへは、ソース線ＳＬと同じ電圧を印加する必要はなく、図示していないが、所定の一定電圧（例えば、０Ｖ）に固定すれば良い。
【０１５１】
第５類型の画素回路２Ｅは、第１スイッチ回路２２がトランジスタＴ３とトランジスタＴ４の直列回路で構成されているので、第１スイッチ回路２２の導通非導通の制御は、トランジスタＴ４のオンオフ制御に加え、トランジスタＴ３のオンオフ制御が必要となる。従って、第５類型では、第１乃至第４類型とは異なり、全ての選択線ＳＥＬを一括して制御するのではなく、ゲート線ＧＬと同様に、行単位に個別に制御する。つまり、選択線ＳＥＬは行毎に１本ずつ、ゲート線ＧＬ１〜ＧＬｎと同数設けられ、ゲート線ＧＬ１〜ＧＬｎと同様に順番に選択される。第１水平期間では、ゲート線ＧＬ１と同一行の選択線ＳＥＬ１に選択用電圧８Ｖを、ゲート線ＧＬ２と同一行の選択線ＳＥＬ２に非選択用電圧−５Ｖ（０Ｖでも良い）を印加し、第２水平期間では、選択線ＳＥＬ２に選択用電圧８Ｖを、選択線ＳＥＬ１に非選択用電圧−５Ｖ（０Ｖでも良い）を印加し、それ以降の水平期間では、選択線ＳＥＬ１，ＳＥＬ２の夫々には、非選択用電圧−５Ｖ（０Ｖでも良い）を印加する。リファレンス線ＲＥＦと補助容量線ＣＳＬへの印加電圧、及び、対向電圧Ｖｃｏｍについては、図２５に示す第１類型と同じである。
【０１５２】
第６類型の画素回路２Ｆは、第１スイッチ回路２２がトランジスタＴ３とトランジスタＴ４の直列回路で構成されているので、第１スイッチ回路２２の導通非導通の制御は、トランジスタＴ４のオンオフ制御に加え、トランジスタＴ３のオンオフ制御が必要となる点は、第５類型の場合と同じである。第６類型の画素回路２Ｆは、電圧供給線ＶＳＬが独立した信号線である点で、第５類型と異なるため、電圧供給線ＶＳＬに対する電圧制御が別途必要となる。
【０１５３】
第６類型で、電圧供給線ＶＳＬが、ソース線ＳＬと平行に縦方向（列方向）に延伸し、列単位に個別に駆動可能に設けられている場合には、第５類型と同様に、選択行において第１スイッチ回路２２と第２スイッチ回路２３の両方が同時に導通状態となる可能性があるため、第２スイッチ回路２３の一端に接続する電圧供給線ＶＳＬを、対となる第１スイッチ回路２２の一端に接続するソース線ＳＬと同電圧にする駆動方法がある。書き込み動作中に、同時に導通状態となっている第１スイッチ回路２２と第２スイッチ回路２３の各一端に接続するソース線ＳＬと電圧供給線ＶＳＬの電圧に差があれば、ソース線ＳＬと電圧供給線ＶＳＬ間に電流経路が発生し、その中間に位置するノードの電圧が変動し、内部ノードＮ１に正確な画素電圧Ｖ２０が書き込まれない可能性がある。上記駆動方法により、当該可能性が排除される。尚、リファレンス線ＲＥＦに８Ｖが印加され、トランジスタＴ２がオン状態であるため、トランジスタＴ１の制御端子の電圧が内部ノードＮ１と同電圧であるので、電圧供給線ＶＳＬに、書き込み動作でソース線ＳＬに印加される電圧の上限値以上の電圧を印加することにより、ダイオード接続状態のトランジスタＴ１が逆バイアス状態（オフ状態）となり、選択行の第１スイッチ回路２２を非導通状態にできる。従って、上記駆動方法以外でも、選択行において第１スイッチ回路２２と第２スイッチ回路２３が同時に導通状態となることに起因する問題点（上記可能性）を排除することができる。このことは、第６類型において、電圧供給線ＶＳＬを、ゲート線ＧＬと平行に横方向（行方向）に延伸させる回路構成が可能であることを意味する。
【０１５４】
尚、通常表示モードにおける書き込み動作において、１水平期間毎に各表示ラインの極性を反転させる方法として、上述の「対向ＡＣ駆動」以外に、対向電圧Ｖｃｏｍとして所定の固定電圧を対向電極８０に印加する方法がある。この場合は、画素電極２０に印加される電圧は、対向電圧Ｖｃｏｍを基準として正電圧となる場合と負電圧となる場合が１水平期間毎に交替することになる。この場合、当該画素電圧を、ソース線ＳＬを介して直接書き込む方法と、対向電圧Ｖｃｏｍを中心とした電圧範囲の電圧を書き込んだ後に、補助容量素子Ｃ２を用いた容量結合により、対向電圧Ｖｃｏｍを基準として正電圧または負電圧の何れか一方となるように電圧調整する方法もある。この場合、補助容量線ＣＳＬは対向電圧Ｖｃｏｍとは同電圧に駆動せずに、行単位で個別にパルス駆動することになる。通常表示モードにおける書き込み動作については、選択線ＳＥＬ、リファレンス線ＲＥＦ、電圧供給線ＶＳＬの制御を、上述の要領で行えば、第１乃至第６類型の回路構成の画素回路２Ａ〜２Ｆは、種々の書き込み方法に適用可能である。
【０１５５】
尚、本実施形態では、通常表示モードにおける書き込み動作において、１水平期間毎に各表示ラインの極性を反転させる方法を採用したが、１フレーム単位で極性反転した場合に発生する以下に示す不都合を解消するためである。尚、当該不都合を解消する方法としては、列毎に極性反転駆動する方法や、行及び列方向同時に画素単位で極性反転駆動する方法もある。
【０１５６】
或るフレームＦ１で全ての画素において正極性の液晶電圧Ｖｌｃを印加し、次のフレームＦ２で全ての画素において負極性の液晶電圧Ｖｌｃを印加した場合を想定する。液晶層に対して同一絶対値の電圧が印加された場合であっても、正極性か負極性によって光の透過率に微少な差異が生じる場合がある。高画質の静止画を表示している場合、この微少な差異の存在が、フレームＦ１とフレームＦ２で表示態様に微細な変化を生む可能性がある。また、動画表示時においても、フレーム間で同一内容の表示内容となるべき表示領域内において、その表示態様に微細な変化を生む可能性がある。高画質の静止画や動画の表示時には、このような微細な変化でも視覚的に認識することができる場合が想定される。
【０１５７】
そして、通常表示モードは、このような高画質の静止画や動画を表示するモードであるため、上述のような微細な変化が視覚的に認識される可能性がある。斯かる現象を回避すべく、本実施形態では、同一フレーム内において表示ライン毎に極性を反転させている。これにより、同一フレーム内でも表示ライン間で異なる極性の液晶電圧Ｖｌｃが印加されているため、液晶電圧Ｖｌｃの極性に基づく表示画像データへの影響を抑制できる。
【０１５８】
［別実施形態］
以下に、別実施形態につき説明する。
【０１５９】
〈１〉  通常表示モード及び常時表示モードの書き込み動作時において、リファレンス線ＲＥＦに低レベル電圧を与え、トランジスタＴ２をオフ状態としても良い。このようにすることで、内部ノードＮ１と出力ノードＮ２が電気的に分離される結果、画素電極２０の電位が書き込み動作前の出力ノードＮ２の電圧の影響を受けなくなる。これにより、画素電極２０の電圧は、ソース線ＳＬの印加電圧を正しく反映し、画像データを誤差なく表示することができる。
【０１６０】
但し、内部ノードＮ１の総寄生容量が、出力ノードＮ２の総寄生容量と比べて遥かに大きい場合には、内部ノードＮ１の電圧が、書き込み動作時において出力ノードＮ２の電圧の影響を受けることが殆どないため、上述のような問題はあまり考慮しなくて良い。
【０１６１】
〈２〉  上記実施形態では、セルフ極性反転動作は、１フレーム単位で全ての画素回路を対象として実施する場合を説明したが、例えば、１フレームを一定数の行からなる複数の行グループに分割し、当該行グループ単位で実行するようにしても良い。例えば、セルフ極性反転動作を偶数行の画素回路に対して実行し、次のセルフ極性反転動作を奇数行の画素回路に対して実行することを順次繰り返しても良い。このように偶数行と奇数行を分離してセルフ極性反転動作を行うことで、セルフ極性反転動作により微小な表示誤差が生じる場合であっても、偶数行毎或いは奇数行毎にこの微少な誤差を分散させることで、表示画像への影響を更に小さくすることができる。同様に、１フレームを一定数の列からなる複数の列グループに分割し、当該列グループ単位で実行するようにしても良い。
【０１６２】
〈３〉  上記実施形態では、アクティブマトリクス基板１０上に構成される全ての画素回路２に対し、第２スイッチ回路２３と制御回路２４を備える構成とした。これに対し、アクティブマトリクス基板１０上において、透過液晶表示を行う透過画素部と反射液晶表示を行う反射画素部の２種類の画素部を備える構成の場合には、反射画素部の画素回路にのみ第２スイッチ回路２３と制御回路２４を備え、透過表示部の画素回路には第２スイッチ回路２３と制御回路２４を備えない構成としても良い。この場合、通常表示モード時には透過画素部によって画像表示がなされ、常時表示モード時には反射画素部によって画像表示がなされることとなる。このように構成することで、アクティブマトリクス基板１０全体に形成される素子数を削減することができる。
【０１６３】
〈４〉  上記実施形態では、各画素回路２は、補助容量素子Ｃ２を備える構成であったが、補助容量素子Ｃ２を備えない構成であっても良い。また、補助容量素子Ｃ２が接続する補助容量線ＣＳＬと、第１容量素子Ｃ１が接続する補助容量線ＣＳＬが別の信号線で構成されても良く、その場合、異なる固定電圧が印加されても構わない。
【０１６４】
〈５〉  上記実施形態では、各画素回路２の表示素子部２１は、単位液晶表示素子ＬＣだけで構成される場合を想定したが、図２６に示すように、内部ノードＮ１と画素電極２０の間にアナログアンプＡｍｐ（電圧増幅器）を備える構成としても良い。図２６では一例として、アナログアンプＡｍｐの電源用ラインとして、補助容量線ＣＳＬと電源線Ｖｃｃが入力される構成とした。
【０１６５】
この場合、内部ノードＮ１に与えられた電圧は、アナログアンプＡｍｐによって設定された増幅率ηによって増幅され、増幅後の電圧が画素電極２０に供給される。よって、内部ノードＮ１の微少な電圧変化を表示画像に反映することができる構成である。
【０１６６】
尚、図２６の構成の場合、常時表示モードのセルフ極性反転動作では、内部ノードＮ１の電圧が、増幅率ηによって増幅され画素電極２０に供給されるため、ソース線ＳＬと電圧供給線ＶＳＬ（ソース線ＳＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬによって兼用される場合を含む）に印加する第１及び第２電圧状態の電圧差を調整することで、画素電極２０に供給される第１及び第２電圧状態の電圧を、対向電圧Ｖｃｏｍの高レベル及び低レベルの電圧に一致させることができる。
【０１６７】
〈６〉  上記実施形態では、画素回路２内のトランジスタＴ１〜Ｔ４を、Ｎチャネル型の多結晶シリコンＴＦＴを想定したが、Ｐチャネル型のＴＦＴを使用した構成や、非晶質シリコンＴＦＴを使用した構成とすることも可能である。Ｐチャネル型のＴＦＴを使用する構成の表示装置においても、電源電圧及び既述の動作条件として示された電圧値の正負を反転させる、ケースＡとケースＢにおける印加電圧を逆転させる、常時表示モードにおける書き込み動作において、第１電圧状態（５Ｖ）及び第２電圧状態（０Ｖ）とあるのを、第１電圧状態（０Ｖ）及び第２電圧状態（５Ｖ）に置き換える、等により、上記各実施形態と同様に画素回路２を動作させることが可能であり、同様の効果が得られる。
【０１６８】
〈７〉  上記実施形態では、常時表示モードにおける画素電圧Ｖ２０及び対向電圧Ｖｃｏｍの第１及び第２電圧状態の電圧値として、０Ｖと５Ｖを想定し、各信号線に印加する電圧値も、それに応じて、−５Ｖ，０Ｖ，５Ｖ，８Ｖと設定したが、これらの電圧値は、使用する液晶素子及びトランジスタ素子の特性（閾値電圧等）に応じて、適宜変更可能である。
【符号の説明】
【０１６９】
１：    表示装置
２，２Ａ〜２Ｆ：  画素回路
１０：  アクティブマトリクス基板
１１：  表示制御回路
１２：  対向電極駆動回路
１３：  ソースドライバ
１４：  ゲートドライバ
２０：  画素電極
２１：  表示素子部
２２：  第１スイッチ回路
２３：  第２スイッチ回路
２４：  制御回路
７４：  シール材
７５：  液晶層
８０：  対向電極
８１：  対向基板
Ｃ１：  第１容量素子
Ｃ２：  補助容量素子
ＣＭＬ：  対向電極配線
ＣＳＬ：  補助容量線
Ｃｔ：  タイミング信号
ＤＡ：  ディジタル画像信号
Ｄｖ：  データ信号
ＧＬ（ＧＬ１，ＧＬ２，……，ＧＬｎ）：  ゲート線
Ｇｔｃ：  走査側タイミング制御信号
ＬＣ：  単位液晶表示素子
Ｎ１：  内部ノード
Ｎ２：  出力ノード
ＲＥＦ：  リファレンス線
ＳＥＬ：  選択線
Ｓｅｃ：  対向電圧制御信号
ＳＬ（ＳＬ１，ＳＬ２，……，ＳＬｍ）：  ソース線
Ｓｔｃ：  データ側タイミング制御信号
Ｔ１，Ｔ２，Ｔ３，Ｔ４：  トランジスタ
Ｖ２０：  画素電圧
Ｖｃｏｍ：  対向電圧
Ｖｌｃ：  液晶電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【国際調査報告】
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2011027598.tif 000032
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