(57)【要約】  高精度で且つ小面積のデジタル制御発振器を提供する。デジタル制御発振器（ＤＣ０）は，デジタル制御信号（ＤＣＮ＿Ｆ）を入力し擬似ランダムデジタル出力信号（Ｓ２８）を出力する１次より大きい高次ΔΣ変調器（２８）と，擬似ランダムデジタル出力信号を入力し当該擬似ランダムデジタル出力信号に対応するパルス幅を有する制御パルス信号（Ｓ３０）を生成する１次ΔΣ変調器（３０）と，制御パルス信号の低周波成分を通過させるローパスフィルタ（３２）と，ローパスフィルタが出力する制御パルス信号（Ｓ３２）により周波数が制御されデジタル制御信号に応じた周波数をもつ高周波出力信号（ＶＣＯＮ，ＶＣＯＰ）を生成する発振器（２０）とを有する。
2012020501.tif 000002
【特許請求の範囲】
【請求項１】
デジタル制御信号を入力し擬似ランダムデジタル出力信号を出力する１次より大きい高次ΔΣ変調器と，
前記擬似ランダムデジタル出力信号を入力し当該擬似ランダムデジタル出力信号に対応するパルス幅を有する制御パルス信号を生成する１次ΔΣ変調器と，
前記制御パルス信号の低周波成分を通過させるローパスフィルタと，
前記ローパスフィルタが出力する制御パルス信号により周波数が制御され前記デジタル制御信号に応じた周波数をもつ高周波出力信号を生成する発振器とを有するデジタル制御発振器。
【請求項２】
請求項１において，
前記高次ΔΣ変調器は，第１のクロックに同期してＮビットの前記擬似ランダムデジタル出力信号を出力し，前記Ｎは２以上の整数であり，
前記１次ΔΣ変調器は，前記第１のクロックの２Ｎの倍数の周波数をもつ第２のクロックに同期して前記制御パルス信号を生成するデジタル制御発振器。
【請求項３】
請求項２において，
前記１次ΔΣ変調器は，加算器と，前記加算器の加算出力を前記第２のクロックに同期して遅延させるレジスタとを有し，前記加算器には，前記Ｎビットの擬似ランダムデジタル出力信号を第１の加算入力信号として，前記レジスタからの遅延させた加算出力を第２の加算信号としてそれぞれ入力し，前記加算器のキャリ信号を前記制御パルス信号として出力するデジタル制御発振器。
【請求項４】
請求項１において，
前記高次ΔΣ変調器は，第１のクロックに同期してＮビットの前記擬似ランダムデジタル出力信号としてＫビットとＬビットの擬似ランダムデジタル出力信号を生成し，前記Ｎは２以上の整数であり，前記ＫとＬは前記Ｎより小さい正の整数であり，
前記１次ΔΣ変調器は，
前記Ｋビットの擬似ランダムデジタル出力信号を入力し，前記第１のクロックの２Ｋの倍数の周波数をもつ第２のクロックに同期して第１の制御パルス信号を生成する第１の１次ΔΣ変調器と，
前記Ｌビットの擬似ランダムデジタル出力信号を入力し，前記第１のクロックの２Ｌの倍数の周波数をもつ第３のクロックに同期して第２の制御パルス信号を生成する第２の１次ΔΣ変調器と，
前記第１，第２の制御パルス信号をそれぞれのパルス幅を狭くし合成して前記制御パルス信号を出力する制御パルス合成回路とを有するデジタル制御発振器。
【請求項５】
請求項４において，
前記高次ΔΣ変調器は，
第１の加算器と，前記第１の加算器の加算出力を前記第１のクロックに同期して遅延させる第１のレジスタとを有し，前記第１の加算器には，前記デジタル制御信号を第１の加算入力信号として，前記第１のレジスタからの遅延させた加算出力を第２の加算信号としてそれぞれ入力し，
さらに，第２の加算器と，前記第２の加算器の加算出力を前記第１のクロックに同期して遅延させる第２のレジスタと，前記第２の加算器の第２のキャリ信号を１回微分する第１の微分回路とを有し，前記第２の加算器には，前記第１のレジスタからの遅延させた加算出力を第１の加算入力信号として，前記第２のレジスタからの遅延させた加算出力を第２の加算信号としてそれぞれ入力し，
さらに，第３の加算器と，前記第３の加算器の加算出力を前記第１のクロックに同期して遅延させる第３のレジスタと，前記第３の加算器の第３のキャリ信号を２回微分する第２の微分回路とを有し，前記第３の加算器には，前記第２のレジスタからの遅延させた加算出力を第１の加算入力信号として，前記第３のレジスタからの遅延させた加算出力を第２の加算信号としてそれぞれ入力し，
さらに，前記第１の加算器の第１のキャリ信号と前記第２のキャリ信号の１回微分信号とを加算して前記Ｋビットの擬似ランダムデジタル出力信号を生成する出力加算器を有し，
前記第３のキャリ信号の２回微分信号を前記Ｌビットの擬似ランダムデジタル出力信号として出力するデジタル制御発振器。
【請求項６】
請求項１において，
前記高次ΔΣ変調器は，前記擬似ランダムデジタル出力信号としてＫビットとＫ＋１ビットの擬似ランダムデジタル出力信号を生成し，前記Ｋは正の整数であり，
前記１次ΔΣ変調器は，
前記Ｋビットの擬似ランダムデジタル出力信号を入力し，前記第１のクロックの２Ｋの倍数の周波数をもつ第２のクロックに同期して第１の制御パルス信号を生成する第１の１次ΔΣ変調器と，
前記Ｋ＋１ビットの擬似ランダムデジタル出力信号を入力し，前記第２のクロックに同期して第２の制御パルス信号を生成する第２の１次ΔΣ変調器と，
前記第１，第２の制御パルス信号をそれぞれのパルス幅を１／２にし合成して前記制御パルス信号を出力する制御パルス合成回路とを有するデジタル制御発振器。
【請求項７】
請求項６において，
前記第２の１次ΔΣ変調器は，加算器と，前記加算器の加算出力を前記第２のクロックに同期して遅延させるレジスタとを有し，前記加算器には，前記Ｋ＋１ビットの擬似ランダムデジタル出力信号のうち最上位ビットの擬似ランダムデジタル出力信号をキャリイン信号として，当該最上位ビットを除いたＫビットの擬似ランダムデジタル出力信号を第１の加算入力信号として，前記レジスタからの遅延させた加算出力を第２の加算信号としてそれぞれ入力するデジタル制御発振器。
【請求項８】
請求項１〜７のいずれかに記載のデジタル制御発振器と，
デジタル基準周波数信号から生成した基準位相信号と，前記高周波出力信号から生成した出力位相信号とを比較してデジタル位相差信号を出力する位相比較器と，
前記デジタル位相差信号の高周波成分を除去して前記デジタル位相差信号に対応する前記デジタル制御信号を出力するループフィルタとを有するデジタルPLL。
【請求項９】
請求項８において，
前記デジタル制御発振器の前記発振器はLC発振器であり，制御コードにより容量値が制御される第１の容量回路と，前記デジタル制御信号の粗調用デジタル制御信号により容量値が制御される第２の容量回路と，前記デジタル制御信号の微調用デジタル制御信号に基づいて容量値が制御される第３の容量回路とを有し，
前記高次ΔΣ変調器は，前記デジタル制御信号のうち微調用デジタル制御信号を入力するデジタルPLL。
【請求項１０】
請求項９において，
前記微調用デジタル制御信号から生成されたパルス制御信号が前記第３の容量回路の容量値を制御するデジタルPLL。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，デジタル制御発振器とそれを有するデジタルPLLに関する。
【背景技術】
【０００２】
PLLはクロックシンセサイザとして無線送受信装置，クロックデータリカバリシステム，プロセッサなど様々な分野で利用されている。PLLは，位相比較器とループフィルタと電圧制御発振器と分周器を基本的構成要素として有する。【０００３】
無線装置などに使用されるPLLは，高い周波数精度のクロックを生成することが求められる。たとえば，WiMAXやGSM1800などでは，2.5GHzの周波数を130Hz以内の精度まで収束させる必要がある。【０００４】
一方，デジタルPLLは，基準周波数をデジタル信号で入力し，ループフィルタから出力されるデジタル制御信号に基づいて発振器が高周波出力信号を生成し，高周波出力信号の周波数をデジタル信号で位相比較器にフィードバックする。このように発振器を除いて全ての構成をデジタル回路にする試みが行われている。たとえば，以下の特許文献などである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−３１９７１号公報
【特許文献２】特開２００８−１３６２０２号公報
【非特許文献】
【０００６】
【非特許文献１】A 14mWFractional-N PLL Modulator With a Digital Phase Detector and Frequency  Switching Scheme, IEEE JOURNAL OFSOLID-STATE CIRCUITS, VOL.43, NO.11, November 2008
【発明の概要】
【発明が解決しようとする課題】
【０００７】
デジタルPLLは，ループフィルタから出力されるデジタル制御信号に基づいて発振器の周波数が制御される。そこで，デジタル制御信号からランダムデジタル出力信号を生成する高次のΔΣ変調器を設け，そのランダムデジタル出力信号をDA変換してアナログ制御信号を生成し，発振器の周波数を制御することが提案されている。【０００８】
しかしながら，従来のDA変換器は，電源電圧とグランドとの間のアナログ出力電圧を生成するため，電源電圧変動に起因してアナログ出力電圧の精度が低くなり，また低電源電圧化に起因してアナログ出力電圧のダイナミックレンジが狭く，分解能も低くなりがちである。【０００９】
そこで，本発明の目的は，高精度のデジタル制御発振器とそれを使用したデジタルPLLを提供することにある。
【課題を解決するための手段】
【００１０】
デジタル制御発振器の第１の側面は，
デジタル制御信号を入力し擬似ランダムデジタル出力信号を出力する１次より大きい高次ΔΣ変調器と，
前記擬似ランダムデジタル出力信号を入力し当該擬似ランダムデジタル出力信号に対応するパルス幅を有する制御パルス信号を生成する１次ΔΣ変調器と，
前記制御パルス信号の低周波成分を通過させるローパスフィルタと，
前記ローパスフィルタが出力する制御パルス信号により周波数が制御され前記デジタル制御信号に応じた周波数をもつ高周波出力信号を生成する発振器とを有する。
【発明の効果】
【００１１】
第１の側面によれば，高精度のデジタル制御発振器とそれを使用したデジタルPLLを提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本実施の形態におけるデジタルPLLの回路図である。
【図２】デジタル制御発振器の特性を説明する図である。
【図３】本実施の形態におけるデジタル制御発振器の発振器の構成と出力特性を示す図である。
【図４】本実施の形態におけるデジタル制御発振器DCOの構成図である。
【図５】デルタシグマ変調器によるノイズシェーピングを示す図である。
【図６】デジタル制御発振器の一例を示す図である。
【図７】本実施の形態におけるデジタル制御発振器の構成と動作を示す図である。
【図８】１次ΔΣ変調器３０の１ビットデジタル出力信号S30の一例を示す図である。
【図９】高次ΔΣ変調器の一例である２次ΔΣ変調器の構成図である。
【図１０】１次ΔΣ変調器３０の構成と動作波形とを示す図である。
【図１１】１次ΔΣ変調器３０の動作を示す図である。
【図１２】１次ΔΣ変調器３０の動作波形を示す図である。
【図１３】１次ΔΣ変調器３０の別の動作を示す図である。
【図１４】本実施の形態におけるデジタル制御発振器内の３次ΔΣ変調器２８の構成図である。
【図１５】本実施の形態におけるデジタル制御発振器内の１次ΔΣ変調器３０の構成図である。
【図１６】第２の実施の形態におけるデジタル制御発振器の構成図である。
【図１７】第２の実施の形態におけるデジタル制御発振器の高次ΔΣ変調器２８の一例を示す図である。
【図１８】図１６のデジタル制御発振器の１次ΔΣ変調器とパルス半減回路とORゲートの構成図である。
【図１９】図１８の１次ΔΣ変調器の構成図である。
【図２０】パルス半減回路の構成と動作を示す図である。
【図２１】図１８の回路の動作を示す波形図である。
【図２２】４次ΔΣ変調器の構成図である。
【図２３】本実施の形態におけるデジタル制御発振器の４次ΔΣ変調器の構成図である。
【図２４】３次ΔΣ変調器の構成図である。
【図２５】パルス幅を１／４に減じる回路と合成回路を示す図である。
【発明を実施するための形態】
【００１３】
図１は，本実施の形態におけるデジタルPLLの回路図である。このPLLは，デジタル基準周波数信号DFinから生成した基準位相信号DPH_Finと，高周波出力信号Foutから生成した出力位相信号DPH_Foutとを比較してデジタル位相差信号DPHDを出力する位相比較器１２と，そのデジタル位相差信号DPHDの高周波成分を除去してデジタル位相差信号に対応するデジタル制御信号DCNを出力するループフィルタ１４と，デジタル制御信号DCNによって制御された周波数をもつ高周波出力信号Foutを生成するデジタル制御発振器１６とを有する。
【００１４】
Fin位相検出回路１０は，デジタル基準周波数信号DFinを基準クロックRCLKに同期して積分して基準位相信号DFH_Finを生成する。このデジタル基準周波数信号DFinは，希望する高周波出力信号の周波数と基準クロックの周波数との除算値であり，例えば基準クロックRCLKが１MHzで，希望する高周波出力信号が100MHzとすると，デジタル基準周波数信号は「100」に設定される。一般に，ある信号の周波数をある基準クロックに同期して積分するとその信号の位相情報を持つ情報になる。Fin位相検出回路１０はその原理を利用する。
【００１５】
同様に，Fout位相検出回路１８は，高周波出力信号Foutの立ち上がりエッジを基準クロックRCLKの１周期毎にカウントし，そのカウント値を基準クロックに同期して積分する。すなわち，基準クロックRCLKの１周期分の高周波出力信号の波数は，上記のデジタル基準周波数信号DFinに対応する。このFout位相検出回路１８も，上記と同じ原理を利用する。
【００１６】
そして，ループフィルタ１４は，デジタル位相差信号DPHDの高周波成分を除去し低周波成分を通過して，平滑化されたデジタル制御信号DCNを生成する。そして，デジタル制御発振器１６は，一種のVCO(Voltage  Controlled  Oscillator)であり，このデジタル制御信号DCNに基づく周波数を有する高周波出力信号Foutを生成する。また，デジタル制御発振器１６は，図示しないPLL制御部からの制御コードDCN_CODEに基づいて，デジタル制御信号DCNで制御される周波数レンジを変更する。たとえば，周波数レンジからはずれてアンロック状態になった場合にこの制御コードDCN_CODEによりロック状態の周波数レンジが選択される。
【００１７】
上記のように，デジタルPLLは，デジタル制御発振器１６を除いてデジタル信号を処理するデジタル回路で構成することができ，高集積化に適しており，アナログ回路に固有のプロセス依存性や電源変動依存性などの問題を排除することができる。
【００１８】
図２は，デジタル制御発振器の特性を説明する図である。図２（１）はアナログ信号とデジタル信号との関係を示している。アナログ制御発振器の場合は，アナログ制御電圧の入力Qinに対してその電圧に対応した周波数出力Qout（＝Qin）を得ることができる。しかし，デジタル制御信号の入力Qinの場合はそのデジタル入力に対応した離散的な周波数出力Qout(≠Qin)になる。その結果，図２（２）に示すとおりアナログ出力の理想値と離散的なデジタル出力との間に誤差Errorが発生する。この誤差をなくすことがデジタルPLLには必要である。
【００１９】
［第１の実施の形態］
図３は，本実施の形態におけるデジタル制御発振器の発振器の構成と出力特性を示す図である。発振器２０は，トランジスタM1，M2とによりカレントミラー回路が構成され，定電流I1のトランジスタM1,M2のサイズ比に応じた電流がLC発振回路に流れる。LC発振回路は，トランジスタM2からの定電流を供給され，ゲートとドレインが交差接続されたトランジスタ対M3,M4と，出力対VCON,VCOPの間に設けられたインダクタL1,L2と，出力対VCON,VCOPの間に設けられたキャパシタ列からなる容量回路２２，２４，２６とを有する。
【００２０】
このキャパシタ列２２は，図中に示されるとおり，基準容量C0の２のべき乗倍，２ｋ倍（ｋ＝０〜ｎ）のキャパシタ対と，デジタル制御信号の各ビットVcon(0)〜Vcon(n)によりオンオフ制御されるスイッチで構成されている。これらのスイッチがオンすることで，ＬＣ発振器の容量値が大きくなり周波数が低くなる。そして，キャパシタ列２２のキャパシタは，金属層・絶縁層・金属層MIMからなるキャパシタであり，比較的大きな容量を有する。
【００２１】
一方，キャパシタ列２４のキャパシタは，MOSトランジスタのゲートとソース・ドレイン間の容量を利用したキャパシタであり，上記MIMに比較すると小さな容量を有する。そして，図中に示されるとおり，キャパシタ対とデジタル制御信号の各ビットVcon(0)〜Vcon(n)によりオンオフ制御されるスイッチで構成されている。ただし，キャパシタ対の容量値は２のべき乗倍にはなっておらず，１２８個のキャパシタ対は全て同じ容量値である。
【００２２】
そして，キャパシタ列２６は，MOSトランジスタのゲートとソース・ドレイン間の容量であり，ゲート電圧に制御信号を印加して容量値が制御されるバラクタ容量である。したがって，キャパシタ列２４の容量よりも小さな容量値を制御することができる。キャパシタ列２６は，少ない数のMOSトランジスタを並列に接続したバラクタ容量である。
【００２３】
図３（Ｂ）の出力特性に示されるとおり，デジタル制御信号DCNに対して，デジタル制御コードDCN_CODEにより最も大きな容量のキャパシタ列２２の容量値が制御されることで，周波数制御レンジが変更される。次に，大きな容量のキャパシタ列２４の容量値は，ラフな粗調用のデジタル制御コードDCN_Rにより制御され，その周波数は離散的な値に調整される。そして，最も小さな容量のキャパシタ列２６の容量値は，ファインな微調用のデジタル制御コードDCN_Fにより制御され，粗調用デジタル制御コードDCN_Rにより制御された離散的な周波数の間を補間する容量値になる。
【００２４】
このように，最も小さな容量のキャパシタ列２６の容量値を微調整することで，図２に示した誤差を解消している。
【００２５】
図４は，本実施の形態におけるデジタル制御発振器DCOの構成図である。デジタル制御発振器１６は，図３で説明した発振器２０と，ループフィルタ１４からのデジタル制御信号DCNから，発振器２０のキャパシタ列２４，２６を制御する制御信号を生成する回路とで構成されている。たとえば，ループフィルタ１４が出力するデジタル制御信号DCNは，上位７ビットの粗徴用デジタル制御信号DCN_Rと，下位１５ビットの微調用デジタル制御コードDCN_Fとに分けられる。粗徴用デジタル制御信号DCN_Rは，デコードされてキャパシタ列２４の１２８個のスイッチのオン・オフ制御信号として供給される。
【００２６】
一方，微調用デジタル制御信号DCN_Fは，キャパシタ列２６内のバラクタ容量（MOSキャップキャパシタ）のゲート電極に印加するアナログ制御電圧に変換されなければならない。そのために，デジタル制御発振器DCOは，デジタル制御信号DCN_Fを入力し擬似ランダムデジタル出力信号S28を出力する１次より大きい高次ΔΣ変調器２８と，擬似ランダムデジタル出力信号S28を入力し当該擬似ランダムデジタル出力信号に対応するパルス幅を有する制御パルス信号S30を生成する１次ΔΣ変調器３０と，制御パルス信号S30の低周波成分を通過させるローパスフィルタ３２とを有する。ローパスフィルタ３２を通過したアナログ制御電圧S32は，キャパシタ列２６のバラクタ容量のゲート電極に印加され，バラクタ容量の容量値を制御する。
【００２７】
図５は，ΔΣ変調器によるノイズシェーピングを示す図である。横軸が周波数帯域を，縦軸が信号強度（電圧振幅）を示している。ランダムなデジタル信号における量子化ノイズは，全周波数帯域にわたって発生するので，制御信号の周波数帯においても一定の量子化ノイズが発生し，SNR（SN比）が良くない。それに対して，ΔΣ変調器は，高い周波数のクロックに同期したオーバーサンプリングにより擬似ランダムなデジタル出力を生成し，その量子化ノイズは，高い周波数帯域で大きくなり低い周波数帯域では小さくなる。
【００２８】
図５中には，１次ΔΣ変調器の量子化ノイズと，それより高次の３次ΔΣ変調器の量子化ノイズとが示されている。高次のΔΣ変調器のほうが低周波帯域での量子化ノイズがより低減していることが分かる。
【００２９】
微調用デジタル制御信号DCN_Fは，ランダムなデジタル信号であり，上記の通り広い周波数帯域にわたりノイズ成分を有する。それに対して，高次ΔΣ変調器２８により擬似ランダムなデジタル出力信号S28を生成することで低周波数帯域でのノイズ成分を抑制するノイズシェーピングが可能である。そして，ローパスフィルタ３２により高周波数帯域を除去することで，量子化ノイズを大きく除去することができ，SNRを大きく改善できる。その結果，高次ΔΣ変調器の出力の高い分解能を生かすことができる。
【００３０】
このように，より高次のΔΣ変調器２８を使用することで，微調用デジタル制御信号DCN_Fを高い分解能をもつ擬似ランダムデジタル出力信号S28に変換することができる。しかしながら，高次のΔΣ変調器を使用するとその出力信号S28のビット数も増える。例えば，２次ΔΣ変調器の出力信号は２ビットであり，３次ΔΣ変調器の出力信号のビット数は３ビットである。この３ビットの信号で直接発振器のキャパシタを制御すると，発振周波数が瞬間的に変調され続け，発振周波数にジッターが発生する。このジッターの発生を抑制するためには，３ビットの信号をLPFにより平滑化することが有効である。
【００３１】
図６は，デジタル制御発振器の一例を示す図である。上記のジッターの発生を抑制するために，図６のデジタル制御発振器では，高次のΔΣ変調器２８と，その擬似ランダムデジタル出力信号S28をデジタル・アナログ変換するDAC３４と，そのアナログ出力信号S34を平滑化するローパスフィルタ３２とを有する。このローパスフィルタ３２の平滑化されたアナログ出力信号S32によってキャパシタ列２６内のバラクタ容量の電極を制御して，発振周波数のジッターを抑制する。
【００３２】
しかし，DACは，基本的にアナログ回路であり，最新プロセスに対応した低電源電圧ではダイナミックレンジが狭く，アナログ出力信号S32の分解能を多くすることができない。さらに，電源変動やプロセスばらつきに依存してアナログ出力信号の精度が低下する。このように，DACを使用することはあまり適切ではない。
【００３３】
図７は，本実施の形態におけるデジタル制御発振器の構成と動作を示す図である。図７（Ｂ）には，図４に示した微調用デジタル制御信号DCN_Fにより制御される発振器２０の構成が示されている。図４と同様に，高次（N次）ΔΣ変調器２８は，Mビットの微調用デジタル制御信号DCN_Fを変調し，Nビットの擬似ランダムデジタル出力S28を生成する。
【００３４】
図７（Ａ）の波形図には，左側に擬似ランダムデジタル出力S28の一例が示されている。高次ΔΣ変調器２８は，クロックCLKに同期して擬似ランダムなデジタル出力を生成する。図７（Ａ）では，擬似ランダムデジタル出力S28の例として「２，１，４，３」が出力されている。
【００３５】
そして，図６のDACに代えて，図７（Ｂ）では，１次ΔΣ変調器３０が設けられている。１次ΔΣ変調器３０は，Ｎビットのデジタル出力S28を，クロックＣＬＫの２Ｎ倍の周波数クロックに同期して１ビットのデジタル出力S30に変換する。後述する１次ΔΣ変調器３０の構成によって明らかになるが，１次ΔΣ変調器３０は，Ｎビットのデジタル信号S28を２Ｎ倍のクロック周期で１ビットのデジタル信号S30を生成する。
【００３６】
図７（Ａ）の右側には，デジタル出力S28に対応するデジタル出力S30が示されている。クロックＣＬＫに同期したＮビットデジタル出力S28が，その２Ｎ倍周波数のクロックに同期した１ビットデジタル出力S30に変換されている。この１ビットのデジタル出力S30は，実質的に，Ｎビットデジタル出力S28をパルス幅変調PWMした信号である。例えば，デジタル出力S30が「２」の場合は，デジタル出力S30は２つのパルスに変換される。同様に，デジタル出力S30の「１」「４」「３」は，１，４，３のパルスに変換される。
【００３７】
つまり，この１次ΔΣ変調器３０は，DACの代わりに，Ｎビットデジタル出力S28を時間軸上のパルス幅に変調したPWM回路である。そして，１次ΔΣ変調器３０はデジタル回路であり，DACのような電源電圧に依存した分解能や，電源変動やプロセス変動により精度の低下の問題はなく，しかも小面積で構成可能である。
【００３８】
図８は，１次ΔΣ変調器３０の１ビットデジタル出力信号S30の一例を示す図である。このように，デジタル出力信号S30は，Nビットデジタル信号S28のデジタル値がパルス幅に変換された「０」「１」の１ビットデジタル信号である。そして，ローパスフィルタ３２を経て，パルス幅に対応したアナログ信号S32が生成される。このアナログ信号S32が発振器２０内のバラクタ容量の電極に印加されバラクタ容量の容量値が制御される。
【００３９】
以上の説明で，図４の高次ΔΣ変調器２８と，１次ΔΣ変調器３０と，ローパスフィルタ３２との構成の意義が理解された。次に，高次ΔΣ変調器と１次変調器の構成例を以下説明する。
【００４０】
図９は，高次ΔΣ変調器の一例である２次ΔΣ変調器の構成図である。このΔΣ変調器は，MASH1-1ΔΣ変調器である。２次ΔΣ変調器２８は，Mビットの微調用デジタル制御信号DCN_FをクロックCLKに同期して入力する入力レジスタ288と，第１の加算器280と，その加算値（X+Y）をクロックCLKに同期してラッチする第１のレジスタ281とを有する。第１のレジスタ281で１クロック遅延した加算値が第１の加算器280にフィードバックされ，入力レジスタ288の入力信号DCN_Fと加算される。
【００４１】
また，２次ΔΣ変調器２８は，第２の加算器282と，その加算値（X+Y）をクロックCLKに同期してラッチする第２のレジスタ283とを有する。第２のレジスタ283で１クロック遅延した加算値が第２の加算器282にフィードバックされ，第１のレジスタ281の加算値と加算される。さらに，第２の加算器282のキャリ信号Cは，１クロックCLK遅延させるレジスタ284と減算器285とで構成される微分回路286により，その微分値が生成される。そして，加算器287が，第１の加算器280のキャリ信号（１ビット）と，微分値（１ビット＋１ビット）とを加算して，２ビットのデジタル出力信号S28を出力する。
【００４２】
第１の加算器280のキャリ信号は，１，０の１ビット信号であり，微分値は-1,0,1のいずれかの１ビット＋１の信号であり，それらを加算したデジタル出力信号S28は２ビットになる。
【００４３】
２次ΔΣ変調器２８は，１５ビットの微調用デジタル制御信号DCN_Fを入力し，クロックCLKに同期した高速でランダムに変化する２ビットデジタル信号S28を生成する。このデジタル信号S28は擬似ランダムデジタル信号であり，図５に示したとおり，低周波帯域での量子化ノイズが小さい。
【００４４】
図１０は，１次ΔΣ変調器３０の構成と動作波形とを示す図である。この１次ΔΣ変調器３０のデジタル入力DSMinは，図９の２次ΔΣ変調器２８の２ビット出力を入力する。１次ΔΣ変調器３０は，デジタル入力DSMinをクロックCLKに同期してラッチする入力レジスタ300と，加算器301と，加算器の加算値（X+Y）をクロックCLKの４倍の周波数のクロックに同期してラッチして遅延させるレジスタ302とを有する。そして，加算器301のキャリ信号Cが１ビットのデジタル出力信号S30になる。
【００４５】
図１０（Ｂ）の動作波形に示されるとおり，加算器301と遅延回路であるレジスタ302とは，基準となるクロックCLKの２２倍（４倍）の周波数に同期して，変調信号S30を生成する。この出力信号S30（図中DATA）は，０または１の１ビットデジタル信号であり，高速１ビットストリームである。
【００４６】
この１次ΔΣ変調器３０のクロックの周波数は，デジタル入力信号DSMinのビット数をNとすると，基準クロックCLKの周波数の２Ｎ倍またはｍ×２Ｎ倍（ｍは整数）であることが望ましい。ただし，ｍはできるだけ小さい値，例えば「１」にすればクロックを低周波にできて好ましい。このような周波数を選択することにより，１次ΔΣ変調器３０のデジタル出力信号S30の出力パターンは，基準クロックCLKの１周期毎に，即ち遅延レジスタ302の同期クロックの２Ｎ周期毎にＮビットのデジタル入力信号DSMinに対応した画一的なパルス列になる。このことは，１次ΔΣ変調器３０が無用な量子化ノイズを発生せず，図５のノイズシェーピング効果を最大限生かすことができることを意味する。
【００４７】
図１１は，１次ΔΣ変調器３０の動作を示す図である。図中４つのケースが表に示されている。すなわち，レジスタ302の初期値が０の場合でデジタル入力信号DSMin＝０，１，２，３それぞれについての動作である。（１）DSMin＝０の場合は，４倍クロックの周期t1〜t4において出力outは全て０を出力しパルス幅は0/4である。（２）DSMin＝１の場合は，周期t4で出力outが１になりそれ以外は０でありパルス幅は1/4である。（３）DSMin＝２の場合は，周期t2,t4で出力outが１になりパルス幅は2/4になる。（４）DSMin＝３の場合は，周期t2,t3,t4で出力outが１になりパルス幅は3/4になる。
【００４８】
図１２は，１次ΔΣ変調器３０の動作波形を示す図である。図１１と同じ条件で，クロック周波数が基準クロックCLKの２Ｎ倍＝４倍で，レジスタ302の初期値が０の場合である。図１１の４つの表に対応する動作波形が示されている。図１２から明らかなとおり，デジタル入力DSMinの値に応じたパルス幅を有するパルス幅変調出力outが，常に同じパターンで生成される。
【００４９】
ただし，レジスタ302の初期値が０以外の場合は，出力outのパターンは４クロック周期毎に同じではあるが，出力outのパターンは図１２とは異なってしまう。したがって，レジスタ302はリセットにより初期値が常時０になるように制御することが好ましい。
【００５０】
図１３は，１次ΔΣ変調器３０の別の動作を示す図である。この場合の１次ΔΣ変調器３０のクロック周波数は，前述した基準クロックCLKの周波数の２Ｎ倍またはｍ×２Ｎ倍という条件を満たしていない例である。すなわち，クロックの周波数が基準クロックCLKの６倍の例である。この場合，DSMin＝０，１，２，３の４つの例が（１）〜（４）に示されている。（１）DSMin＝０では出力outは全て０でパルス幅は0/6であり，（２）DSMin＝１では出力outのパルス幅は1/6であり，（３）DSMin＝２では出力outのパルス幅は3/6であり，（２）DSMin＝３では出力outのパルス幅は4/6である。
【００５１】
このように，一見すると，出力outのパルスは入力DSMinに対応するパルス幅に対応していない。但し，長期的に見ると出力outのパルスは入力DSMinに対応するパルス幅に対応していく。したがって，１次ΔΣ変調器３０のクロック周波数が，前述の基準クロックCLKの周波数の２Ｎ倍またはｍ×２Ｎ倍という条件を満たしていない場合は，出力outのパルスパターンが周期毎に変化する。その結果，図５に示したノイズシェーピング効果が弱められる場合がある。
【００５２】
図１４は，本実施の形態におけるデジタル制御発振器内の３次ΔΣ変調器２８の構成図である。また，図１５は，本実施の形態におけるデジタル制御発振器内の１次ΔΣ変調器３０の構成図である。図４に示したデジタル制御発振器における高次ΔΣ変調器２８と１次ΔΣ変調器３０は，図９，１０では，それぞれが，２次ΔΣ変調器と１次ΔΣ変調器で構成された。それに対して，図１４，１５では，図４に示したデジタル制御発振器における高次ΔΣ変調器２８と１次ΔΣ変調器３０は，３次ΔΣ変調器と１次ΔΣ変調器とで構成される。
【００５３】
図１４の３次ΔΣ変調器２８は，図９の２次ΔΣ変調器２８の構成に加えて，第３の加算器290と，その加算値(X+Y)をクロックCLKに同期してラッチする遅延レジスタ291と，第３の加算器290のキャリ信号を２回微分する微分回路２９２，２９３と，加算器294とを有する。第１の加算器280のキャリ出力は１ビット，微分回路286の出力は１ビット＋１の信号，微分回路293の出力は２ビット＋１の信号であり，加算器287の出力S28は３ビットになる。
【００５４】
図１５の１次ΔΣ変調器３０は，この３次ΔΣ変調器２８の３ビット出力を入力して，１ビットの擬似ランダムデジタル信号S30を出力する。図１５の１次ΔΣ変調器３０は，図１０の１次ΔΣ変調器３０と同様に，入力レジスタ300，加算器301，１クロック遅延レジスタ302とを有し，加算器301のキャリ信号Cが出力out（S30）となる。ただし，入力が３ビットであるので，各レジスタは３ビットで構成されている。さらに，１次ΔΣ変調器内のクロック周波数は，基準クロックCLKの２３＝８倍の高速クロックにするのが好ましい。その理由は，前述した通りである。
【００５５】
［第２の実施の形態］
図１６は，第２の実施の形態におけるデジタル制御発振器の構成図である。図１４，１５で説明した高次ΔΣ変調器２８は３次であるので，その擬似ランダム出力は３ビットである。その結果，後段の１次ΔΣ変調器３０内のクロック周波数は基準クロックCLKの２３倍になる。高次ΔΣ変調器２０はできるだけ高い次数の変調器であることが望ましい。その理由は，図５に示したとおり高次なほど低周波数帯域での量子化ノイズを低減でき，より多くの分解能を有する出力を生成することができるからである。ただし，高次にするほど，後段の１次ΔΣ変調器３０のクロック周波数が高くなる。
【００５６】
そこで，第２の実施の形態におけるデジタル制御発振器では，図１６に示されるとおり，高次ΔΣ変調器２８が複数の分離された低ビットの出力Ｓ２８Ａ，Ｓ２８Ｂを生成し，それぞれ低ビットの出力を１次ΔΣ変調器３０Ａ，３０Ｂがそれぞれパルス幅変調する。さらに，パルス幅半減回路５２Ａ，５２Ｂが，１次ΔΣ変調器３０Ａ，３０Ｂの出力Ｓ３０Ａ，Ｓ３０Ｂのパルス幅を半減し，ＯＲゲート５４がパルス幅を半減した信号を合成する。この合成された信号Ｓ５４がローパスフィルタ３２に入力される。
【００５７】
ここで，高次ΔΣ変調器の分離されない場合の出力信号のビット数と複数に分離された出力信号のビット数との関係は，分離された出力信号が分離されていない出力信号のビット数より１ビット以上少ないか，１ビット以上少ないビット数＋１の出力信号かになっていればよい。
【００５８】
例えば，高次ΔΣ変調器２８が３次ΔΣ変調器とすると，分離されていないデジタル出力は３ビットであるが，図１６の例では，２ビットと３ビットとの２つの分離された低ビット出力Ｓ２８Ａ，Ｓ２８Ｂが出力されている。ただし，この３ビット出力Ｓ２８Ｂは，５種類のデータからなる２ビット＋１の信号であり，＋１に対応する最上位ビットは１次ΔΣ変調器内の加算器にキャリインとして与えることができる。従って，両１次ΔΣ変調器は実質的には２ビットの入力を変調すれば良いので，その制御クロックを基準クロックCLKの２２倍の周波数にすることができ，３ビット入力の場合の２３倍の周波数よりも低周波数クロック化が可能である。
【００５９】
図１６のデジタル制御発振器DCOは，１５ビットの微調用デジタル制御信号DCN_Fをラッチする入力レジスタ５０と，７ビットの粗調用デジタル制御信号DCN_Rをラッチする入力レジスタ６０と，８ビットの制御コードDCN_CODEをラッチする入力レジスタ７０とを有する。入力レジスタ６０，７０の制御信号は，発振器２０内のキャパシタ列に入力される。発振器２０の発信出力は２つのバッファBUF1,BUF2を介して発振出力DCO  Outとして出力される。
【００６０】
バッファBUF1の出力クロックCLK2は，パルス半減回路52A,52Bの制御クロックとして供給される。また，出力ロックCLK2は，分周器５６により１／２分周され，反転・非反転バッファ５７により制御クロックCLK1,CLK1xが生成される。この制御クロックCLK1,CLK1xは，１次ΔΣ変調器30A,30Bの制御クロックとして入力される。更に，分周器５８は，制御クロックCLK1を１／４分周して，基準クロックCLKを生成し，高次ΔΣ変調器２８に供給される。
【００６１】
図１７は，第２の実施の形態におけるデジタル制御発振器の高次ΔΣ変調器２８の一例を示す図である。これは３次ΔΣ変調器である。図１４に示した３次ΔΣ変調器と比較すると明らかなとおり，第１の加算器280のキャリ信号Cと微分回路286の出力とを加算器287で加算して第１の低ビット出力S28Aとして出力し，微分回路293の出力をそのまま第２の低ビット出力S28Bとして出力している。
【００６２】
第１の低ビット出力S28Aについていえば，微分回路286の出力が「-1,0,1」の１ビット＋１ビットの信号であるので，加算器287の出力S28Aは「-1,0,1,2」の２ビット信号になる。また，第２の低ビット出力S28Bについていえば，微分回路293の出力S28Bは，「-2,-1,0,1,2」の２ビット＋１ビットの信号であり，３ビットではあるが後段の１次ΔΣ変調器30Bを２ビット入力として構成することができる。
【００６３】
図１８は，図１６のデジタル制御発振器の１次ΔΣ変調器とパルス半減回路とORゲートの構成図である。図１８には，１次ΔΣ変調器30A,30Bの構成図と，レジスタ51A,51Bと，パルス半減回路52A,52Bと，ORゲート５４とが示されている。
【００６４】
１次ΔΣ変調器30Aは，「-1,0,1,2」のデジタル信号S28Aを入力し，オフセット回路303にて「0,1,2,3」の２ビット信号に変換され，加算器301に入力される。それ以外の構成は，前述の１次ΔΣ変調器と同じである。この１次ΔΣ変調器30Aは基準クロックCLKの２２＝４倍の周波数のクロックCLK1に同期して動作し，出力信号S30Aを出力する。
【００６５】
１次ΔΣ変調器30Bは，「-2,-1,0,1,2」の３ビットのデジタル信号S28Bを入力し，オフセット・キャリデコーダ回路305にて「0,1,2,3,4」の３ビット（２ビット＋１）のデジタル信号に変換され，その最上位ビットMSBがキャリイン信号Cinとして加算器３０１のキャリイン端子に入力される。そして，残りの「0,1,2,3」の２ビットのデジタル信号が加算器３０１のX端子に入力される。これにより，１次ΔΣ変調器30Bは，実質的に２ビットの１次ΔΣ変調器となり，そのクロックの周波数は，基準クロックCLKの２２＝４倍でよい。
【００６６】
以上のように，両１次ΔΣ変調器30A,30Bは共に３次ΔΣ変調器28から２ビットデジタル信号を入力したことと実質的に同じになる。
【００６７】
図１９は，図１８の１次ΔΣ変調器の構成図である。図１９には，両１次ΔΣ変調器30A,30Bのオフセット回路303とオフセット・キャリデコーダ回路305の詳細構成が示されている。オフセット回路303は，入力信号S28Aにオフセット値＋１を加算する加算器303_1と，レジスタ303_2とで構成される。また，オフセット・キャリデコーダ回路305は，入力信号S28Bにオフセット値＋２を加算する加算器305_1と，入力信号が「４＝１００」の場合にMSB=1と「１１」とに変換するデコーダ205_2と，レジスタ305_3，305_4とで構成される。レジスタ305_3は下位２ビットを加算器301のX端子に出力する。また，レジスタ305_4は最上位MSBビットを加算器301のキャリイン端子Cinに出力する。
【００６８】
図１８に戻り，両１次ΔΣ変調器28A,28Bの出力S28A,S28Bは，レジスタ51A,51BでクロックCLK1とその反転クロックNCLK1に同期してラッチされ，パルス半減回路52A,52Bに出力される。つまり，レジスタ51Bは出力S28Bを位相１８０度遅延させる。
【００６９】
図２０は，パルス半減回路の構成と動作を示す図である。パルス半減回路52A,52Bは，インバータ520とNORゲート522とDフリップフロップ522とを有する。入力データDATA_Aは，インバータ520５とNORゲート522でそれぞれ反転されるので，出力データHDATA_Aと同じ論理になる。また，NORゲート522とフリップフロップ522とで１／２分周器が構成されていて，フリップフロップ522のデータ出力QがHなら分周器を構成し，Lなら分周器は停止する。そして，分周器が２倍の周波数のクロックCLK×２に同期しているので，半周期だけ入力データDATA_Aを１／２分周した出力データHDATA_Aが生成される。
【００７０】
その結果，元々半周器ずれている入力データDATA_A,DATA_Bがそれぞれ半分のパルス幅に変換される。それらをORゲートに入力することで，それら半パルス幅の出力データHDATA_A,HDATA_Bが合成されたパルス列の信号になる。
【００７１】
図２１は，図１８の回路の動作を示す波形図である。基準クロックCLKに対して，１次ΔΣ変調器28A,28BへのクロックCLK1,NCLK1は４倍の周波数を有し，パルス半減回路52A,52BへのクロックCLK2はさらに８倍の周波数を有する。そして，両１次ΔΣ変調器28A,28Bには，クロックCLK1，NCLI1に同期して入力され変調されるので，互いに１８０°位相がずれている。さらに，それぞれの変調出力S30A,S30Bのパルス幅が半分にされた信号S52A,S52Bが，ORゲートで合成されている。これにより，３次ΔΣ変調器２８の３ビット出力に対応するパルス幅を有するパルス列をORゲートから出力することができる。
【００７２】
［第２の実施の形態の変型例１］
上記の実施の形態では，高次ΔΣ変調器が３次ΔΣ変調器の場合について説明した。しかし，高次ΔΣ変調器は４次以上であってもよい。以下，高次ΔΣ変調器として４次ΔΣ変調器を使用した変型例１について説明する。
【００７３】
図２２は，４次ΔΣ変調器の構成図である。図１４の３次ΔΣ変調器に加えて，更に４次の加算器295と遅延レジスタ296と微分回路297,298とを有する。そして，その出力S28は４ビットデジタル信号である。
【００７４】
図２３は，本実施の形態におけるデジタル制御発振器の４次ΔΣ変調器の構成図である。この４次ΔΣ変調器２８は，１次の第１の加算器280のキャリ信号と４次の微分回路298の出力信号とを加算器287で加算して第１のデジタル出力S28Aとし，２次の微分回路286と３次の微分回路293の出力を加算器299で加算して第２のデジタル出力S28Bとしている。４次であるので，両デジタル出力S28A,S28Bは，いずれも３ビットデジタル信号である。
【００７５】
これらの２つの３ビットデジタル出力S28A,S28Bは，図１８の２つの１次ΔΣ変調器30A,30Bに入力され，パルス幅変調され，パルス幅を半分にされ，合成される。この場合の１次ΔΣ変調器30A,30Bのクロックは基準クロックCLKの２３倍になる。ただし，図２２の４ビット出力の場合の２４倍よりも低速クロックである。
【００７６】
［第２の実施の形態の変型例２］
上記の実施の形態では，高次ΔΣ変調器から２つの低ビットデジタル出力を出力し，２つの１次ΔΣ変調器でパルス幅変調し合成した。しかし，高次ΔΣ変調器から４つの低ビットデジタル出力を出力し，それぞれを４つの１次ΔΣ変調器でパルス幅変調して合成してもよい。以下，そのような変型例２について説明する。
【００７７】
図２４は，３次ΔΣ変調器の構成図である。この３次ΔΣ変調器２８は，１ビットの出力S28Aと，１ビット＋１の出力S28B，S28C，S28Dとをそれぞれ出力する。これらの出力は，図１９に示した１次ΔΣ変調器30A,30Bに入力されパルス幅変調される。ただし，図１９の１次ΔΣ変調器とは，入力信号のビット数が異なっている。
【００７８】
図２５は，パルス幅を１／４に減じる回路と合成回路を示す図である。図２４の３次ΔΣ変調器２８の出力S28A-S28Dをそれぞれ変調した１次ΔΣ変調器の出力S30A-S30Dが，図２５のパルス幅１／４減回路に入力されている。このパルス幅１／４減回路は，図２０のパルス半減回路５２を５２A_1,52A_2のようにカスケード接続して構成され，それぞれの入力信号のパルス幅を１／４にする。そして，カスケード接続によりそれぞれパルス幅が１／４にされたパルス列が，ORゲート５４にて合成されている。
【００７９】
カスケード接続されたパルス半減回路５２は，１段目では入力S30A,S30Bと入力S30C,S30Dとが逆相クロックCLK,NCLKでサンプリングされている。また，２段目では入力S30A,S30Bが逆相クロックでサンプリングされ，入力S30C,S30Dも逆相クロックでサンプリングされている。
【００８０】
以上説明したとおり，上記の実施の形態では，高次ΔΣ変調器により，ループフィルタが出力するデジタル制御信号を擬似ランダムな高速デジタル信号に変換して低周波領域での量子化ノイズを低減し，その擬似ランダムデジタル信号を１次ΔΣ変調器によりパルス幅変調し，ローパスフィルタによりアナログ制御電圧信号を生成し，発振器のキャパシタ電極に供給している。したがって，デジタル・アナログ変換回路に代えて１次ΔΣ変調器を使用することで，アナログ制御電圧を高精度に生成することができ，回路規模も小さくすることができる。
【００８１】
このようなデジタル制御発振器を図１のデジタルPLLに採用することで，発振器以外はほぼ全てデジタル回路で構成することができる。
【産業上の利用可能性】
【００８２】
高精度で且つ小面積のデジタル制御発振器を提供することができる。
【符号の説明】
【００８３】
１４：ループフィルタ              ２８：高次ΔΣ変調器
３０：１次ΔΣ変調器              ３２：ローパスフィルタ
２０：発振器                    ２２，２４，２６：キャパシタ列，第１〜第３の容量回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【国際調査報告】
2012020501.tif 000028
2012020501.tif 000029
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