(57)【要約】  高い閾値電圧と、低いオン抵抗とを両立できる電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置を提供する。  バッファ層１１２、チャネル層１１３、障壁層１１４、およびスペーサ層１１５は、それぞれ、III族窒化物半導体により形成され、それらの上面は、それぞれ、（０００１）結晶軸に垂直なIII族原子面であり、  基板１００上に、格子緩和されたバッファ層１１２およびチャネル層１１３、引っ張り歪みを有する障壁層１１４、および、スペーサ層１１５が、前記順序で積層され、  ゲート絶縁膜１４は、スペーサ層１１５上に配置され、  ゲート電極１５は、ゲート絶縁膜１４上に配置され、  ソース電極１６１、およびドレイン電極１６２は、チャネル層１１３に対し、直接または他の構成要素を介して電気的に接続されていることを特徴とする電界効果トランジスタ。
2011118099.tif 000002
【特許請求の範囲】
【請求項１】
基板、バッファ層、チャネル層、障壁層、スペーサ層、ゲート絶縁膜、ゲート電極、ソース電極、およびドレイン電極を含み、
前記バッファ層は、格子緩和されたＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）から形成され、
前記チャネル層は、前記バッファ層と同じ組成のＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）から形成され、
前記障壁層は、前記バッファ層よりＡｌ組成比の大きいＡｌｚＧａ１−ｚＮ（ｘ＜ｚ≦１）から形成され、
前記スペーサ層は、前記障壁層よりＡｌ組成比の小さいＡｌｕＧａ１−ｕＮ（０≦ｕ＜ｚ）から形成され、
前記ゲート電極の下方に形成された半導体層のうち少なくとも１つは、ｐ型層であり、
前記バッファ層上面、前記チャネル層上面、前記障壁層上面、および前記スペーサ層上面は、それぞれ、（０００１）結晶軸に垂直なＧａ面またはＡｌ面であり、
前記基板上に、前記バッファ層、前記チャネル層、前記障壁層、および前記スペーサ層が、前記順序で積層され、
前記ゲート絶縁膜は、前記スペーサ層上に配置され、
前記ゲート電極は、前記ゲート絶縁膜上に配置され、
前記ソース電極、および前記ドレイン電極は、前記チャネル層に対し、直接または他の構成要素を介して電気的に接続されていることを特徴とする電界効果トランジスタ。
【請求項２】
前記バッファ層のＡｌ組成比ｘと前記スペーサ層のＡｌ組成比ｕとがｕ≦ｘを充たすことを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記バッファ層のＡｌ組成比ｘと前記スペーサ層のＡｌ組成比ｕがｕ＞ｘを充たし、
前記ｐ型層におけるｐ型イオンの面密度が、６．４×１０１３ｃｍ−２×（ｕ−ｘ）より大きいことを特徴とする請求項１記載の電界効果トランジスタ。
【請求項４】
前記ｐ型層内のイオン化不純物の体積密度が１×１０１７ｃｍ−３以上であることを特徴とする請求項１から３のいずれか一項に記載の電界効果トランジスタ。
【請求項５】
前記障壁層のＡｌ組成比ｚが０．４以上、１以下であることを特徴とする請求項１から４のいずれか一項に記載の電界効果トランジスタ。
【請求項６】
前記バッファ層のＡｌ組成比ｘが０．２以下であることを特徴とする請求項１から５のいずれか一項に記載の電界効果トランジスタ。
【請求項７】
前記スペーサ層のＡｌ組成比ｕが０．２以下であることを特徴とする請求項１から６のいずれか一項に記載の電界効果トランジスタ。
【請求項８】
基板、バッファ層、チャネル層、障壁層、スペーサ層、ゲート電極、ゲート絶縁膜、ソース電極、およびドレイン電極を含み、
前記バッファ層、前記チャネル層、前記障壁層、および前記スペーサ層は、それぞれ、III族窒化物半導体により形成され、
前記バッファ層上面、前記チャネル層上面、前記障壁層上面、および前記スペーサ層上面は、それぞれ、（０００１）結晶軸に垂直なIII族原子面であり、
前記バッファ層および前記チャネル層は、格子緩和されており、前記障壁層は、引っ張り歪みを有し、
前記基板上に、前記バッファ層、前記チャネル層、前記障壁層、および前記スペーサ層が、前記順序で積層され、
前記ゲート絶縁膜は、前記スペーサ層上に配置され、
前記ゲート電極は、前記ゲート絶縁膜上に配置され、
前記ソース電極、および前記ドレイン電極は、前記チャネル層に対し、直接または他の構成要素を介して電気的に接続されていることを特徴とする電界効果トランジスタ。
【請求項９】
前記バッファ層が、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、またはＩｎＮから形成されていることを特徴とする請求項８記載の電界効果トランジスタ。
【請求項１０】
前記チャネル層が、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、またはＩｎＮから形成されていることを特徴とする請求項８または９記載の電界効果トランジスタ。
【請求項１１】
前記障壁層が、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、またはＧａＮから形成され、かつ、
前記障壁層の形成材料は、前記バッファ層の形成材料よりもバンドギャップが大きいことを特徴とする請求項８から１０のいずれか一項に記載の電界効果トランジスタ。
【請求項１２】
前記スペーサ層が、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、またはＩｎＮから形成され、かつ、
前記スペーサ層の形成材料は、前記障壁層の形成材料よりもバンドギャップが小さいことを特徴とする請求項８から１１のいずれか一項に記載の電界効果トランジスタ。
【請求項１３】
前記障壁層の膜厚が１ｎｍ以上、１０ｎｍ以下であることを特徴とする請求項１から１２のいずれか一項に記載の電界効果トランジスタ。
【請求項１４】
前記スペーサ層の厚さが、前記ゲート電極下方において、０．５ｎｍ以上、２０ｎｍ以下であることを特徴とする請求項１から１３のいずれか一項に記載の電界効果トランジスタ。
【請求項１５】
さらに、電子供給層を含み、
前記電子供給層は、前記スペーサ層上に配置され、
前記電子供給層の一部に、前記電子供給層上面から前記スペーサ層上面まで達する開口埋め込み部が形成され、
前記ゲート電極および前記ゲート絶縁膜は、前記開口埋め込み部を埋め込むように配置され、
前記ゲート絶縁膜が、前記スペーサ層上面に接触しており、
前記ソース電極および前記ドレイン電極は、それぞれ、前記電子供給層に接触しており、かつ、前記ゲート電極を挟んで対向するように配置されていることを特徴とする請求項１から１４のいずれか一項に記載の電界効果トランジスタ。
【請求項１６】
前記電子供給層の一部に形成された前記開口埋め込み部は、前記電子供給層の一部が除去されることにより形成されたものであることを特徴とする請求項１５記載の電界効果トランジスタ。
【請求項１７】
前記電子供給層が、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、またはＧａＮから形成され、かつ、
前記電子供給層の形成材料が、前記バッファ層の形成材料よりもバンドギャップが大きいことを特徴とする請求項１５または１６記載の電界効果トランジスタ。
【請求項１８】
前記バッファ層が、格子緩和されたＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）から形成され、
前記電子供給層が、前記バッファ層よりＡｌ組成比の大きいＡｌｖＧａ１−ｖＮ（ｘ＜ｖ≦１）から形成されていることを特徴とする請求項１５または１６記載の電界効果トランジスタ。
【請求項１９】
前記ソース電極および前記ドレイン電極の下方の少なくとも一部に、ｎ型不純物含有領域が形成され、
前記ｎ型不純物含有領域が、少なくとも、前記障壁層の一部を含むことを特徴とする請求項１から１８のいずれか一項に記載の電界効果トランジスタ。
【請求項２０】
前記ソース電極および前記ドレイン電極の下方において、前記スペーサ層の少なくとも一部に、前記スペーサ層上面から前記障壁層上面まで達する開口埋め込み部または切欠き部が形成され、
前記ソース電極および前記ドレイン電極は、それぞれ、前記障壁層上面に接触しており、かつ、前記ゲート電極を挟んで対向するように配置されていることを特徴とする請求項１から１４のいずれか一項に記載の電界効果トランジスタ。
【請求項２１】
前記スペーサ層の少なくとも一部に形成された前記開口埋め込み部または切欠き部は、前記スペーサ層の一部が除去されることにより形成されたものであることを特徴とする請求項２０記載の電界効果トランジスタ。
【請求項２２】
前記ソース電極および前記ドレイン電極の下方の少なくとも一部に、ｎ型不純物含有領域が形成され、
前記ｎ型不純物含有領域が、少なくとも、前記障壁層の一部を含むことを特徴とする請求項２０または２１記載の電界効果トランジスタ。
【請求項２３】
基板上に、バッファ層、チャネル層、障壁層、およびスペーサ層を前記順序で積層させる半導体層積層工程と、
ゲート絶縁膜を、前記スペーサ層上に形成するゲート絶縁膜形成工程と、
ゲート電極を、前記ゲート絶縁膜上に形成するゲート電極形成工程と、
ソース電極およびドレイン電極を、前記チャネル層に対し、直接または他の構成要素を介して電気的に接続するように形成するソース電極およびドレイン電極形成工程とを含み、
前記半導体層積層工程において、前記バッファ層、前記チャネル層、前記障壁層、および前記スペーサ層を、それぞれ、（０００１）結晶軸に垂直なＧａ面またはＡｌ面で成長させ、
前記バッファ層を、格子緩和されたＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）から形成し、
前記チャネル層を、前記バッファ層と同じ組成のＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）から形成し、
前記障壁層を、前記バッファ層よりＡｌ組成比の大きいＡｌｚＧａ１−ｚＮ（ｘ＜ｚ≦１）から形成し、
前記スペーサ層を、前記障壁層よりＡｌ組成比の小さいＡｌｕＧａ１−ｕＮ（０≦ｕ＜ｚ）から形成し、
前記ゲート電極の下方に形成される半導体層のうち少なくとも１つを、ｐ型層として形成することを特徴とする、電界効果トランジスタの製造方法。
【請求項２４】
基板上に、バッファ層、チャネル層、障壁層、およびスペーサ層を前記順序で積層させる半導体層積層工程と、
ゲート絶縁膜を、前記スペーサ層上に形成するゲート絶縁膜形成工程と、
ゲート電極を、前記ゲート絶縁膜上に形成するゲート電極形成工程と、
ソース電極およびドレイン電極を、前記チャネル層に対し、直接または他の構成要素を介して電気的に接続するように形成するソース電極およびドレイン電極形成工程とを含み、
前記半導体層積層工程において、前記バッファ層、前記チャネル層、前記障壁層、および前記スペーサ層を、それぞれ、（０００１）結晶軸に垂直なIII族原子面で成長させ、
前記バッファ層および前記チャネル層を、格子緩和されるように形成し、
前記障壁層を、引っ張り歪みを有するように形成し、
前記ゲート電極の下方に形成される半導体層のうち少なくとも１つを、ｐ型層として形成することを特徴とする、電界効果トランジスタの製造方法。
【請求項２５】
請求項１から２２のいずれか一項に記載の電界効果トランジスタを含むことを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）は、各種電子装置に広く用いられている。電界効果トランジスタとしては、例えば、特許文献１〜３に記載された電界効果トランジスタがある。【０００３】
特許文献１に記載の電界効果トランジスタ（ＦＥＴ）は、第１のＧａＮ系半導体材料からなるチャネル部と、前記第１のＧａＮ系半導体材料よりバンドギャップエネルギーが大きい第２のＧａＮ系半導体材料からなり、前記チャネル部と接合し、互いに離隔された第１および第２の電子供給部とを有する。前記チャネル部は、ソース電極およびドレイン電極と電気的に接続して形成される。前記チャネル部の表面上には絶縁膜が形成され、前記絶縁膜上にゲート電極が形成される。特許文献１の記載によれば、このＦＥＴは、ノーマリオフ型で、動作時のオン抵抗が非常に小さく大電流動作が可能であるとされている。【０００４】
特許文献２には、ＧａＮバッファ層、ＡｌＧａＮ電子供給層、およびＧａＮ応力緩和層が前記順序で積層された金属−絶縁膜−半導体（ＭＩＳ）型のＦＥＴについて記載されている。この構造は、バッファ層と応力緩和層を同一材料のＧａＮで構成することにより分極電荷を中和して分極効果によるキャリア生成を抑制し、ＦＥＴのノーマリオフ動作を可能にすることを目的としている。【０００５】
特許文献３には、ＧａＮキャリア走行層、ＡｌＧａＮ障壁層、およびＧａＮ閾値制御層が前記順序で積層されたリセスゲート型のＦＥＴが報告されている。この構造も、キャリア走行層と閾値制御層を同一材料のＧａＮで構成することにより分極電荷を中和して分極効果によるキャリア生成を抑制し、ＦＥＴのノーマリオフ動作を可能にすることを目的としている。同文献によれば、前記構造で分極電荷が相殺されるため、ピンチオフ状態では閾値制御層の基板と垂直方向には電界が発生せず、リセス深さ、すなわち、リセス部における閾値制御層の残し厚が変動しても閾値電圧Ｖｔｈが変動しにくい。【０００６】
特許文献４には、ＡｌＧａＮからなる下部障壁層と、前記下部障壁層上に積層されるとともに、前記下部障壁層よりもバンドギャップが小さく、圧縮歪を有するＩｎＧａＮ層からなるチャネル層とを有するＦＥＴについて記載されている。特許文献５には、格子緩和したＡｌＧａＮ下部障壁層、圧縮歪を有するＩｎＧａＮチャネル層、ＡｌＧａＮコンタクト層が、順次積層されたＦＥＴについて記載されている。これらのＦＥＴは、ノーマリオフ動作が可能である等の優れた特性を示す。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２００３／０７１６０７号
【特許文献２】特開２００４−３３５９６０号公報
【特許文献３】特開２００７−０６７２４０号公報
【特許文献４】国際公開第２００９／０８１５８４号
【特許文献５】国際公開第２００９／１１３６１２号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
一方、電界効果トランジスタ（ＦＥＴ）を用いた電子装置（電子機器）の高電力化および低損失化（省エネルギー化）のために、前記電界効果トランジスタ（ＦＥＴ）には、高い閾値電圧と、低いオン抵抗との両立が求められる。しかしながら、特許文献１〜３に記載の電界効果トランジスタ（ＦＥＴ）では、高い閾値電圧と、低いオン抵抗とを両立できない。特許文献４〜５に記載の電界効果トランジスタ（ＦＥＴ）によれば、高い閾値電圧または低いオン抵抗が得られるが、電子装置（電子機器）のさらなる高電力化および低損失化（省エネルギー化）のためには、さらに高性能が求められる。【０００９】
そこで、本発明は、高い閾値電圧と、低いオン抵抗とを両立できる電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、本発明の第一の電界効果トランジスタは、
基板、バッファ層、チャネル層、障壁層、スペーサ層、ゲート絶縁膜、ゲート電極、ソース電極、およびドレイン電極を含み、
前記バッファ層は、格子緩和されたＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）から形成され、
前記チャネル層は、前記バッファ層と同じ組成のＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）から形成され、
前記障壁層は、前記バッファ層よりＡｌ組成比の大きいＡｌｚＧａ１−ｚＮ（ｘ＜ｚ≦１）から形成され、
前記スペーサ層は、前記障壁層よりＡｌ組成比の小さいＡｌｕＧａ１−ｕＮ（０≦ｕ＜ｚ）から形成され、
前記ゲート電極の下方に形成された半導体層のうち少なくとも１つは、ｐ型層であり、
前記バッファ層上面、前記チャネル層上面、前記障壁層上面、および前記スペーサ層上面は、それぞれ、（０００１）結晶軸に垂直なＧａ面またはＡｌ面であり、
前記基板上に、前記バッファ層、前記チャネル層、前記障壁層、および前記スペーサ層が、前記順序で積層され、
前記ゲート絶縁膜は、前記スペーサ層上に配置され、
前記ゲート電極は、前記ゲート絶縁膜上に配置され、
前記ソース電極、および前記ドレイン電極は、前記チャネル層に対し、直接または他の構成要素を介して電気的に接続されていることを特徴とする。【００１１】
また、本発明の第二の電界効果トランジスタは、
基板、バッファ層、チャネル層、障壁層、スペーサ層、ゲート電極、ゲート絶縁膜、ソース電極、およびドレイン電極を含み、
前記バッファ層、前記チャネル層、前記障壁層、および前記スペーサ層は、それぞれ、III族窒化物半導体により形成され、
前記バッファ層上面、前記チャネル層上面、前記障壁層上面、および前記スペーサ層上面は、それぞれ、（０００１）結晶軸に垂直なIII族原子面であり、
前記バッファ層および前記チャネル層は、格子緩和されており、前記障壁層は、引っ張り歪みを有し、
前記基板上に、前記バッファ層、前記チャネル層、前記障壁層、および前記スペーサ層が、前記順序で積層され、
前記ゲート絶縁膜は、前記スペーサ層上に配置され、
前記ゲート電極は、前記ゲート絶縁膜上に配置され、
前記ソース電極、および前記ドレイン電極は、前記チャネル層に対し、直接または他の構成要素を介して電気的に接続されていることを特徴とする。【００１２】
本発明の第一の電界効果トランジスタの製造方法は、
基板上に、バッファ層、チャネル層、障壁層、およびスペーサ層を前記順序で積層させる半導体層積層工程と、
ゲート絶縁膜を、前記スペーサ層上に形成するゲート絶縁膜形成工程と、
ゲート電極を、前記ゲート絶縁膜上に形成するゲート電極形成工程と、
ソース電極およびドレイン電極を、前記チャネル層に対し、直接または他の構成要素を介して電気的に接続するように形成するソース電極およびドレイン電極形成工程とを含み、
前記半導体層積層工程において、前記バッファ層、前記チャネル層、前記障壁層、および前記スペーサ層を、それぞれ、（０００１）結晶軸に垂直なＧａ面またはＡｌ面で成長させ、
前記バッファ層を、格子緩和されたＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）から形成し、
前記チャネル層を、前記バッファ層と同じ組成のＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）から形成し、
前記障壁層を、前記バッファ層よりＡｌ組成比の大きいＡｌｚＧａ１−ｚＮ（ｘ＜ｚ≦１）から形成し、
前記スペーサ層を、前記障壁層よりＡｌ組成比の小さいＡｌｕＧａ１−ｕＮ（０≦ｕ＜ｚ）から形成し、
前記ゲート電極の下方に形成される半導体層のうち少なくとも１つを、ｐ型層として形成することを特徴とする。【００１３】
本発明の第二の電界効果トランジスタの製造方法は、
基板上に、バッファ層、チャネル層、障壁層、およびスペーサ層を前記順序で積層させる半導体層積層工程と、
ゲート絶縁膜を、前記スペーサ層上に形成するゲート絶縁膜形成工程と、
ゲート電極を、前記ゲート絶縁膜上に形成するゲート電極形成工程と、
ソース電極およびドレイン電極を、前記チャネル層に対し、直接または他の構成要素を介して電気的に接続するように形成するソース電極およびドレイン電極形成工程とを含み、
前記半導体層積層工程において、前記バッファ層、前記チャネル層、前記障壁層、および前記スペーサ層を、それぞれ、（０００１）結晶軸に垂直なIII族原子面で成長させ、
前記バッファ層および前記チャネル層を、格子緩和されるように形成し、
前記障壁層を、引っ張り歪みを有するように形成し、
前記ゲート電極の下方に形成される半導体層のうち少なくとも１つを、ｐ型層として形成することを特徴とする。【００１４】
本発明の電子装置は、前記本発明の第一または第二の電界効果トランジスタを含むことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、高い閾値電圧と、低いオン抵抗とを両立できる電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置を提供することが可能である。
【図面の簡単な説明】
【００１６】
【図１Ａ】本発明による第一実施形態のＦＥＴの構造を示す断面図である。
【図１Ｂ】本発明による第一実施形態のＦＥＴの変形例の構造を示す断面図である。
【図２】本発明の第一実施形態のＦＥＴにおいて、ゲート下における伝導帯エネルギーとキャリア濃度分布の計算結果を例示するグラフである。
【図３】本発明の第一実施形態のＦＥＴにおける、キャリア濃度のゲート絶縁膜厚依存性の計算結果を例示するグラフである。
【図４】本発明の第一実施形態のＦＥＴにおける、キャリア濃度のｐ型不純物濃度に対する依存性の計算結果を例示するグラフである。
【図５】本発明の第一実施形態のＦＥＴにおける、キャリア濃度のスペーサ層厚依存性の計算結果を例示するグラフである。
【図６】本発明の第一実施形態のＦＥＴにおける、キャリア濃度の障壁層Ａｌ組成比依存性の計算結果を示すグラフである。
【図７】本発明の第一実施形態のＦＥＴにおける、キャリア濃度の障壁層厚依存性の計算結果を例示するグラフである。
【図８】本発明による第二実施形態のＦＥＴの構造を示す断面図である。
【図９】本発明による第三実施形態のＦＥＴの構造を示す断面図である。
【図１０】本発明による第四実施形態のＦＥＴの構造を示す断面図である。
【図１１】本発明による第五実施形態のＦＥＴの構造を示す断面図である。
【図１２】ＩｎｘＡｌｙＧａ１−ｘ−ｙＮで表される組成を有するIII族窒化物半導体のａ軸長の等高線図である。
【図１３】本発明による第六実施形態のＦＥＴの構造を示す断面図である。
【図１４】本発明による第七実施形態のＦＥＴの構造を示す断面図である。
【図１５】本発明による第八実施形態のＦＥＴの構造を示す断面図である。
【図１６】本発明による第九実施形態のＦＥＴの構造を示す断面図である。
【図１７】本発明による第十実施形態のＦＥＴの構造を示す断面図である。
【図１８】本発明による第十一実施形態のＦＥＴの構造を示す断面図である。
【図１９】本発明による第十二実施形態のＦＥＴの構造を示す断面図である。
【図２０】本発明による第十三実施形態のＦＥＴの構造を示す断面図である。
【図２１】本発明による第十四実施形態のＦＥＴの構造を示す断面図である。
【図２２】本発明による第十五実施形態のＦＥＴの構造を示す断面図である。
【図２３】本発明と関連するＦＥＴの構造を例示する断面図である。
【図２４】図２３のＦＥＴにおける、ゲート下の伝導帯エネルギーとキャリア濃度分布の計算結果を例示するグラフである。
【図２５】図２３のＦＥＴにおける、キャリア濃度のゲート絶縁膜厚依存性の計算結果を例示するグラフである。
【発明を実施するための形態】
【００１７】
本発明の電界効果トランジスタにおいて、「オン抵抗」は、電圧オン時（電圧印加時）における、正バイアス印加側と負バイアス印加側との間（例えば、ソース電極とドレイン電極との間、またはアノード電極とカソード電極との間）の電気抵抗を言う。「コンタクト抵抗」は、オーミック電極と２次元電子ガス（２ＤＥＧ）との間の電気抵抗を言う。
【００１８】
本発明において、各構成要素の配置関係を示す場合、「上に（upper  side）」は、特に断らない限り、上面に直接接触している状態（on）に限定されず、間に他の構成要素等が存在し、直接接触していない状態（above）も含む。同様に、「下に（lower  side）」は、特に断らない限り、下面に直接接触している状態（on）でも良いし、間に他の構成要素等が存在し、直接接触していない状態（below）でも良い。また、「上面に（on  the  upper  surface）」は、上面に直接接触している状態を指す。同様に、「下面に（on  the  lower  surface）」は、下面に直接接触している状態を指す。
【００１９】
本発明において、ｎ型不純物（ドナー不純物）濃度、ｐ型不純物濃度等を、体積密度（ｃｍ−３等）で表す場合、特に断らない限りは、原子数についての体積密度を表す。ｎ型不純物イオンの実効ドーズ量等を、面積密度（ｃｍ−２等）で表す場合も同様に、特に断らない限りは、原子数についての面積密度を表す。また、「実効ドーズ量」は、前記スルー膜による吸収等のロスを差し引いた後の、前記電子吸収層上面に到達した実際のドーズ量を言う。
【００２０】
本発明において、イオン化された不純物の濃度は、特に断らない限り、電界効果トランジスタのいずれの電極にも電圧を印加しない状態における濃度をいうものとする。
【００２１】
本発明において、「組成」とは、半導体層等を構成する元素の原子数の量的関係をいう。「組成比」とは、前記半導体層等を構成する特定の元素の原子数と、他の元素の原子数との相対的な割合をいう。例えば、ＡｌｘＧａ１−ｘＮの組成で表される半導体層において、ｘの数値を「Ａｌ組成比」という。また、本発明において、半導体層の組成または組成比を規定する場合、導電性等を発現させる不純物（ドーパント）は、半導体層を構成する元素として考慮しないものとする。例えば、ｐ型ＧａＮ層とｎ型ＧａＮ層とは、不純物（ドーパント）が異なるが、組成は同一であるものとする。また、例えば、ｎ型ＧａＮ層と、不純物濃度がさらに高いｎ＋ＧａＮ層とがあった場合、それらの組成は同一であるものとする。
【００２２】
本発明において、基板、半導体層等の「主面」は、最も面積の広い面をいい、例えば、いわゆる上面もしくは下面、または表面もしくは裏面をいう。
【００２３】
本発明において、「閾値電圧」は、前記チャネル層内のキャリア濃度が０から正になる臨界点のゲート電圧をいう。また、閾値電圧は、前記のように、符号Ｖｔｈで表すことがある。
【００２４】
以下の説明において、図面中では、説明の便宜上、各部の構造は適宜簡略化して示す場合があり、各部の寸法比等は、実際とは異なる場合がある。また、数式、グラフ、およびそれらの説明等は、理論計算に基づいたものであり、これらは、ＦＥＴ等における実際の現象を、定性的にまたは近似的に示す。
【００２５】
本発明者らは、電界効果トランジスタ（ＦＥＴ）の閾値電圧とオン抵抗について、理論計算等により独自に検証し、以下のことを見出した。
【００２６】
図２３の断面図に、ＦＥＴの構造の一例を示す。この構造は、例えば、特許文献１に記載のＦＥＴの構造と類似している。図示のとおり、このＦＥＴにおいては、基板９００上に、アンドープ窒化アルミニウム（ＡｌＮ）からなる核生成層９１１、アンドープの窒化ガリウム（ＧａＮ）からなるチャネル層９１３、およびアンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）からなる電子供給層９１６が、前記順序で積層されている。ＡｌＧａＮ電子供給層９１６の一部は、ＧａＮチャネル層９１３上面が露出するまでエッチング除去され、リセス部（開口埋め込み部）９３が形成されている。リセス部９３には、ゲート絶縁膜９４を介してゲート電極９５が埋め込まれるように形成され、ゲート絶縁膜はＧａＮチャネル層９１３上面に接触している。ＡｌＧａＮ電子供給層９１６上には、ソース電極９６１およびドレイン電極９６２が、ゲート電極９５を挟んで対向するように形成されている。ＡｌＧａＮ電子供給層９１６のソース電極９６１とドレイン電極９６２に接する部位には、それぞれ、ｎ型不純物が高濃度でドーピングされ、ｎ型ＡｌＧａＮ層９８が選択的に形成されている。チャネル層９１３内の電子供給層９１６との界面近傍には二次元電子ガス（２ＤＥＧ）９７が生成されており、ｎ型ＡｌＧａＮ層９８を介してソース電極９６１とドレイン電極９６２と２ＤＥＧとのオーミック接触がとられている。
【００２７】
図２４のグラフに、図２３の構造を有するＦＥＴにおけるゲート電極下方（ゲート下）の部分の、基板主面に垂直な方向（基板と垂直方向）の伝導帯エネルギー分布とキャリア濃度分布の計算結果を例示する。前記のとおり、図２３のような構造のＦＥＴは、例えば、特許文献１に記載されている。図２４のグラフにおいて、横軸は、ゲート電極９５の下端から下方に向かって、基板９００の主面に垂直な方向の距離（ｍ）を示す。縦軸は、電子エネルギー（ｅＶ）を示す。
【００２８】
図２４に示すとおり、ゲート電極９５をソース電極９６１と等電位にした熱平衡状態（ゲート電圧Ｖｇ＝０Ｖの状態をいう。）では、ゲート下にはキャリアは存在せず、ゲート絶縁膜９４には基板と垂直方向の電界は発生していない。一方、ゲート電極に正電圧（Ｖｇ＝６Ｖ）を印加すると、ＧａＮチャネル層９１３内のゲート絶縁膜９４との界面近傍に２ＤＥＧが生成されて伝導チャネル９７を形成する。このように、図２３に示す構造のＦＥＴによれば、ノーマリオフ動作が可能である。
【００２９】
次に、図２３のＦＥＴにおいて、ゲート絶縁膜９４を酸化アルミニウム（Ａｌ２Ｏ３）として、Ａｌ２Ｏ３厚を３０ｎｍから７０ｎｍまで変化させた時のキャリア濃度のゲート電圧依存性を計算した。図２５に、その計算結果を示す。同図において、横軸は、ゲート電圧（Ｖ）を示す。縦軸は、チャネル（伝導チャネル９７）内のキャリア濃度（ｃｍ−２）を示し、ＧａＮチャネル層９１３とゲート絶縁膜９４との界面における計算値である。図示のとおり、この構造のＦＥＴにおいては、ピンチオフ（ゲート電圧Ｖｇ＝０Ｖ）状態では、ゲート絶縁膜９４に発生する基板に垂直方向の電界強度が小さいため、ゲート絶縁膜９４の膜厚を変えても閾値電圧Ｖｔｈの変化は小さく、いずれの膜厚においてもほとんど０である。
【００３０】
ＦＥＴのＶｔｈは、絶縁膜のショットキー障壁高さと絶縁膜とチャネル層の界面の伝導帯オフセットの差で決定され、例えば図２５に示したように、Ｖｔｈを高くすることは困難である。また、このようなＦＥＴにおいては、ゲート絶縁膜９４とＧａＮ層９１３の界面のラフネス大に起因してゲート下のチャネル電子の移動度が１００〜２００ｃｍ２／Ｖｓ程度と低く、オン抵抗が高くなる。
【００３１】
一方、特許文献２のＦＥＴでは、ＡｌＧａＮ電子供給層とＧａＮバッファ層の界面に生成される２ＤＥＧの移動度が１０００〜２０００ｃｍ２／Ｖｓと高いため、オン抵抗低減が可能になる。しかしながら、分極電荷が相殺されるため、ピンチオフ状態のゲート絶縁膜において、基板と垂直方向には電界が発生しない。このため、ゲート絶縁膜の膜厚を変えてもＶｔｈの変化は小さい。
【００３２】
特許文献３によるＦＥＴにおいても、ＡｌＧａＮ障壁層とＧａＮキャリア走行層の界面に生成される２ＤＥＧの移動度が１０００〜２０００ｃｍ２／Ｖｓと高いため、オン抵抗低減が可能になる。しかしながら、エピ厚変化によるＶｔｈの変化が小であることは、Ｖｔｈの設計自由度が小さいことと等価であり、やはり、Ｖｔｈを高くすることは困難である。
【００３３】
本発明者らの検証結果によれば、特許文献１〜３のいずれのＦＥＴにおいても、閾値電圧Ｖｔｈを２Ｖより高くすることは困難である。また、特許文献１〜３のいずれのＦＥＴにおいても、高い閾値電圧と、低いオン抵抗とを両立することができない。
【００３４】
本発明における目的の一つは、前記のとおり、高い閾値電圧と、低いオン抵抗とを両立できる電界効果トランジスタ（ＦＥＴ）を提供することである。
【００３５】
以下、本発明の実施形態について説明する。ただし、以下の実施形態は例示であり、本発明はこれらに限定されない。また、前記のとおり、本発明のＦＥＴ等における実際の現象は、数式、グラフ等に基づく理論説明と完全には一致しない場合がある。なお、本発明において、数値限定により発明を特定する場合は、厳密にその数値でも良いし、約その数値でも良い。例えば、Ａｌ組成比が「０．４以上」という場合、厳密に０．４以上でも良いし、約０．４以上でも良い。
【００３６】
［第一実施形態］
図１Ａの断面図に、本発明による第一実施形態のＦＥＴの構造を模式的に示す。同図のＦＥＴは、前記本発明の第一の電界効果トランジスタの一例であるとともに、前記本発明の第二の電界効果トランジスタの一例でもある。なお、本実施形態の変形例および後述する第二〜第五実施形態の電界効果トランジスタ（ＦＥＴ）も、同様に、前記本発明の第一の電界効果トランジスタの一例であるとともに、前記本発明の第二の電界効果トランジスタの一例でもある。
【００３７】
図１ＡのＦＥＴは、同図に示すとおり、基板１００、バッファ層１１２、チャネル層１１３、障壁層１１４、スペーサ層１１５、ゲート絶縁膜１４、ゲート電極１５、ソース電極１６１およびドレイン電極１６２を含む。バッファ層１１２は、格子緩和されたＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）から形成されている。チャネル層１１３は、バッファ層１１２と同じ組成のＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）から形成され、ｐ型不純物を含み、かつ、格子緩和されている。障壁層１１４は、バッファ層１１２よりＡｌ組成比の大きいＡｌｚＧａ１−ｚＮ（ｘ＜ｚ≦１）から形成され、かつ、引っ張り歪みを有する。スペーサ層１１５は、障壁層１１４よりＡｌ組成比の小さいＡｌｕＧａ１−ｕＮ（０≦ｕ＜ｚ）から形成されている。また、本実施形態においては、スペーサ層１１５は、Ａｌ組成比ｕが、バッファ層１１２のＡｌ組成比ｘ以下である（０≦ｕ≦ｘ）。スペーサ層１１５は、ｕ＝ｘの場合は、格子緩和されており、ｕ＜ｘの場合は、圧縮歪みを有する。バッファ層１１２上面、チャネル層１１３上面、障壁層１１４上面、およびスペーサ層１１５上面は、それぞれ、（０００１）結晶軸に垂直なＧａ面またはＡｌ面（III族原子面）である。
【００３８】
図示のとおり、このＦＥＴは、基板１００上に、バッファ層１１２、チャネル層１１３、障壁層１１４、およびスペーサ層１１５が、前記順序で積層されている。ゲート絶縁膜１４は、スペーサ層１１５上に配置されている。なお、同図では、スペーサ層１１５に、リセス部（開口埋め込み部）１３が形成され、リセス部１３をゲート絶縁膜１４が埋め込んでいるが、本発明はこれに限定されない。例えば、スペーサ層１１５上に、ゲート絶縁膜が単に積層されていても良い。ゲート電極１５は、ゲート絶縁膜１４上に配置されている。また、ソース電極１６１およびドレイン電極１６２は、それぞれ、スペーサ層１１５上面に接触し、ゲート電極１５を挟んで対向するように配置されている。ただし、本発明のＦＥＴにおいて、ソース電極およびドレイン電極の配置はこれに限定されず、チャネル層に対し、直接または他の構成要素を介して電気的に接続されていれば良い。
【００３９】
また、図１Ｂの断面図に、本実施形態のＦＥＴの変形例の構造を模式的に示す。図示のとおり、このＦＥＴは、基板１００、バッファ層１１２、チャネル層１１３、障壁層１１４、スペーサ層１１５、ゲート絶縁膜１４、ゲート電極１５、ソース電極１６１およびドレイン電極１６２に加え、さらに、核生成層１１１と、電子供給層１１６と、表面保護膜１２とを含む。電子供給層１１６は、バッファ層１１２よりＡｌ組成比の大きいＡｌｖＧａ１−ｖＮ（ｘ＜ｖ≦１）から形成されている。核生成層１１１は、基板１００の上面に接するように配置され、核生成層１１１の上面に接するように、バッファ層１１２が配置されている。電子供給層１１６は、スペーサ層１１５上に配置されている。電子供給層１１６の一部には、電子供給層１１６上面からスペーサ層１１５上面まで達する開口埋め込み部（リセス部）１３が形成されている。リセス部１３は、例えば、電子供給層１１６の一部が除去されることにより形成される。同図では、さらに、スペーサ層１１５上部が若干除去され、リセス部１３は、スペーサ層１１５内に達している。ゲート電極１５およびゲート絶縁膜１４は、開口埋め込み部（リセス部）１３を埋め込むように配置され、ゲート絶縁膜１４が、スペーサ層１１５上面（リセス部１３の底面）に接触している。ソース電極１６１およびドレイン電極１６２は、それぞれ、電子供給層１１６に接触しており、かつ、ゲート電極１５を挟んで対向するように配置されている。また、同図のＦＥＴにおいては、さらに、電子供給層１１６上面において、電極形成部位（ゲート電極１５、ゲート絶縁膜１４、ソース電極１６１およびドレイン電極１６２が形成された部位）以外の部位が、表面保護膜１２で覆われている。これら以外は、図１ＢのＦＥＴの構造は、図１ＡのＦＥＴと同様である。
【００４０】
ここで、本発明のＦＥＴにおいて、「格子緩和」とは、薄膜（ＦＥＴを構成する各半導体層）の格子定数が、バルク材料の格子定数と一致している状態を指す。半導体結晶において、前記「バルク材料」とは、表面、界面、端の効果が無視できる状態にある半導体結晶を言う。なお、格子定数が、バルク材料の格子定数と一致している状態とは、前記格子定数が、バルク材料の格子定数厳密に一致していなくても、例えば、±０．１％以内の誤差を有していても良い。前記誤差は、好ましくは±０．０３％以内、より好ましくは±０．０１％以内、理想的には０である。また、本発明において、「格子緩和した（された）」層は、全体が格子緩和されていなくても、一部が格子緩和されていれば良い。例えば、前記バッファ層は、前述のとおり、格子緩和された層である。前記基板と前記バッファ層の格子定数が異なり、かつ、それらの間に格子緩和作用を有する層等がない場合は、前記バッファ層は、歪みエネルギーを転位発生によって開放させる働きを有し、転位の影響を軽減させるに十分な厚みを有する必要がある。前記バッファ層が十分厚く、かつ、その上に他の構成要素が積層されていない場合、前記バッファ層の最表面（最も上に位置する格子面であり、「上面」に同じ）の格子定数は、同一組成のバルク半導体のそれと一致している。そのようなバッファ層上に同一組成の薄膜半導体層をエピタキシャル成長する場合には、新たな転位の発生が抑制される。一方、前記基板と前記バッファ層の格子定数が等しい場合は、転位の影響は無視し得るが、基板−バッファ層界面における結晶欠陥や界面準位の影響を抑制するために、前記バッファ層の厚さは、ある程度大きいことが必要である。前記バッファ層の適切な厚さは、前記基板と前記バッファ層の格子定数差、基板−バッファ層界面の状態にも依存するが、概ね０．１〜１０μｍ程度である。
【００４１】
次に、ＡｌＧａＮ系ヘテロ接合における分極効果に伴う界面電荷の生成についての一般的な事実（物理法則）を述べる。
【００４２】
格子緩和した（０００１）面ＡｌｘＧａ１−ｘＮ層上にＡｌｘＧａ１−ｘＮよりＡｌ組成比の低いＡｌａＧａ１−ａＮ層（ａ＜ｘ）を成長させた場合、ＡｌａＧａ１−ａＮ層には圧縮歪みが働いてピエゾ分極による界面電荷が発生する。さらに、自発性分極の差分が界面電荷として付加されるため、ＡｌａＧａ１−ａＮ層の基板側には面密度（−σａ）の負電荷が発生し、表面側（基板と反対側）には面密度（＋σａ）の正電荷が発生する。ここで、分極電荷の絶対値σａは、組成比の差（ｘ−ａ）にほぼ比例して増加する。すなわち、σａは、下記数式（１）のように近似的に表される。なお、下記数式（１）中、ｑは、素電荷であり、ｑ＝１．６０２１９×１０−１９Ｃである。以下の各数式中においても、特に断らない限り、同じである。
【００４３】
σａ／ｑ［ｃｍ−２］＝５．３×１０１３×（ｘ−ａ）                （１）
【００４４】
前記ＡｌｘＧａ１−ｘＮ層と前記ＡｌａＧａ１−ａＮ層の間に他の半導体層が挿入された場合でも、その半導体層が格子緩和していない限り、同様な界面電荷が発生する。
【００４５】
一方、格子緩和した（０００１）面ＡｌｘＧａ１−ｘＮ層上にＡｌｘＧａ１−ｘＮよりＡｌ組成比の高いＡｌｂＧａ１−ｂＮ層（ｘ＜ｂ）を成長させた場合、ＡｌｂＧａ１−ｂＮ層には引張り歪みが働いてピエゾ分極による界面電荷が発生する。さらに、自発性分極の差分が界面電荷として付加されるため、ＡｌｂＧａ１−ｂＮ層の基板側には面密度（＋σｂ）の正電荷が発生し、表面側（基板と反対側）には面密度（−σｂ）の負電荷が発生する。ここで、分極電荷の絶対値σｂは、組成比の差（ｂ−ｘ）にほぼ比例して増加する。すなわち、σｂは、下記数式（２）のように近似的に表される。
【００４６】
σｂ／ｑ［ｃｍ−２］＝６．４×１０１３×（ｂ−ｘ）                （２）
【００４７】
前記ＡｌｘＧａ１−ｘＮ層と前記ＡｌｂＧａ１−ｂＮ層の間に他の半導体層が挿入された場合でも、その半導体層が格子緩和していない限り、同様な界面電荷が発生する。
【００４８】
これらに基づき、以下、本発明のＦＥＴにおける界面電荷の形成の一例について、図１Ｂを用いて説明する。
【００４９】
すなわち、格子緩和した（０００１）面ＡｌｘＧａ１−ｘＮバッファ層１１２上に、バッファ層１１２とＡｌ組成比の等しいＡｌｘＧａ１−ｘＮ層１１３を成長させると、ヘテロ界面において分極電荷は完全に打ち消しあうため、界面電荷は発生しない。このＡｌｘＧａ１−ｘＮ層１１３上に、バッファ層１１２よりＡｌ組成比の高いＡｌｚＧａ１−ｚＮ層１１４（ｘ＜ｚ）を成長させると、前記数式（２）に基づいて、ＡｌＧａＮ層１１４の基板側には面密度（＋σ２）の正電荷が、表面側には面密度（−σ２）の負電荷が、それぞれ発生する。このＡｌｚＧａ１−ｚＮ層１１４上にバッファ層１１２よりＡｌ組成比の低いＡｌｕＧａ１−ｕＮ層１１５（ｕ＜ｘ）を成長させると、前記数式（１）に基づいて、ＡｌＧａＮ層１１５の基板側には面密度（−σ３）の負電荷が、表面側には面密度（＋σ３）の正電荷が、それぞれ発生する。なお、両者のＡｌ組成比が等しい場合は（ｕ＝ｘ）、界面電荷は発生しない（σ３＝０）。さらに、このＡｌｕＧａ１−ｕＮ層１１５上に、バッファ層１１２よりＡｌ組成比の高いＡｌｖＧａ１−ｖＮ層１１６（ｘ＜ｖ）を成長させると、前記数式（２）に基づいて、ＡｌＧａＮ層１１６の基板側には面密度（＋σ４）の正電荷が、表面側には面密度（−σ４）の負電荷が、それぞれ発生する。
【００５０】
以上より、ＡｌＧａＮ層１１３とＡｌＧａＮ層１１４の界面には面電荷（＋σ２）の正電荷が発生する。同様に、ＡｌＧａＮ層１１４とＡｌＧａＮ層１１５の界面には面密度（−σ２−σ３）の負電荷が、ＡｌＧａＮ層１１５とＡｌＧａＮ層１１６の界面には面電荷（＋σ３＋σ４）の正電荷がそれぞれ発生する。ＡｌＧａＮ層１１６の最表面には面電荷（−σ４）の負電荷が発生するが、表面保護膜１２とＡｌＧａＮ層１１６の界面準位により補償されている。
【００５１】
ソース−ゲート間およびゲート−ドレイン間の電子供給層１１６の下における界面電荷の総和は（＋σ２）＋（−σ２−σ３）＋（＋σ３＋σ４）＝＋σ４となって正の固定電荷が発生する。この正の界面電荷に加えて、電子供給層１１６中に添加されたｎ型不純物のイオン化による正の固定電荷が発生するため、ＡｌＧａＮチャネル層１１３内のｐ型不純物のイオン化による負の固定電荷を打ち消すことが出来る。そのため、Ａｌ組成比がバッファ層１１２より小さいチャネル層１１３およびスペーサ層１１５の内部には２ＤＥＧ（１７）が生成される。一方、ゲート電極１５の下における界面電荷の総和は（＋σ２）＋（−σ２−σ３）＝−σ３となって負であるので、熱平衡状態（Ｖｇ＝０Ｖ）ではチャネルは空乏化されて２ＤＥＧは形成されない。
【００５２】
次に、ＦＥＴの製造方法に述べる。本発明のＦＥＴの製造方法は特に制限されないが、本発明の前記第一または第二の製造方法により製造することが好ましい。以下、図１Ｂに示すＦＥＴの製造方法について例示する。ここでは、一例として、バッファ層１１２およびチャネル層１１３のＡｌ組成比をｘ＝０．０、障壁層１１４のＡｌ組成比をｚ＝１．０、スペーサ層１１５のＡｌ組成比をｕ＝０．０、電子供給層１１６のＡｌ組成比をｖ＝０．２とした場合について述べる。
【００５３】
まず、（１１１）面珪素（Ｓｉ）基板１００上に、例えば有機金属気相成長（Ｍｅｔａｌｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：  ＭＯＣＶＤと略する）法により、アンドープＡｌＮとアンドープＧａＮを交互に積層した超格子からなる核生成層１１１（２００ｎｍ）、アンドープＧａＮからなるバッファ層１１２（１μｍ）、ｐ型ＧａＮからなるチャネル層１１３、アンドープＡｌＮからなる障壁層１１４、アンドープＧａＮからなるスペーサ層１１５、ｎ型Ａｌ０．２Ｇａ０．８Ｎからなる電子供給層１１６の順に成長させる（半導体層積層工程）。ここで、結晶成長は（０００１）結晶軸に垂直なＧａ面またはＡｌ面成長とする。また、ＡｌＮ層１１４、およびＡｌ０．２Ｇａ０．８Ｎ層１１６の膜厚は、ＧａＮバッファ層上において転位が発生する臨界膜厚より薄くする。これにより、転位の発生が抑制された良好な結晶品質が得られる。
【００５４】
ｐ型不純物としては、例えば、マグネシウム（Ｍｇ）、亜鉛（Ｚｎ）等を用いる。ｎ型不純物としては、例えば、Ｓｉ等を用いる。電子供給層１１６の適切なｎ型不純物濃度は、例えば、１×１０１７ｃｍ−３程度以上、１×１０２０ｃｍ−３程度以下である。１１２、１１４、１１５の各半導体層はアンドープとしたが、例えば、不純物濃度１×１０１７ｃｍ−３程度以下のｐ形若しくはｎ形であっても良い。
【００５５】
さらに、電子供給層１１６上に、例えば、チタン（Ｔｉ）／アルミニウム（Ａｌ）／ニッケル（Ｎｉ）／金（Ａｕ）などの金属を蒸着、アロイ処理することにより、ソース電極１６１、ドレイン電極１６２をそれぞれ形成し、チャネル層１１３とのオーム性接触をとる（ソース電極およびドレイン電極形成工程）。次に、例えば、プラズマ励起気相成長（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤと略する）法を用いて、例えば、窒化珪素（Ｓｉ３Ｎ４）などの絶縁体からなる表面保護膜１２を、例えば５０ｎｍ堆積する。ソース電極１６１とドレイン電極１６２で挟まれた部位には、例えば弗化硫黄（ＳＦ６）などの反応性ガスを用いて表面保護膜１２をエッチングすることにより開口部を形成する。さらにその後、例えば、塩化硼素（ＢＣｌ３）などの反応性ガスを用い、前記開口部の下方におけるＡｌＧａＮ電子供給層１１６およびＧａＮスペーサ層１１５の一部をエッチング除去することによりリセス部１３を形成する。次に、リセス部１３に埋め込むように、例えば、原子層堆積（ＡＬＤ）法を用いて、例えば、Ａｌ２Ｏ３等のゲート絶縁膜１４を堆積する（ゲート絶縁膜形成工程）。さらに、Ｎｉ／Ａｕなどの金属を蒸着、リフトオフすることによりゲート電極１５を形成する（ゲート電極形成工程）。
【００５６】
このような製造方法により、図１Ｂのような構造を有するＦＥＴを製造することができる。また、図１Ａの構造を有するＦＥＴも、途中の工程において、核形成層１１１、電子供給層１１６および保護膜１２の形成を省略する以外は、同様にして製造できる。
【００５７】
図１Ａまたは図１Ｂの構造を有するＦＥＴにおける、ゲート電極下方部分（ゲート下）の、基板主面に垂直な方向の伝導帯エネルギー分布とキャリア濃度分布の計算結果の一例を、図２に示す。ここでは、一例として、バッファ層１１２およびチャネル層１１３のＡｌ組成比をｘ＝０．０、障壁層１１４のＡｌ組成比をｚ＝１．０、スペーサ層１１５のＡｌ組成比をｕ＝０．０とし、ゲート絶縁膜１４の材質をＡｌ２Ｏ３とした場合の結果を示した。各層の膜厚は、バッファ層１１２が１μｍ、チャネル層１１３が１６０ｎｍ、障壁層１１４が２ｎｍ、スペーサ層１１５が５ｎｍ、ゲート絶縁膜１４が３０ｎｍとして計算した。同図において、横軸は、ゲート電極１５の下端から下方に向かって、基板１００の主面に垂直な方向の距離（ｍ）を示す。縦軸は、電子エネルギー（ｅＶ）を示す。
【００５８】
図示のとおり、ゲート電極とソース電極を等電位にした熱平衡状態（Ｖｇ＝０Ｖ）ではゲート下にはキャリアは存在しない。一方、ゲート電極１５に正電圧（Ｖｇ＝８Ｖ）を印加すると、ＧａＮチャネル層１１３内に２ＤＥＧが生成される。ここで、ＡｌＮ障壁層１１４のバンドギャップが大きいこと、分極効果に伴ってＡｌＮ障壁層１１４に基板から表面に向かって電界が発生することに起因してＧａＮチャネル層１１３の表面側にポテンシャル障壁が形成される。このため、ＧａＮスペーサ層１１５内には２ＤＥＧは殆ど形成されず、キャリアは、主に、チャネル層１１３内において、障壁層１１４との界面近傍を走行する。障壁層１１４を形成するＡｌＮとチャネル層１１３を形成するＧａＮのヘテロ界面は原子層レベルで平坦なため、界面散乱が抑制されてチャネル電子の移動度が１０００〜２０００ｃｍ２／Ｖｓと高く、このため低いオン抵抗が得られる。本実施形態では、ゲート絶縁膜１４より基板側に存在する固定電荷の総和（−σ３／ｑ）は、−５．３×１０１２ｃｍ−２と計算される。この負の固定電荷に起因して、ピンチオフ（Ｖｇ＝０Ｖ）時には、ゲート絶縁膜１４の内部に表面から基板に向かう方向の電界が発生する。このため、ゲート絶縁膜１４の厚膜化によりＶｔｈを増加することができる。
【００５９】
なお、本発明の前記第一のＦＥＴにおいては、前述のとおり、前記チャネル層と前記バッファ層とは、同じ組成のＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）から形成されている。前記チャネル層と前記バッファ層とは、例えば、不純物濃度、導電型（ｐ型、ｎ型、ｉ型等）等が異なっていても良いが、同じであっても良い。前記チャネル層と前記バッファ層とは、例えば、不純物濃度、導電型（ｐ型、ｎ型、ｉ型等）等が異なることにより、それぞれが明確に区別できる別個の層として形成されていても良い。また、前記チャネル層と前記バッファ層とが一体に（一層として）形成されていても良い。また、本発明の前記第二のＦＥＴにおいては、前記チャネル層と前記バッファ層との組成は、同じであっても良いし、異なっていても良い。前記第二のＦＥＴにおいては、前記チャネル層と前記バッファ層とは、例えば、不純物濃度、導電型（ｐ型、ｎ型、ｉ型等）等が異なることにより、それぞれが明確に区別できる別個の層として形成されていても良い。また、前記チャネル層と前記バッファ層とが一体に（一層として）形成されていても良い。
【００６０】
図１Ａまたは図１Ｂの構造を有するＦＥＴにおいてチャネル層１１３内に形成されるキャリア濃度のゲート電圧依存性の計算結果の一例を、図３に示す。同図において、横軸は、ゲート電圧（Ｖ）を示す。縦軸は、ＧａＮチャネル層１１３内における、ＡｌＮ障壁層１１４との界面のキャリア濃度（ｃｍ−２）の計算値を示す。ここで、Ａｌ２Ｏ３ゲート絶縁膜１４の膜厚は、３０ｎｍから７０ｎｍの範囲で変化させた。Ａｌ２Ｏ３ゲート絶縁膜１４の膜厚以外のパラメータは、図２の計算に用いた値と同じにしてある。
【００６１】
図３に示すとおり、ゲート絶縁膜１４に発生する内部電界に起因して、ゲート絶縁膜厚の増加に伴ってＶｔｈは正側に移動し、３０ｎｍ以上のゲート絶縁膜厚において＋４Ｖ以上のＶｔｈが得られることが分かる。一方、ゲート絶縁膜厚の増加に伴って、真性ゲート容量が減少して相互コンダクタンス（ｇｍ）が低下する。このように、順方向耐圧維持およびｇｍ維持の観点から、ゲート絶縁膜１４の膜厚は、５ｎｍ以上、２００ｎｍ以下であることが望ましい。前記ゲート絶縁膜の膜厚は、さらに好ましくは、３０ｎｍ以上、７０ｎｍ以下である。これにより、Ｖｔｈをさらに適正化することが可能である。なお、本発明のＦＥＴにおいては、閾値電圧Ｖｔｈは特に制限されないが、０Ｖ以上すなわちノーマリオフ動作が可能であることが好ましく、２Ｖ以上であることがより好ましく、４Ｖ以上であることがさらに好ましい。閾値電圧Ｖｔｈの上限値は特に制限されないが、例えば、２０Ｖ以下である。
【００６２】
図１Ａまたは図１Ｂの構造を有するＦＥＴにおいて、チャネル層１１３のｐ型イオン濃度を変えたときのチャネル層内キャリア濃度のゲート電圧依存性の計算結果の一例を、図４に示す。同図において、横軸は、ゲート電圧（Ｖ）を示す。縦軸は、ＧａＮチャネル層１１３内における、ＡｌＮ障壁層１１４との界面のキャリア濃度（ｃｍ−２）の計算値を示す。ここで、チャネル層１１３のｐ型イオン濃度以外のパラメータは図２の計算に用いた値と同じにしてある。また、ＧａＮ中のｐ型不純物は、深い不純物レベルをつくりやすく、室温での活性化率が数％〜数１０％と低いため、ここでは、チャネル層１１３のｐ型不純物濃度を、イオン化したｐ型不純物濃度（ｐ型イオン濃度）で表している。
【００６３】
図４に示すとおり、チャネル層１１３のｐ型イオン濃度の増加と共に、Ｖｔｈが正側に移動し、ｐ型イオン濃度が１×１０１７ｃｍ−３以上においてノーマリオフ動作が実現できることが分かる。また、ｐ型イオン濃度が１×１０１８ｃｍ−３の場合、Ｖｔｈが約４Ｖと高い値が得られていることが分かる。このように、本発明のＦＥＴにおいて、チャネル層のｐ型イオン濃度は特に限定されないが、Ｖｔｈ適正化の観点から、体積密度で１×１０１７ｃｍ−３以上であることが好ましく、１×１０１８ｃｍ−３以上であることがより好ましい。一方、チャネル層１１３内のキャリア濃度は、チャネル層１１３のｐ型イオン濃度の増加により減少し、前記ｐ型イオン濃度が１×１０１８ｃｍ−３でのキャリア濃度は、アンドープ時と比べて約５０％まで低下している。このように、本発明のＦＥＴにおいて、チャネル層のｐ型イオン濃度は特に限定されないが、オン抵抗改善の観点からは、１×１０１９ｃｍ−３以下であることが好ましく、３×１０１８ｃｍ−３以下であることがより好ましい。
【００６４】
図１Ａまたは図１Ｂの構造を有するＦＥＴにおいて、チャネル層１１３内およびスペーサ層１１５内に蓄積されるキャリア濃度の、ＧａＮスペーサ層１１５膜厚に対する依存性の計算結果の一例を、図５に示す。同図において、横軸は、ＧａＮスペーサ層厚（ｎｍ）であり、リセス部１３におけるスペーサ層１１５の残し厚に相当する。縦軸は、ＧａＮチャネル層１１３内における、ＡｌＮ障壁層１１４との界面のキャリア濃度（ｃｍ−２）の計算値を示す。ＧａＮスペーサ層厚以外のパラメータは図２の計算に用いた値と同じにしてある。
【００６５】
図５に示すとおり、スペーサ層１１５の膜厚が小さいほど、チャネル層１１３内に蓄積するキャリア濃度が増加し、スペーサ層１１５内に蓄積するキャリア濃度が減少することが分かる。このように、一定のキャリアをチャネル内に蓄積する観点から、前記ゲート電極下方（ゲート下）のスペーサ層厚は０．５ｎｍ以上、２０ｎｍ以下であることが好ましい。前記ゲート電極下方（ゲート下）のスペーサ層の厚さは、さらに好ましくは、０．５ｎｍ以上、７ｎｍ以下である。例えば、図５において、スペーサ層１１５の膜厚が０．５ｎｍ以上、７ｎｍ以下であれば、全体の約５０％以上のキャリアがチャネル内に蓄積され、オン抵抗がさらに改善される。
【００６６】
図１Ａまたは図１Ｂの構造を有するＦＥＴにおいて、チャネル層１１３内およびスペーサ層１１５内に蓄積されるキャリア濃度の、ＡｌＧａＮ障壁層１１４のＡｌ組成比（ｚ）に対する依存性の計算結果の一例を、図６に示す。同図において、横軸は、障壁層１１４のＡｌ組成比を示す。縦軸は、ＧａＮチャネル層１１３内における、ＡｌＮ障壁層１１４との界面のキャリア濃度（ｃｍ−２）の計算値を示す。ここで、障壁層Ａｌ組成比以外のパラメータは図２の計算に用いた値と同じにしてある。
【００６７】
図６に示すとおり、障壁層１１４のＡｌ組成比ｚの増加と共に、チャネル層１１３内に蓄積するキャリア濃度が増加し、スペーサ層１１５内に蓄積するキャリア濃度が減少することが分かる。これは、障壁層のＡｌ組成比増加により、障壁層との界面の伝導帯オフセットが増加すると共に、障壁層に生じる分極電界が増加して、チャネル層内へのキャリア閉じ込めが向上するためである。キャリア閉じ込めを改善し、オン抵抗を改善する観点から、障壁層１１４のＡｌ組成比は４０％（０．４）以上であることが好ましい。
【００６８】
図１Ａまたは図１Ｂの構造を有するＦＥＴにおいて、チャネル層１１４内およびスペーサ層１１５内に蓄積されるキャリア濃度の、ＡｌＮ障壁層１１４の膜厚に対する依存性の計算結果の一例を、図７に示す。同図において、横軸は、ＡｌＮ障壁層１１４の厚み（ｎｍ）を示す。縦軸は、ＧａＮチャネル層１１３内における、ＡｌＮ障壁層１１４との界面のキャリア濃度（ｃｍ−２）の計算値を示す。ここで、障壁層厚以外のパラメータは図２の計算に用いた値と同じにしてある。
【００６９】
図７に示すとおり、障壁層厚の増加と共に、チャネル層内へのキャリア閉じ込めが向上して、チャネル層内に蓄積するキャリア濃度が増加し、スペーサ層内に蓄積するキャリア濃度が減少することが分かる。一方、ＡｌＮ障壁層の層厚が１０ｎｍ以下であれば、格子歪みが比較的小さく、転位が発生しにくいと考えられる。このように、キャリア閉じ込めを改善し、結晶品質を維持する観点から、ＡｌＮ障壁層厚は、１ｎｍ以上、１０ｎｍ以下であることが好ましい。
【００７０】
本発明の前記第一のＦＥＴにおいて、チャネル層およびスペーサ層のＡｌ組成比ｘおよびｕは、既に述べた関係式（０≦ｘ＜ｚ，０≦ｕ≦ｚ）を満たせば良い。ただし、電子移動度の低下を生じない観点から、Ａｌ組成比ｘおよびｕが大きすぎないことが好ましい。具体的には、Ａｌ組成比ｘは、２０％（０．２）以下であることが好ましく、Ａｌ組成比ｕは、２０％（０．２）以下であることが好ましい。
【００７１】
［第二実施形態］
図８の断面図に、本発明によるＦＥＴの第二実施形態の断面構造を模式的に示す。同図において、２１５は、ＡｌｕＧａ１−ｕＮスペーサ層（ｘ＜ｕ＜ｚ）である。それ以外の符号は図１Ｂにおける同一の符号と同様な意味を示す。すなわち、図８のＦＥＴは、スペーサ層２１５のＡｌ組成比を、バッファ層１１２（Ａｌ組成比：ｘ）より高く、障壁層１１４（Ａｌ組成比：ｚ）より低くしてある。スペーサ層２１５のＡｌ組成比ｕは、バッファ層１１２およびチャネル層１２３のＡｌ組成比ｘより高いために、スペーサ層２１５は、引っ張り歪みを有する。それ以外の構造は、図１ＢのＦＥＴと同じである。このＦＥＴの製造方法も特に制限されず、例えば、図１ＢのＦＥＴの製造方法と同様で良い。
【００７２】
このようなＦＥＴにおいては、ＡｌＧａＮスペーサ層２１５とバッファ層１１２のＡｌ組成比の大小が第一実施形態と反対のため、スペーサ層２１５に発生する分極の向きが反転する。すなわち、ＡｌＧａＮ層１１４とＡｌＧａＮ層２１５の界面には面密度（−σ２＋σ３）の電荷が、ＡｌＧａＮ層２１５とＡｌＧａＮ層１１６の界面には面電荷（−σ３＋σ４）の電荷がそれぞれ発生する。したがって、ゲート電極１５の下方における界面電荷の総和は、（＋σ２）＋（−σ２＋σ３）＝＋σ３となって正の固定電荷が発生する。熱平衡状態（Ｖｇ＝０Ｖ）にてチャネルが空乏化されたノーマリオフ動作を可能にするためには、チャネル層１１３のｐ型イオン（イオン化されたｐ型不純物）の面密度を、この正電荷の面密度（σ３／ｑ）より大きくする必要がある。一例として、チャネル層１１３のｐ型イオン濃度（イオン化されたｐ型不純物の濃度）を１×１０１８ｃｍ−３、膜厚を０．２μｍとすると、ｐ型イオン（イオン化されたｐ型不純物）の面密度は２×１０１３ｃｍ−２となる。前記数式（２）から、スペーサ層２１５で発生する分極電荷量（σ３／ｑ）はスペーサ層２１５のＡｌ組成比ｕとバッファ層１１２のＡｌ組成比ｘを用いて、６．４×１０１３×（ｕ−ｘ）［ｃｍ−２］のように近似できる。ｐ型イオン（イオン化されたｐ型不純物）の面密度がσ３／ｑを上回るための条件を計算すると、ｕ−ｘ＜０．３１となる。このように、例えば、バッファ層がＧａＮの場合（ｘ＝０．０）、スペーサ層２１５のＡｌ組成比ｕが３１％以下であればノーマリオフ動作が可能になることが分かる。ただし、より高いＶｔｈを得る観点からは、スペーサ層のＡｌ組成比は２０％以下であることがより好ましい。
【００７３】
このように、本発明の前記第一または第二のＦＥＴにおいて、ノーマリオフ動作を可能とする観点から、前記バッファ層のＡｌ組成比ｘと前記スペーサ層のＡｌ組成比ｕがｕ＞ｘを充たし、前記ｐ型層におけるｐ型イオンの面密度が、６．４×１０１３ｃｍ−２×（ｕ−ｘ）より大きいことが好ましい。ただし、本発明の前記第一または第二のＦＥＴにおいて、ノーマリオフ動作が可能な条件は、これに限定されない。
【００７４】
［第三実施形態］
図９の断面図に、本発明によるＦＥＴの第三実施形態の断面構造を模式的に示す。同図において、３８はｎ型不純物含有領域（以下において、ｎ型不純物添加領域ということもある）であり、それ以外の符号は、図１における同一の符号と同様な意味を示す。本実施形態（図９）のＦＥＴの特徴は、ソース電極１６１、ドレイン電極１６２の下方における電子供給層１１６、スペーサ層１１５、障壁層１１４、および、チャネル層１１３の一部または全体にｎ型不純物が添加されていることである。すなわち、同図のＦＥＴは、図示のとおり、ソース電極１６１およびドレイン電極１６２の下方に、ｎ型不純物含有領域（ｎ型不純物添加領域）３８が形成され、ｎ型不純物含有領域３８が、ソース電極１６１およびドレイン電極１６２の下面から、チャネル層１１３内部まで達している。
【００７５】
図９の構造を有するＦＥＴは、例えば、以下のようにして製造することができる。まず、基板１００上に、核生成層１１１、バッファ層１１２、チャネル層１１３、障壁層１１４、スペーサ層１１５、および電子供給層１１６を、図１ＢのＦＥＴと同様にして積層させる。このようにして作製した半導体層構造に、通常のリソグラフィ法により、イオン注入領域が開口されたレジストパターンの形成を行った後、Ｓｉ等のｎ型不純物のイオン注入を行う。Ｓｉイオンの加速電圧としては、例えば１０〜１００ｋｅＶ程度、注入ドーズ量（実効ドーズ量）としては、例えば１×１０１３〜１×１０１６ｃｍ−２程度が選択される。その後、不純物を活性化するためのアニール処理を行う。アニール温度としては、例えば、１０００〜１２００℃が選択される。このようにしてｎ型不純物含有領域（ｎ型不純物添加領域）３８を形成することができる（ｎ型不純物含有領域形成工程）。その後は、図１ＢのＦＥＴと同様にしてソース電極１６１およびドレイン電極１６２、表面保護膜１２、リセス部１３、ゲート絶縁膜１４、およびゲート電極１５を形成し、図９のＦＥＴを製造することができる。
【００７６】
図９に示すＦＥＴにおいては、ｎ型不純物含有領域（ｎ型不純物添加領域）３８が形成されていることで、ソース電極１６１、ドレイン電極１６２とチャネル層１１３の間のコンタクト抵抗が大幅に低減可能である。なお、ｎ型不純物添加領域は、少なくともソース電極およびドレイン電極下方の障壁層１１４の一部に形成してあれば、障壁層１１４のつくる伝導帯障壁に起因した抵抗成分が低減され、一定のコンタクト抵抗低減の効果が得られる。さらに望ましくは、ソース電極およびドレイン電極下部の電子供給層１１６、スペーサ層１１５、障壁層１１４、チャネル層１１３に形成してあれば良い。この場合には、電子供給層１１６のつくる伝導帯障壁に起因した抵抗成分も低減され、さらに、コンタクト抵抗が低減される。
【００７７】
このように、本発明のＦＥＴは、前記ソース電極および前記ドレイン電極の下方の少なくとも一部に、ｎ型不純物含有領域が形成され、前記ｎ型不純物含有領域が、少なくとも前記障壁層の一部を含むことが好ましい。また、前記ｎ型不純物含有領域は、前記ソース電極および前記ドレイン電極の下面から、少なくとも前記チャネル層内部まで達していることがさらに好ましい。なお、前記ｎ型不純物含有領域におけるｎ型不純物濃度は、例えば１０１７ｃｍ−３以上、好ましくは１０１８ｃｍ−３以上、より好ましくは１０１９ｃｍ−３以上である。前記ｎ型不純物含有領域におけるｎ型不純物濃度の上限値は、特に制限されないが、例えば、１０２２ｃｍ−３以下である。
【００７８】
［第四実施形態］
図１０の断面図に、本発明によるＦＥＴの第四実施形態の断面構造を模式的に示す。同図において、４３はオーミックリセス部であり、それ以外の符号は図１Ｂにおける同一の符号と同様な意味を示す。
【００７９】
本実施形態のＦＥＴの構造は以下のとおりである。すなわち、まず、このＦＥＴは、図１０に示すとおり、電子供給層１１６を含まない。オーミックリセス部（凹部）４３は、ゲート電極１６１およびドレイン電極１６２の下方において、スペーサ層１１５の一部に、スペーサ層１１５上面から障壁層１１４上面まで達するように形成されている。同図のオーミックリセス部４３は、例えば、スペーサ層１１５の一部を、障壁層１１４上面が露出するまで除去することにより、形成しても良い。スペーサ層１１５の一部を除去する方法は、例えば、エッチング等でも良い。また、オーミックリセス部３３は、図１０では、スペーサ層１１５の両端に形成された切欠き部であるが、これに限定されず、例えば、図１Ｂのリセス部１３と同様の形状の開口埋め込み部でも良い。露出された障壁層１１４およびスペーサ層１１５の表面（上面）には表面保護膜１２が形成されている。ただし、障壁層１１４上面の両端部分には、表面保護膜１２が形成されていない。表面保護膜１２の一部をエッチング除去して露出されたスペーサ層１１５表面には、ゲート絶縁膜１４を介してゲート電極１５が埋め込まれるように形成されている。ソース電極１６１およびドレイン電極１６２は、それぞれ、障壁層１１４上面の、表面保護膜１２が形成されていない両端部分に接触しており、かつ、ゲート電極１５を挟んで対向するように配置されている。
【００８０】
図１０のＦＥＴは、例えば、以下のようにして製造できる。ここでは、一例として、バッファ層１１２およびチャネル層１１３のＡｌ組成比をｘ＝０．０、障壁層１１４のＡｌ組成比をｚ＝１．０、スペーサ層１１５のＡｌ組成比をｕ＝０．０とした場合について述べる。
【００８１】
まず、（１１１）面Ｓｉ基板１００上に、例えばＭＯＣＶＤ法により、アンドープＡｌＮとアンドープＧａＮを交互に積層した超格子からなる核生成層１１１（２００ｎｍ）、アンドープＧａＮからなるバッファ層１１２（１μｍ）、ｐ型ＧａＮ（不純物濃度：１×１０１８ｃｍ−３）からなるチャネル層１１３、アンドープＡｌＮからなる障壁層１１４、アンドープＧａＮからなるスペーサ層１１５を、前記順序で積層させる（半導体層積層工程）。ここで、結晶成長は（０００１）結晶軸に垂直なＧａ面またはＡｌ面成長とする。ここで、ここで、ＡｌＮ層１１４の膜厚は、ＧａＮバッファ層上において転位が発生する臨界膜厚より薄くする。これにより、転位の発生が抑制された良好な結晶品質が得られる。
【００８２】
なお、１１２、１１４および１１５の各半導体層はアンドープとしたが、例えば、不純物濃度１×１０１７ｃｍ−３程度以下のｐ形若しくはｎ形であっても良い。
【００８３】
次に、前記のようにして作製した半導体層構造に、通常のリソグラフィ法により、ゲート電極領域が被覆されたレジストパターンを形成する。その後、例えば、ＢＣｌ３と酸素（Ｏ２）などの混合ガスを用いてＧａＮスペーサ層１１５の一部をエッチング除去し、ＡｌＮ障壁層１１４上面を露出させることにより、オーミックリセス部４３を形成する。ここで、ＢＣｌ３とＯ２のガス流量比を適当に選択すれば、ＧａＮとＡｌＮのエッチング選択比を５以上にすることができ、ＡｌＮ層１１４をエッチング停止層として利用することも可能である。
【００８４】
さらに、オーミックリセス部４３におけるＡｌＮ障壁層１１４上に、例えば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕなどの金属を蒸着し、アロイ処理することにより、ソース電極１６１、ドレイン電極１６２をそれぞれ形成し、チャネル層１１３とのオーム性接触をとる（ソース電極およびドレイン電極形成工程）。次に、例えば、ＰＥＣＶＤ法を用いて、例えば、Ｓｉ３Ｎ４などの絶縁体からなる表面保護膜１２を、例えば５０ｎｍ堆積する。ＧａＮスペーサ層１１５上には、例えば、ＳＦ６などの反応性ガスを用いて表面保護膜１２をエッチングすることにより、開口部（開口埋め込み部）を形成する。次に、前記開口部に埋め込むように、例えば、ＡＬＤ法を用いて、例えば、Ａｌ２Ｏ３等のゲート絶縁膜１４を、５０ｎｍ程度堆積する。そして、Ｎｉ／Ａｕなどの金属を蒸着し、リフトオフすることにより、ゲート電極１５を形成する（ゲート電極形成工程）。このようにして、図１０のＦＥＴを製造することができる。
【００８５】
このようなＦＥＴにおいて、ゲート電極下方（ゲート下）の層構造は、図１Ａおよび図１Ｂに示した第一実施形態と全く同様である。このため、第一実施形態と同様な原理に基づいて高いＶｔｈが実現できる。ＡｌＧａＮ障壁層１１４とＡｌＧａＮチャネル層１１３のヘテロ界面には２ＤＥＧ（１７）が形成される。ＡｌＧａＮ障壁層とＡｌＧａＮチャネル層のヘテロ界面は原子層レベルで平坦なため電子移動度が向上し、オン抵抗が改善されるのも第一実施形態と同様である。
【００８６】
第一実施形態で説明した製造方法では、電子供給層をエッチング除去して露出したスペーサ層に接してゲート電極を形成した。このような製造方法によれば、ゲート電極下のスペーサ層厚がリセスエッチング深さによって決定され、エッチング速度の揺らぎによってＶｔｈが変化する場合がある。これに対し、本実施形態で説明した製造方法では、半導体層構造の最表面にゲート電極を形成し、スペーサ層をエッチング除去したオーミックリセス部にオーミック電極を形成した。このように、本実施形態のＦＥＴの構造によれば、ゲート電極下のスペーサ層厚をエピ構造のみによって（エッチング深さに影響されずに）決定することができ、Ｖｔｈの面内均一性、再現性をさらに改善することができる。ただし、各実施形態のＦＥＴの製造方法は例示であり、限定されない。また、第一実施形態および本実施形態のＦＥＴの特性は、上記の説明により限定されない。例えば、第一実施形態のＦＥＴにおいても、製造工程において、エッチング速度を適切に制御する等の手段により、Ｖｔｈの面内均一性、再現性に優れたＦＥＴを得ることができる。
【００８７】
また、本実施形態においても、第三の実施形態と同様に、ソース電極１６１およびドレイン電極１６２下方のチャネル層１１３、障壁層１１４にｎ型不純物添加領域を形成しても良い。これにより、第二の実施形態と同様に、障壁層の伝導帯障壁に起因したコンタクト抵抗成分が低減され、オン抵抗がさらに低減される。
【００８８】
［第五実施形態］
図１１の断面図に、本発明によるＦＥＴの第五実施形態の断面構造を模式的に示す。図において、５１２はｐ型ＡｌｘＧａ１−ｘＮバッファ層、５１３はアンドープＡｌｘＧａ１−ｘＮチャネル層であり、それ以外の符号は図１Ｂにおける同一の符号と同様な意味を示す。
【００８９】
本実施形態のＦＥＴの特徴は、ＡｌＧａＮチャネル層５１３がアンドープで、ＡｌＧａＮバッファ層５１２にｐ型不純物が添加されている点である。ｐ型不純物としては、例えば、マグネシウム（Ｍｇ）、亜鉛（Ｚｎ）等が用いられる。適切なｐ型不純物濃度は、例えば、イオン化濃度（ｐ型イオン濃度）として１×１０１７ｃｍ−３程度以上、１×１０１８ｃｍ−３程度以下である。なお、図１１のＦＥＴの構造は、ＡｌＧａＮチャネル層１１３に代えて、アンドープＡｌＧａＮチャネル層５１３を有することと、ＡｌＧａＮバッファ層１１２に代えて、ｐ型不純物を添加したバッファ層５１２を有すること以外は、図１ＢのＦＥＴと同じである。このＦＥＴの製造方法も特に制限されないが、ＡｌＧａＮバッファ層５１２にｐ型不純物を添加し、ＡｌＧａＮチャネル層５１３にｐ型不純物を添加しないこと以外は図１ＢのＦＥＴと同様にして製造できる。
【００９０】
このようなＦＥＴにおいては、バッファ層内のｐ型不純物がイオン化して負の固定電荷が発生する。このため、第一実施形態と同様に、ゲート電極下の固定電荷の総和荷が負となって、ノーマリオフ動作が可能になる。このようなＦＥＴでは、チャネル中に不純物が添加されていないため、２ＤＥＧの移動度が更に向上して、オン抵抗がさらに改善される。
【００９１】
なお、本実施形態ではｐ型不純物をバッファ層５１２に添加したが、ゲート電極の下方の層であれば、障壁層１１４、スペーサ層１１５等の他の任意の半導体層にｐ型不純物を添加しても良い。すなわち、例えば図１ＢのＦＥＴであれば、バッファ層１１２、チャネル層１１３、障壁層１１４、およびスペーサ層１１５のうち少なくとも一層（少なくとも一部）が、ｐ型不純物を含んでいても良い。
【００９２】
図１１では、第一実施形態のＦＥＴにｐ型不純物添加層（ｐ型不純物含有層）を導入した例を示したが、他の実施形態のＦＥＴにｐ型不純物添加層を導入しても同様な効果を得ることが可能である。例えば、第三実施形態の場合には、ゲート電極の下部のバッファ層１１２、チャネル層１１３、障壁層１１４、およびスペーサ層１１５の少なくとも一部にｐ型不純物を添加すればよい。第四の実施形態の場合にも、ゲート電極の下部のバッファ層１１２、チャネル層１１３、障壁層１１４、およびスペーサ層１１５の少なくとも一部に添加すればよい。
【００９３】
本実施形態においても、第三実施形態と同様に、ソース電極１６１およびドレイン電極１６２下方の電子供給層１１６、スペーサ層１１５、障壁層１１４、チャネル層５１３にｎ型不純物添加領域（ｎ型不純物含有領域）を形成しても良い。これにより、第三の実施形態と同様に、電子供給層および障壁層のつくる伝導帯障壁に起因したコンタクト抵抗成分が低減され、オン抵抗がさらに低減される。
【００９４】
［第六実施形態］
次に、本発明によるＦＥＴの第六実施形態について説明する。
【００９５】
前記第一〜第五実施形態においては、前記バッファ層、前記チャネル層、前記障壁層、および前記スペーサ層の積層構造に含まれるIII族元素が、ガリウム（Ｇａ）およびアルミニウム（Ａｌ）である実施形態について述べた。以下の第六〜第十五実施形態においては、前記積層構造が、インジウム（Ｉｎ）を含む実施形態について述べる。これら第六〜第十五実施形態は、本発明の前記第二の電界効果トランジスタの実施形態である。
【００９６】
第六〜第十五実施形態について述べるに先立ち、まず、図１２のグラフ（等高線図）に、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮの組成で表されるIII族窒化物半導体のａ軸長を示す。図示のとおり、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮのａ軸長は、下記数式（３）により表される。下記数式（３）において、ａ（ｘ，ｙ）がａ軸長を表し、ａ（ｘ，ｙ）の単位はÅである。なお、１Åは、１０−１０ｍすなわち０．１ｎｍに等しい。
【００９７】
ａ（ｘ，ｙ）＝３．５４８ｘ＋３．１１２ｙ＋３．１８９（１−ｘ−ｙ）    （３）
【００９８】
図１３の断面図に、本発明によるＦＥＴの第六実施形態の断面構造を模式的に示す。同図において、１０１２はバッファ層であり、１０１３はチャネル層であり、１０１４は障壁層であり、１０１５はスペーサ層であり、１０１６は電子供給層である。それ以外の符号は図１Ｂにおける同一の符号と同様な意味を示す。図示のとおり、このＦＥＴは、バッファ層１１２、チャネル層１１３、障壁層１１４、スペーサ層１１５、および電子供給層１１６の積層構造に代えて、バッファ層１０１２、チャネル層１０１３、障壁層１０１４、スペーサ層１０１５、および電子供給層１０１６が前記順序で積層された積層構造を有する以外は、図１ＢのＦＥＴと同様の構造を有する。バッファ層１０１２、チャネル層１０１３、障壁層１０１４、スペーサ層１０１５、および電子供給層１０１６の組成は、下記のとおりである。チャネル層１０１３は、ｐ型層である。
【００９９】
１０１２：Ｉｎｘ１Ａｌｘ２Ｇａ１−ｘ１−ｘ２Ｎバッファ層
（ａ軸長：ａ（ｘ１，ｘ２））
１０１３：ｐ型Ｉｎｘ１Ａｌｘ２Ｇａ１−ｘ１−ｘ２Ｎチャネル層
（ａ軸長：ａ（ｘ１，ｘ２））
１０１４：Ｉｎｚ１Ａｌｚ２Ｇａ１−ｚ１−ｚ２Ｎ障壁層
（ａ軸長：ａ（ｚ１，ｚ２））
１０１５：Ｉｎｕ１Ａｌｕ２Ｇａ１−ｕ１−ｕ２Ｎスペーサ層
（ａ軸長：ａ（ｕ１，ｕ２））
１０１６：Ｉｎｖ１Ａｌｖ２Ｇａ１−ｖ１−ｖ２Ｎ電子供給層
（ａ軸長：ａ（ｖ１，ｖ２））
ただし、前記数式（３）および図１２に基づき、バッファ層１０１２、チャネル層１０１３、障壁層１０１４、スペーサ層１０１５、および電子供給層１０１６が、下記数式（４）〜（６）を満たすように組成比を設定する。これにより、障壁層に引張り歪みが発生する。したがって、第一の実施形態と同様に、高Ｖｔｈ化と低オン抵抗化の効果が得られる。
ａ（ｚ１，ｚ２）＜ａ（ｘ１，ｘ２）        （４）
ａ（ｚ１，ｚ２）＜ａ（ｕ１，ｕ２）        （５）
ａ（ｖ１，ｖ２）＜ａ（ｘ１，ｘ２）        （６）
【０１００】
［第七実施形態］
図１４の断面図に、本発明によるＦＥＴの第七実施形態の断面構造を模式的に示す。同図において、１１１２はバッファ層であり、１１１３はチャネル層であり、１１１４は障壁層であり、１１１５はスペーサ層であり、１１１６は電子供給層である。それ以外の符号は図１Ｂにおける同一の符号と同様な意味を示す。図示のとおり、このＦＥＴは、バッファ層１１２、チャネル層１１３、障壁層１１４、スペーサ層１１５、および電子供給層１１６の積層構造に代えて、バッファ層１１１２、チャネル層１１１３、障壁層１１１４、スペーサ層１１１５、および電子供給層１１１６が前記順序で積層された積層構造を有する以外は、図１ＢのＦＥＴと同様の構造を有する。バッファ層１１１２、チャネル層１１１３、障壁層１１１４、スペーサ層１１１５、および電子供給層１１１６の組成は、下記のとおりである。チャネル層１１１３は、ｐ型層である。
【０１０１】
１１１２：ＡｌｘＧａ１−ｘＮバッファ層（ａ軸長：ａ（０，ｘ））
１１１３：ｐ型ＡｌｘＧａ１−ｘＮチャネル層（ａ軸長：ａ（０，ｘ））
１１１４：ＡｌｚＧａ１−ｚＮ障壁層（ａ軸長：ａ（０，ｚ））
１１１５：ＩｎｕＡｌ１−ｕＮスペーサ層（ａ軸長：ａ（ｕ，１−ｕ））
１１１６：ＡｌｖＧａ１−ｖＮ電子供給層（ａ軸長：ａ（０，ｖ））
ただし、バッファ層１１１２、チャネル層１１１３、障壁層１１１４、スペーサ層１１１５、および電子供給層１１１６が、下記数式（７）〜（１０）を満たすように組成比を設定する（例えば、ｘ＝０．１、ｚ＝１．０、ｕ＝０．１８、ｖ＝０．２）。
０≦ｘ＜１                            （７）
ｘ＜ｚ                                （８）
−０．１７７ｚ＋０．１７７＜ｕ        （９）
ｘ＜ｖ                                （１０）
【０１０２】
前記数式（３）および図１２から分かるとおり、前記数式（７）〜（１０）を満たすことにより、下記数式（１１）〜（１３）が成り立つ。これにより、障壁層に引張り歪みが発生する。したがって、第一の実施形態と同様に、高Ｖｔｈ化と低オン抵抗化の効果が得られる。
ａ（０，ｚ）＜ａ（０，ｘ）            （１１）
ａ（０，ｚ）＜ａ（ｕ，１−ｕ）        （１２）
ａ（０，ｖ）＜ａ（０，ｘ）            （１３）
【０１０３】
［第八実施形態］
図１５の断面図に、本発明によるＦＥＴの第八実施形態の断面構造を模式的に示す。同図において、１２１２はバッファ層であり、１２１３はチャネル層であり、１２１４は障壁層であり、１２１５はスペーサ層であり、１２１６は電子供給層である。それ以外の符号は図１Ｂにおける同一の符号と同様な意味を示す。図示のとおり、このＦＥＴは、バッファ層１１２、チャネル層１１３、障壁層１１４、スペーサ層１１５、および電子供給層１１６の積層構造に代えて、バッファ層１２１２、チャネル層１２１３、障壁層１２１４、スペーサ層１２１５、および電子供給層１２１６が前記順序で積層された積層構造を有する以外は、図１ＢのＦＥＴと同様の構造を有する。バッファ層１２１２、チャネル層１２１３、障壁層１２１４、スペーサ層１２１５、および電子供給層１２１６の組成は、下記のとおりである。チャネル層１２１３は、ｐ型層である。
【０１０４】
１２１２：ＡｌｘＧａ１−ｘＮバッファ層（ａ軸長：ａ（０，ｘ））
１２１３：ｐ型ＡｌｘＧａ１−ｘＮチャネル層（ａ軸長：ａ（０，ｘ））
１２１４：ＡｌｚＧａ１−ｚＮ障壁層（ａ軸長：ａ（０，ｚ））
１２１５：ＩｎｕＧａ１−ｕＮスペーサ層（ａ軸長：ａ（ｕ，０））
１２１６：ＡｌｖＧａ１−ｖＮ電子供給層（ａ軸長：ａ（０，ｖ））
ただし、バッファ層１２１２、チャネル層１２１３、障壁層１２１４、スペーサ層１２１５、および電子供給層１２１６が、下記数式（１４）〜（１７）を満たすように組成比を設定する（例えば、ｘ＝０．０、ｚ＝１．０、ｕ＝０．０５、ｖ＝０．２）。
０≦ｘ＜１                            （１４）
ｘ＜ｚ                                （１５）
０＜ｕ                                （１６）
ｘ＜ｖ                                （１７）
【０１０５】
前記数式（３）および図１２から分かるとおり、前記数式（１４）〜（１７）を満たすことにより、下記数式（１８）〜（２０）が成り立つ。これにより、障壁層に引張り歪みが発生する。したがって、第一の実施形態と同様に、高Ｖｔｈ化と低オン抵抗化の効果が得られる。
ａ（０，ｚ）＜ａ（０，ｘ）            （１８）
ａ（０，ｚ）＜ａ（ｕ，０）            （１９）
ａ（０，ｖ）＜ａ（０，ｘ）            （２０）
【０１０６】
［第九実施形態］
図１６の断面図に、本発明によるＦＥＴの第九実施形態の断面構造を模式的に示す。同図において、１３１２はバッファ層であり、１３１３はチャネル層であり、１３１４は障壁層であり、１３１５はスペーサ層であり、１３１６は電子供給層である。それ以外の符号は図１Ｂにおける同一の符号と同様な意味を示す。図示のとおり、このＦＥＴは、バッファ層１１２、チャネル層１１３、障壁層１１４、スペーサ層１１５、および電子供給層１１６の積層構造に代えて、バッファ層１３１２、チャネル層１３１３、障壁層１３１４、スペーサ層１３１５、および電子供給層１３１６が前記順序で積層された積層構造を有する以外は、図１ＢのＦＥＴと同様の構造を有する。バッファ層１３１２、チャネル層１３１３、障壁層１３１４、スペーサ層１３１５、および電子供給層１３１６の組成は、下記のとおりである。チャネル層１３１３は、ｐ型層である。
【０１０７】
１３１２：ＩｎｘＡｌ１−ｘＮバッファ層（ａ軸長：ａ（ｘ，１−ｘ））
１３１３：ｐ型ＩｎｘＡｌ１−ｘＮチャネル層（ａ軸長：ａ（ｘ，１−ｘ））
１３１４：ＡｌｚＧａ１−ｚＮ障壁層（ａ軸長：ａ（０，ｚ））
１３１５：ＩｎｕＡｌ１−ｕＮスペーサ層（ａ軸長：ａ（ｕ，１−ｕ））
１３１６：ＡｌｖＧａ１−ｖＮ電子供給層（ａ軸長：ａ（０，ｖ））
ただし、バッファ層１３１２、チャネル層１３１３、障壁層１３１４、スペーサ層１３１５、および電子供給層１３１６が、下記数式（２１）〜（２４）を満たすように組成比を設定する（例えば、ｘ＝０．１８、ｚ＝１．０、ｕ＝０．２３、ｖ＝０．２）。
０＜ｘ＜１                            （２１）
−０．１７７ｚ＋０．１７７＜ｘ        （２２）
−０．１７７ｚ＋０．１７７＜ｕ        （２３）
−０．１７７ｖ＋０．１７７＜ｘ        （２４）
【０１０８】
前記数式（３）および図１２から分かるとおり、前記数式（２１）〜（２４）を満たすことにより、下記数式（２５）〜（２７）が成り立つ。これにより、障壁層に引張り歪みが発生する。したがって、第一の実施形態と同様に、高Ｖｔｈ化と低オン抵抗化の効果が得られる。
ａ（０，ｚ）＜ａ（ｘ，１−ｘ）        （２５）
ａ（０，ｚ）＜ａ（ｕ，１−ｕ）        （２６）
ａ（０，ｖ）＜ａ（ｘ，１−ｘ）        （２７）
【０１０９】
［第十実施形態］
図１７の断面図に、本発明によるＦＥＴの第十実施形態の断面構造を模式的に示す。同図において、１４１２はバッファ層であり、１４１３はチャネル層であり、１４１４は障壁層であり、１４１５はスペーサ層であり、１４１６は電子供給層である。それ以外の符号は図１Ｂにおける同一の符号と同様な意味を示す。図示のとおり、このＦＥＴは、バッファ層１１２、チャネル層１１３、障壁層１１４、スペーサ層１１５、および電子供給層１１６の積層構造に代えて、バッファ層１４１２、チャネル層１４１３、障壁層１４１４、スペーサ層１４１５、および電子供給層１４１６が前記順序で積層された積層構造を有する以外は、図１ＢのＦＥＴと同様の構造を有する。バッファ層１４１２、チャネル層１４１３、障壁層１４１４、スペーサ層１４１５、および電子供給層１４１６の組成は、下記のとおりである。チャネル層１４１３は、ｐ型層である。
【０１１０】
１４１２：ＩｎｘＡｌ１−ｘＮバッファ層（ａ軸長：ａ（ｘ，１−ｘ））
１４１３：ｐ型ＩｎｘＡｌ１−ｘＮチャネル層（ａ軸長：ａ（ｘ，１−ｘ））
１４１４：ＡｌｚＧａ１−ｚＮ障壁層（ａ軸長：ａ（０，ｚ））
１４１５：ＩｎｕＧａ１−ｕＮスペーサ層（ａ軸長：ａ（ｕ，０））
１４１６：ＡｌｖＧａ１−ｖＮ電子供給層（ａ軸長：ａ（０，ｖ））
ただし、バッファ層１４１２、チャネル層１４１３、障壁層１４１４、スペーサ層１４１５、および電子供給層１４１６が、下記数式（２８）〜（３１）を満たすように組成比を設定する（例えば、ｘ＝０．１８、ｚ＝１．０、ｕ＝０．０５、ｖ＝０．２）。
０＜ｘ＜１                            （２８）
−０．１７７ｚ＋０．１７７＜ｘ        （２９）
０＜ｕ                                （３０）
−０．１７７ｖ＋０．１７７＜ｘ        （３１）
【０１１１】
前記数式（３）および図１２から分かるとおり、前記数式（２８）〜（３１）を満たすことにより、下記数式（３２）〜（３４）が成り立つ。これにより、障壁層に引張り歪みが発生する。したがって、第一の実施形態と同様に、高Ｖｔｈ化と低オン抵抗化の効果が得られる。
ａ（０，ｚ）＜ａ（ｘ，１−ｘ）        （３２）
ａ（０，ｚ）＜ａ（ｕ，０）            （３３）
ａ（０，ｖ）＜ａ（ｘ，１−ｘ）        （３４）
【０１１２】
［第十一実施形態］
図１８の断面図に、本発明によるＦＥＴの第十一実施形態の断面構造を模式的に示す。同図において、１５１２はバッファ層であり、１５１３はチャネル層であり、１５１４は障壁層であり、１５１５はスペーサ層であり、１５１６は電子供給層である。それ以外の符号は図１Ｂにおける同一の符号と同様な意味を示す。図示のとおり、このＦＥＴは、バッファ層１１２、チャネル層１１３、障壁層１１４、スペーサ層１１５、および電子供給層１１６の積層構造に代えて、バッファ層１５１２、チャネル層１５１３、障壁層１５１４、スペーサ層１５１５、および電子供給層１５１６が前記順序で積層された積層構造を有する以外は、図１ＢのＦＥＴと同様の構造を有する。バッファ層１５１２、チャネル層１５１３、障壁層１５１４、スペーサ層１５１５、および電子供給層１５１６の組成は、下記のとおりである。チャネル層１５１３は、ｐ型層である。
【０１１３】
１５１２：ＩｎｘＧａ１−ｘＮバッファ層（ａ軸長：ａ（ｘ，０））
１５１３：ｐ型ＩｎｘＧａ１−ｘＮチャネル層（ａ軸長：ａ（ｘ，０））
１５１４：ＡｌｚＧａ１−ｚＮ障壁層（ａ軸長：ａ（０，ｚ））
１５１５：ＩｎｕＧａ１−ｕＮスペーサ層（ａ軸長：ａ（ｕ，０））
１５１６：ＡｌｖＧａ１−ｖＮ電子供給層（ａ軸長：ａ（０，ｖ））
ただし、バッファ層１５１２、チャネル層１５１３、障壁層１５１４、スペーサ層１５１５、および電子供給層１５１６が、下記数式（３５）〜（３８）を満たすように組成比を設定する（例えば、ｘ＝０．０５、ｚ＝１．０、ｕ＝０．１、ｖ＝０．２）。
０≦ｘ＜１                            （３５）
０＜ｚ                                （３６）
０＜ｕ                                （３７）
０＜ｖ                                （３８）
【０１１４】
前記数式（３）および図１２から分かるとおり、前記数式（３５）〜（３８）を満たすことにより、下記数式（３９）〜（４１）が成り立つ。これにより、障壁層に引張り歪みが発生する。したがって、第一の実施形態と同様に、高Ｖｔｈ化と低オン抵抗化の効果が得られる。
ａ（０，ｚ）＜ａ（ｘ，０）            （３９）
ａ（０，ｚ）＜ａ（ｕ，０）            （４０）
ａ（０，ｖ）＜ａ（ｘ，０）            （４１）
【０１１５】
［第十二実施形態］
図１９の断面図に、本発明によるＦＥＴの第十二実施形態の断面構造を模式的に示す。同図において、１６１２はバッファ層であり、１６１３はチャネル層であり、１６１４は障壁層であり、１６１５はスペーサ層であり、１６１６は電子供給層である。それ以外の符号は図１Ｂにおける同一の符号と同様な意味を示す。図示のとおり、このＦＥＴは、バッファ層１１２、チャネル層１１３、障壁層１１４、スペーサ層１１５、および電子供給層１１６の積層構造に代えて、バッファ層１６１２、チャネル層１６１３、障壁層１６１４、スペーサ層１６１５、および電子供給層１６１６が前記順序で積層された積層構造を有する以外は、図１ＢのＦＥＴと同様の構造を有する。バッファ層１６１２、チャネル層１６１３、障壁層１６１４、スペーサ層１６１５、および電子供給層１６１６の組成は、下記のとおりである。チャネル層１６１３は、ｐ型層である。
【０１１６】
１６１２：ＩｎｘＡｌ１−ｘＮバッファ層（ａ軸長：ａ（ｘ，１−ｘ））
１６１３：ｐ型ＩｎｘＡｌ１−ｘＮチャネル層（ａ軸長：ａ（ｘ，１−ｘ））
１６１４：ＩｎｚＡｌ１−ｚＮ障壁層（ａ軸長：ａ（ｚ，１−ｚ））
１６１５：ＩｎｕＡｌ１−ｕＮスペーサ層（ａ軸長：ａ（ｕ，１−ｕ））
１６１６：ＩｎｖＡｌ１−ｖＮ電子供給層（ａ軸長：ａ（ｖ，１−ｖ））
ただし、バッファ層１６１２、チャネル層１６１３、障壁層１６１４、スペーサ層１６１５、および電子供給層１６１６が、下記数式（４２）〜（４５）を満たすように組成比を設定する（例えば、ｘ＝０．１８、ｚ＝０．０８、ｕ＝０．２３、ｖ＝０．１３）。
０＜ｘ＜１                            （４２）
ｚ＜ｘ                                （４３）
ｚ＜ｕ                                （４４）
ｖ＜ｘ                                （４５）
【０１１７】
前記数式（３）および図１２から分かるとおり、前記数式（４２）〜（４５）を満たすことにより、下記数式（４６）〜（４８）が成り立つ。これにより、障壁層に引張り歪みが発生する。したがって、第一の実施形態と同様に、高Ｖｔｈ化と低オン抵抗化の効果が得られる。
ａ（ｚ，１−ｚ）＜ａ（ｘ，１−ｘ）    （４６）
ａ（ｚ，１−ｚ）＜ａ（ｕ，１−ｕ）    （４７）
ａ（ｖ，１−ｖ）＜ａ（ｘ，１−ｘ）    （４８）
【０１１８】
［第十三実施形態］
図２０の断面図に、本発明によるＦＥＴの第十三実施形態の断面構造を模式的に示す。同図において、１７１２はバッファ層であり、１７１３はチャネル層であり、１７１４は障壁層であり、１７１５はスペーサ層であり、１７１６は電子供給層である。それ以外の符号は図１Ｂにおける同一の符号と同様な意味を示す。図示のとおり、このＦＥＴは、バッファ層１１２、チャネル層１１３、障壁層１１４、スペーサ層１１５、および電子供給層１１６の積層構造に代えて、バッファ層１７１２、チャネル層１７１３、障壁層１７１４、スペーサ層１７１５、および電子供給層１７１６が前記順序で積層された積層構造を有する以外は、図１ＢのＦＥＴと同様の構造を有する。バッファ層１７１２、チャネル層１７１３、障壁層１７１４、スペーサ層１７１５、および電子供給層１７１６の組成は、下記のとおりである。チャネル層１７１３は、ｐ型層である。
【０１１９】
１７１２：ＩｎｘＡｌ１−ｘＮバッファ層（ａ軸長：ａ（ｘ，１−ｘ））
１７１３：ｐ型ＩｎｘＡｌ１−ｘＮチャネル層（ａ軸長：ａ（ｘ，１−ｘ））
１７１４：ＩｎｚＡｌ１−ｚＮ障壁層（ａ軸長：ａ（ｚ，１−ｚ））
１７１５：ＩｎｕＧａ１−ｕＮスペーサ層（ａ軸長：ａ（ｕ，０））
１７１６：ＩｎｖＡｌ１−ｖＮ電子供給層（ａ軸長：ａ（ｖ，１−ｖ））
ただし、バッファ層１７１２、チャネル層１７１３、障壁層１７１４、スペーサ層１７１５、および電子供給層１７１６が、下記数式（４９）〜（５２）を満たすように組成比を設定する（例えば、ｘ＝０．１８、ｚ＝０．０８、ｕ＝０．０５、ｖ＝０．１３）。
０＜ｘ＜１                            （４９）
ｚ＜ｘ                                （５０）
１．２１５ｚ−０．２１５＜ｕ          （５１）
ｖ＜ｘ                                （５２）
【０１２０】
前記数式（３）および図１２から分かるとおり、前記数式（４９）〜（５２）を満たすことにより、下記数式（５３）〜（５５）が成り立つ。これにより、障壁層に引張り歪みが発生する。したがって、第一の実施形態と同様に、高Ｖｔｈ化と低オン抵抗化の効果が得られる。
ａ（ｚ，１−ｚ）＜ａ（ｘ，１−ｘ）    （５３）
ａ（ｚ，１−ｚ）＜ａ（ｕ，０）        （５４）
ａ（ｖ，１−ｖ）＜ａ（ｘ，１−ｘ）    （５５）
【０１２１】
［第十四実施形態］
図２１の断面図に、本発明によるＦＥＴの第十四実施形態の断面構造を模式的に示す。同図において、１８１２はバッファ層であり、１８１３はチャネル層であり、１８１４は障壁層であり、１８１５はスペーサ層であり、１８１６は電子供給層である。それ以外の符号は図１Ｂにおける同一の符号と同様な意味を示す。図示のとおり、このＦＥＴは、バッファ層１１２、チャネル層１１３、障壁層１１４、スペーサ層１１５、および電子供給層１１６の積層構造に代えて、バッファ層１８１２、チャネル層１８１３、障壁層１８１４、スペーサ層１８１５、および電子供給層１８１６が前記順序で積層された積層構造を有する以外は、図１ＢのＦＥＴと同様の構造を有する。バッファ層１８１２、チャネル層１８１３、障壁層１８１４、スペーサ層１８１５、および電子供給層１８１６の組成は、下記のとおりである。チャネル層１８１３は、ｐ型層である。
【０１２２】
１８１２：ＩｎｘＧａ１−ｘＮバッファ層（ａ軸長：ａ（ｘ，０））
１８１３：ｐ型ＩｎｘＧａ１−ｘＮチャネル層（ａ軸長：ａ（ｘ，０））
１８１４：ＩｎｚＡｌ１−ｚＮ障壁層（ａ軸長：ａ（ｚ，１−ｚ））
１８１５：ＩｎｕＧａ１−ｕＮスペーサ層（ａ軸長：ａ（ｕ，０））
１８１６：ＩｎｖＡｌ１−ｖＮ電子供給層（ａ軸長：ａ（ｖ，１−ｖ））
ただし、バッファ層１８１２、チャネル層１８１３、障壁層１８１４、スペーサ層１８１５、および電子供給層１８１６が、下記数式（５６）〜（５９）を満たすように組成比を設定する（例えば、ｘ＝０．０、ｚ＝０．０８、ｕ＝０．０５、ｖ＝０．１３）。
０≦ｘ＜１                            （５６）
１．２１５ｚ−０．２１５＜ｘ          （５７）
１．２１５ｚ−０．２１５＜ｕ          （５８）
１．２１５ｖ−０．２１５＜ｘ          （５９）
【０１２３】
前記数式（３）および図１２から分かるとおり、前記数式（５６）〜（５９）を満たすことにより、下記数式（６０）〜（６２）が成り立つ。これにより、障壁層に引張り歪みが発生する。したがって、第一の実施形態と同様に、高Ｖｔｈ化と低オン抵抗化の効果が得られる。
ａ（ｚ，１−ｚ）＜ａ（ｘ，０）        （６０）
ａ（ｚ，１−ｚ）＜ａ（ｕ，０）        （６１）
ａ（ｖ，１−ｖ）＜ａ（ｘ，０）        （６２）
【０１２４】
［第十五実施形態］
図２２の断面図に、本発明によるＦＥＴの第十五実施形態の断面構造を模式的に示す。同図において、１９１２はバッファ層であり、１９１３はチャネル層であり、１９１４は障壁層であり、１９１５はスペーサ層であり、１９１６は電子供給層である。それ以外の符号は図１Ｂにおける同一の符号と同様な意味を示す。図示のとおり、このＦＥＴは、バッファ層１１２、チャネル層１１３、障壁層１１４、スペーサ層１１５、および電子供給層１１６の積層構造に代えて、バッファ層１９１２、チャネル層１９１３、障壁層１９１４、スペーサ層１９１５、および電子供給層１９１６が前記順序で積層された積層構造を有する以外は、図１ＢのＦＥＴと同様の構造を有する。バッファ層１９１２、チャネル層１９１３、障壁層１９１４、スペーサ層１９１５、および電子供給層１９１６の組成は、下記のとおりである。チャネル層１９１３は、ｐ型層である。
【０１２５】
１９１２：ＩｎｘＧａ１−ｘＮバッファ層（ａ軸長：ａ（ｘ，０））
１９１３：ｐ型ＩｎｘＧａ１−ｘＮチャネル層（ａ軸長：ａ（ｘ，０））
１９１４：ＩｎｚＧａ１−ｚＮ障壁層（ａ軸長：ａ（ｚ，０））
１９１５：ＩｎｕＧａ１−ｕＮスペーサ層（ａ軸長：ａ（ｕ，０））
１９１６：ＩｎｖＧａ１−ｖＮ電子供給層（ａ軸長：ａ（ｖ，０））
ただし、バッファ層１９１２、チャネル層１９１３、障壁層１９１４、スペーサ層１９１５、および電子供給層１９１６が、下記数式（６３）〜（６６）を満たすように組成比を設定する（例えば、ｘ＝０．１、ｚ＝０．０、ｕ＝０．１５、ｖ＝０．０５）。
０＜ｘ＜１                            （６３）
ｚ＜ｘ                                （６４）
ｚ＜ｕ                                （６５）
ｖ＜ｘ                                （６６）
【０１２６】
前記数式（３）および図１２から分かるとおり、前記数式（６３）〜（６６）を満たすことにより、下記数式（６７）〜（６９）が成り立つ。これにより、障壁層に引張り歪みが発生する。したがって、第一の実施形態と同様に、高Ｖｔｈ化と低オン抵抗化の効果が得られる。
ａ（ｚ，０）＜ａ（ｘ，０）            （６７）
ａ（ｚ，０）＜ａ（ｕ，０）            （６８）
ａ（ｖ，０）＜ａ（ｘ，０）            （６９）
【０１２７】
なお、第六〜第十五実施形態においては、図１Ｂ（前記第一実施形態）と同じ層構造で、各層の組成を変化させた例を示したが、例えば、図１Ａ（前記第一実施形態）または図８〜１１（前記第二〜第五実施形態）と同じ層構造で、同様に各層の組成を変化させても良い。また、第六〜第十五実施形態において、各層の厚さ（膜厚）は、例えば、前記第一〜第五実施形態と同様でも良い。
【０１２８】
以上、本発明を前記各実施形態に即して説明したが、本発明はこれらの説明にのみ限定されず、種々変更が可能である。
【０１２９】
例えば、前記各実施形態においては、基板としてＳｉを用いたが、炭化珪素（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）、ＧａＮ、ダイヤモンド（Ｃ）など、他の基板であっても良い。
【０１３０】
前記各実施形態においては、核生成層としてＡｌＮとＧａＮの超格子を用いたが、ＡｌＮ、ＡｌＧａＮ、ＧａＮなどの単層を用いても良い。
【０１３１】
前記第一〜第五実施形態においては、バッファ層およびチャネル層の材料として、ＧａＮまたはＡｌＧａＮを用いたが、本発明の前記第二のＦＥＴにおいては、例えば、前記第六〜第十五実施形態のように、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウム（ＩｎＡｌＮ）、ＩｎＡｌＧａＮ、ＩｎＮなど他のIII族窒化物半導体を用いても良い。なお、本発明の前記第二のＦＥＴにおいては、バッファ層の材料とチャネル層の材料とは、同一でも異なっていても良い。
【０１３２】
前記第一〜第五実施形態においては、スペーサ層の材料として、ＧａＮまたはＡｌＧａＮを用いたが、本発明の前記第二のＦＥＴにおいては、障壁層よりバンドギャップの小さい他のIII族窒化物半導体を用いても良い。例えば、前記第六〜第十五実施形態のように、スペーサ層の材料として、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、ＩｎＮなど他のIII族窒化物半導体を用いても良い。
【０１３３】
前記第一〜第五実施形態においては、障壁層および電子供給層の材料として、ＡｌＧａＮまたはＡｌＮを用いたが、本発明の前記第二のＦＥＴにおいては、バッファ層よりバンドギャップの大きい他のIII族窒化物半導体を用いても良い。例えば、前記第六〜第十五実施形態のように、障壁層および電子供給層の材料は、それぞれ、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、ＧａＮなどであっても良い。なお、障壁層の材料と電子供給層の材料とは、同一でも異なっていても良い。
【０１３４】
前記各実施形態においては、ゲート絶縁膜としてＡｌ２Ｏ３を用いたが、酸化珪素（ＳｉＯ２）、Ｓｉ３Ｎ４など他の絶縁体を用いても良い。
【０１３５】
前記各実施形態においては、表面保護膜（絶縁体）としてＳｉ３Ｎ４を用いたが、Ａｌ２Ｏ３、ＳｉＯ２など他の絶縁体を用いても良い。
【０１３６】
前記各実施形態においては、ソース電極、およびドレイン電極の材料としてＴｉ／Ａｌ／Ｎｉ／Ａｕを用いたが、Ｔｉ／Ａｌ、Ｔｉ／Ａｌ／モリブデン（Ｍｏ）／Ａｕ、Ｔｉ／Ａｌ／ニオビウム（Ｎｂ）／Ａｕなど他の材料を用いても良い。
【０１３７】
前記各実施形態においては、ゲート電極の材料としてＮｉ／Ａｕを用いたが、Ｎｉ／パラディウム（Ｐｄ）／Ａｕ、Ｎｉ／白金（Ｐｔ）／Ａｕ、Ｔｉ／Ａｕ、Ｔｉ／Ｐｄ／Ａｕ、Ｔｉ／Ｐｔ／Ａｕなど他の材料を用いても良い。
【０１３８】
以上、説明したように、本発明によれば、高いＶｔｈと低いオン抵抗とを両立可能な電界効果トランジスタを得ることができる。本発明の電界効果トランジスタは、オフ耐圧を高く、オン抵抗を低くできるため、例えば、スイッチング電源、インバータ回路などの電子装置（電子機器）の低損失化（省エネルギー化）に大きく寄与するパワー半導体素子として用いることができる。前述の通り、本発明の電子装置は、本発明の半導体装置を含むことが特徴である。本発明の電子装置の用途は特に限定されず、例えば、モーター制御装置（例えば電気自動車用、エアコン用等）、電源装置（例えばコンピュータ用等）、インバータ照明、高周波電力発生装置（例えば電子レンジ用、電磁調理器用等）、画像表示装置、情報記録再生装置、通信装置等に広く用いることができる。本発明の電界効果トランジスタは、これらの電子装置（電子機器）の省エネルギー化に大きく寄与することができる。
【０１３９】
以上、実施形態を参照して本願発明を説明したが、本願発明は、上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解しうる様々な変更をすることができる。
【０１４０】
この出願は、２０１０年３月２６日に出願された日本出願特願２０１０−０７３８８０を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【０１４１】
１００，９００  基板
１１１，９１１  核生成層
１１２，５１２    バッファ層
１１３，５１３，９１３  チャネル層
１１４  障壁層
１１５，２１５  スペーサ層
１１６，９１６  電子供給層
１２  表面保護膜
１３，９３  リセス部
１４，９４  ゲート絶縁膜
１５，９５  ゲート電極
１６１，９６１  ソース電極
１６２，９６２  ドレイン電極
１７，９７  ２ＤＥＧ
３８，９８  ｎ型不純物添加領域
４３  オーミックリセス部
１０１２，１１１２，１２１２，１３１２，１４１２，１５１２，１６１２，１７１２，１８１２，１９１２  バッファ層
１０１３，１１１３，１２１３，１３１３，１４１３，１５１３，１６１３，１７１３，１８１３，１９１３  チャネル層
１０１４，１１１４，１２１４，１３１４，１４１４，１５１４，１６１４，１７１４，１８１４，１９１４  障壁層
１０１５，１１１５，１２１５，１３１５，１４１５，１５１５，１６１５，１７１５，１８１５，１９１５  スペーサ層
１０１６，１１１６，１２１６，１３１６，１４１６，１５１６，１６１６，１７１６，１８１６，１９１６  電子供給層
【図１Ａ】
2011118099.tif 000003
【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【国際調査報告】
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