(57)【要約】  マルチチップモジュールは、演算処理を実行する半導体素子である演算素子と、演算素子に対向して接続される、データを記憶保持する半導体素子である記憶素子とを有する。そして、マルチチップモジュールは、演算素子を搭載し、演算素子が搭載される面に、他の部品と接続する外部端子を有するパッケージ基板を有する。さらに、マルチチップモジュールは、パッケージ基板における外部端子を有する面とは反対側の面に、演算素子の外周部から中心部側の所定位置まで網羅するように配置された補強部品を有する。
2011121779.tif 000002
【特許請求の範囲】
【請求項１】
演算処理を実行する半導体素子である演算素子と、
前記演算素子に対向して接続される、データを記憶保持する半導体素子である記憶素子と、
前記演算素子を搭載し、前記演算素子が搭載される面に、他の部品と接続する外部端子を有するパッケージ基板と、
前記パッケージ基板における前記外部端子を有する面とは反対側の面に、前記演算素子の外周部から中心部側の所定位置まで網羅するように配置された補強部品と
を有することを特徴とするマルチチップモジュール。
【請求項２】
前記記憶素子は、前記演算素子との間で前記パッケージ基板を挟み、前記パッケージ基板を貫通する貫通電極を介して前記演算素子と接続されることを特徴とする請求項１に記載のマルチチップモジュール。
【請求項３】
前記記憶素子は、前記演算素子との間で前記パッケージ基板を挟まずに、前記演算素子と直接接続されることを特徴とする請求項１に記載のマルチチップモジュール。
【請求項４】
前記補強部品は、前記演算素子の中心部の所定位置から前記パッケージ基板が前記外部端子を有する面とは反対側の面全てを網羅するように配置されたことを特徴とする請求項１に記載のマルチチップモジュール。
【請求項５】
演算処理を実行する半導体素子である演算素子と、
前記演算素子に対向して接続される、データを記憶保持する半導体素子である記憶素子と、
前記演算素子を搭載し、前記演算素子が搭載される面に、他の部品と接続する外部端子を有するパッケージ基板と、
前記パッケージ基板が前記外部端子を有する面とは反対側の面に、前記演算素子の外周部から中心部側の所定位置まで網羅するように配置された補強部品と、
前記パッケージ基板が有する外部端子と接続される電子回路基板と、
前記電子回路基板が前記パッケージ基板と接続する面とは反対側の面と前記演算素子とに接合される放熱部品と
を有することを特徴とするプリント配線基板ユニット。
【請求項６】
マルチチップモジュールを製造する製造装置が、
他の部品と接続する外部端子を有するとともに、一部分に貫通電極が集中配置されたパッケージ基板が外部端子を有する面の前記貫通電極と接続されるように、演算処理を実行する半導体素子である演算素子を接合するステップと、
前記演算素子と前記パッケージ基板との接合部分に封止剤を投入するステップと、
前記演算素子が接合された面とは反対側の面に、前記パッケージ基板に接合された演算素子の外周部から中心部側の所定位置まで網羅するように補強部品を接合するステップと、
前記演算素子が接合されたパッケージ基板を挟むように前記演算素子と対向し、前記パッケージ基板の補強部品が接合された面の前記貫通電極と接続されるように、データを記憶保持する半導体素子である記憶素子を接合するステップと、
を含んだことを特徴とするマルチチップモジュールの製造方法。
【請求項７】
プリント配線基板ユニットを製造する製造装置が、
他の部品と接続する外部端子を有するとともに、一部分に貫通電極が集中配置されたパッケージ基板が外部端子を有する面の前記貫通電極と接続されるように、演算処理を実行する半導体素子である演算素子を接合するステップと、
前記演算素子と前記パッケージ基板との接合部分に封止剤を投入するステップと、
前記演算素子が接合された面とは反対側の面に、前記パッケージ基板に接合された演算素子の外周部から中心部側の所定位置まで網羅するように補強部品を接合するステップと、
前記演算素子が接合されたパッケージ基板を挟むように前記演算素子と対向し、前記パッケージ基板の補強部品が接合された面の前記貫通電極と接続されるように、データを記憶保持する半導体素子である記憶素子を接合するステップと、
前記演算素子と記憶素子と補強部品とが接合されたパッケージ基板の外部端子と電子回路基板とを接合するステップと、
前記電子回路基板と前記演算素子とに接するように放熱部品を接合するステップと
を含んだことを特徴とするプリント配線基板ユニットの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチチップモジュール、プリント配線基板ユニット、マルチチップモジュールの製造方法およびプリント配線基板ユニットの製造方法に関する。
【背景技術】
【０００２】
近年、ＣＰＵ（Central  Processing  Unit）などの演算素子は、微細化およびメニーコア化が進み、大型化されている。そして、このような演算素子を実装するパッケージ基板では、微細配線技術が進んでいる。また、メモリなどの機能を集約させることを目的としてＳｉＰ（System  In  Package）の利用も盛んになり、複数の部品を１つのパッケージにすることが求められている。この結果、パッケージ基板の実装技術等では、更なる高密度が進められている。【０００３】
現在では、シリコンに貫通ビアを設けて３次元実装された部品が利用されつつあり、複数部品、高密度、多端子接合などが実現されている。例えば、図１４に示すように、パッケージ基板１とＣＰＵ２と積層メモリ３と貫通電極４とＢＧＡ（Ball  Grid  Array）５とを有するマルチチップモジュールが開示されている。図１４は、部品を３次元実装したパッケージ基板を有するマルチチップモジュールの例を示す図である。【０００４】
図１４に示すように、コア層を有するパッケージ基板１には、フリップリップ接合で接合されたＣＰＵ２が実装される。また、パッケージ基板１には、ＣＰＵ２とは逆側に、言い換える、パッケージ底面にＢＧＡ５が実装される。そして、ＣＰＵ２には、パッケージ基板１とは逆側に、言い換えると、ＣＰＵ２の背面に、貫通電極４で接合された積層メモリ３が実装される。つまり、ＣＰＵ２と積層メモリ３は、ＣＰＵ２を貫通する電極と接続されるパッケージ基板１を介して接続される。【０００５】
このような３次元実装されたマルチチップモジュールは、マルチコアなどの大型ＣＰＵと高密度大容量メモリとを接合するなど、接続端子を多数必要とする場合に有用である。ところが、図１４のように、ＣＰＵ２に貫通電極４を設けて裏面に積層メモリ３を実装すると、ＣＰＵ２の背面が積層メモリ３で覆われてしまうため、積層メモリ３を介して、ＣＰＵ２から発生した熱を逃がす必要があり、冷却効率が悪い。【０００６】
そして、冷却効率を向上させる３次元実装例としては、図１５に示すような、パッケージ基板１とＣＰＵ２と積層メモリ３と貫通電極４と外部端子６とワイヤ７と有するマルチチップモジュールが開示されている。図１５は、冷却効率を向上させたマルチチップモジュールの例を示す図である。図１５に示すように、ＣＰＵ２と積層メモリ３とは、コア層を有するパッケージ基板１を挟んで対向するように、貫通電極４で接合される。また、パッケージ表面の外部端子６は、ワイヤ７を介してＣＰＵ２と接続される。このような図１５に示すマルチチップモジュールは、ＣＰＵ２の背面に積層メモリ３を有していないため、ＣＰＵ２の熱が積層メモリ３に影響を与えることも少なく、積層メモリ３の熱がＣＰＵ２に与える影響も少ない。したがって、図１５に示すマルチチップモジュールは、図１４と比較して、冷却効率がよい。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０９−３２１１８４号公報
【特許文献２】特開２００１−３０８２５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、図１５に示した従来技術に係るマルチチップモジュールでは、パッケージ基板として薄型の高密度基板を用いる必要があるので、平坦度を維持することが難しいという課題があった。【０００９】
具体的には、図１５に示したマルチチップモジュールでは、ＣＰＵ２と積層メモリ３間との距離が遠くならないように貫通電極４を狭ピッチで製作できる高密度なパッケージ基板が必要となる。ところが、一般的に、高密度なパッケージ基板はコア層を有している。したがって、コア層を有する高密度なパッケージ基板に対して、コア層を貫通させる必要がある貫通電極４を狭ピッチで設置することが簡単にできない。このため、図１５に示したマルチチップモジュールを形成するには、コアを有さない薄型の高密度なパッケージ基板が必要となる。そして、コア層を有さない薄型の高密度なパッケージ基板を用いて、図１５を実装した場合、基板が薄いことから外部からの圧力の影響を受けやすく、基板が変形してしまい、基板の平坦度を維持できない。つまり、図１５のようなマルチチップモジュールは、実装性が悪く、有効なものとは言えない。【００１０】
一方、図１４に示したマルチチップモジュールは、図１５に比べて厚いパッケージ基板を用いることができるので、基板の平坦度を維持しやすいが、上記したように冷却効率が悪い。つまり、図１４に示したマルチチップモジュールでは、コアを有する厚い基板を用いるので、基板の平坦度を維持しやすくなるものの冷却効率が悪く、図１５に示したマルチチップモジュールでは、冷却効率がよいものの平坦度を維持できない。【００１１】
本発明は、上記に鑑みてなされたものであって、基板の平坦度を維持することが可能であるとともに、冷却効率がよいマルチチップモジュール、プリント配線基板ユニット、マルチチップモジュールの製造方法およびプリント配線基板ユニットの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決し、目的を達成するために、本発明は、演算処理を実行する半導体素子である演算素子と、前記演算素子に対向して接続される、データを記憶保持するを有する半導体素子である記憶素子と、前記演算素子を搭載し、前記演算素子が搭載される面に、他の部品と接続する外部端子を有するパッケージ基板と、前記パッケージ基板における前記外部端子を有する面とは反対側の面に、前記演算素子の外周部から中心部側の所定位置まで網羅するように配置された補強部品とを有する。
【発明の効果】
【００１３】
本発明にかかるマルチチップモジュール、プリント配線基板ユニット、マルチチップモジュールの製造方法およびプリント配線基板ユニットの製造方法は、基板の平坦度を維持することが可能であるとともに、冷却効率がよいという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】図１は、実施例１に係るマルチチップモジュールを側方から見た断面図である。
【図２】図２は、実施例１に係るマルチチップモジュールを上方から見た断面図である。
【図３】図３は、実施例１に係るマルチチップモジュールを底方から見た断面図である。
【図４】図４は、ＣＰＵと積層メモリとが対向して直接接続されるマルチチップモジュールを側方から見た断面図である。
【図５Ａ】図５Ａは、製造途中のマルチチップモジュールを側方から見た断面図である。
【図５Ｂ】図５Ｂは、製造途中のマルチチップモジュールを側方から見た断面図である。
【図５Ｃ】図５Ｃは、製造途中のマルチチップモジュールを側方から見た断面図である。
【図５Ｄ】図５Ｄは、製造途中のマルチチップモジュールを側方から見た断面図である。
【図５Ｅ】図５Ｅは、製造途中のマルチチップモジュールを側方から見た断面図である。
【図５Ｆ】図５Ｆは、製造途中のマルチチップモジュールを側方から見た断面図である。
【図６】図６は、実施例１で説明したマルチチップモジュールを有するプリント配線基板ユニットの冷却構造の例を示す図である。
【図７】図７は、実施例１で説明したマルチチップモジュールを有するプリント配線基板ユニットの冷却構造の例を示す図である。
【図８】図８は、実施例１で説明したマルチチップモジュールを有するプリント配線基板ユニットの冷却構造の例を示す図である。
【図９】図９は、実施例１で説明したマルチチップモジュールを有するプリント配線基板ユニットの冷却構造の例を示す図である。
【図１０】図１０は、実施例１で説明したマルチチップモジュールを有するプリント配線基板ユニットの冷却構造の例を示す図である。
【図１１】図１１は、実験に用いるマルチチップモジュールの構成を示す図である。
【図１２】図１２は、パッケージ基板の反り具合の実験結果の例を示す図である。
【図１３】図１３は、ＣＰＵの中心部分のみにスティフナを実装したマルチチップモジュールを側方から見た断面図である。
【図１４】図１４は、部品を３次元実装したパッケージ基板を有するマルチチップモジュールの例を示す図である。
【図１５】図１５は、冷却効率を向上させたマルチチップモジュールの例を示す図である。
【発明を実施するための形態】
【００１５】
以下に、本発明にかかるマルチチップモジュール、プリント配線基板ユニット、マルチチップモジュールの製造方法およびプリント配線基板ユニットの製造方法の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。
【実施例１】
【００１６】
（側面図）
図１は、実施例１に係るマルチチップモジュールを側方から見た断面図である。図１に示すマルチチップモジュールは、パッケージ基板１０とＣＰＵ１１と積層メモリ１２と貫通電極１３と外部端子１５とスティフナ２０とを有して形成される。【００１７】
パッケージ基板１０は、コアを有さない薄型の高密度基板であり、演算素子であるＣＰＵ１１を搭載し、ＣＰＵ１１が搭載される面に、他の部品と接続する外部端子１５を有する。言い換えると、パッケージ基板１０は、ＣＰＵ１１と電気的に接続され、ＣＰＵ１１が接続される面に外部端子１５を有する。また、パッケージ基板１０は、ＣＰＵ１１と外部端子１５とを接続するワイヤ１６を内部に有している。【００１８】
ＣＰＵ１１は、演算処理を実行する半導体素子である。ＣＰＵ１１は、中心部付近で、パッケージ基板１０を挟むように、パッケージ基板１０を貫通する貫通電極１３を介して積層メモリ１２と電気的に接続される。このＣＰＵ１１は、パッケージ基板１０が外部端子１５を有する面に接続される。また、ＣＰＵ１１とパッケージ基板１０との間には、封止樹脂であるアンダーフィル剤３０が入れられる。また、ＣＰＵ１１は、パッケージ基板１０が有する外部端子１５とワイヤ１６で接続される。【００１９】
積層メモリ１２は、ＣＰＵ１１の中心部でＣＰＵ１１に対向して接続される、データを記憶保持する半導体素子である。積層メモリ１２は、ＣＰＵ１１との間でパッケージ基板１０を挟み、パッケージ基板１０を貫通する貫通電極１３を介してＣＰＵ１１と電気的に接続される。つまり、積層メモリ１２は、パッケージ基板１０が外部端子１５を有する面とは反対側の面に、言い換えると、ＣＰＵ１１が搭載される面とは反対側の面に、ＣＰＵ１１の中心部でＣＰＵ１１に対向して電気的に接続される。【００２０】
貫通電極１３は、電子部品である半導体の実装技術の１つであり、パッケージ基板１０内部を垂直に貫通する電極である。貫通電極１３は、従来ではワイヤ・ボンディングで行なわれていた上下のチップや素子同士を接続する。ここでは、貫通電極１３は、パッケージ基板１０に狭ピッチで設置され、パッケージ基板１０を貫通して、ＣＰＵ１１と積層メモリ１２とを電気的に接続する。【００２１】
外部端子１５は、ＣＰＵ１１と他の電子部品等を電気的に接続する端子であり、例えば、半田ボール、リード線もしくは電極パッドなどである。この外部端子１５は、パッケージ基板１０のＣＰＵ１１が設置される面に埋め込まれるなどして形成される。【００２２】
スティフナ２０は、パッケージ基板１０における外部端子１５を有する面とは反対側の面に、ＣＰＵ１１の外周部から中心部側の所定位置まで網羅するように配置されたステンレス鋼製や銅製の反りを防止する補強部品である。このスティフナ２０は、パッケージ基板１０において外部端子１５がない側の面、つまり、積層メモリ１２が接続される面に、耐熱性のあるエポキシ樹脂系接着剤等で接着される。そして、スティフナ２０は、パッケージ基板１０の端（エッジ）から積層メモリ１２付近までの面を網羅するように配置される。【００２３】
（上面図）
次に、図２を用いて、図１に示したマルチチップモジュールを上から見た図、言い換えると、ＣＰＵ１１が実装される側から見た図を説明する。図２は、実施例１に係るマルチチップモジュールを上方から見た断面図である。【００２４】
図２に示すように、図１に示したマルチチップモジュールを上方から見た場合、パッケージ基板１０の表面に、ＣＰＵ１１と外部端子１５とが形成される。なお、外部端子１５の数や配置例はあくまで例示であり、これに限定されるものではない。また、積層メモリ１２は、マルチチップモジュールを上方から見た場合には、自身と対向して接続されるＣＰＵ１１があるためにパッケージ基板１０の表面には現れない。なお、図２は、積層メモリ１２が４つある場合を図示しているがこれに限定されるものではない。【００２５】
（底面図）
次に、図３を用いて、図１に示したマルチチップモジュールを下から見た図、言い換えると、積層メモリ１２が実装される側から見た図を説明する。図３は、実施例１に係るマルチチップモジュールを底方から見た断面図である。【００２６】
図３に示すように、図１に示したマルチチップモジュールを底方から見た場合、スティフナ２０が、パッケージ基板１０の上下左右の全端から、ＣＰＵ１１が搭載される中心部の所定位置までを覆うように実装される。そして、ＣＰＵ１１の中心部には、積層メモリ１２が実装される。なお、図３は、図２と同様に、積層メモリ１２が４つある場合を図示しているがこれに限定されるものではない。【００２７】
（実施例１による効果）
実施例１によれば、ＣＰＵ１１の背面を積層メモリ１２で覆う必要がないので、ＣＰＵ１１の熱が積層メモリ１２に影響を与えることも少なく、積層メモリ１２の熱がＣＰＵ１１に与える影響も少ない。したがって、このように形成されたマルチチップモジュールは、冷却効率がよい。また、パッケージ基板１０の底面にはスティフナ２０が設置されるので、コアを有さない薄型の高密度なパッケージ基板を用いた場合でも、外部からの圧力によって基板が変形することを防止できる。したがって、このように形成されたマルチチップモジュールは、平坦度を維持することが可能である。【００２８】
また、実施例１によれば、ＣＰＵ１１と積層メモリ１２との近距離接続と、ＣＰＵ１１背面からの冷却、および薄型配線基板でも反りが小さく、ＣＰＵ１１にかかる応力も小さいパッケージが可能となり、試験など外力が加わるような取り扱いも可能となる。
【実施例２】
【００２９】
ところで、実施例１では、ＣＰＵ１１と積層メモリ１２とがパッケージ基板１０を貫通させた貫通電極１３で接続される例について説明したが、本願はこれに限定されるものではない。例えば、ＣＰＵ１１と積層メモリ１２とがパッケージ基板１０を挟むことなく、直接電気的に接続されてもよい。【００３０】
そこで、実施例２では、図４を用いて、ＣＰＵと積層メモリとが対向して直接接続されるマルチチップモジュールの例を説明する。図４は、ＣＰＵと積層メモリとが対向して直接接続されるマルチチップモジュールを側方から見た断面図である。【００３１】
図４に示すマルチチップモジュールは、実施例１と同様、パッケージ基板１０とＣＰＵ１１と積層メモリ１２と外部端子１５とスティフナ２０とを有して形成される。具体的には、パッケージ基板１０は、ＣＰＵ１１を搭載し、ＣＰＵ１１が搭載される面に、他の部品と接続する外部端子１５を有する。また、スティフナ２０についても、実施例１と同様、パッケージ基板１０が外部端子１５を有する面とは反対側の面に、ＣＰＵ１１の外周部から中心部側の所定位置まで網羅するように配置される。【００３２】
そして、実施例１と異なる点として、パッケージ基板１０は、ＣＰＵ１１と積層メモリ１２とが接続される位置、言い換えると、ＣＰＵ１１の中心部周辺がくり抜かれており、積層メモリ１２が実装できるスペースが確保されている。つまり、実施例１と異なる点は、ＣＰＵ１１と積層メモリ１２との間に、パッケージ基板１０を有していない点である。このため、ＣＰＵ１１と積層メモリ１２とは、貫通電極１３を用いることなく、接続端子等を介して電気的に直接接続される。【００３３】
このようにすることで、ＣＰＵ１１と積層メモリ１２とを最短距離で接続することができる。また、ＣＰＵ１１と積層メモリ１２とを最短距離で接続した場合であっても、ＣＰＵ１１のいずれかの面を積層メモリ１２で覆う必要がないので、冷却効率がよい。また、コアを有さない薄型の高密度なパッケージ基板を用いることができ、平坦度を維持することが可能である。また、貫通電極の必要ない配線基板も選択でき、低コスト化できる。
【実施例３】
【００３４】
次に、図５Ａ〜図５Ｆを用いて、実施例１で説明したマルチチップモジュールの製造工程を説明する。なお、ここで説明するマルチチップモジュールの製造工程は、所定の製造装置もしくは手作業にておこなわれるが、ここでは製造装置が実施する例について説明する。また、図５Ａ〜図５Ｆは、製造途中のマルチチップモジュールを側方から見た断面図である。【００３５】
図５Ａに示すように、製造装置は、一部分に貫通電極１３が集中配置された薄型の高密度なパッケージ基板１０の面のうち外部端子１５がある側の面に、ハンダ等を用いて、ＣＰＵ１１を接合する。このとき、ＣＰＵ１１と外部端子１５とがパッケージ基板１０内部のワイヤ１６によって接続される。【００３６】
続いて、図５Ｂに示すように、製造装置は、ＣＰＵ１１を実装したパッケージ基板１０とＣＰＵ１１との接合部分にアンダーフィル剤３０を投入する。この結果、パッケージ基板１０とＣＰＵ１１との接合が強化されて封止される。【００３７】
そして、図５Ｃに示すように、製造装置は、ＣＰＵ１１を実装したパッケージ基板１０が外部端子１５を有する面とは反対側の面に、ＣＰＵ１１の外周部から中心部側の所定位置まで網羅するようにスティフナ２０を実装する。言い換えると、製造装置は、パッケージ基板１０の端から積層メモリ１２付近までの面を網羅するようにスティフナ２０を実装する。このとき、製造装置は、パッケージ基板１０の面とスティフナ２０とを耐熱性のあるエポキシ樹脂系接着剤等で接着する。【００３８】
続いて、図５Ｄに示すように、製造装置は、スティフナ２０を実装したパッケージ基板１０をＣＰＵ１１と挟んでＣＰＵ１１と対向するように、ハンダ等を用いて、積層メモリ１２を接合する。具体的には、製造装置は、ＣＰＵ１１が接続される貫通電極１３それぞれに接続されるように、積層メモリ１２を実装する。つまり、製造装置は、パッケージ基板１０を貫通する貫通電極１３の両端に、ＣＰＵ１１と積層メモリ１２とが接続されるように実装する。【００３９】
そして、図５Ｅに示すように、製造装置は、ＣＰＵ１１とスティフナ２０と積層メモリ１２とを実装したパッケージ基板１０における外部端子１５に所定のＢＧＡ１４を実装する。その後、図５Ｆに示すように、製造装置は、パッケージ基板１０に実装したＢＧＡ１４とマザーボード５０とを接続する。この結果、実施例１で説明したマルチチップモジュールを製造することができるとともに、当該マルチチップモジュールを有するプリント配線基板ユニットを製造することができる。
【実施例４】
【００４０】
次に、図６〜図１０を用いて、実施例１で説明したマルチチップモジュールをマザーボードに接続した状態で、効率的に冷却できる冷却構造を説明する。図６〜図１０は、実施例１で説明したマルチチップモジュールを有するプリント配線基板ユニットの冷却構造の例を示す図である。【００４１】
図６では、図５Ｆに示したプリント配線基板ユニットの冷却構造を説明する。図６に示すプリント配線基板ユニット２００は、図５Ａ〜図５Ｆによって生成されるプリント配線基板ユニットと同一なので、ここでは詳細な説明は省略する。図６には、プリント配線基板ユニット２００にヒートシンクを実装し、ヒートシンクを介して放熱することで冷却する構造を図示している。ここでは、プリント配線基板ユニット２００のマザーボード５０とヒートシンク７０とを耐熱性のあるエポキシ樹脂系接着剤８０等で接着する。また、プリント配線基板ユニット２００のＣＰＵ１１とヒートシンク７０と間には、高熱伝導性シート（ＴＩＭ）６０が実装される。この結果、ＣＰＵ１１から発生する熱は、ＴＩＭ６０を介してヒートシンク７０に到達し、ヒートシンク７０を介して放熱される。したがって、効率的な冷却を実施することができる。【００４２】
次に、図７に示すプリント配線基板ユニット２００は、ＴＩＭ６０、ヒートシンク７０など図６と同様の構成を有しているが、図６とは、プリント配線基板ユニット２００のマザーボード５０とヒートシンク７０との接続手法が異なる。図６の場合、プリント配線基板ユニット２００のマザーボード５０とヒートシンク７０とをエポキシ樹脂系接着剤８０等で接着していたが、図７では、ビス９０などを用いて接続する。この結果、プリント配線基板ユニット２００とヒートシンク７０との間に隙間がなくなり、より効率的な冷却を実施することができる。なお、ビス９０以外にも、例えばネジなどの接合器具で接合してもよい。【００４３】
図８は、図７と同様に、プリント配線基板ユニット２００とヒートシンク７１とをビス９０で接続した図である。図７と異なる点は、ヒートシンク７１は、その内部にヒートパイプを有している点である。ヒートシンク７１は、ヒートパイプ内に代替フロンなどの揮発性の作業液を封入する。この結果、プリント配線基板ユニット２００から発生した熱をヒートパイプ内で冷却することができるので、より効率的な冷却を実施することができる。なお、ヒートシンク７１が内部に有するのは、ヒートパイプに限定されるものではなく、マイクロチャネルや熱交換器等であってもよい。【００４４】
そして、図９は、図８と同様のヒートシンク７１をプリント配線基板ユニット２００に接合した場合の例であるが、図８とは、図８においてスティフナ２０が実装される箇所にもヒートシンク７２を実装し、バネ１００によるバネ荷重によって接合する点が異なる。スティフナ２０に変わって実装されるヒートシンク７２は、スティフナ２０と同様に反りを防止する補強部品としても機能し、パッケージ基板１０からの熱を放熱する放熱器としても機能する。また、図９では、バネ荷重によって接合されるため、パッケージ基板１０の外部端子１５と接続されるＢＧＡ１４に変わって、マザーボード５０とコネクタによって圧接される。なお、図９は、図８等と同様にスティフナ２０を有していてもよく、その場合、図９のヒートシンク７２は、スティフナ２０を覆うように実装すればよい。【００４５】
ところで、図６〜図９は、プリント配線基板ユニット２００の形に合わせてヒートシンクを生成した場合の例である。具体的には、プリント配線基板ユニット２００にマザーボード５０にも、ＣＰＵ１１にも接することができるように、凸部を有するヒートシンクを生成した場合の例である。ところが、このようにヒートシンク以外にも効率的な冷却を実施することができる冷却構造の例を示す。【００４６】
図１０に示すように、ヒートシンク７５は、マザーボード５０とは接することができるが、ＣＰＵ１１とは接することができない。この場合、ＣＰＵ１１とヒートシンク７５とがヒートスプッレダー６５を介して接続する。さらに、冷却効率を上げるためには、ＣＰＵ１１とヒートスプッレダー６５との間にＴＩＭ６０を設け、ヒートシンク７５とヒートスプッレダー６５との間にＴＩＭ６０を設けるようにする。このようにすることで、ＣＰＵ１１等から発せられた熱がヒートスプッレダー６５およびヒートシンク７５に流れやすくなり、冷却効率を上げることができる。
【実施例５】
【００４７】
次に、図１１と図１２とを用いて、スティフナ２０を実装した有用性についての実験例を説明する。図１１は、実験に用いるマルチチップモジュールの構成を示す図である。図１１に示すように、ここでは一例として、パッケージ基板の外形が４０ｍｍ、ＣＰＵサイズが２０ｍｍ、スティフナ未配置領域がＬｍｍとして説明する。また、スティフナの厚さは、１ｍｍとする。【００４８】
この実験では、スティフナの位置を変えて、図１１のマルチチップモジュールをＬＳＩとして実装した場合のＬＳＩ最大主応力（ＭＰａ）の変化によってパッケージ基板１０がどのくらい反ったかを実験し、その結果を図１２に示した。図１２は、パッケージ基板の反り具合の実験結果の例を示す図である。図１２では、スティフナ未配置領域（１辺の長さ）＝Ｌｍｍを横軸、図１１のマルチチップモジュールをＬＳＩとして実装した場合の最大主応力を左縦軸、パッケージ基板の反り（ｍｍ／４０ｍｍ）を右縦軸に表した。【００４９】
図１２に示すように、スティフナの未配置領域が４０ｍｍ、言い換えると、スティフナを実装しない場合、パッケージ基板が０．５ｍｍ反っていることがわかる。また、スティフナの未配置領域が２０ｍｍを超えると、ＬＳＩ最大主応力が急激に増加し、パッケージ基板の反りも増加する。つまり、ＣＰＵの外周部よりも外側（パッケージ基板の端側）だけスティフナを実装した場合には、パッケージ基板の反りを防止できるとは言い難い。ところが、スティフナの未配置領域が２０ｍｍより小さくなると、つまり、ＣＰＵの外周部から中心部までスティフナを実装した場合には、パッケージ基板の反りを防止できることがわかる。
【実施例６】
【００５０】
さて、これまで本発明の実施例について説明したが、本発明は上述した実施例以外にも、種々の異なる形態にて実施されてよいものである。そこで、以下に異なる実施例を説明する。【００５１】
（スティフナの実装位置）
本願の開示するマルチチップモジュールのスティフナは、必ずしも実施例１や２のように実装される必要はない。例えば、図１３に示すように、ＣＰＵの中心側のみにスティフナを実装してもよい。つまり、ＣＰＵの外周側からパッケージ基板の端まではスティフナは実装されない。このようにスティフナを実装した場合、実施例１や２に比べて、パッケージ基板の強度が弱いために反りを防止できる度合いを小さい。言い換えると、実施例１や２の方が反り強固に防止できる。しかし、図１３のようにスティフナを実装した場合でも、従来に比べれば、十分に反りを防止できるとともに冷却効率もよい。なお、図１３は、ＣＰＵの中心部分のみにスティフナを実装したマルチチップモジュールを側方から見た断面図である。【００５２】
（半導体素子）
上記実施例では、演算素子と記憶素子とを対向して接続する例について説明したが、これに限定されるものではない。開示の技術は、目的を達成するため、ＬＳＩ（Large  Scale  Integration）、インターポーザ、マザーボード、半導体素子一般、パッケージ基板一般、中継基板一般、回路基板一般に広く適用可能である。
【符号の説明】
【００５３】
１０  パッケージ基板
１１  ＣＰＵ
１２  積層メモリ
１３  貫通電極
１４  ＢＧＡ
１５  外部端子
１６  ワイヤ
２０  スティフナ
３０  アンダーフィル剤
５０  マザーボード
６０  ＴＩＭ
７０、７１、７２、７５  ヒートシンク
８０  エポキシ樹脂系接着剤
９０  ビス
１００  バネ
２００  プリント配線基板ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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