(57)【要約】  半導体集積回路（１０２）は、第１の電圧と第２の電圧との間に直列接続された第１のトランジスタ（１２１）および第２のトランジスタ（１２２）と、第１のトランジスタを制御する第１のインバータ（１２３）と、第２のトランジスタを制御する第２のインバータ（１２８）と、電流源（１２６，１３１）と、を備え、電流源は、第１および第２のインバータのうち、少なくとも一方のインバータに直列接続されている。
2011067902.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧と第２の電圧との間に直列接続された第１のトランジスタおよび第２のトランジスタと、
前記第１のトランジスタを制御する第１のインバータと、
前記第２のトランジスタを制御する第２のインバータと、
電流源と、を備え、
前記電流源は、前記第１および前記第２のインバータのうち、少なくとも一方のインバータに直列接続されていることを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記電流源は、定電圧が印加される定電流源であることを特徴とする半導体集積回路。
【請求項３】
請求項１において、
前記電流源は、クロック信号に応じて電流値を制御することを特徴とする半導体集積回路。
【請求項４】
請求項１乃至３のうちいずれか１項において、
前記第２のインバータには、第３の電圧が供給されていることを特徴とする半導体集積回路。
【請求項５】
請求項１乃至４のうちいずれか１項において、
前記電流源は、複数の電流値を切替える電流源であることを特徴とする半導体集積回路。
【請求項６】
第１の電圧と出力端子との間に備えられた第１のトランジスタと、
前記出力端子と第２の電圧との間に備えられた第２のトランジスタと、
前記第１のトランジスタのゲートに接続された第１のインバータと、
前記第２のトランジスタのゲートに接続された第２のインバータと、を備え、
更に、
前記第１のインバータと前記第２の電圧との間に設けられた第１の電流源または、前記第１の電圧と前記第２のインバータとの間に設けられた第２の電流源のうち少なくとも１つの電流源を備えていることを特徴とする半導体集積回路。
【請求項７】
第１の電圧と出力端子との間に備えられた第１のトランジスタと、
前記出力端子と第２の電圧との間に備えられた第２のトランジスタと、
前記第１のトランジスタのゲートに接続された第１のインバータと、
前記第２のトランジスタのゲートに接続された第２のインバータと、を備え、
更に、
前記第１のインバータと前記第２の電圧との間に設けられた第１の電流源または、第３の電圧と前記第２のインバータとの間に設けられた第２の電流源のうち少なくとも１つの電流源を備えていることを特徴とする半導体集積回路。
【請求項８】
請求項６および７のうちいずれか１項において、
前記第１および第２の電流源のうち少なくとも１つの電流源は定電圧が印加されて制御されることを特徴とする半導体集積回路。
【請求項９】
請求項６および７のうちいずれか１項において、
前記第１および第２の電流源の両方を備え、
前記第１の電流源は、前記第２のインバータに入力される第１のクロック信号によって制御され、
前記第２の電流源は、前記第１のインバータに入力される第２のクロック信号によって制御されることを特徴とする半導体集積回路。
【請求項１０】
請求項１乃至９のうちいずれか１項において、
前記半導体集積回路はさらに、レジスタを備える制御回路を備え、
前記レジスタに設定された値に応じて、前記電流源の電流値を設定することを特徴とする半導体集積回路。
【請求項１１】
請求項９において、
前記半導体集積回路はさらに、レジスタを備える制御回路を備え、
前記制御回路は、前記レジスタに設定された値に応じて、前記第１および第２の電流源の電流値と前記第１および第２のクロック信号の周波数のそれぞれを設定することを特徴とする半導体集積回路。
【請求項１２】
請求項１乃至９のうちいずれか１項において、
前記電流源は、外部電源電圧の電圧レベルを検知する電圧検知回路の出力信号に応じて電流値を設定することを特徴とする半導体集積回路。
【請求項１３】
請求項９において、
外部電源電圧の電圧レベルを検知する電圧検知回路の出力信号に応じて、前記第１および第２のクロック信号の周波数を設定する制御回路を備え、
前記第１および第２の電流源は、前記電圧検知回路の出力信号に応じて電流値を設定することを特徴とする半導体集積回路。
【請求項１４】
請求項１乃至１３のうちいずれか１項の半導体集積回路と、
一端が前記半導体集積回路に接続された昇圧容量とを備えたことを特徴とする昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波ノイズ低減を目的としたドライバ回路に関するものであり、特に昇圧回路等に使用可能である。
【背景技術】
【０００２】
近年、不揮発性記憶装置であるフラッシュメモリにおいては、単一電源電圧、低い電源電圧、あるいは低い電源電圧から高い電源電圧範囲でのデータの読出し、データの書換えが要求されており、各動作を実施する際にオンチップで昇圧電圧、あるいは負昇圧電圧を供給する昇圧回路が必要とされている。一方で、フラッシュメモリを搭載する半導体装置においては、高周波ノイズに対するノイズ発生の低減、およびノイズ耐性の向上が求められるようになりつつある。【０００３】
一般に昇圧回路の昇圧電流能力ｉｐｐは、昇圧クロック周波数をｆｏｓｃ、昇圧容量をＣｐ、昇圧時の昇圧セルの前段と次段の電位差をＶＬとして、ｆｏｓｃ×Ｃｐ×ＶＬで表される。従来の昇圧回路では高い昇圧電流能力を得るために、昇圧容量を比較的高い昇圧クロック周波数に同期させてポンピングしている。そのため、電荷転送時間マージンを十分に確保して昇圧効率の低減を抑制するために、昇圧容量をポンピングするドライバ回路のトランジスタの電流能力を大きくしている。これにより、ドライバ回路の論理遷移時、短時間に比較的大きな電流が電源端子から昇圧容量方向へ、あるいは昇圧容量からグランド方向へ流れる。この比較的大きな電流量の変化率は、高周波ノイズとなって他の回路における動作マージンを減少させる。したがって、昇圧回路のドライバ回路によって発生する電源端子およびグランドでの電流量の変化率の低減は、他の回路の動作マージン確保のためにも必要な技術となりつつある。  【０００４】
昇圧回路のドライバ回路を流れる電流量の変化率を低減するものとして、昇圧回路のドライバ回路のＰｃｈおよびＮｃｈトランジスタのゲートに、互いに異なるサイズのインバータ回路の出力を印加するものがある（例えば、特許文献１参照）。これによると、各インバータ回路のサイズを適切に設定することでＰｃｈおよびＮｃｈトランジスタが非導通状態から導通状態に遷移する際の時間を緩やかにすることができる。その結果、ドライバ回路を流れる電流量の変化率が小さくなって高周波ノイズを低減することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１７１７４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の昇圧回路は、ドライバ回路の出力電圧の立ち上がり時間および立ち下り時間をドライバ回路のＰｃｈトランジスタ、Ｎｃｈトランジスタのゲートに接続されたそれぞれのインバータ回路の電流能力を調整することで行っている。ここで、インバータ回路の出力電圧の立ち上がり時間は、インバータ回路の出力負荷容量をＣ、インバータ回路のＰｃｈトランジスタの利得係数をβｐ、電源電圧をＶｄｄとすると、およそ（３．８５×Ｃ）／（βｐ×Ｖｄｄ）、立ち下がり時間は、インバータ回路のＮｃｈトランジスタの利得係数をβｎとすると、およそ（３．８５×Ｃ）／（βｎ×Ｖｄｄ）で表される。【０００７】
上述した式より、電源電圧（インバータのスイング電圧）が高くなると、インバータ回路の立ち上がり時間および立ち下り時間は短くなる。したがって、電源電圧が高くなるに従って、それぞれのインバータ回路によって制御されているドライバ回路のＰｃｈトランジスタおよびＮｃｈトランジスタの遷移時間は短くなり、高周波ノイズが大きくなるおそれがある。【０００８】
かかる点に鑑みて、本発明は、高周波ノイズを抑制することができる昇圧回路を提供することを課題とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため本発明によって次のような解決手段を講じた。例えば、半導体集積回路は、第１の電圧と第２の電圧との間に直列接続された第１のトランジスタおよび第２のトランジスタと、第１のトランジスタを制御する第１のインバータと、第２のトランジスタを制御する第２のインバータと、電流源と、を備えている。そして、電流源は、第１および第２のインバータのうち、少なくとも一方のインバータに直列接続されている。【００１０】
これによると、第１および第２のインバータのうち少なくとも一方のインバータの出力ノードの電荷量は電流源の電流量に応じて調整される。したがって、電流源の電流量に応じて、電流源が接続されているインバータの出力電圧を変化させることができるため、電流源の電流量に応じた時間で、そのインバータによって制御されるトランジスタの導通状態および非導通状態を切り替えることができる。【００１１】
好ましくは、上記電流源は、定電圧が印加される定電流源である。これによると、定電流源が接続されているインバータの出力ノードの電荷量が一定の割合で変化するため、そのインバータによって制御されるトランジスタの導通状態および非導通状態を徐々に切り替えることができる。ここで、定電圧とは、第１の電圧に対して電圧変動が小さい電圧であれば良く、図示はしないが、参照電圧発生回路またはレギュレータ回路等の出力電圧を用いることで実現することができる。【００１２】
また、好ましくは、電流源は、複数の電流値を切替える電流源である。これによると、電流源が接続されているインバータに制御されるトランジスタの導通状態および非導通状態の切り替えに要する時間を電流値に応じて調整することができる。
【発明の効果】
【００１３】
本発明によると、高周波ノイズを抑制しつつ、他の回路の動作マージンを十分に確保することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、第１の実施形態に係る昇圧回路の構成図である。
【図２】図２は、第１の実施形態に係る電圧生成回路の構成図である。
【図３】図３は、第１の実施形態に係る半導体集積回路の構成図である。
【図４】図４は、第１の実施形態に係る昇圧回路のタイミングチャートである。
【図５】図５は、第２の実施形態に係る昇圧回路の構成図である。
【図６】図６は、第２の実施形態に係る半導体集積回路の構成図である。
【図７】図７は、第２の実施形態に係る昇圧回路のタイミングチャートである。
【図８】図８は、第３の実施形態に係る半導体集積回路の構成図である。
【図９】図９は、第３の実施形態に係る昇圧回路のタイミングチャートである。
【図１０】図１０は、第３の実施形態の変形例に係る電流源の構成図である。
【図１１】図１１は、第３の実施形態の変形例に係る電流源の構成図である。
【図１２】図１２は、第３の実施形態の変形例に係る電流源の別の構成図である。
【図１３】図１３は、第３の実施形態の変形例に係る電流源の別の構成図である。
【図１４】図１４は、第４の実施形態に係る半導体集積回路の構成図である。
【図１５】図１５は、第４の実施形態に係る電源電圧検知回路の構成図である。
【図１６】図１６は、第４の実施形態に係る電源電圧と電圧信号との関係を示すグラフである。
【図１７】図１７は、第４の実施形態に係る電源電圧、電圧信号および制御信号の関係図である。
【図１８】図１８は、第４の実施形態に係る半導体集積回路の別の構成図である。
【図１９】図１９は、第５の実施形態に係る半導体集積回路の構成図である。
【図２０】図２０は、第５の実施形態に係る電源電圧、電圧信号および制御信号の関係図である。
【図２１】図２１は、第５の実施形態に係るオシレータの構成図である。
【図２２】図２２は、第５の実施形態に係る半導体集積回路の別の構成図である。
【発明を実施するための形態】
【００１５】
＜第１の実施形態＞
−昇圧回路の構成−
図１は第１の実施形態に係る昇圧回路１００の構成を示す。ＣＴＳ１〜４は、前段から後段へ電荷を転送する電荷転送部、ＬＣＴは逆流防止部である。Ｃ１〜Ｃ４は各電荷転送部ＣＴＳ１〜４の後段側に備えられた昇圧容量である。１０１は例えば、チップ外部で生成された電源電圧依存の小さい定電圧Ｖｅｘから電源電圧基準の電圧Ｖｐとグランド基準の電圧Ｖｎを生成する電圧生成回路である。なお、電圧Ｖｅｘをチップ内部で生成してもよい。１０２は、昇圧容量Ｃ１，Ｃ３の一端に接続されたクロックバッファ回路である。クロックバッファ回路１０２は、電圧ＶｐとＶｎが印加され、クロック信号ＣＫＡに同期して、昇圧容量Ｃ１，Ｃ３をポンピングするためのクロック信号ＰＣＫＡを出力する。１０３は、昇圧容量Ｃ２，Ｃ４の一端に接続されたクロックバッファ回路である。クロックバッファ回路１０３は、クロックバッファ回路１０２と同様に構成され、クロック信号ＣＫＢに同期して、昇圧容量Ｃ２，Ｃ４をポンピングするためのクロック信号ＰＣＫＢを出力する。昇圧回路１００は、クロック信号ＣＫＡ，ＣＫＢに同期して動作することで、昇圧動作を行う。
【００１６】
−電圧生成回路の構成−
図２は、電圧生成回路１０１の一例である。１１０は定電圧である外部電源電圧Ｖｅｘがゲートに印加されるＮｃｈトランジスタである。１１１はＰｃｈトランジスタ１１２，１１３からなり、電圧Ｖｐを出力するカレントミラー回路である。１１４は電圧Ｖｎを出力するダイオード接続されたＮｃｈトランジスタである。
【００１７】
−クロックバッファ回路の構成−
図３はクロックバッファ回路１０２の一例である。１２０はＰｃｈトランジスタ１２１およびＮｃｈトランジスタ１２２からなるドライバ回路であり、昇圧容量Ｃ１，Ｃ３をポンピングするためのクロック信号ＰＣＫＡを出力する。１２３はＰｃｈトランジスタ１２４およびＮｃｈトランジスタ１２５からなるインバータ回路であり、クロック信号ＣＫＡに同期してＰｃｈトランジスタ１２１を電源電圧Ｖｄｄとグランドとの間で駆動する。１２６はＮｃｈトランジスタ１２５とグランドとの間に接続され、かつゲートにバイアス電圧として電圧Ｖｎが印加されたＮｃｈトランジスタ１２７からなる電流源である。なお、電流源１２６は、例えば、中間端子ｎａとＮｃｈトランジスタ１２５との間に接続されていてもよく、インバータ回路１２３に直列接続されていればよい。
【００１８】
ここで、インバータ回路１２３の中間端子ｎａが『Ｈ』から『Ｌ』に遷移する時間ｔａは、Ｐｃｈトランジスタ１２１のゲート容量と中間端子ｎａの寄生容量とＰｃｈトランジスタ１２４およびＮｃｈトランジスタ１２５のドレイン拡散容量とを含むインバータ回路１２３の負荷容量をＣａ、Ｎｃｈトランジスタ１２７のゲートに電圧Ｖｎを印加した際のドレイン電流をＩａとすると、Ｃａ×Ｖｄｄ／Ｉａで表される。負荷容量Ｃａと電流Ｉａは一定であるため、時間ｔａは電源電圧Ｖｄｄに比例する。
【００１９】
１２８はＰｃｈトランジスタ１２９とＮｃｈトランジスタ１３０からなるインバータ回路であり、クロック信号ＣＫＡに同期してＮｃｈトランジスタ１２２を電源電圧Ｖｄｄとグランドとの間で駆動する。１３１は電源電圧ＶｄｄとＰｃｈトランジスタ１２９との間に接続され、かつゲートにバイアス電圧として電圧Ｖｐが印加されたＰｃｈトランジスタ１３２からなる電流源である。なお、電流源１３１は、例えば、Ｐｃｈトランジスタ１２９と中間端子ｎｂとの間に接続されていてもよく、インバータ回路１２８に直列接続されていればよい。
【００２０】
ここで、インバータ回路１２８の中間端子ｎｂが『Ｌ』から『Ｈ』に遷移する時間ｔｂは、Ｎｃｈトランジスタ１２２のゲート容量と中間端子ｎｂの寄生容量とＰｃｈトランジスタ１２９およびＮｃｈトランジスタ１３０のドレイン拡散容量とを含むインバータ回路１２８の負荷容量をＣｂ、Ｐｃｈトランジスタ１３２のゲートに電圧Ｖｎを印加した際のドレイン電流をＩｂとすると、Ｃｂ×Ｖｄｄ／Ｉｂで表される。負荷容量Ｃｂと電流Ｉｂは一定であるため、時間ｔｂは電源電圧Ｖｄｄに比例する。
【００２１】
−動作−
次に、図４を参照しつつ昇圧回路１００の動作として、主にクロック信号ＣＫＡが入力されるクロックバッファ回路１０２の動作について説明する。なお、クロック信号ＣＫＡは、電源電位Ｖｄｄとグランドとの間でその振幅が変化するものとする。また、クロックバッファ回路１０３の動作はクロックバッファ回路１０２と同様であるため説明を省略する。
【００２２】
まず、時刻Ｔ１において、クロック信号ＣＫＡは『Ｌ』、中間端子ｎａ，ｎｂはともに『Ｈ』、クロック信号ＰＣＫＡは『Ｌ』である。ここで、図中の実線は、電源電圧ＶｄｄがＶｄ１の場合であり、図中の破線は、電源電圧ＶｄｄがＶｄ１よりも高いＶｄ２の場合を示す。また、定電圧Ｖｅｘは電源電圧Ｖｄｄにかかわらずほぼ一定の電圧Ｖｃｏｎｔである。電圧生成回路１０１は、Ｎｃｈトランジスタ１２７、およびＰｃｈトランジスタ１３２を定電流源として動作させるために、電圧Ｖｎを電圧依存のないＶαに保っている。また、電圧Ｖｐは電源電圧に依存しており、電源電圧ＶｄｄがＶｄ１のときはＶβ１、Ｖｄ２のときはＶβ２となる。
【００２３】
時刻Ｔ２になると、クロック信号ＣＫＡが『Ｌ』から『Ｈ』に遷移する。これにより、インバータ回路１２８の出力が論理遷移して中間端子ｎｂが『Ｌ』となり、Ｎｃｈトランジスタ１２２が導通状態から非導通状態に遷移する。ここで、Ｎｃｈトランジスタ１２２は、Ｐｃｈトランジスタ１２１が非導通状態から導通状態に遷移するよりも早く導通状態から非導通状態に遷移する。
【００２４】
インバータ回路１２３の出力がインバータ回路１２８の出力とほぼ同時に論理遷移し始め、電流源１２６を介して電流Ｉａが中間端子ｎａからグランドへ流れ始める。中間端子ｎａは、時間ｔａ１＝Ｃａ×Ｖｄｄ／Ｉａで徐々に『Ｈ』から『Ｌ』に遷移し、Ｐｃｈトランジスタ１２１が時間ｔｒ１で徐々に非導通状態から導通状態に遷移する。これによって、クロック信号ＰＣＫＡは『Ｌ』から『Ｈ』に緩やかに論理遷移し、昇圧容量Ｃ１，Ｃ３がポンピングされる。
【００２５】
なお、電源電圧ＶｄｄがＶｄ２のときは、中間端子ｎａが『Ｈ』から『Ｌ』に遷移する時間はｔａ２となり、Ｐｃｈトランジスタ１２１が非導通状態から導通状態に遷移する時間はｔｒ２となる。したがって、時間ｔａ１と時間ｔａ２との比は、上述した式より、ｔａ２／ｔａ１＝Ｖｄ２／Ｖｄ１となる。
【００２６】
このように、電流源１２６を設けてインバータ回路１２３の電流Ｉａを一定にし、中間端子ｎａの電荷を一定の電流量で引き抜くことで、中間端子ｎａの遷移時間を電源電圧Ｖｄｄに比例させることができる。従来構成では、電源電圧に反比例して遷移時間が短くなることからすると、中間端子ｎａが『Ｈ』から『Ｌ』に遷移する時間の本構成／従来構成比は『Ｖｄｄの２乗』に比例することとなる。本実施形態では、電源電圧Ｖｄｄが高くなった場合でも中間端子ｎａを緩やかに電圧遷移させることが可能である。これにより、Ｐｃｈトランジスタ１２１を非導通状態から導通状態に緩やかに電圧遷移させることが可能であり、従来構成に比べて高周波ノイズを低減することができる。
【００２７】
時刻Ｔ３では、クロック信号ＣＫＡは『Ｈ』、中間端子ｎａ，ｎｂはともに『Ｌ』、クロック信号ＰＣＫＡは『Ｈ』のままである。
【００２８】
時刻Ｔ４になると、クロック信号ＣＫＡが『Ｈ』から『Ｌ』に遷移する。これにより、インバータ回路１２３の出力が論理遷移して中間端子ｎａが『Ｈ』となり、Ｐｃｈトランジスタ１２１が導通状態から非導通状態に遷移する。ここで、Ｐｃｈトランジスタ１２１はＮｃｈトランジスタ１２２が非導通状態から導通状態に遷移するよりも早く導通状態から非導通状態に遷移する。
【００２９】
インバータ回路１２８の出力がインバータ回路１２３の出力とほぼ同時に論理遷移し始め、電流源１３１を介して電流Ｉｂが電源電圧から中間端子ｎｂへ流れ始める。中間端子ｎｂは、時間ｔｂ１＝Ｃｂ×Ｖｄｄ／Ｉｂで徐々に『Ｌ』から『Ｈ』に遷移し、Ｎｃｈトランジスタ１２２が時間ｔｆ１で徐々に非導通状態から導通状態に遷移する。これによって、クロック信号ＰＣＫＡは『Ｈ』から『Ｌ』に緩やかに論理遷移し、電荷転送部ＣＴＳ１，３より電荷が外部に転送される。
【００３０】
なお、電源電圧ＶｄｄがＶｄ２のときは、中間端子ｎｂが『Ｌ』から『Ｈ』に遷移する時間はｔｂ２となり、Ｎｃｈトランジスタ１２２が非導通状態から導通状態に遷移する時間はｔｆ２となる。時間ｔｂ１と時間ｔｂ２の比は、上述した式より、ｔｂ２／ｔｂ１＝Ｖｄ２／Ｖｄ１となる。
【００３１】
このように、電流源１３１を設けてインバータ回路１２８の電流Ｉｂを一定にし、中間端子ｎｂの電荷を一定の電流量で充電することで、中間端子ｎｂの遷移時間を電源電圧Ｖｄｄに比例させることができる。従来構成では、電源電圧に反比例して遷移時間が短くなることからすると、中間端子ｎｂが『Ｌ』から『Ｈ』に遷移する時間の本構成／従来構成比は『Ｖｄｄの２乗』に比例することとなり、本実施形態では、電源電圧Ｖｄｄが高くなった場合でも中間端子ｎｂを緩やかに電圧遷移させることが可能である。これより、Ｎｃｈトランジスタ１２２を非導通状態から導通状態に緩やかに電圧遷移させることが可能であり、従来構成に比べて高周波ノイズを低減することができる。時刻Ｔ５以降同様の動作が繰り返されることで、繰り返し昇圧動作が行われる。
【００３２】
−効果−
以上のように、本実施形態では、Ｐｃｈトランジスタ１２１を制御するインバータ回路１２３に対しては『Ｈ』から『Ｌ』に論理遷移する際に、電流源１２６によって電流制限が行われ、Ｎｃｈトランジスタ１２２を制御するインバータ回路１２８に対しては『Ｌ』から『Ｈ』に論理遷移する際に、電流源１３１によって電流制限が行われる。これによって、電源電圧Ｖｄｄが高くなった場合でも高周波ノイズが増大することを抑制することが可能となる。さらにＰｃｈトランジスタ１２１およびＮｃｈトランジスタ１２２のそれぞれの論理遷移タイミングを容易に制御できるため、ドライバ回路１２０の出力が論理遷移する際に発生する貫通電流を抑制することができる。
【００３３】
なお、電荷転送部ＣＴＳ１〜４および逆流防止部ＬＣＴの構成は、これに限らなくてもよい。例えば、米国特許第４２１４１７４号明細書、同第７０２３２６０Ｂ２号明細書に示す構成でもよく、それぞれのクロックバッファ回路として図３の構成を用いることで同様の効果を得ることができる。
【００３４】
また、定電圧Ｖｅｘの電圧特性としては、電源電圧Ｖｄｄの電圧変化量よりも小さければよく、必ずしも一定でなくてもよい。また、電圧Ｖｐや電圧Ｖｎを、昇圧回路１００以外の回路で生成してもよい。
【００３５】
また、電流源１２６および電流源１３１のうちいずれか１つを省略してもよい。
【００３６】
＜第２の実施形態＞
−昇圧回路の構成−
図５は、第２の実施形態に係る昇圧回路２００の構成図である。図１に示した昇圧回路１００との相違は、電圧生成回路１０１を削除し、クロックバッファ回路１０２，１０３をそれぞれクロックバッファ回路２０１，２０２に変更した点である。以下、第１の実施形態との相違点について説明する。
【００３７】
−クロックバッファ回路の構成−
図６は、本実施形態に係るクロックバッファ回路２０１の構成図である。なお、クロックバッファ回路２０２はクロックバッファ回路２０１と同様の構成であるため、クロックバッファ回路２０２の構成についての説明を省略し、クロックバッファ回路２０１の構成について説明する。
【００３８】
図３のクロックバッファ回路１０２との違いは、電流源１３１を削除し、電流源１２６のＮｃｈトランジスタ１２７のゲートおよびインバータ回路１２８のＰｃｈトランジスタ１２９のソースにそれぞれ例えば外部電源電圧から定電圧Ｖｅｘを印加し、インバータ回路１２８を定電圧Ｖｅｘとグランドとの間で駆動している点である。
【００３９】
−動作−
次に、図７を参照しつつ、クロックバッファ回路２０１の動作について説明する。まず、時刻Ｔ１において、クロック信号ＣＫＡは『Ｌ』、中間端子ｎａはＶｄｄであり論理値は『Ｈ』、中間端子ｎｂはＶｅｘであり論理値は『Ｈ』、クロック信号ＰＣＫＡは『Ｌ』である。
【００４０】
定電圧Ｖｅｘは電源電圧Ｖｄｄにかかわらず一定電圧Ｖｃｏｎｔである。中間端子ｎａは、インバータ回路１２３の出力によって電源電圧Ｖｄｄ（論理値『Ｈ』）とグランド（論理値『Ｌ』）との間で遷移し、中間端子ｎｂは、インバータ回路１２８によって定電圧Ｖｅｘ（論理値『Ｈ』）とグランド（論理値『Ｌ』）との間で遷移する。
【００４１】
時刻Ｔ２になると、クロック信号ＣＫＡが『Ｌ』から『Ｈ』に遷移する。これにより、中間端子ｎｂが『Ｌ』となり、Ｎｃｈトランジスタ１２２が導通状態から非導通状態に遷移する。
【００４２】
また、電流源１２６を介して電流Ｉａが中間端子ｎａからグランドへ流れ始める。中間端子ｎａは時間ｔａ１＝Ｃａ×Ｖｄｄ／Ｉａで徐々に『Ｈ』から『Ｌ』に遷移し、Ｐｃｈトランジスタ１２１が時間ｔｒ１で徐々に非導通状態から導通状態に遷移する。これによって、クロック信号ＰＣＫＡは『Ｌ』から『Ｈ』に緩やかに論理遷移し、昇圧容量Ｃ１，Ｃ３がポンピングされる。
【００４３】
時刻Ｔ４になると、クロック信号ＣＫＡが『Ｈ』から『Ｌ』に遷移する。これにより、中間端子ｎａが『Ｈ』となり、Ｐｃｈトランジスタ１２１が導通状態から非導通状態に遷移する。
【００４４】
また、電流Ｉｂが定電圧Ｖｅｘから中間端子ｎｂへ流れ始める。中間端子ｎｂは時間ｔｂ１＝Ｃｂ×Ｖｅｘ／Ｉｂで『Ｌ』から『Ｈ』に遷移する。Ｎｃｈトランジスタ１２２のゲートには電源電圧Ｖｄｄとは関係なく定電圧Ｖｅｘが印加されるため、Ｎｃｈトランジスタ１２２は定電流源として動作し、時間ｔｆ１で徐々に非導通状態から導通状態に遷移する。これによって、クロック信号ＰＣＫＡは『Ｈ』から『Ｌ』に緩やかに論理遷移する。
【００４５】
ここで、インバータ回路１２８を定電圧Ｖｅｘとグランドとの間で駆動することで、中間端子ｎｂが『Ｈ』のときにはＮｃｈトランジスタ１２２のゲートに定電圧Ｖｅｘが印加されることになる。すなわち、中間端子ｎｂが『Ｈ』のとき、Ｎｃｈトランジスタ１２２は、電流源１２６のＮｃｈトランジスタ１２７と同じ状態で動作することになるため、Ｎｃｈトランジスタ１２２を定電流源として駆動することが可能となる。したがって、クロック信号ＰＣＫＡを『Ｈ』から『Ｌ』に遷移時間ｔｆ１で遷移させることが可能となる。Ｎｃｈトランジスタ１２２が定電流源として動作することから、電源電圧が高くなった場合でもクロック信号ＰＣＫＡを緩やかに電圧遷移させることが可能であり、従来構成に比べて高周波ノイズを低減できる効果が期待できる。
【００４６】
＜効果＞
以上のように、本実施形態ではインバータ回路１２８を定電圧Ｖｅｘで駆動することで、特にクロック信号ＰＣＫＡ，ＰＣＫＢが『Ｈ』から『Ｌ』に遷移する際に、高周波ノイズが増大することを抑制することが可能となる。また、本実施形態に係るクロックバッファ回路２０１は、図３のクロックバッファ回路１０２よりも素子数が少なくて済むため、回路面積を縮小することができる。また、定電圧Ｖｅｘによって駆動されるインバータ回路１２８は、電源電圧Ｖｄｄによって駆動されるインバータ回路１２３よりも低い耐圧（酸化膜厚が薄い）のトランジスタを用いて構成することが可能であるため、さらに回路面積の縮小が可能である。
【００４７】
なお、電流源１２６であるＮｃｈトランジスタ１２７のゲートおよびインバータ回路１２８のＰｃｈトランジスタ１２９のソースには、異なる電圧を印加してもよい。例えば、Ｎｃｈトランジスタ１２７のゲートには他の参照電圧Ｖｒｅｆを印加し、Ｐｃｈトランジスタ１２９のソースには定電圧Ｖｅｘを印加するようにしても、本実施形態と同様の効果が期待できる。
【００４８】
＜第３の実施形態＞
図８は、第３の実施形態に係るクロックバッファ回路２０１Ａの構成図である。以下、第２の実施形態との相違点について説明する。
【００４９】
−クロックバッファ回路の構成−
クロックバッファ回路２０１Ａにおいて、電流源１２６のＮｃｈトランジスタ１２７のゲートが中間端子ｎｄに接続され、電流源１３１がインバータ回路１２８のソース電流経路に直列接続されている。そして、電流源１３１のＰｃｈトランジスタ１３２のゲートが中間端子ｎｃに接続されている。また、中間端子ｎｄは定電圧Ｖｅｘとグランドとの間で動作するインバータ回路３１１に接続され、中間端子ｎｃは電源電圧Ｖｄｄとグランドとの間で動作するインバータ回路３１０に接続されている。
【００５０】
インバータ回路３１２は、クロック信号ＣＫＡに同期して電源電圧Ｖｄｄとグランドとの間で動作し、中間端子ｎｅを介してインバータ回路３１０，３１１を制御する。すなわち、インバータ回路３１０，３１２およびインバータ回路３１１，３１２はそれぞれバッファ回路を構成している。なお、クロック信号ＣＫＢが入力されるクロックバッファ回路の構成は、クロックバッファ回路２０１Ａと同様であるため説明を省略する。
【００５１】
−動作−
次に、図９を参照しつつ、クロックバッファ回路２０１Ａの動作について説明する。まず、時刻Ｔ１において、クロック信号ＣＫＡは『Ｌ』、中間端子ｎｅは『Ｈ』、中間端子ｎｃ，ｎｄはともに『Ｌ』、中間端子ｎａ，ｎｂはともに『Ｈ』、クロック信号ＰＣＫＡは『Ｌ』である。中間端子ｎａは、電源電圧Ｖｄｄ（論理値『Ｈ』）とグランドとの間（論理値『Ｌ』）で遷移する。同様に中間端子ｎｅ，ｎｃも電源電圧Ｖｄｄ（論理値『Ｈ』）とグランドとの間（論理値『Ｌ』）で遷移する。中間端子ｎｂは、定電圧Ｖｅｘ（論理値『Ｈ』）とグランドとの間（論理値『Ｌ』）で遷移する。同様に中間端子ｎｄも定電圧Ｖｅｘ（論理値『Ｈ』）とグランドとの間（論理値『Ｌ』）で遷移する。
【００５２】
時刻Ｔ２になると、クロック信号ＣＫＡが『Ｌ』から『Ｈ』に遷移する。これにより、インバータ回路３１２の出力が『Ｈ』から『Ｌ』に遷移し、インバータ回路３１０，３１１の出力がそれぞれ『Ｌ』から『Ｈ』に遷移する。すると、中間端子ｎｂが『Ｌ』となり、Ｎｃｈトランジスタ１２２が導通状態から非導通状態に遷移する。
【００５３】
また、インバータ回路１２３の出力およびインバータ回路３１１の出力が論理遷移することで、電流源１２６を介して電流Ｉａが中間端子ｎａからグランドへ流れ始める。中間端子ｎａは時間ｔａ１で徐々に『Ｈ』から『Ｌ』に遷移し、Ｐｃｈトランジスタ１２１が時間ｔｒ１で徐々に非導通状態から導通状態に遷移する。これによって、クロック信号ＰＣＫＡは『Ｌ』から『Ｈ』に緩やかに論理遷移する。
【００５４】
このように、電流源１２６をインバータ回路３１１によって制御することで、インバータ回路３１０，３１１の特性の違い、および中間端子ｎｃ、ｎｄの電圧振幅の違いによって生じた中間端子ｎｃ、ｎｄの遷移時間の差を起因とする、Ｐｃｈトランジスタ１２１およびＮｃｈトランジスタ１２２を介した貫通電流を抑制することができる。
【００５５】
時刻Ｔ４になると、クロック信号ＣＫＡが『Ｈ』から『Ｌ』に遷移する。これにより、インバータ回路３１２の出力が『Ｌ』から『Ｈ』に遷移し、インバータ回路３１０，３１１の出力がそれぞれ『Ｈ』から『Ｌ』に遷移する。すると、インバータ回路１２３の出力が論理遷移して中間端子ｎａが『Ｈ』となり、Ｐｃｈトランジスタ１２１が導通状態から非導通状態に遷移する。
【００５６】
また、インバータ回路１２８の出力およびインバータ回路３１０の出力が論理遷移することで、電流Ｉｂが定電圧Ｖｅｘから中間端子ｎｂへ流れ始め、中間端子ｎｂは『Ｌ』から『Ｈ』に遷移する。Ｎｃｈトランジスタ１２２のゲートには電源電圧Ｖｄｄとは関係なく、定電圧Ｖｅｘが印加されるため、Ｎｃｈトランジスタ１２２は定電流源として動作することとなる。したがって、Ｎｃｈトランジスタ１２２は時間ｔｆ１で徐々に非導通状態から導通状態へと遷移する。これによって、クロック信号ＰＣＫＡは『Ｈ』から『Ｌ』に緩やかに論理遷移する。
【００５７】
このように、電流源１３１をインバータ回路３１０によって制御することで、インバータ回路３１０，３１１の特性の違い、および中間端子ｎｃ，ｎｄの電圧振幅の違いによって生じた中間端子ｎｃ，ｎｄの遷移時間の差を起因とする、Ｐｃｈトランジスタ１２１およびＮｃｈトランジスタ１２２を介した貫通電流を抑制することができる。
【００５８】
また、電源電圧Ｖｄｄよりも低い電圧である定電圧Ｖｅｘで駆動されるインバータ回路１２８，３１１に対して、インバータ回路３１０と特性の異なる酸化膜厚が薄く、レイアウト面積の小さいトランジスタを使用することが可能となる。
【００５９】
−第３の実施形態の変形例−
図１０は、第３の実施形態に係る電流源１２６の変形例であり、図１１は、電流源１３１の変形例である。電流源１２６Ａは制御信号Ｓｉｇｔｐｐ［２：１］に応じてドレイン電流量を切替可能に構成され、電流源１３１Ａは、制御信号Ｓｉｇｔｐｐ［２：１］の反転信号である信号ｎＳｉｇｔｐｐ［２：１］に応じてドレイン電流量を切替可能に構成されている。
【００６０】
具体的に、４００，４０１は電流Ｉａの電流量を調整するＮｃｈトランジスタである。４０２，４０３は制御信号Ｓｉｇｔｐｐ［２：１］の組合せに応じてＮｃｈトランジスタ４００と４０１とを非導通状態にするＮｃｈトランジスタである。４０４，４０５は制御信号Ｓｉｇｔｐｐ［２：１］が『Ｌ』の時に導通状態となるトランスファーゲートである。
【００６１】
４０６，４０７は電流Ｉｂを調整するＰｃｈトランジスタである。４０８，４０９は信号ｎＳｉｇｔｐｐ［２：１］の組合せに応じてＰｃｈトランジスタ４０６，４０７を非導通状態にするＰｃｈトランジスタである。４１０，４１１は信号ｎＳｉｇｔｐｐ［２：１］が『Ｈ』の時に導通状態となるトランスファーゲートである。
【００６２】
これらにより、制御信号Ｓｉｇｔｐｐ［２：１］の論理値を組み合わせることで、電流源１２６Ａ，１３１Ａで電流Ｉａ，Ｉｂの電流量をそれぞれ切り替えることが可能となり、クロック信号ＰＣＫＡ，ＰＣＫＢの遷移時間を制御信号Ｓｉｇｔｐｐ［２：１］の設定によって調整することが可能となる。
【００６３】
なお、制御信号Ｓｉｇｔｐｐ［２：１］の設定によって、クロック信号ＰＣＫＡ，ＰＣＫＢの遷移時間を調整可能であることから、電流源１２６Ａ，１３１Ａを必ずしも定電流源として構成する必要はない。また、図３のクロックバッファ回路１０２，１０３にそれぞれ電流源１２６Ａ，１３１Ａを用いてもよい。
【００６４】
また、図１２に示す電流源１２６Ｂのように、Ｎｃｈトランジスタ１２７，４００および４０１のそれぞれのゲートを電源電圧Ｖｄｄに接続し、図１３に示す電流源１３１Ｂのように、Ｐｃｈトランジスタ１３２，４０６および４０７のそれぞれのゲートをグランドに接続し、電源電圧Ｖｄｄによって制御信号Ｓｉｇｔｐｐ［２：１］の組合せを切替えることで電流Ｉａ，Ｉｂを調整してもよい。この方式においても、制御信号Ｓｉｇｔｐｐ［２：１］の論理値を組み合わせることで、クロック信号ＰＣＫＡ，ＰＣＫＢの遷移時間を設定することができる。なお、制御信号によって電流源のドレイン電流を変更できればよいので、制御信号Ｓｉｇｔｐｐ［２：１］をＮｃｈトランジスタ４００，４０１のゲートに直接接続し、信号ｎＳｉｇｔｐｐ［２：１］をＰｃｈトランジスタ４０６，４０７のゲートに直接接続してもよい。つまり、同じ機能を満たす構成であればこれに限らなくても良い。
【００６５】
なお、図示はしないが、図１０および図１２の構成をそれぞれ、図３，６，８のＮｃｈトランジスタ１２２の変形例として置き換えることも可能である。すなわち、図１０における中間端子ｎｄ（または電圧Ｖｎ）および図１２における電源電圧Ｖｄｄを、図３，６，８における中間端子ｎｂにそれぞれ接続し、インバータ回路１２３に接続されていた端子をクロック信号ＰＣＫＡの端子に接続すればよい。これにより、クロック信号ＰＣＫＡの立下り時間を制御信号に応じて段階的に緩和する効果を備えることが出来る。
【００６６】
また、図示はしないが、図１１および図１３の構成をそれぞれ、図３，６，８のＰｃｈトランジスタ１２１の変形例として置き換えることも可能である。すなわち、図１１における中間端子ｎｃ（または電圧Ｖｐ）および図１３におけるグランドを、図３，６，８における中間端子ｎａにそれぞれ接続し、インバータ回路１２８に接続されていた端子をクロック信号ＰＣＫＡの端子に接続すればよい。これにより、クロック信号ＰＣＫＡの立上がり時間を制御信号に応じて段階的に緩和する効果を備えることが出来る。
【００６７】
＜第４の実施形態＞
図１４は、第４の実施形態に係る半導体集積回路５００の構成図であり、例えば、第３の実施形態の変形例に係る電流源のドレイン電流量を制御信号によって調整するための構成である。
【００６８】
−半導体集積回路の構成−
半導体集積回路５００は、電源電圧Ｖｄｄを検知して電圧レベルに応じた電圧レベル信号Ｓｉｇｖｄ１〜Ｓｉｇｖｄ３を出力する電源電圧検知回路５０１と、電圧レベル信号Ｓｉｇｖｄ１〜Ｓｉｇｖｄ３に基づいて制御信号Ｓｉｇｔｐｐ１，Ｓｉｇｔｐｐ２を出力する制御回路５０２と、クロック信号ＣＫＡ，ＣＫＢを出力するオシレータ５０３と、図１に示す昇圧回路１００とから構成される。なお、昇圧回路１００ではなく、図５に示す昇圧回路２００を用いてもよい。
【００６９】
−電源電圧検知回路の構成−
図１５は、電源電圧検知回路５０１の構成例である。電源電圧検知回路５０１では、電源電圧Ｖｄｄが抵抗値Ｒ０〜Ｒ３の抵抗素子で分圧され、それぞれ抵抗素子間に接続された差動アンプ回路５１０〜５１２によって電源電圧Ｖｄｄの電圧レベルが判定される。そして、バッファ回路５１３〜５１５を介して、電圧レベル信号Ｓｉｇｖｄ１〜Ｓｉｇｖｄ３が出力される。図１６に、電源電圧Ｖｄｄと電圧レベル信号Ｓｉｇｖｄ１〜Ｓｉｇｖｄ３との関係を示す。Ｒａｌｌは、図１５に示す各抵抗素子の抵抗値Ｒ０〜Ｒ３の総和である。
【００７０】
図１７は、電源電圧Ｖｄｄ、電圧レベル信号Ｓｉｇｖｄ１〜Ｓｉｇｖｄ３および制御信号Ｓｉｇｔｐｐ１，２の関係図である。制御回路５０２は、電圧レベル信号Ｓｉｇｖｄ［３：１］に応じて、図１７に示す制御値の制御信号Ｓｉｇｔｐｐ［２：１］を出力する。
【００７１】
−動作−
次に半導体集積回路５００の動作を簡単に説明する。図１６に示すＶｄ０〜Ｖｄ３には、Ｖｄ０＜Ｖｄ１＜Ｖｄ２＜Ｖｄ３の関係があり、電源電圧Ｖｄｄの電圧レベルがＶｄ０のとき、各抵抗素子の中間端子電圧Ｖｄｉｖ１〜Ｖｄｉｖ３は参照電圧Ｖｒｅｆよりも低い電圧値となる。これにより、全ての差動アンプ回路５１０〜５１２の出力は全て『Ｌ』となり、電圧レベル信号Ｓｉｇｖｄ［３：１］は『ＬＬＬ』となる。
【００７２】
電源電圧Ｖｄｄが、Ｖｄ１＝Ｖｒｅｆ×Ｒａｌｌ／（Ｒ１＋Ｒ２＋Ｒ３）となると、中間端子電圧Ｖｄｉｖ１のみ参照電圧Ｖｒｅｆよりも高い電圧値となる。これにより、差動アンプ回路５１０の出力のみ『Ｈ』となり、電圧レベル信号Ｓｉｇｖｄ［３：１］は『ＬＬＨ』となる。
【００７３】
電源電圧Ｖｄｄが、Ｖｄ２＝Ｖｒｅｆ×Ｒａｌｌ／（Ｒ２＋Ｒ３）となると、中間端子電圧Ｖｄｉｖ１とＶｄｉｖ２が参照電圧Ｖｒｅｆよりも高い電圧値となる。これにより、差動アンプ回路５１０，５１１の出力が『Ｈ』となり、電圧レベル信号Ｓｉｇｖｄ［３：１］は『ＬＨＨ』となる。
【００７４】
電源電圧Ｖｄｄが、Ｖｄ３＝Ｖｒｅｆ×Ｒａｌｌ／（Ｒ３）となると、中間端子電圧Ｖｄｉｖ１〜Ｖｄｉｖ３がそれぞれ参照電圧Ｖｒｅｆよりも高い電圧値となる。これにより、差動アンプ回路５１０〜５１２の出力が『Ｈ』となり、電圧レベル信号Ｓｉｇｖｄ［３：１］は『ＨＨＨ』となる。
【００７５】
次に、図１７を用いて図１４に示す昇圧回路１００の動作を説明する。制御回路５０２は、電源電圧検知回路５０１から出力される電圧レベル信号Ｓｉｇｖｄ［３：１］に基づいて、制御信号Ｓｉｇｔｐｐ［２：１］を出力する。なお、制御信号Ｓｉｇｔｐｐ［２：１］の制御値は、電源電圧レベルが高くなるにしたがって、電流源１２６Ａ，１３１Ａ（図１０参照）の電流Ｉａ，Ｉｂの電流量が少なくなるように設定される。
【００７６】
電流源１２６Ａは制御信号Ｓｉｇｔｐｐ［２：１］、電流源１３１Ａは信号ｎＳｉｇｔｐｐ［２：１］に応じて、それぞれ電流Ｉａ，Ｉｂの電流量が調整される。これにより、クロック信号ＰＣＫＡ、ＰＣＫＢの遷移時間は調整される。したがって、電源電圧Ｖｄｄが高くなるにつれて、ドライバ回路１２０で発生する高周波ノイズを抑制することができる。
【００７７】
なお、電圧レベル信号は３ビットに限るものではない。また、狭い電源電圧範囲ではあるが、あらかじめ制御信号Ｓｉｇｔｐｐ［２：１］の値を設定していてもよい。例えば、図１８に示す半導体集積回路６００のように、制御回路６０１にレジスタ６０２を設け、レジスタ６０２に制御信号Ｓｉｇｔｐｐ［２：１］の制御値を設定してもよい。
【００７８】
＜第５の実施形態＞
図１９は、第５の実施形態に係る半導体集積回路５００Ａの構成図である。以下、第４の実施形態との相違点について説明する。５０２Ａは電源電圧レベル信号Ｓｉｇｖｄ［３：１］に基づいて、周波数制御信号Ｓｉｇｆｏｓｃ［２：１］と、制御信号Ｓｉｇｔｐｐ［２：１］とを出力する制御回路である。図２０に、電源電圧Ｖｄｄ、電圧レベル信号Ｓｉｇｖｄ１〜Ｓｉｇｖｄ３、制御信号Ｓｉｇｔｐｐ１，Ｓｉｇｔｐｐ２、周波数制御信号Ｓｉｇｆｏｓｃ１，Ｓｉｇｆｏｓｃ２の関係を示す。
【００７９】
−オシレータの構成−
図２１に示す５０３Ａは、信号ｏｓｃｅｎに基づいて、それぞれクロック周波数ｆｏｓｃを有するクロック信号ＣＫＡをバッファ回路７２０、クロック信号ＣＫＢをインバータ回路７２１から出力するオシレータである。
【００８０】
具体的には、図２１に示すように、７１０はインバータ回路であり、７１１は信号ｏｓｃｅｎによってリングオシレータを制御するＮＯＲ回路である。７１２は、バッファ回路である。７１３および７１４はそれぞれ、リングオシレータを構成するインバータ回路７１５，７１６、およびインバータ回路７１５，７１６の動作速度を制御するＰｃｈトランジスタ７１７，７１８，７１９で構成されるバッファ回路である。
【００８１】
オシレータ５０３Ａでは、周波数制御信号Ｓｉｇｆｏｓｃ［２：１］の組合せによりＰｃｈトランジスタ７１８，７１９のドレイン能力が変更され、それによってインバータ回路７１５，７１６の動作速度が変更されることでクロック周波数ｆｏｓｃが決定される。
【００８２】
−動作−
図２０，図２１を用いて図１９に示す半導体集積回路５００Ａの動作を簡単に説明する。制御回路５０２Ａは、電圧レベル信号Ｓｉｇｖｄ［３：１］に基づいて、図２０に示すように、オシレータ５０３Ａのクロック周波数ｆｏｓｃを決定するための周波数制御信号Ｓｉｇｆｏｓｃ［２：１］と、制御信号Ｓｉｇｔｐｐ［２：１］を出力する。
【００８３】
ここで、電源電圧Ｖｄｄが高くなるにしたがって、クロック周波数ｆｏｓｃは低くなり、クロック信号ＰＣＫＡ，ＰＣＫＢの遷移時間は長くなるように設定されている。
【００８４】
オシレータ５０３Ａは、周波数制御信号Ｓｉｇｆｏｓｃ［２：１］に応じてクロック周波数ｆｏｓｃを切り替えてクロック信号ＣＫＡ，ＣＫＢを出力する。
【００８５】
一方、昇圧回路１００では、制御信号Ｓｉｇｔｐｐ［２：１］に応じてクロック信号ＰＣＫＡ，ＰＣＫＢの遷移時間が調整される。
【００８６】
ここで、従来の昇圧回路では、ドライバ回路での電流変化率低減のために、ドライバ回路の出力の遷移時間を調整している。しかし、従来の昇圧回路では、ドライバ回路の出力の遷移時間がクロック周波数ｆｏｓｃと連動して制御されていない。そのため、ドライバ回路の出力電圧遷移が緩やかになると、昇圧回路の電荷転送部における前段から次段への電荷転送時間が不十分になるおそれがある。逆に、電荷転送時間マージンを確保しようとすると出力電圧遷移を十分に緩やかにできないおそれがある。
【００８７】
本実施形態によれば、電源電圧Ｖｄｄが高くなって、クロック信号ＰＣＫＡ，ＰＣＫＢの遷移時間が長くなった場合でも、クロック信号ＰＣＫＡ，ＰＣＫＢのクロック周波数を遅くすることができるため、昇圧回路１００の電荷転送時間を十分に確保でき、昇圧効率の低下を抑制することができる。
【００８８】
なお、クロック信号ＰＣＫＡ，ＰＣＫＢのクロック周波数を制御する手段として、オシレータ５０３Ａが出力するクロック信号ＣＫＡ，ＣＫＢのクロック周波数を調整することを一例に挙げたが、オシレータ５０３Ａと昇圧回路１００との間に分周回路を設け、周波数制御信号Ｓｉｇｆｏｓｃ［２：１］に応じて分周率を変更することでクロック信号ＣＫＡ，ＣＫＢのクロック周波数を変更してもよい。
【００８９】
なお、あらかじめ制御信号Ｓｉｇｔｐｐ［２：１］および周波数制御信号Ｓｉｇｆｏｓｃ［２：１］の制御値を設定してもよい。例えば、図２２に示す半導体集積回路６００Ａのように、制御回路６０１Ａにレジスタ６０２Ａを設け、レジスタ６０２Ａに制御信号Ｓｉｇｔｐｐ［２：１］の制御値および周波数制御信号Ｓｉｇｆｏｓｃ［２：１］の制御値を設定してもよい。
【産業上の利用可能性】
【００９０】
本発明に係る半導体集積回路は、電源電圧が高くなっても高周波ノイズを抑制することができるため、高周波ノイズの耐性向上や低い高周波ノイズが求められる昇圧回路等に有用である。
【符号の説明】
【００９１】
１００，２００    昇圧回路
１０２，１０３    クロックバッファ回路（半導体集積回路）
１２０            ドライバ回路
１２１            Ｐｃｈトランジスタ
１２２            Ｎｃｈトランジスタ
１２３            インバータ回路（第１のインバータ回路）
１２６            電流源（第１の電流源）
１２７            Ｎｃｈトランジスタ
１２８            インバータ回路（第２のインバータ回路）
１３１            電流源（第２の電流源）
１３２            Ｐｃｈトランジスタ
２０１，２０２    クロックバッファ回路（半導体集積回路）
５００，５００Ａ  半導体集積回路
５０１            電源電圧検知回路
５０２，５０２Ａ  制御回路
５０３，５０３Ａ  オシレータ
Ｃ１〜Ｃ４        昇圧容量
【図１】
2011067902.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2011067902.tif 000018
【図１７】
2011067902.tif 000019
【図１８】
2011067902.tif 000020
【図１９】
2011067902.tif 000021
【図２０】
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【図２１】
2011067902.tif 000023
【図２２】
2011067902.tif 000024
【手続補正書】
【提出日】平成23年3月10日(2011.3.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波ノイズ低減を目的としたドライバ回路に関するものであり、特に昇圧回路等に使用可能である。
【背景技術】
【０００２】
近年、不揮発性記憶装置であるフラッシュメモリにおいては、単一電源電圧、低い電源電圧、あるいは低い電源電圧から高い電源電圧範囲でのデータの読出し、データの書換えが要求されており、各動作を実施する際にオンチップで昇圧電圧、あるいは負昇圧電圧を供給する昇圧回路が必要とされている。一方で、フラッシュメモリを搭載する半導体装置においては、高周波ノイズに対するノイズ発生の低減、およびノイズ耐性の向上が求められるようになりつつある。
【０００３】
一般に昇圧回路の昇圧電流能力ｉｐｐは、昇圧クロック周波数をｆｏｓｃ、昇圧容量をＣｐ、昇圧時の昇圧セルの前段と次段の電位差をＶＬとして、ｆｏｓｃ×Ｃｐ×ＶＬで表される。従来の昇圧回路では高い昇圧電流能力を得るために、昇圧容量を比較的高い昇圧クロック周波数に同期させてポンピングしている。そのため、電荷転送時間マージンを十分に確保して昇圧効率の低減を抑制するために、昇圧容量をポンピングするドライバ回路のトランジスタの電流能力を大きくしている。これにより、ドライバ回路の論理遷移時、短時間に比較的大きな電流が電源端子から昇圧容量方向へ、あるいは昇圧容量からグランド方向へ流れる。この比較的大きな電流量の変化率は、高周波ノイズとなって他の回路における動作マージンを減少させる。したがって、昇圧回路のドライバ回路によって発生する電源端子およびグランドでの電流量の変化率の低減は、他の回路の動作マージン確保のためにも必要な技術となりつつある。  
【０００４】
昇圧回路のドライバ回路を流れる電流量の変化率を低減するものとして、昇圧回路のドライバ回路のＰｃｈおよびＮｃｈトランジスタのゲートに、互いに異なるサイズのインバータ回路の出力を印加するものがある（例えば、特許文献１参照）。これによると、各インバータ回路のサイズを適切に設定することでＰｃｈおよびＮｃｈトランジスタが非導通状態から導通状態に遷移する際の時間を緩やかにすることができる。その結果、ドライバ回路を流れる電流量の変化率が小さくなって高周波ノイズを低減することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１７１７４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の昇圧回路は、ドライバ回路の出力電圧の立ち上がり時間および立ち下り時間の調整を、ドライバ回路のＰｃｈトランジスタ、Ｎｃｈトランジスタのゲートに接続されたそれぞれのインバータ回路の電流能力を調整することで行っている。ここで、インバータ回路の出力電圧の立ち上がり時間は、インバータ回路の出力負荷容量をＣ、インバータ回路のＰｃｈトランジスタの利得係数をβｐ、電源電圧をＶｄｄとすると、およそ（３．８５×Ｃ）／（βｐ×Ｖｄｄ）、立ち下がり時間は、インバータ回路のＮｃｈトランジスタの利得係数をβｎとすると、およそ（３．８５×Ｃ）／（βｎ×Ｖｄｄ）で表される。
【０００７】
上述した式より、電源電圧（インバータのスイング電圧）が高くなると、インバータ回路の立ち上がり時間および立ち下り時間は短くなる。したがって、電源電圧が高くなるに従って、それぞれのインバータ回路によって制御されているドライバ回路のＰｃｈトランジスタおよびＮｃｈトランジスタの遷移時間は短くなり、高周波ノイズが大きくなるおそれがある。
【０００８】
かかる点に鑑みて、本発明は、高周波ノイズを抑制することができる昇圧回路を提供することを課題とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため本発明によって次のような解決手段を講じた。例えば、半導体集積回路は、第１の電圧と第２の電圧との間に直列接続された第１のトランジスタおよび第２のトランジスタと、第１のトランジスタを制御する第１のインバータと、第２のトランジスタを制御する第２のインバータと、電流源と、を備えている。そして、電流源は、第１および第２のインバータのうち、少なくとも一方のインバータに直列接続されている。
【００１０】
これによると、第１および第２のインバータのうち少なくとも一方のインバータの出力ノードの電荷量は電流源の電流量に応じて調整される。したがって、電流源の電流量に応じて、電流源が接続されているインバータの出力電圧を変化させることができるため、電流源の電流量に応じた時間で、そのインバータによって制御されるトランジスタの導通状態および非導通状態を切り替えることができる。
【００１１】
好ましくは、上記電流源は、定電圧が印加される定電流源である。これによると、定電流源が接続されているインバータの出力ノードの電荷量が一定の割合で変化するため、そのインバータによって制御されるトランジスタの導通状態および非導通状態を徐々に切り替えることができる。ここで、定電圧とは、第１の電圧に対して電圧変動が小さい電圧であれば良く、図示はしないが、参照電圧発生回路またはレギュレータ回路等の出力電圧を用いることで実現することができる。
【００１２】
また、好ましくは、電流源は、複数の電流値を切替える電流源である。これによると、電流源が接続されているインバータに制御されるトランジスタの導通状態および非導通状態の切り替えに要する時間を電流値に応じて調整することができる。
【発明の効果】
【００１３】
本発明によると、高周波ノイズを抑制しつつ、他の回路の動作マージンを十分に確保することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、第１の実施形態に係る昇圧回路の構成図である。
【図２】図２は、第１の実施形態に係る電圧生成回路の構成図である。
【図３】図３は、第１の実施形態に係る半導体集積回路の構成図である。
【図４】図４は、第１の実施形態に係る昇圧回路のタイミングチャートである。
【図５】図５は、第２の実施形態に係る昇圧回路の構成図である。
【図６】図６は、第２の実施形態に係る半導体集積回路の構成図である。
【図７】図７は、第２の実施形態に係る昇圧回路のタイミングチャートである。
【図８】図８は、第３の実施形態に係る半導体集積回路の構成図である。
【図９】図９は、第３の実施形態に係る昇圧回路のタイミングチャートである。
【図１０】図１０は、第３の実施形態の変形例に係る電流源の構成図である。
【図１１】図１１は、第３の実施形態の変形例に係る電流源の構成図である。
【図１２】図１２は、第３の実施形態の変形例に係る電流源の別の構成図である。
【図１３】図１３は、第３の実施形態の変形例に係る電流源の別の構成図である。
【図１４】図１４は、第４の実施形態に係る半導体集積回路の構成図である。
【図１５】図１５は、第４の実施形態に係る電源電圧検知回路の構成図である。
【図１６】図１６は、第４の実施形態に係る電源電圧と電圧信号との関係を示すグラフである。
【図１７】図１７は、第４の実施形態に係る電源電圧、電圧信号および制御信号の関係図である。
【図１８】図１８は、第４の実施形態に係る半導体集積回路の別の構成図である。
【図１９】図１９は、第５の実施形態に係る半導体集積回路の構成図である。
【図２０】図２０は、第５の実施形態に係る電源電圧、電圧信号および制御信号の関係図である。
【図２１】図２１は、第５の実施形態に係るオシレータの構成図である。
【図２２】図２２は、第５の実施形態に係る半導体集積回路の別の構成図である。
【発明を実施するための形態】
【００１５】
＜第１の実施形態＞
−昇圧回路の構成−
図１は第１の実施形態に係る昇圧回路１００の構成を示す。ＣＴＳ１〜４は、前段から後段へ電荷を転送する電荷転送部、ＬＣＴは逆流防止部である。Ｃ１〜Ｃ４は各電荷転送部ＣＴＳ１〜４の後段側に備えられた昇圧容量である。１０１は例えば、チップ外部で生成された電源電圧依存の小さい定電圧Ｖｅｘから電源電圧基準の電圧Ｖｐとグランド基準の電圧Ｖｎを生成する電圧生成回路である。なお、電圧Ｖｅｘをチップ内部で生成してもよい。１０２は、昇圧容量Ｃ１，Ｃ３の一端に接続されたクロックバッファ回路である。クロックバッファ回路１０２は、電圧ＶｐとＶｎが印加され、クロック信号ＣＫＡに同期して、昇圧容量Ｃ１，Ｃ３をポンピングするためのクロック信号ＰＣＫＡを出力する。１０３は、昇圧容量Ｃ２，Ｃ４の一端に接続されたクロックバッファ回路である。クロックバッファ回路１０３は、クロックバッファ回路１０２と同様に構成され、クロック信号ＣＫＢに同期して、昇圧容量Ｃ２，Ｃ４をポンピングするためのクロック信号ＰＣＫＢを出力する。昇圧回路１００は、クロック信号ＣＫＡ，ＣＫＢに同期して動作することで、昇圧動作を行う。
【００１６】
−電圧生成回路の構成−
図２は、電圧生成回路１０１の一例である。１１０は定電圧である外部電源電圧Ｖｅｘがゲートに印加されるＮｃｈトランジスタである。１１１はＰｃｈトランジスタ１１２，１１３からなり、電圧Ｖｐを出力するカレントミラー回路である。１１４は電圧Ｖｎを出力するダイオード接続されたＮｃｈトランジスタである。
【００１７】
−クロックバッファ回路の構成−
図３はクロックバッファ回路１０２の一例である。１２０はＰｃｈトランジスタ１２１およびＮｃｈトランジスタ１２２からなるドライバ回路であり、昇圧容量Ｃ１，Ｃ３をポンピングするためのクロック信号ＰＣＫＡを出力する。１２３はＰｃｈトランジスタ１２４およびＮｃｈトランジスタ１２５からなるインバータ回路であり、クロック信号ＣＫＡに同期してＰｃｈトランジスタ１２１を電源電圧Ｖｄｄとグランドとの間で駆動する。１２６はＮｃｈトランジスタ１２５とグランドとの間に接続され、かつゲートにバイアス電圧として電圧Ｖｎが印加されたＮｃｈトランジスタ１２７からなる電流源である。なお、電流源１２６は、例えば、中間端子ｎａとＮｃｈトランジスタ１２５との間に接続されていてもよく、インバータ回路１２３に直列接続されていればよい。
【００１８】
ここで、インバータ回路１２３の中間端子ｎａが『Ｈ』から『Ｌ』に遷移する時間ｔａは、Ｐｃｈトランジスタ１２１のゲート容量と中間端子ｎａの寄生容量とＰｃｈトランジスタ１２４およびＮｃｈトランジスタ１２５のドレイン拡散容量とを含むインバータ回路１２３の負荷容量をＣａ、Ｎｃｈトランジスタ１２７のゲートに電圧Ｖｎを印加した際のドレイン電流をＩａとすると、Ｃａ×Ｖｄｄ／Ｉａで表される。負荷容量Ｃａと電流Ｉａは一定であるため、時間ｔａは電源電圧Ｖｄｄに比例する。
【００１９】
１２８はＰｃｈトランジスタ１２９とＮｃｈトランジスタ１３０からなるインバータ回路であり、クロック信号ＣＫＡに同期してＮｃｈトランジスタ１２２を電源電圧Ｖｄｄとグランドとの間で駆動する。１３１は電源電圧ＶｄｄとＰｃｈトランジスタ１２９との間に接続され、かつゲートにバイアス電圧として電圧Ｖｐが印加されたＰｃｈトランジスタ１３２からなる電流源である。なお、電流源１３１は、例えば、Ｐｃｈトランジスタ１２９と中間端子ｎｂとの間に接続されていてもよく、インバータ回路１２８に直列接続されていればよい。
【００２０】
ここで、インバータ回路１２８の中間端子ｎｂが『Ｌ』から『Ｈ』に遷移する時間ｔｂは、Ｎｃｈトランジスタ１２２のゲート容量と中間端子ｎｂの寄生容量とＰｃｈトランジスタ１２９およびＮｃｈトランジスタ１３０のドレイン拡散容量とを含むインバータ回路１２８の負荷容量をＣｂ、Ｐｃｈトランジスタ１３２のゲートに電圧Ｖｎを印加した際のドレイン電流をＩｂとすると、Ｃｂ×Ｖｄｄ／Ｉｂで表される。負荷容量Ｃｂと電流Ｉｂは一定であるため、時間ｔｂは電源電圧Ｖｄｄに比例する。
【００２１】
−動作−
次に、図４を参照しつつ昇圧回路１００の動作として、主にクロック信号ＣＫＡが入力されるクロックバッファ回路１０２の動作について説明する。なお、クロック信号ＣＫＡは、電源電位Ｖｄｄとグランドとの間でその振幅が変化するものとする。また、クロックバッファ回路１０３の動作はクロックバッファ回路１０２と同様であるため説明を省略する。
【００２２】
まず、時刻Ｔ１において、クロック信号ＣＫＡは『Ｌ』、中間端子ｎａ，ｎｂはともに『Ｈ』、クロック信号ＰＣＫＡは『Ｌ』である。ここで、図中の実線は、電源電圧ＶｄｄがＶｄ１の場合であり、図中の破線は、電源電圧ＶｄｄがＶｄ１よりも高いＶｄ２の場合を示す。また、定電圧Ｖｅｘは電源電圧Ｖｄｄにかかわらずほぼ一定の電圧Ｖｃｏｎｔである。電圧生成回路１０１は、Ｎｃｈトランジスタ１２７、およびＰｃｈトランジスタ１３２を定電流源として動作させるために、電圧Ｖｎを電圧依存のないＶαに保っている。また、電圧Ｖｐは電源電圧に依存しており、電源電圧ＶｄｄがＶｄ１のときはＶβ１、Ｖｄ２のときはＶβ２となる。
【００２３】
時刻Ｔ２になると、クロック信号ＣＫＡが『Ｌ』から『Ｈ』に遷移する。これにより、インバータ回路１２８の出力が論理遷移して中間端子ｎｂが『Ｌ』となり、Ｎｃｈトランジスタ１２２が導通状態から非導通状態に遷移する。ここで、Ｎｃｈトランジスタ１２２は、Ｐｃｈトランジスタ１２１が非導通状態から導通状態に遷移するよりも早く導通状態から非導通状態に遷移する。
【００２４】
インバータ回路１２３の出力がインバータ回路１２８の出力とほぼ同時に論理遷移し始め、電流源１２６を介して電流Ｉａが中間端子ｎａからグランドへ流れ始める。中間端子ｎａは、時間ｔａ１＝Ｃａ×Ｖｄｄ／Ｉａで徐々に『Ｈ』から『Ｌ』に遷移し、Ｐｃｈトランジスタ１２１が時間ｔｒ１で徐々に非導通状態から導通状態に遷移する。これによって、クロック信号ＰＣＫＡは『Ｌ』から『Ｈ』に緩やかに論理遷移し、昇圧容量Ｃ１，Ｃ３がポンピングされる。
【００２５】
なお、電源電圧ＶｄｄがＶｄ２のときは、中間端子ｎａが『Ｈ』から『Ｌ』に遷移する時間はｔａ２となり、Ｐｃｈトランジスタ１２１が非導通状態から導通状態に遷移する時間はｔｒ２となる。したがって、時間ｔａ１と時間ｔａ２との比は、上述した式より、ｔａ２／ｔａ１＝Ｖｄ２／Ｖｄ１となる。
【００２６】
このように、電流源１２６を設けてインバータ回路１２３の電流Ｉａを一定にし、中間端子ｎａの電荷を一定の電流量で引き抜くことで、中間端子ｎａの遷移時間を電源電圧Ｖｄｄに比例させることができる。従来構成では、電源電圧に反比例して遷移時間が短くなることからすると、中間端子ｎａが『Ｈ』から『Ｌ』に遷移する時間の本構成／従来構成比は『Ｖｄｄの２乗』に比例することとなる。本実施形態では、電源電圧Ｖｄｄが高くなった場合でも中間端子ｎａを緩やかに電圧遷移させることが可能である。これにより、Ｐｃｈトランジスタ１２１を非導通状態から導通状態に緩やかに電圧遷移させることが可能であり、従来構成に比べて高周波ノイズを低減することができる。
【００２７】
時刻Ｔ３では、クロック信号ＣＫＡは『Ｈ』、中間端子ｎａ，ｎｂはともに『Ｌ』、クロック信号ＰＣＫＡは『Ｈ』のままである。
【００２８】
時刻Ｔ４になると、クロック信号ＣＫＡが『Ｈ』から『Ｌ』に遷移する。これにより、インバータ回路１２３の出力が論理遷移して中間端子ｎａが『Ｈ』となり、Ｐｃｈトランジスタ１２１が導通状態から非導通状態に遷移する。ここで、Ｐｃｈトランジスタ１２１はＮｃｈトランジスタ１２２が非導通状態から導通状態に遷移するよりも早く導通状態から非導通状態に遷移する。
【００２９】
インバータ回路１２８の出力がインバータ回路１２３の出力とほぼ同時に論理遷移し始め、電流源１３１を介して電流Ｉｂが電源電圧から中間端子ｎｂへ流れ始める。中間端子ｎｂは、時間ｔｂ１＝Ｃｂ×Ｖｄｄ／Ｉｂで徐々に『Ｌ』から『Ｈ』に遷移し、Ｎｃｈトランジスタ１２２が時間ｔｆ１で徐々に非導通状態から導通状態に遷移する。これによって、クロック信号ＰＣＫＡは『Ｈ』から『Ｌ』に緩やかに論理遷移し、電荷転送部ＣＴＳ１，３より電荷が外部に転送される。
【００３０】
なお、電源電圧ＶｄｄがＶｄ２のときは、中間端子ｎｂが『Ｌ』から『Ｈ』に遷移する時間はｔｂ２となり、Ｎｃｈトランジスタ１２２が非導通状態から導通状態に遷移する時間はｔｆ２となる。時間ｔｂ１と時間ｔｂ２の比は、上述した式より、ｔｂ２／ｔｂ１＝Ｖｄ２／Ｖｄ１となる。
【００３１】
このように、電流源１３１を設けてインバータ回路１２８の電流Ｉｂを一定にし、中間端子ｎｂの電荷を一定の電流量で充電することで、中間端子ｎｂの遷移時間を電源電圧Ｖｄｄに比例させることができる。従来構成では、電源電圧に反比例して遷移時間が短くなることからすると、中間端子ｎｂが『Ｌ』から『Ｈ』に遷移する時間の本構成／従来構成比は『Ｖｄｄの２乗』に比例することとなり、本実施形態では、電源電圧Ｖｄｄが高くなった場合でも中間端子ｎｂを緩やかに電圧遷移させることが可能である。これより、Ｎｃｈトランジスタ１２２を非導通状態から導通状態に緩やかに電圧遷移させることが可能であり、従来構成に比べて高周波ノイズを低減することができる。時刻Ｔ５以降同様の動作が繰り返されることで、繰り返し昇圧動作が行われる。
【００３２】
−効果−
以上のように、本実施形態では、Ｐｃｈトランジスタ１２１を制御するインバータ回路１２３に対しては『Ｈ』から『Ｌ』に論理遷移する際に、電流源１２６によって電流制限が行われ、Ｎｃｈトランジスタ１２２を制御するインバータ回路１２８に対しては『Ｌ』から『Ｈ』に論理遷移する際に、電流源１３１によって電流制限が行われる。これによって、電源電圧Ｖｄｄが高くなった場合でも高周波ノイズが増大することを抑制することが可能となる。さらにＰｃｈトランジスタ１２１およびＮｃｈトランジスタ１２２のそれぞれの論理遷移タイミングを容易に制御できるため、ドライバ回路１２０の出力が論理遷移する際に発生する貫通電流を抑制することができる。
【００３３】
なお、電荷転送部ＣＴＳ１〜４および逆流防止部ＬＣＴの構成は、これに限らなくてもよい。例えば、米国特許第４２１４１７４号明細書、同第７０２３２６０Ｂ２号明細書に示す構成でもよく、それぞれのクロックバッファ回路として図３の構成を用いることで同様の効果を得ることができる。
【００３４】
また、定電圧Ｖｅｘの電圧特性としては、電源電圧Ｖｄｄの電圧変化量よりも小さければよく、必ずしも一定でなくてもよい。また、電圧Ｖｐや電圧Ｖｎを、昇圧回路１００以外の回路で生成してもよい。
【００３５】
また、電流源１２６および電流源１３１のうちいずれか１つを省略してもよい。
【００３６】
＜第２の実施形態＞
−昇圧回路の構成−
図５は、第２の実施形態に係る昇圧回路２００の構成図である。図１に示した昇圧回路１００との相違は、電圧生成回路１０１を削除し、クロックバッファ回路１０２，１０３をそれぞれクロックバッファ回路２０１，２０２に変更した点である。以下、第１の実施形態との相違点について説明する。
【００３７】
−クロックバッファ回路の構成−
図６は、本実施形態に係るクロックバッファ回路２０１の構成図である。なお、クロックバッファ回路２０２はクロックバッファ回路２０１と同様の構成であるため、クロックバッファ回路２０２の構成についての説明を省略し、クロックバッファ回路２０１の構成について説明する。
【００３８】
図３のクロックバッファ回路１０２との違いは、電流源１３１を削除し、電流源１２６のＮｃｈトランジスタ１２７のゲートおよびインバータ回路１２８のＰｃｈトランジスタ１２９のソースにそれぞれ例えば外部電源電圧から定電圧Ｖｅｘを印加し、インバータ回路１２８を定電圧Ｖｅｘとグランドとの間で駆動している点である。
【００３９】
−動作−
次に、図７を参照しつつ、クロックバッファ回路２０１の動作について説明する。まず、時刻Ｔ１において、クロック信号ＣＫＡは『Ｌ』、中間端子ｎａはＶｄｄであり論理値は『Ｈ』、中間端子ｎｂはＶｅｘであり論理値は『Ｈ』、クロック信号ＰＣＫＡは『Ｌ』である。
【００４０】
定電圧Ｖｅｘは電源電圧Ｖｄｄにかかわらず一定電圧Ｖｃｏｎｔである。中間端子ｎａは、インバータ回路１２３の出力によって電源電圧Ｖｄｄ（論理値『Ｈ』）とグランド（論理値『Ｌ』）との間で遷移し、中間端子ｎｂは、インバータ回路１２８によって定電圧Ｖｅｘ（論理値『Ｈ』）とグランド（論理値『Ｌ』）との間で遷移する。
【００４１】
時刻Ｔ２になると、クロック信号ＣＫＡが『Ｌ』から『Ｈ』に遷移する。これにより、中間端子ｎｂが『Ｌ』となり、Ｎｃｈトランジスタ１２２が導通状態から非導通状態に遷移する。
【００４２】
また、電流源１２６を介して電流Ｉａが中間端子ｎａからグランドへ流れ始める。中間端子ｎａは時間ｔａ１＝Ｃａ×Ｖｄｄ／Ｉａで徐々に『Ｈ』から『Ｌ』に遷移し、Ｐｃｈトランジスタ１２１が時間ｔｒ１で徐々に非導通状態から導通状態に遷移する。これによって、クロック信号ＰＣＫＡは『Ｌ』から『Ｈ』に緩やかに論理遷移し、昇圧容量Ｃ１，Ｃ３がポンピングされる。
【００４３】
時刻Ｔ４になると、クロック信号ＣＫＡが『Ｈ』から『Ｌ』に遷移する。これにより、中間端子ｎａが『Ｈ』となり、Ｐｃｈトランジスタ１２１が導通状態から非導通状態に遷移する。
【００４４】
また、電流Ｉｂが定電圧Ｖｅｘから中間端子ｎｂへ流れ始める。中間端子ｎｂは時間ｔｂ１＝Ｃｂ×Ｖｅｘ／Ｉｂで『Ｌ』から『Ｈ』に遷移する。Ｎｃｈトランジスタ１２２のゲートには電源電圧Ｖｄｄとは関係なく定電圧Ｖｅｘが印加されるため、Ｎｃｈトランジスタ１２２は定電流源として動作し、時間ｔｆ１で徐々に非導通状態から導通状態に遷移する。これによって、クロック信号ＰＣＫＡは『Ｈ』から『Ｌ』に緩やかに論理遷移する。
【００４５】
ここで、インバータ回路１２８を定電圧Ｖｅｘとグランドとの間で駆動することで、中間端子ｎｂが『Ｈ』のときにはＮｃｈトランジスタ１２２のゲートに定電圧Ｖｅｘが印加されることになる。すなわち、中間端子ｎｂが『Ｈ』のとき、Ｎｃｈトランジスタ１２２は、電流源１２６のＮｃｈトランジスタ１２７と同じ状態で動作することになるため、Ｎｃｈトランジスタ１２２を定電流源として駆動することが可能となる。したがって、クロック信号ＰＣＫＡを『Ｈ』から『Ｌ』に遷移時間ｔｆ１で遷移させることが可能となる。Ｎｃｈトランジスタ１２２が定電流源として動作することから、電源電圧が高くなった場合でもクロック信号ＰＣＫＡを緩やかに電圧遷移させることが可能であり、従来構成に比べて高周波ノイズを低減できる効果が期待できる。
【００４６】
＜効果＞
以上のように、本実施形態ではインバータ回路１２８を定電圧Ｖｅｘで駆動することで、特にクロック信号ＰＣＫＡ，ＰＣＫＢが『Ｈ』から『Ｌ』に遷移する際に、高周波ノイズが増大することを抑制することが可能となる。また、本実施形態に係るクロックバッファ回路２０１は、図３のクロックバッファ回路１０２よりも素子数が少なくて済むため、回路面積を縮小することができる。また、定電圧Ｖｅｘによって駆動されるインバータ回路１２８は、電源電圧Ｖｄｄによって駆動されるインバータ回路１２３よりも低い耐圧（酸化膜厚が薄い）のトランジスタを用いて構成することが可能であるため、さらに回路面積の縮小が可能である。
【００４７】
なお、電流源１２６であるＮｃｈトランジスタ１２７のゲートおよびインバータ回路１２８のＰｃｈトランジスタ１２９のソースには、異なる電圧を印加してもよい。例えば、Ｎｃｈトランジスタ１２７のゲートには他の参照電圧Ｖｒｅｆを印加し、Ｐｃｈトランジスタ１２９のソースには定電圧Ｖｅｘを印加するようにしても、本実施形態と同様の効果が期待できる。
【００４８】
＜第３の実施形態＞
図８は、第３の実施形態に係るクロックバッファ回路２０１Ａの構成図である。以下、第２の実施形態との相違点について説明する。
【００４９】
−クロックバッファ回路の構成−
クロックバッファ回路２０１Ａにおいて、電流源１２６のＮｃｈトランジスタ１２７のゲートが中間端子ｎｄに接続され、電流源１３１がインバータ回路１２８のソース電流経路に直列接続されている。そして、電流源１３１のＰｃｈトランジスタ１３２のゲートが中間端子ｎｃに接続されている。また、中間端子ｎｄは定電圧Ｖｅｘとグランドとの間で動作するインバータ回路３１１に接続され、中間端子ｎｃは電源電圧Ｖｄｄとグランドとの間で動作するインバータ回路３１０に接続されている。
【００５０】
インバータ回路３１２は、クロック信号ＣＫＡに同期して電源電圧Ｖｄｄとグランドとの間で動作し、中間端子ｎｅを介してインバータ回路３１０，３１１を制御する。すなわち、インバータ回路３１０，３１２およびインバータ回路３１１，３１２はそれぞれバッファ回路を構成している。なお、クロック信号ＣＫＢが入力されるクロックバッファ回路の構成は、クロックバッファ回路２０１Ａと同様であるため説明を省略する。
【００５１】
−動作−
次に、図９を参照しつつ、クロックバッファ回路２０１Ａの動作について説明する。まず、時刻Ｔ１において、クロック信号ＣＫＡは『Ｌ』、中間端子ｎｅは『Ｈ』、中間端子ｎｃ，ｎｄはともに『Ｌ』、中間端子ｎａ，ｎｂはともに『Ｈ』、クロック信号ＰＣＫＡは『Ｌ』である。中間端子ｎａは、電源電圧Ｖｄｄ（論理値『Ｈ』）とグランドとの間（論理値『Ｌ』）で遷移する。同様に中間端子ｎｅ，ｎｃも電源電圧Ｖｄｄ（論理値『Ｈ』）とグランドとの間（論理値『Ｌ』）で遷移する。中間端子ｎｂは、定電圧Ｖｅｘ（論理値『Ｈ』）とグランドとの間（論理値『Ｌ』）で遷移する。同様に中間端子ｎｄも定電圧Ｖｅｘ（論理値『Ｈ』）とグランドとの間（論理値『Ｌ』）で遷移する。
【００５２】
時刻Ｔ２になると、クロック信号ＣＫＡが『Ｌ』から『Ｈ』に遷移する。これにより、インバータ回路３１２の出力が『Ｈ』から『Ｌ』に遷移し、インバータ回路３１０，３１１の出力がそれぞれ『Ｌ』から『Ｈ』に遷移する。すると、中間端子ｎｂが『Ｌ』となり、Ｎｃｈトランジスタ１２２が導通状態から非導通状態に遷移する。
【００５３】
また、インバータ回路１２３の出力およびインバータ回路３１１の出力が論理遷移することで、電流源１２６を介して電流Ｉａが中間端子ｎａからグランドへ流れ始める。中間端子ｎａは時間ｔａ１で徐々に『Ｈ』から『Ｌ』に遷移し、Ｐｃｈトランジスタ１２１が時間ｔｒ１で徐々に非導通状態から導通状態に遷移する。これによって、クロック信号ＰＣＫＡは『Ｌ』から『Ｈ』に緩やかに論理遷移する。
【００５４】
このように、電流源１２６をインバータ回路３１１によって制御することで、インバータ回路３１０，３１１の特性の違い、および中間端子ｎｃ，ｎｄの電圧振幅の違いによって生じた中間端子ｎｃ，ｎｄの遷移時間の差を起因とする、Ｐｃｈトランジスタ１２１およびＮｃｈトランジスタ１２２を介した貫通電流を抑制することができる。
【００５５】
時刻Ｔ４になると、クロック信号ＣＫＡが『Ｈ』から『Ｌ』に遷移する。これにより、インバータ回路３１２の出力が『Ｌ』から『Ｈ』に遷移し、インバータ回路３１０，３１１の出力がそれぞれ『Ｈ』から『Ｌ』に遷移する。すると、インバータ回路１２３の出力が論理遷移して中間端子ｎａが『Ｈ』となり、Ｐｃｈトランジスタ１２１が導通状態から非導通状態に遷移する。
【００５６】
また、インバータ回路１２８の出力およびインバータ回路３１０の出力が論理遷移することで、電流Ｉｂが定電圧Ｖｅｘから中間端子ｎｂへ流れ始め、中間端子ｎｂは『Ｌ』から『Ｈ』に遷移する。Ｎｃｈトランジスタ１２２のゲートには電源電圧Ｖｄｄとは関係なく、定電圧Ｖｅｘが印加されるため、Ｎｃｈトランジスタ１２２は定電流源として動作することとなる。したがって、Ｎｃｈトランジスタ１２２は時間ｔｆ１で徐々に非導通状態から導通状態へと遷移する。これによって、クロック信号ＰＣＫＡは『Ｈ』から『Ｌ』に緩やかに論理遷移する。
【００５７】
このように、電流源１３１をインバータ回路３１０によって制御することで、インバータ回路３１０，３１１の特性の違い、および中間端子ｎｃ，ｎｄの電圧振幅の違いによって生じた中間端子ｎｃ，ｎｄの遷移時間の差を起因とする、Ｐｃｈトランジスタ１２１およびＮｃｈトランジスタ１２２を介した貫通電流を抑制することができる。
【００５８】
また、電源電圧Ｖｄｄよりも低い電圧である定電圧Ｖｅｘで駆動されるインバータ回路１２８，３１１に対して、インバータ回路３１０と特性の異なる酸化膜厚が薄く、レイアウト面積の小さいトランジスタを使用することが可能となる。
【００５９】
−第３の実施形態の変形例−
図１０は、第３の実施形態に係る電流源１２６の変形例であり、図１１は、電流源１３１の変形例である。電流源１２６Ａは制御信号Ｓｉｇｔｐｐ［２：１］に応じてドレイン電流量を切替可能に構成され、電流源１３１Ａは、制御信号Ｓｉｇｔｐｐ［２：１］の反転信号である信号ｎＳｉｇｔｐｐ［２：１］に応じてドレイン電流量を切替可能に構成されている。
【００６０】
具体的に、４００，４０１は電流Ｉａの電流量を調整するＮｃｈトランジスタである。４０２，４０３は制御信号Ｓｉｇｔｐｐ［２：１］の組合せに応じてＮｃｈトランジスタ４００と４０１とを非導通状態にするＮｃｈトランジスタである。４０４，４０５は制御信号Ｓｉｇｔｐｐ［２：１］が『Ｌ』の時に導通状態となるトランスファーゲートである。
【００６１】
４０６，４０７は電流Ｉｂを調整するＰｃｈトランジスタである。４０８，４０９は信号ｎＳｉｇｔｐｐ［２：１］の組合せに応じてＰｃｈトランジスタ４０６，４０７を非導通状態にするＰｃｈトランジスタである。４１０，４１１は信号ｎＳｉｇｔｐｐ［２：１］が『Ｈ』の時に導通状態となるトランスファーゲートである。
【００６２】
これらにより、制御信号Ｓｉｇｔｐｐ［２：１］の論理値を組み合わせることで、電流源１２６Ａ，１３１Ａで電流Ｉａ，Ｉｂの電流量をそれぞれ切り替えることが可能となり、クロック信号ＰＣＫＡ，ＰＣＫＢの遷移時間を制御信号Ｓｉｇｔｐｐ［２：１］の設定によって調整することが可能となる。
【００６３】
なお、制御信号Ｓｉｇｔｐｐ［２：１］の設定によって、クロック信号ＰＣＫＡ，ＰＣＫＢの遷移時間を調整可能であることから、電流源１２６Ａ，１３１Ａを必ずしも定電流源として構成する必要はない。また、図３のクロックバッファ回路１０２，１０３にそれぞれ電流源１２６Ａ，１３１Ａを用いてもよい。
【００６４】
また、図１２に示す電流源１２６Ｂのように、Ｎｃｈトランジスタ１２７，４００および４０１のそれぞれのゲートを電源電圧Ｖｄｄに接続し、図１３に示す電流源１３１Ｂのように、Ｐｃｈトランジスタ１３２，４０６および４０７のそれぞれのゲートをグランドに接続し、電源電圧Ｖｄｄによって制御信号Ｓｉｇｔｐｐ［２：１］の組合せを切替えることで電流Ｉａ，Ｉｂを調整してもよい。この方式においても、制御信号Ｓｉｇｔｐｐ［２：１］の論理値を組み合わせることで、クロック信号ＰＣＫＡ，ＰＣＫＢの遷移時間を設定することができる。なお、制御信号によって電流源のドレイン電流を変更できればよいので、制御信号Ｓｉｇｔｐｐ［２：１］をＮｃｈトランジスタ４００，４０１のゲートに直接接続し、信号ｎＳｉｇｔｐｐ［２：１］をＰｃｈトランジスタ４０６，４０７のゲートに直接接続してもよい。つまり、同じ機能を満たす構成であればこれに限らなくても良い。
【００６５】
なお、図示はしないが、図１０および図１２の構成をそれぞれ、図３，６，８のＮｃｈトランジスタ１２２の変形例として置き換えることも可能である。すなわち、図１０における中間端子ｎｄ（または電圧Ｖｎ）および図１２における電源電圧Ｖｄｄを、図３，６，８における中間端子ｎｂにそれぞれ接続し、インバータ回路１２３に接続されていた端子をクロック信号ＰＣＫＡの端子に接続すればよい。これにより、クロック信号ＰＣＫＡの立下り時間を制御信号に応じて段階的に緩和する効果を備えることが出来る。
【００６６】
また、図示はしないが、図１１および図１３の構成をそれぞれ、図３，６，８のＰｃｈトランジスタ１２１の変形例として置き換えることも可能である。すなわち、図１１における中間端子ｎｃ（または電圧Ｖｐ）および図１３におけるグランドを、図３，６，８における中間端子ｎａにそれぞれ接続し、インバータ回路１２８に接続されていた端子をクロック信号ＰＣＫＡの端子に接続すればよい。これにより、クロック信号ＰＣＫＡの立上がり時間を制御信号に応じて段階的に緩和する効果を備えることが出来る。
【００６７】
＜第４の実施形態＞
図１４は、第４の実施形態に係る半導体集積回路５００の構成図であり、例えば、第３の実施形態の変形例に係る電流源のドレイン電流量を制御信号によって調整するための構成である。
【００６８】
−半導体集積回路の構成−
半導体集積回路５００は、電源電圧Ｖｄｄを検知して電圧レベルに応じた電圧レベル信号Ｓｉｇｖｄ１〜Ｓｉｇｖｄ３を出力する電源電圧検知回路５０１と、電圧レベル信号Ｓｉｇｖｄ１〜Ｓｉｇｖｄ３に基づいて制御信号Ｓｉｇｔｐｐ１，Ｓｉｇｔｐｐ２を出力する制御回路５０２と、クロック信号ＣＫＡ，ＣＫＢを出力するオシレータ５０３と、図１に示す昇圧回路１００とから構成される。なお、昇圧回路１００ではなく、図５に示す昇圧回路２００を用いてもよい。
【００６９】
−電源電圧検知回路の構成−
図１５は、電源電圧検知回路５０１の構成例である。電源電圧検知回路５０１では、電源電圧Ｖｄｄが抵抗値Ｒ０〜Ｒ３の抵抗素子で分圧され、それぞれ抵抗素子間に接続された差動アンプ回路５１０〜５１２によって電源電圧Ｖｄｄの電圧レベルが判定される。そして、バッファ回路５１３〜５１５を介して、電圧レベル信号Ｓｉｇｖｄ１〜Ｓｉｇｖｄ３が出力される。図１６に、電源電圧Ｖｄｄと電圧レベル信号Ｓｉｇｖｄ１〜Ｓｉｇｖｄ３との関係を示す。Ｒａｌｌは、図１５に示す各抵抗素子の抵抗値Ｒ０〜Ｒ３の総和である。
【００７０】
図１７は、電源電圧Ｖｄｄ、電圧レベル信号Ｓｉｇｖｄ１〜Ｓｉｇｖｄ３および制御信号Ｓｉｇｔｐｐ１，２の関係図である。制御回路５０２は、電圧レベル信号Ｓｉｇｖｄ［３：１］に応じて、図１７に示す制御値の制御信号Ｓｉｇｔｐｐ［２：１］を出力する。
【００７１】
−動作−
次に半導体集積回路５００の動作を簡単に説明する。図１６に示すＶｄ０〜Ｖｄ３には、Ｖｄ０＜Ｖｄ１＜Ｖｄ２＜Ｖｄ３の関係があり、電源電圧Ｖｄｄの電圧レベルがＶｄ０のとき、各抵抗素子の中間端子電圧Ｖｄｉｖ１〜Ｖｄｉｖ３は参照電圧Ｖｒｅｆよりも低い電圧値となる。これにより、全ての差動アンプ回路５１０〜５１２の出力は全て『Ｌ』となり、電圧レベル信号Ｓｉｇｖｄ［３：１］は『ＬＬＬ』となる。
【００７２】
電源電圧Ｖｄｄが、Ｖｄ１＝Ｖｒｅｆ×Ｒａｌｌ／（Ｒ１＋Ｒ２＋Ｒ３）となると、中間端子電圧Ｖｄｉｖ１のみ参照電圧Ｖｒｅｆよりも高い電圧値となる。これにより、差動アンプ回路５１０の出力のみ『Ｈ』となり、電圧レベル信号Ｓｉｇｖｄ［３：１］は『ＬＬＨ』となる。
【００７３】
電源電圧Ｖｄｄが、Ｖｄ２＝Ｖｒｅｆ×Ｒａｌｌ／（Ｒ２＋Ｒ３）となると、中間端子電圧Ｖｄｉｖ１とＶｄｉｖ２が参照電圧Ｖｒｅｆよりも高い電圧値となる。これにより、差動アンプ回路５１０，５１１の出力が『Ｈ』となり、電圧レベル信号Ｓｉｇｖｄ［３：１］は『ＬＨＨ』となる。
【００７４】
電源電圧Ｖｄｄが、Ｖｄ３＝Ｖｒｅｆ×Ｒａｌｌ／（Ｒ３）となると、中間端子電圧Ｖｄｉｖ１〜Ｖｄｉｖ３がそれぞれ参照電圧Ｖｒｅｆよりも高い電圧値となる。これにより、差動アンプ回路５１０〜５１２の出力が『Ｈ』となり、電圧レベル信号Ｓｉｇｖｄ［３：１］は『ＨＨＨ』となる。
【００７５】
次に、図１７を用いて図１４に示す昇圧回路１００の動作を説明する。制御回路５０２は、電源電圧検知回路５０１から出力される電圧レベル信号Ｓｉｇｖｄ［３：１］に基づいて、制御信号Ｓｉｇｔｐｐ［２：１］を出力する。なお、制御信号Ｓｉｇｔｐｐ［２：１］の制御値は、電源電圧レベルが高くなるにしたがって、電流源１２６Ａ，１３１Ａ（図１０参照）の電流Ｉａ，Ｉｂの電流量が少なくなるように設定される。
【００７６】
電流源１２６Ａは制御信号Ｓｉｇｔｐｐ［２：１］、電流源１３１Ａは信号ｎＳｉｇｔｐｐ［２：１］に応じて、それぞれ電流Ｉａ，Ｉｂの電流量が調整される。これにより、クロック信号ＰＣＫＡ、ＰＣＫＢの遷移時間は調整される。したがって、電源電圧Ｖｄｄが高くなるにつれて、ドライバ回路１２０で発生する高周波ノイズを抑制することができる。
【００７７】
なお、電圧レベル信号は３ビットに限るものではない。また、狭い電源電圧範囲ではあるが、あらかじめ制御信号Ｓｉｇｔｐｐ［２：１］の値を設定していてもよい。例えば、図１８に示す半導体集積回路６００のように、制御回路６０１にレジスタ６０２を設け、レジスタ６０２に制御信号Ｓｉｇｔｐｐ［２：１］の制御値を設定してもよい。
【００７８】
＜第５の実施形態＞
図１９は、第５の実施形態に係る半導体集積回路５００Ａの構成図である。以下、第４の実施形態との相違点について説明する。５０２Ａは電源電圧レベル信号Ｓｉｇｖｄ［３：１］に基づいて、周波数制御信号Ｓｉｇｆｏｓｃ［２：１］と、制御信号Ｓｉｇｔｐｐ［２：１］とを出力する制御回路である。図２０に、電源電圧Ｖｄｄ、電圧レベル信号Ｓｉｇｖｄ１〜Ｓｉｇｖｄ３、制御信号Ｓｉｇｔｐｐ１，Ｓｉｇｔｐｐ２、周波数制御信号Ｓｉｇｆｏｓｃ１，Ｓｉｇｆｏｓｃ２の関係を示す。
【００７９】
−オシレータの構成−
図２１に示す５０３Ａは、信号ｏｓｃｅｎに基づいて、それぞれクロック周波数ｆｏｓｃを有するクロック信号ＣＫＡをバッファ回路７２０、クロック信号ＣＫＢをインバータ回路７２１から出力するオシレータである。
【００８０】
具体的には、図２１に示すように、７１０はインバータ回路であり、７１１は信号ｏｓｃｅｎによってリングオシレータを制御するＮＯＲ回路である。７１２は、バッファ回路である。７１３および７１４はそれぞれ、リングオシレータを構成するインバータ回路７１５，７１６、およびインバータ回路７１５，７１６の動作速度を制御するＰｃｈトランジスタ７１７，７１８，７１９で構成されるバッファ回路である。
【００８１】
オシレータ５０３Ａでは、周波数制御信号Ｓｉｇｆｏｓｃ［２：１］の組合せによりＰｃｈトランジスタ７１８，７１９のドレイン能力が変更され、それによってインバータ回路７１５，７１６の動作速度が変更されることでクロック周波数ｆｏｓｃが決定される。
【００８２】
−動作−
図２０，図２１を用いて図１９に示す半導体集積回路５００Ａの動作を簡単に説明する。制御回路５０２Ａは、電圧レベル信号Ｓｉｇｖｄ［３：１］に基づいて、図２０に示すように、オシレータ５０３Ａのクロック周波数ｆｏｓｃを決定するための周波数制御信号Ｓｉｇｆｏｓｃ［２：１］と、制御信号Ｓｉｇｔｐｐ［２：１］を出力する。
【００８３】
ここで、電源電圧Ｖｄｄが高くなるにしたがって、クロック周波数ｆｏｓｃは低くなり、クロック信号ＰＣＫＡ，ＰＣＫＢの遷移時間は長くなるように設定されている。
【００８４】
オシレータ５０３Ａは、周波数制御信号Ｓｉｇｆｏｓｃ［２：１］に応じてクロック周波数ｆｏｓｃを切り替えてクロック信号ＣＫＡ，ＣＫＢを出力する。
【００８５】
一方、昇圧回路１００では、制御信号Ｓｉｇｔｐｐ［２：１］に応じてクロック信号ＰＣＫＡ，ＰＣＫＢの遷移時間が調整される。
【００８６】
ここで、従来の昇圧回路では、ドライバ回路での電流変化率低減のために、ドライバ回路の出力の遷移時間を調整している。しかし、従来の昇圧回路では、ドライバ回路の出力の遷移時間がクロック周波数ｆｏｓｃと連動して制御されていない。そのため、ドライバ回路の出力電圧遷移が緩やかになると、昇圧回路の電荷転送部における前段から次段への電荷転送時間が不十分になるおそれがある。逆に、電荷転送時間マージンを確保しようとすると出力電圧遷移を十分に緩やかにできないおそれがある。
【００８７】
本実施形態によれば、電源電圧Ｖｄｄが高くなって、クロック信号ＰＣＫＡ，ＰＣＫＢの遷移時間が長くなった場合でも、クロック信号ＰＣＫＡ，ＰＣＫＢのクロック周波数を遅くすることができるため、昇圧回路１００の電荷転送時間を十分に確保でき、昇圧効率の低下を抑制することができる。
【００８８】
なお、クロック信号ＰＣＫＡ，ＰＣＫＢのクロック周波数を制御する手段として、オシレータ５０３Ａが出力するクロック信号ＣＫＡ，ＣＫＢのクロック周波数を調整することを一例に挙げたが、オシレータ５０３Ａと昇圧回路１００との間に分周回路を設け、周波数制御信号Ｓｉｇｆｏｓｃ［２：１］に応じて分周率を変更することでクロック信号ＣＫＡ，ＣＫＢのクロック周波数を変更してもよい。
【００８９】
なお、あらかじめ制御信号Ｓｉｇｔｐｐ［２：１］および周波数制御信号Ｓｉｇｆｏｓｃ［２：１］の制御値を設定してもよい。例えば、図２２に示す半導体集積回路６００Ａのように、制御回路６０１Ａにレジスタ６０２Ａを設け、レジスタ６０２Ａに制御信号Ｓｉｇｔｐｐ［２：１］の制御値および周波数制御信号Ｓｉｇｆｏｓｃ［２：１］の制御値を設定してもよい。
【産業上の利用可能性】
【００９０】
本発明に係る半導体集積回路は、電源電圧が高くなっても高周波ノイズを抑制することができるため、高周波ノイズの耐性向上や低い高周波ノイズが求められる昇圧回路等に有用である。
【符号の説明】
【００９１】
１００，２００    昇圧回路
１０２，１０３    クロックバッファ回路（半導体集積回路）
１２０            ドライバ回路
１２１            Ｐｃｈトランジスタ
１２２            Ｎｃｈトランジスタ
１２３            インバータ回路（第１のインバータ回路）
１２６            電流源（第１の電流源）
１２７            Ｎｃｈトランジスタ
１２８            インバータ回路（第２のインバータ回路）
１３１            電流源（第２の電流源）
１３２            Ｐｃｈトランジスタ
２０１，２０２    クロックバッファ回路（半導体集積回路）
５００，５００Ａ  半導体集積回路
５０１            電源電圧検知回路
５０２，５０２Ａ  制御回路
５０３，５０３Ａ  オシレータ
Ｃ１〜Ｃ４        昇圧容量
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電圧と第２の電圧との間に直列接続された第１のトランジスタおよび第２のトランジスタと、
前記第１のトランジスタを制御する第１のインバータと、
前記第２のトランジスタを制御する第２のインバータと、
電流源と、を備え、
前記電流源は、前記第１および前記第２のインバータのうち、少なくとも一方のインバータに直列接続されていることを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記電流源は、定電圧が印加される定電流源であることを特徴とする半導体集積回路。
【請求項３】
請求項１において、
前記電流源は、クロック信号に応じて電流値を制御することを特徴とする半導体集積回路。
【請求項４】
請求項１乃至３のうちいずれか１項において、
前記第２のインバータには、第３の電圧が供給されていることを特徴とする半導体集積回路。
【請求項５】
請求項１乃至４のうちいずれか１項において、
前記電流源は、複数の電流値を切替える電流源であることを特徴とする半導体集積回路。
【請求項６】
第１の電圧と出力端子との間に備えられた第１のトランジスタと、
前記出力端子と第２の電圧との間に備えられた第２のトランジスタと、
前記第１のトランジスタのゲートに接続された第１のインバータと、
前記第２のトランジスタのゲートに接続された第２のインバータと、を備え、
更に、
前記第１のインバータと前記第２の電圧との間に設けられた第１の電流源または、前記第１の電圧と前記第２のインバータとの間に設けられた第２の電流源のうち少なくとも１つの電流源を備えていることを特徴とする半導体集積回路。
【請求項７】
第１の電圧と出力端子との間に備えられた第１のトランジスタと、
前記出力端子と第２の電圧との間に備えられた第２のトランジスタと、
前記第１のトランジスタのゲートに接続された第１のインバータと、
前記第２のトランジスタのゲートに接続された第２のインバータと、を備え、
更に、
前記第１のインバータと前記第２の電圧との間に設けられた第１の電流源または、第３の電圧と前記第２のインバータとの間に設けられた第２の電流源のうち少なくとも１つの電流源を備えていることを特徴とする半導体集積回路。
【請求項８】
請求項６および７のうちいずれか１項において、
前記第１および第２の電流源のうち少なくとも１つの電流源は定電圧が印加されて制御されることを特徴とする半導体集積回路。
【請求項９】
請求項６および７のうちいずれか１項において、
前記第１および第２の電流源の両方を備え、
前記第１の電流源は、前記第２のインバータに入力される第１のクロック信号によって制御され、
前記第２の電流源は、前記第１のインバータに入力される第２のクロック信号によって制御されることを特徴とする半導体集積回路。
【請求項１０】
請求項１乃至９のうちいずれか１項において、
前記半導体集積回路はさらに、レジスタを備える制御回路を備え、
前記レジスタに設定された値に応じて、前記電流源の電流値を設定することを特徴とする半導体集積回路。
【請求項１１】
請求項９において、
前記半導体集積回路はさらに、レジスタを備える制御回路を備え、
前記制御回路は、前記レジスタに設定された値に応じて、前記第１および第２の電流源の電流値と前記第１および第２のクロック信号の周波数のそれぞれを設定することを特徴とする半導体集積回路。
【請求項１２】
請求項１乃至９のうちいずれか１項において、
前記電流源は、外部電源電圧の電圧レベルを検知する電圧検知回路の出力信号に応じて電流値を設定することを特徴とする半導体集積回路。
【請求項１３】
請求項９において、
外部電源電圧の電圧レベルを検知する電圧検知回路の出力信号に応じて、前記第１および第２のクロック信号の周波数を設定する制御回路を備え、
前記第１および第２の電流源は、前記電圧検知回路の出力信号に応じて電流値を設定することを特徴とする半導体集積回路。
【請求項１４】
請求項１乃至１３のうちいずれか１項の半導体集積回路と、
一端が前記半導体集積回路に接続された昇圧容量とを備えたことを特徴とする昇圧回路。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2011067902.tif 000025
【図２】
2011067902.tif 000026
【図３】
2011067902.tif 000027
【図４】
2011067902.tif 000028
【図５】
2011067902.tif 000029
【図６】
2011067902.tif 000030
【図７】
2011067902.tif 000031
【図８】
2011067902.tif 000032
【図９】
2011067902.tif 000033
【図１０】
2011067902.tif 000034
【図１１】
2011067902.tif 000035
【図１２】
2011067902.tif 000036
【図１３】
2011067902.tif 000037
【図１４】
2011067902.tif 000038
【図１５】
2011067902.tif 000039
【図１６】
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【図１７】
2011067902.tif 000041
【図１８】
2011067902.tif 000042
【図１９】
2011067902.tif 000043
【図２０】
2011067902.tif 000044
【図２１】
2011067902.tif 000045
【図２２】
2011067902.tif 000046
【国際調査報告】
2011067902.tif 000047
2011067902.tif 000048