(57)【要約】  積分期間終了時点における受光面の照度の差による蓄積ノードの電位差よりも、突き上げ後の電位差の方を大きくし、感度の高い光センサを有する表示装置を提供する。光センサを画素領域内に備えた表示装置である。光センサは、ダイオードＤ１と、リセット信号を供給するリセット信号配線ＲＳＴと、読み出し信号を供給する読み出し信号配線ＲＷＳと、リセット信号が供給されてから読み出し信号が供給されるまでのダイオードＤ１の受光量に応じて電位（ＶＩＮＴ）が変化する蓄積ノードと、読み出し信号に応じてＶＩＮＴを増幅する増幅素子Ｃ１と、増幅された電位を出力配線へ読み出すセンサスイッチング素子Ｍ２とを備える。ダイオードの背面に設けられた遮光膜ＬＳの電位が、下記式を満たす定電位ＶＬＳに固定されている。      ＶＬＳ  ≧  ＶＲＳＴ．Ｈ
2011065558.tif 000002
【特許請求の範囲】
【請求項１】
アクティブマトリクス基板の画素領域に光センサを備えた表示装置であって、
前記光センサが、
入射光を受光する光検出素子と、
当該光センサへリセット信号を供給するリセット信号配線と、
当該光センサへ読み出し信号を供給する読み出し信号配線と、
前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間をセンシング期間とし、センシング期間に前記光検出素子で受光された光量にしたがって電位が変化する蓄積ノードと、
前記読み出し信号に応じて、前記蓄積ノードの電位を増幅する増幅素子と、
前記増幅素子で増幅された電位をセンサ回路出力として出力配線へ読み出すためのセンサスイッチング素子とを備え、
前記光検出素子に対してその受光面とは反対側に遮光膜が設けられ、
前記遮光膜が、当該遮光膜を定電位に固定する電圧を供給する電源に接続され、
前記定電位をＶＬＳ、前記リセット信号のハイレベル電位をＶＲＳＴ．Ｈとすると、
ＶＬＳ  ≧  ＶＲＳＴ．Ｈ 
である表示装置。
【請求項２】
前記光検出素子がＰＩＮダイオードであり、
前記ＰＩＮダイオードのｐチャネル閾値電圧をＶｔｈ＿ｐとすると、
ＶＬＳ  ≧  ＶＲＳＴ．Ｈ  ＋  Ｖｔｈ＿ｐ 
である、請求項１に記載の表示装置。
【請求項３】
前記増幅素子が可変コンデンサである、請求項１または２に記載の表示装置。
【請求項４】
前記可変コンデンサが、前記読み出し信号配線と、絶縁膜と、シリコン膜に形成されたｐ型半導体領域とを含むＭＯＳコンデンサである、請求項３に記載の表示装置。
【請求項５】
前記可変コンデンサが、前記センサスイッチング素子のゲート電極と、絶縁膜と、シリコン膜に形成されたｎ型半導体領域とを含むＭＯＳコンデンサである、請求項３に記載の表示装置。
【請求項６】
前記増幅素子がｐチャネル薄膜トランジスタである、請求項１〜５のいずれか一項に記載の表示装置。
【請求項７】
前記ｐチャネル薄膜トランジスタにおいて、前記光検出素子と前記蓄積ノードとを接続するシリコン膜の幅広部にチャネル領域が形成され、前記幅広部にオーバーラップするように当該ｐチャネル薄膜トランジスタのゲート電極が設けられている、請求項６に記載の表示装置。
【請求項８】
前記増幅素子がｎチャネル薄膜トランジスタである、請求項１〜５のいずれか一項に記載の表示装置。
【請求項９】
前記増幅素子が、チャネル上にゲート電極を備えたダイオードである、請求項１〜５のいずれか一項に記載の表示装置。
【請求項１０】
前記遮光膜と前記光検出素子との寄生容量に対して直列容量を形成するように、前記遮光膜に対向して設けられた電極とを備え、
前記電極が前記読み出し配線に電気的に接続されている、請求項１〜９のいずれか一項に記載の表示装置。
【請求項１１】
前記画素領域に複数の前記光検出素子を備え、
前記複数の光検出素子が並列に接続され、
前記複数の光検出素子の末端の光検出素子に前記増幅素子が接続された、請求項１〜１０のいずれか一項に記載の表示装置。
【請求項１２】
前記センサスイッチング素子が三端子スイッチング素子であり、
前記三端子のうちのゲート電極が前記蓄積ノードに接続され、
前記三端子のうちの残りの二端子の一方が、前記出力配線へ接続された、請求項１〜１１のいずれか一項に記載の表示装置。
【請求項１３】
前記センサスイッチング素子のリセット用スイッチング素子をさらに備えた、請求項１〜１２のいずれか一項に記載の表示装置。
【請求項１４】
前記増幅素子が、前記読み出し信号のローレベル電位とハイレベル電位との間に、当該増幅素子のオン／オフが切り替わる閾値電位を有する、請求項１〜１３のいずれか一項に記載の表示装置。
【請求項１５】
前記アクティブマトリクス基板に対向する対向基板と、
前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた、請求項１〜１４のいずれか一項に記載の表示装置。
【請求項１６】
アクティブマトリクス基板の画素領域に光センサを備えた表示装置であって、
前記光センサが、
入射光を受光する光検出素子と、
当該光センサへリセット信号を供給するリセット信号配線と、
当該光センサへ読み出し信号を供給する読み出し信号配線と、
前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間をセンシング期間とし、センシング期間に前記光検出素子で受光された光量にしたがって電位が変化する蓄積ノードと、
前記読み出し信号に応じて、前記蓄積ノードの電位を増幅する増幅素子と、
前記増幅素子で増幅された電位をセンサ回路出力として出力配線へ読み出すためのセンサスイッチング素子とを備え、
前記光検出素子に対してその受光面とは反対側に遮光膜が設けられ、
前記遮光膜が、当該遮光膜を定電位に固定する電圧を供給する電源に接続された、表示装置。
【請求項１７】
前記光検出素子がＰＩＮダイオードである、請求項１６に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトダイオードまたはフォトトランジスタ等の光検出素子を有する光センサ付きの表示装置に関し、特に、画素領域内に光センサを備えた表示装置に関する。
【背景技術】
【０００２】
従来、例えばフォトダイオード等の光検出素子を画素内に備えたことにより、外光の明るさを検出したり、ディスプレイに近接した物体の画像を取り込んだりすることが可能な、光センサ付き表示装置が提案されている。【０００３】
このような光センサ付き表示装置は、双方向通信用表示装置や、タッチパネル機能付き表示装置としての利用が想定されている。従来の光センサ付き表示装置では、アクティブマトリクス基板において、信号線および走査線、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、画素電極等の周知の構成要素を半導体プロセスによって形成する際に、同時に、アクティブマトリクス基板上にフォトダイオード等を作り込む（特開２００６−３８５７号公報参照）。【０００４】
アクティブマトリクス基板上に形成される従来の光センサとして、国際公開第２００７／１４５３４６号および国際公開第２００７／１４５３４７号に開示された構成の一例を、図６２に示す。図６２に示す従来の光センサは、主として、フォトダイオードＤ１、コンデンサＣ２、トランジスタＭ２から構成される。フォトダイオードＤ１のアノードには、リセット信号を供給するための配線ＲＳＴが接続されている。フォトダイオードＤ１のカソードには、コンデンサＣ２の電極の一方と、トランジスタＭ２のゲートが接続されている。トランジスタＭ２のドレインは配線ＶＤＤに接続され、ソースは配線ＯＵＴに接続されている。コンデンサＣ２の電極の他方は、読み出し信号を供給するための配線ＲＷＳに接続されている。【０００５】
この構成において、配線ＲＳＴへリセット信号、配線ＲＷＳへ読み出し信号を、それぞれ所定のタイミングで供給することにより、フォトダイオードＤ１で受光した光の量に応じたセンサ出力ＶＰＩＸを得ることができる。ここで、図６３を参照し、図６２に示したような従来の光センサの動作について説明する。なお、図６３においては、リセット信号のローレベル（例えば−７Ｖ）をＶＲＳＴ．Ｌ、リセット信号のハイレベル（例えば０Ｖ）をＶＲＳＴ．Ｈ、読み出し信号のローレベル（例えば０Ｖ）をＶＲＷＳ．Ｌ、読み出し信号のハイレベル（例えば１５Ｖ）をＶＲＷＳ．Ｈ、とそれぞれ表す。【０００６】
まず、配線ＲＳＴへハイレベルのリセット信号ＶＲＳＴ．Ｈが供給されると、フォトダイオードＤ１は順方向バイアスとなり、トランジスタＭ２のゲートの電位ＶＩＮＴは、下記の式（１）で表される。【０００７】
ＶＩＮＴ ＝ ＶＲＳＴ．Ｈ−ＶＦ ・・・（１）
式（１）において、ＶＦはフォトダイオードＤ１の順方向電圧である。このときのＶＩＮＴはトランジスタＭ２の閾値電圧より低いので、トランジスタＭ２はリセット期間において非導通状態となっている。【０００８】
次に、リセット信号がローレベル電位ＶＲＳＴ．Ｌに戻る（図６３においてｔＲＳＴのタイミング）ことにより、光電流の積分期間（センシング期間、図６３に示すＴＩＮＴの期間）が始まる。積分期間においては、フォトダイオードＤ１への入射光量に比例した光電流がコンデンサＣ２から流れ出し、コンデンサＣ２を放電させる。これにより、積分期間の終了時におけるトランジスタＭ２のゲートの電位ＶＩＮＴは、下記の式（２）で表される。【０００９】
ＶＩＮＴ＝ＶＲＳＴ．Ｈ−ＶＦ−ΔＶＲＳＴ・ＣＰＤ／ＣＴＯＴＡＬ
−ＩＰＨＯＴＯ・ＴＩＮＴ／ＣＴＯＴＡＬ     …（２）
式（２）において、ΔＶＲＳＴは、リセット信号のパルスの高さ（ＶＲＳＴ．Ｈ−ＶＲＳＴ．Ｌ）であり、ＩＰＨＯＴＯは、フォトダイオードＤ１の光電流、ＴＩＮＴは、積分期間の長さである。ＣＰＤは、フォトダイオードＤ１の容量である。ＣＴＯＴＡＬは、コンデンサＣ２の容量、フォトダイオードＤ１の容量ＣＰＤと、トランジスタＭ２の容量ＣＴＦＴとの総和である。積分期間においても、ＶＩＮＴがトランジスタＭ２の閾値電圧より低いので、トランジスタＭ２は非導通状態となっている。【００１０】
積分期間が終わると、図６３に示すｔＲＷＳのタイミングで読み出し信号ＲＷＳが立ち上がることにより、読み出し期間が始まる。なお、読み出し期間は、読み出し信号ＲＷＳがハイレベルの間、継続する。ここで、コンデンサＣ２に対して電荷注入が起こる。この結果、トランジスタＭ２のゲートの電位ＶＩＮＴは、下記の式（３）で表される。【００１１】
ＶＩＮＴ＝ＶＲＳＴ．Ｈ−ＶＦ−ΔＶＲＳＴ・ＣＰＤ／ＣＴＯＴＡＬ−ＩＰＨＯＴＯ・ＴＩＮＴ／ＣＴＯＴＡＬ
＋ΔＶＲＷＳ・ＣＩＮＴ／ＣＴＯＴＡＬ…（３）
ΔＶＲＷＳは、読み出し信号のパルスの高さ（ＶＲＷＳ．Ｈ−ＶＲＷＳ．Ｌ）である。これにより、トランジスタＭ２のゲートの電位ＶＩＮＴが閾値電圧よりも高くなるので、トランジスタＭ２は導通状態となり、各列において配線ＯＵＴの端部に設けられているバイアストランジスタＭ３と共に、ソースフォロアアンプとして機能する。すなわち、トランジスタＭ２からのセンサ出力電圧ＶＰＩＸは、積分期間におけるフォトダイオードＤ１の光電流の積分値に比例する。【００１２】
なお、図６３において、実線で示した波形は、フォトダイオードＤ１に光の入射が少ない場合の電位ＶＩＮＴの変化を表し、破線で示した波形は、フォトダイオードＤ１に飽和レベルの光が入射した場合の電位ＶＩＮＴの変化を表している。図６３のΔＶＳＩＧが、フォトダイオードＤ１へ入射した光の量に比例した電位差である。図６３のΔＶＩＮＴが、読み出し期間において、光センサに配線ＲＷＳから読み出し信号が印加されることによる、電位ＶＩＮＴの突き上げ量である。
【発明の概要】
【００１３】
上述のような、画素内に光センサを備えた表示装置においては、照度が異なる場合（例えば、暗状態の場合と飽和レベルの光が入射した場合）の蓄積期間終了時の蓄積ノードの電位の差が、それぞれの場合において読み出し期間に突き上げられた後の蓄積ノードの電位の差と等しい。つまり、暗状態の場合の蓄積期間終了時点の蓄積ノードの電位（ここではＶＩＮＴ１と称する）と、飽和レベルの光が入射した場合の蓄積期間終了時点の蓄積ノードの電位（ここではＶＩＮＴ２と称する）との電位差が、前記暗状態の場合の読み出し期間における突き上げ後の蓄積ノードの電位（ここではＶＩＮＴ３と称する）と、飽和レベルの光が入射した場合の読み出し期間における突き上げ後の蓄積ノードの電位（ここではＶＩＮＴ４と称する）との電位差に等しい。
【００１４】
しかし、上記のＶＩＮＴ３とＶＩＮＴ４との差が大きいほど、感度が高く、Ｓ／Ｎ比の高い、優れた特性の光センサを得ることができる。したがって、本発明は、積分期間終了時点における受光面の照度の差による蓄積ノードの電位差（ＶＩＮＴ１−ＶＩＮＴ２）よりも、突き上げ後の電位差（ＶＩＮＴ３−ＶＩＮＴ４）の方が大きくなるようにすることにより、感度が高い光センサを有する表示装置を提供することを目的とする。
【００１５】
上記の課題を解決するために、ここに開示する表示装置は、アクティブマトリクス基板の画素領域に光センサを備えた表示装置であって、前記光センサが、入射光を受光する光検出素子と、当該光センサへリセット信号を供給するリセット信号配線と、当該光センサへ読み出し信号を供給する読み出し信号配線と、前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間をセンシング期間とし、センシング期間に前記光検出素子で受光された光量にしたがって電位が変化する蓄積ノードと、前記読み出し信号に応じて、前記蓄積ノードの電位を増幅する増幅素子と、前記増幅素子で増幅された電位をセンサ回路出力として出力配線へ読み出すためのセンサスイッチング素子とを備え、前記光検出素子に対してその受光面とは反対側に遮光膜が設けられ、前記遮光膜が、当該遮光膜を定電位に固定する電圧を供給する電源に接続され、前記定電位をＶＬＳ、前記リセット信号のハイレベル電位をＶＲＳＴ．Ｈとすると、
ＶＬＳ  ≧  ＶＲＳＴ．Ｈ 
が成り立つ構成である。
【００１６】
上記の構成によれば、読み出し信号に応じて蓄積ノードの電位を増幅する増幅素子を備えたことにより、積分期間終了時点における受光面の照度の差による蓄積ノードの電位差よりも、突き上げ後の電位差の方が大きくなる。例えば、暗状態の場合の蓄積期間終了時点の蓄積ノードの電位と、飽和レベルの光が入射した場合の蓄積期間終了時点の蓄積ノードの電位との電位差よりも、前記暗状態の場合の読み出し期間における突き上げ後の蓄積ノードの電位と、飽和レベルの光が入射した場合の読み出し期間における突き上げ後の蓄積ノードの電位との電位差の方が大きくなる。これにより、感度が高い光センサを有する表示装置を提供することができる。また、遮光膜の電位をリセット信号のハイレベル電位ＶＲＳＴ．Ｈ以上の定電位に固定すれば、入射光量に対して線形性の高いセンサ出力を得ることが可能となる。
【図面の簡単な説明】
【００１７】
【図１】図１は、本発明の一実施形態にかかる表示装置の概略構成を示すブロック図である。
【図２】図２は、本発明の第１の実施形態にかかる表示装置における一画素の構成を示す等価回路図である。
【図３】図３は、第１の実施形態にかかる光センサが備えるコンデンサのＣＶ特性図である。
【図４】図４は、第１の実施形態にかかる光センサにおける駆動信号の波形と、蓄積ノードの電位変化とを示すタイミングチャートである。
【図５】図５は、本実施形態にかかる光センサの等価回路図である。
【図６】図６は、本実施形態にかかる光センサの平面構造の一例を示す平面図である。
【図７】図７は、コンデンサＣ１が形成されている領域の拡大図である。
【図８】図８は、本実施形態にかかる光センサにおける各領域の接続関係を示した断面模式図である。
【図９】図９は、積分期間の最後から読み出し期間にかけての蓄積ノードの電位ＶＩＮＴの変化を示す波形図である。
【図１０Ａ】図１０Ａは、コンデンサＣ１においてゲート電極の電位が閾値電圧よりも低いときの電荷の移動を示す断面模式図である。
【図１０Ｂ】図１０Ａは、コンデンサＣ１においてゲート電極の電位が閾値電圧よりも高いときの電荷の移動を示す断面模式図である。
【図１１】図１１は、ラテラル構造のＰＩＮダイオードの断面模式図である。
【図１２Ａ】図１２Ａは、ＰＩＮダイオードの３つの動作モードの違いを表すＩｄ−ＶＬＳ特性図である。
【図１２Ｂ】図１２Ｂは、ＰＩＮダイオードの３つの動作モードの違いを表すＩｄ−ＶＬＳ特性図である。
【図１３】図１３は、アノード電位ＶＡと遮光膜ＬＳの電位ＶＬＳとの関係を表すグラフである。
【図１４】図１４は、第１の実施形態にかかる表示装置の、センシングタイミングを示すタイミングチャートである。
【図１５】図１５は、センサ画素読み出し回路の内部構成を示す回路図である。
【図１６】図１６は、読み出し信号と、センサ出力と、センサ画素読み出し回路の出力との関係を示す波形図である。
【図１７】図１７は、センサカラムアンプの概略構成を示す等価回路図である。
【図１８】図１８は、第２の実施形態にかかる光センサの等価回路図である。
【図１９】図１９は、第２の実施形態にかかる光センサに供給されるリセット信号と読み出し信号の波形図である。
【図２０】図２０は、第２の実施形態にかかる光センサの平面構造の一例を示す平面図である。
【図２１】図２１は、図２０においてコンデンサＣ１が形成されている領域の拡大図である。
【図２２】図２２は、第２の実施形態にかかる光センサにおける各領域の接続関係を示した断面模式図である。
【図２３】図２３は、第３の実施形態にかかる光センサの等価回路図である。
【図２４】図２４は、第３の実施形態にかかる光センサの平面構造の一例を示す平面図である。
【図２５】図２５は、図２４においてコンデンサＣ１が形成されている領域の拡大図である。
【図２６】図２６は、第３の実施形態にかかる光センサにおける各領域の接続関係を示した断面模式図である。
【図２７】図２７は、第４の本実施形態にかかる光センサの等価回路図である。
【図２８】図２８は、第４の実施形態にかかる光センサの平面構造の一例を示す平面図である。
【図２９】図２９は、図２８においてｐチャネルＴＦＴが形成されている領域の拡大図である。
【図３０】図３０は、第４の実施形態にかかる光センサにおける各領域の接続関係を示した断面模式図である。
【図３１】図３１は、第４の実施形態にかかる光センサのｐチャネルＴＦＴの等価回路図である。
【図３２】図３２は、寄生容量とリーク電流が蓄積ノードの電位に与える影響を示す波形図である。
【図３３】図３３は、第４の実施形態にかかる光センサの変形例の平面構造の一例を示す平面図である。
【図３４】図３４は、図３３においてｐチャネルＴＦＴが形成されている領域の拡大図である。
【図３５】図３５は、図３３のｐチャネルＴＦＴの等価回路図である。
【図３６】図３６は、第５の実施形態にかかる光センサの等価回路図である。
【図３７】図３７は、第５の実施形態にかかる光センサの平面構造の一例を示す平面図である。
【図３８】図３８は、第５の実施形態において増幅素子（ｎチャネルＴＦＴ）が形成されている領域の拡大図である。
【図３９】図３９は、第５の実施形態にかかる光センサにおける各領域の接続関係を示した断面模式図である。
【図４０】図４０は、第５の実施形態における増幅素子としてのｎチャネルＴＦＴの等価回路図である。
【図４１】図４１は、第５の実施形態にかかる光センサの変形例の平面構造の一例を示す平面図である。
【図４２】図４２は、図４１の変形例における増幅素子における各領域の接続関係を示した断面模式図である。
【図４３】図４３は、図４２のｎチャネルＴＦＴの等価回路図である。
【図４４】図４４は、第６の実施形態にかかる光センサの等価回路図である。
【図４５】図４５は、第６の実施形態にかかる光センサの平面構造の一例を示す平面図である。
【図４６】図４６は、第６の実施形態において増幅素子（ダイオードＤ２）が形成されている領域の拡大図である。
【図４７】図４７は、第６の実施形態にかかる光センサにおける各領域の接続関係を示した断面模式図である。
【図４８】図４８は、第６の実施形態における増幅素子としてのダイオードの等価回路図である。
【図４９】図４９は、第６の実施形態の第１の変形例にかかる光センサの等価回路図である。
【図５０】図５０は、第６の実施形態の第１の変形例にかかる光センサの平面構造の一例を示す平面図である。
【図５１】図５１は、第６の実施形態の第２の変形例にかかる光センサの等価回路図である。
【図５２】図５２は、第６の実施形態の第２の変形例にかかる光センサの平面構造の一例を示す平面図である。
【図５３】図５３は、第７の実施形態にかかる光センサの等価回路図である。
【図５４】図５４は、本実施形態にかかる光センサの平面構造の一例を示す平面図である。
【図５５Ａ】図５５Ａは、増幅素子が可変コンデンサである構成に直列コンデンサＣＳＥＲを組み合わせた場合の電荷注入の様子を示す回路図である。
【図５５Ｂ】図５５Ｂは、増幅素子がｐチャネルＴＦＴである構成に直列コンデンサＣＳＥＲを組み合わせた場合の電荷注入の様子を示す回路図である。
【図５６】図５６は、第８の実施形態にかかる光センサの等価回路図である。
【図５７】図５７は、第８の実施形態にかかる光センサの平面構造の一例を示す平面図である。
【図５８】図５８は、第９の実施形態にかかる光センサの等価回路図である。
【図５９】図５９は、第９の実施形態にかかる光センサの平面構造の一例を示す平面図である。
【図６０】図６０は、本実施形態にかかる光センサの等価回路図である。
【図６１】図６１は、本実施形態にかかる光センサの平面構造の一例を示す平面図である。
【図６２】図６２は、アクティブマトリクス基板上に形成される従来の光センサの一例を示す等価回路図である。
【図６３】図６３は、従来の光センサにおける駆動信号の波形と、蓄積ノードの電位変化とを示すタイミングチャートである。
【発明を実施するための形態】
【００１８】
本発明の一実施形態にかかる表示装置は、アクティブマトリクス基板の画素領域に光センサを備えた表示装置であって、前記光センサが、入射光を受光する光検出素子と、当該光センサへリセット信号を供給するリセット信号配線と、当該光センサへ読み出し信号を供給する読み出し信号配線と、前記リセット信号が供給されてから前記読み出し信号が供給されるまでの間をセンシング期間とし、センシング期間に前記光検出素子で受光された光量にしたがって電位が変化する蓄積ノードと、前記読み出し信号に応じて、前記蓄積ノードの電位を増幅する増幅素子と、前記増幅素子で増幅された電位をセンサ回路出力として出力配線へ読み出すためのセンサスイッチング素子とを備えた構成である。
【００１９】
この構成によれば、読み出し信号に応じて蓄積ノードの電位を増幅する増幅素子を備えたことにより、積分期間終了時点における受光面の照度の差による蓄積ノードの電位差よりも、突き上げ後の電位差の方が大きくなる。例えば、暗状態の場合の蓄積期間終了時点の蓄積ノードの電位と、飽和レベルの光が入射した場合の蓄積期間終了時点の蓄積ノードの電位との電位差よりも、前記暗状態の場合の読み出し期間における突き上げ後の蓄積ノードの電位と、飽和レベルの光が入射した場合の読み出し期間における突き上げ後の蓄積ノードの電位との電位差の方が大きくなる。なお、この電位差の増幅機能は、暗状態の場合と飽和レベルの光が入射した場合とに限らず、任意の照度間で成立する。これにより、感度が高い光センサを有する表示装置を提供することができる。
【００２０】
また、上記の構成において、光検出素子に対してその受光面とは反対側に遮光膜が設けられ、前記遮光膜が、当該遮光膜を定電位に固定する電圧を供給する電源に接続され、前記定電位をＶＬＳ、前記リセット信号のハイレベル電位をＶＲＳＴ．Ｈとすると、
ＶＬＳ  ≧  ＶＲＳＴ．Ｈ 
が成り立つ構成であることが好ましい。この好ましい構成によれば、遮光膜の電位変動をなくすことができ、ダイオードＤ１の特性の劣化を抑制することができる。
【００２１】
また、光検出素子としてＰＩＮダイオードを用いる場合、前記ＰＩＮダイオードのｐチャネル閾値電圧をＶｔｈ＿ｐとすると、
ＶＬＳ  ≧  ＶＲＳＴ．Ｈ  ＋  Ｖｔｈ＿ｐ 
が成り立つ構成とすることがさらに好ましい。この好ましい構成によれば、ＰＩＮダイオードを、そのｉ層におけるｐ層側およびｎ層側の両方の界面において自由電子および正孔の移動が生じやすい状態で動作させることができるので、明電流（光電流）が大きく、かつ、照度変化に対する明電流（光電流）の変化の線形性を向上させることができる。
【００２２】
上記の表示装置において、前記増幅素子としては、例えば可変コンデンサを用いることができる。この場合、前記可変コンデンサとしては、例えば、前記読み出し信号配線と、絶縁膜と、シリコン膜に形成されたｐ型半導体領域とを含むＭＯＳコンデンサを用いることができる。あるいは、前記可変コンデンサとしては、前記センサスイッチング素子のゲート電極と、絶縁膜と、シリコン膜に形成されたｎ型半導体領域とを含むＭＯＳコンデンサを用いることができる。前者の構成によれば、前記読み出し信号配線を、当該可変コンデンサのゲート電極として用いることができるので、読み出し信号配線とゲート電極とを接続するための配線やコンタクトを設ける必要がないといった利点がある。
【００２３】
また、上記の表示装置において、前記増幅素子として、例えばｐチャネル薄膜トランジスタを用いることもできる。この場合、ｐチャネル薄膜トランジスタにおいて、前記光検出素子と前記蓄積ノードとを接続するシリコン膜の幅広部にチャネル領域が形成され、前記幅広部にオーバーラップするように当該ｐチャネル薄膜トランジスタのゲート電極が設けられた構成とすることが好ましい。この構成によれば、境界長を短くすることができ、寄生容量やリーク電流によるダイナミックレンジの減少を防止できるからである。あるいは、上記の表示装置において、前記増幅素子として、ｎチャネル薄膜トランジスタを用いても良い。
【００２４】
あるいは、上記の表示装置において、前記増幅素子としてチャネル上にゲート電極を備えたダイオードを用いた構成とすることもできる。この構成によれば、境界長を短くすることができる。
【００２５】
また、上記の表示装置において、前記遮光膜と前記光検出素子との寄生容量に対して直列容量を形成するように、前記遮光膜に対向して設けられた電極とを備え、前記電極が前記読み出し配線に電気的に接続された構成とすることも好ましい。この構成によれば、遮光膜と光検出素子との間の寄生容量が積分期間における蓄積ノードの電位変化に与える影響を軽減することができるという効果がある。
【００２６】
また、上記の表示装置において、前記画素領域に複数の前記光検出素子を備え、前記複数の光検出素子が並列に接続され、前記複数の光検出素子の末端の光検出素子に前記増幅素子が接続された構成とすることが好ましい。このように、複数の光検出素子を並列に接続することにより、光電流を増加させることができ、感度を向上させることができる。
【００２７】
上記の表示装置において、前記センサスイッチング素子が三端子スイッチング素子であり、前記三端子のうちのゲート電極が前記蓄積ノードに接続され、前記三端子のうちの残りの二端子の一方が前記出力配線へ接続された構成とすることが好ましい。この構成によれば、センサスイッチング素子の数が一つで足りるので、光センサの回路構成を簡略化することができる。なお、上記の表示装置において、前記センサスイッチング素子のリセット用スイッチング素子をさらに備えた構成としても良い。
【００２８】
上記の表示装置において、前記増幅素子が、前記読み出し信号のローレベル電位とハイレベル電位との間に、当該増幅素子のオン／オフが切り替わる閾値電位を有することが好ましい。
【００２９】
また、上記の表示装置は、前記アクティブマトリクス基板に対向する対向基板と、前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた液晶表示装置として実施することも可能である。
【００３０】
以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。なお、以下の実施形態は、本発明にかかる表示装置を液晶表示装置として実施する場合の構成例を示したものであるが、本発明にかかる表示装置は液晶表示装置に限定されず、アクティブマトリクス基板を用いる任意の表示装置に適用可能である。なお、本発明にかかる表示装置は、光センサを有することにより、画面に近接する物体を検知して入力操作を行うタッチパネル付き表示装置や、表示機能と撮像機能とを具備した双方向通信用表示装置等としての利用が想定される。
【００３１】
また、以下で参照する各図は、説明の便宜上、本発明の実施形態の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明にかかる表示装置は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。
【００３２】
［第１の実施形態］
最初に、図１および図２を参照しながら、本発明の第１の実施形態にかかる液晶表示装置が備えるアクティブマトリクス基板の構成について説明する。
【００３３】
図１は、本発明の一実施形態にかかる液晶表示装置が備えるアクティブマトリクス基板１００の概略構成を示すブロック図である。図１に示すように、アクティブマトリクス基板１００は、ガラス基板上に、画素領域１、ディスプレイゲートドライバ２、ディスプレイソースドライバ３、センサカラム（ｃｏｌｕｍｎ）ドライバ４、センサロウ（ｒｏｗ）ドライバ５、バッファアンプ６、ＦＰＣコネクタ７を少なくとも備えている。また、画素領域１内の光検出素子（後述）で取り込まれた画像信号を処理するための信号処理回路８が、前記ＦＰＣコネクタ７とＦＰＣ９とを介して、アクティブマトリクス基板１００に接続されている。
【００３４】
なお、アクティブマトリクス基板１００上の上記の構成部材は、半導体プロセスによってガラス基板上にモノリシックに形成することも可能である。あるいは、上記の構成部材のうちのアンプやドライバ類を、例えばＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）技術等によってガラス基板上に実装した構成としても良い。あるいは、図１においてアクティブマトリクス基板１００上に示した上記の構成部材の少なくとも一部が、ＦＰＣ９上に実装されることも考えられる。アクティブマトリクス基板１００は、全面に対向電極が形成された対向基板（図示せず）と貼り合わされ、その間隙に液晶材料が封入される。
【００３５】
画素領域１は、画像を表示するために、複数の画素が形成された領域である。本実施形態では、画素領域１における各画素内には、画像を取り込むための光センサが設けられている。図２は、アクティブマトリクス基板１００の画素領域１における画素と光センサとの配置を示す等価回路図である。図２の例では、１つの画素が、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３色の絵素によって形成され、この３絵素で構成される１つの画素内に、１つの光センサが設けられている。画素領域１は、Ｍ行×Ｎ列のマトリクス状に配置された画素と、同じくＭ行×Ｎ列のマトリクス状に配置された光センサとを有する。なお、上述のとおり、絵素数は、Ｍ×３Ｎである。
【００３６】
このため、図２に示すように、画素領域１は、画素用の配線として、マトリクス状に配置されたゲート線ＧＬおよびソース線ＣＯＬを有している。ゲート線ＧＬは、ディスプレイゲートドライバ２に接続されている。ソース線ＣＯＬは、ディスプレイソースドライバ３に接続されている。なお、ゲート線ＧＬは、画素領域１内にＭ行設けられている。以下、個々のゲート線ＧＬを区別して説明する必要がある場合は、ＧＬｉ（ｉ＝１〜Ｍ）のように表記する。一方、ソース線ＣＯＬは、上述のとおり、１つの画素内の３絵素にそれぞれ画像データを供給するために、１画素につき３本ずつ設けられている。ソース線ＣＯＬを個々に区別して説明する必要がある場合は、ＣＯＬｒｊ，ＣＯＬｇｊ，ＣＯＬｂｊ（ｊ＝１〜Ｎ）のように表記する。
【００３７】
ゲート線ＧＬとソース線ＣＯＬとの交点には、画素用のスイッチング素子として、薄膜トランジスタ（ＴＦＴ）Ｍ１が設けられている。なお、図２では、赤色、緑色、青色のそれぞれの絵素に設けられている薄膜トランジスタＭ１を、Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂと表記している。薄膜トランジスタＭ１のゲート電極はゲート線ＧＬへ、ソース電極はソース線ＣＯＬへ、ドレイン電極は図示しない画素電極へ、それぞれ接続されている。これにより、図２に示すように、薄膜トランジスタＭ１のドレイン電極と対向電極（ＶＣＯＭ）との間に液晶容量ＣＬＣが形成される。また、ドレイン電極とＴＦＴＣＯＭとの間に補助容量ＣＬＳが形成されている。
【００３８】
図２において、１本のゲート線ＧＬｉと１本のソース線ＣＯＬｒｊとの交点に接続された薄膜トランジスタＭ１ｒによって駆動される絵素は、この絵素に対応するように赤色のカラーフィルタが設けられ、ソース線ＣＯＬｒｊを介してディスプレイソースドライバ３から赤色の画像データが供給されることにより、赤色の絵素として機能する。また、ゲート線ＧＬｉとソース線ＣＯＬｇｊとの交点に接続された薄膜トランジスタＭ１ｇによって駆動される絵素は、この絵素に対応するように緑色のカラーフィルタが設けられ、ソース線ＣＯＬｇｊを介してディスプレイソースドライバ３から緑色の画像データが供給されることにより、緑色の絵素として機能する。さらに、ゲート線ＧＬｉとソース線ＣＯＬｂｊとの交点に接続された薄膜トランジスタＭ１ｂによって駆動される絵素は、この絵素に対応するように青色のカラーフィルタが設けられ、ソース線ＣＯＬｂｊを介してディスプレイソースドライバ３から青色の画像データが供給されることにより、青色の絵素として機能する。
【００３９】
なお、図２の例では、光センサは、画素領域１において、１画素（３絵素）に１つの割合で設けられている。ただし、画素と光センサの配置割合は、この例のみに限定されず、任意である。例えば、１絵素につき１つの光センサが配置されていても良いし、複数画素に対して１つの光センサが配置された構成であっても良い。
【００４０】
光センサは、図２に示すように、光検出素子としてのフォトダイオードＤ１、コンデンサＣ１（増幅素子）、トランジスタＭ２から構成される。本実施形態において増幅素子として機能するコンデンサＣ１は、可変コンデンサである。
【００４１】
図２の例では、ソース線ＣＯＬｒが、センサカラムドライバ４から定電圧ＶＤＤを光センサへ供給するための配線ＶＤＤを兼ねている。また、ソース線ＣＯＬｇが、センサ出力用の配線ＯＵＴを兼ねている。
【００４２】
フォトダイオードＤ１のアノードには、リセット信号を供給するための配線ＲＳＴが接続されている。フォトダイオードＤ１のカソードには、コンデンサＣ１の電極の一方と、トランジスタＭ２のゲートが接続されている。トランジスタＭ２のドレインは配線ＶＤＤに接続され、ソースは配線ＯＵＴに接続されている。図２において、フォトダイオードＤ１のカソードと、コンデンサＣ１の電極の一方と、トランジスタＭ２のゲートとの接続点（蓄積ノード）をＩＮＴと表記した。コンデンサＣ１の電極の他方は、読み出し信号を供給するための配線ＲＷＳに接続されている。配線ＲＳＴ，ＲＷＳは、センサロウドライバ５に接続されている。これらの配線ＲＳＴ，ＲＷＳは１行毎に設けられているので、以降、各配線を区別する必要がある場合は、ＲＳＴｉ，ＲＷＳｉ（ｉ＝１〜Ｍ）のように表記する。
【００４３】
センサロウドライバ５は、所定の時間間隔ｔｒｏｗで、図２に示した配線ＲＳＴｉとＲＷＳｉとの組を順次選択していく。これにより、画素領域１において信号電荷を読み出すべき光センサの行（ｒｏｗ）が順次選択される。
【００４４】
なお、図２に示すように、配線ＯＵＴの端部には、絶縁ゲート型電界効果トランジスタＭ３のドレインが接続されている。また、このトランジスタＭ３のドレインには、出力配線ＳＯＵＴが接続され、トランジスタＭ３のドレインの電位ＶＳＯＵＴが、光センサからの出力信号としてセンサカラムドライバ４へ出力される。トランジスタＭ３のソースは、配線ＶＳＳに接続されている。トランジスタＭ３のゲートは、参照電圧配線ＶＢを介して、参照電圧電源（図示せず）に接続されている。
【００４５】
図３は、コンデンサＣ１のＣＶ特性図である。図３において、横軸はコンデンサＣ１の電極間電圧ＶＣＡＰ、縦軸は静電容量を表す。図３に示すように、コンデンサＣ１は、電極間電圧ＶＣＡＰが小さい間は一定の静電容量を有するが、電極間電圧ＶＣＡＰの閾値の前後で静電容量が急峻に変化する特性を有する。したがって、配線ＲＷＳからの読み出し信号の電位によって、コンデンサＣ１の特性を動的に変化させることができる。このような特性を有するコンデンサＣ１を用いることにより、本実施形態にかかる光センサは、図４に示すように、積分期間ＴＩＮＴにおける蓄積ノードの電位変化を増幅して読み出すことができる。図４の例は、あくまでも一実施形態であるが、リセット信号のローレベル電位ＶＲＳＴ．Ｌが−１．４Ｖであり、リセット信号のハイレベル電位ＶＲＳＴ．Ｈが０Ｖである。また、読み出し信号のローレベル電位ＶＲＷＳ．Ｌが−３Ｖ、読み出し信号のハイレベル電位ＶＲＷＳ．Ｈが１２Ｖである。図４においても、実線で示した波形は、フォトダイオードＤ１に光の入射が少ない場合の電位ＶＩＮＴの変化を表し、破線で示した波形は、フォトダイオードＤ１に飽和レベルの光が入射した場合の電位ＶＩＮＴの変化を表し、ΔＶＳＩＧがフォトダイオードＤ１へ入射した光の量に比例した電位差である。図６３に示した従来例と、図４とを比較することから明らかなように、本実施形態にかかる光センサでは、飽和レベルの光が入射した場合の積分期間ＴＩＮＴにおける蓄積ノードの電位変化が、従来の光センサよりも小さいが、読み出し期間において（読み出し信号の電位がハイレベル電位ＶＲＷＳ．Ｈである間）、この蓄積ノードの電位が増幅して読み出されている。
【００４６】
ここで、図４を参照し、画素領域１からのセンサ出力の読み出しについて説明する。まず、センサロウドライバ５から配線ＲＳＴへ供給されるリセット信号がローレベル（ＶＲＳＴ．Ｌ）から立ち上がってハイレベル（ＶＲＳＴ．Ｈ）になると、フォトダイオードＤ１は順方向バイアスとなり、接続点ＩＮＴの電位ＶＩＮＴは、下記の式（４）で表される。
【００４７】
ＶＩＮＴ ＝ ＶＲＳＴ．Ｈ−ＶＦ ・・・（４）
式（４）において、ＶＦはフォトダイオードＤ１の順方向電圧である。このときのＶＩＮＴはトランジスタＭ２の閾値電圧より低いので、トランジスタＭ２はリセット期間において非導通状態となっている。
【００４８】
次に、リセット信号がローレベル電位ＶＲＳＴ．Ｌに戻ると、光電流の積分期間（ＴＩＮＴ）が始まる。積分期間ＴＩＮＴにおいては、フォトダイオードＤ１への入射光量に比例した光電流がコンデンサＣ１に流れ込み、コンデンサＣ１を放電させる。これにより、積分期間ＴＩＮＴの終了時における接続点ＩＮＴの電位ＶＩＮＴは、下記の式（５）で表される。
【００４９】
ＶＩＮＴ＝ＶＲＳＴ．Ｈ−ＶＦ−ΔＶＲＳＴ・ＣＰＤ／ＣＴＯＴＡＬ
−ＩＰＨＯＴＯ・ｔＩＮＴ／ＣＴＯＴＡＬ      …（５）
式（５）において、ΔＶＲＳＴは、リセット信号のパルスの高さ（ＶＲＳＴ．Ｈ−ＶＲＳＴ．Ｌ）であり、ＩＰＨＯＴＯは、フォトダイオードＤ１の光電流、ｔＩＮＴは、積分期間の長さである。ＣＰＤはフォトダイオードＤ１の容量である。ＣＴＯＴＡＬは、光センサ回路全体の容量、すなわち、接続点ＩＮＴの総容量であり、コンデンサＣ１の容量ＣＩＮＴと、フォトダイオードＤ１の容量ＣＰＤと、トランジスタＭ２の容量ＣＴＦＴとの総和である。積分期間においても、ＶＩＮＴがトランジスタＭ２の閾値電圧より低いので、トランジスタＭ２は非導通状態となっている。
【００５０】
積分期間が終わると、配線ＲＷＳへ供給される読み出し信号が立ち上がることにより、読み出し期間が始まる。ここで、コンデンサＣ１に対して電荷注入が起こる。そして、接続点ＩＮＴの電位ＶＩＮＴがトランジスタＭ２の閾値電圧よりも高くなったとき、トランジスタＭ２は導通状態となり、各列において配線ＯＵＴの端部に設けられているバイアストランジスタＭ３と共に、ソースフォロアアンプとして機能する。本実施形態にかかる光センサにおいては、トランジスタＭ３のドレインからの出力配線ＳＯＵＴからの出力信号電圧は、積分期間におけるフォトダイオードＤ１の光電流の積分値を増幅したものに相当する。その原理については、後述する。
【００５１】
以上のとおり、本実施形態においては、リセットパルスによる初期化と、積分期間における光電流の積分と、読み出し期間におけるセンサ出力の読み出しとを１サイクルとして周期的に行う。
【００５２】
以下、本実施形態にかかる光センサの具体的な構造について、図面を参照しながら説明する。図５は、本実施形態にかかる光センサの等価回路図である。図６は、本実施形態にかかる光センサの平面構造の一例を示す平面図である。図７は、コンデンサＣ１が形成されている領域の拡大図である。図８は、本実施形態にかかる光センサにおける各領域の接続関係を示した断面模式図である。
【００５３】
図５に示すように、本実施形態にかかる光センサは、可変コンデンサであるコンデンサＣ１を増幅素子として備えている。本実施形態においては、コンデンサＣ１は、ｐチャネルＭＯＳコンデンサである。なお、図６においては、ソース線ＣＯＬｇとＣＯＬｂとの間の領域にトランジスタＭ２を設け、その両側に、コンデンサＣ１とダイオードＤ１の組を１つずつ設けているが、コンデンサＣ１とダイオードＤ１とが１組だけ設けられた構成であっても良い。ダイオードＤ１の背面には、バックライト光が入射することを防止するための遮光膜ＬＳが設けられている。遮光膜ＬＳは、少なくとも光センサの動作中、定電位ＶＬＳに固定される。
【００５４】
このように、遮光膜ＬＳを定電位ＶＬＳに固定することにより、フォトダイオードの信頼性を向上させることができる。遮光膜ＬＳの電位がフローティングである場合、キャリアの移動や注入などにより、遮光膜ＬＳが初期の電位から変動し、ダイオードＤ１の特性が変動劣化する可能性があるが、遮光膜ＬＳを定電位ＶＬＳに固定することにより、この問題を解決することができる。
【００５５】
また、複数のダイオードＤ１間での特性のばらつきを低減することができる。なぜなら、遮光膜ＬＳの電位がフローティングである場合、プロセス工程でのプラズマイオンなどのチャージアップが均一でないことにより、遮光膜ＬＳのフローティング電位にばらつきが発生する可能性がある。これに対して、遮光膜ＬＳを定電位ＶＬＳに固定することにより、この問題を解決することができる。
【００５６】
また、表示用の各種信号との干渉ノイズを低減することができる。なぜなら、遮光膜ＬＳはソース線ＣＯＬや画素電極と容量結合しているので、遮光膜ＬＳの電位がフローティングの場合、表示用の各種信号の電位変動（ソース線電位や画素電極電位）により、遮光膜ＬＳの電位が影響を受ける。この遮光膜ＬＳの電位の変動が、さらに、光センサにノイズを与えることになる。これに対して、遮光膜ＬＳを定電位ＶＬＳに固定することにより、遮光膜ＬＳの電位変動をなくすことができ、この問題を解決することができる。
【００５７】
なお、遮光膜ＬＳの定電位をＶＬＳ、リセット信号のハイレベル電位をＶＲＳＴ．Ｈとすると、
ＶＬＳ  ≧  ＶＲＳＴ．Ｈ 
の関係が成り立つことが好ましい。また、ダイオードＤ１のｐチャネル閾値電圧をＶｔｈ＿ｐとすると、
ＶＬＳ  ≧  ＶＲＳＴ．Ｈ  ＋  Ｖｔｈ＿ｐ 
の関係が成り立つことがさらに好ましい。この理由については、後に詳しく説明する。
【００５８】
図６に示すように、本実施形態にかかる光センサは、ソース線ＣＯＬｇとＣＯＬｂとの間の領域にトランジスタＭ２を備えている。ダイオードＤ１は、ベースとなるシリコン膜に、ｐ型半導体領域１０２ｐと、ｉ型半導体領域１０２ｉと、ｎ型半導体領域１０２ｎとが直列に形成された、ラテラル構造のＰＩＮダイオードである。ｐ型半導体領域１０２ｐは、ダイオードＤ１のアノードとなり、配線１０８およびコンタクト１０９，１１０を介して配線ＲＳＴに接続される。ｎ型半導体領域１０２ｎは、ダイオードＤ１のカソードとなり、シリコン膜の延設部１０７，コンタクト１０５，１０６、および配線１０４を介して、トランジスタＭ２のゲート電極１０１に接続される。
【００５９】
この構成において、配線ＲＳＴ，ＲＷＳは、トランジスタＭ２のゲート電極１０１と同じ金属により同じ工程で形成されている。また、配線１０４，１０８は、ソース線ＣＯＬと同じ金属により同じ工程で形成されている。ダイオードＤ１の背面には、遮光膜ＬＳ（図５参照）として機能する金属膜１１３が設けられている。前述のとおり、遮光膜ＬＳとしての金属膜１１３の電位は定電位ＶＬＳに固定される。このため、金属膜１１３は、配線１１４に接続されている。配線１１４は、画素領域１の外部において、定電圧電源（図示せず）に接続されている。なお、図６においては、遮光膜ＬＳとして機能する金属膜１１３へ定電位ＶＬＳを供給するための配線１１４が、リセット配線ＲＳＴに平行に設けられている構成を例示したが、配線１１４の態様はこの具体例のみに限定されない。
【００６０】
また、図６〜図８に示すように、配線ＲＷＳに形成された幅広部１１１と、シリコン膜の延設部１０７と、その間に配置された絶縁膜（図示せず）とによって、コンデンサＣ１が形成されている。つまり、配線ＲＷＳと同電位である幅広部１１１が、コンデンサＣ１のゲート電極として機能する。図７に示す領域１１２は、ｎ型シリコン膜に対して例えばボロン等のｐ型不純物をドープして形成されたｐ＋領域である。なお、ｐ型不純物のドープの際に幅広部１１１がマスクとして機能するので、図８に示すように、延設部１０７はｐ＋領域となり、幅広部１１１の下方にあるシリコン膜はｎ−領域を形成する。
【００６１】
ここで、本実施形態にかかる光センサの読み出し動作について説明する。図９は、積分期間の最後から読み出し期間にかけての蓄積ノードの電位ＶＩＮＴの変化を示す波形図である。図９において、実線で示した波形ｗ１は、フォトダイオードＤ１に光の入射が少ない場合の電位ＶＩＮＴの変化を表し、破線で示した波形ｗ２は、フォトダイオードＤ１に光が入射した場合の電位ＶＩＮＴの変化を表している。また、時刻ｔ０は、配線ＲＷＳから供給される読み出し信号がローレベル電位ＶＲＷＳ．Ｌからの立ち上がりを開始する時刻であり、時刻ｔ２は、読み出し信号がハイレベル電位ＶＲＷＳ．Ｈへ到達する時刻である。時刻ｔＳは、トランジスタＭ２がオンになってセンサ出力のサンプリングが行われる時刻である。時刻ｔ１は、読み出し信号がコンデンサＣ１の閾値電圧Ｖｏｆｆに到達する時刻である。すなわち、コンデンサＣ１は、読み出し配線ＲＷＳから幅広部１１１へ供給される電位と閾値電圧Ｖｏｆｆとの大小関係によって、その動作特性が変わる。
【００６２】
図１０Ａおよび図１０Ｂは、コンデンサＣ１におけるゲート電極（幅広部１１１）の電位による電荷の移動の違いを示す断面模式図である。図９、図１０Ａ、および図１０Ｂに示すように、時刻ｔ１よりも前の時刻においては、コンデンサＣ１は常にオン状態であり、時刻ｔ１以降はオフ状態となる。すなわち、配線ＲＷＳの電位が閾値電圧Ｖｏｆｆ以下の間は、図１０Ａに示すようにゲート電極（幅広部１１１）下の電荷Ｑｉｎｊの移動が生じるが、配線ＲＷＳの電位が閾値電圧Ｖｏｆｆを超えると、図１０Ｂに示すようにゲート電極（幅広部１１１）下の電荷Ｑｉｎｊの移動がなくなる。以上より、読み出し配線ＲＷＳから供給される読み出し信号の電位がハイレベル電位ＶＲＷＳ．Ｈへ到達した後のサンプル時刻ｔＳにおける蓄積ノードの電位ＶＩＮＴ（ｔＳ）は、下記の式（６）に示すとおりである。なお、図４に示したΔＶＩＮＴは、ＶＩＮＴ（ｔ０）とＶＩＮＴ（ｔＳ）との差分に相当し、Ｑｉｎｊ／ＣＩＮＴに等しい。
【００６３】
【数１】
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【００６４】
図９に示したように、本実施形態にかかる光センサによれば、積分期間の終期におけるける受光面の照度の差による蓄積ノードの電位差よりも、突き上げ後の電位差の方が大きくなる。例えば、暗状態の場合の蓄積期間終了時点の蓄積ノードの電位と、飽和レベルの光が入射した場合の蓄積期間終了時点の蓄積ノードの電位との電位差よりも、前記暗状態の場合の読み出し期間における突き上げ後の蓄積ノードの電位と、飽和レベルの光が入射した場合の読み出し期間における突き上げ後の蓄積ノードの電位との電位差の方が大きくなる。したがって、感度が高く、かつＳ／Ｎ比も高い光センサを実現することができる。
【００６５】
ここで、図１１〜図１３を参照しながら、本実施形態にかかる光センサの利点について説明する。前述のように、本実施形態にかかる光センサでは、フォトダイオードＤ１の受光面の反対側に、バックライト光の入射を防止する遮光膜ＬＳ（図５参照）が設けられ、その電位が定電位ＶＬＳに固定されている。また、定電位ＶＬＳは、リセット信号のハイレベル電位をＶＲＳＴ．Ｈと、ダイオードＤ１のｐチャネル閾値電圧をＶｔｈ＿ｐとの間で、
ＶＬＳ  ≧  ＶＲＳＴ．Ｈ  ＋  Ｖｔｈ＿ｐ 
との関係を満たす。遮光膜ＬＳの定電位ＶＬＳをこのように設定することにより、低照度領域におけるフォトダイオードＤ１の線形性を向上させることができる。その理論を以下に説明する。
【００６６】
図１１は、ラテラル構造のＰＩＮダイオードの断面模式図である。図１１に示すとおり、本実施形態にかかる光センサのように、ラテラル構造のＰＩＮダイオードの近傍に遮光膜ＬＳが設けられた場合、この遮光膜ＬＳとの間に生ずる寄生容量により、ダイオードは三端子素子として機能する。すなわち、遮光膜ＬＳがゲート、ｐ層がアノード、ｎ層がカソードとなり、ゲートすなわち遮光膜ＬＳの電位ＶＬＳと、アノード電位ＶＡと、カソード電位ＶＣとの関係によって、互いに異なる３つの動作モードを呈する。
【００６７】
図１２Ａおよび図１２Ｂは、上記の３つの動作モードの違いを表すＩｄ−ＶＬＳ特性図である。なお、Ｉｄは、ダイオードの明電流である。なお、明電流は、ダイオードに光が入射した際に光量に応じて生じる電流であり、光電流とも呼ばれる。図１２Ａは、アノード電位ＶＡを−７Ｖ、カソード電位ＶＣを０Ｖとした場合の、遮光膜ＬＳの電位ＶＬＳと明電流Ｉｄとの関係を示すグラフである。図１２Ａの例では、ＶＬＳの値がＶＡ＋Ｖｔｈ＿ｐの点を境界として、遮光膜ＬＳの電位ＶＬＳに対する明電流Ｉｄのふるまいが変化する。ここで、ＶＬＳ≦ＶＡ＋Ｖｔｈ＿ｐの領域における動作モードを「モードＢ」、ＶＬＳ≧ＶＡ＋Ｖｔｈ＿ｐの領域における動作モードを「モードＡ」と称することとする。
【００６８】
また、図１２Ｂは、アノード電位ＶＡを−７Ｖ、カソード電位ＶＣを−３Ｖとした場合の、遮光膜ＬＳの電位ＶＬＳと明電流Ｉｄとの関係を示すグラフである。図１２Ｂの例では、ＶＬＳの値がＶＡ＋Ｖｔｈ＿ｐの点を境界として、遮光膜ＬＳの電位ＶＬＳに対する明電流Ｉｄのふるまいが変化すると共に、ＶＬＳの値がＶＣ＋Ｖｔｈ＿ｎの点を境界として、遮光膜ＬＳの電位ＶＬＳに対する明電流Ｉｄのふるまいが変化する。ここで、上記と同様に、ＶＬＳ≦ＶＡ＋Ｖｔｈ＿ｐの領域における動作モードを「モードＢ」と称し、ＶＡ＋Ｖｔｈ＿ｐ≦ＶＬＳ≦ＶＣ＋Ｖｔｈ＿ｎの領域における動作モードを「モードＡ」、ＶＣ＋Ｖｔｈ＿ｎ≦ＶＬＳの領域における動作モードを「モードＣ」と称することとする。
【００６９】
図１２Ａおよび図１２Ｂから明らかなように、モードＡにおいては、高い明電流Ｉｄが安定して得られ、かつ、照度に対する明電流値の線形性が良い。したがって、本実施形態においても、ダイオードＤ１はモードＡで動作することが好ましい。すなわち、ＶＡ＋Ｖｔｈ＿ｐ≦ＶＬＳ≦ＶＣ＋Ｖｔｈ＿ｎの場合（モードＡ）においては、ダイオードのｉ層におけるｐ層側およびｎ層側の両方の界面において、自由電子および正孔の移動が生じやすい状態となる。これにより、モードＡにおいては、フォト電流がダイオード内をスムーズに流れ、かつ、暗電流は低下する傾向があるので、良好なＳ／Ｎ比が得られると共に、照度に対する明電流の線形性が向上する。
【００７０】
一方、ＶＬＳ≦ＶＡ＋Ｖｔｈ＿ｐの場合（モードＢ）においては、ダイオードのｉ層におけるｎ層側の界面では自由電子および正孔の移動が生じやすい状態となっているが、ｐ層側の界面では電流の流れがｉ層によって妨げられる。その逆に、ＶＣ＋Ｖｔｈ＿ｎ≦ＶＬＳの場合（モードＣ）においては、ダイオードのｉ層におけるｐ層側の界面では自由電子および正孔の移動が生じやすい状態となっているが、ｎ層側の界面では電流の流れがｉ層によって妨げられる。したがって、モードＢ，Ｃの場合は、フォト電流がダイオード内をスムーズに流れることができず、また、暗電流が増加する傾向があるので、良好なＳ／Ｎ比が得られない。
【００７１】
ここで、モードＡ，Ｂ，Ｃの分布を、アノード電位ＶＡと遮光膜ＬＳの電位ＶＬＳとの関係で表すと、図１３のようになる。図１３において、ハッチングが付されていない領域がモードＡ、右下がりのハッチングが付された領域がモードＢ、左下がりのハッチングが付された領域がモードＣである。上述のとおり、モードＡの領域は、
ＶＡ＋Ｖｔｈ＿ｐ≦ＶＬＳ≦ＶＣ＋Ｖｔｈ＿ｎ
モードＢの領域は、
ＶＬＳ≦ＶＡ＋Ｖｔｈ＿ｐ
モードＣの領域は、
ＶＣ＋Ｖｔｈ＿ｎ≦ＶＬＳ
と表すことができる。
【００７２】
図１３中に示されたＴ１，Ｔ２，Ｔ３のうち、Ｔ１は、図４に示したリセット信号がハイレベルとなった時刻のＶＬＳとＶＡとを表す座標である。Ｔ２は、図４に示した時刻ｔＲＳＴ（すなわちリセット信号がハイレベルからローレベルへ切り替わった時刻）に対応し、Ｔ３は、図４に示した時刻ｔＲＷＳ（すなわち読み出し信号がローレベルからハイレベルへ切り替わった時刻）に対応する。
【００７３】
ここで、Ｔ１，Ｔ２，Ｔ３を結ぶ線で形成される三角形が、モードＡの領域に収まっていることが好ましい。したがって、まず、Ｔ１におけるＶＬＳの値がモードＢの領域に入らず、モードＡの領域内にあるための条件として、
ＶＬＳ≧ＶＡ＋Ｖｔｈ＿ｐ
が満たされていることが好ましい。なお、リセット開始時のアノード電位ＶＡはリセット信号のハイレベル電位ＶＲＳＴ．Ｈに等しいので、上記の式は、
ＶＬＳ≧ＶＲＳＴ．Ｈ＋Ｖｔｈ＿ｐ
と表現することができる。
【００７４】
なお、Ｔ１〜Ｔ２の間はＶＬＳの値は変化しない。そして、図４に示した時刻ｔＲＳＴにおいてリセット信号がローレベルへ切り替わった時点から、蓄積期間が始まる（図１３のＴ２）。そして、図４に示した時刻ｔＲＷＳにおいて読み出し信号がハイレベルへ切り替わった時点（図１３のＴ３）まで、受光した光量に応じたフォト電流が流れ続け、ＶＬＳの値は上昇する。Ｔ３において読み出し信号がハイレベルへ切り替わった後は、ＶＬＳの値は初期状態（Ｔ１）へ戻る。
【００７５】
なお、本実施形態においては、コンデンサＣ１として可変コンデンサを用いていることにより、通常の（可変でない）コンデンサを使用する場合と比較して、蓄積期間中のカソード電位ＶＣの変動が抑制されている。したがって、蓄積期間（図１３のＴ２〜Ｔ３）においてＶＬＳがあまり上昇せず、モードＡの領域内で動作させることが可能となる。
【００７６】
なお、Ｔ３においてダイオードＤ１がモードＣの領域で動作しないようにするためには、コンデンサＣ１の増幅率ＡＡＣが、
ＡＡＣ≧ＶＤＤ／（Ｖｔｈ＿ｎ−Ｖｔｈ＿ｐ）
の関係を満たすことが望ましい。ここで、ＶＤＤは、出力トランジスタＭ２の電源電圧である。この関係が満たされれば、蓄積ノード電位Ｖｉｎｔの可動範囲であるΔＶｔｈ＝Ｖｔｈ＿ｎ−Ｖｔｈ＿ｐを、出力電圧範囲０Ｖ〜ＶＤＤに対応させることができる。
【００７７】
以上のとおり、遮光膜ＬＳの電位ＶＬＳの値を、
ＶＬＳ≧ＶＲＳＴ．Ｈ＋Ｖｔｈ＿ｐ
が満たされるように定電位に設定することにより、リセット開始から蓄積期間の少なくとも初期において、フォトダイオードＤ１をモードＡで動作させることができる。なお、仮に、リセット開始近傍においてダイオードがモードＢで動作した場合には、図１２Ａおよび図１２Ｂに示したように、特に低照度領域における線形性が劣化するという現象が見られる。しかし、ここで説明したように、リセット開始後からダイオードをモードＡで動作させることにより、リセット開始後から蓄積期間の初期においても、Ｓ／Ｎ比が高く、かつ、照度変化に対する線形性が高い、センサ出力値を得ることができる。
【００７８】
なお、遮光膜ＬＳの電位を、
ＶＬＳ≧ＶＲＳＴ．Ｈ＋Ｖｔｈ＿ｐ
を満たす定電位ＶＬＳに設定することが最も好ましいが、定電位ＶＬＳが、
ＶＬＳ≧ＶＲＳＴ．Ｈ
を満たす値であっても、ダイオードＤ１の特性を改善する上では効果が得られる。また、仮に定電位ＶＬＳが、
ＶＬＳ≧ＶＲＳＴ．Ｈ
を満たさない値であっても、遮光膜ＬＳの電位がフローティングである場合よりは、ダイオードＤ１の特性を改善する上では効果が得られる。
【００７９】
なお、本実施形態では、前述したように、ソース線ＣＯＬｒ，ＣＯＬｇ，ＣＯＬｂを光センサ用の配線ＶＤＤ，ＯＵＴ，ＶＳＳとして共用しているので、図１４に示すように、ソース線ＣＯＬｒ，ＣＯＬｇ，ＣＯＬｂを介して表示用の画像データ信号を入力するタイミングと、センサ出力を読み出すタイミングとを区別する必要がある。図１４の例では、水平走査期間において表示用画像データ信号の入力が終わった後に、水平ブランキング期間等を利用して、センサ出力の読み出しが行われる。
【００８０】
センサカラムドライバ４は、図１に示したように、センサ画素読み出し回路４１と、センサカラムアンプ４２と、センサカラム走査回路４３とを含む。センサ画素読み出し回路４１には、画素領域１からセンサ出力ＶＳＯＵＴを出力する配線ＳＯＵＴ（図２参照）が接続されている。図１において、配線ＳＯＵＴｊ（ｊ＝１〜Ｎ）により出力されるセンサ出力を、ＶＳＯＵＴｊと表記している。センサ画素読み出し回路４１は、センサ出力ＶＳＯＵＴｊのピークホールド電圧ＶＳｊを、センサカラムアンプ４２へ出力する。センサカラムアンプ４２は、画素領域１のＮ列の光センサにそれぞれ対応するＮ個のカラムアンプを内蔵しており、個々のカラムアンプでピークホールド電圧ＶＳｊ（ｊ＝１〜Ｎ）を増幅し、ＶＣＯＵＴとしてバッファアンプ６へ出力する。センサカラム走査回路４３は、センサカラムアンプ４２のカラムアンプをバッファアンプ６への出力へ順次接続するために、カラムセレクト信号ＣＳj（ｊ＝１〜Ｎ）を、センサカラムアンプ４２へ出力する。
【００８１】
ここで、図１５および図１６を参照し、画素領域１からセンサ出力ＶＳＯＵＴが読み出された後のセンサカラムドライバ４およびバッファアンプ６の動作について説明する。図１５は、センサ画素読み出し回路４１の内部構成を示す回路図である。図１６は、読み出し信号ＶＲＷＳと、センサ出力ＶＳＯＵＴと、センサ画素読み出し回路の出力ＶＳとの関係を示す波形図である。前述のように、読み出し信号がハイレベル電位ＶＲＷＳ．Ｈになったとき、トランジスタＭ２が導通することにより、トランジスタＭ２，Ｍ３によりソースフォロアアンプが形成され、センサ出力ＶＳＯＵＴがセンサ画素読み出し回路４１のサンプルキャパシタＣSAMに蓄積される。これにより、読み出し信号がローレベル電位ＶＲＷＳ．Ｌになった後も、その行の選択期間（ｔｒｏｗ）中、センサ画素読み出し回路４１からセンサカラムアンプ４２への出力電圧ＶＳは、図１６に示すように、センサ出力ＶＳＯＵＴのピーク値と等しいレベルに保持される。
【００８２】
次に、センサカラムアンプ４２の動作について、図１７を参照しながら説明する。図１７に示すように、センサ画素読み出し回路４１から、各列の出力電圧ＶＳｊ（ｊ＝１〜Ｎ）が、センサカラムアンプ４２のＮ個のカラムアンプへ入力される。図１７に示すように、各カラムアンプは、トランジスタＭ６，Ｍ７から構成されている。センサカラム走査回路４３によって生成されるカラムセレクト信号ＣＳjが、１つの行の選択期間（ｔrow）中に、Ｎ列のカラムのそれぞれに対して順次ＯＮとなることにより、センサカラムアンプ４２中のＮ個のカラムアンプのうちいずれか１つのみのトランジスタＭ６がＯＮとなり、そのトランジスタＭ６を介して、各列の出力電圧ＶＳｊ（ｊ＝１〜Ｎ）のいずれかのみが、センサカラムアンプ４２からの出力ＶＣＯＵＴとして出力される。バッファアンプ６は、センサカラムアンプ４２から出力されたＶＣＯＵＴをさらに増幅し、パネル出力（光センサ信号）ＶＯＵＴとして信号処理回路８へ出力する。
【００８３】
なお、センサカラム走査回路４３は、上述のように光センサの列を１列ずつ走査するようにしても良いが、これに限定されず、光センサの列をインタレース走査する構成としても良い。また、センサカラム走査回路４３が、例えば４相等の多相駆動走査回路として形成されていても良い。
【００８４】
以上の構成により、本実施形態にかかる表示装置は、画素領域１において画素毎に形成されたフォトダイオードＤ１の受光量に応じたパネル出力ＶＯＵＴを得る。パネル出力ＶＯＵＴは、信号処理回路８に送られてＡ／Ｄ変換され、パネル出力データとしてメモリ（図示せず）に蓄積される。つまり、このメモリには、画素領域１の画素数（光センサ数）と同数のパネル出力データが蓄積されることとなる。信号処理回路８では、メモリに蓄積されたパネル出力データを用いて、画像取り込みやタッチ領域の検出等の各種信号処理を行う。なお、本実施形態では、信号処理回路８のメモリに、画素領域１の画素数（光センサ数）と同数のパネル出力データを蓄積するものとしたが、メモリ容量等の制約により、必ずしも画素数と同数のパネル出力データを蓄積することを要しない。
【００８５】
なお、第１の実施形態にかかる構成は、配線ＲＷＳの幅広部１１１がコンデンサＣ１のゲート電極を兼ねているので、例えば後述する第３の実施形態よりもコンタクト（第３の実施形態において図２４に示すコンタクト１１８，１１９）が少なくて済み、光センサ回路を小型化できるという利点がある。また、第１の実施形態にかかる構成では、配線ＲＷＳの幅広部１１１が、蓄積ノードＩＮＴをソース線ＣＯＬからシールドする配置となっている。したがって、例えば後述する第３の実施形態のように、蓄積ノードＩＮＴの上層にソース線ＣＯＬが配置される構成と比較して、蓄積ノードＩＮＴに対するソース線ＣＯＬからのノイズ干渉を抑制できるという利点もある。
【００８６】
［第２の実施形態］
以下、本発明の第２の実施形態について説明する。第１の実施形態において説明した構成と同様の機能を有する構成については、第１の実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
【００８７】
図１８は、本実施形態にかかる光センサの等価回路図である。図１９は、本実施形態にかかる光センサに供給されるリセット信号と読み出し信号の波形図である。図２０は、本実施形態にかかる光センサの平面構造の一例を示す平面図である。図２１は、コンデンサＣ１が形成されている領域の拡大図である。図２２は、本実施形態にかかる光センサにおける各領域の接続関係を示した断面模式図である。
【００８８】
図１８に示すように、本実施形態にかかる光センサは、コンデンサＣ１がｎチャネルＭＯＳコンデンサである点において、第１の実施形態と異なっている。また、ダイオードＤ１が第１の実施形態とは逆向きに接続されている。すなわち、ダイオードＤ１のカソードが配線ＲＳＴに接続され、アノードが蓄積ノードＩＮＴに接続されている。さらに、読み出し用のトランジスタＭ２が、ｐチャネルＴＦＴである。また、図１９に示すように、リセット信号と読み出し信号のハイレベルとローレベルの電位が、第１の実施形態とは逆である。
【００８９】
図２０に示すように、ダイオードＤ１は、第１の実施形態と同様に、ベースとなるシリコン膜に、ｐ型半導体領域１０２ｐと、ｉ型半導体領域１０２ｉと、ｎ型半導体領域１０２ｎとが直列に形成された、ラテラル構造のＰＩＮダイオードである。ただし、ｎ型半導体領域１０２ｎ（カソード）が、配線１０８およびコンタクト１０９，１１０を介して配線ＲＳＴに接続される。また、ｐ型半導体領域１０２ｐ（アノード）が、シリコン膜の延設部１０７，コンタクト１０５，１０６、および配線１０４を介して、トランジスタＭ２のゲート電極１０１に接続される。
【００９０】
図２１および図２２に示すように、配線ＲＷＳに形成された幅広部１１１と、シリコン膜の延設部１０７と、その間に配置された絶縁膜（図示せず）とによって、コンデンサＣ１が形成されている。つまり、配線ＲＷＳと同電位である幅広部１１１が、コンデンサＣ１のゲート電極として機能する。本実施形態においては、図２１に示す領域１１２は、ｎ型シリコン膜に対して例えばリン等のｎ型不純物をドープして形成されたｎ＋領域である。なお、ｎ型不純物のドープの際に幅広部１１１がマスクとして機能するので、図２２に示すように、延設部１０７はｎ＋領域となり、幅広部１１１の下方にあるシリコン膜はｎ−領域を形成する。
【００９１】
以上の構成にかかる本実施形態の光センサにおいては、第１の実施形態と電位関係が逆になるので、積分期間および読み出し期間における蓄積ノードＩＮＴの電位変化は、第１の実施形態で示した図９を上下方向に逆にしたとおりとなる。したがって、本実施形態の光センサによっても、積分期間終了時点における受光面の照度の差による蓄積ノードの電位差よりも、突き上げ後の電位差の方が大きくなる。例えば、暗状態の場合の蓄積期間終了時点の蓄積ノードの電位と、飽和レベルの光が入射した場合の蓄積期間終了時点の蓄積ノードの電位との電位差よりも、前記暗状態の場合の読み出し期間における突き上げ後の蓄積ノードの電位と、飽和レベルの光が入射した場合の読み出し期間における突き上げ後の蓄積ノードの電位との電位差の方が大きくなる。この結果、感度が高く、かつＳ／Ｎ比も高い光センサを実現することができる。
【００９２】
また、本実施形態の光センサにおいても、ダイオードＤ１の遮光膜ＬＳの電位が、定電位ＶＬＳに固定され、このＶＬＳの値が、
ＶＬＳ≧ＶＲＳＴ．Ｈ、
より好ましくは、
ＶＬＳ≧ＶＲＳＴ．Ｈ＋Ｖｔｈ＿ｐ
を満たすことにより、第１の実施形態と同様に、照度変化に対する線形性の良い光センサ出力を得ることができる。
【００９３】
［第３の実施形態］
以下、本発明の第３の実施形態について説明する。前述の各実施形態において説明した構成と同様の機能を有する構成については、前述の実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
【００９４】
図２３は、本実施形態にかかる光センサの等価回路図である。図２４は、本実施形態にかかる光センサの平面構造の一例を示す平面図である。図２５は、コンデンサＣ１が形成されている領域の拡大図である。図２６は、本実施形態にかかる光センサにおける各領域の接続関係を示した断面模式図である。
【００９５】
図２３に示すように、本実施形態にかかる光センサの等価回路図は、第１の実施形態と同じである。ただし、図２４〜図２６に示すように、コンデンサＣ１の構造等が異なっている。
【００９６】
図２４に示すように、本実施形態の光センサにおいては、トランジスタＭ２のゲート電極１０１からの配線が、ダイオードＤ１のｎ型半導体領域１０２ｎの上方まで延設され、コンタクト１１５，１１６を介してｎ型半導体領域１０２ｎに接続されている。トランジスタＭ２のゲート電極１０１からの配線は、コンデンサＣ１の上層にも延設され、コンデンサＣ１のゲート電極１２１として機能する。
【００９７】
図２５および図２６に示すように、ゲート電極１２１と、シリコン膜１１７と、その間に配置された絶縁膜（図示せず）とによって、コンデンサＣ１が形成されている。ゲート電極１２１は、蓄積ノードＩＮＴと同電位（ＶＩＮＴ）である。本実施形態においては、図２５に示す領域１１２は、ｎ型シリコン膜に対して例えばリン等のｎ型不純物をドープして形成されたｎ＋領域である。なお、ｎ型不純物のドープの際にゲート電極１２１がマスクとして機能するので、図２６に示すように、ゲート電極１２１の下方にあるシリコン膜はｎ−領域を形成する。
【００９８】
本実施形態の光センサは、第１の実施形態において図４に示したリセット信号と読み出し信号によって駆動され、積分期間および読み出し期間における蓄積ノードＩＮＴの電位変化は、第１の実施形態において図９に示したとおりである。したがって、本実施形態の光センサによっても、積分期間終了時点における受光面の照度の差による蓄積ノードの電位差よりも、突き上げ後の電位差の方が大きくなる。例えば、暗状態の場合の蓄積期間終了時点の蓄積ノードの電位と、飽和レベルの光が入射した場合の蓄積期間終了時点の蓄積ノードの電位との電位差よりも、前記暗状態の場合の読み出し期間における突き上げ後の蓄積ノードの電位と、飽和レベルの光が入射した場合の読み出し期間における突き上げ後の蓄積ノードの電位との電位差の方が大きくなる。この結果、感度が高く、かつＳ／Ｎ比も高い光センサを実現することができる。
【００９９】
また、本実施形態の光センサにおいても、ダイオードＤ１の遮光膜ＬＳの電位が、定電位ＶＬＳに固定され、このＶＬＳの値が、
ＶＬＳ≧ＶＲＳＴ．Ｈ、
より好ましくは、
ＶＬＳ≧ＶＲＳＴ．Ｈ＋Ｖｔｈ＿ｐ
を満たすことにより、第１の実施形態と同様に、照度変化に対する線形性の良い光センサ出力を得ることができる。
【０１００】
［第４の実施形態］
以下、本発明の第４の実施形態について説明する。前述の各実施形態において説明した構成と同様の機能を有する構成については、前述の実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
【０１０１】
図２７は、本実施形態にかかる光センサの等価回路図である。図２８は、本実施形態にかかる光センサの平面構造の一例を示す平面図である。図２９は、増幅素子（ｐチャネルＴＦＴ）が形成されている領域の拡大図である。図３０は、本実施形態にかかる光センサにおける各領域の接続関係を示した断面模式図である。図３１は、増幅素子としてのｐチャネルＴＦＴの等価回路図である。
【０１０２】
本実施形態にかかる光センサは、図２７〜図３１に示すように、増幅素子として、第１〜第３の実施形態において説明した可変コンデンサＣ１の代わりに、ｐチャネルＴＦＴ（トランジスタＭ４）を用いたものである。なお、トランジスタＭ４を増幅素子として用いた本実施形態の光センサの駆動信号および動作は、第１の実施形態において図４および図９を参照して説明したものと同じである。したがって、本実施形態にかかる光センサによっても、蓄積ノードの電位ＶＩＮＴを増幅して読み出すことができる。
【０１０３】
また、図２８および図２９に示すように、本実施形態にかかる光センサは、配線ＲＷＳの幅広部１１１が、配線１０７の幅全体を覆う位置まで延設されている点においても、第１の実施形態と異なっている。この構成により、本実施形態にかかる光センサは、第１の実施形態にかかる光センサよりも境界長が短いという利点を有する。
【０１０４】
以下、境界長について説明する。境界長とは、増幅素子と蓄積ノードＩＮＴとの境界の長さを意味する。例えば、第１の実施形態においては、図６および図７に示すように、シリコン膜の延設部１０７と配線ＲＷＳの幅広部１１１との重なりによってコンデンサＣ１が形成されている。したがって、第１の実施形態においては、図７に示すように、増幅素子と蓄積ノードＩＮＴとの境界は太線Ｂで示されるとおり、配線ＲＷＳの幅広部１１１の外縁がシリコン膜の延設部１０７に重なっている部分である。すなわち、第１の実施形態においては、図７に示したＬＣＡＰの長さと、２×ＷＣＡＰの値との和が、境界長となる。また、本実施形態にかかる光センサにおいては、図２９に示すように、配線ＲＷＳの幅広部１１１とシリコン膜の延設部１０７とが重なっている部分が増幅素子として機能するので、この増幅素子の幅ＷＴＦＴ（すなわち延設部１０７の幅）の２倍が、境界長である。
【０１０５】
第１の実施形態においては、境界長を短くしようとすると、ＬＣＡＰの長さを小さくしなければならず、コンデンサＣ１の容量を確保するためには、コンデンサＣ１のレイアウト面積が増加してしまう。しかし、第４の実施形態においては、境界長はシリコン膜の延設部１０７の幅ＷＴＦＴであるため、レイアウト面積を増加させることなく境界長を短くすることができる。
【０１０６】
なお、境界長が短い方が良い理由について、図９および図３２を参照しながら以下に説明する。第１の実施形態において図９を参照しながら説明したように、配線ＲＷＳから供給される読み出し信号がローレベル電位ＶＲＷＳ．Ｌからハイレベル電位ＶＲＷＳ．Ｈへ立ち上がる途中に、閾値電圧Ｖｏｆｆが存在する。ここで、時刻ｔ１において配線ＲＷＳの読み出し信号が閾値電圧Ｖｏｆｆに到達した後は、サンプリング時刻ｔＳまで、蓄積ノードの電位ＶＩＮＴは一定であることが好ましい。しかし、図３２に示すように、読み出し信号が上昇する時刻ｔ１〜ｔ２の間には、増幅素子と蓄積ノードとの間の寄生容量に起因して、蓄積ノードの電位ＶＩＮＴは上昇し続ける。また、読み出し信号の電位がハイレベル電位ＶＲＷＳ．Ｈへ到達した時刻ｔ２からサンプリング時刻ｔＳの間にも、リーク電流に起因して、蓄積ノードの電位ＶＩＮＴは上昇し続ける。このように、時刻ｔ１以降に蓄積ノードの電位ＶＩＮＴが上昇が生じることは、電位の増幅効果が小さくなるために好ましくない。時刻ｔ１以降の寄生容量およびリーク電流に起因する電位ＶＩＮＴの上昇を抑制するためには、増幅素子の境界長が短いことが好ましい。
【０１０７】
したがって、第４の実施形態にかかる光センサは、増幅素子の境界長が短い点において、時刻ｔ１以降の寄生容量およびリーク電流に起因する電位ＶＩＮＴの上昇を抑制することができ、第１の実施形態にかかる光センサよりも有利である。
【０１０８】
また、第４の実施形態にかかる光センサの変形例として、図３３および図３４に示すように、シリコン膜の延設部１０７の幅を狭くし、かつ、延設部１０７に、増幅素子の幅ＷＣＡＰを確保するための幅広部１０７ａを設けた構成とすることにより、増幅素子の有効面積を確保しつつ、境界長ＷＴＦＴをさらに短くした構成とすることも可能である。この場合、増幅素子としてのｐチャネルＴＦＴの等価回路図は、図３５に示すとおりとなる。この変形例にかかる構成によれば、図２７〜図３１に示した構成と比較して、境界長をさらに短くできるので、時刻ｔ１以降の寄生容量およびリーク電流に起因する電位ＶＩＮＴの上昇をさらに小さく抑制することができる。これにより、さらにダイナミックレンジの広い光センサを実現できる。
【０１０９】
また、本実施形態の光センサにおいても、ダイオードＤ１の遮光膜ＬＳの電位が、定電位ＶＬＳに固定され、このＶＬＳの値が、
ＶＬＳ≧ＶＲＳＴ．Ｈ、
より好ましくは、
ＶＬＳ≧ＶＲＳＴ．Ｈ＋Ｖｔｈ＿ｐ
を満たすことにより、第１の実施形態と同様に、照度変化に対する線形性の良い光センサ出力を得ることができる。
【０１１０】
［第５の実施形態］
以下、本発明の第５の実施形態について説明する。前述の各実施形態において説明した構成と同様の機能を有する構成については、前述の実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
【０１１１】
図３６は、本実施形態にかかる光センサの等価回路図である。図３７は、本実施形態にかかる光センサの平面構造の一例を示す平面図である。図３８は、増幅素子（ｎチャネルＴＦＴ）が形成されている領域の拡大図である。図３９は、本実施形態にかかる光センサにおける各領域の接続関係を示した断面模式図である。図４０は、増幅素子としてのｎチャネルＴＦＴの等価回路図である。
【０１１２】
本実施形態の光センサは、増幅素子として、第２の実施形態において説明したｎチャネルＭＯＳコンデンサの代わりに、ｎチャネルＴＦＴ（トランジスタＭ４）を用いたものである。なお、ｎチャネルＴＦＴを増幅素子として用いた本実施形態の光センサの駆動信号は、第２の実施形態において図１９を参照して説明したとおり、ｎチャネルＴＦＴを増幅素子として用いた第４の実施形態の駆動信号とは、ハイレベルとローレベルの電位が逆である。その駆動信号によれば、本実施形態の光センサは、第１の実施形態において図９を参照して説明したとおり、蓄積ノードの電位ＶＩＮＴを増幅して読み出すことができる。
【０１１３】
図３６および図３７に示すとおり、本実施形態にかかる光センサにおいては、ダイオードＤ１が第４の実施形態とは逆向きに接続されている。すなわち、ダイオードＤ１のカソードが配線ＲＳＴに接続され、ｎチャネルＴＦＴに接続されている。さらに、読み出し用のトランジスタＭ２が、ｐチャネルＴＦＴである。
【０１１４】
図３７および図３８に示すように、本実施形態にかかる光センサは、配線ＲＷＳの幅広部１１１が、配線１０７の幅全体を覆う位置まで延設されている点において、第２の実施形態と異なっている。本実施形態にかかる光センサは、前述の第４の実施形態において第１の実施形態と対比しながら説明したとおり、第２の実施形態にかかる光センサよりも境界長が短いという利点を有する。すなわち、第２の実施形態にかかる光センサの境界長は、図２１に示すように、ＬＣＡＰ＋２×ＷＣＡＰである。一方、本実施形態にかかる光センサの境界長は、図３８に示すように、延設部１０７の幅ＷＴＦＴである。
【０１１５】
第２の実施形態においては、境界長を短くしようとすると、ＬＣＡＰの長さを小さくしなければならず、コンデンサＣ１の容量を確保するためには、コンデンサＣ１のレイアウト面積が増加してしまう。しかし、本実施形態においては、境界長はシリコン膜の延設部１０７の幅ＷＴＦＴの２倍であるため、レイアウト面積を増加させることなく境界長を短くすることができる。これにより、本実施形態にかかる光センサは、増幅素子の境界長が短い点において、時刻ｔ１以降の寄生容量およびリーク電流に起因する電位ＶＩＮＴの上昇を抑制することができ、第２の実施形態にかかる光センサよりも有利である。
【０１１６】
また、第５の実施形態にかかる光センサの変形例として、図４１および図４２に示すように、シリコン膜の延設部１０７の幅を狭くし、かつ、延設部１０７に幅広部１０７ａを設けた構成とすることにより、増幅素子の有効面積を確保しつつ、レイアウト面積を増加させることなく、ＷＴＦＴをさらに短くした構成とすることも可能である。この場合、増幅素子としてのｎチャネルＴＦＴの等価回路図は、図４３に示すとおりとなる。この変形例にかかる構成によれば、図３６〜図４０に示した構成と比較して、境界長をさらに短くできるので、時刻ｔ１以降の寄生容量およびリーク電流に起因する電位ＶＩＮＴの上昇をさらに小さく抑制することができる。これにより、さらにダイナミックレンジの広い光センサを実現できる。
【０１１７】
また、本実施形態の光センサにおいても、ダイオードＤ１の遮光膜ＬＳの電位が、定電位ＶＬＳに固定され、このＶＬＳの値が、
ＶＬＳ≧ＶＲＳＴ．Ｈ、
より好ましくは、
ＶＬＳ≧ＶＲＳＴ．Ｈ＋Ｖｔｈ＿ｐ
を満たすことにより、第１の実施形態と同様に、照度変化に対する線形性の良い光センサ出力を得ることができる。
【０１１８】
［第６の実施形態］
以下、本発明の第６の実施形態について説明する。前述の各実施形態において説明した構成と同様の機能を有する構成については、前述の実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
【０１１９】
図４４は、本実施形態にかかる光センサの等価回路図である。図４５は、本実施形態にかかる光センサの平面構造の一例を示す平面図である。図４６は、増幅素子（ダイオードＤ２）が形成されている領域の拡大図である。図４７は、本実施形態にかかる光センサにおける各領域の接続関係を示した断面模式図である。図４８は、増幅素子としてのダイオードの等価回路図である。
【０１２０】
本実施形態にかかる光センサは、増幅素子としてダイオードＤ２を用いた点において、前述の各実施形態と異なる。なお、ここで用いるダイオードＤ２は、チャネル上にゲート電極を備えたダイオードである。ダイオードＤ２は、チャネル領域上にゲート電極を設けたことにより、ゲート−ダイオード間の容量によって読み出し期間の突き上げを行う。図４４に示すように、本実施形態にかかる光センサは、増幅素子として機能するダイオードＤ２を有する。図４４〜図４６に示すように、ダイオードＤ２のカソード（ｎ型半導体領域１０７ｎ）は、ダイオードＤ１のカソード（ｎ型半導体領域１０２ｎ）に接続され、ダイオードＤ２のアノード（ｐ型半導体領域１０７ｐ）は、蓄積ノードＩＮＴに接続されている。
【０１２１】
この構成においても、第１の実施形態において図４に示したリセット信号および読み出し信号によって、第１の実施形態で図９に示したとおり、蓄積ノードの電位ＶＩＮＴを増幅して読み出すことができる。
【０１２２】
また、本実施形態にかかる構成は、第４の実施形態のように増幅素子としてｐチャネルＴＦＴを用いた構成と比較して、以下の二つの利点を有する。
【０１２３】
第１の利点は、境界長がさらに短いという点である。つまり、本実施形態にかかる光センサにおいては、図４６に示すように、境界Ｂがｐ＋領域側にしか存在しないので、境界長はシリコン膜の延設部１０７の幅ＷＴＦＴである。したがって、時刻ｔ１以降の寄生容量およびリーク電流に起因する電位ＶＩＮＴの上昇をさらに抑制することができる点で、第４の実施形態にかかる光センサよりも有利である。
【０１２４】
第２の利点は、ダイオードＤ１のカソード（ｎ型半導体領域１０２ｎ）と、ダイオードＤ２のカソード（ｎ型半導体領域１０７ｎ）とが接続されるので、ダイオードＤ１のカソード（ｎ型半導体領域１０２ｎ）をｐ型半導体領域に接続する第４の実施形態と比較して、接続が容易であるという点である。
【０１２５】
なお、図４４および図４５に示した構成の変形例として、図４９および図５０に示すような構成を採用しても良い。図４９は、本実施形態の第１の変形例にかかる光センサの等価回路図である。図５０は、前記第１の変形例にかかる光センサの平面構造の一例を示す平面図である。図４９および図５０に示すように、本実施形態の第１の変形例にかかる光センサは、リセット用トランジスタＭ５が追加された構成である。
【０１２６】
ダイオードＤ１のアノード（ｐ型半導体領域１０２ｐ）は、配線１０８およびコンタクト１０９，１１０を介して、所定のＤＣ電位を供給する配線ＶＳＳに接続されている。リセット用トランジスタＭ３のゲート電極１３１は、配線ＲＳＴから延設されている。この第１の変形例にかかる構成によれば、図４４および図４５に示したようにダイオードＤ２を介してリセットを行う構成と比較して、蓄積ノードＩＮＴに接続されたリセット用のトランジスタＭ３によって、蓄積ノードをより確実にリセットすることができるという利点がある。
【０１２７】
また、第２の変形例として、図５１および図５２に示すような構成も可能である。図５１は、本実施形態の第２の変形例にかかる光センサの等価回路図である。図５２は、前記第２の変形例にかかる光センサの平面構造の一例を示す平面図である。図５１および図５２に示す構成においては、ダイオードＤ１のアノード（ｐ型半導体領域１０２ｐ）が、リセット信号を供給する配線ＲＳＴに接続されている点において、前記の第１の変形例と異なっている。この構成によれば、配線ＶＳＳを別個に設ける必要がないので、前記の第１の変形例と比較して、光センサのレイアウト面積を小さくすることができるという利点がある。
【０１２８】
また、本実施形態の光センサにおいても、ダイオードＤ１の遮光膜ＬＳの電位が、定電位ＶＬＳに固定され、このＶＬＳの値が、
ＶＬＳ≧ＶＲＳＴ．Ｈ、
より好ましくは、
ＶＬＳ≧ＶＲＳＴ．Ｈ＋Ｖｔｈ＿ｐ
を満たすことにより、第１の実施形態と同様に、照度変化に対する線形性の良い光センサ出力を得ることができる。
【０１２９】
［第７の実施形態］
以下、本発明の第７の実施形態について説明する。前述の各実施形態において説明した構成と同様の機能を有する構成については、前述の実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
【０１３０】
図５３は、本実施形態にかかる光センサの等価回路図である。図５４は、本実施形態にかかる光センサの平面構造の一例を示す平面図である。
【０１３１】
本実施形態にかかる光センサは、第４の実施形態において、図３３〜図３５に示した構成において、図５３および図５４に示すように、ダイオードＤ１の背面に設けられた遮光膜ＬＳとしての金属膜１１３を、配線ＲＷＳと対向する位置まで延設し、この金属膜１１３と配線ＲＷＳとその間の絶縁膜（図示せず）により、コンデンサＣＳＥＲを形成したものである。つまり、本実施形態にかかる光センサは、第４の実施形態と同様に、増幅素子としてｐチャネルＴＦＴ（トランジスタＭ４）を用いている。
【０１３２】
図５３に示す構成において、コンデンサＣＳＥＲは、金属膜１１３とダイオードＤ１との間の容量Ｃｃ、Ｃａに対する直列コンデンサとして機能する。このため、第１の実施形態において説明した式（６）中のＣＩＮＴ’を増加させずに、ＣＩＮＴだけを増加させることができ、読み出し時の増幅効果を向上させることができる。
【０１３３】
なお、このようにコンデンサＣＳＥＲを備えたことにより、読み出し時の増幅効果を向上させる効果は、増幅素子として可変コンデンサを用いる構成よりも、本実施形態のように増幅素子としてｐチャネルＴＦＴを用いる構成において顕著である。
【０１３４】
すなわち、図５５Ａに示すように、増幅素子として可変コンデンサＣ１が用いられている構成（第１の実施形態）にコンデンサＣＳＥＲを組み合わせた場合、読み出し時に、蓄積ノードの電位ＶＩＮＴは、コンデンサＣ１からの電荷ΔＱＣだけでなく、コンデンサＣＳＥＲから注入される電荷ＱＳによっても影響を受ける。したがって、この構成においては、コンデンサＣＳＥＲの存在は、読み出し時の増幅効果を低減させることとなる。
【０１３５】
一方、図５５Ｂに示すように、本実施形態のように、増幅素子としてｐチャネルＴＦＴ（トランジスタＭ４）が用いられている構成にコンデンサＣＳＥＲを組み合わせた場合、読み出し時には、コンデンサＣＳＥＲから注入される電荷もトランジスタＭ４を通過しなければならない。したがって、コンデンサＣＳＥＲから注入される電荷（ΔＱＳ）も、電荷ΔＱCと共に、増幅効果を向上させるよう作用する。
【０１３６】
したがって、本実施形態のように、増幅素子としてｐチャネルＴＦＴを用いた構成にコンデンサＣＳＥＲを組み合わせた光センサは、高い増幅効果を得る上で効果的である。
【０１３７】
なお、上記の説明においては、第４の実施形態において図３３〜図３５に示した構成にコンデンサＣＳＥＲを組み合わせた例を示したが、第４および第５の実施形態において説明した他の構成についても、コンデンサＣＳＥＲを組み合わせることにより、同様の効果を得ることができる。
【０１３８】
［第８の実施形態］
以下、本発明の第８の実施形態について説明する。前述の各実施形態において説明した構成と同様の機能を有する構成については、前述の実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
【０１３９】
図５６は、本実施形態にかかる光センサの等価回路図である。図５７は、本実施形態にかかる光センサの平面構造の一例を示す平面図である。図５６および図５７に示すように、本実施形態にかかる光センサでは、複数の画素領域にわたって、ダイオードＤ１およびコンデンサＣ３がそれぞれ並列に形成されている。コンデンサＣ３は、通常の（可変ではない）コンデンサである。なお、図５６および図５７の例では、１つの読み出し用トランジスタＭ２により、４個のダイオードＤ１から読み出しを行う構成としたが、読み出し対象とするダイオードＤ１の個数はこれに限定されない。
【０１４０】
図５６および図５７に示す例では、読み出し用トランジスタＭ２に最も近い画素領域にｐチャネルＴＦＴ（トランジスタＭ４）を増幅素子として形成し、他の画素領域には通常の（可変でない）コンデンサＣ３が形成されている。
【０１４１】
この構成によれば、ダイオードＤ１を複数並列に接続したことにより、光電流を増加させることができる。また、複数のダイオードＤ１において読み出しトランジスタＭ２に最も近いところに増幅素子を配置したことにより、蓄積ノードの電位を増幅して読み出すことができる。これにより、Ｓ／Ｎ比を劣化させることなく、感度が高い光センサを実現することができる。また、増幅素子としてｐチャネルＴＦＴを用いることにより、前述したように、可変コンデンサを用いる場合と比較して、境界長を短くすることができる。これにより、増幅効果をさらに向上させることができる。
【０１４２】
また、本実施形態の光センサにおいても、ダイオードＤ１の遮光膜ＬＳ（図示省略）の電位が、定電位ＶＬＳに固定され、このＶＬＳの値が、
ＶＬＳ≧ＶＲＳＴ．Ｈ、
より好ましくは、
ＶＬＳ≧ＶＲＳＴ．Ｈ＋Ｖｔｈ＿ｐ
を満たすことにより、第１の実施形態と同様に、照度変化に対する線形性の良い光センサ出力を得ることができる。
【０１４３】
［第９の実施形態］
以下、本発明の第９の実施形態について説明する。前述の各実施形態において説明した構成と同様の機能を有する構成については、前述の実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
【０１４４】
図５８は、本実施形態にかかる光センサの等価回路図である。図５９は、本実施形態にかかる光センサの平面構造の一例を示す平面図である。図５８および図５９に示すように、本実施形態にかかる光センサでは、複数の画素領域にわたって、ダイオードＤ１およびコンデンサＣ３がそれぞれ並列に形成されている。コンデンサＣ３は、通常の（可変ではない）コンデンサである。なお、図５８および図５９の例では、１つの読み出し用トランジスタＭ２により、４個のダイオードＤ１から読み出しを行う構成としたが、読み出し対象とするダイオードＤ１の個数はこれに限定されない。
【０１４５】
図５８および図５９に示す例では、４個のダイオードＤ１のうち、読み出し用トランジスタＭ２に最も近い画素領域に、増幅素子としてのダイオードＤ２が設けられ、他の画素領域には通常の（可変でない）コンデンサＣ３が形成されている。また、読み出し用トランジスタＭ２の隣の画素領域に、リセット用トランジスタＭ５が形成されている。
【０１４６】
この構成によれば、ダイオードＤ１を複数並列に接続したことにより、光電流を増加させることができる。また、複数のダイオードＤ１において読み出しトランジスタＭ２に最も近いところに増幅素子（ダイオードＤ２）を配置したことにより、蓄積ノードの電位を増幅して読み出すことができる。これにより、Ｓ／Ｎ比を劣化させることなく、感度が高い光センサを実現することができる。また、増幅素子としてダイオードＤ２を用いることにより、前述したように、可変コンデンサを用いる場合と比較して、境界長を短くすることができる。これにより、増幅効果をさらに向上させることができる。
【０１４７】
また、本実施形態の光センサにおいても、ダイオードＤ１の遮光膜ＬＳ（図示省略）の電位が、定電位ＶＬＳに固定され、このＶＬＳの値が、
ＶＬＳ≧ＶＲＳＴ．Ｈ、
より好ましくは、
ＶＬＳ≧ＶＲＳＴ．Ｈ＋Ｖｔｈ＿ｐ
を満たすことにより、第１の実施形態と同様に、照度変化に対する線形性の良い光センサ出力を得ることができる。
【０１４８】
［第１０の実施形態］
以下、本発明の第１０の実施形態について説明する。前述の各実施形態において説明した構成と同様の機能を有する構成については、前述の実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
【０１４９】
図６０は、本実施形態にかかる光センサの等価回路図である。図６１は、本実施形態にかかる光センサの平面構造の一例を示す平面図である。図６０および図６１に示すように、本実施形態にかかる光センサは、第１の実施形態にかかる光センサに対して、リセットトランジスタＭ５を追加した構成である。リセットトランジスタＭ５のゲート電極１３１は、配線ＲＳＴから延設されている。
【０１５０】
この構成においても、第１の実施形態にかかる光センサと同様に、蓄積ノードの電位を増幅して読み出すことができる。これにより、Ｓ／Ｎ比を劣化させることなく、感度が高い光センサを実現することができる。
【０１５１】
また、本実施形態の光センサにおいても、ダイオードＤ１の遮光膜ＬＳの電位が、定電位ＶＬＳに固定され、このＶＬＳの値が、
ＶＬＳ≧ＶＲＳＴ．Ｈ、
より好ましくは、
ＶＬＳ≧ＶＲＳＴ．Ｈ＋Ｖｔｈ＿ｐ
を満たすことにより、第１の実施形態と同様に、照度変化に対する線形性の良い光センサ出力を得ることができる。
【０１５２】
また、このようにリセットトランジスタＭ５を設ける構成は、第１の実施形態の他に、第２の実施形態、第３の実施形態、第４の実施形態、第５の実施形態、第７の実施形態、および、第８の実施形態にも適用することができ、それぞれの実施形態で説明したとおりの効果を奏する。
【０１５３】
以上、本発明についての第１〜第１０の実施形態を説明したが、本発明は上述の各実施形態にのみ限定されず、発明の範囲内で種々の変更が可能である。
【０１５４】
例えば、上述の実施形態では、光センサに接続された配線ＶＤＤ，ＶＳＳおよびＯＵＴが、ソース線ＣＯＬと共用されている構成を例示した。この構成によれば、画素開口率が高いという利点がある。しかしながら、この構成は、光センサ用の配線がソース線ＣＯＬを共用しているので、画素表示のための映像信号がソース線ＣＯＬに印加されている間は、センサ回路出力データの読み出しができない。そのため、図１４に示したように、帰線期間にセンサ回路出力データの読み出し信号を印加することが必要となる。そこで、光センサ用の配線ＶＤＤ，ＶＳＳおよびＯＵＴをソース線ＣＯＬとは別個に設けた構成としても良い。この構成によれば、画素開口率は低くなるが、光センサ用の配線をソース線ＣＯＬとは別個に駆動することができるので、画素表示のタイミングと関係なく、センサ回路出力データの読み出しを行うことができるという利点がある。
【産業上の利用可能性】
【０１５５】
本発明は、アクティブマトリクス基板の画素領域内に光センサを有する表示装置として、産業上の利用が可能である。
【図１】
2011065558.tif 000004
【図２】
2011065558.tif 000005
【図３】
2011065558.tif 000006
【図４】
2011065558.tif 000007
【図５】
2011065558.tif 000008
【図６】
2011065558.tif 000009
【図７】
2011065558.tif 000010
【図８】
2011065558.tif 000011
【図９】
2011065558.tif 000012
【図１０Ａ】
2011065558.tif 000013
【図１０Ｂ】
2011065558.tif 000014
【図１１】
2011065558.tif 000015
【図１２Ａ】
2011065558.tif 000016
【図１２Ｂ】
2011065558.tif 000017
【図１３】
2011065558.tif 000018
【図１４】
2011065558.tif 000019
【図１５】
2011065558.tif 000020
【図１６】
2011065558.tif 000021
【図１７】
2011065558.tif 000022
【図１８】
2011065558.tif 000023
【図１９】
2011065558.tif 000024
【図２０】
2011065558.tif 000025
【図２１】
2011065558.tif 000026
【図２２】
2011065558.tif 000027
【図２３】
2011065558.tif 000028
【図２４】
2011065558.tif 000029
【図２５】
2011065558.tif 000030
【図２６】
2011065558.tif 000031
【図２７】
2011065558.tif 000032
【図２８】
2011065558.tif 000033
【図２９】
2011065558.tif 000034
【図３０】
2011065558.tif 000035
【図３１】
2011065558.tif 000036
【図３２】
2011065558.tif 000037
【図３３】
2011065558.tif 000038
【図３４】
2011065558.tif 000039
【図３５】
2011065558.tif 000040
【図３６】
2011065558.tif 000041
【図３７】
2011065558.tif 000042
【図３８】
2011065558.tif 000043
【図３９】
2011065558.tif 000044
【図４０】
2011065558.tif 000045
【図４１】
2011065558.tif 000046
【図４２】
2011065558.tif 000047
【図４３】
2011065558.tif 000048
【図４４】
2011065558.tif 000049
【図４５】
2011065558.tif 000050
【図４６】
2011065558.tif 000051
【図４７】
2011065558.tif 000052
【図４８】
2011065558.tif 000053
【図４９】
2011065558.tif 000054
【図５０】
2011065558.tif 000055
【図５１】
2011065558.tif 000056
【図５２】
2011065558.tif 000057
【図５３】
2011065558.tif 000058
【図５４】
2011065558.tif 000059
【図５５Ａ】
2011065558.tif 000060
【図５５Ｂ】
2011065558.tif 000061
【図５６】
2011065558.tif 000062
【図５７】
2011065558.tif 000063
【図５８】
2011065558.tif 000064
【図５９】
2011065558.tif 000065
【図６０】
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【図６１】
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【図６２】
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【図６３】
2011065558.tif 000069
【国際調査報告】
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