(57)【要約】基板上に配置された複数のゲート配線（１１）と、複数のゲート配線（１１）と直交する方向に配置された複数のソース配線（１２）と、基板の周縁領域に配置され複数のゲート配線（１１）の短絡先であるゲート側ショートリング（１３）と、基板の周縁領域に配置され複数のソース配線（１２）の短絡先であるソース側ショートリング（１４）と、ドレインが複数のゲート配線（１１）の一つに接続されソースがゲート側ショートリング（１３）に接続されたゲート配線側ＴＦＴ（１５）と、ドレインが複数のソース配線（１２）の一つに接続されソースがソース側ショートリング（１４）に接続されたソース配線側ＴＦＴ（１６）とを含み、全てのゲート配線側ＴＦＴ（１５）及び全てのソース配線側ＴＦＴ（１６）はデプレッション型であって、全てのソース配線側ＴＦＴ（１６）のゲート電極は、ゲート側ショートリング（１３）に接続されているアクティブマトリクス基板。
2011083509.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に配置された複数のゲート配線と、
前記基板上であって、前記複数のゲート配線のそれぞれと直交する方向に配置された複数のソース配線と、
前記基板の周縁領域に配置され、前記複数のゲート配線の短絡先であるゲート配線側短絡線と、
前記基板の周縁領域に配置され、前記複数のソース配線の短絡先であるソース配線側短絡線と、
ソース電極及びドレイン電極の一方が前記複数のゲート配線の一つに接続され、ソース電極及びドレイン電極の他方が前記ゲート配線側短絡線に接続され、ゲート配線ごとに設けられたゲート配線側薄膜トランジスタと、
ソース電極及びドレイン電極の一方が前記複数のソース配線の一つに接続され、ソース電極及びドレイン電極の他方が前記ソース配線側短絡線に接続され、ソース配線ごとに設けられたソース配線側薄膜トランジスタと、
を含み、
全ての前記ゲート配線側薄膜トランジスタ及び全ての前記ソース配線側薄膜トランジスタは、デプレッション型であって、
全ての前記ソース配線側薄膜トランジスタのゲート電極は、前記ゲート配線側短絡線に接続されている、
アクティブマトリクス基板。
【請求項２】
さらに、全ての前記ソース配線側薄膜トランジスタのゲート電極と、前記ゲート配線側短絡線との間には、ソース電極とゲート電極とが短絡され、前記ゲート配線側短絡線の電位を全ての前記ソース配線側薄膜トランジスタのゲート電極の電位に設定するための負荷用薄膜トランジスタが挿入され、
全ての前記ゲート配線側薄膜トランジスタのゲート電極は、全ての前記ソース配線側薄膜トランジスタのゲート電極と接続されている、
請求項１に記載のアクティブマトリクス基板。
【請求項３】
さらに、ソース電極及びドレイン電極の一方が前記ゲート配線側短絡線に接続され、ソース電極及びドレイン電極の他方が前記ソース配線側短絡線に接続され、ゲート電極が前記ソース配線側薄膜トランジスタのゲート電極に接続され、前記ゲート配線側短絡線の電位を前記ソース配線側短絡線の電位と独立させることが可能なセパレート用薄膜トランジスタを備える、
請求項１に記載のアクティブマトリクス基板。
【請求項４】
前記ゲート配線側短絡線の電位は、
前記複数のゲート配線に走査信号電圧が供給されていない期間には、前記ソース配線側短絡線と同電位に設定され、
前記複数のゲート配線に走査信号電圧が供給されている期間には、前記走査信号電圧により決定され、前記ソース配線側短絡線とは独立した電位に設定される、
請求項３に記載のアクティブマトリクス基板。
【請求項５】
請求項１〜４のいずれか１項に記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板における、前記複数のゲート配線と前記複数のソース配線との交差部に配置された発光画素とを含む、
表示パネル。
【請求項６】
前記発光画素は、有機エレクトロルミネッセンス素子を含む、
請求項５に記載の表示パネル。
【請求項７】
請求項１〜４のいずれか１項に記載のアクティブマトリクス基板、または請求項５〜６のいずれか１項に記載の表示パネルの検査方法であって、
前記ゲート配線側短絡線から全ての前記ソース配線側薄膜トランジスタのゲート電極に負電圧が印加されることにより、全ての前記ソース配線側薄膜トランジスタを非導通状態にして発光画素の回路動作を試みる画素回路動作ステップと、
前記画素回路動作ステップで試みた回路動作の結果により、発光画素の回路素子を検査する検査ステップとを含む、
アクティブマトリクス基板または表示パネルの検査方法。
【請求項８】
前記ゲート配線側短絡線から全ての前記ソース配線側薄膜トランジスタのゲート電極及び全ての前記ゲート配線側薄膜トランジスタのゲート電極に０または正電圧が印加されることにより、全ての前記ソース配線側薄膜トランジスタ及び全ての前記ソース配線側薄膜トランジスタを導通状態にして、前記複数のソース配線及び前記複数のゲート配線に接続された発光画素の回路素子を静電気から保護する、
請求項７に記載のアクティブマトリクス基板または表示パネルの検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板、当該基板を用いた表示パネル及びそれらの検査方法に関し、特に、アクティブマトリクス基板及び当該基板を用いた表示パネルの保護回路に関する。
【背景技術】
【０００２】
近年の表示装置の高品位化への需要に伴い、薄型で低消費電力の表示パネルとして、液晶表示パネルや有機エレクトロルミネッセンス（ＥＬ）表示パネルが注目されている。これらの表示パネルは、２次元に配列された複数の画素を備える。【０００３】
例えば、アクティブマトリクス型の有機ＥＬ表示パネルでは、複数の走査線と複数のデータ線との交点に薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が設けられ、このＴＦＴに保持容量素子（コンデンサ）、駆動トランジスタのゲート、及び補償回路などが接続されている。そして、選択した走査線を通じてこのＴＦＴをオンさせ、データ線からのデータ信号等を駆動トランジスタ、保持容量素子及び補償回路に入力し、その駆動トランジスタ及び保持容量素子及び補償回路によって有機ＥＬ素子の発光輝度及び発光タイミングを制御する。この画素駆動回路の構成により、アクティブマトリクス型の有機ＥＬ表示パネルでは、次の走査（選択）まで有機ＥＬ素子を発光させることが可能であるため、デューティ比が上がってもディスプレイの輝度減少を招くようなことはない。【０００４】
しかしながら、アクティブマトリクス型の有機ＥＬ表示パネルは、画素駆動回路構成が複雑になるので、画素駆動回路素子の特性ばらつきや配線の短絡や開放といった電気的な不具合が発生する。このような特性ばらつきを補償し、製造歩留まりを向上させるため、製造工程の途中段階におけるアクティブマトリクス基板のアレイ検査や、完成時における実装部品装着前の表示パネルの表示動作検査を十分に行う必要がある。このような検査時において、例えば、外部測定機器と被測定物であるアクティブマトリクス基板または表示パネルが接続される際、または、各製造工程において外部測定機器などが接続されていない時に、アクティブマトリクス基板に静電気が流入して画素回路が静電破壊されるケースがある。特許文献１では、液晶表示装置の製造時及び検査時における表示パネルを静電破壊から保護する構成が開示されている。【０００５】
図７は、特許文献１に記載された、液晶表示装置の信号入力端子部を模式的に示す平面図である。ＴＦＴなどの表示用スイッチング素子（図示せず）が形成されたアレイ基板５０１に対向基板５０２が貼り合わされた状態を示しており、対向基板５０２は表示領域５０３を含む。アレイ基板５０１には、ソース配線５０４およびゲート配線５０５が画像表示に必要な分だけ設けられており、ソース配線５０４及びゲート配線５０５には、それぞれ、検査用信号電圧入力端子５０６及び５０７が設けられている。アレイ基板５０１の外周には、金属などの低抵抗体によるショートリング５０８が設置されている。ショートリング５０８とソース配線５０４及びゲート配線５０５とは、デプレッション型ＴＦＴ５０９を介して電気的に接続されている。デプレッション型ＴＦＴ５０９のゲート電極は配線５１０によって任意の単位でまとめられ、ゲート電圧入力端子５１１によって一括制御される。【０００６】
上述した構成により、液晶表示装置の製造工程中では、デプレッション型ＴＦＴ５０９のゲート電極に電圧が印加されてない状態であり、全てのソース配線５０４と、全てのゲート配線５０５と、ショートリング５０８とは、オン状態であるデプレッション型ＴＦＴ５０９を介して導通状態となっており、静電破壊防止対策が可能となる。一方、液晶表示装置を検査する場合、例えば、アレイ基板の状態でアレイ欠陥を検査するアレイ検査や、実装部品が付く前の液晶表示パネル状態で検査するパネル点灯表示検査の場合には、検査用信号電圧入力端子５０６及び５０７にプローブなどをコンタクトさせ、個別の検査信号や点灯信号電圧を印加する必要がある。このときは、全てのソース配線５０４及びゲート配線５０５が相互に、及びショートリング５０８と電気的にオープン状態である必要があるため、ゲート電圧入力端子５１１からデプレッション型ＴＦＴ５０９のゲート電極に負のオフ電圧を印加する。これにより、各配線間が完全にオープン状態となり、隣の配線の信号などの影響を受けない高精度の検査及び点灯表示状態を実現することが可能となる。また、検査後、静電気保護素子としてのデプレッション型ＴＦＴ５０９が不要な場合は、分断ライン５１２で切断すればよい。あるいは、実装工程における静電破壊防止対策として、または、製品となったときでも、静電気保護素子としてデプレッション型ＴＦＴ５０９を残しておく時は、ゲート電圧入力端子５１１に常に負のオフ電圧を印加しておくことにより、各配線間をオープン状態とすることが可能となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１４２８８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載された従来の表示装置及びその検査方法では、静電気保護回路が表示動作に電気的作用しないようにするため、表示動作時には静電気保護回路との接続を切除する、または、専用の電圧入力端子を別途設けて当該端子から静電気保護回路をオフ状態とするための電圧を印加する、という後処理を要するという課題がある。【０００９】
上記課題に鑑み、本発明は、簡易的な回路により静電気保護機能を持ちながら、表示動作時には後処理を必要としないアクティブマトリクス基板、表示パネル及びそれらの検査方法を提案することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置された複数のゲート配線と、前記基板上であって、前記複数のゲート配線のそれぞれと直交する方向に配置された複数のソース配線と、前記基板の周縁領域に配置され、前記複数のゲート配線の短絡先であるゲート配線側短絡線と、前記基板の周縁領域に配置され、前記複数のソース配線の短絡先であるソース配線側短絡線と、ソース電極及びドレイン電極の一方が前記複数のゲート配線の一つに接続され、ソース電極及びドレイン電極の他方が前記ゲート配線側短絡線に接続され、ゲート配線ごとに設けられたゲート配線側薄膜トランジスタと、ソース電極及びドレイン電極の一方が前記複数のソース配線の一つに接続され、ソース電極及びドレイン電極の他方が前記ソース配線側短絡線に接続され、ソース配線ごとに設けられたソース配線側薄膜トランジスタとを含み、全ての前記ゲート配線側薄膜トランジスタ及び全ての前記ソース配線側薄膜トランジスタは、デプレッション型であって、全ての前記ソース配線側薄膜トランジスタのゲート電極は、前記ゲート配線側短絡線に接続されていることを特徴とする。
【発明の効果】
【００１１】
本発明のアクティブマトリクス基板、表示パネル及びそれらの検査方法によれば、簡易的な回路構成でソース線側の静電気保護ＴＦＴがオフ状態となるので、ソース線に電気的影響を与えず、かつ、表示動作のための後処理を必要とせずに、静電気保護動作及び表示動作を実現できる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の一態様に係る表示パネルの電気的な構成を示すブロック図である。
【図２】図２は、本発明の実施の形態に係る非表示動作時における表示パネルの回路動作の一例を示すブロック図である。
【図３】図３は、本発明の実施の形態に係る非表示動作時の静電気保護機能を説明する回路図である。
【図４】図４は、本発明の実施の形態に係る表示動作時における表示パネルの回路動作の一例を示すブロック図である。
【図５】図５は、本発明の実施の形態に係る表示動作時の行走査に対する回路遷移図である。
【図６】図６は、本発明の表示パネルを内蔵した薄型フラットＴＶの外観図である。
【図７】図７は、特許文献１に記載された、液晶表示装置の信号入力端子部を模式的に示す平面図である。
【発明を実施するための形態】
【００１３】
本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置された複数のゲート配線と、前記基板上であって、前記複数のゲート配線のそれぞれと直交する方向に配置された複数のソース配線と、前記基板の周縁領域に配置され、前記複数のゲート配線の短絡先であるゲート配線側短絡線と、前記基板の周縁領域に配置され、前記複数のソース配線の短絡先であるソース配線側短絡線と、ソース電極及びドレイン電極の一方が前記複数のゲート配線の一つに接続され、ソース電極及びドレイン電極の他方が前記ゲート配線側短絡線に接続され、ゲート配線ごとに設けられたゲート配線側薄膜トランジスタと、ソース電極及びドレイン電極の一方が前記複数のソース配線の一つに接続され、ソース電極及びドレイン電極の他方が前記ソース配線側短絡線に接続され、ソース配線ごとに設けられたソース配線側薄膜トランジスタとを含み、全ての前記ゲート配線側薄膜トランジスタ及び全ての前記ソース配線側薄膜トランジスタは、デプレッション型であって、全ての前記ソース配線側薄膜トランジスタのゲート電極は、前記ゲート配線側短絡線に接続されているものである。
【００１４】
本態様によると、ソース電極がソース配線側短絡線に接続され、ドレイン電極がソース配線に接続され、ゲート電極がゲート配線側短絡線に接続されたデプレッション型のソース配線側薄膜トランジスタを、ソース線側のＥＳＤ保護用トランジスタとして用いている。また、ソース電極がゲート配線側短絡線に接続され、ドレイン電極ゲート配線に接続されたデプレッション型のゲート配線側薄膜トランジスタを、ゲート線側のＥＳＤ保護用トランジスタとして用いている。
【００１５】
ゲート配線やソース配線が非表示動作時である場合、ソース配線側短絡線及びゲート配線側短絡線は、通常、製造工程において０Ｖ付近に保たれている。これにより、ソース配線側薄膜トランジスタのゲート−ソース間電圧は０Ｖとなり、当該トランジスタはオン状態となっている。また、ゲート配線とゲート配線側短絡線との間に挿入されたデプレッション型のゲート配線側薄膜トランジスタは、ゲート−ソース間に負電圧を印加しない限りオン状態となっている。以上より、ソース配線及びゲート配線は、それぞれ、ソース配線側短絡線及びゲート配線側短絡線と導通状態となっており、各短絡線及びそれらに接続された回路素子は、静電気から保護された状態を実現している。
【００１６】
一方、ゲート配線やソース配線が表示動作時である場合、非アクティブなゲート配線には負電圧が印加されており、アクティブなゲート配線には正電圧が印加されている。また、ゲート配線側薄膜トランジスタは、ゲート−ソース間に負電圧を印加しない限りオン状態を保持している。このとき、ゲート配線と導通状態を保持しているゲート配線側短絡線には、非アクティブで負電圧であるゲート配線からの微小リーク電流と、アクティブで正電圧であるゲート配線からの微小リーク電流とが流れる。しかし、アクティブなゲート配線は常に１本であり、その他のゲート配線は全て非アクティブであるため、ゲート配線側短絡線の電圧は、常に非アクティブなゲート配線に印加される負電圧が支配的となっている。これにより、ソース配線側薄膜トランジスタのゲート電極は、ほぼ上記負電圧となる。また、ソース配線側薄膜トランジスタのソース電極は、非表示動作時同様０Ｖとなるため、ソース配線側薄膜トランジスタのゲート−ソース間には負電圧が印加され、ソース配線側薄膜トランジスタはオフ状態となる。また、このとき、各ゲート配線とゲート配線側短絡線との間で微小リーク電流が流れるが、ゲート信号の電圧レベルに影響を及ぼすことはない。
【００１７】
このように、簡単な回路構成で、非表示動作時には、ソース側のＥＳＤ保護用トランジスタをオン状態とすることができ、また、表示動作時には、回路の切断や後処理を付加せずとも、ソース側ＥＳＤ保護用トランジスタをオフ状態にすることができる。よって、非表示動作時には、静電気からアクティブマトリクス基板上の画素回路を保護することができ、表示動作時には、ソース配線から正確な検査電圧または映像信号電圧を画素回路などに供給することが可能となる。
【００１８】
また、請求項２に記載の態様のアクティブマトリクス基板は、請求項１に記載のアクティブマトリクス基板において、さらに、全ての前記ソース配線側薄膜トランジスタのゲート電極と、前記ゲート配線側短絡線との間には、ソース電極とゲート電極とが短絡され、前記ゲート配線側短絡線の電位を全ての前記ソース配線側薄膜トランジスタのゲート電極の電位に設定するための負荷用薄膜トランジスタが挿入され、全ての前記ゲート配線側薄膜トランジスタのゲート電極は、全ての前記ソース配線側薄膜トランジスタのゲート電極と接続されているものである。
【００１９】
本態様によると、負荷用薄膜トランジスタは、ソース配線側薄膜トランジスタのゲート電極からゲート配線側短絡線へのみ電流を流すダイオード特性を有する。よって、ゲート配線側短絡線の電位を、全てのソース配線側薄膜トランジスタのゲート電極に的確に設定することが可能となる。また、上記負荷用薄膜トランジスタの存在により、出荷前の電気検査で、ソース配線側薄膜トランジスタ及びゲート配線側薄膜トランジスタのゲート電圧を任意に変えることが可能となる。
【００２０】
また、全ての前記ゲート配線側薄膜トランジスタのゲート電極が、全ての前記ソース配線側薄膜トランジスタのゲート電極と接続されていることにより、ゲート配線側薄膜トランジスタとソース配線側薄膜トランジスタとの静電気保護モードの相違は、それぞれのソース電極に接続されたゲート配線側短絡線とソース配線側短絡線との電位状態の差異により決定される。
【００２１】
これにより、ゲート配線やソース配線が非表示動作時である場合、ソース配線側短絡線及びゲート配線側短絡線は、通常、製造工程において０Ｖ付近に保たれているので、ソース配線側薄膜トランジスタのゲート−ソース間電圧は０Ｖとなり、当該トランジスタはオン状態となっている。また、ゲート配線側薄膜トランジスタのゲート−ソース間も０Ｖとなり当該トランジスタはオン状態となっている。以上より、ソース配線及びゲート配線は、それぞれ、ソース配線側短絡線及びゲート配線側短絡線と導通状態となっており、各短絡線及びそれらに接続された回路素子は、静電気から保護された状態を実現している。
【００２２】
一方、ゲート配線やソース配線が表示動作時である場合、ゲート配線側薄膜トランジスタのゲート−ソース間は０Ｖとなり当該トランジスタはオン状態となっている。また、非アクティブなゲート配線には負電圧が印加されており、アクティブなゲート配線には正電圧が印加されている。よって、ゲート配線側短絡線の電圧は、常に非アクティブなゲート配線に印加される負電圧が支配的となっている。よって、ソース配線側薄膜トランジスタのゲート電極は、ほぼ上記負電圧となり、ソース配線側薄膜トランジスタのソース電極はソース配線側短絡線の０Ｖとなるため、ソース配線側薄膜トランジスタのゲート−ソース間に負電圧が印加され、ソース配線側薄膜トランジスタはオフ状態となる。また、このとき、各ゲート配線とゲート配線側短絡線との間で微小リーク電流が流れるが、ゲート信号の電圧レベルに影響を及ぼすことはない。
【００２３】
このように、簡単な回路構成で、非表示動作時には、ソース側のＥＳＤ保護用トランジスタをオン状態とすることができ、また、表示動作時には、回路の切断や後処理を付加せずとも、ソース側ＥＳＤ保護用トランジスタをオフ状態にすることができる。
【００２４】
また、請求項３に記載の態様のアクティブマトリクス基板は、請求項２に記載のアクティブマトリクス基板において、さらに、ソース電極及びドレイン電極の一方が前記ゲート配線側短絡線に接続され、ソース電極及びドレイン電極の他方が前記ソース配線側短絡線に接続され、ゲート電極が前記ソース配線側薄膜トランジスタのゲート電極に接続され、前記ゲート配線側短絡線の電位を前記ソース配線側短絡線の電位と独立させることが可能なセパレート用薄膜トランジスタを備える。
【００２５】
従来の表示装置では、基板の周縁領域には、ゲート配線及びソース配線の双方を静電気から保護するための連続した一のショートリングが設けられていた。これに対し、本発明では、基板の周縁領域に、互いに短絡接続されていないゲート配線側短絡線とソース配線側短絡線とを設け、表示動作時には、後処理なしでゲート配線側短絡線のみが負電位となるような構成としている。一方、非表示動作時には、ゲート配線側短絡線及びソース配線側短絡線の双方が、静電気保護電極として機能することが望ましい。非表示動作時には、通常、ゲート配線側短絡線及びソース配線側短絡線の双方は０Ｖ付近に保たれているので、静電気保護電極として機能する。しかし、例えば、ゲート配線側短絡線が負電位に帯電してしまった場合、ゲート配線側薄膜トランジスタのゲート−ソース間電圧は０Ｖなので、ゲート配線側薄膜トランジスタはオン状態を維持するが、ソース配線側薄膜トランジスタのゲート−ソース間電圧は負電圧となりソース配線側薄膜トランジスタはオフ状態となってしまう。このような状況に対し、セパレート用薄膜トランジスタがオン状態であることにより、ゲート配線側短絡線の電位をソース配線側短絡線の電位に戻すことができる。これにより、ソース配線側薄膜トランジスタがオフ状態となってしまうことを回避することができる。また、表示動作時にも、セパレート用薄膜トランジスタはオン状態を維持するが、当該オン状態は、閾値電圧を少し超えた状態であるので、当該トランジスタには実際には数μＡオーダーの弱電流が流れるのみである。よって、表示動作時において、非アクティブなゲート配線に印加される負電圧が支配的となっているゲート配線側短絡線の電位と、接地されているソース配線側短絡線の電位とは、当該トランジスタを介して影響されない。
【００２６】
つまり、セパレート用薄膜トランジスタは、表示動作時及び非表示動作時の通常状態では、ゲート配線側短絡線とソース配線側短絡線とを電気的に独立な状態に維持させ、非表示動作時の異常状態において、ゲート配線側短絡線の電位をソース配線側短絡線の電位に調整する機能を有する。
【００２７】
また、請求項４に記載の態様のアクティブマトリクス基板は、請求項３に記載のアクティブマトリクス基板において、前記ゲート配線側短絡線の電位は、前記複数のゲート配線に走査信号電圧が供給されていない期間には、前記ソース配線側短絡線と同電位に設定され、前記複数のゲート配線に走査信号電圧が供給されている期間には、前記走査信号電圧により決定され、前記ソース配線側短絡線とは独立した電位に設定される。
【００２８】
本態様によれば、簡単な回路構成で、非表示動作時には、ソース側のＥＳＤ保護用トランジスタをオン状態とすることができ、また、表示動作時には、回路の切断や後処理を付加せずとも、ソース側ＥＳＤ保護用トランジスタをオフ状態にすることができる。
【００２９】
また、本発明の一態様に係る表示パネルは、請求項１〜４のいずれか１項に記載のアクティブマトリクス基板と、前記アクティブマトリクス基板における、前記複数のゲート配線と前記複数のソース配線との交差部に配置された発光画素とを含むものである。
【００３０】
本発明のアクティブマトリクス基板の構成は、当該アクティブマトリクス基板上に配置された複数の発光画素を含む表示パネルにも適用できる。上記表示パネルの非表示動作時、例えば、表示パネルの製造工程完了時に当該表示パネルを静電気から保護することが可能である。また、上記表示パネルの表示動作時、例えば、各発光画素の発光特性や回路素子特性をアレイ検査する場合には、後処理なくゲート配線側短絡線が負電位となりソース配線側薄膜トランジスタがオフ状態となることにより、静電気保護機能を停止させ、ソース配線から検査電圧または映像信号電圧を各発光画素へ印加することが可能となる。
【００３１】
また、請求項６に記載の態様の表示パネルは、請求項５に記載の表示パネルにおいて、前記発光画素は、有機エレクトロルミネッセンス素子を含む。
【００３２】
有機ＥＬ素子や、当該有機ＥＬ素子を電流駆動するための駆動ＴＦＴの特性検査を製造時及び出荷時に行うことが、高品位の表示特性を実現するために必要である。そのため、表示パネルレベルでの表示動作と非表示動作とを繰り返し実行する場合がある。このような場合においても、本発明の表示パネルによれば、非表示動作と表示動作とで人為的な処理を付加する必要なく静電気保護機能をオンオフできる。
【００３３】
また、本発明の一態様に係るアクティブマトリクス基板または表示パネルの検査方法は、請求項１〜４のいずれか１項に記載のアクティブマトリクス基板、または請求項５〜６のいずれか１項に記載の表示パネルの検査方法であって、前記ゲート配線側短絡線から全ての前記ソース配線側薄膜トランジスタのゲート電極に負電圧が印加されることにより、全ての前記ソース配線側薄膜トランジスタを非導通状態にして発光画素の回路動作を試みる画素回路動作ステップと、前記画素回路動作ステップで試みた回路動作の結果により、発光画素の回路素子を検査する検査ステップとを含むものである。
【００３４】
また、請求項８に記載の態様のアクティブマトリクス基板または表示パネルの検査方法は、請求項７に記載のアクティブマトリクス基板または表示パネルの検査方法において、前記ゲート配線側短絡線から全ての前記ソース配線側薄膜トランジスタのゲート電極及び全ての前記ゲート配線側薄膜トランジスタのゲート電極に０または正電圧が印加されることにより、全ての前記ソース配線側薄膜トランジスタ及び全ての前記ソース配線側薄膜トランジスタを導通状態にして、前記複数のソース配線及び前記複数のゲート配線に接続された発光画素の回路素子を静電気から保護するものである。
【００３５】
以下、本発明の好ましい実施の形態を図に基づき説明する。なお、以下では、全ての図を通じて同一又は相当する要素には同じ符号を付して、その重複する説明を省略する。
【００３６】
（実施の形態１）
本実施の形態におけるアクティブマトリクス基板は、基板上に配置された複数のゲート配線と、当該複数のゲート配線と直交する方向に配置された複数のソース配線と、基板の周縁領域に配置されたゲート側ショートリング及びソース側ショートリングと、ゲート配線とゲート側ショートリングとの間に配置されたデプレッション型のゲート配線側ＴＦＴと、ソース配線とソース側ショートリングとの間に配置されたデプレッション型のソース配線側ＴＦＴとを含み、全てのソース配線側ＴＦＴのゲート電極は、ゲート側ショートリングに接続されている。
【００３７】
これにより、簡単な回路構成で、非表示動作時には、ＥＳＤ保護用トランジスタであるゲート配線側ＴＦＴ及びソース配線側ＴＦＴをオン状態とすることができ、また、表示動作時には、回路の切断や後処理を付加せずとも、ソース配線側ＴＦＴをオフ状態にすることができる。よって、非表示動作時には、静電気からアクティブマトリクス基板上の画素回路を保護することができ、表示動作時には、ソース配線から正確な検査電圧または映像信号電圧を画素回路などに供給することが可能となる。
【００３８】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３９】
図１は、本発明の一態様に係る表示パネルの電気的な構成を示すブロック図である。同図における表示パネル１は、アクティブマトリクス基板と、複数の発光画素３０とを備える。また、当該アクティブマトリクス基板は、ゲート配線１１と、ソース配線１２と、ゲート側ショートリング１３と、ソース側ショートリング１４と、ゲート配線側ＴＦＴ１５と、ソース配線側ＴＦＴ１６と、負荷用ＴＦＴ１７と、セパレート用ＴＦＴ１８と、検査用端子１９と、接地用端子２０１及び２０２と、ソースドライバ用端子１２１〜１２ｎと、ゲートドライバ用端子１１１〜１１ｍとを備える。
【００４０】
発光画素３０は、アクティブマトリクス基板上であって、ゲート配線１１とソース配線１２との交差部に配置され、全ての発光画素３０は、ｍ行ｎ列のマトリクスを構成している。また、発光画素３０は、例えば、ゲート電極がゲート配線１１に接続され、ドレイン電極がソース配線１２に接続された選択トランジスタと、ゲート電極が当該選択トランジスタのソース電極に接続された駆動トランジスタと、アノード電極が当該駆動トランジスタのソース電極に接続された有機ＥＬ素子とを有する。この構成により、正電圧のゲート信号が印加されたゲート配線１１に接続された発光画素３０に、検査電圧または映像信号電圧がソース配線１２から供給されることにより、有機ＥＬ素子が発光動作を行う。
【００４１】
本発明の実施の形態に係るアクティブマトリクス基板は、従来の表示装置と比較して、ＥＳＤ保護用のショートリングが連続した一体ではなく、ゲート側ショートリング及びソース側ショートリングに分離されて配置されている点が異なる。さらには、ＥＳＤ保護用トランジスタであるソース配線側ＴＦＴ１６のゲート電極の電位が、ゲート側ショートリングの電位に設定される点が異なる。以下、上記アクティブマトリクス基板の各構成要素について説明する。
【００４２】
ゲート配線１１は、基板上にｍ本平行に配置され、それぞれ、ゲートドライバ用端子１１１〜１１ｍと、発光画素３０に接続されている。これにより、ゲート配線１１は、正のゲート信号電圧（例えば、＋１０Ｖ）を、一画素行に属する各発光画素３０へ供給する（アクティブになる）ことにより、当該各発光画素３０へ検査電圧または映像信号電圧を書き込むタイミングを供給する機能を有する。また、ゲート配線１１は、負のゲート信号電圧（例えば、−６．５Ｖ）を、一画素行に属する各発光画素３０へ供給する（非アクティブになる）ことにより、当該各発光画素３０へ検査電圧または映像信号電圧を書き込まないタイミングを供給する機能を有する。ここで、上記ゲート信号電圧をゲート配線１１に供給する回路としては、ゲートドライバ用端子１１１〜１１ｍに接続されたゲートドライバやアレイテスタが相当する。
【００４３】
なお、表示パネル１の製造工程における途中段階であるアクティブマトリクス基板では、ゲート配線１１が発光画素３０に接続されていない場合がある。
【００４４】
ソース配線１２は、基板上にｎ本平行に配置され、ゲート配線１１と直交する方向に配置されたデータ線であり、それぞれ、ソースドライバ用端子１２１〜１２ｎと、発光画素３０に接続されている。これにより、ソース配線１２は、アクティブとなった発光画素行に対し、検査電圧または映像信号電圧（例えば、０Ｖ以上）を供給する機能を有する。ここで、上記映像信号電圧または検査電圧をソース配線１２に供給する回路としては、ソースドライバ用端子１２１〜１２ｎに接続されたソースドライバやアレイテスタが相当する。
【００４５】
なお、表示パネル１の製造工程における途中段階であるアクティブマトリクス基板では、ソース配線１２が発光画素３０に接続されていない場合がある。
【００４６】
ゲート側ショートリング１３は、基板の周縁領域に配置され、全てのゲート配線１１を短絡する機能を有するゲート配線側短絡線であり、ゲート配線側ＴＦＴ１５を介してゲート配線１１と接続されている。例えば、静電気がゲートドライバ用端子１１１〜１１ｍから流入した場合、ゲート配線側ＴＦＴ１５が導通状態であることにより、当該静電気をゲート側ショートリング１３に逃がすことができる。これにより、ゲート配線１１及び当該ゲート配線１１に接続された発光画素３０を静電破壊から保護することが可能となる。ゲート側ショートリング１３は、例えば、金属などの低抵抗体で構成される。
【００４７】
ソース側ショートリング１４は、基板の周縁領域に配置され、全てのソース配線１２を短絡する機能を有するソース配線側短絡線であり、ソース配線側ＴＦＴ１６を介してソース配線１２と接続されている。例えば、静電気がソースドライバ用端子１２１〜１２ｎから流入した場合、ソース配線側ＴＦＴ１６が導通状態であることにより、当該静電気をソース側ショートリング１４に逃がすことができる。これにより、ソース配線１２及び当該ソース配線１２に接続された発光画素３０を静電破壊から保護することが可能となる。ソース側ショートリング１４は、例えば、金属などの低抵抗体で構成される。
【００４８】
なお、ソース側ショートリング１４とゲート側ショートリング１３とは、直接接続されていない。また、ソース側ショートリング１４は、接地用端子２０１及び２０２を介して接地されている。
【００４９】
ゲート配線側ＴＦＴ１５は、ソース電極及びドレイン電極の一方がゲート配線１１に接続され、ソース電極及びドレイン電極の他方がゲート側ショートリング１３に接続され、ゲート配線１１ごとに設けられたデプレッション型のゲート配線側薄膜トランジスタであり、ＥＳＤ保護用トランジスタとしての機能を有する。また、ゲート配線側ＴＦＴ１５のゲート電極は、ソース配線側ＴＦＴ１６のゲート電極と接続され、負荷用ＴＦＴ１７を介してゲート側ショートリング１３に接続されている。よって、ゲート配線側ＴＦＴ１５は、ゲート−ソース間電圧が０Ｖ付近または正電圧の場合はオン状態となり、ゲート−ソース間電圧が所定の負電圧以下の場合はオフ状態となる。ここで、ゲート配線側ＴＦＴ１５のゲート−ソース間電圧は、上述した接続関係により、ゲート側ショートリング１３の電位によって決定される。なお、ゲート配線側ＴＦＴ１５は、例えば、ｎ型ＴＦＴである。
【００５０】
ソース配線側ＴＦＴ１６は、ソース電極及びドレイン電極の一方がソース配線１２に接続され、ソース電極及びドレイン電極の他方がソース側ショートリング１４に接続され、ソース配線１２ごとに設けられたデプレッション型のソース配線側薄膜トランジスタであり、ＥＳＤ保護用トランジスタとしての機能を有する。また、ソース配線側ＴＦＴ１６のゲート電極は、負荷用ＴＦＴ１７を介してゲート側ショートリング１３に接続されている。よって、ソース配線側ＴＦＴ１６は、ゲート−ソース間電圧が０Ｖ付近または正電圧の場合はオン状態となり、ゲート−ソース間電圧が所定の負電圧以下の場合はオフ状態となる。ここで、ソース配線側ＴＦＴ１６のゲート−ソース間電圧は、上述した接続関係により、ゲート側ショートリング１３とソース側ショートリング１４との電位差によって決定される。なお、ソース配線側ＴＦＴ１６は、例えば、ｎ型ＴＦＴである。
【００５１】
負荷用ＴＦＴ１７は、ソース電極とゲート電極とが短絡されており、ソース電極が全てのソース配線側ＴＦＴ１６のゲート電極に接続されており、ドレイン電極がゲート側ショートリング１３に接続されている負荷用薄膜トランジスタである。負荷用ＴＦＴ１７は、ソース配線側ＴＦＴ１６のゲート電極からゲート側ショートリング１３へのみ電流を流すダイオード特性を有し、ゲート側ショートリング１３の電位を、全てのソース配線側ＴＦＴ１６のゲート電極に設定するための負荷用薄膜トランジスタである。また、負荷用ＴＦＴ１７の存在により、出荷前の電気検査で、ソース配線側ＴＦＴ１６及びゲート配線側ＴＦＴ１５のゲート電圧を任意に変えることが可能となる。なお、負荷用ＴＦＴ１７は、エンハンスメント型であってもよいし、デプレッション型であってもよい。
【００５２】
セパレート用ＴＦＴ１８は、ソース電極及びドレイン電極の一方がゲート側ショートリング１３に接続され、ソース電極及びドレイン電極の他方がソース側ショートリング１４に接続され、ゲート電極がソース配線側ＴＦＴ１６のゲート電極に接続されたセパレート用薄膜トランジスタである。
【００５３】
非表示動作時には、通常、ゲート側ショートリング１３及びソース側ショートリング１４の双方は０Ｖ付近に保たれているので、両方のショートリングは静電気保護電極として機能する。しかし、例えば、ゲート側ショートリング１３が非常時に負電位に帯電してしまった場合、ゲート配線側ＴＦＴ１５のゲート−ソース間電圧は０Ｖなので、ゲート配線側ＴＦＴ１５はオン状態を維持するが、ソース配線側ＴＦＴ１６のゲート−ソース間電圧は負電圧となりソース配線側ＴＦＴ１６はオフ状態となってしまう。このような状況に対し、セパレート用薄膜トランジスタがオン状態であることにより、ゲート側ショートリング１３の電位をソース側ショートリング１４の電位に戻すことができる。これにより、非表示動作時にソース配線側ＴＦＴ１６がオフ状態となってしまうことを回避することができる。
【００５４】
また、表示動作時にも、セパレート用ＴＦＴ１８はオン状態を維持するが、当該オン状態は、閾値電圧を少し超えた状態であるので、セパレート用ＴＦＴ１８には実際には数μＡオーダーの弱電流が流れるのみである。よって、表示動作時において、非アクティブなゲート配線に印加される負電圧が支配的となっているゲート側ショートリング１３の電位と、接地されているソース側ショートリング１４の電位とは、当該トランジスタを介して影響されない。
【００５５】
つまり、セパレート用ＴＦＴ１８は、表示動作時及び非表示動作時の通常状態では、ゲート側ショートリング１３とソース側ショートリング１４とを電気的に独立な状態に維持させ、非表示動作時の異常状態において、ゲート側ショートリング１３の電位をソース側ショートリング１４の電位に調整する機能を有する。なお、セパレート用ＴＦＴ１８は、エンハンスメント型であってもよいし、デプレッション型であってもよい。
【００５６】
検査用端子１９は、ゲート配線側ＴＦＴ１５のゲート電極及びソース配線側ＴＦＴ１６のゲート電極に接続されている。検査用端子１９に所定の負電圧を印加することにより、全てのゲート配線側ＴＦＴ１５及び全てのソース配線側ＴＦＴ１６をオフ状態とすることができ、発光画素３０を構成する回路素子の電気特性を検査することが可能となる。
【００５７】
次に、非表示動作時における表示パネル１及びアクティブマトリクス基板の回路動作について説明する。ここで、非表示動作時とは、アクティブマトリクス基板及び発光パネルの製造工程等において、アレイ検査や発光検査などのためソース配線に検査電圧や映像信号電圧を供給しない期間のことである。
【００５８】
図２は、本発明の実施の形態に係る非表示動作時における表示パネルの回路動作の一例を示すブロック図である。非表示動作時では、ゲートドライバ用端子１１１…、１１（ｍ−２）、１１（ｍ−１）、１１ｍ及びソースドライバ用端子１２１、１２２、１２３、１２４、１２５…、１２ｎからは検査電圧及び映像信号電圧等が供給されていない。また、ソース側ショートリング１４は、接地用端子２０１及び２０２を介して接地され、ゲート側ショートリング１３も製造工程において、０Ｖ付近に保たれている。また、セパレート用ＴＦＴ１８のソース電位は、ゲート側ショートリング１３の電位であり、ゲート電位は、負荷用ＴＦＴ１７によりゲート側ショートリング１３の電位となっている。つまり、セパレート用ＴＦＴ１８のゲート−ソース間電圧は０Ｖであり、セパレート用ＴＦＴ１８がデプレッション型の場合は、弱電流が流れるようなオン状態となっている。上述したように、非表示動作時では、ゲート側ショートリング１３及びソース側ショートリング１４は接地電位（０Ｖ）となっている。これより、全てのソース配線側ＴＦＴ１６は、ゲート電位が負荷用ＴＦＴ１７を介してゲート側ショートリング１３の電位となり、ソース電位がソース側ショートリング１４の電位となり、ゲート−ソース間電圧が０Ｖとなることから、オン状態となっている。また、全てのゲート配線側ＴＦＴ１５は、ゲート電位が負荷用ＴＦＴ１７を介してゲート側ショートリング１３の電位となり、ソース電位もゲート側ショートリング１３の電位となり、ゲート−ソース間電圧が０Ｖとなることから、オン状態となっている。
【００５９】
なお、セパレート用ＴＦＴ１８がエンハンスメント型の場合、低電位ではＯＦＦであるが、電荷が流入し数十ボルトとなれば、ＴＦＴのＩＶ特性により電流が流れるため、電圧が上昇することがなく、静電破壊を防ぐことができる。
【００６０】
以上より、全てのゲート配線１１は、ゲート配線側ＴＦＴ１５を介してゲート側ショートリング１３と導通しており、全てのソース配線１２は、ソース配線側ＴＦＴ１６を介してソース側ショートリング１４と導通している。この状態により、本実施の形態に係るアクティブマトリクス基板及び表示パネル１が静電気から保護されることを、図３を用いて説明する。
【００６１】
図３は、本発明の実施の形態に係る非表示動作時の静電気保護機能を説明する回路図である。同図には、アクティブマトリクス基板の一部、つまり、ｋ行のゲート配線１１、ｌ列のソース配線１２及びそれらとの接続素子のみが記載されている。アクティブマトリクス基板及び表示パネル１の製造工程においては、空間や外部機器における静電界により発生した電荷が、ゲートドライバ用端子１１ｋやソースドライバ用端子１２ｌを介して流入する。このとき、ゲートドライバ用端子１１ｋから流入した電荷によるサージ電圧の印加により、ゲート配線側ＴＦＴ１５のドレイン電圧が急上昇し保護動作開始電圧まで達する。そうすると、ゲート配線側ＴＦＴ１５は低抵抗状態となり、ゲートドライバ用端子１１ｋから流入した電荷は、ゲート配線１１から、ゲート配線側ＴＦＴ１５を介してゲート側ショートリング１３へ逃がされる。また、ソースドライバ用端子１２ｌから流入した電荷も同様にして、ソース配線１２から、ソース配線側ＴＦＴ１６を介してソース側ショートリング１４へ逃がされる。これにより、アクティブマトリクス基板内及び発光パネル内に、静電気による電位差が発生しないので、ゲート配線１１、ソース配線１２及びそれらに接続された発光画素が、静電破壊から保護される。
【００６２】
次に、表示動作時における表示パネル１及びアクティブマトリクス基板の回路動作について説明する。ここで、表示動作時とは、アクティブマトリクス基板及び発光パネルの製造工程および製品完成時以降において、アレイ検査や発光動作などのためソース配線のいずれかに検査電圧や映像信号電圧を供給している期間のことである。
【００６３】
図４は、本発明の実施の形態に係る表示動作時における表示パネルの回路動作の一例を示すブロック図である。
【００６４】
表示動作時では、一画素行のみをアクティブとし、その他の画素行を全て非アクティブとして、一画素行分の映像信号を表示させる。そして、アクティブとする画素行を順次走査し、１フレーム期間内に全画素行の走査を完了させることにより表示動作を実現している。具体的には、ゲートドライバ用端子１１１〜１１ｍに、発光画素３０の選択トランジスタの導通状態及び非導通状態を制御するためのゲート信号電圧が供給される。例えば、図４では、ゲート配線１１は、正のゲート信号電圧（例えば、＋１０Ｖ）を（ｍ−２）行に供給して、当該画素行に属する各発光画素３０をアクティブにしている。また、ゲート配線１１は、負のゲート信号電圧（例えば、−６．５Ｖ）を（ｍ−２）行以外の全ての画素行に供給して、（ｍ−２）行以外の全ての画素行に属する各発光画素３０を非アクティブにしている。
【００６５】
ここで、表示動作時におけるゲート側ショートリング１３の電位について説明する。図４に記載された表示パネル回路では、全てのゲート配線側ＴＦＴ１５は、ゲート電位が負荷用ＴＦＴ１７を介してゲート側ショートリング１３の電位となり、ソース電位もゲート側ショートリング１３の電位となり、ゲート−ソース間電圧が０Ｖとなることから、オン状態となっている。また、ゲートドライバ用端子１１１〜１１ｍに供給されたゲート信号電圧は、ゲート配線側ＴＦＴ１５のドレイン電極に印加されている。よって、全てのゲート配線１１とゲート側ショートリング１３との間には、各ゲート信号電圧に応じた微小ドレイン電流が流れる。この状態では、ゲート側ショートリング１３の電位は、上記微小ドレイン電流の総和により規定される。ここで、正のゲート信号電圧（例えば、＋１０Ｖ）が印加されたゲート配線１１は１本であり、その他のゲート配線１１には全て負のゲート信号電圧（例えば、−６．５Ｖ）が印加されているため、ゲート側ショートリング１３の電位は、負のゲート信号電圧（例えば、−６．５Ｖ）となる。ちなみに、ハイビジョン放送の場合、画素行数ｍは１０８０であり、上述したように、ゲート側ショートリング１３の電位は、負のゲート信号電圧で規定されることがわかる。なお、表示動作時では、全てのゲート配線側ＴＦＴ１５はオン状態となり、全てのゲート配線側ＴＦＴ１５に上記微小ドレイン電流が流れる場合があるが、当該電流は最大でも１μＡ以下であることから、当該電流によるゲート信号電圧の変動を考慮する必要はない。
【００６６】
次に、表示動作時におけるソース側ショートリング１４の電位について説明する。図４には図示していないが、ソース側ショートリング１４は、接地用端子２０１及び２０２を介して接地されている。セパレート用ＴＦＴ１８がオン状態であっても、当該オン状態は、閾値電圧を少し超えた状態であるので、セパレート用ＴＦＴ１８には実際には数μＡオーダーの弱電流が流れるのみである。よって、表示動作時において、非アクティブなゲート配線に印加される負電圧が支配的となっているゲート側ショートリング１３の電位と、接地されているソース側ショートリング１４の電位とは、当該トランジスタを介して影響されない。よって、ソース側ショートリング１４は、ゲート側ショートリング１３の電位に影響されず、非表示動作時と同様に接地電位（０Ｖ）が保持されている。
【００６７】
上述したゲート側ショートリング１３及びソース側ショートリング１４の電位から、全てのソース配線側ＴＦＴ１６は、ゲート電位が負荷用ＴＦＴ１７を介してゲート側ショートリング１３の電位（例えば、−６．５Ｖ）となり、ソース電位がソース側ショートリング１４の電位（０Ｖ）となり、ゲート−ソース間電圧が負の電圧（例えば、−６．５Ｖ）となることから、オフ状態となっている。
【００６８】
以上より、全てのゲート配線１１は、ゲート配線側ＴＦＴ１５を介してゲート側ショートリング１３と導通しているのに対し、全てのソース配線１２は、ソース配線側ＴＦＴ１６を介してソース側ショートリング１４と非導通となっている。この状態により、表示動作時には、本実施の形態に係るアクティブマトリクス基板及び表示パネル１が精確な表示動作を実行することを、図５を用いて説明する。
【００６９】
図５は、本発明の実施の形態に係る表示動作時の行走査に対する回路遷移図である。同図には、第１行目〜第４行目のゲート配線１１が、それぞれゲートドライバ用端子１１１〜１１４を介して順次アクティブとなった場合の、アクティブマトリクス基板の回路状態を示されている。なお、ソース配線１２側は、ｌ列のみを記載し、簡略化している。
【００７０】
最初に、第１行目のゲート配線１１がアクティブである場合、第１行目のゲート配線１１からゲート側ショートリング１３に向かって正のゲート信号電圧（例えば、＋１０Ｖ）に応じた微小ドレイン電流が流れる。一方、第２行目以降のゲート配線１１に接続されたゲート配線側ＴＦＴ１５にも、負のゲート信号電圧（例えば、−６．５Ｖ）に応じた微小ドレイン電流が流れる。このようなゲート配線１１の電圧状態では、前述したように、ゲート側ショートリング１３の電位は、ほぼ負のゲート信号電圧（例えば、−６．５Ｖ）となる。これにより、ゲート配線側ＴＦＴ１５のゲート電極及びソース配線側ＴＦＴ１６のゲート電極から、負荷用ＴＦＴ１７を介してゲート側ショートリング１３に電流が流れ込み、定常状態としてゲート配線側ＴＦＴ１５のゲート電極及びソース配線側ＴＦＴ１６のゲート電極も負のゲート信号電圧（例えば、−６．５Ｖ）となる。このため、全てのソース配線側ＴＦＴ１６は、オフ状態となる。
【００７１】
次に、第２行目のゲート配線１１がアクティブである場合、第２行目のゲート配線１１からゲート側ショートリング１３に向かって正のゲート信号電圧（例えば、＋１０Ｖ）に応じた微小ドレイン電流が流れる。一方、その他のゲート配線１１に接続されたゲート配線側ＴＦＴ１５にも、負のゲート信号電圧（例えば、−６．５Ｖ）に応じた微小ドレイン電流が流れる。アクティブとなるゲート配線１１が切り替わっても、このようなゲート配線１１の電圧状態では、ゲート側ショートリング１３の電位は変化せず、ほぼ負のゲート信号電圧（例えば、−６．５Ｖ）を維持している。この場合も第１行目のゲート配線１１がアクティブである場合と同様に、全てのソース配線側ＴＦＴ１６は、オフ状態となる。
【００７２】
以降、アクティブとなるゲート配線１１が順次、第３行目、第４行目…、第ｍ行目と切り替わるが、上記行走査の期間では、ゲート側ショートリング１３は常に負のゲート信号電圧（例えば、−６．５Ｖ）を保持している。このため、全てのソース配線側ＴＦＴ１６は、当該期間において、常にオフ状態を維持している。よって、当該期間において、ソースドライバ用端子１２１〜１２ｎから、発光画素３０の駆動トランジスタのゲート電極に書き込む検査電圧または映像信号電圧が精確に供給される。
【００７３】
よって、表示動作時には、ゲート側ショートリング１３から全てのソース配線側ＴＦＴ１６のゲート電極に負電圧が印加されることにより、全てのソース配線側ＴＦＴ１６を非導通状態にして発光画素３０の回路動作を試み、当該回路動作の結果により、発光画素３０の回路素子を検査することが可能となる。
【００７４】
これに対し、非表示動作時には、ゲート側ショートリング１３から全てのソース配線側ＴＦＴ１６のゲート電極及び全てのゲート配線側ＴＦＴ１５のゲート電極に０または正電圧が印加されることにより、全てのソース配線側ＴＦＴ１６及び全てのゲート配線側ＴＦＴ１５を導通状態にして、複数のソース配線１２及び複数のゲート配線１１に接続された発光画素３０の回路素子を静電気から保護することが可能となる。
【００７５】
以上、本実施の形態によれば、ソース側ショートリング１４とソース配線１２との間に設けられ、ゲート電極が負荷用ＴＦＴ１７を介してゲート側ショートリング１３に接続されたデプレッション型のソース配線側ＴＦＴ１６を、ソース配線側のＥＳＤ保護用トランジスタとして用いている。また、ゲート側ショートリング１３とゲート配線１１との間に設けられ、ゲート電極が負荷用ＴＦＴ１７を介してゲート側ショートリング１３に接続されたデプレッション型のゲート配線側ＴＦＴ１５を、ゲート配線側のＥＳＤ保護用トランジスタとして用いている。
【００７６】
この構成により、ゲート配線１１やソース配線１２が非表示動作時である場合、ソース配線側ＴＦＴ１６はオン状態となっている。また、ゲート配線側ＴＦＴ１５もオン状態となっている。よって、ソース配線１２及びゲート配線１１は、それぞれ、ソース側ショートリング１４及びゲート側ショートリング１３と導通状態となっており、各配線及びそれらに接続された回路素子は、静電気から保護された状態を実現している。
【００７７】
一方、ゲート配線１１やソース配線１２が表示動作時である場合、非アクティブなゲート配線１１には負電圧が印加されており、アクティブなゲート配線１１には正電圧が印加されている。このとき、ゲート配線１１と導通状態を保持しているゲート側ショートリング１３には、非アクティブで負電圧であるゲート配線１１からの微小リーク電流と、アクティブで正電圧であるゲート配線１１からの微小リーク電流とが流れる。しかし、アクティブなゲート配線は常に１本であり、その他のゲート配線は全て非アクティブであるため、ゲート側ショートリング１３の電圧は、常に非アクティブなゲート配線に印加される負電圧が支配的となっている。これにより、ソース配線側ＴＦＴ１６のゲート電極は、ほぼ上記負電圧となる。また、ソース配線側ＴＦＴ１６のソース電極は０Ｖとなるため、ソース配線側ＴＦＴ１６はオフ状態となる。また、このとき、各ゲート配線とゲート側ショートリング１３との間で微小リーク電流が流れるが、ゲート信号の電圧レベルに影響を及ぼすことはない。
【００７８】
このように、簡単な回路構成で、非表示動作時には、ゲート配線側及びソース配線側のＥＳＤ保護用トランジスタをオン状態とすることができ、また、表示動作時には、回路の切断や後処理を付加せずとも、ソース配線側のＥＳＤ保護用トランジスタをオフ状態にすることができる。よって、非表示動作時には、静電気からアクティブマトリクス基板上の画素回路を保護することができ、表示動作時には、ソース配線から正確な検査電圧または映像信号電圧を画素回路などに供給することが可能となる。  
【００７９】
以上、実施の形態について説明してきたが、本発明に係るアクティブマトリクス基板、表示パネル及びそれらの検査方法は、上述した実施の形態に限定されるものではない。実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るアクティブマトリクス基板または表示パネルを内蔵した各種機器も本発明に含まれる。
【００８０】
例えば、実施の形態では、マトリクス状に配置された発光画素３０を備える表示パネル１として、本発明の一態様を説明したが、当該表示パネルとしてではなく、製造工程途中における、発光画素３０が形成されていないアクティブマトリクス基板も、同様の効果を奏する。
【００８１】
なお、以上述べた実施の形態では、各種ＴＦＴのゲート電極の電圧レベルがＨＩＧＨの場合にオン状態になるｎ型トランジスタとして記述しているが、これらをｐ型トランジスタで形成し、ゲート配線の極性を反転させたアクティブマトリクス基板、表示パネル及びそれらの検査方法でも、上述した実施の形態と同様の効果を奏する。
【００８２】
また、例えば、本発明に係るアクティブマトリクス基板、表示パネル及びそれらの検査方法は、図６に記載されたような薄型フラットＴＶに内蔵される。本発明に係るアクティブマトリクス基板または表示パネルが内蔵されることにより、静電気保護回路の機能を持ちながら、表示動作時には後処理を必要としない薄型フラットＴＶが実現される。
【産業上の利用可能性】
【００８３】
本発明のアクティブマトリクス基板、表示パネル及びそれらの検査方法は、特に、表示階調に応じた画素信号電流により、発光画素の発光強度を制御することで輝度を変動させるアクティブ型の有機ＥＬフラットパネルディスプレイに有用である。
【符号の説明】
【００８４】
１    表示パネル
１１、５０５    ゲート配線
１２、５０４    ソース配線
１３    ゲート側ショートリング
１４    ソース側ショートリング
１５    ゲート配線側ＴＦＴ
１６    ソース配線側ＴＦＴ
１７    負荷用ＴＦＴ
１８    セパレート用ＴＦＴ
１９    検査用端子
３０    発光画素
１１１〜１１ｍ    ゲートドライバ用端子
１２１〜１２ｎ    ソースドライバ用端子
２０１、２０２    接地用端子
５０１    アレイ基板
５０２    対向基板
５０３    表示領域
５０６、５０７    検査用信号電圧入力端子
５０８    ショートリング
５０９    デプレッション型ＴＦＴ
５１０    配線
５１１    ゲート電圧入力端子
５１２    分断ライン
【図１】
2011083509.tif 000003
【図２】
2011083509.tif 000004
【図３】
2011083509.tif 000005
【図４】
2011083509.tif 000006
【図５】
2011083509.tif 000007
【図６】
2011083509.tif 000008
【図７】
2011083509.tif 000009
【手続補正書】
【提出日】平成22年9月27日(2010.9.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に配置された複数のゲート配線と、
前記基板上であって、前記複数のゲート配線のそれぞれと直交する方向に配置された複数のソース配線と、
前記基板の周縁領域に配置され、前記複数のゲート配線の短絡先であるゲート配線側短絡線と、
前記基板の周縁領域に配置され、前記複数のソース配線の短絡先であるソース配線側短絡線と、
ソース電極及びドレイン電極の一方が前記複数のゲート配線の一つに持続され、ソース電極及びドレイン電極の他方が前記ゲート配線側短絡線に接続され、ゲート配線ごとに設けられたゲート配線側薄膜トランジスタと、
ソース電極及びドレイン電極の一方が前記複数のソース配線の一つに接続され、ソース電極及びドレイン電極の他方が前記ソース配線側短絡緑に接続され、ソース配線ごとに設けられたソース配線側薄膜トランジスタと、
を含み、
全ての前記ゲート配線側薄膜トランジスタ及び全ての前記ソース配線側薄膜トランジスタは、デプレッション型であって、
全ての前記ソース配線側薄膜トランジスタのゲート電極は、前記ゲート配線側短絡線に接続されている、
アクティブマトリクス基板。
【請求項２】
さらに、全ての前記ソース配線側薄膜トランジスタのゲート電極と、前記ゲート配線側短絡線との間には、ソース電極とゲート電極とが短絡され、前記ゲート配線側短絡線の電位を全ての前記ソース配線側薄膜トランジスタのゲート電極の電位に設定するための負荷用薄膜トランジスタが挿入され、
全ての前記ゲート配線側薄膜トランジスタのゲート電極は、全ての前記ソース配線側薄膜トランジスタのゲート電極と接続されている、
請求項１に記載のアクティブマトリクス基板。
【請求項３】
さらに、ソース電極及びドレイン電極の一方が前記ゲート配線側短絡線に接続され、ソース電極及びドレイン電極の他方が前記ソース配線側短絡線に接続され、ゲート電極が前記ソース配線側薄膜トランジスタのゲート電極に接続され、前記ゲート配線側短絡線の電位を前記ソース配線側短絡線の電位と独立させることが可能なセパレート用薄膜トランジスタを備える、
請求項１に記載のアクティブマトリクス基板。
【請求項４】
前記ゲート配線側短絡線の電位は、
前記複数のゲート配線に走査信号電圧が供給されていない期間には、前記ソース配線側短絡線と同電位に設定され、
前記複数のゲート配線に走査信号電圧が供給されている期間には、前記走査信号電圧により決定され、前記ソース配線側短絡線とは独立した電位に設定される、
請求項３に記載のアクティブマトリクス基板。
【請求項５】
請求項１〜４のいずれか１項に記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板における、前記複数のゲート配線と前記複数のソース配線との交差部に配置された発光画素とを含む、
表示パネル。
【請求項６】
前記発光画素は、有機エレクトロルミネッセンス素子を含む、
請求項５に記載の表示パネル。
【請求項７】
請求項５または６に記載の表示パネルの検査方法であって、前記ゲート配線側短絡線から全ての前記ソース配線側薄膜トランジスタのゲート電極に負電圧が印加されることにより、全ての前記ソース配線側薄膜トランジスタを非導通状態にして発光画素の回路動作を試みる画素回路動作ステップと、
前記画素回路動作ステップで試みた回路動作の結果により、発光画素の回路素子を検査する検査ステップとを含む、
表示パネルの検査方法。
【請求項８】
前記ゲート配線側短絡線から全ての前記ソース配線側薄膜トランジスタのゲート電極及び全ての前記ゲート配線側薄膜トランジスタのゲート電極に０または正電圧が印加されることにより、全ての前記ソース配線側薄膜トランジスタ及び全ての前記ゲート配線側薄膜トランジスタを導通状態にして、前記複数のソース配線及び前記複数のゲート配線に接続された発光画素の回路素子を静電気から保護する、
請求項７に記載の表示パネルの検査方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
に必要である。そのため、表示パネルレベルでの表示動作と非表示動作とを繰り返し実行する場合がある。このような場合においても、本発明の表示パネルによれば、非表示動作と表示動作とで人為的な処理を付加する必要なく静電気保護機能をオンオフできる。
［００３３］
また、本発明の一態様に係る表示パネルの検査方法は、請求項５または６に記載の表示パネルの検査方法であって、前記ゲート配線側短絡線から全ての前記ソース配線側薄膜トランジスタのゲート電極に負電圧が印加されることにより、全ての前記ソース配線側薄膜トランジスタを非導通状態にして発光画素の回路動作を試みる画素回路動作ステップと、前記画素回路動作ステップで試みた回路動作の結果により、発光画素の回路素子を検査する検査ステップとを含むものである。
［００３４］
また、請求項８に記載の態様の表示パネルの検査方法は、請求項７に記載の表示パネルの検査方法において、前記ゲート配線側短絡線から全ての前記ソース配線側薄膜トランジスタのゲート電極及び全ての前記ゲート配線側薄膜トランジスタのゲート電極に０または正電圧が印加されることにより、全ての前記ソース配線側薄膜トランジスタ及び全ての前記ゲート配線側薄膜トランジスタを導通状態にして、前記複数のソース配線及び前記複数のゲート配線に接続された発光画素の回路素子を静電気から保護するものである。
［００３５］
以下、本発明の好ましい実施の形態を図に基づき説明する。なお、以下では、全ての図を通じて同一又は相当する要素には同じ符号を付して、その重複する説明を省略する。
［００３６］
（実施の形態１）
本実施の形態におけるアクティブマトリクス基板は、基板上に配置された複数のゲート配線と、当該複数のゲート配線と直交する方向に配置された複数のソース配線と、基板の周縁領域に配置されたゲート側ショートリング及びソース側ショートリングと、ゲート配線とゲート側ショートリングとの間
【手続補正書】
【提出日】平成23年6月8日(2011.6.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板、当該基板を用いた表示パネル及びそれらの検査方法に関し、特に、アクティブマトリクス基板及び当該基板を用いた表示パネルの保護回路に関する。
【背景技術】
【０００２】
近年の表示装置の高品位化への需要に伴い、薄型で低消費電力の表示パネルとして、液晶表示パネルや有機エレクトロルミネッセンス（ＥＬ）表示パネルが注目されている。これらの表示パネルは、２次元に配列された複数の画素を備える。
【０００３】
例えば、アクティブマトリクス型の有機ＥＬ表示パネルでは、複数の走査線と複数のデータ線との交点に薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が設けられ、このＴＦＴに保持容量素子（コンデンサ）、駆動トランジスタのゲート、及び補償回路などが接続されている。そして、選択した走査線を通じてこのＴＦＴをオンさせ、データ線からのデータ信号等を駆動トランジスタ、保持容量素子及び補償回路に入力し、その駆動トランジスタ及び保持容量素子及び補償回路によって有機ＥＬ素子の発光輝度及び発光タイミングを制御する。この画素駆動回路の構成により、アクティブマトリクス型の有機ＥＬ表示パネルでは、次の走査（選択）まで有機ＥＬ素子を発光させることが可能であるため、デューティ比が上がってもディスプレイの輝度減少を招くようなことはない。
【０００４】
しかしながら、アクティブマトリクス型の有機ＥＬ表示パネルは、画素駆動回路構成が複雑になるので、画素駆動回路素子の特性ばらつきや配線の短絡や開放といった電気的な不具合が発生する。このような特性ばらつきを補償し、製造歩留まりを向上させるため、製造工程の途中段階におけるアクティブマトリクス基板のアレイ検査や、完成時における実装部品装着前の表示パネルの表示動作検査を十分に行う必要がある。このような検査時において、例えば、外部測定機器と被測定物であるアクティブマトリクス基板または表示パネルが接続される際、または、各製造工程において外部測定機器などが接続されていない時に、アクティブマトリクス基板に静電気が流入して画素回路が静電破壊されるケースがある。特許文献１では、液晶表示装置の製造時及び検査時における表示パネルを静電破壊から保護する構成が開示されている。
【０００５】
図７は、特許文献１に記載された、液晶表示装置の信号入力端子部を模式的に示す平面図である。ＴＦＴなどの表示用スイッチング素子（図示せず）が形成されたアレイ基板５０１に対向基板５０２が貼り合わされた状態を示しており、対向基板５０２は表示領域５０３を含む。アレイ基板５０１には、ソース配線５０４およびゲート配線５０５が画像表示に必要な分だけ設けられており、ソース配線５０４及びゲート配線５０５には、それぞれ、検査用信号電圧入力端子５０６及び５０７が設けられている。アレイ基板５０１の外周には、金属などの低抵抗体によるショートリング５０８が設置されている。ショートリング５０８とソース配線５０４及びゲート配線５０５とは、デプレッション型ＴＦＴ５０９を介して電気的に接続されている。デプレッション型ＴＦＴ５０９のゲート電極は配線５１０によって任意の単位でまとめられ、ゲート電圧入力端子５１１によって一括制御される。
【０００６】
上述した構成により、液晶表示装置の製造工程中では、デプレッション型ＴＦＴ５０９のゲート電極に電圧が印加されてない状態であり、全てのソース配線５０４と、全てのゲート配線５０５と、ショートリング５０８とは、オン状態であるデプレッション型ＴＦＴ５０９を介して導通状態となっており、静電破壊防止対策が可能となる。一方、液晶表示装置を検査する場合、例えば、アレイ基板の状態でアレイ欠陥を検査するアレイ検査や、実装部品が付く前の液晶表示パネル状態で検査するパネル点灯表示検査の場合には、検査用信号電圧入力端子５０６及び５０７にプローブなどをコンタクトさせ、個別の検査信号や点灯信号電圧を印加する必要がある。このときは、全てのソース配線５０４及びゲート配線５０５が相互に、及びショートリング５０８と電気的にオープン状態である必要があるため、ゲート電圧入力端子５１１からデプレッション型ＴＦＴ５０９のゲート電極に負のオフ電圧を印加する。これにより、各配線間が完全にオープン状態となり、隣の配線の信号などの影響を受けない高精度の検査及び点灯表示状態を実現することが可能となる。また、検査後、静電気保護素子としてのデプレッション型ＴＦＴ５０９が不要な場合は、分断ライン５１２で切断すればよい。あるいは、実装工程における静電破壊防止対策として、または、製品となったときでも、静電気保護素子としてデプレッション型ＴＦＴ５０９を残しておく時は、ゲート電圧入力端子５１１に常に負のオフ電圧を印加しておくことにより、各配線間をオープン状態とすることが可能となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１４２８８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載された従来の表示装置及びその検査方法では、静電気保護回路が表示動作に電気的作用しないようにするため、表示動作時には静電気保護回路との接続を切除する、または、専用の電圧入力端子を別途設けて当該端子から静電気保護回路をオフ状態とするための電圧を印加する、という後処理を要するという課題がある。
【０００９】
上記課題に鑑み、本発明は、簡易的な回路により静電気保護機能を持ちながら、表示動作時には後処理を必要としないアクティブマトリクス基板、表示パネル及びそれらの検査方法を提案することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置された複数のゲート配線と、前記基板上であって、前記複数のゲート配線のそれぞれと直交する方向に配置された複数のソース配線と、前記基板の周縁領域に配置され、前記複数のゲート配線の短絡先であるゲート配線側短絡線と、前記基板の周縁領域に配置され、前記複数のソース配線の短絡先であるソース配線側短絡線と、ソース電極及びドレイン電極の一方が前記複数のゲート配線の一つに接続され、ソース電極及びドレイン電極の他方が前記ゲート配線側短絡線に接続され、ゲート配線ごとに設けられたゲート配線側薄膜トランジスタと、ソース電極及びドレイン電極の一方が前記複数のソース配線の一つに接続され、ソース電極及びドレイン電極の他方が前記ソース配線側短絡線に接続され、ソース配線ごとに設けられたソース配線側薄膜トランジスタとを含み、全ての前記ゲート配線側薄膜トランジスタ及び全ての前記ソース配線側薄膜トランジスタは、デプレッション型であって、全ての前記ソース配線側薄膜トランジスタのゲート電極は、前記ゲート配線側短絡線に接続されていることを特徴とする。
【発明の効果】
【００１１】
本発明のアクティブマトリクス基板、表示パネル及びそれらの検査方法によれば、簡易的な回路構成でソース線側の静電気保護ＴＦＴがオフ状態となるので、ソース線に電気的影響を与えず、かつ、表示動作のための後処理を必要とせずに、静電気保護動作及び表示動作を実現できる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の一態様に係る表示パネルの電気的な構成を示すブロック図である。
【図２】図２は、本発明の実施の形態に係る非表示動作時における表示パネルの回路動作の一例を示すブロック図である。
【図３】図３は、本発明の実施の形態に係る非表示動作時の静電気保護機能を説明する回路図である。
【図４】図４は、本発明の実施の形態に係る表示動作時における表示パネルの回路動作の一例を示すブロック図である。
【図５】図５は、本発明の実施の形態に係る表示動作時の行走査に対する回路遷移図である。
【図６】図６は、本発明の表示パネルを内蔵した薄型フラットＴＶの外観図である。
【図７】図７は、特許文献１に記載された、液晶表示装置の信号入力端子部を模式的に示す平面図である。
【発明を実施するための形態】
【００１３】
本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置された複数のゲート配線と、前記基板上であって、前記複数のゲート配線のそれぞれと直交する方向に配置された複数のソース配線と、前記基板の周縁領域に配置され、前記複数のゲート配線の短絡先であるゲート配線側短絡線と、前記基板の周縁領域に配置され、前記複数のソース配線の短絡先であるソース配線側短絡線と、ソース電極及びドレイン電極の一方が前記複数のゲート配線の一つに接続され、ソース電極及びドレイン電極の他方が前記ゲート配線側短絡線に接続され、ゲート配線ごとに設けられたゲート配線側薄膜トランジスタと、ソース電極及びドレイン電極の一方が前記複数のソース配線の一つに接続され、ソース電極及びドレイン電極の他方が前記ソース配線側短絡線に接続され、ソース配線ごとに設けられたソース配線側薄膜トランジスタとを含み、全ての前記ゲート配線側薄膜トランジスタ及び全ての前記ソース配線側薄膜トランジスタは、デプレッション型であって、全ての前記ソース配線側薄膜トランジスタのゲート電極は、前記ゲート配線側短絡線に接続されているものである。
【００１４】
本態様によると、ソース電極がソース配線側短絡線に接続され、ドレイン電極がソース配線に接続され、ゲート電極がゲート配線側短絡線に接続されたデプレッション型のソース配線側薄膜トランジスタを、ソース線側のＥＳＤ保護用トランジスタとして用いている。また、ソース電極がゲート配線側短絡線に接続され、ドレイン電極ゲート配線に接続されたデプレッション型のゲート配線側薄膜トランジスタを、ゲート線側のＥＳＤ保護用トランジスタとして用いている。
【００１５】
ゲート配線やソース配線が非表示動作時である場合、ソース配線側短絡線及びゲート配線側短絡線は、通常、製造工程において０Ｖ付近に保たれている。これにより、ソース配線側薄膜トランジスタのゲート−ソース間電圧は０Ｖとなり、当該トランジスタはオン状態となっている。また、ゲート配線とゲート配線側短絡線との間に挿入されたデプレッション型のゲート配線側薄膜トランジスタは、ゲート−ソース間に負電圧を印加しない限りオン状態となっている。以上より、ソース配線及びゲート配線は、それぞれ、ソース配線側短絡線及びゲート配線側短絡線と導通状態となっており、各短絡線及びそれらに接続された回路素子は、静電気から保護された状態を実現している。
【００１６】
一方、ゲート配線やソース配線が表示動作時である場合、非アクティブなゲート配線には負電圧が印加されており、アクティブなゲート配線には正電圧が印加されている。また、ゲート配線側薄膜トランジスタは、ゲート−ソース間に負電圧を印加しない限りオン状態を保持している。このとき、ゲート配線と導通状態を保持しているゲート配線側短絡線には、非アクティブで負電圧であるゲート配線からの微小リーク電流と、アクティブで正電圧であるゲート配線からの微小リーク電流とが流れる。しかし、アクティブなゲート配線は常に１本であり、その他のゲート配線は全て非アクティブであるため、ゲート配線側短絡線の電圧は、常に非アクティブなゲート配線に印加される負電圧が支配的となっている。これにより、ソース配線側薄膜トランジスタのゲート電極は、ほぼ上記負電圧となる。また、ソース配線側薄膜トランジスタのソース電極は、非表示動作時同様０Ｖとなるため、ソース配線側薄膜トランジスタのゲート−ソース間には負電圧が印加され、ソース配線側薄膜トランジスタはオフ状態となる。また、このとき、各ゲート配線とゲート配線側短絡線との間で微小リーク電流が流れるが、ゲート信号の電圧レベルに影響を及ぼすことはない。
【００１７】
このように、簡単な回路構成で、非表示動作時には、ソース側のＥＳＤ保護用トランジスタをオン状態とすることができ、また、表示動作時には、回路の切断や後処理を付加せずとも、ソース側ＥＳＤ保護用トランジスタをオフ状態にすることができる。よって、非表示動作時には、静電気からアクティブマトリクス基板上の画素回路を保護することができ、表示動作時には、ソース配線から正確な検査電圧または映像信号電圧を画素回路などに供給することが可能となる。
【００１８】
また、請求項２に記載の態様のアクティブマトリクス基板は、請求項１に記載のアクティブマトリクス基板において、さらに、全ての前記ソース配線側薄膜トランジスタのゲート電極と、前記ゲート配線側短絡線との間には、ソース電極とゲート電極とが短絡され、前記ゲート配線側短絡線の電位を全ての前記ソース配線側薄膜トランジスタのゲート電極の電位に設定するための負荷用薄膜トランジスタが挿入され、全ての前記ゲート配線側薄膜トランジスタのゲート電極は、全ての前記ソース配線側薄膜トランジスタのゲート電極と接続されているものである。
【００１９】
本態様によると、負荷用薄膜トランジスタは、ソース配線側薄膜トランジスタのゲート電極からゲート配線側短絡線へのみ電流を流すダイオード特性を有する。よって、ゲート配線側短絡線の電位を、全てのソース配線側薄膜トランジスタのゲート電極に的確に設定することが可能となる。また、上記負荷用薄膜トランジスタの存在により、出荷前の電気検査で、ソース配線側薄膜トランジスタ及びゲート配線側薄膜トランジスタのゲート電圧を任意に変えることが可能となる。
【００２０】
また、全ての前記ゲート配線側薄膜トランジスタのゲート電極が、全ての前記ソース配線側薄膜トランジスタのゲート電極と接続されていることにより、ゲート配線側薄膜トランジスタとソース配線側薄膜トランジスタとの静電気保護モードの相違は、それぞれのソース電極に接続されたゲート配線側短絡線とソース配線側短絡線との電位状態の差異により決定される。
【００２１】
これにより、ゲート配線やソース配線が非表示動作時である場合、ソース配線側短絡線及びゲート配線側短絡線は、通常、製造工程において０Ｖ付近に保たれているので、ソース配線側薄膜トランジスタのゲート−ソース間電圧は０Ｖとなり、当該トランジスタはオン状態となっている。また、ゲート配線側薄膜トランジスタのゲート−ソース間も０Ｖとなり当該トランジスタはオン状態となっている。以上より、ソース配線及びゲート配線は、それぞれ、ソース配線側短絡線及びゲート配線側短絡線と導通状態となっており、各短絡線及びそれらに接続された回路素子は、静電気から保護された状態を実現している。
【００２２】
一方、ゲート配線やソース配線が表示動作時である場合、ゲート配線側薄膜トランジスタのゲート−ソース間は０Ｖとなり当該トランジスタはオン状態となっている。また、非アクティブなゲート配線には負電圧が印加されており、アクティブなゲート配線には正電圧が印加されている。よって、ゲート配線側短絡線の電圧は、常に非アクティブなゲート配線に印加される負電圧が支配的となっている。よって、ソース配線側薄膜トランジスタのゲート電極は、ほぼ上記負電圧となり、ソース配線側薄膜トランジスタのソース電極はソース配線側短絡線の０Ｖとなるため、ソース配線側薄膜トランジスタのゲート−ソース間に負電圧が印加され、ソース配線側薄膜トランジスタはオフ状態となる。また、このとき、各ゲート配線とゲート配線側短絡線との間で微小リーク電流が流れるが、ゲート信号の電圧レベルに影響を及ぼすことはない。
【００２３】
このように、簡単な回路構成で、非表示動作時には、ソース側のＥＳＤ保護用トランジスタをオン状態とすることができ、また、表示動作時には、回路の切断や後処理を付加せずとも、ソース側ＥＳＤ保護用トランジスタをオフ状態にすることができる。
【００２４】
また、請求項３に記載の態様のアクティブマトリクス基板は、請求項２に記載のアクティブマトリクス基板において、さらに、ソース電極及びドレイン電極の一方が前記ゲート配線側短絡線に接続され、ソース電極及びドレイン電極の他方が前記ソース配線側短絡線に接続され、ゲート電極が前記ソース配線側薄膜トランジスタのゲート電極に接続され、前記ゲート配線側短絡線の電位を前記ソース配線側短絡線の電位と独立させることが可能なセパレート用薄膜トランジスタを備える。
【００２５】
従来の表示装置では、基板の周縁領域には、ゲート配線及びソース配線の双方を静電気から保護するための連続した一のショートリングが設けられていた。これに対し、本発明では、基板の周縁領域に、互いに短絡接続されていないゲート配線側短絡線とソース配線側短絡線とを設け、表示動作時には、後処理なしでゲート配線側短絡線のみが負電位となるような構成としている。一方、非表示動作時には、ゲート配線側短絡線及びソース配線側短絡線の双方が、静電気保護電極として機能することが望ましい。非表示動作時には、通常、ゲート配線側短絡線及びソース配線側短絡線の双方は０Ｖ付近に保たれているので、静電気保護電極として機能する。しかし、例えば、ゲート配線側短絡線が負電位に帯電してしまった場合、ゲート配線側薄膜トランジスタのゲート−ソース間電圧は０Ｖなので、ゲート配線側薄膜トランジスタはオン状態を維持するが、ソース配線側薄膜トランジスタのゲート−ソース間電圧は負電圧となりソース配線側薄膜トランジスタはオフ状態となってしまう。このような状況に対し、セパレート用薄膜トランジスタがオン状態であることにより、ゲート配線側短絡線の電位をソース配線側短絡線の電位に戻すことができる。これにより、ソース配線側薄膜トランジスタがオフ状態となってしまうことを回避することができる。また、表示動作時にも、セパレート用薄膜トランジスタはオン状態を維持するが、当該オン状態は、閾値電圧を少し超えた状態であるので、当該トランジスタには実際には数μＡオーダーの弱電流が流れるのみである。よって、表示動作時において、非アクティブなゲート配線に印加される負電圧が支配的となっているゲート配線側短絡線の電位と、接地されているソース配線側短絡線の電位とは、当該トランジスタを介して影響されない。
【００２６】
つまり、セパレート用薄膜トランジスタは、表示動作時及び非表示動作時の通常状態では、ゲート配線側短絡線とソース配線側短絡線とを電気的に独立な状態に維持させ、非表示動作時の異常状態において、ゲート配線側短絡線の電位をソース配線側短絡線の電位に調整する機能を有する。
【００２７】
また、請求項４に記載の態様のアクティブマトリクス基板は、請求項３に記載のアクティブマトリクス基板において、前記ゲート配線側短絡線の電位は、前記複数のゲート配線に走査信号電圧が供給されていない期間には、前記ソース配線側短絡線と同電位に設定され、前記複数のゲート配線に走査信号電圧が供給されている期間には、前記走査信号電圧により決定され、前記ソース配線側短絡線とは独立した電位に設定される。
【００２８】
本態様によれば、簡単な回路構成で、非表示動作時には、ソース側のＥＳＤ保護用トランジスタをオン状態とすることができ、また、表示動作時には、回路の切断や後処理を付加せずとも、ソース側ＥＳＤ保護用トランジスタをオフ状態にすることができる。
【００２９】
また、本発明の一態様に係る表示パネルは、請求項１〜４のいずれか１項に記載のアクティブマトリクス基板と、前記アクティブマトリクス基板における、前記複数のゲート配線と前記複数のソース配線との交差部に配置された発光画素とを含むものである。
【００３０】
本発明のアクティブマトリクス基板の構成は、当該アクティブマトリクス基板上に配置された複数の発光画素を含む表示パネルにも適用できる。上記表示パネルの非表示動作時、例えば、表示パネルの製造工程完了時に当該表示パネルを静電気から保護することが可能である。また、上記表示パネルの表示動作時、例えば、各発光画素の発光特性や回路素子特性をアレイ検査する場合には、後処理なくゲート配線側短絡線が負電位となりソース配線側薄膜トランジスタがオフ状態となることにより、静電気保護機能を停止させ、ソース配線から検査電圧または映像信号電圧を各発光画素へ印加することが可能となる。
【００３１】
また、請求項６に記載の態様の表示パネルは、請求項５に記載の表示パネルにおいて、前記発光画素は、有機エレクトロルミネッセンス素子を含む。
【００３２】
有機ＥＬ素子や、当該有機ＥＬ素子を電流駆動するための駆動ＴＦＴの特性検査を製造時及び出荷時に行うことが、高品位の表示特性を実現するために必要である。そのため、表示パネルレベルでの表示動作と非表示動作とを繰り返し実行する場合がある。このような場合においても、本発明の表示パネルによれば、非表示動作と表示動作とで人為的な処理を付加する必要なく静電気保護機能をオンオフできる。
【００３３】
また、本発明の一態様に係る表示パネルの検査方法は、請求項５または６に記載の表示パネルの検査方法であって、前記ゲート配線側短絡線から全ての前記ソース配線側薄膜トランジスタのゲート電極に負電圧が印加されることにより、全ての前記ソース配線側薄膜トランジスタを非導通状態にして発光画素の回路動作を試みる画素回路動作ステップと、前記画素回路動作ステップで試みた回路動作の結果により、発光画素の回路素子を検査する検査ステップとを含むものである。
【００３４】
また、請求項８に記載の態様の表示パネルの検査方法は、請求項７に記載の表示パネルの検査方法において、前記ゲート配線側短絡線から全ての前記ソース配線側薄膜トランジスタのゲート電極及び全ての前記ゲート配線側薄膜トランジスタのゲート電極に０または正電圧が印加されることにより、全ての前記ソース配線側薄膜トランジスタ及び全ての前記ゲート配線側薄膜トランジスタを導通状態にして、前記複数のソース配線及び前記複数のゲート配線に接続された発光画素の回路素子を静電気から保護するものである。
【００３５】
以下、本発明の好ましい実施の形態を図に基づき説明する。なお、以下では、全ての図を通じて同一又は相当する要素には同じ符号を付して、その重複する説明を省略する。
【００３６】
（実施の形態1）
本実施の形態におけるアクティブマトリクス基板は、基板上に配置された複数のゲート配線と、当該複数のゲート配線と直交する方向に配置された複数のソース配線と、基板の周縁領域に配置されたゲート側ショートリング及びソース側ショートリングと、ゲート配線とゲート側ショートリングとの間に配置されたデプレッション型のゲート配線側ＴＦＴと、ソース配線とソース側ショートリングとの間に配置されたデプレッション型のソース配線側ＴＦＴとを含み、全てのソース配線側ＴＦＴのゲート電極は、ゲート側ショートリングに接続されている。
【００３７】
これにより、簡単な回路構成で、非表示動作時には、ＥＳＤ保護用トランジスタであるゲート配線側ＴＦＴ及びソース配線側ＴＦＴをオン状態とすることができ、また、表示動作時には、回路の切断や後処理を付加せずとも、ソース配線側ＴＦＴをオフ状態にすることができる。よって、非表示動作時には、静電気からアクティブマトリクス基板上の画素回路を保護することができ、表示動作時には、ソース配線から正確な検査電圧または映像信号電圧を画素回路などに供給することが可能となる。
【００３８】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３９】
図１は、本発明の一態様に係る表示パネルの電気的な構成を示すブロック図である。同図における表示パネル１は、アクティブマトリクス基板と、複数の発光画素３０とを備える。また、当該アクティブマトリクス基板は、ゲート配線１１と、ソース配線１２と、ゲート側ショートリング１３と、ソース側ショートリング１４と、ゲート配線側ＴＦＴ１５と、ソース配線側ＴＦＴ１６と、負荷用ＴＦＴ１７と、セパレート用ＴＦＴ１８と、検査用端子１９と、接地用端子２０１及び２０２と、ソースドライバ用端子１２１〜１２ｎと、ゲートドライバ用端子１１１〜１１ｍとを備える。
【００４０】
発光画素３０は、アクティブマトリクス基板上であって、ゲート配線１１とソース配線１２との交差部に配置され、全ての発光画素３０は、ｍ行ｎ列のマトリクスを構成している。また、発光画素３０は、例えば、ゲート電極がゲート配線１１に接続され、ドレイン電極がソース配線１２に接続された選択トランジスタと、ゲート電極が当該選択トランジスタのソース電極に接続された駆動トランジスタと、アノード電極が当該駆動トランジスタのソース電極に接続された有機ＥＬ素子とを有する。この構成により、正電圧のゲート信号が印加されたゲート配線１１に接続された発光画素３０に、検査電圧または映像信号電圧がソース配線１２から供給されることにより、有機ＥＬ素子が発光動作を行う。
【００４１】
本発明の実施の形態に係るアクティブマトリクス基板は、従来の表示装置と比較して、ＥＳＤ保護用のショートリングが連続した一体ではなく、ゲート側ショートリング及びソース側ショートリングに分離されて配置されている点が異なる。さらには、ＥＳＤ保護用トランジスタであるソース配線側ＴＦＴ１６のゲート電極の電位が、ゲート側ショートリングの電位に設定される点が異なる。以下、上記アクティブマトリクス基板の各構成要素について説明する。
【００４２】
ゲート配線１１は、基板上にｍ本平行に配置され、それぞれ、ゲートドライバ用端子１１１〜１１ｍと、発光画素３０に接続されている。これにより、ゲート配線１１は、正のゲート信号電圧（例えば、＋１０Ｖ）を、一画素行に属する各発光画素３０へ供給する（アクティブになる）ことにより、当該各発光画素３０へ検査電圧または映像信号電圧を書き込むタイミングを供給する機能を有する。また、ゲート配線１１は、負のゲート信号電圧（例えば、−６．５Ｖ）を、一画素行に属する各発光画素３０へ供給する（非アクティブになる）ことにより、当該各発光画素３０へ検査電圧または映像信号電圧を書き込まないタイミングを供給する機能を有する。ここで、上記ゲート信号電圧をゲート配線１１に供給する回路としては、ゲートドライバ用端子１１１〜１１ｍに接続されたゲートドライバやアレイテスタが相当する。
【００４３】
なお、表示パネル１の製造工程における途中段階であるアクティブマトリクス基板では、ゲート配線１１が発光画素３０に接続されていない場合がある。
【００４４】
ソース配線１２は、基板上にｎ本平行に配置され、ゲート配線１１と直交する方向に配置されたデータ線であり、それぞれ、ソースドライバ用端子１２１〜１２ｎと、発光画素３０に接続されている。これにより、ソース配線１２は、アクティブとなった発光画素行に対し、検査電圧または映像信号電圧（例えば、０Ｖ以上）を供給する機能を有する。ここで、上記映像信号電圧または検査電圧をソース配線１２に供給する回路としては、ソースドライバ用端子１２１〜１２ｎに接続されたソースドライバやアレイテスタが相当する。
【００４５】
なお、表示パネル１の製造工程における途中段階であるアクティブマトリクス基板では、ソース配線１２が発光画素３０に接続されていない場合がある。
【００４６】
ゲート側ショートリング１３は、基板の周縁領域に配置され、全てのゲート配線１１を短絡する機能を有するゲート配線側短絡線であり、ゲート配線側ＴＦＴ１５を介してゲート配線１１と接続されている。例えば、静電気がゲートドライバ用端子１１１〜１１ｍから流入した場合、ゲート配線側ＴＦＴ１５が導通状態であることにより、当該静電気をゲート側ショートリング１３に逃がすことができる。これにより、ゲート配線１１及び当該ゲート配線１１に接続された発光画素３０を静電破壊から保護することが可能となる。ゲート側ショートリング１３は、例えば、金属などの低抵抗体で構成される。
【００４７】
ソース側ショートリング１４は、基板の周縁領域に配置され、全てのソース配線１２を短絡する機能を有するソース配線側短絡線であり、ソース配線側ＴＦＴ１６を介してソース配線１２と接続されている。例えば、静電気がソースドライバ用端子１２１〜１２ｎから流入した場合、ソース配線側ＴＦＴ１６が導通状態であることにより、当該静電気をソース側ショートリング１４に逃がすことができる。これにより、ソース配線１２及び当該ソース配線１２に接続された発光画素３０を静電破壊から保護することが可能となる。ソース側ショートリング１４は、例えば、金属などの低抵抗体で構成される。
【００４８】
なお、ソース側ショートリング１４とゲート側ショートリング１３とは、直接接続されていない。また、ソース側ショートリング１４は、接地用端子２０１及び２０２を介して接地されている。
【００４９】
ゲート配線側ＴＦＴ１５は、ソース電極及びドレイン電極の一方がゲート配線１１に接続され、ソース電極及びドレイン電極の他方がゲート側ショートリング１３に接続され、ゲート配線１１ごとに設けられたデプレッション型のゲート配線側薄膜トランジスタであり、ＥＳＤ保護用トランジスタとしての機能を有する。また、ゲート配線側ＴＦＴ１５のゲート電極は、ソース配線側ＴＦＴ１６のゲート電極と接続され、負荷用ＴＦＴ１７を介してゲート側ショートリング１３に接続されている。よって、ゲート配線側ＴＦＴ１５は、ゲート−ソース間電圧が０Ｖ付近または正電圧の場合はオン状態となり、ゲート−ソース間電圧が所定の負電圧以下の場合はオフ状態となる。ここで、ゲート配線側ＴＦＴ１５のゲート−ソース間電圧は、上述した接続関係により、ゲート側ショートリング１３の電位によって決定される。なお、ゲート配線側ＴＦＴ１５は、例えば、ｎ型ＴＦＴである。
【００５０】
ソース配線側ＴＦＴ１６は、ソース電極及びドレイン電極の一方がソース配線１２に接続され、ソース電極及びドレイン電極の他方がソース側ショートリング１４に接続され、ソース配線１２ごとに設けられたデプレッション型のソース配線側薄膜トランジスタであり、ＥＳＤ保護用トランジスタとしての機能を有する。また、ソース配線側ＴＦＴ１６のゲート電極は、負荷用ＴＦＴ１７を介してゲート側ショートリング１３に接続されている。よって、ソース配線側ＴＦＴ１６は、ゲート−ソース間電圧が０Ｖ付近または正電圧の場合はオン状態となり、ゲート−ソース間電圧が所定の負電圧以下の場合はオフ状態となる。ここで、ソース配線側ＴＦＴ１６のゲート−ソース間電圧は、上述した接続関係により、ゲート側ショートリング１３とソース側ショートリング１４との電位差によって決定される。なお、ソース配線側ＴＦＴ１６は、例えば、ｎ型ＴＦＴである。
【００５１】
負荷用ＴＦＴ１７は、ソース電極とゲート電極とが短絡されており、ソース電極が全てのソース配線側ＴＦＴ１６のゲート電極に接続されており、ドレイン電極がゲート側ショートリング１３に接続されている負荷用薄膜トランジスタである。負荷用ＴＦＴ１７は、ソース配線側ＴＦＴ１６のゲート電極からゲート側ショートリング１３へのみ電流を流すダイオード特性を有し、ゲート側ショートリング１３の電位を、全てのソース配線側ＴＦＴ１６のゲート電極に設定するための負荷用薄膜トランジスタである。また、負荷用ＴＦＴ１７の存在により、出荷前の電気検査で、ソース配線側ＴＦＴ１６及びゲート配線側ＴＦＴ１５のゲート電圧を任意に変えることが可能となる。なお、負荷用ＴＦＴ１７は、エンハンスメント型であってもよいし、デプレッション型であってもよい。
【００５２】
セパレート用ＴＦＴ１８は、ソース電極及びドレイン電極の一方がゲート側ショートリング１３に接続され、ソース電極及びドレイン電極の他方がソース側ショートリング１４に接続され、ゲート電極がソース配線側ＴＦＴ１６のゲート電極に接続されたセパレート用薄膜トランジスタである。
【００５３】
非表示動作時には、通常、ゲート側ショートリング１３及びソース側ショートリング１４の双方は０Ｖ付近に保たれているので、両方のショートリングは静電気保護電極として機能する。しかし、例えば、ゲート側ショートリング１３が非常時に負電位に帯電してしまった場合、ゲート配線側ＴＦＴ１５のゲート−ソース間電圧は０Ｖなので、ゲート配線側ＴＦＴ１５はオン状態を維持するが、ソース配線側ＴＦＴ１６のゲート−ソース間電圧は負電圧となりソース配線側ＴＦＴ１６はオフ状態となってしまう。このような状況に対し、セパレート用薄膜トランジスタがオン状態であることにより、ゲート側ショートリング１３の電位をソース側ショートリング１４の電位に戻すことができる。これにより、非表示動作時にソース配線側ＴＦＴ１６がオフ状態となってしまうことを回避することができる。
【００５４】
また、表示動作時にも、セパレート用ＴＦＴ１８はオン状態を維持するが、当該オン状態は、閾値電圧を少し超えた状態であるので、セパレート用ＴＦＴ１８には実際には数μＡオーダーの弱電流が流れるのみである。よって、表示動作時において、非アクティブなゲート配線に印加される負電圧が支配的となっているゲート側ショートリング１３の電位と、接地されているソース側ショートリング１４の電位とは、当該トランジスタを介して影響されない。
【００５５】
つまり、セパレート用ＴＦＴ１８は、表示動作時及び非表示動作時の通常状態では、ゲート側ショートリング１３とソース側ショートリング１４とを電気的に独立な状態に維持させ、非表示動作時の異常状態において、ゲート側ショートリング１３の電位をソース側ショートリング１４の電位に調整する機能を有する。なお、セパレート用ＴＦＴ１８は、エンハンスメント型であってもよいし、デプレッション型であってもよい。
【００５６】
検査用端子１９は、ゲート配線側ＴＦＴ１５のゲート電極及びソース配線側ＴＦＴ１６のゲート電極に接続されている。検査用端子１９に所定の負電圧を印加することにより、全てのゲート配線側ＴＦＴ１５及び全てのソース配線側ＴＦＴ１６をオフ状態とすることができ、発光画素３０を構成する回路素子の電気特性を検査することが可能となる。
【００５７】
次に、非表示動作時における表示パネル１及びアクティブマトリクス基板の回路動作について説明する。ここで、非表示動作時とは、アクティブマトリクス基板及び発光パネルの製造工程等において、アレイ検査や発光検査などのためソース配線に検査電圧や映像信号電圧を供給しない期間のことである。
【００５８】
図２は、本発明の実施の形態に係る非表示動作時における表示パネルの回路動作の一例を示すブロック図である。非表示動作時では、ゲートドライバ用端子１１１…、１１（ｍ−２）、１１（ｍ−１）、１１ｍ及びソースドライバ用端子１２１、１２２、１２３、１２４、１２５…、１２ｎからは検査電圧及び映像信号電圧等が供給されていない。また、ソース側ショートリング１４は、接地用端子２０１及び２０２を介して接地され、ゲート側ショートリング１３も製造工程において、０Ｖ付近に保たれている。また、セパレート用ＴＦＴ１８のソース電位は、ゲート側ショートリング１３の電位であり、ゲート電位は、負荷用ＴＦＴ１７によりゲート側ショートリング１３の電位となっている。つまり、セパレート用ＴＦＴ１８のゲート−ソース間電圧は０Ｖであり、セパレート用ＴＦＴ１８がデプレッション型の場合は、弱電流が流れるようなオン状態となっている。上述したように、非表示動作時では、ゲート側ショートリング１３及びソース側ショートリング１４は接地電位（０Ｖ）となっている。これより、全てのソース配線側ＴＦＴ１６は、ゲート電位が負荷用ＴＦＴ１７を介してゲート側ショートリング１３の電位となり、ソース電位がソース側ショートリング１４の電位となり、ゲート−ソース間電圧が０Ｖとなることから、オン状態となっている。また、全てのゲート配線側ＴＦＴ１５は、ゲート電位が負荷用ＴＦＴ１７を介してゲート側ショートリング１３の電位となり、ソース電位もゲート側ショートリング１３の電位となり、ゲート−ソース間電圧が０Ｖとなることから、オン状態となっている。
【００５９】
なお、セパレート用ＴＦＴ１８がエンハンスメント型の場合、低電位ではＯＦＦであるが、電荷が流入し数十ボルトとなれば、ＴＦＴのＩＶ特性により電流が流れるため、電圧が上昇することがなく、静電破壊を防ぐことができる。
【００６０】
以上より、全てのゲート配線１１は、ゲート配線側ＴＦＴ１５を介してゲート側ショートリング１３と導通しており、全てのソース配線１２は、ソース配線側ＴＦＴ１６を介してソース側ショートリング１４と導通している。この状態により、本実施の形態に係るアクティブマトリクス基板及び表示パネル１が静電気から保護されることを、図３を用いて説明する。
【００６１】
図３は、本発明の実施の形態に係る非表示動作時の静電気保護機能を説明する回路図である。同図には、アクティブマトリクス基板の一部、つまり、ｋ行のゲート配線１１、ｌ列のソース配線１２及びそれらとの接続素子のみが記載されている。アクティブマトリクス基板及び表示パネル１の製造工程においては、空間や外部機器における静電界により発生した電荷が、ゲートドライバ用端子１１ｋやソースドライバ用端子１２ｌを介して流入する。このとき、ゲートドライバ用端子１１ｋから流入した電荷によるサージ電圧の印加により、ゲート配線側ＴＦＴ１５のドレイン電圧が急上昇し保護動作開始電圧まで達する。そうすると、ゲート配線側ＴＦＴ１５は低抵抗状態となり、ゲートドライバ用端子１１ｋから流入した電荷は、ゲート配線１１から、ゲート配線側ＴＦＴ１５を介してゲート側ショートリング１３へ逃がされる。また、ソースドライバ用端子１２ｌから流入した電荷も同様にして、ソース配線１２から、ソース配線側ＴＦＴ１６を介してソース側ショートリング１４へ逃がされる。これにより、アクティブマトリクス基板内及び発光パネル内に、静電気による電位差が発生しないので、ゲート配線１１、ソース配線１２及びそれらに接続された発光画素が、静電破壊から保護される。
【００６２】
次に、表示動作時における表示パネル１及びアクティブマトリクス基板の回路動作について説明する。ここで、表示動作時とは、アクティブマトリクス基板及び発光パネルの製造工程および製品完成時以降において、アレイ検査や発光動作などのためソース配線のいずれかに検査電圧や映像信号電圧を供給している期間のことである。
【００６３】
図４は、本発明の実施の形態に係る表示動作時における表示パネルの回路動作の一例を示すブロック図である。
【００６４】
表示動作時では、一画素行のみをアクティブとし、その他の画素行を全て非アクティブとして、一画素行分の映像信号を表示させる。そして、アクティブとする画素行を順次走査し、１フレーム期間内に全画素行の走査を完了させることにより表示動作を実現している。具体的には、ゲートドライバ用端子１１１〜１１ｍに、発光画素３０の選択トランジスタの導通状態及び非導通状態を制御するためのゲート信号電圧が供給される。例えば、図４では、ゲート配線１１は、正のゲート信号電圧（例えば、＋１０Ｖ）を（ｍ−２）行に供給して、当該画素行に属する各発光画素３０をアクティブにしている。また、ゲート配線１１は、負のゲート信号電圧（例えば、−６．５Ｖ）を（ｍ−２）行以外の全ての画素行に供給して、（ｍ−２）行以外の全ての画素行に属する各発光画素３０を非アクティブにしている。
【００６５】
ここで、表示動作時におけるゲート側ショートリング１３の電位について説明する。図４に記載された表示パネル回路では、全てのゲート配線側ＴＦＴ１５は、ゲート電位が負荷用ＴＦＴ１７を介してゲート側ショートリング１３の電位となり、ソース電位もゲート側ショートリング１３の電位となり、ゲート−ソース間電圧が０Ｖとなることから、オン状態となっている。また、ゲートドライバ用端子１１１〜１１ｍに供給されたゲート信号電圧は、ゲート配線側ＴＦＴ１５のドレイン電極に印加されている。よって、全てのゲート配線１１とゲート側ショートリング１３との間には、各ゲート信号電圧に応じた微小ドレイン電流が流れる。この状態では、ゲート側ショートリング１３の電位は、上記微小ドレイン電流の総和により規定される。ここで、正のゲート信号電圧（例えば、＋１０Ｖ）が印加されたゲート配線１１は１本であり、その他のゲート配線１１には全て負のゲート信号電圧（例えば、−６．５Ｖ）が印加されているため、ゲート側ショートリング１３の電位は、負のゲート信号電圧（例えば、−６．５Ｖ）となる。ちなみに、ハイビジョン放送の場合、画素行数ｍは１０８０であり、上述したように、ゲート側ショートリング１３の電位は、負のゲート信号電圧で規定されることがわかる。なお、表示動作時では、全てのゲート配線側ＴＦＴ１５はオン状態となり、全てのゲート配線側ＴＦＴ１５に上記微小ドレイン電流が流れる場合があるが、当該電流は最大でも１μＡ以下であることから、当該電流によるゲート信号電圧の変動を考慮する必要はない。
【００６６】
次に、表示動作時におけるソース側ショートリング１４の電位について説明する。図４には図示していないが、ソース側ショートリング１４は、接地用端子２０１及び２０２を介して接地されている。セパレート用ＴＦＴ１８がオン状態であっても、当該オン状態は、閾値電圧を少し超えた状態であるので、セパレート用ＴＦＴ１８には実際には数μＡオーダーの弱電流が流れるのみである。よって、表示動作時において、非アクティブなゲート配線に印加される負電圧が支配的となっているゲート側ショートリング１３の電位と、接地されているソース側ショートリング１４の電位とは、当該トランジスタを介して影響されない。よって、ソース側ショートリング１４は、ゲート側ショートリング１３の電位に影響されず、非表示動作時と同様に接地電位（０Ｖ）が保持されている。
【００６７】
上述したゲート側ショートリング１３及びソース側ショートリング１４の電位から、全てのソース配線側ＴＦＴ１６は、ゲート電位が負荷用ＴＦＴ１７を介してゲート側ショートリング１３の電位（例えば、−６．５Ｖ）となり、ソース電位がソース側ショートリング１４の電位（０Ｖ）となり、ゲート−ソース間電圧が負の電圧（例えば、−６．５Ｖ）となることから、オフ状態となっている。
【００６８】
以上より、全てのゲート配線１１は、ゲート配線側ＴＦＴ１５を介してゲート側ショートリング１３と導通しているのに対し、全てのソース配線１２は、ソース配線側ＴＦＴ１６を介してソース側ショートリング１４と非導通となっている。この状態により、表示動作時には、本実施の形態に係るアクティブマトリクス基板及び表示パネル１が精確な表示動作を実行することを、図５を用いて説明する。
【００６９】
図５は、本発明の実施の形態に係る表示動作時の行走査に対する回路遷移図である。同図には、第１行目〜第４行目のゲート配線１１が、それぞれゲートドライバ用端子１１１〜１１４を介して順次アクティブとなった場合の、アクティブマトリクス基板の回路状態を示されている。なお、ソース配線１２側は、ｌ列のみを記載し、簡略化している。
【００７０】
最初に、第１行目のゲート配線１１がアクティブである場合、第１行目のゲート配線１１からゲート側ショートリング１３に向かって正のゲート信号電圧（例えば、＋１０Ｖ）に応じた微小ドレイン電流が流れる。一方、第２行目以降のゲート配線１１に接続されたゲート配線側ＴＦＴ１５にも、負のゲート信号電圧（例えば、−６．５Ｖ）に応じた微小ドレイン電流が流れる。このようなゲート配線１１の電圧状態では、前述したように、ゲート側ショートリング１３の電位は、ほぼ負のゲート信号電圧（例えば、−６．５Ｖ）となる。これにより、ゲート配線側ＴＦＴ１５のゲート電極及びソース配線側ＴＦＴ１６のゲート電極から、負荷用ＴＦＴ１７を介してゲート側ショートリング１３に電流が流れ込み、定常状態としてゲート配線側ＴＦＴ１５のゲート電極及びソース配線側ＴＦＴ１６のゲート電極も負のゲート信号電圧（例えば、−６．５Ｖ）となる。このため、全てのソース配線側ＴＦＴ１６は、オフ状態となる。
【００７１】
次に、第２行目のゲート配線１１がアクティブである場合、第２行目のゲート配線１１からゲート側ショートリング１３に向かって正のゲート信号電圧（例えば、＋１０Ｖ）に応じた微小ドレイン電流が流れる。一方、その他のゲート配線１１に接続されたゲート配線側ＴＦＴ１５にも、負のゲート信号電圧（例えば、−６．５Ｖ）に応じた微小ドレイン電流が流れる。アクティブとなるゲート配線１１が切り替わっても、このようなゲート配線１１の電圧状態では、ゲート側ショートリング１３の電位は変化せず、ほぼ負のゲート信号電圧（例えば、−６．５Ｖ）を維持している。この場合も第１行目のゲート配線１１がアクティブである場合と同様に、全てのソース配線側ＴＦＴ１６は、オフ状態となる。
【００７２】
以降、アクティブとなるゲート配線１１が順次、第３行目、第４行目…、第ｍ行目と切り替わるが、上記行走査の期間では、ゲート側ショートリング１３は常に負のゲート信号電圧（例えば、−６．５Ｖ）を保持している。このため、全てのソース配線側ＴＦＴ１６は、当該期間において、常にオフ状態を維持している。よって、当該期間において、ソースドライバ用端子１２１〜１２ｎから、発光画素３０の駆動トランジスタのゲート電極に書き込む検査電圧または映像信号電圧が精確に供給される。
【００７３】
よって、表示動作時には、ゲート側ショートリング１３から全てのソース配線側ＴＦＴ１６のゲート電極に負電圧が印加されることにより、全てのソース配線側ＴＦＴ１６を非導通状態にして発光画素３０の回路動作を試み、当該回路動作の結果により、発光画素３０の回路素子を検査することが可能となる。
【００７４】
これに対し、非表示動作時には、ゲート側ショートリング１３から全てのソース配線側ＴＦＴ１６のゲート電極及び全てのゲート配線側ＴＦＴ１５のゲート電極に０または正電圧が印加されることにより、全てのソース配線側ＴＦＴ１６及び全てのゲート配線側ＴＦＴ１５を導通状態にして、複数のソース配線１２及び複数のゲート配線１１に接続された発光画素３０の回路素子を静電気から保護することが可能となる。
【００７５】
以上、本実施の形態によれば、ソース側ショートリング１４とソース配線１２との間に設けられ、ゲート電極が負荷用ＴＦＴ１７を介してゲート側ショートリング１３に接続されたデプレッション型のソース配線側ＴＦＴ１６を、ソース配線側のＥＳＤ保護用トランジスタとして用いている。また、ゲート側ショートリング１３とゲート配線１１との間に設けられ、ゲート電極が負荷用ＴＦＴ１７を介してゲート側ショートリング１３に接続されたデプレッション型のゲート配線側ＴＦＴ１５を、ゲート配線側のＥＳＤ保護用トランジスタとして用いている。
【００７６】
この構成により、ゲート配線１１やソース配線１２が非表示動作時である場合、ソース配線側ＴＦＴ１６はオン状態となっている。また、ゲート配線側ＴＦＴ１５もオン状態となっている。よって、ソース配線１２及びゲート配線１１は、それぞれ、ソース側ショートリング１４及びゲート側ショートリング１３と導通状態となっており、各配線及びそれらに接続された回路素子は、静電気から保護された状態を実現している。
【００７７】
一方、ゲート配線１１やソース配線１２が表示動作時である場合、非アクティブなゲート配線１１には負電圧が印加されており、アクティブなゲート配線１１には正電圧が印加されている。このとき、ゲート配線１１と導通状態を保持しているゲート側ショートリング１３には、非アクティブで負電圧であるゲート配線１１からの微小リーク電流と、アクティブで正電圧であるゲート配線１１からの微小リーク電流とが流れる。しかし、アクティブなゲート配線は常に１本であり、その他のゲート配線は全て非アクティブであるため、ゲート側ショートリング１３の電圧は、常に非アクティブなゲート配線に印加される負電圧が支配的となっている。これにより、ソース配線側ＴＦＴ１６のゲート電極は、ほぼ上記負電圧となる。また、ソース配線側ＴＦＴ１６のソース電極は０Ｖとなるため、ソース配線側ＴＦＴ１６はオフ状態となる。また、このとき、各ゲート配線とゲート側ショートリング１３との間で微小リーク電流が流れるが、ゲート信号の電圧レベルに影響を及ぼすことはない。
【００７８】
このように、簡単な回路構成で、非表示動作時には、ゲート配線側及びソース配線側のＥＳＤ保護用トランジスタをオン状態とすることができ、また、表示動作時には、回路の切断や後処理を付加せずとも、ソース配線側のＥＳＤ保護用トランジスタをオフ状態にすることができる。よって、非表示動作時には、静電気からアクティブマトリクス基板上の画素回路を保護することができ、表示動作時には、ソース配線から正確な検査電圧または映像信号電圧を画素回路などに供給することが可能となる。  
【００７９】
以上、実施の形態について説明してきたが、本発明に係るアクティブマトリクス基板、表示パネル及びそれらの検査方法は、上述した実施の形態に限定されるものではない。実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るアクティブマトリクス基板または表示パネルを内蔵した各種機器も本発明に含まれる。
【００８０】
例えば、実施の形態では、マトリクス状に配置された発光画素３０を備える表示パネル１として、本発明の一態様を説明したが、当該表示パネルとしてではなく、製造工程途中における、発光画素３０が形成されていないアクティブマトリクス基板も、同様の効果を奏する。
【００８１】
なお、以上述べた実施の形態では、各種ＴＦＴのゲート電極の電圧レベルがＨＩＧＨの場合にオン状態になるｎ型トランジスタとして記述しているが、これらをｐ型トランジスタで形成し、ゲート配線の極性を反転させたアクティブマトリクス基板、表示パネル及びそれらの検査方法でも、上述した実施の形態と同様の効果を奏する。
【００８２】
また、例えば、本発明に係るアクティブマトリクス基板、表示パネル及びそれらの検査方法は、図６に記載されたような薄型フラットＴＶに内蔵される。本発明に係るアクティブマトリクス基板または表示パネルが内蔵されることにより、静電気保護回路の機能を持ちながら、表示動作時には後処理を必要としない薄型フラットＴＶが実現される。
【産業上の利用可能性】
【００８３】
本発明のアクティブマトリクス基板、表示パネル及びそれらの検査方法は、特に、表示階調に応じた画素信号電流により、発光画素の発光強度を制御することで輝度を変動させるアクティブ型の有機ＥＬフラットパネルディスプレイに有用である。
【符号の説明】
【００８４】
１    表示パネル
１１、５０５    ゲート配線
１２、５０４    ソース配線
１３    ゲート側ショートリング
１４    ソース側ショートリング
１５    ゲート配線側ＴＦＴ
１６    ソース配線側ＴＦＴ
１７    負荷用ＴＦＴ
１８    セパレート用ＴＦＴ
１９    検査用端子
３０    発光画素
１１１〜１１ｍ    ゲートドライバ用端子
１２１〜１２ｎ    ソースドライバ用端子
２０１、２０２    接地用端子
５０１    アレイ基板
５０２    対向基板
５０３    表示領域
５０６、５０７    検査用信号電圧入力端子
５０８    ショートリング
５０９    デプレッション型ＴＦＴ
５１０    配線
５１１    ゲート電圧入力端子
５１２    分断ライン
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に配置された複数のゲート配線と、
前記基板上であって、前記複数のゲート配線のそれぞれと直交する方向に配置された複数のソース配線と、
前記基板の周縁領域に配置され、前記複数のゲート配線の短絡先であるゲート配線側短絡線と、
前記基板の周縁領域に配置され、前記複数のソース配線の短絡先であるソース配線側短絡線と、
ソース電極及びドレイン電極の一方が前記複数のゲート配線の一つに持続され、ソース電極及びドレイン電極の他方が前記ゲート配線側短絡線に接続され、ゲート配線ごとに設けられたゲート配線側薄膜トランジスタと、
ソース電極及びドレイン電極の一方が前記複数のソース配線の一つに接続され、ソース電極及びドレイン電極の他方が前記ソース配線側短絡緑に接続され、ソース配線ごとに設けられたソース配線側薄膜トランジスタと、
を含み、
全ての前記ゲート配線側薄膜トランジスタ及び全ての前記ソース配線側薄膜トランジスタは、デプレッション型であって、
全ての前記ソース配線側薄膜トランジスタのゲート電極は、前記ゲート配線側短絡線に接続されている、
アクティブマトリクス基板。
【請求項２】
さらに、全ての前記ソース配線側薄膜トランジスタのゲート電極と、前記ゲート配線側短絡線との間には、ソース電極とゲート電極とが短絡され、前記ゲート配線側短絡線の電位を全ての前記ソース配線側薄膜トランジスタのゲート電極の電位に設定するための負荷用薄膜トランジスタが挿入され、
全ての前記ゲート配線側薄膜トランジスタのゲート電極は、全ての前記ソース配線側薄膜トランジスタのゲート電極と接続されている、
請求項１に記載のアクティブマトリクス基板。
【請求項３】
さらに、ソース電極及びドレイン電極の一方が前記ゲート配線側短絡線に接続され、ソース電極及びドレイン電極の他方が前記ソース配線側短絡線に接続され、ゲート電極が前記ソース配線側薄膜トランジスタのゲート電極に接続され、前記ゲート配線側短絡線の電位を前記ソース配線側短絡線の電位と独立させることが可能なセパレート用薄膜トランジスタを備える、
請求項１に記載のアクティブマトリクス基板。
【請求項４】
前記ゲート配線側短絡線の電位は、
前記複数のゲート配線に走査信号電圧が供給されていない期間には、
前記ソース配線側短絡線と同電位に設定され、
前記複数のゲート配線に走査信号電圧が供給されている期間には、前記走査信号電圧により決定され、前記ソース配線側短絡線とは独立した電位に設定される、
請求項３に記載のアクティブマトリクス基板。
【請求項５】
請求項１〜４のいずれか１項に記載のアクティブマトリクス基板と、前記アクティブマトリクス基板における、前記複数のゲート配線と前記複数のソース配線との交差部に配置された発光画素とを含む、
表示パネル。
【請求項６】
前記発光画素は、有機エレクトロルミネッセンス素子を含む、
請求項５に記載の表示パネル。
【請求項７】
請求項５または６に記載の表示パネルの検査方法であって、  
前記ゲート配線側短絡線から全ての前記ソース配線側薄膜トランジスタのゲート電極に負電圧が印加されることにより、全ての前記ソース配線側薄膜トランジスタを非導通状態にして発光画素の回路動作を試みる画素回路動作ステップと、
前記画素回路動作ステップで試みた回路動作の結果により、発光画素の回路素子を検査する検査ステップとを含む、
表示パネルの検査方法。
【請求項８】
前記ゲート配線側短絡線から全ての前記ソース配線側薄膜トランジスタのゲート電極及び全ての前記ゲート配線側薄膜トランジスタのゲート電極に０または正電圧が印加されることにより、全ての前記ソース配線側薄膜トランジスタ及び全ての前記ゲート配線側薄膜トランジスタを導通状態にして、前記複数のソース配線及び前記複数のゲート配線に接続された発光画素の回路素子を静電気から保護する、
請求項７に記載の表示パネルの検査方法。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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