(57)【要約】  液晶表示装置は、複数のサブ画素に基準電位を供給する基準電位幹線と各々の複数のサブ画素が有するスイッチング素子とが配置された第１基板と、表示信号を供給する表示信号線が配置された第２基板とを備える。第１基板と第２基板との間に複数のサブ画素の各々が有する液晶容量が形成される。複数の輝度領域に対応した複数のサブ画素から構成される画素が、マトリクス状に配置される。行方向に隣接する画素間において、所定の中間調表示を行ったときに、同一の輝度領域に対応する複数のサブ画素同士が、行方向に隣接して配置される。
2011122463.tif 000002
【特許請求の範囲】
【請求項１】
複数のサブ画素に基準電位を供給する基準電位幹線と各々の前記複数のサブ画素が有するスイッチング素子とが配置された第１基板と、
表示信号を供給する表示信号線が配置された第２基板と、
を備え、
前記第１基板と前記第２基板との間に前記複数のサブ画素の各々が有する液晶容量が形成され、
複数の輝度領域に対応した前記複数のサブ画素から構成される画素が、マトリクス状に配置され、
行方向に隣接する前記画素間において、所定の中間調表示を行ったときに、同一の輝度領域に対応する前記複数のサブ画素同士が、行方向に隣接して配置される液晶表示装置。
【請求項２】
前記基準電位幹線は、第１基準電位幹線と、第２基準電位幹線と、を備え、
前記表示信号線を備え、
前記第１基準電位幹線の電位をフレーム毎に切り替えるとともに、前記第２基準電位幹線の電位をフレーム毎に前記第１基準電位幹線とは逆位相に切り替える制御部と、
マトリクスの行方向に配置された走査線と、
を更に備え、
第１のサブ画素の前記液晶容量は、一方が前記表示信号線に接続され、他方が前記スイッチング素子を介して前記第１基準電位幹線に接続され、
前記第１のサブ画素と列方向に隣接する第２のサブ画素の前記液晶容量は、一方が前記表示信号線に接続され、他方が前記スイッチング素子を介して前記第２基準電位幹線に接続され、
前記第１基準電位幹線と前記走査線との間に前記第１のサブ画素が配置され、前記第２基準電位幹線と前記走査線との間に前記第２のサブ画素が配置された第１の画素と、
前記第１基準電位幹線と前記走査線との間に前記第２のサブ画素が配置され、前記第２基準電位幹線と前記走査線との間に前記第１のサブ画素が配置された第２の画素とを備え、
行方向に前記第１のサブ画素と前記第２のサブ画素とが所定のパターンで繰り返して配置される請求項１に記載の液晶表示装置。
【請求項３】
前記第１の画素と前記第２の画素の配置パターンが、画素駆動の極性反転パターンと一致する請求項２に記載の液晶表示装置。
【請求項４】
前記表示信号線は、表示信号を供給する第１表示信号線と、表示信号を供給する第２表示信号線と、を備え、
前記制御部は、前記第１表示信号線の電位の極性を画素１行毎に交互に切り替えるとともに、前記第２表示信号線の電位の極性を前記第１表示信号線とは逆極性に画素１行毎に交互に切り替え、前記第１表示信号線および前記第２表示信号線の電位の極性をフレーム毎に交互に切り替える請求項２に記載の液晶表示装置。
【請求項５】
前記制御部は、前記第１表示信号線の電位の極性をフレーム毎に切り替えるとともに、前記第２表示信号線の電位の極性を前記第１表示信号線の電位の極性とは逆極性にフレーム毎に切り替える請求項２に記載の液晶表示装置。
【請求項６】
前記制御部は、
前記走査線を介して前記第１のサブ画素の前記スイッチング素子と、それに隣接する第３のサブ画素の前記スイッチング素子とをオンに制御するとき、前記第１表示信号線に前記表示信号を供給し、
前記走査線を介して前記第２のサブ画素の前記スイッチング素子と、それに隣接する第４のサブ画素の前記スイッチング素子とをオンに制御するとき、前記第２表示信号線に前記表示信号を供給し、
垂直帰線期間に、前記第１表示信号線と前記第２表示信号線との前記表示信号の電位の極性を切り替える請求項４または請求項５に記載の液晶表示装置。
【請求項７】
第３基準電位幹線、
を更に備え、
前記第２のサブ画素と列方向に隣接する第５のサブ画素の前記液晶容量は、一方が前記第１表示信号線に接続され、他方が前記スイッチング素子を介して前記第３基準電位幹線に接続され、
前記第４のサブ画素と列方向に隣接する第６のサブ画素との前記液晶容量は、一方が前記第２表示信号線に接続され、他方が前記スイッチング素子を介して前記第３基準電位幹線に接続され、
前記制御部は、前記第３基準電位幹線の電位を前記第１基準電位幹線の電位と前記第２基準電位幹線の電位との間の電位に制御する請求項１に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関する。
本願は、２０１０年３月２９日に、日本に出願された特願２０１０−０７５７８３号に基づき優先権を主張し、その内容をここに援用する。
【背景技術】
【０００２】
液晶表示装置は、近年、高画質化が求められ、１ドットを２つのサブ画素に分割し、サブ画素単位で階調をコントロールするマルチ画素手法が用いられている（例えば、特許文献１参照）。マルチ画素手法は、特許文献１の図１３と図１８に示されるように、電気的に等価な２つのサブ画素を用いる。そして、マルチ画素手法は、この２つのサブ画素に接続されている各補助容量Ｃｓの電位を変動させ、各画素に電位差を生じさせることで、階調表現をコントロールする。【０００３】
また、マルチ画素手法では、各画素の極性により輝度の高い画素と低い画素とを制御する。そのため、図１９に示すように、ドット反転駆動による各画素の明暗関係は、輝度の高い画素と輝度の低い画素とが交互に配置される。図１９は、マルチ画素手法における画素の明暗関係を説明する図である。図１９において、点線で囲った領域Ｐ１は、１ピクセルを示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−６２１４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術によるマルチ画素手法では、輝度の高いサブ画素と輝度の低いサブ画素とが交互に配置されている。そのため、例えば、図２０に示すように中間調の文字を表示した場合、文字のエッジがぼやけてしまうという問題点があった。図２０は、マルチ画素手法における中間調の文字を表示した一例を説明する図である。なお、中間調とは、高輝度（明るい）と低輝度（暗い）との中間の輝度（明るさ）表現である。【０００６】
本発明は、上記の問題点に鑑みてなされたものであって、中間調表示でもエッジの滑らかな表示が可能な液晶表示装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
（１）  上記目的を達成するため、本発明の一態様に係る液晶表示装置は、
複数のサブ画素に基準電位を供給する基準電位幹線と各々の前記複数のサブ画素が有するスイッチング素子とが配置された第１基板と、
表示信号を供給する表示信号線が配置された第２基板と、
を備え、
前記第１基板と前記第２基板との間に前記複数のサブ画素の各々が有する液晶容量が形成され、
複数の輝度領域に対応した前記複数のサブ画素から構成される画素が、マトリクス状に配置され、
行方向に隣接する前記画素間において、所定の中間調表示を行ったときに、同一の輝度領域に対応する前記複数のサブ画素同士が、行方向に隣接して配置される。【０００８】
（２）  また、本発明の一態様に係る液晶表示装置において、
前記基準電位幹線は、第１基準電位幹線と、第２基準電位幹線と、を備え、
前記表示信号線を備え、
前記第１基準電位幹線の電位をフレーム毎に切り替えるとともに、前記第２基準電位幹線の電位をフレーム毎に前記第１基準電位幹線とは逆位相に切り替える制御部と、
マトリクスの行方向に配置された走査線と、
を更に備え、
第１のサブ画素の前記液晶容量は、一方が前記表示信号線に接続され、他方が前記スイッチング素子を介して前記第１基準電位幹線に接続され、
前記第１のサブ画素と列方向に隣接する第２のサブ画素の前記液晶容量は、一方が前記表示信号線に接続され、他方が前記スイッチング素子を介して前記第２基準電位幹線に接続され、
前記第１基準電位幹線と前記走査線との間に前記第１のサブ画素が配置され、前記第２基準電位幹線と前記走査線との間に前記第２のサブ画素が配置された第１の画素と、
前記第１基準電位幹線と前記走査線との間に前記第２のサブ画素が配置され、前記第２基準電位幹線と前記走査線との間に前記第１のサブ画素が配置された第２の画素とを備え、
行方向に前記第１のサブ画素と前記第２のサブ画素とが所定のパターンで繰り返して配置されてもよい。【０００９】
（３）  また、本発明の一態様に係る液晶表示装置において、
前記第１の画素と前記第２の画素の配置パターンが、画素駆動の極性反転パターンと一致してもよい。【００１０】
（４）  また、本発明の一態様に係る液晶表示装置において、
前記表示信号線は、表示信号を供給する第１表示信号線と、表示信号を供給する第２表示信号線と、を備え、
前記制御部は、前記第１表示信号線の電位の極性を画素１行毎に交互に切り替えるとともに、前記第２表示信号線の電位の極性を前記第１表示信号線とは逆極性に画素１行毎に交互に切り替え、前記第１表示信号線および前記第２表示信号線の電位の極性をフレーム毎に交互に切り替えてもよい。【００１１】
（５）  また、本発明の一態様に係る液晶表示装置において、
前記制御部は、前記第１表示信号線の電位の極性をフレーム毎に切り替えるとともに、前記第２表示信号線の電位の極性を前記第１表示信号線の電位の極性とは逆極性にフレーム毎に切り替えてもよい。【００１２】
（６）  また、本発明の一態様に係る液晶表示装置において、
前記制御部は、
前記走査線を介して前記第１のサブ画素の前記スイッチング素子と、それに隣接する第３のサブ画素の前記スイッチング素子とをオンに制御するとき、前記第１表示信号線に前記表示信号を供給し、
前記走査線を介して前記第２のサブ画素の前記スイッチング素子と、それに隣接する第４のサブ画素の前記スイッチング素子とをオンに制御するとき、前記第２表示信号線に前記表示信号を供給し、
垂直帰線期間に、前記第１表示信号線と前記第２表示信号線との前記表示信号の電位の極性を切り替えてもよい。【００１３】
（７）  また、本発明の一態様に係る液晶表示装置において、
第３基準電位幹線、
を更に備え、
前記第２のサブ画素と列方向に隣接する第５のサブ画素の前記液晶容量は、一方が前記第１表示信号線に接続され、他方が前記スイッチング素子を介して前記第３基準電位幹線に接続され、
前記第４のサブ画素と列方向に隣接する第６のサブ画素との前記液晶容量は、一方が前記第２表示信号線に接続され、他方が前記スイッチング素子を介して前記第３基準電位幹線に接続され、
前記制御部は、前記第３基準電位幹線の電位を前記第１基準電位幹線の電位と前記第２基準電位幹線の電位との間の電位に制御してもよい。
【発明の効果】
【００１４】
本発明では、複数の輝度領域に対応した複数のサブ画素から構成される画素が、マトリクス状に配置される。そして、行方向に隣接する画素間において、所定の中間調表示を行ったとき、同一の輝度領域に対応するサブ画素同士が、行方向に隣接して配置される。このように構成したので、同じ輝度領域のサブ画素同士の交互配置を解消し、中間調表示でもエッジの滑らかな表示を行うことが可能になる。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態に係る液晶表示装置の一例を示す斜視図である。
【図２】同実施形態に係る液晶表示装置の動作を説明する等価回路図である。
【図３】同実施形態に係る液晶表示装置の他の動作を説明する等価回路図である。
【図４】同実施形態に係るＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。
【図５Ａ】同実施形態に係る第１基板１０上のレイアウトの例を説明する図である。
【図５Ｂ】同実施形態に係る第１基板１０上のレイアウトの他の例を説明する図である。
【図６】同実施形態に係る第１基板１０の断面図の一例を説明する図である。
【図７】第２実施形態に係る液晶表示装置の動作を説明する等価回路図である。
【図８】同実施形態に係る液晶表示装置の他の動作を説明する等価回路図である。
【図９】同実施形態に係るＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。
【図１０】同実施形態に係る第１基板１０上のレイアウトの例を説明する図である。
【図１１】第３実施形態に係る液晶表示装置の一例を示す斜視図である。
【図１２】同実施形態に係る液晶表示装置の動作を説明する等価回路図である。
【図１３】同実施形態に係る液晶表示装置の他の動作を説明する等価回路図である。
【図１４】同実施形態に係るＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。
【図１５】同実施形態に係る第１基板１０上のレイアウトの例を説明する図である。
【図１６】第４実施形態に係る液晶表示装置の動作を説明する等価回路図である。
【図１７】同実施形態に係る液晶表示装置の他の動作を説明する等価回路図である。
【図１８】同実施形態に係る第１基板１０上のレイアウトの例を説明する図である。
【図１９】従来技術によるマルチ画素手法における画素の明暗関係を説明する図である。
【図２０】従来技術によるマルチ画素手法における中間調の文字を表示した一例を説明する図である。
【発明を実施するための形態】
【００１６】
以下、図１〜図１８を用いて本発明の実施形態について詳細に説明する。なお、本発明は、これらの実施形態に限定されず、その技術思想の範囲内で種々の変更が可能である。
【００１７】
［第１実施形態］
図１は、第１実施形態を適用した液晶表示装置の一例を示す斜視図である。図１に示すように、第１実施形態における液晶表示装置は、第１基板１０と、第２基板２０と、制御部１２とを備える。第１基板１０と第２基板２０との間に液晶が封入されている。また、第１基板１０は、複数のＴＦＴ（薄膜トランジスタ）によるスイッチング素子２と、複数の基準電位幹線４と、複数の走査線（ゲートバスライン）５と、表示電極１１とを備えている。さらに、第２基板２０は、透明電極１３を備えている。透明電極１３は、それぞれ表示信号線（データバスライン）３に接続されている。このように、第１基板１０には、スイッチング素子２、基準電位幹線４、走査線５、および、表示電極１１が形成されている。第１基板１０に対向する第２基板２０には、表示信号線３に接続されたストライプ状の透明電極１３が形成されて対向マトリクスを構成している。
【００１８】
図２と図３は、第１実施形態における液晶表示装置の動作を説明する等価回路図である。図２と図３では、符号Ｒ１〜Ｒ４で示すように、液晶表示装置が、行方向に１〜４行目のサブ画素を含む場合を示している。また、図２と図３では、符号Ｃ１〜Ｃ３で示すように、液晶表示装置が、列方向に１〜３行目のサブ画素を含む場合を示している。
また、図２と図３は、１フレームごとの状態を表している。図２に示すように、第１実施形態における液晶表示装置は、画素１０１〜１０６を備える。各画素１０１〜１０６は、さらに２つのサブ画素を備える。そして、画素１０１と画素１０２は行方向に隣接して配置されている。画素１０１は、列方向に対して、サブ画素（第１のサブ画素）１１１、サブ画素（第２のサブ画素）１１２の順に配置されている。画素１０２は、列方向に対して、サブ画素（第３のサブ画素）１１３、サブ画素（第４のサブ画素）１１４の順に配置されている。また、行方向に隣接して配置されている画素１０４と画素１０５とが、第２基準電位幹線４−２に対して画素１０１および画素１０２と線対称に配置されている。そして、画素１０４は、列方向に対して、サブ画素（第１のサブ画素）１１６、サブ画素（第２のサブ画素）１１５の順に配置されている。画素１０５は、列方向に対して、サブ画素（第３のサブ画素）１１８、サブ画素（第４のサブ画素）１１７の順に配置されている。
さらに、各サブ画素は、液晶容量（各サブ画素に対応した液晶による容量、以下、液晶容量という）１とスイッチング素子２と表示電極１１とを備えている。例えば、サブ画素１１１は、液晶容量１−１とスイッチング素子２−１とを備えている。サブ画素１１２は、液晶容量１−２とスイッチング素子２−２とを備えている。なお、１フレームは、例えば、６０Ｈｚ駆動の液晶表示装置であれば、１／６０秒である。
【００１９】
まず、画素１０１のサブ画素１１１とサブ画素１１２との構成を説明する。スイッチング素子２−１とスイッチング素子２−２のゲート端子は、共通の走査線５−１に接続されている。スイッチング素子２−１のソース端子は、第１基準電位幹線４−１に接続されている。スイッチング素子２−１のドレイン端子は、表示電極１１を介して液晶容量１−１の一方（ｎｏｄｅ  １）に接続されている。液晶容量１−１の他方は、透明電極１３を介して表示信号線（第１表示信号線）３−１に接続されている。また、スイッチング素子２−２のソース端子は、第２基準電位幹線４−２に接続されている。スイッチング素子２−２のドレイン端子は、液晶容量１−２の一方（ｎｏｄｅ  ２）に接続されている。液晶容量１−２の他方は、透明電極１３を介して表示信号線３−１に接続されている。
次に、画素１０２のサブ画素１１３とサブ画素１１４との構成を説明する。スイッチング素子２−３とスイッチング素子２−４のゲート端子は、共通の走査線５−１に接続されている。スイッチング素子２−３のソース端子は、第２基準電位幹線４−２に接続されている。スイッチング素子２−３のドレイン端子は、液晶容量１−３の一方に接続されている。液晶容量１−３の他方は、透明電極１３を介して表示信号線（第２表示信号線）３−２に接続されている。また、スイッチング素子２−４のソース端子は、第１基準電位幹線４−１に接続されている。スイッチング素子２−４のドレイン端子は、液晶容量１−４の一方に接続されている。液晶容量１−４の他方は、透明電極１３を介して表示信号線３−２に接続されている。
【００２０】
次に、液晶表示装置の動作を、図２と図４とを用いて説明する。第１実施形態は、制御部１２が表示信号線３−１〜３−３の電位の極性をドット（画素）毎に切り替えて制御するドット反転駆動の例である。図４は、第１実施形態におけるＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。まず、Ｌフレーム（Ｌは１以上の自然数）時、画素１０１のサブ画素１１１とサブ画素１１２の動作について説明する。
なお、図４では、Ｌフレームが、第１フレーム（１ｓｔ−ｆｒａｍｅ）Ｆ１である場合を示しており、Ｌ＋１フレームが、第２フレーム（２ｎｄ−ｆｒａｍｅ）Ｆ２である場合を示している。
【００２１】
図４において、横軸は時間を示しており、縦軸は電位を示している。図４の波形１は、走査線５−１の電位の時間変化を示している。図４の波形２は、走査線５−２の電位の時間変化を示している。図４の波形３は、第１基準電位幹線４−１の電位の時間変化を示している。図４の波形４は、第２基準電位幹線４−２の電位の時間変化を示している。図４の波形５は、表示信号線３−１の電位の時間変化を示している。図４の波形６は、表示信号線３−２の電位の時間変化を示している。図４の波形７は、表示信号線３−３の電位の時間変化を示している。図４の波形８は、ノード１（ｎｏｄｅ  １）の電位の時間変化を示している。図４の波形９は、ノード２（ｎｏｄｅ  ２）の電位の時間変化を示している。図４の波形１０は、表示信号線３−１とノード１間の電位（第１サブ画素の液晶素子への印加電圧）の時間変化を示している。図４の波形１１は、表示信号線３−１とノード２間の電位（第２サブ画素の液晶素子への印加電圧）の時間変化を示している。
【００２２】
制御部１２は、第１基準電位幹線４−１を＋１Ｖに制御し（図４の波形１：時刻ｔ０ａ）、第２基準電位幹線４−２を０Ｖに制御する（図４の波形２：時刻ｔ０ａ）。次に、制御部１２は、走査線５−１を時刻ｔ０ａ〜ｔ１ａの期間、Ｈレベルに制御し（図４の波形１）、スイッチング素子２−１とスイッチング素子２−２とをオン状態にする。なお、走査線５−１の出力がＨになる期間は、液晶表示装置で用いるゲートデータバス３の総数に応じて設定される。走査線５−１の出力がＨになる期間は、例えば、Ｆｕｌｌ−ＨＤ対応の液晶表示装置においては、１／（６０×１０８０）（秒）に相当する。さらに、制御部１２は、表示信号線３−１の電位の極性を、ドット（画素）毎に交互に切り替える（図４の波形５）。すなわち、制御部１２は、画素１行目には、例えば、電位＋５Ｖ〜＋２Ｖの信号を供給し、画素２行目には、電位−４Ｖ〜−１Ｖの信号を供給する。以下、各画素の動作を、表示信号線３−１と表示信号線３−３に、それぞれ最大電位の信号が供給された場合について説明する（図４の波形５及び波形７）。
なお、一例として、第１基板１０の下に非図示のバックライトが配置された透過型の液晶表示装置の場合、制御部１２により、各サブ画素の光透過率を制御することで輝度（階調表現）が制御される。あるいは、反射型の液晶表示装置の場合、制御部１２により、各サブ画素の光反射率を制御することで、輝度（階調表現）が制御される。
【００２３】
時刻ｔ０ａ〜ｔ１ａの期間、スイッチング素子２−１がオンになる。この結果、液晶容量１−１には、表示信号線３−１の＋５Ｖと第１基準電位幹線４−１の＋１Ｖとの電位差＝＋４Ｖが発生する。そして、スイッチング素子２−１がオフになった時刻ｔ１ａ以降、液晶容量１−１により、この電位差＋４Ｖが次のフレームＬ＋１まで保持される。
また、時刻ｔ０ａ〜ｔ１ａの期間、スイッチング素子２−２がオンし、液晶容量１−２には、表示信号線３−１の＋５Ｖと第２基準電位幹線４−２の０Ｖとの電位差＝＋５Ｖが発生する。そして、スイッチング素子２−２がオフになった時刻ｔ１ａ以降、液晶容量１−２により、この電位差＋５Ｖが次のフレームＬ＋１まで保持される。
なお、図２において、「↑（上向きの矢印）」と「↓（下向きの矢印）」とは、電位差の発生方向を表す。例えば、液晶容量１−１において、スイッチング素子２−１に接続されている端子を基準にしたとき、表示信号線３−１に発生する電位が正であることを表している。
この結果、サブ画素１１１の液晶容量１−１に電位差＝＋４Ｖが発生し、サブ画素１１２の液晶容量１−２に電位差＝＋５Ｖが発生する。そのため、電位差の大きなサブ画素１１２の方が、サブ画素１１１より輝度が高く表示される。このため、サブ画素１１１は暗く表示され、サブ画素１１２は明るく表示される。
【００２４】
次に、Ｌフレーム時、画素１０２のサブ画素１１３とサブ画素１１４の動作について説明する。
制御部１２は、走査線５−１を時刻ｔ０ａ〜ｔ１ａの期間、Ｈレベルに制御し（図４の波形１）、スイッチング素子２−３とスイッチング素子２−４とをオン状態にする。また、制御部１２は、表示信号線３−２の電位の極性を、ドット毎に交互に切り替える（図４の波形６）。すなわち、制御部１２は、画素１行目には、電位−４Ｖ〜−１Ｖの信号を供給し、画素２行目には、電位＋５Ｖ〜＋２Ｖの信号を供給する。以下、各画素の動作を、表示信号線３−２に最大電位を印加した場合について説明する。
従って、液晶容量１−３には、表示信号線３−２の−４Ｖと、第２基準電位幹線４−２の０Ｖとの電位差＝−４Ｖが発生する。スイッチング素子２−３がオフになった時刻ｔ１ａ以降、液晶容量１−３により、この電位差−４Ｖが次のフレームＬ＋１まで保持される。
同様に、液晶容量１−４には、表示信号線３−２の−４Ｖと、第１基準電位幹線４−１の＋１Ｖとの電位差＝＋５Ｖが発生する。スイッチング素子２−３がオフになった時刻ｔ１ａ以降、液晶容量１−４により、この電位差−５Ｖが次のフレームＬ＋１まで保持される。
この結果、サブ画素１１３の液晶容量１−３に電位差＝−４Ｖが発生し、サブ画素１１４の液晶容量１−４に電位差＝−５Ｖが発生する。このため、電位差の大きなサブ画素１１４の方が、サブ画素１１３より輝度が高く表示される。このため、サブ画素１１３は暗く表示され、サブ画素１１４は明るく表示される。
【００２５】
画素１０３は、画素１０１と同様の構成である。また、表示信号線３−３に印加される電位も、表示信号線３−１と同じある。そのため、画素１０３は、画素１０１と同様の動作をする。
画素１０４〜１０６は、第２基準電位幹線４−２と、第１基準電位幹線４−１と、走査線５−２と、表示信号線３−１〜３−２とに接続されている。
また、画素１０１〜１０３との動作の違いは、制御部１２が、走査線５−２に時刻ｔ１ａ〜ｔ２ａの期間、各スイッチング素子２をオン状態に制御する点である（図４の波形２）。また、制御部１２は、各表示信号線３−１〜３−２の電位を、ドット毎に切り替える。そのため、画素１０４に対する表示信号線３−１は、−４Ｖが供給される（図４の波形５）。また、画素１０５に対する表示信号線３−２は、＋５Ｖが供給される（図４の波形６）。また、画素１０５に対する表示信号線３−３は、−４Ｖが供給される（図４の波形７）。
従って、画素１０４のサブ画素１１５の液晶容量１−５には、表示信号線３−１の−４Ｖと、第２基準電位幹線４−２の０Ｖとの電位差＝−４Ｖが発生する。また、サブ画素１１６の液晶容量１−６には、表示信号線３−１の−４Ｖと、第１基準電位幹線４−１の＋１Ｖとの電位差＝−５Ｖが発生する。また、画素１０５のサブ画素１１７の液晶容量１−７には、表示信号線３−２の＋５Ｖと、第１基準電位幹線４−１の＋１Ｖとの電位差＝＋４Ｖが発生する。また、サブ画素１１８の液晶容量１−８には、表示信号線３−２の＋５Ｖと第２基準電位幹線４−２の０Ｖとの電位差＝＋５Ｖが発生する。画素１０６は、画素１０４と同じ構成のため、画素１０４と同じ動作をする。
【００２６】
この結果、各画素１０１〜１０６の各サブ画素の各液晶容量１の電位差は、図２に示すようになる。つまり、Ｌフレーム時、１行目（符号Ｒ１）は輝度領域の暗い画素が行方向に並び、２行目（符号Ｒ２）は輝度領域の明るい画素が並び、３行目（符号Ｒ３）は輝度領域の暗い画素が行方向に並び、４行目（符号Ｒ４）は輝度領域の明るい画素が並んで表示される。従来のマルチ画素手法を用いた液晶表示装置では、異なる輝度領域のサブ画素同士が隣接して行方向に配置されていた。しかし、第１実施形態では、図２に示すように、同じ輝度同士のサブ画素同士が隣接して行方向に配置されている。
【００２７】
次に、Ｌ＋１フレームの動作について図３と図４を用いて説明する。図４において、時刻ｔ０ｂ以降が、Ｌ＋１フレーム（第２フレームＦ２）のタイミングチャートである。図３のＬフレーム時との違いは、制御部１２が、垂直帰線期間、表示信号線３−１〜３−３の電位の極性を、Ｌフレーム時とは逆極性に切り替える点である。すなわち、制御部１２は、画素１行目には、表示信号線３−１から電位−４Ｖの信号を供給し、表示信号線３−２から電位＋５Ｖの信号を供給するように制御する。また、制御部１２は、表示信号線３−１〜３−３の電位の極性をドット毎に交互に切り替える。すなわち、制御部１２は、表示信号線３−１について、画素１行目には、最大電位＋５Ｖ〜最小電位＋２Ｖの信号を供給し、画素２行目には、最大電位−４Ｖ〜最小電位−１Ｖの信号を供給するように制御する。以下、各画素の動作について、表示信号線３−１〜３−３に最大電位を印加した場合について説明する。さらに、制御回路１２は、時刻ｔ０ｂにおいて、第１基準電位幹線４−１の電位を＋１Ｖから０Ｖに切り替え（図４の波形３）、第２基準電位幹線４−２の電位を０Ｖから＋１Ｖに切り替える（図４の波形４）。
画素１０１のサブ画素１１１の液晶容量１−１には、表示信号線３−１の−４Ｖと、第１基準電位幹線４−１の０Ｖとの電位差＝−４Ｖが発生する。同様に、サブ画素１１２の液晶容量１−２には、表示信号線３−１の−４Ｖと、第２基準電位幹線４−２の＋１Ｖとの電位差＝−５Ｖが発生する。この結果、電位差の大きなサブ画素１１２の方が、サブ画素１１１より輝度が高く表示され、サブ画素１１１は暗く、サブ画素１１２は明るく表示される。画素１０３は、画素１０１と同様の構成のため、画素１０１と同様の動作を行う。
【００２８】
さらに、画素１０２のサブ画素１１３の液晶容量１−３には、表示信号線３−２の＋５Ｖと、第２基準電位幹線４−２の＋１Ｖとの電位差＝＋４Ｖが発生する。同様に、サブ画素１１４の液晶容量１−４には、表示信号線３−２の＋５Ｖと、第１基準電位幹線４−１の０Ｖとの電位差＝＋５Ｖが発生する。この結果、電位差の大きなサブ画素１１４の方が、サブ画素１１３より輝度が高く表示され、サブ画素１１３は暗く、サブ画素１１４は明るく表示される。
さらに、画素１０４のサブ画素１１５の液晶容量１−５には、表示信号線３−１の＋５Ｖと、第２基準電位幹線４−２の＋１Ｖとの電位差＝＋４Ｖが発生する。また、サブ画素１１６の液晶容量１−６には、表示信号線３−１の＋５Ｖと第１基準電位幹線４−１の０Ｖとの電位差＝＋５Ｖが発生する。また、画素１０５のサブ画素１１７の液晶容量１−７には、表示信号線３−２の−４Ｖと、第１基準電位幹線４−１の０Ｖとの電位差＝−４Ｖが発生する。また、サブ画素１１８の液晶容量１−８には、表示信号線３−２の−４Ｖと、第２基準電位幹線４−２の＋１Ｖとの電位差＝−５Ｖが発生する。画素１０６は、画素１０４と同じ構成のため、画素１０４と同じ動作をする。
【００２９】
以上のように、Ｌ＋１フレーム時においても、図２のＬフレームと同様となる。つまり、１行目（図３の符号Ｒ１）は輝度領域の暗い画素が行方向に並び、２行目は輝度領域の明るい画素が並び（図３の符号Ｒ２）、３行目は輝度領域の暗い画素が行方向に並び（図３の符号Ｒ３）、４行目は輝度領域の明るい画素が並んで表示される（図３の符号Ｒ４）。このように同じ輝度領域のサブ画素同士が隣接して行方向に配置されるようにしても、各サブ画素の明暗配置は、フレーム毎に変化していない。そのため、エッジを際立たせたような画像においても滑らかな表示を行うことができる。
【００３０】
図５Ａ及び図５Ｂは、第１実施形態における第１基板１０上のレイアウトの例を説明する図である。
図５Ａは、サブ画素ごとに各基準電位幹線に接続してレイアウトした例である。図５Ｂは、２つの画素をまとめて各基準電位幹線に接続してレイアウトした例である。図５Ｂの方が図５Ａより、配線パターンの本数が少ないため開口率を高くできる。
表示信号線３−１〜３−３が接続されている透明電極１３は、対向する第２基板２０上にある。そのため、図５Ａと図５Ｂ、図６において、第１基板１０上には、基準電位幹線４−１〜４−２と走査線５―１〜５−２、スイッチング素子２、及び表示電極１１とが形成されている。
図５Ａと図５Ｂにおいて、各サブ画素（スイッチング素子２、表示電極１１）２０１−１〜２０１−４は、各接続部２０２−１〜２０２−４、２０３−１〜２０３−４を介して、各基準電位幹線４−１〜４−２に接続されている。従来の対向マトリクス構成を用いないマルチ画素駆動手法（ＭＰＤ；Ｍｕｌｔｉ  Ｐｉｘｅｌ  Ｄｒｉｖｅ）において、仮に同じ輝度のサブ画素同士を行方向に配置した場合、同じ第１基板１０上に表示信号線３も形成されているためパターンレイアウトが複雑になる。そのため、ゲートバスライン同士が積層され、層間短絡が発生しやすくなり、歩留まりが悪くなってしまう。
一方、第１実施形態によれば、同じ輝度領域のサブ画素を行方向に配置しても、各サブ画素と各基準電位幹線を接続するパターン長さが、各サブ画素において同等である。そのため開口率が低下せず、従来の複数画素を有するマルチ画素手法（ＭＰＤ）と同等にレイアウトを行うことができ、さらに層間短絡の発生頻度は大幅に減少する。さらに、図６に示すように、スイッチング素子（ＴＦＴ部）の積層部は残るが、ゲートバスライン積層部と異なりＴＦＴ部は不具合時に切り離すリペアが容易なので、最終的な歩留りでも優位である。
【００３１】
図６は、本実施形態における第１基板１０の断面図の一例を説明する図である。
図６に示すように、第１基板１０の一部領域上には、ゲート電極１４が形成されている。第１基板１０とゲート電極１４とを覆って、ゲート絶縁膜１５が形成されている。ゲート絶縁膜１５の一部領域上には、ａ−Ｓｉからなる接続部２０２−２が形成されている。接続部２０２−２の一部領域には、ｎ＋ａ−Ｓｉからなる接続部１６及び１７が形成されている。接続部１６上には、第１基準電位幹線４−１が形成されている。ゲート絶縁膜１５、接続部２０２−２、接続部１６、第１基準電位幹線４−１を覆って、保護膜１８が形成されている。保護膜１８の一部領域上には、接続部１７に接続するように、表示電極１１が形成されている。
なお、図６において、第１基準電位幹線４−１は、ソース電極、基準信号線としても機能する。また、図６において、表示電極１１は、ドレイン電極、画素電極としても機能する。
【００３２】
なお、図５Ａと図５Ｂにおいて、記号「＋」は、Ｌフレームにおいて表示信号線３−１〜３−２からプラスの電位が印加されることを表している。また、記号「−」は、Ｌフレームにおいて表示信号線３−１〜３−３からマイナスの電位が印加されることを表している。図２、図５Ａ及び図５Ｂに示すように、サブ画素１１１（２０１−１）が第１基準電位幹線４−１に接続され、サブ画素１１２（２０１−２）が第２基準電位幹線４−２に接続されている配置をＡとする。また、サブ画素１１３（２０１−３）が第２基準電位幹線４−２に接続され、サブ画素１１４（２０１−４）が第１基準電位幹線４−１に接続されている配置をＢとする。この場合、ＡＢＡＢ・・・のように所定のパターンで繰り返して配置されている。
【００３３】
以上のように、第１実施形態では、表示信号線３−１〜３−３を第２基板２０に配置し、走査線５−１〜５−２と各基準電位幹線４−１〜４−２と各サブ画素に接続されている表示電極１１と各電極に接続されているスイッチング素子２とを第１基板１０に配置する対向マトリクス構成とする。また、サブ画素１１１の液晶容量１−１に接続されているスイッチング素子２−１のソース端子とサブ画素１１４の液晶容量１−４に接続されているスイッチング素子２−４のソース端子とを第１基準電位幹線４−１に接続する。また、サブ画素１１２の液晶容量１−２に接続されているスイッチング素子２−２のソース端子とサブ画素１１３の液晶容量１−３に接続されているスイッチング素子２−３のソース端子とを第２基準電位幹線４−２に接続する。さらに、制御部１２が各表示信号線３−１〜３−３の電位の極性をドット毎に切り替える。さらに各表示信号線３−１〜３−３の電位の極性をフレーム毎に切り替え、各基準電位幹線４−１〜４−２の電位をフレーム毎に切り替えるようにする。これにより、輝度の異なるサブ画素の交互配置を解消した配置の液晶表示装置を実現することができ、中間調表示においても滑らかな表示が可能になる。
【００３４】
また、従来提案されている対向マトリクス構成は、補助容量が構成上できないため、従来技術によるマルチ画素化が困難であり、実現する手法も開示されていなかった。本実施形態を適用することで、対向マトリクス構成によるマルチ画素構成を、補助容量を形成せずに、表示信号線３−１〜３−３の電位の極性をドット毎に切り替え、各表示信号線３−１〜３−３の電位の極性をフレーム毎に切り替え、第１基準電位幹線４−１の電位と第２基準電位幹線４−２の電位とをフレーム毎に切り替える。この結果、表示信号線と走査線とが積層していないため、対向マトリクス構成以外の１層構成の液晶表示装置と比べ、層間の短絡欠陥が発生せず歩留まりが良い。
【００３５】
［第２実施形態］
図７と図８とは、第２実施形態に係る液晶表示装置の動作を説明する等価回路図である。
また、図７と図８とは、１フレームごとの状態を表している。図９は、第２実施形態におけるＬフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。第１実施形態との差異は、画素３０４〜３０６と、表示信号線３−１〜３−３の電位である。
表示信号線３−１〜３−３の電位は、第１実施形態では、ドット毎に切り替える信号を用いた。しかし、第２実施形態では、フレーム毎に１つの表示信号線間隔で固定された極性とする。すなわち、第２実施形態は、表示信号線３−１〜３−３に印加する電位を、フレーム線毎に極性を切り替えて制御するフレーム反転駆動の例である。
図７に示すように画素１０１と画素１０２は、行方向に隣接して配置されている。画素１０１は、列方向に対して、サブ画素（第１のサブ画素）１１１、サブ画素（第２のサブ画素）１１２の順に配置されている。画素１０２は、列方向に対して、サブ画素（第３のサブ画素）１１３、サブ画素（第４のサブ画素）１１４の順に配置されている。また、行方向に隣接して配置されている画素３０４と画素３０５が、第２基準電位幹線４−２のＡ点に関して、画素１０１および画素１０２と点対称に配置されている。そして、画素３０５は、列方向に対して、サブ画素（第１のサブ画素）３１４、サブ画素（第２のサブ画素）３１３の順に配置されている。画素３０４は、列方向に対して、サブ画素（第３のサブ画素）３１２、サブ画素（第４のサブ画素）３１１の順に配置されている。
【００３６】
図９において、横軸は時間を示しており、縦軸は電位を示している。図９の波形１は、走査線５−１の電位の時間変化を示している。図９の波形２は、走査線５−２の電位の時間変化を示している。図９の波形３は、第１基準電位幹線４−１の電位の時間変化を示している。図９の波形４は、第２基準電位幹線４−２の電位の時間変化を示している。図９の波形５は、表示信号線３−１の電位の時間変化を示している。図９の波形６は、表示信号線３−２の電位の時間変化を示している。図９の波形７は、表示信号線３−３の電位の時間変化を示している。図９の波形８は、ノード１（ｎｏｄｅ  １）の電位の時間変化を示している。図９の波形９は、ノード２（ｎｏｄｅ  ２）の電位の時間変化を示している。図９の波形１０は、表示信号線３−１とノード１間の電位（第１サブ画素の液晶素子への印加電圧）の時間変化を示している。図９の波形１１は、表示信号線３−１とノード２間の電位（第２サブ画素の液晶素子への印加電圧）の時間変化を示している。
【００３７】
まず、Ｌフレーム（図９の第１フレームＦ１）時の動作を説明する。第１基準電位幹線４−１には＋１Ｖが印加される（図９の波形３：時刻ｔ０ａ）。第２基準電位幹線４−２には０Ｖが印加される（図９の波形４：時刻ｔ０ａ）。表示信号線３−１と表示信号線３−３とには、電位−４Ｖ〜＋５Ｖの信号が供給される（図９の波形５及び波形７：時刻ｔ０ａ）。表示信号線３−２には、電位＋５Ｖ〜−４Ｖの信号が供給される（図９の波形６：時刻ｔ０ａ）。以下、各画素の動作について、表示信号線３−１〜３−３に最大電位の信号が供給された場合について説明する。このため、画素１０１〜１０３の各サブ画素の動作、及び、各画素に対応した液晶容量１の電位差は、第１実施形態と同じであるため説明は省略する。
次に、画素３０４〜３０６の動作を説明する。画素３０４〜３０６の各サブ画素にかかる表示信号線３−１〜３−３の電位は、画素１０１〜１０３と同じ電位が供給されている（図９の波形５〜７：時刻ｔ１ａ）。このため、画素３０４のサブ画素３１１の液晶容量１−５には、表示信号線３−１の＋５Ｖと、第１基準電位幹線４−１の＋１Ｖとの電位差＝＋４Ｖが発生する。同様に、サブ画素３１２の液晶容量１−６には、表示信号線３−１の＋５Ｖと、第２基準電位幹線４−２の０Ｖとの電位差＝＋５Ｖが発生する。この結果、電位差の大きなサブ画素３１２の方が、サブ画素３１１より輝度が高く表示され、サブ画素３１１は暗く、サブ画素３１２は明るく表示される。画素３０６は、画素３０４と同じ構成のため、画素３０４と同じ動作をする。
【００３８】
さらに、画素３０５のサブ画素３１３の液晶容量１−７には、表示信号線３−２の−４Ｖと、第２基準電位幹線４−２の０Ｖとの電位差＝−４Ｖが発生する。同様に、サブ画素３１４の液晶容量１−８には、表示信号線３−２の−４Ｖと、第１基準電位幹線４−１の＋１Ｖとの電位差＝−５Ｖが発生する。この結果、電位差の大きなサブ画素３１４の方が、サブ画素３１３より輝度が高く表示され、サブ画素３１３は暗く、サブ画素３１４は明るく表示される。
【００３９】
次に、Ｌ＋１フレーム（図９の第２フレームＦ２）時の動作を説明する。制御部１２は、垂直帰線期間、表示信号線３−１と表示信号線３−３の電位の極性をＬフレーム（図９の第１フレームＦ１）時とは逆極性に切り替える（図９の波形５及び波形７：時刻ｔ０ｂ）。さらに、制御部１２は、第１基準電位幹線４−１の電位を＋１Ｖから０Ｖに切り替え（図９の波形３：時刻ｔ０ｂ）、第２基準電位幹線４−２の電位を０Ｖから＋１Ｖに切り替える（図９の波形４：時刻ｔ０ｂ）。この結果、第１基準電位幹線４−１には０Ｖが印加され（図９の波形３：時刻ｔ０ｂ）、第２基準電位幹線４−２には＋１Ｖが印加される（図９の波形４：時刻ｔ０ｂ）。また、表示信号線３−１と表示信号線３−３とには、電位＋５Ｖ〜−４Ｖの信号が供給される（図９の波形４：時刻ｔ０ｂ）また、表示信号線３−２には、電位−４Ｖ〜＋５Ｖの信号が供給される（図９の波形６：時刻ｔ０ｂ）。以下、各画素の動作について、表示信号線３−１〜３−３に最大電位の信号が供給されている場合について説明する。このため、画素１０１〜１０３の各サブ画素の動作、及び、各画素に対応した液晶容量１の電位差は、第１実施形態と同じであるため説明は省略する。
次に、画素３０４〜３０６の動作を説明する。画素３０４〜３０６の各サブ画素にかかるデータライン３−１〜３−３の電位は、画素１０１〜１０３と同じ電位が印加されている（図９の波形５〜７：時刻ｔ１ｂ）。このため、画素３０４のサブ画素３１１の液晶容量１−５には、表示信号線３−１の−４Ｖと、第１基準電位幹線４−１の０Ｖとの電位差＝−４Ｖが発生する。同様に、サブ画素３１２の液晶容量１−６には、表示信号線３−１の−４Ｖと、第２基準電位幹線４−２の＋１Ｖとの電位差＝−５Ｖが発生する。この結果、電位差の大きなサブ画素３１２の方が、サブ画素３１１より輝度が高く表示され、サブ画素３１１は暗く、サブ画素３１２は明るく表示される。画素３０６は、画素３０４と同じ構成のため、画素３０４と同じ動作をする。
【００４０】
さらに、画素３０５のサブ画素３１３の液晶容量１−７には、表示信号線３−２の＋５Ｖと、第２基準電位幹線４−２の＋１Ｖとの電位差＝＋４Ｖが発生する。同様に、サブ画素３１４の液晶容量１−８には、表示信号線３−２の＋５Ｖと、第１基準電位幹線４−１の０Ｖとの電位差＝＋５Ｖが発生する。この結果、電位差の大きなサブ画素３１４の方が、サブ画素３１３より輝度が高く表示され、サブ画素３１３は暗く、サブ画素３１４は明るく表示される。
従って、図７および図８に示すように、マトリクスの１行目と３行目には、すべて輝度の暗いサブ画素が並び、マトリクスの２行目と４行目には、すべて輝度の明るい画素が並び表示される。第１実施形態と同様に、このように同じ輝度領域のサブ画素同士が隣接して行方向に配置されるようにしても、各サブ画素の明暗配置は、フレーム毎に変化していない。そのため、エッジを際立たせたような画像においても、適切な表示を行うことができる。
【００４１】
図１０は、第２実施形態における第１基板１０上のレイアウトの例を説明する図である。図１０において、各サブ画素（スイッチング素子２、表示電極１１）２０１−１〜２０１−４は、各接続部２０３−１〜２０３−３を介して、各基準電位幹線に接続されている。図５Ａと図５Ｂと同様に、表示信号線３−１〜３−３が接続されている透明電極１３は、対向する第２基板２０上にある。そのため、第１基板１０上には、基準電位幹線４−１〜４−３と走査線５―１〜５−２、スイッチング素子２、及び表示電極１１とが形成されている。
このように、第２実施形態においても、同じ輝度領域のサブ画素を行方向に配置しても、各サブ画素と各基準電位幹線を接続するパターン長さが、各サブ画素において同等である。そのため開口率が低下せず、従来の複数画素を有するマルチ画素手法（ＭＰＤ）と同等にレイアウトを行うことができる。
なお、図１０において、記号「＋」は、Ｌフレームにおいて表示信号線３からプラスの電位が印加されることを表す。また、記号「−」は、Ｌフレームにおいて表示信号線３からマイナスの電位が印加されることを表す。
また、図１０は、サブ画素ごとに各基準電位幹線に接続してレイアウトした例を説明したが、図５Ｂと同様に、２つの隣接するサブ画素をまとめて各基準電位幹線に配線を接続することも可能である。この場合、さらに開口率を改善できる。
【００４２】
以上のように、第２実施形態では、対向マトリクス構成とする。また、サブ画素１１１の液晶容量１−１に接続されているスイッチング素子２−１のソース端子とサブ画素１１４の液晶容量１−４に接続されているスイッチング素子２−４のソース端子とを第１基準電位幹線４−１に接続する。また、サブ画素１１２の液晶容量１−２に接続されているスイッチング素子２−２のソース端子とサブ画素１１３の液晶容量１−３に接続されているスイッチング素子２−３のソース端子とを第２基準電位幹線４−２に接続する。さらに制御部１２が、各表示信号線３−１〜３−３と各基準電位幹線４−１〜４−２との電位の極性を、フレーム毎に切り替える。そのため、輝度の異なるサブ画素の交互配置を解消した配置の液晶表示装置を実現することにより、中間調表示においても滑らかな表示が可能になる。
【００４３】
［第３実施形態］
第３実施形態について、図１１〜図１５を用いて説明する。
図１１は、第３実施形態における液晶表示装置の一例を示す斜視図である。第１実施形態と同様に、液晶表示装置は、第１基板１０と、第２基板２０と、制御部１２とを備えている。また、第１基板１０は、ＴＦＴ（薄膜トランジスタ）による複数のスイッチング素子２と、複数の基準電位幹線４と、複数の走査線５と、複数の表示電極１１とを備えている。
さらに、第２基板２０は、複数の表示信号線３を備えている。第１実施形態との違いは、液晶表示装置は、１画素を３つのサブ画素に分割して構成されている点である。また、第３実施形態では、ライン反転駆動の例を説明する。
【００４４】
図１２と図１３は、第３実施形態に係る液晶表示装置の動作を説明する等価回路図である。また、図１４と図１５は、１フレームごとの状態を表している。図１４は、Ｌフレーム時とＬ＋１フレーム時の液晶表示装置のタイミングチャートである。
図１２に示すように、第３実施形態における液晶表示装置は、画素４０１〜４０６を備える。各画素は、さらに３つのサブ画素を備えている。そして、画素４０１と画素４０２は、行方向に隣接して配置されている。画素４０１は、列方向に対して、サブ画素（第１のサブ画素）４１１、サブ画素（第２のサブ画素）４１２、サブ画素（第５のサブ画素）４１３の順に配置されている。画素４０２は、列方向に対して、サブ画素（第３のサブ画素）４２１、サブ画素（第４のサブ画素）４２２、サブ画素（第６のサブ画素）４２３の順に配置されている。また、行方向に隣接して配置されている画素４０４と画素４０５は、第３基準電位幹線４−１３に関して、画素４０１および画素４０２と線対称に配置されている。そして、画素４０４は、列方向に対して、サブ画素（第１のサブ画素）４４３、サブ画素（第２のサブ画素）４４２、サブ画素（第５のサブ画素）４４１の順に配置されている。画素４０５は、列方向に対して、サブ画素（第３のサブ画素）４５３、サブ画素（第４のサブ画素）４５２、サブ画素（第６のサブ画素）４５１の順に配置されている。
さらに、各サブ画素は、各画素に対応した液晶容量１と各スイッチング素子２と表示電極１１とを備えている。一例として、サブ画素４１１は、液晶容量１−４１１とスイッチング素子２−４１１とを備えている。サブ画素４１２は、液晶容量１−４１２とスイッチング素子２−４１２とを備えている。サブ画素４１３は、液晶容量１−４１３とスイッチング素子２−４１３とを備えている。
【００４５】
画素４０１のサブ画素４１１は、スイッチング素子２−４１１を介して第１基準電位幹線４−１１に接続されている。サブ画素４１２は、スイッチング素子２−４１２を介して第２基準電位幹線４−１２に接続されている。サブ画素４１３は、スイッチング素子２−４１３を介して第３基準電位幹線４−１３に接続されている。さらに、各サブ画素４１１〜４１３の液晶容量１−４１１〜１−４１３は、表示信号線３−１１に接続されている。
さらに、画素４０２のサブ画素４２１は、スイッチング素子２−４２１を介して第２基準電位幹線４−１２に接続されている。サブ画素４２２は、スイッチング素子２−４２２を介して第１基準電位幹線４−１１に接続されている。サブ画素４２３は、スイッチング素子２−４２３を介して第３基準電位幹線４−１３に接続されている。さらに、各サブ画素４２１〜４２３の液晶容量１−４２１〜１−４２３は、表示信号線３−１２に接続されている。
【００４６】
図１４において、横軸は時間を示しており、縦軸は電位を示している。図１４の波形１は、走査線５−１１の電位の時間変化を示している。図１４の波形２は、走査線５−１２の電位の時間変化を示している。図１４の波形３は、第１基準電位幹線４−１１の電位の時間変化を示している。図１４の波形４は、第３基準電位幹線４−１３の電位の時間変化を示している。図１４の波形５は、第２基準電位幹線４−１２の電位の時間変化を示している。図１４の波形６は、表示信号線３−１１の電位の時間変化を示している。図１４の波形７は、ノードｘ（ｎｏｄｅ  ｘ）の電位の時間変化を示している。図１４の波形８は、ノードｙ（ｎｏｄｅ  ｙ）の電位の時間変化を示している。図１４の波形９は、ノードｘとノードｙ間の電位（第１サブ画素の液晶素子への印加電圧）の時間変化を示している。図１４の波形１０は、第２サブ画素の液晶素子への印加電圧を示している。図１４の波形１１は、第３サブ画素の液晶素子への印加電圧を示している。
なお、図１４では、Ｌフレームが、第１フレーム（１ｓｔ−ｆｒａｍｅ）Ｆ１である場合を示しており、Ｌ＋１フレームが、第２フレーム（２ｎｄ−ｆｒａｍｅ）Ｆ２である場合を示している。
【００４７】
Ｌフレーム時の動作を、図１２と図１４とを用いて説明する。第１基準電位幹線４−１１には＋２Ｖが印加され（図１４の波形３：時刻ｔ０ａ）、第２基準電位幹線４−１２には０Ｖが印加され（図１４の波形４：時刻ｔ０ａ）、第３基準電位幹線４−１３には１Ｖが印加されている（図１４の波形５：時刻ｔ０ａ）。すなわち、第３基準電位幹線４−１３の電位は、第１基準電位幹線４−１１と第２基準電位幹線４−１２との中間値である。また、図１４に示すように、制御部１２は、表示信号線３−１１と表示信号線３−１３との信号を、Ｌフレーム時、＋５Ｖ（図１４の波形６：時刻ｔ０ａ〜ｔ１ａ）と＋４Ｖ（図１４の波形６：時刻ｔ１ａ〜ｔ２ａ）と＋３Ｖ（図１４の波形６：時刻ｔ２ａ）とに制御する。また、制御部１２は、Ｌ＋１フレーム時、−３Ｖ（図１４の波形６：時刻ｔ０ｂ〜ｔ１ｂ）と−２Ｖ（図１４の波形６：時刻ｔ１ｂ〜ｔ２ｂ）と−１Ｖ（図１４の波形６：時刻ｔ２ｂ）とにドット毎に制御する。すなわち、第１実施形態と第２実施形態では、表示信号線３の信号の最大値の動作例を説明した。しかし、第３実施形態では、表示信号線３−１１と表示信号線３−１３の信号は、１行目の画素に対して＋５Ｖ、２行目の画素に対して＋４Ｖ、３行目以降の画素に対して＋３Ｖの場合の表示例である。各表示信号線３−１１〜３−１３の各信号レンジは、例えば、正極性側が電位＋５Ｖ〜＋２Ｖ、負極性側が電位−４Ｖ〜−１Ｖである。
さらに、制御部１２は、表示信号線３−１２の電位を、Ｌフレーム時、−３Ｖ（時刻ｔ０ａ〜ｔ１ａ）と−２Ｖ（時刻ｔ１ａ〜ｔ２ａ）と−１Ｖ（時刻ｔ２ａ）とにドット毎に制御する。また、制御部１２は、Ｌ＋１フレーム時、＋５Ｖ（時刻ｔ０ｂ〜ｔ１ｂ）と＋４Ｖ（時刻ｔ１ｂ〜ｔ２ｂ）と＋３Ｖ（時刻ｔ２ｂ）とにドット毎に制御する。
【００４８】
画素４０１のサブ画素４１１の液晶容量１−４１１には、表示信号線３−１１の＋５Ｖと、第１基準電位幹線４−１１の＋２Ｖとの電位差＝＋３Ｖが発生する。同様に、サブ画素４１２の液晶容量１−４１２には、表示信号線３−１１の＋５Ｖと、第２基準電位幹線４−１２の０Ｖとの電位差＝＋５Ｖが発生する。同様に、サブ画素４１３の液晶容量１−４１３には、表示信号線３−１１の＋５Ｖと、第３基準電位幹線４−１３の＋１Ｖとの電位差＝＋４Ｖが発生する。この結果、電位差はサブ画素４１２（＋５Ｖ）＞サブ画素４１３（＋４Ｖ）＞サブ画素４１１（＋３Ｖ）の順になる。また、サブ画素４１１〜４１３の輝度は、電位差に応じてサブ画素４１２＞サブ画素４１３＞サブ画素４１１の順である。
図１２と図１３とにおいて、記号ａ、ｂ、ｃは輝度の順を表し、輝度の順はａ＞ｂ＞ｃである。
さらに、画素４０３の各サブ画素４３１〜４３３の動作は、画素４０１の各サブ画素４１１〜４１３と同じである。
【００４９】
次に、画素４０２のサブ画素４２１の液晶容量１−４２１には、表示信号線３−１２の−３Ｖと、第２基準電位幹線４−１２の０Ｖとの電位差＝−３Ｖが発生する。同様に、サブ画素４２２の液晶容量１−４２２には、表示信号線３−１２の−３Ｖと、第１基準電位幹線４−１１の＋２Ｖとの電位差＝−５Ｖが発生する。同様に、サブ画素４２３の液晶容量１−４２３には、表示信号線３−１２の−３Ｖと、第３基準電位幹線４−１３の＋１Ｖとの電位差＝−４Ｖが発生する。この結果、電位差はサブ画素４２２（−５Ｖ）＞サブ画素４２３（−４Ｖ）＞サブ画素４２１（−３Ｖ）の順になる。また、輝度は電位差に応じてサブ画素４２２＞サブ画素４２３＞サブ画素４２１の順である。
【００５０】
画素４０４の各スイッチング素子２−４４１〜２−４４３が接続されている各基準電位幹線は、画素４０１と同等である。さらに、制御部１２は、表示信号線３−１１と表示信号線３−１３との電位を＋４Ｖに制御し、表示信号線３−１２の電位を−２Ｖに制御する。
このため、画素４０４のサブ画素４４１の液晶容量１−４４１には、表示信号線３−１１の＋４Ｖと、第３基準電位幹線４−１３の＋１Ｖとの電位差＝＋３Ｖが発生する。同様に、サブ画素４４２の液晶容量１−４４２には、表示信号線３−１１の＋４Ｖと、第２基準電位幹線４−１２の０Ｖとの電位差＝＋４Ｖが発生する。同様に、サブ画素４４３の液晶容量１−４４３には、表示信号線３−１１の＋４Ｖと、第１基準電位幹線４−１１の＋２Ｖとの電位差＝＋２Ｖが発生する。この結果、電位差はサブ画素４４２（＋４Ｖ）＞サブ画素４４１（＋３Ｖ）＞サブ画素４４３（＋２Ｖ）の順になる。また、サブ画素４４１〜４４３の輝度は、電位差に応じてサブ画素４４２＞サブ画素４４１＞サブ画素４４３の順である。
さらに、画素４０６の各サブ画素４６１〜４６３の動作は、画素４０４の各サブ画素４４１〜４４３と同じである。
【００５１】
画素４０５の各スイッチング素子２−４５１〜２−４５３が接続されている各基準電位幹線は、画素４０２と同等である。
このため、画素４０５のサブ画素４５３の液晶容量１−４５３には、表示信号線３−１２の−２Ｖと、第３基準電位幹線４−１３の＋１Ｖとの電位差＝−３Ｖが発生する。同様に、サブ画素４５２の液晶容量１−４５２には、表示信号線３−１２の−２Ｖと、第１基準電位幹線４−１１の＋２Ｖとの電位差＝−４Ｖが発生する。同様に、サブ画素４５１の液晶容量１−４５３には、表示信号線３−１２の−２Ｖと、第２基準電位幹線４−１２の０Ｖとの電位差＝−２Ｖが発生する。この結果、電位差はサブ画素４５２（−４Ｖ）＞サブ画素４５１（−３Ｖ）＞サブ画素４５３（−２Ｖ）の順になる。また、サブ画素４５１〜４５３の輝度は、電位差に応じてサブ画素４５２＞サブ画素４５１＞サブ画素４５３の順である。
【００５２】
次に、Ｌ＋１フレームの動作を、図１３を用いて説明する。制御部１２は、垂直帰線期間、表示信号線３−１と表示信号線３−３の電位の極性をＬフレーム時とは逆極性に切り替える。この結果、図１３に示すように、制御部１２は、表示信号線３−１１と表示信号線３−１３から、画素４０１と画素４０３とに−３Ｖを印加し（図１４の波形６：時刻ｔ０ｂ〜ｔ１ｂ）、画素４０４と画素４０６とに−２Ｖを印加する（図１４の波形６：時刻ｔ１ｂ〜ｔ２ｂ）。また、制御部１２は、表示信号線３−１２から、画素４０２に＋５Ｖを印加し（時刻ｔ０ｂ〜ｔ１ｂ）、画素４０５に＋４Ｖを印加する（時刻ｔ０ｂ〜ｔ１ｂ）。また、制御部１２は、第１基準電位幹線４−１１の電位を＋２Ｖから０Ｖに切り替え（図１４の波形３：時刻ｔ０ｂ）、第２基準電位幹線４−１２の電位を０Ｖから＋２Ｖに切り替え（図１４の波形５：時刻ｔ０ｂ）、第３基準電位幹線４−１３に＋１Ｖを印加する（図１４の波形４：時刻ｔ０ｂ）。Ｌフレームと同様に、第３基準電位幹線４−１３の電位は、第１基準電位幹線４−１１と第２基準電位幹線４−１２との中間値である。
【００５３】
画素４０１のサブ画素４１１の液晶容量１−４１１には、表示信号線３−１１の−３Ｖと、第１基準電位幹線４−１１の０Ｖとの電位差＝−３Ｖが発生する。同様に、サブ画素４１２の液晶容量１−４１２には、表示信号線３−１１の−３Ｖと、第２基準電位幹線４−１２の＋２Ｖとの電位差＝−５Ｖが発生する。同様に、サブ画素４１３の液晶容量１−４１３には、表示信号線３−１１の−３Ｖと、第３基準電位幹線４−１３の＋１Ｖとの電位差＝−４Ｖが発生する。この結果、電位差はサブ画素４１２（−５Ｖ）＞サブ画素４１３（−４Ｖ）＞サブ画素４１１（−３Ｖ）の順になる。また、サブ画素４１１〜４１３の輝度は、電位差に応じてサブ画素４１２＞サブ画素４１３＞サブ画素４１１の順である。
さらに、画素４０３の各サブ画素４３１〜４３３の動作は、画素４０１の各サブ画素４１１〜４１３と同じである。
【００５４】
画素４０２のサブ画素４２１の液晶容量１−４２１には、表示信号線３−１２の＋５Ｖと、第２基準電位幹線４−１２の＋２Ｖとの電位差＝＋３Ｖが発生する。同様に、サブ画素４２２の液晶容量１−４２２には、表示信号線３−１２の＋５Ｖと、第１基準電位幹線４−１１の０Ｖとの電位差＝＋５Ｖが発生する。同様に、サブ画素４２３の液晶容量１−４２３には、表示信号線３−１２の＋５Ｖと、第３基準電位幹線４−１３の＋１Ｖとの電位差＝＋４Ｖが発生する。この結果、電位差はサブ画素４２２（＋５Ｖ）＞サブ画素４２３（＋４Ｖ）＞サブ画素４２１（＋３Ｖ）の順になる。また、輝度は電位差に応じてサブ画素４２２＞サブ画素４２３＞サブ画素４２１の順である。
【００５５】
画素４０４のサブ画素４４１の液晶容量１−４４１には、表示信号線３−１１の−２Ｖと、第３基準電位幹線４−１３の＋１Ｖとの電位差＝−３Ｖが発生する。同様に、サブ画素４４２の液晶容量１−４４２には、表示信号線３−１１の−２Ｖと、第２基準電位幹線４−１２の＋２Ｖとの電位差＝−４Ｖが発生する。同様に、サブ画素４４３の液晶容量１−４４３には、表示信号線３−１１の−２Ｖと、第１基準電位幹線４−１１の０Ｖとの電位差＝−２Ｖが発生する。この結果、電位差はサブ画素４４２（−４Ｖ）＞サブ画素４４１（−３Ｖ）＞サブ画素４４３（−２Ｖ）の順になる。サブ画素４４１〜４４３の輝度は、電位差に応じてサブ画素４４２＞サブ画素４４１＞サブ画素４４３の順である。
さらに、画素４０６の各サブ画素４６１〜４６３の動作は、画素４０４の各サブ画素４４１〜４４３と同じである。
【００５６】
画素４０５のサブ画素４５１の液晶容量１−４５１には、表示信号線３−１２の＋４Ｖと、第３基準電位幹線４−１３の＋１Ｖとの電位差＝＋３Ｖが発生する。同様に、サブ画素４５２の液晶容量１−４５２には、表示信号線３−１２の＋４Ｖと、第１基準電位幹線４−１１の０Ｖとの電位差＝＋４Ｖが発生する。同様に、サブ画素４５３の液晶容量１−４５３には、表示信号線３−１２の＋４Ｖと、第２基準電位幹線４−１２の＋２Ｖとの電位差＝＋２Ｖが発生する。この結果、電位差はサブ画素４５２（＋４Ｖ）＞サブ画素４５１（＋３Ｖ）＞サブ画素４５３（＋２Ｖ）の順になる。サブ画素４５１〜４５３の輝度は、電位差に応じてサブ画素４５２＞サブ画素４５１＞サブ画素４５３の順である。
【００５７】
図１５は、第１基板１０上のレイアウトの例を説明する図である。また、図１５は、サブ画素ごとに各基準電位幹線に接続してレイアウトした例である。図１５において、各サブ画素（スイッチング素子２、表示電極１１）２５１−１〜２５１−３、２５３−１〜２５３−３は、各接続部２５２−１〜２５２−４、２５４−１〜２５４−２を介して、各基準電位幹線４−１１〜４−１３に接続されている。
このように、第３実施形態においても、同じ輝度領域のサブ画素を行方向に配置しても、各サブ画素と各基準電位幹線を接続するパターン長さが、各サブ画素において同等になる。そのため開口率が低下せず、従来の複数画素を有するマルチ画素手法（ＭＰＤ）と同等にレイアウトを行うことができる。さらに、第１実施形態と同様に、同じ輝度領域のサブ画素同士が隣接して行方向に配置されるようにしても、各サブ画素の明暗配置は、フレーム毎に変化してない。そのため、エッジを際立たせたような画像においても、適切な表示を行うことができる。
なお、図１５において、記号「＋」は、Ｌフレームにおいて表示信号線３からプラスの電位が印加されることを表している。記号「−」は、Ｌフレームにおいて表示信号線３からマイナスの電位が印加されることを表している。
【００５８】
以上のように、第３実施形態では、対向マトリクス構成とした。また、サブ画素４１１の液晶容量１−４１１に接続されているスイッチング素子２−４１１のソース端子とサブ画素４２２の液晶容量１−４２２に接続されているスイッチング素子２−４２２のソース端子とを第１基準電位幹線４−１１に接続する。また、サブ画素４１２の液晶容量１−４１２に接続されているスイッチング素子２−４１２のソース端子とサブ画素４２１の液晶容量１−４２１に接続されているスイッチング素子２−４２１のソース端子とを第２基準電位幹線４−１２に接続する。また、サブ画素４１３の液晶容量１−４１３に接続されているスイッチング素子２−４１３のソース端子とサブ画素４２３の液晶容量１−４２３に接続されているスイッチング素子２−４２３のソース端子とを第３基準電位幹線４−１３に接続する。さらに、制御部１２が各表示信号線３−１１〜３−１３の電位の極性をフレーム毎に切り替える。さらに、各基準電位幹線４−１１〜４−１３の電位をフレーム毎に切り替える。そのため、１つの画素を３分割した場合においても、輝度の異なるサブ画素の交互配置を解消した配置の液晶表示装置を実現することにより中間調表示においても滑らかな表示が可能になる。
【００５９】
［第４実施形態］
第４実施形態について、図１６〜図１８を用いて説明する。
図１６と図１７とは、第４実施形態に係る液晶表示装置の動作を説明する等価回路図である。第４実施形態は、各画素が３つのサブ画素を有し、ライン反転駆動の場合を説明する。また、図１６と図１７は、１フレームごとの状態を表している。図１６に示すように、第３実施形態との差異は、各画素５０１〜５０６の各サブ画素と各基準電位幹線４−１１〜４−１３との接続の仕方である。
【００６０】
図１６に示すように、画素５０１のサブ画素５１１は、スイッチング素子２−５１１を介して第２基準電位幹線４−１２に接続されている。サブ画素５１２は、スイッチング素子２−５１２を介して第１基準電位幹線４−１１に接続されている。サブ画素５１３は、スイッチング素子２−５１３を介して第３基準電位幹線４−１３に接続されている。そして、画素５０１と画素５０２は、行方向に隣接して配置されている。画素５０２は、列方向に対して、サブ画素（第１のサブ画素）５２１、サブ画素（第２のサブ画素）５２２、サブ画素（第５のサブ画素）５２３の順に配置されている。画素５０１は、列方向に対して、サブ画素（第３のサブ画素）５１１、サブ画素（第４のサブ画素）５１２、サブ画素（第６のサブ画素）５１３の順に配置されている。そして、行方向に隣接して配置されている画素５０４と画素５０５は、第３基準電位幹線４−１３に関して画素５０１および画素５０２と線対称に配置されている。そして、画素５０５は、列方向に対して、サブ画素（第１のサブ画素）５５３、サブ画素（第２のサブ画素）５５２、サブ画素（第５のサブ画素）５５１の順に配置されている。画素５０４は、列方向に順番に、サブ画素（第３のサブ画素）５４３、サブ画素（第４のサブ画素）５４２、サブ画素（第６のサブ画素）５４１の順に配置されている。
さらに、各サブ画素５１１〜５１３の液晶容量１−５１１〜５１３は、表示信号線３−１１に接続されている。
さらに、画素５０２のサブ画素５２１は、スイッチング素子２−５２１を介して第１基準電位幹線４−１１に接続されている。サブ画素５２２は、スイッチング素子２−５２２を介して第２基準電位幹線４−１２に接続されている。サブ画素５２３は、スイッチング素子２−５２３を介して第３基準電位幹線４−１３に接続されている。さらに、各サブ画素５２１〜５２３の液晶容量１−５２１〜１−５２３は、表示信号線３−１２に接続されている。
【００６１】
Ｌフレーム時の動作を、図１６を用いて説明する。第１基準電位幹線４−１１には＋２Ｖが印加され、第２基準電位幹線４−１２には０Ｖが印加され、第３基準電位幹線４−１３には＋１Ｖが印加されている。すなわち、第３基準電位幹線４−１３の電位は、第１基準電位幹線４−１１と第２基準電位幹線４−１２との中間値である。また、図１３に示すように、制御部１２により、表示信号線３−１１〜３−１３の電位は、第３実施形態と同様に制御される。すなわち、第３実施形態と同様に、表示信号線３−１１と表示信号線３−１３の信号は、１行目の画素に対して＋５Ｖ、２行目の画素に対して＋４Ｖ、３行目以降の画素に対して＋３Ｖの場合の表示例である。各表示信号線３−１１〜３−１３の各信号レンジは、例えば、正極性側が電位＋５Ｖ〜＋２Ｖ、負極性側が電位−４Ｖ〜−１Ｖである。
【００６２】
画素５０１のサブ画素５１１の液晶容量１−５１１には、表示信号線３−１１の＋５Ｖと、第２基準電位幹線４−１２の０Ｖとの電位差＝＋５Ｖが発生する。同様に、サブ画素５１２の液晶容量１−５１２には、表示信号線３−１１の＋５Ｖと、第１基準電位幹線４−１１の＋２Ｖとの電位差＝＋３Ｖが発生する。同様に、サブ画素５１３の液晶容量１−５１３には、表示信号線３−１１の＋５Ｖと、第３基準電位幹線４−１３の＋１Ｖとの電位差＝＋４Ｖが発生する。この結果、電位差はサブ画素５１１（＋５Ｖ）＞サブ画素５１３（＋４Ｖ）＞サブ画素５１２（＋３Ｖ）の順になる。サブ画素５１１〜５１３の輝度は、電位差に応じてサブ画素５１１＞サブ画素５１３＞サブ画素５１２の順である。
さらに、画素５０３の各サブ画素５３１〜５３３の動作は、画素５０１の各サブ画素５１１〜５１３と同じである。
【００６３】
次に、画素５０２のサブ画素５２１の液晶容量１−５２１には、表示信号線３−１２の−３Ｖと、第１基準電位幹線４−１１の＋２Ｖとの電位差＝−５Ｖが発生する。同様に、サブ画素５２２の液晶容量１−５２２には、表示信号線３−１２の−３Ｖと、第２基準電位幹線４−１２の０Ｖとの電位差＝−３Ｖが発生する。同様に、サブ画素５２３の液晶容量１−５２３には、表示信号線３−１２の−３Ｖと、第３基準電位幹線４−１３の＋１Ｖとの電位差＝−４Ｖが発生する。この結果、電位差はサブ画素５２１（−５Ｖ）＞サブ画素５２３（−４Ｖ）＞サブ画素５２２（−３Ｖ）の順になる。また、輝度は電位差に応じてサブ画素５２１＞サブ画素５２３＞サブ画素５２２の順である。
【００６４】
画素５０４は、サブ画素５４１〜５４３が列方向に、サブ画素５４１、サブ画素５４２、サブ画素５４３の順に配列されている。各スイッチング素子２−５４１〜２−５４３が接続されている各基準電位幹線は、画素５０１と同じである。また、制御部１２は、表示信号線３−１１から、サブ画素５４１〜５４３に＋４Ｖを供給する。
このため、画素５０４のサブ画素５４１の液晶容量１−５４１には、表示信号線３−１１の＋４Ｖと、第３基準電位幹線４−１３の＋１Ｖとの電位差＝＋３Ｖが発生する。同様に、サブ画素５４２の液晶容量１−５４２には、表示信号線３−１１の＋４Ｖと、第１基準電位幹線４−１１の＋２Ｖとの電位差＝＋２Ｖが発生する。同様に、サブ画素５４３の液晶容量１−５４３の電位差は、表示信号線３−１１の＋４Ｖと、第２基準電位幹線４−１２の０Ｖとの電位差＝＋４Ｖが発生する。この結果、電位差はサブ画素５４３（＋４Ｖ）＞サブ画素５４１（＋３Ｖ）＞サブ画素５４２（＋２Ｖ）の順になる。サブ画素５４１〜５４３の輝度は、電位差に応じてサブ画素５４３＞サブ画素５４１＞サブ画素５４２の順である。
さらに、画素５０６の各サブ画素５６１〜５６３の動作は、画素５０４の各サブ画素５４１〜５４３と同じである。
【００６５】
画素５０５は、サブ画素５５１〜５５３が列方向に、サブ画素５５１、サブ画素５５２、サブ画素５５３の順に配列されている。各スイッチング素子２−５５１〜２−５５３が接続されている各基準電位幹線３−１１〜３−１３は、画素５０２と同じである。また、制御部１２は、表示信号線３−１２から、サブ画素５５１〜５５３に−２Ｖを供給する。
このため、画素５０５のサブ画素５５１の液晶容量１−５５１には、表示信号線３−１２の−２Ｖと、第３基準電位幹線４−１３の＋１Ｖとの電位差＝−３Ｖが発生する。同様に、サブ画素５５２の液晶容量１−５５２には、表示信号線３−１２の−２Ｖと、第２基準電位幹線４−１２の０Ｖとの電位差＝−２Ｖが発生する。同様に、サブ画素５５３の液晶容量１−５５３には、表示信号線３−１２の−２Ｖと、第１基準電位幹線４−１１の＋２Ｖとの電位差＝−４Ｖが発生する。この結果、電位差はサブ画素５５３（−４Ｖ）＞サブ画素５５１（−３Ｖ）＞サブ画素５５２（−２Ｖ）の順になる。また、サブ画素５５１〜５５３の輝度は、電位差に応じてサブ画素５５３＞サブ画素５５１＞サブ画素５５２の順である。
【００６６】
次に、Ｌ＋１フレームの動作を、図１７を用いて説明する。制御部１２は、垂直帰線期間、表示信号線３−１と表示信号線３−３の電位の極性をＬフレーム時とは逆極性に切り替える。この結果、図１７に示すように、制御部１２は、表示信号線３−１１と表示信号線３−１３から、画素５０１と画素５０３とに−３Ｖを供給し、画素５０４と画素５０６とに−２Ｖを供給する。また、制御部１２は、表示信号線３−１２から、画素５０２に＋５Ｖを供給し、画素５０５に＋４Ｖを供給する。さらに、制御部１２は、第１基準電位幹線４−１１の電位を＋２Ｖから０Ｖに切り替え、第２基準電位幹線４−１２の電位を０Ｖから＋２Ｖに切り替え、第３基準電位幹線４−１３に＋１Ｖを印加する。すなわち、第３基準電位幹線４−１３の電位は、第１基準電位幹線４−１１と第２基準電位幹線４−１２との中間値である。
【００６７】
画素５０１のサブ画素５１１の液晶容量１−５１１には、表示信号線３−１１の−３Ｖと、第２基準電位幹線４−１２の＋２Ｖとの電位差＝−５Ｖが発生する。同様に、サブ画素５１２の液晶容量１−５１２には、表示信号線３−１１の−３Ｖと、第１基準電位幹線４−１３の０Ｖとの電位差＝−３Ｖが発生する。同様に、サブ画素５１３の液晶容量１−５１３には、表示信号線３−１１の−３Ｖと、第３基準電位幹線４−１３の＋１Ｖとの電位差＝−４Ｖが発生する。この結果、電位差はサブ画素５１１（−５Ｖ）＞サブ画素５１３（−４Ｖ）＞サブ画素５１２（−３Ｖ）の順になる。また、サブ画素５１１〜５１３の輝度は、電位差に応じてサブ画素５１１＞サブ画素５１３＞サブ画素５１２の順である。
さらに、画素５０３の各サブ画素５３１〜５３３の動作は画素５０１の各サブ画素５１１〜５１３と同じである。
【００６８】
画素５０２のサブ画素５２１の液晶容量１−５２１には、表示信号線３−１２の＋５Ｖと、第１基準電位幹線４−１１の０Ｖとの電位差＝＋５Ｖが発生する。同様に、サブ画素５２２の液晶容量１−５２２には、表示信号線３−１２の＋５Ｖと、第２基準電位幹線４−１２の＋２Ｖとの電位差＝＋３Ｖが発生する。同様に、サブ画素５２３の液晶容量１−５２３には、表示信号線３−１２の＋５Ｖと、第３基準電位幹線４−１３の＋１Ｖとの電位差＝＋４Ｖが発生する。この結果、電位差はサブ画素５２１（＋５Ｖ）＞サブ画素５２３（＋４Ｖ）＞サブ画素５２３（＋３Ｖ）の順になる。また、輝度は電位差に応じてサブ画素５２１＞サブ画素５２３＞サブ画素５２３の順である。
【００６９】
画素５０４のサブ画素５４１の液晶容量１−５４１には、表示信号線３−１１の−２Ｖと、第３基準電位幹線４−１３の＋１Ｖとの電位差＝−３Ｖが発生する。同様に、サブ画素５４２の液晶容量１−５４２には、表示信号線３−１１の−２Ｖと、第１基準電位幹線４−１１の０Ｖとの電位差＝−２Ｖが発生する。同様に、サブ画素５４３の液晶容量１−５４３には、表示信号線３−１１の−２Ｖと、第２基準電位幹線４−１２の＋２Ｖとの電位差＝−４Ｖが発生する。この結果、電位差はサブ画素５４３（−４Ｖ）＞サブ画素５４１（−３Ｖ）＞サブ画素５４２（−２Ｖ）の順になる。また、輝度は電位差に応じてサブ画素５４３＞サブ画素５４１＞サブ画素５４２の順である。
さらに、画素５０６の各サブ画素５６１〜５６３の動作は、画素５０４の各サブ画素５４１〜５４３と同じである。
【００７０】
画素５０５のサブ画素５５１の液晶容量１−５５１には、表示信号線３−１２の＋４Ｖと、第３基準電位幹線４−１３の＋１Ｖとの電位差＝＋３Ｖが発生する。同様に、サブ画素５５２の液晶容量１−５５２には、表示信号線３−１２の＋４Ｖと、第２基準電位幹線４−１２の＋２Ｖとの電位差＝＋２Ｖが発生する。同様に、サブ画素５５３の液晶容量１−５５３には、表示信号線３−１２の＋４Ｖと、第１基準電位幹線４−１１の０Ｖとの電位差＝＋４Ｖが発生する。この結果、電位差はサブ画素５５３（＋４Ｖ）＞サブ画素５５１（＋３Ｖ）＞サブ画素５５２（＋２Ｖ）の順になる。また、サブ画素５５１〜５５３の輝度は、電位差に応じてサブ画素５５３＞サブ画素５５１＞サブ画素５５２の順である。
なお、図１６と図１７とにおいて、記号ａ、ｂ、ｃは輝度の順を表し、輝度の順はａ＞ｂ＞ｃである。
【００７１】
図１８は、第１基板１０上のレイアウトの例を説明する図である。また、図１８は、サブ画素ごとに各基準電位幹線に接続してレイアウトした例である。図１８において、各サブ画素（スイッチング素子２、表示電極１１）２５１−１〜２５１−３、２５３−１〜２５３−４は、各接続部２５２−１〜２５２−４、２５４−１〜２５４−２を介して、各基準電位幹線４−１１〜４−１３に接続されている。
このように、第４実施形態においても、同じ輝度領域のサブ画素を行方向に配置しても、各サブ画素と各基準電位幹線を接続するパターンが交叉することがない。そのため、従来の複数画素を有するマルチ画素手法（ＭＰＤ）と同等にレイアウトを行うことができる。第１実施形態と同様に、第４実施形態においても、各サブ画素の明暗配置は、フレーム毎に変化しない。
なお、図１８において、記号「＋」は、Ｌフレームにおいて表示信号線３からプラスの電位が印加されることを表している。記号「−」は、Ｌフレームにおいて表示信号線３からマイナスの電位が印加されることを表している。
【００７２】
以上のように、第４実施形態では、対向マトリクス構成とした。また、サブ画素５２１の液晶容量１−５２１に接続されているスイッチング素子２−５２１のソース端子とサブ画素５１２の液晶容量１−５１２に接続されているスイッチング素子２−５１２のソース端子とを第１基準電位幹線４−１１に接続した。また、サブ画素５２２の液晶容量１−５２２に接続されているスイッチング素子２−５２２のソース端子とサブ画素５１１の液晶容量１−５１１に接続されているスイッチング素子２−５１１のソース端子とを第２基準電位幹線４−１２に接続した。また、サブ画素５２３の液晶容量１−５２３に接続されているスイッチング素子２−５２３のソース端子とサブ画素５１３の液晶容量１−５１３に接続されているスイッチング素子２−５１３のソース端子とを第３基準電位幹線４−１３に接続した。さらに、制御部１２が各表示信号線３−１１〜３−１３の電位の極性をフレーム毎に切り替え、各基準電位幹線４−１１〜４−１３の電位をフレーム毎に切り替えるようにした。そのため、輝度の異なるサブ画素の交互配置を解消した配置の液晶表示装置を実現することにより中間調表示においても滑らかな表示が可能になる。
【００７３】
また、第１実施形態〜第４実施形態において、本発明の液晶表示装置の動作を６画素の構成について説明したが、画素数は行方向、および列方向にさらに複数の画素が構成されていても良い。
【００７４】
また、第１実施形態〜第４実施形態において、各画素が２つのサブ画素と３つのサブ画素を有する例を説明した。しかし、同様に、表示信号線３を第２基板２０に配置し、走査線５と各基準電位幹線４と各サブ画素に接続されている表示電極１１と各表示電極に接続されているスイッチング素子とを第１基板１０に配置する対向マトリクス構成としてもよい。さらに、各液晶容量１に接続されている各スイッチング素子２のソース端子と各基準電位幹線４との配線と、各液晶容量１と各表示信号線３との配線とを、行方向に配置されている全てのサブ画素の輝度領域が同じになる配列になるような配線を行ってもよい。さらに制御部１２が各表示信号線３の電位の極性をフレーム毎に切り替え、各基準電位幹線４の電位をフレーム毎に切り替えるようにしてもよい。このようにすることで、各画素が４つ以上のサブ画素を有する場合でも、同様に従来技術の問題点である輝度の異なるサブ画素の交互配置を解消した配置の液晶表示装置を実現できる。
【００７５】
また、第３および第４実施形態において、第３基準電位幹線４−１３の電位が、第１基準電位幹線４−１１と第２基準電位幹線４−１２との中間値の例を説明した。しかし、第３基準電位幹線４−１３の電位は、第１基準電位幹線４−１１と第２基準電位幹線４−１２との間の電位、例えば、０Ｖ＜第３基準電位幹線４−１３の電位＜＋２Ｖであっても良い。
【００７６】
また、第１実施形態〜第４実施形態において、各表示信号線３や各基準電位幹線４の電位は、説明した明暗関係を保つ電位の極性や大小関係を保っていれば、説明に用いた各電位以外の電位であってもよい。
【００７７】
なお、実施形態においては、基準電位幹線４−１〜４−３、または基準電位幹線４−１１〜４−１３の電位の大きさをフレーム毎に切り替える例を説明したが、画素選択期間毎に切り替えてもよい。なお、画素選択期間とは、例えば、６０Ｈｚ駆動、解像度Ｆｕｌｌ−ＨＤ（１０８０本の走査線を有する）の表示装置では、１／６０／１０８０（秒）毎である。さらに、画素選択期間を１Ｈと定義すると、２ｋＨ（ｋは１以上の整数）毎に電位の切り替えを行うようにしてもよい。このような場合、隣接する画素の配置パターンは、図５Ａと図５ＢのようなＡＢＡＢ・・・の繰り返しパターンに限らず、ＡＡＢＢＡＡ・・・等の所定のパターンで繰り返して配置されるようにしてもよい。
【産業上の利用可能性】
【００７８】
本発明は、同じ輝度領域のサブ画素同士の交互配置を解消し中間調表示でもエッジの滑らかな表示が可能な液晶表示装置などに適用することができる。
【符号の説明】
【００７９】
１・・・液晶容量、
２・・・スイッチング素子、
３・・・表示信号線、
４・・・走査線、
５・・・基準電位幹線、
１０・・・第１基板、
１１・・・表示電極、
１２・・・制御部、
１３・・・透明電極、
２０・・・第２基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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