(57)【要約】  酸化物ＴＦＴ素子（３）のソースドレイン電極層（３ｓ・３ｄ）は第１の導電層で形成され、酸化物ＴＦＴ素子（３）のゲート電極（３ｇ）とａ−ＳｉＴＦＴ素子（５）のゲート電極（５ｇ）とは、同一の導電層である第２の導電層で形成され、ａ−ＳｉＴＦＴ素子（５）のソースドレイン電極層（５ｓ・５ｄ）は、第３の導電層で形成され、上記第３の導電層は、絶縁基板（２）に各導電層が積層される厚さ方向において、上記第２の導電層よりも上層に形成されており、上記第１の導電層は、上記第２の導電層よりも下層に形成されている。したがって、絶縁基板上に形成されるトランジスタ素子の集積度を向上できる回路基板を実現できる。
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【特許請求の範囲】
【請求項１】
一つの絶縁基板の一方側の面には、第１の半導体層をチャネル層として有する第１のトランジスタ素子と第２の半導体層をチャネル層として有する第２のトランジスタ素子とが備えられた回路基板であって、
上記第１のトランジスタ素子および上記第２のトランジスタ素子の電極形成層として、第１の導電層と第２の導電層と第３の導電層とが備えられ、
上記第１のトランジスタ素子におけるゲート電極またはソースドレイン電極の一方は、上記第１の導電層で形成されており、
上記第２のトランジスタ素子におけるゲート電極またはソースドレイン電極の一方は、上記第３の導電層で形成されており、
上記第１のトランジスタ素子におけるゲート電極またはソースドレイン電極の他方および上記第２のトランジスタ素子におけるゲート電極またはソースドレイン電極の他方は、何れも上記第２の導電層で形成されており、
上記第１の導電層または上記第３の導電層の一方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第２の導電層よりも上層に形成されており、
上記第１の導電層または上記第３の導電層の他方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第２の導電層よりも下層に形成されていることを特徴とする回路基板。
【請求項２】
上記第１のトランジスタ素子および上記第２のトランジスタ素子のゲート電極は、上記第２の導電層で形成されていることを特徴とする請求項１に記載の回路基板。
【請求項３】
上記第１のトランジスタ素子および上記第２のトランジスタ素子のソースドレイン電極は、上記第２の導電層で形成されていることを特徴とする請求項１に記載の回路基板。
【請求項４】
上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方のゲート電極と上記第１のトランジスタ素子または上記第２のトランジスタ素子の他方のソースドレイン電極とは、上記第２の導電層で形成されていることを特徴とする請求項１に記載の回路基板。
【請求項５】
上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、平面視において、少なくとも一部が重なるように形成されていることを特徴とする請求項２に記載の回路基板。
【請求項６】
上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、平面視において、一部が重なるように形成されていることを特徴とする請求項３または４に記載の回路基板。
【請求項７】
上記第１の半導体層と上記第２の半導体層とは、異なる材料で形成されていることを特徴とする請求項１から６の何れか１項に記載の回路基板。
【請求項８】
上記第２の半導体層は、非晶質シリコン層および／または微結晶シリコン層を含む半導体層であり、
上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、光センサ回路を構成しており、
上記第１のトランジスタ素子は、上記光センサ回路のセンサ出力の役割を担っており、
上記第２のトランジスタ素子は、上記光センサ回路の光センサ素子の役割を担っていることを特徴とする請求項１から７の何れか１項に記載の回路基板。
【請求項９】
上記第１の半導体層は、酸化物半導体層であることを特徴とする請求項１から８の何れか１項に記載の回路基板。
【請求項１０】
上記第２の導電層で形成された容量電極と、
上記容量電極とは平面視において少なくとも一部が重なるように、上記第１の導電層または上記第３の導電層の何れか一方で形成された容量対向電極とを備えた容量素子を備えていることを特徴とする請求項１から９の何れか１項に記載の回路基板。
【請求項１１】
上記絶縁基板には、表示領域が備えられており、
上記表示領域には、マトリクス状に配された複数の画素が備えられ、
上記各画素には、上記各画素のオンオフを制御するスイッチング素子として上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方が設けられており、
上記複数の画素の少なくとも一部の画素には、上記第１のトランジスタ素子または上記第２のトランジスタ素子の他方が設けられており、
上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、平面視において少なくとも一部が重なるように形成されていることを特徴とする請求項１から７の何れか１項
に記載の回路基板。
【請求項１２】
上記各画素には、上記各画素のオンオフを制御するスイッチング素子として、酸化物半導体層で形成された第１の半導体層を備えた第１のトランジスタ素子が形成されており、
上記複数の画素の少なくとも一部の画素には、光センサ回路を構成する非晶質シリコン層および／または微結晶シリコン層を含む半導体層で形成された第２の半導体層を備えた第２のトランジスタ素子が形成されていることを特徴とする請求項１１に記載の回路基板。
【請求項１３】
上記表示領域の周辺領域には、上記表示領域に形成されている上記第１のトランジスタ素子と上記第２のトランジスタ素子とを駆動させる駆動回路が備えられており、
上記駆動回路には、酸化物半導体層で形成された上記第１の半導体層を備えた第１のトランジスタ素子を備えていることを特徴とする請求項１１または１２の何れか１項に記載の回路基板。
【請求項１４】
上記各画素のオンオフを制御するスイッチング素子として設けられたトランジスタ素子
を保護する保護回路が備えられており、
上記保護回路には、非晶質シリコン層および／または微結晶シリコン層を含む半導体層で形成された上記第２のトランジスタ素子が備えられていることを特徴とする請求項１１から１３の何れか１項に記載の回路基板。
【請求項１５】
請求項１から１４の何れか１項に記載の回路基板を備えていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ素子（薄膜トランジスタ）を搭載した回路基板と上記回路基板を備えた表示装置とに関するものである。
【背景技術】
【０００２】
薄膜トランジスタ（以下ＴＦＴと称する）は、例えば、液晶表示装置（ＬＣＤ）の画素のスイッチングを司る回路素子、あるいはＬＣＤのドライバを構成する回路素子などの用途に広く用いられてきた。近年では、ＬＣＤに要求される大画面、高精細および高フレームレートなどの性能向上を達成するために、ＴＦＴに対しても、高性能および高信頼性が益々求められている。【０００３】
ＴＦＴの高性能および高信頼性の追求に伴い、チャネル層を構成することが可能な半導体の種類に応じて、ＴＦＴの種類は多様化している。その中で、単結晶シリコンＴＦＴ、非晶質（アモルファス）シリコン（ａ−Ｓｉ）ＴＦＴ、多結晶シリコン（ｐｏｌｙ−Ｓｉ）ＴＦＴについては、量産技術が確立され、一方、微結晶シリコン（μｃ−Ｓｉ）ＴＦＴ、酸化物ＴＦＴ、有機ＴＦＴについては研究開発が活発に進められている。【０００４】
下掲の特許文献１には、ＺｎＯなどの透明導電性の酸化物半導体をチャネル層に用いたＴＦＴの構成と製造方法とが開示されている。上記酸化物半導体は、低温で成膜でき、かつ可視光に対して透明であるため、プラスチック板やフィルムなどの基板上にフレキシブルな透明ＴＦＴを形成することが可能であるとされている。【０００５】
図１７は、従来のボトムゲート型（逆スタガ型）ＴＦＴの構造を示す断面図である。当該ＴＦＴは、基板１０１上にゲート電極１０２を設け、その上に第１の絶縁膜１０３、チャネル層としての酸化物半導体層１０４、エッチングストップ層として機能する第２の絶縁膜１０５、ソース電極１０６およびドレイン電極１０７を設けることにより構成される。【０００６】
上記酸化物半導体層１０４として、Ｉｎと、Ｚｎと、Ｏとを含むアモルファス酸化物を用いる場合、室温で作製することができるため、絶縁膜もスパッタ法を用いればすべての成膜工程を室温で形成できる。また、基板としてプラスチック基板やプラスチックフィルムなどを用いることもできる。【０００７】
さらに、上記第２の絶縁膜１０５がチャネル領域を保護しているため、ソース電極１０６およびドレイン電極１０７をドライエッチングはもちろんウェットエッチングによるパターニングで形成することも可能となると特許文献１には記載されている。【０００８】
なお、下掲の特許文献２には、実施の形態として後述する１トランジスタ型光センサ回路が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】日本国公開特許公報「特開２００８−１６６７１６号（２００８年７月１７日公開）」
【特許文献２】国際公開特許公報「ＷＯ２００７／１４５３４７号（２００７年１２月２１日公開）」
【特許文献３】国際公開特許公報「ＷＯ２００９／０２５１２０号（２００９年２月２６日公開）」
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、図１７に示すように、従来においては、例えば、ボトムゲート型のＴＦＴを形成する場合、ゲート電極１０２と、ソース電極１０６およびドレイン電極１０７とをそれぞれ異なる導電層、すなわち、２種類の導電層を用いて形成するのが一般的であり、同一の絶縁基板上に複数のＴＦＴを設ける場合であっても、２種類の導電層を用いて各ＴＦＴのゲート電極１０２と、ソース電極１０６およびドレイン電極１０７とを形成するのが一般的であった。【００１１】
なお、上記では、ボトムゲート型のＴＦＴを形成する場合を例に挙げて説明したが、トップゲート型のＴＦＴを形成する場合も同様である。【００１２】
このような従来の構成によれば、同一の絶縁基板上に形成された複数のＴＦＴ同士を平面視において、重ねることができず、上記絶縁基板上におけるＴＦＴの形成面積が大きくなってしまい、上記絶縁基板上に形成するＴＦＴの集積度を高くするのは、困難であった。【００１３】
本発明は、上記の問題に鑑みてなされたものであり、絶縁基板上に形成されるトランジスタ素子の集積度を向上できる回路基板と上記回路基板を備えた表示装置とを提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の回路基板は、上記課題を解決するために、一つの絶縁基板の一方側の面には、第１の半導体層をチャネル層として有する第１のトランジスタ素子と第２の半導体層をチャネル層として有する第２のトランジスタ素子とが備えられた回路基板であって、上記第１のトランジスタ素子および上記第２のトランジスタ素子の電極形成層として、第１の導電層と第２の導電層と第３の導電層とが備えられ、上記第１のトランジスタ素子におけるゲート電極またはソースドレイン電極の一方は、上記第１の導電層で形成されており、上記第２のトランジスタ素子におけるゲート電極またはソースドレイン電極の一方は、上記第３の導電層で形成されており、上記第１のトランジスタ素子におけるゲート電極またはソースドレイン電極の他方および上記第２のトランジスタ素子におけるゲート電極またはソースドレイン電極の他方は、何れも上記第２の導電層で形成されており、上記第１の導電層または上記第３の導電層の一方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第２の導電層よりも上層に形成されており、上記第１の導電層または上記第３の導電層の他方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第２の導電層よりも下層に形成されていることを特徴としている。【００１５】
従来においては、トランジスタ素子に備えられたゲート電極とソースドレイン電極とをそれぞれ異なる導電層、すなわち２種類の導電層を用いて形成するのが一般的であり、同一の絶縁基板上に複数のトランジスタ素子を設ける場合であっても、２種類の導電層を用いて各トランジスタ素子のゲート電極とソースドレイン電極とを形成するのが一般的であった。【００１６】
しかし、上記従来の構成によれば、同一の絶縁基板上に形成された複数のトランジスタ素子同士を平面視において、重ねることができず、上記絶縁基板上におけるトランジスタ素子の形成面積が大きくなってしまい、集積度の高い回路基板を実現するのは困難であった。【００１７】
一方、本発明の上記構成によれば、上記第１のトランジスタ素子と上記第２のトランジスタ素子とに備えられた各電極を第１の導電層と第２の導電層と第３の導電層とを用いて形成する構成となっている。【００１８】
以上のように、３種類の導電層を用いて上記第１のトランジスタ素子と上記第２のトランジスタ素子とに備えられた各電極を形成した場合には、上記第１のトランジスタ素子と上記第２のトランジスタ素子とを平面視において部分的に重ねることができるので、上記絶縁基板上におけるトランジスタ素子の形成面積を小さくすることができ、集積度の高い回路基板を実現することができる。【００１９】
本発明の表示装置は、上記課題を解決するために、上記回路基板を備えていることを特徴としている。【００２０】
上記構成によれば、明るく、消費電力が小さい表示装置を実現することができる。
【発明の効果】
【００２１】
本発明の回路基板は、以上のように、上記第１のトランジスタ素子および上記第２のトランジスタ素子の電極形成層として、第１の導電層と第２の導電層と第３の導電層とが備えられ、上記第１のトランジスタ素子におけるゲート電極またはソースドレイン電極の一方は、上記第１の導電層で形成されており、上記第２のトランジスタ素子におけるゲート電極またはソースドレイン電極の一方は、上記第３の導電層で形成されており、上記第１のトランジスタ素子におけるゲート電極またはソースドレイン電極の他方および上記第２のトランジスタ素子におけるゲート電極またはソースドレイン電極の他方は、何れも上記第２の導電層で形成されており、上記第１の導電層または上記第３の導電層の一方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第２の導電層よりも上層に形成されており、上記第１の導電層または上記第３の導電層の他方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第２の導電層よりも下層に形成されている構成である。【００２２】
また、本発明の表示装置は、以上のように、上記回路基板を備えている構成である。【００２３】
それゆえ、絶縁基板上に形成されるトランジスタ素子の集積度を向上できる回路基板を実現できるとともに、明るく、消費電力が小さい表示装置を実現することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の回路基板の基本的な構成を概略的に示す断面図である。
【図２】本発明の回路基板の一応用例である光センサ回路の回路構成を示す回路図である。
【図３】本発明の回路基板に備えられたＴＦＴ素子の取り得る他の構造の一例を示す図である。
【図４】本発明のＴＦＴ基板の概略構成を示すブロック図である。
【図５】本発明のＴＦＴ基板の表示領域における１画素の回路構成を示す回路図である。
【図６】本発明のＴＦＴ基板の各画素毎に備えられたスイッチング素子としての第１のＴＦＴ素子の構成を示す断面図である。
【図７】本発明のＴＦＴ基板の概略的な製造工程を順番に示す工程図である。
【図８】本発明の他の実施の形態のＴＦＴ基板の１画素の回路構成を示す回路図である。
【図９】本発明の他の実施の形態のＴＦＴ基板の各画素毎に備えられた光センサ素子としての第２のＴＦＴ素子と、スイッチング素子としての第１のＴＦＴ素子と、補助容量との構成を示す断面図である。
【図１０】実施の形態２のＴＦＴ基板と実施の形態３のＴＦＴ基板とにおける開口部を示す平面図である。
【図１１】保護回路が備えられた本発明のさらに他の実施の形態のＴＦＴ基板の概略的構成を示すブロック図である。
【図１２】図１１に図示した領域Ｓａ内に作り込まれた保護回路および表示領域Ｒ１内に形成された画素回路の回路構成を示す回路図である。
【図１３】本発明のさらに他の実施の形態のＴＦＴ基板に備えられた保護回路のさらに他の一例を示す回路図である。
【図１４】本発明のさらに他の実施の形態のＴＦＴ基板に備えられた保護回路を構成する双方向ダイオードをＴＦＴの回路記号を用いて示す回路図である。
【図１５】本発明のさらに他の実施の形態のＴＦＴ基板に備えられた保護回路およびＴＦＴの模式的な平面図である。
【図１６】図１５に示すＡ−Ａ’線に沿う、本発明のさらに他の実施の形態のＴＦＴ基板に備えられた保護回路の模式的な断面図である。
【図１７】従来のボトムゲート型（逆スタガ型）ＴＦＴの構造を示す断面図である。
【図１８】絶縁基板に、酸化物半導体層と水素化非晶質シリコン層とが形成される場合において、上記２つの層が接触する場合の一例を示す図である。
【発明を実施するための形態】
【００２５】
〔実施の形態１〕
本発明の実施の一形態について図面に基づいて説明すれば、以下のとおりである。但し、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限り、この発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例に過ぎない。
【００２６】
（回路基板の基本構成）
初めに、図１を参照しながら本発明の回路基板１の基本的な構成について説明する。図１は、回路基板１の基本的な構成を概略的に示す断面図である。
【００２７】
図示されているように、回路基板１は、一つの絶縁基板２に、トップゲート型で形成された第１のＴＦＴ素子３（第１のトランジスタ素子）とボトムゲート型で形成された第２のＴＦＴ素子５（第２のトランジスタ素子）とを備えた構成となっている。
【００２８】
また、第１のＴＦＴ素子３のゲート電極３ｇと第２のＴＦＴ素子５のゲート電極５ｇとは、同一の導電層（第２の導電層）によって形成されている。
【００２９】
第１のＴＦＴ素子３は、チャネル層（活性層ともいう）として、酸化物半導体層３ｈ（第１の半導体層）を備えている。
【００３０】
本実施の形態においては、酸化物半導体層３ｈとして、Ｉｎ、Ｇａ、Ｚｎから選択される少なくとも一つの元素を含む非晶質酸化物半導体層を用いているが、これに限定されることなく、例えば、酸化亜鉛（ＺｎＯ）に代表される多結晶材料を用いることもできる。
【００３１】
第１のＴＦＴ素子３は、以上のように、酸化物半導体層３ｈをチャネル層として備えているため、サイズを大きくしなくても、比較的に高い移動度（後述する第２のＴＦＴ素子５の約２０倍）を得ることができるが、光に対する感度は低い特性を有する。
【００３２】
一方、第２のＴＦＴ素子５は、チャネル層として、水素化非晶質シリコン層（ａ−Ｓｉ：Ｈ）５ｈ（第２の半導体層）を備えている。このため、光に対して比較的に高い感度（特に可視光対して）を得ることができるが、移動度は低い特性を有する。
【００３３】
以下では、第１のＴＦＴ素子３は酸化物ＴＦＴ素子３と称し、第２のＴＦＴ素子５は、ａ−ＳｉＴＦＴ素子５と称する。
【００３４】
上記回路基板１においては、一つの絶縁基板２に、以上のように異なる特性を有する酸化物ＴＦＴ素子３とａ−ＳｉＴＦＴ素子５とが形成されている。
【００３５】
上記構成によれば、酸化物ＴＦＴ素子３のゲート電極３ｇとａ−ＳｉＴＦＴ素子５のゲート電極５ｇとは、同一の導電層によって形成されているので、一度の上記導電層の形成工程で形成することができる。
【００３６】
したがって、その特性が異なる酸化物ＴＦＴ素子３とａ−ＳｉＴＦＴ素子５とを比較的簡素化された製造工程にて、一つの絶縁基板２に形成した回路基板１を実現することができる。
【００３７】
なお、本実施の形態においては、第２のＴＦＴ素子５のチャネル層として、水素化非晶質シリコン層（ａ−Ｓｉ：Ｈ）５ｈを用いているが、これに限定されることはなく、光に対して比較的に高い感度を得ることができるのであれば、例えば、微結晶シリコン層を含む半導体層などであってもよい。
【００３８】
（各ＴＦＴ素子の詳細な構成）
以下、図１に基づいて、酸化物ＴＦＴ素子３とａ−ＳｉＴＦＴ素子５の構成について詳しく説明する。
【００３９】
図示されているように、酸化物ＴＦＴ素子３は、酸化物半導体層３ｈ上に第１のゲート絶縁層４（第１の絶縁層）を介して形成されたゲート電極３ｇが、酸化物半導体層３ｈと電気的に接続されているソースドレイン電極層３ｓ・３ｄ（第１の導電層）より上層に配置するようにトップゲート型で形成されている。なお、ソースドレイン電極層３ｓ・３ｄは、酸化物ＴＦＴ素子３のソース電極３ｓと酸化物ＴＦＴ素子３のドレイン電極３ｄとを形成する層である。
【００４０】
一方、ａ−ＳｉＴＦＴ素子５は、酸化物ＴＦＴ素子３のゲート電極３ｇと同一の導電層によって形成されているゲート電極５ｇが、ゲート電極５ｇ上に第２のゲート絶縁層６（第２の絶縁層）を介して形成された水素化非晶質シリコン層５ｈと電気的に接続されているソースドレイン電極層５ｓ・５ｄ（第３の導電層）より下層に配置するようにボトムゲート型で形成されている。なお、ソースドレイン電極層５ｓ・５ｄは、ａ−ＳｉＴＦＴ素子５のソース電極５ｓとａ−ＳｉＴＦＴ素子５のドレイン電極５ｄとを形成する層である。
【００４１】
なお、ａ−ＳｉＴＦＴ素子５に備えられた水素化非晶質シリコン層５ｈは、非晶質シリコン層に存在する多数のダングリングボンド（非結合電子）を多量の水素を用いて、水素化処理して得られる層である。
【００４２】
水素化非晶質シリコン層５ｈ中には、多量の水素が残存するため、製造プロセスの途中または、最終構造として、酸化物ＴＦＴ素子３に備えられた酸化物半導体層３ｈが、上記水素化非晶質シリコン層５ｈと接触して形成されている場合には、水素化非晶質シリコン層５ｈの水素が、酸化物半導体層３ｈに悪影響を及ぼし、酸化物ＴＦＴ素子３の素子特性の劣化を招いてしまう。
【００４３】
以下、図１８に基づいて、水素化非晶質シリコン層の水素が、酸化物半導体層に悪影響を及ぼす場合について詳しく説明する。
【００４４】
図１８は、絶縁基板２００に、酸化物半導体層２０１と水素化非晶質シリコン層２０２とが形成される場合において、上記２つの層２０１・２０２が接触する場合の一例を示す図である。
【００４５】
図１８の（ａ）は、最終構造として、酸化物半導体層２０１と水素化非晶質シリコン層２０２とが直接接触するように、酸化物半導体層２０１上に水素化非晶質シリコン層２０２が形成された場合を示す。
【００４６】
図１８の（ｂ）は、最終構造としては、酸化物半導体層２０１と水素化非晶質シリコン層２０２とが直接接触しないが、製造プロセスの途中で酸化物半導体層２０１と水素化非晶質シリコン層２０２とが直接接触する場合を示す。
【００４７】
図１８の（ｂ）に図示されているように、先ず、一つの絶縁基板２００に酸化物半導体層２０１を形成し、その次に、酸化物半導体層２０１と後工程で形成される水素化非晶質シリコン層２０２との分離層２０３を、酸化物半導体層２０１上の一部（後工程で水素化非晶質シリコン層２０２が形成される領域）に形成する。
【００４８】
その後、酸化物半導体層２０１と分離層２０３とを覆うように、後から水素化処理工程を得て水素化非晶質シリコン層２０２となる非晶質シリコン層を絶縁基板２００の全面に蒸着させる。そして、水素化処理工程を行い、非晶質シリコン層を水素化非晶質シリコン層２０２とし、水素化非晶質シリコン層２０２上に図示してない所定パターンのレジストを形成し、上記レジストをマスクとして水素化非晶質シリコン層２０２をエッチングし、水素化非晶質シリコン層２０２を所定のパターンに形成する。
【００４９】
以上のように、図１８の（ｂ）に図示されている製造プロセスにおいては、最終構造としては、酸化物半導体層２０１と水素化非晶質シリコン層２０２とは直接接触しないが、製造プロセスの途中で酸化物半導体層２０１と水素化非晶質シリコン層２０２とが直接接触する。
【００５０】
図１８の（ａ）および図１８の（ｂ）の何れの場合においても、水素化非晶質シリコン層２０２中の水素が、酸化物半導体層２０１に悪影響を及ぼし、上記酸化物ＴＦＴの素子特性の劣化を招いてしまうという問題がある。
【００５１】
以上のように、図１に示す水素化非晶質シリコン層５ｈ中にも、多量の水素が残存するため、製造工程の途中を含めて、酸化物半導体層３ｈが水素化非晶質シリコン層５ｈと隣接して形成される場合には、水素化非晶質シリコン層５ｈ中の水素が、酸化物半導体層３ｈに悪影響を及ぼし、酸化物半導体層３ｈをチャネル層として有する酸化物ＴＦＴ素子３の素子特性の劣化を招いてしまう。
【００５２】
図１に図示されている回路基板１に備えられた酸化物ＴＦＴ素子３およびａ−ＳｉＴＦＴ素子５の構成によれば、酸化物ＴＦＴ素子３に備えられた酸化物半導体層３ｈとａ−ＳｉＴＦＴ素子５に備えられた水素化非晶質シリコン層５ｈとの間に、第１のゲート絶縁層４と第２のゲート絶縁層６とゲート電極３ｇおよびゲート電極５ｇの形成層とが存在する構成であるため、製造工程の途中を含めて、水素化非晶質シリコン層５ｈ中の水素が、酸化物半導体層３ｈに及ぼす悪影響を抑制することができる構成となっている。
【００５３】
したがって、上記構成によれば、一つの絶縁基板２に、比較的に高い移動度を有する酸化物ＴＦＴ素子３と、比較的に高い光に対する感度を有するａ−ＳｉＴＦＴ素子５とを比較的簡素化された製造工程にて形成できるとともに、酸化物半導体層３ｈを備えた酸化物ＴＦＴ素子３の素子特性の劣化を抑制することができる回路基板１を実現することができる。
【００５４】
また、図１に示す回路基板１には、さらに、ゲート電極３ｇおよびゲート電極５ｇの形成層で形成された容量電極７ａと、容量電極７ａとは平面視において重なるように、ソースドレイン電極層５ｓ・５ｄで形成された容量対向電極７ｂと、第２のゲート絶縁層６とからなる容量素子７が備えられている。
【００５５】
なお、本実施の形態においては、容量素子７は、ゲート電極３ｇおよびゲート電極５ｇの形成層とソースドレイン電極層５ｓ・５ｄと第２のゲート絶縁層６とで形成しているが、これに限定されることはなく、容量素子は、ゲート電極３ｇおよびゲート電極５ｇの形成層とソースドレイン電極層３ｓ・３ｄと第１のゲート絶縁層４とで形成することもできる。
【００５６】
上記構成によれば、酸化物ＴＦＴ素子３とａ−ＳｉＴＦＴ素子５と容量素子７とを備えた回路基板１は、容量素子７を作り込むための別途の製造工程を追加せずに作製することができる。
【００５７】
以下、回路基板１に備えられた酸化物ＴＦＴ素子３とａ−ＳｉＴＦＴ素子５と容量素子７とを光センサ回路として用いる場合について説明する。
【００５８】
なお、回路基板１に備えられた酸化物ＴＦＴ素子３とａ−ＳｉＴＦＴ素子５との組み合わせや酸化物ＴＦＴ素子３とａ−ＳｉＴＦＴ素子５と容量素子７との組み合わせは、上記光センサ回路以外にも用いることができるのは勿論である。
【００５９】
（回路基板の応用例−光センサ回路）
図２は、回路基板１の一応用例である光センサ回路の回路構成を示す回路図である。
【００６０】
図示されているように、酸化物ＴＦＴ素子３とａ−ＳｉＴＦＴ素子５と容量素子７とが、光センサ回路を構成しており、酸化物ＴＦＴ素子３は、光センサ回路のセンサ出力（出力アンプ）の役割を担い、ａ−ＳｉＴＦＴ素子５は、光センサ回路の光センサ素子の役割を担い、容量素子７は、光センサ回路の昇圧用コンデンサの役割を担っている。
【００６１】
より具体的には、光センサ回路は、センサ出力の役割を担うトランジスタを１つだけ用いた１Ｔ（トランジスタの略）方式の回路として構成されている。酸化物ＴＦＴ素子３は、ソースフォロワトランジスタ（電圧フォロワトランジスタ）として機能する。酸化物ＴＦＴ素子３のドレインＤは、ＡＭＰ電源供給バスラインＶｓｍ（ｍは、上記バスラインの列番号を示す自然数である）に接続され、ソースＳは光センサ出力バスラインＶｏｍに接続されている。
【００６２】
上記ＡＭＰ電源供給バスラインＶｓｍおよび光センサ出力バスラインＶｏｍは、後述する図４に示すセンサ読出し回路１５に接続され、ＡＭＰ電源供給バスラインＶｓｍには、センサ読出し回路１５から電源電圧ＶＤＤが印加される。
【００６３】
また、酸化物ＴＦＴ素子３のゲート電極Ｇ（ベース）には、フォトダイオードとして機能するａ−ＳｉＴＦＴ素子５のソースＳが接続されるとともに、昇圧用コンデンサとしての容量素子７の一端が接続されている。
【００６４】
なお、図１に図示されているように、ａ−ＳｉＴＦＴ素子５のドレイン電極５ｄは、ゲート電極５ｇと短絡されている。すなわち、ａ−ＳｉＴＦＴ素子５は、ダイオード接続の構成を有しており、ソース電極５ｓをカソード、ドレイン電極５ｄをアノードとするフォトダイオードとして機能する。
【００６５】
さらに、図２に図示されているように、ａ−ＳｉＴＦＴ素子５のドレインＤは、後述する図４に示すセンサ走査信号線駆動回路１４からリセット信号ＲＳＴが送られるフォトダイオードリセット用配線Ｖｒｓｔｎ（ｎは、上記配線の行番号を示す自然数である）に接続され、容量素子７の他端は、光センサ行選択信号ＲＷＳが送られる光センサ行選択用配線Ｖｒｗｎに接続されている。なお、光センサ行選択信号ＲＷＳは、マトリクス状に並んでいる光センサ回路の特定行を選択し、その特定行にある光センサ回路から検出信号を出力させる役割を持っている。
【００６６】
上記の構成において、酸化物ＴＦＴ素子３は、サイズを大きくせずに高い出力電圧が得られるが、光に対する感度が低いという特性を備えているから、光センサ回路のセンサ出力の役割に適している。
【００６７】
一方、ａ−ＳｉＴＦＴ素子５は、光に対する感度が高い反面、移動度が低いため出力電圧が低いという特性を備えているから、光センサ回路の光センサ素子の役割に適している。なお、光センサ素子には、紫外光領域、可視光領域および赤外光領域のいずれかの波長帯に対する感度を有していることが求められる。なお、水素化非晶質シリコン層５ｈ（ａ−Ｓｉ：Ｈ）は、５００〜６００ｎｍ付近に感度のピークを持つように、ほぼ可視光領域全体にわたる良好な感度を有している。
【００６８】
したがって、上記構成によれば、そのチャネル層のサイズを大きくせずに高い出力電圧が得られる酸化物ＴＦＴ素子３を光センサ回路の出力アンプとして用いており、光に対して比較的に高い感度を有するａ−ＳｉＴＦＴ素子５を光センサ回路の光センサ素子として用いているので、小型でＳＮ比の高い高性能な光センサ回路を搭載した回路基板１を実現することができる。
【００６９】
一方、従来のａ−ＳｉＴＦＴ素子５のみを備えた回路基板は、光センサ回路基板として用いることは可能であるが、ａ−ＳｉＴＦＴ素子５の移動度が満足できる程ではないという問題を有する。
【００７０】
また、従来の酸化物ＴＦＴ素子３のみを備えた回路基板は、移動度という面では満足できるが、光センサ回路基板として用いることはできないという問題を有する。
【００７１】
また、酸化物ＴＦＴ素子３とａ−ＳｉＴＦＴ素子５とを一つの回路基板に備えようとした場合には、製造工程などで、酸化物ＴＦＴ素子３に備えられた酸化物半導体層が、ａ−ＳｉＴＦＴ素子５に備えられた水素化非晶質シリコン層と隣接して形成されてしまい、上記水素化非晶質シリコン層中の水素が、上記酸化物半導体層に悪影響を及ぼし、酸化物半導体層をチャネル層として有する酸化物ＴＦＴ素子３の素子特性の劣化を招いてしまうという問題がある。
【００７２】
（回路基板に搭載可能な他のＴＦＴ素子の構造）
本実施の形態においては、トップゲート型で形成された酸化物ＴＦＴ素子３と、ボトムゲート型で形成されたａ−ＳｉＴＦＴ素子５と、容量素子７とが備えられ、酸化物ＴＦＴ素子３のソースドレイン電極層３ｓ・３ｄは第１の導電層で形成され、酸化物ＴＦＴ素子３のゲート電極３ｇとａ−ＳｉＴＦＴ素子５のゲート電極５ｇとは、同一の導電層である第２の導電層で形成され、ａ−ＳｉＴＦＴ素子５のソースドレイン電極層５ｓ・５ｄは、第３の導電層で形成されている回路基板１を光センサ回路基板として用いた場合を例に挙げて説明しているが、これに限定されることはない。
【００７３】
図３は、本発明の回路基板に備えられた酸化物ＴＦＴ素子３とａ−ＳｉＴＦＴ素子５とが取り得る他の構造の一例を示す図である。
【００７４】
なお、上記第３の導電層は、絶縁基板２に各導電層が積層される厚さ方向（図３の上下方向）において、上記第２の導電層よりも上層に形成されており、上記第１の導電層は、上記第２の導電層よりも下層に形成されている。
【００７５】
図３の（ａ）は、トップゲート型で形成された酸化物ＴＦＴ素子３と、ボトムゲート型で形成されたａ−ＳｉＴＦＴ素子５とが備えられ、酸化物ＴＦＴ素子３のソースドレイン電極層３ｓ・３ｄは第１の導電層で形成され、酸化物ＴＦＴ素子３のゲート電極３ｇとａ−ＳｉＴＦＴ素子５のゲート電極５ｇとは、同一の導電層である第２の導電層で形成され、ａ−ＳｉＴＦＴ素子５のソースドレイン電極層５ｓ・５ｄは、第３の導電層で形成されている回路基板１を示す。
【００７６】
このような構成の場合、酸化物ＴＦＴ素子３およびａ−ＳｉＴＦＴ素子５のゲート電極３ｇ・５ｇを共有化することができるので、酸化物ＴＦＴ素子３およびａ−ＳｉＴＦＴ素子５を駆動するために必要な配線の数を減らすことができる。
【００７７】
また、酸化物ＴＦＴ素子３のサイズとａ−ＳｉＴＦＴ素子５のサイズを同サイズに形成し、酸化物ＴＦＴ素子３とａ−ＳｉＴＦＴ素子５とを平面視において、完全に重なるような構成とすることもできる。
【００７８】
また、例えば、酸化物ＴＦＴ素子３のサイズをａ−ＳｉＴＦＴ素子５のサイズより小さく形成し、一つのａ−ＳｉＴＦＴ素子５に対して、複数の酸化物ＴＦＴ素子３が、平面視において重なるような構成とすることもできる。
【００７９】
したがって、絶縁基板２上に形成される酸化物ＴＦＴ素子３、ａ−ＳｉＴＦＴ素子５およびこれらの配線の形成面積を小さくすることができ、集積度の高い回路基板１を実現することができる。
【００８０】
図３の（ｂ）は、トップゲート型で形成された酸化物ＴＦＴ素子３と、トップゲート型で形成されたａ−ＳｉＴＦＴ素子５とが備えられ、ａ−ＳｉＴＦＴ素子５のソースドレイン電極層５ｓ・５ｄは、第１の導電層で形成され、ａ−ＳｉＴＦＴ素子５のゲート電極５ｇと酸化物ＴＦＴ素子３のソースドレイン電極層３ｓ・３ｄとは、同一の導電層である第２の導電層で形成され、酸化物ＴＦＴ素子３のゲート電極３ｇは、第３の導電層で形成されている回路基板１を示す。
【００８１】
このような構成の場合、例えば、ａ−ＳｉＴＦＴ素子５のゲート電極５ｇと酸化物ＴＦＴ素子３のソース電極３ｓとが、電気的に接続される回路において、ゲート電極５ｇとソース電極３ｓとは、同一の導電層である上記第２の導電層で形成されているため、コンタクトホールを形成することなく、上記第２の導電層をパターニングするのみで、ゲート電極５ｇとソース電極３ｓとを電気的に接続することができる。
【００８２】
さらに、上記構成によれば、ゲート電極５ｇとソース電極３ｓとを一体化することができるので、酸化物ＴＦＴ素子３とａ−ＳｉＴＦＴ素子５とを平面視において、重なるように配置することができる。
【００８３】
したがって、絶縁基板２上に形成される酸化物ＴＦＴ素子３とａ−ＳｉＴＦＴ素子５との形成面積を小さくすることができ、集積度の高い回路基板１を実現することができる。
【００８４】
一方、図３の（ｃ）は、ボトムゲート型で形成された酸化物ＴＦＴ素子３と、ボトムゲート型で形成されたａ−ＳｉＴＦＴ素子５とが備えられ、ａ−ＳｉＴＦＴ素子５のゲート電極５ｇは、第１の導電層で形成され、ａ−ＳｉＴＦＴ素子５のソースドレイン電極層５ｓ・５ｄと酸化物ＴＦＴ素子３のゲート電極３ｇとは、同一の導電層である第２の導電層で形成され、酸化物ＴＦＴ素子３のソースドレイン電極層３ｓ・３ｄは、第３の導電層で形成されている回路基板１を示す。
【００８５】
このような構成の場合、例えば、ａ−ＳｉＴＦＴ素子５のドレイン電極５ｄと酸化物ＴＦＴ素子３のゲート電極３ｇとが、電気的に接続される回路において、ドレイン電極５ｄとゲート電極３ｇとは、同一の導電層である上記第２の導電層で形成されているため、コンタクトホールを形成することなく、上記第２の導電層をパターニングするのみで、ドレイン電極５ｄとゲート電極３ｇとを電気的に接続することができる。
【００８６】
さらに、上記構成によれば、ドレイン電極５ｄとゲート電極３ｇとを一体化することができるので、酸化物ＴＦＴ素子３とａ−ＳｉＴＦＴ素子５とを平面視において、重なるように配置することができる。
【００８７】
したがって、絶縁基板２上に形成される酸化物ＴＦＴ素子３とａ−ＳｉＴＦＴ素子５との形成面積を小さくすることができ、集積度の高い回路基板１を実現することができる。
【００８８】
図３の（ｄ）は、トップゲート型で形成された酸化物ＴＦＴ素子３と、ボトムゲート型で形成されたａ−ＳｉＴＦＴ素子５とが備えられ、ａ−ＳｉＴＦＴ素子５のゲート電極５ｇは第１の導電層で形成され、ａ−ＳｉＴＦＴ素子５のソースドレイン電極層５ｓ・５ｄと酸化物ＴＦＴ素子３のソースドレイン電極層３ｓ・３ｄとは同一の導電層である第２の導電層で形成され、酸化物ＴＦＴ素子３のゲート電極３ｇは、第３の導電層で形成されている回路基板１を示す。
【００８９】
図３の（ｄ）においては、絶縁基板２上に設けられたＴＦＴ素子３・５に備えられた半導体層の材質が異なる場合を示しているが、上記半導体層が同一層で形成されていてもよく、上記構成によれば、ＴＦＴ素子３およびＴＦＴ素子５のソースドレイン電極３ｓ・３ｄ・５ｓ・５ｄを共有化することができるので、ＴＦＴ素子３およびＴＦＴ素子５を駆動するために必要な配線の数を減らすことができる。
【００９０】
また、ＴＦＴ素子３およびＴＦＴ素子５のソースドレイン電極３ｓ・３ｄ・５ｓ・５ｄを共有化することで、ＴＦＴ素子３とＴＦＴ素子５とを平面視において、一部が重なるような構成とすることもできる。
【００９１】
したがって、絶縁基板２上におけるＴＦＴ素子３・５および配線の形成面積を小さくすることができ、集積度の高い回路基板１を実現することができる。
【００９２】
また、図３の（ｄ）に図示されているように、ＴＦＴ素子３の酸化物半導体層３ｈの上層には、ゲート電極３ｇが、ＴＦＴ素子５の水素化非晶質シリコン層５ｈの下層にはゲート電極５ｇが形成されており、図示はしてないが、ゲート電極５ｇと同一層で形成される遮光膜をＴＦＴ素子３の下部に、ゲート電極３ｇと同一層で形成される遮光膜をＴＦＴ素子５の上部にそれぞれ設けることができる。
【００９３】
したがって、上記構成によれば、回路基板１の上下両方向からの光が半導体層３ｈ・５ｈに入射されないように、ゲート電極３ｇ・５ｇ、および図３の（ｄ）には図示していない遮光膜を用いて遮光することができる構成となっている。
【００９４】
なお、上記それぞれの遮光膜は、遮光目的として形成されるため、ゲート電極３ｇ・５ｇと電気的に接続されてなくてもよい。
【００９５】
回路基板を、例えば、液晶表示装置のアクティブマトリクス基板として用いた場合には、従来においては、一般的に、上記アクティブマトリクス基板と対向配置される対向基板側に設けられたブラックマトリクスを用いて、上記半導体層に入射される光を遮光していたため、上記両基板の貼り合わせずれをカバーできるように、大きなマージンが必要であり、その分、液晶表示装置の開口率が下がるようになっていた。
【００９６】
一方、上述したようなゲート電極３ｇ・５ｇおよび上記遮光層を用いて遮光する構成によれば、フォトレジスト工程と同じ精度で位置合わせが可能となるため、従来のように大きなマージンが不要となり、その分、液晶表示装置の開口率を上げることができる。
【００９７】
また、上記構成によれば、上記半導体層に対して、より近い箇所で遮光を行うことができる構成であるため、斜め光の遮光にも優れている。
【００９８】
なお、図３に示した回路基板１に搭載可能な他のＴＦＴ素子の構造は、一例に過ぎず、この他の構造も取り得るのは勿論である。また、図３においては、ＴＦＴ素子として、酸化物ＴＦＴ素子３とａ−ＳｉＴＦＴ素子５とを例に挙げて説明しているが、これに限定されず、他の半導体層を備えたＴＦＴ素子であってもよく、回路基板１に備えられた複数のＴＦＴ素子の半導体層が同一層によって形成された場合であってもよい。
【００９９】
〔実施の形態２〕
次に、図４〜図７に基づいて、本発明の第２の実施形態について説明する。本実施の形態は、表示領域Ｒ１が備えられたＴＦＴ基板１１（アクティブマトリクス基板）に関し、表示領域Ｒ１にはマトリクス状に配された複数の画素が備えられ、上記各画素には、上記各画素のオンオフを制御するスイッチング素子として酸化物画素ＴＦＴ素子８（第１のＴＦＴ素子）が設けられており、さらに、上記複数の画素の少なくとも一部の画素には、酸化物ＴＦＴ素子３とａ−ＳｉＴＦＴ素子５と容量素子７とからなる光センサ回路が設けられている点において実施の形態１とは異なっており、その他の構成については実施の形態１において説明したとおりである。説明の便宜上、上記の実施の形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
【０１００】
（光センサ回路を備えた表示装置の構成）
本実施の形態においては、表示装置の一例として、ＴＦＴ基板１１を備えた液晶表示装置を例に挙げて説明をするが、これに限定されることはない。
【０１０１】
図４は、ＴＦＴ基板１１の概略構成を示すブロック図である。
【０１０２】
図５は、ＴＦＴ基板１１の表示領域Ｒ１における１画素の回路構成を示す回路図である。
【０１０３】
図４に図示されているように、ＴＦＴ基板１１には、表示領域Ｒ１が備えられており、表示領域Ｒ１には、マトリクス状に配された複数の画素が備えられている。
【０１０４】
そして、図５に示すように各画素の下部には、実施の形態１で既に説明した酸化物ＴＦＴ素子３とａ−ＳｉＴＦＴ素子５と容量素子７とからなる光センサ回路が設けられており、各画素における上記光センサ回路が設けられている領域の上部には、ゲート配線Ｇｎおよびソース配線Ｓｍが交差するように形成されている。
【０１０５】
ゲート配線Ｇｎとソース配線Ｓｍとの交差位置には上記各画素のオンオフを制御するスイッチング素子としての酸化物画素ＴＦＴ素子８と、酸化物画素ＴＦＴ素子８のドレイン電極に電気的に接続された補助容量（補助容量素子）１８および液晶容量１９を形成する画素電極とが形成されている。なお、上記各画素の補助容量１８は、補助容量線Ｃｓｎに接続されている。
【０１０６】
ＴＦＴ基板１１の表示領域Ｒ１には、図５に示すような回路構成を有する各画素がマトリクス状に全面に配置されており、例えば、隣接した３つの画素をフルカラー表示に対応したＲ（赤），Ｇ（緑），Ｂ（青）の表示に割り当てることができる。
【０１０７】
なお、本実施の形態においては、光センサ回路は、全ての画素に設けているが、特定の色（例えば、青色）を表示する画素毎に設けてもよいし、複数の画素に跨って設けられてもよく、上記光センサ回路の数は、光検出のために求められる解像度との兼ね合いにより、決めればよい。
【０１０８】
なお、本実施の形態においては、ソース配線Ｓｍと上述したＡＭＰ電源供給バスラインＶｓｍと上述した光センサ出力バスラインＶｏｍとは、全て別途に設けているが、各画素における開口率を向上させるため、必要に応じて、ソース配線Ｓｍと上記ＡＭＰ電源供給バスラインＶｓｍとを共通化し、ソース配線Ｓｍに隣り合うソース配線Ｓｍ＋１と上記光センサ出力バスラインＶｏｍ＋１とを共通化してもよい。
【０１０９】
また、図４に図示されているように、ＴＦＴ基板１１における表示領域Ｒ１の周辺領域には、表示用走査信号線駆動回路１２、表示用映像信号線駆動回路１３、センサ走査信号線駆動回路１４、センサ読出し回路１５、センシング画像処理部１６、および電源回路１７が備えられている。
【０１１０】
なお、ＴＦＴ基板１１の上記周辺領域に設けられる各駆動回路の回路素子の少なくとも一部は、上記表示領域Ｒ１に設けられる各素子の形成とともに、モノリシックに形成してもよい。
【０１１１】
本実施の形態においては、表示用走査信号線駆動回路１２、表示用映像信号線駆動回路１３、センサ走査信号線駆動回路１４およびセンサ読出し回路１５は、上記表示領域Ｒ１に設けられる各素子の形成とともに、モノリシックに形成し、センシング画像処理部１６と電源回路１７とは、ＴＦＴ基板１１に外付けで実装したが、これに限定されることはない。
【０１１２】
なお、「モノリシックに形成」とは、物理的プロセスおよび化学的プロセスの少なくとも一方により、絶縁基板２上に直接に回路素子が形成されることを意味し、半導体回路がモジュールとしてガラス基板に実装されることを含まない。
【０１１３】
また、図示はしてないが、ＴＦＴ基板１１を備えた液晶表示装置が、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モードの液晶表示装置である場合、対向基板には、共通電極およびＲ（赤），Ｇ（緑），Ｂ（青）のカラーフィルタが設けられている。なお、本発明は、液晶モードの制約を受けないため、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モードにも適用でき、さらに、共通電極がＴＦＴ基板１１側に設けられた横電界印加方式とも呼ばれるＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モードにも適用できる。
【０１１４】
表示用走査信号線駆動回路１２は、ゲート配線Ｇｎを用いて、表示領域Ｒ１にマトリクス状に配された複数の画素を１行ずつ選択的に走査する走査信号を生成する。表示用映像信号線駆動回路１３は、ソース配線Ｓｍを用いて、上記各画素に映像信号を供給する。
【０１１５】
センサ走査信号線駆動回路１４は、表示領域Ｒ１にマトリクス状に配された複数の画素の各画素毎に設けられた酸化物ＴＦＴ素子３とａ−ＳｉＴＦＴ素子５と容量素子７とからなる光センサ回路を１行ずつ選択して駆動し、センサ読出し回路１５は、上記ＡＭＰ電源供給バスラインＶｓｍを用いて、上記光センサ回路に一定電位の上記電源電圧ＶＤＤを供給するとともに、上記光センサ出力バスラインＶｏｍを用いて、光検出信号を上記光センサ回路から読み出す。
【０１１６】
センシング画像処理部１６は、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）およびＰＣ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｃｏｎｔｒｏｌｅｒ）などによって構成され、メモリされた画像処理プログラムに従って、上記光センサ回路が出力した光検出信号から、原稿のスキャン画像、あるいは上記液晶表示装置の表示領域Ｒ１に対する指またはポインティングペンの位置などの情報を生成する。
【０１１７】
また、電源回路１７は、各回路１２〜１６へ、それぞれ必要な電源電圧を供給する。
【０１１８】
なお、上記液晶表示装置の構成は、上述した構成に限定されることはなく、センサ走査信号線駆動回路１４またはセンサ読出し回路１５は、他の回路、具体的には表示用走査信号線駆動回路１２または表示用映像信号線駆動回路１３等に、機能として含まれていてもよく、センサ読出し回路１５が、センシング画像処理部１６の機能に含まれていても構わない。
【０１１９】
（各画素毎に備えられたスイッチング素子として第１のＴＦＴ素子の構成）
図６は、ＴＦＴ基板１１の各画素毎に備えられたスイッチング素子としての酸化物画素ＴＦＴ素子８の構成を示す断面図である。
【０１２０】
図示されているように、ＴＦＴ基板１１の各画素毎に備えられたスイッチング素子としての酸化物画素ＴＦＴ素子８は、酸化物半導体層８ｈ上に第１のゲート絶縁層４を介して形成されたゲート電極８ｇが、酸化物半導体層８ｈと電気的に接続されているソースドレイン電極層８ｓ・８ｄより上層に配置するようにトップゲート型で形成されている。
【０１２１】
また、酸化物画素ＴＦＴ素子８に備えられた酸化物半導体層８ｈは、上述した酸化物ＴＦＴ素子３に備えられた酸化物半導体層３ｈと同一層であり、ゲート電極８ｇはゲート電極３ｇと、ソースドレイン電極層８ｓ・８ｄは、ソースドレイン電極層３ｓ・３ｄとそれぞれ同一層である。
【０１２２】
さらには、酸化物画素ＴＦＴ素子８のドレイン電極８ｄに電気的に接続された補助容量１８が形成されている。
【０１２３】
補助容量１８は、ゲート電極５ｇ・８ｇと同一層で形成された補助容量電極１８ａと、第２のゲート絶縁層６と、補助容量電極１８ａと平面視において重なるように形成された補助容量対向電極１８ｂとで構成されている。なお、補助容量対向電極１８ｂは、ソースドレイン電極層５ｓ・５ｄと同一層で形成され、第１のゲート絶縁層４および第２のゲート絶縁層６に形成されたコンタクトホールを介して酸化物画素ＴＦＴ素子８のドレイン電極８ｄに電気的に接続されている。
【０１２４】
また、補助容量対向電極１８ｂ上には、パッシベーション膜２０が形成されており、パッシベーション膜２０上には、画素電極２１が形成されており、画素電極２１と補助容量対向電極１８ｂとは、パッシベーション膜２０に形成されたコンタクトホールを介して電気的に接続されている。
【０１２５】
なお、本実施の形態においては、補助容量１８の補助容量対向電極１８ｂをソースドレイン電極層５ｓ・５ｄと同一層で形成しているが、ソースドレイン電極層８ｓ・８ｄと同一層で形成することもでき、この場合には、補助容量電極１８ａと補助容量対向電極１８ｂとの間には、第１のゲート絶縁層４が挟持され、補助容量１８を構成する。さらには、補助容量１８の補助容量対向電極１８ｂは、画素電極２１と同一層で形成することもできる。
【０１２６】
上記構成によれば、上記各画素には、チャネル層のサイズを大きくしなくても、比較的に高い移動度を得ることができる酸化物半導体層８ｈをチャネル層として備えている酸化物画素ＴＦＴ素子８が形成されている構成となっている。
【０１２７】
したがって、上記各画素に備えられた酸化物画素ＴＦＴ素子８のサイズを小さく形成できるので、上記各画素において、光を透過できる領域の比を示す開口率の高いＴＦＴ基板１１を実現することができる。
【０１２８】
また、上記構成によれば、上記光センサ回路にもチャネル層のサイズを大きくしなくても、比較的に高い移動度を得ることができる酸化物半導体層３ｈをチャネル層として備えている酸化物ＴＦＴ素子３を備えているので、上記光センサ回路が備えられた画素における光センサ回路の占有面積を小さくすることができ、開口率の高いＴＦＴ基板１１を実現することができる。
【０１２９】
このような高い開口率を有するＴＦＴ基板１１を用いて、例えば、バックライトを備えた液晶表示装置を作製した場合、上記バックライトの光量を削減できるので、結果として低消費電力化を実現できる。
【０１３０】
また、このようなＴＦＴ基板１１を用いることにより、光センサ機能を備えた液晶表示装置、すなわち、タッチパネル（エリアセンサ）機能を備えたタッチパネル一体型の液晶表示装置を実現することができる。
【０１３１】
さらに、ＴＦＴ基板１１の各画素には各画素に印加された電圧をフレーム周期間、減衰なく保持するための補助容量１８が備えられており、補助容量１８は、酸化物ＴＦＴ素子３、ａ−ＳｉＴＦＴ素子５、容量素子７および酸化物画素ＴＦＴ素子８の製造工程と同一の製造工程によって形成される。
【０１３２】
したがって、補助容量１８を備えたＴＦＴ基板１１を、補助容量１８を作り込むための別途の製造工程を追加せずに作製することができる。
【０１３３】
また、ＴＦＴ基板１１の表示領域Ｒ１の周辺領域に、表示領域Ｒ１に設けられる各素子の形成とともに、モノリシックに形成した表示用走査信号線駆動回路１２、表示用映像信号線駆動回路１３、センサ走査信号線駆動回路１４およびセンサ読出し回路１５に備えられるＴＦＴ素子も、チャネル層のサイズを大きくしなくても、比較的に高い移動度を得ることができる酸化物半導体層３ｈ・８ｈをチャネル層として備えている酸化物ＴＦＴ素子３・８で形成することが好ましい。
【０１３４】
上記構成によれば、ＴＦＴ基板１１の表示領域Ｒ１の周辺領域における上記各回路１２〜１５の形成領域を小さくすることができるので、額縁領域が縮小されたＴＦＴ基板１１を実現することができる。
【０１３５】
（ＴＦＴ基板の製造方法）
以下、図７に基づいて、ＴＦＴ基板１１の製造方法について、簡素化のためのポイントを中心に据えて、以下に説明する。
【０１３６】
図７は、ＴＦＴ基板１１の製造工程を順番に示す工程図である。
【０１３７】
なお、図７においては、酸化物画素ＴＦＴ素子８と同一の材料および同一の製造工程で同時に形成される酸化物ＴＦＴ素子３と、補助容量１８と同一の材料および同一の製造工程で同時に形成される容量素子７とは、図示を省略する。
【０１３８】
図７の（ａ）に示すように、絶縁基板２上に、ソースドレイン電極層８ｓ・８ｄを形成した後、所定の形状にパターニングし、酸化物画素ＴＦＴ素子８のソース電極８ｓとドレイン電極８ｄとを形成した（工程Ａ）。
【０１３９】
次に、図７の（ｂ）に示すように、酸化物画素ＴＦＴ素子８のチャネル層となる酸化物半導体層８ｈを全面に成膜した後、所定の形状にパターニングし、ソース電極８ｓおよびドレイン電極８ｄと電気的に接続された酸化物半導体層８ｈを形成した（工程Ｂ）。
【０１４０】
そして、図７の（ｃ）に示すように、第１のゲート絶縁層４を全面に成膜した（工程Ｃ）。第１のゲート絶縁層４としては、例えば、ＳｉＯ２やＳｉＮｘなどを用いることができるがこれらに限定されることはない。また、必要に応じて、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などの第１のゲート絶縁層４の平坦化工程を行ってもよい。
【０１４１】
次に、図７の（ｄ）に示すように、酸化物画素ＴＦＴ素子８のゲート電極８ｇと補助容量１８の補助容量電極１８ａとａ−ＳｉＴＦＴ素子５のゲート電極５ｇとを、同一の導電層を用いて所定のパターンに形成した（工程Ｄ）。
【０１４２】
次に、図７の（ｅ）に示すように、第２のゲート絶縁層６を全面に成膜した（工程Ｅ）。第２のゲート絶縁層４としては、例えば、ＳｉＯ２やＳｉＮｘなどを用いることができるがこれらに限定されることはない。また、必要に応じて、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などの第２のゲート絶縁層６の平坦化工程を行ってもよい。
【０１４３】
そして、図７の（ｆ）に示すように、非晶質シリコン層を全面に成膜した後、水素化処理を行い水素化非晶質シリコン層５ｈとし、水素化非晶質シリコン層５ｈをゲート電極５ｇと平面視において重なるように所定の形状にパターニングした（工程Ｆ）。
【０１４４】
それから、図７の（ｇ）に示すように、コンタクトホールＣＨ１・ＣＨ２を形成するため、第１のゲート絶縁層４および第２のゲート絶縁層６をエッチングした（工程Ｇ）。
【０１４５】
次に、図７の（ｈ）に示すように、ソースドレイン電極層５ｓ・５ｄを形成した後、所定の形状にパターニングし、ａ−ＳｉＴＦＴ素子５のソース電極５ｓおよびドレイン電極５ｄとともに、補助容量１８の補助容量対向電極１８ｂを形成した（工程Ｈ）。なお、ａ−ＳｉＴＦＴ素子５のソース電極５ｓおよびドレイン電極５ｄは、水素化非晶質シリコン層５ｈと電気的に接続されるように形成されている。
【０１４６】
また、上記工程Ｈにおいて、補助容量対向電極１８ｂは、コンタクトホールＣＨ１を介して、酸化物画素ＴＦＴ素子８のドレイン電極８ｄと電気的に接続されており、ａ−ＳｉＴＦＴ素子５のドレイン電極５ｄは、コンタクトホールＣＨ２を介して、ａ−ＳｉＴＦＴ素子５のゲート電極５ｇと電気的に接続されている。
【０１４７】
次に、図７の（ｉ）に示すように、パッシベーション膜２０を全面に成膜した（工程Ｉ）。パッシベーション膜２０としては、例えば、ＳｉＯ２やＳｉＮｘなど無機膜を用いることもできるが、アクリル樹脂を主成分とするパターニングが可能な感光性有機絶縁膜を用いることもできる。さらには、有機・無機ハイブリッド膜などを用いることができるが、これらに限定されるわけではない。なお、本実施の形態においては、パッシベーション膜２０として無機膜を用いた。
【０１４８】
そして、図７の（ｊ）に示すように、コンタクトホールＣＨ３を形成するため、パッシベーション膜２０をエッチングした（工程Ｊ）。なお、パッシベーション膜２０として感光性有機絶縁膜を用いた場合には、露光・現像によるパターニングが可能であるため、コンタクトホールＣＨ３を形成するための上記工程Ｊは省略できる。
【０１４９】
最後に、図７の（ｋ）に示すように、画素電極層を形成した後、所定の形状にパターニングし、画素電極２１を形成した（工程Ｋ）。なお、画素電極２１は、コンタクトホールＣＨ３を介して、酸化物画素ＴＦＴ素子８のドレイン電極８ｄと電気的に接続された補助容量対向電極１８ｂと電気的に接続されている。画素電極２１としては、透過型液晶表示装置の場合には、ＩＴＯやＩＺＯなどを用いることができ、半透過型または反射型液晶表示装置の場合には、Ａｌなどを用いることができる。
【０１５０】
上述したＴＦＴ基板１１の製造方法によれば、製造工程の途中を含めて、酸化物半導体層３ｈ・８ｈと、水素化非晶質シリコン層５ｈとは、一切接触しないようになっている。
【０１５１】
すなわち、水素化非晶質シリコン層５ｈと酸化物半導体層３ｈ・８ｈとの間には、製造工程の途中を含めて、常に、第１のゲート絶縁層４、第２のゲート絶縁層６およびゲート電極層３ｇ・８ｇが存在するようになっているので、水素化非晶質シリコン層５ｈ中の水素が、酸化物半導体層３ｈ・８ｈに及ぼす悪影響を抑制することができるようになっている。
【０１５２】
したがって、上記製造方法によれば、酸化物半導体層３ｈ・８ｈをチャネル層として備えた酸化物ＴＦＴ素子３および酸化物画素ＴＦＴ素子８の素子特性の劣化を抑制することができる。
【０１５３】
〔実施の形態３〕
次に、図８〜図１０に基づいて、本発明の第３の実施形態について説明する。本実施の形態は、光センサ素子の役割を担う水素化非晶質シリコン層５ｈをチャネル層として備えたａ−ＳｉＴＦＴ素子５ａと、各画素毎に備えられたスイッチング素子の役割を担う酸化物半導体層８ｈをチャネル層として備えた酸化物画素ＴＦＴ素子８ａとのゲート電極が共有化されているとともに、画素電極２１と電気的に接続されている酸化物画素ＴＦＴ素子８ａとに備えられた酸化物半導体層８ｈおよびソースドレイン電極層８ｓ・８ｄは、光センサ回路を構成するａ−ＳｉＴＦＴ素子５ａに備えられた水素化非晶質シリコン層５ｈおよび上記ソースドレイン電極層５ｓ・５ｄと、平面視において少なくとも一部が重なるように形成されている点において実施の形態２とは異なっており、その他の構成については実施の形態２において説明したとおりである。説明の便宜上、上記の実施の形態２の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
【０１５４】
図８は、本実施の形態のＴＦＴ基板の１画素の回路構成を示す回路図である。
【０１５５】
図示されているように、本実施の形態においては、各画素毎に備えられたスイッチング素子としての酸化物画素ＴＦＴ素子８ａの駆動タイミングと、光センサ素子としてのａ−ＳｉＴＦＴ素子５ａの駆動タイミングとを一致させることで、酸化物画素ＴＦＴ素子８ａを駆動させる信号が供給されるゲート配線Ｇｎと、ａ−ＳｉＴＦＴ素子５ａを駆動させる信号が供給されるフォトダイオードリセット用配線Ｖｒｓｔｎとが共通化され１本化されている構成である。
【０１５６】
すなわち、センサ走査信号線駆動回路１４からフォトダイオードリセット用配線Ｖｒｓｔｎを介して供給されるリセット信号ＲＳＴのハイレベルのタイミングと、表示用走査信号線駆動回路１２からゲート配線Ｇｎを介して供給される走査信号のハイレベルのタイミングとは、一致するように設定されている構成である。
【０１５７】
したがって、上記構成によれば、１本化されている配線Ｖｒｓｔｎ／Ｇｎに供給される一つの信号で酸化物画素ＴＦＴ素子８ａとａ−ＳｉＴＦＴ素子５ａとを駆動できる。
【０１５８】
図９は、本実施の形態のＴＦＴ基板の各画素毎に備えられた光センサ素子としてのａ−ＳｉＴＦＴ素子５ａと、スイッチング素子としての酸化物画素ＴＦＴ素子８ａと、補助容量１８との構成を示す断面図である。
【０１５９】
図示されているように、本実施の形態のＴＦＴ基板においては、光センサ素子の役割を担う水素化非晶質シリコン層５ｈをチャネル層として備えたａ−ＳｉＴＦＴ素子５ａは、ボトムゲート型で形成されており、一方、各画素毎に備えられたスイッチング素子の役割を担う酸化物半導体層８ｈをチャネル層として備えた酸化物画素ＴＦＴ素子８ａは、トップゲート型で形成されており、ａ−ＳｉＴＦＴ素子５ａのゲート電極５ｇと酸化物画素ＴＦＴ素子８ａのゲート電極８ｇとは、共有化されて一つのゲート電極５ｇ・８ｇで形成されている構成である。ゲート電極５ｇ・８ｇは、上述した１本化されている配線Ｖｒｓｔｎ／Ｇｎと、同一層によって形成され、電気的に接続されている。
【０１６０】
また、画素電極２１と電気的に接続されている酸化物画素ＴＦＴ素子８ａに備えられた酸化物半導体層８ｈおよびソースドレイン電極層８ｓ・８ｄは、光センサ回路を構成するａ−ＳｉＴＦＴ素子５ａに備えられた水素化非晶質シリコン層５ｈおよび上記ソースドレイン電極層５ｓ・５ｄと、平面視において重なるように形成されている。
【０１６１】
図１０の（ａ）は、実施の形態２のＴＦＴ基板１１における開口部の平面図を示し、図１０の（ｂ）は、本実施の形態のＴＦＴ基板１１ａにおける開口部の平面図を示す。
【０１６２】
図１０の（ａ）に図示されているように、実施の形態２のＴＦＴ基板１１においては、酸化物画素ＴＦＴ素子８とａ−ＳｉＴＦＴ素子５とは、平面視において重なるように形成されてないため、１画素内において、酸化物画素ＴＦＴ素子８とａ−ＳｉＴＦＴ素子５とは、それぞれ別途の領域を占めるように形成されている。
【０１６３】
一方、図１０の（ｂ）に図示されているように、本実施の形態のＴＦＴ基板１１ａにおいては、酸化物画素ＴＦＴ素子８ａとａ−ＳｉＴＦＴ素子５ａとは、平面視において重なるように形成されているため、１画素内において、ａ−ＳｉＴＦＴ素子５ａの下部に形成される酸化物画素ＴＦＴ素子８ａの形成面積分、画素電極２１の形成面積を広げることができる。さらに、上記構成によれば、ゲート配線Ｇｎと、フォトダイオードリセット用配線Ｖｒｓｔｎとが共通化され１本化されているので、上記配線が別途に設けられた図１０の（ａ）に示す構成に比べると、１画素内において、配線の形成面積を小さくすることができる。
【０１６４】
したがって、本実施の形態のＴＦＴ基板１１ａにおいては、配線や素子の形成面積を縮小化させることによって、開口率の高いＴＦＴ基板１１ａを実現させている。
【０１６５】
なお、本実施の形態においては、上記光センサ回路を構成するａ−ＳｉＴＦＴ素子５ａと上記各画素のオンオフを制御するスイッチング素子として設けられた酸化物画素ＴＦＴ素子８ａとが、平面視において重なるように形成され、上記ａ−ＳｉＴＦＴ素子５ａと上記光センサ回路を構成する酸化物ＴＦＴ素子とは、平面視において、重ならないように形成されている場合を例に挙げたが、これに限定されることはなく、例えば、上記光センサ回路を構成するａ−ＳｉＴＦＴ素子５ａと酸化物ＴＦＴ素子とを平面視において重なるように形成し、上記光センサ回路を構成するａ−ＳｉＴＦＴ素子５ａと上記各画素のオンオフを制御するスイッチング素子として設けられた酸化物画素ＴＦＴ素子８ａとは、平面視においては重ならないように形成することもできる。
【０１６６】
〔実施の形態４〕
次に、図１１〜図１６に基づいて、本発明の第４の実施形態について説明する。本実施の形態は、水素化非晶質シリコン層５ｈをチャネル層として備えたａ−ＳｉＴＦＴ素子５を備えた保護回路を有する液晶表示装置について記載されている点において実施の形態１〜３とは異なっており、その他の構成については実施の形態１〜３において説明したとおりである。説明の便宜上、上記の実施の形態２の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
【０１６７】
（表示装置の構成）
図１１は、保護回路が備えられた本実施形態のＴＦＴ基板１１ｂの概略的構成を示すブロック図である。ＴＦＴ基板１１ｂは、表示領域Ｒ１（表示領域Ｒ１には、光センサ回路は形成されてないものとする）と、表示用走査信号線駆動回路２３と、表示用映像信号線駆動回路２４と、各駆動回路２３・２４に必要な電源電圧を供給する電源回路２５とを備えている。なお、ＴＦＴ基板１１ｂの構成は、図１１に示す一構成例に限定されることはない。
【０１６８】
ＴＦＴ基板１１ｂにおける上記表示領域Ｒ１の周辺領域には、表示領域Ｒ１に形成されている画素電極（未図示）と電気的に接続されている酸化物画素ＴＦＴ素子（未図示）を外来ノイズなどから保護するための保護回路が備えられており、上記保護回路には、水素化非晶質シリコン層をチャネル層として備えたａ−ＳｉＴＦＴ素子（未図示）が備えられている。
【０１６９】
図１２は、図１１に図示した領域Ｓａ内に作り込まれた保護回路２６および表示領域Ｒ１内に形成された画素回路２８の回路構成を示す回路図である。
【０１７０】
本実施形態のＴＦＴ基板１１ｂには、例えば、画素回路２８の画素駆動用ＴＦＴ素子２９（酸化物画素ＴＦＴ素子）を回路的に保護する保護回路２６が備えられており、保護回路２６には、例えば、ダイオード２７として機能するＴＦＴ素子（ａ−ＳｉＴＦＴ素子）が備えられている構成である。画素駆動用ＴＦＴ２９（酸化物画素ＴＦＴ素子）は、酸化物ＴＦＴからなり、ＴＦＴ素子（ａ−ＳｉＴＦＴ素子）は、ａ−ＳｉＴＦＴからなる。
【０１７１】
すなわち、高抵抗が必要な素子（例：保護素子）にはａ−ＳｉＴＦＴを用い、低抵抗（高移動度）が好ましい素子（例：画素駆動用ＴＦＴ素子）には酸化物半導体を用いている。
【０１７２】
より具体的には、図１２に示すように、保護回路２６は、順方向が互いに逆向きのダイオード２７を並列に接続して構成した双方向ダイオードであり、全てのゲート配線Ｇｎに対し１つずつ設けられている。このような保護回路２６は、ダイオードショートリングとも呼ばれている。保護回路２６の一端は、ゲート配線Ｇｎに接続され、他端は、例えば接地線ＧＮＤに接続されている。
【０１７３】
これにより、静電気等による過大な電圧がゲート配線Ｇｎに印加されたとしても、ゲート配線Ｇｎと接地線ＧＮＤとの間に、速やかに放電パスを形成することができるので、画素回路２８を構成する画素駆動用ＴＦＴ素子２９などを過大な電圧から保護することができる。しかも、双方向ダイオードは、正負両極性の過大な電圧に対応することができる。
【０１７４】
また、図１３に示すように、保護回路２６を、互いに隣り合うゲート配線Ｇｎとゲート配線Ｇｎ＋１とを接続するように設けることもできる。この場合には、１つのゲート配線Ｇｎに印加された過大な電圧を、他のゲート配線に分散させることができるので、同様に、画素回路２８を保護することができる。
【０１７５】
（保護回路のＴＦＴをａ−ＳｉＴＦＴとする意義）
上述のように、保護回路２６のダイオード２７として機能するＴＦＴをａ−ＳｉＴＦＴとしている。これは、保護回路２６の占有面積を小さくし、ＴＦＴ基板１１ｂの額縁サイズを小さくするのに有効である。
【０１７６】
酸化物ＴＦＴは、ａ−ＳｉＴＦＴに比べてオン抵抗が１桁小さいという特性を持っている。このため、図１２の保護回路２６に酸化物ＴＦＴを用いた場合には、ゲート配線Ｇｎから接地線ＧＮＤ間で、電流のリークが発生するおそれがあり、図１３の保護回路２６に酸化物ＴＦＴを用いた場合には、隣り合うゲート配線間で、電流のリークが発生するおそれがある。
【０１７７】
したがって、保護回路２６のダイオード２７として酸化物ＴＦＴを用いようとすると、図１５に示すように、酸化物ＴＦＴのチャネル長（Ｌ長）を大きくし、それによって酸化物ＴＦＴの上記オン抵抗を大きくすることが必要になる。このため、酸化物ＴＦＴのサイズが大きくならざるを得ないので、ＴＦＴ基板１１ｂの狭額縁化に支障を来たす。
【０１７８】
なお、ＴＦＴ基板１１ｂの狭額縁化を優先して、保護回路２６を設けない場合には、画素回路２８で絶縁破壊などが発生し、ＴＦＴ基板１１ｂの製造の歩留まりが低下する。
【０１７９】
本実施の形態においては、ＴＦＴ基板１１ｂの各画素のスイッチング素子や、あるいは、このスイッチング素子と同一の絶縁基板上にモノリシックに形成された表示用走査信号線駆動回路２３、表示用映像信号線駆動回路２４に含まれるトランジスタ素子のように、主たる動作を行うトランジスタ素子を、酸化物ＴＦＴとしたので、応答性または駆動能力を高くすることができる。
【０１８０】
また、保護回路２６を構成するトランジスタ素子をａ−ＳｉＴＦＴとしたので、ＴＦＴ基板１１ｂの狭額縁化を図ることができ、表示装置の小型化に寄与する。
【０１８１】
なお、保護回路２６は、前掲の特許文献３に開示されているように、ソース配線Ｓｍに設けることもでき、図１２および図１３の形態に限定されない。
【０１８２】
（双方向ダイオードの平面構造）
図１４は、保護回路２６を構成する双方向ダイオードをＴＦＴの回路記号を用いて示す回路図である。図１４に示すように、ドレインとゲートとを短絡させた２つのＴＦＴ２６ａ，２６ｂのうち、ＴＦＴ２６ａのゲートをゲート配線Ｇｎに接続し、ＴＦＴ２６ｂのゲートを隣りのゲート配線Ｇｎ＋１に接続し、さらに、各々のソースを相手のゲートに接続している。
【０１８３】
図１５は、保護回路２６およびＴＦＴの模式的な平面図である。図１５に示すように、ＴＦＴ２６ａにおいて、ゲート配線Ｇｎからゲート電極３２ａが張り出し、ゲート電極３２ａの上方に設けられたａ−Ｓｉ半導体のチャネル層３３ａ上で、ソース電極３４ａとドレイン電極３５ａとが、間隔を空けて対向している。
【０１８４】
ドレイン電極３５ａは、コンタクトホール３６ａを介して、ゲート電極３２ａに接続されている。ソース電極３４ａは、コンタクトホール３６ｂを介して、ＴＦＴ２６ｂのゲート電極３２ｂに接続されている。
【０１８５】
ＴＦＴ２６ｂにおいても同様に、ゲート配線Ｇｎ＋１からゲート電極３２ｂが張り出し、ゲート電極３２ｂの上方に設けられたａ−Ｓｉ半導体のチャネル層３３ｂ上で、ソース電極３４ｂとドレイン電極３５ｂとが、間隔を空けて対向している。
【０１８６】
上記ドレイン電極３５ｂは、コンタクトホール３７ｂを介して、ゲート電極３２ｂに接続されている。ソース電極３４ｂは、コンタクトホール３７ａを介して、ＴＦＴ２６ａのゲート電極３２ａに接続されている。
【０１８７】
チャネル層３３ａおよびチャネル層３３ｂを、いずれもａ−Ｓｉ半導体によって形成しているので、図１５に示すチャネル幅（Ｗ長）を酸化物ＴＦＴの場合と同じにし、チャネル長（Ｌ長）を酸化物ＴＦＴの場合より短くしても、必要なオン抵抗を得ることができる。
【０１８８】
（双方向ダイオードの断面構造）
図１６は、図１５に示すＡ−Ａ’線に沿う、保護回路２６の模式的な断面図である。図１６に示すように、ＴＦＴ２６ａおよび２６ｂは、同一の絶縁基板２上に形成され、パッシベーション膜２０によって被覆され保護されている。
【０１８９】
ＴＦＴ２６ａおよび２６ｂは、絶縁基板２上にゲート電極３２ａおよび３２ｂが形成され、ゲート電極３２ａおよび３２ｂを第１のゲート絶縁層４が被覆している。ゲート電極３２ａおよび３２ｂのそれぞれの上方位置において、第１のゲート絶縁層４上に、第２のゲート絶縁層６に相当する第２のゲート絶縁膜６ａおよび６ｂが積層されている。
【０１９０】
さらに、第２のゲート絶縁膜６ａおよび６ｂのそれぞれの上に、ａ−Ｓｉ半導体のチャネル層３３ａおよび３３ｂが積層されている。チャネル層３３ａおよび３３ｂの上には、ギャップを設けた導電層３８ａおよび３８ｂが積層され、導電層３８ａ上には、間隔を空けて対向したソース電極３４ａおよびドレイン電極３５ａが形成され、導電層３８ｂ上には、間隔を空けて対向したソース電極３４ｂおよびドレイン電極３５ｂが形成されている。
【０１９１】
ソース電極３４ａは、ＴＦＴ２６ｂのゲート電極３２ｂ上に延び出し、コンタクトホール３６ｂを介してゲート電極３２ｂに接続されている。
【０１９２】
ドレイン電極３５ａは、コンタクトホール３６ａを介して、自らのゲート電極３２ａに接続されている。
【０１９３】
一方、ソース電極３４ｂは、ＴＦＴ２６ａのゲート電極３２ａ上に延び出し、コンタクトホール３７ａを介してゲート電極３２ａに接続されている。
【０１９４】
ドレイン電極３５ｂは、コンタクトホール３７ｂを介して、自らのゲート電極３２ｂに接続されている。
【０１９５】
本発明の回路基板において、上記第１のトランジスタ素子および上記第２のトランジスタ素子のゲート電極は、上記第２の導電層で形成されていることが好ましい。
【０１９６】
上記構成によれば、上記第１のトランジスタ素子および上記第２のトランジスタ素子のゲート電極を共有化することができるので、上記第１のトランジスタ素子および上記第２のトランジスタ素子を駆動するために必要な配線の数を減らすことができる。
【０１９７】
また、上記第１のトランジスタ素子のサイズと上記第２のトランジスタ素子のサイズを同サイズに形成し、上記第１のトランジスタ素子と上記第２のトランジスタ素子とを平面視において、完全に重なるような構成とすることもできる。
【０１９８】
したがって、上記絶縁基板上におけるトランジスタ素子および配線の形成面積を小さくすることができ、集積度の高い回路基板を実現することができる。
【０１９９】
本発明の回路基板において、上記第１のトランジスタ素子および上記第２のトランジスタ素子のソースドレイン電極は、上記第２の導電層で形成されていることが好ましい。
【０２００】
上記構成によれば、上記第１のトランジスタ素子および上記第２のトランジスタ素子のソースドレイン電極を共有化することができるので、上記第１のトランジスタ素子および上記第２のトランジスタ素子を駆動するために必要な配線の数を減らすことができる。
【０２０１】
また、上記第１のトランジスタ素子および上記第２のトランジスタ素子のソースドレイン電極を共有化することで、上記第１のトランジスタ素子と上記第２のトランジスタ素子とを平面視において、一部が重なるような構成とすることもできる。
【０２０２】
したがって、上記絶縁基板上におけるトランジスタ素子および配線の形成面積を小さくすることができ、集積度の高い回路基板を実現することができる。
【０２０３】
さらに上記構成によれば、上記第１のトランジスタ素子に備えられた第１の半導体層の上層または下層の一方には、上記第１の導電層でゲート電極を形成することができ、上記第１の半導体層の上層または下層の他方には、上記第３の導電層で遮光膜を形成することができる。
【０２０４】
同様に、上記第２のトランジスタ素子に備えられた第２の半導体層の上層または下層の一方には、上記第３の導電層でゲート電極を形成することができ、上記第２の半導体層の上層または下層の他方には、上記第１の導電層で遮光膜を形成することができる。
【０２０５】
すなわち、上記第１のトランジスタ素子のゲート電極と上記第１のトランジスタ素子の遮光層とは、上記第１の半導体層の対向する両面を覆うように上記第１の半導体層の上層側と下層側にそれぞれ設けることができ、上記第１のトランジスタ素子の遮光層は、上記第２のトランジスタ素子のゲート電極の形成層で形成することができる。一方、上記第２のトランジスタ素子のゲート電極と上記第２のトランジスタ素子の遮光層とは、上記第２の半導体層の対向する両面を覆うように上記第２の半導体層の上層側と下層側にそれぞれ設けることができ、上記第２のトランジスタ素子の遮光層は、上記第１のトランジスタ素子のゲート電極の形成層で形成することができる。
【０２０６】
したがって、上記構成によれば、上記回路基板の上下両方向からの光が上記半導体層に入射されないように、上記ゲート電極および上記ゲート電極の形成層を用いて遮光することができる構成となっている。
【０２０７】
上記回路基板を、例えば、液晶表示装置のアクティブマトリクス基板として用いた場合には、従来においては、一般的に、上記アクティブマトリクス基板と対向配置される対向基板側に設けられたブラックマトリクスを用いて、上記半導体層に入射される光を遮光していたため、上記両基板の貼り合わせずれをカバーできるように、大きなマージンが必要であり、その分、液晶表示装置の開口率が下がるようになっていた。
【０２０８】
一方、上記ゲート電極および上記ゲート電極の形成層を用いて遮光する構成によれば、フォトレジスト工程と同じ精度で位置合わせが可能となるため、従来のように大きなマージンが不要となり、その分、液晶表示装置の開口率を上げることができる。
【０２０９】
また、上記構成によれば、上記半導体層に対して、より近い箇所で遮光を行うことができる構成であるため、斜め光の遮光にも優れている。
【０２１０】
本発明の回路基板において、上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方のゲート電極と上記第１のトランジスタ素子または上記第２のトランジスタ素子の他方のソースドレイン電極とは、上記第２の導電層で形成されていることが好ましい。
【０２１１】
上記構成によれば、例えば、上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方のゲート電極と上記第１のトランジスタ素子または上記第２のトランジスタ素子の他方のソースドレイン電極とが、電気的に接続される回路において、上記ゲート電極と上記ソースドレイン電極とは、上記第２の導電層で形成されているため、コンタクトホールを形成することなく、上記第２の導電層をパターニングするのみで、上記ゲート電極と上記ソースドレイン電極とを電気的に接続することができる。
【０２１２】
さらに、上記構成によれば、上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方のゲート電極と上記第１のトランジスタ素子または上記第２のトランジスタ素子の他方のソース電極（または、ドレイン電極）とを一体化することができるので、上記第１のトランジスタ素子と上記第２のトランジスタ素子とを平面視において、重なるように配置することができる。
【０２１３】
したがって、上記絶縁基板上におけるトランジスタ素子および配線の形成面積を小さくすることができ、集積度の高い回路基板を実現することができる。
【０２１４】
本発明の回路基板において、上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、平面視において、少なくとも一部が重なるように形成されていることが好ましい。
【０２１５】
上記構成によれば、上記第１のトランジスタ素子と上記第２のトランジスタ素子とを平面視において、少なくとも一部が重なるように配置することができる。
【０２１６】
したがって、上記絶縁基板上におけるトランジスタ素子の形成面積を小さくすることができ、集積度の高い回路基板を実現することができる。
【０２１７】
本発明の回路基板において、上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、平面視において、一部が重なるように形成されていることが好ましい。
【０２１８】
上記構成によれば、上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方のゲート電極と上記第１のトランジスタ素子または上記第２のトランジスタ素子の他方のソースドレイン電極とが、上記第２の導電層で形成されている場合、上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、平面視において、一部が重なるように配置されている。
【０２１９】
したがって、上記絶縁基板上におけるトランジスタ素子の形成面積を小さくすることができ、集積度の高い回路基板を実現することができる。
【０２２０】
本発明の回路基板において、上記第１の半導体層と上記第２の半導体層とは、異なる材料で形成されていることが好ましい。
【０２２１】
上記構成によれば、例えば、上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方を、サイズを大きくしなくても、比較的に高い移動度を得ることができるが、光に対する感度は低い特性を有する酸化物半導体層をチャネル層として備えた構成とし、他方を、比較的に高い光に対する感度を得ることができるが、移動度は低い特性を有する非晶質シリコン層をチャネル層として備えた構成とすることができる。
【０２２２】
したがって、以上のように、一つの絶縁基板上に異なる機能を有する第１のトランジスタ素子と第２のトランジスタ素子とを形成することができるので、異なる機能を有するデバイス（回路）を一つの絶縁基板上に合理的に作製することが可能になる。
【０２２３】
また、上記例に挙げた場合のように、上記第１のトランジスタ素子に備えられた第１の半導体層と上記第２のトランジスタ素子に備えられた第２の半導体層との相性がよくない場合、これらの半導体層が隣接して形成されると以下に示す問題が生じる。
【０２２４】
以下、上記第１の半導体層が酸化物半導体層であって、上記第２の半導体層が非晶質シリコン層である場合を例に挙げて説明する。
【０２２５】
一般的に、非晶質シリコン層は、多数のダングリングボンド（非結合電子）を有し、このようなダングリングボンドを多量の水素を用いて、水素化処理して得られる。したがって、非晶質シリコン層中には、多量の水素が残存するため、上記酸化物半導体層が上記非晶質シリコン層と隣接して形成されている場合には、上記非晶質シリコン層中の水素が、上記酸化物半導体層に悪影響を及ぼし、上記酸化物半導体層を備えたトランジスタ素子の素子特性の劣化を招いてしまう。
【０２２６】
上記構成によれば、上記第１の半導体層と上記第２の半導体層との間には、上記第２の導電層が形成される構成となっており、上記第２の導電層により、上述した悪影響を抑制できる構成となっている。したがって、上記第１の半導体層と上記第２の半導体層との材料相性によらず汎用的に用いることができる構成である。
【０２２７】
本発明の回路基板において、上記第２の半導体層は、非晶質シリコン層および／または微結晶シリコン層を含む半導体層であり、上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、光センサ回路を構成しており、上記第１のトランジスタ素子は、上記光センサ回路のセンサ出力の役割を担っており、上記第２のトランジスタ素子は、上記光センサ回路の光センサ素子の役割を担っていることが好ましい。
【０２２８】
上記構成によれば、比較的に高い光に対する感度を有する第２のトランジスタ素子を光センサ回路の光センサ素子として用いた回路基板を実現することができる。
【０２２９】
本発明の回路基板において、上記第１の半導体層は、酸化物半導体層であることが好ましい。
【０２３０】
上記構成によれば、比較的に高い光に対する感度を有する第２のトランジスタ素子を光センサ回路の光センサ素子として用いており、そのチャネル層のサイズを大きくせずに高い出力電圧が得られる上記第１のトランジスタ素子を光センサ回路の出力アンプ（センサ出力素子）として用いているので、小型でＳＮ比の高い高性能な光センサ回路を搭載した回路基板を実現することができる。
【０２３１】
本発明の回路基板においては、上記第２の導電層で形成された容量電極と、上記容量電極とは平面視において少なくとも一部が重なるように、上記第１の導電層または上記第３の導電層の何れか一方で形成された容量対向電極とを備えた容量素子を備えていることが好ましい。
【０２３２】
上記構成によれば、一つの絶縁基板に、上記第１のトランジスタ素子および上記第２のトランジスタ素子の製造工程と同一の製造工程によって形成できる容量素子がさらに備えられている。
【０２３３】
したがって、上記第１のトランジスタ素子と上記第２のトランジスタ素子と上記容量素子とを備えた回路基板を、上記容量素子を作り込むための別途の製造工程を追加せずに作製することができる。
【０２３４】
本発明の回路基板において、上記絶縁基板には、表示領域が備えられており、上記表示領域には、マトリクス状に配された複数の画素が備えられ、上記各画素には、上記各画素のオンオフを制御するスイッチング素子として上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方が設けられており、上記複数の画素の少なくとも一部の画素には、上記第１のトランジスタ素子または上記第２のトランジスタ素子の他方が設けられており、上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、平面視において少なくとも一部が重なるように形成されていることが好ましい。
【０２３５】
上記構成によれば、上記各画素のオンオフを制御するスイッチング素子として設けられた上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方と上記複数の画素の少なくとも一部の画素に設けられた上記第１のトランジスタ素子または上記第２のトランジスタ素子の他方とを、平面視において重ねることができる。
【０２３６】
したがって、上記回路基板においては、上記第１のトランジスタ素子および上記第２のトランジスタ素子の形成領域が占める面積を小さくすることができ、各画素における開口率の高い回路基板を実現することができる。
【０２３７】
本発明の回路基板において、上記各画素には、上記各画素のオンオフを制御するスイッチング素子として、酸化物半導体層で形成された第１の半導体層を備えた第１のトランジスタ素子が形成されており、上記複数の画素の少なくとも一部の画素には、光センサ回路を構成する非晶質シリコン層および／または微結晶シリコン層を含む半導体層で形成された第２の半導体層を備えた第２のトランジスタ素子が形成されていることが好ましい。
【０２３８】
上記構成によれば、光センサ回路を備えた回路基板において、上記第１のトランジスタ素子と上記第２のトランジスタ素子とを平面視において重ねることができるので、上記光センサ回路が備えられた画素における上記第１のトランジスタ素子および上記第２のトランジスタ素子の形成領域が占める面積を小さくすることができ、開口率の高い回路基板を実現することができる。
【０２３９】
このような高い開口率を有する回路基板を用いて、例えば、液晶表示装置を作製した場合、バックライトを備えた液晶表示装置などにおいては、上記バックライトの光量を削減できるので、結果として低消費電力化を実現できる。
【０２４０】
また、このような回路基板を用いることにより、光センサ機能を備えた表示装置、例えば、タッチパネル（エリアセンサ）機能を備えたタッチパネル一体型の表示装置を実現することができる。
【０２４１】
なお、上記光センサ回路は、画素毎に設けられてもよいし、特定の色を表示する画素毎に設けられてもよいし、複数の画素に跨って設けられてもよい。
【０２４２】
さらに、上記構成によれば、上記各画素には、チャネル層のサイズを大きくしなくても、比較的に高い移動度を得ることができる酸化物半導体層をチャネル層として備えている上記第１のトランジスタ素子が形成されている構成となっている。
【０２４３】
したがって、上記構成によれば、上記各画素に備えられた上記第１のトランジスタ素子のサイズを小さく形成できるので、上記各画素において、光を透過できる領域の比を示す開口率の高い回路基板を実現することができる。
【０２４４】
このような高い開口率を有するアクティブマトリクス基板を用いて、表示装置を作製した場合、例えば、バックライトを備えた液晶表示装置などにおいては、上記バックライトの光量を削減できるので、結果として低消費電力化を実現できる。
【０２４５】
本発明の回路基板において、上記表示領域の周辺領域には、上記表示領域に形成されている上記第１のトランジスタ素子と上記第２のトランジスタ素子とを駆動させる駆動回路が備えられており、上記駆動回路には、酸化物半導体層で形成された上記第１の半導体層を備えた第１のトランジスタ素子を備えていることが好ましい。
【０２４６】
上記構成によれば、上記表示領域の周辺領域に形成されている上記駆動回路には、上記第１のトランジスタ素子が備えられている。
【０２４７】
上記第１のトランジスタ素子は、酸化物半導体層をチャネル層として備えているため、サイズを大きくしなくても、比較的に高い移動度を得ることができるので、上記表示領域の周辺領域における上記駆動回路の形成領域を小さくすることができるので、額縁領域が縮小された回路基板を実現することができる。
【０２４８】
本発明の回路基板においては、上記各画素のオンオフを制御するスイッチング素子として設けられたトランジスタ素子を保護する保護回路が備えられており、上記保護回路には、非晶質シリコン層および／または微結晶シリコン層を含む半導体層で形成された上記第２のトランジスタ素子が備えられていることが好ましい。
【０２４９】
上記構成によれば、上記保護回路には、非晶質シリコン層および／または微結晶シリコン層を含む半導体層をチャネル層として備え、比較的に移動度が低い上記第２のトランジスタ素子が備えられている。
【０２５０】
上記保護回路に上記第２のトランジスタ素子を備える構成とすることによって、酸化物半導体層をチャネル層として備えた上記第１のトランジスタ素子を上記保護回路に備えた場合と比較して、上記保護回路の占有面積を小さくすることができる。
【０２５１】
したがって、上記構成によれば、外部からの静電気などのノイズなどから上記回路基板における上記表示領域に形成されているトランジスタ素子を保護することができるとともに、上記表示領域の周辺領域における上記保護回路の形成領域を小さくすることができるので、額縁領域が縮小された回路基板を実現することができる。
【０２５２】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０２５３】
本発明は、トランジスタ素子（薄膜トランジスタ）を搭載した回路基板と、上記回路基板を備えた表示装置とに適用することができる。
【符号の説明】
【０２５４】
１                      回路基板
２                      絶縁基板
３                      酸化物ＴＦＴ素子（第１のトランジスタ素子）
３ｓ・３ｄ              酸化物ＴＦＴ素子のソースドレイン電極層
３ｈ                    酸化物半導体層（第１の半導体層）
４                      第１のゲート絶縁層（第１の絶縁層）
５、５ａ            ａ−ＳｉＴＦＴ素子（第２のトランジスタ素子）
５ｓ・５ｄ              ａ−ＳｉＴＦＴ素子のソースドレイン電極層
５ｈ                    水素化非晶質シリコン層（第２の半導体層）
６                      第２のゲート絶縁層（第２の絶縁層）
７                      容量素子
８、８ａ            酸化物画素ＴＦＴ素子（第２のトランジスタ素子）
１１、１１ａ、１１ｂ    ＴＦＴ基板（回路基板）
１２、２３              表示用走査信号線駆動回路（駆動回路）
１３、２４              表示用映像信号線駆動回路（駆動回路）
１４                    センサ走査信号線駆動回路（駆動回路）
１５                    センサ読出し回路（駆動回路）
１８                    補助容量（補助容量素子）
２０                    パッシベーション膜
２１                    画素電極
２６                    保護回路
Ｒ１                    表示領域
ＣＨ１、ＣＨ２、ＣＨ３  コンタクトホール
【図１】
2011135908.tif 000003
【図２】
2011135908.tif 000004
【図３】
2011135908.tif 000005
【図４】
2011135908.tif 000006
【図５】
2011135908.tif 000007
【図６】
2011135908.tif 000008
【図７】
2011135908.tif 000009
【図８】
2011135908.tif 000010
【図９】
2011135908.tif 000011
【図１０】
2011135908.tif 000012
【図１１】
2011135908.tif 000013
【図１２】
2011135908.tif 000014
【図１３】
2011135908.tif 000015
【図１４】
2011135908.tif 000016
【図１５】
2011135908.tif 000017
【図１６】
2011135908.tif 000018
【図１７】
2011135908.tif 000019
【図１８】
2011135908.tif 000020
【手続補正書】
【提出日】平成24年10月18日(2012.10.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
一つの絶縁基板の一方側の面には、第１の半導体層をチャネル層として有する第１のトランジスタ素子と第２の半導体層をチャネル層として有する第２のトランジスタ素子とが備えられた回路基板であって、
上記第１のトランジスタ素子および上記第２のトランジスタ素子の電極形成層として、第１の導電層と第２の導電層と第３の導電層とが備えられ、
上記第１のトランジスタ素子におけるゲート電極またはソースドレイン電極の一方は、上記第１の導電層で形成されており、
上記第２のトランジスタ素子におけるゲート電極またはソースドレイン電極の一方は、上記第３の導電層で形成されており、
上記第１のトランジスタ素子におけるゲート電極またはソースドレイン電極の他方および上記第２のトランジスタ素子におけるゲート電極またはソースドレイン電極の他方は、何れも上記第２の導電層で形成されており、
上記第１の導電層または上記第３の導電層の一方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第２の導電層よりも上層に形成されており、
上記第１の導電層または上記第３の導電層の他方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第２の導電層よりも下層に形成されていることを特徴とする回路基板。
【請求項２】
上記第１のトランジスタ素子および上記第２のトランジスタ素子のゲート電極は、上記第２の導電層で形成されていることを特徴とする請求項１に記載の回路基板。
【請求項３】
上記第１のトランジスタ素子および上記第２のトランジスタ素子のソースドレイン電極は、上記第２の導電層で形成されていることを特徴とする請求項１に記載の回路基板。
【請求項４】
上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方のゲート電極と上記第１のトランジスタ素子または上記第２のトランジスタ素子の他方のソースドレイン電極とは、上記第２の導電層で形成されていることを特徴とする請求項１に記載の回路基板。
【請求項５】
上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、平面視において、少なくとも一部が重なるように形成されていることを特徴とする請求項２に記載の回路基板。
【請求項６】
上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、平面視において、一部が重なるように形成されていることを特徴とする請求項３または４に記載の回路基板。
【請求項７】
上記第１の半導体層と上記第２の半導体層とは、異なる材料で形成されていることを特徴とする請求項１から６の何れか１項に記載の回路基板。
【請求項８】
上記第２の半導体層は、非晶質シリコン層および／または微結晶シリコン層を含む半導体層であり、
上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、光センサ回路を構成しており、
上記第１のトランジスタ素子は、上記光センサ回路のセンサ出力の役割を担っており、
上記第２のトランジスタ素子は、上記光センサ回路の光センサ素子の役割を担っていることを特徴とする請求項１から７の何れか１項に記載の回路基板。
【請求項９】
上記第１の半導体層は、酸化物半導体層であることを特徴とする請求項１から８の何れか１項に記載の回路基板。
【請求項１０】
上記第２の導電層で形成された容量電極と、
上記容量電極とは平面視において少なくとも一部が重なるように、上記第１の導電層または上記第３の導電層の何れか一方で形成された容量対向電極とを備えた容量素子を備えていることを特徴とする請求項１から９の何れか１項に記載の回路基板。
【請求項１１】
上記絶縁基板には、表示領域が備えられており、
上記表示領域には、マトリクス状に配された複数の画素が備えられ、
上記各画素には、上記各画素のオンオフを制御するスイッチング素子として上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方が設けられており、
上記複数の画素の少なくとも一部の画素には、上記第１のトランジスタ素子または上記第２のトランジスタ素子の他方が設けられており、
上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、平面視において少なくとも一部が重なるように形成されていることを特徴とする請求項１から７の何れか１項
に記載の回路基板。
【請求項１２】
上記各画素には、上記各画素のオンオフを制御するスイッチング素子として、酸化物半導体層で形成された第１の半導体層を備えた第１のトランジスタ素子が形成されており、
上記複数の画素の少なくとも一部の画素には、光センサ回路を構成する非晶質シリコン層および／または微結晶シリコン層を含む半導体層で形成された第２の半導体層を備えた第２のトランジスタ素子が形成されていることを特徴とする請求項１１に記載の回路基板。
【請求項１３】
上記表示領域の周辺領域には、上記表示領域に形成されている上記第１のトランジスタ素子と上記第２のトランジスタ素子とを駆動させる駆動回路が備えられており、
上記駆動回路には、酸化物半導体層で形成された上記第１の半導体層を備えた第１のトランジスタ素子を備えていることを特徴とする請求項１１または１２の何れか１項に記載の回路基板。
【請求項１４】
上記各画素のオンオフを制御するスイッチング素子として設けられたトランジスタ素子
を保護する保護回路が備えられており、
上記保護回路には、非晶質シリコン層および／または微結晶シリコン層を含む半導体層で形成された上記第２のトランジスタ素子が備えられていることを特徴とする請求項１１から１３の何れか１項に記載の回路基板。
【請求項１５】
請求項１から１４の何れか１項に記載の回路基板を備えていることを特徴とする表示装置。
【請求項１６】
上記酸化物半導体層は、Ｉｎ、Ｇａ、Ｚｎから選択される少なくとも一つの元素を含む酸化物層で形成されていることを特徴とする請求項９、１２および１３の何れか１項に記載の回路基板。
【手続補正書】
【提出日】平成25年2月5日(2013.2.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
一つの絶縁基板の一方側の面には、第１の半導体層をチャネル層として有する第１のトランジスタ素子と第２の半導体層をチャネル層として有する第２のトランジスタ素子とが備えられた回路基板であって、
上記第１のトランジスタ素子および上記第２のトランジスタ素子の電極形成層として、第１の導電層と第２の導電層と第３の導電層とが備えられ、
上記第１のトランジスタ素子におけるゲート電極は、上記第１の導電層で形成されており、
上記第２のトランジスタ素子におけるゲート電極は、上記第３の導電層で形成されており、
上記第１のトランジスタ素子におけるソースドレイン電極および上記第２のトランジスタ素子におけるソースドレイン電極は、何れも上記第２の導電層で形成されており、
上記第１の導電層または上記第３の導電層の一方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第２の導電層よりも上層に形成されており、
上記第１の導電層または上記第３の導電層の他方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第２の導電層よりも下層に形成されていることを特徴とする回路基板。
【請求項２】
上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、平面視において、一部が重なるように形成されていることを特徴とする請求項１に記載の回路基板。
【請求項３】
上記第１の半導体層と上記第２の半導体層とは、異なる材料で形成されていることを特徴とする請求項１または２に記載の回路基板。
【請求項４】
上記第２の半導体層は、非晶質シリコン層および／または微結晶シリコン層を含む半導体層であり、
上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、光センサ回路を構成しており、
上記第１のトランジスタ素子は、上記光センサ回路のセンサ出力の役割を担っており、
上記第２のトランジスタ素子は、上記光センサ回路の光センサ素子の役割を担っていることを特徴とする請求項１から３の何れか１項に記載の回路基板。
【請求項５】
上記第１の半導体層は、酸化物半導体層であることを特徴とする請求項１から４の何れか１項に記載の回路基板。
【請求項６】
上記第２の導電層で形成された容量電極と、
上記容量電極とは平面視において少なくとも一部が重なるように、上記第１の導電層または上記第３の導電層の何れか一方で形成された容量対向電極とを備えた容量素子を備えていることを特徴とする請求項１から５の何れか１項に記載の回路基板。
【請求項７】
上記絶縁基板には、表示領域が備えられており、
上記表示領域には、マトリクス状に配された複数の画素が備えられ、
上記各画素には、上記各画素のオンオフを制御するスイッチング素子として上記第１のトランジスタ素子または上記第２のトランジスタ素子の一方が設けられており、
上記複数の画素の少なくとも一部の画素には、上記第１のトランジスタ素子または上記第２のトランジスタ素子の他方が設けられており、
上記第１のトランジスタ素子と上記第２のトランジスタ素子とは、平面視において少なくとも一部が重なるように形成されていることを特徴とする請求項１から３の何れか１項に記載の回路基板。
【請求項８】
上記各画素には、上記各画素のオンオフを制御するスイッチング素子として、酸化物半導体層で形成された第１の半導体層を備えた第１のトランジスタ素子が形成されており、
上記複数の画素の少なくとも一部の画素には、光センサ回路を構成する非晶質シリコン層および／または微結晶シリコン層を含む半導体層で形成された第２の半導体層を備えた第２のトランジスタ素子が形成されていることを特徴とする請求項７に記載の回路基板。
【請求項９】
上記表示領域の周辺領域には、上記表示領域に形成されている上記第１のトランジスタ素子と上記第２のトランジスタ素子とを駆動させる駆動回路が備えられており、
上記駆動回路には、酸化物半導体層で形成された上記第１の半導体層を備えた第１のトランジスタ素子を備えていることを特徴とする請求項７または８に記載の回路基板。
【請求項１０】
上記各画素のオンオフを制御するスイッチング素子として設けられたトランジスタ素子を保護する保護回路が備えられており、
上記保護回路には、非晶質シリコン層および／または微結晶シリコン層を含む半導体層で形成された上記第２のトランジスタ素子が備えられていることを特徴とする請求項７から９の何れか１項に記載の回路基板。
【請求項１１】
請求項１から１０の何れか１項に記載の回路基板を備えていることを特徴とする表示装置。
【請求項１２】
上記酸化物半導体層は、Ｉｎ、Ｇａ、Ｚｎから選択される少なくとも一つの元素を含む酸化物層で形成されていることを特徴とする請求項５、８および９の何れか１項に記載の回路基板。
【国際調査報告】
2011135908.tif 000021
2011135908.tif 000022
2011135908.tif 000023
2011135908.tif 000024