(57)【要約】  少なくとも１組の隣接する信号線を含む信号線群（１００）を駆動する信号線駆動回路であって、信号線群（１００）に含まれる信号線に信号電圧をそれぞれ出力する複数の信号電圧源（１０、２０）を備え、信号線群（１００）に含まれる互いに隣接する隣接信号線（１０１、１０２）が同時に逆方向には電圧遷移しないように、或いは同時に逆方向に電圧遷移する時間が隣接信号線（１０１、１０２）それぞれの電圧遷移する時間の半分以下になるように信号線群（１００）を駆動する。
2011046044.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１組の隣接する信号線を含む信号線群を駆動する信号線駆動回路であって、
前記信号線群に含まれる信号線に信号電圧をそれぞれ出力する複数の信号電圧源を備え、前記信号線群に含まれる互いに隣接する隣接信号線が同時に逆方向には電圧遷移しないように、或いは同時に逆方向に電圧遷移する時間が前記隣接信号線それぞれの電圧遷移する時間の半分以下になるように前記信号線群を駆動することを特徴とする信号線駆動回路。
【請求項２】
前記複数の信号電圧源のうちの、前記隣接信号線の一方に前記信号電圧を出力する前記信号電圧源が第１のクロック信号に同期して動作し、前記隣接信号線の他方に前記信号電圧を出力する前記信号電圧源が第２のクロック信号に同期して前記第１のクロック信号と異なるタイミングで動作することを特徴とする請求項１に記載の信号線駆動回路。
【請求項３】
前記第２のクロック信号が、前記第１のクロック信号を遅延させる遅延回路により生成されることを特徴とする請求項２に記載の信号線駆動回路。
【請求項４】
前記第１及び第２のクロック信号が、１つのクロック信号と少なくとも１つのリセット信号が入力される第１及び第２のカウンタ回路によってそれぞれ生成されることを特徴とする請求項２に記載の信号線駆動回路。
【請求項５】
前記信号電圧源を駆動能力の互いに異なるプッシュプル駆動素子を用いて構成することにより、前記隣接信号線の信号電圧の立ち上がり開始と立ち下がり開始のタイミングをずらすことを特徴とする請求項１に記載の信号線駆動回路。
【請求項６】
１つの半導体チップ上に集積化されていることを特徴とする請求項１に記載の信号線駆動回路。
【請求項７】
前記信号電圧源が前記信号線群にパルス信号を出力することを特徴とする請求項１に記載の信号線駆動回路。
【請求項８】
電子ディスプレイの表示パネルの駆動電極を駆動することを特徴とする請求項１に記載の信号線駆動回路。
【請求項９】
少なくとも１組の隣接する信号線を含む信号線群を駆動する信号線駆動回路であって、
前記信号線群に含まれる信号線に信号電圧をそれぞれ出力する複数の信号電圧源を備え、前記信号線群に含まれる互いに隣接する隣接信号線が同時には電圧遷移しないように、或いは同時に電圧遷移する時間が前記隣接信号線それぞれの電圧遷移する時間の半分以下になるように前記信号線群を駆動することを特徴とする信号線駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号線を駆動する信号線駆動回路に係り、特に隣接する信号線を駆動する信号線駆動回路に関する。
【背景技術】
【０００２】
高速ディジタル回線の多数のバス配線やプラズマディスプレイなどの表示パネルの駆動電極のような平行に隣接して配置された信号線群を駆動する際において、信号線への電圧パルスの印加に伴う信号線間寄生容量の充放電に要する消費電力の抑制が問題になっている。【０００３】
このため、例えば、伝送システムにおいて一部の信号線をハイインピーダンス状態にすることによって、隣接信号線間の寄生容量を介して発生する電力消費を低減し、バス配線の駆動における消費電力を低減する技術が提案されている（特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−０４９４４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記技術によりバス配線の駆動回路の消費電力は低減できるものの、ハイインピーダンス状態にした信号線における信号伝送を休止せざるを得ない。したがって、駆動回路の消費電力の低減の副作用として、信号伝送回路の性能として最も重要な信号伝送速度の低下が避けられないという問題が生じていた。【０００６】
上記問題点に鑑み、本発明は、信号伝送速度を低下させることなく、信号線間寄生容量の充放電に要する消費電力を低減できる信号線駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、少なくとも１組の隣接する信号線を含む信号線群を駆動する信号線駆動回路であって、信号線群に含まれる信号線に信号電圧をそれぞれ出力する複数の信号電圧源を備え、信号線群に含まれる互いに隣接する隣接信号線が同時に逆方向には電圧遷移しないように、或いは同時に逆方向に電圧遷移する時間が隣接信号線それぞれの電圧遷移する時間の半分以下になるように信号線群を駆動する信号線駆動回路が提供される。
【発明の効果】
【０００８】
本発明によれば、信号伝送速度を低下させることなく、信号線間寄生容量の充放電に要する消費電力を低減できる信号線駆動回路を提供できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る信号線駆動回路の構成を示す模式図である。
【図２】本発明の第１の実施形態に係る信号線駆動回路が出力する信号電圧波形の例である。
【図３】本発明の第１の実施形態に係る信号線駆動回路が駆動する隣接信号線の遷移時間が重なる例である。
【図４】本発明の第１の実施形態に係る信号線駆動回路が複数のクロック信号に基づき信号線を駆動する例を示す模式図である。
【図５】図４に示した信号線駆動回路が出力する信号電圧波形の例である。
【図６】本発明の第１の実施形態に係る信号線駆動回路に使用される複数のクロック信号を生成する例を示す模式的な回路図である。
【図７】本発明の第１の実施形態に係る信号線駆動回路に使用される複数のクロック信号を生成する他の例を示す模式的な回路図である。
【図８】本発明の第２の実施形態に係る信号線駆動回路の構成を示す模式図である。
【図９】本発明の第２の実施形態に係る信号線駆動回路が出力する信号電圧波形の例である。
【図１０】本発明の第２の実施形態に係る信号線駆動回路が出力する信号電圧波形の他の例である。
【図１１】本発明の第２の実施形態に係る信号線駆動回路の信号電圧源の例を示す模式的な回路構成図である。
【図１２】図１１に示した回路の出力電圧波形の例である。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の第１及び第２の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す第１及び第２の実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
（第１の実施形態）
本発明の第１の実施形態に係る信号線駆動回路１は、図１に示すように、少なくとも１組の隣接する信号線を含む信号線群１００を駆動する信号線駆動回路であって、信号線群１００に含まれる信号線に信号電圧をそれぞれ出力する複数の信号電圧源１０、２０を備え、信号線群１００に含まれる互いに隣接する隣接信号線１０１、１０２が同時に逆方向には電圧遷移しないように、或いは同時に逆方向に電圧遷移する時間が隣接信号線１０１、１０２それぞれの電圧遷移する時間の半分以下になるように信号線群１００を駆動する。
【００１２】
ここで、信号線駆動回路１に含まれる複数の信号電圧源のそれぞれは、信号線駆動回路１が駆動する信号線群１００に含まれる複数の信号線のそれぞれに信号電圧を出力する電圧源である。信号線群１００は、例えば半導体チップ上に半導体プロセスにより形成された薄膜配線群や、プリント基板上に配置されたリード線群等である。なお、信号線群１００に含まれ、互いに隣接する隣接信号線の間には信号線間寄生容量が存在する。
【００１３】
図１には、信号線駆動回路１の駆動する信号線群１００が、互いに隣接する一組の隣接信号線１０１と隣接信号線１０２からなる例を示したが、信号線群１００が３本以上の信号線を含み、２組以上の隣接信号線を含んでもよいことはもちろんである。その場合、信号線駆動回路１に含まれる信号電圧源の数は３以上である。以下では説明を分かりやすくするために、信号電圧源１０、２０を備える信号線駆動回路１が、隣接信号線１０１、１０２を駆動する場合を例示的に説明する。
【００１４】
即ち、隣接信号線１０１と隣接信号線１０２において同時に逆方向には電圧遷移を生じないように、或いは同時に逆方向に電圧遷移する時間が隣接信号線１０１と隣接信号線１０２の電圧遷移する時間のそれぞれ半分以下になるように、信号電圧源１０が隣接信号線１０１に信号電圧ＶOUT1を出力し、信号電圧源２０が隣接信号線１０２に信号電圧ＶOUT2を出力する。なお、隣接信号線１０１と隣接信号線１０２の間に信号線間寄生容量ＣMが存在し、隣接信号線１０１、隣接信号線１０２の接地容量ＣG1、ＣG2が存在する。
【００１５】
信号電圧源１０、２０は、パルス信号源Ｓ１、Ｓ２と内部抵抗ＲINT1、ＲINT2をそれぞれ有する。内部抵抗ＲINT1、ＲINT2は信号電圧源１０、２０の等価的な内部抵抗であり、内部抵抗ＲINT1、ＲINT2において信号電圧源１０、２０の電力消費が生じている。なお、内部抵抗ＲINT1、ＲINT2と接地容量ＣG1、ＣG2及び信号線間寄生容量ＣMにより定まる時定数に応じて、パルス信号源Ｓ１、Ｓ２の出力する電圧信号の波形に比べて、出力端子１１に接続された隣接信号線１０１に出力される信号電圧ＶOUT1の波形、及び出力端子２１に接続された隣接信号線１０２に出力される信号電圧ＶOUT2の波形はなまる。
【００１６】
図２に、信号線駆動回路１から隣接信号線１０１に出力される信号電圧ＶOUT1及び隣接信号線１０２に出力される信号電圧ＶOUT2の波形を示す。図２に示した信号電圧ＶOUT1及び信号電圧ＶOUT2は、同一時刻でハイレベル又はローレベルである両方の場合を重ねて、実線又は破線によって示している。図２に示した例では、隣接信号線１０１と隣接信号線１０２において、同時に電圧遷移を生じていない。
【００１７】
一般に、隣接する信号線の一方の電圧が立ち上がり、同時に他方の電圧が立ち下がる場合に、信号線間寄生容量の充放電に要する消費電力は最大になる。したがって、図２に示すような同時に遷移しない信号電圧ＶOUT1、ＶOUT2を隣接信号線１０１、１０２に出力することによって、信号線間寄生容量ＣMの充放電に要する消費電力を低減できる。
【００１８】
隣接信号線１０１と隣接信号線１０２の遷移時間が重なる例を図３に示す。図３に示した例では、隣接信号線１０１の信号電圧ＶOUT1が時間ｔ1の遷移時間で立ち下り、隣接信号線１０２の信号電圧ＶOUT2が時間ｔ2の遷移時間で立ち上がる場合を示している。このとき、隣接信号線１０１と隣接信号線１０２の遷移時間が重なり互いに逆方向に遷移する時間をｔMとする。
【００１９】
図３に示すように、遷移時間が重なる時間ｔMに対応する信号電圧ＶOUT1の電圧変化を電圧ＶMとする。このとき、時間ｔMが零の場合の信号線間寄生容量ＣMの充放電に要する消費電力Ｐとすると、遷移時間が重なる時間ｔMがある場合の消費電力は、｛（１＋ＶM／Ｖ1）｝×Ｐである。ここで、電圧Ｖ1は信号電圧ＶOUT1の振幅である。したがって、全体の消費電力を低減するためには、隣接信号線１０１、１０２が同時に電圧遷移する時間ｔMをできるだけ小さくすることによって、信号線間寄生容量ＣMの充放電に要する消費電力を低減することが必要である。
【００２０】
このとき、隣接信号線１０１、１０２が同時に電圧遷移する時間ｔMを、隣接信号線１０１、１０２のそれぞれの電圧遷移する時間ｔ1、ｔ2の半分以下にすると、信号線間寄生容量ＣMの充放電に要する消費電力の増加が消費電力Ｐの半分以下になり、効果的である。つまり、ｔ1／２≧ｔM、且つｔ2／２≧ｔMであるように、信号電圧源１０、２０は隣接信号線１０１、１０２に信号電圧ＶOUT1、ＶOUT2を出力する。更に、時間ｔMを時間ｔ1、ｔ2の１０分の１以下にすれば、遷移時間が重なる時間ｔMにおける信号線間寄生容量ＣMの充放電に要する消費電力を回路設計においてほぼ無視できる。
【００２１】
上記のような電圧遷移時間の操作は、信号線駆動回路１内の制御信号系の遅延時間を変更することで容易に実現できる。上記の電圧遷移時間は一般的に最大でもパルス幅の１０％以下に設計されているので、信号電圧の遷移タイミングをずらしたことによる信号の伝送速度への影響も無視することができる。
【００２２】
隣接信号線１０１と隣接信号線１０２において同時に電圧遷移を生じさせないようにするために、信号線駆動回路１が複数のクロック信号のタイミングに基づいて複数の信号線に信号電圧を出力し、信号線群１００を駆動する例を図４に示す。
【００２３】
図４に示した例では、信号線群１００が奇数番目に相当する奇数信号線１１１、１１３、１１５と偶数番目に相当する偶数信号線１１２、１１４、１１６からなり、奇数信号線１１１、１１３、１１５と偶数信号線１１２、１１４、１１６は交互に隣接して配置されている。信号線群１００は、例えばバス配線である。なお、図４では、信号線の接地容量や信号線間寄生容量の図示を省略している。
【００２４】
奇数信号線１１１、１１３、１１５に信号電圧Ｖoddを出力する信号電圧源１０は、第１のクロック信号ＣＬＫ１に同期して動作する。一方、偶数信号線１１２、１１４、１１６に信号電圧Ｖevenを出力する信号電圧源２０は、第２のクロック信号ＣＬＫ２に同期して、第１のクロック信号ＣＬＫ１と異なるタイミングで動作する。第１のクロック信号ＣＬＫ１はクロック信号源１２が生成し、第２のクロック信号ＣＬＫ２はクロック信号源２２が生成する。
【００２５】
図５に、信号電圧源１０が奇数信号線１１１、１１３、１１５に出力する信号電圧Ｖodd、及び信号電圧源２０が偶数信号線１１２、１１４、１１６に出力する信号電圧Ｖevenの波形を示す。第１のクロック信号ＣＬＫ１に同期して信号電圧源１０が信号電圧Ｖoddを出力し、第２のクロック信号ＣＬＫ２に同期して信号電圧源２０が信号電圧Ｖevenを出力することによって、奇数信号線１１１、１１３、１１５と偶数信号線１１２、１１４、１１６は同時に電圧遷移しない。或いは、奇数信号線１１１、１１３、１１５と偶数信号線１１２、１１４、１１６が同時に互いに逆方向に遷移する時間を、それぞれの信号線の電圧遷移する時間の半分以下に減らすことができる。これにより、信号線間寄生容量の充放電に要する消費電力を低減できる。
【００２６】
図４では、クロック信号源１２が第１のクロック信号ＣＬＫ１を生成し、クロック信号源２２が第２のクロック信号ＣＬＫ２を生成する例を示した。図６は、一つのクロック信号源３０を用いて、第１のクロック信号ＣＬＫ１と第２のクロック信号ＣＬＫ２を生成する例を示す。クロック信号源３０が生成したクロック信号ＣＬＫ０はそのまま第１のクロック信号ＣＬＫ１として使用される。一方、クロック信号源３０が生成したクロック信号ＣＬＫ０は並列に遅延回路４０にも入力される。遅延回路４０は、入力されたクロック信号ＣＬＫ０を遅延させ、第１のクロック信号ＣＬＫ１とは異なるタイミングで第２のクロック信号ＣＬＫ２を出力する。遅延回路４０は、例えば内蔵する少なくとも一つの論理回路や、或いは抵抗やコンデンサ、コイルからなる一般的な遅延回路を介してクロック信号ＣＬＫ０を遅延させる。図６では遅延回路の数が１である場合を示したが、必要なクロック信号の数に応じて遅延回路の数を２以上にしてもよいことは言うまでもない。
【００２７】
一つのクロック信号ＣＬＫ０を用いて、第１のクロック信号ＣＬＫ１と第２のクロック信号ＣＬＫ２を生成する他の例を、図７に示す。図７に示した例によれば、第１のクロック信号ＣＬＫ１及び第２のクロック信号ＣＬＫ２が、１つのクロック信号ＣＬＫ０と少なくとも１つのリセット信号ＲＳＴが入力される第１のカウンタ回路４１及び第２のカウンタ回路４２によってそれぞれ生成される。
【００２８】
リセット信号ＲＳＴが入力されると、第１のカウンタ回路４１及び第２のカウンタ回路４２は初期化される。初期化された後、入力されたクロック信号ＣＬＫ０の数がそれぞれ所定のカウンタ数を超えると、第１のカウンタ回路４１及び第２のカウンタ回路４２は、第１のクロック信号ＣＬＫ１及び第２のクロック信号ＣＬＫ２をそれぞれ出力する。クロック信号ＣＬＫ０及びリセット信号ＲＳＴは、例えばクロック信号源３１及びリセット信号源５０から、第１のカウンタ回路４１及び第２のカウンタ回路４２に出力される。
【００２９】
カウンタ数が互いに異なる第１のカウンタ回路４１と第２のカウンタ回路４２とを用いることにより、リセット信号ＲＳＴが同時に入力された後、第１のカウンタ回路４１が第１のクロック信号ＣＬＫ１を出力するタイミングと、第２のカウンタ回路４２が第２のクロック信号ＣＬＫ２を出力するタイミングとをずらすことができる。
【００３０】
第１のカウンタ回路４１と第２のカウンタ回路４２のカウンタ数が同じ場合には、例えば、リセット信号ＲＳＴを入力するタイミングを第１のカウンタ回路４１と第２のカウンタ回路４２とで変えることにより、第１のカウンタ回路４１が第１のクロック信号ＣＬＫ１を出力するタイミングと、第２のカウンタ回路４２が第２のクロック信号ＣＬＫ２を出力するタイミングとをずらすことができる。或いは、リセット信号ＲＳＴが入力されてから第１のクロック信号ＣＬＫ１が出力されるまでのタイミングと、第２のクロック信号ＣＬＫ２が出力されるまでのタイミングが異なるように、回路を設計してもよい。
【００３１】
なお、図７ではカウンタ回路の数が２である場合を示したが、必要なクロック信号の数に応じてカウンタ回路の数を３以上にしてもよいことは言うまでもない。
【００３２】
上記のように、信号線駆動回路１が隣接する信号線に異なるタイミングで信号電圧を出力するために使用する複数のクロック信号は、複数のクロック信号源によってそれぞれ生成してもよいし、一つのクロック信号源が生成したクロック信号を遅延回路或いはカウンタ回路等によって分岐して生成してもよい。
【００３３】
以上に説明したように、本発明の第１の実施形態に係る信号線駆動回路１によれば、信号線群１００を伝搬する信号の伝送速度には何ら修正を加えず、隣接する信号線間で信号電圧の遷移タイミングをずらすことによって、信号伝送速度を低下させることなく、信号線間寄生容量の充放電に要する消費電力を大幅に低減することができる。また、信号線駆動回路１を１つの半導体チップ上に集積化して小型化、低消費電力化することも可能である。
【００３４】
（第２の実施形態）
本発明の第２の実施形態に係る信号線駆動回路１は、隣接信号線の一方の信号電圧が上昇中（下降中）に、同時に他方の信号電圧が下降（上昇）しないように、或いは隣接信号線の一方の信号電圧が上昇中（下降中）に他方の信号電圧が下降（上昇）する場合においても同時に電圧遷移する時間が隣接信号線それぞれの電圧遷移する時間の半分以下になるように隣接信号線に信号電圧を出力する。
【００３５】
図８に、信号線駆動回路１の駆動する信号線群１００が、互いに隣接する隣接信号線１０１と隣接信号線１０２からなる例を示す。信号電圧源１０が出力端子１１を介して隣接信号線１０１に信号電圧ＶOUT1を出力し、信号電圧源２０が出力端子２１を介して隣接信号線１０２に信号電圧ＶOUT2を出力する。信号電圧ＶOUT1、ＶOUT2の波形例を図９に示す。図９に示した信号電圧ＶOUT1、ＶOUT2は、同一時刻でハイレベル又はローレベルである両方の場合を重ねて、実線又は破線によって示している。図９に示したように、隣接信号線１０１と隣接信号線１０２において、同時に逆方向には電圧遷移を生じていない。或いは、隣接信号線１０１と隣接信号線１０２が同時に逆方向に電圧遷移する時間が生じた場合でも、その時間はそれぞれの信号線の電圧遷移時間の半分以下である。このため、信号線間寄生容量ＣMの充放電に要する消費電力を低減できる。
【００３６】
図１０に、信号電圧ＶOUT1、ＶOUT2の一つの波形例を示す。信号電圧源１０の出力電圧の立ち上がりと立ち下りに応じて、信号電圧ＶOUT1は、時刻ｔ11から時刻ｔ12の間に立ち上がり、時刻ｔ13から時刻ｔ14の間に立ち下がる。一方、信号電圧源２０の出力電圧の立ち下がりと立ち上がりに応じて、信号電圧ＶOUT2は、時刻ｔ21から時刻ｔ22の間に立ち下がり、時刻ｔ23から時刻ｔ24の間に立ち上がる。時刻ｔ11〜ｔ14は、時刻ｔ22と時刻ｔ23間の時刻であるため、隣接信号線１０１の信号電圧ＶOUT1の上昇と隣接信号線１０２の信号電圧ＶOUT2の下降は重ならず、隣接信号線１０１の信号電圧ＶOUT1の下降と隣接信号線１０２の信号電圧ＶOUT2の上昇も重ならない。つまり、隣接信号線１０１と隣接信号線１０２において、同時に逆方向の電圧遷移を生じていない。このため、信号線間寄生容量ＣMの充放電に要する消費電力を低減できる。
【００３７】
例えば、信号電圧源１０、２０を互いに駆動能力の異なるプッシュプル駆動素子を用いて構成することにより、信号電圧源１０、２０の出力の立ち上がり開始と立ち下がり開始のタイミングをずらし、これにより、隣接信号線１０１、１０２の信号電圧の立ち上がり開始と立ち下がり開始のタイミングをずらすことができる。その結果、隣接信号線１０１と隣接信号線１０２が同時に逆方向に電圧遷移しないようにすることができる。図１１に、信号電圧源１０、２０に採用可能なドライブ回路の構成例を示す。図１１に示したドライブ回路は、ハイサイド側のＰチャネル型ＭＯＳ（以下において「ＰＭＯＳ」という。）トランジスタＱP1とローサイド側のＮチャネル型ＭＯＳ（以下において「ＮＭＯＳ」という。）トランジスタＱN1からなる前段インバータと、ハイサイド側のＰＭＯＳトランジスタＱP2とローサイド側のＮＭＯＳトランジスタＱN2からなる後段インバータにより構成されている。
【００３８】
例えば、ＮＭＯＳトランジスタＱN1の駆動能力をＰＭＯＳトランジスタＱP1の駆動能力より小さくすることによって、図１２に示すように、ＰＭＯＳトランジスタＱP1とＮＭＯＳトランジスタＱN1からなる前段インバータの出力ＶO1は、立ち下がり時間ｔDN1が立ち上がり時間ｔUP1より長くなる。前段インバータの出力ＶO1の遷移時間の中間で、ＰＭＯＳトランジスタＱP2とＮＭＯＳトランジスタＱN2からなる後段インバータの出力ＶO2が遷移を開始するとする。このため、後段インバータの出力ＶO2は、立ち下がり時間ｔDN2と立ち上がり時間ｔUP2は同じであるが、後段インバータの出力ＶO2の立ち上がりの開始時間が遅くなる。ＮＭＯＳトランジスタＱN1の駆動能力をＰＭＯＳトランジスタＱP1の駆動能力より小さくするためには、例えばＮＭＯＳトランジスタＱN1の出力電流を抑制すべく、ＮＭＯＳトランジスタＱN1のゲート幅Ｗ／ゲート長Ｌの比を小さく設定する。
【００３９】
なお、ＰＭＯＳトランジスタＱP1の駆動能力をＮＭＯＳトランジスタＱN1の駆動能力より小さくすることによって、後段インバータの出力ＶO2の立ち下がりの開始時間を遅くさせることもできる。この場合でも、隣接信号線１０１と隣接信号線１０２が同時に逆方向に電圧遷移しないようにすることができる。
【００４０】
上記に説明したように、駆動能力が互いに異なるＭＯＳトランジスタＱP1とＮＭＯＳトランジスタＱN1を用いることによって、入力信号ＶINが入力されてから後段インバータの出力ＶO2が立ち上がり始めるまでの時間と、出力ＶO2が立ち下がり始めるまでの時間との間に、時間差が生じる。したがって、図１１に示したような駆動能力の異なる駆動素子を用いたドライバ回路を信号電圧源１０、２０に採用することにより、図９に示したように、隣接信号線１０１、１０２において波形交差がなくなり、更に、隣接信号線１０１、１０２の電圧波形の推移が逆方向には生じなくなる。その結果、信号線間寄生容量ＣMの駆動電力自体を低減できる。
【００４１】
上記のように隣接信号線１０１と隣接信号線１０２において同時に逆方向には電圧遷移しないことが、信号線間寄生容量ＣMの充放電に要する消費電力を低減するため最も効果的である。しかし、既に述べたように、隣接信号線１０１、１０２の一方の信号電圧が上昇し他方の信号電圧が下降する場合において同時に電圧遷移する時間が隣接信号線１０１、１０２それぞれの電圧遷移する時間の半分以下になるようにしても、信号線間寄生容量ＣMの充放電に要する消費電力の増加の割合が消費電力の半分以下になり、効果的である。この場合、ＭＯＳトランジスタＱP1とＮＭＯＳトランジスタＱN1の駆動能力の差は、隣接信号線１０１、１０２で同時に電圧遷移を生じさせない場合に比べて小さくてよい。なお、同時に電圧遷移する時間を、隣接信号線１０１、１０２のそれぞれの電圧遷移する時間の１０分の１以下にすれば、更に効果的である。
【００４２】
更に、図９に示した信号電圧ＶOUT1と信号電圧ＶOUT2のうちの一方の電圧が実線で示した波形であると同時に、他方の電圧が破線で示した波形であるタイミング範囲においては、信号電圧ＶOUT1と信号電圧ＶOUT2を同時に上昇か或いは下降させることができる。このタイミング範囲においては信号線間寄生容量の充放電が生じないので、消費電力を最小限にまで低減することができる。
【００４３】
本発明の第２の実施形態に係る信号線駆動回路１によれば、隣接信号線１０１、１０２の一方の信号電圧が上昇し、同時に他方の信号電圧が下降しないように、或いは隣接信号線１０１、１０２の一方の信号電圧が上昇し他方の信号電圧が下降する場合において同時に逆方向に電圧遷移する時間が隣接信号線１０１、１０２のそれぞれの電圧遷移する時間の半分以下になるように隣接信号線１０１、１０２に信号電圧を出力する。これにより、信号線群１００を伝搬する信号の伝送速度には何ら修正を加えず、隣接する信号線間で信号電圧の遷移タイミングをずらすことによって、信号伝送速度を低下させることなく、信号線間寄生容量の充放電に要する消費電力を大幅に低減することができる。また、信号線駆動回路１を一つの半導体チップ上に集積化して、小型化、低消費電力化することもかのうである。
【００４４】
また、第１及び第２の実施形態によって示したように、本発明はコンピュータ回路や広範囲のディジタル信号処理回路に搭載された複数の高速信号配線やバス配線を含んだ一般的な信号線駆動回路と集積回路に活用できるので、地球の資源枯渇・温暖化等の環境問題の対策にも貢献できる。同様に、駆動電流に起因した回路からの高周波ノイズ発生も抑えることができるので、情報化社会への適合性が極めて高い技術となる。このように本発明の第１の実施形態に係る信号線駆動回路１の奏する工業上・社会上の効果は極めて高い。
【００４５】
（その他の実施形態）
上記のように、本発明は第１及び第２の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００４６】
既に述べた第１及び第２の実施形態の説明においては、信号線駆動回路１が信号線群１００にパルス信号を出力する例を説明したが、同時に遷移する信号がパルス信号以外の、例えば正弦波信号、或いは電圧遷移の波形部分が正弦波状になっている信号であっても、本発明の第１及び第２の実施形態によれば、信号線間寄生容量の充放電に要する消費電力を低減できる。例えば、回路の消費電力を低減するためにインダクタンスを用いてＬＣ共振を生じさせている回路では電圧遷移部分のみが正弦波状に変化している信号が信号線に出力されるが、本発明はこのような回路にも適用できる。
【００４７】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【００４８】
本発明の信号線駆動回路は、メモリやプロセッサ等のコンピュータ回路やディジタル信号処理回路を含むＡＶ製品等に搭載され、信号線を駆動する信号線駆動回路を製造する製造業を含む電子機器産業に利用可能である。
【符号の説明】
【００４９】
１…信号線駆動回路
１０…信号電圧源
１１…出力端子
１２…クロック信号源
２０…信号電圧源
２１…出力端子
２２…クロック信号源
３０…クロック信号源
３１…クロック信号源
４０…遅延回路
４１…第１のカウンタ回路
４２…第２のカウンタ回路
５０…リセット信号源
１００…信号線群
１０１、１０２…隣接信号線
１１１、１１３、１１５…奇数信号線
１１２、１１４、１１６…偶数信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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