(57)【要約】  各通過帯域における挿入損失が小さく、かつアイソレーション特性が良好な分波器を提供する。  分波器１は、送信側フィルタ部３０と受信側フィルタ部２０との一部が設けられているフィルタチップ４１と、フィルタチップ４１が実装されているセラミック基板４２とを有するチップ部品４０と、チップ部品４０が実装されているプリント配線基板６０とを備えている。送信側フィルタ部３０及び受信側フィルタ部２０のうちの少なくとも一方は、ラダー型弾性波フィルタ部により構成されている。送信側フィルタ部３０と受信側フィルタ部２０とのうちの少なくとも一方に接続されている第１のインダクタＬ１は、プリント配線基板６０のチップ部品４０の実装面６１ａ以外の部分に形成されている。並列腕共振子Ｐ１〜Ｐ３に直列に接続されている第２のインダクタＬ２１，Ｌ２２は、セラミック基板４２に形成されている。
2011089746.tif 000002
【特許請求の範囲】
【請求項１】
アンテナ端子と、送信側信号端子と、受信側信号端子と、前記アンテナ端子と前記送信側信号端子との間に接続されている送信側フィルタ部と、前記アンテナ端子と前記受信側信号端子との間に接続されている受信側フィルタ部と、前記送信側フィルタ部と前記受信側フィルタ部とのうちの少なくとも一方に接続されている第１のインダクタとを備える分波器であって、
前記送信側フィルタ部と前記受信側フィルタ部との一部が設けられているフィルタチップと、前記フィルタチップが実装されているセラミック基板とを有するチップ部品と、
前記チップ部品が実装されているプリント配線基板とを備え、
前記送信側フィルタ部及び前記受信側フィルタ部のうちの少なくとも一方は、前記アンテナ端子と前記送信側信号端子または受信側信号端子との間に直列に接続されており、直列腕を構成している複数の直列腕共振子と、前記直列腕とグラウンド電位との間に接続されており、並列腕を構成している並列腕共振子と、前記並列腕において前記並列腕共振子に直列に接続されている第２のインダクタとを有するラダー型弾性波フィルタ部により構成されており、
前記第２のインダクタは、前記セラミック基板に形成されている一方、前記第１のインダクタは、前記プリント配線基板の前記チップ部品の実装面以外の部分に形成されている、分波器。
【請求項２】
前記第１のインダクタは、前記プリント配線基板の内部に形成されている、請求項１に記載の分波器。
【請求項３】
前記プリント配線基板は、前記チップ部品の実装面に形成されており、グラウンド電位に接続されているひとつのグラウンド電極を有する、請求項１または２に記載の分波器。
【請求項４】
前記第１のインダクタは、前記アンテナ端子と前記ラダー型弾性波フィルタ部との間の接続点と、グラウンド電位との間に接続されている、請求項１〜３のいずれか一項に記載の分波器。
【請求項５】
前記第１のインダクタは、前記アンテナ端子と、前記ラダー型弾性波フィルタ部との間に接続されている、請求項１〜３のいずれか一項に記載の分波器。
【請求項６】
前記第１のインダクタは、前記ラダー型弾性波フィルタ部と、送信側信号端子または受信側信号端子との間に接続されている、請求項１〜３のいずれか一項に記載の分波器。
【請求項７】
前記第１のインダクタは、前記直列腕共振子に並列に接続されている、請求項１〜３のいずれか一項に記載の分波器。
【請求項８】
前記第１のインダクタが複数設けられている、請求項１〜７のいずれか一項に記載の分波器。
【請求項９】
前記ラダー型弾性波フィルタ部は、弾性表面波、弾性境界波またはバルク弾性波を利用したフィルタ部である、請求項１〜８のいずれか一項に記載の分波器。
【請求項１０】
前記プリント配線基板は、樹脂製である、請求項１〜９のいずれか一項に記載の分波器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分波器に関する。特には、本発明は、少なくとも一方がラダー型弾性波フィルタ部により構成されている受信側フィルタ部及び送信側フィルタ部と、送信側フィルタ部と受信側フィルタ部とのうちの少なくとも一方に接続されている第１のインダクタとを備える分波器に関する。
【背景技術】
【０００２】
従来、アンテナから送受信される送信信号及び受信信号などのような複数の信号を分波する分波器として、弾性表面波や、弾性境界波、バルク弾性波などの弾性波を利用した弾性波分波器が広く用いられるようになってきている。【０００３】
このような分波器においては、例えば、受信信号が送信側信号端子側に流れてしまうことにより信号の伝送効率が低下しないようにする必要がある。信号の伝送効率を低下させない方法としては、例えば、下記の特許文献１，２などにおいて、送信側フィルタ部や受信側フィルタ部に対してインピーダンス整合用のインダクタを接続する方法が提案されている。【０００４】
具体的には、下記の特許文献１には、アンテナ端子と弾性表面波フィルタ部との間に、位相調整用回路を設けること、位相調整用回路としては、チップインダクタが用いられることが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１８４７７３号公報
【特許文献２】特開２００２−２３７７３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、インダクタには、チップインダクタと、基板等に形成されたパターン電極により構成されたインダクタとがある。これらのうち、チップインダクタは、Ｑを大きくしやすいというメリットを有する。このため、特許文献１に記載のように、インピーダンス整合用のインダクタとしてチップインダクタを用いることにより、分波器の各通過帯域における挿入損失を小さくできる。しかしながら、インピーダンス整合用のインダクタとしてチップインダクタを用いた場合、チップインダクタで発生する電磁界の影響で、分波器のアイソレーション特性が悪化するという問題があった。【０００７】
本発明は、かかる点に鑑みてなされたものであり、その目的は、各通過帯域における挿入損失が小さく、かつアイソレーション特性が良好な分波器を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る分波器は、アンテナ端子と、送信側信号端子と、受信側信号端子と、送信側フィルタ部と、受信側フィルタ部と、第１のインダクタとを備えている。送信側フィルタ部は、アンテナ端子と送信側信号端子との間に接続されている。受信側フィルタ部は、アンテナ端子と受信側信号端子との間に接続されている。第１のインダクタは、送信側フィルタ部と受信側フィルタ部とのうちの少なくとも一方に接続されている。本発明に係る分波器は、チップ部品と、プリント配線基板とを備えている。チップ部品は、フィルタチップと、セラミック基板とを有する。フィルタチップには、送信側フィルタ部と受信側フィルタ部との一部が設けられている。セラミック基板には、フィルタチップが実装されている。プリント配線基板には、チップ部品が実装されている。送信側フィルタ部及び受信側フィルタ部のうちの少なくとも一方は、ラダー型弾性波フィルタ部により構成されている。ラダー型弾性波フィルタ部は、複数の直列腕共振子と、並列腕共振子と、第２のインダクタとを有する。複数の直列腕共振子は、アンテナ端子と送信側信号端子または受信側信号端子との間に直列に接続されている。複数の直列腕共振子は、直列腕を構成している。並列腕共振子は、直列腕とグラウンド電位との間に接続されている。並列腕共振子は、並列腕を構成している。第２のインダクタは、並列腕において並列腕共振子に直列に接続されている。第２のインダクタは、セラミック基板に形成されている。第１のインダクタは、プリント配線基板のチップ部品の実装面以外の部分に形成されている。【０００９】
本発明に係る分波器のある特定の局面では、第１のインダクタは、プリント配線基板の内部に形成されている。【００１０】
本発明に係る分波器の他の特定の局面では、プリント配線基板は、チップ部品の実装面に形成されており、グラウンド電位に接続されているひとつのグラウンド電極を有する。この構成によれば、上記ひとつのグラウンド電極がシールドとして機能し、第１のインダクタと、送信側フィルタ部及び受信側フィルタ部との間の電磁界結合の生成をより効果的に抑制することができる。従って、アイソレーション特性をより高めることができる。【００１１】
本発明に係る分波器の別の特定の局面では、第１のインダクタは、アンテナ端子とラダー型弾性波フィルタ部との間の接続点と、グラウンド電位との間に接続されている。【００１２】
本発明に係る分波器のさらに他の特定の局面では、第１のインダクタは、アンテナ端子と、ラダー型弾性波フィルタ部との間に接続されている。この構成によれば、第１のインダクタが、ローパスフィルタとして機能し、高い周波数帯での減衰特性をより高めることができる。【００１３】
本発明に係る分波器のさらに別の特定の局面では、第１のインダクタは、ラダー型弾性波フィルタ部と、送信側信号端子または受信側信号端子との間に接続されている。この構成によれば、第１のインダクタにより通過帯域外に減衰極が発生するため、通過帯域外の減衰特性をより高めることができる。【００１４】
本発明に係る分波器のまた他の特定の局面では、第１のインダクタは、直列腕共振子に並列に接続されている。この構成によれば、直列腕共振子の共振点−反共振点間の周波数間隔が広がり、ラダー型弾性波フィルタ部を広帯域化できる。【００１５】
本発明に係る分波器のまた別の特定の局面では、第１のインダクタが複数設けられている。【００１６】
本発明に係る分波器のさらにまた他の特定の局面では、ラダー型弾性波フィルタ部は、弾性表面波、弾性境界波またはバルク弾性波を利用したフィルタ部である。【００１７】
本発明に係る分波器のさらにまた別の特定の局面では、プリント配線基板は、樹脂製である。
【発明の効果】
【００１８】
本発明では、第２のインダクタがセラミック基板に形成されている一方、第１のインダクタは、プリント配線基板のチップ部品の実装面以外の部分に形成されている。このため、第１のインダクタと、送信側フィルタ部及び受信側フィルタ部との間における電磁界結合の生成を効果的に抑制することができる。よって、高いアイソレーション特性を実現することができる。また、第１のインダクタのＱを大きくすることができる。このため、各通過帯域における挿入損失を小さくすることができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明を実施した一実施形態に係るデュプレクサの等価回路図である。
【図２】図２は、実施形態に係るデュプレクサの略図的側面図である。
【図３】図３は、実施形態におけるフィルタチップの一部を拡大した略図的断面図である。
【図４】図４は、実施形態における第１のセラミック基板層の第１の主面の略図的平面図である。
【図５】図５は、実施形態における第２のセラミック基板層の第１の主面の略図的平面図である。
【図６】図６は、実施形態における第２のセラミック基板層の第２の主面の略図的平面図である。
【図７】図７は、実施形態における第１のプリント基板層の第１の主面の略図的平面図である。
【図８】図８は、実施形態における第２のプリント基板層の第１の主面の略図的平面図である。
【図９】図９は、実施形態における第３のプリント基板層の第１の主面の略図的平面図である。
【図１０】図１０は、実施形態における第３のプリント基板層の第２の主面の略図的平面図である。
【図１１】図１１は、セラミック基板の内部に形成した第１のインダクタを構成するパターン電極の断面写真である。
【図１２】図１２は、実施形態における第１のインダクタを構成するパターン電極の断面写真である。
【図１３】図１３は、第１のインダクタのＱと、送信側フィルタ部の送信周波数帯（Ｔｘ帯）における挿入損失との関係を表すグラフである。
【図１４】図１４は、実施形態に係るデュプレクサの送信側フィルタ部の送信周波数帯における通過特性と、比較例１に係るデュプレクサの送信側フィルタ部の送信周波数帯における通過特性とを表すグラフである。
【図１５】図１５は、実施形態に係るデュプレクサの受信側フィルタ部の受信周波数帯における通過特性と、比較例１に係るデュプレクサの受信側フィルタ部の受信周波数帯における通過特性とを表すグラフである。
【図１６】図１６は、実施形態に係るデュプレクサにおける送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性と、比較例１に係るデュプレクサにおける送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性とを表すグラフである。
【図１７】図１７は、実施形態に係るデュプレクサの送信側フィルタ部の送信周波数帯における通過特性と、比較例２に係るデュプレクサの送信側フィルタ部の送信周波数帯における通過特性とを表すグラフである。
【図１８】図１８は、実施形態に係るデュプレクサの受信側フィルタ部の受信周波数帯における通過特性と、比較例２に係るデュプレクサの受信側フィルタ部の受信周波数帯における通過特性とを表すグラフである。
【図１９】図１９は、実施形態に係るデュプレクサにおける送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性と、比較例２に係るデュプレクサにおける送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性とを表すグラフである。
【図２０】図２０は、第１の変形例に係るデュプレクサの等価回路図である。
【図２１】図２１は、第２の変形例に係るデュプレクサの等価回路図である。
【図２２】図２２は、第３の変形例に係るデュプレクサの等価回路図である。
【図２３】図２３は、第４の変形例におけるフィルタチップの一部を拡大した略図的断面図である。
【図２４】図２４は、第５の変形例におけるフィルタチップの一部を拡大した略図的断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明を実施した好ましい形態について、図１に示すデュプレクサ１を例に挙げて説明する。但し、デュプレクサ１は、単なる例示である。本発明に係る分波器は、デュプレクサ１に何ら限定されない。本発明に係る分波器は、例えば、他の形態のデュプレクサであってもよいし、トリプレクサなどのデュプレクサ以外の分波器であってもよい。
【００２１】
本実施形態のデュプレクサ１は、２ＧＨｚ帯の周波数を利用するＵＭＴＳ−ＢＡＮＤ２のデュプレクサである。ＵＭＴＳ−ＢＡＮＤ２においては、送信周波数帯（Ｔｘ帯）が１８５０ＭＨｚ〜１９１０ＭＨｚであり、受信周波数帯（Ｒｘ帯）が１９３０ＭＨｚ〜１９９０ＭＨｚである。
【００２２】
図１は、本実施形態に係るデュプレクサの等価回路図である。まず、図１を参照しながら、デュプレクサ１の回路構成について説明する。
【００２３】
図１に示すように、デュプレクサ１は、アンテナ端子１１と、送信側信号端子１２と、第１及び第２の受信側信号端子１３ａ、１３ｂとを有する。
【００２４】
アンテナ端子１１と第１及び第２の受信側信号端子１３ａ、１３ｂとの間には、受信側フィルタ部２０が接続されている。本実施形態では、受信側フィルタ部２０は、平衡−不平衡変換機能を有するバランス型のフィルタ部である。受信側フィルタ部２０は、縦結合共振子型弾性波フィルタ部により構成されている。
【００２５】
一方、アンテナ端子１１と送信側信号端子１２との間には、送信側フィルタ部３０が接続されている。本実施形態では、送信側フィルタ部３０は、ラダー型弾性波フィルタ部により構成されている。
【００２６】
具体的には、送信側フィルタ部３０は、アンテナ端子１１と送信側信号端子１２との間に直列に接続されている複数の直列腕共振子Ｓ１〜Ｓ４を有する。これら複数の直列腕共振子Ｓ１〜Ｓ４により直列腕３１が構成されている。なお、本実施形態では、複数の直列腕共振子Ｓ１〜Ｓ４は、それぞれ複数の共振子により構成されているが、それぞれひとつの共振子により構成されていてもよい。
【００２７】
直列腕３１とグラウンド電位との間には、並列腕共振子Ｐ１〜Ｐ３が接続されている。これら並列腕共振子Ｐ１〜Ｐ３により並列腕３２〜３４が構成されている。並列腕共振子Ｐ１，Ｐ２とグラウンド電位との間には、第２のインダクタＬ２１が接続されている。一方、並列腕３４においては、並列腕共振子Ｐ３とグラウンド電位との間に、第２のインダクタＬ２２が接続されている。第２のインダクタＬ２１，Ｌ２２のインダクタンス値は、デュプレクサ１の所望する特性等に応じて適宜設定することができる。本実施形態では、第２のインダクタＬ２１のインダクタンス値は、１．２ｎＨである。第２のインダクタＬ２２のインダクタンス値は、０．９ｎＨである。
【００２８】
送信側フィルタ部３０と受信側フィルタ部２０との間の接続点２１と、アンテナ端子１１との間の接続点２２と、グラウンド電位との間には、インピーダンス整合用の第１のインダクタＬ１が接続されている。第１のインダクタＬ１のインダクタンス値は、デュプレクサ１の所望する特性等に応じて適宜設定することができる。本実施形態では、第１のインダクタＬ１のインダクタンス値は、４ｎＨである。
【００２９】
次に、図２〜図９を主として参照しながら、デュプレクサ１の具体的装置構成について説明する。図２は、本実施形態に係るデュプレクサの略図的側面図である。
【００３０】
図２に示すように、デュプレクサ１は、チップ部品４０と、チップ部品４０が実装されている樹脂製のプリント配線基板６０とを備えている。チップ部品４０は、フィルタチップ４１と、フィルタチップ４１がフリップチップ実装されているセラミック基板４２とを備えている。フィルタチップ４１は、セラミック基板４２上に設けられた封止樹脂４３により封止されている。
【００３１】
フィルタチップ４１には、送信側フィルタ部３０と受信側フィルタ部２０との一部が設けられている。具体的には、フィルタチップ４１には、送信側フィルタ部３０と受信側フィルタ部２０とのうちのインダクタを除く部分が設けられている。送信側フィルタ部３０に関しては、インダクタＬ１，Ｌ２１，Ｌ２２を除く、直列腕共振子Ｓ１〜Ｓ４及び並列腕共振子Ｐ１〜Ｐ３がフィルタチップ４１に設けられている。
【００３２】
図３は、フィルタチップの一部を拡大した略図的断面図である。本実施形態のフィルタチップ４１は、弾性表面波を利用した弾性表面波フィルタチップである。フィルタチップ４１は、圧電基板４１ａと、圧電基板４１ａ上に形成されている電極構造４１ｂとを有する。この電極構造４１ｂにより、上記共振子やＩＤＴ電極、反射器などが構成されている。なお、圧電基板４１ａは、例えば、ＬｉＴａＯ３基板やＬｉＮｂＯ３基板により構成することができる。また、電極構造４１ｂは、例えば、Ａｌ，Ｐｔ，Ａｕ，Ａｇ，Ｃｕ，Ｔｉ，Ｎｉ，Ｃｒ，Ｐｄ，Ｎｉ，Ｗなどの金属や、それら金属の少なくともひとつを含む合金からなる導電膜または導電膜の積層体により構成することができる。
【００３３】
フィルタチップ４１の表面には、直列腕３１の入力端子３１ａ及び出力端子３１ｂと、並列腕３２，３３，３４の接続端子３２ａ、３３ａ、３４ａ（図１を参照）が形成されている。また、フィルタチップ４１の表面には、受信側フィルタ部２０の不平衡信号端子２３並びに第１及び第２の平衡信号端子２４ａ、２４ｂ（図１を参照）が形成されている。
【００３４】
次に、フィルタチップ４１がフリップチップ実装されているセラミック基板４２の構成について、図２及び図４〜図６を参照しながら説明する。
【００３５】
図２に示すように、セラミック基板４２は、アルミナ等からなる第１のセラミック基板層４２ａと、第２のセラミック基板層４２ｂとの積層体により構成されている。第１のセラミック基板層４２ａは、第１の主面４２ａ１と、第２の主面４２ａ２とを有する。フィルタチップ４１は、第１のセラミック基板層４２ａの第１の主面４２ａ１上に実装されている。第２のセラミック基板層４２ｂは、第１の主面４２ｂ１と、第２の主面４２ｂ２とを有する。第２のセラミック基板層４２ｂの第１の主面４２ｂ１は、第１のセラミック基板層４２ａの第２の主面４２ａ２に接合されている。
【００３６】
図４は、本実施形態における第１のセラミック基板層の第１の主面の略図的平面図である。図５は、本実施形態における第２のセラミック基板層の第１の主面の略図的平面図である。図６は、本実施形態における第２のセラミック基板層の第２の主面の略図的平面図である。なお、図６は便宜上、第１の主面から第２の主面を透視した透視平面図になっている。
【００３７】
図４に示すように、第１のセラミック基板層４２ａの第１の主面４２ａ１上には、電極４３ａ〜４３ｆが形成されている。電極４３ａは、図１に示す入力端子３１ａに接続されている。電極４３ａは、第１のセラミック基板層４２ａを貫通しているビアホール電極４４ａ、第２のセラミック基板層４２ｂの第１の主面４２ｂ１上に形成されている電極４５ａ（図５を参照）、第２のセラミック基板層４２ｂを貫通しているビアホール電極４６ａを経由して、第２のセラミック基板層４２ｂの第２の主面４２ｂ２上に形成されている電極４７ａ（図６を参照）に接続されている。
【００３８】
図４に示す電極４３ｂは、図１に示す出力端子３１ｂと不平衡信号端子２３とが接続されている。電極４３ｂは、第１のセラミック基板層４２ａを貫通しているビアホール電極４４ｂと、第１の主面４２ｂ１上に形成されている電極４５ｂ（図５を参照）と、第２のセラミック基板層４２ｂを貫通しているビアホール電極４６ｂとを経由して、第２の主面４２ｂ２上に形成されている電極４７ｂ（図６を参照）に接続されている。
【００３９】
図４に示す電極４３ｃは、図１に示す第１の平衡信号端子２４ａに接続されている。電極４３ｃは、第１のセラミック基板層４２ａを貫通しているビアホール電極４４ｃと、第１の主面４２ｂ１上に形成されている電極４５ｃ（図５を参照）と、第２のセラミック基板層４２ｂを貫通しているビアホール電極４６ｃとを経由して、第２の主面４２ｂ２上に形成されている電極４７ｃ（図６を参照）に接続されている。
【００４０】
図４に示す電極４３ｄは、図１に示す第２の平衡信号端子２４ｂに接続されている。電極４３ｄは、第１のセラミック基板層４２ａを貫通しているビアホール電極４４ｄと、第１の主面４２ｂ１上に形成されている電極４５ｄ（図５を参照）と、第２のセラミック基板層４２ｂを貫通しているビアホール電極４６ｄとを経由して、第２の主面４２ｂ２上に形成されている電極４７ｄ（図６を参照）に接続されている。
【００４１】
図４に示す電極４３ｅは、図１に示す接続端子３２ａ、３３ａに接続されている。電極４３ｅは、第１のセラミック基板層４２ａを貫通しているビアホール電極４４ｅと、第１の主面４２ｂ１上に形成されている電極４５ｅ（図５を参照）と、第２のセラミック基板層４２ｂを貫通しているビアホール電極４６ｅとを経由して、第２の主面４２ｂ２上に形成されている電極４７ｅ（図６を参照）に接続されている。本実施形態では、図１に示す第２のインダクタＬ２１は、図４に示す電極４３ｅ及びビアホール電極４４ｅと、図５に示す電極４５ｅにより構成されている。すなわち、第２のインダクタＬ２１は、セラミック基板４２の実装面と、内部とにわたって形成されている。
【００４２】
図４に示す電極４３ｆは、図１に示す接続端子３４ａに接続されている。電極４３ｆは、第１のセラミック基板層４２ａを貫通しているビアホール電極４４ｆと、第１の主面４２ｂ１上に形成されている電極４５ｆ（図５を参照）と、第２のセラミック基板層４２ｂを貫通しているビアホール電極４６ｆとを経由して、第２の主面４２ｂ２上に形成されている電極４７ｆ（図６を参照）に接続されている。本実施形態では、図１に示す第２のインダクタＬ２２は、図５に示す電極４５ｆにより構成されている。すなわち、第２のインダクタＬ２２は、セラミック基板４２の内部に形成されている。
【００４３】
なお、図６に示す電極４７ｇ〜４７ｉは、グラウンド電位に接続される電極である。
【００４４】
次に、主として、図２及び図６〜図１０を参照しながら、プリント配線基板６０の構成について説明する。図２に示すように、プリント配線基板６０は、それぞれガラスエポキシ等の樹脂からなる第１〜第３のプリント基板層６１〜６３の積層体により構成されている。第１のプリント基板層６１は、第１及び第２の主面６１ａ、６１ｂを有する。チップ部品４０は、第１のプリント基板層６１の第１の主面６１ａ上に表面実装されている。第２のプリント基板層６２は、第１及び第２の主面６２ａ、６２ｂを有する。第１の主面６２ａは、第１のプリント基板層６１の第２の主面６１ｂに接合されている。第３のプリント基板層６３は、第１及び第２の主面６３ａ、６３ｂを有する。第１の主面６３ａは、第２のプリント基板層６２の第２の主面６２ｂに接合されている。図１０に示すように、第３のプリント基板層６３の第２の主面６３ｂ上には、レジストコート層６３ｃが形成されている。
【００４５】
図７は、本実施形態における第１のプリント基板層の第１の主面の略図的平面図である。図８は、本実施形態における第２のプリント基板層の第１の主面の略図的平面図である。図９は、本実施形態における第３のプリント基板層の第１の主面の略図的平面図である。図１０は、本実施形態における第３のプリント基板層の第２の主面の略図的平面図である。なお、図１０は便宜上、第１の主面から第２の主面を透視した透視平面図になっている。
【００４６】
図７に示すように、第１のプリント基板層６１の第１の主面６１ａ上には、電極６４ａが形成されている。電極６４ａは、図１に示す出力端子３１ｂ及び不平衡信号端子２３に接続されている電極４７ｂ（図６を参照）に接続されている。電極６４ａは、第１のプリント基板層６１を貫通しているビアホール電極６５ａを経由して第２のプリント基板層６２の第１の主面６２ａ上に形成されている電極６６ａ（図８を参照）に接続されている。図８に示すように、この電極６６ａは、基端部６６ａ１と、インダクタ構成部６６ａ２と、先端部６６ａ３とを有する。
【００４７】
基端部６６ａ１は、第２のプリント基板層６２を貫通しているビアホール電極６７ａ２と、第３のプリント基板層６３の第１の主面６３ａ上に形成されている電極６８ａ１（図９を参照）と、第３のプリント基板層６３を貫通しているビアホール電極６９ａ１とを経由して、第３のプリント基板層６３の第２の主面６３ｂ上に形成されている電極７０ａ１（図１０を参照）に接続されている。この電極７０ａ１により、図１に示すアンテナ端子１１が構成されている。
【００４８】
図８に示すように、インダクタ構成部６６ａ２を介して基端部６６ａ１に接続されている先端部６６ａ３は、第２のプリント基板層６２を貫通しているビアホール電極６７ａ１と、第３のプリント基板層６３の第１の主面６３ａ上に形成されている電極６８ａ２（図９を参照）と、第３のプリント基板層６３を貫通している複数のビアホール電極６９ａ２とを経由して、第３のプリント基板層６３の第２の主面６３ｂ上に形成されているグラウンド電極７０ａ２（図１０を参照）に接続されている。
【００４９】
本実施形態では、図１に示す第１のインダクタＬ１は、第２のプリント基板層６２の第１の主面６２ａ上に形成されているインダクタ構成部６６ａ２（図８を参照）と、第３のプリント基板層６３の第１の主面６３ａ上に形成されている電極６８ａ２（図９を参照）の一部とにより構成されている。このため、第１のインダクタＬ１は、プリント配線基板６０の内部に形成されている。
【００５０】
図７に示す電極６４ｂは、図１に示す入力端子３１ａに接続されている電極４７ａ（図６を参照）に接続されている。電極６４ｂは、第１のプリント基板層６１を貫通しているビアホール電極６５ｂと、第２のプリント基板層６２の第１の主面６２ａ上に形成されている電極６６ｂ（図８を参照）と、第２のプリント基板層６２を貫通しているビアホール電極６７ｂと、第３のプリント基板層６３の第１の主面６３ａ上に形成されている電極６８ｂ（図９を参照）と、第３のプリント基板層６３を貫通しているビアホール電極６９ｂとを介して、第３のプリント基板層６３の第２の主面６３ｂ上に形成されている電極７０ｂに接続されている。図１に示す送信側信号端子１２は、この電極７０ｂにより構成されている。
【００５１】
図７に示す電極６４ｃは、図１に示す第１の平衡信号端子２４ａに接続されている電極４７ｃ（図６を参照）に接続されている。電極６４ｃは、第１のプリント基板層６１を貫通しているビアホール電極６５ｃと、第２のプリント基板層６２の第１の主面６２ａ上に形成されている電極６６ｃ（図８を参照）と、第２のプリント基板層６２を貫通しているビアホール電極６７ｃと、第３のプリント基板層６３の第１の主面６３ａ上に形成されている電極６８ｃ（図９を参照）と、第３のプリント基板層６３を貫通しているビアホール電極６９ｃとを介して、第３のプリント基板層６３の第２の主面６３ｂ上に形成されている電極７０ｃに接続されている。図１に示す第１の受信側信号端子１３ａは、この電極７０ｃにより構成されている。
【００５２】
図７に示す電極６４ｄは、図１に示す第２の平衡信号端子２４ｂに接続されている電極４７ｄ（図６を参照）に接続されている。電極６４ｄは、第１のプリント基板層６１を貫通しているビアホール電極６５ｄと、第２のプリント基板層６２の第１の主面６２ａ上に形成されている電極６６ｄ（図８を参照）と、第２のプリント基板層６２を貫通しているビアホール電極６７ｄと、第３のプリント基板層６３の第１の主面６３ａ上に形成されている電極６８ｄ（図９を参照）と、第３のプリント基板層６３を貫通しているビアホール電極６９ｄとを介して、第３のプリント基板層６３の第２の主面６３ｂ上に形成されている電極７０ｄに接続されている。図１に示す第２の受信側信号端子１３ｂは、この電極７０ｄにより構成されている。
【００５３】
図７に示すように、第１のプリント基板層６１の第１の主面（実装面）６１ａ上には、ひとつのグラウンド電極６５ｅが形成されている。このグラウンド電極６５ｅには、図６に示す電極４７ｅ〜４７ｉが接続されている。すなわち、本実施形態では、電極４７ｅが接続されているグラウンド電極と、電極４７ｆが接続されているグラウンド電極と、電極４７ｇが接続されているグラウンド電極と、電極４７ｈが接続されているグラウンド電極と、電極４７ｉが接続されているグラウンド電極とが共通化されている。換言すれば、セラミック基板４２の裏面に形成されている、グラウンド電位に接続される電極の全てが、共通のグラウンド電極６５ｅに接続されている。
【００５４】
グラウンド電極６５ｅは、複数のビアホール電極６６ｅと、電極６７ｅ及び複数のビアホール電極６８ｅ（図８を参照）と、電極６８ａ２及び複数のビアホール電極６９ａ２（図９を参照）を経由して、図１０に示すグラウンド電極７０ａ２に接続されている。
【００５５】
以上説明したように、本実施形態では、第２のインダクタＬ２１，Ｌ２２がセラミック基板４２に形成されている一方、インピーダンス整合用の第１のインダクタＬ１は、プリント配線基板６０の実装面６１ａ以外の部分に形成されている。具体的には、第１のインダクタＬ１は、プリント配線基板６０の内部に形成されている。よって、第１のインダクタＬ１と、送信側フィルタ部３０及び受信側フィルタ部２０との間で電磁界結合が生じることを効果的に抑制できる。従って、高いアイソレーション特性を実現することができる。
【００５６】
ところで、例えば、セラミック基板４２内に第１のインダクタＬ１を形成する場合、セラミックグリーンシートに第１のインダクタＬ１形成用の導電性ペーストを塗布し、積層後、プレスし、焼成する必要がある。このように、導電性ペーストの塗布により第１のインダクタＬ１形成用のパターン電極を形成した場合、パターン電極の端部の厚みが薄くなる傾向にある。また、プレス時においてもパターン電極の厚みが薄くなる傾向にある。さらに、１０００℃以上といった高温での焼成工程において、ペーストに含まれる溶媒が蒸発することにより、内部に空隙が生じやすい。よって、図１１に示すように、薄く、かつ空隙率の高いパターン電極が形成される。さらに、１０００℃以上という高温での焼成に耐えうるＷなどの高融点材料を使用する必要があり、融点が低い低抵抗材料によりパターン電極を形成することができない。従って、第１のインダクタＬ１のＱが小さくなる傾向にある。
【００５７】
それに対して、本実施形態のように、プリント配線基板６０内に第１のインダクタＬ１を構成するパターン電極を形成する場合は、例えば、金属箔の貼り付けなどによりパターン電極を形成することができ、焼成等の必要がない。従って、図１２に示すように、厚みが厚く、空隙率が低いパターン電極を形成することができる。さらに、高温耐久性が要求されないため、融点に関わらず、Ｃｕなどの導電率の高い材料によりパターン電極を形成することができる。従って、第１のインダクタＬ１のＱを大きくすることができる。よって、デュプレクサ１の送信周波数帯及び受信周波数帯のそれぞれにおける挿入損失を小さくすることができる。
【００５８】
なお、本実施形態のように、パターン電極により第１のインダクタＬ１を構成した場合は、チップインダクタにより第１のインダクタＬ１を構成した場合に比べて、第１のインダクタＬ１のＱが小さくなりがちである。具体的には、例えばチップインダクタでは、６０程度Ｑが得られるのに対して、パターン電極では、それほど大きなＱは得難い。
【００５９】
しかしながら、図１３に示すように、Ｑが３０以上である場合は、送信側フィルタ部３０の送信周波数帯（Ｔｘ帯）における挿入損失は、それほど変化しない。具体的には、Ｑを３０以上とすることにより、Ｑが６０のときの挿入損失を基準として、挿入損失劣化量を０．０５ｄＢ以下とすることができる。従って、本実施形態のように、パターン電極により第１のインダクタＬ１を構成し、それほど大きなＱが得られない場合であっても、送信側フィルタ部３０の送信周波数帯（Ｔｘ帯）における挿入損失を小さくすることができる。
【００６０】
また、セラミック基板４２内に第１のインダクタＬ１を形成した場合、焼成工程におけるセラミックの収縮率と電極の収縮率との差に起因して、セラミック基板４２の実装面の平坦度が低下する傾向にある。このため、フィルタチップ４１の実装信頼性が低下するおそれがある。
【００６１】
それに対して、本実施形態では、セラミック基板４０内に第１のインダクタＬ１構成用のパターン電極を形成する必要がないため、セラミック基板４２の実装面の平坦度を高くすることができる。従って、フィルタチップ４１の実装信頼性を高めることができる。
【００６２】
また、本実施形態では、別個のチップインダクタを要さないため、部品点数を少なくすることができ、低コスト化することができる。さらに、デュプレクサ１を小型化することができる。
【００６３】
さらに、本実施形態では、プリント配線基板６０の実装面６１ａには、共通化されたひとつのグラウンド電極６５ｅが形成されている。このため、この大きなグラウンド電極６５ｅがシールドとして機能し、第１のインダクタＬ１と、送信側フィルタ部３０及び受信側フィルタ部２０との間の電磁界結合の生成をより効果的に抑制することができる。従って、アイソレーション特性をより高めることができる。
【００６４】
以下、上記本実施形態の効果を実例に基づいてさらに詳細に説明する。
【００６５】
上記実施形態の比較として、第１のインダクタＬ１をプリント配線基板６０内に形成せず、プリント配線基板６０に実装したチップインダクタにより構成した点を除いては、上記実施形態のデュプレクサと同様のデュプレクサ（比較例１）を用意した。
【００６６】
図１４は、実施形態に係るデュプレクサの送信側フィルタ部の送信周波数帯（１８５０ＭＨｚ〜１９１０ＭＨｚ）における通過特性と、比較例１に係るデュプレクサの送信側フィルタ部の送信周波数帯における通過特性とを表すグラフである。図１５は、実施形態に係るデュプレクサの受信側フィルタ部の受信周波数帯（１９３０ＭＨｚ〜１９９０ＭＨｚ）における通過特性と、比較例１に係るデュプレクサの受信側フィルタ部の受信周波数帯における通過特性とを表すグラフである。図１６は、実施形態に係るデュプレクサにおける送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性と、比較例１に係るデュプレクサにおける送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性とを表すグラフである。
【００６７】
図１４に示すように、比較例１では送信側フィルタ部の送信周波数帯（１８５０ＭＨｚ〜１９１０ＭＨｚ）における挿入損失が２．６６ｄＢであった。それに対して、本実施形態では送信側フィルタ部の送信周波数帯（１８５０ＭＨｚ〜１９１０ＭＨｚ）における挿入損失が２．６２ｄＢであった。また、図１５に示すように、比較例１では受信側フィルタ部の受信周波数帯（１９３０ＭＨｚ〜１９９０ＭＨｚ）における挿入損失が２．７２ｄＢであった。それに対して、本実施形態では受信側フィルタ部の受信周波数帯（１９３０ＭＨｚ〜１９９０ＭＨｚ）における挿入損失が２．７０ｄＢであった。この結果から、パターン電極により第１のインダクタＬ１を構成した本実施形態においても、チップインダクタにより第１のインダクタＬ１を構成した比較例１と同等以上の帯域通過特性が得られることが分かる。
【００６８】
また、図１６に示すように、比較例１では、送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性は、５４．０ｄＢ（送信周波数帯）、５０．８ｄＢ（受信周波数帯）であった。それに対して、本実施形態では、送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性は、６１．３ｄＢ（送信周波数帯）、５３．３ｄＢ（受信周波数帯）であった。この結果から、プリント配線基板６０内のパターン電極により第１のインダクタＬ１を構成することにより、チップインダクタにより第１のインダクタＬ１を構成する場合よりも、大幅に差動アイソレーション特性を改善できることが分かる。なお、この理由は、上述の通り、本実施形態においては、電磁界結合の発生を効果的に抑制できるためであると考えられる。
【００６９】
また、上記実施形態の比較として、第１のインダクタＬ１をプリント配線基板６０内ではなく、セラミック基板４２内に形成したパターン電極により構成した点を除いては、上記実施形態のデュプレクサと同様のデュプレクサ（比較例２）を用意した。
【００７０】
図１７は、実施形態に係るデュプレクサの送信側フィルタ部の送信周波数帯（１８５０ＭＨｚ〜１９１０ＭＨｚ）における通過特性と、比較例２に係るデュプレクサの送信側フィルタ部の送信周波数帯における通過特性とを表すグラフである。図１８は、実施形態に係るデュプレクサの受信側フィルタ部の受信周波数帯（１９３０ＭＨｚ〜１９９０ＭＨｚ）における通過特性と、比較例２に係るデュプレクサの受信側フィルタ部の受信周波数帯における通過特性とを表すグラフである。図１９は、実施形態に係るデュプレクサにおける送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性と、比較例２に係るデュプレクサにおける送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性とを表すグラフである。
【００７１】
図１９に示すように、送信側信号端子から第１及び第２の受信側信号端子への差動アイソレーション特性は、本実施形態と比較例２とでほぼ同等であった。
【００７２】
図１７に示すように、比較例２では送信側フィルタ部の送信周波数帯（１８５０ＭＨｚ〜１９１０ＭＨｚ）における挿入損失が２．９０ｄＢであった。それに対して、本実施形態では送信側フィルタ部の送信周波数帯（１８５０ＭＨｚ〜１９１０ＭＨｚ）における挿入損失が２．６２ｄＢであった。また、図１８に示すように、比較例１では受信側フィルタ部の受信周波数帯（１９３０ＭＨｚ〜１９９０ＭＨｚ）における挿入損失が３．０５ｄＢであった。それに対して、本実施形態では受信側フィルタ部の受信周波数帯（１９３０ＭＨｚ〜１９９０ＭＨｚ）における挿入損失が２．７０ｄＢであった。この結果から、第１のインダクタＬ１を構成するパターン電極をセラミック基板内ではなく、プリント配線基板内に形成することにより、第１のインダクタＬ１のＱを大きくでき、その結果、各通過帯域における挿入損失を小さくできることが分かる。
【００７３】
以下、上記実施形態の変形例について説明する。なお、以下の説明において、上記実施形態と実質的に共通の機能を有する部材を共通の符号で参照し、説明を省略する。
【００７４】
（第１〜第３の変形例）
図２０は、第１の変形例に係るデュプレクサの等価回路図である。図２１は、第２の変形例に係るデュプレクサの等価回路図である。図２２は、第３の変形例に係るデュプレクサの等価回路図である。
【００７５】
上記実施形態では、インピーダンス整合用の第１のインダクタＬ１が、送信側フィルタ部３０とアンテナ端子１１との間の接続点２２と、グラウンド電位との間に接続されている例について説明した。但し、本発明において、第１のインダクタＬ１の接続位置は、これに限定されない。
【００７６】
例えば、図２０に示すように、第１のインダクタＬ１を、ラダー型弾性波フィルタ部により構成されている送信側フィルタ部３０とアンテナ端子１１との間に接続してもよい。本変形例の場合、送信側フィルタ部３０及びアンテナ端子１１間の接続点２２と、グラウンド電位との間にコンデンサＣ１を接続することにより、上記実施形態と同等の各通過帯域における挿入損失低減効果が得られる。
【００７７】
図２１に示すように、第１のインダクタＬ１に加えて、送信側フィルタ部３０と送信側信号端子１２との間に接続された第１のインダクタＬ１１を設けてもよい。
【００７８】
図２２に示すように、第１のインダクタＬ１に加えて、直列腕共振子Ｓ４に並列に接続された第１のインダクタＬ１２を設けてもよい。
【００７９】
（第４，第５の変形例）
図２３は、第４の変形例におけるフィルタチップの一部を拡大した略図的断面図である。
【００８０】
上記実施形態では、フィルタチップ４１が弾性表面波を利用した弾性表面波フィルタチップである例について説明した。但し、本発明は、これに限定されない。フィルタチップ４１は、弾性境界波を利用した弾性境界波フィルタチップであってもよいし、バルク弾性波を利用したバルク弾性波フィルタチップであってもよい。
【００８１】
図２３に示すフィルタチップ４１は、弾性境界波フィルタチップである。本変形例のフィルタチップ４１は、圧電基板４１ａの上に、電極構造４１ｂを覆うように第１及び第２の誘電体層４１ｃ、４１ｄが設けられている所謂３媒質型の弾性境界波フィルタチップである。もっとも、フィルタチップ４１は、第１の誘電体層４１ｃを有さない所謂２媒質型の弾性境界波フィルタチップであってもよい。
【００８２】
図２４に示すフィルタチップ４１は、バルク弾性波フィルタチップである。図２４では、フィルタチップ４１のうちの共振子部分を拡大した略図的断面図である。フィルタチップ４１は、開口部８０ａが形成された基体８０と、基体８０の開口部８０ａに設けられた支持膜８１と、支持膜８１によって支持されている圧電薄膜８２と、圧電薄膜８２を挟持する一対の電極８３，８４とを備えている。
【００８３】
（その他の変形例）
上記実施形態では、第１のインダクタＬ１がプリント配線基板６０内に形成されている例について説明した。但し、第１のインダクタＬ１は、プリント配線基板６０の裏面６３ｂに形成されていてもよい。
【００８４】
上記実施形態では、送信側フィルタ部３０がラダー型弾性波フィルタ部により構成されており、受信側フィルタ部２０が縦結合共振子型弾性波フィルタ部により構成されている例について説明した。但し、本発明は、送信側フィルタ部３０及び受信側フィルタ部２０のうちの少なくとも一方がラダー型弾性波フィルタ部により構成されている限りにおいて特に限定されない。例えば、受信側フィルタ部２０がラダー型弾性波フィルタ部により構成されており、送信側フィルタ部３０が縦結合共振子型弾性波フィルタ部により構成されていてもよい。また、受信側フィルタ部２０及び送信側フィルタ部３０のそれぞれがラダー型弾性波フィルタ部により構成されていてもよい。
【００８５】
上記実施形態では、フィルタチップ４１に送信側フィルタ部３０と受信側フィルタ部２０とが設けられている場合について説明した。但し、送信側フィルタ部３０が設けられているフィルタチップと、受信側フィルタ部２０が設けられているフィルタチップとを別個に実装してもよい。
【符号の説明】
【００８６】
１…デュプレクサ
Ｌ１，Ｌ１１，Ｌ１２…第１のインダクタ
Ｃ１…コンデンサ
Ｐ１〜Ｐ３…並列腕共振子
Ｓ１〜Ｓ４…直列腕共振子
１１…アンテナ端子
１２…送信側信号端子
１３ａ…第１の受信側信号端子
１３ｂ…第２の受信側信号端子
２０…受信側フィルタ部
２１，２２…接続点
Ｌ２１，Ｌ２２…第２のインダクタ
２３…不平衡信号端子
２４ａ…第１の平衡信号端子
２４ｂ…第２の平衡信号端子
３０…送信側フィルタ部
３１…直列腕
３１ａ…入力端子
３１ｂ…出力端子
３２〜３４…並列腕
３２ａ、３３ａ、３４ａ…接続端子
４０…チップ部品
４１…フィルタチップ
４１ａ…圧電基板
４１ｂ…電極構造
４１ｃ…第１の誘電体層
４１ｄ…第２の誘電体層
４２…セラミック基板
４２ａ…第１のセラミック基板層
４２ａ１…第１のセラミック基板層の第１の主面
４２ａ２…第１のセラミック基板層の第２の主面
４２ｂ…第２のセラミック基板層
４２ｂ１…第２のセラミック基板層の第１の主面
４２ｂ２…第２のセラミック基板層の第２の主面
４３…封止樹脂
４３ａ〜４３ｆ、４５ａ〜４５ｆ、４７ａ〜４７ｉ、６４ａ〜６４ｄ、６６ａ〜６６ｄ、６７ｅ、６８ａ〜６８ｄ、７０ａ〜７０ｄ…電極
４４ａ〜４４ｆ、４６ａ〜４６ｆ、６５ａ〜６５ｅ、６６ｅ、６７ａ〜６７ｄ、６８ｅ、６９ａ〜６９ｄ…ビアホール電極
６０…プリント配線基板
６１…第１のプリント基板層
６１ａ…第１のプリント基板層の第１の主面（プリント配線基板の実装面）
６１ｂ…第１のプリント基板層の第２の主面
６２…第２のプリント基板層
６２ａ…第２のプリント基板層の第１の主面
６２ｂ…第２のプリント基板層の第２の主面
６３…第３のプリント基板層
６３ａ…第３のプリント基板層の第１の主面
６３ｂ…第３のプリント基板層の第２の主面（プリント配線基板の裏面）
６３ｃ…レジストコート層
６６ａ１…基端部
６６ａ２…インダクタ構成部
６６ａ３…先端部
８０…基体
８０ａ…開口部
８１…支持膜
８２…圧電薄膜
８３，８４…電極
【図１】
2011089746.tif 000003
【図２】
2011089746.tif 000004
【図３】
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【図４】
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【図５】
2011089746.tif 000007
【図６】
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【図７】
2011089746.tif 000009
【図８】
2011089746.tif 000010
【図９】
2011089746.tif 000011
【図１０】
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【図１１】
2011089746.tif 000013
【図１２】
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【図１３】
2011089746.tif 000015
【図１４】
2011089746.tif 000016
【図１５】
2011089746.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【国際調査報告】
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2011089746.tif 000028
2011089746.tif 000029
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