(57)【要約】本発明は、回路面積が縮小化された回路基板、及び、その回路基板を備え、狭額縁化がなされた表示装置を提供する。本発明の回路基板は、第一の半導体層、第一のゲート電極、第一のソース電極及び第一のドレイン電極を有するボトムゲート型薄膜トランジスタ、並びに、第二の半導体層、第二のゲート電極、第二のソース電極及び第二のドレイン電極を有するトップゲート型薄膜トランジスタを有する回路基板であって、上記第一の半導体層と上記第二の半導体層とは、同一材料で構成され、上記第一のドレイン電極又は第一のソース電極と上記第二のゲート電極とは、他の薄膜トランジスタを介在することなく接続され、かつ互いに同電位である回路基板である。
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【特許請求の範囲】
【請求項１】
第一の半導体層、第一のゲート電極、第一のソース電極及び第一のドレイン電極を有するボトムゲート型薄膜トランジスタ、並びに、第二の半導体層、第二のゲート電極、第二のソース電極及び第二のドレイン電極を有するトップゲート型薄膜トランジスタを有する回路基板であって、
該第一の半導体層と該第二の半導体層とは、同一材料で構成され、
該第一のドレイン電極又は第一のソース電極と該第二のゲート電極とは、他の薄膜トランジスタを介在することなく接続され、かつ互いに同電位である
ことを特徴とする回路基板。
【請求項２】
前記第一のゲート電極と、前記第二のソース電極と、前記第二のドレイン電極とは、同一材料で構成されていることを特徴とする請求項１記載の回路基板。
【請求項３】
前記第一のゲート電極と、前記第二のソース電極と、前記第二のドレイン電極とは、同一層に配置されていることを特徴とする請求項１又は２記載の回路基板。
【請求項４】
前記第一の半導体層及び前記第二の半導体層の材料は、酸化物半導体であることを特徴とする請求項１〜３のいずれかに記載の回路基板。
【請求項５】
前記回路基板は、信号バスラインと、該信号バスラインの一部から延伸され、前記第一のゲート電極と接続されたゲート引き出し配線と、該信号バスラインの他の一部から延伸され、前記第一のソース電極と接続されたソース引き出し配線とを有し、
前記第一のゲート電極と該ゲート引き出し配線とは、同一材料で構成され、
前記第一のソース電極と該ソース引き出し配線とは、同一材料で構成され、
該信号バスラインと、該ゲート引き出し配線とは、それぞれ異なる材料で構成され、
該信号バスラインの幅は、該ゲート引き出し配線の幅よりも大きく、
該信号バスラインと該ゲート引き出し配線とは、該信号バスラインと重なる位置の絶縁膜を貫通するコンタクト部を介して接続されている
ことを特徴とする請求項１〜４のいずれかに記載の回路基板。
【請求項６】
第三の半導体層、第三のゲート電極、第三のソース電極及び第三のドレイン電極を有するトップゲート型薄膜トランジスタ、並びに、第四の半導体層、第四のゲート電極、第四のソース電極及び第四のドレイン電極を有するボトムゲート型薄膜トランジスタを有する回路基板であって、
該第三の半導体層と該第四の半導体層とは、同一材料で構成され、
該第三のドレイン電極又は第三のソース電極と該第四のゲート電極とは、他の薄膜トランジスタを介在することなく接続され、かつ互いに同電位である
ことを特徴とする回路基板。
【請求項７】
前記第三のゲート電極と、前記第四のソース電極と、前記第四のドレイン電極とは、同一材料で構成されていることを特徴とする請求項６記載の回路基板。
【請求項８】
前記第三のゲート電極と、前記第四のソース電極と、前記第四のドレイン電極とは、同一層に配置されていることを特徴とする請求項６又は７記載の回路基板。
【請求項９】
前記第三の半導体層及び前記第四の半導体層の材料は、酸化物半導体であることを特徴とする請求項６〜８のいずれかに記載の回路基板。
【請求項１０】
前記回路基板は、信号バスラインと、該信号バスラインの一部から延伸され、前記第三のゲート電極と接続されたゲート引き出し配線と、該信号バスラインの他の一部から延伸され、前記第三のソース電極と接続されたソース引き出し配線とを有し、
前記第三のゲート電極と該ゲート引き出し配線とは、同一材料で構成され、
前記第三のソース電極と該ソース引き出し配線とは、同一材料で構成され、
該信号バスラインと、該ゲート引き出し配線とは、それぞれ異なる材料で構成され、
該信号バスラインの幅は、該ゲート引き出し配線の幅よりも大きく、
該信号バスラインと該ゲート引き出し配線とは、該信号バスラインと重なる位置の絶縁膜を貫通するコンタクト部を介して接続されている
ことを特徴とする請求項６〜９のいずれかに記載の回路基板。
【請求項１１】
請求項１〜１０のいずれかに記載の回路基板を備えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板及び表示装置に関する。より詳しくは、表示装置の駆動回路として好適に用いられる回路基板、及び、その回路基板を備えた表示装置に関するものである。
【背景技術】
【０００２】
アクティブマトリクス型の表示装置は、マトリクス状に配列された画素電極を行単位で選択し、選択した画素電極に表示データに応じた電圧を書き込むことで、画像を表示する。画素電極を行単位で選択するためには、表示装置内に薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）等のスイッチング素子を設ける必要があり、ＴＦＴを用いる場合には、ゲートドライバ、ソースドライバ等の駆動回路を設ける必要がある。ＴＦＴは、半導体層を有し、かつゲート電極、ソース電極及びドレイン電極の３つの端子を有する電界効果トランジスタであり、ゲート電極は、ゲートドライバと接続され、ソース電極は、ソースドライバと接続される。また、ソース電極は、半導体層を介してドレイン電極と接続される。【０００３】
駆動回路は、一般的にはＩＣ（Integral Circuit：集積回路）チップに集約され、パネルの外部に取り付けられる。パネル外部の駆動回路においてもＴＦＴは好適に用いられ、ゲートドライバ、ソースドライバ等の高速動作を可能にする。ＴＦＴの半導体層の材料としては、非晶質シリコン（アモルファスシリコン）、微結晶シリコン、多結晶シリコン（ポリシリコン）、単結晶シリコン等のシリコン系材料が多く用いられる。また、ＴＦＴは、ゲート電極がソース電極及びドレイン電極よりも下層に形成されるボトムゲート型と、ゲート電極がソース電極及びドレイン電極よりも上層に形成されるトップゲート型とに大別される。【０００４】
半導体層の材料としてどの材料を用いるか、また、ボトムゲート型及びトップゲート型のいずれを採用するかについては、設計に応じて適宜決定すればよいが、例えば、異なる特性をもつトランジスタを同一基板に形成するために、単結晶シリコンの半導体層を有するトップゲート型のトランジスタと、アモルファスシリコンの半導体層を有するボトムゲート型のトランジスタとを、それぞれ同一基板に形成してもよい（例えば、特許文献１参照。）。【０００５】
近年においては、コスト低減及び狭額縁化の観点から、画素部と駆動回路部とを同一パネルに形成するゲートモノリシック回路の開発が進められており、例えば、画素部におけるＴＦＴ、及び、駆動回路部におけるＴＦＴの両方を一度に作製する方法について検討がなされている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−３３１４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者らは、ゲートモノリシック型の表示装置を作製するに当たり、駆動回路部の面積を減らし、狭額縁化を行うための工夫について種々検討を行っていた。【０００８】
図１８は、一般的な表示装置の駆動回路の一部を示す回路図である。図１８に示すように、表示装置の駆動回路では、回路内の一部に上流側のＴＦＴ１０１のドレイン電極を下流側１０２のＴＦＴのゲート電極に接続させる部位を設けることがある。【０００９】
このような回路においては、各ＴＦＴは、以下のような配置構成となる。図１９は、一般的な表示装置の駆動回路のＴＦＴの構成の一部を示す平面模式図であり、図２０は、一般的な表示装置の駆動回路のＴＦＴの構成の一部を示す断面模式図である。【００１０】
図１９に示すように、櫛型のソース電極１２５及びドレイン電極１２６を用いる場合には、上記ソース電極１２５と上記ドレイン電極１２６とは、互いの櫛歯が一定間隔を空けてかみ合わさった構成をとり、これらの櫛歯全体と重畳するように、ゲート電極１２１が配置される。ゲート電極１２１と、ソース電極１２５及びドレイン電極１２６との間には、ゲート絶縁膜及び半導体層１２３が配置され、ゲート電極１２１に信号が供給されるタイミングで、ソース電極１２５に供給された信号が半導体層１２３を介してドレイン電極１２６へと供給される。【００１１】
図２０に示すように、上流側のＴＦＴ１０１及び下流側のＴＦＴ１０２はいずれも、ゲート電極１２１、ゲート絶縁膜１２２、半導体層１２３、層間絶縁膜１２４、ソース電極１２５及びドレイン電極１２６、並びに、層間絶縁膜１２７が積層されて構成されている。上流側のＴＦＴ１０１と下流側のＴＦＴ１０２との間には、ゲートとソース及びドレインとのつなぎ替えを行う領域を設ける必要があり、上流側のＴＦＴ１０１と下流側のＴＦＴ１０２との間には、上流側のＴＦＴ１０１のドレイン電極１２６と、下流側のＴＦＴ１０２のゲート電極１２１とを接続するためのコンタクト部１０５が設けられている。層間絶縁膜１２４、及び、層間絶縁膜１２７内に、コンタクトホールを形成し、露出したゲート電極１２１、層間絶縁膜１２４、ドレイン電極１２６、層間絶縁膜１２７の表面を覆うように透明導電膜１５５を配置することで、コンタクト部１０５は形成される。【００１２】
しかしながら、このようなコンタクト部を設けることは、表示装置の狭額縁化の観点からは好ましくない。コンタクト部は、第一のＴＦＴ及び第二のＴＦＴと並列に別個形成する必要がある上に、フォトリソグラフィーのアライメント精度、導通用のコンタクトホールの仕上がりのばらつき、電極間のコンタクト抵抗の低減等を考慮すると、余分に大きな面積を確保する必要がある。そのため、表示装置の狭額縁化を図るという観点からは、このような配置構成には未だ改善の余地があった。【００１３】
本発明は、上記現状に鑑みてなされたものであり、回路面積が縮小化された回路基板、及び、その回路基板を備え、狭額縁化がなされた表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１４】
本発明者らは、回路面積の縮小に効果的なＴＦＴの構成について種々検討したところ、異なるＴＦＴのドレイン電極又はソース電極とゲート電極とを互いに接続するためのコンタクト部に着目した。そして、本発明者らは、回路構成において各ＴＦＴをボトムゲート型又はトップゲート型のいずれかに統一させていたために、新たにコンタクト部を設ける必要があったことを見いだすとともに、互いに構造が逆のボトムゲート型のＴＦＴとトップゲート型のＴＦＴとの２つを用いてこれらを接続し、かつ互いに同一の材料で構成された半導体層を用いることで、ゲート電極とドレイン電極又はソース電極とのつなぎ替えを行うためのコンタクト部を設けなくても、互いにほぼ同じ特性をもつ各ＴＦＴのゲート電極とドレイン電極又はソース電極とを接続することができることを見いだした。こうして本発明者らは、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。【００１５】
すなわち、本発明は、第一の半導体層、第一のゲート電極、第一のソース電極及び第一のドレイン電極を有するボトムゲート型薄膜トランジスタ、並びに、第二の半導体層、第二のゲート電極、第二のソース電極及び第二のドレイン電極を有するトップゲート型薄膜トランジスタを有する回路基板であって、上記第一の半導体層と上記第二の半導体層とは、同一材料で構成され、上記第一のドレイン電極又は第一のソース電極と上記第二のゲート電極とは、他の薄膜トランジスタを介在することなく接続され、かつ互いに同電位である回路基板（以下、本発明の第一の回路基板ともいう。）である。【００１６】
また、本発明は、第三の半導体層、第三のゲート電極、第三のソース電極及び第三のドレイン電極を有するトップゲート型薄膜トランジスタ、並びに、第四の半導体層、第四のゲート電極、第四のソース電極及び第四のドレイン電極を有するボトムゲート型薄膜トランジスタを有する回路基板であって、上記第三の半導体層と上記第四の半導体層とは、同一材料で構成され、上記第三のドレイン電極又は第三のソース電極と上記第四のゲート電極とは、他の薄膜トランジスタを介在することなく接続され、かつ互いに同電位である回路基板（以下、本発明の第二の回路基板ともいう。）でもある。【００１７】
本発明の第一及び第二の回路基板の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素により特に限定されるものではない。また、本発明の第一の回路基板の構成を有する薄膜トランジスタの組み合わせと、本発明の第二の回路基板の構成を有する薄膜トランジスタの組み合わせとの両方を、一つの回路基板内に形成してもよい。【００１８】
本発明の第一の回路基板は、第一の半導体層、第一のゲート電極、第一のソース電極及び第一のドレイン電極を有するボトムゲート型薄膜トランジスタ、並びに、第二の半導体層、第二のゲート電極、第二のソース電極及び第二のドレイン電極を有するトップゲート型薄膜トランジスタを有する。また、本発明の第二の回路基板は、第三の半導体層、第三のゲート電極、第三のソース電極及び第三のドレイン電極を有するトップゲート型薄膜トランジスタ、並びに、第四の半導体層、第四のゲート電極、第四のソース電極及び第四のドレイン電極を有するボトムゲート型薄膜トランジスタを有する。本明細書において、ボトムゲート型薄膜トランジスタ（ＴＦＴ）とは、ゲート電極が、ソース電極及びドレイン電極のいずれよりも下層に位置するものをいい、トップゲート型薄膜トランジスタ（ＴＦＴ）とは、ゲート電極が、ソース電極及びドレイン電極のいずれよりも上層に位置するものをいう。【００１９】
上記第一の半導体層と上記第二の半導体層とは、同一材料で構成されている。また、上記第三の半導体層と上記第四の半導体層とは、同一材料で構成されている。ＴＦＴの特性は半導体層の特性によってほぼ決まるため、ボトムゲート型ＴＦＴ及びトップゲート型ＴＦＴの半導体層の材料をそれぞれ同じとすることで、ボトムゲート型及びトップゲート型の区別なく、ほぼ同一の特性をもつＴＦＴを得ることができ、良好な回路が得られる。【００２０】
本発明の第一の回路基板において、上記第一のドレイン電極又は第一のソース電極と上記第二のゲート電極とは、他の薄膜トランジスタを介在することなく接続され、かつ互いに同電位である。すなわち、本発明の第一の回路基板においては、ボトムゲート型ＴＦＴのドレイン電極又はソース電極とトップゲート型ＴＦＴのゲート電極とが直接つながっており、ボトムゲート型ＴＦＴのドレイン電極又はソース電極にある電圧が印加されたときには、トップゲート型ＴＦＴのゲート電極にも、同じ電圧が印加されることになる。すなわち、ボトムゲート型ＴＦＴのドレイン電極又はソース電極とトップゲート型ＴＦＴのゲート電極とは、電気的には同一部材である。【００２１】
本発明の第二の回路基板において、上記第三のドレイン電極又は第三のソース電極と上記第四のゲート電極とは、他の薄膜トランジスタを介在することなく接続され、かつ互いに同電位である。すなわち、本発明の第二の回路基板においては、トップゲート型ＴＦＴのドレイン電極又はソース電極とボトムゲート型ＴＦＴのゲート電極とが直接つながっており、トップゲート型ＴＦＴのドレイン電極又はソース電極にある電圧が印加されたときには、ボトムゲート型ＴＦＴのゲート電極にも、同じ電圧が印加されることになる。すなわち、トップゲート型ＴＦＴのドレイン電極又はソース電極とボトムゲート型ＴＦＴのゲート電極とは、電気的には同一部材である。【００２２】
本発明の第一及び第二の回路基板によれば、ボトムゲート型ＴＦＴとトップゲート型ＴＦＴとの組み合わせにより回路の一部が構成されているので、余分なコンタクト部を設ける必要がなく、例えば表示装置に適用した際に狭額縁化が可能となる。【００２３】
本発明の第一及び第二の回路基板における好ましい形態について以下に詳しく説明する。【００２４】
本発明の第一の回路基板において、上記第一のゲート電極と、上記第二のソース電極と、上記第二のドレイン電極とは、同一材料で構成されていることが好ましい。また、上記第一のゲート電極と、上記第二のソース電極と、上記第二のドレイン電極とは、同一層に配置されていることが好ましい。これらの電極を同一材料で構成又は同一層に配置することで、製造工程が効率化される。【００２５】
本発明の第二の回路基板において、上記第三のゲート電極と、上記第四のソース電極と、上記第四のドレイン電極とは、同一材料で構成されていることが好ましい。また、上記第三のゲート電極と、上記第四のソース電極と、上記第四のドレイン電極とは、同一層に配置されていることが好ましい。これらの電極を同一材料で構成又は同一層に配置することで、製造工程が効率化される。【００２６】
本発明の第一の回路基板において、上記第一の半導体層及び上記第二の半導体層の材料は、酸化物半導体であることが好ましい。また、本発明の第二の回路基板において、上記第三の半導体層及び上記第四の半導体層の材料は、酸化物半導体であることが好ましい。上記酸化物半導体としては、Ｇａ（ガリウム）、Ｉｎ（インジウム）、Ｚｎ（亜鉛）及びＯ（酸素）を構成原子として含むものが好ましい。これにより、優れた電気特性及びプロセス耐性を有するＴＦＴを容易に実現することができる。したがって、酸化物半導体を用いることで少ないチャネル幅でも充分な導電特性が得られるので、薄膜トランジスタのサイズを小さく設定することができ、回路面積を減らすことができる。酸化物半導体の組成は、オージェ電子分光法（ＡＥＳ：Auger Electron Spectroscopy）、Ｘ線光電子分光法（ＸＰＳ：X-ray Photoelectron Spectroscopy）等で確認できる。【００２７】
本発明の第一の回路基板は、信号バスラインと、上記信号バスラインの一部から延伸され、上記第一のゲート電極と接続されたゲート引き出し配線と、上記信号バスラインの他の一部から延伸され、上記第一のソース電極と接続されたソース引き出し配線とを有し、上記第一のゲート電極と上記ゲート引き出し配線とは、同一材料で構成され、上記第一のソース電極と上記ソース引き出し配線とは、同一材料で構成され、上記信号バスラインと、上記ゲート引き出し配線とは、それぞれ異なる材料で構成され、上記信号バスラインの幅は、上記ゲート引き出し配線の幅よりも大きく、上記信号バスラインと上記ゲート引き出し配線とは、上記信号バスラインと重なる位置の絶縁膜を貫通するコンタクト部を介して接続されていることが好ましい。【００２８】
本発明の第二の回路基板は、信号バスラインと、上記信号バスラインの一部から延伸され、上記第三のゲート電極と接続されたゲート引き出し配線と、上記信号バスラインの他の一部から延伸され、上記第三のソース電極と接続されたソース引き出し配線とを有し、上記第三のゲート電極と上記ゲート引き出し配線とは、同一材料で構成され、上記第三のソース電極と上記ソース引き出し配線とは、同一材料で構成され、上記信号バスラインと、上記ゲート引き出し配線とは、それぞれ異なる材料で構成され、上記信号バスラインの幅は、上記ゲート引き出し配線の幅よりも大きく、上記信号バスラインと上記ゲート引き出し配線とは、上記信号バスラインと重なる位置の絶縁膜を貫通するコンタクト部を介して接続されていることが好ましい。【００２９】
これらの形態は、バスラインの太さが回路内配線よりも太く形成される点に着目したものであり、ゲート引き出し配線と信号バスラインとの間の導通点を信号バスラインと重なる位置に形成することで、回路内にコンタクト部を形成しなくて済むので、回路面積を縮小することができる。【００３０】
本発明はまた、上記本発明の第一及び第二の回路基板の少なくとも一方を備える表示装置でもある。本発明の第一及び第二の回路基板によれば、回路面積を縮小形成することができるので、額縁面積の狭い表示装置を得ることができる。
【発明の効果】
【００３１】
本発明の回路基板では、ボトムゲート型ＴＦＴとトップゲート型ＴＦＴとの組み合わせにより回路の一部が構成されているので、余分なコンタクト部を設ける必要がなく、回路面積を削減することができ、表示装置に適用した際に狭額縁化が可能となる。
【図面の簡単な説明】
【００３２】
【図１】実施形態１の回路基板のボトムゲート型ＴＦＴとトップゲート型ＴＦＴとの接続部分を示す平面模式図である。
【図２】比較例１の回路基板の２つのボトムゲート型ＴＦＴの接続部分を示す平面模式図である。
【図３】比較例１の回路基板のコンタクト部を示す断面模式図である。
【図４】実施形態１の回路基板の断面模式図である。
【図５】実施形態１の回路基板の単位回路の回路図である。
【図６】実施形態１の回路基板の各信号のタイミングチャートである。
【図７】実施形態１の回路基板の一部を示す平面模式図である。
【図８】比較例１の回路基板の一部を示す平面模式図である。
【図９】実施形態１の回路基板をアクティブマトリクス型の液晶表示装置に適用したときのブロック図である。
【図１０】実施形態２の回路基板の断面模式図である。
【図１１】実施形態３の回路基板における回路図である。
【図１２】比較例２の回路基板における回路図である。
【図１３】実施形態４の回路基板におけるトップゲート型ＴＦＴの断面模式図である。
【図１４】実施形態５の回路基板におけるトップゲート型ＴＦＴを示す断面模式図である。
【図１５】実施形態５の回路基板におけるトップゲート型ＴＦＴを示す断面模式図である。
【図１６】実施形態６の回路基板におけるトップゲート型ＴＦＴを示す断面模式図である。
【図１７】実施形態６の回路基板におけるトップゲート型ＴＦＴを示す断面模式図である。
【図１８】一般的な表示装置の駆動回路の一部を示す回路図である。
【図１９】一般的な表示装置の駆動回路のＴＦＴの構成の一部を示す平面模式図である。
【図２０】一般的な表示装置の駆動回路のＴＦＴの構成の一部を示す断面模式図である。
【発明を実施するための形態】
【００３３】
以下に実施形態を掲げ、本発明について図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
【００３４】
実施形態１
図１は、実施形態１の回路基板のボトムゲート型ＴＦＴとトップゲート型ＴＦＴとの接続部分を示す平面模式図である。一方、図２は、比較例１の回路基板の２つのボトムゲート型ＴＦＴの接続部分を示す平面模式図である。
【００３５】
図１に示すように、実施形態１の回路基板は、上流側に配置されたボトムゲート型ＴＦＴ１と、下流側に配置されたトップゲート型ＴＦＴ２とを有する。ボトムゲート型ＴＦＴ１とトップゲート型ＴＦＴ２とは互いに接続されており、ボトムゲート型ＴＦＴ１のドレイン電極（第一のドレイン電極）２６と、トップゲート型ＴＦＴ２のゲート電極（第二のゲート電極）３５とが直接つながっているため、これらの電極は、同電位である。ボトムゲート型ＴＦＴ１とトップゲート型ＴＦＴ２との間に、他のＴＦＴは介在していない。すなわち、実施形態１の回路基板は、本発明の第一の回路基板に相当する。
【００３６】
ボトムゲート型ＴＦＴ１は、半導体層（第一の半導体層）２３、ゲート電極（第一のゲート電極）２１、ソース電極（第一のソース電極）２５、及び、ドレイン電極（第一のドレイン電極）２６を有する。図１に示すように、ボトムゲート型ＴＦＴ１において、ソース電極２５及びドレイン電極２６は、いずれも櫛型構造を有し、互いの櫛歯が一定間隔を空けてかみあわさって配置されている。ソース電極２５とドレイン電極２６との間には、半導体層２３が配置されており、ゲート電極２１に対して走査信号が供給されるタイミングで、ソース電極２５とドレイン電極２６とは導通する。
【００３７】
トップゲート型ＴＦＴ２は、半導体層（第二の半導体層）３３、ゲート電極（第二のゲート電極）３５、ソース電極（第二のソース電極）３１、及び、ドレイン電極（第二のドレイン電極）３２を有する。トップゲート型ＴＦＴ２においても、ソース電極３１及びドレイン電極３２は、いずれも櫛型構造を有し、互いの櫛歯が一定間隔を空けてかみあわさって配置されている。ソース電極３１とドレイン電極３２との間には、半導体層３３が配置されており、ゲート電極３５に対して走査信号が供給されるタイミングで、ソース電極３１とドレイン電極３２とは導通する。
【００３８】
実施形態１においては、ボトムゲート型ＴＦＴ１とトップゲート型ＴＦＴ２との間にドレインとゲートをつなぎかえるコンタクト部を設けることなく、ボトムゲート型ＴＦＴ１のドレイン電極２６に供給された信号を、トップゲート型ＴＦＴ２における走査信号としてトップゲート型ＴＦＴ２のゲート電極３５に供給することができる。
【００３９】
一方、図２に示すように、比較例１の回路基板は、上流側に配置されたボトムゲート型ＴＦＴ１０１と、下流側に配置されたボトムゲート型ＴＦＴ１０２とを有する。ボトムゲート型ＴＦＴ１０１とボトムゲート型ＴＦＴ１０２との間にはコンタクト部１０５が配置されており、コンタクト部１０５を介して、ボトムゲート型ＴＦＴ１０１とボトムゲート型ＴＦＴ１０２とが互いに接続されている。コンタクト部１０５は、ボトムゲート型ＴＦＴ１０１のドレイン電極１２６と、ボトムゲート型ＴＦＴ１０２のゲート電極１３５とを異なる層につなぎかえるために設けられた構成であり、ボトムゲート型ＴＦＴ１０１のドレイン電極１２６と、ボトムゲート型ＴＦＴ１０２のゲート電極１３５とは同電位であるが、そのためにはコンタクト部１０５の形成が必須となる。
【００４０】
図３は、比較例１の回路基板のコンタクト部を示す断面模式図である。第二の絶縁膜１２４及び第三の絶縁膜１２７には、これらを貫通するコンタクトホールが形成されており、露出したゲート電極１５１、第二の絶縁膜１２４、ドレイン電極１２６、第三の絶縁膜１２７の表面を覆うように、画素電極で用いられる透明電極膜１５５が形成されている。
【００４１】
なお、比較例１の構成は、トップゲート型ＴＦＴが二つ組み合わせて用いられる場合も同様にコンタクト部の形成が必須となる。
【００４２】
図１と図２とを比較してわかるように、比較例１の回路基板においては、いずれもがボトムゲート型である二つのＴＦＴによって回路の一部が構成されているため、各ＴＦＴ間に、ドレインとゲートの入れ替えを行うためのコンタクト部を設ける必要があり、一定範囲のスペースを確保する必要がある。これに対し、実施形態１の回路基板においては、互いに構造が逆であるボトムゲート型ＴＦＴとトップゲート型ＴＦＴとで、回路の一部が構成されているので、コンタクト部を新たに設ける必要がなく、回路面積の縮小が可能となる。具体的には、図１における点線で囲った領域が空きスペースとなり、この領域に他の部材を移動配置することができるので、全体として回路面積が縮小化される。なお、実施形態１の回路基板の回路図は、図１８に示される回路図と同様である。
【００４３】
図４は、実施形態１の回路基板の断面模式図である。図４に示すように、実施形態１の回路基板は、ガラス基板１２を母体として有し、ボトムゲート型ＴＦＴ１及びトップゲート型ＴＦＴ２は、それぞれガラス基板１２上に配置されている。ガラス基板１２は、表面が絶縁性を有する限り、他の材料を代替して用いることができる。
【００４４】
実施形態１においてボトムゲート型ＴＦＴ１は、ガラス基板側１２から、ゲート電極２１、ゲート絶縁膜（第一の絶縁膜）２２、半導体層２３、第二の絶縁膜２４、並びに、ソース電極２５及びドレイン電極２６をこの順に積層して有している。また、実施形態１においてトップゲート型ＴＦＴ２は、ガラス基板１２側から、ソース電極３１及びドレイン電極３２、半導体層３３、ゲート絶縁膜（第四の絶縁膜）３４、並びに、ゲート電極３５をこの順に積層して有している。ボトムゲート型ＴＦＴ１とトップゲート型ＴＦＴ２とを作製する方法について、以下、詳述する。
【００４５】
まず、ガラス基板１２上に、膜厚２００〜６００ｎｍの導電膜をスパッタ法により形成した後、フォトリソ工程により所望の形状にパターニングすることによって、ボトムゲート型ＴＦＴ１のゲート電極２１、トップゲート型ＴＦＴ２のソース電極３１、及び、トップゲート型ＴＦＴ２のドレイン電極３２を形成する。各電極の材料としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、又は、これら高融点金属を主成分とする合金若しくは化合物が好適である。また、高融点金属を主成分とする化合物としては、窒化物が好適である。これにより、同一層に配置され、かつ同一の材料で構成されたボトムゲート型ＴＦＴ１のゲート電極２１、トップゲート型ＴＦＴ２のソース電極３１、及び、トップゲート型ＴＦＴ２のドレイン電極３２を、まとめて作製することができる。
【００４６】
次に、ボトムゲート型ＴＦＴ１のゲート電極上２１に、ボトムゲート型ＴＦＴ１用のゲート絶縁膜２２を形成する。ゲート絶縁膜２２は、シリコンを含む絶縁材料（例えば、ＳｉＯ２、ＳｉＮ、ＳｉＮＯ）を用いたプラズマＣＶＤ法又はスパッタ法によって膜厚３０〜１００ｎｍの絶縁膜を形成した後、フォトリソグラフィー法により所望の形状にパターニングすることによって形成することができる。
【００４７】
次に、ボトムゲート型ＴＦＴ１のゲート絶縁膜２２上、並びに、トップゲート型ＴＦＴ２のソース電極３１上及びドレイン電極３２上に、半導体層２３、３３を形成する。半導体層２３、３３の材料としては、非晶質シリコン（アモルファスシリコン）、微結晶シリコン、多結晶シリコン（ポリシリコン）、単結晶シリコン等のシリコン系材料を用いてもよいが、好ましくは、Ｉｎ、Ｇａ、Ｚｎ及びＯを含んだ酸化物半導体（ＩＧＺＯ）である。酸化物半導体を用いる場合、まず、スパッタ法を用いて膜厚１０〜３００ｎｍの酸化物半導体の材料を堆積させ、膜を形成した後、フォトリソグラフィー法を用いて所望の形状にパターニングすることにより、形成することができる。これにより、同一層に配置され、かつ同一の材料で構成されたボトムゲート型ＴＦＴ１の半導体層２３と、トップゲート型ＴＦＴ２の半導体層３３とを、まとめて作製することができる。なお、酸化物半導体は、不純物（例えば、Ｎ＋）のドーピングを行うタイプの半導体材料に比べて優れた導電特性を有しているため、各ＴＦＴのチャネル幅を一般的なサイズよりも小さく設計してもよく、回路面積を減らすことが可能となる。
【００４８】
次に、ボトムゲート型ＴＦＴ１用の第二の絶縁膜２４と、トップゲート型ＴＦＴ２用のゲート絶縁膜３４とを形成する。まず、膜厚３０〜１００ｎｍの絶縁膜を全面に形成した後、フォトリソグラフィー法により、ボトムゲート型ＴＦＴ１のソース電極２５及びドレイン電極２６が半導体層２３と導通される部分が開口するようにパターニングを行う。
【００４９】
次に、膜厚２００〜６００ｎｍの導電膜をスパッタ法により形成した後、フォトリソ工程により所望の形状にパターニングすることによって、ボトムゲート型ＴＦＴ１のソース電極２５、ボトムゲート型ＴＦＴ１のドレイン電極２６、及び、トップゲート型ＴＦＴ２のゲート電極３５を形成する。各電極の材料としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、又は、これら高融点金属を主成分とする合金若しくは化合物が好適である。また、高融点金属を主成分とする化合物としては、窒化物が好適である。これにより、同一層に配置され、かつ同一の材料で構成されたボトムゲート型ＴＦＴ１のソース電極２５、ボトムゲート型ＴＦＴ１のドレイン電極２６、及び、トップゲート型ＴＦＴ２のゲート電極３５を、まとめて作製することができる。
【００５０】
実施形態１の回路基板の構成について、以下により詳しく説明する。実施形態１において回路基板は、複数個の単位回路が多段接続された回路を有している。図５は、実施形態１の回路基板の単位回路の回路図であり、シフトレジスタを構成している。各単位回路は、入力端子ＩＮａ及びＩＮｂと、クロック端子ＣＫ及びＣＫＢと、電源端子ＶＳＳと、クリア端子ＣＬＲと、出力端子ＯＵＴとを有する。
【００５１】
図５に示すように、各単位回路は、ＴＦＴ１１ａ〜１１ｊと、容量部４１とを含んでいる。ＴＦＴ１１ａのドレインはクロック端子ＣＫに接続され、ソースは出力端子ＯＵＴに接続される。ＴＦＴ１１ｂのドレインとゲートは入力端子ＩＮａに接続され、ソースはＴＦＴ１１ａのゲートに接続される。ＴＦＴ１１ａのゲート及びソース間には、容量部４１が設けられる。ＴＦＴ１１ｃのドレインは出力端子ＯＵＴに接続され、ＴＦＴ１１ｄのドレインはＴＦＴ１１ａのゲートに接続される。ＴＦＴ１１ｃ及び１１ｄのゲートは入力端子ＩＮｂに接続され、ソースは電源端子ＶＳＳに接続される。
【００５２】
ＴＦＴ１１ｅのドレインは出力端子ＯＵＴに接続され、ゲートはクロック端子ＣＫＢに接続され、ソースは電源端子ＶＳＳに接続される。ＴＦＴ１１ｆのドレインはＴＦＴ１１ａのゲートに接続され、ゲートはクリア端子に接続され、ソースは電源端子ＶＳＳに接続される。
【００５３】
ＴＦＴ１１ｇのドレインはＴＦＴ１１ａのゲートに接続され、ソースは電源端子ＶＳＳに接続される。ＴＦＴ１１ｇのゲートには、ＴＦＴ１１ｈのソースと、ＴＦＴ１１ｉ及び１１ｊのドレインとが接続される。ＴＦＴ１１ｈのドレインとゲートは、クロック端子ＣＫＢに接続される。ＴＦＴ１１ｉのゲートはＴＦＴ１１ａのゲートに接続され、ソースは電源端子ＶＳＳに接続される。ＴＦＴ１１ｊのゲートはクロック端子ＣＫに接続され、ソースは電源端子ＶＳＳに接続される。
【００５４】
ＴＦＴ１１ａは、クロック端子ＣＫと出力端子ＯＵＴとの間に設けられ、ゲート電位に応じてクロック信号を通過させるか否かを切り替える出力トランジスタ（伝送ゲート）として機能する。また、ＴＦＴ１１ａのゲートは、出力端子ＯＵＴ側の導通端子（ソース）と容量結合されている。このため、後述するように、ＴＦＴ１１ａがオン状態で、クロック信号ＣＫがハイレベルとなる期間では、ＴＦＴ１１ａのゲート電位はクロック信号ＣＫのハイレベル電位よりも高くなる。以下、ＴＦＴ１１ａのゲートが接続されたノードをｎｅｔＡという。
【００５５】
図６は、実施形態１の回路基板の各信号のタイミングチャートである。図６には、奇数段目の単位回路の入出力信号及びノードｎｅｔＡの電圧変化が図示されている。奇数段目の単位回路には、クロック端子ＣＫからクロック信号ＣＫ１が入力され、クロック端子ＣＫＢからクロック信号ＣＫ２が入力される。クロック信号ＣＫ１は、電位がハイレベルの期間の長さが１／２周期よりもやや短いクロック信号である。クロック信号ＣＫ２は、クロック信号ＣＫ１を１／２周期だけ遅延させた信号である。すなわち、クロック信号ＣＫ１とクロック信号ＣＫ２とは、電位がハイレベルの期間が互いに重ならない位相関係を有している。
【００５６】
なお、以下の説明では、特に断りのない限り、ハイレベル電位をＶＧＨ、ローレベル電位をＶＧＬとする。また、電源端子ＶＳＳは、ローレベル電位ＶＧＬに等しいものとする。更に、回路のある端子経由で入力又は出力される信号を当該端子と同じ名称で呼ぶ。例えば、クロック端子ＣＫ経由で入力される信号をクロック信号ＣＫという。ｎとｍは２以上の整数、ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数とする。
【００５７】
スタートパルスＳＰは、シフト動作の開始前に、クロック信号ＣＫ１の電位がハイレベルの期間と同じ長さの時間だけハイレベルになる。エンドパルスシフト動作の終了後に、クロック信号ＣＫ１の電位がハイレベルの期間と同じ長さの時間だけハイレベルになる。
【００５８】
時刻ｔ１において、入力信号ＩＮａ（前段の単位回路の出力信号）がローレベルからハイレベルに変化すると、ダイオード接続されたＴＦＴ１１ｂを介してノードｎｅｔＡの電位もハイレベルに変化し、ＴＦＴ１１ａはオン状態になる。
【００５９】
時刻ｔ２において、入力信号ＩＮａがローレベルに変化すると、ＴＦＴ１１ｂはオフ状態になり、ノードｎｅｔＡはフローティング状態になるが、ＴＦＴ１１ａはオン状態を保つ。
【００６０】
時刻ｔ３において、クロック信号ＣＫ（クロック信号ＣＫ１）がローレベルからハイレベルに変化すると、ブートストラップ効果によってノードｎｅｔＡの電位はクロック信号の振幅Ｖｃｋ（＝ＶＧＨ−ＶＧＬ）の２倍程度まで上昇する。ＴＦＴ１１ａのゲート電位が充分に高いので、クロック信号ＣＫはＴＦＴ１１ａを電圧降下することなく通過する。
【００６１】
クロック信号ＣＫがハイレベルになる時刻ｔ３から時刻ｔ４までの間、ノードｎｅｔＡの電位はＶｃｋの２倍程度になり、出力信号ＯＵＴはハイレベルになる。
【００６２】
時刻ｔ４において、ノードｎｅｔＡの電位はハイレベルになり、出力信号ＯＵＴはローレベルになる。
【００６３】
時刻ｔ５において、入力信号ＩＮｂ（後段の単位回路の出力信号）がローレベルからハイレベルに変化すると、ＴＦＴ１１ｃ及び１１ｄはオン状態になる。ＴＦＴ１１ｃがオン状態である間、出力端子ＯＵＴにはローレベル電位が印加される。また、ＴＦＴ１１ｄがオン状態になると、ノードｎｅｔＡの電位はローレベルに変化し、ＴＦＴ１１ａはオフ状態になる。
【００６４】
時刻ｔ６において、入力信号ＩＮｂがローレベルに変化すると、ＴＦＴ１１ｃ及び１１ｄはオフ状態になる。このとき、ノードｎｅｔＡはフローティング状態になるが、ＴＦＴ１１ａはオフ状態を保つ。入力信号ＩＮａが次のハイレベルになるまで、理想的には、ＴＦＴ１１ａはオフ状態を保ち、出力信号ＯＵＴはローレベルを保つ。
【００６５】
ＴＦＴ１１ｅは、クロック信号ＣＫＢ（クロック信号ＣＫ２）がハイレベルの時にオン状態になる。このため、クロック信号ＣＫＢがハイレベルになるたびに、出力端子ＯＵＴにはローレベル電位が印加される。このようにＴＦＴ１１ｅは、出力端子ＯＵＴを繰り返しローレベルに設定し、出力信号ＯＵＴを安定させる機能を有する。
【００６６】
ＴＦＴ１１ｆは、クリア信号ＣＬＲ（クリアパルスＣＰ）がハイレベルの時にオン状態になる。このとき、ノードｎｅｔＡにはローレベル電位が印加される。このようにＴＦＴ１１ｆは、ノードｎｅｔＡの電位をローレベルに初期化する機能を有する。
【００６７】
ＴＦＴ１１ｈは、クロック信号ＣＫＢ（クロック信号ＣＫ２）がハイレベルの時にオン状態になる。このとき、ノードｎｅｔＢには、クロック信号ＣＫＢのハイレベル電位が印加される。ＴＦＴ１１ｉは、ノードｎｅｔＡの電位がＶｃｋ以上のときにオン状態になる。このとき、ノードｎｅｔＢにはローレベル電位が印加される。ＴＦＴ１１ｊは、クロック信号ＣＫ（クロック信号ＣＫ１）がハイレベルのときにオン状態になる。このとき、ノードｎｅｔＢにはローレベル電位が印加される。
【００６８】
このため、ノードｎｅｔＢの電位は、クロック信号ＣＫがローレベル、クロック信号ＣＫＢがハイレベル、かつ、ノードｎｅｔＡの電位がローレベルのときにはハイレベルになり、それ以外のときにはローレベルになる。ＴＦＴ１１ｇは、ノードｎｅｔＢの電位がハイレベルの時にはオン状態になる。このとき、ノードｎｅｔＡには、ローレベル電位が印加される。このようにＴＦＴ１１ｇ〜１１ｊは、ノードｎｅｔＡの電位に印加されるローレベル電位を維持する機能を有する。
【００６９】
以上のように、ＴＦＴ１１ｃ及び１１ｅは、出力信号ＯＵＴの出力時以外の時に、出力端子ＯＵＴにローレベル電圧を印加するために機能するＴＦＴ（Ｌｏｗ引き用のＴＦＴ）である。
【００７０】
他方、ＴＦＴ１１ｄ、１１ｆ〜１１ｈ及び１１ｊは、ＴＦＴ１１ａ（出力ＴＦＴ）をオン状態にするための期間以外に、ＴＦＴ１１ａのゲートに接続されたノードｎｅｔＡにローレベル電圧を印加するために機能するＴＦＴ（Ｌｏｗ引き用のＴＦＴ）である。
【００７１】
また、ＴＦＴ１１ｉは、入力信号ＩＮａが入力された時にオン状態となり、ノードｎｅｔＢにローレベル電圧を印加するために機能するＴＦＴである。それによってその期間中はＴＦＴ１１ｇがオン状態にならず、ノードｎｅｔＡに入力信号ＩＮａを印加することができる。このように、ＴＦＴ１１ｉは、ＴＦＴ１１ａ（出力ＴＦＴ）をオン状態にするための期間に、ＴＦＴ１１ｇのゲートに接続されたノードｎｅｔＢにローレベル電圧を印加するために機能するＴＦＴ（Ｌｏｗ引き用のＴＦＴ）である。
【００７２】
図７は、実施形態１の回路基板の一部を示す平面模式図である。図８は、比較例１の回路基板の一部を示す平面模式図である。実施形態１の回路基板と比較例１の回路基板とは、回路としては同じものであるが、実際の構成がそれぞれ異なっている。図７に示す各ＴＦＴ１１ｂ，１１ｃ，１１ｄ，１１ｆ，１１ｇ，１１ｈ，１１ｉ，１１ｊは、図５における各ＴＦＴ１１ｂ，１１ｃ，１１ｄ，１１ｆ，１１ｇ，１１ｈ，１１ｉ，１１ｊにそれぞれ相当する。各ＴＦＴは、引き出し配線を介して互いに接続されており、必要に応じてコンタクト部が形成されている。
【００７３】
実施形態１において、ＴＦＴ１１ｂ，１１ｃ，１１ｄ，１１ｆ，１１ｇがボトムゲート型ＴＦＴであり、ＴＦＴ１１ｈ，１１ｉ，１１ｊがトップゲート型ＴＦＴである。また、ＴＦＴ１１ｂ，１１ｃ，１１ｄ，１１ｉ，１１ｊがソース電極及びドレイン電極が櫛型構造をもつＴＦＴであり、ＴＦＴ１１ｆ，１１ｈがソース電極及びドレイン電極が櫛型構造をもたないＴＦＴである。一方、比較例１においては、ＴＦＴ１１ｂ，１１ｃ，１１ｄ，１１ｆ，１１ｇ，１１ｈ，１１ｉ，１１ｊの全てがボトムゲート型ＴＦＴである。
【００７４】
図７に示すように、実施形態１の回路基板においては、ボトムゲート型ＴＦＴとトップゲート型ＴＦＴとの組み合わせによって回路の一部が構成されていることから、コンタクト部を形成しなくても各ＴＦＴの接続が可能であり、回路面積の削減が可能となる。一方、図８に示すように、比較例１の回路基板においては、２つのボトムゲート型ＴＦＴの組み合わせによって回路の一部が構成されていることから、コンタクト部を形成しなければならない箇所がある。図７において、点線で示したコンタクト部は、実施形態１において不要となったコンタクト部を示しており、具体的には、実施形態１によれば、ＴＦＴ１１ｂとＴＦＴ１１ｉとの間の接続のためのコンタクト部、ＴＦＴ１１ｈとＴＦＴ１１ｇとの間の接続のためのコンタクト部を削減することができる。図７と図８とを比較して分かるように、実施形態１の回路基板によれば、大幅に回路面積を減らすことが可能となる。
【００７５】
なお、実施形態１においても、例えば配線の重なりを解消するために、必要に応じてコンタクト部を形成することは可能である。
【００７６】
図９は、実施形態１の回路基板をアクティブマトリクス型の液晶表示装置に適用したときのブロック図である。図９に示すように、実施形態１の液晶表示装置は、画素部６２、表示制御回路６３、ゲートドライバ６４及びソースドライバ６５を備えている。実施形態１においては、本発明のボトムゲート型ＴＦＴとトップゲート型ＴＦＴとの組み合わせがシフトレジスタ６１の一部を構成しており、ゲートドライバ６４に採用されている。
【００７７】
画素部６２及びゲートドライバ６４はガラス基板等の透明な絶縁基板上に形成され、ソースドライバ６５はフレキシブルプリント基板に形成され、表示制御回路６３はコントロール基板に形成されている。このように、ゲートドライバ６４は一つの基板上に画素部６２とモノリシックに作り込まれている。ゲートモノリシック、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネル等と称されるゲートドライバは全てゲートドライバ６４に含まれ得る。
【００７８】
画素部６２は、ｎ本の走査信号線Ｇ１〜Ｇｎと、ｍ本のデータ信号線Ｓ１〜Ｓｍと、（ｍ×ｎ）個の画素回路Ｐｉｊとを含んでいる。走査信号線Ｇ１〜Ｇｎは互いに平行に配置され、データ信号線Ｓ１〜Ｓｍは走査信号線Ｇ１〜Ｇｎと直交するように互いに平行に配置される。走査信号線Ｇｉとデータ信号線Ｓｊの交点近傍には、画素回路Ｐｉｊが設けられる。そして、このような（ｍ×ｎ）個の画素回路Ｐｉｊは、行方向にｍ個ずつ、列方向にｎ個ずつ、２次元状（マトリクス状）に設けられる。走査信号線Ｇｉはｉ行面に設けられた画素回路Ｐｉｊに共通して接続され、データ信号線Ｓｊはｊ列目に設けられた画素回路Ｐｉｊに共通して接続される。また、画素回路Ｐｉｊにはそれぞれ、スイッチング素子として、画素用ＴＦＴが配置され、画素用ＴＦＴのゲート電極は走査信号線Ｇｉに接続され、該ＴＦＴのソース電極はデータ信号線Ｓｊに接続され、画素用ＴＦＴのドレイン電極は画素電極に接続されている。
【００７９】
実施形態１の液晶表示装置の表示制御回路６３に対しては、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ等の制御信号と、表示データＤＴとが供給される。表示制御回路６３は、これらの信号に基づき、ゲートドライバ６４に対してクロック信号ＣＫ１及びＣＫ２と、スタートパルスＳＰとを出力し、ソースドライバ６５に対して制御信号ＳＣと表示データＤＴとを出力する。
【００８０】
ゲートドライバ６４は、ｎ段のシフトレジスタ６１で構成されている。シフトレジスタ６１は、クロック信号ＣＫ１及びＣＫ２に基づき、出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎを１つずつ順にハイレベル（選択状態を示す）に制御する。出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎは、それぞれ、走査信号線Ｇ１〜Ｇｎに与えられる。これにより、走査信号線Ｇ１〜Ｇｎが１本ずつ順に選択され、１行分の画素回路Ｐｉｊが一括して選択される。
【００８１】
ソースドライバ６５は、制御信号ＳＣと表示データＤＴに基づき、データ信号線Ｓ１〜Ｓｍに対して表示データＤＴに応じた電圧を印加する。これにより、選択された１行分の画素回路Ｐｉｊに表示データＤＴに応じた電圧が書き込まれる。このようにして、液晶表示装置１００は画像を表示する。
【００８２】
実施形態１の液晶表示装置においては、駆動回路内においてコンタクト部を余分に形成する必要がないので、狭額縁化が可能となる。
【００８３】
実施形態２
実施形態２の回路基板は、ボトムゲート型のＴＦＴとトップゲート型のＴＦＴとの接続順が実施形態１と逆である点以外は、実施形態１と同様である。すなわち、実施形態２においては、トップゲート型のＴＦＴとボトムゲート型のＴＦＴとがこの順に接続された部位がある。トップゲート型ＴＦＴのドレイン電極（第三のドレイン電極）とボトムゲート型ＴＦＴのゲート電極（第四のドレイン電極）とが直接つながっているため、これらの電極は、同電位である。トップゲート型ＴＦＴ３とボトムゲート型ＴＦＴ４との間に、他のＴＦＴは介在していない。すなわち、実施形態２の回路基板は、本発明の第二の回路基板に相当する。なお、実施形態２の回路基板の回路図としては、実施形態１における図５と同様となる。
【００８４】
図１０は、実施形態２の回路基板の断面模式図である。図１０に示すように、実施形態２の回路基板は、ガラス基板１２を母体として有し、トップゲート型ＴＦＴ３及びボトムゲート型ＴＦＴ４は、それぞれガラス基板上に配置されている。ガラス基板１２は、表面が絶縁性を有する限り、他の材料を代替して用いることができる。
【００８５】
実施形態２において、トップゲート型ＴＦＴ３は、ガラス基板１２側から、ソース電極３１及びドレイン電極３２、半導体層３３、ゲート絶縁膜（第四の絶縁膜）３４、並びに、ゲート電極３５をこの順に積層して有している。また、実施形態２において、ボトムゲート型ＴＦＴ４は、ガラス基板１２側から、ゲート電極２１、ゲート絶縁膜（第一の絶縁膜）２２、半導体層２３、第二の絶縁膜２４、並びに、ソース電極２５及びドレイン電極２６をこの順に積層して有している。
【００８６】
実施形態２のように、ボトムゲート型のＴＦＴとトップゲート型のＴＦＴとの接続順を実施形態１の場合と逆としたときであっても、互いに構造が逆であるボトムゲート型のＴＦＴとトップゲート型のＴＦＴとの２種類のＴＦＴが用いられているため、実施形態１と同様、これらのＴＦＴ間で下層と上層とをつなぎかえるコンタクト部を新たに設ける必要がなく、回路面積の縮小効果が得られる。
【００８７】
実施形態３
図１１は、実施形態３の回路基板における回路図である。実施形態３の回路基板は、互いに接続されたボトムゲート型ＴＦＴ及びトップゲート型ＴＦＴを有する。ボトムゲート型ＴＦＴ及びトップゲート型ＴＦＴの接続順は特に限定されず、実施形態３の回路基板は、本発明の第一の回路基板及び本発明の第二の回路基板のいずれを適用してもよい。
【００８８】
図１２は、比較例２の回路基板における回路図である。比較例２の回路基板は、回路図としては実施形態３と同じであるが、いずれもがボトムゲート型である二つのＴＦＴ、又は、いずれもがトップゲート型である二つのＴＦＴによって回路の一部が構成されているため、ドレインとゲートとのつなぎかえを行うコンタクト部の位置が異なっている。
【００８９】
図１１及び図１２に示すように、実施形態３及び比較例２の回路基板では、第一の信号バスライン７６，１７６の一部から第一の引き出し配線（ゲート引き出し配線）７３，１７３が延伸され、上流域のＴＦＴ７１，１７１（以下、第一のＴＦＴともいう。）のゲート電極と接続されている。また、第二の信号バスライン７７，１７７の一部から第二の引き出し配線（ソース引き出し配線）７４，１７４が延伸され、第一のＴＦＴ７１，１７１のソース電極、及び、下流域のＴＦＴ７２，１７２（以下、第二のＴＦＴともいう。）のソース電極とそれぞれ接続されている。更に、第一のＴＦＴ７１，１７１と第二のＴＦＴ７２，１７２との間には、これらを結ぶ第三の引き出し配線（ゲート引き出し配線）７５，１７５が延伸されており、第一のＴＦＴ７１，１７１と第二のＴＦＴ７２，１７２とがそれぞれ接続されている。
【００９０】
このような回路構成によれば、第一のＴＦＴ７１，１７１のゲート電極に印加された信号に基づき、第二の引き出し配線７４，１７４を介して第一のＴＦＴ７１，１７１のソース電極に供給された信号が、第三の引き出し配線７５，１７５を介して第二のＴＦＴ７２，１７２のゲート電極へと供給される。そして、第二のＴＦＴ７２，１７２のゲート電極に印加された信号に基づき、第二の引き出し配線７４，１７４を介して第二のＴＦＴ７２，１７２のソース電極に供給された信号が、第二のＴＦＴ７２，１７２のドレイン電極へと供給され、そのまま外部へと流れる。
【００９１】
図１１で示される実施形態３においては、第一の引き出し配線７３は、全て第一のＴＦＴ７１のゲート電極と同じ材料（以下、ゲートメタルともいう。）で構成されており、かつこれらは同一層に形成されている。第二の引き出し配線７４は、分岐点を有し、分岐点を境に第一のＴＦＴ７１へと進む経路と、第二のＴＦＴ７２へと進む経路とに分けられる。このうち、第二の信号バスライン７７から上記分岐点まで、及び、上記分岐点から第一のＴＦＴ７１のソース電極までの配線は、第一のＴＦＴ７１のソース電極及びドレイン電極と同じ材料（以下、ソースメタルともいう。）で構成されており、かつこれらは同一層に形成されている。一方、上記分岐点から第二のＴＦＴ７２までの配線は、ゲートメタルが用いられている。上記分岐点には、ソースメタルで形成される配線が配置された層と、ゲートメタルで形成される配線が配置された層とを結ぶコンタクト部８１が形成されており、各層は、これらの間に配置された絶縁膜を貫通するコンタクト部８１を通じてそれぞれ接続されている。第一のＴＦＴ７１と第二のＴＦＴ７２との間を結ぶ第三の引き出し配線７５は、ソースメタルで構成されており、かつ上述のソースメタルで形成された配線が配置された層と同一層に形成されている。また、第一の信号バスライン７６と第一の引き出し配線７３との分岐点において、第一の信号バスライン７６の一部と重なる絶縁膜を貫通するコンタクト部８２が形成されており、コンタクト部８２を介して、第一の信号バスライン７６と第一の引き出し配線７３とが互いに接続されている。
【００９２】
各信号バスライン７６，７７の幅は、回路内配線のそれぞれの幅よりも大きく形成されている。具体的には、各信号バスライン７６，７７の幅は、２０〜５０μｍで形成することができる。そのため、各単位回路内に別個コンタクト部を設けなくとも、コンタクト部を第一の信号バスライン７６と重なり合う位置に設けることで、導通に必要なスペースを回路内配線外に確保することができ、より回路面積を縮小することができる。
【００９３】
図１２で示される比較例２においては、第二の引き出し配線１７４は、全てソースメタルで構成されている。一方、第一の引き出し配線１７３は、分岐点を有し、分岐点を境に第一のＴＦＴ１７１へと進む経路と、外部へと進む経路とに分けられる。このうち、上記分岐点から第一のＴＦＴ１７１までの配線は、ゲートメタルで構成されており、上記分岐点から外部へと続く配線は、ソースメタルで構成されている。上記分岐点には、ソースメタルで形成される配線が配置された層と、ゲートメタルで形成される配線が配置された層とを結ぶコンタクト部１８１が形成されており、各層は、これらの間に配置された絶縁膜を貫通するコンタクト部１８１を通じてそれぞれ接続されている。第一のＴＦＴ７１と第二のＴＦＴ７２との間を結ぶ第三の引き出し配線７５は、ゲートメタルで構成された配線と、ソースメタルで構成された配線とを有し、これらの配線は互いに異なる層に配置され、かつ絶縁膜を貫通するコンタクト部１８２を通じてそれぞれ接続されている。
【００９４】
図１２で示される比較例２においては、いずれもがボトムゲート型である二つのＴＦＴ、又は、いずれもがトップゲート型である二つのＴＦＴによって回路の一部が構成されているため、回路内配線中に少なくとも２箇所のコンタクト部を形成する必要がある。したがって、実施形態３によれば、比較例２に比べて、より回路面積を減らすことができる。
【００９５】
実施形態４
実施形態４の回路基板は、トップゲート型ＴＦＴの構造が異なる点を除き、実施形態２と同様である。すなわち、実施形態４の回路基板は、本発明の第二の回路基板である。
【００９６】
図１３は、実施形態４の回路基板におけるトップゲート型ＴＦＴの断面模式図である。図１３に示すように、実施形態４においてトップゲート型ＴＦＴ３は、ガラス基板１２上に、半導体層３３、ゲート絶縁膜（第四の絶縁膜）３４、並びに、ソース電極３１、ドレイン電極３２及びゲート電極３５を積層して有している。ソース電極３１、ドレイン電極３２及びゲート電極３５は、全て同一の材料で構成されており、かつ同一層に設けられているが、これらは、互いが導通しないように一定間隔を空けて設けられている。また、実施形態４においては、トップゲート型ＴＦＴ３における全ての電極が、ボトムゲート型ＴＦＴのソース電極及びドレイン電極と同一材料で構成されている。
【００９７】
このような構成によれば、ソース電極、ドレイン電極及びゲート電極を一括して形成することができるので、製造工程が簡略化される。また、トップゲート型ＴＦＴとボトムゲート型ＴＦＴとによって回路の一部が構成されているため、コンタクト部を減らすことによる回路面積の削減の効果を得ることができる。
【００９８】
実施形態５
実施形態５の回路基板は、トップゲート型ＴＦＴの構造が異なる点を除き、実施形態２と同様である。すなわち、実施形態５の回路基板は、本発明の第二の回路基板である。
【００９９】
図１４及び図１５は、実施形態５の回路基板におけるトップゲート型ＴＦＴを示す断面模式図である。図１４及び図１５に示すように、実施形態５においてトップゲート型ＴＦＴ３は、ガラス基板１２上に、半導体層３３、ゲート絶縁膜（第四の絶縁膜）３４、並びに、ソース電極３１、ドレイン電極３２及びゲート電極３５を積層して有している。ソース電極３１、ドレイン電極３２及びゲート電極３５は、少なくとも一部が同一の材料を含んで構成されているが、ソース電極３１及びドレイン電極３２は、異なる材料が積層して構成されているため、これらはゲート電極３５の層構造とは異なる。
【０１００】
具体的には、トップゲート型ＴＦＴ３のソース電極３１及びドレイン電極３２は、それぞれ下層膜３１ａ，３２ａと上層膜３１ｂ，３２ｂとに分けられ、下層膜３１ａ，３２ａが、ボトムゲート型ＴＦＴのゲート電極と同じ材料で構成され、上層膜３１ｂ，３２ｂが、ボトムゲート型ＴＦＴのソース電極及びドレイン電極と同じ材料で構成されている。
【０１０１】
また、ボトムゲート型ＴＦＴのゲート電極と、トップゲート型ＴＦＴ３のソース電極の下層膜３１ａ及びドレイン電極の下層膜３２ａとが、同一層に形成されており、ボトムゲート型ＴＦＴのソース電極及びドレイン電極と、トップゲート型ＴＦＴ３のソース電極の上層膜３１ｂ、ドレイン電極の上層膜３２ｂ、及び、ゲート電極３５とが、同一層に形成されている。
【０１０２】
図１４に示す例では、ソース電極の下層膜３１ａ及びドレイン電極の下層膜３２ａが、半導体層３３と同一層に配置されているのに対し、図１５に示す例では、ソース電極の下層膜３１ａ及びドレイン電極の下層膜３２ａが、半導体層３３よりも下層に配置されている。
【０１０３】
実施形態５のように、ＴＦＴを構成する各電極は積層膜で構成されてもよく、設計に応じて適宜変更することができる。また、トップゲート型ＴＦＴとボトムゲート型ＴＦＴとによって回路の一部が構成されているため、コンタクト部を減らすことによる回路面積の削減の効果を得ることができる。
【０１０４】
実施形態６
実施形態６の回路基板は、トップゲート型ＴＦＴの構造が異なる点を除き、実施形態２と同様である。すなわち、実施形態６の回路基板は、本発明の第二の回路基板である。
【０１０５】
図１６及び図１７は、実施形態６の回路基板におけるトップゲート型ＴＦＴを示す断面模式図である。図１６及び図１７に示すように、実施形態６においてトップゲート型ＴＦＴ３は、ガラス基板１２上に、半導体層３３、ゲート絶縁膜（第四の絶縁膜）３４、並びに、ソース電極３１、ドレイン電極３２及びゲート電極３５を積層して有している。ソース電極３１、ドレイン電極３２及びゲート電極３５は、少なくとも一部が同一の材料を含んで構成されているが、ソース電極３１及びドレイン電極３２は、異なる材料が積層して構成されているため、これらはゲート電極３５の層構造とは異なる。
【０１０６】
具体的には、トップゲート型ＴＦＴ３のソース電極３１及びドレイン電極３２は、いずれも下層膜３１ａ，３２ａと上層膜３１ｃ，３２ｃとに分けられ、下層膜３１ａ，３２ａが、ボトムゲート型ＴＦＴのゲート電極と同じ材料で構成され、上層膜３１ｃ，３２ｃは、ボトムゲート型ＴＦＴ及びトップゲート型ＴＦＴ３で用いる材料と異なる材料で構成されている。トップゲート型ＴＦＴ３のソース電極３１及びドレイン電極３２の上層膜３１ｃ，３２ｃとしては、例えば、画素電極に用いられるＩＴＯ（インジウム酸化スズ）等の透明導電膜を用いて形成することができる。
【０１０７】
ボトムゲート型ＴＦＴのゲート電極と、トップゲート型ＴＦＴ３のソース電極の下層膜３１ａ及びドレイン電極の下層膜３２ａとが、同一層に形成されており、ボトムゲート型ＴＦＴのソース電極及びドレイン電極と、トップゲート型ＴＦＴ３のゲート電極３５とが、同一層に形成されており、トップゲート型ＴＦＴ３のソース電極の上層膜３１ｃとドレイン電極の上層膜３２ｃとが、同一層に形成されている。トップゲート型ＴＦＴ３のゲート電極３５は、トップゲート型ＴＦＴ３のソース電極の上層膜３１ｃ及びドレイン電極の上層膜３２ｃよりも下層に配置されている。ゲート電極３５とソース電極及びドレイン電極との間には、第五の絶縁膜３６が形成されている。
【０１０８】
図１６に示す例では、トップゲート型ＴＦＴ３のソース電極の下層膜３１ａ及びドレイン電極の下層膜３２ａが、半導体層３３と同一層に配置されているのに対し、図１７に示す例では、トップゲート型ＴＦＴ３のソース電極の下層膜３１ａ及びドレイン電極の下層膜３２ａが、半導体層３３よりも下層に配置されている。
【０１０９】
また、図１６に示す例では、トップゲート型ＴＦＴ３のソース電極３１及びドレイン電極３２が、一つのコンタクト部を介してボトムゲート型のＴＦＴと接続されているのに対し、図１７に示す例では、トップゲート型ＴＦＴ３のソース電極３１及びドレイン電極３２が、二つのコンタクト部を介してボトムゲート型のＴＦＴと接続されている。
【０１１０】
実施形態６のように、ＴＦＴを構成する各電極は積層膜で構成されてもよく、設計に応じて適宜変更することができる。また、トップゲート型ＴＦＴとボトムゲート型ＴＦＴとによって回路の一部が構成されているため、コンタクト部を減らすことによる回路面積の削減の効果を得ることができる。
【０１１１】
なお、本願は、２０１０年５月１３日に出願された日本国特許出願２０１０−１１１４２３号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
【符号の説明】
【０１１２】
１、４：ボトムゲート型ＴＦＴ（薄膜トランジスタ）
２、３：トップゲート型ＴＦＴ（薄膜トランジスタ）
１１ａ〜１１ｊ、１１１ａ〜１１１ｊ：ＴＦＴ（薄膜トランジスタ）
１２、１１２：ガラス基板
２１、１２１：ゲート電極
２２、１２２：ゲート絶縁膜（第一の絶縁膜）
２３、１２３：半導体層
２４：第二の絶縁膜
２５、１２５：ソース電極
２６、１２６：ドレイン電極
２７：第三の絶縁膜
３１、１３１：ソース電極
３１ａ：下層膜
３１ｂ、３１ｃ：上層膜
３２、１３２：ドレイン電極
３２ａ：下層膜
３２ｂ、３２ｃ：上層膜
３３、１３３：半導体層
３４：ゲート絶縁膜（第四の絶縁膜）
３５、１３５：ゲート電極
３６：第五の絶縁膜
４１：容量部
６１：シフトレジスタ
６２：画素部
６３：表示制御回路
６４：ゲートドライバ
６５：ソースドライバ
７１、１７１：第一のＴＦＴ
７２、１７２：第二のＴＦＴ
７３、１７３：第一の引き出し配線
７４、１７４：第二の引き出し配線
７５、１７５：第三の引き出し配線
７６、１７６：第一の信号バスライン
７７、１７７：第二の信号バスライン
８１、８２、１８１、１８２：コンタクト部
１０５：コンタクト部
１２４、１２７：層間絶縁膜
１５１：ゲート電極
１５５：透明導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【手続補正書】
【提出日】平成24年8月24日(2012.8.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一の半導体層、第一のゲート電極、第一のソース電極及び第一のドレイン電極を有するボトムゲート型薄膜トランジスタ、並びに、第二の半導体層、第二のゲート電極、第二のソース電極及び第二のドレイン電極を有するトップゲート型薄膜トランジスタを有する回路基板であって、
該第一の半導体層と該第二の半導体層とは、同一材料で構成され、
該第一のドレイン電極又は第一のソース電極と該第二のゲート電極とは、他の薄膜トランジスタを介在することなく接続され、かつ互いに同電位であり、
該回路基板は、更に、第一及び第二の信号バスラインと、該第一の信号バスラインの一部から延伸され、該第一のゲート電極と接続されたゲート引き出し配線と、該第二の信号バスラインの一部から延伸され、該第一のソース電極と接続されたソース引き出し配線とを有し、
該第一のゲート電極と該ゲート引き出し配線とは、同一材料で構成され、
該第一のソース電極と該ソース引き出し配線とは、同一材料で構成され、
該第一の信号バスラインと、該ゲート引き出し配線とは、それぞれ異なる材料で構成され、
該第一の信号バスラインの幅は、該ゲート引き出し配線の幅よりも大きく、
該第一の信号バスラインと該ゲート引き出し配線とは、該第一の信号バスラインと重なる位置の絶縁膜を貫通するコンタクト部を介して接続されている
ことを特徴とする回路基板。
【請求項２】
前記第一のゲート電極と、前記第二のソース電極と、前記第二のドレイン電極とは、同一材料で構成されていることを特徴とする請求項１記載の回路基板。
【請求項３】
前記第一のゲート電極と、前記第二のソース電極と、前記第二のドレイン電極とは、同一層に配置されていることを特徴とする請求項１又は２記載の回路基板。
【請求項４】
前記第一の半導体層及び前記第二の半導体層の材料は、酸化物半導体であることを特徴とする請求項１〜３のいずれかに記載の回路基板。
【請求項５】
前記酸化物半導体は、インジウム、ガリウム、亜鉛、及び、酸素を含んでいることを特徴とする請求項４記載の回路基板。
【請求項６】
第三の半導体層、第三のゲート電極、第三のソース電極及び第三のドレイン電極を有するトップゲート型薄膜トランジスタ、並びに、第四の半導体層、第四のゲート電極、第四のソース電極及び第四のドレイン電極を有するボトムゲート型薄膜トランジスタを有する回路基板であって、
該第三の半導体層と該第四の半導体層とは、同一材料で構成され、
該第三のドレイン電極又は第三のソース電極と該第四のゲート電極とは、他の薄膜トランジスタを介在することなく接続され、かつ互いに同電位であり、
該回路基板は、更に、第三及び第四の信号バスラインと、該第三の信号バスラインの一部から延伸され、該第三のゲート電極と接続されたゲート引き出し配線と、該第四の信号バスラインの一部から延伸され、該第三のソース電極と接続されたソース引き出し配線とを有し、
該第三のゲート電極と該ゲート引き出し配線とは、同一材料で構成され、
該第三のソース電極と該ソース引き出し配線とは、同一材料で構成され、
該第三の信号バスラインと、該ゲート引き出し配線とは、それぞれ異なる材料で構成され、
該第三の信号バスラインの幅は、該ゲート引き出し配線の幅よりも大きく、
該第三の信号バスラインと該ゲート引き出し配線とは、該第三の信号バスラインと重なる位置の絶縁膜を貫通するコンタクト部を介して接続されている
ことを特徴とする回路基板。
【請求項７】
前記第三のゲート電極と、前記第四のソース電極と、前記第四のドレイン電極とは、同一材料で構成されていることを特徴とする請求項６記載の回路基板。
【請求項８】
前記第三のゲート電極と、前記第四のソース電極と、前記第四のドレイン電極とは、同一層に配置されていることを特徴とする請求項６又は７記載の回路基板。
【請求項９】
前記第三の半導体層及び前記第四の半導体層の材料は、酸化物半導体であることを特徴とする請求項６〜８のいずれかに記載の回路基板。
【請求項１０】
前記酸化物半導体は、インジウム、ガリウム、亜鉛、及び、酸素を含んでいることを特徴とする請求項９記載の回路基板。
【請求項１１】
請求項１〜１０のいずれかに記載の回路基板を備えることを特徴とする表示装置。
【国際調査報告】
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2011142147.tif 000025
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