(57)【要約】  半導体装置は、基板と、基板に支持され、かつ、互いに電気的に並列に接続された複数の薄膜ダイオードを備え、複数の薄膜ダイオードは、基板に平行な面における第１方向Ｘに沿って、Ｎ型領域（１Ａ）、真性領域（５Ａ）およびＰ型領域（３Ａ）をこの順で有する半導体層（１０Ａ）を備える、少なくとも１つの第１タイプの薄膜ダイオード（１００Ａ）と、第１方向Ｘに沿って、Ｐ型領域（３Ｂ）、真性領域（５Ｂ）およびＮ型領域（１Ｂ）をこの順で有する半導体層（１０Ｂ）を備える少なくとも１つの第２タイプの薄膜ダイオード（１００Ｂ）とを含む。これにより、薄膜ダイオードの光電流特性のばらつきを低減できる。
2011059038.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に支持され、かつ、互いに電気的に並列に接続された複数の薄膜ダイオードであって、それぞれがＰ型領域と、Ｎ型領域と、前記Ｐ型領域および前記Ｎ型領域の間に設けられた真性領域とを含む半導体層を有する、複数の薄膜ダイオードと
を備え、
前記複数の薄膜ダイオードは、
前記半導体層が、前記基板に平行な面における第１方向に沿って、前記Ｎ型領域、前記真性領域および前記Ｐ型領域をこの順で有する、少なくとも１つの第１タイプの薄膜ダイオードと、
前記半導体層が、前記第１方向に沿って、前記Ｐ型領域、前記真性領域および前記Ｎ型領域をこの順で有する、少なくとも１つの第２タイプの薄膜ダイオードと
を含む半導体装置。
【請求項２】
前記複数の薄膜ダイオードのうち少なくとも１つの薄膜ダイオードの前記半導体層は、タイプの異なる他の薄膜ダイオードの前記半導体層と隣接して配置されており、
前記少なくとも１つの薄膜ダイオードおよび前記他の薄膜ダイオードの前記半導体層のＮ型領域同士またはＰ型領域同士は互いに対向している請求項１に記載の半導体装置。
【請求項３】
前記複数の薄膜ダイオードは２ｎ個（ｎ：正の整数）の薄膜ダイオードを含み、
前記複数の薄膜ダイオードのうちｎ個の薄膜ダイオードは、第１タイプの薄膜ダイオードであり、他のｎ個の薄膜ダイオードの半導体層は、第２タイプの薄膜ダイオードである請求項１または２に記載の半導体装置。
【請求項４】
前記２ｎ個の薄膜ダイオードの前記半導体層は、隣接する２つの半導体層のＮ型領域同士またはＰ型領域同士が対向するように配列されている請求項３に記載の半導体装置。
【請求項５】
前記複数の薄膜ダイオードはゲート電極を有していない請求項１から４のいずれかに記載の半導体装置。
【請求項６】
請求項１から５のいずれかに記載の半導体装置の製造方法であって、
前記基板上に複数の島状半導体層を形成する工程と、
各島状半導体層のうちＮ型領域および真性領域となる部分を覆い、かつ、Ｐ型領域となる部分を露出するように第１のレジストマスクを形成し、前記各島状半導体層のうち前記第１のレジストマスクで覆われていない部分にＰ型の不純物イオンを注入して、Ｐ型領域を形成する工程と、
前記各島状半導体層のうちＰ型領域および真性領域となる部分を覆い、かつ、Ｎ型領域となる部分を露出するように第２のレジストマスクを形成し、前記各島状半導体層のうち前記第２のレジストマスクで覆われていない部分にＮ型の不純物イオンを注入して、Ｎ型領域を形成する工程と
を包含し、前記各島状半導体層のうち前記Ｎ型領域と前記Ｐ型領域との間に位置する領域が真性領域となる半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜ダイオードを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、薄膜ダイオード（Ｔｈｉｎ  Ｆｉｌｍ  Ｄｉｏｄｅ：ＴＦＤ）を利用した光センサー部を備えた表示装置やイメージセンサーなどの電子機器の開発が進められている。例えば特許文献１には、ＴＦＤを利用した光センサー部を液晶表示装置の表示領域に設けることにより、画面に接触している指などの物体を、外光を利用して検知することが開示されている。【０００３】
光センサーとして用いられるダイオード（フォトダイオード）としては、ＰＮダイオードやＰＩＮダイオードが挙げられる。これらのダイオードでは、逆バイアス電圧を印加した半導体層のＰＮ接合に照射された光を、空乏層内で励起された電子または正孔のキャリアの流れによって検出する。また、ＰＩＮダイオードでは、Ｐ型領域およびＮ型領域の間に電気抵抗の大きな半導体領域（「真性領域」または「ｉ型領域」ともいう。）が設けられている。これにより、逆バイアス電圧印加時に形成される空乏層の幅が大きくなり、空乏層内に生じる高い電界によりキャリアの流れが促進される。従って、ＰＮダイオードよりも受光感度を高くでき、また、応答速度を高めることが可能である。また、ＰＩＮダイオードの真性領域上にゲート電極を形成し、ゲート電圧を印加することによって、真性領域を流れる逆方向暗電流を減少させることも提案されている（ゲート制御型）。【０００４】
ＰＩＮダイオードを用いた光センサーでは、一般に、受光部となる真性領域の長さＬおよび幅Ｗが、光センサーの感度を左右する重要なパラメータとなる。本明細書において、「真性領域の長さＬ」は、真性領域のＮ型領域側の端部とＰ型領域側の端部との最短距離を指し、「真性領域の幅Ｗ」は、上記最短距離に沿った方向に直交する真性領域の幅を指す。このうち長さＬは、ＰＩＮダイオードのアノード・カソード間の電位勾配を決定するものであり、空乏層の幅を制御できるため、特に重要なパラメータである。【０００５】
ＰＩＮダイオードの製造プロセスでは、通常、半導体層に対して、所定の導電型を付与する不純物イオンをドープすることにより、Ｐ型領域およびＮ型領域を形成する。従って、真性領域の長さＬは、半導体層にｎ型不純物をドープする際に用いるレジストマスクおよびｐ型不純物をドープする際に用いるレジストマスクの配置によって決まる。これらのレジストマスクは、それぞれ、フォトリソグラフィーによって形成される。すなわち、フォトマスクを用いてレジスト膜を露光する工程と、露光後のレジスト膜を現像する工程とによって形成される。本明細書では、ｎ型不純物をドープするためのレジストマスクの形成工程およびｐ型不純物をドープするためのレジストマスクの形成工程を、それぞれ、「ＮＤフォト工程」および「ＰＤフォト工程」と略する。【０００６】
ＮＤおよびＰＤフォト工程では、フォトマスクと半導体層との位置合わせがずれて（アライメントズレ）、レジストマスクの形成位置が設計値からずれる場合がある。このため、ＮＤおよびＰＤフォト工程で使用する露光装置が互いに異なると、ロット間で長さＬのばらつきが大きくなり、センサーの出力特性が製品間でばらつくという問題がある。【０００７】
この問題を防止するために、ＮＤおよびＰＤフォト工程で同じ露光装置を使用することも考えられる。しかしながら、同じ露光装置を使用すると、露光装置の生産性が半減する。【０００８】
このように、従来は、生産性を確保しつつ、ＰＩＮダイオードの長さＬのばらつきを抑えて、安定した光電流特性を実現することは困難であった。【０００９】
これに対し、特許文献２には、ゲート制御型のＰＩＮダイオードにおいて、真性領域上に配置されるゲート電極の幅を調整することにより、真性領域のうちゲート電極で覆われていない領域の長さを制御することが開示されている。【００１０】
図１３は、特許文献２に開示されたダイオードを説明するための断面図である。ダイオード１０００は、基板９０９、基板９０９上に形成された半導体層９１０と、半導体層９１０上に形成されたゲート絶縁膜９０８と、ゲート絶縁膜９０８上に設けられたゲート電極９０５と、アノード電極９１４と、カソード電極９１５とを備えている。半導体層９１０は、Ｐ型領域９０３と、Ｎ型領域９０４と、これらの領域の間に位置する第１および第２受光領域９０６および９０７とを有している。第１受光領域９０６は、ゲート絶縁膜９０８を介してゲート電極９０５と重なっている。アノード電極９１４はＰ型領域９０３に接続され、カソード電極９１５はＮ型領域９０４に接続されている。【００１１】
特許文献２には、ゲート電極９０５の幅を調整することによって、第２受光領域９０７の長さＬ２を制御できるので、光電流値のばらつきを低減できる旨が記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】国際公開第２００８／１３２８６２号
【特許文献２】特開２００６−３３２２８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
特許文献２に開示されたダイオード（図１３）では、第２受光領域９０７の長さを調整するために、ゲート電極９０５を設ける必要がある。このため、ゲート電極９０５の長さ（Ｌ１）の分だけダイオードのサイズが大きくなるという問題がある。また、金属膜をドライエッチングでパターニングしてゲート電極９０５を形成する際に、ダイオードの半導体層９１０にエッチングダメージが生じる場合がある。このような場合、エッチングダメージは再結合サイトとなり得るので、より高いＳＮ比を得ることが困難となる。さらに、ゲート電極９０５で反射された光と、半導体層９１０の第２受光領域９０７に入射する光とが干渉することによって、半導体層９１０に入射する光量が低下する可能性もある。【００１４】
従って、特許文献２に開示された構成によると、高い受光感度（ＳＮ比）を確保し、かつ、ダイオードのサイズの増大を抑えつつ、光電流特性のばらつきを低減することが困難である。【００１５】
本願発明は、上記事情を鑑みてなされたものであり、その目的は、ＰＩＮダイオードを備えた半導体装置において、生産性を低下させることなく、光電流特性のばらつきを抑えることにある。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、基板と、前記基板に支持され、かつ、互いに電気的に並列に接続された複数の薄膜ダイオードであって、それぞれがＰ型領域と、Ｎ型領域と、前記Ｐ型領域および前記Ｎ型領域の間に設けられた真性領域とを含む半導体層を有する、複数の薄膜ダイオードとを備え、前記複数の薄膜ダイオードは、前記半導体層が、前記基板に平行な面における第１方向に沿って、前記Ｎ型領域、前記真性領域および前記Ｐ型領域をこの順で有する、少なくとも１つの第１タイプの薄膜ダイオードと、前記半導体層が、前記第１方向に沿って、前記Ｐ型領域、前記真性領域および前記Ｎ型領域をこの順で有する、少なくとも１つの第２タイプの薄膜ダイオードとを含む。【００１７】
ある好ましい実施形態において、前記複数の薄膜ダイオードのうち少なくとも１つの薄膜ダイオードの前記半導体層は、タイプの異なる他の薄膜ダイオードの前記半導体層と隣接して配置されており、前記少なくとも１つの薄膜ダイオードおよび前記他の薄膜ダイオードの前記半導体層のＮ型領域同士またはＰ型領域同士は互いに対向している。【００１８】
ある好ましい実施形態において、前記複数の薄膜ダイオードは２ｎ個（ｎ：正の整数）の薄膜ダイオードを含み、前記複数の薄膜ダイオードのうちｎ個の薄膜ダイオードは、第１タイプの薄膜ダイオードであり、他のｎ個の薄膜ダイオードの半導体層は、第２タイプの薄膜ダイオードである。【００１９】
ある好ましい実施形態において、前記２ｎ個の薄膜ダイオードの前記半導体層は、隣接する２つの半導体層のＮ型領域同士またはＰ型領域同士が対向するように配列されている。【００２０】
前記複数の薄膜ダイオードはゲート電極を有していなくてもよい。【００２１】
本発明の半導体装置の製造方法は、上記の半導体装置の製造方法であって、前記基板上に複数の島状半導体層を形成する工程と、各島状半導体層のうちＮ型領域および真性領域となる部分を覆い、かつ、Ｐ型領域となる部分を露出するように第１のレジストマスクを形成し、前記各島状半導体層のうち前記第１のレジストマスクで覆われていない部分にＰ型の不純物イオンを注入して、Ｐ型領域を形成する工程と、前記各島状半導体層のうちＰ型領域および真性領域となる部分を覆い、かつ、Ｎ型領域となる部分を露出するように第２のレジストマスクを形成し、前記各島状半導体層のうち前記第２のレジストマスクで覆われていない部分にＮ型の不純物イオンを注入して、Ｎ型領域を形成する工程とを包含し、前記各島状半導体層のうち前記Ｎ型領域と前記Ｐ型領域との間に位置する領域が真性領域となる。
【発明の効果】
【００２２】
本発明によると、複数のＰＩＮダイオードを備えた半導体装置において、生産性を低下させることなく、光電流特性のばらつきを抑制できる。
【図面の簡単な説明】
【００２３】
【図１】本発明による第１の実施形態の半導体装置における２個の薄膜ダイオードを示す模式的な平面図である。
【図２】参考例の半導体装置における２個の薄膜ダイオードを示す模式的な平面図である。
【図３】（ａ）〜（ｆ）は、それぞれ、第１の実施形態における薄膜ダイオードの配置の他の例を示す平面図である。
【図４】本発明による第２の実施形態の半導体装置におけるタッチパネルの構成図である。
【図５】本発明による第２の実施形態のタッチパネル方式の液晶表示装置における背面基板を例示する模式的な平面図である。
【図６】（ａ）および（ｂ）は、それぞれ、本発明による第２の実施形態における光センサー部の構成を例示する回路図および平面図である。
【図７】（ａ）は、第２の実施形態の半導体装置の製造方法を説明するための平面図であり、（ｂ）は、（ａ）の部分断面図である。
【図８】（ａ）は、第２の実施形態の半導体装置の製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＡ−Ｂ線に沿った部分断面図である。
【図９】（ａ）は、第２の実施形態の半導体装置の製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＡ−Ｂ線に沿った部分断面図である。
【図１０】（ａ）は、第２の実施形態の半導体装置の製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＡ−Ｂ線に沿った部分断面図である。
【図１１】（ａ）は、第２の実施形態の半導体装置の製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＡ−Ｂ線に沿った部分断面図である。
【図１２】（ａ）は、第２の実施形態の半導体装置の製造方法を説明するための平面図であり、（ｂ）は、（ａ）のＡ−Ｂ線に沿った部分断面図である。
【図１３】従来の薄膜ダイオードを説明するための断面図である。
【図１４】（ａ）〜（ｅ）は、それぞれ、薄膜ダイオードを備えた半導体装置の参考例の製造方法を説明するための工程断面図である。
【図１５】（ａ）〜（ｄ）は、それぞれ、薄膜ダイオードを備えた半導体装置の参考例の製造方法を説明するための工程断面図である。
【図１６】ダイオードの長さＬと光電流値との関係を示すグラフである。
【発明を実施するための形態】
【００２４】
前述したように、従来のＰＩＮダイオードでは、ＮＤおよびＰＤフォト工程におけるフォトマスクと基板表面とのアライメントズレに起因して、真性領域の長さＬにばらつきが生じるという問題がある。以下、ＰＩＮダイオードを含む半導体装置の製造プロセスを例に、上記問題を詳しく説明する。
【００２５】
例えばタッチパネル方式の表示装置のアクティブマトリクス基板等の半導体装置では、Ｎチャネル型ＴＦＴ、Ｐチャネル型ＴＦＴおよびフォトダイオードを同一基板上に形成する場合がある。このような半導体装置を効率よく製造するためには、フォトダイオードにＮ型領域を形成する工程と、Ｎチャネル型ＴＦＴのソース・ドレイン領域を形成する工程とを同時に行うことが好ましい。同様に、フォトダイオードにＰ型領域を形成する工程と、Ｐチャネル型ＴＦＴのソース・ドレイン領域を形成する工程とを同時に行うことが好ましい。本発明者が検討したところ、半導体装置の製造プロセスは例えば次のようになる。
【００２６】
図１４〜図１５は、半導体装置の製造プロセスを説明するための工程断面図である。なお、本明細書では、図１４〜図１５に示すプロセスを「参考例」と称する。
【００２７】
まず、図１４（ａ）に示すように、基板（図示せず）上に、フォトダイオードの遮光層８０３を形成する。続いて、基板全面に絶縁膜８０５を堆積する。
【００２８】
この後、図１４（ｂ）に示すように、絶縁膜８０５上に、フォトダイオードの活性層となる半導体層８１０ａ、ＬＤＤ構造を有するＮチャネル型ＴＦＴの活性層となる半導体層８１０ｂ、ＧＯＬＤ構造を有するＮチャネル型ＴＦＴの活性層となる半導体層８１０ｃ、シングルドレイン構造を有するＮチャネル型ＴＦＴの活性層となる半導体層８１０ｄ、およびＰチャネル型ＴＦＴの活性層となる半導体層８１０ｅを形成する。これらの半導体層８１０ａ〜８１０ｅは、同一の半導体膜（ここでは多結晶シリコン膜）をパターニングすることによって得られる。続いて、半導体層８１０ａ〜８１０ｅを覆うようにゲート絶縁膜８０７を形成する。
【００２９】
次いで、ゲート絶縁膜８０７の上方から、基板全面に、Ｐ型不純物（例えばボロン）を低濃度でイオン注入する。
【００３０】
続いて、図１４（ｃ）に示すように、半導体層８１０ａおよび８１０ｅを覆い、半導体層８１０ｂ〜８１０ｄを露出するようにレジストマスク８０９を形成する。その状態で、Ｎチャネル型ＴＦＴの活性層となる半導体層８１０ｂ〜８１０ｄに対して、Ｐ型不純物（例えばボロン）を低濃度でイオン注入する（チャネルドープ）。
【００３１】
この後、図１４（ｄ）に示すように、半導体層８１０ｂ〜８１０ｅを覆い、半導体層８１０ａを露出するレジストマスク８１４を形成する。この状態で、半導体層８１０ａにＰ型不純物（例えばボロン）を低濃度でイオン注入する。これにより、ダイオードの半導体層８１０ａにおける真性領域の抵抗を調整する。
【００３２】
次に、図１４（ｅ）に示すように、半導体層８１０ａ、８１０ｂ、８１０ｄ、８１０ｅを覆い、半導体層８１０ｃの一部を露出するレジストマスク８１６を形成する。この状態で、半導体層８１０ｃにＮ型不純物（例えばリン）を低濃度でイオン注入する。
【００３３】
次いで、図１５（ａ）に示すように、ＴＦＴの活性層となる半導体層８１０ｂ〜８１０ｅのチャネル領域となる領域を覆うように、ゲート電極８１２ｂ〜８１２ｅを設ける。ゲート電極８１２ｂ〜８１２ｅは、基板全面に金属膜を堆積し、金属膜をパターニングすることによって形成される。
【００３４】
この後、図１５（ｂ）に示すように、半導体層８１０ａを覆い、半導体層８１０ｂ〜８１０ｅを露出するレジストマスク８１８を形成する。この状態で、半導体層８１０ｂ〜８１０ｅにＮ型不純物（例えばリン）を低濃度でイオン注入する。半導体層８１０ｃのうち図１５（ａ）に示す工程でリンが注入され、かつ、本工程ではゲート電極８１２ｃで覆われているためにリンが注入されなかった領域８２０は、ＧＯＬＤ領域となる。
【００３５】
続いて、図１５（ｃ）に示すように、半導体層８１０ａの一部、半導体層８１０ｂの一部および半導体層８１０ｅの全体を覆うレジストマスク８２２を形成する。このとき、フォトマスクを位置合わせするためのアライメントパターンとして、ゲート電極パターンを用いることができる。次いで、半導体層８１０ａおよび８１０ｂのうちレジストマスク８２２で覆われていない部分と、半導体層８１０ｃ、８１０ｄのうちゲート電極８１２ｃ、８１２ｄで覆われていない部分とに、Ｎ型不純物（例えばリン）を高濃度でイオン注入する（ＮＤフォト工程）。これにより、半導体層８１０ａにＮ型領域８２４が形成される。また、半導体層８１０ｂ〜８１０ｄに、それぞれ、ソース・ドレイン領域８２６ｂ〜８２６ｄが形成される。半導体層８１０ｂのうち図１５（ｂ）に示す工程で低濃度でリンが注入され、かつ、本工程でレジストマスク８２２で覆われていてリンが注入されなかった領域はＬＤＤ領域８２８となる。
【００３６】
この後、図１５（ｄ）に示すように、半導体層８１０ａの一部および半導体層８１０ｂ〜８１０ｄの全体を覆うレジストマスク８３０を形成する。このとき、フォトマスクを位置合わせするためのアライメントパターンとして、ゲート電極パターンを用いることができる。次いで、半導体層８１０ａのうちレジストマスク８３０で覆われていない部分と、半導体層８１０ｅのうちゲート電極８１２ｅで覆われていない部分とに、Ｐ型不純物（例えばボロン）を高濃度でイオン注入する（ＰＤフォト工程）。これにより、半導体層８１０ａにＰ型領域８３２が形成される。また、半導体層８１０ｅに、ソース・ドレイン領域８３６が形成される。半導体層８１０ａのうちＰ型領域８３２とＮ型領域８２４との間に位置する部分８３４は、真性領域となる。この後、図示しないが、レジストマスク８３０を除去する。このようにして、基板８１０上に、フォトダイオード８００ａ、Ｎチャネル型ＴＦＴ８００ｂ〜８００ｄ、Ｐチャネル型ＴＦＴ８００ｅが形成される。
【００３７】
上記方法では、フォトダイオード８００ａにおける真性領域８３４の長さＬは、レジストマスク８２２（図１５（ｃ））とレジストマスク８３０（図１５（ｄ））とを形成するフォト工程で使用するフォトマスク（図示せず）の形状によって規定される。本明細書では、フォトマスクの形状によって規定される長さＬを「設計値Ｌ0」という。
【００３８】
以下に説明するように、フォト工程では、アライメントズレや寸法ズレが生じる場合がある。「アライメントズレ」は、フォトマスクと基板表面との位置合わせのズレをいい、ズレ量の大きさは、使用する露光装置（ステッパー）のアライメント精度に依存する。一方、露光条件や現像条件などによっては、フォトマスクのパターン（開口部または遮光部）の形状に対して、形成されるレジストマスク８２２の形状がずれることがある。このズレを「寸法ズレ」と称する。アライメントズレや寸法ズレが生じると、ダイオードの長さＬは、設計値Ｌ0よりも長くなったり、短くなったりする。
【００３９】
ここで、ＮＤおよびＰＤフォト工程により複数のダイオードのサンプルを製造し、長さＬのばらつきを調べたので、その結果の一例を表１に示す。
【００４０】
【表１】
2011059038.tif 000003
【００４１】
ＮＤフォト工程では、基板表面に形成されたアライメントパターン（例えばゲート電極パターン）とフォトマスク（図示せず）との位置合わせを行う。このときのアライメントズレによるズレ量は、使用する露光装置のアライメント精度によるが、例えば約０．８μｍとなる。また、寸法ズレによるズレ量は、例えば約０．３μｍとなり、アライメントズレによるズレ量よりも小さい。同様に、ＰＤフォト工程でも、例えば約０．３μｍの寸法ズレと、例えば約０．８μｍのアライメントズレが生じ得る。この結果、ダイオードの真性領域の長さＬのばらつきを算出すると約１．２μｍとなる。
【００４２】
これに対し、ＮＤフォト工程およびＰＤフォト工程で同じ露光装置を用いると、アライメントズレが同じ方向に同じ量（ズレ量）だけ生じるので、アライメント精度に関わらず長さＬは一定となる。このため、長さＬのばらつきは、これらのフォト工程における寸法ズレのみに起因する。従って、ＮＤフォト工程およびＰＤフォト工程によって得られる長さＬのばらつきは、例えば約０．４μｍまで低減される。しかしながら、２つのフォト工程で同じ露光装置を用いると、露光装置の生産性が半減してしまうので、コストアップの要因となる。
【００４３】
図１６は、ダイオード１個当たりの真性領域の長さＬと、光電流値との関係を例示するグラフである。図１６に示すように、長さＬが一定値以下であれば、光電流値は長さＬに比例する。表１の示すように、異なる露光装置を用いてＮＤおよびＰＤフォト工程を行う場合、長さＬのばらつきは１μｍ以上になる。長さＬが１μｍ以上もばらつくと、光電流特性のばらつきが極めて大きくなり、品質が低下することがわかる。
【００４４】
このように、従来は、生産性を確保しつつ、フォトダイオードの長さＬのばらつきを抑えて光電流特性を安定化させることは困難であった。
【００４５】
本発明者は、フォトダイオードの長さＬのばらつきを低減するために種々の検討を行った。その結果、２つのダイオードを並列に接続し、かつ、それらのダイオードの半導体層における、真性領域を挟むＰ型領域とＮ型領域との配置が２つのダイオード間で互いに逆になるように配置することにより、アライメントズレに起因する光電流特性のばらつきを低減できることを見出した。
【００４６】
並列に接続された複数のダイオードからなる光センサーでは、各ダイオードの真性領域の長さが、光センサーの光電流特性（受光感度）を決める重要なパラメータとなる。本発明によると、アライメントズレによって各ダイオードの真性領域の長さはばらつくが、２つのダイオードの半導体層を上記のように配置すると、真性領域の長さのばらつきを互いに相殺できる。
【００４７】
すなわち、真性領域の長さの設計値をＬｏ、アライメントズレによる設計値Ｌｏからのズレ量をΔｘとすると、並列に接続された２つのダイオードのうちの一方のダイオードの真性領域の長さはＬｏ＋Δｘとなり、他方のダイオードの真性領域の長さはＬｏ−Δｘとなる。ここで、図１６に示すように、真性領域の長さＬと光電流値とは比例するので、一方のダイオードの光電流値が増加しても、他方のダイオードの光電流値はその分だけ減少する。従って、アライメントズレに関わらず、光センサーの光電流特性のばらつきを従来よりも低減することが可能になる。
【００４８】
（第１の実施形態）
以下、本発明の半導体装置の第１の実施形態を説明する。本実施形態の半導体装置は、基板上に形成され、かつ、互いに電気的に並列に接続された複数のダイオードを備えている。
【００４９】
図１は、本実施形態の半導体装置における２つの薄膜ダイオード１００Ａ、１００Ｂを示す模式的な平面図である。なお、本実施形態の半導体装置は、３以上の薄膜ダイオードを有していてもよいし、同一基板上に形成されたＴＦＴなどの他の半導体素子を有していてもよい。
【００５０】
本実施形態における薄膜ダイオード１００Ａは、Ｎ型領域１Ａ、Ｐ型領域３Ａおよびこれらの領域１Ａ、３Ａの間に位置する真性領域５Ａを含む島状の半導体層１０Ａを有している。薄膜ダイオード１００Ｂも、同様に、Ｎ型領域１Ｂ、Ｐ型領域３Ｂおよびこれらの領域１Ｂ、３Ｂの間に位置する真性領域５Ｂを含む島状の半導体層１０Ｂを有している。本明細書では、Ｐ型領域とＮ型領域とによって挟まれ、これらの領域よりも不純物濃度が低い（すなわち抵抗の高い）領域を「真性領域」と称する。従って、真性領域は、真性半導体からなる領域であってもよいし、Ｐ型またはＮ型不純物が低濃度で注入された領域であってもよい。また、薄膜ダイオード１００Ａの真性領域５Ａの長さＬの設計値を「長さＬＡ」、薄膜ダイオード１００Ｂの真性領域５Ｂの長さＬの設計値を「長さＬＢ」とする。
【００５１】
図示していないが、これらの薄膜ダイオード１００Ａ、１００Ｂは互いに並列に接続されている。すなわち、Ｎ型領域１Ａ、１Ｂは互いに接続され、Ｐ型領域３Ａ、３Ｂは互いに接続されている。
【００５２】
半導体層１０Ａ、１０Ｂは、それらの真性領域５Ａ、５Ｂの長さ方向が、基板（図示せず）の表面におけるある方向Ｘに平行となるように配置されている。半導体層１０Ａは、方向Ｘに沿って、Ｎ型領域１Ａ、真性領域５ＡおよびＰ型領域３Ａをこの順に有している。一方、半導体層１０Ｂは、方向Ｘに沿って、Ｐ型領域３Ｂ、真性領域５ＢおよびＮ型領域１Ｂをこの順に有している。すなわち、半導体層１０Ａと半導体層１０Ｂとでは、真性領域を挟むＰ型領域とＮ型領域との配置が互いに逆になっている。このため、Ｎ型領域１Ａ、１Ｂを形成するための注入マスクの形成工程（ＮＤフォト工程）およびＰ型領域３Ａ、３Ｂを形成するための注入マスクの形成工程（ＰＤフォト工程）でアライメントズレが生じても、これらのダイオード１００Ａ、１００Ｂからなる光センサーの光電流特性がアライメントズレに起因してばらつくことを大幅に抑制できる。
【００５３】
例えばＮＤフォト工程において、Ｘ方向にΔｘ１のアライメントズレが生じ、ＰＤフォト工程において、Ｘ方向に−Δｘ２のアライメントズレが生じた場合を考える。この場合、半導体層１０Ａの真性領域５Ａの長さＬａは、ＬＡ＋（−Δｘ１）＋（−Δｘ２）となり、ＬＡよりも小さくなる。一方、半導体層１０Ｂの真性領域５Ｂの長さＬｂは、ＬＢ＋Δｘ１＋Δｘ２となり、ＬＢよりも大きくなる。このように、真性領域５Ａと真性領域５Ｂとの間で、長さＬａ、Ｌｂの設計値ＬＡ、ＬＢからのズレが相殺される。この結果、薄膜ダイオード１００Ａの光電流値は設計された値よりも小さくなるが、薄膜ダイオード１００Ｂの光電流値は設計された値よりもその分大きくなる。従って、アライメントズレに起因する光電流値のばらつきを相殺できる。
【００５４】
このように、アライメントズレに起因する光電流値のばらつきが実質的に生じないので、光電流値のばらつきの要因が、上述した寸法精度による真性領域の長さのばらつきのみとなり、光電流値のばらつきを大幅に低減できる。従って、これらの薄膜ダイオード１００Ａ、１００Ｂからなる光センサーの光電流特性を安定化できる。
【００５５】
比較のため、複数の薄膜ダイオードの半導体層が同じ向きに配置された半導体装置（「比較例」とする。）の真性領域の長さを説明する。
【００５６】
図２は、比較例における薄膜ダイオード１００Ｃ、１００Ｄの半導体層１０Ｃ、１０Ｄの平面図である。比較例では、半導体層１０Ｃは、方向Ｘに沿って、Ｎ型領域１Ｃ、真性領域５ＣおよびＰ型領域３Ｃをこの順に有している。半導体層１０Ｄも、同様に、方向Ｘに沿って、Ｎ型領域１Ｄ、真性領域５ＤおよびＰ型領域３Ｄをこの順に有している。半導体層１０Ｃ、１０Ｄの真性領域５Ｃ、５Ｄの長さの設計値を、それぞれ、長さＬＣ、ＬＤとする。
【００５７】
比較例では、例えばＮＤフォト工程において、Ｘ方向にΔｘ３のアライメントズレが生じ、ＰＤフォト工程において、Ｘ方向に−Δｘ４のアライメントズレが生じた場合を考える。この場合、半導体層１０Ｃの真性領域５Ｃの長さＬｃは、ＬＣ＋（−Δｘ３）＋（−Δｘ４）となり、ＬＣよりも小さくなる。また、半導体層１０Ｄの真性領域５Ｄの長さＬｄは、ＬＤ＋（−Δｘ３）＋（−Δｘ４）となり、ＬＤよりも小さくなる。従って、真性領域５Ｃ、５Ｄの長さは、設計値であるＬＣ、ＬＤよりもそれぞれ大幅に小さくなる。この結果、薄膜ダイオード１００Ｃ、１００Ｄでは、何れも光電流値が設計された値よりも小さくなるので、これらのダイオード１００Ｃ、１００Ｄからなる光センサーの光電流特性は大幅に低下して、受光感度が大幅に低下するおそれがある。
【００５８】
なお、図１では、並列に接続された２つの薄膜ダイオード１００Ａ、１００Ｂのみを示しているが、３以上の薄膜ダイオードを並列に接続してもよい。その場合、少なくとも２つの薄膜ダイオードの半導体層が、真性領域に対するＰ型領域およびＮ型領域の配置が互いに逆になるように配置されていれば、上記と同様の効果が得られる。
【００５９】
本明細書では、簡単のため、半導体層が、方向Ｘに沿って、Ｎ型領域、真性領域およびＰ型領域をこの順に有する薄膜ダイオードを「第１タイプＴＦＤ」と称する。また、半導体層が、方向Ｘに沿って、Ｐ型領域、真性領域およびＮ型領域をこの順に有する薄膜ダイオードを「第２タイプＴＦＤ」と称する。本実施形態では、薄膜ダイオード１００Ａが第１タイプＴＦＤ、薄膜ダイオード１００Ｂが第２タイプＴＦＤとなる。
【００６０】
図１に示す例では、第１タイプＴＦＤの半導体層１０Ａと第２タイプＴＦＤの半導体層１０Ｂとは互いに隣接して配置されているが、これらは同一基板上に、所定の方向Ｘに沿って配置されていればよく、互いに隣接して配置されていなくてもよい。例えば、第１タイプＴＦＤの半導体層１０Ａと第２タイプＴＦＤの半導体層１０Ｂとの間に、他の半導体層が設けられていてもよい。
【００６１】
本実施形態では、並列に接続された第１および第２タイプＴＦＤを含む複数の薄膜ダイオードが、基板上に形成されていればよい。第１および第２タイプＴＦＤが少なくとも１個ずつ形成されていれば、アライメントズレに起因する光電流値のばらつきを低減できるので、上記と同様の効果が得られる。
【００６２】
複数の薄膜ダイオードの配置や個数は図１に示す例に限定されない。図３（ａ）〜（ｆ）は、本実施形態における複数の薄膜ダイオードの配置の他の例を示す模式的な平面図である。なお、これらの図には示されていないが、複数の薄膜ダイオードは互いに並列に接続されて、１つの光センサダイオードとして機能する。また、薄膜ダイオードの個数は図示する個数に限定されず、適宜選択され得る。
【００６３】
図３（ａ）に示す例では、第１タイプＴＦＤの半導体層１０Ａと、第２タイプＴＦＤの半導体層１０Ｂとが、交互に一列に配列されている。図３（ａ）では、第１タイプＴＦＤと第２タイプＴＦＤとが２個ずつ示されているが、薄膜ダイオードの個数はこれに限定されず、３個であってもよいし、５個以上であってもよい。
【００６４】
図３（ｂ）に示す例では、２個の第２タイプＴＦＤの半導体層１０Ｂが隣接し、２個の第１タイプＴＦＤの半導体層１０Ａが隣接するように、４個の半導体層が一列に配列されている。
【００６５】
各半導体層１０Ａ、１０Ｂの形状や真性領域の長さ（設計値）は互いに異なっていてもよい。例えば図３（ｃ）に示すように、一方の半導体層の真性領域の長さが他方の半導体層の真性領域の長さよりも大きくなるように設計されていてもよい。この場合でも、真性領域の長さと光電流値とが比例する範囲内で各真性領域の長さ（ばらつきを含む）が設計されていれば、これらのダイオード間で、光電流値の設計値からのズレを相殺できるので、上記と同様の効果が得られる。
【００６６】
半導体層１０Ａ、１０Ｂの真性領域の幅（方向Ｘに直交する幅）は互いに等しいことが好ましい。これにより、アライメントズレに起因する光電流値のばらつきをより効果的に低減できる。
【００６７】
図３（ａ）〜（ｃ）に示す例では、少なくとも一組の、タイプの異なる２つの半導体層１０Ａ、１０Ｂが、Ｎ型領域同士またはＰ型領域同士が互いに対向するように隣接して配置されている。また、半導体層１０Ａ、１０Ｂは、Ｘ方向に沿って一列に配列されている。この構成によると、Ｘ方向に沿って延びる細長い光センサーを形成できる。このような光センサーは、例えばタッチパネル方式の表示装置のアクティブマトリクス基板などに好適に適用される。
【００６８】
なお、半導体層１０Ａ、１０Ｂは、基板表面のうち同じフォトマスクを用いて露光される領域内に配置されていればよい。例えば図３（ｄ）〜（ｆ）に示す例のように、半導体層１０Ａ、１０Ｂは、Ｎ型領域同士またはＰ型領域同士が互いに対向するように配置されていなくてもよい。
【００６９】
本実施形態では、複数の薄膜ダイオードの個数は特に限定せず、偶数個であっても、奇数個であってもよい。ただし、偶数個（２ｎ個：ｎは正の整数）の薄膜ダイオードが互いに並列に接続され、そのうちｎ個の薄膜ダイオードが第１タイプＴＦＤであり、他のｎ個の薄膜ダイオードが第２タイプＴＦＤであれば、より効果的に、アライメントズレによる光電流値のばらつきを補償できるので好ましい。
【００７０】
次に、本実施形態の半導体装置の製造方法を説明する。
【００７１】
本実施形態の半導体装置の製造プロセスは、基板上に、複数の島状の半導体層１０Ａ、１０Ｂを形成する工程と、各半導体層１０Ａ、１０ＢにＮ型領域を形成するためのＮ型不純物注入工程（ＮＤフォト工程）と、各半導体層１０Ａ、１０ＢにＰ型領域を形成するためのＰ型不純物注入工程（ＰＤフォト工程）とを含んでいる。ＮＤおよびＰＤフォト工程は、公知のフォトリソグラフィーを用いて行われる。各半導体層のうちＮ型領域およびＰ型領域で挟まれた領域が真性領域となる。従って、真性領域の長さは、各半導体層１０Ａ、１０ＢにおけるＮ型領域とＰ型領域との間の距離によって規定される。
【００７２】
ＮＤおよびＰＤフォト工程は、異なる露光装置を用いて行われる。従来は、薄膜ダイオードの真性領域の長さＬのばらつきを抑制するためには、ＮＤおよびＰＤフォト工程で同一の露光装置を用いる必要があった。この場合、１つの基板が同じ露光装置で２回処理されることになるので、その露光プロセスが律速となり生産性が半減していた。これに対し、本実施形態によると、異なる露光装置を用いるので生産性を確保でき、生産コストの上昇を回避できる。その上、異なる露光装置を用いることによって生じるアライメントズレを、半導体層１０Ａ、１０Ｂ間で相殺できる。従って、光電流特性のばらつきを、同じ露光装置を用いる場合と同程度（寸法精度に起因するばらつきの範囲内）に抑えることができる。
【００７３】
本実施形態における各薄膜ダイオードは、真性領域と重なるように配置されたゲート電極をさらに備えていてもよい。ただし、ゲート電極を有していないことが好ましい。これにより、ゲート電極のパターニングの際に、薄膜ダイオードの半導体層がダメージを受けることを防止できる。また、ゲート電極と薄膜ダイオードに入射する光との干渉による入射光量の低下を防止できる。
【００７４】
半導体層上に、真性領域の一部を覆うようにゲート電極が設けられていると（トップゲート構造）、真性領域のうちゲート電極で覆われていない部分のみが受光領域となり、ダイオードの受光感度は、真性領域の長さだけでなく、ゲート電極の幅にも依存する。このような場合でも、本願発明を適用することによって、受光領域の長さのばらつきに起因する光電流特性のばらつきを低減できる。また、ＮＤおよびＰＤフォト工程のうち一方でゲート電極を注入マスクとして用いることもできる。この場合でも、他方のフォト工程で形成されたレジストマスクの配置と、ゲート電極の配置とによって規定される各受光領域の長さが、上記他方のフォト工程で生じるアライメントズレに起因してばらつくが、タイプの異なる２つのダイオード間でアライメントズレを相殺できるので、光電流特性を安定化できる。
【００７５】
本実施形態の半導体装置は、薄膜ダイオード１００Ａ、１００Ｂと同一基板上に薄膜トランジスタを有していてもよい。その場合、薄膜ダイオード１００Ａ、１００ＢのＮ型領域を形成するためのＮＤフォトプロセスと、Ｎチャネル型薄膜トランジスタのソース・ドレイン領域を形成するためのＮＤフォトプロセスとを同時に行ってもよい。同様に、薄膜ダイオード１００Ａ、１００ＢのＰ型領域を形成するためのＰＤフォト工程と、Ｐチャネル型薄膜トランジスタのソース・ドレイン領域を形成するためのＰＤフォト工程とを同時に行ってもよい。例えば図１４および図１５を参照しながら前述したプロセスと同様のプロセスで、第１および第２タイプＴＦＤと、薄膜トランジスタとを同一基板上に形成できる。
【００７６】
（第２の実施形態）
以下、本発明による半導体装置の第２の実施形態を説明する。本実施形態の半導体装置は、複数の薄膜ダイオードからなる光センサー部を備えた表示装置である。ここでは、図面を参照しながら、本実施形態の表示装置の構成を、タッチパネルセンサーを備えたタッチパネル液晶表示装置を例に説明する。
【００７７】
図４は、アクティブマトリクス方式のタッチパネル液晶表示装置の一例を示す模式的な断面図である。
【００７８】
液晶表示装置３００は、液晶モジュール３０２と、液晶モジュール３０２の背面側に配置されたバックライト３０１とを備えている。液晶モジュール３０２は、透光性を有する背面基板３１４と、背面基板３１４に対向するように配置された前面基板３１２と、これらの基板の間に設けられた液晶層３１０とによって構成される。液晶モジュール３０２は、複数の表示部（原色の画素）を有しており、各表示部は、画素電極（図示せず）と、画素電極に接続された画素スイッチング用薄膜トランジスタ３０５とを有している。また、３つの原色（ＲＧＢ）の表示部からなるカラー表示画素のそれぞれに隣接して、薄膜ダイオード３０６を含む光センサー部が配置されている。あるいは、隣接する２つのカラー表示画素（６つの表示部）に対して１つの光センサー部が配置されていてもよい。この図では、省略しているが、光センサー部は、薄膜ダイオード３０６に加えて、薄膜ダイオード３０６と並列に接続された他の薄膜ダイオードを少なくとも１個含んでいる。光センサー部では、これらの薄膜ダイオードによって外光（可視光）３０４のセンシングを行う。
【００７９】
各表示部の観察者側にはカラーフィルター（図示せず）が配置されているが、光センサー部の観察者側にはカラーフィルターが設けられていない。薄膜ダイオード３０６およびバックライト３０１の間には遮光層３０７が配置されている。従って、バックライト３０１からの光は遮光層３０７により遮光され、裏面から（背面基板３１４側から）薄膜ダイオード３０６に入射しない。なお、遮光層３０７は、少なくとも、バックライト３０１の光が、薄膜ダイオード３０６のうち真性領域に入らないように配置されていればよい。
【００８０】
図５は、本実施形態の表示装置の背面基板を示す模式的な平面図である。図示する例では、Ｒ、Ｇ、Ｂ画素からなるカラー表示画素２個に対して１つの光センサー部を設ける構成を示している。
【００８１】
本実施形態における背面基板は、マトリクス状に配列された複数のＲ、Ｇ、Ｂ画素と、複数の光センサー部７００とを備えている。各画素は、画素スイッチング用の薄膜トランジスタ７０５と画素電極（図示せず）を有している。ここでは、隣接するＲ、Ｇ、Ｂ画素から構成される画素のセット７０９ａ、７０９ｂを「カラー表示画素」と称する。本実施形態では、隣接する２つのカラー表示画素７０９ａ、７０９ｂに対して、１つの光センサー部７００が配置されている。
【００８２】
薄膜トランジスタ７０５のソース領域は画素用ソースバスライン１１に接続され、ドレイン領域は画素電極に接続されている。薄膜トランジスタ７０５は、画素用ゲートバスライン７０６からの信号によってオンオフされる。これにより、画素電極と、背面基板に対向して配置された前面基板に形成された対向電極とによって液晶層に電圧を印加し、液晶層の配向状態を変化させることによって表示を行う。
【００８３】
本実施形態では、隣接する２つのゲートバスライン７０６の間にＲＳＴ信号ライン（Ｒｅｓｅｔ  Ｌｉｎｅ）１５およびＲＷＳ信号ライン（Ｒｅａｄ  Ｗｒｉｔｅ  Ｌｉｎｅ）１７が設けられている。これらのライン１５、１７は、ゲートバスライン７０６と同一の層から形成されている。光センサー部７００は、これらのライン１５、１７の間に配置されている。
【００８４】
図６（ａ）および（ｂ）は、それぞれ、本実施形態における光センサー部の構成を説明する回路図および平面図である。
【００８５】
図６（ａ）に示すように、光センサー部７００は、４個の光センサー薄膜ダイオードＤ１〜Ｄ４、信号保持用コンデンサー（Ｃｓ）２１、および信号増幅用薄膜トランジスタ（ＡＭＰ）１９を有している。薄膜ダイオードＤ１〜Ｄ４は互いに並列に接続されている。薄膜ダイオードＤ１〜Ｄ４および薄膜トランジスタ１９は、それぞれ、ソースバスライン１１とＲＷＳ信号ライン１７およびＲＳＴ信号ライン１５とによって規定される領域内に配置されている。
【００８６】
図６（ｂ）に示すように薄膜ダイオードＤ１は、画素の行方向に平行なＸ方向に沿って、Ｎ型領域２０１ｎ、真性領域２０１ｉおよびＰ型領域２０１ｐをこの順で有する半導体層２０１を備えている。薄膜ダイオードＤ２は、Ｘ方向に沿って、Ｐ型領域２０２ｐ、真性領域２０２ｉおよびＮ型領域２０２ｎをこの順で有する半導体層２０２を備えている。薄膜ダイオードＤ３は、Ｘ方向に沿って、Ｎ型領域２０３ｎ、真性領域２０３ｉおよびＰ型領域２０３ｐをこの順で有する半導体層２０３を備えている。薄膜ダイオードＤ４は、Ｘ方向に沿って、Ｐ型領域２０４ｐ、真性領域２０４ｉおよびＮ型領域２０４ｎをこの順で有する半導体層２０４を備えている。従って、薄膜ダイオードＤ１およびＤ３は第１タイプＴＦＤ、薄膜ダイオードＤ２およびＤ４は第２タイプＴＦＤである。
【００８７】
本実施形態では、タイプの異なる薄膜ダイオードが一方向に沿って交互に配列されている。半導体層２０１のＰ型領域２０１ｐは、隣接する半導体層２０２のＰ型領域２０２ｐと対向している。同様に、半導体層２０２および２０３のＮ型領域同士が対向し、半導体層２０３、２０４のＰ型領域同士が対向している。本実施形態では、半導体層２０１〜２０４は、同一の半導体膜（例えば結晶質Ｓｉ膜）から形成されている。
【００８８】
信号蓄積用のコンデンサー２１は、ゲート電極層と半導体層（ここでは結晶質Ｓｉ層）とを電極として構成され、その容量はゲート絶縁膜によって形成されている。
【００８９】
薄膜ダイオードＤ１〜Ｄ４におけるＰ型領域２０１ｐ〜２０４ｐは、半導体からなる配線３４によって互いに電気的に接続されている。配線３４はＲＳＴ信号ライン１５に接続されている。薄膜ダイオードＤ１〜Ｄ４におけるＮ型領域２０１ｎ〜２０４ｎは、半導体からなる配線３２によって互いに電気的に接続されている。配線３２は、信号蓄積用のコンデンサー２１における下部電極（結晶質Ｓｉ層）に接続され、このコンデンサー２１を経てＲＷＳ信号ライン１７に接続されている。さらに、配線３２は、信号増幅用の薄膜トランジスタ１９におけるゲート電極層に接続されている。信号増幅用の薄膜トランジスタ１９のソース領域は、入力信号ライン１１INに接続され、ドレイン領域は、出力信号ライン１１OUTに接続されている。これらの信号ライン１１IN、１１OUTはソースバスラインと兼用である。
【００９０】
次に、光センサー部７００による光センシング時の動作を説明する。
【００９１】
（１）まず、ＲＷＳ信号ライン１７により、信号蓄積用のコンデンサー２１にＲＷＳ信号が書き込まれる。これにより、薄膜ダイオードＤ１〜Ｄ４におけるｎ型領域２０１ｎ〜２０４ｎの側にそれぞれプラス電界が生じ、薄膜ダイオードＤ１〜Ｄ４に関して逆バイアス状態となる。
【００９２】
（２）薄膜ダイオードＤ１〜Ｄ４の少なくとも１個に光リークが生じると、その薄膜ダイオードを介して、ＲＳＴ信号ライン１５の側に電荷が抜ける。
【００９３】
（３）これにより、Ｎ型領域２０１ｎ〜２０４ｎの側の電位が低下し、その電位変化により信号増幅用の薄膜トランジスタ１９に印加されているゲート電圧が変化する。
【００９４】
（４）信号増幅用の薄膜トランジスタ１９のソース側には入力信号ライン１１INよりＶＤＤ信号が印加されている。上記のようにゲート電圧が変動すると、ドレイン側に接続された出力信号ライン１１OUTへ流れる電流値が変化するため、その電気信号を出力信号ライン１１OUTから取り出すことができる。
【００９５】
（５）この後、出力信号ライン１１OUTから薄膜ダイオードＤ１〜Ｄ４に順方向に電流を流して、ＲＳＴ信号を信号蓄積用のコンデンサー２１に書き込み、信号蓄積用のコンデンサー２１の電位をリセットする。
【００９６】
上記（１）〜（５）の動作をスキャンしながら繰り返すことにより、外光を利用した光センシングが可能になる。
【００９７】
本実施形態によると、各光センサー部が並列に接続された複数の薄膜ダイオードＤ１〜Ｄ４を含んでおり、これらの薄膜ダイオードＤ１〜Ｄ４のうち２個が第１タイプＴＦＤ、他の２個が第２タイプＴＦＤである。このため、後述する製造プロセスにおいて、アライメントズレに起因する真性領域の長さのズレを、第１タイプＴＦＤと第２タイプＴＦＤとの間で相殺できる。従って、アライメントズレに関わらず、光センサー部の光電流特性を安定化できる。
【００９８】
以下、本実施形態の半導体装置を製造する方法を説明する。図７〜図１２は、本実施形態の半導体装置の製造方法の一例を示す模式図である。各図の（ａ）は、半導体装置における１つの光センサー部を示す平面図、各図の（ｂ）は、光センサー部の一部を示す断面図である。
【００９９】
まず、図７（ａ）および（ｂ）に示すように、基板３０上に遮光層２３をパターン形成した後、下地膜として、絶縁膜２５を形成する。遮光層２３の材料としては、金属膜あるいはケイ素膜等を用いることができる。金属膜を用いる場合は、後の製造工程における熱処理を考慮し、高融点金属であるタンタル（Ｔａ）やタングステン（Ｗ）、モリブデン（Ｍｏ）等が好ましい。
【０１００】
続いて、図８（ａ）および（ｂ）に示すように、絶縁膜２５の上に、半導体膜（例えば結晶質Ｓｉ膜）を形成し、これをパターニングすることにより、半導体層２０１〜２０４およびそれらを接続する配線３２、３４を形成する。次いで、半導体層２０１〜２０４および配線３２、３４を覆うようにゲート絶縁膜２７を形成する。半導体膜は、例えばプラズマＣＶＤ法やスパッタ法などの公知の方法で非晶質Ｓｉ膜を形成し、これを結晶化させることによって得られる。半導体膜の厚さは、例えば１０ｎｍ以上１００ｎｍ以下である。ここでは、半導体層２０１〜２０４は、何れも、幅が３０μｍ、長さ（Ｘ方向に沿った長さ）が３０μｍの四角形状を有する。
【０１０１】
続いて、図９（ａ）および（ｂ）に示すように、ゲート配線用の導電膜を形成し、これをパターニングすることにより、薄膜トランジスタ１９のゲート電極１９ｇ、ＲＳＴ信号ライン１５およびＲＷＳ信号ライン１７を形成する。
【０１０２】
この後、図１０（ａ）および（ｂ）に示すように、ゲート絶縁膜２７上に、フォトレジストによるドーピングマスク４１を形成する。ドーピングマスク４１は、半導体層２０１〜２０４におけるＮ型領域となる領域、配線３２および薄膜トランジスタ１９の半導体層を露出する開口部４２を有している。ドーピングマスク４１は、第１のフォトマスク（図示せず）を用いた露光および現像工程によって形成される。
【０１０３】
この状態で、Ｎ型不純物イオン（例えばリンイオン）を、半導体層２０１〜２０４のうち露出された部分、配線３２および薄膜トランジスタ１９の半導体層のうちゲート電極で覆われていない部分に注入する。これにより、半導体層２０１〜２０４のそれぞれにＮ型領域２０１ｎ〜２０４ｎが形成される。また、薄膜トランジスタ１９の半導体層にソース領域１９ｓおよびドレイン領域１９ｄが形成される。
【０１０４】
次いで、図１１（ａ）および（ｂ）に示すように、ゲート絶縁膜２７上に、フォトレジストによるドーピングマスク４３を形成する。ドーピングマスク４３は、半導体層２０１〜２０４におけるＰ型領域となる領域および配線３４を露出する開口部４４を有している。ドーピングマスク４３は、第２のフォトマスク（図示せず）を用いた露光および現像工程によって形成される。なお、本工程では、Ｎ型領域を形成する際の露光工程で用いた露光装置とは異なる露光装置を用いる。
【０１０５】
この状態で、Ｐ型不純物イオン（例えばボロンイオン）を、半導体層２０１〜２０４のうち露出された部分および配線３４に注入する。これにより、半導体層２０１〜２０４のそれぞれにＰ型領域２０１ｐ〜２０４ｐが形成される。
【０１０６】
このようにして、図１２（ａ）および（ｂ）に示すように、薄膜ダイオードＤ１〜Ｄ４が得られる。薄膜ダイオードＤ１〜Ｄ４の半導体層２０１〜２０４のうちＮ型領域とＰ型領域とに挟まれた部分は、それぞれ、真性領域２０１ｉ〜２０４ｉとなる。真性領域２０１ｉ〜２０４ｉのＸ方向に沿った長さＬ201〜Ｌ204は、それぞれ、第１および第２のフォトマスクと基板３０とのアライメントズレに応じて、設計値（例えば８μｍ）より長くなったり、あるいは短くなったりする。しかしながら、第１のフォトマスクと基板３０との間、あるいは、第２のフォトマスクと基板３０との間でアライメントズレが生じても、半導体層２０１、２０３で生じるズレと、半導体層２０２、２０４で生じるズレとは互いに逆方向であり、そのズレ量は等しい。従って、アライメントズレに起因する長さＬ201〜Ｌ204のばらつきに起因する光電流特性のばらつきは実質的に生じない。このため、光電流特性のばらつきは、図１１および図１２に示す露光工程における寸法精度に起因する長さＬ201〜Ｌ204のばらつきのみ（例えば０．３以下）によって生じるので、従来よりも大幅に低減される。
【０１０７】
本実施形態における光センサー部は、４個の薄膜ダイオードから構成されているが、光センサー部は、タイプの異なる薄膜ダイオードを少なくとも１個ずつ有していればよく、薄膜ダイオードの個数は特に限定されない。なお、本実施形態のように、第１タイプＴＦＤの個数と第２タイプＴＦＤの個数とが等しいと、アライメントズレによる光電流特性のばらつきをより効果的に低減できるので好ましい。薄膜ダイオードの配置も図６に示す例に限定されず、図３に示すように適宜変更し得る。
【０１０８】
本実施形態のタッチパネル液晶表示装置における背面基板の構成は図５に示す構成に限定されない。例えば、各画素スイッチング用ＴＦＴに補助容量（Ｃｓ）が設けられていてもよい。また、図５に示した例では、２つのカラー表示画素（ＲＧＢ画素からなる２つの画素セット）に対して１つの光センサー部が設けられているが、１つのカラー表示画素に対して１つの光センサー部が配置されていてもよい。あるいは、解像度をさらに高めるために、ＲＧＢの各画素に対して１つずつ光センサー部を設けることもできる。ただし、この場合には、開口率が大きく低下するので、表示の明るさが低下する可能性がある。
【０１０９】
本実施形態の半導体装置は、タッチパネル液晶表示装置に限定されず、イメージセンサーや指紋センサー機能付きの表示装置であってもよい。上述した光センサー部７００は、イメージセンサーや指紋センサーとして用いることもできる。イメージセンサーや指紋センサーとして用いる場合、画面に押し付けられた画像や指紋を検出するために、一般に、タッチセンサーよりも高い解像度が要求される。解像度は、画素に対する光センサー部の数が多いほど高くなるので、用途に応じて光センサー部の数を適宜調整すればよい。さらに、光センサー部の観察者側にカラーフィルターを配置して、カラーフィルターを介した光を光センサー部で受光することにより、光センサー部をカラーイメージセンサーとして機能させることもできる。
【０１１０】
以下、本発明を適用したイメージセンサーの構成を簡単に説明する。
【０１１１】
イメージセンサーは、２次元に配列された複数の受光部と、画像情報を生成する画像情報生成部とを備える。各受光部は、図５に示す表示部（画素）と同様の構成を有していてもよい。あるいは、３つの画素（ＲＧＢ画素）から構成されていてもよい。各受光部は上述したような光センサー部７００を含んでいる。画像情報生成部では、各受光部の光センサー部７００で生成されたセンシング信号および各受光部の位置に関連づけられた画像情報を生成する。これにより、イメージセンサーで読み取った画像を形成または認証できる。
【産業上の利用可能性】
【０１１２】
本発明は、薄膜ダイオードを備えた半導体装置、あるいは、そのような半導体装置を有するあらゆる分野の電子機器に広く適用できる。例えば、本発明を、アクティブマトリクス型液晶表示装置や有機ＥＬ表示装置におけるＣＭＯＳ回路や画素部に適用してもよい。このような表示装置は、例えば携帯電話や携帯ゲーム機の表示画面や、デジタルカメラのモニタ一等に利用され得る。従って、本発明は、液晶表示装置や有機ＥＬ表示装置が組み込まれた電子機器全てに適用され得る。【０１１３】
本発明は、特に、アクティブマトリクス型の液晶表示装置および有機ＥＬ表示装置などの表示装置、イメージセンサー、光センサー、またはそれらを組み合わせた電子機器に好適に利用できる。特にタッチパネル方式の表示装置などの、ＴＦＤを利用した光センサー機能付きの表示装置に本発明を適用すると有利である。
【符号の説明】
【０１１４】
１Ａ、１Ｂ、１Ｃ、１Ｄ              Ｎ型領域
３Ａ、３Ｂ、３Ｃ、３Ｄ              Ｐ型領域
５Ａ、５Ｂ、５Ｃ、５Ｄ              真性領域
１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ      半導体層
１１      ソースバスライン
１５      ＲＳＴ信号ライン
１７      ＲＷＳ信号ライン
１９      信号増幅用の薄膜トランジスタ
２１      信号保持用のコンデンサー
２３      遮光層
２７      ゲート絶縁膜
３２、３４    配線
４１、４３    レジストマスク（ドーピングマスク）
４２、４４    レジストマスクの開口部
１００Ａ、１００Ｂ      薄膜ダイオード
Ｄ１、Ｄ２、Ｄ３、Ｄ４  薄膜ダイオード
２０１ｎ、２０２ｎ、２０３ｎ、２０４ｎ    Ｎ型領域
２０１ｐ、２０２ｐ、２０３ｐ、２０４ｐ    Ｐ型領域
２０１ｉ、２０２ｉ、２０３ｉ、２０４ｉ    真性領域
２０１、２０２、２０３、２０４            半導体層
７００    光センサー部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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