(57)【要約】  ソース電極及びドレイン電極を、チタン層、窒化モリブデン層、アルミニウム層及び窒化モリブデン層の順に積層された積層体で構成し、チタン層をドライエッチングで形成し、酸化物半導体層をソース電極及びドレイン電極の形成後に酸素を含む雰囲気中でアニール処理して形成する。
2011155125.tif 000002
【特許請求の範囲】
【請求項１】
ベース基板と、
上記ベース基板上に設けられたゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、該ゲート絶縁膜上に上記ゲート電極に重なるように設けられた酸化物半導体からなる半導体層、並びに、各々一部が該半導体層に接続されるように、且つ該半導体層上で互いに対向するように上記ゲート絶縁膜上に設けられたソース電極及びドレイン電極を有する薄膜トランジスタとを備えた薄膜トランジスタ基板であって、
上記各ソース電極及び各ドレイン電極は、第１導電層、第２導電層及び第３導電層が順に積層された積層体を有し、
上記第３導電層は、酸化物半導体と酸化還元反応を起こす低抵抗金属からなり、
上記第１導電層は、上記半導体層と直接に接触し、ドライエッチングで形成され、上記第３導電層よりも酸化物半導体と酸化還元反応を起こしにくい第４族の金属元素、これを主成分とする合金、又はこれらの窒化物若しくは酸化物を含む高融点金属からなり、
上記第２導電層は、上記第１導電層よりも上記第３導電層の金属粒子が拡散しにくい第５族若しくは第６族の金属元素、これらを主成分とする合金、又はこれらの窒化物若しくは酸化物を含む高融点金属からなり、
上記半導体層は、上記ソース電極及びドレイン電極の形成後に酸素を含む雰囲気中でアニール処理されてなる
ことを特徴とする薄膜トランジスタ基板。
【請求項２】
請求項１に記載の薄膜トランジスタ基板において、
上記第１導電層は、チタンを含み、
上記第２導電層は、モリブデン、クロム、ニオブ、タンタル及びタングステンから選択された少なくとも１元素を含み、
上記第３導電層は、アルミニウム、銅及び銀から選択された少なくとも１元素を含む
ことを特徴とする薄膜トランジスタ基板。
【請求項３】
請求項１又は２に記載の薄膜トランジスタ基板において、
上記薄膜トランジスタは、酸化シリコンからなる保護絶縁膜によって覆われている
ことを特徴とする薄膜トランジスタ基板。
【請求項４】
請求項１〜３のいずれか１項に記載の薄膜トランジスタ基板において、
上記ゲート絶縁膜は、酸化シリコンからなる
ことを特徴とする薄膜トランジスタ基板。
【請求項５】
請求項１〜４のいずれか１項に記載の薄膜トランジスタ基板において、
上記薄膜トランジスタ毎に設けられ、該薄膜トランジスタのドレイン電極に接続された画素電極をさらに備え、
上記ソース電極及びドレイン電極は、上記第３導電層上に第４導電層をさらに有し、
上記ドレイン電極の第４導電層は、上記画素電極と直接に接続され、該画素電極及び上記第３導電層との間のイオン化傾向の差がこれら画素電極と第３導電層との間のイオン化傾向の差よりも小さい
ことを特徴とする薄膜トランジスタ基板。
【請求項６】
請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板において、
上記第１導電層は、５ｎｍ以上且つ５０ｎｍ以下の厚さである
ことを特徴とする薄膜トランジスタ基板。
【請求項７】
請求項１〜６のいずれか１項に記載の薄膜トランジスタ基板において、
上記半導体層は、インジウムガリウム亜鉛酸化物系の酸化物半導体からなる
ことを特徴とする薄膜トランジスタ基板。
【請求項８】
請求項１〜７のいずれか１項に記載の薄膜トランジスタ基板と、
上記薄膜トランジスタ基板に対向して配置された対向基板と、
上記薄膜トランジスタ基板と上記対向基板との間に設けられた液晶層とを備える
ことを特徴とする液晶表示装置。
【請求項９】
請求項１に記載の薄膜トランジスタ基板を製造する方法であって、
上記ベース基板上に導電膜を成膜し、該導電膜を第１のフォトマスクを用いてパターニングすることにより、上記ゲート電極を形成する第１パターニング工程と、
上記ゲート電極を覆うように上記ゲート絶縁膜を成膜するゲート絶縁膜成膜工程と、
上記ゲート絶縁膜上に酸化物半導体からなる半導体膜を成膜し、該半導体膜を第２のフォトマスクを用いてパターニングすることにより、上記半導体層を形成する第２パターニング工程と、
上記半導体層を覆うように、第４族の金属元素、これを主成分とする合金、又はこれらの窒化物若しくは酸化物を含む高融点金属からなる第１導電膜と、第５族若しくは第６族の金属元素、これを主成分とする合金、又はこれらの窒化物若しくは酸化物を含む高融点金属からなる第２導電膜と、酸化物半導体と酸化還元反応を起こす低抵抗金属からなる第３導電膜とを順に成膜して積層導電膜を形成し、第３のフォトマスクを用いて、上記積層導電膜のうち第２及び第３導電膜をウェットエッチングでパターニングした後、残りの上記第１導電膜をドライエッチングでパターニングすることにより、上記ソース電極及びドレイン電極を形成する第３パターニング工程とを含み、
上記ソース電極及びドレイン電極が形成された基板を酸素を含む雰囲気中でアニール処理する
ことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項１０】
請求項９に記載の薄膜トランジスタ基板の製造方法において、
上記ソース電極及びドレイン電極を覆うように保護絶縁膜を成膜し、該保護絶縁膜を第４のフォトマスクを用いてパターニングすることにより、上記ドレイン電極の対応箇所にコンタクトホールを形成する第４パターニング工程と、
上記保護絶縁膜上に対し、上記コンタクトホールを介して上記ドレイン電極に接続するように導電膜を成膜し、該導電膜を第５のフォトマスクを用いてパターニングすることにより、上記ドレイン電極に接続するように画素電極を形成する第５パターニング工程とを含む
ことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項１１】
請求項１０に記載の薄膜トランジスタ基板の製造方法において、
上記第４パターニング工程における保護絶縁膜の成膜後に、上記アニール処理を行う
ことを特徴とする薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと称する）基板及びそれを備えた液晶表示装置並びにＴＦＴ基板の製造方法に関し、特に、酸化物半導体からなる半導体層を用いたＴＦＴを有するＴＦＴ基板及び液晶表示装置並びにＴＦＴ基板の製造方法に関するものである。
【背景技術】
【０００２】
近年、液晶表示装置を構成するＴＦＴ基板では、画像の最小単位である各画素のスイッチング素子として、アモルファスシリコンからなる半導体層を用いた従来のＴＦＴに代えて、酸化物半導体からなる半導体層（以下、酸化物半導体層と称する）を用い、高移動度、高信頼性及び低オフ電流などの良好な特性を有するＴＦＴが提案されている。【０００３】
一般的なボトムゲート構造のＴＦＴは、例えば、ガラス基板上に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上にゲート電極に重なるように設けられた半導体層と、該半導体層に互いに離間して重なるようにゲート絶縁膜上に設けられたソース電極及びドレイン電極とを備え、これらソース電極とドレイン電極との間で露出した半導体層部分にチャネル領域が構成されている。ここで、ソース電極及びドレイン電極には、なるべく低抵抗化を図ると共に半導体層及び画素電極が相互に特性変化を起こすことを防止する観点から、例えばチタン層、アルミニウム層及びチタン層の積層構造（Ｔｉ／Ａｌ／Ｔｉ）が好適に採用される。【０００４】
上記のようなボトムゲート構造のＴＦＴとして、チャネルエッチ型のＴＦＴが知られている。このチャネルエッチ型のＴＦＴは、エッチングストッパとして機能するチャネル保護膜を備えるエッチストッパ型のＴＦＴに比べて、該チャネル保護膜がない分だけその形成に必要なフォトマスクの枚数が少なく済み、製造コストの面で有利である。酸化物半導体層を用いたＴＦＴとしても、例えば特許文献１にチャネルエッチ型のＴＦＴが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−４７８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記酸化物半導体層は、ソース電極及びドレイン電極をウェットエッチングする場合に一般的に用いられる酸系のエッチング液に容易に溶解する。このため、酸化物半導体層を用いたチャネルエッチ型のＴＦＴでは、ソース電極及びドレイン電極をドライエッチングによりパターニングすることになる。【０００７】
しかしこの場合には、ソース電極及びドレイン電極から露出する酸化物半導体層のチャネル領域がプラズマに曝されるため、該プラズマの熱により酸化物半導体層から酸素が脱離するなどして、上記チャネル領域がプラズマダメージを受ける。その結果、酸化物半導体層には、酸素欠損が発生し、格子欠陥が形成されやすい。そうなると、オフ電流の上昇、電子移動度の低下、閾値電圧の上昇、ヒステリシスの発生などを招いて、せっかく酸化物半導体層を用いてもＴＦＴの特性が低下してしまう。【０００８】
そこで、ソース電極及びドレイン電極を形成した後に、大気雰囲気中でアニール処理を行うことにより、上記酸化物半導体層の格子欠陥を修復して当該半導体層の特性を安定化させることが考えられるが、上述したようにソース電極及びドレイン電極に、例えば、チタン層、アルミニウム層及びチタン層の積層構造（Ｔｉ／Ａｌ／Ｔｉ）を採用した場合には、アニール処理を行ったときに、アルミニウム層の粒子がチタン層に拡散して該チタン層がチタンアルミニウム合金層となるので、該チタンアルミニウム合金層と酸化物半導体層とが酸化還元反応を起こし、該酸化物半導体層が金属化してオフ電流が上昇するなどし、結局はＴＦＴの特性が損なわれてしまう。【０００９】
本発明は、斯かる点に鑑みてなされたものであり、その目的とするところは、酸化物半導体層を用いたチャネルエッチ型のＴＦＴにおいて、良好な特性を安定して得ることにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明は、酸化物半導体層の特性を安定化すべくアニール処理を行ったときに、ソース電極及びドレイン電極と酸化物半導体層とが酸化還元反応を起こさないように該両電極の積層構造を工夫したものである。【００１１】
具体的には、本発明は、ベース基板と、該ベース基板上に設けられたゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、該ゲート絶縁膜上に上記ゲート電極に重なるように設けられた酸化物半導体層、並びに、各々一部が該酸化物半導体層に接続されるように、且つ該酸化物半導体層上で互いに対向するように上記ゲート絶縁膜上に設けられたソース電極及びドレイン電極を有するＴＦＴとを備えたＴＦＴ基板及びそれを備えた液晶表示装置並びにＴＦＴ基板の製造方法を対象とし、以下の解決手段を講じたものである。【００１２】
すなわち、第１の発明は、上記各ソース電極及び各ドレイン電極は、第１導電層、第２導電層及び第３導電層が順に積層された積層体を有し、上記第３導電層は、酸化物半導体と酸化還元反応を起こす低抵抗金属からなり、上記第１導電層は、上記酸化物半導体層と直接に接触し、ドライエッチングで形成され、上記第３導電層よりも酸化物半導体と酸化還元反応を起こしにくい第４族の金属元素、これを主成分とする合金、又はこれらの窒化物若しくは酸化物を含む高融点金属からなり、上記第２導電層は、上記第１導電層よりも上記第３導電層の金属粒子が拡散しにくい第５族若しくは第６族の金属元素、これらを主成分とする合金、又はこれらの窒化物若しくは酸化物を含む高融点金属からなり、上記半導体層は、上記ソース電極及びドレイン電極の形成後に酸素を含む雰囲気中でアニール処理されてなることを特徴とする。【００１３】
上記の構成によると、第２導電層は第１導電層よりも第３導電層の金属粒子が拡散しにくい第５族若しくは第６族の金属元素を含む高融点金属からなるので、酸化物半導体層をアニール処理した際、酸化物半導体と酸化還元反応を起こす第３導電層の金属粒子が第２導電層に拡散せず、当該第２導電層によって第３金属層の金属粒子が第１金属層に拡散することが防止される。そして、第１導電層は、第３導電層よりも酸化物半導体と酸化還元反応を起こしにくい第４族の金属元素を含む高融点金属からなるので、上記アニール処理を行った際に、酸化物半導体と酸化還元反応を起こしにくく、ソース電極及びドレイン電極により酸化物半導体層が還元されて金属化することが防止される。これによって、上記アニール処理により酸化物半導体層の格子欠陥を修復して当該半導体層の特性を確実に安定化させることが可能になる。したがって、酸化物半導体層を用いたチャネルエッチ型のＴＦＴにおいて、良好な特性が安定して得られる。【００１４】
第２の発明は、第１の発明のＴＦＴ基板において、上記第１導電層は、チタン（Ｔｉ）を含み、上記第２導電層は、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）及びタングステン（Ｗ）から選択された少なくとも１元素を含み、上記第３導電層は、アルミニウム（Ａｌ）、銅（Ｃｕ）及び銀（Ａｇ）から選択された少なくとも１元素を含むことを特徴とする。【００１５】
上記の構成によると、本発明の作用効果が具体的に奏されることとなる。【００１６】
第３の発明は、第１又は第２の発明のＴＦＴ基板において、上記ＴＦＴは、酸化シリコンからなる保護絶縁膜によって覆われていることを特徴とする。【００１７】
上記の構成によると、酸化シリコンからなる保護絶縁膜は例えば窒化シリコン膜よりも酸素の透過率が一般的に高いので、酸化物半導体層のチャネル領域にアニール処理の酸素が有効に供給される。また、保護絶縁膜が酸化シリコンからなることで、当該保護絶縁膜が例えば窒化シリコンからなる場合に懸念される膜中の水素脱離による酸化物半導体層の酸素欠損の発生が抑制される。【００１８】
第４の発明は、第１〜第３の発明のいずれか１つのＴＦＴ基板において、上記ゲート絶縁膜は、酸化シリコンからなることを特徴とする。【００１９】
上記の構成によると、ゲート絶縁膜が例えば窒化シリコン膜からなる場合に懸念される膜中の水素脱離による酸化物半導体層の酸素欠損の発生が抑制される。【００２０】
第５の発明は、第１〜第４の発明のいずれか１つのＴＦＴ基板において、上記ＴＦＴ毎に設けられ、該ＴＦＴのドレイン電極に接続された画素電極をさらに備え、上記ソース電極及びドレイン電極は、上記第３導電層上に第４導電層をさらに有し、上記ドレイン電極の第４導電層は、上記画素電極と直接に接続され、該画素電極及び上記第３導電層との間のイオン化傾向の差がこれら画素電極と第３導電層との間のイオン化傾向の差よりも小さいことを特徴とする。【００２１】
上記の構成によると、第４導電層によってドレイン電極と画素電極との間でのイオン化傾向の差が緩衝されているので、当該ドレイン電極と画素電極との間において、電位の異なる異種金属間の接触により発生する、いわゆるガルバニック腐食現象の発生が抑制される。【００２２】
第６の発明は、第１〜第５の発明のいずれか１つのＴＦＴ基板において、上記第１導電層は、５ｎｍ以上且つ５０ｎｍ以下の厚さであることを特徴とする。【００２３】
仮に、第１導電層の厚さが５ｎｍよりも薄いと、酸化物半導体層に対する第１導電層の被覆性（カバレジ）が不十分になりやすいので、第２及び第３導電層をウェットエッチングで形成し、第１導電層のみをドライエッチングで形成する場合には、上記第２及び第３導電層を形成する際のエッチング液が酸化物半導体層にまで浸透し、該酸化物半導体層がエッチングされて、チャネル領域の消失や膜剥がれが発生するおそれがある。【００２４】
一方、仮に、第１導電層の厚さが５０ｎｍよりも厚いと、該第１導電層の成膜時の厚さバラツキが比較的大きくなり、該厚さバラツキに起因するオーバーエッチングにより酸化物半導体層のチャネル領域がプラズマに曝される時間が長くなるので、該チャネル領域が受けるプラズマダメージが大きくなって、ＴＦＴの特性が低下するおそれがある。【００２５】
これに対して上記の構成によると、第１導電層のみをドライエッチングで形成する場合には、酸化物半導体層に対する第１導電層の被覆性が良好であるので、上記第２及び第３導電層を形成する際のエッチング液が酸化物半導体層にまで浸透することを防止できると共に、該第１導電層の成膜時の厚さバラツキに起因するオーバーエッチングにより酸化物半導体層のチャネル領域がプラズマに曝される時間が短くなるので、該チャネル領域のプラズマダメージが抑えられ、ＴＦＴの特性低下が良好に抑制される。【００２６】
第７の発明は、第１〜第６の発明のいずれか１つのＴＦＴ基板において、上記半導体層は、インジウムガリウム亜鉛酸化物（Indium Gallium Zinc Oxide、以下、Ｉｎ−Ｇａ−Ｚｎ−Ｏと称する）系の酸化物半導体からなる。【００２７】
上記の構成によると、ＴＦＴにおいて、高移動度、高信頼性及び低オフ電流という良好な特性が具体的に得られる。【００２８】
第８の発明は、液晶表示装置であって、第１〜第７の発明のいずれか１つのＴＦＴ基板と、該ＴＦＴ基板に対向して配置された対向基板と、上記ＴＦＴ基板と上記対向基板との間に設けられた液晶層とを備えることを特徴とする。【００２９】
上記の構成によると、第１〜第６の発明のＴＦＴ基板は、酸化物半導体層を用いたチャネルエッチ型のＴＦＴにおいて良好な特性を安定して得られるという優れた特性を備えているので、液晶表示装置として製造コストを抑えながらも、表示品位を向上させることができる。【００３０】
第９の発明は、第１の発明のＴＦＴ基板を製造する方法であって、上記ベース基板上に導電膜を成膜し、該導電膜を第１のフォトマスクを用いてパターニングすることにより、上記ゲート電極を形成する第１パターニング工程と、上記ゲート電極を覆うように上記ゲート絶縁膜を成膜するゲート絶縁膜成膜工程と、上記ゲート絶縁膜上に酸化物半導体からなる半導体膜を成膜し、該半導体膜を第２のフォトマスクを用いてパターニングすることにより、上記酸化物半導体層を形成する第２パターニング工程と、上記酸化物半導体層を覆うように、第４族の金属元素、これを主成分とする合金、又はこれらの窒化物若しくは酸化物を含む高融点金属からなる第１導電膜と、第５族若しくは第６族の金属元素、これを主成分とする合金、又はこれらの窒化物若しくは酸化物を含む高融点金属からなる第２導電膜と、酸化物半導体と酸化還元反応を起こす低抵抗金属からなる第３導電膜とを順に成膜して積層導電膜を形成し、第３のフォトマスクを用いて、上記積層導電膜のうち第２及び第３導電膜をウェットエッチングでパターニングした後、残りの上記第１導電膜をドライエッチングでパターニングすることにより、上記ソース電極及びドレイン電極を形成する第３パターニング工程とを含み、上記ソース電極及びドレイン電極が形成された基板を酸素を含む雰囲気中でアニール処理することを特徴とする。【００３１】
上記の製造方法によると、第３パターニング工程において第１導電層のみをドライエッチングでパターニングするので、ソース電極及びドレイン電極を形成する積層導電膜の成膜時の厚さバラツキに起因するオーバーエッチングにより酸化物半導体層のチャネル領域がプラズマに曝される時間が短くなり、該チャネル領域のプラズマダメージが抑えられ、ＴＦＴの特性低下が良好に抑制される。また、第２導電層が第１導電層よりも第３導電層の金属粒子が拡散しにくい第５族又は第６族の金属元素を含む高融点金属からなり、且つ、第１導電層が第３導電層よりも酸化物半導体と酸化還元反応を起こしにくい第４族の金属元素を含む高融点金属からなるので、アニール処理を行った際に、ソース電極及びドレイン電極により酸化物半導体層が還元されて金属化することが防止され、当該アニール処理により酸化物半導体層の格子欠陥を修復して当該半導体層の特性を確実に安定化させることが可能になる。したがって、酸化物半導体層を用いたチャネルエッチ型のＴＦＴにおいて、良好な特性が安定して得られる。【００３２】
第１０の発明は、第９の発明のＴＦＴ基板の製造方法において、上記ソース電極及びドレイン電極を覆うように保護絶縁膜を成膜し、該保護絶縁膜を第４のフォトマスクを用いてパターニングすることにより、上記ドレイン電極の対応箇所にコンタクトホールを形成する第４パターニング工程と、上記保護絶縁膜上に対し、上記コンタクトホールを介して上記ドレイン電極に接続するように導電膜を成膜し、該導電膜を第５のフォトマスクを用いてパターニングすることにより、上記ドレイン電極に接続するように画素電極を形成する第５パターニング工程とを含むことを特徴とする。【００３３】
上記の製造方法によると、計５枚のフォトマスクを用いて具体的にＴＦＴ基板が製造されるので、エッチストッパ型のＴＦＴを備えたＴＦＴ基板を製造する場合に比べて、エッチングストッパとして機能するチャネル保護膜がない分だけフォトマスクの枚数が少なく済み、製造コストが抑えられる。【００３４】
第１１の発明は、第１０の発明のＴＦＴ基板の製造方法において、上記第４パターニング工程における保護絶縁膜の成膜後に、上記アニール処理を行うことを特徴とする。【００３５】
上記の構成によると、保護絶縁膜を形成するためのＣＶＤ（Chemical Vapor Deposition）法による成膜で酸化物半導体層のチャネル領域の酸素が離脱するおそれがあるものの、その保護絶縁膜を成膜した後にアニール処理を行うので、酸化物半導体層の酸素欠損が有効に修復されて当該半導体層の特性を確実に安定化させることが可能である。
【発明の効果】
【００３６】
本発明によれば、酸化物半導体層の特性を安定化すべくアニール処理を行ったときに、ソース電極及びドレイン電極と酸化物半導体層とが酸化還元反応を起こさないので、低コストで製造可能な酸化物半導体層を用いたチャネルエッチ型のＴＦＴにおいて、良好な特性を安定して得ることができる。そして、このＴＦＴ基板を表示装置に適用すれば、表示装置としても製造コストを抑えながら、表示品位を向上させることができる。
【図面の簡単な説明】
【００３７】
【図１】図１は、実施形態に係る液晶表示装置を概略的に示す平面図である。
【図２】図２は、図１のII−II線における断面構造を示す断面図である。
【図３】図３は、実施形態に係るＴＦＴ基板の１画素及び各配線の端子部の構成を概略的に示す平面図である。
【図４】図４は、図３のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線における断面構造を示す断面図である。
【図５】図５は、ＴＦＴ基板の製造における第１パターニング工程でゲート電極を形成した状態を示す図４対応箇所の断面図である。
【図６】図６は、ＴＦＴ基板の製造におけるゲート絶縁膜成膜工程でゲート絶縁膜を成膜した状態を示す図４対応箇所の断面図である。
【図７】図７は、ＴＦＴ基板の製造における第２パターニング工程で酸化物半導体層を形成した状態を示す図４対応箇所の断面図である。
【図８】図８は、ＴＦＴ基板の製造における第３パターニング工程で積層導電膜を形成した状態を示す図４対応箇所の断面図である。
【図９】図９は、ＴＦＴ基板の製造における第３パターニング工程でレジストパターンを形成した状態を示す図４対応箇所の断面図である。
【図１０】図１０は、ＴＦＴ基板の製造における第３パターニング工程で窒化モリブデン膜、アルミニウム膜及び窒化モリブデン膜をパターニングした状態を示す図４対応箇所の断面図である。
【図１１】図１１は、ＴＦＴ基板の製造における第３パターニング工程でチタン膜をパターニングしてソース電極及びドレイン電極を形成した状態を示す図４対応箇所の断面図である。
【図１２】図１２は、ＴＦＴ基板の製造における第４パターニング工程で保護絶縁膜を形成した状態を示す図４対応箇所の断面図である。
【発明を実施するための形態】
【００３８】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
【００３９】
《発明の実施形態》
図１は、この実施形態に係る液晶表示装置Ｓの概略平面図である。図２は、図１のII−II線における断面構造を示す概略断面図である。なお、図１では、図２に示す偏光板５８の図示を省略している。
【００４０】
＜液晶表示装置Ｓの構成＞
液晶表示装置Ｓは、互いに対向するように配置されたＴＦＴ基板１０及び対向基板５０と、これらＴＦＴ基板１０及び対向基板５０の両外周縁部同士を接着する枠状のシール材５１と、ＴＦＴ基板１０と対向基板５０との間でシール材５１の内側に封入された液晶層５２とを備えている。
【００４１】
この液晶表示装置Ｓは、透過型の液晶表示装置であり、ＴＦＴ基板１０と対向基板５０とが重なる領域であってシール材５１の内側、つまり液晶層５２が設けられた領域に画像表示を行う表示領域Ｄを有している。また、この表示領域Ｄの外部には、ＴＦＴ基板１０が対向基板５０から例えばＬ字状などに突出した端子領域１０ａが設けられている。
【００４２】
表示領域Ｄは、例えば矩形状の領域であって、画像の最小単位である画素がマトリクス状に複数配列して構成されている。一方、端子領域１０ａの一辺側（図１中左辺側）には、各々異方性導電膜（Anisotropic Conductive Film、以下、ＡＣＦと称する）を介して複数のゲートドライバ集積回路（Integrated Circuit、以下、ＩＣと称する）チップ５３が実装されている。また、端子領域１０ａの他辺側（図１中下辺側）には、各々ＡＣＦを介して複数のソースドライバＩＣチップ５４が実装されている。
【００４３】
ＴＦＴ基板１０及び対向基板５０は、例えば矩形状に形成され、図２に示すように、互いに対向する内側表面に配向膜５５，５６がそれぞれ設けられていると共に、外側表面に偏光板５７，５８がそれぞれ設けられている。液晶層５２は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
【００４４】
＜ＴＦＴ基板１０の構成＞
上記ＴＦＴ基板１０の概略構成図を図３及び図４に示す。図３は、１画素及び各配線の端子部を示す平面図である。図４は、図中左側から順に、図３のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線における断面構造を示す断面図である。
【００４５】
ＴＦＴ基板１０は、図４に示すベース基板であるガラス基板などの絶縁性基板１２を有し、表示領域Ｄにおいて、図３に示すように、絶縁性基板１２上に、互いに平行に延びるように設けられた複数のゲート配線１４ｇｌと、各ゲート配線１４ｇｌ毎に該各ゲート配線１４ｇｌに沿って延びるように設けられた複数の保持容量配線１４ｈｌと、絶縁膜を介して各ゲート配線１４ｇｌ及び各保持容量配線１４ｈｌと交差する方向に互いに平行に延びるように設けられた複数のソース配線２４ｓｌとを備えている。ここで、ゲート配線１４ｇｌ及びソース配線２４ｓｌは、各画素を区画するように全体として格子状に形成されている。また、各保持容量配線１４ｈｌは、ゲート配線１４ｇｌが延びる方向に並ぶ複数の画素に亘ってそれら各画素を横断するように延びている。
【００４６】
このＴＦＴ基板１０はさらに、上記各ゲート配線１４ｇｌと各ソース配線２４ｓｌとの交差部毎、つまり各画素毎にＴＦＴ２６、保持容量素子２７及び画素電極３０ｐｄを備えている。
【００４７】
各ＴＦＴ２６は、チャネルエッチ型のＴＦＴであって、図４（Ａ−Ａ断面）に示すように、絶縁性基板１２上に設けられたゲート電極１４ｇｄと、該ゲート電極１４ｇｄを覆うように設けられたゲート絶縁膜１６と、該ゲート絶縁膜１６上に上記ゲート電極１４ｇｄに重なるように設けられた酸化物半導体層１８ｓｌと、各々一部が上記酸化物半導体層１８ｓｌに接続されるように、且つ該酸化物半導体層１８ｓｌ上で互いに対向するように設けられたソース電極２４ｓｄ及びドレイン電極２４ｄｄとを備え、これらソース電極２４ｓｄとドレイン電極２４ｄｄとの間の酸化物半導体層１８ｓｌ部分にチャネル領域１８ｃが構成されている。
【００４８】
ゲート電極１４ｇｄは、対応する交差部を構成するゲート配線１４ｇｌの一部であり、図３に示すように該ゲート配線１４ｇｌの幅方向両側に突出する突出部を有し、該突出部の突出幅で上記ＴＦＴ２６のチャネル長を調整している。このゲート電極１４ｇｄは、図示しないが、ゲート配線１４ｇｌと共に例えばアルミニウム（Ａｌ）層、チタン（Ｔｉ）層及び窒化チタン（ＴｉＮ）層が順に積層されて一体に構成されている。
【００４９】
また、ゲート絶縁膜１６は、例えば窒化シリコン（ＳｉＮ）からなる。これによって、ゲート絶縁膜１６が例えば窒化シリコン膜からなる場合に懸念される膜中の水素脱離による酸化物半導体層１８ｓｌの酸素欠損の発生が抑制される。酸化物半導体層１８ｓｌは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体からなる。
【００５０】
そして、ソース電極２４ｓｄ及びドレイン電極２４ｄｄは、第１導電層であるチタン（Ｔｉ）層２０ｓ，２０ｄ、第２導電層である窒化モリブデン（ＭｏＮ）層２１ｓ，２１ｄ、第３導電層であるアルミニウム（Ａｌ）層２２ｓ，２２ｄ及び第４導電層である窒化モリブデン（ＭｏＮ）層２３ｓ，２３ｄが順に積層されて一体に構成された積層体からなる。ここで、アルミニウム層２２ｓ，２２ｄは酸化物半導体と酸化還元反応を起こしやすく、チタン層２０ｓ，２０ｄはアルミニウム層２２ｓ，２２ｄよりも酸化物半導体と酸化還元反応を起こしにくい。そして、窒化モリブデン層２１ｓ，２１ｄ，２３ｓ，２３ｄは、チタン層２０ｓ，２０ｄよりもアルミニウム層２２ｓ，２２ｄの金属粒子が拡散しにくい。
【００５１】
後に詳述するが、上記チタン層２０ｓ，２０ｄは、基板全面にベタに成膜したチタン膜をドライエッチングによりパターニングして形成されるものであり、上記窒化モリブデン層２１ｓ，２１ｄ、アルミニウム層２２ｓ，２２ｄ及び窒化モリブデン層２３ｓ，２３ｄは、基板全面にベタに成膜した窒化モリブデン膜、アルミニウム膜及び窒化モリブデン膜の積層膜をウェットエッチングによりパターニングして形成されるものである。ここで、チタン層２０ｓ，２０ｄの厚さは、酸化物半導体層１８ｓｌに対する被覆性（カバレジ）を良好にし、且つ当該チタン層２０ｓ，２１ｄ形成時のドライエッチングによる酸化物半導体層１８ｓｌのチャネル領域１８ｃのプラズマダメージを抑える観点から、５ｎｍ以上且つ５０ｎｍ以下であることが好ましく、例えば２０ｎｍ程度である。
【００５２】
各保持容量素子２７は、図４（Ｂ−Ｂ断面）に示すように、保持容量配線１４ｈｌの一部で構成されてゲート絶縁膜１６に覆われた下部電極１４ｈｄと、該下部電極１４ｈｄに対応するゲート絶縁膜部分からなる誘電層１６ｈと、該誘電層１６ｈを介して上記下部電極１４ｈｄに重なる島状の上部電極２４ｈｄとを備えている。上記下部電極１４ｈｄは、保持容量配線１４ｈｌと共にゲート配線１４ｇｌ及びゲート電極１４ｇｄと同様な積層構造（ＴｉＮ／Ｔｉ／Ａｌ）を有している。上記上部電極２４ｈｄは、ソース電極２４ｓｄ及びドレイン電極２４ｄｄと同様な積層構造（ＭｏＮ／Ａｌ／ＭｏＮ／Ｔｉ）を有している。
【００５３】
上記各ＴＦＴ２６及び各保持容量素子２７は、図４に示すように、酸化シリコンからなる保護絶縁膜２８によって覆われている。このように保護絶縁膜２８が酸化シリコンからなることで、当該保護絶縁膜２８が例えば窒化シリコンからなる場合に懸念される膜中の水素脱離による酸化物半導体層１８ｓｌの酸素欠損の発生が抑制される。この保護絶縁膜２８上には、上記各画素電極３０ｐｄが設けられている。
【００５４】
これら各画素電極３０ｐｄは、インジウムスズ酸化物（Indium Tin Oxide、以下、ＩＴＯと称する）からなり、保持容量素子２７を覆うように画素の略全体に形成されている。上記保護絶縁膜２８には、各画素のドレイン電極２４ｄｄ及び上部電極２４ｈｄの対応箇所に当該各電極２４ｄｄ，２４ｈｄに達するコンタクトホール２８ａ，２８ｂが形成されている。そして、各画素電極３０ｐｄは、これら各コンタクトホール２８ａ，２８ｂを介して対応する画素のドレイン電極２４ｄｄ及び上部電極２４ｈｄに接続されている。ここで、各画素電極３０ｐｄは、ドレイン電極２４ｄｄ及び上部電極２４ｈｄの最上層を構成する窒化モリブデン層２３ｄ，２３ｈと直接に接続されている。これらＩＴＯからなる画素電極３０ｐｄと窒化モリブデン層２３ｄ，２３ｈとの間のイオン化傾向の差は画素電極３０ｐｄとアルミニウム層２２ｄ，２２ｈとの間のイオン化傾向の差よりも小さく、窒化モリブデン層２３ｄ，２３ｈによりドレイン電極２４ｄｄ及び上部電極２４ｈｄと画素電極３０ｐｄとの間のイオン化傾向の差が緩衝されるので、当該ドレイン電極２４ｄｄ及び上部電極２４ｈｄと画素電極３０ｐｄとの間におけるガルバニック腐食現象の発生が抑制される。
【００５５】
また、各ゲート配線１４ｇｌは、ゲートドライバＩＣチップ５３が実装される端子領域１０ａにまで引き出され、その引き出された先端部分が図３に示すゲート端子部１４ｇｔを構成している。このゲート端子部１４ｇｔは、ゲート絶縁膜１６及び保護絶縁膜２８に形成された図４（Ｃ−Ｃ断面）に示すコンタクトホール２９を介して当該絶縁膜２８上に設けられたゲート接続電極３０ｇｔに接続されている。このゲート接続電極３０ｇｔは、ゲートドライバＩＣチップ５３に電気的に接続するための電極を構成している。
【００５６】
各ソース配線２４ｓｌは、ソースドライバＩＣチップ５４が実装される端子領域１０ａにまで引き出され、その引き出された先端部分が図３に示すソース端子部２４ｓｔを構成している。このソース端子部２４ｓｔは、保護絶縁膜２８に形成されたコンタクトホール２８ｃを介して当該絶縁膜２８上に形成されたソース接続電極３０ｓｔに接続されている。このソース接続電極３０ｓｔは、ソースドライバＩＣチップ５４に電気的に接続するための電極を構成している。
【００５７】
各保持容量配線１４ｈｌは、シール材５１が設けられた領域まで両端部が延びており、その両端部が保持容量端子部１４ｈｔをそれぞれ構成している。これら各保持容量端子部１４ｈｔは、共通配線１４ｃｌに接続されて、後述する対向基板５０の共通電極にいわゆるコモン転移により電気的に接続されており、保持容量配線１４ｈｌに対して上記共通電極と同様な共通電圧を印加するための電極を構成している。
【００５８】
＜対向基板５０の構成＞
対向基板５０は、図示は省略するが、ベース基板である絶縁性基板上にゲート配線１４ｇｌ及びソース配線２４ｓｌに対応するように格子状に設けられたブラックマトリクスと、該ブラックマトリクスの格子間に周期的に配列するように設けられた赤色層、緑色層及び青色層を含む複数色のカラーフィルタと、それらブラックマトリクス及び各カラーフィルタを覆うように設けられた共通電極と、該共通電極上に柱状に設けられたフォトスペーサとを備えている。
【００５９】
＜液晶表示装置Ｓの作動＞
上記構成の液晶表示装置Ｓでは、各画素において、ゲートドライバＩＣチップ５３からゲート信号がゲート配線１４ｇｌを介してゲート電極１４ｇｄに送られて、ＴＦＴ２６がオン状態になったときに、ソースドライバＩＣチップ５４からソース信号がソース配線２４ｓｌを介してソース電極２４ｓｄに送られて、酸化物半導体層１８ｓｌ及びドレイン電極２４ｄｄを介して、画素電極３０ｐｄに所定の電荷が書き込まれると共に保持容量素子２７が充電される。このとき、ＴＦＴ基板１０の各画素電極３０ｐｄと対向基板５０の共通電極との間において電位差が生じ、液晶層５２に所定の電圧が印加される。また、各ＴＦＴ２６がオフ状態のときには、保持容量素子２７に形成された保持容量によって、対応する画素電極３０ｐｄに書き込まれた電圧の低下が抑制される。そして、液晶表示装置Ｓでは、各画素において、液晶層５２に印加する電圧の大きさによって液晶分子の配向状態を変えることにより、液晶層５２での光透過率を調整して画像が表示される。
【００６０】
−製造方法−
次に、上記ＴＦＴ基板１０及び液晶表示装置Ｓを製造する方法について、図５〜図１２を参照しながら一例を挙げて説明する。図５はＴＦＴ基板１０の製造方法における第１パターニング工程を、図６はＴＦＴ基板１０の製造方法におけるゲート絶縁膜成膜工程を、図７はＴＦＴ基板１０の製造方法における第２パターニング工程を、図８〜図１１はＴＦＴ基板１０の製造方法における第３パターニング工程を、図１２はＴＦＴ基板１０の製造方法における第４パターニング工程をそれぞれ示す図４対応箇所の断面図である。
【００６１】
本実施形態の液晶表示装置Ｓの製造方法は、ＴＦＴ基板製造工程と、対向基板製造工程と、貼合工程と、実装工程とを含んでいる。
【００６２】
＜ＴＦＴ基板製造工程＞
ＴＦＴ基板製造工程は、第１〜第５パターニング工程を含んでいる。
【００６３】
＜第１パターニング工程＞
予め準備したガラス基板などの絶縁性基板１２上に、スパッタリング法により、例えば、チタン膜、アルミニウム膜及びチタン膜などを順に成膜して積層導電膜を形成する。次いで、この積層導電膜におけるゲート配線１４ｇｌ及びゲート電極１４ｇｄ、並びに保持容量配線１４ｈｌ及び下部電極１４ｈｄの形成箇所に対して、第１のフォトマスクを用いたフォトリソグラフィーによりレジストパターンを形成する。続いて、このレジストパターンをマスクとして上記積層導電膜をドライエッチングの一種である塩素系ガスを用いた反応性イオンエッチング（Reactive Ion Etching、以下、ＲＩＥと称する）を行うことによりパターニングする。その後に、レジスト剥離液による上記レジストパターンの剥離及び洗浄を行うことにより、図５に示すように、ゲート配線１４ｇｌ及びゲート電極１４ｇｄ、並びに保持容量配線１４ｈｌ及び下部電極１４ｈｄを同時に形成する。
【００６４】
＜ゲート絶縁膜形成工程＞
上記ゲート電極１４ｇｄ及び下部電極１４ｈｄなどが形成された基板上に、ＣＶＤ法により、酸化シリコン膜を成膜して、図６に示すようにゲート絶縁膜１６とする。
【００６５】
＜第２パターニング工程＞
上記ゲート絶縁膜１６が形成された基板上に、スパッタリング法により、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体からなる半導体膜を成膜する。次いで、この半導体膜に対して、第２のフォトマスクを用いたフォトリソグラフィーによりレジストパターンを形成する。続いて、このレジストパターンをマスクとして上記半導体膜をシュウ酸液にてウェットエッチングを行うことによりパターニングする。その後、レジスト剥離液により上記レジストパターンの剥離及び洗浄を行うことにより、図７に示すように、酸化物半導体層１８ｓｌを形成する。
【００６６】
＜第３パターニング工程＞
上記酸化物半導体層１８ｓｌが形成された基板上に、スパッタリング法により、チタン膜２０（例えば厚さ２０ｎｍ程度）、窒化モリブデン膜２１（例えば厚さ５０ｎｍ程度）、アルミニウム膜２２（例えば厚さ１５０ｎｍ程度）及び窒化モリブデン膜２３（例えば厚さ１００ｎｍ程度）を順に成膜することにより、図８に示すように積層導電膜２４を形成する。
【００６７】
続いて、上記積層導電膜２４に対して、第３のフォトマスクを用いたフォトリソグラフィーにより、図９に示すように、ソース配線２４ｓｌ及びソース電極２４ｓｄ、ドレイン電極２４ｄｄ、並びに上部電極２４ｈｄの形成箇所にレジストパターンを形成する。
【００６８】
そして、上記レジストパターンをマスクとして上記積層導電膜２４のうち上側３層の窒化モリブデン膜２１、アルミニウム膜２２及び窒化モリブデン膜２３を燐酸、酢酸及び硝酸の混合液にて例えば４０℃で６０秒間に亘ってウェットエッチングを行うことによりパターニングして、図１０に示すように、ソース配線２４ｓｌ及びソース電極２４ｓｄ、ドレイン電極２４ｄｄ、並びに上部電極２４ｈｄを構成する窒化モリブデン層２１ｓ，２１ｄ，２１ｈ、アルミニウム層２２ｓ，２２ｄ，２２ｈ及び窒化モリブデン層２３ｓ，２３ｄ，２３ｈを形成する。このとき、チタン膜２０の厚さは例えば２０ｎｍ程度であるので、酸化物半導体層１８ｓｌに対するチタン膜２０の被覆性（カバレジ）は良好であり、窒化モリブデン層２１ｓ，２１ｄ，２１ｈ、アルミニウム層２２ｓ，２２ｄ，２２ｈ及び窒化モリブデン層２３ｓ，２３ｄ，２３ｈを形成する際のエッチング液が酸化物半導体層１８ｓｌにまで浸透することを防止できる。
【００６９】
さらに、上記レジストパターンと共に先に形成した窒化モリブデン層２１ｓ，２１ｄ，２１ｈ、アルミニウム層２２ｓ，２２ｄ，２２ｈ及び窒化モリブデン層２３ｓ，２３ｄ，２３ｈをマスクとして、残りのチタン膜２０をＲＩＥでパターニングすることにより、図１１に示すように、ソース配線２４ｓｌ及びソース電極２４ｓｄ、ドレイン電極２４ｄｄ、並びに上部電極２４ｈｄを同時に形成し、ＴＦＴ２６及び保持容量素子２７を構成する。このとき、チタン膜２０の厚さは例えば２０ｎｍ程度であるので、当該チタン膜２０のみがＲＩＥでパターニングされることで、チタン膜２０の成膜時の厚さバラツキに起因するオーバーエッチングにより酸化物半導体層１８ｓｌのチャネル領域１８ｃがプラズマに曝される時間が短く、該チャネル領域１８ｃのプラズマダメージが抑えられる。
【００７０】
なお、上記ＲＩＥでのエッチング条件は、例えば、原料ガスとしてＣｌ２（流量１００ｓｃｃｍ程度）とＢＣｌ３（流量１００ｓｃｃｍ程度）との混合ガスを用い、チャンバー内圧力を４Ｐａ程度、高周波電力を１１００Ｗ程度とする。
【００７１】
＜第４パターニング工程＞
上記ソース電極２４ｓｄ及びドレイン電極２４ｄｄなどが形成された基板上に、ＣＶＤ法により、酸化シリコン膜を成膜して保護絶縁膜２８とする。
【００７２】
次に、この保護絶縁膜２８が成膜された基板に対して、アニールチャンバーを用い、酸素ガスをキャリアガスとして、酸素を含む雰囲気中で１００℃〜４５０℃程度の高温アニール処理を大気圧で行う。このとき、酸化シリコンからなる保護絶縁膜２８は例えば窒化シリコン膜よりも酸素の透過率が一般的に高いので、酸化物半導体層１８ｓｌのチャネル領域１８ｃに当該アニール処理の酸素が有効に供給される。このように保護絶縁膜２８の成膜後にアニール処理を行うことで、当該保護絶縁膜２８の成膜のためのＣＶＤ法により酸化物半導体層１８ｓｌのチャネル領域１８ｃがプラズマに曝されて、該チャネル領域１８ｃの酸素が離脱していても、当該アニール処理により、酸化物半導体層１８ｓｌの酸素欠陥が修復されて当該半導体層１８ｓｌの特性を安定化させることができる。
【００７３】
続いて、アニール処理が行われた基板上に、第４のフォトマスクを用いたフォトリソグラフィーにより、保護絶縁膜２８におけるコンタクトホール２８ａ，２８ｂ，２８ｃ，２９の形成箇所で開口するようにレジストパターンを形成する。そして、このレジストパターンをマスクとして上記保護絶縁膜２８をフッ素系ガスを用いたＲＩＥでパターニングする。その後に、レジスト剥離液にて上記レジストパターンの剥離及び洗浄を行うことにより、図１２に示すようにコンタクトホール２８ａ，２８ｂ，２８ｃ，２９を形成する。
【００７４】
＜第５パターニング工程＞
上記保護絶縁膜２８にコンタクトホール２８ａ，２８ｂ，２８ｃ，２９が形成された基板上に、スパッタリング法により、例えばＩＴＯなどの透明導電膜を成膜する。続いて、この透明導電膜に対して、第５のフォトマスクを用いたフォトリソグラフィーにより画素電極３０ｐｄ、ゲート接続電極３０ｇｄ及びソース接続電極３０ｓｄの形成箇所にレジストパターンを形成する。そして、このレジストパターンをマスクとして上記透明導電膜をシュウ酸液にてウェットエッチングを行うことによりパターニングする。その後に、レジスト剥離液にて上記レジストパターンの剥離及び洗浄を行うことにより、画素電極３０ｐｄ、ゲート接続電極３０ｇｄ及びソース接続電極３０ｓｄを形成する。
【００７５】
以上のようにして、図４に示すＴＦＴ基板１０を製造することができる。
【００７６】
＜対向基板製造工程＞
まず、ガラス基板などの絶縁性基板上に、スピンコート法又はスリットコート法により、例えば、黒色に着色された感光性樹脂を塗布した後、その塗布膜を、フォトマスクを用いて露光した後に現像することによりパターニングして、ブラックマトリクスを形成する。
【００７７】
続いて、ブラックマトリクスが形成された基板上に、例えば赤、緑又は青に着色されたネガ型のアクリル系の感光性樹脂を塗布し、その塗布膜を、フォトマスクを介して露光した後に現像することによりパターニングして、選択した色の着色層（例えば赤色層）を形成する。さらに、他の２色の着色層（例えば緑色層及び青色層）についても、同様な処理を繰り返し行うことにより形成して、カラーフィルタを形成する。
【００７８】
次いで、カラーフィルタが形成された基板上に、スパッタリング法により、例えばＩＴＯ膜を成膜して、共通電極を形成する。その後、共通電極が形成された基板上に、スピンコート法により、ポジ型のフェノールノボラック系の感光性樹脂を塗布し、その塗布膜を、フォトマスクを介して露光した後に現像することによりパターニングして、フォトスペーサを形成する。
【００７９】
以上のようにして、対向基板５０を製造することができる。
【００８０】
＜貼合工程＞
まず、ＴＦＴ基板１０の表面に、印刷法によりポリイミド系樹脂を塗布した後、その塗布膜に対して焼成及びラビング処理を行うことにより、配向膜５５を形成する。また、対向基板５０の表面にも、印刷法によりポリイミド系樹脂を塗布した後、その塗布膜に対して焼成及びラビング処理を行うことにより、配向膜５６を形成する。
【００８１】
次いで、ディスペンサなどを用いて、配向膜５６が設けられた対向基板５０に、紫外線硬化性及び熱硬化性を有する併用型樹脂などのシール材５１を矩形枠状に描画する。続いて、対向基板５０のシール材５１の内側領域に液晶材料を所定量滴下する。
【００８２】
そして、液晶材料が滴下された対向基板５０と、配向膜５５が設けられたＴＦＴ基板１０とを、減圧下で貼り合わせた後、その貼り合わせた貼合体を大気圧下に開放することにより、貼合体の表面を加圧する。さらに、貼合体のシール材５１にＵＶ（UltraViolet）光を照射してシール材５１を仮硬化させた後、その貼合体を加熱することにより、シール材５１を本硬化させて、ＴＦＴ基板１０と対向基板５０とを接着する。
【００８３】
その後、互いに接着されたＴＦＴ基板１０及び対向基板５０の外表面に対し、偏光板５７，５８をそれぞれ貼り付ける。
【００８４】
＜実装工程＞
両面に偏光板５７，５８が貼り付けられた貼合体における端子領域１０ａにＡＣＦを配置した後、それらＡＣＦを介して各ゲートドライバＩＣチップ５３及び各ソースドライバＩＣチップ５４を端子領域１０ａに熱圧着することにより、それら各ドライバＩＣチップ５３，５４を貼合体に実装する。
【００８５】
以上の工程を行って、液晶表示装置Ｓを製造することができる。
【００８６】
−実施形態の効果−
したがって、この実施形態によると、窒化モリブデン層２１ｓ，２３ｓ，２１ｄ，２３ｄはチタン層２０ｓ，２０ｄと比べてアルミニウム層２２ｓ，２２ｄの金属粒子が拡散しにくいので、酸化物半導体層１８ｓｌをアニール処理した際、酸化物半導体層１８ｓｌと酸化還元反応を起こすアルミニウム層２２ｓ，２２ｄの金属粒子が窒化モリブデン層２１ｓ，２３ｓ，２１ｄ，２３ｄに拡散せず、下層の窒化モリブデン層２１ｓ，２１ｄによってアルミニウム層２２ｓ，２２ｄの金属粒子が最下層のチタン層２０ｓ，２０ｄに拡散することを防止できる。そして、チタン層２０ｓ，２０ｄは、アルミニウム層２２ｓ，２２ｄよりも酸化物半導体と酸化還元反応を起こしにくいので、上記アニール処理を行った際に、酸化物半導体と酸化還元反応を起こしにくく、ソース電極２４ｓｄ及びドレイン電極２４ｄｄにより酸化物半導体層１８ｓｌが還元されて金属化することを防止できる。これによって、上記アニール処理により酸化物半導体層１８ｓｌの格子欠陥を良好に修復して、当該半導体層１８ｓｌの特性を確実に安定化させることができる。したがって、酸化物半導体層１８ｓｌを用いたチャネルエッチ型のＴＦＴ２６において、良好な特性を安定して得ることができる。その結果、計５枚のフォトマスクを用いてＴＦＴ基板１０を低コストで製造しながらも、表示品位を向上させることができる。
【００８７】
なお、上記実施形態では、ソース電極２４ｓｄ及びドレイン電極２４ｄｄが、第１導電層としてチタン層２０ｓ，２０ｄ、第２導電層として窒化モリブデン層２１ｓ，２１ｄ、第３導電層としてアルミニウム層２２ｓ，２２ｄ、及び第４導電層として窒化モリブデン層２３ｓ，２３ｄを採用した積層構造（ＭｏＮ／Ａｌ／ＭｏＮ／Ｔｉ）である場合を例示したが、本発明はこれに限らない。
【００８８】
すなわち、第１導電層２０ｓ，２０ｄは、チタン（Ｔｉ）に代えて、窒化チタン（ＴｉＮ）や酸化チタン（ＴｉＯ）、チタン（Ｔｉ）を主成分とする合金などの高融点金属からなっていてもよく、その他、第４族の金属元素、これを主成分とする合金、又はこれらの窒化物若しくは酸化物からなっていればよい。
【００８９】
また、第２導電層２１ｓ，２１ｄは、窒化モリブデン（ＭｏＮ）に代えて、モリブデン（Ｍｏ）やモリブデンを主成分とする合金、その他、クロム（Ｃｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）若しくはタングステン（Ｗ）、これを主成分とする合金、又はこれらの窒化物若しくは酸化物などの高融点金属からなっていてもよく、第５族又は第６族の金属元素、これを主成分とする合金、又はこれらの窒化物若しくは酸化物からなっていればよい。
【００９０】
また、第３導電層２２ｓ，２２ｄは、アルミニウム（Ａｌ）に代えて、銅（Ｃｕ）や銀（Ａｇ）からなっていてもよく、その他の比抵抗が５μΩ・ｃｍ以下の低抵抗な金属材料からなっていても構わない。
【００９１】
また、第４導電層２３ｓ，２３ｄは、窒化モリブデン（ＭｏＮ）に代えて、モリブデン（Ｍｏ）やモリブデンを主成分とする合金、その他、クロム（Ｃｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）若しくはタングステン（Ｗ）、これを主成分とする合金、又はこれらの窒化物若しくは酸化物などの高融点金属からなっていてもよく、第５族又は第６族の金属元素、これを主成分とする合金、又はこれらの窒化物若しくは酸化物からなっていても構わず、当該第４導電層と第３導電層２２ｄ及び画素電極３０ｐｄとの間のイオン化傾向の差がこれら第３導電層２２ｄと画素電極３０ｐｄとの間のイオン化傾向の差よりも小さい金属材料からなっていればよい。
【００９２】
具体的なソース電極２４ｓｄ及びドレイン電極２４ｄｄの他の積層構造としては、例えば、最下層のチタン層２０ｓ，２０ｄに代えて、タングステン層を有する積層構造（ＭｏＮ／Ａｌ／ＭｏＮ／Ｗ）や、タンタル層を有する積層構造（ＭｏＮ／Ａｌ／ＭｏＮ／Ｔａ）などが挙げられる。
【００９３】
また、ドレイン電極２４ｄｄと画素電極３０ｐｄとの間でのガルバニック腐食現象が弱ければ、第４導電層２３ｓｄ，２３ｄｄはなくても構わない。この場合の積層構造としては、例えば、第１導電層としてチタン層、第２導電層として窒化モリブデン層、及び第３導電層として銅層を採用した積層構造（Ｃｕ／ＭｏＮ／Ｔｉ）や、該積層構造の銅層に代えて、タングステン層を有する積層構造（Ｃｕ／ＭｏＮ／Ｗ）、タンタル層を有する積層構造（Ｃｕ／ＭｏＮ／Ｔａ）などが挙げられる。
【００９４】
また、上記実施形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体層を用いたＴＦＴを例示したが、本発明は、インジウムシリコン亜鉛酸化物（Ｉｎ−Ｓｉ−Ｚｎ−Ｏ）系、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ−Ｏ）系、スズシリコン亜鉛酸化物（Ｓｎ−Ｓｉ−Ｚｎ−Ｏ）系、スズアルミニウム亜鉛酸化物（Ｓｎ−Ａｌ−Ｚｎ−Ｏ）系、スズガリウム亜鉛酸化物（Ｓｎ−Ｇａ−Ｚｎ−Ｏ）系、ガリウムシリコン亜鉛酸化物（Ｇａ−Ｓｉ−Ｚｎ−Ｏ）系、ガリウムアルミニウム亜鉛酸化物（Ｇａ−Ａｌ−Ｚｎ−Ｏ）系、インジウム銅亜鉛酸化物（Ｉｎ−Ｃｕ−Ｚｎ−Ｏ）系、スズ銅亜鉛酸化物（Ｓｎ−Ｃｕ−Ｚｎ−Ｏ）系、スズ酸化物（Ｚｎ−Ｏ）系、インジウム酸化物（Ｉｎ−Ｏ）系などの他の酸化物半導体層を用いたＴＦＴを備えたＴＦＴ基板にも適用することができる。
【００９５】
また、上記実施形態では、ＴＦＴ基板製造工程において、保護絶縁膜２８を成膜した後であって該保護絶縁膜２８にコンタクトホール２８ａ，２８ｂ，２８ｃ，２９を形成する前にアニール処理を行うとしたが、当該アニール処理は、ソース電極２４ｓｄ及びドレイン電極２４ｄｄを形成した後であれば、保護絶縁膜２８を成膜する前であってもよく、保護絶縁膜２８にコンタクトホール２８ａ，２８ｂ，２８ｃ，２９を形成した後であっても構わない。
【００９６】
また、上記各実施形態では、透過型の液晶表示装置Ｓを構成するＴＦＴ基板１０を例に挙げて説明したが、本発明はこれに限らず、本発明のＴＦＴ基板１０は、反射型又は透過反射両用型の液晶表示装置や、有機ＥＬ（Electro Luminescence）表示装置などの他の各種表示装置、及びそれらの製造方法にも適用することができる。
【００９７】
以上、本発明の好ましい実施形態について説明したが、本発明の技術的範囲は上記実施形態に記載の範囲に限定されない。上記実施形態が例示であり、それらの各構成要素や各処理プロセスの組合せに、さらにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【産業上の利用可能性】
【００９８】
以上説明したように、本発明は、酸化物半導体層を用いたチャネルエッチ型のＴＦＴにおいて、良好な特性を安定して得られるので、ＴＦＴ基板及びそれを備えた液晶表示装置や有機ＥＬ表示装置などの種々の表示装置、並びにそれらの製造方法について有用である。
【符号の説明】
【００９９】
Ｓ          液晶表示装置
１０        ＴＦＴ基板（薄膜トランジスタ基板）
１２        絶縁性基板（ベース基板）
１４ｇｄ    ゲート電極
１６        ゲート絶縁膜
１８ｓｌ    酸化物半導体層
２０        チタン膜（第１導電膜）
２１        窒化モリブデン膜（第２導電膜）
２２        アルミニウム膜（第３導電膜）
２４        積層導電膜
２４ｓｄ    ソース電極
２４ｄｄ    ドレイン電極
２０ｓ，２０ｄ，２０ｈ    チタン層（第１導電層）
２１ｓ，２１ｄ，２１ｈ    窒化モリブデン層（第２導電層）
２２ｓ，２２ｄ，２２ｈ    アルミニウム層（第３導電層）
２３ｓ，２３ｄ，２３ｈ    窒化モリブデン層（第４導電層）
２６        ＴＦＴ（薄膜トランジスタ）
２８        保護絶縁膜
２０ａ，２０ｂ，２０ｃ，２９    コンタクトホール
３０ｐｄ    画素電極
５０        対向基板
５２        液晶層
【図１】
2011155125.tif 000003
【図２】
2011155125.tif 000004
【図３】
2011155125.tif 000005
【図４】
2011155125.tif 000006
【図５】
2011155125.tif 000007
【図６】
2011155125.tif 000008
【図７】
2011155125.tif 000009
【図８】
2011155125.tif 000010
【図９】
2011155125.tif 000011
【図１０】
2011155125.tif 000012
【図１１】
2011155125.tif 000013
【図１２】
2011155125.tif 000014
【手続補正書】
【提出日】平成24年8月28日(2012.8.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ベース基板と、
上記ベース基板上に設けられたゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、該ゲート絶縁膜上に上記ゲート電極に重なるように設けられた酸化物半導体からなる半導体層、並びに、各々一部が該半導体層に接続されるように、且つ該半導体層上で互いに対向するように上記ゲート絶縁膜上に設けられたソース電極及びドレイン電極を有する薄膜トランジスタとを備えた薄膜トランジスタ基板であって、
上記各ソース電極及び各ドレイン電極は、第１導電層、第２導電層及び第３導電層が順に積層された積層体を有し、
上記第３導電層は、酸化物半導体と酸化還元反応を起こす低抵抗金属からなり、
上記第１導電層は、上記半導体層と直接に接触し、ドライエッチングで形成され、上記第３導電層よりも酸化物半導体と酸化還元反応を起こしにくい第４族の金属元素、これを主成分とする合金、又はこれらの窒化物若しくは酸化物を含む高融点金属からなり、
上記第２導電層は、上記第１導電層よりも上記第３導電層の金属粒子が拡散しにくい第５族若しくは第６族の金属元素、これらを主成分とする合金、又はこれらの窒化物若しくは酸化物を含む高融点金属からなり、
上記半導体層は、上記ソース電極及びドレイン電極の形成後に酸素を含む雰囲気中でアニール処理されてなる
ことを特徴とする薄膜トランジスタ基板。
【請求項２】
請求項１に記載の薄膜トランジスタ基板において、
上記第１導電層は、チタンを含み、
上記第２導電層は、モリブデン、クロム、ニオブ、タンタル及びタングステンから選択された少なくとも１元素を含み、
上記第３導電層は、アルミニウム、銅及び銀から選択された少なくとも１元素を含む
ことを特徴とする薄膜トランジスタ基板。
【請求項３】
請求項１又は２に記載の薄膜トランジスタ基板において、
上記薄膜トランジスタは、酸化シリコンからなる保護絶縁膜によって覆われている
ことを特徴とする薄膜トランジスタ基板。
【請求項４】
請求項１〜３のいずれか１項に記載の薄膜トランジスタ基板において、
上記ゲート絶縁膜は、酸化シリコンからなる
ことを特徴とする薄膜トランジスタ基板。
【請求項５】
請求項１〜４のいずれか１項に記載の薄膜トランジスタ基板において、
上記薄膜トランジスタ毎に設けられ、該薄膜トランジスタのドレイン電極に接続された画素電極をさらに備え、
上記ソース電極及びドレイン電極は、上記第３導電層上に第４導電層をさらに有し、
上記ドレイン電極の第４導電層は、上記画素電極と直接に接続され、該画素電極及び上記第３導電層との間のイオン化傾向の差がこれら画素電極と第３導電層との間のイオン化傾向の差よりも小さい
ことを特徴とする薄膜トランジスタ基板。
【請求項６】
請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板において、
上記第１導電層は、５ｎｍ以上且つ５０ｎｍ以下の厚さである
ことを特徴とする薄膜トランジスタ基板。
【請求項７】
請求項１〜６のいずれか１項に記載の薄膜トランジスタ基板において、
上記半導体層は、インジウムガリウム亜鉛酸化物系の酸化物半導体からなる
ことを特徴とする薄膜トランジスタ基板。
【請求項８】
請求項１〜７のいずれか１項に記載の薄膜トランジスタ基板と、
上記薄膜トランジスタ基板に対向して配置された対向基板と、
上記薄膜トランジスタ基板と上記対向基板との間に設けられた液晶層とを備える
ことを特徴とする液晶表示装置。
【請求項９】
請求項１に記載の薄膜トランジスタ基板を製造する方法であって、
上記ベース基板上に導電膜を成膜し、該導電膜を第１のフォトマスクを用いてパターニングすることにより、上記ゲート電極を形成する第１パターニング工程と、
上記ゲート電極を覆うように上記ゲート絶縁膜を成膜するゲート絶縁膜成膜工程と、
上記ゲート絶縁膜上に酸化物半導体からなる半導体膜を成膜し、該半導体膜を第２のフォトマスクを用いてパターニングすることにより、上記半導体層を形成する第２パターニング工程と、
上記半導体層を覆うように、第４族の金属元素、これを主成分とする合金、又はこれらの窒化物若しくは酸化物を含む高融点金属からなる第１導電膜と、第５族若しくは第６族の金属元素、これを主成分とする合金、又はこれらの窒化物若しくは酸化物を含む高融点金属からなる第２導電膜と、酸化物半導体と酸化還元反応を起こす低抵抗金属からなる第３導電膜とを順に成膜して積層導電膜を形成し、第３のフォトマスクを用いて、上記積層導電膜のうち第２及び第３導電膜をウェットエッチングでパターニングした後、残りの上記第１導電膜をドライエッチングでパターニングすることにより、上記ソース電極及びドレイン電極を形成する第３パターニング工程とを含み、
上記ソース電極及びドレイン電極が形成された基板を酸素を含む雰囲気中でアニール処理する
ことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項１０】
請求項９に記載の薄膜トランジスタ基板の製造方法において、
上記ソース電極及びドレイン電極を覆うように保護絶縁膜を成膜し、該保護絶縁膜を第４のフォトマスクを用いてパターニングすることにより、上記ドレイン電極の対応箇所にコンタクトホールを形成する第４パターニング工程と、
上記保護絶縁膜上に対し、上記コンタクトホールを介して上記ドレイン電極に接続するように導電膜を成膜し、該導電膜を第５のフォトマスクを用いてパターニングすることにより、上記ドレイン電極に接続するように画素電極を形成する第５パターニング工程とを含む
ことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項１１】
請求項１０に記載の薄膜トランジスタ基板の製造方法において、
上記第４パターニング工程における保護絶縁膜の成膜後に、上記アニール処理を行う
ことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項１２】
請求項９〜１１のいずれか１項に記載の薄膜トランジスタ基板の製造方法において、
上記酸化物半導体は、インジウムガリウム亜鉛酸化物系の酸化物半導体である
ことを特徴とする薄膜トランジスタ基板の製造方法。
【国際調査報告】
2011155125.tif 000015
2011155125.tif 000016