(57)【要約】  【課題】  デューティ比が変化する入力信号を高効率で増幅することが可能な増幅回路ならびにそれを用いた送信装置および通信装置を提供する。  【解決手段】  デューティ比が変化するパルス波状の第１信号が入力されて、第１信号を増幅した第２信号を出力するトランジスタ回路10と、第２信号が入力されて、第１信号の基本波の周波数の第３信号を出力するとともに、第１信号のデューティ比に応じて、トランジスタ回路側から見たインピーダンスが変化する整合回路20とを有する増幅回路ならびにそれを用いた送信装置および通信装置とする。【選択図】  図１
2011148711.tif 000002
【特許請求の範囲】
【請求項１】
デューティ比が変化するパルス波状の第１信号が入力されて、該第１信号を増幅した第２信号を出力するトランジスタ回路と、
前記第２信号が入力されて、前記第１信号の基本波の周波数の第３信号を出力するとともに、前記第１信号のデューティ比に応じて、前記トランジスタ回路側から見たインピーダンスが変化する整合回路とを有することを特徴とする増幅回路。
【請求項２】
前記トランジスタ回路側から見た前記整合回路のインピーダンスは、前記第１信号のデューティ比が小さくなるにつれて大きくなることを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記整合回路は、該整合回路の入出力間に直列に接続された可変インダクタを有しており、該可変インダクタのインダクタンスは、前記第１信号のデューティ比が小さくなるにつれて大きくなることを特徴とする請求項２に記載の増幅回路。
【請求項４】
前記整合回路は、前記可変インダクタの入力側と基準電位との間に接続された可変キャパシタを有しており、該可変キャパシタのキャパシタンスは、前記第１信号のデューティ比が小さくなるにつれて小さくなることを特徴とする請求項３に記載の増幅回路。
【請求項５】
前記可変キャパシタのキャパシタンスは、前記第１信号のデューティ比に対して対数関数的に変化するとともに、前記可変インダクタのインダクタンスは、前記第１信号のデューティ比の平方根に対して反比例することを特徴とする請求項４に記載の増幅回路。
【請求項６】
前記第１信号のデューティ比に応じて前記整合回路のインピーダンスを変化させる制御回路をさらに備えることを特徴とする請求項１に記載の増幅回路。
【請求項７】
前記制御回路は、前記可変キャパシタのキャパシタンスが前記第１信号のデューティ比に対して対数関数的に変化するとともに、前記可変インダクタのインダクタンスが前記第１信号のデューティ比の平方根に対して反比例するように、前記可変キャパシタおよび前記可変インダクタを制御することを特徴とする請求項６に記載の増幅回路。
【請求項８】
包絡線変動を有する第４信号が入力されて、該第４信号の振幅に応じて互いの位相差が変化する定包絡線信号である第５信号および第６信号を出力する変換回路と、
ソース端子に前記第５信号が入力されるとともにゲート端子に前記第６信号と同相の信号が入力される第１のトランジスタと、
ソース端子に前記第６信号が入力されるとともにゲート端子に前記第５信号と同相の信号が入力される第２のトランジスタとをさらに備え、
前記第１のトランジスタのドレイン端子から出力される信号が前記第１信号として前記トランジスタ回路に入力されることを特徴とする請求項１に記載の増幅回路。
【請求項９】
送信回路に請求項８に記載の増幅回路を介してアンテナが接続されていることを特徴とする送信装置。
【請求項１０】
送信回路に請求項８に記載の増幅回路を介してアンテナが接続されており、該アンテナに受信回路が接続されていることを特徴とする通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、効率の高い増幅回路ならびにそれを用いた送信装置および通信装置に関するものである。
【背景技術】
【０００２】
入力信号の増幅を行うトランジスタ回路の出力側に整合回路を設けた増幅回路が知られている（例えば、特許文献１を参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭63−153904
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の増幅回路においては、整合回路が固定されているため、デューティ比が変化する入力信号を増幅する場合に、入力信号のデューティ比が小さくなるにつれて効率が低下するという問題があった。【０００５】
本発明はこのような従来の技術における問題点に鑑みて案出されたものであり、その目的は、デューティ比が変化する入力信号を高効率で増幅することが可能な増幅回路ならびにそれを用いた送信装置および通信装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の第１の増幅回路は、デューティ比が変化するパルス波状の第１信号が入力されて、該第１信号を増幅した第２信号を出力するトランジスタ回路と、前記第２信号が入力されて、前記第１信号の基本波の周波数の第３信号を出力するとともに、前記第１信号のデューティ比に応じて、前記トランジスタ回路側から見たインピーダンスが変化する整合回路とを有することを特徴とするものである。【０００７】
また、本発明の第２の増幅回路は、前記第１の増幅回路において、前記トランジスタ回路側から見た前記整合回路のインピーダンスは、前記第１信号のデューティ比が小さくなるにつれて大きくなることを特徴とするものである。【０００８】
さらに、本発明の第３の増幅回路は、前記第２の増幅回路において、前記整合回路が、該整合回路の入出力間に直列に接続された可変インダクタを有しており、該可変インダクタのインダクタンスは、前記第１信号のデューティ比が小さくなるにつれて大きくなることを特徴とするものである。【０００９】
またさらに、本発明の第４の増幅回路は、前記第３の増幅回路において、前記整合回路が、前記可変インダクタの入力側と基準電位との間に接続された可変キャパシタを有しており、該可変キャパシタのキャパシタンスは、前記第１信号のデューティ比が小さくなるにつれて小さくなることを特徴とするものである。【００１０】
さらにまた、本発明の第５の増幅回路は、前記第４の増幅回路において、前記可変キャパシタのキャパシタンスが、前記第１信号のデューティ比に対して対数関数的に変化するとともに、前記可変インダクタのインダクタンスが、前記第１信号のデューティ比の平方根に対して反比例することを特徴とするものである。【００１１】
またさらに、本発明の第６の増幅回路は、前記第１の増幅回路において、前記第１信号のデューティ比に応じて前記整合回路のインピーダンスを変化させる制御回路をさらに備えることを特徴とするものである。【００１２】
さらにまた、本発明の第７の増幅回路は、前記第６の増幅回路において、前記制御回路は、前記可変キャパシタのキャパシタンスが前記第１信号のデューティ比に対して対数関数的に変化するとともに、前記可変インダクタのインダクタンスが前記第１信号のデューティ比の平方根に対して反比例するように、前記可変キャパシタおよび前記可変インダクタを制御することを特徴とするものである。【００１３】
またさらに、本発明の第８の増幅回路は、前記第１の増幅回路において、包絡線変動を有する第４信号が入力されて、該第４信号の振幅に応じて互いの位相差が変化する定包絡線信号である第５信号および第６信号を出力する変換回路と、ソース端子に前記第５信号が入力されるとともにゲート端子に前記第６信号と同相の信号が入力される第１のトランジスタと、ソース端子に前記第６信号が入力されるとともにゲート端子に前記第５信号と同相の信号が入力される第２のトランジスタとをさらに備え、前記第１のトランジスタのドレイン端子から出力される信号が前記第１信号として前記トランジスタ回路に入力されることを特徴とするものである。【００１４】
本発明の送信装置は、送信回路に前記第８の増幅回路を介してアンテナが接続されていることを特徴とするものである。【００１５】
本発明の通信装置は、送信回路に前記第８の増幅回路を介してアンテナが接続されており、該アンテナに受信回路が接続されていることを特徴とするものである。【００１６】
なお、本発明において、パルス波状の信号とは、理想的な方形波の信号だけでなく、例えば半波整流波のような信号も含むものである。また、信号のデューティ比とは、パルス波状の信号がＨｉｇｈレベルである期間（０でない期間）の周期に対する割合のことである。例えば、１周期の半分において信号がＨｉｇｈレベルである場合には、信号のデューティ比は0.5になる。
【発明の効果】
【００１７】
本発明の増幅回路によれば、デューティ比が変化する入力信号を高効率で増幅することが可能な増幅回路を得ることができる。【００１８】
本発明の送信装置によれば、消費電力が小さい送信装置を得ることができる。【００１９】
本発明の通信装置によれば、消費電力が小さい通信装置を得ることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態の第１の例の増幅回路を模式的に示す回路図である。
【図２】図１に示す増幅回路における制御回路の一例を模式的に示す回路図である。
【図３】本発明の実施の形態の第２の例の増幅回路を模式的に示すブロック図である。
【図４】本発明の実施の形態の第３の例の送信装置を模式的に示すブロック図である。
【図５】本発明の実施の形態の第４の例の通信装置を模式的に示すブロック図である。
【図６】図１に示す本発明の実施の形態の第１の例の増幅回路および比較例の増幅回路のドレイン効率のシミュレーション結果を示すグラフである。
【発明を実施するための形態】
【００２１】
以下、本発明の増幅回路を添付の図面を参照しつつ詳細に説明する。
【００２２】
（実施の形態の第１の例）
図１は本発明の実施の形態の第１の例の増幅回路を示す回路図である。図２は図１における制御回路の一例を示す回路図である。本例の増幅回路は、図１に示すように、トランジスタ回路10と、整合回路20と、制御回路50とを備えている。
【００２３】
トランジスタ回路10は、入力端子41および整合回路20に接続されており、入力端子41から入力されたデューティ比が変化するパルス波状の第１信号を、Ｂ級またはＡＢ級バイアス状態でスイッチング増幅した第２信号を整合回路20へ出力する。よって、第１信号の基本波の周波数と第２信号の基本波の周波数とは等しくなる。また、トランジスタ回路10は、ＦＥＴ（Field-Effect Transistor：電界効果トランジスタ）14と、チョークコイル12とを備えている。
【００２４】
ＦＥＴ11は、ゲート端子が入力端子41に接続されており、ドレイン端子が整合回路20に接続されるとともにチョークコイル12を介して電源電位Ｖｄｄに接続されており、ソース端子が基準電位（グランド電位）に接続されている。そして、入力端子41から入力された第１信号がゲート端子に入力されるとともに、増幅後の信号である第２信号がドレイン端子から整合回路20へ出力される。また、図示は省略しているが、ＦＥＴ11のゲート端子にはチョークインダクタを介してＢ級またはＡＢ級のバイアスが与えられる。
【００２５】
整合回路20は、トランジスタ回路10および出力端子42に接続されており、トランジスタ回路10から出力された第２信号が入力されて、第１信号および第２信号の基本波の周波数の第３信号を出力する。また、整合回路20は、可変キャパシタ21と、可変インダクタ22と、ＬＣ直列共振回路30とを備えている。
【００２６】
ＬＣ直列共振回路30は、整合回路20の入出力間に直列に接続されている。すなわち、トランジスタ回路10と出力端子42との間に直列に接続されている。そして、ＬＣ直列共振回路30は、第１信号および第２信号の基本波の周波数で共振し、第１信号および第２信号の基本波の周波数の信号を低損失で通過させるとともに、それ以外の周波数の信号を反射する機能を有する。これにより、入力された第２信号から基本波成分が抽出されて、第３信号として出力される。また、ＬＣ直列共振回路30は、互いに直列に接続されたキャパシタ31およびインダクタ32で構成されており、キャパシタ31が入力側（トランジスタ回路10側）に配置されており、インダクタ32が出力側（出力端子42側）に配置されている。
【００２７】
可変インダクタ22は、ＬＣ直列共振回路と同様に、整合回路20の入出力間に直列に接続されている。すなわち、トランジスタ回路10と出力端子42との間に直列に接続されている。より詳細には、可変インダクタ22は、ＬＣ直列共振回路30の出力側、すなわち、ＬＣ直列共振回路30のインダクタ32と出力端子42との間に直列に接続されている。また、可変インダクタ22は、第１信号のデューティ比が小さくなるにつれてインダクタンスが大きくなるように制御される。より具体的には、可変インダクタ22は、インダクタンスが第１信号の平方根に反比例するように制御される。
【００２８】
可変キャパシタ21は、可変インダクタ22の入力側と基準電位（グランド電位）との間に接続されており、可変インダクタ22と可変キャパシタ21との間には、ＬＣ直列共振回路30が挿入されている。すなわち、可変キャパシタ21は、ＬＣ直列共振回路30のキャパシタ31の入力側（トランジスタ回路10側）とグランド電位との間に接続されている。また、可変キャパシタ21は、第１信号のデューティ比が小さくなるにつれてキャパシタンスが小さくなるように制御される。より具体的には、可変キャパシタ21は、キャパシタンスが第１信号のデューティ比に対して対数関数的に変化するように制御される。
【００２９】
制御回路50は、端子51が入力端子41に接続されており、端子52が整合回路20の可変キャパシタ21に接続されており、端子53が整合回路20の可変インダクタ22に接続されている。そして、制御回路50は、第１信号のデューティ比に応じて可変キャパシタ21のキャパシタンスを制御する制御信号を可変キャパシタ21へ出力し、第１信号のデューティ比に応じて可変インダクタ22のインダクタンスを制御する制御信号を可変インダクタ22へ出力する。
【００３０】
制御回路50は、図２に示すように、端子51に接続されたＲＩＳＣコントローラ60と、ＲＩＳＣコントローラ60，端子52および端子53に接続されたＤＡコンバータ70とを備えている。また、ＲＩＳＣコントローラ60は、Ｉ／Ｏポート61と、タイマ・カウンタ62と、システムクロック63と、割り込みコントローラ64と、ＣＰＵコア65と、ＥＥＰＲＯＭ66と、ＲＡＭ67と、ＲＯＭ68とを備えている。
【００３１】
このような構成を備える制御回路50は、例えば、入力端子41から第１信号が入力されると、まず、タイマ・カウンタ62によって、第１信号がＨｉｇｈレベルである時間を測定する。次に、予めＲＯＭ68に蓄積されている、第１信号のデューティ比とＨｉｇｈレベルである時間との対応表を参照して、第１信号のデューティ比を求める。次に、予めＲＯＭ68に蓄積されている、第１信号のデューティ比と可変キャパシタ21に与える制御電圧との対応表を参照して、可変キャパシタ21に与える制御電圧の値を求める。同様に、第１信号のデューティ比と可変インダクタ22に与える制御電圧との対応表を参照して、可変インダクタ22に与える制御電圧の値を求める。次に、可変キャパシタ21に与える制御電圧の値および可変インダクタ22に与える制御電圧の値をＤＡコンバータ70でアナログ変換して、端子52，53から可変キャパシタ21および可変インダクタ22へ出力する。
【００３２】
このような構成を備える本例の増幅回路によれば、可変キャパシタ21は、入力される第１信号のデューティ比が小さくなるにつれてキャパシタンスが小さくなるように制御され、可変インダクタ22は、第１信号のデューティ比が小さくなるにつれてインダクタンスが大きくなるように制御されることから、第１信号のデューティ比が小さくなるにつれて、高調波成分の透過を低減することができる。これにより、デューティ比が変化する入力信号を高効率で増幅することが可能な増幅回路を得ることができる。
【００３３】
この効果が得られるメカニズムは以下のように推測できる。すなわち、デューティ比が小さくなるにつれて入力される第１信号の周波数スペクトルが広がり、基本波の周波数成分の強度が減少すると同時に、基本波の周波数成分に対して高調波成分の強度が増加していく。整合回路のインピーダンスが固定されている場合には、デューティ比が小さくなるにつれて、増加した高調波成分が出力端子42を通じてアンテナ等の負荷回路に供給され、不要な電力として消費されてしまう。このように、負荷回路に透過する高調波成分が増加すると、増幅回路の効率は悪化する。
【００３４】
これに対し、本例の増幅回路は、入力される第１信号のデューティ比に応じて、トランジスタ回路10側から見た整合回路20のインピーダンスが変化する。具体的には、デューティ比が小さくなるにつれて、可変キャパシタ21のキャパシタンスが小さくなり、可変インダクタ22のインダクタンスが大きくなることにより、トランジスタ回路10側から見た前記整合回路20のインピーダンスは、第１信号のデューティ比が小さくなるにつれて大きくなる。このように、第１信号のデューティ比が小さくなるにつれて高調波成分が透過しにくくなるように整合回路20のインピーダンスが変化するので、デューティ比が小さいときに負荷回路で消費される不要な電力を低減することができる。これによって、増幅回路の効率が向上する。
【００３５】
また、本例の増幅回路によれば、可変キャパシタ21は、キャパシタンスが第１信号のデューティ比に対して対数関数的に変化するように制御され、可変インダクタ22は、インダクタンスが第１信号の平方根に反比例するように制御されることから、入力されたデューティ比が変化する第１信号をさらに高効率で増幅することが可能な増幅回路を得ることができる。可変キャパシタ21のキャパシタンスおよび可変インダクタ22のインダクタンスをこのように変化させることで増幅回路の効率を非常に高めることができることが、発明者の種々の検討によりわかった。
【００３６】
本例の増幅回路における可変インダクタ22としては、例えば、複数の線路間の接続をスイッチで切り替えることによってインダクタンスを変化させるものや、コイルに近接して配置した磁性体を動かすことによってインダクタンスを変化させるもの等の、従来知られている可変インダクタを使用することができる。本例の増幅回路における可変キャパシタとしては、周知の可変キャパシタを使用することができる。
【００３７】
（実施の形態の第２の例）
図３は本発明の実施の形態の第２の例の増幅回路を示す回路図である。本例の増幅回路は、図３に示すように、変換回路61と、ＦＥＴ62，63と、図１に示した増幅回路64と、端子65，66とを備えている。
【００３８】
変換回路61は、端子65から入力された、包絡線変動を有する信号である第４信号を、第４信号と同じ周波数を有するとともに第４信号の振幅に応じて変化する位相差を有する２つの定包絡線信号である第５信号および第６信号に変換して出力する。よって、第４信号における振幅の変化が、第５信号および第６信号の位相差の変化に置換される。なお、このような変換回路61としては、従来周知の種々の定包絡線信号生成回路が使用できる。
【００３９】
ＦＥＴ62は、ソース端子に第５信号が入力されるとともにゲート端子に第６信号が入力される。ＦＥＴ63は、ソース端子に第６信号が入力されるとともにゲート端子に第５信号が入力される。ＦＥＴ63のドレイン端子は図示せぬ所定のインピーダンスで終端されている。なお、図示は省略しているが、ＦＥＴ62，63にもチョークコイルを介してＢ級またはＡＢ級のバイアスがゲート端子に印加されている。また、それぞれのゲート端子に加えるバイアスによって調整できるため、ＦＥＴ62のゲート端子に入力される信号は、第６信号と同相の信号であればよく、ＦＥＴ63のゲート端子に入力される信号は、第５信号と同相の信号であればよい。
【００４０】
このようにして、ＦＥＴ62，63によってトランスファーゲート回路が構成されており、ＦＥＴ62は、第６信号の電圧がＯＮ電圧よりも大きいときのみ第５信号を通過させる。ＦＥＴ62から出力されるパルス波状の第１信号は、増幅回路64のＦＥＴ11のゲート端子に入力される。よって、増幅回路64のＦＥＴ11は、第５信号および第６信号が共にＯＮ電圧より大きい期間だけＯＮ状態になり、ＯＮ状態の時間は、第５信号および第６信号の位相差に応じて変化する。よって、第５信号および第６信号の位相差の変化が、ＦＥＴ11から出力される第２信号のパルス幅の変化に置換される。
【００４１】
ＦＥＴ11がＯＮ状態になる基本周期は、第５信号および第６信号がともにＯＮ電圧より大きくなる基本周期に一致するため、ＦＥＴ11のドレイン端子から出力される第２信号の基本波は、第５信号および第６信号と同じ周波数、すなわち、第４信号と同じ周波数になる。よって、第２信号から基本波成分が抽出された信号である第３信号は、第４信号と同じ周波数の信号となる。また、第３信号の振幅は、第２信号のパルス幅に応じて変化するため、第４信号の振幅に応じて変化する。このように、第３信号は、第４信号と同じ周波数と、第４信号の振幅に応じて変化する振幅とを備えており、第４信号が増幅された信号となっている。
【００４２】
このような構成を備える本例の増幅回路によれば、包絡線変動を有する入力信号を高効率で増幅することが可能な増幅回路を得ることができる。
【００４３】
（実施の形態の第３の例）
図４は本発明の実施の形態の第３の例の送信装置を示すブロック図である。本例の送信装置は、図４に示すように、送信回路81に図３に示す増幅回路70を介してアンテナ82が接続されている。なお、増幅回路70の端子65が送信回路81に接続されるとともに端子66がアンテナ82に接続されている。このような構成を有する本例の送信装置によれば、送信回路81から出力された包絡線変動を有する送信信号を、高効率な増幅回路70を用いて増幅することができるので、消費電力が小さい送信装置を得ることができる。
【００４４】
（実施の形態の第４の例）
図５は本発明の実施の形態の第４の例の通信装置を示すブロック図である。本例の通信装置は、図５に示すように、送信回路81に図３に示す増幅回路70を介してアンテナ82が接続されており、アンテナ82に受信回路83が接続されている。また、アンテナ82と送信回路81および受信回路83との間にはアンテナ共用回路84が挿入されている。なお、増幅回路70の端子65が送信回路81に接続されるとともに端子66がアンテナ82に接続されている。このような構成を有する本例の通信装置によれば、送信回路81から出力された包絡線変動を有する送信信号を、高効率な増幅回路70を用いて増幅することができるので、消費電力が小さい通信装置を得ることができる。
【００４５】
（変形例）
本発明は、上述した実施の形態の例に限定されることなく、種々の変更・改良が可能である。
【００４６】
例えば、上述した実施の形態の第１の例においては、整合回路20が可変インダクタ22および可変キャパシタ21を備える例を示したが、これに限定されるものではない。例えば、整合回路20が可変インダクタ22および可変キャパシタ21の一方のみを備えるようにしてもよい。また、整合回路20が可変抵抗器を備え、可変抵抗器の抵抗値を変化させることによって整合回路20のインピーダンスを変化させるようにしても構わない。可変抵抗器としては、例えば、複数の線路または抵抗体の間の接続をスイッチで切り替えるもののような周知の可変抵抗器を使用することができる。
【００４７】
また、上述した実施の形態の第４の例においては、通信装置がアンテナ共用回路84を備える例を示したが、これに限定されるものではなく、アンテナ共用回路84を備えない通信装置としても構わない。
【実施例】
【００４８】
次に、本発明の増幅回路の具体例について説明する。図１に示した本発明の実施の形態の第１の例の増幅回路におけるドレイン効率をシミュレーションによって算出した。ＦＥＴ11はガリウム砒素ＦＥＴとし、ゲート端子にチョークインダクタを介して−2.5Ｖの電源を接続してＡＢ級バイアスで動作するようにした。Ｖｄｄは4.5Ｖとした。入力される第１信号の周波数は１ＧＨｚの矩形波とした。キャパシタ31の容量は10ｐＦとし、インダクタ32の値は１ｎＨとした。可変キャパシタ21のキャパシタンスＣ（ｘ）および可変インダクタ22のインダクタンスＬ（ｘ）は、第１信号のデューティ比をｘとして、以下の（１），（２）の式で表されるように変化するようにした。
Ｌ（ｘ）＝１２／√ｘ・・・・・・・・・・・・・（１）
Ｃ（ｘ）＝０．５７＊ｌｎ（ｘ）＋１．２２・・・（２）
このシミュレーション結果を図６のグラフに示す。また、デューティ比が0.5のときにおけるＣ（ｘ）およびＬ（ｘ）の値に可変キャパシタ21のキャパシタンスおよび可変インダクタ22のインダクタンスを固定した比較例の増幅回路のシミュレーション結果も併せて図６のグラフに示す。グラフにおいて、横軸は第１信号のデューティ比であり、縦軸は増幅回路の効率（ドレイン効率）である。また、図１に示した本発明の実施の形態の第１の例の増幅回路のシミュレーション結果を実線で示し、比較例の増幅回路のシミュレーション結果を破線で示す。【００４９】
図６のグラフから明らかなように、比較例の増幅回路は、入力される第１信号のデューティ比の低下にともなって効率が顕著に低下してしまう。これに対して、図１に示した本発明の実施の形態の第１の例の増幅回路においては、デューティ比が３％程度に小さくなるまで、デューティ比が50％のときと同程度の高い効率が維持されている。これにより本発明の有効性が確認できた。
【符号の説明】
【００５０】
10：トランジスタ回路
20：整合回路
11，62，63：ＦＥＴ
21：可変キャパシタ
22：可変インダクタ
61：変換回路
64，70：増幅回路
81：送信回路
82：アンテナ
83：受信回路
【図１】
2011148711.tif 000003
【図２】
2011148711.tif 000004
【図３】
2011148711.tif 000005
【図４】
2011148711.tif 000006
【図５】
2011148711.tif 000007
【図６】
2011148711.tif 000008
【国際調査報告】
2011148711.tif 000009
2011148711.tif 000010
2011148711.tif 000011
2011148711.tif 000012