(57)【要約】  第１クロック信号（ＨＣＫ）とそれよりも周波数の低い第２クロック信号（ＬＣＫ）を別々に生成する複数の発振回路（１３，２４）を備え、クロック切換え回路（２２）で選ばれた発振回路の発振出力に同期動作してＣＰＵ（１０）がデータ処理を行なうデータプロセッサ（１）において、低消費電力モードの設定状態では第１クロック信号を停止して第２クロック信号の発振動作を維持しておき、低消費電力モードの解除要因に応じて第１クロック信号の発振動作を開始するか否かを選択し、第1クロック信号の発振動作の開始は低消費電力モードの解除によって動作可能にされるＣＰＵの割込み処理を経ずに行なわれる。電源遮断状態から復帰するためのパワーオンリセットの期間に外部から供給されるパワーオンの要因が所定の要因であることを条件に第１クロック信号の発振動作を開始し、が所定の要因以外の要因であるときは第１クロック信号の発振動作を抑止する。
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【特許請求の範囲】
【請求項１】
第１のクロック信号を生成し、低消費電力モードにおいて発振動作が停止される第１の発振回路と、
前記第１のクロック信号よりも低い発振周波数を持つ第２のクロック信号を生成し、低消費電力モードにおいて発振動作が停止されない第２の発振回路と、
前記第１のクロック信号又は前記第２のクロック信号を選択して出力するクロック切換え回路と、
低消費電力モードの設定によって動作が停止され、低消費電力モードの解除によって動作が再開され、前記クロック切換え回路が出力するクロック信号に同期動作される第１の回路と、
低消費電力モードの設定と解除の何れの状態においても動作可能にされる第２の回路と、を有するデータプロセッサであって、
前記第１の回路の一つとしてＣＰＵを有し、
前記第２の回路の一つとして低消費電力モード制御回路を有し、
前記低消費電力モード制御回路は、低消費電力モードにおいて割込み要求を受け付けることにより低消費電力モードを解除し、低消費電力モードを解除する割込み要求が所定の割込み要求であるときは更に当該割込み要求に応答する前記ＣＰＵの割込み処理を経ずに前記第１の発振回路に発振動作の開始を指示する、データプロセッサ。
【請求項２】
前記低消費電力モード制御回路は、割込み制御回路及び要因判定回路を有し、
前記割込み制御回路は、割込み要求を受け付けて前記ＣＰＵに割込みを指示すると共に、低消費電力状態において割込み要求を受け付けることによりその解除を指示し、
前記要因判定回路は、前記割込み制御回路が受け付ける割込み要求が所定の割込み要求であることを判別したとき、前記第１の発振回路に発振動作の開始を指示する制御信号を出力する、請求項１記載のデータプロセッサ。
【請求項３】
前記低消費電力モード制御回路は更に、低消費電力モードの設定と解除を決める低消費電力モードフラグを有し、前記低消費電力モードフラグのセット状態によってデータプロセッサが低消費電力状態にされ、セット状態の前記低消費電力モードフラグがリセット状態にされることによりデータプロセッサの低消費電力状態が解除される、請求項２記載のデータプロセッサ。
【請求項４】
前記低消費電力モード制御回路は、前記第１の発振回路の発振動作の指示に同期してタイマカウント動作を開始し、タイムアウトカウント値に到達してタイムアウト信号を出力するタイマ回路を更に有し、
前記タイムアウト信号に応答して前記クロック切換え回路の出力が第２のクロック信号から第１のクロック信号に切換え制御される、請求項２記載のデータプロセッサ。
【請求項５】
前記タイマ回路はＣＰＵによってタイムアウトカウント値が設定されるタイムアウトカウントレジスタを有する、請求項４記載のデータプロセッサ。
【請求項６】
前記割込み制御回路は割込み要求の一つとして前記タイムアウト信号を入力し、
前記ＣＰＵは前記タイムアウト信号に基づく割込み指示を前記割込み制御回路から入力して開始する割込み処理によって前記クロック切換え回路の出力を第２のクロック信号から第１のクロック信号に切換え制御する、請求項４記載のデータプロセッサ。
【請求項７】
前記第１の回路として外部との間で通信を行うための通信インタフェース回路を更に有し、
前記低消費電力モードを解除する所定の割込み要求は、前記通信インタフェース回路を用いる通信の開始要求である、請求項１記載のデータプロセッサ。
【請求項８】
前記第１の回路として、外部から入力するアナログ信号をディジタル信号に変換するＡＤ変換回路を更に有し、
前記低消費電力モードを解除する所定の割込み要求は、前記ＡＤ変換回路を用いる動作の開始要求である、請求項７記載のデータプロセッサ。
【請求項９】
前記第１の回路としてウォッチドッグタイマ回路を更に有し、
前記低消費電力モードを解除する所定の割込み要求以外の割込み要求は、前記ウォッチドッグタイマ回路のタイマカウント値を初期化するための要求である、請求項７記載のデータプロセッサ。
【請求項１０】
前記第１の回路として時計用タイマ回路を更に有し、
前記低消費電力モードを解除する所定の割込み要求以外の割込み要求は、前記時計用タイマ回路のタイマカウント値を初期化するための要求である、請求項７記載のデータプロセッサ。
【請求項１１】
前記データプロセッサの外部からパワーオンリセットの要因を示す要因信号が供給される要因端子と、前記第２の回路の一つとして前記データプロセッサのリセット制御を行うリセット制御回路とを有し、
前記リセット制御回路は、パワーオンリセットの期間に前記第２の発振回路に発振動作の開始を指示すると共に、前記要因端子の状態が特定の状態であることを条件に所定のタイミングで前記第１の発振回路に発振動作の開始を指示する、請求項１記載のデータプロセッサ。
【請求項１２】
前記リセット制御回路は、ローボルテージディテクタを有し、前記要因端子の状態が特定の状態であるとき、パワーオンリセットの期間に前記ローボルテージディテクタが電源電圧の所定レベルへの立ち上がりを検出するタイミングに同期して前記第１の発振回路に発振動作の開始を指示する、請求項１１記載のデータプロセッサ。
【請求項１３】
パワーオンリセットの解除の後に、前記クロック切換え回路の出力が第２のクロック信号から第１のクロック信号に切換え制御される、請求項１２記載のデータプロセッサ。
【請求項１４】
前記パワーオンリセットの解除を指示する外部リセット端子をさらに有する、請求項１３記載のデータプロセッサ。
【請求項１５】
振動子を用いて第１のクロック信号を生成し、低消費電力モードにおいて発振動作が停止される第１の発振回路と、
前記第１のクロック信号よりも低い発振周波数を持つ第２のクロック信号をリングオシレータ回路を用いて生成し、低消費電力モードにおいて発振動作が停止されない第２の発振回路と、
前記第１のクロック信号又は前記第２のクロック信号を選択して出力するクロック切換え回路と、
前記クロック切換え回路から出力されるクロック信号に同期動作されるＣＰＵと、
外部からパワーオンリセットの要因を示す信号が供給される外部インタフェース端子としての要因端子と、
前記データプロセッサのリセット制御を行うリセット制御回路と、を有し、
前記リセット制御回路は、パワーオンリセットの期間に前記第２の発振回路に発振動作の開始を指示すると共に、前記要因端子の状態が特定の状態であることを条件に所定のタイミングで前記第１の発振回路に発振動作の開始を指示する、データプロセッサ。
【請求項１６】
前記リセット制御回路は、ローボルテージディテクタを有し、前記要因端子の状態が特定の状態であるとき、パワーオンリセットの期間に前記ローボルテージディテクタによる電源電圧の所定レベルへの立ち上がりを検出するタイミングに同期して前記第１の発振回路に発振動作の開始を指示する、請求項１５記載のデータプロセッサ。
【請求項１７】
パワーオンリセットの解除の後に、前記クロック切換え回路の出力が第２のクロック信号から第１のクロック信号に切換え制御される、請求項１６記載のデータプロセッサ。
【請求項１８】
前記パワーオンリセットの解除を指示する外部リセット端子をさらに有する、請求項１７記載のデータプロセッサ。
【請求項１９】
通信ネットワークに接続する制御モジュールと、
前記通信モジュールに接続され、第１のクロック信号とそれよりも周波数が低く且つ発振安定化の制御が容易な第２のクロック信号とを別々に生成する複数の発振回路を有し、クロック切換え回路で選ばれた発振回路の発振出力に同期動作するＣＰＵを有するデータプロセッサと、
前記データプロセッサによって制御されるアクチェータと、
前記データプロセッサに電源電圧を供給する電源回路と、を有する電子制御ユニットであって、
前記制御モジュールは前記電源回路からデータプロセッサへの電源電圧の供給と遮断を制御すると共に、データプロセッサへの電源電圧の遮断状態から供給状態に転ずるとき、その要因を示す信号を前記データプロセッサに出力する制御を行い、
前記データプロセッサは、パワーオンリセットの期間に前記第２のクロック信号の発振動作を開始すると共に、前記制御モジュールから供給される要因が所定の要因であることを条件に所定のタイミングで前記第１のクロック信号の発振動作を開始する、電子制御ユニット。
【請求項２０】
前記データプロセッサは、ローボルテージディテクタを有し、パワーオンリセットの期間に前記制御モジュールから供給される要因が所定の要因であるとき、パワーオンリセットの期間に前記ローボルテージディテクタが電源電圧の所定レベルへの立ち上がりを検出するタイミングに同期して前記第１のクロック信号の発振動作を開始する、請求項１９記載の電子制御ユニット。
【請求項２１】
パワーオンリセットの解除の後に、前記クロック切換え回路の出力が第２のクロック信号から第１のクロック信号に切換え制御される、請求項２０記載の電子制御ユニット。
【請求項２２】
前記制御モジュールはデータプロセッサに前記パワーオンリセットの解除を指示する、請求項２１記載の電子制御ユニット。
【請求項２３】
前記制御モジュールは前記パワーオンリセットの解除タイミングを決定するためのタイマ回路を更に有する、請求項２２記載の電子制御ユニット。
【請求項２４】
前記データプロセッサは、低消費電力モードの設定によって動作が停止され、低消費電力モードの解除によって動作が再開され、前記クロック切換え回路が出力するクロック信号に同期動作される第１の回路と、
低消費電力モードの設定と解除の何れの状態においても動作可能にされる第２の回路と、を有し、
前記ＣＰＵは前記第１の回路の一つの回路であり、
前記第２の回路の一つとして低消費電力モード制御回路を有し、
前記低消費電力モード制御回路は、低消費電力モードにおいて割込み要求を受け付けることにより低消費電力モードを解除し、低消費電力モードを解除する割込み要求が所定の割込み要求であるときは更に当該割込み要求に応答する前記ＣＰＵの割込み処理を経ずに前記第１のクロック信号の発振開始を指示する、請求項１９記載の電子制御ユニット。
【請求項２５】
前記低消費電力モード制御回路は、割込み制御回路及び要因判定回路を有し、
前記割込み制御回路は、割込み要求を受け付けて前記ＣＰＵに割込みを指示すると共に、低消費電力状態において割込み要求を受け付けることによりその解除を指示し、
前記要因判定回路は、前記割込み制御回路が受け付ける割込み要求が所定の割込み要求であることを判別したとき、前記第１のクロック信号の発振開始を指示する制御信号を出力する、請求項２４記載の電子制御ユニット。
【請求項２６】
前記低消費電力モード制御回路は更に、低消費電力モードの設定と解除を決める低消費電力モードフラグを有し、前記低消費電力モードフラグのセット状態によってデータプロセッサが低消費電力状態にされ、セット状態の前記低消費電力モードフラグがリセット状態にされることによりデータプロセッサの低消費電力状態が解除される、請求項２５記載の電子制御ユニット。
【請求項２７】
前記低消費電力モード制御回路は、前記第１のクロック信号の発振開始の指示に同期してタイマカウント動作を開始し、タイムアウトカウント値に到達してタイムアウト信号を出力するタイマ回路を更に有し、
前記タイムアウト信号に応答して前記クロック切換え回路の出力が第２のクロック信号から第１のクロック信号に切換え制御される、請求項２５記載の電子制御ユニット。
【請求項２８】
前記タイマ回路はＣＰＵによってタイムアウトカウント値が設定されるタイムアウトカウントレジスタを有する、請求項２７記載の電子制御ユニット。
【請求項２９】
前記割込み制御回路は割込み要求の一つとして前記タイムアウト信号を入力し、
前記ＣＰＵは前記タイムアウト信号に基づく割込み指示を前記割込み制御回路から入力して開始する割込み処理によって前記クロック切換え回路の出力を第２のクロック信号から第１のクロック信号に切換え制御する、請求項２７記載の電子制御ユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データプロセッサ及びこれを用いた電子制御ユニットにおけるクロック発振に関する低消費電力技術に関し、例えば自動車の電子制御に用いる電子制御ユニットに適用して有効な技術に関する。
【背景技術】
【０００２】
マイクロコンピュータの低消費電力について記載された文献１には、複数種類のスタンバイモードの解除要因の夫々が発生すると、それによってスタンバイモードを解除するスタンバイモードコントローラがスタンバイモードの解除要因に応じてクロックセレクタにクロック信号を選択させ、選択されたクロック信号をスタンバイ解除後の同期クロック信号として用いることにより、スタンバイ解除後の処理に必要なクロック周波数を選択できるようにした技術が記載される。【０００３】
特許文献２には、スタンバイモードではＣＰＵに低速クロックを供給し、割り込みが入力されることによって高速クロックを起動すると共にカウント動作を開始し、カウント値が所定値に到達したときＣＰＵの同期クロック信号を低速クロック信号から高速クロック信号に切換えて、割り込み処理を開始することにより、スタンバイモードから通常モードに復帰したとき高速クロック同期で割り込み処理を開始することができるようにする技術が記載される。【０００４】
【特許文献１】特開平１０−４９２４８号公報
【特許文献２】特開２００５−４４１３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者はデータプロセッサに対してスタンバイモードの設定と解除を定期的に繰り返してデータ処理を行なう場合の低消費電力化について検討した。スタンバイモードを解除して行なう処理は通信処理やＡＤ変換処理のように高速なクロック信号に同期して行わなければならない処理もあれば、ウォッチドッグタイマに対するタイマカウント値の定期的なクリア処理や時計用タイマ回路に対する秒カウントの更新処理のように低速クロックに同期する処理で十分な処理もあり、本発明者はスタンバイ状態における電力消費とスタンバイ解除後の電力消費との双方をクロック信号の制御という点で最適化することについて検討した。特許文献１のようにスタンバイ状態でも高速ロックの発振動作を維持し、スタンバイ解除の割り込み要因に応じて単にクロック信号の選択を可能にするだけでは、高速クロックの発振動作が常時行われるという点で低消費電力化の効果が劣ると考えられる。また、特許文献２の場合にはスタンバイモードを解除する割り込み信号の入力によって高速クロックの発振動作を開始するから高速クロックの発振動作を常時行わない点では低消費電力であるが、割り込み要求があれば常に高速クロックの発振動作を開始してシステムクロックを高速クロックに切換えるという制御では、上述の低速クロックに同期する処理で十分な処理の場合に電力消費に無駄を生ずる。このように、低消費電力モードにおける電力消費と低消費電力モードの解除状態における電力消費との双方において低消費電力を実現することができるクロック制御の必要性が明らかになった。【０００６】
同様に、データプロセッサの電源供給を選択的に遮断して低消費電力を図るディープスタンバイのような低消費電力状態に対しても、ディープスタンバイから復帰した後に行われる処理に着目して高速クロックの発振を開始するか否かを判別することが望ましい。このように、パワーオンの後に行われる処理に応じて過不足のない周波数でデータ処理を行うことができるクロック制御の必要性が明らかになった。【０００７】
本発明の目的は、低消費電力状態から動作可能な状態に遷移する場合にも低消費電力に寄与することができるデータプロセッサ、更には電子制御ユニットを提供することにある。【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。【００１０】
すなわち、第１のクロック信号とそれよりも周波数の低い第２のクロック信号を別々に生成する複数の発振回路を備え、クロック切換え回路で選ばれた発振回路の発振出力に同期動作してＣＰＵがデータ処理を行なうデータプロセッサにおいて、低消費電力モードの設定状態では第１のクロック信号を停止して第２のクロック信号の発振動作を維持しておき、低消費電力モードの解除要因に応じて第１のクロック信号の発振動作を開始するか否かを選択し、第1のクロック信号の発振動作の開始は低消費電力モードの解除によって動作可能にされる前記ＣＰＵの割込み処理を経ずに行なわれる。【００１１】
前記低消費電力モードの解除要因が前記第1のクロック信号の発振動作を開始するものである場合、ＣＰＵは前記第1のクロック信号の発振が安定するまでは前記第２のクロック信号に同期して割込み処理を実行し、前記第１のクロック信号の発振が安定した後は前記第１のクロック信号に同期して割込み処理を継続実行する。一方で前記消費電力モードの解除要因が前記第１のクロック信号の発振動作を開始しないものである場合、ＣＰＵは前記第２のクロック信号に同期して割込み処理を実行する。【００１２】
更に、電源遮断状態から復帰するためのパワーオンリセットの期間に外部から供給されるパワーオンの要因が所定の要因であることを条件に第１のクロック信号の発振動作を開始し、前記要因が所定の要因以外の要因であるときは前記第１のクロック信号の発振動作を抑止する。【００１３】
前記パワーオンの要因が前記所定の要因である場合には周波数の高い前記第１のクロック信号によりパワーオンリセット動作から前記要因に対応した処理を高速に行うことが可能となる。一方で前記パワーオンの要因が前記所定の要因以外である場合には周波数の低い第２のクロックによりパワーオンリセット動作から前記容認に対応した処理を行うことが可能となる。【００１４】
上記より、低消費電力モードの設定状態では第１のクロック信号の発振動作が停止されるからこの点で低消費電力が実現される。また、低消費電力モードが解除されるときは解除要因に応じて必要な場合だけ第１のクロック信号が生成されるから、低消費電力モードの解除後に行なわれる処理に応じて過不足のない周波数でＣＰＵが同期動作され、この点でも低消費電力が実現されると共に解除要因に応じた処理を適切な時間で完了させることができる。さらに、そのときの第１のクロック信号の発振動作の開始は解除要因の発生による前記ＣＰＵの割込み処理を経ずに行なわれるから、ＣＰＵの割り込み処理で発振動作を開始する制御を行う場合に比べて低消費電力モードの解除指示から発振動作の安定化までの待ち時間を短縮でき、この点でも適切な時間での処理の完了と低消費電力が実現される。さらに、電源遮断状態から復帰するパワーオンのときにもパワーオン要因に応じて必要な場合だけ第１のクロック信号が生成されるから、パワーオンの後に行なわれる処理に応じて過不足のない周波数でＣＰＵが同期動作され、この点でも低消費電力と適切な時間での処理実行が実現される。
【発明の効果】
【００１５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。【００１６】
すなわち、低消費電力状態から動作可能な状態に遷移する場合にも低消費電力に寄与することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は本発明の一実施の形態に係る電子制御ユニットとデータプロセッサを例示するブロック図である。
【図２】図２は低消費電力モード制御回路の詳細な一例を示すブロック図である。
【図３】図３はＣＡＮ制御モジュールの詳細な一例を示すブロック図である。
【図４】図４は割り込み要因判定回路の詳細な一例を示すブロック図である。
【図５】図５はパワーオンリセット期間に高速クロック信号の発振を開始する場合の動作タイミングチャートである。
【図６】図６はパワーオンリセット期間に高速クロックの発振を行わない場合の動作タイミングチャートである。
【図７】図７はスタンバイモードからの復帰制御手順を全体的に示したフローチャートである。
【図８】図８はスタンバイ状態から復帰してＣＰＵが低速動作を行う場合の動作タイミングとスタンバイ状態から復帰してＣＰＵが高速動作を行う場合の動作タイミングとが例示するタイミングチャートである。
【図９】図９はスタンバイ状態から復帰してＣＰＵを高速動作させるとき要因判定回路を用いずに割り込みで高速クロックの発振動作を指示する比較例に係る動作タイミングが例示するタイミングチャートである。
【図１０Ａ】図１０ＡはＣＰＵが低速動作を行う場合の割込み処理プログラムを例示する説明図である。
【図１０Ｂ】図１０ＢはＣＰＵが高速動作を行う場合の割込み処理プログラムを例示する説明図である。
【符号の説明】
【００１８】
６  ネットワークバス（ＣＡＮＢＵＳ）
５  ＣＡＮ制御モジュール（ＣＡＮＴＲＮＳＣＶ）
１  データプロセッサ（ＭＣＵ）
２，３  アクチェータ（ＡＣＴＡＴＲ）
４  電源回路（ＰＷＳＰＬＹ）
ＰＷＥＮ  電源イネーブル信号
ＶＣＣ  電源電圧
ＲＥＳ  リセット信号
ＲＴＮＦ１，ＲＴＮＦ２  復帰要因信号
１０  ＣＰＵ
１１  プログラマブルＲＯＭ（ＰＲＯＭ）
１２  ＲＡＭ
１４  通信インタフェース回路（ＣＯＭＭＩＦ）
１５  アナログディジタル変換回路（ＡＤＣ）
１３  発振回路（ＨＯＣＯ）
ＨＣＫ  高速クロック信号
ＬＣＫ  低速クロック信号
２４  発振回路（ＬＯＣＯ）
２２  クロック切換え回路
ＳＣＫ  システムクロック信号
２５  汎用のタイマ回路（ＴＭＲ）
２７  時計用タイマ回路（ＲＴＴＭＲ）
２９  ウォッチドッグタイマ（ＷＤＴＭＲ）
２０  割り込み制御回路（ＩＮＴＣＬ）
２１  割り込み要因判定回路（ＴＣＴＤＳＣ）
２３  システムコントローラ（ＳＹＳＣＮＴ）
２６  発振安定待ちタイマ回路（ＳＴＢＴＭＲ）
ＩＲＱ  割り込み信号
３１  モードレジスタ
３３  リセット制御回路
３２  スタンバイモードフラグ
ｒｅｓ  内部リセット信号
３４  ローボルテージディテクタ（ＬＶＤ）
５０  トランシーバ（ＴＲＮＳＷＣＶ）
５１  制御回路（ＣＯＮＴ）
５２  ＩＤ判定回路（ＩＤＤＳＣ）
５３  タイマ回路（ＴＭＲ）
５４  要因判定回路（ＦＣＴＤＳＣ）
６０  制御信号
ＣＡＮｗｋｕ  ウェイクアップ割り込み要求信号
ＩＮＴｊ  内部割込み要求信号
ＥＸＴｉｎｔ  外部割込み要求信号
ＷＤＴｉｎｔ  クリア割り込み要求信号
ＲＴＴｉｎｔ  秒カウント更新割り込み要求信号
６１  判別信号
【発明を実施するための最良の形態】
【００１９】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
Ａ）．低消費電力モードの解除における低消費電力化
〔１〕＜低消費電力状態からの復帰時における復帰要因に応ずる先行発振＞
本発明の代表的な実施の形態に係るデータプロセッサ（１）は、第１のクロック信号（ＨＣＫ）を生成し、低消費電力モードにおいて発振動作が停止される第１の発振回路（１３）と、前記第１のクロック信号よりも低い発振周波数を持つ第２のクロック信号（ＬＣＫ）を生成し、低消費電力モードにおいて発振動作が停止されない第２の発振回路（２４）と、前記第１のクロック信号又は前記第２のクロック信号を選択して出力するクロック切換え回路（２２）と、低消費電力モードの設定によって動作が停止され、低消費電力モードの解除によって動作が再開され、前記クロック切換え回路が出力するクロック信号に同期動作される第１の回路（１０〜１５）と、低消費電力モードの設定と解除の何れの状態においても動作可能にされる第２の回路（２０〜２３，２４，２５，２７，２９，３０）と、を有する。前記第１の回路の一つとしてＣＰＵ（１０）を有する。前記第２の回路の一つとして低消費電力モード制御回路（３０）を有する。前記低消費電力モード制御回路は、低消費電力モードにおいて割込み要求（ＣＡＮｗｋｕ，ＩＮＴｊ，ＥＸＴｉｎｔ，ＷＤＴｉｎｔ，ＲＴＴｉｎｔ）を受け付けることにより低消費電力モードを解除し、低消費電力モードを解除する割込み要求が所定の割込み要求（ＣＡＮｗｋｕ，ＩＮＴｊ，ＥＸＴｉｎｔ）であるときは更に当該割込み要求に応答する前記ＣＰＵの割込み処理を経ずに前記第１の発振回路に発振動作の開始を指示する（６１）。【００２０】
上記より、低消費電力モードの設定状態では第１のクロック信号の発振動作が停止されるからこの点で低消費電力が実現される。また、低消費電力モードが解除されるときは解除要因に応じて必要な場合だけ第１のクロック信号が生成されるから、低消費電力モードの解除後に行なわれる処理に応じて過不足のない周波数でＣＰＵが同期動作され、この点でも低消費電力と適切な時間での処理の完了が実現される。さらに、そのときの第１のクロック信号の発振動作の開始は解除要因の発生による前記ＣＰＵの割込み処理を経ずに行なわれるから、ＣＰＵの割り込み処理で発振動作を開始する制御を行う場合に比べて低消費電力モードの解除指示から発振動作の安定化までの待ち時間を短縮でき、この点でも適切な時間での処理の完了と低消費電力が実現される。【００２１】
〔２〕＜割込み制御回路及び要因判定回路＞
項１のデータプロセッサにおいて、前記低消費電力モード制御回路は、割込み制御回路（２０）及び要因判定回路（２１）を有する。前記割込み制御回路は、割込み要求を受け付けて前記ＣＰＵに割込みを指示すると共に、低消費電力状態において割込み要求を受け付けることによりその解除を指示する。前記要因判定回路は、前記割込み制御回路が受け付ける割込み要求が所定の割込み要求であることを判別したとき、前記第１の発振回路に発振動作の開始を指示する制御信号（６１）を出力する。【００２２】
割込み制御回路は割込み要求に対する割込み優先レベルなどに基づいて割込み要求を受け付ける制御を行う。要因判定回路は、割込み制御回路による制御に並行して、割込み制御回路が受け付ける割込み要求が所定の割込み要求であるか否か判別することができる。【００２３】
〔３〕＜低消費電力モードフラグ＞
項２のデータプロセッサにおいて、前記低消費電力モード制御回路は更に、低消費電力モードの設定と解除を決める低消費電力モードフラグ（３２）を有し、前記低消費電力モードフラグのセット状態によってデータプロセッサが低消費電力状態にされ、セット状態の前記低消費電力モードフラグがリセット状態にされることによりデータプロセッサの低消費電力状態が解除される。【００２４】
低消費電力モードフラグの状態を決めることによって低消費電力モードの設定とその解除の制御を容易化することができる。【００２５】
〔４〕＜クロック発振安定化のタイマ＞
項２又は３のデータプロセッサにおいて、前記低消費電力モード制御回路は、前記第１の発振回路の発振動作の指示に同期してタイマカウント動作を開始し（６１）、タイムアウトカウント値に到達してタイムアウト信号を出力するタイマ回路（２６）を更に有する。前記タイムアウト信号に応答して前記クロック切換え回路の出力が第２のクロック信号から第１のクロック信号に切換え制御される。【００２６】
採用する振動子等に依存する第１の発振回路の発振特性に応じてタイムアウトカウント値を選択することによりクロック発振安定化待ち時間を可変にすることができる。【００２７】
〔５〕＜タイムアウトカウントレジスタ＞
項４のデータプロセッサにおいて、前記タイマ回路はＣＰＵによってタイムアウトカウント値が設定されるタイムアウトカウントレジスタ（３６）を有する。【００２８】
タイムアウトカウント値を可変に設定することが極めて容易になる。【００２９】
〔６〕＜ＣＰＵによるクロック切換え＞
項4又は５のデータプロセッサにおいて、前記割込み制御回路は割込み要求の一つとして前記タイムアウト信号（ＩＮＴｊ）を入力する。前記ＣＰＵは前記タイムアウト信号に基づく割込み指示を前記割込み制御回路から入力して開始する割込み処理によって前記クロック切換え回路の出力を第２のクロック信号から第１のクロック信号に切換え制御する。【００３０】
割り込み処理によってクロック切換え回路の出力を容易に切換え可能になる。【００３１】
〔７〕＜低消費電力モードを解除する所定の割込み要求＞
項１乃至６の何れかのデータプロセッサは、前記第１の回路として外部との間で通信を行うための通信インタフェース回路（１４）を更に有する。前記低消費電力モードを解除する所定の割込み要求は、前記通信インタフェース回路を用いる通信の開始要求（ＣＡＮｗｋｕ）である。【００３２】
通信機能のウェイクアップ割り込み等によって低消費電力モードを解除して高速の第１クロック信号に同期する通信処理に速やかに移行することが可能になる。【００３３】
〔８〕＜低消費電力モードを解除する所定の割込み要求＞
項７のデータプロセッサは、前記第１の回路として、外部から入力するアナログ信号をディジタル信号に変換するＡＤ変換回路（１５）を更に有する。前記低消費電力モードを解除する所定の割込み要求は、前記ＡＤ変換回路を用いる動作の開始要求（ＩＮＴｊ）である。【００３４】
通信機能のウェイクアップ割り込み等または外部に接続されたセンサからのアナログ信号の入力による割り込みによって低消費電力モードを解除して高速の第１クロック信号に同期する通信処理に速やかに移行することが可能になる。【００３５】
〔９〕＜低消費電力モードを解除する所定の割込み要求以外の割込み要求＞
項７又は８のデータプロセッサは、前記第１の回路としてウォッチドッグタイマ回路（２９）を更に有する。前記低消費電力モードを解除する所定の割込み要求以外の割込み要求は、前記ウォッチドッグタイマ回路のタイマカウント値を初期化するための要求（ＷＤＴｉｎｔ）である。【００３６】
ウォッチドッグタイマのタイマカウント値を初期化する動作のための割り込み要求によってスタンバイモードが解除されても高速の第１のクロック信号は発振開始されないから、ウォッチドッグタイマのタイマカウント値の初期化動作に無駄な電力を消費して高速処理されることはない。【００３７】
〔１０〕＜低消費電力モードを解除する所定の割込み要求以外の割込み要求＞
項７乃至９の何れかのデータプロセッサは、前記第１の回路として時計用タイマ回路（２７）を更に有する。前記低消費電力モードを解除する所定の割込み要求以外の割込み要求は、前記時計用タイマ回路のタイマカウント値を初期化するための要求（ＲＴＴｉｎｔ）である。【００３８】
時計用タイマ回路のタイマカウント値を初期化する動作のための割り込み要求によってスタンバイモードが解除されても高速の第１のクロック信号は発振開始されないから、時計用タイマ回路のタイマカウント値の初期化動作に無駄な電力を消費して高速処理されることはない。
Ｂ）．低消費電力モードの解除とパワーオンリセットの解除の夫々における低消費電力化
〔１１〕＜パワーオンリセット解除前における高速クロックの発振選択＞
項１のデータプロセッサは更に、前記データプロセッサの外部からパワーオンリセットの要因を示す要因信号（ＲＴＮＦ１，ＲＴＮＦ２）が供給される要因端子と、前記第２の回路の一つとして前記データプロセッサのリセット制御（３３）を行うリセット制御回路とを有する。前記リセット制御回路は、パワーオンリセットの期間に前記第２の発振回路に発振動作の開始を指示すると共に、前記要因端子の状態が特定の状態であることを条件に所定のタイミングで前記第１の発振回路に発振動作の開始を指示する（６０）。【００３９】
パワーオンのときにもパワーオン要因に応じて必要な場合だけ第１のクロック信号が生成されるから、パワーオンリセットの解除の後に行なわれる処理に応じて過不足のない周波数でＣＰＵを同期動作させることができ、この点でも低消費電力が実現される。【００４０】
〔１２〕＜ＬＶＤを用いた高速クロック発振開始タイミングの生成＞
項１１のデータプロセッサにおいて、前記リセット制御回路は、ローボルテージディテクタ（３４）を有し、前記要因端子の状態が前記特定の状態であるとき、パワーオンリセットの期間に前記ローボルテージディテクタが電源電圧の所定レベルへの立ち上がりを検出するタイミングに同期して前記第１の発振回路に発振動作の開始を指示する（６０）。【００４１】
前記ローボルテージディテクタによる電源電圧の所定レベルへの立ち上がり検出を用いることにより、パワーオンリセット期間でも前記第１の発振回路に対する発振動作の開始を確実に指示することができる。【００４２】
〔１３〕＜パワーオンリセット解除後のクロック切換え制御＞
項１２のデータプロセッサにおいて、パワーオンリセットの解除の後に、前記クロック切換え回路の出力が第２のクロック信号から第１のクロック信号に切換え制御される。【００４３】
パワーオンリセットの解除後にＣＰＵのプログラム処理を介してクロック切換え制御を行うことができる。【００４４】
〔１４〕＜外部リセット端子＞
項１３のデータプロセッサは、前記パワーオンリセットの解除を指示する外部リセット端子（ＲＥＳ）をさらに有する。【００４５】
第１の発振回路の発振特性に応じたクロック発振安定化待ち時間の経過を考慮してリセット解除を行うことにより、解除後、速やかにクロックの切換えを行って高速動作可能になる。
Ｃ）．パワーオンリセットの解除における低消費電力化
〔１５〕＜パワーオンリセット解除前における高速クロックの発振選択＞
本発明の別の実施の形態に係るデータプロセッサは、振動子を用いて第１のクロック信号を生成し、低消費電力モードにおいて発振動作が停止される第１の発振回路と、前記第１のクロック信号よりも低い発振周波数を持つ第２のクロック信号をオンチップオシレータ回路を用いて生成し、低消費電力モードにおいて発振動作が停止されない第２の発振回路と、前記第１のクロック信号又は前記第２のクロック信号を選択して出力するクロック切換え回路と、前記クロック切換え回路から出力されるクロック信号に同期動作されるＣＰＵと、外部からパワーオンリセットの要因を示す要因信号が供給される外部インタフェース端子としての要因端子と、前記データプロセッサのリセット制御を行うリセット制御回路と、を有する。前記リセット制御回路は、パワーオンリセットの期間に前記第２の発振回路に発振動作の開始を指示すると共に、前記要因端子の状態が特定の状態であることを条件に所定のタイミングで前記第１の発振回路に発振動作の開始を指示する。【００４６】
パワーオンのときにパワーオン要因に応じて必要な場合だけ第１のクロック信号が生成されるから、パワーオンリセットの解除の後に行なわれる処理に応じて過不足のない周波数でＣＰＵを同期動作させることができ、この点で低消費電力が実現される。【００４７】
〔１６〕＜ＬＶＤを用いた高速クロック発振開始タイミングの生成＞
項１５のデータプロセッサにおいて、前記リセット制御回路は、ローボルテージディテクタを有し、前記要因端子の状態が前記特定の状態であるとき、パワーオンリセットの期間に前記ローボルテージディテクタが電源電圧の所定レベルへの立ち上がりを検出するタイミングに同期して前記第１の発振回路に発振動作の開始を指示する。【００４８】
前記ローボルテージディテクタによる電源電圧の所定レベルへの立ち上がり検出を用いることにより、パワーオンリセット期間でも前記第１の発振回路に対する発振動作の開始を確実に指示することができる。【００４９】
〔１７〕＜パワーオンリセット解除後のクロック切換え制御＞
項１６のデータプロセッサにおいて、パワーオンリセットの解除の後に、前記クロック切換え回路の出力が第２のクロック信号から第１のクロック信号に切換え制御される。【００５０】
パワーオンリセットの解除後にＣＰＵのプログラム処理を介してクロック切換え制御を行うことができる。【００５１】
〔１８〕＜外部リセット端子＞
項１７のデータプロセッサは、前記パワーオンリセットの解除を指示する外部リセット端子をさらに有する。【００５２】
第１の発振回路の発振特性に応じたクロック発振安定化待ち時間の経過を考慮してリセット解除を行うことにより、解除後、速やかにクロックの切換えを行って高速動作可能になる。
Ｄ）．電子制御ユニットのディープスタンバイ状態からの復帰
〔１９〕＜電子制御ユニットのパワーオンリセット＞
本発明の別の実施の形態に係る電子制御ユニットは、通信ネットワークに接続する制御モジュール（５）と、前記通信モジュールに接続され、第１のクロック信号（ＨＣＫ）とそれよりも周波数が低く且つ発振安定化制御の容易な第２のクロック信号（ＬＣＫ）とを別々に生成する複数の発振回路（１３，２４）を有し、クロック切換え回路で選ばれた発振回路の発振出力に同期動作するＣＰＵ（１０）を有するデータプロセッサと、前記データプロセッサによって制御されるアクチェータ（２，３）と、前記データプロセッサに電源電圧を供給する電源回路（４）と、を有する。前記制御モジュールは前記電源回路からデータプロセッサへの電源電圧の供給と遮断を制御すると共に、データプロセッサへの電源電圧の遮断状態から供給状態に転ずるとき、その要因を示す信号（ＲＴＮＦ１，ＲＴＮＦ２）を前記データプロセッサに出力する制御を行う。前記データプロセッサは、パワーオンリセットの期間に前記第２のクロック信号の発振動作を開始すると共に、前記制御モジュールから供給される要因が所定の要因であることを条件に所定のタイミングで前記第１のクロック信号の発振動作を開始する（６０）。【００５３】
パワーオンのときにパワーオン要因に応じて必要な場合だけ第１のクロック信号が生成されるから、パワーオンリセットの解除の後に行なわれる処理に応じて過不足のない周波数でＣＰＵを同期動作させることができ、この点で低消費電力が実現される。【００５４】
〔２０〕＜ＬＶＤを用いた高速クロック発振開始タイミングの生成＞
項１９の電子制御ユニットにおいて、前記データプロセッサは、ローボルテージディテクタを有し、パワーオンリセットの期間に前記制御モジュールから供給される要因が所定の要因であるとき、パワーオンリセットの期間に前記ローボルテージディテクタが電源電圧の所定レベルへの立ち上がりを検出するタイミングに同期して前記第１のクロック信号の発振動作を開始する。【００５５】
前記ローボルテージディテクタによる電源電圧の所定レベルへの立ち上がり検出を用いることにより、パワーオンリセット期間でも前記第１の発振回路に対する発振動作の開始を確実に指示することができる。【００５６】
〔２１〕＜パワーオンリセット解除後のクロック切換え制御＞
項２０の電子制御ユニットにおいて、パワーオンリセットの解除の後に、前記クロック切換え回路の出力が第２のクロック信号から第１のクロック信号に切換え制御される。【００５７】
パワーオンリセットの解除後に第２のクロック信号に同期動作するＣＰＵのプログラム処理を介してクロック切換え制御を行うことができる。【００５８】
〔２２〕＜パワーオンリセット解除の指示＞
項２１の電子制御ユニットにおいて、前記制御モジュールはデータプロセッサに前記パワーオンリセットの解除を指示する。【００５９】
第１のクロック信号の発振特性に応じたクロック発振安定化待ち時間の経過を考慮して制御モジュールがリセット解除を行うことにより、リセット解除後、データプロセッサは速やかにクロックの切換え行って高速動作可能になる。【００６０】
〔２３〕＜パワーオンリセット解除タイミング決定用のタイマ＞
項２２の電子制御ユニットにおいて、前記制御モジュールは前記パワーオンリセットの解除タイミングを決定するためのタイマ回路を更に有する。【００６１】
第１のクロック信号の発振安定化待ち時間の経過を考慮して前記パワーオンリセットの解除タイミングを容易に制御することができる。
Ｅ）．電子制御ユニットのスタンバイ状態からの復帰
〔２４〕＜電子制御ユニットのスタンバイ解除＞
項１９の電子制御ユニットにおいて、前記データプロセッサは、低消費電力モードの設定によって動作が停止され、低消費電力モードの解除によって動作が再開され、前記クロック切換え回路が出力するクロック信号に同期動作される第１の回路と、低消費電力モードの設定と解除の何れの状態においても動作可能にされる第２の回路と、を有する。前記ＣＰＵは前記第１の回路の一つの回路である。前記第２の回路の一つとして低消費電力モード制御回路を有する。前記低消費電力モード制御回路は、低消費電力モードにおいて割込み要求を受け付けることにより低消費電力モードを解除し、低消費電力モードを解除する割込み要求が所定の割込み要求であるときは更に当該割込み要求に応答する前記ＣＰＵの割込み処理を経ずに前記第１のクロック信号の発振開始を指示する。【００６２】
上記より、低消費電力モードの設定状態では第１のクロック信号の発振動作が停止されるからこの点で低消費電力が実現される。また、低消費電力モードが解除されるときは解除要因に応じて必要な場合だけ第１のクロック信号が生成されるから、低消費電力モードの解除後に行なわれる処理に応じて過不足のない周波数でＣＰＵが同期動作され、この点でも低消費電力が実現される。さらに、そのときの第１のクロック信号の発振動作の開始は解除要因の発生による前記ＣＰＵの割込み処理を経ずに行なわれるから、ＣＰＵの割り込み処理で発振動作を開始する制御を行う場合に比べて低消費電力モードの解除指示から発振動作の安定化までの待ち時間を短縮でき、この点でも低消費電力が実現される。【００６３】
〔２５〕＜割込み制御回路及び要因判定回路＞
項２４の電子制御ユニットにおいて、前記低消費電力モード制御回路は、割込み制御回路及び要因判定回路を有する。前記割込み制御回路は、割込み要求を受け付けて前記ＣＰＵに割込みを指示すると共に、低消費電力状態において割込み要求を受け付けることによりその解除を指示する。前記要因判定回路は、前記割込み制御回路が受け付ける割込み要求が所定の割込み要求であることを判別したとき、前記第１のクロック信号の発振開始を指示する制御信号を出力する。【００６４】
割込み制御回路は割込み要求に対する割込み優先レベルなどに基づいて割込み要求を受け付ける制御を行う。要因判定回路は、割込み制御回路による制御に並行して、割込み制御回路が受け付ける割込み要求が所定の割込み要求であるか否か判別することができる。【００６５】
〔２６〕＜低消費電力モードフラグ＞
項２５の電子制御ユニットにおいて、前記低消費電力モード制御回路は更に、低消費電力モードの設定と解除を決める低消費電力モードフラグを有し、前記低消費電力モードフラグのセット状態によってデータプロセッサが低消費電力状態にされ、セット状態の前記低消費電力モードフラグがリセット状態にされることによりデータプロセッサの低消費電力状態が解除される。【００６６】
低消費電力モードフラグの状態を決めることによって低消費電力モードの設定とその解除の制御を容易化することができる。【００６７】
〔２７〕＜クロック発振安定化のタイマ＞
項２５又は２６の電子制御ユニットにおいて、前記低消費電力モード制御回路は、前記第１のクロック信号の発振開始の指示に同期してタイマカウント動作を開始し、タイムアウトカウント値に到達してタイムアウト信号を出力するタイマ回路を更に有する。前記タイムアウト信号に応答して前記クロック切換え回路の出力が第２のクロック信号から第１のクロック信号に切換え制御される。【００６８】
採用する振動子等に依存する第１の発振回路の発振特性に応じてタイムアウトカウント値を選択することによりクロック発振安定化待ち時間を可変にすることができる。【００６９】
〔２８〕＜タイムアウトカウントレジスタ＞
項２７の電子制御ユニットにおいて、前記タイマ回路はＣＰＵによってタイムアウトカウント値が設定されるタイムアウトカウントレジスタを有する。【００７０】
タイムアウトカウント値を可変に設定することが極めて容易になる。【００７１】
〔２９〕＜ＣＰＵによるクロック切換え＞
項２７又は２８の電子制御ユニットにおいて、前記割込み制御回路は割込み要求の一つとして前記タイムアウト信号を入力する。前記ＣＰＵは前記タイムアウト信号に基づく割込み指示を前記割込み制御回路から入力して開始する割込み処理によって前記クロック切換え回路の出力を第２のクロック信号から第１のクロック信号に切換え制御する。【００７２】
割り込み処理によってクロック切換え回路の出力を容易に切換え可能になる。【００７３】
２．実施の形態の詳細
実施の形態について更に詳述する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の符号を付して、その繰り返しの説明を省略する。【００７４】
《データプロセッサ及び電子制御ユニット》
図１には本発明の一実施の形態に係る電子制御ユニットが例示される。同図に示される電子制御ユニットは例えば自動車のＥＣＵ（Electronic Control Unit）の一つを例示し、それが接続するネットワークには車載ＬＡＮの一つであるＣＡＮ（Controller Area Network）を採用した場合を一例とする。【００７５】
ネットワークバス（ＣＡＮＢＵＳ）６にはネットワーク制御モジュールとしてのＣＡＮ制御モジュール（ＣＡＮＴＲＮＳＣＶ）５を介してデータプロセッサ（ＭＣＵ）１が接続され、データプロセッサ１にはその制御を受けるアクチェータ（ＡＣＴＡＴＲ）２，３が接続される。ＣＡＮ制御モジュール５はトランシーバ機能を有するものに限定されず、ＥＣＵの機能に応じてレシーバ機能だけであってもよい。【００７６】
ＣＡＮ制御モジュール５はネットワークバス６とデータプロセッサ1との間のデータ伝送制御を行うだけでなく、電源回路（ＰＷＳＰＬＹ）４からデータプロセッサ1への電源供給と遮断の制御を行うと共に、電源供給を再開するときのリセット制御と電源供給再開の要因通知の制御を行う。すなわち、ＣＡＮ制御モジュール５は電源遮断の指示に応答して電源イネーブル信号ＰＷＥＮを非活性にすることにより、電源スイッチ７をオフ状態に制御して、電源回路４からデータプロセッサ１への電源電圧ＶＣＣの供給を遮断する。電源遮断の指示は、特に制限されないが、データプロセッサ１が所定の命令を実行することによって生成される。便宜上、これによる電源遮断状態をディープスタンバイ状態と称する。ディープスタンバイ状態からの復帰は、ネットワークバス６からの通信要求をＣＡＮ制御モジュール５が判別した場合、又はＣＡＮ制御モジュール５内部のタイマによるタイムアウトが発生した場合等に行われる。例えば、ＣＡＮ制御モジュール５はネットワークバス６の状態を監視し、自らが通信相手として指定された通信要求を判別したとき、電源イネーブル信号ＰＷＥＮを活性化して電源スイッチ７をオン状態に制御すると共に、リセット信号ＲＥＳをデータプロセッサ1に出力してパワーオンリセットを指示する。また、ＣＡＮ制御モジュール５内部でタイムアウト等の所定のイベントが発生したとき電源イネーブル信号ＰＷＥＮを活性化して電源スイッチ７をオン状態に制御すると共に、リセット信号ＲＥＳをデータプロセッサ1に出力してパワーオンリセットを指示する。ＣＡＮ制御モジュール５はリセット信号ＲＥＳによってパワーオンリセットを指示するとき、ディープスタンバイ状態からの復帰要因を例えば２ビットの復帰要因信号ＲＴＮＦ１，ＲＴＮＦ２によってデータプロセッサ1に通知する。データプロセッサ1は復帰要因信号ＲＴＮＦ１，ＲＴＮＦ２が特定の復帰要因であることを示しているか否かを判別し、特定の要因であることを条件に所定のタイミングで高速クロック信号の発振動作指示し、所定の要因以外の場合には高速のクロック信号の発振動作の指示を抑制することにより、パワーオンリセットの解除の後に行われる処理に応じて過不足のない周波数でデータプロセッサ１を同期動作できるようになっている。詳細については後述する。【００７７】
データプロセッサ１は、特に制限されないが、単結晶シリコンのような1個の半導体基板に相補型ＭＯＳ集積回路製造技術等を用いて形成される。データプロセッサ１は、特に制限されないが、フェッチした命令を解読して実行するＣＰＵ（Central Processing Unit）１０、ＣＰＵ１０が実行するプログラム及び制御データを書き換え可能に保有するフラッシュメモリのようなプログラマブルＲＯＭ（ＰＲＯＭ）１１、ＣＰＵ１０のワーク領域等に用いられるＲＡＭ（Random Access Memory）１２、前記ＣＡＮ制御モジュール５に接続しＣＡＮのプロトコル等に従って通信パケット等の入出力制御を行う通信インタフェース回路（ＣＯＭＭＩＦ）１４、データプロセッサ１の外部から、例えばアクチェータ２、３等から供給されるアナログ信号をディジタル信号に変換するアナログディジタル変換回路（ＡＤＣ）１５、及び高速のデータ処理に用いる第１のクロック信号としての高速クロック信号ＨＣＫを生成する発振回路（ＨＯＣＯ）１３を有する。発振回路１３はデータプロセッサ１の外部に接続された水晶振動子などの振動子による共振を源発振とし、これをＰＬＬ回路等で所要の高速クロック信号ＨＣＫを生成する回路によって構成される。したがって、発振回路１３の発振動作が安定化するには所定の動作電圧を要し、また、ＰＬＬ回路の引き込み制御はオンチップオシレータのような発振回路に比べて発振安定化の制御は複雑である。それらの回路１０〜１５は低消費電力モードの設定により動作が停止され、低消費電力モードの解除によって動作が可能にされる第１の回路の一例とされる。ここでいう低消費電力モードは、例えばＣＰＵ１０がスタンバイ命令を実行することにより、また、モード端子の状態に従って、設定されるスタンバイモードである。スタンバイモードが設定されると、前記回路１０〜１５への動作電源の供給が停止され、且つ発振回路（ＨＯＣＯ）１３の発振動作が停止される。スタンバイモードは例えば割り込みやリセット指示によって解除される。【００７８】
データプロセッサ１は更に、低速のデータ処理に用いる第２のクロック信号としての低速クロック信号ＬＣＫを生成する発振回路（ＬＯＣＯ）２４を有する。この発振回路２４は例えば振動子等の外付け素子を要せず前記高速クロック信号ＨＣＫの発振回路１３よりも発振動作を安定化する制御が容易なオンチップオシレータで構成される。発信回路１３の出力と発振回路２４の出力はクロック切換え回路２２で選択され、選択されたクロック信号がシステムクロック信号ＳＣＫとしてデータプロセッサの同期クロック信号（動作基準クロック信号）として利用される。前記スタンバイモードにおいて発振回路２４の発振動作は停止されない。【００７９】
データプロセッサ１はタイマカウンタ動作に用いられる汎用のタイマ回路（ＴＭＲ）２５の他に、時計用タイマ回路（ＲＴＴＭＲ）２７及びウォッチドッグタイマ（ＷＤＴＭＲ）２９を有する。時計用タイマ回路２７及びウォッチドッグタイマ２９はそのタイムアウト期間が比較的長いので、低速クロック信号ＬＣＫによるタイマ動作で必要充分な性能を得ることができる性質の回路である。汎用タイマ回路２５はタイムアウト期間の短い用途もあるので低速クロックに同期する動作だけでは足りない。【００８０】
データプロセッサ１は更に、割り込み制御回路（ＩＮＴＣＬ）２０、割り込み要因判定回路（ＴＣＴＤＳＣ）２１、システムコントローラ（ＳＹＳＣＮＴ）２３、発振安定待ちタイマ回路（ＳＴＢＴＭＲ）２６を有する。【００８１】
割り込み制御回路２０はＩＮＴｊに代表される割り込み要求信号を入力しその割り込み要求に対する割り込み優先レベルに基づいて割り込み要求を受け付ける制御を行う。割り込み要求を受け付けた割り込み制御回路２０は割り込み信号ＩＲＱをＣＰＵ１０に出力する。割り込み信号ＩＲＱによって割り込みが指示されたＣＰＵ１０は途中の命令実行を完了したところで必要な退避処理を行ない、その後、受け付けられた割り込み要求に応ずるベクタをフェッチし、それによって指示される割り込み処理プログラムを実行する。割り込み処理プログラムを実行することによって当該割り込み要求に応答するデータ処理を行ない、その処理を完了した後に、復帰処理を行なって割り込み処理に遷移する直前の処理に復帰する。【００８２】
割り込み要因判定回路２１は、割り込み制御回路２０による上記割り込み制御に並行して、割り込み制御回路２０で受け付けられる割り込み要求が所定の割り込み要求であるか否かを予め判別し、割り込み制御回路が受け付けた割り込み要求が所定の割り込み要求であるときには、前記発振回路１３に高速クロック信号ＨＣＫの発振動作の開始を指示する。この発振指示は、当該割り込み要求に応答してＣＰＵ１０が実行する割り込み処理を経ずに行なわれる。【００８３】
発振安定待ちタイマ回路２６は割り込み要因判定回路２１の制御によって発振動作が開始された発振回路１３による発振動作の安定化を待つためのタイマ動作に利用される。【００８４】
システムコントローラ２３はデータプロセッサ１のリセット制御とモード制御に用いられる。システムコントローラ２３によるリセット制御において、リセット指示期間にデータプロセッサの内部回路が初期化され、その一環として低速クロック信号ＬＣＫの発振回路２４の発振開始が指示されるが、高速クロック信号ＨＣＫの発振開始については上述のとおり所定の条件を満足して初めて発振指示される。スタンバイ制御の設定と解除や、ディープスタンバイ状態から復帰するときのリセット制御等の詳細については後述する。【００８５】
前記回路２０〜２３、２５，２７，２９は、例えば前記スタンバイモードの設定と解除の何れの状態でも動作可能にされる第２の回路の一例を成す。スタンバイモードにおいてそれら回路のクロック同期動作は低速クロック信号ＬＣＫに同期することになる。【００８６】
上記第２の回路に含まれる前記回路２０，２１，２３，２６はスタンバイモードの設定と解除、そしてディープスタンバイモードから復帰するときのリセット処理等を制御する低消費電力モード制御回路３０を構成する。以下、低消費電力モード制御回路３０について更に詳述する。【００８７】
図２には低消費電力モード制御回路３０の詳細な一例が示される。【００８８】
システムコントローラ２３はモードレジスタ３１及びリセット制御回路３３等を有し、データプロセッサ１の外部端子から複数ビットのモード信号ＭＤｉ、ディープスタンバイからの前記復帰要因信号ＲＴＮＦ１，ＲＴＮＦ２及びリセット信号ＲＥＳを入力する。モードレジスタ３１の１ビットはスタンバイモードフラグ３２とされる。スタンバイモードフラグ３２のセット状態によってデータプロセッサ１が低消費電力状態にされ、セット状態の前記スタンバイモードフラグ３２がリセット状態にされることによりデータプロセッサ１の低消費電力状態が解除される。ＣＰＵ１０によるスタンバイ命令の実行等によってスタンバイモードフラグがセット状態にされると、当該フラグ３２の値が制御データとして用いられることによって、データプロセッサ１内部におけるＣＰＵ等の前記第１の回路への電源電圧の供給が停止され、また、クロック切換え回路２２はシステムクロックＳＣＫとして低速クロック信号ＬＣＫを選択する。【００８９】
《ディープスタンバイモードの解除における低消費電力》
前記リセット制御回路３３は、前記外部リセット信号ＲＥＳがローレベルにされたとき、そのローレベル期間をリセット期間として内部リセット信号ｒｅｓをリセット指示状態に維持し、前記外部リセット信号ＲＥＳのハイレベルへの変化に同期して、リセット信号ｒｅｓによるリセット指示を解除する。リセット制御回路３３はローボルテージディテクタ（ＬＶＤ）３４を有し、電源電圧が規定の電圧を維持しているか或いはパワーオンのときに規定の電圧に到達したか否かを判別する。ローボルテージディテクタ３４による検出電圧が規定電圧に達していないとき内部リセット信号ｒｅｓをリセット指示状態とし、規定電圧に達したときはリセット制御回路３３が有するタイマ動作によって電源電圧の安定化を待ったところで内部リセット信号ｒｅｓのリセット指示を解除する。外部リセット信号ＲＥＳによるリセット指示とローボルテージディテクタ３４によるリセット制御処理が競合するときは外部リセット信号ＲＥＳによるリセット指示とその解除を優先する。【００９０】
前記リセット制御回路３３は更に、パワーオンリセットの期間に前記復帰要因信号ＲＴＮＦ１，ＲＴＮＦ２の状態が特定の状態であることを条件に所定のタイミングで高速発振回路１３に発振動作の開始を指示する。前記復帰要因信号ＲＴＮＦ１，ＲＴＮＦ２はＣＡＮ制御モジュール５がデータプロセッサ１に対してディープスタンバイモードを解除するための要因に依存する。例えばＣＡＮ制御モジュール５は図３に例示されるように、ＣＡＮプロトコルに従ったパケットの送信と受信を行うトランシーバ（ＴＲＮＳＷＣＶ）５０と、トランシーバ５０の動作を制御する制御回路（ＣＯＮＴ）５１を有する。制御回路５１には、ディープスタンバイモードの設定と解除に係る回路を明示してある。ＩＤ判定回路（ＩＤＤＳＣ）５２はネットワークバス６のパケットの宛先のＩＤがＣＡＮ制御モジュール５のＩＤであるか否かを判別する。タイマ回路（ＴＭＲ）５３はディープスタンバイを解除するためのタイマ動作、例えばアクチェータ２，３が保有するタイマのタイマカウント値を定期的にクリアする動作タイミングなどを得るためのタイマ動作に用いられる。ＩＤ判定回路５２が自らのＩＤを含むパケットを識別した状態、又はタイマ回路５３がタイムアウトした状態が発生すると、要因判定回路（ＦＣＴＤＳＣ）５４はそれを判別して、電源イネーブル信号ＰＷＥＮを活性化することによってディープスタンバイ状態を解除する共に、パワーオンの要因に応じて２ビットの復帰要因信号ＲＴＮＦ１，ＲＴＮＦ２の相補レベルを決定する。自らのＩＤを含むパケットの検出とタイムアウト発生の何れも判別していない状態では要因判定回路５４は復帰要因信号ＲＴＮＦ１，ＲＴＮＦ２を共に非活性とし、自らのＩＤを含むパケットの検出が判別されたときは復帰要因信号ＲＴＮＦ１を活性化し、タイムアウトの発生が判別されたときは復帰要因信号ＲＴＮＦ２を活性化する。【００９１】
リセット制御回路３３は、パワーオンリセットの期間に前記復帰要因信号ＲＴＮＦ１が活性状態であって復帰要因信号ＴＮＦ２が非活性状態であることを条件に、前記ローボルテージディテクタ３４による電源電圧の所定レベルへの立ち上がりを検出するタイミングに同期して制御信号６０を活性化し、発振回路１３に高速クロックＨＣＫの発振動作の開始を指示する。この段階で電源電圧は動作保証レベルに達しているので、動作開始が指示された発振回路１３は、リセット指示が解除されていなくても発振動作を開始することができる。前述のとおり発振安定化には少なからず時間を要し、ここでは、ＣＡＮ制御モジュール５が発振安定化に必要な時間を考慮したタイミングでリセット信号ＲＥＳをハイレベルに立ち上げてリセット指示を解除する。たとえば、ＣＡＮ制御モジュール５のタイマ回路５３がパワーオンリセットの指示からタイマカウント動作を開始し、発振回路１３の安定化に必要な時間を確保してタイムアウトするようにしておき、タイムアウトに応答してリセット指示の解除を行えばよい。前述のとおりリセット指示期間に低速の発振回路２４は発振動作を開始し、速やかに発振安定化している。ＣＰＵ１０はリセット解除により、クロック切換え回路２２を制御してシステムクロック信号ＳＣＫを低速クロック信号ＬＣＫから高速クロック信号ＨＣＫに切換えることができる。その後、ＣＡＮ制御モジュール５からの通信要求等の外部割込みに応答して、データプロセッサ１は高速クロック信号ＨＣＫに同期して必要な制御処理を行なう。【００９２】
一方、リセット制御回路３３は、パワーオンリセットの期間に前記復帰要因信号ＲＴＮＦ１が非活性状態であって復帰要因信号ＴＮＦ２が活性状態であるときは、制御信号６０を非活性に維持し、発振回路１３に対する発振動作を指示しない。パワーオンリセットの指示期間において発振回路２４は自動的に発振動作を開始し、クロック切換え回路２２は低速クロック信号ＬＣＫを選択する状態に初期化される。リセット指示が解除されると、ＣＰＵ１０は低速クロック信号ＬＣＫに同期してデータ処理を開始する。今回のパワーオンリセットの要因が例えばアクチェータ２，３が保有するタイマのタイマカウント値を定期的にクリアする動作タイミングなどを得るためのタイマ回路５３のタイムアウトであれば、ＣＡＮ制御モジュール５が当該要因に対応する外部割り込み要求をデータプロセッサ１に出力し、ＣＰＵ１０はこれに応答する割り込み処理に遷移して、アクチェータ２，３におけるタイマカウント値を初期値にクリアする処理を行なう。【００９３】
ディープスタンバイ状態が解除されてデータプロセッサ１が上記所定の処理を実行した後、ＣＰＵ１０がＣＡＮ制御モジュール５にディープスタンバイの設定を要求すればデータプロセッサ１への電源電圧の供給が遮断されて再びデータプロセッサ１がディープスタンバイ状態に遷移する。一方、ＣＰＵ１０がスタンバイ命令を実行すればスタンバイモードに遷移することができる。何れの状態に遷移するかはＣＰＵ１０が実行するプログラムの内容に従って決定される。【００９４】
図５にはパワーオンリセット期間に高速クロック信号の発振を開始する場合の動作タイミングチャートが例示される。【００９５】
ディープスタンバイ状態においてＣＡＮ制御モジュール５がネットワークバス６から通信を受信し、受信した通信が自分宛のＩＤを持っていることを検出すると、時刻ｔ０にパワーオンイネーブル信号ＰＷＥＮ信号を活性化し、要因信号ＲＴＮＦ１を活性化する。これにより、データプロセッサ１には電源電圧ＶＣＣの供給が再開される、リセット制御回路３３が内部リセット信号ｒｅｓをローレベルに維持し、これによってデータプロセッサ１の内部が初期化される。初期化の一環として発振回路２４の発振動作が開始され（時刻ｔ１）、リセット期間の比較的早いタイミングで発振安定化される（時刻ｔ２）。この間に、リセット制御回路３３は要因信号ＲＴＮＦ１の活性化によりパワーオン要因が特定の要因であることを認識し、ＬＶＤ３４によって電源電圧が動作保証電圧に到達したことが検出されるタイミングに同期して、制御信号６０を活性化し、発振回路１３に発振動作の開始を指示する（時刻ｔ３）。ここでは、発振回路１３から出力されるクロック信号ＨＣＫは時刻ｔ４で安定化されている。ＣＡＮ制御モジュール５はパワーオンイネーブルのタイミング（時刻ｔ０）からタイマ回路５３のタイマ動作を起動し、クロック信号ＨＣＫの発振安定化タイミングの近傍でタイムアウトして、時刻ｔ５にリセット指示を解除する。リセット指示が解除されたデータプロセッサ１は、先ず、システムクロック信号ＳＣＫを低速クロック信号ＬＣＫから高速クロック信号ＨＣＫに切換える処理を行い、ＣＡＮ制御モジュール５からの通信要求を受け取ると、システムクロック信号ＳＣＫに同期して通信要求に応答する処理を高速クロック信号ＨＣＫに同期して行うことができる。パワーオンリセット指示が解除されてから発振回路１３に発振動作の開始を指示する場合に比べて発振安定化の待ち時間を短縮でき、通信要求に対する応答を高速化することができる。さらに、必要なときだけデータプロセッサ１のディープスタンバイ状態を解除するからこの点において電子制御ユニットの低消費電力に寄与することはもとより、ディープスタンバイ状態を解除してＣＡＮ制御モジュールからの要求に応答するまでの時間を短縮できるので、データプロセッサの累積動作時間を短縮でき、換言すれば、電子制御ユニットによる累積電力消費量の更なる削減を達成する。【００９６】
図６にはパワーオンリセット期間に高速クロックの発振を行わない場合の動作タイミングチャートが例示される。【００９７】
ディープスタンバイ状態においてＣＡＮ制御モジュール５のタイマ回路５３が、例えばアクチェータ２，３が保有するタイマのタイマカウント値を定期的にクリアする動作タイミングなどを得るためのタイムアウトを発生したとき、ＣＡＮ制御モジュール５は前述と同様にパワーオンイネーブル信号ＰＷＥＮ信号を活性化するが（時刻ｔ０）、そのパワーオン要因（ディープスタンバイ解除要因）に従って要因信号ＲＴＮＦ２を活性化する。これにより、データプロセッサ１には電源電圧ＶＣＣの供給が再開され、リセット制御回路３３が内部リセット信号ｒｅｓをローレベルに維持し、これによってデータプロセッサ１の内部が初期化される。初期化の一環として発振回路２４の発振動作が開始され（時刻ｔ１）、リセット期間の比較的早いタイミングで発振安定化される（時刻ｔ２）。この間に、リセット制御回路３３は要因信号ＲＴＮＦ２の活性化によりパワーオン要因が特定の要因でないことを認識し、電源電圧が動作保証電圧に到達したことをＬＶＤ３４が検出しても、制御信号６０を活性化せず、発振回路１３に発振動作の開始を指示しない。ＣＡＮ制御モジュール５はパワーオンイネーブルのタイミング（時刻ｔ０）からタイマ回路５３のタイマ動作を起動し、クロック信号ＨＣＫの発振安定化タイミングの近傍でタイムアウトして、時刻ｔ５にリセット指示を解除する。この場合システムクロック信号ＳＣＫはクロック信号ＬＣＫのままであるため、リセット指示が解除されたデータプロセッサ１は、クロック信号ＬＣＫに同期して所定のプログラムを実行し、アクチェータ２，３が保有するタイマのタイマカウントレジスタをクリアするアクセス要求をＣＡＮ制御モジュール５から受け取ると、ＣＰＵ１０は低速クロック信号ＬＣＫに同期してそのアクセス要求に答えるデータ処理を行う。このデータ処理はレジスタに対する単なるクリア処理であるからその処理には高速処理は要求されず、低速クロック信号ＬＣＫに同期する処理で十分である。高速クロック信号ＨＣＫに同期して処理を行えば、発振回路１３の起動も含めて性能的に必要のない無駄な電力を消費することになる。【００９８】
以上より、ディープスタンバイモードの解除要因に応じて必要な場合にだけ高速クロック信号の発振動作を指示する制御を採用することにより、電子制御ユニットの更なる低消費電力の実現に寄与することができる。【００９９】
《スタンバイモードの解除における低消費電力》
今度はスタンバイモードの解除における低消費電力について説明する。上記ディープスタンバイモードの解除にはデータプロセッサに対するパワーオンリセットが必須であるが、スタンバイ状態のデータプロセッサには低消費電力制御回路３０のような一部の回路に限定的に電源電圧が供給されていて、低速クロック信号の発振動作も維持されている。データプロセッサ１が時計用タイマ回路２７を用いて時間管理を行う場合にはディープスタンバイモードへの遷移は行われず、専らスタンバイモードを用いて低消費電力を図ることになる。また、データプロセッサ1の動作状態はもとより、スタンバイ状態においても、システムの暴走を食い止めるためにウォッチドッグタイマ２９のタイマ動作は継続されることが望ましい。スタンバイモードにおいても、ＣＡＮ制御モジュール５を介してネットワークバス６上の他の電子制御ユニットとの間でデータ通信を行わなければならない場合も発生する。これらを考慮して、スタンバイモードの解除に際して低消費電力化を考慮した構成に付いて説明する。【０１００】
図２に例示される割り込み要求信号は、例えばウェイクアップ割り込み要求信号ＣＡＮｗｋｕ、内部割込み要求信号ＩＮＴｊ、外部割込み要求信号ＥＸＴｉｎｔ、間欠タイマクリアタイミング割り込み要求信号ＷＤＴｉｎｔ、及び秒カウント更新割り込み要求信号ＲＴＴｉｎｔとされる。ウェイクアップ割り込み要求信号ＣＡＮｗｋｕはCOMMIFのCAN通信回路のスタンバイ状態から通信線CANBUS上に通信データが送られたことを検出したときに活性化される割り込み要求信号である。内部割込み要求信号ＩＮＴｊはタイマ回路の別のタイマチャネルやＡＤ変換回路等の内部回路からの割り込み要求信号である。外部割込み要求信号ＥＸＴｉｎｔはデータプロセッサ1の外部から与えられる割り込み要求信号である。クリア割り込み要求信号ＷＤＴｉｎｔはウォッチドッグタイマ２９のタイマカウント値を初期値にクリアする動作を要求するための割り込み要求信号である。秒カウント更新割り込み要求信号ＲＴＴｉｎｔは時計用タイマ回路の秒カウントの更新処理を要求するために割り込み要求信号である。クリア割り込み要求信号ＷＤＴｉｎｔ及び秒カウント更新割り込み要求信号ＲＴＴｉｎｔもタイマ回路２５に割り当てられた固有のタイマチャネルからのタイムアウト割込み要求信号とされる。ここでは説明を明瞭にするために、割り込み信号ＣＡＮｗｋｕ、ＩＮＴｊ、ＥＸＴｉｎｔｇは第1の割り込み優先レベルを有し、前記割り込み要求信号ＷＤＴｉｎｔ、ＲＴＴｉｎｔが第２の割り込み優先レベルを有し、第１の割り込み優先レベルは第２の割り込み優先レベルよりも割り込み優先度が高いものとされる。【０１０１】
割り込み要因判定回路２１は、図４にその詳細が示されるように、スタンバイ動作からの復帰後、水晶振動子などの高速クロックでの動作が必要となる割り込み要因の割り込み信号ＣＡＮｗｋｕ、ＩＮＴｊ、ＥＸＴｉｎｔｇを論理和ゲート４０で受け、スタンバイ動作からの復帰後も低速クロックで引き続き動作を行う割り込み要因の割り込み要求信号ＷＤＴｉｎｔ、ＲＴＴｉｎｔを論理和ゲート４１で受ける。論理和ゲート４０のハイレベル出力は割り込み制御回路２０によって受け付けられる割り込み要求が第１の割り込みレベルを持つ割り込み要求信号であることを示し、これは論理和ゲート４３を介して、判別信号６１として出力される。論理和ゲート４１の出力はレジスタの特定ビット４４の値と論理積ゲート４２で論理積が採られ、特定ビット４４がハイレベルのとき論理積ゲート４２のハイレベル出力は論理和ゲート４０のハイレベル出力と同等とみなし、それを判別信号６１として論理和ゲート４３から出力する。ハイレベルの判別信号６０はスタンバイモードから復帰するとき発振回路１３の発振動作の開始と発振安定待ちタイマ２６のタイマカウント動作の開始を指示する。発振回路１３に対する発振開始の指示は論理和ゲート３５により前記制御信号６０との論理和信号になっている。発振安定待ちタイマ２６がタイムアウトするタイマカウント値（タイムアウトカウント値）は例えばＣＰＵ１０によってタイムアウトカウントレジスタ３６に設定されている。発振安定待ちタイマ２６がタイムアウトすると、例えば割り込み要求信号ＩＮＴｊの一つとして発振安定待ちタイマのタイムアウト割り込み要求が割り込み制御回路２０に供給され、この割り込み要求に応答する割り込み処理をＣＰＵ１０が実行することにより、クロック切換え回路２２によるシステムクロック信号ＳＣＫを低速クロック信号ＬＣＫから高速クロック信号ＨＣＫに切換え制御する。これにより、ＣＰＵ１０は当該割込み要求に応答する通信動作やＡＤ変換動作を高速クロック信号ＨＣＫに同期して行うことができる。【０１０２】
割込み制御回路２０に受け付けられる割込み要求信号がクリア割り込み要求信号ＷＤＴｉｎｔ又は秒カウント更新割り込み要求信号ＲＴＴｉｎｔの場合には判別信号６１は非活性状態を維持し、高速クロック信号ＨＣＫの発振動作は開始されず、ＣＰＵ１０は当該割込み要求に応答するタイマクリア処理又は秒更新処理を低速クロック信号ＬＣＫに同期して行う。定期的に行われるタイマクリア処理及び秒更新処理は、精度が高くかつ高速クロックが必要な外部との通信やAD変換処理などに比べて、高速処理は要求されず、低速クロック信号ＬＣＫに同期する処理で十分である。高速クロック信号ＨＣＫに同期して処理を行えば、発振回路１３の起動も含めて性能的に必要のない無駄な電力を消費することになる。【０１０３】
尚、図４において４４はＣＰＵ１０によって選択的に設定されるフラグレジスタビット（ＦＲＢ）であり、論理値1にセットされることにより、クリア割り込み要求信号ＷＤＴｉｎｔ又は秒カウント更新割り込み要求信号ＲＴＴｉｎｔが受け付けられる場合にも論理積ゲート４２を介して信号６１を活性化できるようにするものである。これにより、頻度は高くないが高速クロックでの動作が必要な処理を実行する場合でも発振安定待ちの無駄な時間を短縮することが可能となる。【０１０４】
図７にはスタンバイモードからの復帰制御手順を全体的に示してある。割込み要求によってスタンバイ状態からの復帰が指示されると、要因判定回路２１によってそのときの割込み要求が、割込み要求信号ＣＡＮｗｋｕ，ＩＮＴｊ，又はＥＸＴｉｎｔによる高速処理要因か、或いは、割込み要求信号ＷＤＴｉｎｔ，又はＴＲＲｉｎｔによる低速処理要因かの判別が行われる（Ｓ１）。高速処理要因の割り込む要求が受け付けられるときは発振回路１３の発振動作と発振安定待ちタイマ２６のタイマカウンタ動作の開始が指示される（Ｓ３）。ステップＳ１の判別結果が低速要因の場合にフラグレジスタビット（ＦＲＢ）４４による高速処理要求が設定されている場合も同様にステップ３に遷移する。【０１０５】
そのときの割込み要求が受け付けられると、システムコントローラ２３のスタンバイモードフラグ３２がリセットされて、ＣＰＵ１０などの第１回路の動作が許可され、ＣＰＵ１０は当該割込み要求に応答する割込み処理を低速クロック信号ＬＣＫに同期して実行可能にされる（Ｓ４）。この間に、発振安定待ちタイマ２６はタイマカウント動作が進行し（Ｓ５）、発振安定待ちタイマ２６がタイムアウトすると、ＣＰＵ１０のプログラム処理にしたがってクロック切換え回路２２によりシステムクロック信号ＳＣＫを低速クロック信号ＬＣＫから高速クロック信号ＨＣＫに切換える（Ｓ６）。これによってＣＰＵはスタンバイ状態から高速クロック信号にＨＣＫに同期して割込み処理を実行可能な状態に復帰する。【０１０６】
一方、ステップＳ２において、そのときの割込み要求が低速処理要因として処理される場合には、高速クロック信号ＨＣＫの発振動作は指示されず、低速クロック信号ＬＣＫに同期して割込み処理を実行する。【０１０７】
図８にはスタンバイ状態から復帰してＣＰＵ１０が低速動作を行う場合の動作タイミングとスタンバイ状態から復帰してＣＰＵ１０が高速動作を行う場合の動作タイミングとが例示される。【０１０８】
スタンバイ状態で低速処理要因の割込み要求信号ＴＲＲｉｎｔがあったときは高速クロック信号ＨＣＫの発振動作は指示されず、ＣＰＵ１０が起動されたとき、その動作速度は低速クロック信号ＬＣＫに同期した低速動作とされ、データプロセッサ1の消費電流は高速クロックで動作する場合に比べて非常に小さい。図に示される割り込みシーケンスとはベクタフェッチや退避処理を意味する。【０１０９】
スタンバイ状態で高速処理要因の割込み要求信号ＣＡＮｗｋｕがあったときは判別信号６１によって高速クロック信号ＨＣＫの発振動作と発振安定待ちタイマ２６のタイマカウント動作が指示される。ＣＰＵ１０が起動されたとき、当初その動作速度は低速クロック信号ＬＣＫに同期した低速動作とされ、低速動作で割込みシーケンスが開始され、この間に発振回路１３は安定に向かって動作し、発振安定待ちタイマ２６のタイムアウトに応答してシステムクロック信号ＳＣＫが低速クロック信号ＬＣＫから高速クロック信号ＨＣＫに切換えられ、その後ＣＰＵ１０は高速クロック信号ＨＣＫに同期して高速動作可能にされる。データプロセッサ1の消費電流は小さい状態から中ぐらいの状態に変化され、発振回路１３の発振動の開始に伴って消費電流が増える。図から明らかなようにＣＰＵ１０の起動と共に発振回路１３の発振動作が開始されるので、高速処理要因の割込み要求信号ＣＡＮｗｋｕが活性化されてから発振安定化されるまでの待ち時間が短くなり、ＣＰＵ１０がスタンバイ状態から復帰して高速動作可能にされるまでの待ち時間はＴ１となる。【０１１０】
ＣＰＵ１０が低速動作を行う場合の割込み処理プログラムの例を図１０Ａのプログラム１として示し、高速動作を行う場合の割込み処理プログラムの例を図１０Ｂのプログラム２として示す。【０１１１】
夫々のプログラム例のラベルＩＲＱ０／ＩＲＱ１からラベルＷ０までは共通の処理となっており、共に低速クロック信号ＬＣＫに同期して命令が実行される。これにより高速処理を行うことが必要な要因に対する割込み処理プログラムであっても、ＣＰＵが割込み通知を受ける前に既に発振を開始している高速クロック信号ＨＣＫが発振安定するまでの時間にも低速クロック信号ＬＣＫに同期して処理を実行することが可能である。【０１１２】
プログラム１ではラベルＷ０の以降もシステムクロック信号ＳＣＫは低速クロック信号ＬＣＫのままであり、ｒｅｔｕｒｎ命令の実行により割込み処理プログラムの実行が終了する。【０１１３】
プログラム２のラベルＷ０でｃｌｋｃｈａｎｇｅ命令を実行し、システムクロック信号ＳＣＫを低速クロック信号ＬＣＫから高速クロック信号ＨＣＫに切換える。その後のＣＡＮ通信処理は高速クロック信号ＨＣＫに同期して実行することになる。ここでシステムクロック信号ＳＣＫの切替をｃｌｋｃｈａｎｇｅ命令により行っているのは、一つには高速クロック信号の発振安定に応じてシステムクロック信号が自動的に切り換わるように構成した場合に、不測のタイミングでシステムクロック信号が切り換わることで、データプロセッサ１全体として不安定化することを防止することと、他の一つには当該命令の実行時点で高速クロック信号ＨＣＫが未だ発振安定していない場合に発振安定を待ち、以後の処理の実行にかかる時間を一定化することを目的とする。【０１１４】
図９にはスタンバイ状態から復帰してＣＰＵ１０を高速動作させるとき要因判定回路２１を用いずに割り込みで高速クロックの発振動作を指示する比較例に係る動作タイミングが例示される。【０１１５】
スタンバイ状態でＣＡＮウェイクアップのような高速処理を要する割込み要求があったときも低速処理十分な割込み要求があったときと同様に、その割り込みによってＣＰＵが起動され、ＣＰＵは低速クロック信号に同期して割込みシーケンスを開始する。割込みシーケンスを完了すると、それによって得られたベクタに基づいて割込み処理を起動し、割込み処理プログラムにしたがって高速クロック同期動作を要するときはここで初めて高速クロック発振回路に発振動作の開始を指示する。この後、高速クロック信号の発振安定化を待ち、安定化してからシステムクロック信号を低速クロック信号から高速クロック信号に切換えて、当該高速クロック信号に同期して割込み処理を継続する。図から明らかなようにＣＰＵ１０の起動、割込みシーケンス、高速クロックの発振指示、発信安定化、及びクロック切換えを直列的に行うので、高速処理要因の割込み要求から発振安定化されるまでの待ち時間は長くなり、ＣＰＵがスタンバイ状態から復帰して高速動作可能にされるまでの待ち時間Ｔ２は図８の待ち時間Ｔ１に比べて長くなる。【０１１６】
図８のＴ１に期間と図９のＴ２の期間を比べれば明らかなように、消費電流が中ぐらいの期間と消費電流が大きな期間の何れも、前者のＴ１の方が後者にＴ２に比べて小さくされる。したがって、スタンバイ状態とスタンバイ解除による高速クロック同期動作を定期的に繰り返す動作において、平均消費電流もしくは累積消費電流は図８のタイミングで示されるスタンバイ解除の制御を採用することによって削減される。【０１１７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。【０１１８】
低消費電力モードは上記に限定されず、低消費電力モードで動作停止される回路は電源電圧の供給が停止されることに限定されず、あわせてクロック信号の供給も停止されてもよく、また、電源電圧供給停止に代えてクロック信号の供給を停止させるようにしてもよい。【０１１９】
また、データプロセッサの同期クロック信号はＨＣＫとＬＣＫのように２個のクロック信号に限定されず、ＨＣＫとＬＣＫとの間に発振周波数を持つ別のクロック信号ＨＣＫもある場合、スタンバイモードにおいてＬＣＫとＭＣＫの発信動作が停止されればＬＣＫとＭＣＫが第２のクロック信号になり、また、スタンバイモードにおいてＬＣＫの発信動作が停止されればＬＣＫが第２のクロック信号になり、ＭＣＫとＨＣＫは第１のクロック信号になる。第１のクロック信号は分周された多層のクロック信号として利用されてもよい。【０１２０】
データプロセッサが備える回路モジュールの種類、データプロセッサの内部バス構成などは適宜変更可能である。また、データプロセッサはマルチＣＰＵであってもよし、種々のアクセラレータを備えていてもよく、その用途は限定されない。【０１２１】
また、システムクロック信号を低速クロック信号から高速クロック信号に切換えるためのクロック切換え回路の切換え制御は割込みを用いる場合に限定されず、例えば発振安定待ちタイマのタイムアウト信号を直接切換え回路に供給して切換えに用いてもよい。【０１２２】
上記ディープスタンバイモードからの復帰に際しての低消費電力化の機能とスタンバイモードからの復帰に際しての低消費電力化の機能とは必ずしも並存することを要せず、いずれか一方の機能だけを備えてもよい。また、ディープスタンバイモードを使わない電子制御ユニットにおいて、ＣＡＮ制御モジュールが出力する復帰要因信号をスタンバイモードからの復帰要因を示す外部割込み信号として用いることも可能である。【０１２３】
また、電子制御ユニットが接続されるネットワークはＣＡＮに限定されずＬＩＮ（Local Interconnect Network）などであっても良く、また、それは車載ＬＡＮの通信プロトコルに制限されない。【０１２４】
本発明のデータプロセッサや電子制御ユニットは車載用途に限定されず、その他の家庭用途及び産業用途の種々の制御に適用することができる。
【産業上の利用可能性】
【０１２５】
本発明はデータプロセッサ及びこれを用いた電子制御ユニットにおいてクロック発振に際して低消費電力を考慮して有効な技術に広く適用することができ、例えば自動車などの車両の電子制御ユニットなどに適用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【国際調査報告】
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