(57)【要約】  複数のＡ／Ｄ変換回路を用いると共に、その上位桁に巡回型Ａ／Ｄ変換方式を採用して下位桁のＡ／Ｄ変換回路のＡ／Ｄ変換精度を低減できるＡ／Ｄ変換器を提供することを目的とする。Ａ／Ｄ変換器１０１は、第１の巡回型Ａ／Ｄ変換回路１０３とＡ／Ｄ変換回路１０５とを備える。Ａ／Ｄ変換器１０１は、Ａ／Ｄ変換回路１０３及び１０５からの変換結果を格納する記録回路１０７を含む。記録回路１０７は、上位ビット記憶回路１０７ａ及び下位ビット記憶回路１０７ｂを含む。巡回型Ａ／Ｄ変換回路１０３は、アナログ値ＳＡを受けて、このアナログ値ＳＡを示す上位のＮビットの第１デジタル値ＳＤ１及び残差値ＲＤを生成する。Ａ／Ｄ変換回路１０５は、残差値ＲＤを受けて、該残差値ＲＤを示す下位のＭビットの第２デジタル値ＳＤ２を生成する。Ａ／Ｄ変換回路１０５における変換精度をＡ／Ｄ変換回路１０３における変換精度に比べて１／２Ｌに緩和できる。
2011142452.tif 000002
【特許請求の範囲】
【請求項１】
イメージセンサからの信号をＮ＋Ｍビット（Ｎ≧２、Ｍ≧２）のデジタル値に変換するＡ／Ｄ変換器であって、該Ａ／Ｄ変換器は前記イメージセンサのカラムに配置されており、
アナログ値を受けると共に、前記アナログ値を示す上位のＮビットの第１デジタル値及び残差値を生成する第１の巡回型Ａ／Ｄ変換回路と、
前記残差値を受けると共に、前記残差値を示す下位のＭビットの第２デジタル値を生成するＡ／Ｄ変換回路と、を備え、
前記第１の巡回型Ａ／Ｄ変換回路は、サブＡ／Ｄ変換回路、論理回路、Ｄ／Ａ変換回路及び演算部を含み、
前記サブＡ／Ｄ変換回路は巡回毎にＮ１ビット（Ｎ１＜Ｎ）のデジタル値を生成し、
前記論理回路は、前記サブＡ／Ｄ変換回路から前記デジタル値を受け、
前記Ｄ／Ａ変換回路は、前記論理回路から信号に応答したＤ／Ａ変換値を生成し、
前記演算部は、入力と、前記残差値を提供する出力と、前記出力と前記入力とを接続し巡回型Ａ／Ｄ変換のための帰還経路とを有し、
前記演算部は、前記入力に受けた入力値を増幅すると共に、該増幅された入力値と前記Ｄ／Ａ変換値との差分を生成する、Ａ／Ｄ変換器。
【請求項２】
前記Ａ／Ｄ変換回路は、巡回型Ａ／Ｄ変換、積分型Ａ／Ｄ変換及び逐次比較型Ａ／Ｄ変換のいずれかを行う、請求項１に記載されたＡ／Ｄ変換器。
【請求項３】
前記Ａ／Ｄ変換回路は、前記残差値を保持すると共に、前記第２デジタル値を生成するＡ／Ｄ変換を行い、
前記第１の巡回型Ａ／Ｄ変換回路は前記残差値を前記Ａ／Ｄ変換回路に提供した後に、パイプライン処理のために次のアナログ信号の巡回型Ａ／Ｄ変換を行う、請求項１又は請求項２に記載されたＡ／Ｄ変換器。
【請求項４】
前記第１の巡回型Ａ／Ｄ変換回路は、前記Ｎビットの各々が２値のデジタル値を有する非冗長コードを生成し、
前記Ａ／Ｄ変換回路の入力レンジは、前記第１の巡回型Ａ／Ｄ変換回路の入力レンジの電圧範囲より大きい、請求項１〜請求項３のいずれか一項に記載されたＡ／Ｄ変換器。
【請求項５】
前記イメージセンサと前記第１の巡回型Ａ／Ｄ変換回路との間に接続された相関二重サンプリング回路を更に備え、
前記イメージセンサの画素回路は、ノイズ成分を含む第１の信号レベルと該ノイズ成分に重畳した信号成分を含む第２の信号レベルとを生成し、
前記相関二重サンプリング回路は前記第１及び第２の信号レベルを受けて、前記アナログ信号を生成し、
前記アナログ信号は前記第１の信号レベルと前記第２の信号レベルとの差分を示し、
前記相関二重サンプリング回路は前記アナログ信号を前記第１の巡回型Ａ／Ｄ変換回路に提供した後に、パイプライン処理のため前記イメージセンサの別の画素回路からの信号を受ける、請求項１〜請求項４のいずれか一項に記載されたＡ／Ｄ変換器。
【請求項６】
前記Ａ／Ｄ変換回路は第２の巡回型Ａ／Ｄ変換回路を含み、
前記第１の巡回型Ａ／Ｄ変換回路は、当該第１の巡回型Ａ／Ｄ変換回路への入力信号をサンプリングするための第１のキャパシタ、第２のキャパシタ及び第１の演算増幅回路を含み、前記第１のキャパシタのキャパシタンスと前記第２のキャパシタのキャパシタンスとの比は、前記第１の演算増幅回路による増幅における増幅率を規定し、
前記第２の巡回型Ａ／Ｄ変換回路は、該第２の巡回型Ａ／Ｄ変換回路への入力信号をサンプリングするための第３のキャパシタ、第４のキャパシタ及び第２の演算増幅回路を含み、前記第３のキャパシタのキャパシタンスと前記第４のキャパシタのキャパシタンスとの比は、前記第２の演算増幅回路による増幅における増幅率を規定し、
以下の少なくとも一方が満たされる：前記第３及び第４のキャパシタのサイズはそれぞれ前記第１及び第２のキャパシタのサイズより小さいこと；及び前記第１の演算増幅回路のサイズが前記第２の演算増幅回路のサイズより小さい、請求項１〜請求項５のいずれか一項に記載されたＡ／Ｄ変換器。
【請求項７】
前記Ａ／Ｄ変換回路は逐次比較型Ａ／Ｄ変換回路を含み、
前記Ａ／Ｄ変換回路の変換精度は前記第１の巡回型Ａ／Ｄ変換回路の変換精度より低い、請求項１〜請求項５のいずれか一項に記載されたＡ／Ｄ変換器。
【請求項８】
前記Ａ／Ｄ変換回路はシングルスコープ型Ａ／Ｄ変換回路を含み、
前記Ａ／Ｄ変換回路の変換精度は前記第１の巡回型Ａ／Ｄ変換回路の変換精度より低い、請求項１〜請求項５のいずれか一項に記載されたＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサからの信号をＮ＋Ｍビット（Ｎ≧２、Ｍ≧２）のデジタル値に変換するＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
特許文献１には、イメージセンサ用２段階Ａ／Ｄ変換器が記載されている。特許文献２には、イメージセンサのカラムに配置された一段階巡回型Ａ／Ｄ変換器が記載されている。特許文献３には、初段の並列型Ａ／Ｄ変換器を用いて上記ビットのデジタル値を求めると共に、このデジタル値をＤ／Ａ変換して下位ビットのデジタル値を生成する後段の並列型Ａ／Ｄ変換器を含む。特許文献４は、並列型Ａ／Ｄ変換器と、並列型Ａ／Ｄ変換結果をＤ／Ａ変換して入力信号から減算した減算結果をＡ／Ｄ変換して下位ビットを求めるための１ビットセル・パイプライン型Ａ／Ｄ変換器と、並列型Ａ／Ｄ変換器の出力と１ビットセル・パイプライン型Ａ／Ｄ変換器の出力とからアナログ入力信号に対応したデジタルコードを決定する加算器とを開示する。【０００３】
非特許文献１には巡回型Ａ／Ｄ変換器が記載されている。非特許文献２には、ＣＭＯＳイメージセンサに適用されたＳＡ（Ｓｕｃｃｅｓｓｉｖｅ  Ａｐｐｒｏｘｉｍａｔｉｏｎ）−Ａ／Ｄ変換器が記載されている。非特許文献３には、ＣＭＯＳイメージセンサに適用されたシングルスロープ型Ａ／Ｄ変換器が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３０４４１３号公報（特許４０６９２０３号）
【特許文献２】特開２００５−１３６５４０号公報（特許３９６２７８８号）
【特許文献３】特開昭６４−６７０３４号公報
【特許文献４】特開平０７−２０２７００号公報
【非特許文献】
【０００５】
【非特許文献１】K.Nagaraj,”Efficient circuit configuration for algorithmic analog to digital converters,” IEEE Trans. Circuits and Systems II,vol.40， No.12， pp.777-785，1993
【非特許文献２】S.Matsuo et al., “A very low column FPN and row temporal noise 8.9M-Pixel,60fps CMOS image sensor with 14bit column parallel SA-ADC,” Dig. Tech. Papers, Symp. VLSI Circuits, pp.138-139,2008
【非特許文献３】F. Snoeij, et al., “A CMOS image sensor with a column-parallel multiple-ramp single-slope ADC,” Dig. Tech. Papers, ISSCC, pp.506-506、2007
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１では、アンプを用いてイメージセンサのノイズを低減すると共に、Ａ／Ｄ変換機能を提供する。この回路では、その効果を十分発揮するためには、アンプの利得を高くすることと共に、その利得に対応した必要なＡ／Ｄ変換の分解能（例えば、１６倍のゲインで４ビット）が必要である。これ故に、回路規模が複雑になる。特許文献３及び４では、初段に直並列型Ａ／Ｄ変換器が使用され、初段のＡ／Ｄ変換器から残差値が後段のＡ／Ｄ変換器に提供される。非特許文献２及び３は巡回型Ａ／Ｄ変換回路を開示しない。巡回型Ａ／Ｄ変換回路は、単一の変換回路により低ノイズ及び広ダイナミックレンジを提供可能である。発明者の知見によれば、巡回型Ａ／Ｄ変換回路を他のＡ／Ｄ変換回路或いは別の巡回型Ａ／Ｄ変換回路と直列に接続することにより、単一の巡回型Ａ／Ｄ変換回路の特徴を得ると共に更に利点を得ることができる。【０００７】
本発明は、このような背景により為されたものであり、Ａ／Ｄ変換の上位桁及び下位桁用にＡ／Ｄ変換回路を用いると共に、上位桁に巡回型Ａ／Ｄ変換方式を採用して下位桁のＡ／Ｄ変換回路におけるＡ／Ｄ変換精度を低減できるＡ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る一側面は、イメージセンサからの信号をＮ＋Ｍビット（Ｎ≧２、Ｍ≧２）のデジタル値に提供するＡ／Ｄ変換器である。該Ａ／Ｄ変換器は前記イメージセンサのカラムに配置されている。このＡ／Ｄ変換器は、（ａ）アナログ値を受けると共に、前記アナログ値を示す上位のＮビットの第１デジタル値及び残差値を生成する第１の巡回型Ａ／Ｄ変換回路と、（ｂ）前記残差値を受けると共に、前記残差値を示す下位のＭビットの第２デジタル値を生成するＡ／Ｄ変換回路とを備える。前記第１の巡回型Ａ／Ｄ変換回路は、サブＡ／Ｄ変換回路、論理回路、Ｄ／Ａ変換回路及び演算部を含む。前記サブＡ／Ｄ変換回路は巡回毎にＮ１ビット（Ｎ１＜Ｎ）のデジタル値Ｎビットの第１デジタル値の一部を生成する。前記論理回路は、前記サブＡ／Ｄ変換回路から前記デジタル値を受ける。前記Ｄ／Ａ変換回路は、前記論理回路から信号に応答したＤ／Ａ変換値を生成する。前記演算部は、入力と、前記残差値を提供する出力と、前記出力と前記入力とを接続し巡回型Ａ／Ｄ変換のための帰還経路とを有する。前記演算部は、該入力に受けた入力値を増幅すると共に、該増幅された入力値と前記Ｄ／Ａ変換値との差分を生成して前記出力に提供する。【０００９】
このＡ／Ｄ変換器によれば、第１の巡回型Ａ／Ｄ変換回路におけるＬ回（Ｌは２以上）の巡回により、上位のＮビットが生成される。１段目のＡ／Ｄ変換回路は、巡回型Ａ／Ｄ変換におけるＬ回の巡回動作により、２Ｌ倍に増幅された残差成分を提供できる。この増幅された残差成分が下位ビットのためのＡ／Ｄ変換回路に提供される。これ故に、２段目のＡ／Ｄ変換回路における変換精度を1段目のＡ／Ｄ変換回路における変換精度に比べて１／２Ｌまで緩和できる。したがって、２段目のＡ／Ｄ変換回路に、１段目のＡ／Ｄ変換回路より低精度のＡ／Ｄ変換回路を適用できる。【００１０】
本発明に係る一側面のＡ／Ｄ変換器では、前記Ａ／Ｄ変換回路は、巡回型Ａ／Ｄ変換、積分型Ａ／Ｄ変換及び逐次比較型Ａ／Ｄ変換のいずれかを行うことができる。このＡ／Ｄ変換器によれば、１段目のＡ／Ｄ変換回路が巡回型Ａ／Ｄ変換を行うので、２段目のＡ／Ｄ変換に求められる精度は、１段目に比べて低くできる。【００１１】
本発明に係る一側面のＡ／Ｄ変換器では、前記Ａ／Ｄ変換回路は、シングルスコープ型Ａ／Ｄ変換回路といった積分型Ａ／Ｄ変換を含むことが好ましい。このＡ／Ｄ変換器においては、２段目のＡ／Ｄ変換回路がシングルスロープ型Ａ／Ｄ変換を行うとき、良好な線形性のＡ／Ｄ変換を提供できる。この回路では、その回路構成が非常に簡単という利点がある一方で、高い分解能を得るためには長い変換時間が必要である。１段目のＡ／Ｄ変換回路が巡回型Ａ／Ｄ変換を行うので、２段目のＡ／Ｄ変換に求められる精度は、１段目に比べて低くできる。これ故に、２段目のＡ／Ｄ変換回路を高速に動作させることができ、シングルスロープ型Ａ／Ｄ変換の利点を利用できる。【００１２】
また、本発明に係る一側面のＡ／Ｄ変換器では、前記Ａ／Ｄ変換回路は、逐次比較型Ａ／Ｄ変換回路を含むことが好ましい。このＡ／Ｄ変換器によれば、２段目のＡ／Ｄ変換回路が、逐次比較型Ａ／Ｄ変換を行うとき、逐次比較型Ａ／Ｄ変換回路に高い精度を得るためには、Ａ／Ｄ変換回路を構成する部品数（例えば抵抗やキャパシタ）が指数関数的に増える。しかしながら、２段目のＡ／Ｄ変換回路が、逐次比較Ａ／Ｄ変換を行うとき、この逐次比較Ａ／Ｄ変換回路に求められる精度は高くない。これ故に、２段目のＡ／Ｄ変換回路の回路規模は小さくでき、逐次比較の利点を利用できる。【００１３】
さらに、本発明に係る一側面のＡ／Ｄ変換器では、前記Ａ／Ｄ変換回路は、巡回型Ａ／Ｄ変換回路を含むことが好ましい。このＡ／Ｄ変換器によれば、１段目のＡ／Ｄ変換回路が巡回型Ａ／Ｄ変換を行うので、２段目の巡回型Ａ／Ｄ変換回路に高い変換精度が必要とされない。これ故に、２段目の巡回型Ａ／Ｄ変換回路は、１段目の巡回型Ａ／Ｄ変換回路に比べて、小さいキャパシタ及び／又は小さいサイズのトランジスタにより構成でき、また２段目のＡ／Ｄ変換回路における消費電力も大きく低減できる。【００１４】
本発明に係る一側面のＡ／Ｄ変換器では、前記Ａ／Ｄ変換回路は、前記残差値を保持すると共に、前記第２デジタル値を生成するＡ／Ｄ変換を行う。前記第１の巡回型Ａ／Ｄ変換回路は前記残差値を前記Ａ／Ｄ変換回路に提供した後に、次のアナログ信号の巡回型Ａ／Ｄ変換を行う。このＡ／Ｄ変換器では、２段目のＡ／Ｄ変換回路が残差値を保持するので、保持後に、１段目のＡ／Ｄ変換回路は、イメージセンサからの次の信号の処理を行ってパイプライン処理を提供できる。２段目のＡ／Ｄ変換回路における積分型Ａ／Ｄ変換回路及び逐次比較型Ａ／Ｄ変換回路は例えばサンプル／ホールド回路を含むことができる。【００１５】
本発明に係る一側面のＡ／Ｄ変換器では、前記第１の巡回型Ａ／Ｄ変換回路は、Ａ／Ｄ変換処理のために各巡回で前記Ｎビットの各々が３値のデジタル値を有する冗長コードを生成することができる。このＡ／Ｄ変換器によれば、サブＡ／Ｄ変換回路の出力値は１段目のＡ／Ｄ変換回路におけるサブＡ／Ｄ変換回路におけるオフセットの影響を受けない。【００１６】
本発明に係る一側面のＡ／Ｄ変換器では、前記第１の巡回型Ａ／Ｄ変換回路は、Ａ／Ｄ変換処理のために各巡回で２値のデジタル値を有する非冗長コードを生成し、前記Ａ／Ｄ変換回路の入力レンジは、前記第１の巡回型Ａ／Ｄ変換回路の入力レンジの電圧範囲より大きいことが好ましい。このＡ／Ｄ変換器によれば、２段目のＡ／Ｄ変換回路はオーバーレンジ特性を有するので、第１の巡回型Ａ／Ｄ変換回路のサブＡ／Ｄ変換回路におけるオフセットがＮ＋ＭビットのＡ／Ｄ変換値に影響することを低減できる。【００１７】
本発明に係る一側面のＡ／Ｄ変換器は、前記イメージセンサと前記第１の巡回型Ａ／Ｄ変換回路との間に接続された相関二重サンプリング回路を更に備えることができる。前記イメージセンサの画素回路は、ノイズ成分を含む第１の信号レベルと該ノイズ成分に重畳した信号成分を含む第２の信号レベルと生成し、前記相関二重サンプリング回路は前記第１及び第２の信号レベルを受けて、前記アナログ信号を生成し、前記アナログ信号は前記第１の信号レベルと前記第２の信号レベルとの差分を示す。前記相関二重サンプリング回路は前記アナログ信号を前記第１の巡回型Ａ／Ｄ変換回路に提供した後に、前記イメージセンサの別の画素回路からの信号を受けることができる。【００１８】
このＡ／Ｄ変換器によれば、Ａ／Ｄ変換前のアナログ信号に対して相関二重サンプリングを行うことできる。この相関二重サンプリングに関して、相関二重サンプリング回路は、当該アナログ信号を第１の巡回型Ａ／Ｄ変換回路に提供した後に、イメージセンサの別の画素回路からの信号を受ける。これ故に、イメージセンサからの信号にパイプライン処理を適用できる。【００１９】
本発明に係る一側面のＡ／Ｄ変換器では、前記Ａ／Ｄ変換回路は第２の巡回型Ａ／Ｄ変換回路を含むことができる。前記第１の巡回型Ａ／Ｄ変換回路は、当該第１の巡回型Ａ／Ｄ変換回路への入力信号をサンプリングするための第１のキャパシタ、第２のキャパシタ、及び第１の演算増幅回路を含み、前記第１のキャパシタのキャパシタンスと前記第２のキャパシタのキャパシタンスとの比は、前記第１の演算増幅回路を用いた増幅における増幅率を規定する。前記第２の巡回型Ａ／Ｄ変換回路は、該第２の巡回型Ａ／Ｄ変換回路への入力信号をサンプリングするための第３のキャパシタ、第４のキャパシタ、及び第２の演算増幅回路を含み、前記第３のキャパシタのキャパシタンスと前記第４のキャパシタのキャパシタンスとの比は、前記第２の演算増幅回路による増幅における増幅率を規定する。以下の少なくとも一方が満たされる：前記第３及び第４のキャパシタのサイズがそれぞれ前記第１及び第２のキャパシタのサイズより小さいこと；及び前記第１の演算増幅回路のサイズが前記第２の演算増幅回路のサイズより小さい。このＡ／Ｄ変換器によれば、第２の巡回型Ａ／Ｄ変換回路の変換精度は第１の巡回型Ａ／Ｄ変換回路の変換精度より低くて良いので、それに応じて第２の巡回型Ａ／Ｄ変換回路の回路構成を簡素にできる。
【発明の効果】
【００２０】
以上説明したように、本発明に係る上記の側面よれば、Ａ／Ｄ変換の上位桁及び下位桁用にＡ／Ｄ変換回路を用いると共に、上位桁に巡回型Ａ／Ｄ変換方式を採用して下位桁のＡ／Ｄ変換回路におけるＡ／Ｄ変換精度を低減できるＡ／Ｄ変換器が提供される。
【図面の簡単な説明】
【００２１】
【図１】図１は、本実施の形態に係る、イメージセンサからの信号をＮ＋Ｍビットのデジタル値に変換するＡ／Ｄ変換器を概略的に示す図面である。
【図２】図２は、図１に示されたＡ／Ｄ変換器を含むＣＭＯＳイメージセンサ回路の回路ブロック、及び１段目のＡ／Ｄ変換特性の一例を概略的に示す図面である。
【図３】図３は、第１の巡回型Ａ／Ｄ変換回路の一例を示す図面である。
【図４】図４は、図３に示された巡回型Ａ／Ｄ変換器の主要な動作ステップにおける回路接続を概略的に示す図面である。
【図５】図５はシングルスコープ型Ａ／Ｄ変換回路の比較器を概略的に示す図面である。
【図６】図６は、巡回型Ａ／Ｄ変換回路及びシングルスコープ型Ａ／Ｄ変換回路の組み合わせを含むＡ／Ｄ変換器のタイミングチャートを概略的に示す図面である。
【図７】図７は、単一の比較器を用いて部分Ａ／Ｄ変換値を生成する巡回型Ａ／Ｄ変換回路を概略的に示す図面である。
【図８】図８は、単一の比較器を用いて部分Ａ／Ｄ変換値を生成する巡回型Ａ／Ｄ変換回路における変換特性（オフセット有り、オフセット無し）を示す図面である。
【図９】図９は、データ変換回路を概略的に示す図面である。
【図１０】図１０は、１段目の巡回型Ａ／Ｄ変換回路における相関二重サンプリングのアナログ処理のための回路接続、及び相関二重サンプリングのアナログ処理のためのタイミングチャートを示す図面である。
【図１１】図１１は２段目の逐次比較型Ａ／Ｄ変換回路を示す図面である。
【図１２】図１２に、直列に接続された２つの巡回型Ａ／Ｄ変換回路を示す図面である。
【図１３】図１３はアナログＣＤＳ動作と初段の巡回型Ａ／Ｄ変換回路の動作を示す図面である。
【図１４】図１４は、２段目の巡回型Ａ／Ｄ変換回路の動作を示す図面である。
【図１５】図１５は、直列に接続された２つの巡回型Ａ／Ｄ変換回路の動作のタイミングチャートを示す図面である。
【図１６】図１６は、直列に接続された２つの巡回型Ａ／Ｄ変換回路の動作におけるパイプライン処理を示す図面である。
【発明を実施するための形態】
【００２２】
引き続いて、添付図面を参照しながら、イメージセンサからの信号をＮ＋Ｍビット（Ｎ≧２、Ｍ≧２）のデジタル値に変換するＡ／Ｄ変換器に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００２３】
図１は、本実施の形態に係る、イメージセンサからの信号をＮ＋Ｍビット（Ｎが２以上、Ｍは２以上）のデジタル値に変換するＡ／Ｄ変換器を概略的に示す図面である。このＡ／Ｄ変換器１０１の一次元アレイがイメージセンサのカラムに配置されている。アレイにおけるＡ／Ｄ変換器１０１は、イメージセンサのカラム線ＣＯＬに接続されており、カラム線ＣＯＬに接続された画素回路からの信号を処理する。このＡ／Ｄ変換器１０１は、第１の巡回型Ａ／Ｄ変換回路１０３と、Ａ／Ｄ変換回路１０５とを備える。Ａ／Ｄ変換器１０１は、Ａ／Ｄ変換回路１０３及び１０５からの変換結果を格納する記録回路１０７を含むことができる。記録回路１０７は、例えば、上位ビットを格納する上位ビット記憶回路１０７ａ及び下位ビットを格納する下位ビット記憶回路１０７ｂを含む。巡回型Ａ／Ｄ変換回路１０３は、アナログ値ＳＡを受けると共に、このアナログ値ＳＡを示す上位のＮビットの第１デジタル値ＳＤ１及び残差値ＲＤを生成する。Ａ／Ｄ変換回路１０５は、残差値ＲＤを受けると共に、この残差値ＲＤを示す下位のＭビットの第２デジタル値ＳＤ２を生成する。第１の巡回型Ａ／Ｄ変換回路１０３は、サブＡ／Ｄ変換回路２７、論理回路２９、Ｄ／Ａ変換回路２１及び演算部３５を含む。サブＡ／Ｄ変換回路２７は、巡回毎に、Ｎビットの第１デジタル値の一部、つまりＮ１ビット（Ｎ１＜Ｎ）のデジタル値Ｄを生成する。図１には、第１の巡回型Ａ／Ｄ変換回路１０３のための機能ブロックが示されている。論理回路２９は、サブＡ／Ｄ変換回路２７からデジタル値Ｄを受ける。Ｄ／Ａ変換回路３３は、論理回路２９から信号に応答したＤ／Ａ変換値ＳＤＡを生成する。演算部３５は、入力３５ａ、出力３５ｂ、及び演算部３５ｃを含む。出力３５ｂは、巡回型Ａ／Ｄ変換のための帰還経路ＦＢによって入力３５ａに接続される。演算部３５では、出力３５ｂは最終の残差値ＲＤを提供する。入力３５ａは、次の巡回のための現残差値ＲＤ又はアナログ値ＳＡを受ける。アナログ値ＳＡはスイッチφｓを介して入力３５ａに提供される。現残差値ＲＤは、帰還経路ＦＢ上のスイッチφ３を介して入力３５ａに提供される。スイッチφｓ及びφ３は同時に導通することはない。Ａ／Ｄ変換器１０１におけるスイッチは例えばＭＩＳ型トランジスタによって構成される。演算部３５は、入力３５ａにおける入力値を増幅すると共に、該増幅された入力値とＤ／Ａ変換値ＳＤＡとの差分を生成して出力３５ｂ及び帰還経路ＦＢに提供する。演算部３５は、巡回型Ａ／Ｄ変換のための動作、つまり、増幅、Ｄ／Ａ変換値ＳＤＡに応じた差分生成、及びサンプル／ホールド動作を行う。
【００２４】
このＡ／Ｄ変換器１０１によれば、第１の巡回型Ａ／Ｄ変換回路１０３におけるＬ回の巡回により、上位のＮビットが生成される。１段目のＡ／Ｄ変換回路１０３は、巡回型Ａ／Ｄ変換におけるＬ回の巡回動作により、２Ｌ倍に増幅された残差成分を提供できる。この増幅された残差成分が下位ビットのためのＡ／Ｄ変換回路１０５に提供される。これ故に、２段目のＡ／Ｄ変換回路１０５における変換精度を1段目のＡ／Ｄ変換回路１０３における変換精度に比べて１／２Ｌに緩和できる。したがって、２段目のＡ／Ｄ変換回路１０５に、１段目のＡ／Ｄ変換回路１０３より低精度のＡ／Ｄ変換回路を適用できる。
【００２５】
Ａ／Ｄ変換器１０１では、Ａ／Ｄ変換回路１０５は、積分型Ａ／Ｄ変換、巡回型Ａ／Ｄ変換及び逐次比較型Ａ／Ｄ変換のいずれかを行うことができる。このＡ／Ｄ変換器１０１によれば、１段目のＡ／Ｄ変換回路１０３が巡回型Ａ／Ｄ変換を行うので、２段目のＡ／Ｄ変換に求められる精度を１段目に比べて低くできる。
【００２６】
２段目のＡ／Ｄ変換回路１０５は、残差値ＲＤを保持すると共に、Ｍビットの第２デジタル値ＳＤ２を生成する。第１の巡回型Ａ／Ｄ変換回路１０３は残差値ＲＤをＡ／Ｄ変換回路１０５に提供した後に、次のアナログ信号の巡回型Ａ／Ｄ変換を行うことができる。このＡ／Ｄ変換器１０１によれば、２段面のＡ／Ｄ変換回路１０５が残差値ＲＤを保持するので、保持後に、１段目のＡ／Ｄ変換回路１０３は、イメージセンサからの次の信号の処理を行って、パイプライン処理を提供できる。２段目のＡ／Ｄ変換回路１０５における積分型Ａ／Ｄ変換回路及び逐次比較型Ａ／Ｄ変換回路は、例えばサンプル／ホールド回路を含むことができる。
【００２７】
上記のような２段のＡ／Ｄ変換により、上位側のＡ／Ｄ変換回路１０３のＮビットの部分ビット列及び下位側のＡ／Ｄ変換回路１０５のＭビットの部分ビット列が得られる。データ変換回路１０９は、これらのビット列からＭ＋Ｎビットのデジタル信号を生成する。
【００２８】
図２は、図１に示されたＡ／Ｄ変換器を含むＣＭＯＳイメージセンサ回路の回路ブロックを概略的に示す図面である。垂直シフトレジスタ１１は、イメージアレイ１２を構成する画素１３に与えられる制御信号Ｒｉ、Ｓｉ、ＴＸｉを供給し、各画素１３において得られた光電荷による信号を巡回型Ａ／Ｄ変換器１０３のアレイ１４へ伝送する。アレイ１４は、図１に示される複数の基本回路を含み、また各画素１３からの信号を並列して処理できる。Ａ／Ｄ変換におけるＩＨごとのＡ／Ｄ変換結果は、データレジスタ１５に格納され、水平シフトレジスタ１６からの制御信号により水平走査によってＡ／Ｄ変換後に読み出される。そのデジタル値が３値を取る表現、すなわち冗長表現であるとき、水平走査で読み出した後に、冗長表現のデジタル値は、冗長表現−非冗長表現変換回路１７によって非冗長表現の２進数に変換される。
【００２９】
図２の（ａ）部を参照すると、Ａ／Ｄ変換器１０１が、アレイ状に配置された画素を含むイメージセンサ回路に用いられている。画素１３は、フォトダイオードＰＤｉを含むセンサ回路１３ａと、センサ回路１３ａからのセンサ信号を増幅する増幅回路１３ｂとを含む。画素１３は、リセット信号を受けて内部状態を初期化する。この初期化の後に、画素１３は、フォトダイオードＰＤｉが受けた光に対応する電気信号を提供する。電気信号は、有意な信号成分だけでなくリセットノイズ等のノイズ成分も含む。各画素１３は光を電荷に変換するためのフォトダイオードＰＤｉと、いくつかのＭＯＳトランジスタＴ１〜Ｔ４とを備える。また、制御信号ＴＸｉに応答するトランジスタＴ１より電荷の移動が制御され、制御信号Ｒｉに応答するトランジスタＴ２より電荷の初期化が制御され、制御信号Ｓｉに応答するトランジスタＴ３より画素の選択が制御される。トランジスタＴ４はトランジスタＴ１とＴ２との接続点Ｊ１の電位に応答する。各画素１３では、リセット動作に応答してリセットノイズが発生される。また、各画素１３から出力される電圧には、画素毎に固有の固定パターンノイズが含まれる。また、ランダムノイズは、Ａ／Ｄ変換器１０１の入力に接続される素子等により発生される。各画素１３はマトリクス状に配置され、画素１３からの信号は、ノイズ成分を含む第１の信号レベルの信号と該ノイズ成分に重畳した信号成分を含む第２の信号レベルの信号（図６に示される信号ＶＲ、ＶＳ）であり、増幅回路１３ｂに接続された信号線を介してＡ／Ｄ変換器１０１のアレイ１４に伝送される。
【００３０】
図３は、第１の巡回型Ａ／Ｄ変換回路１０３を提供する回路の一例を示す図面である。図４は、図３に示された巡回型Ａ／Ｄ変換器の主要な動作ステップにおける回路接続を概略的に示す図面である。巡回型Ａ／Ｄ変換器１０３は、ゲインステージ２５と、サブＡ／Ｄ変換回路２７と、論理回路２９と、Ｄ／Ａ変換回路２１とを備える。ゲインステージ２５は、デジタル値に変換されるアナログ信号ＶＩＮを受ける入力２５ａ、及び一巡回毎の演算値（各巡回毎の残差値）ＶＯＰを提供する出力２５ｂを含む。また、ゲインステージ２５は、シングルエンド型の演算増幅回路２３、及び第１〜第３のキャパシタ２６、２８、３０を含む。演算増幅回路２３は、第１の入力２３ａ、出力２３ｂ、及び第２の入力２３ｃを有し、出力２３ｂの信号の位相は、第１の入力２３ａに与えられた信号の位相と反転している。例えば、第１及び第２の入力２３ａ、２３ｃは、それぞれ、反転入力端子及び非反転入力端子であり、出力２３ｂは、非反転出力端子である。例えば、演算増幅回路２３の第２の入力２３ｃは、基準電位線ＬＣＯＭに接続され、また基準電位ＶＣＯＭを受ける。サブＡ／Ｄ変換回路２７は、ゲインステージ２５の出力２５ｂからの信号ＶＯＰに応じてデジタル信号Ｄを生成する。
【００３１】
Ａ／Ｄ変換回路２７は、例えば２つのコンパレータ２７ａ、２７ｂを含むことができる。コンパレータ２７ａ、２７ｂは、それぞれ、入力アナログ信号をそれぞれの所定の基準信号ＶＲＣＬ、ＶＲＣＨと比較すると共に、図１に示されるように、比較結果信号ＤＰ０、ＤＰ１を提供する。Ａ／Ｄ変換回路２７における基準信号ＶＲＣＨ、ＶＲＣＬは、それぞれ、電圧源３７ａ、３７ｂによって提供される。デジタル信号Ｄは、一巡回毎のＡ／Ｄ変換値を示す。デジタル信号Ｄは、例えば２ビット（ＤＰ０、ＤＰ１）を有しており、各ビット（ＤＰ０、ＤＰ１）は、「１」または「０」を取りうる。巡回型Ａ／Ｄ変換器１０３は、ビット（ＤＰ０、ＤＰ１）の組み合わせにより一巡回毎のデジタル値は第１〜第３の値（Ｄ＝０、Ｄ＝１、Ｄ＝２）を有する。論理回路２９は、デジタル信号Ｄに応じた制御信号ＶＣＯＮＴ（例えばφＤＨ、φＤＬ、φＤＳ）を生成する。必要な場合には、サブＡ／Ｄ変換回路２７では、例えば１つのコンパレータを時分割で用いて、演算値ＶＯＰを基準信号と比較すると共に、比較結果を示す信号ＤＰ０、ＤＰ１を提供できる。
【００３２】
ゲインステージ２５は、演算動作及び保持動作を含むことができる。演算動作では、演算増幅回路２３及び第１〜第３のキャパシタ２６、２８、３０により演算値ＶＯＰを生成する。保持動作では、演算値ＶＯＰを第１及び第２のキャパシタ２６、２８に保持する。
【００３３】
この巡回型Ａ／Ｄ変換器１０３によれば、第１及び第２のキャパシタ２６、２８は、それぞれ、Ｄ／Ａ変換回路２１の第１及び第２の出力２１ａ、２１ｂに接続されている。また、Ｄ／Ａ変換回路２１のスイッチ回路３１は、制御信号ＶＣＯＮＴに応答して、電圧信号ＶＲＨ、ＶＲＬの少なくともいずれかを第１の出力２１ａに提供できると共に、電圧信号ＶＲＨ、ＶＲＬの少なくともいずれかを第２の出力２１ｂに提供できる。これ故に、演算動作において、スイッチ回路３１を用いて電圧信号ＶＲＨ、ＶＲＬをキャパシタ２６、２８の一端に切り換えて印加することによって、ゲインステージ２５は、Ｄ／Ａ変換回路２１から３種の電圧信号を受けたように動作する。具体的には、巡回型Ａ／Ｄ変換器１０３では、Ｄ／Ａ変換回路２１は、デジタル信号（ＤＰ０、ＤＰ１）の第１の値（Ｄ＝２）に応答して、キャパシタ２６、２８に電圧信号ＶＲＨを提供する。Ｄ／Ａ変換回路２１は、デジタル信号（ＤＰ０、ＤＰ１）の第２の値（Ｄ＝１）に応答して、キャパシタ２６、２８にそれぞれ電圧信号ＶＲＨ及びＶＲＬを提供する。Ｄ／Ａ変換回路２１は、デジタル信号（ＤＰ０、ＤＰ１）の第３の値（Ｄ＝０）に応答して、キャパシタ２６、２８に電圧信号ＶＲＬを提供する。この巡回型Ａ／Ｄ変換回路１０３によれば、キャパシタ２６、２８にそれぞれＤ／Ａ変換回路の第１及び第２の電圧信号を提供するとき、２種の電圧信号がキャパシタ２６、２８を介して合成される。
【００３４】
図２の（ｂ）部は、演算値ＶＯＰと一巡回毎のデジタル値との変換特性を示す図面である。
デジタル信号  演算値ＶＯＰの範囲。
Ｄ＝０のとき、ＶＲＣＬ＞ＶＯＰ。
Ｄ＝１のとき、ＶＲＣＨ≧ＶＯＰ≧ＶＲＣＬ。
Ｄ＝２のとき、ＶＯＰ＞ＶＲＣＨ、                            （１）。
となる。サブＡ／Ｄ変換回路２７がゲインステージ２５からの演算値ＶＯＰを所定の２つの基準信号と比較することによって冗長コード（３値のデジタル信号）を生成している。
【００３５】
Ｄ／Ａ変換回路２１は、制御信号ＶＣＯＮＴに応答してゲインステージ２５に第１及び第２の電圧信号ＶＲＨ、ＶＲＬの少なくともいずれか一方を提供する。このために、Ｄ／Ａ変換回路２１は、第１及び第２の出力２１ａ、２１ｂ、並びにスイッチ回路３１を含む。スイッチ回路３１は、制御信号ＶＣＯＮＴに応答して、第１の出力２１ａに第１及び第２の電圧信号ＶＲＨ、ＶＲＬのいずれかを提供すると共に第２の出力２１ｂに第１及び第２の電圧信号ＶＲＨ、ＶＲＬのいずれかを提供する。
【００３６】
Ｄ／Ａ変換回路２１では、電圧信号ＶＲＨ、ＶＲＬは第１及び第２の電圧源３３、３４によって提供される。第１の電圧源３３は電圧ＶＲＨを提供する。第２の電圧源３４は電圧ＶＲＬを提供する。第１の電圧源３３の出力３３ａは、スイッチ回路３１内のスイッチ３１ａを介して出力２１ａに接続されると共に、スイッチ回路３１内のスイッチ３１ａ、３１ｃを介して出力２１ｂに接続される。第２の電圧源３４の出力３４ａは、スイッチ回路３１内のスイッチ３１ｂ、３１ｃを介して出力２１ａに接続されると共に、スイッチ回路３１内のスイッチ３１ｂを介して出力２１ｂに接続される。Ｄ／Ａ変換回路２１の第１及び第２の出力２１ａ、２１ｂは、それぞれ、第１及び第２のキャパシタ２６、２８の一端２６ａ、２８ａに接続されている。スイッチ３１ａ〜３１ｃの開閉は、それぞれ、論理回路２９からの制御信号φＤＨ、φＤＳ、φＤＬによって制御されるので、デジタル信号ＤＰ０、ＤＰ１の値は、制御信号φＤＨ、φＤＳ、φＤＬのうちのいずれがアクティブになるかを決定する。
【００３７】
Ｄ／Ａ変換回路２１は、論理回路２９からの制御信号に応答して、例えば図２に示されるような値を提供する。
関係（２）。
条件Ｄ＝２が満たされるとき、ＶＤＡ１＝ＶＤＡ２＝ＶＲＨを提供する。
条件Ｄ＝１が満たされるとき、ＶＤＡ１＝ＶＲＨ、ＶＤＡ２＝ＶＲＬを提供する。
条件Ｄ＝０が満たされるとき、ＶＤＡ１＝ＶＤＡ２＝ＶＲＬを提供する。
【００３８】
ゲインステージ２５は、キャパシタ２６、２８、３０及び演算増幅回路２３の接続を行うための複数のスイッチを含む。これらのスイッチが図３に示されているけれども、スイッチ４３、４７、４９、５１、５３、５５の配置は一例である。これらのスイッチ４３、４７、４９、５１、５３、５５の制御は、クロック発生器４１によって行われる。
【００３９】
図４の（ａ）部のステップＳ１０１における接続では、初期格納動作を行う。初期格納動作モードでは、アナログ信号ＶＩＮをキャパシタ２６、２８、３０に格納する。格納のために、キャパシタ２６、２８、３０が互いに並列に接続される。また、当初のアナログ信号ＶＩＮをサブＡ／Ｄ変換回路２７に提供する。巡回型Ａ／Ｄ変換器１０３は、アナログ信号ＶＩＮをキャパシタ２６、２８、３０に格納するための第１のスイッチ手段を含む。第１のスイッチ手段によって、当初のアナログ信号ＶＩＮがＡ／Ｄ変換回路２７に提供される。Ａ／Ｄ変換回路２７は、デジタル信号Ｄを生成する。この信号Ｄは論理回路２９に提供され、論理回路２９は、Ｄ／Ａ変換回路２１を制御する制御信号ＶＣＯＮＴを生成する。
【００４０】
アナログ信号ＶＩＮをキャパシタ２６、２８、３０に格納するために、スイッチ４３を介してキャパシタ２６の端子２６ａを入力２５ａに接続し、スイッチ３１ｃ、４３を介してキャパシタ２８の端子２８ａを入力２５ａに接続し、キャパシタ３０の端子３０ａをスイッチ４３、５１を介して入力２５ａに接続すると共に、キャパシタ２６、２８の端子２６ｂ、２８ｂにスイッチ４９、５３を介して基準電位を供給し、キャパシタ３０の端子３０ｂにスイッチ５３を介して基準電位を供給する。第１のスイッチ手段において、クロック信号（φＤＳ＝１、φＳ＝１、φ２＝１、φＲ＝１）によってスイッチ３１ｃ、４３、４９、５３を導通にすると共に、クロック信号（φ１＝０、φ４＝０）によってスイッチ４７、５５を非導通にする。キャパシタ３０の端子３０ａと出力２３ｂとはスイッチ５５によって分離され、出力２３ｂは入力２５ａからスイッチ５５によって分離される。ゲインステージ２５は、演算増幅回路２３の入力２３ａと出力２３ｂとを互いに接続するとき、演算増幅回路２３の出力２３ｂには基準電位ＶＣＯＭが発生される。この接続において、サブＡ／Ｄ変換回路２７は当初のアナログ信号ＶＩＮを受けて、クロックφｃに応答してデジタル信号Ｄを生成する。なお、キャパシタ２６の端子２６ａとキャパシタ２８の端子２８ａとをスイッチ３１ｃを介して接続しているけれども、この接続のために別途のスイッチを設けることができる。
【００４１】
図４の（ｂ）部及び（ｃ）部のステップＳ１０２では、演算動作が行われる。演算動作モードでは、ゲインステージ２５は、演算増幅回路２３及びキャパシタ２６、２８、３０により演算値ＶＯＰを生成する。演算動作では、キャパシタ３０が演算増幅回路２３の出力２３ｂと入力２３ａとの間に接続されると共にキャパシタ２６、２８がＤ／Ａ変換回路２１と入力２３ａとの間に接続される。巡回型Ａ／Ｄ変換器１０１は、演算動作のための第２のスイッチ手段を含む。制御信号ＶＣＯＮＴの値に応じて、Ｄ／Ａ変換回路２１はゲインステージ２５に電圧信号ＶＤＡ１及び／又はＶＤＡ２を提供する。電圧信号ＶＤＡ１、ＶＤＡ２の印加に応答して、演算値ＶＯＰがゲインステージ２５の出力２５ｂに生成される。
演算値ＶＯＰは以下の式で表される。
ＶＯＰ＝（１＋Ｃ１／Ｃ２）×ＶＩＮ−ＶＲ    （３）。
Ｃ１＝Ｃ１ａ＋Ｃ１ｂ                      （４）。
である。また、値ＶＲはＤ／Ａ変換回路２１からの電圧信号ＶＤＡ１、ＶＤＡ２によって規定されており、以下のように表される。
関係（５）。
条件Ｄ＝２が満たされるとき、ＶＲ＝（Ｃ１ａ＋Ｃ１ｂ）×ＶＲＨ／Ｃ２である。
条件Ｄ＝１が満たされるとき、ＶＲ＝（Ｃ１ａ×ＶＲＨ＋Ｃ１ｂ×ＶＲＬ）／Ｃ２である。
条件Ｄ＝０が満たされるとき、ＶＲ＝（Ｃ１ａ＋Ｃ１ｂ）×ＶＲＬ／Ｃ２である。
【００４２】
関係Ｃ１ａ＝Ｃ１ｂ＝Ｃ２／２が満たされるとき、式（３）及び関係（５）は以下のように書き換えられる。
ＶＯＰ＝２×ＶＩＮ−ＶＲ                      （６）。
また、関係（３）も以下のように関係（７）として書き換えられる。
条件Ｄ＝２が満たされるとき、ＶＲ＝ＶＲＨである。
条件Ｄ＝１が満たされるとき、ＶＲ＝（ＶＲＨ＋ＶＲＬ）／２である。
条件Ｄ＝０が満たされるとき、ＶＲ＝ＶＲＬである。
すなわち、Ｄ／Ａ変換回路２１は、３値のＡ／Ｄ変換値に対してＶＲＨ、ＶＲＬ又はその中点の電圧（ＶＲＨ＋ＶＲＬ）／２の３値を生成する。
【００４３】
この動作において、参照電圧ＶＲＨ、ＶＲＬの絶対値のずれは、Ａ／Ｄ変換特性の線形性には影響がなく、中点電圧の生成の精度のみが線形性に影響する。キャパシタの容量比精度が、この中点電圧を規定する。半導体集積回路では、容量比の精度は、抵抗比の精度に比べてはるかに高く、高精度なＡ／Ｄ変換器１０３を提供できる。
【００４４】
演算値ＶＯＰの生成のために、スイッチ４９を介してキャパシタ２６、２８の端子２６ｂ、２６ｂを入力２３ａに接続し、キャパシタ３０の端子３０ａをスイッチ５５を介して出力２３ｂに接続する。第２のスイッチ手段において、クロック信号（φ２＝１、φ４＝１）によってスイッチ４９、５５を導通にすると共に、クロック信号（φＳ＝０、φ１＝０、φ３＝０、φＲ＝０）によってスイッチ４３、４７、５１、５３を非導通にする。キャパシタ２６、２８の端子２６ｂ、２８ｂは、スイッチ４７によって基準電位線ＶＣＯＭから分離され、キャパシタ２６、２８の端子２６ａ、２８ａは、スイッチ５１によって出力２３ｂから分離される。入力２３ａと出力２３ｂはスイッチ５３によって分離される。
【００４５】
図４の（ｄ）部のステップＳ１０３では、格納動作が行われる。格納動作モードでは、演算増幅回路２３の出力２３ｂ上の演算値ＶＯＰを第１及び第２のキャパシタ２６、２８に格納する。格納のために、キャパシタ２６、２８が互いに並列に接続される。巡回型Ａ／Ｄ変換回路１０３は、演算値ＶＯＰの格納のための第３のスイッチ手段を含む。また、第３のスイッチ手段によって、演算値ＶＯＰがアナログ信号としてＡ／Ｄ変換回路２７に提供される。演算値ＶＯＰをキャパシタ２６、２８に格納するために、スイッチ５１、５５を介してキャパシタ２６の端子２６ａを出力２３ｂに接続し、スイッチ３１ｃ、５１、５５を介してキャパシタ２８の端子２８ａを出力２３ｂに接続すると共に、スイッチ４７を介してキャパシタ２６、２８の端子２６ｂ、２８ｂに基準電位を供給する。第３のスイッチ手段において、クロック信号（φＤＳ＝１、φ１＝１、φ３＝１、φ４＝１）によってスイッチ３１ｃ、４７、５１、５５を導通にすると共に、クロック信号（φＳ＝０、φ２＝０、φＲ＝０）によってスイッチ４３、４９、５３を非導通にする。キャパシタ２６、２８の端子２６ａ、２８ａはスイッチ４３によって入力２５ａから分離され、キャパシタ２６、２８の端子２６ｂ、２８ｂはスイッチ４９によって入力２３ａから分離される。ゲインステージ２５の演算動作モードにおいて、演算増幅回路２３の入力２３ａは基準電位ＶＣＯＭになる。また、第３のスイッチ手段（本実施例では、スイッチ５５）によって、演算値ＶＯＰがサブＡ／Ｄ変換回路２７に提供される。
【００４６】
図４の（ｅ）部のステップＳ１０４では、ステップＳ１０２及びＳ１０３を繰り返して、デジタル信号の列を生成する。この繰り返しは、所定のビット数のＡ／Ｄ変換結果が得られるまで行われる。例えば、Ｌ回巡回すれば、ほぼＬ＋１ビットに相当する分解能が得られる。
【００４７】
後段のＡ／Ｄ変換回路について説明する。既に説明したように、Ａ／Ｄ変換回路１０５は積分型Ａ／Ｄ変換を含むことができる。再び図１を参照しながら、Ａ／Ｄ変換回路（本実施例では、シングルスコープ型Ａ／Ｄ変換回路）１０５を説明する。シングルスコープ型Ａ／Ｄ変換回路は、ランプ信号発生回路６１、比較器６３、グレイコード計数器６５、及びデータラッチ６７を含む。データラッチ６７は、グレイコード計数器６５のカウント値を受ける。比較器６３は、１段目のＡ／Ｄ変換回路１０３の最終の残差値ＲＤを受ける入力６３ａと、ランプ信号発生回路６１からのランプ信号ＶＲＡＭＰを受ける入力６３ｂと、これらの信号の比較結果を提供する出力６３ｃを有する。比較器６３は、残差値ＲＤをランプ信号ＶＲＡＭＰと比較して、判定信号をデータラッチ６７の記憶制御入力ＬＯＡＤに提供する。このラッチ信号に応答して、データラッチ６７は、そのときのグレイコード計数値をラッチする。ラッチされたグレイコード計数値は、下位側のＡ／Ｄ変換値を示す。
【００４８】
図５に示されるように、比較器６３は、キャパシタ７１、反転増幅器７２、キャパシタ７３、反転増幅器７４及び反転増幅器７５を含み、これらの回路素子７１〜７５は直列に接続されている。反転増幅器７２の入力７２ａ及び出力７２ｂにはスイッチＳ３が接続され、反転増幅器７３の入力７３ａ及び出力７３ｂにはスイッチＳ４が接続される。キャパシタ７１の一端はスイッチＳ１を介して入力６３ａに接続され、反転増幅器７５の出力７５ｂは出力６３ｃに接続される。反転増幅器７５の入力７５ａは出力７４ｂに接続される。キャパシタ７１の一端は、スイッチＳ２を介してランプ信号発生回路６１に接続され、またスイッチＳ５、Ｓ６を介してそれぞれ信号ＶＲＨ、ＶＲＬを受ける。これらのスイッチとして例えばＭＩＳ型トランジスタを使用できる。
【００４９】
シングルスロープ型Ａ／Ｄ変換回路の動作を以下に示す。まず、スイッチＳ１をオンにして、最終の残差値ＲＤを比較器６３の入力６３ａから受けて、比較器の比較レベルのサンプルを行う。このサンプルは、まずスイッチＳ３、Ｓ４をオンにし、その後にスイッチＳ３、Ｓ４をオフにすることにより行うが、スイッチＳ３による電荷注入による誤差を低減するため、スイッチＳ３を先にオフにし、スイッチＳ４をわずかに遅らせてからオフにすることが良い。その後に、スイッチＳ２をオンにして、ランプ信号発生器６１に接続する。ランプ信号ＶＲＡＭＰを変化させ、この信号ＶＲＡＭＰが残差値ＲＤを超えると比較器出力６３ｃが反転するので、その時間をカウンタを用いて測って、下位側のＡ／Ｄ変換値を得る。このために、グレイコード計数器６５を動作させ、データラッチ６７の内容はそのカウンタの出力に応じて変化している。比較器６３の出力６３ｃがデータラッチの制御入力ＬＯＡＤに接続されているので、比較器６３の出力値の反転により、カウンタ６５の出力がデータラッチに記憶される。
【００５０】
そのカウント数の正規化のために、残差値ＲＤに替えて、スイッチＳ５を介して参照信号ＶＲＨを、及びスイッチＳ６を介して参照信号ＶＲＬを、順に比較器６３に提供して、同様にＡ／Ｄ変換を行う。これらのＡ／Ｄ変換は、イメージセンサを動作させていない期間、或いは、イメージセンサの垂直ブランキング期間に行っても良い。残差値ＲＤ、参照信号ＶＲＨ、及び参照信号ＶＲＬに対して、それぞれ、コードＮＳ、ＮＨ、ＮＬが生成される。
ＮＦ＝（ＮＳ―ＮＬ）／（ＮＨ−ＮＳ）。
が規格化されたＡ／Ｄ変換値を表す。このＮＦは、理想的には０から１までの値をとるので、これをMビットで表した下位側のＡ／Ｄ変換値と上位側の巡回Ａ／Ｄ変換値とを組み合わせて高分解能の出力を得る。
【００５１】
２段目のＡ／Ｄ変換回路１０５がシングルスロープ型Ａ／Ｄ変換を行うとき、良好な線形性のＡ／Ｄ変換を提供できる。シングルスロープ型Ａ／Ｄ変換回路では、その回路構成が非常に簡単という利点がある一方で、高い分解能を得るためには長い変換時間が必要である。１段目のＡ／Ｄ変換回路１０３が巡回型Ａ／Ｄ変換を行う。これ故に、２段目のＡ／Ｄ変換に求められる分解能は１段目に比べて低くできる。したがって、２段目のＡ／Ｄ変換回路を高速に動作させることができ、シングルスロープ型Ａ／Ｄ変換の利点を利用できる。
【００５２】
ランプ信号発生回路６１をイメージセンサのカラム毎に設けてもよい。このＡ／Ｄ変換器によれば、ランプ波形がカラムの右端と左端で時間的に時間的にずれることを避けることができる。或いは、ランプ信号発生回路６１は、イメージセンサの全カラムに共通に設けられていてもよい。このＡ／Ｄ変換器によれば、小面積で実現できる。
【００５３】
図６は、巡回型Ａ／Ｄ変換回路及びはシングルスコープ型Ａ／Ｄ変換回路の組み合わせを含むＡ／Ｄ変換器のタイミングチャートを概略的に示す図面である。図６に示された動作では、巡回型Ａ／Ｄ変換において4回の巡回を行っている。まず、画素１３のリセットレベルのＡ／Ｄ変換のために、制御信号φｓによりスイッチをオンしてリセットレベルＶＲのサンプリング（図６におけるＳ１）を行う。このサンプリング信号のＡ／Ｄ変換（図６におけるＡ１）を行って、部分Ａ／Ｄ変換値及び第１残差値を生成する。次いで、制御信号φ３によりスイッチをオンして第１残差値のサンプリング（図６におけるＳ２）を行う。このサンプリング信号のＡ／Ｄ変換（図６におけるＡ２）を行って、部分Ａ／Ｄ変換値及び第２残差値を生成する。引き続き、サンプリング（図６におけるＳ３、Ｓ４）及びＡ／Ｄ変換（図６におけるＡ３、Ａ４）を行って、全部で４桁の上位ビットを得る。最終の巡回（Ａ４）における残差値を、下位側のＡ／Ｄ変換回路のためのサンプリング期間ＳＰにシングルスロープ型Ａ／Ｄ変換回路１０５にサンプリングする。この後に、期間ＡＤＣに、下位側のシングルスロープ型Ａ／Ｄ変換を行う。期間ＳＰと期間ＡＤＣとの間に間隔を設けて、画素の転送ゲート信号ＴＸが変化する期間に下位側のＡ／Ｄ変換を行うことを避けている。必要がない場合は、この期間なしに下位側のＡ／Ｄ変換を始めることができる。
【００５４】
巡回型Ａ／Ｄ変換回路１０３から残差値をシングルスロープ型Ａ／Ｄ変換回路の比較器にいったんサンプリングした後には、上位側のＡ／Ｄ変換回路における次の信号ＶＳに対する巡回動作のためのサンプリングを始めることができる。このとき、下位側のＡ／Ｄ変換回路１０５がリセットレベルＶＲに対するシングルスロープ型Ａ／Ｄ変換を行っているときに、画素１３内の転送トランジスタＴ１を動作させて、カラム線に信号レベルＶＳを提供すると共に、この信号を上位側のＡ／Ｄ変換回路１０３へのサンプリングを並行して行う。その後、信号レベルＶＳの巡回Ａ／Ｄ変換を行う。信号レベルＶＳの巡回Ａ／Ｄ変換の完了までに、リセットレベルＶＲのシングルスロープ型Ａ／Ｄ変換は完了している。これ故に、信号レベルＶＳの残差値は、シングルスロープ型Ａ／Ｄ変換の期間ＳＰにサンプリングされる。このＡ／Ｄ変換は、その次の周期において、次の画素回路のリセットレベルＶＲを巡回Ａ／Ｄ変換回路にサンプリングしている期間に行う。
【００５５】
このように、巡回型Ａ／Ｄ変換回路とシングルスロープ型Ａ／Ｄ変換回路をカスケードに接続することによって、２つのＡ／Ｄ変換回路１０３、１０５を同時に並列して動作させて、Ａ／Ｄ変換の高速化を実現できる。シングルスロープ型Ａ／Ｄ変換のために長い時間が必要なとき、巡回型Ａ／Ｄ変換のサンプリングＳ１の期間に加えてＡ／Ｄ変換Ａ１の期間以降の期間に下位側のＡ／Ｄ変換を行ってもよい。
【００５６】
図３に示された巡回型Ａ／Ｄ変換回路は、Ａ／Ｄ変換出力の各巡回毎に、３値をとる冗長コードを生成する。これによって、比較的大きな入力オフセットを有するコンパレータ２７ａ、２７ｂを用いても、このオフセットに起因する誤差が発生しないが、サブＡ／Ｄ変換回路２７に２個のコンパレータが必要である。また、この方式（１．５ｂｉｔ方式）は冗長表現であるので、巡回毎に２ビットの記憶回路が記憶回路１０７に必要となる。上位側の回路規模を小さくするために、巡回型Ａ／Ｄ変換回路を用いて１ｂｉｔ方式のＡ／Ｄ変換で行って２値をとる非冗長コードを生成しても良い。Ａ／Ｄ変換器の一実施例では、図７に示された巡回型Ａ／Ｄ変換回路１０３ａを巡回型Ａ／Ｄ変換回路１０３に替えて用いることができる。巡回型Ａ／Ｄ変換回路１０３ａは、コンパレータ２７ｃにオフセットがないとき、図８の（ａ）部に示された変換特性を有する。巡回型Ａ／Ｄ変換回路１０３ａは、単一のコンパレータ２７ｃを含むサブＡ／Ｄ変換回路と、Ｄ／Ａ変換回路２２ｃと、Ｄ／Ａ変換回路２２ｃのための制御信号を１ｂｉｔの部分変換値から生成する論理回路２９ｃとを含む。
【００５７】
この方式に用いる巡回型Ａ／Ｄ変換器の回路構成は、図３に示される回路構成より簡素である。サブＡ／Ｄ変換回路は単一のコンパレータ２７ｃを含み、Ｄ／Ａ変換回路２２ｃはより少ないスイッチから構成され、演算部はキャパシタ３０、３２を含む。キャパシタ３０はキャパシタンスＣ２を有し、キャパシタ３２はキャパシタンスＣ１（＝Ｃ１ａ＋Ｃ１ｂ）を有するので、全キャパシタの数も低減される。
【００５８】
この１ｂｉｔ方式は、図８の（ｂ）部に示すようにコンパレータ２７ｃにオフセットが生じると、Ａ／Ｄ変換値は大きな非線形誤差を有する。この誤差を低減するために、オーバーレンジの変換特性を有するＡ／Ｄ変換回路を下位側に用いることができる。参照電圧の範囲(ＶＲＬからＶＲＨまでの範囲)を超える入力信号に対して線形に応答して変換値を生成するＡ／Ｄ変換回路を用いるとき、つまりこのオーバーレンジの範囲まで後段のＡ／Ｄ変換回路１０５の入力レンジが広いとき、サブＡ／Ｄ変換回路２７における単一のコンパレータ２７ｃのオフセット電圧に起因する誤差を低減することができる。
【００５９】
しかしながら、単一のコンパレータ２７ｃにオフセットがあるとき、図８の（ｂ）部に示すように、サブＡ／Ｄ変換回路の入力電圧が（ＶＲＬ＋ＶＲＨ）／２の付近の値であるとき、サブＡ／Ｄ変換回路の出力電圧がＶＲＬからＶＲＨまでの範囲を超える。その結果、次段への入力値も、ＶＲＬからＶＲＨまでの範囲を超える。下位側のＡ／Ｄ変換特性の入力レンジが、ＶＲＬからＶＲＨまでの電圧範囲Ｒ１より大きい電圧範囲Ｒ２において線形な演算結果を生成できるとき、サブＡ／Ｄ変換回路のコンパレータ２７ｃが多少のオフセットを有するときにも、そのオフセットに起因する誤差（オフセット誤差）が下位側のＡ／Ｄ変換値に影響しないようにすることができる。シングルスロープ型Ａ／Ｄ変換においては、オーバーレンジの範囲は、図５に示された参照値ＶＲＨ、ＶＲＬを変更すること、つまりＲ２＞Ｒ１＝ＶＲＨ−ＶＲＬとなるように新たな参照値を設定することよって行われる。
【００６０】
オフセット誤差は、上位側のＡ／Ｄ変換における巡回を繰り返す毎にキャパシタ比（２倍）の増幅率で増幅される。Ｎ回巡回のとき、サブＡ／Ｄ変換回路のコンパレータに許容されるオフセット誤差（オフセット電圧ＶＯＦＦ）の許容値は以下のように表わされる。
ＡＢＳ（ＶＯＦＦ）＝（Ｒ２−Ｒ１）／２Ｎ＋１、ここで絶対値を「ＡＢＳ」で表す。
例えば（Ｒ２−Ｒ１）=０．５ボルトであるとき、4回の巡回動作ではオフセット電圧の許容値は１５．５ｍＶ以下にする必要がある。
【００６１】
次いで、データ変換回路の説明を行う。図１において、データ変換回路１０９は、記憶回路１０７からビット列を受ける。上位側のＡ／Ｄ変換回路１０３のＮビットの部分ビット列及び下位側のＡ／Ｄ変換回路１０５のＭビットの部分ビット列がデータ変換回路１０９に提供される。図９の（ａ）部は、Ｎビットの冗長部分ビット列及びＭビットの部分ビット列から、Ｍ＋Ｎビットのデジタル信号を生成するデータ変換回路１０９ａを示す。入力されたアナログ値をＮ＋Ｍビットのデジタル値Ｘ０として以下のように表される。
Ｘ０＝Ｄ０×２−１＋Ｄ１×２−２＋Ｄ２×２−３＋・・＋ＤＮ−１×２−（Ｎ−１）＋
ＸＮ×２−（Ｎ−１）。
ＸＮ＝Ｂ０＋Ｂ１×２−１＋Ｂ２×２−２＋・・・＋ＢＭ−１×２−（Ｍ−１）。
Ｘｉ（ｉ＝１、２、３・・・Ｎ−１）は０から２までの範囲の値を取る。前段の各巡回において生成された値を「Ｄｉ」（ｉ＝１、２、３・・・Ｎ−１）と記す。Ｄｉ（ｉ＝１、２、３・・・Ｎ−１）は０、１、２のいずれかの値を取る。後段のＡ／Ｄ変換により得られ値を「Ｂｊ」（ｊ＝１、２、３・・・Ｍ−１）と記す。Ｂｊ（ｊ＝１、２、３・・・Ｍ−１）は０、１のいずれかの値を取る。２ビットの信号Ｄ０＝（Ｄ１（０）、Ｄ２（０））、Ｄ１＝（Ｄ１（１）、Ｄ２（１））〜、ＤＮ−１＝（Ｄ１（Ｎ−１）、Ｄ２（Ｎ−１））は部分変換値を示す。データ変換回路１０９ａは、ｎ個の全加算器８１ａ、８１ｂ、８１ｃ〜８１ｎを含む。全加算器８１ａ〜８１ｎの各々における２つの入力は、各巡回の部分ビット列Ｄ１（ｉ）、Ｄ２（ｉ）（ｉ＝０〜Ｎ−１）を受け、各全加算器は、２つの被加算値及び桁上がり入力を受けて、加算値ｓ及び桁上がりｃを生成する。全加算器のアレイは、変換されたビット列を示す信号（Ａ０、Ａ１、Ａ２、Ａ３〜ＡＮ−１）を生成する。全加算器８１ａはビット列（Ａ０、Ａ１）を生成する。ビットＡ０は桁上がりｃの出力であり、ビットＡ１は加算値ｓの出力である。桁上がり信号は、全加算器８１ｎから全加算器８１ａの配列方向に伝搬する。また、全加算器８１ｎは被加算値Ｄ１（Ｎ−１）、Ｄ２（Ｎ−１）及び桁上がり入力Ｂ０を受ける。下位側のＡ／Ｄ変換回路からのビット列Ｂ１、Ｂ２〜ＢＭ−１は、データ変換回路１０９ａでは実質的に処理されることなく、ビット列ＡＮ−２、ＡＮ−３〜ＡＮ＋Ｍ−１として提供される。
【００６２】
図９の（ｂ）部は、Ｎビットの非冗長部分ビット列及びオーバーレンジのＭビットの部分ビット列から、Ｍ＋Ｎビットのデジタル信号を生成するデータ変換回路１０９ｂを示す。Ｎ回の巡回動作の後に残差値にシングルスロープ型Ａ／Ｄ変換を行うと共にその出力値に正規化処理を行って、MビットのＡ／Ｄ変換値を得ることができる。そのオーバーレンジを考慮して、残差値ＸＮが−０．５から＋１．５までの範囲であり、この範囲の値に対するＡ／Ｄ変換処理を行うとき、次式のように表わすことができる。ここで、前段の各巡回において生成された値を「Ｄｉ」（ｉ＝１、２、３・・・Ｎ−１）は１ビットからなる。
Ｘ０＝Ｄ０×２−１＋Ｄ１×２−２＋Ｄ２×２−３＋・・・＋ＸＮ×２−（Ｎ−１）。
ＸＮ＝−Ｂ０＋（１＋Ｂ１）×２−１＋Ｂ２×２−２＋・・・＋ＢＭ−１×２−（Ｍ−１）。
Ｄｉ（ｉ＝１、２、３・・・Ｎ−１）は０、１のいずれかの値を取る。Ｘｉ（ｉ＝１、２、３・・・Ｎ−１）は０から１までの範囲の値を取る。Ｂｊ（ｊ＝１、２、３・・・Ｍ−１）は０、１のいずれかの値を取る。１ビットの成分Ｄ（０）、Ｄ（１）、Ｄ（２）〜Ｄ（Ｎ−１）は上位側の部分変換値を示す。データ変換回路１０９ｂは、ｎ個の全加算器８２ａ、８２ｂ、８２ｃ〜８２ｎ及び半加算器８３を含む。全加算器８２ａ、８２ｂ、８２ｃ〜８２ｎの各々における２つの入力の一方は、各巡回の部分ビット列Ｄ（ｉ）（ｉ＝０〜Ｎ−１）を受け、２つの入力の他方は下位側の部分ビット値Ｂ０を受ける。各全加算器８２ａから８２ｎは加算値ｓ及び桁上がりｃを生成する。全加算器のアレイは、変換されたビット列を示す信号（Ａ０、Ａ１、Ａ２、Ａ３〜ＡＮ−１）を生成する。半加算器８３は、固定入力１と下位側の部分ビット値Ｂ１を受けて、加算値ＡＮ−２を生成する。下位側のＡ／Ｄ変換回路からの残りのビット列Ｂ２〜ＢＭ−１は、データ変換回路１０９ｂでは実質的に処理されずに、ビット列ＡＮ−３〜ＡＮ＋Ｍ−１として提供される。
【００６３】
次いで、相関二重サンプリングを説明する。巡回型Ａ／Ｄ変換回路１０３は、アナログ信号を用いて相関二重サンプリングを行うことができる。相関二重サンプリングにより、画素１３からの信号レベルＶＳからリセットレベルＶＲの成分を除くことができる。
【００６４】
図１０は、相関二重サンプリングのアナログ処理のための回路接続及びタイミングチャートを示す図面である。図１０の（ａ）部に示されるように、ゲインステージ２５において、演算増幅回路２３の入力２３ａ及び出力２３ｂをリセットスイッチ５３により接続した後に、キャパシタ２６、２８にリセットレベルＶＲを期間ＳＲ（ＣＤＳ）においてサンプリングする。次いで、図１０の（ｂ）部に示されるように、リセットスイッチ５３の開いた後に、キャパシタ２６、２８に信号レベルＶＳを期間ＳＳ（ＣＤＳ）においてサンプリングする。このとき、ゲインステージ２５において、差分値（ＶＲ−ＶＳ）が演算増幅回路２３の出力２３ｂに生成される。この差分値を１ｂｉｔ方式又は１．５ｂｉｔ方式によりＡ／Ｄ変換することができる。
【００６５】
図１０の（ｃ）部を参照すると、アナログ相関二重サンプリングの後に、上位側の巡回型Ａ／Ｄ変換回路１０３において４回の巡回動作（Ｓ１、Ａ１、Ｓ２、Ａ２、Ｓ３、Ａ３、Ｓ４、Ａ４）を行うと共に４回目の巡回における残差値を下位側のＡ／Ｄ変換回路１０５に期間ＳＰにおいて提供する。下位側のＡ／Ｄ変換回路１０５は、期間ＡＤＣに下位側のＡ／Ｄ変換を行う。
【００６６】
次いで、下位側のＡ／Ｄ変換回路１０５として逐次比較Ａ／Ｄ変換回路を用いる実施例を説明する。図１１は、２段目のＡ／Ｄ変換のための逐次比較型Ａ／Ｄ変換回路を示す図面である。この逐次比較型Ａ／Ｄ変換回路９１は、初段の巡回型Ａ／Ｄ変換回路１０３からの残差ＲＤを受ける。逐次比較型Ａ／Ｄ変換回路９１は、４ビットのＡ／Ｄ変換を行う。逐次比較型Ａ／Ｄ変換回路９１は、初段の巡回型Ａ／Ｄ変換回路１０３からの残差値ＲＤをサンプリングするためのキャパシタ９２ａ、９２ｂ、９２ｃ、９２ｄ、９２ｅのアレイを含む。キャパシタ９２ａ〜９２ｄは、単位キャパシタンスＣに対して１／２Ｐで重み付けられる（Ｐ＝０、１、２、３）。また、キャパシタ９２ｅは、キャパシタ９２ｄと同じキャパシタンスを有する。サンプリングは、巡回型Ａ／Ｄ変換回路１０３に接続された入力線とキャパシタ９２ａ、９２ｂ、９２ｃ、９２ｄ、９２ｅの一端との間にそれぞれ接続されたスイッチ９３ａ、９３ｂ、９３ｃ、９３ｄ、９３ｅによって行われる。これらのスイッチ９３ａ〜９３ｅは制御信号φｓｄによって制御される。キャパシタ９２ａ、９２ｂ、９２ｃ、９２ｄの一端には、スイッチ９４ａ、９４ｂ、９４ｃ、９４ｄを介して参照信号ＶＲＨに接続される。キャパシタ９２ａ、９２ｂ、９２ｃ、９２ｄ、９２ｅの一端には、スイッチ９５ａ、９５ｂ、９５ｃ、９５ｄ、９５ｅを介して参照信号ＶＲＬに接続される。スイッチ９５ａ〜９５ｅの開閉は、制御信号φｓｄの反転信号（＿φｓｄと記す）によって制御される。スイッチ９４ａ〜９４ｄの開閉は、逐次近似レジスタ９６によって制御される。キャパシタ９２ａ〜９２ｅの他端はアンプ（比較器）９７の入力９７ａ（例えば反転入力）に接続されており、他の入力９７ｂ（例えば非反転入力）は仮想接地（例えばＧＮＤ）に接続される。アンプ９７の出力９７ｃ（例えば非反転出力）は逐次近似レジスタ９６の入力９６ａに接続され、逐次近似レジスタ９６を制御する。アンプ９７の入力９７ａと出力９７ｃとの間にはスイッチ９８が接続されており、制御信号φｓによって制御される。また、アンプ９７はクロックφｃに応答して動作する。
【００６７】
逐次比較型Ａ／Ｄ変換回路９１の動作を説明する。まず、スイッチ９３ａから９３ｅを閉じて、残差値ＲＤをキャパシタ９２ａ〜９２ｅのアレイにサンプリングする。このとき、アンプ９７の入力９７ａを接地するか、或いはスイッチ９８を用いて短絡して仮想接電位に設定する。本実施例では、この仮想接地電位を０ボルトに設定する。次いで、スイッチ９８、９３ａ〜９３ｅ（クロックφｓ,φｓd）を開いて、４ビット逐次比較レジスタ９６に４ビットコードを設定する。この４ビットコードによってキャパシタアレイＤ／Ａ変換器を動作させる。
【００６８】
具体的には、４ビットコードをＤＤ０、ＤＤ１、ＤＤ２、ＤＤ３（ＤＤｉ=０または１、ＤＤ０がＭＳＢ）とし、例えば、ＤＤ３＝”1”であるとき、Ｄ３Ｈ＝=”1”及びＤ３Ｌ＝”０”とする。ＤＤ３＝”０”であるとき、Ｄ３Ｈ＝”０”及びＤ３Ｌ＝”１”とする。なお、φｓｄ＝”1”（導通）において残差値ＲＤをサンプリングしているときは、Ｄ３Ｈ＝”０”及びＤ３Ｌ=”０”としておく。残差値ＲＤをキャパシタアレイにサンプリングしたときにおけるアンプ９７の入力９７ａ上の正味の電荷は、キャパシタアレイをレジスタ９６の制御によって参照電源ＶＲＨ、ＶＲＬに接続したときにおけるアンプ９７の入力９７ａ上の正味の電荷と同じである（この電荷ＱＮＥＴと記す）。この電荷保存則を用いて、アンプ９７の反転入力９７ａの電圧ＶＳ、入力電圧ＲＤ（残差）及び参照電源との関係は以下のように示される。
ＱＮＥＴ＝２×Ｃ×（０−ＲＤ）。
＝Ｃ×（ＶＳ−ＶＲＬ）／８＋Ｃ×（ＶＳ−ＤＤ３×△ＶＲ−ＶＲＬ）／８＋Ｃ×（ＶＳ−ＤＤ２×△ＶＲ−ＶＲＬ）／４＋Ｃ×（ＶＳ−ＤＤ１×△ＶＲ−ＶＲＬ）／２＋Ｃ×（ＶＳ−ＤＤ０×△ＶＲ−ＶＲＬ）、ここで、△ＶＲ＝ＶＲＨ−ＶＲＬである。
この値は以下のように表される。
ＱＮＥＴ＝ＶＲＬ＋（ＤＤ０×２−１＋ＤＤ１×２−２＋ＤＤ２×２−３＋ＤＤ３×２−４）×△ＶＲ−ＲＤ。
これは、入力電圧ＲＤと４ビットのキャパシタアレイＤ／Ａ変換回路の出力と差によって、アンプ９７の入力上の電位ＶＳが規定されることを示す。逐次比較レジスタ９６は、動作を進めるに従って分解能が1ビットずつ向上するように設定される。例えば、第1のステップでは、（ＤＤ０、ＤＤ１、ＤＤ２、ＤＤ３）＝（１、０、０、０）とする。このときは、入力値Ｖｉｎ（例えばＲＤ）をＶＲＬ＋０．５×△ＶＲ＝（ＶＲＬ＋ＶＲＨ）／２と比較する。つまり、Ａ／Ｄ変換範囲を参照値ＶＲＨからＶＲＬまでとして、その中央の値と入力値Ｖｉｎを比較する。もし、入力値が（ＶＲＬ＋ＶＲＨ）／２よりも大きければ、Ｄ０＝”１”が確定する。逆に、小さければＤ０＝”０”としてＤ０が確定する。次いで、もしＤ０=”１”であるとき、第２のステップでは、（ＤＤ０、ＤＤ１、ＤＤ２、ＤＤ３）＝（１、１、０、０）とする。これによって、入力値をＶＲＬ＋０．７５×△ＶＲ＝（０．２５×ＶＲＬ＋０．７５×ＶＲＨ）と比較して、２ビット目を確定する。このような動作を繰り返すことで、４ビットの分解能をもった逐次比較Ａ／Ｄ変換が行われる。
【００６９】
２段目のＡ／Ｄ変換回路１０５が、逐次比較Ａ／Ｄ変換を行うとき、この逐次比較Ａ／Ｄ変換回路に求められる分解能は高くない。これ故に、２段目のＡ／Ｄ変換回路は小さな回路規模を有することができ、逐次比較の利点を利用できる。一般に、逐次比較型Ａ／Ｄ変換回路において高い分解能を得るためには、Ａ／Ｄ変換回路を構成する部品数（例えば抵抗やキャパシタ）が指数関数的に増える。２段目のＡ／Ｄ変換回路１０５が逐次比較型Ａ／Ｄ変換を行うが、これに高い分解能のＡ／Ｄ変換回路は求められない。
【００７０】
２段目のＡ／Ｄ変換回路１０５が、逐次比較Ａ／Ｄ変換を行うときにも、オーバーレンジ方式を適用できる。この方式では、逐次比較Ａ／Ｄ変換回路９１における参照信号をオーバーレンジ用にＲ２＞Ｒ１＝ＶＲＨ−ＶＲＬとなるように参照信号に変更する。
【００７１】
引き続く実施例では、上位桁用と下位桁用にそれぞれ別の巡回型Ａ／Ｄ変換回路を設け、パイプライン動作をさせることにより、変換速度の高速化と消費電力の低減を得ることができる。２段目のＡ／Ｄ変換回路が巡回型Ａ／Ｄ変換を行うとき、１段目のＡ／Ｄ変換回路が巡回型Ａ／Ｄ変換を行うので、２段目の巡回型Ａ／Ｄ変換回路に高い変換精度が必要とされない。これ故に、２段目の巡回型Ａ／Ｄ変換回路は、１段目の巡回型Ａ／Ｄ変換回路に比べて、小さいキャパシタ、例えば例えば１／２Ｌのサイズキャパシタ、及び／又は、小さいサイズのトランジスタにより構成でき、また２段目のＡ／Ｄ変換回路における消費電力も大きく低減される。
【００７２】
図１２に、直列に接続された２つの巡回型Ａ／Ｄ変換回路を示す図面である。本実施の形態では、２つの巡回型Ａ／Ｄ変換回路１０３及び１０４は、素子サイズが異なることを除いて、互いに同じ回路接続を有する。１段目のＡ／Ｄ変換回路における回路素子２１、２３、２６、２７、２８、２９、３０に対応して回路素子１２１、１２３、１２６、１２７、１２８、１２９、１３０が用いられる。図１２に示された実施例では、巡回型Ａ／Ｄ変換回路１０３の入力には、アナログ相関二重サンプリング（ＣＤＳ）用キャパシタ及びバッファ回路を含む相関二重サンプリング回路（ＣＤＳ回路）１０２が接続されている。回路構成では、ＣＤＳ動作と初段の巡回Ａ／Ｄ変換のパイプライン動作を行うことができる。図１３は、アナログＣＤＳ動作と初段の巡回型Ａ／Ｄ変換回路の動作を示す図面である。図１４は、２段目の巡回型Ａ／Ｄ変換回路の動作を示す図面である。図１５は図１１に示されたＡ／Ｄ変換器のアレイをＣＭＯＳイメージセンサのカラムに配置して動作させるためのタイミングを示す図面である。
【００７３】
図１３の（ａ）部に示されるように、ＣＤＳ用キャパシタＣＣＤＳに、画素からのリセットレベルＶＲをサンプリングする。次いで、図１３の（ｂ）部に示されるように、ＣＤＳ用キャパシタＣＣＤＳを演算増幅回路２３に接続した後に、画素からの信号レベルＶＳをサンプリングする。この結果、演算増幅回路２３の出力に以下の値が生成される。
ＶＯ＝（ＶＲ−ＶＳ）×ＣＣＤＳ／Ｃ２。
次いで、図４を参照しながら既に説明したように、このＣＤＳ値に対して、図１３の（ｃ）部に示されるように、サブＡ／Ｄ変換回路２７において、部分Ａ／Ｄ変換値を生成する。図１３の（ｄ）部に示されるように、この部分Ａ／Ｄ変換値に応じてＤ／Ａ変換値をキャパシタ２６及び２８の一端に加えて、増幅及び残差生成を行う。必要な回数の巡回動作を第１段目のＡ／Ｄ変換回路において行った後に、残差値を２段目の巡回型Ａ／Ｄ変換回路１０４に提供される。
【００７４】
図１４の（ａ）部は、２段目の巡回型Ａ／Ｄ変換回路１０４が残差値をサンプリングする動作、及びこの残差値の部分Ａ／Ｄ変換値を生成する動作を示す。この後に、１段目と同様の動作により、図１４の（ｂ）部に示されるように、この部分Ａ／Ｄ変換値に応じてＤ／Ａ変換値をキャパシタ１２６及び１２８の一端に加えて、増幅及び残差生成を行う。図１４の（ｃ）部に示されるように、２段目の巡回型Ａ／Ｄ変換回路１０４が残差値をサンプリングする動作、及びこの残差値の部分Ａ／Ｄ変換値を生成する動作を示す。必要な回数の巡回動作を２段目のＡ／Ｄ変換回路において行う。
【００７５】
図１５に示されるタイミングチャートでは、１段目における巡回動作は４回であり、２段目における巡回動作は７回である。図１６は、直列に接続された２つの巡回型Ａ／Ｄ変換回路の動作におけるパイプライン処理のタイミングを示す図面である。
【００７６】
このように巡回型Ａ／Ｄ変換回路を２段構成にすることによる利点として、図１５及び図１６のタイミング図に示すパイプライン動作により、イメージセンサの１水平読み出し周期（１Ｈ）を超えて、Ａ／Ｄ変換を行うことができる。また、変換速度を高速化することができる。また、２段目の巡回型Ａ／Ｄ変換回路１０４に対しては、変換精度やノイズに対する要求が大幅に緩和される。例えば、１段目の巡回型Ａ／Ｄ変換回路において、４回の巡回（つまり、増幅）を行えば、２段目における変換動作では、１段目の動作に比べて１／１６に変換精度及びノイズに対する要求が緩和される。これ故に、２段目の回路に用いるキャパシタのサイズを小さくすることができ、アンプのバイアス電流やトランジスタサイズを小さくすることができるので、面積や消費電力について、２段構成にすることのオーバーヘッドを緩和することができる。
【００７７】
２段目のＡ／Ｄ変換回路１０４が、巡回型Ａ／Ｄ変換を行うときにも、オーバーレンジ方式を適用できる。この方式では、巡回型Ａ／Ｄ変換回路１０４におけるＤ／Ａ変換回路１２１の参照信号をオーバーレンジ用にＲ２＞Ｒ１＝ＶＲＨ−ＶＲＬとなるように参照信号に変更する。
【産業上の利用可能性】
【００７８】
以上説明したように、本実施の形態によれば、Ａ／Ｄ変換の上位桁及び下位桁用にＡ／Ｄ変換回路を用いると共に、上位桁に巡回型Ａ／Ｄ変換方式を採用して下位桁のＡ／Ｄ変換回路におけるＡ／Ｄ変換精度を低減できるＡ／Ｄ変換器が提供される。
【符号の説明】
【００７９】
１１…垂直シフトレジスタ、１２…イメージアレイ、１３…画素、１４…巡回型Ａ／Ｄ変換器のアレイ、１５…データレジスタ、１６…水平シフトレジスタ、１７…冗長表現−非冗長表現変換回路、Ｒｉ、Ｓｉ、ＴＸｉ…制御信号、１０１…Ａ／Ｄ変換器、１０３…巡回型Ａ／Ｄ変換回路、１０５…Ａ／Ｄ変換回路、２１、１２１…Ｄ／Ａ変換回路、２３、１２３…演算増幅回路、２３ａ、２３ｃ…演算増幅回路の入力、２３ｂ…演算増幅回路の出力、２５、１２５…ゲインステージ、２７、１２７…サブＡ／Ｄ変換回路、２７ａ、２７ｂ、２７ｃ…コンパレータ、２９、１２９…論理回路、２６、２８、３０、３２、１２６、１２８、１３０…キャパシタ、ＬＣＯＭ…基準電位線、ＶＣＯＭ…基準電位、ＶＯＰ…演算値（残差）、Ｄ…デジタル値、ＤＰ０、ＤＰ１…デジタル信号、ＶＲＣＨ、ＶＲＣＬ…基準信号、６１…ランプ信号発生回路、６３…比較器、６５…グレイコード計数機、６７…データラッチ、７１…キャパシタ、７２…反転増幅器、７３…キャパシタ、７４…反転増幅器、７５…反転増幅器、９１…逐次比較型Ａ／Ｄ変換回路、９２ａ〜９２ｄ…キャパシタ、９３ａ〜９３ｅ…スイッチ、９４ａ〜９４ｄ…スイッチ、９５ａ〜９５ｅ…スイッチ、９７…アンプ（比較器）、９８…スイッチ、１０１…Ａ／Ｄ変換器、１０３…第１の巡回型Ａ／Ｄ変換回路、１０５…Ａ／Ｄ変換回路、１０７…記録回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】平成24年4月24日(2012.4.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
イメージセンサからの信号をＮ＋Ｍビット（Ｎ≧２、Ｍ≧２）のデジタル値に変換するＡ／Ｄ変換器であって、該Ａ／Ｄ変換器は前記イメージセンサのカラムに配置されており、
アナログ値を受けると共に、前記アナログ値を示す上位のＮビットの第１デジタル値及び残差値を生成する第１の巡回型Ａ／Ｄ変換回路と、
前記残差値を受けると共に、前記残差値を示す下位のＭビットの第２デジタル値を生成するＡ／Ｄ変換回路と、を備え、
前記第１の巡回型Ａ／Ｄ変換回路は、サブＡ／Ｄ変換回路、論理回路、Ｄ／Ａ変換回路及び演算部を含み、
前記サブＡ／Ｄ変換回路は巡回毎にＮ１ビット（Ｎ１＜Ｎ）のデジタル値を生成し、
前記論理回路は、前記サブＡ／Ｄ変換回路から前記デジタル値を受け、
前記Ｄ／Ａ変換回路は、前記論理回路から信号に応答したＤ／Ａ変換値を生成し、
前記演算部は、入力と、前記残差値を提供する出力と、前記出力と前記入力とを接続し巡回型Ａ／Ｄ変換のための帰還経路とを有し、
前記演算部は、前記入力に受けた入力値を増幅すると共に、該増幅された入力値と前記Ｄ／Ａ変換値との差分を生成する、Ａ／Ｄ変換器。
【請求項２】
前記Ａ／Ｄ変換回路は、巡回型Ａ／Ｄ変換、積分型Ａ／Ｄ変換及び逐次比較型Ａ／Ｄ変換のいずれかを行う、請求項１に記載されたＡ／Ｄ変換器。
【請求項３】
前記Ａ／Ｄ変換回路は、前記残差値を保持すると共に、前記第２デジタル値を生成するＡ／Ｄ変換を行い、
前記第１の巡回型Ａ／Ｄ変換回路は前記残差値を前記Ａ／Ｄ変換回路に提供した後に、パイプライン処理のために次のアナログ信号の巡回型Ａ／Ｄ変換を行う、請求項１又は請求項２に記載されたＡ／Ｄ変換器。
【請求項４】
前記第１の巡回型Ａ／Ｄ変換回路は、前記Ｎビットの各々が２値のデジタル値を有する非冗長コードを生成し、
前記Ａ／Ｄ変換回路の入力レンジは、前記第１の巡回型Ａ／Ｄ変換回路の入力レンジの電圧範囲より大きい、請求項１〜請求項３のいずれか一項に記載されたＡ／Ｄ変換器。
【請求項５】
前記イメージセンサと前記第１の巡回型Ａ／Ｄ変換回路との間に接続された相関二重サンプリング回路を更に備え、
前記イメージセンサの画素回路は、ノイズ成分を含む第１の信号レベルと該ノイズ成分に重畳した信号成分を含む第２の信号レベルとを生成し、
前記相関二重サンプリング回路は前記第１及び第２の信号レベルを受けて、前記アナログ信号を生成し、
前記アナログ信号は前記第１の信号レベルと前記第２の信号レベルとの差分を示し、
前記相関二重サンプリング回路は前記アナログ信号を前記第１の巡回型Ａ／Ｄ変換回路に提供した後に、パイプライン処理のため前記イメージセンサの別の画素回路からの信号を受ける、請求項１〜請求項４のいずれか一項に記載されたＡ／Ｄ変換器。
【請求項６】
前記Ａ／Ｄ変換回路は第２の巡回型Ａ／Ｄ変換回路を含み、
前記第１の巡回型Ａ／Ｄ変換回路は、当該第１の巡回型Ａ／Ｄ変換回路への入力信号をサンプリングするための第１のキャパシタ、第２のキャパシタ及び第１の演算増幅回路を含み、前記第１のキャパシタのキャパシタンスと前記第２のキャパシタのキャパシタンスとの比は、前記第１の演算増幅回路による増幅における増幅率を規定し、
前記第２の巡回型Ａ／Ｄ変換回路は、該第２の巡回型Ａ／Ｄ変換回路への入力信号をサンプリングするための第３のキャパシタ、第４のキャパシタ及び第２の演算増幅回路を含み、前記第３のキャパシタのキャパシタンスと前記第４のキャパシタのキャパシタンスとの比は、前記第２の演算増幅回路による増幅における増幅率を規定し、
以下の少なくとも一方が満たされる：前記第３及び第４のキャパシタのサイズはそれぞれ前記第１及び第２のキャパシタのサイズより小さいこと；及び前記第１の演算増幅回路のサイズが前記第２の演算増幅回路のサイズより小さい、請求項１〜請求項５のいずれか一項に記載されたＡ／Ｄ変換器。
【請求項７】
前記Ａ／Ｄ変換回路は逐次比較型Ａ／Ｄ変換回路を含み、
前記Ａ／Ｄ変換回路の変換精度は前記第１の巡回型Ａ／Ｄ変換回路の変換精度より低い、請求項１〜請求項５のいずれか一項に記載されたＡ／Ｄ変換器。
【請求項８】
前記Ａ／Ｄ変換回路はシングルスロープ型Ａ／Ｄ変換回路を含み、
前記Ａ／Ｄ変換回路の変換精度は前記第１の巡回型Ａ／Ｄ変換回路の変換精度より低い、請求項１〜請求項５のいずれか一項に記載されたＡ／Ｄ変換器。
【国際調査報告】
2011142452.tif 000019
2011142452.tif 000020