(57)【要約】  集積回路による実装に適し、回路の安定な動作を行うことができる、Ａ／Ｄ変換器乃至カオス発生回路に好適な負のβ写像に基づくデータコンバート方式を提供する。  負のβ写像に基づくデータコンバート方式において、増幅係数がｓでダンピングファクターがβの離散時間積分器１と、この離散時間積分器１に直列に接続される量子化器２と、この量子化器２の出力側から離散時間積分器１の入力側へ接続されるβ倍の係数器３及び論理インバータ４からなる帰還回路を具備する。
2011125297.tif 000002
【特許請求の範囲】
【請求項１】
離散時間積分器と、該離散時間積分器に直列に接続される量子化器と、該量子化器の出力側から離散時間積分器の入力側へ接続される係数器を含む帰還回路を具備することを特徴とする負のβ写像に基づくデータコンバート方式。
【請求項２】
2011125297.tif 000060
【請求項３】
2011125297.tif 000061
【請求項４】
2011125297.tif 000062
【請求項５】
2011125297.tif 000063
【請求項６】
請求項２から５の何れか一項記載の負のβ写像に基づくデータコンバート方式において、前記Ａ／Ｄ変換器をスイッチト・キャパシタ積分回路を用いて回路化することを特徴とする負のβ写像に基づくデータコンバート方式。
【請求項７】
請求項２から５の何れか一項記載の負のβ写像に基づくデータコンバート方式において、前記Ａ／Ｄ変換器のビット長Ｌを無限大にすることにより、カオス発生回路としたことを特徴とする負のβ写像に基づくデータコンバート方式。
【請求項８】
請求項７記載の負のβ写像に基づくデータコンバート方式において、負のβ写像Ｒ（・）に基づくＡ／Ｄ変換器を、離散時間ｔ1で入力信号ｘinputをサンプルし、写像をＬ回繰り返す操作によりビット長がＬの変換ビット列ＢＳ（ｘinput）を得る操作を行い、該操作においてビット長を無限大（Ｌ＝∞）にすることにより、初期値をｘinputとするカオス時系列を得ることを特徴とする負のβ写像に基づくデータコンバート方式。
【請求項９】
請求項８記載の負のβ写像に基づくデータコンバート方式において、初期値を設定する必要がない場合は、離散時刻ｔnで−∞＜ｎ＜∞とし、この場合には、入力信号をサンプルする回路を不要とし、小型のカオス発生回路を構成することを特徴とする負のβ写像に基づくデータコンバート方式。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負のβ写像に基づくデータコンバート方式に係り、特に集積回路での実装に適合させるための離散時間積分器を用いたＡ／Ｄ変換器乃至カオス発生回路に関するものである。
【背景技術】
【０００２】
従来、負の実数を基数とする、負のβ写像に基づくデータコンバート方式が提案されている（下記特許文献１，非特許文献１，２参照）。この方式では、従来の正の実数を基数とするβ写像に基づくデータコンバート方式（下記特許文献２，非特許文献３，４参照）と比較して、特に、閾値の許容範囲の端付近での変換誤差が改善されている。これは、正の実数を基数とするβ写像では、不変部分区間の大きさは一定で、閾値パラメータの値により不変部分区間が定義域内を平行移動するのに対し、負のβ写像では、不変部分区間は定義域のほぼ中央に位置し、その大きさが閾値パラメータの値により拡大あるいは縮小し、拡大領域では回路のダイナミックレンジがより広く取れるためである。【０００３】
以下、詳細に説明する。【０００４】
負のβ写像に基づくデータ変換器について負のβ写像Ｒ（・）を下記式（１）に示す（下記特許文献１，非特許文献１，２）。【０００５】
【数１】
2011125297.tif 000003
ここで、ν∈［ｓ（β−１），ｓ）は閾値パラメータ、−２＜−β＜−１は変換の基数、γ＝１／β、ｓ＞０はスケール定数である。【０００６】
離散時間をｔn（ｎは自然数）とし、これを用いて、上記式（１）を一次元離散時間力学系として書き直すと、
【数２】
2011125297.tif 000004
と書くことができる。この一次元写像の例を図１６に示す。この図１６では、β＝５／３，ｓ＝３，ν＝５／２，γν＝３／２とした。また、図１６中には、ｘ（ｔ1）＝０．６を初期値とする軌道も示している。図１６に示すように、軌道は最終的に不変部分区間［ＬＢ，ＵＢ）内（図１６中のＤの部分）に閉じ込められる。ここで、ＬＢとＵＢは表１で与えられる。【０００７】
【表１】
2011125297.tif 000005
【０００８】
この表１より、不変部分区間の大きさが最大となるのは、ν＝（β−１）ｓとν＝ｓの時であり、この時は、ＬＢ＝０，ＵＢ＝ｓとなる。すなわち、νの許容範囲［ｓ（β−１），ｓ）内のνの最小値と最大値で不変部分区間の大きさは最大となる。この写像を回路で実装した場合、不変部分区間が大きい程回路のダイナミックレンジが大きく取れ、相対的にＳ／Ｎ比が改善する。ただし、νの値に依存して変換誤差が変動するので注意が必要である（下記特許文献１，非特許文献１，２）。さらに、ノイズや回路の非理想特性により、写像の軌道が定義域［０，ｓ）をはみ出さないように不変部分区間の大きさを設定する必要がある。【０００９】
次に、２値変数ｂ（ｔn）∈｛０，１｝を以下のように定義する。
【数３】
2011125297.tif 000006
2011125297.tif 000007
θ＝γν                                                …（４）
とする。この時、上記式（２）は、
【数４】
2011125297.tif 000008
と書くことができる。この式はさらに、
【数５】
2011125297.tif 000009
のように変形できる。【００１０】
ここで、入力信号ｘinputをｔ＝ｔ1でサンプルするとする。すなわち、
ｘ（ｔ1）＝ｘinput                                            …（８）
である。この時、上記式（５）をｔ＝ｔ1からｔ＝ｔL（ＬはＡ／Ｄ変換後のビット長）まで繰り返すことにより、入力信号ｘinputに対応したバイナリ信号列ＢＳ（ｘinput）を得る。【００１１】
【数６】
2011125297.tif 000010
ここで、ｂn＝ｂ（ｔn）（ｎ＝１，２，…，Ｌ）、ｂL＝ｂ（ｔL）はＬＳＢ（最下位ビット）、ｂ1＝ｂ（ｔ1）はＭＳＢ（最上位ビット）である。【００１２】
2011125297.tif 000011
【数７】
2011125297.tif 000012
とすればよい（下記特許文献１，非特許文献１，２）。【００１３】
2011125297.tif 000013
【数８】
2011125297.tif 000014
と与えられる（下記特許文献１，非特許文献１，２）。これを図１６のｘ（ｔn+1）軸に太線で示す。したがって、量子化器の閾値θは、
【数９】
2011125297.tif 000015
の範囲内でなら変動が許容される（下記特許文献１，非特許文献１，２）。これを図１６のｘ（ｔn）軸に太線で示す。すなわち、環境の変化や回路素子の非理想特性、あるいは、ノイズなどにより量子化閾値θが変動しても、上記式（１２）の範囲内にθがあれば、Ａ／Ｄコンバータ回路は正常に動作する。逆に言えば、量子化閾値θが変動するような簡単で安価な回路構成でも、正常に動作するＡ／Ｄコンバータ回路を実現することが可能である。【００１４】
負のβ写像に基づくＡ／Ｄ変換器の構成図は、下記特許文献１及び特許文献１，２に示されている。図１７はその負のβ写像に基づくＡ／Ｄ変換器の構成図である。ただし、このままの構成では集積回路による実装に適さない。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】国際公開第２０１０／０２４１９６号
【特許文献２】国際公開第２００９／０１４０５７号
【非特許文献】
【００１６】
【非特許文献１】Ｓ．Ｈｉｒｏｎａｋａ，Ｔ．Ｋｏｈｄａ，ａｎｄ  Ｋ．Ａｉｈａｒａ，“Ｎｅｇａｔｉｖｅ  β−ｅｎｃｏｄｅｒ”，ｉｎ  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｎｏｎｌｉｎｅａｒ  Ｔｈｅｏｒｙ  ａｎｄ  Ｉｔｓ  Ａｐｐｌｉｃａｔｉｏｎｓ，ｐｐ．５６４−５６７，Ｂｕｄａｐｅｓｔ，Ｈｕｎｇａｒｙ，２００８
【非特許文献２】Ｔ．Ｋｏｈｄａ，Ｓ．Ｈｉｒｏｎａｋａ，ａｎｄ  Ｋ．Ａｉｈａｒａ，“Ｎｅｇａｔｉｖｅ  β−ｅｎｃｏｄｅｒ”，Ｐｒｅｐｒｉｎｔ，ａｒｃｈｉｖ：０８０８．２５４８ｖ２［ｃｓ．ＩＴ］，２８  Ｊｕｌｙ，２００９，ｈｔｔｐ：／／ａｒｘｉｖ．ｏｒｇ／ａｂｓ／０８０８．２５４８
【非特許文献３】Ｉ．Ｄａｕｂｅｃｈｉｅｓ，Ｒ．Ａ．ＤｅＶｏｒｅ，Ｃ．Ｓ．Ｇｕｎｔｕｒｋ，ａｎｄ  Ｖ．Ａ．Ｖａｉｓｈａｍｐａｙａｎ，“Ａ／Ｄ  ｃｏｎｖｅｒｓｉｏｎ  ｗｉｔｈ  ｉｍｐｅｒｆｅｃｔ  ｑｕａｎｔｉｚｅｒｓ”, ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｔｈｅｏｒｙ，Ｖｏｌ．５２，Ｎｏ．３, ｐｐ．８７４−８８５, ２００６
【非特許文献４】Ｓ．Ｈｉｒｏｎａｋａ，Ｔ．Ｋｏｈｄａ，ａｎｄ  Ｋ．Ａｉｈａｒａ，“Ｍａｒｋｏｖ  ｃｈａｉｎ  ｏｆ  ｂｉｎａｒｙ  ｓｅｑｕｅｎｃｅｓ  ｇｅｎｅｒａｔｅｄ  ｂｙ  Ａ／Ｄ  ｃｏｎｖｅｒｓｉｏｎ  ｕｓｉｎｇ  β−ｅｎｃｏｄｅｒ”，ｉｎ  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＩＥＥＥ  Ｗｏｒｋｓｈｏｐ  ｏｎ  Ｎｏｎｌｉｎｅａｒ  Ｄｙｎａｍｉｃｓ  ｏｆ  Ｅｌｅｃｔｒｏｎｉｃ  Ｓｙｓｔｅｍｓ，ｐｐ．２６１−２６４，Ｔｏｋｕｓｈｉｍａ，Ｊａｐａｎ，２００７
【発明の概要】
【発明が解決しようとする課題】
【００１７】
上記したように、従来の負のβ写像に基づくＡ／Ｄ変換器では、集積回路による実装に適さないといった問題があった。【００１８】
また、これまでに、一様な不変測度分布を持つカオスを発生させる回路として、ベルヌーイ写像やテント写像を用いたカオス発生回路が提案されている。しかしながら、これらの回路では、解軌道が定義域の端に接すると、回路の非理想特性やノイズなどにより解軌道が発散し、回路が安定に動作しないという問題点があった。【００１９】
本発明は、上記状況に鑑みて、集積回路による実装に適合し、カオス発生回路にも好適な、離散時間積分器を用いて構成した負のβ写像に基づくデータコンバート方式を提供することを目的とする。【００２０】
その具体的な実装構成として、スイッチト・キャパシタ（ＳＣ）回路を用いた負のβ写像に基づくＡ／Ｄコンバータ回路を提供する。【００２１】
また、負のβ写像は最終的に解軌道が有限な不変部分区間内に閉じ込められるため、上記した負のβ写像に基づくＡ／Ｄコンバータのビット長を無限大にすることにより、回路素子のミスマッチやノイズにロバストで、軌道が発散せず安定に動作するカオス発生回路を提案する。提案するカオス発生回路は、回路パラメータを変更するだけで、異なったカオスアトラクタを容易に実現できる。【００２２】
さらに、理想的な回路素子を用いたＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ  Ｐｒｏｇｒａｍ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｅｍｐｈａｓｉｓ）回路シミュレーションにより、上記した負のβ写像に基づくＡ／Ｄコンバータ回路及びこれを応用したカオス発生回路の動作を確認し、その有効性を示す。
【課題を解決するための手段】
【００２３】
本発明は、上記目的を達成するために、
〔１〕負のβ写像に基づくデータコンバート方式において、離散時間積分器と、この離散時間積分器に直列に接続される量子化器と、この量子化器の出力側から離散時間積分器の入力側へ接続される係数器を含む帰還回路を具備することを特徴とする。【００２４】
2011125297.tif 000016
【００２５】
2011125297.tif 000017
【００２６】
2011125297.tif 000018
【００２７】
2011125297.tif 000019
【００２８】
〔６〕上記〔２〕から〔５〕の何れか一項記載の負のβ写像に基づくデータコンバート方式において、前記Ａ／Ｄ変換器をスイッチト・キャパシタ積分回路を用いて回路化することを特徴とする。【００２９】
〔７〕上記〔２〕から〔５〕の何れか一項記載の負のβ写像に基づくデータコンバート方式において、前記Ａ／Ｄ変換器のビット長Ｌを無限大にすることにより、カオス発生回路としたことを特徴とする。【００３０】
〔８〕上記〔７〕記載の負のβ写像に基づくデータコンバート方式において、負のβ写像Ｒ（・）に基づくＡ／Ｄ変換器を、離散時間ｔ1で入力信号ｘinputをサンプルし、写像をＬ回繰り返す操作によりビット長がＬの変換ビット列ＢＳ（ｘinput）を得る操作を行い、この操作においてビット長を無限大（Ｌ＝∞）にすることにより、初期値をｘinputとするカオス時系列を得ることを特徴とする。【００３１】
〔９〕上記〔８〕記載の負のβ写像に基づくデータコンバート方式において、初期値を設定する必要がない場合は、離散時刻ｔnで−∞＜ｎ＜∞とし、この場合には、入力信号をサンプルする回路を不要とし、小型のカオス発生回路を構成することを特徴とする。
【発明の効果】
【００３２】
本発明によれば、次のような効果を奏することができる。【００３３】
（１）アナログ集積回路技術の中核をなす回路要素であり、集積回路中では最も良く利用される離散時間積分器を用いて負のβ写像に基づくＡ／Ｄ変換器を構成した。したがって、本発明のＡ／Ｄ変換器は集積回路化に適している。【００３４】
（２）負のβ写像に基づくデータコンバート方式のＡ／Ｄ変換器を、カオス発生回路として構成した。負のβ写像の解軌道は、最終的には有限な不変部分区間内に閉じ込められるため、本発明のカオス発生回路は、回路素子の非理想特性やノイズに対しロバストであり、安定に動作する。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１実施例を示す負のβ写像に基づくＡ／Ｄ変換器の構成図である。
【図２】本発明の第２実施例を示す負のβ写像に基づくＡ／Ｄ変換器の構成図である。
【図３】本発明の第３実施例を示す負のβ写像に基づくＡ／Ｄ変換器の構成図である。
【図４】本発明の第４実施例を示す負のβ写像に基づくＡ／Ｄ変換器の構成図である。
【図５】一般的なスイッチト・キャパシタ積分回路を示す図である。
【図６】本発明のスイッチト・キャパシタ積分回路を用いた第１の負のβ写像に基づくＡ／Ｄ変換器の構成図である。
【図７】本発明に係る回路を駆動する３相のクロック波形を示す図である。
【図８】本発明のスイッチト・キャパシタ積分回路を用いた第２の負のβ写像に基づくＡ／Ｄ変換器の構成図である。
【図９】本発明のスイッチト・キャパシタ積分回路を用いた第２の負のβ写像に基づくＡ／Ｄ変換器の変形例を示す構成図である。
【図１０】本発明のスイッチト・キャパシタ積分回路を用いた第３の負のβ写像に基づくＡ／Ｄ変換器の構成図である。
【図１１】本発明のスイッチト・キャパシタ積分回路を用いた第４の負のβ写像に基づくＡ／Ｄ変換器の構成図である。
【図１２】本発明のスイッチト・キャパシタ積分回路を用いた第４の負のβ写像に基づくＡ／Ｄ変換器の変形例を示す構成図である。
【図１３】図１２に示す回路において、入力信号ｘinputをスイープした時の、異なる量子化閾値θに対する変換誤差を示す図である。
【図１４】図１２に示す回路において、量子化閾値θをスイープした時の、異なる入力信号ｘinputに対する変換誤差を示す図である。
【図１５】図１２に示す回路のＳＰＩＣＥシミュレーションから得られたカオスアトラクタの一例を示す図である。
【図１６】負のβ写像の例を示す図である。
【図１７】従来の負のβ写像に基づくＡ／Ｄ変換器の構成図である。
【発明を実施するための形態】
【００３６】
本発明の負のβ写像を用いたデータコンバート方式は、離散時間積分器と、この離散時間積分器に直列に接続される量子化器と、この量子化器の出力側から離散時間積分器の入力側へ接続される係数器を含む帰還回路を具備する。
【実施例】
【００３７】
以下、本発明の実施の形態について詳細に説明する。【００３８】
本発明の負のβ写像に基づくデータコンバート方式について、離散時間積分器を用いて構成した負のβ写像を用いたＡ／Ｄ変換器を説明する。【００３９】
アナログ集積回路の主要な構成要素としては離散時間積分器が多く用いられる。その理由として、素子の非理想特性やミスマッチ、寄生素子、ノイズなどの影響を受けにくい回路構成が利用可能なことや、完全差動回路によりさらに回路性能を向上させることが可能なことなどが挙げられる。また、離散時間積分回路を実装する集積回路技術として、スイッチト・キャパシタ（ＳＣ）回路やスイッチト・カレント（ＳＩ）回路などが提案されており、これらの回路についてはこれまでに多くの知見が得られている。それらの有用なデータが利用できることも離散時間積分器が用いられる理由の一つである。そこで、負のβ写像を用いたＡ／Ｄ変換器を離散時間積分器を用いて構成する、負のβ写像に基づくデータコンバート方式を提案する。【００４０】
まず、上記式（５）に基づいたＡ／Ｄ変換器の構成を説明する。【００４１】
上記式（５）をＺ変換すると、
【数１０】
2011125297.tif 000020
2011125297.tif 000021
【数１１】
2011125297.tif 000022
【数１２】
2011125297.tif 000023
であるので、
【数１３】
2011125297.tif 000024
を得ることができる。これより、
【数１４】
2011125297.tif 000025
となり、結局、
【数１５】
2011125297.tif 000026
を得ることができる。【００４２】
図１は本発明の実施例を示す負のβ写像に基づくＡ／Ｄ変換器の構成図である。【００４３】
この図において、１は離散時間積分器、２は離散時間積分器１に直列に接続される量子化器であり、この量子化器２の出力側には、離散時間積分器１の入力側に接続されるβ倍の係数器３及び論理インバータ４が接続される。また、５はβ倍の係数器３及び論理インバータ４に接続される加算器である。【００４４】
2011125297.tif 000027
【数１６】
2011125297.tif 000028
と定義すると、上記式（１８）は、
【数１７】
2011125297.tif 000029
と書き直せる。この場合には、負のβ写像を用いたＡ／Ｄ変換器は、図２に示すように構成される。【００４５】
2011125297.tif 000030
【数１８】
2011125297.tif 000031
である。【００４６】
次に、上記式（６）に基づいたＡ／Ｄ変換器の構成について説明する。【００４７】
上記式（６）をＺ変換すると、
【数１９】
2011125297.tif 000032
を得る。これより、
（１＋βｚ-1）Ｘ（ｚ）＝ｓ｛（β−１）Ｑ（Ｘ（ｚ））＋１｝ｚ-1 
…（２３）
となり、結局、
【数２０】
2011125297.tif 000033
を得ることができる。したがって、この様式で記述した負のβ写像を用いたＡ／Ｄ変換器は、図３に示すように構成される。【００４８】
2011125297.tif 000034
【００４９】
さらに、ここで上記式（１９）の量子化器を導入すると、上記式（２４）は、
【数２１】
2011125297.tif 000035
となる。このように記述した負のβ写像を用いたＡ／Ｄ変換器は、図４に示すように構成される。【００５０】
2011125297.tif 000036
【００５１】
次いで、負のβ写像に基づくデータコンバート方式によるカオス発生回路について説明する。【００５２】
上記したように、これまでに提案されているベルヌーイ写像やテント写像を用いたカオス発生回路は、解軌道が定義域の端に接すると、回路の非理想特性やノイズなどにより解軌道が発散し、回路が安定に動作しないという問題点があった。そこで、負のβ写像Ｒ（・）が、その解軌道が最終的に有限な不変部分区間内に閉じ込められる写像である点を活用して、安定に動作するカオス発生回路を提案する。【００５３】
負のβ写像Ｒ（・）の解軌道は、過渡状態の後、図１６にＤで示す不変部分区間［ＬＢ，ＵＢ）の中にトラップされる。したがって、回路素子の非理想特性やノイズによる軌道のずれ幅をδdeviationとすると、ＬＢ＋δdeviation＜ｘ（ｔn）＜ＵＢ−δdeviationとなるようなνの値を選択すれば、解軌道がｘ（ｔn）の定義域の端（０とｓ）に接することがない。そのため、回路の非理想特性やノイズの影響により解軌道が発散することはなく、カオス発生回路は安定に動作する。さらに、負のβ写像Ｒ（・）によって実現されるカオス軌道の不変部分区間内での不変測度は一様分布となるので、得られるカオス時系列は、乱数発生、暗号化などへの応用が行い易いと考えられる。【００５４】
具体的に負のβ写像Ｒ（・）によりカオス発生回路を構成する方法について説明する。【００５５】
上述した負のβ写像Ｒ（・）に基づくＡ／Ｄ変換器では、離散時間ｔ1で入力信号ｘinputをサンプルし、写像をＬ回繰り返す操作により、ビット長がＬの変換ビット列ＢＳ（ｘinput）を得ていた。この操作において、ビット長を無限大（Ｌ＝∞）にすることで、初期値をｘinputとするカオス時系列を得ることができる。これにより、上述した離散時間積分器による負のβ写像を用いたＡ／Ｄ変換器を、そのままカオス発生回路として応用することが可能である。また、初期値を設定する必要がない場合は、離散時間ｔnで−∞＜ｎ＜∞とすればよい。このときには、上述した離散時間積分器による負のβ写像に基づくＡ／Ｄ変換器において、入力信号をサンプルする部分が不要となり、より小型のカオス発生回路が実現できる。【００５６】
次に、本発明の実施例として、スイッチト・キャパシタ（ＳＣ）回路による負のβ写像に基づくＡ／Ｄ変換器の回路実現例を説明する。【００５７】
主な離散時間アナログ回路（サンプルド・データ回路）技術として、ＳＣ回路とＳＩ（スイッチト・カレント）回路がある。ここでは、ＳＣ回路によりβ写像に基づくＡ／Ｄコンバータの回路を実現する手法を説明する。ただし、ＳＩ回路を用いても同様な手法で回路実現可能である。具体的には、上記式（１８）と図１、上記式（２０）と図２、あるいは、上記式（２４）と図３、さらには、上記式（２５）と図４で与えられる負のβ写像を用いたＡ／Ｄ変換器を、ＳＣ積分回路を用いて回路化する手法を示す。【００５８】
〔１〕ＳＣ回路による実装例１：上記式（１８）と図１を用いる場合
図５は一般的なスイッチト・キャパシタ（ＳＣ）積分回路を示す図である。この回路のＺ領域での伝達特性は、
【数２２】
2011125297.tif 000037
で与えられる。ただし、Ｖo（ｚ），Ｖi0（ｚ）及びＶi1（ｚ）は、それぞれ、υo（ｔn），υi0（ｔn）とυi1（ｔn）のＺ領域での変数である。ここで、上記式（１８）と式（２６）とを比較すると、
Ｖo（ｚ）＝Ｘ（ｚ）                                  …（２７）
【数２３】
2011125297.tif 000038
【数２４】
2011125297.tif 000039
Ｃf0／Ｃi＝ｓβ                              …（３０）
Ｃf1／Ｃi＝ｓ                                …（３１）
Ｃk／Ｃi＝β＋１                                  …（３２）
とすれば、上記式（１８）が図５に示す回路を基に実現できることがわかる。【００５９】
2011125297.tif 000040
【００６０】
図６は本発明のスイッチト・キャパシタ積分回路を用いた第１の負のβ写像に基づくＡ／Ｄ変換器の構成図である。【００６１】
2011125297.tif 000041
【００６２】
さらに、図６，８〜１２に示す回路を駆動するクロックφＡ，φＢと、入力信号をサンプルし、これと同時にＣiの初期電荷をリセットするためのクロックφＣを図７に示す。【００６３】
図７においてＬはビット長であり、また、出力ビット列ｂnは、φＢの立ち下がり、すなわち、ｔn+1/2でサンプルする。【００６４】
ここで、入力信号のサンプルを上記式（８）に従って行うとすると、出力の最下位ビットｂ1は、
【数２５】
2011125297.tif 000042
となる。一方、図６に示す回路で、図７に示したｔ1で入力信号をサンプルし、ｂ1をｔ1+1/2で出力すると、この時の回路の伝達関数は、
【数２６】
2011125297.tif 000043
である。上記式（３３）と式（３４）を比較すると、入力信号のサンプルを上記式（８）に従って行う場合には、図６に示す回路において、
Ｃs／Ｃi＝１                                      …（３５）
とすればよいことがわかる。【００６５】
〔２〕ＳＣ回路による実装例２：上記式（２０）と図２を用いる場合
図６に示す回路では、上記式（３０）に示すように、Ｃf0がｓとβの積に依存してしまう。そこで、回路パラメータがｓあるいはβだけで決まるようにするため、上記式（２０）を用いて図６に示す回路を改良する。上記式（２０）と式（２６）を比較すると、
Ｖo（ｚ）＝Ｘ（ｚ）                                    …（３６）
【数２７】
2011125297.tif 000044
【数２８】
2011125297.tif 000045
Ｃf0／Ｃi＝β                                        …（３９）
Ｃf1／Ｃi＝１                                        …（４０）
Ｃk／Ｃi＝β＋１                                  …（４１）
を得ることができる。これに基づき構成したＳＣ回路を図８に示す。【００６６】
図８は本発明のスイッチト・キャパシタ積分回路を用いた第２の負のβ写像に基づくＡ／Ｄ変換器の構成図である。【００６７】
2011125297.tif 000046
【００６８】
この図において、入力信号ｘinputをサンプルするためには、図６と同様に、上記式（３５）で与えられるＣsを付加する必要がある。しかし、上記式（３５）と式（４０）より、Ｃf1＝Ｃsであるため、図８に示すように、Ｃf1とＣsを共有することが可能である。【００６９】
2011125297.tif 000047
【００７０】
図９は本発明のスイッチト・キャパシタ積分回路を用いた第２の負のβ写像に基づくＡ／Ｄ変換器の変形例を示す構成図である。【００７１】
2011125297.tif 000048
ＶS＝ｓＶ                                            …（４２）
である。また、図９中でスイッチを制御する信号ＦとＧは、
【数２９】
2011125297.tif 000049
Ｇ＝ｂn・φＡ                                        …（４４）
2011125297.tif 000050
【００７２】
〔３〕ＳＣ回路による実装例３：上記式（２４）と図３を用いる場合
上記式（２４）と上記式（２６）を比較すると、
Ｖo（ｚ）＝Ｘ（ｚ）                                  …（４５）
【数３０】
2011125297.tif 000051
Ｖi1（ｚ）＝１                          …（４７）
Ｃf0／Ｃi＝ｓ（β−１）                  …（４８）
Ｃf1／Ｃi＝ｓ                            …（４９）
Ｃk／Ｃi＝β＋１                      …（５０）
とすれば、図５に示すＳＣ積分回路で上記式（２４）が実現できることがわかる。入力信号をサンプルするスイッチト・キャパシタ回路（Ｃs）を含めた回路を図１０に示す。【００７３】
図１０は本発明のスイッチト・キャパシタ積分回路を用いた第３の負のβ写像に基づくＡ／Ｄ変換器の構成図である。【００７４】
2011125297.tif 000052
Ｃs／Ｃi＝１                              …（５１）
ＶU＝１Ｖ                                …（５２）
である。なお、一点鎖線で囲った部分は、初期値の設定を必要としないカオス発生回路に応用する際には不要となり、このときは、φＰ＝φＡでよい。【００７５】
〔４〕ＳＣ回路による実装例４：上記式（２５）と図４を用いる場合
図１０に示す回路では、上記式（４８）に示すように、Ｃf0の値がｓとβの両方に依存してしまうため、回路設計の自由度が制限される。そこで、上記式（２５）を用いることにより、回路パラメータがｓあるいはβのみに依存する回路構成を提案する。【００７６】
上記式（２５）と上記式（２６）を比較すると、
Ｖo（ｚ）＝Ｘ（ｚ）                      …（５３）
【数３１】
2011125297.tif 000053
Ｖi1（ｚ）＝ｓ                            …（５５）
Ｃf0／Ｃi＝β−１                        …（５６）
Ｃf1／Ｃi＝１                            …（５７）
Ｃk／Ｃi＝β＋１              …（５８）
とすれば、図５に示すＳＣ積分回路で上記式（２５）が実現できることがわかる。全体の回路を図１１に示す。【００７７】
図１１は本発明のスイッチト・キャパシタ積分回路を用いた第４の負のβ写像に基づくＡ／Ｄ変換器の構成図である。【００７８】
2011125297.tif 000054
ＶS＝ｓＶ                                …（５９）
である。さらに、入力信号をサンプルするキャパシタをＣsとすると、その大きさはＣs／Ｃi＝１であるので、上記式（５７）より、図１１に示すように、これをＣf1と共有して省くことができる。なお、一点鎖線で囲った部分は、初期値の設定を必要としないカオス発生回路に応用する際には不要となり、このときは、φＰ＝φＡとする。【００７９】
2011125297.tif 000055
【００８０】
図１２は本発明のスイッチト・キャパシタ積分回路を用いた第４の負のβ写像に基づくＡ／Ｄ変換器の変形例を示す構成図である。【００８１】
2011125297.tif 000056
ＶS＝ｓＶ                              …（６０）
である。また、図１２中でスイッチを制御する信号ＪとＫは、
【数３２】
2011125297.tif 000057
Ｋ＝ｂn・φＡ                          …（６２）
である。また、Ｃf0，Ｃf1，Ｃkは、それぞれ、上記式（５６），上記式（５７）及び式（５８）で与えられる。なお、一点鎖線で囲った部分は、初期値の設定を必要としないカオス発生回路に応用する際には不要となり、このときは、Ｊ＝φＡとすればよい。【００８２】
以上で提案した全ての負のβ写像に基づくＡ／Ｄ変換回路は、上述したように、ビット長Ｌを無限大にすることで、そのままの構成でカオス発生回路として使用できる。すなわち、図７中のφＣの周期を無限大（φＣを単発パルスとする)とすればよい。【００８３】
さらに、カオス時系列の初期値の設定を必要としない場合には、図６，図８〜１２に示す回路で入力信号をサンプルするための回路（各図中で一点鎖線で囲った部分)とクロックφＣは不要となる。【００８４】
次に、本発明の負のβ写像に基づくＡ／Ｄコンバータ回路の妥当性を確認するため、理想回路素子を用いたＳＰＩＣＥ回路シミュレーションを行う。図６，図８〜１２の全ての回路についてＳＰＩＣＥシミュレーションを行い動作を確認したが、図１２に示す回路は回路パラメータを調整することで他の回路と等価になるため、以下では図１２に示す回路から得られた結果を示す。また、通常はβの値を変換後のビット列より推定するが（特許文献１，２，非特許文献１〜４）、理想状態での動作を確認するのが目的であるため、βの値は既知であるとした。なお、以下のシミュレーションでは、β＝５／３，ｓ＝３とした。【００８５】
まず最初に、回路から出力されるビット列ＢＳ（ｘinput）が、理論値と同じであるか検証する。表２は、図１２に示す回路のＳＰＩＣＥシミュレーションと、上述の理論式から得られた、入力信号ｘinputに対するＡ／Ｄ変換出力ビット列の比較である。なお、ビット長はＬ＝８としている。表２より、本発明の回路が負のβ写像に基づくＡ／Ｄ変換を正確に行っていることが確認できる。【００８６】
【表２】
2011125297.tif 000058
【００８７】
次いで、図１２に示す回路のＳＰＩＣＥシミュレーションによって得られた出力ビット列のデコード値の変換誤差を評価する。変換ビット長がＬの時、量子化誤差の上界は、
【数３３】
2011125297.tif 000059
で与えられる（特許文献１，非特許文献１，２）。これを用いて、εL（ｘ）≦２-9となるようにビット長をＬ＝１３とした。【００８８】
各入力信号ｘinputについて、異なる量子化閾値θに対する変換誤差を評価した結果を図１３に示す。さらに、θを変化させた場合の変換誤差を、異なる入力信号ｘinputに対して求めた結果を図１４に示す。これらの結果より、本発明の回路は、量子化閾値θが変動しているにも関わらず、入力信号ｘinputを、設定した変換精度以上で正しくＡ／Ｄ変換していることが確認された。すなわち、本発明の回路は負のβ写像に基づくＡ／Ｄ変換の特徴である、θの変動に対してロバストであることが確認できた。【００８９】
さらに、図１２に示す回路において、ビット長Ｌ＝∞としてカオス発生回路を実現した。図１５は、θ＝１．５の時にＳＰＩＣＥシミュレーションから得られたカオスアトラクタの例である。表１より、この場合の不変部分区間は、［ＬＢ＝ｓ−ν＝０．５，ＵＢ＝βｓ−ν＝２．５）である。図１５に示すように、カオスアトラクタは不変部分区間内に留まっていることがわかる。【００９０】
上記したように本発明では、負のβ写像に基づくデータコンバート方式によるＡ／Ｄ変換器を、離散時間積分器を用いて実現する手法を提案した。離散時間積分器は、アナログ集積回路技術の中核をなす回路要素であり、集積回路中では最も良く用いられる。したがって、本発明の負のβ写像に基づくＡ／Ｄコンバータ回路は集積回路化に適していると考えられる。また、例としてスイッチト・キャパシタ回路を用いて具体的な回路を複数種類実現した。本発明の負のβ写像に基づくＡ／Ｄ変換器は、正のβ写像に基づくＡ／Ｄ変換器に比べ、閾値の許容範囲の端で不変部分区間が拡大するため、閾値が許容範囲の端に近付いても変換精度の劣化が少ない。【００９１】
さらに、負のβ写像に基づくデータコンバート方式によるＡ／Ｄ変換器を、カオス発生回路として応用する手法を提案した。負のβ写像の解軌道は、最終的には有限な不変部分区間内に閉じ込められるため、本発明に係るカオス発生回路は、回路素子の非理想特性やノイズに対しロバストであり、安定に動作する。【００９２】
最後に、理想回路素子を用いたＳＰＩＣＥ回路シミュレーションにより、本発明の負のβ写像に基づくデータコンバート方式によるＡ／Ｄコンバータ回路の動作を確認し、その妥当性を検証した。【００９３】
本発明の負のβ写像に基づくＡ／Ｄ変換器は、回路素子の非理想特性などによる回路特性の変化やノイズに対してロバストであり、小型で低消費電力、また、安価で高性能なＡ／Ｄコンバータ回路やカオス発生回路の実現、特に、集積回路化に貢献できる。さらに集積回路化においては、回路素子のマッチングや素子特性が悪いため、アナログ回路の集積化には適さないサブミクロン以下の半導体プロセスなどでも、本発明の負のβ写像に基づくＡ／Ｄ変換回路やカオス発生回路は適している。また、本発明の負のβ写像に基づくＡ／Ｄ変換器は、使用環境が大きく変動するシステムに用いられる各種回路、例えば、大規模なセンサーネットワーク用回路やセンサーダスト用のセンサーノード回路、大規模災害時の緊急通信ノード回路、宇宙空間に用いる各種回路、車載回路、移動ロボット用回路、無線通信端末用回路など、非常に広範囲な回路やシステムに応用可能である。さらに、このＡ／Ｄ変換器を応用したカオス発生回路は、暗号、カオス通信、乱数発生、カオスを用いた情報処理の分野で広く利用可能である。【００９４】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【産業上の利用可能性】
【００９５】
本発明の負のβ写像に基づくデータコンバート方式は、環境や回路特性の変化にロバストであり、小型で低消費電力、安価で高性能なＡ／Ｄコンバータ回路やカオス発生回路の実現に貢献できる。
【図１】
2011125297.tif 000064
【図２】
2011125297.tif 000065
【図３】
2011125297.tif 000066
【図４】
2011125297.tif 000067
【図５】
2011125297.tif 000068
【図６】
2011125297.tif 000069
【図７】
2011125297.tif 000070
【図８】
2011125297.tif 000071
【図９】
2011125297.tif 000072
【図１０】
2011125297.tif 000073
【図１１】
2011125297.tif 000074
【図１２】
2011125297.tif 000075
【図１３】
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【図１４】
2011125297.tif 000077
【図１５】
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【図１６】
2011125297.tif 000079
【図１７】
2011125297.tif 000080
【国際調査報告】
2011125297.tif 000081
2011125297.tif 000082