(57)【要約】本発明の課題は、高品質で大面積のグラフェン基板から作製され、グラフェンが本来持つ優れた電子物性を十分に発揮させた半導体装置で、高速化、低消費電力化、高集積化ができて、信頼性や生産性を向上させることができる半導体装置を提供することにある。本発明では基板１と酸化物層２の界面にグラフェン成長用の金属触媒層を化合物・合金化層５として吸収することで、グラフェン層４が金属触媒層と電気的に短絡することを防ぐ。
2011021715.tif 000002
【特許請求の範囲】
【請求項１】
半導体または金属層上に、金属触媒を用いる化学気相成長により形成されるグラフェン層と、前記金属触媒を拡散させるための酸化物層と、前記金属触媒と前記半導体または金属層との化合または合金化により形成される化合物または合金化層が積層されている、基板。
【請求項２】
半導体または金属層上に、金属触媒を用いる化学気相成長により形成されるグラフェン層で酸化物層を還元することで形成される原子層薄膜と、前記金属触媒を拡散させるための前記酸化物層と、前記金属触媒と前記半導体または金属層との化合または合金化により形成される化合物または合金化層が積層されている、基板。
【請求項３】
半導体または金属層上に、金属触媒を用いる化学気相成長により形成されるグラフェン層と、前記グラフェン層で酸化物層を還元することで形成される原子層薄膜と、前記金属触媒を拡散させるための前記酸化物層と、前記金属触媒と前記半導体または金属層との化合または合金化により形成される化合物または合金化層が積層されている、基板。
【請求項４】
前記金属触媒が、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、タングステン（Ｗ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）からなる群から選ばれる少なくとも１つである、請求項１〜３のいずれか１項に記載の基板。
【請求項５】
前記酸化物層の材料は、酸化リチウム（Ｉ）／Ｌｉ２Ｏ、酸化ベリリウム（ＩＩ）／ＢｅＯ、酸化ホウ素（ＩＩ）／Ｂ２Ｏ３、酸化ナトリウム（Ｉ）／Ｎａ２Ｏ酸化マグネシウム（ＩＩ）／ＭｇＯ、酸化アルミニウム（ＩＩＩ）／Ａｌ２Ｏ３、酸化ケイ素（ＩＶ）／ＳｉＯ２、酸化リン（Ｖ）／Ｐ４Ｏ１０、酸化リン（ＩＶ）／ＰＯ２、酸化カリウム（Ｉ）／Ｋ２Ｏ、酸化カルシウム（ＩＩ）／ＣａＯ、酸化スカンジウム（ＩＩＩ）／Ｓｃ２Ｏ３、酸化チタン（ＩＶ）ＴｉＯ２、酸化チタン（ＩＩＩ，ＩＶ）Ｔｉ３Ｏ５、酸化チタン（ＩＩＩ）／Ｔｉ２Ｏ３、酸化チタン（ＩＩ）／ＴｉＯ、酸化バナジウム（Ｖ）／Ｖ２Ｏ５、酸化バナジウム（ＩＶ）／ＶＯ２、酸化バナジウム（ＩＩＩ）／Ｖ２Ｏ３、酸化バナジウム（ＩＩ）／ＶＯ、酸化クロム（ＩＩ）／ＣｒＯ、酸化クロム（ＩＩ，ＩＩＩ）Ｃｒ３Ｏ４、酸化クロム（ＩＩＩ）／Ｃｒ２Ｏ３、酸化マンガン（ＩＶ）／ＭｎＯ２、酸化マンガン（ＩＩＩ）／Ｍｎ２Ｏ３、酸化マンガン（ＩＩ，ＩＩＩ）Ｍｎ３Ｏ４、酸化マンガン（ＩＩ）／ＭｎＯ、酸化鉄（ＩＩＩ）／Ｆｅ２Ｏ３、酸化鉄（ＩＩ）／ＦｅＯ、酸化鉄（ＩＩ，ＩＩＩ）／Ｆｅ３Ｏ４、酸化コバルト（ＩＩ，ＩＩＩ）／Ｃｏ３Ｏ４、酸化コバルト（ＩＩ）／ＣｏＯ、酸化ニッケル（ＩＩ）／ＮｉＯ、酸化銅（ＩＩ）／ＣｕＯ、酸化銅（Ｉ）／Ｃｕ２Ｏ、酸化亜鉛（ＩＩ）／ＺｎＯ、酸化ガリウム（ＩＩＩ）／Ｇａ２Ｏ３、酸化ゲルマニウム（ＩＶ）／ＧｅＯ２、酸化ヒ素（ＩＩＩ）／Ａｓ２Ｏ３、酸化セレン（ＩＶ）／ＳｅＯ２、酸化ルビジウム（ＩＶ）／ＲｕＯ２、酸化ストロンチウム（ＩＩ）／ＳｒＯ、酸化イットリウム（ＩＩＩ）／Ｙ２Ｏ３、酸化ジルコニウム（ＩＶ）／ＺｒＯ２、酸化ニオブ（Ｖ）／Ｎｂ２Ｏ５、酸化ニオブ（ＩＶ）／ＮｂＯ２、酸化ニオブ（ＩＩ）／ＮｂＯ、酸化モリブデン（ＶＩ）／ＭｏＯ３、酸化モリブデン（ＩＶ）／ＭｏＯ２、酸化ルテニウム（ＶＩ）／ＲｕＯ３、酸化ルテニウム（ＶＩＩＩ）／ＲｕＯ４、酸化ルテニウム（ＩＶ）／ＲｕＯ２、酸化ロジウム（ＩＩＩ）／Ｒｈ２Ｏ３、酸化パラジウム（ＩＩ）／ＰｄＯ、酸化銀（Ｉ）／Ａｇ２Ｏ、酸化カドミウム（ＩＩ）／ＣｄＯ、酸化インジウム（ＩＩＩ）／Ｉｎ２Ｏ３、酸化スズ（ＩＶ）／ＳｎＯ２、酸化アンチモン（ＩＩＩ）／Ｓｂ２Ｏ３、酸化テルル（ＩＶ）／ＴｅＯ２、酸化バリウム（ＩＩ）／ＢａＯ、酸化セリウム（ＩＶ）／ＣｅＯ２、酸化セリウム（ＩＩＩ）／Ｃｅ２Ｏ３、酸化プラセオジウム（ＩＩＩ）／Ｐｒ２Ｏ３、酸化ネオジウム（ＩＩＩ）／Ｎｄ２Ｏ３、酸化サマリウム（ＩＩＩ）／Ｓｍ２Ｏ３、酸化ユーロピウム（ＩＩＩ）／Ｅｕ２Ｏ３、酸化ガドリニウム（ＩＩＩ）／Ｇｄ２Ｏ３、酸化テルビウム（ＩＩＩ）／Ｔｂ２Ｏ３、酸化ジスプロシウム（ＩＩＩ）／Ｄｙ２Ｏ３、酸化ハフニウム（ＩＶ）／ＨｆＯ２、酸化タンタル（Ｖ）／Ｔａ２Ｏ５、酸化タングステン（ＶＩ）／ＷＯ３、酸化タングステン（ＩＶ）／ＷＯ２、酸化レニウム（ＩＶ）／ＲｅＯ２、酸化オスミウム（ＩＶ）／ＯｓＯ２、酸化イリジウム（ＩＶ）／ＩｒＯ２、酸化水銀（Ｉ）／Ｈｇ２Ｏ、酸化鉛（ＩＶ）／ＰｂＯ２、酸化鉛（ＩＩ，ＩＩＩ）／Ｐｂ３Ｏ４、酸化鉛（ＩＩ）／ＰｂＯ、酸化ビスマス（ＩＩＩ）／Ｂｉ２Ｏ３、酸化トリウム（ＩＶ）／ＴｈＯ２、酸化ウラン（ＩＶ）／ＵＯ２からなる群から選ばれる少なくとも１つである、請求項１〜４のいずれか１項に記載の基板。
【請求項６】
前記半導体または金属層の材料は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ケイ素（Ｓｉ）、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、ビスマス（Ｂｉ）、ヒ化ガリウム（ＧａＡｓ）、インジウムリン（ＩｎＰ）、インジウムアンチモン（ＩｎＳｂ）、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、炭化ケイ素（ＳｉＣ）からなる群から選ばれる少なくとも１つである、請求項１〜５のいずれか１項に記載の基板。
【請求項７】
請求項１〜６のいずれか１項に記載の基板から製造される半導体素子。
【請求項８】
（ａ）半導体または金属層上に酸化物層を形成し、
（ｂ）前記酸化物層上に黒鉛化に必要な金属触媒層を形成し、
（ｃ）炭素源を熱分解し、冷却を経て、前記金属触媒層上にグラフェン層を形成し、
（ｄ）加熱により、前記金属触媒層を前記酸化物層中に拡散させ、前記半導体または金属との化合または合金化により金属触媒層を化合物または合金化層として吸収することで、前記グラフェン層が前記酸化物層と直接に面するようにする、基板の製造方法。
【請求項９】
（ａ）半導体または金属層上に酸化物層を形成し、
（ｂ）前記酸化物層上に黒鉛化に必要な金属触媒層を形成し、
（ｃ）炭素源を熱分解し、冷却を経て、前記金属触媒層上にグラフェン層を形成し、
（ｄ）加熱により、前記金属触媒層を前記酸化物層中に拡散させ、前記半導体または金属との化合または合金化により金属触媒層を化合物または合金化層として吸収することで、前記グラフェン層が前記酸化物層と直接に面するようにし、
（ｅ）更なる加熱により、前記酸化物の上層を前記グラフェン層により還元することで、前記酸化物層の上に原子層薄膜を形成する、基板の製造方法。
【請求項１０】
（ａ）半導体または金属層上に酸化物層を形成し、
（ｂ）前記酸化物層上に黒鉛化に必要な金属触媒層を形成し、
（ｃ）炭素源を熱分解し、冷却を経て、前記金属触媒層上にグラフェン層を形成し、
（ｄ）加熱により、前記金属触媒層を前記酸化物層中に拡散させ、前記半導体または金属との化合または合金化により金属触媒層を化合物または合金化層として吸収することで、前記グラフェン層が前記酸化物層と直接に面するようにし、
（ｆ）更なる加熱により、前記酸化物層の上層を前記グラフェン層の下層により還元することで、前記酸化物の上にグラフェン層上層と原子層薄膜の積層構造を有する複合原子層薄膜を形成する、基板の製造方法。
【請求項１１】
前記（ｃ）は、前記熱分解の温度が５００〜１２００℃である、請求項８〜１０のいずれか１項に記載の基板の製造方法。
【請求項１２】
前記（ｃ）は、前記炭素源がメタンであり、希ガスで希釈された時のメタン濃度が０．５体積％以上である、請求項８〜１０のいずれか１項に記載の基板の製造方法。
【請求項１３】
前記（ｃ）は、前記冷却が降温速度２５℃／分以下で行われる、請求項８〜１０のいずれか１項に記載の基板の製造方法。
【請求項１４】
前記（ｄ）は、前記加熱の温度が５００〜１５００℃である、請求項８〜１０のいずれか１項に記載の基板の製造方法。
【請求項１５】
前記（ｅ）は、前記加熱の温度が５００〜３５００℃である、請求項９記載の基板の製造方法。
【請求項１６】
前記（ｅ）は、前記加熱をレーザーで行う、請求項９記載の基板の製造方法。
【請求項１７】
前記（ｆ）は、前記加熱の温度が５００〜３５００℃である、請求項１０記載の基板の製造方法。
【請求項１８】
前記（ｆ）は、前記加熱をレーザーで行う、請求項１０記載の基板の製造方法。
【請求項１９】
請求項８〜１８のいずれか１項に記載の基板の製造方法を有する、半導体素子の製造方法。
【発明の詳細な説明】
【背景技術】
【０００１】
本発明は、基板と半導体素子に関し、特に、原子薄膜による特異な電子物性や光学特性、優れた機械的特性や化学的特性に由来する、次世代のエレクトロニクス、オプトエレクトロニクス、スピントロニクスに応用できる基板やそれを用いた半導体素子に関する。
現在の情報化社会を支えるのはシリコンをベースとしたＣＭＯＳ（相補型金属酸化物半導体）に代表される半導体素子である。これまで、シリコン半導体産業は、リソグラフィー技術、エッチング技術、成膜技術などの微細加工技術の適用範囲をマイクロメートルから数十ナノメートルまで継続的に引き下げることで微細化を果たし、高集積化と高性能化を同時に実現してきた。しかしながら、近い将来、素子寸法は原子・分子レベルに達することは必至であり、シリコンなどの半導体材料や既存の素子構造の物理的限界が指摘されている。現在、このような閉塞状況を打破する新規半導体材料や新概念に基づく素子構造が求められている。特に、近年注目を浴びるグラフェン等の原子層薄膜はこの要請に応える大きな潜在性を秘める新規半導体材料であり、それらの優れた物性を活用することで、既存素子の性能を凌駕する新素子が実現できる可能性がある。
原子層薄膜とはその膜厚が原子数個から十数個分、数ナノメーターから十数ナノメーターである極薄の薄膜を指す。また、原子層薄膜は理想的には単結晶である。原子層薄膜の中で最も有名で基本的なものはグラフェンである。グラフェンはｓｐ２混成の炭素のみで構成される層状物質であるグラファイトを１層だけ取り出したものであり、安定な単原子層平面物質である。通常、グラフェンはグラファイト１層を指すが、層数が２層以上のものを含む場合も多い。その場合、１層、２層、３層のものは、それぞれ、単層（モノレイヤー、ｍｏｎｏｌａｙｅｒ）グラフェン、２層（バイレイヤー、ｂｉｌａｙｅｒ）グラフェン、３層（トリレイヤー、ｔｒｉｌａｙｅｒ）グラフェンと呼ばれ、１０層程度までのものをまとめて数層（フューレイヤー、ｆｅｗ−ｌａｙｅｒ）グラフェンと呼ぶ。また、単層グラフェン以外は多層グラフェンと言い表す。グラフェンの構造は、炭素原子を頂点とする正六角形の六炭素環を隙間なく敷き詰めた蜂の巣（ハニカム、ｈｏｎｅｙｃｏｍｂ）状の擬二次元シートで、炭素−炭素間距離は約１．４２オングストローム（０．１４２ｎｍ）、層の厚さは、下地がグラファイトならば、３．３〜３．４オングストローム（０．３３〜０．３４ｎｍ）、その他の基板上では１０オングストローム（１ｎｍ）程度である。グラフェン平面の大きさは、一片の長さがナノメートルオーダーの分子サイズから理論上は無限大まで、様々なサイズを想定することが出来る。また、グラフェンは、このハニカム構造に由来して、平面内に３回対称軸を持つことから、ある点を中心に平面内で１２０度回転すると元の構造に重なる。
グラフェンの電子状態は低エネルギー領域においてディラック方程式で記述できる。この点、グラフェン以外の物質の電子状態がシュレディンガー方程式で良く記述されるのと好対照である。グラフェンの電子エネルギーはＫ点近傍で波数に対して線形の分散関係を持ち、より詳しくは、伝導帯と荷電子帯に対応する正と負の傾きを持つ２つの直線で表現できる。それらが交差する点はディラックポイントと呼ばれ、そこでグラフェンの電子は有効質量ゼロのフェルミオンとして振舞うという特異な電子物性を持つ。これに由来して、グラフェンの移動度は理論上で１０６ｃｍ２Ｖ−１ｓ−１、実測で２×１０５ｃｍ２Ｖ−１ｓ−１という既存物質中で最高の値を示し、しかも温度依存性が小さいという特長を持つ。グラフェンは基本的にバンドギャップがゼロの金属もしくは半金属である。しかしながら、大きさがナノメートルオーダーになるとバンドギャップが開き、グラフェンの幅と端構造に依存して、有限のバンドギャップを持つ半導体となる。また、２層グラフェンは摂動なしではバンドギャップがゼロであるが、２枚のグラフェン間の鏡面対称性を崩すような摂動、例えば、電界を加えると、電界の大きさに応じて有限のギャップを持つようになる。
上記の特長を活用する最も基本的な素子は、グラフェンをチャネルとした電界効果トランジスタ（ＦＥＴ）である。グラフェンＦＥＴの最初の報告はＫ．Ｓ．Ｎｏｖｏｓｅｌｏｖ，Ａ．Ｋ．Ｇｅｉｍ，Ｓ．Ｖ．Ｍｏｒｏｚｏｖ，Ｄ．Ｊｉａｎｇ，Ｙ．Ｚｈａｎｇ，Ｓ．Ｖ．Ｄｕｂｏｎｏｓ，Ｉ．Ｖ．Ｇｒｉｇｏｒｉｅｖａ，ａｎｄ  Ａ．Ａ．Ｆｉｒｓｏｖ“Ｅｌｅｃｔｒｉｃ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  ｉｎ  Ａｔｏｍｉｃａｌｌｙ  Ｔｈｉｎ  Ｃａｒｂｏｎ  Ｆｉｌｍｓ”，Ｓｃｉｅｎｃｅ，３０６，２２  Ｏｃｔｏｂｅｒ  ２００４，ｐ６６６−６６９（非特許文献１）である。非特許文献１のＦＥＴはグラフェン片をチャネルとして酸化シリコンを介して高ドープのシリコン基板上に配置し、グラフェン片の両端に２つの金電極を接続することでソース・ドレイン電極を設け、高ドープシリコンをバックゲート電極とする構成である。グラフェン片は標準的なリソグラフィーとエッチングを用いることで、高配向熱分解黒鉛（ＨＯＰＧ）表面からグラフェンを切り出し、粘着テープで薄く剥がすことで最終的にグラフェン片を得ている。この素子のグラフェンチャネルは幅が最小でも８０ナノメートルと大きく、マクロなバルク状態と同じ金属で、端構造に由来する量子サイズ効果は現われない。半導体ではなく、金属のグラフェンで電界効果が生じるのは、使用する金属グラフェンが１層から数層と厚さ方向に極めて薄く、ゲート電極による電界がグラフェンチャネル内のキャリアによる遮蔽を凌駕することが可能なためである。グラフェンチャネルは意図的にドーピングされていないため、ゲート電圧がゼロで電界が無い時、キャリアとして伝導電子と正孔が同数存在する。ゲート電圧をマイナス方向に振ると、電子が空乏化し、正孔が蓄積し伝導を担うのに対し、ゲート電圧をプラス方向に印加すると、正孔が空乏化し、電子が蓄積して伝導を担う。すなわち、この素子は、所謂、両極性伝導を呈するが、電子と正孔を同時に空乏化することできないため、完全にはオフしない。従って、標準的な電界効果トランジスタの性能指標の観点からはすると、このグラフェン素子は性能が低いことになるが、金属グラフェンは理想的かつ独特の二次元ガスとして振舞うので、純物理学には非常に興味深い系として注目されている。
現状、グラフェン素子は専ら既存の微細加工技術を用いて製造されている。例えば、非特許文献１に示されるように、剥離グラフェンは天然グラファイトやＨＯＰＧ（Ｈｉｇｈｌｙ  Ｏｒｉｅｎｔｅｄ  Ｐｙｒｏｌｙｔｉｃ  Ｇｒａｐｈｉｔｅ）を粘着テープで薄く剥がし、適当な基板上に貼り付ける方法、所謂、機械的剥離法で得られる。この方法は数個から数十個の単独の素子を作製するというような用途、例えば、研究段階での素子性能の可能性実証には充分であるが、大量生産には不向きで産業上用いることは事実上不可能である。グラフェン素子を大量に生産する潜在的な方法としては、大面積のグラフェンを表面に頂く基板を出発材料として、それに微細加工技術を適用するという方法である。グラフェン基板を起点とする手法の利点は、シリコン基板を用いる半導体産業で培われた微細加工技術を、現状では制限があるものの、ある程度適用できることである。グラフェンを基板上に作製する方法には主に２通りある。１つは炭化ケイ素（ＳｉＣ）基板上にグラフェン薄膜を形成する方法で、もう１つは金属触媒を用いるＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ、化学気相成長）法である。前者の方法は、Ｋｏｎｓｔａｎｔｉｎ  Ｖ．Ｅｍｔｓｅｖ，Ａａｒｏｎ  Ｂｏｓｔｗｉｃｋ，Ｋａｒｓｔｅｎ  Ｈｏｒｎ，Ｊｏｈａｎｎｅｓ  Ｊｏｂｓｔ，Ｇａｒｙ  Ｌ．Ｋｅｌｌｏｇｇ，Ｌｏｔｈａｒ  Ｌｅｙ，Ｊｅｓｓｉｃａ  Ｌ．ＭｃＣｈｅｓｎｅｙ，Ｔａｉｓｕｋｅ  Ｏｈｔａ，Ｓｅｒｇｅｙ  Ａ．Ｒｅｓｈａｎｏｖ，Ｊｏｎａｓ  Ｒｏｈｒｌ，Ｅｌｉ  Ｒｏｔｅｎｂｅｒｇ，Ａｎｄｒｅａｓ  Ｋ．Ｓｃｈｍｉｄ，Ｄａｎｉｅｌ  Ｗａｌｄｍａｎｎ，Ｈｅｉｋｏ  Ｂ．Ｗｅｂｅｒ  ＆  Ｔｈｏｍａｓ  Ｓｅｙｌｌｅｒ，“Ｔｏｗａｒｄｓ  ｗａｆｅｒ−ｓｉｚｅ  ｇｒａｐｈｅｎｅ  ｌａｙｅｒｓ  ｂｙ  ａｔｍｏｓｐｈｅｒｉｃ  ｐｒｅｓｓｕｒｅ  ｇｒａｐｈｉｔｉｚａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ  ｃａｒｂｉｄｅ”，ｎａｔｕｒｅ  ｍａｔｅｒｉａｌｓ，ｖｏｌｕｍｅ８，Ｍａｒｃｈ  ２００９，ｐ２０３−２０７（非特許文献２）に示されるように、単結晶ＳｉＣを１２００℃以上に加熱し、ＳｉＣ表面中の炭素を一旦遊離させた後に再構成することでグラフェンをエピタキシャル成長させるもので、残りの表面シリコンは加熱雰囲気中の酸素と化合して揮発性のＳｉＯになるなどして放出される。ＳｉＣ基板のうち、グラフェン形成に用いられるのは最表面近傍のみで、その他の部分はＳｉＣとして残る。ＳｉＣはバンドギャップが大きいことに由来して絶縁体基板として働くので、結果、ＳｉＣ基板の加熱処理により、絶縁体のＳｉＣ基板の表面にグラフェンが形成されたグラフェン基板が得られることになる。ＣＶＤ法によるグラフェンの製造方法に関しては、特開２００８−５０２２８号公報（特許文献１）、特開２００９−９１１７４号公報（特許文献２）、特開２００９−１０７９２１号公報（特許文献３）に述べられている。ＣＶＤ法の原理は、金属単結晶もしくは金属膜蒸着基板上で、炭化水素類、例えば、メタンなどを熱分解し、遊離した炭素を金属上で再構成するというものである。この場合、金属は触媒として働き、主に遷移金属類が用いられる。グラフェン以外の原子層薄膜も優���た電子物性を持つことが期待されているが、知られている種類も少なく、また、構造や物性に関する知見は非常に限られている。原子層薄膜の作製方法としては、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ、原子層堆積）法が知られているが、適用できる半導体や金属は限られており、また、装置は大掛かりでコストが高い。
【発明の開示】
【０００２】
しかしながら、特許文献１〜３に開示されたグラフェン製造方法や現状の従来技術には以下のような問題点があった。
第１の問題点は、グラフェンのＣＶＤ成長に用いた基板をそのまま素子作製に使用できないということである。この原因はグラフェンが金属に全面的に接触しているため、喩え、素子を作製しても電流は金属部分を優先して流れ、グラフェンには殆ど流れないことに起因する。その理由は、大面積グラフェンのＣＶＤ成長には金属触媒が必須で、グラフェンは金属表面に沿って成長し、グラフェン平面と金属表面が密着して分離できないためである。
第２の問題点は、従来技術のＣＶＤ成長グラフェンが、理想的なグラフェンと比較して、シート抵抗が非常に大きく、移動度が極めて小さいことである。この原因は、グラフェンに格子欠陥が多数導入されたり、構造的な破れや皺が生じたり、電子輸送を阻害する不純物の付着が起こることに起因する。その理由は、従来技術によると素子作製のためには必ず、触媒金属を酸や酸化鉄溶液などのエッチャントで溶解するなどしてグラフェンを成長基板から一旦剥離して別の基板に移し変えなければならないためで、その移し替え時にグラフェンの構造的破壊や電荷・磁性不純物汚染が避けられないことに因る。
第３の問題点は、現状の従来技術において、コストが安く汎用性のある原子層薄膜の作製が知られていないことである。前述のＡＬＤ法は製造装置の導入と維持に多大な費用が掛かる上、適用できる半導体や金属が限定される。また、原子が数個分の厚さの極薄の原子層を得るのは、喩え、ＡＬＤ法が適用できても非常に困難である。
本発明は、上記問題点を解決するためになされたものであり、第１の目的は、高品質・大面積であって、そのまま半導体装置作製に使用できるグラフェン基板と、そのグラフェン基板から作製される半導体装置を提供することにある。第２の目的は、上記グラフェン基板から作製され、そのままそのまま半導体装置作製に使用できる原子層薄膜基板と、その原子層薄膜基板から作製される半導体装置を提供することにある。
（課題を解決するための手段）
上記課題を解決するための本発明の第１の態様は、半導体または金属層上に、金属触媒を用いる化学気相成長により形成されるグラフェン層と、前記金属触媒を拡散させるための酸化物層と、前記金属触媒と前記半導体または金属層との化合または合金化により形成される化合物または合金化層が積層されている、基板である。
本発明の第２の態様は、半導体または金属層上に、金属触媒を用いる化学気相成長により形成されるグラフェン層で酸化物層を還元することで形成される原子層薄膜と、前記金属触媒を拡散させるための前記酸化物層と、前記金属触媒と前記半導体または金属層との化合または合金化により形成される化合物または合金化層が積層されている、基板である。
本発明の第３の態様は、半導体または金属層上に、金属触媒を用いる化学気相成長により形成されるグラフェン層と、前記グラフェン層で酸化物層を還元することで形成される原子層薄膜と、前記金属触媒を拡散させるための前記酸化物層と、前記金属触媒と前記半導体または金属層との化合または合金化により形成される化合物または合金化層が積層されている、基板である。
本発明の第４の態様は、前記基板から製造される半導体素子である。
本発明の第５の態様は、（ａ）半導体または金属層上に酸化物層を形成し、（ｂ）前記酸化物層上に黒鉛化に必要な金属触媒層を形成し、（ｃ）炭素源を熱分解し、冷却を経て、前記金属触媒層上にグラフェン層を形成し、（ｄ）加熱により、前記金属触媒層を前記酸化物層中に拡散させ、前記半導体または金属との化合または合金化により金属触媒層を化合物または合金化層として吸収することで、前記グラフェン層が前記酸化物層と直接に面するようにする、基板の製造方法である。
本発明の第６の態様は、（ａ）半導体または金属層上に酸化物層を形成し、（ｂ）前記酸化物層上に黒鉛化に必要な金属触媒層を形成し、（ｃ）炭素源を熱分解し、冷却を経て、前記金属触媒層上にグラフェン層を形成し、（ｄ）加熱により、前記金属触媒層を前記酸化物層中に拡散させ、前記半導体または金属との化合または合金化により金属触媒層を化合物または合金化層として吸収することで、前記グラフェン層が前記酸化物層と直接に面するようにし、（ｅ）更なる加熱により、前記酸化物の上層を前記グラフェン層により還元することで、前記酸化物層の上に原子層薄膜を形成する、基板の製造方法である。
本発明の第７の態様は、（ａ）半導体または金属層上に酸化物層を形成し、（ｂ）前記酸化物層上に黒鉛化に必要な金属触媒層を形成し、（ｃ）炭素源を熱分解し、冷却を経て、前記金属触媒層上にグラフェン層を形成し、（ｄ）加熱により、前記金属触媒層を前記酸化物層中に拡散させ、前記半導体または金属との化合または合金化により金属触媒層を化合物または合金化層として吸収することで、前記グラフェン層が前記酸化物層と直接に面するようにし、（ｆ）更なる加熱により、前記酸化物層の上層を前記グラフェン層の下層により還元することで、前記酸化物の上にグラフェン層上層と原子層薄膜の積層構造を有する複合原子層薄膜を形成する、基板の製造方法である。
本発明の第８の態様は、第５〜第７のいずれかの態様に記載の基板の製造方法を有する、半導体素子の製造方法である。
（発明の効果）
本発明によれば、高品質・大面積であって、そのまま半導体装置作製に使用できるグラフェン基板と、そのグラフェン基板から作製される半導体装置を提供することができる。
また、本発明によれば、上記グラフェン基板から作製され、そのまま半導体装置作製に使用できる原子層薄膜基板と、その原子層薄膜基板から作製される半導体装置を提供することができる。
【図面の簡単な説明】
【０００３】
図１Ａはグラフェン基板４Ａを示す斜視図である。
図１Ｂは原子層薄膜基板６Ｂを示す斜視図である。
図１Ｃは複合原子層薄膜基板９Ｃを示す斜視図である。
図２Ａはグラフェン層を含む半導体素子（電界効果トランジスタ１４Ａ）を示す斜視図である。
図２Ｂは原子層薄膜を含む半導体素子（電界効果トランジスタ１６Ｂ）を示す斜視図である。
図２Ｃは複合原子層薄膜を含む半導体素子（電界効果トランジスタ１９Ｃ）を示す斜視図である。
図３Ａは本発明の基板の製法を示す図である。
図３Ｂは本発明の基板の製法を示す図である。
図３Ｃは本発明の基板の製法を示す図である。
図３Ｄは本発明の基板の製法を示す図である。
図３Ｅは本発明の基板の製法を示す図である。
図３Ｆは本発明の基板の製法を示す図である。
図３Ｇは本発明の基板の製法を示す図である。
図４は本発明の実施例で示したグラフェンのＣＶＤ成長前後の温度と時間の関係を示す図である。
図５Ａは本発明の半導体素子の第３の実施例を示す斜視図である。
図５Ｂは本発明の半導体素子の第３の実施例を示す斜視図である。
図６Ａは本発明の半導体素子の第４の実施例を示す斜視図である。
図６Ｂは本発明の半導体素子の第４の実施例を示す斜視図である。
図６Ｃは本発明の半導体素子の第４の実施例を示す斜視図である。
図７Ａは本発明の半導体素子の第５の実施例を示す断面図である。
図７Ｂは本発明の半導体素子の第５の実施例を示す断面図である。
図７Ｃは本発明の半導体素子の第５の実施例を示す断面図である。
図７Ｄは本発明の半導体素子の第５の実施例を示す断面図である。
図７Ｅは本発明の半導体素子の第５の実施例を示す断面図である。
図７Ｆは本発明の半導体素子の第５の実施例を示す断面図である。
図８Ａは本発明の半導体素子の第６の実施例を示す断面図である。
図８Ｂは本発明の半導体素子の第６の実施例を示す断面図である。
図８Ｃは本発明の半導体素子の第６の実施例を示す断面図である。
図８Ｄは本発明の半導体素子の第６の実施例を示す断面図である。
図８Ｅは本発明の半導体素子の第６の実施例を示す断面図である。
図８Ｆは本発明の半導体素子の第６の実施例を示す断面図である。
図８Ｇは本発明の半導体素子の第６の実施例を示す断面図である。
【符号の説明】
【０００４】
１  基板
２  酸化物層
４  グラフェン層
４Ａ  グラフェン基板
５  化合物・合金化層
６  原子層薄膜
６Ｂ  原子層薄膜基板
９  複合原子層薄膜
９Ｃ  複合原子層薄膜基板
１１  基板
１２  酸化物層
１４  グラフェン層チャネル
１４Ａ  （グラフェン層を含む）電界効果トランジスタ
１５  シリサイド層
１６  シリコン原子層薄膜チャネル
１６Ｂ  （原子層薄膜を含む）電界効果トランジスタ
１７  ソース電極
１８  ドレイン電極
１９  複合原子層薄膜チャネル
１９Ｃ  （複合原子層薄膜を含む）電界効果トランジスタ
２１  基板
２２  酸化物層
２３  金属触媒層
２４  グラフェン層
２４Ａ  グラフェン基板
２６  原子層薄膜
２６Ｂ  原子層薄膜基板
２９  複合原子層薄膜
２９Ｃ  複合原子層薄膜基板
３１  シリコン基板
３２  酸化シリコン層
３３  ニッケル層
３４  グラフェン層
３４Ａ  グラフェン基板
３５  シリサイド層
４１  シリコン基板
４２  酸化シリコン層
４３  ニッケル触媒層
４４  グラフェン層
４４Ａ  グラフェン基板
４５  シリサイド層
４６  シリコン原子層薄膜
４６Ｂ  シリコン原子層薄膜基板
５１  シリコン基板
５２  酸化シリコン層
５３  ニッケル触媒層
５４  グラフェン層
５４Ａ  グラフェン基板
５５  ニッケルシリサイド層
５７  ソース電極
５８  ドレイン電極
６０  （グラフェン層を含む）電界効果トランジスタ
６１  シリコン基板
６２  酸化シリコン層
６３  ニッケル触媒層
６４  グラフェン層
６４Ａ  グラフェン基板
６５  ニッケルシリサイド層
６６  シリコン原子層薄膜
６７  ソース電極
６８  ドレイン電極
７０  （シリコン原子層薄膜を含む）電界効果トランジスタ
【発明を実施するための最良の形態】
【０００５】
以下、図面に基づいて本発明に好適な実施形態を詳細に説明する。
なお、本発明は以下の実施形態および実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲において任意に変形して実施することができる。
（構成の説明）
図１Ａ〜図１Ｃを参照すると、本発明の実施形態として、図１Ａにはグラフェン層４及びグラフェン基板４Ａの斜視図が、図１Ｂには原子層薄膜６及び原子層薄膜基板６Ｂの斜視図が、図１Ｃには複合原子層薄膜９及び複合原子層薄膜基板９Ｃの斜視図がそれぞれ示される。図１Ａに示されるように、グラフェン層４は半導体または金属の酸化物を含む層（化合物・合金化層５）上に搭載される。グラフェン層４は金属触媒を用いるＣＶＤにより形成される。グラフェン層４の層数は１層から３０層程度である。基板１は半導体または金属である。グラフェン層４の成長に使用した金属触媒は酸化物層２を拡散して基板１上層と化合したり合金化したりすることで、酸化物層２と基板１との界面に化合物・合金化層５として吸収される。基板１は化合や合金化で金属触媒を吸収する役割のほか、酸化物層２上のグラフェン層４を支持する働きもある。これらグラフェン層４、酸化物層２、化合物・合金化層５、基板１を有する構造がグラフェン基板４Ａである。
本発明のグラフェン層４及びグラフェン基板４Ａは、グラフェン層４が酸化物層２上に存在することから、グラフェン層４が周囲から絶縁されるという効果がもたらされる。すなわち、喩えるならば、既存の半導体産業で用いられるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板のような効果である。この効果は、グラフェン層４のＣＶＤ成長に必要であるものの、グラフェン層４に短絡してしまう金属触媒を、酸化物層２を介して基板１に吸収させるという本発明独自の新手法を取り入れたことから生じる。従って、既存の半導体産業で用いられる単結晶シリコン基板と同じように、本発明のグラフェン層４及びグラフェン基板４Ａはそのまま半導体装置の製造に用いることが可能となる。特に、基板１としてシリコン基板を用いると、長年蓄積された半導体技術をグラフェンを有する半導体装置の製造に適用することができるので、グラフェン特有の半導体製造技術は特に必要でなく、開発コストや製造コストの削減という効果も生まれる。基板１がシリコン基板である場合の更なる効果はシリサイド層の存在から得られる。この場合、酸化物層２は酸化シリコン層、化合物・合金化層５はシリサイド層である。すなわち、シリサイド層は酸化シリコン層を介してグラフェンから絶縁された電極や配線として利用可能という効果である。例えば、本発明の基板を用いれば、グラフェン層４／酸化シリコン層（酸化物層２）／シリサイド層（化合物・合金化層５）を有するコンデンサを構成したり、グラフェン層４を半導体チャネル、酸化シリコン層（酸化物層２）をゲート絶縁層、シリサイド層（化合物・合金化層５）をゲート電極とするゲートスタックを構成したりすることができる。また、グラフェン層４とシリサイド層（化合物・合金化層５）は同形・同寸・並行に相対しているが、リソグラフィー技術によりグラフェン層４とシリサイド層（化合物・合金化層５）の元になる金属触媒層を所望の形状・寸法・位置で規定した後、不要なグラフェン層４を適当な方法、例えば、酸化などの手法により取り除けば、シリサイド層（化合物・合金化層５）はそのまま残るので、それを基板内配線として利用することができる。
図１Ｂに示される原子層薄膜６及び原子層薄膜基板６Ｂは、図１Ａに示されるグラフェン層４及びグラフェン基板４Ａを酸化還元することで得られる。まず、材料的に見ると、この原子層薄膜６は酸化物層２上層の一部がグラフェンにより還元されることで形成されるので、原子層薄膜６は酸化物層２を構成する半導体または金属元素を有する。構造的に見ると、原子層薄膜６は酸化物層２上、すなわち、素子作製に適した絶縁体上に位置すると伴に、還元剤として働くグラフェンはその厚さが極薄なので、酸化還元反応で生じる層も極薄の原子層薄膜となる。原子層薄膜６の厚さは概ね１０ｎｍ以下であり、最小膜厚はサブ１ｎｍである。酸化物層２の直下に位置する化合物・合金化層５はグラフェン成長用の金属触媒が基板１の上層と化合したり、合金化したりした結果生じたものである。これら、原子層薄膜６、酸化物層２、化合物・合金化層５、基板１を有する構造を持つ基板が原子層薄膜基板６Ｂである。なお、還元剤のグラフェンは原子層薄膜６形成のための犠牲層として働くので、通常、すべて酸化反応により一酸化炭素または二酸化炭素として消失する。しかしながら、図１Ｃに示されるように、意図的に、グラフェン層４の下部だけを還元剤として使用し、グラフェン層４の上部を残せば、グラフェン層４と酸化物層由来の原子層薄膜６の２層構造を有する複合原子層薄膜９となる。これら、グラフェン層４、原子層薄膜６、酸化物層２、化合物・合金化層５、基板１を有する構造を持つ基板が複合原子層薄膜基板９Ｃである。
原子層薄膜６及び原子層薄膜基板６Ｂは、原子層薄膜６の構成元素が半導体元素の場合、上記のグラフェン層４及びグラフェン基板４Ａの場合と同様の効果を持つ。すなわち、上述の如くＳＯＩ基板が持つような効果である。特に、基板１がシリコン基板の場合は、究極のＳＯＩ基板として働く。なぜなら、酸化シリコン上のシリコン層は究極の厚さ、極薄のシリコン層であるからである。従って、ＳＯＩ基板から製造される半導体装置に活用されることが期待される。また、原子層薄膜６の構成元素が金属元素の場合は、配線・電極として利用できる。この配線・電極は非常に薄いグラフェン層４に由来するものなので、膜厚が極薄という効果を生む。
複合原子層薄膜９及び複合原子層薄膜基板９Ｃで２点の効果が得られる。１点目はグラフェン層４の厚さ、グラフェン層４の層数を制御できる効果である。上述のように、複合原子層薄膜９はグラフェン層４の一部を還元剤として用いて酸化物層２を半導体または金属の原子層薄膜６にすることで形成されるので、別の観点から見れば、グラフェン層４を酸化物層２による酸化反応で薄くしていることになる。もう１点の効果は、複合原子層薄膜９がグラフェン層４とシリコン原子層薄膜（原子層薄膜６）の２層構造の場合に得られる。これを半導体素子のチャネルとして利用すると、シリコン原子層薄膜（原子層薄膜６）がキャリア供給源の不純物ドープ層として、グラフェン層４がキャリア走行層として働く。喩えるならば、電子を供給するドナー不純物をドープした半導体領域と電子が走行する動作領域とが異なる化合物半導体のＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｙ  Ｔｒａｎｓｉｓｔｏｒ、高電子移動度トランジスタ）のチャネルの如くである。ＭＥＭＴの場合、電子走行層には不純物イオンが存在しないために、電子はそれらに散乱されることがない。従って、それだけ移動度が高くなり、より高速で動作できるという特徴がある。本発明の複合原子層薄膜９でも同様の効果が得られ、グラフェン本来が持つ高移動度を理論限界まで向上できると期待される。更に、本発明の方がＨＥＭＴより優れている点は、ＨＥＭＴではキャリアは電子に限られるが、本発明では電子・正孔どちらのキャリアでも高移動度を確保できる点である。これはシリコン原子層薄膜（原子層薄膜６）にはドナー・アクセプターのどちらの不純物もドープできるからである。なお、グラフェンには適当なドーピング方法が知られていない。従って、別の観点から見ると、本発明はグラフェン本来の高移動度を極限まで高めつつ、有効なｐｎ伝導制御法を提供できることになり、この相乗効果は特筆に値する。
図２Ａを参照すると、本発明の実施形態として、グラフェン層を有する半導体素子の断面図（正面）を含む斜視図が示される。ここでは半導体素子として電界効果トランジスタ１４Ａが例示されている。
図２Ａにおいて、１１はシリコン基板であり、１２は酸化シリコン層である。酸化シリコン層１２はゲート電極１５のためのゲート絶縁層として働く。ゲート電極１５は、上述のように、シリコン基板１１と酸化シリコン層１２の界面にグラフェン成長用金属触媒層を吸収させることで生じるシリサイドを有する。ゲート電極１５はその直上に位置するグラフェン層チャネル１４のキャリア伝導を制御する働きを持つ。グラフェン層チャネル１４は金属触媒によるＣＶＤにより形成され、ソース電極１７とドレイン電極１８間のキャリア輸送を担う。そもそも、ゲート電極１５は、グラフェン成長用の金属触媒に由来するので、グラフェン層チャネルと同じ大きさ・形状を持ち、水平面内の２次元的位置はグラフェン層チャネルと同じである。すなわち、本発明によれば、ゲート電極１５はグラフェン層チャネル１４に対して自己整合的に作製できるという効果がある。なお、グラフェン成長用金属触媒層はリソグラフィー技術により、任意の大きさ・形状・位置に作製できるので、グラフェン層チャネル１４並びにゲート電極１５は任意の大きさ・形状・位置に規定可能である。以上により、グラフェン層をチャネルとする電界効果トランジスタ１４Ａが構成される。グラフェンは物質中最高の移動度を持つので、電界効果トランジスタ１４Ａは超高速でかつ超低消費電力という効果を享受する。さらに、電界効果トランジスタ１４Ａはシリコン基板上に作製されるので、シリコンを基盤とする半導体技術との親和性が高いことから、シリコン半導体素子との混載が可能という効果があり、グラフェン半導体素子とシリコン半導体素子との相乗効果が期待できる。なお、ソース電極１７とドレイン電極１８の間のグラフェン層チャネル１４上に、絶縁体層を介して第２のゲート電極を形成することで、ダブルゲート構造の電界効果トランジスタとする構成も可能である。ダブルゲート構成の場合、片方を通常のチャネル伝導制御、もう片方を閾値制御に使用できるという効果が生まれる。また、チャネルが２層グラフェンの場合に、ダブルゲート構成による電界印加により、上下のグラフェン層に非対称性を与えてバンドギャップを開かせることが可能である。この場合、オン／オフ比性能が飛躍的に向上するという効果が生じる。
図２Ｂを参照すると、本発明の実施形態として、原子層薄膜を有する半導体素子の断面図（正面）を含む斜視図が示される。
ここでは半導体素子として電界効果トランジスタ１６Ｂが例示されている。
構成要素として、シリコン基板１１、酸化シリコン層１２、シリサイドを有するゲート電極１５、シリコン原子層薄膜チャネル１６、ソース電極１７、ドレイン電極１８があり、全体としてシリコン原子層薄膜をチャネルとする電界効果トランジスタ１６Ｂが構成される。各構成要素の役割は上述の通りである。シリコン原子層薄膜チャネル１６はグラフェン層を犠牲層とする方法で、酸化シリコン層の上層の一部を還元することで形成されるので、グラフェン層形成のための金属触媒由来であるシリサイドのゲート電極１５は自己整合的な位置関係にあるという効果が生まれる。また、シリコン原子層薄膜チャネル１６は通常の方法では作製困難な極薄という特長を持つので、電界効果トランジスタ１６Ｂは高速動作でかつ低消費電力という効果を享受する。なお、ソース電極１７とドレイン電極１８の間のシリコン原子層薄膜チャネル１６上に、絶縁体層を介して第２のゲート電極を形成することで、ダブルゲート構造の電界効果トランジスタとする構成も可能である。ダブルゲート構成の場合、片方を通常のチャネル伝導制御、もう片方を閾値制御に使用できるという効果が生まれる。
図２Ｃを参照すると、本発明の実施形態として、複合原子層薄膜を含む半導体素子の断面図（正面）を含む斜視図が示される。
ここでは半導体素子として電界効果トランジスタ１９Ｃが例示されている。
構成要素として、シリコン基板１１、酸化シリコン層１２、シリサイドを有するゲート電極１５、グラフェン層チャネル１４を上層としシリコン原子層薄膜チャネル１６を下層とする複合原子層薄膜チャネル１９、ソース電極１７、ドレイン電極１８があり、全体として複合原子層薄膜をチャネルとする電界効果トランジスタ１９Ｃが構成される。各構成要素の役割は上述の通りである。複合原子層薄膜チャネル１９はグラフェン層の一部を犠牲層とする方法で、酸化シリコン層の上層の一部を還元することで形成される。シリコン原子層薄膜チャネル１６側が電荷供給層、グラフェン層チャネル１４がキャリア移動層として働くので、電界効果トランジスタ１９Ｃはグラフェン本来の高移動度を極限まで高めた超高速動作が可能という効果が生まれる。勿論、電力消費も極限まで低いという効果もある。なお、ソース電極１７とドレイン電極１８の間のグラフェン層チャネル１４上に、絶縁体層を介して第２のゲート電極を形成することで、ダブルゲート構造の電界効果トランジスタとする構成も可能である。ダブルゲート構成の場合、片方を通常のチャネル伝導制御、もう片方を閾値制御に使用できるという効果が生まれる。
（製法の説明）
次に、図３Ａ〜図３Ｇを参照して実施形態の製造方法を説明する。図３Ａ〜図３Ｅはグラフェン層２４及びグラフェン基板２４Ａの製造方法、図３Ａ〜図３Ｆは原子層薄膜２６及び原子層薄膜基板２６Ａの製造方法、図３Ａ〜図３Ｅ及び図３Ｇは複合原子層薄膜２９及び複合原子層薄膜基板２９Ｃの製造方法を示す。
図３Ａ〜図３Ｅはグラフェン層２４及びグラフェン基板２４Ａの製造方法を表す。まず、図３Ａに示すように適当な基板２１を用意する。基板材料は半導体または金属であり、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ケイ素（Ｓｉ）、スカンジウム（Ｓｃ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、ビスマス（Ｂｉ）、ヒ化ガリウム（ＧａＡｓ）、インジウムリン（ＩｎＰ）、インジウムアンチモン（ＩｎＳｂ）、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、炭化ケイ素（ＳｉＣ）からなる群から選ばれる少なくとも１つである。次に、図３Ｂに示すように、基板２１上に半導体または金属の酸化物を含む層（酸化物層２２）を形成する。酸化物層２２の形成方法としては、スパッタ、蒸着、塗布などの製膜法のほか、基板自体を熱酸化する方法を用いることができる。酸化物層の材料としては、酸化リチウム（Ｉ）／Ｌｉ２Ｏ、酸化ベリリウム（ＩＩ）／ＢｅＯ、酸化ホウ素（ＩＩ）／Ｂ２Ｏ３、酸化ナトリウム（Ｉ）／Ｎａ２Ｏ酸化マグネシウム（ＩＩ）／ＭｇＯ、酸化アルミニウム（ＩＩＩ）／Ａｌ２Ｏ３、酸化ケイ素（ＩＶ）／ＳｉＯ２、酸化リン（Ｖ）／Ｐ４Ｏ１０、酸化リン（ＩＶ）／ＰＯ２、酸化カリウム（Ｉ）／Ｋ２Ｏ、酸化カルシウム（ＩＩ）／ＣａＯ、酸化スカンジウム（ＩＩＩ）／Ｓｃ２Ｏ３、酸化チタン（ＩＶ）ＴｉＯ２、酸化チタン（ＩＩＩ，ＩＶ）Ｔｉ３Ｏ５、酸化チタン（ＩＩＩ）／Ｔｉ２Ｏ３、酸化チタン（ＩＩ）／ＴｉＯ、酸化バナジウム（Ｖ）／Ｖ２Ｏ５、酸化バナジウム（ＩＶ）／ＶＯ２、酸化バナジウム（ＩＩＩ）／Ｖ２Ｏ３、酸化バナジウム（ＩＩ）／ＶＯ、酸化クロム（ＩＩ）／ＣｒＯ、酸化クロム（ＩＩ，ＩＩＩ）Ｃｒ３Ｏ４、酸化クロム（ＩＩＩ）／Ｃｒ２Ｏ３、酸化マンガン（ＩＶ）／ＭｎＯ２、酸化マンガン（ＩＩＩ）／Ｍｎ２Ｏ３、酸化マンガン（ＩＩ，ＩＩＩ）Ｍｎ３Ｏ４、酸化マンガン（ＩＩ）／ＭｎＯ、酸化鉄（ＩＩＩ）／Ｆｅ２Ｏ３、酸化鉄（ＩＩ）／ＦｅＯ、酸化鉄（ＩＩ，ＩＩＩ）／Ｆｅ３Ｏ４、酸化コバルト（ＩＩ，ＩＩＩ）／Ｃｏ３Ｏ４、酸化コバルト（ＩＩ）／ＣｏＯ、酸化ニッケル（ＩＩ）／ＮｉＯ、酸化銅（ＩＩ）／ＣｕＯ、酸化銅（Ｉ）／Ｃｕ２Ｏ、酸化亜鉛（ＩＩ）／ＺｎＯ、酸化ガリウム（ＩＩＩ）／Ｇａ２Ｏ３、酸化ゲルマニウム（ＩＶ）／ＧｅＯ２、酸化ヒ素（ＩＩＩ）／Ａｓ２Ｏ３、酸化セレン（ＩＶ）／ＳｅＯ２、酸化ルビジウム（ＩＶ）／ＲｕＯ２、酸化ストロンチウム（ＩＩ）／ＳｒＯ、酸化イットリウム（ＩＩＩ）／Ｙ２Ｏ３、酸化ジルコニウム（ＩＶ）／ＺｒＯ２、酸化ニオブ（Ｖ）／Ｎｂ２Ｏ５、酸化ニオブ（ＩＶ）／ＮｂＯ２、酸化ニオブ（ＩＩ）／ＮｂＯ、酸化モリブデン（ＶＩ）／ＭｏＯ３、酸化モリブデン（ＩＶ）／ＭｏＯ２、酸化ルテニウム（ＶＩ）／ＲｕＯ３、酸化ルテニウム（ＶＩＩＩ）／ＲｕＯ４、酸化ルテニウム（ＩＶ）／ＲｕＯ２、酸化ロジウム（ＩＩＩ）／Ｒｈ２Ｏ３、酸化パラジウム（ＩＩ）／ＰｄＯ、酸化銀（Ｉ）／Ａｇ２Ｏ、酸化カドミウム（ＩＩ）／ＣｄＯ、酸化インジウム（ＩＩＩ）／Ｉｎ２Ｏ３、酸化スズ（ＩＶ）／ＳｎＯ２、酸化アンチモン（ＩＩＩ）／Ｓｂ２Ｏ３、酸化テルル（ＩＶ）／ＴｅＯ２、酸化バリウム（ＩＩ）／ＢａＯ、酸化セリウム（ＩＶ）／ＣｅＯ２、酸化セリウム（ＩＩＩ）／Ｃｅ２Ｏ３、酸化プラセオジウム（ＩＩＩ）／Ｐｒ２Ｏ３、酸化ネオジウム（ＩＩＩ）／Ｎｄ２Ｏ３、酸化サマリウム（ＩＩＩ）／Ｓｍ２Ｏ３、酸化ユーロピウム（ＩＩＩ）／Ｅｕ２Ｏ３、酸化ガドリニウム（ＩＩＩ）／Ｇｄ２Ｏ３、酸化テルビウム（ＩＩＩ）／Ｔｂ２Ｏ３、酸化ジスプロシウム（ＩＩＩ）／Ｄｙ２Ｏ３、酸化ハフニウム（ＩＶ）／ＨｆＯ２、酸化タンタル（Ｖ）／Ｔａ２Ｏ５、酸化タングステン（ＶＩ）／ＷＯ３、酸化タングステン（ＩＶ）／ＷＯ２、酸化レニウム（ＩＶ）／ＲｅＯ２、酸化オスミウム（ＩＶ）／ＯｓＯ２、酸化イリジウム（ＩＶ）／ＩｒＯ２、酸化水銀（Ｉ）／Ｈｇ２Ｏ、酸化鉛（ＩＶ）／ＰｂＯ２、酸化鉛（ＩＩ，ＩＩＩ）／Ｐｂ３Ｏ４、酸化鉛（ＩＩ）／ＰｂＯ、酸化ビスマス（ＩＩＩ）／Ｂｉ２Ｏ３、酸化トリウム（ＩＶ）／ＴｈＯ２、酸化ウラン（ＩＶ）／ＵＯ２の何れか１つ、もしくはそれらの組み合わせを選択することが出来る。次いで、図３Ｃで示されるように、グラフェン成長に必要な金属触媒を有する層（金属触媒層２３）を形成する。金属触媒層２３の形成はスパッタ、蒸着などの製膜法で行うことが可能である。金属触媒は金属元素を含めばよく、望ましくは、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、タングステン（Ｗ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）のいずれか１つを含むものが選ばれる。その後、図３Ｄで示されるように、炭素源を原料にして金属触媒層２３上でのＣＶＤ成長を行い、グラフェン層２４を形成する。ＣＶＤ成長温度は５００〜１２００℃の温度範囲で行われる。但し、金属触媒と酸化物の種類に応じて、触媒金属が酸化物層２２中に拡散しない温度範囲に設定する。また、使用可能な炭素源は、メタンガス、エタン、プロパン、ブタンなどの飽和炭化水素、エチレン、アセチレン、ベンゼンなどの不飽和炭化水素、メチルアルコール、エチルアルコールなどのアルコール類、一酸化炭素などである。グラフェン成長後、図３Ｅで示すように、金属触媒層２３を酸化物層２２中に拡散させ、酸化物層２２と基板２１の界面で基板２１を構成する材料と化合させるかまたは合金化して、化合物または合金化層２５を形成する。金属触媒層２３の拡散、化合・合金化は加熱により行う。この時の加熱温度、すなわち拡散温度及び化合・合金化温度は５００〜１５００℃の温度範囲で行われる。但し、グラフェン層２４が酸化物層２２と酸化還元反応を起こさない温度範囲に設定する。このようにして、グラフェン層２４及びグラフェン基板２４Ａが完成する。
図３Ａ〜図３Ｆは原子層薄膜２６及び原子層薄膜基板２６Ｂの製造方法を表す。図３Ａ〜図３Ｅの製造方法はグラフェン層２４及びグラフェン基板２４Ａの製造方法と共通である。図３Ｆに示すように、加熱によりグラフェン層２４全体を還元剤として酸化物層上層の一部を還元し、原子層薄膜２６を形成することで、原子層薄膜２６、酸化物層２２、化合物または合金化層２５、基板２１を有する原子層薄膜基板２６Ｂが得られる。この時、グラフェン層２４は犠牲層として働き、酸化され一酸化炭素または二酸化炭素として気相に完全に消失し、炭素還元されて酸化物層２２を構成する半導体元素または金属元素を有する原子層薄膜２６だけが残る。この時の加熱温度は酸化還元反応が起こる温度以上に設定する。具体的には５００〜３５００℃の温度範囲である。基板等が高温に耐えられない場合などは、酸化還元が必要な場所のみをレーザー加熱等で局所的・短時間加熱すればよい。
図３Ａ〜図３Ｅ及び図３Ｇは複合原子層薄膜２９及び複合原子層薄膜基板２９Ｃの製造方法を表す。図３Ａ〜図３Ｅの製造方法はグラフェン層２４及びグラフェン基板２４Ａの製造方法と共通である。図３Ｇに示すように、加熱によりグラフェン層２４の下層の一部を還元剤として酸化物層２２の上層の一部を還元し、グラフェン層２４が上層で原子層薄膜２６が下層である複合原子層薄膜２９を形成することで、複合原子層薄膜２９、酸化物層２２、化合物または合金化層２５、基板２１を有する複合原子層薄膜基板２９Ｃが得られる。この時、グラフェン層２４の下層は犠牲層として働き、酸化されて一酸化炭素または二酸化炭素として気相に消失するが、上層のグラフェン層２４は残る。また、炭素還元により酸化物層２２を構成する半導体元素または金属元素を有する原子層薄膜２６がグラフェン層２４と界面を共有して残る。この時の加熱温度は酸化還元反応が起こる温度以上に設定する。なお、加熱温度や加熱時間の制御を精密に行うにはレーザー加熱が適する。
【実施例１】
【０００６】
グラフェン層のＣＶＤ成長／金属触媒依存性
図３Ａ〜図３Ｅの製造方法に従い、グラフェン層２４及びグラフェン基板２４Ａの作製を行った。まず、基板２１としてのシリコン基板を熱酸化して酸化シリコン層（酸化物層２２）を形成後、金属触媒として、鉄、ニッケル、銅をそれぞれスパッタ製膜し、温度を１０００℃、メタンを炭素源としたグラフェンのＣＶＤ成長を行った。図４はグラフェンのＣＶＤ成長前後の典型的な加熱温度と時間を表す。ＣＶＤ成長の手順は以下の通りである。水素・アルゴン混合ガス気流下、金属触媒を製膜した基板を室温からＣＶＤ成長温度まで昇温し、その温度を約１０〜６０分保ち、金属触媒の熟成を行った。その後、３０秒から３０分間、水素・メタン混合ガスを流してグラフェン層２４を成長させた。最後に、水素・アルゴン混合ガス気流下、基板を室温まで降温させた。成長したグラフェンを原子間力顕微鏡、走査電子顕微鏡で表面観察した結果、鉄、ニッケル、銅、どの金属触媒でも、良好なグラフェン層２４が形成されたことが確認された。グラフェン層２４の層数は、触媒の種類、ＣＶＤ成長温度、ＣＶＤ成長時間に依存して制御することが可能であり、１層から３０層程度であった。
【実施例２】
【０００７】
グラフェン層のＣＶＤ成長／ＣＶＤ成長条件依存性
金属触媒がニッケルの場合について、ＣＶＤ成長条件がグラフェン成長に与える影響を調べた。調べた成長パラメーターは、ＣＶＤ成長後の降温速度［℃／分］、成長用のアルゴン・水素・メタン混合ガス中のメタン濃度［体積％］である。なお、金属触媒の熟成条件やグラフェン成長温度（１０００℃）など、その他のＣＶＤ成長条件は一定とした。また、成長したグラフェン表面は原子間力顕微鏡、走査電子顕微鏡などで評価した。表１はグラフェン成長に与える降温速度とメタン濃度の関係を示し、各条件で得られるグラフェンの特徴をまとめたものである。まず言えることは、メタン濃度が０．２５体積％以下では降温速度が如何ほどでもグラフェン成長は殆ど見られなかった一方、他方メタン濃度が１．００体積％以上では降温速度に依らず、多層グラフェン（２層より多い）が大部分を占めたということである。また、１層または２層グラフェンが成長するのは、メタン濃度が０．５０〜０．７５体積％、降温速度が２５℃／分の場合であった。概観すると、多層グラフェンはメタン濃度が高い場合に得られ易く、１層または２層グラフェンは降温速度が小さい場合に得られ易い。詳しく見ると、多層グラフェンを得るためにはメタン濃度を１．００体積％以上にするか、メタン濃度を０．５０〜０．７５体積％にして降温速度を５０℃／分以上にする必要があり、１層または２層グラフェンを得るためにはメタンガス濃度を０．５０〜０．７５体積％に設定し、降温速度を２５℃／分以下に保つ必要がある。
【表１】
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【実施例３】
【０００８】
グラフェン層及びグラフェン基板の作製
図５Ａに示すような櫛型電極構造３３上に図３Ａ〜図３Ｅの製造方法と同様に、グラフェン層を形成し、グラフェン基板を作製した。
図５Ａは酸化シリコン層３２／シリコン基板３１上にリソグラフィーで規定されることで、ニッケル触媒層３３が蒸着された櫛型電極構造を示す。実施例２で示される条件下、この櫛型のニッケル触媒層３３上でグラフェンのＣＶＤ成長を行った結果、メタン濃度や降温速度などのＣＶＤ条件により、櫛型電極構造（ニッケル触媒層３３）上に、１層または２層グラフェン、並びに多層グラフェンのグラフェン層３４が形成されていることが走査電子顕微鏡などの観察から明らかとなった。次いで、真空または不活性雰囲気下、グラフェン層３４／ニッケル触媒層３３／酸化シリコン層３２／シリコン基板３１を１２００℃で６時間加熱した結果が図５Ｂである。走査電子顕微鏡観察から、グラフェン層３４はニッケル触媒層３３上ではなく、酸化シリコン層３２上に存在することが分かった。さらに、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎｉｚａｔｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ、二次イオン質量分析）による解析を行った結果、酸化シリコン層３２とシリコン基板３１の界面にシリサイド層３５が存在することが確認された。これはニッケル触媒層が酸化シリコン層中を拡散し、界面のシリコンと反応したことを意味する。従って、作製された基板の積層構造は、グラフェン層３４／酸化シリコン層３２／シリサイド層３５／シリコン基板３１であり、図１Ａに示されるグラフェン層４及びグラフェン基板４Ａと同様の構造を有するグラフェン基板３４Ａが作製されたことが証明された。
【実施例４】
【０００９】
原子層薄膜及び原子層薄膜基板の作製
図５Ａに示すような櫛型電極構造上に図３Ａ〜図３Ｆの製造方法と同様に、原子層薄膜を形成し、原子層薄膜基板を作製した。
図６Ａはシリコン基板４１上に酸化シリコン層４２を熱酸化により形成した後、その上にリソグラフィーで規定してニッケル触媒層４３を蒸着して作製された櫛型電極構造を示す。実施例３と同様の方法で、グラフェン成長と界面シリサイド化を行った結果が図６Ｂである。これを実施例３と同様の分析方法で解析した結果、グラフェン層４４／酸化シリコン層４２／シリサイド層４５／シリコン基板４１の積層構造を持つグラフェン基板４４Ａであることが明らかとなった。次いで、真空または不活性雰囲気下、このグラフェン基板４４Ａを１７００℃で６時間加熱した結果が図６Ｃに示される。なお、この加熱温度は酸化シリコンが炭素還元される温度である１６６８℃を上回る。原子間力顕微鏡や走査電子顕微鏡による表面観察、ＥＤＸ（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  Ｆｌｕｏｒｅｓｃｅｎｃｅ  Ｓｐｅｃｔｒｏｍｅｔｒｙ、エネルギー分散型蛍光Ｘ線分析）による解析の結果、図６Ｃ表面の櫛型電極は極薄のシリコン原子層薄膜であることが確認された。また、シリコン原子層薄膜４６の厚さは、グラフェン層の厚さに依存して、最小でサブ１ｎｍ、最大で１０ｎｍ程度であった。従って、作製された基板の積層構造は、シリコン原子層薄膜４６／酸化シリコン層４２／シリサイド層４５／シリコン基板４１であり、原子層薄膜及び原子層薄膜基板が作製されたことが証明される。また、グラフェン基板の加熱方法をレーザー加熱に置き換え、加熱時間を厳密に制御すると、グラフェン層上部だけを残し、その直下にシリコン原子層薄膜が形成する出来ることも確認された。この場合に作製された基板の積層構造は、グラフェン層／シリコン原子層薄膜／酸化シリコン層／シリサイド層／シリコン基板であり、複合原子層薄膜及び複合原子層薄膜基板が作製されたことが証明された。
【実施例５】
【００１０】
グラフェン層をチャネルとする電界効果トランジスタの作製
本発明の方法により、グラフェン層をチャネルとする電界効果トランジスタの作製を行った。図７Ａに示されるように、まず、シリコン基板５１を用意し、図７Ｂに示されるように、シランガス＋酸素のＣＶＤにより、シリコン基板５１上に酸化シリコン層５２を形成した。図７Ｃに示すように、リソグラフェーで規定することで、グラフェン成長用のニッケル触媒層５３を酸化シリコン層５２上に区画した。図７Ｃの基板をＣＶＤ装置に導入し、アルゴン・水素・メタン混合ガス（メタン濃度：０．５体積％）、１０００℃、５分間、降温速度：０．５℃／分の条件で、ニッケル触媒層５３上で、図７Ｄに示すようにグラフェン層５４（１〜２層）のＣＶＤ成長を行った。なお、グラフェン層５４は最終的にチャネルとして働く。次に、図７Ｅで示すように、図７Ｄの基板を１２００度で６時間、真空加熱することで、ニッケル触媒層５３を酸化シリコン層５２中に拡散させ、シリコン基板上層のシリコンと反応させ、酸化シリコン層５２とシリコン基板５１の界面でニッケルシリサイド層５５として吸収させた。ニッケルシリサイド層５５は自己整合的に形成され、ゲート電極として機能する。グラフェン基板５４Ａに対し、最後に、図７Ｆで示すように、リソグラフィーで規定することで、それぞれのグラフェン層５４に金を蒸着し、ソース電極５７とドレイン電極５８を形成した。以上により、グラフェン層を含む電界効果トランジスタ６０が得られた。この電界効果トランジスタ６０のゲート電極、ソース電極、ドレイン電極に配線を施し、電気測定を行ったところ、良好なトランジスタ動作が確認された。
【実施例６】
【００１１】
シリコン原子層薄膜をチャネルとする電界効果トランジスタの作製
本発明の方法により、シリコン原子層薄膜をチャネルとする電界効果トランジスタの作製を行った。まず、図８Ａに示されるように、まず、シリコン基板６１を用意し、図８Ｂに示されるように、シランガス＋酸素のＣＶＤにより、シリコン基板６１上に酸化シリコン層６２を形成した。次に、図８Ｃに示すように、リソグラフェーで規定することで、グラフェン成長用のニッケル触媒層６３を酸化シリコン層６２上に区画した。次に、図８Ｃの基板をＣＶＤ装置に導入し、アルゴン・水素・メタン混合ガス（メタン濃度：０．５体積％）、１０００℃、５分間、降温速度：０．５℃／分の条件で、ニッケル触媒層６３上で、図８Ｄに示すようにグラフェン層６４（１〜２層）のＣＶＤ成長を行った。なお、グラフェン層６４は、後述の通り、酸化シリコン用の還元剤として働く犠牲層である。グラフェン層６４の成長後、図８Ｅで示すように、図８Ｄの基板を１２００度で６時間、真空加熱することで、ニッケル触媒層６３を酸化シリコン層６２中に拡散させ、シリコン基板上層のシリコンと反応させ、酸化シリコン層６２とシリコン基板６１の界面でニッケルシリサイド層６５として吸収させた。ニッケルシリサイド層６５は自己整合的に形成され、ゲート電極として機能する。続いて、グラフェン基板６４Ａに対して、図８Ｆに示すように、１７００℃で６時間、真空加熱することで、グラフェン層６４と酸化シリコン層６２上層との酸化還元反応により、シリコン原子層薄膜６６を形成した。なお、シリコン原子層薄膜６６はチャネルとして働く。最後に、シリコン原子層薄膜基板６６Ｂに対し、図８Ｇで示すように、リソグラフィーで規定することで、それぞれのシリコン原子層薄膜６６に金を蒸着し、ソース電極６７とドレイン電極６８を形成した。以上により、シリコン原子層薄膜を含む電界効果トランジスタ７０が得られた。得られた電界効果トランジスタ７０に公知の方法で、ゲート電極、ソース電極、ドレイン電極に配線を施し、電気測定を行ったところ、良好なトランジスタ動作が確認された。また、図８Ａ〜図８Ｇの製造方法において、図８Ｄのグラフェン成長の際にＣＶＤ成長条件を多層グラフェンが製造させるように変更し、図８Ｆの酸化還元の際に加熱方法をレーザー加熱に変更して酸化還元時間を短縮すると、グラフェン層とシリコン原子層薄膜を有する複合原子層薄膜が形成され、結果、複合原子層薄膜を含む電界効果トランジスタも製造でき、良好なトランジスタ性能を持つことが確認された。
以上説明したように、本発明によれば、以下の効果が得られる。
（第１の効果）
グラフェンに構造的な破れや皺がなく、キャリア輸送を妨げる不純物の付着がない高品質で大面積のグラフェン基板及びその製造方法を提供することができる。
（第２の効果）
上記グラフェン基板から作製され、グラフェンが本来持つ優れた電子物性を十分に発揮させることで、高速化、低消費電力化、高集積化が可能であり、信頼性や生産性が向上した半導体装置及びその製造方法を提供することができる。
（第３の効果）
汎用性があり、製造コストが安く、広範な種類の半導体元素や金属元素で構成され、高品質で極薄・大面積の原子層薄膜基板及びその製造方法を提供することができる。
（第４の効果）
上記原子層薄膜から作製され、高速化、低消費電力化、高集積化が可能であり、信頼性や生産性が向上した半導体装置及びその製造方法を提供することができる。
【産業上の利用可能性】
【００１２】
本発明の活用例として、低消費電力で超高速動作が特徴である電界効果トランジスタ、論理回路、記憶素子回路、ＡＤコンバーターなどのエレクトロニクス分野の半導体装置、テラヘルツ電磁波帯における増幅器、発信器、光源、レーザー、超高速・広帯域情報通信機器などのオプトエレクトロニクス分野の半導体装置が挙げられる。
また、本出願は、２００９年８月２０日に出願された、日本国特許出願第２００９−１９０９４８号からの優先権を基礎として、その利益を主張するものであり、その開示はここに全体として参考文献として取り込む。
【図１Ａ】
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【図１Ｂ】
2011021715.tif 000005
【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【国際調査報告】
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