(57)【要約】  半導体基板（１０１）の表面部に第１導電型のチャンネル領域（１０５）が設けられている。チャンネル領域（１０５）の表面部に第２導電型のゲート領域（１０７）が設けられている。チャンネル領域（１０５）の下側に第２導電型の第１半導体領域（１０４）が設けられている。チャンネル領域（１０５）の表面部におけるゲート領域（１０７）のチャンネル長方向の両側に第１導電型のソース／ドレイン領域（１０８）が設けられている。半導体基板（１０１）におけるチャンネル領域（１０５）のチャンネル幅方向の両側に、高い不純物濃度を有する第２導電型の第２半導体領域（１０６）が設けられている。
2011155105.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面部に設けられた第１導電型のチャンネル領域と、
前記半導体基板における前記チャンネル領域の下側に設けられた第２導電型の第１半導体領域と、
前記チャンネル領域の表面部に設けられた第２導電型のゲート領域と、
前記チャンネル領域の表面部における前記ゲート領域のチャンネル長方向の両側に設けられた第１導電型のソース／ドレイン領域とを備え、
前記半導体基板における前記チャンネル領域のチャンネル幅方向の両側に、前記第１半導体領域よりも高い不純物濃度を有する第２導電型の第２半導体領域がさらに設けられていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２半導体領域は前記チャンネル領域よりも深く形成されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２半導体領域は前記第１半導体領域よりも浅く形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記ゲート領域と前記ソース／ドレイン領域とは離間していることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第２半導体領域と前記ソース／ドレイン領域とは離間していることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記ゲート領域の前記チャンネル幅方向の寸法と比べて、前記ソース／ドレイン領域の前記チャンネル幅方向の寸法は大きいことを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記第１半導体領域の不純物濃度と比べて、前記ゲート領域の不純物濃度は高いことを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記ゲート領域の不純物濃度のピーク値と、前記第２半導体領域の不純物濃度のピーク値とは実質的に同じであることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記半導体基板上に設けられたバイポーラトランジスタをさらに備えていることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置を製造する方法であって、
前記チャンネル領域と、前記バイポーラトランジスタのベース領域とを同一工程で形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置を製造する方法であって、
前記第２半導体領域と、前記バイポーラトランジスタのコレクタ領域とを同一工程で形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９に記載の半導体装置を製造する方法であって、
前記ゲート領域と、前記バイポーラトランジスタのエミッタ領域とを同一工程で形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項９に記載の半導体装置を製造する方法であって、
前記ソース／ドレイン領域と、前記バイポーラトランジスタのベースコンタクト領域とを同一工程で形成することを特徴とする半導体装置の製造方法。
【請求項１４】
半導体基板の表面部に設けられた第１導電型のチャンネル領域と、
前記チャンネル領域の表面部に設けられた第２導電型のゲート領域と、
前記チャンネル領域の表面部における前記ゲート領域のチャンネル長方向の両側に設けられた第１導電型のソース／ドレイン領域とを備え、
前記半導体基板における前記チャンネル領域のチャンネル幅方向の両側に、前記チャンネル領域よりも高い不純物濃度を有する第２導電型の半導体領域が設けられていると共に、前記半導体基板における前記チャンネル領域の下側に、前記チャンネル領域よりも高い不純物濃度を有する第２導電型の埋め込み領域が設けられていることを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記半導体領域は前記チャンネル領域よりも深く形成されていることを特徴とする半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記半導体領域は前記埋め込み領域よりも浅く形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１４〜１６のいずれか１項に記載の半導体装置において、
前記ゲート領域と前記ソース／ドレイン領域とは離間していることを特徴とする半導体装置。
【請求項１８】
請求項１４〜１７のいずれか１項に記載の半導体装置において、
前記半導体領域と前記ソース／ドレイン領域とは離間していることを特徴とする半導体装置。
【請求項１９】
請求項１４〜１８のいずれか１項に記載の半導体装置において、
前記ゲート領域の前記チャンネル幅方向の寸法と比べて、前記ソース／ドレイン領域の前記チャンネル幅方向の寸法は大きいことを特徴とする半導体装置。
【請求項２０】
請求項１４〜１９のいずれか１項に記載の半導体装置において、
前記チャンネル領域の不純物濃度と比べて、前記ゲート領域の不純物濃度は高いことを特徴とする半導体装置。
【請求項２１】
請求項２０に記載の半導体装置において、
前記ゲート領域の不純物濃度のピーク値と、前記半導体領域の不純物濃度のピーク値とは実質的に同じであることを特徴とする半導体装置。
【請求項２２】
請求項１４〜２１のいずれか１項に記載の半導体装置において、
前記半導体基板上に設けられたバイポーラトランジスタをさらに備えていることを特徴とする半導体装置。
【請求項２３】
請求項２２に記載の半導体装置を製造する方法であって、
前記埋め込み領域と、前記バイポーラトランジスタの埋め込み領域とを同一工程で形成することを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２２に記載の半導体装置を製造する方法であって、
前記チャンネル領域と、前記バイポーラトランジスタのベース領域とを同一工程で形成することを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４に記載の半導体装置の製造方法において、
前記チャンネル領域と前記ベース領域とは、前記半導体基板上にエピタキシャル成長させた半導体層中に形成されることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２２に記載の半導体装置を製造する方法であって、
前記半導体領域と、前記バイポーラトランジスタのコレクタ領域とを同一工程で形成することを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２２に記載の半導体装置を製造する方法であって、
前記ゲート領域と、前記バイポーラトランジスタのエミッタ領域とを同一工程で形成することを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２２に記載の半導体装置を製造する方法であって、
前記ソース／ドレイン領域と、前記バイポーラトランジスタのベースコンタクト領域とを同一工程で形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型電界効果トランジスタを有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
接合型電界効果トランジスタ（Junction Filed Effect Transistor：以下、ＪＦＥＴと記載する）は、良好なノイズ特性を持つデバイスであり、低ノイズ回路を構成する際に多用されている。【０００３】
このＪＦＥＴを安定動作させるためには、ピンチオフ電圧のばらつきを抑えることが重要であり、その実現のために、これまでに様々な提案がなされている。例えば特許文献１には、チャンネル領域の上下に高濃度のゲート領域を設ける構成が開示されている。【０００４】
図１８は、特許文献１に開示されている従来の半導体装置の断面図である。図１８に示すように、Ｐ型の半導体基板１上にＮ型の埋め込み層２を介してエピタキシャル層３が形成されている。また、半導体基板１上には、埋め込み層２及びエピタキシャル層３を取り囲むように絶縁領域４が形成されていると共に、エピタキシャル層３の表面上には絶縁膜６が形成されている。エピタキシャル層３内には、Ｐ型のチャンネル領域８が埋め込まれていると共に、Ｐ型のチャンネル領域８を上下から挟むようにＮ型の上層ゲート領域９及び下層ゲート領域９ａが形成されている。【０００５】
図１８に示す構成により、空乏層の広がりを制御できるので、低チャンネル抵抗で低ピンチオフ電圧のＪＦＥＴを実現することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平６−８４９４８号公報（特に、第１実施例、図３、図４）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、前述の従来の半導体装置においては、電源電圧の低電圧化に伴って、高精度のピンチオフ電圧制御が困難になるという問題がある。【０００８】
前記に鑑み、本発明は、低電源電圧においても高精度のピンチオフ電圧制御を可能とするＪＦＥＴを実現することを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本願発明者らが、前述の従来の半導体装置において、電源電圧の低電圧化に伴って、高精度のピンチオフ電圧制御が困難になる原因を調べたところ、以下のような知見を得た。【００１０】
特許文献１に開示された従来の半導体装置においては、チャンネル領域の上下に２つのゲート領域を形成していると共に、当該２つのゲート領域によってチャンネル領域の側面も覆われている。このため、チャンネル領域の幅やチャンネル領域側部の不純物濃度分布は、チャンネル領域及び２つのゲート領域のそれぞれを形成するための３重のイオン注入における変動（ばらつき）の影響を受けてしまう。また、特許文献１に開示された従来の半導体装置においては、チャンネル領域を形成するために、チャンネル領域側面近傍のゲート領域の不純物濃度をチャンネル領域の不純物濃度よりも低くする必要があるので、水平方向の空乏層の広がりを制御することが困難になってしまう。【００１１】
以上に述べたような原因によって、特許文献１に開示された従来の半導体装置においては、電源電圧の低電圧化に伴って、高精度のピンチオフ電圧制御が困難になってしまう。【００１２】
本発明は、以上の知見に基づきなされたものであって、本発明に係る第１の半導体装置は、半導体基板の表面部に設けられた第１導電型のチャンネル領域と、前記半導体基板における前記チャンネル領域の下側に設けられた第２導電型の第１半導体領域と、前記チャンネル領域の表面部に設けられた第２導電型のゲート領域と、前記チャンネル領域の表面部における前記ゲート領域のチャンネル長方向の両側に設けられた第１導電型のソース／ドレイン領域とを備え、前記半導体基板における前記チャンネル領域のチャンネル幅方向の両側に、前記第１半導体領域よりも高い不純物濃度を有する第２導電型の第２半導体領域がさらに設けられている。【００１３】
本発明に係る第１の半導体装置によると、第１導電型のチャンネル領域の下側に設けられた第２導電型の第１半導体領域よりも高い不純物濃度を有する第２導電型の第２半導体領域を、チャンネル領域のチャンネル幅方向の両側に別途設けている。すなわち、チャンネル領域の両側面は、高い不純物濃度を有する反対導電型の第２半導体領域によって区切られている。このため、チャンネル領域の幅やチャンネル領域側部の不純物濃度分布が、チャンネル領域を上下から挟む第１半導体領域及びゲート領域を形成するためのイオン注入における変動（ばらつき）の影響を受ける事態を回避することができる。また、チャンネル領域下の第１半導体領域の不純物濃度を低く設定することができるため、チャンネル領域自体の不純物濃度を高くする必要がない。その結果、チャンネル領域側面近傍の第２半導体領域の不純物濃度の低下を防止できるので、水平方向の空乏層の広がりを高精度で制御することが可能となる。【００１４】
従って、低電源電圧においてもチャンネル領域内において空乏層が上下左右から確実に広がるので、高精度のピンチオフ電圧制御を可能とするＪＦＥＴを実現することができる。また、チャンネル領域自体の不純物濃度を低く設定することができるため、低いゲート電圧でチャンネル領域を空乏化することができるので、ピンチオフ電圧を小さくすることができる。【００１５】
本発明に係る第１の半導体装置において、前記第２半導体領域が前記チャンネル領域よりも深く形成されていると、前述の効果を確実に得ることができる。この場合、前記第２半導体領域が前記第１半導体領域よりも浅く形成されていると、ＪＦＥＴの耐圧を向上させることができる。【００１６】
本発明に係る第１の半導体装置において、前記ゲート領域と前記ソース／ドレイン領域とは離間していてもよい。このようにすると、ゲート領域とソース／ドレイン領域との離間距離を適切に設定することにより、オン抵抗の増大を抑制しつつ耐圧を向上させることができる。この場合、ゲート領域とソース／ドレイン領域との間にチャンネル領域の一部が介在していてもよい。【００１７】
本発明に係る第１の半導体装置において、前記第２半導体領域と前記ソース／ドレイン領域とが離間していると、ＪＦＥＴの耐圧を向上させることができる。【００１８】
本発明に係る第１の半導体装置において、前記ゲート領域の前記チャンネル幅方向の寸法と比べて、前記ソース／ドレイン領域の前記チャンネル幅方向の寸法が大きいと、ＪＦＥＴの耐圧を向上させることができる。【００１９】
本発明に係る第１の半導体装置において、前記第１半導体領域の不純物濃度と比べて、前記ゲート領域の不純物濃度が高くてもよい。この場合、前記ゲート領域の不純物濃度のピーク値と、前記第２半導体領域の不純物濃度のピーク値とが実質的に同じであると、空乏層の広がりを確実に制御することができる。【００２０】
本発明に係る第１の半導体装置において、前記半導体基板上に設けられたバイポーラトランジスタをさらに備えていてもよい。この場合、前記チャンネル領域と、前記バイポーラトランジスタのベース領域とを同一工程で形成すると、工程の増加無く、本発明のＪＦＥＴとバイポーラトランジスタとが設けられた半導体装置を得ることができる。また、前記第２半導体領域と、前記バイポーラトランジスタのコレクタ領域とを同一工程で形成すると、工程の増加無く、本発明のＪＦＥＴとバイポーラトランジスタとが設けられた半導体装置を得ることができる。また、前記ゲート領域と、前記バイポーラトランジスタのエミッタ領域とを同一工程で形成すると、工程の増加無く、本発明のＪＦＥＴとバイポーラトランジスタとが設けられた半導体装置を得ることができる。また、前記ソース／ドレイン領域と、前記バイポーラトランジスタのベースコンタクト領域とを同一工程で形成すると、工程の増加無く、本発明のＪＦＥＴとバイポーラトランジスタとが設けられた半導体装置を得ることができる。【００２１】
また、本発明に係る第２の半導体装置は、半導体基板の表面部に設けられた第１導電型のチャンネル領域と、前記チャンネル領域の表面部に設けられた第２導電型のゲート領域と、前記チャンネル領域の表面部における前記ゲート領域のチャンネル長方向の両側に設けられた第１導電型のソース／ドレイン領域とを備え、前記半導体基板における前記チャンネル領域のチャンネル幅方向の両側に、前記チャンネル領域よりも高い不純物濃度を有する第２導電型の半導体領域が設けられていると共に、前記半導体基板における前記チャンネル領域の下側に、前記チャンネル領域よりも高い不純物濃度を有する第２導電型の埋め込み領域が設けられている。【００２２】
本発明に係る第２の半導体装置によると、第１導電型のチャンネル領域よりも高い不純物濃度を有する第２導電型の半導体領域を、チャンネル領域のチャンネル幅方向の両側に別途設けていると共に、第１導電型のチャンネル領域よりも高い不純物濃度を有する第２導電型の埋め込み領域を、チャンネル領域の下側に別途設けている。すなわち、チャンネル領域の上面は、高い不純物濃度を有する反対導電型のゲート領域によって区切られ、また、チャンネル領域の両側面は、高い不純物濃度を有する反対導電型の半導体領域によって区切られ、さらに、チャンネル領域の底面は、高い不純物濃度を有する反対導電型の埋め込み領域によって区切られている。このため、チャンネル領域の幅やチャンネル領域側部の不純物濃度分布が、チャンネル領域を上下から挟む埋め込み領域及びゲート領域を形成するためのイオン注入における変動（ばらつき）の影響を受ける事態を回避することができる。また、チャンネル領域の上下左右を、チャンネル領域よりも不純物濃度の高い反対導電型の領域によって囲むことができるため、低電源電圧においてもチャンネル領域の上下左右から空乏層が確実に広がる構造となるので、高精度のピンチオフ電圧制御が可能となる。さらに、チャンネル領域の上下左右を不純物濃度の高い反対導電型の領域によって囲むことにより、低いゲート電圧でチャンネル領域を空乏化することができるので、ピンチオフ電圧を小さくすることができる。【００２３】
特に、チャンネル深さが浅く且つチャンネル幅が広いＪＦＥＴ構造の場合、チャンネル領域底面での空乏層の広がりがピンチオフ電圧のばらつきに大きな影響を及ぼすため、本発明に係る第２の半導体装置のように、チャンネル領域の両側面に加えてチャンネル領域の底面にも反対導電型の高濃度不純物領域を配置する構造を用いることにより、前述の効果が顕著に発揮される。【００２４】
本発明に係る第２の半導体装置において、前記半導体領域は前記チャンネル領域よりも深く形成されていると、前述の効果を確実に得ることができる。この場合、前記半導体領域は前記埋め込み領域よりも浅く形成されていてもよいし、又は、前記半導体領域は前記埋め込み領域よりも深く形成されていてもよい。【００２５】
本発明に係る第２の半導体装置において、前記ゲート領域と前記ソース／ドレイン領域とは離間していてもよい。このようにすると、ゲート領域とソース／ドレイン領域との離間距離を適切に設定することにより、オン抵抗の増大を抑制しつつ耐圧を向上させることができる。この場合、ゲート領域とソース／ドレイン領域との間にチャンネル領域の一部が介在していてもよい。【００２６】
本発明に係る第２の半導体装置において、前記半導体領域と前記ソース／ドレイン領域とが離間していると、ＪＦＥＴの耐圧を向上させることができる。【００２７】
本発明に係る第２の半導体装置において、前記ゲート領域の前記チャンネル幅方向の寸法と比べて、前記ソース／ドレイン領域の前記チャンネル幅方向の寸法が大きいと、ＪＦＥＴの耐圧を向上させることができる。【００２８】
本発明に係る第２の半導体装置において、前記チャンネル領域の不純物濃度と比べて、前記ゲート領域の不純物濃度が高いと、前述の効果を確実に得ることができる。この場合、前記ゲート領域の不純物濃度のピーク値と、前記半導体領域の不純物濃度のピーク値とが実質的に同じであると、空乏層の広がりを確実に制御することができる。【００２９】
本発明に係る第２の半導体装置において、前記半導体基板上に設けられたバイポーラトランジスタをさらに備えていてもよい。この場合、前記埋め込み領域と、前記バイポーラトランジスタの埋め込み領域とを同一工程で形成すると、工程の増加無く、本発明のＪＦＥＴとバイポーラトランジスタとが設けられた半導体装置を得ることができる。また、前記チャンネル領域と、前記バイポーラトランジスタのベース領域とを同一工程で形成すると、工程の増加無く、本発明のＪＦＥＴとバイポーラトランジスタとが設けられた半導体装置を得ることができる。ここで、前記チャンネル領域と前記ベース領域とは、前記半導体基板上にエピタキシャル成長させた半導体層中に形成されてもよい。また、前記半導体領域と、前記バイポーラトランジスタのコレクタ領域とを同一工程で形成すると、工程の増加無く、本発明のＪＦＥＴとバイポーラトランジスタとが設けられた半導体装置を得ることができる。また、前記ゲート領域と、前記バイポーラトランジスタのエミッタ領域とを同一工程で形成すると、工程の増加無く、本発明のＪＦＥＴとバイポーラトランジスタとが設けられた半導体装置を得ることができる。また、前記ソース／ドレイン領域と、前記バイポーラトランジスタのベースコンタクト領域とを同一工程で形成すると、工程の増加無く、本発明のＪＦＥＴとバイポーラトランジスタとが設けられた半導体装置を得ることができる。
【発明の効果】
【００３０】
本発明によると、チャンネル領域内において空乏層が上下左右から確実に広がるので、高精度のピンチオフ電圧制御を可能とするＪＦＥＴを実現することができる。また、低いゲート電圧でチャンネル領域を空乏化することができるので、ピンチオフ電圧を小さくすることができる。
【図面の簡単な説明】
【００３１】
【図１】図１は、第１の実施形態に係る半導体装置の平面図である。
【図２】図２（ａ）は、図１のＡ−Ａ線の断面図であり、図２（ｂ）は、図１のＢ−Ｂ線の断面図である。
【図３】図３は、第１の実施形態に係る半導体装置における各不純物領域の深さ方向の不純物濃度分布を示す図である。
【図４】図４は、第１の実施形態の変形例に係る半導体装置の平面図である。
【図５】図５は、第１の実施形態の変形例に係る半導体装置の断面図である。
【図６】図６は、第１の実施形態の変形例に係る半導体装置の断面図である。
【図７】図７（ａ）〜（ｆ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】図８（ａ）〜（ｆ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９は、第２の実施形態に係る半導体装置の平面図である。
【図１０】図１０（ａ）は、図９のＡ−Ａ線の断面図であり、図１０（ｂ）は、図９のＢ−Ｂ線の断面図である。
【図１１】図１１は、第２の実施形態に係る半導体装置における各不純物領域の深さ方向の不純物濃度分布を示す図である。
【図１２】図１２は、第２の実施形態の変形例に係る半導体装置の平面図である。
【図１３】図１３は、第２の実施形態の変形例に係る半導体装置の断面図である。
【図１４】図１４は、第２の実施形態の変形例に係る半導体装置の断面図である。
【図１５】図１５（ａ）〜（ｆ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１６】図１６（ａ）〜（ｆ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１７】図１７（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１８】図１８は、従来の半導体装置の断面図である。
【発明を実施するための形態】
【００３２】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。尚、各図面において同じ構成要素には同じ符号を付している。
【００３３】
図１は、本実施形態に係る半導体装置、具体的には、ＪＦＥＴを有する半導体装置の平面図であり、図２（ａ）は、図１のＡ−Ａ線の断面図であり、図２（ｂ）は、図１のＢ−Ｂ線の断面図である。
【００３４】
図１及び図２（ａ）、（ｂ）に示すように、本実施形態に係る半導体装置においては、ｐ型半導体基板１０１の表面部にｐ型チャンネル領域１０５が形成されている。ｐ型半導体基板１０１におけるｐ型チャンネル領域１０５の下側には第１のｎ型半導体領域１０４が形成されている。ｐ型チャンネル領域１０５の表面部にはｎ型ゲート領域１０７が形成されている。ｐ型チャンネル領域１０５の表面部におけるｎ型ゲート領域１０７のチャンネル長方向の両側にはｐ型ソース／ドレイン領域１０８が形成されている。
【００３５】
さらに、本実施形態の特徴として、ｐ型半導体基板１０１におけるｐ型チャンネル領域１０５のチャンネル幅方向の両側には、第１のｎ型半導体領域１０４よりも高い不純物濃度を有する第２のｎ型半導体領域１０６が形成されている。
【００３６】
尚、ｐ型半導体基板１０１の表面部には、ｐ型チャンネル領域１０５、第２のｎ型半導体領域１０６（底部を除く）、ｎ型ゲート領域１０７及びｐ型ソース／ドレイン領域１０８を囲むように、絶縁膜１０２が埋め込まれている。また、ｐ型半導体基板１０１における絶縁膜１０２の下側には、第１のｎ型半導体領域１０４、及び第２のｎ型半導体領域１０６の底部を囲むように、例えば低濃度ｐ型半導体領域からなる分離領域１０３が設けられている。
【００３７】
本実施形態において、ｐ型半導体基板１０１は、例えば、Ｐ型シリコン基板であって、不純物濃度は４×１０15ｃｍ-3程度である。第１のｎ型半導体領域１０４は、例えば、ｐ型半導体基板１０１の表面部にｎ型不純物をイオン注入すると共に当該不純物を拡散させることにより設けられたｎ型層であって、不純物濃度は１×１０16ｃｍ-3程度である。ここで、第１のｎ型半導体領域１０４は、ｐ型半導体基板１０１の内部に達する分離領域１０３によって島状に区画されている。ｐ型チャンネル領域１０５は、第１のｎ型半導体領域１０４の表面部にｐ型不純物を注入することにより設けられたｐ型層であって、不純物濃度は１×１０18ｃｍ-3程度である。第２のｎ型半導体領域１０６は、例えば、ｐ型半導体基板１０１におけるｐ型チャンネル領域１０５のチャンネル幅方向の両側にｎ型不純物を注入することにより設けられたｎ型層であって、不純物濃度は１×１０19ｃｍ-3程度であり、ｐ型チャンネル領域１０５よりも深く形成されている。ｎ型ゲート領域１０７は、例えば、ｐ型チャンネル領域１０５の表面部にｎ型不純物を注入することにより設けられたｎ型層であって、不純物濃度は１×１０19ｃｍ-3程度である。ｐ型ソース／ドレイン領域１０８は、例えば、ｐ型チャンネル領域１０５の表面部におけるｎ型ゲート領域１０７のチャンネル長方向の両側にｐ型不純物を注入することにより設けられたｐ型層であって、不純物濃度は１×１０19ｃｍ-3程度である。
【００３８】
図３は、本実施形態に係る半導体装置における第１のｎ型半導体領域１０４、第２のｎ型半導体領域１０６、ｐ型チャンネル領域１０５、及びｎ型ゲート領域１０７の深さ方向の不純物濃度分布を示している。図３に示すように、本実施形態において、第２のｎ型半導体領域１０６の不純物濃度は、第１のｎ型半導体領域１０４の不純物濃度よりも高い。
【００３９】
以上に説明した本実施形態によると、ｐ型チャンネル領域１０５の下側に設けられた第１のｎ型半導体領域１０４よりも高い不純物濃度を有する第２のｎ型半導体領域１０６を、ｐ型チャンネル領域１０５のチャンネル幅方向の両側に設けている。すなわち、ｐ型チャンネル領域１０５の両側面は、高い不純物濃度を有する反対導電型の第２のｎ型半導体領域１０６によって区切られている。このため、ｐ型チャンネル領域１０５の幅やｐ型チャンネル領域１０５側部の不純物濃度分布が、ｐ型チャンネル領域１０５を上下から挟む第１のｎ型半導体領域１０４及びｎ型ゲート領域１０７を形成するためのイオン注入における変動（ばらつき）の影響を受ける事態を回避することができる。また、ｐ型チャンネル領域１０５下の第１のｎ型半導体領域１０４の不純物濃度を低く設定することができるため、ｐ型チャンネル領域１０５自体の不純物濃度を高くする必要がない。その結果、ｐ型チャンネル領域１０５側面近傍の第２のｎ型半導体領域１０６の不純物濃度の低下を防止できるので、水平方向の空乏層の広がりを高精度で制御することが可能となる。
【００４０】
従って、本実施形態によると、低電源電圧においてもｐ型チャンネル領域１０５内において空乏層が上下左右から確実に広がるので、高精度のピンチオフ電圧制御を可能とするＪＦＥＴを実現することができる。また、ｐ型チャンネル領域１０５自体の不純物濃度を低く設定することができるため、低いゲート電圧でｐ型チャンネル領域１０５を空乏化することができるので、ピンチオフ電圧を小さくすることができる。
【００４１】
尚、本実施形態において、第２のｎ型半導体領域１０６とｐ型ソース／ドレイン領域１０８とは離間していてもよい。このようにすると、ＪＦＥＴの耐圧を向上させることができる。また、ｎ型ゲート領域１０７のチャンネル幅方向の寸法と比べて、ｐ型ソース／ドレイン領域１０８のチャンネル幅方向の寸法が大きくてもよい。このようにすると、ＪＦＥＴの耐圧を向上させることができる。但し、耐圧上の問題がなければ、例えば図４（図１に示す平面構成の変形例）に示すように、第２のｎ型半導体領域１０６とｐ型ソース／ドレイン領域１０８とが接していてもよいし、ｎ型ゲート領域１０７のチャンネル幅方向の寸法と、ｐ型ソース／ドレイン領域１０８のチャンネル幅方向の寸法とが同程度であってもよい。
【００４２】
また、本実施形態において、ｎ型ゲート領域１０７とｐ型ソース／ドレイン領域１０８とは離間していてもよい。このようにすると、ｎ型ゲート領域１０７とｐ型ソース／ドレイン領域１０８との離間距離を適切に設定することにより、オン抵抗の増大を抑制しつつ耐圧を向上させることができる。この場合、ｎ型ゲート領域１０７とｐ型ソース／ドレイン領域１０８との間には本実施形態のようにｐ型チャンネル領域１０５の一部が介在していてもよい。
【００４３】
また、本実施形態において、第２のｎ型半導体領域１０６はｐ型チャンネル領域１０５よりも深く形成されていてもよい。このようにすると、前述の効果を確実に得ることができる。この場合、第２のｎ型半導体領域１０６が第１のｎ型半導体領域１０４よりも浅く形成されていると、ＪＦＥＴの耐圧を向上させることができる。但し、耐圧上の問題がなければ、例えば図５（図２（ａ）に示す断面構成の変形例）に示すように、第２のｎ型半導体領域１０６が第１のｎ型半導体領域１０４よりも深く形成されていてもよい。
【００４４】
また、本実施形態においては、図２（ｂ）に示すように、ｐ型ソース／ドレイン領域１０８と第１のｎ型半導体領域１０４との間にｐ型チャンネル領域１０５を介在させたが、これに代えて、図６（図２（ｂ）に示す断面構成の変形例）に示すように、ｐ型ソース／ドレイン領域１０８の一部が第１のｎ型半導体領域１０４と接していてもよい。
【００４５】
また、本実施形態においては、ｐ型チャンネル領域１０５の深さと同程度の深さまで絶縁膜１０２をｐ型半導体基板１０１の表面部に埋め込んだが、これに代えて、絶縁膜１０２をｐ型チャンネル領域１０５よりも深く又は浅く埋め込んでもよい。
【００４６】
また、本実施形態において、ｐ型半導体基板１０１における絶縁膜１０２の下側に、低濃度ｐ型半導体領域からなる分離領域１０３を設けたが、これに代えて、例えば、シリコン酸化膜に覆われたノンドープのポリシリコン領域からなる分離領域を設けてもよい。
【００４７】
また、本実施形態において、例えば図３に示すように、第１のｎ型半導体領域１０４の不純物濃度と比べて、ｎ型ゲート領域１０７の不純物濃度が高くてもよい。また、この場合、例えば図３に示すように、ｎ型ゲート領域１０７の不純物濃度のピーク値と、第２のｎ型半導体領域１０６の不純物濃度のピーク値とが実質的に同じであってもよい。このようにすると、空乏層の広がりを確実に制御することができる。
【００４８】
また、本実施形態において、ｐ型半導体基板１０１を用いたが、これに代えて、ｐ型半導体領域が表面上に形成された真性の半導体基板又は絶縁性基板を用いても良い。
【００４９】
また、本実施形態においては、チャンネル領域及びソース／ドレイン領域の導電型をｐ型とし、ゲート領域やチャンネル領域下側及び側方の半導体領域の導電型をｎ型としたが、これに代えて、チャンネル領域及びソース／ドレイン領域の導電型をｎ型とし、ゲート領域やチャンネル領域下側及び側方の半導体領域の導電型をｐ型としても、本実施形態と同様の効果が得られる。
【００５０】
また、本実施形態において、イオン注入する際の表面保護膜の有無、マスク材料の膜種及び膜厚、並びに層間絶縁膜の膜種及び膜厚等の詳細条件が特に限定されないことは言うまでもない。
【００５１】
以下、本実施形態に係る半導体装置の製造方法について、前述の本実施形態のＪＦＥＴと共にＮＰＮバイポーラトランジスタを同一基板上に設ける場合を例として、図面を参照しながら説明する。
【００５２】
本実施形態に係る半導体装置の製造方法は、図１及び図２（ａ）、（ｂ）に示す本実施形態のＪＦＥＴにおけるｐ型チャンネル領域１０５のチャンネル幅方向の両側に位置する第２のｎ型半導体領域１０６を、ＮＰＮバイポーラトランジスタのコレクタ領域と同時にｎ型不純物注入によって形成することを特徴としており、これによって、本実施形態のＪＦＥＴをＮＰＮバイポーラトランジスタと共に新たな追加工程無しに同時形成できるという効果を奏する。
【００５３】
図７（ａ）〜（ｆ）及び図８（ａ）〜（ｆ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図７（ａ）、（ｃ）、（ｅ）及び図８（ａ）、（ｃ）、（ｅ）は、ＪＦＥＴのチャンネル幅方向の断面構成をＮＰＮバイポーラトランジスタの断面構成と共に示しており、図７（ｂ）、（ｄ）、（ｆ）及び図８（ｂ）、（ｄ）、（ｆ）は、ＪＦＥＴのチャンネル長方向の断面構成を示している。尚、図７（ａ）〜（ｆ）及び図８（ａ）〜（ｆ）において、図１及び図２（ａ）、（ｂ）に示す本実施形態の半導体装置と同じ構成要素には同じ符号を付している。
【００５４】
本実施形態においては、まず、第１工程として、図７（ａ）及び（ｂ）に示すように、例えばトレンチエッチング等の加工技術を用いて、ｐ型半導体基板１０１の所定領域の表面部に絶縁膜１０２を埋め込むと共にｐ型半導体基板１０１における絶縁膜１０２の下側に分離領域１０３を形成する。これにより、ＪＦＥＴ形成領域とＮＰＮバイポーラトランジスタ形成領域とが電気的に分離される。
【００５５】
次に、第２工程として、図７（ｃ）及び（ｄ）に示すように、ｐ型半導体基板１０１の全面にｎ型不純物を、例えばドーズ量１×１０12ｃｍ-2、注入エネルギー３００ｋｅＶの条件でイオン注入した後、例えば１０００℃、６０分間の熱処理によって注入不純物を拡散させる。これにより、ＪＦＥＴ形成領域のｐ型半導体基板１０１の表面部に第１のｎ型半導体領域１０４が形成されると共に、ＮＰＮバイポーラトランジスタ形成領域のｐ型半導体基板１０１の表面部にｎ型半導体領域１１４が形成される。
【００５６】
次に、第３工程として、図７（ｅ）及び（ｆ）に示すように、ＪＦＥＴ形成領域の第１のｎ型半導体領域１０４及びＮＰＮバイポーラトランジスタ形成領域のｎ型半導体領域１１４のそれぞれの表面部に選択的にｐ型不純物を、例えばドーズ量２×１０12ｃｍ-2、注入エネルギー４０ｋｅＶの条件でイオン注入する。これにより、ＪＦＥＴ形成領域の第１のｎ型半導体領域１０４の表面部にｐ型チャンネル領域１０５が形成されると共に、ＮＰＮバイポーラトランジスタ形成領域のｎ型半導体領域１１４の表面部にｐ型ベース領域１１５が形成される。
【００５７】
次に、第４工程として、図８（ａ）及び（ｂ）に示すように、ＪＦＥＴ形成領域の第１のｎ型半導体領域１０４及びｐ型チャンネル領域１０５におけるチャンネル幅方向の両端部、並びにＮＰＮバイポーラトランジスタ形成領域のｎ型半導体領域１１４におけるｐ型ベース領域１１５が形成されていない部分に選択的にｎ型不純物を、例えばドーズ量５×１０15ｃｍ-2、注入エネルギー８０ｋｅＶの条件でイオン注入する。これにより、ＪＦＥＴ形成領域のｐ型チャンネル領域１０５におけるチャンネル幅方向の両端部に第２のｎ型半導体領域１０６がｐ型チャンネル領域１０５よりも深く形成されると共に、ＮＰＮバイポーラトランジスタ形成領域のｎ型半導体領域１１４におけるｐ型ベース領域１１５が形成されていない部分にｎ型コレクタ領域１１６が形成される。
【００５８】
次に、第５工程として、図８（ｃ）及び（ｄ）に示すように、ＪＦＥＴ形成領域のｐ型チャンネル領域１０５の表面部、並びにＮＰＮバイポーラトランジスタ形成領域のｐ型ベース領域１１５及びｎ型コレクタ領域１１６のそれぞれの表面部に選択的にｎ型不純物を、例えばドーズ量４×１０15ｃｍ-2、注入エネルギー５０ｋｅＶの条件でイオン注入する。これにより、ＪＦＥＴ形成領域のｐ型チャンネル領域１０５の表面部にｎ型ゲート領域１０７が形成されると共に、ＮＰＮバイポーラトランジスタ形成領域のｐ型ベース領域１１５及びｎ型コレクタ領域１１６のそれぞれの表面部にｎ型エミッタ領域１１７及びｎ型コレクタコンタクト領域１２７が形成される。
【００５９】
次に、第６工程として、図８（ｅ）及び（ｆ）に示すように、ＪＦＥＴ形成領域のｐ型チャンネル領域１０５の表面部におけるｎ型ゲート領域１０７のチャンネル長方向の両側、及びＮＰＮバイポーラトランジスタ形成領域のｐ型ベース領域１１５の表面部におけるｎ型エミッタ領域１１７が形成されていない部分に選択的にｐ型不純物を、例えばドーズ量４×１０15ｃｍ-2、注入エネルギー３ｋｅＶの条件でイオン注入する。これにより、ＪＦＥＴ形成領域のｐ型チャンネル領域１０５の表面部におけるｎ型ゲート領域１０７のチャンネル長方向の両側にｐ型ソース／ドレイン領域１０８が形成されると共に、ＮＰＮバイポーラトランジスタ形成領域のｐ型ベース領域１１５の表面部におけるｎ型エミッタ領域１１７が形成されていない部分にｐ型ベースコンタクト領域１１８が形成される。
【００６０】
以上に述べた工程によって、図１及び図２（ａ）、（ｂ）に示す本実施形態のＪＦＥＴと共に、ｐ型半導体基板１０１上に形成されたｎ型半導体領域１１４、ｐ型ベース領域１１５、ｎ型コレクタ領域１１６、ｎ型エミッタ領域１１７、ｎ型コレクタコンタクト領域１２７及びｐ型ベースコンタクト領域１１８からなるＮＰＮバイポーラトランジスタが形成される。
【００６１】
このように、本実施形態の製造方法によると、本実施形態のＪＦＥＴにおけるｐ型チャンネル領域１０５のチャンネル幅方向の両側に位置する高不純物濃度の第２のｎ型半導体領域１０６を、ＮＰＮバイポーラトランジスタのｎ型コレクタ領域１１６と同時に形成できるため、新たな追加工程なく、本実施形態のＪＦＥＴとバイポーラトランジスタとが同一基板上に設けられた半導体装置を得ることができる。
【００６２】
尚、本実施形態の製造方法においては、ＪＦＥＴのチャンネル領域及びソース／ドレイン領域並びにバイポーラトランジスタのベース領域及びベースコンタクト領域の導電型をｐ型とし、ＪＦＥＴのゲート領域やチャンネル領域下側及び側方の半導体領域並びにバイポーラトランジスタのコレクタ領域、エミッタ領域及びコレクタコンタクト領域の導電型をｎ型としたが、これに代えて、ＪＦＥＴのチャンネル領域及びソース／ドレイン領域並びにバイポーラトランジスタのベース領域及びベースコンタクト領域の導電型をｎ型とし、ＪＦＥＴのゲート領域やチャンネル領域下側及び側方の半導体領域並びにバイポーラトランジスタのコレクタ領域、エミッタ領域及びコレクタコンタクト領域の導電型をｐ型としても、本実施形態と同様の効果が得られる。すなわち、ＮＰＮバイポーラトランジスタに代えてＰＮＰバイポーラトランジスタをＪＦＥＴと共に設けてもよい。
【００６３】
また、本実施形態の製造方法において、イオン注入する際の表面保護膜の有無、マスク材料の膜種及び膜厚、並びに層間絶縁膜の膜種及び膜厚等の詳細条件が特に限定されないことは言うまでもない。
【００６４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。尚、各図面において同じ構成要素には同じ符号を付している。
【００６５】
図９は、本実施形態に係る半導体装置、具体的には、ＪＦＥＴを有する半導体装置の平面図であり、図１０（ａ）は、図９のＡ−Ａ線の断面図であり、図１０（ｂ）は、図９のＢ−Ｂ線の断面図である。
【００６６】
図９及び図１０（ａ）、（ｂ）に示すように、本実施形態に係る半導体装置においては、ｐ型半導体基板２０１の表面部にｐ型チャンネル領域２０６が形成されている。ｐ型チャンネル領域２０６の表面部にはｎ型ゲート領域２０８が形成されている。ｐ型チャンネル領域２０６の表面部におけるｎ型ゲート領域２０８のチャンネル長方向の両側にはｐ型ソース／ドレイン領域２０９が形成されている。
【００６７】
さらに、本実施形態の特徴として、ｐ型半導体基板２０１におけるｐ型チャンネル領域２０６のチャンネル幅方向の両側には、チャンネル領域２０６よりも高い不純物濃度を有するｎ型半導体領域２０７が形成されている。また、ｐ型半導体基板２０１におけるｐ型チャンネル領域２０６の下側には、チャンネル領域２０６よりも高い不純物濃度を有するｎ型埋め込み領域２０２が形成されている。
【００６８】
尚、ｐ型半導体基板２０１の表面部には、ｐ型チャンネル領域２０６、ｎ型半導体領域２０７（底部を除く）、ｎ型ゲート領域２０８及びｐ型ソース／ドレイン領域２０９を囲むように、絶縁膜２０４が埋め込まれている。また、ｐ型半導体基板２０１における絶縁膜２０４の下側には、ｎ型埋め込み領域２０２、及びｎ型半導体領域２０７の底部を囲むように、例えば低濃度ｐ型半導体領域からなる分離領域２０５が設けられている。
【００６９】
本実施形態において、ｐ型半導体基板２０１は、例えば、Ｐ型シリコン基板であって、不純物濃度は４×１０15ｃｍ-3程度である。ｎ型埋め込み領域２０２は、例えば、ｐ型半導体基板２０１の表面部にｎ型不純物をイオン注入した後にｐ型半導体基板２０１上にシリコン層をエピタキシャル成長させることにより設けられたｎ型層であって、不純物濃度は２×１０19ｃｍ-3程度である。ここで、ｎ型埋め込み領域２０２は、ｐ型半導体基板２０１の内部に達する分離領域２０５によって島状に区画されている。ｐ型チャンネル領域２０６は、例えば、ｎ型埋め込み領域２０２上にエピタキシャル成長させたシリコン層（エピタキシャル層）にｐ型不純物を注入することにより設けられたｐ型層であって、不純物濃度は１×１０18ｃｍ-3程度である。ｎ型半導体領域２０７は、例えば、前記エピタキシャル層を含むｐ型半導体基板２０１におけるｐ型チャンネル領域２０６のチャンネル幅方向の両側にｎ型不純物を注入することにより設けられたｎ型層であって、不純物濃度は１×１０19ｃｍ-3程度であり、ｐ型チャンネル領域２０６よりも深く形成されている。ｎ型ゲート領域２０８は、例えば、ｐ型チャンネル領域２０６の表面部にｎ型不純物を注入することにより設けられたｎ型層であって、不純物濃度は１×１０19ｃｍ-3程度である。ｐ型ソース／ドレイン領域２０９は、例えば、ｐ型チャンネル領域２０６の表面部におけるｎ型ゲート領域２０８のチャンネル長方向の両側にｐ型不純物を注入することにより設けられたｐ型層であって、不純物濃度は１×１０19ｃｍ-3程度である。
【００７０】
図１１は、本実施形態に係る半導体装置におけるｎ型埋め込み領域２０２、ｎ型半導体領域２０７、ｐ型チャンネル領域２０６、及びｎ型ゲート領域２０８の深さ方向の不純物濃度分布を示している。図１１に示すように、本実施形態において、ｎ型埋め込み領域２０２、ｎ型半導体領域２０７及びｎ型ゲート領域２０８のそれぞれの不純物濃度はいずれも、ｐ型チャンネル領域２０６の不純物濃度よりも高い。
【００７１】
以上に説明した本実施形態によると、ｐ型チャンネル領域２０６よりも高い不純物濃度を有するｎ型半導体領域２０７を、ｐ型チャンネル領域２０６のチャンネル幅方向の両側に別途設けていると共に、ｐ型チャンネル領域２０６よりも高い不純物濃度を有するｎ型埋め込み領域２０２を、ｐ型チャンネル領域２０６の下側に別途設けている。すなわち、ｐ型チャンネル領域２０６の上面は、高い不純物濃度を有する反対導電型のｎ型ゲート領域２０８によって区切られ、また、ｐ型チャンネル領域２０６の両側面は、高い不純物濃度を有する反対導電型のｎ型半導体領域２０７によって区切られ、さらに、ｐ型チャンネル領域２０６の底面は、高い不純物濃度を有する反対導電型のｎ型埋め込み領域２０２によって区切られている。このため、ｐ型チャンネル領域２０６の幅やｐ型チャンネル領域２０６側部の不純物濃度分布が、ｐ型チャンネル領域２０６を上下から挟むｎ型埋め込み領域２０２及びｎ型ゲート領域２０８を形成するためのイオン注入における変動（ばらつき）の影響を受ける事態を回避することができる。また、ｐ型チャンネル領域２０６の上下左右を、ｐ型チャンネル領域２０６よりも不純物濃度の高い反対導電型の領域によって囲むことができるため、低電源電圧においてもｐ型チャンネル領域２０６の上下左右から空乏層が確実に広がる構造となるので、高精度のピンチオフ電圧制御が可能となる。さらに、ｐ型チャンネル領域２０６の上下左右を不純物濃度の高い反対導電型の領域によって囲むことにより、低いゲート電圧でｐ型チャンネル領域２０６を空乏化することができるので、ピンチオフ電圧を小さくすることができる。
【００７２】
特に、チャンネル深さが浅く且つチャンネル幅が広いＪＦＥＴ構造の場合、ｐ型チャンネル領域２０６底面での空乏層の広がりがピンチオフ電圧のばらつきに大きな影響を及ぼすため、本実施形態の半導体装置のように、ｐ型チャンネル領域２０６の両側面に加えてｐ型チャンネル領域２０６の底面にも反対導電型の高濃度不純物領域を配置する構造を用いることにより、前述の効果が顕著に発揮される。
【００７３】
尚、本実施形態において、ｎ型半導体領域２０７とｐ型ソース／ドレイン領域２０９とは離間していてもよい。このようにすると、ＪＦＥＴの耐圧を向上させることができる。また、ｎ型ゲート領域２０８のチャンネル幅方向の寸法と比べて、ｐ型ソース／ドレイン領域２０９のチャンネル幅方向の寸法が大きくてもよい。このようにすると、ＪＦＥＴの耐圧を向上させることができる。但し、耐圧上の問題がなければ、例えば図１２（図９に示す平面構成の変形例）に示すように、ｎ型半導体領域２０７とｐ型ソース／ドレイン領域２０９とが接していてもよいし、ｎ型ゲート領域２０８のチャンネル幅方向の寸法と、ｐ型ソース／ドレイン領域２０９のチャンネル幅方向の寸法とが同程度であってもよい。
【００７４】
また、本実施形態において、ｎ型ゲート領域２０８とｐ型ソース／ドレイン領域２０９とは離間していてもよい。このようにすると、ｎ型ゲート領域２０８とｐ型ソース／ドレイン領域２０９との離間距離を適切に設定することにより、オン抵抗の増大を抑制しつつ耐圧を向上させることができる。この場合、ｎ型ゲート領域２０８とｐ型ソース／ドレイン領域２０９との間には本実施形態のようにｐ型チャンネル領域２０６の一部が介在していてもよい。
【００７５】
また、本実施形態において、ｎ型半導体領域２０７はｐ型チャンネル領域２０６よりも深く形成されていてもよい。このようにすると、前述の効果を確実に得ることができる。この場合、ｎ型半導体領域２０７がｎ型埋め込み領域２０２よりも浅く形成されていると、ＪＦＥＴの耐圧を向上させることができる。但し、耐圧上の問題がなければ、例えば図１３（図１０（ａ）に示す断面構成の変形例）に示すように、ｎ型半導体領域２０７がｎ型埋め込み領域２０２よりも深く形成されていてもよい。
【００７６】
また、本実施形態においては、図１０（ｂ）に示すように、ｐ型ソース／ドレイン領域２０９とｎ型埋め込み領域２０２との間にｐ型チャンネル領域２０６を介在させたが、これに代えて、図１４（図１０（ｂ）に示す断面構成の変形例）に示すように、ｐ型ソース／ドレイン領域２０９の一部がｎ型埋め込み領域２０２と接していてもよい。
【００７７】
また、本実施形態において、ｐ型チャンネル領域２０６下側のｎ型埋め込み領域２０２を、シリコン層のエピタキシャル成長を用いて形成したが、これに代えて、選択的なイオン注入を用いて、ｐ型チャンネル領域２０６よりも不純物濃度の高い反対導電型のｎ型埋め込み領域２０２を形成してもよい。
【００７８】
また、本実施形態においては、ｐ型チャンネル領域２０６の深さと同程度の深さまで絶縁膜２０４をｐ型半導体基板２０１の表面部（正確にはｐ型半導体基板２０１上にエピタキシャル成長させたシリコン層）に埋め込んだが、これに代えて、絶縁膜２０４をｐ型チャンネル領域２０６よりも深く又は浅く埋め込んでもよい。
【００７９】
また、本実施形態において、ｐ型半導体基板２０１における絶縁膜２０４の下側に、低濃度ｐ型半導体領域からなる分離領域２０５を設けたが、これに代えて、例えば、シリコン酸化膜に覆われたノンドープのポリシリコン領域からなる分離領域を設けてもよい。
【００８０】
また、本実施形態において、例えば図１１に示すように、ｐ型チャンネル領域２０６の不純物濃度と比べて、ｎ型ゲート領域２０８の不純物濃度が高くてもよい。このようにすると、前述の効果を確実に得ることができる。また、この場合、例えば図１１に示すように、ｎ型半導体領域２０７の不純物濃度と比べて、ｎ型ゲート領域２０８の不純物濃度が高くてもよい。或いは、ｎ型ゲート領域２０８の不純物濃度のピーク値と、ｎ型半導体領域２０７の不純物濃度のピーク値とが実質的に同じであってもよい。このようにすると、空乏層の広がりを確実に制御することができる。
【００８１】
また、本実施形態において、ｐ型半導体基板２０１を用いたが、これに代えて、ｐ型半導体領域が表面上に形成された真性の半導体基板又は絶縁性基板を用いても良い。
【００８２】
また、本実施形態においては、チャンネル領域及びソース／ドレイン領域の導電型をｐ型とし、ゲート領域やチャンネル領域下側及び側方の半導体領域の導電型をｎ型としたが、これに代えて、チャンネル領域及びソース／ドレイン領域の導電型をｎ型とし、ゲート領域やチャンネル領域下側及び側方の半導体領域の導電型をｐ型としても、本実施形態と同様の効果が得られる。
【００８３】
また、本実施形態において、イオン注入する際の表面保護膜の有無、マスク材料の膜種及び膜厚、並びに層間絶縁膜の膜種及び膜厚等の詳細条件が特に限定されないことは言うまでもない。
【００８４】
以下、本実施形態に係る半導体装置の製造方法について、前述の本実施形態のＪＦＥＴと共にＮＰＮバイポーラトランジスタを同一基板上に設ける場合を例として、図面を参照しながら説明する。
【００８５】
本実施形態に係る半導体装置の製造方法は、図９及び図１０（ａ）、（ｂ）に示す本実施形態のＪＦＥＴにおけるｐ型チャンネル領域２０６のチャンネル幅方向の両側に位置するｎ型半導体領域２０７を、ＮＰＮバイポーラトランジスタのコレクタ領域と同時にｎ型不純物注入によって形成すること、及び、前記ＪＦＥＴにおけるｐ型チャンネル領域２０６の下側に位置するｎ型埋め込み領域２０２を、ＮＰＮバイポーラトランジスタの埋め込み領域と同時にシリコン層のエピタキシャル成長を用いて形成することを特徴としており、これによって、本実施形態のＪＦＥＴをＮＰＮバイポーラトランジスタと共に新たな追加工程無しに同時形成できるという効果を奏する。
【００８６】
図１５（ａ）〜（ｆ）、図１６（ａ）〜（ｆ）及び図１７（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図１５（ａ）、（ｃ）、（ｅ）、図１６（ａ）、（ｃ）、（ｅ）及び図１７（ａ）は、ＪＦＥＴのチャンネル幅方向の断面構成をＮＰＮバイポーラトランジスタの断面構成と共に示しており、図１５（ｂ）、（ｄ）、（ｆ）、図１６（ｂ）、（ｄ）、（ｆ）及び図１７は、ＪＦＥＴのチャンネル長方向の断面構成を示している。尚、図１５（ａ）〜（ｆ）、図１６（ａ）〜（ｆ）及び図１７（ａ）、（ｂ）において、図９及び図１０（ａ）、（ｂ）に示す本実施形態の半導体装置と同じ構成要素には同じ符号を付している。
【００８７】
本実施形態においては、まず、第１工程として、図１５（ａ）及び（ｂ）に示すように、ｐ型半導体基板２０１におけるＪＦＥＴ形成領域及びＮＰＮバイポーラトランジスタ形成領域のそれぞれにｎ型不純物を、例えばドーズ量５×１０15ｃｍ-2、注入エネルギー３０ｋｅＶの条件で選択的にイオン注入することにより、ｎ型埋め込み領域２０２及びｎ型埋め込み領域２１２を形成する。
【００８８】
次に、第２工程として、図１５（ｃ）及び（ｄ）に示すように、ｐ型半導体基板２０１上において、例えば１１００℃程度の温度でｎ型シリコン層をエピタキシャル成長させることにより、ＪＦＥＴ形成領域のｐ型半導体基板２０１の表面部にｎ型エピタキシャル層２０３を形成すると共に、ＮＰＮバイポーラトランジスタ形成領域のｐ型半導体基板２０１の表面部にｎ型エピタキシャル層２１３を形成する。ここで、ｎ型エピタキシャル層２０３及びｎ型エピタキシャル層２１３のそれぞれの厚さは例えば０．４μｍ程度である。また、ｎ型エピタキシャル層２０３及びｎ型エピタキシャル層２１３の形成時に、ＪＦＥＴ形成領域のｎ型埋め込み領域２０２及びＮＰＮバイポーラトランジスタ形成領域のｎ型埋め込み領域２１２のそれぞれもｎ型エピタキシャル層２０３及びｎ型エピタキシャル層２１３内で例えば厚さ０．１μｍ程度成長し、その結果、ｎ型埋め込み領域２０２及びｎ型埋め込み領域２１２のそれぞれの厚さは例えば０．５μｍ程度となる。
【００８９】
次に、第３工程として、図１５（ｅ）及び（ｆ）に示すように、例えばトレンチエッチング等の加工技術を用いて、ｐ型半導体基板２０１の所定領域の表面部に絶縁膜２０４を埋め込むと共にｐ型半導体基板２０１における絶縁膜２０４の下側に分離領域２０５を形成する。これにより、ＪＦＥＴ形成領域とＮＰＮバイポーラトランジスタ形成領域とが電気的に分離される。
【００９０】
次に、第４工程として、図１６（ａ）及び（ｂ）に示すように、ＪＦＥＴ形成領域のｎ型エピタキシャル層２０３及びＮＰＮバイポーラトランジスタ形成領域のｎ型エピタキシャル層２１３のそれぞれの表面部に選択的にｐ型不純物を、例えばドーズ量２×１０12ｃｍ-2、注入エネルギー４０ｋｅＶの条件でイオン注入する。これにより、ＪＦＥＴ形成領域のｎ型エピタキシャル層２０３にｐ型チャンネル領域２０６がｎ型埋め込み領域２０２に達するように形成されると共に、ＮＰＮバイポーラトランジスタ形成領域のｎ型エピタキシャル層２１３にｐ型ベース領域２１６がｎ型埋め込み領域２１２に達するように形成される。ここで、ｐ型チャンネル領域２０６及びｐ型ベース領域２１６のそれぞれの厚さは例えば０．３μｍ程度である。
【００９１】
次に、第５工程として、図１６（ｃ）及び（ｄ）に示すように、ＪＦＥＴ形成領域のｐ型チャンネル領域２０６を含むｎ型エピタキシャル層２０３におけるチャンネル幅方向の両端部、並びにＮＰＮバイポーラトランジスタ形成領域のｎ型エピタキシャル層２１３におけるｐ型ベース領域２１６が形成されていない部分に選択的にｎ型不純物を、例えばドーズ量５×１０15ｃｍ-2、注入エネルギー８０ｋｅＶの条件でイオン注入する。これにより、ＪＦＥＴ形成領域のｐ型チャンネル領域２０６におけるチャンネル幅方向の両端部にｎ型半導体領域２０７がｐ型チャンネル領域２０６よりも深く形成されると共に、ＮＰＮバイポーラトランジスタ形成領域のｎ型エピタキシャル層２１３におけるｐ型ベース領域２１６が形成されていない部分にｎ型コレクタ領域２１７が形成される。ここで、ｎ型半導体領域２０７及びｎ型コレクタ領域２１７はそれぞれ、ｎ型エピタキシャル層２０３及びｎ型エピタキシャル層２１３よりも例えば０．４μｍ程度深く形成される。
【００９２】
次に、第６工程として、図１６（ｅ）及び（ｆ）に示すように、ＪＦＥＴ形成領域のｐ型チャンネル領域２０６の表面部、並びにＮＰＮバイポーラトランジスタ形成領域のｐ型ベース領域２１６及びｎ型コレクタ領域２１７のそれぞれの表面部に選択的にｎ型不純物を、例えばドーズ量４×１０15ｃｍ-2、注入エネルギー５０ｋｅＶの条件でイオン注入する。これにより、ＪＦＥＴ形成領域のｐ型チャンネル領域２０６の表面部にｎ型ゲート領域２０８が形成されると共に、ＮＰＮバイポーラトランジスタ形成領域のｐ型ベース領域２１６及びｎ型コレクタ領域２１７のそれぞれの表面部にｎ型エミッタ領域２１８及びｎ型コレクタコンタクト領域２２８が形成される。ここで、ｎ型ゲート領域２０８、ｎ型エミッタ領域２１８及びｎ型コレクタコンタクト領域２２８のそれぞれの厚さは例えば０．１５μｍ程度である。
【００９３】
次に、第７工程として、図１７（ａ）及び（ｂ）に示すように、ＪＦＥＴ形成領域のｐ型チャンネル領域２０６の表面部におけるｎ型ゲート領域２０８のチャンネル長方向の両側、及びＮＰＮバイポーラトランジスタ形成領域のｐ型ベース領域２１６の表面部におけるｎ型エミッタ領域２１８が形成されていない部分に選択的にｐ型不純物を、例えばドーズ量４×１０15ｃｍ-2、注入エネルギー３ｋｅＶの条件でイオン注入する。これにより、ＪＦＥＴ形成領域のｐ型チャンネル領域２０６の表面部におけるｎ型ゲート領域２０８のチャンネル長方向の両側にｐ型ソース／ドレイン領域２０９が形成されると共に、ＮＰＮバイポーラトランジスタ形成領域のｐ型ベース領域２１６の表面部におけるｎ型エミッタ領域２１８が形成されていない部分にｐ型ベースコンタクト領域２１９が形成される。ここで、ｐ型ソース／ドレイン領域２０９及びｐ型ベースコンタクト領域２１９のそれぞれの厚さは例えば０．２μｍ程度である。
【００９４】
以上に述べた工程によって、図９及び図１０（ａ）、（ｂ）に示す本実施形態のＪＦＥＴと共に、ｐ型半導体基板２０１上に形成されたｎ型埋め込み領域２１２、ｐ型ベース領域２１６、ｎ型コレクタ領域２１７、ｎ型エミッタ領域２１８、ｎ型コレクタコンタクト領域２２８及びｐ型ベースコンタクト領域２１９からなるＮＰＮバイポーラトランジスタが形成される。
【００９５】
このように、本実施形態の製造方法によると、本実施形態のＪＦＥＴにおけるｐ型チャンネル領域２０６のチャンネル幅方向の両側に位置する高不純物濃度のｎ型半導体領域２０７を、ＮＰＮバイポーラトランジスタのｎ型コレクタ領域２１６と同時に形成できると共に、本実施形態のＪＦＥＴにおけるｐ型チャンネル領域２０６の下側に位置するｎ型埋め込み領域２０２を、ＮＰＮバイポーラトランジスタの埋め込み領域２１２と同時に形成できるため、新たな追加工程なく、本実施形態のＪＦＥＴとバイポーラトランジスタとが同一基板上に設けられた半導体装置を得ることができる。
【００９６】
尚、本実施形態の製造方法においては、シリコン層のエピタキシャル成長を用いて、ＪＦＥＴのｎ型埋め込み領域２０２及びＮＰＮバイポーラトランジスタのｎ型埋め込み領域２１２を形成したが、これに代えて、選択的なイオン注入を用いて、ＪＦＥＴのｎ型埋め込み領域２０２及びＮＰＮバイポーラトランジスタのｎ型埋め込み領域２１２を形成してもよい。
【００９７】
また、本実施形態の製造方法においては、ＪＦＥＴのチャンネル領域及びソース／ドレイン領域並びにバイポーラトランジスタのベース領域及びベースコンタクト領域の導電型をｐ型とし、ＪＦＥＴのゲート領域やチャンネル領域下側及び側方の半導体領域並びにバイポーラトランジスタのコレクタ領域、エミッタ領域及びコレクタコンタクト領域の導電型をｎ型としたが、これに代えて、ＪＦＥＴのチャンネル領域及びソース／ドレイン領域並びにバイポーラトランジスタのベース領域及びベースコンタクト領域の導電型をｎ型とし、ＪＦＥＴのゲート領域やチャンネル領域下側及び側方の半導体領域並びにバイポーラトランジスタのコレクタ領域、エミッタ領域及びコレクタコンタクト領域の導電型をｐ型としても、本実施形態と同様の効果が得られる。すなわち、ＮＰＮバイポーラトランジスタに代えてＰＮＰバイポーラトランジスタをＪＦＥＴと共に設けてもよい。
【００９８】
また、本実施形態の製造方法において、イオン注入する際の表面保護膜の有無、マスク材料の膜種及び膜厚、並びに層間絶縁膜の膜種及び膜厚等の詳細条件が特に限定されないことは言うまでもない。
【産業上の利用可能性】
【００９９】
以上に説明したように、本発明は、高精度のピンチオフ電圧制御及びピンチオフ電圧の低電圧化を可能とするＪＦＥＴを実現できるという効果を奏し、低ノイズ半導体装置及びその製造方法等において有用である。
【符号の説明】
【０１００】
１０１    ｐ型半導体基板
１０２    絶縁膜
１０３    分離領域
１０４    第１のｎ型半導体領域
１０５    ｐ型チャンネル領域
１０６    第２のｎ型半導体領域
１０７    ｎ型ゲート領域
１０８    ｐ型ソース／ドレイン領域
１１４    ｎ型半導体領域
１１５    ｐ型ベース領域
１１６    ｎ型コレクタ領域
１１７    ｎ型エミッタ領域
１１８    ｐ型ベースコンタクト領域
１２７    ｎ型コレクタコンタクト領域
２０１    ｐ型半導体基板
２０２    ｎ型埋め込み領域
２０３    ｎ型エピタキシャル層
２０４    絶縁膜
２０５    分離領域
２０６    ｐ型チャンネル領域
２０７    ｎ型半導体領域
２０８    ｎ型ゲート領域
２０９    ｐ型ソース／ドレイン領域
２１２    ｎ型埋め込み領域
２１３    ｎ型エピタキシャル層
２１６    ｐ型ベース領域
２１７    ｎ型コレクタ領域
２１８    ｎ型エミッタ領域
２１９    ｐ型ベースコンタクト領域
２２８    ｎ型コレクタコンタクト領域
【図１】
2011155105.tif 000003
【図２】
2011155105.tif 000004
【図３】
2011155105.tif 000005
【図４】
2011155105.tif 000006
【図５】
2011155105.tif 000007
【図６】
2011155105.tif 000008
【図７】
2011155105.tif 000009
【図８】
2011155105.tif 000010
【図９】
2011155105.tif 000011
【図１０】
2011155105.tif 000012
【図１１】
2011155105.tif 000013
【図１２】
2011155105.tif 000014
【図１３】
2011155105.tif 000015
【図１４】
2011155105.tif 000016
【図１５】
2011155105.tif 000017
【図１６】
2011155105.tif 000018
【図１７】
2011155105.tif 000019
【図１８】
2011155105.tif 000020
【手続補正書】
【提出日】平成24年8月21日(2012.8.21)
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の表面部に設けられた第１導電型のチャンネル領域と、
前記半導体基板における前記チャンネル領域の下側に設けられた第２導電型の第１半導体領域と、
前記チャンネル領域の表面部に設けられた第２導電型のゲート領域と、
前記チャンネル領域の表面部における前記ゲート領域のチャンネル長方向の両側に設けられた第１導電型のソース／ドレイン領域とを備え、
前記半導体基板における前記チャンネル領域のチャンネル幅方向の両側に、前記第１半導体領域よりも高い不純物濃度を有する第２導電型の第２半導体領域がさらに設けられ、
前記第２半導体領域は前記第１半導体領域よりも浅く形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２半導体領域は前記チャンネル領域よりも深く形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記ゲート領域と前記ソース／ドレイン領域とは離間していることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第２半導体領域と前記ソース／ドレイン領域とは離間していることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記ゲート領域の前記チャンネル幅方向の寸法と比べて、前記ソース／ドレイン領域の前記チャンネル幅方向の寸法は大きいことを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記第１半導体領域の不純物濃度と比べて、前記ゲート領域の不純物濃度は高いことを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記ゲート領域の不純物濃度のピーク値と、前記第２半導体領域の不純物濃度のピーク値とは実質的に同じであることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記半導体基板上に設けられたバイポーラトランジスタをさらに備えていることを特徴とする半導体装置。
【請求項９】
半導体基板の表面部に設けられた第１導電型のチャンネル領域と、
前記チャンネル領域の表面部に設けられた第２導電型のゲート領域と、
前記チャンネル領域の表面部における前記ゲート領域のチャンネル長方向の両側に設けられた第１導電型のソース／ドレイン領域とを備え、
前記半導体基板における前記チャンネル領域のチャンネル幅方向の両側に、前記チャンネル領域よりも高い不純物濃度を有する第２導電型の半導体領域が設けられていると共に、前記半導体基板における前記チャンネル領域の下側に、前記チャンネル領域よりも高い不純物濃度を有する第２導電型の埋め込み領域が設けられていることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記半導体領域は前記チャンネル領域よりも深く形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記半導体領域は前記埋め込み領域よりも浅く形成されていることを特徴とする半導体装置。
【請求項１２】
請求項９〜１１のいずれか１項に記載の半導体装置において、
前記ゲート領域と前記ソース／ドレイン領域とは離間していることを特徴とする半導体装置。
【請求項１３】
請求項９〜１２のいずれか１項に記載の半導体装置において、
前記半導体領域と前記ソース／ドレイン領域とは離間していることを特徴とする半導体装置。
【請求項１４】
請求項９〜１３のいずれか１項に記載の半導体装置において、
前記ゲート領域の前記チャンネル幅方向の寸法と比べて、前記ソース／ドレイン領域の前記チャンネル幅方向の寸法は大きいことを特徴とする半導体装置。
【請求項１５】
請求項９〜１４のいずれか１項に記載の半導体装置において、
前記チャンネル領域の不純物濃度と比べて、前記ゲート領域の不純物濃度は高いことを特徴とする半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記ゲート領域の不純物濃度のピーク値と、前記半導体領域の不純物濃度のピーク値とは実質的に同じであることを特徴とする半導体装置。
【請求項１７】
請求項９〜１６のいずれか１項に記載の半導体装置において、
前記半導体基板上に設けられたバイポーラトランジスタをさらに備えていることを特徴とする半導体装置。
【国際調査報告】
2011155105.tif 000021
2011155105.tif 000022