(57)【要約】  発振回路(11)は、基準クロック(CKa,CKb)の信号レベルの遷移に応答して発振信号(OCSa,OSCb)の信号レベルを相補的に増減させる。発振制御回路(12)は、発振信号(OSCa,OSCb)の信号レベルと比較電圧(VR)とを比較し比較結果に応じて基準クロック(CKa,CKb)の信号レベルを遷移させる。レファレンス制御回路(14)は、発振信号(OCSa,OSCb)のそれぞれの振幅に比例する中間信号(Sp)の信号レベルと基準電圧(Vref)との差が小さくなるように比較電圧(VR)を増減させる。基準電圧制御回路(13)は、参照クロック(CKref)と基準クロック(CKa)との周波数差に応じて基準電圧(Vref)を増減させる。
2012001846.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックを生成する回路であって、
前記基準クロックの信号レベルの遷移に応答して、前記第１の発振信号の信号レベルを増加させるとともに第２の発振信号の信号レベルを減少させる動作と、前記第２の発振信号の信号レベルを増加させるとともに前記第１の発振信号の信号レベルを減少させる動作とを交互に行う発振回路と、
前記第１の発振信号の信号レベルが比較電圧に到達したことを検出すると前記基準クロックの信号レベルを第１の論理レベルに遷移させ、前記第２の発振信号の信号レベルが前記比較電圧に到達したことを検出すると前記基準クロックの信号レベルを第２の論理レベルに遷移させる発振制御回路と、
前記第１および第２の発振信号のそれぞれの振幅に比例する中間信号の信号レベルと基準電圧との差が小さくなるように、前記比較電圧を増減させるレファレンス制御回路と、
予め定められた参照周波数を有する参照クロックと前記基準クロックとの周波数差に応じて前記基準電圧を増減させる基準電圧制御回路とを備える
ことを特徴とする基準周波数生成回路。
【請求項２】
請求項１において、
前記基準電圧制御回路は、前記参照クロックと前記基準クロックとの周波数差に応じて前記基準電圧を増減させる周波数補正モードと、前記参照クロックと前記基準クロックとの周波数差に拘わらず前記基準電圧を維持する周波数維持モードとを切替可能である
ことを特徴とする基準周波数生成回路。
【請求項３】
請求項２において、
前記基準電圧制御回路は、
前記周波数補正モードにおいて、所定期間内における前記参照クロックの遷移回数および前記基準クロックの遷移回数をそれぞれ計数し、前記参照クロックの遷移回数と前記基準クロックの遷移回数との差を周波数差分値として出力し、前記周波数維持モードにおいて、前記周波数差分値を維持する周波数比較器と、
前記周波数差分値に応じて前記基準電圧の電圧レベルに対応する制御値を増減させるデジタル制御器と、
前記制御値を前記基準電圧に変換するデジタル・アナログ変換器とを含む
ことを特徴とする基準周波数生成回路。
【請求項４】
請求項１において、
前記基準電圧制御回路は、
前記参照クロックと前記基準クロックとの位相差および周波数差を検出し、前記位相差および前記周波数差にそれぞれ対応する位相差分値および周波数差分値を出力する位相周波数比較器と、
前記位相差分値および前記周波数差分値に応じて前記基準電圧の電圧レベルに対応する制御値を増減させるデジタル制御器と、
前記デジタル制御器によって得られた制御値にΔΣ変調を施すΔΣ変調器と、
前記ΔΣ変調器によって処理された制御値を前記基準電圧に変換するデジタル・アナログ変換器と、
前記デジタル・アナログ変換器によって得られた基準電圧の高周波成分を減衰させるローパスフィルタとを含む
ことを特徴とする基準周波数生成回路。
【請求項５】
請求項３または４において、
前記デジタル・アナログ変換器は、
互いに異なる第１および第２の電圧の電圧間を抵抗分割することによって、それぞれ異なる複数のアナログ電圧を生成する抵抗分割部と、
当該デジタル・アナログ変換器に与えられた制御値に応じて、前記抵抗分割部によって生成された複数のアナログ電圧のうちいずれか１つを前記基準電圧として選択するセレクタとを含む
ことを特徴とする基準周波数生成回路。
【請求項６】
請求項１において、
前記基準電圧制御回路は、
前記基準クロックを分周して分周クロックを生成する分周器と、
前記参照クロックと前記分周クロックとの位相差および周波数差を検出し、前記位相差および前記周波数差に応じて充電信号および放電信号を出力する位相周波数比較器と、
前記充電信号および放電信号に応答して、前記基準電圧を増加させるための充電電流および前記基準電圧を減少させるための放電電流のいずれか一方を出力電流として出力するチャージポンプと、
前記チャージポンプからの出力電流を前記基準電圧に変換するローパスフィルタとを含む
ことを特徴とする基準周波数生成回路。
【請求項７】
請求項１において、
前記基準電圧制御回路は、
前記基準クロックを分周して分周クロックを生成する分周器と、
前記参照クロックと前記分周クロックとの位相差および周波数差を検出し、前記位相差および前記周波数差に応じて出力電流を出力する位相周波数比較器と、
前記位相周波数比較器からの出力電流を前記基準電圧に変換するローパスフィルタとを含む
ことを特徴とする基準周波数生成回路。
【請求項８】
請求項１〜７のいずれか１項において、
前記参照クロックは、無線経路を通じて前記基準電圧制御回路に供給される
ことを特徴とする基準周波数生成回路。
【請求項９】
請求項２において、
前記基準電圧制御回路が前記周波数補正モードに設定される期間は、当該基準周波数生成回路、または、当該基準周波数生成回路を備えた半導体集積回路の工場出荷前の検査工程が実行される検査期間の中に設けられる
ことを特徴とする基準周波数生成回路。
【請求項１０】
請求項２において、
前記基準電圧制御回路が前記周波数補正モードに設定される期間は、当該基準周波数生成回路を備えた電子機器の非動作期間の中に設けられる
ことを特徴とする基準周波数生成回路。
【請求項１１】
請求項２において、
前記基準電圧制御回路が前記周波数補正モードに設定される期間は、当該基準周波数生成回路を備える受信機器によるチャンネル選択後に設けられる
ことを特徴とする基準周波数生成回路。
【請求項１２】
請求項２において、
前記基準電圧制御回路が前記周波数補正モードに設定される期間は、当該基準周波数生成回路を備えるオーディオ再生機器による楽曲選択後または楽曲再生直前に設けられる
ことを特徴とする基準周波数生成回路。
【請求項１３】
請求項２において、
前記基準電圧制御回路が前記周波数補正モードに設定される期間は、当該基準周波数生成回路を備える映像再生機器による動画選択後または動作再生直前に設けられる
ことを特徴とする基準周波数生成回路。
【請求項１４】
請求項１〜１３のいずれか１項に記載の基準周波数生成回路と、
前記基準周波数生成回路からの基準クロックに同期して動作するＣＰＵとを備える
ことを特徴とする半導体集積回路。
【請求項１５】
請求項１４に記載の半導体集積回路を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、基準クロックを生成する基準周波数生成回路に関し、さらに詳しくは、基準クロックの周波数補正に関する。
【背景技術】
【０００２】
従来より、ＰＬＬやＤＬＬのようなクロック生成回路は、基準周波数に基づいて所望の周波数を有するクロックを生成している。このような基準周波数を生成する回路の一例として、特許文献１に記載された基準周波数生成回路がある。特許文献１の基準周波数生成回路では、発振回路によって生成された２つの発振信号のが一定になるように、フィードバック制御が施されている。これにより、発振制御回路の遅延時間の変動に起因する基準クロックの周波数変動を抑制することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１０／０１６１６７号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、発振回路の時定数が変化すると、基準クロックの周波数が変動してしまう。例えば、発振回路の構成素子としてポリシリコン抵抗が利用されている場合、応力印加や高温印加によってポリシリコン抵抗の抵抗値が変動し、その結果、発振回路の時定数が変動してしまう場合がある。詳しく説明すると、ポリシリコン抵抗に応力が印加された場合、ポリシリコン構造が歪むことによって、ポリシリコン抵抗の抵抗値が変動する。また、ポリシリコン抵抗に高温（約２００℃以上）が印加された場合、ポリシリコン抵抗のダングリングボンド欠陥に水素イオンが結合することによって、ポリシリコン抵抗の抵抗値が変動する。そのため、半導体チップ製造工程における応力印加や高温印加（例えば、パッケージ封止工程における応力印加や、パッケージ表面の印字工程やリフロー工程における高温印加）により、基準クロックの周波数が変動してしまう。【０００５】
そこで、この発明は、基準クロックの周波数変動を補正可能な基準周波数生成回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の１つの局面に従うと、基準周波数生成回路は、基準クロックを生成する回路であって、上記基準クロックの信号レベルの遷移に応答して、上記第１の発振信号の信号レベルを増加させるとともに第２の発振信号の信号レベルを減少させる動作と、上記第２の発振信号の信号レベルを増加させるとともに上記第１の発振信号の信号レベルを減少させる動作とを交互に行う発振回路と、上記第１の発振信号の信号レベルが比較電圧に到達したことを検出すると上記基準クロックの信号レベルを第１の論理レベルに遷移させ、上記第２の発振信号の信号レベルが上記比較電圧に到達したことを検出すると上記基準クロックの信号レベルを第２の論理レベルに遷移させる発振制御回路と、上記第１および第２の発振信号のそれぞれの振幅に比例する中間信号の信号レベルと基準電圧との差が小さくなるように、上記比較電圧を増減させるレファレンス制御回路と、予め定められた参照周波数を有する参照クロックと上記基準クロックとの周波数差に応じて上記基準電圧を増減させる基準電圧制御回路とを備える。【０００７】
上記基準周波数生成回路では、参照クロックと基準クロックとの周波数差に応じて基準電圧を増減することにより、参照クロックの周波数を基準として基準クロックの周波数変動を補正できる。【０００８】
なお、上記基準電圧制御回路は、上記参照クロックと上記基準クロックとの周波数差に応じて上記基準電圧を増減させる周波数補正モードと、上記参照クロックと上記基準クロックとの周波数差に拘わらず上記基準電圧を維持する周波数維持モードとを切替可能であっても良い。このように構成することにより、基準電圧制御回路が常に周波数補正動作を実行している場合よりも、基準周波数生成回路の消費電力を低減できる。
【発明の効果】
【０００９】
以上のように、基準クロックの周波数変動を補正できる。
【図面の簡単な説明】
【００１０】
【図１】基準周波数生成回路の構成例を示す図。
【図２】図１に示した基準周波数生成回路の発振動作について説明するための図。
【図３】図１に示した基準周波数生成回路のフィードバック制御について説明するための図。
【図４】基準電圧制御回路の構成例１を示す図。
【図５】デジタル・アナログ変換器の構成例を示す図。
【図６】基準電圧制御回路の構成例２を示す図。
【図７】基準電圧制御回路の構成例３を示す図。
【図８】基準電圧制御回路の構成例４を示す図。
【図９】無線受信回路について説明するための図。
【図１０】発振回路の変形例について説明するための図。
【図１１】図１０に示した基準周波数生成回路の動作について説明するための図。
【図１２】レファレンス制御回路の変形例１について説明するための図。
【図１３】レファレンス制御回路の変形例２について説明するための図。
【図１４】図１３に示した基準周波数生成回路の動作について説明するための図。
【図１５】レファレンス制御回路の変形例３について説明するための図。
【図１６】ＲＣフィルタの変形例について説明するための図。
【図１７】（Ａ）チョッパ技術を適用しない場合の比較電圧の波形図。（Ｂ）チョッパ技術を適用した場合の比較電圧の波形図。
【図１８】チョッパ技術による効果について説明するための図。
【図１９】基準周波数生成回路を備える半導体集積回路の構成例を示す図。
【図２０】半導体集積回路を備える電子機器の構成例を示す図。
【図２１】基準周波数生成回路の変形例について説明するための図。
【発明を実施するための形態】
【００１１】
以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００１２】
（基準周波数生成回路）
図１は、基準周波数生成回路１の構成例を示す。この回路１は、基準クロックＣＫａ，ＣＫｂを生成するものであり、発振回路１１と、発振制御回路１２と、基準電圧制御回路１３と、レファレンス制御回路１４とを備える。基準クロックＣＫａ，ＣＫｂは、それぞれ、発振回路１１の時定数に対応する周波数を有し、それぞれの信号レベルは、互いに相補的に変動する。
【００１３】
〔発振回路および発振制御回路〕
発振回路１１は、基準クロックＣＫａ，ＣＫｂの信号レベルの遷移に応答して、発振信号ＯＳＣａ，ＯＳＣｂの信号レベルを相補的に増減させる。発振回路１１は、発振信号ＯＳＣａ，ＯＳＣｂをそれぞれ生成するための容量Ｃａ，Ｃｂと、定電流を供給するための定電流源ＣＳ１０１ａ，ＣＳ１０１ｂと、容量Ｃａ，Ｃｂの接続状態を切り換えるためのスイッチＳＷ１ａ，ＳＷ２ａ，ＳＷ１ｂ，ＳＷ２ｂ（接続切換部）とを含む。発振制御回路１２は、発振信号ＯＳＣａの信号レベル（または、発振信号ＯＳＣｂの信号レベル）が比較電圧ＶＲよりも高くなったことを検出すると基準クロックＣＫａ，ＣＫｂの信号レベルを遷移させる。発振制御回路１２は、比較電圧ＶＲと発振信号ＯＳＣａの信号レベルとを比較する比較器ＣＭＰａと、比較電圧ＶＲと発振信号ＯＳＣｂの信号レベルとを比較する比較器ＣＭＰｂと、比較器ＣＭＰａ，ＣＭＰｂの出力信号ＯＵＴａ，ＯＵＴｂを受けて基準クロックＣＫａ，ＣＫｂを出力するＲＳラッチ回路１０２とを含む。
【００１４】
〔発振動作〕
ここで、図２を参照して、図１に示した発振回路１１および発振制御回路１２による発振動作について説明する。
【００１５】
発振信号ＯＳＣａの信号レベルが比較電圧ＶＲよりも高くなると、比較器ＣＭＰａは、出力信号ＯＵＴａをハイレベルからローレベルに遷移させる。ＲＳラッチ回路１０２は、出力信号ＯＵＴａの遷移に応答して、基準クロックＣＫａをハイレベルに遷移させるとともに基準クロックＣＫｂをローレベルに遷移させる。発振回路１１では、基準クロックＣＫａ，ＣＫｂの遷移に応答してスイッチＳＷ１ａ，ＳＷ２ｂがオフ状態になるとともにスイッチＳＷ１ｂ，ＳＷ２ａがオン状態になり、容量Ｃａが放電され、容量Ｃｂが充電される。このように、発振回路１１は、発振信号ＯＳＣａの信号レベルを減少させるとともに、ＩＣ時定数（定電流源ＣＳ１０１ｂの電流値と容量Ｃｂの容量値によって決定される時定数）で発振信号ＯＳＣｂの信号レベルを増加させる。
【００１６】
一方、発振信号ＯＳＣｂの信号レベルが比較電圧ＶＲよりも高くなると、比較器ＣＭＰｂは、出力信号ＯＵＴｂをハイレベルからローレベルに遷移させ、ＲＳラッチ回路１０２は、基準クロックＣＫａ，ＣＫｂをそれぞれローレベル，ハイレベルに遷移させる。発振回路１１では、基準クロックＣＫａ，ＣＫｂの遷移に応答してスイッチＳＷ１ａ，ＳＷ２ｂがオン状態になるとともにスイッチＳＷ１ｂ，ＳＷ２ａがオフ状態になり、容量Ｃａが充電され、容量Ｃｂが放電される。このように、発振回路１１は、ＩＣ時定数（定電流源ＣＳ１０１ａの電流値と容量Ｃａの容量値によって決定される時定数）で発振信号ＯＳＣａの信号レベルを増加させるとともに、発振信号ＯＳＣｂの信号レベルを減少させる。
【００１７】
〔レファレンス制御回路〕
レファレンス制御回路１４は、発振信号ＯＳＣａ，ＯＳＣｂのそれぞれの振幅に比例する中間信号Ｓｐの信号レベル（ここでは、発振信号ＯＳＣａ，ＯＳＣｂの各時定数波形の累積平均電圧）と基準電圧Ｖｒｅｆとの差が小さくなるように、比較電圧ＶＲを増減させる。レファレンス制御回路１４は、スイッチ１０４ａ，１０４ｂ（スイッチ回路）と、ＲＣフィルタ１０５とを含む。
【００１８】
基準クロックＣＫｂの信号レベルがハイレベルである場合、スイッチ１０４ａは、オン状態になり、発振信号ＯＳＣａを通過させる。一方、基準クロックＣＫａの信号レベルはローレベルであるので、スイッチ１０４ｂは、オフ状態になり、発振信号ＯＳＣｂを遮断する。また、基準クロックＣＫｂの信号レベルがローレベルである場合、スイッチ１０４ａは、オフ状態になり、発振信号ＯＳＣａを遮断する。一方、基準クロックＣＫａの信号レベルはハイレベルであるので、スイッチ１０４ｂは、オン状態になり、発振信号ＯＳＣｂを通過させる。このように、基準クロックＣＫａ，ＣＫｂの信号レベルの遷移に応答して発振信号ＯＳＣａ，ＯＳＣｂを交互に通過させることにより、基準クロックＣＫａ，ＣＫｂのそれぞれの時定数波形成分（発振回路１１の時定数で増加する波形成分）がＲＣフィルタ１０５に供給される。
【００１９】
ＲＣフィルタ１０５は、スイッチ１０４ａ，１０４ｂを通過した発振信号ＯＳＣａ，ＯＳＣｂからその発振信号の振幅に比例する中間信号Ｓｐを抽出する機能（信号抽出機能）と、中間信号Ｓｐの信号レベルと基準電圧Ｖｒｅｆとの差に対応する比較電圧ＶＲを出力する機能（差分出力機能）とを有する。例えば、ＲＣフィルタ１０５は、抵抗Ｒ１０５と、容量Ｃ１０５と、差動増幅回路Ａ１０５とを含む。すなわち、ＲＣフィルタ１０５は、信号抽出機能および差分出力機能の両方を有する積分回路によって構成される。
【００２０】
〔フィードバック制御〕
次に、図３を参照して、図１に示したレファレンス制御回路１４によるフィードバック制御について説明する。
【００２１】
発振制御回路１２の応答時間Δｔ（発振信号ＯＳＣａ，ＯＳＣｂの信号レベルが比較電圧ＶＲに到達してから基準クロックＣＫａ，ＣＫｂの信号レベルが遷移するまでの遅延時間）が短くなると、基準クロックＣＫａ，ＣＫｂの周期が短くなる。また、発振信号ＯＳＣａ，ＯＳＣｂの信号レベルの増加期間（すなわち、容量Ｃａ，Ｃｂの充電期間）も短くなるので、発振信号ＯＳＣａ，ＯＳＣｂの最大振幅が減少する。その結果、中間信号Ｓｐの信号レベルが基準電圧ＶＲよりも低くなり、レファレンス制御回路１４は、比較電圧ＶＲを増加させる。これにより、過渡時間Ｔｉｃ（基準クロックＣＫａ，ＣＫｂの信号レベルが遷移してから発振信号ＯＳＣａ，ＯＳＣｂの信号レベルが比較電圧ＶＲに到達するまでの時間）が長くなって、基準クロックＣＫａ，ＣＫｂの周期が長くなる。また、発振信号ＯＳＣａ，ＯＳＣｂの信号レベルの増加期間も長くなって、発振信号ＯＳＣａ，ＯＳＣｂの最大振幅が増加し、中間信号Ｓｐの信号レベルと基準電圧ＶＲとの差が小さくなる。
【００２２】
逆に、発振制御回路１２の応答時間Δｔが長くなると、基準クロックＣＫａ，ＣＫｂの周期が長くなる。また、発振信号ＯＳＣａ，ＯＳＣｂの信号レベルの増加期間も長くなり、その結果、中間信号Ｓｐの信号レベルが基準電圧ＶＲよりも高くなるので、レファレンス制御回路１４は、比較電圧ＶＲを減少させる。これにより、過渡時間Ｔｉｃが短くなって、基準クロックＣＫａ，ＣＫｂの周期が短くなる。
【００２３】
以上のように、発振信号ＯＳＣａ，ＯＳＣｂのそれぞれの振幅が一定になるようにフィードバック制御を施すことにより、遅延時間の変動に起因する基準クロックＣＫａ，ＣＫｂの周波数変動を抑制できる。これにより、消費電力（特に、比較器ＣＭＰａ，ＣＭＰｂの消費電力）の増大を抑制しつつ基準クロックＣＫａ，ＣＫｂの周波数を高速化できる。
【００２４】
さらに、フィードバック制御のループ帯域よりも低域のノイズ成分が減衰されるので、基準周波数生成回路内の低周波ノイズ（例えば、比較電圧ＶＲの低周波ノイズや、比較器ＣＭＰａ，ＣＭＰｂの出力ノイズなど）を低減できる。これにより、基準周波数生成回路の共振特性（Ｑ値）を向上させることができ、基準クロックＣＫａ，ＣＫｂの周波数ばらつきを低減できる。
【００２５】
〔基準電圧制御回路〕
基準電圧制御回路１３は、周波数補正モードと、周波数維持モードとを有する。基準電圧制御回路１３の動作モードは、外部からの制御信号ＣＴＲＬによって切り替えられる。また、基準電圧制御回路１３には、発振器１０（例えば、水晶発振器）によって生成された参照クロックＣＫｒｅｆ（予め定められた周波数を有するクロック）と、発振制御回路１２によって生成された基準クロックＣＫａ，ＣＫｂのいずれか一方（ここでは、基準クロックＣＫａ）が供給される。なお、基準電圧制御回路１３は、分周回路（図示せず）を介して基準クロックＣＫａを受けても良い。
【００２６】
周波数補正モードに設定された場合、基準電圧制御回路１３は、参照クロックＣＫｒｅｆと基準クロックＣＫａとの周波数差に応じて基準電圧Ｖｒｅｆを増減させる。例えば、基準クロックＣＫａの周波数が参照クロックＣＫｒｅｆの周波数よりも高い場合、基準電圧制御回路１３は、参照クロックＣＫｒｅｆと基準クロックＣＫａとの周波数差に応じて基準電圧Ｖｒｅｆを増加させる。これにより、レファレンス制御回路１４において、比較電圧ＶＲが増加して、発振制御回路１２において、基準クロックＣＫａの周波数が低下する。このように、基準クロックＣＫａの周波数が参照クロックＣＫｒｅｆの周波数に近づくように基準電圧Ｖｒｅｆが制御される。また、周波数維持モードに設定された場合、基準電圧制御回路１３は、参照クロックＣＫｒｅｆと基準クロックＣＫａとの周波数差に拘わらず、基準電圧Ｖｒｅｆを維持する。すなわち、基準電圧制御回路１３は、上述の周波数補正動作を実行しない。
【００２７】
以上のように、参照クロックＣＫｒｅｆと基準クロックＣＫａとの周波数差に応じて基準電圧Ｖｒｅｆを増減することにより、参照クロックＣＫｒｅｆの周波数を基準として基準クロックＣＫａ，ＣＫｂの周波数変動を補正できる。
【００２８】
また、基準電圧制御回路１３を周波数維持モードに設定することにより、基準電圧制御回路１３が周波数補正モードに設定されている場合よりも基準周波数生成回路１の消費電力を低減できる。このように、基準電圧制御回路１３の動作モードを切り替えることにより、基準電圧制御回路１３が常に周波数補正動作を実行している場合よりも、基準周波数生成回路１の消費電力を低減できる。
【００２９】
〔周波数補正期間〕
なお、基準電圧制御回路１３が周波数補正モードに設定される期間（周波数補正期間）は、基準クロックＣＫａ，ＣＫｂの非使用期間（基準クロックＣＫａ，ＣＫｂの供給が停止しても良い期間）の中に設けられても良い。
【００３０】
例えば、周波数補正期間は、基準周波数生成回路１（または、基準周波数生成回路１を備えた半導体集積回路）の工場出荷前の検査工程が実行される検査期間の中に設けられても良い。このように設定することにより、半導体チップ製造工程における応力ストレスや熱ストレスに起因する基準クロックＣＫａ，ＣＫｂの周波数変動を補正できる。
【００３１】
また、周波数補正期間は、基準周波数生成回路１を備えた電子機器の非動作期間（例えば、電源オン後の初期化期間や、リセット期間など）の中に設けられても良い。このように設定することにより、経年劣化に起因する基準クロックＣＫａ，ＣＫｂの周波数変動を補正できる。例えば、基準周波数生成回路１を備える電子機器が受信機器（例えば、ラジオやテレビなど）である場合、周波数補正期間は、受信機器によるチャンネル選択後に設けられても良い。また、基準周波数生成回路１を備える電子機器がオーディオ再生機器である場合、周波数補正期間は、オーディオ再生機器による楽曲選択後や楽曲再生直前に設けられても良い。また、基準周波数生成回路１を備える電子機器が映像再生機器である場合、周波数補正期間は、映像再生機器による動画選択後や動作再生直前に設けられても良い。
【００３２】
〔基準電圧制御回路の構成例１〕
図４のように、基準電圧制御回路１３は、周波数比較器１１１と、デジタル制御器１１２と、デジタル・アナログ変換器（ＤＡＣ）１１３とを含んでいても良い。周波数比較器１１１は、カウンタ１１４と、カウンタ１１５と、差分算出部１１６とを含んでいても良い。カウンタ１１４，１１５は、周波数補正モードと、周波数維持モードとを有する。カウンタ１１４，１１５の動作モードは、制御信号ＣＴＲＬによって切り替えられる。カウンタ１１４，１１５は、それぞれ、周波数補正モードに設定された場合には、所定期間内における参照クロックＣＫｒｅｆの遷移回数（例えば、立ち上がりエッジの発生回数）および基準クロックＣＫａの遷移回数をカウントする。なお、カウンタ１１４，１１５は、周波数補正モードに設定されている期間中に、カウント動作を繰り返し実行しても良い。また、カウンタ１１４，１１５は、それぞれ、周波数維持モードに設定された場合には、カウント値ＣＮＴ１（参照クロックＣＫｒｅｆの遷移回数）およびカウント値ＣＮＴ２（基準クロックＣＫａの遷移回数）を維持する。差分算出部１１６は、カウント値ＣＮＴ１，ＣＮＴ２の差分値（例えば、カウント値ＣＮＴ２からカウント値ＣＮＴ１を減算した値）を周波数差分値ＤＦとして出力する。デジタル制御器１１２は、周波数差分値ＤＦに応じて制御値ＤＣ（基準電圧Ｖｒｅｆの電圧レベルに対応するデジタル値）を増減させる。デジタル・アナログ変換器１１３は、制御値ＤＣを基準電圧Ｖｒｅｆに変換する。
【００３３】
例えば、周波数補正モードの場合、周波数比較器１１１は、基準クロックＣＫａの周波数が参照クロックＣＫｒｅｆの周波数よりも高くなるほど、周波数差分値ＤＦを大きくする。デジタル制御器１１２は、周波数差分値ＤＦが大きくなるほど、制御値ＤＣを大きくする。デジタル・アナログ変換器１１３は、周波数差分値ＤＦが大きくなるほど、基準電圧Ｖｒｅｆを高くする。一方、周波数維持モードの場合、周波数差分値ＤＦは変化しないので、デジタル制御器１２２は、制御値ＤＣを維持する。これにより、デジタル・アナログ変換器１１３は、基準電圧Ｖｒｅｆを維持する。
【００３４】
以上のように、周波数維持モードにおいて基準電圧Ｖｒｅｆの電圧レベルを決定する制御値ＤＣがデジタル・アナログ変換器１１３に供給され続けるので、周波数維持モードにおいて基準電圧Ｖｒｅｆを維持することができる。また、周波数比較器１１１およびデジタル制御器１１２をデジタル回路によって構成できるので、アナログ回路によって構成された位相周波数比較器を用いる場合よりも、回路面積を削減できる。
【００３５】
〔デジタル・アナログ変換器の構成例〕
図５のように、デジタル・アナログ変換器１１３は、抵抗分割部１１７と、セレクタ１１８とを含んでいても良い。抵抗分割部１１７は、電源電圧ＶＤＤおよび接地電圧ＧＮＤがそれぞれ与えられる電源ノードおよび接地ノードの間に直列接続された複数の抵抗素子によって構成され、電源電圧ＶＤＤと接地電圧ＧＮＤとの電圧間を抵抗分割することによって、それぞれ異なるｎ個（ｎは、２以上の整数）のアナログ電圧Ｖ１，Ｖ２，…，Ｖｎを生成する。セレクタ１１８は、デジタル・アナログ変換器１１３に与えられた制御値ＤＣに応じてｎ個のアナログ電圧Ｖ１，Ｖ２，…，Ｖｎのうちいずれか１つを基準電圧Ｖｒｅｆとして選択する。抵抗分割部１１７を構成する抵抗素子（特に、ポリシリコン抵抗の場合）の相対誤差は非常に小さいので、アナログ電圧Ｖ１，Ｖ２，…，Ｖｎを正確に（例えば、０．１％程度の誤差で）生成できる。そのため、制御値ＤＣに対応する基準電圧Ｖｒｅｆを正確に生成できる。また、半導体チップ製造工程（パッケージ封止工程，パッケージ表面の印字工程，リフロー工程など）における応力ストレスや熱ストレスは、抵抗分割部１１７を構成する抵抗素子に均一に加えられるので、応力ストレスや熱ストレスに起因する抵抗素子の相対誤差を無視できる。なお、デジタル・アナログ変換器１１３は、他の構成を有していても良い。
【００３６】
〔基準電圧制御回路の構成例２〕
なお、基準周波数生成回路１は、基準電圧制御回路１３に代えて、図６に示した基準電圧制御回路２３を備えていても良い。基準電圧制御回路２３は、位相周波数比較器１２１と、デジタル制御器１２２と、ΔΣ変調器１２３と、デジタル・アナログ変換器１２４と、ローパスフィルタ（ＬＰＦ）１２５とを含む。位相周波数比較器１２１は、参照クロックＣＫｒｅｆと基準クロックＣＫａとの位相差および周波数差を検出し、位相差および周波数差にそれぞれ対応する位相差分値ＤＰおよび周波数差分値ＤＦを出力する。例えば、位相周波数比較器１２１は、一般的なデジタルＰＬＬに用いられる位相周波数比較器と同様の構成を有する。デジタル制御器１２２は、位相差分値ＤＰおよび周波数差分値ＤＦに応じて制御値ＤＣ（基準電圧Ｖｒｅｆの電圧レベルに対応するデジタル値）を増減させる。ΔΣ変調器１２３は、制御値ＤＣにΔΣ変調を施して制御値Ｄ１２３を生成する。このΔΣ変調によって、制御値ＤＣに含まれる量子化雑音を高周波数領域に偏らせることができる。デジタル・アナログ変換器１２４は、制御値Ｄ１２３を基準電圧Ｖ１２４に変換する。なお、デジタル・アナログ変換器１２４は、図５に示したデジタル・アナログ変換器１１３と同様の構成を有していても良いし、その他の構成を有していても良い。ローパスフィルタ１２５は、基準電圧Ｖ１２４の高周波数成分を減衰させて基準電圧Ｖｒｅｆを生成する。
【００３７】
例えば、位相周波数比較器１２１は、基準クロックＣＫａの周波数が参照クロックＣＫｒｅｆの周波数よりも高くなるほど、周波数差分値ＤＦを大きくする。デジタル制御器１２２は、周波数差分値ＤＦが大きくなるほど、制御値ＤＣを大きくする。デジタル・アナログ変換器１２４は、制御値ＤＣが大きくなるほど、基準電圧Ｖｒｅｆを高くする。
【００３８】
図６に示した基準電圧制御回路２３では、位相周波数比較器１２１，デジタル制御器１２２，およびΔΣ変調器１２３をデジタル回路によって構成できるので、アナログ回路によって構成された位相周波数比較器を用いる場合よりも、回路面積を削減できる。また、ΔΣ変調器１２３を用いることにより、デジタル・アナログ変換器１２４の分解能よりも高い精度で基準電圧Ｖｒｅｆを制御できる。
【００３９】
なお、米国特許６，３２６，８５１号明細書に記載されたように、位相周波数比較器１２１は、時間デジタル変換器（ＴＤＣ）を含んでいても良い。また、ΔΣ変調器１２３の動作クロックとして参照クロックＣＫｒｅｆや基準クロックＣＫａを利用しても良い。例えば、参照クロックＣＫｒｅｆおよび基準クロックＣＫａのうち周波数が高い方のクロックをΔΣ変調器１２３の動作クロックとして利用することにより、周波数を低い方のクロックをΔΣ変調器１２３の動作クロックとして利用する場合よりも、ローパスフィルタ１２５の時定数を小さくできる（すなわち、ローパスフィルタ１２５の回路面積を削減できる）。
【００４０】
〔基準電圧制御回路の構成例３〕
また、基準周波数生成回路１は、基準電圧制御回路１３に代えて、図７に示した基準電圧制御回路３３を備えていても良い。基準電圧制御回路３３は、分周器１３０と、位相周波数比較器１３１と、チャージポンプ１３２と、ローパスフィルタ１３３とを含む。分周器１３０は、基準クロックＣＫａを分周して分周クロックＣＫｄｉｖとして出力する。位相周波数比較器１３１は、参照クロックＣＫｒｅｆと分周クロックＣＫｄｉｖとの位相差および周波数差を検出し、位相差および周波数差に応じて充電信号ＵＰおよび放電信号ＤＯＷＮを出力する。例えば、位相周波数比較器１３１は、一般的なアナログＰＬＬに用いられる位相周波数比較器と同様の構成を有する。チャージポンプ１３２は、充電信号ＵＰおよび放電信号ＤＯＷＮに応答して、充電電流（基準電圧Ｖｒｅｆを増加させるための電流）および放電電流（基準電圧Ｖｒｅｆを減少させるための電流）のいずれか一方を出力電流ｉ１３２として出力する。ローパスフィルタ１３３は、チャージポンプ１３２からの出力電流ｉ１３２を基準電圧Ｖｒｅｆに変換する。
【００４１】
例えば、位相周波数比較器１３１は、分周クロックＣＫｄｉｖの周波数が参照クロックＣＫｒｅｆの周波数よりも高くなるほど、充電信号ＵＰの出力時間を長くする。チャージポンプ１３２は、充電信号ＵＰの出力時間が長いほど、充電電流を出力電流ｉ１３２として出力する期間（充電期間）を長くする。充電期間が長くなるほど、ローパスフィルタ１３３によって生成される基準電圧Ｖｒｅｆが高くなる。また、位相周波数比較器１３１は、分周クロックＣＫｄｉｖの周波数が参照クロックＣＫｒｅｆの周波数よりも低くなるほど、放電信号ＤＯＷＮの出力時間を長くする。チャージポンプ１３２は、放電信号ＤＯＷＮの出力時間が長いほど、放電電流を出力電流ｉ１３２として出力する期間（放電期間）を長くする。放電期間が長くなるほど、ローパスフィルタ１３３によって生成される基準電圧Ｖｒｅｆが低くなる。
【００４２】
〔基準電圧制御回路の構成例４〕
また、基準周波数生成回路１は、基準電圧制御回路１３に代えて、図８に示した基準電圧制御回路４３を備えていても良い。基準電圧制御回路４３は、分周器１４０と、位相周波数比較器１４１と、ローパスフィルタ１４２とを含む。分周器１４０は、基準クロックＣＫａを分周して分周クロックＣＫｄｉｖとして出力する。位相周波数比較器１４１は、参照クロックＣＫｒｅｆと分周クロックＣＫｄｉｖとの位相差および周波数差を検出し、位相差および周波数差に応じた出力電流ｉ１４１を出力する。ローパスフィルタ１４２は、出力電流ｉ１４１を基準電圧Ｖｒｅｆに変換する。
【００４３】
例えば、位相周波数比較器１４１は、分周クロックＣＫｄｉｖの周波数が参照クロックＣＫｒｅｆの周波数よりも高くなるほど、出力電流ｉ１４１の出力時間（充電時間）を長くする。充電期間が長くなるほど、ローパスフィルタ１４２によって生成される基準電圧Ｖｒｅｆが高くなる。
【００４４】
〔無線経路〕
なお、基準周波数生成回路１は、図９に示した無線受信回路１５をさらに備えていても良い。この場合、発振器１０によって生成された参照クロックＣＫｒｅｆは、無線送信回路２０によって無線信号として送信される。無線受信回路１５は、無線送信回路２０によって無線信号として送信された参照クロックＣＫｒｅｆを受信し、参照クロックＣＫｒｅｆを基準電圧制御回路１３に供給する。このように、参照クロックＣＫｒｅｆは、無線経路を通じて基準電圧制御回路１３に供給されても良い。すなわち、基準周波数生成回路１は、無線経路を通じて参照クロックＣＫｒｅｆが伝送される無線受信機器に適用可能である。例えば、基準周波数生成回路１は、スマートグリッドなどに用いられる超低消費電力型無線ネットワークに適用可能である。
【００４５】
〔発振回路の変形例〕
なお、図１０のように、基準周波数生成回路１は、図１に示したＩＣ型の発振回路１１に代えて、ＲＣ型の発振回路２１を備えていても良い。発振回路２１は、図１に示した定電流源ＣＳ１０１ａ，ＣＳ１０１ｂに代えて、抵抗Ｒ２０１ａ，Ｒ２０１ｂを含む。図１１のように、過渡期間Ｔｒｃにおいて、発振信号ＯＳＣａは、ＲＣ時定数（抵抗Ｒ２０１ａの抵抗値と容量Ｃａの容量値によって決定される時定数）で増加し、発振信号ＯＳＣｂは、ＲＣ時定数（抵抗Ｒ２０１ｂの抵抗値と容量Ｃｂの容量値によって決定される時定数）で増加する。このように、定電流源ＣＳ１０１ａ，ＣＳ１０１ｂを抵抗Ｒ２０１ａ，Ｒ２０１ｂに置き換えることにより、定電流源に発生する１／ｆノイズ（周波数に反比例するノイズ成分）を除去できるので、図１に示した基準周波数生成回路１よりも基準クロックＣＫａ，ＣＫｂの周波数の安定性を向上させることができる。さらに、抵抗Ｒ２０１ａ，Ｒ２０１ｂは、定電流源ＣＳ１０１ａ，ＣＳ１０１ｂよりも経年劣化が少ないので、長期間に渡って基準クロックＣＫａ，ＣＫｂを精度良く生成できる。
【００４６】
〔レファレンス制御回路の変形例１〕
図１２Ａ，図１２Ｂのように、レファレンス制御回路１４は、ＲＣフィルタ１０５に代えてＲＣフィルタ１０５ａ，１０５ｂを含んでいても良い。図１２Ａに示したＲＣフィルタ１０５ａは、信号抽出機能を有するローパスフィルタＬＰＦと、差分出力機能を有する差動増幅回路Ａ１０５と、差動増幅回路Ａ１０５からの比較電圧ＶＲを平滑化する容量Ｃ１１１とを含む。図１２Ｂに示したＲＣフィルタ１０５ｂは、図１２Ａに示したローパスフィルタＬＰＦに代えて、スイッチ１０４ａ，１０４ｂにそれぞれ対応するローパスフィルタＬＰＦａ，ＬＰＦｂを含む。このＲＣフィルタ１０５ｂでは、発振信号ＯＳＣａ，ＯＳＣｂのそれぞれから中間信号が抽出された後に、それらの中間信号が合成されて中間信号Ｓｐとして差動増幅回路Ａ１０５に供給される。このように、レファレンス制御回路１４は、図１のような機能一体型のＲＣフィルタ１０５を含んでいても良いし、図１２Ａ，図１２Ｂのような機能分離型のＲＣフィルタ１０５ａ，１０５ｂを含んでいても良い。また、レファレンス制御回路１４は、その他の回路（例えば、スイッチを通過した発振信号の電力を減衰させる減衰器）をさらに含んでいても良い。
【００４７】
〔レファレンス制御回路の変形例２〕
さらに、図１３のように、基準周波数生成回路１は、図１に示したレファレンス制御回路１４に代えて、レファレンス制御回路３４を備えていても良い。レファレンス制御回路３４は、図１に示したスイッチ１０４ａ，１０４ｂに代えて、抵抗３０１ａ，３０１ｂを含む。抵抗３０１ａ，３０１ｂのそれぞれの一方端は、ＲＣフィルタ１０５に接続され、抵抗３０１ａの他方端には発振信号ＯＳＣａが供給され、抵抗３０１ｂの他方端には発振信号ＯＳＣｂが供給される。
【００４８】
図１４のように、抵抗３０１ａ，３０１ｂをそれぞれ通過した発振信号ＯＳＣａ，ＯＳＣｂが合成されて合成信号Ｓｃが生成される。すなわち、合成信号Ｓｃは、抵抗３０１ａ，３０１ｂによって発振信号ＯＳＣａ，ＯＳＣｂを抵抗分割することによって生成される。ＲＣフィルタ１０５は、合成信号Ｓｃから合成信号Ｓｃの振幅に比例する中間信号Ｓｐを抽出するとともに、中間信号Ｓｐの信号レベル（ここでは、合成信号Ｓｃの累積平均電圧）と基準電圧Ｖｒｅｆとの差に対応する比較電圧ＶＲを出力する。
【００４９】
図１０に示したレファレンス制御回路１４では、電源電圧ＶＤＤが低くなるに連れ、スイッチ１０４ａ，１０４ｂの制御信号（基準クロックＣＫａ，ＣＫｂ）の振幅が小さくなるため、スイッチ１０４ａ，１０４ｂのオン抵抗歪みが顕著になる。そのため、図１０に示した基準周波数生成回路の構成では、低電圧化（電源電圧を低くすること）が困難である。一方、図１３に示した基準周波数生成回路では、スイッチ１０４ａ，１０４ｂが抵抗３０１ａ，３０１ｂに置き換えられているので、オン抵抗歪みが発生しない。そのため、図１０に示した基準周波数生成回路よりも低電圧化することができる。
【００５０】
なお、図１３に示した基準周波数生成回路は、ＲＣ型の発振回路２１に代えて図１に示したＩＣ型の発振回路１１を備えていても良い。
【００５１】
〔レファレンス制御回路の変形例３〕
図１３に示したレファレンス制御回路３４において、ＲＣフィルタ１０５は、抵抗Ｒ１０５を含んでいなくても良い。また、図１５Ａ，図１５Ｂのように、レファレンス制御回路３４は、ＲＣフィルタ１０５に代えて、ＲＣフィルタ１０５ｃ，１０５ｄを含んでいても良い。図１５Ａに示したＲＣフィルタ１０５ｃは、信号抽出機能を有する容量Ｃ３０１と、差動増幅回路Ａ１０５と、容量Ｃ１１１とを含む。図１５Ｂに示したＲＣフィルタ１０５ｄは、図１５Ａに示した容量Ｃ３０１に代えて、抵抗３０１ａ，３０１ｂにそれぞれ対応する容量Ｃ３０１ａ，Ｃ３０１ｂを含む。また、レファレンス制御回路３４は、その他の回路（例えば、抵抗３０１ａ，３０１ｂを通過した発振信号ＯＳＣａ，ＯＳＣｂの電力を減衰させる減衰器）をさらに含んでいても良い。
【００５２】
〔ＲＣフィルタの変形例〕
図１６のように、ＲＣフィルタ１０５は、差動増幅回路Ａ１０５に代えて、中間信号Ｓｐの信号レベルと基準電圧Ｖｒｅｆとの差に対応する一対の出力電圧ＶＰ，ＶＮを出力する差動増幅回路６０１と、基準クロックＣＫａを分周して制御クロックＣＫｃとして出力する分周回路６０２と、制御クロックＣＫｃに応答して動作するスイッチ６０３，６０４（チョッパ回路）とを含んでいても良い。例えば、制御クロックＣＫｃがハイレベルである場合、スイッチ６０３は、中間信号Ｓｐを差動増幅回路６０１の反転入力端子に供給するとともに基準電圧Ｖｒｅｆを差動増幅回路６０１の非反転入力端子に供給し、スイッチ６０４は、差動増幅回路６０１の非反転出力端子から出力された出力電圧ＶＰを選択して比較電圧ＶＲとして出力する。また、制御クロックＣＫｃがローレベルである場合、スイッチ６０３は、中間信号Ｓｐを差動増幅回路６０１の非反転入力端子に供給するとともに基準電圧Ｖｒｅｆを差動増幅回路６０１の反転入力端子に供給し、スイッチ６０４は、差動増幅回路６０１の反転出力端子から出力された出力電圧ＶＮを選択して比較電圧ＶＲとして出力する。このように、中間信号Ｓｐおよび基準電圧Ｖｒｅｆと差動増幅回路６０１の反転入力端子および非反転入力端子との対応関係を周期的に切り換えるとともに、出力電圧ＶＰ，ＶＮを交互に比較電圧ＶＲとして選択する。これにより、差動増幅回路６０１におけるフリッカノイズ（素子サイズに反比例するノイズ成分）は、チョッパ周波数（制御クロックＣＫｃの周波数）の整数倍の周波数を有する高調波の近傍に分散される。また、これらの高調波に分散されたフリッカノイズは、ＲＣフィルタ１０５によって減衰される。
【００５３】
以上のように、周知のチョッパ技術をＲＣフィルタ１０５に適用することにより、比較電圧ＶＲに重畳されたフリッカノイズを低減できる。例えば、チョッパ技術を適用しない場合、比較電圧ＶＲは、図１７Ａのように、大きな振幅でゆっくりと変動する。一方、チョッパ技術を適用した場合、比較電圧ＶＲは、図１７Ｂのように、小さな振幅で激しく変動する。このように、比較電圧ＶＲの変動幅を抑制できるので、図１８のように、基準周波数生成回路の共振特性（Ｑ値）をさらに向上させることができる。なお、図１８では、点線波形はチョッパ技術を適用しない場合の共振特性に対応し、実線波形はチョッパ技術を適用した場合の共振特性に対応する。また、チョッパ技術を適用することにより、フリッカノイズを低減するために回路面積を増大させなくても良くなるので、チョッパ技術を適用しない場合よりも、基準周波数生成回路の回路面積を削減できる。
【００５４】
また、制御クロックＣＫｃの周波数を基準クロックＣＫａの周波数よりも低くすることにより、基準クロックＣＫａによってスイッチ６０３，６０４を制御する場合よりも、差動増幅回路６０１による負荷容量（例えば、信号経路の寄生容量）の充放電時間を長くすることができる。これにより、差動増幅回路６０１の駆動能力を低くすることができるので、差動増幅回路６０１の消費電力を低減できる。なお、基準クロックＣＫａに代えて、基準周波数生成回路の内部信号（例えば、基準クロックＣＫｂや発振信号ＯＳＣａ，ＯＳＣｂなど）や外部からのクロックを分周回路６０２に供給しても良い。また、分周回路６０２を介さずに、基準周波数生成回路の内部信号や外部からのクロックを制御クロックＣＫｃとしてスイッチ６０３，６０４に供給しても良い。
【００５５】
なお、上記チョッパ技術は、ＲＣフィルタ１０５だけでなく、ＲＣフィルタ１０５ａ，１０５ｂ，１０５ｃ，１０５ｄにも適用可能である。すなわち、ＲＣフィルタ１０５ａ，１０５ｂ，１０５ｃ，１０５ｄは、差動増幅回路Ａ１０５に代えて、図１６に示した差動増幅回路６０１，分周回路６０２，スイッチ６０３，６０４を含んでいても良い。
【００５６】
（半導体集積回路および電子機器）
図１９のように、基準周波数生成回路１は、半導体集積回路に搭載可能である。図１９に示した半導体集積回路７は、基準周波数生成回路１の他に、ＣＰＵ７００を備える。ＣＰＵ７００は、基準周波数生成回路１からの基準クロックＣＫａを動作クロックとして動作する。
【００５７】
また、図２０のように、半導体集積回路７は、受信機能，オーディオ再生機能，映像再生機能などを有する電子機器（具体例としては、携帯機器，デジタルテレビ機器，ビデオ録画再生機器，テレビゲーム機器，携帯ゲーム機器など）に搭載可能である。以上のように、基準周波数生成回路１を半導体集積回路や電子機器に搭載させることにより、半導体集積回路や電子機器を正確に動作させることができる。
【００５８】
時計機能を有する電子機器には、水晶発振器（例えば、３２ｋＨｚの比較的安価な水晶発振器）が搭載されていることが多い。この水晶発振器は、非常に高精度のクロック（例えば、周波数確度合が１０ｐｐｍ程度のクロック）を生成できる。このような水晶発振器によって生成されたクロックを参照クロックＣＫｒｅｆとして利用することにより、基準クロックＣＫａ，ＣＫｂの周波数を正確に補正できる。
【００５９】
また、オーディオ再生機能を有する電子機器では、音声帯域の位相ノイズ特性が良好であることが要求されることが多い。そのため、このような電子機器には、数ＭＨｚ〜数十ＭＨｚの基準クロックを生成するために、数ＭＨｚ〜数十ＭＨｚの比較的高価な水晶発振器が搭載されることが多い。一方、基準周波数生成回路１（特に、図１６に示したＲＣフィルタを備えた基準周波数生成回路１）を備えた電子機器では、基準周波数生成回路１は、３２ｋＨｚの比較的安価な水晶発振器を利用して数ＭＨｚ〜数十ＭＨｚの基準クロックを精度良く生成できるので、電子機器の部品コストを削減できる。また、水晶発振器の組み付けコストやテストコストを削減できる。
【００６０】
（基準周波数生成回路の極性）
以上の実施形態において、基準周波数生成回路１の極性を反転させても良い。すなわち、基準周波数生成回路１は、所定時定数で発振信号の信号レベルを減少させるものであっても良い。例えば、図１に示した基準周波数生成回路１を図２１のように構成しても良い。図２１に示した基準周波数生成回路では、発振回路１１は、基準クロックＣＫａ，ＣＫｂの信号レベルの遷移に応答して、発振信号ＯＳＣａの信号レベルを増加させるとともにＩＣ時定数で発振信号ＯＳＣｂの信号レベルを減少させる動作と、ＩＣ時定数で発振信号ＯＳＣａの信号レベルを減少させるとともに発振信号ＯＳＣｂの信号レベルを増加させる動作とを交互に実行する。発振制御回路１２は、発振信号ＯＳＣａの信号レベル（または、発振信号ＯＳＣｂの信号レベル）が比較電圧ＶＲよりも低くなったことを検出すると基準クロックＣＫａ，ＣＫｂの信号レベルを遷移させる。このように構成した場合も、遅延時間の変動による基準クロックの周波数変動を抑制できるとともに、基準クロックＣＫａ，ＣＫｂの周波数変動を補正できる。
【産業上の利用可能性】
【００６１】
以上説明したように、上述の基準周波数生成回路は、基準クロックの周波数変動を補正できるので、半導体集積回路のタイマー用途，動作クロック用途，サンプリングクロック用途などに有用である。
【符号の説明】
【００６２】
１    基準周波数生成回路
１１，２１    発振回路
１２    発振制御回路
１３，２３，３３，４３    基準電圧制御回路
１４，３４    レファレンス制御回路
１５    無線受信回路
１０    発振器
２０    無線送信回路
１１１    周波数比較器
１１２    デジタル制御器
１１３    デジタル・アナログ変換器
１１４，１１５    カウンタ
１１６    差分算出部
１１７    ラダー抵抗
１１８    セレクタ
１２１    位相周波数比較器
１２２    デジタル制御器
１２３    ΔΣ変調器
１２４    デジタル・アナログ変換器
１２５    ローパスフィルタ
１３１    位相周波数比較器
１３２    チャージポンプ
１３３    ローパスフィルタ
１４０    分周器
１４１    位相周波数比較器
１４２    ローパスフィルタ
７    半導体集積回路
【図１】
2012001846.tif 000003
【図２】
2012001846.tif 000004
【図３】
2012001846.tif 000005
【図４】
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【図５】
2012001846.tif 000007
【図６】
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【図７】
2012001846.tif 000009
【図８】
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【図９】
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【図１０】
2012001846.tif 000012
【図１１】
2012001846.tif 000013
【図１２】
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【図１３】
2012001846.tif 000015
【図１４】
2012001846.tif 000016
【図１５】
2012001846.tif 000017
【図１６】
2012001846.tif 000018
【図１７】
2012001846.tif 000019
【図１８】
2012001846.tif 000020
【図１９】
2012001846.tif 000021
【図２０】
2012001846.tif 000022
【図２１】
2012001846.tif 000023
【手続補正書】
【提出日】平成24年12月5日(2012.12.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
従来より、ＰＬＬやＤＬＬのようなクロック生成回路は、基準周波数に基づいて所望の周波数を有するクロックを生成している。このような基準周波数を生成する回路の一例として、特許文献１に記載された基準周波数生成回路がある。特許文献１の基準周波数生成回路では、発振回路によって生成された２つの発振信号の振幅が一定になるように、フィードバック制御が施されている。これにより、発振制御回路の遅延時間の変動に起因する基準クロックの周波数変動を抑制することができる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
この発明の１つの局面に従うと、基準周波数生成回路は、基準クロックを生成する回路であって、上記基準クロックの信号レベルの遷移に応答して、第１の発振信号の信号レベルを増加させるとともに第２の発振信号の信号レベルを減少させる動作と、上記第２の発振信号の信号レベルを増加させるとともに上記第１の発振信号の信号レベルを減少させる動作とを交互に行う発振回路と、上記第１の発振信号の信号レベルが比較電圧に到達したことを検出すると上記基準クロックの信号レベルを第１の論理レベルに遷移させ、上記第２の発振信号の信号レベルが上記比較電圧に到達したことを検出すると上記基準クロックの信号レベルを第２の論理レベルに遷移させる発振制御回路と、上記第１および第２の発振信号のそれぞれの振幅に比例する中間信号の信号レベルと基準電圧との差が小さくなるように、上記比較電圧を増減させるレファレンス制御回路と、予め定められた参照周波数を有する参照クロックと上記基準クロックとの周波数差に応じて上記基準電圧を増減させる基準電圧制御回路とを備える。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
発振制御回路１２の応答時間Δｔ（発振信号ＯＳＣａ，ＯＳＣｂの信号レベルが比較電圧ＶＲに到達してから基準クロックＣＫａ，ＣＫｂの信号レベルが遷移するまでの遅延時間）が短くなると、基準クロックＣＫａ，ＣＫｂの周期が短くなる。また、発振信号ＯＳＣａ，ＯＳＣｂの信号レベルの増加期間（すなわち、容量Ｃａ，Ｃｂの充電期間）も短くなるので、発振信号ＯＳＣａ，ＯＳＣｂの最大振幅が減少する。その結果、中間信号Ｓｐの信号レベルが基準電圧Ｖｒｅｆよりも低くなり、レファレンス制御回路１４は、比較電圧ＶＲを増加させる。これにより、過渡時間Ｔｉｃ（基準クロックＣＫａ，ＣＫｂの信号レベルが遷移してから発振信号ＯＳＣａ，ＯＳＣｂの信号レベルが比較電圧ＶＲに到達するまでの時間）が長くなって、基準クロックＣＫａ，ＣＫｂの周期が長くなる。また、発振信号ＯＳＣａ，ＯＳＣｂの信号レベルの増加期間も長くなって、発振信号ＯＳＣａ，ＯＳＣｂの最大振幅が増加し、中間信号Ｓｐの信号レベルと基準電圧Ｖｒｅｆとの差が小さくなる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
逆に、発振制御回路１２の応答時間Δｔが長くなると、基準クロックＣＫａ，ＣＫｂの周期が長くなる。また、発振信号ＯＳＣａ，ＯＳＣｂの信号レベルの増加期間も長くなり、その結果、中間信号Ｓｐの信号レベルが基準電圧Ｖｒｅｆよりも高くなるので、レファレンス制御回路１４は、比較電圧ＶＲを減少させる。これにより、過渡時間Ｔｉｃが短くなって、基準クロックＣＫａ，ＣＫｂの周期が短くなる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
例えば、周波数補正モードの場合、周波数比較器１１１は、基準クロックＣＫａの周波数が参照クロックＣＫｒｅｆの周波数よりも高くなるほど、周波数差分値ＤＦを大きくする。デジタル制御器１１２は、周波数差分値ＤＦが大きくなるほど、制御値ＤＣを大きくする。デジタル・アナログ変換器１１３は、周波数差分値ＤＦが大きくなるほど、基準電圧Ｖｒｅｆを高くする。一方、周波数維持モードの場合、周波数差分値ＤＦは変化しないので、デジタル制御器１１２は、制御値ＤＣを維持する。これにより、デジタル・アナログ変換器１１３は、基準電圧Ｖｒｅｆを維持する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
例えば、位相周波数比較器１４１は、分周クロックＣＫｄｉｖの周波数が参照クロックＣＫｒｅｆの周波数よりも高くなるほど、出力電流ｉ１４１の出力時間（充電時間）を長くする。充電時間が長くなるほど、ローパスフィルタ１４２によって生成される基準電圧Ｖｒｅｆが高くなる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
時計機能を有する電子機器には、水晶発振器（例えば、３２ｋＨｚの比較的安価な水晶発振器）が搭載されていることが多い。この水晶発振器は、非常に高精度のクロック（例えば、周波数確度が１０ｐｐｍ程度のクロック）を生成できる。このような水晶発振器によって生成されたクロックを参照クロックＣＫｒｅｆとして利用することにより、基準クロックＣＫａ，ＣＫｂの周波数を正確に補正できる。
【手続補正８】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
基準クロックを生成する回路であって、
前記基準クロックの信号レベルの遷移に応答して、第１の発振信号の信号レベルを増加させるとともに第２の発振信号の信号レベルを減少させる動作と、前記第２の発振信号の信号レベルを増加させるとともに前記第１の発振信号の信号レベルを減少させる動作とを交互に行う発振回路と、
前記第１の発振信号の信号レベルが比較電圧に到達したことを検出すると前記基準クロックの信号レベルを第１の論理レベルに遷移させ、前記第２の発振信号の信号レベルが前記比較電圧に到達したことを検出すると前記基準クロックの信号レベルを第２の論理レベルに遷移させる発振制御回路と、
前記第１および第２の発振信号のそれぞれの振幅に比例する中間信号の信号レベルと基準電圧との差が小さくなるように、前記比較電圧を増減させるレファレンス制御回路と、
予め定められた参照周波数を有する参照クロックと前記基準クロックとの周波数差に応じて前記基準電圧を増減させる基準電圧制御回路とを備える
ことを特徴とする基準周波数生成回路。
【国際調査報告】
2012001846.tif 000024
2012001846.tif 000025