(57)【要約】  光検出素子を画素内に有し、光環境に依存しない入力機能を有する表示装置を提供する。画素領域に光センサを備えた表示装置である。前記光センサには、センサ用の光源点灯時の蓄積期間の蓄積電荷に応じたセンサ信号を出力する第１センサ画素回路と、前記光源消灯時の蓄積期間の蓄積電荷に応じたセンサ信号を出力する第２センサ画素回路とが含まれる。前記第１センサ画素回路と前記第２センサ画素回路とを駆動するセンサ駆動回路が、前記画素領域の画素表示における垂直帰線期間中に、前記第１センサ画素回路および第２のセンサ画素回路のそれぞれへ、リセット信号（ＲＳＴ１，ＲＳＴ２）を供給する。
2011145677.tif 000002
【特許請求の範囲】
【請求項１】
アクティブマトリクス基板を備えた表示装置であって、
前記アクティブマトリクス基板の画素領域に設けられた光センサと、
前記光センサに接続されたセンサ駆動配線と、
前記光センサへ、前記センサ駆動配線を介して、リセット信号と読み出し信号とを含むセンサ駆動信号を供給するセンサ駆動回路と、
前記センサ駆動信号に従って前記光センサから読み出された信号を増幅し、光センサ信号として出力するアンプ回路と、
前記アンプ回路から出力された光センサ信号を処理する信号処理回路と、
前記光センサ用の光源とを備え、
前記光センサには、
前記センサ駆動信号に従い、前記光源点灯時の蓄積期間で受光量に応じた電荷を蓄積し、読み出し期間が到来すると蓄積電荷に応じたセンサ信号を出力する第１センサ画素回路と、
前記センサ駆動信号に従い、前記光源消灯時の蓄積期間で受光量に応じた電荷を蓄積し、読み出し期間が到来すると蓄積電荷に応じたセンサ信号を出力する第２センサ画素回路とが含まれ、
前記センサ駆動回路が、前記画素領域の画素表示における垂直帰線期間中に、前記光センサへ前記リセット信号を供給する、表示装置。
【請求項２】
前記第１および第２センサ画素回路は、
１個の受光素子と、
検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、
前記蓄積ノードに電気的に接続可能な制御端子を有する読み出しトランジスタと、
前記受光素子を流れる電流の経路上に設けられ、前記制御信号に従いオン／オフする保持用スイッチング素子とを含む、請求項１に記載の表示装置。
【請求項３】
前記第１および第２センサ画素回路において、
前記保持用スイッチング素子は、前記蓄積ノードと前記受光素子の一端との間に設けられ、
前記受光素子の他端はリセット線に接続されている、請求項２に記載の表示装置。
【請求項４】
前記第１および第２センサ画素回路は、１個の受光素子を共有し、
前記受光素子の一端は前記第１および第２センサ画素回路にそれぞれ含まれる保持用スイッチング素子の一端に接続され、他端は前記リセット線に接続されている、請求項１に記載の表示装置。
【請求項５】
前記画素領域の画素に対してインタレース駆動がなされ、
前記センサ駆動回路が、前記画素領域の画素表示に関して１フレーム内に２回設けられる垂直帰線期間中に、前記光センサへ前記リセット信号を供給する、請求項１〜４のいずれか一項に記載の表示装置。
【請求項６】
１フレーム期間において、前記光源点灯時の蓄積期間が、前記光源消灯時の蓄積期間よりも先行する、請求項１〜５のいずれか一項に記載の表示装置。
【請求項７】
前記アクティブマトリクス基板に対向する対向基板と、
前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた、請求項１〜６のいずれか一項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、画素領域に複数の光センサを配置した表示装置に関する。
【背景技術】
【０００２】
従来から表示装置に関し、表示パネルに複数の光センサを設け、タッチパネル、ペン入力、スキャナなどの入力機能を提供する方法が知られている。この方法を様々な光環境下で使用されるモバイル機器に適用するためには、光環境の影響を排除する必要がある。そこで、光センサで検知した信号から光環境に依存する成分を除去し、本来入力すべき信号を求める方法も知られている。【０００３】
特許第４０７２７３２号公報には、個々の表示素子に対応して受光素子を設けた入出力装置において、１フレーム期間にバックライトを１回点滅させて、１フレーム期間にバックライト点灯期間の光量とバックライト消灯期間の光量をすべての受光素子から取得するように、受光素子に対して線順次でリセットと読み出しを行うことが記載されている。【０００４】
図２２は、特許第４０７２７３２号公報に記載されたバックライトの点灯および消灯タイミング、並びに、受光素子に対するリセットおよび読み出しタイミングを示す図である。図２２に示すように、バックライトは、１フレーム期間の前半で点灯し、後半で消灯する。バックライト点灯期間では、受光素子に対するリセットが線順次で行われ（実線矢印）、その後に受光素子からの読み出しが線順次で行われる（破線矢印）。バックライト消灯期間でも、受光素子に対するリセットと読み出しが同様に行われる。【０００５】
特許第３５２１１８７号公報には、図２３に示す単位受光部を備えた固体撮像装置が記載されている。図２３に示す単位受光部は、１個の光電変換部ＰＤと２個の電荷蓄積部Ｃ１、Ｃ２を含んでいる。発光手段からの光の物体による反射光と外光の両方を受光するときには、第１のサンプルゲートＳＧ１がオンし、光電変換部ＰＤで生成された電荷は第１の電荷蓄積部Ｃ１に蓄積される。外光のみを受光するときには、第２のサンプルゲートＳＧ２がオンし、光電変換部ＰＤで生成された電荷は第２の電荷蓄積部Ｃ２に蓄積される。２個の電荷蓄積部Ｃ１、Ｃ２に蓄積された電荷の量の差を求めることにより、発光手段からの光の物体による反射光の量を求めることができる。【０００６】
一般に、表示パネルに複数の光センサを設けた表示装置では、光センサからの読み出しは線順次で行われる。また、モバイル機器用のバックライトは、画面全体として同時に点灯し、同時に消灯する。【０００７】
特許第４０７２７３２号公報記載の入出力装置は、１フレーム期間にバックライトを１回点滅させて、バックライト点灯期間でリセットと読み出しを重複しない期間で行い、バックライト消灯期間でもリセットと読み出しを重複しない期間で行う。このため、受光素子からの読み出しを１／４フレーム期間以内で（例えば、フレームレートが６０フレーム／秒のときには、１／２４０秒以内で）行う必要がある。しかしながら、このような高速読み出しを行うことは、実際にはかなり困難である。【０００８】
また、バックライト点灯期間で受光素子が光を検知する期間（図２２に示すＢ１）と、バックライト消灯期間で受光素子が光を検知する期間（図２２に示すＢ２）との間には、１／２フレーム期間のずれがある。このため、モーション入力に対する追従性が、入力方向に応じて変動する。また、この入出力装置は、リセット完了直後に読み出しを開始し、読み出し完了直後にリセットを開始する。このため、バックライト点灯期間やバックライト消灯期間の長さや間隔を自由に決定できない。【０００９】
また、この入出力装置は、バックライト点灯期間の光量とバックライト消灯期間の光量を同じ受光素子で検出する。このため、ある受光素子においてバックライト点灯期間の光量を検出したときには、当該受光素子から検出した光量を読み出すまでは、当該受光素子においてバックライト消灯期間の光量の検出を開始できない。
【発明の開示】
【００１０】
それ故に、本発明は、上記の課題を解決し、光環境に依存しない入力機能を有する表示装置を提供することを目的とする。
【００１１】
上記の目的を達成するために、ここに開示する表示装置は、アクティブマトリクス基板を備えた表示装置であって、前記アクティブマトリクス基板の画素領域に設けられた光センサと、前記光センサに接続されたセンサ駆動配線と、前記光センサへ、前記センサ駆動配線を介して、リセット信号と読み出し信号とを含むセンサ駆動信号を供給するセンサ駆動回路と、前記センサ駆動信号に従って前記光センサから読み出された信号を増幅し、光センサ信号として出力するアンプ回路と、前記アンプ回路から出力された光センサ信号を処理する信号処理回路と、前記光センサ用の光源とを備え、前記光センサには、前記センサ駆動信号に従い、前記光源点灯時の蓄積期間で受光量に応じた電荷を蓄積し、読み出し期間が到来すると蓄積電荷に応じたセンサ信号を出力する第１センサ画素回路と、前記センサ駆動信号に従い、前記光源消灯時の蓄積期間で受光量に応じた電荷を蓄積し、読み出し期間が到来すると蓄積電荷に応じたセンサ信号を出力する第２センサ画素回路とが含まれ、前記センサ駆動回路が、前記画素領域の画素表示における垂直帰線期間中に、前記光センサへ前記リセット信号を供給する構成である。
【００１２】
本発明によれば、光検出素子を画素内に有する表示装置であって、特に、光環境に依存しない入力機能を有する表示装置を提供できる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の実施形態に係る表示装置の構成を示すブロック図である。
【図２】図２は、図１に示す表示装置に含まれる表示パネルにおけるセンサ画素回路の配置を示す図である。
【図３】図３は、図１に示す表示装置におけるバックライトの点灯および消灯タイミング、並びに、センサ画素回路に対するリセットおよび読み出しタイミングを示す図である。
【図４】図４は、図１に示す表示装置における表示パネルの信号波形図である。
【図５】図５は、図１に示す表示装置に含まれるセンサ画素回路の概略構成を示す図である。
【図６】図６は、本発明の第１の実施形態に係るセンサ画素回路の回路図である。
【図７】図７は、図６に示すセンサ画素回路のレイアウト図である。
【図８】図８は、表示画素回路とセンサ画素回路との配置例を示す等価回路図である。
【図９】図９は、図６に示すセンサ画素回路の動作を示す図である。
【図１０】図１０は、図６に示すセンサ画素回路の信号波形図である。
【図１１】図１１は、第１の実施形態におけるセンサの読み出しタイミングを示すタイミングチャートである。
【図１２】図１２は、第１の実施形態にかかる表示装置における駆動方法の変形例を示すタイミングチャートである。
【図１３】図１３は、本発明の第２の実施形態に係るセンサ画素回路の回路図である。
【図１４】図１４は、図１３に示すセンサ画素回路のレイアウト図である。
【図１５】図１５は、図１３に示すセンサ画素回路の動作を示す図である。
【図１６】図１６は、図１３に示すセンサ画素回路の信号波形図である。
【図１７】図１７は、第２の実施形態にかかる表示装置における駆動方法の変形例を示すタイミングチャートである。
【図１８Ａ】図１８Ａは、第１の実施形態の第１変形例に係るセンサ画素回路の回路図である。
【図１８Ｂ】図１８Ｂは、第１の実施形態の第２変形例に係るセンサ画素回路の回路図である。
【図１８Ｃ】図１８Ｃは、第１の実施形態の第３変形例に係るセンサ画素回路の回路図である。
【図１９】図１９は、図１８Ｃに示すセンサ画素回路の動作を示す図である。
【図２０】図２０は、図１８Ｃに示すセンサ画素回路の信号波形図である。
【図２１Ａ】図２１Ａは、第２の実施形態の第１変形例に係るセンサ画素回路の回路図である。
【図２１Ｂ】図２１Ｂは、第２の実施形態の第２変形例に係るセンサ画素回路の回路図である。
【図２１Ｃ】図２１Ｃは、第２の実施形態の第３変形例に係るセンサ画素回路の回路図である。
【図２２】図２２は、従来の入出力装置におけるバックライトの点灯および消灯タイミング、並びに、受光素子に対するリセットおよび読み出しタイミングを示す図である。
【図２３】図２３は、従来の固体撮像装置に含まれる単位受光部の回路図である。
【発明を実施するための形態】
【００１４】
本発明の一実施形態にかかる表示装置は、アクティブマトリクス基板を備えた表示装置であって、前記アクティブマトリクス基板の画素領域に設けられた光センサと、前記光センサに接続されたセンサ駆動配線と、前記光センサへ、前記センサ駆動配線を介して、リセット信号と読み出し信号とを含むセンサ駆動信号を供給するセンサ駆動回路と、前記センサ駆動信号に従って前記光センサから読み出された信号を増幅し、光センサ信号として出力するアンプ回路と、前記アンプ回路から出力された光センサ信号を処理する信号処理回路と、前記光センサ用の光源とを備え、前記光センサには、前記センサ駆動信号に従い、前記光源点灯時の蓄積期間で受光量に応じた電荷を蓄積し、読み出し期間が到来すると蓄積電荷に応じたセンサ信号を出力する第１センサ画素回路と、前記センサ駆動信号に従い、前記光源消灯時の蓄積期間で受光量に応じた電荷を蓄積し、読み出し期間が到来すると蓄積電荷に応じたセンサ信号を出力する第２センサ画素回路とが含まれ、前記センサ駆動回路が、前記画素領域の画素表示における垂直帰線期間中に、前記光センサへ前記リセット信号を供給する構成である（第１の構成）。
【００１５】
前記第１の構成において、前記第１および第２センサ画素回路が、例えば、１個の受光素子と、検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、前記蓄積ノードに電気的に接続可能な制御端子を有する読み出しトランジスタと、前記受光素子を流れる電流の経路上に設けられ、前記制御信号に従いオン／オフする保持用スイッチング素子とを含む構成とすることができる（第２の構成）。
【００１６】
また、この第２の構成は、前記第１および第２センサ画素回路において、前記保持用スイッチング素子は、前記蓄積ノードと前記受光素子の一端との間に設けられ、前記受光素子の他端はリセット線に接続されている構成とすることが好ましい（第３の構成）。
【００１７】
前記第１の構成は、前記第１および第２センサ画素回路は、１個の受光素子を共有し、前記受光素子の一端は前記第１および第２センサ画素回路にそれぞれ含まれる保持用スイッチング素子の一端に接続され、他端は前記リセット線に接続されている構成としても良い（第４の構成）。
【００１８】
また、前記第１〜第４の構成において、前記画素領域の画素に対してインタレース駆動がなされ、前記センサ駆動回路が、前記画素領域の画素表示に関して１フレーム内に２回設けられる垂直帰線期間中に、前記光センサへ前記リセット信号を供給する構成とすることが好ましい（第５の構成）。
【００１９】
前記第１〜第５の構成は、１フレーム期間において、前記光源点灯時の蓄積期間が、前記光源消灯時の蓄積期間よりも先行することが好ましい（第６の構成）。
【００２０】
また、前記第１〜第６の構成において、前記アクティブマトリクス基板に対向する対向基板と、前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた構成とすることが好ましい（第７の構成）。
[実施の形態]
【００２１】
以下、本発明のより詳細な実施形態について、図面を参照しながら説明する。なお、以下の実施形態は、本発明にかかる表示装置を液晶表示装置として実施する場合の構成例を示したものであるが、本発明にかかる表示装置は液晶表示装置に限定されず、アクティブマトリクス基板を用いる任意の表示装置に適用可能である。なお、本発明にかかる表示装置は、画像取り込み機能を有することにより、画面に近接する物体を検知して入力操作を行うタッチパネル付き表示装置や、表示機能と撮像機能とを具備した双方向通信用表示装置等としての利用が想定される。
【００２２】
また、以下で参照する各図は、説明の便宜上、本発明の実施形態の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明にかかる表示装置は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。
[第１の実施形態]
【００２３】
図１は、本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。図１に示す表示装置は、表示制御回路１、表示パネル２、および、バックライト３を備えている。表示パネル２は、画素領域４、ゲートドライバ回路５、ソースドライバ回路６、および、センサロウドライバ回路７（センサ駆動回路）を含んでいる。画素領域４は、複数の表示画素回路８と複数のセンサ画素回路９を含んでいる。この表示装置は、表示パネル２に画像を表示する機能と、表示パネル２に入射した光を検知する機能とを有する。以下、ｘを２以上の整数、ｙを３の倍数、ｍおよびｎを偶数とし、表示装置のフレームレートを６０フレーム／秒とする。
【００２４】
図１に示す表示装置には外部から、映像信号Ｖｉｎとタイミング制御信号Ｃｉｎが供給される。表示制御回路１は、これらの信号に基づき、表示パネル２に対して映像信号ＶＳと制御信号ＣＳｇ、ＣＳｓ、ＣＳｒを出力し、バックライト３に対して制御信号ＣＳｂを出力する。映像信号ＶＳは、映像信号Ｖｉｎと同じでもよく、映像信号Ｖｉｎに信号処理を施した信号でもよい。
【００２５】
バックライト３は、表示用光源とは別途に設けられたセンシング用の光源であり、表示パネル２に光を照射する。より詳細には、バックライト３は、表示パネル２の背面側に設けられ、表示パネル２の背面に光を照射する。バックライト３は、制御信号ＣＳｂがハイレベルのときには点灯し、制御信号ＣＳｂがローレベルのときには消灯する。バックライト３としては、例えば赤外線光源等を用いることができる。
【００２６】
表示パネル２の画素領域４には、（ｘ×ｙ）個の表示画素回路８、（ｎ×ｍ／２）個のセンサ画素回路９が、それぞれ２次元状に配置される。より詳細には、画素領域４には、ｘ本のゲート線ＧＬ１〜ＧＬｘとｙ本のソース線ＳＬ１〜ＳＬｙが設けられる。ゲート線ＧＬ１〜ＧＬｘは互いに平行に配置され、ソース線ＳＬ１〜ＳＬｙはゲート線ＧＬ１〜ＧＬｘと直交するように互いに平行に配置される。（ｘ×ｙ）個の表示画素回路８は、ゲート線ＧＬ１〜ＧＬｘとソース線ＳＬ１〜ＳＬｙの交点近傍に配置される。各表示画素回路８は、１本のゲート線ＧＬと１本のソース線ＳＬに接続される。表示画素回路８は、赤色表示用、緑色表示用および青色表示用に分類される。これら３種類の表示画素回路８は、ゲート線ＧＬ１〜ＧＬｘの伸延方向に並べて配置され、１個のカラー画素を構成する。
【００２７】
画素領域４には、ゲート線ＧＬ１〜ＧＬｘと平行に、ｎ本のクロック線ＣＬＫ１〜ＣＬＫｎ、ｎ本のリセット線ＲＳＴ１〜ＲＳＴｎ、および、ｎ本の読み出し線ＲＷＳ１〜ＲＷＳｎが設けられる。また、画素領域４には、ゲート線ＧＬ１〜ＧＬｘと平行に、他の信号線や電源線（図示せず）が設けられることがある。センサ画素回路９から読み出しを行うときには、ソース線ＳＬ１〜ＳＬｙの中から選択されたｍ本が電源線ＶＤＤ１〜ＶＤＤｍとして使用され、別のｍ本が出力線ＯＵＴ１〜ＯＵＴｍとして使用される。
【００２８】
図２は、画素領域４におけるセンサ画素回路９の配置を示す図である。（ｎ×ｍ／２）個のセンサ画素回路９には、バックライト３の点灯期間に入射した光を検知する第１センサ画素回路９ａと、バックライト３の消灯期間に入射した光を検知する第２センサ画素回路９ｂとが含まれる。第１センサ画素回路９ａと第２センサ画素回路９ｂは同数である。図２では、（ｎ×ｍ／４）個の第１センサ画素回路９ａは、奇数番目のクロック線ＣＬＫ１〜ＣＬＫｎ−１と奇数番目の出力線ＯＵＴ１〜ＯＵＴｍ−１の交点近傍に配置される。（ｎ×ｍ／４）個の第２センサ画素回路９ｂは、偶数番目のクロック線ＣＬＫ２〜ＣＬＫｎと偶数番目の出力線ＯＵＴ２〜ＯＵＴｍの交点近傍に配置される。このように表示パネル２は、第１センサ画素回路９ａの出力信号と第２センサ画素回路９ｂの出力信号を伝搬する複数の出力線ＯＵＴ１〜ＯＵＴｍを含み、第１センサ画素回路９ａと第２センサ画素回路９ｂは種類ごとに異なる出力線に接続される。
【００２９】
ゲートドライバ回路５は、ゲート線ＧＬ１〜ＧＬｘを駆動する。より詳細には、ゲートドライバ回路５は、制御信号ＣＳｇに基づき、ゲート線ＧＬ１〜ＧＬｘの中から１本のゲート線を順に選択し、選択したゲート線にハイレベル電位を、残りのゲート線にローレベル電位を印加する。これにより、選択されたゲート線に接続されたｙ個の表示画素回路８が、一括して選択される。
【００３０】
ソースドライバ回路６は、ソース線ＳＬ１〜ＳＬｙを駆動する。より詳細には、ソースドライバ回路６は、制御信号ＣＳｓに基づき、映像信号ＶＳに応じた電位をソース線ＳＬ１〜ＳＬｙに印加する。このときソースドライバ回路６は、線順次駆動を行ってもよく、点順次駆動を行ってもよい。ソース線ＳＬ１〜ＳＬｙに印加された電位は、ゲートドライバ回路５によって選択されたｙ個の表示画素回路８に書き込まれる。このようにゲートドライバ回路５とソースドライバ回路６を用いてすべての表示画素回路８に映像信号ＶＳに応じた電位を書き込むことにより、表示パネル２に所望の画像を表示することができる。
【００３１】
センサロウドライバ回路７は、クロック線ＣＬＫ１〜ＣＬＫｎ、リセット線ＲＳＴ１〜ＲＳＴｎ、および、読み出し線ＲＷＳ１〜ＲＷＳｎなどを駆動する。より詳細には、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、クロック線ＣＬＫ１〜ＣＬＫｎに対して、図４に示すタイミングで（詳細は後述）ハイレベル電位とローレベル電位を印加する。また、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、リセット線ＲＳＴ１〜ＲＳＴｎの中から（ｎ／２）本または２本のリセット線を選択し、選択したリセット線にリセット用のハイレベル電位を、残りのリセット線にローレベル電位を印加する。これにより、ハイレベル電位が印加されたリセット線に接続された（ｎ×ｍ／４）個またはｍ個のセンサ画素回路９が、一括してリセットされる。
【００３２】
また、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、読み出し線ＲＷＳ１〜ＲＷＳｎの中から隣接する２本の読み出し線を順に選択し、選択した読み出し線に読み出し用のハイレベル電位を、残りの読み出し線にローレベル電位を印加する。これにより、選択された２本の読み出し線に接続されたｍ個のセンサ画素回路９が、一括して読み出し可能状態になる。このときソースドライバ回路６は、電源線ＶＤＤ１〜ＶＤＤｍに対してハイレベル電位を印加する。これにより、読み出し可能状態にあるｍ個のセンサ画素回路９から出力線ＯＵＴ１〜ＯＵＴｍに、各センサ画素回路９で検知した光の量に応じた信号（以下、センサ信号という）が出力される。
【００３３】
ソースドライバ回路６は、第１センサ画素回路９ａの出力信号と第２センサ画素回路９ｂの出力信号の差を求める差分回路（図示せず）を含んでいる。ソースドライバ回路６は、差分回路で求めた光量の差を増幅するアンプ回路（図示せず）を含んでいる。ソースドライバ回路６は、増幅後の信号をセンサ出力Ｓｏｕｔとして表示パネル２の外部に出力する。センサ出力Ｓｏｕｔは、表示パネル２の外部に設けられた信号処理回路２０によって、必要に応じて適宜の処理を施される。このようにソースドライバ回路６とセンサロウドライバ回路７を用いてすべてのセンサ画素回路９からセンサ信号を読み出すことにより、表示パネル２に入射した光を検知することができる。
【００３４】
図３は、バックライト３の点灯および消灯タイミング、並びに、センサ画素回路９に対するリセットおよび読み出しタイミングを示す図である。バックライト３は、１フレーム期間に１回、所定時間だけ点灯し、それ以外の期間では消灯する。具体的には、バックライト３は、１フレーム期間内の時刻ｔａにおいて点灯し、時刻ｔｂにおいて消灯する。また、時刻ｔａにおいてすべての第１センサ画素回路９ａに対するリセットが行われ、時刻ｔｂにおいてすべての第２センサ画素回路９ｂに対するリセットが行われる。
【００３５】
第１センサ画素回路９ａは、時刻ｔａから時刻ｔｂまでの期間Ａ１（バックライト３の点灯期間）に入射した光を検知する。第２センサ画素回路９ｂは、時刻ｔｂから時刻ｔｃまでの期間Ａ２（バックライト３の消灯期間）に入射した光を検知する。期間Ａ１と期間Ａ２は同じ長さである。第１センサ画素回路９ａからの読み出しと第２センサ画素回路９ｂからの読み出しは、時刻ｔｃ以降に並列に線順次で行われる。なお、図３では、センサ画素回路９からの読み出しは、１フレーム期間内に完了しているが、次のフレーム期間で第１センサ画素回路９ａに対するリセットを行うまでに完了すればよい。
【００３６】
図４は、図３のタイミングで駆動するための表示パネル２の信号波形図である。なお、図４において、各パルスの幅および高さは、実際のパルスの振幅およびパルス幅を忠実に表したものではない。
【００３７】
図４には図示していないが、ゲート線ＧＬ１〜ＧＬｘの電位は、１フレーム期間に１回ずつ順に所定時間ずつハイレベルになる。ソース線ＳＬ１〜ＳＬｙに対しては、図４に示すとおり、各フレームにおいて、垂直帰線期間の終了後に、表示すべきデータ信号にしたがった電位が与えられる。
【００３８】
図４に示すとおり、奇数番目のクロック線ＣＬＫ１〜ＣＬＫｎ−１の電位は、１フレーム期間に１回、期間Ａ１（厳密には、時刻ｔａから時刻ｔｂの少し前まで）においてハイレベルになる。偶数番目のクロック線ＣＬＫ２〜ＣＬＫｎの電位は、１フレーム期間に１回、期間Ａ２（厳密には、時刻ｔｂから時刻ｔｃの少し前まで）においてハイレベルになる。奇数番目のリセット線ＲＳＴ１〜ＲＳＴｎ−１の電位は、１フレーム期間に１回、期間Ａ１の始めに所定時間だけハイレベルになる。偶数番目のリセット線ＲＳＴ２〜ＲＳＴｎの電位は、１フレーム期間に１回、期間Ａ２の始めに所定時間だけハイレベルになる。読み出し線ＲＷＳ１〜ＲＷＳｎは２本ずつ対にされ、（ｎ／２）対の読み出し線の電位は、垂直帰線期間の終了後に順に所定時間ずつハイレベルになる。
【００３９】
図５は、センサ画素回路９の概略構成を示す図である。図５に示すように、第１センサ画素回路９ａは、１個のフォトダイオードＤ１ａと１個の蓄積ノードＮＤａを含んでいる。フォトダイオードＤ１ａは、バックライト３が点灯している間に入射した光の量（信号＋ノイズ）に応じた電荷を蓄積ノードＮＤａから引き抜く。第２センサ画素回路９ｂは、第１センサ画素回路９ａと同様に、１個のフォトダイオードＤ１ｂと１個の蓄積ノードＮＤｂを含んでいる。フォトダイオードＤ１ｂは、バックライト３が消灯している間に入射した光の量（ノイズ）に応じた電荷を蓄積ノードＮＤｂから引き抜く。第１センサ画素回路９ａからは、バックライト３の点灯時の検知期間（期間Ａ１においてリセット線ＲＳＴがローレベルとなっている期間）に入射した光の量に応じたセンサ信号Ｖｉｎｔａが読み出される。第２センサ画素回路９ｂからは、バックライト３の消灯時の検知期間（期間Ａ２においてリセット線ＲＳＴがローレベルとなっている期間）に入射した光の量に応じたセンサ信号Ｖｉｎｔｂが読み出される。前述のように、ソースドライバ回路６に含まれる差分回路を用いて、第１センサ画素回路９ａの出力信号Ｖｉｎｔａと第２センサ画素回路９ｂの出力信号Ｖｉｎｔｂとの差を求めることにより、バックライト点灯時の光量とバックライト消灯時の光量の差を求めることができる。
【００４０】
なお、画素領域４に設けるセンサ画素回路９の個数は任意でよい。ただし、第１センサ画素回路９ａと第２センサ画素回路９ｂを異なる出力線に接続することが好ましい。例えば、画素領域４に（ｎ×ｍ）個のセンサ画素回路９を設ける場合には、奇数番目の出力線ＯＵＴ１〜ＯＵＴｍ−１のそれぞれにｎ個の第１センサ画素回路９ａを接続し、偶数番目の出力線ＯＵＴ２〜ＯＵＴｍのそれぞれにｎ個の第２センサ画素回路９ｂを接続すればよい。この場合、センサ画素回路９からの読み出しは行ごとに行われる。あるいは、画素領域４にカラー画素と同数の（すなわち、（ｘ×ｙ／３）個の）センサ画素回路９を設けてもよい。あるいは、画素領域４にカラー画素よりも少ない個数の（例えば、カラー画素の数分の１〜数１０分の１の）センサ画素回路９を設けてもよい。
【００４１】
このように本発明の実施形態に係る表示装置は、画素領域４に複数のフォトダイオード（光センサ）を配置した表示装置であって、複数の表示画素回路８および複数のセンサ画素回路９を含む表示パネル２と、センサ画素回路９に対して、バックライト点灯時の検知期間とバックライト消灯時の検知期間とを示すクロック信号ＣＬＫ（制御信号）を出力するセンサロウドライバ回路７（駆動回路）とを備えている。以下、この表示装置に含まれるセンサ画素回路９の詳細を説明する。以下の説明では、センサ画素回路を画素回路と略称し、信号線上の信号を識別するために信号線と同じ名称を使用する（例えば、クロック線ＣＬＫａ上の信号をクロック信号ＣＬＫａという）。
【００４２】
第１センサ画素回路９ａは、クロック線ＣＬＫａ、リセット線ＲＳＴａ、読み出し線ＲＷＳａ、電源線ＶＤＤａおよび出力線ＯＵＴａに接続される。第２センサ画素回路９ｂは、クロック線ＣＬＫｂ、リセット線ＲＳＴｂ、読み出し線ＲＷＳｂ、電源線ＶＤＤｂおよび出力線ＯＵＴｂに接続される。これらの実施形態では、第２センサ画素回路９ｂは第１センサ画素回路９ａと同じ構成を有し同様に動作するので、第２センサ画素回路９ｂに関する説明を適宜省略する。
【００４３】
図６は、第１センサ画素回路９ａおよび第２センサ画素回路９ｂの具体的な構成の一例を示す回路図である。本実施形態において、図６に示す第１画素回路１０ａが、前述の第１センサ画素回路９ａの一具体例であり、第２画素回路１０ｂが、第２センサ画素回路９ｂの一具体例である。図６に示すように、第１画素回路１０ａは、トランジスタＴ１ａ、Ｍ１ａ、フォトダイオードＤ１ａ、および、コンデンサＣ１ａを含んでいる。第２画素回路１０ｂは、トランジスタＴ１ｂ、Ｍ１ｂ、フォトダイオードＤ１ｂ、および、コンデンサＣ１ｂを含んでいる。トランジスタＴ１ａ、Ｍ１ａ、Ｔ１ｂ、Ｍ１ｂは、Ｎ型ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）である。
【００４４】
第１画素回路１０ａでは、フォトダイオードＤ１ａのアノードはリセット線ＲＳＴａに接続され、カソードはトランジスタＴ１ａのソースに接続される。トランジスタＴ１ａのゲートはクロック線ＣＬＫａに接続され、ドレインはトランジスタＭ１ａのゲートに接続される。トランジスタＭ１ａのドレインは電源線ＶＤＤａに接続され、ソースは出力線ＯＵＴａに接続される。コンデンサＣ１ａは、トランジスタＭ１ａのゲートと読み出し線ＲＷＳａの間に設けられる。第１画素回路１０ａでは、トランジスタＭ１ａのゲートに接続されたノードが、検知した光量に応じた電荷を蓄積する蓄積ノードとなり、トランジスタＭ１ａは読み出しトランジスタとして機能する。第２画素回路１０ｂは、第１画素回路１０ａと同じ構成を有する。なお、電源線ＶＤＤａは、ソースラインＳＬを兼ねている。また、出力線ＯＵＴａも、ソースラインＳＬを兼ねている。
【００４５】
図７は、第１画素回路１０ａのレイアウト図である。図７に示すように、第１画素回路１０ａは、ガラス基板上に遮光膜ＬＳ、半導体層（斜線部）、ゲート配線層（点模様部）およびソース配線層（白塗り部）を順に形成することにより構成される。半導体層とソース配線層を接続する箇所、および、ゲート配線層とソース配線層を接続する箇所には、コンタクト（白円で示す）が設けられる。トランジスタＴ１ａ、Ｍ１ａは、半導体層とゲート配線層を交差して配置することにより形成される。フォトダイオードＤ１ａは、Ｐ層、Ｉ層およびＮ層の半導体層を並べて配置することにより形成される。コンデンサＣ１ａは、半導体層とゲート配線層を重ねて配置することにより形成される。遮光膜ＬＳは、金属製であり、基板の裏側から入った光がフォトダイオードＤ１ａに入射することを防止する。第２画素回路１０ｂは、第１画素回路１０ａと同様の形態にレイアウトされる。なお、第１および第２画素回路１０ａ、１０ｂを上記以外の形態にレイアウトしてもよい。図７からも分かるように、電源線ＶＤＤａおよび出力線ＯＵＴａは、ソースラインＳＬを兼ねている。
【００４６】
図８は、センサ画素回路９が第１および第２画素回路１０ａ、１０ｂの構成をとる場合の、表示画素回路とセンサ画素回路との接続関係を示す等価回路図である。なお、図８は等価回路図であり、各素子の物理的な位置を限定するものではない。図８に示す構成例では、トランジスタＭ１のソース電極に接続された電源線ＶＤＤは、緑色表示用の画素へデータ信号を供給するソース線ＳＬｇを兼ねており、トランジスタＭ１のドレイン電極に接続された出力線ＯＵＴは、赤色表示用の画素へデータ信号を供給するソース線ＳＬｒを兼ねている。
【００４７】
図８に示すように、蓄積ノードの電位Ｖｉｎｔは、ソース線ＳＬとのカップリング容量（Ｃｐ１，Ｃｐ２，Ｃｐ３）により、ソース線ＳＬの電位変動から影響を受ける。特に、センサ回路のリセット中に、ソース線ＳＬの電位変動の影響により、蓄積ノード電位Ｖｉｎｔが所定のリセット電位（リセット信号ＲＳＴのハイレベル電位）よりも高くなると、ダイオードＤ１は逆バイアスが印加された状態となってダイオード電流が非常に小さくなり、蓄積ノード電位Ｖｉｎｔを所定のリセット電位に戻すことが困難となる。すなわち、ソース線ＳＬに供給される電位によっては、リセット時に蓄積ノード電位Ｖｉｎｔにノイズ成分が生じ、そのノイズ成分がセンサ出力に含まれてしまうこととなる。しかし、本実施形態の表示装置では、図４に示したとおり、第１画素回路１０ａおよび第２画素回路１０ｂのリセットを、ソース線ＳＬの電位変動がない垂直帰線期間において行う。したがって、第１画素回路１０ａおよび第２画素回路１０ｂのリセット時に、ソース線ＳＬの電位変動によるノイズ成分が生じることがない。これにより、高精度なセンサ出力を得ることが可能となる。
【００４８】
図９は、図４に示した信号によって駆動された場合の第１画素回路１０ａの動作を示す図である。図９に示すように、第１画素回路１０ａは、１フレーム期間に（ａ）リセット、（ｂ）蓄積、（ｃ）保持、および、（ｄ）読み出しを行う。  
【００４９】
図１０は、図４に示した信号によって駆動された場合の第１画素回路１０ａと第２画素回路１０ｂの信号波形図である。図１０において、ＢＬはバックライト３の輝度を表し、Ｖｉｎｔａは第１画素回路１０ａの蓄積ノードの電位（トランジスタＭ１ａのゲート電位）を表し、Ｖｉｎｔｂは第２画素回路１０ｂの蓄積ノードの電位（トランジスタＭ１ｂのゲート電位）を表す。第１画素回路１０ａについては、時刻ｔ１〜時刻ｔ２がリセット期間、時刻ｔ２〜時刻ｔ３が蓄積期間、時刻ｔ３〜時刻ｔ６が保持期間、時刻ｔ６〜時刻ｔ７が読み出し期間となる。第２画素回路１０ｂについては、時刻ｔ３〜時刻ｔ４がリセット期間、時刻ｔ４〜時刻ｔ５が蓄積期間、時刻ｔ５〜時刻ｔ６が保持期間、時刻ｔ６〜時刻ｔ７が読み出し期間となる。なお、図１０においては、クロック信号ＣＬＫａおよびクロック信号ＣＬＫｂがハイレベルからローレベルへ切り替わる時刻が、時刻ｔａおよび時刻ｔｂにそれぞれ一致している。しかし、実際には、クロック信号ＣＬＫａおよびクロック信号ＣＬＫｂがハイレベルからローレベルへ切り替わる時刻は、時刻ｔａおよび時刻ｔｂの少し前であることが好ましい。
【００５０】
第１画素回路１０ａのリセット期間では、クロック信号ＣＬＫａはハイレベル、読み出し信号ＲＷＳａはローレベル、リセット信号ＲＳＴａはリセット用のハイレベルになる。このとき、トランジスタＴ１ａはオンする。したがって、リセット線ＲＳＴａからフォトダイオードＤ１ａとトランジスタＴ１ａを経由して蓄積ノードに電流（フォトダイオードＤ１ａの順方向電流）が流れ（図９（ａ））、電位Ｖｉｎｔａは所定レベルにリセットされる。
【００５１】
第１画素回路１０ａの蓄積期間では、クロック信号ＣＬＫａはハイレベル、リセット信号ＲＳＴａと読み出し信号ＲＷＳａはローレベルになる。このとき、トランジスタＴ１ａはオンする。このときにフォトダイオードＤ１ａに光が入射すると、蓄積ノードからトランジスタＴ１ａとフォトダイオードＤ１ａを経由してリセット線ＲＳＴａに電流（フォトダイオードＤ１ａのフォト電流）が流れ、蓄積ノードから電荷が引き抜かれる（図９（ｂ））。したがって、電位Ｖｉｎｔａは、クロック信号ＣＬＫａがハイレベルである期間（バックライト３の点灯期間）に入射した光の量に応じて下降する。
【００５２】
第１画素回路１０ａの保持期間では、クロック信号ＣＬＫａ、リセット信号ＲＳＴａおよび読み出し信号ＲＷＳａはローレベルになる。このとき、トランジスタＴ１ａはオフする。このときにフォトダイオードＤ１ａに光が入射しても、トランジスタＴ１ａはオフしており、フォトダイオードＤ１ａとトランジスタＭ１のゲートの間は電気的に遮断されているので、電位Ｖｉｎｔａは変化しない（図９（ｃ））。
【００５３】
第１画素回路１０ａの読み出し期間では、クロック信号ＣＬＫａとリセット信号ＲＳＴａはローレベル、読み出し信号ＲＷＳａは読み出し用のハイレベルになる。このとき、トランジスタＴ１ａはオフする。このとき電位Ｖｉｎｔａは、読み出し信号ＲＷＳａの電位の上昇量の（Ｃｑａ／Ｃｐａ）倍（ただし、Ｃｐａは第１画素回路１０ａの全体の容量値、ＣｑａはコンデンサＣ１ａの容量値）だけ上昇する。トランジスタＭ１ａは、ソースドライバ回路６に含まれるトランジスタ（図示せず）を負荷としたソースフォロワ増幅回路を構成し、電位Ｖｉｎｔａに応じて出力線ＯＵＴａを駆動する（図９（ｄ））。
【００５４】
第２画素回路１０ｂは、第１画素回路１０ａと同様に動作する。電位Ｖｉｎｔｂは、リセット期間において所定レベルにリセットされ、蓄積期間ではクロック信号ＣＬＫｂがハイレベルである期間（バックライト３の消灯期間）に入射した光の量に応じて下降し、保持期間では変化しない。読み出し期間では、電位Ｖｉｎｔｂは読み出し信号ＲＷＳｂの電位の上昇量の（Ｃｑｂ／Ｃｐｂ）倍（ただし、Ｃｐｂは第２画素回路１０ｂの全体の容量値、ＣｑｂはコンデンサＣ１ｂの容量値）だけ上昇し、トランジスタＭ１ｂは電位Ｖｉｎｔｂに応じて出力線ＯＵＴｂを駆動する。
【００５５】
以上に示すように、本実施形態に係る第１画素回路１０ａは、１個のフォトダイオードＤ１ａ（光センサ）と、検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、蓄積ノードに接続された制御端子を有するトランジスタＭ１ａ（読み出しトランジスタ）と、フォトダイオードＤ１ａを流れる電流の経路上に設けられ、クロック信号ＣＬＫに従いオン／オフするトランジスタＴ１ａ（保持用スイッチング素子）とを含んでいる。トランジスタＴ１ａは蓄積ノードとフォトダイオードＤ１ａの一端との間に設けられ、フォトダイオードＤ１ａの他端はリセット線ＲＳＴａに接続される。トランジスタＴ１ａは、クロック信号ＣＬＫａに従い、バックライト点灯時の検知期間でオンする。第２画素回路１０ｂは第１画素回路１０ａと同様の構成を有し、第２画素回路１０ｂに含まれるトランジスタＴ１ｂはバックライト消灯時の検知期間でオンする。
【００５６】
このようにフォトダイオードＤ１ａを流れる電流の経路上にバックライト点灯時の検知期間でオンするトランジスタＴ１ａを設け、フォトダイオードＤ１ｂを流れる電流の経路上にバックライト消灯時の検知期間でオンするトランジスタＴ１ｂを設けることにより、バックライト点灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第１画素回路１０ａと、バックライト消灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第２画素回路１０ｂとを構成することができる。
【００５７】
したがって、第１および第２画素回路１０ａ、１０ｂを用いてバックライト点灯時の光量とバックライト消灯時の光量を別個に検知し、画素回路の外部で両者の差を求めることができる。これにより、光環境に依存しない入力機能を提供することができる。
【００５８】
また、第１および第２画素回路１０ａ、１０ｂは、それぞれ、蓄積ノードと読み出し線ＲＷＳａ、ＲＷＳｂとの間に設けられたコンデンサＣ１ａ、Ｃ１ｂをさらに含んでいる。したがって、読み出し線ＲＷＳａ、ＲＷＳｂに読み出し用電位を印加することにより、蓄積ノードの電位を変化させ、検知した光量に応じた信号を第１および第２画素回路１０ａ、１０ｂから読み出すことができる。
【００５９】
また、表示パネル２は第１および第２画素回路１０ａ、１０ｂの出力信号を伝搬する複数の出力線ＯＵＴ１〜ＯＵＴｍをさらに含み、第１画素回路１０ａと第２画素回路１０ｂは種類ごとに異なる出力線に接続されている。したがって、第１および第２画素回路１０ａ、１０ｂからの読み出しを並列に行い、読み出し速度を遅くして、装置の消費電力を削減することができる。
【００６０】
図１１は、本実施形態の表示装置におけるセンサ画素回路からの読み出しタイミングを示すタイミングチャートである。図１１に示すように、第１画素回路１０ａおよび第２画素回路１０ｂからの電位ＶｉｎｔａおよびＶｉｎｔｂの読み出しは、水平期間においてソース線ＳＬへのデータ信号書き込みが行われていない期間（水平同期期間）において行われる。なお、図１１および前述の図４および図１０にも示したとおり、表示パネル２においては、垂直帰線期間において第１画素回路１０ａおよび第２画素回路１０ｂがリセットされる。これにより、第１画素回路１０ａおよび第２画素回路１０ｂのリセット時に、蓄積ノードの電位Ｖｉｎｔにおいて、ソース線ＳＬの電位変動によるノイズ成分が生じることがない。これにより、高精度なセンサ出力を得ることが可能となる。
[第１の実施形態の変形例] 
【００６１】
図１２は、第１の実施形態にかかる表示装置における駆動方法の変形例を示すタイミングチャートである。図１２に示した例は、１フレーム内の前半において奇数行の表示画素を走査し、同じフレームの後半において偶数行の表示画素を走査する、いわゆるインタレース駆動による駆動方法である。
【００６２】
インタレース駆動ではない通常の画素駆動の場合、垂直帰線期間は１フレームに１回であり、表示と同一の周波数（６０Ｈｚ）でセンサを駆動させる必要があるので、より高速なセンシングを行うことは困難である。一方、図１２に示した例のように、インタレース駆動による表示の場合は、１フレーム内に２回垂直帰線期間が存在するので、表示周波数の２倍の速さ（１２０Ｈｚ）でセンサを駆動することができる。
【００６３】
この場合も、図１２に示すように、垂直帰線期間に第１画素回路１０ａおよび第２画素回路１０ｂのリセットを行う。これにより、リセット期間において、蓄積ノードの電位Ｖｉｎｔにおいて、ソース線ＳＬの電位変動によるノイズ成分が生じることがない。したがって、高精度なセンサ出力を得ることが可能となる。
[第２の実施形態]
【００６４】
図１３は、本発明の第２の実施形態に係る画素回路の回路図である。図１３に示す画素回路３０は、トランジスタＴ１ａ、Ｔ１ｂ、Ｍ１ａ、Ｍ１ｂ、フォトダイオードＤ１、および、コンデンサＣ１ａ、Ｃ１ｂを含んでいる。トランジスタＴ１ａ、Ｔ１ｂ、Ｍ１ａ、Ｍ１ｂは、Ｎ型ＴＦＴである。図１３では、左半分が第１画素回路に相当し、右半分が第２画素回路に相当する。画素回路３０は、クロック線ＣＬＫａ、ＣＬＫｂ、リセット線ＲＳＴ、読み出し線ＲＷＳ、電源線ＶＤＤａ、ＶＤＤｂ、および、出力線ＯＵＴａ、ＯＵＴｂに接続される。なお、電源線ＶＤＤａ、ＶＤＤｂ、および、出力線ＯＵＴａ、ＯＵＴｂは、ソース線ＳＬを兼ねている。
【００６５】
図１３に示すように、フォトダイオードＤ１のアノードはリセット線ＲＳＴに接続され、カソードはトランジスタＴ１ａ、Ｔ１ｂのソースに接続される。トランジスタＴ１ａのゲートはクロック線ＣＬＫａに接続され、ドレインはトランジスタＭ１ａのゲートに接続される。トランジスタＭ１ａのドレインは電源線ＶＤＤａに接続され、ソースは出力線ＯＵＴａに接続される。コンデンサＣ１ａは、トランジスタＭ１ａのゲートと読み出し線ＲＷＳの間に設けられる。トランジスタＴ１ｂのゲートはクロック線ＣＬＫｂに接続され、ドレインはトランジスタＭ１ｂのゲートに接続される。トランジスタＭ１ｂのドレインは電源線ＶＤＤｂに接続され、ソースは出力線ＯＵＴｂに接続される。コンデンサＣ１ｂは、トランジスタＭ１ｂのゲートと読み出し線ＲＷＳの間に設けられる。画素回路３０では、トランジスタＭ１ａのゲートに接続されたノードが第１蓄積ノードとなり、トランジスタＭ１ｂのゲートに接続されたノードが第２蓄積ノードとなり、トランジスタＭ１ａ、Ｍ１ｂは読み出しトランジスタとして機能する。図１４は、画素回路３０のレイアウト図である。図１４の説明は、第１の実施形態と同じである。
【００６６】
図１５は、画素回路３０の動作を示す図である。画素回路３０は、１フレーム期間に（ａ）バックライト点灯時のリセット、（ｂ）バックライト点灯時の蓄積、（ｃ）バックライト消灯時のリセット、（ｄ）バックライト消灯時の蓄積、（ｅ）保持、および、（ｆ）読み出しを行う。
【００６７】
図１６は、画素回路３０の信号波形図である。図１６において、Ｖｉｎｔａは第１蓄積ノードの電位（トランジスタＭ１ａのゲート電位）を表し、Ｖｉｎｔｂは第２蓄積ノードの電位（トランジスタＭ１ｂのゲート電位）を表す。図１６では、時刻ｔ１〜時刻ｔ２がバックライト点灯時のリセット期間、時刻ｔ２〜時刻ｔ３がバックライト点灯時の蓄積期間、時刻ｔ３〜時刻ｔ４がバックライト消灯時のリセット期間、時刻ｔ４〜時刻ｔ５がバックライト消灯時の蓄積期間、時刻ｔ３〜時刻ｔ６と時刻ｔ５〜時刻ｔ６が保持期間、時刻ｔ６〜時刻ｔ７が読み出し期間となる。
【００６８】
バックライト点灯時のリセット期間では、クロック信号ＣＬＫａはハイレベル、クロック信号ＣＬＫｂと読み出し信号ＲＷＳはローレベル、リセット信号ＲＳＴはリセット用のハイレベルになる。このときトランジスタＴ１ａはオンし、トランジスタＴ１ｂはオフする。したがって、リセット線ＲＳＴからフォトダイオードＤ１とトランジスタＴ１ａを経由して第１蓄積ノードに電流（フォトダイオードＤ１の順方向電流）が流れ（図１５（ａ））、電位Ｖｉｎｔａは所定レベルにリセットされる。
【００６９】
バックライト点灯時の蓄積期間では、クロック信号ＣＬＫａはハイレベル、クロック信号ＣＬＫｂ、リセット信号ＲＳＴおよび読み出し信号ＲＷＳはローレベルになる。このときトランジスタＴ１ａはオンし、トランジスタＴ１ｂはオフする。このときにフォトダイオードＤ１に光が入射すると、第１蓄積ノードからトランジスタＴ１ａとフォトダイオードＤ１を経由してリセット線ＲＳＴに電流（フォトダイオードＤ１のフォト電流）が流れ、第１蓄積ノードから電荷が引き抜かれる（図１５（ｂ））。したがって、電位Ｖｉｎｔａは、この期間（バックライト３の点灯時間）に入射した光の量に応じて下降する。なお、この期間では電位Ｖｉｎｔｂは変化しない。
【００７０】
バックライト消灯時のリセット期間では、クロック信号ＣＬＫｂはハイレベル、クロック信号ＣＬＫａと読み出し信号ＲＷＳはローレベル、リセット信号ＲＳＴはリセット用のハイレベルになる。このときトランジスタＴ１ａはオフし、トランジスタＴ１ｂはオンする。したがって、リセット線ＲＳＴからフォトダイオードＤ１とトランジスタＴ１ｂを経由して第２蓄積ノードに電流（フォトダイオードＤ１の順方向電流）が流れ（図１５（ｃ））、電位Ｖｉｎｔｂは所定レベルにリセットされる。
【００７１】
バックライト消灯時の蓄積期間では、クロック信号ＣＬＫｂはハイレベル、クロック信号ＣＬＫａ、リセット信号ＲＳＴおよび読み出し信号ＲＷＳはローレベルになる。このときトランジスタＴ１ａはオフし、トランジスタＴ１ｂはオンする。このときにフォトダイオードＤ１に光が入射すると、第２蓄積ノードからトランジスタＴ１ｂとフォトダイオードＤ１を経由してリセット線ＲＳＴに電流（フォトダイオードＤ１のフォト電流）が流れ、第２蓄積ノードから電荷が引き抜かれる（図１５（ｄ））。したがって、電位Ｖｉｎｔｂは、この期間（バックライト３の消灯時間）に入射した光の量に応じて下降する。なお、この期間では電位Ｖｉｎｔａは変化しない。
【００７２】
保持期間では、クロック信号ＣＬＫａ、ＣＬＫｂ、リセット信号ＲＳＴおよび読み出し信号ＲＷＳはローレベルになる。このとき、トランジスタＴ１ａ、Ｔ１ｂはオフする。このときにフォトダイオードＤ１に光が入射しても、トランジスタＴ１ａ、Ｔ１ｂはオフしており、フォトダイオードＤ１とトランジスタＭ１ａ、Ｍ１ｂのゲートの間は電気的に遮断されているので、電位Ｖｉｎｔａ、Ｖｉｎｔｂは変化しない（図１５（ｅ））。
【００７３】
読み出し期間では、クロック信号ＣＬＫａ、ＣＬＫｂとリセット信号ＲＳＴはローレベル、読み出し信号ＲＷＳは読み出し用のハイレベルになる。このときトランジスタＴ１ａ、Ｔ１ｂはオフする。このときに電位Ｖｉｎｔａ、Ｖｉｎｔｂは、読み出し信号ＲＷＳの電位の上昇分だけ上昇し、トランジスタＭ１ａのドレイン−ソース間に電位Ｖｉｎｔａに応じた量の電流Ｉａが流れ、トランジスタＭ１ｂのドレイン−ソース間に電位Ｖｉｎｔｂに応じた量の電流Ｉｂが流れる（図１５（ｆ））。電流Ｉａは出力線ＯＵＴａを経由してソースドライバ回路６に入力され、電流Ｉｂは出力線ＯＵＴｂを経由してソースドライバ回路６に入力される。
【００７４】
以上に示すように、本実施形態に係る画素回路３０は、第１の実施形態に係る第１および第２画素回路１０ａ、１０ｂの間で１個のフォトダイオードＤ１（光センサ）を共有した構成を有する。共有されたフォトダイオードＤ１のカソードは、第１画素回路相当部分に含まれるトランジスタＴ１ａのソースと、第２画素回路相当部分に含まれるトランジスタＴ１ｂのソースに接続される。
【００７５】
画素回路３０によれば、第１の実施形態に係る第１および第２画素回路１０ａ、１０ｂと同様に、バックライト点灯時の光量とバックライト消灯時の光量を検知することができる。これにより、第１の実施形態と同様の効果が得られる。また、２種類の画素回路間で１個のフォトダイオードＤ１を共有することにより、２種類の画素回路間でのフォトダイオードの特性差は生じない。これにより、バックライト点灯時の光量とバックライト消灯時の光量の差を正確に求めることができる。また、フォトダイオードの個数を減らし、開口率を高くして、センサ画素回路の感度を高くすることができる。
【００７６】
本実施形態においても、画素回路３０のリセットは、図１６に示したとおり、垂直帰線期間において行われる。画素回路３０のリセット時に、蓄積ノードの電位Ｖｉｎｔにおいて、ソース線ＳＬの電位変動によるノイズ成分が生じることがない。これにより、高精度なセンサ出力を得ることが可能となる。
[第２の実施形態の変形例]
【００７７】
第２の実施形態においても、第１の実施形態で図１２を参照しながら説明した変形例と同様に、表示画素回路に対してインタレース駆動を行う場合に、図１７に示すように、垂直帰線期間において画素回路３０のリセットを行っても良い。この変形例によっても、リセット期間において、蓄積ノードの電位Ｖｉｎｔに、ソース線ＳＬの電位変動によるノイズ成分が生じることがない。したがって、高精度なセンサ出力を得ることができる。
[回路構成の変形例]
【００７８】
第１の実施形態において図６を参照して説明した回路構成について、以下に示す変形例を構成することができる。図１８Ａ〜図１８Ｃは、それぞれ、第１の実施形態の第１〜第５変形例に係る画素回路の回路図である。図１８Ａ〜図１８Ｃに示す第１画素回路１１ａ、１２ａ、１５ａは、第１の実施形態に係る第１画素回路１０ａに対して以下の変形を行うことにより得られる。第２画素回路１１ｂ、１２ｂ、１５ｂは、第１の実施形態に係る第２画素回路１０ｂに対して同じ変形を行うことにより得られる。
【００７９】
図１８Ａに示す第１画素回路１１ａは、第１画素回路１０ａに含まれるコンデンサＣ１をＰ型ＴＦＴであるトランジスタＴＣａに置換したものである。第１画素回路１１ａでは、トランジスタＴＣａのドレインはトランジスタＴ１ａのドレインに接続され、ソースはトランジスタＭ１ａのゲートに接続され、ゲートは読み出し線ＲＷＳａに接続される。このように接続されたトランジスタＴＣａは、読み出し線ＲＷＳａに読み出し用のハイレベルが印加されたときに、元の画素回路よりも蓄積ノードの電位を大きく変化させる。したがって、強い光が入射したときの蓄積ノードの電位と弱い光が入射したときの蓄積ノードの電位との差を増幅して、画素回路１１ａの感度を向上させることができる。第２の実施形態の画素回路３０について同様の変形を行うと、図２１Ａに示す画素回路３１が得られる。
【００８０】
図１８Ｂに示す第１画素回路１２ａは、第１画素回路１０ａに含まれるフォトダイオードＤ１をフォトトランジスタＴＤａに置換したものである。これにより、第１画素回路１２ａに含まれるトランジスタはすべてＮ型となる。したがって、Ｎ型トランジスタだけを製造できる片チャンネルプロセスを用いて、第１画素回路１２ａを製造することができる。第２の実施形態の画素回路３０について同様の変形を行うと、図２１Ｂに示す画素回路３２が得られる。
【００８１】
図１８Ｃに示す第１画素回路１５ａは、第１画素回路１０ａにトランジスタＴＳａを追加したものである。トランジスタＴＳａは、Ｎ型ＴＦＴであり、選択用スイッチング素子として機能する。第１画素回路１５ａでは、トランジスタＭ１ａのソースは、トランジスタＴＳａのドレインに接続される。トランジスタＴＳａのソースは出力線ＯＵＴａに接続され、ゲートは選択線ＳＥＬａに接続される。選択信号ＳＥＬａは、第１画素回路１５ａから読み出しを行うときにハイレベルになる。また、コンデンサＣ１ａは、第１画素回路１０ａでは読み出し線ＲＳＷａに接続されていたが、第１画素回路１５ａでは電源線ＶＤＤに接続されている。これにより、画素回路のバリエーションが得られる。第２の実施形態の画素回路３０について同様の変形を行うと、図２１Ｃに示す画素回路３５が得られる。
【００８２】
図１９は、第１画素回路１５ａの動作を示す図である。図２０は、第１画素回路１５ａ，１５ｂの信号波形図である。読み出し以外のときには、選択信号ＳＥＬａはローレベルになり、トランジスタＴＳａはオフし、第１画素回路１５ａは第１画素回路１０ａと同様に動作する（図１９（ａ）〜（ｃ））。読み出し時には、選択信号ＳＥＬａはハイレベルになり、トランジスタＴＳａはオンする。このとき、トランジスタＭ１ａのドレイン−ソース間に電位Ｖｉｎｔａに応じた量の電流Ｉａが流れる（図１９（ｄ））。
【００８３】
以上に示すように、上記の各実施形態およびその変形例にかかる表示装置は、バックライト点灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第１センサ画素回路と、バックライト消灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第２センサ画素回路とを別個に備える。これにより、上記各実施形態およびその変形例にかかる表示装置は、センサ画素回路の外部で２種類の光量の差を求め、バックライト点灯時の光量とバックライト消灯時の光量の差を検知できるので、従来の課題を解決し、光環境に依存しない入力機能を提供することができる。
【００８４】
また、上記の各実施形態およびその変形例にかかる表示装置によれば、垂直帰線期間においてセンサ画素回路のリセットを行うので、ソース線ＳＬの電位変動に影響されない高精度のセンサ出力を得ることができる。
【００８５】
なお、本発明では、表示装置に設けられる光源の種類には特に限定はない。したがって、例えば、表示用に設けた可視光バックライトを点灯および消灯させてもよい。あるいは、表示用の可視光バックライトとは別に、光検知用の赤外光バックライトを表示装置に設けてもよい。このような表示装置では、可視光バックライトを常に点灯させて、赤外光バックライトだけを１フレーム期間に１回、点灯および消灯させてもよい。
【産業上の利用可能性】
【００８６】
本発明は、光センサを備えたタッチセンサ付き表示装置として、産業上の利用が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２２】
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【図２３】
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【国際調査報告】
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