(57)【要約】グラフェン層を含む半導体装置及びその製造方法に関する。触媒金属上に化学気相成長法等によりグラフェンを成長させる方法が知られているが、この方法では、導体である触媒金属とグラフェンが接しているため、グラフェンをチャンネルとして用いることができない。本発明は、基板１上に触媒膜（２）を形成する工程と、前記触媒膜（２）を起点としてグラフェン層（３）を成長させる工程と、前記グラフェン層（３）に接する電極４を前記基板１上に形成する工程と、前記触媒膜（２）を除去する工程と、を含むことを特徴とする半導体装置の製造方法である。
2011058651.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体上に触媒膜を形成する工程と、
前記触媒膜を起点としてグラフェン層を成長させる工程と、
前記グラフェン層に接する導電膜を前記絶縁体上に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記触媒膜を除去する工程と、
前記グラフェン層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にトップゲート電極を形成する工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記触媒膜を除去する工程と、
前記絶縁体と前記グラフェン層との間にゲート絶縁膜を形成する工程と、
前記グラフェン層との間で前記ゲート絶縁膜を挟む位置にバックゲート電極を形成する工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記グラフェン層を薄化する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記触媒膜を除去する工程と、
前記グラフェン層の前記導電膜の一方に位置する第１の部分を前記導電膜の他方に位置する第２の部分よりも薄化する工程と、
前記第１の部分上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にトップゲート電極を形成する工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記触媒膜を除去する工程と、
前記グラフェン層の前記導電膜の一方に位置する第１の部分を前記導電膜の他方に位置する第２の部分よりも薄化する工程と、
前記絶縁体と前記前記第１の部分との間にゲート絶縁膜を形成する工程と、
前記第１の部分との間で前記ゲート絶縁膜を挟む位置にバックゲート電極を形成する工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記グラフェン層を前記触媒膜の上面及び下面の両方から成長させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記触媒膜を除去する工程と、
前記グラフェン層の前記触媒膜の上面又は下面の一方から成長した部分の一部を除去する工程と、
前記グラフェン層の前記触媒膜の上面又は下面の他方から成長した部分上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にトップゲート電極を形成する工程と、
を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記触媒膜を除去する工程と、
前記グラフェン層の前記触媒膜の上面又は下面の一方から成長した部分の一部を除去する工程と、
前記絶縁体と前記グラフェン層の前記触媒膜の上面又は下面の他方から成長した部分との間にゲート絶縁膜を形成する工程と、
前記グラフェン層との間で前記ゲート絶縁膜を挟む位置にバックゲート電極を形成する工程と、
を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
ソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極により懸架されたグラフェン層を含むチャネルと、
前記グラフェン層のバンド構造を変化させるゲート電極と、
前記ゲート電極と前記チャネルとの間に形成されたゲート絶縁膜と、
を有することを特徴とする半導体装置。
【請求項１１】
前記ソース電極及び前記ドレイン電極は絶縁体上に形成されており、
前記チャネルは前記絶縁体から離間して形成されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記グラフェン層は前記ソース電極及び前記ドレイン電極よりも前記チャネルから離間する方向に延びており、
前記チャネルは、前記グラフェン層の前記ソース電極及び前記ドレイン電極よりも前記チャネルから離間する方向に延びた部分よりも薄いことを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
２個の導電膜と、
前記２個の導電膜により懸架されたグラフェン層を含む配線と、
を有することを特徴とする半導体装置。
【請求項１４】
前記２個の導電膜は絶縁体上に形成されており、
前記配線は前記絶縁体から離間して形成されていることを特徴とする請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、電界効果トランジスタのチャネルの材料としてグラフェンが注目されている。また、グラフェンは半導体装置の配線の材料としても注目されている。これは、グラフェンはシリコンよりも数桁高い電子移動度を有し、更に、高い電流密度耐性を有しているからである。そこで、一部にグラフェンを用いたチャネル及び／又は配線を含む半導体装置の製造方法について種々の検討が行われている。【０００３】
例えば、グラファイトから接着テープ等を用いてグラフェンを剥ぎ取り、これを所望の位置に貼り付ける方法が知られている。しかしながら、この方法では、微細な半導体装置を製造することが極めて困難である。また、処理に多大な時間が必要とされる。【０００４】
また、炭化シリコン（ＳｉＣ）基板からシリコンを昇華させることによりグラフェンを作製する方法もある。しかしながら、シリコンの昇華には１２００℃以上での加熱が必要であるため、シリコン酸化膜等を含む半導体装置の製造にこの方法を採用することはできない。【０００５】
更に、触媒金属上に化学気相成長法等によりグラフェンを成長させる方法も知られている。しかしながら、この方法では、導体である触媒金属とグラフェンが接しているため、グラフェンをチャネルとして用いることができない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７―２５０８号公報
【特許文献２】特開平８−２６０１５０号公報
【特許文献３】特開平９−３１７５７号公報
【非特許文献】
【０００７】
【非特許文献１】Appl. Phys. Lett.77 (2000) 531
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、グラフェンを用いながら容易に製造することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
半導体装置の製造方法の一態様では、絶縁体上に触媒膜を形成し、前記触媒膜を起点としてグラフェン層を成長させ、前記グラフェン層に接する導電膜を前記絶縁体上に形成する。なお、グラフェン（graphene）は、グラファイト（graphite）の基本単位であり、グラファイトは互いに積層された複数のグラフェンから構成されている。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１の実施形態に係る半導体装置を示す断面図である。
【図２】図２は、図１に示す構造の一部の透過型電子顕微鏡写真を示す図である。
【図３】図３は、図２の一部を拡大して示す図である。
【図４Ａ】図４Ａは、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４Ｂ】図４Ｂは、図４Ａに引き続き、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４Ｃ】図４Ｃは、図４Ｂに引き続き、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４Ｄ】図４Ｄは、図４Ｃに引き続き、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４Ｅ】図４Ｅは、図４Ｄに引き続き、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４Ｆ】図４Ｆは、図４Ｅに引き続き、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４Ｇ】図４Ｇは、図４Ｆに引き続き、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】図５は、第２の実施形態に係る半導体装置を示す断面図である。
【図６Ａ】図６Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｂ】図６Ｂは、図６Ａに引き続き、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｃ】図６Ｃは、図６Ｂに引き続き、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｄ】図６Ｄは、図６Ｃに引き続き、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｅ】図６Ｅは、図６Ｄに引き続き、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｆ】図６Ｆは、図６Ｅに引き続き、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】図７は、第３の実施形態に係る半導体装置を示す断面図である。
【図８Ａ】図８Ａは、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８Ｂ】図８Ｂは、図８Ａに引き続き、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８Ｃ】図８Ｃは、図８Ｂに引き続き、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】図９は、第４の実施形態に係る半導体装置を示す断面図である。
【図１０Ａ】図１０Ａは、第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０Ｂ】図１０Ｂは、図１０Ａに引き続き、第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０Ｃ】図１０Ｃは、図１０Ｂに引き続き、第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】図１１は、触媒膜の厚さとグラフェン層の厚さとの関係を示すグラフである。
【図１２】図１２は、アセチレンの濃度とグラフェン層の厚さとの関係
【図１３】図１３は、アセチレン濃度を５００ｐｐｍ程度とした場合に形成されたグラフェン層の透過型電子顕微鏡写真を示す図である。
【図１４】図１４は、アセチレン濃度を５０００ｐｐｍ程度とした場合に形成されたグラフェン層の透過型電子顕微鏡写真を示す図である。
【図１５】図１５は、図１３及び図１４に示すグラフェン層のラマン分光法により測定したＧバンド及びＤバンドのスペクトルを示す図である。
【図１６】図１６は、図１３のグラフェン層よりも成長時間を短縮した場合に形成されたグラフェン層の透過型電子顕微鏡写真を示す図である。
【図１７】図１７は、２層程度のグラフェンからなるグラフェン層の透過型電子顕微鏡写真を示す図である。
【図１８】図１８は、グラフェン層の電流密度耐性を示すグラフである。
【図１９】図１９は、第５の実施形態に係る半導体装置を示す断面図である。
【図２０Ａ】図２０Ａは、第５の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２０Ｂ】図２０Ｂは、図２０Ａに引き続き、第５の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２０Ｃ】図２０Ｃは、図２０Ｂに引き続き、第５の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２０Ｄ】図２０Ｄは、図２０Ｃに引き続き、第５の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２０Ｅ】図２０Ｅは、図２０Ｄに引き続き、第５の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２１】図２１は、第６の実施形態に係る半導体装置を示す断面図である。
【図２２Ａ】図２２Ａは、第６の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２２Ｂ】図２２Ｂは、図２２Ａに引き続き、第６の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２２Ｃ】図２２Ｃは、図２２Ｂに引き続き、第６の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２２Ｄ】図２２Ｄは、図２２Ｃに引き続き、第６の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２２Ｅ】図２２Ｅは、図２２Ｄに引き続き、第６の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２２Ｆ】図２２Ｆは、図２２Ｅに引き続き、第６の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２２Ｇ】図２２Ｇは、図２２Ｆに引き続き、第６の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２２Ｈ】図２２Ｈは、図２２Ｇに引き続き、第６の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２２Ｉ】図２２Ｉは、図２２Ｈに引き続き、第６の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２２Ｊ】図２２Ｊは、図２２Ｉに引き続き、第６の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２３】図２３は、グラフェン層、金属膜及びグラフェン層の積層構造体の透過型電子顕微鏡写真を示す図である。
【図２４Ａ】図２４Ａは、第７の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２４Ｂ】図２４Ｂは、図２４Ａに引き続き、第７の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２４Ｃ】図２４Ｃは、図２４Ｂに引き続き、第７の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２４Ｄ】図２４Ｄは、図２４Ｃに引き続き、第７の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２４Ｅ】図２４Ｅは、図２４Ｄに引き続き、第７の実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、実施形態について、添付の図面を参照して具体的に説明する。
【００１２】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体装置を示す断面図である。
【００１３】
第１の実施形態では、図１に示すように、シリコン層１ａ上にシリコン酸化膜１ｂが形成され、その上に、２つの電極４が形成されている。また、２つ電極４の間にグラフェン層３が懸架されている。グラフェン層３は、１層又は２層以上のグラフェンを含んでいる。更に、グラフェン層３を取り囲む絶縁膜５が形成されている。絶縁膜５の材料としては、酸化ハフニウム、酸化アルミニウム、酸化シリコン、酸化チタン等が挙げられる。絶縁膜５によりグラフェン層３とシリコン酸化膜１ｂとの間の隙間が埋め込まれている。また、絶縁膜５によりグラフェン層３の上面が覆われている。そして、絶縁膜５のグラフェン層３の上面上に位置する部分の上にトップゲート電極７が形成されている。更に、シリコン層１ａの裏面にバックゲート電極６が形成されている。
【００１４】
このように構成された第１の実施形態では、バックゲート電極６の電位及びトップゲート電極７の電位に応じてグラフェン層３のフェルミ準位が変化する。また、グラフェン層３は絶縁膜５により覆われており、２つの電極４の間を流れる電流の経路はグラフェン層３のみである。従って、グラフェン層３がチャネルとして機能し、２つの電極４がソース電極及びドレイン電極として機能する。なお、ゲート電圧による電界効果を有効に作用させるためには、グラフェン層３に含まれるグラフェンの層数は１〜１０層程度であることが好ましい。図２に、図１に示す構造の一部の透過型電子顕微鏡（ＴＥＭ）写真を示し、図３に、図２の一部を拡大して示す。
【００１５】
なお、バックゲート電極６及び７の一方が省略されていてもよい。
【００１６】
次に、第１の実施形態に係る半導体装置を製造する方法について説明する。図４Ａ乃至図４Ｇは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００１７】
先ず、図４Ａに示すように、基板１上に触媒膜２を形成する。基板１としては、例えば、シリコン層１ａの表面にシリコン酸化膜１ｂが形成され、裏面にシリコン酸化膜１ｃが形成されたものを用いる。シリコン酸化膜１ｂ及び１ｃは、例えば熱酸化により形成されている。触媒膜２としては、例えば厚さが２００ｎｍ程度の鉄（Ｆｅ）膜をリフトオフ法により形成する。つまり、触媒膜２を形成する予定の領域を開口するレジスト膜をシリコン酸化膜１ｂ上に形成し、例えばスパッタリング法により触媒膜を堆積する。このようなレジスト膜の形成では、例えばフォトリソグラフィ技術又は電子ビームリソグラフィ技術を採用することができる。そして、レジスト膜をその上の触媒膜と共に除去する。この結果、触媒膜２がシリコン酸化膜１ｂ上に残存する。スパッタリング法により触媒膜の形成条件は特に限定されないが、例えば出力を１００Ｗとし、スパッタリングレートを１Å／秒とする。また、スパッタリング法に代えて、電子ビーム蒸着法又は分子線エピタキシー（ＭＢＥ：molecular
beam epitaxy）法を用いてもよい。触媒膜２として、酸化鉄（ＦｅＯ及びＦｅ２Ｏ３）、塩化鉄（Ｆｅ２Ｃｌ３）、及びコバルト鉄（ＣｏＦｅ）等の鉄を含む化合物又は合金の膜を形成してもよい。また、触媒膜２として、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、金（Ａｕ）、又は銅（Ｃｕ）の膜を形成してもよく、Ｎｉ、Ｃｏ、Ｐｔ、Ａｕ、Ｃｕを含む化合物又は合金の膜を形成してもよい。触媒膜２の厚さは特に限定されないが、５０ｎｍ〜１０００ｎｍであることが好ましく、１００ｎｍ〜５００ｎｍであることがより好ましい。
【００１８】
次いで、図４Ｂに示すように、触媒膜２上にグラフェン層３を形成する。グラフェン層３の形成は、例えば真空槽内で熱ＣＶＤ（chemical vapor deposition）法により行う。この場合、例えば、基板１の温度を６５０℃程度に設定し、原料ガスであるアセチレン及びアルゴンの混合ガスの総圧力を１ｋＰａ程度に設定する。アセチレンの分圧の全圧に対する割合は、例えば０．００１％〜１０％程度とするが、成長させようとするグラフェン層３の厚さ及び成長条件等に応じて調整することが好ましい。また、グラフェン層３の形成を、ホットフィラメントＣＶＤ法、リモートプラズマＣＶＤ法、又はプラズマＣＶＤ法等により行ってもよい。また、原料ガスとして、エチレン、メタン、エタン等の炭化水素ガス又はエタノール等のアルコールを用いてもよく、原料ガスに、微量の水又は酸素等の酸化系ガスを加えてもよい。また、基板１の温度は、例えば３００℃〜８００℃とするが、触媒膜２の種類及び厚さ、並びに原料ガスの種類等に応じて調整することが好ましい。触媒膜２としてＦｅ膜を用い、原料ガスとしてアセチレンを用いる場合、基板１の温度は５５０℃〜７００℃程度とすることが好ましい。
【００１９】
その後、図４Ｃに示すように、シリコン酸化膜１ｂ上にグラフェン層３の端部の上面及び側面を覆う２個の電極４を形成する。電極４としては、例えば厚さが１０ｎｍ程度のチタン（Ｔｉ）膜及びその上に位置する厚さが２００ｎｍ程度のＡｕ膜の積層体をリフトオフ法により形成する。なお、レジスト膜の形成では、例えばフォトリソグラフィ技術又は電子ビームリソグラフィ技術を採用することができる。
【００２０】
続いて、図４Ｄに示すように、触媒膜２を除去する。グラフェン層３の両端部が側方から電極４により保持されているため、グラフェン層３は電極４間に懸架される。なお、触媒膜２は、例えば塩酸、塩化鉄水溶液、又はフッ酸等を用いたウェット処理により除去することができる。触媒膜２として厚さが１０ｎｍ〜５００ｎｍ程度のＦｅ膜が形成されている場合、濃度が９体積％の塩酸を用いると、３０分程度で触媒膜２の除去が完了する。
【００２１】
次いで、図４Ｅに示すように、グラフェン層３の露出面を覆う絶縁膜５を形成する。絶縁膜５の材料として酸化ハフニウム又は酸化アルミニウムを用いる場合、例えば原子層堆積法（ＡＬＤ法）によりグラフェン層３を覆うように絶縁膜５を堆積させることができる。絶縁膜５の材料として酸化ハフニウムを用いる場合、原料として例えばテトラキスジメチルアミノハフニウム(ＴＤＭＡＨ)を用い、２５０℃の温度で絶縁膜５を形成することができる。絶縁膜５の材料として酸化アルミニウムを用いる場合、原料としてトリメチルアルミニウムを用い、３００℃の温度で絶縁膜５を形成することができる。絶縁膜５の材料として酸化シリコンを用いる場合、例えばＳＯＧ（spin on glass）溶液をスピンコート法で塗布し、窒素雰囲気で５００℃程度でアニールすることにより絶縁膜５を形成することができる。
【００２２】
その後、図４Ｆに示すように、シリコン酸化膜１ｃを除去する。シリコン酸化膜１ｃは、例えばシリコン層１ａよりも上方をレジスト膜（例えば東京応化工業社の「ＴＳＭＲ−Ｖ５０」）で保護した上で、バッファードフッ酸等を用いて除去することができる。この処理時間は５分間程度である。続いて、シリコン層１ａの裏面にバックゲート電極６を形成する。バックゲート電極６としては、例えば厚さが１０ｎｍ程度のＴｉ膜及びその上に位置する厚さが１００ｎｍ程度のＡｕ膜の積層体を電子ビーム蒸着法により形成する。
【００２３】
次いで、図４Ｇに示すように、絶縁膜５のグラフェン層３の上面を覆う部分上にトップゲート電極７を形成する。トップゲート電極７としては、例えば厚さが１０ｎｍ程度のＴｉ膜及びその上に位置する厚さが１００ｎｍ程度のＡｕ膜の積層体をリフトオフ法により形成する。なお、レジスト膜の形成では、例えばフォトリソグラフィ技術又は電子ビームリソグラフィ技術を採用することができる。Ｔｉ膜及びＡｕ膜の堆積は、例えば電子ビーム蒸着法により行う。
【００２４】
このようにして、第１の実施形態に係る半導体装置を製造することができる。
【００２５】
この製造方法では、触媒膜２上にグラフェン層３を形成しているが、触媒膜２を適切に除去しているため、グラフェン層３を確実にチャネルとして機能させることができる。
【００２６】
なお、図２及び図３にＴＥＭ写真を示す試料は、このような製造方法に倣って作製したものである。具体的には、触媒膜２として厚さが２００ｎｍのＦｅ膜を用い、グラフェン層３の形成時に、アセチレン及びアルゴンの混合ガスの総圧力を１ｋＰａとし、基板１の温度を６５０℃とした。
【００２７】
また、触媒膜２として、Ｆｅ膜に代えてＣｏ膜を用いる場合、Ｃｏ膜は下地膜として機能する窒化チタンチタンナイトライド（ＴｉＮ）膜上に形成することが好ましい。この場合、例えば、Ｃｏ膜の厚さは１ｎｍ〜１００ｎｍ程度とし、ＴｉＮ膜の厚さは０．１ｎｍ〜５０ｎｍ程度とする。Ｃｏ膜及びＴｉＮ膜は、スパッタリング法等により形成することができる。そして、グラフェン層３の形成を、熱ＣＶＤ法により、基板１の温度を５１０℃に設定して３０分間行うと、グラフェン層３の厚さは２１ｎｍ程度となる。このように、Ｃｏ膜を用いる場合には、Ｆｅ膜を用いる場合よりも低温でグラフェン層３を成長させることが可能である。従って、層間絶縁膜等の熱に弱い部分の損傷を抑制することができる。
【００２８】
なお、下地膜として、チタン（Ｔｉ）、チタンシリサイド（ＴｉＳｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、モリブデン（Ｍｏ）、及びニオブ（Ｎｂ）の少なくとも１種を含む金属、窒化物、酸化物、炭化物、及び合金の膜を用いてもよい。
【００２９】
また、下地膜は触媒膜２と共に、酸処理等により除去すればよい。
【００３０】
（第２の実施形態）
次に、第２の実施形態について説明する。図５は、第２の実施形態に係る半導体装置を示す断面図である。
【００３１】
第２の実施形態では、図５に示すように、２つ電極４の間にグラフェン層１２が懸架されている。また、グラフェン層１２の上面及び側面が電極４に接する部分の下方には、グラフェン層１３及びその上に位置する金属膜１１が形成されている。グラフェン層１３の下面はシリコン酸化膜１ｂの上面に接し、金属膜１１の上面はグラフェン層１２の下面に接している。グラフェン層１２及び１３は、夫々、１層又は２層以上のグラフェンを含んでいる。金属膜１１は、下から順にＣｏ膜、窒化チタン（ＴｉＮ）膜及びＣｏ膜が積層された積層体である。そして、２つの電極４の間でグラフェン層１２を覆う絶縁膜５が形成されている。他の構成は第１の実施形態と同様である。
【００３２】
このような第２の実施形態では、グラフェン層１２及び１３を第１の実施形態のグラフェン層３よりも低温で形成することができる。従って、熱に弱い層間絶縁膜等の損傷を抑制することができる。
【００３３】
次に、第２の実施形態に係る半導体装置を製造する方法について説明する。図６Ａ乃至図６Ｆは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００３４】
先ず、図６Ａに示すように、基板１のシリコン酸化膜１ｂ上に、所定の平面形状の金属膜１１を形成する。即ち、例えば、厚さが４．３ｎｍのＣｏ膜１１ａ、厚さが２．５ｎｍのＴｉＮ膜１１ｂ、厚さが４．３ｎｍのＣｏ膜１１ｃをこの順でスパッタリング法等により形成する。Ｃｏ膜１１ａ及び１１ｃの厚さは１ｎｍ〜１０ｎｍ程度でもよく、ＴｉＮ膜１１ｂの厚さは０．１ｎｍ〜１０ｎｍ程度でもよい。
【００３５】
次いで、図６Ｂに示すように、例えば熱ＣＶＤ法により、金属膜１１上にグラフェン層１２を形成し、金属膜１１とシリコン酸化膜１ｂとの間にグラフェン層１３を形成する。このとき、金属膜１１が触媒膜として機能する。基板１の温度を４５０℃に設定した場合、１５分間の処理で厚さが１５ｎｍ程度のグラフェン層１２及び１３が得られる。
【００３６】
その後、図６Ｃに示すように、シリコン酸化膜１ｂ上にグラフェン層１２の上面、並びにグラフェン層１２、金属膜１１及びグラフェン層１３の端部の側面を覆う２個の電極４を形成する。
【００３７】
続いて、図６Ｄに示すように、金属膜１１を除去する。グラフェン層１２の両端部が側方から電極４により保持されているため、グラフェン層１２は電極４間に懸架される。なお、金属膜１１は、第１の実施形態の触媒膜２と同様に、例えば塩酸、塩化鉄水溶液、又はフッ酸等を用いたウェット処理により除去することができる。
【００３８】
次いで、図６Ｅに示すように、グラフェン層１３の電極４間に位置する部分を除去する。この除去は、例えば超音波洗浄により行うことができる。グラフェン層１３とシリコン酸化膜１ｂとの間の密着性が低いため、容易にグラフェン層１３の一部を除去することができる。グラフェン層１２がチャネルには厚すぎる場合には、酸素プラズマによるアッシング又は酸素雰囲気中での加熱処理によりグラフェン層１２を薄化する。アッシングの条件としては、例えば出力を２００Ｗ、酸素流量を５０ｍｌ／分、処理時間を１分間〜５分間程度とする。処理時間はグラフェン層１２の厚さ及び質によって調整することが好ましい。
【００３９】
その後、図６Ｆに示すように、第１の実施形態と同様にして、絶縁膜５の形成、バックゲート電極６の形成及びトップゲート電極７の形成等を行う。
【００４０】
このようにして、第２の実施形態に係る半導体装置を製造することができる。
【００４１】
（第３の実施形態）
次に、第３の実施形態について説明する。図７は、第３の実施形態に係る半導体装置を示す断面図である。
【００４２】
第３の実施形態では、図７に示すように、２つの電極４の間にグラフェン層１２は懸架されておらず、グラフェン層１３の下部が２つの電極４の間に延在している。また、絶縁膜５はグラフェン層１３の上面及び側面を覆っている。他の構成は第２の実施形態と同様である。
【００４３】
このような第３の実施形態でも、グラフェン層１２及び１３を第１の実施形態のグラフェン層３よりも低温で形成することができる。従って、熱に弱い層間絶縁膜等の損傷を抑制することができる。
【００４４】
次に、第３の実施形態に係る半導体装置を製造する方法について説明する。図８Ａ乃至図８Ｃは、第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００４５】
先ず、第２の実施形態と同様にして、基板１のシリコン酸化膜１ｂ上に金属膜１１を形成する（図６Ａ参照）。次いで、図８Ａに示すように、第２の実施形態と同様にして、グラフェン層１２及び１３を形成する。
【００４６】
その後、チャネルとなる部分を開口するマスクを用いてグラフェン層１２及び金属膜１１の加工を行うことにより、図８Ｂに示すように、グラフェン層１３の一部を露出する。グラフェン層１２の加工としては、例えば、アッシング（酸素プラズマ処理）又は酸素雰囲気中での加熱を行う。金属膜１１の加工としては、例えば塩酸、塩化鉄水溶液、又はフッ酸等を用いた酸処理を行う。
【００４７】
続いて、グラフェン層１２及び金属膜１１の加工で用いたマスクをそのまま用いて、図８Ｃに示すように、グラフェン層１３を薄化する。グラフェン層１３の薄化では、例えばアッシングを行う。
【００４８】
次いで、第２の実施形態と同様にして、電極４の形成、絶縁膜５の形成、バックゲート電極６の形成及びトップゲート電極７の形成等を行う。
【００４９】
このようにして、第３の実施形態に係る半導体装置を製造することができる。
【００５０】
（第４の実施形態）
次に、第４の実施形態について説明する。図９は、第４の実施形態に係る半導体装置を示す断面図である。
【００５１】
第４の実施形態では、図９に示すように、シリコン酸化膜１ｂ上に２つの触媒膜２２が形成され、触媒膜２２の上にグラフェン層２４が形成されている。触媒膜２２は、例えばＦｅ膜である。グラフェン層２４は、１層又は２層以上のグラフェンを含んでいる。更に、グラフェン層２４及び触媒膜２２の積層体を覆うように電極４が形成され、２つ電極４の間にグラフェン層２３が懸架されている。更に、グラフェン層２３を取り囲む絶縁膜５が形成されている。絶縁膜５によりグラフェン層２３とシリコン酸化膜１ｂとの間の隙間が埋め込まれている。また、絶縁膜５によりグラフェン層２３の上面が覆われている。そして、絶縁膜５のグラフェン層２３の上面上に位置する部分の上にトップゲート電極７が形成されている。更に、シリコン層１ａの裏面にバックゲート電極６が形成されている。
【００５２】
このように構成された第４の実施形態では、グラフェン層２４を配線の一部として用いることができるため、配線抵抗を低減することができる。また、詳細は後述するが、第１〜第３の実施形態と比較して短時間で製造することが可能である。
【００５３】
次に、第４の実施形態に係る半導体装置を製造する方法について説明する。図１０Ａ乃至図１０Ｃは、第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００５４】
先ず、図１０Ａに示すように、基板１上に触媒膜２１及び触媒膜２２を形成する。触媒膜２１は、チャネルを形成する予定の領域に形成し、触媒膜２２は、ソース又はドレインを形成する予定の領域に形成する。触媒膜２１及び２２は、いずれもリフトオフ用により形成することができ、どちらを先に形成してもよい。触媒膜２１及び２２の材料としては、触媒膜２と同様のものを用いることができる。触媒膜２１及び２２の厚さは、例えば５０ｎｍ程度以下とし、触媒膜２１の厚さは、触媒膜２２の厚さよりも薄くする。これは、後述のように、触媒膜２２に触媒膜２１を凝集させるためである。例えば、触媒膜２１の厚さを３０ｎｍ程度とし、触媒膜２２の厚さを５０ｎｍ程度とする。
【００５５】
次いで、図１０Ｂに示すように、触媒膜２１上にグラフェン層２３を形成し、触媒膜２２上にグラフェン層２４を形成する。グラフェン層２３及び２４の形成過程で、触媒膜２１は触媒膜２２に凝集される。このため、グラフェン層２３下から触媒膜２１が消失し、触媒膜２２が厚くなる。なお、グラフェン層２３及び２４の形成をＣＶＤ法により行う場合、触媒膜２１及び２２が互いに同様の材料から構成されているため、初期段階において、触媒膜２１及び２２の境界において、これらの表面がなだらかになり、厚さの相違に伴う段差が消失する。従って、これらの表面から成長するグラフェン層２３及び２４は、互いに物理的及び電気的に連続したものとなる。
【００５６】
その後、図１０Ｃに示すように、グラフェン層２３の端部の上面及び側面を覆い、更にグラフェン層２４及び触媒膜２２の積層体を覆う２個の電極４を形成する。
【００５７】
続いて、第１の実施形態と同様にして、絶縁膜５の形成、バックゲート電極６の形成及びトップゲート電極７の形成等を行う。
【００５８】
このようにして、第４の実施形態に係る半導体装置を製造することができる。
【００５９】
このような製造方法では、触媒膜２１が触媒膜２２に凝集されるため、酸処理等による触媒膜２１の除去を行う必要がない。従って、第１〜第３の実施形態と比較して短時間で製造することができる。
【００６０】
なお、第１〜第４の実施形態では、グラフェン層が電界効果トランジスタのチャネルに用いられているが、グラフェン層のサイズを調整すれば、グラフェン層を配線に用いることも可能である。ここで、グラフェン層の厚さの制御について説明する。
【００６１】
本願発明者は、触媒膜の厚さとグラフェン層の厚さとの関係を実験により求めた。この結果を図１１に示す。この実験では、ホットフィラメントＣＶＤ法により触媒膜としてのＦｅ膜上にグラフェン層を成長させた。また、アセチレン及びアルゴンの混合ガス（総圧力：１ｋＰａ）を用い、基板温度を６２０℃とし、成長時間を６０分間とした。また、混合ガスの流量は２００ｓｃｃｍとし、希釈ガスとしてはアルゴンガスのみを用い、混合ガス中のアセチレン濃度は１０体積％とした。更に、シリコン層の表面に厚さが３５０ｎｍの熱酸化膜が形成された基板を用いた。ホットフィラメントの温度をパイロメータにより計測したところ、グラフェン層の成長中の温度は１０００℃程度であった。成長には真空槽を用い、成長ガスの導入前にターボ分子ポンプ等で真空槽内を１×１０−２Ｐａ以下の高真空にし、真空槽内の水分等の除去を行った。図１１に示すように、触媒膜の厚さを厚くするほど、薄いグラフェン層が形成されることが明らかになった。例えば、触媒膜の厚さを５０ｎｍ程度とすれば、厚さが８０ｎｍ程度のグラフェン層が得られ、触媒膜の厚さを２００ｎｍ程度とすれば、厚さが６ｎｍ程度のグラフェン層が得られた。
【００６２】
なお、ホットフィラメントＣＶＤ法でグラフェン層を成長させる場合、必要に応じて、水素及び／又はオゾン等による装置内清浄化、並びにベークアウトによる真空度の向上等を行うことが好ましい。ホットフィラメントＣＶＤ法は、基板の上方に配置された直径が数ミリ程度の金属配線に電流を流し１０００℃程度に加熱することで原料の分解及び基板加熱を行う成長方法である。また、ホットフィラメントＣＶＤ法は、基板全体への熱の影響を抑えることが好ましい低温成長に適している。これは、主として触媒膜の表面を加熱するからである。
【００６３】
本願発明者は、原料ガスとしてのアセチレン（Ｃ２Ｈ２）の濃度とグラフェン層の厚さとの関係を実験により求めた。この結果を図１２に示す。この実験では、熱ＣＶＤ法により触媒膜としてのＦｅ膜上にグラフェン層を成長させた。また、アセチレン及びアルゴンの混合ガス（総圧力：１ｋＰａ）を用い、基板温度を６５０℃とし、触媒膜（Ｆｅ膜）の厚さを２００ｎｍとし、成長時間を２０分間とした。アセチレンの濃度はアルゴンを用いた希釈によって調整した。また、混合ガスの流量は１０００ｓｃｃｍとし、希釈ガスとしてはアルゴンガスのみを用いた。更に、シリコン層の表面に厚さが３５０ｎｍの熱酸化膜が形成された基板を用いた。成長には真空槽を用い、成長ガスの導入前にターボ分子ポンプ等で真空槽内を１×１０−２Ｐａ以下の高真空にし、真空槽内の水分等の除去を行った。図１２に示すように、アセチレン濃度を厚くするほど、厚いグラフェン層が形成されることが明らかになった。例えば、アセチレン濃度を５０００ｐｐｍ程度とすれば、厚さが１１０ｎｍ程度のグラフェン層が得られ、アセチレン濃度を５００ｐｐｍ程度とすれば、厚さが５９ｎｍ程度のグラフェン層が得られた。
【００６４】
なお、熱ＣＶＤ法でグラフェン層を成長させる場合も、必要に応じて、水素及び／又はオゾン等による装置内清浄化、並びにベークアウトによる真空度の向上等を行うことが好ましい。更に、ロードロックを利用して、直接成長炉内を大気開放しない方法により真空度の向上を図ることも可能である。熱ＣＶＤ法は、大面積ウェハの処理に適している。これは、ホットフィラメントＣＶＤ法とは異なり、基板の上方に加熱源及びプラズマ源がなく、ホットフィラメントＣＶＤ法よりも温度均一性が良好だからである。
【００６５】
図１３に、アセチレン濃度を５００ｐｐｍ程度とした場合に形成されたグラフェン層のＴＥＭ写真を示し、図１４に、アセチレン濃度を５０００ｐｐｍ程度とした場合に形成されたグラフェン層のＴＥＭ写真を示す。また、図１５に、図１３及び図１４に示すグラフェン層のラマン分光法により測定したＧバンド及びＤバンドのスペクトルを示す。図１５中の実線（ａ）が図１３のグラフェン層のＧバンド及びＤバンドのスペクトルを示し、破線（ｂ）が図１４のグラフェン層のＧバンド及びＤバンドのスペクトルを示す。ＧバンドとＤバンドとの比（Ｇ／Ｄ比）はグラフェン層の質及びドメインサイズを反映し、Ｇ／Ｄ比が高いほどグラフェン層の質が良好であるといえる。図１５に示すように、図１３のグラフェン層のＧ／Ｄ比は３４．１であり、図１４のグラフェン層のＧ／Ｄ比は３７．６であり、いずれも良好であることを示している。また、触媒膜から成長させた他のグラフェン層のＧ／Ｄ比も２０〜４０程度と高かった。このことから、比較的低温においても高品質なグラフェン層を成長させることが可能であるといえる。
【００６６】
図１６に、図１３のグラフェン層よりも成長時間を短縮した場合に形成されたグラフェン層のＴＥＭ写真を示す図である。図１６に示すグラフェン層は成長時間を５分間としたことを除き、図１３に示すグラフェン層と同じ条件で成長させた。図１６に示すグラフェン層の厚さは３２ｎｍ程度である。図１６に示すグラフェン層の成長時間は図１３に示すグラフェン層の１／４であるが、厚さは１／２以上である。このことから、グラフェン層の厚さは成長時間に応じて厚くなると考えられるが、成長時間に比例するとはいえない。実際には、成長時間が５分間〜２０分間の間でグラフェン層の成長が飽和したと予想される。
【００６７】
なお、グラフェン層を電界効果トランジスタのチャネルに用いる場合、グラフェン層に含まれるグラフェンの層数は少ないことが好ましく、具体的には１層〜１０層の範囲にあることが好ましい。本願発明者が、触媒膜（Ｆｅ膜）の厚さを５００ｎｍ、成長時間を１分間、アセチレンの濃度を２ｐｐｍとしてグラフェン層を成長させたところ、図１７に示すように、２層程度のグラフェンからなるグラフェン層が得られた。なお、他の条件は、図１３、図１４に示すグラフェン層の成長条件（基板温度：６５０℃、総圧力：１ｋＰａ等）と同一とした。このようなグラフェン層はチャネルに好適である。なお、グラフェン層を厚めに形成した後に、アッシング等によりグラフェン層を薄くしてチャネルとして用いてもよい。
【００６８】
一方、グラフェン層を半導体装置の配線に用いる場合、グラフェン層の厚さは数ｎｍ程度あれば十分である。本願発明者が、厚さが７ｎｍ程度のグラフェン層の電流密度耐性を測定したところ、図１８に示す結果が得られた。この実験では、１×１０７Ａ／ｃｍ２という高い密度で電流をグラフェン層に流し、その抵抗の変化を観察した。この結果、図１８に示すように、１００時間以上電流を流し続けても抵抗がほとんど上昇しなかった。このことから、７ｎｍ程度のグラフェン層でも十分に配線として機能し得るといえる。
【００６９】
（第５の実施形態）
次に、第５の実施形態について説明する。図１９は、第５の実施形態に係る半導体装置を示す断面図である。
【００７０】
第５の実施形態では、図１９に示すように、シリコン層１ａ、シリコン酸化膜１ｂ及びシリコン酸化膜１ｃを含む基板１上に２つの導電層５４が形成されている。また、２つ導電層５４の間にグラフェン層５３が懸架されている。グラフェン層５３は、複数のグラフェンを含んでいる。更に、グラフェン層５３を取り囲む絶縁膜５５が形成されている。絶縁膜５５によりグラフェン層５３とシリコン酸化膜５１ｂとの間の隙間が埋め込まれている。また、絶縁膜５５によりグラフェン層５３の上面が覆われている。絶縁膜５の材料としては、酸化ハフニウム、酸化アルミニウム、酸化シリコン等が挙げられる。
【００７１】
このように構成された第５の実施形態では、グラフェン層５３が配線として機能し、導電層５４が、他の配線とグラフェン層５３との間の接続部として機能する。グラフェンからなる配線では、金属配線で生じるようなマイグレーションが生じることがない。このため、高い信頼性を確保しやすい。
【００７２】
次に、第５の実施形態に係る半導体装置を製造する方法について説明する。図２０Ａ乃至図２０Ｅは、第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００７３】
先ず、図２０Ａに示すように、基板１上に触媒膜５２を形成する。触媒膜２２としては、例えば、触媒膜２と同様の材料からなるものを用いる。
【００７４】
次いで、図２０Ｂに示すように、触媒膜２２上にグラフェン層５３を形成する。グラフェン層５３の形成は、例えば真空槽内で熱ＣＶＤ法、ホットフィラメントＣＶＤ法、リモートプラズマＣＶＤ法、又はプラズマＣＶＤ法等により行う。
【００７５】
その後、図２０Ｃに示すように、シリコン酸化膜１ｂ上にグラフェン層５３の端部の上面及び側面を覆う２個の導電層５４を形成する。導電層５４としては、例えば電極４と同様のものを形成する。
【００７６】
続いて、図２０Ｄに示すように、触媒膜２２を除去する。グラフェン層５３の両端部が側方から導電層５４により保持されているため、グラフェン層５３は導電層５４間に懸架される。なお、触媒膜５２は、例えば塩酸、塩化鉄水溶液、又はフッ酸を用いたウェット処理により除去することができる。
【００７７】
次いで、図２０Ｅに示すように、グラフェン層５３の露出面を覆う絶縁膜５５を形成する。絶縁膜５５の材料として酸化ハフニウム又は酸化アルミニウムを用いる場合、例えばＡＬＤ法によりグラフェン層５３を覆うように絶縁膜５５を堆積させることができる。絶縁膜５５の材料として酸化ハフニウムを用いる場合、原料としては例えばＴＤＭＡＨを用い、２５０℃の温度で絶縁膜５５を形成することができる。絶縁膜５５の材料として酸化アルミニウムを用いる場合、原料としてトリメチルアルミニウムを用い、３００℃の温度で絶縁膜５５を形成することができる。絶縁膜５５の材料として酸化シリコンを用いる場合、例えばＳＯＧ溶液をスピンコート法で塗布し、窒素雰囲気で５００℃程度でアニールすることにより絶縁膜５５を形成することができる。
【００７８】
このようにして、第５の実施形態に係る半導体装置を製造することができる。
【００７９】
（第６の実施形態）
次に、第６の実施形態について説明する。図２１は、第６の実施形態に係る半導体装置を示す断面図である。
【００８０】
第６の実施形態では、基板１のシリコン酸化膜１ｂ上にグラフェン層６３が配線の一部として形成され、グラフェン層６３の一部上に金属膜６１及びグラフェン層６２がこの順で積層されている。そして、グラフェン層６２、金属膜６１及びグラフェン層６３を覆う層間絶縁膜６４がシリコン酸化膜１ｂ上に形成されている。金属膜６１としては、例えば金属膜１１と同様のものが用いられ、グラフェン層６２及び６３は複数のグラフェンを含んでいる。層間絶縁膜６４としては、例えばＴＥＯＳ（tetraethylorthosilicate）を原料として用いたシリコン酸化膜又は低誘電率膜等が用いられる。層間絶縁膜６４には、一部のグラフェン層６２を露出する開口部６４ａが形成されており、開口部６４ａ内に導電材６５が埋め込まれている。導電材６５としては、導電膜、カーボンナノチューブの束又は複数のグラフェンを含むグラフェン層等が形成されている。この導電膜の材料としては、例えば、銅、チタン、チタンシリサイド、チタンナイトライド、チタンカーバイド、タンタル、タンタルナイトライド、アルミニウム、タングステン、バナジウム、ニオブ、モリブデン、コバルト、ニッケル、鉄、金、及び白金等が挙げられる。
【００８１】
層間絶縁膜６４上に導電材６５と接するグラフェン層６８が配線の一部として形成され、グラフェン層６８の一部上に金属膜６６及びグラフェン層６７がこの順で積層されている。そして、グラフェン層６７、金属膜６６及びグラフェン層６８を覆う層間絶縁膜６９が層間絶縁膜６４上に形成されている。金属膜６６としては、例えば金属膜１１と同様のものが用いられ、グラフェン層６７及び６８は複数のグラフェンを含んでいる。層間絶縁膜６９としては、例えばＴＥＯＳを原料として用いたシリコン酸化膜又は低誘電率膜等が用いられる。
【００８２】
第６の実施形態では、このようにして、多層配線が構成されている。第６の実施形態では、多層配線にグラフェン層が用いられている。このため、マイグレーションを抑制して高い信頼性を確保することができる。
【００８３】
なお、基板１に相当する部分に、多層配線構造又はトランジスタ構造等が設けられていてもよい。
【００８４】
次に、第６の実施形態に係る半導体装置を製造する方法について説明する。図２２Ａ乃至図２２Ｊは、第６の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００８５】
先ず、図２２Ａに示すように、基板１のシリコン酸化膜１ｂ上に、所定の平面形状の金属膜６１を形成する。
【００８６】
次いで、図２２Ｂに示すように、例えば熱ＣＶＤ法により、金属膜６１上にグラフェン層６２を形成し、金属膜６１とシリコン酸化膜１ｂとの間にグラフェン層６３を形成する。このとき、金属膜６１が触媒膜として機能する。
【００８７】
その後、マスクを用いてグラフェン層６２及び金属膜６１の加工を行うことにより、図２２Ｃに示すように、グラフェン層６３の一部を露出する。グラフェン層６２の加工としては、例えば、アッシング（酸素プラズマ処理）又は酸素雰囲気中での加熱を行う。金属膜６１の加工としては、例えば塩酸、塩化鉄水溶液、又はフッ酸等を用いた酸処理を行う。
【００８８】
続いて、図２２Ｄに示すように、グラフェン層６２、金属膜６１及びグラフェン層６３を覆う層間絶縁膜６４をＣＶＤ法又はスピンコート法等によりシリコン酸化膜１ｂ上に形成する。
【００８９】
次いで、図２２Ｅに示すように、一部のグラフェン層６２を露出する開口部６４ａを層間絶縁膜６４に形成する。
【００９０】
その後、図２２Ｆに示すように、開口部６４ａ内に導電材６５を形成する。
【００９１】
続いて、図２２Ｇに示すように、層間絶縁膜６４上に、所定の平面形状の金属膜６６を形成する。
【００９２】
次いで、図２２Ｈに示すように、例えば熱ＣＶＤ法により、金属膜６６上にグラフェン層６７を形成し、金属膜６６と層間絶縁膜６４及び導電材６５との間にグラフェン層６８を形成する。このとき、金属膜６６が触媒膜として機能する。
【００９３】
その後、マスクを用いてグラフェン層６７及び金属膜６６の加工を行うことにより、図２２Ｉに示すように、グラフェン層６８の一部を露出する。グラフェン層６７の加工としては、例えば、アッシング（酸素プラズマ処理）又は酸素雰囲気中での加熱を行う。金属膜６６の加工としては、例えば塩酸、塩化鉄水溶液、又はフッ酸等を用いた酸処理を行う。
【００９４】
続いて、グラフェン層６７、金属膜６６及びグラフェン層６５を覆う層間絶縁膜６９をＣＶＤ法又はスピンコート法等により層間絶縁膜６４上に形成する。
【００９５】
その後、同様の処理を繰り返すことにより、多層配線を形成することができる。図２３に、グラフェン層６２、金属膜６１及びグラフェン層６３のような積層構造体のＴＥＭ写真を示す。グラフェン層６７、金属膜６６及びグラフェン層６８の積層体も同様な構造を有する。
【００９６】
なお、本実施形態では、金属膜６１、グラフェン層６２、金属膜６６、及びグラフェン層６７の一部が除去されているが、これらの加工を行わなくてもよい。また、グラフェン層６３及び／又はグラフェン層６８の加工を行ってもよい。また、層間絶縁膜６４及び６９をフッ酸等を用いた処理により除去して、エアギャップ配線を形成してもよい。
【００９７】
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態では、電界効果トランジスタ及び配線を並行して形成する。図２４Ａ乃至図２４Ｅは、第７の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００９８】
先ず、図２４Ａに示すように、基板１のシリコン酸化膜１ｂ上の電界効果トランジスタを形成する予定の領域及び配線を形成する予定の領域に触媒膜３２を形成する。触媒膜３２としては、触媒膜２と同様のものを形成する。
【００９９】
次いで、図２４Ｂに示すように、触媒膜３２上にグラフェン層３３を形成する。グラフェン層３３の形成は、グラフェン層３の形成と同様にして行う。
【０１００】
その後、図２４Ｃに示すように、電界効果トランジスタのソース電極若しくはドレイン電極、又は配線の接続部になる部分に導電膜３４を形成する。導電膜３４としては、電極４と同様のものを形成する。
【０１０１】
続いて、図２４Ｄに示すように、触媒膜３２を除去する。触媒膜３２の除去は、触媒膜２の除去と同様にして行う。
【０１０２】
次いで、グラフェン層３３のうち、電界効果トランジスタのチャネルとして用いる部分を薄化する。この薄化は、例えばアッシング（酸素プラズマ処理）又は熱酸化により行う。
【０１０３】
その後、グラフェン層３３を覆う絶縁膜の形成、バックゲート電極の形成、トップゲート電極の形成、層間絶縁膜の形成、及び上層配線の形成等を行い、半導体装置を完成させる。
【０１０４】
このような第７の実施形態によれば、電界効果トランジスタと配線とがシームレスで接続される。このため、これらの間に接触抵抗がほとんど存在せず、良好な特性を得ることができる。また、複数の電界効果トランジスタ間の特性をより均一にすることも可能である。
【０１０５】
なお、グラフェン層を配線として用いる場合には、必ずしもグラフェン層が絶縁膜に覆われている必要はない。
【０１０６】
また、これらの実施形態では、絶縁膜として、シリコン酸化膜、ハフニウム酸化膜、アルミニウム酸化膜に代えて、ジルコニウム酸化膜、チタン酸化膜、タンタル酸化膜等を用いてもよい。
【０１０７】
また、グラフェン層が必ずしも絶縁膜により覆われている必要はなく、その周囲が真空状態になっていてもよく、また、その周囲に気体又は液体が封入されていてもよい。
【０１０８】
また、これらの半導体装置の用途は特に限定されず、例えば、無線基地局用ハイパワーアンプ、携帯電話基地局用ハイパワーアンプ、サーバ用半導体素子、パーソナルコンピュータ用半導体素子、車載集積回路（ＩＣ）、及び電気自動車のモータ駆動用トランジスタとして用いることができる。
【産業上の利用可能性】
【０１０９】
本発明は、グラフェン層を含む半導体装置及びその製造方法に関する産業に好適である。
【図１】
2011058651.tif 000003
【図２】
2011058651.tif 000004
【図３】
2011058651.tif 000005
【図４Ａ】
2011058651.tif 000006
【図４Ｂ】
2011058651.tif 000007
【図４Ｃ】
2011058651.tif 000008
【図４Ｄ】
2011058651.tif 000009
【図４Ｅ】
2011058651.tif 000010
【図４Ｆ】
2011058651.tif 000011
【図４Ｇ】
2011058651.tif 000012
【図５】
2011058651.tif 000013
【図６Ａ】
2011058651.tif 000014
【図６Ｂ】
2011058651.tif 000015
【図６Ｃ】
2011058651.tif 000016
【図６Ｄ】
2011058651.tif 000017
【図６Ｅ】
2011058651.tif 000018
【図６Ｆ】
2011058651.tif 000019
【図７】
2011058651.tif 000020
【図８Ａ】
2011058651.tif 000021
【図８Ｂ】
2011058651.tif 000022
【図８Ｃ】
2011058651.tif 000023
【図９】
2011058651.tif 000024
【図１０Ａ】
2011058651.tif 000025
【図１０Ｂ】
2011058651.tif 000026
【図１０Ｃ】
2011058651.tif 000027
【図１１】
2011058651.tif 000028
【図１２】
2011058651.tif 000029
【図１３】
2011058651.tif 000030
【図１４】
2011058651.tif 000031
【図１５】
2011058651.tif 000032
【図１６】
2011058651.tif 000033
【図１７】
2011058651.tif 000034
【図１８】
2011058651.tif 000035
【図１９】
2011058651.tif 000036
【図２０Ａ】
2011058651.tif 000037
【図２０Ｂ】
2011058651.tif 000038
【図２０Ｃ】
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【図２０Ｄ】
2011058651.tif 000040
【図２０Ｅ】
2011058651.tif 000041
【図２１】
2011058651.tif 000042
【図２２Ａ】
2011058651.tif 000043
【図２２Ｂ】
2011058651.tif 000044
【図２２Ｃ】
2011058651.tif 000045
【図２２Ｄ】
2011058651.tif 000046
【図２２Ｅ】
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【図２２Ｆ】
2011058651.tif 000048
【図２２Ｇ】
2011058651.tif 000049
【図２２Ｈ】
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【図２２Ｉ】
2011058651.tif 000051
【図２２Ｊ】
2011058651.tif 000052
【図２３】
2011058651.tif 000053
【図２４Ａ】
2011058651.tif 000054
【図２４Ｂ】
2011058651.tif 000055
【図２４Ｃ】
2011058651.tif 000056
【図２４Ｄ】
2011058651.tif 000057
【図２４Ｅ】
2011058651.tif 000058
【手続補正書】
【提出日】平成23年12月7日(2011.12.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁体上に触媒膜を形成する工程と、
前記触媒膜を起点としてグラフェン層を成長させる工程と、
前記グラフェン層に接する導電膜を前記絶縁体上に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記触媒膜を除去する工程と、
前記グラフェン層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にトップゲート電極を形成する工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記触媒膜を除去する工程と、
前記絶縁体と前記グラフェン層との間にゲート絶縁膜を形成する工程と、
前記グラフェン層との間で前記ゲート絶縁膜を挟む位置にバックゲート電極を形成する工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記グラフェン層を薄化する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記触媒膜を除去する工程と、
前記グラフェン層の前記導電膜の一方に位置する第１の部分を前記導電膜の他方に位置する第２の部分よりも薄化する工程と、
前記第１の部分上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にトップゲート電極を形成する工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記触媒膜を除去する工程と、
前記グラフェン層の前記導電膜の一方に位置する第１の部分を前記導電膜の他方に位置する第２の部分よりも薄化する工程と、
前記絶縁体と前記前記第１の部分との間にゲート絶縁膜を形成する工程と、
前記第１の部分との間で前記ゲート絶縁膜を挟む位置にバックゲート電極を形成する工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記グラフェン層を前記触媒膜の上面及び下面の両方から成長させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記触媒膜を除去する工程と、
前記グラフェン層の前記触媒膜の上面又は下面の一方から成長した部分の一部を除去する工程と、
前記グラフェン層の前記触媒膜の上面又は下面の他方から成長した部分上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にトップゲート電極を形成する工程と、
を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記触媒膜を除去する工程と、
前記グラフェン層の前記触媒膜の上面又は下面の一方から成長した部分の一部を除去する工程と、
前記絶縁体と前記グラフェン層の前記触媒膜の上面又は下面の他方から成長した部分との間にゲート絶縁膜を形成する工程と、
前記グラフェン層との間で前記ゲート絶縁膜を挟む位置にバックゲート電極を形成する工程と、
を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
ソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極により懸架されたグラフェン層を含むチャネルと、
前記グラフェン層のバンド構造を変化させるゲート電極と、
前記ゲート電極と前記チャネルとの間に形成されたゲート絶縁膜と、
を有することを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１０８
【補正方法】変更
【補正の内容】
【０１０８】
また、これらの半導体装置の用途は特に限定されず、例えば、無線基地局用ハイパワーアンプ、携帯電話基地局用ハイパワーアンプ、サーバ用半導体素子、パーソナルコンピュータ用半導体素子、車載集積回路（ＩＣ）、及び電気自動車のモータ駆動用トランジスタとして用いることができる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
絶縁体上に触媒膜を形成する工程と、
前記触媒膜を起点としてグラフェン層を成長させる工程と、
前記グラフェン層に接する導電膜を前記絶縁体上に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記２）
前記触媒膜を除去する工程と、
前記グラフェン層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にトップゲート電極を形成する工程と、
を含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記触媒膜を除去する工程と、
前記絶縁体と前記グラフェン層との間にゲート絶縁膜を形成する工程と、
前記グラフェン層との間で前記ゲート絶縁膜を挟む位置にバックゲート電極を形成する工程と、
を含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記４）
前記グラフェン層を薄化する工程を含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記５）
前記触媒膜を除去する工程と、
前記グラフェン層の前記導電膜の一方に位置する第１の部分を前記導電膜の他方に位置する第２の部分よりも薄化する工程と、
前記第１の部分上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にトップゲート電極を形成する工程と、
を含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記６）
前記触媒膜を除去する工程と、
前記グラフェン層の前記導電膜の一方に位置する第１の部分を前記導電膜の他方に位置する第２の部分よりも薄化する工程と、
前記絶縁体と前記前記第１の部分との間にゲート絶縁膜を形成する工程と、
前記第１の部分との間で前記ゲート絶縁膜を挟む位置にバックゲート電極を形成する工程と、
を含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記７）
前記グラフェン層を前記触媒膜の上面及び下面の両方から成長させることを特徴とする付記１に記載の半導体装置の製造方法。
（付記８）
前記触媒膜を除去する工程と、
前記グラフェン層の前記触媒膜の上面又は下面の一方から成長した部分の一部を除去する工程と、
前記グラフェン層の前記触媒膜の上面又は下面の他方から成長した部分上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にトップゲート電極を形成する工程と、
を含むことを特徴とする付記７に記載の半導体装置の製造方法。
（付記９）
前記触媒膜を除去する工程と、
前記グラフェン層の前記触媒膜の上面又は下面の一方から成長した部分の一部を除去する工程と、
前記絶縁体と前記グラフェン層の前記触媒膜の上面又は下面の他方から成長した部分との間にゲート絶縁膜を形成する工程と、
前記グラフェン層との間で前記ゲート絶縁膜を挟む位置にバックゲート電極を形成する工程と、
を含むことを特徴とする付記７に記載の半導体装置の製造方法。
（付記１０）
ソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極により懸架されたグラフェン層を含むチャネルと、
前記グラフェン層のバンド構造を変化させるゲート電極と、
前記ゲート電極と前記チャネルとの間に形成されたゲート絶縁膜と、
を有することを特徴とする半導体装置。
（付記１１）
前記ソース電極及び前記ドレイン電極は絶縁体上に形成されており、
前記チャネルは前記絶縁体から離間して形成されていることを特徴とする付記１０に記載の半導体装置。
（付記１２）
前記グラフェン層は前記ソース電極及び前記ドレイン電極よりも前記チャネルから離間する方向に延びており、
前記チャネルは、前記グラフェン層の前記ソース電極及び前記ドレイン電極よりも前記チャネルから離間する方向に延びた部分よりも薄いことを特徴とする付記１０に記載の半導体装置。
（付記１３）
２個の導電膜と、
前記２個の導電膜により懸架されたグラフェン層を含む配線と、
を有することを特徴とする半導体装置。
（付記１４）
前記２個の導電膜は絶縁体上に形成されており、
前記配線は前記絶縁体から離間して形成されていることを特徴とする付記１３に記載の半導体装置。
【国際調査報告】
2011058651.tif 000059
2011058651.tif 000060
2011058651.tif 000061
2011058651.tif 000062