(57)【要約】  パイプライン型ＡＤ変換器のＡＤ変換誤差をデジタル領域で補正する。デジタル補正回路（３０）は、補正対象のＡＤ変換ステージ（１０１、１０２）について、対象ステージに高位の参照電圧を入力した状態で対象ステージのデジタル出力を０にしたときと＋１にしたときとの対象ステージの次段以降のＡＤ変換誤差ＥＡ、および対象ステージに低位の参照電圧を入力した状態で対象ステージのデジタル出力を０にしたときと−１にしたときとの対象ステージの次段以降のＡＤ変換誤差ＥＢをそれぞれ算出し、対象ステージのデジタル出力が−１のときには−（ＥＡ＋ＥＢ）／２を、０のときには−（ＥＡ−ＥＢ）／２を、＋１のときには＋（ＥＡ＋ＥＢ）／２を、それぞれ、対象ステージの補正値として加算する。
2011021260.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧と高位および低位の二つの参照電圧との大小関係に応じて冗長２進表現された値をデジタル出力するとともに前記入力電圧から前記デジタル出力に対応した電圧を減算して２倍にした電圧を出力する複数の縦続接続されたＡＤ変換ステージと、
前記複数のＡＤ変換ステージのいずれか一つであって他のＡＤ変換ステージとの間で共通のオペアンプを交互に使用する対象ステージについて、前記対象ステージに前記高位の参照電圧を入力した状態で前記対象ステージのデジタル出力を０にして２クロック以上経過したときと＋１にして２クロック以上経過したときとの前記対象ステージの次段以降のＡＤ変換誤差ＥＡ、および前記対象ステージに前記高位の参照電圧を入力した状態で前記対象ステージのデジタル出力を＋１から０にしたときと０から＋１にしたときとの前記対象ステージの次段以降のＡＤ変換誤差ＥＡ’をそれぞれ算出し、前記対象ステージの次段以降の１クロック前の出力に（ＥＡ−ＥＡ’）／（ＥＡ＋ＥＡ’）を乗じた値を、前記対象ステージの補正値として減算するデジタル補正回路とを備えている
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項２】
請求項１のパイプライン型ＡＤ変換器において、
前記デジタル補正回路は、前記対象ステージに前記低位の参照電圧を入力した状態で前記対象ステージのデジタル出力を０にして２クロック以上経過したときと−１にして２クロック以上経過したときとの前記対象ステージの次段以降のＡＤ変換誤差ＥＢを算出し、γ＝（ＥＡ−ＥＡ’）／（ＥＡ＋ＥＡ’）として、前記対象ステージのデジタル出力が−１のときには−（ＥＡ＋ＥＢ）（１−γ）／２を、０のときには−（ＥＡ−ＥＢ）（１−γ）／２を、＋１のときには＋（ＥＡ＋ＥＢ）（１−γ）／２を、それぞれ、前記対象ステージの補正値として加算する
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項３】
請求項１のパイプライン型ＡＤ変換器において、
前記デジタル補正回路は、前記対象ステージのデジタル出力を１クロックごとに切り替えて前記ＡＤ変換誤差ＥＡ’を算出する
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項４】
入力電圧と高位および低位の二つの参照電圧との大小関係に応じて冗長２進表現された値をデジタル出力するとともに前記入力電圧から前記デジタル出力に対応した電圧を減算して２倍にした電圧を出力する複数の縦続接続されたＡＤ変換ステージと、
前記複数のＡＤ変換ステージのいずれか一つである対象ステージについて、前記対象ステージに前記高位の参照電圧を入力した状態で前記対象ステージのデジタル出力を０にしたときと＋１にしたときとの前記対象ステージの次段以降のＡＤ変換誤差ＥＡ、および前記対象ステージに前記低位の参照電圧を入力した状態で前記対象ステージのデジタル出力を０にしたときと−１にしたときとの前記対象ステージの次段以降のＡＤ変換誤差ＥＢをそれぞれ算出し、前記対象ステージのデジタル出力が−１のときには−（ＥＡ＋ＥＢ）／２を、０のときには−（ＥＡ−ＥＢ）／２を、＋１のときには＋（ＥＡ＋ＥＢ）／２を、それぞれ、前記対象ステージの補正値として加算するデジタル補正回路とを備えている
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項５】
入力電圧と高位および低位の二つの参照電圧との大小関係に応じて冗長２進表現された値をデジタル出力するとともに前記入力電圧から前記デジタル出力に対応した電圧を減算して２倍にした電圧を出力する複数のＡＤ変換ステージが縦続接続されてなるパイプライン型ＡＤ変換器の出力補正方法であって、
前記複数のＡＤ変換ステージのうち他のＡＤ変換ステージとの間で共通のオペアンプを交互に使用するいずれか一つである対象ステージについて、前記対象ステージに前記高位の参照電圧を入力した状態で前記対象ステージのデジタル出力を０にして２クロック以上経過したときと＋１にして２クロック以上経過したときとの前記対象ステージの次段以降のＡＤ変換誤差ＥＡを算出するステップと、
前記対象ステージに前記高位の参照電圧を入力した状態で前記対象ステージのデジタル出力を＋１から０にしたときと０から＋１にしたときとの前記対象ステージの次段以降のＡＤ変換誤差ＥＡ’を算出するステップと、
前記対象ステージの次段以降の１クロック前の出力に（ＥＡ−ＥＡ’）／（ＥＡ＋ＥＡ’）を乗じた値を、前記対象ステージの補正値として減算するステップとを備えている
ことを特徴とするパイプライン型ＡＤ変換器の出力補正方法。
【請求項６】
請求項５のパイプライン型ＡＤ変換器の出力補正方法において、
前記対象ステージに前記低位の参照電圧を入力した状態で前記対象ステージのデジタル出力を０にして２クロック以上経過したときと−１にして２クロック以上経過したときとの前記対象ステージの次段以降のＡＤ変換誤差ＥＢを算出するステップと、
γ＝（ＥＡ−ＥＡ’）／（ＥＡ＋ＥＡ’）として、前記対象ステージのデジタル出力が−１のときには−（ＥＡ＋ＥＢ）（１−γ）／２を、０のときには−（ＥＡ−ＥＢ）（１−γ）／２を、＋１のときには＋（ＥＡ＋ＥＢ）（１−γ）／２を、それぞれ、前記対象ステージの補正値として加算するステップとを備えている
ことを特徴とするパイプライン型ＡＤ変換器の出力補正方法。
【請求項７】
請求項５のパイプライン型ＡＤ変換器の出力補正方法において、
前記ＡＤ変換誤差ＥＡ’を算出するステップでは、前記対象ステージのデジタル出力を１クロックごとに切り替えて前記ＡＤ変換誤差ＥＡ’を算出する
ことを特徴とするパイプライン型ＡＤ変換器の出力補正方法。
【請求項８】
入力電圧と高位および低位の二つの参照電圧との大小関係に応じて冗長２進表現された値をデジタル出力するとともに前記入力電圧から前記デジタル出力に対応した電圧を減算して２倍にした電圧を出力する複数のＡＤ変換ステージが縦続接続されてなるパイプライン型ＡＤ変換器の出力補正方法であって、
前記複数のＡＤ変換ステージのいずれか一つである対象ステージについて、前記対象ステージに前記高位の参照電圧を入力した状態で前記対象ステージのデジタル出力を０にしたときと＋１にしたときとの前記対象ステージの次段以降のＡＤ変換誤差ＥＡを算出するステップと、
前記対象ステージに前記低位の参照電圧を入力した状態で前記対象ステージのデジタル出力を０にしたときと−１にしたときとの前記対象ステージの次段以降のＡＤ変換誤差ＥＢを算出するステップと、
前記対象ステージのデジタル出力が−１のときには−（ＥＡ＋ＥＢ）／２を、０のときには−（ＥＡ−ＥＢ）／２を、＋１のときには＋（ＥＡ＋ＥＢ）／２を、それぞれ、前記対象ステージの補正値として加算するステップとを備えている
ことを特徴とするパイプライン型ＡＤ変換器の出力補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプライン型ＡＤ変換器に関し、特に、パイプライン型ＡＤ変換器出力のデジタル補正に関する。
【背景技術】
【０００２】
信号処理分野ではアナログ信号をデジタル信号に変換するＡＤ変換器がよく用いられる。ＡＤ変換器にはさまざまなタイプがあり、そのうちの一つにパイプライン型ＡＤ変換器がある。パイプライン型ＡＤ変換器は、複数のＡＤ変換ステージが縦続接続されて構成される。各ＡＤ変換ステージは、入力電圧と一または複数の参照電圧との大小比較結果から１ビットまたは数ビットのデジタル値を出力するとともに、入力電圧から当該デジタル値に対応する電圧を減算した残差電圧を増幅して出力する。そして、各ＡＤ変換ステージが出力するデジタル値のビット位置をずらして加算することで多ビットのＡＤ変換を実現する。【０００３】
これまで、パイプライン型ＡＤ変換器の精度は、高い比精度の容量素子やオペアンプの高ゲイン特性などを利用することで確保していた。言い換えれば、アナログ回路の高性能化、高精度化によってパイプライン型ＡＤ変換器の高精度化を実現していた。ところが、近年のＬＳＩプロセスの微細化が進むにつれ、アナログ回路にも微細素子を用いた小面積化、低電力化が求められるようになってきた。したがって、アナログ特性の向上によるパイプライン型ＡＤ変換器の高精度化は困難になりつつある。そこで、各ＡＤ変換ステージにおける残差電圧の増幅誤差を量子化した補正値を現実のＡＤ変換値に加算するといったデジタル領域での補正が採用されている（例えば、特許文献１および２参照）。このように、ＡＤ変換ステージの非線形誤差をデジタル領域で補正することにより、変換精度は低いものの小面積あるいは低電力のアナログ回路を用いて高精度なパイプライン型ＡＤ変換器を実現することができる。さらに、参照電圧の誤差によってアナログ入力レンジの中央値がデジタル出力レンジの中央値に変換されないといったオフセット誤差をデジタル領域で補正しているものがある（例えば、特許文献３参照）。【０００４】
また、二つのパイプライン型ＡＤ変換器を並列に動作させてダブルサンプリングを行うものや（例えば、非特許文献１参照）、二つのＡＤ変換ステージ間で残差電圧増幅用のオペアンプを交互に使用するものがある（例えば、非特許文献２参照）。オペアンプを共有しないシングルサンプリングでは１クロックごとにオペアンプの入力ノードの残留電荷をリセットするタイミングが確保できるのに対して、上記のダブルサンプリングあるいはオペアンプの交互使用といったアンプシェア構成では複数のＡＤ変換ステージでオペアンプが共有されるため、そのようなタイミングを確保することができない。このため、共有オペアンプのメモリ効果に起因するメモリ効果誤差が生じてしまう。特に、共有オペアンプのゲインが小さい場合にはメモリ効果の影響が大きくなる。そこで、二つのオペアンプを二つのＡＤ変換ステージで共有し、一方のオペアンプの反転入力および非反転入力を１クロックごとに入れ替えることで共有する二つのオペアンプの入力ノードの残留電荷をアナログ領域でキャンセルしているものがある（例えば、特許文献４参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第５，４９９，０２７号明細書
【特許文献２】米国特許第６，３６９，７４４号明細書
【特許文献３】特開２００６−１０９４０３号公報
【特許文献４】米国特許第７，３０４，５９８号明細書
【非特許文献】
【０００６】
【非特許文献１】Sumanen, L.; Waltari, M.; Halonen, K., "A 10-bit 200 MS/s CMOS parallel pipeline A/D converter", Solid-State Circuits Conference, 2000. ESSCIRC '00. Proceedings of the 26th European, 19-21 Sept. 2000, Page(s):439 - 442
【非特許文献２】Nagaraj, K.; Fetterman, H.S.; Shariatdoust, R.S.; Anidjar, J.; Lewis, S.H.; Alsayegh, J.; Renninger, R.G., "An 8-bit 50+ Msamples/s pipelined A/D converter with an area and power efficient architecture", Custom Integrated Circuits Conference, 1996., Proceedings of the IEEE 1996, 5-8 May 1996 Page(s):423 - 426
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来のオフセット誤差補正は、アナログ入力レンジの中央値としてアナログ値０を各ＡＤ変換ステージに入力し、中央値からの誤差をオフセット補正値とする。ここで、アナログ値０の入力はオフセット誤差補正のために追加的に必要となるステップである。このため、従来のオフセット誤差補正では、アナログ値０を生成するための回路構成が必要となるばかりか新たなステップ追加で補正時間が増大してしまう。【０００８】
一方、アンプシェア構成のパイプライン型ＡＤ変換器の出力補正については、従来のデジタル領域補正を単に適用しただけではメモリ効果誤差は補正することができない。従来のデジタル領域補正で補正できるのは、オペアンプのゲイン不足、容量素子の製造ばらつきおよび参照電圧のばらつきに起因するＡＤ変換誤差、すなわちデータに依存しない静的なＡＤ変換誤差である。上記のアナログ領域補正によると、メモリ効果誤差、すなわちデータに依存するＡＤ変換誤差を補正することができるものの二つのオペアンプを交互に使用するためオペアンプ出力切り替え用のスイッチを余分に設ける必要がある。この結果、回路面積および消費電力の増加だけではなくオペアンプ出力段の寄生素子の増加をも招いてしまう。【０００９】
上記問題に鑑み、本発明は、シングルサンプリング構成およびアンプシェア構成のいずれのタイプのパイプライン型ＡＤ変換器についてもデジタル領域でＡＤ変換誤差を補正することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明によって次のような手段を講じた。すなわち、パイプライン型ＡＤ変換器として、入力電圧と高位および低位の二つの参照電圧との大小関係に応じて冗長２進表現された値をデジタル出力するとともに入力電圧からデジタル出力に対応した電圧を減算して２倍にした電圧を出力する複数の縦続接続されたＡＤ変換ステージと、複数のＡＤ変換ステージのいずれか一つである対象ステージについて、対象ステージに高位の参照電圧を入力した状態で対象ステージのデジタル出力を０にしたときと＋１にしたときとの対象ステージの次段以降のＡＤ変換誤差ＥＡ、および対象ステージに低位の参照電圧を入力した状態で対象ステージのデジタル出力を０にしたときと−１にしたときとの対象ステージの次段以降のＡＤ変換誤差ＥＢをそれぞれ算出し、対象ステージのデジタル出力が−１のときには−（ＥＡ＋ＥＢ）／２を、０のときには−（ＥＡ−ＥＢ）／２を、＋１のときには＋（ＥＡ＋ＥＢ）／２を、それぞれ、対象ステージの補正値として加算するデジタル補正回路とを備えているものとする。【００１１】
これによると、ＡＤ変換ステージの非線形誤差およびオフセット誤差をデジタル領域で補正することができる。しかも、オフセット補正値算出のためにＡＤ変換ステージにアナログ値０を入力する必要がない。【００１２】
また、パイプライン型ＡＤ変換器として、入力電圧と高位および低位の二つの参照電圧との大小関係に応じて冗長２進表現された値をデジタル出力するとともに入力電圧からデジタル出力に対応した電圧を減算して２倍にした電圧を出力する複数の縦続接続されたＡＤ変換ステージと、複数のＡＤ変換ステージのいずれか一つであって他のＡＤ変換ステージとの間で共通のオペアンプを交互に使用する対象ステージについて、対象ステージに高位の参照電圧を入力した状態で対象ステージのデジタル出力を０にして２クロック以上経過したときと＋１にして２クロック以上経過したときとの対象ステージの次段以降のＡＤ変換誤差ＥＡ、および対象ステージに高位の参照電圧を入力した状態で対象ステージのデジタル出力を＋１から０にしたときと０から＋１にしたときとの対象ステージの次段以降のＡＤ変換誤差ＥＡ’をそれぞれ算出し、対象ステージの次段以降の１クロック前の出力に（ＥＡ−ＥＡ’）／（ＥＡ＋ＥＡ’）を乗じた値を、対象ステージの補正値として減算するデジタル補正回路とを備えているものとする。【００１３】
これによると、アンプシェア構成のパイプライン型ＡＤ変換器におけるＡＤ変換ステージのメモリ効果誤差をデジタル領域で補正することができる。【００１４】
好ましくは、上記のパイプライン型ＡＤ変換器において、デジタル補正回路は、対象ステージに低位の参照電圧を入力した状態で対象ステージのデジタル出力を０にして２クロック以上経過したときと−１にして２クロック以上経過したときとの対象ステージの次段以降のＡＤ変換誤差ＥＢを算出し、γ＝（ＥＡ−ＥＡ’）／（ＥＡ＋ＥＡ’）として、対象ステージのデジタル出力が−１のときには−（ＥＡ＋ＥＢ）（１−γ）／２を、０のときには−（ＥＡ−ＥＢ）（１−γ）／２を、＋１のときには＋（ＥＡ＋ＥＢ）（１−γ）／２を、それぞれ、対象ステージの補正値として加算するものとする。【００１５】
これによると、アンプシェア構成のパイプライン型ＡＤ変換器におけるＡＤ変換ステージの非線形誤差およびオフセット誤差をもデジタル領域で補正することができる。しかも、オフセット補正値算出のためにＡＤ変換ステージにアナログ値０を入力する必要がない。
【発明の効果】
【００１６】
本発明によると、シングルサンプリング構成およびアンプシェア構成のいずれのタイプのパイプライン型ＡＤ変換器についてもデジタル領域で非線形誤差およびオフセット誤差を補正することができる。さらに、アンプシェア構成のパイプライン型ＡＤ変換器についてはデジタル領域でメモリ効果誤差を補正することができる。これにより、小面積あるいは低電力のアナログ回路を用いて高精度なパイプライン型ＡＤ変換器を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、第１の実施形態に係るパイプライン型ＡＤ変換器の構成図である。
【図２】図２は、ＡＤ変換ステージのアナログ入出力特性を示すグラフである。
【図３】図３は、ＡＤ変換ステージの線形性補正前後のＡＤ変換特性を示すグラフである。
【図４】図４は、参照電圧に誤差が生じた場合におけるＡＤ変換ステージのＡＤ変換特性を示すグラフである。
【図５】図５は、第２の実施形態に係るアンプシェア構成を採用したパイプライン型ＡＤ変換器の一部分の構成図である。
【図６】図６は、アンプシェア構成に係るＡＤ変換ステージの出力電圧の変化パターンを示すグラフである。
【図７】図７は、アンプシェア構成に係るＡＤ変換ステージの出力電圧の変化パターンを示すグラフである。
【図８】図８は、アンプシェア構成に係るＡＤ変換ステージの出力電圧の変化パターンを示すグラフである。
【発明を実施するための形態】
【００１８】
（第１の実施形態）
図１は、第１の実施形態に係るパイプライン型ＡＤ変換器の構成を示す。本実施形態に係るパイプライン型ＡＤ変換器は、縦続接続された複数のＡＤ変換ステージ１０および２０と、デジタル補正回路３０とから構成される。なお、ＡＤ変換ステージ１０については個別のものを特定するために符号に添字を付けて参照することがある。
【００１９】
ＡＤ変換ステージ１０は１．５ビット冗長構成のＡＤ変換器である。ＡＤ変換ステージ１０のアナログ入力レンジは−Ｖｒｅｆから＋Ｖｒｅｆまでである。ＡＤ変換ステージ１０において、比較器１１および１２は、それぞれ、ステージ入力電圧を＋Ｖｒｅｆ／４および−Ｖｒｅｆ／４と比較する。エンコーダ１３は、比較器１１および１２の比較結果に基づいて、ステージ入力電圧が−Ｖｒｅｆ／４よりも小さければ−１を表す２ビット値（例えば、“００”）を、−Ｖｒｅｆ／４から＋Ｖｒｅｆ／４までの範囲内であれば０を表す２ビット値（例えば、“０１”）を、＋Ｖｒｅｆ／４よりも大きければ＋１を表す２ビット値（例えば、“１０”）を出力する。
【００２０】
ＤＡ変換器１４は、入力されたデジタル値に対応した電圧を出力する。具体的には、ＤＡ変換器１４は、−１を表す２ビット値が入力されたときには−Ｖｒｅｆを、０を表す２ビット値が入力されたときには０を、＋１を表す２ビット値が入力されたときには＋Ｖｒｅｆをそれぞれ出力する。スイッチ回路１５は、エンコーダ１３の出力信号およびデジタル補正回路３０からのＤＡＣ制御信号のいずれか一つをＤＡ変換器１４に入力する。
【００２１】
スイッチ回路１６は、ステージ入力電圧、＋Ｖｒｅｆ／４および−Ｖｒｅｆ／４の３つの中からいずれか一つを出力する。差分回路１７は、スイッチ回路１６の出力電圧とＤＡ変換器１４の出力電圧との差分電圧を生成する。増幅回路１８は、差分電圧を２倍に増幅する。すなわち、ＡＤ変換ステージ１０は、ステージ入力電圧と高位および低位の二つの参照電圧との大小関係に応じて冗長２進表現された値をデジタル出力するとともにステージ入力電圧から当該デジタル出力に対応した電圧を減算して２倍にした電圧を出力する。
【００２２】
ＡＤ変換ステージ１０の後段に接続されたＡＤ変換ステージ２０は、図示しない一または縦続接続された複数のＡＤ変換ステージからなる。ＡＤ変換ステージ２０を構成するＡＤ変換ステージは、ＡＤ変換ステージ１０と同様の構成でもよいし、別の構成でもよい。
【００２３】
デジタル補正回路３０は、ＡＤ変換ステージ１０におけるスイッチ回路１５および１６を適宜制御してＡＤ変換ステージ１０のアナログ入出力特性誤差を補正するための補正値を算出する。そして、デジタル補正回路３０は、ＡＤ変換ステージ１０および２０のデジタル出力を受け、これらのビット位置をずらして加算し、さらに補正値を加算あるいは減算してパイプライン型ＡＤ変換器のＡＤ変換値を生成する。
【００２４】
＜補正値の算出＞
図２は、ＡＤ変換ステージ１０のアナログ入出力特性を示す。横軸はステージ入力電圧Ｖｉｎ、縦軸はステージ出力電圧Ｖｏｕｔを表す。ＡＤ変換ステージ１０を構成する各要素が理想状態であるときの伝達関数は次式１で表され、図２中の破線で示したアナログ入出力特性となる。
【００２５】
【数１】
2011021260.tif 000003
【００２６】
しかし、現実には各要素の誤差によりＡＤ変換ステージ１０のアナログ入出力特性は図２中の実線で示したようになる。このため、ＡＤ変換ステージ１０のアナログ入出力特性に誤差が生じ、その誤差がパイプライン型ＡＤ変換器のＡＤ変換誤差となって現れる。すなわち、パイプライン型ＡＤ変換器の入出力特性が非線形なものとなってしまう。
【００２７】
上記の非線形誤差を補正するために、ＡＤ変換ステージ１０のアナログ入出力特性誤差を補正するための補正値を求める。補正値は、図２中のＡ１点、Ａ２点、Ｂ１点、Ｂ２点の各デジタル値を取得することで算出することができる。具体的には、デジタル補正回路３０は、補正対象となるＡＤ変換ステージ１０（以下、対象ステージと称する）におけるスイッチ回路１５に対してデジタル補正回路３０から出力されるＤＡＣ制御信号を選択するように制御し、スイッチ回路１６に対して＋Ｖｒｅｆ／４を選択するように制御する。その状態で、０を表すＤＡＣ制御信号を入力したときの次段以降のＡＤ変換値からＡ１点のデジタル値ＤＡ１が得られ、＋１を表すＤＡＣ制御信号を入力したときの次段以降のＡＤ変換値からＡ２点のデジタル値ＤＡ２が得られる。また、デジタル補正回路３０は、対象ステージにおけるスイッチ回路１５に対してデジタル補正回路３０から出力されるＤＡＣ制御信号を選択するように制御し、スイッチ回路１６に対して−Ｖｒｅｆ／４を選択するように制御する。その状態で、−１を表すＤＡＣ制御信号を入力したときの次段以降のＡＤ変換値からＢ１点のデジタル値ＤＢ１が得られ、０を表すＤＡＣ制御信号を入力したときの次段以降のＡＤ変換値からＢ２点のデジタル値ＤＢ２が得られる。
【００２８】
ＥＡ＝ＤＡ１−ＤＡ２、ＥＢ＝ＤＢ１−ＤＢ２とすると、対象ステージの補正値は次式２のＤｃによって与えられる。ただし、Ｄｃの引数は対象ステージのデジタル出力が表す値である。
【００２９】
【数２】
2011021260.tif 000004
【００３０】
従来手法では、対象ステージのデジタル出力が−１のときの補正値は−ＥＢ、＋１のときの補正値は＋ＥＡである。一方、対象ステージのデジタル出力が０のときの補正値は０、すなわち、補正が行われない。しかしこれではＡＤ変換ステージにおけるオフセット誤差が補正できないため、対象ステージにできるだけ正確なアナログ値０を入力したときの後段以降のＡＤ変換誤差を求め、その誤差をオフセット誤差補正値としている（例えば、特許文献３参照）。
【００３１】
ここで、式２を変形し、Ｄｃ（−１）およびＤｃ（＋１）が互いに逆符号の関係になるように、すなわち、Ｄｃ（０）がＤｃ（−１）およびＤｃ（＋１）の中央値となるようにすると次式３が得られる。
【００３２】
【数３】
2011021260.tif 000005
【００３３】
本実施形態に係るパイプライン型ＡＤ変換器では、対象ステージのデジタル出力が−１のときの補正値は−（ＥＡ＋ＥＢ）／２、０のときの補正値は−（ＥＡ−ＥＢ）／２、＋１のときの補正値は＋（ＥＡ＋ＥＢ）／２である。対象ステージにアナログ値０を入力してオフセット誤差補正値を算出する必要はない。補正値はＤｃ（−１）とＤｃ（＋１）とで互いに逆符号であるため、デジタル補正回路３０はＡＤ変換ステージ１０ごとにＤｃ（−１）およびＤｃ（＋１）のいずれか一方を記憶しておけばよい。あるいは、デジタル補正回路３０は、ＡＤ変換誤差ＥＡおよびＥＢを記憶しておいて、必要の都度、式３の補正値を算出するようにしてもよい。
【００３４】
なお、対象ステージの補正値は次段以降のＡＤ変換誤差に基づいて算出されるため、後段から前段への順にＡＤ変換ステージ１０の補正値を算出する必要がある。すなわち、ＡＤ変換ステージ１０１の補正値を算出する際には少なくともＡＤ変換ステージ１０２のアナログ入出力特性誤差を補正しておく必要があり、ＡＤ変換ステージ１０２の補正値を算出する際にはＡＤ変換ステージ２０のアナログ入出力特性誤差を補正しておく必要がある。ただし、パイプライン型ＡＤ変換器のＡＤ変換値においてＬＳＢ側の誤差が無視できるのであれば、後段のＡＤ変換ステージ（例えば、ＡＤ変換ステージ２０）の誤差補正は省略してもよい。
【００３５】
＜補正値の適用＞
補正値の適用はＡＤ変換ステージ１０を通常動作モードにして行う。具体的には、デジタル補正回路３０は、ＡＤ変換ステージ１０におけるスイッチ回路１５に対してエンコーダ１３の出力を選択するように制御するとともにスイッチ回路１６に対してステージ入力電圧を選択するように制御して、ＡＤ変換ステージ１０を通常動作モードにする。補正値を適用すると、本実施形態に係るパイプライン型ＡＤ変換器の入力電圧Ｖｉｎに対する補正後のＡＤ変換値Ｑ（Ｖｉｎ）は次式４で表される。ただし、Ｄ１（０）およびＤ２（０）は、それぞれ、ＡＤ変換ステージ１０１および１０２のデジタル出力が０のときのＡＤ変換理想値、Ｄ１およびＤ２は、それぞれ、ＡＤ変換ステージ１０１および１０２のデジタル出力、Ｄ１ｃ（Ｄ１）およびＤ２ｃ（Ｄ２）は、それぞれ、ＡＤ変換ステージ１０１および１０２の補正値（式３参照）、Ｄ３はＡＤ変換ステージ２０のＡＤ変換値である。
【００３６】
【数４】
2011021260.tif 000006
【００３７】
なお、ｎ個のＡＤ変換ステージが縦続接続されている場合のｍ段目のＡＤ変換ステージのＡＤ変換理想値Ｄｍ（０）は、
Ｄｍ（０）＝２ｎ−ｍ
で与えられる。これに従うと、Ｄ１（０）およびＤ２（０）は、
Ｄ１（０）＝２ｎ−１
Ｄ２（０）＝２ｎ−２
となる。
【００３８】
図３は、ＡＤ変換ステージ１０の線形性補正前後のＡＤ変換特性を示す。横軸はステージ入力電圧Ｖｉｎ、縦軸はＡＤ変換値Ｑ（Ｖｉｎ）を表す。補正前には非線形誤差の影響でＶｉｎ＝±Ｖｒｅｆ／４のところでＡＤ変換値に段差が生じており、また、−Ｖｒｅｆ／４＜Ｖｉｎ＜＋Ｖｒｅｆ／４における変換特性を見ればわかるようにオフセット誤差の影響で変換特性が全体的に上方にシフトしている。これに対して、式３の補正値を適用することでＡＤ変換ステージ１０の非線形誤差およびオフセット誤差が一度に補正される。
【００３９】
図４は、参照電圧に誤差が生じた場合におけるＡＤ変換ステージ１０のＡＤ変換特性を示す。横軸はステージ入力電圧Ｖｉｎ、縦軸はＡＤ変換値Ｑ（Ｖｉｎ）を表す。従来手法では、参照電圧に誤差が生じてもＡＤ変換ステージの入力電圧の中央値を絶対的なアナログ値０に合わせる補正を行うため、アナログ入力レンジが狭まってしまう。これに対して、本実施形態に係るパイプライン型ＡＤ変換器では、ＡＤ変換ステージ１０のアナログ入力レンジの中央値をデジタル出力レンジの中央値に合わせる補正を行うため、アナログ入力レンジを広く確保することができる。
【００４０】
以上、本実施形態によると、ＡＤ変換ステージの構成要素の誤差や参照電圧の誤差に起因して生じるパイプライン型ＡＤ変換器のＡＤ変換誤差をデジタル領域で補正することができる。特に、アナログ値０を入力するための追加の回路構成およびステップが不要であり、さらに、参照電圧に誤差が生じてもアナログ入力レンジを広く確保することができる。
【００４１】
なお、ＡＤ変換ステージ１０の接続段数は２に限られない。さらに多くのＡＤ変換ステージ１０を縦続接続することで、パイプライン型ＡＤ変換器のＡＤ変換ビット幅を増やすことができる。
【００４２】
（第２の実施形態）
図５は、第２の実施形態に係るアンプシェア構成を採用したパイプライン型ＡＤ変換器の一部分の構成を示す。ＡＤ変換ステージ１００は、図１のＡＤ変換ステージ１０とほぼ同様の構成となっている。オペアンプ１９１、容量素子１９２および１９３、およびスイッチ回路１９４〜１９７からなる部分が図１のＡＤ変換ステージ１０における差分回路１７および増幅回路１８に相当する。その他の構成要素については図１のＡＤ変換ステージ１０と同じである。なお、本実施形態に係るパイプライン型ＡＤ変換器は、図示していないが、ＡＤ変換ステージ１００に縦続接続された後段のＡＤ変換ステージやデジタル補正回路などを備えている。
【００４３】
ＡＤ変換ステージ１００は、互いに排他的な二つのクロック信号φ１およびφ２によって制御される。例えば、ＡＤ変換ステージ１００２において、クロック信号φ１がアクティブとなるφ１フェーズのとき、スイッチ回路１９４および１９５が閉じ、スイッチ回路１９６および１９７が開くことで、容量素子１９２および１９３がステージ入力電圧でチャージされる（以下、サンプリング動作と称する）。一方、クロック信号φ２がアクティブとなるφ２フェーズのとき、スイッチ回路１９４および１９５が開き、スイッチ回路１９６および１９７が閉じることで、サンプリングされたステージ入力電圧からＤＡ変換器１４の出力電圧を引いた残差電圧が２倍に増幅されて出力される（以下、演算動作と称する）。ＡＤ変換ステージ１００１はＡＤ変換ステージ１００２とは逆のフェーズで動作する。すなわち、ＡＤ変換ステージ１００２がサンプリング動作をしているときはＡＤ変換ステージ１００１は演算動作をし、ＡＤ変換ステージ１００２が演算動作をしているときはＡＤ変換ステージ１００１はサンプリング動作をする。
【００４４】
ＡＤ変換ステージ１００においてオペアンプ１９１は演算動作時にのみ動作すればよいため、ＡＤ変換ステージ１００１および１００２でオペアンプ１９１を共有してフェーズごとに交互に接続して使用することができる。オペアンプ１９１の共有により、ＡＤ変換ステージ１００１および１００２は実質的に縦続接続されている。なお、簡略表示のため図５にはオペアンプ１９１の接続切り替え用のスイッチ回路は図示していない。
【００４５】
オペアンプ１９１の入力側には寄生容量１９９が存在する。第１の実施形態のようなシングルサンプリングのパイプライン型ＡＤ変換器では、サンプリング動作時に寄生容量１９９の残留電荷をリセットすることができるため、メモリ効果誤差は生じない。しかし、本実施形態のようなアンプシェア構成のパイプライン型ＡＤ変換器では、一方のＡＤ変換ステージ１００のサンプリング動作中に他方のＡＤ変換ステージ１００が演算動作をするため、寄生容量１９９の残留電荷をリセットすることが困難である。そのため、寄生容量１９９の残留電荷が次のフェーズの演算動作に加算されるといったメモリ効果誤差が生じる。そこで、本実施形態に係るパイプライン型ＡＤ変換器では、次のようにしてメモリ効果誤差をデジタル領域で補正する。
【００４６】
＜補正値の算出＞
ＡＤ変換ステージ１００の伝達関数は次式５で表される。ただし、Ａはオペアンプ１９１のゲイン、ＣｓおよびＣｆはそれぞれ容量素子１９２および１９３の静電容量、Ｃｐは寄生容量１９９の静電容量、Ｖｏｕｔｘは１フェーズ前、すなわち、１クロック前のＶｏｕｔ値である。
【００４７】
【数５】
2011021260.tif 000007
【００４８】
ＡＤ変換ステージ１００を構成する各要素が理想状態であるとき、すなわち、Ｃｆ＝Ｃｓ、Ｃｐ＝０、Ａ＝∞のとき、式５は式１と一致し、ＡＤ変換ステージ１００のアナログ入出力特性は図２中の実線で示したようになる。しかし、現実には各要素の誤差によりＡＤ変換ステージ１００のアナログ入出力特性は図２中の破線で示したようになる。さらに、式５からわかるように、１クロック前のアナログ出力が次のクロックのアナログ出力に影響する。
【００４９】
上記のメモリ効果誤差を補正するために、ＡＤ変換ステージ１００のアナログ入出力特性誤差を補正するための補正値を求める。補正値は、図２中のＡ１点およびＡ２点の各デジタル値を取得することで算出することができる。具体的には、図示しないデジタル補正回路は、対象ステージにおけるスイッチ回路１５に対してデジタル補正回路から出力されるＤＡＣ制御信号を選択するように制御し、スイッチ回路１６に対して＋Ｖｒｅｆ／４を選択するように制御する。その状態でＤＡ変換器１４に０および＋１を表すＤＡＣ制御信号をそれぞれ入力したときの次段以降のＡＤ変換値からＡ１点およびＡ２点のデジタル値ＤＡ１およびＤＡ２が得られる。
【００５０】
しかし、図６に示したように、ＤＡＣ制御信号が表す値を＋１から０に切り替えた直後あるいは０から＋１に切り替えた直後は１クロック前のアナログ出力が影響してＡＤ変換ステージ１００の出力電圧はすぐにはＡ１点あるいはＡ２点の本来の電圧であるＶＡ１あるいはＶＡ２に遷移せずにＶＡ１’あるいはＶＡ２’に遷移する。そこで、ＤＡＣ制御信号が表す値を切り替えてから２クロック以上経過してから各デジタル値を取得するようにする。これにより、ＡＤ変換ステージ１００の出力電圧がＶＡ１およびＶＡ２であるときの図２中のＡ１点およびＡ２点のデジタル値ＤＡ１およびＤＡ２を取得することができる。
【００５１】
図６に示すパターンでＡＤ変換ステージ１００の出力電圧を変化させた場合におけるＡＤ変換ステージ１００の出力振幅ＥＡは次式６で表される。
【００５２】
【数６】
2011021260.tif 000008
【００５３】
一方、ＤＡＣ制御信号が表す値を１クロックごとに切り替えた場合、図７に示したように、ＡＤ変換ステージ１００の出力電圧は１クロック前のアナログ出力の影響でＶＡ１’あるいはＶＡ２’に遷移する。これにより、ＡＤ変換ステージ１００の出力電圧がＶＡ１’およびＶＡ２’であるときの図２中のＡ１点およびＡ２点のデジタル値ＤＡ１’およびＤＡ２’を取得することができる。
【００５４】
図７に示すパターンでＡＤ変換ステージ１００の出力電圧を変化させた場合におけるＡＤ変換ステージ１００の出力振幅ＥＡ’は次式７で表される。
【００５５】
【数７】
2011021260.tif 000009
【００５６】
式６および式７を整理するとメモリ効果補正係数γが導出される。
【００５７】
【数８】
2011021260.tif 000010
【００５８】
ここで、ＥＡおよびＥＡ’をデジタル値で表すことによって（すなわち、ＥＡ＝ＤＡ１−ＤＡ２、ＥＡ’＝ＤＡ１’−ＤＡ２’）、γもまたデジタル値で表される。これにより、デジタル領域でメモリ効果誤差を補正することが可能となる。
【００５９】
なお、上記以外に、ＤＡＣ制御信号が表す値を２クロックごとに切り替えるようにしてもよい。この場合、図８に示すパターンでＡＤ変換ステージ１００の出力電圧が変化する。したがって、ＤＡＣ制御信号が表す値を切り替えて１クロック目にはデジタル値ＤＡ１あるいはＤＡ２が得られ、２クロック目にはデジタル値ＤＡ１’あるいはＤＡ２’が得られる。
【００６０】
また、図２中のＢ１点およびＢ２点からメモリ効果補正係数γを算出してもよい。証明は省略するが、結果的にはγはＡ１点およびＡ２点から求めた場合と同じ値になる。
【００６１】
メモリ効果誤差に加え、非線形誤差までも同時に補正する際には注意が必要である。なぜなら、式６からわかるように、非線形誤差補正のための補正値Ｄｃ（式３参照）中のＥＡ自体がγの項、すなわち、メモリ効果誤差を含んでいるからである。したがって、γの項を含まないＥＡ、すなわち、β・Ｖｒｅｆを算出する必要がある。式６を変形すると次式９が得られる。
【００６２】
【数９】
2011021260.tif 000011
【００６３】
すなわち、ＥＡに（１−γ）を乗じるとメモリ効果誤差を含まない非線形補正値となる。これはＥＢにも当てはまる。したがって、ＥＢに（１−γ）を乗じるとメモリ効果誤差を含まない非線形補正値となる。このことから、式３の補正値は次式１０のように修正される。
【００６４】
【数１０】
2011021260.tif 000012
【００６５】
＜補正値の適用＞
式５をＶｉｎについて解くと次式１１が得られる。
【００６６】
【数１１】
2011021260.tif 000013
【００６７】
式１１の右辺はαを除いてすべて後段のＡＤ変換ステージの変換結果から得られる。したがって、式１１に基づいて補正を行うことで高精度なＡＤ変換特性を実現することができる。なお、αはほぼ１であるため特に補正の必要はない。もし補正するのであればデジタル領域でフルレンジの補正を行うとよい。
【００６８】
補正値の適用はＡＤ変換ステージ１００を通常動作モードにして行う。補正値を適用すると、本実施形態に係るパイプライン型ＡＤ変換器の入力電圧Ｖｉｎに対する補正後のＡＤ変換値Ｑ（Ｖｉｎ）は次式１２で表される。ただし、Ｄ１（０）およびＤ２（０）は、それぞれ、ＡＤ変換ステージ１００１および１００２のデジタル出力が０のときのＡＤ変換理想値、Ｄ１およびＤ２は、それぞれ、ＡＤ変換ステージ１００１および１００２のデジタル出力、Ｄ１ｃ（Ｄ１）およびＤ２ｃ（Ｄ２）は、それぞれ、ＡＤ変換ステージ１００１および１００２の補正値（式１０参照）、γ１およびγ２は、それぞれ、ＡＤ変換ステージ１００１および１００２のメモリ効果補正係数、Ｄ１ｘおよびＤ２ｘは、それぞれ、ＡＤ変換ステージ１００１および１００２の後段の１クロック前のＡＤ変換値、Ｄ３は後段のＡＤ変換ステージのＡＤ変換値である。
【００６９】
【数１２】
2011021260.tif 000014
【００７０】
以上、本実施形態によると、アンプシェア構成のパイプライン型ＡＤ変換器におけるメモリ効果誤差をデジタル領域で補正することができる。さらに、非線形誤差およびオフセット誤差も合わせて一度に補正することができる。
【００７１】
なお、ＡＤ変換ステージ１００１および１００２が並列接続されたダブルサンプリング構成のパイプライン型ＡＤ変換器についても、上記手法でメモリ効果補正係数γを算出してメモリ効果誤差、非線形誤差およびオフセット誤差をデジタル領域で補正することができる。
【産業上の利用可能性】
【００７２】
本発明に係るパイプライン型ＡＤ変換器は、小面積あるいは低電力のアナログ回路を用いつつ高精度のＡＤ変換が可能であるため、映像信号処理装置や無線装置などに有用である。
【符号の説明】
【００７３】
１０１    ＡＤ変換ステージ
１０２    ＡＤ変換ステージ
１００１  ＡＤ変換ステージ
１００２  ＡＤ変換ステージ
３０      デジタル補正回路
【図１】
2011021260.tif 000015
【図２】
2011021260.tif 000016
【図３】
2011021260.tif 000017
【図４】
2011021260.tif 000018
【図５】
2011021260.tif 000019
【図６】
2011021260.tif 000020
【図７】
2011021260.tif 000021
【図８】
2011021260.tif 000022
【手続補正書】
【提出日】平成23年12月21日(2011.12.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプライン型ＡＤ変換器に関し、特に、パイプライン型ＡＤ変換器出力のデジタル補正に関する。
【背景技術】
【０００２】
信号処理分野ではアナログ信号をデジタル信号に変換するＡＤ変換器がよく用いられる。ＡＤ変換器にはさまざまなタイプがあり、そのうちの一つにパイプライン型ＡＤ変換器がある。パイプライン型ＡＤ変換器は、複数のＡＤ変換ステージが縦続接続されて構成される。各ＡＤ変換ステージは、入力電圧と一または複数の参照電圧との大小比較結果から１ビットまたは数ビットのデジタル値を出力するとともに、入力電圧から当該デジタル値に対応する電圧を減算した残差電圧を増幅して出力する。そして、各ＡＤ変換ステージが出力するデジタル値のビット位置をずらして加算することで多ビットのＡＤ変換を実現する。
【０００３】
これまで、パイプライン型ＡＤ変換器の精度は、高い比精度の容量素子やオペアンプの高ゲイン特性などを利用することで確保していた。言い換えれば、アナログ回路の高性能化、高精度化によってパイプライン型ＡＤ変換器の高精度化を実現していた。ところが、近年のＬＳＩプロセスの微細化が進むにつれ、アナログ回路にも微細素子を用いた小面積化、低電力化が求められるようになってきた。したがって、アナログ特性の向上によるパイプライン型ＡＤ変換器の高精度化は困難になりつつある。そこで、各ＡＤ変換ステージにおける残差電圧の増幅誤差を量子化した補正値を現実のＡＤ変換値に加算するといったデジタル領域での補正が採用されている（例えば、特許文献１および２参照）。このように、ＡＤ変換ステージの非線形誤差をデジタル領域で補正することにより、変換精度は低いものの小面積あるいは低電力のアナログ回路を用いて高精度なパイプライン型ＡＤ変換器を実現することができる。さらに、参照電圧の誤差によってアナログ入力レンジの中央値がデジタル出力レンジの中央値に変換されないといったオフセット誤差をデジタル領域で補正しているものがある（例えば、特許文献３参照）。
【０００４】
また、二つのパイプライン型ＡＤ変換器を並列に動作させてダブルサンプリングを行うものや（例えば、非特許文献１参照）、二つのＡＤ変換ステージ間で残差電圧増幅用のオペアンプを交互に使用するものがある（例えば、非特許文献２参照）。オペアンプを共有しないシングルサンプリングでは１クロックごとにオペアンプの入力ノードの残留電荷をリセットするタイミングが確保できるのに対して、上記のダブルサンプリングあるいはオペアンプの交互使用といったアンプシェア構成では複数のＡＤ変換ステージでオペアンプが共有されるため、そのようなタイミングを確保することができない。このため、共有オペアンプのメモリ効果に起因するメモリ効果誤差が生じてしまう。特に、共有オペアンプのゲインが小さい場合にはメモリ効果の影響が大きくなる。そこで、二つのオペアンプを二つのＡＤ変換ステージで共有し、一方のオペアンプの反転入力および非反転入力を１クロックごとに入れ替えることで共有する二つのオペアンプの入力ノードの残留電荷をアナログ領域でキャンセルしているものがある（例えば、特許文献４参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第５，４９９，０２７号明細書
【特許文献２】米国特許第６，３６９，７４４号明細書
【特許文献３】特開２００６−１０９４０３号公報
【特許文献４】米国特許第７，３０４，５９８号明細書
【非特許文献】
【０００６】
【非特許文献１】Sumanen, L.; Waltari, M.; Halonen, K., "A 10-bit 200 MS/s CMOS parallel pipeline A/D converter", Solid-State Circuits Conference, 2000. ESSCIRC '00. Proceedings of the 26th European, 19-21 Sept. 2000, Page(s):439 - 442
【非特許文献２】Nagaraj, K.; Fetterman, H.S.; Shariatdoust, R.S.; Anidjar, J.; Lewis, S.H.; Alsayegh, J.; Renninger, R.G., "An 8-bit 50+ Msamples/s pipelined A/D converter with an area and power efficient architecture", Custom Integrated Circuits Conference, 1996., Proceedings of the IEEE 1996, 5-8 May 1996 Page(s):423 - 426
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来のオフセット誤差補正は、アナログ入力レンジの中央値としてアナログ値０を各ＡＤ変換ステージに入力し、中央値からの誤差をオフセット補正値とする。ここで、アナログ値０の入力はオフセット誤差補正のために追加的に必要となるステップである。このため、従来のオフセット誤差補正では、アナログ値０を生成するための回路構成が必要となるばかりか新たなステップ追加で補正時間が増大してしまう。
【０００８】
一方、アンプシェア構成のパイプライン型ＡＤ変換器の出力補正については、従来のデジタル領域補正を単に適用しただけではメモリ効果誤差は補正することができない。従来のデジタル領域補正で補正できるのは、オペアンプのゲイン不足、容量素子の製造ばらつきおよび参照電圧のばらつきに起因するＡＤ変換誤差、すなわちデータに依存しない静的なＡＤ変換誤差である。上記のアナログ領域補正によると、メモリ効果誤差、すなわちデータに依存するＡＤ変換誤差を補正することができるものの二つのオペアンプを交互に使用するためオペアンプ出力切り替え用のスイッチを余分に設ける必要がある。この結果、回路面積および消費電力の増加だけではなくオペアンプ出力段の寄生素子の増加をも招いてしまう。
【０００９】
上記問題に鑑み、本発明は、シングルサンプリング構成およびアンプシェア構成のいずれのタイプのパイプライン型ＡＤ変換器についてもデジタル領域でＡＤ変換誤差を補正することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明によって次のような手段を講じた。すなわち、パイプライン型ＡＤ変換器として、入力電圧と高位および低位の二つの参照電圧との大小関係に応じて冗長２進表現された値をデジタル出力するとともに入力電圧からデジタル出力に対応した電圧を減算して２倍にした電圧を出力する複数の縦続接続されたＡＤ変換ステージと、複数のＡＤ変換ステージのいずれか一つである対象ステージについて、対象ステージに高位の参照電圧を入力した状態で対象ステージのデジタル出力を０にしたときと＋１にしたときとの対象ステージの次段以降のＡＤ変換誤差ＥＡ、および対象ステージに低位の参照電圧を入力した状態で対象ステージのデジタル出力を０にしたときと−１にしたときとの対象ステージの次段以降のＡＤ変換誤差ＥＢをそれぞれ算出し、対象ステージのデジタル出力が−１のときには−（ＥＡ＋ＥＢ）／２を、０のときには−（ＥＡ−ＥＢ）／２を、＋１のときには＋（ＥＡ＋ＥＢ）／２を、それぞれ、対象ステージの補正値として加算するデジタル補正回路とを備えているものとする。
【００１１】
これによると、ＡＤ変換ステージの非線形誤差およびオフセット誤差をデジタル領域で補正することができる。しかも、オフセット補正値算出のためにＡＤ変換ステージにアナログ値０を入力する必要がない。
【００１２】
また、パイプライン型ＡＤ変換器として、入力電圧と高位および低位の二つの参照電圧との大小関係に応じて冗長２進表現された値をデジタル出力するとともに入力電圧からデジタル出力に対応した電圧を減算して２倍にした電圧を出力する複数の縦続接続されたＡＤ変換ステージと、複数のＡＤ変換ステージのいずれか一つであって他のＡＤ変換ステージとの間で共通のオペアンプを交互に使用する対象ステージについて、対象ステージに高位の参照電圧を入力した状態で対象ステージのデジタル出力を０にして２クロック以上経過したときと＋１にして２クロック以上経過したときとの対象ステージの次段以降のＡＤ変換誤差ＥＡ、および対象ステージに高位の参照電圧を入力した状態で対象ステージのデジタル出力を＋１から０にしたときと０から＋１にしたときとの対象ステージの次段以降のＡＤ変換誤差ＥＡ’をそれぞれ算出し、対象ステージの次段以降の１クロック前の出力に（ＥＡ−ＥＡ’）／（ＥＡ＋ＥＡ’）を乗じた値を、対象ステージの補正値として減算するデジタル補正回路とを備えているものとする。
【００１３】
これによると、アンプシェア構成のパイプライン型ＡＤ変換器におけるＡＤ変換ステージのメモリ効果誤差をデジタル領域で補正することができる。
【００１４】
好ましくは、上記のパイプライン型ＡＤ変換器において、デジタル補正回路は、対象ステージに低位の参照電圧を入力した状態で対象ステージのデジタル出力を０にして２クロック以上経過したときと−１にして２クロック以上経過したときとの対象ステージの次段以降のＡＤ変換誤差ＥＢを算出し、γ＝（ＥＡ−ＥＡ’）／（ＥＡ＋ＥＡ’）として、対象ステージのデジタル出力が−１のときには−（ＥＡ＋ＥＢ）（１−γ）／２を、０のときには−（ＥＡ−ＥＢ）（１−γ）／２を、＋１のときには＋（ＥＡ＋ＥＢ）（１−γ）／２を、それぞれ、対象ステージの補正値として加算するものとする。
【００１５】
これによると、アンプシェア構成のパイプライン型ＡＤ変換器におけるＡＤ変換ステージの非線形誤差およびオフセット誤差をもデジタル領域で補正することができる。しかも、オフセット補正値算出のためにＡＤ変換ステージにアナログ値０を入力する必要がない。
【発明の効果】
【００１６】
本発明によると、シングルサンプリング構成およびアンプシェア構成のいずれのタイプのパイプライン型ＡＤ変換器についてもデジタル領域で非線形誤差およびオフセット誤差を補正することができる。さらに、アンプシェア構成のパイプライン型ＡＤ変換器についてはデジタル領域でメモリ効果誤差を補正することができる。これにより、小面積あるいは低電力のアナログ回路を用いて高精度なパイプライン型ＡＤ変換器を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、第１の実施形態に係るパイプライン型ＡＤ変換器の構成図である。
【図２】図２は、ＡＤ変換ステージのアナログ入出力特性を示すグラフである。
【図３】図３は、ＡＤ変換ステージの線形性補正前後のＡＤ変換特性を示すグラフである。
【図４】図４は、参照電圧に誤差が生じた場合におけるＡＤ変換ステージのＡＤ変換特性を示すグラフである。
【図５】図５は、第２の実施形態に係るアンプシェア構成を採用したパイプライン型ＡＤ変換器の一部分の構成図である。
【図６】図６は、アンプシェア構成に係るＡＤ変換ステージの出力電圧の変化パターンを示すグラフである。
【図７】図７は、アンプシェア構成に係るＡＤ変換ステージの出力電圧の変化パターンを示すグラフである。
【図８】図８は、アンプシェア構成に係るＡＤ変換ステージの出力電圧の変化パターンを示すグラフである。
【発明を実施するための形態】
【００１８】
（第１の実施形態）
図１は、第１の実施形態に係るパイプライン型ＡＤ変換器の構成を示す。本実施形態に係るパイプライン型ＡＤ変換器は、縦続接続された複数のＡＤ変換ステージ１０および２０と、デジタル補正回路３０とから構成される。なお、ＡＤ変換ステージ１０については個別のものを特定するために符号に添字を付けて参照することがある。
【００１９】
ＡＤ変換ステージ１０は１．５ビット冗長構成のＡＤ変換器である。ＡＤ変換ステージ１０のアナログ入力レンジは−Ｖｒｅｆから＋Ｖｒｅｆまでである。ＡＤ変換ステージ１０において、比較器１１および１２は、それぞれ、ステージ入力電圧を＋Ｖｒｅｆ／４および−Ｖｒｅｆ／４と比較する。エンコーダ１３は、比較器１１および１２の比較結果に基づいて、ステージ入力電圧が−Ｖｒｅｆ／４よりも小さければ−１を表す２ビット値（例えば、“００”）を、−Ｖｒｅｆ／４から＋Ｖｒｅｆ／４までの範囲内であれば０を表す２ビット値（例えば、“０１”）を、＋Ｖｒｅｆ／４よりも大きければ＋１を表す２ビット値（例えば、“１０”）を出力する。
【００２０】
ＤＡ変換器１４は、入力されたデジタル値に対応した電圧を出力する。具体的には、ＤＡ変換器１４は、−１を表す２ビット値が入力されたときには−Ｖｒｅｆを、０を表す２ビット値が入力されたときには０を、＋１を表す２ビット値が入力されたときには＋Ｖｒｅｆをそれぞれ出力する。スイッチ回路１５は、エンコーダ１３の出力信号およびデジタル補正回路３０からのＤＡＣ制御信号のいずれか一つをＤＡ変換器１４に入力する。
【００２１】
スイッチ回路１６は、ステージ入力電圧、＋Ｖｒｅｆ／４および−Ｖｒｅｆ／４の３つの中からいずれか一つを出力する。差分回路１７は、スイッチ回路１６の出力電圧とＤＡ変換器１４の出力電圧との差分電圧を生成する。増幅回路１８は、差分電圧を２倍に増幅する。すなわち、ＡＤ変換ステージ１０は、ステージ入力電圧と高位および低位の二つの参照電圧との大小関係に応じて冗長２進表現された値をデジタル出力するとともにステージ入力電圧から当該デジタル出力に対応した電圧を減算して２倍にした電圧を出力する。
【００２２】
ＡＤ変換ステージ１０の後段に接続されたＡＤ変換ステージ２０は、図示しない一または縦続接続された複数のＡＤ変換ステージからなる。ＡＤ変換ステージ２０を構成するＡＤ変換ステージは、ＡＤ変換ステージ１０と同様の構成でもよいし、別の構成でもよい。
【００２３】
デジタル補正回路３０は、ＡＤ変換ステージ１０におけるスイッチ回路１５および１６を適宜制御してＡＤ変換ステージ１０のアナログ入出力特性誤差を補正するための補正値を算出する。そして、デジタル補正回路３０は、ＡＤ変換ステージ１０および２０のデジタル出力を受け、これらのビット位置をずらして加算し、さらに補正値を加算あるいは減算してパイプライン型ＡＤ変換器のＡＤ変換値を生成する。
【００２４】
＜補正値の算出＞
図２は、ＡＤ変換ステージ１０のアナログ入出力特性を示す。横軸はステージ入力電圧Ｖｉｎ、縦軸はステージ出力電圧Ｖｏｕｔを表す。ＡＤ変換ステージ１０を構成する各要素が理想状態であるときの伝達関数は次式１で表され、図２中の破線で示したアナログ入出力特性となる。
【００２５】
【数１】
2011021260.tif 000023
【００２６】
しかし、現実には各要素の誤差によりＡＤ変換ステージ１０のアナログ入出力特性は図２中の実線で示したようになる。このため、ＡＤ変換ステージ１０のアナログ入出力特性に誤差が生じ、その誤差がパイプライン型ＡＤ変換器のＡＤ変換誤差となって現れる。すなわち、パイプライン型ＡＤ変換器の入出力特性が非線形なものとなってしまう。
【００２７】
上記の非線形誤差を補正するために、ＡＤ変換ステージ１０のアナログ入出力特性誤差を補正するための補正値を求める。補正値は、図２中のＡ１点、Ａ２点、Ｂ１点、Ｂ２点の各デジタル値を取得することで算出することができる。具体的には、デジタル補正回路３０は、補正対象となるＡＤ変換ステージ１０（以下、対象ステージと称する）におけるスイッチ回路１５に対してデジタル補正回路３０から出力されるＤＡＣ制御信号を選択するように制御し、スイッチ回路１６に対して＋Ｖｒｅｆ／４を選択するように制御する。その状態で、０を表すＤＡＣ制御信号を入力したときの次段以降のＡＤ変換値からＡ１点のデジタル値ＤＡ１が得られ、＋１を表すＤＡＣ制御信号を入力したときの次段以降のＡＤ変換値からＡ２点のデジタル値ＤＡ２が得られる。また、デジタル補正回路３０は、対象ステージにおけるスイッチ回路１５に対してデジタル補正回路３０から出力されるＤＡＣ制御信号を選択するように制御し、スイッチ回路１６に対して−Ｖｒｅｆ／４を選択するように制御する。その状態で、−１を表すＤＡＣ制御信号を入力したときの次段以降のＡＤ変換値からＢ１点のデジタル値ＤＢ１が得られ、０を表すＤＡＣ制御信号を入力したときの次段以降のＡＤ変換値からＢ２点のデジタル値ＤＢ２が得られる。
【００２８】
ＥＡ＝ＤＡ１−ＤＡ２、ＥＢ＝ＤＢ１−ＤＢ２とすると、対象ステージの補正値は次式２のＤｃによって与えられる。ただし、Ｄｃの引数は対象ステージのデジタル出力が表す値である。
【００２９】
【数２】
2011021260.tif 000024
【００３０】
従来手法では、対象ステージのデジタル出力が−１のときの補正値は−ＥＢ、＋１のときの補正値は＋ＥＡである。一方、対象ステージのデジタル出力が０のときの補正値は０、すなわち、補正が行われない。しかしこれではＡＤ変換ステージにおけるオフセット誤差が補正できないため、対象ステージにできるだけ正確なアナログ値０を入力したときの後段以降のＡＤ変換誤差を求め、その誤差をオフセット誤差補正値としている（例えば、特許文献３参照）。
【００３１】
ここで、式２を変形し、Ｄｃ（−１）およびＤｃ（＋１）が互いに逆符号の関係になるように、すなわち、Ｄｃ（０）がＤｃ（−１）およびＤｃ（＋１）の中央値となるようにすると次式３が得られる。
【００３２】
【数３】
2011021260.tif 000025
【００３３】
本実施形態に係るパイプライン型ＡＤ変換器では、対象ステージのデジタル出力が−１のときの補正値は−（ＥＡ＋ＥＢ）／２、０のときの補正値は−（ＥＡ−ＥＢ）／２、＋１のときの補正値は＋（ＥＡ＋ＥＢ）／２である。対象ステージにアナログ値０を入力してオフセット誤差補正値を算出する必要はない。補正値はＤｃ（−１）とＤｃ（＋１）とで互いに逆符号であるため、デジタル補正回路３０はＡＤ変換ステージ１０ごとにＤｃ（−１）およびＤｃ（＋１）のいずれか一方を記憶しておけばよい。あるいは、デジタル補正回路３０は、ＡＤ変換誤差ＥＡおよびＥＢを記憶しておいて、必要の都度、式３の補正値を算出するようにしてもよい。
【００３４】
なお、対象ステージの補正値は次段以降のＡＤ変換誤差に基づいて算出されるため、後段から前段への順にＡＤ変換ステージ１０の補正値を算出する必要がある。すなわち、ＡＤ変換ステージ１０１の補正値を算出する際には少なくともＡＤ変換ステージ１０２のアナログ入出力特性誤差を補正しておく必要があり、ＡＤ変換ステージ１０２の補正値を算出する際にはＡＤ変換ステージ２０のアナログ入出力特性誤差を補正しておく必要がある。ただし、パイプライン型ＡＤ変換器のＡＤ変換値においてＬＳＢ側の誤差が無視できるのであれば、後段のＡＤ変換ステージ（例えば、ＡＤ変換ステージ２０）の誤差補正は省略してもよい。
【００３５】
＜補正値の適用＞
補正値の適用はＡＤ変換ステージ１０を通常動作モードにして行う。具体的には、デジタル補正回路３０は、ＡＤ変換ステージ１０におけるスイッチ回路１５に対してエンコーダ１３の出力を選択するように制御するとともにスイッチ回路１６に対してステージ入力電圧を選択するように制御して、ＡＤ変換ステージ１０を通常動作モードにする。補正値を適用すると、本実施形態に係るパイプライン型ＡＤ変換器の入力電圧Ｖｉｎに対する補正後のＡＤ変換値Ｑ（Ｖｉｎ）は次式４で表される。ただし、Ｄ１（０）およびＤ２（０）は、それぞれ、ＡＤ変換ステージ１０１および１０２のデジタル出力が０のときのＡＤ変換理想値、Ｄ１およびＤ２は、それぞれ、ＡＤ変換ステージ１０１および１０２のデジタル出力、Ｄ１ｃ（Ｄ１）およびＤ２ｃ（Ｄ２）は、それぞれ、ＡＤ変換ステージ１０１および１０２の補正値（式３参照）、Ｄ３はＡＤ変換ステージ２０のＡＤ変換値である。
【００３６】
【数４】
2011021260.tif 000026
【００３７】
なお、ｎ個のＡＤ変換ステージが縦続接続されている場合のｍ段目のＡＤ変換ステージのＡＤ変換理想値Ｄｍ（０）は、
Ｄｍ（０）＝２ｎ−ｍ
で与えられる。これに従うと、Ｄ１（０）およびＤ２（０）は、
Ｄ１（０）＝２ｎ−１
Ｄ２（０）＝２ｎ−２
となる。
【００３８】
図３は、ＡＤ変換ステージ１０の線形性補正前後のＡＤ変換特性を示す。横軸はステージ入力電圧Ｖｉｎ、縦軸はＡＤ変換値Ｑ（Ｖｉｎ）を表す。補正前には非線形誤差の影響でＶｉｎ＝±Ｖｒｅｆ／４のところでＡＤ変換値に段差が生じており、また、−Ｖｒｅｆ／４＜Ｖｉｎ＜＋Ｖｒｅｆ／４における変換特性を見ればわかるようにオフセット誤差の影響で変換特性が全体的に上方にシフトしている。これに対して、式３の補正値を適用することでＡＤ変換ステージ１０の非線形誤差およびオフセット誤差が一度に補正される。
【００３９】
図４は、参照電圧に誤差が生じた場合におけるＡＤ変換ステージ１０のＡＤ変換特性を示す。横軸はステージ入力電圧Ｖｉｎ、縦軸はＡＤ変換値Ｑ（Ｖｉｎ）を表す。従来手法では、参照電圧に誤差が生じてもＡＤ変換ステージの入力電圧の中央値を絶対的なアナログ値０に合わせる補正を行うため、アナログ入力レンジが狭まってしまう。これに対して、本実施形態に係るパイプライン型ＡＤ変換器では、ＡＤ変換ステージ１０のアナログ入力レンジの中央値をデジタル出力レンジの中央値に合わせる補正を行うため、アナログ入力レンジを広く確保することができる。
【００４０】
以上、本実施形態によると、ＡＤ変換ステージの構成要素の誤差や参照電圧の誤差に起因して生じるパイプライン型ＡＤ変換器のＡＤ変換誤差をデジタル領域で補正することができる。特に、アナログ値０を入力するための追加の回路構成およびステップが不要であり、さらに、参照電圧に誤差が生じてもアナログ入力レンジを広く確保することができる。
【００４１】
なお、ＡＤ変換ステージ１０の接続段数は２に限られない。さらに多くのＡＤ変換ステージ１０を縦続接続することで、パイプライン型ＡＤ変換器のＡＤ変換ビット幅を増やすことができる。
【００４２】
（第２の実施形態）
図５は、第２の実施形態に係るアンプシェア構成を採用したパイプライン型ＡＤ変換器の一部分の構成を示す。ＡＤ変換ステージ１００は、図１のＡＤ変換ステージ１０とほぼ同様の構成となっている。オペアンプ１９１、容量素子１９２および１９３、およびスイッチ回路１９４〜１９７からなる部分が図１のＡＤ変換ステージ１０における差分回路１７および増幅回路１８に相当する。その他の構成要素については図１のＡＤ変換ステージ１０と同じである。なお、本実施形態に係るパイプライン型ＡＤ変換器は、図示していないが、ＡＤ変換ステージ１００に縦続接続された後段のＡＤ変換ステージやデジタル補正回路などを備えている。
【００４３】
ＡＤ変換ステージ１００は、互いに排他的な二つのクロック信号φ１およびφ２によって制御される。例えば、ＡＤ変換ステージ１００２において、クロック信号φ１がアクティブとなるφ１フェーズのとき、スイッチ回路１９４および１９５が閉じ、スイッチ回路１９６および１９７が開くことで、容量素子１９２および１９３がステージ入力電圧でチャージされる（以下、サンプリング動作と称する）。一方、クロック信号φ２がアクティブとなるφ２フェーズのとき、スイッチ回路１９４および１９５が開き、スイッチ回路１９６および１９７が閉じることで、サンプリングされたステージ入力電圧からＤＡ変換器１４の出力電圧を引いた残差電圧が２倍に増幅されて出力される（以下、演算動作と称する）。ＡＤ変換ステージ１００１はＡＤ変換ステージ１００２とは逆のフェーズで動作する。すなわち、ＡＤ変換ステージ１００２がサンプリング動作をしているときはＡＤ変換ステージ１００１は演算動作をし、ＡＤ変換ステージ１００２が演算動作をしているときはＡＤ変換ステージ１００１はサンプリング動作をする。
【００４４】
ＡＤ変換ステージ１００においてオペアンプ１９１は演算動作時にのみ動作すればよいため、ＡＤ変換ステージ１００１および１００２でオペアンプ１９１を共有してフェーズごとに交互に接続して使用することができる。オペアンプ１９１の共有により、ＡＤ変換ステージ１００１および１００２は実質的に縦続接続されている。なお、簡略表示のため図５にはオペアンプ１９１の接続切り替え用のスイッチ回路は図示していない。
【００４５】
オペアンプ１９１の入力側には寄生容量１９９が存在する。第１の実施形態のようなシングルサンプリングのパイプライン型ＡＤ変換器では、サンプリング動作時に寄生容量１９９の残留電荷をリセットすることができるため、メモリ効果誤差は生じない。しかし、本実施形態のようなアンプシェア構成のパイプライン型ＡＤ変換器では、一方のＡＤ変換ステージ１００のサンプリング動作中に他方のＡＤ変換ステージ１００が演算動作をするため、寄生容量１９９の残留電荷をリセットすることが困難である。そのため、寄生容量１９９の残留電荷が次のフェーズの演算動作に加算されるといったメモリ効果誤差が生じる。そこで、本実施形態に係るパイプライン型ＡＤ変換器では、次のようにしてメモリ効果誤差をデジタル領域で補正する。
【００４６】
＜補正値の算出＞
ＡＤ変換ステージ１００の伝達関数は次式５で表される。ただし、Ａはオペアンプ１９１のゲイン、ＣｓおよびＣｆはそれぞれ容量素子１９２および１９３の静電容量、Ｃｐは寄生容量１９９の静電容量、Ｖｏｕｔｘは１フェーズ前、すなわち、１クロック前のＶｏｕｔ値である。
【００４７】
【数５】
2011021260.tif 000027
【００４８】
ＡＤ変換ステージ１００を構成する各要素が理想状態であるとき、すなわち、Ｃｆ＝Ｃｓ、Ｃｐ＝０、Ａ＝∞のとき、式５は式１と一致し、ＡＤ変換ステージ１００のアナログ入出力特性は図２中の実線で示したようになる。しかし、現実には各要素の誤差によりＡＤ変換ステージ１００のアナログ入出力特性は図２中の破線で示したようになる。さらに、式５からわかるように、１クロック前のアナログ出力が次のクロックのアナログ出力に影響する。
【００４９】
上記のメモリ効果誤差を補正するために、ＡＤ変換ステージ１００のアナログ入出力特性誤差を補正するための補正値を求める。補正値は、図２中のＡ１点およびＡ２点の各デジタル値を取得することで算出することができる。具体的には、図示しないデジタル補正回路は、対象ステージにおけるスイッチ回路１５に対してデジタル補正回路から出力されるＤＡＣ制御信号を選択するように制御し、スイッチ回路１６に対して＋Ｖｒｅｆ／４を選択するように制御する。その状態でＤＡ変換器１４に０および＋１を表すＤＡＣ制御信号をそれぞれ入力したときの次段以降のＡＤ変換値からＡ１点およびＡ２点のデジタル値ＤＡ１およびＤＡ２が得られる。
【００５０】
しかし、図６に示したように、ＤＡＣ制御信号が表す値を＋１から０に切り替えた直後あるいは０から＋１に切り替えた直後は１クロック前のアナログ出力が影響してＡＤ変換ステージ１００の出力電圧はすぐにはＡ１点あるいはＡ２点の本来の電圧であるＶＡ１あるいはＶＡ２に遷移せずにＶＡ１’あるいはＶＡ２’に遷移する。そこで、ＤＡＣ制御信号が表す値を切り替えてから２クロック以上経過してから各デジタル値を取得するようにする。これにより、ＡＤ変換ステージ１００の出力電圧がＶＡ１およびＶＡ２であるときの図２中のＡ１点およびＡ２点のデジタル値ＤＡ１およびＤＡ２を取得することができる。
【００５１】
図６に示すパターンでＡＤ変換ステージ１００の出力電圧を変化させた場合におけるＡＤ変換ステージ１００の出力振幅ＥＡは次式６で表される。
【００５２】
【数６】
2011021260.tif 000028
【００５３】
一方、ＤＡＣ制御信号が表す値を１クロックごとに切り替えた場合、図７に示したように、ＡＤ変換ステージ１００の出力電圧は１クロック前のアナログ出力の影響でＶＡ１’あるいはＶＡ２’に遷移する。これにより、ＡＤ変換ステージ１００の出力電圧がＶＡ１’およびＶＡ２’であるときの図２中のＡ１点およびＡ２点のデジタル値ＤＡ１’およびＤＡ２’を取得することができる。
【００５４】
図７に示すパターンでＡＤ変換ステージ１００の出力電圧を変化させた場合におけるＡＤ変換ステージ１００の出力振幅ＥＡ’は次式７で表される。
【００５５】
【数７】
2011021260.tif 000029
【００５６】
式６および式７を整理するとメモリ効果補正係数γが導出される。
【００５７】
【数８】
2011021260.tif 000030
【００５８】
ここで、ＥＡおよびＥＡ’をデジタル値で表すことによって（すなわち、ＥＡ＝ＤＡ１−ＤＡ２、ＥＡ’＝ＤＡ１’−ＤＡ２’）、γもまたデジタル値で表される。これにより、デジタル領域でメモリ効果誤差を補正することが可能となる。
【００５９】
なお、上記以外に、ＤＡＣ制御信号が表す値を２クロックごとに切り替えるようにしてもよい。この場合、図８に示すパターンでＡＤ変換ステージ１００の出力電圧が変化する。したがって、ＤＡＣ制御信号が表す値を切り替えて１クロック目にはデジタル値ＤＡ１’あるいはＤＡ２’が得られ、２クロック目にはデジタル値ＤＡ１あるいはＤＡ２が得られる。
【００６０】
また、図２中のＢ１点およびＢ２点からメモリ効果補正係数γを算出してもよい。証明は省略するが、結果的にはγはＡ１点およびＡ２点から求めた場合と同じ値になる。
【００６１】
メモリ効果誤差に加え、非線形誤差までも同時に補正する際には注意が必要である。なぜなら、式６からわかるように、非線形誤差補正のための補正値Ｄｃ（式３参照）中のＥＡ自体がγの項、すなわち、メモリ効果誤差を含んでいるからである。したがって、γの項を含まないＥＡ、すなわち、β・Ｖｒｅｆを算出する必要がある。式６を変形すると次式９が得られる。
【００６２】
【数９】
2011021260.tif 000031
【００６３】
すなわち、ＥＡに（１−γ）を乗じるとメモリ効果誤差を含まない非線形補正値となる。これはＥＢにも当てはまる。したがって、ＥＢに（１−γ）を乗じるとメモリ効果誤差を含まない非線形補正値となる。このことから、式３の補正値は次式１０のように修正される。
【００６４】
【数１０】
2011021260.tif 000032
【００６５】
＜補正値の適用＞
式５をＶｉｎについて解くと次式１１が得られる。
【００６６】
【数１１】
2011021260.tif 000033
【００６７】
式１１の右辺はαを除いてすべて後段のＡＤ変換ステージの変換結果から得られる。したがって、式１１に基づいて補正を行うことで高精度なＡＤ変換特性を実現することができる。なお、αはほぼ１であるため特に補正の必要はない。もし補正するのであればデジタル領域でフルレンジの補正を行うとよい。
【００６８】
補正値の適用はＡＤ変換ステージ１００を通常動作モードにして行う。補正値を適用すると、本実施形態に係るパイプライン型ＡＤ変換器の入力電圧Ｖｉｎに対する補正後のＡＤ変換値Ｑ（Ｖｉｎ）は次式１２で表される。ただし、Ｄ１（０）およびＤ２（０）は、それぞれ、ＡＤ変換ステージ１００１および１００２のデジタル出力が０のときのＡＤ変換理想値、Ｄ１およびＤ２は、それぞれ、ＡＤ変換ステージ１００１および１００２のデジタル出力、Ｄ１ｃ（Ｄ１）およびＤ２ｃ（Ｄ２）は、それぞれ、ＡＤ変換ステージ１００１および１００２の補正値（式１０参照）、γ１およびγ２は、それぞれ、ＡＤ変換ステージ１００１および１００２のメモリ効果補正係数、Ｄ１ｘおよびＤ２ｘは、それぞれ、ＡＤ変換ステージ１００１および１００２の後段の１クロック前のＡＤ変換値、Ｄ３は後段のＡＤ変換ステージのＡＤ変換値である。
【００６９】
【数１２】
2011021260.tif 000034
【００７０】
以上、本実施形態によると、アンプシェア構成のパイプライン型ＡＤ変換器におけるメモリ効果誤差をデジタル領域で補正することができる。さらに、非線形誤差およびオフセット誤差も合わせて一度に補正することができる。
【００７１】
なお、ＡＤ変換ステージ１００１および１００２が並列接続されたダブルサンプリング構成のパイプライン型ＡＤ変換器についても、上記手法でメモリ効果補正係数γを算出してメモリ効果誤差、非線形誤差およびオフセット誤差をデジタル領域で補正することができる。
【産業上の利用可能性】
【００７２】
本発明に係るパイプライン型ＡＤ変換器は、小面積あるいは低電力のアナログ回路を用いつつ高精度のＡＤ変換が可能であるため、映像信号処理装置や無線装置などに有用である。
【符号の説明】
【００７３】
１０１    ＡＤ変換ステージ
１０２    ＡＤ変換ステージ
１００１  ＡＤ変換ステージ
１００２  ＡＤ変換ステージ
３０      デジタル補正回路
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力電圧と高位および低位の二つの参照電圧との大小関係に応じて冗長２進表現された値をデジタル出力するとともに前記入力電圧から前記デジタル出力に対応した電圧を減算して２倍にした電圧を出力する複数の縦続接続されたＡＤ変換ステージと、
前記複数のＡＤ変換ステージのいずれか一つであって他のＡＤ変換ステージとの間で共通のオペアンプを交互に使用する対象ステージについて、前記対象ステージに前記高位の参照電圧を入力した状態で前記対象ステージのデジタル出力を０にして２クロック以上経過したときと＋１にして２クロック以上経過したときとの前記対象ステージの次段以降のＡＤ変換誤差ＥＡ、および前記対象ステージに前記高位の参照電圧を入力した状態で前記対象ステージのデジタル出力を＋１から０にしたときと０から＋１にしたときとの前記対象ステージの次段以降のＡＤ変換誤差ＥＡ’をそれぞれ算出し、前記対象ステージの次段以降の１クロック前の出力に（ＥＡ−ＥＡ’）／（ＥＡ＋ＥＡ’）を乗じた値を、前記対象ステージの補正値として減算するデジタル補正回路とを備えている
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項２】
請求項１のパイプライン型ＡＤ変換器において、
前記デジタル補正回路は、前記対象ステージに前記低位の参照電圧を入力した状態で前記対象ステージのデジタル出力を０にして２クロック以上経過したときと−１にして２クロック以上経過したときとの前記対象ステージの次段以降のＡＤ変換誤差ＥＢを算出し、γ＝（ＥＡ−ＥＡ’）／（ＥＡ＋ＥＡ’）として、前記対象ステージのデジタル出力が−１のときには−（ＥＡ＋ＥＢ）（１−γ）／２を、０のときには−（ＥＡ−ＥＢ）（１−γ）／２を、＋１のときには＋（ＥＡ＋ＥＢ）（１−γ）／２を、それぞれ、前記対象ステージの補正値として加算する
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項３】
請求項１のパイプライン型ＡＤ変換器において、
前記デジタル補正回路は、前記対象ステージのデジタル出力を１クロックごとに切り替えて前記ＡＤ変換誤差ＥＡ’を算出する
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項４】
入力電圧と高位および低位の二つの参照電圧との大小関係に応じて冗長２進表現された値をデジタル出力するとともに前記入力電圧から前記デジタル出力に対応した電圧を減算して２倍にした電圧を出力する複数の縦続接続されたＡＤ変換ステージと、
前記複数のＡＤ変換ステージのいずれか一つである対象ステージについて、前記対象ステージに前記高位の参照電圧を入力した状態で前記対象ステージのデジタル出力を０にしたときと＋１にしたときとの前記対象ステージの次段以降のＡＤ変換誤差ＥＡ、および前記対象ステージに前記低位の参照電圧を入力した状態で前記対象ステージのデジタル出力を０にしたときと−１にしたときとの前記対象ステージの次段以降のＡＤ変換誤差ＥＢをそれぞれ算出し、前記対象ステージのデジタル出力が−１のときには−（ＥＡ＋ＥＢ）／２を、０のときには−（ＥＡ−ＥＢ）／２を、＋１のときには＋（ＥＡ＋ＥＢ）／２を、それぞれ、前記対象ステージの補正値として加算するデジタル補正回路とを備えている
ことを特徴とするパイプライン型ＡＤ変換器。
【請求項５】
入力電圧と高位および低位の二つの参照電圧との大小関係に応じて冗長２進表現された値をデジタル出力するとともに前記入力電圧から前記デジタル出力に対応した電圧を減算して２倍にした電圧を出力する複数のＡＤ変換ステージが縦続接続されてなるパイプライン型ＡＤ変換器の出力補正方法であって、
前記複数のＡＤ変換ステージのうち他のＡＤ変換ステージとの間で共通のオペアンプを交互に使用するいずれか一つである対象ステージについて、前記対象ステージに前記高位の参照電圧を入力した状態で前記対象ステージのデジタル出力を０にして２クロック以上経過したときと＋１にして２クロック以上経過したときとの前記対象ステージの次段以降のＡＤ変換誤差ＥＡを算出するステップと、
前記対象ステージに前記高位の参照電圧を入力した状態で前記対象ステージのデジタル出力を＋１から０にしたときと０から＋１にしたときとの前記対象ステージの次段以降のＡＤ変換誤差ＥＡ’を算出するステップと、
前記対象ステージの次段以降の１クロック前の出力に（ＥＡ−ＥＡ’）／（ＥＡ＋ＥＡ’）を乗じた値を、前記対象ステージの補正値として減算するステップとを備えている
ことを特徴とするパイプライン型ＡＤ変換器の出力補正方法。
【請求項６】
請求項５のパイプライン型ＡＤ変換器の出力補正方法において、
前記対象ステージに前記低位の参照電圧を入力した状態で前記対象ステージのデジタル出力を０にして２クロック以上経過したときと−１にして２クロック以上経過したときとの前記対象ステージの次段以降のＡＤ変換誤差ＥＢを算出するステップと、
γ＝（ＥＡ−ＥＡ’）／（ＥＡ＋ＥＡ’）として、前記対象ステージのデジタル出力が−１のときには−（ＥＡ＋ＥＢ）（１−γ）／２を、０のときには−（ＥＡ−ＥＢ）（１−γ）／２を、＋１のときには＋（ＥＡ＋ＥＢ）（１−γ）／２を、それぞれ、前記対象ステージの補正値として加算するステップとを備えている
ことを特徴とするパイプライン型ＡＤ変換器の出力補正方法。
【請求項７】
請求項５のパイプライン型ＡＤ変換器の出力補正方法において、
前記ＡＤ変換誤差ＥＡ’を算出するステップでは、前記対象ステージのデジタル出力を１クロックごとに切り替えて前記ＡＤ変換誤差ＥＡ’を算出する
ことを特徴とするパイプライン型ＡＤ変換器の出力補正方法。
【請求項８】
入力電圧と高位および低位の二つの参照電圧との大小関係に応じて冗長２進表現された値をデジタル出力するとともに前記入力電圧から前記デジタル出力に対応した電圧を減算して２倍にした電圧を出力する複数のＡＤ変換ステージが縦続接続されてなるパイプライン型ＡＤ変換器の出力補正方法であって、
前記複数のＡＤ変換ステージのいずれか一つである対象ステージについて、前記対象ステージに前記高位の参照電圧を入力した状態で前記対象ステージのデジタル出力を０にしたときと＋１にしたときとの前記対象ステージの次段以降のＡＤ変換誤差ＥＡを算出するステップと、
前記対象ステージに前記低位の参照電圧を入力した状態で前記対象ステージのデジタル出力を０にしたときと−１にしたときとの前記対象ステージの次段以降のＡＤ変換誤差ＥＢを算出するステップと、
前記対象ステージのデジタル出力が−１のときには−（ＥＡ＋ＥＢ）／２を、０のときには−（ＥＡ−ＥＢ）／２を、＋１のときには＋（ＥＡ＋ＥＢ）／２を、それぞれ、前記対象ステージの補正値として加算するステップとを備えている
ことを特徴とするパイプライン型ＡＤ変換器の出力補正方法。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2011021260.tif 000035
【図２】
2011021260.tif 000036
【図３】
2011021260.tif 000037
【図４】
2011021260.tif 000038
【図５】
2011021260.tif 000039
【図６】
2011021260.tif 000040
【図７】
2011021260.tif 000041
【図８】
2011021260.tif 000042
【国際調査報告】
2011021260.tif 000043
2011021260.tif 000044