(57)【要約】  ガラス基板（１）を準備する第１工程と、ガラス基板上に窒化膜を含むアンダーコート層（２）を形成する第２工程と、アンダーコート層上にモリブデン金属層（３Ｍ）を形成する第３工程と、エッチング処理により金属層からゲート電極（３）を形成する第４工程と、ゲート電極上にゲート絶縁膜（４）を形成する第５工程と、ゲート絶縁膜上に非結晶半導体層（５ａ）として非結晶シリコン層を形成する第６工程と、非結晶シリコン層に対して７００℃〜１４００℃にてアニール処理を行い、非結晶シリコン層を結晶化して多結晶シリコン層からなる多結晶半導体層（５ｐ）を形成する第７工程と、多結晶シリコン層の上方にソース電極（８ａ）及びドレイン電極（８ｂ）を形成する第８工程とを含み、さらに、第３工程〜第７工程において、０．０９８〜０．２６２Ｗ／ｃｍ２の高周波パワーで水素プラズマ処理を行う工程を含む。
2011145286.tif 000002
【特許請求の範囲】
【請求項１】
ガラス基板を準備する第１工程と、
前記ガラス基板上に前記ガラス基板に含有される不純物の拡散を防止するための窒化膜を含むアンダーコート層を形成する第２工程と、
前記アンダーコート層上にモリブデンからなる金属層を形成する第３工程と、
所定のエッチング処理により前記金属層からゲート電極を形成する第４工程と、
前記ゲート電極上にゲート絶縁膜を形成する第５工程と、
前記ゲート絶縁膜上に非結晶シリコン層を形成する第６工程と、
前記非結晶シリコン層に対して７００℃から１４００℃の温度範囲の温度にてアニール処理を行い、前記非結晶シリコン層を結晶化して多結晶シリコン層を形成する第７工程と、
前記多結晶シリコン層の上方にソース電極及びドレイン電極を形成する第８工程と、を含み、
前記第３工程より後から前記第７工程より前の段階において少なくとも１回、前記アンダーコート層の少なくともゲート電極形成領域に向けて、水素プラズマ処理を行う工程を含み、
前記水素プラズマ処理を行う工程において、
前記水素プラズマ処理を行う際の高周波パワーは、０．０９８Ｗ／ｃｍ２から０．２６２Ｗ／ｃｍ２の範囲内である、
表示用薄膜半導体装置の製造方法。
【請求項２】
前記アンダーコート層の膜厚は、１００ｎｍ以上である、
請求項１記載の表示用薄膜半導体装置の製造方法。
【請求項３】
前記アンダーコート層の膜厚は、４００ｎｍ以上である、
請求項１記載の表示用薄膜半導体装置の製造方法。
【請求項４】
前記アンダーコート層に含有する酸素原子濃度は、１×１０１８／ｃｍ３〜１×１０２１／ｃｍ３である、
請求項１〜３のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項５】
前記水素プラズマ処理を行う工程において、
前記高周波パワーによる処理時間は、１５秒から６０秒の範囲内である、
請求項１〜４のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項６】
前記水素プラズマ処理は、前記アンダーコート層と前記ゲート電極との界面に向けて行われる、
請求項１〜５のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項７】
前記水素プラズマ処理は、前記アンダーコート層と前記ゲート電極との界面近傍での酸素濃度を低減する処理である、
請求項６記載の表示用薄膜半導体装置の製造方法。
【請求項８】
前記ガラス基板に含有される不純物は、ナトリウム又はリンである、
請求項１〜７のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項９】
前記ガラス基板は、酸素原子を主成分として含み、
前記アンダーコート層は、前記ガラス基板より酸素原子との結合力が弱く、
前記モリブデンは、前記ガラス基板より酸素原子との結合力が弱く前記アンダーコート層より酸素原子との結合力が強い、
請求項１〜８のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項１０】
さらに、前記第７工程と前記第８工程との間に、前記多結晶シリコン層上に第２の非結晶シリコン層を形成する工程を含み、
前記第８工程において、前記第２の非結晶シリコン層上に前記ソース電極及び前記ドレイン電極を形成する、
請求項１〜９のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項１１】
前記多結晶シリコン層は、平均粒径が２０ｎｍから２００ｎｍの微結晶シリコン層を含む、
請求項１〜１０のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項１２】
前記水素プラズマ処理は、前記第４工程と前記第５工程との間においてなされる、
請求項１〜１１のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項１３】
前記水素プラズマ処理は、前記第５工程と前記第６工程との間においてなされる、
請求項１〜１１のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項１４】
前記水素プラズマ処理は、前記第６工程と前記第７工程との間においてなされる、
請求項１〜１１のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項１５】
前記水素プラズマ処理は、前記第３工程と前記第４工程との間においてなされる、
請求項１〜１１のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項１６】
前記第７工程において、
前記アニール処理は、連続発振型のレーザを用いて行う、
請求項１〜１５のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス方式の液晶ディスプレイ又は有機ＥＬディスプレイを駆動するための薄膜半導体装置の製造方法に関し、特に、チャネル層として多結晶シリコン層を用いる表示用薄膜半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、液晶ディスプレイ又は有機ＥＬディスプレイ等のアクティブマトリクス駆動型のフラットパネルディスプレイ（ＦＰＤ）では、画素を駆動するために薄膜トランジスタ（ＴＦＴ）と呼ばれる表示用薄膜半導体装置（以下、「薄膜半導体装置」とも記載する）が用いられている。【０００３】
中でも有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり電流駆動型のデバイスであり、アクティブマトリクス方式の表示装置の駆動回路として優れたオンオフ特性を有する薄膜半導体装置の開発が急がれている。【０００４】
従来、液晶ディスプレイの駆動回路の薄膜半導体装置としては、チャネル層としてアモルファスシリコン等の非結晶半導体層（非晶質半導体層）を単層として用いた薄膜半導体装置が存在する。この種の薄膜半導体装置は、バンドギャップが大きいためオフ電流は低いものの、移動度が低いためにオン電流も低いという問題がある。【０００５】
また、液晶ディスプレイの駆動回路の薄膜半導体装置として、チャネル層として多結晶半導体層を単層として用いた薄膜半導体装置も存在する。この種の薄膜半導体装置は、チャネル層に非結晶半導体層を単層として用いた薄膜半導体装置とは逆に、キャリアの移動度が高いためにオン電流は大きい。しかし、キャリアの移動度が高いため、オフ電流も高くなるという問題がある。【０００６】
これらの問題に対しては、有機ＥＬディスプレイの駆動回路において、チャネル層として、多結晶半導体層からなる第１チャネル層と非結晶半導体層からなる第２チャネル層との２層構造のものを用いた薄膜半導体装置が提案されている。【０００７】
このような多結晶半導体層を形成する方法が特許文献１に開示されている。特許文献１に開示された多結晶半導体層の形成方法は、アモルファスシリコン膜が形成された基板に対して、８００℃以上１０００℃以下の温度でアニール処理を施すことにより、アモルファスシリコン膜を結晶化させるというものである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】国際公開第１９９９／０４１７７７号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
このように、従来の薄膜半導体装置の製造方法については、非結晶半導体層を単層でチャネル層として用いた薄膜半導体装置の製造方法については、特に高温処理がなく、プロセス温度は最大でも３５０℃程度にとどまる。【００１０】
これに対し、多結晶半導体層をチャネル層に含む薄膜半導体装置の製造方法においては、上述のように、アモルファスシリコン膜をアニール処理して結晶化する工程が必要となり、当該アニール処理には７００℃以上という高温処理が要求される。【００１１】
そして、本願発明者らの実験結果によると、チャネル層として多結晶シリコン層を含む薄膜半導体装置を作製する場合において、ゲート電極の材料としてモリブデンを用いて、非結晶シリコン層に対して、連続発振型のレーザを用いて７００℃から１４００℃の温度範囲でアニール処理を行って非結晶シリコン層を結晶化すると、ゲート電極上に、図１８Ａに示すような様々な大きさの円形状の膜剥がれが多数発生することが分かった。図１８Ａは、薄膜半導体装置の上面視において、ゲート電極における膜剥がれの様子を光学顕微鏡で撮影した顕微鏡写真である。【００１２】
図１８Ａに示すように、ゲート電極３００において複数の円形状の膜剥がれ３０１が発生していることを確認することができる。また、図１８Ｂは、このときの薄膜半導体装置を断面視したときに、ゲート電極周辺における膜剥がれの様子を撮影した断面ＳＥＭ写真である。図１８Ｂに示すように、シリコン窒化膜のアンダーコート層２００上のモリブデンタングステンからなるゲート電極３００に空隙３０２が生じていることを確認することができる。これにより、ゲート電極３００上のゲート絶縁膜４００及び多結晶半導体層５００に膜剥がれが発生する。このように、ボトムゲート型の薄膜半導体装置では、ゲート電極形成後に高温のアニール処理が存在すると、ゲート電極上において円形状の膜剥がれ生じる場合がある。【００１３】
そして、膜剥がれが生じた薄膜半導体装置を薄膜トランジスタとして用いると、ゲート電極に所定の電圧を印加しても、膜剥がれが生じた箇所はゲート電極として機能しないので、所望の特性が出ず、薄膜トランジスタとしての機能が大幅に劣化するという問題がある。【００１４】
本発明は、上記問題を解決するためになされたものであり、ゲート電極としてモリブデンを用いた場合であっても、ゲート電極上の膜剥がれの発生を抑制することができる表示用薄膜半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記問題を解決するために、本発明に係る表示用薄膜半導体装置の製造方法の一態様は、ガラス基板を準備する第１工程と、前記ガラス基板上に前記ガラス基板に含有される不純物の拡散を防止するための窒化膜を含むアンダーコート層を形成する第２工程と、前記アンダーコート層上にモリブデンからなる金属層を形成する第３工程と、所定のエッチング処理により前記金属層からゲート電極を形成する第４工程と、前記ゲート電極上にゲート絶縁膜を形成する第５工程と、前記ゲート絶縁膜上に非結晶シリコン層を形成する第６工程と、前記非結晶シリコン層に対して７００℃から１４００℃の温度範囲の温度にてアニール処理を行い、前記非結晶シリコン層を結晶化して多結晶シリコン層を形成する第７工程と、前記多結晶シリコン層の上方にソース電極及びドレイン電極を形成する第８工程と、を含み、前記第３工程より後から第７工程より前の段階において少なくとも１回、前記アンダーコート層の少なくともゲート電極形成領域に向けて、水素プラズマ処理を行う工程を含み、前記水素プラズマ処理を行う工程において、前記水素プラズマ処理を行う際の高周波パワーは、０．０９８Ｗ／ｃｍ２から０．２６２Ｗ／ｃｍ２の範囲内とするものである。
【発明の効果】
【００１６】
本発明に係る表示用薄膜半導体装置の製造方法によれば、ゲート電極を構成するモリブデンの酸化を抑制することができるので、ゲート電極上における膜剥がれの発生を抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、本発明の各実施の形態に係る表示用薄膜半導体装置の構成を模式的に示した断面図である。
【図２】図２は、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法のフローチャートである。
【図３】図３は、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。
【図４】図４は、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。
【図５】図５は、表示用薄膜半導体装置に膜剥がれが発生する原因を説明するための模式図である。
【図６Ａ】図６Ａは、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法におけるアニール処理に用いられるＣＷレーザのビームプロファイル（短軸）を示す図である。
【図６Ｂ】図６Ｂは、図６Ａに示すＣＷレーザを用いてアニール処理を行う際のレーザの発振状態を示す図である。
【図７Ａ】図７Ａは、比較例に係る表示用薄膜半導体装置の製造方法におけるアニール処理に用いられるパルスレーザのビームプロファイルを示す図である。
【図７Ｂ】図７Ｂは、図７Ａに示すパルスレーザを用いてアニール処理を行う際のレーザの発振状態を示す図である。
【図８】図８は、本実施形態に係る製造方法と従来例に係る製造方法とによって製造した薄膜半導体装置に含まれる酸素濃度を示す図である。
【図９】図９は、水素プラズマ処理条件とゲート電極上の膜剥がれ発生個数との関係を示す図である。
【図１０】図１０は、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法のフローチャートである。
【図１１】図１１は、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法における全ての工程のうち特徴的な工程の構成を模式的に示した断面図である。
【図１２】図１２は、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法のフローチャートである。
【図１３】図１３は、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法における全ての工程のうち特徴的な工程の構成を模式的に示した断面図である。
【図１４】図１４は、本発明の実施の形態４に係る表示用薄膜半導体装置の製造方法のフローチャートである。
【図１５】図１５は、本発明の実施の形態４に係る表示用薄膜半導体装置の製造方法における全ての工程のうち特徴的な工程の構成を模式的に示した断面図である。
【図１６】図１６は、本発明の実施の形態５に係る有機ＥＬディスプレイの一部切り欠き斜視図である。
【図１７】図１７は、本発明の各実施の形態に係る表示用薄膜半導体装置を用いた画素の回路構成図である。
【図１８Ａ】図１８Ａは、薄膜半導体装置の上面視において、ゲート電極における膜剥がれの様子を光学顕微鏡で撮影した顕微鏡写真である。
【図１８Ｂ】図１８Ｂは、薄膜半導体装置の断面視において、ゲート電極周辺における膜剥がれの様子を撮影した断面ＳＥＭ写真である。
【発明を実施するための形態】
【００１８】
本発明に係る表示用薄膜半導体装置の製造方法の一態様は、ガラス基板を準備する第１工程と、前記ガラス基板上に前記ガラス基板に含有される不純物の拡散を防止するための窒化膜を含むアンダーコート層を形成する第２工程と、前記アンダーコート層上にモリブデンからなる金属層を形成する第３工程と、所定のエッチング処理により前記金属層からゲート電極を形成する第４工程と、前記ゲート電極上にゲート絶縁膜を形成する第５工程と、前記ゲート絶縁膜上に非結晶シリコン層を形成する第６工程と、前記非結晶シリコン層に対して７００℃から１４００℃の温度範囲の温度にてアニール処理を行い、前記非結晶シリコン層を結晶化して多結晶シリコン層を形成する第７工程と、前記多結晶シリコン層の上方にソース電極及びドレイン電極を形成する第８工程と、を含み、前記第３工程より後から第７工程より前の段階において少なくとも１回、前記アンダーコート層の少なくともゲート電極形成領域に向けて、水素プラズマ処理を行う工程を含み、前記水素プラズマ処理を行う工程において、前記水素プラズマ処理を行う際の高周波パワーは、０．０９８Ｗ／ｃｍ２から０．２６２Ｗ／ｃｍ２の範囲内とするものである。
【００１９】
これにより、アンダーコート層とゲート電極との界面近傍、又は、アンダーコート層と金属層との界面近傍に存在する酸素を減少させることができる。よって、ゲート電極の材料としてモリブデンが含まれる場合であっても、酸化モリブデンの発生を抑制することができる。従って、７００℃から１４００℃の温度範囲における高温アニール処理を行っても、ゲート電極上の膜剥がれの発生を抑制することができる。
【００２０】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記アンダーコート層の膜厚は、１００ｎｍ以上であることが好ましい。
【００２１】
これにより、アンダーコート層によってナトリウムの拡散を効果的に抑制することができる。
【００２２】
また、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記アンダーコート層の膜厚は、４００ｎｍ以上であることが好ましい。
【００２３】
これにより、クラックが発生しない信頼性の高いアンダーコート層を得ることができる。
【００２４】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記アンダーコート層に含有する酸素原子濃度は、１×１０１８／ｃｍ３〜１×１０２１／ｃｍ３である。
【００２５】
これにより、アンダーコート層に含有される酸素原子がバリア層へと拡散し、アンダーコート層に含有される酸素原子濃度が低減される。
【００２６】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記水素プラズマ処理を行う工程において、前記高周波パワーによる処理時間は、１５秒から６０秒の範囲内とすることができる。
【００２７】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記水素プラズマ処理は、前記アンダーコート層と前記ゲート電極との界面に向けて行われることが好ましい。
【００２８】
これにより、アンダーコート層とパターン形成後のゲート電極との界面に対して水素プラズマ処理を行うことができる。
【００２９】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記水素プラズマ処理は、前記アンダーコート層と前記ゲート電極との界面近傍での酸素濃度を低減する処理であることが好ましい。
【００３０】
これにより、アンダーコート層とゲート電極との界面近傍における酸素濃度を低減することができるので、酸化モリブデンの発生を抑制することができる。従って、高温アニール処理を行っても、ゲート電極上の膜剥がれの発生を抑制することができる。
【００３１】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記ガラス基板に含有される不純物は、ナトリウム又はリンであることが好ましい。
【００３２】
これにより、アンダーコート層によって、ガラス基板に含有されるナトリウム又はリンの不純物がシリコン層に侵入することを防止することができる。
【００３３】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記ガラス基板は、酸素原子を主成分として含み、前記アンダーコート層は、前記ガラス基板より酸素原子との結合力が弱く、前記モリブデンは、前記ガラス基板より酸素原子との結合力が弱く前記アンダーコート層より酸素原子との結合力が強いことが好ましい。
【００３４】
これにより、モリブデンがアンダーコート層に対して酸化しやすくなるが、水素プラズマ処理によってモリブデンの酸化を抑制することができる。
【００３５】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記第７工程と前記第８工程との間に、前記多結晶シリコン層上に第２の非結晶シリコン層を形成する工程を含み、前記第８工程において、前記第２の非結晶シリコン層上に前記ソース電極及び前記ドレイン電極を形成することが好ましい。
【００３６】
これにより、多結晶シリコン層とソース電極及びドレイン電極との間に、非結晶シリコン層を形成することができる。
【００３７】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記多結晶シリコン層は、平均粒径が２０ｎｍから２００ｎｍの微結晶半導体層を含むことが好ましい。
【００３８】
これにより、多結晶シリコン層が、平均粒径が２０ｎｍから２００ｎｍの微結晶シリコン層であるので、非晶質半導体に比べてキャリア移動度が高く、オン特性に優れた薄膜半導体装置を実現することができる。
【００３９】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記水素プラズマ処理は、前記第４工程と前記第５工程との間においてなされることが好ましい。
【００４０】
これにより、エッチング処理によるゲート電極を形成した後はゲート電極界面における酸素濃度が高くなっており、また、ゲート電極形成工程の後からゲート絶縁膜形成工程の前までにおいては洗浄工程がなく酸素が含有する処理がない。従って、この段階で水素プラズマ処理を行うことにより、酸素濃度の少ない状態の中でゲート絶縁膜によってゲート電極が被覆されるので、アンダーコート層とゲート電極との界面の酸素層が最も少ない状態で、７００℃から１４００℃の温度範囲の高温アニール処理を行うことができる。本態様は、最も効果的にゲート電極界面における酸素濃度を低減することができる。
【００４１】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記水素プラズマ処理は、前記第５工程と前記第６工程との間においてなされることが好ましい。
【００４２】
これにより、水素プラズマ処理時においてゲート電極はゲート絶縁膜によって既に被覆されているので、この段階以降において、ゲート電極とアンダーコート層との界面に再度酸素が混入することを抑制することができる。
【００４３】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記水素プラズマ処理は、前記第６工程と前記第７工程との間においてなされることが好ましい。
【００４４】
これにより、水素プラズマ処理時においてゲート電極はゲート絶縁膜及び非結晶シリコン層によって既に被覆されているので、この段階以降において、ゲート電極とアンダーコート層との界面に再度酸素が混入することを抑制することができる。しかも、アニール工程直前に水素プラズマ処理を行うことができるので、効果的にゲート電極界面における酸素濃度を低減することができる。
【００４５】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記水素プラズマ処理は、前記第３工程と前記第４工程との間においてなされることが好ましい。
【００４６】
このように、ゲート電極をパターン形成する前の金属層の状態であっても、ゲート金属層とアンダーコート層との界面における酸素濃度を低減することができるので、アンダーコート層とその後形成するゲート電極との界面における酸素濃度を低減することができる。
【００４７】
さらに、前記第７工程において、前記アニール処理は、連続発振型のレーザを用いて行うことが好ましい。
【００４８】
連続発振型のレーザを用いたレーザアニールは、パルスレーザに比べて入熱時間が長いので、ゲート電極とアンダーコート層との界面温度が高温とって膜剥がれがより発生しやすい。従って、本発明は、連続発振型のレーザを用いて非結晶シリコン層を結晶化する場合において特に有効である。
【００４９】
以下、本発明に係る表示用薄膜半導体装置の製造方法について、実施の形態に基づいて説明する。
【００５０】
（表示用薄膜半導体装置の構成）
まず、本発明の各実施の形態に係る表示用薄膜半導体装置について、図１を用いて説明する。図１は、本発明の各実施の形態に係る表示用薄膜半導体装置の構成を模式的に示した断面図である。
【００５１】
図１に示すように、本発明の各実施の形態に係る表示用薄膜半導体装置１０は、ボトムゲート型の薄膜トランジスタ装置であって、ガラス基板１、ガラス基板１上に順次形成されたアンダーコート層２、ゲート電極３、ゲート絶縁膜４、多結晶半導体層５、非結晶半導体層６、一対のコンタクト層７ａ及び７ｂ、並びに、一対のソース電極８ａ及びドレイン電極８ｂを備える。
【００５２】
ガラス基板１は、例えば、石英ガラス等のガラス材料によって構成されている。
【００５３】
アンダーコート層２は、ガラス基板１の中に含まれるナトリウムやリン等の不純物が半導体層に侵入することを防止するために、ガラス基板１の表面に形成されるものである。ガラス基板１内の上記不純物は、ガラス基板１そのものを形成する過程で含有されてしまう。
【００５４】
アンダーコート層２の材料としては、例えば、シリコン窒化膜（ＳｉＮ）等の窒化膜を用いることができる。なお、アンダーコート層２の材料として、二酸化シリコン等その他の絶縁膜を用いることも可能ではあるが、ガラス基板１内の上記不純物が半導体層に侵入することを防止するためには、シリコン窒化膜等の窒化膜を用いる方が好ましい。また、シリコン窒化膜の膜厚を１００ｎｍ程度とすることにより、ガラス基板１の不純物がガラス基板１外に拡散することを十分に防止することができる。
【００５５】
ゲート電極３は、モリブデン（Ｍｏ）からなる金属、例えば、モリブデンタングステン（ＭｏＷ）等から構成され、アンダーコート層２上に形成される。ゲート電極３の膜厚としては、５０ｎｍ程度である。
【００５６】
ゲート絶縁膜４は、例えば、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）及びその積層膜等から構成され、ゲート電極３を覆うようにガラス基板１上及びゲート電極３上に形成されている。本実施形態では、チャネル層として多結晶半導体層５を用いているので、ゲート絶縁膜４としては二酸化シリコンを用いることが好ましい。これは、ＴＦＴにおける良好な閾値電圧特性を維持するためにはチャネル層との界面状態を良好なものにすることが好ましく、二酸化シリコンが適しているからである。なお、ゲート絶縁膜４の膜厚としては、１００〜１５０ｎｍ程度である。
【００５７】
多結晶半導体層５は、ゲート絶縁膜４上に形成された第１チャネル層であって、本実施形態では、多結晶シリコン層である。なお、多結晶半導体層５は、平均粒径が２０ｎｍから２００ｎｍの微結晶半導体層（微結晶シリコン層）を含んでいる。また、多結晶半導体層５は、非晶質シリコンを結晶化することにより形成した結晶化シリコン層であり、マイクロクリスタルと呼ばれる微結晶構造を有する。
【００５８】
非結晶半導体層６は、多結晶半導体層５上に形成された第２チャネル層であって、例えば、非晶質シリコン層（アモルファスシリコン層）等の非結晶シリコン層から構成される。
【００５９】
このように、本実施形態に係る表示用薄膜半導体装置１０は、多結晶半導体層５からなる第１チャネル層と非結晶半導体層６からなる第２チャネル層との２層構造のチャネル層を有するものである。なお、多結晶半導体層５及び非結晶半導体層６は、平面視したときに島状に形成されている。
【００６０】
一対のコンタクト層７ａ及び７ｂは、不純物を高濃度に含む非晶質半導体層から構成され、非結晶半導体層６上に離間して形成される。また、コンタクト層７ａとコンタクト層７ｂとは離間して形成される。各コンタクト層７ａ及び７ｂは、非結晶半導体層６の両端部の上面と側面、及び多結晶半導体層５の側面を覆うように形成されており、非結晶半導体層６の上面からガラス基板１の上面に亘って形成されている。本実施形態において、各コンタクト層７ａ及び７ｂは、非晶質シリコン層に不純物としてリン（Ｐ）をドーピングしたｎ型半導体層であって、１×１０１９（ａｔｍ／ｃｍ３）以上の高濃度の不純物を含むｎ＋層である。
【００６１】
一対のソース電極８ａ及びドレイン電極８ｂは、それぞれコンタクト層７ａ及び７ｂ上に形成されており、離間して設けられている。ソース電極８ａ及びドレイン電極８ｂは、それぞれ導電性材料又はその合金等からなる単層構造又は多層構造であり、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等の材料で構成される。本実施形態では、ソース電極８ａ及びドレイン電極８ｂは、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。
【００６２】
以下、このように構成される表示用薄膜半導体装置１０の製造方法について、実施の形態に基づいて説明する。
【００６３】
（実施の形態１）
まず、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法について、図２〜図４を用いて説明する。なお、本実施形態における各構成要素の符号については、図１に示す表示用薄膜半導体装置１０の構成要素と同じものについては、同じ符号を用いる。
【００６４】
図２は、本発明の実施の形態１に係る表示用薄膜半導体装置１０の製造方法のフローチャートである。
【００６５】
図２に示すように、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法は、少なくとも、ガラス基板準備工程（Ｓ１１）と、アンダーコート層形成工程（Ｓ１２）と、モリブデン金属層形成工程（Ｓ１３）と、ゲート電極形成工程（Ｓ１４）と、水素プラズマ処理工程（Ｓ１５）と、ゲート絶縁膜形成工程（Ｓ１６）と、非結晶半導体層形成工程（Ｓ１７）と、アニール工程（Ｓ１８）と、ソースドレイン電極形成工程（Ｓ１９）とを、この順に含む。
【００６６】
ガラス基板準備工程（Ｓ１１）は、所定のガラス基板を準備する工程である。
【００６７】
アンダーコート層形成工程（Ｓ１２）は、ガラス基板１上にアンダーコート層２を形成する工程である。
【００６８】
モリブデン金属層形成工程（Ｓ１３）は、アンダーコート層２上に、ゲート電極３の材料であるモリブデンを含む材料からなるモリブデン金属層を形成する工程である。
【００６９】
ゲート電極形成工程（Ｓ１４）は、所定のエッチング処理によりモリブデン金属層をパターニングしてゲート電極３を形成する工程である。
【００７０】
水素プラズマ処理工程（Ｓ１５）は、所定の高周波パワーにより水素プラズマを発生させて水素還元処理を行う工程である。
【００７１】
ゲート絶縁膜形成工程（Ｓ１６）は、ゲート電極３上にゲート絶縁膜４を形成する工程である。
【００７２】
非結晶半導体層形成工程（Ｓ１７）は、ゲート絶縁膜４上にアモルファスシリコン層等の第１の非結晶半導体層を形成する工程である。
【００７３】
アニール工程（Ｓ１８）は、ゲート絶縁膜４上の非結晶半導体層を所定の温度範囲でアニールする工程である。このアニール工程により、非結晶半導体層が結晶化して多結晶半導体層５が形成される。
【００７４】
ソースドレイン電極形成工程（Ｓ１９）は、多結晶半導体層５上の上方に、ソース電極８ａ及びドレイン電極８ｂを形成する工程である。
【００７５】
なお、その他、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法では、上記以外の工程も含まれる。
【００７６】
以下、上記以外の工程も含めた本発明の実施の形態１に係る表示用薄膜半導体装置の具体的な製造方法について、図３及び図４を用いてさらに詳述する。図３及び図４は、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。
【００７７】
（ガラス基板準備工程：Ｓ１１）
まず、図３の（ａ）に示すように、石英ガラス等のガラス材料によって構成されたガラス基板１を準備する。なお、ガラス基板１は洗浄することが好ましい。
【００７８】
（アンダーコート層形成工程：Ｓ１２）
次に、図３の（ｂ）に示すように、ガラス基板１上に、シリコン窒化膜の絶縁膜からなるアンダーコート層２を形成する。シリコン窒化膜は、プラズマＣＶＤによって形成することができる。また、アンダーコート層２の膜厚は、１００ｎｍ程度とした。
【００７９】
（モリブデン金属層形成工程：Ｓ１３）
次に、純水等で洗浄した後に、図３の（ｃ）に示すように、アンダーコート層２上に、モリブデンを含む材料からなるモリブデン金属層３Ｍ（ゲート金属層）を５０ｎｍ程度の膜厚で成膜する。本実施形態では、モリブデン金属層３Ｍとして、モリブデンタングステン（ＭｏＷ）を用いた。また、モリブデン金属層３Ｍは、スパッタによって成膜した。
【００８０】
（ゲート電極形成工程：Ｓ１４）
次に、モリブデン金属層３Ｍ上にレジストを塗布し、図３の（ｄ）に示すように、ゲート電極を形成する部分に当該レジストが残るようにして露光及び現像をして、選択的にレジストＲ１を形成する。
【００８１】
次に、図３の（ｅ）に示すように、残したレジストＲ１をマスクとしてウェットエッチングを施して、モリブデン金属層３Ｍをパターニングする。その後、レジストを除去して洗浄することによって、図３の（ｆ）に示すように、アンダーコート層２上に所定形状のゲート電極３を形成することができる。
【００８２】
（水素プラズマ処理工程：Ｓ１５）
次に、アンダーコート層２上にゲート電極３が形成されたガラス基板１をチャンバ内に配置し、図３の（ｇ）に示すように、アンダーコート層２の少なくともゲート電極３が形成されている領域（ゲート電極形成領域）に向けて、水素プラズマ処理を行う。本実施形態では、アンダーコート層２とゲート電極３との界面に向けて、水素プラズマ処理を行う。
【００８３】
水素プラズマ処理は、所定の高周波パワーによって、プラズマ雰囲気中に水素イオン（Ｈ＋）と水素ラジカル（Ｈ＊）を発生させるものである。発生させた水素イオンと水素ラジカルによって、酸化したゲート電極３の内外近傍に存在する酸素及び雰囲気中に存在する酸素を除去することができる。つまり、水素イオンと水素ラジカルがアンダーコート層２とゲート電極３との界面に入り込んでいくことにより、ゲート電極３の内部及びその周辺に存在する酸素が水素イオンと水素ラジカルと結合し、水分となって気化して抜けていく。これにより、アンダーコート層２とゲート電極３との界面近傍に存在する酸素濃度を減少させることができる。
【００８４】
（ゲート絶縁膜形成工程：Ｓ１６）
次に、図３の（ｈ）に示すように、ゲート電極３を覆うようにして、ゲート電極３上及び露出するアンダーコート層２上に、二酸化シリコンからなるゲート絶縁膜４を１００ｎｍ程度の膜厚で成膜する。ゲート絶縁膜４は、プラズマＣＶＤ等によって成膜することができる。
【００８５】
（第１の非結晶半導体層形成工程：Ｓ１７）
次に、図３の（ｉ）に示すように、ゲート絶縁膜４上に、第１の非結晶半導体層として非結晶シリコン層からなる非結晶半導体層５ａを成膜する。本実施形態において、非結晶半導体層５ａは、アモルファスシリコン層とし、プラズマＣＶＤ等によって５０ｎｍ程度の膜厚で成膜した。
【００８６】
（アニール工程：Ｓ１８）
次に、５００℃の脱水素アニール処理を行った後に、非結晶半導体層５ａに対して、７００℃から１４００℃の温度範囲の温度にて結晶化アニール処理を行う。これにより、図３の（ｊ）に示すように、非結晶シリコン層の非結晶半導体層５ａを結晶化して、多結晶シリコン層の多結晶半導体層５ｐを形成することができる。
【００８７】
本実施形態における結晶化アニールは、連続発振型のレーザ（ＣＷレーザ）を用いたレーザアニールとした。ＣＷレーザによるアニールは、パルスレーザによるアニールとは異なり、結晶化対象の非結晶シリコン層に対して連続的にレーザが照射されることにより行われる。
【００８８】
このように、非結晶シリコン層に対してレーザアニールを行うことにより、アモルファスシリコンが結晶化して、マイクロクリスタルの微結晶構造を有する多結晶シリコン層を形成することができる。
【００８９】
なお、ＣＷレーザを用いた結晶化アニールは、非結晶シリコンの溶融温度（１１００℃）以上の温度にて、０．１μｓｅｃの時間をかけて行うことが好ましい。
【００９０】
（第２の非結晶半導体層形成工程）
次に、Ｈ２の水素プラズマ処理による水素化を行ったあとに、図３の（ｋ）に示すように、多結晶半導体層５ｐ上に、第２の非結晶半導体層として非結晶シリコン層からなる非結晶半導体層６ａを成膜する。本実施形態において、非結晶半導体層６ａは、アモルファスシリコン層とし、プラズマＣＶＤ等によって１００ｎｍ程度の膜厚で成膜した。
【００９１】
（チャネル層島化工程）
次に、非結晶半導体層６ａ上にレジストを塗布し、露光及び現像をして、図３の（ｌ）に示すように、チャネル層を形成する部分に当該レジストが残るようにして、選択的にレジストＲ２を形成する。
【００９２】
次に、残したレジストＲ２をマスクとしてドライエッチングを施して、非結晶半導体層６ａとともに多結晶半導体層５ｐをパターニングすることにより、図４の（ａ）に示すように、島状の多結晶半導体層５及び非結晶半導体層６を形成する。その後、図４の（ｂ）に示すように、レジストを除去して洗浄することにより、下層の多結晶半導体層５を第１チャネル層とし、上層の非結晶半導体層６を第２チャネル層とする２層構造を有する島状のチャネル層を形成することができる。
【００９３】
（コンタクト層用膜形成工程）
次に、図４の（ｃ）に示すように、非結晶半導体層６上及びガラス基板１上に、プラズマＣＶＤ等によって、コンタクト層となる、不純物をドープしたアモルファスシリコン層からなる非晶質半導体層７Ｓ１を成膜する。不純物としては、例えば、リン等の５価元素を用いることができる。また、不純物濃度が高濃度となるようにガス流量を調整する。
【００９４】
次に、所定形状のコンタクト層を形成するために、高濃度不純物ドープの非晶質半導体層７Ｓ１上にレジストを塗布し、露光及び現像をして、図４の（ｄ）に示すように、所定形状のレジストＲ３を選択的に形成する。その後、レジストＲ３をマスクとしてドライエッチングを施し、高濃度不純物ドープの非晶質半導体層７Ｓ１をパターニングする。このとき、非結晶半導体層６の上面と側面、及び多結晶半導体層５の側面を覆うようにして、高濃度不純物ドープの非晶質半導体層７Ｓ１がパターニングされて、コンタクト層形成用膜である高濃度不純物ドープの非晶質半導体層７Ｓ２となる。その後、図４の（ｅ）に示すように、レジストＲ３を除去して洗浄することにより、コンタクト層形成用膜である高濃度不純物ドープの非晶質半導体層７Ｓ２が露出する。
【００９５】
（ソースドレイン電極形成工程：Ｓ１９）
次に、図４の（ｆ）に示すように、高濃度不純物ドープの非晶質半導体層７Ｓ２上及びガラス基板１上に、ソース電極８ａ及びドレイン電極８ｂを構成する材料からなるソースドレイン金属膜８Ｍを成膜する。本実施形態では、ＭｏＷ／Ａｌ／ＭｏＷの三層構造のソースドレイン金属膜８Ｍをスパッタ法によって成膜した。
【００９６】
次に、所定形状のソース電極８ａ及びドレイン電極８ｂを形成するために、ソースドレイン金属膜８Ｍ上にレジストを塗布し、露光及び現像をして、図４の（ｇ）に示すように、所定形状のレジストＲ４を選択的に形成する。
【００９７】
次に、レジストＲ４をマスクとしてウェットエッチングを施してソースドレイン金属膜８Ｍをパターニングすることにより、図４の（ｈ）に示すように、所定形状のソース電極８ａ及びドレイン電極８ｂを形成することができる。なお、このとき、高濃度不純物ドープの非晶質半導体層７Ｓ２がエッチングストッパーとして機能する。
【００９８】
（コンタクト層形成工程／チャネルエッチング工程）
次に、図４の（ｉ）に示すように、レジストＲ４をマスクとしてドライエッチングを施し、露出した高濃度不純物ドープの非晶質半導体層７Ｓ２をエッチングするとともに、非結晶半導体層６の上層をエッチングする。このように不純物ドープの非晶質半導体層７Ｓ２を分離することにより、一対のｎ＋層である一対のコンタクト層７ａ及び７ｂを形成することができる。また、非結晶半導体層６の上層をエッチングすることにより、所望の膜厚のチャネル層を形成することができる。
【００９９】
その後、レジストＲ４を除去して洗浄することにより、図４の（ｊ）に示すように、本発明の実施の形態１に係る表示用薄膜半導体装置を完成することができる。
【０１００】
なお、図示しないが、表示用薄膜半導体装置の全体を覆うように、パッシベーション膜を形成してもよい。
【０１０１】
（本発明の作用効果）
次に、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法における作用効果について、図５を参照して詳述する。図５は、表示用薄膜半導体装置に膜剥がれが発生する原因を説明するための模式図である。
【０１０２】
上述のとおり、従来の表示用薄膜半導体装置においては、多結晶半導体層（多結晶シリコン層）を形成するためにＣＷレーザを用いて非結晶半導体層（非結晶シリコン層）に対して７００℃から１４００℃の温度範囲でアニール処理を行って当該非結晶半導体層を結晶化するが、図１６Ａに示すように、このアニール処理によって、ゲート電極上に様々な大きさの膜剥がれが生じるという問題がある。
【０１０３】
本発明者らは、このような問題が生ずるメカニズムについて鋭意検討した結果、以下の理由によって、上記問題が生じるというということを解明した。
【０１０４】
まず、ゲート電極の材料としてモリブデンを用いると、酸化モリブデン（ＭｏＯ３）が形成される場合があり、この酸化モリブデンによって上記問題が生じることをつきとめた。つまり、ゲート電極に酸化モリブデンが発生すると、融点が約８００℃で昇華しやすい酸化モリブデンは、７００℃から１４００℃のアニール処理によって昇華してガス化するということが判明した。これにより、ゲート電極内部及び周辺にガスが存在することになり、ゲート電極上に形成される膜が剥がれやすくなると考えられる。
【０１０５】
本発明者らは、さらに酸化モリブデンが形成される原因について検討した結果、ゲート電極の下層に存在するアンダーコート層にその原因があるという知見を得ることができた。以下、さらに、詳述する。
【０１０６】
アンダーコート層は、そもそも基板であるガラス板が薄膜半導体装置に悪影響を与えることを防止するために形成されるものである。つまり、ガラス板には、ナトリウムやリン等の不純物がガラス板そのものの形成過程で含有されてしまうが、このナトリウムやリン等の不純物がチャネル層の半導体層に入り込むと、当該不純物が電荷として機能してリーク電流や閾値電圧のマイナスシフトの原因となる。このガラス板に存在する不純物が半導体層に侵入することを遮断するために、アンダーコート層が形成される。アンダーコート層としては、不純物の侵入をより効果的に遮断するために窒化シリコン等の窒化膜が用いられることが多い。
【０１０７】
そして、本発明者は、この窒化シリコン膜上にモリブデンを含むゲート電極が直接形成された場合、薄膜半導体装置のいずれかの製造工程において、窒化シリコン膜の表面に酸素含有率の高い酸素リッチ層が形成されるという知見を得た。すなわち、図５の（ａ）に示すように、窒化膜のアンダーコート層２００の表面近傍、すなわち、アンダーコート層２００の上層、あるいはアンダーコート層２００とゲート電極３００との間に、他の部分よりも酸素原子６００を多く含む酸素リッチ層が存在していると考えられる。
【０１０８】
酸素原子との結合力という視点で考えると、酸素原子との結合力は、モリブデンの方が窒化膜よりも大きい。このため、窒化膜のアンダーコート層２００の表面近傍に存在する酸素原子６００のうちゲート電極３００の下方に存在する酸素原子が、自然に又は熱処理等によって、図５の（ｂ）に示すように、モリブデンを含むゲート電極３００の方に拡散する。
【０１０９】
これにより、図５の（ｃ）に示すように、拡散した酸素原子６００がゲート電極３００のモリブデンと結合して酸化モリブデン３６０が形成すると考えられる。なお、窒化膜は、ガラス基板よりも酸素原子との結合力が小さい。また、モリブデンは、ガラス基板よりも酸素原子との結合力が弱いものの、窒化膜よりも酸素原子との結合力が大きい。
【０１１０】
このように、酸素原子との結合力は、モリブデンの方が窒化膜よりも大きいことから、モリブデンの方が窒化膜に対して酸化しやくなり、これにより、拡散した酸素原子６００によって酸化モリブデン３６０が形成される。
【０１１１】
この状態で、非結晶半導体層を結晶化するために、７００℃から１４００℃のアニール処理が行われると、図５の（ｄ）に示すように、酸化モリブデン３６０は昇華してガス化する。これにより、ゲート電極３００内部及びその周辺にガス３６１が存在することになる。
【０１１２】
そして、図５の（ｅ）に示すように、ゲート電極３００におけるガス３６１が内部から抜ける際に、ゲート電極３００上のゲート絶縁膜４００及び多結晶半導体層５００に膜剥がれが発生する。
【０１１３】
特に、非結晶半導体層を結晶化する際にＣＷレーザを用いてアニール処理を行うと、ＣＷレーザは、パルス型のレーザに対して入熱時間が長くなることから、アンダーコート層２００とゲート電極３００との界面温度が高温となって、膜剥がれがより発生しやすいと考えられる。
【０１１４】
本発明は、このような問題を解決するためになされたものであり、本発明の実施の形態１の表示用薄膜半導体装置１０の製造方法では、非結晶半導体層に対してアニール処理を行う工程よりも前に、水素プラズマ処理を行うこととした。これにより、酸化したゲート電極３の内外近傍に存在する酸素及び雰囲気中に存在する酸素を除去することができる。これにより、アンダーコート層２とゲート電極３との界面近傍に存在する酸素濃度を減少させることができる。
【０１１５】
従って、酸素原子との結合力がアンダーコート層２よりも大きいモリブデンをゲート電極３の材料として用いた場合であっても、アンダーコート層２とゲート電極３との界面近傍に存在する酸素層に起因するモリブデンの酸化が起こりにくい状態とすることができる。そして、この状態で、ゲート電極３上にゲート絶縁膜４及び非結晶半導体層５ａを形成し、非結晶半導体層５ａを結晶化するために、所定のアニール温度にてアニール処理を行ったとしても、ゲート電極３の内部及びその周辺において、モリブデンと結合する酸素原子がそもそも少ない状態となっている。従って、モリブデンの酸化が促進されないので、モリブデンが酸化モリブデンとなって当該酸化モリブデンがアニール処理の温度で昇華してガス化するということを大幅に減少させることができる。この結果、ゲート電極上に、円形状の膜剥がれが生ずることを抑制することができる。
【０１１６】
また、本実施形態に係る表示用薄膜半導体装置１０の製造方法では、水素プラズマ処理を、ゲート電極形成工程とゲート絶縁膜形成工程との間に行っている。ウェットエッチング処理によってゲート電極３をパターニングした後は、エッチングにおける洗浄工程によってゲート電極３界面における酸素濃度が高くなっているので、ゲート電極３形成直後に水素プラズマ処理を行うことは効果的である。また、ゲート電極３を形成した後であってゲート絶縁膜４によってゲート電極３を被覆するまでの段階においては、水分を用いた処理は発生しない。従って、ゲート電極形成工程とゲート絶縁膜形成工程との間に水素プラズマ処理を行うことにより、アンダーコート層２とゲート電極３との界面に再度酸素が混入することを抑制することができるので、酸素濃度の極めて少ない状態でゲート電極３がゲート絶縁膜４に被覆される。これにより、アンダーコート層２とゲート電極３との界面の酸素層が最も少ない状態で、非結晶半導体層５ａに対してアニール処理を行うことができる。
【０１１７】
しかも、ゲート電極形成工程とゲート絶縁膜形成工程との間の段階においては、ゲート電極３上にはゲート絶縁膜４又は非結晶半導体層５ａ等の他の層が形成されない。これにより、パターニングされたゲート電極３一層のみを介して、ゲート電極３とアンダーコート層２との界面に対して水素プラズマ処理を行うことができる。
【０１１８】
この結果、アンダーコート層２とモリブデンからなるゲート電極３との界面に存在する酸素層を最も効果的に減少させることができるので、ゲート電極３上に生ずる円形状の膜剥がれを最大限に抑制することができる。
【０１１９】
また、本実施形態において、非結晶半導体層（非結晶シリコン層）を結晶化するためのアニール処理は、ＣＷレーザによって行われ、非結晶半導体層のレーザ照射温度が非結晶シリコンの溶融温度（１１００℃）以上の温度となるように、また、非結晶半導体層へのレーザ照射時間が０．１μｓｅｃとなるようにして行う。
【０１２０】
ここで、ＣＷレーザを用いたときのアニール処理とパルスレーザを用いたときのアニール処理との違いについて、図６Ａ、図６Ｂ、図７Ａ及び図７Ｂを用いて説明する。図６Ａは、本実施形態におけるレーザアニールに用いられるＣＷレーザのビームプロファイル（短軸）を示す図である。図６Ｂは、図６Ａに示すＣＷレーザを用いてアニール処理を行う際のレーザの発振状態を示す図である。図７Ａは、パルスレーザのビームプロファイルを示す図である。図７Ｂは、図７Ａに示すパルスレーザを用いてアニール処理を行う際のレーザの発振状態を示す図である。
【０１２１】
非結晶半導体層を結晶化する際、図６Ａ及び図６Ｂに示すようにＣＷレーザを用いてアニール処理を行う場合は、図７Ａ及び図７Ｂに示すようにパルスレーザを用いたアニール処理を行う場合と比べて、非結晶半導体層への入熱時間が長くなる。
【０１２２】
例えば、図６Ａに示すように、ＣＷレーザとして、光強度分布がガウシアン分布であってビーム幅（半値幅）が６０μｍのグリーンレーザを用いて、ビームスキャン速度（ステージ速度）を４８０ｍｍ／ｓとして非結晶シリコン層に対してレーザ照射すると、非結晶シリコン層に対する入熱時間は０．１３μｓｅｃとなる。
【０１２３】
一方、図７Ａに示すように、パルスレーザとして、ビーム幅が４００μｍのエキシマレーザを用いて、図７Ｂに示すように、パルス幅を３０ｎｓｅｃとして非結晶シリコン層に対してレーザ照射すると、非結晶シリコン層に対する入熱時間は０．００３μｓｅｃとなる。
【０１２４】
このように、ＣＷレーザによるレーザアニールは、パルスレーザによるレーザアニールに対して、入熱時間が２桁程度も大きくなる。これにより、ＣＷレーザによるレーザアニールの方が熱の伝導領域が長くなるので、アンダーコート層２とゲート電極３との界面温度が高温となって膜剥がれが発生する。
【０１２５】
本発明は、このようなＣＷレーザを用いた場合に発生する膜剥がれを防止するものであり、上述のとおり、アンダーコート層２の少なくともゲート電極形成領域に向けて水素プラズマ処理を行うことにより、ゲート電極３のモリブデンが酸化することを抑制することができる。
【０１２６】
以上のとおり、本実施形態に係る表示用薄膜半導体装置１０の製造方法によれば、ゲート電極３の材料としてモリブデンを用いた場合であっても、酸化モリブデンの発生を抑制することができる。従って、アニール処理のアニール温度によるゲート電極３上の膜剥がれの発生を抑制することができるので、所望の特性を有する表示用薄膜半導体装置１０を実現することができる。
【０１２７】
なお、表示用薄膜半導体装置の製造工程においては、従来より水素プラズマ処理が用いられることがあるが、これは、例えば、チャネル層としての多結晶半導体層５ｐの特性を安定させるために用いられるものであり、これよりも前の段階の工程においては、通常、水素プラズマ処理は行われず、従来は、少なくとも、アンダーコート層２とゲート電極３との間の酸素濃度を低減するレベルの水素プラズマ処理は行われていない。なお、本実施形態では、第２の非結晶半導体層形成工程において、非結晶半導体層６ａの特性を安定させるために別途水素プラズマ処理を行っている。
【０１２８】
（本発明の実験結果）
次に、本実施形態に係る表示用薄膜半導体装置の製造方法の作用効果を確認する実験を行ったので、その実験結果について、図８及び図９を用いて説明する。
【０１２９】
図８は、本実施形態に係る製造方法と従来例に係る製造方法とによって製造した薄膜半導体装置に含まれる酸素濃度を示す図である。また、図８は、薄膜半導体装置において、多結晶半導体層からガラス基板までの厚み（深さ）方向における酸素濃度を二次イオン質量分析法（ＳＩＭＳ）によって測定し、プロットしたものである。図８において、実線で示す酸素濃度は、水素プラズマ処理を行って薄膜半導体装置を製造した場合（本発明）を示している。また、点線で示す酸素濃度は、水素プラズマ処理を行わないで薄膜半導体装置を製造した場合（従来例）を示している。なお、水素プラズマ処理は、アンダーコート層上にゲート電極が形成されたガラス基板をチャンバ内に配置し、水素プラズマ処理を行う際の高周波パワーのパワー密度を０．２６２（Ｗ／ｃｍ２）とし、当該高周波パワーによる処理時間を６０（ｓ）とした。また、各構成要素の材料については、多結晶半導体層はアモルファスシリコンを結晶化したものとし、ゲート絶縁膜は二酸化シリコンとし、ゲート電極はモリブデンタングステンとし、アンダーコート層は窒化シリコンとした。
【０１３０】
図８の破線で囲まれる領域Ａに示すように、アンダーコート層とゲート電極との界面における酸素濃度は、点線で示す水素プラズマ処理を行わない従来例の場合は、２．７×１０２１（ａｔｏｍ／ｃｍ３）であったが、実線で示す水素プラズマ処理を行った本発明の場合は、２．１×１０２０（ａｔｏｍ／ｃｍ３）であった。すなわち、実線で示す水素プラズマ処理を行った本発明の場合は、点線で示す水素プラズマ処理を行わない従来例の場合に対して、アンダーコート層とゲート電極との界面における酸素含有量を大きく低減できていることが分かる。
【０１３１】
また、図９は、水素プラズマ処理条件とゲート電極上の膜剥がれ発生個数との関係を示す図である。水素プラズマの処理条件は、図９に示すように、高周波パワーのパワー密度が０．０９８（Ｗ／ｃｍ２）で処理時間が１５（ｓ）の場合、パワー密度が０．１７０（Ｗ／ｃｍ２）で処理時間が１５（ｓ）の場合、パワー密度が０．０９８（Ｗ／ｃｍ２）で処理時間が６０（ｓ）の場合、パワー密度が０．１７０（Ｗ／ｃｍ２）で処理時間が６０（ｓ）の場合、及び、パワー密度が０．２６２（Ｗ／ｃｍ２）で処理時間が６０（ｓ）の場合である。また、各処理条件において、それぞれ２つの試料を用いて行った。なお、パワー密度が０（Ｗ／ｃｍ２）で処理時間が０（ｓ）は、水素プラズマ処理を行っていない場合である。また、図９中、「リング」は、ゲート電極上にリング状の膜剥がれが発生した個数を表しており、また、「斑点小」、「斑点中」、「斑点大」は、それぞれ、ゲート電極上に、小、中、大の大きさの斑点状の膜剥がれが発生した個数を表している。
【０１３２】
図９に示すように、水素プラズマ処理を行った場合は、パワー密度の大きさにかかわらず、また、処理時間の長さにもかかわらず、膜剥がれはほとんど発生しなかった。これに対し、水素プラズマ処理を行っていない場合は、無数の膜剥がれが生じていることが分かる。
【０１３３】
従って、この実験結果から、少なくとも、水素プラズマ処理を行う際の高周波のパワー密度を、０．０９８（Ｗ／ｃｍ２）から０．２６２（Ｗ／ｃｍ２）の範囲内とし、また、当該高周波パワーによる処理時間を、１５秒から６０秒の範囲内とすることにより、ゲート電極上に膜剥がれがほとんど発生しないことが分かる。
【０１３４】
以上、図８及び図９に示す実験結果により、水素プラズマ処理を行うことによって、アンダーコート層とゲート電極との界面近傍に存在する酸素濃度を低減させることができるということが分かる。これにより、ゲート電極のモリブデンが酸化することを抑制することができるので、ゲート電極上における膜剥がれの発生を抑制することができる。
【０１３５】
なお、本実施形態において、アンダーコート層２に含有される酸素原子濃度は、１×１０１８／ｃｍ３〜１×１０２１／ｃｍ３となっていることが分かった。すなわち、水素プラズマ処理を行うことによって、アンダーコート層２に含有される酸素原子濃度が低減されたからであると考えられる。
【０１３６】
また、アンダーコート層２の膜厚は、ナトリウムの拡散を防止する観点からは、上述のように、１００ｎｍ以上とすることが好ましいが、さらに膜の信頼性を向上するには、４００ｎｍ以上とすることが好ましい。
【０１３７】
ここで、ガラス基板上にアンダーコート層２が形成された５つの試料に対して加圧試験を行ったところ、アンダーコート層２の膜厚が４００ｎｍ、５００ｎｍの場合は、各膜厚における５つの試料は、いずれもクラックが発生しなかった。一方、アンダーコート層２の膜厚が３００ｎｍの場合は、５つの試料のうち１つの試料にクラックが発生した。
【０１３８】
従って、アンダーコート層２の膜厚としては、４００ｎｍ以上とすることが、より好ましい。なお、表示用薄膜半導体装置におけるアンダーコート層２としては、現実的には、６００ｎｍ以下であることが好ましい。
【０１３９】
（実施の形態２）
次に、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法について、図１０及び図１１を用いて説明する。
【０１４０】
図１０は、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法のフローチャートである。
【０１４１】
図１０に示すように、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法は、少なくとも、ガラス基板準備工程（Ｓ２１）と、アンダーコート層形成工程（Ｓ２２）と、モリブデン金属層形成工程（Ｓ２３）と、ゲート電極形成工程（Ｓ２４）と、ゲート絶縁膜形成工程（Ｓ２５）と、水素プラズマ処理工程（Ｓ２６）と、非結晶半導体層形成工程（Ｓ２７）と、アニール工程（Ｓ２８）と、ソースドレイン電極形成工程（Ｓ２９）とを、この順に含む。
【０１４２】
本実施形態に係る表示用薄膜半導体装置の製造方法と本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法とが異なる点は、水素プラズマ処理を行うタイミングである。すなわち、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法では、水素プラズマ理工程（Ｓ１５）が、ゲート電極形成工程（Ｓ１４）とゲート絶縁膜形成（Ｓ１６）との間にあったのに対し、本実施形態に係る表示用薄膜半導体装置の製造方法では、水素プラズマ処理工程（Ｓ２６）が、ゲート絶縁膜形成工程（Ｓ２５）と非結晶半導体形成工程（Ｓ２７）との間にある。
【０１４３】
なお、本実施形態に係る製造方法における各工程の内容については、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法における各工程と同じであるので、その説明は省略する。また、その他、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法では、上記以外の工程も含まれる。
【０１４４】
以下、上記以外の工程も含めた本発明の実施の形態２に係る表示用薄膜半導体装置の具体的な製造方法について、図１１を用いてさらに詳述する。図１１は、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法における全ての工程のうち特徴的な工程の構成を模式的に示した断面図である。なお、図１１において、図３に示す実施の形態１の製造方法における構成要素と同じ構成要素については、同じ符号を付しており、詳しい説明は省略する。また、以下、図３及び図４に示された本発明の実施の形態１に係る製造方法と異なる点を中心に説明する。
【０１４５】
まず、実施の形態１に係る製造方法の図３の（ａ）〜（ｆ）と同様に、図１１の（ａ）〜（ｆ）の各工程が順に行われる。すなわち、ガラス基板準備工程、アンダーコート層形成工程、モリブデン金属層形成工程及びゲート電極形成工程が順次行われる。なお、図１１の（ａ）〜（ｆ）の各工程は、図３の（ａ）〜（ｆ）の各工程と同じである。
【０１４６】
次に、図１１の（ｇ）に示すように、ゲート電極３を覆うようにして、ゲート電極３上及びアンダーコート層２上に、プラズマＣＶＤによって、二酸化シリコンからなるゲート絶縁膜４を１００ｎｍ程度の膜厚で成膜する。なお、この工程は、実施の形態１の図３の（ｈ）に示す工程に相当する。
【０１４７】
次に、アンダーコート層２上にゲート電極３及びゲート絶縁膜４が形成されたガラス基板１をチャンバ内に配置し、図１１の（ｈ）に示すように、アンダーコート層２の少なくともゲート電極３が形成されている領域（ゲート電極形成領域）に向けて、水素プラズマ処理を行う。
【０１４８】
本実施形態では、実施の形態１と同様にして、アンダーコート層２とゲート電極３との界面に向けて、水素プラズマ処理を行った。これにより、アンダーコート層２とゲート電極３との界面近傍に存在する酸素濃度を減少させることができる。なお、本実施形態では、ゲート電極３上にゲート絶縁膜４が形成されているが、水素イオンは数μｍオーダの深さまで侵入するので、ゲート電極３の内部及び周辺の酸素濃度を低減させることは十分可能である。
【０１４９】
その後、実施の形態１に係る製造方法の図３の（ｉ）〜（ｌ）の各工程と同様に、図１１の（ｉ）〜（ｌ）の各工程が行われる。図１１の（ｉ）〜（ｌ）の各工程は、図３の（ｉ）〜（ｌ）の各工程と同じである。また、その後は、図示しないが、本発明の実施の形態１に係る製造方法における図４の（ａ）〜（ｊ）と同じ工程が行われる。
【０１５０】
すなわち、水素プラズマ処理工程の後は、実施の形態１に係る製造方法と同様に、第１の非結晶半導体層形成工程、アニール工程、第２の非結晶半導体層形成工程、チャネル層島化工程、コンタクト層用膜形成工程、ソースドレイン電極形成工程、及び、コンタクト層形成工程／チャネルエッチング工程をこの順で行う。
【０１５１】
以上のとおり、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法は、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法と同様に、非結晶半導体層を結晶化するアニール処理工程よりも前に、水素プラズマ処理を行う工程を備える。これにより、アンダーコート層２とゲート電極３との界面近傍に存在する酸素濃度を減少させることができるので、酸化モリブデンの発生を抑制することができる。従って、酸化モリブデンが上記温度範囲のアニール温度で昇華してガス化することを大幅に減少させることができるので、ゲート電極３上に、円形状の膜剥がれが生ずることを抑制することができる。
【０１５２】
また、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法では、水素プラズマ処理工程を、ゲート絶縁膜形成工程と第１の非結晶半導体層形成工程との間に設けている。この段階で水素プラズマ処理を行うと、水素プラズマ処理時においてゲート電極３はゲート絶縁膜４によって既に被覆されている。これにより、この段階以降において、ゲート電極３とアンダーコート層２との界面近傍に再度酸素が混入することを抑制することができる。従って、ゲート電極３とアンダーコート層２との界面近傍に対して水素プラズマ処理が行われた状態を保ったまま、すなわち、ゲート電極３とアンダーコート層２との界面近傍の酸素層が少ない状態で、非結晶半導体層５ａに対してアニール処理を行うことができる。
【０１５３】
従って、モリブデンの酸化が促進されないので、酸化モリブデンの発生を抑制することができ、酸化モリブデンが昇華してガス化することを減少させることができる。この結果、ゲート電極上に膜剥がれが発生することを抑制することができる。
【０１５４】
なお、本実施形態における水素プラズマ処理を行う段階では、ゲート電極とアンダーコート層との界面近傍に対して、ゲート絶縁膜の１層を経由して水素プラズマ処理を行うことになる。そのため、１層分の膜を介して水素プラズマ処理を行う分、実施の形態１のように、ゲート電極のみを介して水素プラズマ処理を行う場合と比較して、水素プラズマ処理による効果は低減することになる。但し、実際には、この段階による水素プラズマ処理であっても、アンダーコート層とゲート電極との界面近傍に存在する酸素層を十分に減少させることができるので、ゲート電極上に生ずる円形状の膜剥がれを十分に抑制することができる。
【０１５５】
また、本実施形態でも、少なくとも、水素プラズマ処理を行う際の高周波のパワー密度が０．０９８（Ｗ／ｃｍ２）〜０．２６２（Ｗ／ｃｍ２）で、高周波パワーによる処理時間が１５秒〜６０秒の場合には、ゲート電極上の膜剥がれはほとんど発生しない。
【０１５６】
（実施の形態３）
次に、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法について、図１２及び図１３を用いて説明する。
【０１５７】
図１２は、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法のフローチャートである。
【０１５８】
図１２に示すように、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法は、少なくとも、ガラス基板準備工程（Ｓ３１）と、アンダーコート層形成工程（Ｓ３２）と、モリブデン金属層形成工程（Ｓ３３）と、ゲート電極形成工程（Ｓ３４）と、ゲート絶縁膜形成工程（Ｓ３５）と、非結晶半導体層形成工程（Ｓ３６）と、水素プラズマ処理工程（Ｓ３７）と、アニール工程（Ｓ３８）と、ソースドレイン電極形成工程（Ｓ３９）とを、この順に含む。
【０１５９】
本実施形態に係る表示用薄膜半導体装置の製造方法と本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法とが異なる点も、水素プラズマ処理を行うタイミングである。すなわち、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法では、水素プラズマ処理工程（Ｓ１５）が、ゲート電極形成工程（Ｓ１４）とゲート絶縁膜形成（Ｓ１６）との間にあったのに対し、本実施形態に係る表示用薄膜半導体装置の製造方法では、水素プラズマ処理工程（Ｓ３７）が、非結晶半導体形成工程（Ｓ３６）とアニール工程（Ｓ３８）との間にある。
【０１６０】
なお、本実施形態に係る製造方法における各工程の内容については、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法における各工程と同じであるので、その説明は省略する。また、その他、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法では、上記以外の工程も含まれる。
【０１６１】
以下、上記以外の工程も含めた本発明の実施の形態３に係る表示用薄膜半導体装置の具体的な製造方法について、図１３を用いてさらに詳述する。図１３は、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法における全ての工程のうち特徴的な工程の構成を模式的に示した断面図である。なお、図１３において、図３に示す実施の形態１の製造方法における構成要素と同じ構成要素については、同じ符号を付しており、詳しい説明は省略する。また、以下、図３及び図４に示された本発明の実施の形態１に係る製造方法と異なる点を中心に説明する。
【０１６２】
まず、実施の形態１に係る製造方法の図３の（ａ）〜（ｆ）と同様に、図１３の（ａ）〜（ｆ）の各工程が順に行われる。すなわち、ガラス基板準備工程、アンダーコート層形成工程、モリブデン金属層形成工程及びゲート電極形成工程が順次行われる。なお、図１３の（ａ）〜（ｆ）の各工程は、図３の（ａ）〜（ｆ）の各工程と同じである。
【０１６３】
次に、図１３の（ｇ）に示すように、ゲート電極３を覆うようにして、ゲート電極３上及びアンダーコート層２上に、プラズマＣＶＤによって、二酸化シリコンからなるゲート絶縁膜４を１００ｎｍ程度の膜厚で成膜する。なお、この工程は、実施の形態１の図３の（ｈ）に示す工程に相当する。
【０１６４】
次に、図１３の（ｈ）に示すように、ゲート絶縁膜４上に、プラズマＣＶＤによって、第１の非結晶半導体層として非結晶シリコン層からなる非結晶半導体層５ａを成膜する。この工程は、実施の形態１の図３の（ｉ）に示す工程に相当する。本実施形態においても、非結晶シリコン層からなる非結晶半導体層５ａは、アモルファスシリコン層とし、プラズマＣＶＤ等によって５０ｎｍ程度の膜厚で成膜した。
【０１６５】
次に、非結晶半導体層５ａまでが形成されたガラス基板１をチャンバ内に配置し、図１３の（ｉ）に示すように、アンダーコート層２の少なくともゲート電極３が形成されている領域（ゲート電極形成領域）に向けて、水素プラズマ処理を行う。
【０１６６】
本実施形態では、実施の形態１と同様に、アンダーコート層２とゲート電極３との界面に向けて、水素プラズマ処理を行った。これにより、アンダーコート層２とゲート電極３との界面近傍に存在する酸素濃度を減少させることができる。なお、本実施形態では、ゲート電極３上にゲート絶縁膜４及び非結晶半導体層５ａが形成されているが、水素イオンは数μｍオーダの深さまで侵入するので、ゲート電極３の内部及び周辺の酸素濃度を低減させることは十分可能である。
【０１６７】
その後、実施の形態１に係る製造方法の図３の（ｊ）〜（ｌ）の各工程と同様に、図１３の（ｊ）〜（ｌ）の各工程が行われる。なお、図１３の（ｊ）〜（ｌ）の各工程は、図３の（ｊ）〜（ｌ）の各工程と同じである。また、その後は、図示しないが、本発明の実施の形態１に係る製造方法における図４の（ａ）〜（ｊ）と同じ工程が行われる。
【０１６８】
すなわち、水素プラズマ処理工程の後は、実施の形態１に係る製造方法と同様に、アニール工程、第２の非結晶半導体層形成工程、チャネル層島化工程、コンタクト層用膜形成工程、ソースドレイン電極形成工程、及び、コンタクト層形成工程／チャネルエッチング工程をこの順で行う。
【０１６９】
以上のとおり、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法は、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法と同様に、非結晶半導体層を結集化するアニール処理工程よりも前に、水素プラズマ処理を行う工程を備える。これにより、アンダーコート層２とゲート電極３との界面近傍に存在する酸素濃度を減少させることができるので、酸化モリブデンの発生を抑制することができる。従って、酸化モリブデンが上記温度範囲のアニール温度で昇華してガス化することを大幅に減少させることができるので、ゲート電極３上に、円形状の膜剥がれが生ずることを抑制することができる。
【０１７０】
また、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法では、水素プラズマ処理工程を、第１の非結晶半導体層形成工程とアニール工程との間に設けている。この段階で水素プラズマ処理を行うと、水素プラズマ処理時においてゲート電極３はゲート絶縁膜４及び非結晶半導体層５ａによって既に被覆されている。これにより、この段階以降において、ゲート電極３とアンダーコート層２との界面近傍に再度酸素が混入することを抑制することができる。従って、ゲート電極３とアンダーコート層２との界面近傍に対して水素プラズマ処理が行われた状態を保ったまま、すなわち、ゲート電極３とアンダーコート層２との界面近傍の酸素層が少ない状態で、非結晶半導体層に対してアニール処理を行うことができる。しかも、アニール工程直前に水素プラズマ処理を行うことができるので、効果的にゲート電極界面近傍における酸素濃度を低減することができる。
【０１７１】
従って、モリブデンの酸化は促進されないので、酸化モリブデンの発生を抑制することができ、酸化モリブデンが昇華してガス化することを減少させることができる。この結果、ゲート電極３上に膜剥がれが発生することを抑制することができる。
【０１７２】
なお、本実施形態における水素プラズマ処理を行う段階では、ゲート電極とアンダーコート層との界面に対して、ゲート絶縁膜と非結晶半導体層の２層を経由して水素プラズマ処理を行うことになる。そのため、２層の膜を介して水素プラズマ処理を行う分、実施の形態２のように、ゲート絶縁膜の１層のみを介して水素プラズマ処理を行う場合と比較して、水素プラズマ処理による効果は低減することになる。但し、実際には、この段階による水素プラズマ処理であっても、アンダーコート層とゲート電極との界面近傍に存在する酸素層を十分に減少させることができるので、ゲート電極上に生ずる円形状の膜剥がれを十分に抑制することができる。
【０１７３】
また、本実施形態でも、少なくとも、水素プラズマ処理を行う際の高周波のパワー密度が０．０９８（Ｗ／ｃｍ２）〜０．２６２（Ｗ／ｃｍ２）で、高周波パワーによる処理時間が１５秒〜６０秒の場合には、ゲート電極上の膜剥がれはほとんど発生しない。
【０１７４】
（実施の形態４）
次に、本発明の実施の形態４に係る表示用薄膜半導体装置の製造方法について、図１４及び図１５を用いて説明する。
【０１７５】
図１４は、本発明の実施の形態４に係る表示用薄膜半導体装置の製造方法のフローチャートである。
【０１７６】
図１４に示すように、本発明の実施の形態４に係る表示用薄膜半導体装置の製造方法は、少なくとも、ガラス基板準備工程（Ｓ４１）と、アンダーコート層形成工程（Ｓ４２）と、モリブデン金属層形成工程（Ｓ４３）と、水素プラズマ処理工程（Ｓ４４）と、ゲート電極形成工程（Ｓ４５）と、ゲート絶縁膜形成工程（Ｓ４６）と、非結晶半導体層形成工程（Ｓ４７）と、アニール工程（Ｓ４８）と、ソースドレイン電極形成工程（Ｓ４９）とを、この順に含む。
【０１７７】
本実施形態に係る表示用薄膜半導体装置の製造方法と本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法とが異なる点も、水素プラズマ処理を行うタイミングである。すなわち、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法では、水素プラズマ処理工程（Ｓ１５）が、ゲート電極形成工程（Ｓ１４）とゲート絶縁膜形成（Ｓ１６）との間にあったのに対し、本実施形態に係る表示用薄膜半導体装置の製造方法では、水素プラズマ処理工程（Ｓ４４）が、モリブデン金属層形成工程（Ｓ３３）とゲート電極形成工程（Ｓ３５）との間にある。
【０１７８】
なお、本実施形態に係る製造方法における各工程の内容については、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法における各工程と同じであるので、その説明は省略する。また、その他、本発明の実施の形態４に係る表示用薄膜半導体装置の製造方法では、上記以外の工程も含まれる。
【０１７９】
以下、上記以外の工程も含めた本発明の実施の形態４に係る表示用薄膜半導体装置の具体的な製造方法について、図１５を用いてさらに詳述する。図１５は、本発明の実施の形態４に係る表示用薄膜半導体装置の製造方法における全ての工程のうち特徴的な工程の構成を模式的に示した断面図である。なお、図１５において、図３に示す実施の形態１の製造方法における構成要素と同じ構成要素については、同じ符号を付しており、詳しい説明は省略する。また、以下、図３及び図４に示された本発明の実施の形態１に係る製造方法と異なる点を中心に説明する。
【０１８０】
まず、実施の形態１に係る製造方法の図３の（ａ）〜（ｃ）と同様に、図１５の（ａ）〜（ｃ）の各工程が順に行われる。すなわち、ガラス基板準備工程、アンダーコート層形成工程及びモリブデン金属層形成工程が順次行われる。なお、図１５の（ａ）〜（ｃ）の各工程は、図３の（ａ）〜（ｃ）の各工程と同じである。
【０１８１】
次に、アンダーコート層２上にモリブデン金属層３Ｍが形成されたガラス基板１をチャンバ内に配置し、図１５の（ｄ）に示すように、アンダーコート層２の少なくともゲート電極３が形成される予定の領域（ゲート電極形成領域）に向けて、水素プラズマ処理を行う。すなわち、本実施形態では、アンダーコート層２とモリブデン金属層３Ｍとの界面に向けて、水素プラズマ処理を行う。
【０１８２】
水素プラズマ処理としては、実施の形態１と同様にして行った。これにより、アンダーコート層２とモリブデン金属層３Ｍとの界面近傍に存在する酸素濃度を減少させることができる。なお、本実施形態では、アンダーコート層２の全面にモリブデン金属層３Ｍが形成されているが、水素ラジカルは１００ｎｍ程度の深さまで侵入し、また、水素イオンにいたっては数μｍオーダの深さまで侵入するので、モリブデン金属層３Ｍの内部及びアンダーコート層２との界面近傍における酸素濃度を低減させることができる。
【０１８３】
次に、図１５の（ｅ）〜（ｇ）に示すように、図３の（ｄ）〜（ｆ）と同様に、ゲート電極形成工程を行う。すなわち、モリブデン金属層３Ｍ上に選択的にレジストＲ１を形成し（図１５の（ｅ））、ウェットエッチングを施してモリブデン金属層３Ｍをパターニングし（図１５の（ｆ））、所定形状のゲート電極３を形成する（図１５の（ｇ））。
【０１８４】
その後、実施の形態１に係る製造方法の図３の（ｈ）〜（ｌ）の各工程と同様に、図１５の（ｈ）〜（ｌ）の各工程が行われる。なお、図１５の（ｈ）〜（ｌ）の各工程は、図３の（ｈ）〜（ｌ）の各工程と同じである。また、その後は、図示しないが、本発明の実施の形態１に係る製造方法における図４の（ａ）〜（ｊ）と同じ工程が行われる。
【０１８５】
すなわち、水素プラズマ処理工程の後は、ゲート絶縁膜形成工程、第１の非結晶半導体層形成工程、アニール工程、第２の非結晶半導体層形成工程、チャネル層島化工程、コンタクト層用膜形成工程、ソースドレイン電極形成工程、及び、コンタクト層形成工程／チャネルエッチング工程をこの順で行う。
【０１８６】
以上のとおり、本発明の実施の形態４に係る表示用薄膜半導体装置の製造方法は、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法と同様に、非結晶半導体層を結晶化するアニール処理工程よりも前に、水素プラズマ処理を行う工程を備える。これにより、アンダーコート層２とモリブデン金属層３Ｍとの界面近傍に存在する酸素濃度を減少させることができるので、アンダーコート層２とその後形成するゲート電極３との界面近傍における酸素濃度を低減することができる。よって、酸化モリブデンの発生を抑制することができる。従って、酸化モリブデンが上記温度範囲のアニール温度で昇華してガス化することを大幅に減少させることができるので、ゲート電極３上に、円形状の膜剥がれが生ずることを抑制することができる。
【０１８７】
なお、本実施形態のようにモリブデン金属層形成工程とゲート電極形成工程との間に水素プラズマ処理を行うと、その後の工程において、水分を含む処理が行われることになる。例えば、レジストの現像や剥離、又は金属層や金属膜のエッチングにおいて、水洗浄が施される。
【０１８８】
このため、ゲート電極形成工程の前の段階において水素プラズマ処理を行うと、この後の工程において、アンダーコート層２とゲート電極３との界面に再度酸素が混入する可能性はある。
【０１８９】
しかしながら、その後の工程において仮に酸素が混入することになっても、上記の段階で水素プラズマ処理を行っておくことにより、酸化モリブデンの発生を抑制することができる。従って、その後、非結晶半導体層に対してアニール処理が行われたとしても、酸化モリブデンが昇華してガス化することを減少させることができる。この結果、ゲート電極３上に膜剥がれが発生することを抑制することができる。
【０１９０】
なお、本実施形態でも、少なくとも、水素プラズマ処理を行う際の高周波のパワー密度が０．０９８（Ｗ／ｃｍ２）〜０．２６２（Ｗ／ｃｍ２）で、高周波パワーによる処理時間が１５秒〜６０秒の場合には、ゲート電極上の膜剥がれはほとんど発生しない。
【０１９１】
（実施の形態５）
次に、上記の実施の形態１〜４に係る表示用薄膜半導体装置をディスプレイに適用した本発明の実施の形態５に係る表示装置について、図１６を用いて説明する。なお、本実施形態に係る表示装置の一態様では、有機ＥＬディスプレイに適用した例について説明する。
【０１９２】
図１６は、本発明の実施の形態５に係る有機ＥＬディスプレイの一部切り欠き斜視図である。上述した各実施の形態に係る表示用薄膜半導体装置は、有機ＥＬディスプレイのアクティブマトリクス基板のスイッチング素子と用いることができる。
【０１９３】
図１６に示すように、有機ＥＬディスプレイ２０は、アクティブマトリクス基板２１と、アクティブマトリクス基板２１上にマトリクス状に複数配置された画素２２と、画素２２に接続され、アクティブマトリクス基板２１上にアレイ状に複数配置された画素回路２３と、画素２２と画素回路２３の上に順次積層された陽極２４、有機ＥＬ層２５及び陰極２６（透明電極）と、各画素回路２３と制御回路（不図示）とを接続する複数本のソース線２７及びゲート線２８とを備えている。有機ＥＬ層２５は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
【０１９４】
有機ＥＬディスプレイ２０において、各画素回路２３に、前述した各実施の形態のいずれかの表示用薄膜半導体装置が設けられている。
【０１９５】
次に、上記有機ＥＬディスプレイ２０における画素２２の回路構成について、図１７を用いて説明する。図１７は、本発明の上記の各実施の形態１〜５に係る表示用薄膜半導体装置を用いた画素の回路構成図である。
【０１９６】
図１７に示すように、画素２２は、駆動用の薄膜半導体装置３１と、選択用の薄膜半導体装置３２と、有機ＥＬ素子３３と、コンデンサ３４とを備える。駆動用の薄膜半導体装置３１は、有機ＥＬ素子３３を駆動する駆動トランジスタであり、選択用の薄膜半導体装置３２は、映像信号を供給する画素を選択するスイッチングトランジスタである。
【０１９７】
選択用の薄膜半導体装置３２のソース電極３２Ｓは、ソース線２７に接続され、ゲート電極３２Ｇは、ゲート線２８に接続され、ドレイン電極３２Ｄは、コンデンサ３４及び駆動用の薄膜半導体装置３１のゲート電極３１Ｇに接続されている。
【０１９８】
また、駆動用の薄膜半導体装置３１のドレイン電極３１Ｄは、電源線３５に接続され、ソース電極３１Ｓは有機ＥＬ素子３３のアノードに接続されている。
【０１９９】
この構成において、ゲート線２８にゲート信号が入力され、選択用の薄膜半導体装置３２をオン状態にすると、ソース線２７を介して供給された信号電圧がコンデンサ３４に書き込まれる。そして、コンデンサ３４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、駆動用の薄膜半導体装置３１のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子３３のアノードからカソードへと流れる。これにより、有機ＥＬ素子３３が発光し、画像として表示される。
【０２００】
なお、本発明の実施の形態１〜４に係る表示用薄膜半導体装置は、駆動用の薄膜半導体装置３１及び選択用の薄膜半導体装置３２のいずれにも適用することができる。
【０２０１】
以上、本発明の一実施形態に係るディスプレイについて説明したが、本発明はこれに限定されない。例えば、上記の実施形態では有機ＥＬ素子を用いた有機ＥＬディスプレイについて説明したが、液晶表示素子等、アクティブマトリクス基板が用いられる他の表示素子を備えたディスプレイにも適用することもできる。
【０２０２】
また、以上説明した本発明の実施の形態５に係るディスプレイについては、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示装置に適用することができる。
【０２０３】
以上、本発明に係る表示用薄膜半導体装置の製造方法について、実施の形態に基づいて説明したが、本発明に係る表示用薄膜半導体装置の製造方法は、上記の実施の形態に限定されるものではない。
【０２０４】
例えば、上記の実施の形態において、各実施形態において水素プラズマ処理は１回しか行っていないが、各実施の形態を組み合わせるようにして、複数回の水素プラズマ処理を行っても構わない。
【０２０５】
また、上記の実施の形態において、アンダーコート層２はシリコン窒化膜の単層としたが、これに限らない。アンダーコート層２としては窒化膜を含むように構成すればよく、窒化膜としては、シリコン窒化膜以外にシリコン酸窒化膜等も用いることができる。
【０２０６】
また、ゲート絶縁膜としては、窒化シリコン（下層）と二酸化シリコン（上層）との積層構造とすることもできるが、本実施形態ではチャネル層として多結晶シリコン層を用いているので、二酸化シリコンの単層とすることが好ましい。これは、窒化シリコンと二酸化シリコンとの積層構造を用いてもゲート電極上の膜剥がれを防止することができるが、当該積層構造を用いると、閾値電圧がマイナス側にシフトしてしまうからである。
【０２０７】
なお、その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
【産業上の利用可能性】
【０２０８】
本発明に係る表示用薄膜半導体装置は、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置、又はその他スイッチング素子等として様々な電気機器に広く利用することができる。
【符号の説明】
【０２０９】
１  ガラス基板
２、２００  アンダーコート層
３、３１Ｇ、３２Ｇ、３００  ゲート電極
３Ｍ  モリブデン金属層
４、４００  ゲート絶縁膜
５、５ｐ、５００  多結晶半導体層
５ａ、６、６ａ  非結晶半導体層
７ａ、７ｂ  コンタクト層
７Ｓ１、７Ｓ２  非晶質半導体層
８ａ、３１Ｓ、３２Ｓ  ソース電極
８ｂ、３１Ｄ、３２Ｄ  ドレイン電極
１０  表示用薄膜半導体装置
２０  有機ＥＬディスプレイ
２１  アクティブマトリクス基板
２２  画素
２３  画素回路
２４  陽極
２５  有機ＥＬ層
２６  陰極
２７  ソース線
２８  ゲート線
３１、３２  薄膜半導体装置
３３  有機ＥＬ素子
３４  コンデンサ
３５  電源線
Ｒ１、Ｒ２、Ｒ３、Ｒ４  レジスト
３０１  膜剥がれ
３０２  空隙
３６０  酸化モリブデン
３６１  ガス
６００  酸素原子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【国際調査報告】
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