(57)【要約】  基板（３ａ）と、基板（３ａ）に配置された半導体チップ（５ａ）と、半導体チップ（５ａ）と電気的に接続された接続配線（４ａ−１）とを備える。絶縁体で形成された側面壁（１０）と、基板（３ａ）と対向する側の側面壁の面である第１面に形成された内側電極（１１ａ）と、側面壁の第１面と異なる面である第２面に形成された側面壁外部電極（３８）とを備え、内側電極と側面壁外部電極とは、電気的に接続され、内側電極は接続配線に接続される。この構成により、半導体パッケージの側面に形成される側面壁外部電極数の増加による半導体パッケージのサイズの大型化を抑えることと、側面壁外部電極数を接続することにより半導体パッケージ間の接続距離を短くすることができる。
2011111300.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に配置された半導体チップと、
前記半導体チップと電気的に接続された接続配線とを備えた半導体パッケージにおいて、
絶縁体で形成された側面壁と、
前記基板と対向する側の前記側面壁の面である第１面に形成された内側電極と、
前記側面壁の第１面と異なる面である第２面に形成された側面壁外部電極とを備え、
前記内側電極と前記側面壁外部電極とは、電気的に接続され、前記内側電極は前記接続配線に接続されたことを特徴とする半導体パッケージ。
【請求項２】
前記接続配線は、前記基板表面および前記基板内部に基板平面に垂直な方向および平行な方向に敷設され、前記基板から露出され、前記内側電極に接触している請求項１記載の半導体パッケージ。
【請求項３】
前記側面壁外部電極は、他の半導体パッケージの側面壁外部電極と接続可能な位置に形成された請求項１または２に記載の半導体パッケージ。
【請求項４】
前記側面壁の中には、前記内側電極および前記側面壁外部電極が形成されていないものが含まれる請求項１〜３のいずれか一項に記載の半導体パッケージ。
【請求項５】
前記側面壁外部電極は、基板平面に対して垂直な方向に複数個形成され、隣接する側面壁外部電極同士は接触せず、前記側面壁は、前記基板に沿う方向の長さが接触する前記基板の辺と同等あるいはより長い請求項１〜４のいずれか一項に記載の半導体パッケージ。
【請求項６】
前記側面壁外部電極の数は、前記接続配線に接続された前記内側電極の数と同数以下である請求項１〜５のいずれか一項に記載の半導体パッケージ。
【請求項７】
前記側面壁上または前記半導体チップ上に配置された蓋部を有し、
前記半導体チップは、前記基板、前記側面部、前記蓋部により密封された請求項１〜６のいずれか一項に記載の半導体パッケージ。
【請求項８】
前記基板と前記側面壁とで囲まれた領域に注入されたモールド樹脂を有し、前記モールド樹脂により、前記半導体チップが密封された請求項１〜６のいずれか一項に記載の半導体パッケージ。
【請求項９】
前記接続配線がインナーリードで形成された請求項１、３〜８のいずれか一項に記載の半導体パッケージ。
【請求項１０】
基板と、
前記基板に配置された半導体チップと、
前記基板に敷設され、前記半導体チップと電気的に接続された接続配線とを備えた半導体パッケージにおいて、
前記基板の側面表層に前記接続配線に接続された側面外部電極を備えたことを特徴とする半導体パッケージ。
【請求項１１】
前記接続配線は、前記基板表面および前記基板内部に基板平面に垂直な方向および平行な方向に敷設された請求項１０記載の半導体パッケージ。
【請求項１２】
前記側面外部電極は、前記基板表面および前記基板内部に基板平面に対して垂直な方向および平行な方向に敷設された前記接続配線がそれぞれ一つまたは複数、組み合わされて形成された請求項１１記載の半導体パッケージ。
【請求項１３】
前記側面外部電極は、基板平面に対して垂直な方向に複数個形成され、隣接する側面壁外部電極同士は接触しない請求項１０〜１２のいずれか一項に記載の半導体パッケージ。
【請求項１４】
複数の請求項１〜１２のいずれか一項に記載の半導体パッケージが前記側面壁外部電極または前記側面外部電極を互いに接触させて構成された半導体装置。
【請求項１５】
複数の前記半導体パッケージにおいて、互いに接触する前記側面壁外部電極または前記側面外部電極はそれぞれ対応する位置に形成された請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板に半導体チップが搭載された半導体パッケージおよび、半導体パッケージが組み合わされて構成された半導体装置に関する。
【背景技術】
【０００２】
半導体チップの構成例として、側面に電極を有する半導体チップが、例えば特許文献１に開示されている。【０００３】
図１６は、従来の側面外部電極を有する半導体チップ１０１の構成を示す断面図である。半導体チップ１０１は、基板１０２に形成された回路部１０３と、回路部１０３に接続された電極パッド１０４とを有する。電極パッド１０４は、基板１０２の側面にまで形成されて側面外部電極として機能する。【０００４】
このような側面外部電極は、以下のように形成される。ウエハに複数の回路部を形成し、隣接する回路部間に電極パッドとなる導電部を形成する。次に、導電部が形成された領域の一部のウエハを取り除く。次に、ウエハが取り除かれた部分に導電体を充填する。次に、充填された導電体のうちウエハの側面に接触する部分が残るようにウエハを半導体チップに切り分ける。以上のような工程により、側面外部電極が形成される。【０００５】
図１７は、このような半導体チップを積層した構成を示す断面図である。第１半導体チップ１１１、第２半導体チップ１１２、第３半導体チップ１１３が接着材１１４を介して積層されている。各半導体チップの側面外部電極１１５は、ワイヤー１１６により他の半導体チップの側面外部電極に電気的に接続されている。この構成により、貫通ビア等の高度な技術を用いないで積層した半導体チップ同士を電気的に接続することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１３０９３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の構成では、側面外部電極が半導体チップの側面に形成されているため、側面外部電極の大きさは小さい。したがって、半導体チップを並べて側面外部電極同士を直接接続する場合、高い実装精度が要求される。【０００８】
また、上述の側面外部電極形成方法では、半導体チップ側面に形成する側面外部電極を半導体チップ平面に垂直な方向に１つしか形成することができない。すなわち、側面外部電極を半導体チップ平面に垂直な方向に複数個並べることができない。【０００９】
さらに、上記側面外部電極を有する半導体チップを半導体パッケージ化した時に半導体チップのすべての側面外部電極を通常行われるように半導体パッケージの下面（または上面）の電極に対応させると、半導体チップの側面外部電極を含めた半導体チップとしての信号数および電源数は、半導体チップに側面外部電極がない場合に比べ多くすることができるが、その分半導体パッケージの電極を介した外部接続数も多くなるため半導体パッケージのサイズが大きくなってしまう。その結果、半導体パッケージを複数有する半導体装置のサイズも大きくなってしまう。【００１０】
本発明は、上記従来の問題点を解決するもので、半導体パッケージの側面に形成される側面壁外部電極または側面外部電極の数の増加による半導体パッケージのサイズの大型化を抑えることと、半導体パッケージ間の接続距離を短くすることができる半導体パッケージおよび半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の半導体パッケージは、基板と、前記基板に配置された半導体チップと、前記半導体チップと電気的に接続された接続配線とを備える。上記課題を解決するために、絶縁体で形成された側面壁と、前記基板と対向する側の前記側面壁の面である第１面に形成された内側電極と、前記側面壁の第１面と異なる面である第２面に形成された側面壁外部電極とを備え、前記内側電極と前記側面壁外部電極とは、電気的に接続され、前記内側電極は前記接続配線に接続されたことを特徴とする。【００１２】
また、本発明の第２の半導体パッケージは、基板と、前記基板に配置された半導体チップと、前記基板に敷設され、前記半導体チップと電気的に接続された接続配線とを備える。上記課題を解決するために、前記基板の側面表層に前記接続配線に接続された側面外部電極を備えたことを特徴とする。【００１３】
また、本発明の半導体装置は、上記課題を解決するために、複数の上記半導体パッケージが前記側面外部電極または前記側面外部電極を互いに接触させて構成されたことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、接続配線に接続された側面壁外部電極を形成することにより電極を設ける面積が増加するため、電極数を増加させても半導体パッケージのサイズの大型化を抑えることができる。また、側面壁外部電極または前記側面外部電極を互いに接続させることで半導体パッケージを搭載する基板を介することなく他の半導体パッケージに電気的に接続することができるため、半導体パッケージ間の接続距離を短くすることができる。
【図面の簡単な説明】
【００１５】
【図１Ａ】図１Ａは、実施の形態１に係る半導体パッケージの構成を示す斜視図
【図１Ｂ】図１Ｂは、図１ＡのＡ−Ａ線に沿った断面図
【図２】図２は、実施の形態１に係る半導体装置の構成を示す断面図
【図３Ａ】図３Ａは、実施の形態１に係る半導体パッケージの基板に側面外部電極を形成する工程途中の部分上面図
【図３Ｂ】図３Ｂ（ａ）は図３Ａに示された状態の基板の構成を示す斜視図、（ｂ）は図３ＡのＢ−Ｂ線に沿った断面図
【図４Ａ】図４Ａは、実施の形態２に係る半導体パッケージの構成を示す斜視図
【図４Ｂ】図４Ｂは、図４ＡのＣ−Ｃ線に沿った部分断面図
【図５Ａ】図５Ａは、実施の形態２に係る半導体パッケージの基板に側面外部電極を形成する工程途中の部分上面図
【図５Ｂ】図５Ｂ（ａ）は図５Ａに示された状態の基板の構成を示す斜視図、（ｂ）は図５ＡのＤ−Ｄ線に沿った断面図
【図６Ａ】図６Ａは、実施の形態３に係る半導体パッケージの構成を示す側面図
【図６Ｂ】図６Ｂは、実施の形態３に係る半導体パッケージの基板に側面外部電極を形成する工程途中の部分上面図
【図６Ｃ】図６Ｃは、図６Ｂに示された状態の側面外部電極の構成を示す斜視図
【図７Ａ】図７Ａは、実施の形態４に係る半導体パッケージの構成を示す斜視図
【図７Ｂ】図７Ｂは、図７ＡのＦ−Ｆ線に沿った部分断面図
【図８】図８は、実施の形態４に係る図７Ａとは別の半導体パッケージの構成を示す部分断面図
【図９】図９は、実施の形態４に係る図７Ａとは別の半導体パッケージの構成を示す斜視図
【図１０Ａ】図１０Ａは、実施の形態４に係る半導体パッケージの第１の変形例の側面壁外部電極と内側電極の構成を示す図
【図１０Ｂ】図１０Ｂは、図１０ＡのＧ−Ｇ線に沿った部分断面図
【図１１Ａ】図１１Ａは、実施の形態４に係る半導体パッケージの第２の変形例の側面壁外部電極と内側電極の構成を示す図
【図１１Ｂ】図１１Ｂは、図１１ＡのＨ−Ｈ線に沿った断面図
【図１２】図１２は、実施の形態４に係る半導体パッケージの第３の変形例の側面壁外部電極と内側電極の構成を示す部分断面図
【図１３Ａ】図１３Ａは、実施の形態４に係る半導体パッケージの第４の変形例の側面壁外部電極と内側電極の構成を示す図
【図１３Ｂ】図１３Ｂは、図１３ＡのＩ−Ｉ線に沿った部分断面図
【図１４】図１４は、実施の形態４に係る半導体装置の構成を示す断面図
【図１５Ａ】図１５Ａは、実施の形態５に係る半導体パッケージの構成を示す斜視図
【図１５Ｂ】図１５Ｂは、図１５ＡのＪ−Ｊ線に沿った部分断面図
【図１６】図１６は、従来の半導体チップの構成を示す断面図
【図１７】図１７は、従来の半導体チップの別の構成を示す断面図
【発明を実施するための形態】
【００１６】
本発明の半導体パッケージは、上記構成を基本として以下のような種々の態様をとることができる。すなわち、本発明の第１の半導体パッケージにおいて、前記接続配線は、前記基板表面および前記基板内部に基板平面に垂直な方向および平行な方向に敷設され、前記基板から露出され、前記内側電極に接触している構成にすることができる。
【００１７】
また、前記側面壁外部電極は、他の半導体パッケージの側面壁外部電極と接続可能な位置に形成された構成にすることができる。この構成により、半導体パッケージの高さを一律にそろえることなく、半導体パッケージを接続することが可能となり、半導体パッケージの加工数を減らすことができる。
【００１８】
また、前記側面壁の中には、前記内側電極および前記側面壁外部電極が形成されていないものが含まれる構成にすることができる。
【００１９】
また、前記側面壁外部電極は、基板平面に対して垂直な方向に複数個形成され、隣接する側面壁外部電極同士は接触せず、前記側面壁は、前記基板に沿う方向の長さが接触する前記基板の辺と同等あるいはより長い構成にすることができる。この構成により、側面壁外部電極の数を多くすることができる。
【００２０】
また、前記側面壁外部電極の数は、前記接続配線に接続された前記内側電極の数と同数以下である構成にすることができる。
【００２１】
また、前記側面壁上または前記半導体チップ上に配置された蓋部を有し、前記半導体チップは、前記基板、前記側面部、前記蓋部により密封された構成にすることができる。
【００２２】
また、前記基板と前記側面壁とで囲まれた領域に注入されたモールド樹脂を有し、前記モールド樹脂により、前記半導体チップが密封された構成にすることができる。
【００２３】
また、前記接続配線がインナーリードで形成された構成にすることができる。この構成により、安価な材料で側面壁外部電極への接続が可能となる。
【００２４】
また、本発明の第２の半導体パッケージにおいて、前記接続配線は、前記基板表面および前記基板内部に基板平面に垂直な方向（ビア）および平行な方向（電通路）に敷設された構成にすることができる。
【００２５】
また、前記側面外部電極は、前記基板表面および前記基板内部に基板平面に対して垂直な方向および平行な方向に敷設された前記接続配線がそれぞれ一つまたは複数、組み合わされて形成された構成にすることができる。この構成により、接続配線が表層に露出した際に、あまり高い加工精度を必要としないために、側面外部電極の形成が容易となる。
【００２６】
また、前記側面外部電極は、基板平面に対して垂直な方向に複数個形成され、隣接する側面外部電極同士は接触しない構成にすることができる。この構成により、側面外部電極の数を多くすることができる。
【００２７】
また、本発明の半導体装置では、複数の前記半導体パッケージにおいて、互いに接触する前記側面壁外部電極または前記側面外部電極はそれぞれ対応する位置に形成された構成にすることができる。
【００２８】
（実施の形態１）
図１Ａは、本発明の実施の形態１に係る半導体パッケージ２ａの構成を示す斜視図である。図１Ｂは、図１ＡのＡ−Ａ線に沿った断面図である。
【００２９】
基板３ａには、図１Ｂに示すように、電通路４ａ−１〜４ａ−４が４層積層されている。各層の電通路４ａ−１〜４ａ−４は、パターニングにより形成されている。基板３ａには、半導体チップ５ａが配置されている。半導体チップ５ａと１層目の電通路４ａ−１とは、ワイヤー６ａにより接続されている。基板３ａには、ビア７ａが形成されている。基板３ａを貫通するビア７ａにより各層の電通路４ａ−１〜４ａ−４が接続されている。
【００３０】
基板３ａの側面には、側面外部電極８ａが形成されている。側面外部電極８ａは、２層目の電通路４ａ−２に接続されている。したがって、半導体チップ５ａから出力される信号は、ワイヤー６ａを介して表層の電通路４ａ−１に伝達され、ビア７ａ、２層目の電通路４ａ−２を介して側面外部電極８ａに伝達される。
【００３１】
４層目の電通路４ａ−４には、導電性のボール９ａが形成されている。また、同様に、半導体チップ５ａと接続される他のビア（図示せず）に接続された４層目の電通路４ｂ−４、４ｄ−４にもそれぞれ導電性のボール９ｂ、９ｄが形成されている。
【００３２】
基板３ａには、また、基板３ａを貫通するビア７ｂと、電通路４ｃ−１〜４ｃ−４とが形成されている。半導体チップ５ａは、ワイヤー６ｂにより電通路４ｃ−１に接続されている。電通路４ｃ−１は、各層の電通路４ｃ−２〜４ｃ−４に接続されたビア７ｂに接続されている。３層目の電通路４ｃ−３は、側面外部電極８ｂに接続されている。４層目の電通路４ｃ−４には、導電性のボール９ｃが形成されている。ボール９ａ〜９ｄは、図示しない基板の電極に接続される。
【００３３】
図２は、本実施の形態に係る２つの半導体パッケージ２ａと半導体パッケージ２ｂとが側面外部電極８ｂ、８ｃ同士を接触させて構成された半導体装置１ａの構成を示す断面図である。
【００３４】
半導体装置パッケージ２ｂにおいて、基板３ｂには、電通路４ｅ、４ｆが２層積層されている。各層の電通路４ｅ、４ｆは、パターニングにより形成されている。基板３ｂに半導体チップ５ｂが配置され、半導体チップ５ｂと電通路４ｅ−１、４ｆ−１とはそれぞれワイヤー６ｃ、６ｄにより接続されている。ビア７ｃ、７ｄは、基板３ｂを貫通して、それぞれ電通路４ｅ−１と電通路４ｅ−２、電通路４ｆ−１と電通路４ｆ−２とを接続している。
【００３５】
基板３ｂの側面には、側面外部電極８ｃ、８ｄが形成されている。側面外部電極８ｃ、８ｄは、それぞれ電通路４ｅ−１、４ｆ−２に接続されている。２層目の電通路４ｅ−２、４ｆ−２には、それぞれ導電性のボール９ｅ、９ｆが形成されている。なお、ボール９ｅ、９ｆは、図示しない基板の電極に接続される。
【００３６】
半導体パッケージ２ａと半導体パッケージ２ｂは、側面外部電極８ｂと側面外部電極８ｃとが接触することにより電気的に接続されている。
【００３７】
以上のような構成により、半導体チップ５ａからの信号がワイヤー６ｂ、電通路４ｃ−１、ビア７ｂ、電通路４ｃ−３、側面外部電極８ｂ、側面外部電極８ｃ、電通路４ｅ−１、ワイヤー６ｃを経て半導体チップ５ｂに伝達される。このため、従来のように、半導体装置５ａのボール９ｃから図示されていない基板を経て、半導体装置５ｂのボール９ｅを通ることにより、半導体チップ５ａと半導体チップ５ｂとの間で伝達される信号の経路よりも伝達経路が短くてすむ。
【００３８】
次に、本実施の形態に係る半導体パッケージ２ａの側面外部電極形成方法について説明する。図３Ａは、基板３ａに側面外部電極を形成する工程途中の部分上面図である。図３Ａ中のＢ−Ｂ線は、後の工程において切断される位置を示す線である。
【００３９】
側面外部電極８ａの形成は、まず切断予定線（Ｂ−Ｂ線）上にビア７ｅが形成されるように基板３ａを形成する。図３Ｂ（ａ）は、図３ＡのＰ領域を示す斜視図であり、見易さを考慮してビア７ｅと電通路４ａ−２のみを示す。ビア７ｅは、２層目の電通路４ａ−２に接続されている。次に、Ｂ−Ｂ線に沿って基板３ａを切断する。すなわち、ビア７ｅが基板３ａの側面に露出するように切断する。図３Ｂ（ｂ）は、図３ＡのＢ−Ｂ線に沿った断面図である。露出したビア７ｅが側面外部電極８ａとなる。
【００４０】
以上のようにして、半導体パッケージ２ａの側面外部電極８ａが形成される。なお、ビア７ｅを露出させるために、図３ＡのＢ−Ｂ線に沿って切断する例を示したが、研磨など別の方法によって露出させてもよい。
【００４１】
以上のように本実施の形態に係る半導体パッケージ２ａによれば、半導体チップ５ａを搭載する基板３ａの側面に新たに側面外部電極を設けることができ、半導体パッケージのサイズを変更することなく電極数を増やすことができる。
【００４２】
また、隣接する半導体パッケージ２ａ、２ｂの側面外部電極８ｂ、８ｃ同士を接触させることにより、従来のように半導体パッケージの裏面に形成されたボールを通して半導体パッケージ間の信号を伝達するよりも、伝達経路を短縮させることができる。
【００４３】
なお、基板の四方全ての側面に側面外部電極が形成されている必要はない。
【００４４】
（実施の形態２）
図４Ａは、本発明の実施の形態２に係る半導体パッケージ２ｃの構成を示す斜視図である。図４Ｂは、図４ＡのＣ−Ｃ線に沿った部分断面図である。
【００４５】
基板１３は、電通路１４ａ−１〜１４ａ−４が４層積層された構成である。各層の電通路は、パターニングにより形成されている。基板１３に半導体チップ１５が端子面を基板側に接続して（フェイスダウン）配置されている。基板１３には、ビア１７ａ−１〜１７ａ−３が形成されている。
【００４６】
ビア１７ａ−１は、１層目の電通路１４ａ−１と２層目の電通路１４ａ−２とを接続する。ビア１７ａ−２は、２層目の電通路１４ａ−２と３層目の電通路１４ａ−３とを接続する。ビア１７ａ−３は、３層目の電通路１４ａ−３と４層目の電通路１４ａ−４とを接続する。
【００４７】
基板１３の側面には、側面外部電極１８ａが形成されている。側面外部電極１８ａには、１層目の電通路１４ａ−１および２層目の電通路１４ａ−２が接続されている。したがって、半導体チップ１５から出力される信号は、表層の電通路１４ａ−１から、あるいは、電通路１４ａ−１、ビア１７ａ−１、２層目の電通路１４ａ−２を介して側面外部電極１８ａに伝達される。４層目の電通路１４ａ−４には、導電性のボール１９ａが形成されている。
【００４８】
また、半導体チップ１５と接続される他のビア（図示せず）に接続された３層目の電通路１４ｂ−３は、基板１３の側面に形成された側面外部電極１８ｂに接続されている。３層目の電通路１４ｂ−３は、ビア１７ｂ−３および側面外部電極１８ｂを介して、４層目の電通路１４ｂ−４に接続されている。４層目の電通路１４ｂ−４には、導電性のボール１９ｂが形成されている。ボール１９ａ、１９ｂは、図示されていない基板に接続される。
【００４９】
次に、本実施の形態に係る半導体パッケージの側面外部電極形成方法について説明する。図５Ａは、図４Ａに示す基板１３に側面外部電極１８ａ、１８ｂを形成する工程途中の上面図である。図５Ａ中のＤ−Ｄ線は、後の工程において切断される位置を示す線である。
【００５０】
側面外部電極１８ａ、１８ｂの形成は、まず基板１３の切断予定線（Ｄ−Ｄ線）上に、図５Ｂ（ａ）に示すビア１７ｃ−１、１７ｃ−３を形成する。図５Ｂ（ａ）は、図５ＡのＱ領域を示す斜視図であり、見易さを考慮してビア１７ｃ−１、１７ｃ−３と電通路１４ａ−１、１４ａ−２、１４ｂ−３、１４ｂ−４のみを示す。ビア１７ｃ−１は、１層目の電通路１４ａ−１と２層目の電通路１４ａ−２とを接続している。ビア１７ｃ−３は、３層目の電通路１４ｂ−３と４層目の電通路１４ｂ−４とを接続している。
【００５１】
次に、Ｄ−Ｄ線に沿って基板１３を切断する。すなわち、ビア１７ｃ−１、１７ｃ−３が基板１３の側面に露出するように切断する。図５Ｂ（ｂ）は、図５ＡのＤ−Ｄ線に沿った断面図である。露出したビア１７ｃ−１および電通路１４ａ−１、１４ａ−２が側面外部電極１８ａとなり、ビア１７ｃ−３および電通路１４ｂ−３、１４ｂ−４が側面外部電極１８ｂとなる。以上のようにして、半導体パッケージ２ｃの側面外部電極１８ａ、１８ｂが形成される。
【００５２】
以上のように本実施の形態に係る半導体パッケージによれば、基板の側面に側面外部電極を設けることにより、半導体チップを搭載する基板の側面に新たに電極を備えることができ、半導体パッケージのサイズを変更することなく電極数を増やすことができる。
【００５３】
また、隣接する半導体パッケージの側面外部電極同士を接触させることにより、半導体装置を構成する場合に、従来のように半導体パッケージの裏面に形成されたボールを通して半導体パッケージ間の信号を伝達するよりも、伝達経路を短縮させることができる。
【００５４】
さらに、側面外部電極を側面の上下方向に複数個配置することができ、異なる信号を出力させることで、実施の形態１に係る半導体パッケージに比べ、電極を設けるために必要な側面の面積を減らすことができる。このため、半導体パッケージを小型にすることができ、あるいは、同じ体積でより多くの電極を設けることができる。
【００５５】
（実施の形態３）
図６Ａは、本発明の実施の形態３に係る半導体パッケージ２ｄの構成を示す側面図である。本実施の形態に係る半導体パッケージ２ｄは、側面外部電極近傍の構成以外は、実施の形態１に係る半導体パッケージ２ａと同様である。本実施の形態に係る半導体パッケージ２ｄにおいて、実施の形態１に係る半導体パッケージ２ａと同様の構成要素については、同一の符号を付して説明を省略する。
【００５６】
側面外部電極２８は、４層の電通路２４−１〜２４−４と切断されたビア２７ａ−１〜２７ｃ−１、２７ａ−２〜２７ｃ−２、２７ａ−３〜２７ｃ−３とにより形成されている。ビア２７ａ−１〜２７ｃ−１、２７ａ−２〜２７ｃ−２、２７ａ−３〜２７ｃ−３は、テーパー形状である。
【００５７】
図６Ｂは、側面外部電極を形成する工程途中の上面図である。図６Ｂ中のＥ−Ｅ線は、後の工程において切断される位置を示す線である。図６Ｃは、図６ＢのＲ領域を示す斜視図であり、見易さを考慮してビア２７ａ−１〜２７ｆ−１、２７ａ−２〜２７ｆ−２、２７ａ−３〜２７ｆ−３（図６Ｃにおいて一部符号を省略している）と電通路２４−１〜２４−４のみを示す。
【００５８】
基板製造工程において、基板３ａにテーパー形状のビア２７ａ−１〜２７ｆ−１、２７ａ−２〜２７ｆ−２、２７ａ−３〜２７ｆ−３と電通路２４−１〜２４−４とを形成する。電通路２４−１と電通路２４−２とは、６つのビア２７ａ−１〜２７ｆ−１により電気的に接続されている。電通路２４−２と電通路２４−３とは、６つのビア２７ａ−２〜２７ｆ−２により電気的に接続されている。電通路２４−３と電通路２４−４とは、６つのビア２７ａ−３〜２７ｆ−３により電気的に接続されている。ビア２７ａ−１〜２７ｃ−１、２７ａ−２〜２７ｃ−２、２７ａ−３〜２７ｃ−３は、Ｅ−Ｅ線上に配置されている。
【００５９】
この状態からＥ−Ｅ線に沿って基板３ａを切断することにより、図６Ａに示すように、ビア２７ａ−１〜２７ｃ−１、２７ａ−２〜２７ｃ−２、２７ａ−３〜２７ｃ−３および電通路２４−１〜２４−４が切断され、側面に露出されて側面外部電極２８となる。
【００６０】
以上のように、本実施の形態特有の効果として側面外部電極の面積を大きくとることが可能になる。このため、側面外部電極を有する半導体パッケージ同士を接続する際に、半導体パッケージが互いにずれても電気的な接続状態を保つことができる。
【００６１】
なお、図６ＢのＥ−Ｅ線上に配置されていないビア２７ｄ−１〜２７ｆ−１、２７ｄ−２〜２７ｆ−２、２７ｄ−３〜２７ｆ−３を設けることにより、Ｅ−Ｅ線に沿って垂直な方向から微小な角度ずれて基板３ａが切断された場合であっても、ビア２７ｄ−１〜２７ｆ−１、２７ｄ−２〜２７ｆ−２、２７ｄ−３〜２７ｆ−３が切断されることにより側面外部電極２８を形成することができる。
【００６２】
（実施の形態４）
図７Ａは、本発明の実施の形態４に係る半導体パッケージ２ｅの構成を示す斜視図である。本実施の形態に係る半導体パッケージ２ｅは、実施の形態１に係る半導体パッケージ２ａの側面に側面壁１０を設けた構成である。本実施の形態に係る半導体パッケージにおいて、実施の形態１に係る半導体パッケージ２ａと同様の構成要素については、同一の符号を付して説明を省略する。
【００６３】
図７Ｂは、図７ＡのＦ−Ｆ線に沿った半導体パッケージ２ｅの断面図である。側面壁１０は、基板３ａの四方の側面に接続されている。側面壁１０は、絶縁体で形成されている。側面壁１０には、基板３ａと対向する内側の面に形成され、基板３ａの側面に接続する内側電極１１ａと、壁面の外側に形成された側面壁外部電極３８と、内側電極１１ａと側面壁外部電極３８とを電気的に接続するビア３７とを有する。内側電極１１ａと側面壁外部電極３８とは、パターニングにより形成されている。
【００６４】
ワイヤー６ａにより半導体チップ５ａと接続された１層目の電通路４ａ−１は、内側電極１１ａに接続されている。したがって、半導体チップ５ａと側面壁外部電極３８とは電気的に接続されている。
【００６５】
図７Ｂに示した構成では、側面壁外部電極３８と内側電極１１ａとを電気的に接続するためにビア３７を用いたが、この構成に限定されない。例えば、図８に示すように側面壁１０の頂点部に導体部１１ｂを形成して、側面壁外部電極３８と内側電極１１ａとを接続する構成にすることもできる。
【００６６】
図９は、本実施の形態に係る半導体パッケージの別の構成を示す斜視図である。本実施の形態に係る半導体パッケージ２ｇにおいて、側面壁上面に半導体チップが隠れるように蓋部１１ｃが設けられた以外は、半導体パッケージ２ｅと同じである。この構成により、側面壁１０、基板３ａおよび蓋部１１ｃにより半導体チップ５ａが密封された半導体パッケージを容易に形成することができる。
【００６７】
また、図７Ａに示す４辺側面壁１０で囲まれた状態で、半導体チップ５ａを封止するためのモールド樹脂を流し込み半導体パッケージの形態にすることも可能である。モールド樹脂を流し込む際には、側面壁を樹脂漏れを防止する防止壁として利用でき、半導体パッケージを形成する工程を簡略化することができる。したがって、基板の四方に配置された側面壁のうち内側電極および側面壁外部電極が形成されていないものが含まれていてもよい。
【００６８】
以上のように本実施の形態に係る半導体パッケージによれば、側面壁に電極を備えることができ、半導体パッケージのサイズを変更することなく電極数を増やすことができる。
【００６９】
さらに、電通路４ａ−１が内側電極１１ａに接続されていれば、基板３ａの側面に側面外部電極を形成する必要がないため、半導体チップ５ａを搭載する基板を加工する必要なしに側面壁外部電極３８を半導体パッケージ２ｅに形成することができる。
【００７０】
また、実施の形態１〜３の半導体パッケージに比べて、基板の厚さに依存せず、側面壁に側面壁外部電極を形成することができるため、基板の側面に設けられた側面外部電極の数よりも半導体パッケージの側面壁外部電極の数をさらに増やすことができる。
【００７１】
また、側面壁外部電極および内側電極をパターニングにより形成するため、所望の形状にすることができる。したがって、他の半導体パッケージと側面壁外部電極同士を接触させる場合において、側面壁外部電極の形成位置を対応させておけば、半導体パッケージの高さを合わせる必要がなく、半導体パッケージの加工工程を減らすことができる。
【００７２】
また、側面壁外部電極は、基板平面に対して垂直な方向に複数個形成され、隣接する側面壁外部電極同士は接触しない構成にすることができる。この構成により、より多くの側面壁外部電極を設けることができる。
【００７３】
また、側面壁の高さは任意である。この構成により、側面壁外部電極の個数、大きさの自由度が増す。
【００７４】
また、側面壁は、接触する基板の辺の長さと同等あるいはそれより長い構成にすることができる。また、基板の四方を囲むことにより、モールド樹脂の漏れを防止する防止壁として機能する。
【００７５】
また、側面壁に形成される側面壁外部電極は、種々の態様をとることができる。図１０Ａ、１０Ｂに示す半導体パッケージ２ｈは、図７Ａに示す半導体パッケージ２ｅの第１の変形例である。図１０Ａは、半導体パッケージ２ｈの側面壁外部電極の構成を示す側面図である。図１０Ｂは、図１０ＡのＧ−Ｇ線に沿った部分断面図である。
【００７６】
側面壁外部電極３８ｂは、信号電極３５ｂと、信号電極３５ｂを囲むように配置されたグランド電極３４ｂとを有する。グランド電極３４ｂは、グランド線３４ｂ−１〜３４ｂ−４で構成されている。信号電極３５ｂは、ビア３７ｂ−１、内側電極１１ａ、電通路４ａ−１、ワイヤー６ａを介して半導体チップ５ａに接続されている。また、図１０Ｂでは図示を省略しているが、グランド電極３４ｂは、ビア３７ｂ−２、グランド用の内側電極を介して、半導体チップ５ａあるいはボール１９に接続されたグランドと接続されている。
【００７７】
以上のような構成においても図７Ａに示した構成と同様の効果を得ることができる。さらに、本変形例の構成では、信号電極３５ｂがグランド電極３４ｂに囲まれているため、信号電極３５ｂが隣り合うまたは周囲に配置された信号等から発生したノイズ等の影響を低減することができる。
【００７８】
また、図１１Ａ、１１Ｂに示す半導体パッケージ２ｉは、図７Ａに示す半導体パッケージ２ｅの第２の変形例である。図１１Ａは、半導体パッケージ２ｉの側面壁外部電極の構成を示す側面図である。図１１Ｂは、図１１ＡのＨ−Ｈ線に沿った断面図である。
【００７９】
側面壁外部電極３８ｃは、信号電極３５ｃと、信号電極３５ｃを挟むように配置されたグランド電極３４ｃとを有する。グランド電極３４ｃは、上下方向を長手方向とする形状のグランド線３４ｃ−１〜３４ｃ−３で構成されている。信号電極３５ｃは、ビア３７ｃ−１、内側電極１１ａ−１、電通路４ａ−１、ワイヤー６ａ−１を介して半導体チップ５ａに接続されている。また、グランド電極３４ｃ−１は、ビア３７ｃ−２、内側電極１１ａ−２、電通路４ａ−２、ワイヤー６ａ−２を介して半導体チップ５ａに接続されている。また、グランド電極３４ｃ−１は、ビア３７ｃ−２、内側電極１１ａ−２、電通路４ａ−２を介してボール１９に接続されたグランドと接続されていてもよい。
【００８０】
側面壁１０上には導電性材料で形成された蓋部１１ｄが配置されている。蓋部１１ｄは、グランド線３４ｃ−１〜３４ｃ−３に接続されている。
【００８１】
以上のような構成においても図７Ａに示した構成と同様の効果を得ることができる。さらに、本変形例の構成では、信号電極３５ｃの左右方向にグランド電極３４ｃ−１が配置され、上部にはグランド電極３４ｃ−１に接続された蓋部１１ｄが配置されている。この構成により、半導体チップの動作時に発生する放射ノイズ等や、半導体パッケージ周辺に配置された他部品からのノイズ等が信号電極に与える影響を低減させることができる。
【００８２】
また、図１２に示す半導体パッケージ２ｊは、図７Ａに示す半導体パッケージ２ｅの第３の変形例である。図１２は、半導体パッケージ２ｊの断面図である。
【００８３】
側壁１０ｄは、一部が基板３ａおよび電通路４ａ上に配置されている。内側電極１１ａ−３は、基板３ａの主面と同じ向きに主面を有し、配線路４ａに接続されている。側面壁外部電極３８ｄは、ビア３７ｄ、内側電極１１ａ−３、配線路４ａ、ワイヤー６ａを介して、半導体チップ５ａに接続されている。
【００８４】
以上のような構成においても図７Ａに示した構成と同様の効果を得ることができる。さらに、本変形例の構成では、側壁１０ｄの一部が基板３ａおよび電通路４ａ上に配置されているため、基板３ａと側面壁１０ｄとの接点面積を大きくとることが可能になる。このため、側面壁１０ｄは、基板３ａとの接続容易性が高くなる。
【００８５】
また、図１３Ａ、１３Ｂに示す半導体パッケージ２ｋは、図７Ａに示す半導体パッケージ２ｅの第４の変形例である。図１３Ａは、半導体パッケージ２ｋの側面壁外部電極の構成を示す側面図である。図１３Ｂは、図１３ＡのＩ−Ｉ線に沿った断面図である。
【００８６】
基板３ａの側面および上下面に接触するように側面壁１０ｅが配置されている。配線路４ｇ−１は、半導体チップ５ａにワイヤー６ａを介して接続されている。また、配線路４ｇ−１は、内側電極１１ａ−４、ビア３７ｅ−１を介して側面壁外部電極３８ｅ−１に接続されている。すなわち、側面壁外部電極３８ｅ−１は、半導体チップ５ａに電気的に接続されている。
【００８７】
配線路４ｇ−２は、図示していないが、半導体チップ５ａにワイヤーを介して接続されている。また、配線路４ｇ−２は、ビア７ｅ、内側電極１１ａ−５、ビア３７ｅ−２を介して側面壁外部電極３８ｅ−２に接続されている。すなわち、側面壁外部電極３８ｅ−２は、半導体チップ５ａに電気的に接続されている。
【００８８】
以上のような構成においても図７Ａに示した構成と同様の効果を得ることができる。さらに、本変形例の構成では、基板３ａの側面および上下面に接触するように側面壁１０ｅが配置され、基板３ａと側面壁１０ｅとの接触面積を大きくとることが可能になる。このため、側面壁１０ｅは、基板３ａとの接続容易性が高くなる。さらに、基板３ａと側面壁１０ｅとの接触面積を大きくできるため、配線路と内側電極との接点を増やすことができ、その結果、側面壁外部電極数を増やすことができる。
【００８９】
図１４は、図７Ｂに示した半導体パッケージ２ｅと図８に示した半導体パッケージ２ｆとを電気的に接続した半導体装置１ｂの構成を示す断面図である。半導体パッケージ２ｅの側面壁外部電極３８と半導体パッケージ２ｆの側面壁外部電極３８とが直接接続されている。このため、半導体パッケージ２ｅの半導体チップ５ａの入出力信号を図示しない基板を介することなしに半導体パッケージ２ｆの半導体チップ５ａに伝搬させることができる。そのため、半導体チップ間の伝搬経路を短くすることができる。
【００９０】
（実施の形態５）
図１５Ａは、本発明の実施の形態５に係る半導体パッケージ２ｍの構成を示す斜視図である。図１５Ｂは、図１５ＡのＪ−Ｊ線に沿った半導体パッケージ２ｍの断面図である。半導体パッケージ２ｍは、リードフレームを用いたリードフレームパッケージである。図１５Ａにおいて、見易さを考慮して、図１５Ｂに示す樹脂４７の図示を省略している。
【００９１】
ダイパッド４３上には、半導体チップ４５が配置されている。ダイパッド４３を囲うように側面壁４８が配置されている。側面壁４８の内側の面には内側電極４９ａが配置され、側面壁４８の外側の面には側面壁外部電極４９ｂが配置されている。そして、側面壁４８には、側面壁４８を貫通して内側電極４９ａと側面壁外部電極４９ｂとを電気的に接続するビア４９ｃが形成されている。内側電極４９ａと側面壁外部電極４９ｂとは、パターニングにより形成されている。
【００９２】
側面壁４８には、内側電極４９ａと接触するように、屈曲したインナーリード４４の一端が配置されている。インナーリード４４の他端には、一端が半導体チップ４５に接続されたワイヤー４６が接続されている。したがって、側面壁外部電極４９ｂは、半導体チップ４５と電気的に接続されている。樹脂４７は、側面壁４８により囲まれた領域に、半導体チップ４５、ワイヤー４６、インナーリード４４および内側電極４９ａを覆うように樹脂封止する。これにより、ダイパッド４３は、樹脂４７により側面壁４８に固定される。
【００９３】
また、一部のインナーリード４４を内側電極４９ａに接続させず、破線で示すように側面壁４８下に位置するように屈曲させて、リード４４ｂとして、半導体パッケージ２ｍの下面に配置された電極（図示せず）に接地させることも可能である。リード４４ｂを下面に接地させる構成により、図１Ｂに示したボール９ａと同様に半導体パッケージの下面に電極を設けることができる。
【００９４】
以上のような構成により、実施の形態１〜４で示した半導体パッケージと同様に、半導体チップを搭載した半導体パッケージの側面に新たに電極を備えることができ、半導体パッケージのサイズを変更することなく電極数を増やすことができる。
【００９５】
また、実施の形態１〜５において、半導体パッケージを並列して接続した半導体装置を構成する場合、側面壁外部電極または側面外部電極を互いに接触させることにより、半導体チップの入出力信号を図示しない基板を介することなしに半導体チップに伝達させることができる。そのため、半導体チップ間の伝達経路を短くすることができる。
【００９６】
さらに、実施の形態１〜４で示した多層基板を用いる必要がないため、安価な材料で半導体チップと側面壁外部電極との接続が可能な半導体パッケージを構成することができる。
【００９７】
なお、実施の形態１〜３に係る半導体パッケージにおいて、側面外部電極の幅は任意である。したがって、側面外部電極を構成するビアの幅を加工しやすい幅にすることにより、側面外部電極を形成する際に、高い加工精度を必要としないため、側面外部電極の作成が容易となる。
【００９８】
また、電通路およびビア（接続配線）を組み合わせて側面外部電極を形成する構成にすることができる。基板を形成する段階で接続配線が位置精度よく配置されるため、接続配線を側面表面に露出させた時に加工精度を高める必要がなく、側面外部電極の形成を容易にすることができる。
【００９９】
また、実施の形態１〜３に係る半導体パッケージにおいて、ビアの径を任意に設定することができる。また、側面外部電極の大きさおよび形状を任意に設定することができる。この構成により、加工しやすい配線径にすることにより、配線の側面表面に露出した時に加工精度を高める必要がなく、側面外部電極の形成を容易にすることができる。
【０１００】
また、多層基板として４層の場合を例に説明したが、１層の場合を含め何層であってもよい。
【０１０１】
なお、実施の形態１〜３では、ビアの直径が電通路の幅よりも広い場合について説明したが、ビアの直径が電通路の幅よりも狭くても良い。
【０１０２】
また、実施の形態１〜３では、ビアの形状が側面の断面が長方形またはテーパー形状である場合を示した。これは、ビアの製造方法が異なることによるものであり、どちらの形状であってもよい。ビアの形状は、例えばドリルを用いてビアを形成した場合には断面長方形となり、レーザを用いてビアを形成した場合には断面テーパー形状となる。
【０１０３】
また、実施の形態４、５では、内側電極と側面壁外部電極とが１対１に接続されている場合を例に説明したが、この構成に限定されない。例えば、側面壁内部で複数の内側電極からの配線（ビア）が接続されて１つの側面壁外部電極に接続されることにより、側面壁外部電極の数が内側電極の数以下である構成とすることもできる。
【０１０４】
また、実施の形態４では、基板表面の電通路と内側電極とが電気的に接続された例を示したが、基板の内部に形成され、基板側面から露出した電通路と内側電極とが電気的に接続された構成であってもよい。
【産業上の利用可能性】
【０１０５】
本発明の半導体パッケージは、基板の側面に設けられた側面壁に側面壁外部電極を有することにより、面積を増加させずに多端子化でき、半導体パッケージ間の配線を短くすることができるという効果を有し、安価な半導体パッケージとして利用可能である。
【符号の説明】
【０１０６】
１ａ、１ｂ  半導体装置
２ａ〜２ｋ、２ｍ  半導体パッケージ
３ａ、３ｂ、１３  基板
４ａ−１〜４ａ−４、４ｂ−４、４ｃ−１〜４ｃ−４、４ｄ−４、４ｅ−１、４ｅ−２、４ｆ−１、４ｆ−２、４ｇ−１、４ｇ−２、１４ａ−１〜１４ａ−４、１４ｂ−３、１４ｂ−４、２４−１〜２４−４  電通路
５ａ、５ｂ、１５、４５  半導体チップ
６ａ〜６ｄ、４６  ワイヤー
７ａ〜７ｅ、１７ａ−１〜１７ａ−３、１７ｂ−３、１７ｃ−１、１７ｃ−３、２７ａ−１〜２７ｆ−１、２７ａ−２〜２７ｆ−２、２７ａ−３〜２７ｆ−３、３７、３７ｂ−１、３７ｂ−２、３７ｃ−１、３７ｃ−２、３７ｄ、３７ｅ−１、３７ｅ−２、４９ｃ  ビア
８ａ〜８ｄ、１８ａ、１８ｂ、２８  側面外部電極
９ａ〜９ｄ、１９ａ、１９ｂ  ボール
１０、１０ｄ、１０ｅ、４８  側面壁
１１ａ、１１ａ−１〜１１ａ−５、４９ａ  内側電極
１１ｂ  導電部
１１ｃ  蓋部
３８、３８ｂ〜３８ｄ、３８ｅ−１、３８ｅ−２、４９ｂ  側面壁外部電極
４３  ダイパッド
４４  インナーリード
４４ｂ  リード
４７  樹脂
【図１Ａ】
2011111300.tif 000003
【図１Ｂ】
2011111300.tif 000004
【図２】
2011111300.tif 000005
【図３Ａ】
2011111300.tif 000006
【図３Ｂ】
2011111300.tif 000007
【図４Ａ】
2011111300.tif 000008
【図４Ｂ】
2011111300.tif 000009
【図５Ａ】
2011111300.tif 000010
【図５Ｂ】
2011111300.tif 000011
【図６Ａ】
2011111300.tif 000012
【図６Ｂ】
2011111300.tif 000013
【図６Ｃ】
2011111300.tif 000014
【図７Ａ】
2011111300.tif 000015
【図７Ｂ】
2011111300.tif 000016
【図８】
2011111300.tif 000017
【図９】
2011111300.tif 000018
【図１０Ａ】
2011111300.tif 000019
【図１０Ｂ】
2011111300.tif 000020
【図１１Ａ】
2011111300.tif 000021
【図１１Ｂ】
2011111300.tif 000022
【図１２】
2011111300.tif 000023
【図１３Ａ】
2011111300.tif 000024
【図１３Ｂ】
2011111300.tif 000025
【図１４】
2011111300.tif 000026
【図１５Ａ】
2011111300.tif 000027
【図１５Ｂ】
2011111300.tif 000028
【図１６】
2011111300.tif 000029
【図１７】
2011111300.tif 000030
【手続補正書】
【提出日】平成24年7月4日(2012.7.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板に配置された半導体チップと、
前記半導体チップと電気的に接続された接続配線とを備えた半導体パッケージにおいて、
絶縁体で形成された側面壁と、
前記基板と対向する側の前記側面壁の面である第１面に形成された内側電極と、
前記側面壁の第１面と異なる面である第２面に形成された側面壁外部電極とを備え、
前記内側電極と前記側面壁外部電極とは、電気的に接続され、前記内側電極は前記接続配線に接続されたことを特徴とする半導体パッケージ。
【請求項２】
前記接続配線は、前記基板表面および前記基板内部に基板平面に垂直な方向および平行な方向に敷設され、前記基板から露出され、前記内側電極に接触している請求項１記載の半導体パッケージ。
【請求項３】
前記側面壁外部電極は、他の半導体パッケージの側面壁外部電極と接続可能な位置に形成された請求項１または２に記載の半導体パッケージ。
【請求項４】
前記側面壁の中には、前記内側電極および前記側面壁外部電極が形成されていないものが含まれる請求項１〜３のいずれか一項に記載の半導体パッケージ。
【請求項５】
前記側面壁外部電極は、基板平面に対して垂直な方向に複数個形成され、隣接する側面壁外部電極同士は接触せず、前記側面壁は、前記基板に沿う方向の長さが接触する前記基板の辺と同等あるいはより長い請求項１〜４のいずれか一項に記載の半導体パッケージ。
【請求項６】
前記側面壁外部電極の数は、前記接続配線に接続された前記内側電極の数と同数以下である請求項１〜５のいずれか一項に記載の半導体パッケージ。
【請求項７】
前記側面壁上または前記半導体チップ上に配置された蓋部を有し、
前記半導体チップは、前記基板、前記側面部、前記蓋部により密封された請求項１〜６のいずれか一項に記載の半導体パッケージ。
【請求項８】
前記基板と前記側面壁とで囲まれた領域に注入されたモールド樹脂を有し、前記モールド樹脂により、前記半導体チップが密封された請求項１〜６のいずれか一項に記載の半導体パッケージ。
【請求項９】
前記接続配線がインナーリードで形成された請求項１、３〜８のいずれか一項に記載の半導体パッケージ。
【請求項１０】
配線基板と、
前記配線基板の表面に配置された表面配線層と、
前記配線基板の内部に配置された複数の内部配線層と、
前記配線基板の裏面に配置された裏面配線層と、
前記配線基板の表面に搭載され、前記表面配線層と電気的に接続された半導体チップと、
前記配線基板の厚み方向に形成され、前記表面配線層と前記複数の内部配線層のうちの第一の内部配線層とを接続する第一のビアと、
前記複数の内部配線層のうちの第二の内部配線層と前記裏面配線層とを接続する第二のビアと、
前記配線基板の側面に形成され、前記第一の内部配線層と接続された第一の側面外部電極と、
前記配線基板の側面に形成され、前記第二の内部配線層と接続された第二の側面外部電極と、
を備え、
前記第一の側面外部電極と前記第二の側面外部電極とは、前記配線基板の厚み方向に分離して配列され、
前記表面配線層と、前記第一のビアと、前記第一の内部配線層と、前記第一の側面外部電極とを含む第一の電通路は、前記第二の内部配線層と、前記第二のビアと、前記裏面配線層と、前記第二の側面外部電極とを含む第二の電通路と接触しないことを特徴とする半導体パッケージ。
【請求項１１】
前記第一の電通路および前記第二の電通路は、前記半導体チップから出力された信号の伝達経路であることを特徴とする請求項１０記載の半導体パッケージ。
【請求項１２】
前記配線基板の裏面に、前記裏面配線層に接続された複数のボール電極をさらに備え、
前記第一の電通路は、さらに前記裏面配線層を介して、前記複数のボール電極のうちの第一のボール電極に接続され、
前記第二の電通路は、前記裏面配線層を介して、前記複数のボール電極のうちの第二のボール電極に接続されたことを特徴とする請求項１０記載の半導体パッケージ。
【請求項１３】
請求項１〜９のいずれか一項に記載の半導体パッケージを複数備え、
前記複数の半導体パッケージが、前記側面壁外部電極が形成された面において隣接して配置され、
前記側面壁外部電極同士を接触させることで、前記複数の半導体パッケージが電気的に接続された半導体装置。
【請求項１４】
請求項１０〜１２のいずれか一項に記載の半導体パッケージを複数備え、
前記複数の半導体パッケージの１つの前記第一の側面外部電極または前記第二の側面外部電極が前記複数の半導体パッケージの他の１つの前記第一の側面外部電極または前記第二の側面外部電極と接触されるように、前記複数の半導体パッケージが配置されて、前記複数の半導体パッケージが電気的に接続された半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
また、本発明の第２の半導体パッケージは、配線基板と、前記配線基板の表面に配置された表面配線層と、前記配線基板の内部に配置された複数の内部配線層と、前記配線基板の裏面に配置された裏面配線層と、前記配線基板の表面に搭載され、前記表面配線層と電気的に接続された半導体チップと、前記配線基板の厚み方向に形成され、前記表面配線層と前記複数の内部配線層のうちの第一の内部配線層とを接続する第一のビアと、前記複数の内部配線層のうちの第二の内部配線層と前記裏面配線層とを接続する第二のビアと、前記配線基板の側面に形成され、前記第一の内部配線層と接続された第一の側面外部電極と、前記配線基板の側面に形成され、前記第二の内部配線層と接続された第二の側面外部電極と、備え、前記第一の側面外部電極と前記第二の側面外部電極とは、前記配線基板の厚み方向に分離して配列され、前記表面配線層と、前記第一のビアと、前記第一の内部配線層と、前記第一の側面外部電極とを含む第一の電通路は、前記第二の内部配線層と、前記第二のビアと、前記裏面配線層と、前記第二の側面外部電極とを含む第二の電通路と接触しないことを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
また、本発明の第１の半導体装置は、上記課題を解決するために、上記半導体パッケージを複数備え、前記複数の半導体パッケージが、前記側面壁外部電極が形成された面において隣接して配置され、前記側面壁外部電極同士を接触させることで、前記複数の半導体パッケージが電気的に接続されたことを特徴とする。
また、本発明の第２の半導体装置は、上記課題を解決するために、上記半導体パッケージを複数備え、前記複数の半導体パッケージの１つの前記第一の側面外部電極または前記第二の側面外部電極が前記複数の半導体パッケージの他の１つの前記第一の側面外部電極または前記第二の側面外部電極と接触されるように、前記複数の半導体パッケージが配置されて、前記複数の半導体パッケージが電気的に接続されたことを特徴とする。
【国際調査報告】
2011111300.tif 000031
2011111300.tif 000032
2011111300.tif 000033
2011111300.tif 000034