(57)【要約】  低オン抵抗でかつノーマリーオフ動作型の半導体素子を提供する。半導体素子用のエピタキシャル基板が、下地基板と、少なくともＡｌとＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層と、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層と、を備え、第１のIII族窒化物の組成がｘ１＝０、０≦ｙ１≦０．３で定まる範囲内にあるとともに、第２のIII族窒化物の組成が、ＩｎＮ、ＡｌＮ、ＧａＮを頂点とする三元状態図上において、第１のIII族窒化物の組成に応じて定まる複数の式で表される直線にて囲まれる範囲内にあり、障壁層の厚みが３ｎｍ以下であり、かつ、障壁層の上に、窒化珪素からなり、３ｎｍ以下の厚みを有する低結晶性絶縁層、をさらに備えるようにする。
2012026396.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子用のエピタキシャル基板であって、
下地基板と、
少なくともＡｌとＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層と、
少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層と、
を備え、
前記第１のIII族窒化物の組成がｘ１＝０、０≦ｙ１≦０．３で定まる範囲内にあるとともに、
前記第２のIII族窒化物の組成が、ＩｎＮ、ＡｌＮ、ＧａＮを頂点とする三元状態図上において、前記第１のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる範囲内にあり、
前記障壁層の厚みが３ｎｍ以下であり、
かつ、
前記障壁層の上に、窒化珪素からなり、３ｎｍ以下の厚みを有する低結晶性絶縁層、
をさらに備えることを特徴とする半導体素子用エピタキシャル基板。
【数１】
2012026396.tif 000018
【数２】
2012026396.tif 000019
【数３】
2012026396.tif 000020
【数４】
2012026396.tif 000021
【請求項２】
請求項１に記載の半導体素子用エピタキシャル基板であって、
前記障壁層と低結晶性絶縁層の間に、絶縁性のIII族窒化物からなり、２．５ｎｍ以下の厚みを有する副絶縁層、
をさらに備えることを特徴とする半導体素子用エピタキシャル基板。
【請求項３】
請求項２に記載の半導体素子用エピタキシャル基板であって、
前記副絶縁層がＡｌＮからなることを特徴とする半導体素子用エピタキシャル基板。
【請求項４】
請求項１ないし請求項３のいずれかに記載の半導体素子用エピタキシャル基板であって、
前記チャネル層と前記障壁層との間に、少なくともＡｌを含み、前記障壁層よりも大きなバンドギャップエネルギーを有する、Ｉｎx3Ａｌy3Ｇａz3Ｎ（ｘ３＋ｙ３＋ｚ３＝１）なる組成の第３のIII族窒化物からなるスペーサ層さらに備え、
前記スペーサ層と前記障壁層との厚みの総和が５ｎｍ以下である、
ことを特徴とする半導体素子用エピタキシャル基板。
【請求項５】
請求項４に記載の半導体素子用エピタキシャル基板であって、
前記スペーサ層がＡｌＮからなることを特徴とする半導体素子用エピタキシャル基板。
【請求項６】
請求項１ないし請求項５のいずれかに記載の半導体素子用エピタキシャル基板の前記低結晶性絶縁層の上に、ソース電極およびドレイン電極をオーミック接合してなるとともに、ゲート電極をショットキー接合してなることを特徴とする半導体素子。
【請求項７】
半導体素子用エピタキシャル基板の作製方法であって、
下地基板の上に、少なくともＡｌとＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と、
前記チャネル層の上に、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層をエピタキシャル形成する障壁層形成工程と、
前記障壁層の上に、窒化珪素からなる主絶縁層を形成する主絶縁層形成工程と、
を備え、
前記チャネル層形成工程においては、前記第１のIII族窒化物の組成をｘ１＝０、０≦ｙ１≦０．３で定まる範囲内から選択し、
前記障壁層形成工程においては、前記第２のIII族窒化物の組成を、ＩｎＮ、ＡｌＮ、ＧａＮを頂点とする三元状態図上において、前記第１のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる範囲内から選択し、かつ、前記障壁層を３ｎｍ以下の厚みに形成し、
前記主絶縁層形成工程においては、前記主絶縁層を７５０℃以上８５０℃以下の形成温度にて、３ｎｍ以下の厚みに形成する、
ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
【数５】
2012026396.tif 000022
【数６】
2012026396.tif 000023
【数７】
2012026396.tif 000024
【数８】
2012026396.tif 000025
【請求項８】
請求項７に記載の半導体素子用エピタキシャル基板の作製方法であって、
前記障壁層の上に、絶縁性のIII族窒化物からなる副絶縁層を、２．５ｎｍ以下の厚みに形成する副絶縁層形成工程、
をさらに備え、
前記副絶縁層の上に前記主絶縁層を形成する、
ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
【請求項９】
請求項８に記載の半導体素子用エピタキシャル基板の作製方法であって、
前記副絶縁層をＡｌＮにて形成することを特徴とする半導体素子用エピタキシャル基板の作製方法。
【請求項１０】
請求項７ないし請求項９のいずれかに記載の半導体素子用エピタキシャル基板の作製方法であって、
前記チャネル層の上に、少なくともＡｌを含み、前記障壁層よりも大きなバンドギャップエネルギーを有する、Ｉｎx3Ａｌy3Ｇａz3Ｎ（ｘ３＋ｙ３＋ｚ３＝１）なる組成の第３のIII族窒化物からなるスペーサ層を形成するスペーサ層形成工程、
をさらに備え、
前記スペーサ層の上に前記障壁層を形成する、
ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
【請求項１１】
請求項１０に記載の半導体素子用エピタキシャル基板の作製方法であって、
前記スペーサ層をＡｌＮにて形成することを特徴とする半導体素子用エピタキシャル基板の作製方法。
【請求項１２】
請求項７ないし請求項１１のいずれかに記載の半導体素子用エピタキシャル基板の作製方法であって、
前記チャネル層を形成する温度Ｔ１（℃）を９５０℃≦Ｔ１≦１２５０℃なる範囲内で定め、
前記障壁層を形成する温度Ｔ２（℃）を、前記第２のIII族窒化物におけるＩｎＮのモル分率ｘ２に応じて定まる、
８００−６６７・ｘ２（℃）≦Ｔ２≦８６０−６６７・ｘ２（℃）
かつ、６００℃≦Ｔ２≦８５０℃
なる範囲内で定める、
ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
【請求項１３】
半導体素子の作製方法であって、
請求項７ないし請求項１２のいずれかに記載の半導体素子用エピタキシャル基板の作製方法によってエピタキシャル基板を作製する工程と、
前記エピタキシャル基板の前記低結晶性絶縁層の上に、ソース電極およびドレイン電極をオーミック接合する工程と、
前記ソース電極および前記ドレイン電極が形成された前記エピタキシャル基板を熱処理する工程と、
前記低結晶性絶縁層の上に、ゲート電極をショットキー接合する工程と、
を備えることを特徴とする半導体素子の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III族窒化物半導体により構成される多層構造エピタキシャル基板、特に、半導体素子用の多層構造エピタキシャル基板およびその作製方法、ならびに当該半導体素子に関する。
【背景技術】
【０００２】
III族窒化物半導体は、高い絶縁破壊電界、高い飽和電子速度を有することから次世代の高周波／ハイパワーデバイス用半導体材料として注目されている。例えば、ＡｌＧａＮからなる障壁層とＧａＮからなるチャネル層とを積層してなるＨＥＭＴ（高電子移動度トランジスタ）素子は、窒化物材料特有の大きな分極効果（自発分極効果とピエゾ分極効果）により積層界面（ヘテロ界面）に高濃度の二次元電子ガス（２ＤＥＧ）が生成するという特徴を活かしたものである（例えば、非特許文献１参照）。【０００３】
ＨＥＭＴ素子用基板の下地基板として、例えばシリコンやＳｉＣのような、III族窒化物とは異なる組成の単結晶（異種単結晶）を用いることがある。この場合、歪み超格子層や低温成長緩衝層などの緩衝層が、初期成長層として下地基板の上に形成されるのが一般的である。よって、下地基板の上に障壁層、チャネル層、および緩衝層をエピタキシャル形成してなるのが、異種単結晶からなる下地基板を用いたＨＥＭＴ素子用基板の最も基本的な構成態様となる。これに加えて、障壁層とチャネル層の間に、二次元電子ガスの空間的な閉じ込めを促進する目的として、厚さ１ｎｍ前後のスペーサ層が設けられることもある。スペーサ層は、例えばＡｌＮなどで構成される。さらには、ＨＥＭＴ素子用基板の最表面におけるエネルギー準位の制御や、電極とのコンタクト特性の改善を目的として、例えばｎ型ＧａＮ層や超格子層からなるキャップ層が、障壁層の上に形成される場合もある。【０００４】
このようなＨＥＭＴ素子あるいはその作製に用いる多層構造体であるＨＥＭＴ素子用基板を実用化するには、電力密度の増大、高効率化などといった性能向上に関連する課題、ノーマリーオフ動作化など機能性向上に関連する課題、高信頼性や低価格化といった基本的な課題、など様々な課題を解決する必要がある。各々の課題につき、活発な取組みがなされている。【０００５】
例えば、チャネル層をＧａＮにて形成し、障壁層をＡｌＧａＮにて形成するという、最も一般的な構成の窒化物ＨＥＭＴ素子の場合、ＨＥＭＴ素子用基板に内在する二次元電子ガスの濃度は、障壁層を形成するＡｌＧａＮのＡｌＮモル分率の増加に伴い増加することが知られている（例えば、非特許文献２参照）。二次元電子ガス濃度を大幅に増やすことができれば、ＨＥＭＴ素子の可制御電流密度、すなわち取り扱える電力密度を大幅に向上させることが可能と考えられる。【０００６】
また、チャネル層をＧａＮにて形成し、障壁層をＩｎＡｌＮにて形成したＨＥＭＴ素子のように、ピエゾ分極効果への依存が小さくほぼ自発分極のみにより高い濃度で二次元電子ガスを生成できる歪の少ない構造を有するＨＥＭＴ素子も注目されている（例えば、非特許文献３参照）。【０００７】
ノーマリーオフ動作化についていえば、電子デバイス、特に電力制御を担うパワー半導体デバイスは一般に、フェールセーフの観点から、ノーマリーオフ動作、すなわち、外部から電気信号が入力されていない状態で導通阻止状態となる動作を行うことが望ましい。一方で、III族窒化物半導体からなるＨＥＭＴ素子は、前述のようにヘテロ界面に生成する二次元電子ガスを利用するデバイスであるので、元来、ノーマリーオフ動作よりもむしろノーマリーオン動作においてこそ優れた導通特性、つまりは低いオン抵抗を示すものである。III族窒化物半導体からなるＨＥＭＴ素子のノーマリーオフ動作を実現させる手法としては、以下のものが公知である。【０００８】
例えば、チャネル層をＧａＮにて形成し、障壁層をＡｌＧａＮにて形成したショットキーゲート構造型の窒化物ＨＥＭＴ素子について、（１）ＡｌＧａＮ障壁層の厚さを薄くすることによりゲート閾値電圧（以下、単に閾値電圧ともいう）を正方向の値へシフトさせ、ひいてはノーマリーオフ化を達成する手法（例えば非特許文献４参照）や、（２）ゲート電極の直下のみにリセスエッチングを施す手法（例えば非特許文献５参照）などが公知である。【０００９】
あるいは、（３）リセスゲート構造型のＨＥＭＴ素子においてショットキー接合に代えて絶縁層を介したＭＩＳ（金属−絶縁体−半導体）構造を採用する手法（例えば非特許文献６および非特許文献７参照）や、（４）ＭＩＳ型のゲート構造を用いた反転チャネル構造のＨＥＭＴ素子を作製する手法なども公知である（例えば非特許文献８参照）。【００１０】
さらには、（５）チャネル層を、全III族元素におけるＡｌのモル分率を０．３以下としたＡｌＧａＮにて形成するとともに、障壁層を所定の組成範囲内のＩｎＡｌＧａＮにて形成することで、二次元電子ガス濃度が２×１０13／ｃｍ2以上であり、ノーマリーオフ動作が可能なＨＥＭＴ素子を実現する手法も公知である（例えば、特許文献１参照）。【００１１】
上述した、ＨＥＭＴ素子をノーマリーオフ動作化するための手法については、手法（５）を除き、製造プロセスが煩雑であったり、十分に低いオン抵抗が得られない、という問題がある。【００１２】
例えば、手法（１）の場合、障壁層の薄層化に伴い二次元電子ガス濃度が低下するため、窒化物ＨＥＭＴ素子の本来的な特長である低いオン抵抗を得ることができなくなる。これは、障壁層を薄くするに伴って障壁層の表面とチャネル部との距離が近づいた結果として、表面準位ポテンシャルが電荷生成に寄与するようになるためや、ピエゾ分極の効果が小さくなるためであると考えられる。【００１３】
（２）の手法については、リセス加工のプロセスが追加されるため工程が煩雑化する。デバイス製造プロセスにおける再現性を確保する（一定品質のデバイスを安定的に製造できるようにする）ためには、リセス加工に高い精度が要求される。【００１４】
また、（１）（２）の手法が対象とするショットキーゲート構造型のＨＥＭＴ素子の場合、ゲート電極に印加できる正電圧の上限がショットキー障壁高さで決まってしまう。ゲート正電圧をおよそ１．５Ｖ以上の範囲とすると、ゲートリーク電流を抑制しつつ大きなドレイン電流を確保するのが難しくなる。一方で、ＨＥＭＴ素子のドレイン電流は、ゲート電圧印加範囲が広くなるように設計することで大きくなるという特徴がある。例えば、閾値電圧が−３Ｖの場合のゲート電圧範囲は−３Ｖから＋１．５Ｖ程度までの４．５Ｖ程度であるのに対し、障壁層厚を薄くして、閾値電圧が正の値（＞０Ｖ）となるよう設計したＨＥＭＴ素子のゲート電圧範囲は、最大でも１．５Ｖ程度に留まる。この場合、前者の最大ドレイン電流（オン電流）が０．８Ａ／ｍｍ程度であったとすると、後者は０．４Ａ／ｍｍ以下程度になる。このようなオン電流の低下は、閾値電圧の正側へのシフトが大きいほど顕著となる。従って、ショットキーゲートを持つ窒化物ＨＥＭＴ素子をノーマリーオフ動作させようとすると、ゲート電圧範囲が広く取れないために大きなドレイン電流が流れず（オン抵抗を下げられず）良好な導通特性が得られない、という問題が生じる。【００１５】
（３）の手法については、リセス加工および絶縁膜形成のプロセスが追加されるため工程が煩雑化する。デバイス製造プロセスにおける再現性を確保する（一定品質のデバイスを安定的に製造できるようにする）ためには、リセス加工に高い精度が要求される。【００１６】
（４）の手法については、ＭＩＳゲート構造を形成する工程が必要となる。また、反転ＭＩＳチャネル構造における電子の移動度は２００ｃｍ2／Ｖｓ以下と低いため、ノーマリーオフ動作化が実現されたとしても、ＨＥＭＴ素子の性能自体は劣化してしまう。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】国際公開第２００９／１１９３５７号
【非特許文献】
【００１８】
【非特許文献１】"Highly Reliable 250W High Electron Mobility Transistor Power Amplifier", TOSHIHIDE KIKKAWA, Jpn. J. Appl. Phys. 44,(2005), pp.4896-4901.
【非特許文献２】"Gallium Nitride Based High Power Heterojuncion Field Effect Transistors: process Development and Present Status at USCB", Stacia Keller, Yi-Feng Wu, Giacinta Parish, Naiqian Ziang, Jane J. Xu, Bernd P. Keller, Steven P. DenBaars, and Umesh K. Mishra, IEEE Trans. Electron Devices 48, (2001), pp.552-559.
【非特許文献３】"Can InAlN/GaN be an alternative to high power/high temperature AlGaN/GaN devices?", F. Medjdoub, J.-F. Carlin, M. Gonschorek, E. Feltin, M.A. Py, D. Ducatteau, C. Gaquiere, N. Grandjean, and E. Kohn, IEEE IEDM Tech. Digest in IEEE IEDM 2006, pp.673-676.
【非特許文献４】"Non-Recessed-Gate Enhancement-Mode AlGaN/GaN High Electron Mobility Transistors with High RF Performance", Akira ENDOH, Yoshimi YAMASHITA, Keiji IKEDA, Masataka HIGASHIWAKI, Kohki HIKOSAKA, Toshiaki MATSUI, Satoshi HIYAMIZU and Takachi MIMURA, Japanese Journal of Applied Physics Vol. 43, No. 4B, 2004, pp.2255-2258.
【非特許文献５】"Recessed-Gate Structure Approach Toward Normally Off High-Voltage AlGaN/GaN HEMT for Power Electronics Applications", Wataru Saito, Yoshiharu Takada, Masahiko Kuraguchi, Kunio Tsuda, and Ichiro Omura, IEEE Trans. Electron Devices, 53, (2006), pp.356-362.
【非特許文献６】"Enhancement-Mode GaN MIS-HEMTs With n-GaN/i-AlN/n-GaN Triple Cap Layer and High-κ Gate  Dielectrics", Masahiro Kanamura, Toshihiro Ohki, Toshihide Kikkawa, Kenji Imanishi, Tadahiro Imada, Atsushi Yamada, and Naoki Hara, IEEE Electron Device Lett., 31,(2010), pp.189-191.
【非特許文献７】"A Normally-off GaN FET with High Threshold Voltage Uniformity Using A Novel Piezo Neutralization Technique", K. Ota, K. Endo, Y. Okamoto, Y. Ando, H. Miyamoto, and H. Shimawaki, IEEE IEDM2009 Tech. Digest, pp.1-4.
【非特許文献８】"Over 100A Operation normally-off AlGaN/GaN hybrid MOS-HFET on Si substrate with high-breakdown voltage", Hiroshi Kambayashi, Yoshihiro Satoh, Shinya Oomoto, Takuya Kokawa, Takehiro Nomura, Sadahiro Kato, Tat-sing Pawl Chow, Solid-State Electronics 54, (2010), pp.660-664.
【発明の概要】
【００１９】
本発明は、上記課題に鑑みてなされたものであり、低オン抵抗でかつノーマリーオフ動作型の半導体素子、および当該半導体素子を複雑な工程を経ることなく作製する方法を提供することを目的とする。
【００２０】
上記課題を解決するため、本発明の第１の態様では、半導体素子用のエピタキシャル基板が、下地基板と、少なくともＡｌとＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層と、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層と、を備え、前記第１のIII族窒化物の組成がｘ１＝０、０≦ｙ１≦０．３で定まる範囲内にあるとともに、前記第２のIII族窒化物の組成が、ＩｎＮ、ＡｌＮ、ＧａＮを頂点とする三元状態図上において、前記第１のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる範囲内にあり、前記障壁層の厚みが３ｎｍ以下であり、かつ、前記障壁層の上に、窒化珪素からなり、３ｎｍ以下の厚みを有する低結晶性絶縁層、をさらに備えるようにした。
【００２１】
【数１】
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【００２２】
【数２】
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【００２３】
【数３】
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【００２４】
【数４】
2012026396.tif 000006
【００２５】
本発明の第２の態様では、第１の態様に係る半導体素子用エピタキシャル基板において、前記障壁層と低結晶性絶縁層の間に、絶縁性のIII族窒化物からなり、２．５ｎｍ以下の厚みを有する副絶縁層、をさらに備えるようにした。
【００２６】
本発明の第３の態様では、第２の態様に係る半導体素子用エピタキシャル基板において、前記副絶縁層がＡｌＮからなるようにした。
【００２７】
本発明の第４の態様では、第１ないし第３のいずれかの態様に係る半導体素子用エピタキシャル基板において、前記チャネル層と前記障壁層との間に、少なくともＡｌを含み、前記障壁層よりも大きなバンドギャップエネルギーを有する、Ｉｎx3Ａｌy3Ｇａz3Ｎ（ｘ３＋ｙ３＋ｚ３＝１）なる組成の第３のIII族窒化物からなるスペーサ層さらに備え、前記スペーサ層と前記障壁層との厚みの総和が５ｎｍ以下であるようにした。
【００２８】
本発明の第５の態様では、第４の態様に係る半導体素子用エピタキシャル基板において、前記スペーサ層がＡｌＮからなるようにした。
【００２９】
本発明の第６の態様では、半導体素子において、第１ないし第５のいずれかの態様に係る半導体素子用エピタキシャル基板の前記低結晶性絶縁層の上に、ソース電極およびドレイン電極をオーミック接合してなるとともに、ゲート電極をショットキー接合してなるようにした。
【００３０】
本発明の第７の態様では、半導体素子用エピタキシャル基板の作製方法が、下地基板の上に、少なくともＡｌとＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と、前記チャネル層の上に、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層をエピタキシャル形成する障壁層形成工程と、前記障壁層の上に、窒化珪素からなる主絶縁層を形成する主絶縁層形成工程と、を備え、前記チャネル層形成工程においては、前記第１のIII族窒化物の組成をｘ１＝０、０≦ｙ１≦０．３で定まる範囲内から選択し、前記障壁層形成工程においては、前記第２のIII族窒化物の組成を、ＩｎＮ、ＡｌＮ、ＧａＮを頂点とする三元状態図上において、前記第１のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる範囲内から選択し、かつ、前記障壁層を３ｎｍ以下の厚みに形成し、前記主絶縁層形成工程においては、前記主絶縁層を７５０℃以上８５０℃以下の形成温度にて、３ｎｍ以下の厚みに形成するようにした。
【００３１】
【数５】
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【００３２】
【数６】
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【００３３】
【数７】
2012026396.tif 000009
【００３４】
【数８】
2012026396.tif 000010
【００３５】
本発明の第８の態様では、第７の態様に係る半導体素子用エピタキシャル基板の作製方法において、前記障壁層の上に、絶縁性のIII族窒化物からなる副絶縁層を、２．５ｎｍ以下の厚みに形成する副絶縁層形成工程、をさらに備え、前記副絶縁層の上に前記主絶縁層を形成するようにした。
【００３６】
本発明の第９の態様では、第８の態様に係る半導体素子用エピタキシャル基板の作製方法において、前記副絶縁層をＡｌＮにて形成するようにした。
【００３７】
本発明の第１０の態様では、第７ないし第９のいずれかの態様に係る半導体素子用エピタキシャル基板の製造方法において、前記チャネル層の上に、少なくともＡｌを含み、前記障壁層よりも大きなバンドギャップエネルギーを有する、Ｉｎx3Ａｌy3Ｇａz3Ｎ（ｘ３＋ｙ３＋ｚ３＝１）なる組成の第３のIII族窒化物からなるスペーサ層を形成するスペーサ層形成工程、をさらに備え、前記スペーサ層の上に前記障壁層を形成するようにした。
【００３８】
本発明の第１１の態様では、第１０の態様に係る半導体素子用エピタキシャル基板の作製方法において、前記スペーサ層をＡｌＮにて形成するようにした。
【００３９】
本発明の第１２の態様では、第７ないし第１１のいずれかの態様に係る半導体素子用エピタキシャル基板の作製方法において、前記チャネル層を形成する温度Ｔ１（℃）を９５０℃≦Ｔ１≦１２５０℃なる範囲内で定め、前記障壁層を形成する温度Ｔ２（℃）を、前記第２のIII族窒化物におけるＩｎＮのモル分率ｘ２に応じて定まる、８００−６６７・ｘ２（℃）≦Ｔ２≦８６０−６６７・ｘ２（℃）かつ、６００℃≦Ｔ２≦８５０℃なる範囲内で定めるようにした。
【００４０】
本発明の第１３の態様では、半導体素子の作製方法が、第７ないし第１２のいずれかの態様に係る半導体素子用エピタキシャル基板の作製方法によってエピタキシャル基板を作製する工程と、前記エピタキシャル基板の前記低結晶性絶縁層の上に、ソース電極およびドレイン電極をオーミック接合する工程と、前記ソース電極および前記ドレイン電極が形成された前記エピタキシャル基板を熱処理する工程と、前記低結晶性絶縁層の上に、ゲート電極をショットキー接合する工程と、を備えるようにした。
【００４１】
本発明の第１ないし第５、および第７ないし第１２の態様によれば、二次元電子濃度が高く、かつシート抵抗が低いエピタキシャル基板が実現される。また、係るエピタキシャル基板を用いて半導体素子を形成するようにすれば、ゲート閾値電圧が正の値でかつゲート電圧の上限が大きいという、低オン抵抗のノーマリーオフ動作型の半導体素子を実現することができる。
【００４２】
特に、第２、第３、第８、および第９の態様によれば、ゲートリーク電流がより低減されたノーマリーオフ動作型の半導体素子を実現することが可能となる。
【００４３】
特に、第４、第５、第１０、および第１１の態様によれば、二次元電子ガスの移動度が高いノーマリーオフ動作型の半導体素子を実現することが可能となる。
【００４４】
特に、第１２の態様によれば、障壁層形成温度を障壁層の目標組成に応じて定めることで、係る目標組成の障壁層を確実に形成することができる。
【００４５】
また、第６および第１３の態様によれば、二次元電子濃度が高く、かつシート抵抗が低いエピタキシャル基板を用いて半導体素子を作製することができるので、リセスゲート構造の形成という煩雑な工程を経ることもなく、ゲート閾値電圧が正の値でかつゲート電圧の上限が大きいという、低オン抵抗のノーマリーオフ動作型の半導体素子を実現することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態に係る半導体素子の一態様であるＨＥＭＴ素子２０の構成を概略的に示す断面模式図である。
【図２】チャネル層がＧａＮからなるときの障壁層５の組成範囲を示した三元状態図である。
【図３】チャネル層がＡｌ0.1Ｇａ0.9Ｎからなるときの障壁層５の組成範囲を示した三元状態図である。
【図４】チャネル層がＡｌ0.2Ｇａ0.8Ｎからなるときの障壁層５の組成範囲を示した三元状態図である。
【図５】チャネル層がＡｌ0.3Ｇａ0.7Ｎからなるときの障壁層５の組成範囲を示した三元状態図である。
【図６】障壁層形成温度Ｔ２の温度範囲の定め方について説明するための図である。
【発明を実施するための形態】
【００４７】
＜ＨＥＭＴ素子の構成＞
図１は、本発明の実施の形態に係る半導体素子の一態様であるＨＥＭＴ素子２０の構成を概略的に示す断面模式図である。ＨＥＭＴ素子２０は、概略、エピタキシャル基板１０の上に、ソース電極７、ドレイン電極８、およびゲート電極９を設けた構成を有する。具体的には、エピタキシャル基板１０は、下地基板１と、バッファ層２と、チャネル層３と、スペーサ層４と、障壁層５とが、（０００１）結晶面が基板面に対し略平行となるように積層形成された構成を有する。さらに、障壁層５の上には絶縁層６が形成されてなる。そして、ＨＥＭＴ素子２０においては、このエピタキシャル基板１０の絶縁層６の上に、ソース電極７、ドレイン電極８、およびゲート電極９が形成されてなる。なお、図１における各層の厚みの比率は、実際のものを反映したものではない。バッファ層２と、チャネル層３と、スペーサ層４と、障壁層５と、絶縁層６とはいずれも、ＭＯＣＶＤ法（有機金属化学的気相成長法）を用いてエピタキシャル形成される（詳細は後述）のが好適な一例である。
【００４８】
以降においては、各層の形成にＭＯＣＶＤ法を用いる場合を対象に説明を行うが、良好な結晶性を有するように各層を形成できる手法であれば、他のエピタキシャル成長手法、例えば、ＭＢＥ、ＨＶＰＥ、ＬＰＥなど、種々の気相成長法や液相成長法の中から適宜選択した手法を用いてもよいし、異なる成長法を組み合わせて用いる態様であってもよい。
【００４９】
下地基板１は、その上に結晶性の良好な窒化物半導体層を形成できるものであれば、特段の制限なく用いることができる。単結晶６Ｈ−ＳｉＣ基板を用いるのが好適な一例であるが、サファイア、Ｓｉ、ＧａＡｓ、スピネル、ＭｇＯ、ＺｎＯ、フェライトなどからなる基板を用いる態様であってもよい。
【００５０】
また、バッファ層２は、その上に形成されるチャネル層３、スペーサ層４、障壁層５、および絶縁層６の結晶品質を良好なものとするべく、ＡｌＮにて数百ｎｍ程度の厚みに形成される層である。例えば、２００ｎｍの厚みに形成するのが好適な一例である。
【００５１】
チャネル層３は、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成のIII族窒化物にて、数μｍ程度の厚みに形成される層である。本実施の形態においては、チャネル層３は、ｘ１＝０、０≦ｙ１≦０．３なる組成範囲をみたすように形成される。０．３＜ｙ１≦１とした場合には、チャネル層３自身の結晶性の劣化が顕著となり、電気特性が良好なエピタキシャル基板１０さらにはＨＥＭＴ素子２０を得ることが困難となる。
【００５２】
一方、障壁層５は、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ただし、ｘ２＋ｙ２＋ｚ２＝１）なる組成のIII族窒化物にて、３ｎｍ以下の厚みに形成される層である。ただし、障壁層５の組成は、後述するように、ＩｎＮ、ＡｌＮ、ＧａＮの３成分を頂点とする三元状態図における所定の組成範囲内から選択される。
【００５３】
さらに、チャネル層３と障壁層５の間にはスペーサ層４が設けられる。スペーサ層４は、Ｉｎx3Ａｌy3Ｇａz3Ｎ（ｘ３＋ｙ３＋ｚ３＝１）なる組成を有し、少なくともＡｌを含み（ｙ３＞０をみたす）、かつ、障壁層５のバンドギャップ以上のバンドギャップを有するIII族窒化物にて、０．５ｎｍ〜１．５ｎｍの範囲の厚みで形成される層である。好ましくは、スペーサ層４はｘ３＝０かつ０≦ｚ３≦０．０５であるように形成される。係る場合、合金散乱効果が抑制され、二次元電子ガスの濃度および移動度が向上する。より好ましくは、スペーサ層４はＡｌＮにて形成される。
【００５４】
このような層構成を有することで、エピタキシャル基板１０においては、チャネル層３とスペーサ層４の界面に（より詳細には、チャネル層３の当該界面近傍に）二次元電子ガスが高濃度に存在する二次元電子ガス領域３ｅが形成される。
【００５５】
ただし、エピタキシャル基板１０においてスペーサ層４を備えるのは必須の態様ではなく、チャネル層３の上に直接に障壁層５を形成する態様であってもよい。係る場合、チャネル層３と障壁層５の界面に二次元電子ガス領域３ｅが形成される。
【００５６】
なお、二次元電子ガス領域３ｅにおいて好適に二次元電子ガスを生成させるために、チャネル層３とその直上のスペーサ層４もしくは障壁層５との界面は、平均粗さが０．１ｎｍ〜３ｎｍの範囲にあるように形成される。かつ、スペーサ層４もしくは障壁層５の表面は、二乗平均粗さは、０．１ｎｍ〜３ｎｍの範囲にあるように形成される。なお、係る範囲を超えて平坦な界面が形成される態様であってもよいが、コスト面や製造歩留まりなどを考えると現実的ではない。また、好ましくは、上述の平均粗さが０．１ｎｍ〜１ｎｍの範囲にあり、二乗平均粗さが０．１ｎｍ〜１ｎｍの範囲にあるように形成される。係る場合、二次元電子ガスの閉じこめ効果がさらに高められ、より高濃度の二次元電子ガスが生成する。
【００５７】
絶縁層６は、エピタキシャル基板１０ならびにＨＥＭＴ素子２０における特性の向上を目的として設けられる層である。絶縁層６は、エピタキシャル基板１０の最上層となる主絶縁層６ａと、障壁層５と主絶縁層６ａとの間に介在する副絶縁層６ｂとから構成される。
【００５８】
主絶縁層６ａは、窒化珪素（ＳｉＮなど）にて３ｎｍ以下の厚みに形成されてなる層である。主絶縁層６ａは、一般的な絶縁層に比して結晶性の低い層として形成されてなる。これは、例えば、主絶縁層６ａの形成温度（ＭＯＣＶＤ法の場合であれば、上述したＭＯＣＶＤ炉のサセプタ温度がこれに相当する）を、窒化珪素層を絶縁層として設ける場合の一般的な形成温度（１０００℃〜１２００℃程度）に比べて低い、７５０℃〜８５０℃に設定することで実現される。係る態様にて形成される主絶縁層６ａを、低結晶性絶縁層とも称する。係る低結晶性絶縁層にて主絶縁層６ａを形成することは、ＨＥＭＴ素子２０におけるコンタクト抵抗の抑制に効果がある。その詳細については後述する。
【００５９】
一方、副絶縁層６ｂは、絶縁性のIII族窒化物にて２．５ｎｍ以下の厚みに形成される層である。副絶縁層６ｂは、障壁層５の上に、（０００１）結晶面が基板面に対し略平行となるように積層形成されてなる。好ましくは、副絶縁層６ｂは、ＡｌＮにて２ｎｍ以下の厚みに形成される。ただし、エピタキシャル基板１０において副絶縁層６ｂを備えるのは必須の態様ではなく、障壁層５の上に絶縁層６として主絶縁層６ａのみを形成する態様であってもよい。
【００６０】
ソース電極７とドレイン電極８とは、それぞれの金属層が十数ｎｍ〜百数十ｎｍ程度の厚みを有する多層金属電極であり、絶縁層６との間にオーミック性接触を有してなる。ソース電極７およびドレイン電極８に用いる金属は、エピタキシャル基板１０に対し（絶縁層６に対し）良好なオーミック性接触が得られる金属材料にて形成されればよい。Ｔｉ／Ａｌ／Ｎｉ／Ａｕからなる多層金属電極をソース電極７およびドレイン電極８として形成するのが好適であるが、これに限定されるものでなく、例えばＴｉ／Ａｌ／Ｐｔ／ＡｕあるいはＴｉ／Ａｌなどからなる多層金属電極を形成する態様であってもよい。ソース電極７およびドレイン電極８の形成は、フォトリソグラフィープロセスと真空蒸着法とにより行うことができる。
【００６１】
一方、ゲート電極９は、一または複数の金属層が十数ｎｍ〜百数十ｎｍ程度の厚みを有するように形成されてなる単層または多層の金属電極であり、絶縁層６を介して障壁層５との間にショットキー性接触を有してなる。ゲート電極９は、Ｐｄ、Ｐｔ、Ｎｉ、Ａｕなどの仕事関数が高い金属を形成材料として形成されるのが好適である。あるいは、上述の各金属同士の、あるいは各金属とＡｌなどとの多層金属膜として形成される態様であってもよい。ゲート電極９の形成は、フォトリソグラフィープロセスと真空蒸着法とにより行うことができる。
【００６２】
ゲート電極９と障壁層５との間に絶縁層６が介在してなることから、ＨＥＭＴ素子２０は、ＭＩＳ型ゲート構造を有するものであるといえる。
【００６３】
＜チャネル層と障壁層の組成とデバイス特性との関係＞
本実施の形態においては、障壁層５の組成を、特許文献１に示されているように、ＩｎＮ、ＡｌＮ、ＧａＮの３成分を頂点とする三元状態図において次に示す各式で表される４つの直線にて囲まれる範囲内から選択する。これにより、エピタキシャル基板１０の二次元電子ガス領域３ｅにおける二次元電子ガス濃度が２×１０13／ｃｍ2以上となり、かつＨＥＭＴ素子２０における閾値電圧が０Ｖより大きくなる。すなわち、当該組成範囲をみたすことで、高い二次元電子ガス濃度を保ち、かつノーマリーオフ動作可能なＨＥＭＴ素子２０が実現される。
【００６４】
【数９】
2012026396.tif 000011
【００６５】
【数１０】
2012026396.tif 000012
【００６６】
【数１１】
2012026396.tif 000013
【００６７】
【数１２】
2012026396.tif 000014
【００６８】
式（１）、（２）は、チャネル層３の組成（具体的にはｘ１＝０としたときのｙ１の値）を変数として含んでいるが、これは、２×１０13／ｃｍ2以上という高い二次元電子ガス濃度と０Ｖより大きい閾値電圧とが両立する障壁層５の組成が、チャネル層３の組成に応じて定まることを意味している。
【００６９】
図２、図３、図４、および図５は、式（１）〜式（４）が表す障壁層５の組成範囲を、ＩｎＮ、ＡｌＮ、ＧａＮの３成分を頂点とする三元状態図上に示したものである。各図に対応するチャネル層３の組成は以下の通りである。
【００７０】
図２：ＧａＮ（ｘ１＝ｙ１＝０、ｚ＝１）；
図３：Ａｌ0.1Ｇａ0.9Ｎ（ｘ１＝０、ｙ１＝０．１、ｚ１＝０．９）；
図４：Ａｌ0.2Ｇａ0.8Ｎ（ｘ１＝０、ｙ１＝０．２、ｚ１＝０．８）；
図５：Ａｌ0.3Ｇａ0.7Ｎ（ｘ１＝０、ｙ１＝０．３、ｚ１＝０．７）。
【００７１】
なお、チャネル層３と障壁層５の組成範囲が上述のように定められることは、チャネル層３および障壁層５が、不純物を含有することを除外するものではない。例えば、チャネル層３および障壁層５は、０．０００５ａｔ％（１×１０17／ｃｍ3）以上０．０５ａｔ％（１×１０19／ｃｍ3）以下という濃度範囲で酸素原子を含んでいてもよいし、０．００１０ａｔ％（２×１０17／ｃｍ3）以上０．０５ａｔ％（１×１０19／ｃｍ3）以下という濃度範囲で炭素原子を含んでいてもよい。なお、酸素原子および炭素原子の濃度は、上述した範囲におけるそれぞれの下限値よりも小さくてもよいが、コスト面や製造歩留まりなどを考えると現実的ではない。一方、酸素原子および炭素原子の濃度が、上述した範囲におけるそれぞれの上限値よりも大きくなることは、デバイス特性の劣化を招く程度にまでそれぞれの層の結晶性が劣化することになり好ましくない。
【００７２】
＜スペーサ層＞
スペーサ層４は、二次元電子ガス領域３ｅにおける二次元電子ガスの閉じ込め効果を高める目的で設けられる層である。スペーサ層４を備える場合、ＨＥＭＴ素子２０における二次元電子ガスの移動度が向上する。例えば、スペーサ層４を備えない場合のＨＥＭＴ素子２０の移動度は概ね３００〜４００ｃｍ2／Ｖｓ程度であるのに対し、スペーサ層４を備える場合のＨＥＭＴ素子２０の移動度は、おおよそ１０００〜１４００ｃｍ2／Ｖｓ程度となる。
【００７３】
ただし、０．５ｎｍよりも小さい厚みでスペーサ層４を形成しようとする場合、層の形成が不十分となって二次元電子ガスの閉じ込め効果が十分に得られない。一方、１．５ｎｍよりも大きい厚みでスペーサ層４を形成する場合には、内部応力に伴いスペーサ層４自体の膜質が劣化するため、十分な移動度の向上が見込めない。
【００７４】
なお、チャネル層３が上述したような濃度範囲で酸素原子あるいは窒素原子を含む場合には、スペーサ層４も同様の濃度範囲でこれらを含み得る。
【００７５】
＜エピタキシャル基板およびＨＥＭＴ素子の作製方法＞
次に、上述のような構成を有するエピタキシャル基板１０およびＨＥＭＴ素子２０を作製する方法を説明する。
【００７６】
なお、以下においては、１つの下地基板１から、多数個のＨＥＭＴ素子２０を同時に作製する場合（多数個取りする場合）を対象に説明する。
【００７７】
エピタキシャル基板１０の作製は、公知のＭＯＣＶＤ炉を用いて行うことができる。具体的には、Ｉｎ、Ａｌ、Ｇａについての有機金属（ＭＯ）原料ガス（ＴＭＩ、ＴＭＡ、ＴＭＧ）と、Ｓｉについての原料ガスであるシランガスと、アンモニアガスと、水素ガスと、窒素ガスとをリアクタ内に供給可能に構成されてなるＭＯＣＶＤ炉を用いる。
【００７８】
まず、例えば（０００１）面方位の２インチ径の６Ｈ−ＳｉＣ基板などを下地基板１として用意し、該下地基板１を、ＭＯＣＶＤ炉のリアクタ内に設けられたサセプタの上に設置する。リアクタ内を真空ガス置換した後、リアクタ内圧力を５ｋＰａ〜５０ｋＰａの間の所定の値（例えば３０ｋＰａ）に保ちつつ、水素／窒素混合フロー状態の雰囲気を形成した上で、サセプタ加熱によって基板を昇温する。
【００７９】
サセプタ温度がバッファ層形成温度である９５０℃〜１２５０℃の間の所定温度（例えば１０５０℃）に達すると、Ａｌ原料ガスとＮＨ3ガスをリアクタ内に導入し、バッファ層２としてのＡｌＮ層を形成する。
【００８０】
ＡｌＮ層が形成されると、サセプタ温度を所定のチャネル層形成温度Ｔ１（℃）に保ち、チャネル層３の組成に応じた有機金属原料ガスとアンモニアガスをリアクタ内に導入し、チャネル層３としてのＩｎx1Ａｌy1Ｇａz1Ｎ層（ただし、ｘ１＝０、０≦ｙ１≦０．３）を形成する。ここで、チャネル層形成温度Ｔ１は、９５０℃≦Ｔ１≦１２５０℃なる温度範囲から、チャネル層３のＡｌＮモル分率ｙ１の値に応じて定められる値である。なお、チャネル層３形成時のリアクタ圧力には特に限定はなく、１０ｋＰａから大気圧（１００ｋＰａ）の範囲から適宜選ぶことができる。
【００８１】
Ｉｎx1Ａｌy1Ｇａz1Ｎ層が形成されると、次いで、サセプタ温度を保ったまま、リアクタ内を窒素ガス雰囲気に保ち、リアクタ圧力を１０ｋＰａとした後、有機金属原料ガスとアンモニアガスとをリアクタ内に導入して、スペーサ層４としてのＩｎx3Ａｌy3Ｇａz3Ｎ層を所定の厚みに形成する。
【００８２】
なお、後述するように、障壁層５はサセプタ温度を８００℃以下として形成されるので、スペーサ層４の形成後に、サセプタ温度を下げる必要が生じる。スペーサ層４を設けない場合、係る降温時にチャネル層３の表面が露出したままとなるため、雰囲気ガスにより該表面がエッチングされ得る。これに対して、スペーサ層４をチャネル層形成温度Ｔ１と略同一の温度にて形成する場合には、スペーサ層４の形成後にサセプタ温度を下げることになるので、スペーサ層４がチャネル層３表面の保護層として作用することになる。このことも、二次元電子ガスの移動度の向上に資するものと考えられる。
【００８３】
Ｉｎx3Ａｌy3Ｇａz3Ｎ層が形成されると、次いで、サセプタ温度を所定の障壁層形成温度Ｔ２（℃）に保ち、リアクタ内に窒素ガス雰囲気を形成する。その際、リアクタ内圧力は１ｋＰａ〜３０ｋＰａの間の所定の値（例えば１０ｋＰａ）に保たれるようにする。なお、リアクタ内圧力は１ｋＰａ〜２０ｋＰａの間の所定の値とした場合には、オーミックコンタクト抵抗が低く、ゲートリーク電流の少ない（ショットキーコンタクト特性が良好な）ＨＥＭＴ素子２０が実現される。これは、リアクタ圧力を低くすることにより、障壁層５の表面平坦性が高まることに由来する効果である。
【００８４】
続いて、アンモニアガスと、障壁層５の組成に応じた流量比の有機金属原料ガスとを、いわゆるＶ／III比が３０００以上２００００以下の間の所定の値となるようにリアクタ内に導入し、障壁層５としてのＩｎx2Ａｌy2Ｇａz2Ｎ層を所定の厚みに形成する。Ｉｎx2Ａｌy2Ｇａz2Ｎ層は、（１）式〜（４）式を満たす組成を有するように形成される。なお、障壁層５の好ましい成長レートの範囲は０．０１〜０．１μｍ／ｈである。
【００８５】
なお、Ｖ／III比を３０００以上７５００以下の範囲の所定の値とした場合、チャネル層３と障壁層５との界面が、平均粗さが０．１ｎｍ〜１ｎｍの範囲にあり、障壁層５の表面の５μｍ×５μｍ視野における二乗平均粗さが０．１ｎｍ〜１ｎｍの範囲にあるように形成される。
【００８６】
ここで、障壁層形成温度Ｔ２は、６５０℃以上８００℃以下の範囲であって、障壁層５のＩｎＮモル分率ｘ２に応じて定まる、８００−６６７・ｘ２（℃）≦Ｔ２≦８６０−６６７・ｘ２（℃）なる温度範囲の中から定められる。
【００８７】
図６は、障壁層形成温度Ｔ２が上述のような温度範囲から定められることを説明するための図である。すなわち、図６は、全ての有機金属原料ガスの流量に対するＩｎ原料ガスの流量の比（以下、Ｉｎ流量比）を０．５以上０．８以下の範囲で種々に違えるとともに、障壁層５を形成する際のサセプタ温度（障壁層形成温度Ｔ２に相当）を種々に違えた場合の、障壁層５中のＩｎＮモル分率ｘ２を、サセプタ温度に対してプロットした図である。なお、Ｖ／III比は５０００としている。
【００８８】
図６からは、Ｉｎ流量比によらず、データ点が、概ね同一直線上に位置していることがわかる。これは障壁層形成温度Ｔ２とＩｎＮモル分率ｘ２との間に一次関数の関係が実質的に成り立つことを意味している。Ｉｎ流量比に対する依存性がないということから、係る関数関係に従えば、障壁層のＩｎＮモル分率を障壁層形成温度Ｔ２（サセプタ温度）で制御可能であると結論づけられる。すなわち、ねらいの組成通りの組成を有する障壁層５を形成することができる。
【００８９】
具体的には、図６におけるデータ点の配置状態から、
Ｔ２＝８３０−６６７・ｘ２
という式で表される回帰直線が導き出される。従って、原理的には、所望するＩｎＮモル分率ｘ２を定めれば、同式から障壁層形成温度Ｔ２を定めることができる。ＭＯＣＶＤ炉や加熱に用いるヒーター部材の固体間格差によって生じるばらつきを考慮したとしても、同式に対して±３０℃の範囲内で好適な温度を選択するようにすることで、所望するＩｎＮモル分率ｘ２を有する障壁層５を確実に形成することができる。すなわち、８００−６６７・ｘ２（℃）≦Ｔ２≦８６０−６６７・ｘ２（℃）なる関係を満たすようにすることにより、障壁層５を、広い組成範囲で、例えば上述の（１）式〜（４）式で定まる組成範囲で、制御性良く形成することができる。
【００９０】
また、本実施の形態においては、障壁層５の作製に際して、有機金属原料のバブリング用ガス、キャリアガスに、全て窒素ガスを用いるものとする。すなわち、原料ガス以外の雰囲気ガスが窒素ガスのみであるようにする。これにより、水素終端ダングリングボンドを窒素終端とすることができ、障壁層５の電子構造を理想的な状態で維持することができるので、二次元電子ガス領域３ｅにおける、高濃度での二次元電子ガスの生成が実現される。なお、障壁層５の作製に際し、雰囲気に水素ガスを意図的に混入させることは、二次元電子ガス濃度の低下を生じさせるために好ましくない。
【００９１】
Ｉｎx2Ａｌy2Ｇａz2Ｎ層が形成されると、続いて、サセプタ温度を所定の副絶縁層形成温度としたうえで、Ａｌ原料ガスとＮＨ3ガスをリアクタ内に導入し、副絶縁層６ｂとしてのＡｌＮ層を所定の厚みに形成する。
【００９２】
ＡｌＮ層が形成されると、続いて、サセプタ温度を７５０℃以上８５０℃以下（例えば８００℃）の主絶縁層形成温度としたうえで、シランガスとＮＨ3ガスをリアクタ内に導入し、主絶縁層６ａとしての窒化珪素層を所定の厚みに形成する。
【００９３】
ここで、主絶縁層形成温度は、上述したように、窒化珪素層を絶縁層として設ける場合の一般的な形成温度に比べて低く設定されてなる。８５０℃を上回る温度にて主絶縁層６ａを形成するのは、ＨＥＭＴ素子２０のコンタクト抵抗が増大するため好ましくない。一方、主絶縁層形成温度を、７５０℃を下回るように設定するのは、ＭＯＣＶＤ法による主絶縁層６ａの形成自体が困難となるため好ましくない。
【００９４】
主絶縁層６ａが形成されれば、エピタキシャル基板１０が作製されたことになる。エピタキシャル基板１０が得られると、これを用いてＨＥＭＴ素子２０を作製する。なお、以降の各工程は、公知の手法で実現されるものである。
【００９５】
まず、フォトリソグラフィープロセスとＲＩＥ法を用いて個々の素子の境界となる部位を深さ４００ｎｍ程度までエッチング除去する素子分離工程を行う。係る素子分離工程は、１つのエピタキシャル基板１０から多数個のＨＥＭＴ素子２０を得るために必要な工程であって、本発明にとって本質的に必要な工程ではない。
【００９６】
素子分離工程を行った後、エピタキシャル基板１０の上にＳｉＯ2膜を所定の厚み（例えば１０ｎｍ）に形成し、続いてフォトリソグラフィープロセスによりソース電極７およびドレイン電極８の形成予定箇所のＳｉＯ2膜のみをエッチング除去してＳｉＯ2パターン層を形成する。
【００９７】
ＳｉＯ2パターン層を形成した後、真空蒸着法とフォトリソグラフィープロセスとにより、Ｔｉ／Ａｌ／Ｎｉ／Ａｕからなるソース電極７とドレイン電極８とをそれぞれの形成予定箇所に形成する。次いで、６５０℃〜１０００℃の間の所定温度（例えば８００℃）の窒素ガス雰囲気中において数十秒間（例えば３０秒間）の熱処理を施す。係る熱処理によって、電極を構成する金属元素が合金化するとともに、主絶縁層６ａを拡散透過する。これにより、ソース電極７およびドレイン電極８と障壁層５との間のオーミック性が好適に確保される。
【００９８】
係る熱処理の後、フォトリソグラフィープロセスにより、ＳｉＯ2パターン層から、ゲート電極９の形成予定箇所のＳｉＯ2膜を除去したうえで、真空蒸着法とフォトリソグラフィープロセスとにより、該形成予定箇所に、Ｎｉ／Ａｕからなるゲート電極９を形成する。ゲート電極９は、ショットキー性金属パターンとして形成される。
【００９９】
続いて、フォトリソグラフィープロセスにより、残ったＳｉＯ2パターン層を除去される。その後、ダイシングにより所定のサイズにチップ化することで、多数個のＨＥＭＴ素子２０が得られる。得られたＨＥＭＴ素子２０に対しては、適宜にダイボンディングやワイヤボンディングが施される。
【０１００】
なお、チップ化に先立って、ゲート電極９とエピタキシャル基板１０との接合部分の機械的強度を向上させる（ゲート電極９の剥離を防止する）目的で、得られたＨＥＭＴ素子２０の熱処理を行うようにしてもよい。５００℃〜９００℃の間の所定温度の窒素ガス雰囲気中にて数十秒間保持するのが、該熱処理の好適な一例である。
【０１０１】
＜エピタキシャル基板およびＨＥＭＴ素子の特徴＞
次に、上述のような構成を有するエピタキシャル基板１０およびＨＥＭＴ素子２０の特徴について説明する。
【０１０２】
まず、本実施の形態に係るエピタキシャル基板１０は、チャネル層３および障壁層５の組成が上述のような組成範囲内から定められることで、表面準位の影響を受けにくく、かつ、ピエゾ効果よりも自発分極効果の寄与が大きい構造となっている。また、チャネル層３をＧａＮにて形成し、障壁層をＡｌＧａＮにて形成した構造（ＡｌＧａＮ／ＧａＮ構造）と比べると、障壁層を薄層化したとしても、高い二次元電子ガス濃度が維持され、シート抵抗が低く保たれることが、本発明の発明者によって確認されている。
【０１０３】
加えて、エピタキシャル基板１０においては、主絶縁層６ａを上述した態様にて形成してなることで、表面準位が制御され、結果として、高い二次元電子ガス濃度が維持されるとともに、シート抵抗のさらなる低減という効果を奏する。例えば、エピタキシャル基板１０においては、主絶縁層６ａを備えない場合に比して、シート抵抗がおおよそ１／２程度にまで低減されてなる。
【０１０４】
一般に、二次元電子ガス濃度が高く、かつ低抵抗の基板は、ノーマリーオフ動作型のＨＥＭＴ素子には適さないとされている。しかしながら、本実施の形態に係るエピタキシャル基板１０の場合、障壁層５及び主絶縁層６ａの厚みがともに３ｎｍ以下であるにも関わらず、高い二次元電子ガス濃度と低いシート抵抗とが維持されてなる。それゆえ、該エピタキシャル基板１０を用いて作製したＨＥＭＴ素子２０においては、ゲート電極９の部分のビルトインポテンシャルのみでノーマリーオフ状態が実現されてなる。なお、係るノーマリーオフ状態の実現には、Ｉｎx2Ａｌy2Ｇａz2Ｎなる組成のIII族窒化物からなる十分に薄い障壁層５に窒化珪素からなる主絶縁層６ａを接合することで、障壁層５の伝導バンド端がその全膜厚範囲にわたって高エネルギー側に押し上げられるということも寄与している。
【０１０５】
なお、主絶縁層６ａの厚みを大きくするほど、閾値電圧は低下する傾向がある。３ｎｍよりも大きくすると、閾値電圧は負となるため、ノーマリーオフ動作が実現されない。
【０１０６】
また、上述したように、本実施の形態では、主絶縁層６ａが、低結晶性の層として形成される。このことは、ソース電極７およびドレイン電極８のパターンを形成した後に行う熱処理に際して、主絶縁層６ａにおける両電極の構成金属元素の拡散透過を、好適に誘発させる効果がある。これにより、ＨＥＭＴ素子２０においては、ソース電極７およびドレイン電極８を主絶縁層６ａの上に形成しているにもかかわらず、両電極のオーミック性が充分に確保され、結果として、コンタクト抵抗が抑制される。例えば、主絶縁層６ａの形成温度を９００℃以上としたエピタキシャル基板のコンタクト抵抗は、主絶縁層６ａの形成温度を７５０℃〜８５０℃の範囲内の値とした本実施の形態に係るエピタキシャル基板１０のコンタクト抵抗よりも２オーダー高くなる。
【０１０７】
主絶縁層６ａに加えて副絶縁層６ｂを設けることは、ＨＥＭＴ素子２０においてゲートリーク電流を低下させる効果がある。ただし、３ｎｍ以上の厚みに形成することは、閾値電圧が負になってノーマリーオフ動作が実現できなくなり、また、コンタクト抵抗が増大するため、好ましくない。
【０１０８】
また、本実施の形態に係るＨＥＭＴ素子２０は、ＭＩＳ型ゲート構造を有するため、ゲート正電圧の上限がショットキーバリア高さによって制限されるショットキー型のＨＥＭＴ素子に比べて、ゲート電圧範囲の上限を大きくとることができる。すなわち、ショットキー型のＨＥＭＴ素子に比べて、ゲート電圧範囲を拡大することができる。その結果として、ドレイン電流を増大させることができるようになる。加えて、ゲート接合が実質的にＭＩＳ接合であるので、ゲート正バイアス、負バイアスともに、リーク電流が少なくなる。
【０１０９】
別の見方をすれば、本実施の形態においては、リセスゲート構造の形成という煩雑な工程を経ることなく、特性の優れたノーマリーオフ動作型のＨＥＭＴ素子が実現されているともいえる。なお、このことは、ソース電極７およびドレイン電極８をリセス構造とすることを妨げるものではない。
【０１１０】
さらには、窒化珪素からなる主絶縁層６ａが直下の層（副絶縁層６ｂまたは障壁層５）から連続的に形成されることから、ドレイン電流コラプスの低減なども期待される。
【０１１１】
以上、説明したように、本実施の形態によれば、障壁層を上述の組成範囲をみたすとともに３ｎｍ以下の厚みに形成し、かつ、窒化珪素からなる（主）絶縁層を７５０℃〜８５０℃の形成温度にて３ｎｍ以下の厚みに形成することで、二次元電子濃度が高く、かつシート抵抗が低いエピタキシャル基板が実現される。
【０１１２】
また、係るエピタキシャル基板を用いることで、リセスゲート構造の形成という煩雑な工程を経ることもなく、ゲート閾値電圧が正の値でかつゲート電圧の上限が大きいという、低オン抵抗のノーマリーオフ動作型ＨＥＭＴ素子を実現することができる。
【実施例】
【０１１３】
（実施例１）
本実施例においては、上述の実施の形態に係るエピタキシャル基板１０として、チャネル層３と障壁層５の組成を固定し、障壁層５の厚み、主絶縁層６ａの厚みおよび形成温度（サセプタ温度）、副絶縁層６ｂの厚みという４つの作製条件の組み合わせがそれぞれに異なる、３６種類のエピタキシャル基板１０を作製した。そして、得られた各種類のエピタキシャル基板１０について、シート抵抗を測定した。さらにそれぞれのエピタキシャル基板１０を用いてＨＥＭＴ素子２０を作製し、閾値電圧と、コンタクト抵抗と、ゲートリーク電流を評価した。チャネル層３をＧａＮにて形成し、障壁層５をＩｎ0.23Ａｌ0.77Ｎにて形成した試料（試料番号ａ−１〜ａ−１８）についての、それぞれに固有の形成条件と、測定結果とを、表１に一覧にして示す。また、チャネル層３をＡｌ0.2Ｇａ0.8Ｎにて形成し、障壁層５をＩｎ0.154Ａｌ0.646Ｇａ0.2Ｎにて形成した試料（試料番号ｂ−１〜ｂ−１８）についての、それぞれに固有の形成条件と、測定結果とを、表２に一覧にして示す。【０１１４】
はじめに、エピタキシャル基板１０を作製した。その際、障壁層５の形成までは、上述した条件を除き、全てのエピタキシャル基板１０について同一の条件で行った。【０１１５】
具体的には、まず、下地基板１として（０００１）面方位の２インチ径の６Ｈ−ＳｉＣ基板を複数枚用意した。厚みは３００μｍであった。それぞれの基板について、ＭＯＣＶＤ炉リアクタ内に設置し、真空ガス置換した後、リアクタ内圧力を３０ｋＰａとし、水素／窒素混合フロー状態の雰囲気を形成した。次いで、サセプタ加熱によって下地基板１を昇温した。【０１１６】
サセプタ温度が１０５０℃に達すると、ＴＭＡバブリングガスとアンモニアガスをリアクタ内に導入し、バッファ層として厚さ２００ｎｍのＡｌＮ層を形成した。【０１１７】
続いて、サセプタ温度を所定の温度とし、有機金属原料ガスとしてのＴＭＧバブリングガスとアンモニアガスとを所定の流量比でリアクタ内に導入し、チャネル層３としてのＧａＮ層またはＡｌ0.2Ｇａ0.8Ｎ層を２μｍの厚みに形成した。【０１１８】
チャネル層３が得られると、リアクタ圧力を１０ｋＰａとし、次いでＴＭＡバブリングガスとアンモニアガスをリアクタ内に導入し、スペーサ層４として厚さ１ｎｍのＡｌＮ層を形成した。【０１１９】
スペーサ層４を形成した後、続いて、障壁層５を形成した。なお、サセプタ温度は障壁層の組成に応じて設定した。また、障壁層５の厚みは、２ｎｍ、２．５ｎｍ、３ｎｍ、４ｎｍの４水準とした。【０１２０】
障壁層５の形成後、一部の試料についてのみ、副絶縁層６ｂとしてのＡｌＮ層を形成した。副絶縁層６ｂの厚みは、０ｎｍ（副絶縁層６ｂを設けない場合に相当）、１ｎｍ、２ｍｎ、２．５ｎｍ、３ｎｍの５水準とした。なお、サセプタ温度はいずれも１０５０℃とした。【０１２１】
続いて、一部の試料を除き、主絶縁層６ａとしての窒化珪素層を形成した。主絶縁層６ａの厚みは、０ｎｍ（主絶縁層６ａを設けない場合に相当）、１．５ｎｍ、２ｍｎ、２．５ｎｍ、３ｎｍ、４ｎｍの６水準とし、サセプタ温度は、７５０℃、８００℃、８５０℃、９００℃、１０００℃の５水準とした。【０１２２】
形成を予定した全ての層を形成した後、サセプタ温度を室温付近まで降温し、リアクタ内を大気圧に復帰させた後、作製されたエピタキシャル基板１０を取り出した。以上の手順により、それぞれのエピタキシャル基板１０が得られた。【０１２３】
得られたエピタキシャル基板１０について、四端子法によりシート抵抗を測定した。得られた結果を、表１および表２に示す。【０１２４】
続いて、主絶縁層６ａの上面のソース電極７およびドレイン電極８の形成対象箇所に、フォトリソグラフィープロセスと真空蒸着法とを用いて、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ（それぞれの膜厚は２５／７５／１５／１００ｎｍ）からなる電極パターンを形成した。その後、窒素中で８００℃、３０秒間の熱処理を行った。【０１２５】
続いて、主絶縁層６ａの上面のゲート電極９の形成対象個所に、フォトリソグラフィープロセスと真空蒸着法とを用いて、Ｎｉ／Ａｕ（膜厚６ｎｍ／１２ｎｍ）からなるゲート電極９のパターンを形成した。なお、ゲート電極９は、主絶縁層６ａとの接合部が１ｍｍ×１ｍｍのサイズとなるように形成した。【０１２６】
最後に、ダイシングによりチップ化することで、多数個のＨＥＭＴ素子２０を得た。【０１２７】
得られたＨＥＭＴ素子２０について、ダイボンディングおよびワイヤボンディングを行ったうえで、ホール効果法により、閾値電圧、コンタクト抵抗、−１００Ｖ印加時のゲートリーク電流を測定した。得られた結果を、表１および表２に示す。【０１２８】
【表１】
2012026396.tif 000015
【０１２９】
【表２】
2012026396.tif 000016
【０１３０】
表１および表２に示す結果によれば、主絶縁層６ａを設けた試料（ａ−２〜ａ−１８、ｂ−２〜ｂ−１８）のシート抵抗が、主絶縁層６ａを設けなかった試料（ａ−１、ｂ−１）のシート抵抗の１／２程度にまで低減されている。このことは、主絶縁層６ａを設けることが、エピタキシャル基板１０におけるシート抵抗の低減に効果的であることを示している。【０１３１】
また、主絶縁層６ａを設けた試料では、主絶縁層６ａを設けなかった試料の１／１００００〜１／１００００００程度にまで、ゲートリーク電流が低減されてなる。このことは、主絶縁層６ａを備えるエピタキシャル基板１０を用いてＨＥＭＴ素子２０を作製することが、ＨＥＭＴ素子２０におけるゲートリーク電流の低減に極めて有効であることを指し示している。【０１３２】
一方、障壁層５の厚みおよび主絶縁層６ａの厚みとＨＥＭＴ素子２０の特性との関係をみると、それぞれの厚みが大きくなるほど閾値電圧が小さくなる傾向がある。３ｎｍ以下の厚みでは閾値電圧が正の値であったのに対し、４ｎｍの厚みの試料（ａ−７、ａ−１４、ｂ−７、ｂ−１４）のみ、閾値電圧が負となった。係る結果は、ノーマリーオフ動作型のＨＥＭＴ素子２０を実現するには、障壁層５の厚みおよび主絶縁層６ａの厚みをともに３ｎｍ以下とする必要があることを示している。なお、閾値電圧が正の範囲では、主絶縁層６ａの厚みが大きいほどゲートリーク電流が小さくなる傾向がある。【０１３３】
また、主絶縁層６ａの形成温度とＨＥＭＴ素子２０の特性との関係をみると、形成温度を９００℃以上とした試料（ａ−１０、ａ−１１、ｂ−１０、ｂ−１１）において、コンタクト抵抗が、形成温度を８００℃以下とした他の試料の２オーダー程度高くなった。係る結果は、形成温度を低くすることによって主絶縁層６ａを一般的な絶縁層に比して結晶性の低い層として形成することが、コンタクト抵抗の低減に効果的であることを意味している。【０１３４】
さらに、副絶縁層６ｂを設けた試料（ａ−１５〜ａ−１８、ｂ−１５〜ｂ−１８）についてみれば、障壁層５および主絶縁層６ａの作製条件が同じで副絶縁層６ｂを設けない試料（ａ−３、ａ−４、ｂ−３、ｂ−４）に比べ、ゲートリーク電流が小さくなっているが、副絶縁層６ｂの厚みが４ｎｍの試料（ａ−１８、ｂ−１８）では閾値電圧が負になるとともにコンタクト抵抗が増大した。係る結果は、厚みが３ｎｍ以下の副絶縁層６ｂを設けることが、ＨＥＭＴ素子２０のゲートリーク電流の低減に効果があることを意味している。ただし、副絶縁層６ｂの厚みが大きいほど閾値電圧が小さくなる傾向があるので、ノーマリーオフ動作を確実に実現するには、副絶縁層６ｂの厚みを２ｎｍ以下とする方が好ましいと判断される。【０１３５】
（実施例２）
本実施例においては、上述の実施の形態に係るエピタキシャル基板１０として、チャネル層３の組成を４水準に違え、障壁層５の組成を７水準に違えたほかは、実施例１と同様の条件にて、２８種類のエピタキシャル基板１０を作製した。そして、得られた各種類のエピタキシャル基板１０について、シート抵抗を測定した。さらにそれぞれのエピタキシャル基板１０を用いてＨＥＭＴ素子２０を作製し、閾値電圧と、コンタクト抵抗と、ゲートリーク電流を評価した。全ての試料（試料番号ｃ−１〜ｃ−１８）について、障壁層５の厚みは２ｎｍとした。主絶縁層６ａについては、厚みは２ｎｍとし、形成温度（サセプタ温度）は８００℃とした。副絶縁層６ｂは形成しなかった。それぞれの試料に固有の形成条件と、それぞれの測定結果とを、表３に一覧にして示す。【０１３６】
なお、図２ないし図５に示した、ＩｎＮ、ＡｌＮ、ＧａＮの３成分を頂点とする三元状態図に、それぞれの試料の障壁層５の組成を丸印にてプロットしている。すなわち、全ての試料のチャネル層３および障壁層５の組成は、式（１）ないし式（４）で表される４つの直線にて囲まれる範囲に含まれている。【０１３７】
【表３】
2012026396.tif 000017
【０１３８】
表３に示した結果は、式（１）ないし式（４）で表される組成範囲内からチャネル層３および障壁層５の組成を選択してエピタキシャル基板を作製することで、シート抵抗の低いエピタキシャル基板が実現されること、および、該エピタキシャル基板を用いて上述の実施の形態のようにＨＥＭＴ素子を作製することで、ゲート閾値電圧が正の値でかつゲート電圧の上限が大きいという、低オン抵抗のノーマリーオフ動作型ＨＥＭＴ素子を実現することができることを示している。
【図１】
2012026396.tif 000026
【図２】
2012026396.tif 000027
【図３】
2012026396.tif 000028
【図４】
2012026396.tif 000029
【図５】
2012026396.tif 000030
【図６】
2012026396.tif 000031
【手続補正書】
【提出日】平成25年1月23日(2013.1.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１３
【補正方法】変更
【補正の内容】
【請求項１３】
半導体素子の作製方法であって、
請求項７ないし請求項１２のいずれかに記載の半導体素子用エピタキシャル基板の作製方法によってエピタキシャル基板を作製する工程と、
前記エピタキシャル基板の前記主絶縁層の上に、ソース電極およびドレイン電極をオーミック接合する工程と、
前記ソース電極および前記ドレイン電極が形成された前記エピタキシャル基板を熱処理する工程と、
前記主絶縁層の上に、ゲート電極をショットキー接合する工程と、
を備えることを特徴とする半導体素子の作製方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
本発明の第１３の態様では、半導体素子の作製方法が、第７ないし第１２のいずれかの態様に係る半導体素子用エピタキシャル基板の作製方法によってエピタキシャル基板を作製する工程と、前記エピタキシャル基板の前記主絶縁層の上に、ソース電極およびドレイン電極をオーミック接合する工程と、前記ソース電極および前記ドレイン電極が形成された前記エピタキシャル基板を熱処理する工程と、前記主絶縁層の上に、ゲート電極をショットキー接合する工程と、を備えるようにした。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
ソース電極７とドレイン電極８とは、それぞれの金属層が十数ｎｍ〜百数十ｎｍ程度の厚みを有する多層金属電極であり、絶縁層６との間にオーミック性接触を有してなる。ソース電極７およびドレイン電極８は、エピタキシャル基板１０に対し（絶縁層６に対し）良好なオーミック性接触が得られる金属材料にて形成されればよい。Ｔｉ／Ａｌ／Ｎｉ／Ａｕからなる多層金属電極をソース電極７およびドレイン電極８として形成するのが好適であるが、これに限定されるものでなく、例えばＴｉ／Ａｌ／Ｐｔ／ＡｕあるいはＴｉ／Ａｌなどからなる多層金属電極を形成する態様であってもよい。ソース電極７およびドレイン電極８の形成は、フォトリソグラフィープロセスと真空蒸着法とにより行うことができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１２０
【補正方法】変更
【補正の内容】
【０１２０】
障壁層５の形成後、一部の試料についてのみ、副絶縁層６ｂとしてのＡｌＮ層を形成した。副絶縁層６ｂの厚みは、０ｎｍ（副絶縁層６ｂを設けない場合に相当）、１ｎｍ、２ｎｍ、２．５ｎｍ、３ｎｍの５水準とした。なお、サセプタ温度はいずれも１０５０℃とした。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１２１
【補正方法】変更
【補正の内容】
【０１２１】
続いて、一部の試料を除き、主絶縁層６ａとしての窒化珪素層を形成した。主絶縁層６ａの厚みは、０ｎｍ（主絶縁層６ａを設けない場合に相当）、１．５ｎｍ、２ｎｍ、２．５ｎｍ、３ｎｍ、４ｎｍの６水準とし、サセプタ温度は、７５０℃、８００℃、８５０℃、９００℃、１０００℃の５水準とした。
【国際調査報告】
2012026396.tif 000032
2012026396.tif 000033
2012026396.tif 000034
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