(57)【要約】  本発明に係る電力検出回路は、受信信号を増幅する増幅部と、前記増幅部で増幅した信号を中間信号に変換するミキサ部と、前記ミキサ部から入力した入力信号の信号電力レベルを検出し、アナログ電圧信号として出力する受信強度検出部と、前記受信強度検出部のアナログ電圧信号をデジタル信号に変換するＡＤ変換器と、を有し、前記受信強度検出部は、前記入力信号の信号電力の検出分解能に応じて、出力するアナログ電圧信号の出力特性を切り替え可能とする。これにより、ＲＳＳＩの後段に接続されるＡＤ変換器が高分解能となることによる回路規模、消費電力が増大する問題を解決することができる。
2011161858.tif 000002
【特許請求の範囲】
【請求項１】
受信信号を増幅する増幅手段と、
前記増幅手段で増幅した信号を中間信号に変換するミキサ手段と、
前記ミキサ手段から入力した入力信号の信号電力レベルを検出し、アナログ電圧信号として出力する受信強度検出手段と、
前記受信強度検出手段のアナログ電圧信号をデジタル信号に変換するＡＤ変換器と、を有し、
前記受信強度検出手段は、前記入力信号の信号電力の検出分解能に応じて、出力するアナログ電圧信号の出力特性を切り替え可能とする
電力検出回路。
【請求項２】
前記受信強度検出手段は、
前記入力信号を入力する、直列接続される複数のリミッティングアンプと、
前記入力信号もしくは前記複数のリミッティングアンプの増幅した信号に応じたそれぞれの電流を生成する複数の整流器と、
前記複数の整流器が生成した電流の電流量に応じて前記アナログ電圧信号を生成する第１の抵抗と、を有する
請求項１に記載の電力検出回路。
【請求項３】
前記リミッティングアンプは、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、増幅率を可変とする
請求項２に記載の電力検出回路。
【請求項４】
前記第１の抵抗は、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、抵抗値を可変とする
請求項２に記載の電力検出回路。
【請求項５】
前記整流器は、前記入力信号もしくはリミッティングアンプの増幅した信号を基に生成する電流の電流値を、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、可変とする
請求項２に記載の電力検出回路。
【請求項６】
前記整流器は、
前記入力信号もしくはリミッティングアンプの増幅した信号に応じた整流電流を出力する整流手段と、
前記整流手段の出力した整流電流に応じて、電流量が調整される複数の電流源と、を有し、
前記制御信号に応じて、オン状態となる前記複数の電流源の数を制御し、当該整流器が生成する電流の電流値を可変とする
請求項５に記載の電力検出回路。
【請求項７】
前記受信強度検出手段は、
前記複数の整流器と前記第１の抵抗とが接続される接続ノードと、前記アナログ電圧信号が出力される当該受信強度検出手段の出力端子と、の間に接続される第１の可変増幅回路を有し、
前記第１の可変増幅回路は、
前記第１の抵抗が前記複数の整流器が生成した電流の電流量に応じて生成する第１の電圧を入力端子に入力し、前記アナログ電圧信号として前記出力端子に出力し、
前記入力端子と前記出力端子との間に接続される、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて増幅率が制御されるオペアンプ、および、前記入力端子と前記出力端子との間に接続され、前記制御信号に応じて接続段数が制御されるソースフォロワ回路を備える
請求項２に記載の電力検出回路。
【請求項８】
前記増幅手段は、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて増幅率が制御される
請求項１〜請求項７のいずれか１項に記載の電力検出回路。
【請求項９】
前記受信強度検出手段の出力アナログ電圧により、前記受信強度検出手段の検出範囲外に前記入力信号電力が存在することを判定することで、前記制御信号を生成する判定手段を有する
請求項８に記載の電力検出回路。
【請求項１０】
前記ＡＤ変換器は、前記受信強度検出手段の前記入力信号の信号電力の検出分解能が所定の値より大きい場合に出力するデジタル信号のビット数を、前記受信強度検出手段の前記入力信号の信号電力の検出分解能が前記所定の値より小さい場合に出力するデジタル信号のビット数よりも増加させる
請求項８もしくは請求項９に記載の電力検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入出力特性を可変するＲＳＳＩを用いた電力検出回路に関する。
【背景技術】
【０００２】
一般にＲＳＳＩ（受信信号強度表示）は無線受信信号の電力検出回路に用いられる。例えば、関連する技術として非特許文献１や特許文献１に示されるものがある。【０００３】
図２４に、非特許文献１に示される電力検出回路１のブロック構成を示す。電力検出回路１は、アンテナ部１１と、アンプ部１２と、ミキサ部１３と、ＲＳＳＩ部１４と、ＡＤ変換器１５とを有する。【０００４】
アンテナ部１１は、無線信号を受信する。アンプ部１２は、アンテナ部１１からのアンテナ受信信号を増幅する。ミキサ部１３は、アンプ部１２からの出力信号を発振回路１６が生成する発振器周波数分低い周波数信号へ変換する。【０００５】
ＲＳＳＩ部１４は、ミキサ部１３が周波数変換した信号電力のアナログ値を出力する。ＡＤ変換器１５は、ＲＳＳＩ部１４が出力したアナログ値をデジタル値へ変換する。なお、ＲＳＳＩの前段に帯域制限フィルタが設置される場合もある。【０００６】
図２５に、電力検出回路１のＲＳＳＩ部１４の入出力特性を示す。図２５のようにＲＳＳＩ部１４は、入力電力に対して出力電圧が対数の関係で変化するため、広いダイナミックレンジでの電力検出が可能である。【０００７】
図２６に、特許文献１に示される電力検出回路２のブロック構成を示す。電力検出回路２は、電力検出回路１と異なり、アンプ部１２が制御信号によりゲインが切替えられる機構を有する。これにより、電力検出回路２は、感度とダイナミックレンジのトレードオフを解決する。具体的には、受信電力が小さいときにはゲインを高く設定することで、雑音の影響を抑制できるため、電力検出回路２は、高感度に電力検出できる（つまり、最低受信電力が小さい）。しかし、この設定において、ＲＳＳＩ部１４の最大入力範囲を超えるような大きな電力は検出できない。この場合、アンプ部１２のゲインを低く設定する。このことで、電力検出回路２は、大きな電力も検出でき、ダイナミックレンジを拡大できる。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】P. Van Zeijl et al., "A Bluetooth radio in 0.18-um CMOS," IEEE Journal of Solid-States Circuits, pp. 1679-1687, vol. 37, No. 12, Dec. 2002.
【特許文献】
【０００９】
【特許文献１】特開２００２−９４４０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、非特許文献１や特許文献１に開示されたＲＳＳＩを用いた電力検出回路１、２には以下のような問題がある。【００１１】
問題点は、異なる電力範囲において検出の分解能が異なる場合（つまり分解能が低い範囲と高い範囲が混在する場合）、高分解能（高ビット）のＡＤ変換器が必要となることである。【００１２】
例えば、電力検出回路１において、図２５に示すように、微小電力範囲−８０ｄＢｍ〜−６０ｄＢｍにおいて２ｄＢ刻みで電力検出したい場合、電力範囲−６０ｄＢｍ〜０ｄＢｍでも２ｄＢ刻みで電力検出を行う必要がある。このため、微小電力範囲での高い分解能検出により、ＡＤ変換器１５の所要分解能（ビット数）が決定される。これは、異なる電力範囲であってもＲＳＳＩ部１４の入出力特性が一直線上にあることに起因する。但し、ＲＳＳＩ部１４の後段に接続されるＡＤ変換器１５の入力電圧範囲内の分解能は一定であるとする。【００１３】
一般的にＡＤ変換器は、分解能が高くなるほど、回路面積が増大し消費電力も大きくなる。また、線形性が悪化しやすく、雑音耐性も低下するデメリットがある。よって、ＡＤ変換器の分解能の低減化が求められる。【００１４】
本発明の目的は、異なる電力範囲において検出の分解能が異なる場合に、必要なＡＤ変換器の分解能を低減できるＲＳＳＩを用いた電力検出回路を提供することである。
【課題を解決するための手段】
【００１５】
本発明は、受信信号を増幅する増幅部と、前記増幅部で増幅した信号を中間信号に変換するミキサ部と、前記ミキサ部から入力した入力信号の信号電力レベルを検出し、アナログ電圧信号として出力する受信強度検出部と、前記受信強度検出部のアナログ電圧信号をデジタル信号に変換するＡＤ変換器と、を有し、前記受信強度検出部は、前記入力信号の信号電力の検出分解能に応じて、出力するアナログ電圧信号の出力特性を切り替え可能とする電力検出回路である。
【発明の効果】
【００１６】
本発明にかかる電力検出回路は、ＲＳＳＩの後段に接続されるＡＤ変換器に必要な分解能を低減できる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１にかかる電力検出回路のブロック構成である。
【図２】実施の形態１にかかる可変ＲＳＳＩの第１の回路例である。
【図３】実施の形態１にかかるリミッティングアンプの回路構成の一例である。
【図４】実施の形態１にかかる可変ＲＳＳＩの第２の回路例である。
【図５】実施の形態１にかかる可変ＲＳＳＩの第３の回路例である。
【図６】実施の形態１にかかる全波整流器の回路構成の一例である。
【図７】実施の形態１にかかる可変ＲＳＳＩの第４の回路例である。
【図８】実施の形態１にかかるオフセット−ゲイン可変回路の回路構成の一例である。
【図９】電力強度範囲によって電力検出回路の所要分解能が異なる場合の具体例である。
【図１０】実施の形態１にかかる可変ＲＳＳＩの入出力特性およびＡＤ変換器の分解能を示すグラフである。
【図１１】実施の形態１にかかる可変ＲＳＳＩの入出力特性および出力誤差を示すグラフである。
【図１２】実施の形態２にかかる電力検出回路のブロック構成である。
【図１３】実施の形態２にかかる可変アンプ部の回路構成の一例である。
【図１４】関連技術にかかるＲＳＳＩの入出力特性およびＡＤ変換器の分解能を示すグラフである。
【図１５】実施の形態２にかかる可変ＲＳＳＩの入出力特性およびＡＤ変換器の分解能を示すグラフである。
【図１６】実施の形態３にかかる電力検出回路のブロック構成である。
【図１７】実施の形態３にかかる電力検出回路の動作フローチャートの第１の例である。
【図１８】実施の形態３にかかる電力検出回路の動作フローチャートの第２の例である。
【図１９】実施の形態４にかかる電力検出回路のブロック構成である。
【図２０】実施の形態４にかかる分解能可変型ＡＤ変換器の回路構成の第１の例である。
【図２１】実施の形態４にかかる分解能可変型ＡＤ変換器の回路構成の第２の例である。
【図２２】実施の形態４にかかる可変ＲＳＳＩの入出力特性および分解能可変型ＡＤ変換器の分解能を示すグラフである。
【図２３】実施の形態４にかかる可変ＲＳＳＩの入出力特性および分解能可変型ＡＤ変換器の分解能を示すグラフである。
【図２４】関連技術にかかる電力検出回路のブロック構成である。
【図２５】関連技術にかかるＲＳＳＩの入出力特性およびＡＤ変換器の分解能を示すグラフである。
【図２６】関連技術にかかる電力検出回路のブロック構成である。
【発明を実施するための形態】
【００１８】
発明の実施の形態１
【００１９】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１は、本発明の実施の形態１による電力検出回路１００を示すブロック図である。電力検出回路１００は、アンテナ部１１１と、アンプ部１１２と、ミキサ部１１３と、可変ＲＳＳＩ部１１４と、ＡＤ変換器１１５とを有する。
【００２０】
アンテナ部１１１は、無線信号を受信する。アンプ部１１２は、アンテナ部１１１からのアンテナ受信信号を増幅する。ミキサ部１１３は、アンプ部１１２からの出力信号を発振回路１１６が生成する発振器周波数分低い周波数信号へ変換する。
【００２１】
可変ＲＳＳＩ部１１４は、ミキサ部１１３が周波数変換した信号電力のアナログ値（電圧）を出力する。ＡＤ変換器１１５は、可変ＲＳＳＩ部１１４が出力したアナログ値をデジタル値へ変換する。なお、可変ＲＳＳＩ部１１４の前段に帯域制限フィルタを設置してもよい。
【００２２】
図２に、可変ＲＳＳＩ部１１４の具体的な第１の回路例を示す。図２に示すように、可変ＲＳＳＩ部１１４は、リミッティングアンプＬＡＭＰ１２１〜ＬＡＭＰ１２４と、全波整流器ＣＯＭ１２１〜ＣＯＭ１２５と、抵抗Ｒ１２１とを有する。
【００２３】
リミッティングアンプＬＡＭＰ１２１〜ＬＡＭＰ１２４は、可変ＲＳＳＩ部１１４の入力端子ＩＮと、ノードＮ１２５との間に直列接続されている。リミッティングアンプＬＡＭＰ１２１〜ＬＡＭＰ１２４の出力信号は、それぞれノードＮ１２２〜Ｎ１２５に出力される。
【００２４】
なお、各リミッティングアンプ間は差動接続（０°と１８０°信号を用いる）とすることが好ましい。但し、図２では、図面の簡略化のため当該差動接続の構成は省略している。このため、各リミッティングアンプ間が差動接続されている場合は、例えば、ノードＮ１２１では差動接続それぞれに対してノードＮ１２１Ａ、Ｎ１２１Ｂが存在することに注意する。各リミッティングアンプ間を差動接続とすることで、雑音等の外乱への耐性を強くすることができる。また、非差動接続の場合（単相信号を用いる場合）に比べて信号振幅を２倍にできるメリットがある。
【００２５】
特に、最近の微細なデジタルＣＭＯＳプロセスを用いてＲＳＳＩを設計する場合、混載するデジタル回路のスイッチング雑音の問題や、電源電圧の低下による信号振幅低減の問題が顕著となるため、差動接続を用いることがより好ましい。一方で、差動回路内のトランジスタ対のしきい値ずれによるＤＣオフセットは微細化とともに増加する傾向にある。このため、ＤＣオフセットキャンセル回路を設けたほうが良い。ＤＣオフセットキャンセルの方法には、リミッティングアンプ段間でＡＣ結合する方法や、ＤＣオフセット成分をトランジスタ対へフィードバックして除去する方法などがある。
【００２６】
リミッティングアンプＬＡＭＰ１２１〜ＬＡＭＰ１２４は、それぞれ入力信号をゲインＧ倍に増幅して出力する。一般に、全リミッティングアンプのゲインＧは同一にする。但し、入力信号が大きくなっていくと、（電源電圧により制限される）ある一定振幅で飽和する。リミッティングアンプＬＡＭＰ１２１〜ＬＡＭＰ１２４は、このゲインＧを制御信号ＣＮＴＬ１により可変する。このことにより、可変ＲＳＳＩ部１１４の入出力特性、具体的には入力電圧に対する出力電圧の傾きを変えることができる。
【００２７】
全波整流器ＣＯＭ１２１〜ＣＯＭ１２５は、それぞれ入力信号であるノードＮ１２１〜Ｎ１２５に印加される信号の信号振幅に応じて電流をノードＮ１２６へ出力する。ここで、差動信号が入力される場合、整流器は信号差の絶対値に応じて電流を出力する。例えば、信号差の絶対値が小さいときには電流を多く、逆に信号差の絶対値が大きいときには電流を少なく出力する。なお、これとは逆の特性になるよう設計しても良い。このとき、可変ＲＳＳＩ部１１４の入力電力に対して出力電圧が線形の関係になるようにするには、整流器を入力電圧の二乗に対して出力電流が比例するように設計することが望ましい。
【００２８】
また、可変ＲＳＳＩ部１１４には、抵抗Ｒ１２１へ流れ込む電流のＡＣ成分を除去するローパスフィルタを設けるほうがより好ましい。例えば、この抵抗Ｒ１２１と並列に容量素子を付加する等が考えられる。これにより、可変ＲＳＳＩ部１１４の出力Ｖｏｕｔ（ＲＳＳＩ）を平滑化できる。このため、後段のＡＤ変換器１１５のデジタル出力コードの時間変動を小さくできる。
【００２９】
図３に、ゲインが可変であるリミッティングアンプＬＡＭＰ１２１〜ＬＡＭＰ１２４の具体的な回路例を示す。なお、リミッティングアンプＬＡＭＰ１２１〜ＬＡＭＰ１２４は同様の構成であるため、リミッティングアンプＬＡＭＰ１２１を代表例として、図３に示す。図３に示すように、リミッティングアンプＬＡＭＰ１２１は、ＮＭＯＳトランジスタＭＮ１３１Ａ、ＭＮ１３１Ｂと、抵抗Ｒ１３１Ａ、Ｒ１３１Ｂと、定電流源ＣＣ１３１Ａ、ＣＣ１３１Ｂと、抵抗Ｒ１３２とを有する。
【００３０】
抵抗Ｒ１３１Ａは、電源端子ＶＤＤと出力端子ＯＵＴ＿Ｎとの間に接続される。ＮＭＯＳトランジスタＭＮ１３１Ａは、ドレインが出力端子ＯＵＴ＿Ｎ、ソースがノードＮ１３１Ａに接続される。また、ゲートに差動入力信号ＩＮ＿Ｐが入力される。定電流源ＣＣ１３１Ａは、ノードＮ１３１Ａと接地端子ＧＮＤとの間に接続される。
【００３１】
抵抗Ｒ１３１Ｂは、電源端子ＶＤＤと出力端子ＯＵＴ＿Ｐとの間に接続される。ＮＭＯＳトランジスタＭＮ１３１Ｂは、ドレインが出力端子ＯＵＴ＿Ｐ、ソースがノードＮ１３１Ｂに接続される。また、ゲートに差動入力信号ＩＮ＿Ｎが入力される。定電流源ＣＣ１３１Ｂは、ノードＮ１３１Ｂと接地端子ＧＮＤとの間に接続される。
【００３２】
抵抗Ｒ１３２は、ノードＮ１３１ＡとＮ１３１Ｂとの間に接続される。また、抵抗Ｒ１３１Ａ、Ｒ１３１Ｂの抵抗値をＲ１３１とし、抵抗Ｒ１３２の抵抗値をＲ１３２とすると、リミッティングアンプＬＡＭＰ１２１のゲインＧは、簡単にはＲ１３１／Ｒ１３２としてあらわせる。よって、抵抗Ｒ１３１Ａ、Ｒ１３１ＢもしくはＲ１３２の抵抗値を可変することで、リミッティングアンプのゲインＧを変えられる。但し、高周波電流が流れるＲ１３１Ａ、Ｒ１３１Ｂを可変とするのではなく、低周波電流が流れるＲ１３２を可変したほうが、設計が容易となる利点がある。なお、図３は、抵抗Ｒ１３２を制御信号ＣＮＴＬ１で可変とする構成の例である。
【００３３】
また、抵抗Ｒ１３１Ａ、Ｒ１３１ＢもしくはＲ１３２の可変抵抗は、トランジスタ等のスイッチにより複数の抵抗素子を制御信号ＣＮＴＬ１（デジタル信号）に応じてオン・オフ制御することで構成できる。ただし、スイッチのサイズは、寄生抵抗を考慮して十分に大きく設計する方が望ましい。また、この回路のゲインはＲ１３１／Ｒ１３２の抵抗比だけで決定されるため、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）ばらつき耐性が高い。
【００３４】
図４に、可変ＲＳＳＩ部１１４の具体的な第２の回路例を示す。図４の可変ＲＳＳＩ部１１４は、図２の回路構成と異なり、リミッティングアンプのゲインは固定したまま、電流電圧変換用の抵抗Ｒ１２１を可変抵抗ＲＶ１２１に変更している。この可変抵抗ＲＶ１２１の抵抗値を変えることで、可変ＲＳＳＩ部１１４の入出力特性を変えられる。例えば、抵抗値を大きくすると、傾き（入力電力に対する出力電圧）は大きくなる。可変抵抗は、先述したように、スイッチにより複数の抵抗素子を制御信号ＣＮＴＬ１（デジタル信号）に応じてオン・オフ制御することで構成できる。
【００３５】
図５に、可変ＲＳＳＩ部１１４の具体的な第３の回路例を示す。図５の可変ＲＳＳＩ部１１４は、図２の回路構成と異なり、リミッティングアンプのゲインは固定したまま、全波整流器の電流を可変とする。この電流可変型の全波整流器をＣＯＭＶ１２１〜ＣＯＭＶ１２５とする。電流可変型の全波整流器ＣＯＭＶ１２１〜ＣＯＭＶ１２５により、電流Ｉ１〜Ｉ５の電流値を変えることで、可変ＲＳＳＩ部１１４の入出力特性を変えられる。例えば、電流量を増やすと、傾きは大きくなる。また、全波整流器の電流を遮断することで、入出力特性は平行移動する。さらに、その電流を遮断する全波整流器の段数を増やすことで、平行移動量は大きくなる。
【００３６】
図６に、電流可変型の全波整流器ＣＯＭＶ１２１〜ＣＯＭＶ１２５の具体的な回路例を示す。なお、電流可変型の全波整流器ＣＯＭＶ１２１〜ＣＯＭＶ１２５は同様の構成であるため、全波整流器ＣＯＭＶ１２１を代表例として、図６に示す。図６に示すように、全波整流器ＣＯＭＶ１２１は、ＰＭＯＳトランジスタＭＰ１４１〜ＭＰ１４５と、ＮＭＯＳトランジスタＭＮ１４１〜ＭＮ１４６と、スイッチＳＷ１４１、ＳＷ１４２とを有する。
【００３７】
ＰＭＯＳトランジスタＭＰ１４１は、ソースが電源端子ＶＤＤ、ドレインとゲートがノードＮ１４１に接続される。ＰＭＯＳトランジスタＭＰ１４２は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１４２、ゲートがノードＮ１４１に接続される。ＰＭＯＳトランジスタＭＰ１４３は、ソースが電源端子ＶＤＤ、ドレインとゲートがノードＮ１４２に接続される。
【００３８】
ＰＭＯＳトランジスタＭＰ１４４は、ソースが電源端子ＶＤＤ、ドレインが出力端子ＯＵＴに接続される。ＰＭＯＳトランジスタＭＰ１４５は、ソースが電源端子ＶＤＤ、ドレインが出力端子ＯＵＴに接続される。
【００３９】
スイッチＳＷ１４１は、デジタル制御信号ＣＮＴＬ１に応じて、ＰＭＯＳトランジスタＭＰ１４４のゲートを電源端子ＶＤＤもしくはノードＮ１４２に接続する。スイッチＳＷ１４２は、デジタル制御信号ＣＮＴＬ１に応じて、ＰＭＯＳトランジスタＭＰ１４５のゲートを電源端子ＶＤＤもしくはノードＮ１４２に接続する。
【００４０】
ＮＭＯＳトランジスタＭＮ１４１は、ドレインがノードＮ１４１、ソースがノードＮ１４３に接続される。ＮＭＯＳトランジスタＭＮ１４２は、ドレインがノードＮ１４２、ソースがノードＮ１４４に接続される。ＮＭＯＳトランジスタＭＮ１４１、ＭＮ１４２のゲートには、差動入力信号ＩＮ＿Ｐが入力される。
【００４１】
ＮＭＯＳトランジスタＭＮ１４３は、ドレインがノードＮ１４２、ソースがノードＮ１４３に接続される。ＮＭＯＳトランジスタＭＮ１４４は、ドレインがノードＮ１４１、ソースがノードＮ１４４に接続される。ＮＭＯＳトランジスタＭＮ１４３、ＭＮ１４４のゲートには、差動入力信号ＩＮ＿Ｎが入力される。
【００４２】
ＮＭＯＳトランジスタＭＮ１４５は、ドレインがノードＮ１４３、ソースが接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＭＮ１４６は、ドレインがノードＮ１４４、ソースが接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＭＮ１４５、ＭＮ１４６のゲートには、バイアス電圧ＢＩＡＳが印加される。
【００４３】
なお、ＰＭＯＳトランジスタＭＰ１４１〜ＭＰ１４３と、ＮＭＯＳトランジスタＭＮ１４１〜ＭＮ１４６とで、整流部を構成するものとする。また、ＰＭＯＳトランジスタＭＰ１４３のドレイン電流を整流電流と称す。
【００４４】
上記回路構成からもわかるように、ＰＭＯＳトランジスタＭＰ１４３と、ＭＰ１４４、ＭＰ１４５は、それぞれスイッチＳＷ１４１、ＳＷ１４２を経由してカレントミラー接続されている。よって、スイッチＳＷ１４１、ＳＷ１４２により、ＰＭＯＳトランジスタＭＰ１４４、ＭＰ１４５のゲートがノードＮ１４２に接続される場合、ＰＭＯＳトランジスタＭＰ１４４、ＭＰ１４５は、それぞれオン状態となり、ＰＭＯＳトランジスタＭＰ１４３のドレイン電流に応じたミラー電流を流す。なお、この状態では、ＰＭＯＳトランジスタＭＰ１４４、ＭＰ１４５が電流源とみなすことができる。一方、スイッチＳＷ１４１、ＳＷ１４２により、ＰＭＯＳトランジスタＭＰ１４４、ＭＰ１４５のゲートが電源端子ＶＤＤに接続される場合、ＰＭＯＳトランジスタＭＰ１４４、ＭＰ１４５がオフ状態となり、電流を流さない。
【００４５】
また、カレントミラー回路の出力側を構成するＰＭＯＳトランジスタＭＰ１４４、ＭＰ１４５は、それぞれゲートサイズが異なるように設計されている。例えば、ＰＭＯＳトランジスタＭＰ１４５のオン電流が、ＰＭＯＳトランジスタＭＰ１４４のオン電流の２倍となるようにゲートサイズが設計される。
【００４６】
ＰＭＯＳトランジスタＭＰ１４４、ＭＰ１４５は、デジタル制御信号ＣＮＴＬ１により出力電流をデジタル制御可能である。このことにより、０倍、１倍、２倍、３倍のサイズに重み付けされた電流が出力可能である。例えば、デジタル制御信号ＣＮＴＬ１によりＰＭＯＳトランジスタＭＰ１４４だけオンとなる場合、全波整流器ＣＯＭＶ１２１の出力電流は１倍となる。ＰＭＯＳトランジスタＭＰ１４５だけオンとなる場合、全波整流器ＣＯＭＶ１２１の出力電流は２倍となる。ＰＭＯＳトランジスタＭＰ１４４、ＭＰ１４５がオンとなる場合、全波整流器ＣＯＭＶ１２１の出力電流は３倍となる。そして、ＰＭＯＳトランジスタＭＰ１４４、ＭＰ１４５がオフとなる場合、全波整流器ＣＯＭＶ１２１の出力電流は０となる。
【００４７】
図７に、可変ＲＳＳＩ部１１４の具体的な第４の回路例を示す。図７の可変ＲＳＳＩ部１１４は、図２の回路構成と異なり、リミッティングアンプのゲインは固定したまま、抵抗端電圧を変換して出力するオフセット−ゲイン可変回路１５０により、可変ＲＳＳＩ部１１４の入出力特性を変えられる。
【００４８】
図８に、オフセット―ゲイン可変回路１５０の具体的な回路例を示す。オフセット―ゲイン可変回路１５０は、ソースフォロワ回路１５１と、増幅回路１５２とを有する。ソースフォロワ回路１５１は、ＮＭＯＳトランジスタＭＮ１５１と、定電流源ＣＣ１５１とを有する。増幅回路１５２は、オペアンプＯＰＡ１５２と、抵抗Ｒ１５２と、可変抵抗ＲＶ１５２とを有する。
【００４９】
ＮＭＯＳトランジスタＭＮ１５１は、ドレインが電源端子ＶＤＤ、ソースがノードＮ１５１、ゲートがオフセット―ゲイン可変回路１５０の入力端子ＩＮに接続される。定電流源ＣＣ１５１は、ノードＮ１５１と接地端子ＧＮＤとの間に接続される。
【００５０】
オペアンプＯＰＡ１５２は、非反転入力端子がノードＮ１５１、反転入力端子がノードＮ１５２、出力端子がオフセット―ゲイン可変回路１５０の出力端子ＯＵＴに接続される。抵抗Ｒ１５２は、オフセット―ゲイン可変回路１５０の出力端子ＯＵＴとノードＮ１５２との間に接続される。可変抵抗ＲＶ１５２は、ノードＮ１５２と接地端子ＧＮＤとの間に接続される。
【００５１】
可変抵抗ＲＶ１５２は、先述したように、スイッチにより複数の抵抗素子を制御信号ＣＮＴＬ１（デジタル信号）に応じてオン・オフ制御することにより構成できる。そして、この可変抵抗ＲＶ１５２の抵抗値に応じて、増幅回路１５２のゲインを可変できる。なお、図８の例では、ソースフォロワ回路１５１を前段、増幅回路１５２を後段としてオフセット―ゲイン可変回路１５０を構成しているが、逆に増幅回路１５２を前段、ソースフォロワ回路１５１を後段としてもよい。
【００５２】
また、図８の例では、ソースフォロワ回路１つの構成であるが、オフセット―ゲイン可変回路１５０において複数のソースフォロワ回路を接続してもよい。複数のソースフォロワ回路を経由させるか、させないかでオフセット値を可変させることができる。
【００５３】
なお、オフセット―ゲイン可変回路１５０の入出力信号はＤＣ信号であるため、オフセット―ゲイン可変回路１５０の設計は比較的容易である。
【００５４】
以上、第１〜第４の回路構成の可変ＲＳＳＩ部１１４を示したが、それぞれの特徴を組み合わせた構成を採用してもよい。このことにより、可変ＲＳＳＩ部１１４の入出力特性を切替えられることは明らかである。
【００５５】
図９に、電力強度範囲によって電力検出回路の所要分解能が異なる場合の具体例を示した模擬図を示す。具体的には、電力検出回路は、微小電力範囲−８０ｄＢｍ〜−６０ｄＢｍ（１ｍＷが０ｄＢｍに相当）の範囲では２ｄＢ刻みと高分解能で、電力範囲−６０ｄＢｍ〜０ｄＢｍの範囲では１０ｄＢ刻みと低分解能で電力検出する。このような高分解能な微小電力検出回路は、テレビの空き周波数を利用するＩＥＥＥ８０２．２２やＩＥＥＥＳＣＣ４１等に代表される、コグニティブ無線のスペクトラムセンシングとして用いることができる。例えば、北米においてはおよそ５０ＭＨｚ〜７００ＭＨｚにわたるデジタルＴＶのバンドの使用が認可されている。このコグニティブ無線では、その周波数が使用されているか否かを判断するために、高精度な電力検出が要求される。したがって、微小電力検出は高分解能である必要がある。逆に言えば、非微小電力検出は高分解能である必要がない。なお、ここでは異なる２つの電力範囲で異なる分解能を有する場合について述べたものの、２以上の複数の分解能を有する場合に同様に拡張することは容易である。
【００５６】
ここで、図２５に示したように、関連技術にかかる電力検出回路１は、ＲＳＳＩ部１４の入力電力に対して出力電圧が一直線上にしかないとき、狭い微小電力範囲での高い分解能検出により、ＡＤ変換器１５の所要分解能（ビット数）が決定される。つまり、１ｄＢあたりのＲＳＳＩ部１４の出力電圧Ｖｏｕｔ（ＲＳＳＩ）が小さいため、ＡＤ変換器１５の１ＬＳＢステップ電圧を小さく設計せざるを得ない。
【００５７】
ここで、図１０に、本実施の形態１にかかる電力検出回路１００の可変ＲＳＳＩ部１１４の入出力特性およびその後段のＡＤ変換器１１５の所要分解能を示す。本実施の形態１の電力検出回路１００では、図１０に示すように、異なる分解能で入出力特性を示す直線を分割して切替えることが可能である。例えば、図１０に示すように、−８０ｄＢｍ〜−６０ｄＢｍの範囲の直線特性（図中Ａの直線）と、−６０ｄＢｍ〜０ｄＢｍの範囲の直線特性（図中Ｂの直線）に分割して切り替えることが可能である。これにより、直線の傾き（＝１ｄＢあたりの可変ＲＳＳＩ部１１４の出力電圧）を大きくできるため、図２５に特性を示した関連技術にかかる電力検出回路１と比べて、ＡＤ変換器の所要分解能を低減することができる。このことにより、ＡＤ変換器１１５の面積や消費電力を関連技術よりも削減することが可能であり、また、線形性や雑音耐性を改善することもできる。
【００５８】
図１１に、本実施の形態１の具体的なシミュレーション実行結果例を示す。この実行結果で用いられた可変ＲＳＳＩ部１１４は、１段あたり１０ｄＢのゲインを持つ６段のリミッティングアンプから構成されているとともに、入出力特性は電流可変型の全波整流器により切替えられる。この図１１は、可変ＲＳＳＩ部１１４への入力電力をスイープしたときの、出力電圧Ｖｏｕｔ（ＲＳＳＩ）、および線形理想値からの誤差をプロットしたものである。大電力検出時には、全ての全波整流器を１倍の出力電流で動作させるのに対して、微小電力検出時には後段３段の全波整流器を３倍の出力電流で動作させる。これにより、大電力検出時の傾きに対して、微小電力検出時の傾きを２．４倍に大きくすることができる。このため、関連技術に比べて、ＡＤ変換器のビット数はおよそ１．２ビット削減できる。なお、削減ビット数は、Ｌｏｇ２(微小電力検出時の傾き／大電力検出時の傾き)から算出した。
【００５９】
発明の実施の形態２
【００６０】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、実施の形態１と同様、本発明を電力検出回路に適用したものである。図１２に本実施の形態２にかかる電力検出回路２００の構成の一例を示す。
【００６１】
図１２に示すように、電力検出回路２００は、アンテナ部１１１と、可変アンプ部２１２と、ミキサ部１１３と、可変ＲＳＳＩ部１１４と、ＡＤ変換器１１５とを有する。なお、図１２に示された符号のうち、図１と同じ符号を付した構成は、図１と同様の構成を示している。本実施の形態２にかかる電力検出回路２００が実施の形態１にかかる電力検出回路１００と異なる点は可変アンプ部２１２である。よって、本実施の形態２では、その実施の形態１との相違箇所を重点的に説明し、その他の同様の箇所の説明は省略する。
【００６２】
可変アンプ部２１２は、ゲインを可変とすることができる。図１３に可変アンプ部２１２のブロック構成の一例を示す。図１３に示すように、可変アンプ部２１２は、サブ増幅器ＡＭＰ２２１、ＡＭＰ２２２と、スイッチ回路ＳＷ２２１、ＳＷ２２２とを有する。
【００６３】
サブ増幅器ＡＭＰ２２１とスイッチ回路ＳＷ２２１とは、可変アンプ部２１２の入力端子ＩＮと出力端子ＯＵＴとの間に直列接続されている。サブ増幅器ＡＭＰ２２２とスイッチ回路ＳＷ２２２とは、可変アンプ部２１２の入力端子ＩＮと出力端子ＯＵＴとの間に直列接続されている。また、サブ増幅器ＡＭＰ２２１、スイッチ回路ＳＷ２２１と、サブ増幅器ＡＭＰ２２２、スイッチ回路ＳＷ２２２とが並列接続されている。
【００６４】
サブ増幅器ＡＭＰ２２１とＡＭＰ２２２とは異なるゲインを有している。例えば、サブ増幅器ＡＭＰ２２１のゲインを０ｄＢ、サブ増幅器ＡＭＰ２２２のゲインを２０ｄＢとする。スイッチ回路ＳＷ２２１、ＳＷ２２２は、制御信号ＣＮＴＬ２に応じてどちらか一方がオン状態となるよう動作する。このことにより、可変アンプ部２１２は、０ｄＢ、２０ｄＢのゲインを切り替えることができる。
【００６５】
更に、各サブ増幅器が可変抵抗素子、可変トランスコンダクタンス回路等の調整機構によって、ゲインを切替えられるようにしてもよい。例えば、各サブ増幅器が図８の増幅器１５２のように、可変抵抗によりゲインを可変とするような例が想定される。
【００６６】
次に、本実施の形態２にかかる電力検出回路２００の動作と効果について、図面を参照して詳細に説明する。
【００６７】
まず、関連技術にかかる電力検出回路２（図２６参照）におけるＲＳＳＩ部１４の入出力特性および後段のＡＤ変換器１５の所要分解能を示したグラフを、図１４に示す。このＡＤ変換器１５の想定する所要分解能は、図２５で先述したものと同じである。電力検出回路２のアンプ部１２は、制御信号によりゲインが切替えられる機構を有する。このゲインが、例えば０ｄＢと２０ｄＢで切替えられる場合を考える。
【００６８】
この場合、アンプ部１２が２０ｄＢのゲインを有することから、図２５と同じアンテナ入力電力範囲（−８０ｄＢｍ〜０ｄＢｍ）を得るためには、ＲＳＳＩ部１４の入力電力範囲を−６０ｄＢｍ〜０ｄＢｍにすればよい。つまり、例えばアンテナ入力電力が最低の−８０ｄＢｍの場合、アンプのゲインを２０ｄＢに設定することで、ＲＳＳＩ部１４の入力電力は−６０ｄＢｍとなる。よって、ＲＳＳＩ部１４のダイナミックレンジが同じ条件下では、図２５に示した場合と比べ、このような構成はより微小な電力検出ができる。
【００６９】
逆に、アンテナ入力電力が最高の０ｄＢｍの場合、アンプ部１２のゲインを０ｄＢｍに設定することで、ＲＳＳＩ部１４の入力電力は０ｄＢｍとなる。よって、制御信号によりゲインが切替えられることにより、図２５と同様のダイナミックレンジを得ることができる。
【００７０】
以上から、関連技術にかかる電力検出回路２は、アンテナ入力電力範囲に応じてアンプ部１２のゲインを切替えることで、高感度かつ広ダイナミックレンジで電力検出できる。しかし、ＲＳＳＩ部１３の入出力特性は−６０ｄＢｍ〜０ｄＢｍで同一である。つまり、電力検出回路２は、−６０ｄＢのダイナミックレンジと微小電力検出時の高い分解能（例えば、−６０ｄＢｍ〜−４０ｄＢｍの電力範囲に要求される分解能）を有する。ここから、電力検出回路２は、電力検出回路１と同様、ＡＤ変換器１５の所要分解能（ビット数）が高くなる問題を有している。
【００７１】
ここで、本実施の形態２の電力検出回路２００における可変ＲＳＳＩ部１１４の入出力特性および後段のＡＤ変換器１１５の所要分解能を示したグラフを図１５に示す。図１５に示すように、本実施の形態２にかかる電力検出回路２００では、図１４に特性を示した電力検出回路２と異なり、検出電力範囲に応じて、異なる分解能で直線を分割して切替えることができる。電力検出回路２００は、大信号入力時には、可変アンプ部１１２のゲインを０ｄＢに設定するとともに、可変ＲＳＳＩ部１１４の入出力特性が−６０〜０ｄＢｍで変化するように設定する。これは、アンテナ入力電力範囲では、−６０〜０ｄＢｍでの変化に相当する。
【００７２】
一方、電力検出回路２００は、微小信号電力入力時には、可変アンプ部１１２のゲインを２０ｄＢに設定するとともに、可変ＲＳＳＩ部１１４の入出力特性が−６０〜−４０ｄＢｍで変化するように切替える。これは、アンテナ入力電力範囲では、−８０〜−６０ｄＢｍでの変化に相当する。これにより、直線の傾き（１ｄＢあたりのＲＳＳＩ出力電圧）を大きくできる。このため、図１４に特性を示した電力検出回路２と比べて、ＡＤ変換器１１５の所要分解能を低減できる。このことにより、ＡＤ変換器１１５の面積や消費電力を削減することが可能となる。また、ＡＤ変換器１１５の線形性や雑音耐性を改善することもできる。
【００７３】
発明の実施の形態３
【００７４】
以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。この実施の形態３は、実施の形態１、２と同様、本発明を電力検出回路に適用したものである。図１６に本実施の形態３にかかる電力検出回路３００の構成の一例を示す。
【００７５】
図１６に示すように、電力検出回路３００は、アンテナ部１１１と、可変アンプ部２１２と、ミキサ部１１３と、可変ＲＳＳＩ部１１４と、ＡＤ変換器１１５と、ＤＳＰ（デジタル信号プロセッサ）部３１６とを有する。なお、図１６に示された符号のうち、図１２と同じ符号を付した構成は、図１２と同様の構成を示している。本実施の形態３にかかる電力検出回路３００が実施の形態２にかかる電力検出回路２００と異なるのは、電力検出回路３００が更にＤＳＰ部３１６を備える点である。よって、本実施の形態３では、その実施の形態２との相違箇所を重点的に説明し、その他の同様の箇所の説明は省略する。
【００７６】
ＤＳＰ部３１６は、ＡＤ変換器１１５を経由して可変ＲＳＳＩ部１１４の出力するアナログ信号（電圧）により、可変ＲＳＳＩ部１１４が入力する入力信号の電力が検出範囲外（オーバーレンジ）となっているかを判定する。そして、ＤＳＰ部３１６は、その判定結果に応じて、制御信号ＣＮＴＬ１を生成する。なお、ＤＳＰ部３１６を判定部と称する。
【００７７】
次に、本実施の形態３にかかる電力検出回路３００の動作と効果について図面を参照して詳細に説明する。
【００７８】
図１７に、本実施の形態３にかかる電力検出回路３００の動作を示す第１のフローチャートを示す。図１７に示すように、まず、電力検出回路３００を実施の形態２で先述した高分解能、かつ微弱電力検出用の設定に初期化する（Ｓ３０１）。そして、電力検出回路３００が電力検出を実行（Ｓ３０２）した際に、ＤＳＰ部３１６はオーバーレンジであるかどうかを判断することにより、電力検出回路３００の次の動作を決定する（Ｓ３０３）。
【００７９】
オーバーレンジでない場合（Ｓ３０３ＮＯ）は、電力検出回路３００の動作はそのまま終了する。逆にオーバーレンジである場合（Ｓ３０３ＹＥＳ）は、ＤＳＰ部３１６は、制御信号ＣＮＴＬ１により、電力検出回路３００の設定を先述した低分解能、大電力検出用の設定へ変更する（Ｓ３０４）。その後、電力検出回路３００は電力検出を実行（Ｓ３０５）して終了する。このようなフローを用いることで、入力電力に自動的に追従して電力検出回路３００の設定を切替えて電力検出できる。
【００８０】
図１８は、本実施の形態３にかかる電力検出回路３００の動作を示す第２のフローチャートである。本フローチャートは、図１７の例とちょうど逆の動作を示す。
【００８１】
図１８に示すように、まず、電力検出回路３００を低分解能、大電力検出用の設定に初期化する（Ｓ３１１）。そして、電力検出回路３００が電力検出を実行（Ｓ３１２）した際に、ＤＳＰ部３１６はアンダーレンジであるかどうかの判断をすることにより、電力検出回路３００の次の動作を決定する（Ｓ３１３）。
【００８２】
アンダーレンジでない場合（Ｓ３１３ＮＯ）は、電力検出回路３００の動作はそのまま終了する。逆にアンダーレンジである場合（Ｓ３１３ＹＥＳ）は、ＤＳＰ部３１６は、制御信号ＣＮＴＬ１により、電力検出回路３００の設定を実施の形態２で先述した高分解能、微小電力検出用の設定へ変更する（Ｓ３１４）。その後、電力検出回路３００は電力検出を実行（Ｓ３１５）して終了する。このようなフローを用いることで、図１７と同じく入力電力に自動的に追従して電力検出回路の設定を切替えて電力検出できる。
【００８３】
発明の実施の形態４
【００８４】
以下、本発明を適用した具体的な実施の形態４について、図面を参照しながら詳細に説明する。この実施の形態４は、実施の形態１〜３と同様、本発明を電力検出回路に適用したものである。図１９に本実施の形態４にかかる電力検出回路４００の構成の一例を示す。
【００８５】
図１９に示すように、電力検出回路４００は、アンテナ部１１１と、可変アンプ部２１２と、ミキサ部１１３と、可変ＲＳＳＩ部１１４と、分解能可変型ＡＤ変換器４１５と、ＤＳＰ（デジタル信号プロセッサ）部３１６とを有する。なお、図１９に示された符号のうち、図１６と同じ符号を付した構成は、図１６と同様の構成を示している。本実施の形態４にかかる電力検出回路４００が実施の形態３にかかる電力検出回路３００と異なるのは、電力検出回路４００が分解能可変型ＡＤ変換器４１５を備える点である。よって、本実施の形態４では、その実施の形態３との相違箇所を重点的に説明し、その他の同様の箇所の説明は省略する。
【００８６】
図２０に分解能可変型ＡＤ変換器４１５の第１の具体的な構成例を示す。図２０に示すように、分解能可変型ＡＤ変換器４１５は、サブＡＤ変換器４２１〜４２３と、スイッチ回路ＳＷ４２１〜ＳＷ４２３とを有する。サブＡＤ変換器４２１とスイッチ回路ＳＷ４２１とは分解能可変型ＡＤ変換器４１５の入力端子ＩＮと出力端子ＯＵＴとの間に直列接続され、第１の直列回路を構成している。サブＡＤ変換器４２２とスイッチ回路ＳＷ４２２とは分解能可変型ＡＤ変換器４１５の入力端子ＩＮと出力端子ＯＵＴとの間に直列接続され、第２の直列回路を構成している。サブＡＤ変換器４２３とスイッチ回路ＳＷ４２３とは分解能可変型ＡＤ変換器４１５の入力端子ＩＮと出力端子ＯＵＴとの間に直列接続され、第３の直列回路を構成している。また、第１〜第３の直列回路は、分解能可変型ＡＤ変換器４１５の入力端子ＩＮと出力端子ＯＵＴとの間で並列接続されている。
【００８７】
このとき、各サブＡＤ変換器４２１〜４２３の変換ビット数がそれぞれ異なるものとする。そして、スイッチ回路ＳＷ４２１〜ＳＷ４２３は、制御信号ＣＮＴＬ１に応じて、いずれか１つがオンとなり、他はオフとなる。このスイッチ回路の切り替えにより、分解能可変型ＡＤ変換器４１５の変換ビット数を切替えることができる。
【００８８】
図２１に分解能可変型ＡＤ変換器４１５の第２の具体的な構成例を示す。図２１に示すように、分解能可変型ＡＤ変換器４１５は、サブＡＤ変換器４２１〜４２３と、スイッチ回路ＳＷ４２１、ＳＷ４２２とを有する。
【００８９】
サブＡＤ変換器４２１〜４２３は、分解能可変型ＡＤ変換器４１５の入力端子ＩＮと出力端子ＯＵＴとの間に直列接続される。このとき、例えば、各サブＡＤ変換器の変換ビット数が４ビットだとすると、スイッチ回路ＳＷ４２１、ＳＷ４２２をオンとすれば、ＡＤ変換器の変換ビット数は１２ビットとなる。一方、スイッチ回路ＳＷ４２１、ＳＷ４２２を全てオフすれば、変換ビット数は４ビットとなる。このような構成は、パイプライン方式のＡＤ変換器に適している。
【００９０】
本実施の形態４では、電力検出分解能に応じて、ＡＤ変換器のビット数も制御する。具体的には、図２２、図２３に示すように、高分解能検出時（図２２）には、ＡＤ変換器のビット数を増やすのに対して、低分解能検出時（図２３）にはＡＤ変換器のビット数を減らす。このように、ＡＤ変換器の分解能も制御することで、本実施の形態４にかかる電力検出回路４００は、実施の形態３にかかる電力検出回路３００に比べて、より低電力動作が可能となる。
【００９１】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【００９２】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【００９３】
この出願は、２０１０年６月２２日に出願された日本出願特願２０１０−１４１４３２を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【００９４】
本発明は、入出力特性を可変するＲＳＳＩを用いた電力検出回路に適用される。
【符号の説明】
【００９５】
１００  電力検出回路
１１１  アンテナ部
１１２  アンプ部
１１３  ミキサ部
１１４  可変ＲＳＳＩ部
１１５  ＡＤ変換器１１５
１１６  発振回路
ＬＡＭＰ１２１〜ＬＡＭＰ１２４  リミッティングアンプ
ＣＯＭ１２１〜ＣＯＭ１２５  全波整流器
Ｒ１２１  抵抗
ＲＶ１２１  可変抵抗
ＭＮ１３１Ａ、ＭＮ１３１Ｂ  ＮＭＯＳトランジスタ
Ｒ１３１Ａ、Ｒ１３１Ｂ  抵抗
ＣＣ１３１Ａ、ＣＣ１３１Ｂ  定電流源
Ｒ１３２  抵抗
ＣＯＭＶ１２１〜ＣＯＭＶ１２５  電流可変型の全波整流器
ＭＰ１４１〜ＭＰ１４５  ＰＭＯＳトランジスタ
ＭＮ１４１〜ＭＮ１４６  ＮＭＯＳトランジスタ
ＳＷ１４１、ＳＷ１４２  スイッチ
１５０  オフセット―ゲイン可変回路
１５１  ソースフォロワ回路
１５２  増幅回路
ＭＮ１５１  ＮＭＯＳトランジスタ
ＣＣ１５１  定電流源
ＯＰＡ１５２  オペアンプ
Ｒ１５２  抵抗
ＲＶ１５２  可変抵抗
２００  電力検出回路
２１２  可変アンプ部
ＡＭＰ２２１、ＡＭＰ２２２  サブ増幅器
ＳＷ２２１、ＳＷ２２２  スイッチ回路
３００  電力検出回路
３１６  ＤＳＰ（デジタル信号プロセッサ）部
４００  電力検出回路
４１５  分解能可変型ＡＤ変換器
４２１〜４２３  サブＡＤ変換器
ＳＷ４２１〜ＳＷ４２３  スイッチ回路【００９６】
（付記１）受信信号を増幅する増幅部と、前記増幅部で増幅した信号を中間信号に変換するミキサ部と、前記ミキサ部から入力した入力信号の信号電力レベルを検出し、アナログ電圧信号として出力する受信強度検出部と、前記受信強度検出部のアナログ電圧信号をデジタル信号に変換するＡＤ変換器と、を有し、前記受信強度検出部は、前記入力信号の信号電力の検出分解能に応じて、出力するアナログ電圧信号の出力特性を切り替え可能とする電力検出回路。【００９７】
（付記２）前記受信強度検出部は、前記入力信号を入力する、直列接続される複数のリミッティングアンプと、前記入力信号もしくは前記複数のリミッティングアンプの増幅した信号に応じたそれぞれの電流を生成する複数の整流器と、前記複数の整流器が生成した電流の電流量に応じて前記アナログ電圧信号を生成する第１の抵抗と、を有する付記１に記載の電力検出回路。【００９８】
（付記３）前記リミッティングアンプは、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、増幅率を可変とする付記２に記載の電力検出回路。【００９９】
（付記４）前記複数のリミッティングアンプがそれぞれ前段、後段と差動接続されており、前記リミッティングアンプは、第１の電源端子と、当該リミッティングアンプの第１、第２の出力端子との間にそれぞれに接続される第１、第２の抵抗部と、当該リミッティングアンプの入力差動信号の一方をゲートに入力し、前記第１の出力端子と第１のノードとの間に接続される第１のトランジスタと、当該リミッティングアンプの入力差動信号の他方をゲートに入力し、前記第２の出力端子と第２のノードとの間に接続される第２のトランジスタと、前記第１、第２のノード間に接続される第３の抵抗部と、前記第１、第２のノードと、第２の電源端子との間にそれぞれ接続される出力定電流が実質的に等しい第１、第２の定電流源と、を有し、前記第１、第２の抵抗部の抵抗値、もしくは、前記第３の抵抗部の抵抗値が、前記制御信号に応じて可変である付記３に記載の電力検出回路。【０１００】
（付記５）前記第１の抵抗は、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、抵抗値を可変とする付記２に記載の電力検出回路。【０１０１】
（付記６）前記整流器は、前記入力信号もしくはリミッティングアンプの増幅した信号を基に生成する電流の電流値を、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、可変とする付記２に記載の電力検出回路。【０１０２】
（付記７）前記整流器は、前記入力信号もしくはリミッティングアンプの増幅した信号に応じた整流電流を出力する整流部と、前記整流部の出力した整流電流に応じて、電流量が調整される複数の電流源と、を有し、前記制御信号に応じて、オン状態となる前記複数の電流源の数を制御し、当該整流器が生成する電流の電流値を可変とする付記６に記載の電力検出回路。【０１０３】
（付記８）前記複数のリミッティングアンプがそれぞれ前段、後段と差動接続されており、前記整流器は、第１の電源端子と第１のノードとの間に接続され、ゲートが前記第１のノードに接続される第１のトランジスタと、前記第１のノードと第２のノードとの間に接続され、ゲートが当該整流器の第１の入力端子に接続される第２のトランジスタと、前記第１の電源端子と第３のノードとの間に接続され、ゲートが第３のノードに接続される第３のトランジスタと、前記第３のノードと前記第２のノードとの間に接続され、ゲートが当該整流器の第２の入力端子に接続される第４のトランジスタと、前記第３のノードと第４のノードとの間に接続され、ゲートが前記第１の入力端子に接続される第５のトランジスタと、前記第１のノードと前記第４のノードとの間に接続され、ゲートが前記第２の入力端子に接続される第６のトランジスタと、前記第２のノードと第２の電源端子との間に接続される第１の定電流源と、前記第４のノードと前記第２の電源端子との間に接続される第２の定電流源と、前記第１の電源端子と前記第３のノードとの間に接続され、ゲートが前記第１のノードに接続される第７のトランジスタと、前記第１の電源端子と当該整流器の出力端子との間に並列接続される複数の第８のトランジスタと、前記複数の第８のトランジスタのゲートと、前記第３のノードとの間に接続されるスイッチ回路と、を有し、前記スイッチ回路は、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、前記第３のノードに接続される前記複数の第８のトランジスタのゲートの数を制御し、前記出力端子から出力される電流の電流値を可変とする付記６に記載の電力検出回路。【０１０４】
（付記９）前記受信強度検出部は、前記複数の整流器と前記第１の抵抗とが接続される接続ノードと、前記アナログ電圧信号が出力される当該受信強度検出部の出力端子と、の間に接続される第１の可変増幅回路を有し、前記第１の可変増幅回路は、前記第１の抵抗が前記複数の整流器が生成した電流の電流量に応じて生成する第１の電圧を入力端子に入力し、前記アナログ電圧信号として前記出力端子に出力し、前記入力端子と前記出力端子との間に接続される、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて増幅率が制御されるオペアンプ、および、前記入力端子と前記出力端子との間に接続され、前記制御信号に応じて接続段数が制御されるソースフォロワ回路を備える付記２に記載の電力検出回路。【０１０５】
（付記１０）前記増幅部は、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて増幅率が制御される付記１〜付記９のいずれか１項に記載の電力検出回路。【０１０６】
（付記１１）前記増幅部は、前記制御信号により、前記入力信号の信号電力が所定の値より小さい場合に、増幅率を増加させ、前記入力信号の信号電力が所定の値より大きい場合に、増幅率を減少させる付記１０に記載の電力検出回路。【０１０７】
（付記１２）前記増幅部は、前記入力信号を入力する第１、第２の増幅回路と、前記第１の増幅回路と直列接続される第１のスイッチと、前記第２の増幅回路と直列接続される第２のスイッチと、を有し、前記第１、第２のスイッチは、前記制御信号に応じて一方がオン状態のとき他方がオフ状態となる付記１１に記載の電力検出回路。【０１０８】
（付記１３）前記受信強度検出部の出力アナログ電圧により、前記受信強度検出部の検出範囲外に前記入力信号電力が存在することを判定することで、前記制御信号を生成する判定部を有する付記１０〜付記１２のいずれか１項に記載の電力検出回路。【０１０９】
（付記１４）前記判定部は、前記ＡＤ変換器が出力するデジタル信号をデジタル処理することで、前記制御信号を生成するＤＳＰである付記１３に記載の電力検出回路。【０１１０】
（付記１５）前記ＡＤ変換器は、前記受信強度検出部の前記入力信号の信号電力の検出分解能が所定の値より大きい場合に出力するデジタル信号のビット数を、前記受信強度検出部の前記入力信号の信号電力の検出分解能が前記所定の値より小さい場合に出力するデジタル信号のビット数よりも増加させる付記１０〜付記１４のいずれか１項に記載の電力検出回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【手続補正書】
【提出日】平成24年12月19日(2012.12.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
受信信号を増幅する増幅手段と、
前記増幅手段で増幅した信号を中間信号に変換するミキサ手段と、
前記ミキサ手段から入力した入力信号の信号電力レベルを検出し、アナログ電圧信号として出力する受信強度検出手段と、
前記受信強度検出手段のアナログ電圧信号をデジタル信号に変換するＡＤ変換器と、を有し、
前記受信強度検出手段は、
前記入力信号を入力する、直列接続される複数のリミッティングアンプと、
前記入力信号もしくは前記複数のリミッティングアンプの増幅した信号に応じたそれぞれの電流を生成する複数の整流器と、
前記複数の整流器が生成した電流の電流量に応じて前記アナログ電圧信号を生成する第１の抵抗と、を有し、
前記受信強度検出手段は、前記入力信号の信号電力の検出分解能に応じて、出力するアナログ電圧信号の出力特性を切り替え可能とし、
前記リミッティングアンプは、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、増幅率を可変とする電力検出回路。
【請求項２】
受信信号を増幅する増幅手段と、
前記増幅手段で増幅した信号を中間信号に変換するミキサ手段と、
前記ミキサ手段から入力した入力信号の信号電力レベルを検出し、アナログ電圧信号として出力する受信強度検出手段と、
前記受信強度検出手段のアナログ電圧信号をデジタル信号に変換するＡＤ変換器と、を有し、
前記受信強度検出手段は、
前記入力信号を入力する、直列接続される複数のリミッティングアンプと、
前記入力信号もしくは前記複数のリミッティングアンプの増幅した信号に応じたそれぞれの電流を生成する複数の整流器と、
前記複数の整流器が生成した電流の電流量に応じて前記アナログ電圧信号を生成する第１の抵抗と、を有し、
前記受信強度検出手段は、前記入力信号の信号電力の検出分解能に応じて、出力するアナログ電圧信号の出力特性を切り替え可能とし、
前記第１の抵抗は、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、抵抗値を可変とする電力検出回路。
【請求項３】
受信信号を増幅する増幅手段と、
前記増幅手段で増幅した信号を中間信号に変換するミキサ手段と、
前記ミキサ手段から入力した入力信号の信号電力レベルを検出し、アナログ電圧信号として出力する受信強度検出手段と、
前記受信強度検出手段のアナログ電圧信号をデジタル信号に変換するＡＤ変換器と、を有し、
前記受信強度検出手段は、
前記入力信号を入力する、直列接続される複数のリミッティングアンプと、
前記入力信号もしくは前記複数のリミッティングアンプの増幅した信号に応じたそれぞれの電流を生成する複数の整流器と、
前記複数の整流器が生成した電流の電流量に応じて前記アナログ電圧信号を生成する第１の抵抗と、を有し、
前記受信強度検出手段は、前記入力信号の信号電力の検出分解能に応じて、出力するアナログ電圧信号の出力特性を切り替え可能とし、
前記整流器は、前記入力信号もしくはリミッティングアンプの増幅した信号を基に生成する電流の電流値を、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、可変とする電力検出回路。
【請求項４】
前記整流器は、
前記入力信号もしくはリミッティングアンプの増幅した信号に応じた整流電流を出力する整流手段と、
前記整流手段の出力した整流電流に応じて、電流量が調整される複数の電流源と、を有し、
前記制御信号に応じて、オン状態となる前記複数の電流源の数を制御し、当該整流器が生成する電流の電流値を可変とする
請求項３に記載の電力検出回路。
【請求項５】
受信信号を増幅する増幅手段と、
前記増幅手段で増幅した信号を中間信号に変換するミキサ手段と、
前記ミキサ手段から入力した入力信号の信号電力レベルを検出し、アナログ電圧信号として出力する受信強度検出手段と、
前記受信強度検出手段のアナログ電圧信号をデジタル信号に変換するＡＤ変換器と、を有し、
前記受信強度検出手段は、
前記入力信号を入力する、直列接続される複数のリミッティングアンプと、
前記入力信号もしくは前記複数のリミッティングアンプの増幅した信号に応じたそれぞれの電流を生成する複数の整流器と、
前記複数の整流器が生成した電流の電流量に応じて前記アナログ電圧信号を生成する第１の抵抗と、
前記複数の整流器と前記第１の抵抗とが接続される接続ノードと、前記アナログ電圧信号が出力される当該受信強度検出手段の出力端子と、の間に接続される第１の可変増幅回路を有し、
前記第１の可変増幅回路は、
前記第１の抵抗が前記複数の整流器が生成した電流の電流量に応じて生成する第１の電圧を入力端子に入力し、前記アナログ電圧信号として前記出力端子に出力し、
前記入力端子と前記出力端子との間に接続される、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて増幅率が制御されるオペアンプ、および、前記入力端子と前記出力端子との間に接続され、前記制御信号に応じて接続段数が制御されるソースフォロワ回路を備え、
前記受信強度検出手段は、前記入力信号の信号電力の検出分解能に応じて、出力するアナログ電圧信号の出力特性を切り替え可能とする電力検出回路。
【請求項６】
前記増幅手段は、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて増幅率が制御される
請求項１〜請求項５のいずれか１項に記載の電力検出回路。
【請求項７】
前記受信強度検出手段の出力アナログ電圧により、前記受信強度検出手段の検出範囲外に前記入力信号電力が存在することを判定することで、前記制御信号を生成する判定手段を有する
請求項６に記載の電力検出回路。
【請求項８】
前記ＡＤ変換器は、前記受信強度検出手段の前記入力信号の信号電力の検出分解能が所定の値より大きい場合に出力するデジタル信号のビット数を、前記受信強度検出手段の前記入力信号の信号電力の検出分解能が前記所定の値より小さい場合に出力するデジタル信号のビット数よりも増加させる
請求項６もしくは請求項７に記載の電力検出回路。
【国際調査報告】
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