(57)【要約】  入力信号の振幅やオフセットが変化しても良好な応答特性を安定して得ることが可能な信号再生装置を提供することを目的とする。この信号再生装置１は、共通の入力信号ＶＩＮをゲート端子に受け、ドレイン端子にバイアス電圧ＶＤＤが印加される複数のＦＥＴ６１〜６Ｎと、複数のＦＥＴ６１〜６Ｎのソース端子に接続されて、複数のＦＥＴ６１〜６Ｎのドレイン端子とソース端子との間の電流を合成して出力する加算回路４とを備え、複数のＦＥＴ６１〜６Ｎは、同一値のバイアス電圧ＶＤＤが印加された際にゲート端子の印加電圧に関して異なる閾値電圧を有するように設定されている。
2011065500.tif 000002
【特許請求の範囲】
【請求項１】
共通の入力信号をゲート端子に受け、ドレイン端子にバイアス電圧が印加される複数の電界効果トランジスタと、
前記複数の電界効果トランジスタのソース端子に接続されて、前記複数の電界効果トランジスタの前記ドレイン端子と前記ソース端子との間の電流を合成して出力する加算回路とを備え、
前記複数の電界効果トランジスタは、同一値の前記バイアス電圧が印加された際に、前記入力信号に対して前記ドレイン端子と前記ソース端子との間に異なる電流を生成するように設定されている、
ことを特徴とする信号再生装置。
【請求項２】
前記複数の電界効果トランジスタは、同一値の前記バイアス電圧が印加された際に前記ゲート端子の印加電圧に関して異なる閾値電圧を有するように設定されている、
ことを特徴とする請求項１記載の信号再生装置。
【請求項３】
前記複数の電界効果トランジスタの閾値電圧の設定間隔が、前記入力信号の振幅の３倍よりも小さい、
ことを特徴とする請求項２記載の信号再生装置。
【請求項４】
前記複数の電界効果トランジスタは、ゲート長に差を設けることにより、異なる閾値電圧を有するように設定されている、
ことを特徴とする請求項２又は３記載の信号再生装置。
【請求項５】
前記複数の電界効果トランジスタは、チャネル幅に差を設けることにより、異なる閾値電圧を有するように設定されている、
ことを特徴とする請求項２〜４のいずれか１項に記載の信号再生装置。
【請求項６】
前記複数の電界効果トランジスタのそれぞれの前記ゲート端子に入力される前記入力信号に対して、互いに異なるオフセット電圧が付加可能に構成されている、
ことを特徴とする請求項１記載の信号再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、雑音を含む入力信号を再生するための信号再生装置に関する。
【背景技術】
【０００２】
従来から、雑音が付加された微小電気信号の検出を行う際には、フィルタを用いて雑音成分を含む周波数成分を除去する手法や、入力信号を平均化することで雑音を減衰させる手法等が採られていた。また、下記特許文献１に記載されたように、パワースペクトルの解析や統計的解析等のデータ処理を繰り返し行うことによって、雑音に埋もれた微小信号の検出を行う手法も考案されている。【０００３】
また、下記特許文献２に記載のように、複数のＦＥＴのゲート端子に入力信号を印加して、生成されたドレイン−ソース間電流を合成して出力することで、確率共鳴現象を発現させて検出感度を向上させる装置も検討され始めている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２２１５４６号公報
【特許文献２】特開２００９−２１２５５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述したような確率共鳴現象を利用した信号再生の方法においては、入力信号の振幅やオフセットが特定されていないような場合に、系の応答特性を安定して得ることが難しいという傾向にあり、入力信号に付加する雑音やオフセットをその都度調整する必要が生じていた。【０００６】
そこで、本発明は、かかる課題に鑑みて為されたものであり、入力信号の振幅やオフセットが変化しても良好な応答特性を安定して得ることが可能な信号再生装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の信号再生装置は、共通の入力信号をゲート端子に受け、ドレイン端子にバイアス電圧が印加される複数の電界効果トランジスタと、複数の電界効果トランジスタのソース端子に接続されて、複数の電界効果トランジスタのドレイン端子とソース端子との間の電流を合成して出力する加算回路とを備え、複数の電界効果トランジスタは、同一値のバイアス電圧が印加された際に、入力信号に対してドレイン端子とソース端子との間に異なる電流を生成するように設定されている、ことを特徴とする。【０００８】
このような信号再生装置によれば、ドレイン端子に同一電圧値のバイアス電圧が印加された複数の電界効果トランジスタのゲート端子に、雑音成分を含む入力信号が印加され、それらの電界効果トランジスタのドレイン−ソース間電流が加算回路によって合成されて出力される。このとき、ゲート電圧に入力された入力信号に対して複数の電界効果トランジスタ間で異なるドレイン−ソース間電流が生成されるように設定されているので、広範囲の入力電圧値に対していずれかの電界効果トランジスタをサブスレッショルド領域で動作させることができるので、様々な電圧値の入力信号に対してその検出感度を上昇させる現象である確率共鳴現象を発現させることができる。その結果、事前の回路パラメータの調整無しに、様々なオフセット電圧、雑音電圧が付加された入力信号の中から入力信号のみを強調して出力させることが可能になる。【０００９】
また、複数の電界効果トランジスタは、同一値のバイアス電圧が印加された際にゲート端子の印加電圧に関して異なる閾値電圧を有するように設定されている、ことが好適である。【００１０】
このような信号再生装置によれば、ドレイン端子に同一電圧値のバイアス電圧が印加された複数の電界効果トランジスタのゲート端子に、雑音成分を含む入力信号が印加され、それらの電界効果トランジスタのドレイン−ソース間電流が加算回路によって合成されて出力される。このとき、ゲート電圧に関する閾値電圧が複数の電界効果トランジスタ間で異なる電圧値に設定されているので、広範囲の入力電圧値に対していずれかの電界効果トランジスタをサブスレッショルド領域で動作させることができるので、様々な電圧値の入力信号に対してその検出感度を上昇させる現象である確率共鳴現象を発現させることができる。その結果、事前の回路パラメータの調整無しに、様々なオフセット電圧、雑音電圧が付加された入力信号の中から入力信号のみを強調して出力させることが可能になる。
【発明の効果】
【００１１】
本発明によれば、入力信号の振幅やオフセットが変化しても良好な応答特性を安定して得ることが可能な信号再生装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の好適な一実施形態である信号再生装置の回路図である。
【図２】図１のＦＥＴの構造例を示す斜視図である。
【図３】図１の加算回路の構成の一例を示す回路図である。
【図４】一般的なＦＥＴのゲート−ソース間電圧とドレイン−ソース間電流との関係を示すグラフである。
【図５】図１の各ＦＥＴのゲート−ソース間電圧とドレイン−ソース間電流との関係を示すグラフである。
【図６】図１の各ＦＥＴにおける雑音電圧と入出力相関係数との関係を示すグラフである。
【図７】図１の信号再生装置における入出力相関係数と雑音電圧との関係を示すグラフである。
【図８】図１の信号再生装置におけるＳＮＲと雑音電圧との関係を示すグラフである。
【図９】図１の信号再生装置における入力信号の波形を示すグラフである。
【図１０】本発明の変形例である信号再生装置の回路図である。
【図１１】本発明の変形例である信号再生装置の回路図である。
【図１２】本発明の変形例である信号再生装置の回路図である。
【図１３】従来の信号再生装置における入出力相関係数と雑音電圧との関係を示すグラフである。
【発明を実施するための形態】
【００１３】
以下、図面を参照しつつ本発明に係る信号再生装置の好適な実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。また、各図面は説明用のために作成されたものであり、説明の対象部位を特に強調するように描かれている。そのため、図面における各部材の寸法比率は、必ずしも実際のものとは一致しない。
【００１４】
図１は、本発明の好適な一実施形態である信号再生装置１の回路図である。信号再生装置１は、雑音に埋もれた画像信号や音声信号等のアナログ信号である微小信号から、微小信号を再生して取り出すための装置であり、入力信号ＶＩＮが入力される入力端子３と出力信号ＶＯＵＴを取り出すための加算回路４との間に、Ｎ個（Ｎは２以上の整数）の確率共鳴素子である電流源回路５１〜５Ｎが並列に接続された構成を有している。入力信号ＶＩＮは、任意の周波数のパルス信号等のアナログ信号であり、予め熱雑音等のランダムなレベル及び周波数の雑音が加えられている。
【００１５】
電流源回路５１〜５Ｎは、それぞれ、電界効果トランジスタ（以下、ＦＥＴという）６１〜６Ｎと、雑音源７１〜７Ｎとから構成されている。ＦＥＴ６１〜６Ｎのドレイン端子には、それぞれ、同一電圧値のバイアス電圧ＶＤＤが印加されており、それらのソース端子は、それぞれ、加算回路４の入力に接続されている。それぞれのＦＥＴ６１〜６Ｎのゲート端子は、雑音源７１〜７Ｎを介して入力端子３に接続されている。このような接続構成により、それぞれのＦＥＴ６１〜６Ｎは、ドレイン端子に同一値のバイアス電圧ＶＤＤが印加された状態で共通の入力信号ＶＩＮをゲート端子に受けることにより、ドレイン−ソース間電流ＩＤＳ１〜ＩＤＳＮを生成し、それらの電流ＩＤＳ１〜ＩＤＳＮを加算回路４に入力する。なお、ＦＥＴ６１〜６Ｎは、ドレイン−ソース間が導通するための閾値電圧Ｖｔｈとして０Ｖ近傍の値を有している（詳細は後述する）。
【００１６】
上記ＦＥＴ６１〜６Ｎとしては、例えば、ＧａＡｓ基板上に変調ドープヘテロ接合を有する半導体チャネル１０をチャネル幅Ｗで細線状に形成し、その半導体チャネル１０上にゲート長ＬＧのショットキーゲート１１を設けたような半導体装置が用いられる。この半導体チャネルとしては、ＧａＡｓ層１２及びＡｌＧａＡｓ層１３がこの順で積層されたＡｌＧａＡｓ／ＧａＡｓ変調ドープヘテロ接合を採用することができる。図２には、このような構造のＦＥＴ６１〜６Ｎの構造例が示されている。また、ＡｌＧａＡｓ層１４は、この半導体装置のサブスレッショルドスロープを小さくして理想値に近づけるために設けられる。ただし、ＦＥＴ６１〜６Ｎの構成としては、上記構成に限定されず、ＪＦＥＴやＭＯＳＦＥＴ等の他の様々な構成を採用することもできる。
【００１７】
雑音源７１〜７Ｎは、入力端子３から入力された入力信号ＶＩＮに雑音を意図的に付加するための抵抗素子である。このように抵抗素子を雑音源として用いることにより、入力信号ＶＩＮに対して複数の雑音源７１〜７Ｎの間で無相関な熱雑音を付加することができる。また、雑音源７１〜７Ｎを構成する抵抗素子の抵抗値を変更することにより、入力信号ＶＩＮに加える雑音の平均レベルを適宜調整することも可能となる。
【００１８】
加算回路４は、ＦＥＴ６１〜６Ｎのドレイン−ソース間電流ＩＤＳ１〜ＩＤＳＮを合成し、合成電流ＩＯＵＴに対応する出力信号ＶＯＵＴを出力する回路である。図３は、加算回路４の構成の一例を示す回路図である。同図に示すように、加算回路４においては、ドレイン−ソース間電流ＩＤＳ１〜ＩＤＳＮのそれぞれが抵抗素子を介してオペアンプの反転入力に入力され、そのオペアンプの反転入力と出力との間には帰還抵抗が接続され、オペアンプの非反転入力は接地されている。そして、そのオペアンプの出力電圧が出力信号ＶＯＵＴとして出力されることにより、ドレイン−ソース間電流ＩＤＳ１〜ＩＤＳＮが加算された合成電流ＩＯＵＴに対応した出力信号ＶＯＵＴが取り出される。
【００１９】
ここで、ＦＥＴ６１〜６Ｎは、同一値のバイアス電圧ＶＤＤが印加された際に、ゲート端子の印加電圧に関して異なる閾値電圧Ｖｔｈを持つようにそれらの特性が設定されている。このような閾値電圧Ｖｔｈは、ＦＥＴ６１〜６Ｎ間でゲート長ＬＧに差を設けるようにＦＥＴ６１〜６Ｎを設計および作製することにより実現される。また、ＦＥＴ６１〜６Ｎ間でチャネル幅Ｗに差を設けるように設定しても良い。ここで言うＦＥＴの「閾値電圧Ｖｔｈ」とは、ノーマリオフ型のＦＥＴにおいてドレイン−ソース間が導通するために必要とされるゲート電圧の値を示す。例えば、所定のバイアス電圧ＶＤＤを印加した際のＦＥＴのドレイン電流ＩＤＳのゲート電圧ＶＧに対する特性（伝達特性）が図４に示すような特性を有する場合には、次のようにして閾値電圧Ｖｔｈが特定される。すなわち、特性曲線のうちで線形変化している部分を対象に外挿して得られた直線において、ドレイン電流ＩＤＳ＝０となるゲート電圧ＶＧの値が閾値電圧Ｖｔｈである。
【００２０】
なお、ＦＥＴ６１〜６Ｎは、それらの閾値電圧Ｖｔｈが所定電圧範囲内での等間隔で均等に分布していることが好適である。さらには、閾値電圧Ｖｔｈの設定間隔ΔＶｔｈは、入力信号ＶＩＮに含まれるアナログ信号の振幅電圧をΔＶとした場合に、下記式（１）；
０  ＜  ΔＶｔｈ  ＜  ΔＶ×３      …（１）
を満たすように設定されていることがより好適である。
【００２１】
また、ＦＥＴ６１〜６Ｎは、サブスレッショルドスロープがより小さく設定される方が、入出力相関が良くなるので好ましい。「サブスレッショルドスロープ」とは、サブスレッショルド領域におけるゲート電圧ＶＧに対するドレイン電流ＩＤＳの依存性を表す数値であり、小さい数値であるほどドレイン電流ＩＤＳがゲート電圧ＶＧの変化に敏感であることを示している。具体的には、ドレイン電流を下記式（２）；
ＩＤＳ＝ｅｘｐ｛（ＶＧ−Ｖｔｈ）／Ｓ｝      …（２）
で表したときの数値Ｓが、サブスレッショルドスロープである。サブスレッショルドスロープは、チャネル幅Ｗを細くすること、又は下部障壁層１４（図２）を設け、チャネル層を薄層化することにより、小さく設定することができる。
【００２２】
具体的なＦＥＴの設計パラメータの例を挙げると、信号再生装置１が７つのＦＥＴ６１〜６７によって構成される場合には、それぞれのＦＥＴ６１〜６７のゲート長ＬＧ及びチャネル幅Ｗが、（LG,W）=（123nm,290nm），（164nm,330nm），（164nm,320nm）、（655nm,660nm），（650nm,660nm），（690nm,660nm），（100nm,400nm）と設定される。このように設定されたＦＥＴ６１〜６７のドレイン電流ＩＤＳのゲート電圧ＶＧに対する特性曲線Ｓ１〜Ｓ７を図５に示す。このように、バイアス電圧ＶＤＤ＝０．１Ｖの場合の各ＦＥＴ６１〜６７のそれぞれの閾値電圧は、0.080 V，0.082 V，-0.091 V，-0.047 V，-0.064 V，-0.140 V，-0.180 Vとなり、一部を除いてはほぼ等間隔で分散して分布している。
【００２３】
また、ＦＥＴ６１〜６Ｎのいずれかの閾値電圧Ｖｔｈが、入力信号ＶＩＮ（オフセット電圧ＶＢ、振幅電圧ΔＶ）の電圧値が閾値電圧Ｖｔｈよりも小さくなるように、すなわち、入力信号ＶＩＮがいずれかのＦＥＴ６１〜６Ｎのサブスレッショルド領域においてゲート端子に印加されるように設定されていることが好適である（図４）。このようにすることで、ＦＥＴ６１〜６Ｎのゲート端子に入力信号ＶＩＮを印加する際にＦＥＴ６１〜６ＮのうちのいずれかのＦＥＴをサブスレッショルド領域で動作させることができる。
【００２４】
以上説明した信号再生装置１によれば、ドレイン端子に同一電圧値のバイアス電圧ＶＤＤが印加された複数のＦＥＴ６１〜６Ｎのゲート端子に、雑音成分を含む入力信号ＶＩＮが印加され、それらのＦＥＴ６１〜６Ｎのドレイン−ソース間電流ＩＤＳ１〜ＩＤＳＮが加算回路４によって合成されて出力される。このとき、ゲート電圧ＶＧに関する閾値電圧Ｖｔｈが複数のＦＥＴ６１〜６Ｎ間で異なる電圧値に設定されているので、入力信号ＶＩＮの広範囲の入力電圧値に対していずれかのＦＥＴ６１〜６Ｎをサブスレッショルド領域で動作させることができるので、様々な電圧値の入力信号ＶＩＮに対してその検出感度を上昇させる現象である確率共鳴現象を発現させることができる。その結果、ＦＥＴ６１〜６Ｎおよび雑音源７１〜７Ｎを含む電流源回路５１〜５Ｎ等に関する事前の回路パラメータの調整無しに、様々なオフセット電圧、雑音電圧が付加された入力信号ＶＩＮの中から入力信号のみを強調して出力させることが可能になる。
【００２５】
図６には、オフセット電圧ＶＢ＝−０．３Ｖの場合の各ＦＥＴ６１〜６７における雑音電圧と入出力相関係数との関係を示している。各曲線Ｃ１〜Ｃ７は、入力信号ＶＩＮと各ＦＥＴ６１〜６７の出力電流ＩＤＳ１〜ＩＤＳ７との相関を示しており、同一のオフセット電圧ＶＢで雑音電圧が変化した場合に相関係数のピークが７つのＦＥＴ６１〜６７で広い範囲に分散していることがわかる。
【００２６】
また、図７は、オフセット電圧ＶＢを様々に変化させた場合の信号再生装置１における入力信号ＶＩＮ及び出力信号ＶＯＵＴから求められる入出力相関係数と雑音電圧との関係を示すグラフであり、図１３は、特開２００９−２１２５５１号公報に記載された従来の信号再生装置における入出力相関係数と雑音電圧との関係を示すグラフである。この従来の信号再生装置においては、７つのＦＥＴの閾値電圧Ｖｔｈが同一値に設定されている。これらの結果から、従来装置においては、オフセット電圧ＶＢが変化すると雑音電圧に対する入出力相関係数のピークが変化している。具体的には、オフセット電圧が負であってその絶対値が大きい場合にはピークが高雑音側にシフトし、低雑音側ではほとんど応答しない。一方、本実施形態においては、入出力相関係数のピークは消失し、全体的に平坦化され応答ピークの幅が拡がった応答特性を示しており、さらに、応答特性はオフセット電圧ＶＢにほとんど依存しない。つまり、様々なオフセット電圧ＶＢや雑音電圧に対して入力信号ＶＩＮの検出感度を維持することができる。
【００２７】
さらに、図８は、オフセット電圧ＶＢ＝−０．３Ｖの場合の雑音電圧とＳＮＲ値との関係を示すグラフである。同図中、曲線ＳＮ１は本実施形態の信号再生装置１における関係、曲線ＳＮ２は特開２００９−２１２５５１号公報に記載された従来の信号再生装置における関係、曲線ＳＮ３は波形を繰り返しサンプリングし、その波形を加算平均化する処理を７回施した場合の関係、曲線ＳＮ４は線形増幅器で増幅のみ行った場合の関係を示している。この結果から、信号再生装置１は、従来のサンプリングおよび平均化処理による特性よりも、広い雑音域で５ｄＢ以上高いＳＮＲを示す。また、従来装置に比較して広い雑音域でＳＮＲが高くなっており、特に低雑音領域では応答特性が著しく改善されていることがわかる。
【００２８】
また、ＦＥＴ６１〜６Ｎは、閾値電圧Ｖｔｈの設定間隔が式（１）を満たすように設定されている。こうすることで、様々なオフセット電圧ＶＢが付加された入力電圧値ＶＩＮに関して、入力信号ＶＩＮと出力信号ＶＯＵＴとの相関値のオフセット電圧ＶＢに対する依存性を効果的に低減することができる。
【００２９】
例えば、図９に示すような入力信号ＶＩＮが入力された場合を想定する。この場合、ＦＥＴ６１〜６Ｎのうち少なくとも２つのＦＥＴの閾値電圧Ｖｔｈｉ，Ｖｔｈｊ（Ｖｔｈｉ＞Ｖｔｈｊ、ｉ，ｊは自然数）が、下記式（３）；
Ｖｔｈｉ＜Ｖｍａｘ＋Ｖｒｍｓ，
Ｖｔｈｊ＞Ｖｍｉｎ−Ｖｒｍｓ…（３）
の条件を満たせば、入力信号が変化してもいずれかのＦＥＴをサブスレッショルド領域で動作させることができるので、入力信号ＶＩＮと出力信号ＶＯＵＴとの相関を大きくすることができることがわかる。ここで、Ｖｍａｘは入力信号ＶＩＮの最大値、Ｖｍｉｎは入力信号ＶＩＮの最小値、Ｖｒｍｓは雑音のＲＭＳ値である。さらに、全てのＦＥＴ６１〜６Ｎの閾値電圧のなかの最大値及び最小値が式（３）の条件を満たすことがより望ましいこともわかる。従って、確立共鳴のピーク近傍を想定し入力信号の振幅ΔＶがＶｒｍｓと同程度となるように雑音が設定された場合、
ΔＶｔｈ＝Ｖｔｈｉ−Ｖｔｈｊ＜３×ΔＶ      …（４）
を満たすように２つのＦＥＴの閾値電圧の間隔が設定されれば、オフセット電圧ＶＢが様々に変化した場合であっても、ＦＥＴ６１〜６Ｎのうち少なくとも２つのＦＥＴの閾値電圧Ｖｔｈが式（３）を満たしやすくなる。その結果、式（１）を満たせば安定して入力信号ＶＩＮと出力信号ＶＯＵＴとの相関を高めることができる。
【００３０】
さらに、ＦＥＴ６１〜６Ｎが、ゲート長ＬＧ又はチャネル幅Ｗに差を設けることにより、異なる閾値電圧Ｖｔｈを有するように設定されているので、一連の半導体集積化プロセスにおいて容易に閾値の異なる複数のＦＥＴを作製することができる。
【００３１】
なお、本発明は、前述した実施形態に限定されるものではない。例えば、図１０に示す本発明の変形例である信号再生装置１０１のように、入力端子３とＦＥＴ６１〜６Ｎのゲート端子との間にオフセット付加回路（電圧源回路）８を設け、オフセット付加回路８によって入力信号ＶＩＮにオフセット電圧を付加して、いずれかのＦＥＴ６１〜６Ｎのゲート−ソース間電圧ＶＧがサブスレッショルド領域になるようにしてもよい。  また、図１１に示す本発明の変形例である信号再生装置２０１のように、ＦＥＴ６１〜６Ｎのドレイン端子のそれぞれに雑音源９１〜９Ｎを接続し、雑音源９１〜９Ｎによってドレイン端子に付加されるバイアス電圧ＶＤＤに対して雑音を重畳させてもよい。このようにしても、ＦＥＴ６１〜６Ｎのゲート−ドレイン間の相対電位に無相関な雑音が付加され、雑音源９１〜９Ｎを構成する抵抗素子の抵抗値を変更することにより入出力相関係数、すなわちＳＮＲの最適化が容易になり、入力信号の検出感度を大きくすることができる。
【００３２】
また、上述した信号再生装置１，１０１，２０１では、ＦＥＴ６１〜６Ｎが同一値のバイアス電圧ＶＤＤが印加された際にゲート端子の印加電圧に関して異なる閾値電圧Ｖｔｈを持つように設定されることにより、ＦＥＴ６１〜６Ｎが入力電圧ＶＩＮに対して異なるドレイン電流ＩＤＳを生成するようにされていた。これに対して、図１２に示す本発明の変形例である信号再生装置３０１のように、ＦＥＴ３０６１〜３０６Ｎのそれぞれのゲート端子に入力される入力信号ＶＩＮに対して、互いに異なるオフセット電圧が付加されることにより、ＦＥＴ３０６１〜３０６Ｎが入力電圧ＶＩＮに対して異なるドレイン電流ＩＤＳを生成するようにされてもよい。詳細には、ＦＥＴ３０６１〜３０６Ｎは、同一値のバイアス電圧ＶＤＤが印加された際にゲート端子の印加電圧に関して同一の閾値電圧Ｖｔｈを持つように設定されており、雑音源７１〜７ＮとＦＥＴ３０６１〜３０６Ｎのゲート端子との間には、それぞれ、異なるオフセット電圧ＶＯＦＦを印加することが可能なオフセット電圧源３０８１〜３０８Ｎが接続されている。このような構成によっても、広範囲の入力電圧値に対していずれかの電界効果トランジスタをサブスレッショルド領域で動作させることができる。この場合、ＦＥＴ３０６１〜３０６Ｎのうち少なくとも２つのＦＥＴに印加されるオフセット電圧ＶＯＦＦｉ，ＶＯＦＦｊ（ＶＯＦＦｉ＞ＶＯＦＦｊ、ｉ，ｊは自然数）が、下記式（５）；
Ｖｔｈ−ＶＯＦＦｊ＜Ｖｍａｘ＋Ｖｒｍｓ，
Ｖｔｈ−ＶＯＦＦｉ＞Ｖｍｉｎ−Ｖｒｍｓ…（５）
の条件を満たせば、入力信号が変化してもいずれかのＦＥＴをサブスレッショルド領域で動作させることができるので、入力信号ＶＩＮと出力信号ＶＯＵＴとの相関を大きくすることができることがわかる。ここで、必ずしも全てのＦＥＴ３０６１〜３０６Ｎにオフセット電圧源を接続する必要は無く、最低限２つのＦＥＴに接続されていればよい。
【００３３】
また、ＦＥＴ６１〜６Ｎが異なる閾値電圧Ｖｔｈを有するように設定するために、ゲート絶縁膜（接合形ＦＥＴの場合は障壁層）の厚さを変化させても良いし、チャネル不純物濃度（接合形ＦＥＴの場合はキャリア供給層の不純物濃度）を変化させても良い。
【００３４】
ここで、複数の電界効果トランジスタの閾値電圧の設定間隔が、入力信号の振幅の３倍よりも小さい、ことが好ましい。こうすれば、様々なオフセット電圧が付加された入力電圧値に関して、入力信号と出力信号との相関値のオフセット電圧に対する依存性を低減することができる。
【００３５】
また、複数の電界効果トランジスタは、ゲート長に差を設けることにより、異なる閾値電圧を有するように設定されている、ことが好ましい。この場合、一連の集積化プロセスのなかで容易に閾値の異なる複数の電界効果トランジスタを作製することができる。
【００３６】
さらに、複数の電界効果トランジスタは、チャネル幅に差を設けることにより、異なる閾値電圧を有するように設定されている、ことも好ましい。この場合も、一連の集積化プロセスのなかで容易に閾値の異なる複数の電界効果トランジスタを作製することができる。
【産業上の利用可能性】
【００３７】
本発明は、雑音を含む入力信号を再生するための信号再生装置を使用用途とし、入力信号の振幅やオフセットが変化しても良好な応答特性を安定して得ることを可能にするものである。
【符号の説明】
【００３８】
１，１０１，２０１，３０１…信号再生装置、４…加算回路、６１〜６Ｎ…ＦＥＴ（電界効果トランジスタ）、ＩＤＳ，ＩＤＳ１〜ＩＤＳＮ…ドレイン電流、ＬＧ…ゲート長、ＶＤＤ…バイアス電圧、Ｖｔｈ…閾値電圧、Ｗ…チャネル幅。
【図１】
2011065500.tif 000003
【図２】
2011065500.tif 000004
【図３】
2011065500.tif 000005
【図４】
2011065500.tif 000006
【図５】
2011065500.tif 000007
【図６】
2011065500.tif 000008
【図７】
2011065500.tif 000009
【図８】
2011065500.tif 000010
【図９】
2011065500.tif 000011
【図１０】
2011065500.tif 000012
【図１１】
2011065500.tif 000013
【図１２】
2011065500.tif 000014
【図１３】
2011065500.tif 000015
【手続補正書】
【提出日】平成23年7月8日(2011.7.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
共通の入力信号をゲート端子に受け、ドレイン端子にバイアス電圧が印加される複数の電界効果トランジスタと、
前記複数の電界効果トランジスタのソース端子に接続されて、前記複数の電界効果トランジスタの前記ドレイン端子と前記ソース端子との間の電流を合成して出力する加算回路とを備え、
前記複数の電界効果トランジスタの全てが、同一値の前記バイアス電圧が印加された際に前記ゲート端子の印加電圧に関して互いに異なる閾値電圧を有するように設定されており、同一値の前記バイアス電圧が印加された際に、前記入力信号に対して前記ドレイン端子と前記ソース端子との間に異なる電流を生成するように設定されている、
ことを特徴とする信号再生装置。
【請求項２】
（削除）
【請求項３】
前記複数の電界効果トランジスタの閾値電圧の設定間隔が、前記入力信号の振幅の３倍よりも小さい、
ことを特徴とする請求項１記載の信号再生装置。
【請求項４】
前記複数の電界効果トランジスタは、ゲート長に差を設けることにより、異なる閾値電圧を有するように設定されている、
ことを特徴とする請求項１又は３記載の信号再生装置。
【請求項５】
前記複数の電界効果トランジスタは、チャネル幅に差を設けることにより、異なる閾値電圧を有するように設定されている、
ことを特徴とする請求項１〜４のいずれか１項に記載の信号再生装置。
【請求項６】
前記複数の電界効果トランジスタのそれぞれの前記ゲート端子に入力される前記入力信号に対して、互いに異なるオフセット電圧が付加可能に構成されている、
ことを特徴とする請求項１記載の信号再生装置。
【国際調査報告】
2011065500.tif 000016
2011065500.tif 000017
2011065500.tif 000018
2011065500.tif 000019