(57)【要約】  プローブ４０は、単一のベース部５０と、後端側がベース部５０に支持され、先端側がベース部５０から突出する複数のビーム部６０と、ビーム部６０の表面に形成された複数の導電パターン７０と、を備えており、複数のビーム部６０のうちの少なくとも一部は、ビーム部６０の突出方向に対して傾斜し又は実質的に直交する方向に屈曲しているビーム屈曲部６３を有している。
2011024303.tif 000002
【特許請求の範囲】
【請求項１】
被試験電子部品の端子に接触するプローブであって、
単一のベース部と、
後端側が前記ベース部に支持され、先端側が前記ベース部から突出する複数のビーム部と、
前記ビーム部の表面に形成された複数の導電パターンと、を備えており、
複数の前記ビーム部のうちの少なくとも一部は、前記ビーム部の突出方向に対して傾斜し又は実質的に直交する方向に屈曲しているビーム屈曲部を有することを特徴とするプローブ。
【請求項２】
被試験電子部品の端子に接触するプローブであって、
単一のベース部と、
後端側が前記ベース部に支持され、先端側が前記ベース部から突出する複数のビーム部と、
前記ビーム部の表面に形成された複数の導電パターンと、を備えており、
複数の前記ビーム部は、
前記ベース部から突出する第１のビーム部と、
前記ベース部から突出すると共に、前記第１のビーム部の突出方向に対して傾斜し又は実質的に直交する方向に屈曲しているビーム屈曲部を有する第２のビーム部と、を含むことを特徴とするプローブ。
【請求項３】
被試験電子部品の端子に接触するプローブであって、
単一のベース部と、
後端側が前記ベース部に支持され、先端側が前記ベース部から突出する複数のビーム部と、
前記ビーム部の表面に形成された複数の導電パターンと、を備えており、
複数の前記ビーム部は、
前記ベース部から突出する第１のビーム部と、
前記第１のビーム部の突出方向に沿った先端部分の投影位置が根元部分に対して相対的にずれるように、前記ベース部から突出している第２のビーム部と、を含むことを特徴とするプローブ。
【請求項４】
請求項２又は３に記載のプローブであって、
前記第２のビーム部において前記ビーム屈曲部よりも先端側に位置する先端領域は、前記第１のビーム部の延長線上に位置していることを特徴とするプローブ。
【請求項５】
請求項２又は３に記載のプローブであって、
複数の前記導電パターンは、
前記第１のビーム部の表面に形成された第１の導電パターンと、
前記第２のビーム部の表面に形成された第２の導電パターンと、を含んでおり、
前記第１の導電パターンの先端部分と前記第２の導電パターンの先端部分とは、平面視において、前記第１のビーム部の突出方向に沿った同一の仮想直線上に位置していることを特徴とするプローブ。
【請求項６】
請求項１〜５の何れかに記載のプローブであって、
前記ベース部は、屈曲しているベース屈曲部を有することを特徴とするプローブ。
【請求項７】
請求項６記載のプローブであって、
前記ベース部は、
前記ビーム部が第１の方向に向かって突出する第１の領域と、
前記ビーム部が前記第１の方向とは異なる第２の方向に向かって突出する第２の領域と、を有しており、
前記ベース屈曲部は、前記第１の領域と前記第２の領域との間に介在していることを特徴とするプローブ。
【請求項８】
請求項１〜７の何れかに記載のプローブであって、
前記ベース部は、前記導電パターンの後端部分と接続され、前記ベース部を貫通するスルーホールを有することを特徴とするプローブ。
【請求項９】
被試験電子部品の端子に接触するプローブであって、
単一のベース部と、
後端側が前記ベース部に支持され、先端側が前記ベース部から突出する複数のビーム部と、
前記ビーム部の表面に形成された複数の導電パターンと、を備えていることを特徴とするプローブ。
【請求項１０】
請求項１〜９の何れかに記載のプローブと、
前記コンタクタが実装された基板と、を備えたことを特徴とするプローブカード。
【請求項１１】
請求項１０に記載のプローブカードと、
前記プローブカードが電気的に接続されたテストヘッドと、
前記テストヘッドに電気的に接続されたテスタと、を備えたことを特徴とする電子部品試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハに造り込まれた半導体集積回路素子等の電子部品（以下単にＤＵＴ（Device Under test）とも称する。）の試験に用いられるプローブ、並びに、それを備えたプローブカード及び電子部品試験装置に関する。
【背景技術】
【０００２】
半導体ウェハ上のＤＵＴの試験には、多数のプローブを基板に実装したプローブカードが用いられており、プローブの先端をＤＵＴの入出力端子に押し付けてこれらを電気的に接触させることで、当該ＤＵＴの試験が実行される（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２４９７２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のプローブでは先端が直線状に揃っているため、入出力端子が複数列に並ぶ等して二次元的に配置されているＤＵＴの試験には対応することができない。【０００５】
本発明が解決しようとする課題は、二次元的に配置された入出力端子を有する電子部品の試験に対応することが可能なプローブを提供することである。
【課題を解決するための手段】
【０００６】
［１］本発明に係るプローブは、被試験電子部品の端子に接触するプローブであって、単一のベース部と、後端側が前記ベース部に支持され、先端側が前記ベース部から突出する複数のビーム部と、前記ビーム部の表面に形成された複数の導電パターンと、を備えており、複数の前記ビーム部のうちの少なくとも一部は、前記ビーム部の突出方向に対して傾斜し又は実質的に直交する方向に屈曲しているビーム屈曲部を有することを特徴とする。【０００７】
［２］本発明に係るプローブは、被試験電子部品の端子に接触するプローブであって、単一のベース部と、後端側が前記ベース部に支持され、先端側が前記ベース部から突出する複数のビーム部と、前記ビーム部の表面に形成された複数の導電パターンと、を備えており、複数の前記ビーム部は、前記ベース部から突出する第１のビーム部と、前記ベース部から突出すると共に、前記第１のビーム部の突出方向に対して傾斜し又は実質的に直交する方向に屈曲しているビーム屈曲部を有する第２のビーム部と、を含むことを特徴とする。【０００８】
［３］本発明に係るプローブは、被試験電子部品の端子に接触するプローブであって、単一のベース部と、後端側が前記ベース部に支持され、先端側が前記ベース部から突出する複数のビーム部と、前記ビーム部の表面に形成された複数の導電パターンと、を備えており、複数の前記ビーム部は、前記ベース部から突出する第１のビーム部と、前記第１のビーム部の突出方向に沿った先端部分の投影位置が根元部分に対して相対的にずれるように、前記ベース部から突出している第２のビーム部と、を含むことを特徴とする。【０００９】
［４］上記発明において、前記第２のビーム部において前記ビーム屈曲部よりも先端側に位置する先端領域は、前記第１のビーム部の延長線上に位置してもよい。【００１０】
［５］上記発明において、複数の前記導電パターンは、前記第１のビーム部の表面に形成された第１の導電パターンと、前記第２のビーム部の表面に形成された第２の導電パターンと、を含んでおり、前記第１の導電パターンの先端部分と前記第２の導電パターンの先端部分とは、平面視において、前記第１のビーム部の突出方向に沿った同一の仮想直線上に位置してもよい。【００１１】
［６］上記発明において、前記ベース部は、屈曲しているベース屈曲部を有してもよい。【００１２】
［７］上記発明において、前記ベース部は、前記ビーム部が第１の方向に向かって突出する第１の領域と、前記ビーム部が前記第１の方向とは異なる第２の方向に向かって突出する第２の領域と、を有しており、前記ベース屈曲部は、前記第１の領域と前記第２の領域との間に介在してもよい。【００１３】
［８］上記発明において、前記ベース部は、前記導電パターンの後端部分と接続され、前記ベース部を貫通するスルーホールを有してもよい。【００１４】
［９］本発明に係るプローブは、被試験電子部品の端子に接触するプローブであって、単一のベース部と、後端側が前記ベース部に支持され、先端側が前記ベース部から突出する複数のビーム部と、前記ビーム部の表面に形成された複数の導電パターンと、を備えていることを特徴とする。【００１５】
［１０］本発明に係るプローブカードは、上記のプローブと、前記コンタクタが実装された基板と、を備えたことを特徴とする。【００１６】
［１１］本発明に係る電子部品試験装置は、上記のプローブカードと、前記プローブカードが電気的に接続されたテストヘッドと、前記テストヘッドに電気的に接続されたテスタと、を備えたことを特徴とする。
【発明の効果】
【００１７】
本発明では、ビーム部がビーム屈曲部を有しているので、二次元的に配置された入出力端子を有する電子部品の試験に対応することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の第１実施形態における電子部品試験装置を示す概略図である。
【図２】図２は、本発明の第１実施形態におけるテストヘッド、プローブカード及びプローバの接続関係を示す概念図である。
【図３】図３は、本発明の第１実施形態におけるプローブカードを示す断面図である。
【図４】図４は、本発明の第１実施形態におけるプローブカードを下方から見た部分平面図である。
【図５】図５は、本発明の第１実施形態におけるプローブを示す平面図である。
【図６】図６は、本発明の第１実施形態におけるプローブを示す側面図である。
【図７】図７は、本発明の第２実施形態におけるプローブを示す平面図である。
【図８】図８は、本発明の第３実施形態におけるプローブを示す平面図である。
【図９】図９は、本発明の第４実施形態におけるプローブを示す平面図である。
【図１０】図１０は、本発明の第５実施形態におけるプローブを示す平面図である。
【００１９】
【図１１】図１１は、本発明の第６実施形態におけるプローブを示す平面図である。
【図１２】図１２は、本発明の第７実施形態におけるプローブを示す平面図である。
【図１３】図１３は、図４のA-A線に沿った断面図である。
【図１４】図１４は、図４のB-B線に沿った断面図である。
【図１５】図１５は、本発明の第８実施形態におけるプローブの断面図である。
【図１６】図１６は、本発明の第１実施形態におけるプローブの製造方法の第１工程を示すＳＯＩウェハの断面図である。
【図１７】図１７は、本発明の第１実施形態におけるプローブの製造方法の第２工程におけるＳＯＩウェハを下側から見た底面図である。
【図１８】図１８は、図１７のC-C線に沿った断面図である。
【図１９】図１９は、本発明の第１実施形態におけるプローブの製造方法の第３工程を示すＳＯＩウェハの断面図である。
【図２０】図２０は、本発明の第１実施形態におけるプローブの製造方法の第４工程を示すＳＯＩウェハの断面図である。
【００２０】
【図２１】図２１は、本発明の第１実施形態におけるプローブの製造方法の第５工程におけるＳＯＩウェハの上方から見た平面図である。
【図２２】図２２は、図２１のD-D線に沿った断面図である
【図２３】図２３は、本発明の第１実施形態におけるプローブの製造方法の第６工程を示すＳＯＩウェハの断面図である。
【図２４】図２４は、本発明の第１実施形態におけるプローブの製造方法の第７工程を示すＳＯＩウェハの平面図である。
【図２５】図２５は、図２４のE-E線に沿った断面図である。
【図２６】図２６は、本発明の第１実施形態におけるプローブの製造方法の第８工程を示すＳＯＩウェハの断面図である。
【図２７】図２７は、本発明の第１実施形態におけるプローブの製造方法の第９工程を示すＳＯＩウェハの断面図である。
【図２８】図２８は、本発明の第１実施形態におけるプローブの製造方法の第１０工程を示すＳＯＩウェハの断面図である。
【図２９】図２９は、本発明の第１実施形態におけるプローブの製造方法の第１１工程を示すＳＯＩウェハの断面図である。
【図３０】図３０は、本発明の第１実施形態におけるプローブの製造方法の第１２工程を示すＳＯＩウェハの平面図である。
【００２１】
【図３１】図３１は、図３０のF-F線に沿った断面図である。
【図３２】図３２は、本発明の第１実施形態におけるプローブの製造方法の第１３工程を示すＳＯＩウェハの断面図である。
【図３３】図３３は、本発明の第１実施形態におけるプローブの製造方法の第１４工程を示すＳＯＩウェハの平面図である。
【図３４】図３４は、図３３のG-G線に沿った断面図である。
【図３５】図３５は、本発明の第１実施形態におけるプローブの製造方法の第１５工程を示すＳＯＩウェハの断面図である。
【図３６】図３６は、本発明の第１実施形態におけるプローブの製造方法の第１６工程を示すＳＯＩウェハの平面図である。
【図３７】図３７は、図３６のH-H線に沿った断面図である。
【図３８】図３８は、本発明の第１実施形態におけるプローブの製造方法の第１７工程を示すＳＯＩウェハの平面図である。
【図３９】図３９は、図３８のI-I線に沿った断面図である。
【図４０】図４０は、本発明の第１実施形態におけるプローブの製造方法の第１８工程を示すＳＯＩウェハの断面図である。
【００２２】
【図４１】図４１は、本発明の第１実施形態におけるプローブの製造方法の第１９工程を示すＳＯＩウェハの平面図である。
【図４２】図４２は、図４１のJ-J線に沿った断面図である。
【図４３】図４３は、本発明の第１実施形態におけるプローブの製造方法の第２０工程を示すＳＯＩウェハの平面図である。
【図４４】図４４は、図４３のK-K線に沿った断面図である。
【図４５】図４５は、本発明の第１実施形態におけるプローブの製造方法の第２１工程を示すＳＯＩウェハの断面図である。
【図４６】図４６は、本発明の第１実施形態におけるプローブの製造方法の第２２工程を示すＳＯＩウェハの断面図である。
【図４７】図４７は、本発明の第１実施形態におけるプローブの製造方法の第２３工程を示すＳＯＩウェハの平面図である。
【図４８】図４８は、図４７のL-L線に沿った断面図である。
【図４９】図４９は、本発明の第１実施形態におけるプローブの製造方法の第２４工程を示すＳＯＩウェハの断面図である。
【図５０】図５０は、本発明の第１実施形態におけるプローブの製造方法の第２５工程を示すＳＯＩウェハの平面図である。
【００２３】
【図５１】図５１は、図５０のM-M線に沿った断面図である。
【図５２】図５２は、本発明の第１実施形態におけるプローブの製造方法の第２６工程を示すＳＯＩウェハの断面図である。
【図５３】図５３は、本発明の第１実施形態におけるプローブの製造方法の第２７工程を示すＳＯＩウェハの平面図である。
【図５４】図５４は、図５２のN-N線に沿った断面図である。
【図５５】図５５は、本発明の第１実施形態におけるプローブの製造方法の第２８工程を示すＳＯＩウェハの断面図である。
【図５６】図５６は、本発明の第１実施形態におけるプローブの製造方法の第２９工程を示すＳＯＩウェハの断面図である。
【図５７】図５７は、本発明の第１実施形態におけるプローブの製造方法の第３０工程を示すＳＯＩウェハの底面図である。
【図５８】図５８は、図５７のO-O線に沿った断面図である。
【図５９】図５９は、本発明の第１実施形態におけるプローブの製造方法の第３１工程を示すＳＯＩウェハの断面図である。
【図６０】図６０は、本発明の第１実施形態におけるプローブの製造方法の第３２工程を示すＳＯＩウェハの断面図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態を図面に基づいて説明する。
【００２５】
図１は本発明の第１実施形態における電子部品試験装置を示す概略図、図２は本発明の第１実施形態におけるテストヘッド、プローブカード及びプローバの接続関係を示す概念図である。
【００２６】
本発明の第１実施形態における電子部品試験装置１は、図１及び図２に示すように、テストヘッド１０、テスタ８０及びプローバ９０を備えている。テスタ８０は、ケーブル束８１を介してテストヘッド１０に電気的に接続されており、被試験半導体ウェハ１００に造り込まれたＤＵＴに対して試験信号を入出力することが可能となっている。テストヘッド１０は、マニピュレータ９２によってプローバ９０上に配置されるようになっている。
【００２７】
テストヘッド１０の内部には多数のピンエレクトロニクス１１が収容されており、これらピンエレクトロニクス１１は、数百の内部ケーブルを有するケーブル束８１を介してテスタ８０に接続されている。また、各ピンエレクトロニクス１１には、マザーボード２１と接続するためのコネクタ１２が実装されており、インタフェース部２０のマザーボード２１上のコンタクト端子２１ａと電気的に接続することが可能となっている。
【００２８】
テストヘッド１０とプローバ９０は、インタフェース部２０を介して接続されており、インタフェース部２０は、マザーボード２１、ウェハパフォーマンスボード２２、及びフロッグリング２３を備えている。マザーボード２１には、テストヘッド１０側のコネクタ１２と電気的に接続するためのコンタクト端子２１ａが設けられていると共に、このコンタクト端子２１ａとウェハパフォーマンスボード２２とを電気的に接続するための配線パターン２１ｂが形成されている。ウェハパフォーマンスボード２２は、ポゴピン等を介してマザーボード２１に電気的に接続されており、マザーボード２１上の配線パターン２１ｂのピッチをフロッグリング２３側のピッチに変換する配線パターン２２ａが形成されている。
【００２９】
フロッグリング２３は、ウェハパフォーマンスボード２２上に設けられており、テストヘッド１０とプローバ９０との位置合わせを許容するために、内部の伝送路がフレキシブル基板２３ａによって構成されている。フロッグリング２３の下面には、このフレキシブル基板２３ａに電気的に接続されたポゴピン２３ｂが多数実装されている。
【００３０】
フロッグリング２３には、多数のプローブ４０が実装されたプローブカード３０が、ポゴピン２３ｂを介して電気的に接続されている。特に図示しないが、プローブカード３０は、ホルダを介してプローバ９０のトッププレートに固定されており、トッププレートの開口を介してプローブ４０がプローバ９０内に臨むようになっている。
【００３１】
プローバ９０は、チャック９１上に被試験半導体ウェハ１００を吸着保持して、プローブカード３０に対向する位置に当該ウェハ１００を自動的に供給することが可能となっている。
【００３２】
以上のような構成の電子部品試験装置１では、チャック９１上に保持されている被試験半導体ウェハ１００をプローバ９０によってプローブカード３０に押し付けて、被試験半導体ウェハ１００に造り込まれたＤＵＴの入出力端子１１０にプローブ４０を電気的に接触させた状態で、テスタ８０からＤＵＴにＤＣ信号とデジタル信号を印加すると共に、ＤＵＴからの出力信号を受信する。そして、このＤＵＴからの出力信号（応答信号）をテスタ８０において期待値と比較することで、ＤＵＴの電気的な特性を評価する。
【００３３】
図３及び図４は本発明の第１実施形態におけるプローブカードを示す断面図及び部分平面図、図５及び図６は本発明の第１実施形態におけるプローブの平面図及び断面図、図７〜図１２は本発明の第２〜第７実施形態におけるプローブを示す平面図である。
【００３４】
本実施形態におけるプローブカード３０は、図３及び図４に示すように、例えば、多層配線基板等から構成されるプローブ基板３１と、機械的な強度を補強するためにプローブ基板３１の上面に取り付けられているスティフナ３２と、プローブ基板３１の下面に多数実装されているプローブ４０と、を備えている。
【００３５】
プローブ基板３１には、下面から上面に貫通するスルーホール３１ａが形成されていると共に、このスルーホール３１ａに接続された接続トレース３１ｂが下面に形成されている。
【００３６】
本実施形態におけるプローブ４０は、ＤＵＴのテストにおいて当該ＤＵＴとテストヘッド１０との間の電気的な接続を確立するために、ＤＵＴの入出力端子１１０に接触するコンタクタである。このプローブ４０は、接着剤等によってプローブ基板３１上に固定されており、ボンディングワイヤ３１ｃを介して接続トレース３１ｂに電気的に接続されている。
【００３７】
このプローブ４０は図５及び図６に示すように、プローブ基板３１に固定される単一のベース部５０と、後端側がベース部５０に支持され、先端側がベース部５０から突出している４本のビーム部６０と、ビーム部６０の表面にそれぞれ形成された４本の導電パターン７０と、を備えている。なお、単一のベース部５０に支持されるビーム部６０の数は特に限定されず、例えば、５本以上のビーム部６０を一つのベース部５０から突出させてもよい。
【００３８】
本実施形態におけるビーム部６０には、ベース部５０からＸ方向に沿って直線状に突出する第１のビーム部６１と、ベース部５０からＸ方向に沿って突出すると共に、ビーム屈曲部６３を有する第２のビーム部６２と、の２種類のビーム部がある。なお、ビーム部６０を第２のビーム部６２のみで構成してもよいし、他の形状のビーム部を含めてもよい。本実施形態における符号６０は、第１のビーム部６１と第２のビーム部６２の総称である。
【００３９】
また、ビーム部材６０の表面には導電パターン７０がそれぞれ形成されている。本実施形態における導電パターン７０には、第１のビーム部６１の表面に形成された第１の導電パターン７１と、第２のビーム部６２の表面に形成された第２の導電パターン７２と、の２種類の導電パターンがある。なお、本実施形態における符号７０は、第１の導電パターン７１及び第２の導電パターン７２の総称である。
【００４０】
いずれの導電パターン７１，７２にも、凸状に突出した接点部７５が先端に形成されている。この接点部７５は、被試験シリコンウェハ１００に造り込まれたＤＵＴの試験に際して、当該ＤＵＴの入出力端子１１０に接触する。なお、接点部７５の形状は、凸状に突出した形状であれば特に限定されない。
【００４１】
図５に示すように、２本の第１のビーム部６１と、２本の第２のビーム部６２とは、ベース部５０から実質的に等間隔に且つ交互に突出している。また、本実施形態では、第２のビーム部６２は、ビーム屈曲部６３でＹ方向に屈曲しており、当該第２のビーム部６２においてビーム屈曲部６３よりも先端側の先端領域６６が、第１のビーム部６１の先端に廻り込んで、第１のビーム部６１の延長線上に位置している。さらに、本実施形態では、同図に示すように、第１の導電パターン７１の先端部分（接点部７５）と第２の導電パターン７２の先端部分（接点部７５）とがＸ方向に沿った同一の仮想直線Ｌ０上に位置している。なお、第２のアーム部６２は、第１のアーム部６１と長さが異なるため、第２のアーム部６２の幅や厚さを調整することで、第１のアーム部６１と同じ荷重特性が確保されている。
【００４２】
このように、本実施形態では、第２のビーム部６２にビーム屈曲部６３を形成することで、２次元的に配置された入出力端子１１０を有するＤＵＴの試験に対応することが可能となっている。
【００４３】
しかも、本実施形態では、複数のビーム部６０が単一のベース部５０に支持され、接点部７５間の相対的な位置関係が精度良く規定されているので、二次元的に配置された入出力端子１１０に対して接点部７５を精度良く押し付けることができる。
【００４４】
また、一般的にＤＵＴの入出力端子１１０の狭ピッチ化が進むとプローブ基板に対するプローバの実装強度が低下するという問題が生じる。これに対し、本実施形態では、複数のビーム部６０が単一のベース部５０に支持されているので、プローブ基板３１に対するプローブ４０の接触面積を広く確保することができ、プローブ４０の実装強度を向上させることもできる。
【００４５】
なお、図７に示す第２のビーム部６２Ｂのように、平面視においてビーム屈曲部６３Ｂが同図中のＸ方向に対して傾斜するように屈曲してもよい。或いは、図８に示す第２のビーム部６２Ｃのように、平面視においてビーム屈曲部６３Ｃが曲線状に屈曲してもよい。
【００４６】
また、第２のビーム部６２の先端部分６４のＸ方向に沿った投影位置が根元部分６５に対して相対的にずれていればよく、例えば、図９に示すように、第２のビーム部６２Ｄがベース部５０から突出する根元部分６５から、第２のビーム部６２Ｄ全体をＸ方向に対して傾斜させてもよい。
【００４７】
また、図１０に示すように、ベース部５０Ｂにベース屈曲部５３を設けて、第１の領域５１からはビーム部６０をＸ方向に突出させ、第２の領域５２からはビーム部６０をＹ方向に突出させてもよい。このようなベース屈曲部５３を設けることで、プローブ基板３１に対するプローブ４０の接触面積を広く確保することができ、プローブ４０の実装強度を向上させることができる。また、図１０のような構成を採用することで、一つのプローブ４０で複数のＤＵＴに対応することが可能となる。
【００４８】
また、図１１に示すベース部５０Ｃのように、第１の領域５１から突出するビーム部６０と、第２の領域５２から突出するビーム部６０とを相互に接近する方向に突出するようにしてもよい。これにより、プローブ４０の実装強度を向上させることができる。なお、ベース屈曲部５３を直角以外の角度で屈曲させてもよいし、或いは曲線状に屈曲させてもよい。また、一つのベース部に複数の屈曲部５３を設けてもよい。
【００４９】
さらに、図１２に示すように、導電パターン７０にパターン屈曲部７３を設けて、導電パターン７０の先端部分（接点部７５）間のピッチＰ１に対して、導電パターン７０の後端部分７５の間のピッチＰ２を広げてもよい。これにより、プローブ４０の更なる狭ピッチ化を図ることができる。
【００５０】
次にプローブ４０の内部構造について説明する。図１３及び図１４は本発明の実施形態におけるプローブの断面図、図１５は本発明の第８実施形態におけるプローブの断面図である。
【００５１】
本実施形態におけるプローブ４０は、後述するように、シリコンウェハ４１にフォトリソグラフィ等の半導体製造技術を施すことで製造されている。図１３及び図１４に示すように、ベース部５０は、シリコン（Ｓｉ）から構成される支持層４１ｄと、この支持層４１ｄの上に積層され、酸化シリコン（ＳｉＯ２）から構成されるＢＯＸ層４１ｃと、から構成されている。一方、ビーム部６０は、シリコン（Ｓｉ）から構成される活性層４１ｂと、この活性層４１ｂの上に積層され、絶縁層として機能する第１のＳｉＯ２層４１ａと、から構成されている。
【００５２】
また、絶縁層（第１のＳｉＯ２層）４１ａの上には導電パターン７０が形成されている。導電パターン７０は、同図に示すように、チタン及び金から構成されるシード層（給電層）７０ａと、このシード層７０ａの上に積層され、金から構成される第１の導電層７０ｂと、この第１の導電層７０ｂの後端に設けられ、高純度の金から構成される第２の導電層７０ｃと、から構成されている。
【００５３】
また、導電パターン７０の先端には接点部７５が突出するように形成されている。この接点部７５は、シード層７０ａ及び第１の導電層７０ｂで構成される段差の上に形成された第１の接点層７５ａと、この第１の接点層７５ａを包むように設けられ、金から構成されている第２の接点層７５ｂと、この第２の接点層７５ｂを包むように設けられた第３の接点層７５ｃと、から構成されている。
【００５４】
第１の接点層７５ａを構成する材料としては、ニッケル又はニッケルコバルト等のニッケル合金を例示することができる。また、第３の接点７５ｃを構成する材料としては、ロジウム、白金、ルテニウム、パラジウム、イリジウム又はこれらの合金等を例示することができる。
【００５５】
以上のような構成のプローブ４０は、図３及び図４に示すように、接点部７５が被試験半導体ウェハ１００上の入出力端子１１０にそれぞれ対向するように、プローブ基板３１に実装されている。なお、図３及び図４には、２つのプローブ４０しか図示していないが、実際には一枚のプローブ基板３１の上に数百〜数千のプローブ４０が実装されている。
【００５６】
各プローブ４０は、ベース部５０の底面でプローブ基板３１に接着剤等を用いて固定されている。この接着剤としては、例えば、紫外線硬化型接着剤、温度硬化型接着剤、或いは、熱可塑性接着剤等を例示することができる。
【００５７】
また、導電パターン７０の第２の導電層７０ｃには、接続トレース３１ｂに接続されたボンディングワイヤ３１ｃが接続されており、このボンディングワイヤ３１ｃを介してプローブ４０の導電パターン７０と、プローブ基板３１の接続トレース３１ｂとが電気的に接続されている。
【００５８】
以上のような構成のプローブカード３０を用いたＤＵＴの試験は、プローバ９０によって被試験半導体ウェハ１００をプローブカード３０に押し付けて、プローブ基板３１上のプローブ４０と、被試験半導体ウェハ１００上のＤＵＴの入出力端子１１０とが電気的に接触した状態で、テスタ８０からＤＵＴに対して試験信号を入出力することにより実行される。
【００５９】
なお、プローブ４０を傾斜させた状態でプローブ基板３１に実装してもよく、この場合には、導電パターン７０の先端に接点部７５を形成しなくてもよい。
【００６０】
また、プローブ４０と電気的に接続される回路基板を、プローブ４０を機械的に固定するプローブ基板とは独立した部材で構成してもよい。この場合には、プローブ基板に形成された貫通孔に挿入されたボンディングワイヤを介して、プローブ４０と回路基板とが電気的に接続される。
【００６１】
また、図１５に示すように、ベース部５０及びビーム部６０を貫通するスルーホール５４をプローブ４０に形成し、このスルーホール５４を介して、導電パターン７０をプローブ基板３１上の接続トレース３１ｂに電気的に接続してもよい。この場合には、例えば、スルーホール５４と接続トレース３１ｂとを半田により接続する。さらに、ベース部５０とプローブ基板３１の接続部分の周囲にモールド材４４を盛り付けることで、プローブ４０の実装強度を向上させる。
【００６２】
以下に本発明の第１実施形態におけるプローブの製造方法の一例について、図１６〜６０を参照しながら説明する。図１６〜図６０は本発明の第１実施形態におけるプローブの製造方法の各工程を示すＳＯＩウェハの断面図及び平面図である。
【００６３】
先ず、本実施形態における製造方法では、図１６に示す第１工程においてＳＯＩウェハ（Silicon On Insulator Wafer）４１を準備する。このＳＯＩウェハ４１は、３つのＳｉＯ２層４１ａ，４１ｃ，４１ｅの間に２つのＳｉ層４１ｂ、４１ｄをそれぞれ挟んで積層したシリコンウェハである。このＳＯＩウェハ４１のＳｉＯ２層４１ａ，４１ｃ，４１ｅは、プローブ４０を造り込む際にエッチングストッパとして機能したり、電気絶縁層として機能する。
【００６４】
次に、図１７及び図１８に示す第２工程において、ＳＯＩウェハ４１の下面に第１のレジスト層４２ａを形成する。この工程では、特に図示しないが、先ず第２のＳｉＯ２層４１ｅの全面にフォトレジスト膜を形成し、このフォトレジスト膜上にフォトマスクを重ねた状態で紫外線を露光してキュア（凝固）させることにより、第２のＳｉＯ２層４１ｅの一部に第１のレジスト層４２ａを形成する。なお、フォトレジスト膜において紫外線が露光されなかった部分は溶解されて、第２のＳｉＯ２層４１ｅ上から洗い流される。
【００６５】
次に、図１９に示す第３工程において、例えばＲＩＥ(Reactive Ion Etching)等によりＳＯＩウェハ４１の下方から第２のＳｉＯ２層４１ｅに対してエッチング処理を行う。このエッチング処理により、第２のＳｉＯ２層４１ｅにおいて第１のレジスト層４２ａにより覆われていない部分が侵食される。
【００６６】
このエッチング処理が完了したら、図２０に示す第４工程において、第２のＳｉＯ２層４１ｅの上に残っている第１のレジスト層４２ａを除去（レジスト剥離）する。このレジスト剥離では、酸素プラズマによりレジストをアッシング（灰化）した後に、例えば硫酸過水等の洗浄水によりＳＯＩウェハ４１を洗浄する。
【００６７】
次に、図２１及び図２２に示す第５工程において、第１のＳｉＯ２層４１ａの表面に第２のレジスト層４２ｂを形成する。この第２のレジスト層４２ｂは、第２工程で説明した第１のレジスト層４２ａと同様の要領で、図２１に示すように、図５に示す４本のビーム部６０に対応した形状に形成される。
【００６８】
次に、図２３に示す第６工程において、例えばＲＩＥ等によりＳＯＩウェハ４１の上方から第１のＳｉＯ２層４１ａに対してエッチング処理を行う。このエッチング処理により、第１のＳｉＯ２層４１ａにおいて第２のレジスト層４２ｂに覆われていない部分が侵食され、第１のＳｉＯ２層４１ａが図５に示す４本のビーム部６０に対応した形状となる（図２４参照）。
【００６９】
次に、図２４及び図２５に示す第７工程において、前述した第４工程と同様の要領で第２のレジスト４２ｂを除去し、図２６に示す第８工程において、前述した第２工程と同じ要領で、第２のＳｉＯ２層４１ｅの上に第３のレジスト層４２ｃを形成する。
【００７０】
次いで、図２７に示す第９工程において、ＳＯＩウェハ４１の下方から支持層４１ｄに対してエッチング処理を行う。このエッチング処理の具体的な手法としては、例えばＤＲＩＥ(Deep Reactive Ion Etching)法等を例示することができる。このエッチング処理により、支持層４１ｄにおいて第３のレジスト４２ｃに覆われていない部分が、当該支持層４１ｄの半分ほどの深さまで侵食される。次に、図２８に示す第１０工程において、前述の第４工程と同様の要領で第３のレジスト層４２ｃを除去する。
【００７１】
次に、図２９に示す第１１工程において、ＳＯＩウェハ４１の上面全体に、チタン及び金から構成されるシード層７０ａを成膜する。このシード層７０ａを成膜する具体的な手法としては、例えば、真空蒸着、スパッタリング、気相デポジッション等を例示することができる。このシード層７０ａは、第１の導電層７０ｂを形成する際の給電層として機能する。
【００７２】
次に、図３０及び図３１に示す第１２工程において、シード層７０ａの表面に、上述した第２工程と同様の要領で第４レジスト４２ｄを形成する。この第４のレジスト４２ｄは、図３０に示すように、最終的に導電パターン７０が形成される部分を除いて、シード層７０ａの全体に形成されている。
【００７３】
次に、図３２に示す第１３工程において、シード層７０ａ上において第４のレジスト４２ｄで覆われていない部分に、メッキ処理により第１の導電層７０ｂを形成する。
【００７４】
次に、図３３及び図３４に示す第１４工程において、シード層７０ａの上に第４のレジスト４２ｄを残したままの状態で、第５のレジスト層４２ｅを形成する。この第５のレジスト層４２ｅは、図３３に示すように、第１の導電層７０ｂの後端側の一部を除いて、当該第１の導電層７０ｂの全体に形成されている。
【００７５】
次に、図３５に示す第１５工程において、第１の導電層７０ｂの表面においてレジスト４２ｄ，４２ｅに覆われていない部分に、メッキ処理により第２の導電層７０ｃを形成し、図３６及び図３７に示す第１６工程において、レジスト４２ｄ，４２ｅを上述の第４工程と同様の要領で除去する。
【００７６】
次に、図３８及び図３９に示す第１７工程において、第１の導電層７０ｂの先端部分を除いて、ＳＯＩウェハ４１全体に、前述の第４工程と同様の要領で、第６のレジスト層４２ｆを形成する。
【００７７】
次に、図４０に示す第１８工程において、第６のレジスト層４２ｆに覆われていない部分にメッキ処理により第１の接点層７５ａを形成する。このＮｉメッキ層７５ａは、シード層７０ａと第１の導電層７０ｂとから構成される段差部分に形成されるため、図４０に示すように曲面状に形成される。次に、図４１及び図４２に示す第１９工程において、第６のレジスト層４２ｆを、上述の第４工程と同様の要領で除去する。
【００７８】
次に、図４３及び図４４に示す第２０工程において、第１の接点層７５ａの周囲に若干の間隔を空けた状態でＳＯＩウェハ４１の全面に、上述の第２工程と同様の要領で第７のレジスト層４２ｇを形成する。
【００７９】
次に、図４５に示す第２１工程において、ＳＯＩウェハ４１の上面において第７のレジスト４２ｇに覆われていない部分に金メッキ処理を行い、第１の接点層７５ａを包むように第２の接点層７５ｂを形成する。因みに、この第２の接点層７５ｂは、次工程において、第３の接点層７５ｃをロジウムメッキで形成する際に使用されるメッキ液から第１の接点層７５ａを保護するために形成される。
【００８０】
次に、図４６に示す第２２工程において、第７のレジスト層４２ｇを残したままの状態で、ＳＯＩウェハ４１の上面において第７のレジスト層４２ｇに覆われていない部分にロジウムメッキ処理を行い、第２の接点層７５ｂを包むように第３の接点層７５ｃを形成する。次いで、図４７及び図４８に示す第２３工程において、第７のレジスト層４２ｇを、上述の第４工程と同様の要領で除去する。
【００８１】
次に、図４９に示す第２４工程において、シード層７０ａのうちで外部に露出している部分をミリング処理により除去する。このミリング処理は、真空チャンバ中でアルゴンイオンをＳＯＩウェハ４１の上面に向かって衝突させることで行われる。この際、シード層７０ａは他の層と比較して薄いため、このミリング処理によってシード層７０ａが最初に除去される。このミリング処理によって、シード層７０ａの中でも第１の導電層７０ｂ及び接点部７５の下方に位置している部分のみが残り、それ以外の部分は除去される。
【００８２】
次に、図５０及び図５１に示す第２５工程において、第１のＳｉＯ２層４１ａの上に、図５に示す４本のビーム部６０に対応した形状の第８のレジスト４２ｈを、上述の第２工程と同様の要領で形成する。
【００８３】
次に、図５２に示す第２６工程において、ＳＯＩウェハ４１の上方から活性層（Ｓｉ層）４１ｂに対してエッチング処理を行う。このエッチング処理の具体的な手法としては、例えばＤＲＩＥ法等を例示することができる。このエッチング処理により、活性層４１ｂが図５に示す４本のビーム部６０に対応した形状に侵食される。なお、このＤＲＩＥ処理によるＳＯＩウェハ４１の侵食は、ＢＯＸ層（ＳｉＯ２層）４１ｃがエッチングストッパとして機能するため、支持層（Ｓｉ層）４１ｄには到達しない。
【００８４】
次に、図５３及び図５４に示す第２７工程において、前述の第４工程と同様の要領で第８のレジスト層４２ｈを除去する。次に、図５５に示す第２８工程において、ＳＯＩウェハ４１の上面全体にポリイミド膜４３を形成する。このポリイミド膜４３は、ポリイミド前駆体をスピンコータやスプレコータ等を用いてＳＯＩウェハ４１の上面全体に塗布した後、２０℃以上の加熱又は触媒によってイミド化させることで形成される。このポリイミド膜４３は、次工程及び次々工程における貫通エッチング処理の際に、エッチング装置のステージが貫通孔を介して露出することで、冷却液が漏洩したり、エッチングによりステージ自体がダメージを受けるのを防止するために形成される。
【００８５】
次に、図５６に示す第２９工程において、ＳＯＩウェハ４１の下方から支持層（Ｓｉ層）４１ｄに対してエッチング処理を行う。このエッチング処理の具体例としては、例えばＤＲＩＥ法等を例示することができる。このエッチング処理では、上述の第３工程で残された第２のＳｉＯ２層４１ｅがマスク材として機能する。なお、このＤＲＩＥ処理による下方からのＳＯＩウェハ４１の侵食は、ＢＯＸ層（ＳｉＯ２層）４１ｃがエッチングストッパとして機能するため活性層（Ｓｉ層）４１ｂには至らない。
【００８６】
次に、図５７及び図５８に示す第３０工程において、ＳＯＩウェハ４１の下方から２つのＳｉＯ２層４１ｃ，４１ｅに対してエッチング処理を行う。このエッチング処理の具体的な手法としては、ＲＩＥ法等を例示することができる。図５７に示すように、このエッチング処理によって、４本のビーム部６０がベース部５０から完全に突出した形状となる。
【００８７】
次に、図５９に示す第３１工程において、不要となったポリイミド膜４３を強アルカリ性の剥離液により除去する。次に、図６０に示す第３２工程において、所定本数（本例では４本）のビーム部６０を一単位として、ビーム部６０の長手方向に沿ってＳＯＩウェハ４１をダイシングすることで、図５に示すプローブ４０が完成する。
【００８８】
こうして製作されたプローブ４０は、特に図示しないピックアップ装置によりプローブ基板３１の所定位置に載置されて接着剤によって固定されることで、プローブ基板３１に実装される。
【００８９】
なお、以上説明した実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記の実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
【００９０】
例えば、本発明におけるプローブの形状は、単一のベース部から複数のビーム部が突出している構造であれば、特に上記のものに限定されない。また、上記のプローブの製造方法は半導体製造技術を応用したものであるが、本発明におけるプローブは、半導体製造技術を利用していなくてもよい。
【符号の説明】
【００９１】
１…電子部品試験装置
１０…テストヘッド
３０…プローブカード
３１…プローブ基板
４０…プローブ
５０，５０Ｂ，５０Ｃ…ベース部
５１…第１の領域
５２…第２の領域
５３…ベース屈曲部
５４…スルーホール
６０…ビーム部
６１…第１のビーム部
６２，６２Ｂ，６２Ｃ，６２Ｄ…第２のビーム部
６３，６３Ｂ，６２Ｃ…ビーム屈曲部
６４…先端部分
６５…根元部分
６６…先端領域
Ｌ０…仮想直線
７０…導電パターン
７１〜７２…第１〜第２の導電パターン
７３…パターン屈曲部
７５…接点部
８０…テスタ
９０…プローバ
１００…被試験半導体ウェハ
１１０…入出力端子
【図１】
2011024303.tif 000003
【図２】
2011024303.tif 000004
【図３】
2011024303.tif 000005
【図４】
2011024303.tif 000006
【図５】
2011024303.tif 000007
【図６】
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【図７】
2011024303.tif 000009
【図８】
2011024303.tif 000010
【図９】
2011024303.tif 000011
【図１０】
2011024303.tif 000012
【図１１】
2011024303.tif 000013
【図１２】
2011024303.tif 000014
【図１３】
2011024303.tif 000015
【図１４】
2011024303.tif 000016
【図１５】
2011024303.tif 000017
【図１６】
2011024303.tif 000018
【図１７】
2011024303.tif 000019
【図１８】
2011024303.tif 000020
【図１９】
2011024303.tif 000021
【図２０】
2011024303.tif 000022
【図２１】
2011024303.tif 000023
【図２２】
2011024303.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
2011024303.tif 000028
【図２７】
2011024303.tif 000029
【図２８】
2011024303.tif 000030
【図２９】
2011024303.tif 000031
【図３０】
2011024303.tif 000032
【図３１】
2011024303.tif 000033
【図３２】
2011024303.tif 000034
【図３３】
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【図３４】
2011024303.tif 000036
【図３５】
2011024303.tif 000037
【図３６】
2011024303.tif 000038
【図３７】
2011024303.tif 000039
【図３８】
2011024303.tif 000040
【図３９】
2011024303.tif 000041
【図４０】
2011024303.tif 000042
【図４１】
2011024303.tif 000043
【図４２】
2011024303.tif 000044
【図４３】
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【図４４】
2011024303.tif 000046
【図４５】
2011024303.tif 000047
【図４６】
2011024303.tif 000048
【図４７】
2011024303.tif 000049
【図４８】
2011024303.tif 000050
【図４９】
2011024303.tif 000051
【図５０】
2011024303.tif 000052
【図５１】
2011024303.tif 000053
【図５２】
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【図５３】
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【図５４】
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【図５５】
2011024303.tif 000057
【図５６】
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【図５７】
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【図５８】
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【図５９】
2011024303.tif 000061
【図６０】
2011024303.tif 000062
【国際調査報告】
2011024303.tif 000063
2011024303.tif 000064
2011024303.tif 000065
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