(57)【要約】  基材層内のビア電極内に発生するノイズを低減することができる積層セラミック電子部品を提供する。  本発明に係る積層セラミック電子部品は、基材層２と、基材層２の内部に配置され、基材層２内に磁界を生じさせるコイルパターン９と、少なくとも一部が基材層２の内部に配置されるビア電極８と、を備え、ビア電極８の周囲の基材層２と接する部分が、基材層２の透磁率よりも低い透磁率の低磁性層１４で覆われていることを特徴としている。
2011058945.tif 000002
【特許請求の範囲】
【請求項１】
基材層と、前記基材層の内部に配置され、前記基材層内に磁界を生じさせるコイルパターンと、少なくとも一部が前記基材層の内部に配置されるビア電極と、を有する積層体を備え、
前記ビア電極の周囲の前記基材層と接する部分の少なくとも一部が、前記基材層の透磁率よりも低い透磁率の低磁性層で覆われている、積層セラミック電子部品。
【請求項２】
前記基材層はフェライトセラミックで構成される、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記低磁性層の透磁率が１〜３０である、請求項１または２に記載の積層セラミック電子部品。
【請求項４】
前記積層体は前記基材層の少なくとも一方の主面上に配置される表面層をさらに有する、請求項１〜３のいずれか１項に記載の積層セラミック電子部品。
【請求項５】
前記基材層の内部に配置される内部電極と、前記積層体の主面上に配置される外部電極とを備え、前記ビア電極は前記内部電極と前記外部電極とを電気的に接続するように形成されている、請求項１〜４のいずれか１項に記載の積層セラミック電子部品。
【請求項６】
前記積層体の主面上に配置される外部電極を備え、前記ビア電極は前記コイルパターンと前記外部電極とを電気的に接続するように形成されている、請求項１〜４のいずれか１項に記載の積層セラミック電子部品。
【請求項７】
前記ビア電極は、前記基材層の主面と垂直に前記基材層を貫通するように形成されている、請求項１〜４のいずれか１項に記載の積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミック電子部品に関する。特に、基材層の内部にコイルパターンを有する積層セラミック電子部品に関する。
【背景技術】
【０００２】
インダクタ機能を有する積層セラミック電子部品には、多くの場合、フェライトセラミックが用いられる。近年、小型化の要求にともない、高い透磁率のフェライトセラミックが用いられる。【０００３】
例えば、特許文献１には、図４のような積層セラミック電子部品が開示されている。この積層セラミック電子部品は、基材層１０２と、基材層１０２の主面上に配置される表面層１０３、１０４と、を備えている。そして、基材層１０２の内部にはコイルパターン１０９が配置されている。また、コイルパターン１０９は内部電極１０６、ビア電極１０８を介して外部電極１０７と電気的に接続されている。そして、積層セラミック電子部品の主面上には、実装部品１１０、１１１がはんだバンプ１１２やはんだ１１３で固定されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】ＷＯ２００７／１４８５５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では、コイルパターン１０９に高周波信号が流れる。その場合、コイルパターン１０９により基材層１０２内に磁界が生じる。この磁界の変化により、基材層１０２内のビア電極に電磁誘導による起電力が生じ、ノイズが発生するという問題があった。【０００６】
本発明は、かかる課題に鑑みなされたものであり、基材層内のビア電極内に発生するノイズを低減することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る積層セラミック電子部品は、基材層と、前記基材層の内部に配置され、前記基材層内に磁界を生じさせるコイルパターンと、少なくとも一部が前記基材層の内部に配置されるビア電極と、を有する積層体を備え、前記ビア電極の周囲の前記基材層と接する部分の少なくとも一部が、前記基材層の透磁率よりも低い透磁率の低磁性層で覆われていることを特徴としている。【０００８】
本発明の構成によれば、磁界変化に起因する基材層内のビア電極内に発生するノイズを低減することができる。【０００９】
また、本発明に係る積層セラミック電子部品では、前記基材層はフェライトセラミックで構成されることが好ましい。【００１０】
かかる場合には、コイルパターンの小型化が可能になる。【００１１】
また、本発明に係る積層セラミック電子部品では、前記低磁性層の透磁率が１〜３０であることが好ましい。【００１２】
かかる場合、効果的にビア電極の磁界変化を抑制することができる。【００１３】
また、本発明に係る積層セラミック電子部品では、前記積層体は前記基材層の少なくとも一方の主面上に配置される表面層をさらに有することが好ましい。【００１４】
かかる場合、積層体の主面近傍に配置される内部電極の磁界変化を抑制することができる。【００１５】
また、本発明に係る積層セラミック電子部品では、前記基材層の内部に配置される内部電極と、前記積層体の主面上に配置される外部電極とを備え、前記ビア電極は前記内部電極と前記外部電極とを電気的に接続するように形成されていることが好ましい。【００１６】
かかる場合、内部電極と外部電極を接続するビア電極の磁界変化を抑制することができる。【００１７】
また、本発明に係る積層セラミック電子部品では、前記積層体の主面上に配置される外部電極を備え、前記ビア電極は前記コイルパターンと電気的に接続するように形成されていることが好ましい。【００１８】
かかる場合、コイルパターンと接続されているビア電極の磁界変化を抑制することができる。【００１９】
また、本発明に係る積層セラミック電子部品では、前記ビア電極は、前記基材層の主面と垂直に前記基材層を貫通するように形成されていることが好ましい。【００２０】
かかる場合、基材層を貫通しているビア電極の磁界変化を抑制することができる。
【発明の効果】
【００２１】
本発明の構成によれば、ビア電極の周囲の低磁性層により、ビア電極内の磁界変化を抑制することができる。したがって、磁界変化に起因する基材層内のビア電極内に発生するノイズを低減することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明に係る積層セラミック電子部品を示す断面図である。
【図２】本発明における、磁界の遮蔽を示す模式図である。
【図３】本発明に係る積層セラミック電子部品の製造方法を示す断面図である。
【図４】従来の積層セラミック電子部品を示す断面図である。
【発明を実施するための形態】
【００２３】
以下において、本発明を実施するための形態について説明する。
【００２４】
図１は、本発明の積層セラミック電子部品を示す断面図である。
【００２５】
この積層セラミック電子部品は、例えばＤＣ−ＤＣコンバータを構成する。積層セラミック電子部品は、基材層２と、表面層３、４と、内部電極６ｃ、６ｄと、ビア電極８ａ、８ｂ、８ｃ、８ｄ、８ｅと、コイルパターン９と、を有する積層体５を備えている。そして、積層体５の主面上には外部電極７ａ、７ｂ、７ｃ、７ｄ、７ｅが配置される。
【００２６】
表面層３、４は基材層２の主面上に配置される。表面層３、４は、表面層３、４内の内部電極６ｄやビア電極８ａ、８ｂ、８ｃ、８ｄ、８ｅに、コイルパターン９の磁界の影響を及ぼさない役割を果たす。
【００２７】
表面層３の主面上には、実装部品１０及び１１が実装される。実装部品１０は例えばＩＣチップであり、表面層３の主面上に配置された外部電極７ｅにはんだバンプ１２を介して電気的に接続される。電子部品１１は例えばチップコンデンサであり、表面層３の主面上に配置された外部電極７ｄにはんだ１３を介して電気的に接続される。表面層４の主面上に配置された外部電極７ａ、７ｂ、７ｃは、例えば回路基板上に積層セラミック電子部品を実装する際の端子電極として用いられる。
【００２８】
コイルパターン９は基材層２の内部に配置され、基材層２内に磁界を生じさせる。
【００２９】
ビア電極８ａ、８ｂ、８ｃ、８ｄ、８ｅは、積層セラミック電子部品の主面と垂直に配置されている。そして、ビア電極８ａ、８ｂ、８ｃ、８ｄ、８ｅは、基材層２や、表面層３，４の内部に配置される。本発明は、下記のように、少なくとも一部が基材層２の内部に配置されるビア電極８ａ、８ｂ、８ｃ、８ｄに適用可能である。例えば、ビア電極８ａは基材層２の主面と垂直に基材層２を貫通するように形成されている。また、ビア電極８ｂはコイルパターン９と外部電極７ｂとを電気的に接続するように形成されている。また、ビア電極８ｃは内部電極６ｃと外部電極７ｃとを電気的に接続するように形成されている。また、ビア電極８ｄは、コイルパターン９と内部電極６ｄとを電気的に接続するように形成されている。
【００３０】
本発明は、ビア電極８ａ、８ｂ、８ｃ、８ｄの周囲の基材層２と接する部分の少なくとも一部が、基材層２の透磁率よりも低い透磁率の低磁性層１４ａ、１４ｂ、１４ｃ、１４ｄでそれぞれ覆われていることを特徴としている。低磁性層１４ａ、１４ｂ、１４ｃ、１４ｄは、ビア電極８ａ、８ｂ、８ｃ、８ｄの周囲の少なくとも一部を覆えば良い。また、ビア電極８ａ、８ｂ、８ｃ、８ｄの周囲の全面を覆った場合には、磁界の遮蔽効果はより顕著となる。
【００３１】
ビア電極８ａ、８ｂ、８ｃ、８ｄの直径は、１００μｍ〜４００μｍが好ましい。また、ビア電極８ａ、８ｂ、８ｃ、８ｄと低磁性層１４ａ、１４ｂ、１４ｃ、１４ｄが同心円状の場合、ビア電極８ａ、８ｂ、８ｃ、８ｄの外周から低磁性層１４ａ、１４ｂ、１４ｃ、１４ｄの外周までの距離、すなわち低磁性層１４ａ、１４ｂ、１４ｃ、１４ｄの円環の幅が４０〜１００μｍであることが好ましい。また、基材層２はフェライトセラミックで構成されることが好ましい。
【００３２】
表面層３、４と低磁性層１４ａ、１４ｂ、１４ｃ、１４ｄとは、同一の組成のフェライトセラミックであることが好ましい。かかる場合には、共通の材料を用いることが可能であるので、製造コストが低減できる。「同一の組成」とは、主成分の元素の種類や比率は同一であるが、添加剤の種類を異なるものも含む。また、基材層２、表面層３、４、及び低磁性層１４ａ、１４ｂ、１４ｃ、１４ｄは、同一の組成系のフェライトセラミックであることが好ましい。かかる場合には、焼成後の積層体の強度が向上するためである。「同一の組成系」とは、主成分の元素の種類は同一であるが、比率が多少異なるものも含む。
【００３３】
また、基材層２の透磁率は１ＭＨｚで７０〜３００であることが好ましい。また、表面層３、４及び低磁性層１４ａ、１４ｂ、１４ｃ、１４ｄの透磁率は１ＭＨｚで１〜３０であることが好ましい。また、フェライトセラミックは、スピネル型フェライト（ＭＦｅＯ4：Ｍは２価金属イオン）、または、ガーネット型フェライト（Ｒ3Ｆｅ5Ｏ12：Ｒは３価金属イオン）であることが好ましい。
【００３４】
本実施形態では、基材層２は、例えばＦｅ−Ｎｉ−Ｚｎ−Ｃｕ系のフェライトセラミックから構成される。この場合、酸化第二鉄（Ｆｅ2Ｏ3）、酸化亜鉛（ＺｎＯ）、酸化ニッケル（ＮｉＯ）を所定の割合で調合したものを用いれば、１ＭＨｚでの透磁率が３００の特性を有する基材層を得ることができる。
【００３５】
また、表面層３、４や低磁性層１４ａ、１４ｂ、１４ｃ、１４ｄは、例えばＦｅ−Ｚｎ−Ｃｕ系のフェライトセラミックから構成される。この場合、酸化第二鉄（Ｆｅ2Ｏ3）、酸化亜鉛（ＺｎＯ）を上記とは異なる所定の比率で調合したものを用いれば、１ＭＨｚでの透磁率が１．０の特性を有する低磁性層や表面層を得ることができる。
【００３６】
上述の例では、Ｆｅ−Ｎｉ−Ｚｎ−Ｃｕ系のフェライトセラミックを用いたが、Ｆｅ−Ｍｎ−Ｚｎ系や、Ｆｅ−Ｎｉ−Ｚｎ系のフェライトセラミックを用いても良い。これらの結晶構造は、いずれもスピネル型の結晶構造をとる。ガーネット型等の他の結晶構造をとるフェライトセラミックを用いても良い。
【００３７】
なお、スピネル型フェライト（ＭＦｅ2Ｏ4：Ｍは２価金属イオン）としては、例えば、ニッケルジンクフェライト：（Ｎｉ1-XＺｎX）Ｆｅ2Ｏ4、マンガンジンクフェライト（Ｍｎ1-XＺｎX）Ｆｅ2Ｏ4、ニッケルフェライト：ＮｉＦｅ2Ｏ4、マンガンフェライト：ＭｎＦｅ2Ｏ4、亜鉛フェライト：ＺｎＦｅ2Ｏ4、銅フェライト：ＣｕＦｅ2Ｏ4、コバルトフェライト：ＣｏＦｅ2Ｏ4、マグネシウムフェライト：ＭｇＦｅ2Ｏ4、リチウムフェライト：（Ｌｉ0.5Ｆｅ0.5）Ｆｅ2Ｏ4、ガンマ酸化鉄（γ−Ｆｅ2Ｏ3）：Ｆｅ2/3□1/3Ｆｅ2Ｏ4（「□」は、空孔を示す。）、マグネタイト（鉄フェライト）：Ｆｅ3Ｏ4等が挙げられる。
【００３８】
また、ガーネット型フェライト（Ｒ3Ｆｅ5Ｏ12：Ｒは３価金属イオン）としては、例えば、ＹＩＧ（イットリウム鉄ガーネット）：Ｙ3Ｆｅ5Ｏ12、ＣＶＧ（カルシウムバナジウム鉄ガーネット）：Ｃａ3Ｆｅ3.5Ｖ1.5Ｏ12、ガドリニウム鉄ガーネット：Ｇｄ3Ｆｅ5Ｏ12等が挙げられる。
【００３９】
図２は磁界の遮蔽の様子を示す模式図である。図２は基材層内に配置されたビア電極８、低磁性層１４、磁界源１５及び磁力線１６を、積層セラミック電子部品の上方からみた図である。ビア電極８の周囲には、低磁性層１４が配置されている。理解のために、磁界を生じさせる磁界源１５を仮定する。磁界源１５としては、図１のコイルパターンを想定している。磁力線１６は磁界源１５の周囲に発生する。
【００４０】
この場合、透磁率の低い低磁性層１４は、透磁率の高い基材層に比べて分極しにくく、磁力線１６が通り難くなる。そのため、磁力線１６は低磁性層１４内に浸入し難くなる。したがって、ビア電極８内に磁力線が浸入し難くなり、ビア電極８内の磁界の変化を抑えることができる。
【００４１】
また、本発明において磁界源としては、コイルパターンだけでなく、ビア電極も磁界源となりうる。すなわち、ビア電極に電流が流れる場合、電流よりビア電極の周囲に磁界が発生する。その磁界が他のビア電極に影響を及ぼし、ノイズを発生させる場合がある。本発明は、かかるビア電極に起因する磁界に対しても効果的である。
【００４２】
次に、積層セラミック電子部品の製造方法について説明する。
【００４３】
本発明の構成である、ビア電極の周囲の低磁性層は、図３のように作製される。まず、図３（Ａ）に示すように、特定のセラミックグリーンシート２１を用意する。このセラミックグリーンシートは、調合されたフェライト原料粉末に、バインダ、可塑剤、湿潤剤、分散剤等を加えてスラリー化し、これをシート状に成形して得られる。そして、図３（Ｂ）に示すように、セラミックグリーンシート２１に貫通孔２２を形成する。貫通孔２２はレーザー等で形成することができる。次に、図３（Ｃ）に示すように、貫通孔２２内に低磁性層１４を形成する。低磁性層１４は、例えば調合されたフェライト原料粉末に、バインダ、可塑剤等を加えてペースト状にして、貫通孔２２に充填する。そして、図３（Ｄ）に示すように、低磁性層１４の内部に再度貫通孔２２を形成する。そして、図３（Ｅ）に示すように、貫通孔２２内に導電性ペーストを充填して、ビア電極８を形成する。貫通孔２２の大きさや位置を調整することで、低磁性層１４とビア電極８との位置関係を調整することが可能である。例えば、低磁性層１４がビア電極８の周囲の一部を覆うような位置関係にすることも可能である。
【００４４】
また、特定のセラミックグリーンシート上に、内部電極、外部電極、及びコイルパターンとなるべき電極パターンを形成する。電極パターンは例えば導電性ペーストを印刷することで形成することができる。
【００４５】
そして、基材層２及び表面層３、４の各々を形成するため、所定の枚数のセラミックグリーンシートを所定の枚数で積層して圧着後に焼成を行う。次に、外部電極をめっき処理する。例えば、無電解めっきにより、ニッケルめっき膜および金めっき膜を順次形成する。そして、外部電極上に実装部品を実装する。
【００４６】
なお、ビア電極については、断面が円形状だけでなく、楕円形状、正方形及び長方形の形状も形成することができる。例えば、図３において、低磁性層１４の断面形状を四角にして、ビア電極８の断面形状を円にすることも可能である。
【００４７】
また、複数の積層セラミック電子部品を同時に製造するために、複数の積層セラミック電子部品を集合状態で形成しても良い。その場合には、焼成前に分割溝を形成しておく。そして、焼成後に分割溝に沿って分割して、個々の積層セラミック電子部品を取り出すことができる。また、焼成前に分割してもよい。この場合、焼成工程は、個々の積層セラミック電子部品の状態で実施される。めっき工程は、例えばバレルによる電解めっきを用いることができる。また、複数の積層セラミック電子部品を集合状態で形成して、焼成後に分割溝を形成して、分割しても良い。
【００４８】
以上、積層セラミック電子部品の製造方法について説明した。本発明の積層セラミック電子部品はこの内容に限定されることはなく、発明の趣旨を損なわない範囲で、適宜変更を加えることができる。
【符号の説明】
【００４９】
１      基板
２      基材層
３、４  表面層
５      積層体
６ｃ、６ｄ  内部電極
７ａ、７ｂ、７ｃ、７ｄ、７ｅ  表面電極
８、８ａ、８ｂ、８ｃ、８ｄ、８ｅ  ビア電極
９      コイルパターン
１０、１１  実装部品
１２    はんだバンプ
１３    はんだ
１４、１４ａ、１４ｂ、１４ｃ、１４ｄ    低磁性層
１５    磁界源
１６    磁力線
２１    セラミックグリーンシート
２２    貫通孔
１０２  基材層
１０３、１０４  表面層
１０６  内部電極
１０７  表面電極
１０８  ビア電極
１０９  コイルパターン
１１０、１１１  実装部品
１１２  はんだバンプ
１１３  はんだ
【図１】
2011058945.tif 000003
【図２】
2011058945.tif 000004
【図３】
2011058945.tif 000005
【図４】
2011058945.tif 000006
【国際調査報告】
2011058945.tif 000007
2011058945.tif 000008
2011058945.tif 000009
2011058945.tif 000010