(57)【要約】  半導体素子は、チャネル部が形成された酸化物半導体膜と、チャネル部に対向して配置されたゲート部とを備えている。そして、酸化物半導体膜には、酸化物半導体膜が低抵抗化処理されたドレイン部と、ドレイン部及びチャネル部の間に設けられて低抵抗化処理されていない中間領域とが形成され、少なくとも一部において中間領域に対する低抵抗化処理を遮蔽する導電性膜を備えている。
2011132351.tif 000002
【特許請求の範囲】
【請求項１】
チャネル部が形成された酸化物半導体膜と、
上記酸化物半導体膜のチャネル部に対向して配置されたゲート部とを備えた半導体素子であって、
上記酸化物半導体膜には、該酸化物半導体膜が低抵抗化処理されたドレイン部と、該ドレイン部及び上記チャネル部の間に設けられて低抵抗化処理されていない中間領域とが形成され、
上記中間領域が低抵抗化処理されないように当該中間領域を覆って配置された導電性膜を備えている
ことを特徴とする半導体素子。
【請求項２】
請求項１に記載された半導体素子において、
上記導電性膜の側部は、当該導電性膜の側方へ向かうに連れて該導電性膜の厚みが小さくなっている
ことを特徴とする半導体素子。
【請求項３】
請求項１又は２に記載された半導体素子において、
上記導電性膜はドレイン電極である
ことを特徴とする半導体素子。
【請求項４】
請求項１乃至３の何れか１つに記載された半導体素子において、
上記酸化物半導体膜は、少なくともＩｎ、Ｇａ、及びＺｎの何れか１元素を含む酸化物によって構成されている
ことを特徴とする半導体素子。
【請求項５】
絶縁性基板と、
上記絶縁性基板上にマトリクス状に配置された複数の画素電極と、
上記複数の画素電極にそれぞれ接続された薄膜トランジスタとを備えたアクティブマトリクス基板であって、
上記薄膜トランジスタは、チャネル部が形成された酸化物半導体膜と、該酸化物半導体膜のチャネル部に対向して配置されたゲート部とを備え、
上記画素電極は、上記酸化物半導体膜の一部が低抵抗化処理されることにより形成され、
上記酸化物半導体膜には、上記画素電極及び上記チャネル部の間に設けられて低抵抗化処理されていない中間領域が形成され、
上記中間領域が低抵抗化処理されないように当該中間領域を覆って配置された導電性膜を備えている
ことを特徴とするアクティブマトリクス基板。
【請求項６】
請求項５に記載されたアクティブマトリクス基板において、
上記導電性膜の側部は、当該導電性膜の側方へ向かうに連れて該導電性膜の厚みが小さくなっている
ことを特徴とするアクティブマトリクス基板。
【請求項７】
請求項５又は６に記載されたアクティブマトリクス基板において、
上記導電性膜はドレイン電極である
ことを特徴とするアクティブマトリクス基板。
【請求項８】
請求項５乃至７の何れか１つに記載されたアクティブマトリクス基板において、
上記酸化物半導体膜は、少なくともＩｎ、Ｇａ、及びＺｎの何れか１元素を含む酸化物によって構成されている
ことを特徴とするアクティブマトリクス基板。
【請求項９】
アクティブマトリクス基板を備えた表示装置であって、
上記アクティブマトリクス基板は、絶縁性基板と、該絶縁性基板にマトリクス状に配置された複数の画素電極と、該複数の画素電極にそれぞれ接続された薄膜トランジスタとを有し、
上記薄膜トランジスタは、チャネル部が形成された酸化物半導体膜と、該酸化物半導体膜のチャネル部に対向して配置されたゲート部とを備え、
上記画素電極は、上記酸化物半導体膜の一部が低抵抗化処理されることにより形成され、
上記酸化物半導体膜には、上記画素電極及び上記チャネル部の間に設けられて低抵抗化処理されていない中間領域が形成され、
上記中間領域が低抵抗化処理されないように当該中間領域を覆って配置された導電性膜を備えている
ことを特徴とする表示装置。
【請求項１０】
請求項９に記載された表示装置において、
上記導電性膜の側部は、当該導電性膜の側方へ向かうに連れて該導電性膜の厚みが小さくなっている
ことを特徴とする表示装置。
【請求項１１】
請求項９又は１０に記載された表示装置において、
上記導電性膜はドレイン電極である
ことを特徴とする表示装置。
【請求項１２】
請求項９乃至１１の何れか１つに記載された表示装置において、
上記酸化物半導体膜は、少なくともＩｎ、Ｇａ、及びＺｎの何れか１元素を含む酸化物によって構成されている
ことを特徴とする表示装置。
【請求項１３】
酸化物半導体膜を形成する工程と、
上記酸化物半導体膜上に導電性膜を形成する工程と、
上記酸化物半導体膜上にゲート部を形成する工程と、
上記導電性膜から露出している上記酸化物半導体膜の一部を低抵抗化処理してドレイン部を形成する一方、上記ゲート部に対向する上記酸化物半導体膜の一部に低抵抗化処理されていないチャネル部を形成すると共に、上記導電性膜に対向している上記酸化物半導体膜の一部に低抵抗化処理されていない中間領域を上記チャネル部と上記ドレイン部との間に形成する工程とを有する
ことを特徴とする半導体素子の製造方法。
【請求項１４】
請求項１３に記載された半導体素子の製造方法において、
上記導電性膜を形成する工程では、上記導電性膜の側部を、当該導電性膜の側方へ向かうに連れて該導電性膜の厚みが小さくなるように形成する
ことを特徴とする半導体素子の製造方法。
【請求項１５】
請求項１４に記載された半導体素子の製造方法において、
上記導電性膜を形成する工程では、上記酸化物半導体膜上に形成した導電性材料層の表面にフォトレジストを形成し、当該フォトレジストと導電性材料層との界面にエッチャントを浸透させながら上記導電性材料層をウェットエッチングすることにより、上記導電性膜の側部を傾斜状に形成する
ことを特徴とする半導体素子の製造方法。
【請求項１６】
請求項１４に記載された半導体素子の製造方法において、
上記導電性膜を形成する工程では、上記酸化物半導体膜上に形成した導電性材料層の表面にフォトレジストを形成し、当該フォトレジストを徐々に除去しながら上記導電性材料層をドライエッチングすることにより、上記導電性膜の側部を傾斜状に形成する
ことを特徴とする半導体素子の製造方法。
【請求項１７】
請求項１４に記載された半導体素子の製造方法において、
上記導電性膜を形成する工程では、複数の導電性材料層を上記酸化物半導体膜上に積層し、上記各導電性材料層のエッチング速度を制御することにより、上記導電性膜の側部を形成する
ことを特徴とする半導体素子の製造方法。
【請求項１８】
請求項１３乃至１７の何れか１つに記載された半導体素子の製造方法において、
上記導電性膜はドレイン電極である
ことを特徴とする半導体素子の製造方法。
【請求項１９】
請求項１３乃至１８の何れか１つに記載された半導体素子の製造方法において、
上記酸化物半導体膜は、少なくともＩｎ、Ｇａ、及びＺｎの何れか１元素を含む酸化物によって構成されている
ことを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子、半導体素子の製造方法、アクティブマトリクス基板及び表示装置に関するものである。
【背景技術】
【０００２】
近年、液晶表示装置や有機ＥＬ表示装置等の薄型の表示装置について開発が急速に進められている。これら薄型の表示装置は、表示品位を高めるために、複数の画素毎に当該画素を駆動するためのスイッチング素子が配置されたアクティブマトリクス基板を有することが多い。【０００３】
例えば、液晶表示装置は、アクティブマトリクス基板と、これに対向する対向基板と、これらの基板の間に設けられた液晶層とを有している。液晶表示装置が透過表示を行う場合には、アクティブマトリクス基板の液晶層と反対側に照明装置であるバックライトが配置される。【０００４】
アクティブマトリクス基板としては、例えば特許文献１に開示されているように、透明導電膜としてのＩＴＯ（Indium Tin Oxide）膜からなる画素電極と、これに接続されたスイッチング素子であるＴＦＴ（Thin-Film Transistor）とを有する構造が一般に知られている。ＴＦＴは、例えば、ポリシリコン（ｐ−Ｓｉ）からなる半導体層を有し、いわゆるトップゲート型の構造を有する。【０００５】
また、上記アクティブマトリクス基板は、半導体層を覆うゲート絶縁膜と、ゲート絶縁膜及びゲート電極を覆う無機絶縁層と、無機絶縁層に積層された有機絶縁層とを有している。そして、有機絶縁層の表面に画素電極が形成されている。ここで、有機絶縁層は、無機絶縁層の表面に形成されたソース電極と、画素電極との短絡を防止するために設けられている。【０００６】
このように、画素電極の下には、有機絶縁膜、無機絶縁層及びゲート絶縁膜という複数の絶縁膜が積層されているため、これらがバックライトからの照明光の一部を吸収又は反射する結果、バックライトの光の利用効率を高めることが難しいという問題がある。【０００７】
一方、近年、Ｉｎ−Ｇａ−Ｚｎ−Ｏ等の酸化物透明半導体膜をチャネル層に用いたＴＦＴの研究が始められている。【０００８】
このような酸化物半導体は、イオン性の高い結合で構成されており、結晶及び非晶質間における電子の移動度の差が小さい。従って、非晶質状態でも比較的高い電子移動度が得られる。また、スパッタリング法等により室温において非晶質膜を成膜できるという利点も有する。【０００９】
例えば、特許文献２には、従来のＴＦＴ１０１を備えるアクティブマトリクス基板１００の拡大断面図である図１８に示すように、アクティブマトリクス基板１００は、チャネル部１１４、ソース部１１５、ドレイン部１１６、画素電極１１３、ゲート信号線１１１の端子部１１８、及びソース信号線１１２の端子部１１７が、同一の酸化物半導体によって形成されている。ゲート電極１１０は、チャネル部１１４に対向して配置されている。【００１０】
アクティブマトリクス基板１００を製造する場合には、基板１０２上における全ての層構造を形成した後に、最上層の保護絶縁膜１１９及びその下層のゲート絶縁膜１２０に対し、所望の位置に開口部１３０を設ける。そして、開口部１３０を介して酸化物半導体膜１２６を還元性プラズマあるいはドーピング元素を含むプラズマに曝すことにより、上記端子部１１８，１１７、ソース部１１５、ドレイン部１１６、及び画素電極１１３が同時に低抵抗化される。【００１１】
このようにＴＦＴを酸化物半導体膜によって構成すれば、上述のような画素電極の下に、有機絶縁膜、無機絶縁層及びゲート絶縁膜という複数の絶縁膜が積層された構造とならないため、バックライトの光の利用効率を高めることができると共に、ＴＦＴにおける電子の移動度を高くして、そのオフリーク電流も低減することができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００９−４９２４３号公報
【特許文献２】特開２００８−４０３４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところが、上記従来のアクティブマトリクス基板１００では、ソース部１１５及びドレイン部１１６等を低抵抗化する際に、上記還元性プラズマ又はドーピング元素を含むプラズマ等が、ゲート電極１１０の下方に回り込んで、本来チャネル部１１４とすべきゲート電極１１０の下方の酸化物半導体膜１２６の一部をも低抵抗化してしまう問題がある。【００１４】
その結果、チャネル部１１４における実効のＬ長にばらつきが生じ、安定したトランジスタ特性を得ることが極めて困難である。【００１５】
本発明は、斯かる諸点に鑑みてなされたものであり、その主たる目的とするところは、酸化物半導体膜を用いて半導体素子を構成しながらも、その特性の安定化を図ることにある。
【課題を解決するための手段】
【００１６】
上記の目的を達成するために、本発明に係る半導体素子は、チャネル部が形成された酸化物半導体膜と、上記酸化物半導体膜のチャネル部に対向して配置されたゲート部とを備えた半導体素子であって、上記酸化物半導体膜には、該酸化物半導体膜が低抵抗化処理されたドレイン部と、該ドレイン部及び上記チャネル部の間に設けられて低抵抗化処理されていない中間領域とが形成され、上記中間領域が低抵抗化処理されないように当該中間領域を覆って配置された導電性膜を備えている。【００１７】
また、本発明に係るアクティブマトリクス基板は、絶縁性基板と、上記絶縁性基板上にマトリクス状に配置された複数の画素電極と、上記複数の画素電極にそれぞれ接続された薄膜トランジスタとを備えたアクティブマトリクス基板であって、上記薄膜トランジスタは、チャネル部が形成された酸化物半導体膜と、該酸化物半導体膜のチャネル部に対向して配置されたゲート部とを備え、上記画素電極は、上記酸化物半導体膜の一部が低抵抗化処理されることにより形成され、上記酸化物半導体膜には、上記画素電極及び上記チャネル部の間に設けられて低抵抗化処理されていない中間領域が形成され、上記中間領域が低抵抗化処理されないように当該中間領域を覆って配置された導電性膜を備えている。【００１８】
また、本発明に係る表示装置は、アクティブマトリクス基板を備えた表示装置であって、上記アクティブマトリクス基板は、絶縁性基板と、該絶縁性基板にマトリクス状に配置された複数の画素電極と、該複数の画素電極にそれぞれ接続された薄膜トランジスタとを有し、上記薄膜トランジスタは、チャネル部が形成された酸化物半導体膜と、該酸化物半導体膜のチャネル部に対向して配置されたゲート部とを備え、上記画素電極は、上記酸化物半導体膜の一部が低抵抗化処理されることにより形成され、上記酸化物半導体膜には、上記画素電極及び上記チャネル部の間に設けられて低抵抗化処理されていない中間領域が形成され、上記中間領域が低抵抗化処理されないように当該中間領域を覆って配置された導電性膜を備えている。【００１９】
また、本発明に係る半導体素子の製造方法は、酸化物半導体膜を形成する工程と、上記酸化物半導体膜上に導電性膜を形成する工程と、上記酸化物半導体膜上にゲート部を形成する工程と、上記導電性膜から露出している上記酸化物半導体膜の一部を低抵抗化処理してドレイン部を形成する一方、上記ゲート部に対向している上記酸化物半導体膜の一部に低抵抗化処理されていないチャネル部を形成すると共に、上記導電性膜に対向している上記酸化物半導体膜の一部に低抵抗化処理されていない中間領域を上記チャネル部と上記ドレイン部との間に形成する工程とを有する。【００２０】
−作用−
次に、本発明の作用について説明する。【００２１】
本発明では、酸化物半導体膜にチャネル部及びドレイン部（画素電極）を形成すると共に、その酸化物半導体膜におけるチャネル部とドレイン部（画素電極）との間に中間領域を形成することにより、チャネル部とドレイン部（画素電極）とが直接に隣接しないようになっている。さらに、その中間領域が低抵抗化処理されないように当該中間領域を覆う導電性膜を設けるようにしたので、上記ドレイン部（画素電極）に低抵抗化処理を施す際に、その低抵抗化処理のチャネル部への回り込みを防止して、ゲート電極の下方におけるチャネル部の実効のＬ長を一定に維持することが可能となる。その結果、酸化物半導体膜を用いて半導体素子を構成しながらも、その特性の安定化を図ることができる。【００２２】
また、導電性膜の側部を、当該導電性膜の側方へ向かうに連れて導電性膜の厚みを小さく形成することにより、当該側部の下方における酸化物半導体膜の一部を、ドレイン部（画素電極）と共に低抵抗化処理することが可能になる。そのため、上記導電性膜の側部とドレイン部（画素電極）とを電気的に接続できることとなる。【００２３】
上記導電性膜の傾斜した側部は、例えば、酸化物半導体膜上に形成した導電性材料層の表面にフォトレジストを形成し、当該フォトレジストと導電性材料層との界面にエッチャントを浸透させながら上記導電性材料層をウェットエッチングすることによって形成することが可能である。また、上記導電性膜の傾斜した側部は、フォトレジストを徐々に除去しながら上記導電性材料層をドライエッチングすることによっても形成できる。【００２４】
さらにまた、上記導電性膜の傾斜した側部は、複数の導電性材料層を酸化物半導体膜上に積層し、各導電性材料層のエッチング速度を制御することによっても形成することが可能である。
【発明の効果】
【００２５】
本発明によれば、チャネル部とドレイン部（画素電極）との間に中間領域を設けることにより、当該チャネル部とドレイン部（画素電極）とが直接に隣接しないようにし、その中間領域に対する低抵抗化処理を遮蔽する導電性膜を設けるようにしたので、ドレイン部（画素電極）に低抵抗化処理を施す際に、その低抵抗化処理のチャネル部への回り込みを防止して、チャネル部の実効のＬ長を一定に維持することができる。その結果、酸化物半導体膜を用いて半導体素子を構成しながらも、その特性の安定化を図ることができる。
【図面の簡単な説明】
【００２６】
【図１】図１は、本実施形態１におけるＴＦＴ基板の一部を拡大して示す平面図である。
【図２】図２は、図１におけるII−II線断面図である。
【図３】図３は、図１におけるIII−III線断面図である。
【図４】図４は、端子部の構造を示す図１におけるIV−IV線断面図である。
【図５】図５は、端子部の他の構造例を示す断面図である。
【図６】図６は、端子部の他の構造例を示す断面図である。
【図７】図７は、本実施形態１における液晶表示装置１の概略構造を示す断面図である。
【図８】図８は、絶縁性基板上に形成された酸化物半導体膜を示す断面図である。
【図９】図９は、酸化物半導体膜に形成された導電性材料層を示す断面図である。
【図１０】図１９は、酸化物半導体膜に形成されたソース電極及びドレイン電極を示す断面図である。
【図１１】図１１は、本実施形態１のエッチングされるドレイン電極の側部を拡大して示す断面図である。
【図１２】図１２は、酸化物半導体膜上に形成されたゲート絶縁膜を示す断面図である。
【図１３】図１３は、酸化物半導体膜に形成された画素電極（ドレイン部）を示す断面図である。
【図１４】図１４は、本実施形態２のエッチングされるドレイン電極の側部を拡大して示す断面図である。
【図１５】図１５は、本実施形態３のエッチングされるドレイン電極の側部を拡大して示す断面図である。
【図１６】図１６は、本実施形態４におけるＴＦＴ基板の一部を拡大して示す平面図である。
【図１７】図１７は、図１６におけるXVII−XVII線断面図である。
【図１８】図１８は、従来のＴＦＴを備えるアクティブマトリクス基板の拡大断面図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
【００２８】
《発明の実施形態１》
図１〜図１３は、本発明の実施形態１を示している。
【００２９】
図１は、本実施形態１におけるＴＦＴ基板１１の一部を拡大して示す平面図である。図２は、図１におけるII−II線断面図である。図３は、図１におけるIII−III線断面図である。図４は、端子部の構造を示す図１におけるIV−IV線断面図である。図５は、端子部の他の構造例を示す断面図である。図６は、端子部の他の構造例を示す断面図である。図７は、本実施形態１における液晶表示装置１の概略構造を示す断面図である。
【００３０】
−液晶表示装置１の構成−
まず、液晶表示装置１の構成について説明する。
【００３１】
液晶表示装置１は、図７に示すように、液晶表示パネル１０と、この液晶表示パネル１０の背面側に配置されたバックライトユニット２０とを備えている。
【００３２】
液晶表示パネル１０は、アクティブマトリクス基板としてのＴＦＴ基板１１と、ＴＦＴ基板１１に対向して配置された対向基板１２と、ＴＦＴ基板１１及び対向基板１２の間に設けられた液晶層１３とを有する。
【００３３】
また、液晶表示装置１は、表示領域３１と、その周囲に設けられた額縁状の非表示領域３２とを有している。表示領域３１には、マトリクス状に配置された複数の画素１５が形成されている。
【００３４】
上記対向基板１２は、ガラス基板等の絶縁性基板（図示省略）を有し、当該絶縁性基板にそれぞれ図示省略のカラーフィルタ及び共通電極等が形成されている。また、液晶層１３は、上記ＴＦＴ基板１１と対向基板１２との間に設けられた枠状のシール部材１４によって封止されている。
【００３５】
一方、ＴＦＴ基板１１は、ガラス基板等の絶縁性基板２１と、この絶縁性基板２１上にマトリクス状に配置された複数の画素電極（以下、ドレイン部とも称する）２２と、これら複数の画素電極２２にそれぞれ接続されたＴＦＴ（Thin-Film Transistor：薄膜トランジスタ）３０とを備えている。
【００３６】
ＴＦＴ基板１１には、図１にも示すように、互いに並行して延びる複数のソース配線１６と、これらに直交して延びる複数のゲート配線１７とが形成されている。すなわち、ゲート配線１７及びソース配線１６からなる配線群は、全体として格子状に形成されている。その格子状の領域に、上記画素１５が形成されている。各画素１５には、上記画素電極２２及びＴＦＴ３０が配置されている。
【００３７】
上記ソース配線１６及びゲート配線１７は、上記ＴＦＴ３０に接続されている。また、ソース配線１６及びゲート配線１７の端部には、それぞれ端子部２６，２７が形成されている。端子部２６，２７には、外部回路（図示省略）が実装される。
【００３８】
ソース配線１６の端子部２６と、ゲート配線１７の端子部２７とは、図４に示すように、同様の構造を有している。端子部２６，２７は、酸化物半導体膜３５の表面に形成された第１パッド部２８と、ゲート絶縁膜４２に形成されたスルーホール４３を介して第１パッド部２８に接続された第２パッド部２９とを有している。
【００３９】
ソース配線１６の端子部２６では、第１パッド部２８がソース配線１６と一体に形成されている。一方、ゲート配線１７の端子部２７では、第２パッド部２９がゲート配線１７と一体に形成されている。このように端子部２６，２７を構成することにより、ＴＦＴ３０と同じ工程で形成することができ、しかも、端子部２６，２７を同様の構造とすることによって、これら端子部２６，２７に接続されるＦＰＣ等の外部回路（図示省略）を容易に圧着できることとなる。
【００４０】
なお、端子部２６，２７は、図５及び図６に示す構造としてもよい。図５に示すソース配線１６の端子部２６は、酸化物半導体膜３５の表面に形成されると共にゲート絶縁膜４２に形成された開口部４４から露出している第１パッド部２８によって構成されている。図６に示すゲート配線１７の端子部２７は、酸化物半導体膜３５上におけるゲート絶縁膜４２の表面に形成された第２パッド部２９によって構成されている。端子部２６，２７をこのような構成としても、ＴＦＴ３０と同じ工程で形成することができる。
【００４１】
（ＴＦＴ３０の構成）
ＴＦＴ３０は、図２に示すように、チャネル部３４が形成された酸化物半導体膜３５と、酸化物半導体膜３５のチャネル部３４に対向して配置されたゲート部３６とを備えている。酸化物半導体膜３５は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）によって構成されている。また、酸化物半導体膜３５は、少なくともＩｎ、Ｇａ、及びＺｎの何れか１元素を含む酸化物によって構成されていればよい。
【００４２】
酸化物半導体膜３５には、この酸化物半導体膜３５が低抵抗化処理されたドレイン部（画素電極）２２と、このドレイン部（画素電極）２２及びチャネル部３４の間に設けられて低抵抗化処理されていない中間領域３７とが形成されている。
【００４３】
ここで、低抵抗化処理とは、酸化物半導体膜３５の電気抵抗を低下させる処理をいう。低抵抗化処理の例としては、水素、塩素、若しくはフッ素等のハロゲン元素、ホウ素、窒素、希ガス、又はこれらの混合ガスによるプラズマ処理を挙げることができる。また、ドーピング元素（ホウ素、アルミニウム、ガリウム、インジウム、フッ素のうちの少なくとも一元素を含む）を含むプラズマを酸化物半導体膜３５に曝すことによっても、低抵抗化処理が可能である。
【００４４】
酸化物半導体膜３５の表面には、上記ソース配線１６、ソース電極３８及びドレイン電極３９が形成されている。ソース電極３８及びドレイン電極３９は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、タンタル（Ｔａ）、若しくはタングステン（Ｗ）、又はこれらの金属の窒化物等からなる単層又は積層構造を有する導電性薄膜によって構成されている。
【００４５】
このソース電極３８及びドレイン電極３９を構成する導電性薄膜の例としては、例えば、Ｔｉ／Ａｌ／Ｔｉ、ＴｉＮ／Ａｌ／Ｔｉ、Ａｌ／Ｔｉ、Ｍｏ／Ａｌ／Ｍｏ、ＭｏＮ／Ａｌ／Ｍｏ、ＭｏＮ／Ａｌ／ＭｏＮ、Ｃｕ／Ｔｉ、Ｗ／ＴａＮ等を挙げることができる。
【００４６】
そして、ＴＦＴ３０は、中間領域３７が低抵抗化処理されないように当該中間領域３７を覆って配置された導電性膜３９を備えている。導電性膜３９の一部は、中間領域３７に対向している。本実施形態における導電性膜３９は、上記ドレイン電極３９によって構成されている。すなわち、導電性膜３９は、上述のソース電極３８及びドレイン電極３９と同じ材料によって形成することができる。
【００４７】
図２に示すように、ドレイン電極（導電性膜）３９の側部４０は、当該ドレイン電極３９の側方へ向かうに連れてドレイン電極３９の厚みが小さくなっている。そうして、ドレイン電極３９の側部４０は傾斜状に形成されている。また、ドレイン電極３９の下面は、その上面よりも大きくなっている。一方、ソース電極３８の側部４０も、上記ドレイン電極３９の側部４０と同様に傾斜状に形成されている。
【００４８】
また、上記中間領域３７とドレイン部（画素電極）２２との境界は、図２に示すように、上記ドレイン電極３９の傾斜に沿って傾斜している。そして、ドレイン電極３９の側部４０は、ドレイン部（画素電極）２２に接触して電気的に接続されている。
【００４９】
ここで、本実施形態におけるチャネル部３４のＬ長は、図２に示すように、絶縁性基板２１の表面の法線方向から見て、ソース電極３８とドレイン電極３９との間の距離として規定されている。
【００５０】
また、酸化物半導体膜３５上には、窒化シリコン膜等からなるゲート絶縁膜４２が形成されている。ゲート絶縁膜４２の表面には、上記ゲート部３６がチャネル部３４に対向するように形成されている。ゲート部３６は、上記ソース電極３８及びドレイン電極３９と同様の材料によって形成することが可能である。
【００５１】
そして、ゲート絶縁膜４２は、図１に示すように、その一部が画素１５の内側で除去されて開口部２４が形成されている。この開口部２４の内側でゲート絶縁膜４２から露出している酸化物半導体膜３５が画素電極（ドレイン部）２２として形成されている。
【００５２】
（補助容量５０の構成）
ＴＦＴ基板１１には、図１及び図３に示すように、画素１５に形成される液晶容量を一定に維持するための補助容量５０が形成されている。補助容量５０は、ゲート絶縁膜４２を介して対向する容量電極５１とドレイン電極３９とによって構成されている。
【００５３】
この補助容量５０を構成する容量電極５１は、上記ＴＦＴ３０を構成するゲート部３６と同じ材料で同層に形成されている。一方、補助容量５０を構成するドレイン電極３９は、ＴＦＴ３０を構成するドレイン電極３９と同じものである。言い換えれば、補助容量５０は、ＴＦＴ３０のドレイン電極３９を補助容量電極として有している。
【００５４】
また、補助容量５０の下方の酸化物半導体膜３５も中間領域３７として形成されており、その画素電極２２との境界は、ＴＦＴ３０と同様に傾斜して形成されている。このように、補助容量５０は、ＴＦＴ３０と同様の膜構成を有するため、ＴＦＴ３０と同時に形成することができる。
【００５５】
−製造方法−
次に、上記ＴＦＴ３０、並びにそれを備えたＴＦＴ基板１１及び液晶表示装置１の製造方法について説明する。
【００５６】
ここで、図８は、絶縁性基板２１上に形成された酸化物半導体膜３５を示す断面図である。図９は、酸化物半導体膜３５に形成されたソース電極３８及びドレイン電極３９を示す断面図である。
【００５７】
また、図１０は、エッチングされるドレイン電極３９の側部４０を拡大して示す断面図である。図１１は、酸化物半導体膜３５上に形成されたゲート絶縁膜４２を示す断面図である。図１２は、酸化物半導体膜３５に形成された画素電極（ドレイン部）２２を示す断面図である。図９は、酸化物半導体膜に形成された導電性材料層を示す断面図である。
【００５８】
（酸化物半導体膜３５の形成工程）
まず、ガラス基板等の透明な絶縁性基板２１の略全体に、Ｉｎ、Ｇａ及びＺｎを含む透明酸化物半導体膜を形成する。
【００５９】
絶縁性基板２１がガラス基板である場合、ガラスに含まれる不純物に特別な配慮を要するときには、絶縁性基板２１の表面にベースコート層として酸化シリコン膜（不図示）を形成するようにしてもよい。
【００６０】
続いて、図８に示すように、酸化物半導体膜３５をパターニングして、当該酸化物半導体膜３５に開口部４７を形成する。これは、ゲート信号線の下方に酸化物半導体膜が配置されると、ゲート配線にＯＮ信号（正の電圧）が印加された際に、ＴＦＴ３０と同様に電流が流れることから、互いに隣接するソース配線１６同士の間でリーク不良が生じるためである。したがって、酸化物半導体膜３５におけるゲート配線１７に重なる領域の少なくとも一部をエッチングして除去する。
【００６１】
（ソース電極３８及びドレイン電極３９の形成工程）
次に、上記酸化物半導体膜３５上に導電性材料層３３を成膜し、その導電性材料層３３の表面にフォトレジスト４５を形成する。そうして、上記導電性材料層３３をエッチングすることによって、図１０に示すように、ソース電極３８及びドレイン電極３９を形成する。なお、この段階で、上記酸化物半導体膜３５のパターニングをハーフ露光技術を用いて行うようにしてもよい。
【００６２】
上記導電性材料層３３は、上述のように、例えば、Ｔｉ、Ａｌ、Ｍｏ、Ｃｕ、Ｔａ、若しくはＷ、又はこれらの窒化物等からなる単層又は積層構造を有する導電性薄膜によって形成することが可能である。
【００６３】
そして、この工程では、ドレイン電極３９の側部４０を、当該ドレイン電極３９の側方へ向かうに連れてドレイン電極３９の厚みが徐々に小さくなるように傾斜状に形成する。また、ソース電極３８の側部４０についても、同様に傾斜状に形成する。
【００６４】
上記傾斜状の側部４０は、図１１に示すように、酸化物半導体膜３５上に形成した導電性材料層３３の表面にフォトレジスト４５を形成し、当該フォトレジスト４５と導電性材料層３３との界面にエッチャントを浸透させながら上記導電性材料層３３をウェットエッチングすることによって、傾斜状に形成することが可能である。
【００６５】
例えば、導電性材料層３３の表面をフッ化させてフォトレジスト４５との密着性を低下させると共に、エッチャントに界面活性剤を混入させることにより、エッチャントを上記導電性材料層３３とフォトレジスト４５との界面に浸透させることができる。
【００６６】
（ゲート絶縁膜４２の形成工程）
次に、酸化物半導体膜３５上に、シリコン酸化膜からなるゲート絶縁膜４２を、上記ソース電極３８及びドレイン電極３９を覆うように形成する。続いて、図１及び図１２に示すように、エッチングによりゲート絶縁膜４２に開口部２４を形成する。
【００６７】
（ドレイン部（画素電極）２２の形成工程）
次に、図１３に示すように、ゲート絶縁膜４２及びドレイン電極３９から露出している酸化物半導体膜３５の一部を低抵抗化処理することにより、ドレイン部（画素電極）２２を形成する。一方、ゲート部３６に対向することとなる酸化物半導体膜３５の一部に低抵抗化処理されていないチャネル部３４を形成する。さらに、ドレイン電極３９に対向している酸化物半導体膜３５の一部に低抵抗化処理されていない中間領域３７をチャネル部３４とドレイン部（画素電極）２２との間に形成する。
【００６８】
低抵抗化処理としては、例えば、酸化物半導体膜３５が形成されている絶縁性基板２１を真空チャンバー（図示省略）内に収容した状態で、当該真空チャンバーの内部に水素ガスを２００ｓｃｃｍの流量で供給する。そのことにより、真空チャンバーの内部圧力を１００Ｐａとする。さらに、０．１Ｗ／ｃｍ２のＲＦ電力を１２０秒間印加してプラズマ処理を行う。そのことにより、ゲート絶縁膜４２の開口部２４から露出している酸化物半導体膜３５にドレイン部（画素電極）２２が形成される。
【００６９】
このとき、ドレイン電極３９の側部４０における厚みが、このドレイン電極３９の側方へ向かうに連れて小さく形成されているため、当該側部４０の下方における酸化物半導体膜３５の一部を、ドレイン部（画素電極）２２と共に低抵抗化処理することができる。そのため、ドレイン電極３９の側部４０とドレイン部（画素電極）２２とを電気的に接続することができる。
【００７０】
（ゲート部３６の形成工程）
次に、図１に示すように、酸化物半導体膜３５上にゲート部３６を形成する。ゲート部３６は、例えば上記ドレイン電極３９等と同じ金属膜をゲート絶縁膜４２の表面に成膜した後に、これをフォトリソグラフィ及びエッチングを行うことによって形成する。こうして、ＴＦＴ３０を製造する。
【００７１】
その後、上記ＴＦＴ３０が形成された絶縁性基板２１上に保護絶縁膜（不図示）や配向膜（不図示）を形成することにより、ＴＦＴ基板１１を製造する。一方、透明な絶縁性基板にＩＴＯ等からなる共通電極、カラーフィルタ及び配向膜等を形成して対向基板１２を別途製造する。
【００７２】
続いて、ＴＦＴ基板１１又は対向基板１２にシール部材１４を枠状に描画し、そのシール部材１４の内側に液晶材料を滴下して供給した後に、これらのＴＦＴ基板１１及び対向基板１２を互いに貼り合わせることにより、液晶表示パネル１０を製造する。その後、液晶表示パネル１０の背面側にバックライトユニット２０を配置した状態で、これら液晶表示パネル１０及びバックライトユニット２０をケーシング（不図示）の内部に収容することによって、液晶表示装置１を製造する。
【００７３】
−実施形態１の効果−
したがって、この実施形態１によると、チャネル部３４とドレイン部（画素電極）２２との間に中間領域３７を設けることにより、当該チャネル部３４とドレイン部（画素電極）２２とが直接に隣接しないようにし、その中間領域３７が低抵抗化処理されないように当該中間領域３７を覆うドレイン電極３９を設けるようにしたので、ドレイン部（画素電極）２２に低抵抗化処理を施す際に、その低抵抗化処理のチャネル部３４への回り込みを防止して、チャネル部３４の実効のＬ長を一定に維持することができる。
【００７４】
その結果、酸化物半導体膜３５を用いることによりＴＦＴ３０の電子移動度を高めると共にオフリーク電流を低減することができ、しかも、チャネル部３４の実効のＬ長を一定に維持できるためにＴＦＴ３０の特性を大幅に安定化させることができる。
【００７５】
さらに、ドレイン電極３９の側部４０を、当該ドレイン電極３９の側方へ向かうに連れてその厚みが小さくなるように傾斜状に形成したので、当該側部４０の下方における酸化物半導体膜３５の一部を、ドレイン部（画素電極）２２と共に低抵抗化処理することができる。そのため、ドレイン電極３９の側部４０とドレイン部（画素電極）２２とを確実に電気的接続することができる。
【００７６】
《発明の実施形態２》
図１４は、本発明の実施形態２を示している。
【００７７】
図１４は、本実施形態２のエッチングされるドレイン電極３９の側部４０を拡大して示す断面図である。尚、以降の各実施形態では、図１〜図１３と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【００７８】
本実施形態２は、上記実施形態１に対してドレイン電極３９の側部４０を形成する方法が異なっている。
【００７９】
すなわち、本実施形態２では、ソース電極３８及びドレイン電極３９の形成工程において、導電性材料層３３の表面にフォトレジスト４５を形成した後に、上記導電性材料層３３をドライエッチングする。そのことにより、図１３に示すように、ソース電極３８及びドレイン電極３９を形成する。
【００８０】
このとき、酸素を含むエッチングガスを用いることにより、フォトレジスト４５を酸化させて徐々に除去しながら、上記導電性材料層３３をドライエッチングする。そのことによって、ドレイン電極３９の側部４０を、当該ドレイン電極３９の側方へ向かうに連れてドレイン電極３９の厚みが徐々に小さくなるように傾斜状に形成する。また、ソース電極３８の側部４０についても、同様に傾斜状に形成する。
【００８１】
したがって、この実施形態２によっても、上記実施形態１と同様に、チャネル部３４とドレイン部（画素電極）２２とが直接に隣接しないようにしたので、低抵抗化処理のチャネル部３４への回り込みを防止して、チャネル部３４の実効のＬ長を一定に維持することができる。その結果、ＴＦＴ３０の特性を好適に安定化できることとなる。
【００８２】
さらに、ドレイン電極３９の側部４０を傾斜状に形成したので、その側部４０の下方における酸化物半導体膜３５の一部を低抵抗化処理して、ドレイン電極３９の側部４０とドレイン部（画素電極）２２とを確実に電気的接続することができる。
【００８３】
《発明の実施形態３》
図１５は、本発明の実施形態３を示している。
【００８４】
図１５は、本実施形態３のエッチングされるドレイン電極３９の側部４０を拡大して示す断面図である。
【００８５】
上記実施形態１では、ドレイン電極３９及びソース電極３８の側部４０を傾斜状に形成したのに対し、本実施形態３は、上記側部４０を段差状に形成した点で相違している。
【００８６】
すなわち、本実施形態３におけるドレイン電極３９及びソース電極３８は、第１導電層６１及び第２導電層６２によって構成されている。第１導電層６１及び第２導電層６２は、上記実施形態１における導電性材料層３３と同様に、例えば、Ｔｉ、Ａｌ、Ｍｏ、Ｃｕ、Ｔａ、若しくはＷ、又はこれらの窒化物等によって構成することが可能である。
【００８７】
第１導電層６１は酸化物半導体膜３５の表面に形成され、第２導電層６２は第１導電層６１の表面に積層されると共に第１導電層６１よりも小さい面積で形成されている。そのことにより、ドレイン電極３９の側部４０厚みは、当該ドレイン電極３９の側方へ向かって小さくなるように形成されている。
【００８８】
そして、本実施形態では、ソース電極３８及びドレイン電極３９の形成工程において、複数の導電性材料層３３を酸化物半導体膜３５上に積層し、各導電性材料層３３のエッチング速度を制御することによって、ソース電極３８及びドレイン電極３９の側部４０を、その厚みが当該ソース電極３８又はドレイン電極３９の側方へ向かって小さくなるように形成する。
【００８９】
したがって、この実施形態３によっても、上記実施形態１と同様に、チャネル部３４とドレイン部（画素電極）２２とが直接に隣接しないようにして、低抵抗化処理のチャネル部３４への回り込みを防止するようにしたので、チャネル部３４の実効のＬ長を一定に維持することができ、ＴＦＴ３０の特性を安定化させることができる。さらに、ドレイン電極３９の側部４０の厚みをその側方に向かって小さくなるように形成したので、その側部４０の下方における酸化物半導体膜３５の一部を低抵抗化処理して、ドレイン電極３９の側部４０とドレイン部（画素電極）２２とを確実に電気的接続することができる。
【００９０】
《発明の実施形態４》
図１６及び図１７は、本発明の実施形態４を示している。
【００９１】
図１６は、本実施形態４におけるＴＦＴ基板１１の一部を拡大して示す平面図である。図１７は、図１６におけるXVII−XVII線断面図である。
【００９２】
上記実施形態１では、補助容量５０をゲート配線１７に形成された容量電極５１とドレイン電極３９とによって構成したのに対し、本実施形態４では、補助容量５０を、ゲート配線１７とは別個独立の補助容量配線７１を設けて形成したものである。
【００９３】
本実施形態におけるＴＦＴ基板１１は、上記実施形態１と同様に、酸化物半導体膜３５を有するＴＦＴ３０を備えている。さらに、ＴＦＴ基板１１には、図１６に示すようにゲート配線１７と平行に延びる補助容量配線７１と、図１７に示すようにゲート絶縁膜４２を介して補助容量配線７１に対向する容量電極７２とが形成されている。
【００９４】
補助容量配線７１は、ゲート配線１７と同じ材料によって構成されている。一方、容量電極７２は、ソース配線１６と同じ材料によって構成されている。容量電極７２は、ドレイン電極３９と同様の構成を有している。すなわち、容量電極７２の側部４０の厚みは、容量電極７２の側方へ向かうに連れて小さくなるように傾斜状に形成されている。そして、容量電極７２は、その側部４０において画素電極（ドレイン部）２２に電気的に接続されている。こうして、画素１５に形成される液晶容量を補助容量５０によって一定に維持するようになっている。
【００９５】
したがって、この実施形態４によっても、上記実施形態１と同様に、ＴＦＴ３０におけるチャネル部３４の実効のＬ長を一定に維持することができ、ＴＦＴ３０の特性を安定化させることができる。さらに、ドレイン電極３９及び容量電極７２の側部４０の厚みをその側方に向かって小さくなるように形成したので、その側部４０の下方における酸化物半導体膜３５の一部を低抵抗化処理して、ドレイン電極３９及び容量電極７２の側部４０とドレイン部（画素電極）２２とを確実に電気的接続することができる。
【００９６】
《その他の実施形態》
上記各実施形態では、液晶表示装置及びこれに用いられるＴＦＴ基板を例に挙げて説明したが、本発明はこれに限らず、例えば有機ＥＬ表示装置等の他の表示装置、及びこれらに用いられるアクティブマトリクス基板についても同様に適用することができる。また、上記各実施形態は適宜組み合わせるようにしてもよい。
【産業上の利用可能性】
【００９７】
以上説明したように、本発明は、半導体素子、半導体素子の製造方法、アクティブマトリクス基板について有用である。
【符号の説明】
【００９８】
１      液晶表示装置 
１１      ＴＦＴ基板（アクティブマトリクス基板）
１５      画素 
２１      絶縁性基板 
２２      画素電極、ドレイン部
３０      ＴＦＴ（半導体素子、薄膜トランジスタ）
３３      導電性材料層 
３４      チャネル部 
３５      酸化物半導体膜 
３６      ゲート部 
３７      中間領域 
３８      ソース電極 
３９      ドレイン電極（導電性膜） 
４０      側部 
４５      フォトレジスト 
６１      第１導電層 
６２      第２導電層     
【図１】
2011132351.tif 000003
【図２】
2011132351.tif 000004
【図３】
2011132351.tif 000005
【図４】
2011132351.tif 000006
【図５】
2011132351.tif 000007
【図６】
2011132351.tif 000008
【図７】
2011132351.tif 000009
【図８】
2011132351.tif 000010
【図９】
2011132351.tif 000011
【図１０】
2011132351.tif 000012
【図１１】
2011132351.tif 000013
【図１２】
2011132351.tif 000014
【図１３】
2011132351.tif 000015
【図１４】
2011132351.tif 000016
【図１５】
2011132351.tif 000017
【図１６】
2011132351.tif 000018
【図１７】
2011132351.tif 000019
【図１８】
2011132351.tif 000020
【手続補正書】
【提出日】平成24年10月17日(2012.10.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
【図１】図１は、本実施形態１におけるＴＦＴ基板の一部を拡大して示す平面図である。
【図２】図２は、図１におけるII−II線断面図である。
【図３】図３は、図１におけるIII−III線断面図である。
【図４】図４は、端子部の構造を示す図１におけるIV−IV線断面図である。
【図５】図５は、端子部の他の構造例を示す断面図である。
【図６】図６は、端子部の他の構造例を示す断面図である。
【図７】図７は、本実施形態１における液晶表示装置１の概略構造を示す断面図である。
【図８】図８は、絶縁性基板上に形成された酸化物半導体膜を示す断面図である。
【図９】図９は、酸化物半導体膜に形成された導電性材料層を示す断面図である。
【図１０】図１０は、酸化物半導体膜に形成されたソース電極及びドレイン電極を示す断面図である。
【図１１】図１１は、本実施形態１のエッチングされるドレイン電極の側部を拡大して示す断面図である。
【図１２】図１２は、酸化物半導体膜上に形成されたゲート絶縁膜を示す断面図である。
【図１３】図１３は、酸化物半導体膜に形成された画素電極（ドレイン部）を示す断面図である。
【図１４】図１４は、本実施形態２のエッチングされるドレイン電極の側部を拡大して示す断面図である。
【図１５】図１５は、本実施形態３のエッチングされるドレイン電極の側部を拡大して示す断面図である。
【図１６】図１６は、本実施形態４におけるＴＦＴ基板の一部を拡大して示す平面図である。
【図１７】図１７は、図１６におけるXVII−XVII線断面図である。
【図１８】図１８は、従来のＴＦＴを備えるアクティブマトリクス基板の拡大断面図である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
ここで、図８は、絶縁性基板２１上に形成された酸化物半導体膜３５を示す断面図である。図１０は、酸化物半導体膜３５に形成されたソース電極３８及びドレイン電極３９を示す断面図である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
また、図１１は、エッチングされるドレイン電極３９の側部４０を拡大して示す断面図である。図１２は、酸化物半導体膜３５上に形成されたゲート絶縁膜４２を示す断面図である。図１３は、酸化物半導体膜３５に形成された画素電極（ドレイン部）２２を示す断面図である。図９は、酸化物半導体膜に形成された導電性材料層を示す断面図である。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正の内容】
【図１５】
2011132351.tif 000021
［補正の理由等］
段落［００２６］、［００５６］、［００５７］において誤記の訂正を行いました。また、図１５において誤記の訂正を行いました。これらは、いずれも出願当初の明細書の記載及び図面の記載から誤記であることが明白です。従って、本補正は出願当初の明細書等に記載した事項の範囲内においてするものです。
【国際調査報告】
2011132351.tif 000022
2011132351.tif 000023