(57)【要約】  本発明は、サンプルホールド回路及びＡ／Ｄ変換装置に係り、サンプルホールド回路での電源電圧範囲の入力電圧に対して出力飽和の発生を回避させることにある。  入力電圧のサンプリング時にオンされる第１のスイッチと、第１のスイッチのオン時に該第１のスイッチを介して入力される入力電圧をサンプリングすべく入力電圧に従った入力電荷を蓄積し、かつ、第１のスイッチのオフ時に所定の基準電圧をサンプリングすべく所定の基準電圧に従った基準電荷を蓄積するサンプリングキャパシタと、サンプリングキャパシタによりサンプリングされる入力電圧と、サンプリングキャパシタによりサンプリングされる所定の基準電圧と、を加算又は減算する加減算手段と、加減算手段により加算又は減算して得られる電圧をホールドして出力するホールド手段と、を設ける。
2011142036.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧のサンプリング時にオンされる第１のスイッチと、
前記第１のスイッチのオン時に該第１のスイッチを介して入力される入力電圧をサンプリングする第１のサンプリング手段と、
前記第１のスイッチのオフ時に所定の基準電圧をサンプリングする第２のサンプリング手段と、
前記第１のサンプリング手段によりサンプリングされる入力電圧と、前記第２のサンプリング手段によりサンプリングされる所定の基準電圧と、を加算又は減算する加減算手段と、
前記加減算手段により加算又は減算して得られる電圧をホールドして出力するホールド手段と、
を備えることを特徴とするサンプルホールド回路。
【請求項２】
前記第１のサンプリング手段と第２のサンプリング手段とは、入力電圧に従った入力電荷を蓄積しかつ所定の基準電圧に従った基準電荷を蓄積することが可能な共通のサンプリングキャパシタであり、
前記加減算手段は、前記サンプリングキャパシタに前記入力電荷が蓄積された後にオンされる第２のスイッチと、前記第２のスイッチのオンにより、前記サンプリングキャパシタに蓄積された前記入力電荷が転送される一時記憶キャパシタと、前記サンプリングキャパシタに蓄積された前記入力電荷が前記一時記憶キャパシタへ転送された後にオンされる第３のスイッチと、前記第３のスイッチのオンにより前記サンプリングキャパシタに前記基準電荷が蓄積された後に、該サンプリングキャパシタに蓄積される電荷の加算又は減算を行うべく、該サンプリングキャパシタへ前記一時記憶キャパシタに転送されていた前記入力電荷を戻す再転送手段と、を有することを特徴とする請求項１記載のサンプルホールド回路。
【請求項３】
前記ホールド手段は、オペアンプと、前記第１のスイッチと前記サンプリングキャパシタとの接続点と前記オペアンプの出力端子とを繋ぐ配線上に設けられた、ホールド出力が行われる際にオンされる第４のスイッチと、を有し、
前記第２のスイッチ及び前記一時記憶キャパシタは、前記サンプリングキャパシタと前記オペアンプの入力端子との接続点と、前記第４のスイッチと前記オペアンプの出力端子との接続点と、を繋ぐ配線上に設けられることを特徴とする請求項２記載のサンプルホールド回路。
【請求項４】
前記一時記憶キャパシタの容量は、前記サンプリングキャパシタの容量よりも大きいことを特徴とする請求項２又は３記載のサンプルホールド回路。
【請求項５】
前記加減算手段は、前記第１のサンプリング手段によりサンプリングされる入力電圧が第１の所定値よりも大きいか否かを判別する第１の比較手段と、前記第１の比較手段による判別結果に応じて、前記サンプリングキャパシタに蓄積された前記入力電荷の前記一時記憶キャパシタへの転送時に前記第３のスイッチのオンにより前記サンプリングキャパシタの入力側端子に印加する所定の基準電圧を切り替える転送時印加電圧切替手段と、を有することを特徴とする請求項２乃至４の何れか一項記載のサンプルホールド回路。
【請求項６】
前記ホールド手段は、オペアンプを有し、
前記加減算手段は、前記サンプリングキャパシタに蓄積された前記入力電荷が前記一時記憶キャパシタへ転送される以後に該一時記憶キャパシタの出力側端子と前記オペアンプの出力端子とを導通させる第５のスイッチと、前記サンプリングキャパシタに蓄積された前記入力電荷が前記一時記憶キャパシタへ転送された後に前記オペアンプの出力端子に現れる電圧が第２の所定値よりも大きいか否かを判別する第２の比較手段と、前記第２の比較手段による判別結果に応じて、前記第２のサンプリング手段によりサンプリングされる所定の基準電圧を切り替えるサンプリング電圧切替手段と、を有し、
前記再転送手段は、前記第２のサンプリング手段により所定の基準電圧がサンプリングされた後に、該所定の基準電圧に従った前記基準電圧が蓄積されている前記サンプリングキャパシタへ前記一時記憶キャパシタに転送されていた前記入力電荷を戻すことを特徴とする請求項５記載のサンプルホールド回路。
【請求項７】
請求項１乃至６の何れか一項記載のサンプルホールド回路が備える前記ホールド手段により出力されるアナログ出力電圧をＡ／Ｄ変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段によりＡ／Ｄ変換して得られたデジタル値と前記第２のサンプリングキャパシタによりサンプリングされた前記所定の基準電圧に相当するデジタル値とを減算又は加算して得られるデジタル値を、出力デジタル値とする最終デジタル値演算手段と、
を備えることを特徴とするＡ／Ｄ変換装置。
【請求項８】
２つの入力電圧の電位差をサンプルホールドするサンプルホールド回路であって、
各入力電圧のサンプリング時にオンされる一対の第１のスイッチと、
前記一対の第１のスイッチのオン時に該第１のスイッチを介して入力される２つの入力電圧をサンプリングすべく該２つの入力電圧に従った入力電荷を蓄積し、かつ、前記一対の第１のスイッチのオフ時に２つの所定の基準電圧をサンプリングすべく該２つの所定の基準電圧に従った基準電荷を蓄積する一対のサンプリングキャパシタと、
前記一対のサンプリングキャパシタによりサンプリングされる各入力電圧と、前記一対のサンプリングキャパシタによりサンプリングされる各所定の基準電圧と、を加算又は減算する加減算手段と、
前記加減算手段により加算又は減算して得られる２つの電圧の電位差をホールドして出力するホールド手段と、を備え、
前記加減算手段は、前記一対のサンプリングキャパシタに前記２つの入力電荷が蓄積された後にオンされる一対の第２のスイッチと、前記一対の第２のスイッチのオンにより、前記一対のサンプリングキャパシタに蓄積された前記２つの入力電荷が転送される一対の一時記憶キャパシタと、前記一対のサンプリングキャパシタに蓄積された前記２つの入力電荷が前記一対の一時記憶キャパシタへ転送される際に該一対のサンプリングキャパシタの入力側端子を互いに接続させる第３のスイッチと、前記一対のサンプリングキャパシタに蓄積された前記２つの入力電荷が前記一対の一時記憶キャパシタへ転送された後にオンされる一対の第４のスイッチと、前記一対の第４のスイッチのオンにより前記一対のサンプリングキャパシタに前記２つの基準電荷が蓄積された後に、該一対のサンプリングキャパシタに蓄積される電荷の加算又は減算を行うべく、該一対のサンプリングキャパシタへ前記一対の一時記憶キャパシタに転送されていた前記入力電荷を戻す再転送手段と、を有することを特徴とするサンプルホールド回路。
【請求項９】
前記加減算手段は、前記一対の第４のスイッチのオンにより前記一対のサンプリングキャパシタに前記２つの基準電荷が蓄積される際に、該一対のサンプリングキャパシタに残存する入力コモンモード分の電荷を除去することを特徴とする請求項８記載のサンプルホールド回路。
【請求項１０】
請求項８又は９記載のサンプルホールド回路が備える前記ホールド手段により出力される２つのアナログ出力電圧の電位差をＡ／Ｄ変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段によりＡ／Ｄ変換して得られたデジタル値と前記一対のサンプリングキャパシタによりサンプリングされた２つの前記所定の基準電圧に応じたデジタル値とを減算又は加算して得られるデジタル値を、出力デジタル値とする最終デジタル値演算手段と、
を備えることを特徴とするＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サンプルホールド回路及びＡ／Ｄ変換装置に係り、特に入力されるアナログ電圧をデジタル値に変換して出力するうえで好適なサンプルホールド回路及びＡ／Ｄ変換装置に関する。
【背景技術】
【０００２】
従来、入力されるアナログ電圧をデジタル値に変換するＡ／Ｄ変換装置が知られている（例えば、特許文献１参照）。この特許文献１記載のＡ／Ｄ変換装置は、入力されるアナログ電圧のレベルに応じた判定信号を生成し、その判定信号に基づいて、サンプルホールドしたアナログ電圧をＡ／Ｄ変換装置の入力電圧範囲内に収まるように電圧シフトさせ、そして、その電圧シフト後の電圧をデジタル値に変換する。また、このＡ／Ｄ変換装置は、この変換して得られたデジタル値から上記の電圧シフト分に相当する成分を除去して、アナログ電圧に対応したデジタル値を得る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−７４２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した特許文献１記載のＡ／Ｄ変換装置では、入力されるアナログ電圧がサンプルホールドされる前に、そのサンプルホールドされるアナログ電圧の調整が行われない。かかる調整が行われないと、入力されるアナログ電圧が電源電位近傍である場合にサンプルホールド回路の出力飽和が発生するおそれがある。このため、上記した特許文献１記載のＡ／Ｄ変換装置では、負側電源電位から正側電源電位までの全域にわたる入力アナログ電圧のＡ／Ｄ変換を精度良く行うことができない可能性がある。【０００５】
本発明は、上述の点に鑑みてなされたものであり、負側電源電位から正側電源電位までの入力電圧に対して出力飽和の発生を回避させることが可能なサンプルホールド回路及びＡ／Ｄ変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的は、入力電圧のサンプリング時にオンされる第１のスイッチと、前記第１のスイッチのオン時に該第１のスイッチを介して入力される入力電圧をサンプリングする第１のサンプリング手段と、前記第１のスイッチのオフ時に所定の基準電圧をサンプリングする第２のサンプリング手段と、前記第１のサンプリング手段によりサンプリングされる入力電圧と、前記第２のサンプリング手段によりサンプリングされる所定の基準電圧と、を加算又は減算する加減算手段と、前記加減算手段により加算又は減算して得られる電圧をホールドして出力するホールド手段と、を備えるサンプルホールド回路により達成される。【０００７】
この態様の発明において、サンプルホールド回路は、サンプリングされた入力電圧とサンプリングされた所定の基準電圧とを加算又は減算し、その加算又は減算して得られる電圧をホールドして出力する。かかる構成によれば、サンプルホールド回路から出力されるホールド電圧を調整することができるので、サンプルホールド回路での負側電源電位から正側電源電位までの入力電圧に対して出力飽和の発生を回避させることができる。【０００８】
尚、上記したサンプルホールド回路において、前記第１のサンプリング手段と第２のサンプリング手段とは、入力電圧に従った入力電荷を蓄積しかつ所定の基準電圧に従った基準電荷を蓄積することが可能な共通のサンプリングキャパシタであり、前記加減算手段は、前記サンプリングキャパシタに前記入力電荷が蓄積された後にオンされる第２のスイッチと、前記第２のスイッチのオンにより、前記サンプリングキャパシタに蓄積された前記入力電荷が転送される一時記憶キャパシタと、前記サンプリングキャパシタに蓄積された前記入力電荷が前記一時記憶キャパシタへ転送された後にオンされる第３のスイッチと、前記第３のスイッチのオンにより前記サンプリングキャパシタに前記基準電荷が蓄積された後に、該サンプリングキャパシタに蓄積される電荷の加算又は減算を行うべく、該サンプリングキャパシタへ前記一時記憶キャパシタに転送されていた前記入力電荷を戻す再転送手段と、を有することとしてもよい。【０００９】
また、上記したサンプルホールド回路において、前記ホールド手段は、オペアンプと、前記第１のスイッチと前記サンプリングキャパシタとの接続点と前記オペアンプの出力端子とを繋ぐ配線上に設けられた、ホールド出力が行われる際にオンされる第４のスイッチと、を有し、前記第２のスイッチ及び前記一時記憶キャパシタは、前記サンプリングキャパシタと前記オペアンプの入力端子との接続点と、前記第４のスイッチと前記オペアンプの出力端子との接続点と、を繋ぐ配線上に設けられることとしてもよい。【００１０】
また、上記したサンプルホールド回路において、前記一時記憶キャパシタの容量は、前記サンプリングキャパシタの容量よりも大きいこととしてもよい。【００１１】
また、上記したサンプルホールド回路において、前記加減算手段は、前記第１のサンプリング手段によりサンプリングされる入力電圧が第１の所定値よりも大きいか否かを判別する第１の比較手段と、前記第１の比較手段による判別結果に応じて、前記サンプリングキャパシタに蓄積された前記入力電荷の前記一時記憶キャパシタへの転送時に前記第３のスイッチのオンにより前記サンプリングキャパシタの入力側端子に印加する所定の基準電圧を切り替える転送時印加電圧切替手段と、を有することとしてもよい。【００１２】
また、上記したサンプルホールド回路において、前記ホールド手段は、オペアンプを有し、前記加減算手段は、前記サンプリングキャパシタに蓄積された前記入力電荷が前記一時記憶キャパシタへ転送される以後に該一時記憶キャパシタの出力側端子と前記オペアンプの出力端子とを導通させる第５のスイッチと、前記サンプリングキャパシタに蓄積された前記入力電荷が前記一時記憶キャパシタへ転送された後に前記オペアンプの出力端子に現れる電圧が第２の所定値よりも大きいか否かを判別する第２の比較手段と、前記第２の比較手段による判別結果に応じて、前記第２のサンプリング手段によりサンプリングされる所定の基準電圧を切り替えるサンプリング電圧切替手段と、を有し、前記再転送手段は、前記第２のサンプリング手段により所定の基準電圧がサンプリングされた後に、該所定の基準電圧に従った前記基準電圧が蓄積されている前記サンプリングキャパシタへ前記一時記憶キャパシタに転送されていた前記入力電荷を戻すこととしてもよい。【００１３】
更に、上記したサンプルホールド回路は、そのサンプルホールド回路が備える前記ホールド手段により出力されるアナログ出力電圧をＡ／Ｄ変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段によりＡ／Ｄ変換して得られたデジタル値と前記第２のサンプリングキャパシタによりサンプリングされた前記所定の基準電圧に相当するデジタル値とを減算又は加算して得られるデジタル値を、出力デジタル値とする最終デジタル値演算手段と、を備えるＡ／Ｄ変換装置に適用されることとすればよい。【００１４】
また、上記の目的は、２つの入力電圧の電位差をサンプルホールドするサンプルホールド回路であって、各入力電圧のサンプリング時にオンされる一対の第１のスイッチと、前記一対の第１のスイッチのオン時に該第１のスイッチを介して入力される２つの入力電圧をサンプリングすべく該２つの入力電圧に従った入力電荷を蓄積し、かつ、前記一対の第１のスイッチのオフ時に２つの所定の基準電圧をサンプリングすべく該２つの所定の基準電圧に従った基準電荷を蓄積する一対のサンプリングキャパシタと、前記一対のサンプリングキャパシタによりサンプリングされる各入力電圧と、前記一対のサンプリングキャパシタによりサンプリングされる各所定の基準電圧と、を加算又は減算する加減算手段と、前記加減算手段により加算又は減算して得られる２つの電圧の電位差をホールドして出力するホールド手段と、を備え、前記加減算手段は、前記一対のサンプリングキャパシタに前記２つの入力電荷が蓄積された後にオンされる一対の第２のスイッチと、前記一対の第２のスイッチのオンにより、前記一対のサンプリングキャパシタに蓄積された前記２つの入力電荷が転送される一対の一時記憶キャパシタと、前記一対のサンプリングキャパシタに蓄積された前記２つの入力電荷が前記一対の一時記憶キャパシタへ転送される際に該一対のサンプリングキャパシタの入力側端子を互いに接続させる第３のスイッチと、前記一対のサンプリングキャパシタに蓄積された前記２つの入力電荷が前記一対の一時記憶キャパシタへ転送された後にオンされる一対の第４のスイッチと、前記一対の第４のスイッチのオンにより前記一対のサンプリングキャパシタに前記２つの基準電荷が蓄積された後に、該一対のサンプリングキャパシタに蓄積される電荷の加算又は減算を行うべく、該一対のサンプリングキャパシタへ前記一対の一時記憶キャパシタに転送されていた前記入力電荷を戻す再転送手段と、を有するサンプルホールド回路により達成される。【００１５】
この態様の発明において、サンプルホールド回路は、サンプリングされた２つの入力電圧とサンプリングされた２つの所定の基準電圧とを加算又は減算し、その加算又は減算して得られる２つの電圧の電位差をホールドして出力する。かかる構成によれば、サンプルホールド回路から出力される２つのホールド電圧の電位差を調整することができるので、サンプルホールド回路での電源電圧範囲の差動入力電圧に対して出力飽和の発生を回避させることができる。【００１６】
尚、上記したサンプルホールド回路において、前記加減算手段は、前記一対の第４のスイッチのオンにより前記一対のサンプリングキャパシタに前記２つの基準電荷が蓄積される際に、該一対のサンプリングキャパシタに残存する入力コモンモード分の電荷を除去することとしてもよい。【００１７】
更に、上記したサンプルホールド回路は、そのサンプルホールド回路が備える前記ホールド手段により出力される２つのアナログ出力電圧の電位差をＡ／Ｄ変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段によりＡ／Ｄ変換して得られたデジタル値と前記一対のサンプリングキャパシタによりサンプリングされた２つの前記所定の基準電圧に応じたデジタル値とを減算又は加算して得られるデジタル値を、出力デジタル値とする最終デジタル値演算手段と、を備えるＡ／Ｄ変換装置に適用されることとすればよい。
【発明の効果】
【００１８】
本発明によれば、サンプルホールド回路での電源電圧範囲の入力電圧に対して出力飽和の発生を回避させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施例であるサンプルホールド回路の構成図である。
【図２】本発明の第１実施例のサンプルホールド回路を含むＡ／Ｄ変換装置において実行される制御ルーチンの一例のフローチャートである。
【図３】本発明の第１実施例のサンプルホールド回路において入力アナログ電位Ｖｉｎのサンプリング時に実現される回路状態を表した図を示す。
【図４】本発明の第１実施例のサンプルホールド回路においてサンプリングキャパシタＣｓから一時記憶キャパシタＣｆへの電荷転送時に実現される回路状態を表した図である。
【図５】本発明の第１実施例のサンプルホールド回路において基準電位Ｖｒｅｆのサンプリング時に実現される回路状態を表した図である。
【図６】本発明の第１実施例のサンプルホールド回路において一時記憶キャパシタＣｆからサンプリングキャパシタＣｓへの電荷転送時に実現される回路状態を表した図である。
【図７】本発明の第２実施例であるサンプルホールド回路の構成図である。
【図８】本発明の第２実施例のサンプルホールド回路を含むＡ／Ｄ変換装置において実行される制御ルーチンの一例のフローチャートである。
【図９】本発明の第２実施例のサンプルホールド回路において入力アナログ電位Ｖｉｎのサンプリング時に実現される回路状態を表した図を示す。
【図１０】本発明の第２実施例のサンプルホールド回路においてサンプリングキャパシタＣｓから一時記憶キャパシタＣｆへの電荷転送時に実現される回路状態を表した図である。
【図１１】本発明の第２実施例のサンプルホールド回路において基準電位Ｖｒｅｆのサンプリング時に実現される回路状態を表した図である。
【図１２】本発明の第２実施例のサンプルホールド回路において一時記憶キャパシタＣｆからサンプリングキャパシタＣｓへの電荷転送時に実現される回路状態を表した図である。
【図１３】本発明の第２実施例のサンプルホールド回路における入力アナログ電圧Ｖｉｎ´と出力アナログ電圧Ｖｏ´との関係を表した図である。
【発明を実施するための形態】
【００２０】
以下、図面を用いて、本発明に係るサンプルホールド回路及びＡ／Ｄ変換装置の具体的な実施の形態について説明する。
【実施例１】
【００２１】
図１は、本発明の第１実施例であるサンプルホールド回路２０の構成図を示す。本実施例のサンプルホールド回路２０は、入力されるアナログ電圧をサンプリングしかつホールドして出力するシングルエンド入力型の回路であって、入力されるアナログ電圧をデジタル値に変換するＡ／Ｄ変換装置（例えば、巡回型（循環型）ＡＤＣやパイプライン型ＡＤＣなど）に適用される回路である。【００２２】
図１に示す如く、サンプルホールド回路２０は、入力されるアナログ電圧をサンプリング可能なキャパシタＣｓを有している。以下、キャパシタＣｓをサンプリングキャパシタＣｓと称す。尚、サンプリングキャパシタＣｓの容量を容量Ｃｓとする。サンプリングキャパシタＣｓの入力側端子には、スイッチＳ１を介して入力端子２２が接続されている。入力端子２２には、Ａ／Ｄ変換の対象となるアナログ電位Ｖｉｎが入力されている。スイッチＳ１は、サンプリングキャパシタＣｓの入力側端子と上記の入力端子２２とを導通／遮断するスイッチである。【００２３】
スイッチＳ１は、後述の制御回路２４により制御され、具体的には、入力されるアナログ電位Ｖｉｎをサンプリングすべきでないときはオフされ、入力されるアナログ電位Ｖｉｎをサンプリングすべきときにオンされる。サンプリングキャパシタＣｓは、スイッチＳ１がオン状態にあるときは、そのスイッチＳ１を介して入力されるアナログ電位Ｖｉｎに従った入力電荷を蓄積することが可能であり、その入力電荷の蓄積により入力アナログ電圧のサンプリングを行う。【００２４】
サンプリングキャパシタＣｓの入力側端子には、また、スイッチＳ２を介して第１の基準端子２６及び第２の基準端子２８が接続されている。スイッチＳ２は、第１の基準端子２６又は第２の基準端子２８とサンプリングキャパシタＣｓの入力側端子とを導通／遮断するスイッチであり、サンプリングキャパシタＣｓの入力側端子を第１の基準端子２６若しくは第２の基準端子２８に接続し又は開放する。【００２５】
第１の基準端子２６には、基準電位Ｖｒｅｆが供給されている。また、第２の基準端子２８には、出力コモンモード電位Ｖｏｃｍが供給されている。スイッチＳ２は、制御回路２４により制御され、具体的には、基準電位Ｖｒｅｆをサンプリングすべきときは第１の基準端子２６とサンプリングキャパシタＣｓの入力側端子とを導通させ、また、出力コモンモード電位Ｖｏｃｍをサンプリングすべきときは第２の基準端子２８とサンプリングキャパシタＣｓの入力側端子とを導通させる。【００２６】
サンプリングキャパシタＣｓは、スイッチＳ２が第１の基準端子２６とサンプリングキャパシタＣｓの入力側端子とを導通させているときは、そのスイッチＳ２を介して入力される基準電位Ｖｒｅｆに従った基準電荷を蓄積することが可能であり、その基準電荷の蓄積により基準電位Ｖｒｅｆをサンプリングする。一方、サンプリングキャパシタＣｓは、スイッチＳ２が第２の基準端子２８とサンプリングキャパシタＣｓの入力側端子とを導通させているときは、そのスイッチＳ２を介して入力される出力コモンモード電位Ｖｏｃｍに従った基準電荷を蓄積することが可能であり、その基準電荷の蓄積により電位Ｖｏｃｍをサンプリングする。【００２７】
尚、本実施例において、上記の基準電位Ｖｒｅｆは正側の電源電位ＶＤＤであるとし（Ｖｒｅｆ＝ＶＤＤ）、また、出力コモンモード電位Ｖｏｃｍは正側の電源電位ＶＤＤと負側の電源電位ＶＳＳとの中間値（＝（ＶＤＤ＋ＶＳＳ）／２）に設定され、例えばゼロである。また、以下では、上記の出力コモンモード電位Ｖｏｃｍを基準として、サンプルホールド回路２０に入力される入力アナログ電位Ｖｉｎを入力アナログ電圧Ｖｉｎ´（＝入力アナログ電位Ｖｉｎ−Ｖｏｃｍ）とし、サンプルホールド回路２０から出力される出力アナログ電位Ｖｏを出力アナログ電圧Ｖｏ´（＝出力アナログ電位Ｖｏ−Ｖｏｃｍ）とし、また、基準電位Ｖｒｅｆを基準電圧Ｖｒｅｆ´（＝基準電位Ｖｒｅｆ−Ｖｏｃｍ）とする。【００２８】
サンプルホールド回路２０は、また、オペアンプ３０を有している。上記のサンプリングキャパシタＣｓの出力側端子には、スイッチＳ３を介して第３の基準端子３２が接続されていると共に、スイッチＳ４を介してオペアンプ３０の負側入力端子が接続されている。第３の基準端子３２には、オペアンプ３０の入力コモンモード電位Ｖｉｃｍが入力されている。また、オペアンプ３０の正側入力端子は、オペアンプ３０の入力コモンモード電位Ｖｉｃｍが入力される端子に接続されている。【００２９】
尚、本実施例において、入力コモンモード電位Ｖｉｃｍは、オペアンプ３０を動作させるための適当な電圧であり、上記の出力コモンモード電位Ｖｏｃｍとは独立して設定されることが可能である。但し、以下では、入力コモンモード電位Ｖｉｃｍは、出力コモンモードＶｏｃｍと同一とする（Ｖｉｃｍ＝Ｖｏｃｍ）。尚、オペアンプ３０の入力端子と出力端子とがショートされると、オフセットキャンセルが行われるので、かかるショートが行われる場合は、自動的に入力コモンモード電位Ｖｉｃｍは出力コモンモードＶｏｃｍと同一になる。また、オペアンプ３０は、出力コモンモードＶｏｃｍを中心にして正側電源電位ＶＤＤと負側電源電位ＶＳＳとの電位差の例えば半分程度の出力範囲（具体的には、−（ＶＤＤ−ＶＳＳ）／２−αから＋（ＶＤＤ−ＶＳＳ）／２＋αまでの範囲；但し、値αは僅かな値であって、例えば“０．２”である）に対して十分なゲインを有するものとする。【００３０】
スイッチＳ３は、サンプリングキャパシタＣｓの出力側端子と第３の基準端子３２とを導通／遮断するスイッチである。スイッチＳ３は、制御回路２４により制御され、具体的には、サンプリングキャパシタＣｓでサンプリングを行うべきでないときはオフされ、サンプリングキャパシタＣｓでサンプリングを行うべきときにオンされる。また、スイッチＳ４は、サンプリングキャパシタＣｓの出力側端子とオペアンプ３０の負側入力端子とを導通／遮断するスイッチである。スイッチＳ４は、後述の如く制御回路２４により制御される。【００３１】
オペアンプ３０の負側入力端子には、スイッチＳ５を介してキャパシタＣｆが接続されている。スイッチＳ５は、オペアンプ３０の負側入力端子とキャパシタＣｆの入力側端子とを導通／遮断するスイッチである。スイッチＳ５は、後述の如く制御回路２４により制御される。キャパシタＣｆは、上記のサンプリングキャパシタＣｓに蓄積された電荷が転送される一時記憶キャパシタである。以下、キャパシタＣｆを一時記憶キャパシタＣｆと称す。尚、一時記憶キャパシタＣｆの容量を容量Ｃｆとする。一時記憶キャパシタＣｆの容量Ｃｆは、上記のサンプリングキャパシタＣｓの容量Ｃｓよりも大きい値（Ｃｆ＝ａ・Ｃｓ；但し、ａ＞１が成立し、例えばａ＝２）に設定されている。【００３２】
一時記憶キャパシタＣｆの出力側端子には、スイッチＳ６を介してオペアンプ３０の出力端子が接続されていると共に、スイッチＳ７を介して第２の基準端子２８が接続されている。スイッチＳ６は、一時記憶キャパシタＣｆの出力側端子とオペアンプ３０の出力端子とを導通／遮断するスイッチであり、制御回路２４により制御される。また、スイッチＳ７は、一時記憶キャパシタＣｆの出力側端子と第２の基準端子２８の出力端子とを導通／遮断するスイッチであり、制御回路２４により制御される。【００３３】
また、オペアンプ３０の出力端子は、スイッチＳ８を介してサンプリングキャパシタＣｓの入力側端子に接続されている。スイッチＳ８は、オペアンプ３０の出力端子とサンプリングキャパシタＣｓの入力側端子とを導通／遮断するスイッチであり、制御回路２４により制御される。【００３４】
オペアンプ３０の出力端子には、スイッチＳ９を介して２つのコンパレータ３４，３６の正側入力端子が接続されている。スイッチＳ９は、オペアンプ３０の出力端子とコンパレータ３４，３６の正側入力端子とを導通／遮断するスイッチであり、制御回路２４により制御される。コンパレータ３４，３６の正側入力端子は、また、スイッチＳ１０を介してサンプリングキャパシタＣｓの入力側端子に接続されている。スイッチＳ１０は、コンパレータ３４，３６の正側入力端子とサンプリングキャパシタＣｓの入力側端子とを導通／遮断するスイッチであり、制御回路２４により制御される。【００３５】
コンパレータ３４，３６の負側入力端子には、第２の基準端子２８が接続されている。コンパレータ３４，３６はそれぞれ、オフセットを有している。コンパレータ３４，３６はそれぞれ、スイッチＳ９又はＳ１０がオン状態にあるときに、入力端子に入力される電圧同士を比較して、その比較結果を制御回路２４へ出力する。具体的には、このとき、コンパレータ３４，３６はそれぞれ、オペアンプ３０の出力端子に現れるアナログ電位Ｖｏ又は入力アナログ電位Ｖｉｎと、出力コモンモード電位Ｖｏｃｍに基づく電圧（後に詳述する値）と、の大小判定を行い、その判定結果を制御回路２４へ出力する。制御回路２４は、後述の如く、コンパレータ３４，３６による比較結果に基づいてスイッチＳ２の導通／遮断を制御する。【００３６】
次に、図２乃至図６を参照して、本実施例のサンプルホールド回路２０及びＡ／Ｄ変換装置の動作について説明する。【００３７】
図２は、本実施例のサンプルホールド回路２０を含むＡ／Ｄ変換装置において実行される制御ルーチンの一例のフローチャートを示す。図３は、本実施例のサンプルホールド回路２０において入力アナログ電位Ｖｉｎ（入力アナログ電圧Ｖｉｎ´）のサンプリング時に実現される回路状態を表した図を示す。図４は、本実施例のサンプルホールド回路２０においてサンプリングキャパシタＣｓから一時記憶キャパシタＣｆへの電荷転送時に実現される回路状態を表した図を示す。図５は、本実施例のサンプルホールド回路２０において基準電位Ｖｒｅｆ（基準電圧Ｖｒｅｆ´）のサンプリング時に実現される回路状態を表した図を示す。また、図６は、本実施例のサンプルホールド回路２０において一時記憶キャパシタＣｆからサンプリングキャパシタＣｓへの電荷転送時に実現される回路状態を表した図を示す。【００３８】
本実施例において、Ａ／Ｄ変換装置がＡ／Ｄ変換を行う直前は、スイッチＳ１はオフ状態にある。かかる状態からＡ／Ｄ変換が行われるときは、まず、サンプルホールド回路２０の制御回路２４は、入力アナログ電位Ｖｉｎのサンプリングを行う処理を実行する（ステップ１００）。具体的には、このとき、制御回路２４は、スイッチＳ１をオフ状態からオン状態へ切り替えると共に、スイッチＳ２，Ｓ８，Ｓ９をオフ状態にし、かつ、スイッチＳ３をオン状態にする（図３参照）。【００３９】
スイッチＳ１，Ｓ３が共にオン状態になりかつスイッチＳ２がオフ状態になると、サンプリングキャパシタＣｓに、入力端子２２に入力されるアナログ電位Ｖｉｎと入力コモンモード電位Ｖｉｃｍとの電位差（入力電圧）が印加されるので、その電位差に応じた電荷（入力電荷）が蓄積される。この場合は、サンプリングキャパシタＣｓで入力アナログ電位Ｖｉｎのサンプリングが行われることとなる。【００４０】
尚、上記の如くサンプリングキャパシタＣｓで入力アナログ電位Ｖｉｎのサンプリングが行われる際に同時に又はそのサンプリングが行われる前には、制御回路２４は、スイッチＳ４，Ｓ５，Ｓ７をオン状態にし、かつ、スイッチＳ６をオフ状態にする（図３参照）。スイッチＳ４，Ｓ５，Ｓ７がオン状態になりかつスイッチＳ６がオフ状態になると、一時記憶キャパシタＣｆが出力コモンモード電位Ｖｏｃｍに短絡接続されるので、その一時記憶キャパシタＣｆに蓄積される残留電荷が放電される。このため、サンプリングキャパシタＣｓで入力アナログ電位Ｖｉｎのサンプリングが行われる場合は、一時記憶キャパシタＣｆに蓄えられる電荷がリセットされる。【００４１】
また、上記の如くサンプリングキャパシタＣｓで入力アナログ電位Ｖｉｎのサンプリングが行われる際は、制御回路２４は、スイッチＳ１０をオン状態にする（図３参照）。スイッチＳ１０がオン状態になると、入力端子２２に入力された入力アナログ電位Ｖｉｎがコンパレータ３４の正側入力端子に入力される。コンパレータ３４は、正側入力端子に入力される入力アナログ電位Ｖｉｎが、負側入力端子に入力される出力コモンモード電位Ｖｏｃｍよりも基準電圧Ｖｒｅｆ´の１／ｂを超えて大きいか否か、すなわち、入力アナログ電圧Ｖｉｎ´が基準電圧Ｖｒｅｆ´の１／ｂを超えて大きいか否か（Ｖｉｎ´＞Ｖｒｅｆ´／ｂが成立するか否か）の比較結果を制御回路２４へ供給する。そして、制御回路２４は、コンパレータ３４からの比較結果情報に基づいて入力アナログ電圧Ｖｉｎ´が基準電圧Ｖｒｅｆ´の１／ｂを超えて大きいか否かを判別する（ステップ１０２）。但し、上記の値ｂは、入力アナログ電位Ｖｉｎが負側電源電位ＶＳＳから正側電源電位ＶＤＤまでの範囲を超える所定範囲内にあっても出力飽和を発生させない処理を実行するうえで必要な“１”を超える値であって、例えば“２”である。【００４２】
尚、上記の如くサンプリングキャパシタＣｓで入力アナログ電位Ｖｉｎのサンプリングが行われる場合、オペアンプ３０の出力端子は、開放されてもよいし若しくは出力コモンモード電位Ｖｏｃｍに短絡接続されてもよい。又は、オペアンプ３０の出力端子と入力端子とが短絡接続されてオフセットキャンセルが行われてもよい。【００４３】
上記したサンプリングキャパシタＣｓでの入力アナログ電位Ｖｉｎのサンプリングが完了して、そのサンプリングキャパシタＣｓに入力アナログ電位Ｖｉｎ（具体的には、Ｖｉｎ−Ｖｉｃｍ）に従った入力電荷が蓄積されると、次に、制御回路２４は、そのサンプリングキャパシタＣｓに蓄積された入力電荷を一時記憶キャパシタＣｆへ転送する処理を実行する。具体的には、このとき、制御回路２４は、スイッチＳ１，Ｓ７をオン状態からオフ状態へ切り替えると共に、スイッチＳ６，Ｓ９をオフ状態からオン状態へ切り替える（図４参照）。【００４４】
制御回路２４は、上記ステップ１０２におけるコンパレータ３４での比較結果に基づいてＶｉｎ´＞Ｖｒｅｆ´／ｂが成立しないと判別した場合は、スイッチＳ２を第２の基準端子２８に接続させることで、第２の基準端子２８とサンプリングキャパシタＣｓとを導通させる（ステップ１０４）。かかる接続が実現されると、サンプリングキャパシタＣｓの入力側端子に出力コモンモード電位Ｖｏｃｍが印加されるので、その印加電位Ｖｏｃｍを基準にした、サンプリングキャパシタＣｓに蓄積された入力アナログ電位Ｖｉｎに応じた入力電荷が一時記憶キャパシタＣｆへ転送される。この場合は、一時記憶キャパシタＣｆの両端に生ずる電圧が（Ｃｓ／Ｃｆ）×Ｖｉｎ´となるので、オペアンプ３０の出力端子に現れるアナログ電位Ｖｏが、サンプリングキャパシタＣｓ及び一時記憶キャパシタＣｆの各容量Ｃｓ，Ｃｆと入力アナログ電圧Ｖｉｎ´とに応じたものとなる（Ｖｏ＝（Ｃｓ／Ｃｆ）×Ｖｉｎ´＋Ｖｏｃｍ）。【００４５】
一方、制御回路２４は、上記ステップ１０２におけるコンパレータ３４での比較結果に基づいてＶｉｎ´＞Ｖｒｅｆ´／ｂが成立すると判別した場合は、スイッチＳ２を第１の基準端子２６に接続させることで、第１の基準端子２６とサンプリングキャパシタＣｓとを導通させる（ステップ１０６）。かかる接続が実現されると、サンプリングキャパシタＣｓの入力側端子に基準電位Ｖｒｅｆが印加されるので、その印加電位Ｖｒｅｆを基準にした、サンプリングキャパシタＣｓに蓄積された入力アナログ電位Ｖｉｎに応じた入力電荷が一時記憶キャパシタＣｆへ転送される。この場合は、サンプリングキャパシタＣｓに基準電圧Ｖｒｅｆ´分の電荷が残留するので、一時記憶キャパシタＣｆの両端に生ずる電圧が（Ｃｓ／Ｃｆ）×（Ｖｉｎ´−Ｖｒｅｆ´）となり、オペアンプ３０の出力端子に現れるアナログ電位Ｖｏが、サンプリングキャパシタＣｓ及び一時記憶キャパシタＣｆの各容量Ｃｓ，Ｃｆと入力アナログ電圧Ｖｉｎ´と基準電圧Ｖｒｅｆ´に応じたものとなる（Ｖｏ＝（Ｃｓ／Ｃｆ）×（Ｖｉｎ´−Ｖｒｅｆ´）＋Ｖｏｃｍ）。【００４６】
従って、サンプリングキャパシタＣｓから一時記憶キャパシタＣｆへ転送される電荷は、入力アナログ電圧Ｖｉｎ´が基準電圧Ｖｒｅｆ´の１／ｂを超えていない場合は、入力アナログ電圧Ｖｉｎ´（具体的には、（Ｃｓ／Ｃｆ）×Ｖｉｎ´）に対応したものとなり、一方、入力アナログ電圧Ｖｉｎ´が基準電圧Ｖｒｅｆ´の１／ｂを超えている場合は、入力アナログ電圧Ｖｉｎ´から基準電圧Ｖｒｅｆ´相当分を減算した値（具体的には、（Ｃｓ／Ｃｆ）×（Ｖｉｎ´−Ｖｒｅｆ´））に対応したものとなる。このように、サンプリングキャパシタＣｓでの入力アナログ電位Ｖｉｎのサンプリングが完了した後、入力アナログ電圧Ｖｉｎ´の大きさに応じた電荷がサンプリングキャパシタＣｓから一時記憶キャパシタＣｆへ転送される。【００４７】
かかる構成においては、例えば、サンプリングキャパシタＣｓの容量Ｃｓと一時記憶キャパシタＣｆの容量Ｃｆとの比についてａ＝２が成立し、かつ、上記の値ｂ＝２が成立するものとすると、入力アナログ電圧Ｖｉｎ´が−Ｖｒｅｆ´から＋Ｖｒｅｆ´／２までの範囲にあるときは、出力アナログ電圧Ｖｏ´が−Ｖｒｅｆ´／２から＋Ｖｒｅｆ´／４までの範囲に収まる（−Ｖｒｅｆ´／２≦Ｖｏ´≦＋Ｖｒｅｆ´／４）。また、入力アナログ電圧Ｖｉｎ´が＋Ｖｒｅｆ´／２から＋Ｖｒｅｆ付近までの範囲にあるときは、出力アナログ電圧Ｖｏ´が−Ｖｒｅｆ´／４からゼロ（すなわち、出力コモンモード電位Ｖｏｃｍ）付近までの範囲に収まる（−Ｖｒｅｆ´／４≦Ｖｏ´≦０）。このため、サンプリングキャパシタＣｓから一時記憶キャパシタＣｆへの電荷転送時に、オペアンプ３０が出力飽和を起こすことは回避される。【００４８】
尚、上記の如くサンプリングキャパシタＣｓから一時記憶キャパシタＣｆへの電荷転送が行われると、オペアンプ３０の出力端子に現れた出力アナログ電位Ｖｏ（＝Ｖｏ´＋Ｖｏｃｍ）がコンパレータ３６の正側入力端子に入力される。コンパレータ３６は、正側入力端子に入力される出力アナログ電位Ｖｏが、負側入力端子に入力される出力コモンモード電位Ｖｏｃｍよりも基準電圧Ｖｒｅｆ´の１／（ａ・ｂ）だけ小さい値を超えて大きいか否か、すなわち、出力アナログ電圧Ｖｏ´が負の基準電圧Ｖｒｅｆ´の１／（ａ・ｂ）よりも大きいか否か（Ｖｏ´＞−Ｖｒｅｆ´／（ａ・ｂ）が成立するか否か）の比較結果を制御回路２４へ供給する。そして、制御回路２４は、コンパレータ３６からの比較結果情報に基づいてＶｏ´＞−Ｖｒｅｆ´／（ａ・ｂ）が成立するか否かを判別する（ステップ１０８）。【００４９】
制御回路２４は、サンプリングキャパシタＣｓから一時記憶キャパシタＣｆへの電荷転送が完了した後、上記ステップ１０８におけるコンパレータ３６での比較結果に基づいてＶｏ´＞−Ｖｒｅｆ´／（ａ・ｂ）が成立すると判別した場合は、出力コモンモード電位Ｖｏｃｍのサンプリングを行う処理を実行する（ステップ１１０）。具体的には、このとき、制御回路２４は、スイッチＳ２を第２の基準端子２８に接続させ、スイッチＳ３をオフ状態からオン状態へ切り替えると共に、スイッチＳ４をオン状態からオフ状態へ切り替える。【００５０】
スイッチＳ１が第２の基準端子２８に接続されかつスイッチＳ３がオン状態になると、サンプリングキャパシタＣｓに、第２の基準端子２８に入力される出力コモンモード電位Ｖｏｃｍと入力コモンモード電位Ｖｉｃｍとの電位差（尚、本実施例ではゼロ）が印加されるので、その電位差に応じた電荷が蓄積される。従って、Ｖｏ´＞−Ｖｒｅｆ´／（ａ・ｂ）が成立する場合は、サンプリングキャパシタＣｓで出力コモンモード電位Ｖｏｃｍのサンプリングが行われることとなる。【００５１】
一方、制御回路２４は、サンプリングキャパシタＣｓから一時記憶キャパシタＣｆへの電荷転送が完了した後、上記ステップ１０８におけるコンパレータ３６での比較結果に基づいてＶｏ´＞−Ｖｒｅｆ´／（ａ・ｂ）が成立しないと判別した場合は、基準電位Ｖｒｅｆのサンプリングを行う処理を実行する（ステップ１１２）。具体的には、このとき、制御回路２４は、スイッチＳ２を第１の基準端子２６に接続させ、スイッチＳ３をオフ状態からオン状態へ切り替えると共に、スイッチＳ４をオン状態からオフ状態へ切り替える（図５参照）。【００５２】
スイッチＳ１が第１の基準端子２６に接続されかつスイッチＳ３がオン状態になると、サンプリングキャパシタＣｓに、第１の基準端子２６に入力される基準電位Ｖｒｅｆと入力コモンモード電位Ｖｉｃｍとの電位差が印加されるので、その電位差に応じた電荷が蓄積される。従って、Ｖｏ´＞−Ｖｒｅｆ´／（ａ・ｂ）が成立しない場合は、サンプリングキャパシタＣｓで基準電位Ｖｒｅｆのサンプリングが行われることとなる。【００５３】
尚、制御回路２４は、サンプリングキャパシタＣｓで出力コモンモード電圧Ｖｏｃｍ又は基準電位Ｖｒｅｆのサンプリングを行う際は、スイッチＳ５，Ｓ６をオン状態に維持したまま、スイッチＳ４，Ｓ９をオン状態からオフ状態へ切り替える（図５参照）。かかる処理が行われると、一時記憶キャパシタＣｆに転送されて蓄積された電荷がその一時記憶キャパシタＣｆに維持されることとなる。【００５４】
上記の如くサンプリングキャパシタＣｓで出力コモンモード電圧Ｖｏｃｍ又は基準電位Ｖｒｅｆのサンプリングが行われると、次に、制御回路２４は、一時記憶キャパシタＣｆに転送されて蓄積されていた電荷をサンプリングキャパシタＣｓへ戻す処理を実行する（ステップ１１４）。具体的には、このとき、制御回路２４は、スイッチＳ２，Ｓ３，Ｓ６をオン状態からオフ状態へ切り替えると共に、スイッチＳ４，Ｓ７，Ｓ８をオフ状態からオン状態へ切り替える。各スイッチについてかかる状態が実現されると、出力コモンモード電位Ｖｏｃｍを基準にした、一時記憶キャパシタＣｆに蓄積されていた電荷（具体的には、入力アナログ電圧Ｖｉｎ´に応じたもの或いは入力アナログ電圧Ｖｉｎ´から基準電圧Ｖｒｅｆ´を引いたもの）がサンプリングキャパシタＣｓへ再転送される。【００５５】
かかる電荷の再転送が行われると、上記ステップ１１０でＶｏ´＞−Ｖｒｅｆ´／（ａ・ｂ）が成立することによりサンプリングキャパシタＣｓで出力コモンモード電位Ｖｏｃｍのサンプリングが行われていた場合は、サンプリングキャパシタＣｓの両端に生ずる電圧がＶｉｎ´又はＶｉｎ−Ｖｒｅｆ´となる。尚、サンプリングキャパシタＣｓの両端に生ずる電圧がＶｉｎ´となるタイミングは、Ｖｉｎ´＞＋Ｖｒｅｆ´／ｂが成立しないときであり、また、サンプリングキャパシタＣｓの両端に生ずる電圧がＶｉｎ´−Ｖｒｅｆ´となるタイミングは、Ｖｉｎ´＞＋Ｖｒｅｆ´／ｂが成立するときである。【００５６】
一方、上記ステップ１１２でＶｏ´＞−Ｖｒｅｆ´／（ａ・ｂ）が成立しないことによりサンプリングキャパシタＣｓで基準電位Ｖｒｅｆのサンプリングが行われていた場合は、サンプリングキャパシタＣｓの両端に生ずる電圧がＶｉｎ´＋Ｖｒｅｆ´となる。尚、サンプリングキャパシタＣｓの両端に生ずる電圧がＶｉｎ´＋Ｖｒｅｆ´となるタイミングは、Ｖｏ´＞−Ｖｒｅｆ´／（ａ・ｂ）が成立しないときすなわちＶｉｎ´＜−Ｖｒｅｆ´／ｂが成立するときである。【００５７】
従って、一時記憶キャパシタＣｆからサンプリングキャパシタＣｓへの電荷の再転送後、サンプリングキャパシタＣｓの両端に生ずる電圧は、Ｖｉｎ´＜−Ｖｒｅｆ´／ｂが成立するときはＶｉｎ´＋Ｖｒｅｆ´であり、−Ｖｒｅｆ´／ｂ＜Ｖｉｎ´＜Ｖｒｅｆ´／ｂが成立するときはＶｉｎ´であり、また、Ｖｉｎ´＞＋Ｖｒｅｆ´／ｂが成立するときはＶｉｎ´−Ｖｒｅｆ´である。このため、オペアンプ３０の出力端子に現れる出力アナログ電圧Ｖｏ´は、−Ｖｒｅｆ´／ｂから＋Ｖｒｅｆ´／ｂまでの範囲に収まる。サンプリングキャパシタＣｓの両端電圧は、オペアンプ３０の出力アナログ電圧Ｖｏ´としてサンプルホールドされて出力される（ステップ１１６）。【００５８】
このように、本実施例のサンプルホールド回路２０においては、入力アナログ電圧Ｖｉｎ´が負側電源電位ＶＳＳ（＝−Ｖｒｅｆ´）から正側電源電位ＶＤＤ（＝＋Ｖｒｅｆ´）までの範囲内にあるとき、サンプルホールドされて出力される出力アナログ電圧Ｖｏ´を−Ｖｒｅｆ´／ｂから＋Ｖｒｅｆ´／ｂまでの範囲に調整することができる。【００５９】
上記の如く、値ｂは、入力アナログ電位Ｖｉｎが負側電源電位ＶＳＳから正側電源電位ＶＤＤまでの範囲を超える所定範囲内にあっても出力飽和を発生させない処理を実行するうえで必要な“１”を超える値である。このため、サンプルホールド回路２０は、入力アナログ電位Ｖｉｎが負側電源電位ＶＳＳ若しくは正側電源電位ＶＤＤの近傍にある場合、更には、入力アナログ電位Ｖｉｎが負側電源電位ＶＳＳを僅かに下回る或いは正側電源電位ＶＤＤを僅かに上回る場合にも、オペアンプ３０の出力飽和を起こすことなく、サンプルホールド出力を実行することができる。すなわち、サンプルホールド回路２０は、サンプルホールド出力を実行するうえで、負側電源電位ＶＳＳから正側電源電位ＶＤＤまでの入力アナログ電位Ｖｉｎ（更には、その電源電位範囲を僅かに超える入力アナログ電位Ｖｉｎ）に対して出力飽和の発生を回避させることができる。また逆に、サンプルホールド回路２０は、出力飽和の発生を抑えるうえで許容される入力アナログ電位Ｖｉｎの範囲を、入力コモンモード電位Ｖｉｃｍに対する電源電圧ＶＳＳ，ＶＤＤのｂ倍（“１”を超える倍数）まで拡大することができる。【００６０】
尚、上記したサンプルホールド回路２０は、入力アナログ電位Ｖｉｎの入力に基づいて出力アナログ電位Ｖｏをホールド出力する過程で、入力アナログ電位ＶｉｎのサンプリングをサンプリングキャパシタＣｓで行い、サンプリングキャパシタＣｓから一時記憶キャパシタＣｆへの電荷転送後における基準電位Ｖｒｅｆ又は出力コモンモード電位ＶｏｃｍのサンプリングをサンプリングキャパシタＣｓで行い、その後、一時記憶キャパシタＣｆに蓄積された電荷をサンプリングキャパシタＣｓへ戻してオペアンプ３０からのホールド出力を行う。これらの処理において、サンプルホールド回路２０は、入力アナログ電位Ｖｉｎの入力から出力アナログ電位Ｖｏの出力までの各処理をサンプリングキャパシタＣｓを基点として実行する。このため、サンプルホールド回路２０においては、サンプリングキャパシタＣｓの容量値と一時記憶キャパシタＣｆの容量値との比（すなわち、値ａ）自体にバラツキが生じていても、そのバラツキに影響されることなく、出力アナログ電位Ｖｏのホールド出力を行うことができる。【００６１】
本実施例において、Ａ／Ｄ変換装置は、サンプルホールド回路２０からサンプルホールド出力された出力アナログ電位Ｖｏをデジタル値にＡ／Ｄ変換する（ステップ１１８）。尚、サンプルホールド回路２０からサンプルホールド出力される出力アナログ電位Ｖｏは、サンプリングキャパシタＣｓと一時記憶キャパシタＣｆとの間の電荷転送や電圧サンプリングに伴う電荷又は電圧の加減算が行われた結果として得られるものであるため、入力アナログ電位Ｖｉｎと一対一で対応しない。【００６２】
そこで、Ａ／Ｄ変換装置は、上記ステップ１１８でＡ／Ｄ変換して得たデジタル値に、適宜、上記の如く加減算された電荷又は電圧に相当する分のデジタル値を減算又は加算することにより、最終的な出力デジタル値を算出する。そして、その算出した最終デジタル値を外部へ出力する。【００６３】
具体的には、Ａ／Ｄ変換装置は、サンプリングキャパシタＣｓと一時記憶キャパシタＣｓとの間の電荷転送又は電圧サンプリングに伴う電荷又は電圧の加減算を行ったとき、その時点でその加減算を行った旨をメモリ記憶する。そして、その上で、Ａ／Ｄ変換装置は、−Ｖｒｅｆ´／ｂ＜Ｖｉｎ´＜Ｖｒｅｆ´／ｂが成立する場合は、メモリに記憶された情報に基づいて入力アナログ電位Ｖｉｎの入力から出力アナログ電位Ｖｏの出力までの過程で何ら電荷の加減算が行われていないことを判定して、サンプルホールド出力された出力アナログ電位ＶｏをＡ／Ｄ変換して得たデジタル値をそのまま最終的な出力デジタル値とする。また、Ａ／Ｄ変換装置は、Ｖｉｎ´＞＋Ｖｒｅｆ´／ｂが成立する場合は、メモリに記憶された情報に基づいてサンプリングキャパシタＣｓから一時記憶キャパシタＣｆへの電荷転送時にサンプリングキャパシタＣｓに蓄積された電荷から基準電圧Ｖｒｅｆ´分の電荷が減算されていることを判定して、その減算分を補うべく、サンプルホールド出力された出力アナログ電位ＶｏをＡ／Ｄ変換して得たデジタル値に基準電圧Ｖｒｅｆ´分のデジタル値を加算して得られるデジタル値を最終的な出力デジタル値とする。更に、Ａ／Ｄ変換装置は、Ｖｉｎ´＜−Ｖｒｅｆ´／ｂが成立する場合は、メモリに記憶された情報に基づいて、サンプリングキャパシタＣｓで基準電位Ｖｒｅｆのサンプリングが行われた後に一時記憶キャパシタＣｆからサンプリングキャパシタＣｓへの電荷戻し転送が行われることでサンプリングキャパシタＣｓに蓄積される電荷が基準電圧Ｖｒｅｆ´分だけ加算されていることを判定して、その加算分を減算すべく、サンプルホールド出力された出力アナログ電位ＶｏをＡ／Ｄ変換して得たデジタル値から基準電圧Ｖｒｅｆ´分のデジタル値を減算して得られるデジタル値を最終的な出力デジタル値とする。【００６４】
かかるデジタル処理によれば、入力アナログ電圧Ｖｉｎと一対一に対応するデジタル出力を得ることができる。従って、本実施例のＡ／Ｄ変換装置によれば、負側電源電位ＶＳＳから正側電源電位ＶＤＤまでの範囲に加えてその範囲を僅かに超える範囲まで入力アナログ電位ＶｉｎのＡ／Ｄ変換を精度よく行うことが可能である。また、上記のデジタル処理においては、入力アナログ電圧Ｖｉｎと一対一に対応するデジタル出力を得るための精度よいＡ／Ｄ変換を、デジタル値を加減算する簡単なデジタル演算を用いて実現することが可能である。【００６５】
尚、サンプルホールド回路２０においては、コンパレータ３４，３６に所定のオフセットが設けられているが、このオフセットが設計からずれていても、Ａ／Ｄ変換装置におけるＡ／Ｄ変換特性にほとんど影響を与えない。これは、コンパレータ３４，３６のオフセットずれは、オペアンプ３０の出力電圧に僅かに影響を与えるが、オペアンプ３０が出力電圧範囲で十分なゲインを確保していれば、Ａ／Ｄ変換後のデジタル値或いはそのデジタル値を加減算して得た最終的なデジタル出力値に影響を与えないからである。【００６６】
ところで、上記の第１実施例においては、スイッチＳ１が特許請求の範囲に記載した「第１のスイッチ」に、サンプリングキャパシタＣｓが特許請求の範囲に記載した「第１のサンプリング手段」及び「第２のサンプリング手段」に、基準電位Ｖｒｅｆ（基準電圧Ｖｒｅｆ´）又は出力コモンモード電位Ｖｏｃｍが特許請求の範囲に記載した「所定の基準電圧」に、スイッチＳ２〜Ｓ１０、一時記憶キャパシタＣｆ、オペアンプ３０、及びコンパレータ３４，３６、かつ、制御回路２４がステップ１０２〜１０８，１１４，１１６の処理を行うことが特許請求の範囲に記載した「加減算手段」及び「ホールド手段」に、スイッチＳ４，Ｓ５，Ｓ７が特許請求の範囲に記載した「第２のスイッチ」に、スイッチＳ２が特許請求の範囲に記載した「第３のスイッチ」に、制御回路２４がステップ１１４の処理を行うことが特許請求の範囲に記載した「再転送手段」に、それぞれ相当している。【００６７】
また、スイッチＳ８が特許請求の範囲に記載した「第４のスイッチ」に、制御回路２４がステップ１０２の処理を実行することが特許請求の範囲に記載した「第１の比較手段」に、制御回路２４がステップ１０４，１０６の処理を実行することが特許請求の範囲に記載した「転送時印加電圧切替手段」に、スイッチＳ６が特許請求の範囲に記載した「第５のスイッチ」に、制御回路２４がステップ１０８の処理を実行することが特許請求の範囲に記載した「第２の比較手段」に、制御回路２４がステップ１１０，１１２の処理を実行することが特許請求の範囲に記載した「サンプリング電圧切替手段」に、Ａ／Ｄ変換装置がステップ１１８の処理を実行することが特許請求の範囲に記載した「Ａ／Ｄ変換手段」に、Ａ／Ｄ変換装置がステップ１２０の処理を実行することが特許請求の範囲に記載した「最終デジタル値演算手段」に、それぞれ相当している。
【実施例２】
【００６８】
図７は、本発明の第２実施例であるサンプルホールド回路１００の構成図を示す。本実施例のサンプルホールド回路１００は、入力される２つのアナログ電圧の電位差をサンプリングしかつホールドして出力する差動入力型の回路であって、入力されるアナログ電圧をデジタル値に変換するＡ／Ｄ変換装置（例えば、巡回型（循環型）ＡＤＣやパイプライン型ＡＤＣなど）に適用される回路である。【００６９】
図７に示す如く、サンプルホールド回路１００は、入力される２つのアナログ電圧をサンプリング可能な一対のキャパシタＣｓｐ，Ｃｓｎを有している。以下、キャパシタＣｓｐ，ＣｓｎをサンプリングキャパシタＣｓｐ，Ｃｓｎと称す。尚、サンプリングキャパシタＣｓｐ，Ｃｓｎの容量を容量Ｃｓｐ，Ｃｓｎとする。サンプリングキャパシタＣｓｐの入力側端子にはスイッチＳ１ｐを介して入力端子１０２ｐが、また、サンプリングキャパシタＣｓｎの入力側端子にはスイッチＳ１ｎを介して入力端子１０２ｎが、それぞれ接続されている。入力端子１０２ｐにはアナログ電位Ｖｉｎｐが、また、入力端子１０２ｎにはアナログ電位Ｖｉｎｎが、それぞれ入力されている。スイッチＳ１ｐは、サンプリングキャパシタＣｓｐの入力側端子と上記の入力端子１０２ｐとを導通／遮断するスイッチである。また、スイッチＳ１ｎはサンプリングキャパシタＣｓｎの入力側端子と上記の入力端子１０２ｎとを導通／遮断するスイッチである。【００７０】
スイッチＳ１ｐ，Ｓ１ｎは、後述の制御回路１０４により制御され、具体的には、入力されるアナログ電位Ｖｉｎｐ，Ｖｉｎｎをサンプリングすべきでないときはオフされ、入力されるアナログ電位Ｖｉｎｐ，Ｖｉｎｎをサンプリングすべきときにオンされる。サンプリングキャパシタＣｓｐは、スイッチＳ１ｐがオン状態にあるとき、そのスイッチＳ１ｐを介して入力されるアナログ電位Ｖｉｎｐに従った入力電荷を蓄積することが可能であり、その入力電荷の蓄積により入力アナログ電圧のサンプリングを行う。また、サンプリングキャパシタＣｓｎは、スイッチＳ１ｎがオン状態にあるとき、そのスイッチＳ１ｎを介して入力されるアナログ電位Ｖｉｎｎに従った入力電荷を蓄積することが可能であり、その入力電荷の蓄積により入力アナログ電圧のサンプリングを行う。【００７１】
サンプリングキャパシタＣｓｐの入力側端子には、また、スイッチＳ２ｐを介して第１の基準端子１０６、第２の基準端子１０８、及び第３の基準端子１１０が接続されている。サンプリングキャパシタＣｓｎの入力側端子には、また、スイッチＳ２ｎを介して第１の基準端子１０６、第２の基準端子１０８、及び第３の基準端子１１０が接続されている。スイッチＳ２ｐ，Ｓ２ｎは、第１〜第３の基準端子１０６，１０８，１１０とサンプリングキャパシタＣｓｐ，Ｃｓｎの入力側端子とを導通／遮断するスイッチであり、サンプリングキャパシタＣｓｐ，Ｃｓｎの入力側端子を第１〜第３の基準端子１０６〜１１０の何れかに接続する。【００７２】
第１の基準端子１０６には、基準電位Ｖｒｅｆｐが供給されている。第２の基準端子１０８には、出力コモンモード電位Ｖｏｃｍが供給されている。また、第３の基準端子１１０には、基準電位Ｖｒｅｆｎが供給されている。スイッチＳ２ｐ，Ｓ２ｎは、制御回路１０４により制御され、具体的には、基準電位Ｖｒｅｆｐをサンプリングすべきときは第１の基準端子１０６とサンプリングキャパシタＣｓｐ，Ｃｓｎの入力側端子とを導通させ、出力コモンモード電位Ｖｏｃｍをサンプリングすべきときは第２の基準端子１０８とサンプリングキャパシタＣｓｐ，Ｃｓｎの入力側端子とを導通させ、また、基準電位Ｖｒｅｆｎをサンプリングすべきときは第３の基準端子１１０とサンプリングキャパシタＣｓｐ，Ｃｓｎの入力側端子とを導通させる。【００７３】
サンプリングキャパシタＣｓｐ，Ｃｓｎは、スイッチＳ２ｐ，Ｓ２ｎが第１の基準端子１０６とサンプリングキャパシタＣｓｐ，Ｃｓｎの入力側端子とを導通させているときは、そのスイッチＳ２ｐ，Ｓ２ｎを介して入力される基準電位Ｖｒｅｆｐに従った基準電荷を蓄積することが可能であり、その基準電荷の蓄積により基準電位Ｖｒｅｆｐをサンプリングする。一方、サンプリングキャパシタＣｓｐ，Ｃｓｎは、スイッチＳ２ｐ，Ｓ２ｎが第２の基準端子１０８とサンプリングキャパシタＣｓｐ，Ｃｓｎの入力側端子とを導通させているときは、そのスイッチＳ２ｐ，Ｓ２ｎを介して入力される出力コモンモード電位Ｖｏｃｍに従った基準電荷を蓄積することが可能であり、その基準電荷の蓄積により電位Ｖｏｃｍをサンプリングする。また、サンプリングキャパシタＣｓｐ，Ｃｓｎは、スイッチＳ２ｐ，Ｓ２ｎが第３の基準端子１１０とサンプリングキャパシタＣｓｐ，Ｃｓｎの入力側端子とを導通させているときは、そのスイッチＳ２ｐ，Ｓ２ｎを介して入力される基準電位Ｖｒｅｆｎに従った基準電荷を蓄積することが可能であり、その基準電荷の蓄積により基準電位Ｖｒｅｆｎをサンプリングする。【００７４】
尚、本実施例において、上記の基準電位Ｖｒｅｆｐは正側の電源電位ＶＤＤであり、かつ、上記の基準電位Ｖｒｅｆｎは負側の電源電位ＶＳＳであるとする（Ｖｒｅｆｐ＝ＶＤＤかつＶｒｅｆｎ＝ＶＳＳ）。また、出力コモンモード電位Ｖｏｃｍは、正側の電源電位ＶＤＤと負側の電源電位ＶＳＳとの中間値（＝（ＶＤＤ＋ＶＳＳ）／２）に設定される。尚、上記の基準電位Ｖｒｅｆｐが正側の電源電位ＶＤＤであり、かつ、上記の基準電位Ｖｒｅｆｎが負側の電源電位ＶＳＳであるとすると、出力コモンモード電位Ｖｏｃｍは、基準電位ＶｒｅｆｐとＶｒｅｆｎとの中間値（＝（Ｖｒｅｆｐ＋Ｖｒｅｆｎ）／２）となる。【００７５】
更に、サンプリングキャパシタＣｓｐの入力側端子とサンプリングキャパシタＣｓｎの入力側端子とは、スイッチＳ１１を介して接続されている。スイッチＳ１１は、サンプリングキャパシタＣｓｐ，Ｃｓｎの入力側端子同士を導通／遮断するスイッチであり、後述の如く制御回路１０４により制御される。【００７６】
サンプルホールド回路１００は、また、オペアンプ１２０を有している。上記のサンプリングキャパシタＣｓｐの出力側端子には、スイッチＳ３ｐを介して第４の基準端子１２２が接続されていると共に、スイッチＳ４ｐを介してオペアンプ１２０の負側入力端子が接続されている。また、上記のサンプリングキャパシタＣｓｎの出力側端子には、スイッチＳ３ｎを介して第４の基準端子１２２が接続されていると共に、スイッチＳ４ｎを介してオペアンプ１２０の正側入力端子が接続されている。第４の基準端子１２２には、オペアンプ１２０の入力コモンモード電位Ｖｉｃｍが入力されている。【００７７】
尚、本実施例において、入力コモンモード電位Ｖｉｃｍは、オペアンプ１２０を動作させるための適当な電圧であり（具体的には、入力アナログ電位ＶｉｎｐとＶｉｎｎとの中間電位（Ｖｉｎｐ＋Ｖｉｎｎ）／２）であり、上記の出力コモンモード電位Ｖｏｃｍとは独立して設定されることが可能である。但し、入力コモンモード電位Ｖｉｃｍは、出力コモンモードＶｏｃｍと同一としてもよい（Ｖｉｃｍ＝Ｖｏｃｍ）。尚、オペアンプ１２０の入力端子と出力端子とがショートされると、オフセットキャンセルが行われるので、かかるショートが行われる場合は、自動的に入力コモンモード電位Ｖｉｃｍは出力コモンモードＶｏｃｍと同一になる。また、オペアンプ１２０は、出力コモンモードＶｏｃｍを中心にして正側電源電位ＶＤＤと負側電源電位ＶＳＳとの電位差の例えば半分程度の出力範囲（具体的には、−（ＶＤＤ−ＶＳＳ）／２−αから＋（ＶＤＤ−ＶＳＳ）／２＋αまでの範囲；但し、値αは僅かな値であって、例えば“０．２”である）に対して十分なゲインを有するものとする。【００７８】
スイッチＳ３ｐ，Ｓ３ｎは、サンプリングキャパシタＣｓｐ，Ｃｓｎの出力側端子と第４の基準端子１２２とを導通／遮断するスイッチである。スイッチＳ３ｐ，Ｓ３ｎは、制御回路１０４により制御され、具体的には、サンプリングキャパシタＣｓｐ，Ｃｓｎでサンプリングを行うべきでないときはオフされ、サンプリングキャパシタＣｓｐ，Ｃｓｎでサンプリングを行うべきときにオンされる。また、スイッチＳ４ｐ，Ｓ４ｎは、サンプリングキャパシタＣｓｐ，Ｃｓｎの出力側端子とオペアンプ１２０の入力端子とを導通／遮断するスイッチである。スイッチＳ４は、後述の如く制御回路１０４により制御される。【００７９】
オペアンプ１２０の負側入力端子には、スイッチＳ５ｐを介してキャパシタＣｆｐが接続されている。また、オペアンプ１２０の正側入力端子には、スイッチＳ５ｎを介してキャパシタＣｆｎが接続されている。スイッチＳ５ｐ，Ｓ５ｎは、オペアンプ１２０の入力端子とキャパシタＣｆｐ，Ｃｆｎの入力側端子とを導通／遮断するスイッチである。スイッチＳ５ｐ，Ｓ５ｎは、後述の如く制御回路１０４により制御される。キャパシタＣｆｐ，Ｃｆｎは、上記のサンプリングキャパシタＣｓｐ，Ｃｓｎに蓄積された電荷が転送される一時記憶キャパシタである。以下、キャパシタＣｆｐ，Ｃｆｎを一時記憶キャパシタＣｆｐ，Ｃｆｎと称す。尚、一時記憶キャパシタＣｆｐ，Ｃｆｎの容量を容量Ｃｆｐ，Ｃｆｎとする。一時記憶キャパシタＣｆｐの容量Ｃｆｐは、上記のサンプリングキャパシタＣｓｐの容量Ｃｓｐよりも大きい値に設定されており、一時記憶キャパシタＣｆｎの容量Ｃｆｎは、上記のサンプリングキャパシタＣｓｎの容量Ｃｓｎよりも大きい値に設定されている。すなわち、Ｃｆｐ＝ａ・Ｃｓｐ、かつ、Ｃｆｎ＝ａ・Ｃｓｎが成立する。但し、値ａは、ａ＞１が成立し、例えばａ＝２である。【００８０】
一時記憶キャパシタＣｆｐの出力側端子には、スイッチＳ６ｐを介してオペアンプ１２０の正側出力端子（電圧Ｖｏｐ）が接続されていると共に、スイッチＳ７ｐを介して第２の基準端子１０８が接続されている。また、一時記憶キャパシタＣｆｎの出力側端子には、スイッチＳ６ｎを介してオペアンプ１２０の負側出力端子（電圧Ｖｏｎ）が接続されていると共に、スイッチＳ７ｎを介して第２の基準端子１０８が接続されている。スイッチＳ６ｐ，Ｓ６ｎは、一時記憶キャパシタＣｆｐ，Ｃｆｎの出力側端子とオペアンプ１２０の出力端子とを導通／遮断するスイッチであり、制御回路１０４により制御される。また、スイッチＳ７ｐ，Ｓ７ｎは、一時記憶キャパシタＣｆｐ，Ｃｆｎの出力側端子と第２の基準端子１０８の出力端子とを導通／遮断するスイッチであり、制御回路１０４により制御される。【００８１】
また、オペアンプ１２０の正側出力端子は、スイッチＳ８ｐを介してサンプリングキャパシタＣｓｐの入力側端子に接続されている。オペアンプ１２０の負側出力端子は、スイッチＳ８ｎを介してサンプリングキャパシタＣｓｎの入力側端子に接続されている。スイッチＳ８ｐ，Ｓ８ｎは、オペアンプ１２０の出力端子とサンプリングキャパシタＣｓｐ，Ｃｓｎの入力側端子とを導通／遮断するスイッチであり、制御回路１０４により制御される。【００８２】
オペアンプ１２０の正側出力端子には、２つのコンパレータ１２４，１２６の正側入力端子が接続されている。また、オペアンプ１２０の負側出力端子には、２つのコンパレータ１２４，１２６の負側入力端子が接続されている。コンパレータ１２４は、＋（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／（ａ・ｂ）のオフセットを有している。また、コンパレータ１２６は、−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／（ａ・ｂ）のオフセットを有している。コンパレータ１２４，１２６はそれぞれ、入力端子に入力される電圧同士を比較して、その比較結果を制御回路１０４へ出力する。制御回路１０４は、後述の如く、コンパレータ１２４，１２６による比較結果に基づいてスイッチＳ２ｐ，Ｓ２ｎの導通／遮断を制御する。但し、値ｂは、入力アナログ電圧Ｖｉｎ´（＝Ｖｉｎｐ−Ｖｉｎｎ）のレベルが電源電位ＶＤＤ−ＶＳＳのレベル範囲を超える所定範囲内にあっても出力飽和を発生させない処理を実行するうえで必要な“１”を超える値であって、例えば“２”である。【００８３】
次に、図８乃至図１３を参照して、本実施例のサンプルホールド回路１００及びＡ／Ｄ変換装置の動作について説明する。【００８４】
図８は、本実施例のサンプルホールド回路１００を含むＡ／Ｄ変換装置において実行される制御ルーチンの一例のフローチャートを示す。図９は、本実施例のサンプルホールド回路１００において入力アナログ電圧Ｖｉｎ´（＝Ｖｉｎｐ−Ｖｉｎｎ）のサンプリング時に実現される回路状態を表した図を示す。図１０は、本実施例のサンプルホールド回路１００においてサンプリングキャパシタＣｓｐ，Ｃｓｎから一時記憶キャパシタＣｆｐ，Ｃｓｎへの電荷転送時に実現される回路状態を表した図を示す。図１１は、本実施例のサンプルホールド回路１００において基準電圧Ｖｒｅｆ´（＝Ｖｒｅｆｐ−Ｖｒｅｆｎ）のサンプリング時に実現される回路状態を表した図を示す。図１２は、本実施例のサンプルホールド回路１００において一時記憶キャパシタＣｆｐ，ＣｆｎからサンプリングキャパシタＣｓｐ，Ｃｓｎへの電荷転送時に実現される回路状態を表した図を示す。また、図１３は、本実施例のサンプルホールド回路１００における入力アナログ電圧Ｖｉｎ´と出力アナログ電圧Ｖｏ´（＝Ｖｏｐ−Ｖｏｎ）との関係を表した図を示す。【００８５】
本実施例において、Ａ／Ｄ変換装置がＡ／Ｄ変換を行う直前は、スイッチＳ１ｐ，Ｓ１ｎはオフ状態にある。かかる状態からＡ／Ｄ変換が行われるときは、まず、サンプルホールド回路１００の制御回路１０４は、入力アナログ電位Ｖｉｎｐ，Ｖｉｎｎのサンプリングを行う処理を実行する（ステップ２００）。具体的には、このとき、制御回路１０４は、スイッチＳ１ｐ，Ｓ１ｎをオフ状態からオン状態へ切り替えると共に、スイッチＳ２ｐ，Ｓ２ｎ，Ｓ８ｐ，Ｓ８ｎ，Ｓ９ｐ，Ｓ９ｎ，Ｓ１１をオフ状態にし、かつ、スイッチＳ３ｐ，Ｓ３ｎをオン状態にする（図９参照）。【００８６】
スイッチＳ１ｐ，Ｓ３ｐが共にオン状態になりかつスイッチＳ２ｐがオフ状態になると、サンプリングキャパシタＣｓｐに、入力端子１０２ｐに入力されるアナログ電位Ｖｉｎｐと入力コモンモード電位Ｖｉｃｍとの電位差（入力電圧）が印加されるので、その電位差に応じた電荷（入力電荷）が蓄積される。この場合は、サンプリングキャパシタＣｓｐで入力アナログ電位Ｖｉｎｐのサンプリングが行われる。また同様に、スイッチＳ１ｎ，Ｓ３ｎが共にオン状態になりかつスイッチＳ２ｎがオフ状態になると、サンプリングキャパシタＣｓｎに、入力端子１０２ｎに入力されるアナログ電位Ｖｉｎｎと入力コモンモード電位Ｖｉｃｍとの電位差（入力電圧）が印加されるので、その電位差に応じた電荷（入力電荷）が蓄積される。この場合は、サンプリングキャパシタＣｓｎで入力アナログ電位Ｖｉｎｎのサンプリングが行われる。【００８７】
尚、上記の如くサンプリングキャパシタＣｓｐ，Ｃｓｎで入力アナログ電位Ｖｉｎｐ，Ｖｉｎｎのサンプリングが行われる際に同時に又はそのサンプリングが行われる前には、制御回路１０４は、スイッチＳ４ｐ，Ｓ４ｎ，Ｓ５ｐ，Ｓ５ｎ，Ｓ７ｐ，Ｓ７ｎをオン状態にし、かつ、スイッチＳ６ｐ，Ｓ６ｎをオフ状態にする（図９参照）。かかるスイッチ状態が実現されると、一時記憶キャパシタＣｆｐ，Ｃｆｎが出力コモンモード電位Ｖｏｃｍに短絡接続されるので、その一時記憶キャパシタＣｆｐ，Ｃｆｎに蓄積される残留電荷が放電される。このため、サンプリングキャパシタＣｓｐ，Ｃｓｎで入力アナログ電位Ｖｉｎｐ，Ｖｉｎｎのサンプリングが行われる場合は、一時記憶キャパシタＣｆｐ，Ｃｆｎに蓄えられる電荷がリセットされる。【００８８】
また、上記の如くサンプリングキャパシタＣｓｐ，Ｃｓｎで入力アナログ電位Ｖｉｎｐ，Ｖｉｎｎのサンプリングが行われる場合、オペアンプ１２０の出力端子は、開放されてもよいし若しくは出力コモンモード電位Ｖｏｃｍに短絡接続されてもよい。又は、オペアンプ１２０の出力端子と入力端子とが短絡接続されてオフセットキャンセルが行われてもよい。【００８９】
上記したサンプリングキャパシタＣｓｐ，Ｃｓｎでの入力アナログ電位Ｖｉｎｐ，Ｖｉｎｎのサンプリングが完了して、そのサンプリングキャパシタＣｓｐ，Ｃｓｎに入力アナログ電位Ｖｉｎｐ，Ｖｉｎｎに従った入力電荷が蓄積されると、次に、制御回路１０４は、そのサンプリングキャパシタＣｓｐ，Ｃｓｎに蓄積された入力電荷を一時記憶キャパシタＣｆｐ，Ｃｓｎへ転送する処理を実行する（ステップ２０２）。具体的には、このとき、制御回路１０４は、スイッチＳ１ｐ，Ｓ１ｎ，Ｓ７ｐ，Ｓ７ｎをオン状態からオフ状態へ切り替えると共に、スイッチＳ６ｐ，Ｓ６ｎ，Ｓ１１をオフ状態からオン状態へ切り替える（図１０参照）。【００９０】
かかる状態が実現されると、サンプリングキャパシタＣｓｐ，Ｃｓｎが直列接続されるので、サンプリングキャパシタＣｓｐ，Ｃｓｎでサンプリングされた入力アナログ電位Ｖｉｎｐ，Ｖｉｎｎのうち差動成分Ｖｉｎ´（＝Ｖｉｎｐ−Ｖｉｎｎ）に応じた入力電荷のみが、それらのサンプリングキャパシタＣｓｐ，Ｃｓｎから一時記憶キャパシタＣｆｐ，Ｃｆｎへ転送される。この場合、オペアンプ１２０の正側出力端子と負側出力端子との間の差動出力電圧Ｖｏ´（＝Ｖｏｐ−Ｖｏｎ）は、（Ｃｓ／Ｃｆ）×Ｖｉｎ´（＝１／ａ×Ｖｉｎ´）となる。【００９１】
上記の如く値ａは“１”よりも大きい値であるので、オペアンプ１２０の差動出力電圧Ｖｏ´は、入力アナログ電圧Ｖｉｎ´よりも小さくなる。この場合、入力アナログ電圧Ｖｉｎ´が正側電源電位ＶＤＤと負側電源電位ＶＳＳとの差である（ＶＤＤ−ＶＳＳ）近傍であっても、サンプリングキャパシタＣｓｐ，Ｃｓｎから一時記憶キャパシタＣｆｐ，Ｃｆｎへの電荷転送が行われると、オペアンプ１２０の差動出力電圧Ｖｏ´は、電源電圧（ＶＤＤ−ＶＳＳ）よりも小さくなり、−（ＶＤＤ−ＶＳＳ）／ａから＋（ＶＤＤ−ＶＳＳ）／ａまでの範囲に収まる。このため、サンプリングキャパシタＣｓｐ，Ｃｓｎから一時記憶キャパシタＣｆｐ，Ｃｆｎへの電荷転送時に、オペアンプ１２０が出力飽和を起こすことは回避され、オペアンプ１２０の動作が確保される。【００９２】
尚、上記の如くサンプリングキャパシタＣｓｐ，Ｃｓｎから一時記憶キャパシタＣｆｐ，Ｃｆｎへ差動成分Ｖｉｎ´に応じた入力電荷が転送される場合、入力アナログ電位Ｖｉｎｐ，Ｖｉｎｎのうち入力コモンモード成分（Ｖｉｎｐ＋Ｖｉｎｎ）／２に応じた電荷成分は、一時記憶キャパシタＣｆｐ，Ｃｆｎすなわちオペアンプ１２０側へ転送されず、サンプリングキャパシタＣｓｐ，Ｃｓｎに残存する。この場合、サンプリングキャパシタＣｓｐ，Ｃｓｎの両端に生ずる電圧は、その入力コモンモード電位（Ｖｉｎｐ＋Ｖｉｎｎ）／２となる。尚、この際、サンプリングキャパシタＣｓｐ，Ｃｓｎの入力側端子は電位固定されないので、入力アナログ電位Ｖｉｎｐ，Ｖｉｎｎにコモンモード変動が生じていても、オペアンプ１２０の入力端子に入力される電位は、サンプリングキャパシタＣｓｐ，Ｃｓｎでサンプリングされる入力アナログ電位Ｖｉｎｐ，Ｖｉｎｎのコモンモードに影響されることなく、設定した入力コモンモード電位Ｖｉｃｍにほぼ固定される。【００９３】
また、上記の如くサンプリングキャパシタＣｓｐ，Ｃｓｎから一時記憶キャパシタＣｆｐ，Ｃｆｎへの電荷転送が行われると、オペアンプ１２０の出力端子に現れた差動出力電圧Ｖｏ´（＝Ｖｏｐ−Ｖｏｎ）がコンパレータ１２４，１２６の入力端子に入力される。コンパレータ１２４，１２６は、入力端子に入力されるオペアンプ１２０の差動出力電圧Ｖｏ´が、−Ｖｒｅｆ´／（ａ・ｂ）から＋Ｖｒｅｆ´／（ａ・ｂ）までの範囲にあるか否かの比較結果を制御回路１０４へ供給する。例えば、コンパレータ１２４は、入力端子に入力されるオペアンプ１２０の差動出力電圧Ｖｏ´が＋Ｖｒｅｆ´／（ａ・ｂ）よりも大きいか否かの比較結果を制御回路１０４へ供給し、コンパレータ１２６は、入力端子に入力されるオペアンプ１２０の差動出力電圧Ｖｏ´が−Ｖｒｅｆ´／（ａ・ｂ）よりも小さいか否かの比較結果を制御回路１０４へ供給する。【００９４】
制御回路１０４は、コンパレータ１２４，１２６から送られる比較結果情報に基づいて、オペアンプ１２０の差動出力電圧Ｖｏ´が、（１）＋Ｖｒｅｆ´／（ａ・ｂ）よりも大きいか、（２）−Ｖｒｅｆ´／（ａ・ｂ）から＋Ｖｒｅｆ´／（ａ・ｂ）までの範囲内にあるか、或いは（３）−Ｖｒｅｆ´／（ａ・ｂ）よりも小さいか否かを判定する（ステップ２０４）。そして、その判定結果を、例えばデジタル値Ｄ０＝＋１，０，−１として記憶する。【００９５】
かかる記憶がなされると、次に、制御回路１０４は、サンプリングキャパシタＣｓｐ，Ｃｓｎに残存する入力コモンモード成分（Ｖｉｎｐ＋Ｖｉｎｎ）／２に応じた電荷成分を放電除去する処理を実行する（ステップ２０６）。具体的には、このとき、制御回路１０４は、スイッチＳ２ｐ，Ｓ２ｎを第２の基準端子１０８に接続させ、スイッチＳ３ｐ，Ｓ３ｎをオフ状態からオン状態へ切り替えると共に、スイッチＳ４ｐ，Ｓ４ｎをオン状態からオフ状態へ切り替える（図１１参照）。かかるスイッチ状態が実現されると、サンプリングキャパシタＣｓｐ，Ｃｓｎの両端に入力コモンモード電位Ｖｉｃｍと出力コモンモード電位Ｖｏｃｍとが印加されるので、それらのサンプリングキャパシタＣｓｐ，Ｃｓｎに残存する入力コモンモード成分（Ｖｉｎｐ＋Ｖｉｎｎ）／２に応じた電荷成分が放電除去される。【００９６】
また、制御回路１０４は、上記したサンプリングキャパシタＣｓｐ，Ｃｓｎでの電荷放電が行われた後、上記したコンパレータ１２４，１２６による比較結果に応じたサンプリングキャパシタＣｓｐ，Ｃｓｎでの電圧サンプリングを行う（ステップ２０８）。具体的には、このとき、制御回路１０４は、コンパレータ１２４，１２６による比較結果に基づいて、Ｖｏ´＞＋Ｖｒｅｆ´／（ａ・ｂ）が成立すると判別した場合は、スイッチＳ２ｐを第３の基準端子１１０に接続させかつスイッチＳ２ｎを第１の基準端子１０６に接続させ、−Ｖｒｅｆ´／（ａ・ｂ）＜Ｖｏ´＜＋Ｖｒｅｆ´／（ａ・ｂ）が成立すると判別した場合は、スイッチＳ２ｐ，Ｓ２ｎを共に第２の基準端子１０８に接続させ、また、Ｖｏ´＜−Ｖｒｅｆ´／（ａ・ｂ）が成立すると判別した場合は、スイッチＳ２ｐを第１の基準端子１０６に接続させかつスイッチＳ２ｎを第３の基準端子１１０に接続させる。【００９７】
スイッチＳ２ｐが第３の基準端子１１０に接続されかつスイッチＳ２ｎが第１の基準端子１０６に接続されると、サンプリングキャパシタＣｓｐに基準電位Ｖｒｅｆｎと入力コモンモード電位Ｖｉｃｍとの電位差が印加されると共に、サンプリングキャパシタＣｓｎに基準電位Ｖｒｅｆｐと入力コモンモード電位Ｖｉｃｍとの電位差が印加されるので、サンプリングキャパシタＣｓｐ，Ｃｓｎに各電位差に応じた電荷が蓄積される。従って、Ｖｏ´＞＋Ｖｒｅｆ´／（ａ・ｂ）が成立する場合は、サンプリングキャパシタＣｓｐで基準電位Ｖｒｅｆｎのサンプリングが、また、サンプリングキャパシタＣｓｎで基準電位Ｖｒｅｆｐのサンプリングが、それぞれ行われる。【００９８】
また、スイッチＳ２ｐ，Ｓ２ｎが共に第２の基準端子１０８に接続されると、サンプリングキャパシタＣｓｐ，Ｃｓｎに出力コモンモード電位Ｖｏｃｍと入力コモンモード電位Ｖｉｃｍとの電位差が印加されるので、サンプリングキャパシタＣｓｐ，Ｃｓｎにその電位差に応じた電荷が蓄積される。従って、−Ｖｒｅｆ´／（ａ・ｂ）＜Ｖｏ＜＋Ｖｒｅｆ´／（ａ・ｂ）が成立する場合は、各サンプリングキャパシタＣｓｐ，Ｃｓｎで出力コモンモード電位Ｖｏｃｍのサンプリングが行われる。【００９９】
更に、スイッチＳ２ｐが第１の基準端子１０６に接続されかつスイッチＳ２ｎが第３の基準端子１１０に接続されると、サンプリングキャパシタＣｓｐに基準電位Ｖｒｅｆｐと入力コモンモード電位Ｖｉｃｍとの電位差が印加されると共に、サンプリングキャパシタＣｓｎに基準電位Ｖｒｅｆｎと入力コモンモード電位Ｖｉｃｍとの電位差が印加されるので、サンプリングキャパシタＣｓｐ，Ｃｓｎに各電位差に応じた電荷が蓄積される。従って、Ｖｏ´＜−Ｖｒｅｆ´／（ａ・ｂ）が成立する場合は、サンプリングキャパシタＣｓｐで基準電位Ｖｒｅｆｐのサンプリングが、また、サンプリングキャパシタＣｓｎで基準電位Ｖｒｅｆｎのサンプリングが、それぞれ行われる。【０１００】
尚、上記したサンプリングキャパシタＣｓｐ，Ｃｓｎでの電荷放電と基準電位Ｖｒｅｆｐ，Ｖｒｅｆｎ，出力コモンモード電位Ｖｏｃｍのサンプリングとは、順に行われるが、同時に行われることとしてもよい。この場合は、サンプリングキャパシタＣｓｐ，Ｃｓｎでの各基準電位Ｖｒｅｆｐ，Ｖｒｅｆｎ，出力コモンモード電位Ｖｏｃｍのサンプリングが行われると、自動的にそのサンプリング前までに蓄積されていた入力コモンモード成分（Ｖｉｎｐ＋Ｖｉｎｎ）／２に応じた電荷成分が放電除去される。【０１０１】
また、制御回路１０４は、サンプリングキャパシタＣｓｐ，Ｃｓｎで出力コモンモード電圧Ｖｏｃｍ又は基準電位Ｖｒｅｆｐ，Ｖｒｅｆｎのサンプリングを行う際は、スイッチＳ５ｐ，Ｓ５ｎ，Ｓ６ｐ，Ｓ６ｎをオン状態に維持したまま、スイッチＳ４ｐ，Ｓ４ｎ，Ｓ９ｐ，Ｓ９ｎをオン状態からオフ状態へ切り替える（図１１参照）。かかる処理が行われると、一時記憶キャパシタＣｆｐ，Ｃｆｎに転送されて蓄積された電荷がその一時記憶キャパシタＣｆｐ，Ｃｆｎに維持されることとなる。【０１０２】
上記の如くサンプリングキャパシタＣｓｐ，Ｃｓｎで出力コモンモード電圧Ｖｏｃｍ又は基準電位Ｖｒｅｆｐ，Ｖｒｅｆｎのサンプリングが行われると、次に、制御回路１０４は、一時記憶キャパシタＣｆｐ，Ｃｆｎに転送されて蓄積されていた電荷をサンプリングキャパシタＣｓｐ，Ｃｓｎへ戻す処理を実行する（ステップ２１０）。具体的には、このとき、制御回路１０４は、スイッチＳ２，Ｓ３，Ｓ６をオン状態からオフ状態へ切り替えると共に、スイッチＳ４ｐ，Ｓ４ｎ，Ｓ７ｐ，Ｓ７ｎ，Ｓ８ｐ，Ｓ８ｎをオフ状態からオン状態へ切り替える。各スイッチについてかかる状態が実現されると、一時記憶キャパシタＣｆｐ，Ｃｆｎに蓄積されていた差動成分Ｖｉｎ´（＝Ｖｉｎｐ−Ｖｉｎｎ）に応じた電荷がサンプリングキャパシタＣｓｐ，Ｃｓｎへ再転送される。【０１０３】
かかる電荷の再転送が行われると、上記ステップ２０４でＶｏ´＞＋Ｖｒｅｆ´／（ａ・ｂ）が成立することによりサンプリングキャパシタＣｓｐで基準電位Ｖｒｅｆｎのサンプリングが行われかつサンプリングキャパシタＣｓｎで基準電位Ｖｒｅｆｐのサンプリングが行われていた場合は、サンプリングキャパシタＣｓｐ，Ｃｓｎの両端に生ずる電圧がほぼ（Ｖｉｎｐ−Ｖｒｅｆｐ），（Ｖｉｎｎ−Ｖｒｅｆｎ）となる。この場合、オペアンプ１２０の出力端子に現れる差動出力電圧Ｖｏ´（＝Ｖｏｐ−Ｖｏｎ）は、Ｖｉｎ´−Ｖｒｅｆ´となる。【０１０４】
また、上記ステップ２０４で−Ｖｒｅｆ´／（ａ・ｂ）＜Ｖｏ＜＋Ｖｒｅｆ´／（ａ・ｂ）が成立することによりサンプリングキャパシタＣｓｐ，Ｃｓｎで出力コモンモード電位Ｖｏｃｍのサンプリングが行われていた場合は、サンプリングキャパシタＣｓｐ，Ｃｓｎの両端に生ずる電圧がほぼＶｉｎｐ，Ｖｉｎｎとなる。この場合、オペアンプ１２０の出力端子に現れる差動出力電圧Ｖｏ´（＝Ｖｏｐ−Ｖｏｎ）は、Ｖｉｎ´となる。【０１０５】
更に、上記ステップ２０４でＶｏ´＜−Ｖｒｅｆ´／（ａ・ｂ）が成立することによりサンプリングキャパシタＣｓｐで基準電位Ｖｒｅｆｐのサンプリングが行われかつサンプリングキャパシタＣｓｎで基準電位Ｖｒｅｆｎのサンプリングが行われていた場合は、サンプリングキャパシタＣｓｐ，Ｃｓｎの両端に生ずる電圧がほぼ（Ｖｉｎｐ＋Ｖｒｅｆｐ），（Ｖｉｎｎ＋Ｖｒｅｆｎ）となる。この場合、オペアンプ１２０の出力端子に現れる差動出力電圧Ｖｏ´（＝Ｖｏｐ−Ｖｏｎ）は、Ｖｉｎ´＋Ｖｒｅｆ´となる。【０１０６】
従って、一時記憶キャパシタＣｆｐ，ＣｆｎからサンプリングキャパシタＣｓｐ，Ｃｓｎへの電荷の再転送後、サンプリングキャパシタＣｓｐ，Ｃｓｎの両端に生ずる電圧は、Ｖｏ´＞＋Ｖｒｅｆ´／（ａ・ｂ）が成立するときすなわちＶｉｎ´＞＋Ｖｒｅｆ´／ｂが成立するときはＶｉｎ´−Ｖｒｅｆ´であり、−Ｖｒｅｆ´／（ａ・ｂ）＜Ｖｏ´＜＋Ｖｒｅｆ´／（ａ・ｂ）が成立するときすなわち−Ｖｒｅｆ´／ｂ＜Ｖｉｎ´＜Ｖｒｅｆ´／ｂが成立するときはＶｉｎ´であり、また、Ｖｏ´＜−Ｖｒｅｆ´／（ａ・ｂ）が成立するときすなわちＶｉｎ´＜−Ｖｒｅｆ´／ｂが成立するときＶｉｎ´＋Ｖｒｅｆ´である。このため、オペアンプ１２０の出力端子に現れる差動出力電圧Ｖｏ´は、−Ｖｒｅｆ´／ｂから＋Ｖｒｅｆ´／ｂまでの範囲に収まる。オペアンプ１２０の出力アナログ電圧Ｖｏ´は、サンプルホールドされて出力される（ステップ２１２）。【０１０７】
このように、本実施例のサンプルホールド回路１００においては、入力アナログ電圧Ｖｉｎｐ，Ｖｉｎｎの差動入力電圧Ｖｉｎ´のレベルが基準電圧Ｖｒｅｆ´（＝電源電位ＶＤＤ−ＶＳＳ）のレベル範囲内にあるとき、サンプルホールドされて出力される差動出力電圧Ｖｏ´を−Ｖｒｅｆ´／ｂから＋Ｖｒｅｆ´／ｂまでの範囲に調整することができる。【０１０８】
上記の如く、値ｂは、入力アナログ電圧Ｖｉｎ´（＝Ｖｉｎｐ−Ｖｉｎｎ）のレベルが電源電位ＶＤＤ−ＶＳＳのレベル範囲を超える所定範囲内にあっても出力飽和を発生させない処理を実行するうえで必要な“１”を超える値である。このため、サンプルホールド回路１００は、差動入力電圧Ｖｉｎ´が電源電位（ＶＤＤ−ＶＳＳ）の範囲の境界近傍にある場合、更には、その電源電位（ＶＤＤ−ＶＳＳ）の範囲を僅かに超える場合にも、オペアンプ１２０の出力飽和を起こすことなく、サンプルホールド出力を実行することができる。すなわち、サンプルホールド回路１００は、サンプルホールド出力を実行するうえで、電源電位（ＶＤＤ−ＶＳＳ）の範囲の差動入力電圧Ｖｉｎ´（更には、その電源電位の範囲を僅かに超える差動入力電圧Ｖｉｎ´）に対して出力飽和の発生を回避させることができる。また逆に、サンプルホールド回路１００は、出力飽和の発生を抑えるうえで許容される差動入力電圧Ｖｉｎ´の範囲を、電源電圧（ＶＤＤ−ＶＳＳ）のｂ倍（“１”を超える倍数）まで拡大することができる。【０１０９】
また、本実施例のサンプルホールド回路１００において、入力アナログ電位Ｖｉｎｐ，Ｖｉｎｎの入力コモンモード成分Ｖｉｃｍ（＝（Ｖｉｎｐ＋Ｖｉｎｎ）／２）が出力コモンモード電位Ｖｏｃｍから大きく変動していても、サンプリングキャパシタＣｓｐ，Ｃｓｎから一時記憶キャパシタＣｆｐ，Ｃｆｎへの電荷転送は、入力アナログ電位Ｖｉｎｐ，Ｖｉｎｎのうち差動成分Ｖｉｎ´（＝Ｖｉｎｐ−Ｖｉｎｎ）に応じた入力電荷のみについて行われる。すなわち、入力コモンモード成分Ｖｉｃｍ（Ｖｉｎｐ＋Ｖｉｎｎ）／２に応じた入力電荷は、サンプリングキャパシタＣｓｐ，Ｃｓｎから一時記憶キャパシタＣｆｐ，Ｃｆｎへ転送されない。そして、このサンプリングキャパシタＣｓｐ，Ｃｓｎに残存する入力コモンモード成分Ｖｉｃｍ（Ｖｉｎｐ＋Ｖｉｎｎ）／２は、基準電位Ｖｒｅｆｐ，Ｖｒｅｆｎ，出力コモンモード電位Ｖｏｃｍのサンプリングにより放電除去される。【０１１０】
このため、サンプルホールド回路１００は、入力コモンモード成分Ｖｉｃｍ（＝（Ｖｉｎｐ＋Ｖｉｎｎ）／２）が変化する入力アナログ電位Ｖｉｎｐ，Ｖｉｎｎが入力印加される場合にも、オペアンプ１２０の入力電位が所定の設計値から逸脱するのを抑制することができ、入力アナログ電位Ｖｉｎｐ，Ｖｉｎｎの差動入力成分Ｖｉｎ´（＝Ｖｉｎｐ−Ｖｉｎｎ）だけを正確にサンプルホールドすることができる。また、サンプルホールド回路１００は、入力コモンモード成分Ｖｉｃｍを除去することでオペアンプ１２０の入力電位を入力コモンモード成分Ｖｉｃｍに影響されないものとすることができる結果として、Ａ／Ｄ変換装置にＣＭＲＲ（Common-Mode Rejection Ratio）の高い差動入力Ａ／Ｄ変換を実現させることができる。【０１１１】
尚、上記したサンプルホールド回路１００は、差動入力電圧Ｖｉｎ´の入力に基づいて差動出力電圧Ｖｏ´をホールド出力する過程で、入力アナログ電圧Ｖｉｎｐ，ＶｉｎｎのサンプリングをサンプリングキャパシタＣｓｐ，Ｃｓｎで行い、サンプリングキャパシタＣｓｐ，Ｃｓｎから一時記憶キャパシタＣｆｐ，Ｃｆｎへの電荷転送後における基準電圧Ｖｒｅｆｐ，Ｖｒｅｆｎ又は出力コモンモード電位ＶｏｃｍのサンプリングをサンプリングキャパシタＣｓｐ，Ｃｓｎで行い、その後、一時記憶キャパシタＣｆｐ，Ｃｆｎに蓄積された電荷をサンプリングキャパシタＣｓｐ，Ｃｓｎへ戻してオペアンプ１２０からのホールド出力を行う。これらの処理において、サンプルホールド回路１００は、差動入力電圧Ｖｉｎ´の入力から差動出力電圧Ｖｏ´の出力までの各処理をサンプリングキャパシタＣｓｐ，Ｃｓｎを基点として実行する。このため、サンプルホールド回路１００においては、サンプリングキャパシタＣｓｐ，Ｃｓｎの容量値と一時記憶キャパシタＣｆｐ，Ｃｆｎの容量値との比（すなわち、値ａ）自体にバラツキが生じていたり、或いは、サンプリングキャパシタＣｓｐの容量値と一時記憶キャパシタＣｆｐの容量値との比とサンプリングキャパシタＣｓｎの容量値と一時記憶キャパシタＣｆｎの容量値との比との間でバラツキが生じていても、そのバラツキに影響されることなく、差動出力電圧Ｖｏ´のホールド出力を行うことができる。【０１１２】
本実施例において、Ａ／Ｄ変換装置は、サンプルホールド回路１００からサンプルホールド出力された差動出力電圧Ｖｏ´をデジタル値にＡ／Ｄ変換する（ステップ２１４）。尚、サンプルホールド回路１００からサンプルホールド出力される差動出力電圧Ｖｏ´は、サンプリングキャパシタＣｓｐ，Ｃｓｎと一時記憶キャパシタＣｆｐ，Ｃｆｎとの間の電荷転送や電圧サンプリングに伴う電荷又は電圧の加減算が行われた結果として得られるものであるため、差動入力電圧Ｖｉｎ´と一対一で対応しない。【０１１３】
そこで、Ａ／Ｄ変換装置は、上記ステップ２１４でＡ／Ｄ変換して得たデジタル値に、適宜、上記の如く加減算された電荷又は電圧に相当する分のデジタル値を減算又は加算することにより、最終的な出力デジタル値を算出する。そして、その算出した最終デジタル値を外部へ出力する。【０１１４】
具体的には、Ａ／Ｄ変換装置は、上記ステップ２０４で行った判定結果をメモリから読み出す。そして、その上で、Ａ／Ｄ変換装置は、Ｖｉｎ´＞＋Ｖｒｅｆ´／ｂが成立する場合は、一時記憶キャパシタＣｆｐ，ＣｓｎからサンプリングキャパシタＣｓｐ，Ｃｓｎへの電荷戻し転送時に一時記憶キャパシタＣｓｐ，Ｃｓｎに蓄積されていた電荷から基準電圧Ｖｒｅｆ´分の電荷が減算されていることを判定して、その減算分を補うべく、サンプルホールド出力された差動出力電圧Ｖｏ´をＡ／Ｄ変換して得たデジタル値に基準電圧Ｖｒｅｆ´分のデジタル値を加算して得られるデジタル値を最終的な出力デジタル値とする。また、Ａ／Ｄ変換装置は、−Ｖｒｅｆ´／ｂ＜Ｖｉｎ´＜Ｖｒｅｆ´／ｂが成立する場合は、差動入力電圧Ｖｉｎ´の入力から差動出力電圧Ｖｏ´の出力までの過程で何ら電荷の加減算が行われていないことを判定して、サンプルホールド出力された差動出力電圧Ｖｏ´をＡ／Ｄ変換して得たデジタル値をそのまま最終的な出力デジタル値とする。更に、Ａ／Ｄ変換装置は、Ｖｉｎ´＜−Ｖｒｅｆ´／ｂが成立する場合は、一時記憶キャパシタＣｆｐ，ＣｆｎからサンプリングキャパシタＣｓｐ，Ｃｓｎへの電荷戻し転送時に一時記憶キャパシタＣｓｐ，Ｃｓｎに蓄積されていた電荷に基準電圧Ｖｒｅｆ´分の電荷が加算されていることを判定して、その加算分を減算すべく、サンプルホールド出力された差動出力電圧Ｖｏ´をＡ／Ｄ変換して得たデジタル値から基準電圧Ｖｒｅｆ´分のデジタル値を減算して得られるデジタル値を最終的な出力デジタル値とする。【０１１５】
かかるデジタル処理によれば、差動入力電圧Ｖｉｎ´と一対一に対応する差動デジタル出力を得ることができる。従って、本実施例のＡ／Ｄ変換装置によれば、電源電位（ＶＤＤ−ＶＳＳ）の範囲に加えてその範囲を僅かに超える範囲まで差動入力電圧Ｖｉｎ´のＡ／Ｄ変換を精度よく行うことが可能である。また、上記のデジタル処理においては、差動入力電圧Ｖｉｎ´と一対一に対応する差動デジタル出力を得るための精度よいＡ／Ｄ変換を、デジタル値を加減算する簡単なデジタル演算を用いて実現することが可能である。【０１１６】
例えば、上記した値ｂ＝２が成立するものとすると、図１３に示す如く、−３／２・Ｖｒｅｆ´から＋３／２・Ｖｒｅｆ´までの差動入力電圧Ｖｉｎ´に対して、ホールド出力される差動出力電圧Ｖｏ´は、−１／２・Ｖｒｅｆ´から＋１／２・Ｖｒｅｆ´までの範囲に収まる。つまり、オペアンプ１２０の出力電圧範囲として１／２・Ｖｒｅｆ´が確保されていれば、差動入力電圧Ｖｉｎ´が電源電圧（ＶＤＤ−ＶＳＳ）の１．５倍までの広範囲に亘って変化する場合にもサンプルホールド出力及びＡ／Ｄ変換を精度良く実現することが可能である。【０１１７】
尚、サンプルホールド回路１００においては、コンパレータ１２４，１２６に所定のオフセットが設けられているが、このオフセットが設計からずれていても、Ａ／Ｄ変換装置におけるＡ／Ｄ変換特性にほとんど影響を与えない。これは、コンパレータ１２４，１２６のオフセットずれは、オペアンプ１２０の差動出力電圧に僅かに影響を与えるが、オペアンプ１２０が出力電圧範囲で十分なゲインを確保していれば、Ａ／Ｄ変換後のデジタル値或いはそのデジタル値を加減算して得た最終的なデジタル出力値に影響を与えないからである。【０１１８】
ところで、上記の第２実施例においては、スイッチＳ１ｐ，Ｓ１ｎが特許請求の範囲に記載した「第１のスイッチ」に、サンプリングキャパシタＣｓｐ，Ｃｓｎが特許請求の範囲に記載した「サンプリングキャパシタ」に、基準電位Ｖｒｅｆｐ，Ｖｒｅｆｎ又は出力コモンモード電位Ｖｏｃｍが特許請求の範囲に記載した「所定の基準電圧」に、スイッチＳ２ｐ，Ｓ２ｎ〜Ｓ８ｐ，Ｓ８ｎ，Ｓ１１、一時記憶キャパシタＣｆｐ，Ｃｆｎ、オペアンプ１２０、及びコンパレータ１２４，１２６、かつ、制御回路１０４がステップ２０２〜２１２の処理を行うことが特許請求の範囲に記載した「加減算手段」及び「ホールド手段」に、スイッチＳ４ｐ，Ｓ４ｎ，Ｓ５ｐ，Ｓ５ｎ，Ｓ７ｐ，Ｓ７ｎが特許請求の範囲に記載した「第２のスイッチ」に、スイッチＳ１１が特許請求の範囲に記載した「第３のスイッチ」に、スイッチＳ２ｐ，Ｓ２ｎが特許請求の範囲に記載した「第４のスイッチ」に、制御回路１０４がステップ２１０の処理を行うことが特許請求の範囲に記載した「再転送手段」に、それぞれ相当している。【０１１９】
また、Ａ／Ｄ変換装置がステップ２１４の処理を実行することが特許請求の範囲に記載した「Ａ／Ｄ変換手段」に、Ａ／Ｄ変換装置がステップ２１６の処理を実行することが特許請求の範囲に記載した「最終デジタル値演算手段」に、それぞれ相当している。【０１２０】
尚、上記の第１及び第２実施例においては、サンプルホールド回路２０，１００で入力アナログ電位Ｖｉｎ，Ｖｉｎｐ，Ｖｉｎｎのサンプリングを行い、そのサンプリングにより得られた電荷をサンプリングキャパシタＣｓ，Ｃｓｐ，Ｃｓｎから一時記憶キャパシタＣｆ，Ｃｆｐ，Ｃｆｎへ転送し、その後に、サンプルホールド回路２０，１００で基準電位Ｖｒｅｆ，Ｖｒｅｆｐ，Ｖｒｅｆｎ，Ｖｏｃｍのサンプリングを行うこととしているが、逆に、まず、サンプルホールド回路２０，１００で基準電位Ｖｒｅｆ，Ｖｒｅｆｐ，Ｖｒｅｆｎ，Ｖｏｃｍのサンプリングを行い、そのサンプリングにより得られた電荷をサンプリングキャパシタＣｓ，Ｃｓｐ，Ｃｓｎから一時記憶キャパシタＣｆ，Ｃｆｐ，Ｃｆｎへ転送し、その後に、サンプルホールド回路２０，１００で入力アナログ電位Ｖｉｎ，Ｖｉｎｐ，Ｖｉｎｎのサンプリングを行うこととしてもよい。
【符号の説明】
【０１２１】
２０，１００  サンプルホールド回路
２２，１０２ｐ，１０２ｎ  入力端子
２４，１０４  制御回路
２６，２８，３２，１０６，１０８，１１０，１２２  基準端子
３０，１２０  オペアンプ
３４，３６，１２４，１２６  コンパレータ
Ｃｓ  サンプリングキャパシタ
Ｃｆ  一時記憶キャパシタ
Ｓ１〜Ｓ１１  スイッチ
Ｖｉｎ，Ｖｉｎｐ，Ｖｉｎｎ  入力アナログ電位
Ｖｉｎ´  入力アナログ電圧
Ｖｉｃｍ  入力コモンモード電位
Ｖｏ，Ｖｏｐ，Ｖｏｎ  出力アナログ電位
Ｖｏ´  出力アナログ電圧
Ｖｏｃｍ  出力コモンモード電位
Ｖｒｅｆ，Ｖｒｅｆｐ，Ｖｒｅｆｎ  基準電位
Ｖｒｅｆ´  基準電圧
【図１】
2011142036.tif 000003
【図２】
2011142036.tif 000004
【図３】
2011142036.tif 000005
【図４】
2011142036.tif 000006
【図５】
2011142036.tif 000007
【図６】
2011142036.tif 000008
【図７】
2011142036.tif 000009
【図８】
2011142036.tif 000010
【図９】
2011142036.tif 000011
【図１０】
2011142036.tif 000012
【図１１】
2011142036.tif 000013
【図１２】
2011142036.tif 000014
【図１３】
2011142036.tif 000015
【手続補正書】
【提出日】平成22年10月13日(2010.10.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（削除）
【請求項２】
入力電圧のサンプリング時にオンされる第１のスイッチと、
前記第１のスイッチのオン時に該第１のスイッチを介して入力される入力電圧をサンプリングする第１のサンプリング手段と、
前記第１のスイッチのオフ時に所定の基準電圧をサンプリングする第２のサンプリング手段と、
前記第１のサンプリング手段によりサンプリングされる入力電圧と、前記第２のサンプリング手段によりサンプリングされる所定の基準電圧と、を加算又は減算する加減算手段と、
前記加減算手段により加算又は減算して得られる電圧をホールドして出力するホールド手段と、
を備え、
前記第１のサンプリング手段と第２のサンプリング手段とは、入力電圧に従った入力電荷を蓄積しかつ所定の基準電圧に従った基準電荷を蓄積することが可能な共通のサンプリングキャパシタであり、
前記加減算手段は、前記サンプリングキャパシタに前記入力電荷が蓄積された後にオンされる第２のスイッチと、前記第２のスイッチのオンにより、前記サンプリングキャパシタに蓄積された前記入力電荷が転送される一時記憶キャパシタと、前記サンプリングキャパシタに蓄積された前記入力電荷が前記一時記憶キャパシタへ転送された後にオンされる第３のスイッチと、前記第３のスイッチのオンにより前記サンプリングキャパシタに前記基準電荷が蓄積された後に、該サンプリングキャパシタに蓄積される電荷の加算又は減算を行うべく、該サンプリングキャパシタへ前記一時記憶キャパシタに転送されていた前記入力電荷を戻す再転送手段と、を有することを特徴とするサンプルホールド回路。
【請求項３】
前記ホールド手段は、オペアンプと、前記第１のスイッチと前記サンプリングキャパシタとの接続点と前記オペアンプの出力端子とを繋ぐ配線上に設けられた、ホールド出力が行われる際にオンされる第４のスイッチと、を有し、
前記第２のスイッチ及び前記一時記憶キャパシタは、前記サンプリングキャパシタと前記オペアンプの入力端子との接続点と、前記第４のスイッチと前記オペアンプの出力端子との接続点と、を繋ぐ配線上に設けられることを特徴とする請求項２記載のサンプルホールド回路。
【請求項４】
前記一時記憶キャパシタの容量は、前記サンプリングキャパシタの容量よりも大きいことを特徴とする請求項２又は３記載のサンプルホールド回路。
【請求項５】
前記加減算手段は、前記第１のサンプリング手段によりサンプリングされる入力電圧が第１の所定値よりも大きいか否かを判別する第１の比較手段と、前記第１の比較手段による判別結果に応じて、前記サンプリングキャパシタに蓄積された前記入力電荷の前記一時記憶キャパシタへの転送時に前記第３のスイッチのオンにより前記サンプリングキャパシタの入力側端子に印加する所定の基準電圧を切り替える転送時印加電圧切替手段と、を有することを特徴とする請求項２乃至４の何れか一項記載のサンプルホールド回路。
【請求項６】
前記ホールド手段は、オペアンプを有し、
前記加減算手段は、前記サンプリングキャパシタに蓄積された前記入力電荷が前記一時記憶キャパシタへ転送される以後に該一時記憶キャパシタの出力側端子と前記オペアンプの出力端子とを導通させる第５のスイッチと、前記サンプリングキャパシタに蓄積された前記入力電荷が前記一時記憶キャパシタへ転送された後に前記オペアンプの出力端子に現れる電圧が第２の所定値よりも大きいか否かを判別する第２の比較手段と、前記第２の比較手段による判別結果に応じて、前記第２のサンプリング手段によりサンプリングされる所定の基準電圧を切り替えるサンプリング電圧切替手段と、を有し、
前記再転送手段は、前記第２のサンプリング手段により所定の基準電圧がサンプリングされた後に、該所定の基準電圧に従った前記基準電圧が蓄積されている前記サンプリングキャパシタへ前記一時記憶キャパシタに転送されていた前記入力電荷を戻すことを特徴とする請求項５記載のサンプルホールド回路。
【請求項７】
請求項２乃至６の何れか一項記載のサンプルホールド回路が備える前記ホールド手段により出力されるアナログ出力電圧をＡ／Ｄ変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段によりＡ／Ｄ変換して得られたデジタル値と前記第２のサンプリングキャパシタによりサンプリングされた前記所定の基準電圧に相当するデジタル値とを減算又は加算して得られるデジタル値を、出力デジタル値とする最終デジタル値演算手段と、
を備えることを特徴とするＡ／Ｄ変換装置。
【請求項８】
２つの入力電圧の電位差をサンプルホールドするサンプルホールド回路であって、
各入力電圧のサンプリング時にオンされる一対の第１のスイッチと、
前記一対の第１のスイッチのオン時に該第１のスイッチを介して入力される２つの入力電圧をサンプリングすべく該２つの入力電圧に従った入力電荷を蓄積し、かつ、前記一対の第１のスイッチのオフ時に２つの所定の基準電圧をサンプリングすべく該２つの所定の基準電圧に従った基準電荷を蓄積する一対のサンプリングキャパシタと、
前記一対のサンプリングキャパシタによりサンプリングされる各入力電圧と、前記一対のサンプリングキャパシタによりサンプリングされる各所定の基準電圧と、を加算又は減算する加減算手段と、
前記加減算手段により加算又は減算して得られる２つの電圧の電位差をホールドして出力するホールド手段と、を備え、
前記加減算手段は、前記一対のサンプリングキャパシタに前記２つの入力電荷が蓄積された後にオンされる一対の第２のスイッチと、前記一対の第２のスイッチのオンにより、前記一対のサンプリングキャパシタに蓄積された前記２つの入力電荷が転送される一対の一時記憶キャパシタと、前記一対のサンプリングキャパシタに蓄積された前記２つの入力電荷が前記一対の一時記憶キャパシタへ転送される際に該一対のサンプリングキャパシタの入力側端子を互いに接続させる第３のスイッチと、前記一対のサンプリングキャパシタに蓄積された前記２つの入力電荷が前記一対の一時記憶キャパシタへ転送された後にオンされる一対の第４のスイッチと、前記一対の第４のスイッチのオンにより前記一対のサンプリングキャパシタに前記２つの基準電荷が蓄積された後に、該一対のサンプリングキャパシタに蓄積される電荷の加算又は減算を行うべく、該一対のサンプリングキャパシタへ前記一対の一時記憶キャパシタに転送されていた前記入力電荷を戻す再転送手段と、を有することを特徴とするサンプルホールド回路。
【請求項９】
前記加減算手段は、前記一対の第４のスイッチのオンにより前記一対のサンプリングキャパシタに前記２つの基準電荷が蓄積される際に、該一対のサンプリングキャパシタに残存する入力コモンモード分の電荷を除去することを特徴とする請求項８記載のサンプルホールド回路。
【請求項１０】
請求項８又は９記載のサンプルホールド回路が備える前記ホールド手段により出力される２つのアナログ出力電圧の電位差をＡ／Ｄ変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段によりＡ／Ｄ変換して得られたデジタル値と前記一対のサンプリングキャパシタによりサンプリングされた２つの前記所定の基準電圧に応じたデジタル値とを減算又は加算して得られるデジタル値を、出力デジタル値とする最終デジタル値演算手段と、
を備えることを特徴とするＡ／Ｄ変換装置。
【手続補正書】
【提出日】平成25年5月21日(2013.5.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力電圧のサンプリング時にオンされる第１のスイッチと、
前記第１のスイッチのオン時に該第１のスイッチを介して入力される入力電圧をサンプリングする第１のサンプリング手段と、
前記第１のスイッチのオフ時に所定の基準電圧をサンプリングする第２のサンプリング手段と、
前記第１のサンプリング手段によりサンプリングされる入力電圧と、前記第２のサンプリング手段によりサンプリングされる所定の基準電圧と、を加算又は減算する加減算手段と、
前記加減算手段により加算又は減算して得られる電圧をホールドして出力するホールド手段と、
を備え、
前記第１のサンプリング手段と第２のサンプリング手段とは、入力電圧に従った入力電荷を蓄積しかつ所定の基準電圧に従った基準電荷を蓄積することが可能な共通のサンプリングキャパシタであり、
前記加減算手段は、前記サンプリングキャパシタに前記入力電荷が蓄積された後にオンされる第２のスイッチと、前記第２のスイッチのオンにより、前記サンプリングキャパシタに蓄積された前記入力電荷が転送される一時記憶キャパシタと、前記サンプリングキャパシタに蓄積された前記入力電荷が前記一時記憶キャパシタへ転送された後にオンされる第３のスイッチと、前記第３のスイッチのオンにより前記サンプリングキャパシタに前記基準電荷が蓄積された後に、該サンプリングキャパシタに蓄積される電荷の加算又は減算を行うべく、該サンプリングキャパシタへ前記一時記憶キャパシタに転送されていた前記入力電荷を戻す再転送手段と、を有することを特徴とするサンプルホールド回路。
【請求項２】
前記ホールド手段は、オペアンプと、前記第１のスイッチと前記サンプリングキャパシタとの接続点と前記オペアンプの出力端子とを繋ぐ配線上に設けられた、ホールド出力が行われる際にオンされる第４のスイッチと、を有し、
前記第２のスイッチ及び前記一時記憶キャパシタは、前記サンプリングキャパシタと前記オペアンプの入力端子との接続点と、前記第４のスイッチと前記オペアンプの出力端子との接続点と、を繋ぐ配線上に設けられることを特徴とする請求項１記載のサンプルホールド回路。
【請求項３】
前記一時記憶キャパシタの容量は、前記サンプリングキャパシタの容量よりも大きいことを特徴とする請求項１又は２記載のサンプルホールド回路。
【請求項４】
前記加減算手段は、前記第１のサンプリング手段によりサンプリングされる入力電圧が第１の所定値よりも大きいか否かを判別する第１の比較手段と、前記第１の比較手段による判別結果に応じて、前記サンプリングキャパシタに蓄積された前記入力電荷の前記一時記憶キャパシタへの転送時に前記第３のスイッチのオンにより前記サンプリングキャパシタの入力側端子に印加する所定の基準電圧を切り替える転送時印加電圧切替手段と、を有することを特徴とする請求項１乃至３の何れか一項記載のサンプルホールド回路。
【請求項５】
前記ホールド手段は、オペアンプを有し、
前記加減算手段は、前記サンプリングキャパシタに蓄積された前記入力電荷が前記一時記憶キャパシタへ転送される以後に該一時記憶キャパシタの出力側端子と前記オペアンプの出力端子とを導通させる第５のスイッチと、前記サンプリングキャパシタに蓄積された前記入力電荷が前記一時記憶キャパシタへ転送された後に前記オペアンプの出力端子に現れる電圧が第２の所定値よりも大きいか否かを判別する第２の比較手段と、前記第２の比較手段による判別結果に応じて、前記第２のサンプリング手段によりサンプリングされる所定の基準電圧を切り替えるサンプリング電圧切替手段と、を有し、
前記再転送手段は、前記第２のサンプリング手段により所定の基準電圧がサンプリングされた後に、該所定の基準電圧に従った前記基準電圧が蓄積されている前記サンプリングキャパシタへ前記一時記憶キャパシタに転送されていた前記入力電荷を戻すことを特徴とする請求項４記載のサンプルホールド回路。
【請求項６】
請求項１乃至５の何れか一項記載のサンプルホールド回路が備える前記ホールド手段により出力されるアナログ出力電圧をＡ／Ｄ変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段によりＡ／Ｄ変換して得られたデジタル値と前記第２のサンプリングキャパシタによりサンプリングされた前記所定の基準電圧に相当するデジタル値とを減算又は加算して得られるデジタル値を、出力デジタル値とする最終デジタル値演算手段と、
を備えることを特徴とするＡ／Ｄ変換装置。
【請求項７】
２つの入力電圧の電位差をサンプルホールドするサンプルホールド回路であって、
各入力電圧のサンプリング時にオンされる一対の第１のスイッチと、
前記一対の第１のスイッチのオン時に該第１のスイッチを介して入力される２つの入力電圧をサンプリングすべく該２つの入力電圧に従った入力電荷を蓄積し、かつ、前記一対の第１のスイッチのオフ時に２つの所定の基準電圧をサンプリングすべく該２つの所定の基準電圧に従った基準電荷を蓄積する一対のサンプリングキャパシタと、
前記一対のサンプリングキャパシタによりサンプリングされる各入力電圧と、前記一対のサンプリングキャパシタによりサンプリングされる各所定の基準電圧と、を加算又は減算する加減算手段と、
前記加減算手段により加算又は減算して得られる２つの電圧の電位差をホールドして出力するホールド手段と、を備え、
前記加減算手段は、前記一対のサンプリングキャパシタに前記２つの入力電荷が蓄積された後にオンされる一対の第２のスイッチと、前記一対の第２のスイッチのオンにより、前記一対のサンプリングキャパシタに蓄積された前記２つの入力電荷が転送される一対の一時記憶キャパシタと、前記一対のサンプリングキャパシタに蓄積された前記２つの入力電荷が前記一対の一時記憶キャパシタへ転送される際に該一対のサンプリングキャパシタの入力側端子を互いに接続させる第３のスイッチと、前記一対のサンプリングキャパシタに蓄積された前記２つの入力電荷が前記一対の一時記憶キャパシタへ転送された後にオンされる一対の第４のスイッチと、前記一対の第４のスイッチのオンにより前記一対のサンプリングキャパシタに前記２つの基準電荷が蓄積された後に、該一対のサンプリングキャパシタに蓄積される電荷の加算又は減算を行うべく、該一対のサンプリングキャパシタへ前記一対の一時記憶キャパシタに転送されていた前記入力電荷を戻す再転送手段と、を有することを特徴とするサンプルホールド回路。
【請求項８】
前記加減算手段は、前記一対の第４のスイッチのオンにより前記一対のサンプリングキャパシタに前記２つの基準電荷が蓄積される際に、該一対のサンプリングキャパシタに残存する入力コモンモード分の電荷を除去することを特徴とする請求項７記載のサンプルホールド回路。
【請求項９】
請求項７又は８記載のサンプルホールド回路が備える前記ホールド手段により出力される２つのアナログ出力電圧の電位差をＡ／Ｄ変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段によりＡ／Ｄ変換して得られたデジタル値と前記一対のサンプリングキャパシタによりサンプリングされた２つの前記所定の基準電圧に応じたデジタル値とを減算又は加算して得られるデジタル値を、出力デジタル値とする最終デジタル値演算手段と、
を備えることを特徴とするＡ／Ｄ変換装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
上記の目的は、入力電圧のサンプリング時にオンされる第１のスイッチと、前記第１のスイッチのオン時に該第１のスイッチを介して入力される入力電圧をサンプリングする第１のサンプリング手段と、前記第１のスイッチのオフ時に所定の基準電圧をサンプリングする第２のサンプリング手段と、前記第１のサンプリング手段によりサンプリングされる入力電圧と、前記第２のサンプリング手段によりサンプリングされる所定の基準電圧と、を加算又は減算する加減算手段と、前記加減算手段により加算又は減算して得られる電圧をホールドして出力するホールド手段と、を備え、前記第１のサンプリング手段と第２のサンプリング手段とは、入力電圧に従った入力電荷を蓄積しかつ所定の基準電圧に従った基準電荷を蓄積することが可能な共通のサンプリングキャパシタであり、前記加減算手段は、前記サンプリングキャパシタに前記入力電荷が蓄積された後にオンされる第２のスイッチと、前記第２のスイッチのオンにより、前記サンプリングキャパシタに蓄積された前記入力電荷が転送される一時記憶キャパシタと、前記サンプリングキャパシタに蓄積された前記入力電荷が前記一時記憶キャパシタへ転送された後にオンされる第３のスイッチと、前記第３のスイッチのオンにより前記サンプリングキャパシタに前記基準電荷が蓄積された後に、該サンプリングキャパシタに蓄積される電荷の加算又は減算を行うべく、該サンプリングキャパシタへ前記一時記憶キャパシタに転送されていた前記入力電荷を戻す再転送手段と、を有するサンプルホールド回路により達成される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】削除
【補正の内容】
【国際調査報告】
2011142036.tif 000016
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