(57)【要約】  本発明は、小さなサブ閾値で動作可能であり、かつ容易に製造されうるトンネル電界効果トランジスタに関する。本発明のトンネル電界効果トランジスタは、第１導電型にドープされたIV族半導体基板と；前記IV族半導体基板の（１１１）面上に配置されたIII−Ｖ族化合物半導体ナノワイヤであって、前記IV族半導体基板の（１１１）面に接続された第１の領域と、前記第１導電型と異なる第２導電型にドープされた第２の領域とを含むIII−Ｖ族化合物半導体ナノワイヤと；前記IV族半導体基板に接続されたソース電極と；前記III−Ｖ族化合物半導体ナノワイヤの第２の領域に接続されたドレイン電極と；前記IV族半導体基板の（１１１）面と前記III−Ｖ族化合物半導体ナノワイヤとの界面、または前記III−Ｖ族化合物半導体ナノワイヤの第１の領域と第２の領域との界面に効果を及ぼしうる位置に配置されたゲート電極とを有する。
2011040012.tif 000002
【特許請求の範囲】
【請求項１】
（１１１）面を有し、第１導電型にドープされたIV族半導体基板と、
前記IV族半導体基板の（１１１）面上に配置されたIII−Ｖ族化合物半導体ナノワイヤであって、前記IV族半導体基板の（１１１）面に接続された第１の領域と、前記第１導電型と異なる第２導電型にドープされた第２の領域とを含むIII−Ｖ族化合物半導体ナノワイヤと、
前記III−Ｖ族化合物半導体ナノワイヤと接触せず、かつ前記IV族半導体基板に接続されたソース電極またはドレイン電極と、
前記III−Ｖ族化合物半導体ナノワイヤの第２の領域に接続されたドレイン電極またはソース電極と、
前記IV族半導体基板の（１１１）面と前記III−Ｖ族化合物半導体ナノワイヤとの界面に電界を作用させるゲート電極と、
を有する、トンネル電界効果トランジスタ。
【請求項２】
前記IV族半導体は、シリコンまたはゲルマニウムであり、
前記III−Ｖ族化合物半導体は、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＮ、ＩｎＳｂ、ＧａＳｂ、ＡｌＳｂ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮＡｓ、ＩｎＡｓＳｂ、ＧａＡｓＳｂ、ＩｎＧａＳｂ、ＡｌＩｎＳｂ、ＩｎＧａＡｌＮ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＧａＩｎＡｓＮ、ＩｎＧａＡｌＳｂ、ＩｎＧａＡｓＳｂまたはＡｌＩｎＧａＰＳｂであり、
前記III−Ｖ族化合物半導体ナノワイヤの長軸は、前記IV族半導体基板の（１１１）面に対して垂直である、
請求項１に記載のトンネル電界効果トランジスタ。
【請求項３】
前記III−Ｖ族化合物半導体ナノワイヤの側面に配置されたゲート誘電体膜をさらに有し、
前記ゲート電極は、前記ゲート誘電体膜上に配置されている、
請求項１に記載のトンネル電界効果トランジスタ。
【請求項４】
前記IV族半導体基板の（１１１）面と前記III−Ｖ族化合物半導体ナノワイヤとの界面は、無転位かつ無欠陥である、請求項１に記載のトンネル電界効果トランジスタ。
【請求項５】
（１１１）面を有する第１の領域と、第１導電型にドープされた第２の領域とを含むIV族半導体基板と、
前記IV族半導体基板の第１の領域の（１１１）面上に配置されたIII−Ｖ族化合物半導体ナノワイヤであって、ドープされていないか、または前記第１導電型と異なる第２導電型にドープされたIII−Ｖ族化合物半導体ナノワイヤと、
前記III−Ｖ族化合物半導体ナノワイヤに接続されたソース電極またはドレイン電極と、
前記III−Ｖ族化合物半導体ナノワイヤと接触せず、かつ前記IV族半導体基板の第２の領域に接続されたドレイン電極またはソース電極と、
前記III−Ｖ族化合物半導体ナノワイヤと前記IV族半導体基板の（１１１）面との界面に電界を作用させるゲート電極と、
を有する、トンネル電界効果トランジスタ。
【請求項６】
前記IV族半導体は、シリコンまたはゲルマニウムであり、
前記III−Ｖ族化合物半導体は、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＮ、ＩｎＳｂ、ＧａＳｂ、ＡｌＳｂ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮＡｓ、ＩｎＡｓＳｂ、ＧａＡｓＳｂ、ＩｎＧａＳｂ、ＡｌＩｎＳｂ、ＩｎＧａＡｌＮ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＧａＩｎＡｓＮ、ＩｎＧａＡｌＳｂ、ＩｎＧａＡｓＳｂまたはＡｌＩｎＧａＰＳｂであり、
前記III−Ｖ族化合物半導体ナノワイヤの長軸は、前記IV族半導体基板の第１の領域の（１１１）面に対して垂直である、
請求項５に記載のトンネル電界効果トランジスタ。
【請求項７】
前記IV族半導体基板の表面上に配置されたゲート誘電体膜をさらに有し、
前記ゲート電極は、前記ゲート誘電体膜上に配置されている、
請求項５に記載のトンネル電界効果トランジスタ。
【請求項８】
前記IV族半導体基板の（１１１）面と前記III−Ｖ族化合物半導体ナノワイヤとの界面は、無転位かつ無欠陥である、請求項５に記載のトンネル電界効果トランジスタ。
【請求項９】
請求項１または請求項５に記載のトンネル電界効果トランジスタを含むスイッチ素子。
【請求項１０】
IV族半導体基板およびIII−Ｖ族化合物半導体ナノワイヤを有するトンネル電界効果トランジスタの製造方法であって、
（１１１）面を有するIV族半導体基板と、前記（１１１）面を被覆し、開口部を有する絶縁膜とを含む基板を準備するステップと、
前記基板を低温熱処理して、前記開口部内で露出している前記（１１１）面を（１１１）１×１面とするステップと、
前記基板に低温条件下でIII族原料またはＶ族原料を供給して、前記開口部内で露出している前記（１１１）面を（１１１）Ａ面または（１１１）Ｂ面に変換するステップと、
前記開口部内で露出している前記（１１１）面からIII−Ｖ族化合物半導体ナノワイヤを成長させるステップと、
ゲート電極を形成するステップと、
前記III−Ｖ族化合物半導体ナノワイヤと接触しないように前記IV族半導体基板上にソース電極またはドレイン電極を形成し、かつ前記III−Ｖ族化合物半導体ナノワイヤ上にドレイン電極またはソース電極を形成するステップと、
を含む、トンネル電界効果トランジスタの製造方法。
【請求項１１】
前記基板を低温熱処理するステップの前に、前記基板を高温熱処理することにより、前記IV族半導体基板の表面に形成された自然酸化膜を除去するステップをさらに含む、請求項１０に記載の製造方法。
【請求項１２】
前記（１１１）Ａ面または前記（１１１）Ｂ面に変換された（１１１）１×１面に、Ｖ族原料とIII族原料とを交互に供給することで、III−Ｖ族化合物半導体の薄膜を形成するステップをさらに含む、請求項１０に記載の製造方法。
【請求項１３】
前記（１１１）面を（１１１）１×１面とするステップと、前記（１１１）面を前記（１１１）Ａ面または（１１１）Ｂ面に変換するステップとを、順に行なうか、または同時に行う、請求項１０に記載の製造方法。
【請求項１４】
前記IV族半導体は、シリコンまたはゲルマニウムであり、
前記III族原料は、ホウ素、アルミニウム、ガリウム、インジウムまたはチタンを含むガスであり、
前記Ｖ族原料は、窒素、リン、ヒ素、アンチモンまたはビスマスを含むガスであり、
前記III−Ｖ化合物半導体は、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＮ、ＩｎＳｂ、ＧａＳｂ、ＡｌＳｂ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮＡｓ、ＩｎＡｓＳｂ、ＧａＡｓＳｂ、ＩｎＧａＳｂ、ＡｌＩｎＳｂ、ＩｎＧａＡｌＮ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＧａＩｎＡｓＮ、ＩｎＧａＡｌＳｂ、ＩｎＧａＡｓＳｂまたはＡｌＩｎＧａＰＳｂである、
請求項１０に記載の製造方法。
【請求項１５】
前記（１１１）面を被覆する絶縁膜は、前記IV族半導体基板の表面の熱酸化膜である、請求項１０に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III−Ｖ族化合物半導体ナノワイヤを有するトンネル電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
半導体マイクロプロセッサおよび高集積回路は、金属−酸化膜−半導体（以下「ＭＯＳ」という）電界効果トランジスタ（以下「ＦＥＴ」という）などの素子を半導体基板上に集積して製造される。一般的には、相補型ＭＯＳＦＥＴ（以下「ＣＭＯＳ」という）が集積回路の基本素子（スイッチ素子）となる。半導体基板の材料には、IV族半導体であるシリコンが主として使用される。ＣＭＯＳを構成するトランジスタを小型化することで、半導体マイクロプロセッサおよび高集積回路の集積度および性能を向上させることができる。ＣＭＯＳを小型化する際の課題の一つは、電力消費量の増大である。電力消費量の増大の主な原因としては、１つのマイクロチップに搭載可能なＣＭＯＳの数が増加すること、および短チャネル効果によるリーク電流が増大することの２つが挙げられる。これらのうち、リーク電流の増大は、供給電圧の増大をもたらすことになる。したがって、各ＣＭＯＳについて、リーク電流を抑制し、動作電圧を低減させる必要がある。【０００３】
ＣＭＯＳのスイッチ特性を示す指標として、サブ閾値（ｍＶ／桁）が用いられる。サブ閾値は、ＭＯＳＦＥＴをＯＮ状態にするための最低駆動電圧に相当する。従来のＭＯＳＦＥＴのスイッチ特性は、電子および正孔（キャリア）の拡散現象に基づくものである。したがって、従来のＭＯＳＦＥＴでは、サブ閾値スロープの理論的な最小値は６０ｍＶ／桁であり、これよりも小さなサブ閾値を示すスイッチ特性を実現することはできなかった。【０００４】
この物理的な理論限界を超え、より小さなサブ閾値で動作するスイッチ素子として、トンネルＦＥＴ（以下「ＴＦＥＴ」という）が報告されている（例えば、非特許文献１，２参照）。ＴＦＥＴは、短チャネル効果がなく、かつ高いＯＮ／ＯＦＦ比を低電圧で実現できるため、次世代スイッチ素子の有力な候補と考えられている。近年、ナノワイヤを用いたＴＦＥＴが報告されている（例えば、特許文献１〜４参照）。【０００５】
特許文献１には、ｎ型ドープ領域（ソース／ドレイン領域）、非ドープ領域（チャネル領域）およびｐ型ドープ領域（ドレイン／ソース領域）を含むナノワイヤを有するＴＦＥＴが記載されている。非ドープ領域（チャネル領域）の上にゲート誘電体層が形成されており、ゲート電極はゲート誘電体層の上に配置されている。このＴＦＥＴは、ナノワイヤの第１の領域にｎ型ドーパントをドープしてソース／ドレイン領域を形成し、第２の領域にｐ型ドーパントをドープしてドレイン／ソース領域を形成することで作製される。【０００６】
特許文献２〜４には、ｎ型ドープ領域（ソース／ドレイン領域）、非ドープ／低ドープ領域（チャネル領域）およびｐ型ドープ領域（ドレイン／ソース領域）を含むナノワイヤを有するＴＦＥＴが記載されている。非ドープ／低ドープ領域（チャネル領域）の上にゲート誘電体層が形成されており、ゲート電極はゲート誘電体層の上に配置されている。このＴＦＥＴでは、ソース領域とチャネル領域との接合界面においてトンネル現象が生じる。このＴＦＥＴは、基板表面に置いた金属触媒を用いてナノワイヤを成長させた後、ｎ型またはｐ型のドーパントをドープしてソース領域、チャネル領域およびドレイン領域を形成することで作製される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２００５／０２７４９９２号
【特許文献２】特開２００８−７２１０４号公報
【特許文献３】特開２００８−１０３７０２号公報
【特許文献４】特開２００８−２５２０８６号公報
【非特許文献】
【０００８】
【非特許文献１】Bhuwalka, K.K., Schulze, J. and Eisele, I., "Scaling the vertical tunnel FET with tunnel bandgap modulation and gate workfunction engineering", IEEE transactions on electron devices, Vol.52, No.5, May (2005), pp.909-917.
【非特許文献２】Bhuwalka, K.K., Schulze, J. and Eisele, I., "A simulation approach to optimize the electrical parameters of a vertical tunnel FET", IEEE transactions on electron devices, Vol.52, No.7, July (2005), pp.1541-1547.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１の技術には、新しい材料を導入できないという欠点を有している。【００１０】
また、特許文献２〜４の技術には、ナノワイヤの作製工程に問題がある。これらの技術では、金属触媒を用いた気相−液相−固相機構によりナノワイヤを作製しているため、金属触媒からの影響を防ぐことができない。これらの技術では、ＴＦＥＴの各領域の導電型と不純物濃度を特定しているが、金属触媒が不純物として混入するため、特定された構造のナノワイヤを作製することは現実的に不可能である。また、これらの技術では、トンネル現象が生じるヘテロ領域（ヘテロセクション）において、第１の半導体および第２の半導体にそれぞれ異なる材料を用いる技術を用いている。たとえば、IV族半導体からなるナノワイヤの上にIII−Ｖ族化合物半導体からなるナノワイヤを作製する場合、IV族半導体は無極性結晶構造であり、III−Ｖ族化合物半導体は極性結晶構造であることから、成長方向が多方向に発散してしまう。このように第１の半導体および第２の半導体にそれぞれ異なる材料を用いる技術を用いると、ナノワイヤの成長方向が多方向に発散してしまうが、特許文献２〜４にはこの問題を解決する技術が開示されていない。【００１１】
本発明は、かかる点に鑑みてなされたものであり、小さなサブ閾値（６０ｍＶ／桁以下）で動作可能であり、かつ容易に製造しうるＴＦＥＴおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明者は、IV族半導体基板の（１１１）面にIII−Ｖ族化合物半導体からなるナノワイヤを作製し、得られた半導体構造物を用いてＴＦＥＴを作製することで上記課題を解決しうることを見出し、さらに検討を加えて本発明を完成させた。【００１３】
すなわち、本発明の第一は、以下のトンネル電界効果トランジスタ（ＴＦＥＴ）およびスイッチ素子に関する。
［１］（１１１）面を有し、第１導電型にドープされたIV族半導体基板と；前記IV族半導体基板の（１１１）面上に配置されたIII−Ｖ族化合物半導体ナノワイヤであって、前記IV族半導体基板の（１１１）面に接続された第１の領域と、前記第１導電型と異なる第２導電型にドープされた第２の領域とを含むIII−Ｖ族化合物半導体ナノワイヤと；前記III−Ｖ族化合物半導体ナノワイヤと接触せず、かつ前記IV族半導体基板に接続されたソース電極またはドレイン電極と；前記III−Ｖ族化合物半導体ナノワイヤの第２の領域に接続されたドレイン電極またはソース電極と；前記IV族半導体基板の（１１１）面と前記III−Ｖ族化合物半導体ナノワイヤとの界面に電界を作用させるゲート電極とを有するトンネル電界効果トランジスタ。
［２］（１１１）面を有する第１の領域と、第１導電型にドープされた第２の領域とを含むIV族半導体基板と；前記IV族半導体基板の第１の領域の（１１１）面上に配置されたIII−Ｖ族化合物半導体ナノワイヤであって、ドープされていないか、または前記第１導電型と異なる第２導電型にドープされたIII−Ｖ族化合物半導体ナノワイヤと；前記III−Ｖ族化合物半導体ナノワイヤに接続されたソース電極またはドレイン電極と；前記III−Ｖ族化合物半導体ナノワイヤと接触せず、かつ前記IV族半導体基板の第２の領域に接続されたドレイン電極またはソース電極と；前記III−Ｖ族化合物半導体ナノワイヤと前記IV族半導体基板の（１１１）面との界面に電界を作用させるゲート電極とを有するトンネル電界効果トランジスタ。
［３］前記IV族半導体は、シリコンまたはゲルマニウムであり；前記III−Ｖ族化合物半導体は、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＮ、ＩｎＳｂ、ＧａＳｂ、ＡｌＳｂ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮＡｓ、ＩｎＡｓＳｂ、ＧａＡｓＳｂ、ＩｎＧａＳｂ、ＡｌＩｎＳｂ、ＩｎＧａＡｌＮ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＧａＩｎＡｓＮ、ＩｎＧａＡｌＳｂ、ＩｎＧａＡｓＳｂまたはＡｌＩｎＧａＰＳｂであり；前記III−Ｖ族化合物半導体ナノワイヤの長軸は、前記IV族半導体基板の（１１１）面に対して垂直である、［１］または［２］に記載のトンネル電界効果トランジスタ。
［４］前記III−Ｖ族化合物半導体ナノワイヤの側面に配置されたゲート誘電体膜をさらに有し、前記ゲート電極は前記ゲート誘電体膜上に配置されている、［１］〜［３］のいずれかに記載のトンネル電界効果トランジスタ。
［５］前記IV族半導体基板の（１１１）面と前記III−Ｖ族化合物半導体ナノワイヤとの界面は、無転位かつ無欠陥である、［１］〜［４］のいずれかに記載のトンネル電界効果トランジスタ。
［６］［１］〜［５］のいずれかに記載のトンネル電界効果トランジスタを含むスイッチ素子。【００１４】
また、本発明の第二は、以下のトンネル電界効果トランジスタ（ＴＦＥＴ）の製造方法に関する。
［７］IV族半導体基板およびIII−Ｖ族化合物半導体ナノワイヤを有するトンネル電界効果トランジスタの製造方法であって：（１１１）面を有するIV族半導体基板と、前記（１１１）面を被覆し、開口部を有する絶縁膜とを含む基板を準備するステップと；前記基板を低温熱処理して、前記開口部内で露出している前記（１１１）面を（１１１）１×１面とするステップと；前記基板に低温条件下でIII族原料またはＶ族原料を供給して、前記開口部内で露出している前記（１１１）面を（１１１）Ａ面または（１１１）Ｂ面に変換するステップと；前記開口部内で露出している前記（１１１）面からIII−Ｖ族化合物半導体ナノワイヤを成長させるステップと；ゲート電極を形成するステップと；前記III−Ｖ族化合物半導体ナノワイヤと接触しないように前記IV族半導体基板上にソース電極またはドレイン電極を形成し、かつ前記III−Ｖ族化合物半導体ナノワイヤ上にドレイン電極またはソース電極を形成するステップと、を含む、トンネル電界効果トランジスタの製造方法。
［８］前記基板を低温熱処理するステップの前に、前記基板を高温熱処理することにより、前記IV族半導体基板の表面に形成された自然酸化膜を除去するステップをさらに含む、［７］に記載の製造方法。
［９］前記（１１１）Ａ面または前記（１１１）Ｂ面に変換された（１１１）１×１面に、Ｖ族原料とIII族原料とを交互に供給することで、III−Ｖ族化合物半導体の薄膜を形成するステップをさらに含む、［７］または［８］に記載の製造方法。
［１０］前記（１１１）面を（１１１）１×１面とするステップと、前記（１１１）面を前記（１１１）Ａ面または（１１１）Ｂ面に変換するステップとを、順に行なうか、または同時に行う、［７］〜［９］のいずれかに記載の製造方法。
［１１］前記IV族半導体は、シリコンまたはゲルマニウムであり；前記III族原料は、ホウ素、アルミニウム、ガリウム、インジウムまたはチタンを含むガスであり；前記Ｖ族原料は、窒素、リン、ヒ素、アンチモンまたはビスマスを含むガスであり；前記III−Ｖ化合物半導体は、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＮ、ＩｎＳｂ、ＧａＳｂ、ＡｌＳｂ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮＡｓ、ＩｎＡｓＳｂ、ＧａＡｓＳｂ、ＩｎＧａＳｂ、ＡｌＩｎＳｂ、ＩｎＧａＡｌＮ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＧａＩｎＡｓＮ、ＩｎＧａＡｌＳｂ、ＩｎＧａＡｓＳｂまたはＡｌＩｎＧａＰＳｂである、［７］〜［１０］のいずれかに記載の製造方法。
［１２］前記（１１１）面を被覆する絶縁膜は、前記IV族半導体基板の表面の熱酸化膜である、［７］〜［１１］のいずれかに記載の製造方法。
【発明の効果】
【００１５】
本発明によれば、小さなサブ閾値（６０ｍＶ／桁以下）で動作可能なＴＦＥＴ（スイッチ素子）を容易に製造することができる。本発明のＴＦＥＴを用いることで、半導体マイクロプロセッサおよび高集積回路の電力消費量の増大を抑制しつつ、半導体マイクロプロセッサおよび高集積回路の集積度および性能を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】基板温度を上昇させたとき、および基板温度を高温から低下させたときに生じるシリコン表面の再構成構造（表面原子の配列周期が変化する現象）の分類図である。
【図２】図２Ａは（１１１）面を示す模式図である。図２Ｂは（１１１）１×１面を示す模式図である。
【図３】図３Ａは、シリコン基板およびＧａＡｓナノワイヤの断面写真である。図３Ｂは、図３Ａにおいて破線で囲まれた領域の拡大写真である。図３Ｃは、図３Ｂにおいて破線で囲まれた領域のフーリエ変換図である。
【図４】実施の形態１のＴＦＥＴの構成を示す断面図である。
【図５】実施の形態１のＴＦＥＴの製造工程を示す模式図である。
【図６】実施の形態１のＴＦＥＴのバンド構造模式図である。
【図７】実施の形態２のＴＦＥＴの構成を示す断面図である。
【図８】実施の形態２のＴＦＥＴのバンド構造模式図である。
【図９】実施の形態３のＴＦＥＴの構成を示す断面図である。
【図１０】実施の形態３のＴＦＥＴの製造工程を示す模式図である。
【図１１】実施の形態３のＴＦＥＴのバンド構造模式図である。
【図１２】実施の形態４のＴＦＥＴの構成を示す断面図である。
【図１３】実施の形態４のＴＦＥＴのバンド構造模式図である。
【図１４】実施の形態５のＴＦＥＴの構成を示す断面図である。
【図１５】実施の形態５のＴＦＥＴの製造工程を示す模式図である。
【図１６】ＧａＡｓナノワイヤが周期的に配列されたシリコン基板の走査電子顕微鏡写真である。
【図１７】電流電圧特性の測定に用いられたデバイスの構成を示す断面図である。
【図１８】図１８Ａは、ｎ型シリコン基板上に形成されたＩｎＡｓナノワイヤの電流電圧曲線を示すグラフである。図１８Ｂは、ｎ型シリコンおよびＩｎＡｓナノワイヤのバンド構造模式図である。
【図１９】図１９Ａは、ｎ型シリコン基板上に形成されたＧａＡｓナノワイヤの電流電圧曲線を示すグラフである。図１９Ｂは、ｎ型シリコンおよびＧａＡｓナノワイヤのバンド構造模式図である。
【図２０】図２０Ａは、シミュレーションに用いた本発明のＴＦＥＴの構成を示す断面図である。図２０Ｂは、シミュレーションによって得られたＴＦＥＴの電気特性を示すグラフである。
【図２１】実施例２で作製したＴＦＥＴの構成を示す断面図である。
【図２２】実施例２で作製したＴＦＥＴの電気特性を示すグラフである。
【発明を実施するための形態】
【００１７】
１．本発明のトンネル電界効果トランジスタ
本発明のトンネル電界効果トランジスタ（ＴＦＥＴ）は、IV族半導体基板、III−Ｖ族化合物半導体ナノワイヤ、ソース電極、ドレイン電極およびゲート電極を有する。１つのIV族半導体基板の上に複数のＴＦＥＴが形成されていてもよい。本発明のＴＦＥＴは、IV族半導体基板の（１１１）面およびIII−Ｖ族化合物半導体ナノワイヤが接合界面を形成することを特徴とする。本発明のＴＦＥＴでは、この接合界面においてトンネル現象が生じる。
【００１８】
IV族半導体基板は、シリコン基板やゲルマニウム基板などの、IV族半導体からなる（１１１）面を有する基板である。IV族半導体基板は、例えばシリコン（１１１）基板またはシリコン（１００）基板である。IV族半導体基板がシリコン（１００）基板の場合は、（１００）面とは別に（１１１）面が形成されている（実施の形態３，４参照）。また、IV族半導体基板は、その端面が（１１１）面であるIV族半導体層を有するIV族半導体基板であってもよい（実施の形態５参照）。
【００１９】
IV族半導体基板は、ｎ型またはｐ型にドープされていてもよい。このとき、基板全体がドープされていてもよいし、基板の一部のみがドープされていてもよい。また、IV族半導体基板の表面には、絶縁膜が形成されていてもよい。絶縁膜の例には、酸化シリコン膜、窒化シリコン膜が含まれる。
【００２０】
III−Ｖ族化合物半導体ナノワイヤは、III−Ｖ族化合物半導体からなる、直径２〜１００ｎｍ、長さ５０ｎｍ〜１０μｍの構造体である。III−Ｖ族化合物半導体ナノワイヤは、IV族半導体基板の（１１１）面上に、その長軸が（１１１）面に垂直になるように配置されている。III−Ｖ族化合物半導体は、２つの元素からなる半導体、３つの元素からなる半導体、４つの元素からなる半導体、それ以上の元素からなる半導体のいずれでもよい。２つの元素からなるIII−Ｖ族化合物半導体の例には、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＮ，ＩｎＳｂ、ＧａＳｂおよびＡｌＳｂが含まれる。３つの元素からなるIII−Ｖ族化合物半導体の例には、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮＡｓ、ＩｎＡｓＳｂ、ＧａＡｓＳｂ、ＩｎＧａＳｂおよびＡｌＩｎＳｂが含まれる。４つ以上の元素からなるIII−Ｖ族化合物半導体の例には、ＩｎＧａＡｌＮ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＧａＩｎＡｓＮ、ＩｎＧａＡｌＳｂ、ＩｎＧａＡｓＳｂおよびＡｌＩｎＧａＰＳｂが含まれる。III−Ｖ族化合物半導体ナノワイヤは、ｎ型またはｐ型にドープされていてもよい。このとき、ナノワイヤ全体がドープされていてもよいし、ナノワイヤの一部のみがドープされていてもよい。
【００２１】
ソース電極は本発明のＴＦＥＴのソース領域に接続され、ドレイン電極は本発明のＴＦＥＴのドレイン領域に接続される。ソース電極およびドレイン電極は、例えばＴｉ／Ａｕ合金膜やＧｅ／Ａｕ／Ｎｉ／Ａｕ合金膜などである。ソース電極およびドレイン電極の位置は、本発明のＴＦＥＴの構造により変わる。たとえば、IV族半導体基板がソース領域として機能し、III−Ｖ族化合物半導体ナノワイヤの第１の領域（IV族半導体基板の（１１１）面と接合している）がチャネル領域として機能し、III−Ｖ族化合物半導体ナノワイヤの第２の領域（第１の領域以外の領域）がドレイン領域として機能する場合は、ソース電極はIV族半導体基板の上に配置され、ドレイン電極はIII−Ｖ族化合物半導体ナノワイヤの第２の領域上に配置される（実施の形態１，２参照）。一方、III−Ｖ族化合物半導体ナノワイヤがソース領域として機能し、IV族半導体基板の第１の領域（III−Ｖ族化合物半導体ナノワイヤと接合している）がチャネル領域として機能し、IV族半導体基板の第２の領域（第１の領域以外の領域）がドレイン領域として機能する場合は、ソース電極はIII−Ｖ族化合物半導体ナノワイヤの上に配置され、ドレイン電極はIV族半導体基板の第２の領域の第２の領域上に配置される（実施の形態３，４参照）。
【００２２】
ゲート電極は、IV族半導体基板とIII−Ｖ族化合物半導体ナノワイヤとの接合界面に電界を作用させることができる。通常、チャネル領域（IV族半導体基板またはIII−Ｖ族化合物半導体ナノワイヤ）上にゲート誘電体膜が配置され、ゲート電極は前記ゲート誘電体膜上に配置される。
【００２３】
本発明のＴＦＥＴでは、IV族半導体基板の（１１１）面とIII−Ｖ族化合物半導体ナノワイヤとの接合界面は、無転位かつ無欠陥であることが好ましいが、少数の転位または欠陥を含んでいてもよい。具体的には、前記接合界面におけるミスフィット転位の周期は、前記IV族半導体と前記III−Ｖ族化合物半導体との格子不整合から計算されるミスフィット転位の周期よりも大きければよい。また、前記接合界面における貫通転位の密度は、０〜１０１０個／ｃｍ２の範囲内であればよい。後述する本発明のＴＦＥＴの製造方法で本発明のＴＦＥＴを製造することで、基本的に無転位かつ無欠陥の接合界面を有する本発明のＴＦＥＴを製造することができる。
【００２４】
本発明のＴＦＥＴでは、IV族半導体基板の（１１１）面とIII−Ｖ族化合物半導体ナノワイヤとの接合界面がトンネル層として機能する。実施の形態に示されるように、本発明のＴＦＥＴでは、ゲート電極に正または負のバイアスを印加することで、ソース領域（IV族半導体基板またはIII−Ｖ族化合物半導体ナノワイヤ）内のキャリアがトンネル現象によりチャネル領域（III−Ｖ族化合物半導体ナノワイヤまたはIV族半導体基板）内に移動する（ＯＮ状態となる）。この動作は、ＣＭＯＳスイッチのｎ型またはｐ型ＭＯＳＦＥＴのスイッチ動作に相当する。III−Ｖ族化合物半導体ナノワイヤを構成するIII−Ｖ族化合物半導体の種類により接合界面のエネルギー障壁の高さが変わるため、III−Ｖ族化合物半導体の種類を変えることにより、ＯＮ状態に必要な供給電圧を任意に制御することができる。
【００２５】
本発明のＴＦＥＴは、IV族半導体基板とIII−Ｖ族化合物半導体ナノワイヤとの接合界面に生じるポテンシャルを利用することで、サブ閾値６０ｍＶ／桁以下で動作することができる（実施例参照）。本発明のＴＦＥＴをスイッチ素子として利用することで、半導体デバイスの消費電力を削減することができる。その結果、省エネルギーおよび環境負荷低減も実現することができる。
【００２６】
２．本発明のＴＦＥＴの製造方法
本発明のＴＦＥＴの製造方法は、１）基板を準備する第１のステップと、２）III−Ｖ族化合物半導体ナノワイヤを成長させる第２のステップと、３）ゲート電極を形成する第３のステップと、４）ソース電極およびドレイン電極を形成する第４のステップを含む。
【００２７】
本発明のＴＦＥＴの製造方法は、触媒を用いずに、IV族半導体基板の（１１１）面上にIII−Ｖ族化合物半導体ナノワイヤを形成すること（第１のステップ、第２のステップ）を主たる特徴とする。ゲート電極の形成（第３のステップ）ならびにソース電極およびドレイン電極の形成（第４のステップ）は、従来の技術を適宜応用して行うことができる。
【００２８】
１）基板の準備
第１のステップでは、（１１１）面を有するIV族半導体基板と前記（１１１）面の一部を被覆する絶縁膜とを含む基板を準備する。IV族半導体基板の種類は、（１１１）面を有するものであれば特に限定されず、例えばｎ型シリコン（１１１）基板やｐ型シリコン（１１１）基板である。IV族半導体基板が（１１１）面を有さない基板（シリコン（１００）基板など）の場合は、異方性エッチングにより（１１１）面を露出させることが好ましい（実施の形態３，４参照）。また、IV族半導体基板は、その端面が（１１１）面であるIV族半導体層を有するIV族半導体基板であってもよい（実施の形態５参照）。
【００２９】
IV族半導体基板の（１１１）面は、開口部を有する絶縁膜で被覆されている。（１１１）面を被覆する絶縁膜の材料は、無機絶縁材料であれば特に限定されない。無機絶縁材料の例には、酸化シリコン、窒化シリコンなどが含まれる。（１１１）面を被覆する絶縁膜の厚さは、特に限定されないが、例えば２０ｎｍ程度であればよい。酸化シリコン膜は、例えばシリコン基板を熱酸化することで形成されうる。もちろん、絶縁膜は、スパッタ法などの一般的な薄膜形成法により形成されてもよい。
【００３０】
IV族半導体基板の（１１１）面を被覆する絶縁膜には、III−Ｖ族化合物半導体ナノワイヤを成長させるための１または２以上の開口部が形成される。開口部は、電子ビームリソグラフィーや、フォトリソグラフィー、ナノインプリントリソグラフィーなどの微細パターン加工技術を用いることで形成されうる。IV族半導体基板の（１１１）面は、開口部を通して外部に露出する。開口部の形状は、特に限定されず、任意に決定することができる。開口部の形状の例には、三角形、四角形、六角形および円形が含まれる。開口部の直径は、例えば２〜１００ｎｍ程度であればよい。開口部の直径が大きすぎると、IV族半導体基板の（１１１）面とIII−Ｖ族化合物半導体ナノワイヤとの接合界面に多数の転位または欠陥が形成されるおそれがある。１つのIV族半導体基板に複数の開口部を周期的に配列する場合、開口部の間隔は１０ｎｍ〜数μｍ程度であればよい。
【００３１】
通常、IV族半導体基板の表面には、自然酸化膜が形成されている。この自然酸化膜は、III−Ｖ族化合物半導体ナノワイヤの成長を阻害するので、除去されることが好ましい。そこで、IV半導体基板の（１１１）面を覆う絶縁膜に開口部を設けた後、高温熱処理することにより、IV半導体基板の表面（開口部内で露出している（１１１）面）に形成された自然酸化膜を除去することが好ましい。高温熱処理は、例えば水素ガスや窒素ガス、アルゴンガスなどの不活性ガス雰囲気中で約９００℃の条件で熱処理すればよい。このように高温熱処理を行うことにより、開口部を通して露出した（１１１）面を被覆する自然酸化膜が除去されるとともに、IV族半導体と自然酸化膜との界面における結晶構造から、酸素原子が除去される。この酸素原子が除去された箇所には、酸素原子の代わりにIII族原子またはＶ族原子が吸着する（後述）。
【００３２】
高温熱処理後の（１１１）面は、１×１構造で構成される。ところが、そのまま基板の温度を下げると、図１に示される分類（化合物半導体成長温度範囲）のように不規則な原子配列が基板表面に形成される。しかしながら、さらに温度を４００℃程度にまで下げると、再び基板表面が１×１構造に回復する。そこで、本発明の製造方法では、高温熱処理後に、基板温度を一旦低温（約４００℃程度）に下げる。ここで「低温」とは、化合物半導体ナノワイヤを成長させるのに必要な温度よりも低い温度をいう。このように基板温度を低下させることにより、IV族半導体基板の（１１１）２×１面を（１１１）１×１面に変換することができる。「（１１１）２×１面」とは、図２Ａに示されるように、原子配列を構成する最小単位が２原子間隔×１原子間隔となっている面をいう。一方、「（１１１）１×１面」とは、図２Ｂに示されるように、原子配列を構成する最小単位が１原子間隔×１原子間隔となっている面をいう。
【００３３】
後述の通り、IV族半導体基板の（１１１）１×１面は、III族元素またはＶ族元素により、（１１１）Ａ面または（１１１）Ｂ面に変換される。ここで、「（１１１）Ａ面」とは、表面にIII族元素が配置されている面をいう。また、「（１１１）Ｂ面」とは、表面にＶ族元素が配置されている面をいう。
【００３４】
IV族半導体基板の（１１１）１×１面を（１１１）Ａ面または（１１１）Ｂ面にすることで、その面からIII−Ｖ族化合物半導体を成長させやすくすることができる。III−Ｖ族化合物半導体の（１１１）Ａ面または（１１１）Ｂ面は、（１１１）２×２面、つまり最小単位が２原子間隔×２原子間隔の周期で構成された構造である。よって、IV族半導体基板の表面に、２原子間隔×２原子間隔よりも小さい最小単位でIII族元素またはＶ族元素が配置されていると、その表面にIII−V族化合物半導体が成長しやすい。
【００３５】
一方、シリコン基板を熱処理することによって生じやすい（１１１）面の安定構造は、（１１１）７×７面であると報告されている（Surf. Sci. Vol.164, (1985), p.367-392）。（１１１）７×７面を、（１１１）Ａ面または（１１１）Ｂ面に変換しても、最小単位が７原子間隔×７原子間隔の配列周期となる。この最小単位は、III−Ｖ族化合物半導体の結晶構造における配列周期の最小単位よりも大きい。よって、その表面にIII−Ｖ族化合物半導体が成長しにくい。
【００３６】
IV族半導体基板の（１１１）２×１面を（１１１）１×１面にするための低温熱処理は、約３５０〜４５０℃（例えば、約４００℃）の温度で行えばよい。低温熱処理は、水素ガス、窒素ガス、アルゴンガス、ヘリウムガスなどの不活性ガス囲気下で行うことが好ましい。
【００３７】
IV族半導体基板の（１１１）２×１面を低温熱処理により（１１１）１×１面に変換するとともに、III族原料またはＶ族原料をIV半導体基板の表面に供給して（１１１）Ａ面または（１１１）Ｂ面に変換する。III族原料は、ホウ素、アルミニウム、ガリウム、インジウムまたはチタン（有機金属化合物であってもよい）を含むガスであることが好ましい。III族原料は、例えばトリメチルインジウムなどの有機アルキル金属化合物である。Ｖ族原料は、窒素、リン、ヒ素、アンチモンまたはビスマス（有機金属化合物であってもよい）を含むガスであることが好ましい。Ｖ族原料は、例えば水素化ヒ素（アルシン；ＡｓＨ３）である。III族原料またはＶ族原料の供給は、４００〜５００℃にて行われることが好ましい。
【００３８】
IV族半導体基板の表面を（１１１）Ａ面または（１１１）Ｂ面に変換する工程は、IV族半導体基板の表面を（１１１）１×１面に変換する工程の後に行ってもよいが、（１１１）１×１面に変換する工程と同時に行ってもよい。すなわち、IV族半導体基板の（１１１）面を約４００℃での低温熱処理により（１１１）１×１面に変換しながら、III族原料またはＶ族原料も供給して（１１１）Ａ面または（１１１）Ｂ面に変換してもよい。
【００３９】
前述の通り、IV族半導体基板を高温（例えば９００℃）で熱処理して自然酸化膜を除去するときに、（１１１）面から酸素原子が除去される。酸素原子が除去された状態で（１１１）１×１面とすると、IV族元素同士の結合が切れている部分が形成される。図１に示されるように、高温熱処理した後の（１１１）面は１×１構造で構成され、そのまま温度を下げると、様々な不規則な周期の原子配列が表面に形成される。さらに温度を４００℃程度まで下げることで、（１１１）面は１×１構造に回復する。回復した１×１構造は、熱力学的に不安定であり、この状態にIII族元素またはＶ族元素を供給すると、III族元素またはＶ族元素は、最表面のIV族原子（例えばシリコン原子）と置き換わるようにIII族原子またはＶ族原子が表面吸着して、（１１１）Ａ面または（１１１）Ｂ面を形成する。このため、比較的容易に（１１１）Ａ面または（１１１）Ｂ面が得られる。
【００４０】
２）III−Ｖ族化合物半導体ナノワイヤの作製
第２のステップでは、開口部を通して露出したIV族半導体基板の（１１１）面からIII−Ｖ族化合物半導体ナノワイヤを成長させる。このとき、III−Ｖ族化合物半導体ナノワイヤを成長させる前に、交互原料供給変調法によりIV族半導体基板の（１１１）面にIII−Ｖ族化合物半導体の薄膜を形成することが好ましい。
【００４１】
［交互原料供給変調法］
IV族半導体基板にIII族元素を含む原料ガスとＶ族元素を含む原料ガスとを交互に提供して（以下「交互原料供給変調法」という）、絶縁膜の開口部を通して露出した（１１１）Ａ面または（１１１）Ｂ面にIII−Ｖ族化合物半導体の薄膜を形成する。この交互原料供給変調法による薄膜形成は、III−Ｖ族化合物半導体ナノワイヤを成長させるために必要な温度よりも低い温度にて行われることが好ましい。たとえば、交互原料供給変調法による薄膜形成は、約４００℃で行うか、または４００℃から昇温しながら行えばよい。
【００４２】
具体的には、IV族半導体基板に（１１１）Ａ面が形成されている場合は、まずIII族元素を含む原料ガスを供給し、その後Ｖ族元素を含む原料ガスを供給する。さらに、III族元素を含む原料ガスとＶ族元素を含む原料ガスとを交互に繰り返し供給する。一方、IV族半導体基板に（１１１）Ｂ面が形成されている場合は、まずＶ族元素を含む原料ガスを供給し、その後III族元素を含む原料ガスを供給する。さらに、Ｖ族元素を含む原料ガスとIII族元素を含む原料ガスとを交互に繰り返し供給する。
【００４３】
Ｖ族元素を含む原料ガスの供給時間およびIII族元素を含む原料ガスの供給時間は、それぞれ数秒程度であればよい。また、Ｖ族元素を含む原料ガスの供給とIII族元素を含む原料ガスの供給との間に、数秒のインターバルを設けることが好ましい。III−Ｖ族化合物半導体の薄膜が所望の厚さになるまで、Ｖ族元素を含む原料ガスとIII族元素を含む原料ガスとを交互に供給すればよい。何回か繰り返してガスを供給することにより、III−Ｖ化合物半導体の薄膜が形成される。
【００４４】
この交互原料供給変調法は、IV族半導体基板の（１１１）１×１面を（１１１）Ａ面または（１１１）Ｂ面に変換したときに変換できなかった部位があったとしても、（１１１）Ａ面または（１１１）Ｂ面を再形成することができるという補償効果もある。交互原料供給変調法により、IV族元素とIII族元素またはＶ族元素とが結合するからである。
【００４５】
この後、半導体ナノワイヤを成長させるために基板温度を上げるが、交互原料供給変調法により形成されたIII−Ｖ化合物半導体の薄膜は、基板に吸着したIII族元素やIV族元素が熱で乖離することを防ぐ。
【００４６】
［III−Ｖ族化合物半導体ナノワイヤの形成］
III−Ｖ化合物半導体の薄膜を形成した後に、IIV族半導体基板の（１１１）面から絶縁膜の開口部を通してIII−Ｖ族化合物半導体ナノワイヤを成長させる。III−Ｖ族化合物半導体ナノワイヤの成長は、例えば有機金属化学気相エピタキシ法（以下「ＭＯＶＰＥ法」ともいう）や、分子線エピタキシ法（以下「ＭＢＥ法」ともいう）などにより行われる。好ましくは、III−Ｖ族化合物半導体ナノワイヤの成長は、ＭＯＶＰＥ法により行われる。
【００４７】
ＭＯＶＰＥ法による半導体ナノワイヤの形成は、通常のＭＯＶＰＥ装置を用いて行うことができる。つまり、所定の温度かつ減圧条件下で、III族元素を含む原料ガスおよびＶ族元素を含む原料ガスを提供すればよい。たとえば、ＩｎＡｓナノワイヤを形成するときは、約５４０℃で水素化ヒ素（ＡｓＨ３）およびトリメチルインジウムを含むガスを提供すればよい。また、ＧａＡｓナノワイヤを形成するときは、約７５０℃で水素化ヒ素およびトリメチルガリウムを含むガスを提供すればよい。
【００４８】
以上の手順によりIII−Ｖ族化合物半導体ナノワイヤを、その長軸が（１１１）面に対して垂直になるようにIV族半導体基板の（１１１）面上に形成することができる。このようにして形成されたIII−Ｖ族化合物半導体ナノワイヤとIV族半導体基板の（１１１）面との接合界面は、基本的に無転位かつ無欠陥である。
【００４９】
図３は、ミスフィット転位および貫通転位がない接合界面を示す写真である。ここでは絶縁膜の開口数を２０ｎｍとしてシリコン基板の上にＧａＡｓナノワイヤを形成した例を示す。図３Ａは、シリコン基板およびＧａＡｓナノワイヤの断面写真（ＴＥＭ観察像）である。図３Ｂは、図３Ａにおいて破線で囲まれた領域の拡大像（高分解能ＴＥＭ観察像）である。図３Ｃは、図３Ｂにおいて破線で囲まれた領域のフーリエ変換図である。図３Ｃに示されるように、シリコンの（１１１）面とＧａＡｓの（−１−１１）面とでは接合面の数が５３本で一致しており、接合界面にはミスフィット転位が存在していない。また、貫通転位も存在していない。シリコンとＧａＡｓとの格子不整合は３.９％であることから、通常は８ｎｍの周期でミスフィット転位が導入される。これに対し、上記手順でＧａＡｓナノワイヤを作製することで、ミスフィット転位の周期を、格子不整合から計算されるミスフィット転位の周期（８ｎｍ）よりも大きくすることができる（この場合は無限大）。また、接合界面における貫通転位の密度を０〜１０１０個／ｃｍ２の範囲内とすることができる（この場合は０個／ｃｍ２）。
【００５０】
形成されたIII−Ｖ族化合物半導体ナノワイヤは、さらにｎ型またはｐ型にドープされてもよい。たとえば、ＭＯＶＰＥ法でIII−Ｖ族化合物半導体ナノワイヤを形成している間にドーピングガスまたはドーピング有機金属を供給することで、III−Ｖ族化合物半導体ナノワイヤにｎ型ドーパントまたはｐ型ドーパントをドープすることができる。たとえば、ＭＯＶＰＥ法でIII−Ｖ族化合物半導体ナノワイヤの第１の領域を形成した後に、IV族原子を含むガスまたは有機金属材料とIII−Ｖ族化合物半導体ナノワイヤの材料とを同時に供給することで、第２の領域となるｎ型のIII−Ｖ族化合物半導体ナノワイヤを形成することができる。同様に、III−Ｖ族化合物半導体ナノワイヤの第１の領域を形成した後に、VI族原子を含むガスまたは有機金属材料とIII−Ｖ族化合物半導体ナノワイヤの材料とを同時に供給することで、第２の領域となるｐ型のIII−Ｖ族化合物半導体ナノワイヤを形成することができる。この他にも、第１の領域に相当するIII−Ｖ族化合物半導体ナノワイヤに対してIV族原子からなるイオンをイオン注入法で打ち込むことで、ｎ型のIII−Ｖ族化合物半導体ナノワイヤを形成することができる。同様に、第１の領域に相当するIII−Ｖ族化合物半導体ナノワイヤに対してVI族原子からなるイオンを打ち込むことで、ｐ型のIII−Ｖ族化合物半導体ナノワイヤを形成することができる。
【００５１】
３）ゲート電極の形成
第３のステップでは、ゲート電極を形成する。通常は、本発明のＴＦＥＴのチャネル領域（III−Ｖ族化合物半導体ナノワイヤまたはIV族半導体基板）にゲート誘電体膜を形成し、その上にゲート電極を形成する。ゲート誘電体膜を形成する方法は特に限定されない。たとえば、ＡＬＤ法などを用いて酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）酸化ハフニウム（ＨｆＯ２）または酸化ジルコニウム（ＺｒＯ２）からなる膜を形成すればよい。また、ゲート電極を形成する方法は特に限定されない。たとえば、フォトリソグラフィー法を用いて、電極形成予定部位以外の領域をレジスト膜でマスクし、金や白金、チタン、クロム、アルミニウム、パラジウム、モリブデンなどの金属またはポリシリコンなどの半導体を蒸着させ、レジスト膜を除去（リフトオフ）すればよい。また、チタンを蒸着させた後、さらに金を蒸着させて重層して、二層構造の電極としてもよい。
【００５２】
４）ソース電極およびドレイン電極の形成
第４のステップでは、ソース電極およびドレイン電極を形成する。ソース電極およびドレイン電極を形成する方法は特に限定されない。たとえば、ゲート電極と同様にフォトリソグラフィー法を用いて形成すればよい。また、ソース電極およびドレイン電極を形成する前に、III−Ｖ族化合物半導体ナノワイヤ、ゲート誘電体膜およびゲート電極を保護する絶縁保護膜を形成してもよい。絶縁保護膜は、例えば絶縁樹脂からなる膜である。
【００５３】
以上の手順により、本発明のＴＦＥＴを製造することができる。
【００５４】
本発明のＴＦＥＴの製造方法は、金属触媒を用いずにIII−Ｖ族化合物半導体ナノワイヤを形成するため、金属汚染の影響を受けることなく高品位の結晶構造でデバイスを形成することができる。また、本発明のＴＦＥＴの製造方法は、IV族半導体およびIII−Ｖ族化合物半導体の種類を適宜選択することで、精密なドーピング技術を用いることなく所望の特性を有するＴＦＥＴを製造することができる。さらに、本発明のＴＦＥＴの製造方法では、ＩｎＧａＡｓなどの混晶半導体からなるナノワイヤを形成する場合、Ｉｎ組成を変化させるのみで接合界面のバンド不連続性が互いに反対の性質を示すようになる。したがって、この性質を利用することで、III−Ｖ族化合物半導体ナノワイヤを１回成長させるのみで、異なるスイッチ特性を示すＴＦＥＴを製造することができる。
【００５５】
以下、図面を参照して本発明のトンネル電界効果トランジスタ（ＴＦＥＴ）をより詳細に説明する。
【００５６】
（実施の形態１）
実施の形態１では、ｐ型に高ドープされたシリコン（１１１）基板を用いて作製された本発明のＴＦＥＴの例を示す。
【００５７】
図４は、実施の形態１のＴＦＥＴの構成を示す断面図である。図４に示されるように、実施の形態１のＴＦＥＴ１００は、ｐ型に高ドープされたシリコン基板１１０、絶縁膜１２０、III−Ｖ族化合物半導体ナノワイヤ１３０、ゲート誘電体膜１４０、絶縁保護膜１５０、ソース電極１６０、ドレイン電極１７０およびゲート電極１８０を有する。III−Ｖ族化合物半導体ナノワイヤ１３０は、ドープされていない第１の領域１３２およびｎ型に高ドープされた第２の領域１３４からなる。
【００５８】
シリコン基板１１０は、ｐ型に高ドープされたシリコン（１１１）基板である。
【００５９】
絶縁膜１２０は、ｐ型シリコン基板１１０の２つの面のうち少なくともIII−Ｖ族化合物半導体ナノワイヤ１３０が配置されている面（（１１１）面）を被覆する絶縁性の膜である。絶縁膜１２０は、例えば膜厚２０ｎｍの酸化シリコン（ＳｉＯ２）膜である。ｐ型シリコン基板１１０のもう一方の面（III−Ｖ族化合物半導体ナノワイヤ１３０が配置されていない面）には、絶縁膜１２０は形成されていてもよいし、形成されていなくてもよい。ｐ型シリコン基板１１０とIII−Ｖ族化合物半導体ナノワイヤ１３０、およびｐ型シリコン基板１１０とソース電極１６０とは直接接触して界面を形成しているので、その界面に絶縁膜１２０は存在しない。
【００６０】
III−Ｖ族化合物半導体ナノワイヤ１３０は、例えば直径２０ｎｍ、長さ３００ｎｍのIII−Ｖ族化合物半導体からなるナノワイヤである。III−Ｖ族化合物半導体ナノワイヤ１３０は、ｐ型シリコン基板１１０の（１１１）面上に、その長軸が前記（１１１）面に対して略垂直になるように配置されている。III−Ｖ族化合物半導体ナノワイヤの第１の領域１３２（真性半導体）は、第２の領域１３４（ｎ型半導体）よりもｐ型シリコン基板１１０側（ｐ型半導体）に位置する。III−Ｖ族化合物半導体ナノワイヤの第１の領域１３２およびｐ型シリコン基板１１０の（１１１）面は、基本的に無転位かつ無欠陥の接合界面を形成する。
【００６１】
ゲート誘電体膜１４０は、III−Ｖ族化合物半導体ナノワイヤ１３０の側面（両端面を除くすべての面）を被覆する絶縁膜である。ゲート誘電体膜１４０は、例えばハフニウムアルミネート（ＨｆＡｌＯｘ）膜などの高誘電体膜である。
【００６２】
絶縁保護膜１５０は、III−Ｖ族化合物半導体ナノワイヤ１３０、ゲート誘電体膜１４０およびゲート電極１８０を被覆する、絶縁樹脂からなる膜である。
【００６３】
ソース電極１６０は、ｐ型シリコン基板１１０上に配置されており、ｐ型シリコン基板１１０（ｐ型半導体）に接続されている。ソース電極１６０は、例えばｐ型シリコン基板１１０上に形成されたＴｉ／Ａｕ合金膜である。ソース電極１６０は、ｐ型シリコン基板１１０の２つの面のうちIII−Ｖ族化合物半導体ナノワイヤ１３０が配置されている面に配置されていてもよいし、シリコン基板のもう一方の面（III−Ｖ族化合物半導体ナノワイヤ１３０が配置されていない面）に配置されていてもよい。
【００６４】
ドレイン電極１７０は、III−Ｖ族化合物半導体ナノワイヤ１３０および絶縁保護膜１５０上に配置されており、III−Ｖ族化合物半導体ナノワイヤの第２の領域１３４（ｎ型半導体）に接続されている。ドレイン電極１７０は、例えばIII−Ｖ族化合物半導体ナノワイヤ１３０および絶縁保護膜１５０上に配置されたＴｉ／Ａｕ合金膜またはＧｅ／Ａｕ／Ｎｉ／Ａｕ合金膜である。
【００６５】
ゲート電極１８０は、III−Ｖ族化合物半導体ナノワイヤの第１の領域１３２の周囲を覆うようにゲート誘電体膜１４０上に配置されている。ゲート電極１８０は、例えばゲート誘電体膜１４０上に形成されたＴｉ／Ａｕ合金膜である。
【００６６】
図５は、実施の形態の１のＴＦＥＴ１００の製造方法を示す模式図である。以下、図５を参照して実施の形態の１のＴＦＥＴ１００の製造方法について説明する。
【００６７】
まず、図５Ａに示されるように、ｐ型シリコン基板１１０を準備する。このｐ型シリコン基板１１０上には、酸化シリコン（ＳｉＯ２）からなる膜厚２０ｎｍの絶縁膜１２０が熱酸化法により形成されている。次いで、図５Ｂに示されるように、ｐ型シリコン基板１１０上の絶縁膜１２０に、フォトリソグラフィー法などを用いて直径２０ｎｍの開口部１２２を形成する。次いで、図５Ｃに示されるように、ＭＯＶＰＥ法により、開口部を通して露出したｐ型シリコン基板１１０の（１１１）面からIII−Ｖ族化合物半導体ナノワイヤ１３０を成長させる。このとき、III−Ｖ族化合物半導体ナノワイヤ１３０を成長させる前に、交互原料供給変調法によりｐ型シリコン基板１１０の（１１１）面にIII−Ｖ族化合物半導体の薄膜を形成することが好ましい。また、III−Ｖ族化合物半導体ナノワイヤ１３０を形成した直後に、III−Ｖ族化合物半導体ナノワイヤの第２の領域１３４をドープして、ドープされていない第１の領域１３２およびｎ型に高ドープされた第２の領域１３４を形成する。最後に、図５Ｄに示されるように、ゲート誘電体膜１４０、絶縁保護膜１５０、ソース電極１６０、ドレイン電極１７０およびゲート電極１８０を形成する。
【００６８】
実施の形態の１のＴＦＥＴ１００では、III−Ｖ族化合物半導体ナノワイヤの第１の領域１３２とシリコン基板１１０の（１１１）面との接合面がトンネル層として機能する。図６に示されるように、本実施の形態のＴＦＥＴ１００では、ゲート電極１８０に正のバイアスを印加することで、ｐ型シリコン基板１１０内のキャリアがトンネル現象によりIII−Ｖ族化合物半導体ナノワイヤ１３０内に移動する（ＯＮ状態となる）。この動作は、ＣＭＯＳスイッチのｎ型ＭＯＳＦＥＴのスイッチ動作に相当する。また、III−Ｖ族化合物半導体ナノワイヤ１３０を構成するIII−Ｖ族化合物半導体の種類により接合界面のエネルギー障壁の高さが変わるため、III−Ｖ族化合物半導体の種類を変えることにより、ＯＮ状態に必要な供給電圧を任意に制御することができる。また、絶縁保護膜１５０でIII−Ｖ族化合物半導体ナノワイヤ１３０の周囲を被覆するため、複数のＴＦＥＴ１００を集積化することもできる。
【００６９】
（実施の形態２）
実施の形態２では、ｎ型に高ドープされたシリコン（１１１）基板を用いて作製された本発明のＴＦＥＴの例を示す。
【００７０】
図７は、実施の形態２のＴＦＥＴの構成を示す断面図である。実施の形態１のＴＦＥＴと同じ構成要素については同一の符号を付し、重複箇所の説明を省略する。
【００７１】
図７に示されるように、実施の形態２のＴＦＥＴ２００は、ｎ型に高ドープされたシリコン基板２１０、絶縁膜１２０、III−Ｖ族化合物半導体ナノワイヤ２２０、ゲート誘電体膜１４０、絶縁保護膜１５０、ソース電極１６０、ドレイン電極１７０およびゲート電極１８０を有する。III−Ｖ族化合物半導体ナノワイヤ２２０は、ｎ型に低ドープされた第１の領域２２２およびｐ型に高ドープされた第２の領域２２４から構成される。
【００７２】
シリコン基板２１０は、ｎ型に高ドープされたシリコン（１１１）基板である。
【００７３】
III−Ｖ族化合物半導体ナノワイヤ２２０は、例えば直径２０ｎｍ、長さ３００ｎｍのIII−Ｖ族化合物半導体からなるナノワイヤである。III−Ｖ族化合物半導体ナノワイヤ２２０は、ｎ型シリコン基板２１０の（１１１）面上に、その長軸が前記（１１１）面に対して略垂直になるように配置されている。III−Ｖ族化合物半導体ナノワイヤの第１の領域２２２（ｎ型半導体）は、第２の領域２２４（ｐ型半導体）よりもシリコン基板２１０側に位置する。III−Ｖ族化合物半導体ナノワイヤの第１の領域２２２およびｎ型シリコン基板２１０の（１１１）面は、基本的に無転位かつ無欠陥の接合界面を形成する。
【００７４】
実施の形態２のＴＦＥＴ２００は、実施の形態１のＴＦＥＴ１００と同様の手順で作製することができる。
【００７５】
実施の形態２のＴＦＥＴ２００では、III−Ｖ族化合物半導体ナノワイヤの第１の領域２２２とｎ型シリコン基板２１０の（１１１）面との接合面がトンネル層として機能する。図８に示されるように、本実施の形態のＴＦＥＴ２００では、ゲート電極１８０に負のバイアスを印加することで、ｎ型シリコン基板２１０内のキャリアがトンネル現象によりIII−Ｖ族化合物半導体ナノワイヤ２２０内に移動する（ＯＮ状態となる）。この動作は、ＣＭＯＳスイッチのｐ型ＭＯＳＦＥＴのスイッチ動作に相当する。また、III−Ｖ族化合物半導体ナノワイヤ２２０を構成するIII−Ｖ族化合物半導体の種類により接合界面のエネルギー障壁の高さが変わるため、III−Ｖ族化合物半導体の種類を変えることにより、ＯＮ状態に必要な供給電圧を任意に制御することができる。また、絶縁保護膜１５０でIII−Ｖ族化合物半導体ナノワイヤ２２０の周囲を被覆するため、複数のＴＦＥＴ２００を集積化することもできる。
【００７６】
（実施の形態３）
実施の形態３では、ｐ型に低ドープされたシリコン（１００）基板を用いて作製された本発明のＴＦＥＴの例を示す。
【００７７】
図９は、実施の形態３のＴＦＥＴの構成を示す断面図である。図９に示されるように、実施の形態３のＴＦＥＴ３００は、ｐ型に低ドープされたシリコン基板３１０、ｐ型に低ドープされたIII−Ｖ族化合物半導体ナノワイヤ３２０、絶縁膜（ゲート誘電体膜）３３０、ソース電極３４０、ドレイン電極３５０およびゲート電極３６０を有する。絶縁膜３３０の一部の領域は、ゲート誘電体膜としても機能する。ｐ型シリコン基板３１０は、ドープされていない第１の領域３１２およびｎ型に高ドープされた第２の領域３１４を有する。
【００７８】
シリコン基板３１０は、ｐ型に低ドープされたシリコン（１００）基板である。シリコン基板３１０の２つの面のうちIII−Ｖ族化合物半導体ナノワイヤ３２０が配置されている面には、ドープされていない第１の領域３１２（真性半導体）およびｎ型に高ドープされた第２の領域３１４（ｎ型半導体）が互いに隣接するように形成されている。第１の領域３１２は、（１００）面だけでなく（１１１）面３１３も有する。
【００７９】
III−Ｖ族化合物半導体ナノワイヤ３２０は、例えば直径２０ｎｍ、長さ３００ｎｍのIII−Ｖ族化合物半導体からなるナノワイヤである。III−Ｖ族化合物半導体ナノワイヤ３２０は、シリコン基板の第１の領域の（１１１）面３１３上に、その長軸が前記（１１１）面に対して略垂直になるように配置されている。III−Ｖ族化合物半導体ナノワイヤ３２０およびシリコン基板の第１の領域の（１１１）面３１３は、基本的に無転位かつ無欠陥の接合界面を形成する。
【００８０】
絶縁膜３３０は、シリコン基板の第１の領域３１２の表面（（１００）面）の全部および第２の領域３１４の表面（（１００）面）の一部を少なくとも被覆する。前述の通り、絶縁膜３３０の一部の領域は、ゲート誘電体膜として機能する。絶縁膜（ゲート誘電体膜）３３０は、例えばハフニウムアルミネート（ＨｆＡｌＯｘ）膜などの高誘電体膜である。
【００８１】
ソース電極３４０は、シリコン基板３１０（第１の領域３１２および第２の領域３１４以外の領域）上の絶縁膜３３０上に配置されており、III−Ｖ族化合物半導体ナノワイヤ３２０に接続されている。ソース電極３４０は、例えば絶縁膜３３０上に形成されたＴｉ／Ａｕ合金膜である。
【００８２】
ドレイン電極３５０は、シリコン基板の第２の領域３１４上に配置されており、シリコン基板の第２の領域３１４に接続されている。ドレイン電極３５０は、例えばシリコン基板の第２の領域３１４上に配置されたＴｉ／Ａｕ合金膜またはＧｅ／Ａｕ／Ｎｉ／Ａｕ合金膜である。
【００８３】
ゲート電極３６０は、シリコン基板の第１の領域３１２上の絶縁膜（ゲート誘電体膜）３３０上に配置されている。ゲート電極３６０は、例えばゲート誘電体膜（絶縁膜）３３０上に形成されたＴｉ／Ａｕ合金膜である。
【００８４】
図１０は、実施の形態の３のＴＦＥＴ３００の製造方法を示す模式図である。以下、図１０を参照して実施の形態の３のＴＦＥＴ３００の製造方法について説明する。
【００８５】
まず、図１０Ａに示されるように、シリコン基板３１０を準備する。このシリコン基板３１０には、ドープされていない第１の領域３１２およびｎ型に高ドープされた第２の領域３１４が形成されている。次いで、図１０Ｂに示されるように、シリコン基板の第１の領域３１２に対して異方性エッチングを行い、（１１１）面３１３を露出させる。また、シリコン基板３１０の表面に酸化シリコン（ＳｉＯ２）からなる膜厚２０ｎｍの絶縁膜３３０を熱酸化法により形成する。この絶縁膜３３０には、シリコン基板の第１の領域の（１１１）面３１３が露出するように開口部が形成されている。次いで、図１０Ｃに示されるように、ＭＯＶＰＥ法により、第１の領域の（１１１）面３１３から開口部を通してIII−Ｖ族化合物半導体ナノワイヤ３２０を成長させる。このとき、III−Ｖ族化合物半導体ナノワイヤ３２０を成長させる前に、交互原料供給変調法により第１の領域の（１１１）面３１３にIII−Ｖ族化合物半導体の薄膜を形成することが好ましい。最後に、図１０Ｄに示されるように、ソース電極３４０、ドレイン電極３５０およびゲート電極３６０を形成する。
【００８６】
本実施の形態のＴＦＥＴ３００では、III−Ｖ族化合物半導体ナノワイヤ３２０とシリコン基板の第１の領域の（１１１）面３１３との接合面がトンネル層として機能する。図１１に示されるように、本実施の形態のＴＦＥＴ３００では、ゲート電極３６０に正のバイアスを印加することで、III−Ｖ族化合物半導体ナノワイヤ３２０内のキャリアがトンネル現象によりシリコン基板の第１の領域３１２内に移動する（ＯＮ状態となる）。この動作は、ＣＭＯＳスイッチのｎ型ＭＯＳＦＥＴのスイッチ動作に相当する。また、III−Ｖ族化合物半導体ナノワイヤ３２０を構成するIII−Ｖ族化合物半導体の種類により接合界面のエネルギー障壁の高さが変わるため、III−Ｖ族化合物半導体の種類を変えることにより、ＯＮ状態に必要な供給電圧を任意に制御することができる。また、本実施の形態のＴＦＥＴ３００は、現在一般的に用いられているシリコン（１００）基板上に集積することもできる。
【００８７】
（実施の形態４）
実施の形態４では、ｎ型に低ドープされたシリコン（１００）基板を用いて作製された本発明のＴＦＥＴの例を示す。
【００８８】
図１２は、実施の形態４のＴＦＥＴの構成を示す断面図である。実施の形態３のＴＦＥＴと同じ構成要素については同一の符号を付し、重複箇所の説明を省略する。
【００８９】
図１２に示されるように、実施の形態４のＴＦＥＴ４００は、ｎ型に低ドープされたシリコン基板４１０、ドープされていないIII−Ｖ族化合物半導体ナノワイヤ４２０、絶縁膜（ゲート誘電体膜）３３０、ソース電極３４０、ドレイン電極３５０およびゲート電極３６０を有する。シリコン基板４１０は、ドープされていない第１の領域４１２およびｐ型に高ドープされた第２の領域４１４を有する。
【００９０】
シリコン基板４１０は、ｎ型に低ドープされたシリコン（１００）基板である。シリコン基板４１０の２つの面のうちIII−Ｖ族化合物半導体ナノワイヤ４２０が配置されている面には、ドープされていない第１の領域４１２（真性半導体）およびｐ型に低ドープされた第２の領域４１４（ｐ型半導体）が互いに隣接するように形成されている。第１の領域４１２は、（１００）面だけでなく（１１１）面４１３も有する。
【００９１】
III−Ｖ族化合物半導体ナノワイヤ４２０は、例えば直径２０ｎｍ、長さ３００ｎｍのIII−Ｖ族化合物半導体からなるナノワイヤである。III−Ｖ族化合物半導体ナノワイヤ４２０は、シリコン基板の第１の領域の（１１１）面４１３上に、その長軸が前記（１１１）面に対して略垂直になるように配置されている。III−Ｖ族化合物半導体ナノワイヤ４２０およびシリコン基板の第１の領域の（１１１）面４１３は、基本的に無転位かつ無欠陥の接合界面を形成する。
【００９２】
実施の形態４のＴＦＥＴ４００は、実施の形態３のＴＦＥＴ３００と同様の手順で作製することができる。
【００９３】
本実施の形態のＴＦＥＴ４００では、III−Ｖ族化合物半導体ナノワイヤ４２０とシリコン基板の第１の領域の（１１１）面４１３との接合面がトンネル層として機能する。図１３に示されるように、本実施の形態のＴＦＥＴ４００では、ゲート電極３６０に負のバイアスを印加することで、III−Ｖ族化合物半導体ナノワイヤ４２０内のキャリアがトンネル現象によりシリコン基板の第１の領域４１２内に移動する（ＯＮ状態となる）。この動作は、ＣＭＯＳスイッチのｐ型ＭＯＳＦＥＴのスイッチ動作に相当する。また、III−Ｖ族化合物半導体ナノワイヤ４２０を構成するIII−Ｖ族化合物半導体の種類により接合界面のエネルギー障壁の高さが変わるため、III−Ｖ族化合物半導体の種類を変えることにより、ＯＮ状態に必要な供給電圧を任意に制御することができる。また、本実施の形態のＴＦＥＴ４００は、現在一般的に用いられているシリコン（１００）基板上に集積することもできる。
【００９４】
（実施の形態５）
実施の形態５では、絶縁膜の開口部内にシリコン層を有するシリコン基板を用いて作製された本発明のＴＦＥＴの例を示す。
【００９５】
図１４は、実施の形態５のＴＦＥＴの構成を示す断面図である。実施の形態１のＴＦＥＴと同じ構成要素については同一の符号を付し、重複箇所の説明を省略する。
【００９６】
図１４に示されるように、実施の形態５のＴＦＥＴ５００は、ｐ型に高ドープされたシリコン基板５１０、絶縁膜１２０、III−Ｖ族化合物半導体ナノワイヤ１３０、ゲート誘電体膜１４０、絶縁保護膜１５０、ソース電極１６０、ドレイン電極１７０およびゲート電極１８０を有する。シリコン基板５１０は、その表面が（１１１）面のシリコン層５１２を有する。III−Ｖ族化合物半導体ナノワイヤ１３０は、ドープされていない第１の領域１３２およびｎ型に高ドープされた第２の領域１３４から構成される。
【００９７】
シリコン基板５１０は、ｐ型に高ドープされたシリコン（１１１）基板である。シリコン基板５１０は、絶縁膜１２０の開口部内にシリコン層５１２を有する。シリコン層５１２は、例えば直径２０ｎｍ（開口部の直径と同じ）、厚み１０ｎｍ（絶縁膜の厚み以下）のシリコンからなる薄膜である。シリコン層５１２は、シリコン基板５１０と同様にｐ型に高ドープされている。また、シリコン層５１２の表面は、（１１１）面である。
【００９８】
III−Ｖ族化合物半導体ナノワイヤ１３０は、例えば直径２０ｎｍ、長さ３００ｎｍのIII−Ｖ族化合物半導体からなるナノワイヤである。III−Ｖ族化合物半導体ナノワイヤ１３０は、ｐ型シリコン基板５１０の（１１１）面、より具体的には、シリコン層５１２の表面（（１１１）面）上に配置されている。III−Ｖ族化合物半導体ナノワイヤの第１の領域１３２（真性半導体）は、第２の領域１３４（ｎ型半導体）よりもシリコン基板５１０側に位置する。III−Ｖ族化合物半導体ナノワイヤの第１の領域１３２およびｐ型シリコン基板５１０の（１１１）面（より具体的には、シリコン層５１２の（１１１）面）は、基本的に無転位かつ無欠陥の接合界面を形成する。
【００９９】
図１５は、実施の形態の５のＴＦＥＴ５００の製造方法を示す模式図である。以下、図１５を参照して実施の形態の５のＴＦＥＴ５００の製造方法について説明する。
【０１００】
まず、図１５Ａに示されるように、ｐ型シリコン基板５１０を準備する。このｐ型シリコン基板５１０上には、酸化シリコン（ＳｉＯ２）からなる膜厚２０ｎｍの絶縁膜１２０が熱酸化法により形成されている。この絶縁膜１２０には、直径２０ｎｍの開口部１２２が形成されている。次いで、図１５Ｂに示されるように、ＭＯＶＰＥ法により、開口部を通して露出したｐ型シリコン基板５１０の（１１１）面の上にｐ型に高ドープされたシリコン層５１２を形成する。このようにして形成したシリコン層５１２の表面は、（１１１）面である。次いで、図１５Ｃに示されるように、ＭＯＶＰＥ法により、シリコン層５１２の（１１１）面からIII−Ｖ族化合物半導体ナノワイヤ１３０を成長させる。このとき、III−Ｖ族化合物半導体ナノワイヤ１３０を成長させる前に、交互原料供給変調法によりシリコン層５１２の（１１１）面にIII−Ｖ族化合物半導体の薄膜を形成することが好ましい。また、III−Ｖ族化合物半導体ナノワイヤ１３０を形成した直後に、III−Ｖ族化合物半導体ナノワイヤの第２の領域１３４をドープして、ドープされていない第１の領域１３２およびｎ型に高ドープされた第２の領域１３４を形成する。最後に、図１５Ｄに示されるように、ゲート誘電体膜１４０、絶縁保護膜１５０、ソース電極１６０、ドレイン電極１７０およびゲート電極１８０を形成する。
【０１０１】
実施の形態５のＴＦＥＴ５００では、III−Ｖ族化合物半導体ナノワイヤの第１の領域１３２とｐ型シリコン基板５１０の（１１１）面（より具体的には、シリコン層５１２の（１１１）面）との接合面がトンネル層として機能する。
【０１０２】
実施の形態５のＴＦＥＴ５００では、シリコン基板５１０とIII−Ｖ族化合物半導体ナノワイヤ１３０との接合界面の部分にシリコン層５１２が形成されている。シリコン層５１２は、シリコン基板５１０の表面粗さおよびシリコン基板５１０内の不純物による接合界面への影響を抑制する。したがって、実施の形態５のＴＦＥＴ５００では、接合界面の不純物汚染が効果的に抑制される。
【実施例】
【０１０３】
以下、本発明について実施例を参照して詳細に説明するが、本発明はこれらの実施例により限定されない。【０１０４】
［実施例１］
実施例１では、本発明のＴＦＥＴについて動作シミュレーションを行った結果を示す。【０１０５】
１．III−Ｖ族化合物半導体ナノワイヤの作製
ｎ型シリコン（１１１）基板を、熱酸化処理して、表面に膜厚２０ｎｍの酸化シリコン膜を形成した。電子線ビームリソグラフィーおよびウェットケミカルエッチングにより酸化シリコン膜に周期的に開口部を形成して、シリコン基板の表面を露出させた。開口部の形状は六角形とし、開口部の面積円相当径は２０ｎｍとした。【０１０６】
開口部を形成した基板を減圧横型ＭＯＶＰＥ装置（ＨＲ２３３９；大陽日酸株式会社）にセットした。ＭＯＶＰＥ装置の内温を９２５℃に上昇させて５分間維持することで、シリコン基板の開口部表面に形成された自然酸化膜を除去した。次いで、装置の内温を９２５℃から４００℃に低下させた。水素化ヒ素を水素ガス（キャリアガス）とともに供給した。水素化ヒ素の分圧は１.３×１０−４ａｔｍとした。【０１０７】
次に、交互原料供給変調法によりシリコン基板の開口部にＩｎＡｓの薄膜（ＩｎＡｓナノワイヤを作製する場合）またはＧａＡｓの薄膜（ＧａＡｓナノワイヤを作製する場合）を形成した。この工程では、トリメチルインジウムまたはトリメチルガリウムと水素化ヒ素とを交互に供給した。具体的には、ＩｎＡｓの薄膜を形成する場合は、トリメチルインジウムの供給を２秒間、水素ガスによるインターバルを１秒間、水素化ヒ素の供給を２秒間、水素ガスによるインターバルを１秒間の組合せを１サイクルとして、２分間かけて２０回繰り返した。トリメチルインジウムの分圧は９.６×１０−７ａｔｍとし、水素化ヒ素の分圧は２.５×１０−４ａｔｍとした。ＧａＡｓの薄膜を形成する場合は、装置の内温を４００℃から７５０℃に上昇させながら、トリメチルガリウムの供給を２秒間、水素ガスによるインターバルを１秒間、水素化ヒ素の供給を２秒間、水素ガスによるインターバルを１秒間の組合せを１サイクルとして、３分間かけて３０回繰り返した。トリメチルインジウムの分圧は１.０×１０−６ａｔｍとし、水素化ヒ素の分圧は２.５×１０−４ａｔｍとした。【０１０８】
次に、装置の内温を上昇させた後、ＭＯＶＰＥ法によりＩｎＡｓナノワイヤまたはＧａＡｓナノワイヤを成長させた。具体的には、ＩｎＡｓナノワイヤを形成する場合は、装置の内温を４００℃から５４０℃に上昇させた後、トリメチルインジウムおよび水素化ヒ素を水素ガスとともに供給して、ＩｎＡｓナノワイヤを成長させた。トリメチルインジウムの分圧は４.９×１０−７ａｔｍとし、水素化ヒ素の分圧は１.３×１０−４ａｔｍとした。ＧａＡｓナノワイヤを形成する場合は、装置の内温を４００℃から７５０℃に上昇させている間および７５０℃に到達した直後にトリメチルガリウムおよび水素化ヒ素を水素ガスとともに供給して、ＧａＡｓナノワイヤを成長させた。トリメチルガリウムの分圧は２.５×１０−６ａｔｍとし、水素化ヒ素の分圧は１.０×１０−４ａｔｍとした。【０１０９】
上記工程により、長さ約１.０μｍのＩｎＡｓナノワイヤまたは長さ約２００ｎｍのＧａＡｓナノワイヤがシリコン基板表面に形成された。ＩｎＡｓナノワイヤおよびＧａＡｓナノワイヤの長軸は、シリコン基板の表面に対し垂直であった。図１６は、ＧａＡｓナノワイヤが周期的に配列されたシリコン基板の走査電子顕微鏡写真（斜視像）である。【０１１０】
２．III−Ｖ族化合物半導体ナノワイヤの電流電圧特性の測定
III−Ｖ族化合物半導体ナノワイヤを形成したシリコン基板上に絶縁性樹脂（ＢＣＢ樹脂）膜を形成して、シリコン基板上のナノワイヤを絶縁性樹脂（ＢＣＢ樹脂）中に包埋した。次いで、反応性イオンエッチングにより絶縁性樹脂膜の上側の一部を除去して、ナノワイヤの先端を露出させた。ナノワイヤが露出した領域に第１の電極としてオーミック電極となりうる金属合金膜または金属多層膜を形成した。具体的には、III−Ｖ族化合物半導体ナノワイヤがＩｎＡｓナノワイヤの場合は、Ｔｉ／Ａｕ合金膜を形成した。一方、III−Ｖ族化合物半導体ナノワイヤがＧａＡｓナノワイヤの場合は、Ｇｅ／Ａｕ／Ｎｉ／Ａｕ多層膜を形成した。また、シリコン基板上に第２の電極としてオーミック電極となりうる金属合金膜または金属多層膜を形成した。具体的には、III−Ｖ族化合物半導体ナノワイヤがＩｎＡｓナノワイヤの場合は、Ｔｉ／Ａｕ合金膜を形成した。一方、III−Ｖ族化合物半導体ナノワイヤがｎ−ＧａＡｓナノワイヤの場合は、Ｇｅ／Ａｕ／Ｎｉ／Ａｕ多層膜を形成し、ｐ−ＧａＡｓナノワイヤの場合は、Ｃｒ／Ａｕ多層膜またはＺｎＡｕ合金膜を形成した。【０１１１】
図１７は、電極形成後のデバイスの構成を示す断面図である。図１７に示されるように、デバイス６００は、ｎ型シリコン基板６１０、III−Ｖ族化合物半導体ナノワイヤ６２０、絶縁性樹脂（絶縁保護膜）６３０、第１の電極６４０および第２の電極６５０を有する。III−Ｖ族化合物半導体ナノワイヤ６２０は、ｎ型シリコン基板６１０の（１１１）面上に形成されており、第１の電極６４０と接続されている。また、ｎ型シリコン基板６１０は、第２の電極６５０と接続されている。【０１１２】
上記工程により作製されたデバイスを用いて、ｎ型シリコン基板上に形成されたIII−Ｖ族化合物半導体ナノワイヤ（ＩｎＡｓナノワイヤおよびＧａＡｓナノワイヤ）の電流電圧特性を測定した。【０１１３】
図１８Ａは、ｎ型シリコン基板上に形成されたＩｎＡｓナノワイヤの電流電圧曲線を示すグラフである。このグラフから、金属接合条件がオーミック電極条件であるにもかかわらず、電流電圧曲線がショットキー型の曲線となっていることがわかる。これは、ｎ型シリコン基板とＩｎＡｓナノワイヤとの接合界面にバンド不連続性によるエネルギー障壁が形成されたためと考えられる（図１８Ｂ参照）。【０１１４】
図１８Ｂは、ｎ型シリコン基板およびＩｎＡｓナノワイヤのバンド構造模式図である。この図から、接合界面において、伝導帯のオフセット値が０.８１ｅＶであり、価電子帯のオフセット値が０.０６ｅＶであることがわかる。ｐ型シリコンの場合は、伝導帯のオフセット値が０.４１ｅＶであり、価電子帯のオフセット値が０.３１ｅＶであることもわかっている。伝導帯のオフセット値または価電子帯のオフセット値が０.０１〜１.５ｅＶの範囲内であれば、シリコン基板上に形成されたＩｎＡｓナノワイヤを含むデバイスは、トンネルＦＥＴとして機能することができる。【０１１５】
図１９Ａは、ｎ型シリコン基板上に形成されたＧａＡｓナノワイヤの電流電圧曲線を示すグラフである。このグラフから、金属接合条件がオーミック電極条件であるにもかかわらず、電流電圧曲線がショットキー型の曲線となっていることがわかる。これは、ｎ型シリコン基板とＧａＡｓナノワイヤとの接合界面にバンド不連続性によるエネルギー障壁が形成されたためと考えられる（図１９Ｂ参照）。【０１１６】
図１９Ｂは、ｎ型シリコン基板およびＧａＡｓナノワイヤのバンド構造模式図である。この図から、接合界面において、伝導帯のオフセット値が０.０６ｅＶであり、価電子帯のオフセット値が０.２６ｅＶであることがわかる。ｐ型シリコンの場合は、伝導帯のオフセット値が０.５８ｅＶであり、価電子帯のオフセット値が０.３４ｅＶであることもわかっている。伝導帯のオフセット値または価電子帯のオフセット値が０.０１〜１.５ｅＶの範囲内であれば、シリコン基板上に形成されたＧａＡｓナノワイヤを含むデバイスは、トンネルＦＥＴとして機能することができる。【０１１７】
３．本発明のＴＦＥＴの動作シミュレーション
３次元ポアソン−シュレーディンガー方程式に基づくデバイスシミュレーションを用いて、本発明のＴＦＥＴの動作シミュレーションを行った。その結果、シリコン−III−Ｖ族化合物半導体ナノワイヤ接合界面においてトンネル現象が生じることが示された。【０１１８】
図２０Ａは、シミュレーションに用いた本発明のＴＦＥＴの構造を示す断面図である。このＴＦＥＴ７００は、ｐ型シリコン基板７１０、ＩｎＡｓナノワイヤ７２０、ゲート誘電体膜７３０、ゲート電極７４０、ソース電極（不図示）およびドレイン電極（不図示）を有する。直径２０ｎｍ、長さ５０ｎｍのＩｎＡｓナノワイヤ７２０は、ｐ型シリコン基板７１０側のｎ型に低ドープされた第１の領域７２２（長さ２５ｎｍ）とドレイン電極側（不図示）のｎ型に高ドープされた第２の領域７２４（長さ２５ｎｍ）とに分けられる。ＩｎＡｓナノワイヤの第１の領域７２２のキャリア濃度は、１×１０１６ｃｍ−３とし、第２の領域７２４のキャリア濃度は、１×１０１８ｃｍ−３とした。ｐ型シリコン基板７１０のキャリア濃度は、１×１０１８ｃｍ−３とした。ゲート誘電体膜は、Ａｌ２Ｏ３からなる膜厚２.５ｎｍの膜である。シリコンとＩｎＡｓナノワイヤとのバンド不連続性によるエネルギー障壁は、図１８Ａのグラフを参照した。【０１１９】
図２０Ｂは、シミュレーションによって得られたＴＦＥＴの電気特性を示すグラフである。このグラフから、図１８Ａに示されるＴＦＥＴは、高いＯＮ電流と、５ｍＶ／桁の急峻なサブ閾値特性を示すことがわかる。また、ゲート電圧を０.２５Ｖとした場合、５桁（１０５）のＯＮ／ＯＦＦ比を実現できることもわかる。【０１２０】
［実施例２］
実施例２では、実施の形態１のＴＦＥＴを作製した例を示す。【０１２１】
１．ＴＦＥＴの作製
１）基板の準備
ｐ型シリコン（１１１）基板（キャリア濃度：７×１０１８ｃｍ−３）を、熱酸化処理して、表面に膜厚２０ｎｍの酸化シリコン膜を形成した。電子線ビームリソグラフィーおよびウェットケミカルエッチングにより酸化シリコン膜に周期的に開口部を形成して、シリコン基板の表面を露出させた。開口部の形状は六角形とし、開口部の面積円相当径は１００ｎｍとした。【０１２２】
２）ＩｎＡｓナノワイヤの作製
開口部を形成した基板を減圧横型ＭＯＶＰＥ装置（ＨＲ２３３９；大陽日酸株式会社）にセットした。ＭＯＶＰＥ装置の内温を９２５℃に上昇させて５分間維持することで、シリコン基板の開口部表面に形成された自然酸化膜を除去した。次いで、装置の内温を９２５℃から４００℃に低下させた。水素化ヒ素を水素ガス（キャリアガス）とともに供給した。水素化ヒ素の分圧は１.３×１０−４ａｔｍとした。【０１２３】
次に、交互原料供給変調法によりシリコン基板の開口部にＩｎＡｓの薄膜を形成した。具体的には、トリメチルインジウムの供給を２秒間、水素ガスによるインターバルを１秒間、水素化ヒ素の供給を２秒間、水素ガスによるインターバルを１秒間の組合せを１サイクルとして、２分間かけて２０回繰り返した。トリメチルインジウムの分圧は９.６×１０−７ａｔｍとし、水素化ヒ素の分圧は２.５×１０−４ａｔｍとした。【０１２４】
次に、装置の内温を上昇させた後、ＭＯＶＰＥ法により長さ８００ｎｍのＩｎＡｓナノワイヤを成長させた。具体的には、装置の内温を４００℃から５４０℃に上昇させた後、トリメチルインジウムおよび水素化ヒ素を水素ガスとともに供給して、長さ５００ｎｍのＩｎＡｓナノワイヤ（第１の領域；キャリア濃度：２×１０１７ｃｍ−３）を成長させた。続いて、トリメチルインジウム、水素化ヒ素およびモノシランを水素ガスとともに供給して、長さ３００ｎｍのｎ型ＩｎＡｓナノワイヤ（第２の領域；キャリア濃度：２×１０１９ｃｍ−３）を成長させた。トリメチルインジウムの分圧は４.９×１０−７ａｔｍとし、水素化ヒ素の分圧は１.３×１０−４ａｔｍとし、モノシランの分圧は７×１０−８ａｔｍとした。【０１２５】
３）ＴＦＥＴの作製
シリコン基板上およびＩｎＡｓナノワイヤの側面にゲート誘電体膜を形成し、さらにその上にゲート電極を形成した。具体的には、ＡＬＤ法により、膜厚２０ｎｍのＨｆ０.８Ａｌ０.２Ｏ膜（ゲート誘電体膜）を形成した。その後、高周波スパッタリング法により、膜厚１００ｎｍのＷ膜（ゲート電極）を形成した。【０１２６】
次に、誘電体膜を形成したシリコン基板上に絶縁樹脂（ＢＣＢ樹脂）膜を形成して、シリコン基板上のＩｎＡｓナノワイヤを絶縁樹脂中に包埋した。次いで、反応性イオンエッチングにより絶縁樹脂の上側の一部を除去して、ＩｎＡｓナノワイヤの先端を露出させた。【０１２７】
次に、ＩｎＡｓナノワイヤが露出した面にドレイン電極として膜厚１２０ｎｍのＴｉ（２０ｎｍ）／Ａｕ（１００ｎｍ）多層膜を形成した。また、シリコン基板上にソース電極として膜厚５０ｎｍのＴｉ（２０ｎｍ）／Ａｕ（３０ｎｍ）多層膜を形成した。【０１２８】
図２１は、作製した本発明のＴＦＥＴの構成を示す断面図である。図２１に示されるように、このＴＦＥＴ８００は、ｐ型シリコン基板８１０、酸化シリコン膜８２０、ＩｎＡｓナノワイヤ８３０、ゲート誘電体膜（Ｈｆ０.８Ａｌ０.２Ｏ膜）８４０、ゲート電極（Ｗ膜）８５０、絶縁性樹脂（ＢＣＢ樹脂）８６０、ソース電極（Ｔｉ／Ａｕ多層膜）８７０およびドレイン電極（Ｔｉ／Ａｕ多層膜）８８０を有する。ＩｎＡｓナノワイヤ８３０は、ｐ型シリコン基板８１０側の第１の領域８３２とドレイン電極８８０側の第２の領域８３４とに分けられる。【０１２９】
上記工程により作製された本発明のＴＦＥＴの電気特性を測定した。図２２は、２つのＴＦＥＴ（デバイスＡおよびデバイスＢ）の電気特性を示すグラフである。このグラフに示されるように、デバイスＡは、ＯＮ／ＯＦＦ比が２桁であり、サブ閾値特性は１３ｍＶ／桁であった。また、デバイスＢは、ＯＮ／ＯＦＦ比が２桁であり、サブ閾値特性は１０ｍＶ／桁であった。【０１３０】
以上の結果から、本発明のＴＦＥＴは、６０ｍＶ／桁以下の小さなサブ閾値で動作可能であることがわかる。【０１３１】
実施例１のシミュレーションでは、本発明のＴＦＥＴのＯＮ／ＯＦＦ比が５桁であったが、実施例２の測定結果では、本発明のＴＦＥＴのＯＮ／ＯＦＦ比は２桁であった。これは、実施例２では、シリコン基板とＩｎＡｓナノワイヤとの接合界面の直径を１００ｎｍと大きくしたことにより、この接合界面においてミスフィット転位が形成されてしまったためと考えられる。したがって、例えば接合界面の直径を小さくすることなどにより、ミスフィット転位の無い接合界面を形成することができれば、本発明のＴＦＥＴのＯＮ／ＯＦＦ比をさらに向上させることができると考えられる。【０１３２】
本出願は、２００９年９月３０日出願の特願２００９−２２７５６４に基づく優先権を主張する。当該出願明細書および図面に記載された内容は、すべて本願明細書に援用される。
【産業上の利用可能性】
【０１３３】
本発明のＴＦＥＴは、例えば半導体マイクロプロセッサおよび高集積回路に形成されるスイッチ素子として有用である。
【符号の説明】
【０１３４】
１００，２００，３００，４００，５００，７００，８００  ＴＦＥＴ
１１０，３１０，５１０，７１０，８１０  ｐ型シリコン基板
１２０，８２０  絶縁膜
１３０，２２０，３２０，４２０，６２０，７２０，８３０  III−Ｖ族化合物半導体ナノワイヤ
１３２，２２２，７２２  III−Ｖ族化合物半導体ナノワイヤの第１の領域
１３４，２２４，７２４  III−Ｖ族化合物半導体ナノワイヤの第２の領域
１４０，３３０，７３０，８４０  ゲート誘電体膜
１５０，６３０，８６０  絶縁保護膜
１６０，３４０，８７０  ソース電極
１７０，３５０，８８０  ドレイン電極
１８０，３６０，７４０，８５０  ゲート電極
２１０，４１０，６１０  ｎ型シリコン基板
３１２  ｐ型シリコン基板の第１の領域
３１３，４１３  （１１１）面
３１４  ｐ型シリコン基板の第２の領域
４１２  ｎ型シリコン基板の第１の領域
４１４  ｎ型シリコン基板の第２の領域
５１２  シリコン層
８３２  ＩｎＡｓナノワイヤの第１の領域
８３４  ＩｎＡｓナノワイヤの第２の領域
６４０  第１の電極
６５０  第２の電極
【図１】
2011040012.tif 000003
【図２】
2011040012.tif 000004
【図４】
2011040012.tif 000005
【図５】
2011040012.tif 000006
【図６】
2011040012.tif 000007
【図７】
2011040012.tif 000008
【図８】
2011040012.tif 000009
【図９】
2011040012.tif 000010
【図１０】
2011040012.tif 000011
【図１１】
2011040012.tif 000012
【図１２】
2011040012.tif 000013
【図１３】
2011040012.tif 000014
【図１４】
2011040012.tif 000015
【図１５】
2011040012.tif 000016
【図１７】
2011040012.tif 000017
【図１８】
2011040012.tif 000018
【図１９】
2011040012.tif 000019
【図２０】
2011040012.tif 000020
【図２１】
2011040012.tif 000021
【図２２】
2011040012.tif 000022
【図３】
2011040012.tif 000023
【図１６】
2011040012.tif 000024
【国際調査報告】
2011040012.tif 000025
2011040012.tif 000026