(57)【要約】  各Ａ／Ｄ変換器の特性（資質）を生かした効率的な制御を行うことができる電力変換制御技術を提供する。  前記検出信号と同一の検出信号または前記検出信号と異なる検出信号を入力する第３Ａ／Ｄ変換器および前記第３Ａ／Ｄ変換器からの信号を入力して第３演算信号を生成する第３演算回路を含む第３制御部を備え、前記動作管理回路は前記第１制御部と前記第２制御部と前記第３制御部の動作を管理する。
2011122686.tif 000002
【特許請求の範囲】
【請求項１】
出力電圧、出力電流、入力電圧、入力電流、スイッチ電流、リアクトル電流のうち少なくとも１つの検出信号に基づきスイッチ動作時間データを生成し、当該スイッチ動作時間データに基づき電力変換用スイッチのためのオン・オフ制御信号を生成する電力変換回路の制御装置において、
前記検出信号を入力してＡ／Ｄ変換を行なう第１Ａ／Ｄ変換器および前記第１Ａ／Ｄ変換器からのディジタル信号を入力して第１演算信号を生成する第１演算回路を含む第１制御部と、
前記検出信号を入力してＡ／Ｄ変換を行なう第２Ａ／Ｄ変換器および前記第２Ａ／Ｄ変換器からのディジタル信号を入力して第２演算信号を生成する第２演算回路を含む第２制御部と、
前記スイッチ動作時間データを生成するスイッチ動作時間データ生成部と、
前記第１制御部と前記第２制御部と前記スイッチ動作時間データ生成部との動作を管理する動作管理回路と、
を備え、
前記第１Ａ／Ｄ変換器と前記第２Ａ／Ｄ変換器とが、
第１Ａ／Ｄ変換器のサンプリング速度＞第２Ａ／Ｄ変換器のサンプリング速度
第１Ａ／Ｄ変換器の分解能＜第２Ａ／Ｄ変換器の分解能
の関係を有し、
前記第１演算回路と前記第２演算回路とが、
第１演算回路の単位演算時間＜第２演算回路の単位演算時間
単位演算時間：各演算回路が１つの演算結果を生成するのに要する時間
の関係を有し、
前記第１演算回路が前記第１Ａ／Ｄ変換器からのディジタル信号を入力して第１演算信号を生成するとともに、前記第２演算回路が前記第２Ａ／Ｄ変換器からのディジタル信号を入力して第２演算信号を生成し、
前記スイッチ動作時間データ生成部が、前記第１演算信号と前記第２演算信号とを合成して前記電力変換用スイッチの前記スイッチ動作時間データを生成する、
ことを特徴とする電力変換制装置の制御装置。
【請求項２】
さらに、前記検出信号と同一の検出信号または前記検出信号と異なる検出信号を入力する第３Ａ／Ｄ変換器および前記第３Ａ／Ｄ変換器からの信号を入力して第３演算信号を生成する第３演算回路を含む第３制御部を備え、
前記動作管理回路は前記第１制御部と前記第２制御部と前記第３制御部の動作を管理し、
前記第１Ａ／Ｄ変換器と前記第２Ａ／Ｄ変換器と前記第３Ａ／Ｄ変換器とが、
第１Ａ／Ｄ変換器のサンプリング速度＞第２Ａ／Ｄ変換器のサンプリング速度≧第３Ａ／Ｄ変換器のサンプリング速度
または、
第１Ａ／Ｄ変換器のサンプリング速度＞第３Ａ／Ｄ変換器のサンプリング速度≧第２Ａ／Ｄ変換器のサンプリング速度
第１Ａ／Ｄ変換器の分解能＜第２Ａ／Ｄ変換器の分解能≦第３Ａ／Ｄ変換器の分解能
または、
第１Ａ／Ｄ変換器の分解能＜第３Ａ／Ｄ変換器の分解能≦第２Ａ／Ｄ変換器の分解能
の関係を有し、
前記第１演算回路が前記第１Ａ／Ｄ変換器からのディジタル信号を入力して前記第１演算信号を生成し、前記第２演算回路が前記第２Ａ／Ｄ変換器からのディジタル信号を入力して前記第２演算信号を生成し、前記第３演算回路が前記第３Ａ／Ｄ変換器からのディジタル信号を入力して前記第３演算信号を生成し、
前記第１演算回路と前記第２演算回路と前記第３演算回路とが、
第１演算回路の単位演算時間＜第２演算回路の単位演算時間≦第３演算回路の単位演算時間
または、
第１演算回路の単位演算時間＜第３演算回路の単位演算時間≦第２演算回路の単位演算時間
の関係を有し、
前記スイッチ動作時間データ生成部が、前記第１演算信号と前記第２演算信号と前記第３演算信号とを合成し、前記電力変換用スイッチの前記スイッチ動作時間データを生成する、
ことを特徴とする請求項１に記載の電力変換制装置の制御装置。
【請求項３】
前記第１Ａ／Ｄ変換器、前記第２Ａ／Ｄ変換器、前記第３Ａ／Ｄ変換器の前段に、フィルタを備えたことを特徴とする請求項１または２に記載の電力変換回路の制御装置。
【請求項４】
前記第１Ａ／Ｄ変換器の前段に、前記検出信号の検出値を所定のレンジ幅切り出して増幅する増幅器を備えたことを特徴とする請求項１から３の何れかに記載の電力変換回路の制御装置。
【請求項５】
前記電力変換用スイッチの１オン・オフ周期あたりの前記第１演算回路の計算回数が、前記第２演算回路の前記計算回数よりも多いことを特徴とする請求項１から４の何れかに記載の電力変換回路の制御装置。
【請求項６】
前記電力変換用スイッチの１オン・オフ周期あたりの前記第１演算回路の計算回数が、前記第２演算回路の前記計算回数よりも多く、かつ前記電力変換用スイッチの１オン・オフ周期において、前記第１演算回路の計算結果が、少なくとも１回更新されることを特徴とする請求項１から４の何れかに記載の電力変換回路の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力電圧、出力電流、スイッチ電流等の検出信号に基づき、電力変換用スイッチのためのオン・オフ制御信号を生成する電力変換回路の制御装置に関し、各Ａ／Ｄ変換器の特性（資質）を生かした効率的な制御を行うことができる電力変換制御技術に関する。
【技術背景】
【０００２】
電力変換回路の制御装置では、出力電圧、出力電流、スイッチ電流等の検出信号を複数の制御要素の演算に使用することがある。
図１３は電力変換回路９の出力電圧ｅoを検出し、制御装置８により電力変換回路９の電力変換用スイッチをする電力変換システムを示している（特許文献１参照）。
【０００３】
制御装置８は、アナログの出力電圧ｅoをＡ／Ｄ変換器８１によりディジタル電圧値Ｅ＿ＯＵＴに変換して比例制御要素８２１１に送出するとともに、微分・積分制御要素８２１２にも送出している。
【０００４】
比例制御要素８２１１の演算結果（出力信号Ｄ１）および微分・積分制御要素８２１２の演算結果（出力信号Ｄ２）は後段の加算器８２２に送られ、加算器８２２は比例制御要素８２１１の演算サイクルで、加算結果（出力信号Ｄ）を後段の駆動信号生成部８３に出力している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】ＰＣＴ／ＪＰ２００９／０５３７７３
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、一般に、Ａ／Ｄ変換器は、通常、分解能が高くなればサンプリング速度は低くなる。もちろん、逆にサンプリング速度を高くしようとすると分解能は低下するといった特性を有している。【０００７】
このようなことから、図１３の制御装置８において比例制御要素８２１１の応答を高速にするべく、Ａ／Ｄ変換器８１のサンプリング速度を高くすると、分解能が低下し、結果として微分・積分制御要素８２１２の精度が悪くなる。【０００８】
逆に、微分・積分制御要素８２１２の精度を高めるべく、Ａ／Ｄ変換器８１の分解能を高くすると、サンプリング速度が低下し、結果として比例制御要素８２１１の応答が悪くなる。【０００９】
本発明の目的は、出力電圧、出力電流、スイッチ電流等の検出信号に基づき、電力変換用スイッチのためのオン・オフ制御信号を生成する電力変換回路の制御装置において、同一検出信号を、“高分解能／低サンプリング速度”特性（資質）のＡ／Ｄ変換器および“低分解能／高サンプリング速度”特性のＡ／Ｄ変換器によりＡ／Ｄ変換し、各後段の制御演算部ではそれぞれの変換データに基づき、前記各Ａ／Ｄ変換器の特性を生かした効率的な演算を行うことができる電力変換回路の制御装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明者は、定常時における制御（出力が静的に変化する際の制御）では、量子化精度は低くてよいが、時間分解能が高い必要がある一方で、過渡時における制御（出力が動的に変化する際の制御）では、時間分解能は低くてよいが、量子化精度が高い必要があることに着目した。
そして、ある演算（上記した単一の処理）の、ある部分を低ビット（たとえば、８ビット）で計算し、他の部分を高ビット（１６ビット）で計算することで、高速低ビット（たとえば、８ビット）のＡ／Ｄ変換器と、低速高いビット（たとえば、１６ビット）のＡ／Ｄ変換器とを使用することで、価格が格段に高い高速高ビットのＡ／Ｄ変換器を使用することなく、当該高速高ビットのＡ／Ｄ変換器を使用したと同様の電力変換回路の制御装置を提供することができる、との知見を得て本発明をなすに至った。【００１１】
本発明の電力変換回路は（１）から（６）を要旨とする。
（１）
出力電圧、出力電流、入力電圧、入力電流、スイッチ電流、リアクトル電流のうち少なくとも１つの検出信号に基づきスイッチ動作時間データを生成し、当該スイッチ動作時間データに基づき電力変換用スイッチのためのオン・オフ制御信号を生成する電力変換回路の制御装置において、
前記検出信号を入力してＡ／Ｄ変換を行なう第１Ａ／Ｄ変換器および前記第１Ａ／Ｄ変換器からのディジタル信号を入力して第１演算信号を生成する第１演算回路を含む第１制御部と、
前記検出信号を入力してＡ／Ｄ変換を行なう第２Ａ／Ｄ変換器および前記第２Ａ／Ｄ変換器からのディジタル信号を入力して第２演算信号を生成する第２演算回路を含む第２制御部と、
前記スイッチ動作時間データを生成するスイッチ動作時間データ生成部と、
前記第１制御部と前記第２制御部と前記スイッチ動作時間データ生成部との動作を管理する動作管理回路と、
を備え、
前記第１Ａ／Ｄ変換器と前記第２Ａ／Ｄ変換器とが、
第１Ａ／Ｄ変換器のサンプリング速度＞第２Ａ／Ｄ変換器のサンプリング速度
第１Ａ／Ｄ変換器の分解能＜第２Ａ／Ｄ変換器の分解能
の関係を有し、
前記第１演算回路と前記第２演算回路とが、
第１演算回路の単位演算時間＜第２演算回路の単位演算時間
単位演算時間：各演算回路が１つの演算結果を生成するのに要する時間
の関係を有し、
前記第１演算回路が前記第１Ａ／Ｄ変換器からのディジタル信号を入力して第１演算信号を生成するとともに、前記第２演算回路が前記第２Ａ／Ｄ変換器からのディジタル信号を入力して第２演算信号を生成し、
前記スイッチ動作時間データ生成部が、前記第１演算信号と前記第２演算信号とを合成して前記電力変換用スイッチの前記スイッチ動作時間データを生成する、
ことを特徴とする電力変換制装置の制御装置。
なお、スイッチ動作時間データは、具体的には、スイッチオン時間，スイッチオフ時間の一方、あるいは双方であってもよい。また、オン・オフ制御は、周期が一定でオン時間やオフ時間を律するものであってもよいし、周期が一定ではなくオン時間やオフ時間を律するものであってもよい。【００１２】
（２）  さらに、前記検出信号と同一の検出信号または前記検出信号と異なる検出信号を入力する第３Ａ／Ｄ変換器および前記第３Ａ／Ｄ変換器からの信号を入力して第３演算信号を生成する第３演算回路を含む第３制御部を備え、
前記動作管理回路は前記第１制御部と前記第２制御部と前記第３制御部の動作を管理し、
前記第１Ａ／Ｄ変換器と前記第２Ａ／Ｄ変換器と前記第３Ａ／Ｄ変換器とが、
第１Ａ／Ｄ変換器のサンプリング速度＞第２Ａ／Ｄ変換器のサンプリング速度≧第３Ａ／Ｄ変換器のサンプリング速度
または、
第１Ａ／Ｄ変換器のサンプリング速度＞第３Ａ／Ｄ変換器のサンプリング速度≧第２Ａ／Ｄ変換器のサンプリング速度
第１Ａ／Ｄ変換器の分解能＜第２Ａ／Ｄ変換器の分解能≦第３Ａ／Ｄ変換器の分解能
または、
第１Ａ／Ｄ変換器の分解能＜第３Ａ／Ｄ変換器の分解能≦第２Ａ／Ｄ変換器の分解能
の関係を有し、
前記第１演算回路が前記第１Ａ／Ｄ変換器からのディジタル信号を入力して前記第１演算信号を生成し、前記第２演算回路が前記第２Ａ／Ｄ変換器からのディジタル信号を入力して前記第２演算信号を生成し、前記第３演算回路が前記第３Ａ／Ｄ変換器からのディジタル信号を入力して前記第３演算信号を生成し、
前記第１演算回路と前記第２演算回路と前記第３演算回路とが、
第１演算回路の単位演算時間＜第２演算回路の単位演算時間≦第３演算回路の単位演算時間
または、
第１演算回路の単位演算時間＜第３演算回路の単位演算時間≦第２演算回路の単位演算時間
の関係を有し、
前記スイッチ動作時間データ生成部が、前記第１演算信号と前記第２演算信号と前記第３演算信号とを合成し、前記電力変換用スイッチの前記スイッチ動作時間データを生成する、
ことを特徴とする（１）に記載の電力変換制装置の制御装置。【００１３】
（３）  前記第３Ａ／Ｄ変換器の前段に、ローパスフィルタを備えたことを特徴とする（２）に記載の電力変換回路の制御装置。【００１４】
（４）  前記第１Ａ／Ｄ変換器の前段に、前記検出信号の検出値を所定のレンジ幅切り出して増幅する増幅器を備えたことを特徴とする（１）から（３）の何れかに記載の電力変換回路の制御装置。【００１５】
（５）  前記電力変換用スイッチの１オン・オフ周期あたりの前記第１演算回路の計算回数が、前記第２演算回路の前記計算回数よりも多いことを特徴とする（１）から（４）の何れかに記載の電力変換回路の制御装置。【００１６】
（６）  前記電力変換用スイッチの１オン・オフ周期あたりの前記第１演算回路の計算回数が、前記第２演算回路の前記計算回数よりも多く、かつ前記電力変換用スイッチの１オン・オフ周期において、前記第１演算回路の計算結果が、少なくとも１回更新されることを特徴とする（１）から（４）の何れかに記載の電力変換回路の制御装置。
【発明の効果】
【００１７】
本発明によれば、“高分解能／低サンプリング速度”および“低分解能／高サンプリング速度”のＡ／Ｄ変換器を使用し、出力が動的に変化したときは“低分解能／高サンプリング速度”の制御部による演算が大きな比重を占め、静的な変化に対しては“高分解能／低サンプリング速度”の制御部による演算が大きな比重を占める。【００１８】
本発明では、“高分解能／低サンプリング速度”の制御部に使用されるＡ／Ｄ変換器および“低分解能／高サンプリング速度”の制御部に使用されるＡ／Ｄ変換器の何れもが、低コストなので、制御装置の低製造コスト化が可能である。【００１９】
具体的には、Ａ／Ｄ変換器は、８ビット以下のものが安価であるが、それよりビット数が高いものは飛躍的に価格が高くなる。また、８ビットを超える低速のＡ／Ｄ変換器は、たとえば８ビット以下のＡ／Ｄ変換器を複数組み合わせて作製することができる。【００２０】
また本発明では、出力の動的変化に対する安定性が高いので、出力キャパシタとして小容量のものを採用でき、結果として電力変換回路の小型化に貢献できる。【００２１】
さらに、たとえば高速８ビットのＡ／Ｄ変換器の消費電力と低速１６ビットのＡ／Ｄ変換器の消費電力の合算は、高速１６ビットのＡ／Ｄ変換器の消費電力よりも、圧倒的に小さい（たとえば、０．１倍程度）なので、数十秒から数分の間隔でスリープモードとアクティブモードをくり返すことがある近時の電子機器の電源に好適である。
【図面の簡単な説明】
【００２２】
【図１】電圧制御を行う本発明の電力変換回路の制御装置の実施形態を示す説明図である。
【図２】図１の実施形態に用いられる具体的回路図を示す説明図である。
【図３】（Ａ）に第１演算回路の出力と第２演算回路の出力とが演算器により加算される様子を示す図、（Ｂ）は具体的な演算を示す図である。
【図４】電力変換用スイッチの１オン・オフ周期あたりの第１演算回路の計算回数を、第２演算回路の計算回数と同じにした例を示す図である。
【図５】電力変換用スイッチの１オン・オフ周期あたりの第１演算回路の計算回数を、第２演算回路の計算回数よりも多く例を示す図である。
【図６】第１Ａ／Ｄ変換器の前段に増幅器を配置して部分的に分解能を高くした実施形態を示す図である。
【図７】図６の回路の動作説明図である。
【図８】図６の回路の動作説明図である。
【図９】本発明の第３実施形態を示す説明図である。
【図１０】第３実施例に用いられる具体的回路図を示す説明図である。
【図１１】本発明の第４実施形態を示す説明図である。
【図１２】本発明の第５実施形態を示す説明図である。
【図１３】本発明の第５実施形態の変形例を示す説明図である。
【図１４】本発明の第５実施形態を示す説明図である。
【図１５】本発明の制御例を示す説明図である。
【図１６】本発明の他の制御例を示す説明図である。
【図１７】従来の電力変換回路の制御装置の説明図である。
【発明を実施するための形態】
【００２３】
図１は本発明の一実施形態を示す説明図である。図１の制御装置１Ａでは、電力変換回路２の出力電圧ｅoを制御（典型的にあは低電圧制御）する例を示している。
図１において、電力変換回路２には直流電源２０１と負荷２０２とが接続されており、電力変換用スイッチは、制御装置１Ａにより駆動される。
【００２４】
電力変換回路２は、本実施形態では、図２の回路図に示すように、電力変換用スイッチＳＷと転流ダイオードＦＤとインダクタンスＬとキャパシタＣとからなり、入力側に直流電源２０１が、出力側に負荷２０２が接続されており、出力電圧ｅoが制御装置１Ａに送出され、制御装置１Ａは出力電圧ｅoに応じたオン・オフ制御信号ＤSWを電力変換用スイッチＳＷに送出している。
【００２５】
制御装置１Ａは第１制御部１１Ａと第２制御部１２Ａとスイッチオフ時間データ生成部（本発明のスイッチ動作時間データ生成部）１４と駆動信号生成部１５と動作管理回路１６Ａとを備えている。ここで、動作管理回路１６Ａは、第１制御部１１Ａ，第２制御部１２Ａ，スイッチオフ時間データ生成部１４，駆動信号生成部１５などの動作タイミングの調整等の管理をしている。
【００２６】
第１制御部１１Ａは、第１Ａ／Ｄ変換器１１１と第１演算回路１１２とフィルタ１１３とを有している。第１Ａ／Ｄ変換器１１１は、電力変換回路２の出力電圧ｅoを検出信号として、フィルタ１１３を介して入力してＡ／Ｄ変換を行なう。第１演算回路１１２は、第１Ａ／Ｄ変換器１１１からのディジタル信号を入力して第１演算信号を生成する。
【００２７】
第２制御部１２Ａは、第２Ａ／Ｄ変換器１２１と第２演算回路１２２とフィルタ１２３とを有している。第２Ａ／Ｄ変換器１２１は、電力変換回路２の出力電圧ｅoを検出信号として、フィルタ１２３を介して入力してＡ／Ｄ変換を行なう。第２演算回路１２２は、第２Ａ／Ｄ変換器１２１からのディジタル信号を入力して第２演算信号を生成する。
【００２８】
図１の制御装置１Ａでは、第１演算回路１１２が比例制御を行い、第２演算回路１２２が積分制御または微分・積分制御を行う場合を示している。
【００２９】
スイッチオフ時間データ生成部１４は、第１制御部１１Ａの出力信号（第１演算回路１１２の演算結果）Ｄ１と第２制御部１２Ａの出力信号（第２演算回路１２２の演算結果）Ｄ２とを合成して、スイッチ動作時間データＤ、すなわちスイッチ動作時間を意味する信号（本実施形態では、オフ時間信号）を生成し、これを駆動信号生成部１５に送出する。そして、駆動信号生成部１５は、オン・オフ制御信号ＤSWを電力変換回路２の電力変換用スイッチに送出して当該スイッチを駆動する。
【００３０】
図３（Ａ）に、Ｄ１とＤ２とが演算器（ＡＬＵで示す）により加算される様子を示す。
たとえば、第１演算回路１１２では、比例要素のＫP（Ｎrp−Ｎn,m)の演算がなされ、第１演算回路２１２では微分要素ＫD（Ｎn-2−Ｎn-3)と、積分要素ＫI（ＮrI−Ｎn-2)の演算がなされる。
ここで、ＫP，ＫD，ＫIは定数、Ｎrp，Ｎrpは比較用定数、Ｎn,mは、第１Ａ／Ｄ変換器１１１のサンプリング周期（短周期）でのサンプリング値、Ｎn-2，Ｎn-1は、第２Ａ／Ｄ変換器１２１のサンプリング周期（長周期）でのサンプリング値である。
図３（Ｂ）では、ＫP（Ｎrp−Ｎn,m)が８ビットで演算され、ＫD（Ｎn-2−Ｎn-3)＋ＫI（ＮrI−Ｎn-2)が１６ビットで演算され様子を示している。
【００３１】
本発明では、第１Ａ／Ｄ変換器１１１と第２Ａ／Ｄ変換器１２１とが、
第１Ａ／Ｄ変換器１１１のサンプリング速度＞第２Ａ／Ｄ変換器１２１のサンプリング速度
の関係を有し、かつ、
第１Ａ／Ｄ変換器１１１の分解能＜第２Ａ／Ｄ変換器１２１の分解能
の関係を有している。
【００３２】
また、第１演算回路１１２と第２演算回路１２２とが、
第１演算回路１１２の単位演算時間＜第２演算回路１２２の単位演算時間
単位演算時間：各演算回路が１つの演算結果を生成するのに要する時間
の関係を有している。
【００３３】
具体的には、図１の制御装置１Ａでは、第１Ａ／Ｄ変換器１１１として、高速・８ビットのものを使用し、第２Ａ／Ｄ変換器１２１として、低速・１６ビットのもの（たとえば、８ビットのＡ／Ｄ変換器を２つ組み合わせて作製することができる）を使用している。
【００３４】
本発明では、図４に示すように、電力変換用スイッチの１オン・オフ周期あたりの第１演算回路１１２の計算回数を、第２演算回路１２２の計算回数と同じにすることができる。図４において、Ｅｏｕｔは、電力変換回路の出力電圧ｅｏのディジタル値であり、Ｄ１は第１演算回路１１２のディジタル出力値、Ｄ２は第２演算回路１２２の出力電圧値である。
【００３５】
また、図５に示すように、電力変換用スイッチの１オン・オフ周期あたりの第１演算回路１１２の計算回数を、第２演算回路１２２の計算回数よりも多くし、かつスイッチオフ時間データ生成部１４が、電力変換用スイッチの１オン・オフ周期において、第１演算回路１１２の計算結果を更新することができる。
これにより、スイッチオフ時間データ生成部１４は、第２演算回路１２２の計算時間よりも短いサイクルで、オフタイミングを生成することができる。
【００３６】
図６は図１の実施形態の変形例を示す図である。図６では、制御装置１Ｃは、第１制御部１１Ｃと第２制御部１２Ｃとスイッチオフ時間データ生成部１４と駆動信号生成部１５と動作管理回路１６Ｃとを備えている。
第１制御部１１Ｃは、第１Ａ／Ｄ変換器１１１と、第１演算回路１１２と、フィルた１１３と、第１Ａ／Ｄ変換器１１１とフィルタ１１３との間に設けた増幅器１１５とからなる。第２制御部１２Ｃの構成は、図１の第２制御部１２Ａの構成と同じである。
【００３７】
増幅器１１５は電力変換回路２の出力電圧ｅoを入力し、増幅された検出値の所定の値幅を切り出して８ビットでＡ／Ｄ変換することができる。図７（Ａ）に出力電圧ｅoを示し、図７（Ｂ）に増幅された検出値を切り出した様子を示す。
これにより、第１制御部１１Ｃでは８ビットのＡ／Ｄ変換器（第１Ａ／Ｄ変換器１１１）を使用していながら、実質上高い分解能での処理を行うことができる。
【００３８】
図１０は本発明の第３実施形態を示す説明図である。
図１０では、制御装置１Ｄは、第１制御部１１Ｄと第２制御部１２Ｄと第３制御部１３Ｄとスイッチオフ時間データ生成部１４と駆動信号生成部１５と動作管理回路１６Ｄとを備えている。
第１制御部１１Ｄ，第２制御部１２Ｄの構成は、図１の第１制御部１１Ａ、第１制御部１２Ａの構成と同じである。
第３制御部１３Ｄは、第３Ａ／Ｄ変換器１３１と第３演算回路１３２とフィルタ１３３とを備えている。第３演算回路１３２は、第３Ａ／Ｄ変換器１３１からのディジタル信号を入力して第３演算信号（出力信号Ｄ３）を生成する。
【００３９】
動作管理回路１６Ｄは第１制御部１１Ｄと第２制御部１２Ｄと第３制御部１３Ｄの動作を管理する。
本実施形態では、第１Ａ／Ｄ変換器１１１と第２Ａ／Ｄ変換器１２１と第３Ａ／Ｄ変換器１３１とが、
第１Ａ／Ｄ変換器のサンプリング速度＞第２Ａ／Ｄ変換器のサンプリング速度≧第３Ａ／Ｄ変換器のサンプリング速度
または、
第１Ａ／Ｄ変換器のサンプリング速度＞第３Ａ／Ｄ変換器のサンプリング速度≧第２Ａ／Ｄ変換器のサンプリング速度
の関係を有しかつ、
第１Ａ／Ｄ変換器の分解能＜第２Ａ／Ｄ変換器の分解能≦第３Ａ／Ｄ変換器の分解能
または、
第１Ａ／Ｄ変換器の分解能＜第３Ａ／Ｄ変換器の分解能≦第２Ａ／Ｄ変換器の分解能
の関係を有し、かつ、
第１演算回路１１２と第２演算回路１２２と第３演算回路１３２とが、
第１演算回路の単位演算時間＜第２演算回路の単位演算時間≦第３演算回路の単位演算時間
または、
第１演算回路の単位演算時間＜第３演算回路の単位演算時間≦第２演算回路の単位演算時間
の関係を有している。
【００４０】
そして、スイッチオフ時間データ生成部１４は第１制御部１１Ｄが生成する第１演算信号（出力信号Ｄ１）と第２制御部１２Ｄが生成する第２演算信号（出力信号Ｄ２）と第３制御部１３Ｄが生成する第３演算信号（出力信号Ｄ３）とを合成し、電力変換用スイッチＳＷのスイッチ動作時間データ（オフ時間データを意味する出力信号Ｄ）を生成する。
【００４１】
電力変換回路２は、本実施形態では、図１１の回路図に示すように、電力変換用スイッチＳＷと転流ダイオードＦＤとインダクタンスＬとキャパシタＣとからなり入力側に直流電源２０１が、出力側に負荷２０２が接続されており、スイッチ電流ｉSW（検出は抵抗ｒSWにより行われる）および出力電圧ｅoが制御装置１に送出されている。
本実施形態においては、第３制御部１３がスイッチ電流ｉSWに基づく制御を行うことで、直流電源２０１の電圧変動の影響を低減した制御が行われる。
【００４２】
図１３は本発明の第４実施形態を示す説明図である。
図１３では、第２制御部１２が、第２Ａ／Ｄ変換器１２１と第３Ａ／Ｄ変換器１２３とを備えており、第２Ａ／Ｄ変換器１２１は出力電圧ｅoを入力してこれをＡ／Ｄ変換し、第３Ａ／Ｄ変換器１２３はスイッチ電流ｉSWを入力してＡ／Ｄ変換を行う。第２制御部１２が、出力電圧ｅoとスイッチ電流ｉSWとに基づくフィルタ演算を行っている。
【００４３】
本実施形態でも、動作管理回路１６は第１制御部１１と第２制御部１２の動作を管理する。本実施形態では、
第１Ａ／Ｄ変換器１１１のサンプリング速度≧第３Ａ／Ｄ変換器１１３のサンプリング速度＞第２Ａ／Ｄ変換器１２１のサンプリング速度
の関係を有しており、かつ、
第１演算回路１１２の単位演算時間＜第２演算回路１２２の単位演算時間
の関係を有している。
【００４４】
第１演算回路１１２が第１Ａ／Ｄ変換器１１１からのディジタル信号を入力して第１演算信号（出力信号Ｄ１）を生成するとともに、第２演算回路１２２が第２Ａ／Ｄ変換器１２１およびと第３Ａ／Ｄ変換器１２３からのディジタル信号を入力して第２演算信号（出力信号Ｄ２）を生成する。
【００４５】
そして、スイッチオフ時間データ生成部１４は第１制御部１１が出力する第１演算信号（出力信号Ｄ１）と第２制御部１２が出力する第２演算信号（出力信号Ｄ２）とを合成し、電力変換用スイッチＳＷのオフ時間データ（出力信号Ｄ）を生成する。
本実施形態では、第２制御部１２の第２演算回路１２２がフィルタ演算による制御を行うことで、安定した制御が行われる。
【００４６】
図１４は図１３の第４実施形態の変形例を示す図である。図１４では、第１制御部１１は、第１Ａ／Ｄ変換器１１１と、第１演算回路１１２と第１Ａ／Ｄ変換器１１１と、第１Ａ／Ｄ変換器１１１の前段に設けた増幅器１１５とからなる。
【００４７】
増幅器１１５は電力変換回路２の出力電圧ｅoを入力し、増幅された検出値の所定の値幅を切り出してＡ／Ｄ変換することができるので、第１Ａ／Ｄ変換器１１１の分解能を実質上高めることができ、高精度の制御が行われる。さらに、第２演算回路１２２（フィルタ回路）により安定性が高い制御を行うことができる。
【００４８】
図１５は本発明の第５実施形態を示す説明図である。
図１５では、制御装置１は、第１制御部１１および第２制御部１２のほか、第３制御部１３を備えている。第３制御部１３は、第３Ａ／Ｄ変換器１３１と第３演算回路１３２を備えている。第３Ａ／Ｄ変換器１３１は、スイッチ電流ｉSWを入力してＡ／Ｄ変換を行なう。第３演算回路１３２は、第３Ａ／Ｄ変換器１３１からのディジタル信号を入力して第３演算信号（出力信号Ｄ３）を生成する。
【００４９】
動作管理回路１６は第１制御部１１と第２制御部１２と第３制御部１３の動作を管理する。本実施形態では、
第１Ａ／Ｄ変換器１１１のサンプリング速度＞第３Ａ／Ｄ変換器１１３のサンプリング速度≧第２Ａ／Ｄ変換器１２１のサンプリング速度
の関係を有しており、かつ、
第１演算回路１１２の単位演算時間＜第３演算回路１３２の単位演算時間≦第２演算回路１２２の単位演算時間
の関係を有している。
【００５０】
そして、スイッチオフ時間データ生成部１４は第１制御部１１が生成する第１演算信号（出力信号Ｄ１）と第２制御部１２が生成する第２演算信号（出力信号Ｄ２）と第３制御部１３が生成する第３演算信号（出力信号Ｄ３）とを合成し、電力変換用スイッチＳＷのオフ時間データ（出力信号Ｄ）を生成する。
電力変換回路２は、たとえば第３実施形態において示した回路（図１１参照）が適用される。
【００５１】
本実施形態においては、第３制御部１３がスイッチ電流ｉSWに基づく制御を行うことで、直流電源２０１の電圧変動の影響を低減した制御が行われる。
【００５２】
なお、上記の実施形態では、出力電圧ｅo、あるいはさらにスイッチ電流ｉSWを検出して制御を行う場合を説明したが、本発明では、電力変換回路２の出力電流ｉo，入力電圧ｅi，入力電流ｉi，リアクトル電流ｉLを検出して制御を行うことができる。
また、上記の実施形態では、オン・オフ制御信号、すなわちスイッチ動作時間を意味する信号が、オフ時間信号である場合を説明したが、本発明ではこれに限定されず、スイッチ動作時間を意味する信号が、オン時間信号である場合、オン時間信号およびオフ時間信号である場合等に適用できる。
【００５３】
従来、電力変換回路は、アナログ制御装置により運転され場合が、殆どであり、アナログ制御回路では、動作特性が、構成素子の特性に依存する。このため、部品特性の精度や品質のバラつき、素子特性に起因する動作範囲の限定など、種々の短所があり、ディジタル制御装置の開発が望まれている。
ディジタル制御装置で動作する同等電源を作製しようとすると、たとえば高速１６ビットのＡ／Ｄ変換器が高価となる。このため、市場は、アナログ制御装置と同価格帯のディジタル制御装置を要求している。
なお、アナログ制御回路の場合には、電力変換回路の出力コンデンサとして大容量のものを採用しなくてはならないが、本発明の制御回路は。ディジタル回路で実現される。したがって、アナログ制御回路に比較して、制御回路を小型化できるので、これに伴う低価格化も期待できる。
【符号の説明】
【００５４】
１  制御装置
２  電力変換回路
１１  第１制御部
１２  第２制御部
１３  第３制御部
１４  スイッチオフ時間データ生成部
１５  駆動信号生成部
１６  動作管理回路
１１１  第１Ａ／Ｄ変換器
１１２  第１演算回路
１１３，１２３，１３１  第３Ａ／Ｄ変換器
１１５，１１５１，１１５２  増幅器
１２１  第２Ａ／Ｄ変換器
１２２  第２演算回路
１３２  第３演算回路
２０１  直流電源
２０２  負荷
Ｃ  キャパシタ
Ｄ，Ｄ１，Ｄ２，Ｄ３  出力信号
Ｅ  ディジタル電圧値
ＦＤ  転流ダイオード
Ｌ  インダクタンス
ＳＷ  電力変換用スイッチ
ｅi  入力電圧
ｅo  出力電圧
ｉL  リアクトル電流
ｉSW  スイッチ電流
ｉi  入力電流
ｉo  出力電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１７】
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【図１５】
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【図１６】
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【国際調査報告】
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