(57)【要約】  本発明は、開口率の低下を招くことなく、低消費電力で液晶の劣化及び表示品質の低下を防止できる表示装置を提供することを目的とする。  液晶容量素子（Ｃｌｃ）の対向電極（８０）には、対向電圧（Ｖｃｏｍ）が印加される。画素電極（２０）、第１スイッチ回路（２２）の一端、第２スイッチ回路（２３）の一端、第２トランジスタ（Ｔ２）の第１端子が、内部ノード（Ｎ１）を形成する。第１スイッチ回路（２２）の他端はソース線（ＳＬ）に接続され、第２スイッチ回路（２３）の他端は電圧供給線（ＶＳＬ）に接続される。  第２スイッチ回路（２３）内の第１トランジスタ（Ｔ１）の制御端子、第２トランジスタ（Ｔ２）の第２端子、及びブースト容量素子（Ｃｂｓｔ）の一端は、出力ノード（Ｎ２）を形成する。ブースト容量素子（Ｃｓｂｔ）の他端はブースト線（ＢＳＴ）に接続され、第２トランジスタ（Ｔ２）の制御端子はリファレンス線（ＲＥＦ）に接続される。  本発明の構成によれば、書き込み動作によることなく、表示素子部分の両端間の電圧の絶対値を直前の書き込み動作時の値に復帰させる動作（セルフリフレッシュ動作）を実行することができる。
2011089781.tif 000002
【特許請求の範囲】
【請求項１】
画素回路を複数配置してなる画素回路群を有する表示装置であって、
前記画素回路は、
単位表示素子を含む表示素子部と、
前記表示素子部の一部を構成し、前記表示素子部に印加される画素データの電圧を保持する内部ノードと、
少なくとも所定のスイッチ素子を経由して、データ信号線から供給される前記画素データの電圧を前記内部ノードに転送する第１スイッチ回路と、
所定の電圧供給線に供給される電圧を、前記所定のスイッチ素子を経由せずに前記内部ノードに転送する第２スイッチ回路と、
前記内部ノードが保持する前記画素データの電圧に応じた所定の電圧を第１容量素子の一端に保持すると共に、前記第２スイッチ回路の導通非導通を制御する制御回路と、を備えてなり、
第１端子、第２端子、並びに、前記第１及び第２端子間の導通を制御する制御端子を有する第１〜第２トランジスタ素子のうち、前記第１トランジスタ素子を前記第２スイッチ回路が、前記第２トランジスタ素子を前記制御回路がそれぞれ有し、
前記制御回路は、前記第２トランジスタ素子と前記第１容量素子の直列回路で構成され、
前記第１スイッチ回路の一端が前記データ信号線に接続し、
前記第２スイッチ回路の一端が前記電圧供給線に接続し、
前記第１及び第２スイッチ回路の各他端、及び前記第２トランジスタ素子の第１端子が前記内部ノードに接続し、
前記第１トランジスタ素子の制御端子、前記第２トランジスタ素子の第２端子、及び前記第１容量素子の一端が相互に接続して前記制御回路の出力ノードを形成し、
前記第２トランジスタ素子の制御端子が第１制御線に接続し、
前記第１容量素子の他端が第２制御線に接続し、
前記所定のスイッチ素子は、第１端子、第２端子、並びに前記第１及び第２端子間の導通を制御する制御端子を有する第３トランジスタ素子であって、前記制御端子が走査信号線に接続する構成であり、
前記データ信号線を各別に駆動するデータ信号線駆動回路、前記第１制御線、第２制御線、及び前記電圧供給線を各別に駆動する制御線駆動回路、並びに前記走査信号線を駆動する走査信号線駆動回路を備え、
複数の前記画素回路に対して、前記第２スイッチ回路と前記制御回路を作動させて前記内部ノードの電圧変動を同時に補償するセルフリフレッシュ動作時に、前記データ信号線駆動回路、前記制御線駆動回路、及び前記走査信号線駆動回路が、所定のシーケンスに従って動作制御する構成であり、
前記所定のシーケンスは、
前記走査信号線駆動回路が前記画素回路群に含まれる全部の前記画素回路に接続する前記走査信号線に第１走査電圧を印加して、前記第３トランジスタ素子を非導通状態とする第１ステップと、
前記制御線駆動回路が、前記第１制御線に対して、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態の場合には前記第２トランジスタ素子によって前記第１容量素子の一端から前記内部ノードに向けての電流が遮断され、第２電圧状態の場合には前記第２トランジスタ素子を導通状態とする第１制御電圧を印加する第２ステップと、
前記第１及び第２ステップの実行後に、前記制御線駆動回路が、前記第２制御線に対して第１ブースト電圧を印加することにより、前記第１容量素子の一端に前記第１容量素子を介した容量結合による電圧変化を与えることで、前記内部ノードの電圧が前記第１電圧状態の場合には前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とする一方、前記内部ノードの電圧が前記第２電圧状態の場合には前記第１トランジスタ素子を非導通状態とする第３ステップと、
前記第３ステップの後に、前記制御線駆動回路が、前記第１制御線に対する印加電圧を第２制御電圧に変更することにより、前記内部ノードの電圧状態が前記第１電圧状態か前記第２電圧状態に関係なく前記第２トランジスタ素子によって前記第１容量素子の一端から前記内部ノードに向けての電流を遮断する第４ステップと、
前記第４ステップの後に、前記走査信号線駆動回路が、前記画素回路群に含まれる全部の前記画素回路に接続する前記走査信号線に対して第２走査電圧を印加して前記第３トランジスタ素子を導通状態とし、前記データ線駆動制御回路が、前記データ信号線に前記第２電圧状態の前記画素データの電圧を印加する第５ステップと、
前記第５ステップの後に、前記走査信号線駆動回路が、前記画素回路群に含まれる全部の前記画素回路に接続する前記走査信号線に対して前記第１走査電圧を印加して前記第３トランジスタ素子を非導通状態とし、前記制御線駆動回路が、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記電圧供給線に前記第１電圧状態の前記画素データの電圧を印加する第６ステップと、を有することを特徴とする表示装置。
【請求項２】
前記第２スイッチ回路は、制御端子が第３制御線に接続された第４トランジスタ素子と前記第１トランジスタ素子との直列回路で構成され、
前記制御線駆動回路は、前記第１及び第２制御線に加えて、前記第３制御線の駆動を行う構成であって、
前記所定のシーケンスの前記第６ステップは、
前記制御線駆動回路が、前記第３制御線に対して所定電圧を与えて前記第４トランジスタ素子を導通させた状態で、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記電圧供給線に前記第１電圧状態の前記画素データの電圧を印加する動作であることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記データ信号線が前記電圧供給線として兼用される構成であって、
前記所定のシーケンスの前記第６ステップは、
前記制御線駆動回路に代えて前記データ線駆動回路が、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記電圧供給線を兼ねる前記データ信号線に対し、前記第１電圧状態の前記画素データの電圧を印加する動作であることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記画素回路は、一端を前記内部ノードに接続し、他端を第４制御線に接続する第２容量素子を更に備えており、
前記第４制御線が前記電圧供給線として兼用される構成であり、
前記所定のシーケンスは、前記第１〜第６ステップにわたって、前記制御線駆動回路が前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記第４制御線に前記第１電圧状態の前記画素データの電圧を印加する動作を有することを特徴とする請求項２に記載の表示装置。
【請求項５】
前記画素回路は、前記第１スイッチ回路が、前記第２スイッチ回路内の前記第３トランジスタ素子と前記第４トランジスタ素子との直列回路、又は前記第２スイッチ回路内の前記第３トランジスタ素子の制御端子に制御端子が接続する第５トランジスタと前記第３トランジスタ素子との直列回路で構成されており、
前記所定のシーケンスは、少なくとも前記第５ステップ及び前記第６ステップにおいて、前記制御線駆動回路が前記第３制御線に対して所定電圧を与えて前記第４トランジスタ素子を導通させる動作を有することを特徴とする請求項２又は３に記載の表示装置。
【請求項６】
前記第２スイッチ回路は、制御端子が前記第２制御線に接続された第４トランジスタ素子と前記第１トランジスタ素子との直列回路で構成されていることを特徴とする請求項１に記載の表示装置。
【請求項７】
前記データ信号線が前記電圧供給線として兼用される構成であって、
前記所定のシーケンスにおける前記第６ステップは、
前記制御線駆動回路に代えて前記データ線駆動回路が、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記電圧供給線を兼ねる前記データ信号線に対し、前記第１電圧状態の前記画素データの電圧を印加する動作であることを特徴とする請求項６に記載の表示装置。
【請求項８】
前記画素回路は、前記第１スイッチ回路が、前記第２スイッチ回路内の前記第３トランジスタ素子と前記第４トランジスタ素子との直列回路、又は前記第２スイッチ回路内の前記第３トランジスタ素子の制御端子に制御端子が接続する第５トランジスタと前記第４トランジスタ素子との直列回路で構成されていることを特徴とする請求項６又は７に記載の表示装置。
【請求項９】
前記所定のシーケンスは、
前記第６ステップの後に、前記制御線駆動回路が、前記第１制御線に対する印加電圧を第３制御電圧に変更することにより、前記内部ノードの電圧状態が前記第１電圧状態か前記第２電圧状態に関係なく前記第２トランジスタ素子を導通して、前記内部ノードと前記出力ノードを同電位にする第７ステップを有することを特徴とする請求項１〜４、６〜７のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素回路及びこれを備えた表示装置に関し、特にアクティブマトリクス型の表示装置に関する。
【背景技術】
【０００２】
携帯電話や携帯型ゲーム機等の携帯用端末は、その表示手段として液晶表示装置を用いるのが一般的である。また、携帯電話等は、バッテリで駆動されることから、消費電力の低減が強く要請される。このため、時刻や電池残量といった常時表示を必要とする情報については、反射型サブパネルに表示している。また、最近では、同一メインパネルにて、フルカラー表示による通常表示と反射型での常時表示との両立が要求されるようになってきている。【０００３】
図４７に、一般的なアクティブマトリクス型の液晶表示装置の画素回路の等価回路を示す。また、図４８に、ｍ×ｎ画素のアクティブマトリクス型の液晶表示装置の回路配置例を示す。なお、ｍ，ｎはいずれも２以上の整数である。【０００４】
図４８に示すように、ｍ本のソース線ＳＬ１，ＳＬ２，……，ＳＬｍと、ｎ本の走査線ＧＬ１，ＧＬ２，……，ＧＬｎの各交点に、薄膜トランジスタ（ＴＦＴ）からなるスイッチ素子を設ける。図４７では、各ソース線ＳＬ１，ＳＬ２，……，ＳＬｍを、ソース線ＳＬで代表し、同様に、各走査線ＧＬ１，ＧＬ２，……，ＧＬｎを代表してＧＬと符号を付している。【０００５】
図４７に示すように、ＴＦＴを介して液晶容量素子Ｃｌｃと補助容量素子Ｃｓが並列に接続されている。液晶容量素子Ｃｌｃは画素電極２０と対向電極８０の間に液晶層を設けた積層構造で構成される。対向電極は共通（コモン）電極とも呼ばれる。【０００６】
なお、図４８では、各画素回路については、簡略的にＴＦＴと画素電極（黒色の矩形部分）だけを表示している。【０００７】
補助容量Ｃｓは、一端（一方の電極）が画素電極２０に、他端（他方の電極）が補助容量線ＣＳＬに接続しており、画素電極２０に保持される画素データの電圧を安定化する。補助容量Ｃｓは、ＴＦＴのリーク電流、液晶分子の有する誘電率異方性により黒表示と白表示で液晶容量素子Ｃｌｃの電気容量が変動すること、及び、画素電極と周辺配線間の寄生容量を介して生じる電圧変動等に起因して、画素電極に保持する画素データの電圧が変動するのを抑制する効果がある。走査線の電圧を順次制御することで、１本の走査線に接続するＴＦＴが導通状態となり、走査線単位で各ソース線に供給される画素データの電圧が対応する画素電極に書き込まれる。【０００８】
フルカラー表示による通常表示では、表示内容が静止画の場合でも、１フレーム毎に、同じ画素に同じ表示内容が繰り返し書き込まれる。このように、画素電極に保持する画素データの電圧が更新されることで、画素データの電圧変動が最小限に抑制され、高品質な静止画の表示が担保される。【０００９】
液晶表示装置を駆動するための消費電力は、ソースドライバによるソース線駆動のための消費電力にほぼ支配され、概ね、以下の数１に示す関係式によって表される。なお、数１において、Ｐは消費電力，ｆはリフレッシュレート（単位時間当たりの１フレーム分のリフレッシュ動作回数），Ｃはソースドライバによって駆動される負荷容量，Ｖはソースドライバの駆動電圧，ｎは走査線数，ｍはソース線数をそれぞれ示す。ここで、リフレッシュ動作とは、表示内容を保持しながらソース線を介して画素電極に対して電圧を印加する動作を指す。【００１０】
（数１）
Ｐ∝ｆ・Ｃ・Ｖ２・ｎ・ｍ【００１１】
ところで、常時表示の場合は、表示内容が静止画であることから、必ずしも画素データの電圧を１フレーム毎に更新する必要はない。このため、液晶表示装置の消費電力を更に低減するために、この常時表示時のリフレッシュ周波数を下げることが行われている。しかし、リフレッシュ周波数を下げると、ＴＦＴのリーク電流により、画素電極に保持されている画素データ電圧が変動する。当該電圧変動が、各画素の表示輝度（液晶の透過率）の変動となり、フリッカとして観測されるようになる。また、各フレーム期間における平均電位も低下するので、十分なコントラストを得られない等の表示品位の低下を招くおそれもある。【００１２】
ここで、電池残量や時刻表示等の静止画の常時表示において、リフレッシュ周波数の低下により表示品質が低下する問題の解決と低消費電力化とを同時に実現する方法として、例えば、下記特許文献１に記載の構成が開示されている。特許文献１に開示の構成では、透過型と反射型の両機能による液晶表示が可能であり、更に、反射型による液晶表示が可能な画素領域内の画素回路にはメモリ部を有している。このメモリ部は、反射型液晶の表示部において表示すべき情報を電圧信号として保持している。反射型による液晶表示時には、画素回路がメモリ部内に保持された電圧を読み出すことで、当該電圧に応じた情報を表示する。【００１３】
特許文献１では、上記メモリ部がＳＲＡＭで構成されており、上記電圧信号が静的に保持されるため、リフレッシュ動作が不要となり、表示品質の維持と低消費電力化が同時に実現できる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００７−３３４２２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかし、携帯電話等で使用される液晶表示装置において、上記のような構成を採用した場合には、通常動作時にアナログ情報としての各画素データの電圧を保持するための補助容量素子に加えて、画素データを記憶するためのメモリ部を画素毎或いは画素群毎に備える必要がある。これにより、液晶表示装置における表示部を構成するアレイ基板（アクティブマトリクス基板）に形成すべき素子数や信号線数が増えるため、透過モードでの開口率が低下する。また、液晶を交流駆動するための極性反転駆動回路を上記メモリ部と共に設ける場合には、更に開口率の低下を招く。このように素子数や信号線数の増加によって開口率が低下すると通常表示モードでの表示画像の輝度が低下する。【００１６】
一方で、前記のようなメモリ部を備えない場合、図４７において、画素電極２０とソース線ＳＬの間に、ＴＦＴを介したリーク電流が発生し、前述したように画素電極２０の電位が変動し、フリッカとして現れてしまう。【００１７】
本発明は、上記の問題点に鑑みてなされたもので、その目的は、開口率の低下を招くことなく低消費電力で液晶の劣化及び表示品質の低下を防止できる表示装置を提供する点にある。
【課題を解決するための手段】
【００１８】
上記の目的を達成すべく、本発明に係る表示装置は、  画素回路を複数配置してなる画素回路群を有する表示装置であって、
前記画素回路は、
単位表示素子を含む表示素子部と、
前記表示素子部の一部を構成し、前記表示素子部に印加される画素データの電圧を保持する内部ノードと、
少なくとも所定のスイッチ素子を経由して、データ信号線から供給される前記画素データの電圧を前記内部ノードに転送する第１スイッチ回路と、
所定の電圧供給線に供給される電圧を、前記所定のスイッチ素子を経由せずに前記内部ノードに転送する第２スイッチ回路と、
前記内部ノードが保持する前記画素データの電圧に応じた所定の電圧を第１容量素子の一端に保持すると共に、前記第２スイッチ回路の導通非導通を制御する制御回路と、を備えてなり、
第１端子、第２端子、並びに、前記第１及び第２端子間の導通を制御する制御端子を有する第１〜第２トランジスタ素子のうち、前記第１トランジスタ素子を前記第２スイッチ回路が、前記第２トランジスタ素子を前記制御回路がそれぞれ有し、
前記制御回路は、前記第２トランジスタ素子と前記第１容量素子の直列回路で構成され、
前記第１スイッチ回路の一端が前記データ信号線に接続し、
前記第２スイッチ回路の一端が前記電圧供給線に接続し、
前記第１及び第２スイッチ回路の各他端、及び前記第２トランジスタ素子の第１端子が前記内部ノードに接続し、
前記第１トランジスタ素子の制御端子、前記第２トランジスタ素子の第２端子、及び前記第１容量素子の一端が相互に接続して前記制御回路の出力ノードを形成し、
前記第２トランジスタ素子の制御端子が第１制御線に接続し、
前記第１容量素子の他端が第２制御線に接続し、
前記所定のスイッチ素子は、第１端子、第２端子、並びに前記第１及び第２端子間の導通を制御する制御端子を有する第３トランジスタ素子であって、前記制御端子が走査信号線に接続する構成であり、
前記データ信号線を各別に駆動するデータ信号線駆動回路、前記第１制御線、第２制御線、及び前記電圧供給線を各別に駆動する制御線駆動回路、並びに前記走査信号線を駆動する走査信号線駆動回路を備え、
複数の前記画素回路に対して、前記第２スイッチ回路と前記制御回路を作動させて前記内部ノードの電圧変動を同時に補償するセルフリフレッシュ動作時に、前記データ信号線駆動回路、前記制御線駆動回路、及び前記走査信号線駆動回路が、所定のシーケンスに従って動作制御する構成であり、
前記所定のシーケンスは、
前記走査信号線駆動回路が前記画素回路群に含まれる全部の前記画素回路に接続する前記走査信号線に第１走査電圧を印加して、前記第３トランジスタ素子を非導通状態とする第１ステップと、
前記制御線駆動回路が、前記第１制御線に対して、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態の場合には前記第２トランジスタ素子によって前記第１容量素子の一端から前記内部ノードに向けての電流が遮断され、第２電圧状態の場合には前記第２トランジスタ素子を導通状態とする第１制御電圧を印加する第２ステップと、
前記第１及び第２ステップの実行後に、前記制御線駆動回路が、前記第２制御線に対して第１ブースト電圧を印加することにより、前記第１容量素子の一端に前記第１容量素子を介した容量結合による電圧変化を与えることで、前記内部ノードの電圧が前記第１電圧状態の場合には前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とする一方、前記内部ノードの電圧が前記第２電圧状態の場合には前記第１トランジスタ素子を非導通状態とする第３ステップと、
前記第３ステップの後に、前記制御線駆動回路が、前記第１制御線に対する印加電圧を第２制御電圧に変更することにより、前記内部ノードの電圧状態が前記第１電圧状態か前記第２電圧状態に関係なく前記第２トランジスタ素子によって前記第１容量素子の一端から前記内部ノードに向けての電流を遮断する第４ステップと、
前記第４ステップの後に、前記走査信号線駆動回路が、前記画素回路群に含まれる全部の前記画素回路に接続する前記走査信号線に対して第２走査電圧を印加して前記第３トランジスタ素子を導通状態とし、前記データ線駆動制御回路が、前記データ信号線に前記第２電圧状態の前記画素データの電圧を印加する第５ステップと、
前記第５ステップの後に、前記走査信号線駆動回路が、前記画素回路群に含まれる全部の前記画素回路に接続する前記走査信号線に対して前記第１走査電圧を印加して前記第３トランジスタ素子を非導通状態とし、前記制御線駆動回路が、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記電圧供給線に前記第１電圧状態の前記画素データの電圧を印加する第６ステップと、を有することを特徴とする。【００１９】
本発明の表示装置は、上記特徴に加えて、前記第２スイッチ回路は、制御端子が第３制御線に接続された第４トランジスタ素子と前記第１トランジスタ素子との直列回路で構成され、
前記制御線駆動回路は、前記第１及び第２制御線に加えて、前記第３制御線の駆動を行う構成であって、
前記所定のシーケンスの前記第６ステップは、
前記制御線駆動回路が、前記第３制御線に対して所定電圧を与えて前記第４トランジスタ素子を導通させた状態で、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記電圧供給線に前記第１電圧状態の前記画素データの電圧を印加する動作であることを別の特徴とする。【００２０】
本発明の表示装置は、上記特徴に加えて、前記データ信号線が前記電圧供給線として兼用される構成であって、
前記所定のシーケンスの前記第６ステップは、
前記制御線駆動回路に代えて前記データ線駆動回路が、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記電圧供給線を兼ねる前記データ信号線に対し、前記第１電圧状態の前記画素データの電圧を印加する動作であることを別の特徴とする。【００２１】
本発明の表示装置は、上記特徴に加えて、一端を前記内部ノードに接続し、他端を第４制御線に接続する第２容量素子を更に備えており、
前記第４制御線が前記電圧供給線として兼用される構成であり、
前記所定のシーケンスは、前記第１〜第６ステップにわたって、前記制御線駆動回路が前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記第４制御線に前記第１電圧状態の前記画素データの電圧を印加する動作を有することを別の特徴とする。【００２２】
本発明は、上記特徴に加えて、前記画素回路は、前記第１スイッチ回路が、前記第２スイッチ回路内の前記第３トランジスタ素子と前記第４トランジスタ素子との直列回路、又は前記第２スイッチ回路内の前記第３トランジスタ素子の制御端子に制御端子が接続する第５トランジスタと前記第３トランジスタ素子との直列回路で構成されており、
前記所定のシーケンスは、少なくとも前記第５ステップ及び前記第６ステップにおいて、前記制御線駆動回路が前記第３制御線に対して所定電圧を与えて前記第４トランジスタ素子を導通させる動作を有することを別の特徴とする。【００２３】
本発明は、上記特徴に加えて、前記第２スイッチ回路は、制御端子が前記第２制御線に接続された第４トランジスタ素子と前記第１トランジスタ素子との直列回路で構成されていることを別の特徴とする。【００２４】
本発明は、上記特徴に加えて、前記データ信号線が前記電圧供給線として兼用される構成であって、
前記所定のシーケンスにおける前記第６ステップは、
前記制御線駆動回路に代えて前記データ線駆動回路が、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記電圧供給線を兼ねる前記データ信号線に対し、前記第１電圧状態の前記画素データの電圧を印加する動作であることを別の特徴とする。【００２５】
本発明は、上記特徴に加えて、前記画素回路は、前記第１スイッチ回路が、前記第２スイッチ回路内の前記第３トランジスタ素子と前記第４トランジスタ素子との直列回路、又は前記第２スイッチ回路内の前記第３トランジスタ素子の制御端子に制御端子が接続する第５トランジスタと前記第４トランジスタ素子との直列回路で構成されていることを別の特徴とする。【００２６】
本発明は、上記特徴に加えて、前記所定のシーケンスは、
前記第６ステップの後に、前記制御線駆動回路が、前記第１制御線に対する印加電圧を第３制御電圧に変更することにより、前記内部ノードの電圧状態が前記第１電圧状態か前記第２電圧状態に関係なく前記第２トランジスタ素子を導通して、前記内部ノードと前記出力ノードを同電位にする第７ステップを有することを別の特徴とする。
【発明の効果】
【００２７】
本発明の構成によれば、書き込み動作によることなく表示素子部両端間の電圧の絶対値を直前の書き込み動作時の値に復帰させる動作（セルフリフレッシュ動作）を実行することができる。特に、本発明によれば、画素回路毎に別々の制御を行うのではなく、全てのセルフリフレッシュ対象の画素回路に接続される信号線に対し、同一の制御を行うことで、直前に第１電圧状態に書き込まれていた画素回路については第１電圧状態にリフレッシュされ、第２電圧状態に書き込まれていた画素回路については第２電圧状態にリフレッシュされる。これにより、複雑な制御を必要とせず、且つ、通常の書き込み動作を行うことでリフレッシュする場合と比べて信号線の駆動回数を大きく削減でき、低消費電力化が実現できる。
【図面の簡単な説明】
【００２８】
【図１】本発明の表示装置の概略構成の一例を示すブロック図
【図２】液晶表示装置の一部断面概略構造図
【図３】本発明の表示装置の概略構成の一例を示すブロック図
【図４】本発明の画素回路の基本回路構成を示す回路図
【図５】本発明の画素回路の他の基本回路構成を示す回路図
【図６】本発明の画素回路の他の基本回路構成を示す回路図
【図７】グループＷの画素回路
【図８】グループＸの第１類型の画素回路
【図９】グループＸの第１類型の別の画素回路
【図１０】グループＸの第１類型の別の画素回路
【図１１】グループＸの第２類型の画素回路
【図１２】グループＸの第３類型の画素回路
【図１３】グループＸの第４類型の画素回路
【図１４】グループＸの第４類型の別の画素回路
【図１５】グループＸの第４類型の別の画素回路
【図１６】グループＸの第４類型の別の画素回路
【図１７】グループＸの第５類型の画素回路
【図１８】グループＸの第５類型の別の画素回路
【図１９】グループＸの第５類型の別の画素回路
【図２０】グループＹの第１類型の画素回路
【図２１】グループＹの第２類型の画素回路
【図２２】グループＹの第４類型の画素回路
【図２３】グループＹの第５類型の画素回路
【図２４】グループＷの画素回路によるセルフリフレッシュ動作のタイミング図の一例
【図２５】グループＷの画素回路によるセルフリフレッシュ動作のタイミング図の別の一例
【図２６】グループＸの第１類型の画素回路によるセルフリフレッシュ動作のタイミング図の一例
【図２７】グループＸの第１類型の画素回路によるセルフリフレッシュ動作のタイミング図の別の一例
【図２８】グループＸの第１類型の画素回路によるセルフリフレッシュ動作のタイミング図の別の一例
【図２９】グループＸの第２類型の画素回路によるセルフリフレッシュ動作のタイミング図の一例
【図３０】グループＸの第２類型の画素回路によるセルフリフレッシュ動作のタイミング図の別の一例
【図３１】グループＸの第３類型の画素回路によるセルフリフレッシュ動作のタイミング図の一例
【図３２】グループＸの第４類型の画素回路によるセルフリフレッシュ動作のタイミング図の一例
【図３３】グループＸの第５類型の画素回路によるセルフリフレッシュ動作のタイミング図の一例
【図３４】グループＹの第１類型，第４類型の画素回路によるセルフリフレッシュ動作のタイミング図
【図３５】グループＹの第２類型，第５類型の画素回路によるセルフリフレッシュ動作のタイミング図
【図３６】グループＷの画素回路によるセルフリフレッシュ動作のタイミング図の別の実施例
【図３７】グループＸの別実施例の画素回路
【図３８】グループＹの別実施例の画素回路
【図３９】グループＹの別実施例の画素回路
【図４０】グループＷの画素回路による常時表示モード時の書き込み動作のタイミング図
【図４１】グループＸの第１類型の画素回路による常時表示モード時の書き込み動作のタイミング図
【図４２】グループＸの第４類型の画素回路による常時表示モード時の書き込み動作のタイミング図
【図４３】常時表示モードにおける書き込み動作とセルフリフレッシュ動作の実行手順を示すフローチャート
【図４４】グループＷの画素回路による通常表示モード時の書き込み動作のタイミング図
【図４５】本発明の画素回路の更に別の基本回路構成を示す回路図
【図４６】本発明の画素回路の更に別の基本回路構成を示す回路図
【図４７】一般的なアクティブマトリックス型の液晶表示装置の画素回路の等価回路図
【図４８】ｍ×ｎ画素のアクティブマトリックス型の液晶表示装置の回路配置例を示すブロック図
【発明を実施するための形態】
【００２９】
本発明の画素回路及び表示装置の各実施形態につき、以下において図面を参照して説明する。なお、図４７及び図４８と同一の構成要素については、同一の符号を付している。
【００３０】
［第１実施形態］
第１実施形態では、本発明の表示装置（以下、単に「表示装置」という）、並びにこれに含まれる画素回路の構成について説明する。
【００３１】
《表示装置》
図１に、表示装置１の概略構成を示す。表示装置１は、アクティブマトリクス基板１０、対向電極８０、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４、及び後述する種々の信号線を備える。アクティブマトリクス基板１０上には、画素回路２が、行及び列方向にそれぞれ複数配置され、画素回路アレイが形成されている。
【００３２】
なお、図１では、図面が煩雑になるのを避けるため、画素回路２はブロック化して表示している。また、アクティブマトリクス基板１０上に各種の信号線が形成されていることを明確化するために、便宜的に、アクティブマトリクス基板１０を対向電極８０の上側に図示している。
【００３３】
本実施形態では、表示装置１は、同じ画素回路２を用いて、通常表示モードと常時表示モードの２つの表示モードで画面表示を行うことができる構成である。通常表示モードは、動画若しくは静止画をフルカラー表示で表示する表示モードで、バックライトを利用した透過型液晶表示を利用する。一方、本実施形態の常時表示モードは、画素回路単位で２階調（白黒）表示し、３つの隣接する画素回路２を３原色（Ｒ，Ｇ，Ｂ）の各色に割り当てて、８色を表示する表示モードである。更に、常時表示モードでは、隣接する３つの画素回路を更に複数セット組み合わせて、面積階調により表示色の数を増やすことも可能である。なお、本実施形態の常時表示モードは、透過型液晶表示でも反射型液晶表示でも利用可能な技術である。
【００３４】
以下の説明では、便宜的に、１つの画素回路２に対応する最小表示単位を「画素」と呼び、各画素回路に書き込む「画素データ」は、３原色（Ｒ，Ｇ，Ｂ）によるカラー表示の場合には各色の階調データとなる。３原色に加えて白黒の輝度データを含めてカラー表示する場合には、当該輝度データも画素データに含まれる。
【００３５】
図２は、アクティブマトリクス基板１０と対向電極８０の関係を示す概略断面構造図であり、画素回路２の構成要素である表示素子部２１（図４参照）の構造を示している。アクティブマトリクス基板１０は、光透過性の透明基板であり、例えばガラスやプラスチックからなる。
【００３６】
図１に図示したように、アクティブマトリクス基板１０上には各信号線を含む画素回路２が形成されている。図２では、画素回路２の構成要素を代表して画素電極２０を図示している。画素電極２０は、光透過性の透明導電材料、例えばＩＴＯ（インジウムスズ酸化物）からなる。
【００３７】
アクティブマトリクス基板１０に対向するように、光透過性の対向基板８１が配置されており、これら両基板の間隙には液晶層７５が保持される。両基板の外表面には偏光板（不図示）が貼り付けられている。
【００３８】
液晶層７５は、両基板の周辺部分においてはシール材７４によって封止されている。対向基板８１には、ＩＴＯ等の光透過性の透明導電材料からなる対向電極８０が、画素電極２０と対向するように形成されている。この対向電極８０は、対向基板８１上をほぼ一面に広がるように単一膜として形成されている。ここで、１つの画素電極２０と対向電極８０とその間に挟持された液晶層７５によって単位液晶表示素子Ｃｌｃ（図４参照）が形成される。
【００３９】
また、バックライト装置（不図示）がアクティブマトリクス基板１０の背面側に配置されており、アクティブマトリクス基板１０から対向基板８１に向かう方向に光を放射することができる。
【００４０】
図１に示すように、アクティブマトリクス基板１０上には複数の信号線が縦横方向に形成されている。そして、縦方向（列方向）に延伸するｍ本のソース線（ＳＬ１，ＳＬ２，……，ＳＬｍ）と、横方向（行方向）に延伸するｎ本のゲート線（ＧＬ１，ＧＬ２，……，ＧＬｎ）が交差する箇所において、画素回路２がマトリクス状に複数形成されている。ｍ，ｎはいずれも２以上の自然数である。また、各ソース線を「ソース線ＳＬ」で代表し、各ゲート線を「ゲート線ＧＬ」で代表する。
【００４１】
ここで、ソース線ＳＬが「データ信号線」に対応し、ゲート線ＧＬが「走査信号線」に対応する。また、ソースドライバ１３が「データ信号線駆動回路」に対応し、ゲートドライバ１４が「走査信号線駆動回路」に対応し、対向電極駆動回路１２が「対向電極電圧供給回路」に対応し、表示制御回路１１の一部が「制御線駆動回路」に対応する。
【００４２】
なお、図１では、表示制御回路１１，対向電極駆動回路１２が、それぞれソースドライバ１３やゲートドライバ１４とは別個独立して存在するように図示されているが、これらのドライバ内に表示制御回路１１や対向電極駆動回路１２が含まれる構成であっても構わない。
【００４３】
図１に示す構成においては、画素回路２を駆動する信号線として、上述のソース線ＳＬとゲート線ＧＬ以外に、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、電圧供給線ＶＳＬ、及びブースト線ＢＳＴを備える。また、別の構成（図３）においては、選択線ＳＥＬを更に備える。
【００４４】
電圧供給線ＶＳＬは、図１のように独立した信号線とすることもできるし、ソース線ＳＬや補助容量線ＣＳＬと共通化することも可能である。電圧供給線ＶＳＬを他の信号線と共通化させることで、アクティブマトリクス基板１０上に配置すべき信号線の本数を低減でき、各画素の開口率を向上できる。
【００４５】
リファレンス線ＲＥＦ，ブースト線ＢＳＴ，選択線ＳＥＬは、それぞれ「第１制御線」，「第２制御線」，「第３制御線」に対応し、表示制御回路１１によって駆動される。また、補助容量線ＣＳＬは、「第４制御線」に対応し、一例として表示制御回路１１によって駆動される。
【００４６】
図１において、電圧供給線ＶＳＬ，リファレンス線ＲＥＦ，ブースト線ＢＳＴ，及び補助容量線ＣＳＬが、また、図３ではこれに加えて選択線ＳＥＬが、いずれも行方向に延伸するように各行に設けられており、画素回路アレイの周辺部で各行の配線が相互に接続して一本化されているが、各行の配線は個別に駆動され、動作モードに応じて共通の電圧が印加可能に構成されても良い。また、後述する画素回路２の回路構成の類型によっては、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、選択線ＳＥＬの一部又は全てを、列方向に延伸するように各列に設けることもできる。基本的に、リファレンス線ＲＥＦ、ブースト線ＢＳＴ、補助容量線ＣＳＬは、複数の画素回路２で共通に使用される構成となっている。また、選択線ＳＥＬについても、これを備える場合においては、複数の画素回路２で共通に使用される構成となっている。
【００４７】
表示制御回路１１は、後述する通常表示モード及び常時表示モードにおける各書き込み動作と、常時表示モードにおけるセルフリフレッシュ動作を制御する回路である。
【００４８】
書き込み動作時には、表示制御回路１１は、外部の信号源から表示すべき画像を表すデータ信号Ｄｖとタイミング信号Ｃｔを受け取り、当該信号Ｄｖ，Ｃｔに基づき、画像を画素回路アレイの表示素子部２１（図４参照）に表示させるための信号として、ソースドライバ１３に与えるディジタル画像信号ＤＡ及びデータ側タイミング制御信号Ｓｔｃと、ゲートドライバ１４に与える走査側タイミング制御信号Ｇｔｃと、対向電極駆動回路１２に与える対向電圧制御信号Ｓｅｃと、リファレンス線ＲＥＦ，補助容量線ＣＳＬ，ブースト線ＢＳＴ，電圧供給線ＶＳＬ，及び選択線ＳＥＬ（備える場合）にそれぞれ印加する各信号電圧を生成する。
【００４９】
ソースドライバ１３は、表示制御回路１１からの制御により、書き込み動作、セルフリフレッシュ動作時に、各ソース線ＳＬに対して所定のタイミングで所定の電圧振幅のソース信号を印加する回路である。
【００５０】
書き込み動作時、ソースドライバ１３は、ディジタル画像信号ＤＡ及びデータ側タイミング制御信号Ｓｔｃに基づき、ディジタル信号ＤＡの表わす１表示ライン分の画素値に相当する、対向電圧Ｖｃｏｍの電圧レベルに適合した電圧をソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍとして１水平期間（「１Ｈ期間」ともいう）毎に生成する。当該電圧は、通常表示モードでは多階調のアナログ電圧であり、常時表示モードでは、２階調（２値）の電圧となる。そして、これらのソース信号を、それぞれ対応するソース線ＳＬ１，ＳＬ２，……，ＳＬｍに印加する。
【００５１】
また、セルフリフレッシュ動作時には、ソースドライバ１３は、表示制御回路１１からの制御により、対象となる画素回路２に接続する全てのソース線ＳＬに対して、同一のタイミングで同一の電圧印加を行う（詳細は後述する）。
【００５２】
ゲートドライバ１４は、表示制御回路１１からの制御により、書き込み動作、セルフリフレッシュ動作時に、各ゲート線ＧＬに対して所定のタイミングで所定の電圧振幅のゲート信号を印加する回路である。なお、このゲートドライバ１４は、画素回路２と同様に、アクティブマトリクス基板１０上に形成されても構わない。
【００５３】
書き込み動作時、ゲートドライバ１４は、走査側タイミング制御信号Ｇｔｃに基づき、ソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍを各画素回路２に書き込むために、ディジタル画像信号ＤＡの各フレーム期間において、ゲート線ＧＬ１，ＧＬ２，……，ＧＬｎをほぼ１水平期間ずつ順次選択する。
【００５４】
また、セルフリフレッシュ動作時には、ゲートドライバ１４は、表示制御回路１１からの制御により、対象となる画素回路２に接続する全てのゲート線ＧＬに、同一のタイミングで同一の電圧印加を行う（詳細は後述する）。
【００５５】
対向電極駆動回路１２は、対向電極８０に対して対向電極配線ＣＭＬを介して対向電圧Ｖｃｏｍを印加する。本実施形態では、対向電極駆動回路１２は、通常表示モード及び常時表示モードにおいて、対向電圧Ｖｃｏｍを所定の高レベル（５Ｖ）と所定の低レベル（０Ｖ）の間で交互に切り換えて出力する。このように、対向電圧Ｖｃｏｍを高レベルと低レベルの間で切り換えながら対向電極８０を駆動することを「対向ＡＣ駆動」と呼ぶ。
【００５６】
通常表示モードにおける「対向ＡＣ駆動」は、１水平期間毎及び１フレーム期間毎に、対向電圧Ｖｃｏｍを高レベルと低レベルの間で切り換える。つまり、ある１フレーム期間では、相前後する２つの水平期間で、対向電極８０と画素電極２０間の電圧極性が変化する。また、同じ１水平期間においても、相前後する２つのフレーム期間では、対向電極８０と画素電極２０間の電圧極性が変化する。
【００５７】
一方、常時表示モードでは、１フレーム期間中は、同じ電圧レベルが維持されるが、相前後する２つの書き込み動作で対向電極８０と画素電極２０間の電圧極性が変化する。
【００５８】
対向電極８０と画素電極２０間に同一極性の電圧を印加し続けると、表示画面の焼き付き（面焼き付き）が発生するため、極性反転動作が必要となるが、「対向ＡＣ駆動」を採用することで、極性反転動作における画素電極２０に印加する電圧振幅が低減できる。
【００５９】
《画素回路》
次に、画素回路２の構成について図４〜図２３の各図を参照して説明する。
【００６０】
図４〜図６に、本発明の画素回路２の基本回路構成を示す。画素回路２は、全ての回路構成に共通して、単位液晶表示素子Ｃｌｃを含む表示素子部２１，第１スイッチ回路２２，第２スイッチ回路２３，制御回路２４，及び補助容量素子Ｃｓを備える構成である。補助容量素子Ｃｓは「第２容量素子」に対応する。
【００６１】
なお、図４は後述するグループＷに属する各画素回路の基本構成に対応し、図５は後述するグループＸに属する各画素回路の基本構成に対応し、図６は後述するグループＹに属する各画素回路の基本構成に対応する。単位液晶表示素子Ｃｌｃは、図２を参照して既に説明したとおりであり、説明は割愛する。
【００６２】
画素電極２０は、第１スイッチ回路２２、第２スイッチ回路２３、及び制御回路２４の各一端に接続して、内部ノードＮ１を形成している。内部ノードＮ１は、書き込み動作時にソース線ＳＬから供給される画素データの電圧を保持する。
【００６３】
補助容量素子Ｃｓは、一端が内部ノードＮ１に、他端が補助容量線ＣＳＬに接続する。この補助容量素子Ｃｓは、内部ノードＮ１が画素データの電圧を安定的に保持できるように追加的に設けられたものである。
【００６４】
第１スイッチ回路２２は、内部ノードＮ１を構成しない側の一端が、ソース線ＳＬと接続する。第１スイッチ回路２２は、スイッチ素子として機能するトランジスタＴ３を備えている。トランジスタＴ３は、制御端子がゲート線ＧＬに接続するトランジスタを指し、「第３トランジスタ」に対応する。少なくともトランジスタＴ３のオフ時には、第１スイッチ回路２２は非導通状態となり、ソース線ＳＬと内部ノードＮ１間の導通が遮断される。
【００６５】
第２スイッチ回路２３は、内部ノードＮ１を構成しない側の一端が、電圧供給線ＶＳＬと接続する。図４では、第２スイッチ回路２３はトランジスタＴ１で構成される。また、図５及び図６では、第２スイッチ回路２３は、トランジスタＴ１とトランジスタＴ４の直列回路で構成される。
【００６６】
なお、トランジスタＴ１は、制御端子が制御回路２４の出力ノードＮ２に接続するトランジスタを指し、「第１トランジスタ素子」に対応する。また、トランジスタＴ４は、制御端子がブースト線ＢＳＴ又は選択線ＳＥＬに接続するトランジスタを指し、「第４トランジスタ素子」に対応する。
【００６７】
図４の構成ではトランジスタＴ１がオン時に、第２スイッチ回路２３は導通状態となり、電圧供給線ＶＳＬと内部ノードＮ１間が導通状態となる。図５〜図６の構成では、トランジスタＴ１とトランジスタＴ３の両方がオン時に、第２スイッチ回路２３は導通状態となり、電圧供給線ＶＳＬと内部ノードＮ１間が導通状態となる。
【００６８】
制御回路２４は、トランジスタＴ２とブースト容量素子Ｃｂｓｔの直列回路で構成される。トランジスタＴ２の第１端子が内部ノードＮ１に接続し、制御端子がリファレンス線ＲＥＦに接続する。また、トランジスタＴ２の第２端子は、ブースト容量素子Ｃｂｓｔの第１端子、及びトランジスタＴ１の制御端子と接続して出力ノードＮ２を形成する。ブースト容量素子Ｃｂｓｔの第２端子は、ブースト線ＢＳＴに接続される。トランジスタＴ２は「第２トランジスタ素子」に対応する。
【００６９】
ところで、内部ノードＮ１には、補助容量素子Ｃｓの一端、並びに液晶容量素子Ｃｌｃの一端が接続されている。符号の煩雑化を避けるべく、補助容量素子の静電容量（「補助容量」と呼ぶ）をＣｓ、液晶容量素子の静電容量（「液晶容量」と呼ぶ）をＣｌｃと表す。このとき、内部ノードＮ１に寄生する全容量、すなわち画素データを書き込んで保持すべき画素容量Ｃｐは、ほぼ液晶容量Ｃｌｃと補助容量Ｃｓの和で表わされる（Ｃｐ≒Ｃｌｃ＋Ｃｓ）。
【００７０】
このとき、ブースト容量素子Ｃｂｓｔは、当該素子の静電容量（「ブースト容量」と呼ぶ）をＣｂｓｔと記載すれば、Ｃｂｓｔ＜＜Ｃｐが成立するように設定されている。
【００７１】
出力ノードＮ２は、トランジスタＴ２がオン時に、内部ノードＮ１の電圧レベルに応じた電圧を保持し、トランジスタＴ２がオフ時には、内部ノードＮ１の電圧レベルが変化しても当初の保持電圧を維持する。出力ノードＮ２の保持電圧によって、第２スイッチ回路２３のトランジスタＴ１のオンオフが制御される構成となっている。
【００７２】
上記４種類のトランジスタＴ１〜Ｔ４は、いずれもアクティブマトリクス基板１０上に形成される、ポリシリコンＴＦＴやアモルファスシリコンＴＦＴ等の薄膜トランジスタであり、第１及び第２端子の一方がドレイン電極、他方がソース電極、制御端子がゲート電極に相当する。更に、各トランジスタＴ１〜Ｔ４は、それぞれ単体のトランジスタ素子で構成されても良いが、オフ時のリーク電流を抑制する要請が高い場合は、複数のトランジスタを直列に接続し、制御端子を共通化して構成されても良い。以下の画素回路２の動作説明では、トランジスタＴ１〜Ｔ４が、全てＮチャネル型のポリシリコンＴＦＴで、閾値電圧が２Ｖ程度のものを想定する。
【００７３】
画素回路２は、後述するように多様な回路構成が可能であるが、これらは以下のようにパターン化することができる。
【００７４】
１）まず、上述したように、第２スイッチ回路２３の構成についてみれば、トランジスタＴ１のみで構成される場合と、トランジスタＴ１とＴ４の直列回路で構成される場合の２通りが可能である。前者がグループＷ（図４）に対応し、後者がグループＸ（図５）及びグループＹ（図６）に対応する。また、後者のうち、トランジスタＴ４の制御端子がブースト線ＢＳＴに接続される構成がグループＹであり、ブースト線ＢＳＴとは別に選択線ＳＥＬを別途設け、この選択線ＳＥＬにトランジスタＴ４の制御端子が接続される構成がグループＸである。
【００７５】
２）第１スイッチ回路２２についてみれば、トランジスタＴ３だけで構成される場合、トランジスタＴ３と、ゲート線ＧＬ以外の信号線によって導通制御される別のトランジスタ素子の直列回路で構成される場合、の２通りが可能となる。後者の場合、直列回路を構成する他のトランジスタ素子としては、第２スイッチ回路２３内のトランジスタＴ４を用いることもできるし、第２スイッチ回路２３内のトランジスタＴ４と制御端子同士が接続している別のトランジスタ素子とすることもできる。
【００７６】
３）電圧供給線ＶＳＬについてみれば、独立した信号線とするか、ソース線ＳＬと兼用して共通化させるか、補助容量線ＣＳＬと兼用して共通化させるか、の３通りが可能である。詳細は後述する。
【００７７】
以下では、上記１）〜３）に基づいて、画素回路２を類型別に整理する。上述したように基本類型構造として３つのグループ（Ｗ，Ｘ，Ｙ）に分けた上で、各グループ毎に、電圧供給線ＶＳＬの構成、並びに第１スイッチ回路２２の構成の組み合わせについて説明する。
【００７８】
＜１．グループＷ＞
第２スイッチ回路２３がトランジスタＴ１のみで構成されるグループＷについて説明する。
【００７９】
まず、グループＷについては、電圧供給線ＶＳＬがソース線ＳＬ、補助容量線ＣＳＬ、又はゲート線ＧＬと兼用される場合については、画素回路を構成することができない。なぜなら、このような画素回路の場合、正しく書き込み動作を行うことができないためである。
【００８０】
例えば、電圧供給線ＶＳＬがソース線ＳＬと兼用される場合を例に挙げて説明する。後述するように、本発明において常時表示モードでは高低２値の電圧（５Ｖ，０Ｖ）が書き込まれる。第３実施形態で説明するように、書き込み動作時においてはリファレンス線ＲＥＦには高電圧が与えられトランジスタＴ２は導通されている。このため、ノードＮ２の電位ＶＮ２も５Ｖとなる。この画素回路とソース線ＳＬを共用する別の画素回路に対して０Ｖが書き込まれる場合が想定されるが、この際、ソース線ＳＬには０Ｖが与えられる。このとき、ノードＮ１からソース線ＳＬに向かう方向にトランジスタＴ１が導通し、ノードＮ１の電位が低下してしまう。つまり、書き込まれた電位が正しく保持されず、このことは書き込み動作が正しく行えないことを意味するものである。
【００８１】
電圧供給線ＶＳＬが補助容量線ＣＳＬやゲート線ＧＬと兼用される場合についても同様に説明できる。これらの線に対しても０Ｖが与えられる場合が想定されるためである。
【００８２】
これに対し、電圧供給線ＶＳＬが独立した信号線である場合には、電圧供給線ＶＳＬに高電圧を与えておくことで、高レベル書き込みがされたノードＮ１の電位が低下することを防止することができる。つまり、第３実施形態で後述するように、書き込み動作時において電圧供給線ＶＳＬに高レベル電圧を与えておくことが必要となる。
【００８３】
また、電圧供給線ＶＳＬが、リファレンス線ＲＥＦ又はブースト線ＢＳＴと兼用される場合についても、画素回路を構成することができない。本発明の表示装置が備える各画素回路は、第２実施形態で後述するセルフリフレッシュ動作の実行が可能な点に特徴を有するものであるが、電圧供給線ＶＳＬリファレンス線ＲＥＦ又はブースト線ＢＳＴと兼用した場合には、このセルフリフレッシュ動作を実行できないためである。このことは、グループＸ，Ｙについても同様である。
【００８４】
図７に示す画素回路２Ａは、電圧供給線ＶＳＬが独立した信号線で構成されている。リファレンス線ＲＥＦ及び電圧供給線ＶＳＬは、一例としてゲート線ＧＬと平行に横方向（行方向）に延伸しているが、ソース線ＳＬと平行に縦方向（列方向）に延伸しても良い。
【００８５】
＜２．グループＸ＞
第２スイッチ回路２３がトランジスタＴ１とＴ４の直列回路で構成され、且つ、トランジスタＴ４の制御端子が選択線ＳＥＬに接続されるグループＸについて説明する。すなわち、グループＷの構成と比べて選択線ＳＥＬが追加されている。
【００８６】
グループＸの場合、グループＷとは異なり第２スイッチ回路２３としてトランジスタＴ１の他にトランジスタＴ４を備えており、書き込み動作時において、書き込み対象でない画素回路のトランジスタＴ４をオフにすることで第２スイッチ回路２３をオフにすることができる。このため、グループＷとは異なり、電圧供給線ＶＳＬをソース線ＳＬや補助容量線ＣＳＬと共用しても書き込み動作を正しく行うことが可能である。一方、電圧供給線をゲート線ＧＬ，リファレンス線ＲＥＦ，ブースト線ＢＳＴと兼用できないのはグループＷと同じ理由による。
【００８７】
以下では、第１スイッチ回路２２がトランジスタＴ３単独で構成される場合につき、第１〜第３類型として説明する。このうち、電圧供給線ＶＳＬが独立信号線である場合を第１類型、電圧供給線ＶＳＬがソース線ＳＬと兼用される場合を第２類型、電圧供給線ＶＳＬが補助容量線ＣＳＬと兼用される場合を第３類型とする。
【００８８】
また、第１スイッチ回路２２が、トランジスタＴ３と、ゲート線ＧＬ以外の信号線によって導通制御される別のトランジスタ素子の直列回路で構成される場合につき、第４〜第５類型として説明する。このうち、電圧供給線ＶＳＬが独立信号線である場合を第４類型、電圧供給線ＶＳＬがソース線ＳＬと兼用される場合を第５類型とする。なお、トランジスタＴ３と、ゲート線ＧＬ以外の信号線によって導通制御される別のトランジスタ素子の直列回路で構成され、且つ、電圧供給線ＶＳＬが補助容量線ＣＳＬと兼用される場合については、別実施例として説明する。
【００８９】
（第１〜第３類型）
まず、第１スイッチ回路２２がトランジスタＴ３単独で構成される、第１〜第３類型につき説明する。
【００９０】
図８に示す第１類型の画素回路２Ｂは、第１スイッチ回路２２がトランジスタＴ３だけで構成され、電圧供給線ＶＳＬが独立した信号線で構成されている。リファレンス線ＲＥＦ及び電圧供給線ＶＳＬは、一例としてゲート線ＧＬと平行に横方向（行方向）に延伸しているが、ソース線ＳＬと平行に縦方向（列方向）に延伸しても良い。
【００９１】
ここで、図８では、第２スイッチ回路２３が、トランジスタＴ１とトランジスタＴ４の直列回路で構成され、一例として、トランジスタＴ１の第１端子が内部ノードＮ１に接続し、トランジスタＴ１の第２端子がトランジスタＴ４の第１端子に接続し、トランジスタＴ４の第２端子が電圧供給線ＶＳＬに接続する構成例を示している。しかし、当該直列回路のトランジスタＴ１とトランジスタＴ４の配置は入れ替わっても良く、また、２つのトランジスタＴ４の間にトランジスタＴ１を挟んだ回路構成でも構わない。当該２つの変形回路構成例を、図９及び図１０に示す。
【００９２】
図１１に示す第２類型の画素回路２Ｃは、第１スイッチ回路２２がトランジスタＴ３だけで構成され、電圧供給線ＶＳＬがソース線ＳＬと共通化されている。
【００９３】
図１２に示す第３類型の画素回路２Ｄは、第１スイッチ回路２２がトランジスタＴ３だけで構成され、電圧供給線ＶＳＬが補助容量線ＣＳＬと共通化されている。補助容量線ＣＳＬは、一例としてゲート線ＧＬと平行に横方向（行方向）に延伸しているが、ソース線ＳＬと平行に縦方向（列方向）に延伸しても良い。
【００９４】
これら第２〜第３類型においても、第１類型の場合と同様、図９や図１０に示したような、第２スイッチ回路２３の構成に応じた変形回路の実現が可能である。
【００９５】
（第４〜第５類型）
次に、第１スイッチ回路２２がトランジスタＴ３と他のトランジスタ素子の直列回路で構成されている画素回路の各類型について説明する。
【００９６】
図１３に示す第４類型の画素回路２Ｅは、第１スイッチ回路２２がトランジスタＴ３と他のトランジスタ素子の直列回路で構成される点を除けば、図８に示す第１類型の画素回路２Ｂと共通である。
【００９７】
ここで、図１３では、第１スイッチ回路２２を構成するトランジスタＴ３以外のトランジスタ素子として、第２スイッチ回路２３内のトランジスタを兼用する構成が示されている。すなわち、第１スイッチ回路２２が、トランジスタＴ３とトランジスタＴ４の直列回路で構成され、第２スイッチ回路２３が、トランジスタＴ１とトランジスタＴ４の直列回路で構成される。そして、トランジスタＴ４の第１端子が内部ノードＮ１に接続し、トランジスタＴ４の第２端子がトランジスタＴ１の第１端子とトランジスタＴ３の第１端子に接続し、トランジスタＴ３の第２端子がソース線ＳＬに接続し、トランジスタＴ１の第２端子が電圧供給線ＶＳＬに接続している。
【００９８】
つまり、第４類型の画素回路２Ｅでは、第１スイッチ回路２２が、ゲート線ＧＬに加えて、選択線ＳＥＬによって導通制御がなされる構成である。
【００９９】
この第４類型の変形例として、図１４に示すように、第１スイッチ回路２２を構成するトランジスタＴ３以外のトランジスタ素子として、第２スイッチ回路２３内のトランジスタＴ４と制御端子同士が接続するトランジスタＴ５を用いる構成を実現することもできる。このトランジスタＴ５は、「第５トランジスタ素子」に対応する。
【０１００】
図１４に示す画素回路２Ｅにおいて、トランジスタＴ５とトランジスタＴ４の制御端子同士が接続するため、トランジスタＴ５は、トランジスタＴ４と同様に選択線ＳＥＬによってオンオフ制御がされる。第１スイッチ回路２２を構成するトランジスタＴ３以外のトランジスタ素子が、選択線ＳＥＬによってオンオフ制御がされるという点で、図１３の構成と共通する。
【０１０１】
なお、図１３に示す画素回路２Ｅでは、トランジスタＴ４を第１スイッチ回路２２及び第２スイッチ回路２３で共用している。このような回路構成の場合は、第２スイッチ回路２３内のトランジスタＴ４を内部ノードＮ１側に、トランジスタＴ１を電圧供給線ＶＳＬ側にそれぞれ位置する必要があり、トランジスタＴ１とＴ４の位置関係を図８のように反転させることはできない。一方、図１０のようにトランジスタＴ１をトランジスタＴ４で挟むことは可能である。この場合の変形例を図１５に示す。
【０１０２】
これに対し、図１４に示す構成の場合、第１スイッチ回路２２内のトランジスタＴ３及びＴ５の配置を入れ替えると共に，第２スイッチ回路２３内のトランジスタＴ１及びＴ４の配置を入れ替えることで、図１６のような変形例が可能である。
【０１０３】
図１７に示す第５類型の画素回路２Ｆは、図１１に示す第２類型の画素回路２Ｃにおいて、第１スイッチ回路２２をトランジスタＴ４とトランジスタＴ３の直列回路で構成したものである。第５類型の場合、第１スイッチ回路２２と第２スイッチ回路２３は、共に一方を内部ノードＮ１に、他方をソース線ＳＬに接続する構成であるため、図１８に示すように、第２スイッチ回路２３内のトランジスタ素子Ｔ１及びＴ４の配置を入れ替えることが可能である。更には、図１９のような変形回路も可能である。当然に、第４類型の図１４〜図１６に示すような変形回路の実現がも可能である。なお、第５類型の画素回路においては、選択線ＳＥＬはゲート線ＧＬと平行に構成される。
【０１０４】
＜３．グループＹ＞
第２スイッチ回路２３がトランジスタＴ１とＴ４の直列回路で構成され、且つ、トランジスタＴ４の制御端子がブースト線ＢＳＴに接続されるグループＹについて説明する。いわば、本グループＹは、グループＸの構成に対して選択線ＳＥＬをなくし、ブースト線ＢＳＴが選択線ＳＥＬを兼ねる構成となっている。
【０１０５】
グループＹにおいても、グループＸと同様にトランジスタＴ４を備えているため、電圧供給線ＶＳＬをソース線ＳＬや補助容量線ＣＳＬと兼用しても、書き込み動作に支障が出るということはない。一方、電圧供給線をゲート線ＧＬ，リファレンス線ＲＥＦ，ブースト線ＢＳＴと兼用できないのはグループＷ，Ｘと同じ理由による。
【０１０６】
グループＹでは、グループＸにならって、第１スイッチ回路２２がトランジスタＴ３単独で構成される場合において、電圧供給線ＶＳＬが独立信号線である構成を第１類型とし、電圧供給線ＶＳＬがソース線ＳＬと兼用される場合を第２類型とする。また、第１スイッチ回路２２がトランジスタＴ３とゲート線ＧＬ以外の信号線によって導通制御される別のトランジスタ素子の直列回路で構成される場合において、グループＸにならって、電圧供給線ＶＳＬが独立信号線である構成を第４類型とし、ソース線ＳＬと兼用される場合を第５類型とする。なお、電圧供給線ＶＳＬが補助容量線ＣＳＬと兼用される場合についての構成は別実施例で説明する。
【０１０７】
つまり、グループＹの第１類型の画素回路は、グループＸの第１類型の画素回路（図８〜図１０）に対し、トランジスタＴ４の制御端子をブースト線ＢＳＴに接続させて、選択線ＳＥＬをなくした構成に対応する。図８に対応する構成につき、図２０に示す。なお、グループＹの画素回路の各図面においては、対応するグループＸの符号のアルファベットを小文字に置き換えたものを利用し、対応関係を明瞭にしている。図２０では、画素回路２ｂと表記している。
【０１０８】
第２類型の画素回路２ｃは、グループＸの第２類型の画素回路２Ｃに対応させて構成でき、その一例を図２１に示す。第４類型の画素回路２ｅは、グループＸの第４類型の画素回路２Ｅに対応させて構成することができ、その一例を図２２に示す。第５類型の画素回路２ｆは、グループＸの第５類型の画素回路２Ｆに対応させて構成することができ、その一例を図２３に示す。
【０１０９】
なお、これらのグループＹに属する各画素回路においても、グループＸにおいて上述した同一類型の画素回路と同様の変形回路の実現が可能である。
【０１１０】
［第２実施形態］
第２実施形態では、上述した各グループＷ，Ｘ，Ｙの各画素回路によるセルフリフレッシュ動作につき、図面を参照して説明する。
【０１１１】
セルフリフレッシュ動作とは、常時表示モードにおける動作で、複数の画素回路２に対して、第１スイッチ回路２２と第２スイッチ回路２３と制御回路２４を所定のシーケンスで作動させ、画素電極２０の電位（これは内部ノードＮ１の電位でもある）を直前の書き込み動作で書き込まれた電位に同時に一括して復元させる動作である。セルフリフレッシュ動作は、上記各画素回路による本発明に特有の動作であり、従来のように通常の書き込み動作を行って画素電極２０の電位を復元させる「外部リフレッシュ動作」に対して大幅な低消費電力化を可能とするものである。なお、上記「同時に一括して」の「同時」とは、一連のセルフリフレッシュ動作の時間幅を有する「同時」である。
【０１１２】
ところで、従来においては、書き込み動作を行って、画素電極２０と対向電極８０の間の印加される液晶電圧Ｖｃｌの絶対値を維持しながら極性のみを反転させる動作（外部極性反転動作）が行われていた。この外部極性反転動作が行われると、極性が反転すると共に、液晶電圧Ｖｃｌの絶対値も直前の書き込み時の状態に更新される。つまり、極性反転とリフレッシュが同時に行われることとなる。このため、書き込み動作によって、極性を反転させずに液晶電圧Ｖｃｌの絶対値のみを更新させる目的でリフレッシュ動作を実行するということは通常はあまり行われないが、以下では、説明の都合上、セルフリフレッシュ動作と比較する観点から、このようなリフレッシュ動作のことを「外部リフレッシュ動作」と呼ぶこととする。
【０１１３】
なお、外部極性反転動作によってリフレッシュ動作を実行する場合においても、書き込み動作が行われることには変わりない。つまり、この従来方法と比較した場合においても、本実施形態のセルフリフレッシュ動作によって大幅な低消費電力化が可能となるものである。
【０１１４】
セルフリフレッシュ動作の対象となる画素回路２に接続する全てのゲート線ＧＬ、ソース線ＳＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、ブースト線ＢＳＴ、及び対向電極８０には、全て同じタイミングで電圧印加が行われる。選択線ＳＥＬを備える場合、電圧供給線ＶＳＬが独立した信号線として設けられている場合には、これらの信号線に対しても同じタイミングで電圧印加が行われる。そして、同一タイミング下では、全てのゲート線ＧＬに対して同一電圧が印加され、全てのリファレンス線ＲＥＦに対して同一電圧が印加され、全ての補助容量線ＣＳＬに対して同一電圧が印加され、全てのブースト線ＢＳＴに対して同一電圧が印加される。選択線ＳＥＬや電圧供給線ＶＳＬを独立した信号線として備える場合には、全ての選択線ＳＥＬに対して同一電圧が印加され、また、全ての電圧供給線ＶＳＬに対して同一電圧が印加される。これらの電圧印加のタイミング制御は、表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。
【０１１５】
本実施形態の常時表示モードは、画素回路単位で２階調（２値）の画素データを保持するため、画素電極２０（内部ノードＮ１）に保持されている電位ＶＮ１（電圧ＶＮ１）は、第１電圧状態と第２電圧状態の２つの電圧状態を示す。本実施形態では、上述の対向電圧Ｖｃｏｍと同様に、第１電圧状態を高レベル（５Ｖ)、第２電圧状態を低レベル（０Ｖ)として説明する。
【０１１６】
セルフリフレッシュ動作の実行直前の状態において、画素電極２０が高レベル電圧に書き込まれている画素と、低レベル電圧に書き込まれている画素の双方が混在することが想定される。しかしながら、本実施形態のセルフリフレッシュ動作によれば、画素電極２０が高低いずれの電圧に書き込まれていても、同一のシーケンスに基づく電圧印加処理を行うことで、全ての画素回路に対するリフレッシュ動作を実行することができる。この内容につき、タイミング図及び回路図を参照して説明する。
【０１１７】
なお、以下では、直前の書き込み動作で第１電圧状態の電圧（高レベル電圧）が書き込まれており、当該高レベル電圧を復元させる場合を「ケースＨ」と呼び、直前の書き込み動作で第２電圧状態（低レベル電圧）が書き込まれており、当該低レベル電圧を復元させる場合を「ケースＬ」と呼ぶ。
【０１１８】
＜１．グループＷ＞
まず、グループＷに属する画素回路のセルフリフレッシュ動作につき、類型別に説明する。
【０１１９】
画素回路２Ａ（図７）によるセルフリフレッシュ動作のタイミング図の一例を図２４に示す。図２４では、セルフリフレッシュ動作の対象となる画素回路２Ａに接続する全てのゲート線ＧＬ，ソース線ＳＬ，リファレンス線ＲＥＦ，補助容量線ＣＳＬ，電圧供給線ＶＳＬ，ブースト線ＢＳＴの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。なお、本実施形態では、画素回路アレイの全画素回路をセルフリフレッシュ動作の対象とする。
【０１２０】
更に、図２４では、ケースＨ，Ｌそれぞれにおける内部ノードＮ１の電位（画素電圧）ＶＮ１、及び出力ノードＮ２の電位ＶＮ２の変化を示す波形、並びにトランジスタＴ１〜Ｔ３のオンオフ状態を示している。また、図２４では、どのケースに該当するかを括弧付きで明記しており、例えば、ＶＮ１（Ｈ）は、ケースＨにおける電位ＶＮ１の変化を示す波形である。
【０１２１】
なお、セルフリフレッシュ動作を開始する時刻（ｔ０）より前の時点で、ケースＨでは高レベル書き込みがなされており、ケースＬでは低レベル書き込みがなされているものとする。
【０１２２】
また、以下の各タイミング図において、時刻ｔ０〜ｔ９は、便宜上、等間隔であるかのように図示されているが、これらの時刻間隔は等間隔である必要性はない。
【０１２３】
書き込み動作が実行された後、セルフリフレッシュ動作を実行することなく時間が経過すると、画素回路内の各トランジスタのリーク電流の発生に伴い、内部ノードＮ１の電位ＶＮ１は変動する。ケースＨの場合、書き込み動作直後においてはＶＮ１が５Ｖであったが、この値は時間が経過することで当初よりも低い値を示す。これは、主としてオフ状態のトランジスタを介してリーク電流が低電位（例えば接地線）に向かって流れることによる。
【０１２４】
また、ケースＬの場合においては、書き込み動作直後においては、電位ＶＮ１は０Ｖであったが、時間経過と共に少し上昇することがある。これは、例えば他の画素回路への書き込み動作時においてソース線ＳＬに書込電圧が印加されることにより、非選択の画素回路であっても、非導通のトランジスタを介してソース線ＳＬから内部ノードＮ１に向けてリーク電流が流れることによる。
【０１２５】
図２４では、時刻ｔ０において、ＶＮ１（Ｈ）が５Ｖより少し低く、ＶＮ１（Ｌ）が０Ｖより少し高く表示されている。これらは上記の電位変動を考慮したものである。
【０１２６】
時刻ｔ０において、リファレンス線ＲＥＦに５Ｖを印加する。この電圧は、内部ノードＮ１の電圧状態（電位状態）が高レベル（ケースＨ）の場合にはトランジスタＴ２が非導通状態となり、低レベル（ケースＬ）の場合にはトランジスタＴ２が導通状態となるような電圧値である。この印加電圧が「第１制御電圧」に対応する。
【０１２７】
ゲート線ＧＬにはトランジスタＴ３が完全にオフ状態となるような電圧を印加する。ここでは−５Ｖとする。この印加電圧が「第１走査電圧」に対応する。
【０１２８】
ソース線ＳＬには、第２電圧状態に対応する電圧（０Ｖ）を印加する。なお、画素回路２Ａでは、セルフリフレッシュ動作の期間中、ソース線ＳＬへの印加電圧を常時０Ｖとすることができる。
【０１２９】
対向電極８０に印加する対向電圧Ｖｃｏｍ、及び補助容量線ＣＳＬに印加する電圧は、０Ｖとする。これは０Ｖに限る趣旨ではなく、時刻ｔ０より前の時点における電圧値をそのまま維持するものとして良い。
【０１３０】
ブースト線ＢＳＴには、時刻ｔ０の時点では初期電圧として０Ｖを印加する。また、電圧供給線ＶＳＬには第１電圧状態の電圧（５Ｖ）を印加する。なお、別実施例として記載するが、時刻ｔ０〜ｔ３にかけての電圧供給線ＶＳＬへの印加電圧は、必ずしも５Ｖには限られない。
【０１３１】
時刻ｔ１において、ブースト線ＢＳＴの印加電圧を上昇させる。本実施例では１０Ｖとした。この値は、ノードＮ１の電圧状態が高レベル（ケースＨ）の場合にはトランジスタＴ１を導通させ、低レベル（ケースＬ）の場合にはトランジスタＴ１を非導通とするような電圧値であり、「第１ブースト電圧」に対応する。
【０１３２】
ブースト線ＢＳＴは、ブースト容量素子Ｃｂｓｔの一端に接続されている。このため、ブースト線ＢＳＴに高レベル電圧を印加すると、ブースト容量素子Ｃｂｓｔの他端の電位、すなわち出力ノードＮ２の電位が突き上げられる。このように、ブースト線ＢＳＴに印加する電圧を上昇させることで出力ノードＮ２の電位を突き上げることを、以下では、「ブースト突き上げ」と呼ぶ。
【０１３３】
上述したように、ケースＨの場合、時刻ｔ１においてトランジスタＴ２が非導通である。このため、ブースト突き上げによるノードＮ２の電位変動量は、ノードＮ２に寄生する全容量に対するブースト容量Ｃｂｓｔの比率によって決定する。一例として、この比率を０．７とすると、ブースト容量素子の一方の電極がΔＶｂｓｔ上昇すれば、他方の電極すなわちノードＮ２は、ほぼ０．７ΔＶｂｓｔだけ上昇することとなる。
【０１３４】
時刻ｔ１の時点ではリファレンス線ＲＥＦに５Ｖが印加されている。このため、時刻ｔ０の時点と同様、ケースＨの場合にはトランジスタＴ２が非導通である。このため、ブースト突き上げによるノードＮ２の電位変動量は、ブースト容量ＣｂｓｔとノードＮ２に寄生する全容量の比率によって決定する。一例として、この比率を０．７とすると、ブースト容量素子の一方の電極がΔＶｂｓｔ上昇すれば、他方の電極すなわちノードＮ２は、ほぼ０．７ΔＶｂｓｔだけ上昇することとなる。
【０１３５】
時刻ｔ１において内部ノード電位ＶＮ１（Ｈ）はほぼ５Ｖを示すため、トランジスタＴ１のゲート、すなわち出力ノードＮ２に、ＶＮ１よりも閾値電圧２Ｖ以上高い電位を与えればトランジスタＴ１は導通する。本実施例では、時刻ｔ１においてブースト線ＢＳＴに印加する電圧を１０Ｖとする。この場合、出力ノードＮ２は７Ｖ上昇することとなる。時刻ｔ１の直前の時点で出力ノードＮ２の電位ＶＮ２（Ｈ）は、ＶＮ１（Ｈ）とほぼ同電位（５Ｖ）を示すため、ブースト突き上げによって当該ノードＮ２は１２Ｖ程度を示す。よって、トランジスタＴ１にはゲートとノードＮ１の間に閾値電圧以上の電位差が生じるため、当該トランジスタＴ１が導通する。このことを表わすべく、図２４では、時刻ｔ１〜ｔ２におけるＴ１（Ｈ）を「ＯＮ」と記載している。
【０１３６】
他方、ケースＬの場合、時刻ｔ１においてトランジスタＴ２は導通している。つまり、ケースＨとは異なり、出力ノードＮ２と内部ノードＮ１が電気的に接続している。この場合、ブースト突き上げによる出力ノードＮ２の電位ＶＮ２（Ｌ）の変動量は、ブースト容量Ｃｂｓｔ及びノードＮ２の全寄生容量に加えて、内部ノードＮ１の全寄生容量の影響を受ける。
【０１３７】
内部ノードＮ１には、補助容量素子Ｃｓの一端、並びに液晶容量素子Ｃｌｃの一端が接続されており、この内部ノードＮ１に寄生する全容量Ｃｐは、ほぼ液晶容量Ｃｌｃと補助容量Ｃｓの和で表わされることは上述した通りである。そして、ブースト容量Ｃｂｓｔは液晶容量Ｃｐと比べてはるかに小さい値である。従って、これらの総容量に対するブースト容量の比率は極めて小さく、例えば０．０１以下程度の値となる。この場合、ブースト容量素子の一方の電極がΔＶｂｓｔ上昇すれば、他方の電極、すなわち出力ノードＮ２は、高々０．０１ΔＶｂｓｔ程度しか上昇しない。つまり、ΔＶｂｓｔ＝１０Ｖとしても、出力ノードＮ２の電位ＶＮ２（Ｌ）はほとんど上昇しない。よって、時刻ｔ１〜ｔ２においては当該トランジスタＴ１は依然として非導通である。このことを表わすべく、図２４では、時刻ｔ１〜ｔ２におけるＴ１（Ｌ）を「ＯＦＦ」と記載している。
【０１３８】
上記のように、時刻ｔ１におけるブースト突き上げにより、ケースＨのトランジスタＴ１が導通される。本実施例では、時刻ｔ１の時点で電圧供給線ＶＳＬには５Ｖが与えられているため、ケースＨの場合、この５ＶがトランジスタＴ１を介してノードＮ１に供給される。すなわち、ノードＮ１（Ｈ）が５Ｖにリフレッシュされる（時刻ｔ１〜ｔ２におけるＶＮ１（Ｈ）の波形参照）。しかし、後述するように、このノードＮ１の電位ＶＮ１は、その後強制的に０Ｖにリフレッシュされるため、この時間帯におけるリフレッシュ動作にはあまり意味はなく、全体のリフレッシュ動作の途中経過として、一時的に５Ｖにリフレッシュされるに過ぎない。なお、この間、トランジスタＴ２（Ｈ）は非導通であるため、ノードＮ２の電位ＶＮ２（Ｈ）は、直前の電位を保持したままである。
【０１３９】
時刻ｔ２の時点で、リファレンス線ＲＥＦの印加電圧を０Ｖに低下させる。この値は、ケースＨ，Ｌの双方において、トランジスタＴ２を非導通とするような電圧であれば良く、「第２制御電圧」に対応する。リファレンス線ＲＥＦの電圧は、以後時刻ｔ７までこの値が保持され、トランジスタＴ２はケースＨ，Ｌ双方において同時刻まで非導通状態を示す。トランジスタＴ２が非導通となることで、出力ノードＮ２の電位ＶＮ２は、内部ノードＮ１の電位ＶＮ１の変動の影響を受けることなく保持される。
【０１４０】
時刻ｔ３の時点で、電圧供給線ＶＳＬを第２電圧状態（０Ｖ）に低下させる。なお、この時点においても、依然としてケースＨのトランジスタＴ１は導通しているため、内部ノードＮ１からトランジスタＴ１を介して電圧供給線ＶＳＬに向かう電流経路が形成され、ＶＮ１（Ｈ）は第２電圧状態（０Ｖ）に低下する。なお、トランジスタＴ２（Ｈ）は非導通であるため、出力ノードＮ２の電位ＶＮ２（Ｈ）は、依然として直前の電位を保持している。
【０１４１】
時刻ｔ４の時点で、ゲート線ＧＬへの印加電圧を上昇させ、ケースＨ及びケースＬの双方においてトランジスタＴ３を導通させる。ここでは５Ｖを印加するものとした。この印加電圧が「第２走査電圧」に対応する。これにより、第２電圧状態の電圧（０Ｖ）が印加されているソース線ＳＬと内部ノードＮ１が導通するため、ケースＨ，Ｌ共に、内部ノードＮ１の電位ＶＮ１が第２電圧状態（０Ｖ）にリフレッシュされる。なお、このとき、両ケース共に、トランジスタＴ２は非導通であるため、出力ノードＮ２の電位ＶＮ２についてはリフレッシュされずに依然として直前の電位を保持している。
【０１４２】
時刻ｔ５の時点で、ゲート線ＧＬへの印加電圧を再び低下させ（−５Ｖ）、トランジスタＴ３を非導通とする。両ケースＨ，Ｌ共に、内部ノードＮ１の電位ＶＮ１は、直前にリフレッシュされた状態が保持されている（０Ｖ）。
【０１４３】
時刻ｔ６の時点で、電圧供給線ＶＳＬに第１電圧状態（５Ｖ）の電圧を与える。ケースＨの場合、この時点においても、出力ノードＮ２の電位は依然として高レベルが保持されたままであるため、トランジスタＴ１は依然として導通している。よって、ケースＨの場合、電圧供給線ＶＳＬからトランジスタＴ１を介して内部ノードＮ１に向かう電流経路が形成され、内部ノードＮ１（Ｈ）が第１電圧状態（５Ｖ）にリフレッシュされる。一方、ケースＬの場合、出力ノードＶＮ２は低レベル状態であり、トランジスタＴ１は非導通のため、電圧供給線ＶＳＬに印加された５Ｖが内部ノードＮ１に与えられることはない。
【０１４４】
つまり、時刻ｔ４〜ｔ５の間において、両ケース共に内部ノードＮ１に対して第２電圧状態にリフレッシュされ、その後時刻ｔ６〜ｔ７の間において、ケースＨに対してのみ第１電圧状態にリフレッシュされる。これによって、両ケース共にリフレッシュ動作が施されることとなる。
【０１４５】
時刻ｔ７以後は、いわばリフレッシュ動作後の後処理を行う。時刻ｔ７において、リファレンス線ＲＥＦに対して８Ｖを与える。これは、両ケースＨ，Ｌ共にトランジスタＴ２を導通させる目的であり、リフレッシュされた内部ノードＮ１の電位を出力ノードＮ２にコピーする目的である。上述したように、内部ノードＮ１の寄生容量は出力ノードＮ２の寄生容量より遥かに大きいため、内部ノードＮ１と出力ノードＮ２を接続しても、内部ノードＮ１の電位ＶＮ１は、出力ノードＮ２の電位ＶＮ２の影響を受けず、逆にＶＮ２がＶＮ１に移行される。これにより、出力ノードＮ２には、両ケース共にリフレッシュ後の電位が保持される。すなわち、ＶＮ２（Ｈ）は５Ｖとなり、ＶＮ２（Ｌ）は０Ｖとなる。
【０１４６】
時刻ｔ８において、ブースト線ＢＳＴの印加電圧を０Ｖに低下させる。なお、この時点で両ケース共にトランジスタＴ２は導通しており、出力ノードＮ２と内部ノードＮ１は接続されている。上述したように、内部ノードＮ１の寄生容量は、ブースト容量素子の容量に比べて遥かに大きいため、ＶＮ１及びＶＮ２は、ブースト線ＢＳＴへの印加電圧の変動の影響を殆ど受けず、直前の電位がそのまま保持される。
【０１４７】
その後、時刻ｔ９においてリファレンス線ＲＥＦへの印加電圧を５Ｖに復帰させる。これにより各線への印加電圧が時刻ｔ０の時点と同じになる。この状態でしばらく待機した後、再び時刻ｔ１〜ｔ９の動作を繰り返すことで、セルフリフレッシュ動作が繰り返し実行される。
【０１４８】
従来のように、ソース線ＳＬを介した電圧印加による書き込みによってリフレッシュ動作を行う場合、ゲート線ＧＬを１本ずつ垂直方向に走査する必要がある。このため、ゲート線ＧＬに対しゲート線の数（ｎ）だけ高レベル電圧を印加する必要がある。また、直前の書き込み動作において書き込まれた電位レベルと同一の電位レベルを、各ソース線ＳＬに印加する必要があるため、各ソース線ＳＬに対してもそれぞれ最大ｎ回の充放電動作を必要とする。
【０１４９】
これに対し、本実施形態によれば、時刻ｔ１〜ｔ９においてゲート線ＧＬ，ブースト線ＢＳＴ，リファレンス線ＲＥＦ，電圧供給線ＶＳＬのそれぞれに対して、図２４に示したような電圧印加制御を実行すると共に、その後は各線の電位を一定に保持しておくことで、全ての画素に対し、内部ノード電位ＶＮ１（画素電極２０の電位）を書き込み動作時の電位状態に復帰することが可能となる。特に、本発明の方法によれば、第１電圧状態と第２電圧状態の双方に対し、直接的にセルフリフレッシュ動作を実行することができる。
【０１５０】
よって、本実施形態のセルフリフレッシュ動作によれば、通常の外部リフレッシュ動作と比べ、ゲート線ＧＬに対する電圧印加、及びソース線ＳＬに対する電圧印加の回数を大幅に削減でき、更には、その制御内容も簡素化できる。このため、ゲートドライバ１４及びソースドライバ１３の消費電力量を大きく削減することができる。
【０１５１】
本実施例のセルフリフレッシュ動作をまとめると、以下のようになる。なお、＃１〜＃６はステップ番号を指す。
（＃１）リファレンス線ＲＥＦへの印加電圧を変更して、ケースＨのトランジスタＴ２をオフ、ケースＬのトランジスタＴ２をオンにする。また、トランジスタＴ３はオフにしておく。
（＃２）ブースト線ＢＳＴへの印加電圧を変更してブースト突き上げを行い、ケースＨのトランジスタＴ１をオンにする。ケースＬについてはトランジスタＴ２が導通されているため出力ノードＮ２の電位がほとんど変化せず、トランジスタＴ１は依然としてオフ状態を保つ。
（＃３）リファレンス線ＲＥＦへの印加電圧を変更して、両ケースＨ，Ｌ共にトランジスタＴ２をオフにする。
（＃４）ソース線ＳＬに第２電圧状態の電圧（０Ｖ）を印加し、ゲート線ＧＬへの印加電圧を変更してトランジスタＴ３をオンにして、両ケース共に内部ノードＮ１を第２電圧状態にリフレッシュする。
（＃５）ゲート線ＧＬへの印加電圧を変更してトランジスタＴ３をオフにした後、電圧供給線ＶＳＬに５Ｖを印加し、トランジスタＴ１が導通しているケースＨに対してのみ内部ノードＮ１を第１電圧状態にリフレッシュする。ケースＬについてはトランジスタＴ１が非導通であるため、電圧供給線ＶＳＬへの印加電圧（５Ｖ）が内部ノードＮ１に供給されることはない。
（＃６）ブースト線ＢＳＴへの印加電圧を元に戻す。また、リファレンス線ＲＥＦへの印加電圧を変更して、両ケースＨ，Ｌ双方においてトランジスタＴ２を導通させ、内部ノードＮ１の電位を出力ノードＮ２にコピーする。
【０１５２】
なお、以下のような別実施例（変形例）も可能である。
【０１５３】
１）  上記実施例では、ソース線ＳＬに対し、常時第２電圧状態に対応する電圧（０Ｖ）を印加したが、少なくともトランジスタＴ３の導通時（時刻ｔ４〜ｔ５：ステップ＃４）において第２電圧状態の電圧が印加されていれば良い。ただし、無用な電圧変動を回避できるという意味では、上記実施例のようにセルフリフレッシュ動作の期間にわたって０Ｖを保持するのが好ましい。
【０１５４】
２）  上記実施例では、ケースＨに対するリフレッシュ動作が完了した後、時刻ｔ７で両ケース（Ｈ，Ｌ）のトランジスタＴ２を導通させ、その後に時刻ｔ８においてブースト線ＢＳＴの印加電圧を低下させている。しかし、時刻ｔ７の時点でブースト線ＢＳＴの印加電圧を低下させた後、時刻ｔ８の時点で両ケース（Ｈ，Ｌ）のトランジスタＴ２を導通させても構わない（図２５参照）。
【０１５５】
このようにした場合、ブースト線ＢＳＴの印加電圧の低下時において両ケース共にトランジスタＴ２が非導通であるため、ブースト線ＢＳＴの印加電圧の低下に伴って時刻ｔ７〜ｔ８の時点でノードＮ２の電位が大きく低下するが（ケースＨ，Ｌ共に）、その後、時刻ｔ８においてトランジスタＴ２が導通することで、リフレッシュ後の内部ノードＮ１の電位ＶＮ１が出力ノードＮ２に与えられて、ＶＮ２はＶＮ１と同一の値となる。出力ノードＮ２の寄生容量に比べて、内部ノードＮ１の寄生容量が遙かに大きいため、出力ノードＮ２の電位が低下していても内部ノードＮ１の電位ＶＮ１にはほとんど影響を与えないという点は上述した通りである。
【０１５６】
ケースＨの場合、時刻ｔ７の時点では、出力ノードＮ２の電位ＶＮ２は、セルフリフレッシュ動作実行前（時刻ｔ０時点）の電位に低下し、この点において図２４の場合とは態様が異なるが、その後時刻ｔ８においてリファレンス線ＲＥＦに８Ｖを印加してトランジスタＴ２が導通させることで、第１電圧状態にリフレッシュされた内部ノードＮ１の電位ＶＮ１（Ｈ）が与えられ、この結果、ＶＮ２（Ｈ）もリフレッシュ後の第１電圧状態（５Ｖ）となる。
【０１５７】
また、ケースＬの場合、時刻ｔ７の時点では、出力ノードＮ２の電位ＶＮ２は、セルフリフレッシュ動作実行前（時刻ｔ０の時点）の電位よりも大きく低下し、この点において図２４の場合と態様が異なるが、ケースＨと同様、時刻ｔ８においてトランジスタＴ２が導通することで、第２電圧状態にリフレッシュされた内部ノードＮ１の電位ＶＮ１（Ｌ）が与えられ、この結果、ＶＮ２（Ｌ）もリフレッシュ後の第２電圧状態（０Ｖ）となる。
【０１５８】
３）  時刻ｔ８以後は、リフレッシュ動作が完了した後、再度リフレッシュ動作を実行するまでの待機期間となる。上記実施例では、時刻ｔ９においてリファレンス線ＲＥＦの印加電圧を５Ｖにするとしたが、これはリファレンス線ＲＥＦに対して５Ｖを印加した状態で待機することを意味している。しかし、必ずしもリファレンス線ＲＥＦに５Ｖを印加した状態で待機する必要はない。例えば、時刻ｔ９においてリファレンス線ＲＥＦへの印加電圧を０Ｖに低下させた後、この状態で次のセルフリフレッシュ動作の実行まで待機するものとして良い。このとき、次のセルフリフレッシュ動作の実行時には、時刻ｔ０においてリファレンス線ＲＥＦへの印加電圧を５Ｖにすることとなる。
【０１５９】
４）  図２４では、時刻ｔ４〜ｔ５において電圧供給線ＶＳＬに０Ｖを与えているが、これに代えて、同期間においても電圧供給線ＶＳＬに５Ｖを与える方法も理論的には考えられる。この方法については別実施例で後述する。
【０１６０】
＜２．グループＸ＞
次に、グループＸに属する画素回路のセルフリフレッシュ動作につき、類型別に説明する。
【０１６１】
（第１類型）
第１類型の画素回路２Ｂ（図８〜図１０）は、グループＷの画素回路２Ａに比較し、トランジスタＴ４を備える点のみが異なる。そうであるとすれば、少なくともセルフリフレッシュ動作期間中、常時トランジスタＴ４を導通させておけば、上述したグループＷの第１類型の画素回路２Ａと全く同一の電圧状態とすることができる。この場合、タイミング図は図２６のようになる。図２６では、トランジスタＴ４の導通状態についても併せて示している。なお、トランジスタＴ４を導通させるべく、選択線ＳＥＬには１０Ｖを印加した。動作についての説明は割愛する。なお、図２６では、図２４のタイミング図と全く同一の電圧状態とする場合につき図示しているが、図２５と同じ電圧状態とすることも当然に可能である。
【０１６２】
別の電圧印加方法も可能である。グループＷにおいて説明したように、ステップ＃５において第１スイッチ回路２２を非導通とし、ケースＨのみ第２スイッチ回路２３を導通させた状態で、電圧供給線ＶＳＬから第１電圧状態の電圧（５Ｖ）を内部ノードＮ１に供給することで、ケースＨのみ第１電圧状態にリフレッシュさせる。従って、少なくともこのステップ＃５の間のみトランジスタＴ４を導通させれば良く、必ずしも常時オンさせる必要はない。図２６のタイミング図に対し、ステップ＃５（時刻ｔ６〜ｔ７）の間のみトランジスタＴ４を導通させた場合のタイミング図を図２７に示す。
【０１６３】
このように、本グループＸでは、第２スイッチ回路２３のオンオフ制御を、トランジスタＴ４によっても実現できる。従って、ステップ＃４（時刻ｔ４〜ｔ５）において、ソース線ＳＬから内部ノードＮ１に対して０Ｖリフレッシュを実行している際、電圧供給線ＶＳＬに５Ｖを印加していても、トランジスタＴ４を非導通としておくことで内部ノードＮ１と電圧供給線ＶＳＬを電気的に切断することができる。よって、グループＸの第１類型の画素回路２Ｂにおいては、セルフリフレッシュ動作期間にわたって、電圧供給線ＶＳＬに対する印加電圧を５Ｖ固定とすることも可能である。この場合のタイミング図を図２８に示す。
【０１６４】
（第２類型）
第２類型の画素回路２Ｃ（図１１）は、画素回路２Ｂに対して電圧供給線ＶＳＬをソース線ＳＬで兼用した点が異なる。よって、少なくともステップ＃５（時刻ｔ６〜ｔ７）の間のみ選択線ＳＥＬに高レベル電圧を与えてトランジスタＴ４を導通させ、ソース線ＳＬに対する印加電圧を、第１類型の画素回路２Ｂにおけるタイミング図（図２６，図２７）に示される電圧供給線ＶＳＬの印加電圧と同様にすれば良い。一例を図２９に示す。
【０１６５】
また、ソース線ＳＬへの印加電圧は、第１電圧状態にリフレッシュするステップ＃５（時刻ｔ６〜ｔ７）の間のみ５Ｖとし、他の時間帯を０Ｖとしても良い。この場合のタイミング図を図３０に示す。
【０１６６】
（第３類型）
第３類型の画素回路２Ｄ（図１２）は、補助容量線ＣＳＬが電圧供給線ＶＳＬと兼用されている。補助容量線ＣＳＬは、補助容量素子ＣＳの一端に接続されており、この容量は内部ノードＮ１の寄生容量に対して大きな割合を占める。このため、セルフリフレッシュ動作期間中に補助容量線ＣＳＬの印加電圧が変動すると、内部ノードＮ１の電位ＶＮ１も連れて変動するため好ましくない。よって、セルフリフレッシュ動作期間中は補助容量線ＣＳＬには一定電圧が与えられる。本類型では、補助容量線ＣＳＬが電圧供給線ＶＳＬを兼用する構成であるため、セルフリフレッシュ期間中は第１電圧状態（５Ｖ）に固定される。
【０１６７】
本グループＸの回路構成の場合、電圧供給線ＶＳＬへの印加電圧を５Ｖに固定してもリフレッシュ動作が正しく実現できるという点については、図２８を参照して説明した通りである。同様の理由により、第３類型の画素回路２Ｄにおいて、補助容量線ＣＳＬへの印加電圧を５Ｖ固定とすることで、セルフリフレッシュ動作を実行することができる。この場合のタイミング図を図３１に示す。なお、図３１では、補助容量線ＣＳＬへの印加電圧として０Ｖを採用できないことを明示すべく、補助容量線ＣＳＬの印加電圧の欄に「５Ｖ（限定）」と表記している。
【０１６８】
（第４類型）
第４類型の画素回路２Ｅ（図１３〜図１６）は、電圧供給線ＶＳＬが独立した信号線で構成されている点において、第１類型の画素回路２Ｂと共通する。一方、トランジスタＴ４が第１スイッチ回路２２と第２スイッチ回路２３で兼用されている点が異なる。
【０１６９】
図２７に示す第１類型のタイミング図を参照すれば、時刻ｔ４〜ｔ５において第１スイッチ回路２２を導通し、時刻ｔ６〜ｔ７において第２スイッチ回路２３を導通していることが分かる。すなわち、ステップ＃４においてソース線ＳＬから内部ノードＮ１に第２電圧状態の電圧（０Ｖ）を与えて第２電圧状態にリフレッシュするために、第１スイッチ回路２２を導通させる必要があり、ステップ＃５において電圧供給線ＶＳＬからケースＨの内部ノードＮ１に対して第１電圧状態の電圧（５Ｖ）を与えて第１電圧状態にリフレッシュするために、第２スイッチ回路２３を導通させる必要がある。従って、第４類型の画素回路２Ｅの場合、図２７のタイミング図に対して、少なくとも、時刻ｔ４〜ｔ５と時刻ｔ６〜ｔ７の間にトランジスタＴ４を導通させれば良いことが分かる。
【０１７０】
これを踏まえ、第４類型の画素回路２Ｅのタイミング図を図３２に示す。図３２では、時刻ｔ４〜ｔ７にわたって選択線ＳＥＬに高レベル電圧を与えることで、同期間中トランジスタＴ４を導通させている。
【０１７１】
なお、電圧供給線ＶＳＬに対する電圧印加を図３２と同様にする場合には、図２６のように、セルフリフレッシュ動作期間中にわたって選択線ＳＥＬに高レベル電圧を与えても構わない。
【０１７２】
（第５類型）
第５類型の画素回路２Ｆ（図１７〜図１９）は、電圧供給線ＶＳＬがソース線ＳＬと兼用されている点において、第２類型の画素回路２Ｃと共通する。一方、トランジスタＴ４が第１スイッチ回路２２と第２スイッチ回路２３で兼用されている点が異なる。
【０１７３】
図２９に示す第２類型のタイミング図を参照すれば、第１類型と同様、時刻ｔ４〜ｔ５において第１スイッチ回路２２を導通し、時刻ｔ６〜ｔ７において第２スイッチ回路２３を導通していることが分かる。従って、第４類型と同様の理由により、少なくとも時刻ｔ４〜ｔ５と時刻ｔ６〜ｔ７にわたって、トランジスタＴ４を導通させれば良いことが分かる。図３３に第５類型のタイミング図の一例を示す。
【０１７４】
＜３．グループＹ＞
次に、グループＹに属する画素回路のセルフリフレッシュ動作につき、類型別に説明する。
【０１７５】
グループＹの各類型の画素回路は、グループＸの同一類型の画素回路に対し、トランジスタＴ４の制御端子をブースト線ＢＳＴに接続させて、選択線ＳＥＬをなくした構成である。ここで、グループＸの各類型の画素回路のタイミング図を参照すれば、少なくとも時刻ｔ１〜ｔ７の間は、ブースト線ＢＳＴに高レベル電圧が印加されていることが分かる。従って、これを踏まえると、グループＹの各構成においては、この期間にわたってトランジスタＴ４が強制的に導通してしまうことを意味している。
【０１７６】
（第１類型）
図２６に示すように、グループＸの第１類型の画素回路２Ｂにおいては、セルフリフレッシュ動作期間にわたって選択線ＳＥＬに高レベル電圧が印加されていてもセルフリフレッシュ動作が実行される。よって、選択線ＳＥＬ以外の各線について図２６と同様に電圧印加をすることで、グループＹの第１類型の画素回路２ｂ（図２０）についてもセルフリフレッシュ動作が実行できることが分かる。この場合のタイミング図を図３４に示す。
【０１７７】
（第２類型）
図２１に示す画素回路２ｃにおいては、ソース線ＳＬへの印加電圧を図３４に示す電圧供給線ＶＳＬと同様にすることで、図３４と同様の電圧印加状態を実現できる。この場合のタイミング図を図３５に示す。
【０１７８】
（第４類型）
グループＹの第４類型の画素回路（図２２）に対しては、図３４に示すタイミング図と同じ電圧印加を行うことで、第１類型の画素回路（図２０）と同様の電圧状態が実現できることが分かる。つまり、図３４と同じ電圧印加方法によってセルフリフレッシュ動作が実現できる。
【０１７９】
（第５類型）
グループＹの第５類型の画素回路（図２３）に対しては、図３５に示すタイミング図と同じ電圧印加を行うことで、第２類型の画素回路（図２１）と同様の電圧状態が実現できることが分かる。つまり、図３５と同じ電圧印加方法によってセルフリフレッシュ動作が実現できる。
【０１８０】
＜４．別実施例＞
以下、セルフリフレッシュ動作に関連した別実施例をまとめて記載する。
【０１８１】
〈１〉  グループＷの画素回路２Ａに対してセルフリフレッシュ動作を実行するに際し、図２４〜図２５では、ソース線ＳＬから０Ｖの電圧を内部ノードＮ１に供給するステップ＃４において（時刻ｔ４〜ｔ５）、電圧供給線ＶＳＬに対してもソース線ＳＬと同一の０Ｖを印加していた。
【０１８２】
これに対し、図３６に示すように、同ステップ＃４においても電圧供給線ＶＳＬに対して第１電圧状態（５Ｖ）を印加する方法も理論的に想定され得る。この方法による場合、ケースＬについてはそもそもトランジスタＴ１が非導通であるため、電圧供給線ＶＳＬに５Ｖが印加されていても、この電圧が第２スイッチ回路２３を介して内部ノードＮ１に与えられるということはない。
【０１８３】
これに対し、ケースＨの場合、トランジスタＴ１が導通されているため、時刻ｔ４〜ｔ５の間、５Ｖが印加されている電圧供給線ＶＳＬから内部ノードＮ１を介して、０Ｖが印加されたソース線ＳＬに向かう電流経路が形成される。これにより、内部ノードＮ１の電位は０Ｖと５Ｖの中間値を示すこととなる（図３６内の時刻ｔ４〜ｔ５におけるＶＮ１（Ｈ）参照）。
【０１８４】
しかしながら、その後時刻ｔ５においてゲート線ＧＬへの印加電圧が低下し、トランジスタＴ３が非導通とされることで、ケースＨについては電圧供給線ＶＳＬから第２スイッチ回路２３を介して内部ノードＮ１に５Ｖが供給され、これによって第１電圧状態にリフレッシュされることとなる。
【０１８５】
つまり、このような方法でも、両ケースＨ，Ｌ共にリフレッシュすることは可能である。しかし、前述のように、時刻ｔ４〜ｔ５において、ケースＨの画素回路に対して、電圧供給線ＳＬからソース線ＳＬへと向かう電流経路が形成されるため、図２４〜図２５に示す電圧印加方法と比較して消費電力量が増大してしまう。消費電力量を抑制するという点に立てば、図２４〜図２５に示す電圧印加方法の方がより好ましい。そして、このことは、少なくとも時刻ｔ４〜ｔ５の間のみ電圧供給線ＶＳＬに０Ｖを印加すれば良いことを指す。つまり、ゲート線ＧＬへの印加電圧の立ち上がりタイミングと同時に電圧供給線ＶＳＬへの印加電圧を０Ｖに低下させ、ゲート線ＧＬへの印加電圧を低レベルに低下させるタイミングと同時に電圧供給線ＶＳＬへの印加電圧を５Ｖに上昇させるものとしても良い。
【０１８６】
図２４〜図２５に示すように、電圧供給線ＶＳＬへの印加電圧が０Ｖである間、ノードＮ１（Ｈ）の電位も０Ｖに低下し、その後５Ｖにリフレッシュされる。ノードＮ１（Ｈ）はもともと高レベル（第１電圧状態）に書き込まれた回路のノードであるため、このノードが０Ｖに低下している期間が長くなると、フリッカを招くおそれがある。このため、ノードＮ１（Ｈ）が０Ｖに低下している期間はなるべく短くするのが好適である。このような観点からも、時刻ｔ３〜ｔ４の時間、並びに時刻ｔ５〜ｔ６の時間をできるだけ短く、或いは殆ど０に近づけることで、ノードＮ１（Ｈ）が０Ｖに低下する時間を時刻ｔ４〜ｔ５の間に限定させる方法が好適である。これにより、フリッカの発生を抑制しながらセルフリフレッシュ動作の実行を行うことができる。
【０１８７】
〈２〉  図３６に示す別実施例のタイミング図を見れば、セルフリフレッシュ動作期間にわたって、電圧供給線ＶＳＬの印加電圧は５Ｖに固定されている。従って、電圧供給線ＶＳＬを補助容量線ＣＳＬと兼用し、この補助容量線ＣＳＬの印加電圧を５Ｖに固定した場合においても、図３６と同様の電圧印加状態を実現することができる。つまり、グループＷにおいても、電圧供給線ＶＳＬを補助容量線ＣＳＬと兼用する類型（第３類型）の画素回路が理論上実現できる。しかし、別実施例〈１〉において上述したように、消費電力量を抑制するという点に立てば、グループＷにおいては、第１〜第２類型の画素回路の方が好ましい。
【０１８８】
〈３〉  上述した〈１〉、〈２〉の別実施例は、いずれも、第２電圧状態にリフレッシュする際に、ケースＨにおいて電圧供給線ＶＳＬからソース線ＳＬへ向かう電流経路が形成される場合について述べている。他の画素類型においても、このような電流経路が形成されるような電圧印加方法も採り得る。
【０１８９】
例えば、グループＸの第４類型の画素回路２Ｅ（図１３）において、セルフリフレッシュ動作期間中にわたって電圧供給線ＶＳＬに第１電圧状態の電圧（５Ｖ）を与えるような方法が考えられる。また、図１２に示すグループＸの第３類型の画素回路２Ｄに対し、トランジスタＴ４を第１スイッチ回路２２と第２スイッチ回路２３で兼用させた画素回路２Ｈを想定した場合（図３７参照）も同様の電圧状態が実現される。また、グループＹにおいて、電圧供給線ＶＳＬを補助容量線ＣＳＬと兼用する構成を想定した場合（図３８の画素回路２ｅ，図３９の画素回路２ｈ）も、同様の電圧状態が実現される。
【０１９０】
［第３実施形態］
第３実施形態では、常時表示モードにおける書き込み動作につき、各類型毎に図面を参照して説明する。
【０１９１】
常時表示モードにおける書き込み動作では、１フレーム分の画素データを水平方向（行方向）の表示ライン毎に分割し、１水平期間毎に、各列のソース線ＳＬに１表示ライン分の各画素データに対応した２値の電圧、すなわち高レベル電圧（５Ｖ）又は低レベル電圧（０Ｖ）を印加する。そして、選択された表示ライン（選択行）のゲート線ＧＬに選択行電圧８Ｖを印加して、当該選択行の全ての画素回路２の第１スイッチ回路２２を導通状態にして、各列のソース線ＳＬの電圧を、選択行の各画素回路２の内部ノードＮ１に転送する。
【０１９２】
選択された表示ライン以外（非選択行）のゲート線ＧＬには、当該選択行の全ての画素回路２の第１スイッチ回路２２を非導通状態にするため、非選択行電圧−５Ｖを印加する。なお、以下に説明する書き込み動作における各信号線の電圧印加のタイミング制御は、表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。
【０１９３】
＜１．グループＷ＞
まず、第２スイッチ回路２３がトランジスタＴ１のみで構成されるグループＷの画素回路（図７）についての常時表示モードにおける書き込み動作につき説明する。
【０１９４】
図４０に、第１類型の画素回路２Ａ（図７）を使用した書き込み動作のタイミング図を示す。図４０では、１フレーム期間における２本のゲート線ＧＬ１，ＧＬ２、２本のソース線ＳＬ１，ＳＬ２、電圧供給線ＶＳＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、ブースト線ＢＳＴの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。更に、図４０では、２つの画素回路２Ａの内部ノードＮ１の電位ＶＮ１の変動波形を併せて表示している。２つの画素回路２Ａの一方は、ゲート線ＧＬ１とソース線ＳＬ１で選択される画素回路２Ａ（ａ）で、他方は、ゲート線ＧＬ１とソース線ＳＬ２で選択される画素回路２Ａ（ｂ）で、図中のＶＮ１の後ろに、それぞれ（ａ）と（ｂ）を付して区別している。
【０１９５】
１フレーム期間は、ゲート線ＧＬの本数分の水平期間に分割され、各水平期間に選択されるゲート線ＧＬ１〜ＧＬｎが順番に割り当てられている。図４０では、最初の２水平期間における２本のゲート線ＧＬ１，ＧＬ２の電圧変化を図示している。第１水平期間では、ゲート線ＧＬ１に選択行電圧８Ｖが、ゲート線ＧＬ２に非選択行電圧−５Ｖが印加され、第２水平期間では、ゲート線ＧＬ２に選択行電圧８Ｖが、ゲート線ＧＬ１に非選択行電圧−５Ｖが印加され、それ以後の水平期間では、両ゲート線ＧＬ１，ＧＬ２に非選択行電圧−５Ｖが印加される。
【０１９６】
各列のソース線ＳＬには、水平期間毎に対応する表示ラインの画素データに対応した電圧（５Ｖ，０Ｖ）が印加されている。図４０では、各ソース線ＳＬを代表して２本のソース線ＳＬ１，ＳＬ２を図示している。なお、図４０に示す例では、内部ノード電位ＶＮ１の変化を説明するため、最初の１水平期間の２本のソース線ＳＬ１，ＳＬ２の電圧を５Ｖと０Ｖに分けて設定している。
【０１９７】
画素回路２Ａは、第１スイッチ回路２２がトランジスタＴ３だけで構成されているので、第１スイッチ回路２２の導通非導通の制御は、トランジスタＴ３だけのオンオフ制御で十分である。なお、この画素回路２Ａにおいて、書き込み時に電圧供給線ＶＳＬに高レベル電圧を印加する必要がある点については、第１実施形態の説明において上述した通りである。
【０１９８】
ブースト線ＢＳＴの印加電圧は０Ｖとする。また、リファレンス線ＲＥＦには、１フレーム期間の間、トランジスタＴ２を内部ノードＮ１の電圧状態に関係なく常時オン状態とするために、高レベルの電圧（５Ｖ）より閾値電圧（２Ｖ程度）以上高い８Ｖを印加する。これにより、出力ノードＮ２と内部ノードＮ１が電気的に接続され、内部ノードＮ１に接続する補助容量素子Ｃｓを内部ノードの電位ＶＮ１の保持に利用することができ、この安定化に資する。また、補助容量線ＣＳＬは所定の固定電圧（例えば、０Ｖ）に固定する。対向電圧Ｖｃｏｍは、上述した対向ＡＣ駆動がなされるが、１フレーム期間の間は０Ｖ又は５Ｖに固定される。図４０では、対向電圧Ｖｃｏｍは０Ｖに固定されている。
【０１９９】
＜２．グループＸ＞
第２スイッチ回路２３がトランジスタＴ１とＴ４の直列回路で構成され、且つ、トランジスタＴ４の制御端子が選択線ＳＥＬに接続されるグループＸの画素回路の書き込み動作について説明する。
【０２００】
（第１類型）
図４１に、第１類型の画素回路２Ｂ（図８〜図１０）を使用した書き込み動作のタイミング図を示す。グループＷと異なり、グループＸの画素回路は、第２スイッチ回路２３にトランジスタＴ４を含む。書き込み動作時においては、この第２スイッチ回路２３を導通させる必要がないことから、選択線ＳＥＬに低レベル電圧を印加することでトランジスタＴ４を非導通としておけば良い。ここでは、−５Ｖとした。
【０２０１】
この場合、第２スイッチ回路２３は書き込み動作時において非導通とされるため、電圧供給線ＶＳＬの印加電圧はグループＷとは異なり０Ｖとすることができる。その他の点についてはグループＷの説明と重複するので割愛する。
【０２０２】
（第２〜第３類型）
図４１に示した、第１類型の画素回路２Ｂにおける書き込み動作のタイミング図を見れば、１フレーム期間にわたって選択線ＳＥＬには常に低レベル電圧が印加されている。つまり、第２スイッチ回路２３は常に非導通である。
【０２０３】
従って、第２スイッチ回路２３の一端がソース線ＳＬに接続する第２類型の画素回路２Ｃや、補助容量線ＣＳＬに接続する第３類型の画素回路２Ｄにおいても、電圧供給線ＶＳＬ以外の各線に対して第１類型のタイミング図と同様に電圧を印加することで書き込み動作が可能である。
【０２０４】
（第４類型）
図１３〜図１６に示す第４類型の画素回路２Ｅは、第１スイッチ回路２２がトランジスタＴ３とトランジスタＴ４の直列回路で構成されるため、書き込み時には、トランジスタＴ３のみならずＴ４をも導通させる必要がある。この点で、第１〜第３類型とは異なるシーケンスとなる。
【０２０５】
図４２に、第５類型の画素回路２Ｄを使用した書き込み動作のタイミング図を示す。図４２では、２本の選択線ＳＥＬ１，ＳＥＬ２を図示している点以外は、図４１と図示している項目は共通する。
【０２０６】
ゲート線ＧＬ（ＧＬ１，ＧＬ２）、及び、ソース線ＳＬ（ＳＬ１，ＳＬ２）の電圧印加タイミング及び電圧振幅は、図４１と全く同じである。
【０２０７】
画素回路２Ｅでは、第１スイッチ回路２２が、トランジスタＴ３とトランジスタＴ４の直列回路で構成されているので、第１スイッチ回路２２の導通／非導通を制御するに際しては、トランジスタＴ３のオンオフ制御に加え、トランジスタＴ４のオンオフ制御が必要となる。従って、本類型では、全ての選択線ＳＥＬを一括して制御するのではなく、ゲート線ＧＬと同様に、行単位に個別に制御する必要がある。つまり、選択線ＳＥＬは行毎に１本ずつ、ゲート線ＧＬ１〜ＧＬｎと同数設けられ、ゲート線ＧＬ１〜ＧＬｎと同様に順番に選択される。
【０２０８】
図４２では、最初の２水平期間における２本の選択線ＳＥＬ１，ＳＥＬ２の電圧変化を図示している。第１水平期間では、選択線ＳＥＬ１に選択用電圧８Ｖが、選択線ＳＥＬ２に非選択用電圧−５Ｖが印加され、第２水平期間では、選択線ＳＥＬ２に選択用電圧８Ｖが、選択線ＳＥＬ１に非選択用電圧−５Ｖが印加され、それ以後の水平期間では、両選択線ＳＥＬ１，ＳＥＬ２に非選択用電圧−５Ｖが印加される。
【０２０９】
リファレンス線ＲＥＦ、補助容量線ＣＳＬ、ブースト線ＢＳＴへの印加電圧、並びに対向電圧Ｖｃｏｍについては、図４１に示す第１類型と同じである。なお、非選択行において、第１スイッチ回路２２を非導通状態とする場合、トランジスタＴ３が完全にオフ状態となっているので、トランジスタＴ４をオフにするための選択線ＳＥＬの非選択用電圧は、−５Ｖでなく０Ｖでも良い。
【０２１０】
なお、本類型の画素回路の場合は、図４０に示すグループＷの場合と同様に、電圧供給線ＶＳＬに５Ｖを印加するのが望ましい。これは以下の理由による。
【０２１１】
高レベルに書き込まれている状態の下で、電圧供給線ＶＳＬに低レベル電圧が与えられると、トランジスタＴ１が導通する。この場合、仮に、書き込み動作中に、同時に導通状態となっている第１スイッチ回路２２の一端に接続されるソース線ＳＬと、第２スイッチ回路２３の一端に接続される電圧供給線ＶＳＬの印加電圧に差があれば、ソース線ＳＬと電圧供給線ＶＳＬ間に電流経路が発生し、その中間に位置するノードの電圧が変動し、この結果内部ノードＮ１に書き込みデータに対応した正しい電圧が書き込まれない可能性がある。
【０２１２】
これに対し、電圧供給線ＶＳＬに５Ｖ（第１電圧状態）を印加することにより、ダイオード接続状態のトランジスタＴ１を逆バイアス状態（オフ状態）とすることで、選択行の第２スイッチ回路２３を非導通状態にすることができる。これにより、電圧供給線ＶＳＬの印加電圧が書き込み電圧に影響を与えるということがない。
【０２１３】
（第５類型）
図１７〜図１９に示す第５類型の画素回路２Ｆにおいても、第４類型の場合と同様、選択線ＳＥＬを一括して制御するのではなく、ゲート線ＧＬと同様に、行単位に個別に制御する必要がある。つまり、選択線ＳＥＬは行毎に１本ずつ、ゲート線ＧＬ１〜ＧＬｎと同数設けられ、ゲート線ＧＬ１〜ＧＬｎと同様に順番に選択される。
【０２１４】
なお、本類型の構成の場合、第２スイッチ回路２３は第１スイッチ回路２２と共にソース線ＳＬに接続する構成であるため、書き込み時にトランジスタＴ４が導通しても内部ノードの電位ＶＮ１が変動することがないため、そのことへの手当ては特段必要ない。よって、電圧供給線ＶＳＬ以外の各線に対し、図４２と同様の電圧印加を行うことで書き込み動作が実行できる。
【０２１５】
＜３．グループＹ＞
第２スイッチ回路２３がトランジスタＴ１とＴ４の直列回路で構成され、且つ、トランジスタＴ４の制御端子がブースト線ＢＳＴに接続されるグループＸの画素回路の書き込み動作について説明する。
【０２１６】
（第１〜第２類型）
図４１に示したグループＸの第１類型の画素回路２Ｂにおける書き込み動作のタイミング図を見れば、１フレーム期間にわたって選択線ＳＥＬには常に低レベル電圧が印加されている。つまり、第２スイッチ回路２３は常に非導通であり、更にはブースト容量素子Ｃｂｓｔの一端に与えられる電圧も変化しない。この点は、第２類型においても同じである。
【０２１７】
従って、グループＹの第１〜第２類型の画素回路２ｂ，２ｃについては、選択線ＳＥＬを除く他の信号線に対し、それぞれ同類型のグループＸと同様の電圧印加を行うことで書き込み動作を実行することができる。
【０２１８】
（第４〜第５類型）
図４２に示したグループＸの第４類型の画素回路２Ｅにおける書き込み動作のタイミング図を見れば、選択行にはトランジスタＴ４を導通させるべく選択線ＳＥＬに高レベル電圧を印加し、非選択行にはトランジスタＴ４を非導通とすべく低レベル電圧を印加している。これを踏まえれば、グループＹの画素回路２ｅ（図２２）においても、選択行においてはブースト線ＢＳＴに高レベル電圧を与え、非選択行にはブースト線ＢＳＴに低レベル電圧を与えれば良いことが分かる。
【０２１９】
ところで、グループＹの第４類型の画素回路２ｅ（図２２）の場合、ブースト線ＢＳＴに高レベル電圧が印加されると、ブースト容量素子Ｃｂｓｔの一端に与えられる電圧もこれに伴って上昇する。しかしながら、書き込み動作時においてリファレンス線ＲＥＦには高レベル電圧（８Ｖ）が与えられ、トランジスタＴ２がオン状態である。寄生容量の大きいノードＮ１がノードＮ２と電気的に接続するため、出力ノードＮ２の電位はほとんど上昇しない。つまり、ブースト線ＢＳＴに高レベル電圧が与えられても、出力ノードＮ２に対する影響を考慮する必要がない。
【０２２０】
以上を踏まえると、グループＹの第４〜第５類型の画素回路２ｅ、２ｆにおいて書き込み動作を行う際には、ブースト線ＢＳＴに対して選択線ＳＥＬと同様に電圧印加を行うことの他は、グループＸの同類型の画素回路と同様の電圧印加を行えば良い。
【０２２１】
［第４実施形態］
第４実施形態では、常時表示モードにおけるセルフリフレッシュ動作と書き込み動作の関係について説明する。
【０２２２】
常時表示モードでは、１フレーム分の画像データに対して書き込み動作を実行した後、一定期間は書き込み動作を行わずに、直前に行われた書き込み動作によって得られる表示内容を維持させる。
【０２２３】
書き込み動作によって、ソース線ＳＬを介して各画素内の画素電極２０に電圧が与えられる。その後、ゲート線ＧＬが低レベルとなり、トランジスタＴ４が非導通状態となる。しかし、直前の書き込み動作によって画素電極２０に蓄積された電荷の存在により画素電極２０の電位が保持される。すなわち、画素電極２０と対向電極８０との間には電圧Ｖｌｃが維持される。これにより、書き込み動作が完了した後においても、液晶容量Ｃｌｃ両端に対して画像データの表示に必要な電圧が印加された状態が継続する。
【０２２４】
対向電極８０の電位が固定されている場合、液晶電圧Ｖｌｃは画素電極２０の電位に依存する。この電位は、画素回路２内のトランジスタのリーク電流の発生に伴って、時間経過と共に変動する。例えば、ソース線ＳＬの電位が内部ノードＮ１の電位より低い場合には、内部ノードＮ１からソース線ＳＬに向かうリーク電流が生じ、内部ノードＮ１の電位ＶＮ１は経時的に減少する。逆に、ソース線ＳＬの電位が内部ノードＮ１の電位より高い場合には、ソース線ＳＬから内部ノードＮ１に向かうリーク電流が生じ、画素電極２０の電位が経時的に増加する。つまり、外部からの書き込み動作を行うことなく時間が経過すると、液晶電圧Ｖｌｃが徐々に変化していき、この結果、表示画像も変化してしまう。
【０２２５】
通常表示モードの場合、静止画像であっても１フレーム毎に全ての画素回路２に対して書き込み動作を実行する。従って、画素電極２０に蓄積された電荷量は１フレーム期間だけ維持できれば良い。高々１フレーム期間内における画素電極２０の電位変動量はごくわずかであるため、この間の電位変動は、表示される画像データに対して視覚的に確認できる程度の影響を与えるものではない。このため、通常表示モードでは、画素電極２０の電位変動はあまり問題とはならない。
【０２２６】
これに対し、常時表示モードでは、１フレーム毎に書き込み動作を実行する構成ではない。従って、対向電極８０の電位が固定されている間、場合によって数フレームにわたって画素電極２０の電位（内部ノード電位ＶＮ１）を保持する必要がある。しかし、数フレーム期間にわたって書き込み動作を行わずに放置しておくと、前述したリーク電流の発生によって画素電極２０の電位は断続的に変動する。この結果、表示される画像データが、視覚的に確認できる程度に変化するおそれもある。
【０２２７】
このような現象が生じるのを避けるべく、常時表示モードでは、図４３のフローチャートに示す要領で、セルフリフレッシュ動作と書き込み動作を組み合わせて実行することで、画素電極の電位変動を抑制しながらも大幅な電力消費の低減を図る。
【０２２８】
まず、常時表示モードにおける１フレーム分の画素データの書き込み動作を、第３実施形態で上述した要領で実行する（ステップ＃１１）。
【０２２９】
ステップ＃１１の書き込み動作後、第２実施形態で上述した要領によりセルフリフレッシュ動作を実行する（ステップ＃１２）。
【０２３０】
セルフリフレッシュ動作を実行した後、再度セルフリフレッシュ動作を実行するまでの待機期間に新たな画素データの書き込み動作（データ書き換え）、外部リフレッシュ動作、又は外部極性反転動作の要求を受け取ると（ステップ＃１３のＹＥＳ）、ステップ＃１１に戻り、新たな画素データ又は従前の画素データの書き込み動作を実行する。当該要求を受け取らない場合（ステップ＃１３のＮＯ）は、ステップ＃１２に戻り再びセルフリフレッシュ動作を実行する。これにより、リーク電流の影響による表示画像の変化を抑制することができる。
【０２３１】
セルフリフレッシュ動作を行なわずに、書き込み動作によってリフレッシュ動作を行うとすると、上述の数１に示す関係式で表わされる消費電力となるが、同じリフレッシュレートでセルフリフレッシュ動作を繰り返す場合は、全てのソース線電圧の駆動回数が１回であるため、数１中の変数ｍが１となり、表示解像度（画素数）としてＶＧＡを想定すると、ｍ＝１９２０、ｎ＝４８０であるので、１９２０分の１程度の消費電力の低減が期待される。
【０２３２】
本実施形態において、セルフリフレッシュ動作と、外部リフレッシュ動作又は外部極性反転動作を併用する理由は、仮に、当初正常に動作していた画素回路２であっても、経年変化により、第２スイッチ回路２３又は制御回路２４に不具合が生じ、書き込み動作は支障なく実施できるが、セルフリフレッシュ動作を正常に実行できない状態が、一部の画素回路２に発生する場合に対処するためである。つまり、セルフリフレッシュ動作だけに依存すると、当該一部の画素回路２の表示に劣化が現れ、それが固定されるが、外部極性反転動作を併用することで、当該表示欠陥の固定化を防止することができる。
【０２３３】
［第５実施形態］
第５実施形態では、通常表示モードにおける書き込み動作につき、各類型毎に図面を参照して説明する。
【０２３４】
通常表示モードにおける書き込み動作では、１フレーム分の画素データを水平方向（行方向）の表示ライン毎に分割し、１水平期間毎に、各列のソース線ＳＬに１表示ライン分の各画素データに対応した多階調のアナログ電圧を印加すると共に、選択された表示ライン（選択行）のゲート線ＧＬに選択行電圧８Ｖを印加して、当該選択行の全ての画素回路２の第１スイッチ回路２２を導通状態にして、各列のソース線ＳＬの電圧を、選択行の各画素回路２の内部ノードＮ１に転送する動作である。選択された表示ライン以外（非選択行）のゲート線ＧＬには、当該選択行の全ての画素回路２の第１スイッチ回路２２を非導通状態にするため、非選択行電圧−５Ｖを印加する。
【０２３５】
以下に説明する書き込み動作における各信号線の電圧印加のタイミング制御は、表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。
【０２３６】
図４４に、グループＷの画素回路２Ａを使用した書き込み動作のタイミング図を示す。図４４では、１フレーム期間における２本のゲート線ＧＬ１，ＧＬ２、２本のソース線ＳＬ１，ＳＬ２、選択線ＳＥＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、及びブースト線ＢＳＴの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。
【０２３７】
１フレーム期間は、ゲート線ＧＬの本数分の水平期間に分割され、各水平期間に選択されるゲート線ＧＬ１〜ＧＬｎが順番に割り当てられている。図４４では、最初の２水平期間における２本のゲート線ＧＬ１，ＧＬ２の電圧変化を図示している。第１水平期間では、ゲート線ＧＬ１に選択行電圧８Ｖが、ゲート線ＧＬ２に非選択行電圧−５Ｖがそれぞれ印加され、第２水平期間では、ゲート線ＧＬ２に選択行電圧８Ｖが、ゲート線ＧＬ１に非選択行電圧−５Ｖがそれぞれ印加され、それ以後の水平期間では、両ゲート線ＧＬ１，ＧＬ２には非選択行電圧−５Ｖが印加される。
【０２３８】
各列のソース線ＳＬには、水平期間毎に対応する表示ラインの画素データに対応した多階調のアナログ電圧が印加されている。なお、通常表示モードではアナログ表示ラインの画素データに対応した多階調のアナログ電圧が印加され、印加電圧が一義的には特定されないため、図４４では斜線により塗りつぶすことでこれを表現している。なお、図４４では、各ソース線ＳＬ１，ＳＬ２，……ＳＬｍを代表して２本のソース線ＳＬ１，ＳＬ２を図示している。
【０２３９】
対向電圧Ｖｃｏｍは、１水平期間毎に変化するため（対向ＡＣ駆動）、当該アナログ電圧は、同じ水平期間中の対向電圧Ｖｃｏｍに対応した電圧値となっている。つまり、対向電圧Ｖｃｏｍが５Ｖか０Ｖかによって、数２で与えられる液晶電圧Ｖｌｃの絶対値は変わらず極性のみが変わるように、ソース線ＳＬに印加されるアナログ電圧が設定される。
【０２４０】
また、リファレンス線ＲＥＦには、１フレーム期間の間、トランジスタＴ２を内部ノードＮ１の電圧状態に関係なく常時オン状態とする電圧を印加する。この電圧値は、多階調のアナログ電圧としてソース線ＳＬから与えられる電圧値の中での最大値よりも、トランジスタＴ２の閾値電圧以上高い電圧であれば良い。図４４では、前記最大値を５Ｖとし、閾値電圧を２Ｖとして、それらの和よりも大きい８Ｖを印加している。
【０２４１】
対向電圧Ｖｃｏｍは１水平期間毎に対向ＡＣ駆動されるため、補助容量線ＣＳＬは、対向電圧Ｖｃｏｍと同電圧となるように駆動される。画素電極２０は、対向電極８０と液晶層を介して容量結合していると共に、補助容量素子Ｃｓを介して補助容量線ＣＳＬとも容量結合している。このため、補助容量素子Ｃ２の補助容量線ＣＳＬ側の電圧を固定すると、対向電圧Ｖｃｏｍの変化が、補助容量線ＣＳＬと補助容量素子Ｃ２間で分配されて画素電極２０に現れ、非選択行の画素回路２の液晶電圧Ｖｌｃが変動してしまう。従って、全ての補助容量線ＣＳＬを対向電圧Ｖｃｏｍと同電圧に駆動することで、対向電極８０と画素電極２０の電圧が同じ電圧方向に変化し、上記非選択行の画素回路２の液晶電圧Ｖｌｃの変動を抑制することができる。
【０２４２】
なお、電圧供給線ＶＳＬへの印加電圧については、第３実施形態で説明したように、常時表示モードの書き込み動作の場合と同様の理由により、５Ｖとしている。
【０２４３】
通常表示モードにおける書き込み動作は、常時表示モードと比較してソース線ＳＬを通じて書き込まれる電圧値がアナログ値となる点のみが異なる。よって、グループＸの各類型の画素回路、並びにグループＹの各類型の画素回路に対する書き込み動作についても、ソース線ＳＬにデータに応じたアナログ電圧が印加される点を除けば、第３実施形態で説明したのと同様の方法で書き込みを行うことができる。詳細は省略する。
【０２４４】
なお、通常表示モードにおける書き込み動作において、１水平期間毎に各表示ラインの極性を反転させる方法として、上述の「対向ＡＣ駆動」以外に、対向電圧Ｖｃｏｍとして所定の固定電圧を対向電極８０に印加する方法がある。この方法によれば、画素電極２０に印加される電圧は、対向電圧Ｖｃｏｍを基準として正電圧となる場合と負電圧となる場合が１水平期間毎に交替する。
【０２４５】
この場合、当該画素電圧を、ソース線ＳＬを介して直接書き込む方法と、対向電圧Ｖｃｏｍを中心とした電圧範囲の電圧を書き込んだ後に、補助容量素子Ｃｓを用いた容量結合により、対向電圧Ｖｃｏｍを基準として正電圧又は負電圧のいずれか一方となるように電圧調整する方法もある。この場合、補助容量線ＣＳＬは対向電圧Ｖｃｏｍとは同電圧に駆動せずに、行単位で個別にパルス駆動することになる。
【０２４６】
また、本実施形態では、通常表示モードにおける書き込み動作において、１水平期間毎に各表示ラインの極性を反転させる方法を採用したが、これは、１フレーム単位で極性反転した場合に発生する以下に示す不都合を解消するためである。なお、このような不都合を解消する方法としては、列毎に極性反転駆動する方法や、行及び列方向同時に画素単位で極性反転駆動する方法もある。
【０２４７】
あるフレームＦ１で全ての画素において正極性の液晶電圧Ｖｌｃを印加し、次のフレームＦ２で全ての画素において負極性の液晶電圧Ｖｌｃを印加した場合を想定する。液晶層７５に対して同一絶対値の電圧が印加された場合であっても、正極性か負極性によって光の透過率に微少な差異が生じる場合がある。高画質の静止画を表示している場合、この微少な差異の存在が、フレームＦ１とフレームＦ２で表示態様に微細な変化を生む可能性がある。また、動画表示時においても、フレーム間で同一内容の表示内容となるべき表示領域内において、その表示態様に微細な変化を生む可能性がある。高画質の静止画や動画の表示時には、このような微細な変化でも視覚的に認識することができる場合が想定される。
【０２４８】
そして、通常表示モードは、このような高画質の静止画や動画を表示するモードであるため、上述のような微細な変化が視覚的に認識される可能性がある。このような現象を回避すべく、本実施形態では、同一フレーム内において表示ライン毎に極性を反転させている。これにより、同一フレーム内でも表示ライン間で異なる極性の液晶電圧Ｖｌｃが印加されているため、液晶電圧Ｖｌｃの極性に基づく表示画像データへの影響を抑制できる。
【０２４９】
［別実施形態］
以下、別実施形態につき説明する。
【０２５０】
〈１〉  グループＸに属する画素回路に関しては、通常表示モード及び常時表示モードの書き込み動作時において、リファレンス線ＲＥＦに低レベル電圧を与え、トランジスタＴ２をオフ状態としても良い。このようにすることで、内部ノードＮ１と出力ノードＮ２が電気的に分離される結果、画素電極２０の電位が書き込み動作前の出力ノードＮ２の電圧の影響を受けなくなる。これにより、画素電極２０の電圧は、ソース線ＳＬの印加電圧を正しく反映し、画像データを誤差なく表示することができる。
【０２５１】
ただし、上述したように、ノードＮ１の総寄生容量は、ノードＮ２に比べて遙かに大きく、ノードＮ２の初期状態の電位が画素電極２０の電位に影響を与えることはほとんどないため、トランジスタＴ２は常時オン状態にしておくのも好ましい。
【０２５２】
〈２〉  上記実施形態では、アクティブマトリクス基板１０上に構成される全ての画素回路２に対し、第２スイッチ回路２３と制御回路２４を備える構成とした。これに対し、アクティブマトリクス基板１０上において、透過液晶表示を行う透過画素部と反射液晶表示を行う反射画素部の２種類の画素部を備える構成の場合には、反射画素部の画素回路にのみ第２スイッチ回路２３と制御回路２４を備え、透過表示部の画素回路には第２スイッチ回路２３と制御回路２４を備えない構成としても良い。
【０２５３】
この場合、通常表示モード時には透過画素部によって画像表示がなされ、常時表示モード時には反射画素部によって画像表示がなされることとなる。このように構成することで、アクティブマトリクス基板１０全体に形成される素子数を削減することができる。
【０２５４】
〈３〉  上記実施形態では、各画素回路２は、補助容量素子Ｃｓを備える構成であったが、補助容量素子Ｃｓを備えない構成であっても良い。ただし、内部ノードＮ１の電位をより安定化させ、表示画像の確実な安定化を図るためには、この補助容量素子Ｃｓを備える方が好ましい。
【０２５５】
〈４〉  上記実施形態では、各画素回路２の表示素子部２１は、単位液晶表示素子Ｃｌｃだけで構成される場合を想定したが、図４５に示すように、内部ノードＮ１と画素電極２０の間にアナログアンプＡｍｐ（電圧増幅器）を備える構成としても良い。図４５では一例として、アナログアンプＡｍｐの電源用ラインとして、補助容量線ＣＳＬと電源線Ｖｃｃが入力される構成とした。
【０２５６】
この場合、内部ノードＮ１に与えられた電圧は、アナログアンプＡｍｐによって設定された増幅率ηによって増幅され、増幅後の電圧が画素電極２０に供給される。よって、内部ノードＮ１の微少な電圧変化を表示画像に反映することができる構成である。なお、図４５ではグループＸの画素回路を例に挙げて図示しているが、当然にグループＷ，Ｙの画素回路に関しても実現可能である。
【０２５７】
〈５〉  上記実施形態では、常時表示モードにおける内部ノードＮ１の電位ＶＮ１及び対向電圧Ｖｃｏｍの第１及び第２電圧状態の電圧値として、０Ｖと５Ｖを想定し、各信号線に印加する電圧値も、それに応じて、−５Ｖ，０Ｖ，５Ｖ，８Ｖ，１０Ｖと設定したが、これらの電圧値は、使用する液晶素子及びトランジスタ素子の特性（閾値電圧等）に応じて、適宜変更可能である。
【０２５８】
〈６〉  上記実施形態では、液晶表示装置を例に挙げて説明したが、本発明はこれに限定されるものではなく、画素データを保持するための画素容量Ｃｐに対応する容量を有し、当該容量に保持される電圧に基づき画像を表示する表示装置であれば、本発明を適用することができる。
【０２５９】
例えば、画素容量に相当する容量に画素データに相当する電圧を保持させて画像表示する有機ＥＬ（Electroluminescenece）表示装置の場合、特にセルフリフレッシュ動作に関して本発明を適用することができる。図４６は、このような有機ＥＬ表示装置の画素回路の一例を示す回路図である。この画素回路では、画素データとして補助容量Ｃｓに保持された電圧が、ＴＦＴで構成された駆動用トランジスタＴｄｖのゲート端子に与えられ、その電圧に応じた電流が駆動用トランジスタＴｄｖを介して発光素子ＯＬＥＤに流れる。従って、この補助容量Ｃｓが上記各実施形態における画素容量Ｃｐに相当する。なお、図４６ではグループＸの画素回路を例に挙げて図示しているが、当然にグループＷ，Ｙの画素回路に関しても実現可能である。
【符号の説明】
【０２６０】
１：  液晶表示装置
２：  画素回路
２Ａ，２Ｂ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，２Ｆ，２Ｈ：  画素回路
２ａ，２ｂ，２ｂ，２ｃ，２ｅ，２ｅ，２ｆ，２ｈ：  画素回路
１０：  アクティブマトリクス基板
１１：  表示制御回路
１２：  対向電極駆動回路
１３：  ソースドライバ
１４：  ゲートドライバ
２０：  画素電極
２１：  表示素子部
２２：  第１スイッチ回路
２３：  第２スイッチ回路
２４：  制御回路
３１：  遅延回路
７４：  シール材 
７５：  液晶層
８０：  対向電極
８１：  対向基板
Ａｍｐ：  アナログアンプ
ＢＳＴ：  ブースト線
Ｃｂｓｔ：  ブースト容量素子
ＣＤ：  遅延用容量素子
Ｃｌｃ：  液晶表示素子
ＣＭＬ：  対向電極配線
ＣＳＬ：  補助容量線
Ｃｓ：  補助容量素子
Ｃｔ：  タイミング信号
ＤＡ：  ディジタル画像信号
Ｄｖ：  データ信号
ＧＬ（ＧＬ１，ＧＬ２，……，ＧＬｎ）：  ゲート線
Ｇｔｃ：  走査側タイミング制御信号
Ｎ１：  内部ノード
Ｎ２：  出力ノード
ＯＬＥＤ：  発光素子
ＲＥＦ：  リファレンス線
Ｓｃ１，Ｓｃ２，……，Ｓｃｍ：  ソース信号
ＳＥＬ：  選択線
ＳＬ（ＳＬ１，ＳＬ２，……，ＳＬｍ）：  ソース線
Ｓｔｃ：  データ側タイミング制御信号
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５：  トランジスタ
ＴＤ１，ＴＤ２：  遅延用トランジスタ
Ｔｄｖ：  駆動用トランジスタ
Ｖｃｏｍ：  対向電圧
Ｖｌｃ：  液晶電圧
ＶＮ１：  内部ノード電位
ＶＮ２：  出力ノード電位
ＶＳＬ：  電圧供給線
【図１】
2011089781.tif 000003
【図２】
2011089781.tif 000004
【図３】
2011089781.tif 000005
【図４】
2011089781.tif 000006
【図５】
2011089781.tif 000007
【図６】
2011089781.tif 000008
【図７】
2011089781.tif 000009
【図８】
2011089781.tif 000010
【図９】
2011089781.tif 000011
【図１０】
2011089781.tif 000012
【図１１】
2011089781.tif 000013
【図１２】
2011089781.tif 000014
【図１３】
2011089781.tif 000015
【図１４】
2011089781.tif 000016
【図１５】
2011089781.tif 000017
【図１６】
2011089781.tif 000018
【図１７】
2011089781.tif 000019
【図１８】
2011089781.tif 000020
【図１９】
2011089781.tif 000021
【図２０】
2011089781.tif 000022
【図２１】
2011089781.tif 000023
【図２２】
2011089781.tif 000024
【図２３】
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【図２４】
2011089781.tif 000026
【図２５】
2011089781.tif 000027
【図２６】
2011089781.tif 000028
【図２７】
2011089781.tif 000029
【図２８】
2011089781.tif 000030
【図２９】
2011089781.tif 000031
【図３０】
2011089781.tif 000032
【図３１】
2011089781.tif 000033
【図３２】
2011089781.tif 000034
【図３３】
2011089781.tif 000035
【図３４】
2011089781.tif 000036
【図３５】
2011089781.tif 000037
【図３６】
2011089781.tif 000038
【図３７】
2011089781.tif 000039
【図３８】
2011089781.tif 000040
【図３９】
2011089781.tif 000041
【図４０】
2011089781.tif 000042
【図４１】
2011089781.tif 000043
【図４２】
2011089781.tif 000044
【図４３】
2011089781.tif 000045
【図４４】
2011089781.tif 000046
【図４５】
2011089781.tif 000047
【図４６】
2011089781.tif 000048
【図４７】
2011089781.tif 000049
【図４８】
2011089781.tif 000050
【手続補正書】
【提出日】平成24年7月17日(2012.7.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】
前記画素回路は、前記第１スイッチ回路が、前記第２スイッチ回路内の前記第４トランジスタ素子と前記第３トランジスタ素子との直列回路、又は前記第２スイッチ回路内の前記第４トランジスタ素子の制御端子に制御端子が接続する第５トランジスタと前記第３トランジスタ素子との直列回路で構成されており、
前記所定のシーケンスは、少なくとも前記第５ステップ及び前記第６ステップにおいて、前記制御線駆動回路が前記第３制御線に対して所定電圧を与えて前記第４トランジスタ素子を導通させる動作を有することを特徴とする請求項２又は３に記載の表示装置。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
前記画素回路は、前記第１スイッチ回路が、前記第２スイッチ回路内の前記第４トランジスタ素子と前記第３トランジスタ素子との直列回路、又は前記第２スイッチ回路内の前記第４トランジスタ素子の制御端子に制御端子が接続する第５トランジスタと前記第３トランジスタ素子との直列回路で構成されていることを特徴とする請求項６又は７に記載の表示装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
本発明は、上記特徴に加えて、前記画素回路は、前記第１スイッチ回路が、前記第２スイッチ回路内の前記第４トランジスタ素子と前記第３トランジスタ素子との直列回路、又は前記第２スイッチ回路内の前記第４トランジスタ素子の制御端子に制御端子が接続する第５トランジスタと前記第３トランジスタ素子との直列回路で構成されており、
前記所定のシーケンスは、少なくとも前記第５ステップ及び前記第６ステップにおいて、前記制御線駆動回路が前記第３制御線に対して所定電圧を与えて前記第４トランジスタ素子を導通させる動作を有することを別の特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
本発明は、上記特徴に加えて、前記画素回路は、前記第１スイッチ回路が、前記第２スイッチ回路内の前記第４トランジスタ素子と前記第３トランジスタ素子との直列回路、又は前記第２スイッチ回路内の前記第４トランジスタ素子の制御端子に制御端子が接続する第５トランジスタと前記第３トランジスタ素子との直列回路で構成されていることを別の特徴とする。
【国際調査報告】
2011089781.tif 000051
2011089781.tif 000052