(57)【要約】  半導体記憶装置において、レギュレータ２０１の出力に第１、第２のスイッチ２０２、２０３の入力を接続し、前記第１のスイッチ２０２の出力は第１のモード時にメモリセル２０７のドレイン電圧を供給するパスに接続し、前記第２のスイッチ２０３の出力は第２のモード時にメモリセル２０７のゲート電圧を供給するパスに接続される。また、前記第２のスイッチ２０３と並列に第４のスイッチ２０４が設けられる。この第４のスイッチ２０４の出力側は前記第２のスイッチ２０３の出力側と接続され、第１のモード時のメモリセル２０７のゲート電圧を供給する。従って、メモリセルのドレイン電圧用レギュレータと、メモリセルのゲート電圧用レギュレータとの２基のレギュレータを１個のレギュレータで兼用される。
2011111144.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルの記憶内容を電気信号によって消去及び書き込みすることができる半導体記憶装置であって、
前記メモリセルと、１個のレギュレータと、第１及び第２のスイッチと、前記メモリセルに電圧を印加するための電圧印加トランジスタとを有し、
前記レギュレータの出力は前記第１及び第２のスイッチの入力が接続され、
前記第１のスイッチの出力は前記電圧印加トランジスタのゲートに接続され、
前記電圧印加トランジスタのドレイン端から前記メモリセルのドレイン端に電圧を印加し、
前記第２のスイッチの出力は前記メモリセルのゲートに接続されて電圧を印加する
ことを特徴とする半導体記憶装置。
【請求項２】
メモリセルの記憶内容を電気信号によって消去及び書き込みすることができる半導体記憶装置であって、
前記メモリセルと、１個のレギュレータと、第２及び第３のスイッチと、電圧印加トランジスタとを有し、
前記レギュレータの出力は、前記第２のスイッチの入力と、前記電圧印加トランジスタのゲートとに接続され、
前記電圧印加トランジスタのドレイン端から前記第３のスイッチを介して前記メモリセルのドレイン端に電圧を印加し、
前記第２のスイッチの出力は前記メモリセルのゲートに接続されて電圧を印加する
ことを特徴とする半導体記憶装置。
【請求項３】
前記請求項１記載の半導体記憶装置であって、
前記第２のスイッチの出力に第４のスイッチの出力が接続され、
前記レギュレータ出力とは異なる電圧を前記メモリセルのゲートに印加する
ことを特徴とする半導体記憶装置。
【請求項４】
前記請求項２記載の半導体記憶装置であって、
前記第２のスイッチの出力に第４のスイッチの出力が接続され、
前記レギュレータ出力とは異なる電圧を前記メモリセルのゲートに印加する
ことを特徴とする半導体記憶装置。
【請求項５】
前記請求項３記載の半導体記憶装置であって、
第１の動作モードでは、前記第１及び第４のスイッチがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、
第２の動作モードでは、前記第２のスイッチがオンし、前記メモリセルのゲートに前記レギュレータの出力電圧が印加される
ことを特徴とする半導体記憶装置。
【請求項６】
前記請求項４記載の半導体記憶装置であって、
第１の動作モードでは、前記第３及び第４のスイッチがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、
第２の動作モードでは、前記第２のスイッチがオンし、前記メモリセルのゲートに前記レギュレータの出力電圧が印加される
ことを特徴とする半導体記憶装置。
【請求項７】
前記請求項１又は３記載の半導体記憶装置であって、
更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、
前記電圧印加トランジスタのドレイン端と前記メモリセルのドレイン端との間には前記第５のスイッチの入力が接続され、前記第５のスイッチの出力には前記センスアンプの入力が接続され、
前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、
前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの出力が接続され、
前記第６のスイッチの入力には前記電圧発生回路の出力が接続される
ことを特徴とする半導体記憶装置。
【請求項８】
前記請求項２又は４記載の半導体記憶装置であって、
更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、
前記第３のスイッチと前記メモリセルのドレイン端との間には前記第５のスイッチの入力が接続され、前記第５のスイッチの出力には前記センスアンプの入力が接続され、
前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、
前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの出力が接続され、
前記第６のスイッチの入力には前記電圧発生回路の出力が接続される
ことを特徴とする半導体記憶装置。
【請求項９】
前記請求項１又は３記載の半導体記憶装置であって、
更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、
前記電圧印加トランジスタのドレイン端と前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力が接続され、
前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、
前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの入力が接続され、
前記第６のスイッチの出力には前記センスアンプの入力が接続される
ことを特徴とする半導体記憶装置。
【請求項１０】
前記請求項２又は４記載の半導体記憶装置であって、
更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、
前記第３のスイッチと前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力が接続され、
前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、
前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの入力が接続され、
前記第６のスイッチの出力には前記センスアンプの入力が接続される
ことを特徴とする半導体記憶装置。
【請求項１１】
前記請求項１又は３記載の半導体記憶装置であって、
更に、第５のスイッチと、センスアンプと、電圧発生回路とを有し、
前記電圧印加トランジスタのドレイン端と前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力と前記センスアンプの入力とが接続され、
前記メモリセルのソース端は、接地に接続される
ことを特徴とする半導体記憶装置。
【請求項１２】
前記請求項２又は４記載の半導体記憶装置であって、
更に、第５のスイッチと、センスアンプと、電圧発生回路とを有し、
前記第３のスイッチと前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力と前記センスアンプの入力とが接続され、
前記メモリセルのソース端は、接地に接続される
ことを特徴とする半導体記憶装置。
【請求項１３】
前記請求項７記載の半導体記憶装置であって、
第１の動作モードでは、前記第１及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、
第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソースには前記電圧発生回路の出力電圧が印加される
ことを特徴とする半導体記憶装置。
【請求項１４】
前記請求項８記載の半導体記憶装置であって、
第１の動作モードでは、前記第３及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、
第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソースには前記電圧発生回路の出力電圧が印加される
ことを特徴とする半導体記憶装置。
【請求項１５】
前記請求項９記載の半導体記憶装置であって、
第１の動作モードでは、前記第１及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、
第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソース端には前記センスアンプの入力が印加される
ことを特徴とする半導体記憶装置。
【請求項１６】
前記請求項１０記載の半導体記憶装置であって、
第１の動作モードでは、前記第３及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、
第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソース端には前記センスアンプの入力が印加される
ことを特徴とする半導体記憶装置。
【請求項１７】
前記請求項１１記載の半導体記憶装置であって、
第１の動作モードでは、前記第１及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、
第２の動作モードでは、前記第２及び第５のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加されると共に前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加される
ことを特徴とする半導体記憶装置。
【請求項１８】
前記請求項１２記載の半導体記憶装置であって、
第１の動作モードでは、前記第３及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、
第２の動作モードでは、前記第２及び第５のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加されると共に前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加される
ことを特徴とする半導体記憶装置。
【請求項１９】
前記請求項５、６、１３〜１６の何れか１項に記載の半導体記憶装置であって、
前記第１の動作モードはメモリセルへの書込み、前記第２の動作モードはメモリセル情報の読出しである
ことを特徴とする半導体記憶装置。
【請求項２０】
前記請求項３、４、１３〜１６の何れか１項に記載の半導体記憶装置であって、
前記レギュレータの出力とは異なる電圧は昇圧回路の出力電圧である
ことを特徴とする半導体記憶装置。
【請求項２１】
前記請求項１〜４、７〜１２の何れか１項に記載の半導体記憶装置であって、
前記電圧印加トランジスタのソース端には昇圧回路の出力が接続される
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等の不揮発性メモリに関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭでは、メモリセルの記憶内容を電気信号によって消去及び書き換えすることができる。具体的な書込みには、ＨＣＩ（Hot Carrier Injection：ホットキャリア注入）を利用するものがある。その際、第１のレギュレータ出力をメモリセルのゲートに印加すると共に、第２のレギュレータ出力は電圧印加トランジスタのゲートに接続し、前記電圧印加トランジスタのドレイン端から前記メモリセルのドレイン端に電圧を印加しながら、メモリセルのゲート電圧を調整する。このような技術は、例えば、特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２１７９１４号公報（第９図）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記従来の回路構成では、必要な出力電圧範囲や精度が異なるために、メモリセルのドレイン電圧用レギュレータと、メモリセルのゲート電圧用レギュレータとの２基のレギュレータが必要となり、回路面積が大きくなるという課題がある。
【課題を解決するための手段】
【０００５】
前記課題を解決するために、本発明では、前記２基のレギュレータの兼用化を図ることとして、電圧印加トランジスタのドレイン端からメモリセルのドレイン端に印加する電圧をレギュレータで調整する際には、メモリセルのゲート電圧をレギュレータを介さずに電圧印加する構成を採用する。【０００６】
具体的に、請求項１記載の発明の半導体記憶装置は、メモリセルの記憶内容を電気信号によって消去及び書き込みすることができる半導体記憶装置であって、前記メモリセルと、１個のレギュレータと、第１及び第２のスイッチと、前記メモリセルに電圧を印加するための電圧印加トランジスタとを有し、前記レギュレータの出力は前記第１及び第２のスイッチの入力が接続され、前記第１のスイッチの出力は前記電圧印加トランジスタのゲートに接続され、前記電圧印加トランジスタのドレイン端から前記メモリセルのドレイン端に電圧を印加し、前記第２のスイッチの出力は前記メモリセルのゲートに接続されて電圧を印加することを特徴とする。【０００７】
請求項２記載の発明の半導体記憶装置は、メモリセルの記憶内容を電気信号によって消去及び書き込みすることができる半導体記憶装置であって、前記メモリセルと、１個のレギュレータと、第２及び第３のスイッチと、電圧印加トランジスタとを有し、前記レギュレータの出力は、前記第２のスイッチの入力と、前記電圧印加トランジスタのゲートとに接続され、前記電圧印加トランジスタのドレイン端から前記第３のスイッチを介して前記メモリセルのドレイン端に電圧を印加し、前記第２のスイッチの出力は前記メモリセルのゲートに接続されて電圧を印加することを特徴とする。【０００８】
請求項３記載の発明は、前記請求項１記載の半導体記憶装置であって、前記第２のスイッチの出力に第４のスイッチの出力が接続され、前記レギュレータ出力とは異なる電圧を前記メモリセルのゲートに印加することを特徴とする。【０００９】
請求項４記載の発明は、前記請求項２記載の半導体記憶装置であって、前記第２のスイッチの出力に第４のスイッチの出力が接続され、前記レギュレータ出力とは異なる電圧を前記メモリセルのゲートに印加することを特徴とする。【００１０】
請求項５記載の発明は、前記請求項３記載の半導体記憶装置であって、第１の動作モードでは、前記第１及び第４のスイッチがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、第２の動作モードでは、前記第２のスイッチがオンし、前記メモリセルのゲートに前記レギュレータの出力電圧が印加されることを特徴とする。【００１１】
請求項６記載の発明は、前記請求項４記載の半導体記憶装置であって、第１の動作モードでは、前記第３及び第４のスイッチがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、第２の動作モードでは、前記第２のスイッチがオンし、前記メモリセルのゲートに前記レギュレータの出力電圧が印加されることを特徴とする。【００１２】
請求項７記載の発明は、前記請求項１又は３記載の半導体記憶装置であって、更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、前記電圧印加トランジスタのドレイン端と前記メモリセルのドレイン端との間には前記第５のスイッチの入力が接続され、前記第５のスイッチの出力には前記センスアンプの入力が接続され、前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの出力が接続され、前記第６のスイッチの入力には前記電圧発生回路の出力が接続されることを特徴とする。【００１３】
請求項８記載の発明は、前記請求項２又は４記載の半導体記憶装置であって、更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、前記第３のスイッチと前記メモリセルのドレイン端との間には前記第５のスイッチの入力が接続され、前記第５のスイッチの出力には前記センスアンプの入力が接続され、前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの出力が接続され、前記第６のスイッチの入力には前記電圧発生回路の出力が接続されることを特徴とする。【００１４】
請求項９記載の発明は、前記請求項１又は３記載の半導体記憶装置であって、更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、前記電圧印加トランジスタのドレイン端と前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力が接続され、前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの入力が接続され、前記第６のスイッチの出力には前記センスアンプの入力が接続されることを特徴とする。【００１５】
請求項１０記載の発明は、前記請求項２又は４記載の半導体記憶装置であって、更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、前記第３のスイッチと前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力が接続され、前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの入力が接続され、前記第６のスイッチの出力には前記センスアンプの入力が接続されることを特徴とする。【００１６】
請求項１１記載の発明は、前記請求項１又は３記載の半導体記憶装置であって、更に、第５のスイッチと、センスアンプと、電圧発生回路とを有し、前記電圧印加トランジスタのドレイン端と前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力と前記センスアンプの入力とが接続され、前記メモリセルのソース端は、接地に接続されることを特徴とする。【００１７】
請求項１２記載の発明は、前記請求項２又は４記載の半導体記憶装置であって、更に、第５のスイッチと、センスアンプと、電圧発生回路とを有し、前記第３のスイッチと前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力と前記センスアンプの入力とが接続され、前記メモリセルのソース端は、接地に接続されることを特徴とする。【００１８】
請求項１３記載の発明は、前記請求項７記載の半導体記憶装置であって、第１の動作モードでは、前記第１及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソースには前記電圧発生回路の出力電圧が印加されることを特徴とする。【００１９】
請求項１４記載の発明は、前記請求項８記載の半導体記憶装置であって、第１の動作モードでは、前記第３及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソースには前記電圧発生回路の出力電圧が印加されることを特徴とする。【００２０】
請求項１５記載の発明は、前記請求項９記載の半導体記憶装置であって、第１の動作モードでは、前記第１及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソース端には前記センスアンプの入力が印加されることを特徴とする。【００２１】
請求項１６記載の発明は、前記請求項１０記載の半導体記憶装置であって、第１の動作モードでは、前記第３及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソース端には前記センスアンプの入力が印加されることを特徴とする。【００２２】
請求項１７記載の発明は、前記請求項１１記載の半導体記憶装置であって、第１の動作モードでは、前記第１及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、第２の動作モードでは、前記第２及び第５のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加されると共に前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加されることを特徴とする。【００２３】
請求項１８記載の発明は、前記請求項１２記載の半導体記憶装置であって、第１の動作モードでは、前記第３及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、第２の動作モードでは、前記第２及び第５のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加されると共に前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加されることを特徴とする。【００２４】
請求項１９記載の発明は、前記請求項５、６、１３〜１６の何れか１項に記載の半導体記憶装置であって、前記第１の動作モードはメモリセルへの書込み、前記第２の動作モードはメモリセル情報の読出しであることを特徴とする。【００２５】
請求項２０記載の発明は、前記請求項３、４、１３〜１６の何れか１項に記載の半導体記憶装置であって、前記レギュレータの出力とは異なる電圧は昇圧回路の出力電圧であることを特徴とする。【００２６】
請求項２１記載の発明は、前記請求項１〜４、７〜１２の何れか１項に記載の半導体記憶装置であって、前記電圧印加トランジスタのソース端には昇圧回路の出力が接続されることを特徴とする。【００２７】
以上により、請求項１〜２１記載の発明では、第１のモード時（例えば書き込み時）には、メモリセルのゲート電圧はレギュレートしない電圧を直接印加し、レギュレータの出力を電圧印加トランジスタのゲートに与えて、メモリセルのドレイン側に印加する電圧を前記レギュレータの出力電圧で制御する。一方、第２のモード（例えば読み出し時）には、前記レギュレータの出力をメモリセルのゲートに与えて、メモリセルのゲート電圧を制御する。【００２８】
従って、第１のモードにおけるメモリセルのゲート電圧はレギュレータを介さずに電圧印加されるので、第１のモードで使用するメモリセルのドレイン電圧印加レギュレータと、第２のモードで使用するメモリセルのゲート電圧レギュレータとを兼用化することができ、小面積な半導体記憶装置を提供できる。
【発明の効果】
【００２９】
以上説明したように、本発明によれば、第１のモードで使用するメモリセルのドレイン電圧印加レギュレータと、第２のモードで使用するメモリセルのゲート電圧レギュレータとを兼用化して、小面積な半導体記憶装置を提供できる。
【図面の簡単な説明】
【００３０】
【図１】図１は本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】図２は同半導体記憶装置の要部構成を示す回路図である。
【図３】図３は同半導体記憶装置に備えるレギュレータの具体的構成を示す図である。
【図４】図４は本発明の第２の実施形態の半導体記憶装置の要部構成を示す図である。
【図５】図５は本発明の第３の実施形態の半導体記憶装置の要部構成を示す図である。
【図６】図６は本発明の第４の実施形態の半導体記憶装置の要部構成を示す図である。
【図７】図７は本発明の第５の実施形態の半導体記憶装置の要部構成を示す図である。
【発明を実施するための形態】
【００３１】
以下、本発明の実施形態を説明する。
【００３２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。同図に示すように、本半導体記憶装置１００は、メモリセルの記憶内容を電気信号によって消去及び書き込みすることができる半導体記憶装置であって、内部に、メモリセルアレイ１０１、ロウデコーダ１０２、カラムデコーダ１０３、書込み・読出し回路１０４、電源回路１０５を具備している。
【００３３】
前記メモリセルアレイ１０１は、ビット線とワード線との交差部に配置される電気的に書換え可能な複数のメモリセルを有している。これらのメモリセルは行列状に配置されている。
【００３４】
前記電源回路１０５は、前記ロウデコーダ１０２、カラムデコーダ１０３、書込み・読出し回路１０４に電圧を供給している。
【００３５】
前記ロウデコーダ１０２は、電源回路１０５から供給された電圧を、選択されたメモリセルに印加する。また、カラムデコーダ１０３は、書込み・読出し回路１０４から供給された電圧を、選択されたメモリセルに印加する。更に、カラムデコーダ１０３は、読出し時にはメモリセルの情報を書込み・読出し回路１０４に出力する。書込み・読出し回路１０４は、電源回路１０５から供給された電圧をカラムデコーダ１０３に出力し、読出し時にはカラムデコーダ１０３から入力されたメモリセル情報からメモリセルの状態を判定する機能を有する。
【００３６】
図２は、前記図１の半導体記憶装置１００の一部を示す回路図である。メモリセルアレイ１０１には複数のメモリセル２０７が配置され、カラムデコーダ１０３には複数の選択トランジスタ２０６が配置されており、図２にはその一部を記載している。Ｒ１、Ｒ２は、各々、メモリセル２０７と選択トランジスタ２０６との間の寄生抵抗、及び選択トランジスタ２０６と書込み・読出し回路１０４の電圧印加トランジスタ２０５との間の寄生抵抗を示している。前記電圧印加トランジスタ２０５のドレイン端には、電源回路１０５の昇圧回路２０８の出力電圧ＶＰＰ２が接続されている。そして、メモリセル２０７のソース側はスイッチ（図示せず）を介して接地電位に接続されている。
【００３７】
前記電源回路１０５において、昇圧電圧２０８の出力電圧ＶＰＰ１を接続したレギュレータ２０１の出力には、第１のスイッチ２０２及び第２のスイッチ２０３の入力が接続され、第１のスイッチ２０２の出力はメモリセル２０７のドレイン側に電圧を印加する電圧印加トランジスタ２０５のゲートに接続され、このゲート電圧をレギュレートすることにより、メモリセル２０７のドレイン側に印加する電圧を制御することが可能である。また、第２のスイッチ２０３の出力はロウデコーダ１０２を介してメモリセル２０７のゲートに接続され、このゲート電圧をレギュレートすることにより、メモリセル２０７のゲートに印加する電圧を制御することが可能である。更に、メモリセル２０７のゲートには、出力を前記第２のスイッチ２０３の出力に接続した第４のスイッチ２０４を介して昇圧回路２０８から出力された電圧Ｖｐｒｇを印加することも可能である。
【００３８】
尚、昇圧回路２０８の出力電圧ＶＰＰ１、ＶＰＰ２、Ｖｐｒｇは、電圧の大小関係に制約はなく、メモリセル２０７の特性に応じて最適な電圧を設定する。更に、昇圧回路２０８の出力電圧ＶＰＰ１、ＶＰＰ２、Ｖｐｒｇは外部から直接印加しても良い。また、昇圧回路２０８は複数で構成しても良い。
【００３９】
次に、本実施形態の動作について具体的に説明する。第１のモードにおいて、第４のスイッチ２０４はオンし、メモリセル２０７のゲートにはロウデコーダ１０２を介して電圧Ｖｐｒｇが印加される。また、第１のスイッチ２０２をオン、第２のスイッチ２０３をオフとすることにより、レギュレータ２０１の出力電圧Ｖｒｅｇは電圧印加トランジスタ２０５のゲートに接続され、昇圧電圧ＶＰＰ２をレギュレータの出力電圧Ｖｒｅｇで制御した電圧が、寄生抵抗Ｒ１、Ｒ２や選択トランジスタ２０６を介してメモリセル２０７のドレイン側に印加される。
【００４０】
次に第２のモードにおいては、第１のスイッチ２０２をオフ、第２のスイッチ２０３をオン、第４のスイッチ２０４をオフとすることにより、メモリセル２０７のゲートには、ロウデコーダ１０２を介してレギュレータ２０１の出力電圧Ｖｒｅｇが印加される。
【００４１】
ここで、第１のモードは書込み動作を、第２のモードは読出し動作を示している。
【００４２】
図３は、レギュレータ２０１の具体的構成の一例を示す。同図において、オペアンプ２２０の入力端子の一方には基準電圧ＶＲＥＦが印加され、その入力端子の他方には抵抗素子Ｒ５と抵抗素子Ｒ６とが接続されている。オペアンプ２２０の出力は出力トランジスタ２２１のゲートを駆動し、出力電圧Ｖｒｅｇを出力する。
【００４３】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。
【００４４】
図４は、本発明の第２の実施形態を示す回路図である。前記第１の実施形態と異なる点は、レギュレータ２０１の出力電圧Ｖｒｅｇを直接に電圧印加トランジスタ２０５に印加し、第３のスイッチ２０９によって、メモリセル２０７のドレイン側の電圧を制御する。その他の構成は第１の実施形態と同様である。
【００４５】
次に、本実施形態の動作について具体的に説明する。第１のモードにおいて、第３のスイッチ２０９をオン、第４のスイッチ２０４をオン、第２のスイッチ２０３をオフとすることにより、メモリセル２０７のゲートにはロウデコーダ１０２を介して電圧Ｖｐｒｇが印加され、レギュレータ２０１の出力電圧Ｖｒｅｇは電圧印加トランジスタ２０５のゲートにのみ接続され、昇圧電圧ＶＰＰ２をレギュレータ２０１の出力電圧Ｖｒｅｇで制御した電圧が、寄生抵抗Ｒ１、Ｒ２や選択トランジスタ２０６を介してメモリセル２０７のドレイン側に印加される。
【００４６】
次に、第２のモードにおいては、第３のスイッチ２０９をオフ、第２のスイッチ２０３をオン、第４のスイッチ２０４をオフとすることにより、メモリセル２０７のゲートにはロウデコーダ１０２を介してレギュレータ２０１の出力電圧Ｖｒｅｇが印加される。
【００４７】
ここで、第１のモードは書込み動作、第２のモードは読出し動作を示している。
【００４８】
（第３の実施形態）
図５は、本発明の第３の実施形態を示す回路図である。
【００４９】
同図において、メモリセルアレイ１０１には複数のメモリセル２０７が配置され、カラムデコーダ１０３には複数の選択トランジスタ２０６が配置されており、図５にはその一部を記載している。Ｒ１、Ｒ２、Ｒ３、Ｒ４はメモリセル２０７に関わる選択トランジスタ２０６間の寄生抵抗を示している。メモリセル２０７のドレイン側はこの寄生抵抗Ｒ１、Ｒ２と選択トランジスタ２０６を介して書込み・読出し回路１０４に接続される。そして、書込み・読出し回路１０４内で、電圧印加トランジスタ２０５を介して電圧を印加するか、第５のスイッチ２１０を介してセンスアンプ２１１に接続するかを選択可能な構成となっている。更に、メモリセル２０７のソース側も寄生抵抗Ｒ３、Ｒ４と選択トランジスタ２０６とを介して、書込み・読出し回路１０４に接続される。そして、この書込み・読出し回路１０４内で、接地接続トランジスタ２１４を介して接地電位に接続するか、第６のスイッチ２１２を介して電圧発生回路２１３で発生した電圧Ｖｒｅａｄを印加するかを選択可能な構成となっている。
【００５０】
昇圧電圧２０８の出力電圧ＶＰＰ１を接続したレギュレータ２０１の出力には、第１及び第２のスイッチ２０２、２０３の入力が接続され、第１のスイッチ２０２の出力は、メモリセル２０７のドレイン側に電圧を印加する電圧印加トランジスタ２０５のゲートに接続され、このゲート電圧をレギュレートすることにより、メモリセル２０７のドレイン側に印加する電圧を制御することが可能である。また、第２のスイッチ２０３の出力はロウデコーダ１０２を介してメモリセル２０７のゲートに接続され、このゲート電圧をレギュレートすることにより、メモリセル２０７のゲートに印加する電圧を制御することが可能である。更に、メモリセル２０７のゲートには、出力を第２のスイッチ２０３の出力に接続した第４のスイッチ２０４を介して昇圧回路２０８から出力された電圧Ｖｐｒｇを印加することも可能である。
【００５１】
尚、昇圧回路２０８の出力電圧ＶＰＰ１、ＶＰＰ２、Ｖｐｒｇは、電圧の大小関係に制約はなく、メモリセル２０７の特性に応じて最適な電圧を設定する。更に、昇圧回路２０８の出力電圧ＶＰＰ１、ＶＰＰ２、Ｖｐｒｇは外部から直接印加しても良い。また、昇圧回路２０８は複数で構成しても良い。
【００５２】
次に、本実施形態の動作について具体的に説明する。第１のモードにおいて、第４のスイッチ２０４をオン、第１のスイッチ２０２をオン、第２のスイッチ２０３をオフ、第５のスイッチ２１０をオフ、第６のスイッチ２１２をオフ、接地接続トランジスタ２１４をオンとする。これにより、メモリセル２０７のゲートには、ロウデコーダ１０２を介して電圧Ｖｐｒｇが印加される。また、レギュレータ２０１の出力電圧Ｖｒｅｇは電圧印加トランジスタ２０５のゲートに接続され、昇圧電圧ＶＰＰ２をレギュレータ２０１の出力電圧Ｖｒｅｇで制御した電圧が、寄生抵抗Ｒ１、Ｒ２や選択トランジスタ２０６を介してメモリセル２０７のドレイン側に印加される。更にメモリセル２０７のソース側は接地電位に接続される。
【００５３】
次に、第２のモードにおいては、第１のスイッチ２０２をオフ、第２のスイッチ２０３をオン、第４のスイッチ２０４をオフ、第５のスイッチ２１０をオン、第６のスイッチ２１２をオン、接地接続トランジスタ２１４をオフとする。これにより、メモリセル２０７のゲートには、ロウデコーダ１０２を介してレギュレータ２０１の出力電圧Ｖｒｅｇが印加される。また、電圧印加トランジスタ２０５はオフのため、メモリセル２０７のドレイン側は寄生抵抗Ｒ１、Ｒ２や選択トランジスタ２０６を介してセンスアンプ２１１に接続される。更に、メモリセル２０７のソース側は寄生抵抗Ｒ３、Ｒ４や選択トランジスタ２０６を介し、電圧発生回路２１３で発生した電圧Ｖｒｅａｄが供給される。
【００５４】
ここで、第１のモードは書込み動作、第２のモードは読出し動作を示している。
【００５５】
（第４の実施形態）
図６は本発明の第４の実施形態を示す。
【００５６】
本実施形態が前記第３の実施形態と異なる点は、第５のスイッチ２１０の入力側に電圧発生回路２１３を接続し、第６のスイッチ２１２の入力側にセンスアンプ２１１を接続した構成である。その他の構成は第３の実施形態と同様である。
【００５７】
本実施形態は、１つのメモリセル２０７に２つの情報を記憶するなど、読出し動作時のメモリセル２０７へのバイアス条件を切り替えて動作させるデバイスに対して有効である。
【００５８】
ここで、第１のモードは書込み動作、第２のモードは読出し動作を示している。
【００５９】
尚、前記第３の実施形態及び第４の実施形態では、前記第２の実施形態の第３のスイッチ２０９を用いた構成でも可能である。
【００６０】
（第５の実施形態）
図７は本発明の第５の実施形態を示す。
【００６１】
同図においては、電圧印加トランジスタ２０５のドレイン端に第５のスイッチ２１５の出力を接続し、電圧発生回路とセンスアンプを搭載した回路ブロック２１６を第５のスイッチ２１５の入力に接続している。その他の構成は図２に示した第１の実施形態と同様である。
【００６２】
次に、本実施形態の動作について具体的に説明する。第１のモードにおいて、第４のスイッチ２０４をオン、第１のスイッチ２０２をオン、第２のスイッチ２０３をオフ、第５のスイッチ２１５をオフとする。これにより、メモリセル２０７のゲートには、ロウデコーダ１０２を介して電圧Ｖｐｒｇが印加される。また、レギュレータ２０１の出力電圧Ｖｒｅｇは電圧印加トランジスタ２０５のゲートに接続され、昇圧電圧ＶＰＰ２をレギュレータ２０１の出力電圧Ｖｒｅｇで制御した電圧が、寄生抵抗Ｒ１、Ｒ２や選択トランジスタ２０６を介してメモリセル２０７のドレイン側に印加される。
【００６３】
次に、第２のモードにおいては、第１のスイッチ２０２をオフ、第２のスイッチ２０３をオン、第４のスイッチ２０４をオフ、第５のスイッチ２１５をオンとすることにより、メモリセル２０７のゲートには、ロウデコーダ１０２を介してレギュレータ２０１の出力電圧Ｖｒｅｇが印加される。また、メモリセル２０７のソース側は寄生抵抗Ｒ１、Ｒ２や選択トランジスタ２０６を介して、回路ブロック２１６に搭載されている電圧発生回路で発生した電圧Ｖｒｅａｄが供給され、この時に流れる電流の違いから、回路ブロック２１６内のセンスアンプでメモリセル２０７の状態を判定する。
【００６４】
ここで、第１のモードは書込み動作、第２のモードは読出し動作を示している。
【産業上の利用可能性】
【００６５】
以上説明したように、本発明は、第１のモードで使用するメモリセルのドレイン電圧レギュレータと、第２のモードで使用するメモリセルのゲート電圧レギュレータとを兼用できるので、小面積な半導体記憶装置として有用であり、これを搭載したマイコン等に適用できる。
【符号の説明】
【００６６】
１０１            メモリセルアレイ
１０２            ロウデコーダ
１０３            カラムデコーダ
１０４            書込み・読出し回路
１０５            電源回路
２０１            レギュレータ
２０２            第１のスイッチ
２０３            第２のスイッチ
２０４            第４のスイッチ
２０５            電圧印加トランジスタ
２０６            選択トランジスタ
２０７            メモリセル
２０８            昇圧回路
２０９            第３のスイッチ
２１０、２１５    第５のスイッチ
２１１            センスアンプ
２１２            第６のスイッチ
２１３            電圧発生回路
２１４            接地接続トランジスタ
２２０            オペアンプ
２２１            出力トランジスタ
【図１】
2011111144.tif 000003
【図２】
2011111144.tif 000004
【図３】
2011111144.tif 000005
【図４】
2011111144.tif 000006
【図５】
2011111144.tif 000007
【図６】
2011111144.tif 000008
【図７】
2011111144.tif 000009
【国際調査報告】
2011111144.tif 000010
2011111144.tif 000011