(57)【要約】  複数の配線層と絶縁層からなる多層配線構造に半導体素子を内蔵してなる半導体装置の製造方法において、所望の薄化するとともに、厚さ方向に貫通する複数の貫通ビアを形成してなるシリコン支持体の上に半導体素子を搭載し、その半導体素子を内蔵するように絶縁層を形成し、シリコン支持体の両面側に複数の配線層を形成して半導体素子と接続する。これにより、製造時に半導体素子近傍に発生する反りを抑制し、半導体装置全体の反りプロファイルを改善する。また、半導体素子が無駄になるのを防ぎ、歩留まりを改善し、薄型で高密度実装の半導体装置を製造することができる。
2011118572.tif 000002
【特許請求の範囲】
【請求項１】
複数の配線層と絶縁層からなる多層配線構造に半導体素子を内蔵した半導体装置の製造方法であって、
シリコン支持体を所望の厚さに薄化した後、前記シリコン支持体の厚さ方向に貫通する複数の貫通ビアを形成し、
前記シリコン支持体上に前記半導体素子を搭載し、
前記シリコン支持体上の前記半導体素子を内蔵するように前記シリコン支持体上に絶縁層を形成し、
前記半導体素子と接続されるように前記シリコン支持体の両面側に複数の配線層を形成するようにした半導体装置の製造方法。
【請求項２】
前記シリコン支持体を所望の厚さに薄化した後、前記複数の貫通ビアを形成するに際し、各貫通ビアは前記シリコン支持体の厚さ方向の一方側に導電体を充填するとともに、他方側には絶縁層を充填するハーフフィルドビア構造により形成したことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記シリコン支持体に形成される前記複数の貫通ビアの前記絶縁層を充填する部分は互いに異なる側に配列されることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
所望の厚さに薄化され、複数の貫通ビアが形成されたたシリコン支持体と、
前記シリコン支持体上に搭載された半導体素子と、
前記シリコン支持体上に搭載された前記半導体素子を内蔵するように形成された絶縁層と、
前記シリコン支持体の厚さ方向の両面側に形成され、前記貫通ビアを介して相互に接続されるとともに、前記半導体素子に接続された複数の配線層より構成される半導体装置。
【請求項５】
前記半導体素子から見てシリコン支持体の反対側に形成された配線層と前記半導体素子とを接続する複数の接続部を具備することを特徴とする請求項４記載の半導体装置。
【請求項６】
前記貫通ビアは前記シリコン支持体の厚さ方向全体に亘り導電体を充填したフィルドビア構造により形成されることを特徴とする請求項４記載の半導体装置。
【請求項７】
前記貫通ビアは前記シリコン支持体の厚さ方向の一方側に導電体を充填するとともに、他方側には絶縁層を充填したハーフフィルドビア構造により形成されることを特徴とする請求項４記載の半導体装置。
【請求項８】
前記シリコン支持体に形成される前記複数の貫通ビアの前記絶縁層を充填する部分は互いに異なる側に配列されることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記シリコン支持体に複数の絶縁層を積層しており、前記半導体素子を内蔵する絶縁層の厚さは、その複数の絶縁層の内の最も大きい厚さより薄く形成されていることを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板に半導体素子を内蔵した半導体装置の製造方法に関する。
本願は、２０１０年３月２３日に日本国に出願された特願２０１０−６６６３１号に基づき優先権を主張し、その内容をここに援用する。
【背景技術】
【０００２】
近年、電子機器の継続的な軽薄短小化に伴い、半導体素子そのものの微細化や集積化とともに、半導体パッケージの高密度実装技術がますます進展している。
一般に、半導体素子のパッケージにおいて配線基板と半導体素子との接続方法として、金線を用いるワイヤーボンディング接続方法や半田ボールを用いるフリップチップ接続方法が用いられている。【０００３】
ワイヤーボンディング接続方法は、半導体素子のパッド数が少ない場合は低コストでパッケージングできる利点があるものの、半導体素子のパッド間の狭ピッチ化に伴って、ワイヤー径を小さくする必要があり、ワイヤー切れなどの組立てプロセスにおける歩留まり低下が課題であった。【０００４】
フリップチップ接続方法は、ワイヤーボンディング接続方法に比べて半導体素子と配線基板間の高速信号伝送が可能であるが、半導体素子のパッド数の増加や狭ピッチ化に伴い、半田バンプの接続強度が弱くなることから接続箇所のクラック発生などの接続不良が多発していた。【０００５】
近年、半導体装置のさらなる高集積化及び高機能化を実現し、パッケージの薄型化、低コスト化、高周波数への対応性、低ストレス接続、エレクトロマイグレーション特性改善などの多くの利点を有する高密度実装技術として、支持基板を含めた配線基板に半導体素子を内蔵するパッケージを用いる半導体素子内蔵技術が開発されている。【０００６】
図３７は、特許文献１により開示される半導体素子内蔵基板の構造を示す。この半導体素子内蔵基板は、絶縁樹脂基板１と、その一方の面に形成された配線２と、電子回路を内蔵している。ここで、電子回路を接続するようにバンプ３が形成されており、バンプ３が配線２に接続されるように半導体素子４が絶縁樹脂基板１に埋め込まれている。【０００７】
図３８は、特許文献２により開示される半導体素子内蔵基板の構造を示す。この半導体素子内蔵基板は、半導体素子５が内蔵される絶縁層６と、半導体素子５に接続される配線構造７とを有しており、絶縁層６に補強構造体８が埋設されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１３４５６９号公報
【特許文献２】特開２００６−２６１２４６号公報
【特許文献３】特開２００４−７９７０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述の半導体素子内蔵技術には、以下のような課題がある。
特許文献１では、薄い圧延銅の配線層９上に半導体素子４をフリップチップ実装して半導体素子内蔵基板を作製しているが、フリップチップ実装時やその後の絶縁樹脂を用いた内蔵工程において、絶縁樹脂基板１全体に大きな反りやうねりが発生してしまう。図３７に示す構造では、半導体素子４は絶縁樹脂基板１に内蔵されており、半導体装置全体の剛性を担保する支持体を残さないからである。【００１０】
一方、特許文献２では半導体素子５の周辺の絶縁層６に補強構造体８を埋設して半導体素子内蔵基板の反りを抑制している。しかし、補強構造体８は半導体素子５の周辺部のみにしか配置することができず、半導体装置全体の剛性を担保する支持体は残っていない。【００１１】
このような半導体素子内蔵基板の構造について本発明者らが検討を行なったところ、半導体素子４を支持体の無い絶縁樹脂基板１のみに内蔵することにより、半導体装置全体は下向きに凸状の反り形状を有するものの、半導体素子４の周辺部のみでは上向きに凸状の反りが発生していることが判明した。図３６は、半導体素子内蔵基板の反り量の位置依存性を示す。図３６の点線は、特許文献１の半導体素子内蔵基板の反りプロファイルを示す。ここで、支持体、接着剤、半導体素子４、絶縁樹脂基板１の熱膨張係数の差によって内部応力が蓄積され、その後、支持体を除去すると、半導体素子内蔵基板全体に大きく下向きに凸状の反りが発生し、一方、半導体素子４の搭載領域のみ逆に上向きに凸状の反りが局所的に発生する。特に、支持体が銅のような金属である場合、この反りプロファイルは顕著に発生する。半導体素子４の周辺部では絶縁樹脂基板１の大きな熱膨張係数によって絶縁樹脂基板１の硬化時に収縮して下向きに凸状の反りを発生させるが、半導体素子４の搭載領域では半導体素子４の小さな熱膨張係数によって上向きの反りが発生する。【００１２】
例えば、シリコン製の半導体素子４の熱膨張係数は約３．５ｐｐｍ／Ｋであり、エポキシ樹脂製の絶縁樹脂基板１の熱膨張係数は約６０ｐｐｍ／Ｋであり、銅製の支持体の熱膨張係数は約１７ｐｐｍ／Ｋである。これら半導体装置の構成要素の内、半導体素子４の熱膨張係数が最も小さい。この半導体素子内蔵基板全体の反りと半導体素子４の周辺部の局所的な反りが逆方向であるため、半導体素子４の外周部に内部応力が集中する。半導体素子４は半田を用いて基板に実装されるため、温度サイクル試験などの信頼性評価試験において規定サイクル数以下で半導体素子４の外周部の絶縁樹脂にクラックが発生し、配線のオープン不良が発生してしまう。【００１３】
このような特徴的な反りプロファイルを抑制するためには、半導体装置全体で最も小さな熱膨張係数を有する半導体素子４の体積を小さくする、即ち、半導体素子４を薄くすればよい。これにより、半導体素子４の搭載領域の上向きの凸状の反りは僅かに低減できるが、半導体素子４が全体的に薄くなったことにより、製造プロセスにおけるハンドリング性が劣化し、半導体素子４の周辺部における割れ不良や欠け不良が多発することとなる。【００１４】
上述の課題について、特許文献３により開示される半導体装置ではその製造工程においてインターポーザに半導体素子を搭載した後に、配線層を形成したり、貫通ビアを形成したシリコン支持体を薄型化している。しかし、貫通ビアと配線層との接続状態が不良であった場合には、搭載した半導体素子が無駄になってしまい、半導体装置全体の歩留まりに悪影響が生じる。【００１５】
本発明の目的は、半導体装置の製造工程において半導体素子が無駄になることを防ぎ、半導体装置全体の歩留まりを改善するような半導体装置の製造方法を提供することにある。
本発明の他の目的は、半導体素子近傍の反りを抑制し、半導体装置の信頼性を改善するとともに、より薄型で高密度な半導体装置を製造することができる製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明は、複数の配線層と絶縁層からなる多層配線構造に半導体素子を内蔵した半導体装置の製造方法を提供するものである。この半導体装置の製造方法では、シリコン支持体を所望の厚さに薄化した後、シリコン支持体の厚さ方向に貫通する複数の貫通ビアを形成し、シリコン支持体上に半導体素子を搭載し、半導体素子を内蔵するようにシリコン支持体上に絶縁層を形成し、半導体素子と接続されるようにシリコン支持体の両面側に複数の配線層を形成する。【００１７】
この半導体装置の製造方法において、シリコン支持体を所望の厚さに薄化した後、複数の貫通ビアを形成するに際し、各貫通ビアはシリコン支持体の厚さ方向の一方側に導電体を充填するとともに、他方側には絶縁層を充填するハーフフィルドビア構造により形成してもよい。
この場合、シリコン支持体に形成される複数の貫通ビアの絶縁層充填部分は互いに異なる側に配列されるようにしてもよい。
【発明の効果】
【００１８】
本発明によれば、予め薄化したシリコン支持体を用いることにより製造時に発生する半導体装置の反りを低減することができ、反りプロファイルを改善することができる。このため、半導体内蔵基板の配線歩留まりが改善され、配線不良による良品の半導体素子の破棄損失が減少し、製造コストを低減することができる。また、貫通ビアを形成したシリコン支持体を用いることにより、半導体素子内蔵基板の反りを抑制でき、半導体装置の信頼性を改善することができる。特に、温度サイクル試験による半導体装置の劣化を防止することができる。また、半導体装置の反り量が小さいため、半導体素子内蔵基板の配線層をより微細化することができ、配線層数の削減による製造コスト削減も可能となる。さらに、半導体素子を薄くしてもその強度が劣化しないため、半導体素子内蔵基板全体の厚さを小さくすることができる。
【図面の簡単な説明】
【００１９】
【図１】第１の半導体装置の断面図である。
【図２】第１の半導体装置において、半導体素子を設けるためのシリコン支持体に形成される貫通ビアの構造を示す断面図である。
【図３】シリコン支持体の貫通ビアの他の構造を示す断面図である。
【図４】第２の半導体装置の断面図である。
【図５】第３の半導体装置の断面図である。
【図６】第４の半導体装置の断面図である。
【図７】第５の半導体装置の断面図である。
【図８】第６の半導体装置の断面図である。
【図９】第７の半導体装置の断面図である。
【図１０】第８の半導体装置の断面図である。
【図１１】第９の半導体装置の断面図である。
【図１２】第１０の半導体装置の断面図である。
【図１３】第１１の半導体装置の断面図である。
【図１４】第１の半導体装置の基本的な製造方法を示す断面図であり、シリコン支持体に貫通ビアを形成し、配線層を形成する工程を示す。
【図１５】図１４に引き続いて、シリコン支持体に半導体素子を搭載する工程を示す断面図である。
【図１６】図１５に引き続いて、シリコン支持体上の半導体素子を埋め込むように絶縁層を形成する工程を示す断面図である。
【図１７】図１６に引き続いて、絶縁層内に接続部を形成するとともに、絶縁層上に配線層を形成する工程を示す断面図である。
【図１８】図１７に引き続いて、シリコン支持体を最終的な厚さに薄化する工程を示す断面図である。
【図１９】図１８に引き続いて、シリコン支持体の裏面に絶縁層、配線層、外部端子を設ける工程を示す断面図である。
【図２０】第１０の半導体装置の基本的な製造方法を示す断面図であり、シリコン支持体に半導体素子を搭載する工程を示す。
【図２１】図２０に引き続いて、シリコン支持体上の半導体素子を埋め込む絶縁層を形成する工程を示す断面図である。
【図２２】図２１に引き続いて、絶縁層内に接続部を形成するとともに、絶縁層上に配線層を形成する工程を示す断面図である。
【図２３】図２２に引き続いて、シリコン支持体を最終的な厚さに薄化する工程を示す断面図である。
【図２４】図２３に引き続いて、シリコン支持体の裏面にハーフフィルドビア構造の貫通ビアを設ける工程を示す断面図である。
【図２５】図２４に引き続いて、シリコン支持体の裏面に絶縁層、配線層、外部端子を設ける工程を示す断面図である。
【図２６】本発明の実施例１に係る半導体装置の製造方法を示す断面図であり、予め最終的な厚さに薄化したシリコン支持体に貫通ビアと配線層を形成する工程を示す。
【図２７】図２６に引き続いて、シリコン支持体に半導体素子を搭載する工程を示す断面図である。
【図２８】図２７に引き続いて、シリコン支持体上の半導体素子を埋め込む絶縁層を形成する工程を示す断面図である。
【図２９】図２８に引き続いて、絶縁層内に接続部を形成するとともに、絶縁層上に配線層を形成する工程を示す断面図である。
【図３０】図２９に引き続いて、シリコン支持体の裏面に絶縁層、配線層、外部端子を設ける工程を示す断面図である。
【図３１】本発明の実施例２に係る半導体装置の製造方法を示す断面図であり、予め最終的な厚さに薄化したシリコン支持体に貫通ビアと配線層を形成する工程を示す。
【図３２】図３１に引き続いて、シリコン支持体に半導体素子を搭載する工程を示す断面図である。
【図３３】図３２に引き続いて、シリコン支持体上の半導体素子を埋め込む絶縁層を形成する工程を示す断面図である。
【図３４】図３３に引き続いて、絶縁層内に接続部を形成するとともに、絶縁層上に配線層を形成する工程を示す断面図である。
【図３５】図３４に引き続いて、シリコン支持体の裏面に絶縁層、配線層、外部端子を設ける工程を示す断面図である。
【図３６】半導体装置の反り量の位置依存性に起因する反りプロファイルを示すグラフである。
【図３７】従来技術に係る半導体素子内蔵基板の構成を示す断面図である。
【図３８】他の従来技術に係る半導体素子内蔵基板の構成を示す断面図である。
【発明を実施するための形態】
【００２０】
添付図面を参照して、本発明に係る半導体装置の製造方法について説明する。先ず、本発明に係る製造方法を適用して製造することができる種々の半導体装置について説明し、その後、半導体装置の製造方法について実施例１及び実施例２とともに説明する。
【００２１】
（第１の半導体装置）
図１は、第１の半導体装置の断面図である。第１の半導体装置では、板状のシリコン支持体１００上に薄く研削された半導体素子１１０Ａが接着剤１０５を介して設けられる。この半導体素子１０１Ａは、シリコン支持体１００の一面側に形成された絶縁層１０２Ａに内蔵さていれる。シリコン支持体１００の一面には絶縁層１０３Ａが形成され、シリコン支持体１００とは反対側の絶縁層１０２Ａの上面には絶縁層１０３Ｂが形成される。半導体素子１０１Ａのパッド（不図示）は、絶縁層１０２Ａを貫通する接続部１０４Ａを介して配線層１０３Ｂの一部と接続されている。また、配線層１０３Ａ、１０３Ｂは絶縁層１０２Ａを貫通する接続部１０８Ａを介して電気的に接続されている。
【００２２】
シリコン支持体１００の他面側にも配線層１０３Ｃが形成されており、その配線層１０３Ｃは絶縁層１０２Ｂにより覆われている。シリコン支持体１００には貫通ビア１０６Ａが設けられており、シリコン支持体１００の上面／下面に形成される配線層１０３Ａ、１０３Ｃを電気的に接続している。また、外部端子１０９が配線層１０３Ｃと絶縁層１０２Ｂとを介して設けられている。
【００２３】
半導体素子１０１Ａは、例えば、シリコン、ゲルマニウム、ガリウム砒素（ＧａＡｓ）、ガリウム砒素リン、窒化ガリウム（ＧａＮ）、炭化珪素（ＳｉＣ）、酸化亜鉛（ＺんＯ）により形成することができる。また、別の半導体特性を示すＩＩ−ＩＶ族化合物、ＩＩＩ−Ｖ属化合物、ダイアモンドなどにより形成してもよい。これらの素材は例示的なものであり、限定的ではない。第１の半導体装置では、半導体素子１０１Ａとしてシリコン製ＬＳＩを用いた。半導体素子１０１Ａの厚さは、半導体装置の目標厚さに応じて調整することができる。好適には、半導体素子１０１Ａの厚さは３μｍ以上、３０μｍ以下とすることができる。第１の半導体装置では、半導体素子１０１Ａの厚さを１５μｍとし、チップサイズは１０ｍｍ角とした。第１の半導体装置に複数の半導体素子１０１Ａを内蔵してもよい。
【００２４】
絶縁層１０２Ａ、１０２Ｂは、感光性又は非感光性の有機材料で形成されている。有機材料として、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（Ｂｅｎｚｏｃｙｌｏｂｕｔｅｎｅ）、ＰＢＯ（Ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂を用いることができる。また、ガラスクロスやアラミド繊維などで形成された織布や不織布に樹脂を含浸させた材料、無機フィラーや有機フィラーを含む樹脂、珪素樹脂などを用いることができる。これらの材料は例示的なものであり、限定的ではない。第１の半導体装置では、絶縁層１０２Ａ、１０２Ｂにエポキシ樹脂を用いた。
【００２５】
配線層１０３Ａ、１０３Ｂ、１０３Ｃとして、例えば、銅、銀、金、ニッケル、アルミニウム、チタン、モリブデン、タングステン及びパラジウムから選択された少なくとも１種の金属もしくはこれらの金属を主成分とする合金、或いは、導電性フィラーを含有する樹脂からなる導電性樹脂などを用いることができる。これらの材料は例示的なものであり、限定的ではない。尚、電気抵抗値及びコストの観点から銅により形成することが望ましい。第１の半導体装置では、配線層１０３Ａ、１０３Ｂ、１０３Ｃとして銅を用いた。
【００２６】
接着剤１０５として、例えば、ダイアタッチメントフィルム（ＤＡＦ）と称される半硬化樹脂、エポキシ樹脂、ポリイミド樹脂、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（Ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）などの樹脂ペースト、或いは銀ペーストなどを用いることができる。これらの材料は例示的なものであり、限定的ではない。第１の半導体装置では、接着剤１０５にエポキシ樹脂を主成分とするＤＡＦを用いた。
【００２７】
接続部１０４Ａとして、例えば、レーザにより絶縁層１０２Ａにビアを開口し配線層１０３Ｂと同時に形成された導電体や、予め半導体素子１０１Ａに設けられた金属バンプなどを用いることができるが、これに限定されない。第１の半導体装置では、接続部１０４Ａに銅バンプを用いた。
【００２８】
図１に示す第１の半導体装置では、その横方向の略全体に亘って剛性を有するシリコン支持体１００が存在しているため、薄型化にも拘らず反り量を低減することができる。また、シリコン支持体１００と半導体素子１０１Ａとの熱膨張係数の差は極めて小さく（略ゼロ）、半導体素子１０１Ａの周辺部において顕著に反り量を低減することができる。図３６に第１の半導体装置の反りプロファイル（実線）示す。図３７に示す従来技術の反りプロファイル（点線）と比べて、第１の半導体装置では１／１０以下の反り量を実現することができる。
【００２９】
第１の半導体装置を温度サイクル試験（−５５℃〜＋１２５℃の温度範囲内にて１０分間保持）を行い、比較評価を行なったが、従来技術の半導体装置が５００サイクル付近でオープン不良が発生したのに対し、第１の半導体装置では３０００サイクルまで不良は発生しなかった。
【００３０】
図１において、シリコン支持体１００に設けられた貫通ビア１０６Ａの詳細な構造について図２及び図３を参照して説明する。図２に示すように、貫通ビア１０６Ａはシリコン支持体１００に設けられた開口部に導電体を充填した構造を有するが、シリコンが半導体であるため、導電体とシリコンの境面には側面絶縁膜１１２が必要である。また、シリコン上に配線層１０３Ａ、１０３Ｃを直接設ける際にはシリコン表面と配線層１０３Ａ、１０３Ｃの界面には表面絶縁膜１１１が必要である。貫通ビア１０６Ａと配線層１０３Ａ、１０３Ｃとが電気的接続される部分にはバリアメタル１１３を設けると信頼性が向上する。
【００３１】
一方、図３に示すように、貫通ビア１０６Ａを有するシリコン支持体１００の両面に配線層１０３Ａ、１０３Ｃを設ける前に、カバー絶縁膜１１４を設けてもよい。これは、シリコン支持体１００の厚さが薄く１００μｍ以下である場合、機械的強度を保ちハンドリング性を改善するためである。このカバー絶縁膜１１４は感光性又は非感光性の有機材料で形成されている。有機材料として、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ、ＰＢＯ、ポリノルボルネン樹脂を用いることができる。また、ガラスクロスやアラミド繊維などで形成された織布や不織布に樹脂を含浸させた材料、無機フィラーや有機フィラーを含む樹脂、或いは、珪素樹脂などを用いることができる。これらの材料は例示的なものであり、限定的ではない。第１の半導体装置では、カバー絶縁膜１１４に感光性ポリイミド樹脂を用いた。尚、第２の半導体装置以降では、図２及び図３に示した貫通ビア１０６Ａの詳細構造についての説明を省略する。
【００３２】
次に、第１の半導体装置を基礎とした各種の変形例について説明する。この半導体装置の変形例において、第１の半導体装置と共通する構成要素には同一の符号を付し、その説明を省略し、第１の半導体装置と異なる構成要素について説明するものとする。
【００３３】
（第２の半導体装置）
図４は、第２の半導体装置の断面図である。第１の半導体装置と異なり、第２の半導体装置では半導体素子１０１Ａと配線層１０３Ｂとの接続にレーザビア法により設けられたビアに銅（Ｃｕ）メッキを施した接続部１０４Ｂを用いている。第２の半導体装置のその他の構成要素は、第１の半導体装置と同一である。
【００３４】
第１の半導体装置における銅バンプによる接続部１０４Ａに比べて、第２の半導体装置の接続部１０４Ｂではバンプ形成用の露光や研磨工程などの特殊な製造プロセスが不要となり、製造コストを低減することができる。
【００３５】
（第３の半導体装置）
図５は、第３の半導体装置の断面図である。第３の半導体装置では、シリコン支持体１００の外部端子１０９側において絶縁層１０２Ｂの表面に配線層１０３Ｄが形成されている。第３の半導体装置は、配線層１０３Ｃ、１０３Ｄを備えた２層構造となっている。配線層１０３Ｄは、絶縁層１０２Ｃによって覆われている。配線層１０３Ｃ、１０３Ｄは絶縁層１０２Ｂを貫通する接続部１０８Ｂを介して電気的に接続されている。外部端子１０９は、配線層１０３Ｄや絶縁層１０２Ｃを介して設けられている。
【００３６】
（第４の半導体装置）
図６は、第４の半導体装置の断面図である。第６の半導体装置では、シリコン支持体１００の半導体素子１０１Ａ側において、配線層１０３Ａ、１０３Ｂに加えてさらにもう一層の配線層１０３Ｅが設けられており、３層構造となっている。配線層１０３Ｂは絶縁層１０２Ｄにより覆われており、この絶縁層１０２Ｄの表面に配線層１０３Ｅが設けられている。また、配線層１０３Ｂ、１０３Ｅは絶縁層１０２Ｄを貫通する接続部１０８Ｃを介して電気的に接続されている。
【００３７】
第３の半導体装置や第４の半導体装置に示すように、配線層１０３と絶縁層１０２は必要に応じて多層構造とすることができる。多層構造の層数が多くなるほど、配線収容性が高まり、より多ピン狭ピッチの半導体素子１０１Ａを内蔵することができるとともに、配線層１０３のパターンによっては半導体装置全体の反り量を抑制して、より平坦で二次実装性に優れた半導体装置を作製することができる。
【００３８】
（第５の半導体装置）
図７は、第５の半導体装置の断面図である。第５の半導体装置では、シリコン支持体１００の両面に複数の半導体素子１０１Ａ、１０１Ｂが搭載されている。半導体素子１０１Ａ、１０１Ｂの裏面にはそれぞれ接着層１０５が設けられており、シリコン支持体１００の一方の面と他方の面にそれぞれ接着されている。半導体素子１０１Ｂのパッド（不図示）が絶縁層１０２Ｂを貫通する接続部１０４Ｂを介して配線層１０３Ｄの一部と接続されている。
【００３９】
このように、複数の半導体素子１０１Ａ、１０１Ｂを搭載することにより、１つの半導体装置内で複雑な信号処理を行なうことができる。また、シリコン支持体１００の片面に半導体素子１０１Ａを搭載した半導体装置に比べて、第５の半導体装置は上下対称構造となるため、更に反り量を低減することができる。尚、半導体素子１０１Ａ、１０１Ｂの搭載位置は図７に示す位置に限定されるものではない。
【００４０】
（第６の半導体装置）
図８は、第６の半導体装置の断面図である。第６の半導体装置では、半導体素子１０１Ａとは別に、半導体素子１０１Ａよりも薄い半導体素子１０１Ｃをシリコン支持体１００から離間した絶縁層（例えば、絶縁層１０２Ｄ）内に内蔵している。この半導体素子１０１Ｃのパッド（不図示）が、絶縁層１０２Ｄを貫通する接続部１０４Ｃを介して配線層１０３Ｅの一部と接続されている。
【００４１】
チップサイズが小さい半導体素子１０１Ｃをシリコン支持体１００から離間した絶縁層１０２Ｄ内に内蔵することは、半導体装置全体の反り量を抑制するのに好適である。また、１つの半導体装置に複数の半導体素子を備えることにより、複雑な信号処理を行なうことができる。
尚、絶縁層１０２Ｄ内に内蔵される半導体素子１０１Ｃの位置は図８に示す位置に限定されるものではない。
【００４２】
（第７の半導体装置）
図９は、第７の半導体装置の断面図である。第７の半導体装置は、半導体素子１０１Ａとは別に、半導体素子１０１Ｄが半導体素子１０１Ａに間隔を隔てて互いに対向配置したｆａｃｅ−ｔｏ−ｆａｃｅ構造を採用している。この半導体素子１０１Ｄのパッド（不図示）が絶縁層１０２Ａを貫通する接続部１０４Ｄを介して半導体素子１０１Ａの一部と接続されている。
図９に示す構造により、２つの半導体素子１０１Ａ、１０１Ｄ間の伝送速度が向上し、半導体装置としてさらに高速での信号処理が可能となる。
【００４３】
（第８の半導体装置、第９の半導体装置）
図１０は第８の半導体装置の断面図であり、図１１は第９の半導体装置の断面図である。
第８の半導体装置及び第９の半導体装置では、シリコン支持体１００に絶縁埋設部１１０が設けられ、さらにその内部に複数の貫通ビア１０６Ａが設けられ、これにより配線層１０３Ａ、１０３Ｂ、１０３Ｃが相互に接続されている。図１０に示す第８の半導体装置では、絶縁埋設部１１０が設けられていない貫通ビア１０６Ａも存在するが、図１１に示す第９の半導体装置では、全ての貫通ビア１０６Ａが絶縁埋設部１１０内に設けられている。
【００４４】
絶縁埋設部１１０を設けない貫通ビア１０６Ａの詳細な構造は図２及び図３に示されているが、第８の半導体装置及び第９の半導体装置における絶縁埋設部１１０は、例えば、直径５００μｍ程度のシリコン支持体１００の貫通口に絶縁膜が埋め込まれることで形成されている。この埋め込まれた絶縁膜は、感光性又は非感光性の有機材料で形成されている。有機材料として、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ、ＰＢＯ、ポリノルボルネン樹脂を用いることができる。また、ガラスクロスやアラミド繊維などで形成された織布や不織布に樹脂を含浸させた材料、無機フィラーや有機フィラーを含む樹脂、或いは、珪素樹脂などを用いることができる。これらの材料は例示的なものであり、限定的ではない。第８の半導体装置及び第９の半導体装置では、絶縁膜に感光性ポリイミド樹脂を用いた。
【００４５】
図２又は図３で示した貫通ビア１０６Ａを設けた半導体装置に比べて、第８の半導体装置及び第９の半導体装置は、シリコン支持体１００と絶縁膜との横方向（即ち、シリコン支持体１００の表面に平行な方向）の距離が大きくなるため、１つの貫通ビア１０６Ａ当りの浮遊容量が低減する。従って、貫通ビア１０６Ａを通過する信号品質が向上し、半導体装置としてさらに高周波信号に対応できるようになる。また、貫通ビア１０６Ａの製造工程において、極薄絶縁膜が必要な側面絶縁膜１１２が不要となるため、製造コストを低減することができる。
【００４６】
（第１０の半導体装置、第１１の半導体装置）
図１２は第１０の半導体装置の断面図であり、図１３は第１１の半導体装置の断面図である。第１０の半導体装置及び第１１の半導体装置では、シリコン支持体１００に貫通ビア１０６Ｂを設けている。貫通ビア１０６Ｂは、シリコン支持体１００の両面側の配線層１０３Ａ、１０３Ｃを電気的に接続する。
【００４７】
第１０の半導体装置では、貫通ビア１０６Ｂが貫通ビア１０６Ａのようなシリコン開口部全体に導電体が充填されたフィルドビア構造ではなく、導電体がシリコン開口部の途中まで充填され、残りの開口部分には絶縁層１０２Ｂが充填されているハーフフィルドビア構造としている。ここで、貫通ビア１０６Ｂは配線層１０３Ａから配線層１０３Ｃに向けてその径が漸次拡大するようなすり鉢状の断面形状とすることができる。
このようなハーフフィルドビア構造とすることで、貫通ビア１０６Ｂの製造プロセスをさらに縮減することができるとともに、貫通ビア１０６Ｂに集中する部分応力が絶縁層１０２Ｂによって低減されるため、フィルドビア構造に比べてそり量を低減することができる。
【００４８】
また、第１０の半導体装置に比べて、第１１の半導体装置ではハーフフィルドビア構造の貫通ビア１０６Ｂの開口方向を上下方向に異ならせてもよい。このようにハーフフィルドビア構造の開口方向を異ならせることにより、より効果的に反り量を低減することができる。
【００４９】
尚、上述の半導体装置において、絶縁層及びシリコン支持体を同一の厚さとしても良いし、それぞれ異なる厚さとしてもよい。半導体素子を内蔵する絶縁層１０２Ａの厚さは、他の絶縁層１０２Ｂ、１０２Ｃ、１０２Ｄの内の最大の厚さよりも薄くすることが好ましい。これにより、絶縁層１０２Ａを最小限必要な厚さとしつつ、他の絶縁層１０２Ｂ、１０２Ｃ、１０２Ｄについては厚膜構造として、製造プロセスの容易化、製造コストの低減を図ることができる。
【００５０】
（基本的な半導体装置の製造方法）
次に、本発明に係る半導体装置の製造方法について説明する。先ず、第１の半導体装置の基本的な製造方法について図１４〜図１９を参照して説明する。
図１４に示すように、シリコン支持体１００の所望の領域に開口部を設け貫通ビア１０６を形成した後、配線層１０３Ａを形成する。このとき、半導体素子１０１Ａ搭載のための位置マーク（不図示）を適宜設けてもよい。ここでは、位置マークとして電気メッキによる厚さ５μｍのニッケルを配置した。尚、シリコン支持体１００と配線層１０３Ａ、又はシリコン支持体１００と貫通ビア１０６、の間の絶縁化については通常の熱酸化方法等によってシリコン支持体１００の表面や貫通ビア１０６の壁に酸化シリコン膜を形成して行なわれるが、この酸化シリコン膜については図示していない。
【００５１】
次に、図１５に示すように、半導体素子１０１Ａを所望の位置にフェースアップ状態で半導体搭載機（不図示）により搭載する。尚、単一の半導体素子１０１Ａを半導体装置に内蔵してもよく、また、複数の半導体素子１０１Ａを半導体装置に内蔵してもよい。半導体素子１０１Ａには、予め接続部１０４Ａとして金属ポストを設けている。金属ポストの主成分は、銅、銀、金、ニッケル、アルミニウム、チタン、モリブデン、タングステン、パラジウムから選択された１種類の金属元素又は複数の金属元素よりなる。ここでは、製造コストの観点から、銅を金属ポストの主成分とした。
【００５２】
続いて、図１６に示すように、半導体素子１０１Ａを絶縁層１０２Ａに埋め込む。半導体素子１０１Ａを絶縁層１０２Ａの材料で埋め込む方法として、例えば、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス法、真空ラミネート法、スピンコート法、ダイコート法、カーテンコート法、フォトリソグラフィー法を用いることができる。ここでは、エポキシ樹脂を真空ラミネート法で形成した。この絶縁層１０２Ａを形成する際には、事前に半導体素子１０１Ａに相当する箇所に穴を設けてもよい。絶縁層１０２Ａの厚くする場合には、絶縁膜を研磨して接続部１０４Ａを露出させる。尚、研磨の代わりにレーザ加工法を用いて開口部を形成してもよい。
【００５３】
さらに、図１７に示すように、半導体素子１０１Ａと配線層１０３Ａとを接続するように接続部１０８Ａと配線層１０３Ｂを設ける。
絶縁層１０２Ａが感光性材料の場合、接続部１０８Ａはフォトリソグラフィ法により形成される。絶縁層１０２Ａが非感光性材料の場合、或いは、感光性材料であっても解像度が低い場合、開口部は例えばレーザ加工法、ドライエッチング法又はブラスト法により形成される。ここでは、レーザ加工法を用いて開口部を形成した。接続部１０８Ａの内部に充填される導体の主成分として、銅、銀、金、ニッケル、アルミニウム、チタン、モリブデン、タングステン、パラジウムから選択された１種類の金属元素又は複数の金属元素が用いられる。その導体の充填方法として、例えば、電気メッキ法、無電解メッキ法、印刷法又は溶解金属吸引法が用いられる。
【００５４】
また、配線層１０３Ｂは、サブトラクティブ法、セミアディティブ法又はフルアディティブ法により形成する。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解メッキ法、スパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で給電層を形成した後、所望パターンに開口されたレジストを形成し、レジスト開口部内に電解メッキ法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解メッキ触媒を吸着させた後、レジストでパターン形成し、そのレジストを絶縁膜として残したまま触媒を活性化し、無電解メッキ法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。ここでは、銅を用いたセミアディティブ法により配線層１０３Ｂを形成した。
【００５５】
次に、図１８に示すように、シリコン支持体１００を裏面から薄化して貫通ビア１０６を露出させる。シリコン支持体１００の薄化には通常の研削法の他にエッチング法やサンドブラスト法を用いることができるが、これに限定されるものではない。
【００５６】
最後に、図１９に示すように、シリコン支持体１００の裏面側に絶縁層１０２Ｂ、配線層１０３Ｃ及び外部端子１０９を設けることで半導体装置の製造を完了する。
【００５７】
次に、図１２に示した第１０の半導体装置の基本的な製造方法について図２０〜図２５を参照して説明する。
先ず、図２０に示すように、シリコン支持体１００の所望領域に配線層１０３Ａを形成する。このとき、半導体素子１０１Ａを搭載するための位置マーク（不図示）を適宜設けてもよい。ここでは、位置マークとして電気メッキによる厚さ５μｍのニッケルを設けた。
【００５８】
半導体素子１０１Ａは、シリコン支持体１００の所望の位置にフェースアップ状態で半導体搭載機（不図示）により搭載される。次に、図２１に示すように、シリコン支持体１００上の半導体素子１０１Ａを絶縁層１０２Ａにより埋め込む。この半導体素子１０１Ａと絶縁層１０２Ａについての詳細な説明は、上述の半導体装置の基本的な製造方法と同一であるため省略する。
【００５９】
さらに、図２２に示すように、半導体素子１０１Ａと配線層１０３Ａとを接続するように接続部１０８Ａと配線層１０３Ｂを設ける。この接続部１０８Ａの詳細な説明は、上述の半導体装置の基本的な製造方法と同一であるため省略する。
【００６０】
続いて、図２３に示すように、シリコン支持体１００を裏面から薄化する。シリコン支持体１００の薄化には通常の研削法の他にエッチング法やサンドブラスト法を用いることができるが、これに限定されるものではない。ここでは、研削法を用いた。
【００６１】
次に、図２４に示すように、シリコン支持体１００の任意の位置に貫通ビア１０６Ｂを設ける。この貫通ビア１０６Ｂは、その内部に導電体を完全に充填しないハーフフィルドビア構造とする。
【００６２】
最後に、図２５に示すように、絶縁層１０２Ｂと外部端子１０９とを設けることにより半導体装置の製造を完了する。
【実施例１】
【００６３】
次に、本発明の実施例１に係る半導体装置の製造方法について図２６〜図３０を参照して説明する。
先ず、図２６に示すように、シリコン支持体１００を最終的な厚さに合わせて薄化しておき、所望の領域に貫通ビア１０６Ａと配線層１０３Ａ、１０３Ｃを形成する。このとき、半導体素子１０１Ａを搭載するために位置マーク（不図示）を適宜設けてもよい。【００６４】
次に、図２７に示すように、半導体素子１０１Ａをシリコン支持体１００の所望の位置にフェースアップ状態で半導体搭載機（不図示）により搭載する。図２８に示すように、シリコン支持体１００上の半導体素子１０１Ａを絶縁層１０２Ａにより埋め込む。ここで、半導体素子１０１Ａと絶縁層１０２Ａについての詳細な説明は上述の半導体装置の基本的な説明と同一であるため省略する。【００６５】
さらに、図２９に示すように、半導体素子１０１Ａと配線層１０３Ａとを接続するように接続部１０８Ａと配線層１０３Ｂとを設ける。接続部１０８Ａについての詳細な説明は上述の半導体装置の基本的な製造方法と同一であるため省略する。【００６６】
続いて、図３０に示すように、シリコン支持体１００の裏面側に絶縁層１０２Ｂと外部端子１０９とを設けることで半導体装置の製造を完了する。【００６７】
実施例１に係る製造方法により製造された半導体装置の反り量は図３６の反りプロファイル（実線）に示すように小さな値となった。また、予め最終的な厚さに応じて薄化するとともに、貫通ビア１０６Ａと配線層１０３Ａとを形成したシリコン支持体１００上に半導体素子１０１Ａを搭載することができる。このため、貫通ビア１０６Ａと配線層１０３Ａとの接続状態を半導体素子１０１Ａの搭載前に検査することが可能となる。従って、検査済みの良好な箇所のみに半導体素子１０１Ａを搭載することができるので、良品の半導体素子１０１Ａを破棄するリスクが低減され、半導体装置全体の歩留まりを改善することができる。
【実施例２】
【００６８】
次に、本発明の実施例２に係る半導体装置の製造方法について図３１〜図３５を参照して説明する。
先ず、図３１に示すように、シリコン支持体１００を予め最終的な厚さに薄化しておき、所望の領域に貫通ビア１０６Ｂと配線層１０３Ａ、１０３Ｃとを形成する。このとき、半導体素子１０１Ａの搭載のために位置マーク（不図示）を適宜設けてもよい。また、貫通ビア１０６Ｂはその内部に導電体を完全に充填しないハーフフィルドビア構造とする。このハーフフィルドビア構造の貫通ビア１０６Ｂの向きは図１２に示したように、シリコン支持体１００の片側で揃っている必要はなく、図１３に示すようにシリコン支持体１００の両面のどちらを向いていてもよい。【００６９】
次に、図３２に示すように、半導体素子１０１Ａを所望の位置にフェースアップ状態で半導体搭載機（不図示）により搭載する。図３３に示すように、シリコン支持体１００上の半導体素子１０１Ａを絶縁層１０２Ａに埋め込む。この半導体素子１０１Ａと絶縁層１０２Ａについての詳細な説明は上述の半導体装置の基本的な製造方法と同一であるため省略する。【００７０】
さらに、図３４に示すように、半導体素子１０１Ａと配線層１０３Ａとを接続するように接続部１０８Ａと配線層１０３Ｂとを設ける。接続部１０８Ａについての詳細な説明は上述の半導体装置の基本的な製造方法と同一であるため省略する。【００７１】
続いて、図３５に示すように、シリコン支持体１００の裏面側に絶縁層１０２Ｂと外部端子１０９とを設けることで半導体装置の製造を完了する。【００７２】
実施例２に係る製造方法により製造された半導体装置の反り量は図３６の反りプロファイル（実線）に示すように小さな値となった。また、ハーフフィルドビア構造の位置とビア開口部の向きとを制御することにより、半導体装置の局所的な反り量をさらに低減することができる。【００７３】
以上のように、上記の実施例に係る製造方法により製造された半導体装置によれば、内蔵された半導体素子の周辺部の反り・うねりを低減することができ、信頼性が向上する。【００７４】
尚、本発明は上記の実施例に限定されるものではなく、添付した特許請求の範囲により定義された技術的範囲内において種々の変形例を考案することができる。【００７５】
例えば、半導体装置は多層配線体の所望の位置に回路のノイズフィルターの役割を果たすＬＣＲ（Ｉｎｄｕｃｔａｎｃｅ−Ｃａｐａｃｉｔａｎｃｅ−Ｒｅｓｉｓｔａｎｃｅ）素子を設けるようにしてもよい。コンデンサを構成する誘電体材料として、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５などの金属酸化物、或いは、ＢＳＴ（（Ｂａｘ，Ｓｒ１−ｘ）ＴｉＯ３）、ＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１−ｘ）Ｏ３）又はＰＬＺＴ（（Ｐｂ１−ｙ，Ｌａｙ）（Ｚｒｘ，Ｔｉ１−ｘ）Ｏ３）などのペロブスカイト系の材料、若しくは、ＳｒＢｉ２Ｔａ２Ｏ９などのＢｉ系層状化合物を用いることができる。但し、０≦ｘ≦１、０≦ｙ≦１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料を用いてもよい。【００７６】
また、半導体装置に内蔵される半導体素子の数は２以上であってもよい。さらに、半導体素子以外の受動部品としてＬＣＲ部品、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）部品、センサ、エネルギーデバイス、光部品などを内蔵してもよい。【００７７】
第１の半導体装置（図１）、第１０の半導体装置（図１２）、第１１の半導体装置（図１３）の製造方法について説明したが、その他の半導体装置についてもシリコン支持体１００を予め薄化しておくことで、上述の効果を得ることができる。
また、本発明の趣旨を逸脱しない限り、上述した半導体装置の構成要素を取捨選択したり、他の構成要素に適宜変更してもよい。【００７８】
尚、添付の請求項に定義される半導体装置において、半導体素子の厚さは３μｍ以上、５０μｍ以下とすることが好ましく、また、支持体はシリコン製であることが好ましいが、これに限定されるものではない。
【産業上の利用可能性】
【００７９】
本発明は、各種の電子機器に内蔵される高密度実装技術による半導体素子内蔵基板に好適に適用されるものであり、特に、半導体素子を埋め込む絶縁樹脂基板の製造時に発生する反りやうねりを低減するものであり、半導体装置の歩留まりを低減し、信頼性を向上させるものである。
【符号の説明】
【００８０】
１００    シリコン支持体
１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄ    半導体素子
１０２Ａ、１０２Ｂ、１０２Ｃ、１０２Ｄ    絶縁層
１０３Ａ、１０３Ｂ、１０３Ｃ、１０３Ｄ、１０３Ｅ    配線層
１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ    接続部
１０５    接着層
１０６Ａ、１０６Ｂ    貫通ビア
１０８Ａ、１０８Ｂ、１０８Ｃ    接続部
１０９    外部端子
１１０    絶縁埋設部
【図１】
2011118572.tif 000003
【図２】
2011118572.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2011118572.tif 000008
【図７】
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【図８】
2011118572.tif 000010
【図９】
2011118572.tif 000011
【図１０】
2011118572.tif 000012
【図１１】
2011118572.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
2011118572.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【国際調査報告】
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