(57)【要約】ソース部（Ｓ）は、ゲート絶縁膜（２３）及び酸化物半導体膜（２４ａ）の上層に設けられたソースメタル（２５ｓ）で形成され、ドレイン部（ＤＲ）は、酸化物半導体膜（２４ａ）のうち、ゲート絶縁膜（２３）側とは反対側の表面を含む酸化物半導体膜（２４ａ）の一部が低抵抗化された低抵抗領域（２４ａｄ）で構成されている。
2012020525.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
上記基板上に設けられたゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、該ゲート絶縁膜上に上記ゲート電極に対向する位置にチャネル部が形成された酸化物半導体膜、並びに、上記チャネル部を介して互いに離間して配されたソース部及びドレイン部を有する薄膜トランジスタと、
上記薄膜トランジスタを覆うように設けられ、上記ドレイン部に達する画素コンタクトホールを有する保護膜と、
上記保護膜上に設けられ、画素コンタクトホールを介して上記ドレイン部に電気的に接続された画素電極と、
を備えた薄膜トランジスタ基板であって、
上記ソース部は、上記ゲート絶縁膜及び上記酸化物半導体膜の上層に設けられたソースメタルで形成され、
上記ドレイン部は、上記酸化物半導体膜のうち、上記ゲート絶縁膜側とは反対側の表面を含む酸化物半導体膜の一部が低抵抗化された低抵抗領域で構成されていることを特徴とする薄膜トランジスタ基板。
【請求項２】
請求項１に記載された薄膜トランジスタ基板において、
上記ドレイン部を構成する低抵抗領域は、厚さが上記酸化物半導体膜の２分の１以下であることを特徴とする薄膜トランジスタ基板。
【請求項３】
請求項１または２に記載された薄膜トランジスタ基板において、
上記ゲート絶縁膜及び上記酸化物半導体膜の上層であって上記保護膜の下層には、さらに層間絶縁膜が設けられ、
上記ソース部を構成するソースメタルは、上記層間絶縁膜の上層に形成され、
上記層間絶縁膜は、該層間絶縁膜表面から上記酸化物半導体膜に達するソースコンタクトホールが形成されると共に、該ソースコンタクトホールの表面に上記ソースメタルが形成されることにより該ソースメタルと上記酸化物半導体膜とが電気的に接続され、
上記酸化物半導体膜のうち、上記ソースメタルと接触する表面を含む酸化物半導体膜の一部は、低抵抗化された低抵抗領域に形成されていることを特徴とする薄膜トランジスタ基板。
【請求項４】
請求項１〜３のいずれかに記載された薄膜トランジスタ基板において、
上記ソースメタルは、上記ゲート絶縁膜側から順に、第１導電膜、及びアルミニウムからなる第２導電膜が積層された構成を含むことを特徴とする薄膜トランジスタ基板。
【請求項５】
請求項４に記載された薄膜トランジスタ基板において、
上記第１導電膜は高融点金属膜で形成されることを特徴とする薄膜トランジスタ基板。
【請求項６】
請求項４または５に記載された薄膜トランジスタ基板において、
上記ソースメタルは、上記第２導電膜の上記第１導電膜とは反対側にさらに第３導電膜が積層されていることを特徴とする薄膜トランジスタ基板。
【請求項７】
請求項１〜６のいずれかに記載された薄膜トランジスタ基板と、
上記薄膜トランジスタ基板に対向配置された対向基板と、
上記薄膜トランジスタ基板と上記対向基板との間に設けられた液晶層と、
を備えたことを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びそれを備えた液晶表示装置に関し、特に、酸化物半導体からなる半導体層を用いた薄膜トランジスタを有する薄膜トランジスタ基板及び液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置を構成する薄膜トランジスタ基板では、画像の最小単位である各画素のスイッチング素子として、薄膜トランジスタ（Thin Film Transistor、以下「ＴＦＴ」とも称する）が用いられる。従来、ＴＦＴとしては、半導体層がアモルファスシリコンからなるものが用いられてきたが、近年、アモルファスシリコン半導体層を備えたＴＦＴに代えて、酸化物半導体膜からなる半導体層を備えたＴＦＴが提案されている。半導体層として酸化物半導体膜を備えたＴＦＴは、高移動度、高信頼性及び低オフ電流などの良好な特性を示すため、盛んに研究開発が行われている。【０００３】
ボトムゲート構造のＴＦＴは、一般に、ガラス基板上に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上にゲート電極に重なるように設けられた半導体層と、該半導体層に互いに離間して重なるようにゲート絶縁膜上に設けられたソース部を構成するソース電極及びドレイン部を構成するドレイン電極と、を備え、これらソース電極とドレイン電極との間で露出した半導体層部分にチャネル部が構成されている。そして、ＴＦＴは、ソース電極及びドレイン電極上に設けられた層間絶縁膜により覆われている。層間絶縁膜にはドレイン電極に達するコンタクトホールが設けられ、コンタクトホールの表面が透明導電膜からなる画素電極で被覆されることにより、画素電極とドレイン電極とが電気的に接続されている。【０００４】
ところで、ドレイン電極は、通常、金属薄膜が複数層積層された構成を有する。ドレイン電極の積層構造としては、例えば、ゲート絶縁膜側から、チタン膜からなる第１導電膜、アルミニウム膜からなる第２導電膜、及び窒化モリブデン膜からなる第３導電膜が順に積層された構成が挙げられる。【０００５】
コンタクトホール形成のためのエッチング時には、層間絶縁膜の表面からドレイン電極まで貫通するようにコンタクトホールが設けられるが、このエッチングは、例えば、フッ素系ガスをエッチングガスとして用いたドライエッチングにより行われる。このとき、エッチングガスによりあけられたコンタクトホールがドレイン電極に到達すると、コンタクトホールが第３導電膜を貫通する場合には、第２導電膜（アルミニウム膜）がコンタクトホール表面に露出することとなる。【０００６】
コンタクトホール表面に露出したアルミニウム膜がエッチングガスと接触すると、アルミニウム膜表面に、フッ化アルミニウムの膜が形成される。そして、ドライエッチングに続く酸素アッシングを行うことにより、フッ化アルミニウム膜の表面が酸化され、結果として、アルミニウム膜の表面が、フッ素を含んだ酸化アルミニウム膜（すなわち、不動態皮膜）で覆われることとなる。【０００７】
そのため、コンタクトホール表面に画素電極としてＩＴＯ膜等を設けても、ＩＴＯ膜とドレイン電極とは接触はするものの、ドレイン電極の画素電極と接触する部分が不動態皮膜で覆われているので、導通不良が生じて品質劣化する虞がある。【０００８】
特許文献１には、薄膜トランジスタのチャネル部、ソース部、ドレイン部、並びに、画素電極、ゲート信号線及びソース信号線の端部の接続用端子部を、同一の酸化物半導体膜で形成し、薄膜トランジスタアレイにおける全ての層構造を形成後、最上層の保護絶縁膜の所望の位置に開口部を設け、その開口部を介してプラズマ処理を行うことにより、接続用端子部、ソース部、ドレイン部、画素電極を同時に低抵抗化することにより薄膜トランジスタアレイを得ることが開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−４０３４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に開示の方法により薄膜トランジスタアレイを形成すると、層全体の低抵抗化処理を行う必要があり、プラズマ処理に時間がかかる。また、チャネル部においても低抵抗化の影響を受けてしまい、ソース・ドレイン間のリークやしきい値が高くなる問題が生じる。さらに、酸化物半導体膜を十分に保護できないため、薄膜トランジスタアレイの長期的な信頼性が十分ではない虞がある。また、画素電極が低抵抗化された酸化物半導体膜で形成されているので、画素電極がＩＴＯ膜やＩＺＯ膜等の透明電極で構成されている場合よりも高抵抗であり、十分な表示品位が得られない。【００１１】
本発明は、薄膜トランジスタ基板において、ドレイン部と画素電極との良好なコンタクトを得ることを目的とする。
【課題を解決するための手段】
【００１２】
本発明の薄膜トランジスタ基板は、基板と、
基板上に設けられたゲート電極、ゲート電極を覆うように設けられたゲート絶縁膜、ゲート絶縁膜上にゲート電極に対向する位置にチャネル部が形成された酸化物半導体膜、並びに、チャネル部を介して互いに離間して配されたソース部及びドレイン部を有する薄膜トランジスタと、
薄膜トランジスタを覆うように設けられ、ドレイン部に達する画素コンタクトホールを有する保護膜と、
保護膜上に設けられ、画素コンタクトホールを介してドレイン部に電気的に接続された画素電極と、
を備え、
ソース部は、ゲート絶縁膜及び酸化物半導体膜の上層に設けられたソースメタルで形成され、
ドレイン部は、酸化物半導体膜のうち、ゲート絶縁膜側とは反対側の表面を含む酸化物半導体膜の一部が低抵抗化された低抵抗領域で構成されていることを特徴とする。【００１３】
上記の構成によれば、ドレイン部が、酸化物半導体膜のうち、ゲート絶縁膜側とは反対側の表面を含む酸化物半導体膜の一部が低抵抗化された低抵抗領域で構成されているので、画素コンタクトホール表面に設けられた画素電極とドレイン部とのコンタクト不良が発生する虞がない。【００１４】
本発明の薄膜トランジスタ基板は、ドレイン部を構成する低抵抗領域は、厚さが酸化物半導体膜の２分の１以下であることが好ましい。【００１５】
本発明の薄膜トランジスタ基板は、ゲート絶縁膜及び酸化物半導体膜の上層であって保護膜の下層には、さらに層間絶縁膜が設けられ、
ソース部を構成するソースメタルは、層間絶縁膜の上層に形成され、
層間絶縁膜は、層間絶縁膜表面から酸化物半導体膜に達するソースコンタクトホールが形成されると共に、ソースコンタクトホールの表面にソースメタルが形成されることによりソースメタルと酸化物半導体膜とが電気的に接続され、
酸化物半導体膜のうち、ソースメタルと接触する表面を含む酸化物半導体膜の一部は、低抵抗化された低抵抗領域に形成されていてもよい。【００１６】
本発明の薄膜トランジスタ基板は、ソースメタルは、ゲート絶縁膜側から順に、第１導電膜、及びアルミニウムからなる第２導電膜が積層された構成を含む場合に好適に用いられる。【００１７】
その場合、第１導電膜は高融点金属膜で形成されていてもよい。高融点金属膜としては、例えば、チタン（Ｔｉ）膜，モリブデン（Ｍｏ）膜，タンタル（Ｔａ）膜，タングステン（Ｗ）膜，クロム（Ｃｒ）膜，ニッケル（Ｎｉ）膜等の金属膜や、それらの金属の窒化物、合金からなる金属膜等が挙げられる。【００１８】
また、本発明の薄膜トランジスタ基板は、ソースメタルが、第２導電膜の第１導電膜とは反対側にさらに第３導電膜が積層されていてもよい。【００１９】
本発明の薄膜トランジスタ基板は、この薄膜トランジスタ基板と、
薄膜トランジスタ基板に対向配置された対向基板と、
薄膜トランジスタ基板と対向基板との間に設けられた液晶層と、
を備えた液晶表示装置に好適に用いられる。
【発明の効果】
【００２０】
本発明によれば、ドレイン部が、酸化物半導体膜のうち、ゲート絶縁膜側とは反対側の表面を含む酸化物半導体膜の一部が低抵抗化された低抵抗領域で構成されているので、画素コンタクトホール表面に設けられた画素電極とドレイン部とのコンタクト不良が発生する虞がない。
【図面の簡単な説明】
【００２１】
【図１】液晶表示装置の概略平面図である。
【図２】図１のＩＩ−ＩＩ線における断面図である。
【図３】実施形態１にかかる薄膜トランジスタ基板の要部を拡大して示す平面図である。
【図４】図３のＡ−Ａ線における断面図である。
【図５】図３のＢ−Ｂ線における断面図である。
【図６】図３のＣ−Ｃ線における断面図である。
【図７】実施形態１の薄膜トランジスタ基板の製造方法の説明図であり、それぞれ、（ａ）図３のＡ−Ａ線における断面図、（ｂ）図３のＢ−Ｂ線における断面図、及び（ｃ）図３のＣ−Ｃ線における断面図に対応する。
【図８】図７に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
【図９】図８に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
【図１０】図９に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
【図１１】図１０に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
【図１２】実施形態２にかかる薄膜トランジスタ基板の要部を拡大して示す平面図である。
【図１３】図１２のＡ−Ａ線における断面図である。
【図１４】図１２のＢ−Ｂ線における断面図である。
【図１５】図１２のＣ−Ｃ線における断面図である。
【図１６】実施形態２の薄膜トランジスタ基板の製造方法の説明図であり、それぞれ、（ａ）図１２のＡ−Ａ線における断面図、（ｂ）図１２のＢ−Ｂ線における断面図、及び（ｃ）図１２のＣ−Ｃ線における断面図に対応する。
【図１７】図１６に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
【図１８】図１７に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
【図１９】図１８に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
【図２０】図１９に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
【図２１】実施形態３にかかる薄膜トランジスタ基板の要部を拡大して示す平面図である。
【図２２】図２１のＡ−Ａ線における断面図である。
【図２３】図２１のＢ−Ｂ線における断面図である。
【図２４】実施形態３の薄膜トランジスタ基板の製造方法の説明図であり、それぞれ、（ａ）図２１のＡ−Ａ線における断面図、及び（ｂ）図２１のＢ−Ｂ線における断面図に対応する。
【図２５】図２４に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
【図２６】図２５に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態を図面に基づいて詳細に説明する。但し、本発明は以下の実施形態に限定されるものではなく、他の構成であってもよい。なお、各実施形態において、対応する構成は同一の参照符号を用いて説明する。
【００２３】
《実施形態１》
＜液晶表示装置の構成＞
図１及び２は、実施形態１にかかる液晶表示装置１０を示す。液晶表示装置１０は、互いに対向して配置されたＴＦＴ基板２０及び対向基板３０を備えている。両基板２０及び３０は、それらの外周縁部に枠状に配置されたシール材４０により接着されている。そして、両基板２０及び３０の間のシール材４０に包囲された空間には、表示層として液晶層５０が設けられている。液晶表示装置１０は、シール材４０の内側に形成されて複数の画素がマトリクス状に配置された表示領域Ｄを有し、それを囲む領域が額縁領域となっている。
【００２４】
（ＴＦＴ基板）
図３〜６は、実施形態１のＴＦＴ基板２０を示す。図３は、ＴＦＴ基板２０の平面図である。ＴＦＴ基板２０は、ガラス基板等からなる基板２１上に、ゲート電極２２ａ、下部電極２２ｂ、端子２２ｃやゲート線２２ｇｂ、トランスファパッド（不図示）等を含む第１メタル、ＳｉＯ２やＳｉＯ２とＳｉＮとの積層体等からなるゲート絶縁膜２３、ＩＧＺＯ膜等からなる酸化物半導体膜２４ａ〜ｂ、ソース部を構成するソースメタル２５ｓやソース線２５ｓｂ等を含む第２メタル、ＳｉＯ２、ＳｉＮ、透明絶縁性樹脂等からなる保護膜２６、ＩＴＯ（Indium Tin Oxide）膜等からなる画素電極２８、及びポリイミド膜等からなる配向膜（不図示）が積層形成されている。
【００２５】
ＴＦＴ基板２０の額縁領域の一部は、ＴＦＴ基板２０が対向基板３０よりも突出して形成され、実装部品などの外部接続端子（不図示）を取り付けるための端子領域となっている。額縁領域には、対向基板３０の共通電極に共通電位を与えるためのトランスファパッド（不図示）が形成され、各トランスファパッドは、端子領域に配されたトランスファバスライン（不図示）に接続されている。
【００２６】
なお、ＴＦＴ基板２０の液晶層５０とは反対側の表面には偏光板（不図示）が設けられている。
【００２７】
図４は、図３のＡ−Ａ線における断面図である。
【００２８】
図４に示すように、ゲート電極２２ａはゲート絶縁膜２３に覆われ、ゲート絶縁膜２３上にはゲート電極２２ａに対向する位置にチャネル部２４ａｃが形成された酸化物半導体膜２４ａが配置され、酸化物半導体膜２４ａ上にチャネル部２４ａｃを介して互いに離間してソース部Ｓ及びドレイン部ＤＲが設けられた構成となっており、これらが薄膜トランジスタＴＲを構成している。
【００２９】
ゲート電極２２ａは第１メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。
【００３０】
ソース部Ｓは、ゲート絶縁膜２３や酸化物半導体膜２４ａの上層に設けられたソースメタル２５ｓ（第２メタル）で形成されている。
【００３１】
ソースメタル２５ｓは、第１導電膜２５ｓｐ，第２導電膜２５ｓｑ及び第３導電膜２５ｓｒが順に積層された構成を有する。第１導電膜２５ｓｐは例えばチタン（Ｔｉ）膜からなり、例えば厚さが５０ｎｍである。第２導電膜２５ｓｑは例えばアルミニウム膜からなり、例えば厚さが１００ｎｍである。第３導電膜２５ｓｒは例えば窒化モリブデン（ＭｏＮ）膜等の高融点金属膜からなり、例えば厚さが１５０ｎｍである。
【００３２】
ドレイン部ＤＲは、酸化物半導体膜２４ａのうち、画素コンタクトホール２７ａの表面に露出した部分が低抵抗化された低抵抗領域２４ａｄで構成されている。
【００３３】
低抵抗領域２４ａｄは、酸化物半導体膜２４ａのうち、画素コンタクトホール２７ａの表面に露出した部分を含む部分が低抵抗化処理されて、抵抗率が、チャネル部２４ａｃの抵抗率の１／１００００００００００〜１／１００程度となる高導電性を付与されたものである。低抵抗領域２４ａｄは、酸化物半導体膜２４ａの表面を含み、酸化物半導体膜２４ａの厚さの２分の１以下の厚さであることが好ましい。低抵抗領域２４ａｄにおける抵抗値は均一ではなく、例えば、酸化物半導体膜２４ａの表面からゲート絶縁膜２３側にいくに従って、徐々に抵抗が大きくなっている。また、図４においては、便宜上、低抵抗領域２４ａｄを線枠で区切って独立した領域として示しているが、酸化物半導体膜２４ａと一体化した領域のうちの一部が低抵抗領域２４ａｄとなっていればよく、独立した領域である必要はない。
【００３４】
保護膜２６には画素コンタクトホール２７ａが設けられ、保護膜２６表面から酸化物半導体膜２４ａの低抵抗領域２４ａｄに達する。画素コンタクトホール２７ａの表面は画素電極２８で被覆されており、画素電極２８は、ドレイン部ＤＲである低抵抗領域２４ａｄと電気的に接続されている。
【００３５】
図５は、図３のＢ−Ｂ線における断面図である。
【００３６】
図５に示すように、下部電極２２ｂはゲート絶縁膜２３に覆われ、ゲート絶縁膜２３上には下部電極２２ｂに対向する位置に、酸化物半導体からなるエッチストッパ層２４ｂが配置されている。そして、エッチストッパ層２４ｂを覆う保護膜２６にはエッチストッパ層２４ｂに達する補助容量コンタクトホール２７ｂが形成され、エッチストッパ層２４ｂのうち補助容量コンタクトホール２７ｂの表面に露出する部分を含む領域は、それ以外の部分よりも低抵抗化されて低抵抗領域２４ｂｔに形成され、これらが補助容量素子Ｃｓを構成している。
【００３７】
下部電極２２ｂは第１メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。なお、下部電極２２ｂは、端子領域に設けられた補助容量端子ＴＣｓと接続されている。
【００３８】
保護膜２６に設けられた補助容量コンタクトホール２７ｂの表面は画素電極２８で被覆されており、画素電極２８は、エッチストッパ層２４ｂに設けられた低抵抗領域２４ｂｔと接触して電気的に接続されている。
【００３９】
図６は、図３のＣ−Ｃ線における断面図である。
【００４０】
図６に示すように、端子２２ｃはゲート絶縁膜２３及び保護膜２６に覆われている。端子２２ｃは第１メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。
【００４１】
ゲート絶縁膜２３及び保護膜２６には、保護膜２６表面から端子２２ｃに達するようにコンタクトホール２７ｃが設けられている。コンタクトホール２７ｃの表面は画素電極２８で被覆され、画素電極２８は端子２２ｃと電気的に接続され、ゲート端子部ＴＧを構成している。
【００４２】
なお、図６はゲート端子部ＴＧにおける断面を示すが、ソース端子部ＴＳにおいても同様の断面構造を有する。
【００４３】
（対向基板）
対向基板３０は、図示しないが、表示領域Ｄにおいて、基板本体表面に、赤色着色層、緑色着色層、及び青色着色層の各着色層が画素毎に配されている。そして、各着色層２２Ｒ，Ｇ，Ｂの上層には、例えば厚さ１００ｎｍ程度のＩＴＯ等からなる共通電極が設けられ、さらに、共通電極を覆うように配向膜が形成されている。なお、各着色層が赤色、緑色及び青色の３種類の着色層で構成されるとしたが、これに限られず、例えば、赤色、緑色、青色及び黄色の４種類の着色層で構成されていてもよい。
【００４４】
なお、対向基板３０の液晶層５０とは反対側の表面には偏光板（不図示）が設けられている。
【００４５】
（シール材）
ＴＦＴ基板２０と対向基板３０の間の外周縁部には、額縁領域に沿って環状に延びるようにシール材４０が配置されている。そして、シール材４０がＴＦＴ基板２０と対向基板３０とを互いに接着している。
【００４６】
シール材４０は、流動性を有する熱硬化性樹脂や紫外線硬化樹脂等（例えば、アクリル系樹脂やエポキシ系樹脂）の接着剤を主成分とするシール材原料が、加熱や紫外線の照射により硬化されたものである。シール材４０には、例えば導電性ビーズが混入されており、共通電極とトランスファパッドとを電気的に接続させるための媒体として機能する。
【００４７】
（液晶層）
液晶層５０は、電気光学特性を有するネマチック液晶材料などにより構成されている。
【００４８】
上記構成の液晶表示装置１０は、各画素電極毎に１つの画素が構成されており、各画素において、ゲート線２２ｇｂからゲート信号が送られて薄膜トランジスタＴＲがオン状態になったときに、ソース線２５ｓｂからソース信号が送られてソース部Ｓ（ソースメタル２５ｓ）及びドレイン部ＤＲ（低抵抗領域２４ａｄ）を介して、画素電極２８に所定の電荷を書き込まれ、画素電極２８と対向基板３０の共通電極との間で電位差が生じることになり、液晶層５０からなる液晶容量に所定の電圧が印加されるように構成されている。そして、液晶表示装置１０では、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを利用して、外部から入射する光の透過率を調整することにより、画像が表示される。
【００４９】
なお、上記では、ＴＦＴ基板２０のソースメタル２５ｓ等を構成する第２メタルが、第１導電膜２５ｓｐ、第２導電膜２５ｓｑ及び第３導電膜２５ｓｒが順に積層された構成を有するとして説明したが、第３導電膜２５ｓｒを備えない構成（つまり、第１導電膜２５ｓｐ及び第２導電膜２５ｓｑの２層が積層された構成）であってもよく、その他の構成であってもよい。
【００５０】
また、上記では、ＴＦＴ基板２０のソースメタル２５ｓ等を構成する第１メタルの第２導電膜２５ｓｑがアルミニウム膜であるとして説明したが、例えば、アルミニウムの合金からなる膜や、銅（Ｃｕ）またはその合金からなる膜等であってもよい。
【００５１】
＜ＴＦＴ基板の製造方法＞
以下、図７〜１１を用いて本実施形態のＴＦＴ基板２０を製造する方法について説明する。
【００５２】
（第１メタル、ゲート絶縁膜、酸化物半導体膜形成）
まず、図７（ａ）〜（ｃ）に示すように、基板２１上に第１メタルを設け、ゲート電極２２ａ、下部電極２２ｂ、端子２２ｃ、ゲート線２２ｇｂ（図３参照）、トランスファパッド（不図示）等を形成する。具体的には、アルミニウム膜、チタン膜、及び窒化チタン膜を例えばスパッタ法を用いて連続して積層形成した後、フォトリソグラフィ法を用いてゲート電極２２ａ、下部電極２２ｂ、端子２２ｃ等となる部分にレジストパターンを残存させる。そして、例えば、塩素系のガスを用いたドライエッチング法（ＲＩＥ法）を用いてアルミニウム膜、チタン膜、及び窒化チタン膜の導電膜の積層体をエッチングした後、レジスト剥離液にてレジストを剥離する。
【００５３】
次に、ゲート絶縁膜２３として、例えばＣＶＤ法を用いてＳｉＯ２膜を形成する。
【００５４】
次いで、酸化物半導体膜２４ａ及びエッチストッパ層２４ｂを形成する。具体的には、例えばスパッタ法等を用いて、ＩＧＺＯ膜等の酸化物半導体膜を形成した後、フォトリソグラフィ法を用いて、酸化物半導体膜２４ａ及びエッチストッパ層２４ｂとなる部分にレジストパターンを残存させる。そして、例えば、エッチャントとしてシュウ酸液を用いたウェットエッチング法によりＩＧＺＯ膜をエッチングした後、レジスト剥離液にてレジストを剥離する。
【００５５】
（第２メタル形成）
続いて、図８（ａ）〜（ｃ）に示すように、ソースメタル２５ｓを形成する。具体的には、第１導電膜２５ｓｐとなるチタン膜（厚さ５０ｎｍ程度）、第２導電膜２５ｓｑとなるアルミニウム膜（厚さ１５０ｎｍ程度）、及び、第３導電膜２５ｓｒとなる窒化モリブデン膜（厚さ１００ｎｍ程度）を例えばスパッタ法を用いて連続して積層形成した後、フォトリソグラフィ法を用いてソースメタル２５ｓとなる部分にレジストパターンを残存させる。そして、例えば、エッチャントとして燐酸／酢酸／硝酸の混酸液を用いたウェットエッチングにより第２導電膜及び第３導電膜をエッチングし、さらに、塩素系のガスを用いたドライエッチング（ＲＩＥ法）を用いて第１導電膜であるチタン膜をエッチングした後、レジスト剥離液にてレジストを剥離する。
【００５６】
（保護膜・コンタクトホール形成）
次に、図９（ａ）〜（ｃ）に示すように、保護膜２６として、例えばＣＶＤ法を用いてＳｉＯ２膜を形成する。そして、保護膜２６をドライエッチングすることにより、画素コンタクトホール２７ａ，補助容量コンタクトホール２７ｂ，コンタクトホール２７ｃを形成する。具体的には、まず、保護膜２６上に感光性のレジストを塗布した後、フォトリソグラフィ法を用いて、各コンタクトホール２７ａ〜ｃとなる部分以外の部分にレジストを残存させる。そして、例えば、ドライエッチング法（ＲＩＥ法）を用いて保護膜２６をエッチングすることにより、各コンタクトホール２７ａ〜ｃが形成される。このとき、酸化物半導体膜２４ａ、エッチストッパ層２４ｂ，及び端子２２ｃがエッチストッパとして機能する。
【００５７】
（低抵抗化処理）
続いて、図１０（ａ）、（ｂ）に示すように、酸化物半導体膜２４ａ及びエッチストッパ層２４ｂのうち、それぞれ、画素コンタクトホール２７ａ及び補助容量コンタクトホール２７ｂの表面に露出した領域に低抵抗化処理を行うことにより、当該酸化物半導体膜２４ａ及びエッチストッパ層２４ｂの露出面を含む部分を低抵抗化し、低抵抗領域２４ａｄ、及び２４ｂｔを形成する。低抵抗化処理としては、例えば、プラズマ処理、真空アニール処理等が挙げられる。例えばプラズマ処理により低抵抗化処理を行う場合には、例えば、水素ガス流量２０００ｓｃｃｍ，圧力２００Ｐａ，ＲＦ電力１０００Ｗ，温度２５０℃，及び処理時間３０ｓｅｃ以上のプラズマ処理条件のもとで行うことが好ましい。このとき、水素ガスの他、ＮＨ３やＳｉＨ４等のガスを用いることもできる。あるいは、例えば、ＣＦ４ガス流量２７０ｓｃｃｍ，Ｏ２ガス流量３０ｓｃｃｃｍ，圧力７Ｐａ，ＲＦ電力１０００Ｗ，及び処理時間３０ｓｅｃ以上のプラズマ処理条件のもとでプラズマ処理を行ってもよい。あるいは、例えば、ＳＦ６ガス流量２００ｓｃｃｍ，Ｏ２ガス流量２００ｓｃｃｍ，圧力８Ｐａ，ＲＦ電力６００Ｗ，処理時間３０ｓｅｃ以上のプラズマ処理条件のもとでプラズマ処理を行ってもよい。あるいは、例えば、Ｃｌ２ガス流量８０ｓｃｃｍ，ＢＣｌ３ガス流量１２０ｓｃｃｍ，圧力４Ｐａ，ＲＦ電力１０００Ｗ，及び処理時間３０ｓｅｃ以上の条件のもとで行うことが好ましい。また、真空アニールで低抵抗化処理を行う場合には、温度２５０℃以上，圧力５００Ｐａ以下，及び処理時間１分以上の真空アニール条件のもとで行うことが好ましい。この低抵抗化処理により、酸化物半導体膜２４ａの厚さの２分の１以下の厚さが、酸化物半導体膜２４ａよりも抵抗の小さい低抵抗領域２４ａｄに形成される。また、エッチストッパ層２４ｂの厚さの２分の１以下の厚さが、エッチストッパ層２４ｂよりも抵抗の小さい低抵抗領域２４ｂｔに形成される。酸化物半導体膜２４ａの一部が低抵抗化されることにより形成された低抵抗領域２４ａｄは、ドレイン部ＤＲとなる。また、エッチストッパ層２４ｂの一部が低抵抗化されることにより形成された低抵抗領域２４ｂｔは、補助容量素子Ｃｓの上部電極部となる。
【００５８】
なお、ゲート端子部ＴＧにおいては、図１１（ｃ）に示すように、コンタクトホール２７ｃに対しては低抵抗化処理は行わない。
【００５９】
（画素電極形成）
最後に、図１１（ａ）〜（ｃ）に示すように、画素電極２８を形成する。具体的には、まず、例えばスパッタ法等を用いてＩＴＯ膜を形成した後、フォトリソグラフィ法を用いて画素電極２８となる部分にレジストパターンを残存させる。そして、例えばエッチャントとしてシュウ酸液を用いてＩＴＯ膜をエッチングし、レジスト剥離液にてレジストを剥離することにより画素電極２８が形成される。
【００６０】
以上のようにして、ＴＦＴ基板２０が作製される。なお、上記の方法で作成したＴＦＴ基板２０と、各画素毎にカラーフィルタが形成された対向基板３０と、を、対向配置させてシール材４０により貼り合わせ、両基板間に液晶材料を充填させて液晶層５０とすることにより、液晶表示装置１０を得ることができる。
【００６１】
（実施形態１の効果）
本実施形態の薄膜トランジスタＴＲは、上記の構成を有することにより、画素電極２８とドレイン部ＤＲが直接接触して電気的に接続されるので、画素電極２８とドレイン部ＤＲとのコンタクト不良の発生を抑制することができる。特に、第２メタルが、第１導電膜、及び第２導電膜の積層体として構成され、第２導電膜がアルミニウム膜である場合には、ドレイン部ＤＲをドレインメタルで構成すると、画素コンタクトホール２７ａの形成時に第２導電膜であるアルミニウム膜が酸化されて表面が不動態皮膜で被覆され、ドレインメタルと画素コンタクトホール２７ａの表面に設けられた画素電極２８とのコンタクト不良が生じる虞があるが、ドレイン部ＤＲが、酸化物半導体膜２４ａの一部が低抵抗化された低抵抗領域２４ａｄで構成されているので、かかる問題が生じる虞がなく、良好なコンタクトを得ることができる。
【００６２】
《実施形態２》
＜液晶表示装置の構成＞
実施形態２にかかる液晶表示装置１０は、実施形態１と同様、互いに対向して配置されたＴＦＴ基板２０及び対向基板３０を備える。両基板２０及び３０は、それらの外周縁部に枠状に配置されたシール材４０により接着されている。そして、両基板２０及び３０の間のシール材４０に包囲された空間には、表示層として液晶層５０が設けられている。液晶表示装置１０は、シール材４０の内側に形成されて複数の画素がマトリクス状に配置された表示領域Ｄを有し、それを囲む領域が額縁領域となっている。対向基板３０，シール材４０，及び液晶層５０の構成等は実施形態１と同一であるため、説明を省略する。
【００６３】
（ＴＦＴ基板）
図１２〜１５は、実施形態２のＴＦＴ基板２０を示す。図１２は、ＴＦＴ基板２０の平面図である。ＴＦＴ基板２０は、基板２１上に、第１メタル（ゲート電極２２ａ、下部電極２２ｂ、端子２２ｃやゲート線２２ｇｂ、トランスファパッド（不図示）を含む）、ゲート絶縁膜２３、酸化物半導体膜２４ａ〜ｂ、層間絶縁膜２６Ａ、第２メタル（ソースメタル２５ｓやソース線２５ｓｂを含む）、保護膜２６Ｂ、画素電極２８、及び配向膜（不図示）が積層形成されている。
【００６４】
図１３は、図１２のＡ−Ａ線における断面図である。
【００６５】
図１３に示すように、ゲート電極２２ａはゲート絶縁膜２３に覆われ、ゲート絶縁膜２３上にはゲート電極２２ａに対向する位置にチャネル部２４ａｃが形成された酸化物半導体膜２４ａが配置され、酸化物半導体膜２４ａ上にチャネル部２４ａｃを介して互いに離間してソース部Ｓ及びドレイン部ＤＲが設けられた構成となっている。
【００６６】
ゲート電極２２ａは第１メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。
【００６７】
ソース部Ｓは、酸化物半導体膜２４ａのうち、ソースコンタクトホール２７ａｓの表面に露出した部分が低抵抗化された低抵抗領域２４ａｓ、及び、ゲート絶縁膜２３や酸化物半導体膜２４ａ、層間絶縁膜２６Ａの上層に設けられたソースメタル２５ｓで形成されている。
【００６８】
低抵抗領域２４ａｓは、酸化物半導体膜２４ａのうち、ソースコンタクトホール２７ａｓの表面に露出した部分を含む部分が低抵抗化処理されて、抵抗率が、チャネル部２４ａｃの抵抗率の１／１００００００００００〜１／１００程度となる高導電性を付与されたものである。低抵抗領域２４ａｓは、酸化物半導体膜２４ａの表面を含み、酸化物半導体膜２４ａの厚さの２分の１以下の厚さであることが好ましい。低抵抗領域２４ａｓにおける抵抗値は均一ではなく、例えば、酸化物半導体膜２４ａの表面からゲート絶縁膜２３側にいくに従って、徐々に抵抗が大きくなっている。また、図１３においては、便宜上、低抵抗領域２４ａｓを線枠で区切って独立した領域として示しているが、酸化物半導体膜２４ａと一体化した領域のうちの一部が低抵抗領域２４ａｓとなっていればよく、独立した領域である必要はない。
【００６９】
ソースメタル２５ｓは第２メタルで形成され、実施形態１と同様、例えば、第１導電膜２５ｓｐ，第２導電膜２５ｓｑ及び第３導電膜２５ｓｒが順に積層された構成を有する。
【００７０】
ドレイン部ＤＲは、酸化物半導体膜２４ａのうち、画素コンタクトホール２７ａｄの表面に露出した部分が低抵抗化された低抵抗領域２４ａｄで構成されている。
【００７１】
低抵抗領域２４ａｄは、酸化物半導体膜２４ａのうち、画素コンタクトホール２７ａｄの表面に露出した部分を含む部分が低抵抗化処理されて、抵抗率が、チャネル部２４ａｃの抵抗率の１／１００００００００００〜１／１００程度となる高導電性を付与されたものである。低抵抗領域２４ａｄは、酸化物半導体膜２４ａの表面を含み、酸化物半導体膜２４ａの厚さの２分の１以下の厚さであることが好ましい。低抵抗領域２４ａｄにおける抵抗値は均一ではなく、例えば、酸化物半導体膜２４ａの表面からゲート絶縁膜２３側にいくに従って、徐々に抵抗が大きくなっている。また、図１３においては、便宜上、低抵抗領域２４ａｄを線枠で区切って独立した領域として示しているが、酸化物半導体膜２４ａと一体化した領域のうちの一部が低抵抗領域２４ａｄとなっていればよく、独立した領域である必要はない。
【００７２】
層間絶縁膜２６Ａ及び保護膜２６Ｂには画素コンタクトホール２７ａｄが設けられ、保護膜２６Ｂ表面から酸化物半導体膜２４ａの低抵抗領域２４ａｄに達する。画素コンタクトホール２７ａｄの表面は画素電極２８で被覆されており、画素電極２８は、ドレイン部ＤＲである低抵抗領域２４ａｄと電気的に接続されている。
【００７３】
本実施形態の薄膜トランジスタＴＲは、上記の構成を有することにより、画素電極２８とドレイン部ＤＲが直接接触して電気的に接続されるので、画素電極２８とドレイン部ＤＲとのコンタクト不良の発生を抑制することができる。特に、第２メタルが、第１導電膜、第２導電膜、及び第３導電膜の積層体として構成され、第２導電膜がアルミニウム膜である場合には、ドレイン部ＤＲをドレインメタルを形成することにより設けると、画素コンタクトホール２７ａの形成時に第２導電膜であるアルミニウム膜が酸化されて表面が不動態皮膜で被覆され、ドレインメタルと画素コンタクトホール２７ａの表面に設けられた画素電極２８とのコンタクト不良が生じる虞があるが、ドレイン部ＤＲが、酸化物半導体膜２４ａの一部が低抵抗化された低抵抗領域２４ａｄで構成されているので、かかる問題が生じる虞がなく、良好なコンタクトを得ることができる。
【００７４】
図１４は、図１２のＢ−Ｂ線における断面図である。
【００７５】
図１４に示すように、下部電極２２ｂはゲート絶縁膜２３に覆われ、ゲート絶縁膜２３上には下部電極２２ｂに対向する位置に、酸化物半導体からなるエッチストッパ層２４ｂが配置されている。そして、エッチストッパ層２４ｂを覆う層間絶縁膜２６Ａ及び保護膜２６Ｂには、エッチストッパ層２４ｂに達する補助容量コンタクトホール２７ｂが形成されている。エッチストッパ層２４ｂのうち補助容量コンタクトホール２７ｂの表面に露出する部分を含む領域は、それ以外の部分よりも低抵抗化されて低抵抗領域２４ｂｔに形成され、これらが補助容量素子Ｃｓを構成している。
【００７６】
下部電極２２ｂは第１メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。なお、下部電極２２ｂは、端子領域に設けられた補助容量端子ＴＣｓと接続されている。
【００７７】
層間絶縁膜２６Ａ及び保護膜２６Ｂには補助容量コンタクトホール２７ｂが設けられ、保護膜２６Ｂ表面からエッチストッパ層２４ｂの低抵抗領域２４ｂｔに達する。補助容量コンタクトホール２７ｂの表面は画素電極２８で被覆されており、画素電極２８は、低抵抗領域２４ｂｔと電気的に接続されている。
【００７８】
図１５は、図１２のＣ−Ｃ線における断面図である。
【００７９】
図１５に示すように、端子２２ｃはゲート絶縁膜２３、層間絶縁膜２６Ａ、及び保護膜２６Ｂで覆われている。端子２２ｃは第１メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。
【００８０】
ゲート絶縁膜２３、層間絶縁膜２６Ａ、及び保護膜２６Ｂには、保護膜２６Ｂ表面から端子２２ｃに達するようにコンタクトホール２７ｃが設けられている。コンタクトホール２７ｃの表面は画素電極２８で被覆され、画素電極２８は端子２２ｃと電気的に接続され、ゲート端子部ＴＧを構成している。
【００８１】
なお、図１５はゲート端子部ＴＧにおける断面を示すが、ソース端子部ＴＳにおいても同様の断面構造を有する。
【００８２】
上記構成の液晶表示装置１０は、各画素電極毎に１つの画素が構成されており、各画素において、ゲート線２２ｇｂからゲート信号が送られて薄膜トランジスタＴＲがオン状態になったときに、ソース線２５ｓｂからソース信号が送られてソース部Ｓ（低抵抗領域２４ａｓやソースメタル２５ｓ）及びドレイン部ＤＲ（低抵抗領域２４ａｄ）を介して、画素電極２８に所定の電荷を書き込まれ、画素電極２８と対向基板３０の共通電極との間で電位差が生じることになり、液晶層５０からなる液晶容量に所定の電圧が印加されるように構成されている。そして、液晶表示装置１０では、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを利用して、外部から入射する光の透過率を調整することにより、画像が表示される。
【００８３】
なお、上記では、ＴＦＴ基板２０のソースメタル２５ｓ等を構成する第２メタルが、第１導電膜２５ｓｐ、第２導電膜２５ｓｑ及び第３導電膜２５ｓｒが順に積層された構成を有するとして説明したが、第３導電膜２５ｓｒを備えない構成（つまり、第１導電膜２５ｓｐ及び第２導電膜２５ｓｑの２層が積層された構成）であってもよく、その他の構成であってもよい。
【００８４】
また、上記では、ＴＦＴ基板２０のソースメタル２５ｓ等を構成する第１メタルの第２導電膜２５ｓｑがアルミニウム膜であるとして説明したが、例えば、アルミニウムの合金からなる膜や、銅（Ｃｕ）またはその合金からなる膜等であってもよい。
【００８５】
＜ＴＦＴ基板の製造方法＞
以下、図１６〜２０を用いて本実施形態のＴＦＴ基板２０を製造する方法について説明する。
【００８６】
（第１メタル、ゲート絶縁膜、酸化物半導体膜、層間絶縁膜形成）
まず、図１６（ａ）〜（ｃ）に示すように、基板２１上に、例えばアルミニウム膜、チタン膜、及び窒化チタン膜の積層体からなる第１メタルを設け、ゲート電極２２ａ、下部電極２２ｂ、端子２２ｃ等を形成する。
【００８７】
次に、ゲート絶縁膜２３として、例えばＣＶＤ法を用いてＳｉＯ２膜を形成する。
【００８８】
次いで、酸化物半導体膜２４ａ及びエッチストッパ層２４ｂを形成する。具体的には、例えばスパッタ法等を用いて、ＩＧＺＯ膜等の酸化物半導体膜を形成した後、フォトリソグラフィ法を用いて、酸化物半導体膜２４ａ及びエッチストッパ層２４ｂとなる部分にレジストパターンを残存させる。そして、例えば、エッチャントとしてシュウ酸液を用いたウェットエッチング法によりＩＧＺＯ膜をエッチングした後、レジスト剥離液にてレジストを剥離する。
【００８９】
さらに、酸化物半導体膜２４ａやエッチストッパ層２４ｂを覆うように、ゲート絶縁膜２３の上層に、層間絶縁膜２６Ａとして、例えばＣＶＤ法を用いてＳｉＯ２膜を形成する。
【００９０】
（コンタクトホール形成・第１の低抵抗化処理）
続いて、図１７（ａ）に示すように、層間絶縁膜２６Ａをドライエッチングすることにより、酸化物半導体膜２４ａに達するソースコンタクトホール２７ａｓを形成する。そして、酸化物半導体膜２４ａのうち、ソースコンタクトホール２７ａｓの表面に露出した領域に低抵抗化処理を行うことにより、当該酸化物半導体膜２４ａの露出面を含む部分を低抵抗化し、低抵抗領域２４ａｓを形成する。低抵抗化処理は、実施形態１で低抵抗化処理として挙げたのと同様の方法により行うことができる。この低抵抗化処理により、酸化物半導体膜２４ａの厚さの２分の１以下の厚さが、酸化物半導体膜２４ａよりも抵抗の小さい低抵抗領域２４ａｄに形成される。酸化物半導体膜２４ａの一部が低抵抗化されることにより形成された低抵抗領域２４ａｓは、ソース部Ｓとなる。
【００９１】
なお、図１７（ｂ）、（ｃ）に示すように、補助容量素子Ｃｓやゲート端子部ＴＧとなる領域には、この時点ではコンタクトホールの形成は行わない。
【００９２】
（第２メタル形成）
次に、図１８（ａ）に示すように、ソースコンタクトホール２７ａｓの表面を覆うように、ソースメタル２５ｓを形成する。ソースメタル２５ｓは、実施形態１と同様、例えば、第１導電膜２５ｓｐとなるチタン膜（厚さ５０ｎｍ程度）、第２導電膜２５ｓｑとなるアルミニウム膜（厚さ１５０ｎｍ程度）、及び、第３導電膜２５ｓｒとなる窒化モリブデン膜（厚さ１００ｎｍ程度）を例えばスパッタ法を用いて連続して積層形成した後、フォトリソグラフィ法を用いてソースメタル２５ｓを含む部分にレジストパターンを残存させ、例えば、エッチャントとして燐酸／酢酸／硝酸の混酸液を用いたウェットエッチングにより第２導電膜及び第３導電膜をエッチングし、さらに、塩素系のガスを用いたドライエッチング（ＲＩＥ法）を用いて第１導電膜であるチタン膜をエッチングした後、レジスト剥離液にてレジストを剥離して、形成することができる。
【００９３】
なお、ソースメタル２５ｓの形成と同時に、ソース線２５ｓｂ等の第２メタルで形成される構成が形成される。図１８（ｂ）、（ｃ）に示すように、補助容量素子Ｃｓやゲート端子部ＴＧとなる領域には、第２メタルの形成は行わない。
【００９４】
（保護膜、コンタクトホール形成・第２の低抵抗化処理）
次に、図１９（ａ）〜（ｃ）に示すように、保護膜２６Ｂとして、例えばＣＶＤ法を用いてＳｉＯ２膜を形成する。そして、保護膜２６Ｂと層間絶縁膜２６Ａとを同時にドライエッチングすることにより、画素コンタクトホール２７ａｄ，補助容量コンタクトホール２７ｂ，コンタクトホール２７ｃを形成する。そして、図１９（ａ）、（ｂ）に示すように、酸化物半導体膜２４ａ及びエッチストッパ層２４ｂのうち、それぞれ、画素コンタクトホール２７ａｄ及び補助容量コンタクトホール２７ｂの表面に露出した領域に低抵抗化処理を行うことにより、当該酸化物半導体膜２４ａ及びエッチストッパ層２４ｂの露出面を含む部分を低抵抗化し、低抵抗領域２４ａｄ、及び２４ｂｔを形成する。この低抵抗化処理により、酸化物半導体膜２４ａの厚さの２分の１以下の厚さが、酸化物半導体膜２４ａよりも抵抗の小さい低抵抗領域２４ａｄに形成される。また、エッチストッパ層２４ｂの厚さの２分の１以下の厚さが、エッチストッパ層２４ｂよりも抵抗の小さい低抵抗領域２４ｂｔに形成される。酸化物半導体膜２４ａの一部が低抵抗化されることにより形成された低抵抗領域２４ａｄは、ドレイン部ＤＲとなる。また、エッチストッパ層２４ｂの一部が低抵抗化されることにより形成された低抵抗領域２４ｂｔは、補助容量素子Ｃｓの上部電極部となる。
【００９５】
（画素電極形成）
最後に、図２０（ａ）〜（ｃ）に示すように、実施形態１と同様にして画素電極２８を形成する。
【００９６】
以上のようにして、ＴＦＴ基板２０が作製される。なお、上記の方法で作成したＴＦＴ基板２０と、各画素毎にカラーフィルタが形成された対向基板３０と、を、対向配置させてシール材４０により貼り合わせ、両基板間に液晶材料を充填させて液晶層５０とすることにより、液晶表示装置１０を得ることができる。
【００９７】
（実施形態２の効果）
本実施形態の薄膜トランジスタＴＲは、実施形態１と同様に、画素電極２８とドレイン部ＤＲが直接接触して電気的に接続されるので、画素電極２８とドレイン部ＤＲとのコンタクト不良の発生を抑制することができる。
【００９８】
また、実施形態１において得られる効果に加え、実施形態２の構成によれば、ソース部Ｓを低抵抗領域２４ａｓとソースメタル２５ｓとで構成することにより、ソースメタル２４ａｓの電極面積を小さくしても低抵抗領域２４ａｓにおいてもソース部Ｓのコンタクトを確保できるので、良好なコンタクトを得られる。従って、実施形態２の構成によれば、ソースメタル２４ａｓの電極面積を小さくすることにより開口率が向上する効果が得られる。
【００９９】
《実施形態３》
＜液晶表示装置の構成＞
実施形態３にかかる液晶表示装置１０は、実施形態１と同様、互いに対向して配置されたＴＦＴ基板２０及び対向基板３０を備える。両基板２０及び３０は、それらの外周縁部に枠状に配置されたシール材４０により接着されている。そして、両基板２０及び３０の間のシール材４０に包囲された空間には、表示層として液晶層５０が設けられている。液晶表示装置１０は、シール材４０の内側に形成されて複数の画素がマトリクス状に配置された表示領域Ｄを有し、それを囲む領域が額縁領域となっている。対向基板３０，シール材４０，及び液晶層５０の構成等は実施形態１と同一であるため、説明を省略する。
【０１００】
（ＴＦＴ基板）
図２１〜２３は、実施形態３のＴＦＴ基板２０を示す。図２１は、ＴＦＴ基板２０の平面図である。ＴＦＴ基板２０は、実施形態１と同様、基板２１上に、第１メタル（ゲート電極２２ａ、下部電極２２ｂ、端子２２ｃやゲート線２２ｇｂ、トランスファパッド（不図示）等を含む）、ゲート絶縁膜２３、酸化物半導体膜２４ａ〜ｂ、第２メタル（ソースメタル２５ｓ、ドレインメタル２５ｄ、上部メタル２５ｂやソース線２５ｓｂ等を含む）、保護膜２６、画素電極２８、及び配向膜（不図示）が積層形成されている。
【０１０１】
図２２は、図２１のＡ−Ａ線における断面図である。
【０１０２】
図２２に示すように、ゲート電極２２ａはゲート絶縁膜２３に覆われ、ゲート絶縁膜２３上にはゲート電極２２ａに対向する位置にチャネル部２４ａｃが形成された酸化物半導体膜２４ａが配置され、酸化物半導体膜２４ａ上にチャネル部２４ａｃを介して互いに離間してソース部Ｓ及びドレイン部ＤＲが設けられた構成となっている。
【０１０３】
ゲート電極２２ａは第１メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。
【０１０４】
ソース部Ｓは、ゲート絶縁膜２３や酸化物半導体膜２４ａの上層に設けられたソースメタル２５ｓで形成されている。
【０１０５】
ソースメタル２５ｓは第２メタルで形成され、実施形態１と同様、例えば、第１導電膜２５ｓｐ，第２導電膜２５ｓｑ及び第３導電膜２５ｓｒが順に積層された構成を有する。
【０１０６】
ドレイン部ＤＲは、酸化物半導体膜２４ａのうち、画素コンタクトホール２７ａの表面に露出した部分が低抵抗化された低抵抗領域２４ａｄで構成されている。
【０１０７】
低抵抗領域２４ａｄは、酸化物半導体膜２４ａのうち、画素コンタクトホール２７ａの表面に露出した部分を含む部分が低抵抗化処理されて、抵抗率が、チャネル部２４ａｃの抵抗率の１／１００００００００００〜１／１００程度となる高導電性を付与されたものである。低抵抗領域２４ａｄは、酸化物半導体膜２４ａの表面を含み、酸化物半導体膜２４ａの厚さの２分の１以下の厚さであることが好ましい。低抵抗領域２４ａｄにおける抵抗値は均一ではなく、例えば、酸化物半導体膜２４ａの表面からゲート絶縁膜２３側にいくに従って、徐々に抵抗が大きくなっている。また、図４においては、便宜上、低抵抗領域２４ａｄを線枠で区切って独立した領域として示しているが、酸化物半導体膜２４ａと一体化した領域のうちの一部が低抵抗領域２４ａｄとなっていればよく、独立した領域である必要はない。
【０１０８】
酸化物半導体膜２４ａの上層には、ドレインメタル２５ｄが設けられている。ドレインメタル２５ｄは、ソースメタル２５ｓと同一層に設けられ、例えば、チタン膜からなる第１導電膜２５ｄｐ、アルミニウム膜からなる第２導電膜２５ｄｑ、及び窒化モリブデン膜からなる第３導電膜２５ｄｒが順に積層された構成を有する。
【０１０９】
保護膜２６には、ドレインメタル２５ｄを貫通して酸化物半導体膜２４ａに達する画素コンタクトホール２７ａが設けられている。画素コンタクトホール２７ａの表面は画素電極２８で被覆されており、画素電極２８は、ドレイン部ＤＲである低抵抗領域２４ａｄと電気的に接続されている。
【０１１０】
本実施形態の薄膜トランジスタＴＲは、上記の構成を有することにより、画素電極２８とドレイン部ＤＲが直接接触して電気的に接続されるので、画素電極２８とドレイン部ＤＲとのコンタクト不良の発生を抑制することができる。特に、ドレインメタル２５ｄが、第１導電膜２５ｄｐ、第２導電膜２５ｄｑ、及び第３導電膜２５ｄｒの積層体として構成され、第２導電膜２５ｄｑがアルミニウム膜である場合には、アルミニウム膜が酸化されて表面が不動態皮膜で被覆されてしまうため、ドレインメタル２５ｄと画素電極２８との導通が十分に選らないでコンタクト不良となる虞がある。しかしながら、ドレイン部ＤＲが、酸化物半導体膜２４ａの一部が低抵抗化された低抵抗領域２４ａｄで構成されているので、画素電極２８とドレイン部ＤＲとの導通を低抵抗領域２４ａｄにおいて確保することができ、良好なコンタクトを得ることができる。
【０１１１】
図２３は、図２１のＢ−Ｂ線における断面図である。
【０１１２】
図２３に示すように、下部電極２２ｂはゲート絶縁膜２３に覆われ、ゲート絶縁膜２３上には下部電極２２ｂに対向する位置に、酸化物半導体からなるエッチストッパ層２４ｂが配置されている。エッチストッパ層２４ｂの上層には上部メタル２５ｂが設けられている。そして、エッチストッパ層２４ｂを覆う保護膜２６には、上部メタル２５ｂを貫通してエッチストッパ層２４ｂに達する補助容量コンタクトホール２７ｂが形成され、エッチストッパ層２４ｂのうち補助容量コンタクトホール２７ｂの表面に露出する部分を含む領域は、それ以外の部分よりも低抵抗化されて低抵抗領域２４ｂｔに形成され、これらが補助容量素子Ｃｓを構成している。
【０１１３】
下部電極２２ｂは第１メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。なお、下部電極２２ｂは、端子領域に設けられた補助容量端子ＴＣｓと接続されている。
【０１１４】
上部メタル２５ｂは、ソースメタル２５ｓやドレインメタル２５ｄと同一層に設けられ、例えば、チタン膜からなる第１導電膜２５ｄｐ、アルミニウム膜からなる第２導電膜２５ｄｑ、及び窒化モリブデン膜からなる第３導電膜２５ｄｒが順に積層された構成を有する。
【０１１５】
保護膜２６に設けられた補助容量コンタクトホール２７ｂの表面は画素電極２８で被覆されており、画素電極２８は、エッチストッパ層２４ｂに設けられた低抵抗領域２４ｂｔと接触して電気的に接続されている。
【０１１６】
なお、ゲート端子部ＴＧやソース端子部ＴＳの断面は、図示しないが、実施形態１におけるゲート端子部ＴＧの断面（図６）と同様の構成を有する。
【０１１７】
上記構成の液晶表示装置１０は、各画素電極毎に１つの画素が構成されており、各画素において、ゲート線２２ｇｂからゲート信号が送られて薄膜トランジスタＴＲがオン状態になったときに、ソース線２５ｓｂからソース信号が送られてソース部Ｓ（ソースメタル２５ｓ）及びドレイン部ＤＲ（低抵抗領域２４ａｄ）を介して、画素電極２８に所定の電荷を書き込まれ、画素電極２８と対向基板３０の共通電極との間で電位差が生じることになり、液晶層５０からなる液晶容量に所定の電圧が印加されるように構成されている。そして、液晶表示装置１０では、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを利用して、外部から入射する光の透過率を調整することにより、画像が表示される。
【０１１８】
なお、上記では、ＴＦＴ基板２０のソースメタル２５ｓやドレインメタル２５ｄ、上部メタル２５ｂ等を構成する第２メタルが、第１導電膜２５ｓｐ，２５ｄｐ，２５ｂｐ、第２導電膜２５ｓｑ，２５ｄｑ，２５ｂｑ及び第３導電膜２５ｓｒ，２５ｄｒ，２５ｂｒが順に積層された構成を有するとして説明したが、第３導電膜２５ｓｒ，２５ｄｒ，２５ｂｒを備えない構成（つまり、第１導電膜２５ｓｐ，２５ｄｐ，２５ｂｐ、及び、第２導電膜２５ｓｑ，２５ｄｑ，２５ｂｑの２層が積層された構成）であってもよく、その他の構成であってもよい。
【０１１９】
また、上記では、ＴＦＴ基板２０のソースメタル２５ｓやドレインメタル２５ｄ、上部メタル２５ｂ等を構成する第１メタルの第２導電膜２５ｓｑ，２５ｄｑ，２５ｂｑがアルミニウム膜であるとして説明したが、例えば、アルミニウムの合金からなる膜や、銅（Ｃｕ）またはその合金からなる膜等であってもよい。
【０１２０】
＜ＴＦＴ基板の製造方法＞
以下、図２４〜２６を用いて本実施形態のＴＦＴ基板２０を製造する方法について説明する。
【０１２１】
（第１メタル、ゲート絶縁膜、酸化物半導体膜、第２メタル形成）
まず、図２４（ａ）、（ｂ）に示すように、基板２１上に、例えばアルミニウム膜、チタン膜、及び窒化チタン膜の積層体からなる第１メタルを設け、ゲート電極２２ａ、下部電極２２ｂ等を形成する。
【０１２２】
次に、ゲート絶縁膜２３として、例えばＣＶＤ法を用いてＳｉＯ２膜を形成する。
【０１２３】
次いで、酸化物半導体膜２４ａ及びエッチストッパ層２４ｂを形成する。
【０１２４】
続いて、ゲート絶縁膜２３及び酸化物半導体膜２４ａの上層にソースメタル２５ｓ及びドレインメタル２５ｄが、ゲート絶縁膜２３及びエッチストッパ層２４ｂの上層に上部メタル２５ｂが形成されるように、第１導電膜、第２導電膜及び第３導電膜の積層体からなる第２メタルを形成する。このとき、ソースメタル２５ｓ、ドレインメタル２５ｄ、上部メタル２５ｂと同時に、ソース線２５ｓｂ等が形成されるパターンとなるように第２メタルを形成する。
【０１２５】
（保護膜、コンタクトホール形成・低抵抗化処理）
次に、図２５（ａ）、（ｂ）に示すように、保護膜２６として、例えばＣＶＤ法を用いてＳｉＯ２膜を形成する。そして、保護膜２６をドライエッチングすることにより、画素コンタクトホール２７ａ，補助容量コンタクトホール２７ｂ，コンタクトホール２７ｃ（図２１参照）を形成する。そして、酸化物半導体膜２４ａ及びエッチストッパ層２４ｂのうち、それぞれ、画素コンタクトホール２７ａ及び補助容量コンタクトホール２７ｂの表面に露出した領域に低抵抗化処理を行うことにより、当該酸化物半導体膜２４ａ及びエッチストッパ層２４ｂの露出面を含む部分を低抵抗化し、低抵抗領域２４ａｄ、及び２４ｂｔを形成する。低抵抗化処理は、実施形態１で低抵抗化処理として挙げたのと同様の方法により行うことができる。この低抵抗化処理により、酸化物半導体膜２４ａの厚さの２分の１以下の厚さが、酸化物半導体膜２４ａよりも抵抗の小さい低抵抗領域２４ａｄに形成される。また、エッチストッパ層２４ｂの厚さの２分の１以下の厚さが、エッチストッパ層２４ｂよりも抵抗の小さい低抵抗領域２４ｂｔに形成される。酸化物半導体膜２４ａの一部が低抵抗化されることにより形成された低抵抗領域２４ａｄは、ドレイン部ＤＲとなる。また、エッチストッパ層２４ｂの一部が低抵抗化されることにより形成された低抵抗領域２４ｂｔは、補助容量素子Ｃｓの上部電極部となる。
【０１２６】
（画素電極形成）
最後に、図２６（ａ）、（ｂ）に示すように、実施形態１と同様にして画素電極２８を形成する。
【０１２７】
以上のようにして、ＴＦＴ基板２０が作製される。なお、上記の方法で作成したＴＦＴ基板２０と、各画素毎にカラーフィルタが形成された対向基板３０と、を、対向配置させてシール材４０により貼り合わせ、両基板間に液晶材料を充填させて液晶層５０とすることにより、液晶表示装置１０を得ることができる。
【０１２８】
（実施形態３の効果）
本実施形態の薄膜トランジスタＴＲは、ドレインメタル２５ｄの表面の導電性能が劣化していても、実施形態１と同様、画素電極２８とドレイン部ＤＲが直接接触して電気的に接続されるので、画素電極２８とドレイン部ＤＲとのコンタクト不良の発生を抑制することができる。
【０１２９】
また、実施形態１において得られる効果に加え、実施形態３の構成によれば、ドレイン部ＤＲにドレインメタル２５ｄが設けられ、補助用容量素子Ｃｓにおいて上部メタル２５ｂが設けられているので、画素コンタクトホール２７ａや補助容量コンタクトホール２７ｂを形成する際、ドレインメタル２５ｄや上部メタル２５ｂが保護膜２６がオーバーエッチされるのを抑制することができる。そして、結果として、酸化物半導体膜２４ａがプラズマダメージを受けたり、僅かにエッチングされたりするのを抑制することができる。
【産業上の利用可能性】
【０１３０】
本発明は、薄膜トランジスタ基板及びそれを備えた液晶表示装置について有用である。
【符号の説明】
【０１３１】
ＴＲ       薄膜トランジスタ
Ｄ        ドレイン部
Ｓ        ソース部
１０      液晶表示装置
２０      薄膜トランジスタ基板（ＴＦＴ基板）
２１      基板
２２ａ    ゲート電極
２３      ゲート絶縁膜
２４ａ    酸化物半導体膜
２４ａｃ  チャネル部
２５ａ    酸化物半導体膜
２５ｓｐ    第１導電膜
２５ｓｑ    第２導電膜
２５ｓｒ    第３導電膜
２５ｓ    ソースメタル
２６、２６Ｂ      保護膜
２６Ａ    層間絶縁膜
２７ａ、２７ａｄ    画素コンタクトホール
２７ａｓ    ソースコンタクトホール
２８      画素電極
３０      対向基板
５０      液晶層
【図１】
2012020525.tif 000003
【図２】
2012020525.tif 000004
【図３】
2012020525.tif 000005
【図４】
2012020525.tif 000006
【図５】
2012020525.tif 000007
【図６】
2012020525.tif 000008
【図７】
2012020525.tif 000009
【図８】
2012020525.tif 000010
【図９】
2012020525.tif 000011
【図１０】
2012020525.tif 000012
【図１１】
2012020525.tif 000013
【図１２】
2012020525.tif 000014
【図１３】
2012020525.tif 000015
【図１４】
2012020525.tif 000016
【図１５】
2012020525.tif 000017
【図１６】
2012020525.tif 000018
【図１７】
2012020525.tif 000019
【図１８】
2012020525.tif 000020
【図１９】
2012020525.tif 000021
【図２０】
2012020525.tif 000022
【図２１】
2012020525.tif 000023
【図２２】
2012020525.tif 000024
【図２３】
2012020525.tif 000025
【図２４】
2012020525.tif 000026
【図２５】
2012020525.tif 000027
【図２６】
2012020525.tif 000028
【手続補正書】
【提出日】平成25年1月17日(2013.1.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
上記基板上に設けられたゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、該ゲート絶縁膜上に上記ゲート電極に対向する位置にチャネル部が形成された酸化物半導体膜、並びに、上記チャネル部を介して互いに離間して配されたソース部及びドレイン部を有する薄膜トランジスタと、
上記薄膜トランジスタを覆うように設けられ、上記ドレイン部に達する画素コンタクトホールを有する保護膜と、
上記保護膜上に設けられ、画素コンタクトホールを介して上記ドレイン部に電気的に接続された画素電極と、
を備えた薄膜トランジスタ基板であって、
上記ソース部は、上記ゲート絶縁膜及び上記酸化物半導体膜の上層に設けられたソースメタルで形成され、
上記ドレイン部は、上記酸化物半導体膜のうち、上記ゲート絶縁膜側とは反対側の表面を含む酸化物半導体膜の一部が低抵抗化された低抵抗領域のみで構成され、
上記画素電極は、上記ドレイン部に直接接触することにより該ドレイン部に電気的に接続されていることを特徴とする薄膜トランジスタ基板。
【請求項２】
請求項１に記載された薄膜トランジスタ基板において、
上記ドレイン部を構成する低抵抗領域は、厚さが上記酸化物半導体膜の２分の１以下であることを特徴とする薄膜トランジスタ基板。
【請求項３】
請求項１または２に記載された薄膜トランジスタ基板において、
上記ゲート絶縁膜及び上記酸化物半導体膜の上層であって上記保護膜の下層には、さらに層間絶縁膜が設けられ、
上記ソース部を構成するソースメタルは、上記層間絶縁膜の上層に形成され、
上記層間絶縁膜は、該層間絶縁膜表面から上記酸化物半導体膜に達するソースコンタクトホールが形成されると共に、該ソースコンタクトホールの表面に上記ソースメタルが形成されることにより該ソースメタルと上記酸化物半導体膜とが電気的に接続され、
上記酸化物半導体膜のうち、上記ソースメタルと接触する表面を含む酸化物半導体膜の一部は、低抵抗化された低抵抗領域に形成されていることを特徴とする薄膜トランジスタ基板。
【請求項４】
請求項１〜３のいずれかに記載された薄膜トランジスタ基板において、
上記ソースメタルは、上記ゲート絶縁膜側から順に、第１導電膜、及びアルミニウムからなる第２導電膜が積層された構成を含むことを特徴とする薄膜トランジスタ基板。
【請求項５】
請求項４に記載された薄膜トランジスタ基板において、
上記第１導電膜は高融点金属膜で形成されることを特徴とする薄膜トランジスタ基板。
【請求項６】
請求項４または５に記載された薄膜トランジスタ基板において、
上記ソースメタルは、上記第２導電膜の上記第１導電膜とは反対側にさらに第３導電膜が積層されていることを特徴とする薄膜トランジスタ基板。
【請求項７】
請求項１〜６のいずれかに記載された薄膜トランジスタ基板において、
上記酸化物半導体膜がＩＧＺＯ膜からなることを特徴とする薄膜トランジスタ基板。
【請求項８】
請求項１〜７のいずれかに記載された薄膜トランジスタ基板と、
上記薄膜トランジスタ基板に対向配置された対向基板と、
上記薄膜トランジスタ基板と上記対向基板との間に設けられた液晶層と、
を備えたことを特徴とする液晶表示装置。
【手続補正書】
【提出日】平成25年5月31日(2013.5.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びそれを備えた液晶表示装置に関し、特に、酸化物半導体からなる半導体層を用いた薄膜トランジスタを有する薄膜トランジスタ基板及び液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置を構成する薄膜トランジスタ基板では、画像の最小単位である各画素のスイッチング素子として、薄膜トランジスタ（Thin Film Transistor、以下「ＴＦＴ」とも称する）が用いられる。従来、ＴＦＴとしては、半導体層がアモルファスシリコンからなるものが用いられてきたが、近年、アモルファスシリコン半導体層を備えたＴＦＴに代えて、酸化物半導体膜からなる半導体層を備えたＴＦＴが提案されている。半導体層として酸化物半導体膜を備えたＴＦＴは、高移動度、高信頼性及び低オフ電流などの良好な特性を示すため、盛んに研究開発が行われている。
【０００３】
ボトムゲート構造のＴＦＴは、一般に、ガラス基板上に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上にゲート電極に重なるように設けられた半導体層と、該半導体層に互いに離間して重なるようにゲート絶縁膜上に設けられたソース部を構成するソース電極及びドレイン部を構成するドレイン電極と、を備え、これらソース電極とドレイン電極との間で露出した半導体層部分にチャネル部が構成されている。そして、ＴＦＴは、ソース電極及びドレイン電極上に設けられた層間絶縁膜により覆われている。層間絶縁膜にはドレイン電極に達するコンタクトホールが設けられ、コンタクトホールの表面が透明導電膜からなる画素電極で被覆されることにより、画素電極とドレイン電極とが電気的に接続されている。
【０００４】
ところで、ドレイン電極は、通常、金属薄膜が複数層積層された構成を有する。ドレイン電極の積層構造としては、例えば、ゲート絶縁膜側から、チタン膜からなる第１導電膜、アルミニウム膜からなる第２導電膜、及び窒化モリブデン膜からなる第３導電膜が順に積層された構成が挙げられる。
【０００５】
コンタクトホール形成のためのエッチング時には、層間絶縁膜の表面からドレイン電極まで貫通するようにコンタクトホールが設けられるが、このエッチングは、例えば、フッ素系ガスをエッチングガスとして用いたドライエッチングにより行われる。このとき、エッチングガスによりあけられたコンタクトホールがドレイン電極に到達すると、コンタクトホールが第３導電膜を貫通する場合には、第２導電膜（アルミニウム膜）がコンタクトホール表面に露出することとなる。
【０００６】
コンタクトホール表面に露出したアルミニウム膜がエッチングガスと接触すると、アルミニウム膜表面に、フッ化アルミニウムの膜が形成される。そして、ドライエッチングに続く酸素アッシングを行うことにより、フッ化アルミニウム膜の表面が酸化され、結果として、アルミニウム膜の表面が、フッ素を含んだ酸化アルミニウム膜（すなわち、不動態皮膜）で覆われることとなる。
【０００７】
そのため、コンタクトホール表面に画素電極としてＩＴＯ膜等を設けても、ＩＴＯ膜とドレイン電極とは接触はするものの、ドレイン電極の画素電極と接触する部分が不動態皮膜で覆われているので、導通不良が生じて品質劣化する虞がある。
【０００８】
特許文献１には、薄膜トランジスタのチャネル部、ソース部、ドレイン部、並びに、画素電極、ゲート信号線及びソース信号線の端部の接続用端子部を、同一の酸化物半導体膜で形成し、薄膜トランジスタアレイにおける全ての層構造を形成後、最上層の保護絶縁膜の所望の位置に開口部を設け、その開口部を介してプラズマ処理を行うことにより、接続用端子部、ソース部、ドレイン部、画素電極を同時に低抵抗化することにより薄膜トランジスタアレイを得ることが開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−４０３４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に開示の方法により薄膜トランジスタアレイを形成すると、層全体の低抵抗化処理を行う必要があり、プラズマ処理に時間がかかる。また、チャネル部においても低抵抗化の影響を受けてしまい、ソース・ドレイン間のリークやしきい値が高くなる問題が生じる。さらに、酸化物半導体膜を十分に保護できないため、薄膜トランジスタアレイの長期的な信頼性が十分ではない虞がある。また、画素電極が低抵抗化された酸化物半導体膜で形成されているので、画素電極がＩＴＯ膜やＩＺＯ膜等の透明電極で構成されている場合よりも高抵抗であり、十分な表示品位が得られない。
【００１１】
本発明は、薄膜トランジスタ基板において、ドレイン部と画素電極との良好なコンタクトを得ることを目的とする。
【課題を解決するための手段】
【００１２】
本発明の薄膜トランジスタ基板は、基板と、
基板上に設けられたゲート電極、ゲート電極を覆うように設けられたゲート絶縁膜、ゲート絶縁膜上にゲート電極に対向する位置にチャネル部が形成された酸化物半導体膜、並びに、チャネル部を介して互いに離間して配されたソース部及びドレイン部を有する薄膜トランジスタと、
薄膜トランジスタを覆うように設けられ、ドレイン部に達する画素コンタクトホールを有する保護膜と、
保護膜上に設けられ、画素コンタクトホールを介してドレイン部に電気的に接続された画素電極と、
を備え、
ソース部は、ゲート絶縁膜及び酸化物半導体膜の上層に設けられたソースメタルで形成され、
ドレイン部は、酸化物半導体膜のうち、ゲート絶縁膜側とは反対側の表面を含む酸化物半導体膜の一部が低抵抗化された低抵抗領域で構成され、
画素電極は、ドレイン部に直接接触することによりドレイン部に電気的に接続され、
ドレイン部を構成する低抵抗領域は、酸化物半導体膜のうち画素コンタクトホールと接する領域に形成され、低抵抗領域の厚さが酸化物半導体膜の２分の１以下であることを特徴とする。
【００１３】
上記の構成によれば、ドレイン部が、酸化物半導体膜のうち、ゲート絶縁膜側とは反対側の表面を含む酸化物半導体膜の一部が低抵抗化された低抵抗領域で構成されているので、画素コンタクトホール表面に設けられた画素電極とドレイン部とのコンタクト不良が発生する虞がない。
【００１４】
本発明の薄膜トランジスタ基板は、ゲート絶縁膜及び酸化物半導体膜の上層であって保護膜の下層には、さらに層間絶縁膜が設けられ、
ソース部を構成するソースメタルは、層間絶縁膜の上層に形成され、
層間絶縁膜は、層間絶縁膜表面から酸化物半導体膜に達するソースコンタクトホールが形成されると共に、ソースコンタクトホールの表面にソースメタルが形成されることによりソースメタルと酸化物半導体膜とが電気的に接続され、
酸化物半導体膜のうち、ソースメタルと接触する表面を含む酸化物半導体膜の一部は、低抵抗化された低抵抗領域に形成されていてもよい。
【００１５】
本発明の薄膜トランジスタ基板は、ソースメタルは、ゲート絶縁膜側から順に、第１導電膜、及びアルミニウムからなる第２導電膜が積層された構成を含む場合に好適に用いられる。
【００１６】
その場合、第１導電膜は高融点金属膜で形成されていてもよい。高融点金属膜としては、例えば、チタン（Ｔｉ）膜，モリブデン（Ｍｏ）膜，タンタル（Ｔａ）膜，タングステン（Ｗ）膜，クロム（Ｃｒ）膜，ニッケル（Ｎｉ）膜等の金属膜や、それらの金属の窒化物、合金からなる金属膜等が挙げられる。
【００１７】
また、本発明の薄膜トランジスタ基板は、ソースメタルが、第２導電膜の第１導電膜とは反対側にさらに第３導電膜が積層されていてもよい。
【００１８】
本発明の薄膜トランジスタ基板は、この薄膜トランジスタ基板と、
薄膜トランジスタ基板に対向配置された対向基板と、
薄膜トランジスタ基板と対向基板との間に設けられた液晶層と、
を備えた液晶表示装置に好適に用いられる。
【発明の効果】
【００１９】
本発明によれば、ドレイン部が、酸化物半導体膜のうち、ゲート絶縁膜側とは反対側の表面を含む酸化物半導体膜の一部が低抵抗化された低抵抗領域で構成されているので、画素コンタクトホール表面に設けられた画素電極とドレイン部とのコンタクト不良が発生する虞がない。
【図面の簡単な説明】
【００２０】
【図１】液晶表示装置の概略平面図である。
【図２】図１のＩＩ−ＩＩ線における断面図である。
【図３】実施形態１にかかる薄膜トランジスタ基板の要部を拡大して示す平面図である。
【図４】図３のＡ−Ａ線における断面図である。
【図５】図３のＢ−Ｂ線における断面図である。
【図６】図３のＣ−Ｃ線における断面図である。
【図７】実施形態１の薄膜トランジスタ基板の製造方法の説明図であり、それぞれ、（ａ）図３のＡ−Ａ線における断面図、（ｂ）図３のＢ−Ｂ線における断面図、及び（ｃ）図３のＣ−Ｃ線における断面図に対応する。
【図８】図７に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
【図９】図８に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
【図１０】図９に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
【図１１】図１０に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
【図１２】実施形態２にかかる薄膜トランジスタ基板の要部を拡大して示す平面図である。
【図１３】図１２のＡ−Ａ線における断面図である。
【図１４】図１２のＢ−Ｂ線における断面図である。
【図１５】図１２のＣ−Ｃ線における断面図である。
【図１６】実施形態２の薄膜トランジスタ基板の製造方法の説明図であり、それぞれ、（ａ）図１２のＡ−Ａ線における断面図、（ｂ）図１２のＢ−Ｂ線における断面図、及び（ｃ）図１２のＣ−Ｃ線における断面図に対応する。
【図１７】図１６に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
【図１８】図１７に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
【図１９】図１８に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
【図２０】図１９に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
【図２１】実施形態３にかかる薄膜トランジスタ基板の要部を拡大して示す平面図である。
【図２２】図２１のＡ−Ａ線における断面図である。
【図２３】図２１のＢ−Ｂ線における断面図である。
【図２４】実施形態３の薄膜トランジスタ基板の製造方法の説明図であり、それぞれ、（ａ）図２１のＡ−Ａ線における断面図、及び（ｂ）図２１のＢ−Ｂ線における断面図に対応する。
【図２５】図２４に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
【図２６】図２５に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態を図面に基づいて詳細に説明する。但し、本発明は以下の実施形態に限定されるものではなく、他の構成であってもよい。なお、各実施形態において、対応する構成は同一の参照符号を用いて説明する。
【００２２】
《実施形態１》
＜液晶表示装置の構成＞
図１及び２は、実施形態１にかかる液晶表示装置１０を示す。液晶表示装置１０は、互いに対向して配置されたＴＦＴ基板２０及び対向基板３０を備えている。両基板２０及び３０は、それらの外周縁部に枠状に配置されたシール材４０により接着されている。そして、両基板２０及び３０の間のシール材４０に包囲された空間には、表示層として液晶層５０が設けられている。液晶表示装置１０は、シール材４０の内側に形成されて複数の画素がマトリクス状に配置された表示領域Ｄを有し、それを囲む領域が額縁領域となっている。
【００２３】
（ＴＦＴ基板）
図３〜６は、実施形態１のＴＦＴ基板２０を示す。図３は、ＴＦＴ基板２０の平面図である。ＴＦＴ基板２０は、ガラス基板等からなる基板２１上に、ゲート電極２２ａ、下部電極２２ｂ、端子２２ｃやゲート線２２ｇｂ、トランスファパッド（不図示）等を含む第１メタル、ＳｉＯ２やＳｉＯ２とＳｉＮとの積層体等からなるゲート絶縁膜２３、ＩＧＺＯ膜等からなる酸化物半導体膜２４ａ〜ｂ、ソース部を構成するソースメタル２５ｓやソース線２５ｓｂ等を含む第２メタル、ＳｉＯ２、ＳｉＮ、透明絶縁性樹脂等からなる保護膜２６、ＩＴＯ（Indium Tin Oxide）膜等からなる画素電極２８、及びポリイミド膜等からなる配向膜（不図示）が積層形成されている。
【００２４】
ＴＦＴ基板２０の額縁領域の一部は、ＴＦＴ基板２０が対向基板３０よりも突出して形成され、実装部品などの外部接続端子（不図示）を取り付けるための端子領域となっている。額縁領域には、対向基板３０の共通電極に共通電位を与えるためのトランスファパッド（不図示）が形成され、各トランスファパッドは、端子領域に配されたトランスファバスライン（不図示）に接続されている。
【００２５】
なお、ＴＦＴ基板２０の液晶層５０とは反対側の表面には偏光板（不図示）が設けられている。
【００２６】
図４は、図３のＡ−Ａ線における断面図である。
【００２７】
図４に示すように、ゲート電極２２ａはゲート絶縁膜２３に覆われ、ゲート絶縁膜２３上にはゲート電極２２ａに対向する位置にチャネル部２４ａｃが形成された酸化物半導体膜２４ａが配置され、酸化物半導体膜２４ａ上にチャネル部２４ａｃを介して互いに離間してソース部Ｓ及びドレイン部ＤＲが設けられた構成となっており、これらが薄膜トランジスタＴＲを構成している。
【００２８】
ゲート電極２２ａは第１メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。
【００２９】
ソース部Ｓは、ゲート絶縁膜２３や酸化物半導体膜２４ａの上層に設けられたソースメタル２５ｓ（第２メタル）で形成されている。
【００３０】
ソースメタル２５ｓは、第１導電膜２５ｓｐ，第２導電膜２５ｓｑ及び第３導電膜２５ｓｒが順に積層された構成を有する。第１導電膜２５ｓｐは例えばチタン（Ｔｉ）膜からなり、例えば厚さが５０ｎｍである。第２導電膜２５ｓｑは例えばアルミニウム膜からなり、例えば厚さが１００ｎｍである。第３導電膜２５ｓｒは例えば窒化モリブデン（ＭｏＮ）膜等の高融点金属膜からなり、例えば厚さが１５０ｎｍである。
【００３１】
ドレイン部ＤＲは、酸化物半導体膜２４ａのうち、画素コンタクトホール２７ａの表面に露出した部分が低抵抗化された低抵抗領域２４ａｄで構成されている。
【００３２】
低抵抗領域２４ａｄは、酸化物半導体膜２４ａのうち、画素コンタクトホール２７ａの表面に露出した部分を含む部分が低抵抗化処理されて、抵抗率が、チャネル部２４ａｃの抵抗率の１／１００００００００００〜１／１００程度となる高導電性を付与されたものである。低抵抗領域２４ａｄは、酸化物半導体膜２４ａの表面を含み、酸化物半導体膜２４ａの厚さの２分の１以下の厚さであることが好ましい。低抵抗領域２４ａｄにおける抵抗値は均一ではなく、例えば、酸化物半導体膜２４ａの表面からゲート絶縁膜２３側にいくに従って、徐々に抵抗が大きくなっている。また、図４においては、便宜上、低抵抗領域２４ａｄを線枠で区切って独立した領域として示しているが、酸化物半導体膜２４ａと一体化した領域のうちの一部が低抵抗領域２４ａｄとなっていればよく、独立した領域である必要はない。
【００３３】
保護膜２６には画素コンタクトホール２７ａが設けられ、保護膜２６表面から酸化物半導体膜２４ａの低抵抗領域２４ａｄに達する。画素コンタクトホール２７ａの表面は画素電極２８で被覆されており、画素電極２８は、ドレイン部ＤＲである低抵抗領域２４ａｄと電気的に接続されている。
【００３４】
図５は、図３のＢ−Ｂ線における断面図である。
【００３５】
図５に示すように、下部電極２２ｂはゲート絶縁膜２３に覆われ、ゲート絶縁膜２３上には下部電極２２ｂに対向する位置に、酸化物半導体からなるエッチストッパ層２４ｂが配置されている。そして、エッチストッパ層２４ｂを覆う保護膜２６にはエッチストッパ層２４ｂに達する補助容量コンタクトホール２７ｂが形成され、エッチストッパ層２４ｂのうち補助容量コンタクトホール２７ｂの表面に露出する部分を含む領域は、それ以外の部分よりも低抵抗化されて低抵抗領域２４ｂｔに形成され、これらが補助容量素子Ｃｓを構成している。
【００３６】
下部電極２２ｂは第１メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。なお、下部電極２２ｂは、端子領域に設けられた補助容量端子ＴＣｓと接続されている。
【００３７】
保護膜２６に設けられた補助容量コンタクトホール２７ｂの表面は画素電極２８で被覆されており、画素電極２８は、エッチストッパ層２４ｂに設けられた低抵抗領域２４ｂｔと接触して電気的に接続されている。
【００３８】
図６は、図３のＣ−Ｃ線における断面図である。
【００３９】
図６に示すように、端子２２ｃはゲート絶縁膜２３及び保護膜２６に覆われている。端子２２ｃは第１メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。
【００４０】
ゲート絶縁膜２３及び保護膜２６には、保護膜２６表面から端子２２ｃに達するようにコンタクトホール２７ｃが設けられている。コンタクトホール２７ｃの表面は画素電極２８で被覆され、画素電極２８は端子２２ｃと電気的に接続され、ゲート端子部ＴＧを構成している。
【００４１】
なお、図６はゲート端子部ＴＧにおける断面を示すが、ソース端子部ＴＳにおいても同様の断面構造を有する。
【００４２】
（対向基板）
対向基板３０は、図示しないが、表示領域Ｄにおいて、基板本体表面に、赤色着色層、緑色着色層、及び青色着色層の各着色層が画素毎に配されている。そして、各着色層２２Ｒ，Ｇ，Ｂの上層には、例えば厚さ１００ｎｍ程度のＩＴＯ等からなる共通電極が設けられ、さらに、共通電極を覆うように配向膜が形成されている。なお、各着色層が赤色、緑色及び青色の３種類の着色層で構成されるとしたが、これに限られず、例えば、赤色、緑色、青色及び黄色の４種類の着色層で構成されていてもよい。
【００４３】
なお、対向基板３０の液晶層５０とは反対側の表面には偏光板（不図示）が設けられている。
【００４４】
（シール材）
ＴＦＴ基板２０と対向基板３０の間の外周縁部には、額縁領域に沿って環状に延びるようにシール材４０が配置されている。そして、シール材４０がＴＦＴ基板２０と対向基板３０とを互いに接着している。
【００４５】
シール材４０は、流動性を有する熱硬化性樹脂や紫外線硬化樹脂等（例えば、アクリル系樹脂やエポキシ系樹脂）の接着剤を主成分とするシール材原料が、加熱や紫外線の照射により硬化されたものである。シール材４０には、例えば導電性ビーズが混入されており、共通電極とトランスファパッドとを電気的に接続させるための媒体として機能する。
【００４６】
（液晶層）
液晶層５０は、電気光学特性を有するネマチック液晶材料などにより構成されている。
【００４７】
上記構成の液晶表示装置１０は、各画素電極毎に１つの画素が構成されており、各画素において、ゲート線２２ｇｂからゲート信号が送られて薄膜トランジスタＴＲがオン状態になったときに、ソース線２５ｓｂからソース信号が送られてソース部Ｓ（ソースメタル２５ｓ）及びドレイン部ＤＲ（低抵抗領域２４ａｄ）を介して、画素電極２８に所定の電荷を書き込まれ、画素電極２８と対向基板３０の共通電極との間で電位差が生じることになり、液晶層５０からなる液晶容量に所定の電圧が印加されるように構成されている。そして、液晶表示装置１０では、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを利用して、外部から入射する光の透過率を調整することにより、画像が表示される。
【００４８】
なお、上記では、ＴＦＴ基板２０のソースメタル２５ｓ等を構成する第２メタルが、第１導電膜２５ｓｐ、第２導電膜２５ｓｑ及び第３導電膜２５ｓｒが順に積層された構成を有するとして説明したが、第３導電膜２５ｓｒを備えない構成（つまり、第１導電膜２５ｓｐ及び第２導電膜２５ｓｑの２層が積層された構成）であってもよく、その他の構成であってもよい。
【００４９】
また、上記では、ＴＦＴ基板２０のソースメタル２５ｓ等を構成する第１メタルの第２導電膜２５ｓｑがアルミニウム膜であるとして説明したが、例えば、アルミニウムの合金からなる膜や、銅（Ｃｕ）またはその合金からなる膜等であってもよい。
【００５０】
＜ＴＦＴ基板の製造方法＞
以下、図７〜１１を用いて本実施形態のＴＦＴ基板２０を製造する方法について説明する。
【００５１】
（第１メタル、ゲート絶縁膜、酸化物半導体膜形成）
まず、図７（ａ）〜（ｃ）に示すように、基板２１上に第１メタルを設け、ゲート電極２２ａ、下部電極２２ｂ、端子２２ｃ、ゲート線２２ｇｂ（図３参照）、トランスファパッド（不図示）等を形成する。具体的には、アルミニウム膜、チタン膜、及び窒化チタン膜を例えばスパッタ法を用いて連続して積層形成した後、フォトリソグラフィ法を用いてゲート電極２２ａ、下部電極２２ｂ、端子２２ｃ等となる部分にレジストパターンを残存させる。そして、例えば、塩素系のガスを用いたドライエッチング法（ＲＩＥ法）を用いてアルミニウム膜、チタン膜、及び窒化チタン膜の導電膜の積層体をエッチングした後、レジスト剥離液にてレジストを剥離する。
【００５２】
次に、ゲート絶縁膜２３として、例えばＣＶＤ法を用いてＳｉＯ２膜を形成する。
【００５３】
次いで、酸化物半導体膜２４ａ及びエッチストッパ層２４ｂを形成する。具体的には、例えばスパッタ法等を用いて、ＩＧＺＯ膜等の酸化物半導体膜を形成した後、フォトリソグラフィ法を用いて、酸化物半導体膜２４ａ及びエッチストッパ層２４ｂとなる部分にレジストパターンを残存させる。そして、例えば、エッチャントとしてシュウ酸液を用いたウェットエッチング法によりＩＧＺＯ膜をエッチングした後、レジスト剥離液にてレジストを剥離する。
【００５４】
（第２メタル形成）
続いて、図８（ａ）〜（ｃ）に示すように、ソースメタル２５ｓを形成する。具体的には、第１導電膜２５ｓｐとなるチタン膜（厚さ５０ｎｍ程度）、第２導電膜２５ｓｑとなるアルミニウム膜（厚さ１５０ｎｍ程度）、及び、第３導電膜２５ｓｒとなる窒化モリブデン膜（厚さ１００ｎｍ程度）を例えばスパッタ法を用いて連続して積層形成した後、フォトリソグラフィ法を用いてソースメタル２５ｓとなる部分にレジストパターンを残存させる。そして、例えば、エッチャントとして燐酸／酢酸／硝酸の混酸液を用いたウェットエッチングにより第２導電膜及び第３導電膜をエッチングし、さらに、塩素系のガスを用いたドライエッチング（ＲＩＥ法）を用いて第１導電膜であるチタン膜をエッチングした後、レジスト剥離液にてレジストを剥離する。
【００５５】
（保護膜・コンタクトホール形成）
次に、図９（ａ）〜（ｃ）に示すように、保護膜２６として、例えばＣＶＤ法を用いてＳｉＯ２膜を形成する。そして、保護膜２６をドライエッチングすることにより、画素コンタクトホール２７ａ，補助容量コンタクトホール２７ｂ，コンタクトホール２７ｃを形成する。具体的には、まず、保護膜２６上に感光性のレジストを塗布した後、フォトリソグラフィ法を用いて、各コンタクトホール２７ａ〜ｃとなる部分以外の部分にレジストを残存させる。そして、例えば、ドライエッチング法（ＲＩＥ法）を用いて保護膜２６をエッチングすることにより、各コンタクトホール２７ａ〜ｃが形成される。このとき、酸化物半導体膜２４ａ、エッチストッパ層２４ｂ，及び端子２２ｃがエッチストッパとして機能する。
【００５６】
（低抵抗化処理）
続いて、図１０（ａ）、（ｂ）に示すように、酸化物半導体膜２４ａ及びエッチストッパ層２４ｂのうち、それぞれ、画素コンタクトホール２７ａ及び補助容量コンタクトホール２７ｂの表面に露出した領域に低抵抗化処理を行うことにより、当該酸化物半導体膜２４ａ及びエッチストッパ層２４ｂの露出面を含む部分を低抵抗化し、低抵抗領域２４ａｄ、及び２４ｂｔを形成する。低抵抗化処理としては、例えば、プラズマ処理、真空アニール処理等が挙げられる。例えばプラズマ処理により低抵抗化処理を行う場合には、例えば、水素ガス流量２０００ｓｃｃｍ，圧力２００Ｐａ，ＲＦ電力１０００Ｗ，温度２５０℃，及び処理時間３０ｓｅｃ以上のプラズマ処理条件のもとで行うことが好ましい。このとき、水素ガスの他、ＮＨ３やＳｉＨ４等のガスを用いることもできる。あるいは、例えば、ＣＦ４ガス流量２７０ｓｃｃｍ，Ｏ２ガス流量３０ｓｃｃｃｍ，圧力７Ｐａ，ＲＦ電力１０００Ｗ，及び処理時間３０ｓｅｃ以上のプラズマ処理条件のもとでプラズマ処理を行ってもよい。あるいは、例えば、ＳＦ６ガス流量２００ｓｃｃｍ，Ｏ２ガス流量２００ｓｃｃｍ，圧力８Ｐａ，ＲＦ電力６００Ｗ，処理時間３０ｓｅｃ以上のプラズマ処理条件のもとでプラズマ処理を行ってもよい。あるいは、例えば、Ｃｌ２ガス流量８０ｓｃｃｍ，ＢＣｌ３ガス流量１２０ｓｃｃｍ，圧力４Ｐａ，ＲＦ電力１０００Ｗ，及び処理時間３０ｓｅｃ以上の条件のもとで行うことが好ましい。また、真空アニールで低抵抗化処理を行う場合には、温度２５０℃以上，圧力５００Ｐａ以下，及び処理時間１分以上の真空アニール条件のもとで行うことが好ましい。この低抵抗化処理により、酸化物半導体膜２４ａの厚さの２分の１以下の厚さが、酸化物半導体膜２４ａよりも抵抗の小さい低抵抗領域２４ａｄに形成される。また、エッチストッパ層２４ｂの厚さの２分の１以下の厚さが、エッチストッパ層２４ｂよりも抵抗の小さい低抵抗領域２４ｂｔに形成される。酸化物半導体膜２４ａの一部が低抵抗化されることにより形成された低抵抗領域２４ａｄは、ドレイン部ＤＲとなる。また、エッチストッパ層２４ｂの一部が低抵抗化されることにより形成された低抵抗領域２４ｂｔは、補助容量素子Ｃｓの上部電極部となる。
【００５７】
なお、ゲート端子部ＴＧにおいては、図１１（ｃ）に示すように、コンタクトホール２７ｃに対しては低抵抗化処理は行わない。
【００５８】
（画素電極形成）
最後に、図１１（ａ）〜（ｃ）に示すように、画素電極２８を形成する。具体的には、まず、例えばスパッタ法等を用いてＩＴＯ膜を形成した後、フォトリソグラフィ法を用いて画素電極２８となる部分にレジストパターンを残存させる。そして、例えばエッチャントとしてシュウ酸液を用いてＩＴＯ膜をエッチングし、レジスト剥離液にてレジストを剥離することにより画素電極２８が形成される。
【００５９】
以上のようにして、ＴＦＴ基板２０が作製される。なお、上記の方法で作成したＴＦＴ基板２０と、各画素毎にカラーフィルタが形成された対向基板３０と、を、対向配置させてシール材４０により貼り合わせ、両基板間に液晶材料を充填させて液晶層５０とすることにより、液晶表示装置１０を得ることができる。
【００６０】
（実施形態１の効果）
本実施形態の薄膜トランジスタＴＲは、上記の構成を有することにより、画素電極２８とドレイン部ＤＲが直接接触して電気的に接続されるので、画素電極２８とドレイン部ＤＲとのコンタクト不良の発生を抑制することができる。特に、第２メタルが、第１導電膜、及び第２導電膜の積層体として構成され、第２導電膜がアルミニウム膜である場合には、ドレイン部ＤＲをドレインメタルで構成すると、画素コンタクトホール２７ａの形成時に第２導電膜であるアルミニウム膜が酸化されて表面が不動態皮膜で被覆され、ドレインメタルと画素コンタクトホール２７ａの表面に設けられた画素電極２８とのコンタクト不良が生じる虞があるが、ドレイン部ＤＲが、酸化物半導体膜２４ａの一部が低抵抗化された低抵抗領域２４ａｄで構成されているので、かかる問題が生じる虞がなく、良好なコンタクトを得ることができる。
【００６１】
《実施形態２》
＜液晶表示装置の構成＞
実施形態２にかかる液晶表示装置１０は、実施形態１と同様、互いに対向して配置されたＴＦＴ基板２０及び対向基板３０を備える。両基板２０及び３０は、それらの外周縁部に枠状に配置されたシール材４０により接着されている。そして、両基板２０及び３０の間のシール材４０に包囲された空間には、表示層として液晶層５０が設けられている。液晶表示装置１０は、シール材４０の内側に形成されて複数の画素がマトリクス状に配置された表示領域Ｄを有し、それを囲む領域が額縁領域となっている。対向基板３０，シール材４０，及び液晶層５０の構成等は実施形態１と同一であるため、説明を省略する。
【００６２】
（ＴＦＴ基板）
図１２〜１５は、実施形態２のＴＦＴ基板２０を示す。図１２は、ＴＦＴ基板２０の平面図である。ＴＦＴ基板２０は、基板２１上に、第１メタル（ゲート電極２２ａ、下部電極２２ｂ、端子２２ｃやゲート線２２ｇｂ、トランスファパッド（不図示）を含む）、ゲート絶縁膜２３、酸化物半導体膜２４ａ〜ｂ、層間絶縁膜２６Ａ、第２メタル（ソースメタル２５ｓやソース線２５ｓｂを含む）、保護膜２６Ｂ、画素電極２８、及び配向膜（不図示）が積層形成されている。
【００６３】
図１３は、図１２のＡ−Ａ線における断面図である。
【００６４】
図１３に示すように、ゲート電極２２ａはゲート絶縁膜２３に覆われ、ゲート絶縁膜２３上にはゲート電極２２ａに対向する位置にチャネル部２４ａｃが形成された酸化物半導体膜２４ａが配置され、酸化物半導体膜２４ａ上にチャネル部２４ａｃを介して互いに離間してソース部Ｓ及びドレイン部ＤＲが設けられた構成となっている。
【００６５】
ゲート電極２２ａは第１メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。
【００６６】
ソース部Ｓは、酸化物半導体膜２４ａのうち、ソースコンタクトホール２７ａｓの表面に露出した部分が低抵抗化された低抵抗領域２４ａｓ、及び、ゲート絶縁膜２３や酸化物半導体膜２４ａ、層間絶縁膜２６Ａの上層に設けられたソースメタル２５ｓで形成されている。
【００６７】
低抵抗領域２４ａｓは、酸化物半導体膜２４ａのうち、ソースコンタクトホール２７ａｓの表面に露出した部分を含む部分が低抵抗化処理されて、抵抗率が、チャネル部２４ａｃの抵抗率の１／１００００００００００〜１／１００程度となる高導電性を付与されたものである。低抵抗領域２４ａｓは、酸化物半導体膜２４ａの表面を含み、酸化物半導体膜２４ａの厚さの２分の１以下の厚さであることが好ましい。低抵抗領域２４ａｓにおける抵抗値は均一ではなく、例えば、酸化物半導体膜２４ａの表面からゲート絶縁膜２３側にいくに従って、徐々に抵抗が大きくなっている。また、図１３においては、便宜上、低抵抗領域２４ａｓを線枠で区切って独立した領域として示しているが、酸化物半導体膜２４ａと一体化した領域のうちの一部が低抵抗領域２４ａｓとなっていればよく、独立した領域である必要はない。
【００６８】
ソースメタル２５ｓは第２メタルで形成され、実施形態１と同様、例えば、第１導電膜２５ｓｐ，第２導電膜２５ｓｑ及び第３導電膜２５ｓｒが順に積層された構成を有する。
【００６９】
ドレイン部ＤＲは、酸化物半導体膜２４ａのうち、画素コンタクトホール２７ａｄの表面に露出した部分が低抵抗化された低抵抗領域２４ａｄで構成されている。
【００７０】
低抵抗領域２４ａｄは、酸化物半導体膜２４ａのうち、画素コンタクトホール２７ａｄの表面に露出した部分を含む部分が低抵抗化処理されて、抵抗率が、チャネル部２４ａｃの抵抗率の１／１００００００００００〜１／１００程度となる高導電性を付与されたものである。低抵抗領域２４ａｄは、酸化物半導体膜２４ａの表面を含み、酸化物半導体膜２４ａの厚さの２分の１以下の厚さであることが好ましい。低抵抗領域２４ａｄにおける抵抗値は均一ではなく、例えば、酸化物半導体膜２４ａの表面からゲート絶縁膜２３側にいくに従って、徐々に抵抗が大きくなっている。また、図１３においては、便宜上、低抵抗領域２４ａｄを線枠で区切って独立した領域として示しているが、酸化物半導体膜２４ａと一体化した領域のうちの一部が低抵抗領域２４ａｄとなっていればよく、独立した領域である必要はない。
【００７１】
層間絶縁膜２６Ａ及び保護膜２６Ｂには画素コンタクトホール２７ａｄが設けられ、保護膜２６Ｂ表面から酸化物半導体膜２４ａの低抵抗領域２４ａｄに達する。画素コンタクトホール２７ａｄの表面は画素電極２８で被覆されており、画素電極２８は、ドレイン部ＤＲである低抵抗領域２４ａｄと電気的に接続されている。
【００７２】
本実施形態の薄膜トランジスタＴＲは、上記の構成を有することにより、画素電極２８とドレイン部ＤＲが直接接触して電気的に接続されるので、画素電極２８とドレイン部ＤＲとのコンタクト不良の発生を抑制することができる。特に、第２メタルが、第１導電膜、第２導電膜、及び第３導電膜の積層体として構成され、第２導電膜がアルミニウム膜である場合には、ドレイン部ＤＲをドレインメタルを形成することにより設けると、画素コンタクトホール２７ａの形成時に第２導電膜であるアルミニウム膜が酸化されて表面が不動態皮膜で被覆され、ドレインメタルと画素コンタクトホール２７ａの表面に設けられた画素電極２８とのコンタクト不良が生じる虞があるが、ドレイン部ＤＲが、酸化物半導体膜２４ａの一部が低抵抗化された低抵抗領域２４ａｄで構成されているので、かかる問題が生じる虞がなく、良好なコンタクトを得ることができる。
【００７３】
図１４は、図１２のＢ−Ｂ線における断面図である。
【００７４】
図１４に示すように、下部電極２２ｂはゲート絶縁膜２３に覆われ、ゲート絶縁膜２３上には下部電極２２ｂに対向する位置に、酸化物半導体からなるエッチストッパ層２４ｂが配置されている。そして、エッチストッパ層２４ｂを覆う層間絶縁膜２６Ａ及び保護膜２６Ｂには、エッチストッパ層２４ｂに達する補助容量コンタクトホール２７ｂが形成されている。エッチストッパ層２４ｂのうち補助容量コンタクトホール２７ｂの表面に露出する部分を含む領域は、それ以外の部分よりも低抵抗化されて低抵抗領域２４ｂｔに形成され、これらが補助容量素子Ｃｓを構成している。
【００７５】
下部電極２２ｂは第１メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。なお、下部電極２２ｂは、端子領域に設けられた補助容量端子ＴＣｓと接続されている。
【００７６】
層間絶縁膜２６Ａ及び保護膜２６Ｂには補助容量コンタクトホール２７ｂが設けられ、保護膜２６Ｂ表面からエッチストッパ層２４ｂの低抵抗領域２４ｂｔに達する。補助容量コンタクトホール２７ｂの表面は画素電極２８で被覆されており、画素電極２８は、低抵抗領域２４ｂｔと電気的に接続されている。
【００７７】
図１５は、図１２のＣ−Ｃ線における断面図である。
【００７８】
図１５に示すように、端子２２ｃはゲート絶縁膜２３、層間絶縁膜２６Ａ、及び保護膜２６Ｂで覆われている。端子２２ｃは第１メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。
【００７９】
ゲート絶縁膜２３、層間絶縁膜２６Ａ、及び保護膜２６Ｂには、保護膜２６Ｂ表面から端子２２ｃに達するようにコンタクトホール２７ｃが設けられている。コンタクトホール２７ｃの表面は画素電極２８で被覆され、画素電極２８は端子２２ｃと電気的に接続され、ゲート端子部ＴＧを構成している。
【００８０】
なお、図１５はゲート端子部ＴＧにおける断面を示すが、ソース端子部ＴＳにおいても同様の断面構造を有する。
【００８１】
上記構成の液晶表示装置１０は、各画素電極毎に１つの画素が構成されており、各画素において、ゲート線２２ｇｂからゲート信号が送られて薄膜トランジスタＴＲがオン状態になったときに、ソース線２５ｓｂからソース信号が送られてソース部Ｓ（低抵抗領域２４ａｓやソースメタル２５ｓ）及びドレイン部ＤＲ（低抵抗領域２４ａｄ）を介して、画素電極２８に所定の電荷を書き込まれ、画素電極２８と対向基板３０の共通電極との間で電位差が生じることになり、液晶層５０からなる液晶容量に所定の電圧が印加されるように構成されている。そして、液晶表示装置１０では、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを利用して、外部から入射する光の透過率を調整することにより、画像が表示される。
【００８２】
なお、上記では、ＴＦＴ基板２０のソースメタル２５ｓ等を構成する第２メタルが、第１導電膜２５ｓｐ、第２導電膜２５ｓｑ及び第３導電膜２５ｓｒが順に積層された構成を有するとして説明したが、第３導電膜２５ｓｒを備えない構成（つまり、第１導電膜２５ｓｐ及び第２導電膜２５ｓｑの２層が積層された構成）であってもよく、その他の構成であってもよい。
【００８３】
また、上記では、ＴＦＴ基板２０のソースメタル２５ｓ等を構成する第１メタルの第２導電膜２５ｓｑがアルミニウム膜であるとして説明したが、例えば、アルミニウムの合金からなる膜や、銅（Ｃｕ）またはその合金からなる膜等であってもよい。
【００８４】
＜ＴＦＴ基板の製造方法＞
以下、図１６〜２０を用いて本実施形態のＴＦＴ基板２０を製造する方法について説明する。
【００８５】
（第１メタル、ゲート絶縁膜、酸化物半導体膜、層間絶縁膜形成）
まず、図１６（ａ）〜（ｃ）に示すように、基板２１上に、例えばアルミニウム膜、チタン膜、及び窒化チタン膜の積層体からなる第１メタルを設け、ゲート電極２２ａ、下部電極２２ｂ、端子２２ｃ等を形成する。
【００８６】
次に、ゲート絶縁膜２３として、例えばＣＶＤ法を用いてＳｉＯ２膜を形成する。
【００８７】
次いで、酸化物半導体膜２４ａ及びエッチストッパ層２４ｂを形成する。具体的には、例えばスパッタ法等を用いて、ＩＧＺＯ膜等の酸化物半導体膜を形成した後、フォトリソグラフィ法を用いて、酸化物半導体膜２４ａ及びエッチストッパ層２４ｂとなる部分にレジストパターンを残存させる。そして、例えば、エッチャントとしてシュウ酸液を用いたウェットエッチング法によりＩＧＺＯ膜をエッチングした後、レジスト剥離液にてレジストを剥離する。
【００８８】
さらに、酸化物半導体膜２４ａやエッチストッパ層２４ｂを覆うように、ゲート絶縁膜２３の上層に、層間絶縁膜２６Ａとして、例えばＣＶＤ法を用いてＳｉＯ２膜を形成する。
【００８９】
（コンタクトホール形成・第１の低抵抗化処理）
続いて、図１７（ａ）に示すように、層間絶縁膜２６Ａをドライエッチングすることにより、酸化物半導体膜２４ａに達するソースコンタクトホール２７ａｓを形成する。そして、酸化物半導体膜２４ａのうち、ソースコンタクトホール２７ａｓの表面に露出した領域に低抵抗化処理を行うことにより、当該酸化物半導体膜２４ａの露出面を含む部分を低抵抗化し、低抵抗領域２４ａｓを形成する。低抵抗化処理は、実施形態１で低抵抗化処理として挙げたのと同様の方法により行うことができる。この低抵抗化処理により、酸化物半導体膜２４ａの厚さの２分の１以下の厚さが、酸化物半導体膜２４ａよりも抵抗の小さい低抵抗領域２４ａｄに形成される。酸化物半導体膜２４ａの一部が低抵抗化されることにより形成された低抵抗領域２４ａｓは、ソース部Ｓとなる。
【００９０】
なお、図１７（ｂ）、（ｃ）に示すように、補助容量素子Ｃｓやゲート端子部ＴＧとなる領域には、この時点ではコンタクトホールの形成は行わない。
【００９１】
（第２メタル形成）
次に、図１８（ａ）に示すように、ソースコンタクトホール２７ａｓの表面を覆うように、ソースメタル２５ｓを形成する。ソースメタル２５ｓは、実施形態１と同様、例えば、第１導電膜２５ｓｐとなるチタン膜（厚さ５０ｎｍ程度）、第２導電膜２５ｓｑとなるアルミニウム膜（厚さ１５０ｎｍ程度）、及び、第３導電膜２５ｓｒとなる窒化モリブデン膜（厚さ１００ｎｍ程度）を例えばスパッタ法を用いて連続して積層形成した後、フォトリソグラフィ法を用いてソースメタル２５ｓを含む部分にレジストパターンを残存させ、例えば、エッチャントとして燐酸／酢酸／硝酸の混酸液を用いたウェットエッチングにより第２導電膜及び第３導電膜をエッチングし、さらに、塩素系のガスを用いたドライエッチング（ＲＩＥ法）を用いて第１導電膜であるチタン膜をエッチングした後、レジスト剥離液にてレジストを剥離して、形成することができる。
【００９２】
なお、ソースメタル２５ｓの形成と同時に、ソース線２５ｓｂ等の第２メタルで形成される構成が形成される。図１８（ｂ）、（ｃ）に示すように、補助容量素子Ｃｓやゲート端子部ＴＧとなる領域には、第２メタルの形成は行わない。
【００９３】
（保護膜、コンタクトホール形成・第２の低抵抗化処理）
次に、図１９（ａ）〜（ｃ）に示すように、保護膜２６Ｂとして、例えばＣＶＤ法を用いてＳｉＯ２膜を形成する。そして、保護膜２６Ｂと層間絶縁膜２６Ａとを同時にドライエッチングすることにより、画素コンタクトホール２７ａｄ，補助容量コンタクトホール２７ｂ，コンタクトホール２７ｃを形成する。そして、図１９（ａ）、（ｂ）に示すように、酸化物半導体膜２４ａ及びエッチストッパ層２４ｂのうち、それぞれ、画素コンタクトホール２７ａｄ及び補助容量コンタクトホール２７ｂの表面に露出した領域に低抵抗化処理を行うことにより、当該酸化物半導体膜２４ａ及びエッチストッパ層２４ｂの露出面を含む部分を低抵抗化し、低抵抗領域２４ａｄ、及び２４ｂｔを形成する。この低抵抗化処理により、酸化物半導体膜２４ａの厚さの２分の１以下の厚さが、酸化物半導体膜２４ａよりも抵抗の小さい低抵抗領域２４ａｄに形成される。また、エッチストッパ層２４ｂの厚さの２分の１以下の厚さが、エッチストッパ層２４ｂよりも抵抗の小さい低抵抗領域２４ｂｔに形成される。酸化物半導体膜２４ａの一部が低抵抗化されることにより形成された低抵抗領域２４ａｄは、ドレイン部ＤＲとなる。また、エッチストッパ層２４ｂの一部が低抵抗化されることにより形成された低抵抗領域２４ｂｔは、補助容量素子Ｃｓの上部電極部となる。
【００９４】
（画素電極形成）
最後に、図２０（ａ）〜（ｃ）に示すように、実施形態１と同様にして画素電極２８を形成する。
【００９５】
以上のようにして、ＴＦＴ基板２０が作製される。なお、上記の方法で作成したＴＦＴ基板２０と、各画素毎にカラーフィルタが形成された対向基板３０と、を、対向配置させてシール材４０により貼り合わせ、両基板間に液晶材料を充填させて液晶層５０とすることにより、液晶表示装置１０を得ることができる。
【００９６】
（実施形態２の効果）
本実施形態の薄膜トランジスタＴＲは、実施形態１と同様に、画素電極２８とドレイン部ＤＲが直接接触して電気的に接続されるので、画素電極２８とドレイン部ＤＲとのコンタクト不良の発生を抑制することができる。
【００９７】
また、実施形態１において得られる効果に加え、実施形態２の構成によれば、ソース部Ｓを低抵抗領域２４ａｓとソースメタル２５ｓとで構成することにより、ソースメタル２４ａｓの電極面積を小さくしても低抵抗領域２４ａｓにおいてもソース部Ｓのコンタクトを確保できるので、良好なコンタクトを得られる。従って、実施形態２の構成によれば、ソースメタル２４ａｓの電極面積を小さくすることにより開口率が向上する効果が得られる。
【００９８】
《実施形態３》
＜液晶表示装置の構成＞
実施形態３にかかる液晶表示装置１０は、実施形態１と同様、互いに対向して配置されたＴＦＴ基板２０及び対向基板３０を備える。両基板２０及び３０は、それらの外周縁部に枠状に配置されたシール材４０により接着されている。そして、両基板２０及び３０の間のシール材４０に包囲された空間には、表示層として液晶層５０が設けられている。液晶表示装置１０は、シール材４０の内側に形成されて複数の画素がマトリクス状に配置された表示領域Ｄを有し、それを囲む領域が額縁領域となっている。対向基板３０，シール材４０，及び液晶層５０の構成等は実施形態１と同一であるため、説明を省略する。
【００９９】
（ＴＦＴ基板）
図２１〜２３は、実施形態３のＴＦＴ基板２０を示す。図２１は、ＴＦＴ基板２０の平面図である。ＴＦＴ基板２０は、実施形態１と同様、基板２１上に、第１メタル（ゲート電極２２ａ、下部電極２２ｂ、端子２２ｃやゲート線２２ｇｂ、トランスファパッド（不図示）等を含む）、ゲート絶縁膜２３、酸化物半導体膜２４ａ〜ｂ、第２メタル（ソースメタル２５ｓ、ドレインメタル２５ｄ、上部メタル２５ｂやソース線２５ｓｂ等を含む）、保護膜２６、画素電極２８、及び配向膜（不図示）が積層形成されている。
【０１００】
図２２は、図２１のＡ−Ａ線における断面図である。
【０１０１】
図２２に示すように、ゲート電極２２ａはゲート絶縁膜２３に覆われ、ゲート絶縁膜２３上にはゲート電極２２ａに対向する位置にチャネル部２４ａｃが形成された酸化物半導体膜２４ａが配置され、酸化物半導体膜２４ａ上にチャネル部２４ａｃを介して互いに離間してソース部Ｓ及びドレイン部ＤＲが設けられた構成となっている。
【０１０２】
ゲート電極２２ａは第１メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。
【０１０３】
ソース部Ｓは、ゲート絶縁膜２３や酸化物半導体膜２４ａの上層に設けられたソースメタル２５ｓで形成されている。
【０１０４】
ソースメタル２５ｓは第２メタルで形成され、実施形態１と同様、例えば、第１導電膜２５ｓｐ，第２導電膜２５ｓｑ及び第３導電膜２５ｓｒが順に積層された構成を有する。
【０１０５】
ドレイン部ＤＲは、酸化物半導体膜２４ａのうち、画素コンタクトホール２７ａの表面に露出した部分が低抵抗化された低抵抗領域２４ａｄで構成されている。
【０１０６】
低抵抗領域２４ａｄは、酸化物半導体膜２４ａのうち、画素コンタクトホール２７ａの表面に露出した部分を含む部分が低抵抗化処理されて、抵抗率が、チャネル部２４ａｃの抵抗率の１／１００００００００００〜１／１００程度となる高導電性を付与されたものである。低抵抗領域２４ａｄは、酸化物半導体膜２４ａの表面を含み、酸化物半導体膜２４ａの厚さの２分の１以下の厚さであることが好ましい。低抵抗領域２４ａｄにおける抵抗値は均一ではなく、例えば、酸化物半導体膜２４ａの表面からゲート絶縁膜２３側にいくに従って、徐々に抵抗が大きくなっている。また、図４においては、便宜上、低抵抗領域２４ａｄを線枠で区切って独立した領域として示しているが、酸化物半導体膜２４ａと一体化した領域のうちの一部が低抵抗領域２４ａｄとなっていればよく、独立した領域である必要はない。
【０１０７】
酸化物半導体膜２４ａの上層には、ドレインメタル２５ｄが設けられている。ドレインメタル２５ｄは、ソースメタル２５ｓと同一層に設けられ、例えば、チタン膜からなる第１導電膜２５ｄｐ、アルミニウム膜からなる第２導電膜２５ｄｑ、及び窒化モリブデン膜からなる第３導電膜２５ｄｒが順に積層された構成を有する。
【０１０８】
保護膜２６には、ドレインメタル２５ｄを貫通して酸化物半導体膜２４ａに達する画素コンタクトホール２７ａが設けられている。画素コンタクトホール２７ａの表面は画素電極２８で被覆されており、画素電極２８は、ドレイン部ＤＲである低抵抗領域２４ａｄと電気的に接続されている。
【０１０９】
本実施形態の薄膜トランジスタＴＲは、上記の構成を有することにより、画素電極２８とドレイン部ＤＲが直接接触して電気的に接続されるので、画素電極２８とドレイン部ＤＲとのコンタクト不良の発生を抑制することができる。特に、ドレインメタル２５ｄが、第１導電膜２５ｄｐ、第２導電膜２５ｄｑ、及び第３導電膜２５ｄｒの積層体として構成され、第２導電膜２５ｄｑがアルミニウム膜である場合には、アルミニウム膜が酸化されて表面が不動態皮膜で被覆されてしまうため、ドレインメタル２５ｄと画素電極２８との導通が十分に選らないでコンタクト不良となる虞がある。しかしながら、ドレイン部ＤＲが、酸化物半導体膜２４ａの一部が低抵抗化された低抵抗領域２４ａｄで構成されているので、画素電極２８とドレイン部ＤＲとの導通を低抵抗領域２４ａｄにおいて確保することができ、良好なコンタクトを得ることができる。
【０１１０】
図２３は、図２１のＢ−Ｂ線における断面図である。
【０１１１】
図２３に示すように、下部電極２２ｂはゲート絶縁膜２３に覆われ、ゲート絶縁膜２３上には下部電極２２ｂに対向する位置に、酸化物半導体からなるエッチストッパ層２４ｂが配置されている。エッチストッパ層２４ｂの上層には上部メタル２５ｂが設けられている。そして、エッチストッパ層２４ｂを覆う保護膜２６には、上部メタル２５ｂを貫通してエッチストッパ層２４ｂに達する補助容量コンタクトホール２７ｂが形成され、エッチストッパ層２４ｂのうち補助容量コンタクトホール２７ｂの表面に露出する部分を含む領域は、それ以外の部分よりも低抵抗化されて低抵抗領域２４ｂｔに形成され、これらが補助容量素子Ｃｓを構成している。
【０１１２】
下部電極２２ｂは第１メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。なお、下部電極２２ｂは、端子領域に設けられた補助容量端子ＴＣｓと接続されている。
【０１１３】
上部メタル２５ｂは、ソースメタル２５ｓやドレインメタル２５ｄと同一層に設けられ、例えば、チタン膜からなる第１導電膜２５ｄｐ、アルミニウム膜からなる第２導電膜２５ｄｑ、及び窒化モリブデン膜からなる第３導電膜２５ｄｒが順に積層された構成を有する。
【０１１４】
保護膜２６に設けられた補助容量コンタクトホール２７ｂの表面は画素電極２８で被覆されており、画素電極２８は、エッチストッパ層２４ｂに設けられた低抵抗領域２４ｂｔと接触して電気的に接続されている。
【０１１５】
なお、ゲート端子部ＴＧやソース端子部ＴＳの断面は、図示しないが、実施形態１におけるゲート端子部ＴＧの断面（図６）と同様の構成を有する。
【０１１６】
上記構成の液晶表示装置１０は、各画素電極毎に１つの画素が構成されており、各画素において、ゲート線２２ｇｂからゲート信号が送られて薄膜トランジスタＴＲがオン状態になったときに、ソース線２５ｓｂからソース信号が送られてソース部Ｓ（ソースメタル２５ｓ）及びドレイン部ＤＲ（低抵抗領域２４ａｄ）を介して、画素電極２８に所定の電荷を書き込まれ、画素電極２８と対向基板３０の共通電極との間で電位差が生じることになり、液晶層５０からなる液晶容量に所定の電圧が印加されるように構成されている。そして、液晶表示装置１０では、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを利用して、外部から入射する光の透過率を調整することにより、画像が表示される。
【０１１７】
なお、上記では、ＴＦＴ基板２０のソースメタル２５ｓやドレインメタル２５ｄ、上部メタル２５ｂ等を構成する第２メタルが、第１導電膜２５ｓｐ，２５ｄｐ，２５ｂｐ、第２導電膜２５ｓｑ，２５ｄｑ，２５ｂｑ及び第３導電膜２５ｓｒ，２５ｄｒ，２５ｂｒが順に積層された構成を有するとして説明したが、第３導電膜２５ｓｒ，２５ｄｒ，２５ｂｒを備えない構成（つまり、第１導電膜２５ｓｐ，２５ｄｐ，２５ｂｐ、及び、第２導電膜２５ｓｑ，２５ｄｑ，２５ｂｑの２層が積層された構成）であってもよく、その他の構成であってもよい。
【０１１８】
また、上記では、ＴＦＴ基板２０のソースメタル２５ｓやドレインメタル２５ｄ、上部メタル２５ｂ等を構成する第１メタルの第２導電膜２５ｓｑ，２５ｄｑ，２５ｂｑがアルミニウム膜であるとして説明したが、例えば、アルミニウムの合金からなる膜や、銅（Ｃｕ）またはその合金からなる膜等であってもよい。
【０１１９】
＜ＴＦＴ基板の製造方法＞
以下、図２４〜２６を用いて本実施形態のＴＦＴ基板２０を製造する方法について説明する。
【０１２０】
（第１メタル、ゲート絶縁膜、酸化物半導体膜、第２メタル形成）
まず、図２４（ａ）、（ｂ）に示すように、基板２１上に、例えばアルミニウム膜、チタン膜、及び窒化チタン膜の積層体からなる第１メタルを設け、ゲート電極２２ａ、下部電極２２ｂ等を形成する。
【０１２１】
次に、ゲート絶縁膜２３として、例えばＣＶＤ法を用いてＳｉＯ２膜を形成する。
【０１２２】
次いで、酸化物半導体膜２４ａ及びエッチストッパ層２４ｂを形成する。
【０１２３】
続いて、ゲート絶縁膜２３及び酸化物半導体膜２４ａの上層にソースメタル２５ｓ及びドレインメタル２５ｄが、ゲート絶縁膜２３及びエッチストッパ層２４ｂの上層に上部メタル２５ｂが形成されるように、第１導電膜、第２導電膜及び第３導電膜の積層体からなる第２メタルを形成する。このとき、ソースメタル２５ｓ、ドレインメタル２５ｄ、上部メタル２５ｂと同時に、ソース線２５ｓｂ等が形成されるパターンとなるように第２メタルを形成する。
【０１２４】
（保護膜、コンタクトホール形成・低抵抗化処理）
次に、図２５（ａ）、（ｂ）に示すように、保護膜２６として、例えばＣＶＤ法を用いてＳｉＯ２膜を形成する。そして、保護膜２６をドライエッチングすることにより、画素コンタクトホール２７ａ，補助容量コンタクトホール２７ｂ，コンタクトホール２７ｃ（図２１参照）を形成する。そして、酸化物半導体膜２４ａ及びエッチストッパ層２４ｂのうち、それぞれ、画素コンタクトホール２７ａ及び補助容量コンタクトホール２７ｂの表面に露出した領域に低抵抗化処理を行うことにより、当該酸化物半導体膜２４ａ及びエッチストッパ層２４ｂの露出面を含む部分を低抵抗化し、低抵抗領域２４ａｄ、及び２４ｂｔを形成する。低抵抗化処理は、実施形態１で低抵抗化処理として挙げたのと同様の方法により行うことができる。この低抵抗化処理により、酸化物半導体膜２４ａの厚さの２分の１以下の厚さが、酸化物半導体膜２４ａよりも抵抗の小さい低抵抗領域２４ａｄに形成される。また、エッチストッパ層２４ｂの厚さの２分の１以下の厚さが、エッチストッパ層２４ｂよりも抵抗の小さい低抵抗領域２４ｂｔに形成される。酸化物半導体膜２４ａの一部が低抵抗化されることにより形成された低抵抗領域２４ａｄは、ドレイン部ＤＲとなる。また、エッチストッパ層２４ｂの一部が低抵抗化されることにより形成された低抵抗領域２４ｂｔは、補助容量素子Ｃｓの上部電極部となる。
【０１２５】
（画素電極形成）
最後に、図２６（ａ）、（ｂ）に示すように、実施形態１と同様にして画素電極２８を形成する。
【０１２６】
以上のようにして、ＴＦＴ基板２０が作製される。なお、上記の方法で作成したＴＦＴ基板２０と、各画素毎にカラーフィルタが形成された対向基板３０と、を、対向配置させてシール材４０により貼り合わせ、両基板間に液晶材料を充填させて液晶層５０とすることにより、液晶表示装置１０を得ることができる。
【０１２７】
（実施形態３の効果）
本実施形態の薄膜トランジスタＴＲは、ドレインメタル２５ｄの表面の導電性能が劣化していても、実施形態１と同様、画素電極２８とドレイン部ＤＲが直接接触して電気的に接続されるので、画素電極２８とドレイン部ＤＲとのコンタクト不良の発生を抑制することができる。
【０１２８】
また、実施形態１において得られる効果に加え、実施形態３の構成によれば、ドレイン部ＤＲにドレインメタル２５ｄが設けられ、補助用容量素子Ｃｓにおいて上部メタル２５ｂが設けられているので、画素コンタクトホール２７ａや補助容量コンタクトホール２７ｂを形成する際、ドレインメタル２５ｄや上部メタル２５ｂが保護膜２６がオーバーエッチされるのを抑制することができる。そして、結果として、酸化物半導体膜２４ａがプラズマダメージを受けたり、僅かにエッチングされたりするのを抑制することができる。
【産業上の利用可能性】
【０１２９】
本発明は、薄膜トランジスタ基板及びそれを備えた液晶表示装置について有用である。
【符号の説明】
【０１３０】
ＴＲ       薄膜トランジスタ
Ｄ        ドレイン部
Ｓ        ソース部
１０      液晶表示装置
２０      薄膜トランジスタ基板（ＴＦＴ基板）
２１      基板
２２ａ    ゲート電極
２３      ゲート絶縁膜
２４ａ    酸化物半導体膜
２４ａｃ  チャネル部
２５ａ    酸化物半導体膜
２５ｓｐ    第１導電膜
２５ｓｑ    第２導電膜
２５ｓｒ    第３導電膜
２５ｓ    ソースメタル
２６、２６Ｂ      保護膜
２６Ａ    層間絶縁膜
２７ａ、２７ａｄ    画素コンタクトホール
２７ａｓ    ソースコンタクトホール
２８      画素電極
３０      対向基板
５０      液晶層
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
上記基板上に設けられたゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、該ゲート絶縁膜上に上記ゲート電極に対向する位置にチャネル部が形成された酸化物半導体膜、並びに、上記チャネル部を介して互いに離間して配されたソース部及びドレイン部を有する薄膜トランジスタと、
上記薄膜トランジスタを覆うように設けられ、上記ドレイン部に達する画素コンタクトホールを有する保護膜と、
上記保護膜上に設けられ、画素コンタクトホールを介して上記ドレイン部に電気的に接続された画素電極と、
を備えた薄膜トランジスタ基板であって、
上記ソース部は、上記ゲート絶縁膜及び上記酸化物半導体膜の上層に設けられたソースメタルで形成され、
上記ドレイン部は、上記酸化物半導体膜のうち、上記ゲート絶縁膜側とは反対側の表面を含む酸化物半導体膜の一部が低抵抗化された低抵抗領域のみで構成され、
上記画素電極は、上記ドレイン部に直接接触することにより該ドレイン部に電気的に接続され、
上記ドレイン部を構成する低抵抗領域は、上記酸化物半導体膜のうち上記画素コンタクトホールと接する領域に形成され、該低抵抗領域の厚さが上記酸化物半導体膜の２分の１以下であることを特徴とする薄膜トランジスタ基板。
【請求項２】
請求項１に記載された薄膜トランジスタ基板において、
上記ゲート絶縁膜及び上記酸化物半導体膜の上層であって上記保護膜の下層には、さらに層間絶縁膜が設けられ、
上記ソース部を構成するソースメタルは、上記層間絶縁膜の上層に形成され、
上記層間絶縁膜は、該層間絶縁膜表面から上記酸化物半導体膜に達するソースコンタクトホールが形成されると共に、該ソースコンタクトホールの表面に上記ソースメタルが形成されることにより該ソースメタルと上記酸化物半導体膜とが電気的に接続され、
上記酸化物半導体膜のうち、上記ソースメタルと接触する表面を含む酸化物半導体膜の一部は、低抵抗化された低抵抗領域に形成されていることを特徴とする薄膜トランジスタ基板。
【請求項３】
請求項１又は２に記載された薄膜トランジスタ基板において、
上記ソースメタルは、上記ゲート絶縁膜側から順に、第１導電膜、及びアルミニウムからなる第２導電膜が積層された構成を含むことを特徴とする薄膜トランジスタ基板。
【請求項４】
請求項３に記載された薄膜トランジスタ基板において、
上記第１導電膜は高融点金属膜で形成されることを特徴とする薄膜トランジスタ基板。
【請求項５】
請求項３又は４に記載された薄膜トランジスタ基板において、
上記ソースメタルは、上記第２導電膜の上記第１導電膜とは反対側にさらに第３導電膜が積層されていることを特徴とする薄膜トランジスタ基板。
【請求項６】
請求項１〜５のいずれかに記載された薄膜トランジスタ基板において、
上記酸化物半導体膜がＩＧＺＯ膜からなることを特徴とする薄膜トランジスタ基板。
【請求項７】
請求項１〜６のいずれかに記載された薄膜トランジスタ基板と、
上記薄膜トランジスタ基板に対向配置された対向基板と、
上記薄膜トランジスタ基板と上記対向基板との間に設けられた液晶層と、
を備えたことを特徴とする液晶表示装置。
【国際調査報告】
2012020525.tif 000029
2012020525.tif 000030
2012020525.tif 000031
2012020525.tif 000032