(57)【要約】  本発明に係る回路基板（１）は、二次元的に配列された画素に対応して、あるいは上記画素の所定数の一群に対応して、同一の絶縁性基板（２）上に設けられた複数のトランジスタ素子を備えている。その複数のトランジスタ素子の少なくとも１つは、酸化物半導体をチャネル層（１１）として備えた酸化物ＴＦＴ（１０）であり、少なくとも他の１つは、例えばアモルファスシリコン半導体をチャネル層（２１）として備えたａ−ＳｉＴＦＴ（２０）である。酸化物ＴＦＴ（１０）およびａ−ＳｉＴＦＴ（２０）は、共にボトムゲート型のトランジスタである。
2011125353.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配列された画素に対応して、あるいは上記画素の所定数の一群に対応して、同一の絶縁性基板上に設けられた複数のトランジスタ素子を備え、
上記複数のトランジスタ素子の少なくとも１つは、酸化物半導体をチャネル層として備えた第１の薄膜トランジスタ素子であり、
上記複数のトランジスタ素子の少なくとも他の１つは、(a)非晶質シリコン半導体、(b)微結晶シリコン半導体、またはこれら(a)(b)の半導体を積層した半導体をチャネル層として備えた第２の薄膜トランジスタ素子であり、
上記第１の薄膜トランジスタ素子および第２の薄膜トランジスタ素子が、共にボトムゲート型のトランジスタであること
を特徴とする回路基板。
【請求項２】
上記第１の薄膜トランジスタ素子のゲート電極と、上記第２の薄膜トランジスタ素子のゲート電極とが、同一の導電層によって形成されており、
かつ、上記第１の薄膜トランジスタ素子のソース電極およびドレイン電極と、上記第２の薄膜トランジスタ素子のソース電極およびドレイン電極とが、同一の導電層によって形成されていること
を特徴とする請求項１に記載の回路基板。
【請求項３】
上記第１の薄膜トランジスタ素子の上記チャネル層とゲート電極との間には、ＳｉＯ２を主成分とするゲート絶縁膜が挟持され、
上記第２の薄膜トランジスタ素子の上記チャネル層とゲート電極との間には、チャネル層側からＳｉＮＸを主成分とするゲート絶縁膜およびＳｉＯ２を主成分とするゲート絶縁膜が順に積層されて挟持され、
かつ、両ゲート絶縁膜に共通するＳｉＯ２の層は、同一の層として形成されていること
を特徴とする請求項１または２に記載の回路基板。
【請求項４】
上記第１の薄膜トランジスタ素子の上記チャネル層とゲート電極との間には、チャネル層側からＳｉＯ２を主成分とするゲート絶縁膜およびＳｉＮＸを主成分とするゲート絶縁膜が順に積層されて挟持され、
上記第２の薄膜トランジスタ素子の上記チャネル層とゲート電極との間には、ＳｉＮＸを主成分とするゲート絶縁膜が挟持され、
かつ、両ゲート絶縁膜に共通するＳｉＮＸの層は、同一の層として形成されていること
を特徴とする請求項１または２に記載の回路基板。
【請求項５】
上記第１の薄膜トランジスタ素子および第２の薄膜トランジスタ素子は、光センサ回路を構成しており、
上記第１の薄膜トランジスタ素子は、上記光センサ回路のセンサ出力の役割を担い、
上記第２の薄膜トランジスタ素子は、上記光センサ回路の光センサ素子の役割を担っていること
を特徴とする請求項１から４のいずれか１項に記載の回路基板。
【請求項６】
上記複数のトランジスタ素子の一部となる第１のトランジスタ素子を回路的に保護する保護回路であって、上記複数のトランジスタ素子の一部となる第２のトランジスタ素子を備えた保護回路を含み、
上記第１のトランジスタ素子は、上記第１の薄膜トランジスタ素子からなり、
上記第２のトランジスタ素子は、上記第２の薄膜トランジスタ素子からなっていること
を特徴とする請求項１から５のいずれか１項に記載の回路基板。
【請求項７】
請求項１から６のいずれか１項に記載の回路基板を備えたこと
を特徴とする表示装置。
【請求項８】
チャネル層を形成する半導体の種類が異なる第１の薄膜トランジスタ素子と第２の薄膜トランジスタ素子とを同一の絶縁性基板上に形成する回路基板の製造方法であって、
上記絶縁性基板上に形成した同一の導電層のパターニングによって、上記第１および第２の薄膜トランジスタ素子の各ゲート電極を形成する第１の工程と、
上記各ゲート電極の上にゲート絶縁膜を形成する第２の工程と、
上記第１および第２の薄膜トランジスタ素子の各チャネル層を形成した後、同一の導電層のパターニングによって、上記第１および第２の薄膜トランジスタ素子のソース電極およびドレイン電極を形成する第３の工程とを含んでいること
を特徴とする回路基板の製造方法。
【請求項９】
上記第２の工程は、
上記第１の薄膜トランジスタ素子のチャネル層を形成する半導体に適した絶縁性材料を用いて、上記各ゲート電極を被覆する第１の絶縁層を形成する工程と、
上記第２の薄膜トランジスタ素子のチャネル層を形成する半導体に適した絶縁性材料を用いて、上記第２の薄膜トランジスタ素子のチャネル層の形成位置に対応した位置において、上記第１の絶縁層上に第２の絶縁層を局所的に形成する工程とを含んでいること
を特徴とする請求項８に記載の回路基板の製造方法。
【請求項１０】
上記第２の工程は、
上記第２の薄膜トランジスタ素子のチャネル層を形成する半導体に適した絶縁性材料を用いて、上記各ゲート電極を被覆する第１の絶縁層を形成する工程と、
上記第１の薄膜トランジスタ素子のチャネル層を形成する半導体に適した絶縁性材料を用いて、上記第１の薄膜トランジスタ素子のチャネル層の形成位置に対応した位置において、上記第１の絶縁層上に第２の絶縁層を局所的に形成する工程とを含んでいること
を特徴とする請求項８に記載の回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを搭載した回路基板と、その回路基板を備えた表示装置と、その回路基板の製造方法とに関するものである。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）は、例えば液晶表示装置（ＬＣＤ）の画素のスイッチングを司る回路素子、あるいはＬＣＤのドライバを構成する回路素子などの用途に広く用いられてきた。近年では、ＬＣＤに要求される大画面、高精細および高フレームレートなどの性能向上を達成するために、ＴＦＴに対しても、高性能および高信頼性が益々求められている。【０００３】
ＴＦＴの高性能および高信頼性の追求に伴い、チャネル層を構成することが可能な半導体の種類に応じて、ＴＦＴの種類は多様化している。その中で、単結晶シリコンＴＦＴ，非晶質（アモルファス）シリコン（ａ−Ｓｉ）ＴＦＴ，多結晶シリコン（ｐｏｌｙ−Ｓｉ）ＴＦＴについては、量産技術が確立され、微結晶シリコン（μｃ−Ｓｉ）ＴＦＴ、酸化物ＴＦＴ、有機ＴＦＴの研究開発が活発に進められている。【０００４】
下掲の特許文献１には、ＺｎＯなどの透明導電性の酸化物半導体をチャネル層に用いたＴＦＴの構成と製造方法とが開示されている。上記酸化物半導体は、低温で成膜でき、かつ可視光に対して透明であるため、プラスチック板やフィルムなどの基板上にフレキシブルな透明ＴＦＴを形成することが可能であるとされている。【０００５】
図１４は、従来のボトムゲート型（逆スタガ型）ＴＦＴの構造を示す断面図である。当該ＴＦＴは、基板１０１上にゲート電極１０２を設け、その上に第１の絶縁膜１０３、チャネル層としての酸化物半導体層１０４、エッチングストップ層として機能する第２の絶縁膜１０５、ソース電極１０６およびドレイン電極１０７を設けることにより構成される。【０００６】
上記酸化物半導体層１０４として、Ｉｎと、Ｚｎと、Ｏとを含むアモルファス酸化物を用いる場合、室温で作製することができるため、絶縁膜にもスパッタ法を用いるならば、すべての成膜工程を室温で形成できる。また、基板としてプラスチック基板やプラスチックフィルムなどを用いることもできる。【０００７】
さらに、上記第２の絶縁膜１０５がチャネル領域を保護しているため、ソース電極１０６およびドレイン電極１０７をドライエッチングはもちろんウェットエッチングによるパターニングで形成することも可能となると特許文献１には記載されている。【０００８】
なお、下掲の特許文献２には、実施の形態として後述する１トランジスタ型光センサ回路が開示されている。【０００９】
また、下掲の特許文献３には、非晶質半導体にて形成された受光部を備えた光電変換素子と、多結晶半導体にて形成された半導体層を備えたスイッチング素子とが、透光性基板上に設けられた回路基板が開示されている。【００１０】
さらに、下掲の特許文献４には、画素表示部中に、非単結晶半導体からなる画素スイッチを備えているとともに、単結晶半導体からなる周辺駆動回路を、上記画素スイッチの駆動用に備えている液晶表示装置が開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】日本国公開特許公報「特開２００８−１６６７１６号（２００８年７月１７日公開）」
【特許文献２】国際公開「ＷＯ２００７−１４５３４７号（２００７年１２月２１日公開）」
【特許文献３】日本国公開特許公報「特開２００５−７２１２６号（２００５年３月１７日公開）」
【特許文献４】日本国公開特許公報「特開平１０−２９３３２２号（１９９８年１１月４日公開）」
【特許文献５】国際公開「ＷＯ２００９−０２５１２０号（２００９年２月２６日公開）」
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところが、上記特許文献３および４に開示された構成では、特性の異なるＴＦＴが同一の基板上に設けられているものの、どのＴＦＴもトップゲート型（正スタガ型）ＴＦＴである。したがって、特許文献３および４に開示された構成を、画素に対して表示面とは反対側から表示用の光を照射するバックライトタイプの表示装置に適用した場合、表示用の光が半導体層（チャネル層）に直接入射するため、ＴＦＴのオフ電流が上昇する問題、経時的な特性変化、または劣化を招く問題が生じる。【００１３】
また、特許文献３の回路基板を、例えばタッチパネル機能を持たせた表示装置のように、画像表示のためのバックライトの点灯と、タッチ位置を検出するセンシングとを同時に行うことのできる表示装置に適用した場合、表示用の光は、センシングに対しノイズ光となる。【００１４】
したがって、表示用の光がチャネル層に直接入射しないようにするには、チャネル層の下層に遮光層が必要となるため、製造工程が長くなりコスト高となる。【００１５】
本発明は、上記の問題に鑑みてなされたものであり、その目的は、半導体の種類が異なる複数のＴＦＴが搭載された回路基板の性能を、低コストで充分に発揮させることができる構成と、その製造方法とを提供することにある。
【課題を解決するための手段】
【００１６】
本発明に係る回路基板は、
(1)マトリクス状に配列された画素に対応して、あるいは上記画素の所定数の一群に対応して、同一の絶縁性基板上に設けられた複数のトランジスタ素子を備え、
(2)上記複数のトランジスタ素子の少なくとも１つは、酸化物半導体をチャネル層として備えた第１の薄膜トランジスタ素子であり、
(3)上記複数のトランジスタ素子の少なくとも他の１つは、(a)非晶質シリコン半導体、(b)微結晶シリコン半導体、またはこれら(a)(b)の半導体を積層した半導体をチャネル層として備えた第２の薄膜トランジスタ素子であり、
(4)上記第１の薄膜トランジスタ素子および第２の薄膜トランジスタ素子が、共にボトムゲート型のトランジスタであることを特徴とする。【００１７】
上記の構成において、酸化物半導体をチャネル層（半導体層または活性層ともいう）として備えた第１の薄膜トランジスタ素子は、サイズを大きくせずに高い出力電圧が得られるという第１の特性を備えている。【００１８】
一方、(a)非晶質シリコン半導体、(b)微結晶シリコン半導体、またはこれら(a)(b)の半導体を積層した半導体（非酸化物半導体）をチャネル層として備えた第２の薄膜トランジスタ素子は、光に対する感度が高く、高抵抗という第２の特性を備えている。【００１９】
したがって、それぞれの特性を活かした電気回路を同一の絶縁性基板上に搭載した回路基板を得ることができる。【００２０】
上記第１の特性を備えた第１の薄膜トランジスタ素子は、サイズを小さく形成できるので、例えば画素のスイッチング素子、あるいは画素または複数画素に対応して設けられた光センサ回路の出力素子などに好適であり、この場合、画素の開口率の低下を抑制することができる。【００２１】
上記第２の特性を備えた第２の薄膜トランジスタ素子は、例えば上記光センサ回路の光センサ素子または上記スイッチング素子を回路的に保護する保護回路を構成する回路素子などとして好適である。【００２２】
第２の薄膜トランジスタ素子を上記光センサ素子に適用した場合には、タッチパネル機能を備えた表示装置に好適な回路基板を構成することができる。【００２３】
この回路基板を、画素に対して表示面とは反対側から表示用の光を照射するバックライトタイプの表示装置に適用した場合、さらに以下の利点を生む。すなわち、表示用の光を各薄膜トランジスタ素子のゲート電極が遮光するので、特に、第１の薄膜トランジスタ素子の特性劣化を、遮光膜を別途設けなくても防止できるという効果が得られる。【００２４】
加えて、第２の薄膜トランジスタ素子を用いたセンシングに対しノイズ光となる表示用の光を、ゲート電極によって遮光することができるという効果も得られる。【００２５】
これにより、遮光層を別途に設ける必要が無いので、半導体の種類が異なる複数の薄膜トランジスタ素子が搭載された回路基板の性能を、低コストで充分に発揮させることができるという効果を奏する。【００２６】
なお、本発明の回路基板に関する構成(5)〜(18)については、実施形態の項において後述する。【００２７】
本発明の回路基板の製造方法は、
(19)チャネル層を形成する半導体の種類が異なる第１の薄膜トランジスタ素子と第２の薄膜トランジスタ素子とを同一の絶縁性基板上に形成する回路基板の製造方法であって、
(20)上記絶縁性基板上に形成した同一の導電層のパターニングによって、上記第１および第２の薄膜トランジスタ素子の各ゲート電極を形成する第１の工程と、
(21)上記各ゲート電極の上にゲート絶縁膜を形成する第２の工程と、
(22)上記第１および第２の薄膜トランジスタ素子の各チャネル層を形成した後、同一の導電層のパターニングによって、上記第１および第２の薄膜トランジスタ素子のソース電極およびドレイン電極を形成する第３の工程とを含んでいることを特徴とする。【００２８】
上記の構成によれば、回路基板の発明について既に説明したように、高性能の回路基板を安価に製造することができる。【００２９】
なお、ある着目した請求項に記載された構成と、その他の請求項に記載された構成との組み合わせが、その着目した請求項で引用された請求項に記載された構成との組み合わせのみに限られることはなく、本発明の目的を達成できる限り、その着目した請求項で引用されていない請求項に記載された構成との組み合わせが可能である。
【発明の効果】
【００３０】
本発明に係る回路基板は、以上のように、マトリクス状に配列された画素に対応して、あるいは上記画素の所定数の一群に対応して、同一の絶縁性基板上に設けられた複数のトランジスタ素子を備え、上記複数のトランジスタ素子の少なくとも１つは、酸化物半導体をチャネル層として備えた第１の薄膜トランジスタ素子であり、上記複数のトランジスタ素子の少なくとも他の１つは、(a)非晶質シリコン半導体、(b)微結晶シリコン半導体、またはこれら(a)(b)の半導体を積層した半導体をチャネル層として備えた第２の薄膜トランジスタ素子であり、上記第１の薄膜トランジスタ素子および第２の薄膜トランジスタ素子が、共にボトムゲート型のトランジスタであることを特徴とする。【００３１】
それゆえ、半導体の種類が異なる複数の薄膜トランジスタ素子が搭載された回路基板の性能を、低コストで充分に発揮させることができるという効果を奏する。【００３２】
本発明の回路基板の製造方法は、以上のように、絶縁性基板上に形成した同一の導電層のパターニングによって、第１および第２の薄膜トランジスタ素子の各ゲート電極を形成する第１の工程と、上記各ゲート電極の上に絶縁膜を形成する第２の工程と、上記第１および第２の薄膜トランジスタ素子の各チャネル層を形成した後、同一の導電層のパターニングによって、上記第１および第２の薄膜トランジスタ素子のソース電極およびドレイン電極を形成する第３の工程とを含んでいることを特徴とする。【００３３】
それゆえ、高性能の回路基板を安価に製造することができるという効果を奏する。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態に係る回路基板の基本的な構成を概略的に示す断面図である。
【図２】図１に示す回路基板の基本的な構成の変形例を概略的に示す断面図である。
【図３】液晶表示装置のアクティブマトリクス基板上に形成された複数の画素および光センサ回路の回路構成を示す回路図である。
【図４】液晶表示装置の構成を示す概略ブロック図である。
【図５】上記光センサ回路の動作を示すタイミングチャートである。
【図６】図１に示す回路基板の製造工程を順番に示す工程図である。
【図７】図２に示す回路基板の製造工程を順番に示す工程図である。
【図８】本実施形態の液晶表示装置の概略的構成を示すブロック図である。
【図９】図８に図示した領域Ｓｂ内に作り込まれた保護回路および画素回路の回路構成を示す回路図である。
【図１０】上記保護回路の他の回路構成を示す回路図である。
【図１１】上記保護回路を構成する双方向ダイオードをＴＦＴの回路記号を用いて示す回路図である。
【図１２】上記保護回路およびＴＦＴの模式的な平面図である。
【図１３】図１２に示すＡ−Ａ’線に沿う、上記保護回路の模式的な断面図である。
【図１４】従来のボトムゲート型（逆スタガ型）ＴＦＴの構造を示す断面図である。
【発明を実施するための形態】
【００３５】
〔実施の形態１〕
本発明の実施の一形態について図面に基づいて説明すれば、以下のとおりである。但し、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限り、この発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例に過ぎない。
【００３６】
（回路基板の基本構成）
初めに、図１を参照しながら本発明の回路基板１の基本的な構成について説明する。図１は、回路基板１の基本的な構成を概略的に示す断面図である。
【００３７】
図１に示すように、回路基板１は、マトリクス状に配列された画素（図３参照）に対応して、あるいは上記画素の所定数の一群に対応して、同一の絶縁性基板２上に設けられた複数のトランジスタ素子を備えている。
【００３８】
その複数のトランジスタ素子の少なくとも１つは、第１の薄膜トランジスタ素子１０であり、第１の薄膜トランジスタ素子１０は、酸化物半導体をチャネル層（半導体層または活性層ともいう）１１として備えている。なお、第１の薄膜トランジスタ素子１０を、以降、酸化物ＴＦＴ１０と呼ぶ。酸化物半導体としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏに代表されるアモルファス酸化物材料が適しており、酸化亜鉛（ＺｎＯ）に代表される多結晶材料を用いることもできる。
【００３９】
また、上記複数のトランジスタ素子の少なくとも他の１つは、第２の薄膜トランジスタ素子２０である。第２の薄膜トランジスタ素子２０は、水素化アモルファスシリコン半導体（ａ−Ｓｉ：Ｈ）をチャネル層２１として備え、上記酸化物ＴＦＴ１０とは回路的な役割が異なっている。なお、第２の薄膜トランジスタ素子２０を、以降、ａ−ＳｉＴＦＴ２０と呼ぶ。
【００４０】
上記チャネル層２１の構成材料としては、アモルファスシリコン半導体に限られず、微結晶シリコン半導体（マイクロクリスタルシリコン半導体、すなわちμｃ−Ｓｉ）、またはａ−Ｓｉ：Ｈとμｃ−Ｓｉとを積層した積層半導体を採用することができる。積層半導体は、１層では受光し切れない波長帯域をカバーすることができるため、広い波長帯域に対して高感度の光センサ素子を形成することができる。
【００４１】
なお、酸化物ＴＦＴ１０およびａ−ＳｉＴＦＴ２０の細部の構成については、後述する。
【００４２】
上記の構成において、酸化物ＴＦＴ１０は、サイズを大きくせずに高い出力電圧が得られる（移動度が、ａ−ＳｉＴＦＴの約２０倍）ので、画素の開口率の低下を抑制できる反面、光（特に可視光）に対する感度が低いという第１の特性を備えている。一方、ａ−ＳｉＴＦＴ２０は、光に対する感度が高い反面、移動度が低いため出力電圧が低いという第２の特性を備えている。
【００４３】
つまり、上記第１の特性を備えた酸化物ＴＦＴ１０と、第２の特性を備えたａ−ＳｉＴＦＴ２０とは、回路的に異なる役割を果たすことができる。したがって、上記の構成によれば、上記異なる役割のそれぞれを活かした電気回路を実装した性能の良い回路基板１を得ることができる。
【００４４】
（回路基板の応用例−光センサ回路）
上記回路基板１の一応用例を図３に示す。図３は、液晶表示装置のアクティブマトリクス基板上に形成された複数の画素３０および光センサ回路４０の回路構成を示す回路図である。このアクティブマトリクス基板が、回路基板１に相当する。その中でも、光センサ回路４０に対して、回路基板１の上記基本構成が適用されている。
【００４５】
なお、図３は、後で図４に基づいて説明する液晶表示装置５０に備えられた表示パネル５１に図示した領域Ｓａ内に作りこまれた回路構成を示している。
【００４６】
まず、光センサ回路４０について概略的に説明すると、図３に示すように、上記酸化物ＴＦＴ１０およびａ−ＳｉＴＦＴ２０が、光センサ回路４０を構成しており、酸化物ＴＦＴ１０は、光センサ回路４０のセンサ出力（出力アンプ）の役割を担い、ａ−ＳｉＴＦＴ２０は、光センサ回路４０の光センサ素子の役割を担っている。
【００４７】
より具体的には、光センサ回路４０は、センサ出力の役割を担うトランジスタを１つだけ用いた１Ｔ（トランジスタの略）方式の回路として構成されている。酸化物ＴＦＴ１０は、ソースフォロワトランジスタ（電圧フォロワトランジスタ）として機能する。酸化物ＴＦＴ１０のドレインはＡＭＰ電源供給バスラインＶｓm（ｍは画素の列番号を示す自然数）に接続され、ソースは光センサ出力バスラインＶｏm+1に接続されている。上記ＡＭＰ電源供給バスラインＶｓmおよび光センサ出力バスラインＶｏm+1は、図４に示すセンサ読出し回路５５に接続され、ＡＭＰ電源供給バスラインＶｓmにはセンサ読出し回路５５から電源電圧ＶＤＤが印加される。
【００４８】
また、酸化物ＴＦＴ１０のベースには、フォトダイオードとして機能するａ−ＳｉＴＦＴ２０のソースが接続されるとともに、昇圧用コンデンサ４１の一端が接続されている。
【００４９】
図１に示すように、ａ−ＳｉＴＦＴ２０のドレイン電極２６はゲート電極２２（ベース）と短絡されている。すなわち、図３にも示すように、ａ−ＳｉＴＦＴ２０はダイオード接続の構成を有しており、ソース電極２５をカソード、ドレイン電極２６をアノードとするフォトダイオードとして機能する。
【００５０】
さらに、ａ−ＳｉＴＦＴ２０のドレインは、図４に示すセンサ走査信号線駆動回路５４からリセット信号ＲＳＴが送られるフォトダイオードリセット用配線Ｖｒｓｔn（ｎは画素の行番号を示す自然数）に接続され、昇圧用コンデンサ４１の他端は、光センサ行選択信号ＲＷＳが送られる光センサ行選択用配線Ｖｒｗnに接続されている。なお、光センサ行選択信号ＲＷＳは、マトリクス状に並んでいる光センサ回路の特定行を選択し、その特定行にある光センサ回路４０から検出信号を出力させる役割を持っている。
【００５１】
上記の構成において、酸化物ＴＦＴ１０は、サイズを大きくせずに高い出力電圧が得られるので、画素の開口率の低下を抑制できる反面、光に対する感度が低いという前記第１の特性を備えているから、光センサ回路４０のセンサ出力の役割に適している。
【００５２】
一方、ａ−ＳｉＴＦＴ２０は、光に対する感度が高い反面、移動度が低いため出力電圧が低いという前記第２の特性を備えているから、光センサ回路４０の光センサ素子の役割に適している。なお、光センサ素子には、紫外光領域、可視光領域および赤外光領域のいずれかの波長帯に対する感度を有していることが求められる。ａ−Ｓｉ：Ｈは、５００〜６００ｎｍ付近に感度のピークを持つように、ほぼ可視光領域全体にわたる良好な感度を有している。
【００５３】
これにより、酸化物ＴＦＴ１０およびａ−ＳｉＴＦＴ２０は、画素の開口率の低下抑制、高感度、応答速度が速いという優れた利点を備えた光センサ回路４０を構成することができる。ａ−ＳｉＴＦＴ２０のチャネル層２１に、μｃ−Ｓｉ、またはａ−Ｓｉ：Ｈとμｃ−Ｓｉとを積層した積層半導体を採用した場合でも同様である。
【００５４】
また、そのような光センサ回路４０の優れた利点は、例えば液晶を用いた画素がマトリクス状に配列されたアクティブマトリクス基板内に、複数の光センサ回路４０を実装することにより、タッチパネル機能または画像スキャナ機能などを備えた液晶表示装置を構成する場合に、極めて有利となる。
【００５５】
なお、光センサ回路４０の動作については、後述する。
【００５６】
（画素の構成）
図３に示すように、上記光センサ回路４０が設けられた回路基板１上には、さらに、ゲート配線Ｇnおよびソース配線Ｓmがマトリクス状に形成され、両線の交差位置に対応して、上記画素３０を駆動するスイッチング素子、液晶容量を形成する画素電極、補助容量等、画素３０を構成する周知の要素が形成されている。なお、各画素３０の補助容量は、補助容量線Ｃｓnに接続されている。
【００５７】
光センサ回路４０は全ての画素３０と同数設けてもよいし、画素３０の所定数の一群に対応して設けてもよい。光センサ回路４０の数は、光検出のために求められる解像度との兼ね合いにより、決めればよい。
【００５８】
図３に示す例では、３つの画素３０に１つの光センサ回路４０を設けている。３つの画素３０として、フルカラー表示に対応したＲ（赤），Ｇ（緑），Ｂ（青）の３つの画素を割り当てることができる。
【００５９】
なお、ソース配線Ｓmは、前記ＡＭＰ電源供給バスラインＶｓmを兼ね、ソース配線Ｓmに隣り合うソース配線Ｓm+1は、前記光センサ出力バスラインＶｏm+1を兼ねている。
【００６０】
（ＴＦＴの細部の構成例１）
本実施形態では、図１に示すように、上記酸化物ＴＦＴ１０およびａ−ＳｉＴＦＴ２０は、共にボトムゲート型のトランジスタとして構成されている。
【００６１】
より具体的には、酸化物ＴＦＴ１０は、ボトムゲートとしてのゲート電極１２を備え、ＳｉＯ２を主成分とする第１のゲート絶縁膜（第１の絶縁層）３がゲート電極１２を覆っている。第１のゲート絶縁膜３上に、上記チャネル層１１が成膜され、チャネル層１１上にＳｉＯ２を主成分とするエッチングストッパ１４が積層されている。
【００６２】
さらに、チャネル層１１およびエッチングストッパ１４のソース側の各側面を覆うソース電極１５が、第１のゲート絶縁膜３の上面からエッチングストッパ１４の上面に至る範囲で形成されている。同様に、チャネル層１１およびエッチングストッパ１４のドレイン側の側面を覆うドレイン電極１６が、第１のゲート絶縁膜３の上面からエッチングストッパ１４の上面に至る範囲で形成されている。
【００６３】
ａ−ＳｉＴＦＴ２０も、酸化物ＴＦＴ１０と同様に、ボトムゲートとしてのゲート電極２２を備え、ゲート電極２２を、酸化物ＴＦＴ１０と共有された第１のゲート絶縁膜３が覆っている。ただし、ａ−ＳｉＴＦＴ２０の場合、第１のゲート絶縁膜３上に、ＳｉＮＸを主成分とする第２のゲート絶縁膜（第２の絶縁層）２３が局所的に成膜され、第２のゲート絶縁膜２３上に、上記チャネル層２１が成膜されている。また、チャネル層２１上には、ソース側とドレイン側とに分離された導電層２４が積層されている。導電層２４には、ｎ型不純物が比較的高濃度にドープされたｎ＋ａ−Ｓｉまたはｎ＋μｃ−Ｓｉを用いることができる。
【００６４】
さらに、第２のゲート絶縁膜２３、チャネル層２１および導電層２４のソース側の各側面を覆うソース電極２５が、第１のゲート絶縁膜３の上面から導電層２４のソース側の上面に至る範囲で形成されている。同様に、第２のゲート絶縁膜２３、チャネル層２１および導電層２４のドレイン側の各側面を覆うドレイン電極２６が、第１のゲート絶縁膜３の上面から導電層２４のドレイン側の上面に至る範囲で形成されている。
【００６５】
酸化物ＴＦＴ１０およびａ−ＳｉＴＦＴ２０は、ＳｉＮＸを主成分とするパッシベーション膜４によって被覆され保護されている。
【００６６】
なお、ａ−ＳｉＴＦＴ２０のドレイン電極２６は、第１のゲート絶縁膜３に形成されたスルーホールを介して、ゲート電極２２と短絡されている。
【００６７】
（ＴＦＴの細部の構成例２）
上述のように、上記酸化物ＴＦＴ１０およびａ−ＳｉＴＦＴ２０では、ａ−ＳｉＴＦＴ２０が備える絶縁膜を、上記第１のゲート絶縁膜３と第２のゲート絶縁膜２３との２層構造とした。
【００６８】
しかし、第１のゲート絶縁膜３の主成分をＳｉＯ２からＳｉＮＸに置き換えることによって、図１の構成とは逆に、酸化物ＴＦＴ１０が備える絶縁膜を２層構造としてもよい。
【００６９】
その具体的な構成を図２に示す。図２は、図１に示す回路基板の基本的な構成の変形例を概略的に示す断面図である。なお、図１に示す部材と同じ部材には、同じ符号を付して、その詳細な説明を省略する。
【００７０】
図２に示す回路基板１Ａは、共にボトムゲート型のトランジスタとして構成された酸化物ＴＦＴ１０Ａおよびａ−ＳｉＴＦＴ２０Ａを備えている。
【００７１】
より具体的には、酸化物ＴＦＴ１０Ａは、ボトムゲートとしてのゲート電極１２を備え、ＳｉＮＸを主成分とする第１のゲート絶縁膜（第１の絶縁層）３Ａがゲート電極１２を覆っている。第１のゲート絶縁膜３上には、ＳｉＯ２を主成分とする第２のゲート絶縁膜（第２の絶縁層）２３Ａが局所的に成膜され、第２のゲート絶縁膜２３Ａ上に、上記チャネル層１１およびエッチングストッパ１４がこの順に成膜されている。ソース電極１５およびドレイン電極１６については、それらが第２のゲート絶縁膜２３Ａ上に設けられている点を除けば、図１の構成と変わりない。
【００７２】
一方、ａ−ＳｉＴＦＴ２０Ａも、酸化物ＴＦＴ１０Ａと同様に、ボトムゲートとしてのゲート電極２２を備え、ゲート電極２２を、酸化物ＴＦＴ１０Ａと共有された第１のゲート絶縁膜３Ａが覆っている。そのほか、図１のａ−ＳｉＴＦＴ２０から第２のゲート絶縁膜２３を取り除いた以外の構成は、ａ−ＳｉＴＦＴ２０と同じである。
【００７３】
さらに、酸化物ＴＦＴ１０Ａおよびａ−ＳｉＴＦＴ２０Ａが、ＳｉＮＸを主成分とするパッシベーション膜４によって被覆され保護されている点も、図１の構成と同じである。
【００７４】
なお、ａ−ＳｉＴＦＴ２０Ａのドレイン電極２６は、第１のゲート絶縁膜３Ａに形成されたスルーホールを介して、ゲート電極２２と短絡されている。
【００７５】
（ＴＦＴの構造による利点１）
このように、酸化物ＴＦＴ１０およびａ−ＳｉＴＦＴ２０、あるいは酸化物ＴＦＴ１０Ａおよびａ−ＳｉＴＦＴ２０Ａがともにボトムゲート型であることにより、例えば、バックライトを備え、バックライトの出射光強度を上記画素３０によって変調する表示装置に上記回路基板１または回路基板１Ａを搭載した場合、バックライトの出射光をゲート電極１２および２２が遮光することができる。特に、酸化物ＴＦＴ１０または酸化物ＴＦＴ１０Ａの特性劣化を、遮光膜を別途設けなくても防止できるという効果が得られる。
【００７６】
加えて、ａ−ＳｉＴＦＴ２０またはａ−ＳｉＴＦＴ２０Ａを用いたセンシングに対しノイズ光となるバックライトの出射光を、ゲート電極１２および２２によって遮光することができるという効果も得られる。
【００７７】
これにより、遮光層を別途に設ける必要が無いので、半導体の種類が異なる複数の薄膜トランジスタ素子が搭載された回路基板の性能を、低コストで充分に発揮させることができる。
【００７８】
（ＴＦＴの構造による利点２）
また、後で回路基板１および回路基板１Ａの製造工程を詳述するが、ゲート電極１２とゲート電極２２とが、同一の導電層（のパターニング）によって形成されており、かつ、ソース電極１５，２５およびドレイン電極１６，２６が、同一の導電層（のパターニング）によって形成されている。
【００７９】
これにより、既に説明したように、バックライトを備えた表示装置に上記回路基板１または回路基板１Ａを搭載した場合に、画素３０の開口率の低下抑制、高感度、応答速度が速いという優れた利点を劣化させることなく、製造工程を簡素化でき、コストを軽減できるという格段の効果を得ることができる。
【００８０】
（ＴＦＴの構造による利点３）
既に説明したように、回路基板１では、酸化物ＴＦＴ１０の上記チャネル層１１は、酸化物系のＳｉＯ２を主成分とする第１のゲート絶縁膜３と、ＳｉＯ２を主成分とするエッチングストッパ１４とによって挟まれている。
【００８１】
一方、ａ−ＳｉＴＦＴ２０の上記チャネル層２１は、ａ−ＳｉＴＦＴ２０のゲート絶縁膜をＳｉＮＸ／ＳｉＯ２の２層構造とする結果、窒化物系のＳｉＮＸを主成分とする第２のゲート絶縁膜２３と、ＳｉＮＸを主成分とするパッシベーション膜４とによって挟まれている。
【００８２】
また、回路基板１Ａでは、酸化物ＴＦＴ１０のゲート絶縁膜をＳｉＯ２／ＳｉＮＸの２層構造とする結果、酸化物ＴＦＴ１０のチャネル層１１は、酸化物系のＳｉＯ２を主成分とする第２のゲート絶縁膜２３Ａと、ＳｉＯ２を主成分とするエッチングストッパ１４とによって挟まれている。
【００８３】
一方、ａ−ＳｉＴＦＴ２０Ａの上記チャネル層２１は、窒化物系のＳｉＮＸを主成分とする第１のゲート絶縁膜３Ａと、ＳｉＮＸを主成分とするパッシベーション膜４とによって挟まれている。
【００８４】
さらに、第１のゲート絶縁膜３は、酸化物ＴＦＴ１０およびａ−ＳｉＴＦＴ２０に共通する同一の層として形成され、第１のゲート絶縁膜３Ａは、酸化物ＴＦＴ１０Ａおよびａ−ＳｉＴＦＴ２０Ａに共通する同一の層として形成されている。
【００８５】
これにより、チャネル層１１を構成する酸化物半導体と、チャネル層２１を構成するアモルファスシリコン半導体とが、それぞれに適したゲート絶縁膜あるいはパッシベーション膜と接することができる。
【００８６】
つまり、酸化物半導体に還元性材料（ここでは、チャネル層２１を形成する水素化ａ−Ｓｉおよびパッシベーション膜４を形成するＳｉＮＸ）が接すると、還元され、その特性が劣化するが、上記の構成では、酸化物半導体に酸化物が接するため、その特性が劣化するのを防止できる。
【００８７】
また、アモルファスシリコン半導体またはマイクロクリスタルシリコン半導体に酸化物が接すると、酸化され、その特性が劣化するが、上記の構成では、アモルファスシリコン半導体またはマイクロクリスタルシリコン半導体に還元性材料が接するため、その特性が劣化するのを防止できる。
【００８８】
加えて、第１のゲート絶縁膜３または第１のゲート絶縁膜３Ａは、単一の層として形成されているので、製造工程のさらなる簡素化とコストダウンとを図ることもできる。
【００８９】
（表示装置の構成）
上記回路基板１または回路基板１Ａが搭載される表示装置の一例として、液晶表示装置５０の概要的な構成を説明する。
【００９０】
図４は、液晶表示装置５０の構成を示す概略ブロック図である。図４に示すように、液晶表示装置５０は、表示パネル５１、表示用走査信号線駆動回路５２、表示用映像信号線駆動回路５３、センサ走査信号線駆動回路５４、センサ読出し回路５５、センシング画像処理部５６、および電源回路５７を備えている。
【００９１】
上記表示パネル５１は、液晶層を挟持して封止したアクティブマトリクス基板および対向基板を備えている。図１に示す前記絶縁性基板２は、アクティブマトリクス基板のベース部材であり、例えばガラス基板である。表示用走査信号線駆動回路５２、表示用映像信号線駆動回路５３、センサ走査信号線駆動回路５４およびセンサ読出し回路５５を構成する回路は、別途作成したＬＳＩを表示パネル５１上に実装していてもよく、また、絶縁性基板２上にモノリシックに形成されていてもよい。
【００９２】
「モノリシックに形成」とは、物理的プロセスおよび化学的プロセスの少なくとも一方により、絶縁性基板２上に直接に回路素子が形成されることを意味し、半導体回路がモジュールとしてガラス基板に実装されることを含まない。
【００９３】
液晶表示装置５０が、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モードの液晶表示装置である場合、対向基板には、共通電極およびＲ（赤），Ｇ（緑），Ｂ（青）のカラーフィルタが設けられている。なお、本発明は、液晶モードの制約を受けないため、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モードにも適用でき、さらに、共通電極がアクティブマトリクス基板に設けられた横電界印加方式とも呼ばれるＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モードにも適用できる。
【００９４】
上記表示用走査信号線駆動回路５２は、上記ゲート配線Ｇnを用いて、画素３０を１行ずつ選択的に走査する走査信号を生成する。上記表示用映像信号線駆動回路５３は、上記ソース配線Ｓmを用いて、各画素３０に映像信号を供給する。
【００９５】
上記センサ走査信号線駆動回路５４は、光センサ回路４０を１行ずつ選択して駆動し、センサ読出し回路５５は、前記ＡＭＰ電源供給バスラインＶｓmを用いて、光センサ回路４０に一定電位の前記電源電圧ＶＤＤを供給するとともに、前記光センサ出力バスラインＶｏm+1を用いて、光検出信号を光センサ回路４０から読み出す。
【００９６】
上記センシング画像処理部５６は、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）およびＰＣ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｃｏｎｔｒｏｌｅｒ）などによって構成され、メモリされた画像処理プログラムに従って、光センサ回路４０が出力した光検出信号から、原稿のスキャン画像、あるいは表示パネル２に対する指またはポインティングペンの位置などの情報を生成する。
【００９７】
電源回路５７は、各回路５２〜５６へ、それぞれ必要な電源電圧を供給する。
【００９８】
なお、液晶表示装置５０の構成は、上述した構成に限定されることはなく、センサ走査信号線駆動回路５４またはセンサ読出し回路５５は、他の回路、具体的には表示用走査信号線駆動回路５２または表示用映像信号線駆動回路５３等に、機能として含まれていてもよく、センサ読出し回路５５が、センシング画像処理部５６の機能に含まれていても構わない。
【００９９】
（光センサ回路の動作；明状態）
次に、図５を参照して、光センサ回路４０の動作を説明する。図５は、光センサ回路４０の動作を示すタイミングチャートである。以下では、酸化物ＴＦＴ１０およびａ−ＳｉＴＦＴ２０を取り上げて説明するが、前記酸化物ＴＦＴ１０Ａおよびａ−ＳｉＴＦＴ２０Ａについても、光センサ回路４０の動作に変わりはない。
【０１００】
まず、酸化物ＴＦＴ１０のベース電位ＶINTをリセットするために、センサ走査信号線駆動回路５４からフォトダイオードリセット用配線Ｖｒｓｔnにハイレベルのリセット信号ＲＳＴが送られる。これにより、リセット期間（ｔ１〜ｔ２）において、フォトダイオードとしてのａ−ＳｉＴＦＴ２０に順方向バイアスがかかるので、昇圧用コンデンサ４１が充電され、ベース電位ＶINTは徐々に立ち上がり、最終的に初期化電位（ＶＤＤＲ）に到達する。
【０１０１】
ベース電位ＶINTが初期化電位に到達した後、リセット信号ＲＳＴをローレベルに落とすと、ａ−ＳｉＴＦＴ２０のカソード電位（酸化物ＴＦＴ１０のベースとａ−ＳｉＴＦＴ２０のソースとの接続部位であるｎｅｔＡの電位）の方がアノード電位より高くなるので、ａ−ＳｉＴＦＴ２０に逆バイアスがかかる。このときのベース電位ＶINTは、上記初期化電位（ＶＤＤＲ）から、ａ−ＳｉＴＦＴ２０における順方向電圧降下分（ＶＦ）およびａ−ＳｉＴＦＴ２０の寄生容量に起因した電圧降下分（ΔＶＲＳＴ）を差し引いた値となる。
【０１０２】
この状態で、ａ−ＳｉＴＦＴ２０に光が照射される光検出期間（ｔ２〜ｔ３）では、光の強さに応じて、逆バイアスによる光電流がａ−ＳｉＴＦＴ２０に流れる。この結果、昇圧用コンデンサ４１に保持されていた電荷が、フォトダイオードリセット用配線Ｖｒｓｔnを介して放電されるため、ベース電位ＶINTが次第に下がり、最終的には、光の強さに応じた検出電位まで下がる。
【０１０３】
なお、上記逆バイアスによる光電流が大きく流れるほど、光センサ素子の感度が高いことになる。
【０１０４】
続いて、光検出結果の読み取り期間、すなわち検出信号読取期間（ｔ３〜ｔ４）に入り、その後、昇圧用コンデンサ４１の他端に、センサ走査信号線駆動回路５４から光センサ行選択用配線Ｖｒｗnを介してハイレベルの行選択信号ＲＷＳが印加される。これにより、昇圧用コンデンサ４１越しにベース電位ＶINTが突き上げられるので、ベース電位ＶINTは、上記検出電位に行選択信号ＲＷＳのハイレベルの電位が上乗せされた電位（例えば、図５に示す電位Ｖ１）になる。
【０１０５】
なお、図５に示す電位Ｖ１は、強い光をａ−ＳｉＴＦＴ２０が受光し、ｔ３において、ベース電位ＶINTが最も低いレベルに落ちたときの明状態に対応している。
【０１０６】
ベース電位ＶINTが突き上げられると、酸化物ＴＦＴ１０がオンになるしきい値電圧を越えるので、酸化物ＴＦＴ１０がオン状態になる。この結果、ベース電位ＶINTのレベルに応じた、すなわち光の強さに応じた増幅率で制御された電圧が、検出信号（例えば図５に示す明状態のＶPIX）として、酸化物ＴＦＴ１０のソースから出力され、光センサ出力バスラインＶｏm+1を介してセンサ読出し回路に送られる。
【０１０７】
（光センサ回路の動作；暗状態）
一方、上記光検出期間（ｔ２〜ｔ３）において、ａ−ＳｉＴＦＴ２０に光が照射されない場合には、ａ−ＳｉＴＦＴ２０に光電流が発生しないため、ベース電位ＶINTは、初期化電位をほぼ保持し続ける。実際には、わずかにリーク電流が生じるため、ベース電位ＶINTは、初期化電位より若干低い検出電位になる。
【０１０８】
続いて、上記検出信号読取期間（ｔ３〜ｔ４）では、上記と同様に、昇圧用コンデンサ４１越しにベース電位ＶINTが突き上げられるので、ベース電位ＶINTは、上記初期化電位に行選択信号ＲＷＳのハイレベルの電位が上乗せされた電位とほぼ等しい電位（例えば、図５に示す電位Ｖ２）になる。
【０１０９】
このとき、酸化物ＴＦＴ１０が出力する検出信号（例えば図５に示す暗状態のＶPIX）は、最大レベルを示す。
【０１１０】
このようにして、ａ−ＳｉＴＦＴ２０が受光した光の強さに応じたレベルを持つ検出信号が生成され、しかも、その検出信号は、光センサ回路４０に対応する画素３０において生成される。したがって、図４に示す液晶表示装置５０が表示用の光源として備えているバックライトの光を利用して、表示パネル５１に近接配置された検出対象物について、表示パネル５１上の座標読み取りや、文字読み取り、あるいは指紋読み取りなどの検出動作を行うことができる。
【０１１１】
なお、光センサ回路４０は、従来のＣＭＯＳ光センサ回路と比較して、非常に少ない数の素子によって構成されている。このため、光センサ回路４０の占有面積が小さくなるため、１Ｔ方式の光センサ回路４０は、画素３０の開口率を大きくするのに非常に有利である。また、素子の数が少なければ、光センサ回路４０の自己寄生容量が小さくなるので、検出動作の反応速度が速くなるとともに、寄生容量の引き込みによって、ダイナミックレンジが低減される問題も改善することができる。
【０１１２】
（回路基板の製造方法  その１）
上記回路基板１の製造方法について、簡素化のためのポイントを中心に据えて、以下に説明する。図６は、回路基板１の製造工程を順番に示す工程図である。
【０１１３】
本発明の回路基板の製造方法は、図１に基づいて説明したように、チャネル層１１，２１を形成する半導体の種類が異なることにより、回路的な役割が互いに異なる酸化物ＴＦＴ１０およびａ−ＳｉＴＦＴ２０を同一の絶縁性基板２上に形成するための製造方法である。
【０１１４】
図６の（ａ）に示すように、絶縁性基板２上に形成した同一の導電層のパターニングによって、酸化物ＴＦＴ１０およびａ−ＳｉＴＦＴ２０の各ゲート電極１２，２２を同時に形成する（工程Ａ）。この工程Ａは、特許請求の範囲に記載した第１の工程に相当する。
【０１１５】
次に、各ゲート電極１２，２２の上に、酸化物半導体に適した（劣化させない）絶縁性材料であるＳｉＯ２を主成分とする前記第１のゲート絶縁膜３を形成する（工程Ｂ）。
【０１１６】
続いて、ａ−ＳｉＴＦＴ２０のチャネル層２１の形成位置に対応した位置において、第１のゲート絶縁膜３の上に、アモルファスシリコン半導体に適した（劣化させない）絶縁性材料であるＳｉＮＸを主成分とする第２の絶縁膜２３ａを積層し（工程Ｃ）、ａ−Ｓｉ膜２１ａおよび導電膜２４ａをこの順に積層する（工程Ｄ）。導電膜２４ａは、ｎ型不純物が比較的高濃度にドープされたｎ＋ａ−Ｓｉまたはｎ＋μｃ−Ｓｉの膜である。
【０１１７】
次に、図６の（ｂ）に示すように、第２の絶縁膜２３ａ、ａ−Ｓｉ膜２１ａおよび導電膜２４ａを合わせてパターニングし（工程Ｅ）、ａ−ＳｉＴＦＴ２０のための前記第２のゲート絶縁膜２３、チャネル層２１、および導電層２４の形成前の導電層２４ｂを形成する（工程Ｆ）。
【０１１８】
なお、上記工程Ｂ，工程Ｃ，工程Ｅおよび工程Ｆが、特許請求の範囲に記載した第２の工程に相当する。
【０１１９】
次に、図６の（ｃ）に示すように、第１のゲート絶縁膜３の上に酸化物半導体を成膜してパターニングし、酸化物ＴＦＴ１０のチャネル層１１を形成する（工程Ｇ）。
【０１２０】
続いて、図６の（ｄ）に示すように、チャネル層１１の上に、ＳｉＯ２を主成分とする膜を形成しパターニングすることによって、前記エッチングストッパ１４を形成する（工程Ｈ）。
【０１２１】
次に、図６の（ｅ）に示すように、ａ−ＳｉＴＦＴ２０にダイオード接続を設けるために、第１のゲート絶縁膜３にコンタクトホール３ａを形成し、ゲート電極２２を局部的に露出させる（工程Ｉ）。
【０１２２】
その後、導電層を全面に成膜し、パターニングすることによって、酸化物ＴＦＴ１０およびａ−ＳｉＴＦＴ２０のソース電極１５，２５およびドレイン電極１６，２６を、同一の導電層から同時に形成する（工程Ｊ）。この後、ソース電極２５およびドレイン電極２６をマスクとして、導電層２４ｂをエッチングし、導電層２４ｂにギャップを形成し、前記導電層２４を形成する（工程Ｋ）。なお、工程Ｊは、特許請求の範囲に記載した第３の工程に相当する。
【０１２３】
最後に、図６の（ｆ）に示すように、全面をパッシベーション膜４によって被覆して（工程Ｌ）、回路基板１が完成する。
【０１２４】
以上のように、本発明の回路基板の製造方法によれば、第１のゲート絶縁膜３を、酸化物ＴＦＴ１０およびａ−ＳｉＴＦＴ２０に共有された同一の層として同時に形成し、その後で、ＳｉＮＸを主成分とする第２の絶縁膜２３ａを形成し、ａ−ＳｉＴＦＴ２０のゲート絶縁膜を、ＳｉＯ２／ＳｉＮＸの２層構造としているので、製造工程が煩雑にならず、簡素化でき、コストダウンを図ることができる。
【０１２５】
さらに、酸化物ＴＦＴ１０およびａ−ＳｉＴＦＴ２０の各ゲート電極１１および２２を同一の導電層によって形成し、かつ、各ソース電極１５および２５、およびドレイン電極１６および２６もまた、同一の導電層によって形成している。これにより、製造工程のさらなる簡素化とコストダウンとを図ることができる。
【０１２６】
（回路基板の製造方法  その２）
次に、図２に示す回路基板１Ａの製造方法について、上記回路基板１の製造方法との相違点を中心に据えて、以下に説明する。図７は、回路基板１Ａの製造工程を順番に示す工程図である。
【０１２７】
図７の（ａ）に示すように、絶縁性基板２上に、各ゲート電極１２および２２を同時に形成する工程Ａについては、既に説明したとおりである。
【０１２８】
次に、各ゲート電極１２および２２の上に、アモルファスシリコン半導体に適した（劣化させない）絶縁性材料であるＳｉＮＸを主成分とする前記第１のゲート絶縁膜３Ａを形成する（工程Ｂ’）。
【０１２９】
続いて、ａ−Ｓｉ膜２１ａおよび導電膜２４ａをこの順に積層する（工程Ｃ’）。導電膜２４ａは、ｎ型不純物が比較的高濃度にドープされたｎ＋ａ−Ｓｉまたはｎ＋μｃ−Ｓｉの膜である。
【０１３０】
次に、図７の（ｂ）に示すように、ａ−Ｓｉ膜２１ａおよび導電膜２４ａを合わせてパターニングし（工程Ｄ’）、ａ−ＳｉＴＦＴ２０Ａのための前記チャネル層２１および導電層２４の形成前の導電層２４ｂを形成する（工程Ｅ’）。
【０１３１】
次に、図７の（ｃ）に示すように、第１のゲート絶縁膜３Ａの上に、酸化物半導体に適した（劣化させない）絶縁性材料であるＳｉＯ２を主成分とする第２の絶縁膜２３ｂを積層する（工程Ｆ’）。その後、第２の絶縁膜２３ｂの上に、酸化物半導体を成膜してパターニングすることにより、酸化物ＴＦＴ１０Ａのチャネル層１１を形成する（工程Ｇ’）。
【０１３２】
さらに、図７の（ｄ）に示すように、チャネル層１１の上に、ＳｉＯ２を主成分とする膜を形成しパターニングすることによって、前記エッチングストッパ１４を形成する（工程Ｈ’）。
【０１３３】
続いて、図７の（ｅ）に示すように、例えばフォトリソグラフィの手法を用いて、ａ−ＳｉＴＦＴ２０Ａ上から第２の絶縁膜２３ｂを除去することによって、酸化物ＴＦＴ１０Ａのチャネル層１１と第１のゲート絶縁膜３Ａとの間において、前記第２のゲート絶縁膜２３Ａを局所的に形成する（工程Ｉ’）。
【０１３４】
なお、上記工程Ｂ’，工程Ｆ’および工程Ｉ’が、特許請求の範囲に記載した第２の工程に相当する。
【０１３５】
このほか、図７の（ｆ）に示すように、ａ−ＳｉＴＦＴ２０Ａのダイオード接続の形成工程、酸化物ＴＦＴ１０Ａおよびａ−ＳｉＴＦＴ２０Ａのソース電極１５および２５、およびドレイン電極１６および２６を、同一の導電層から同時に形成する工程、ａ−ＳｉＴＦＴ２０Ａの導電層２４を形成する工程、および図７の（ｇ）に示すパッシベーション膜４を形成する工程については、図６を参照して前述したとおりである。
このようにして、回路基板１Ａが完成する。
【０１３６】
以上のように、本発明の回路基板の製造方法によれば、第１のゲート絶縁膜３を、酸化物ＴＦＴ１０およびａ−ＳｉＴＦＴ２０に共有された同一の層として同時に形成し、その後で、ＳｉＯ２を主成分とする第２のゲート絶縁膜２３Ａを形成し、酸化物ＴＦＴ１０Ａのゲート絶縁膜を、ＳｉＮＸ／ＳｉＯ２の２層構造としているので、製造工程が煩雑にならず、簡素化でき、コストダウンを図ることができる。
【０１３７】
さらに、酸化物ＴＦＴ１０Ａおよびａ−ＳｉＴＦＴ２０Ａの各ゲート電極１１および２２を同一の導電層によって形成し、かつ、各ソース電極１５および２５、およびドレイン電極１６および２６もまた、同一の導電層によって形成している。これにより、製造工程のさらなる簡素化とコストダウンとを図ることができる。
【０１３８】
〔実施の形態２〕
本発明の他の実施形態について図面に基づいて説明すれば、以下のとおりである。但し、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限り、この発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例に過ぎない。また、説明の便宜上、前記実施形態と同一の構成については、同一の符号を付し、その詳細な説明を省略する。
【０１３９】
（表示装置の構成）
図８は、本実施形態の液晶表示装置５０ａの概略的構成を示すブロック図である。液晶表示装置５０ａは、前記表示パネル５１から光センサ回路４０を除いた表示パネル５１ａと、前記表示用走査信号線駆動回路５２と、前記表示用映像信号線駆動回路５３と、各駆動回路５２および５３に必要な電源電圧を供給する電源回路５７ａとを備えている。なお、液晶表示装置５０ａの構成は、図８に示す一構成例に限定されることはない。
【０１４０】
液晶表示装置５０ａは、表示パネル５１ａ内の画素回路を構成する薄膜素子を外来ノイズなどから保護するための保護回路を、表示用走査信号線駆動回路５２と画素回路との間に設けている。
【０１４１】
（回路基板の応用例−保護回路および画素回路）
図９は、図８に図示した領域Ｓｂ内に作り込まれた保護回路６０および画素回路７０の回路構成を示す回路図である。
【０１４２】
本実施形態の回路基板では、同一の絶縁性基板上に設けられた複数のトランジスタ素子の一部となる第１のトランジスタ素子（例えば、画素回路７０の画素駆動用ＴＦＴ７１）を回路的に保護する保護回路６０であって、上記複数のトランジスタ素子の一部となる第２のトランジスタ素子（例えばダイオード６１として機能するＴＦＴ）を備えた保護回路６０を含んでいる。また、上記第１のトランジスタ素子は、酸化物ＴＦＴからなり、上記第２のトランジスタ素子は、ａ−ＳｉＴＦＴからなっている。
【０１４３】
すなわち、高抵抗が必要な素子（例：保護素子）にはａ−ＳｉＴＦＴを用い、低抵抗（高移動度）が好ましい素子（例：スイッチング素子）には酸化物半導体を用いている。なお、ａ−ＳｉＴＦＴの代わりに、μｃ−Ｓｉ、またはａ−Ｓｉ：Ｈとμｃ−Ｓｉとを積層した積層半導体によってチャネル層を構成したＴＦＴを採用することができる。
【０１４４】
より具体的には、図９に示すように、保護回路６０は、順方向が互いに逆向きのダイオード６１を並列に接続して構成した双方向ダイオードであり、全てのゲート配線Ｇnに対し１つずつ設けられている。このような保護回路６０は、ダイオードショートリングとも呼ばれている。保護回路６０の一端は、ゲート配線Ｇnに接続され、他端は、例えば接地線に接続されている。
【０１４５】
これにより、静電気等による過大な電圧がゲート配線Ｇnに印加されたとしても、ゲート配線Ｇnと接地線との間に、速やかに放電パスを形成することができるので、画素回路を構成する薄膜トランジスタなどを過大な電圧から保護することができる。しかも、双方向ダイオードは、正負両極性の過大な電圧に対応することができる。
【０１４６】
また、図１０に示すように、上記保護回路６０を、互いに隣り合うゲート配線Ｇnとゲート配線Ｇn+1とを接続するように設けることもできる。この場合には、１つのゲート配線Ｇnに印加された過大な電圧を、他のゲート配線に分散させることができるので、同様に、画素回路７０を保護することができる。
【０１４７】
（保護回路のＴＦＴをａ−ＳｉＴＦＴとする意義）
上述のように、保護回路６０のダイオード６１として機能するＴＦＴを、ａ−ＳｉＴＦＴ、μｃ−Ｓｉまたは上記積層半導体を用いたＴＦＴとしている。これは、保護回路６０の占有面積を小さくし、表示パネル５１ａの額縁サイズを小さくするのに有効である。
【０１４８】
酸化物ＴＦＴは、ａ−ＳｉＴＦＴに比べてオン抵抗が１桁小さいという特性を持っている。このため、図９の保護回路６０に酸化物ＴＦＴを用いた場合には、ゲート配線Ｇnから接地線間で、電流のリークが発生するおそれがあり、図１０の保護回路６０に酸化物ＴＦＴを用いた場合には、隣り合うゲート配線間で、電流のリークが発生するおそれがある。
【０１４９】
したがって、保護回路６０のダイオード６１として酸化物ＴＦＴを用いようとすると、図１２に示すように、酸化物ＴＦＴのチャネル長（Ｌ長）を大きくし、それによって酸化物ＴＦＴの上記オン抵抗を大きくすることが必要になる。このため、酸化物ＴＦＴのサイズが大きくならざるを得ないので、表示パネル５１ａの狭額縁化に支障を来たす。
【０１５０】
なお、表示パネル５１ａの狭額縁化を優先して、保護回路６０を設けないようにすると、画素回路７０で絶縁破壊などが発生し、表示パネル５１ａの製造の歩留まりが低下する。
【０１５１】
このように、同一の絶縁性基板上で回路的に異なる役割を果たす薄膜トランジスタについて、その役割に応じて、最適な特性を持つ薄膜トランジスタを採用したので、回路基板の性能を最大限に向上させることができる。
【０１５２】
すなわち、本実施形態では、液晶表示装置の各画素のスイッチング素子や、あるいは、このスイッチング素子と同一の絶縁性基板上にモノリシックに形成された駆動回路に含まれるトランジスタ素子のように、主たる動作を行うトランジスタ素子を、酸化物ＴＦＴとしたので、応答性または駆動能力を高くすることができる。
【０１５３】
また、保護回路を構成するトランジスタ素子をａ−ＳｉＴＦＴとしたので、表示パネルの狭額縁化を図ることができ、表示装置の小型化に寄与する。
【０１５４】
これにより、小型で高性能の電気回路を搭載した回路基板および表示装置を提供することができる。
【０１５５】
なお、上記保護回路６０は、前掲の特許文献５に開示されているように、ソース配線Ｓmに設けることもでき、図９および図１０の形態に限定されない。
【０１５６】
（双方向ダイオードの平面構造）
図１１は、保護回路６０を構成する双方向ダイオードをＴＦＴの回路記号を用いて示す回路図である。図１１に示すように、ドレインとゲートとを短絡させた２つのＴＦＴ６０ａおよび６０ｂのうち、ＴＦＴ６０ａのゲートをゲート配線Ｇnに接続し、ＴＦＴ６０ｂのゲートを隣りのゲート配線Ｇn+1に接続し、さらに、各々のソースを相手のゲートに接続している。
【０１５７】
図１２は、保護回路６０およびＴＦＴの模式的な平面図である。図１２に示すように、ＴＦＴ６０ａにおいて、ゲート電極６２ａがゲート配線Ｇnからゲート配線Ｇn+1の方へ張り出し、ゲート電極６２ａの上方に設けられたａ−Ｓｉ半導体のチャネル層６３ａ上で、ソース電極６４ａとドレイン電極６５ａとが、間隔を空けて対向している。
【０１５８】
上記ドレイン電極６５ａは、コンタクトホール６６ａを介して、ゲート電極６２ａに接続されている。ソース電極６４ａは、コンタクトホール６６ｂを介して、ＴＦＴ６０ｂのゲート電極６２ｂに接続されている。
【０１５９】
ＴＦＴ６０ｂにおいても同様に、ゲート電極６２ｂがゲート配線Ｇn+1からゲート配線Ｇnの方へ張り出し、ゲート電極６２ｂの上方に設けられたａ−Ｓｉ半導体のチャネル層６３ｂ上で、ソース電極６４ｂとドレイン電極６５ｂとが、間隔を空けて対向している。
【０１６０】
上記ドレイン電極６５ｂは、コンタクトホール６７ｂを介して、ゲート電極６２ｂに接続されている。ソース電極６４ａは、コンタクトホール６７ａを介して、ＴＦＴ６０ａのゲート電極６２ａに接続されている。
【０１６１】
チャネル層６３ａおよびチャネル層６３ｂを、いずれもａ−Ｓｉ半導体によって形成しているので、図１２に示すチャネル幅（Ｗ長）を酸化物ＴＦＴと同じにしたとしても、チャネル長（Ｌ長）を酸化物ＴＦＴより短くして、必要なオン抵抗を得ることができる。
【０１６２】
（双方向ダイオードの断面構造）
図１３は、図１２に示すＡ−Ａ’線に沿う、保護回路６０の模式的な断面図である。図１３に示すように、ＴＦＴ６０ａおよび６０ｂは、同一の絶縁性基板２上に形成され、パッシベーション膜４によって被覆され保護されている。
【０１６３】
ＴＦＴ６０ａおよび６０ｂにおいて、絶縁性基板２上にゲート電極６２ａおよび６２ｂが形成され、ゲート電極６２ａおよび６２ｂを前記第１のゲート絶縁膜３が被覆している。ゲート電極６２ａおよび６２ｂのそれぞれの上方位置において、第１のゲート絶縁膜３上に、前記第２のゲート絶縁膜２３に相当する第２のゲート絶縁膜２３Ｃおよび２３Ｄが積層されている。
【０１６４】
さらに、第２のゲート絶縁膜２３Ｃおよび２３Ｄのそれぞれの上に、ａ−Ｓｉ半導体のチャネル層６３ａおよび６３ｂが積層されている。チャネル層６３ａおよび６３ｂの上には、ギャップを設けた導電層６８ａおよび６８ｂが積層され、導電層６８ａ上には、間隔を空けて対向したソース電極６４ａおよびドレイン電極６５ａが形成され、導電層６８ｂ上には、間隔を空けて対向したソース電極６４ｂおよびドレイン電極６５ｂが形成されている。
【０１６５】
ソース電極６４ａは、ＴＦＴ６０ｂのゲート電極６２ｂ上に延び出し、コンタクトホール６６ｂを介してゲート電極６２ｂに接続されている。
【０１６６】
ドレイン電極６５ａは、コンタクトホール６６ａを介して、自らのゲート電極６２ａに接続されている。
【０１６７】
一方、ソース電極６４ｂは、ＴＦＴ６０ａのゲート電極６２ａ上に延び出し、コンタクトホール６７ａを介してゲート電極６２ａに接続されている。
【０１６８】
ドレイン電極６５ｂは、コンタクトホール６７ｂを介して、自らのゲート電極６２ｂに接続されている。
【０１６９】
本発明に係る回路基板の特徴点と、その製造方法の特徴点とについて、以下に補足する。
【０１７０】
本発明の回路基板では、
(5)上記第１の薄膜トランジスタ素子のゲート電極と、上記第２の薄膜トランジスタ素子のゲート電極とが、同一の導電層によって形成されており、
(6)かつ、上記第１の薄膜トランジスタ素子のソース電極およびドレイン電極と、上記第２の薄膜トランジスタ素子のソース電極およびドレイン電極とが、同一の導電層によって形成されていることを特徴とする。
【０１７１】
上記の構成によれば、既に説明したように、バックライトタイプの表示装置に上記回路基板を搭載した場合に、画素の開口率の低下抑制および応答速度が速いという優れた利点を劣化させることなく、製造工程を簡素化でき、コストを軽減できるという格段の効果を得ることができる。
【０１７２】
また、例えば光センサ素子として機能する第２の薄膜トランジスタ素子を備えた表示装置に上記回路基板を搭載した場合には、センシングすべき光に対して高感度という優れた利点を損なうことがなく、あるいは、保護回路を構成する回路素子として機能する第２の薄膜トランジスタ素子を備えた表示装置に上記回路基板を搭載した場合には、実施の形態として前述したように、保護回路の占有面積を小さくし、表示装置の額縁サイズを小さくするという優れた利点を損なうことがなく、製造工程を簡素化でき、コストを軽減できるという格段の効果を得ることができる。
【０１７３】
本発明の回路基板では、
(7)上記第１の薄膜トランジスタ素子の上記チャネル層とゲート電極との間には、ＳｉＯ２を主成分とするゲート絶縁膜が挟持され、
(8)上記第２の薄膜トランジスタ素子の上記チャネル層とゲート電極との間には、チャネル層側からＳｉＮＸを主成分とするゲート絶縁膜およびＳｉＯ２を主成分とするゲート絶縁膜が順に積層されて挟持され、
(9)かつ、両ゲート絶縁膜に共通するＳｉＯ２の層は、同一の層として形成されていることを特徴とする。
【０１７４】
あるいは、本発明の回路基板では、
(10)上記第１の薄膜トランジスタ素子の上記チャネル層とゲート電極との間には、チャネル層側からＳｉＯ２を主成分とするゲート絶縁膜およびＳｉＮＸを主成分とするゲート絶縁膜が順に積層されて挟持され、
(11)上記第２の薄膜トランジスタ素子の上記チャネル層とゲート電極との間には、ＳｉＮＸを主成分とするゲート絶縁膜が挟持され、
(12)かつ、両ゲート絶縁膜に共通するＳｉＮＸの層は、同一の層として形成されていることを特徴とする。
【０１７５】
上記(7)〜(9)または上記(10)〜(12)の構成によれば、第１の薄膜トランジスタ素子のチャネル層を構成する酸化物半導体と、第２の薄膜トランジスタ素子のチャネル層を構成する(a)非晶質シリコン半導体、(b)微結晶シリコン半導体、またはこれら(a)(b)の半導体を積層した半導体（以下、非酸化物半導体と呼ぶ）とが、それぞれに適したゲート絶縁膜と接することができる。
【０１７６】
つまり、酸化物半導体に還元性材料が接すると、還元され、その特性が劣化するが、上記の構成では、酸化物半導体に酸化物が接するため、その特性が劣化するのを防止できる。
【０１７７】
また、上記非酸化物半導体に酸化物が接すると、酸化され、その特性が劣化するが、上記の構成では、上記非酸化物半導体に還元性材料が接するため、その特性が劣化するのを防止できる。
【０１７８】
加えて、両ゲート絶縁膜に共通するＳｉＯ２またはＳｉＮＸの層は、同一の層として形成されているので、製造工程の簡素化とコストダウンとを図ることもできる。
【０１７９】
本発明の回路基板では、
(13)上記第１の薄膜トランジスタ素子および第２の薄膜トランジスタ素子は、光センサ回路を構成しており、
(14)上記第１の薄膜トランジスタ素子は、上記光センサ回路のセンサ出力の役割を担い、
(15)上記第２の薄膜トランジスタ素子は、上記光センサ回路の光センサ素子の役割を担っていることを特徴とする。
【０１８０】
上記の構成において、酸化物半導体をチャネル層として備えた第１の薄膜トランジスタ素子は、サイズを大きくせずに高い出力電圧が得られるので、画素の開口率の低下を抑制できる反面、光に対する感度が低いという第１の特性を備えているから、光センサ回路のセンサ出力の役割に適している。
【０１８１】
一方、上記非酸化物半導体をチャネル層として備えた第２の薄膜トランジスタ素子は、光に対する感度が高い反面、移動度が低いため出力電圧が低いという第２の特性を備えているから、光センサ回路の光センサ素子の役割に適している。
【０１８２】
これにより、第１の薄膜トランジスタ素子および第２の薄膜トランジスタ素子は、画素の開口率の低下抑制、高感度、応答速度が速いという優れた利点を備えた光センサ回路を構成することができる。
【０１８３】
また、そのような光センサ回路の優れた利点は、例えば液晶を用いた画素がマトリクス状に配列されたアクティブマトリクス基板内に、複数の光センサ回路を実装することにより、タッチパネル機能または画像スキャナ機能などを備えた液晶表示装置を構成する場合に、極めて有利となる。
【０１８４】
本発明の回路基板では、
(16)上記複数のトランジスタ素子の一部となる第１のトランジスタ素子を回路的に保護する保護回路であって、上記複数のトランジスタ素子の一部となる第２のトランジスタ素子を備えた保護回路を含み、
(17)上記第１のトランジスタ素子は、上記第１の薄膜トランジスタ素子からなり、
(18)上記第２のトランジスタ素子は、上記第２の薄膜トランジスタ素子からなっていることを特徴とする。
【０１８５】
上記の構成によれば、保護回路を構成する第２のトランジスタ素子を、上記非酸化物半導体をチャネル層として備えた第２の薄膜トランジスタ素子とすることによって、上記第２のトランジスタ素子を酸化物半導体をチャネル層として備えた第１の薄膜トランジスタ素子とする場合と比較して、保護回路の占有面積を小さくすることができる。
【０１８６】
また、回路的に保護される第１のトランジスタ素子を第１の薄膜トランジスタ素子としているので、例えば、液晶表示装置の各画素のスイッチング素子や、あるいは、このスイッチング素子と同一の絶縁性基板上にモノリシックに形成された駆動回路に含まれるトランジスタ素子のように、主たる動作を行うトランジスタ素子の応答性または駆動能力を高くすることができる。
【０１８７】
このように、同一の絶縁性基板上において、回路的な役割毎に適したトランジスタ素子を実装することにより、小型で高性能の電気回路を搭載した回路基板を提供することができる。
【０１８８】
本発明に係る表示装置は、上記いずれかの回路基板を備えたことを特徴とする。
【０１８９】
上記の構成によれば、既に説明した各回路基板の各利点を備えた表示装置を提供することができる。
【０１９０】
本発明の回路基板の製造方法における前記の第２の工程は、
(23)上記第１の薄膜トランジスタ素子のチャネル層を形成する半導体に適した絶縁性材料を用いて、上記各ゲート電極を被覆する第１の絶縁層を形成する工程と、
(24)上記第２の薄膜トランジスタ素子のチャネル層を形成する半導体に適した絶縁性材料を用いて、上記第２の薄膜トランジスタ素子のチャネル層の形成位置に対応した位置において、上記第１の絶縁層上に第２の絶縁層を局所的に形成する工程とを含んでいることを特徴とする。
【０１９１】
あるいは、本発明の回路基板の製造方法における前記の第２の工程は、
(25)上記第２の薄膜トランジスタ素子のチャネル層を形成する半導体に適した絶縁性材料を用いて、上記各ゲート電極を被覆する第１の絶縁層を形成する工程と、
(26)上記第１の薄膜トランジスタ素子のチャネル層を形成する半導体に適した絶縁性材料を用いて、上記第１の薄膜トランジスタ素子のチャネル層の形成位置に対応した位置において、上記第１の絶縁層上に第２の絶縁層を局所的に形成する工程とを含んでいることを特徴とする。
【０１９２】
上記(23)(24)または(25)(26)の工程によれば、回路基板の発明について既に説明したように、特に、第１の薄膜トランジスタ素子および第２の薄膜トランジスタ素子の各特性を劣化させることのない高性能の回路基板を安価に製造することができる。
【０１９３】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１９４】
本発明は、半導体層の種類が違う複数のＴＦＴが搭載された回路基板と、その回路基板を搭載した表示装置等の電子機器に適用することができる。
【符号の説明】
【０１９５】
１    回路基板
１Ａ  回路基板
２    絶縁性基板
３    第１のゲート絶縁膜（第１の絶縁層）
３Ａ  第１のゲート絶縁膜（第１の絶縁層）
１０    酸化物ＴＦＴ（トランジスタ素子、第１の薄膜トランジスタ素子）
１０Ａ  酸化物ＴＦＴ（トランジスタ素子、第１の薄膜トランジスタ素子）
１１    チャネル層
１２    ゲート電極
１５    ソース電極
１６    ドレイン電極
２０    ａ−ＳｉＴＦＴ（トランジスタ素子、第２の薄膜トランジスタ素子）
２０Ａ  ａ−ＳｉＴＦＴ（トランジスタ素子、第２の薄膜トランジスタ素子）
２１    チャネル層
２２    ゲート電極
２３    第２のゲート絶縁膜（第２の絶縁層）
２３Ａ  第２のゲート絶縁膜（第２の絶縁層）
２５    ソース電極
２６    ドレイン電極
３０    画素
４０    光センサ回路
５０    液晶表示装置（表示装置）
５０ａ  液晶表示装置（表示装置）
６０    保護回路
６０ａ  ＴＦＴ（第２のトランジスタ素子）
６０ｂ  ＴＦＴ（第２のトランジスタ素子）
７１    画素駆動用ＴＦＴ（第１の薄膜トランジスタ素子）
【図１】
2011125353.tif 000003
【図２】
2011125353.tif 000004
【図３】
2011125353.tif 000005
【図４】
2011125353.tif 000006
【図５】
2011125353.tif 000007
【図６】
2011125353.tif 000008
【図７】
2011125353.tif 000009
【図８】
2011125353.tif 000010
【図９】
2011125353.tif 000011
【図１０】
2011125353.tif 000012
【図１１】
2011125353.tif 000013
【図１２】
2011125353.tif 000014
【図１３】
2011125353.tif 000015
【図１４】
2011125353.tif 000016
【手続補正書】
【提出日】平成24年8月28日(2012.8.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マトリクス状に配列された画素に対応して、あるいは上記画素の所定数の一群に対応して、同一の絶縁性基板上に設けられた複数のトランジスタ素子を備え、
上記複数のトランジスタ素子の少なくとも１つは、酸化物半導体をチャネル層として備えた第１の薄膜トランジスタ素子であり、
上記複数のトランジスタ素子の少なくとも他の１つは、(a)非晶質シリコン半導体、(b)微結晶シリコン半導体、またはこれら(a)(b)の半導体を積層した半導体をチャネル層として備えた第２の薄膜トランジスタ素子であり、
上記第１の薄膜トランジスタ素子および第２の薄膜トランジスタ素子が、共にボトムゲート型のトランジスタであり、
上記第１の薄膜トランジスタ素子の上記チャネル層とゲート電極との間には、ＳｉＯ２を主成分とするゲート絶縁膜が挟持され、
上記第２の薄膜トランジスタ素子の上記チャネル層とゲート電極との間には、チャネル層側からＳｉＮＸを主成分とするゲート絶縁膜およびＳｉＯ２を主成分とするゲート絶縁膜が順に積層されて挟持され、
かつ、両ゲート絶縁膜に共通するＳｉＯ２の層は、同一の層として形成されていることを特徴とする回路基板。
【請求項２】
マトリクス状に配列された画素に対応して、あるいは上記画素の所定数の一群に対応して、同一の絶縁性基板上に設けられた複数のトランジスタ素子を備え、
上記複数のトランジスタ素子の少なくとも１つは、酸化物半導体をチャネル層として備えた第１の薄膜トランジスタ素子であり、
上記複数のトランジスタ素子の少なくとも他の１つは、(a)非晶質シリコン半導体、(b)微結晶シリコン半導体、またはこれら(a)(b)の半導体を積層した半導体をチャネル層として備えた第２の薄膜トランジスタ素子であり、
上記第１の薄膜トランジスタ素子および第２の薄膜トランジスタ素子が、共にボトムゲート型のトランジスタであり、
上記第１の薄膜トランジスタ素子の上記チャネル層とゲート電極との間には、チャネル層側からＳｉＯ２を主成分とするゲート絶縁膜およびＳｉＮＸを主成分とするゲート絶縁膜が順に積層されて挟持され、
上記第２の薄膜トランジスタ素子の上記チャネル層とゲート電極との間には、ＳｉＮＸを主成分とするゲート絶縁膜が挟持され、
かつ、両ゲート絶縁膜に共通するＳｉＮＸの層は、同一の層として形成されていることを特徴とする回路基板。
【請求項３】
上記第１の薄膜トランジスタ素子のゲート電極と、上記第２の薄膜トランジスタ素子のゲート電極とが、同一の導電層によって形成されており、
かつ、上記第１の薄膜トランジスタ素子のソース電極およびドレイン電極と、上記第２の薄膜トランジスタ素子のソース電極およびドレイン電極とが、同一の導電層によって形成されていることを特徴とする請求項１または２に記載の回路基板。
【請求項４】
上記第１の薄膜トランジスタ素子および第２の薄膜トランジスタ素子は、光センサ回路を構成しており、
上記第１の薄膜トランジスタ素子は、上記光センサ回路のセンサ出力の役割を担い、
上記第２の薄膜トランジスタ素子は、上記光センサ回路の光センサ素子の役割を担っていることを特徴とする請求項１から３のいずれか１項に記載の回路基板。
【請求項５】
上記複数のトランジスタ素子の一部となる第１のトランジスタ素子を回路的に保護する保護回路であって、上記複数のトランジスタ素子の一部となる第２のトランジスタ素子を備えた保護回路を含み、
上記第１のトランジスタ素子は、上記第１の薄膜トランジスタ素子からなり、
上記第２のトランジスタ素子は、上記第２の薄膜トランジスタ素子からなっていることを特徴とする請求項１から４のいずれか１項に記載の回路基板。
【請求項６】
上記酸化物半導体は、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含んでいることを特徴とする請求項１から５のいずれか１項に記載の回路基板。
【請求項７】
請求項１から６のいずれか１項に記載の回路基板を備えたことを特徴とする表示装置。
【請求項８】
チャネル層を形成する半導体の種類が異なる第１の薄膜トランジスタ素子と第２の薄膜トランジスタ素子とを同一の絶縁性基板上に形成する回路基板の製造方法であって、
上記絶縁性基板上に形成した同一の導電層のパターニングによって、上記第１および第２の薄膜トランジスタ素子の各ゲート電極を形成する第１の工程と、
上記各ゲート電極の上にゲート絶縁膜を形成する第２の工程と、
上記第１および第２の薄膜トランジスタ素子の各チャネル層を形成した後、同一の導電層のパターニングによって、上記第１および第２の薄膜トランジスタ素子のソース電極およびドレイン電極を形成する第３の工程とを含んでおり、
上記第２の工程は、
上記第１の薄膜トランジスタ素子のチャネル層を形成する半導体に適した絶縁性材料を用いて、上記各ゲート電極を被覆する第１の絶縁層を形成する工程と、
上記第２の薄膜トランジスタ素子のチャネル層を形成する半導体に適した絶縁性材料を用いて、上記第２の薄膜トランジスタ素子のチャネル層の形成位置に対応した位置において、上記第１の絶縁層上に第２の絶縁層を局所的に形成する工程とを含んでいることを特徴とする回路基板の製造方法。
【請求項９】
チャネル層を形成する半導体の種類が異なる第１の薄膜トランジスタ素子と第２の薄膜トランジスタ素子とを同一の絶縁性基板上に形成する回路基板の製造方法であって、
上記絶縁性基板上に形成した同一の導電層のパターニングによって、上記第１および第２の薄膜トランジスタ素子の各ゲート電極を形成する第１の工程と、
上記各ゲート電極の上にゲート絶縁膜を形成する第２の工程と、
上記第１および第２の薄膜トランジスタ素子の各チャネル層を形成した後、同一の導電層のパターニングによって、上記第１および第２の薄膜トランジスタ素子のソース電極およびドレイン電極を形成する第３の工程とを含んでおり、
上記第２の工程は、
上記第２の薄膜トランジスタ素子のチャネル層を形成する半導体に適した絶縁性材料を用いて、上記各ゲート電極を被覆する第１の絶縁層を形成する工程と、
上記第１の薄膜トランジスタ素子のチャネル層を形成する半導体に適した絶縁性材料を用いて、上記第１の薄膜トランジスタ素子のチャネル層の形成位置に対応した位置において、上記第１の絶縁層上に第２の絶縁層を局所的に形成する工程とを含んでいることを特徴とする回路基板の製造方法。
【請求項１０】
上記第１の薄膜トランジスタ素子のチャネル層は、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含んでいることを特徴とする請求項８または９に記載の回路基板の製造方法。
【手続補正書】
【提出日】平成24年11月9日(2012.11.9)
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マトリクス状に配列された画素に対応して、あるいは上記画素の所定数の一群に対応して、同一の絶縁性基板上に設けられた複数のトランジスタ素子を備え、
上記複数のトランジスタ素子の少なくとも１つは、酸化物半導体をチャネル層として備えた第１の薄膜トランジスタ素子であり、
上記複数のトランジスタ素子の少なくとも他の１つは、(a)非晶質シリコン半導体、(b)微結晶シリコン半導体、またはこれら(a)(b)の半導体を積層した半導体をチャネル層として備えた第２の薄膜トランジスタ素子であり、
上記第１の薄膜トランジスタ素子および第２の薄膜トランジスタ素子が、共にボトムゲート型のトランジスタであり、
上記第１の薄膜トランジスタ素子の上記チャネル層とゲート電極との間には、ＳｉＯ２を主成分とするゲート絶縁膜が挟持され、
上記第２の薄膜トランジスタ素子の上記チャネル層とゲート電極との間には、チャネル層側からＳｉＮＸを主成分とするゲート絶縁膜およびＳｉＯ２を主成分とするゲート絶縁膜が順に積層されて挟持され、
かつ、両ゲート絶縁膜に共通するＳｉＯ２の層は、同一の層として形成されており、
上記第１の薄膜トランジスタ素子および第２の薄膜トランジスタ素子は、光センサ回路を構成しており、
上記第１の薄膜トランジスタ素子は、上記光センサ回路のセンサ出力の役割を担い、
上記第２の薄膜トランジスタ素子は、上記光センサ回路の光センサ素子の役割を担っていること
を特徴とする回路基板。
【請求項２】
マトリクス状に配列された画素に対応して、あるいは上記画素の所定数の一群に対応して、同一の絶縁性基板上に設けられた複数のトランジスタ素子を備え、
上記複数のトランジスタ素子の少なくとも１つは、酸化物半導体をチャネル層として備えた第１の薄膜トランジスタ素子であり、
上記複数のトランジスタ素子の少なくとも他の１つは、(a)非晶質シリコン半導体、(b)微結晶シリコン半導体、またはこれら(a)(b)の半導体を積層した半導体をチャネル層として備えた第２の薄膜トランジスタ素子であり、
上記第１の薄膜トランジスタ素子および第２の薄膜トランジスタ素子が、共にボトムゲート型のトランジスタであり、
上記第１の薄膜トランジスタ素子の上記チャネル層とゲート電極との間には、ＳｉＯ２を主成分とするゲート絶縁膜が挟持され、
上記第２の薄膜トランジスタ素子の上記チャネル層とゲート電極との間には、チャネル層側からＳｉＮＸを主成分とするゲート絶縁膜およびＳｉＯ２を主成分とするゲート絶縁膜が順に積層されて挟持され、
かつ、両ゲート絶縁膜に共通するＳｉＯ２の層は、同一の層として形成されており、
上記複数のトランジスタ素子の一部となる第１のトランジスタ素子を回路的に保護する保護回路であって、上記複数のトランジスタ素子の一部となる第２のトランジスタ素子を備えた保護回路を含み、
上記第１のトランジスタ素子は、上記第１の薄膜トランジスタ素子からなり、
上記第２のトランジスタ素子は、上記第２の薄膜トランジスタ素子からなっていること
を特徴とする回路基板。
【請求項３】
マトリクス状に配列された画素に対応して、あるいは上記画素の所定数の一群に対応して、同一の絶縁性基板上に設けられた複数のトランジスタ素子を備え、
上記複数のトランジスタ素子の少なくとも１つは、酸化物半導体をチャネル層として備えた第１の薄膜トランジスタ素子であり、
上記複数のトランジスタ素子の少なくとも他の１つは、(a)非晶質シリコン半導体、(b)微結晶シリコン半導体、またはこれら(a)(b)の半導体を積層した半導体をチャネル層として備えた第２の薄膜トランジスタ素子であり、
上記第１の薄膜トランジスタ素子および第２の薄膜トランジスタ素子が、共にボトムゲート型のトランジスタであり、
上記第１の薄膜トランジスタ素子の上記チャネル層とゲート電極との間には、チャネル層側からＳｉＯ２を主成分とするゲート絶縁膜およびＳｉＮＸを主成分とするゲート絶縁膜が順に積層されて挟持され、
上記第２の薄膜トランジスタ素子の上記チャネル層とゲート電極との間には、ＳｉＮＸを主成分とするゲート絶縁膜が挟持され、
かつ、両ゲート絶縁膜に共通するＳｉＮＸの層は、同一の層として形成されており、
上記第１の薄膜トランジスタ素子および第２の薄膜トランジスタ素子は、光センサ回路を構成しており、
上記第１の薄膜トランジスタ素子は、上記光センサ回路のセンサ出力の役割を担い、
上記第２の薄膜トランジスタ素子は、上記光センサ回路の光センサ素子の役割を担っていること
を特徴とする回路基板。
【請求項４】
マトリクス状に配列された画素に対応して、あるいは上記画素の所定数の一群に対応して、同一の絶縁性基板上に設けられた複数のトランジスタ素子を備え、
上記複数のトランジスタ素子の少なくとも１つは、酸化物半導体をチャネル層として備えた第１の薄膜トランジスタ素子であり、
上記複数のトランジスタ素子の少なくとも他の１つは、(a)非晶質シリコン半導体、(b)微結晶シリコン半導体、またはこれら(a)(b)の半導体を積層した半導体をチャネル層として備えた第２の薄膜トランジスタ素子であり、
上記第１の薄膜トランジスタ素子および第２の薄膜トランジスタ素子が、共にボトムゲート型のトランジスタであり、
上記第１の薄膜トランジスタ素子の上記チャネル層とゲート電極との間には、チャネル層側からＳｉＯ２を主成分とするゲート絶縁膜およびＳｉＮＸを主成分とするゲート絶縁膜が順に積層されて挟持され、
上記第２の薄膜トランジスタ素子の上記チャネル層とゲート電極との間には、ＳｉＮＸを主成分とするゲート絶縁膜が挟持され、
かつ、両ゲート絶縁膜に共通するＳｉＮＸの層は、同一の層として形成されており、
上記複数のトランジスタ素子の一部となる第１のトランジスタ素子を回路的に保護する保護回路であって、上記複数のトランジスタ素子の一部となる第２のトランジスタ素子を備えた保護回路を含み、
上記第１のトランジスタ素子は、上記第１の薄膜トランジスタ素子からなり、
上記第２のトランジスタ素子は、上記第２の薄膜トランジスタ素子からなっていること
を特徴とする回路基板。
【請求項５】
上記第１の薄膜トランジスタ素子のゲート電極と、上記第２の薄膜トランジスタ素子のゲート電極とが、同一の導電層によって形成されており、
かつ、上記第１の薄膜トランジスタ素子のソース電極およびドレイン電極と、上記第２の薄膜トランジスタ素子のソース電極およびドレイン電極とが、同一の導電層によって形成されていることを特徴とする請求項１から４のいずれか１項に記載の回路基板。
【請求項６】
上記酸化物半導体は、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含んでいることを特徴とする請求項１から５のいずれか１項に記載の回路基板。
【請求項７】
請求項１から６のいずれか１項に記載の回路基板を備えたことを特徴とする表示装置。
【国際調査報告】
2011125353.tif 000017
2011125353.tif 000018
2011125353.tif 000019
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