(57)【要約】  電力系統からのアナログ電気量を導入しディジタル量に変換するアナログ／ディジタル変換部（２）は、電力系統からのアナログ電気量を所定の変調周波数でサンプリングし、ΔΣ変調して得られる１ビットの時間的に変化するビットストリームを出力するΔΣ変調器（２２）を有し、電力系統の状態に関する保護制御演算を行うディジタル演算処理部（３）は、ΔΣ変調器（２２）からのビットストリームを入力し保護制御演算の種類に応じて周波数特性の異なる複数のディジタルフィルタ（２３）と、各々のディジタルフィルタに接続されディジタルフィルタからのビットストリームを元に保護制御に関する異なる種類の保護制御演算処理を行う１つまたは複数の演算処理要素（２４）とを備える。
2011111833.tif 000002
【特許請求の範囲】
【請求項１】
電力系統からのアナログ電気量を導入し、ディジタル量に変換するアナログ／ディジタル変換部（２）と、前記ディジタル量を用いて電力系統の状態に関する保護制御演算を行うディジタル演算処理部（３）とを備えた制御システムにおいて、
前記アナログ／ディジタル変換部（２）は、電力系統からのアナログ電気量を所定の変調周波数でサンプリングし、ΔΣ変調して得られる１ビットの時間的に変化するビットストリームを出力するΔΣ変調器（２２）を有し、前記ディジタル演算処理部（３）は、前記ΔΣ変調器（２２）からのビットストリームを入力し保護制御演算の種類に応じて周波数特性の異なる１つまたは複数のディジタルフィルタ（２３）と、各々のディジタルフィルタ（２３）に接続され前記ディジタルフィルタ（２３）からのビットストリームを元に保護制御に関する異なる種類の保護制御演算処理を行う１つまたは複数の演算処理要素（２４）とを備えたことを特徴とする制御システム。
【請求項２】
前記ディジタル演算処理部（３）の前記ディジタルフィルタ（２３）は、前記保護演算処理要素（２４）の保護制御演算処理に対して異なるサンプリング周期のデータを出力しており、前記ディジタルフィルタ（２３）の最終的な出力データ周期と同一またはそれより長い期間での移動平均をする処理を含むことを特徴とする請求項１に記載の制御システム。
【請求項３】
前記ディジタルフィルタ（２３）の移動平均処理は、第１段の移動平均処理と間引き処理と、それに続く第２段の移動平均処理と最終のサンプリング周期への間引き処理からなるものであり、第１段目の移動平均処理は異なる２種類のタップ長の移動平均の組み合わせで構成され、第１段目の移動平均処理に、最終のサンプリング周期と同一またはそれより長い期間での移動平均を行う処理を含むことを特徴とする請求項２に記載の制御システム。
【請求項４】
前記ディジタル演算処理部（３）の前記ディジタルフィルタ（２３）は、多段構成であり前段は移動平均処理、後段はＦＩＲまたはＩＩＲ形ディジタルフィルタ（２３）を使用し、移動平均処理に３２タップ以上の移動平均を用いたことを特徴とする請求項１に記載の制御システム。
【請求項５】
前記ディジタル演算処理部（３）の前記ディジタルフィルタ（２３）は、その初段に１ビットディジタルフィルタ（２３）を使用し、前記１ビットディジタルフィルタ（２３）の信号通過帯域がディジタルフィルタ（２３）の最終的な出力周波数の１／２すなわちナイキスト周波数より小さく、１ビットディジタルフィルタ（２３）の後段に移動平均処理を使用し、移動平均により多ビットのディジタルデータとして、間引き出力することを特徴とする請求項１に記載の制御システム。
【請求項６】
前記ディジタル演算処理部（３）の前記ディジタルフィルタ（２３）の出力周期が電気角３０度、１５度、７．５度、３．７５度のいずれかであることを特徴とする請求項２乃至請求項５のいずれか１項に記載の制御システム。
【請求項７】
前記ディジタル演算処理部（３）の前記ディジタルフィルタ（２３）は、ＦＰＧＡまたはＣＰＬＤからなるプログラマブルロジック素子を用いて構成されたことを特徴とする請求項２乃至請求項６のいずれか１項に記載の制御システム。
【請求項８】
前記アナログ／ディジタル変換部（２）と一部のディジタル演算処理部（３）とを同一装置内に設け、他の一部のディジタル演算処理部（３）を同一装置外に設け、外部のディジタル演算処理部（３）に対してΔΣ変調器からのビットストリームを電気または光信号で出力する出力部を設けたことを特徴とする請求項１乃至請求項７のいずれか１項に記載の制御システム。
【請求項９】
前記アナログ／ディジタル変換部（２）と前記ディジタル演算処理部（３）とを別々の装置として構成し、前記アナログ／ディジタル変換部（２）の前記ΔΣ変調器（２２）から前記ディジタル演算処理部（３）へのビットストリームの伝送は専用ケーブルで用いて行うことを特徴とする請求項１乃至請求項７のいずれか１項に記載の制御システム。
【請求項１０】
前記アナログ／ディジタル変換部（２）と前記ディジタル演算処理部（３）とを別々の装置として構成し、前記アナログ／ディジタル変換部（２）の前記ΔΣ変調器（２２）から前記ディジタル演算処理部（３）へのビットストリームの伝送はネットワークを通じて行うことを特徴とする請求項１乃至請求項７のいずれか１項に記載の制御システム。
【請求項１１】
複数の前記アナログ／ディジタル変換部（２）のΔΣ変調からのビットストリームを合併してバイト単位の伝送フレームとしてからネットワークに伝送するデータ合併部を備えたことを特徴とする請求項１０に記載の制御システム。
【請求項１２】
前記アナログ／ディジタル変換部（２）のΔΣ変調器（２２）からのビットストリームに対して、予め定められたゲイン校正値の乗算処理を１ビット係数乗算処理により行いゲイン補正されたビットストリームを前記ディジタル演算処理部（３）に出力するゲイン補正部を設けたことを特徴とする請求項８乃至請求項１１のいずれか１項に記載の制御システム。
【請求項１３】
前記アナログ／ディジタル変換部（２）のΔΣ変調器（２２）からのビットストリームに対して、予め定められた位相校正値によりビットストリームに対する遅延処理を行い位相補正されたビットストリームを前記ディジタル演算処理部（３）に出力する位相補正部を設けたことを特徴とする請求項８乃至請求項１２いずれか１項に記載の制御システム。
【請求項１４】
前記アナログ／ディジタル変換部（２）と前記ディジタル演算処理部（３）とを伝送路で接続し、前記アナログ／ディジタル変換部（２）のΔΣ変調器（２２）からのビットストリームを前記ディジタル演算処理部（３）に配信して、送電線保護、母線保護、機器保護を行うことを特徴とする請求項９乃至請求項１３のいずれか１項に記載の制御システム。
【請求項１５】
前記アナログ／ディジタル変換部（２）及び前記ディジタル演算処理部（３）を送電線の両端変電所に設置し、前記送電線の両端変電所に設置された前記アナログ／ディジタル変換部（２）のΔΣ変調器（２２）によるビットストリームを伝送路により相手端変電所の前記ディジタル演算処理部（３）に伝送して差動演算を行い、差電流が所定の値を越えた場合に送電線の内部事故を検出することを特徴とする請求項９乃至請求項１４のいずれか１項に記載の制御システム。
【請求項１６】
前記アナログ／ディジタル変換部（２）及び前記ディジタル演算処理部（３）を搭載した端末装置と、前記アナログ／ディジタル変換部（２）のΔΣ変調器（２２）からのビットストリームを利用して電力系統の広域にわたる保護制御演算や系統現象解析を行うサーバとを伝送路で接続したことを特徴とする請求項９乃至請求項１３のいずれか１項に記載の制御システム。
【請求項１７】
前記アナログ／ディジタル変換部（２）のΔΣ変調器（２２）は、送電線の両端変電所を結ぶ伝送路を含めてフィードバックループを構成したことを特徴とする請求項１５に記載の制御システム。
【請求項１８】
前記アナログ／ディジタル変換部（２）のΔΣ変調器（２２）は、送電線の両端変電所を結ぶ伝送路による伝送遅れをフィードバックループ内の遅延器として利用したことを特徴とする請求項１７に記載の制御システム。
【請求項１９】
前記アナログ／ディジタル変換部（２）のΔΣ変調器（２２）がアナログ量をサンプリングした時刻に関する情報をビットストリームに付加する時刻付加手段を設けたことを特徴とする請求項１０乃至請求項１８に記載の制御システム。
【請求項２０】
前記時刻付加手段は、ＧＰＳから得られる絶対時刻を時刻情報とすることを特徴とする請求項１９記載の制御システム。
【請求項２１】
前記時刻付加手段は、前記アナログ／ディジタル変換部（２）のΔΣ変調器（２２）の比較器の出力であるビットストリームに時刻情報を重畳し、前記ΔΣ変調器（２２）にフィードバックすることを特徴とする請求項１９または請求項２０に記載の制御システム。
【請求項２２】
所定の条件が成立した場合に前記ΔΣ変調器（２２）からのビットストリームを記録するビットストリーム記憶部（２１）を設けたことを特徴とする請求項１乃至請求項２１のいずれか１項に記載の制御システム。
【請求項２３】
前記ビットストリーム記憶部（２１）の記録を開始する所定の条件は、予め設定された時刻になったこと、または前記ディジタル演算処理部（３）が電力系統の事故発生を検出したことを条件とすることを特徴とする請求項２２に記載の制御システム。
【請求項２４】
前記ビットストリーム記憶部（２１）は、ハードディスクまたはフラッシュメモリで形成されことを特徴とする請求項２２または請求項２３に記載の制御システム。
【請求項２５】
前記ビットストリーム記憶部（２１）は、ネットワークに接続され、前記ビットストリーム記憶部（２１）に記録されたビットストリームをネットワークを通して端末装置に送信することを特徴とする請求項２２乃至請求項２４のいずれか１項に記載の制御システム。
【請求項２６】
前記ビットストリーム記憶部（２１）は、前記アナログ／ディジタル変換部（２）内に設けられたことを特徴とする請求項２２乃至請求項２５のいずれか１項に記載の制御システム。
【請求項２７】
電力系統からのアナログ電気量を導入し、ディジタル量に変換するアナログ／ディジタル変換部（２）を備えた変成器において、
前記アナログ／ディジタル変換部（２）は、電力系統からのアナログ電気量を所定の変調周波数でサンプリングし、ΔΣ変調して得られる１ビットの時間的に変化するビットストリームを出力するΔΣ変調器（２２）を有することを特徴とする変成器。
【請求項２８】
電力系統からのアナログ電気量を導入し、ディジタル量に変換して得られるビットストリームを記憶するビットストリーム記憶部（２１）において、
電力系統からのアナログ電気量を所定の変調周波数でサンプリングし、ΔΣ変調して得られる１ビットの時間的に変化するビットストリームを記憶することを特徴とするビットストリーム記憶部。
【請求項２９】
電力系統からのアナログ電気量をアナログ／ディジタル変換して得られるディジタル量を用いて電力系統の状態に関する保護制御演算を行うディジタル演算処理部（３）を備えた保護制御装置において、
前記ディジタル演算処理部（３）は、ΔΣ変調器（２２）からのビットストリームを入力し保護制御演算の種類に応じて周波数特性の異なる１つまたは複数のディジタルフィルタ（２３）と、各々のディジタルフィルタ（２３）に接続され前記ディジタルフィルタ（２３）からのビットストリームを元に保護制御に関する異なる種類の保護制御演算処理を行う１つまたは複数の演算処理要素（２４）とを備えたことを特徴とする保護制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電力系統のアナログ電気量をディジタル量に変換し、所定の演算を行い電力系統の制御を行う制御システム、並びに、該制御システムに備えられる変成器、保護制御装置、およびビットストリーム記憶部に関する。
【背景技術】
【０００２】
制御システムの例としては、ディジタル形保護制御装置、ＮＣＴ（Network Computing Terminal）、電力品質計測装置などが知られている。一般に、電力系統の保護制御はディジタル形保護制御装置で行われている。ディジタル形保護制御装置は、刻々変動する電力系統の状態量を入力し、電力系統を構成する複数の設備機器の変動状態やその複数の設備機器に対して発生した事故等の異常事態を把握して安定化制御や系統保護制御を行う。特に、近年では、ディジタル形保護制御装置は、高速処理マイクロプロセッサや大容量メモリ等の高い性能を有する電子デバイスを搭載したものが採用されており高機能化を図っている。【０００３】
ディジタル形保護制御装置としては、主に電力系統に対する保護制御内容に応じて種々の装置が開発され、電力系統の所要箇所に適用されている。具体的には、電力系統の各設備機器（送電線、変圧器等）に生じた事故（系統事故）を検出して事故発生部分を電力系統から切り離すことにより電力系統を保護するディジタルリレー、また系統の接続構成などの制御を行なう監視制御装置も設置される。【０００４】
これらのディジタル形保護制御装置では、いずれも電力系統の電流・電圧のアナログの状態量を入力し、アナログ・ディジタル変換（以下Ａ／Ｄ変換）によりディジタル値に変換したものを元に各種ディジタル演算処理を行っている。アナログ入力量を入力して各種演算を行うシステムとしては、これらのほかにも、送電線上の事故点（故障点）の位置を高精度に標定する故障点標定装置（フォールトロケータ）、事故発生時の擾乱記録などを行う系統解析装置（オシロ装置）、高調波や瞬低（電圧の瞬間的な低下）など電力品質に関わる計測装置など様々なものが設置されている。【０００５】
以下、ディジタル形保護制御装置として、電力系統に対する保護リレー動作を行なうディジタルリレーを例に取り説明する。図５５は、従来のディジタル形保護制御装置の一例として、従来の多入力用のディジタルリレーの基本的な構成を示す構成図である。図５５によれば、ディジタルリレー１は、保護制御対象となる電力系統から電流や電圧等の多数のアナログ状態量（電気量）Ａ−１〜Ａ−ｎを取り込んでディジタルデータに変換するアナログ・ディジタル変換部２と、このアナログ・ディジタル変換部２によりディジタル化された状態データに基づいて保護制御演算を行なうディジタル演算処理部３と、遮断器や保護リレー等の電力系統保護制御機器（保護制御機器）とのデータ入出力に関するインタフェース処理を行なう入出力インタフェース部（Ｉ／Ｏ）４と、電気量データや保護制御機器の動作を表示するためのＬＥＤ等の表示器１４とを備えている。【０００６】
このディジタルリレー１の各構成要素（アナログ・ディジタル変換部２、ディジタル演算処理部３および入出力インタフェース部４、表示器１４）は、互いにデータ送受信可能にバス５を介して相互接続されている。【０００７】
アナログ・ディジタル変換部２は、入力される電気量（Ａ−１〜Ａ−ｎ）の数に対応するｎ個の不要周波数成分除去用のアナログフィルタ６−１〜６−ｎと、これら各アナログフィルタ６−１〜６−ｎに対応するサンプリング用のサンプリングホールド回路７−１〜７−ｎと、選択出力用のマルチプレクサ８と、Ａ／Ｄ変換用のＡ／Ｄ変換器９とを備えている。【０００８】
また、ディジタル演算処理部３はコンピュータ回路で構成されている。すなわち、ディジタル演算処理部３は、保護制御演算処理実行用のＣＰＵ１０と、電気量データやＣＰＵ１０の処理時のデータを一時的に保存するためのランダムアクセスメモリ（ＲＡＭ）１１と、保護制御の処理手順（プログラム）保存用の読み出し専用メモリ（ＲＯＭ）１２および整定値を書換可能に記憶するための不揮発性メモリ（ＥＥＰＲＯＭ）１３とを備えている。また、表示器１４はＬＥＤ等で構成され、ＣＰＵ１０の処理によりＲＡＭ１１に保存された電気量データや遮断器等の保護制御機器の動作を表示する。【０００９】
このように構成されたディジタルリレー１によれば、電力系統から並列的に取り込まれたｎ個の電気量Ａ−１〜Ａ−ｎは、アナログフィルタ６−１〜６−ｎを介して不要な周波数成分（基本波以外の高調波成分や直流分等）がそれぞれ除去された後サンプリングホールド回路７−１〜７−ｎに送られ、予め定めた時間間隔（周期）で状態値（瞬時値）としてそれぞれサンプリングされる。【００１０】
サンプリングホールド回路７−１〜７−ｎによりそれぞれサンプリングされた瞬時値は、マルチプレクサ８を介して単一の出力端から順次選択的に出力されてＡ／Ｄ変換器９に送られる。そして、Ａ／Ｄ変換器９に送られた瞬時値は、そのＡ／Ｄ変換器９を介してディジタル化された電気量データに変換された後、バス５を介してディジタル演算処理部３に順次出力される。ディジタル演算処理部３に順次出力された電気量データは、ＲＯＭ１２に記憶された保護制御プログラムに基づくＣＰＵ１０の読込処理により順次ＲＡＭ１１に転送されて一時的に格納される。【００１１】
そして、このＲＡＭ１１に格納された電気量データ、ＥＥＰＲＯＭ１３に記憶された保護リレー動作の整定値および入出力インタフェース部４を介して取り込まれた遮断器等の外部機器の接点情報等に基づいて、ＣＰＵ１０によりＲＯＭ１２に記憶された保護制御プログラムに従った保護制御演算処理（例えば、ディジタルフィルタリング処理、振幅値演算処理、実効値演算処理、位相差演算処理および整定値に基づく動作判定処理等）が実行される。【００１２】
ＣＰＵ１０の上述した保護制御演算処理により得られた結果は、ＣＰＵ１０の処理により例えば遮断器等の外部機器（保護制御機器）への引外し指令（トリップ指令）や投入指令等の保護制御動作指令として入出力インタフェース部４を介して遮断器等の保護制御機器へ出力され、電力系統保護制御動作｛引外し動作・投入動作（接点開閉動作）等｝が実行される。【００１３】
また、ＲＡＭ１１に記憶された電気量データは、ＣＰＵ１０の表示処理により表示器１４を介して電気量として表示される。なお、ディジタルリレー以外の他の保護制御機能を有するディジタル形保護制御装置においても、保護制御演算処理や保護制御内容は異なるものの上述したディジタルリレー１と略同等の構成を有し、同様の動作処理を行なうようになっている。【００１４】
近年では、電力需要の増大に伴って電力系統の設備機器は広域化・分散化しており、このような広域に分散された電力系統の設備機器を制御するための電気所等の制御所およびこの制御所に設けられたディジタル形保護制御装置の個数も増大している。【００１５】
一方、図５６は、ディジタル保護制御装置（ディジタルリレー）を電力系統の送電線や母線等の設備機器へ配置した際の構成図である。図２では電力系統は単線結線図で示している。図５６に示すように、電力系統１５の送電線１６Ａ、１６Ｂには、これら送電線１６Ａ、１６Ｂや母線１７を流れる状態量（電力量、例えば電流や電圧）を計器用変流器１８Ａや計器用変圧器１８Ｂ等の変成器により入力し、この入力された状態量に基づいて上述した保護制御処理を行なって遮断器１９Ａ、１９Ｂを保護動作させることにより送電線１６Ａ、１６Ｂを保護する送電線保護リレー１Ａ、１Ｂがそれぞれ配設されている。【００１６】
同様に、遮断器１９Ａ〜１９Ｃを保護動作させて送電線１６Ａ〜１６Ｃから電力系統１５の母線１７を切り離してその母線１７を保護する母線保護リレー１Ｃが配設され、さらに、電力系統１５の変圧器２０の上流側および下流側を流れる状態量を計器用変流器１８Ａ、１８Ａを介して入力し、入力された状態量に基づいて遮断器１９Ｃ、１９Ｄを保護動作させて変圧器２０を保護する変圧器保護リレー１Ｄが配設されている。【００１７】
図５７は、各々のディジタル形保護制御装置への電力系統の電気量（電圧、電流など）の入力部の一例の構成図である。図５７に示すように、例えば、電力系統の電気量である電圧を計器用変圧器１８Ｂで検出し、この共通の一つの計器用変圧器１８Ｂで検出した電力系統の同一箇所の電気量を複数のディジタル形保護制御装置１０１で個別に入力している。ディジタル形保護制御装置１０１には、保護リレーの他に、監視制御装置、故障点標定装置、高調波計測装置などがあり、各々のディジタル形保護制御装置１０１は、計器用変圧器１８Ｂで検出された電気量をそれぞれアナログ・ディジタル変換部２で入力し、ディジタル演算処理部３で、リレー演算、監視制御演算、故障点評定演算、高周波計測演算等を行う。【００１８】
監視制御装置、故障点標定装置、系統解析装置では、電力系統の事故発生時などに系統の電圧電流の波形を記録しておき、事故現象の詳細解析により保護リレー方式の検討などに使用される。最近ではＧＰＳ同期により広域多地点で同期計測した情報を集めて系統の広い範囲に渡る現象の計測も行われている。なお、図５７では電力系統の電圧を入力する例を示しているが、電流についても入力される。【００１９】
このように、各ディジタル形保護制御装置について、各々専用のアナログ・ディジタル変換部２を設けているのは、各々のディジタル形保護制御装置の各保護制御対象（各用途）での演算に必要となるアナログ情報の範囲（入力フルスケール、周波数帯域など）や必要な動作速度などが異なり、アナログ・ディジタル変換部２を構成するＡ／Ｄ変換器９やアナログフィルタ６などを最適なものに設計する必要があるためである。【００２０】
ここで、電力品質に関する計測装置である高調波計測装置については、電力系統のＣＴ（計器用変流器）、ＰＴ（計器用変圧器）から入力した電流、電圧をＡ／Ｄ変換することにより高調波計測を行い、Ａ／Ｄ変換の前置アナログフィルタには、対象となる高調波領域が通過できる周波数特性のものを用いるようにしたものがある（例えば、日本国特開２００２−３４５１７２号公報）。【００２１】
ところが、従来のディジタル形保護制御装置では、電力系統の同一箇所の電気量を各々のディジタル形保護制御装置で個別に入力し、各々の専用のアナログ・ディジタル変換部２で入力処理を行っているので、新たなディジタル形保護制御装置を適用する場合は、その都度、新たなアナログ・ディジタル変換部２の開発と設置とが必要となる。そのため、適用上の制限が生じ、経済性の悪化も生じている。また個別に設置するアナログ・ディジタル変換部２には性能上の限界もあり適用面での制約も発生している。【００２２】
各々のディジタル形保護制御装置の各保護制御対象（各用途）によって、アナログ・ディジタル変換部２での要求される性能は、例えば以下のようなものである。【００２３】
（１）保護リレー：大きなフルスケール、高速で安定な応答
（２）監視制御：定格付近での高い計測精度
（３）事故波形記録：高速サンプリング、大きなフルスケール
（４）高調波計測や瞬低：高速サンプリング
すなわち、保護リレーにおいては、系統事故発生の瞬間から短時間に電流電圧を測定して事故判定を行い遮断器への指令を行う必要があり、また、事故発生時の電流電圧を測定するために、大きな信号フルスケール（保護制御装置の入力で数１００Ａ以上）が必要である。保護リレーのＡ／Ｄ変換としては、サンプリング周波数が数百〜数ｋＨｚ前後、分解能１２〜１４ビット前後の逐次比較形Ａ／Ｄ変換器が一般に用いられる。例えば、リレーの動作値誤差を５％以下にするためには、一般にリレーの検出感度で、４０ｄｉｇ以上のディジット数を確保する必要がある。１２ビットＡ／Ｄ変換器の場合、１ＬＳＢはフルスケールの１／２０４８であり、この場合、例えば１００Ａの検出感度を実現するにはフルスケール値は約５０００Ａとする必要がある。尚現在基幹系統を保護している最新の保護リレーでは１６ビット分解能のＡ／Ｄ変換器が用いられているがノイズなどを含め実質使用できる分解能は１４ビット程度である。【００２４】
このように、保護リレーの場合には、使用可能なＡ／Ｄ変換器の分解能から必要な精度が得られるような設計が必要である。アナログフィルタ６はＡ／Ｄ変換の折り返し誤差防止のためサンプリング周波数の十分な減衰が必要であり、サンプリング周波数が低い場合には特に急峻な減衰特性が必要である。また過渡応答にも注意した設計が必要である。安定した特性を得るため抵抗、コンデンサなどに高精度の素子を用いる必要がある。【００２５】
次に、監視制御装置では、常時の定格（５Ａまたは１Ａ）付近の電流・電圧を高精度に測定する必要があり、測定誤差は０．１％以内が目標となる。そのため一般には保護リレーとは異なる専用のフルスケールの入力が使用される。また、故障点標定システム（フォールトロケータ）については、保護リレーに付属し、保護リレーと同一のアナログ入力が利用しているケースもある。【００２６】
系統解析システムは、系統の故障現象などを記録し、新しい保護リレー方式や系統運用の検討などに使用するものであり、保護リレーに内蔵されているものもあるが、高い周波数まで含めた詳細な観測を行うものは、専用のものを順次設置していく必要がある。また電力系統の現象を把握するためには、広範囲の多地点に設置できることが望ましい。電力品質に関するものとして、高調波計測装置では、高い周波数の測定が必要であり４０次（基本波の４０倍の周波数）以上までの測定が求められ、瞬停の検出にも高いサンプリング周波数が必要であり、保護リレーよりも高い数１０ｋＨｚ以上のサンプリング周波数が用いられている。【００２７】
これらのように、電力系統では各種のディジタル形保護制御装置に特化したアナログ・ディジタル変換部２を設置しているため、新たなディジタル形保護制御装置を適用する場合は、その都度、新たなアナログ・ディジタル変換部２の開発と設置とが必要となる。そのため、適用上の制限が生じ、経済性の悪化も生じている。また個別に設置するアナログ・ディジタル変換部２には性能上の限界もありシステム適用面での制約も発生している。【００２８】
このようなことから、各種のディジタル演算処理に適用可能なＡ／Ｄ変換データを精度良く容易に得ることを可能とする技術の提示が望まれる。
【発明の概要】
【００２９】
本発明の一態様によれば、電力系統からのアナログ電気量を導入し、ディジタル量に変換するアナログ／ディジタル変換部と、前記ディジタル量を用いて電力系統の状態に関する保護制御演算を行うディジタル演算処理部とを備えた制御システムにおいて、前記アナログ／ディジタル変換部は、電力系統からのアナログ電気量を所定の変調周波数でサンプリングし、ΔΣ変調して得られる１ビットの時間的に変化するビットストリームを出力するΔΣ変調器を有し、前記ディジタル演算処理部は、前記ΔΣ変調器からのビットストリームを入力し保護制御演算の種類に応じて周波数特性の異なる１つまたは複数のディジタルフィルタと、各々のディジタルフィルタに接続され前記ディジタルフィルタからのビットストリームを元に保護制御に関する異なる種類の保護制御演算処理を行う１つまたは複数の演算処理要素とを備えた制御システムが提供される。
【図面の簡単な説明】
【００３０】
【図１】図１は、本発明の実施形態に係るディジタル形保護制御装置の実施例１の構成図である。
【図２】図２は、本発明の実施例１におけるビットストリーム記憶部の一例を示す構成図である。
【図３】図３は、本発明の実施例１におけるビットストリームの記録処理の処理内容の一例を示すフローチャートである。
【図４Ａ】図４Ａは、本発明の実施形態におけるΔΣ変調器の一例を示す構成図である。
【図４Ｂ】図４Ｂは、本発明の実施形態におけるΔΣ変調器の一例を示す構成図である。
【図５】図５は、本発明の実施形態におけるΔΣ変調器の動作波形の一例を示す波形図である。
【図６】図６は、本発明の実施形態におけるΔΣ変調器の出力データの周波数スペクトルの一例を示す波形図である。
【図７】図７は、従来から保護制御の用途に使用されている逐次比較形のＡ／Ｄ変換器の出力データの周波数スペクトルの一例を示す波形図である。
【図８】図８は、本発明の実施形態におけるディジタルフィルタとしてデシメーションフィルタを用いた場合のデシメーションフィルタの遮断周波数をｆｃとした場合の波形の一例を示す波形図である。
【図９】図９は、従来の逐次比較形のＡ／Ｄ変換器の出力データのノイズの説明図である。
【図１０】図１０は、本発明の実施形態に係るディジタル形保護制御装置を送電線に適用した場合の構成図である。
【図１１】図１１は、従来のアナログ・ディジタル変換部とディジタルフィルタの構成図である。
【図１２】図１２は、図１１に示した従来のアナログ・ディジタル変換部のアナログＬＰＦの入出力信号の信号スペクトル図である。
【図１３】図１３は、ディジタルフィルタ２３の例２を示す構成図である。
【図１４】図１４は、図１３に示した例１のディジタルフィルタ２３の波形図である。
【図１５】図１５は、ディジタルフィルタの例２を示す構成図である。
【図１６】図１６は、ディジタルフィルタの例３を示す構成図である。
【図１７】図１７は、ＦＩＲフィルタの一例を示すブロック図である。
【図１８】図１８は、図１６に示した例３のディジタルフィルタ２３の波形図である。
【図１９】図１９は、ディジタルフィルタの例４を示す構成図である。
【図２０】図２０は、ビットストリームディジタルフィルタの一例を示す構成図である。
【図２１】図２１は、図１９に示した例４のディジタルフィルタの波形図である。
【図２２】図２２は、ディジタルフィルタの例５を示す構成図である。
【図２３】図２３は、本発明の実施形態に係るディジタル形保護制御装置の実施例２の構成図である。
【図２４】図２４は、本発明の実施形態に係るディジタル形保護制御装置の実施例３の構成図である。
【図２５】図２５は、本発明の実施例３におけるディジタル形保護制御装置での伝送信号の説明図である。
【図２６】図２６は、本発明の実施形態に係るディジタル形保護制御装置の実施例４の構成図である。
【図２７】図２７は、本発明の実施形態に係るディジタル形保護制御装置の実施例５の構成図である。
【図２８】図２８は、本発明の実施例５におけるΔΣ変調器からのビットストリームを送信する際の区切りを設けるための説明図である。
【図２９】図２９は、本発明の実施例５におけるΔΣ変調器からのビットストリームの送信フォーマットの説明図である。
【図３０】図３０は、本発明の実施例５におけるΔΣ変調器からのビットストリームの受信側での受信フレームの説明図である。
【図３１】図３１は、本発明の実施例５における受信側でΔΣ変調器からのビットストリームを復元するための復元処理部の構成図である。
【図３２】図３２は、本発明の実施形態に係るディジタル形保護制御装置の実施例６におけるアナログ・ディジタル変換部の構成図である。
【図３３】図３３は、本発明の実施形態に係るディジタル形保護制御装置の実施例７の構成図である。
【図３４】図３４は、本発明の実施例７におけるデータ合併部の一例を示す構成図である。
【図３５】図３５は、本発明の実施例７における複数のΔΣ変調器からのビットストリームから作成した送信フレームの説明図である。
【図３６】図３６は、本発明の実施例７における複数のΔΣ変調器からのビットストリームの合併の仕方の一例の説明図である。
【図３７】図３７は、本発明の実施形態に係るディジタル形保護制御装置の実施例８のゲイン・位相補正部の構成図である。
【図３８】図３８は、図３７のビットストリーム係数乗算器の一例を示す回路図である。
【図３９】図３９は、本発明の実施形態におけるアナログ・ディジタル変換部及びディジタル演算処理部を用いて差動継電器を形成した一例の構成図である。
【図４０】図４０は、本発明の実施形態におけるアナログ・ディジタル変換部を用いた場合の変電所間での送電線事故に対する差動保護継電方式の説明図である。
【図４１】図４１は、差動保護継電方式の動作特性を示す特性図である。
【図４２】図４２は、本発明の実施形態に係るディジタル形保護制御装置の実施例９の構成図である。
【図４３】図４３は、本発明の実施形態に係るディジタル形保護制御装置の実施例１０の構成図である。
【図４４】図４４は、本発明の実施形態におけるΔΣ変調器のフィードバックループが伝送路を跨っていない場合のΔΣ変調器の構成図である。
【図４５】図４５は、本発明の実施形態におけるΔΣ変調器のフィードバックループが伝送路を跨っていない場合のΔΣ変調器の入力信号Ｓｉ及びディジタルフィルタの出力Ｓｏの波形図である。
【図４６】図４６は、本発明の実施形態におけるΔΣ変調器のフィードバックループが伝送路を跨っている場合のΔΣ変調器の構成図である。
【図４７】本発明の実施形態におけるΔΣ変調器のフィードバックループが伝送路を跨っている場合のΔΣ変調器の入力信号Ｓｉ及びディジタルフィルタの出力Ｓｏの波形図である。
【図４８】図４８は、本発明の実施形態に係るディジタル形保護制御装置の実施例１１の構成図である。
【図４９】図４９は、本発明の実施例１１における時刻付加手段の構成図である。
【図５０】図５０は、本発明の実施例１１における時刻付加手段からの信号を入力したときのΔΣ変調器の各部の信号の波形図である。
【図５１Ａ】図５１Ａは、本発明の実施例１１におけるΔΣ変調器２２の入力信号Ｓｉとディジタルフィルタの出力信号Ｓｏとの元データの波形図である。
【図５１Ｂ】図５１Ｂは、本発明の実施例１１におけるΔΣ変調器のビットストリームの一部データを変化させたときのΔΣ変調器２２の入力信号Ｓｉとディジタルフィルタの出力信号Ｓｏとの波形図である。
【図５１Ｃ】図５１Ｃは、本発明の実施例１１におけるΔΣ変調器のビットストリームの一部データを変化させたときのΔΣ変調器２２の入力信号Ｓｉとディジタルフィルタの出力信号Ｓｏとの波形図である。
【図５２】図５２は、ディジタルフィルタとして３２回移動平均のデシメーションフィルタを使用した場合のデータ誤りの影響の説明図である。
【図５３】図５３は、逐次比較Ａ／Ｄ変換器を用いた場合のデータ誤りの影響の説明図である。
【図５４】図５４は、本発明の実施形態におけるアナログ・ディジタル変換部を変電所に設置した場合のデータ誤りの影響の説明図である。
【図５５】図５５は、従来のディジタル形保護制御装置の一例としてのディジタルリレーの一例を示す構成図である。
【図５６】図５６は、ディジタル保護制御装置（ディジタルリレー）を電力系統の送電線や母線等の設備機器へ配置した際の構成図である。
【図５７】図５７は、各々のディジタル形保護制御装置への電力系統の電気量（電圧、電流など）の入力部の一例の構成図である。
【発明を実施するための形態】
【００３１】
以下に説明する実施形態では、制御システムの一例として、電力系統の保護制御を行う「ディジタル形保護制御装置」（電力系統に対する保護リレー動作を行なうディジタルリレーなど）を例示するが、本発明はこの「ディジタル形保護制御装置」のみに限定されるものではなく、その他の種類の制御システム、例えば「ＮＣＴ」や「電力品質計測装置」にも適用することができるものである。
【００３２】
以下、本発明の実施形態を説明する。図１は本発明の実施形態に係るディジタル形保護制御装置の実施例１の構成図である。ディジタル形保護制御装置１０１は、アナログ／ディジタル変換部２と、ディジタル演算処理部３と、ビットストリーム記憶部２１とから構成される。
【００３３】
なお、アナログ／ディジタル変換部２は、当該アナログ／ディジタル変換部２を有する「変成器」（ＣＴ、ＰＴなど）として実現してもよい。また、ディジタル演算処理部３は、当該ディジタル演算処理部３を有する「保護制御装置」として実現してもよい。
【００３４】
アナログ／ディジタル変換部２はアナログフィルタ３０及びΔΣ変調器２２を有し、ΔΣ変調器２２は、図示省略の変成器で検出された電力系統からのアナログ電気量、例えば、電圧Ｖや電流Ｉをアナログフィルタ３０を介して入力し、所定の変調周波数でサンプリングし、ΔΣ変調して得られる１ビットの時間的に変化する１ビットストリームを出力するものである。
【００３５】
ディジタル演算処理部３は、１つまたは複数のディジタルフィルタ２３及び１つまたは複数の演算処理要素２４を有し、各々のディジタルフィルタ２３は、ΔΣ変調器２２からの１ビットストリームを入力して保護制御演算の種類に応じて周波数特性の異なる１ビットストリームを演算処理要素２４に出力する。図１では、複数のディジタルフィルタ２３及び複数の演算処理要素２４を有し、１つのディジタルフィルタ２３に対して１つの演算処理要素２４を設けた場合を示している。演算処理要素２４は、各々のディジタルフィルタ２３からの１ビットストリームを元に保護制御に関する異なる種類の保護制御演算処理を行う。図１では、各々のアプリケーションである演算処理要素２４を、保護、計測、オシロ、高調波計測、瞬低検出などに使用している一例を示している。
【００３６】
また、ビットストリーム記憶部２１は、ハードディスクまたはフラッシュメモリを有し、所定の条件が成立した場合、例えば、予め設定された時刻になったとき、またはディジタル演算処理部３が電力系統の事故発生を検出したことを条件に、ΔΣ変調器２２からの１ビットストリームを記録するものである。
【００３７】
図２は、ビットストリーム記憶部２１の一例を示す構成図である。ΔΣ変調器２２からのビットストリームは、一旦、リングバッファ４４に記録され、リングバッファ４４に記録されたビットストリームは、ハードディスク４５に記録される。ビットストリームの記録は、外部からの条件により記録が行われる。例えば、電力系統の事故が発生した場合にビットストリームの記録を開始したり、予め設定した所定の時刻になったらビットストリームの記録を開始したりする。ＣＰＵ４６はビットストリームの記録条件が成立したがどうかを常時監視しており、ビットストリームの記録条件が成立したときは、制御部４７に対してスタート信号を送信する。
【００３８】
ΔΣ変調器２２からリングバッファ４４へのビットストリームの記録更新は常時実施しており、常に過去一定期間のビットストリームが記録されている。
【００３９】
制御部４７は、スタート信号を受信すると、それ以降ΔΣ変調器２２からリングバッファ４４に記録をすべきビットストリームの数を示すビットストリームの記録を開始するとともに、カウントすべきビットストリームのカウント設定値をカウンタ４８に設定する。カウンタ４８は、ΔΣ変調器２２からリングバッファ４４に記録されたビットストリームの数をカウントしカウント設定値になると制御部４７にその旨を通知する。制御部４７は、ΔΣ変調器２２からリングバッファ４４に記録されたビットストリームの数がカウンタ４８に設定したカウント設定値になると、リングバッファ４４への記録を停止する。カウント設定値をリングバッファ４４が記録できるビットストリームの数よりも小さくすることにより、スタート信号を受信する以前のビットストリームを記録保持することも可能である。
【００４０】
また、リングバッファ４４に記録されたビットストリームは、ＣＰＵ４６からの指令によりハードディスク４５に記録される。また、通信インタフェース４９は外部からの記録条件の指令を受信したり、ハードディスク４５に記録されたビットストリームを図示省略のネットワークに送信したりする。通信インタフェース４９はＣＰＵ４６により制御される。以上の説明では、ハードディスク４５を用いた場合について説明したが、ハードディスク４５に代えてフラッシュメモリを用いてもよいし、ハードディスク４５及びフラッシュメモリを用いてもよい。
【００４１】
ビットストリーム記憶部２１のハードディスクまたはフラッシュメモリに保存されたビットストリームは、通信インタフェース４９によりネットワークを通じて、ネットワークに接続された端末装置に送信する。これにより、端末装置上のプログラムによりオフラインで故障点評定演算、事故波形表示演算、高調波計測演算、瞬停検出などの保護制御演算を行うことができる。
【００４２】
図３は、ビットストリームの記録処理の処理内容の一例を示すフローチャートである。ＣＰＵ４６は記録条件が成立したか否かを常時監視しており、記録条件が成立するとスタート信号を制御部４７に出力する。制御部４７はスタート信号があるかどうかを判定し（Ｓ１）、スタート信号があると、リングバッファ４４の終点のカウント設定値をカウンタ４８に設定し（Ｓ２）、ビットストリームをリングバッファ４４に記録し（Ｓ３）、カウント数に１をプラスする（Ｓ４）。そして、カウント数がカウント設定値になったか否かを判定し（Ｓ５）、カウント数がカウント設定値でない場合には、ステップＳ３に戻る。一方、カウント数がカウント設定値になったときは、ＣＰＵ４６へ記録完了を通知し（Ｓ６）、ステップＳ１に戻る。
【００４３】
これにより、電力系統の状態を最高の速度・分解能でサンプリングした原情報を劣化することなく保存しておくことが可能となり、後からのオフラインでの分析に役立てることが可能となる。なお、後からのオフラインでの分析が必要でない場合には、ビットストリーム記憶部２１を必ずしも設ける必要はない。また、ビットストリーム記憶部２１の設置箇所としては、独立に設けるようにしてもよいし、アナログ・ディジタル変換部２内あるいはディジタル演算処理部３内に設けるようにしてもよい。
【００４４】
次に、本発明は、アナログ／ディジタル変換部２の方式として高精度・広帯域の情報が得られるΔΣ変調器２２からの情報を損なうことなく伝達し、アプリケーション側である演算処理要素２４で必要な情報を抽出することで、有効な情報の取得を可能とし、アナログ・ディジタル変換部２の共通化を可能としたものである。すなわち、電力系統からの系統電気量（例えば、電圧Ｖや電流Ｉ）はΔΣ変調器２２に導入され、所定の動作周波数（変調周波数またはオーバサンプリング周波数）でアナログ量から１ビットのディジタル量へのΔΣ変調が行われる。以降、この１ビットのディジタル量を１ビットストリームと呼ぶ。
【００４５】
次に、この１ビットストリームは、ディジタル演算処理部３のディジタルフィルタ２３により高周波成分の除去を行うとともに多ビットのデータに変換され、所定の周波数にデータを間引いて、ディジタル演算処理部３の演算処理要素２４での演算に必要なサンプリング周波数（変調周波数より低い周波数、最終サンプリング周波数と呼ぶ）の多ビットのＡ／Ｄ変換データとして出力される。このときのディジタルフィルタ２３はデシメーションフィルタと呼ばれる。ディジタル演算処理部３の演算処理要素２４では、多ビットのＡ／Ｄ変換データを元に、電力系統の状態に関する演算（系統に流れる電圧・電流の算出、系統事故発生有無の判定など）を行う。
【００４６】
このように構成した場合の作用効果としては、最もＳ／Ｎが高く、広帯域のＡ／Ｄ変換も可能なΔΣ変調器によりサンプリングされた情報が含まれるビットストリームを原情報のまま各種ディジタル演算処理部に伝えることで、各種のアプリケーションにより必要なサンプリング速度、分解能のデータを抽出できることとなる。
【００４７】
ΔΣ変調は、現存するＡ／Ｄ変化方式の中で最も高精度の情報が得られる方式であり、また広帯域化が進みＧＨｚ以上の変調周波数を持つものも出てきている。他のＡ／Ｄ変換方式として、従来、この分野に広く用いられている逐次比較形Ａ／Ｄ変換では比較的高速のＡ／Ｄ変換が可能であるが、内部キャパシタアレイの製造誤差により、平均化しても精度の限界がある。従って、高精度・広帯域のＡ／Ｄ変換データを得るには、ΔΣ変調を使うことが望ましい。
【００４８】
ΔΣ変調では、パルス密度変調された１ビットの変調出力が得られる（多ビット出力のものもあるが、ここでは１ビット出力のものを扱う）。一般にΔΣ形Ａ／Ｄ変換器であるΔΣ変調では、１ビットの変調出力をデシメーションフィルタにより多ビット化したものを低速サンプリングに間引きしたものが出力される。一方、間引きしない元の１ビット変調出力には広帯域の原情報が含まれており、各種の用途に利用することが考えられる。なお、一般的なデシメーションフィルタをかけるＡ／Ｄ変換器の場合、高域の情報を捨てていることとなるが、一度捨てられた帯域のデータは復活することができない。
【００４９】
次に、ΔΣ変調器２２の基本的な動作について説明する。図４Ａおよび図４ＢはΔΣ変調器２２の例を示す構成図であり、図４Ａは１次ΔΣ変調器、図４Ｂは２次ΔΣ変調器を示している。図４Ａにおいて、１次ΔΣ変調器に入力されたアナログ信号は、前回の比較結果による１ビットＤ／Ａ変換器２５からのフィードバック信号との差分を加算器２６にて演算し、積分器２７を通り比較器２８での比較を行い、１ビットのディジタル信号が出力される。出力されたビットストリームは遅延器２９で遅延を加えた後、１ビットＤ／Ａ変換器２５によりアナログ量に変換され、再び加算器２６でアナログ入力との差分が取られ積分器２７に入力される。図４Ｂにおいて、２次ΔΣ変調器の場合は、図４Ａに示した１次ΔΣ変調器に対し、加算器２６ａと積分器２７ａとが前段に追加して設けられている。さらに加算器２６と積分器２７とを前段に追加し、ｎ次のｎ次ΔΣ変調器などの構成も可能である。
【００５０】
図５はΔΣ変調器２２の動作波形の一例を示す波形図である。１ビットのΔΣ変調器２２の場合、出力データは、ΔΣ変調器２２の動作周波数によりＨｉｇｈ、Ｌｏｗに変化し、１ビットの２値ディジタル量で表わせる。入力信号が大きい場合は、ΔΣ変調器２２の出力はＨｉｇｈになる期間が長くなり、入力信号が小さい場合は、出力はＬｏｗになる期間が長くなる。図５は正弦波信号が入力された場合のΔΣ変調器２２の出力を示している。
【００５１】
図６はΔΣ変調器２２の出力データの周波数スペクトルの一例を示す波形図である。ｆｏｓはΔΣ変調器２２の動作周波数（オーバサンプリング周波数）であり、出力データの周期に等しいため、スペクトルはｆｏｓ／２（ナイキスト周波数）を境に左右対称となる。従って、図６ではｆｏｓ／２より低い周波数のスペクトルのみを示している。
【００５２】
一方、図７は、従来から保護制御の用途に使用されている逐次比較形のＡ／Ｄ変換器の出力データの周波数スペクトルの一例を示す波形図である。ｆｓはＡ／Ｄ変換器のサンプリング周波数であり、スペクトルはｆｓ／２（ナイキスト周波数）を境に左右対称となる。従って、図７ではｆｓ／２より低い周波数のスペクトルのみを示している。
【００５３】
図６及び図７に示すように、ΔΣ変調器２２のオーバサンプリング周波数ｆｏｓは、逐次比較形のＡ／Ｄ変換器のサンプリング周波数ｆｓと比べて高い周波数とすることが可能であり、ΔΣ変調の場合、現状では数百ＭＨｚ以上でサンプリングされた情報を得ることが可能である。従って、保護制御のあらゆる用途に適用可能な広帯域のデータを得ることができる。広帯域のデータを必要とする用途としては、電力系統に存在する高調波の把握、系統事故時に発生するサージ波形を元にした保護リレーや事故点標定などが挙げられる。
【００５４】
また、図６及び図７では、信号ＳとノイズＮとのスペクトルを示している。ここでノイズＮは、Ａ／Ｄ変換により発生する量子化ノイズである。図６のΔΣ変調の場合、ノイズシェーピング効果により、信号付近の低周波側の量子化ノイズは小さくなり、高周波側の量子化ノイズは大きくなる。従って、ディジタルフィルタ２３により高周波側の量子化ノイズを除去することにより低周波の信号を高いＳ／Ｎで検出できる。ディジタルフィルタ２３として、出力データを所定の周波数に間引くデシメーションフィルタを適宜変更することにより、出力データの分解能やサンプルレートを自由に変更できる。
【００５５】
図８はオーバサンプリング周波数ｆｏｓに対し、デシメーション後のサンプリング周波数をｆｓ、デシメーションフィルタの遮断周波数をｆｃとした場合の波形の一例を示す波形図である。図８に示すようにオーバサンプリング周波数ｆｏｓに対して遮断周波数ｆｃが大幅に小さく、ΔΣ変調器２２の出力データの量子化ノイズＮは高周波域に集中しているため、帯域内ノイズを大きく減少し高いＳ／Ｎで信号を抽出することができる。ΔΣ変調の場合、高いＳ／Ｎのため分解能２０ビット以上のデータを得ることも可能であり、保護制御のあらゆる用途に適用可能な分解能のデータを得ることができる。一方、図９は逐次比較型の場合であり、サンプリング周波数以下の低い帯域に、一定のノイズがあり、信号付近のノイズが高くなり、ΔΣ変調の場合と比べてＳ／Ｎ比の限界は低くなる。
【００５６】
従来は高速サンプリングを要する用途、高分解能を要する用途に対しては、別のＡ／Ｄ変換器を用いる必要があるが、本発明では、同じΔΣ変調器２２からの出力データを各ディジタル演算処理部３の演算処理要素２４の要求に応じて、最適な方法でデシメーションすることで、必要なサンプリング速度や分解能のデータを得ることができる。
【００５７】
次に、本発明の実施形態に係るディジタル形保護制御装置を送電線に適用した場合について説明する。図１０に示すように、送電線の電流を変成器ＣＴで検出し、変成器ＣＴで検出された電流を補助ＣＴ５０及びアナログフィルタ３０を介して２次ΔΣ変調器２２ａに入力する。すなわち、アナログ・ディジタル変換部２は、入力変換器（変成器ＣＴ、補助ＣＴ５０）、アナログフィルタ３０、２次ΔΣ変調器２２ａで構成されている。いま、送電線の周波数は６０Ｈｚ系とし、ディジタル演算処理部３は、リレー演算、制御演算、高調波計測を行うものであるとする。また、アナログ・ディジタル変換部２の仕様は、表１に示す仕様で構成する。
【表１】
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【００５８】
入力変換器の定格電流は５Ａと１Ａとが多く用いられるが、ここでは５Ａ定格について考える。フルスケールは送電線用の距離継電器などで主に用いられている１６３．８４Ａとする（電流の値はすべて実効値）。アナログフィルタ３０には抵抗ＲとコンデンサＣとからなる１次ローパスフィルタを用いる。高調波計測で４０次（６０Ｈｚ系で２４００Ｈｚ）までの信号を検出できるようカットオフ周波数は３０００Ｈｚとする。ΔΣ変調器２２には、２次のΔΣ変調器２２ａを用いる。サンプリング周波数（変調周波数）は、７３７２８０Ｈｚ（系統周波数の１２２８８倍）とする。サンプリング周波数におけるアナログフィルタの減衰は約４０ｄＢ以上となる。これはディジタルリレーで一般的な値である。
【００５９】
このような構成とした場合の作用として、各用途における信号帯域に対するＡ／Ｄ変換のＳ／Ｎ比を考える。２次ΔΣ変調器２２ａの場合、Ｓ／Ｎは以下の式で表される。
【００６０】
Ｓ／Ｎ＝−１１．１＋５０ｌｏｇ１０ （ｆｓ／２ｆｂ）［ｄＢ］
上式は、サンプリング周波数をｆｓとした時に帯域幅ｆｂ内のノイズと信号のＳ／Ｎ比である。
【００６１】
リレー演算と制御演算におけるＡ／Ｄ変換サンプリング周波数７２０Ｈｚを帯域ｆｂと想定した場合、Ｓ／Ｎ＝１２４ｄＢとなる。フルスケールに対し定格電流でも十分目標となる０．１％の精度で計測可能である。一方、高調波計測に対し、帯域幅を４０次高調波の２４００Ｈｚとした場合、Ｓ／Ｎは９８ｄＢとなる。高調波の検出精度は特に規格で定められていないが、十分な精度で計測できる。上記構成によれば、ΔΣ変調器２２からのデータを利用して保護リレー、制御装置、高調波解析装置を構成することが可能である。
【００６２】
次に、ディジタル演算処理部３におけるディジタルフィルタ２３の構成と作用について説明する。ここではディジタル保護制御装置１０１として保護リレーを考え、保護リレー演算に必要な基本波付近の信号に対して、帯域外ノイズおよび量子化ノイズを低減する最適なフィルタ構成を検討する。
【００６３】
図１１は、従来技術での構成例であり、アナログ・ディジタル変換部２は、アナログＬＰＦ３１とＡ／Ｄ変換器３２から構成され、その後段にディジタルフィルタ２３が接続される。
【００６４】
図１２は、アナログＬＰＦ３１の入出力信号の信号スペクトル図である。また、ｆｓはＡ／Ｄ変換器３２のサンプリング周波数である。アナログＬＰＦの入力部での信号スペクトルは、信号Ｓとともに帯域外ノイズＮが含まれている。一方、アナログＬＰＦの出力部での信号スペクトルは、帯域外ノイズＮが減衰している。図１１におけるアナログＬＰＦ３１は、帯域外ノイズＮを減衰させるものであり、Ａ／Ｄ変換時の帯域内への折り返し誤差を防止するためｆｓ／２以上の周波数を減衰させる必要があり、急峻な減衰特性のフィルタが必要となる。
【００６５】
図１３はディジタルフィルタ２３の例１を示す構成図である。図１３のディジタルフィルタ２３は、第１段の移動平均処理部３３ａ及び第１段の間引き処理３４ａと、それに続く第２段の移動平均処理部３３ｂ及び最終のサンプリング周期への間引き処理部３４ｂとからなる。ディジタルフィルタ２３に入力されるΔΣ変調器２２の出力信号は変調周波数ｆＳＨ であり、第１段の移動平均処理部３３ａの後に、間引き処理部３４ａにより中間の周波数ｆＳＭ に間引きを行い、さらに移動平均処理部３３ｂによる移動平均後に最終の周波数ｆＳＬ に間引くものである。
【００６６】
図１４は、図１３に示した例１のディジタルフィルタ２３の波形図である。図１４に示すように、ΔΣ変調器２２の出力信号は、ビットストリームの周波数スペクトルを示しており、低域の帯域内信号Ｓと、帯域外ノイズＮ１１、Ｎ１２と、さらにΔΣ変調によりノイズシェーピングされた量子化ノイズＮ２がある。この例１の構成ではサンプリング周波数と合わせてアナログフィルタも広帯域としているため、図１４のように帯域外ノイズＮ１１、Ｎ１２は除去されずそのまま現れる。
【００６７】
第１段の移動平均処理部３３ａの出力信号は、中間の周波数ｆＳＭ をノッチとした周波数特性となるが、減衰が緩やかであるため帯域外ノイズＮ１１、Ｎ１２は依然として残っている。また量子化ノイズＮ２も大きく残っている。
【００６８】
第２段の移動平均処理部３３ｂの出力信号は、最終周波数に間引くが、最終の周波数ｆＳＬ と中間の周波数ｆＳＭ との差が小さくタップ数が少ないため移動平均による減衰量が少なく帯域内ノイズと量子化ノイズが残り、最後の間引きにより信号帯域に折り返されるため、信号の検出精度が悪化する。
【００６９】
図１５はディジタルフィルタ２３の例２を示す構成図である。この例２のディジタルフィルタ２３は、図１３に示した例１に対し、図１３の第１段の移動平均処理部３３ａを異なる２種類のタップ長の移動平均処理部３３ａ、３３ａ’の組み合わせで構成したものである。第１段の移動平均処理部３３ａはタップ長（１／ｆＳＭ ）とし、移動平均処理部３３ａ’のタップ長は（１／ｆＳＭ ）より長い（１／ｆＳＬ ）とする。そして、その後段にて間引き処理部３４ａにより中間周波数ｆＳＭ への間引き行い、その後にタップ長が１／ｆＳＬ の移動平均処理部３４ｂにより移動平均処理を行った後で、間引き処理部３４ｂで最終の周波数ｆＳＬ に間引く構成としている。
【００７０】
この場合は、ｆＳＬ より高い周波数のノイズは、図１３の場合より減衰量が大きくなり量子化ノイズの折り返し誤差による精度の低下を抑えられる。このように周波数の高い段階でフィルタリングを行ったほうが良好な特性を得ることができる。しかし、ｆＳＬ ／２〜ｆＳＬ は減衰が緩やかなため、この部分に帯域外ノイズがある場合は信号帯域に折り返しが残る課題がある。
【００７１】
図１６はディジタルフィルタ２３の例３を示す構成図である。この例３のディジタルフィルタ２３は、図１３に示した例１のディジタルフィルタ２３の第２段の移動平均処理部３３ｂに代えてＦＩＲフィルタ３５としたものである。つまり、移動平均処理部３３とＦＩＲフィルタ３５とを組み合わせたものである。
【００７２】
図１７はＦＩＲフィルタ３５の一例を示すブロック図であり、遅延器３６と係数器３７と加算器３８とを有し、入力信号Ｘ（ｚ）に対し、遅延器３６で得られた過去の値に係数器３７の係数を掛け、その値を加算器３８で加算して出力信号Ｙ（ｚ）とする。この計算に使用するサンプル数をタップ数と呼ぶ。
【００７３】
図１８は図１６に示した例３のディジタルフィルタ２３の波形図である。ΔΣ変調器２２の出力信号は、ビットストリームの周波数スペクトルを示しており、図１４のΔΣ変調器２２の出力信号と同じである。第１段の移動平均処理部３３の出力信号は、図１４の第１段移動平均処理部３３ａの出力信号と同じである。
【００７４】
ＦＩＲフィルタ３５の出力信号は、図１８に示すように、理想的な周波数特性が可能であるが、ＦＩＲフィルタ３５の入力周波数ｆＳＭ がｆＳＬ に対して十分高くする必要があり、Ｓ／Ｎ比を確保するには元のサンプリング周波数も合わせて高くする必要がある。またＦＩＲフィルタ３５で良好な周波数特性を得るためにはタップ長を長くする必要があるため、入力から出力までにかかる時間は他の方式より長くなる。
【００７５】
なお、ビットストリーム記憶部２１で記録したビットストリームを元に、直接ＦＩＲ演算やＦＦＴ演算を行えば高周波までの分析が可能である。その場合はオフラインで行う用途であれば演算量と計算時間とに制限がないため、実現可能である。
【００７６】
図１９はディジタルフィルタ２３の例４を示す構成図である。この例４のディジタルフィルタ２３は、図１３に示した例１のディジタルフィルタ２３に対し、第１段の移動平均処理部３３ａ及び間引き処理手段３４ａに代えて１ビットＬＰＦ３６を設けたものである。すなわち、ディジタルフィルタ２３に入出力とも１ビットのビットストリームとなる１ビットＬＰＦ３６を用いる。この１ビットＬＰＦ３６はビットストリームディジタルフィルタである。
【００７７】
図２０は、ビットストリームディジタルフィルタの一例を示す構成図である。
【００７８】
１ビットストリームは加算器３９に入力され、ビットストリームディジタルフィルタの出力である１ビットストリームＬＰＦ出力との差分が演算され、その差分は加算器４０に入力され遅延器４１の出力である多ビットに加算され、ΔΣ変調器（ディジタル回路）４２から１ビットストリームＬＰＦ出力信号が出力される。このビットストリームディジタルフィルタについては、「ΔΣ変調にもとづくパルス神経回路とそのハードウエア化、日本神経学会誌 Ｖｏｌ．１５、Ｎｏ．１（２００８）、３９−４７」等の文献に述べられている。
【００７９】
このように、ディジタルフィルタ２３の初段に、フィルタ出力部にΔΣ変調器４２を有し、入出力ともビットストリーム形の信号となる構成の１ビットディジタルフィルタを使用し、１ビットディジタルフィルタの信号通過帯域ｆｃがディジタルフィルタの最終的な出力周波数ｆＳＬ の１／２とする（ｆｃ＜ｆＳＬ ／２）。すなわち、ナイキスト周波数より小さく、１ビットディジタルフィルタの後段に移動平均処理を使用し、移動平均により多ビットのディジタルデータとして間引き出力する
図２１は図１９に示した例４のディジタルフィルタ２３の波形図である。ΔΣ変調器２２の出力信号は、ビットストリームの周波数スペクトルを示しており、図１４のΔΣ変調器２２の出力信号と同じである。１ビットＬＰＦ３６の出力信号は、１ビットＬＰＦ３６により、オーバサンプリングのままディジタルフィルタをかけるため帯域外ノイズＮ１１、Ｎ１２が除去される。ΔΣ変調の量子化ノイズＮ２が含まれるが、移動平均により除去することができる。
【００８０】
移動平均処理部３３の出力信号は、理想的な周波数特性となる。既に帯域外ノイズＮ１１、Ｎ１２は除去されているため、間引きによりノイズが信号帯域に折り返す問題は発生しない。また扱うビット数が少ないため演算量が少なくハード規模と演算時間の増加が防止できるメリットがある。
【００８１】
以上述べた例１乃至例４のディジタルフィルタ２３が出力するデータの周期は、後段の演算処理要素２４の処理によって異なり種々のものが考えられる。例えば、電流や電圧の振幅値情報を求めるための出力データの周期として、電気角３０度や１５度（電気角は３６０度が交流の１周期の期間に相当する）で出力したデータが用いられることが多い。また電流波形の形状を弁別するような処理では電気角７．５度や３．７５度が用いられることがある。そこで、ディジタルフィルタ２３の出力周期は、電気角３０度、１５度、７．５度、３．７５度のいずれかとする。
【００８２】
次に、図２２はディジタルフィルタ２３の例５を示す構成図である。この例５のディジタルフィルタ２３は、ＦＰＧＡ（Field Programmable Gate Array）またはＣＰＬＤ(Complex Programmable ogic Device)のプログラマブルロジック素子で構成する。すなわち、ＦＰＧＡまたはＣＰＬＤを用いて、フィルタ部４３や間引き処理部３４をプログラムにて構成する。これにより、各種の演算要素２４に適合したディジタルフィルタ２３を実現できる。
【００８３】
図２３は本発明の実施形態に係るディジタル形保護制御装置の実施例２の構成図である。この実施例２は、アナログ・ディジタル変換部２とディジタル演算処理部３とは同一の装置内に収納したものである。
【００８４】
ディジタル形保護制御装置１０１が設置された電気所の送電線５１の対向端の電気所には対向端ディジタル形保護制御装置１０１Ａが設置されている。送電線５１は遮断器５２を介して電気所の母線５３に接続されている。送電線５１の電流は変成器ＣＴで検出され、アナログ・ディジタル変換部２ａの補助ＣＴ５０及びアナログフィルタ３０を介してΔΣ変調器２２に入力される。同様に、送電線５１の電圧は変成器ＰＴで検出され、アナログ・ディジタル変換部２２ｂの補助ＣＴ５０及びアナログフィルタ３０を介してΔΣ変調器２２に入力される。すなわち、アナログ・ディジタル変換部２ａは電流をディジタル量に変換しビットストリームとして出力し、アナログ・ディジタル変換部２ｂは電圧をディジタル量に変換しビットストリームとして出力する。ΔΣ変調器２２からのこれらビットストリームは電気信号または光信号で、ディジタル演算処理部３やビットストリーム記憶部２１に出力される。
【００８５】
ディジタル演算処理部３では、ディジタルフィルタ２３でビットストリームを入力し、ディジタルフィルタ２３でフィルタ処理された信号は各演算処理要素２４に出力され、各種の保護演算処理が行われる。図２３では、保護リレー演算を行う演算処理要素２４は、電流差動継電器、距離継電器、不足電圧継電器、過電圧継電器の演算処理を行い、その演算結果を基にシーケンス処理部５４により遮断器５２にトリップ指令を出力するようになっている。また、対向端ディジタル保護制御装置１０１Ａに対して伝送路５５により、シーケンス処理部５４の処理結果を送信するようになっている。また、別の個々の演算処理要素２４は、系統監視制御演算手段、故障点評定演算手段、事故波形解析手段、高調波計測手段の演算処理を行う。さらに、ビットストリーム記憶部２１に記録したビットストリームを、通信インタフェース４９によりネットワーク５６を介して他の電気所５７や他のディジタル保護制御装置１０１に必要に応じて送信する。
【００８６】
このように、電気所に設置されるディジタル形保護制御装置１０１の同じ装置内にアナログ・ディジタル変換部２及びディジタル演算処理部３の双方を設けるので、アナログ・ディジタル変換部２とディジタル演算処理部３との間の信号伝送は距離が短くて済む。また、ビットストリーム記憶部２１に記録されたビットストリームはネットワーク５６を介して、他の電気所５７や他のディジタル保護制御装置１０１に必要に応じて送信するので、後に行う系統解析に有効に使用できる。
【００８７】
次に、図２４は本発明の実施形態に係るディジタル形保護制御装置の実施例３の構成図である。この実施例３は図２３に示した実施例２に対し、ディジタル形保護制御装置１０１の一部のディジタル演算処理部３とアナログ・ディジタル変換部２とを同一装置内に設け、他の一部のディジタル演算処理部３は同一装置外に設けたものである。図２４では、保護リレー演算を行う演算処理要素２４をアナログ・ディジタル変換部２と同じ装置内に設けた場合を示している。図２３と同一要素には同一符号を付し重複する説明は省略する。
【００８８】
同一装置外に設けられたディジタル演算処理部３は、系統監視制御演算手段、故障点評定演算手段、系統解析装置、高調波計測手段、保護継電装置の保護制御演算を行うディジタル演算処理部である。これら同一装置外に設けられたディジタル演算処理部３には、アナログ・ディジタル変換部２ａ、２ｂのΔΣ変調器２２で得られたビットストリームが出力部５８を介して供給されるようになっている。
【００８９】
アナログ・ディジタル変換部２ａ、２ｂのΔΣ変調器２２から外部のディジタル演算処理部３に対してのビットストリームの送信は、出力部５８にて、ΔΣ変調器２２からのビットストリームを電気または光の送信信号に変換し、図２５のように、通常のビット単位での送信、マンチェスタ符号での送信など各種送信方法で送信することが考えられる。光信号で送信する方法は、ノイズ環境の厳しい変電所において耐ノイズ性に優れた伝送が可能である。
【００９０】
これにより、一部のディジタル演算処理部３をアナログ・ディジタル変換部２ａ、２ｂが配置された装置外に設けた場合であっても、そのディジタル演算処理部３には、アナログ・ディジタル変換部２ａ、２ｂのΔΣ変調器２２で得られたビットストリームが出力部５８を介して供給できるので、後に追加されたディジタル演算処理部３をアナログ・ディジタル変換部２ａ、２ｂが配置された装置外に配置できる。
【００９１】
次に、図２６は本発明の実施形態に係るディジタル形保護制御装置の実施例４の構成図である。この実施例４は、図２４に示した実施例３に対し、アナログ・ディジタル変換部２とすべてのディジタル演算処理部３とを別々の装置に配置したものである。図２４と同一要素には同一符号を付し重複する説明は省略する。
【００９２】
図２６に示すように、アナログ・ディジタル変換部２ａ、２ｂ、各々のディジタル演算処理部３は、それぞれ別々の装置として配置されている。そして、アナログ・ディジタル変換部２ａ、２ｂからのビットストリームは、専用ケーブルでビットストリーム記憶部２１や各々のディジタル演算処理部３に配信される。これにより、ビットストリームの配信は、専用ケーブルで行われるため伝送の衝突などがなく簡単に伝送することができる。
【００９３】
図２７は、本発明の実施形態に係るディジタル形保護制御装置の実施例５の構成図である。この実施例５は、アナログ・ディジタル変換部２とディジタル演算処理部３とを別々の装置として構成し、アナログ・ディジタル変換部２のΔΣ変調器からディジタル演算処理部３へのビットストリームの伝送はネットワーク５９を通じて行うようにしたものである。また、ビットストリーム記憶部２１もアナログ・ディジタル変換部２やディジタル演算処理部３と別の装置として構成されている。図２６と同一要素には同一符号を付し重複する説明は省略する。
【００９４】
ΔΣ変調器Δを備えたアナログ・ディジタル変換部２は、電力系統の所定箇所にそれぞれ設けられ、これらアナログ・ディジタル変換部２のΣ変調器からのビットストリームは、汎用のネットワーク５９に送信される。
【００９５】
これにより、ΔΣ変調器２２から得られたデータを複数のディジタル演算処理部３で共有するとともにディジタル演算処理部３では、電気所内の全ての電気量の情報を得ることも可能であり、電気所内外での事故発生や電流、電圧の状態について演算が可能である。なお、１ビットデータで伝送した場合は、サンプリングされた情報を損なうことなく利用が可能となり、高分解能や広帯域のいずれを要求するディジタル演算処理部３に対しても利用することができる。
【００９６】
図２８はΔΣ変調器からのビットストリームを送信する際の区切りを設けるための説明図である。ΔΣ変調器からのビットストリームは、図２８に示すように時間的に連続している。一方、例えば汎用のイーサネット（登録商標）で伝送する場合は、フレーム単位などで伝送する。そこで、図２８のようにビットストリームを区切って送信する。
【００９７】
図２９は、ΔΣ変調器からのビットストリームの送信フォーマットの説明図である。ΔΣ変調器からのビットストリームを区切った後に、図２９のように、どのΔΣ変調器から送信されたデータか識別を行うための機器番号やサンプリングした時刻及び付属データを付加して伝送フレームとして伝送する。イーサネット（登録商標）の規格では１フレームあたり最低のデータ長が４６バイト（３６８ビット）となっており、その間ビットストリームを送信しているｃｈで、伝送路を占有することとなる。
【００９８】
なお、図２９に示した一例では、送信フォーマットは、機器番号、サンプリング時刻、ビットストリーム、付属データの順としているが、これらの順序は種々変更可能である。付属データとしては、フレームに含まれるビットストリームの長さ、ビットストリームの周波数、などの情報が必要である。また、その他予備的な情報として、ＣＲＣ、パリティなどの検査符号、誤り訂正符号、その他ΔΣ変調器側の入力仕様信号（信号フルスケール、変調器次数など）などを送信することも可能である。
【００９９】
図３０は、ΔΣ変調器からのビットストリームの受信側での受信フレームの説明図である。受信側では、図３０に示すように受信フレームからのデータを結合して、ビットストリームを復元する。
【０１００】
図３１は、受信側でΔΣ変調器からのビットストリームを復元するための復元処理部の構成図である。図３１に示すように、まずフレーム受信部６０でフレームを受信して、データ抽出部６１でΔΣ変調のビットストリームを抽出するとともに、ＦＩＦＯ（first-in first-out）メモリ６２に保存する。ＦＩＦＯメモリ６２に保存したデータは、連続的に読み出しが可能であり、読出処理部６３で読み出し、ディジタルフィルタ２３のデシメーションフィルタで処理を行い演算処理要素２４に入力する。
【０１０１】
このように、アナログ・ディジタル変換部２のΔΣ変調器からのビットストリームを複数のディジタル演算処理部３へそのまま伝送でき、ディジタル演算処理部３毎にアナログ・ディジタル変換部２を設けなくても、必要なサンプリング周波数及び分解能のＡ／Ｄ変換データの使用が可能となる。
【０１０２】
図３２は、本発明の実施形態に係るディジタル形保護制御装置の実施例６におけるアナログ・ディジタル変換部２の構成図である。この実施例６は、図２７に示した実施例５に対し、アナログ・ディジタル変換部２内にビットストリーム記憶部２１を配置したものである。
【０１０３】
アナログ・ディジタル変換部２とディジタル演算処理部３とは別の場所に設置され、ネットワーク５９を経由してアナログ・ディジタル変換部２のΔΣ変調器からビットストリームのデータをネットワーク５９に送信することになるが、アナログ・ディジタル変換部２の中にビットデータ記録部２１を設ける。これにより、ビットデータ記録部２１に記録したビットストリームは、ディジタル演算処理部３の要求により通信Ｉ／Ｆ４９によりディジタル演算処理部３に送信する。
【０１０４】
ビットストリームの記録や送信の開始は、常時は行わず、ディジタル演算処理部３側からの要求など必要の場合のみ行うものとする。ビットストリームを記録する条件としては、例えば、電力系統の事故が発生した場合に記録を開始したり、予め設定した所定の時刻になったら記録を開始したりする。一方、記録したビットストリームを送信する条件としては、ビットストリームの記録完了した場合に送信するか、伝送路の空き状況を見て送信する。
【０１０５】
図３３は、本発明の実施形態に係るディジタル形保護制御装置の実施例７の構成図である。この実施例７は、図２７に示した実施例５に対し、複数のアナログ／ディジタル変換部２のΔΣ変調からのビットストリームを合併してバイト単位の伝送フレームとしてからネットワーク５９に伝送するデータ合併部６４を設けたものである。図２７と同一要素には同一符号を付し重複する説明は省略する。
【０１０６】
図３３に示すように、ΔΣ変調器を備えたアナログ・ディジタル変換器２とディジタル演算処理部３とは別の場所に設置されているので、ネットワーク５９を経由してビットストリームを送信することになる。データ合併部６４は、その際に、複数のアナログ・ディジタル変換器２のΔΣ変調器からのビットストリームを合併してバイト単位の伝送フレームを作成して送信する。
【０１０７】
図３４はデータ合併部６４の一例を示す構成図である。図３４では８個のΔΣ変調器２２からのビットストリームを入力する場合を示している。図３４に示すように、データ合併部６４は、複数のΔΣ変調器２２からのビットストリームを並列的にビットストリーム記録手段６５及びフレーム作成手段６６に入力する。ビットストリーム記録手段６５は複数のΔΣ変調器２２からのビットストリームを並列的に記録する。つまり、複数のΔΣ変調器２２からのビットストリームを個別に記録する。また、フレーム作成手段６６は、複数のΔΣ変調器２２からのビットストリームを所定個数で区切り、これらを合併してバイト単位の伝送フレームを作成する。
【０１０８】
図３５は、複数のΔΣ変調器からのビットストリームから作成した送信フレームの説明図である。図３５に示すように、複数のΔΣ変調器２２からのビットストリームを所定個数で区切り、これらを合併してバイト単位の伝送フレームを作成する。図３６は、８個のΔΣ変調器２２からのビットストリームの合併の仕方の一例の説明図である。図３６に示すように、ｎサンプル毎に８個のビットストリームを一つまとめ１バイトとする。そして、１バイトをさらにまとめて、所定長の送信フレームとする。データ送信手段６７は、フレーム生成手段６６で作成した送信フレームを通信路であるネットワーク５９を介してディジタル演算処理部３やビットストリーム記憶部２１に送信する。また、必要に応じて、ビットストリーム記憶部６５に記録したビットストリームをネットワーク５９を介して、ディジタル演算処理部３やビットストリーム記憶部２１に送信する。
【０１０９】
これにより、一つのΔΣ変調器２２が連続してデータを送ることによる伝送路の占有がなくなるため、システムの応答時間を改善できる。ビットストリームを通信路であるネットワーク５９へ送る送信フレームの生成機能は、データ合併部６４に持たせるので、ΔΣ変調器２２側に持たせる必要がなくなり、ΔΣ変調器２２側の構成がシンプルとなる。
【０１１０】
図３７は、本発明の実施形態に係るディジタル形保護制御装置の実施例８のゲイン・位相補正部の構成図である。アナログ・ディジタル変換部２の補助ＣＴ５０やアナログフィルタ３０についてはゲインや位相のずれがあるため校正を行う必要がある。
【０１１１】
そこで、ゲインの校正にはビットストリーム係数乗算器６８を使用する。図３８はビットストリーム係数乗算器６８の一例を示す回路図である。このビットストリーム係数乗算器では、入力であるビットストリームをＰ／Ｑ倍した信号が出力ビットストリームとして出力される。例えば＋１％のゲイン補正が必要の場合は、Ｐ＝１０１、Ｑ＝１００等で演算を行う。これは、例えば、「Single-bit digital Signal Processing for Current Control of Brushless DC Motor(黒澤ら)」の文献に述べられている。
【０１１２】
また、位相補正はビットストリームの出力を遅延回路６９で遅延することで実現する。例えば、６０Ｈｚ系統において７３７２８０Ｈｚの場合、１クロックあたり０．０３°であり、１°（進み）の補正を行うには３４クロックの遅延により補正できる。
【０１１３】
次に、アナログ・ディジタル変換部２及びディジタル演算処理部３を電力系統の保護装置として用いる場合について説明する。複数のアナログ・ディジタル変換部２とディジタル演算処理部３とを電力系統の電気所（例えば、変電所）内に設置し、アナログ・ディジタル変換部２とディジタル演算処理部とを伝送路で接続する。伝送路としては、専用回線、イーサネット（登録商標）、無線通信などを用いる。アナログ・ディジタル変換部２のΔΣ変調器から得られるデータをディジタル演算処理部３へ伝送路を介して送信する。これにより、ディジタル演算処理部３では、電気所内の全ての電気量の情報を得ることが可能であり、電気所内外での事故発生や電流や電圧の状態について演算が可能である。例えば、送電線保護、母線保護、機器保護などを行う。
【０１１４】
すなわち、送電線の電圧と電流を入力して事故発生地点までのインピーダンスを求め、所定の範囲内にある場合に動作する距離継電器を構成することにより送電線の保護を行うことが可能である。また、変電所の母線に接続される各回線の電流を入力して、その和を演算して所定の大きさを超えた時に動作する差動継電器を構成することにより母線保護を行うことも可能である。また変圧器の両側の電流を入力した差動継電器を構成することにより変圧器保護も可能である。他にも発電機やリアクトルなどの機器保護なども可能である。
【０１１５】
この場合、アナログ・ディジタル変換部２のΔΣ変調器からのビットストリームで伝送した場合は、サンプリングされた情報を損なうことなく利用が可能となり、高分解能、広帯域、いずれを要求するアプリケーションに対しても利用することができる。
【０１１６】
なお、電気所内での電気量の検出箇所が多い場合は、伝送路におけるデータ容量について注意が必要である。電気所の規模によっては電気量の検出箇所が１００箇所以上となるが、仮に１００箇所、また伝送路をギガビット・イーサネット（登録商標）（１Ｇｂｐｓ）とした場合、１箇所あたり伝送できるデータ量は１０Ｍｂｐｓ以下となり、ビットストリームにて可能なサンプリング周波数は１０ＭＨｚ以下となる。従って、その場合は、サンプリング周波数は１０ＭＨｚ以下とする。
【０１１７】
図３９は、アナログ・ディジタル変換部２及びディジタル演算処理部３を用いて差動継電器を形成した一例の構成図である。図３９に示すように、アナログ・ディジタル変換部２のΔΣ変調器２２とディジタル演算処理部３とを電力系統の異なる複数の電気所７０に設置し、アナログ・ディジタル変換部２のΔΣ変調器２２から得られるビットストリームを伝送路７１により他の変電所７０へ伝送し、ディジタル演算処理部３のディジタルフィルタ（デシメーションフィルタ）２３により多ビットデータに変換してディジタル演算処理部３の演算処理要素２４に入力する。
【０１１８】
これにより、ディジタル演算処理部３の演算処理要素２４では、異なる電気所７０の電気量に関する情報を得ることが可能となり、電気所７０間の送電線に対する保護継電演算（差動保護演算）が可能である。なお、伝送路としては、専用回線、イーサネット（登録商標）、無線通信などを用いる。
【０１１９】
図４０は、変電所間での送電線事故に対する差動保護継電方式の説明図である。通常時は、Ａ変電所での送電線電流ＩＡとＢ変電所での送電線電流ＩＢとは等しい。一方、Ａ変電所とＢ変電所との間の送電線に地絡事故が発生した場合は、Ａ変電所での送電線電流ＩＡとＢ変電所での送電線電流ＩＢとが等しくなくなる。このＡ変電所とＢ変電所との両方の電流データを用いてＡ変電所とＢ変電所との間の送電線の地絡事故の判定を行うことができる。
【０１２０】
図４１は差動保護継電方式の動作特性を示す特性図である。差電流Ｉｄ（＝ＩＡ−ＩＢ）が大きくなると地絡事故と判定するが、アナログ・ディジタル変換部２の誤差による誤動作を防止するため、トータルの電流ΣＩｄ（抑制量と呼ぶ）が大きいほど地絡事故と判定するＩｄの閾値を大きくしている。ビットストリーム形のアナログ・ディジタル変換を利用するメリットとしては、現状は変電所間の伝送路の制限により１２ビット分解能のＡ／Ｄ変換データとして送信しているが、ビットストリーム形のアナログ・ディジタル変換を利用することにより、より高精度のデータを送れる。従って、保護継電器としての動作精度を向上できる。
【０１２１】
図４２は、本発明の実施形態に係るディジタル形保護制御装置の実施例９の構成図である。この実施例９は、アナログ・ディジタル変換部２及びディジタル演算処理部３を搭載した端末装置７２と、サーバ７３とを伝送路で接続し、サーバ７３は、アナログ・ディジタル変換部２のΔΣ変調器２２からのビットストリームを利用して電力系統の広域にわたる保護制御演算や系統現象解析を行うようにしたものである。
【０１２２】
端末装置７２は、アナログ・ディジタル変換部２、ディジタル演算処理部３、ビットストリーム記憶部２１を有し、電力系統の各所に設置されて伝送路７１に接続される。また、サーバ７３も伝送路７１に接続される。伝送路７１としては、専用回線、イーサネット（登録商標）、無線通信などを用いる。
【０１２３】
各々の端末装置７２は、ディジタル演算処理部３により所定の保護制御を行う。一方、サーバ７３は、各端末装置７２のアナログ・ディジタル変換部２のΔΣ変調器２２からのビットストリームを受信して、電力系統の広域にわたる保護制御演算や系統現象の解析を行う。
【０１２４】
サーバ７３では、各端末装置７２のアナログ・ディジタル変換部２のΔΣ変調器２２からのビットストリームを受信するので、電力系統の各所にある端末装置７２からの電気量に関する情報を得ることが可能となる。サーバ７３は、通常の端末装置７２のディジタル演算処理部３と比べて高い処理能力を有し、ソフトの追加や変更が可能なため、高度かつ多様な保護制御演算処理を行うことが可能となる。従って、電力系統の広域にわたる保護継電演算や系統現象の把握などが可能となる。
【０１２５】
図４３は、本発明の実施形態に係るディジタル形保護制御装置の実施例１０の構成図である。この実施例１０は、アナログ・ディジタル変換部２のΔΣ変調器２２のフィードバックループを送電線の両端変電所を結ぶ伝送路を含め構成したものである。
【０１２６】
ΔΣ変調器２２は、図４Ａおよび図４Ｂに示したように出力部に比較器２８を有している。そこで、図４３に示すように、ΔΣ変調器２２の比較器２８の出力を対向端電気所７０のディジタル演算処理部３に伝送して折り返すことで、ΔΣ変調器２２のフィードバックループを伝送路７１を跨いで構成している。
【０１２７】
このように構成することで、まず、ΔΣ変調器２２の比較器２８から送信したビットストリームが伝送路７１を通ってフィードバックで戻ってくる。この戻ってきたものが送信したものと同一であるかを確認することで伝送誤りの有無を確認できる。また、伝送誤りを検出しない場合においても、伝送経路の途中でデータが化けた場合には、その変化の影響が打ち消される効果がある。
【０１２８】
図４４は、ΔΣ変調器２２のフィードバックループが伝送路７１を跨っていない場合のΔΣ変調器２２の構成図である。ΔΣ変調器２２のフィードバックループが伝送路７１を跨っていない場合に、伝送路７１でビット化け７４が発生した場合には、伝送路７１を跨いでのフィードバックを行わないので、図４５に示すようにΔΣ変調器２２の入力信号Ｓｉに対して、ビット化け７４の影響がディジタルフィルタ（デシメーションフィルタ）２３の出力Ｓｏに現れている。
【０１２９】
一方、図４６に示すように、ΔΣ変調器２２のフィードバックループが伝送路７１を跨いで構成されている場合には、伝送路７１でビット化け７４が発生した場合には、相手側電気所７０のディジタルフィルタ２３では送ったデータから１ビット分変化したものが受信されるが、その変化がネガティブフィードバックされるためΔΣ変調器２２がその変化を打ち消すように作用する。従って、図４７に示すように、ΔΣ変調器２２の入力信号Ｓｉに対して、ビット化け７４の影響がディジタルフィルタ２３の出力Ｓｏに現れない。なお、図４５及び図４７は実際にシミュレーションを行ったシミュレーション結果である。
【０１３０】
このように、図４４のように伝送路７１を跨いでのフィードバックを行わない場合は、図４５のようにビット化けの影響が出力に現れていることが分かるが、図４６のように伝送路７１を跨いでのフィードバックを行った場合には、伝送路７１でビット化け７４が生じても、図４７のようにグラフ上では出力の変化が見られない。なお、伝送路７１の受信経路でデータが化けた場合はこの効果は期待できない。
【０１３１】
実施例１０では、ΔΣ変調器２２のフィードバックループが伝送路７１を跨ぐように構成しているので、フィードバック信号の伝送遅延が発生する。この伝送遅延がΔΣ変調器２２の遅延器２８の機能として利用できる。従って、遅延器２８を設ける必要がなくなり遅延器２８の削減が可能である。なお、この場合は２クロック以上遅延があるとΔΣ変調器２２の状態が不安定となるため、遅延を１クロック以内に抑えるようにする。
【０１３２】
図４８は、本発明の実施形態に係るディジタル形保護制御装置の実施例１１の構成図である。この実施例１１は、図４３に示した実施例１０に対し、アナログ・ディジタル変換部２のΔΣ変調器２２がアナログ量をサンプリングした時刻に関する情報をビットストリームに付加する時刻付加手段７５を追加して設けたものである。
【０１３３】
実施例１０で述べたように、ΔΣ変調器２２からビットストリームを送信する際に、ΔΣ変調器２２のフィードバックループ内であれば、一部のビット化け７４が発生しても伝送信号に影響がないことから一部のビットを任意の値に変更することが可能である。つまり、別に送りたい情報をビットストリームに付加できることを意味する。
【０１３４】
そこで、図４８に示すように、ΔΣ変調器２２のフィードバックループ内に加算器７６を設け、時刻付加手段７５からの時刻情報を付加する。これにより、時刻付加手段７５は、アナログ・ディジタル変換部２のΔΣ変調器２２の比較器２８の出力であるビットストリームに時刻情報が重畳される。
【０１３５】
図４９は時刻付加手段７５の構成図であり、図５０は時刻付加手段７５からの信号を入力したときのΔΣ変調器２２の各部の信号の波形図である。時刻付加手段７５は、アンテナ７７を介してＧＰＳ受信器７８によりＧＰＳから絶対時刻の同期信号１ＰＰＳを受信し、コード発生部７９に入力する。コード発生部７９は絶対時刻の同期信号１ＰＰＳに対応したコード信号ＣＤを加算器７６に出力する。これにより、比較器２８からのビットストリーム信号ＡＤにコード信号ＣＤが加算され、重畳信号ＭＩＸがディジタル演算処理部３に送信される。この時刻情報は、例えば、一定周期毎に重畳する。また、重畳信号ＭＩＸを遅延器にフィードバックさせる。
【０１３６】
図５１Ａ〜図５１Ｃは、ΔΣ変調器２２の入力信号Ｓｉとディジタルフィルタ（デシメーションフィルタ）２３の出力信号Ｓｏとの波形図である。図５１Ａ〜図５１Ｃではディジタルフィルタ（デシメーションフィルタ）２３で６４回移動平均を３段で行った場合を示している。また、変化を確認しやすいように入力をフルスケールの１／１００としている。
【０１３７】
図５１Ａは、ΔΣ変調器２２の入力信号Ｓｉとディジタルフィルタ２３の出力信号Ｓｏとの元データの波形図である。図５１Ｂは、３２個おきにビットストリームを１に入れ替えた場合のΔΣ変調器２２の入力信号Ｓｉとディジタルフィルタ２３の出力信号Ｓｏとの波形図である。３２個おきにビットストリームを１に入れ替えた場合には、ディジタルフィルタ２３の出力信号Ｓｏには変化が見られない。図５１Ｃは、８個おきにビットストリームを１に入れ替えた場合のΔΣ変調器２２の入力信号Ｓｉとディジタルフィルタ２３の出力信号Ｓｏとの波形図である。８個おきにビットストリームを１に入れ替えた場合には、ディジタルフィルタ２３の出力信号Ｓｏには変化が増加するが、正弦波の振幅には影響が見られない。
【０１３８】
従って、８個おき以上の間隔でビットストリーム時刻情報を付加することができる。時刻情報を付加した場合は、電力系統における離れた場所での同一時刻のデータを比較する必要がある保護継電方式や、電力系統の広域に渡る現象を把握するのに役立つ。
【０１３９】
ここで、図４５ではビット化け７４の影響を示しているが、信号の変化を誇張するため入力信号の値を小さい値としている。実際にはΔΣ変調器２２からのビットストリームは、マルチビットのデータと比べて伝送誤りの影響が少ないことがあげられる。ΔΣ変調の場合、多数のビットストリームで情報を表すことになる。
【０１４０】
例えば、ビットストリームに対してディジタルフィルタとして３２回移動平均のデシメーションフィルタを使用する場合、図５２のように１ビットが化けたとしても１／３２の影響しか受けないこととなる。一方、逐次比較Ａ／Ｄ変換器から出力される多ビットデータの場合、図５３のように最上位ビットが化けた場合、データに大きな変化が生じてしまう。
【０１４１】
次世代型のディジタル変電所システムでは、図５４のようにアナログ・ディジタル変換部２を変電機器の近傍に設置することが想定されるが、この構成の場合は、ΔΣ変調器２２からディジタル演算処理部３まで伝送するビットストリームが上記のようにノイズで変化しても影響が少ないため、信頼度の高いシステムとすることができる。
【０１４２】
以上詳述したように、上記実施形態によれば、Ａ／Ｄ変換の方式として、高精度で広帯域の情報が得られるΔΣ変調器を使用するとともに、ΔΣ変調器からの情報を損なうことなく、各種のディジタル演算処理部に出力できるので、各種のディジタル演算処理に適用可能なＡ／Ｄ変換データを精度良く容易に得ることができる。
【０１４３】
本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１Ａ】
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【図５１Ｂ】
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【図５１Ｃ】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【国際調査報告】
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