(57)【要約】  ストライプ状の複数の第１配線（１０）とストライプ状の複数の第２配線（２０）の平面視における各々の交点において、層間絶縁層（８０）中に、複数の第１配線の上面を開口するように形成された複数のメモリセルホール（１０１）と、複数の第１配線上に形成され、かつ複数の第１配線の上面まで達するように層間絶縁層内に形成された複数のダミーホール（１１１）と、メモリセルホールおよびダミーホールの内部に形成された第１電極（３０）と抵抗変化層（４０）との積層構造とを含む。１個のダミーホールの下側開口部に露出する第１配線の面積は、１個のメモリセルホールの下側開口部に露出する第１配線の面積より大きく、それぞれの第１配線には、１個以上のダミーホールが形成されている。
2012005003.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上にストライプ形状に形成された複数の第１配線と、
前記複数の第１配線を覆うように形成された層間絶縁層と、
前記層間絶縁層上に形成され、かつ前記複数の第１配線の上方に前記複数の第１配線と交差する方向にストライプ形状に形成された複数の第２配線と、
前記複数の第１配線と前記複数の第２配線の平面視における各々の交点において、前記複数の第１配線と前記複数の第２配線の間の前記層間絶縁層を開口し、前記複数の第１配線の上面を露出するように形成された複数のメモリセルホールと、
前記複数の第１配線上に形成され、かつ前記複数の第１配線の上面まで達するように前記層間絶縁層内に形成された複数のダミーホールと、
前記メモリセルホール内及び前記ダミーホール内のそれぞれに形成された第１電極と、前記第１電極のそれぞれの上に形成された抵抗変化層との積層構造と、を含み、
１個の前記ダミーホールの下側開口部に露出する前記第１配線の面積が、１個の前記メモリセルホールの下側開口部に露出する前記第１配線の面積より大きく、
前記それぞれの第１配線には、１個以上の前記ダミーホールが形成されている、不揮発性半導体記憶装置。
【請求項２】
前記第２配線は、前記ダミーホールの上方には形成されていない、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
平面視における前記ダミーホールの形状が長方形であり、平面視における前記メモリセルホールの形状が円形であり、前記長方形の短辺が、前記円形の直径と同一以上の長さであり、前記長方形の長辺が、前記円形の直径より長い、請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ダミーホールの下側開口部で前記第１配線の側面が露出されている、請求項１から３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記積層構造と前記第２配線の間に前記積層構造と直列に接続されたダイオード素子をさらに備える、請求項１から４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記第１電極が、白金、パラジウム、及びそれらの少なくとも一方を含む混合物のいずれか少なくとも一つで構成される、請求項１から５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記第１配線と前記第１電極との間にシード層を有し、前記シード層がニッケル、ニッケル−リン合金およびニッケル−ホウ素合金の少なくとも一つを含み、かつ前記第１電極が白金およびパラジウムの少なくとも一方を含む、請求項１から６のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】
前記シード層がパラジウムとニッケルの積層構成、パラジウムとニッケル−リン合金の積層構成およびパラジウムとニッケル−ホウ素合金の積層構成のいずれか少なくとも一つを含み、かつ前記第１電極が白金およびパラジウムの少なくとも一方を含む、請求項１から６のいずれかに記載の不揮発性半導体記憶装置。
【請求項９】
前記抵抗変化層が、化学量論的組成を有する酸化物と比較して酸素の含有量が少ない酸化物である酸素不足型の遷移金属酸化物を含む、請求項１から８のいずれかに記載の不揮発性半導体記憶装置。
【請求項１０】
前記抵抗変化層が、第１抵抗変化層と、第２抵抗変化層とを備え、
前記第１抵抗変化層と前記第２抵抗変化層とは同種の金属酸化物からなり、前記第１抵抗変化層の酸素含有率は前記第２抵抗変化層の酸素含有率よりも高い、請求項１から８のいずれかに記載の不揮発性半導体記憶装置。
【請求項１１】
基板上にストライプ形状の複数の第１配線を形成する工程（Ａ）と、
前記複数の第１配線を含む前記基板上に層間絶縁層を形成する工程（Ｂ）と、
前記層間絶縁層内に、前記複数の第１配線の表面に達する複数のメモリセルホールおよび前記メモリセルホールよりも下側開口部の面積が大きい少なくとも１つのダミーホールを形成する工程（Ｃ）と、
前記メモリセルホールおよび前記ダミーホールの下側開口部に露出した前記複数の第１配線の上に無電解選択成長めっき法を用いて第１電極の材料を堆積させて前記メモリホールの内部に第１電極を形成する工程（Ｄ）と、
前記複数のメモリセルホール内において前記第１電極の上に抵抗変化層を埋め込み形成する工程（Ｅ）と、
前記層間絶縁層上および前記埋め込み形成された前記抵抗変化層の上に、前記複数の第１配線と交差する方向にストライプ形状の複数の第２配線を形成する工程（Ｆ）と、
を含む、不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記工程（Ｃ）において、平面視における前記ダミーホールの形状が長方形であり、平面視における前記メモリセルホールの形状が円形であり、前記長方形の短辺が、前記円形の直径と同一以上の長さであり、前記長方形の長辺が、前記円形の直径より長い、請求項１１に記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
工程（Ｃ）の後、かつ、工程（Ｄ）の前に、前記第１配線の上に、無電解選択成長めっきによってシード層を形成する工程（Ｇ）を含み、前記工程（Ｄ）において前記第１電極の材料が前記シード層の上に堆積される、請求項１１または１２に記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
工程（Ｅ）の後、かつ、工程（Ｆ）の前に、前記抵抗変化層の上にダイオード素子を形成する工程（Ｈ）を含み、前記工程（Ｆ）において前記複数の第２配線が前記ダイオード素子の上に形成される、請求項１１から１３のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記工程（Ｅ）は、第１抵抗変化層と、第２抵抗変化層とを形成する工程を含み、前記第１抵抗変化層と前記第２抵抗変化層とは同種の金属酸化物からなり、前記第１抵抗変化層の酸素含有率は前記第２抵抗変化層の酸素含有率よりも高い、請求項１１から１４のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化層を用いたクロスポイント型の不揮発性半導体記憶装置に関し、特に微細化に適した構造の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、よりいっそう高機能化している。そのため、不揮発性記憶装置の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。【０００３】
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化が進められている。【０００４】
他方、電圧パルスの印加により、安定に保持する抵抗値が変化する抵抗変化素子を記憶部に用いた不揮発性半導体記憶素子（抵抗変化型メモリ、以下ＲｅＲＡＭと記す）の場合、メモリセルが単純な構造で構成することができるため、さらなる微細化、高速化、および低消費電力化が期待されている。【０００５】
抵抗変化層としては、ニッケル酸化膜（ＮｉＯ）、バナジウム酸化膜（Ｖ２Ｏ５）、亜鉛酸化膜（ＺｎＯ）、ニオブ酸化膜（Ｎｂ２Ｏ５）、チタン酸化膜（ＴｉＯ２）、タングステン酸化膜（ＷＯ３）またはコバルト酸化膜（ＣｏＯ）等が提案されている(特許文献１を参照)。このような遷移金属酸化膜は閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧または電流が印加されるまでは、その抵抗値を保持しつづけることが知られており、かつ既存の半導体製造工程をほとんどそのまま使用して作製できるという特徴を有している。【０００６】
また、従来のＣＭＯＳ回路上にメモリセルアレイを積層して構成するクロスポイント型メモリアレイも提案されている（特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−３６３６０４号公報
【特許文献２】米国特許第６７５３５６１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献２に記載のクロスポイント型メモリセルは、図２０に示すように、多層構造を有するメモリプラグを２本の交差する導電線２１０と２１５とで挟む構成を開示している。メモリプラグは、抵抗変化素子を構成するＣＭＯメモリ層２２５を挟む２つの電極２２０および２３０と、ＭＩＭダイオードを構成する絶縁層２４０を挟む２つの金属層２３５および２４５とで構成される。図２０に示すように、メモリプラグは多層の積層構造で構成されるため、その製造方法は、各層を全面に積層した後、エッチングによりメモリプラグを形成する。メモリプラグを微細化すると、エッチング時にメモリプラグ領域を保護するフォトレジストと多層の積層構造の表面との接触面積が小さくなって密着性が低下し、安定してメモリプラグのパターンを形成できないという課題がある。【０００９】
上述したような、積層構造をエッチングすることによってメモリプラグを形成する方法ではなく、層間絶縁層に形成したメモリセルホール（コンタクトホールとも言う）内にメモリセルを埋め込み形成する方法もある。この場合には、微細なメモリセルホール内に、上述した多層構造の全てを形成することは困難であるという課題がある。【００１０】
以上のような課題に鑑み、本発明は、メモリセルホール内に、多層構造のメモリセルを、特性がより均一になるように形成することを目的とするものである。
【課題を解決するための手段】
【００１１】
本発明者らは、無電解選択成長めっきを用いることで、微細なメモリセルホールの内部に、多層構造のメモリセルを形成することが可能と考え、その具体的方法を鋭意検討した。その結果、以下の知見を得た。【００１２】
例えば、金属配線の上にＳｉＯ２からなる層間絶縁層を形成し、層間絶縁層において金属配線が露出するように、メモリセルホールを形成する。ここで、スパッタリング等の堆積方法を用いて金属配線の上に電極材料、すなわち抵抗変化素子の電極となる材料、を堆積させると、層間絶縁層の上にも電極材料が堆積してしまう。ＣＭＰなどにより層間絶縁層の上の電極材料を除去しなければならないが、電極材料として白金等を用いた場合、ＣＭＰによる除去が困難となる場合がある。一方、無電解選択成長めっきを用いれば、ＳｉＯ２からなる層間絶縁層の上に電極材料を堆積させることなく、金属からなる配線の上にのみ電極材料を堆積させることができる。【００１３】
しかしながら、実際にメモリセルホールの内部に無電解選択成長めっきを用いて電極材料を堆積させてみると、得られる電極層の厚みに大きなばらつきが生じることが分かった。また、同一の金属配線の上に形成された電極層の厚みはほぼ均一である一方、異なる金属配線の上に形成された電極層の厚みは大きく異なる場合があることが分かった。【００１４】
かかる現象が生じる原因として、以下のようなメカニズムが考えられる。無電解選択成長めっきでは、めっきされる表面に電流が流されることがなく、めっき液中の成分とめっきされる表面との電荷のやり取りにより反応が進行する。このため、めっき反応の進行は、めっきされる表面の電位の影響を大きく受ける。同一の金属配線については電位がほぼ同一となるため、ほぼ同一のタイミングでめっきが始まり、得られる電極層の厚みもほぼ均一となる。一方、異なる金属配線について電位が異なると、めっきの開始するタイミングも異なり、得られる電極層の厚みも異なることになる。【００１５】
電極層の厚みがばらつくと、例えば、以下のような問題を生じうる。【００１６】
第１に、抵抗変化層が均一であっても、電極層が厚くなるほど、抵抗変化素子の初期抵抗が小さくなる。これは、貴金属電極の応力が増加することにより貴金属電極表面の平坦性が悪化するためと考えられる。平坦性が悪化することで抵抗変化層に均一に電界が加わらなくなるため、抵抗変化素子の特性も影響を受ける。具体的には、例えば、初期抵抗、抵抗変化が生じる電圧および電流、および抵抗値の変化幅等がばらついたり、信頼性(リテンション、エンデュランス)が低下したりするといった問題が生じうる。【００１７】
第２に、メモリセルホールの内部に抵抗変化素子を形成する場合、電極層が厚くなるほど、抵抗変化層の厚みは薄くなる。抵抗変化層の厚みが異なれば、ワード線とビット線間に同じ電圧を印加しても抵抗変化層に加わる電界強度が異なり、結果として抵抗変化素子の特性も影響を受ける。具体的には、例えば、抵抗変化が生じる電圧および電流、および抵抗値の変化幅等がばらついたり、信頼性(リテンション、エンデュランス)が低下したりするといった問題が生じうる。【００１８】
第３に、抵抗変化層において、例えば、酸素含有率の高い高抵抗層の上に酸素含有率の低い低抵抗層を積層した２層構造としたような場合、電極層が厚くなるほど、高抵抗層を堆積させるときのホールが浅くなる。その結果、成膜時間を同じにしても、高抵抗層がより厚く形成されることになり、抵抗変化素子の特性も影響を受ける。具体的には、例えば、初期抵抗、抵抗変化が生じる電圧および電流、および抵抗値の変化幅等がばらついたり、信頼性(リテンション、エンデュランス)が低下したりするといった問題が生じうる。【００１９】
ところで、無電解選択成長めっきにおいては、金属の露出面積が大きい場合にめっき反応が始まりやすく、小さい場合にめっき反応が始まりにくい、という傾向がある。本発明者らは、メモリセルホール内に露出した金属配線上に電極材料を堆積させる場合において、ホール内の金属の露出面積が大きいほど、めっき反応が始まりやすいことを、実験により確認した。かかる結果を踏まえ、金属配線のそれぞれについて、メモリセルホールとは別に、同一の金属配線上に、開口面積の大きなダミーホール（めっき均一化ホールとも言う）を形成することで、異なる金属配線の間でもめっき反応が開始するタイミングを揃えられることに想到した。これにより、金属配線の上に形成される電極層の厚みが均一化され、抵抗変化素子の性能が向上する。【００２０】
すなわち、上記の目的を達成するために、本発明における不揮発半導体記憶装置は、基板と、前記基板上にストライプ形状に形成された複数の第１配線と、前記複数の第１配線を覆うように形成された層間絶縁層と、前記層間絶縁層上に形成され、かつ前記複数の第１配線の上方に前記複数の第１配線と交差する方向にストライプ形状に形成された複数の第２配線と、前記複数の第１配線と前記複数の第２配線の平面視における各々の交点において、前記複数の第１配線と前記複数の第２配線の間の前記層間絶縁層中に、前記複数の第１配線の上面を開口するように形成された複数のメモリセルホールと、前記複数の第１配線上に形成され、かつ前記複数の第１配線の上面まで達するように前記層間絶縁層内に形成された複数のダミーホールと、前記メモリセルホール内及び前記ダミーホール内のそれぞれに形成された第１電極と、前記第１電極のそれぞれの上に形成された抵抗変化層との積層構造と、を含み、１個の前記ダミーホールの下側開口部に露出する前記第１配線の面積が、１個の前記メモリセルホールの下側開口部に露出する前記第１配線の面積より大きく、前記それぞれの第１配線には、１個以上の前記ダミーホールが形成されている。【００２１】
また、本発明における不揮発半導体記憶装置の製造方法は、基板上にストライプ形状の複数の第１配線を形成する工程（Ａ）と、前記複数の第１配線を含む前記基板上に層間絶縁層を形成する工程（Ｂ）と、前記層間絶縁層内に、前記複数の第１配線の表面に達する複数のメモリセルホールおよび前記メモリセルホールよりも下側開口部の面積が大きい少なくとも１つのダミーホールを形成する工程（Ｃ）と、前記メモリセルホールおよび前記ダミーホールの下側開口部に露出した前記複数の第１配線の上に無電解選択成長めっき法を用いて第１電極の材料を堆積させて前記メモリホールの内部に第１電極を形成する工程（Ｄ）と、前記複数のメモリセルホール内において前記第１電極の上に抵抗変化層を埋め込み形成する工程（Ｅ）と、前記層間絶縁層上および前記埋め込み形成された前記抵抗変化層の上に、前記複数の第１配線と交差する方向にストライプ形状の複数の第２配線を形成する工程（Ｆ）と、を含む。【００２２】
このような構成にすることにより、無電解選択成長めっきで下電極を形成する工程において、電極材料の析出は面積が大きく、かつアスペクト比（ホール高さ／ホール底での最大寸法）の小さいダミーホールの底面で優先的に開始されるようになり、ダミーホール底面の析出開始につられて抵抗変化素子が形成されるメモリセルホール底面での析出が一斉に行われるようになる。これにより、ダミーホールがない場合に比べて、抵抗変化素子部分での第１電極材料の析出開始時間が揃うようになるため、第１電極の膜厚を全ての抵抗変化素子で同じにすることが出来る。また、微細化により抵抗変化素子が形成されるメモリセルホールの底面積が小さくなっても、ダミーホール底面での析出が開始されればそれに伴ってメモリセルホールの底面にもめっきが開始されるので、微細化に伴う第１電極の膜厚ばらつき増加を抑制することが出来る。【００２３】
さらに、平面レイアウトにおけるレイアウト面積の増大を防ぐ観点からは、ダミーホールの平面視形状として、短辺側の寸法が、抵抗変化素子の平面視形状における直径と同じもしくはより大きく、かつダミーホール下での第１配線の配線幅と同じもしくはより小さい長方形が好ましい。【００２４】
さらに、平面視においてダミーホールの一部が、その下の第１配線からはみ出すようなレイアウトとしても良い。この場合、ダミーホールをエッチング等で形成する工程で、はみ出した部分では第１配線の側面も露出されるため、よりダミーホールによるめっき膜厚均一化の効果が得られるようになる。【００２５】
また、本発明における他の側面による不揮発半導体記憶装置は、基板と、前記基板上にストライプ形状に形成された複数の第１配線と、前記複数の第１配線を覆うように形成された層間絶縁層と、前記層間絶縁層上に形成され、かつ前記複数の第１配線の上方に前記複数の第１配線と交差する方向にストライプ形状に形成された複数の第２配線と、前記複数の第１配線と前記複数の第２配線の平面視における各々の交点において、前記複数の第１配線と前記複数の第２配線の間の前記層間絶縁層中に、前記複数の第１配線の上面を開口するように形成された複数のメモリセルホールと、前記複数の第１配線上に形成され、かつ前記複数の第１配線の上面まで達するように前記層間絶縁層内に形成された複数のダミーホールと、前記メモリセルホール内及び前記ダミーホール内のそれぞれに形成された、第１電極と前記第１電極の上に形成された抵抗変化層との積層構造と、を含み、前記ダミーホール１個当たりその底面で前記第１配線と接する面積は、前記メモリセルホール１個当たりの前記第１電極の底面で前記第１配線と接する面積より大きく、前記それぞれの第１配線には、１個以上の前記ダミーホールが形成されている。【００２６】
また、本発明における他の側面による不揮発半導体記憶装置の製造方法は、基板上にストライプ形状の複数の第１配線を形成する工程（Ａ）と、前記複数の第１配線を含む前記基板上に層間絶縁膜を形成する工程（Ｂ）と、前記層間絶縁膜内に、前記複数の第１配線の表面に達する複数のコンタクトホールおよびめっき均一化ホールを形成する工程（Ｃ）と、前記コンタクトホールおよび前記めっき均一化ホールの底面で露出された前記複数の第１配線の表面に無電解選択成長めっき法を用いて同時に第１電極を形成する工程（Ｄ）と、前記第１電極に接続し、前記複数のコンタクトホール内および前記めっき均一化ホール内に抵抗変化層を埋め込み形成する工程（Ｅ）と、前記層間絶縁膜上および前記埋め込み形成された前記抵抗変化層上に、前記複数の第１配線に交差するストライプ形状の複数の第２配線を形成する工程（Ｆ）と、を含む。
【発明の効果】
【００２７】
本発明の不揮発性半導体記憶装置は、メモリセルアレイの下側配線に、抵抗変化素子に加え、抵抗変化素子よりも底面積の大きいダミーホールを同一の配線上に配置することによって、メモリセルホールの底に無電解選択成長めっきで電極膜をめっきしたときの膜厚のばらつきとそれに伴うビット不良の発生を抑制できるという効果が得られる。
【図面の簡単な説明】
【００２８】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置の構成の一例を示す模式図である。
【図２Ａ】図２Ａは、本発明の第１実施形態に係る不揮発性半導体記憶装置の構成の詳細を示す平面図である。
【図２Ｂ】図２Ｂは、図２ＡのＸ−Ｘ’の断面を矢印方向に示した断面図である。
【図３Ａ】図３Ａは、第１実施形態に係る不揮発性半導体記憶装置の製造方法において、基板の上に第１配線と該第１配線に達するホールの設けられた層間絶縁層とを形成するステップを説明するための工程断面図である。
【図３Ｂ】図３Ｂは、第１実施形態に係る不揮発性半導体記憶装置の製造方法において、ホールの底に第１電極を形成するステップを説明するための工程断面図である。
【図３Ｃ】図３Ｃは、第１実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層および第１電極の上に抵抗変化材料層を形成するステップを説明するための工程断面図である。
【図４Ａ】図４Ａは、第１実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層の上の抵抗変化材料層を除去して抵抗変化層を形成するステップを説明するための工程断面図である。
【図４Ｂ】図４Ｂは、層間絶縁層および抵抗変化層の上に、第２配線溝の形成された層間絶縁層を形成するステップを説明するための工程断面図である。
【図４Ｃ】図４Ｃは、第２配線溝に第２配線を埋め込み形成するステップを説明するための工程断面図である。
【図５Ａ】図５Ａは、第２実施形態に係る不揮発性半導体記憶装置の構成を示す平面図である。
【図５Ｂ】図５Ｂは、図５ＡのＸ−Ｘ’の断面を矢印方向に示した断面図である。
【図６Ａ】図６Ａは、第２実施形態に係る不揮発性半導体記憶装置の製造方法において、基板の上に第１配線と該第１配線に達するホールの設けられた層間絶縁層とを形成するステップを説明するための工程断面図である。
【図６Ｂ】図６Ｂは、第２実施形態に係る不揮発性半導体記憶装置の製造方法において、ホールの底に第１電極を形成するステップを説明するための工程断面図である。
【図６Ｃ】図６Ｃは、第２実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層および第１電極の上に抵抗変化材料層を形成するステップを説明するための工程断面図である。
【図７Ａ】図７Ａは、第２実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層の上の抵抗変化材料層を除去するステップを説明するための工程断面図である。
【図７Ｂ】図７Ｂは、第２実施形態に係る不揮発性半導体記憶装置の製造方法において、抵抗変化材料層の表層側の一部を除去して抵抗変化層を形成するステップを説明するための工程断面図である。
【図７Ｃ】図７Ｃは、第２実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層および抵抗変化層の上に第２電極材料層を形成するステップを説明するための工程断面図である。
【図８Ａ】図８Ａは、第２実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層の上の第２電極材料層を除去して第２電極を形成し、層間絶縁層および第２電極の上に、第２配線溝の形成された層間絶縁層を形成するステップを説明するための工程断面図である。
【図８Ｂ】図８Ｂは、第２実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層および第２電極の上に、半導体材料層と第３電極材料層と第２配線材料層とをこの順に堆積させるステップを説明するための工程断面図である。
【図８Ｃ】図８Ｃは、第２実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層の上の半導体材料層と第３電極材料層と第２配線材料層とを除去し、半導体層と第３電極と第２配線とを形成するステップを説明するための工程断面図である。
【図９Ａ】図９Ａは、第３実施形態に係る不揮発性半導体記憶装置の構成を示す平面図である。
【図９Ｂ】図９Ｂは、図５ＡのＸ−Ｘ’の断面を矢印方向に示した断面図である。
【図１０Ａ】図１０Ａは、第３実施形態に係る不揮発性半導体記憶装置の製造方法において、基板の上に第１配線と該第１配線に達するホールの設けられた層間絶縁層とを形成するステップを説明するための工程断面図である。
【図１０Ｂ】図１０Ｂは、第３実施形態に係る不揮発性半導体記憶装置の製造方法において、ホールの底に第１電極を形成するステップを説明するための工程断面図である。
【図１０Ｃ】図１０Ｃは、第３実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層および第１電極の上に第１の抵抗変化材料層と第２の抵抗変化材料層とをこの順に形成するステップを説明するための工程断面図である。
【図１１Ａ】図１１Ａは、第３実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層の上の第１の抵抗変化材料層および第２の抵抗変化材料層を除去して第１の抵抗変化材料層および第２の抵抗変化材料層を形成するステップを説明するための工程断面図である。
【図１１Ｂ】図１１Ｂは、第３実施形態に係る不揮発性半導体記憶装置の製造方法において、抵抗変化材料層の表層側の一部を除去して第１の抵抗変化層および第２の抵抗変化層を形成するステップを説明するための工程断面図である。
【図１１Ｃ】図１１Ｃは、第３実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層および抵抗変化層の上に第２電極材料層を形成するステップを説明するための工程断面図である。
【図１２Ａ】図１２Ａは、第３実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層の上の第２電極材料層を除去して第２電極を形成し、層間絶縁層および第２電極の上に、第２配線溝の形成された層間絶縁層を形成するステップを説明するための工程断面図である。
【図１２Ｂ】図１２Ｂは、第３実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層および第２電極の上に、半導体材料層と第３電極材料層と第２配線材料層とをこの順に堆積させるステップを説明するための工程断面図である。
【図１２Ｃ】図１２Ｃは、第３実施形態に係る不揮発性半導体記憶装置の製造方法において、層間絶縁層の上の半導体材料層と第３電極材料層と第２配線材料層とを除去し、半導体層と第３電極と第２配線とを形成するステップを説明するための工程断面図である。
【図１３】図１３は、クロスポイント型の不揮発性半導体記憶装置の記憶部の構成を説明するための断面図である。
【図１４Ａ】図１４Ａは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、層間絶縁層中に、下層Ｃｕ配線をストライプ形状に形成するステップを説明するための工程断面図である。
【図１４Ｂ】図１４Ｂは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、下層Ｃｕ配線の上に層間絶縁層を形成するステップを説明するための工程断面図である。
【図１４Ｃ】図１４Ｃは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、層間絶縁層にメモリセルホールを形成するステップを説明するための工程断面図である。
【図１４Ｄ】図１４Ｄは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、メモリセルホールの底に貴金属電極層（第１電極）を形成するステップを説明するための工程断面図である。
【図１５Ａ】図１５Ａは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、層間絶縁層および貴金属電極層の上に抵抗変化材料層を形成するステップを説明するための工程断面図である。
【図１５Ｂ】図１５Ｂは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、層間絶縁層の上の抵抗変化材料層を除去するステップを説明するための工程断面図である。
【図１５Ｃ】図１５Ｃは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、抵抗変化材料層の表層側の一部を除去して抵抗変化層を形成するステップを説明するための工程断面図である。
【図１６Ａ】図１６Ａは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、層間絶縁層および抵抗変化層の上に中間電極材料層を形成するステップを説明するための工程断面図である。
【図１６Ｂ】図１６Ｂは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、層間絶縁層の上の中間電極材料層を除去して中間電極を形成するステップを説明するための工程断面図である。
【図１６Ｃ】図１６Ｃは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、層間絶縁層および中間電極の上に層間絶縁層を形成するステップを説明するための工程断面図である。
【図１７Ａ】図１７Ａは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、層間絶縁層中に配線溝を形成するステップを説明するための工程断面図である。
【図１７Ｂ】図１７Ｂは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、層間絶縁層および中間電極の上に、半導体材料層と上部電極材料層と上層Ｃｕ配線材料層とをこの順に堆積させるステップを説明するための工程断面図である。
【図１７Ｃ】図１７Ｃは、クロスポイント型の不揮発性半導体記憶装置の製造方法において、層間絶縁層の上の、半導体材料層と上部電極材料層と上層Ｃｕ配線材料層とを除去して半導体層と上部電極と上層Ｃｕ配線とを形成するステップを説明するための工程断面図である。
【図１８】図１８は、本発明のダミーホールの望ましい形状を説明するための図である。
【図１９】図１９は、本発明のダミーホールの望ましいレイアウトを説明するための図である。
【図２０】図２０は、従来の不揮発性半導体記憶装置の断面構成図である。
【発明を実施するための形態】
【００２９】
以下、本発明実施形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付して説明を省略する場合がある。
【００３０】
本発明において、「基板の上に形成する」とは、一般的な解釈に従って、基板の上に、直接、構造物を形成する場合と、基板の上に他のものを介して形成する場合との双方を意味する。また、「層間絶縁層」とは、不揮発性記憶素子の製造プロセスにおいて１つのプロセスで形成される層間絶縁層と、不揮発性記憶素子の製造プロセスにおいては複数のプロセスでそれぞれ形成された複数の層間絶縁層が１つに合体してなる層間絶縁層との双方を指す。また、抵抗変化素子やめっき均一化、配線の形状については模式的なものであり、メモリセルホールの平面視形状における長方形とは四隅が完全な直角の場合に加え、四隅に丸みを帯びているものも含まれる。さらに、その個数等についても図示しやすい個数としている。
【００３１】
なお、本明細書では１層のクロスポイントメモリアレイについて、その下側配線上に形成される抵抗変化素子を例示して説明しているが、本発明は１層のクロスポイントメモリアレイにのみ限定されるものではなく、２層以上のクロスポイントメモリアレイについても、下側配線とその上に形成される抵抗変化素子について同様の効果が得られる。
【００３２】
以下に本発明の実施形態について説明するが、その前に、クロスポイント型の不揮発性半導体記憶装置において、メモリセルホール内の底部にめっき膜を形成した場合の装置構成、並びにその製造方法について説明する。
【００３３】
図１３は、クロスポイント型の不揮発性半導体記憶装置の一例の断面図である。上層Ｃｕ配線３３８（例えばワード線）と下層Ｃｕ配線３１８（例えばビット線）とが互いに直交するように配置され、その交差点部分には第２の層間絶縁層３１９内にメモリセルホール３２６が形成され、このメモリセルホール３２６に抵抗変化素子３３３（記憶部）が形成されている。記憶部３３３は、メモリセルホール３２６内に、貴金属電極層３３０、抵抗変化層３３１、及び中間電極３３２の積層構造で構成される。また、中間電極３３２を含む第２の層間絶縁層３１９上には、ＣＶＤ法（Chemical Vapor Deposition：化学気相成長）などを用いて第３の層間絶縁層３３７が形成されている。この第３の層間絶縁層３３７には、配線溝３２０が形成されており、この配線溝の中に、ダイオード素子３３６の一部となる半導体層３３４と上部電極３３５、さらに上層Ｃｕ配線３３８が形成されている。
【００３４】
次に、図１４から図１７を用いて、図１３に示すクロスポイント型の抵抗変化型不揮発性半導体記憶装置の製造方法を説明する。図１４から図１７は時系列の各工程における断面図を示す。
【００３５】
まず、図１４Ａに示すように、例えばシリコン基板（図示せず）上に形成された第１の層間絶縁層３１６上に、複数の下層Ｃｕ配線３１８をストライプ形状に形成し、さらに、図１４Ｂに示すように、ＣＶＤ法等を用いてＴＥＯＳ−ＳｉＯ等で構成される第２の層間絶縁層３１９を形成する。この場合、第２の層間絶縁層３１９中にメモリセルホール３２６の形成を容易にするために、第２の層間絶縁層３１９の下層側にエッチングストッパ層として機能するＳｉＮ（シリコン窒化膜）やＳｉＯＮ（シリコン酸窒化膜）、あるいはＳｉＣＮ（シリコン炭窒化膜）等を介在させて、第２の層間絶縁層３１９を複数層からなる積層構造にしてもよい。さらに、第２の層間絶縁層３１９の上層側に、このＴＥＯＳ−ＳｉＯよりもＣＭＰ（Chemical Mechanical Polishing：化学機械的研磨）において硬質の、例えばＳｉＯＮを形成してもよい。第２の層間絶縁層３１９の上層側にＳｉＯＮを形成することで、この後で形成する抵抗変化層３３１および中間電極３３２をメモリセルホール３２６中に埋め込み形成する際のＣＭＰプロセスを容易に、かつ確実に行うことができる。
【００３６】
次に、図１４Ｃに示すように、第２の層間絶縁層３１９に一定の配列ピッチで下層Ｃｕ配線３１８に接続するための複数のメモリセルホール３２６を形成する。このメモリセルホール３２６の直径は、下層Ｃｕ配線３１８の幅より小さく、かつメモリセルホール３２６は下層Ｃｕ配線３１８をはみ出さないよう配置される。
【００３７】
さらに、図１４Ｄに示すように、メモリセルホール３２６底部に露出した下層Ｃｕ配線３１８上に無電解選択成長めっきを用いて、抵抗変化材料を構成する金属より標準電極電位が高い材料で構成される貴金属電極層３３０を形成する。貴金属電極には白金（Ｐｔ）やパラジウム（Ｐｄ）等を用い、Ｐｔを用いる場合は無電解Ｐｔめっき浴には、ヒドラジン−アンモニア系Ｐｔめっき浴、またはホウ素系化合物や次亜リン酸を還元剤として含むＰｔめっき浴を用いるとよい。また、Ｐｔ電極膜の膜厚は５ｎｍ以上２４ｎｍ以下としてもよい。この場合には、Ｐｔ電極層を薄膜化することで、熱処理によるＰｔのヒロック発生を抑制し、この上に形成される抵抗変化層との界面を平坦化することができる。また下層Ｃｕ配線３１８上に、ニッケル、ニッケル−リン合金またはニッケル−ホウ素合金のいずれかを含むシード層を形成した後、上記の無電解Ｐｔめっきを行うことにより、より効率よくＣｕ上にＰｔの選択成長を行うことができる。また、シード層は、パラジウムとニッケル、パラジウムとニッケル−リン合金またはパラジウムとニッケル−ホウ素合金のいずれかの組み合わせの積層構成としてもよい。例えば、シード層は、Ｃｕ上にＰｄ−Ｓｎ錯体を用て、めっきの核となる触媒金属をＣｕ上に吸着させ（キャタリスト）、スズ塩を溶解させ、酸化還元反応により金属パラジウムを生成する。次に無電界選択成長めっきを用いてニッケルシード層を形成する。次に、ニッケルシード層上に無電解選択成長めっきによりＰｔ膜を形成する。
【００３８】
無電解選択成長めっきを用いることで、導電体である下層Ｃｕ配線３１８上にのみ選択的に貴金属が析出するため、層間絶縁層から成るメモリセルホール３２６の側壁には貴金属電極が成膜されない。メモリセルホール３２６の側壁に電極材料が成膜された場合には、側壁に成膜された電極材料によって上部電極と下部電極間でリークが起こりうるが、無電解選択成長めっきを用いることで、側壁リークが発生しない。また、メモリセルホール３２６の底部にのみ貴金属電極層３３０を成膜することができるので、第２の層間絶縁層３１９上には成膜されない。このため、ＣＭＰやエッチバックプロセスなどによって、第２の層間絶縁層３１９上に成膜された電極材料を除去する工程が必要ない。特に、貴金属材料は反応性が低いため、ＣＭＰによる除去は困難である。したがって、無電解選択成長めっきを用いることで、ＣＭＰによるダマシンプロセスが不要になるため工数の減少が可能である。しかも、メモリセルホール３２６の底部にのみに成膜でき、余計な部分には成膜されないことから、コスト面でも優れている。
【００３９】
次に、図１５Ａに示すように、メモリセルホール３２６を含む第２の層間絶縁層３１９上に、抵抗変化層３３１となる抵抗変化材料層３３１ａを形成する。この抵抗変化材料層３３１ａは、本実施形態では酸素不足型のタンタル酸化物（ＴａＯｘと表記したとき、０＜ｘ＜２．５）を用いた。酸素不足型のタンタル酸化物とは、化学量論的な組成を有するタンタル酸化物と比較して酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。タンタル酸化物においては、Ｔａ2Ｏ5が化学量論的に安定した組成であるので、ＴａＯｘと表記した場合には、ｘ＝２．５よりも小さいタンタル酸化物が、酸素不足型のタンタル酸化物になる。酸素不足型のタンタル酸化物とすることで、タンタル酸化物は半導体的な特性を有する。
【００４０】
次に、図１５Ｂに示すように、ＣＭＰプロセスを用いて第２の層間絶縁層３１９上の抵抗変化材料層３３１ａを除去してメモリセルホール３２６中に抵抗変化層３３１を埋め込み形成する。なお、このように第２の層間絶縁層３１９上の抵抗変化材料層３３１ａを除去し、抵抗変化層３３１を埋め込み形成する方法としては、ＣＭＰでなくエッチバックプロセスを用いてもよい。
【００４１】
その後、図１５Ｃに示すように、さらにオーバーポリッシュを行うことで、メモリセルホール３２６中の抵抗変化層３３１の表層側の一部を除去する。なお、このように抵抗変化層３３１の一部を除去する方法としては、オーバーポリッシュだけでなくエッチバックする方法でもよい。
【００４２】
次に、図１６Ａに示すように、メモリセルホール３２６を含む第２の層間絶縁層３１９上に、記憶部３３３の上部電極、かつダイオード素子３３６の下部電極として機能する中間電極３３２となる中間電極材料層３３２ａを形成する。本実施形態においては、中間電極材料層３３２ａとして、貴金属電極層３３０より標準電極電位が低い材料、例えばＴａＮ、ＴｉＮまたはＷをスパッタリングにより形成する。
【００４３】
このように、抵抗変化素子３３３を構成する材料の標準電極電位を選択することにより、貴金属電極層３３０と抵抗変化層３３１の界面近傍の抵抗変化層３３１で選択的に抵抗変化現象を発生させることができる。
【００４４】
次に、図１６Ｂに示すように、ＣＭＰプロセスを用いて第２の層間絶縁層３１９上の中間電極材料層３３２ａを除去して、メモリセルホール３２６中に中間電極３３２を埋め込み形成する。
【００４５】
次に、図１６Ｃに示すように、中間電極３３２を含む第２の層間絶縁層３１９上に、さらにＣＶＤなどを用いて第３の層間絶縁層３３７を形成する。
【００４６】
次に、図１７Ａに示すように、第３の層間絶縁層３３７に、ダイオード素子３３６の一部となる半導体層３３４と上部電極３３５、さらに上層Ｃｕ配線３３８を埋め込み形成するための上層Ｃｕ配線溝３３９を形成する。本実施形態では、上層Ｃｕ配線溝３３９を下層Ｃｕ配線３１８と交差するストライプ形状に形成することにより、半導体層３３４と上部電極３３５、および上層Ｃｕ配線３３８を、下層Ｃｕ配線３１８と交差するストライプ形状に形成している。
【００４７】
そして、図１７Ｂに示すように、上層Ｃｕ配線溝３３９を含む第３の層間絶縁層３３７上にダイオード素子３３６の半導体層３３４となる半導体材料層３３４ａと、上部電極３３５となる上部電極材料層３３５ａ、さらに上層Ｃｕ配線３３８となる上層Ｃｕ配線材料層３３８ａを積層形成する。
【００４８】
本実施形態では、半導体層３３４として窒素不足型シリコン窒化物（ＳｉＮｚ、０＜ｚ≦０．８５）、上部電極３３５として例えばＴａＮ、ＴｉＮまたはα−Ｗを用い、半導体層３３４と中間電極３３２と上部電極３３５とによりＭＳＭダイオードを形成している。ＭＳＭダイオードの電極材料は、半導体層３３４とショットキー接合を形成する材料であればよい。また、電極材料を適宜選択することにより、ＭＳＭダイオードの電圧−電流特性を、正電圧領域と負電圧領域において、対称な特性にしたり、非対称な特性にすることができる。上記のように、電極材料としてＴａＮ、ＴｉＮ、またはα−Ｗを用いると１００００Ａ／ｃｍ２以上の大電流を流すことができるＭＳＭダイオードを形成することができる。なお、このような半導体特性を有するＳｉＮｚ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。
【００４９】
半導体特性を有するＳｉＮｚをＺ＝０．３でかつ１０ｎｍの厚みで作製した場合には、１．６Ｖの電圧印加で１×１０４Ａ／ｃｍ２の電流密度が得られ、０．８Ｖの電圧印加では１×１０３Ａ／ｃｍ２の電流密度が得られた。したがって、これらの電圧を基準として用いる場合には、オン／オフ比は１０となり、不揮発性半導体記憶装置のダイオード素子としては充分使用可能である。
【００５０】
上層Ｃｕ配線３３８には下層Ｃｕ配線３１８と同様の材料を用いることができる。
【００５１】
次に、図１７Ｃに示すように、第３の層間絶縁層３３７上の半導体材料層３３４ａ、上部電極材料層３３５ａ、および上層Ｃｕ配線材料層３３８ａをＣＭＰにより除去することで、上層Ｃｕ配線溝３３９にダイオード素子３３６の半導体層３３４と上部電極３３５、および上層Ｃｕ配線３３８を埋め込み形成する。
【００５２】
このような工程により、貴金属電極層３３０、抵抗変化層３３１および中間電極３３２により記憶部３３３が構成され、中間電極３３２、半導体層３３４および上部電極３３５によりダイオード素子３３６が構成される。これにより、クロスポイント型の不揮発性半導体記憶装置を作製することができる。
【００５３】
以上説明したように、上述した不揮発性半導体記憶装置は、ストライプ形状の下層Ｃｕ配線３１８上に形成されたメモリセルホール３２６内に抵抗変化素子３３３を形成することによって、微細構造を実現するものであり、抵抗変化素子３３３の下部電極として用いる貴金属電極層３３０を無電解選択成長めっき法でメモリセルホール底にのみ形成している。
【００５４】
一般に、無電解めっき法では電解めっき法とは異なり、めっき膜を形成する対象に電界を与えず、めっき溶液中に溶解しているめっき材料が化学的還元反応により析出されることによってめっき対象物上に膜が形成される。
【００５５】
しかし、上述したようなめっき対象物（場所）が、微細化されたメモリセルホール底のように小面積に分割され、かつアスペクト比（メモリセルホール高さ／メモリセルホール底での最大寸法）が大きい場合には、めっき溶液中に浸してからそれぞれのメモリセルホール底でめっき材料の析出が開始されるまでの時間にばらつきが生じる。無電解めっき法では、一旦めっき膜の析出が開始されると、あとは時間にほぼ比例して膜が形成されるが、この析出開始時間のばらつきは、めっき対象の面積が小さく、かつアスペクト比が大きいほど大きくなる傾向があるため、同じ時間だけめっき溶液中でめっき処理を行っても、メモリセルホールごとに膜厚がばらつく原因となる。しかし、めっき対象物（場所）が小面積に分割されていても、そのめっき対象物（場所）が電気的に繋がっていれば（例えば、同一配線上のメモリセルホール底がめっき対象の場合）、一箇所でめっき材料の析出が開始されれば、その電位変化が他の場所にも伝わるため、他の場所でも同時に析出が開始される。このため、上述した構成の場合には、同一配線上のメモリセルホール底ではめっき膜の膜厚ばらつきはないが、配線毎でメモリセルホール底のめっき膜の膜厚がばらつくため、これがビット不良に繋がる。このようなめっき膜の膜厚ばらつきに伴うビット不良は、メモリセルホールが微細化されるほど顕著になる。
【００５６】
そこで、本発明は、上記しためっき膜の膜厚ばらつきに伴うビット不良を解決するものであり、クロスポイント型メモリアレイのメモリセルホールの底部にめっき膜を形成し、このめっき膜の膜厚ばらつきを低減するとともに、メモリセルホールの微細化に際してもそのばらつきの増加を抑制することができる構造を提供するものである。以下に、その具体例を説明する。
【００５７】
（第１実施形態）
第１実施形態の不揮発性半導体記憶装置は、基板と、基板上にストライプ形状に形成された複数の第１配線と、複数の第１配線を覆うように形成された層間絶縁層と、層間絶縁層上に形成され、かつ複数の第１配線の上方に複数の第１配線と交差する方向にストライプ形状に形成された複数の第２配線と、複数の第１配線と複数の第２配線の平面視における各々の交点において、複数の第１配線と複数の第２配線の間の層間絶縁層を開口し、複数の第１配線の上面を露出するように形成された複数のメモリセルホールと、複数の第１配線上に形成され、かつ複数の第１配線の上面まで達するように層間絶縁層内に形成された複数のダミーホールと、メモリセルホール内及びダミーホール内のそれぞれに形成された第１電極と、第１電極のそれぞれの上に形成された抵抗変化層との積層構造と、を含み、１個のダミーホールの下側開口部に露出する第１配線の面積が、１個のメモリセルホールの下側開口部に露出する第１配線の面積より大きく、それぞれの第１配線には、１個以上のダミーホールが形成されている。
【００５８】
ストライプ形状とは、ある平面において、複数の配線が、互いに平行に、ある方向に向かって延びるように形成される状態を言う。
【００５９】
「第１配線の上面を露出する」とは、メモリセルホールが第１配線の上面に到達し、メモリセルホールの下側開口部に第１配線が露出している状態を言う。なお、ここでいう露出とは、メモリセルホールの内部が空隙になっていることを意味せず、メモリセルホールの内部が充填されていてもよい。すなわち、メモリセルホールの内部において、層間絶縁層以外の材料に第１配線が接触していてもよい。
【００６０】
「ダミーホール内に形成された第１電極」とあるが、ダミーホール内の第１電極は必ずしも抵抗変化素子の電極として機能しなくてもよい。
【００６１】
上記不揮発性半導体記憶装置において、第２配線が、ダミーホールの上方には形成されていなくてもよい。
【００６２】
上記不揮発性半導体記憶装置において、平面視におけるダミーホールの形状が長方形であり、平面視におけるメモリセルホールの形状が円形であり、長方形の短辺が、円形の直径と同一以上の長さであり、長方形の長辺が、円形の直径より長くてもよい。
【００６３】
上記不揮発性半導体記憶装置において、ダミーホールの下側開口部で第１配線の側面が露出されていてもよい。
【００６４】
上記不揮発性半導体記憶装置において、第１電極が、白金、パラジウム、及びそれらの少なくとも一方を含む混合物のいずれか少なくとも一つで構成されていてもよい。
【００６５】
上記不揮発性半導体記憶装置において、第１配線と第１電極との間にシード層を有し、シード層がニッケル、ニッケル−リン合金およびニッケル−ホウ素合金の少なくとも一つを含み、かつ第１電極が白金およびパラジウムの少なくとも一方を含んでいてもよい。
【００６６】
上記不揮発性半導体記憶装置において、シード層がパラジウムとニッケルの積層構成、パラジウムとニッケル−リン合金の積層構成およびパラジウムとニッケル−ホウ素合金の積層構成のいずれか少なくとも一つを含み、かつ第１電極が白金およびパラジウムの少なくとも一方を含んでいてもよい。
【００６７】
上記不揮発性半導体記憶装置において、前記抵抗変化層が、化学量論的組成を有する酸化物と比較して酸素の含有量が少ない酸化物である酸素不足型の遷移金属酸化物を含んでいてもよい。
【００６８】
また、第１実施形態の不揮発性半導体記憶装置の製造方法は、基板上にストライプ形状の複数の第１配線を形成する工程（Ａ）と、複数の第１配線を含む基板上に層間絶縁層を形成する工程（Ｂ）と、層間絶縁層内に、複数の第１配線の表面に達する複数のメモリセルホールおよびメモリセルホールよりも下側開口部の面積が大きい少なくとも１つのダミーホールを形成する工程（Ｃ）と、メモリセルホールおよびダミーホールの下側開口部に露出した複数の第１配線の上に無電解選択成長めっき法を用いて第１電極の材料を堆積させてメモリホールの内部に第１電極を形成する工程（Ｄ）と、複数のメモリセルホール内において第１電極の上に抵抗変化層を埋め込み形成する工程（Ｅ）と、層間絶縁層上および埋め込み形成された抵抗変化層の上に、複数の第１配線と交差する方向にストライプ形状の複数の第２配線を形成する工程（Ｆ）と、を含む。
【００６９】
上記不揮発性半導体記憶装置の製造方法の工程（Ｃ）において、平面視におけるダミーホールの形状が長方形であり、平面視におけるメモリセルホールの形状が円形であり、長方形の短辺が、円形の直径と同一以上の長さであり、長方形の長辺が、円形の直径より長くてもよい。
【００７０】
上記不揮発性半導体記憶装置の製造方法において、工程（Ｃ）の後、かつ、工程（Ｄ）の前に、第１配線の上に、無電解選択成長めっきによってシード層を形成する工程（Ｇ）を含み、工程（Ｄ）において第１電極の材料がシード層の上に堆積されてもよい。
【００７１】
上記不揮発性半導体記憶装置の製造方法において、工程（Ｅ）の後、かつ、工程（Ｆ）の前に、抵抗変化層の上にダイオード素子を形成する工程（Ｈ）を含み、工程（Ｆ）において複数の第２配線がダイオード素子の上に形成されてもよい。
【００７２】
[装置の構成]
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の構成の一例を示す平面図である。
【００７３】
図１に示すように、本実施形態による不揮発性半導体記憶装置は、基板（図示せず）上に形成された複数のストライプ形状の第１配線１０と、第１配線を覆うように形成された層間絶縁層８０と、層間絶縁層８０内に形成されかつ第１配線１０と交差する方向にストライプ形状に形成された複数の第２配線２０とを備えている。また、第１配線１０と第２配線２０の平面視における交点でかつ第１配線１０と第２配線２０間の層間絶縁層８０内にはメモリセルホールが形成されている。このメモリセルホール内には、第１電極とその上に形成された抵抗変化層との積層構造で構成され、かつ第１配線の上面に第１電極の下面が接続された複数の抵抗変化素子１００が形成されている。また、第１配線１０上には、第１配線１０の上面まで達するように層間絶縁層８０内に形成された複数のダミーホール１１１が形成されている。各々の第１配線１０の上には１個以上の抵抗変化素子１００と、１個以上のダミーホール１１１が形成されている。
【００７４】
なお、図１では、第１配線１０は１本の直線形状として図示説明されているが、本発明の効果を得るためには必ずしも直線である必要は無い。さらに、空間的に複数の配線に分割されていても、各配線上には最低１つのメモリセルホールもしくはダミーホールが形成されており、かつそれらのメモリセルホール底もしくはダミーホール底への電極の形成が同一の無電解選択成長めっき工程で行われ、かつ、その無電解選択成長めっきを行う工程の時点でそれら配線が同電位になるように電気的に接続されていれば、それらの配線を合わせて１本の第１配線とみなすことができる。例えば、ダミーホールが形成されている配線と抵抗変化素子が形成されている配線が平面視的には分離されていても、それらの配線が例えば、それらの配線の下面に接続されたメタルビアとさらにその下に形成された配線とを経由して電気的に接続されている場合などは、本発明においては、このダミーホールが形成されている配線と抵抗変化素子が形成されている配線は１本の第１配線とみなされる。
【００７５】
ダミーホール１１１の平面視における第１配線１０との重なりの面積を、抵抗変化素子１００の平面視における第１配線１０との重なりの面積より大きくすることにより、電極の無電解選択成長めっき工程において、まずダミーホール１１１の底面からめっきが開始される。続いて電気的に接続された複数のメモリセルホールの底部においてほぼ同時にめっきが開始されることで、本発明の効果が得られる。ダミーホール１１１の底面の面積は、全てのダミーホール１１１の底部において同時にめっきが開始されるような面積であることが望ましい。ダミーホール１１１の平面視形状は円形のみではなく、楕円形、四角形、多角形などでも良い。平面レイアウトにおけるレイアウト面積の増大を防ぐ観点からは、ダミーホール１１１の平面視形状は、図１８に示すように、短辺側の寸法ｂが、抵抗変化素子１００の平面視形状における直径ａと同じもしくはより大きく、かつダミーホールの下での第１配線１０の配線幅ｃと同じもしくはより小さく（ｃ≧ｂ≧ａ）、長辺側の寸法ｄよりも小さい形状（ｄ＞ｂ）が好ましい。また、図１９に示すように、平面視においてダミーホール１１１の一部が、その下の第１配線１０からはみ出すようなレイアウトとしても良い（ｂ＞ｃ＞ａ）。この場合、ダミーホールをエッチングで形成する工程においてオーバーエッチングを行い、第１配線１０上からはみ出した部分で第１配線１０の側面を露出させるようにすることによって、ダミーホール底での第１配線１０の表面積をより広く出来るので、ダミーホールによるめっき膜厚均一化の効果がより得られるようになる。また、本形状およびレイアウトについては、後述する第２実施形態においても同様である。
【００７６】
なお、ｄ＞ｂかつｂ≧ａの場合、ｄ≧ａとなる。すなわち、ダミーホール１１１の長辺側の寸法ｄは、抵抗変化素子１００の平面視形状における直径ａ（＝メモリセルホールの直径）よりも大きいことが好ましい。
【００７７】
ダミーホール１１１の下側開口部において露出する第１配線１０の面積は、メモリセルホール１０１の下側開口において露出する第１配線１０の面積よりも大きい。好ましくは、ダミーホール１１１の下側開口部において露出する第１配線１０の面積が、メモリセルホール１０１の下側開口において露出する第１配線１０の面積の２倍以上である。さらに好ましくは、ダミーホール１１１の下側開口部において露出する第１配線１０の面積が、メモリセルホール１０１の下側開口において露出する第１配線１０の面積の５倍以上である。さらに好ましくは、ダミーホール１１１の下側開口部において露出する第１配線１０の面積が、メモリセルホール１０１の下側開口において露出する第１配線１０の面積の１０倍以上である。
【００７８】
抵抗変化素子１００の底面は第１配線１０の上面で接続され、ダミーホール１１１の底面は第１配線１０の上面に達している。第１配線１０および第２配線２０とその交点に形成された抵抗変化素子１００を複数形成することによって、クロスポイント型の不揮発性半導体記憶装置を構成する。
【００７９】
また、図には示していないが、本実施形態の不揮発性半導体記憶装置の基板には、あらかじめトランジスタ回路などが形成されており、そのトランジスタ回路と第１配線１０および第２配線２０は電気的に接続される。これについては後述する第２実施形態の説明においても同様である。
【００８０】
図２Ａは、図１の領域２００を拡大して、より詳細にその構成を示した図である。図２Ｂは、図２ＡのＸ−Ｘ’の断面構成を矢印方向に見た断面図である。
【００８１】
図２Ａおよび図２Ｂに示すとおり、本実施形態における抵抗変化素子１００は、基板１の第１配線１０の上面から基板垂直上部方向に順番に形成された第１電極３０および抵抗変化層４０で構成されている。さらに、本実施形態の場合には、第２配線２０が層間絶縁層９０内で、第１配線１０に対して交差するストライプ形状に形成されている。そして、第１電極３０およびその上に形成された抵抗変化層４０との積層構造により抵抗変化素子１００を構成している。抵抗変化層４０としては、酸素不足型タンタル酸化物（ＴａＯｘ）等の酸素不足型の遷移金属酸化物が抵抗変化特性の安定性や作製の再現性等の面から好ましいが、その他の抵抗変化材料でも、抵抗変化素子を形成する場合に少なくとも一方の電極に白金やパラジウム等の貴金属を用いるものであればよい。なお、図１に示すように、第２配線２０は、抵抗変化素子１００がマトリクス状に形成された領域外まで延在されている。
【００８２】
ダミーホール１１１によって露出されている第１配線１０の面積は、抵抗変化素子１００の底面と第１配線１０の上面との接触面積より大きくなっている。
【００８３】
以上のように、本実施形態の構成とすることによって、第１電極３０を無電解選択成長めっき法で形成する際、ダミーホール１１１で優先的に電極材料の析出が始まり、その後すべてのダミーホール１１１で、ほぼ同時に電極材料の析出が発生するようになる。それに伴い抵抗変化素子１００での第１電極３０の形成もほぼ同時になるため、第１電極３０の成膜膜厚のばらつきを抑制することができる。
【００８４】
［製造方法］
次に、図３Ａ〜図３Ｃ及び図４Ａ〜図４Ｃを用いて、本実施形態１の不揮発性半導体記憶装置の製造方法を説明する。図３及び図４の各図は、図２Ｂが形成されるまでの工程を説明する断面図である。
【００８５】
まず、図３Ａに示すように基板１の上に第１配線１０を形成する。本実施形態では第１配線１０としてダマシン法で形成された銅（Ｃｕ）配線を用いたが、一般的な方法で形成されたアルミ（Ａｌ）配線を用いてもよい。また、例えば、第１配線の配線幅は２５０ｎｍ、配線間隔は２５０ｎｍとしうる。
【００８６】
次に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯで構成される層間絶縁層８０を厚さ２００ｎｍ堆積する。層間絶縁層８０としては、ＣＶＤ法による酸化シリコン（ＳｉＯ２）やオゾン（Ｏ３)とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ２膜、低誘電率材料であるシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。
【００８７】
また、層間絶縁層８０中のホール形成を容易にするために、層間絶縁層８０の下層側に、フッ素系エッチングガスを用いたドライエッチングに対してエッチング耐性を有する膜、具体的には、ＣＶＤ法により形成したシリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜やシリコン炭窒化（ＳｉＣＮ）膜等を用い、上層には上記のＳｉＮ、ＳｉＯＮ以外の膜種の絶縁性酸化物材料を用いて層間絶縁層を複数構成にしてもよい。
【００８８】
その後、層間絶縁層８０に第１配線１０の上面に達するメモリセルホール１０１およびダミーホール１１１を形成する。メモリセルホール１０１の径は例えば、２００ｎｍとしうる。ここで、ダミーホール１１１の底面で露出されている第１配線１０の表面積は、メモリセルホール１０１の底面で露出されている第１配線１０の表面積より大きい。本実施形態ではダミーホール１１１の平面形状として、例えば、短辺長２００ｎｍ、長辺長４００ｎｍの角に丸みを帯びた擬似長方形としうる。長辺方向は、第１配線１０の長辺方向とするのが好適である。
【００８９】
次に、図３Ｂに示すように、メモリセルホール１０１およびダミーホール１１１の底面にのみ選択的に電極材料を形成するめっき法により第１電極３０を形成する。本実施形態においては、第１電極３０の形成にはＴａＯｘの抵抗変化特性がよい電極材料である白金（Ｐｔ）の無電解選択成長めっき法を用いた。無電解Ｐｔめっき浴には、ヒドラジン−アンモニア系Ｐｔめっき浴、ホウ素系化合物や次亜リン酸を還元剤として含むＰｔめっき浴などを用いることができる。また、Ｐｔ電極膜の膜厚は５ｎｍとしたが、５ｎｍ以上２４ｎｍ以下としてもよい。この場合には、Ｐｔ電極層を薄膜化することで、熱処理によるＰｔのヒロック発生を抑制し、抵抗変化層との界面を平坦化することができる。また、メモリセルホール１０１およびダミーホール１１１の底面で露出した下層Ｃｕ配線に、ニッケル、ニッケル−リン合金またはニッケル−ホウ素合金のいずれかを含むシード層を形成した後、上記の無電解Ｐｔめっきを行うことにより、より効率よくＣｕ上にＰｔの選択成長を行うことができる。また、シード層は、パラジウムとニッケル、パラジウムとニッケル−リン合金またはパラジウムとニッケル−ホウ素合金のいずれかの組み合わせの積層構成としてもよい。
【００９０】
次に、図３Ｃに示すように、メモリセルホール１０１およびダミーホール１１１を含む層間絶縁層８０上に、抵抗変化層４０となる抵抗変化材料層４１を形成する。本実施形態では、抵抗変化材料層４１は、例えば、化学量論的組成を有する酸化物と比較して原子比である酸素の含有量が少ない酸化物である酸素不足型のタンタル酸化物（ＴａＯｘ）をスパッタリング法により形成しうる。ＴａＯｘの好適な範囲としては、０．８≦ｘ≦１．９が好ましい。また、タンタル酸化物に代えてハフニウム酸化物やジルコニウム酸化物を用いても良い。ハフニウム酸化物をＨｆＯｘと表記したときには、０．９≦ｘ≦１．６、ジルコニウム酸化物をＺｒＯｘと表記したときには、０．９≦ｘ≦１．４であることが好ましい。なお、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、ＴａＯｘ、ＨｆＯｘ、及びＺｒＯｘの化学式のｘの値を調整することができる。
【００９１】
抵抗変化層として酸素不足型のタンタル酸化物を用いる場合の具体的なスパッタリング時の工程に従って説明すると、まず、スパッタリング装置内に基板を設置し、スパッタリング装置内を７×１０−４Ｐａ程度まで真空引きする。そして、タンタルをターゲットとして、パワーを２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を３．３Ｐａ、基板の設定温度を３０℃にし、スパッタリングを行う。酸素分圧比を１％から７％に変化させた場合、タンタル酸化物層中の酸素含有率は約４０％（ＴａＯ０．６６）から約７０％（ＴａＯ２．３）へと変化する。タンタル酸化物層の組成についてはラザフォード後方散乱法を用いて測定できる。また、化学量論的組成を有する酸化物とは、タンタル酸化物の場合、絶縁体であるＴａ２Ｏ５をここでは指し、酸素不足型とすることで金属酸化物は導電性を有するようになる。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。また、金属Ｔａ膜を形成した後、Ｔａ膜を酸化してＴａＯｘを形成してもよい。抵抗変化材料層４１の膜厚は、メモリセルホール１０１を埋設できる以上であれば良く、その後の表面部分の除去工程でのプロセスの容易性も考慮し、本実施形態では例えば、４００ｎｍとしうる。なお、抵抗変化材料層４１には、酸素不足型のタンタル酸化物だけでなく、酸素不足型の鉄酸化物や、酸化チタン、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、ニオブ酸化物、ジルコニウム酸化物、およびハフニウム酸化物を用いてもよい。
【００９２】
次に、図４Ａに示すように、ＣＭＰプロセスを用いて層間絶縁層８０上の抵抗変化材料層４１を除去してメモリセルホール１０１およびダミーホール１１１中に抵抗変化層４０を充填形成する。なお、このように層間絶縁層８０上の抵抗変化材料層４１を除去する方法としては、ＣＭＰでなくエッチバックプロセスを用いてもよい。
【００９３】
次に、図４Ｂに示すように、抵抗変化素子１００を含む層間絶縁層８０上に、さらに例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯからなる層間絶縁層９０を厚さ４００ｎｍ堆積し、層間絶縁層８０を上方に延長する。さらに、層間絶縁層９０に第２配線溝２１を形成する。本実施形態では、第２配線溝２１を第１配線１０と交差するストライプ形状に形成している。例えば、第２配線溝２１の溝幅は２５０ｎｍ、配線間隔は２５０ｎｍとしうる。また、本実施形態では、第２配線溝２１は、抵抗変化素子１００の上部のみに形成しており、ダミーホール１１１の上部には形成していない。すなわち、第２配線溝２１は、ダミーホール１１１の上方には形成されておらず、したがって、第２配線２０はダミーホール１１１の上方には配置されない。これは、ダミーホール１１１内に形成した抵抗変化層が浮遊容量となるのを防止するためであるが、浮遊容量の問題がないような場合には、ダミーホール１１１の上部にも第２配線溝２１を形成しても構わない。
【００９４】
そして、図４Ｃに示すように、第２配線２０を形成する。第２配線２０としては、実施形態では一般的なダマシン法で形成されたＣｕ配線を用いたが、一般的な方法で形成されたアルミ（Ａｌ）配線を用いてもよい。
【００９５】
以上により、本実施形態の製造方法による不揮発性半導体記憶装置を作製することができる。
【００９６】
（第２実施形態）
第２実施形態の不揮発性半導体記憶装置は、第１実施形態の不揮発性記憶装置であって、積層構造と第２配線の間に積層構造と直列に接続されたダイオード素子をさらに備える。
【００９７】
[装置の構成]
図５Ａは、本発明の第２実施形態に係る不揮発性半導体記憶装置の構成の一例を示す平面図である。
【００９８】
本実施形態は、第１実施形態に係る不揮発性半導体記憶装置と基本構成は同じであり、抵抗変化素子を構成する電極および抵抗変化層は第１実施形態の不揮発性半導体記憶装置と同じものを用いることができる。第１実施形態に係る不揮発性半導体記憶装置との違いは、本実施形態では抵抗変化素子１０２と直列に接続するダイオード素子１２０を備え、さらに、第２電極５０がメモリセルホール１０１内に形成されていることが特徴である。
【００９９】
ダイオード素子１２０としては、半導体層６０とこの半導体層６０を挟む第２電極５０及び第３電極７０との３層の積層で構成されるＭＳＭダイオード、あるいは半導体層６０の替わりに絶縁体層を用いたＭＩＭダイオード、ｐ型半導体とｎ型半導体との２層の積層で構成されるｐｎ接合ダイオード、または半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードなど、非線形のスイッチング特性を有する素子を、記憶部の抵抗変化特性に応じて用いるとよい。
【０１００】
抵抗変化素子に対して直列にダイオード素子を挿入することにより、クロスポイント型ＲｅＲＡＭの場合には、第１配線１０と第２配線２５とが交差した交点に形成されている、選択された抵抗変化層の抵抗値の読み取りや書き込み時に発生する非選択の抵抗変化層とのクロストークを減少することができる。
【０１０１】
図５Ｂは、図５ＡのＸ−Ｘ’の断面構成を矢印の方向に見た断面図である。
【０１０２】
図５Ａおよび図５Ｂに示すとおり、本実施形態における抵抗変化素子１０２は、第１配線１０の上面から基板垂直上部方向に順番に形成された第１電極３０、抵抗変化層４０および第２電極５０で構成されている。さらに抵抗変化素子１０２の上には、半導体層６０、第３電極７０および第２配線２５がこの順番に形成されている。
【０１０３】
第２電極５０、半導体層６０および第３電極７０の積層構造は、金属-半導体-金属構造（ＭＳＭ）のダイオード素子１２０を形成している。
【０１０４】
以上のような、本実施形態の構成を採用することで、上述した第１実施形態と同様の動作を実現し、同様の作用効果を奏することができる。すなわち、抵抗変化素子の下部電極の膜厚ばらつきに伴うビット不良を解決し、クロスポイント型メモリアレイのメモリセルホールの底部に形成されるめっき膜の膜厚ばらつきを低減するとともに、メモリセルホールの微細化に際してもそのばらつきの増加を抑制することができる。さらに、各々の抵抗変化素子の上で、かつ第２配線下にダイオード素子を配置することにより、微細化や非選択素子からのリーク電流も抑制可能な、クロスポイント型でダイオード素子付きの不揮発性半導体記憶装置を実現することができる。
【０１０５】
［製造方法］
次に、図６Ａ〜図６Ｃ、図７Ａ〜図７Ｃ、及び図８Ａ〜図８Ｃを用いて、本実施形態１の不揮発性半導体記憶装置の製造方法を説明する。図６、図７、及び図８の各図は、図５Ｂが形成されるまでの工程を説明する断面図である。
【０１０６】
まず図６Ａに示すように、基板１の上に第１配線１０を形成するが、本実施形態ではダマシン法で形成されたＣｕ配線を用いたが、一般的な方法で形成されたアルミ（Ａｌ）配線を用いてもよい。例えば、第１配線の配線幅は２５０ｎｍ、配線間隔は２５０ｎｍとしうる。
【０１０７】
次に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯで構成される層間絶縁層８０を厚さ２００ｎｍ堆積する。層間絶縁層８０としては、ＣＶＤ法による酸化シリコン（ＳｉＯ２）やオゾン（Ｏ３)とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ膜、低誘電率材料であるシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。
【０１０８】
また、層間絶縁層８０中のホール形成を容易にするために、層間絶縁層８０の下層側にフッ素系エッチングガスを用いたドライエッチングに対してエッチング耐性を有する膜、具体的には、ＣＶＤ法により形成したシリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜やシリコン炭窒化（ＳｉＣＮ）膜等を用い、上層には上記のＳｉＮ、ＳｉＯＮ以外の膜種の絶縁性酸化物材料を用いて層間絶縁層を複数構成にしてもよい。
【０１０９】
その後、層間絶縁層８０に第１配線１０の上面に達するメモリセルホール１０１およびダミーホール１１１を形成する。メモリセルホール１０１の径は例えば、２００ｎｍとしうる。ここで、ダミーホール１１１の底面で露出されている第１配線１０の表面積は、メモリセルホール１０１の底面で露出されている第１配線１０の表面積より大きい。本実施形態ではダミーホール１１１の平面形状として、例えば、短辺長２００ｎｍ、長辺長４００ｎｍの角に丸みを帯びた擬似長方形としうる。長辺方向は、第１配線１０の長辺方向とするのが好適である。
【０１１０】
次に、図６Ｂに示すように、メモリセルホール１０１およびダミーホール１１１の底面にのみ選択的に電極材料を形成するめっき法により第１電極３０を形成する。本実施形態においては、第１電極３０の形成にはＴａＯｘの抵抗変化特性がよい電極材料である白金（Ｐｔ）の無電解選択成長めっきを用いた。無電解Ｐｔめっき浴には、ヒドラジン−アンモニア系Ｐｔめっき浴、ホウ素系化合物や次亜リン酸を還元剤として含むＰｔめっき浴などを用いることができる。また、Ｐｔ電極膜の膜厚は５ｎｍとしたが、５ｎｍ以上２４ｎｍ以下としてもよい。この場合には、Ｐｔ電極層を薄膜化することで、熱処理によるＰｔのヒロック発生を抑制し、抵抗変化層との界面を平坦化することができる。また、メモリセルホール１０１およびダミーホール１１１の底面で露出した下層Ｃｕ配線に、ニッケル、ニッケル−リン合金またはニッケル−ホウ素合金のいずれかを含むシード層を形成した後、上記の無電解Ｐｔめっきを行うことにより、より効率よくＣｕ上にＰｔの選択成長を行うことができる。また、シード層は、パラジウムとニッケル、パラジウムとニッケル−リン合金またはパラジウムとニッケル−ホウ素合金のいずれかの組み合わせの積層構成としてもよい。
【０１１１】
次に、図６Ｃに示すように、メモリセルホール１０１およびダミーホール１１１を含む層間絶縁層８０上に、抵抗変化層４０となる抵抗変化材料層４１を形成する。本実施形態では、抵抗変化材料層４１として、例えば、酸素不足型タンタル酸化物（ＴａＯｘ）をスパッタリング法により形成しうる。ＴａＯｘの好適な範囲としては、０．８≦ｘ≦１．９が好ましい。また、タンタル酸化物に代えてハフニウム酸化物やジルコニウム酸化物を用いても良い。ハフニウム酸化物をＨｆＯｘと表記したときには、０．９≦ｘ≦１．６、ジルコニウム酸化物をＺｒＯｘと表記したときには、０．９≦ｘ≦１．４であることが好ましい。なお、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、ＴａＯｘ、ＨｆＯｘ、及びＺｒＯｘの化学式のｘの値を調整することができる。
【０１１２】
なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。また、金属Ｔａ、Ｈｆ、あるいはＺｒ膜を形成した後、金属Ｔａ、Ｈｆ、あるいはＺｒ膜を酸化してＴａＯｘ、ＨｆＯｘ、あるいはＺｒＯｘを形成してもよい。抵抗変化材料層４１の膜厚は、メモリセルホール１０１を埋設できる以上であれば良く、その後の表面部分の除去工程でのプロセスの容易性も考慮し、本実施形態では例えば、４００ｎｍとしうる。
【０１１３】
次に、図７Ａに示すように、ＣＭＰプロセスを用いて層間絶縁層８０上の抵抗変化材料層４１を除去してメモリセルホール１０１およびダミーホール１１１の中にのみ抵抗変化材料層４１が残るようにする。なお、このように層間絶縁層８０上の抵抗変化材料層４１を除去する方法としては、ＣＭＰでなくエッチバックプロセスを用いてもよい。
【０１１４】
その後、図７Ｂに示すように、さらにオーバーポリッシュを行うことで、メモリセルホール１０１およびダミーホール１１１中の抵抗変化材料層４１の表層側の一部を除去する。これにより、メモリセルホール１０１およびダミーホール１１１の中に抵抗変化層４０を形成する。なお、このように抵抗変化材料層４１の表層側の一部を除去する方法としては、オーバーポリッシュだけでなくエッチバックする方法でもよい。本実施形態では、オーバーポリッシュによる抵抗変化材料層４１の表層の除去膜厚はおおよそ３０ｎｍとしうる。
【０１１５】
次に、図７Ｃに示すように、メモリセルホール１０１およびダミーホール１１１を含む層間絶縁層８０上に、抵抗変化素子１０２の第２電極５０となる第２電極材料層５１を形成する。本実施形態においては、例えば、第２電極材料層５１としてＴａＮ、ＴｉＮまたはＷをスパッタリングにより１００ｎｍ形成しうる。
【０１１６】
次に、図８Ａに示すように、ＣＭＰプロセスを用いて層間絶縁層８０上の第２電極材料層５１を除去して、メモリセルホール１０１およびダミーホール１１１中に第２電極５０を埋め込み形成する。続いて、第２電極５０を含む層間絶縁層８０上に、さらに例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯからなる層間絶縁層９０を厚さ４００ｎｍ堆積する。さらに、層間絶縁層９０に第２配線溝２１を形成する。本実施形態では、第２配線溝２１を第１配線１０と交差するストライプ形状に形成することにより、半導体層６０と第３電極７０、および第２配線２５を第１配線１０と交差するストライプ形状に形成している。例えば、第２配線溝２１の溝幅は２５０ｎｍ、配線間隔は２５０ｎｍとしうる。また、本実施形態では第２配線溝２１は、抵抗変化素子１０２の上部のみに形成しダミーホール１１１の上部には形成していないが、ダミーホール１１１の上部にも第２配線溝２１を形成しても構わない。
【０１１７】
そして、図８Ｂに示すように、第２配線溝２１を含む層間絶縁層９０上に半導体材料層６１と、第３電極材料層７１、さらに第２配線材料層２２を積層形成する。
【０１１８】
次に、図８Ｃに示すように、第２電極５０および層間絶縁層８０、９０の上に形成される半導体材料層６１と第３電極材料層７１、および第２配線材料層２２をＣＭＰにより除去することで、第２配線溝２１にダイオード素子１２０の半導体層６０と第３電極７０、および第２配線２５を埋め込み形成する。
【０１１９】
本実施形態では、半導体層６０として窒素不足型シリコン窒化物（ＳｉＮｚ、０＜ｚ≦０．８５）、第２電極５０としてＴａＮ、ＴｉＮまたはＷを用い、半導体層６０とそれを挟む第２電極５０および第３電極７０とによりＭＳＭダイオードを形成している。なお、このような半導体特性を有するＳｉＮｚ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。
【０１２０】
半導体特性を有するＳｉＮｚをＺ＝０．３でかつ１０ｎｍの厚みで作製した場合には、１．６Ｖの電圧印加で１×１０４Ａ／ｃｍ２の電流密度が得られ、０．８Ｖの電圧印加では１×１０３Ａ／ｃｍ２の電流密度が得られた。したがって、これらの電圧を基準として用いる場合には、オン／オフ比は１０となり、不揮発性半導体記憶装置のダイオード素子として充分使用可能であることが確認できた。
【０１２１】
また、第２配線２５には第１配線１０と同様の材料を用いることができる。
【０１２２】
本実施形態では、例えば、半導体材料層６１および第３電極材料層７１、第２配線層の膜厚をそれぞれ１６ｎｍおよび２０ｎｍ、４００ｎｍとしうる。
【０１２３】
以上により、本実施形態の製造方法による不揮発性半導体記憶装置を作製することができる。
【０１２４】
（第３実施形態）
第３実施形態の不揮発性半導体記憶装置は、第１実施形態および第２実施形態の少なくとも一方の不揮発性半導体記憶装置において、抵抗変化層が、第１抵抗変化層と、第２抵抗変化層とを備え、第１抵抗変化層と第２抵抗変化層とは同種の金属酸化物からなり、第１抵抗変化層の酸素含有率は第２抵抗変化層の酸素含有率よりも高い。
【０１２５】
第３実施形態の不揮発性半導体記憶装置の製造方法は、第１実施形態および第２実施形態の少なくとも一方の不揮発性半導体記憶装置の製造方法において、工程（Ｅ）が、第１抵抗変化層と、第２抵抗変化層とを形成する工程を含み、第１抵抗変化層と第２抵抗変化層とは同種の金属酸化物からなり、第１抵抗変化層の酸素含有率は第２抵抗変化層の酸素含有率よりも高い。
【０１２６】
同種の金属酸化物とは、金属酸化物を構成する金属の元素が同一であることを言う。
【０１２７】
[装置の構成]
図９Ａは、本発明の第３実施形態に係る不揮発性半導体記憶装置の構成の一例を示す平面図である。
【０１２８】
本実施形態は、第２実施形態に係る不揮発性半導体記憶装置において、抵抗変化層が複数の層で構成されている点を除けば、第２実施形態の不揮発性半導体記憶装置と同じ構成とすることができる。よって、第２実施形態と共通する部分については、同一の符号および名称を付して詳細な説明を省略する。
【０１２９】
図９Ｂは、図９ＡのＸ−Ｘ’の断面構成を矢印の方向に見た断面図である。
【０１３０】
図９Ａおよび図９Ｂに示すとおり、本実施形態における抵抗変化素子１０３において、抵抗変化層４０は、第１抵抗変化層４２と第２抵抗変化層４３とで構成されている。図９Ｂの例では、第１抵抗変化層４２が、第１電極３０の上面およびメモリセルホールの側面を覆うカップ状の形状を有する。また、図９Ｂの例では、第２抵抗変化層４３は、第１抵抗変化層４２がなすカップの内部に充填されている。
【０１３１】
第１抵抗変化層４２と第２抵抗変化層４３とは同種の金属酸化物からなり、第１抵抗変化層４２の酸素含有率は第２抵抗変化層４３の酸素含有率よりも高い。第１抵抗変化層４２は高抵抗層となり、第２抵抗変化層４３は低抵抗層となる。
【０１３２】
このような構成によれば、第１電極３０に接続し、酸素含有率の高い第１抵抗変化層４２をメモリセルホール１０１の底部に配置し、その上に酸素含有率の低い第２抵抗変化層４３を配置することで、第１抵抗変化層４２と第１電極３０との界面領域で確実に抵抗変化を起こさせることができる。その結果、抵抗変化層４０を抵抗変化（高抵抗化または低抵抗化）させるために印加すべき電気パルスの極性が一意に定まり、記憶装置としての安定な動作特性を得ることができる。
【０１３３】
抵抗変化動作は、抵抗変化層４０の電極近傍における酸化還元反応によって生じる。抵抗変化層４０と第１電極３０との界面近傍部分に酸化還元に寄与できる酸素が多い第１抵抗変化層４２を設けることで、安定的な抵抗変化動作が可能になる。なお、図において、第１抵抗変化層４２はメモリセルホール１０１の側壁にも形成されているが、少なくとも第１電極３０と接する部分（メモリセルホール１０１の底部）に形成されていればよい。
【０１３４】
以上のような、本実施形態の構成を採用することで、上述した第２実施形態と同様の動作を実現し、同様の作用効果を奏することができる。すなわち、抵抗変化素子の下部電極の膜厚ばらつきに伴うビット不良を解決し、クロスポイント型メモリアレイのメモリセルホールの底部に形成されるめっき膜の膜厚ばらつきを低減するとともに、メモリセルホールの微細化に際してもそのばらつきの増加を抑制することができる。また、各々の抵抗変化素子の上で、かつ第２配線下にダイオード素子を配置することにより、微細化や非選択素子からのリーク電流も抑制可能な、クロスポイント型でダイオード素子付きの不揮発性半導体記憶装置を実現することができる。
【０１３５】
さらに本実施形態では、抵抗変化層が第１抵抗変化層と第２抵抗変化層とで構成されているが、第１電極の厚みが均一化されることで、第１抵抗変化層および第２抵抗変化層の厚みも均一化される。よって、２層の抵抗変化層からなる抵抗変化素子をメモリセルホールに形成する場合において、初期抵抗、抵抗変化が生じる電圧および電流、および抵抗値の変化幅等といった素子の電気的特性のばらつきが抑制される。また、素子の信頼性(リテンションおよびエンデュランス)も向上する。
【０１３６】
［製造方法］
次に、図１０Ａ〜図１０Ｃ、図１１Ａ〜図１１Ｃ、及び図１２Ａ〜図１２Ｃを用いて、本実施形態１の不揮発性半導体記憶装置の製造方法を説明する。図１０、図１１、及び図１２の各図は、図９Ｂが形成されるまでの工程を説明する断面図である。
【０１３７】
図１０Ａおよび図１０Ｂの工程については、第２実施形態における図６Ａおよび図６Ｂの工程と同様であるので、詳細な説明を省略する。
【０１３８】
図１０Ｂの後、図１０Ｃに示すように、メモリセルホール１０１およびダミーホール１１１を含む層間絶縁層８０上に、第１抵抗変化層４２となる第１抵抗変化材料層４４を形成し、さらに第１抵抗変化材料層４４の上に第２抵抗変化層４３となる第２抵抗変化材料層４５を形成する。
【０１３９】
本実施形態では、第１抵抗変化材料層４４として、例えば、酸素不足型タンタル酸化物（ＴａＯｙ）をスパッタリング法により形成しうる。ＴａＯｙの好適な範囲としては、２．１≦ｙが好ましい。また、タンタル酸化物に代えてハフニウム酸化物やジルコニウム酸化物を用いても良い。ハフニウム酸化物をＨｆＯｙと表記したときには、１．８＜ｙ、ジルコニウム酸化物をＺｒＯｙと表記したときには、１．９＜ｙであることが好ましい。なお、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、ＴａＯｙ、ＨｆＯｙ、及びＺｒＯｙの化学式のｙの値を調整することができる。
【０１４０】
本実施形態では、第２抵抗変化材料層４５として、例えば、酸素不足型タンタル酸化物（ＴａＯｘ）をスパッタリング法により形成しうる。ＴａＯｘの好適な範囲としては、０．８≦ｘ≦１．９が好ましい。また、タンタル酸化物に代えてハフニウム酸化物やジルコニウム酸化物を用いても良い。ハフニウム酸化物をＨｆＯｘと表記したときには、０．９≦ｘ≦１．６、ジルコニウム酸化物をＺｒＯｘと表記したときには、０．９≦ｘ≦１．４であることが好ましい。なお、スパッタリング時のアルゴンガス流量に対する酸素ガス流量比を調整することにより、ＴａＯｘ、ＨｆＯｘ、及びＺｒＯｘの化学式のｘの値を調整することができる。第１抵抗変化材料層４４の厚みは、第２抵抗変化材料層４５の厚みより小さいことが好ましい。具体的には例えば、抵抗変化材料層を構成する遷移金属がＴａの場合は、第１抵抗変化材料層４４の厚みを、１ｎｍ以上８ｎｍ以下とし、第２抵抗変化材料層４５の厚みを、１０ｎｍ以上１００ｎｍ以下とするのが好ましい。また、抵抗変化材料層を構成する遷移金属がＨｆの場合は、第１抵抗変化材料層４４の厚みを、４ｎｍ以上５ｎｍ以下とし、第２抵抗変化材料層４５の厚みを、１０ｎｍ以上１００ｎｍ以下とするのが好ましい。また、抵抗変化材料層を構成する遷移金属がＺｒの場合は、第１抵抗変化材料層４４の厚みを、１ｎｍ以上５ｎｍ以下とし、第２抵抗変化材料層４５の厚みを、１０ｎｍ以上１００ｎｍ以下とするのが好ましい。
【０１４１】
なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。また、金属Ｔａ、Ｈｆ、あるいはＺｒ膜を形成した後、金属Ｔａ、Ｈｆ、あるいはＺｒ膜を酸化してＴａＯｘ、ＨｆＯｘ、あるいはＺｒＯｘを形成してもよい。金属Ｔａ、Ｈｆ、あるいはＺｒ膜を形成した後、金属Ｔａ、Ｈｆ、あるいはＺｒ膜を酸化してＴａＯｙ、ＨｆＯｙ、あるいはＺｒＯｙを形成してもよい。第１抵抗変化材料層４４の厚みと第２抵抗変化材料層４５の厚みの合計は、メモリセルホール１０１を埋設できる以上であれば良く、その後の表面部分の除去工程でのプロセスの容易性も考慮し、本実施形態では例えば、４００ｎｍとしうる。
【０１４２】
次に、図１１Ａに示すように、ＣＭＰプロセスを用いて層間絶縁層８０上の第１抵抗変化材料層４４および第２抵抗変化材料層４５を除去してメモリセルホール１０１およびダミーホール１１１の中にのみ第１抵抗変化材料層４４および第２抵抗変化材料層４５が残るようにする。なお、このように層間絶縁層８０上の抵抗変化材料層を除去する方法としては、ＣＭＰの代わりにエッチバックプロセスを用いてもよい。
【０１４３】
その後、図１１Ｂに示すように、さらにオーバーポリッシュを行うことで、メモリセルホール１０１およびダミーホール１１１中の第１抵抗変化材料層４４および第２抵抗変化材料層４５の表層側の一部を除去する。これにより、メモリセルホール１０１およびダミーホール１１１の中に第１抵抗変化層４２および第２抵抗変化層４３を形成する。なお、このように抵抗変化材料層の表層側の一部を除去する方法としては、オーバーポリッシュだけでなくエッチバックする方法でもよい。本実施形態では、オーバーポリッシュによる第１抵抗変化層４２および第２抵抗変化層４３の表層の除去膜厚はおおよそ３０ｎｍとしうる。
【０１４４】
スパッタ法では、化学量論的組成以上に酸素を含有させることは困難であるが、プラズマ酸化処理を行うと、酸素がタンタル酸化物の粒界、欠陥などに注入され、より高い酸素含有率を有する遷移金属酸化物層を形成することができるので、リーク電流の抑制に効果がある。また、タンタル酸化物ターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いてもよい。
【０１４５】
次に、図１１Ｃに示すように、層間絶縁層８０およびメモリセルホール１０１およびダミーホール１１１の内部に露出した第１抵抗変化層４２および第２抵抗変化層４３の上に、抵抗変化素子１０３の第２電極５０となる第２電極材料層５１を形成する。本実施形態においては、例えば、第２電極材料層５１としてＴａＮ、ＴｉＮまたはＷをスパッタリングにより１００ｎｍ形成しうる。
【０１４６】
図１２Ａ〜図１２Ｃの工程については、第２実施形態における図８Ａ〜図８Ｃの工程と同様であるので、詳細な説明を省略する。
【０１４７】
以上により、本実施形態の製造方法による不揮発性半導体記憶装置を作製することができる。
【０１４８】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１４９】
本発明の不揮発性半導体記憶装置は、微細化かつ大容量化が可能なクロスポイント構造をもち、また、従来の製造方法では困難であった微細化に対する製造上のばらつき問題を解決できる。さらに、高速の動作が可能で、しかも安定した書き込みおよび読み出し特性を有しており、デジタル家電、メモリカード、携帯型電話機およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性半導体記憶装置として有用である。
【符号の説明】
【０１５０】
１  基板
１０  第１配線
２０  第２配線
２１  第２配線溝
２２  第２配線材料層
２５  第２配線
３０  第１電極
４０  抵抗変化層
４１  抵抗変化材料層
４２  第１抵抗変化層
４３  第２抵抗変化層
４４  第１抵抗変化材料層
４５  第２抵抗変化材料層
５０  第２電極
５１  第２電極材料層
６０  半導体層
６１  半導体材料層
７０  第３電極
７１  第３電極材料層
８０  層間絶縁層
９０  層間絶縁層
１００  抵抗変化素子
１０１  メモリセルホール
１０２  抵抗変化素子
１０３  抵抗変化素子
１１１  ダミーホール
１２０  ダイオード素子
２００  領域
２１０  導電線
２１５  導電線
２２０  電極
２２５  ＣＭＯメモリ層
２３０  電極
２３５  金属層
２４０  絶縁層
２４５  金属層
３１６  第１の層間絶縁層
３１８  下層Ｃｕ配線
３１９  第２の層間絶縁層
３２０  配線溝
３２６  メモリセルホール
３３０  貴金属電極層
３３１  抵抗変化層
３３１ａ  抵抗変化材料層
３３２  中間電極
３３２ａ  中間電極材料層
３３３  抵抗変化素子（記憶部）
３３４  半導体層
３３４ａ  半導体材料層
３３５  上部電極
３３５ａ  上部電極材料層
３３６  ダイオード素子（第１ダイオード素子）
３３７  第３の層間絶縁層
３３８  上層Ｃｕ配線（第１上層Ｃｕ配線）
３３８ａ  上層Ｃｕ配線材料層
３３９  上層Ｃｕ配線溝
【図１】
2012005003.tif 000003
【図２Ａ】
2012005003.tif 000004
【図２Ｂ】
2012005003.tif 000005
【図３Ａ】
2012005003.tif 000006
【図３Ｂ】
2012005003.tif 000007
【図３Ｃ】
2012005003.tif 000008
【図４Ａ】
2012005003.tif 000009
【図４Ｂ】
2012005003.tif 000010
【図４Ｃ】
2012005003.tif 000011
【図５Ａ】
2012005003.tif 000012
【図５Ｂ】
2012005003.tif 000013
【図６Ａ】
2012005003.tif 000014
【図６Ｂ】
2012005003.tif 000015
【図６Ｃ】
2012005003.tif 000016
【図７Ａ】
2012005003.tif 000017
【図７Ｂ】
2012005003.tif 000018
【図７Ｃ】
2012005003.tif 000019
【図８Ａ】
2012005003.tif 000020
【図８Ｂ】
2012005003.tif 000021
【図８Ｃ】
2012005003.tif 000022
【図９Ａ】
2012005003.tif 000023
【図９Ｂ】
2012005003.tif 000024
【図１０Ａ】
2012005003.tif 000025
【図１０Ｂ】
2012005003.tif 000026
【図１０Ｃ】
2012005003.tif 000027
【図１１Ａ】
2012005003.tif 000028
【図１１Ｂ】
2012005003.tif 000029
【図１１Ｃ】
2012005003.tif 000030
【図１２Ａ】
2012005003.tif 000031
【図１２Ｂ】
2012005003.tif 000032
【図１２Ｃ】
2012005003.tif 000033
【図１３】
2012005003.tif 000034
【図１４Ａ】
2012005003.tif 000035
【図１４Ｂ】
2012005003.tif 000036
【図１４Ｃ】
2012005003.tif 000037
【図１４Ｄ】
2012005003.tif 000038
【図１５Ａ】
2012005003.tif 000039
【図１５Ｂ】
2012005003.tif 000040
【図１５Ｃ】
2012005003.tif 000041
【図１６Ａ】
2012005003.tif 000042
【図１６Ｂ】
2012005003.tif 000043
【図１６Ｃ】
2012005003.tif 000044
【図１７Ａ】
2012005003.tif 000045
【図１７Ｂ】
2012005003.tif 000046
【図１７Ｃ】
2012005003.tif 000047
【図１８】
2012005003.tif 000048
【図１９】
2012005003.tif 000049
【図２０】
2012005003.tif 000050
【手続補正書】
【提出日】平成24年2月21日(2012.2.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
前記第１配線と前記第１電極との間にシード層を有し、前記シード層がパラジウムとニッケルの積層構成、パラジウムとニッケル−リン合金の積層構成およびパラジウムとニッケル−ホウ素合金の積層構成のいずれか少なくとも一つを含み、かつ前記第１電極が白金およびパラジウムの少なくとも一方を含む、請求項１から６のいずれかに記載の不揮発性半導体記憶装置。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１１
【補正方法】変更
【補正の内容】
【請求項１１】
基板上にストライプ形状の複数の第１配線を形成する工程（Ａ）と、
前記複数の第１配線を含む前記基板上に層間絶縁層を形成する工程（Ｂ）と、
前記層間絶縁層内でかつ前記複数の第１配線の各々の上に、前記複数の第１配線の表面に達する複数のメモリセルホールおよび前記メモリセルホールよりも下側開口部の面積が大きい少なくとも１つのダミーホールを形成する工程（Ｃ）と、
前記メモリセルホールおよび前記ダミーホールの下側開口部に露出した前記複数の第１配線の上に無電解選択成長めっき法を用いて第１電極の材料を堆積させて前記メモリホールの内部に第１電極を形成する工程（Ｄ）と、
前記複数のメモリセルホール内において前記第１電極の上に抵抗変化層を埋め込み形成する工程（Ｅ）と、
前記層間絶縁層上および前記埋め込み形成された前記抵抗変化層の上に、前記複数の第１配線と交差する方向にストライプ形状の複数の第２配線を形成する工程（Ｆ）と、
を含む、不揮発性半導体記憶装置の製造方法。
【国際調査報告】
2012005003.tif 000051
2012005003.tif 000052
2012005003.tif 000053
2012005003.tif 000054