(57)【要約】  固体撮像装置の画素（１１）が、基板上に形成された第１導電型の第１半導体層（１）と、第１半導体層上の第２導電型の第２半導体層（２）と、第２半導体層２の上部側面領域に形成された第１導電型の第３半導体層（５ａ，５ｂ）と、第３半導体層（５ａ，５ｂ）の外側面領域に形成された第２導電型の第４半導体層（６ａ，６ｂ）と、第２半導体層２の下部側面領域に絶縁膜（３ａ，３ｂ）を介して形成されたゲート導体層（４ａ，４ｂ）と、第２半導体層（２）と第３半導体層（５ａ，５ｂ）との上面に形成された第２導電型の第５半導体層（７）とを備え、第５半導体層（７）と第４半導体層（６ａ，６ｂ）とが接続されており、少なくとも第３半導体層（５ａ，５ｂ）と第２半導体層（２）の上部領域と第４半導体層（６ａ，６ｂ）と第５半導体層（７）とは島状形状内に形成されている。
2011111662.tif 000002
【特許請求の範囲】
【請求項１】
１個または複数の画素を有する固体撮像装置であって、
前記画素が、
基板上に形成された第１の半導体層と、
該第１の半導体層上に形成された第２の半導体層と、
前記第２の半導体層の下部の側面に形成された第１の絶縁膜と、
前記第１の絶縁膜を介して前記第２の半導体層の下部の側面に形成されたゲート導体層と、
前記第２の半導体層の上部の側面に形成された第３の半導体層と、
前記第２の半導体層の側面と対向していない前記第３の半導体層の側面に形成された第４の半導体層と、
前記第２の半導体層と前記第３の半導体層の上部とに形成され、且つ、前記第４の半導体層と電気的に接続された、第５の半導体層と、
からなり、
少なくとも、前記第３の半導体層と、前記第２の半導体層のうち該第３の半導体層が形成された上部領域と、前記第４の半導体層と、前記第５の半導体層とが、島状形状内に形成され、
前記第２の半導体層と前記第３の半導体層とはダイオードを形成し、
前記ダイオードはゲートとして機能し、且つ、前記第１の半導体層と前記第５の半導体層との間の前記第２の半導体層がチャネルとして機能することで接合トランジスタが形成され、
前記第１の半導体層と前記第３の半導体層の間にある第２の半導体層はチャネルとして機能し、且つ、前記ゲート導体層はゲートとして機能することでＭＯＳトランジスタが形成され、
前記ダイオードに電磁エネルギー波の照射により発生した信号電荷を蓄積し、
前記ダイオードに蓄積された信号電荷量に応じて変化する、前記接合トランジスタに流れる電流が信号として検知され、
前記ダイオードに蓄積された信号電荷が、前記ＭＯＳトランジスタのチャネルを通じて、前記第１の半導体層に除去され、
前記第４の半導体層と前記第５の半導体層との電圧が同一の電圧であることを特徴とする、固体撮像装置。
【請求項２】
前記第２の半導体層は、前記第１の半導体層と反対導電型又は実質的に真正型であり、
前記第３の半導体層は、前記第１の半導体層と同じ導電型であり、
前記第４の半導体層は、前記第１の半導体層と反対導電型であり、
前記第５の半導体層は、前記第１の半導体層と反対導電型であり、
前記第４の半導体層と前記第５の半導体層とが接続されている、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
遮光性の導電性材料から構成され、前記島状形状内に形成された前記第３の半導体層と前記第２の半導体層の前記上部領域と前記第４の半導体層とを囲むように、前記第４の半導体層の側面領域に第１の絶縁膜を介して形成された第１の導体層をさらに備え、
該第１の導体層は、前記第５の半導体層に接続されている、ことを特徴とする請求項１または２に記載の固体撮像装置。
【請求項４】
前記第１の導体層と前記ゲート導体層との間に隙間を有し、
隣接する前記画素の前記第１の導体層同士を、該画素間の隙間であって前記第１の導体層と前記ゲート導体層との隙間の近傍で接続し、かつ遮光性の導電性材料から構成される第１の配線導体層をさらに備える、ことを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記ゲート導体層を覆って形成された第２の絶縁膜をさらに備え、
前記第１の導体層が、該第２の絶縁膜を介して、少なくとも前記ゲート導体層の一部とオーバーラップするように形成されている、ことを特徴とする請求項３または４に記載の固体撮像装置。
【請求項６】
前記第１の導体層と前記ゲート導体層との間に隙間を有し、
隣接する前記画素の前記ゲート導体層同士を、該画素間の隙間であって前記第１の導体層と前記ゲート導体層との隙間の近傍で接続し、かつ遮光性の導電性材料から構成される第２の配線導体層をさらに備える、ことを特徴とする請求項３に記載の固体撮像装置。
【請求項７】
隣接する前記画素の前記第１の導体層間、隣接する前記画素の前記ゲート導体層間、または隣接する前記画素の前記第１の導体層間および該隣接する画素の前記ゲート導体層間に埋め込まれ、かつ遮光性の導電性材料から構成される第２の導体層をさらに備える、ことを特徴とする請求項３に記載の固体撮像装置。
【請求項８】
前記ゲート導体層が、遮光性の導電性材料から構成され、前記島状形状内に形成された前記第３の半導体層と前記第２の半導体層の上部領域と前記第４の半導体層とを囲むように、前記第１の絶縁膜を介して前記第４の半導体層の側面領域に延在している、ことを特徴とする請求項１または２に記載の固体撮像装置。
【請求項９】
電磁エネルギー波の照射量に応じて前記第３の半導体層と該第３の半導体層近傍の前記第２の半導体層とに信号電荷を蓄積させる手段と、
前記第５の半導体層と前記第１の半導体層近傍の前記第２の半導体層との間に流れる電流を測定することにより、前記蓄積された信号電荷の量を測定し信号を読み出す信号読み出し手段と、
前記ゲート導体層にオン電圧を印加して前記第１の半導体層と前記第３の半導体層との間の前記第２の半導体層を含む領域にチャネルを形成することにより、前記第３の半導体層に蓄積された信号電荷を前記第１の半導体層に流して除去するリセット手段と、
を備え、
前記信号読み出し手段は、前記第１の半導体層の電位、前記第５の半導体層の電位、前記第３の半導体層と該第３の半導体層近傍の前記第２の半導体層とに信号電荷が蓄積されていないときの該第３の半導体層内の最も深い電位、の順番に深くなるように電位関係を設定し、
前記リセット手段は、前記第５の半導体層の電位、前記第３の半導体層と該第３の半導体層近傍の前記第２の半導体層とに信号電荷が蓄積されていないときの該第３の半導体層内の最も深い電位、前記ゲート導体層にオン電圧が印加されたときの前記第１の半導体層と前記第３の半導体層との間の前記第２の半導体層を含む領域のチャネル電位、前記第１の半導体層の電位、の順番に深くなるように電位関係を設定する、ことを特徴とする請求項１乃至８のいずれか１項に記載の固体撮像装置。
【請求項１０】
前記信号読み出し手段が設定した前記電位関係において、前記第３の半導体層と該第３の半導体層近傍の前記第２の半導体層とに信号電荷が蓄積されていないときは、前記第２の半導体層のうち前記第３の半導体層が形成された前記上部領域に形成された空乏層が、該第２の半導体層の該上部領域を占有せしめ、
前記信号読み出し手段が設定した前記電位関係において、前記第３の半導体層と該第３の半導体層近傍の前記第２の半導体層とに信号電荷が蓄積されているときは、該蓄積された信号電荷の量に応じて、前記空乏層の厚さが変化する、ことを特徴とする請求項９に記載の固体撮像装置。
【請求項１１】
前記画素を駆動し前記画素から信号を取り出す画素駆動出力手段を備え、
前記画素駆動出力手段は、複数のＳｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒから構成されることを特徴にする請求項１に記載の固体撮像素子。
【請求項１２】
前記画素を駆動し前記画素から信号を取り出す画素駆動出力手段を備え、
前記画素駆動出力手段は、複数のＳｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒから構成され、
前記Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒは、それぞれ、ゲート導体層を備え、
前記複数のＳｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒのゲート導体層と１個または複数の前記画素の前記第１の導体層とは、同じ高さに形成されていることを特徴とする請求項３に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特に、低残像化、低暗電流化、低ノイズ化、低混色化および高画素密度化を図った固体撮像装置に関する。 
【背景技術】
【０００２】
現在、ＣＣＤおよびＣＭＯＳ固体撮像装置は、各種ビデオカメラ、スチールカメラ等に広く用いられている。そして、固体撮像装置の高解像度化および高感度化に関する性能向上が常に求められている。固体撮像装置の高解像度化を実現するために、画素高密度化による技術革新が行われてきた。また、固体撮像装置の高感度化を実現するために、低ノイズ化による技術革新が行われてきた。 【０００３】
従来の固体撮像装置の一例が非特許文献１に開示されている。非特許文献１に開示されている従来のＣＭＯＳ固体撮像装置を図２４（ａ）に示す。図２４（ａ）はＣＭＯＳ固体撮像装置の１画素構成図である。このＣＭＯＳ固体撮像装置は、ＰＮフォトダイオードＰＤと、ＰＮフォトダイオードＰＤに繋がった転送ゲートＴＧと、転送ゲートＴＧ電極下のチャネル２０に繋がった浮遊ダイオードＦＤと、増幅ＭＯＳトランジスタ２１と、増幅ＭＯＳトランジスタ２１に接続された第１の画素選択ＭＯＳトランジスタ２２と、リセットＭＯＳトランジスタ２３と、転送ゲートＴＧに接続された第２の画素選択ＭＯＳトランジスタ２４から構成される。ＰＮフォトダイオードＰＤは、フォトダイオードＮ層２７の表面にフォトダイオード表面Ｐ＋層１９を有し、フォトダイオード表面Ｐ＋層１９は、チャネルストッパＰ＋層１８に接続されている。また、増幅ＭＯＳトランジスタ２１は、浮遊ダイオードＦＤに接続されたゲートＡＧを有する。また、リセットＭＯＳトランジスタ２３は、浮遊ダイオードＦＤに接続されたリセットゲートＲＧ（ｎ）とリセットドレインＲＤダイオードを有する。第１および第２の画素選択ＭＯＳトランジスタ２２，２４のゲートは、列選択線ＲＬ（ｍ）に繋がった列走査回路に接続されている。第２の画素選択ＭＯＳトランジスタ２４のソースに繋がった行選択線ＣＬ（ｎ）とリセットＭＯＳトランジスタ２３のゲートＲＧ（ｎ）は、行走査回路に接続されている。また、リセットＭＯＳトランジスタ２３のリセットドレインＲＤと増幅ＭＯＳトランジスタ２１のドレインは、電圧Ｖｄｄの電源線に接続されている。そして、第１の画素選択ＭＯＳトランジスタ２２のソースは、信号線２５に接続されている。 【０００４】
光照射により発生した信号電荷（この場合は電子）はＰＮフォトダイオードＰＤに蓄積される。この蓄積された信号電荷は、転送ゲートＴＧにオン電圧が印加されることにより浮遊ダイオードＦＤに転送される。これにより、浮遊ダイオードＦＤの電位が信号電荷量に応じて変化する。同時に、浮遊ダイオードＦＤに繋がった増幅ＭＯＳトランジスタ２１のゲート電圧がこの信号電荷量に応じて変化する。第１の画素選択ＭＯＳトランジスタ２２のゲートにオン電圧が印加されると、信号電荷の量に応じて変化した増幅ＭＯＳトランジスタ２１のゲート電圧に応じた信号電流が信号線２５に流れる。この電流が出力として読み出される。 【０００５】
図２４（ｂ）に転送ゲートＴＧにオン電圧が印加されてフォトダイオードＰＤに蓄積されていた信号電荷が浮遊ダイオードＦＤに転送されるときの、図２４（ａ）における切断線Ａ―Ａに沿った電位分布を示す。なお、図２４（ｂ）では区別のため、信号電荷２６ａ，２６ｂおよび電荷２６ｃをハッチングで示す。フォトダイオードＰＤに蓄積された信号電荷２６ａは浮遊ダイオードＦＤに移される。浮遊ダイオードＦＤから転送された信号電荷２６ｂは増幅ＭＯＳトランジスタ２１のゲート電圧を変調する。ここで、信号電荷がないときのフォトダイオードＰＤの最も深い電位Φｍｐと転送ゲートＴＧにオン電圧が印加されているときのチャネル２０の電位Φｔｇと信号電荷が転送されていないときの浮遊ダイオードＦＤの電位Φｆｇとの関係が、Φｆｇが最も深く、続いてΦｔｇが深く、Φｍｐが最も浅くなっている。この画素では信号電荷は電子であるので、Φｆｇ＞Φｔｇ＞Φｍｐの関係になっている。そして、チャネルストッパＰ＋層１８の電位は０Ｖである。この電位分布関係によりフォトダイオードＰＤの信号電荷のほとんどが浮遊ダイオードＦＤに転送される。これにより、動く被写体を撮像したときの尾引き残像を防止することができる。さらに、このような構成により、感度低下の原因となるｋＴＣノイズ発生も抑えることができる。浮遊ダイオードＦＤにある信号電荷２６ｂは、リセットゲートＲＧ（ｎ）に電圧を印加してリセットドレインＲＤに除去される。この場合、浮遊ダイオードＦＤには、所定の電荷２６ｃが残存している。 【０００６】
このフォトダイオードＰＤから浮遊ダイオードＦＤへの信号電荷の完全転送は、０Ｖが印加されているチャネルストッパＰ＋層１８に、フォトダイオードＰＤのＮ層２７表面に設けられたＰ＋層（以下、フォトダイオード表面Ｐ＋層）１９が接続されて、フォトダイオード表面Ｐ＋層１９の電位が０Ｖに固定（ピンニング）されていることにより可能となっている。図２４（ｃ）に、図２４（ａ）の切断線Ｂ−Ｂに沿ったＳｉＯ２膜、フォトダイオード表面Ｐ＋層１９、フォトダイオードＮ層２７、フォトダイオードＰ層２８の電位分布を示す。なお、図２４（ｃ）では区別のため、信号電荷２６ｄをハッチングで示す。信号電荷がないときのフォトダイオードＰＤにおける最も深い電位ΦｍｐはフォトダイオードＮ層２７内にある。このため信号電荷２６ｄは電位固定されたフォトダイオード表面Ｐ＋層１９より内側のフォトダイオードＮ層２７、フォトダイオードＰ層２８側に存在する。フォトダイオード表面Ｐ＋層１９にはホール２９が蓄積されており、ホール２９はＳｉＯ２−Ｓｉ界面準位より熱的に励起される電子と再結合して、信号電荷２６ｄへの混入を防止している。これにより、暗電流の発生が抑制される。 【０００７】
他の固体撮像装置として、図２５に示すように、１つの島状半導体３０に１画素を構成するものがある（例えば、特許文献１を参照）。この画素においては、基板上に信号線Ｎ＋層３１が形成されている。また、信号線Ｎ＋層３１に繋がった島状半導体３０の外周部にＰ形半導体層３２、絶縁膜３３ａ，３３ｂ、ゲート導体層３４ａ，３４ｂよりなるＭＯＳトランジスタが形成されている。さらに、このＭＯＳトランジスタに繋がって、光照射による発生電荷を蓄積するフォトダイオードが島状半導体３０の外周部に形成されている。このフォトダイオードは、Ｎ形半導体層３５ａ，３５ｂとＰ形半導体層３２とから構成される。このフォトダイオードで囲まれたＰ形半導体層３２をチャネルとし、このフォトダイオードをゲートとし、フォトダイオード上に形成され画素選択線３７ａ，３７ｂに繋がったＰ＋層３６と信号線Ｎ＋層３１近傍のＰ形半導体層３２をソースとドレインにした増幅接合トランジスタが形成されている。 【０００８】
この固体撮像装置の基本動作は、光照射により形成された信号電荷（この場合は電子）をフォトダイオードに蓄積する信号電荷蓄積動作と、信号線Ｎ＋層３１近傍のＰ形半導体３２とＰ＋層３６との間に流れるソース・ドレイン電流を前述の蓄積信号電荷に応じたフォトダイオード電圧によるゲート電圧により変調し、これを信号電流として読み出す信号読み出し動作と、この信号読み出し動作後、フォトダイオードに蓄積されている信号電荷をＭＯＳトランジスタのゲート導体層３４ａ，３４ｂにオン電圧を印加して信号線Ｎ＋層３１に除去するリセット動作よりなる。 
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】国際公開第２００９／０３４６２３号
【非特許文献】
【００１０】
【非特許文献１】K.Yonemoto, H.Sumi, R.Suzuki, T.Ueno,: "A CMOS Image Sensor with a Simple FPN-Reduction Technology and a Hole Accumulated Diode", 2000 International Solid-State Circuits Conference, Digest Papers, MP6.1 (2000)
【非特許文献２】H.Takato, K.Sunouchi, N.Okabe, A.Nitayama, K.Hieda, F.Horiguchi, F.Masuoka: "Impact of Surrounding Gate Transistor(SGT) for Ultra-High-Density LSI's", IEEE Transactions on Electron devices, Vol.38, No.3, pp.573-578 (1991)
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図２４（ａ）に示されるＣＭＯＳ固体撮像装置においては、０Ｖに電位固定されたチャネルストッパＰ＋層１８に繋がったフォトダイオードＰＤ表面Ｐ＋層１９が無ければ、フォトダイオードＰＤを直接、増幅ＭＯＳトランジスタ２１のゲートＡＧに接続することができる。これにより、フォトダイオードＰＤに蓄積した信号電荷量に応じて増幅用ＭＯＳトランジスタ２１のゲートＡＧの電圧を直接、変化させることができ、撮像動作が可能になる。しかしながら、このような構成では、前述のように残像、ｋＴＣノイズ、および暗電流が増加する恐れがある。これに対し、フォトダイオードＰＤ表面Ｐ＋層１９を設けると、フォトダイオードＰＤ上部よりコンタクトホールを空けて金属配線によりフォトダイオードＰＤを増幅ＭＯＳトランジスタ２１のゲートＡＧに繋げることが出来ない。このために、新たに転送ゲートＴＧと浮遊ダイオードＦＤが必要になっている。このような新たな領域の付加は画素高密度化を損なう原因になっている。 【００１２】
また、図２５に示した固体撮像装置では、図２４（ａ）に示すようなチャネルストッパＰ＋層１８はなく、島状半導体３０間の絶縁層(または空気層)３８ａ，３８ｂにより画素間が分離されている。そのため、この固体撮像装置は、図２４（ａ）に示される固体撮像装置と異なり、Ｎ形半導体層３５ａ，３５ｂの表面に、０Ｖに固定（ピンニング）されたＰ＋層を有していない。このため、この固体撮像装置は、前述の残像、ｋＴＣノイズおよび暗電流ノイズが高いという問題を持っている。これに対し、例えばＰ＋層３６とＮ形半導体層３５ａ，３５ｂとの間に、０Ｖの外部配線に繋がったグランドＰ＋層と、このグランドＰ＋層に繋がった、Ｎ形半導体層３５ａ，３５ｂ上のＰ＋層と、グランド配線と、グランド配線とグランドＰ＋層とを繋ぐコンタクトホールとを設けると、画素構造を複雑にさせ、製造工程が増えることによって画素高密度化を損なう問題がある。 【００１３】
また、上述したような構造の固体撮像装置においては、画像３０に斜め方向に入った入射光３９ａの一部は、図２５において破線で示すように、隣接画素への漏洩光３９ｂとなり、隣接画素で信号電荷を発生する。このため、白黒固体撮像装置における解像度の低下、そしてカラー固体撮像装置での混色を生じる。解像度低下、特にカラー撮像における混色は、大きな画質低下を生じる問題もある。 【００１４】
本発明は、上記の事情を鑑みてなされたものであり、低残像、低暗電流、低ノイズおよび高画素密度の固体撮像装置を実現することを目的とする。また、本発明は、解像度低下およびカラー撮像における混色を抑制した固体撮像装置を実現することを他の目的とする。 
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明の固体撮像装置は、１個または複数の画素を有する固体撮像装置であって、前記画素が、基板上に形成された第１の半導体層と、該第１の半導体層上に形成された第２の半導体層と、前記第２の半導体層の下部の側面に形成された第１の絶縁膜と、前記第１の絶縁膜を介して前記第２の半導体層の下部の側面に形成されたゲート導体層と、前記第２の半導体層の上部の側面に形成された第３の半導体層と、前記第２の半導体層の側面と対向していない前記第３の半導体層の側面に形成された第４の半導体層と、前記第２の半導体層と前記第３の半導体層の上部とに形成され、且つ、前記第４の半導体層と電気的に接続された、第５の半導体層と、からなり、少なくとも、前記第３の半導体層と、前記第２の半導体層のうち該第３の半導体層が形成された上部領域と、前記第４の半導体層と、前記第５の半導体層とが、島状形状内に形成され、前記第２の半導体層と前記第３の半導体層とはダイオードを形成し、前記ダイオードはゲートとして機能し、且つ、前記第１の半導体層と前記第５の半導体層との間の前記第２の半導体層がチャネルとして機能することで接合トランジスタが形成され、前記第１の半導体層と前記第３の半導体層の間にある第２の半導体層はチャネルとして機能し、且つ、前記ゲート導体層はゲートとして機能することでＭＯＳトランジスタが形成され、前記ダイオードに電磁エネルギー波の照射により発生した信号電荷を蓄積し、前記ダイオードに蓄積された信号電荷量に応じて変化する、前記接合トランジスタに流れる電流が信号として検知され、前記ダイオードに蓄積された信号電荷が、前記ＭＯＳトランジスタのチャネルを通じて、前記第１の半導体層に除去され、前記第４の半導体層と前記第５の半導体層との電圧が同一の電圧であることを特徴とする。 【００１６】
好ましくは、本発明の固体撮像装置は、遮光性の導電性材料から構成され、前記島状形状内に形成された前記第３の半導体層と前記第２の半導体層の前記上部領域と前記第４の半導体層とを囲むように前記第４の半導体層の側面領域に第１の絶縁膜を介して形成された第１の導体層をさらに備え、該第１の導体層は、前記第５の半導体層に接続されていてもよい。 
【発明の効果】
【００１７】
本発明によれば、低残像、低暗電流、低ノイズおよび高画素密度の固体撮像装置を提供することができる。 【００１８】
また、島状形状内に形成された半導体層の外周部を囲むように遮光性の層を備えることにより、混色および解像度低下を抑制することができる。 
【図面の簡単な説明】
【００１９】
【図１Ａ】本発明の第１の実施形態に係る固体撮像装置の画素構造図である。
【図１Ｂ】本発明の第１の実施形態の変形例に係る固体撮像装置の画素構造図である。
【図２】第１の実施形態に係る固体撮像装置の回路構成図である。
【図３】第１の実施形態を説明するための画素構造図と電位分布図である。
【図４】第１の実施形態を説明するための画素構造図と電位分布図である。
【図５】本発明の第２の実施形態を説明するための画素構造図である。
【図６】本発明の第３の実施形態に係る固体撮像装置の画素構造図である。
【図７】本発明の第４の実施形態に係る固体撮像装置の画素構造図である。
【図８】本発明の第５の実施形態に係る固体撮像装置の画素構造図である。
【図９】本発明の第６の実施形態に係る固体撮像装置の画素構造図である。
【図１０】本発明の第７の実施形態に係る固体撮像装置の画素構造図である。
【図１１】本発明の第８の実施形態に係る固体撮像装置の画素構造図である。
【図１２】本発明の第９の実施形態に係る固体撮像装置の画素構造図である。
【図１３】第９の実施形態に係る固体撮像装置の製造方法を説明するための図である。
【図１４】第９の実施形態に係る固体撮像装置の製造方法を説明するための図である。
【図１５】第９の実施形態に係る固体撮像装置の製造方法を説明するための図である。
【図１６】第９の実施形態に係る固体撮像装置の製造方法を説明するための図である。
【図１７】第９の実施形態に係る固体撮像装置の製造方法を説明するための図である。
【図１８】第９の実施形態に係る固体撮像装置の製造方法を説明するための図である。
【図１９】第９の実施形態に係る固体撮像装置の製造方法を説明するための図である。
【図２０】第９の実施形態に係る固体撮像装置の製造方法を説明するための図である。
【図２１】第９の実施形態に係る固体撮像装置の製造方法を説明するための図である。
【図２２】本発明の第１０の実施形態に係る固体撮像装置の断面図である。
【図２３】本発明の第１１の実施形態に係る固体撮像装置の断面図である。
【図２４】第１の従来の固体撮像装置およびその動作を説明するための画素構成図と電位分布図である。
【図２５】第２の従来の固体撮像装置を説明するための画素構造図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を図１Ａ〜図２３を参照しながら説明する。 
【００２１】
（第１の実施形態） 
以下、図１Ａ〜図４を参照しながら、本発明の第１の実施形態に係る固体撮像装置１００について説明する。 
図１Ａに第１の実施形態に係る固体撮像装置１００の画素構造を示す。各画素１１には、基板上に第１の走査方向に繋がる配線ＸＬに接続された第１の半導体層Ｎ＋層１が形成されている。第１の半導体層Ｎ＋層１上には、反対導電型の第２の半導体層Ｐ層２と絶縁膜３ａ，３ｂとゲート導体層４ａ，４ｂとから構成されるＭＯＳトランジスタ１１１が形成され、ＭＯＳトランジスタ１１１に繋がって第２の半導体層Ｐ層２と第３の半導体層Ｎ層５ａ，５ｂとから構成されるフォトダイオード１１２が形成されている。また、フォトダイオード１１２表面に第４の半導体層Ｐ＋層６ａ，６ｂが設けられ、第４の半導体層Ｐ＋層６ａ，６ｂと繋がる第５の半導体層Ｐ＋層７が形成されている。第５の半導体層Ｐ＋層７は、第１の走査方向と直交した方向に延びる配線ＹＬに接続されている。また、少なくともフォトダイオード１１２が形成される領域（第２の半導体層Ｐ層２のうち第３の半導体層Ｎ層５ａ，５ｂが配置されている上部領域および第３の半導体層Ｎ層５ａ，５ｂ）と第４の半導体層Ｐ＋層６ａ，６ｂと第５の半導体層Ｐ＋層７とが島状形状内に形成されている。なお、本実施形態においては、配線ＸＬは信号線であり、配線ＹＬは画素選択線であるが、配線ＸＬが画素選択線で、配線ＹＬが信号線であってもよい。 
【００２２】
第１の実施形態において、第２の半導体層は、Ｐ型導電型半導体からなるＰ層２であるが、図１Ｂに示すように、Ｐ層２の代わりに、真正型の半導体層からなるｉ層２ｉであってもよい。真正型の半導体とは、実質的に一種の元素からなる半導体である。真正型の半導体は、不純物が混入しないように製造されるが、実際には不可避的に極微量の不純物を含む。ｉ層２ｉを構成する真正型の半導体層は、固体撮像装置１００としての機能を阻害しない程度であれば、微量のアクセプタ或いはドナー不純物を含んでいても構わない。こうした構成によれば、第３の半導体Ｎ層５ａ，５ｂと第２の半導体層ｉ層２ｉによりフォトダイオードが形成され、そして第５の半導体層Ｐ＋層７と信号線Ｎ＋層１との間に十分な電圧が印加されると、前記第５の半導体層Ｐ＋層７の正孔（ホール）は、第２の半導体層ｉ層２ｉの内部に生じた電位勾配によって、信号線Ｎ＋層１に向かって流れる。このようにして、第２の半導体層ｉ層２ｉは、図１Ａにおける第２の半導体層Ｐ層２と同様に接合トランジスタのチャネルとして機能する。
【００２３】
図２に本実施形態に係る固体撮像装置１００の回路構成の一例を示す。固体撮像装置１００は、２次元のマトリクス状に配列された複数の画素１１ａ〜１１ｄと、垂直走査回路２０１と、水平走査回路２０２と、リセット回路２０３と、画素選択線ＹＬ１，ＹＬ２と、信号線ＸＬ１，ＸＬ２と、リセット線ＲＳＬと、信号線ＭＯＳトランジスタＴｒ１，Ｔｒ２と、相関二重サンプリング（ＣＤＳ）出力回路２０４と、を主に備えている。本実施形態においては、画素が２行２列に配列された場合について説明するが、本発明に係る固体撮像装置は、これに限定されるものではない。 
【００２４】
図２に示すように、各画素１１ａ〜１１ｄに画素選択信号を入力する垂直走査回路２０１が、画素選択線ＹＬ１，ＹＬ２を介して行毎に各画素１１ａ〜１１ｄに接続されている。各画素１１ａ〜１１ｄはまた、列毎に信号線ＸＬ１，ＸＬ２を介してＣＤＳ出力回路２０４に接続されている。各信号線に配置された信号線ＭＯＳトランジスタＴｒ１，Ｔｒ２のゲート電極は、これらゲート電極に信号線選択信号を入力する水平走査回路２０２に接続されている。信号線ＸＬ１，ＸＬ２はまた、切替スイッチ部ＳＷ１，ＳＷ２に接続されている。また、リセット動作のためのＭＯＳトランジスタ１１１のゲート導体層４ａ，４ｂは、リセット線ＲＳＬを介して、ゲート導体層４ａ，４ｂにリセット信号を入力するリセット回路２０３に接続されている。このような回路構成の動作により、画素１１ａ〜１１ｄの信号電流が逐次ＣＤＳ出力回路２０４から読出される。 
【００２５】
次に、図２〜図４を参照しながら、本実施形態に係る固体撮像装置１００の基本動作について説明する。なお、図３および図４の電位分布図において、区別のため、蓄積した信号電荷はハッチングで示す。 
固体撮像装置１００の基本動作は、信号電荷蓄積動作と信号読み出し動作とリセット動作よりなる。信号電荷蓄積動作においては、光照射により発生した信号電荷を第３の半導体層Ｎ層５ａ，５ｂおよび第３の半導体層Ｎ層５ａ，５ｂ近傍の第２の半導体層Ｐ層２（以下、「フォトダイオード領域」という）に蓄積する。信号読み出し動作においては、第１の半導体層Ｎ＋層１近傍の第２の半導体層Ｐ層２と第５の半導体層Ｐ＋層７との間に流れる電流を測定することにより、この蓄積された信号電荷を測定する。第１の半導体層Ｎ＋層１近傍の第２の半導体層Ｐ層２と第５の半導体層Ｐ＋層７との間に流れる電流は、フォトダイオード領域に蓄積された信号電荷に応じて変化するので、この電流を測定することにより、蓄積された信号電荷量を測定することができる。リセット動作においては、ＭＯＳトランジスタ１１１のゲート導体層４ａ，４ｂにオン電圧を印加して第１の半導体層Ｎ＋層１と第３の半導体層Ｎ層５ａ，５ｂとの間にチャネルを形成する。これにより、フォトダイオード領域に蓄積された信号電荷を第１の半導体層Ｎ＋層１に流して除去する。
【００２６】
図３（ａ）は、信号読み出し期間においてフォトダイオード領域に信号電荷が蓄積されていないときの画素構造図であり、その場合におけるフォトダイオード１１２の空乏層８ａ，８ｂを破線で示している。本実施形態においては、フォトダイオード領域に信号電荷が蓄積されていない場合、フォトダイオード１１２の空乏層８ａ，８ｂは、第２の半導体層Ｐ層２のうちフォトダイオード１１２が形成される上部領域の一部に形成されている。
【００２７】
図３（ｂ）は図３（ａ）のＡ−Ａ線に沿った電位分布図を示している。信号読み出し期間においては、第１の半導体層Ｎ＋層１の電位（ＶＸＬＲ）、第５の半導体層Ｐ＋層７の電位（ＶＹＬＲ）、信号電荷が蓄積されていないときの第３の半導体層Ｎ層５ａ，５ｂ内の最も深い電位ΦＰＲの順番に深くさせる。本実施形態において信号電荷は電子であるため、各電位が、ΦＰＲ＞ＶＹＬＲ＞ＶＸＬＲの電位関係になるように設定されている。 
【００２８】
また、フォトダイオード表面Ｐ＋層（第４の半導体層Ｐ＋層）６ａ，６ｂは第５の半導体層Ｐ＋層７と電気的に繋がっているので、フォトダイオード表面Ｐ＋層６ａ，６ｂの電位はＶＹＬＲとなっている。そして、フォトダイオード表面Ｐ＋層６ａ，６ｂには第５の半導体層Ｐ＋層７よりホール２９が供給され蓄積している。 
【００２９】
図３（ｃ）は、信号読み出し期間においてフォトダイオード領域に信号電荷が蓄積されているときの画素構造図であり、図３（ｄ）は、図３（ｃ）のＡ−Ａ線に沿った電位分布図を示している。信号読み出し期間では、図３（ｄ）に示すように、フォトダイオード領域に信号電荷が蓄積され、蓄積信号電荷によってフォトダイオード電位ΦＧＲが変化する。そして、図３（ｃ）に示すように、蓄積信号電荷によって生じるフォトダイオード電位ΦＧＲに応じて、空乏層８ａ，８ｂ幅が減少する。これにより、増幅用接合トランジスタのチャネルとして働く第２の半導体層Ｐ層２の幅が変化し、第１の半導体層Ｎ＋層１近傍の第２の半導体層Ｐ層２および第５の半導体層Ｐ＋層７の間に流れる電流が変化する。 
【００３０】
図３（ｅ）は、信号読み出し期間において、信号電荷が更に蓄積され、蓄積信号電荷として、読み出す最大信号電荷量ＱＳＲＭに加えて過剰信号電荷Ｑｅｘがフォトダイオード領域に蓄積されているときの、図３（ｃ）のＡ−Ａ線に沿った電位分布を模式的に示す。本実施形態では、フォトダイオード電位ΦＧＲがＶＹＬＲになるまで、信号電荷がフォトダイオード領域に蓄積される。これ以上の光照射による過剰信号電荷Ｑｅｘはフォトダイオード表面Ｐ＋層６ａ，６ｂに蓄積されているホール２９と再結合して消滅する。本実施形態においては、電位関係がＶＸＬＲ＜ＶＹＬＲに設定されているので、過剰信号電荷Ｑｅｘが第２の半導体層Ｐ層２に流れ出ることはない。これにより、特別な過剰信号電荷除去のためのドレインを形成することなく、フォトダイオード領域で光照射により生成した過剰信号電荷を除去することができる。従って、図２５に示した従来の固体撮像装置のように、過剰な信号電荷が増幅用接合トランジスタのチャネルに混入することがない。 
【００３１】
図４（ａ）は、信号電荷蓄積期間において、フォトダイオード領域に信号電荷が蓄積されていないときの空乏層８ａ，８ｂを記入した画素構造図である。本実施形態においては、フォトダイオード領域に信号電荷が蓄積されていない場合、フォトダイオード１１２の空乏層８ａ，８ｂは、第２の半導体層Ｐ層２の上部領域の一部に形成されている。 
【００３２】
図４（ｂ）は、図４（ａ）のＡ−Ａ線に沿った電位分布図を示す。信号電荷蓄積期間においては、例えば、第１の半導体層Ｎ＋層１の電圧ＶＸＬＲを０Ｖ、第５の半導体層Ｐ＋層７の電圧ＶＹＬＲを０Ｖ、ＭＯＳトランジスタ１１１のゲート導体層４ａ，４ｂを０Ｖに設定する。これにより、光照射に応じて、図４（ｂ）に示すように、蓄積信号電荷ＱＳＳがフォトダイオード領域に蓄積される。読み出す最大信号電荷量ＱＳＲＭより多く蓄積信号電荷ＱＳＳが蓄積されると、信号読み出し動作に移行した際、上述したように、過剰な電荷が、第４の半導体層Ｐ＋層６ａ，６ｂに蓄積されているホール２９と再結合して除去される。 
【００３３】
図４（ｃ）にリセット期間における図１ＡのＡ−Ａ線に沿った電位分布図を示す。リセット期間においては、第５の半導体層Ｐ＋層７の電位（ＶＹＬＲ）、信号電荷が蓄積されていないときの第３の半導体層Ｎ層５ａ，５ｂの最も深い電位ΦＰＭ、ＭＯＳトランジスタ１１１のゲート導体層４ａ，４ｂにオン電圧が印加されたときの第２の半導体層Ｐ層２のＭＯＳトランジスタのチャネル電位ΦＲＧ、第１の半導体層Ｎ＋層１の電位（ＶＸＬＲ）の順番で深くさせる。本実施形態において信号電荷は電子であるため、各電位が、ＶＹＬＲ＜ΦＰＭ＜ΦＲＧ＜ＶＸＬＲの電位関係になるように設定されている。例えば、ＶＹＬＲ＝０Ｖ、ＶＸＬＲ＝２Ｖ、ゲート導体層４ａ，４ｂの電圧を１．５Ｖに設定することができる。これによって、リセット期間においてフォトダイオード領域に蓄積されている信号電荷は、フォトダイオード領域に残存することなく第１の半導体層Ｎ＋層１に流され、除去される。 
【００３４】
これにより、図２４（ａ）で示した固体撮像装置における残像とｋＴＣノイズ発生を抑制することができる。 
【００３５】
（第２の実施形態） 
図５（ａ）〜図５（ｃ）に本発明の第２の実施形態に係る固体撮像装置を説明するための画素構造を示す。なお、第１の実施形態に係る固体撮像装置と同一部分には同一符号を付す。 
【００３６】
第１の実施形態と異なる点は、信号読み出し期間において、図５（ａ）に示すように、フォトダイオード領域に信号電荷が蓄積されていないときにフォトダイオード１１２の空乏層８ｃが、第２の半導体層Ｐ層２のうちフォトダイオード１１２が形成される上部領域を占有していることである。なお、このようなフォトダイオード１１２は、第３の半導体層Ｎ層５ａ，５ｂおよび第２の半導体層Ｐ層２の層厚、不純物濃度などを適宜調整することによって形成され得る。 
空乏層８ｃが、第２の半導体層Ｐ層２の上部領域を占有している場合には、増幅用接合トランジスタの第５の半導体層Ｐ＋層７と第１の半導体層Ｎ＋層１近傍の第２の半導体層Ｐ層２との間に電流を流すためのチャネルは形成されていない。 
【００３７】
フォトダイオード領域に信号電荷が蓄積されていると、信号読み出し期間では、図５（ｂ）に示すようにフォトダイオード１１２の空乏層８ａ，８ｂ幅（厚さ）が減少し、第２の半導体層Ｐ層２に増幅用接合トランジスタのチャネルが形成されて、蓄積信号電荷に応じた電流がこのチャネルに流れる。 
【００３８】
図５（ｃ）は、信号電荷蓄積期間において、フォトダイオード領域に信号電荷が蓄積されていないときの空乏層８ｃを記入した画素構造図である。信号電荷蓄積期間においては、通常、例えば第１の半導体層Ｎ＋層１の電圧ＶＸＬＲ＝０Ｖ、第５の半導体層Ｐ＋層７の電圧ＶＹＬＲ＝０Ｖに設定する。 
【００３９】
図５（ｃ）に示すように、信号電荷蓄積期間において、信号電荷が蓄積されていないときには、フォトダイオード１１２の空乏層８ｃが第２の半導体層Ｐ層２の上部領域を占有して形成されている。空乏層８ｃが第２の半導体層Ｐ層２を占有していないと、空乏層８ｃがない第２の半導体層Ｐ層２で発生した信号電荷は拡散して、第５の半導体層Ｐ＋層７または第１の半導体層Ｎ＋層１に到達する。これにより第２の半導体層Ｐ層２で発生した信号電荷は、信号に対して無効となる。それに対して、空乏層８ｃが第２の半導体層Ｐ層２の上部領域を占有することにより、特に照射光量の少ない状態において、発生する信号電荷を効果的にフォトダイオード１１２に捕獲し、蓄積することができる。 
【００４０】
また、信号電荷が蓄積されていないときは、増幅用接合トランジスタのチャネルがピンチオフされているので、例えば、信号読み出し期間以外の期間に、画素選択線ＹＬへの飛び込みノイズにより、第５の半導体層Ｐ＋層７からホールが第２の半導体層Ｐ層２に注入されようとしても、空乏層８ｃによりこのようなホール注入が防止される。 
【００４１】
このように、信号読み出し期間において、フォトダイオード領域に信号電荷が蓄積されていないときにフォトダイオード１１２の空乏層８ｃが第２の半導体層Ｐ層２の上部領域を占有するように形成されることによって、良好な低照度特性を有する固体撮像装置を提供することができる。 
【００４２】
（第３の実施形態） 
図６に本発明の第３の実施形態に係る固体撮像装置を説明するための２画素の画素断面を示す。なお、第１の実施形態に係る固体撮像装置と同一部分には同一の数字を付す。また区別のため、画素１１ｅに含まれる部分にはａａおよびａｂを、画素１１ｆに含まれる部分にはｂａおよびｂｂを付す。前述の第１および第２の実施形態に係る固体撮像装置においては、リセット動作のためのＭＯＳトランジスタ１１１のゲート導体層４ａ，４ｂが、ＭＯＳトランジスタ１１１のチャネル上にのみ形成されている。これに対し、本実施形態に係る固体撮像装置では、リセット動作のためのＭＯＳトランジスタ１１１のゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂがフォトダイオード表面Ｐ＋層（第４の半導体層Ｐ＋層）６ａａ，６ａｂ，６ｂａ，６ｂｂも被覆するように、延在して形成されている。ここで、ゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂは、画素（島状半導体）１１ｅ，１１ｆ周辺を囲んで形成されている。ゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂは、例えばポリシリコン、金属等の遮光性の導電性材料より形成され、照射光線を吸収または反射する。 
【００４３】
画素前面（図６においては上側）より角度を持って第１の画素１１ｅに入射した光線（入射光）１０ａは、上述した第１の実施形態に係る画素構造では、入射光１０ａの一部が、隣接する第２の画素１１ｆに到達して、信号電荷を生じさせる。これは、本来第１の画素１１ｅに入射して生じる信号電荷が隣接画素に漏洩することを意味している。これによって、解像度の低下、特にカラー撮像装置では画素ごとに決められた色光線のみを受け取るようになっているため、隣接画素への信号電荷の漏洩による混色を発生する恐れがある。さらに、解像度低下、特にカラー撮像における混色は、大きな画質低下を生じる恐れがある。 
【００４４】
これに対し、本実施形態においては、斜め入射光１０ａは、遮光性の材料から構成されるゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂで吸収または反射される。この反射光１０ｃは入射した画素１１ｅにとどまり、前述のような隣接画素１１ｆへの信号電荷の漏洩は生じない。 
【００４５】
本実施形態では、フォトダイオード表面Ｐ＋層６ａａ，６ａｂ，６ｂａ，６ｂｂは、第２の配線ＹＬ３，ＹＬ４の電圧が印加された第５の半導体層Ｐ＋層７ａ，７ｂに繋がっている。このため、フォトダイオード表面Ｐ＋層６ａａ，６ａｂ，６ｂａ，６ｂｂの電位は第２の配線ＹＬ３，ＹＬ４の電位に固定されている。このフォトダイオード表面Ｐ＋層６ａａ，６ａｂ，６ｂａ，６ｂｂのシールド効果により、増幅用接合トランジスタのチャネル幅を変化させるフォトダイオード電位は、リセット動作のためのＭＯＳトランジスタ１１１のゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂの電位が時間的に変化しても、影響を受けづらいため、安定な動作がなされる。 
【００４６】
（第４の実施形態） 
図７を参照しながら、本発明の第４の実施形態に係る固体撮像装置について説明する。なお、第３の実施形態に係る固体撮像装置と同一部分には同一符号を付す。上述した第３の実施形態に係る固体撮像装置においては、リセット動作のためのＭＯＳトランジスタ１１１のゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂがフォトダイオード表面Ｐ＋層（第４の半導体層Ｐ＋層）６ａａ，６ａｂ，６ｂａ，６ｂｂ上まで延在している。これに対し、本実施形態に係る固体撮像装置では、第５の半導体層Ｐ＋層７ａ，７ｂに繋がった第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂがフォトダイオード表面Ｐ＋層６ａａ，６ａｂ，６ｂａ，６ｂｂを被覆している。第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂは島状半導体１１ｅ，１１ｆ周辺を囲んで形成されている。また、第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂは、遮光性の導電性材料から構成されている。
【００４７】
これにより、第３の実施形態に係る固体撮像装置と同じく、画素前面より角度を持って第１の画素１１ｅに入射した入射光１０ａは、第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂまたはゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂで吸収または反射される。この反射光１０ｃは入射した画素１１ｅにとどまり、隣接画素１１ｆへの信号電荷の漏洩は生じない。 
【００４８】
また、上述した第３の実施形態に係る固体撮像装置では、フォトダイオード表面Ｐ＋層６ａａ，６ａｂ，６ｂａ，６ｂｂをゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂが被覆している。増幅用接合トランジスタのチャネル幅を変化させるフォトダイオード電位は、ＭＯＳトランジスタ１１１のゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂの電圧変化から、配線ＹＬ３，ＹＬ４の電圧に固定されたフォトダイオード表面Ｐ＋層６ａａ，６ａｂ，６ｂａ，６ｂｂによりシールドされているが、容量結合等による影響を受け易い。これに対し、本実施形態に係る固体撮像装置では、フォトダイオード表面を被覆する第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂは、フォトダイオード表面Ｐ＋層６ａａ，６ａｂ，６ｂａ，６ｂｂと電気的に接続されているので、フォトダイオード表面Ｐ＋層６ａａ，６ａｂ，６ｂａ，６ｂｂと同電位である。このため、フォトダイオード表面Ｐ＋層６ａａ，６ａｂ，６ｂａ，６ｂｂの電位は、配線ＹＬ３，ＹＬ４の電圧変化以外の電圧変動の影響を受けづらくなっている。これにより、増幅用接合トランジスタのチャネル幅を変化させるフォトダイオード電位が安定に動作し、本実施形態に係る固体撮像装置が安定に動作することができる。 
【００４９】
（第５の実施形態） 
図８を参照して、本発明の第５の実施形態に係る固体撮像装置について説明する。なお、第４の実施形態に係る固体撮像装置と同一部分には同一符号を付す。通常の２次元固体撮像装置においては、各画素の画素選択線、画素信号線、画素電源線、画素ＭＯＳトランジスタのゲートなどは、固体撮像装置の周辺に設けられた走査回路、電源回路、信号処理回路、ゲートパルス電圧発生回路などに接続されている。これらの接続線は第１の配線方向、または第２の配線方向に配置されている。例えば、第１の半導体層Ｎ＋層１ａ，１ｂが信号線に接続され、第５の半導体層Ｐ＋層７ａ，７ｂが画素選択線に接続されている。図８に示すように、信号線ＸＬ３，ＸＬ４が図面垂直方向に配置されると、画素選択線は、通常、図面水平方向に配置される。この場合、画素選択線は、第５の半導体層Ｐ＋層７ａ，７ｂを接続している第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂおよび隣接した画素の第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂ同士を接続する第１の配線導体層１４ａ〜１４ｃから構成される。本実施形態では、隣接した画素の第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂ同士は、ＭＯＳトランジスタのゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂに近接した場所で接続されている。また、第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂおよび第１の配線導体層１４ａ〜１４ｃは、遮光性の導電性材料から構成されている。なお、本実施形態において、第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂと第１の配線導体層１４ａ〜１４ｃとは、一体に形成されている。 
【００５０】
これにより、図８に示すように、第３および第４の実施形態に係る固体撮像装置と同じく、画素前面より角度を持って第１の画素１１ｅに入射した入射光１０ａは、第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂまたはゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂで吸収または反射される。この反射光１０ｃは入射した画素１１ｅにとどまり、隣接画素１１ｆへの信号電荷の漏洩は生じない。また、画素１１ｅと画素１１ｆとの間の隙間に入射した光が、第５半導体層Ｐ＋層７ａ，７ｂに繋がった第１の導体層１３ａｂ，１３ｂａとＭＯＳトランジスタのゲート導体層４ａｂ，４ｂａとの間の隙間から、第２の半導体層Ｐ層２ａ，２ｂに漏洩することを効果的に防止することができる。また、図８に示すように、一度画素１１ｅ内に入射し、第１の導体層１３ａｂとゲート導体層４ａｂとの間の隙間から出た光１６は、第１の配線導体層１４ｂで吸収または反射されるので、さらに隣接する画素１１ｆの第１の導体層１３ｂａとゲート導体層４ｂａとの間の隙間から、隣接画素１１ｆの第２の半導体層Ｐ層２ｂに漏洩することを効果的に防止することができる。本実施形態とは異なり、例えば、第１の導体層１３ａｂが、隣接する画素の第５の半導体層Ｐ＋層７ｂに接続された第１の導体層１３ｂａと、光入射側である上部で接続されていると、図８において、水平方向に配置されている画素選択線間からの光の回り込みによる隣接画素への光漏洩、およびゲート導体層４ａｂ，４ｂａと第１の導体層１３ａｂ，１３ｂａとの間の隙間からの光漏洩が生じ易くなる。本実施形態に係る固体撮像装置では、この光漏洩をより効果的に防止することができる。 
【００５１】
（第６の実施形態） 
図９を参照して、本発明の第６の実施形態に係る固体撮像装置について説明する。上述した第４の実施形態と同一部分には同一符号を付す。本実施形態に係る固体撮像装置においては、ＭＯＳトランジスタ１１１のゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂが、図９の水平方向に設けられている。また、各画素１１ｅ，１１ｆのゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂは、ＭＯＳトランジスタの上部で、第２の配線導体層１５ａ〜１５ｃによって接続されている。第２の配線導体層１５ａ〜１５ｃは、遮光性の導電性材料から構成されている。本実施形態においては、ゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂと第２の配線導体層１５ａ〜１５ｃとは、一体に形成されている。 
【００５２】
このような構成によって、図９に示すように、上記第３〜第５の実施形態に係る固体撮像装置と同様に、画素前面より角度を持って第１の画素１１ｅに入射した入射光１０ａは、第１の導体層１３ａａおよび１３ｂａ、または、ゲート導体層４ａａおよび４ａｂで吸収または反射される。この反射光１０ｃは入射した画素１１ｅにとどまり、隣接画素１１ｆへの信号電荷の漏洩は生じない。また、上述した第５の実施形態に係る固体撮像装置と同様に、画素間の隙間に入射した光がゲート導体層４ａｂ，４ｂａと第１の導体層１３ａｂ，１３ｂａとの間の隙間から、隣接画素の第２の半導体層Ｐ層２ａ，２ｂに漏洩することを効果的に防止することができる。また、一度画素１１ｅ内に入射し、ゲート導体層４ａｂと第１の導体層１３ａｂとの間の隙間から出た光１６は、第２の配線導体層１５ｂで吸収または反射されるので、隣接画素１１ｆのゲート導体層４ｂａと第１の導体層１３ｂａとの間の隙間から隣接画素の第２の半導体層Ｐ層２ｂに漏洩することを効果的に防止することができる。 
【００５３】
（第７の実施形態） 
図１０を参照して、本発明の第７の実施形態に係る固体撮像装置を説明する。なお、第４の実施形態に係る固体撮像装置と同一部分には同一符号を付す。第４の実施形態に係る固体撮像装置と異なるのは、各画素１１ｅ，１１ｆ間の隙間の、第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂの間およびゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂの間の両方において、もしくはどちらか一方において、埋め込み導体層（第２の導体層）１６ａ〜１６ｃ，１７ａ〜１７ｃを埋め込んでいる点である。本実施形態においては、第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂの間およびゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂの間の両方に埋め込み導体層１６ａ〜１６ｃ，１７ａ〜１７ｃを埋め込んだ場合について説明する。この場合、第５の半導体層Ｐ＋層７ａ，７ｂに繋がった第２の配線ＹＬ３，ＹＬ４とＭＯＳトランジスタ１１１のゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂの配線の方向が同じである。第２の配線ＹＬ３，ＹＬ４とゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂの配線が直交した方向に取り出されている場合は、第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂの間およびゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂの間のうち、いずれか一方にのみ埋め込み導体層１６ａ〜１６ｃ，１７ａ〜１７ｃがあるように図中に示される。 
【００５４】
埋め込み導体層１６ａ〜１６ｃ，１７ａ〜１７ｃは、遮光性の導電性材料から構成されている。そのため、例えば、画素間の隙間に入射した光は、埋め込み導体層１６ａ〜１６ｃ，１７ａ〜１７ｃで吸収または反射される。これによって、第５および第６の実施形態に係る固体撮像装置と同様に、隣接画素への光漏洩を効果的に防止することができる。 
【００５５】
（第８の実施形態） 
図１１に、本発明の第８の実施形態に係る固体撮像装置を示す。なお、第４の実施形態と同一部分には同一符号を付す。図１１は、第４の実施形態に係る固体撮像装置の画素構造の第２の半導体層Ｐ層２ａ、ゲート導体層４ａｂ、第３の半導体層Ｎ層５ａｂ、第４の半導体層Ｐ＋層６ａｂ、第５の半導体層Ｐ＋層７ａを含む領域を拡大したものである。第４の実施形態との違いは、ゲート導体層４ａｂを覆うように設けられた絶縁膜１８ａｂ上に、第５の半導体層Ｐ＋層７ａに繋がった第１の導体層１３ａｂが、ゲート導体層４ａｂと重なる部分を有するように形成されている点である。 
【００５６】
このような構成によって、ゲート導体層４ａｂと第１の導体層１３ａｂとの間に隙間がないため、この隙間からの光の漏洩が起こらない。そのため、隣接画素への光漏洩をより効果的に防止することができる。これにより、本実施形態に係る固体撮像装置では、解像度の低下および混色を効果的に抑制することができる。 
【００５７】
（第９の実施形態） 
図１２に、本発明の第９の実施形態に係る固体撮像装置を示す。なお、第５の実施形態と同一部分には同一符号を付す。図１２は、第５の実施形態に係る固体撮像装置の画素構造の第２の半導体層Ｐ層２ａ，２ｂ、ゲート導体層４ａｂ，４ｂａ、第３の半導体層Ｎ層５ａｂ，５ｂａ、第４の半導体層Ｐ＋層６ａｂ，６ｂａ、第５の半導体層Ｐ＋層７ａ，７ｂを含む領域を拡大したものである。第５の実施形態との違いは、ゲート導体層４ａｂ，４ｂａを覆うように設けられた絶縁膜１８ａｂ，１８ｂａ上に、第１の導体層１３ａｂ，１３ｂａが、ゲート導体層４ａｂ，４ｂａとそれぞれ重なる部分を有するように形成されている点である。 
【００５８】
このような構成によって、第８の実施形態に係る固体撮像装置と同様に、隣接画素への光漏洩をより効果的に防止することができる。これにより、本実施形態に係る固体撮像装置では、解像度の低下および混色をより効果的に抑制することができる。 
【００５９】
次に、第９の実施形態に係る固体撮像装置の製造方法について、図１３〜図２１を参照しながら、説明する。 
【００６０】
まず、図１３に示すように、シリコン（ＳｉＯ２）基板上に、Ｐ形シリコン層３０１、シリコン窒化膜３０２およびシリコン酸化膜３０３を堆積する。その後、エッチング等により、図１４に示すように、島状半導体層３０４ａ，３０４ｂを形成する。次に、例えば、酸素雰囲気中で基板を加熱して、シリコン表面を酸化することによりシリコン酸化膜３０５を形成する。次にポリシリコンを堆積し、エッチバックすることにより、図１５に示すようにサイドウォール状のポリシリコン膜３０６を形成する。 
【００６１】
次に、イオン注入法などによりＰ形シリコン層３０１にリン等を注入することで第１の半導体層Ｎ＋層１ａ，１ｂを形成する。その後、ポリシリコン膜３０６およびシリコン酸化膜３０５を剥離する。次に、シリコン酸化膜層３０７を形成し、ゲート酸化によりゲート酸化膜３０８を形成し、図１６に示すように、モノシラン（ＳｉＨ４）の熱分解によるＣＶＤ法でポリシリコン膜３０９を堆積する。次に、ポリシリコン膜３０９上の第１のゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂを定義する領域上にシリコン酸化膜（ＳｉＯ２膜）３１０を形成する。次に、ＳｉＯ２膜３１０若しくはレジスト膜をマスクにしてゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂ以外のポリシリコン膜３０９をエッチングして除去し、図１７に示すように、ゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂを形成する。その後、ＳｉＯ２膜３１０を除去し、ゲート導体層４ａａ，４ａｂ，４ｂａ，４ｂｂのポリシリコンを酸化して、絶縁膜１８ａａ，１８ａｂ，１８ｂａ，１８ｂｂを形成する。 
【００６２】
次に、リン等をイオン注入法などによりＰ形シリコン層３０１に注入し、第３の半導体層Ｎ層５ａａ，５ａｂ，５ｂａ，５ｂｂを形成する。さらにボロン等をイオン注入法などにより第３の半導体層Ｎ層５ａａ，５ａｂ，５ｂａ，５ｂｂに注入し、図１８に示すように、第４の半導体層Ｐ＋層６ａａ，６ａｂ，６ｂａ，６ｂｂを形成する。その後、シリコン窒化膜３０２を剥離する。次に、酸化シリコン又は窒化シリコンを堆積し、平坦化およびエッチバックすることにより、シリコン酸化膜３１１ａを形成する。露出している半導体層を酸化して、シリコン酸化膜３１２を形成し、ボロン等を注入することにより、図１９に示すように、第５の半導体層Ｐ＋層７ａ，７ｂを形成する。その後、シリコン酸化膜３１２を剥離し、図２０に示すように、第１の導体層１３ａｂ，１３ｂａとＭＯＳトランジスタのゲート導体層４ａｂ，４ｂａとが重なる部分の深さまでシリコン酸化膜３１１ａをエッチングして除去し、シリコン酸化膜３１１ｂを形成する。次に、ゲート導体層４ａｂ，４ｂａのポリシリコンを酸化する。その後、基板全面に金属膜を真空蒸着、スパッタリング等により形成し、これをパターニングすることにより、図２１に示すように、第５の半導体層Ｐ＋層に繋がった第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂと、第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂ同士を接続する第１の配線導体層１４ａ，１４ｂ，１４ｃと、を形成することができる。 
【００６３】
このような工程により、第９の実施形態に係る固体撮像装置の画素構造が得られる。また、第１の導体層１３ａａ，１３ａｂ，１３ｂａ，１３ｂｂと、第１の配線導体層１４ａ，１４ｂ，１４ｃと、を形成する工程において、金属膜を図１１に示すようにパターニングすることにより、第８の実施形態に係る固体撮像装置の画素構造を得ることができる。
【００６４】
（第１０の実施形態）
通常の固体撮像装置では、画素と、画素を駆動するための回路と、画素から信号を取り出すための回路とは、同一基板上に形成されている。立体構造の画素を備える第１〜９の実施形態に係る固体撮像装置では、これらの回路も立体構造化されていることが好ましい。例えば、これらの回路は、非引用文献２記載のＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）から構成されてもよい。このような固体撮像装置の一例を、第１０の実施形態として、図２２を参照しながら説明する。図２２は、第１０の実施形態に係る固体撮像装置の断面図である。
【００６５】
本実施形態に係る固体撮像装置は、基板４００と、基板４００上に形成されている１個または複数の画素１１ｇと、基板４００上に形成され、画素１１ｇを駆動し、該画素１１ｇから信号を取り出すための画素の駆動及び／又は出力回路４０１とから構成される。画素１１ｇは、第１の実施形態の画素１１と同様の画素構造を備える。画素の駆動及び／又は出力回路４０１は、ＮチャネルＭＯＳトランジスタ部４０２ａとＰチャネルＭＯＳトランジスタ部４０２ｂとからなるＣＭＯＳ回路を備える。なお、画素の駆動及び／又は出力回路４０１は、上述の、垂直走査回路、水平走査回路、リセット回路、及び、相関二重サンプリング出力回路などを集合的に呼び表したものである。
【００６６】
ＮチャネルＭＯＳトランジスタ部４０２ａは、基板４００上に形成された半導体基板層４０３ａと、該半導体基板層４０３ａ上に形成されたＰウエル層４０６ａと、該Ｐウエル層４０６ａ上に形成された１個または複数のＮチャネルＭＯＳトランジスタ４０４ａ，４０４ｂとから構成される。これらＮチャネルＭＯＳトランジスタ４０４ａ，４０４ｂは、半導体柱４０８ａ，４０８ｂと、ゲート絶縁層４０９ａ，４０９ｂと、ゲート導体層４１０ａ，４１０ｂと、ソース／ドレインＮ＋層４０７ａ，４０７ｂと、から構成される。ゲート絶縁層４０９ａ，４０９ｂは、半導体柱４０８ａ，４０８ｂを囲んで形成されている。ゲート導体層４１０ａ，４１０ｂは、半導体柱４０８ａ，４０８ｂを囲むように、ゲート絶縁層４０９ａ，４０９ｂ上に形成されている。ソース／ドレインＮ＋層４０７ａ，４０７ｂは、半導体柱４０８ａ，４０８ｂの上部と下部とに形成されている。ＮチャネルＭＯＳトランジスタ部４０２ａの、基板４００から最上部のソース／ドレインＮ＋層４０７ａ，４０７ｂまでの高さが、画素１１ｇの、基板４００から第５の半導体層Ｐ＋層７までの高さと同じになるように、ＮチャネルＭＯＳトランジスタ部４０２ａは形成されている。Ｐウエル層４０６ａは、電源に接続されており、Ｐウエル電圧を印加される。ソース／ドレインＮ＋層４０７ａ，４０７ｂに挟まれた半導体柱４０８ａ，４０８ｂは、ＮチャネルＭＯＳトランジスタ４０４ａ，４０４ｂのチャネルとして機能する。
【００６７】
ＰチャネルＭＯＳトランジスタ部４０２ｂは、基板４００上に形成された半導体基板層４０３ｂと、該半導体基板層４０３ｂ上に形成されたＮウエル層４０６ｂと、該Ｎウエル層４０６ｂ上に形成された１個または複数のＰチャネルＭＯＳトランジスタ４０５ａ，４０５ｂとから構成される。これらＰチャネルＭＯＳトランジスタ４０５ａ，４０５ｂは、半導体柱４１２ａ，４１２ｂと、ゲート絶縁層４１３ａ，４１３ｂと、ゲート導体層４１４ａ，４１４ｂと、ソース／ドレインＰ＋層４１１ａ，４１１ｂと、から構成される。ゲート絶縁層４１３ａ，４１３ｂは、半導体柱４１２ａ，４１２ｂを囲んで形成されている。ゲート導体層４１４ａ，４１４ｂは、半導体柱４１２ａ，４１２ｂを囲むように、ゲート絶縁層４１３ａ，４１３ｂ上に形成されている。ソース／ドレインＰ＋層４１１ａ，４１１ｂは、半導体柱４１２ａ，４１２ｂの上部と下部とに形成されている。ＰチャネルＭＯＳトランジスタ部４０２ｂの、基板４００から最上部のソース／ドレインＰ＋層４１１ａ，４１１ｂまでの高さが、画素１１ｇの、基板４００から第５の半導体層Ｐ＋層７までの高さと同じになるように、ＰチャネルＭＯＳトランジスタ部４０２ｂは形成されている。Ｎウエル層４０６ｂは、電源に接続されており、Ｎウエル電圧を印加される。ソース／ドレインＰ＋層４１１ａ，４１１ｂに挟まれた半導体柱４１２ａ，４１２ｂは、ＰチャネルＭＯＳトランジスタ４０５ａ，４０５ｂのチャネルとして機能する。
【００６８】
ＮチャネルＭＯＳトランジスタ部４０２ａ及びＰチャネルＭＯＳトランジスタ部４０２ｂを構成する各ＭＯＳトランジスタ４０４ａ，４０４ｂ，４０５ａ，４０５ｂは、それぞれ、配線などを介して、互いに又は電源に又は接地に電気的に接続されて、ＣＭＯＳ回路を形成する。さらに、画素の駆動及び／又は出力回路４０１は、画素１１ｇに、配線などを介して電気的に接続されている。
【００６９】
上記構成によれば、画素１１ｇおよび画素の駆動及び／又は出力回路４０１を構成する各ＭＯＳトランジスタが、同一の基板４００上に立体構造化されているため、プレーナＭＯＳトランジスタを用いて形成する場合に比べて、画素１１ｇと画素の駆動及び／又は出力回路４０１との基板４００上での実装面積を減らすことができる。これにより、画素の高密度化にあわせて、固体撮像装置をコンパクト化することが可能となる。さらに、上記構成によれば、ＮチャネルＭＯＳトランジスタ部４０２ａと、ＰチャネルＭＯＳトランジスタ部４０２ｂと、画素１１ｇとは、同じ高さであるため、それぞれの母体となる半導体柱を、エッチングまたは研磨などの条件を個別に調節することなしに、同一の工程で形成することが可能である。このため、上記構成を備える第１０の実施形態に係る固体撮像装置は、従来の固体撮像装置に比べ、簡略化された製造方法で製造することが可能である。
【００７０】
（第１１の実施形態）
第１０の実施形態に係る固体撮像装置では、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタは、それぞれがまとまって、Ｐウエル層及びＮウエル層上に形成されているが、代わりに、基板上に個別に形成されてもよい。このような固体撮像装置の一例を、第１１の実施形態として、図２３を参照しながら説明する。図２３は、第１１の実施形態に係る固体撮像装置の断面図である。
【００７１】
本実施形態に係る固体撮像装置は、基板４００と、基板４００上に形成されている１個または複数の画素１１ｈと、基板４００上に形成され、画素１１ｈを駆動し、該画素１１ｈから信号を取り出すための画素の駆動及び／又は出力回路４０１とから構成されている。画素１１ｈは、第３の実施形態の画素１１ｆと同様の画素構造を備える。即ち、画素１１ｈでは、リセット動作のためのＭＯＳトランジスタのゲート導体層４ｂａ，４ｂｂがフォトダイオード表面Ｐ＋層（第４の半導体層Ｐ＋層）６ｂａ，６ｂｂも被覆するように、延在して形成されている。画素の駆動及び／又は出力回路４０１は、ＮチャネルＭＯＳトランジスタ部４０２ａとＰチャネルＭＯＳトランジスタ部４０２ｂとからなるＣＭＯＳ回路を備える。
【００７２】
ＮチャネルＭＯＳトランジスタ部４０２ａは、基板４００上に形成された１個または複数のＮチャネルＭＯＳトランジスタ４１５ａ，４１５ｂから構成される。これらＮチャネルＭＯＳトランジスタ４１５ａ，４１５ｂは、半導体柱４１７ａ，４１７ｂと、ゲート絶縁層４１８ａ，４１８ｂと、ゲート導体層４１９ａ，４１９ｂと、ソース／ドレインＮ＋層４１６ａ，４１６ｂとから構成される。ゲート絶縁層４１８ａ，４１８ｂは、半導体柱４１７ａ，４１７ｂを囲んで形成されている。ゲート導体層４１９ａ，４１９ｂは、半導体柱４１７ａ，４１７ｂを囲むように、かつ、画素１１ｈのゲート導体層４ｂａ，４ｂｂと同じ高さに、ゲート絶縁層４１８ａ，４１８ｂ上に形成されている。ソース／ドレインＮ＋層４１６ａ，４１６ｂは、半導体柱４１７ａ，４１７ｂの上部と下部とに形成されている。ＮチャネルＭＯＳトランジスタ４１５ａ，４１５ｂの、基板４００から最上部のソース／ドレインＮ＋層４１６ａ，４１６ｂまでの高さが、画素１１ｈの、基板４００から第５の半導体層Ｐ＋層７ｂまでの高さと同じになるように、ＮチャネルＭＯＳトランジスタ４１５ａ，４１５ｂは形成されている。ソース／ドレインＮ＋層４１６ａ，４１６ｂに挟まれた半導体柱４１７ａ，４１７ｂはＮチャネルＭＯＳトランジスタ４１５ａ，４１５ｂのチャネルとして機能する。
【００７３】
ＰチャネルＭＯＳトランジスタ部４０２ｂは、基板４００上に形成された１個または複数のＰチャネルＭＯＳトランジスタ４２０ａ，４２０ｂから構成される。これらＰチャネルＭＯＳトランジスタ４２０ａ，４２０ｂは、半導体柱４２２ａ，４２２ｂと、ゲート絶縁層４２３ａ，４２３ｂと、ゲート導体層４２４ａ，４２４ｂと、ソース／ドレインＰ＋層４２１ａ，４２１ｂとから構成される。ゲート絶縁層４２３ａ，４２３ｂは、半導体柱４２２ａ，４２２ｂを囲んで形成されている。ゲート導体層４２４ａ，４２４ｂは、半導体柱４２２ａ，４２２ｂを囲むように、かつ、画素１１ｈのゲート導体層４ｂａ、３ｂｂと同じ高さに、ゲート絶縁層４２３ａ，４２３ｂ上に形成されている。ソース／ドレインＰ＋層４２１ａ，４２１ｂは、半導体柱４２２ａ，４２２ｂの上部と下部とに形成されている。ＰチャネルＭＯＳトランジスタ４２０ａ，４２０ｂの、基板４００から最上部のソース／ドレインＰ＋層４２１ａ，４２１ｂまでの高さが、画素１１ｈの、基板４００から第５の半導体層Ｐ＋層７ｂまでの高さと同じになるように、ＰチャネルＭＯＳトランジスタ４２０ａ，４２０ｂは形成されている。ソース／ドレインＰ＋層４２１ａ，４２１ｂに挟まれた半導体柱４２２ａ，４２２ｂはＰチャネルＭＯＳトランジスタ４２０ａ，４２０ｂのチャネルとして機能する。
【００７４】
ＮチャネルＭＯＳトランジスタ部４０２ａ及びＰチャネルＭＯＳトランジスタ部４０２ｂを構成する各ＭＯＳトランジスタ４１５ａ，４１５ｂ，４２０ａ，４２０ｂは、それぞれ、配線などを介して、互いに又は電源に又は接地に電気的に接続されて、ＣＭＯＳ回路を形成する。さらに、画素の駆動及び／又は出力回路４０１は、画素１１ｈに、配線などを介して電気的に接続されている。
【００７５】
上記構成によれば、画素１１ｈおよび画素の駆動及び／又は出力回路４０１を構成する各ＭＯＳトランジスタが、同一の基板４００上に立体構造化されているため、画素の駆動及び／又は出力回路をプレーナＭＯＳトランジスタを用いて形成する場合に比べて、画素１１ｈと画素の駆動及び／又は出力回路４０１との基板４００上での実装面積を減らすことができる。これにより、画素の高密度化にあわせて、固体撮像装置をコンパクト化することが可能となる。さらに、上記構成によれば、ＮチャネルＭＯＳトランジスタ４１５ａ，４１５ｂと、ＰチャネルＭＯＳトランジスタ４２０ａ，４２０ｂと、画素１１ｈとは、同じ高さであるため、それぞれの母体となる半導体柱を、エッチングまたは研磨などの条件を個別に調節することなしに、同一の工程で形成することが可能である。同様に、ゲート導体層４１９ａ，４１９ｂ，４２４ａ，４２４ｂと、画素１１ｈのゲート導体層４ｂａ，４ｂｂとも、同じ高さであるため、エッチングまたは研磨などの条件をそれぞれのゲート導体層毎に個別に調節することなしに、同一の工程で形成することが可能である。このため、上記構成を備える第１１の実施形態に係る固体撮像装置は、第１０の実施形態に係る固体撮像装置に比べ、簡略化された製造方法で製造することが可能である。また、ＭＯＳトランジスタ４１５ａ，４１５ｂ，４２０ａ，４２０ｂの閾値電圧を所定の値にするため、画素１１ｈのゲート導体層４ｂａ，４ｂｂと同じく、前記ＮチャネルＭＯＳトランジスタ４１５ａ，４１５ｂのゲート導体層４１９ａ，４１９ｂおよびＰチャネルＭＯＳトランジスタ４２０ａ，４２０ｂのゲート導体層４２４ａ，４２４ｂの一方を形成しても、前記第１０の実施形態と比べ、簡略化された製造方法で固体撮像装置を製造することが可能である。
【００７６】
（変形例）
なお、上記第１〜第９の実施形態では、第１の半導体層がＮ＋層である場合について説明を行ったが、第１の半導体層をＰ＋層にして、同様に第２の半導体層をＮ層、第３の半導体層をＰ層、フォトダイオード表面の第４半導体層をＮ＋層、第５半導体層をＮ＋層と、半導体層の極性を逆にした固体撮像装置においても同様の作用効果を得ることができる。
【００７７】
また、上記第１〜第６、第８および第９の実施形態では、第１の半導体層Ｎ＋層１に繋がった配線と第５の半導体層Ｐ＋層７に繋がった配線の配置方向が直交している場合について説明を行ったが、第１の半導体層Ｎ＋層１がリセット動作における信号電荷除去用ドレイン専用として用いる場合は、直交している必要はない。 
【００７８】
上記第２の実施形態においては、信号読み出し期間において、フォトダイオード領域に蓄積信号電荷のないとき、フォトダイオード１１２の空乏層８ｃが第２の半導体層Ｐ層２のうちフォトダイオード１１２が形成される上部領域を占有すると説明したが、フォトダイオード領域に微少な蓄積信号電荷がある場合もフォトダイオード１１２の空乏層８ｃが第２の半導体層Ｐ層２の上部領域を占有していると、微少信号電荷が信号として出力されない。そのため、動作マージンとして許される範囲の中で、フォトダイオード領域に増幅用接合トランジスタのチャネルが形成されるよう設定してもよい。 
【００７９】
上記第１〜第９の実施形態においては、１個の画素、または２個の画素を用いて説明を行ったが、画素が一次元、または２次元状に配置された固体撮像装置に本発明が適用できることは言うまでもない。 
【００８０】
また第１〜第９の実施形態における画素配置は、１次元画素配置では直線状、ジグザグなど、２次元画素配置では直線格子状、ハニカム状などの画素構造であってよいが、これに限定されるものではない。 
【００８１】
上記第１〜第９の実施形態において、少なくともフォトダイオード１１２が形成される領域（第２の半導体層Ｐ層２のうち第３の半導体層Ｎ層５ａ，５ｂが配置されている上部領域および第３の半導体層Ｎ層５ａ，５ｂ）と、第４の半導体層Ｐ＋層と、第５の半導体層Ｐ＋層とが島状形状内に形成されたものであり、この島状半導体は、円柱、６角形、または他の形状であってもよい。 
【００８２】
上記第５〜第７および第９の実施形態においては、第１の導体層１３ａａ，１３ａｂ，１３ｂｂ，第１の配線導体層１４ａ〜１４ｃ，第２の配線導体層１５ａ〜１５ｃ，および第２の導体層（埋め込み導体層）１６ａ〜１６ｃ，１７ａ〜１７ｃを材料として区別していたが、同じ材料であっても同様の効果を得ることは言うまでもない。 
【００８３】
また、上記第１〜第９の実施形態においては、光照射により画素内で信号電荷を発生する固体撮像装置を例に説明したが、可視光、紫外線、赤外線、Ｘ線、他の電磁線、放射線、電子線などの電磁エネルギー波の照射により画素に信号電荷が発生するものにも本発明が適用されることは言うまでもない。 
【００８４】
また、上記第７の実施形態において、画素間の隙間に第２の導体層１６〜１６ｃ，１７ａ〜１７ｃを埋め込むことによって、画素間の光漏洩を効率的に防止することについて説明したが、第１の実施形態に係る固体撮像装置の各画素のＭＯＳトランジスタ１１１のゲート導体層４ａ，４ｂ間に導体層を埋め込むことによっても同様な効果を得ることができる。 
【００８５】
また、上記第１〜第９の実施形態においては、ＭＯＳトランジスタ１１１において、第２の半導体層Ｐ層２をチャネルとしているが、例えば、イオン注入などにより、第２の半導体層Ｐ層２領域に不純物を注入することによって、チャネルを形成してもよい。 
【００８６】
また、第１の半導体層１は、基板上において、画素間で連続して形成されてもよいし、画素毎に形成されてもよい。画素毎に第１の半導体層１が形成される場合、第１の半導体層１は互いに、他の金属配線によって接続され得る。また、第１の半導体層１と第２の半導体層２とは、全面で接触（接合）する必要はなく、一部で接触していてもよい。さらに、第１の半導体層１の一部を他の半導体層に置換する等してもよい。 
【００８７】
また、上記第１〜第９の実施形態においては、ＭＯＳトランジスタ１１１のゲート導体層４ａ，４ｂ等の導体層が単一材料から構成される場合について説明したが、例えば、金属層、多結晶シリコン層などの複数の層から構成されてもよい。  
【００８８】
なお、上記第１０および第１１の実施形態では、画素の駆動及び／又は出力回路４０１は、垂直走査回路、水平走査回路、リセット回路、及び、相関二重サンプリング出力回路を備えるが、画素を制御するための他の回路を含んでもよい。例えば、画素の駆動及び／又は出力回路４０１は、画素毎に隣接して設けられる前置信号処理（プリプロセス）回路または画素信号を取り出すタイミングを制御するＭＯＳトランジスタを備えてもよい。
【００８９】
また、上記第１０および第１１の実施形態において、画素の第５の半導体Ｐ＋層７，７ｂと、ＮチャネルＭＯＳトランジスタ部４０２ａおよびＰチャネルＭＯＳトランジスタ部４０２部の半導体柱４０８ａ，４０８ｂ，４１２ａ，４１２ｂ，４１７ａ，４１７ｂ，４２２ａ，４２２ｂの上部に形成されているソース／ドレイン層４０７ａ，４０７ｂ，４１１ａ，４１１ｂ，４１６ａ，４１６ｂ、４２１ａ，４１２ｂとの一部が別々に、イオン注入とエピタキシャル成長とにより形成されてもよい。この場合、画素の第５の半導体Ｐ＋層７，７ｂと、ＮチャネルＭＯＳトランジスタ部４０２ａおよびＰチャネルＭＯＳトランジスタ部４０２部の半導体柱４０８ａ，４０８ｂ，４１２ａ，４１２ｂ，４１７ａ，４１７ｂ，４２２ａ，４２２ｂの上部に形成されているソース／ドレイン層４０７ａ，４０７ｂ，４１１ａ，４１１ｂ，４１６ａ，４１６ｂ，４２１ａ、４１２ｂとの高さ方向の位置に僅かな違いが生ずるものの、本発明の提供する効果および利点は損なわれない。例えば、この変形例に係る固体撮像装置においても、上記第１０および第１１の実施形態に係る固体撮像装置と同様に、ＮチャネルＭＯＳトランジスタ部４０２ａと、ＰチャネルＭＯＳトランジスタ部４０２ｂと、画素１１ｇ，１１ｈとを、それぞれの母体となる半導体柱を、エッチングまたは研磨などの条件を個別に調節することなしに、同一の工程で形成することが可能である。
【００９０】
以上、実施の形態を複数挙げて本発明について詳細に説明したが、本発明の範囲は上記の実施の形態に限定されるものではないことは言うまでもない。当業者により為される改良、置換、組み合わせ等は、本発明の要旨を超えない限り、本発明の範囲に含まれるものである。
【００９１】
本出願は、２０１０年３月８日に出願された、日本国特許出願特願２０１０−０５０６７５号、及び、２０１０年１１月１２日に出願された、日本国特許出願特願２０１０−２５３５８９号に基づく。本明細書中に、その明細書、特許請求の範囲、図面全体を参照して取り込むものとする。
【符号の説明】
【００９２】
１，１ａ，１ｂ  第１の半導体層Ｎ＋層 
２，２ａ，２ｂ，２ｃ  第２の半導体層Ｐ層 
２ｉ  第２の半導体層ｉ層
３ａ，３ｂ，３ａａ，３ａｂ，３ｂａ，３ｂｂ  絶縁膜 
４ａ，４ｂ，４ａａ，４ａｂ，４ｂａ，４ｂｂ  ゲート導体層 
５ａ，５ｂ，５ａａ，５ａｂ，５ｂａ，５ｂｂ  第３の半導体層Ｎ層 
６ａ，６ｂ，６ａａ，６ａｂ，６ｂａ，６ｂｂ  第４の半導体層Ｐ＋層（フォトダイオード表面Ｐ＋層） 
７，７ａ，７ｂ  第５の半導体層Ｐ＋層 
８，８ａ，８ｂ，８ｃ  空乏層 
１０ａ，３９ａ  入射光 
１０ｃ  反射光 
１１，１１ａ〜１１ｈ  画素（島状半導体） 
１３ａａ，１３ｂｂ，１３ｂａ，１３ｂｂ  第１の導体層 
１４ａ〜１４ｃ  第１の配線導体層 
１５ａ〜１５ｃ  第２の配線導体層 
１６ａ〜１６ｃ，１７ａ〜１７ｃ  埋め込み導体層（第２の導体層） 
１８  チャネルストッパＰ＋層 
１９  フォトダイオード表面Ｐ＋層 
２０  転送ゲート電極下のチャネル 
２１  増幅ＭＯＳトランジスタ 
２２  第１の画素選択ＭＯＳトランジスタ 
２３  リセットＭＯＳトランジスタ 
２４  第２の画素選択ＭＯＳトランジスタ 
２５  信号線 
２６ａ，２６ｂ，２６ｄ  信号電荷 
２６ｃ  電荷 
２７  フォトダイオードＮ層 
２８  フォトダイオードＰ層 
２９  ホール 
３０  画素（島状半導体） 
３１  信号線Ｎ＋層 
３２  Ｐ形半導体層 
３３ａ，３３ｂ  絶縁膜 
３４ａ，３４ｂ  ゲート導体層 
３５ａ，３５ｂ  Ｎ形半導体層 
３６  Ｐ＋層 
３７ａ，３７ｂ  画素選択線 
３８ａ，３８ｂ  絶縁層 
３９ｂ  隣接画素への漏洩光 
１００  固体撮像装置 
１１１  ＭＯＳトランジスタ 
１１２  フォトダイオード 
２０１  垂直走査回路 
２０２  水平走査回路 
２０３  リセット回路 
２０４  相関二重サンプリング出力回路 
３０１  Ｐ形シリコン層 
３０２  シリコン窒化膜 
３０３，３０５，３１０，３１１ａ，３１１ｂ，３１２  シリコン酸化膜 
３０４ａ，３０４ｂ  島状半導体層 
３０６，３０９  ポリシリコン膜 
３０７  シリコン酸化膜層 
３０８  ゲート酸化膜  
４００  基板
４０１    画素駆動出力回路
４０２ａ  ＮチャネルＭＯＳトランジスタ部
４０２ｂ  ＰチャネルＭＯＳトランジスタ部
４０４ａ，４０４ｂ，４１５ａ，４１５ｂ  ＮチャネルＭＯＳトランジスタ
４０５ａ，４０５ｂ，４２０ａ，４２０ｂ  ＰチャネルＭＯＳトランジスタ
４０８ａ，４０８ｂ，４１２ａ，４１２ｂ，４１７ａ，４１７ｂ，４２２ａ，４２２ｂ  半導体柱
４０９ａ，４０９ｂ，４１３ａ，４１３ｂ，４１８ａ，４１８ｂ，４２３ａ，４２３ｂ  ゲート絶縁膜
４１０ａ，４１０ｂ，４１４ａ，４１４ｂ，４１９ａ，４１９ｂ，４２４ａ，４２４ｂ  ゲート導体層
４０７ａ，４０７ｂ、４１１ａ、４１１ｂ、４１６ａ，４１６ｂ，４２１ａ，４２１ｂ  ソース／ドレイン層
４０６ａ  Ｐウエル層
４０６ｂ  Ｎウエル層
【図１Ａ】
2011111662.tif 000003
【図１Ｂ】
2011111662.tif 000004
【図２】
2011111662.tif 000005
【図３】
2011111662.tif 000006
【図４】
2011111662.tif 000007
【図５】
2011111662.tif 000008
【図６】
2011111662.tif 000009
【図７】
2011111662.tif 000010
【図８】
2011111662.tif 000011
【図９】
2011111662.tif 000012
【図１０】
2011111662.tif 000013
【図１１】
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【図１２】
2011111662.tif 000015
【図１３】
2011111662.tif 000016
【図１４】
2011111662.tif 000017
【図１５】
2011111662.tif 000018
【図１６】
2011111662.tif 000019
【図１７】
2011111662.tif 000020
【図１８】
2011111662.tif 000021
【図１９】
2011111662.tif 000022
【図２０】
2011111662.tif 000023
【図２１】
2011111662.tif 000024
【図２２】
2011111662.tif 000025
【図２３】
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【図２４】
2011111662.tif 000027
【図２５】
2011111662.tif 000028
【手続補正書】
【提出日】平成23年11月15日(2011.11.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
上記目的を達成するために、本発明の固体撮像装置は、１個または複数の画素を有する固体撮像装置であって、前記画素が、基板上に形成された第１の半導体層と、該第１の半導体層上に形成された第２の半導体層と、前記第２の半導体層の下部の側面に形成された第１の絶縁膜と、前記第１の絶縁膜を介して前記第２の半導体層の下部の側面に形成されたゲート導体層と、前記第２の半導体層の上部の側面に形成された第３の半導体層と、前記第２の半導体層の側面と対向していない前記第３の半導体層の側面に形成された第４の半導体層と、前記第２の半導体層と前記第３の半導体層の上に形成され、且つ、前記第４の半導体層と電気的に接続された、第５の半導体層と、からなり、少なくとも、前記第３の半導体層と、前記第２の半導体層のうち該第３の半導体層が形成された上部領域と、前記第４の半導体層と、前記第５の半導体層とが、島状形状内に形成され、前記第２の半導体層と前記第３の半導体層とはダイオードを形成し、前記ダイオードはゲートとして機能し、且つ、前記第１の半導体層と前記第５の半導体層との間の前記第２の半導体層がチャネルとして機能することで接合トランジスタが形成され、前記第１の半導体層と前記第３の半導体層の間にある第２の半導体層はチャネルとして機能し、且つ、前記ゲート導体層はゲートとして機能することでＭＯＳトランジスタが形成され、前記ダイオードに電磁エネルギー波の照射により発生した信号電荷を蓄積し、前記ダイオードに蓄積された信号電荷量に応じて変化する、前記接合トランジスタに流れる電流が信号として検知され、前記ダイオードに蓄積された信号電荷が、前記ＭＯＳトランジスタのチャネルを通じて、前記第１の半導体層に除去され、前記第４の半導体層と前記第５の半導体層との電圧が同一の電圧であることを特徴とする。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
ＮチャネルＭＯＳトランジスタ部４０２ａは、基板４００上に形成された半導体基板層４０３ａと、該半導体基板層４０３ａ上に形成されたＰウエル層４０６ａと、該Ｐウエル層４０６ａ上に形成された１個または複数のＮチャネルＭＯＳトランジスタ４０４ａ，４０４ｂとから構成される。これらＮチャネルＭＯＳトランジスタ４０４ａ，４０４ｂは、半導体柱４０８ａ，４０８ｂと、ゲート絶縁層４０９ａ，４０９ｂと、ゲート導体層４１０ａ，４１０ｂと、ソース／ドレインＮ＋層４０７ａ，４０７ｂと、から構成される。ゲート絶縁層４０９ａ，４０９ｂは、半導体柱４０８ａ，４０８ｂを囲んで形成されている。ゲート導体層４１０ａ，４１０ｂは、半導体柱４０８ａ，４０８ｂを囲むように、ゲート絶縁層４０９ａ，４０９ｂ上に形成されている。ソース／ドレインＮ＋層４０７ａ，４０７ｂは、半導体柱４０８ａ，４０８ｂの上と下とに形成されている。ＮチャネルＭＯＳトランジスタ部４０２ａの、基板４００から最上部のソース／ドレインＮ＋層４０７ａ，４０７ｂまでの高さが、画素１１ｇの、基板４００から第５の半導体層Ｐ＋層７までの高さと同じになるように、ＮチャネルＭＯＳトランジスタ部４０２ａは形成されている。Ｐウエル層４０６ａは、電源に接続されており、Ｐウエル電圧を印加される。ソース／ドレインＮ＋層４０７ａ，４０７ｂに挟まれた半導体柱４０８ａ，４０８ｂは、ＮチャネルＭＯＳトランジスタ４０４ａ，４０４ｂのチャネルとして機能する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
ＰチャネルＭＯＳトランジスタ部４０２ｂは、基板４００上に形成された半導体基板層４０３ｂと、該半導体基板層４０３ｂ上に形成されたＮウエル層４０６ｂと、該Ｎウエル層４０６ｂ上に形成された１個または複数のＰチャネルＭＯＳトランジスタ４０５ａ，４０５ｂとから構成される。これらＰチャネルＭＯＳトランジスタ４０５ａ，４０５ｂは、半導体柱４１２ａ，４１２ｂと、ゲート絶縁層４１３ａ，４１３ｂと、ゲート導体層４１４ａ，４１４ｂと、ソース／ドレインＰ＋層４１１ａ，４１１ｂと、から構成される。ゲート絶縁層４１３ａ，４１３ｂは、半導体柱４１２ａ，４１２ｂを囲んで形成されている。ゲート導体層４１４ａ，４１４ｂは、半導体柱４１２ａ，４１２ｂを囲むように、ゲート絶縁層４１３ａ，４１３ｂ上に形成されている。ソース／ドレインＰ＋層４１１ａ，４１１ｂは、半導体柱４１２ａ，４１２ｂの上と下とに形成されている。ＰチャネルＭＯＳトランジスタ部４０２ｂの、基板４００から最上部のソース／ドレインＰ＋層４１１ａ，４１１ｂまでの高さが、画素１１ｇの、基板４００から第５の半導体層Ｐ＋層７までの高さと同じになるように、ＰチャネルＭＯＳトランジスタ部４０２ｂは形成されている。Ｎウエル層４０６ｂは、電源に接続されており、Ｎウエル電圧を印加される。ソース／ドレインＰ＋層４１１ａ，４１１ｂに挟まれた半導体柱４１２ａ，４１２ｂは、ＰチャネルＭＯＳトランジスタ４０５ａ，４０５ｂのチャネルとして機能する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
ＮチャネルＭＯＳトランジスタ部４０２ａは、基板４００上に形成された１個または複数のＮチャネルＭＯＳトランジスタ４１５ａ，４１５ｂから構成される。これらＮチャネルＭＯＳトランジスタ４１５ａ，４１５ｂは、半導体柱４１７ａ，４１７ｂと、ゲート絶縁層４１８ａ，４１８ｂと、ゲート導体層４１９ａ，４１９ｂと、ソース／ドレインＮ＋層４１６ａ，４１６ｂとから構成される。ゲート絶縁層４１８ａ，４１８ｂは、半導体柱４１７ａ，４１７ｂを囲んで形成されている。ゲート導体層４１９ａ，４１９ｂは、半導体柱４１７ａ，４１７ｂを囲むように、かつ、画素１１ｈのゲート導体層４ｂａ，４ｂｂと同じ高さに、ゲート絶縁層４１８ａ，４１８ｂ上に形成されている。ソース／ドレインＮ＋層４１６ａ，４１６ｂは、半導体柱４１７ａ，４１７ｂの上と下とに形成されている。ＮチャネルＭＯＳトランジスタ４１５ａ，４１５ｂの、基板４００から最上部のソース／ドレインＮ＋層４１６ａ，４１６ｂまでの高さが、画素１１ｈの、基板４００から第５の半導体層Ｐ＋層７ｂまでの高さと同じになるように、ＮチャネルＭＯＳトランジスタ４１５ａ，４１５ｂは形成されている。ソース／ドレインＮ＋層４１６ａ，４１６ｂに挟まれた半導体柱４１７ａ，４１７ｂはＮチャネルＭＯＳトランジスタ４１５ａ，４１５ｂのチャネルとして機能する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】
ＰチャネルＭＯＳトランジスタ部４０２ｂは、基板４００上に形成された１個または複数のＰチャネルＭＯＳトランジスタ４２０ａ，４２０ｂから構成される。これらＰチャネルＭＯＳトランジスタ４２０ａ，４２０ｂは、半導体柱４２２ａ，４２２ｂと、ゲート絶縁層４２３ａ，４２３ｂと、ゲート導体層４２４ａ，４２４ｂと、ソース／ドレインＰ＋層４２１ａ，４２１ｂとから構成される。ゲート絶縁層４２３ａ，４２３ｂは、半導体柱４２２ａ，４２２ｂを囲んで形成されている。ゲート導体層４２４ａ，４２４ｂは、半導体柱４２２ａ，４２２ｂを囲むように、かつ、画素１１ｈのゲート導体層４ｂａ、３ｂｂと同じ高さに、ゲート絶縁層４２３ａ，４２３ｂ上に形成されている。ソース／ドレインＰ＋層４２１ａ，４２１ｂは、半導体柱４２２ａ，４２２ｂの上と下とに形成されている。ＰチャネルＭＯＳトランジスタ４２０ａ，４２０ｂの、基板４００から最上部のソース／ドレインＰ＋層４２１ａ，４２１ｂまでの高さが、画素１１ｈの、基板４００から第５の半導体層Ｐ＋層７ｂまでの高さと同じになるように、ＰチャネルＭＯＳトランジスタ４２０ａ，４２０ｂは形成されている。ソース／ドレインＰ＋層４２１ａ，４２１ｂに挟まれた半導体柱４２２ａ，４２２ｂはＰチャネルＭＯＳトランジスタ４２０ａ，４２０ｂのチャネルとして機能する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
また、上記第１０および第１１の実施形態において、画素の第５の半導体Ｐ＋層７，７ｂと、ＮチャネルＭＯＳトランジスタ部４０２ａおよびＰチャネルＭＯＳトランジスタ部４０２部の半導体柱４０８ａ，４０８ｂ，４１２ａ，４１２ｂ，４１７ａ，４１７ｂ，４２２ａ，４２２ｂの上に形成されているソース／ドレイン層４０７ａ，４０７ｂ，４１１ａ，４１１ｂ，４１６ａ，４１６ｂ、４２１ａ，４１２ｂとの一部が別々に、イオン注入とエピタキシャル成長とにより形成されてもよい。この場合、画素の第５の半導体Ｐ＋層７，７ｂと、ＮチャネルＭＯＳトランジスタ部４０２ａおよびＰチャネルＭＯＳトランジスタ部４０２部の半導体柱４０８ａ，４０８ｂ，４１２ａ，４１２ｂ，４１７ａ，４１７ｂ，４２２ａ，４２２ｂの上に形成されているソース／ドレイン層４０７ａ，４０７ｂ，４１１ａ，４１１ｂ，４１６ａ，４１６ｂ，４２１ａ、４１２ｂとの高さ方向の位置に僅かな違いが生ずるものの、本発明の提供する効果および利点は損なわれない。例えば、この変形例に係る固体撮像装置においても、上記第１０および第１１の実施形態に係る固体撮像装置と同様に、ＮチャネルＭＯＳトランジスタ部４０２ａと、ＰチャネルＭＯＳトランジスタ部４０２ｂと、画素１１ｇ，１１ｈとを、それぞれの母体となる半導体柱を、エッチングまたは研磨などの条件を個別に調節することなしに、同一の工程で形成することが可能である。
【手続補正７】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
１個または複数の画素を有する固体撮像装置であって、
前記画素が、
基板上に形成された第１の半導体層と、
該第１の半導体層上に形成された第２の半導体層と、
前記第２の半導体層の下部の側面に形成された第１の絶縁膜と、
前記第１の絶縁膜を介して前記第２の半導体層の下部の側面に形成されたゲート導体層と、
前記第２の半導体層の上部の側面に形成された第３の半導体層と、
前記第２の半導体層の側面と対向していない前記第３の半導体層の側面に形成された第４の半導体層と、
前記第２の半導体層と前記第３の半導体層の上に形成され、且つ、前記第４の半導体層と電気的に接続された、第５の半導体層と、
からなり、
少なくとも、前記第３の半導体層と、前記第２の半導体層のうち該第３の半導体層が形成された上部領域と、前記第４の半導体層と、前記第５の半導体層とが、島状形状内に形成され、
前記第２の半導体層と前記第３の半導体層とはダイオードを形成し、
前記ダイオードはゲートとして機能し、且つ、前記第１の半導体層と前記第５の半導体層との間の前記第２の半導体層がチャネルとして機能することで接合トランジスタが形成され、
前記第１の半導体層と前記第３の半導体層の間にある第２の半導体層はチャネルとして機能し、且つ、前記ゲート導体層はゲートとして機能することでＭＯＳトランジスタが形成され、
前記ダイオードに電磁エネルギー波の照射により発生した信号電荷を蓄積し、
前記ダイオードに蓄積された信号電荷量に応じて変化する、前記接合トランジスタに流れる電流が信号として検知され、
前記ダイオードに蓄積された信号電荷が、前記ＭＯＳトランジスタのチャネルを通じて、前記第１の半導体層に除去され、
前記第４の半導体層と前記第５の半導体層との電圧が同一の電圧であることを特徴とする、固体撮像装置。
【請求項２】
前記第２の半導体層は、前記第１の半導体層と反対導電型又は実質的に真正型であり、
前記第３の半導体層は、前記第１の半導体層と同じ導電型であり、
前記第４の半導体層は、前記第１の半導体層と反対導電型であり、
前記第５の半導体層は、前記第１の半導体層と反対導電型であり、
前記第４の半導体層と前記第５の半導体層とが接続されている、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
遮光性の導電性材料から構成され、前記島状形状内に形成された前記第３の半導体層と前記第２の半導体層の前記上部領域と前記第４の半導体層とを囲むように、前記第４の半導体層の側面領域に第１の絶縁膜を介して形成された第１の導体層をさらに備え、
該第１の導体層は、前記第５の半導体層に接続されている、ことを特徴とする請求項１または２に記載の固体撮像装置。
【請求項４】
前記第１の導体層と前記ゲート導体層との間に隙間を有し、
隣接する前記画素の前記第１の導体層同士を、該画素間の隙間であって前記第１の導体層と前記ゲート導体層との隙間の近傍で接続し、かつ遮光性の導電性材料から構成される第１の配線導体層をさらに備える、ことを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記ゲート導体層を覆って形成された第２の絶縁膜をさらに備え、
前記第１の導体層が、該第２の絶縁膜を介して、少なくとも前記ゲート導体層の一部とオーバーラップするように形成されている、ことを特徴とする請求項３または４に記載の固体撮像装置。
【請求項６】
前記第１の導体層と前記ゲート導体層との間に隙間を有し、
隣接する前記画素の前記ゲート導体層同士を、該画素間の隙間であって前記第１の導体層と前記ゲート導体層との隙間の近傍で接続し、かつ遮光性の導電性材料から構成される第２の配線導体層をさらに備える、ことを特徴とする請求項３に記載の固体撮像装置。
【請求項７】
隣接する前記画素の前記第１の導体層間、隣接する前記画素の前記ゲート導体層間、または隣接する前記画素の前記第１の導体層間および該隣接する画素の前記ゲート導体層間に埋め込まれ、かつ遮光性の導電性材料から構成される第２の導体層をさらに備える、ことを特徴とする請求項３に記載の固体撮像装置。
【請求項８】
前記ゲート導体層が、遮光性の導電性材料から構成され、前記島状形状内に形成された前記第３の半導体層と前記第２の半導体層の上部領域と前記第４の半導体層とを囲むように、前記第１の絶縁膜を介して前記第４の半導体層の側面領域に延在している、ことを特徴とする請求項１または２に記載の固体撮像装置。
【請求項９】
電磁エネルギー波の照射量に応じて前記第３の半導体層と該第３の半導体層近傍の前記第２の半導体層とに信号電荷を蓄積させる手段と、
前記第５の半導体層と前記第１の半導体層近傍の前記第２の半導体層との間に流れる電流を測定することにより、前記蓄積された信号電荷の量を測定し信号を読み出す信号読み出し手段と、
前記ゲート導体層にオン電圧を印加して前記第１の半導体層と前記第３の半導体層との間の前記第２の半導体層を含む領域にチャネルを形成することにより、前記第３の半導体層に蓄積された信号電荷を前記第１の半導体層に流して除去するリセット手段と、
を備え、
前記信号読み出し手段は、前記第１の半導体層の電位、前記第５の半導体層の電位、前記第３の半導体層と該第３の半導体層近傍の前記第２の半導体層とに信号電荷が蓄積されていないときの該第３の半導体層内の最も深い電位、の順番に深くなるように電位関係を設定し、
前記リセット手段は、前記第５の半導体層の電位、前記第３の半導体層と該第３の半導体層近傍の前記第２の半導体層とに信号電荷が蓄積されていないときの該第３の半導体層内の最も深い電位、前記ゲート導体層にオン電圧が印加されたときの前記第１の半導体層と前記第３の半導体層との間の前記第２の半導体層を含む領域のチャネル電位、前記第１の半導体層の電位、の順番に深くなるように電位関係を設定する、ことを特徴とする請求項１乃至８のいずれか１項に記載の固体撮像装置。
【請求項１０】
前記信号読み出し手段が設定した前記電位関係において、前記第３の半導体層と該第３の半導体層近傍の前記第２の半導体層とに信号電荷が蓄積されていないときは、前記第２の半導体層のうち前記第３の半導体層が形成された前記上部領域に形成された空乏層が、該第２の半導体層の該上部領域を占有せしめ、
前記信号読み出し手段が設定した前記電位関係において、前記第３の半導体層と該第３の半導体層近傍の前記第２の半導体層とに信号電荷が蓄積されているときは、該蓄積された信号電荷の量に応じて、前記空乏層の厚さが変化する、ことを特徴とする請求項９に記載の固体撮像装置。
【請求項１１】
前記画素を駆動し前記画素から信号を取り出す画素駆動出力手段を備え、
前記画素駆動出力手段は、複数のＳｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒから構成されることを特徴にする請求項１に記載の固体撮像素子。
【請求項１２】
前記画素を駆動し前記画素から信号を取り出す画素駆動出力手段を備え、
前記画素駆動出力手段は、複数のＳｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒから構成され、
前記Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒは、それぞれ、ゲート導体層を備え、
前記複数のＳｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒのゲート導体層と１個または複数の前記画素の前記第１の導体層とは、同じ高さに形成されていることを特徴とする請求項３に記載の固体撮像装置。
【国際調査報告】
2011111662.tif 000029
2011111662.tif 000030
2011111662.tif 000031
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