(57)【要約】  複数の不揮発性メモリセルが備えられた不揮発性半導体記憶装置であって、不揮発性メモリセルは、第１の半導体層内に離間して形成された第１のソース・ドレイン領域３０と、第１のソース領域と第１のドレイン領域との間に形成された第１のチャネル領域２０と、第１のソース領域と第１のドレイン領域との間の第１のチャネル領域２０上に形成されたブロック絶縁膜６０と、ブロック絶縁膜６０上に形成された電荷蓄積層５０と、電荷蓄積層５０上に形成されたトンネル絶縁膜４０と、トンネル絶縁膜４０上に形成された第２の半導体層７０内に形成された第２のチャネル領域９０と、第２の半導体層７０内に形成され、第２のチャネル領域９０を挟んで対向するように形成された第２のソース・ドレイン領域８０と、を備え、第１のチャネル領域２０のドーパント不純物濃度が第２のチャネル領域９０のドーパント不純物濃度よりも高いことを特徴とする不揮発性半導体記憶装置。
2011024213.tif 000002
【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルが備えられた不揮発性半導体記憶装置であって、
前記不揮発性メモリセルは、
第１の半導体層に離間して形成された第１のソース・ドレイン領域と、
前記第１のソース領域と前記第１のドレイン領域との間に形成された第１のチャネル領域と、
前記第１のソース領域と前記第１のドレイン領域との間の前記第１のチャネル領域上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された第２の半導体層内に形成された第２のチャネル領域と、
前記第２の半導体層内に形成され、前記第２のチャネル領域を挟んで対向するように形成された第２のソース・ドレイン領域と、
を備え、
前記第１のチャネル領域のドーパント不純物濃度が前記第２のチャネル領域のドーパント不純物濃度よりも高いことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の半導体層は半導体基板の表面部に形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２の半導体層は半導体基板の表面部に形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のチャネル領域と前記第２のチャネル領域は異なる導電型の半導体であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１のチャネル領域はｎ型半導体であり、第２のチャネル領域はｐ型半導体であること特徴する請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記第１のチャネル領域のドーパント不純物濃度は１０１７ｃｍ−３以上１０２０ｃｍ−３以下であり、かつ、前記第２のチャネル領域のドーパント不純物濃度の５倍〜５０倍であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
前記不揮発性メモリセルが複数個直列に接続され、この直列接続部の両端に選択ゲート・トランジスタを接続したＮＡＮＤ型メモリセル・ユニットを有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリに使われるメモリセル・トランジスタは、世代とともに微細化が進んでいる。しかし、トランジスタのゲート長の微細化の進展に対して絶縁膜の薄膜化が遅れているために、微細化したメモリセル・トランジスタを用いてデータの書き込み／消去および読み出しを行う際の特性に問題が生じる。【０００３】
つまり、メモリセル・トランジスタの読み出し時におけるショートチャネル効果と、ＮＡＮＤ列の書き込み時における非選択メモリセルの誤書き込みの相反関係が生じてしまう。ここで、「ショートチャネル効果」とは、ＭＩＳ型トランジスタのゲート長が小さくなると、ゲート電極がチャネル領域を制御できなくなり、明瞭なトランジスタのＯＮ，ＯＦＦ特性が得られなくなることを言う。ショートチャネル効果を抑制するためには、トランジスタの基板不純物濃度を上げる必要がある。しかし、基板不純物濃度を増加させると、書き込み時の非選択メモリセルでチャネル電位が上がりにくくなる。その場合には、非選択セルの絶縁膜に大きな電界がかかることになり、誤書き込みが起こりやすくなる。【０００４】
一方、トランジスタの基板不純物濃度を減少させると誤書き込みは減少するが、読み出し時にショートチャネル効果が顕著に現れる。以上のように、ショートチャネル効果抑制と誤書き込み抑制を両立できないという相反関係が存在し、それはゲート長が微細化すればするほど深刻になる。【０００５】
また、とりわけ電荷蓄積層に絶縁膜（シリコン窒化膜）を使うＭＯＮＯＳ型メモリセルに関するものであるが、ＭＯＮＯＳメモリで書き込み／消去を繰り返すと電荷注入を行う側の基板界面に欠陥が発生し、メモリセルのトランジスタのＩｄ−Ｖｇ特性（伝達特性）が劣化するという問題がある。ここで、電荷蓄積層とは、一般に、浮遊ゲート電極のような導電性の層、ナノドットメモリのように離散的な導電性の層、もしくはＭＯＮＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ）におけるシリコン窒化膜のようなトラップを含む絶縁膜層などのことを言う。【０００６】
なお、公知の技術としては、この劣化を回避するためにｐチャネルのＭＯＮＯＳトランジスタを形成し、ゲート電極側からキャリアを注入して書き込み／消去を行い、それとは反対側の基板側界面のチャネルでデータを読み出す方法がある。【０００７】
特許文献１に記載の発明では電荷注入とデータ読み出しを行う領域が異なるが、電荷注入を行うためのゲート電極はドーパント不純物濃度の高い多結晶シリコン、もしくは金属で形成されている。すなわち、ゲート側にチャネル領域を持つトランジスタが形成されているわけではない。したがって、選択ゲート・トランジスタによる電荷供給の制御によって、データ読み出し時にはゲート側に反転層を形成するが、書き込み時の非選択セルではゲート側に空乏層を形成する(反転層は形成しない)など、ゲート側の空乏層に関する制御を行うことは不可能である。そのため、この特許文献１に記載の発明では、基板側にのみ存在する空乏層が、書き込み時の非選択セルにおける空乏層の伸張と、読み出し時の空乏層幅の縮小によるショートチャネル効果の抑制という二つの役割を受け持たなければならないという欠点がある。この矛盾点はメモリセルの微細化に伴ってますます顕在化してしまう。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許出願公開第２００７／００２９６２５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで、本発明の目的は、メモリセルにおけるショートチャネル効果の抑制と誤書き込みの防止の両方を実現することができ、さらに、ＭＯＮＯＳ型メモリセルにおいては、界面欠陥による特性劣化を回避することができる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の不揮発性半導体記憶装置は、複数の不揮発性メモリセルを配置して構成される不揮発性半導体記憶装置であって、前記不揮発性メモリセルは、第１の半導体層に離間して形成された第１のソース・ドレイン領域と、前記第１のソース領域と前記第１のドレイン領域との間に形成された第１のチャネル領域と、前記第１のソース領域と前記第１のドレイン領域との間の前記第１の半導体層上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された第２の半導体層内に形成された第２のチャネル領域と、
前記第２の半導体層内に形成され、前記第２のチャネル領域を挟んで対向するように形成された第２のソース・ドレイン領域と、を備え、前記第１のチャネル領域のドーパント不純物濃度が前記第２のチャネル領域のドーパント不純物濃度よりも高いことを特徴とする。【００１１】
なお、トンネル絶縁膜とは、高電界を印加することで電荷を通過させ、電荷蓄積層に電荷を導く目的で導入する絶縁膜である。また、ブロック絶縁膜とは、メモリセルを通過しようとする電流を遮断する目的で導入する絶縁膜であり、高電界領域でトンネル絶縁膜よりも電流が流れにくい絶縁膜のことを言う。ブロック絶縁膜はトンネル絶縁膜よりも大きな容量を持つのが通常である。なぜならば、ブロック絶縁膜の容量を大きくすればトンネル絶縁膜にかかる電圧の割合が大きくなるからである。ブロック絶縁膜の容量をトンネル絶縁膜よりも大きくするためには、（１）面積を大きくする、（２）誘電率を大きくする、（３）膜厚を薄くする、などの方法が採られる。
【発明の効果】
【００１２】
本発明によれば、非選択メモリセルの誤書き込みを抑制し、同時にショートチャネル効果を抑えたデータ読み出しができるメモリセルを実現できる。さらに、ＭＯＮＯＳ型のメモリセルでは、書き込み／消去時の欠陥発生がデータ読み出しに影響を与えないようにすることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の図。
【図２】従来のメモリセルの基本原理について示す図
【図３】本発明の第２の実施形態に係る不揮発性半導体記憶装置の図。
【図４】本発明の第２の実施形態に係るＮＡＮＤ型メモリセル・ユニットを示す図。
【図５】本発明の第２の実施形態に係るメモリセルアレイの図。
【図６】本発明の第２の実施形態に係る不揮発性半導体記憶装置の図。
【図７】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す図。
【図８】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す図。
【図９】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す図。
【図１０】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す図。
【図１１】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す図。
【図１２】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す図。
【図１３】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す図。
【図１４】本発明の第２の実施形態に係る不揮発性半導体記憶装置の変形例を示す図。
【図１５】本発明の第３の実施形態に係る不揮発性半導体記憶装置を示す図。
【発明を実施するための形態】
【００１４】
以下、図面を参照しつつ本発明の実施形態について説明する。また、以下説明する図面において、符号が一致するものは、同じものを示しており、重複した説明は省略する。
【００１５】
（第１の実施形態）
図１は、本発明に係るメモリセルの概略図である。不揮発性半導体記憶装置は、複数の不揮発性メモリセルから構成される。
【００１６】
本実施形態の不揮発性半導体記憶装置を構成するメモリセルは、半導体基板１０上に形成されており、半導体基板１０を構成する半導体層内に離間して形成された第１のソース・ドレイン領域３０と、第１のソース・ドレイン領域３０の間に存在する第1のチャネル領域２０の上に形成されたブロック絶縁膜６０と、ブロック絶縁膜６０上に形成された電荷蓄積層５０と、電荷蓄積層５０上に形成されたトンネル絶縁膜４０と、トンネル絶縁膜４０上に形成され、半導体層７０内に形成された第２のチャネル領域９０と、半導体層７０内に形成され、第２のチャネル領域９０を挟む第２のソース・ドレイン領域８０から構成される。
【００１７】
ここで、チャネル領域とはポテンシャルのかかった状態で、チャネルを形成しうる領域をいう。また、従来技術で述べたように、電荷蓄積層とは、一般に、浮遊ゲート電極のような導電性の層、ナノドットメモリのように離散的な導電性の層、もしくはＭＯＮＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ）におけるシリコン窒化膜のようなトラップを含む絶縁膜層などのことを言う。なお、ブロック絶縁膜についても従来技術で述べたように、メモリセルを通過しようとする電流を遮断する目的で導入する絶縁膜であり、高電界領域でトンネル絶縁膜よりも電流が流れにくい絶縁膜のことを言う。ブロック絶縁膜はトンネル絶縁膜よりも大きな容量を持つのが通常である。なぜならば、ブロック絶縁膜の容量を大きくすればトンネル絶縁膜にかかる電圧の割合が大きくなるからである。ブロック絶縁膜の容量をトンネル絶縁膜よりも大きくするためには、（１）面積を大きくする、（２）誘電率を大きくする、（３）膜厚を薄くする、などの方法が採られる。
【００１８】
半導体基板１０、半導体層７０は、単結晶Ｓｉが一般的であるが、他には多結晶Ｓｉ、アモルファスＳｉ、Ｇｅ、化合物半導体、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）、有機高分子等が挙げられる。
【００１９】
トンネル絶縁膜４０は、Ｓｉの酸化物を含む単層膜若しくは積層膜を用いるのが一般的である。また、トンネル絶縁膜の性能と信頼性の向上のために、膜中に窒素を添加することがある。
【００２０】
電荷蓄積層５０は、窒化シリコン（Ｓｉ３Ｎ４）を用いるのが一般的であるが、それ以外にも、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）及びランタン・アルミネート（ＬａＡｌＯ３）など用いることができる。
【００２１】
ブロック絶縁膜６０は、酸化シリコンＳｉＯ２、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、及び、ランタン・アルミネート（ＬａＡｌＯ３）などを用いることができる。
【００２２】
図１は、ゲート側にトンネル絶縁膜４０を配置し、ゲート側からキャリア注入を行っているが（矢印１００の方向）、これを上下逆にして、半導体基板１０側にトンネル絶縁膜４０を配置し、半導体基板１０側からキャリア注入を行う構成も可能であり、本実施形態の概念の本質的な部分は変わらない。
【００２３】
つまり、本実施形態はトンネル絶縁膜４０をゲート側に、ブロック絶縁膜６０を基板側に配置しているが、それとは逆に、トンネル絶縁膜４０を基板側に、ブロック絶縁膜６０をゲート側に配置した構成も可能である。
【００２４】
次に、本実施形態の動作原理について説明する。
【００２５】
図２は、従来のメモリセルの基本原理について示す図である。
【００２６】
図２は従来のメモリセルの構造と、その動作を模式的に示している。メモリセルは半導体基板１０側の第１のチャネル領域２０から電荷を注入して書き込み／消去を行い（矢印１１０の方向）、書き込み／消去を行った側の第１のチャネル領域２０を用いてデータの読み出しを行う。
【００２７】
この場合には、背景技術の項で説明したように、読み出し時のショートチャネル効果の抑制と、書き込み時の非選択メモリセルにおける誤書込みの抑制を両立することができない。なぜならば、第１のチャネル領域２０の空乏層が矛盾する二つの役割を担うからである。その役割とは、ひとつは書き込み時の非選択セルにおける空乏層の伸張である。また、もう１つの役割は、データ読み出し時の空乏層幅の抑制である。図２に示した従来のメモリセル構造では、メモリセルが微細化すればするほど、第１のチャネル領域２０の空乏層の２つの役割に矛盾が生じることになる。そのため、従来のメモリセル構造ではメモリセルの微細化が困難である。
【００２８】
このような課題を解決するための本実施形態（図１）では、チャネル領域の空乏層幅（もしくはドーパント不純物濃度）に課せられる矛盾を解消するために、書き込み時の非選択セルで空乏層を伸ばす役割と、データ読み出し時に空乏層幅を抑えてショートチャネル効果を抑制する役割を、それぞれ別の場所に配置することにした。
【００２９】
つまり、図１に示すように、本実施形態は、第２のチャネル領域９０を設けることにより、空乏層の２つの役割を分離したことに特徴がある。具体的には、トンネル絶縁膜４０側の半導体領域のドーパント不純物濃度を低くし、ブロック絶縁膜６０側の半導体領域のドーパント不純物濃度を高くする。そして、データ読み出しは、ブロック絶縁膜６０側の半導体領域に形成されるトランジスタの第１のチャネル領域２０を用いて行う。
【００３０】
このような本実施形態の構成によれば、以下の効果が得られる。まず、書き込み時に電荷を注入する側のトンネル絶縁膜４０と半導体層７０との界面のドーパント不純物濃度を低めに設定することで、書き込み時の非選択メモリセルにおいて空乏層を伸張することができる。その結果、トンネル絶縁膜４０にかかる電圧を低減して誤書き込みを防止することができる。なお、書き込み時のメモリセルでは選択セル/非選択セルのいずれにおいてもショートチャネル効果の抑制は求められないので、チャネル領域のドーパント不純物濃度を低く設定できる。
【００３１】
一方では、本実施形態はデータ読み出し側の半導体基板１０表面のドーパント不純物を高くし、データ読み出し側（ブロック絶縁膜６０側）のトランジスタのショートチャネル効果を抑制している。そのため、間違いの無いデータの読み出しが可能となる。
【００３２】
なお、電荷注入を行った側とは反対側の半導体基板１０とブロック絶縁膜６０との界面でデータ読み出しをすることで、さらに以下の二つの効果を得ることができる。
【００３３】
第１の効果は、書き込み／消去の繰り返しによって当該界面に欠陥が発生し閾値電圧が変動するのを避けられることである。なぜならば、本実施形態の構造の場合、データ読み出し側の半導体基板１０とブロック絶縁膜６０との界面は電荷の通過が殆ど無いために欠陥の発生を抑制できるからである。また、第２の効果は、ＭＯＮＯＳ型メモリセルでは「近接効果」（セル間干渉）を抑制できることである。なぜならば、ＭＯＮＯＳ型メモリセルではデータ読み出し側の界面に近い電荷蓄積層５０／ブロック絶縁膜６０界面に電荷が捕獲されるためである。
【００３４】
それとは対照的に、図２に示すように、通常のＭＯＮＯＳ型メモリセルでは、キャリア注入及びデータ読み出しを行う第１のチャネル領域２０と電荷蓄積層５０／ブロック絶縁膜６０界面との電気的な距離が遠いので、隣接メモリセル間の干渉効果が無視できない。
【００３５】
一方で、本実施形態のメモリセルでは図１に示すように、電荷注入と反対側の半導体表面（第１のチャネル領域２０）でデータ読み出しを行うので、第１のチャネル領域２０と電荷蓄積層５０／ブロック絶縁膜６０界面との電気的な距離が近くなり、隣接メモリセル間の干渉効果が小さくなる。
【００３６】
ここで、データ読み出しを行う半導体層２０と、捕獲電荷の存在する電荷蓄積層５０／ブロック絶縁膜６０界面との距離が近ければ隣接メモリセル間の干渉効果が小さくなることは、以下の理由による。半導体層２０に近い位置にメモリセルの捕獲電荷があると、その電荷から伸びる電気力線が半導体層２０で終端される割合が大きくなり、隣接セルの電荷蓄積層５０(もしくは電荷蓄積層５０／ブロック絶縁膜６０界面)で終端されにくくなる。一方、半導体層２０から遠い位置に電荷があると、電気力線が半導体層２０に届きにくくなり、隣接セルの電荷蓄積層５０(もしくは電荷蓄積層５０／ブロック絶縁膜６０界面)で終端される割合が大きくなる。以上のことから、半導体層２０に近い位置に電荷が存在する場合のほうが、隣接セル間の干渉効果が小さい。
【００３７】
本実施形態は、電荷注入を行う第２のチャネル領域９０とデータ読み出しを行う第１のチャネル領域２０をメモリセルの絶縁膜スタックの上下にそれぞれ設けることによって、空乏層の２つの役割を分離したことに特徴がある。すなわち、書き込み時の非選択セルにおける空乏層の伸張は第２のチャネル領域９０で対応し、また、データ読み出し時のトランジスタ動作に必要な高ドーパント不純物濃度は第１のチャネル領域２０で対応する。このように空乏層の役割を空間的に分けたことによって、トランジスタの微細化に伴って顕在化する空乏層に対する要求の矛盾点を解消することができる。したがって、本実施形態の構造を用いると、メモリセルの微細化をさらに推進することが可能になる。
【００３８】
（第２の実施形態）
図３は、本発明の第２の実施形態に係わる不揮発性半導体記憶装置のメモリセルの概略図を示す。本実施形態では、第２のチャネル領域９０は半導体基板１５内に配置されている。図３（ａ）は第２のチャネル領域９０のチャネル長方向に沿う断面図、図３（ｂ）は第２のチャネル領域９０のチャネル幅方向に沿う断面図である。これらの図において、チャネル長方向とは、ビット線が延びるカラム方向のことであり、チャネル幅方向とは、ワード線（第１のチャネル領域２０と第１のソース・ドレイン領域３０）が延びるロウ方向のことである。
【００３９】
ｐ型シリコン基板（半導体基板１５）の表面部には、ｎ＋型ソース・ドレイン拡散層（第２のソース・ドレイン領域８０）が互いに離間して配置されている。ソース拡散層とドレイン拡散層との間が第２のチャネル領域９０である。不揮発性メモリセルがオン状態になると、第２のチャネル領域９０には、第２のソース・ドレイン領域８０を電気的に導通させるチャネルが形成される。
【００４０】
なお、第２のソース・ドレイン領域８０は、通常はｎ＋型拡散層で構成されるが、このようなメモリセルを複数個直列に接続してＮＡＮＤ型メモリセル・ユニットを構成する場合は、必ずしも第２のソース・ドレイン領域８０にｎ＋型拡散層を形成しなくてもよい。
【００４１】
これは、隣接するメモリセルのゲートからのフリンジ電界が半導体基板１５表面に誘起する反転層をソース・ドレイン電極として用いることができるからである。この場合は、第２のソース・ドレイン領域８０にｎ＋型シリコンの拡散層を形成せず、第２のソース・ドレイン領域８０はｐ型半導体のままでよい。
【００４２】
ＮＡＮＤ型メモリセル・ユニットを構成する場合、例えば、図４に示すように、メモリセル１０５が複数個直列に接続され、この直列接続部の両端に選択ゲート・トランジスタ３０１、３０３を接続したＮＡＮＤ型メモリセル・ユニットを構成することができる。これら複数のメモリセル１０５はセル・トランジスタ列３０２を構成する。選択ゲート・トランジスタ３０１、３０３は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造であることが好ましい。
【００４３】
次に、半導体基板１５の上に配置されたゲートスタックの構成について述べる。前記の第２のチャネル領域９０の上には、トンネル絶縁膜４０として、例えば厚さ５ｎｍのシリコン酸窒化膜（ＳｉＯＮ）が配置される。このシリコン酸窒化膜の平均組成は、例えば（ＳｉＯ２）０．８（Ｓｉ３Ｎ４）０．２とする。また、トンネル絶縁膜４０上には、電荷蓄積層５０として、厚さ５ｎｍのシリコン窒化膜（Ｓｉ３Ｎ４）が配置されている。この電荷蓄積層５０上には、ブロック絶縁膜６０として、例えば厚さ１５ｎｍのアルミナ（Ａｌ２Ｏ３）膜が配置される。このブロック絶縁膜６０上には、第１のチャネル領域２０となるｎ型の半導体層７５が配置されている。図３（ｂ）から分かるように、第１のチャネル領域２０に隣接してｐ＋型の第１のソース・ドレイン領域３０が配置される。
【００４４】
また、トンネル絶縁膜４０及び電荷蓄積層５０は、ロウ方向に複数形成され、これらはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離絶縁層１２０により互いに分離されている。また、電荷蓄積層５０の上に配置されたブロック絶縁膜６０はロウ方向に延びている。また、第１のチャネル領域２０と、ｐ＋型の第１のソース・ドレイン領域３０は、ロウ方向に複数個配置されており、これらは、制御ゲート電極（ワード線）として機能したり、また、直列に配置されたトランジスタとして機能したりする。
【００４５】
なお、本実施形態は、ブロック絶縁膜６０がワード線方向に延長された構造をしている。このような構造にすれば、ワード線方向のフリンジ電界による電界の逃げが少なくなり、メモリセル・トランジスタを微細化しても第１のチャネル領域２０からの電界を効率良くトンネル絶縁膜４０まで伝達できるというメリットが得られる。
【００４６】
ここで、半導体基板１５の第２のチャネル領域９０におけるｐ型ドーパント不純物濃度は、本実施形態では１×１０１８ｃｍ−３とした。また、制御ゲート電極として機能する第１のチャネル領域２０におけるｎ型ドーパント不純物濃度は、１×１０１９ｃｍ−３とした。
【００４７】
以上のように、第１のチャネル領域２０におけるドーパント不純物濃度は、第２のチャネル領域９０におけるドーパント不純物濃度よりも高くなっている。なお、第１のチャネル領域２０のドーパント不純物濃度は、第２のチャネル領域９０のドーパント不純物濃度よりも約１桁程度（５〜５０倍程度）高いのが望ましい。このことは簡単なＣ−Ｖ特性の計算からわかる。本実施形態のドーパント不純物濃度の組み合わせを用いる場合は、書き込み時に、非選択メモリセルで実効電界５ＭＶ／ｃｍ、選択メモリセルで１５ＭＶ／ｃｍの実効電界を得るように動作電圧を設定することができる。すなわち、書き込みセルと非書き込みセルの区別を明確につけることができる。なぜならば、通常のトンネル絶縁膜（ＳｉＯ２）の書き込みの閾値電界は実効電界で約７ＭＶ／ｃｍだからである。
【００４８】
なお、「実効電界」とは電束密度をＳｉＯ２の誘電率で除した値であり、「ＳｉＯ２換算電界」とも呼ばれる。
【００４９】
一方、第１のチャネル領域２０のドーパント不純物濃度と第２のチャネル領域９０のドーパント不純物濃度が約２桁異なる場合について同様の計算を行えば、適切な電界条件を見つけるのが難しいことがわかる。したがって、第１のチャネル領域２０のドーパント不純物濃度は、第２のチャネル領域９０のドーパント不純物濃度よりも約１桁程度（５〜５０倍程度）高いのが適切である。
【００５０】
なお、データ読み出しを行う第１のチャネル領域２０のドーパント不純物濃度は、ＩＴＲＳ (Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）を参考にすると、概ね１０１７〜１０１８ｃｍ−３以上が必要である。また、第１のチャネル領域２０のドーパント不純物濃度が極めて高く、縮退した半導体になれば空乏層の形成が難しい。したがって、第１のチャネル領域２０のドーパント不純物濃度は１０２０ｃｍ−３以下にすべきである。以上のことから、第１のチャネル領域２０のドーパント不純物濃度の望ましい範囲は、１０１７ｃｍ−３以上１０２０ｃｍ−３以下である。
【００５１】
また、本実施形態で用いるトンネル絶縁膜４０の膜厚は２〜８ｎｍ程度が望ましい。本実施形態ではトンネル絶縁膜４０としてシリコン酸窒化膜を用いたが、膜中欠陥を低減する観点からシリコン酸窒化膜の平均組成は、（ＳｉＯ２）ｘ（Ｓｉ３Ｎ４）１−ｘにおいて０．７５＜ｘ＜１とするのが望ましい。勿論、ｘ＝１の極限の組成に相当するシリコン酸化膜（ＳｉＯ２）をトンネル絶縁膜４０に用いても構わない。なお、トンネル絶縁膜４０にシリコン酸窒化膜を用いれば、正孔に対する電位障壁が小さくなるので、メモリセルの消去動作が速くなる効果が得られる。同様に、トンネル絶縁膜４０として、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯトンネル絶縁膜）などの積層トンネル絶縁膜を用いてもよく、この場合も消去動作が速くなる。
【００５２】
本実施形態で用いる電荷蓄積層５０としてのシリコン窒化膜の膜厚は２〜１０ｎｍ程度が望ましい。また、このシリコン窒化膜は、必ずしも化学量論的組成を持つＳｉ３Ｎ４である必要はなく、膜中トラップ密度を増大させるためにＳｉリッチの組成にしてもよいし、トラップ準位を深くするために窒素リッチの組成にしてもよい。また、電荷蓄積層５０としてのシリコン窒化膜は、酸素を含有していてもかまわない。さらに、このシリコン窒化膜は必ずしも均一な組成の膜である必要はなく、その組成が膜厚方向で変化してもかまわない。
【００５３】
また、本実施形態で用いるブロック絶縁膜６０としてのアルミナの膜厚は５〜２０ｎｍ程度が望ましい。また、ブロック絶縁膜６０としてのアルミナは、膜中欠陥の低減のために、若干の窒素を膜中に含んでいても構わない。さらに、ブロック絶縁膜６０は必ずしも単層のアルミナ膜で構成される必要はなく、例えばアルミナ膜／シリコン酸化膜／アルミナ膜（ＡＯＡ膜）などの積層ブロック絶縁膜を用いてもよい。
【００５４】
本実施形態で用いる第１のチャネル領域２０およびそれに隣接するｐ＋型の第１のソース・ドレイン領域３０は多結晶シリコンで形成しているが、アモルファス・シリコンもしくは単結晶シリコンで形成しても構わない。また、ｐ＋型の第１のソース・ドレイン領域３０をメタルもしくはシリサイドで置換したショットキー障壁ソース・ドレインを用いても構わない。その際に、第１のチャネル領域２０とｐ＋型の第１のソース・ドレイン領域３０の界面にドーパント不純物を偏析させてショットキー障壁を高くする方法を用いてもよい。
【００５５】
図５は、本実施形態のメモリアレイを上側から見た模式図である。ワード線（ＷＬ）とビット線（ＢＬ）の交差する部分にトンネル絶縁膜４０、電荷蓄積層５０、ブロック絶縁膜６０からなるゲートスタックが存在する。この構造から明らかなように、ゲートスタックの上下にそれぞれトランジスタが配置されているので、ワード線（ＷＬ）とビット線（ＢＬ）の機能は相互に対称であり、互いに入れ替えることが可能である。すなわち、ワード線（ＷＬ）を用いてデータ読み出しをする場合は、ワード線（ＷＬ）はビット線としての働きをする。そのため、回路構成としては、ビット線側だけでなく、ワード線側にも読み出し回路を接続することが必要である。
【００５６】
なお、このメモリセルの駆動方法としては、半導体基板１５の表面からトンネル絶縁膜４０を介してシリコン窒化膜（電荷蓄積層５０）に電荷を注入することで書き込み／消去動作を行い、第１のチャネル領域２０を流れるチャネル電流の有無でデータ読み出しを行う。
【００５７】
次に、図３のメモリセルの製造方法について説明する。
【００５８】
図７〜図１３において、（ａ）は第２のチャネル領域９０のチャネル長方向に沿う断面図、（ｂ）は、第２のチャネル領域９０のチャネル幅方向に沿う断面図である。
【００５９】
まず、図７（ａ）（ｂ）に示すように、ｐ型不純物がドーピングされたシリコン基板（半導体基板１５: 基板内のウェルの場合を含む）の表面を洗浄した後に、８００℃から１０００℃の温度範囲の熱酸化法で、厚さ約５ｎｍのシリコン酸化膜を形成する。続いて、プラズマ窒化法を用いてシリコン酸化膜を窒化し、トンネル絶縁膜４０としてのシリコン酸窒化膜を形成する。
【００６０】
続いて、６００℃から８００℃の温度範囲において、ジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を原料ガスとするＬＰＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法で、トンネル絶縁膜４０上に電荷蓄積層５０としての厚さ５ｎｍのシリコン窒化膜を形成する。
【００６１】
そして、このシリコン窒化膜（電荷蓄積層５０）上に、素子分離領域を加工するためのマスク材１３０を形成する。このマスク材１３０上にフォトレジストを形成し、フォトレジストを露光及び現像する。そして、ＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）法により、フォトレジストのパターンをマスク材１３０に転写する。この後、フォトレジストを除去する。
【００６２】
この状態で、マスク材１３０をマスクにして、ＲＩＥ法により、電荷蓄積層５０、及びトンネル絶縁膜４０を順次エッチングし、ロウ方向に隣接するメモリセル同士を分離するスリット１４０を形成する。さらに、ＲＩＥ法により、半導体基板１５をエッチングし、半導体基板１５に、深さ約１００ｎｍの素子分離トレンチ１５０を形成する。
【００６３】
次いで、図８（ａ）（ｂ）に示すように、ＣＶＤ法により、スリット１４０及び素子分離トレンチ１５０からなる溝を完全に満たす、埋め込み酸化膜であるシリコン酸化膜（素子分離絶縁膜１２０）を形成する。続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、マスク材１３０が露出するまでシリコン酸化膜（素子分離絶縁膜１２０）を研磨し、シリコン酸化膜（素子分離絶縁膜１２０）の表面を平坦化する。
【００６４】
次いで、ウェットエッチング法によって、埋め込み酸化膜（素子分離絶縁膜１２０）のエッチバックを行う。このエッチバックによって、マスク材１３０底面の高さと、埋め込み酸化膜（素子分離絶縁膜１２０）の表面の高さとが一致するようにする。続いて、マスク材１３０を選択的に除去する。
【００６５】
次いで、図９（ａ）（ｂ）に示すように、２００℃から４００℃の温度範囲において、ＴＭＡ（Ａｌ（ＣＨ３）３）と、Ｈ２Ｏ若しくはＯ３を原料とするＡＬＤ（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）法で、ブロック絶縁膜６０として約１５ｎｍの厚さのアルミナ膜を形成する。続いて、ブロック絶縁膜６０上に、例えば５５０℃から６５０℃の温度範囲で、シランＳｉＨ４を原料ガスとするＣＶＤ法を用いて、第１のチャネル領域２０となる半導体層７５（多結晶シリコン、もしくはアモルファス・シリコン）を堆積する。
【００６６】
次いで、図１０（ａ）（ｂ）に示すように、第１のチャネル領域２０となる半導体層７５の上にマスク材１３０を形成する。このマスク材１３０は、例えばシリコン窒化膜の堆積で形成する。このマスク材１３０の上にフォトレジストを形成し、フォトレジストを露光及び現像する。そして、ＲＩＥ法により、フォトレジストのパターンをマスク材１３０に転写する。その後、フォトレジストを除去する。その結果として、カラム方向に延びるマスク材１３０の線パターンが形成される。
【００６７】
次に、図１１（ａ）、（ｂ）に示すように、マスク材１３０をマスクとして、イオン注入法によってｐ型ドーパント不純物（例えばボロン）を注入する。そして、活性化アニールによってｐ＋型ソース・ドレイン電極を形成する。なお、ｐ型ドーパント不純物が横方向に拡散し過ぎないように、活性化アニールの条件に留意が必要である。
【００６８】
次に、マスク材１３０を剥離した後に、別のマスク材１３０（典型的にはシリコン窒化膜）を堆積し、今度はロウ方向に延びる線パターンを形成する。
【００６９】
そして、図１２（ａ）（ｂ）に示すように、マスク材１３０をマスクにして、ＲＩＥ法により、第１のチャネル領域２０となる半導体層７５、ブロック絶縁膜６０、電荷蓄積層５０、及びトンネル絶縁膜４０を順次エッチングし、ＭＯＮＯＳゲートスタックの形状を形成する。
【００７０】
これ以降は、ＣＶＤ法によりＭＯＮＯＳゲートスタックの側面に薄いシリコン酸化膜を形成する処理（図示せず）を行う。次に、図１３（ａ）（ｂ）に示すように、イオン注入法によりセルフアラインでリン（若しくは砒素、アンチモン）を導入し熱工程を施すことで、半導体基板１５上の第２のチャネル領域９０に隣接したｎ＋型ソース・ドレイン拡散層８０を形成し、メモリセルを完成する。そして、最後に、ＣＶＤ法により、電極側壁酸化膜１６０、メモリセルを覆う層間絶縁膜１７０を形成する。
【００７１】
なお、上述の製造方法は一例に過ぎず、これ以外の製造方法により、図３のメモリセルを形成しても構わない。
【００７２】
例えば、第２のチャネル領域９０のｎ＋型ソース・ドレイン８０、および第１のチャネル領域２０のｐ＋型ソース・ドレイン３０は、イオン注入法のほか、不純物をドープした多結晶シリコンを堆積する方法、または固相拡散の方法などで形成しても構わない。
【００７３】
また、半導体基板１５の上部に配置されるＭＯＮＯＳゲートスタック絶縁膜の製造方法として、以下の変形が可能である。トンネル絶縁膜４０の形成工程のうち、熱酸化の方法は、ドライＯ２酸化の他にウェット酸化（水素燃焼酸化）、Ｏ２若しくはＨ２Ｏを原料ガスとするプラズマ酸化など様々な方法を用いることができる。また、シリコン酸化膜の窒化を行う工程は、窒素プラズマの工程の代わりに、ＮＯガス、若しくはＮＨ３ガス雰囲気下の熱処理の工程に置き換えてもよい。
【００７４】
また、電荷蓄積層５０として用いるシリコン窒化膜の組成は、ＬＰＣＶＤの原料ガスであるジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）の流量比を調整することにより変化させることができる。
【００７５】
また、ブロック絶縁膜６０としてのアルミナ（Ａｌ２Ｏ３）はＡＬＤ法で形成する以外に、５００℃から８００℃の温度範囲において、ＴＭＡ（Ａｌ（ＣＨ３）３）とＨ２Ｏを原料ガスとして用いるＭＯＣＶＤ（ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法で形成しても構わない。
【００７６】
さらに、上述の基板構造、及びＭＯＮＯＳゲートスタック構造を構成する各膜は、ＣＶＤ法（若しくはＡＬＤ法）に用いる原料ガスを、他のガスで代替してもよい。また、ＣＶＤ法は、スパッタ法で代用できる。また、上記の各層の成膜は、ＣＶＤ法、スパッタ法以外の、蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法や、これらの方法を組み合わせた方法などにより形成してもよい。
【００７７】
（変形例１）
図１４は、本発明の第２の実施形態に係わる不揮発性半導体記憶装置のメモリセルの変形例を示す図である。図１４（ａ）はビット線方向に沿う断面図、図１４（ｂ）はワード線方向に沿う断面図である。なお、先の図６（ａ）（ｂ）と同一部分には同一符号を付し、その詳しい説明は省略する。
【００７８】
本実施形態が先に説明した第２の実施形態と異なるのは、ＭＯＮＯＳ型メモリセル・トランジスタの絶縁膜層の構成を上下逆にした形態になっている点である。以下では、第２の実施形態と異なる点を中心にして説明する。
【００７９】
ｎ型シリコン基板（半導体基板２００）の表面部には、ｐ＋型の第２のソース・ドレイン領域２１０が互いに離間して配置されている。これらのソース拡散層とドレイン拡散層との間に第１のチャネル領域２０が配置されている。
【００８０】
なお、第２の実施形態の場合と同様に、第２のソース・ドレイン領域２１０は、通常はｐ＋型拡散層で構成されるが、このようなメモリセルを複数個直列に接続してＮＡＮＤ型メモリセル・ユニットを構成する場合は、ｐ＋型拡散層を配置することを省略し、隣接するメモリセルのゲート電極からのフリンジ電界が基板表面に誘起する反転層をソース・ドレイン電極として用いることも可能である。
【００８１】
次に、ｎ型シリコン基板（半導体基板２００）の上に配置されたゲートスタックの構成について述べる。前記の第１のチャネル領域２０の上には、ブロック絶縁膜６０として、例えば厚さ１５ｎｍのアルミナ（Ａｌ２Ｏ３）膜が配置される。このブロック絶縁膜６０上には、電荷蓄積層５０として、厚さ５ｎｍのシリコン窒化膜（Ｓｉ３Ｎ４）が配置される。このシリコン窒化膜（電荷蓄積層５０）上には、トンネル絶縁膜４０として、例えば厚さ５ｎｍのシリコン酸窒化膜（ＳｉＯＮ）が配置される。このトンネル絶縁膜４０上には、第２のチャネル領域９０となるｐ型の半導体層２３０が配置されている。図１４（ｂ）から分かるように、第２のチャネル領域９０に隣接してｎ＋型のソース・ドレイン領域８０が配置されている。
【００８２】
また、この実施形態では、ブロック絶縁膜６０、電荷蓄積層５０、及びトンネル絶縁膜４０は、ロウ方向に複数形成され、これらはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離絶縁層１２０により互いに分離される。
【００８３】
ここで、シリコン基板表面に配置された第１のチャネル領域２０のｎ型ドーパント不純物濃度（若しくは半導体基板２００のドーパント不純物濃度）は、本実施形態では１×１０１９ｃｍ−３とした。また、制御ゲート電極としても機能する第２のチャネル領域９０におけるｐ型ドーパント不純物濃度は、１×１０１８ｃｍ−３とした。すなわち、第１のチャネル領域２０におけるドーパント不純物濃度は、第２のチャネル領域９０におけるドーパント不純物濃度よりも高くなっている。
【００８４】
なお、このメモリセルの駆動方法としては、第２のチャネル領域９０を構成する半導体層２３０からトンネル絶縁膜４０を介してシリコン窒化膜（電荷蓄積層５０）に電荷を注入することで書き込み／消去動作を行い、シリコン基板（半導体基板２００）の表面の第１のチャネル領域２０を流れるチャネル電流の有無によってデータ読み出しを行う。
【００８５】
なお、これらのデバイスの製造方法は、第２の実施形態の場合を変形して実現できる範囲であり、ＬＳＩプロセスにおける通常の装置、ツールを使って作製できるものである。当業者にとって困難ではないプロセスなので、詳細な記述は省略する。
【００８６】
（第３の実施形態）
図１５は、本発明の第３の実施形態に係わる不揮発性半導体記憶装置のメモリセルの概略構造を説明する図である。図１５（ａ）はビット線方向に沿う断面図、図１５（ｂ）はワード線方向に沿う断面図である。なお、先の図６（ａ）（ｂ）と同一部分には同一符号を付して、その詳しい説明は省略する。
【００８７】
本実施形態が先に説明した第１の実施形態と異なるのは、電荷蓄積層にシリコン窒化膜ではなく、導電性の半導体であるリンドープ・シリコンを用いて構成した点である。以下では、第１の実施形態と異なる点を中心にして説明する。
【００８８】
本実施形態では、ｐ型シリコン基板（半導体基板１５）の上に配置されたゲートスタックの構成が第１の実施形態の場合と異なる。ｐ型シリコン基板（半導体基板１５）の表面に配置された第２のチャネル領域９０の上には、トンネル絶縁膜４０として、例えば厚さ５ｎｍのシリコン酸窒化膜（ＳｉＯＮ）が配置されるのは第１の実施形態と同様である。このトンネル絶縁膜４０上には、電荷蓄積層３００として、厚さ５ｎｍのリンドープ多結晶シリコン膜が配置されている。このシリコン膜中のリン濃度は約１ｘ１０２０ｃｍ−３である。この電荷蓄積層３００（リンドープ多結晶シリコン）の上には、インターポリ絶縁膜（ブロック絶縁膜６０）として、例えば厚さ１５ｎｍのアルミナ（Ａｌ２Ｏ３）膜が配置される。このブロック絶縁膜６０上には、第１のチャネル領域２０となるｎ型の半導体層７５が配置されている。図１５（ｂ）に示すように、第１のチャネル領域２０に隣接してｐ＋型の第１のソース・ドレイン領域３０が配置されている。
【００８９】
ここで、ｐ型シリコン基板（半導体基板１５）上の第２のチャネル領域９０におけるｐ型ドーパント不純物濃度は、本実施形態では５×１０１７ｃｍ−３とした。また、制御ゲート電極として機能する第１のチャネル領域２０におけるｎ型ドーパント不純物濃度は、５×１０１８ｃｍ−３とした。すなわち、第１のチャネル領域２０におけるドーパント不純物濃度は、第２のチャネル領域９０におけるドーパント不純物濃度よりも高くなっている。
【００９０】
なお、このメモリセルの駆動方法は、第１の実施形態の場合と似ている。すなわち、半導体基板１５の表面からトンネル絶縁膜４０を介して電荷蓄積層３００（リンドープ多結晶シリコン）へ電荷を注入することで書き込み／消去動作を行い、第１のチャネル領域２０を流れるチャネル電流の有無でデータ読み出しを行う。
【００９１】
なお、これらのデバイスの製造方法は、第１の実施形態の場合を変形して実現できる範囲にあり、ＬＳＩプロセスにおける通常の装置、ツールを使って作製できるものである。当業者にとっては困難でないプロセスなので、詳細な記述は省略する。
【００９２】
なお、本実施形態では、ドーパント不純物を含有した多結晶シリコンで電荷蓄積層を構成しているが、電荷蓄積層は必ずしもそれだけに限ることはなく、導電性を有する金属、金属窒化物、金属炭化物、金属珪化物などを幅広く用いることができる。例えば、リンドープ多結晶シリコンの代わりに、ＴｉＮなどを用いてもよい。
【００９３】
本発明は上述した各実施形態に限定されるものではない。本発明における電荷蓄積層は絶縁膜、導電性の浮遊ゲート電極、もしくは導電性の微粒子など様々な形態があり得る。また、本発明におけるトンネル絶縁膜とブロック絶縁膜の形態も様々である。トンネル絶縁膜としては、膜中に窒素を含んだシリコン酸窒化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造などが一般的であるが、それだけに限るものではない。例えば、高誘電体（ｈｉｇｈ−ｋ）絶縁膜、もしくは異なるｈｉｇｈ−ｋ絶縁膜の積層膜からなるトンネル絶縁膜でも構わない。一方、ブロック絶縁膜（もしくはインターポリ絶縁膜）としてはアルミナ以外に、アルミナ／シリコン酸化膜／アルミナという構造でも構わない。また、ランタンアルミニウム、ランタンアルミネート、ランタンアルミシリケートなども、ブロック絶縁膜（もしくはインターポリ絶縁膜）として用いることができる。また、ブロック絶縁膜（もしくはインターポリ絶縁膜）は従来から使われてきたシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜、もしくはシリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜という積層膜でも構わない。
【００９４】
ブロック絶縁膜（もしくはインターポリ絶縁膜）は、トンネル絶縁膜よりも容量が大きいのが一般的である。ブロック絶縁膜（インターポリ絶縁膜）のほうがトンネル絶縁膜よりも材料としての平均誘電率が大きいということ以外に、素子構造の工夫でブロック絶縁膜（インターポリ絶縁膜）の面積を大きくして容量を増大させてもよい。例えば、浮遊ゲート電極３００の側面にもブロック絶縁膜（インターポリ絶縁膜）を配置し、その上にも制御ゲート電極を配置すれば、ブロック絶縁膜（インターポリ絶縁膜）の容量を増大させることができる。
【００９５】
なお、本発明のメモリセルのゲートスタック構造は、シリコン基板の表面近くに形成されるウェル領域内に形成してもよい。また、シリコン基板の代わりに、ＳｉＧｅ基板、Ｇｅ基板、ＳｉＧｅＣ基板などを用いてもよいし、これらの基板内のウェル領域にメモリセル構造を形成してもよい。さらにまた、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板上に本発明のメモリ素子を形成しても構わない。
【００９６】
また、本発明では第１のチャネル領域２０と第２のチャネル領域９０は異なる導電型の半導体であることが望ましい。なぜならば通常のシリコン基板上に形成して動作ができるからである。つまり、同じ導電型であると、第１のチャネル領域２０と第２のチャネル領域９０に同時に反転層が形成できず、一方が蓄積層になってしまうからである。しかし、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板上に本発明のメモリ素子を形成することを想定すると、第１のチャネル領域２０と第２のチャネル領域９０は同じ導電型の半導体であっても構わない。したがって、本発明の第１のチャネル領域２０と第２のチャネル領域９０のトランジスタの可能な組み合わせとしては、（ｎチャネル、ｐチャネル）、（ｎチャネル、ｎチャネル）、（ｐチャネル、ｐチャネル）、（ｐチャネル、ｎチャネル）の４通りの場合がある。
【００９７】
また、本発明の考え方は、３次元構造のメモリセルにも適用することができる。例えば積層したフラッシュメモリ（ＭＯＮＯＳ若しくは浮遊ゲート型）などにも適用可能である。また、本発明をＭＯＮＯＳメモリセルに用いる場合、ＭＯＮＯＳの動作方式に拘わらずに適用することができる。即ち、例えば、ＭＯＮＯＳトランジスタのソース端とドレイン端の電荷蓄積層にそれぞれ電荷を蓄積し、多値化動作を行うデバイス動作方式にも適用できる。
【００９８】
本発明は、主としてメモリセルの要素技術に関わる発明であり、メモリセルの回路レベルでの接続の仕方には依存しない。従って、ＮＡＮＤ型の不揮発性半導体メモリ以外に、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型の不揮発性半導体メモリ、ＮＯＲ型とＮＡＮＤ型の良い点を融合した２トラ型フラッシュメモリ、更には１つのメモリセルが２つの選択トランジスタにより挟みこまれた構造を有する３トラＮＡＮＤ型などにも適用可能である。また、本発明は、ＮＡＮＤ型のインタフェースとＮＯＲ型の高信頼性・高速読み出し機能を兼ね備えたアーキテクチャーを持つフラッシュメモリにも適用することができる。
【００９９】
その他、本発明は、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。さらに、上述の実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１００】
１０、１５、２００  ・・・  半導体基板、２０  ・・・  第１のチャネル領域、３０、２１０  ・・・  第１のソース・ドレイン領域、４０  ・・・  トンネル絶縁膜、５０、３００  ・・・  電荷蓄積層、６０  ・・・  ブロック絶縁膜、６５  …  ゲート電極、７０、７５、２３０  ・・・  半導体層、８０  ・・・  第２のソース・ドレイン領域、９０  ・・・  第２のチャネル領域、１０５  …  メモリセル、１００、１１０  ・・・  電子注入を示す矢印、１２０  ・・・  素子分離絶縁膜、１３０  ・・・  マスク材、１４０  ・・・  スリット、１５０  ・・・  素子分離トレンチ、１６０  …  電極側壁酸化膜、１７０  …  層間絶縁膜、３０１  …  選択ゲートトランジスタ、３０２  …  セル・トランジスタ列、３０３  …  選択ゲートトランジスタ、３０４  …  絶縁膜、３０５  …  半導体層
【図１】
2011024213.tif 000003
【図２】
2011024213.tif 000004
【図３】
2011024213.tif 000005
【図４】
2011024213.tif 000006
【図５】
2011024213.tif 000007
【図６】
2011024213.tif 000008
【図７】
2011024213.tif 000009
【図８】
2011024213.tif 000010
【図９】
2011024213.tif 000011
【図１０】
2011024213.tif 000012
【図１１】
2011024213.tif 000013
【図１２】
2011024213.tif 000014
【図１３】
2011024213.tif 000015
【図１４】
2011024213.tif 000016
【図１５】
2011024213.tif 000017
【国際調査報告】
2011024213.tif 000018
2011024213.tif 000019
2011024213.tif 000020