(57)【要約】同一の基板上にダイオードとトランジスタとを混在させた半導体装置において、トランジスタのゲート電極による制御と無関係に発生するリーク電流を抑制することができる半導体装置、及び半導体装置の製造方法を提供する。高抵抗Ｎ型基板で形成されたＮ型半導体層中にＰ型ウェル拡散層及びＰ型取り出し電極領域を形成し、電極によりグランド電位に固定する。Ｐ型ウェル拡散層側に広がる空乏層が、埋め込み酸化膜との界面まで到達しないため、Ｐ型ウェル拡散層の表面付近の電位はグランド電位に保たれる。Ｎ型半導体層の裏面及びカソード電極に電源電圧から電圧を印加した場合、Ｐ型半導体層に形成したＭＯＳ型トランジスタの埋め込み酸化膜側のチャネル領域が動作しないため、ゲート電極による制御に無関係なリーク電流の発生を抑制することができる。
2011111754.tif 000002
【特許請求の範囲】
【請求項１】
一方の面側の予め定められた第１領域に、第１導電型の第１の第１導電型領域が形成されると共に、前記第１の第１導電型領域の一部分に前記第１の第１導電型領域より不純物濃度を高くした第２の第１導電型領域が形成され、かつ前記一方の面側の前記第１領域と隣接する第２領域の一部分に不純物濃度を高くした第１の第２導電型領域、及び第３の第１導電型領域が形成された第２導電型の半導体層と、
前記第２導電型の半導体層の前記一方の面側の前記第１領域及び前記第２領域に積層された酸化膜層と、
前記第１領域の前記酸化膜層上に積層された第１導電型の半導体層を含むＭＯＳ型トランジスタと、
前記第２の第１導電型領域に接続された第１電極と、
前記第１の第２導電型領域に接続された第２電極と、
前記第３の第１導電型領域に接続された第３電極と、
を備えた半導体装置。
【請求項２】
前記第２導電型の半導体層の前記一方の面に対向する面と、前記第２電極と、に電圧を印加する電圧印加手段を備え、前記第１電極及び前記第３電極が接地されている請求項１に記載の半導体装置。
【請求項３】
前記第１の第１導電型領域に、第２導電型の第２の第２導電型領域が前記酸化膜層と接するように形成されると共に、前記第２の第２導電型領域の一部分に前記第２の第２導電型領域より不純物濃度を高くした第３の第２導電型領域が前記酸化膜層と接するように形成されており、前記第３の第２導電型領域に接続された第４電極を備えた請求項１に記載の半導体装置。
【請求項４】
前記第２導電型の半導体層の前記一方の面に対向する面と、前記第２電極と、に電圧を印加する電圧印加手段を備え、前記第１電極、前記第３電極、及び前記第４電極が接地されている請求項３に記載の半導体装置。
【請求項５】
第２導電型の半導体層上に酸化膜層及び第１導電型の半導体層を順次積層する工程と、
前記第１導電型の半導体層に活性領域を形成する工程と、
前記第１導電型の半導体層上に、絶縁膜を形成する工程と、
前記活性領域の位置に基づいて、前記活性領域の下部を含む前記第２導電型の半導体層の第１領域に第１導電型の不純物を拡散させて第１の第１導電型領域を形成する工程と、
前記活性領域にＭＯＳ型トランジスタを形成する工程と、
前記第１導電型半導体層の第１電極、第２電極、及び第３電極を形成する予め定められた領域の前記酸化膜を除去する工程と、
前記第１の第１導電型領域中の、前記酸化膜が除去された第１電極を形成する予め定められた領域に第１導電型の不純物を拡散させて、第２の第１導電型領域を形成すると共に、第３電極を形成する予め定められた領域に第１導電型の不純物を拡散させて、第３の第１導電型領域を形成する工程と、
前記酸化膜が除去された第２電極を形成する予め定められた領域に第２導電型の不純物を拡散させて、第２導電型領域を形成する工程と、
前記第１電極、前記第２電極、及び前記第３電極を形成する工程と、
を備えた半導体装置の製造方法。
【請求項６】
前記絶縁膜を形成する工程と、前記第１の第１導電型領域を形成する工程と、の間に、前記活性領域の位置に基づいて、前記活性領域の下部を含む前記第２導電型の半導体層の第１領域に第２導電型の不純物を拡散させて第２の第２導電型領域を形成する工程を備えた請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
一般に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上にダイオードとトランジスタを混在させた半導体装置がある。例えば、特開２００２−１２４６５７号公報には、フォトダイオードと、フォトダイオードにシリコン基板内で光電変換され蓄積された信号電荷を増幅する増幅用トランジスタと、シリコン基板上に混在させたＣＭＯＳイメージセンサが記載されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＳＯＩ基板上にダイオードとトランジスタを混在させた従来の半導体装置の一例を図２２に示す。なお、図２２に示した半導体装置は、Ｘ線等の検出に用いるセンサである。【０００４】
半導体装置１００は、Ｎ型半導体層１１４と、埋め込み酸化膜１１６と、Ｐ型半導体層１２２０と、から成るＳＯＩ基板上に、ＭＯＳ型トランジスタ１８２及びダイオード１８４とが形成されている。Ｘ線等の検出に用いるセンサにおいては、放射線入射時の検出感度を高くするため、基板に低濃度高抵抗基板を使用したり、基板裏面に数百Ｖのバイアスを印加する等の方法により、基板全体を空乏化したりする必要がある。【０００５】
しかしながら、半導体装置１００では、Ｎ型半導体層１１４を空乏化するためにＮ型半導体層１１４の裏面に印加した電圧が、埋め込み酸化膜１１６を介して埋め込み酸化膜１１６上に形成したＰ型半導体層１２２０にも伝わってしまう。当該現象によって、Ｐ型半導体層１２２０に形成したＭＯＳ型トランジスタ１８２において、本来ポリシリコン膜で形成されたゲート電極１３０によって制御される電流経路とは別に、Ｎ型半導体層１１４から伝達したバイアス電圧によって埋め込み酸化膜１１６側のチャネル領域が電流経路として動作してしまうため、ゲート電極１３０による制御と無関係にリーク電流１８３が発生してしまうという問題があった。【０００６】
本発明は、上述した問題を解決するために提案されたものであり、同一の基板上にダイオードとトランジスタとを混在させた半導体装置において、トランジスタのゲート電極による制御と無関係に発生するリーク電流を抑制することができる半導体装置、及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様に係る半導体装置は、一方の面側の予め定められた第１領域に、第１導電型の第１の第１導電型領域が形成されると共に、前記第１の第１導電型領域の一部分に前記第１の第１導電型領域より不純物濃度を高くした第２の第１導電型領域が形成され、かつ前記一方の面側の前記第１領域と隣接する第２領域の一部分に不純物濃度を高くした第１の第２導電型領域、及び第３の第１導電型領域が形成された第２導電型の半導体層と、前記第２導電型の半導体層の前記一方の面側の前記第１領域及び前記第２領域に積層された酸化膜層と、前記第１領域の前記酸化膜層上に積層された第１導電型の半導体層を含むＭＯＳ型トランジスタと、前記第２の第１導電型領域に接続された第１電極と、前記第１の第２導電型領域に接続された第２電極と、前記第３の第１導電型領域に接続された第３電極と、を備える。【０００８】
本発明の第２の態様に係る半導体装置は、第１の態様に係る半導体装置において、前記第２導電型の半導体層の前記一方の面に対向する面と、前記第２電極と、に電圧を印加する電圧印加手段を備え、前記第１電極及び前記第３電極が接地されている。【０００９】
本発明の第２の態様に係る半導体装置は、第１の態様に係る半導体装置において、前記第１の第１導電型領域に、第２導電型の第２の第２導電型領域が前記酸化膜層と接するように形成されると共に、前記第２の第２導電型領域の一部分に前記第２の第２導電型領域より不純物濃度を高くした第３の第２導電型領域が前記酸化膜層と接するように形成されており、前記第３の第２導電型領域に接続された第４電極を備える。【００１０】
本発明の第４の態様に係る半導体装置は、第３の態様に係る半導体装置において、前記第２導電型の半導体層の前記一方の面に対向する面と、前記第２電極と、に電圧を印加する電圧印加手段を備え、前記第１電極、前記第３電極、及び前記第４電極が接地されている。【００１１】
本発明の第５の態様に係る半導体装置の製造方法は、第２導電型の半導体層上に酸化膜層及び第１導電型の半導体層を順次積層する工程と、前記第１導電型の半導体層に活性領域を形成する工程と、前記第１導電型の半導体層上に、絶縁膜を形成する工程と、前記活性領域の位置に基づいて、前記活性領域の下部を含む前記第２導電型の半導体層の第１領域に第１導電型の不純物を拡散させて第１の第１導電型領域を形成する工程と、前記活性領域にＭＯＳ型トランジスタを形成する工程と、前記第１導電型半導体層の第１電極、第２電極、及び第３電極を形成する予め定められた領域の前記酸化膜を除去する工程と、前記第１の第１導電型領域中の、前記酸化膜が除去された第１電極を形成する予め定められた領域に第１導電型の不純物を拡散させて、第２の第１導電型領域を形成すると共に、第３電極を形成する予め定められた領域に第１導電型の不純物を拡散させて、第３の第１導電型領域を形成する工程と、前記酸化膜が除去された第２電極を形成する予め定められた領域に第２導電型の不純物を拡散させて、第２導電型領域を形成する工程と、前記第１電極、前記第２電極、及び前記第３電極を形成する工程と、を備える。【００１２】
本発明の第６の態様に係る半導体装置の製造方法は、第５の態様に係る半導体装置の製造方法において、前記絶縁膜を形成する工程と、前記第１の第１導電型領域を形成する工程と、の間に、前記活性領域の位置に基づいて、前記活性領域の下部を含む前記第２導電型の半導体層の第１領域に第２導電型の不純物を拡散させて第２の第２導電型領域を形成する工程を備える。
【発明の効果】
【００１３】
本発明によれば、同一の基板上にダイオードとトランジスタとを混在させた半導体装置において、トランジスタのゲート電極による制御と無関係に発生するリーク電流を抑制することができる、という効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】第１の実施の形態に係る半導体装置の概略構成の一例を示す断面図である。
【図２】第１の実施の形態に係る半導体装置の製造方法の一例を説明するための工程図である。
【図３】第１の実施の形態に係る半導体装置の製造方法の一例の図２で示した工程の次の工程を説明するための工程図である。
【図４】第１の実施の形態に係る半導体装置の製造方法の一例の図３で示した工程の次の工程を説明するための工程図である。
【図５】第１の実施の形態に係る半導体装置の製造方法の一例の図４で示した工程の次の工程を説明するための工程図である。
【図６】第１の実施の形態に係る半導体装置の製造方法の一例の図５で示した工程の次の工程を説明するための工程図である。
【図７】第１の実施の形態に係る半導体装置の製造方法の一例の図６で示した工程の次の工程を説明するための工程図である。
【図８】第１の実施の形態に係る半導体装置の製造方法の一例の図７で示した工程の次の工程を説明するための工程図である。
【図９】第１の実施の形態に係る半導体装置の概略構成の一例を示す断面図である。
【図１０】第２の実施の形態に係る半導体装置の概略構成の一例を示す断面図である。
【図１１】第１の実施の形態に係る半導体装置に長時間Ｘ線を照射した場合を説明するための説明図である。
【図１２】第２の実施の形態に係る半導体装置に長時間Ｘ線を照射した場合を説明するための説明図である。
【図１３】第２の実施の形態に係る半導体装置の製造方法の一例を説明するための工程図である。
【図１４】第２の実施の形態に係る半導体装置の製造方法の一例の図１３で示した工程の次の工程を説明するための工程図である。
【図１５】第２の実施の形態に係る半導体装置の製造方法の一例の図１４で示した工程の次の工程を説明するための工程図である。
【図１６】第２の実施の形態に係る半導体装置の製造方法の一例の図１５で示した工程の次の工程を説明するための工程図である。
【図１７】第２の実施の形態に係る半導体装置の製造方法の一例の図１６で示した工程の次の工程を説明するための工程図である。
【図１８】第２の実施の形態に係る半導体装置の製造方法の一例の図１７で示した工程の次の工程を説明するための工程図である。
【図１９】第２の実施の形態に係る半導体装置の製造方法の一例の図１８で示した工程の次の工程を説明するための工程図である。
【図２０】第２の実施の形態に係る半導体装置の製造方法の一例の図１９で示した工程の次の工程を説明するための工程図である。
【図２１】第２の実施の形態に係る半導体装置の概略構成の一例を示す断面図である。
【図２２】従来の半導体装置の概略構成の一例を示す断面図である。
【発明を実施するための形態】
【００１５】
［第１の実施の形態］
以下、図面を参照して本発明の第１の実施の形態の半導体装置について詳細に説明する。なお、以下、電界効果トランジスタをＭＯＳ型トランジスタと称する。
【００１６】
まず、本実施の形態の半導体装置の構成について説明する。本実施の形態の半導体装置の概略構成の一例の断面図を図１に示す。本実施の形態の半導体装置１０は、Ｎ型半導体層１４、埋め込み酸化膜１６、及びＰ型半導体層２２（２２０、２２２、２２４）が積層されたＳＯＩ基板上に、ＮチャネルＭＯＳ型トランジスタ８２と、ダイオード８４とが形成されている。なお、説明の便宜上、ＳＯＩ基板上のＭＯＳ型トランジスタ８２が形成される領域を第１領域と称し、一方ダイオード８４が形成される領域を第２領域と称する。
【００１７】
Ｎ型半導体層１４の表面（埋め込み酸化膜１６に接している側の面）の第１領域には、Ｐ型ウェル拡散層２８が形成されており、Ｐ型ウェル拡散層２８の表面には、Ｐ型ウェル拡散層２８よりも不純物濃度が高いＰ型取り出し電極領域４０が形成されている。また、Ｎ型半導体層１４の表面の第２領域には、ダイオード８４の一部である、Ｐ型取り出し電極領域４２、及びＮ型半導体層１４よりも不純物濃度が高いＮ型取り出し電極領域５０、５２が形成されている。
【００１８】
Ｎ型半導体層１４に積層された埋め込み酸化膜１６上には、Ｐ型半導体層２２０、２２２、２２４が積層されている。また、埋め込み酸化膜１６上の第１領域にはＭＯＳ型トランジスタ８２が形成されている。
【００１９】
ＭＯＳ型トランジスタ８２は、Ｐ型半導体層２２０、ソース、ドレインとチャンネルの間に設けた低濃度不純物領域のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域３２、ゲート酸化膜２４、ゲート電極３０、及びＭＯＳ型トランジスタ８２のソース及びドレインを形成する取り出し電極７１、７２を備えて構成されている。
【００２０】
さらに、埋め込み酸化膜１６上には、酸化膜１７、及び層間膜１８が積層されている。
【００２１】
また、Ｐ型ウェル電極である取り出し電極７０はＰ型取り出し電極領域４０に接続されており、アノード電極７６はＰ型取り出し電極領域４２に接続されており、カソード電極７４、７８は各々Ｎ型取り出し電極領域５０、５２に接続されている。
【００２２】
電源電圧８０は、ダイオード８４のカソード電極７４、７８、及びＮ型半導体層１４の裏面（埋め込み酸化膜１６に接していない側の面）にＮ型半導体層１４を空乏化するためのバイアス電圧を印加する。本実施の形態では、具体的一例として、数百Ｖのバイアス電圧を印加する。また、半導体装置１０上に形成された電極７０、及びダイオード８４のアノード電極７６は、グランドに接地されている。
【００２３】
このように本実施の形態の半導体装置１０では、高抵抗Ｎ型基板で形成されたＮ型半導体層１４中に、Ｐ型ウェル拡散層２８を形成し、グランド電位に固定することにより、Ｎ型半導体層１４を空乏化するためにＮ型半導体層１４の裏面に高電圧を電源電圧８０により印加した場合に、Ｐ型ウェル拡散層２８と、Ｎ型半導体層１４と、のＰＮ接合面に空乏層が広がる。当該空乏層のうち、Ｐ型ウェル拡散層２８側に広がる空乏層が、埋め込み酸化膜１６との界面まで到達しないため、Ｐ型ウェル拡散層２８の表面付近の電位はグランド電位に保たれる。従って、Ｐ型半導体層２２０の埋め込み酸化膜１６側の界面に、Ｎ型半導体層１４の裏面に電源電圧８０から印加した電圧は伝達されない。
【００２４】
以上説明したように、本実施の形態の半導体装置１０によれば、Ｎ型半導体層１４の裏面及びカソード電極７４、７８に電源電圧８０から電圧を印加した場合、Ｐ型半導体層２２０に形成したＭＯＳ型トランジスタ８２の埋め込み酸化膜１６側のチャネル領域が動作しないため、ゲート電極３０による制御に無関係なリーク電流８３の発生を抑制することができる。
【００２５】
次に、本実施の形態の半導体装置１０の製造方法について説明する。
【００２６】
まず、図２に示すように、埋め込み酸化膜１６を挟んで、上側にＰ型半導体層２２、下側にＮ型半導体層１４が積層されたＳＯＩ基板を用意する。本実施の形態では、具体的一例として、Ｎ型半導体層１４は、厚さ７００ｕｍ程度の比抵抗１０ｋΩ・ｃｍのＮ型基板を用いており、埋め込み酸化膜１６は、厚さ２０００Å程度のＳｉＯ２酸化膜を用いており、Ｐ型半導体層２２は、厚さ８８０Å程度の比抵抗１０Ω・ｃｍのＰ型基板を用いている。
【００２７】
Ｐ型半導体層２２の上表面に、パッド酸化膜（ＳｉＯ２）を形成し、パッド酸化膜上に窒化膜（Ｓｉ３Ｎ４）をＣＶＤ等により形成する（図示省略）。さらに、フィールド酸化膜を形成すべき領域にフォトレジストを塗布し、エッチングにより、窒化膜を除去した後に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）形成法により窒化膜をマスクとして、フィールド酸化膜１７の形成後、窒化膜及びパッド酸化膜を除去する。これにより、図３に示すように、アクティブ領域であるＰ型半導体層２２０、２２２、２２４が形成される。
【００２８】
さらに図４に示すように、Ｐ型半導体層２２０、２２２、２２４、及びフィールド酸化膜１７の表面（図３に示した上側全面）にゲート酸化膜２４をＣＶＤ等により形成し、第１領域のＰ型ウェル拡散層２８を形成する領域以外の領域を、ＭＯＳ型トランジスタ８２のアクティブ領域であるＰ型半導体層２２０に位置合わせを行ったフォトレジスト２６にて覆う。さらに、具体的一例として、注入エネルギー１００ｋｅＶ、ドーズ量１．０Ｅ１２〜１．０Ｅ１３ｃｍ−２程度でＢ＋（Ｂ＋２７）をＰ型の不純物として注入する。これにより、Ｎ型半導体層１４にＰ型ウェル拡散層２８を形成するための不純物が注入された状態になる。
【００２９】
さらに、フォトレジスト２６を除去した後に、ポリシリコン膜を堆積し、フォトレジストでパターニングを行ったポリシリコン膜にドライエッチングを行い（図示省略）、図５に示すようにゲート電極３０をＰ型半導体層２２０のゲート酸化膜２４上に形成する。
【００３０】
さらに、図６に示すように、Ｐ型半導体層２２０にソース・ドレインの不純物イオンを浅く低濃度でイオン注入を行いＬＤＤ領域３２を形成する。さらに、ゲートパターンを覆うようにＳｉ３Ｎ４膜等を形成した後、ドライエッチングを行いゲート電極３０の側壁部にサイドウォールスペーサ３４を形成する。この後、再度ドレインのイオンを高濃度に注入して、ＭＯＳ型トランジスタ８２を形成する。ＭＯＳ型トランジスタ８２の形成後に、Ｎ型半導体層１４上に形成するべき、予め定められたＮ型及びＰ型それぞれの取り出し電極（電極７０、７４、７６、７８）領域以外の領域をフォトレジストにて覆い、当該フォトレジストをマスクとして酸化膜１７及び埋め込み酸化膜１６をエッチングした後、当該フォトレジストを除去する。
【００３１】
さらに、ダイオード８４のカソード電極を兼ねたＮ型の取り出し電極領域５０、５２を形成する領域に、具体的一例として、注入エネルギー６０ｋｅＶ、ドーズ量５．０Ｅ１５ｃｍ−２程度でＰ＋を不純物として注入する。これにより、図７に示すように、Ｎ型取り出し電極領域５０、５２が形成される。また、ダイオード８４のアノード電極を兼ねたＰ型取り出し電極領域４２、及びＰ型取り出し電極領域４０を形成する領域に、具体的一例として、注入エネルギー４０ｋｅＶ、ドーズ量５．０Ｅ１５ｃｍ−２程度でＢ＋を不純物として注入する。これにより、図７に示すように、Ｐ型取り出し電極領域４２、及びＰ型取り出し電極領域４０が形成される。また、Ｐ型取り出し電極領域４０は、不純物濃度がＰ型ウェル拡散層２８よりも高い状態になる。Ｐ型取り出し電極領域４０、４２、及びＮ型取り出し電極領域５０、５２の形成後、図７に示すように、ＣＶＤ膜を堆積させて層間膜１８を形成する。
【００３２】
さらに、予め定められている、ＭＯＳ型トランジスタ８２の電極（Ｐ型半導体層２２０の取り出し電極）を形成する領域、及びＮ型半導体層１４の取り出し電極を形成する領域以外の領域をフォトレジストによりマスキングし、エッチングすることにより、図８に示すように、コンタクトホール６０、６１、６２、６４、６６、６８を形成する。さらに、コンタクトホール６０、６１、６２、６４、６６、６８にスパッタによりメタル層を堆積させる。
【００３３】
最後に、スパッタによって形成したメタル層の電極形成領域外の部分をエッチングすることにより、図９に示すように、取り出し電極７０、７１、７２、７４、７６、７８を形成する。このように、上述したこれらの工程により、本実施の形態の半導体装置１０が製造される。
【００３４】
このように、本実施の形態の半導体装置１０の製造方法では、Ｐ型半導体層２２にアクティブ領域であるＰ型半導体層２２０、２２２、２２４を形成した後に、Ｐ型ウェル拡散層２８を形成するため、Ｐ型ウェル拡散層２８を形成するための不純物の注入前のホトリソ工程で、アクティブ領域（Ｐ型半導体層２２０）を用いてホトリソの位置あわせを行うことができる。また、Ｐ型ウェル拡散層２８形成のための不純物を注入した後に、Ｐ型半導体層２２０にＭＯＳ型トランジスタ８２を形成しているため、Ｐ型ウェル拡散層２８に充分な熱処理を加えることができる。
【００３５】
以上説明したように、本実施の形態の半導体装置１０の製造方法によれば、Ｐ型半導体層２２に形成したアクティブ領域（Ｐ型半導体層２２０）へ最小限のホトリソ合わせズレ量でＰ型ウェル拡散層２８を形成し、更に、Ｐ型ウェル拡散層２８の形成のために不純物をＮ型半導体層１４に注入した後に、不純物を注入した領域に多くの熱処理が加えられるため、Ｐ型ウェル拡散層２８をさらにＮ型半導体層１４内部の深い位置まで形成することができる。
【００３６】
［第２の実施の形態］
以下、図面を参照して本発明の第２の実施の形態の半導体装置について詳細に説明する。
【００３７】
まず、本実施の形態の半導体装置の構成について説明する。図１０に、本実施の形態の半導体装置１１の概略構成の一例の断面図を示す。なお、本実施の形態の半導体装置１１は、第１の実施の形態の半導体装置１０と略同一の構成であるため、同一部分には同一符号を付し、詳細な説明を省略する。
【００３８】
本実施の形態の半導体装置１１に備えられたＮ型半導体層１５は、Ｐ型ウェル拡散層２８の中に、埋め込み酸化膜１６と接するようにＮ型ウェル拡散層９０が形成されており、さらに、Ｎ型ウェル拡散層９０の表面には、Ｎ型ウェル拡散層９０よりも不純物濃度が高いＮ型取り出し電極領域９２が形成されている。また、Ｎ型ウェル電極である電極９４がＮ型取り出し電極領域９２に接続されている。また、電極９４は、Ｐ型ウェル電極である電極７０及びダイオード８４のアノード電極である電極７６と共に、グランドに接地されている。
【００３９】
一般的に、Ｘ線センサとして用いる場合、半導体装置１０は、Ｘ線の照射により、絶縁膜（埋め込み酸化膜１６、酸化膜１７、層間膜１８）が正（プラス）に帯電することが知られており、さらにＸ線の照射を続けることにより、蓄積される電荷量が増加していく。例えば、第１の実施の形態の半導体装置１０では、Ｘ線の照射によって蓄積された正の電荷のうち、特に埋め込み酸化膜１６と、Ｎ型半導体層１４の界面付近に蓄積された電荷の影響でＰ型ウェル拡散層２８の表面（埋め込み酸化膜１６に接している側の面）が空乏化してしまう場合がある。このような場合、グランド電位に保たれていたＰ型ウェル拡散層２８の表面付近の電位が、Ｎ型半導体層１４の裏面に電源電圧８０によりバイアス電圧を印加した際に、Ｐ型ウェル拡散層２８側から拡がる空乏層と、Ｐ型ウェル拡散層２８とＮ型半導体層１４とのＰＮ接合面側から拡がる空乏層と、が繋がった時点で保たれなくなってしまう。空乏層同士が繋がった場合、埋め込み酸化膜１６を介してＮ型半導体層１４の裏面に印加されたバイアス電圧がＭＯＳ型トランジスタ８２に伝達し、ゲート電極３０による制御に無関係にリーク電流８３が発生してしまう。さらに、Ｘ線を長時間照射することにより蓄積される電荷の蓄積量が増加するため、Ｐ型ウェル拡散層２８表面からの空乏層の拡がり量も増加してしまう。第１の実施の形態の半導体装置１０に長時間Ｘ線を照射させた場合の、電荷蓄積量とバイアス電圧との関係を図１１に示す。また、第２の実施の形態の半導体装置１１に長時間Ｘ線を照射させた場合の、電荷蓄積量とバイアス電圧との関係を図１２に示す。図１１、１２に示すように、半導体装置１０では、電荷蓄積量の増加と共にリーク電流８３が発生し、基板バイアスが低下する。一方、半導体装置１１では、電荷蓄積量が増加しても基板バイアスが低下しない。
【００４０】
このように本実施の形態の半導体装置１１では、高抵抗Ｎ型基板で形成されたＮ型半導体層１５中に、Ｎ型ウェル拡散層９０を形成することにより、Ｘ線の照射によって埋め込み酸化膜１６とＮ型半導体層１５の界面付近に電荷が蓄積された場合でも、Ｎ型ウェル拡散層９０の表面には多数キャリアである電子が蓄積されるため、空乏層が拡がらない。また、本実施の形態の半導体装置１１では、Ｎ型ウェル拡散層９０はＰ型ウェル拡散層２９中に形成されている。すなわちＮ型ウェル拡散層９０を覆うようにＰ型ウェル拡散層２９が形成されており、Ｎ型ウェル拡散層９０及びＰ型ウェル拡散層２９をグランド電位に固定するため、Ｎ型ウェル拡散層９０とＰ型ウェル拡散層２９との間にも空乏層が拡がらない。これにより、Ｎ型半導体層１５を空乏化するためにＮ型半導体層１５の裏面に高電圧のバイアス電圧を印加した場合に、Ｐ型ウェル拡散層２９とＮ型半導体層１５との間のＰＮ接合面に拡がった空乏層のうち、Ｐ型ウェル拡散層２９に拡がる空乏層が、Ｎ型半導体層１５との接合面まで到達しないため、Ｘ線照射による電荷蓄積量とは無関係にＰ型ウェル拡散層２９の表面付近の電位がグランド電位に保たれる。従って、Ｐ型半導体層２２０の埋め込み酸化膜１６側の界面にＮ型半導体層１５の裏面に電源電圧から印加した電圧は伝達されない。
【００４１】
以上説明したように、本実施の形態の半導体装置１１によれば、Ｘ線の照射によって埋め込み酸化膜１６とＮ型半導体層１５との界面付近に電荷が蓄積された場合であっても、Ｐ型半導体層２２０に形成したＭＯＳ型トランジスタ８２の埋め込み酸化膜１６側のチャネル領域が動作しないため、ゲート電極３０による制御に無関係なリーク電流８３の発生を抑制することができる。
【００４２】
次に、本実施の形態の半導体装置１１の製造方法について説明する。なお、本実施の形態の半導体装置１１の製造方法は、第１の実施の形態の半導体装置１０の製造方法と略同一の工程であるため、同一工程については詳細な説明を省略する。なお、本実施の形態の図１３は第１の実施の形態の図２に対応し、図１４は図３に対応し、図１６は図４に対応し、図１７は図５に対応し、図１８は図６に対応し、図１９は図７に対応し、図２０は図８に対応する。
【００４３】
まず、図１３に示すように、埋め込み酸化膜１６を挟んで、上側にＰ型半導体層２２、下側にＮ型半導体層１４が積層されたＳＯＩ基板を用意する。
【００４４】
さらにＬＯＣＯＳ形成法によりフィールド酸化膜１７の形成し、図１４に示すように、アクティブ領域であるＰ型半導体層２２０、２２１、２２２、２２４が形成される。
【００４５】
さらに図１５に示すように、Ｐ型半導体層２２０、２２１、２２２、２２４、及びフィールド酸化膜１７の表面にゲート酸化膜２４を形成し、第１領域のＮ型ウェル拡散層９０を形成する領域以外の領域を、ＭＯＳ型トランジスタ８２のアクティブ領域であるＰ型半導体層２２０に位置合わせを行ったフォトレジスト２５にて覆う。さらに、具体的一例として、注入エネルギー１６０ｋｅＶ、ドーズ量１．０Ｅ１２〜１．０Ｅ１３ｃｍ−２程度でＰ＋（Ｐ＋８９）をＮ型の不純物としてチルト角７度で注入する。これにより、Ｎ型半導体層１４にＮ型ウェル拡散層９０を形成するための不純物が注入された状態になる。
【００４６】
さらに、図１６に示すように、フォトレジスト２５を除去した後に、Ｎ型の不純物を注入した領域も含めた、Ｐ型ウェル拡散層２９を形成する領域以外の領域をフォトレジスト２６にて覆う。Ｐ型ウェル拡散層２９を形成するためのＰ型不純物の注入は、Ｎ型ウェル拡散層９０を形成するためにＮ型不純物を注入したよりも深く、Ｎ型ウェル拡散層９０とＰ型ウェル拡散層２９との間にジャンクションが形成されるように、注入する。本実施の形態では具体的一例として、注入エネルギー２２０ｋｅＶ、ドーズ量１．０Ｅ１２〜１．０Ｅ１３ｃｍ−２程度でＢ＋（Ｂ＋２７）をＰ型の不純物としてチルト角０度で注入する。これにより、Ｎ型半導体層１４にＰ型ウェル拡散層２９を形成するための不純物が注入された状態になる。
【００４７】
さらに、図１７に示すように、ゲート電極３０を形成した後、図１８に示すように、Ｐ型半導体層２２０に浅く低濃度でイオン注入を行いＬＤＤ領域３２を形成し、さらにサイドウォールスペーサ３４を形成し、高濃度のイオンを注入してＭＯＳ型トランジスタ８２を形成する。ＭＯＳ型トランジスタ８２の形成後に、予め定められたＮ型及びＰ型それぞれの取り出し電極（電極７０、７４、７６、７８、９４）領域以外の領域をフォトレジストにて覆ってエッチングした後、当該フォトレジストを除去する。
【００４８】
さらに、ダイオード８４のカソード電極を兼ねたＮ型の取り出し電極領域５０、５２、及びＮ型取り出し電極領域９２を形成する領域に、Ｎ型の不純物を注入する。これにより、図１９に示すように、Ｎ型取り出し電極領域５０、５２、９２が形成される。また、Ｎ型取り出し電極領域９２は、不純物濃度がＮ型ウェル拡散層９０よりも高い状態になる。
【００４９】
また、ダイオード８４のアノード電極を兼ねたＰ型取り出し電極領域４２、及びＰ型取り出し電極領域４１を形成する領域に、Ｐ型の不純物を注入する。これにより、図１９に示すように、Ｐ型取り出し電極領域４２、及びＰ型取り出し電極領域４１が形成される。また、Ｐ型取り出し電極領域４１は、不純物濃度がＰ型ウェル拡散層２９よりも高い状態になる。Ｐ型取り出し電極領域４０、４１、及びＮ型取り出し電極領域５０、５２、９２の形成後、図１９に示すように層間膜１８を形成する。
【００５０】
さらに、予め定められている、ＭＯＳ型トランジスタ８２の電極（Ｐ型半導体層２２０の取り出し電極）を形成する領域、及びＮ型半導体層１５の取り出し電極を形成する領域以外の領域をエッチングすることにより、図２０に示すように、コンタクトホール６０、６１、６２、６４、６６、６８、６９を形成し、スパッタによりメタル層を堆積させる。
【００５１】
最後に、スパッタによって形成したメタル層の電極形成領域外の部分をエッチングすることにより、図２１に示すように、取り出し電極７０、７１、７２、７４、７６、７８、９４を形成する。このように、上述したこれらの工程により、本実施の形態の半導体装置１１が製造される。
【００５２】
このように本実施の形態の半導体装置１１の製造方法では、Ｐ型半導体層２２にアクティブ領域であるＰ型半導体層２２０、２２１、２２２、２２４を形成した後に、Ｎ型ウェル拡散層９０及びＰ型ウェル拡散層２９を形成するため、各々のウェル拡散層を形成するための不純物の注入前のホトリソ工程で、アクティブ領域（Ｐ型半導体層２２０）を用いてホトリソの位置あわせを行うことができる。また、各々のウェル拡散層形成のための不純物を注入した後に、Ｐ型半導体層２２０にＭＯＳ型トランジスタ８２を形成しているため、Ｎ型ウェル拡散層９０及びＰ型ウェル拡散層２９に充分な熱処理を加えることができる。
【００５３】
以上説明したように、本実施の形態の半導体装置１１の製造方法によれば、Ｐ型半導体層２２に形成したアクティブ領域（Ｐ型半導体層２２０）へ最小限のホトリソ合わせズレ量でＮ型ウェル拡散層９０及びＰ型ウェル拡散層２９を形成し、更に、各々のウェル拡散層の形成のために不純物をＮ型半導体層１５に注入した後に、不純物を注入した領域に多くの熱処理が加えられるため、Ｎ型ウェル拡散層９０及びＰ型ウェル拡散層２９をさらにＮ型半導体層１５内部の深い位置まで形成することができる。
【００５４】
なお、上記第１の実施の形態では、第１導電型をＰ型、第２導電型をＮ型とし、Ｐ型ウェル拡散層２８を備えたＮ型半導体層１４上に埋め込み酸化膜１６を介してＰ型半導体層２２が形成され、Ｐ型半導体層２２を含むＭＯＳ型トランジスタ８２を備えた半導体装置１０について詳細に説明したがこれに限らず、第１導電型をＮ型、第２導電型をＰ型として、Ｎ型ウェル拡散層を備えたＰ型半導体層上に埋め込み酸化膜を介してＮ型半導体層が形成され、Ｎ型半導体層を含むＭＯＳ型トランジスタを備えた半導体装置であってもよい。また、第２の実施の形態についても同様に、第１導電型をＰ型、第２導電型をＮ型とし、埋め込み酸化膜１６が正に帯電する場合について説明しているがこれに限らず、第１導電型をＮ型、第２導電型をＰ型とし、埋め込み酸化膜１６が負に帯電する場合に、Ｐ型ウェル拡散層が形成されたＮ型ウェル拡散層を備えたＰ型半導体層上に埋め込み酸化膜を介してＮ型半導体層が形成され、Ｎ型半導体層を含むＭＯＳ型トランジスタを備えた半導体装置であってもよい。
【００５５】
特願２０１０−０５２１７３の開示はその全体が参照により本明細書に取り込まれる。
本明細書に記載された全ての文献、特許出願、および技術規格は、個々の文献、特許出願、および技術規格が参照により取り込まれることが具体的かつ個々に記された場合と同程度に、本明細書中に参照により取り込まれる。
【符号の説明】
【００５６】
１０、１１  半導体装置
１４、１５  Ｎ型半導体層
１６  埋め込み酸化膜
２２、２２０、２２１、２２２、２２４  Ｐ型半導体層
２８、２９  Ｐ型ウェル拡散層
３０  ゲート電極
４０、４１、４２  Ｐ型取り出し電極領域
５０、５２、９２  Ｎ型取り出し電極領域
７０、７１、７２、７４、７６、７８、９４  電極
８０  電源電圧
８２  ＭＯＳ型トランジスタ
８４  ダイオード
９０  Ｎ型ウェル拡散層
【図１】
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【図２】
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【図６】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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