(57)【要約】  半導体装置は、第１のデータを入力する第１の駆動回路、第１の駆動回路が出力する第１のデータを通過させる第１のゲート回路、第１のゲート回路を通過した第１のデータを保持する第１の保持回路、第１の保持回路が出力する第１のデータに対して論理動作を行ない、第２のデータとして出力する論理回路、論理回路が出力する第２のデータが入力される第２の駆動回路、第２の駆動回路が出力する第２のデータを通過させる第２のゲート回路、第２のゲート回路を通過した第２のデータを保持する第２の保持回路、第１及び第２のゲート回路、第１及び第２の保持回路、論理回路の電源電圧として第１の電圧を供給するとともに、第１及び第２の駆動回路の電源電圧として第１の電圧より高い第２の電圧を供給する電源回路を有する。
2011125230.tif 000002
【特許請求の範囲】
【請求項１】
第１のデータを入力する第１の駆動回路と、
クロック信号が印加された場合、前記第１の駆動回路が出力する第１のデータを通過させる第１のゲート回路と、
前記第１のゲート回路を通過した第１のデータを保持する第１の保持回路と、
前記第１の保持回路が出力する第１のデータに対して論理動作を行ない、第２のデータとして出力する論理回路と、
前記論理回路が出力する第２のデータが入力される第２の駆動回路と、
クロック信号が印加された場合、前記第２の駆動回路が出力する第２のデータを通過させる第２のゲート回路と、
前記第２のゲート回路を通過した第２のデータを保持する第２の保持回路と、
前記第１及び第２のゲート回路、前記第１及び第２の保持回路、前記論理回路の電源電圧として第１の電圧を供給するとともに、前記第１及び第２駆動回路の電源電圧として前記第１の電圧より高い第２の電圧を供給する電源回路を有することを特徴とする半導体装置。
【請求項２】
前記半導体装置において、
前記第１及び第２の駆動回路は、インバータ回路であり、
前記第１及び第２のゲート回路は、トランスミッションゲート回路であり、
前記第１及び第２の保持回路は、各々ループ状に接続された一対のインバータ回路を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体装置において、
前記第１の駆動回路、第１のゲート回路及び第１の保持回路を含む第１のラッチ回路と、
前記第２の駆動回路、第２のゲート回路及び第２の保持回路は含む第２のラッチ回路とを有することを特徴とする請求項２記載の半導体装置。
【請求項４】
第１のデータを入力する第１の駆動回路と、
クロック信号が印加された場合、前記第１の駆動回路が出力する第１のデータを通過させる第１のゲート回路と、
前記第１のゲート回路を通過した第１のデータを保持する第１の保持回路と、
前記第１の保持回路が出力する第１のデータに対して論理動作を行なった結果である第２のデータを出力する論理回路と、
前記論理回路が出力する第２のデータが入力される第２の駆動回路と、
クロック信号が印加された場合、前記第２の駆動回路が出力する第２のデータを通過させる第２のゲート回路と、
前記第２のゲート回路を通過した第２のデータを保持する第２の保持回路と、
前記第１及び第２のゲート回路、前記第１及び第２の保持回路、前記論理回路に含まれるトランジスタの基板バイアス電圧として第１の基板バイアス電圧を供給するとともに、前記第１及び第２の駆動回路に含まれるトランジスタに前記第１の基板バイアス電圧より低い第２の基板バイアス電圧を供給する電源回路を有することを特徴とする半導体装置。
【請求項５】
前記半導体装置において、
前記第１及び第２の駆動回路は、インバータ回路であり、
前記第１及び第２のゲート回路は、トランスミッションゲート回路であり、
前記第１及び第２の保持回路は、各々ループ状に接続された一対のインバータ回路を含むことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記半導体装置において、
前記第１の駆動回路、第１のゲート回路及び第１の保持回路を含む第１のラッチ回路と、
前記第２の駆動回路、第２のゲート回路及び第２の保持回路を含む第２のラッチ回路を有することを特徴とする請求項５記載の半導体装置。
【請求項７】
第１のデータを入力する第１の駆動回路と、クロック信号が印加された場合、前記第１の駆動回路が出力する第１のデータを通過させる第１のゲート回路と、前記第１のゲート回路を通過した第１のデータを保持する第１の保持回路と、前記第１の保持回路が出力する第１のデータに対して論理動作を行なった結果である第２のデータを出力する論理回路と、前記論理回路が出力する第２のデータが入力される第２の駆動回路と、クロック信号が印加された場合、前記第２の駆動回路が出力する第２のデータを通過させる第２のゲート回路と、前記第２のゲート回路を通過した第２のデータを保持する第２の保持回路とを有する半導体装置の試験方法において、
前記半導体装置が有する電源回路が、前記第１及び第２駆動回路、前記第１及び第２のゲート回路、前記第１及び第２の保持回路、前記論理回路の電源電圧として第１の電圧を供給して、第１のデータを前記第１の駆動回路に入力してから所定の信号伝搬時間内に、前記第２の保持回路が第２のデータを出力することを確認するステップと、
前記半導体装置が有する電源回路が、前記所定の信号伝搬時間内に、前記第２の保持回路が第２のデータを出力しない場合、前記第１及び第２駆動回路の電源電圧として前記第１の電圧より高い第２の電圧を供給するステップとを有することを特徴とする半導体装置の試験方法。
【請求項８】
前記半導体装置の試験方法において、
前記第１及び第２の駆動回路は、インバータ回路であり、
前記第１及び第２のゲート回路は、トランスミッションゲート回路であり、
前記第１及び第２の保持回路は、各々ループ状に接続された一対のインバータ回路を含むことを特徴とする請求項７記載の半導体装置の試験方法。
【請求項９】
前記半導体装置の試験方法において、
前記半導体装置は、
前記第１の駆動回路、第１のゲート回路及び第１の保持回路を含む第１のラッチ回路と、
前記第２の駆動回路、第２のゲート回路及び第２の保持回路を含む第２のラッチ回路とを有することを特徴とする請求項８記載の半導体装置の試験方法。
【請求項１０】
第１のデータを入力する第１の駆動回路と、クロック信号が印加された場合、前記第１の駆動回路が出力する第１のデータを通過させる第１のゲート回路と、前記第１のゲート回路を通過した第１のデータを保持する第１の保持回路と、前記第１の保持回路が出力する第１のデータに対して論理動作を行なった結果である第２のデータを出力する論理回路と、前記論理回路が出力する第２の出0他が入力される第２の駆動回路と、クロック信号が印加された場合、前記第２の駆動回路が出力する第２のデータを通過させる第２のゲート回路と、前記第２のゲート回路を通過した第２のデータを保持する第２の保持回路を有する半導体装置の試験方法において、
前記半導体装置が有する電源回路が、前記第１及び第２駆動回路、前記第１及び第２のゲート回路、前記第１及び第２の保持回路、前記論理回路に含まれるトランジスタの基板バイアス電圧として第１の基板バイアス電圧を供給して、第１のデータを前記第１の駆動回路に入力してから所定の信号伝搬時間内に、前記第２の保持回路が第２のデータを出力することを確認するステップと、
前記半導体装置が有する電源回路が、前記所定の信号伝搬時間内に、前記第２の保持回路が第２のデータを出力しない場合、前記第１及び第２の駆動回路に含まれるトランジスタに前記第１の基板バイアス電圧より低い第２の基板バイアス電圧を供給するステップとを有することを特徴とする半導体装置の試験方法。
【請求項１１】
前記半導体装置において、
前記第１及び第２の駆動回路は、インバータ回路であり、
前記第１及び第２のゲート回路は、トランスミッションゲート回路であり、
前記第１及び第２の保持回路は、各々ループ状に接続された一対のインバータ回路を含むことを特徴とする請求項１０記載の半導体装置の試験方法。
【請求項１２】
前記半導体装置の試験方法において、
前記半導体装置は、
前記第１の駆動回路、第１のゲート回路及び第１の保持回路を含む第１のラッチ回路と、
前記第２の駆動回路、第２のゲート回路及び第２の保持回路を含む第２のラッチ回路とを有する請求項１１記載の半導体装置の試験方法。
【請求項１３】
第１のデータを入力する第１の駆動回路と、クロック信号が印加された場合、前記第１の駆動回路が出力する第１のデータを通過させる第１のゲート回路と、前記第１のゲート回路を通過した第１のデータを保持する第１の保持回路と、前記第１の保持回路が出力する第１のデータに対して論理動作を行なった結果である第２のデータを出力する論理回路と、前記論理回路が出力する第２のデータが入力される第２の駆動回路と、クロック信号が印加された場合、前記第２の駆動回路が出力する第２のデータを通過させる第２のゲート回路と、前記第２のゲート回路を通過した第２のデータを保持する第２の保持回路を有する半導体装置の試験プログラムにおいて、
コンピュータに、
前記半導体装置が有する電源回路が、前記第１及び第２駆動回路、前記第１及び第２のゲート回路、前記第１及び第２の保持回路、前記論理回路の電源電圧として第１の電圧を供給して、第１のデータを前記第１の駆動回路に入力してから所定の信号伝搬時間内に、前記第２の保持回路が第２のデータを出力することを確認するステップと、
前記半導体装置が有する電源回路が、前記所定の信号伝搬時間内に、前記第２の保持回路が第２のデータを出力しない場合、前記第１及び第２駆動回路の電源電圧として前記第１の電圧より高い第２の電圧を供給するステップとを実行させることを特徴とする半導体装置の試験プログラム。
【請求項１４】
前記半導体装置の試験プログラムにおいて、
前記第１及び第２の駆動回路は、インバータ回路であり、
前記第１及び第２のゲート回路は、トランスミッションゲート回路であり、
前記第１及び第２の保持回路は、各々ループ状に接続された一対のインバータ回路を含むことを特徴とする請求項１３記載のプログラム。
【請求項１５】
前記半導体装置の試験プログラムにおいて、
前記半導体装置は
前記第１の駆動回路、第１のゲート回路及び第１の保持回路を含む第１のラッチ回路と、
前記第２の駆動回路、第２のゲート回路及び第２の保持回路を含む第２のラッチ回路とを有することを特徴とする請求項１４記載のプログラム。
【請求項１６】
第１のデータを入力する第１の駆動回路と、クロック信号が印加された場合、前記第１の駆動回路が出力する第１のデータを通過させる第１のゲート回路と、前記第１のゲート回路を通過した第１のデータを保持する第１の保持回路と、前記第１の保持回路が出力する第１のデータに対して論理動作を行なった結果である第２のデータを出力する論理回路と、前記論理回路が出力する第２の出0他が入力される第２の駆動回路と、クロック信号が印加された場合、前記第２の駆動回路が出力する第２のデータを通過させる第２のゲート回路と、前記第２のゲート回路を通過した第２のデータを保持する第２の保持回路とを有する半導体装置の試験プログラムにおいて、
コンピュータに、
前記半導体装置が有する電源回路が、前記第１及び第２駆動回路、前記第１及び第２のゲート回路、前記第１及び第２の保持回路、前記論理回路に含まれるトランジスタの基板バイアス電圧として第１の基板バイアス電圧を供給して、第１のデータを前記第１の駆動回路に入力してから所定の信号伝搬時間内に、前記第２の保持回路が第２のデータを出力することを確認するステップと、
前記半導体装置が有する電源回路が、前記所定の信号伝搬時間内に、前記第２の保持回路が第２のデータを出力しない場合、前記第１及び第２の駆動回路に含まれるトランジスタに前記第１の基板バイアス電圧より低い第２の基板バイアス電圧を供給するステップとを実行させることを特徴とする半導体装置の試験プログラム。
【請求項１７】
前記半導体装置の試験プログラムにおいて、
前記第１及び第２の駆動回路は、インバータ回路であり、
前記第１及び第２のゲート回路は、トランスミッションゲート回路であり、
前記第１及び第２の保持回路は、各々ループ状に接続された一対のインバータ回路を含むことを特徴とする請求項１６記載のプログラム。
【請求項１８】
前記半導体装置の試験プログラムにおいて、
前記半導体装置は、
前記第１の駆動回路、第１のゲート回路及び第１の保持回路を含む第１のラッチ回路と、
前記第２の駆動回路、第２のゲート回路及び第２の保持回路を含む第２のラッチ回路とを有することを特徴とする請求項１７記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の試験方法及び試験プログラムに関する。
【背景技術】
【０００２】
半導体装置を単位時間当たりの動作確率に応じて領域分割し、その分割された各領域別に、電源電圧（Ｖｄｄ）の制御と、しきい値電圧（Ｖｔ）の制御とを関連付けて行う技術が知られている。当該技術では、しきい値電圧の制御目標値を半導体装置の動作確率に応じて決定する。又、半導体装置の使用時の温度変動に拘わらず、Ｖｔ制御回路は、しきい値電圧Ｖｔが当該目標値に一定となるように、半導体装置内のｐ型及びｎ型のＭＯＳトランジスタの基板電圧を制御する。同時に、Ｖｄｄ制御回路は、目的とする動作周波数を満たすように、半導体装置への電源電圧Ｖｄｄを制御する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１６６６９８号公報
【特許文献２】特開平６−１１２７８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体装置の障害の要因の切り分けを行い、当該障害に対処し得る半導体装置、半導体装置の試験方法および試験プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００５】
半導体装置は、第１のデータ信号を入力する第１の駆動回路と、クロック信号が印加された場合、第１の駆動回路を出力する第１のデータを通過させる第１のゲート回路とを有する。半導体装置は更に、第１のゲート回路を通過した第１のデータを保持する第１の保持回路を有する。半導体装置は更に、第１の保持回路を出力した第１のデータに対し論理動作を行ない、第２のデータとして出力する論理回路を有する。半導体装置は更に、論理回路が出力する第２のデータが入力される第２の駆動回路と、クロック信号が印加された場合、第２の駆動回路を出力した第２のデータを通過させる第２のゲート回路とを有する。半導体装置は更に、第２のゲート回路を通過した第２のデータを保持する第２の保持回路を有する。半導体装置は更に、第１及び第２のゲート回路、第１及び第２の保持回路、論理回路の電源電圧として第１の電圧を供給し、第１及び第２の駆動回路の電源電圧として第１の電圧より高い第２の電圧を供給する電源回路を有する。
【発明の効果】
【０００６】
上記半導体装置によれば、電源回路が、第１の駆動回路及び第２の駆動回路の電源電圧として、第１の電圧より高い第２の電圧を供給する。その結果、以下に述べる問題を回避し得る。すなわち第１のデータに応じた第１の駆動回路の出力側の電圧レベルの変化が不十分であると、第１の保持回路において、第１のデータを保持した状態が維持されないため、後続の論理回路に第１のデータが伝搬されない。論理回路に第１のデータが伝搬されなくなると、当該半導体装置が信号伝搬遅延障害を有すると誤判断される場合がある。ここで上記の如く第１の駆動回路の電源電圧として第１の電圧より高い第２の電圧を供給することにより、入力される第１のデータに応じた第１の駆動回路の出力側の電圧レベル変化が充分に大きくなる。その結果第１の保持回路に第１のデータを保持した状態が維持され、後続の論理回路に第１のデータの伝搬が確実になされる。その結果上記の如く信号伝搬遅延障害を有すると誤判断されることがなくなる。【０００７】
同様に、論理回路が出力する第２のデータに応じた第２の駆動回路の出力側の電圧レベルの変化が不十分であると、第２の保持回路に第２のデータの状態が保持されなくなる。第２の保持回路に第２のデータの状態が保持されなくなると、当該半導体装置が信号伝搬遅延障害を有すると誤判定される場合がある。ここで上記の如く第２及び第２の駆動回の電源電圧として第１の電圧より高い第２の電圧を供給することにより、論理回路が出力する第２のデータに応じた第２の駆動回路の出力側の電圧レベル変化が充分大きくなる。その結果第２の保持回路に第２のデータの状態が確実に保持される。その結果、上記の如く信号伝搬遅延障害を有すると誤判定されることがなくなる。
【図面の簡単な説明】
【０００８】
【図１】論理回路の前後に設けられるラッチ回路間のデータ信号の転送について説明する回路図である。
【図２】図１に示される各ラッチ回路の内部構成例を示す回路図である。
【図３】論理回路の前後に設けられるラッチ回路間のデータ信号の転送について説明するタイムチャートである。
【図４】図１に示す回路構成に対し実施例１を適用する場合について説明する回路である。
【図５】図４に示される各ラッチ回路の内部構成例を示す回路図（その１）である。
【図６】図４に示される各ラッチ回路の内部構成例を示す回路図（その２）である。
【図７】図６に示すラッチ回路の動作について説明する回路図である。
【図８】図６に示すラッチ回路の動作について説明するタイムチャートである。
【図９】図１に示す回路構成に対し実施例２を適用する場合について説明する回路である。
【図１０】図９に示される各ラッチ回路の内部構成例を示す回路図（その１）である。
【図１１】図９に示される各ラッチ回路の内部構成例を示す回路図（その２）である。
【図１２】図１１に示すラッチ回路の動作について説明する回路図である。
【図１３】実施例３によるＬＳＩの回路図である。
【図１４】ＬＳＩとＬＳＩテスタとの接続について説明する図である。
【図１５】ＬＳＩ試験の流れを説明するフローチャートである。
【図１６】図１５のフローチャート中のファンクション試験の流れを説明するフローチャート（その１）である。
【図１７】実施例４によるＬＳＩの回路図である。
【図１８】図１５のフローチャート中のファンクション試験の流れを説明するフローチャート（その２）である。
【図１９】図１４に示されるＬＳＩテスタのハードウェア構成例を示すブロック図である。
【発明を実施するための形態】
【０００９】
図１とともにＬＳＩ(Large Scale Integrated circuit)に含まれる半導体装置内のデータ転送について説明する。図１はデータを転送する回路を示す。当該データを転送する回路は、論理回路２０並びに当該論理回路２０の入力側のラッチ回路１０及び出力側のラッチ回路３０を有する。
【００１０】
図２は上記ラッチ回路１０，３０の各々の内部構成例を示す。ラッチ回路１０，３０の各々は、信号を反転するとともに反転した信号を駆動する駆動回路としてのインバータ回路Ｉ２と、トランスミッションゲート回路Ｇ１とを有する。トランスミッションゲート回路Ｇ１は、クロック入力端子ＣＫに与えられるクロック信号により開閉し、開時にインバータ回路Ｉ２の出力値を通過させるゲート回路（一対のパストランジスタ回路）として機能する。すなわち、トランスミッションゲート回路Ｇ１は、クロック入力端子ＣＫに与えられるクロック信号がハイ（Ｈｉｇｈ）レベルの場合に開状態となり、ロー（Ｌｏｗ）レベルの場合に閉状態となることにより、信号の通過を制御する。ラッチ回路１０，３０の各々は更に、トランスミッションゲート回路Ｇ１を通過したインバータ回路Ｉ２の出力値である電圧レベルを保持する保持回路Ｃ１を形成するインバータ回路Ｉ４，Ｉ５を有する。ラッチ回路１０，３０の各々は更に、クロック信号を反転してトランスミッションゲート回路Ｇ１に与えるインバータ回路Ｉ１，及び保持回路Ｃ１（Ｉ４，Ｉ５）の入力側の値を反転して出力するインバータ回路Ｉ３を有する。ラッチ回路１０，３０の各々は更に、保持回路Ｃ１の出力側の値を反転して出力するインバータ回路Ｉ６を有する。
【００１１】
当該構成を有するラッチ回路１０，３０の各々は、データ入力端子Ｄ、クロック入力端子ＣＫ、及びデータ出力端子Ｑを有する。ラッチ回路１０，３０の各々では、クロック入力端子ＣＫに与えられるクロック信号がＨレベルの間、データ入力端子Ｄに与えられたデータ信号の値がデータ出力端子Ｑから出力される。他方クロック信号がＬレベルの間は、データ入力端子Ｄに与えられたデータ信号は遮断され、当該データ信号の値がデータ出力端子Ｑから出力されることはなく、データ出力端子Ｑは直前の値を保持する。したがってラッチ回路１０，３０の各々の出力値は、クロック信号がＨレベルの間にのみ変化し得る。
【００１２】
ラッチ回路１０，３０の各々の動作を以下に、より詳細に述べる。データ入力端子Ｄにデータ信号が入力されると、当該データ信号の値がインバータ回路Ｉ２によって反転され、トランスミッションゲート回路Ｇ１に出力される。トランスミッションゲート回路Ｇ１は、クロック信号入力端子ＣＫに入力されるクロック信号がＨレベルの間、開状態となり、インバータ回路Ｉ２からの出力を通過させる。トランスミッションゲート回路Ｇ１を通過したインバータ回路Ｉ２の出力は保持回路Ｃ１に与えられ、保持回路Ｃ１は当該与えられたインバータ回路Ｉ２の出力の値を保持する。当該保持回路Ｃ１に保持された値は、インバータ回路Ｉ３、Ｉ６を介し、各データ出力端子Ｑ，ＸＱから出力される。
ＬＳＩテスタを用いて行うＬＳＩの良否を判定する試験の１つに、ＷＤＦＴ(double clock dynamic function test)試験が知られている。ＷＤＦＴ試験では、ＬＳＩテスタからＬＳＩに入力したデータ信号を、第１のクロック信号を印加して送信元の第１のラッチに入力し、その第１のラッチが取り込むことにより出力したデータ信号を、さらに第２のクロック信号を印加して受信先の第２のラッチで取り込むことができたか否かを判断することにより、ＬＳＩの良否判定が行う一種のタイミング試験である。
【００１３】
ここで図１の回路に対しＷＤＦＴ試験を行う場合、ラッチ回路１０のデータ入力端子Ｄにデータ信号を入力すると、当該データ信号をラッチ回路１０が通過させて論理回路２０に入力する。論理回路２０はラッチ回路１０から入力されたデータ信号の値に対して所定の論理動作を行い、当該論理動作結果の値を出力する。論理回路２０の動作結果はラッチ回路３０を介して出力される。ここで、論理回路２０の動作には、バッファ回路や（偶数個の）インバータ回路を用いて、入力された値を変化させずに出力の値として伝搬させるデータ転送動作も含まれる。当該ＷＤＦＴ試験により、上記ラッチ回路１０とラッチ回路３０との間における論理回路２０のデータ転送動作が所定の信号伝搬遅延時間以内になされることを検証する。
【００１４】
図３は上記ラッチ回路１０とラッチ回路３０との間のデータ転送動作のタイムチャートを示す。図３（ａ）はラッチ回路１０に入力されるデータ信号の波形を示し、図３（ｂ）はラッチ回路１０に印加されるクロック信号の波形を示す。図３（ｃ）はラッチ回路１０のデータ出力端子Ｑから出力されるデータ信号の波形を示し、図３（ｄ）はラッチ回路３０のデータ入力端子Ｄにおけるデータ信号の波形を示す。図３に示される如く、上記ラッチ回路間のデータ転送動作では、時刻ｔ１にクロック信号がＨレベルとなり、その結果ラッチ回路１０がデータ入力端子Ｄに入力されるデータ信号の値を取り込む。そして時刻ｔ２にラッチ回路１０から当該取り込まれたデータ信号の値が出力される。
【００１５】
時刻ｔ１，ｔ２との間の時間Ｔｐｄ１はラッチ回路１０における遅延時間を表す。当該時間Ｔｐｄ１の間、クロック信号がＨレベルとなり、図２における、データ入力端子Ｄからデータ信号の値が取り込まれ、トランスミッションゲート回路Ｇ１を通過され保持回路Ｃ１に保持されてデータ出力端子Ｑから出力される。又、時刻ｔ２，ｔ３の間の時間Ｔｐｄ２は論理回路２０における遅延時間を表す。当該時間Ｔｐｄ２の間、ラッチ回路１０の出力に基づいて論理回路２０が所定の論理動作を行い、当該論理動作結果の値がラッチ回路３０のデータ入力端子Ｄに到達する。
【００１６】
又、図３中、時刻ｔ３，ｔ４の間の時間はラッチ回路３０のセットアップタイム(Setup Time) Setupである。セットアップタイムとは、ラッチ回路３０が入力されるデータ信号の値をクロック信号の印加により取り込む際に、タイミング信号であるクロック信号が入力される前に、論理回路２０がラッチ回路３０に対してデータ信号を予め出力しておかなければならない最少時間をいう。又、時刻ｔ４，ｔ５の間の時間はラッチ回路３０のホールドタイム(Hold Time) Holdである。ホールドタイムとはラッチ回路３０がクロック信号の印加によりデータ信号の値を出力する際に、タイミング信号であるクロック信号が印加された後に、ラッチ回路３０が保持したデータ信号を保持し続けなければならない最少時間をいう。
【００１７】
ＬＳＩの出荷試験として、ＡＴＰＧ(Automatic Test Pattern Generation)試験及び上記ＷＤＦＴ試験がなされる。ＡＴＰＧ試験とは、試験対象のＬＳＩに対して、ＬＳＩが有する回路の論理及び当該回路に対する入力信号の束縛条件等に基づいてテストパターンを自動的に生成し、生成されたテストパターンを用いて製造されたＬＳＩに対して行われる出荷試験である。これらＡＴＰＧ試験とＷＤＦＴ試験により、ＬＳＩがラッチ回路のデータ取り込みにおける電気的特性上の障害、論理パスの固定故障、あるいは信号伝搬遅延障害の有無を検査することができる。
【００１８】
ここでＷＤＦＴ試験では、ＬＳＩが内蔵するＰＬＬ(Phase Locked Loop)又はＲＯＳＣ(Ring OSCillator：リング発振器)が発振するシステム動作の周波数と同等の周波数のクロック信号を使用し、多くのラッチ回路を同時に動作させる。従って、電源ノイズの影響を受けやすく、電源ノイズの影響を受けた場合には電源電圧が低下し、図２におけるラッチ回路３０において正しくデータの取り込みができない場合がある。その場合、図２における論理回路２０による信号の伝搬は正常に行われているにもかかわらず、ＬＳＩテスタでは信号伝搬遅延障害を有すると誤判断されてしまう。すなわちＬＳＩがＬＳＩテスタにおけるＷＤＦＴ試験でフェール(fail)する場合（障害が検出された場合）、信号伝搬遅延障害を有すると判断される。しかしながら実際には、電源ノイズの影響で電源電圧が低下し、ＡＴＰＧ試験でフェールする電圧、すなわち電源電圧がラッチ回路のデータ取り込み特性限界電圧を下回ることが要因である場合がある。この場合、電源ノイズにより電源電圧がラッチ回路のデータ取り込み特性限界電圧を下回ることでＬＳＩがＷＤＦＴ試験にフェールする。
【００１９】
例えば、ラッチ回路のデータ取り込み特性限界電圧が0.7V以下の論理パスがＬＳＩに含まれており、当該論理パスが電源電圧0.8VのＷＤＦＴ試験をフェールしたとする。この場合、実際には電源ノイズの影響で上記0.8Vの電源電圧が上記0.7Vまで低下し、その結果ラッチ回路のデータ取り込み特性が要因でフェールした可能性がある。この場合、実際には上記の如くラッチ回路のデータ取り込み特性が要因でフェールしたにもかかわらず、ＷＤＦＴ試験でフェールしたので信号伝搬遅延障害と判断される。
【００２０】
ここで、ＬＳＩの電源電圧を高め、電源ノイズの影響による電源電圧の低下を補う方法が考えられるが、近年の省電力化の要請から、ＬＳＩの電源電圧を高めることは望ましくない。
【００２１】
以下に説明する各実施例によれば、ＬＳＩの障害が検出された場合に、検出された障害の要因が、本来のＷＤＦＴ試験の検出対象である信号伝搬遅延障害によるものか、あるいはラッチ回路のデータ取り込み特性上の問題によるものかを正しく判断することができる。
【００２２】
以下に説明する各実施例によれば、トランジスタの電源電圧（実施例１）あるいは基板バイアス電圧（実施例２）につき、論理回路の入力側及び出力側に夫々設けられるラッチ回路中の、ゲート回路を介し保持回路に信号を出力する駆動回路と、他の回路との間で、電源を分離する。
【００２３】
以下に図４、図５及び図６とともに、実施例１による半導体装置の回路構成を説明する。
【００２４】
図4に示す如く、当該半導体装置は、論理回路２０、論理回路２０の入力側のラッチ回路１０及び出力側のラッチ回路３０を有する。ラッチ回路１０，３０には電源電圧ＶＤＤ１と電源電圧ＶＤＤ２が供給され、論理回路２０には電源電圧ＶＤＤ１が供給される。又、ラッチ回路１０のデータ入力端子Ｄにはデータ信号が入力され、ラッチ回路１０、３０のクロック入力端子ＣＫにはクロック信号が入力される。
【００２５】
図４の回路の動作について説明する。ラッチ回路１０はデータ入力端子Ｄに入力されたデータ信号の値を、クロック入力端子ＣＫに入力されたクロック信号がＨレベルの間に取り込み、データ出力端子Ｑから出力する。論理回路２０はラッチ回路１０のデータ出力端子Ｑの出力に応じて所定の論理動作を行い、当該論理動作結果の値を出力する。論理回路２０の出力はラッチ回路３０のデータ入力端子Ｄに入力される。ラッチ回路３０はデータ入力端子Ｄに入力されたデータ信号の値を、クロック入力端子ＣＫに入力されるクロック信号がＨレベルの間に取り込み、データ出力端子Ｑから出力する。
【００２６】
図５は、ラッチ回路１０，３０の各々の内部回路を示す。すなわちラッチ回路１０，３０の各々は、クロック信号を反転するインバータ回路Ｉ１と，データ信号を反転するとともに反転した信号を駆動する駆動回路としてのインバータ回路Ｉ２とを有する。又、ラッチ回路１０、３０の各々は、クロック信号及びクロック信号が反転された信号によるタイミングでインバータ回路Ｉ２の出力を通過させる、ゲート回路としてのトランスミッションゲート（パストランジスタ）回路Ｇ１を有する。更にラッチ回路１０、３０の各々は、トランスミッションゲート回路Ｇ１を通過した出力の値を保持する保持回路Ｃ１を形成するインバータ回路Ｉ４，Ｉ５、当該保持回路Ｃ１（Ｉ４，Ｉ５）に保持された値を出力するインバータ回路Ｉ３，Ｉ６を有する。図５に示される通り、信号を反転するとともに反転した信号を駆動する駆動回路としてのインバータ回路Ｉ２には電源電圧ＶＤＤＤが供給され、それ以外のインバータ回路Ｉ１，Ｉ３，Ｉ４，Ｉ５，Ｉ６，及びトランスミッションゲート回路Ｇ１には電源電圧ＶＤＤＦが供給される。又、図４に示される如く、電源電圧ＶＤＤＦは電源電圧ＶＤＤ１と等しく、電源電圧ＶＤＤＤは電源電圧ＶＤＤ２と等しい。
【００２７】
図６は上記した図５の回路に対応する、トランジスタレベルの回路である。図６中、ｐチャネルＭＯＳＦＥＴ(p-channel Metal Oxide Semiconductor Field Effect Transistor：ｐ型金属酸化物半導体電解効果トランジスタ）Ｔｒ１ｐと、ｎチャネルＭＯＳＦＥＴ(n-channel Metal Oxide Semiconductor Field Effect Transistor：ｎ型金属酸化物半導体電解効果トランジスタ）、Ｔｒ１ｎとがインバータＩ１を形成する。同様に、ｐチャネルＭＯＳＦＥＴ、Ｔｒ２ｐと、ｎチャネルＭＯＳＦＥＴ、Ｔｒ２ｎとがインバータＩ２を形成し、ｐチャネルＭＯＳＦＥＴ、Ｔｒ３ｐと、ｎチャネルＭＯＳＦＥＴ、Ｔｒ３ｎとがインバータＩ３を形成する。同様に、ｐチャネルＭＯＳＦＥＴ、Ｔｒ４ｐと、ｎチャネルＭＯＳＦＥＴ、Ｔｒ４ｎとがインバータＩ４を形成し、ｐチャネルＭＯＳＦＥＴ、Ｔｒ５ｐと、ｎチャネルＭＯＳＦＥＴ、Ｔｒ５ｎとがインバータＩ５を形成する。同様に、ｐチャネルＭＯＳＦＥＴ、Ｔｒ６ｐと、ｎチャネルＭＯＳＦＥＴ、Ｔｒ６ｎとがインバータＩ６を形成する。このように、インバータ回路Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６の各々は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを含むＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化物半導体）構造を有する。また、ｐチャネルＭＯＳＦＥＴ、Ｔｒ７ｐと、ｎチャネルＭＯＳＦＥＴ、Ｔｒ７ｎとがトランスミッションゲート回路Ｇ１を形成する。
【００２８】
次に、図４，図５，図６とともに説明した半導体装置に対し、ＷＤＦＴ試験を行う場合につき説明する。まず、電源電圧ＶＤＤ１と電源電圧ＶＤＤ２とを同一の電圧に設定した状態でＷＤＦＴ試験を行った結果、半導体装置がフェールしたとする。その場合、電源電圧ＶＤＤ２のみを高くした状態で再度ＷＤＦＴ試験を行った結果、半導体装置がパス(pass)したとする。ここで「電源電圧ＶＤＤ２のみを高くした状態」とは、ＶＤＤ１の電圧を固定した上で、ＶＤＤ１よりもＶＤＤ2を高くした状態である。このような場合、上記フェールの要因は信号伝搬遅延障害でははく、ラッチ回路１０，３０のうちの少なくともいずれかのデータ取り込み特性障害であると判断できる。この点につき図７，図８とともに詳細に説明する。
【００２９】
図７は図６と同様のトランジスタレベルの回路図であり、ラッチ回路３０の内部回路構成例を示す。ここでラッチ回路３０のデータ取り込み特性は、信号を駆動するインバータ回路Ｉ２の駆動能力による入力信号の値を反映しようとする作用と、保持回路Ｃ１の一方のフィードバック用インバータ回路Ｉ５の駆動能力による直前の状態を保持しようとする作用との間の関係によって決まる。
【００３０】
図８（a）〜（ｃ）は、クロック信号の１サイクル分についてのタイミングチャートを示す。図８（ａ）はクロック信号の波形を示し、図８（ｂ）、（ｃ）は、図７中、データ入力端子Ｄに入力されるデータ信号の値がＨレベルからＬレベルに変化する場合の、トランスミッションゲート回路Ｇ１の出力ノードＰ１の電圧波形を示す。図８（ｂ）は、半導体装置がＷＤＦＴ試験をパスする場合の波形例を示し、図８（ｃ）は、ＷＤＦＴ試験をフェールする場合の波形例を示す。
【００３１】
ＷＤＦＴ試験が図４の回路に対し実施されると、ラッチ回路１０のデータ入力端子Ｄにデータ信号が入力され、論理回路２０で論理動作が行われ、当該論理動作結果の値がラッチ回路３０に入力される。又、図７に示すラッチ回路３０において、当該ラッチ回路３０の直前の状態は、データ入力端子Ｄに入力されるデータ信号の値がＨレベルの状態を示す。すなわち、当該Ｈレベルがインバータ回路Ｉ２でＬレベルに反転され、当該Ｌレベルがトランスミッションゲート回路Ｇ１を介し出力ノードＰ１に出力される。保持回路Ｃ１のインバータ回路Ｉ４は当該Ｌレベルを反転してＨレベルとし、保持回路Ｃ１のフィードバック用のインバータ回路Ｉ５は当該Ｈレベルを反転して得るＬレベルを出力ノードＰ１に与える。このように、直前の状態では出力ノードＰ１はＬレベルである。
【００３２】
図７に示すラッチ回路３０の回路において、データ入力端子Ｄに入力されるデータ信号の値がＨレベルからＬレベルとなると、インバータ回路Ｉ２により当該ＬレベルがＨレベルに反転される。当該Ｈレベルはクロック信号がＨレベルの間、トランスミッションゲート回路Ｇ１を通過され、出力ノードＰ１をＨレベルに遷移させる。ここで上記の如く、直前の状態では保持回路Ｃ１のフィードバック用のインバータ回路Ｉ５は出力ノードＰ１にＬレベルを出力しており、図７に矢印で示す如く、出力ノードＰ１を接地側に導通し、出力ノードＰ１の電圧をＬレベルに保持しようとする。図８（ｂ）は、上記保持回路Ｃ１のフィードバック用のインバータ回路Ｉ５の駆動能力による出力ノードＰ１の電圧をＬレベルに保持しようとする作用よりも、インバータ回路Ｉ２の駆動能力による入力信号の値を反映しようとする作用が上回る場合を示す。尚、図７等に示す如く、インバータ回路Ｉ２には電源電圧ＶＤＤＦの代わりに電源電圧ＶＤＤＤが印加される。この場合、図８（ｂ）に示されるように、図８（ａ）に示すクロック信号がＨレベルの間に、出力ノードＰ１の電圧は十分上昇する。その結果保持回路Ｃ１では、出力ノードＰ１のＨレベルによりインバータ回路Ｉ４のｐチャネルＭＯＳＦＥＴ、Ｔｒ４ｐがオフになるとともに、ｎチャネルＭＯＳＦＥＴ、Ｔｒ４ｎがオンになる。その結果インバータ回路Ｉ４の出力はＬレベルとなる。そして当該Ｌレベルが入力されることにより、フィードバック用のインバータ回路Ｉ５のｐチャネルＭＯＳＦＥＴ、Ｔｒ５ｐがオンになるとともに、ｎチャネルＭＯＳＦＥＴ、Ｔｒ５ｎがオフになる。その結果インバータ回路Ｉ５からＨレベルの値が出力される。このようにして、保持回路Ｃ１はインバータ回路Ｉ２の出力の値に応じた状態に遷移し、当該データ信号の値を取り込むことができる。その結果、半導体装置はＷＤＦＴ試験をパスする。
【００３３】
他方、図８（ｃ）は、上記保持回路Ｃ１のフィードバック用のインバータ回路Ｉ５の駆動能力による出力ノードＰ１の電圧をＬレベルに保持しようとする作用が、インバータ回路Ｉ２の駆動能力による入力信号の値を出力に反映しようとする作用を上回る場合を示す。この場合、図８（ｃ）に示されるように、図８（ａ）に示すクロック信号がＨレベルの間に出力ノードＰ１の電圧は十分上昇することができない。その結果、保持回路Ｃ１では、インバータ回路Ｉ４のｐチャネルＭＯＳＦＥＴ、Ｔｒ４ｐはオン状態、ｎチャネルＭＯＳＦＥＴ、Ｔｒ４ｎはオフ状態のまま保持される。その結果インバータ回路Ｉ４の出力はＨレベルを保持する。したがってフィードバック用のインバータ回路Ｉ５のｐチャネルＭＯＳＦＥＴ、Ｔｒ５ｐはオフ状態、ｎチャネルＭＯＳＦＥＴ、Ｔｒ５ｎはオン状態のまま保持される。したがってインバータ回路Ｉ５の出力はＬレベルに保持される。このようにして、クロック信号がＨレベルの間、保持回路Ｃ１は直前の状態を保持する。したがってクロック信号がＨレベルの間に、保持回路Ｃ１はインバータ回路Ｉ２の出力の値に応じた状態に遷移できない。その状態でクロック信号がＬレベルとなるとトランスミッションゲート回路Ｇ１が閉じられ、インバータ回路Ｉ２の出力は遮断される。その結果、出力ノードＰ１の電圧は保持回路Ｃ１のフィードバック用のインバータ回路Ｉ５の出力であるＬレベルとなり、ラッチ回路３０はデータ信号の値を取り込めない。したがって所定の信号伝搬遅延時間以内にデータ転送動作が完了せず、ＷＤＦＴ試験がフェールする。
【００３４】
このようにＷＤＦＴ試験がフェールした場合（図８（ｃ）の場合）、上記の如く、電源電圧ＶＤＤ２のみを高くした状態で再度ＷＤＦＴ試験を行う。ここで「電源電圧ＶＤＤ２のみを高くした状態」とは、ＶＤＤ１の電圧を固定した上で、ＶＤＤ１よりもＶＤＤ2を高くした状態である。すなわち電源電圧ＶＤＤDを電源ＶＤＤFよりも高く設定する。その結果、図７中、インバータ回路Ｉ２の電源電圧が高められ、インバータ回路Ｉ２の駆動能力が高められる。その結果図８（ｂ）の状態、すなわち、上記保持回路Ｃ１のフィードバック用のインバータ回路Ｉ５による出力ノードＰ１の電圧をＬレベルに保持しようとする作用より、インバータ回路Ｉ２の駆動能力が上回る。尚、上記の如く、インバータ回路Ｉ２には電源電圧ＶＤＤＦの代わりに電源電圧ＶＤＤＤが印加される。その結果、クロック信号がＨレベルの間に出力ノードＰ１の電圧が十分上昇し、保持回路Ｃ１はインバータ回路Ｉ２の出力の値に応じた状態に遷移し、ラッチ回路３０は当該データ信号の値を取り込むことができる。すなわち、半導体装置に信号伝搬遅延障害がなく、電源ノイズが要因でＷＤＦＴ試験にフェールするような場合には、電源電圧ＶＤＤ２のみを高くした状態で再度ＷＤＦＴ試験を行う。ここで「電源電圧ＶＤＤ２のみを高くした状態」とは、ＶＤＤ１の電圧を固定した上で、ＶＤＤ１よりもＶＤＤ2を高くした状態である。その結果ラッチ回路３０がデータ信号の値を取り込むことができれば、当該半導体装置には信号伝搬遅延障害はないと判断できる。
【００３５】
他方半導体装置に実際に信号伝搬遅延障害が存在する場合には、電源電圧ＶＤＤ２のみを高くした状態で再度ＷＤＦＴ試験を行っても依然としてラッチ回路３０がデータ信号の値を取り込むことができない。ここで「電源電圧ＶＤＤ２のみを高くした状態」とは、ＶＤＤ１の電圧を固定した上で、ＶＤＤ１よりもＶＤＤ2を高くした状態である。その場合、当該半導体装置に信号伝搬遅延障害が存在すると判断できる。このように実施例１によれば、電源ノイズによる電源電圧の変動があるような場合であっても、半導体装置がＷＤＦＴ試験をフェールする要因が信号伝搬遅延障害によるものであるか否かを確実に見分けることができる。
【００３６】
更に、上記の如く半導体装置に信号伝搬遅延障害が存在せず、電源ノイズが要因でＷＤＦＴ試験がフェールすると判断した場合、電源電圧ＶＤＤ２のみを高く設定した上でＬＳＩを出荷することができる。ここで「電源電圧ＶＤＤ２のみを高く設定して」とは、ＶＤＤ１の電圧を固定した上で、ＶＤＤ１よりもＶＤＤ2を高く設定することを意味する。すなわち、電源ノイズによる電源電圧の低下によってもラッチ回路３０がデータ信号の値を取り込める状態にしてＬＳＩを出荷することができる。その結果、ＶＤＤ１、ＶＤＤ２を含む全体の電源電圧を高く設定して出荷する場合に比して、製品の省電力化が図れる。又、逆に半導体装置に実際に信号伝搬遅延障害が存在すると判定された場合、電源電圧ＶＤＤ１のみを高く設定してＬＳＩを出荷する。ここで「電源電圧ＶＤＤ１のみを高く設定して」とは、ＶＤＤ２の電圧を固定した上で、ＶＤＤ２よりもＶＤＤ１を高く設定することを意味する。すなわちラッチ回路１０，３０のインバータ回路Ｉ２以外のトランジスタの電源電圧を高く設定してＬＳＩを出荷する。電源電圧が高くされたトランジスタの駆動能力が上昇し、動作速度が上昇する。その結果信号伝搬遅延障害を解消させることができる。その結果、ＶＤＤ１、ＶＤＤ２を含む全体の電源電圧を高く設定して出荷する場合に比して、製品の省電力化が図れる。
【００３７】
このように実施例１によれば、半導体装置に含まれる論理回路２０の入力側と出力側にそれぞれ設けるラッチ回路１０，３０中のインバータ回路Ｉ２のトランジスタの電源系統（ＶＤＤＤ）を、他のトランジスタの電源系統（ＶＤＤＦ）と分離する。そしてＷＤＦＴ試験を行う際、当該ラッチ回路１０，３０に含まれるインバータ回路Ｉ２のトランジスタの電源電圧（ＶＤＤＤ）を他のトランジスタの電源電圧（ＶＤＤＦ）と独立して調整する。その結果、当該半導体装置に問題がある場合に、当該問題が上記入力側と出力側にそれぞれ設けるラッチ回路１０，３０間の信号伝搬遅延によるものか、上記ラッチ回路１０，３０のデータ取り込み特性上の問題かを容易に判断できる。更に、当該判断の結果に応じて上記問題の解決を的確に図ることができる。
【００３８】
以下に図９，１０，１１とともに、実施例２による半導体装置の回路構成を説明する。
【００３９】
図９に示す如く、実施例２のよる半導体装置は、論理回路２０、論理回路２０の入力側のラッチ回路１０及び出力側のラッチ回路３０を有する。ラッチ回路１０，３０には基板バイアス電圧ＶＢＳ１と、基板バイアス電圧ＶＢＳ２とが供給される。ここで基板バイアス電圧とは、実施例２による半導体装置の如くのＭＯＳ（Metal Oxide Semiconductor：金属酸化物半導体）集積回路において基板に印加する電圧を言う。論理回路２０には基板バイアス電圧ＶＢＳ１が供給される。尚、図９の回路において、通常の電源電圧（例えば図４とともに上記したＶＤＤ１）が供給される。
【００４０】
図９の回路の動作を説明する。ラッチ回路１０のデータ入力端子Ｄにデータ信号が入力され、クロック入力端子ＣＫにクロック信号が入力される。ラッチ回路１０はデータ入力端子Ｄに入力されたデータ信号の値を、クロック入力端子ＣＫに入力されたクロック信号がＨレベルの間に取り込み、データ出力端子Ｑから出力する。論理回路２０はラッチ回路１０のデータ出力端子Ｑの出力から出力されるデータの値に応じて論理動作を行い、当該論理動作結果の値を出力する。論理回路２０の出力はラッチ回路３０のデータ入力端子Ｄに入力される。ラッチ回路３０はデータ入力端子Ｄに入力された値を、クロック入力端子ＣＫに入力されるクロック信号がＨレベルの間に取り込み、データ出力端子Ｑから出力する。
【００４１】
ラッチ回路１０，３０の各々は図１０に示す回路構成を有する。すなわちラッチ回路１０，３０の各々は、クロック信号を反転するインバータ回路Ｉ１と、データ信号を反転する、信号を反転するとともに反転した信号を駆動する駆動回路としてのインバータ回路Ｉ２とを有する。又、ラッチ回路１０、３０の各々は、クロック信号及びクロック信号が反転された信号によるタイミングでインバータ回路Ｉ２の出力を通過させる、ゲート回路としてのトランスミッションゲート回路Ｇ１を有する。更にラッチ回路１０、３０の各々は、トランスミッションゲート回路Ｇ１と通過された値を保持する保持回路Ｃ１を形成するインバータ回路Ｉ４，Ｉ５と、当該保持回路Ｃ１（Ｉ４，Ｉ５）に保持された値を出力するインバータ回路Ｉ３，Ｉ６とを有する。
【００４２】
又、図１１に示される通り、信号を反転するとともに反転した信号を駆動する駆動回路としてのインバータ回路Ｉ２のｐチャネルＭＯＳＦＥＴ、Ｔｒ２ｐには基板バイアス電圧ＶＢＳＤが供給され、それ以外のインバータ回路Ｉ１，Ｉ３，Ｉ４，Ｉ５，Ｉ６，及びトランスミッションゲート回路Ｇ１のｐチャネルＭＯＳＦＥＴ、Ｔｒ１ｐ、Ｔｒ３ｐ、Ｔｒ４ｐ、Ｔｒ５ｐ、Ｔｒ６ｐ、Ｔｒ７ｐには基板バイアス電圧ＶＢＳＦが供給される。図９に示される如く、基板バイアス電圧ＶＢＳＦは基板バイアス電圧ＶＢＳ１と等しく、基板バイアス電圧ＶＢＳＤは基板バイアス電圧ＶＢＳ２と等しい。尚、信号を反転するとともに反転した信号を駆動する駆動回路としてのインバータ回路Ｉ２並びにそれ以外のインバータ回路Ｉ１，Ｉ３，Ｉ４，Ｉ５，Ｉ６，及びトランスミッションゲート回路Ｇ１の夫々のトランジスタには、例えば上記電源電圧ＶＤＤＦが供給される（後述する図１１参照）。又、図１１に示されるように、インバータ回路Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６の各々は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを含むＣＭＯＳ構造を有する。
【００４３】
次に、図９，１０，１１とともに説明した半導体装置に対し、ＷＤＦＴ試験を行う場合を説明する。まず、基板バイアス電圧ＶＢＳ１とＶＢＳ２とを同一の電圧に設定した状態でＷＤＦＴ試験を行った結果、フェールしたとする。その場合、基板バイアス電圧ＶＢＳ２のみを、よりフォワードバイアスとなる電圧に設定した状態で再度ＷＤＦＴ試験を行った結果、当該試験をパスしたとする。このような場合、上記フェールの要因は信号伝搬遅延障害にでははく、ラッチ回路１０，３０のうちの少なくともいずれかのデータ取り込み特性障害であると判断できる。このノードにつき図１２、図８とともに詳細に説明する。尚、「基板バイアス電圧ＶＢＳ２のみを、よりフォワードバイアスとなる電圧に設定した状態」とは、ｐチャネルＭＯＳＦＥＴにつき、基板バイアス電圧ＶＢＳ１を固定し、基板バイアス電圧ＶＢＳ２を基板バイアス電圧ＶＢＳ１よりも低く設定した状態である。
【００４４】
図１２は図１１と同様の図であり、ラッチ回路３０の内部回路構成を示す。ここでラッチ回路３０のデータ取り込み特性は、インバータ回路Ｉ２の駆動能力と保持回路Ｃ１の一方の（フィードバック用）インバータ回路Ｉ５が直前の状態を保持しようとする作用との間の関係によって決まる。尚、図１２等に示す如く、インバータ回路Ｉ２のｐチャネルＭＯＳＦＥＴ、Ｔｒ２ｐには基板バイアスＶＢＳＦの代わりに基板バイアスＶＢＳＤが印加される。図８（ａ）はクロック信号の波形を示し、図８（ｂ）、（ｃ）は、図１２中、データ入力端子Ｄに入力されるデータ信号の値がＨレベルからＬレベルとなる場合の、トランスミッションゲート回路Ｇ１の出力ノードＰ１の電圧波形を示す。特に図８（ｂ）は、ＷＤＦＴ試験をパスする場合の波形例を示し、図８（ｃ）は、ＷＤＦＴ試験をフェールする場合の波形例を示す。
【００４５】
ＷＤＦＴ試験が図９の回路に対し実施されると、ラッチ回路１０のデータ入力端子Ｄにデータ信号が入力され、論理回路２０で論理動作が行われ、当該論理動作結果の値がラッチ回路３０に到達する。又、図１２に示すラッチ回路３０の回路において、当該ラッチ回路３０の直前の状態は、データ入力端子Ｄに入力されるデータ信号の値がＨレベル値の状態とする。すなわち、当該Ｈレベル値がインバータ回路Ｉ２で反転されＬレベル値とされ、当該Ｌレベル値がトランスミッションゲート回路Ｇ１を介し出力ノードＰ１に出力される。保持回路Ｃ１のインバータ回路Ｉ４は当該Ｌレベル値を反転してＨレベル値とし、保持回路Ｃ１のフィードバック用のインバータ回路Ｉ５は当該Ｈレベル値を反転して得たＬレベル値を出力ノードＰ１に与える。このように、直前の状態では出力ノードＰ１はＬレベル値を出力する。
【００４６】
図１２に示すラッチ回路３０の回路において、データ入力端子Ｄに入力されるデータ信号の値がＨレベルからＬレベルとなると、インバータ回路Ｉ２により当該Ｌレベル値が反転されてＨレベル値となる。当該Ｈレベル値はクロック信号がＨレベルの間、トランスミッションゲート回路Ｇ１を通過され、出力ノードＰ１をＨレベルとする。ここで上記の如く直前の状態では保持回路Ｃ１のフィードバック用のインバータ回路Ｉ５は出力ノードＰ１からＬレベル値を出力し、図１２に矢印で示す如く、出力ノードＰ１を接地側に導通して出力ノードＰ１の電圧をＬレベル値に保持しようとする。
【００４７】
図８（ｂ）は、上記保持回路Ｃ１のフィードバック用のインバータ回路Ｉ５による出力ノードＰ１の電圧をＬレベル値に保持しようとする作用に対し、信号を駆動するインバータ回路Ｉ２の駆動能力が上回る場合を示す。尚、図１２等に示す如く、インバータ回路Ｉ２のｐチャネルＭＯＳＦＥＴ、Ｔｒ２ｐには、基板バイアスＶＢＳＦの代わりに基板バイアスＶＢＳＤが印加される。この場合、図８（ｂ）に示されるように、図８（ａ）に示すクロック信号がＨレベルの間に、出力ノードＰ１の電圧は十分上昇する。その結果保持回路Ｃ１では、インバータ回路Ｉ４の出力はＬレベル値となる。そして当該Ｌレベル値により、インバータ回路Ｉ５の出力はＨレベル値となる。このようにして、保持回路Ｃ１はインバータ回路Ｉ２の出力の値に応じた状態に遷移し、ラッチ回路３０はデータ信号の値を取り込むことができる。その結果、半導体装置はＷＤＦＴ試験をパスする。
【００４８】
他方、図８（ｃ）は、上記保持回路Ｃ１のフィードバック用のインバータ回路Ｉ５による出力ノードＰ１の電圧をＬレベル値に保持しようとする作用が、インバータ回路Ｉ２の駆動能力を上回る場合を示す。この場合、図８（ｃ）に示されるように、図８（ａ）に示すクロック信号がＨレベルの間に出力ノードＰ１の電圧は十分上昇することができない。その結果保持回路Ｃ１では、インバータ回路Ｉ４の出力はＨレベル値に保持される。したがってフィードバック用のインバータ回路Ｉ５の出力はＬレベル値に保持される。このようにして、クロック信号がＨレベルの間、保持回路Ｃ１は直前の状態を保持する。したがってクロック信号がＨレベルの間に、保持回路Ｃ１はインバータ回路Ｉ２が出力するデータ信号の値に応じた状態に遷移できない。そしてクロック信号がＬレベル値となるとトランスミッションゲート回路Ｇ１が閉じられ、インバータ回路Ｉ２の出力は遮断される。その結果、出力ノードＰ１の電圧は、保持回路Ｃ１のフィードバック用のインバータ回路Ｉ５の出力であるＬレベル値となり、ラッチ回路３０はデータ信号の値を取り込めない。したがって所定の信号伝搬遅延時間以内にデータ転送動作が完了せず、半導体装置はＷＤＦＴ試験をフェールする。
【００４９】
このように半導体装置がＷＤＦＴ試験をフェールした場合（図８（ｃ）の場合）、上記の如く、基板バイアス電圧ＶＢＳ２の電圧のみを、よりフォワードバイアスとなる電圧に設定し直した状態で再度ＷＤＦＴ試験を行う。すなわち基板バイアス電圧ＶＢＳDを基板バイアス電圧ＶＢＳFに比して、よりフォワードバイアスとなるように設定する。ここで「基板バイアス電圧ＶＢＳDを基板バイアス電圧ＶＢＳFに比して、よりフォワードバイアスとなるように設定する」とは、基板バイアス電圧ＶＢＳＦを固定し、基板バイアス電圧ＶＢＳＤをＶＢＳＦよりも低く設定することを意味する。ｐチャネルＭＯＳＦＥＴの基板はｎ形半導体であり、基板バイアス電圧は通常１Ｖとする。この場合、当該１Ｖの基板バイアス電圧を下げ、例えば０．９Ｖに設定することにより、当該ｐチャネルＭＯＳＦＥＴのしきい値電圧が上がり、駆動能力が増加する。このようにして図１２中、インバータ回路Ｉ２のｐチャネルＭＯＳＦＥＴ、Ｔｒ２ｐの基板バイアス電圧が、よりフォワードバイアスとなり、インバータ回路Ｉ２の駆動能力が高められる。その結果図８（ｂ）の状態、すなわち、上記保持回路Ｃ１のフィードバック用のインバータ回路Ｉ５による出力ノードＰ１の電圧をＬレベル値に保持しようとする作用より、信号を駆動するインバータ回路Ｉ２の駆動能力が上回る。その結果、クロック信号がＨレベルの間に出力ノードＰ１の電圧が十分上昇し、保持回路Ｃ１はインバータ回路Ｉ２の出力の値に応じた状態に遷移し、ラッチ回路３０は当該データ信号の値を取り込むことができる。すなわち信号伝搬遅延障害がなく、電源ノイズが要因でＷＤＦＴ試験がフェールするような場合には、基板バイアス電圧ＶＢＳ２のみを、よりフォワードバイアスとなる電圧に設定した状態で再度ＷＤＦＴ試験を行う。その結果所定の信号伝搬遅延時間以内にラッチ回路３０がデータ信号の値を取り込めれば、当該半導体装置には信号伝搬遅延障害はないと判断できる。他方半導体装置に実際に信号伝搬遅延障害が存在する場合には、基板バイアス電圧ＶＢＳ２のみを、よりフォワードバイアスとなる電圧に設定した状態で再度ＷＤＦＴ試験を行っても、ラッチ回路３０がデータ信号の値を取り込めるようにはならない。したがってこの場合には当該半導体装置に信号伝搬遅延障害が存在すると判断できる。このように実施例２によれば、電源ノイズによる電源電圧の変動があるような場合であっても、ＷＤＦＴ試験をフェールした半導体装置が実際に信号伝搬遅延障害を有するか否かを確実に見分けることができる。尚、基板バイアス電圧ＶＢＳ２のみを、よりフォワードバイアスとなる電圧に設定した状態とは、基板バイアス電圧ＶＢＳ１を固定し、基板バイアス電圧ＶＢＳ２をＶＢＳ１よりも低く設定した状態である。
【００５０】
更に、半導体装置に信号伝搬遅延障害が存在せず、電源ノイズが要因でＷＤＦＴ試験をフェールすると判断される場合、基板バイアス電圧ＶＢＳ２のみを、よりフォワードバイアスとなる電圧に設定して出荷することができる。ここで基板バイアス電圧ＶＢＳ２のみを、よりフォワードバイアスとなる電圧に設定して、とは、基板バイアス電圧ＶＢＳ１を固定し、基板バイアス電圧ＶＢＳ２をＶＢＳ１よりも低く設定することを意味する。すなわち電源ノイズによってもラッチ回路３０が所定の信号伝搬遅延時間以内にデータ信号の値を取り込める状態にして出荷することができる。又、逆に半導体装置に実際に信号伝搬遅延障害が存在すると判定された場合、基板バイアス電圧ＶＢＳ１のみを低く設定して出荷することができる。ここで基板バイアス電圧ＶＢＳ１のみを低く設定して、とは、基板バイアス電圧ＶＢＳ２を固定し、基板バイアス電圧ＶＢＳ１をＶＢＳ２よりも低く設定することを意味する。すなわちラッチ回路１０，３０のインバータ回路Ｉ２以外のｐチャネルＭＯＳＦＥＴの基板バイアス電圧を、よりフォワードバイアスとなる電圧にして出荷することができる。すなわちラッチ回路１０，３０のインバータ回路Ｉ２以外のｐチャネルＭＯＳＦＥＴの基板バイアス電圧を、インバータ回路Ｉ２のｐチャネルＭＯＳＦＥＴ、Ｔｒ２ｐの基板バイアス電圧よりも低くして出荷することができる。インバータ回路Ｉ２以外のｐチャネルＭＯＳＦＥＴの基板バイアス電圧をインバータ回路Ｉ２のｐチャネルＭＯＳＦＥＴ、Ｔｒ２ｐの基板バイアス電圧よりも低くすることによりインバータ回路Ｉ２以外のｐチャネルＭＯＳＦＥＴの駆動能力が上昇し、動作速度が上昇する。その結果信号伝搬遅延障害を解消させることができる。
【００５１】
このように実施例２によれば、半導体装置に含まれる論理回路２０の入力側と出力側にそれぞれ設けるラッチ回路１０，３０中のインバータ回路Ｉ２のｐチャネルＭＯＳＦＥＴ、Ｔｒ２ｐの基板バイアス電圧の電源系統（ＶＢＳＤ）を、他のｐチャネルＭＯＳＦＥＴの基板バイアス電圧の電源系統（ＶＢＳＦ）と分離する。そしてＷＤＦＴ試験を行う際、当該ラッチ回路１０，３０に含まれるインバータ回路Ｉ２のｐチャネルＭＯＳＦＥＴ、Ｔｒ２ｐの基板バイアス電圧として供給する電圧（ＶＢＳＤ）を他のｐチャネルＭＯＳＦＥＴの基板バイアス電圧として供給する電圧（ＶＢＳＦ）と独立して調整する。その結果、当該半導体装置に問題がある場合に、当該問題が上記入力側と出力側にそれぞれ設けるラッチ回路１０，３０間の信号伝搬遅延によるものか、上記ラッチ回路１０，３０のデータ取り込み特性上の問題かを容易に判断できる。更に、当該判断の結果に応じて上記問題の解決を的確に図ることができる。
【００５２】
尚、実施例２では、トランジスタのしきい値電圧を変化させて駆動能力を増加させるための基板バイアス電圧としてｐチャネルＭＯＳＦＥＴの基板バイアス電圧について説明したが、本発明の実施例はこの例に限られない。すなわち、トランジスタのしきい値電圧を変化させて駆動能力を増加させるための基板バイアス電圧としてｎチャネルＭＯＳＦＥＴの基板バイアス電圧を用いてもよい。また、トランジスタのしきい値電圧を変化させて駆動能力を増加させるための基板バイアス電圧としてｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴの両方の基板バイアス電圧を用いてもよい。
【００５３】
次に実施例３のＬＳＩ及びＬＳＩの試験方法について説明する。実施例３のＬＳＩは上記実施例１あるいは実施例２の半導体装置を適用することができる。
【００５４】
実施例３のＬＳＩは例えばサーバ装置のＣＰＵ(Central Processing Unit)に実装され、当該ＬＳＩにおいて上記実施例１あるいは実施例２の半導体装置に含まれるラッチ回路１０，３０を、当該ＬＳＩの後述するモニタ回路に適用する。
【００５５】
図１３にＬＳＩ１００の全体回路図を示す。図１３に示される如くＬＳＩ１００は論理回路１２０、及び外部とのインタフェースとしてのＩＯ(Input Output：入出力)回路１１０を有する。ＬＳＩ１００は又、論理回路１２０の入力側のラッチ回路あるいはフリップフロップ回路（以下単にラッチ回路と称する）Ｌ１乃至Ｌ４、及び論理回路１２０の出力側のラッチ回路あるいはフリップフロップ回路（以下単にラッチ回路と称する）Ｌ５乃至Ｌ８を有する。当該ラッチ回路Ｌ１乃至Ｌ４，Ｌ５乃至Ｌ１０は、夫々、例えば図２とともに上記したラッチ回路の構成を有し、共通の電源電圧（例えば上記ＶＤＤＦ）が供給される。又、ＬＳＩ１００には外部端子として、入力端子ＩＮ、出力端子ＯＵＴ、ＩＥＥＥ１１４９．１のＪＴＡＧ(Joint Test Architecture Group)規格に基づくＬＳＩ試験インタフェースにそれぞれ含まれ、スキャンデータが入力されるスキャンイン端子ＳＣＡＮ−ＩＮ及びスキャンデータが出力されるスキャンアウト端子ＳＣＡＮ−ＯＵＴが実装されている。
【００５６】
ＬＳＩ１００は更に、モニタ用の論理回路１３０、当該論理回路１３０の入力側のラッチ回路あるいはフリップフロップ回路（以下単にラッチ回路と称する）Ｌ９，及び出力側のラッチ回路あるいはフリップフロップ回路（以下単にラッチ回路と称する）Ｌ１０を有する。当該ラッチ回路Ｌ９，Ｌ１０は夫々、例えば図５とともに上記した実施例１におけるラッチ回路１０、３０あるいは図１０とともに上記した実施例２におけるラッチ回路（実施例２）１０，３０の構成を有する。すなわち図１３に示すＬＳＩ１００に含まれるラッチ回路Ｌ９，Ｌ１０および論理回路１３０は、夫々、例えば図４に示す実施例１のラッチ回路１０，３０および論理回路２０に対応する。同様に、図１３に示すＬＳＩ１００に含まれるラッチ回路Ｌ９，Ｌ１０および論理回路１３０は、夫々、例えば図９に示す実施例２のラッチ回路１０，３０および論理回路２０に対応する。
【００５７】
次に当該ＬＳＩ１００の動作について説明する。通常の動作時には入力端子ＩＮからＩＯ回路１１０を介しデータ信号及びクロック信号が入力される。データ信号はクロック信号によって入力側のラッチ回路Ｌ１乃至Ｌ４を通り論理回路１２０に入力され、論理回路１２０による論理動作結果の値が出力側のラッチ回路Ｌ５乃至Ｌ８に取り込まれる。出力側のラッチ回路Ｌ５乃至Ｌ８で取り込まれた値はＩＯ回路１１０を介し出力端子ＯＵＴから外部に取り出される。
【００５８】
スキャンイン端子ＳＣＡＮ−ＩＮ、スキャンアウト端子ＳＣＡＮ−ＯＵＴはスキャンシフトによるＬＳＩ試験に使用される。ＬＳＩテスタは、入力側のラッチ回路Ｌ１乃至Ｌ４をシフトレジスタとして使用して、スキャンクロック（不図示）をラッチ回路Ｌ５乃至Ｌ８に印加することによりスキャンイン端子ＳＣＡＮ−ＩＮからテストデータを入力し、入力側のラッチ回路Ｌ１乃至Ｌ４に設定する。次に設定されたテストデータに応じて論理回路１２０を動作させることにより、動作結果の出力値が出力側のラッチ回路Ｌ５乃至Ｌ８に取り込まれる。次に出力側のラッチ回路Ｌ５乃至Ｌ８をスキャンシフトレジスタとして使用して上記動作結果の出力値を、スキャンクロック（不図示）をラッチ回路Ｌ５乃至Ｌ８に印加することによりスキャンアウト端子ＳＣＡＮ−ＯＵＴから取り出す。後述するＬＳＩテスタは、取り出した動作結果の出力値を期待値と比較し、期待値と一致するかを確認する。
【００５９】
図１４はＬＳＩ３００の試験を行う際の接続状態を示す図である。ＬＳＩ３００は、図１３とともに上記したＬＳＩ１００である。ＬＳＩ３００の試験を行う際にはＬＳＩテスタ５００を使用する。ＬＳＩテスタ５００からＬＳＩ３００に対し電源端子ＰＳから電源電圧を印加し、入力端子ＩＮ，スキャンイン端子ＳＣＡＮ−ＩＮからテストパターン信号、クロック信号を入力する。そして出力値を出力端子ＯＵＴ、スキャンアウト端子ＳＣＡＮ−ＯＵＴから取り出し、期待値と比較し、期待値と一致するかを確認する。その際必要に応じ、出力端子ＯＵＴから得られる出力信号の電圧レベル及び周波数の測定も行う。
【００６０】
図１５は上記ＬＳＩ３００の試験のフローチャートを示す。図１５中、まずステップＳ１でＩ／Ｏチェック試験を行う。ここでは入力端子ＩＮ，出力端子ＯＵＴ，スキャンイン端子ＳＣＡＮ−ＩＮ、スキャンアウト端子ＳＣＡＮ−ＯＵＴ等が相互にショートしていないことを確認する。次にステップＳ２にてＤＣ試験を行う。ＤＣ試験とは、ＬＳＩ３００に流れる静止電流、ＲＯＳＣ(Ring OSCillator：リング発振器)の発振周波数等の測定を行う。次にステップＳ３にてファンクション試験を行う。ファンクション試験では、クロック信号をＬＳＩ３００に印加してＬＳＩ３００の動作を確認する。次にステップＳ４にてＲＡＭ(Random Access Memory)試験を行う。ＲＡＭ試験では、ＬＳＩ３００に含まれるＲＡＭ(図示を省略)の動作試験を行う。上記ステップＳ１乃至Ｓ４の各試験をパスしたＬＳＩ３００がステップＳ５で出荷される。他方、上記ステップＳ１乃至Ｓ４の各試験のいずれかにフェールしたＬＳＩ３００は廃棄される。
【００６１】
図１６は図１５のフローチャート中、ステップＳ３のファンクション試験の詳細フローチャートを示す。図１６中、ステップＳ１１でＳＴＧ（Scan Test Generation）試験を行う。ＳＴＧ試験では、図１３とともに上記したスキャンシフトによる試験を行う。次にステップＳ１２でＡＴPＧ試験を行う。ＡＴＰＧ試験では、図１３に示される入力側のラッチ回路Ｌ１乃至Ｌ４を介してテスト信号を論理回路１２０に入力し、論理回路１２０の動作結果の値を出力側のラッチ回路Ｌ５乃至Ｌ８が取り込むことができることを確認する。次にステップＳ１３でＷＤＦＴ試験をおこなう。ＷＤＦＴ試験では、図１３に示される入力側のラッチ回路Ｌ１乃至Ｌ４を介してテスト信号を論理回路１２０に入力し、論理回路１２０の動作結果の値が所定の信号伝搬遅延時間以内に出力側のラッチ回路Ｌ５乃至Ｌ８に取り込まれることを確認する。ＬＳＩ３００がステップＳ１１，Ｓ１２，Ｓ１３のそれぞれの試験をパスする場合、当該ＬＳＩ３００を出荷する（ステップＳ１５）。他方何れかの試験をフェールすると、ＬＳＩ３００を廃棄する。
【００６２】
ここで実施例３によるＬＳＩ３００の試験では、図１３のモニタ用のラッチ回路Ｌ９，Ｌ１０（例えば図５のラッチ回路１０，３０（実施例１））に印加する電源電圧ＶＤＤＦ、ＶＤＤＤを互いに等しくする。又、他のラッチ回路Ｌ１乃至Ｌ８に印加する電源電圧はＶＤＤＦとする。そして電源電圧ＶＤＤＦを０．８〜１．２Ｖとして（０．１Ｖ刻み）ＡＧＰＧ試験を行い、電源電圧が
１．０Ｖ±１０%で出力側のラッチ回路Ｌ５乃至Ｌ８が所望の値を取り込めた場合に合格とする。その際の試験結果の例を表１に示す。
【００６３】
【表１】
2011125230.tif 000003
表１は、ＬＳＩ３００は電源電圧ＶＤＤＦ，ＶＤＤＤが０．９Ｖ以上で出力側のラッチ回路Ｌ５乃至Ｌ８が所望の値を取り込めたことを示す。よって合格条件１．０Ｖ±１０％を満たし、ＬＳＩ３００はＡＴＰＧ試験をパスする。
【００６４】
他方、表１は、ＷＤＦＴ試験では、電源電圧ＶＤＤＦ，ＶＤＤＤが０．９Ｖ以下では出力側のラッチ回路Ｌ５乃至Ｌ８が所望の値を取り込めなかったことを示す。ＷＤＦＴ試験の合格条件も同様に合格条件１．０Ｖ±１０％であるとした場合、当該合格条件が満たされず、ＬＳＩ３００はＷＤＦＴ試験をフェールする。
【００６５】
ここで上記の如くＬＳＩ３００がＷＤＦＴ試験をフェールした要因として、信号伝搬遅延障害以外の要因が考えられる。すなわちＬＳＩ３００がＷＤＦＴ試験をフェールしたのは、上記の如く、高速なクロック信号の使用により生ずる電源ノイズの影響を受けて電源電圧が低下したことによる可能性が考えられるので、この点を確かめる。すなわち図１３のモニタ用のラッチ回路Ｌ９，Ｌ１０（例えば図５のラッチ回路１０，３０（実施例１））に印加する電源電圧ＶＤＤＤを１．０Ｖとし、ＶＤＤＦを０．９Ｖとして、再度ＷＤＦＴ試験を行う。その結果出力側のラッチ回路Ｌ１０が所定の信号伝搬遅延時間以内で所望の値を取り込めた場合には、少なくともモニタ用のラッチ回路Ｌ９，Ｌ１０及び論理回路１３０は信号伝搬遅延障害を有さないことが確認できる。すなわち表１の結果においてＬＳＩ３００がＷＤＦＴ試験をフェールしたのは高速なクロック信号の使用により生ずる電源ノイズの影響で電源電圧が低下したことによると判断できる。ここでＬＳＩ３００に含まれるラッチ回路Ｌ１乃至Ｌ８及び論理回路１２０もモニタ用のラッチ回路Ｌ９，Ｌ１０及び論理回路１３０と同一チップのＬＳＩ３００に含まれる。したがって上記同様に、表１の結果においてＬＳＩ３００がＷＤＦＴ試験をフェールしたのは高速なクロック信号の使用により生ずる電源ノイズの影響で電源電圧が低下したことによると判断できる。
【００６６】
又、上記実施例２を適用する場合には、図１３のモニタ用のラッチ回路Ｌ９，Ｌ１０（例えば図１０のラッチ回路１０，３０）に印加する基板バイアス電圧ＶＢＳＤを、よりフォワードバイアスとなる電圧に設定して再度ＷＤＦＴ試験を行う。ここで基板バイアス電圧ＶＢＳＤを、よりフォワードバイアスとなる電圧に設定するとは、基板バイアス電圧ＶＢＳＦを固定し、基板バイアス電圧ＶＢＳＤをＶＢＳＦよりも低く設定することを意味する。その結果出力側のラッチ回路Ｌ１０が所定の信号伝搬遅延時間以内で所望の値を取り込めた場合には、少なくともモニタ用のラッチ回路Ｌ９，Ｌ１０及び論理回路１３０は信号伝搬遅延障害を有さない旨、判断できる。すなわち表１の結果においてＬＳＩ３００がＷＤＦＴ試験をフェールしたのは高速なクロック信号の使用により生ずる電源ノイズの影響で電源電圧が低下したことによると判断できる。上記同様ＬＳＩ３００に含まれるラッチ回路Ｌ１乃至Ｌ８及び論理回路１２０もモニタ用のラッチ回路Ｌ９，Ｌ１０及び論理回路１３０と同一チップのＬＳＩ３００に含まれる。したがって上記同様に、表１の結果においてＬＳＩ３００がＷＤＦＴ試験をフェールしたのは高速なクロック信号の使用により生ずる電源ノイズの影響で電源電圧が低下したことによると判断できる。
【００６７】
このように実施例３のＬＳＩ１００によれば、障害を有するＬＳＩの当該障害の要因を正しく判断できる。したがって、当該判断結果に基づき、次のテクノロジによる製品の設計時にラッチ回路のデータ取り込み特性を強化、あるいは電源ノイズ抑制用のキャパシタ容量の増加する等の対応が可能になる。
【００６８】
次に実施例４のＬＳＩ及びＬＳＩの試験方法について説明する。実施例４のＬＳＩにおいても上記実施例１あるいは実施例２の半導体装置を適用することができる。
【００６９】
実施例４のＬＳＩも例えばサーバ装置のＣＰＵに実装され、当該ＬＳＩにおいて上記実施例１あるいは実施例２の半導体装置に含まれるラッチ回路１０，３０を、後述するラッチ回路に適用する。
【００７０】
図１７にＬＳＩ２００の全体回路図を示す。図１７に示される如くＬＳＩ２００は論理回路２２０、及び外部とのインタフェースとしてのＩＯ回路２１０を有する。ＬＳＩ２００は又、論理回路２２０の入力側のラッチ回路あるいはフリップフロップ回路（以下単にラッチ回路と称する）Ｌ１乃至Ｌ４、及び論理回路２２０の出力側のラッチ回路あるいはフリップフロップ回路（以下単にラッチ回路と称する）Ｌ５乃至Ｌ８を有する。当該ラッチ回路Ｌ１乃至Ｌ４，Ｌ５乃至Ｌ１０は、夫々、例えば図５とともに上記したラッチ回路１０，３０あるいは図１０とともに上記したラッチ回路１０，３０の構成を有する。すなわちＬＳＩ２００に含まれるラッチ回路Ｌ１乃至Ｌ４の各々が、図４に示されるラッチ回路１０に対応し、ラッチ回路Ｌ５乃至Ｌ８の各々が、図４に示されるラッチ回路３０に対応し、論理回路２２０が論理回路２０に対応する。同様にＬＳＩ２００に含まれるラッチ回路Ｌ１乃至Ｌ４の各々が、図９に示されるラッチ回路１０に対応し、ラッチ回路Ｌ５乃至Ｌ８の各々が、図９に示されるラッチ回路３０に対応し、論理回路２２０が論理回路２０に対応する。又、ＬＳＩ２００には外部端子として、入力端子ＩＮ、出力端子ＯＵＴ、ＩＥＥＥ１１４９．１のＪＴＡＧ(Joint Test Architecture Group)規格に基づくＬＳＩ試験インタフェースにそれぞれ含まれ、スキャンデータが入力されるスキャンイン端子ＳＣＡＮ−ＩＮ、スキャンデータが出力されるスキャンアウト端子ＳＣＡＮ−ＯＵＴが実装されている。
【００７１】
次に当該ＬＳＩ２００の動作について説明する。通常の動作時には入力端子ＩＮからＩＯ回路２１０を介しデータ信号及びクロック信号が入力される。データ信号はクロック信号によって入力側のラッチ回路Ｌ１乃至Ｌ４を通り論理回路２２０に入力され、論理回路２２０による論理動作結果の値が出力側のラッチ回路Ｌ５乃至Ｌ８に取り込まれる。出力側のラッチ回路Ｌ５乃至Ｌ８で取り込まれた値はＩＯ回路２１０を介し出力端子ＯＵＴから外部に取り出される。
【００７２】
スキャンイン端子ＳＣＡＮ−ＩＮ、スキャンアウト端子ＳＣＡＮ−ＯＵＴはスキャンシフトによる試験に使用される。スキャンシフトでは入力側のラッチ回路Ｌ１乃至Ｌ４をシフトレジスタとして使用してスキャンクロック（不図示）をラッチ回路Ｌ１乃至Ｌ４に印加することによりスキャンイン端子ＳＣＡＮ−ＩＮからテストデータを入力し、入力側のラッチ回路Ｌ１乃至Ｌ４に設定する。次に設定されたテストデータに応じて論理回路２２０を動作させることにより、動作結果の出力値が出力側のラッチ回路Ｌ５乃至Ｌ８に取り込まれる。次に出力側のラッチ回路Ｌ５乃至Ｌ８をシフトレジスタとして使用してスキャンクロック（不図示）をラッチ回路Ｌ５乃至Ｌ８に印加することにより上記動作結果の出力値をスキャンアウト端子ＳＣＡＮ−ＯＵＴから取り出す。取り出した動作結果の出力値を期待値と比較し、期待値と一致するかを確認する。
【００７３】
図１４はＬＳＩ３００の試験を行う際の接続状態を示す図である。ＬＳＩ３００は、図１７とともに上記したＬＳＩ２００である。ＬＳＩ３００の試験を行う際にはＬＳＩテスタ５００を使用する。ＬＳＩテスタ５００からＬＳＩ３００に対し電源端子ＰＳから電源電圧を印加し、入力端子ＩＮ，スキャンイン端子ＳＣＡＮ−ＩＮからテストパターン信号、クロック信号を入力する。そして動作結果の出力値を出力端子ＯＵＴ、スキャンアウト端子ＳＣＡＮ−ＯＵＴから取り出し、期待値と比較し、期待値と一致するかを確認する。その際必要に応じ、出力端子ＯＵＴから得られる出力信号の電圧レベル及び周波数の測定も行う。
【００７４】
図１５は上記ＬＳＩ３００の試験のフローチャートを示す。図１５のフローチャートの説明は上記実施例３において行ったものと同様であり、重複する説明を省略する。
【００７５】
図１８は図１５のフローチャート中、ステップＳ３のファンクション試験のフローチャートを示す。図１８中、ステップＳ１１でＳＴＧ（Scan Test Generation）試験を行う。ＳＴＧ試験では、図１７とともに上記したスキャンシフトによる試験を行う。次にステップＳ１２でＡＴPＧ試験を行う。ＡＴＰＧ試験では、図１７に示される入力側のラッチ回路Ｌ１乃至Ｌ４を介してテスト信号を論理回路１２０に入力し、論理回路２２０の動作結果の値が出力側のラッチ回路Ｌ５乃至Ｌ８に取り込まれることを確認する。次にステップＳ１３でＷＤＦＴ試験をおこなう。ＷＤＦＴ試験では、図１７に示される入力側のラッチ回路Ｌ１乃至Ｌ４を介してテスト信号を論理回路１２０に入力し、論理回路２２０の動作結果の値が所定の信号伝搬遅延時間以内で出力側のラッチ回路Ｌ５乃至Ｌ８に取り込まれることを確認する。
【００７６】
ここで実施例４によるＬＳＩ試験では、図１７のラッチ回路Ｌ１乃至Ｌ８（例えば図５のラッチ回路１０，３０（実施例１））に印加する電源電圧ＶＤＤＦ、ＶＤＤＤを互いに等しくする。そして電源電圧ＶＤＤＦを０．８〜１．２Ｖとして（０．１Ｖ刻み）ＡＧＰＧ試験を行い、電源電圧が１．０Ｖ±１０%で出力側のラッチ回路Ｌ５乃至Ｌ８が所望の値を取り込めた場合に合格とする。その際の試験結果の例を表２に示す。
【００７７】
【表２】
2011125230.tif 000004
表２は、電源電圧ＶＤＤＦ，ＶＤＤＤが０．９Ｖ以上で出力側のラッチ回路Ｌ５乃至Ｌ８が所望の値を取り込めたことを示す。よって合格条件１．０Ｖ±１０％を満たし、ＬＳＩ３００はＡＴＰＧ試験をパスする。
【００７８】
他方、表２は、ＷＤＦＴ試験において、電源電圧ＶＤＤＦ，ＶＤＤＤが０．９Ｖ以下では所定の信号伝搬遅延時間以内に出力側のラッチ回路Ｌ５乃至Ｌ８が所望の値を取り込めなかったことを示す。ＷＤＦＴ試験の合格条件も上記同様とすると、合格条件１．０Ｖ±１０％を満たさず、ＬＳＩ３００はＷＤＦＴ試験をフェールする。よって当該ＬＳＩ３００はそのままでは出荷できない。
【００７９】
ここで上記同様、ＬＳＩ３００がＷＤＦＴ試験をフェールした要因として、信号伝搬遅延障害以外の要因が考えられる。すなわちＬＳＩ３００がＷＤＦＴ試験をフェールしたのは、上記の如く、高速なクロック信号の使用により生ずる電源ノイズの影響を受けて電源電圧が低下したことによる可能性が考えられるので、この点を確かめる。すなわち、図１７のラッチ回路Ｌ１乃至Ｌ８（例えば図５のラッチ回路１０，３０（実施例１））に印加する電源電圧ＶＤＤＤを１．０Ｖとし、ＶＤＤＦを０．９Ｖとして、再度ＷＤＦＴ試験を行う（図１８中、ステップＳ１４）。その結果出力側のラッチ回路Ｌ５乃至８が所定の信号伝搬遅延時間以内で所望の値を取り込めた場合には、ラッチ回路Ｌ５乃至８及び論理回路２２０は信号伝搬遅延障害を有さないことが確認できる。すなわち表２の結果においてＬＳＩ３００がＷＤＦＴ試験をフェールしたのは高速なクロック信号の使用により生ずる電源ノイズの影響で電源電圧が低下したことによると判断できる。この場合電源電圧ＶＤＤＤを１．０Ｖに、ＶＤＤＦを０．９Ｖに設定することにより、当該ＬＳＩ３００を出荷することができる（ステップＳ１４のＯＫ、ステップＳ１５）。
【００８０】
又、上記実施例２を適用する場合には、図１７のラッチ回路Ｌ１乃至Ｌ８（例えば図１０のラッチ回路１０，３０）のｐチャネルＭＯＳＦＥＴに印加する基板バイアス電圧ＶＢＳＤを、よりフォワードバイアスとなる電圧に設定し直して再度ＷＤＦＴ試験を行う（図１８のステップＳ１４）。ここで基板バイアス電圧ＶＢＳＤを、よりフォワードバイアスとなる電圧に設定し、とは、基板バイアス電圧ＶＢＳＦを固定し、基板バイアス電圧ＶＢＳＤをＶＢＳＦよりも低く設定することを意味する。その結果出力側のラッチ回路Ｌ５乃至８が所定の信号伝搬遅延時間以内で所望の値を取り込めた場合には、ラッチ回路Ｌ１乃至８及び論理回路２２０は信号伝搬遅延障害を有さないことが確認できる。すなわち表２の結果においてＬＳＩ３００がＷＤＦＴ試験をフェールしたのは高速なクロック信号の使用により生ずる電源ノイズの影響で電源電圧が低下したことによると判断できる。この場合各ラッチ回路Ｌ１乃至Ｌ８（例えば図１０のラッチ回路１０，３０）に印加する基板バイアス電圧ＶＢＳＤを、上記「よりフォワードバイアスとなる電圧」に設定することにより、当該ＬＳＩ３００を出荷することができる（ステップＳ１４のＯＫ、ステップＳ１５）。ここで基板バイアス電圧ＶＢＳＤを、よりフォワードバイアスとなる電圧に設定するとは、基板バイアス電圧ＶＢＳＦを固定し、基板バイアス電圧ＶＢＳＤをＶＢＳＦよりも低く設定することを意味する。
【００８１】
このように実施例４のＬＳＩ２００によれば、障害を有するＬＳＩの当該障害の要因を正しく判断できる。したがって、当該判断結果に基づき、次のテクノロジによる製品の設計時にラッチ回路のデータ取り込み特性を強化、あるいは電源ノイズ抑制用のキャパシタ容量の増加する、等の対応が可能になる。
【００８２】
又、更に、ＬＳＩ３００が最初のＷＤＦＴ試験（図１８のステップＳ１３）をフェールする場合であっても、次のＷＤＦＴ試験（ステップＳ１４）をパスする場合にはＬＳＩ３００を出荷することができる。よってＬＳＩ製品の歩留まりが向上する。
【００８３】
図１９は図１４に示されるＬＳＩテスタ５００を情報処理装置としてのコンピュータで実現する場合の、コンピュータの構成例を示すブロック図である。
【００８４】
図１９に示すごとく、同コンピュータ５００は、与えられたプログラムに含まれる命令を実行することによって様々な動作を実行する演算処理装置としてのＣＰＵ５０３を有する。コンピュータ５００は更に、キーボード、マウス等を含み、ユーザが操作内容又はデータを入力する操作部５０２と、ユーザにＣＰＵ５０３による処理経過、処理結果等を表示するＣＲＴ、液晶表示器等を含む表示部５０１とを有する。コンピュータ５００は更に、ＲＯＭ(Read Only Memory)、ＲＡＭ等を含みＣＰＵ５０３が実行するプログラム、データ等を記憶し、あるいは作業領域として使用されるメモリ５０６を有する。コンピュータ５００は更に，プログラム、データ等を格納するハードディスク装置５０７を有する。コンピュータ５００は更に、ＣＤ−ＲＯＭ(Compact Disk Read Only Memory)５０９を媒介として外部からプログラムをロードし、あるいはデータをロードするＣＤ−ＲＯＭドライブ５０８を有する。コンピュータ５００は更に、インターネット、ＬＡＮ(Local Area Network)等の通信網５０５を介して外部サーバからプログラムをダウンロード等する際に使用されるモデム５０４とを有する。コンピュータ５００は更に、ＬＳＩ３００に対するインタフェースとしてのＬＳＩインタフェース５１０を有する。
【００８５】
上記コンピュータ５００はＣＤ−ＲＯＭ５０９を媒介として図１４，図１５，図１６，図１８等とともに上述したＬＳＩ３００の試験を自動的に実行する処理をＣＰＵ５０３に実行させるプログラムをロードする。あるいはコンピュータ５００は通信ネットワーク５０４を媒介として、図１４，図１５，図１６，図１８等とともに上述したＬＳＩ３００の試験を自動的に実行する処理をＣＰＵ５０３に実行させるプログラムをダウンロードする。そして当該プログラムをハードディスク装置５０７にインストールし、適宜メモリ５０６にロードしてＣＰＵ５０３が実行する。その結果、同コンピュータ５００によりＬＳＩテスタ５００が実現される。
【００８６】
なお上記実施例１及び実施例２を組み合わせて適用することも可能である。すなわちＬＳＩに含まれるラッチ回路において、図５に示される如くのトランジスタの電源の分離（ＶＤＤＦ，ＶＤＤＤ）を行うとともに、図１０に示される如くのｐチャネルＭＯＳＦＥＴの基板バイアス電源の分離（ＶＢＳＦ，ＶＢＳＤ）をも行う実施例も可能である。この場合、ＬＳＩがＷＤＦＴ試験にフェールした場合、論理回路の入力側及び出力側のラッチ回路のインバータ回路Ｉ２のトランジスタの電源電圧を高める。更に同時に、当該インバータ回路Ｉ２の基板バイアス電圧を、よりフォワードバイアスとなる電圧に変更する（ｐチャネルＭＯＳＦＥＴの場合、基板バイアス電圧を低くする）。その結果当該ＬＳＩがＷＤＦＴ試験にて出力側のラッチ回路が所定の信号伝搬遅延時間以内に所望の値を取り込めた場合、最初のフェールの要因は信号伝搬遅延障害ではなく、電源ノイズによる電源電圧の低下であると判断することができる。更に、上記の如く論理回路の入力側及び出力側のラッチ回路のインバータ回路Ｉ２のトランジスタの電源電圧を高め且つ基板バイアス電圧を、よりフォワードバイアスとなる電圧に変更（ｐチャネルＭＯＳＦＥＴの場合、基板バイアス電圧を低く）してＬＳＩを出荷することができる。
【符号の説明】
【００８７】
１０，３０  ラッチ回路
２０  論理回路
Ｃ１  保持回路
Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６  インバータ回路
Ｇ１  トランスミッションゲート回路
Ｔｒ１ｐ，Ｔｒ２ｐ，Ｔｒ３ｐ，Ｔｒ４ｐ，Ｔｒ５ｐ，Ｔｒ６ｐ，Ｔｒ７ｐ  ｐチャネルＭＯＳＦＥＴ
Ｔｒ１ｎ，Ｔｒ２ｎ，Ｔｒ３ｎ，Ｔｒ４ｎ，Ｔｒ５ｎ，Ｔｒ６ｎ，Ｔｒ７ｎ  ｎチャネルＭＯＳＦＥＴ
【図１】
2011125230.tif 000005
【図２】
2011125230.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【手続補正書】
【提出日】平成24年8月28日(2012.8.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のデータを入力する第１の駆動回路と、
クロック信号が印加された場合、前記第１の駆動回路が出力する第１のデータを通過させる第１のゲート回路と、
前記第１のゲート回路を通過した第１のデータを保持する第１の保持回路と、
前記第１の保持回路が出力する第１のデータに対して論理動作を行ない、第２のデータとして出力する論理回路と、
前記論理回路が出力する第２のデータが入力される第２の駆動回路と、
クロック信号が印加された場合、前記第２の駆動回路が出力する第２のデータを通過させる第２のゲート回路と、
前記第２のゲート回路を通過した第２のデータを保持する第２の保持回路と、
前記第１及び第２のゲート回路、前記第１及び第２の保持回路、前記論理回路の電源電圧として第１の電圧を供給するとともに、前記第１及び第２駆動回路の電源電圧として前記第１の電圧より高い第２の電圧を供給する電源回路を有することを特徴とする半導体装置。
【請求項２】
前記半導体装置において、
前記第１及び第２の駆動回路は、インバータ回路であり、
前記第１及び第２のゲート回路は、トランスミッションゲート回路であり、
前記第１及び第２の保持回路は、各々ループ状に接続された一対のインバータ回路を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
第１のデータを入力する第１の駆動回路と、
クロック信号が印加された場合、前記第１の駆動回路が出力する第１のデータを通過させる第１のゲート回路と、
前記第１のゲート回路を通過した第１のデータを保持する第１の保持回路と、
前記第１の保持回路が出力する第１のデータに対して論理動作を行なった結果である第２のデータを出力する論理回路と、
前記論理回路が出力する第２のデータが入力される第２の駆動回路と、
クロック信号が印加された場合、前記第２の駆動回路が出力する第２のデータを通過させる第２のゲート回路と、
前記第２のゲート回路を通過した第２のデータを保持する第２の保持回路と、
前記第１及び第２のゲート回路、前記第１及び第２の保持回路、前記論理回路に含まれるトランジスタの基板バイアス電圧として第１の基板バイアス電圧を供給するとともに、前記第１及び第２の駆動回路に含まれるトランジスタに前記第１の基板バイアス電圧より低い第２の基板バイアス電圧を供給する電源回路を有することを特徴とする半導体装置。
【請求項４】
前記半導体装置において、
前記第１及び第２の駆動回路は、インバータ回路であり、
前記第１及び第２のゲート回路は、トランスミッションゲート回路であり、
前記第１及び第２の保持回路は、各々ループ状に接続された一対のインバータ回路を含むことを特徴とする請求項３記載の半導体装置。
【請求項５】
第１のデータを入力する第１の駆動回路と、クロック信号が印加された場合、前記第１の駆動回路が出力する第１のデータを通過させる第１のゲート回路と、前記第１のゲート回路を通過した第１のデータを保持する第１の保持回路と、前記第１の保持回路が出力する第１のデータに対して論理動作を行なった結果である第２のデータを出力する論理回路と、前記論理回路が出力する第２のデータが入力される第２の駆動回路と、クロック信号が印加された場合、前記第２の駆動回路が出力する第２のデータを通過させる第２のゲート回路と、前記第２のゲート回路を通過した第２のデータを保持する第２の保持回路とを有する半導体装置の試験方法において、
前記半導体装置が有する電源回路が、前記第１及び第２駆動回路、前記第１及び第２のゲート回路、前記第１及び第２の保持回路、前記論理回路の電源電圧として第１の電圧を供給して、第１のデータを前記第１の駆動回路に入力してから所定の信号伝搬時間内に、前記第２の保持回路が第２のデータを出力することを確認するステップと、
前記半導体装置が有する電源回路が、前記所定の信号伝搬時間内に、前記第２の保持回路が第２のデータを出力しない場合、前記第１及び第２駆動回路の電源電圧として前記第１の電圧より高い第２の電圧を供給するステップとを有することを特徴とする半導体装置の試験方法。
【請求項６】
第１のデータを入力する第１の駆動回路と、クロック信号が印加された場合、前記第１の駆動回路が出力する第１のデータを通過させる第１のゲート回路と、前記第１のゲート回路を通過した第１のデータを保持する第１の保持回路と、前記第１の保持回路が出力する第１のデータに対して論理動作を行なった結果である第２のデータを出力する論理回路と、前記論理回路が出力する第２の出0他が入力される第２の駆動回路と、クロック信号が印加された場合、前記第２の駆動回路が出力する第２のデータを通過させる第２のゲート回路と、前記第２のゲート回路を通過した第２のデータを保持する第２の保持回路を有する半導体装置の試験方法において、
前記半導体装置が有する電源回路が、前記第１及び第２駆動回路、前記第１及び第２のゲート回路、前記第１及び第２の保持回路、前記論理回路に含まれるトランジスタの基板バイアス電圧として第１の基板バイアス電圧を供給して、第１のデータを前記第１の駆動回路に入力してから所定の信号伝搬時間内に、前記第２の保持回路が第２のデータを出力することを確認するステップと、
前記半導体装置が有する電源回路が、前記所定の信号伝搬時間内に、前記第２の保持回路が第２のデータを出力しない場合、前記第１及び第２の駆動回路に含まれるトランジスタに前記第１の基板バイアス電圧より低い第２の基板バイアス電圧を供給するステップとを有することを特徴とする半導体装置の試験方法。
【請求項７】
前記半導体装置において、
前記第１及び第２の駆動回路は、インバータ回路であり、
前記第１及び第２のゲート回路は、トランスミッションゲート回路であり、
前記第１及び第２の保持回路は、各々ループ状に接続された一対のインバータ回路を含むことを特徴とする請求項６記載の半導体装置の試験方法。
【国際調査報告】
2011125230.tif 000024
2011125230.tif 000025
2011125230.tif 000026
2011125230.tif 000027