(57)【要約】  物理アドレスページ番号を記憶する物理アドレスセル（１１０）への共通入力データ線（２０４）に、物理アドレス入力データ線（１０３）と実行アドレス入力データ線（１０５）とを選択的にセットする更新データ制御回路（２４０）を設ける。更に、物理アドレスセル（１１０）の書き込みポートを、ページサイズ情報を記憶するページサイズセル（１２０）で制御するように、物理アドレスセル（１１０）の更新回路（１１３）の制御端子を、更新制御回路（２３０）を介してページサイズセル（１２０）に接続する。
2011016184.tif 000002
【特許請求の範囲】
【請求項１】
第１の記憶回路と、
第２の記憶回路と、
前記第１の記憶回路の記憶データと第１の制御信号とに応じて、第１の出力データ線に前記第１の記憶回路のデータを読み出す読み出し回路と、
前記第２の記憶回路の記憶データに応じて前記第１の記憶回路のデータを第１の入力データ線のデータに更新する更新回路と、
前記第１の入力データ線に、第１の更新データと、第２の更新データとを選択的に出力する機能を有する更新データ制御回路とを備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記第２の記憶回路の記憶データに応じて前記更新回路を制御する更新制御回路を更に備えたことを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、
前記第１の記憶回路の更新回路は、ソースが前記第１の入力データ線に、ドレインが前記第１の記憶回路に、ゲートが前記更新制御回路から出力される第１の更新制御信号にそれぞれ接続されたＰＭＯＳトランジスタと、ソースが前記第１の入力データ線に、ドレインが前記第１の記憶回路に、ゲートが前記更新制御回路から出力される第２の更新制御信号にそれぞれ接続されたＮＭＯＳトランジスタとを有し、
前記第１の更新制御信号は前記第２の記憶回路の第１の記憶ノードに、前記第２の更新制御信号は前記第２の記憶回路の第２の記憶ノードにそれぞれインバータを介して接続されていることを特徴とする半導体記憶装置。
【請求項４】
請求項２記載の半導体記憶装置において、
前記更新回路と前記読み出し回路とは前記第１の記憶回路の同一のノードに接続されていることを特徴とする半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置において、
前記第２の記憶回路の記憶データに応じて前記第１の記憶回路の電源を制御する電源制御回路を更に備えたことを特徴とする半導体記憶装置。
【請求項６】
請求項２記載の半導体記憶装置において、
前記更新制御回路には、第２の制御信号が入力されることを特徴とする半導体記憶装置。
【請求項７】
請求項１記載の半導体記憶装置において、
前記半導体記憶装置は、仮想アドレスを物理アドレスに変換する機能を有し、
前記第１の記憶回路は物理アドレスを記憶する物理アドレスセルに含まれ、前記第２の記憶回路はページサイズを記憶するページサイズセルに含まれ、前記第１の更新データは物理アドレスであり、かつ前記第２の更新データは実行アドレスであることを特徴とする半導体記憶装置。
【請求項８】
第１の記憶回路と、
第２の記憶回路と、
前記第１の記憶回路の記憶データと第１の制御信号とに応じて、第１の出力データ線に前記第１の記憶回路のデータを読み出す読み出し回路と、
第２の制御信号に応じて、前記第１の記憶回路のデータを第１の更新データに更新する第１の更新回路と、
前記第２の記憶回路の記憶データに応じて、前記第１の記憶回路のデータを第２の更新データに更新する第２の更新回路とを備えたことを特徴とする半導体記憶装置。
【請求項９】
請求項８記載の半導体記憶装置において、
前記第２の記憶回路の記憶データに応じて前記第２の更新回路を制御する更新制御回路を更に備えたことを特徴とする半導体記憶装置。
【請求項１０】
請求項８記載の半導体記憶装置において、
前記半導体記憶装置は、仮想アドレスを物理アドレスに変換する機能を有し、
前記第１の記憶回路は物理アドレスを記憶する物理アドレスセルに含まれ、前記第２の記憶回路はページサイズを記憶するページサイズセルに含まれ、前記第１の更新データは物理アドレスであり、かつ前記第２の更新データは実行アドレスであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にアドレス変換機能を備えた半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年の電子計算機におけるメモリ管理のほとんどが仮想記憶システムを採用している。仮想記憶システムにおける、仮想アドレスと物理アドレスとの対応付けの方法として、ページング方式が知られている。ページング方式においては、仮想アドレス空間と物理アドレス空間とは、それぞれ一定のサイズのページと呼ばれる連続した空間に分割され、それぞれのページごとに、仮想アドレスページ番号（Virtual Page Number、以下ＶＰＮという。）、物理アドレスページ番号（Physical Page Number、以下ＰＰＮという。）が付与され、それぞれの対応が決まる。【０００３】
仮想記憶システムで扱われる実行アドレスは、ページ番号とページ内でのオフセットとで表される。メモリ空間を有効活用するために、ページサイズを可変とするシステムが一般に知られており、このようなシステムでは、実行アドレスにおける、ページ番号を示すビットの範囲とページ内のオフセットを示すビットの範囲とは可変となる。アドレス変換対象となるのはページ番号を示す上位ビットであって、相対アドレスを示す下位のビットは変換対象とならない。【０００４】
ＶＰＮとＰＰＮとの対応は、メモリ管理ユニット（Memory Management Unit、以下ＭＭＵという。）と呼ばれるハードウェアとソフトウェアとの両者の働きからなる機構で管理される。ＶＰＮとＰＰＮとの対応表（ページテーブル）は、基本的に、補助記憶装置等の低速な記憶装置に記憶される。【０００５】
一般的に、電子計算機のオペレーションにおいて、ＶＰＮからＰＰＮへの変換は頻繁に必要となり、システムの処理性能の鍵を握る。特に高速化を目指す電子計算機においては、ＴＬＢ（Translation Look-aside Buffer）と呼ばれる高速な機能メモリをＭＭＵに内蔵し、ページテーブルの一部のコピー、すなわちキャッシュをＴＬＢに記憶してアドレス変換の高速化が図られる。【０００６】
ＴＬＢの回路は、一般的にＶＰＮメモリアレイとＰＰＮメモリアレイとで構成される。アドレス変換の際に、ＶＰＮメモリアレイに対して実行アドレスの上位ビットで検索を掛け、一致しているＶＰＮが発見されると、対応するＰＰＮをＰＰＮメモリアレイから読み出す。【０００７】
高いヒット率を目的とする場合は、ＴＬＢの連想方式としてフルアソシアティブ方式がとられる。フルアソシアティブ方式のＴＬＢでは、全てのエントリが検索対象となる。高速にこの機能を実現するため回路構成として、ＶＰＮメモリアレイでは、メモリセル内にビット比較機能を持たせたＣＡＭセルと、当該ＣＡＭセルのビット比較をダイナミック回路で束ねて構成したコンパレータとが用いられる。前記ダイナミック回路のダイナミックノードは、一般的にマッチラインと称される。アドレス変換の際にマッチラインが肯定されると、ＰＰＮメモリアレイの対応するエントリにあるメモリのワード線が選択され、ＰＰＮメモリアレイから所望のＰＰＮが読み出される。【０００８】
ページサイズ可変のＴＬＢにおいては、変換範囲を可変とするため、アドレス変換対の各エントリにページサイズを記憶するページサイズメモリが設けられる。アドレス変換の際に、まず、ＶＰＮメモリアレイにおいては、各エントリに設けられたページサイズメモリの記憶情報に応じて、特定のビットを比較対象から除外してアドレス比較が行われる。次に、ＰＰＮメモリアレイからマッチラインが肯定されたエントリのＰＰＮを読み出すわけだが、ページサイズメモリに記憶されているデータをもとに変換範囲外のビットに関しては入力された実行アドレスをそのまま出力する必要がある。【０００９】
これを実現するＰＰＮメモリアレイの構成として、マッチラインが肯定されたエントリのページサイズメモリとＰＰＮメモリセルとから同時に情報を読み出し、ページサイズメモリの情報に応じて、実行アドレスとＰＰＮメモリセルの記憶データとを選択して出力する必要のあるビットに関しては、メモリアレイの周辺回路で選択回路を設けて選択を行う技術が知られている（特許文献１参照）。【００１０】
また、実行アドレスとＰＰＮメモリセルの記憶情報との選択回路をメモリセル内に設け、ワード線が起動する前に選択を済ませておく技術も知られている（特許文献２参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平８−３２９６８７号公報
【特許文献２】特開２００２−２８８０３８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特許文献２に開示されている回路では、次のような課題があった。【００１３】
まず、各メモリセル内で１４個ものトランジスタが必要になる。このため小面積化が困難である。また、これに関連して、ワード線や読み出しデータ線の配線長が長く、高速化が困難である。【００１４】
更に、メモリセルアレイ上に実行アドレスのための信号線が必要になるため、メモリセル上の配線の混雑度が増し、読み出しデータ線のカップリング容量の増加による速度劣化を招いたり、信号配線を通す余裕がなくなったりする。【００１５】
更に、ＰＰＮメモリセル（物理アドレスセル）の各エントリには、ページサイズに応じて、読み出しデータを選択するためのマルチプレクサを備えたメモリセルと、ページサイズの可変に関与しないためマルチプレクサを内蔵しないメモリセルとが混在することになる。このため、メモリアレイでのレイアウトの規則性が損なわれ、特に微細プロセスにおいては、歩留まりへの影響が顕著となる。【００１６】
本発明の目的は、高歩留まり、かつ小面積で高速なアドレス変換機能を備えた半導体記憶装置を実現することにある。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。【００１８】
まず、第１の半導体記憶装置は、第１の記憶回路と、第２の記憶回路と、前記第１の記憶回路の記憶データと第１の制御信号とに応じて第１の出力データ線に前記第１の記憶回路のデータを読み出す読み出し回路と、前記第２の記憶回路の記憶データに応じて前記第１の記憶回路のデータを第１の入力データ線のデータに更新する更新回路と、前記第１の入力データ線に第１の更新データと第２の更新データとを選択的に出力する機能を有する更新データ制御回路とを備えた構成を採用したものである。【００１９】
また、第２の半導体記憶装置は、第１の記憶回路と、第２の記憶回路と、前記第１の記憶回路の記憶データと第１の制御信号とに応じて第１の出力データ線に前記第１の記憶回路のデータを読み出す読み出し回路と、第２の制御信号に応じて前記第１の記憶回路のデータを第１の更新データに更新する第１の更新回路と、前記第２の記憶回路の記憶データに応じて前記第１の記憶回路のデータを第２の更新データに更新する第２の更新回路とを備えた構成を採用したものである。
【発明の効果】
【００２０】
本発明によれば、高歩留まり、かつ小面積で高速なアドレス変換機能を備えた半導体記憶装置を実現することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１に係る半導体記憶装置の回路図である。
【図２】図１の半導体記憶装置の動作を示すタイミングチャートである。
【図３】本発明の実施の形態２に係る半導体記憶装置の回路図である。
【図４】図３の半導体記憶装置の変形例を示す回路図である。
【図５】本発明の実施の形態３に係る半導体記憶装置の回路図である。
【図６】本発明の実施の形態４に係る半導体記憶装置の回路図である。
【図７】本発明の実施の形態５に係る半導体記憶装置の回路図である。
【発明を実施するための形態】
【００２２】
以下、本発明を限定のためではなく、例示説明のための添付図面に示す実施形態に基づき詳細に説明する。なお、アドレス変換装置を例として説明するが、本発明は別の分野においても応用が可能である。
【００２３】
《実施の形態１》
図１に、本発明の実施の形態１に係る半導体記憶装置の回路図を示す。図１の概略構成を説明すると、物理アドレスセル（ＰＰＮメモリセル）１１０への共通入力データ線２０４に、物理アドレス入力データ線１０３と実行アドレス入力データ線１０５とを選択的にセットする更新データ制御回路２４０を設け、更に、物理アドレスセル１１０の更新回路１１３の制御端子を、更新制御回路２３０を介してページサイズセル１２０に接続している。
【００２４】
図１の構成によれば、アドレス変換読み出し時は、実行アドレス入力データ線１０５に実行アドレスの１ビットをセットする。このとき、ページサイズ情報のうちの１ビットを記憶するページサイズセル１２０の記憶回路１２１の第１の記憶ノード１２２がＨＩＧＨであれば、実行アドレス入力データ線１０５にセットされた実行アドレスで物理アドレスセル１１０の記憶回路１１１が書き換えられ、読み出しワード線１０２が起動することで、実行アドレスがアドレス出力データ線１０４に出力される。一方、ページサイズセル１２０の記憶回路１２１の第１の記憶ノード１２２がＬＯＷであれば、更新回路１１３はオフ状態であり、物理アドレスセル１１０の記憶回路１１１は記憶情報（ＰＰＮの１ビット）を保持し続け、読み出しワード線１０２が起動することにより、アドレス出力データ線１０４にＰＰＮが出力される。
【００２５】
更に詳細に説明すると、物理アドレスセル１１０は、記憶回路１１１と、読み出しワード線１０２によって記憶回路１１１のデータをアドレス出力データ線１０４に読み出す読み出し回路１１２と、ページサイズセル１２０の記憶回路１２１のデータによって、物理アドレス入力データ線１０３又は実行アドレス入力データ線１０５のいずれかのデータで記憶回路１１１にデータを書き込み又は更新する更新回路１１３とを備える。更新回路１１３は記憶回路１１１の第１の記憶ノード１０６に、読み出し回路１１２は記憶回路１１１の第２の記憶ノード１０７にそれぞれ接続されている。
【００２６】
図１の構成は、以上の物理アドレスセル１１０に加えて、記憶回路１１１からの読み出しデータの選択情報を記憶する記憶回路１２１を備えたページサイズセル１２０と、記憶回路１２１の状態に応じて物理アドレスセル１１０の更新回路１１３を制御する更新制御回路２３０と、物理アドレスセル１１０の書き込みポートに物理アドレス入力データ線１０３と実行アドレス入力データ線１０５とを選択的に出力する機能を有する更新データ制御回路２４０と、アドレス出力データ線１０４を出力データＯＵＴに接続する出力バッファ２５０と、クロック信号ＣＬＫから所定のパルス信号ＰＬＳを生成するパルス生成回路２６０とを備える。ＴＲＡＮＳはアドレス変換イネーブル信号であり、ＷＥは書き込みイネーブル信号である。
【００２７】
物理アドレスセル１１０の更新回路１１３は、ソースが物理アドレス入力データ線１０３又は実行アドレス入力データ線１０５のいずれかのデータに、ドレインが記憶回路１１１に、ゲートが更新制御回路２３０から出力される第１の更新制御信号２０２にそれぞれ接続されたＰＭＯＳトランジスタ２１４と、ソースが物理アドレス入力データ線１０３又は実行アドレス入力データ線１０５のいずれかのデータに、ドレインが記憶回路１１１に、ゲートが更新制御回路２３０から出力される第２の更新制御信号２０３にそれぞれ接続されたＮＭＯＳトランジスタ２１５とを有する。更新制御回路２３０は第１のインバータ１３１と第２のインバータ１３２とを有し、第１の更新制御信号２０２はページサイズセル１２０の記憶回路１２１の第１の記憶ノード１２２に第１のインバータ１３１を介して接続され、第２の更新制御信号２０３はページサイズセル１２０の記憶回路１２１の第２の記憶ノード１２３に第１のインバータ１３２を介して接続されている。
【００２８】
なお、第１の更新制御信号２０２はページサイズセル１２０の記憶回路１２１の第１の記憶ノード１２２に複数のインバータを介して接続されてもよく、第２の更新制御信号２０３はページサイズセル１２０の記憶回路１２１の第２の記憶ノード１２３に複数のインバータを介して接続されてもよい。或いは、更新制御回路２３０を設けず、更新回路１１３のＰＭＯＳトランジスタ２１４のゲートに記憶回路１２１の第１の記憶ノード１２２を、更新回路１１３のＮＭＯＳトランジスタ２１５のゲートに記憶回路１２１の第２の記憶ノード１２３をそれぞれ直接接続してもよい。この場合、同等の機能が得られ、更新制御回路２３０の素子数を削減できる。
【００２９】
図２のタイミングチャートを使って、図１の回路の動作を説明する。図１の回路は、３つのステップを踏んで書き込みをする必要がある。すなわち、まずページサイズセル１２０への書き込みを行ったあとに、物理アドレスセル１１０への書き込みを行う。なぜなら、物理アドレスセル１１０の書き込みポートがページサイズセル１２０の記憶データで制御されるため、物理アドレスセル１１０へ書き込みを行う場合は、ページサイズ入力データ線１０９をＨＩＧＨにした状態で書き込みワード線１０１をＬＯＷからＨＩＧＨにして、ページサイズセル１２０の記憶回路１２１の第１の記憶ノード１２２がＨＩＧＨになるようにデータを書き込む必要がある。その状態で物理アドレス入力データ線１０３にデータをセットしておくことで、物理アドレスセル１１０の記憶回路１１１への書き込みが行われる。その後、物理アドレス入力データ線１０３はその状態に保ち、ページサイズ入力データ線１０９に書き込むべきページサイズデータをセットすることでページサイズセル１２０の記憶回路１２１への書き込みが行われる。ここで、記憶回路１２１に書き込まれるデータが、以降のアドレス変換動作で、記憶回路１１１から、物理アドレスデータと実行アドレスデータとのいずれを読み出すかを決める読み出しデータ選択情報となる。最後に、書き込みワード線１０１をＨＩＧＨからＬＯＷにし、書き込みを完了する。このとき読み出しデータ線プリチャージ信号２０１はＬＯＷに維持する。
【００３０】
次に、アドレス変換動作について説明する。アドレス変換動作では、タグアレイ（不図示）での比較結果でマッチライン（不図示）が肯定されたことを受けて、読み出しワード線１０２が起動する。それに先立って、実行アドレス入力データ線１０５には、実行アドレスがセットされている。ページサイズセル１２０の記憶回路１２１の第１の記憶ノード１２２がＨＩＧＨの場合、制御対象となる物理アドレスセル１１０の書き込みポートは開いているため、物理アドレスセル１１０の記憶回路１１１は実行アドレスで書き換えられる。一方、ページサイズセル１２０の記憶回路１２１の第１の記憶ノード１２２がＬＯＷの場合、制御対象となる物理アドレスセル１１０の書き込みポートは閉じているため、物理アドレスセル１１０の記憶回路１１１は記憶している物理アドレスを保持する。そして、物理アドレスセル１１０の記憶回路１１１の状態に応じてＮＭＯＳトランジスタＮＤ０のオン、オフが確定する。上記状態がセットされた後に、読み出しワード線１０２が起動してＮＭＯＳトランジスタＮＤ１がオンする。このとき、ＮＭＯＳトランジスタＮＤ０のオン、オフの状態に応じて、アドレス出力データ線１０４は、予めＶＤＤプリチャージされていた電位を維持するか、又はディスチャージされる。これにより、読み出しデータがアドレス出力データ線１０４に出力される。このとき、アドレス出力データ線１０４のプリチャージは、読み出しワード線１０２の起動に先立ってオフにされている必要がある。なお、タグアレイでの比較結果でマッチラインが否定された場合は、読み出しワード線１０２は起動せず、物理アドレスセル１１０とアドレス出力データ線１０４とは分離された状態に保たれる。
【００３１】
図２のタイミングチャートのシーケンスは、ページサイズセル１２０のリセットデータ書き込み、物理アドレスセル１１０への書き込み、ページサイズセル１２０へのデータ書き込みという３ステップを含み、その間、書き込みワード線１０１はＨＩＧＨの状態に保たれる必要がある。したがって、クロック信号ＣＬＫの周波数が高くなると、１サイクルでの書き込み動作が難しくなる可能性がある。このような場合は、書き込み動作を２サイクルで行うことが有効になる。すなわち、１サイクル目の書き込みサイクルでは、ページサイズセル１２０の記憶回路１２１の第１の記憶ノード１２２がＨＩＧＨになるデータを書き込み、更に、物理アドレスセル１１０へデータを書き込む。２サイクル目の書き込みサイクルでは、ページサイズセル１２０へデータを書き込むのである。
【００３２】
或いは、ページサイズセル１２０のリセット動作を高速にするために、例えば、ソースがグランドに、ドレインが第２の記憶ノード１２３にそれぞれ接続されたＮＭＯＳトランジスタを挿入し、当該ＮＭＯＳトランジスタのゲートにリセット信号を接続して制御することで、図２と同様の動作を実現することができる。図２のタイミングチャートで示す動作より、ページサイズセル１２０のリセットに掛かる時間が少なくて済むため、書き込みサイクルが短くできる。
【００３３】
以上に説明した図１の構成によれば、従来より高速な読み出しを実現しつつ、物理アドレスセル１１０を少ない素子数で構成できる。すなわち、図１の構成では物理アドレスセル１１０を８個のトランジスタで構成できるため小面積である。また、読み出しワード線１０２に対して垂直方向に引かれる配線が少ないため、配線チャネルが削減できる。また、物理アドレスセル１１０を小さくできるので、ビット線及びワード線方向の配線長が減る効果から高速化が期待できる。また、図１の構成では、物理アドレスセル１１０のメモリアレイを１種類のメモリセルで構成できるため、レイアウトの規則性が保たれ高歩留まりも同時に実現可能である。また、設計するメモリセルの種類が減少するため、工数の削減が可能となる。
【００３４】
なお、図１の例では、更新制御回路２３０は、ページサイズセル１２０の外側に記述してあるが、内側であっても機能的には同等である。
【００３５】
《実施の形態２》
図３に、本発明の実施の形態２に係る半導体記憶装置の回路図を示す。実施の形態１との違いは、物理アドレスセル１１０にて、書き込み更新回路１１３と読み出し回路１１２とが記憶回路１１１の同一のノード１０６に接続されている点である。
【００３６】
この構成のメリットは、読み出しワード線１０２がＬＯＷからＨＩＧＨに遷移するのに先立って、実行アドレスを記憶回路１１１にセットするときのトランジスタ段数が、実施の形態１に比べて、記憶回路１１１の第２の記憶ノード１０７を出力とするインバータのロードトランジスタ又はドライブトランジスタの１段分削減できるため、実行アドレスのセットアップが緩和できる点である。
【００３７】
また、ページサイズセル１２０の記憶回路１２１の第１の記憶ノード１２２がＨＩＧＨのとき、物理アドレスセル１１０の記憶回路１１１はデータを保持する必要がないことから、当該記憶回路１１１のデータ保持能力を引き下げれば、更新データ制御回路２４０を介してノード１０６に実行アドレスを書き込み易くなる。また、記憶回路１１１の無駄な待機電流が削減できる。
【００３８】
図４に、そのような変形例を示す。図４において、物理アドレスセル１１０の記憶回路１１１のＰＭＯＳトランジスタのソースと電源との間に電源制御用ＰＭＯＳトランジスタ４０１を直列接続になるように設け、第１の更新制御信号２０２、或いはページサイズセル１２０の記憶回路１２１の第２の記憶ノード１２３を電源制御用ＰＭＯＳトランジスタ４０１のゲートに接続する。更に、物理アドレスセル１１０の記憶回路１１１のＮＭＯＳトランジスタのソースと電源との間に電源制御用ＮＭＯＳトランジスタ４０２を直列接続になるように設け、第２の更新制御信号２０３、或いはページサイズセル１２０の記憶回路１２１の第１の記憶ノード１２２を電源制御用ＮＭＯＳトランジスタ４０２のゲートに接続する。電源制御用ＰＭＯＳトランジスタ４０１及び電源制御用ＮＭＯＳトランジスタ４０２をオフさせることにより、記憶回路１１１のデータ保持能力を失効させることができる。
【００３９】
なお、図４の例では電源制御用ＰＭＯＳトランジスタ４０１及び電源制御用ＮＭＯＳトランジスタ４０２により記憶回路１１１のＰＭＯＳ又はＮＭＯＳトランジスタの電源を遮断し或いは弱めて当該記憶回路１１１のデータ保持能力を引き下げているが、記憶回路１１１に他の構成を採用する場合には、その構成に応じた他の手段で当該記憶回路１１１のデータ保持能力を引き下げることも可能である。
【００４０】
《実施の形態３》
図５に、本発明の実施の形態３に係る半導体記憶装置の回路図を示す。図３の回路との差分は、更新制御回路２３０には、ページサイズセル１２０の記憶回路１２１の第２の記憶ノード１２３と書き込みワード線１０１とが入力され、更新制御回路２３０においてＮＯＲゲートの入力に接続されており、当該ＮＯＲゲートの出力が更新回路１１３のＰＭＯＳトランジスタ２１４に、当該ＮＯＲゲートの出力の反転信号が更新回路１１３のＮＭＯＳトランジスタ２１５にそれぞれ接続されている点である。
【００４１】
この構成のメリットは、書き込み時間が短縮できる点である。すなわち、実施の形態１や実施の形態２では、物理アドレスセル１１０へのデータ書き込みをするために、一旦ページサイズセル１２０をリセットする必要があった。しかし、図５の構成では、書き込みワード線１０１がＬＯＷからＨＩＧＨに変化すると、ページサイズセル１２０のリセットを待たなくても物理アドレスセル１１０への書き込みが行われるため、ページサイズセル１２０への書き込みと物理アドレスセル１１０への書き込みとを同時に行うことができ、書き込み時間の短縮が可能となる。
【００４２】
《実施の形態４》
図６に、本発明の実施の形態４に係る半導体記憶装置の回路図を示す。図６の回路図の特徴は、図１中の物理アドレスセル１１０において記憶回路１１１の更新回路１１３を、第１の更新回路５１３と第２の更新回路５１６とに分離して設け、第１の更新回路５１３のオン、オフを書き込みワード線１０１で制御し、第２の更新回路５１６のオン、オフをページサイズセル１２０で制御している点である。また、第１の更新回路５１３と第２の更新回路５１６とが同時にオンしないように、第２の更新回路５１６の制御信号は、ページサイズセル１２０の記憶回路１２１の第２の記憶ノード１２３と、アドレス変換イネーブル信号ＴＲＡＮＳとのＮＡＮＤ論理をとって生成している。
【００４３】
第１の更新回路５１３は、ＰＭＯＳトランジスタ５１４とＮＭＯＳトランジスタ５１５とで構成され、物理アドレス入力データ線１０３に基づく第１の入力データ線５１７を記憶回路１１１の第１の記憶ノード１０６へ接続する。一方、第２の更新回路５１６は、ＰＭＯＳトランジスタ２１４とＮＭＯＳトランジスタ２１５とで構成され、実行アドレス入力データ線１０５に基づく第２の入力データ線５１８を記憶回路１１１の第１の記憶ノード１０６へ接続する。
【００４４】
この構成のメリットは、物理アドレスセル１１０への書き込みのし易さが向上する点である。すなわち、実施の形態３の構成（図５）では、あるビットの物理アドレスセル１１０へ書き込みを行う際に、同一ビットの物理アドレスセル１１０の更新回路１１３を制御するページサイズセル１２０の状態によって、複数のメモリセルへの書き込みが発生してしまい、物理アドレス入力データ線１０３を駆動するドライバとして高い駆動能力が必要になる。これに対し、実施の形態４の構成（図６）では、同一ビット内で書き込み時にオンになっている第１の更新回路５１３は、書き込み対象となる書き込みワード線１０１に接続された物理アドレスセル１１０だけになるため、書き込みのし易さが向上する。
【００４５】
《実施の形態５》
図７に、本発明の実施の形態５に係る半導体記憶装置の回路図を示す。前述の図６では、第２の更新回路５１６の制御信号をページサイズセル１２０の記憶回路１２１の第２の記憶ノード１２３とアドレス変換イネーブル信号ＴＲＡＮＳとで生成していたが、ワード線と平行に配線される配線が増加してしまう。これを回避するため、図７では、アドレス変換イネーブル信号ＴＲＡＮＳの代わりに、書き込みワード線１０１の反転信号を利用している。
【産業上の利用可能性】
【００４６】
以上説明してきたとおり、本発明に係る半導体記憶装置は、高歩留まり、かつ小面積で高速な装置を実現することができるので、アドレス変換機能を備えた半導体記憶装置等として有用である。
【符号の説明】
【００４７】
１０１  書き込みワード線
１０２  読み出しワード線
１０３  物理アドレス入力データ線
１０４  アドレス出力データ線
１０５  実行アドレス入力データ線
１０６  物理アドレスセルの第１の記憶ノード
１０７  物理アドレスセルの第２の記憶ノード
１０９  ページサイズ入力データ線
１１０  物理アドレスセル
１１１  記憶回路
１１２  読み出し回路
１１３  更新回路
１２０  ページサイズセル
１２１  記憶回路
１２２  ページサイズセルの第１の記憶ノード
１２３  ページサイズセルの第２の記憶ノード
１３１  第１のインバータ
１３２  第２のインバータ
２０１  読み出しデータ線プリチャージ信号
２０２  第１の更新制御信号
２０３  第２の更新制御信号
２０４  共通入力データ線
２１４  ＰＭＯＳトランジスタ
２１５  ＮＭＯＳトランジスタ
２３０  更新制御回路
２４０  更新データ制御回路
２５０  出力バッファ
２６０  パルス生成回路
４０１  電源制御用ＰＭＯＳトランジスタ
４０２  電源制御用ＮＭＯＳトランジスタ
５１３  第１の更新回路
５１４  ＰＭＯＳトランジスタ
５１５  ＮＭＯＳトランジスタ
５１６  第２の更新回路
５１７  第１の入力データ線
５１８  第２の入力データ線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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