(57)【要約】  メモリセルのビット信頼性を動的に変化でき、プロセスはらつきに対応し動作モードの切替が可能で、動作電圧を低減するメモリを提供する。モード制御ラインをワード単位で分割し、ワード単位で分割された各モード制御ラインを、制御ライン選択信号とグローバル制御信号で制御するモード制御ライン選択回路と、スイッチ部の導通を制御するワードラインをワード単位で分割し、ワード単位で分割された各ワードラインを、ワードライン選択信号とグローバルワード信号で制御するワードライン選択回路を備える。１ビット／１セルモードと１ビット／ｎセルモードの切り替えを、モード制御ライン選択回路を用いてワード単位で行う。１ビット／ｎセルモードで用いられる連結されたワード単位のメモリセルの中で、動作マージンが高いワード側のメモリセルのワードラインを、ワードライン選択回路を用いてデータ読出し時に選択する。
2012023277.tif 000002
【特許請求の範囲】
【請求項１】
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成されるメモリセルと、
隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、
１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード）と、１ビットがｎ（ｎは２以上）個のメモリセルを連結して構成されるモード（１ビット／ｎセルモード）とを、モード制御ラインを用いて動的に切り替えできる半導体メモリにおいて、
モード制御ラインをワード単位で分割し、ワード単位で分割された各モード制御ラインを選択するためのモード制御ライン選択回路と、
スイッチ部の導通を制御するワードラインをワード単位で分割し、ワード単位のメモリセルの比較で動作マージンが大きいワード側のメモリセルのワードラインを、データ読出し時に選択するためのワードライン選択回路と、
を更に備えたことを特徴とする半導体メモリ。
【請求項２】
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成されるメモリセルと、
隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、
１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード）と、１ビットが２個のメモリセルを連結して構成されるモード（１ビット／２セルモード）とを、モード制御ラインを用いて動的に切り替えできる半導体メモリにおいて、
モード制御ラインをワード単位で分割し、ワード単位で分割された各モード制御ラインを選択するためのモード制御ライン選択回路と、
スイッチ部の導通を制御するワードラインをワード単位で分割し、ワード単位のメモリセルの比較で動作マージンが大きいワード側のメモリセルのワードラインを、データ読出し時に選択するためのワードライン選択回路と、
を更に備えたことを特徴とする半導体メモリ。
【請求項３】
請求項１又は２に記載の半導体メモリにおけるワード単位のメモリセルの比較で動作マージンが大きいワード側のメモリセルを決定する方法であって、
（ａ）有意な複数ワードに対して、所定閾値電圧だけ印加電圧を低減しながらメモリブロックにおけるマージン不良故障箇所を特定する処理と、
（ｂ）動作マージンが小さく動作が不安定となるワード単位のメモリセルを特定した場合、特定したワード単位のメモリセルには１ビット／ｎセルモード（ｎは２以上）を適用する処理と、
（ｃ）全てのワード単位のメモリセルに１ビット／ｎセルモードを適用するまで前記（ａ）〜（ｂ）を繰り返す処理と、
（ｄ）各ワード単位のメモリセルにおいて、１ビット／ｎセルモードを適用する際に、特定したワード単位のメモリセルのワードペアの他方のメモリセルを、動作マージンが大きいワード側のメモリセルとして決定する処理と、
を備えたことを特徴とする半導体メモリのワード単位メモリセルの決定方法。
【請求項４】
請求項２に記載の半導体メモリにおけるワード単位のメモリセルの比較で動作マージンが大きいワード側のメモリセルを決定する方法であって、
（ａ）１キャッシュラインの複数ワードに対して、所定閾値電圧だけ印加電圧を低減しながらメモリブロックにおけるマージン不良故障箇所を特定する処理と、
（ｂ）動作マージンが小さく動作が不安定となるワード単位のメモリセルを特定した場合、特定したワード単位のメモリセルには１ビット／２セルモードを適用する処理と、
（ｃ）１キャッシュラインの全てのワード単位のメモリセルに１ビット／２セルモードを適用するまで前記（ａ）〜（ｂ）を繰り返す処理と、
（ｄ）各ワード単位のメモリセルにおいて、１ビット／２セルモードを適用する際に、特定したワード単位のメモリセルのワードペアの他方のメモリセルを、動作マージンが大きいワード側のメモリセルとして決定する処理と、
を備えたことを特徴とする半導体メモリのワード単位メモリセルの決定方法。
【請求項５】
前記モード制御ライン選択回路は、ワード単位にマトリックスで選択可能な制御ライン選択信号とグローバル制御信号とで制御されることを特徴とする請求項１又は２に記載の半導体メモリ。
【請求項６】
前記モード制御ライン選択回路は、前記制御ライン選択信号の信号ラインと前記グローバル制御信号の信号ラインとのＡＮＤ回路の出力信号がワード単位で分割された前記モード制御ラインに印加されることを特徴とする請求項５に記載の半導体メモリ。
【請求項７】
前記ワードライン選択回路は、ワード単位にマトリックスで選択可能なワードライン選択信号とグローバルワード信号とで制御されることを特徴とする請求項１又は２に記載の半導体メモリ。
【請求項８】
前記ワードライン選択回路は、前記ワードライン選択信号の信号ラインと前記グローバルワード信号の信号ラインとのＡＮＤ回路の出力信号がワード単位で分割された前記ワードラインに印加されることを特徴とする請求項７に記載の半導体メモリ。
【請求項９】
請求項３に記載の半導体メモリのワード単位メモリセルの決定方法を用いて、ワード単位のメモリセルの比較で動作マージンが大きいワード側のメモリセルを選択するように、前記ワードライン選択信号を予め所定レベルに固定させたことを特徴とする請求項１又は２に記載の半導体メモリ。
【請求項１０】
請求項４に記載の半導体メモリのワード単位メモリセルの決定方法を用いて、ワード単位のメモリセルの比較で動作マージンが大きいワード側のメモリセルを選択するように、前記ワードライン選択信号を予め所定レベルに固定させたことを特徴とする請求項２に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧動作の半導体メモリのアーキテクチャ、並びにその制御方法に関する技術である。
【背景技術】
【０００２】
近年のＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体メモリは、ＳｏＣに搭載されるＣＭＯＳプロセス技術が進展し、集積回路の加工寸法（スケーリングサイズ）が縮小され、より高いチップ密度と低いチップコストが実現され、メモリ容量が増大している。
このようなスケーリングサイズの縮小は、ＳＲＡＭ等のメモリセルを構成するトランジスタの閾値電圧のばらつきを拡大し、メモリセルにおける読み出しや書き込みのノイズマージンを低下させ、メモリセル動作を不安定性化し、ビット誤り率（ＢＥＲ；Ｂｉｔ
Ｅｒｒｏｒ Ｒａｔｅ)を増大させている。【０００３】
図１に、ＣＭＯＳトランジスタにおけるプロセステクノロジノードとＣＭＯＳ動作電圧の相関グラフを示す。スケーリングサイズの縮小、すなわちプロセステクノロジノードの微細化が進むにつれて、印加電圧ＶＤＤは降下していくが、グラフ中の点線枠に示すように、プロセステクノロジノードが６５（ｎｍ）以下となると、プロセスばらつきによる電圧降下限界が現れる。これは、プロセステクノロジノードの微細化が進むことによって、製造プロセスやメモリセルの場所などシステマティックな要因や、温度環境や宇宙線に起因するソフトエラーなどの動作環境の変動などのプロセスばらつきが、ＣＭＯＳトランジスタの閾値のばらつきを拡大し信頼性を低下させるため、ＣＭＯＳトランジスタの最小動作電圧Ｖｍｉｎが上昇するからである。
従って、先端微細ＶＬＳＩにとって低電圧動作は非常に重要な課題であり、ＣＭＯＳトランジスタで構成するメモリセルの動作の安定性を確保して低消費電力化および高信頼性化を実現していくことが求められている。【０００４】
上記状況に鑑みて、本発明者らは、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現できるメモリを提供することを目的として、１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード、以下「通常モード」と称する）と、１ビットがｎ（ｎは２以上）個のメモリセルを連結して構成されるモード（１ビット／ｎセルモード、以下「高信頼モード」と称する）とを動的に切り替えることができ、通常モードから高信頼モードに切り替えることにより、１ビットの動作安定性の増大および読出し動作のセル電流の増大（読出し動作の高速化）を行い、またビットエラーの自己修復が行えるといった新規な半導体メモリを既に提案している（例えば、特許文献１を参照。）。【０００５】
かかる提案の半導体メモリの一実施例は、図２に示すように、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通が制御し得る１本のワードラインとから構成されるメモリセルにおいて、隣接する２つのメモリセルのデータ保持ノード間に、１対のＰ型ＭＯＳトランジスタと、該Ｐ型ＭＯＳトランジスタが導通するように制御し得る１本のモード制御ラインを追加した構成とされる。【０００６】
ここで、図２のメモリセルの回路動作を簡単に説明する。
図２に示すメモリセル（ＭＣ０１）は、電源電位ＶＶＤＤＡおよび接地電位ＶＧＮＤＡの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）と、電源電位ＶＶＤＤＡおよび接地電位ＶＧＮＤＡの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）とからなるラッチ回路を構成している。メモリセル（ＭＣ０１）自体は、一般的な６トランジスタの構成のメモリセルである。
メモリセル（ＭＣ１０）も同様に、電源電位ＶＶＤＤＢおよび接地電位ＶＧＮＤＢの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ１０）およびＮ型ＭＯＳトランジスタ（Ｍ１２）と、電源電位ＶＶＤＤＢおよび接地電位ＶＧＮＤＢの間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ１１）およびＮ型ＭＯＳトランジスタ（Ｍ１３）とからなるラッチ回路を構成している。メモリセル（ＭＣ１０）自体も、一般的な６トランジスタの構成のメモリセルである。【０００７】
メモリセル（ＭＣ０１）では、Ｐ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）のゲート端子は、共にＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）のノード（Ｎ０１）に接続されている。また、Ｐ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）のゲート端子は、共にＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）のノード（Ｎ００）に接続されている。このようにＭ００〜Ｍ０３のトランジスタはクロスカップル接続されているため、Ｐ型ＭＯＳトランジスタ（Ｍ００，Ｍ０１）は負荷トランジスタとして動作し、Ｎ型ＭＯＳトランジスタ（Ｍ０２，Ｍ０３）は駆動トランジスタとして動作する。メモリセル（ＭＣ１０）も同様である。【０００８】
またメモリセル（ＭＣ０１）は、相補なビットライン（ＢＬ，／ＢＬ）と、ノード（Ｎ００，Ｎ０１）との間にそれぞれ接続されたＮ型ＭＯＳトランジスタ（Ｍ０４、Ｍ０５）のスイッチ部を備える。Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）のゲート端子は、共に共通のワードライン（ＷＬＡ）に接続されており、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）のゲート電位はワードライン（ＷＬＡ）により制御される。すわなち、メモリセル（ＭＣ０１）においては、Ｐ型ＭＯＳトランジスタ（Ｍ００，Ｍ０１）を負荷トランジスタとし、Ｎ型ＭＯＳトランジスタ（Ｍ０２，Ｍ０３）を駆動トランジスタし、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）をスイッチ部として動作するのである。
また、メモリセル（ＭＣ１０）も、相補なビットライン（ＢＬ，／ＢＬ）と、ノード（Ｎ１０，Ｎ１１）との間にそれぞれ接続されたＮ型ＭＯＳトランジスタ（Ｍ１４、Ｍ１５）のスイッチ部を備える。Ｎ型ＭＯＳトランジスタ（Ｍ１４，Ｍ１５）のゲート端子は、共に共通のワードライン（ＷＬＡ）に接続されており、Ｎ型ＭＯＳトランジスタ（Ｍ１４，Ｍ１５）のゲート電位はワードライン（ＷＬＡ）により制御される。【０００９】
そして、メモリセル（ＭＣ０１，ＭＣ１０）のデータ保持ノード間（Ｎ００とＮ１０の間、Ｎ０１とＮ１１の間）に、モード制御スイッチ部となる１対のＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）が設けられ、このＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）の導通を制御する１本のモード制御ライン（／ＣＴＲＬ）が設けられている。【００１０】
以上のような回路構成のメモリセルでは、１ビットのデータをメモリセル（ＭＣ０１）に記憶する場合と、１ビットのデータをメモリセル（ＭＣ０１）とメモリセル（ＭＣ１０）の２つのメモリセルに記憶する場合とを、モード制御ライン（／ＣＴＲＬ）を用いて、使い分けることが可能である。上記回路構成のメモリセルは、１ビットが１個のメモリセルで構成されるモード（通常モード）と、１ビットが２個のメモリセルを連結して構成されるモード（高信頼モード）の２つの状態を有し、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現する。【００１１】
従来においては、１ビットが１個のメモリセルで構成される通常モードと、１ビットが２個のメモリセルを連結して構成される高信頼モードの切り替えは、図３に示すように、メモリセルのブロックレベルで制御していた。しかしながら、動作モードの切り替え制御をメモリブロック毎に一様に行うと、プロセスはらつきの影響によって、低動作電圧化が阻害されるという問題が生じていた。【００１２】
一方、既に知られている低電圧動作キャッシュメモリなどは、プロセスはらつきの影響によるメモリセルの低動作電圧化の阻害要因を排除すべく、予め故障ワードマップを作成し、故障ワードが排除されたメモリを使用することで低動作電圧化を図っていた。
これは、図４に示すように、１物理キャッシュライン（図４では８ワードで１つのキャッシュラインを構成）において、４個の故障ワード（動作マージンの小さいワード）を予め特定し、故障ワードマップ（例：０１０１００１１）を作成し、ロジック回路を用いて、故障のないワード（動作マージンの大きいワード）を４個使用するようにして、１個の１／２論理キャッシュラインを用意する。同様に、他の１物理キャッシュラインにおいても、４個の故障ワードを作成し、ロジック回路を用いて、故障のないワード（動作マージンの大きいワード）を４個使用するようにして、１個の１／２論理キャッシュラインを用意する。【００１３】
そして、図５に示すように、２個の１／２論理キャッシュラインを結合して１論理キャッシュラインを用意する。この１論理キャッシュラインを構成するワードは、全て動作マージンが大きく、低電圧動作が可能となるというものである。
しかしながら、２個の１／２論理キャッシュラインを結合して１論理キャッシュラインを用意する方法では、キャッシュメモリ容量と連想度は半減してしまうことになる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】国際公開２００９／０８８０２０のパンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上述したように、提案中の半導体メモリでは、通常モードと高信頼モードの２つの動作モードの切り替え制御をメモリブロック毎に一様に行うと、プロセスはらつきの影響によって、低動作電圧化が阻害されるという問題がある。【００１６】
上記状況に鑑みて、本発明は、メモリセルのビット信頼性を動的に変化できる提案中の半導体メモリにおいて、プロセスはらつきに対応して２つの動作モードの切り替えがワード単位で可能で、更なるメモリの低動作電圧化を図れる半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するため、本発明の第１の観点の半導体メモリは、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成されるメモリセルと、隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード）と、１ビットがｎ（ｎは２以上）個のメモリセルを連結して構成されるモード（１ビット／ｎセルモード）とを、モード制御ラインを用いて動的に切り替えできる半導体メモリにおいて、
（１−１）モード制御ラインをワード単位で分割し、ワード単位で分割された各モード制御ラインを選択するためのモード制御ライン選択回路と、
（１−２）スイッチ部の導通を制御するワードラインをワード単位で分割し、ワード単位のメモリセルの比較で動作マージンが大きいワード側のメモリセルのワードラインを、データ読出し時に選択するためのワードライン選択回路と、を更に備える。
かかる構成によれば、１ビット／１セルモードと１ビット／ｎセルモードの切り替えを、モード制御ライン選択回路を用いてワード単位で行うことができる。また、１ビット／ｎセルモードで用いられる連結されたワード単位のメモリセルの中で、最も動作マージンが大きなワード単位のメモリセルのワードラインを、データ読出し時に、ワードライン選択回路を用いて選択できる。【００１８】
従来から提案中の半導体メモリにおいては、１ビット／１セルモードと１ビット／ｎセルモードの切り替えは、メモリブロック単位で行うことが望ましいとしていた。これは、周辺回路（ＸＹ−デコーダ回路、センスアンプ回路）の設計を考慮したからである。すなわち、モードの切り替えをブロック単位で行うのではなく、行単位や列単位などで行う場合は、制御方法が複雑になることから、ブロック単位でモードの切り替えを行うこととしていたものである。【００１９】
しかしながら、本発明者らは、鋭意研究を重ねた結果、従来から提案中の半導体メモリにおいて、１ビット／１セルモードと１ビット／ｎセルモードのモード切り替えをワードレベルでの細粒度で行うことにより、ＣＭＯＳトランジスタで構成するメモリセルの信頼性を低下させる要因となっていた上述のプロセスばらつきに対応してモード切り替えが可能となり、提案中の半導体メモリの更なる低動作電圧化が可能となるといった知見を得た。【００２０】
すなわち、従来から提案中の半導体メモリにおいて、１ビット／１セルモードと１ビット／ｎセルモードのモード切り替えをブロック単位で一様に行う場合、プロセステクノロジノードの微細化が進むにつれ、プロセスばらつきの影響により低動作電圧化が阻害されていた。これに対して、１ビット／１セルモードと１ビット／ｎセルモードのモード切り替えをワード単位で行うことにより、キャッシュメモリの機能を保ちながら、プロセスばらつきに対応したワード単位でのモード切り替えが可能となり、従来のブロック単位でのモード切り替えの場合と比較して、最小動作電圧を大幅に低減でき、動作マージンの向上が図れるのである。【００２１】
ここで、ワード単位のモード切り替えとは、例えば、３２ビットが１ワードとなる場合は、３２個のメモリセル単位にモードを切り替えることを意味する。例えば、キャッシュメモリにおける１物理キャッシュラインが８ワードで構成される場合、プロセスばらつきに対応して、いずれかのワード（１ワードだけとは限らない）は動作マージンが大きくない（動作不良を起こしやすい）ことが予想される。
その場合に、動作マージンが大きくない（動作不良を起こしやすい）ワードに対して、モード切り替えを行い、１ビット／１セルモードから１ビット／ｎセルモードへと移行させ、動作マージンを大きくする（動作不良を起こしにくくする）のである。【００２２】
具体的なメモリアレイ構造は、実施例で後述するが、１ビット／１セルモードと１ビット／ｎセルモードのモード切り替えをワード単位で行うために、上記（１−１）の如く、モード制御ラインをワード単位で分割し、ワード単位で分割された各モード制御ラインをモード制御ライン選択回路で選択する。具体的には、モード制御ライン選択回路は、ワード単位にマトリックスで選択可能な制御ライン選択信号とグローバル制御信号とで制御される構造とする。
また、上記（１−２）の如く、スイッチ部の導通を制御するワードラインをワード単位で分割し、ワード単位で分割された各ワードラインをワードライン選択回路で選択する。具体的には、ワードライン選択回路は、ワード単位にマトリックスで選択可能なワードライン選択信号とグローバルワード信号とで制御される構造とする。
ここで、モード制御ライン選択回路とワードライン選択回路が、従来から提案中の半導体メモリに追設されるものである。【００２３】
そして、上記の如く、モード制御ライン選択回路を用いて、１ビット／１セルモードと１ビット／ｎセルモードの切り替えをワード単位で行えるようにする。
また、上記の如く、ワードライン選択回路を用いて、１ビット／ｎセルモードで用いられる連結されたワード単位のメモリセルの中で、最も動作マージンが大きなワード単位のメモリセルのワードラインを、データ読出し時に選択する。
ここで、ワード単位のメモリセルの中で、動作マージンが最も大きなワード単位のメモリセルとは、ワード単位のメモリセルのビットエラーレートを測定するテストを事前に行って、１ビット／ｎセルモードとして連結されるワード単位のメモリセルの中で、最も動作マージンが大きなもの（低電圧でもビットエラーレートが小さいもの）として選定されたものである。ワードライン選択回路が、選定されたメモリセルを優先的に１ビット／１セルモードに割り当て、選定されたメモリセルの動作マージンを更に大きくすべく１ビット／ｎセルモードに移行可能とすることで、例えば８ワードで構成されるような１物理キャッシュラインはプロセスばらつきの影響を最小限にとどめることができることになる。【００２４】
また、本発明の第２の観点の半導体メモリは、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成されるメモリセルと、隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備え、１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード）と、１ビットが２個のメモリセルを連結して構成されるモード（１ビット／２セルモード）とを、モード制御ラインを用いて動的に切り替えできる半導体メモリにおいて、
（２−１）モード制御ラインをワード単位で分割し、ワード単位で分割された各モード制御ラインを選択するためのモード制御ライン選択回路と、
（２−２）スイッチ部の導通を制御するワードラインをワード単位で分割し、ワード単位のメモリセルの比較で動作マージンが大きいワード側のメモリセルのワードラインを、データ読出し時に選択するためのワードライン選択回路と、を更に備える。
かかる構成によれば、１ビット／１セルモードと１ビット／２セルモードの切り替えを、モード制御ライン選択回路を用いてワード単位で行うことができる。また、１ビット／２セルモードで用いられる連結されたワード単位のメモリセルの中で、動作マージンが大きなワード単位のメモリセルのワードラインを、データ読出し時に、ワードライン選択回路を用いて選択できる。【００２５】
これは、上述の第１の観点の構成において、２つのメモリセルが連結されたワードペアのメモリセルに限定するものである。１ビット／１セルモードと１ビット／２セルモードの切り替えを、モード制御ライン選択回路を用いてワード単位で行うことにより、後述する実施例に示すように、最小動作電圧を０．５Ｖ程度にまで約２４％程度低減することができる。【００２６】
また、本発明の半導体メモリのワード単位メモリセルの決定方法は、上述の第１の観点又は第２の観点の半導体メモリにおけるワード単位のメモリセルの比較で動作マージンが大きいワード側のメモリセルを決定する方法であり、以下の（１ａ）〜（１ｄ）を備えるものである。【００２７】
（１ａ）有意な複数ワードに対して、所定閾値電圧だけ印加電圧を低減しながらメモリブロックにおけるマージン不良故障箇所を特定する処理
（１ｂ）動作マージンが小さく動作が不安定となるワード単位のメモリセルを特定した場合、特定したワード単位のメモリセルには１ビット／ｎセルモード（ｎは２以上）を適用する処理
（１ｃ）全てのワード単位のメモリセルに１ビット／ｎセルモードを適用するまで上記（１ａ）〜（１ｂ）を繰り返す処理
（１ｄ）各ワード単位のメモリセルにおいて、１ビット／ｎセルモードを適用する際に、特定したワード単位のメモリセルのワードペアの他方のメモリセルを、動作マージンが大きいワード側のメモリセルとして決定する処理【００２８】
本発明の半導体メモリのワード単位メモリセルの決定方法によれば、１ビット／ｎセルモードを適用するワード単位のメモリセルの数を最大化でき、プロセスばらつきの影響を最小限にとどめることができ、更なる低動作電圧化を図ることができる。【００２９】
また、本発明の半導体メモリのワード単位メモリセルの決定方法は、上述の第２の観点の半導体メモリにおけるワード単位のメモリセルの比較で動作マージンが大きいワード側のメモリセルを決定する方法であり、以下の（２ａ）〜（２ｄ）を備えるものである。【００３０】
（２ａ）１キャッシュラインの複数ワードに対して、所定閾値電圧だけ印加電圧を低減しながらメモリブロックにおけるマージン不良故障箇所を特定する処理
（２ｂ）動作マージンが小さく動作が不安定となるワード単位のメモリセルを特定した場合、特定したワード単位のメモリセルには１ビット／２セルモードを適用する処理
（２ｃ）１キャッシュラインの全てのワード単位のメモリセルに１ビット／２セルモードを適用するまで上記（２ａ）〜（２ｂ）を繰り返す処理
（２ｄ）各ワード単位のメモリセルにおいて、１ビット／２セルモードを適用する際に、特定したワード単位のメモリセルのワードペアの他方のメモリセルを、動作マージンが大きいワード側のメモリセルとして決定する処理【００３１】
本発明の半導体メモリのワード単位メモリセルの決定方法によれば、１ビット／２セルモードを適用するワードペアのメモリセルの数を最大化でき、プロセスばらつきの影響を最小限にとどめることができ、更なる低動作電圧化を図ることができる。【００３２】
また、本発明の第１の観点又は第２の観点の半導体メモリにおいて、具体的に、モード制御ライン選択回路は、制御ライン選択信号の信号ラインとグローバル制御信号の信号ラインとのＡＮＤ回路の出力信号がワード単位で分割されたモード制御ラインに印加され、ワードライン選択回路は、ワードライン選択信号の信号ラインとグローバルワード信号の信号ラインとのＡＮＤ回路の出力信号がワード単位で分割されたワードラインに印加される構成とされる。【００３３】
かかる構成によれば、ワード単位でのメモリセルのモード切り替えが容易となり、追加回路を最小限にできる。【００３４】
また、本発明の第１の観点又は第２の観点の半導体メモリにおいて、上述の半導体メモリのワード単位メモリセルの決定方法を用いて、ワード単位のメモリセルの比較で動作マージンが大きいワード側のメモリセルを選択するように、ワードライン選択信号を予め所定レベルに固定させることが好ましい態様である。【００３５】
上述の半導体メモリのワード単位メモリセルの決定方法で得られた動作マージンが大きいワード側のメモリセルのロケーションマップから、該ロケーションマップに対応したワードライン選択信号を予め所定レベルに固定させて、動作マージンのより大きいワード単位のメモリセルを読出し時に選択するようにする。
【発明の効果】
【００３６】
本発明の半導体メモリによれば、通常モードと高信頼モードの２つの動作モードの切り替えをワードレベルでの細粒度で行い、プロセスはらつきに対応して２つの動作モードの切り替えがワード単位で可能で、メモリの低電圧動作が可能となる。
【図面の簡単な説明】
【００３７】
【図１】ＣＭＯＳトランジスタにおけるプロセステクノロジノードとＣＭＯＳ動作電圧の相関グラフ
【図２】メモリセルのビット信頼性を動的に変化させ得る提案中のメモリセルの回路構成図
【図３】提案中の半導体メモリのメモリセルブロックの概念図
【図４】従来の低電圧動作のキャッシュメモリの説明図（１）
【図５】従来の低電圧動作のキャッシュメモリの説明図（２）
【図６】実施例１のメモリの回路構成図
【図７】物理キャッシュラインペアの模式図
【図８】偶数ラインと奇数ラインで構成される物理キャッシュラインペアの模式図１
【図９】全ワードペアに対して高信頼モード（１ビット／２セルモード）を適用する処理フローチャート
【図１０】偶数ラインと奇数ラインで構成される物理キャッシュラインペアの模式図２
【図１１】ビットエラーレート（ＢＥＲ）の比較シミュレーション結果を示すグラフ
【図１２】性能評価の比較グラフ
【図１３】動作電圧と消費電力の比較グラフ
【図１４】Ｌ１キャッシュの入力アドレスと出力データの流れを示す１ｗａｙ（４ＫＢ）分のブロック図
【図１５】Ｌ２キャッシュの入力アドレスと出力データの流れを示す１ｗａｙ（５１２ＫＢ）分のブロック図
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。
【実施例１】
【００３９】
実施例１のメモリの回路構成について、３２ビットを１ワードとするキャッシュメモリのメモリアレイの構成を例にして、図６を参照しながら説明する。
実施例１のメモリは、上述の図２に示すように、６トランジスタで構成される１ビットのメモリセルのペア（ＭＣ０１，ＭＣ１０）のデータ保持ノード間に、モード制御スイッチ部として１対のＰ型ＭＯＳトランジスタ（Ｍ２０，Ｍ２１）と、このＰ型ＭＯＳトランジスタの導通を制御する１本のモード制御ライン（／ＣＴＲＬ）とが設けられ、２個のメモリセルで通常モードと高信頼モードの２つのモードを実現する。
通常モードは、１ビットが１個のメモリセル（ＭＣ０１、或いは、ＭＣ１０）で構成される。一方、高信頼モードは、１ビットが２個のメモリセルのペア（ＭＣ０１，ＭＣ１０）で構成される。２つの動作モードの切り替えは、メモリセルのペア（ＭＣ０１，ＭＣ１０）の間にあるＰ型ＭＯＳトランジスタの導通を制御する１本のモード制御ライン（／ＣＴＲＬ）で行う。
このようなメモリセルのペアをマトリックス状に配置した回路図が、図６の回路構成図である。なお、図６におけるＭＣの表記は、図２に示す回路構成のメモリセルを表している。【００４０】
図６に示すメモリアレイは、メモリセルを行方向に３２個並べて、３２ビットの１ワードを形成している（３２−ｂｉｔ
ｗｏｒｄ）。図６に示すように、メモリアレイは、メモリセルペアのモード制御ラインをワード単位（３２ビット単位）で分割する回路構成としている。具体的には、図６に示すように、メモリアレイは、３２ビットの１ワード（３２−ｂｉｔ
ｗｏｒｄ）単位に、制御ライン選択信号の信号ラインＣＬＳ０，ＣＬＳ１（ＣＬＳ：Ｃｏｎｔｒｏｌ ｌｉｎｅ
ｓｅｌｅｃｔｉｏｎ ｓｉｇｎａｌ）とグローバル制御信号の信号ラインＧＣＬ０，・・・，ＧＣＬ３（ＧＣＬ：Ｇｌｏｂａｌ Ｃｏｎｔｒｏｌ ｌｉｎｅ）とで制御するモード制御ライン選択回路としてのＡＮＤ回路が設けられている。そして、ＡＮＤ回路の出力信号ラインＬＣＬ００，ＬＣＬ０１，・・・，ＬＣＬ３０，ＬＣＬ３１（ＬＣＬ：Ｌｏｃａｌ
Ｃｏｎｔｒｏｌ ｌｉｎｅ）は、ワード単位に分割されたモード制御ラインとして機能する。【００４１】
また、図６に示すように、メモリアレイは、各メモリセル（ＭＣ）のスイッチ部の導通を制御するワードラインをワード単位で分割する回路構成としている。具体的には、図６に示すように、メモリアレイは、３２ビットの１ワード（３２−ｂｉｔ
ｗｏｒｄ）単位に、ワードライン選択信号の信号ラインＷＬＳ０，ＷＬＳ１（ＷＬＳ：Ｗｏｒｄ ｌｉｎｅ Ｓｅｌｅｃｔｉｏｎ
ｓｉｇｎａｌ）とグローバルワード信号の信号ラインＧＷＬ０，ＧＷＬ１，・・・，ＧＷＬ６、ＧＷＬ７（ＧＷＬ：Ｇｌｏｂａｌ
Ｗｏｒｄ ｌｉｎｅ）とで制御するワードライン選択回路としてのＡＮＤ回路が設けられている。そして、ＡＮＤ回路の出力信号ラインＬＷＬ００，ＬＷＬ０１，・・・，ＬＷＬ７０，ＬＷＬ７１（ＬＷＬ：Ｌｏｃａｌ
Ｗｏｒｄ ｌｉｎｅ）がワードラインとして機能する。【００４２】
また、図６では、３２ビットワードのメモリセルペア（２個のメモリセルで１ペア）が行方向に２セット示され、列方向に４段示されている（２段目と３段目は記載省略）。図６の左上（一列目の一段目）の３２ビットワードのメモリセルペアでは、上段と下段のメモリセルのワードラインをＬＷＬ００，ＬＷＬ１０で表記し、モード制御ラインをＬＣＬ００で表記する。図６の右下（二列目の４段目）の３２ビットワードのメモリセルペアでは、上段と下段のメモリセルのワードラインをＬＷＬ６１，ＬＷＬ７１で表記し、モード制御ラインをＬＣＬ３１で表記する。
図６に示すワード単位のメモリセルペアが２列×４段（内２段目、３段目は省略）の場合は、ＣＬＳ０，ＣＬＳ１がそれぞれ４本ずつ必要となる。図６の表記では２本で示しているが、実際は４本である。ここで、メモリセルペアの段数が増えた場合、それぞれＣＬＳ０，ＣＬＳ１の本数が増えることになる。例えば、ワード単位のメモリセルペアがＭ×Ｎセット（Ｍ段×Ｎ列）になると、ＣＬＳはＭ本必要である。
これに対して、ＷＬＳ０やＷＬＳ１は、読出し／書込み動作は同時に１行のみに対して行われるため、各ワード単位のメモリセルペアに対して必要な本数は２本である。ＷＬＳの本数は、３２ビットワードのメモリセルペアの段数が増えても変わらない。【００４３】
以上述べたような回路構成にすることにより、１ビット／１セルモードと１ビット／２セルモードの切り替えを、モード制御ライン選択回路を用いてワード単位で行うことを可能にしている。また、ワード単位毎に、メモリセルベアのうち動作マージンの大きいメモリセルを後述するテストを実施することにより、予め判別しておく。そして、動作マージンの大きいメモリセルには、ワードライン選択回路の出力信号ライン（ＬＷＬ）の信号をＯＮにして、データ読出しを行うようにする。【００４４】
例えば、図７に示すような物理キャッシュラインペアを想定する。この物理キャッシュラインペアは、８個のワード単位のメモリセルペアで構成されている。１つのワード単位のメモリセルペアは、図６に示すメモリアレイ回路構成となっている。つまり、１つのワード単位のメモリセルペアは、３２ビットワード（３２−ｂｉｔ
ｗｏｒｄ）であり、１ビット／１セルモードと１ビット／２セルモードの切り替えがモード制御ライン選択回路を用いてワード単位で行えるものである。
図７に示すように、この物理キャッシュラインペアには、プロセスばらつきによって、動作マージンの大きいワードと動作マージンの小さいワードが潜在的にランダムに存在する。このような場合、１ビット／１セルモードで使用するワードは、動作マージンの大きいワードを優先的に使用する方が、信頼性が高く安定的に動作する。そこで、この物理キャッシュラインペアから、動作マージンの大きいワードを予め判別する。【００４５】
以下に、図７の物理キャッシュラインペアから、動作マージンの大きいワードを判別する方法を説明する。
まず、図８に、偶数ラインと奇数ラインで構成される物理キャッシュラインペアを示す。
上述の如く、図４で説明した従来方法では、プロセスはらつきの影響によるメモリセルの低動作電圧化の阻害要因を排除すべく、予め故障ワードマップを作成し、故障ワードが排除されたメモリを使用することで低動作電圧化を図っている。従来方法で、図８に示すキャッシュラインペアにおいて、故障ワードを排除する場合を想定する。従来方法では、故障ワードを排除するために、印加電圧を少しずつ低減し、動作が不安定となるものを特定する。そして、８ワードのうち動作マージンの小さいワードを４個特定し、それらを故障ワードとして排除する。【００４６】
この従来方法を図８に示すキャッシュラインペアに用いると、奇数ラインの８ワードと偶数ラインの８ワードの全１６ワードのうち、動作マージンの小さいワードを８個特定することになる。動作マージンの小さいワードは、プロセスはらつきにより潜在的にランダムに存在するため、図８に示すような故障ワードの出現が考えられる。すなわち、故障ワードはワードペアのいずれかに存在するとは限らず、例えば、図８中の矢印で示すように、左から３つ目のワードペアのように両方のワードが故障ワードとされたり、また、左から４つ目のワードペアのように両方のワードが故障ワードでないとされたりすることが考えられる。
そのため、従来方法では、図８に示すキャッシュラインペアにおいて、ワードペアの各ワードを同時に故障ワードとみなす場合が発生し、全てのワードペアに対して、高信頼モードである１ビット／２セルモードを適用できないことになる。【００４７】
そこで、図８に示すキャッシュラインペアにおいて、全てのワードペアに対して高信頼モードである１ビット／２セルモードを適用できるようにし、高信頼性を図る方法を発案した。具体的な方法としては、先ず、１キャッシュラインの複数ワードに対して、所定閾値電圧だけ印加電圧を低減しながらメモリブロックにおけるマージン不良故障箇所を特定し、次に、動作マージンが小さく動作が不安定となるワード単位のメモリセルを特定する。特定したワードペアには、１ビット／２セルモードを適用する。１回この処理を実行することで、ワードペアに対して、高信頼モードである１ビット／２セルモードを適用できることになる。
１キャッシュラインの全てのワードペアに、１ビット／２セルモードを適用するまでこれらの処理を繰り返す。そして、各ワード単位のメモリセルにおいて、１ビット／２セルモードを適用する際に、特定したワード単位のメモリセルのワードペアの他方のメモリセルを、動作マージンが大きいワード側のメモリセルとして決定する。【００４８】
図９に、キャッシュラインの８個のワードペアに対して高信頼モードである１ビット／２セルモードを適用する方法の処理フローチャートを示す。
最初は、キャッシュラインの８個のワードペアが健全であるとする。印加電圧は１Ｖ程度とし、十分マージンがある状態で読み出し動作テストを実施する（ステップＳ０２）。その際、故障ワードを検出したか否かを確認する（ステップＳ０２）。故障ワードが検出されなければ、所定閾値だけ（例えば、５０ｍＶ）印加電圧を下げて（ステップＳ０５）、再び、読み出し動作テストを実施する（ステップＳ０２）。故障ワードが検出されれば（ステップＳ０３）、検出した故障ワードに１ビット／２セルモード（高信頼モード）を適用する（ステップＳ０４）。
繰り返し処理のはじめに、８ワードペア全てに１ビット／２セルモード（高信頼モード）を適用したかをチェックする（ステップＳ０１）。８ワードペア全てに適用されれば処理を終了するが、全てに適用されるまでは、上記の処理を繰り返す。【００４９】
上記の方法を用いることで、図１０に示すキャッシュラインペアのように、各ワードペアには故障ワードが１つだけ存在することになり、ワードペアの各ワードを同時に故障ワードとみなす場合が発生しないことになる。【００５０】
図１１のグラフは、従来の６トランジスタで構成されるメモリセル（６Ｔ）と、１ビットＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）を用いるもの（１−ｂｉｔ ＥＣＣ）と、図４で説明した故障ワードを特定する従来方法を用いるもの（ｗｏｒｄ−ｄｉｓａｂｌｅ）と、１ビット／２セルモードを用いる従来から提案中のメモリセル（１４Ｔ
Ｄｅｐｅｎｄａｂｌｅ）と、上記説明の全てのワードペアに対して高信頼モードである１ビット／２セルモードを適用する方法を用いるもの（１４Ｔ ｗｏｒｄ−ｅｎｈａｎｃｉｎｇ）の６種類のキャッシュメモリに対して、読出し動作時のビットエラーレート（ＢＥＲ）の比較シミュレーションの結果である。ここで、プロセステクノロジノードは６５ｎｍプロセスで行っている。【００５１】
図１１のグラフから、全てのワードペアに対して高信頼モードである１ビット／２セルモードを適用する方法を用いるもの（１４Ｔ ｗｏｒｄ−ｅｎｈａｎｃｉｎｇ）が、動作電圧が０．５Ｖまで低減されてもＢＥＲが１．０Ｅ−１０〜１．０Ｅ−１１の範囲であり（４ＭＢのキャッシュメモリの９９．９％の歩留まりライン）、最も信頼性が高いことが確認できる。【００５２】
また、従来の６トランジスタで構成されるメモリセル（６Ｔ）と、故障ワードを特定する従来方法を用いるもの（ｗｏｒｄ−ｄｉｓａｂｌｅ）と、全てのワードペアに対して高信頼モードである１ビット／２セルモードを適用する方法を用いるもの（１４Ｔ
ｗｏｒｄ−ｅｎｈａｎｃｉｎｇ）の３種類のキャッシュメモリに対して、性能評価を比較したものを図１２のグラフに、動作電圧とダイナミック消費電力を比較したものをそれぞれ図１３（１），図１３（２）に示す。【００５３】
図１２に示すＩＰＣ（Ｉｎｓｔｒｕｃｔｉｏｎｓ Ｐｅｒ
Ｃｙｃｌｅ）性能評価のために、ＳＥＳＣ[８] シミュレータを用いた。
１つのパイプライン・ステージのために２０ Ｆ０４のゲートディレイを実装し、６５ｎｍサイズのＳＰＩＣＥシミュレーションで動作周波数を得た。
下記表１は、従来の６トランジスタで構成されるメモリセル（６Ｔ）と、故障ワードを特定する従来方法を用いるもの（ｗｏｒｄ−ｄｉｓａｂｌｅ）と、全てのワードペアに対して高信頼モードである１ビット／２セルモードを適用する方法を用いるもの（１４Ｔ
ｗｏｒｄ−ｅｎｈａｎｃｉｎｇ）の３種類のキャッシュメモリにおける供給電圧Ｖｄｄに依存する構成パラメータを示している。
また、下記表２は、供給電圧Ｖｄｄに依存しない構成パラメータを示している。【００５４】
【表１】
2012023277.tif 000003
【００５５】
【表２】
2012023277.tif 000004
【００５６】
故障ワードを特定する従来方法を用いるもの（ｗｏｒｄ−ｄｉｓａｂｌｅ）と、全てのワードペアに対して高信頼モードである１ビット／２セルモードを適用する方法を用いるもの（１４Ｔ
ｗｏｒｄ−ｅｎｈａｎｃｉｎｇ）では、従来の６トランジスタで構成されるメモリセル（６Ｔ）よりも全てのキャッシュアクセスに対して１サイクルのペナルティがある。図１２は、ＩＰＣ性能評価として、ＳＰＥＣ２０００  ＣＩＮＴ／ＣＦＰの各ベンチマークおよびＳＰＬＡＳＨ２のベンチマークを実施した結果と、それらの平均値を示している。
図１２に示すように、故障ワードを特定する従来方法を用いるもの（ｗｏｒｄ−ｄｉｓａｂｌｅ）と全てのワードペアに対して高信頼モードである１ビット／２セルモードを適用する方法を用いるもの（１４Ｔ
ｗｏｒｄ−ｅｎｈａｎｃｉｎｇ）は、従来の６トランジスタで構成されるメモリセル（６Ｔ）に比べて、３．７〜３．８％程度のＩＰＣ性能の低下を招くことがわかる。【００５７】
下記表３のＶｍｉｎは、図１１のグラフ中、４ＭＢのキャッシュメモリの９９．９％の歩留まりライン（４ＭＢ  ９９．９％  ｙｉｅｌｄ
ｌｉｎｅ）における３種類のキャッシュメモリの最低動作電圧を求めたものである。また、下記表３のｐｏｗｅｒは、ダイナミック消費電力（Ｄｙｎａｍｉｃ ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ）を示している。このダイナミック消費電力は下記式１で算出できる。ここで、Ｃａｐａｃｉｔａｎｃｅは、キャッシュメモリの放電される負荷容量を示す。これは、電圧・周波数によらず一定値である。そのため、下記表３のＮｏｒｍａｌｉｚｅｄ
ｐｏｗｅｒのような相対値を算出する際には、係数として無視できる。【００５８】
【表３】
2012023277.tif 000005
【００５９】
（数１）
ダイナミック消費電力（Ｄｙｎａｍｉｃ ｐｏｗｅｒ
ｃｏｎｓｕｍｐｔｉｏｎ）
＝Ｆｒｅｑｕｅｎｃｙ×Ｃａｐａｃｉｔａｎｃｅ×Ｖｍｉｎ２  ・・・（式１）【００６０】
図１３（１）は、４ＭＢのキャッシュメモリの９９．９％の歩留まりラインにおける３種類のキャッシュメモリの最低動作電圧Ｖｍｉｎを比較した結果である。高信頼モードである１ビット／２セルモードを適用する方法を用いるもの（１４Ｔ ｗｏｒｄ−ｅｎｈａｎｃｉｎｇ）は、従来の６トランジスタで構成されるメモリセル（６Ｔ）に比べて、最低動作電圧を４２％低減できている。また、高信頼モードである１ビット／２セルモードを適用する方法を用いるもの（１４Ｔ ｗｏｒｄ−ｅｎｈａｎｃｉｎｇ）は、故障ワードを特定する従来方法を用いるもの（ｗｏｒｄ−ｄｉｓａｂｌｅ）に比べて、最低動作電圧を２１％低減できている。【００６１】
次に、図１３（２）は、表３の正規化消費電力（Ｎｏｒｍａｌｉｚｅｄ
ｐｏｗｅｒ）をグラフ化して、３種類のキャッシュメモリのダイナミック消費電力を比較した結果を表したものである。高信頼モードである１ビット／２セルモードを適用する方法を用いるもの（１４Ｔ ｗｏｒｄ−ｅｎｈａｎｃｉｎｇ）は、従来の６トランジスタで構成されるメモリセル（６Ｔ）に比べて、ダイナミック消費電力を９０％低減できている。また、高信頼モードである１ビット／２セルモードを適用する方法を用いるもの（１４Ｔ ｗｏｒｄ−ｅｎｈａｎｃｉｎｇ）は、故障ワードを特定する従来方法を用いるもの（ｗｏｒｄ−ｄｉｓａｂｌｅ）に比べて、ダイナミック消費電力を６５％低減できている。【００６２】
図１２，図１３から、全てのワードペアに対して高信頼モードである１ビット／２セルモードを適用する方法を用いるもの（１４Ｔ ｗｏｒｄ−ｅｎｈａｎｃｉｎｇ）が、従来の６トランジスタで構成されるメモリセル（６Ｔ）に比べて、４％以下のＩＰＣ性能の低下を招くものの、動作電圧と消費電力が比較した３種類の中で最も大幅に削減できていることが確認できる。【００６３】
高信頼モードである１ビット／２セルモードを適用する方法を用いるもの（１４Ｔ ｗｏｒｄ−ｅｎｈａｎｃｉｎｇ）は、従来の６トランジスタで構成されるメモリセル（６Ｔ）のようにふるまう通常モードと比べて、アクセス時間が増加する。特に、０．５Ｖなどの低電圧動作時時にアクセスサイクル数が増加する。下記表４に、ダイナミック動作時のアクセス時間のデータについて、通常モードと高信頼モード、キャッシュサイズが３２ＫＢと４ＭＢ、供給電圧Ｖｄｄが１．２Ｖと０．５Ｖについて比較結果を示す。【００６４】
【表４】
2012023277.tif 000006
【００６５】
図１４は、３２ＫＢ  Ｌ１キャッシュの入力アドレスと出力データの流れを示す１ｗａｙ（４ＫＢ）分のブロック図を示している。また、図１５は、４ＭＢ  Ｌ２キャッシュの入力アドレスと出力データの流れを示す１ｗａｙ（５１２ＫＢ）分のブロック図を示している。
読出し時は、読出し対象のアドレスに対応するＩｎｄｅｘ（Ｉｎｄｅｘ＿ｉｎ）をＴａｇ  ＡｒｒａｙとＤａｔａ  Ａｒｒａｙに入力し、Ｉｎｄｅｘ＿ｉｎによって読出し対象の行を決定する。同様にして、読出し対象のアドレスに対応するＴａｇ＿ｉｎをＴａｇ  Ａｒｒａｙに入力する。Ｔａｇ  ＡｒｒａｙのＩｎｄｅｘ＿ｉｎに対応する行に格納されているデータとＴａｇ＿ｉｎが一致する場合、Ｍａｔｃｈ＿ｏｕｔに“１”を出力する。同時に、Ｄａｔａ＿ＡｒｒａｙからはＩｎｄｅｘ＿ｉｎに対応するＤａｔａ＿ｏｕｔが出力される。
一方、書込み時は、Ｉｎｄｅｘ＿ｉｎでＴａｇ  ＡｒｒａｙとＤａｔａ  Ａｒｒａｙの書込み対象のラインを特定し、Ｔａｇ＿ｉｎとＤａｔａ＿ｉｎの入力によって、Ｔａｇ  ＡｒｒａｙとＤａｔａ  Ａｒｒａｙの書込み対象のラインに対する書込みデータを特定する。
【産業上の利用可能性】
【００６６】
本発明は、コンピュータのキャッシュメモリ等に使用されるＳＲＡＭに有用である。
【符号の説明】
【００６７】
ＭＣ，ＭＣ０１，ＭＣ１０  メモリセル
ＣＬＳ：Ｃｏｎｔｒｏｌ ｌｉｎｅ ｓｅｌｅｃｔｉｏｎ ｓｉｇｎａｌ
ＷＬＳ：Ｗｏｒｄ ｌｉｎｅ Ｓｅｌｅｃｔｉｏｎ
ｓｉｇｎａｌ
ＧＣＬ：Ｇｌｏｂａｌ Ｃｏｎｔｒｏｌ ｌｉｎｅ
ＧＷＬ：Ｇｌｏｂａｌ Ｗｏｒｄ ｌｉｎｅ
ＬＣＬ：Ｌｏｃａｌ Ｃｏｎｔｒｏｌ ｌｉｎｅ
ＬＷＬ：Ｌｏｃａｌ Ｗｏｒｄ ｌｉｎｅ
【図１】
2012023277.tif 000007
【図２】
2012023277.tif 000008
【図３】
2012023277.tif 000009
【図４】
2012023277.tif 000010
【図５】
2012023277.tif 000011
【図６】
2012023277.tif 000012
【図７】
2012023277.tif 000013
【図８】
2012023277.tif 000014
【図９】
2012023277.tif 000015
【図１０】
2012023277.tif 000016
【図１１】
2012023277.tif 000017
【図１２】
2012023277.tif 000018
【図１３】
2012023277.tif 000019
【図１４】
2012023277.tif 000020
【図１５】
2012023277.tif 000021
【国際調査報告】
2012023277.tif 000022
2012023277.tif 000023
2012023277.tif 000024
2012023277.tif 000025