(57)【要約】  本発明の半導体装置は、複数のユニットセルを含み、各ユニットセルは、基板と、基板上に形成されたドリフト層と、ドリフト層内に設けられたボディ領域と、ボディ領域内に設けられた第１の第１導電型不純物領域と、ボディ領域に隣接しておりドリフト層の表面領域に形成された第２の第１導電型不純物領域と、第２の第１導電型不純物領域と隣接するユニットセルの第２の第１導電型不純物領域との間であって、第２の第１導電型不純物領域と接するように、ドリフト層の表面領域に形成された第３の第１導電型不純物領域と、少なくとも第１の第１導電型不純物領域と第２の第１導電型不純物領域との間において、ドリフト層の表面に接するように形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、第1および第２のオーミック電極とを備える。第３の第１導電型不純物領域の不純物濃度は、第２の第１導電型不純物領域の不純物濃度よりも低く、かつドリフト層の不純物濃度以上である。
2011048804.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一次元に配置された複数のユニットセルを含む半導体装置であって、各ユニットセルは、
第１導電型のワイドバンドギャップ半導体によって構成される基板と、
前記基板上に形成され、前記第１導電型のワイドバンドギャップ半導体によって構成されるドリフト層と、
前記ドリフト層内に設けられた第２導電型のボディ領域と、
前記ボディ領域内に設けられた第１の第１導電型不純物領域と、
前記ボディ領域に隣接しており前記ドリフト層の表面領域に形成された第２の第１導電型不純物領域と、
前記第２の第１導電型不純物領域と、隣接するユニットセルの第２の第１導電型不純物領域との間であって、前記第２の第１導電型不純物領域と接するように、前記ドリフト層の表面領域に形成された第３の第１導電型不純物領域と、
少なくとも前記第１の第１導電型不純物領域と前記第２の第１導電型不純物領域の間において、前記ドリフト層の表面に接するように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１の第１導電型不純物領域と電気的に接続された第１のオーミック電極と、
前記基板の前記ドリフト層が形成された面と反対側の面に電気的に接続された第２のオーミック電極と、
を備え、
前記第３の第１導電型不純物領域の不純物濃度は、前記第２の第１導電型不純物領域の不純物濃度よりも低く、かつ前記ドリフト層の不純物濃度以上である半導体装置。
【請求項２】
前記ゲート絶縁膜と接するように、前記第１の第１導電型不純物領域と前記ドリフト層とに跨る前記ボディ領域の表面領域に設けられた第１導電型のチャネル領域をさらに備え、
前記チャネル領域の不純物濃度は、前記第１の第１導電型不純物領域の不純物濃度および前記第２の第１導電型不純物領域の不純物濃度の間の値である請求項１に記載の半導体装置。
【請求項３】
前記第２の第１導電型不純物領域の厚さは前記チャネル領域の厚さ以下である請求項２に記載の半導体装置。
【請求項４】
前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記ユニットセルの配列方向において、前記第２の第１導電型不純物領域の幅がボディ領域から第２の第１導電型不純物領域を空乏化する程度の長さ以上である請求項１に記載の半導体装置。
【請求項５】
前記ドリフト層中であって、前記第３の第１導電型不純物領域に隣接し、かつ、前記ドリフト層の表面側から見て前記ユニットセルの頂点を含む位置に形成された第４の第１導電型不純物領域をさらに備え、
前記第４の第１導電型不純物領域の不純物濃度は前記第２の第１導電型不純物領域の不純物濃度よりも低い請求項４に記載の半導体装置。
【請求項６】
前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記ボディ領域は四角形状を有しており、前記第２の第１導電型不純物領域は前記ボディ領域の四角形状の角には設けられていない請求項１に記載の半導体装置。
【請求項７】
前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記第２の第１導電型不純物領域は前記ボディ領域を連続的に囲んでいる請求項１に記載の半導体装置。
【請求項８】
前記第２の第１導電型不純物領域の不純物濃度は、前記ボディ領域の不純物濃度よりも高い請求項１に記載の半導体装置。
【請求項９】
前記第２の第１導電型不純物領域における不純物濃度が１×１０16ｃｍ-3以上であり１×１０19ｃｍ-3以下である請求項８に記載の半導体装置。
【請求項１０】
前記第２の第１導電型不純物領域における不純物濃度が１×１０16ｃｍ-3以上であり１×１０18ｃｍ-3以下である請求項８に記載の半導体装置。
【請求項１１】
前記第２の第１導電型不純物領域における不純物濃度が１×１０16ｃｍ-3以上であり１×１０17ｃｍ-3以下である請求項８に記載の半導体装置。
【請求項１２】
前記第２の第１導電型不純物領域の幅は、０．０１μｍ以上０．１μｍ以下であり、前記第２の第１導電型不純物領域における不純物濃度が１×１０17ｃｍ-3以上であり１×１０18ｃｍ-3以下である請求項８に記載の半導体装置。
【請求項１３】
第１導電型のワイドバンドギャップ半導体によって構成されるドリフト層が設けられた、第１導電型のワイドバンドギャップ半導体によって構成される基板を用意する工程（Ａ）と、
ボディ領域用マスクを前記ドリフト層上に形成する工程（Ｂ）と、
前記ボディ領域用マスクを用いて第２導電型不純物を注入することにより、前記ドリフト層中に第２導電型のボディ領域を形成する工程（Ｃ）と、
前記ボディ領域用マスクを用いて、前記基板に対して垂直方向および前記垂直方向に対して斜め方向から第１導電型不純物を注入することにより、前記ドリフト層中にチャネル領域を含む不純物領域を形成し、前記ドリフト層中の前記ボディ領域用マスクの下方の一部に第２の第１導電型不純物領域を形成する工程（Ｄ）と、
前記ボディ領域用マスクに対して自己整合的に第１の第１導電型不純物領域用マスクを前記ドリフト層上に形成する工程（Ｅ）と、
前記第１の第１導電型不純物領域用マスク用いて第１導電型不純物を注入することにより、前記ドリフト層中に前記第１の第１導電型不純物領域を形成し、前記チャネル領域を画定する工程（Ｆ）と、
前記第１の第１導電型不純物領域用マスクおよび前記ボディ領域用マスクを除去する工程（Ｇ）と、
前記ドリフト層に対して活性化アニール処理を施す工程（Ｈ）と、
前記第１の第１導電型不純物領域および前記第２の第１導電型不純物領域の表面にゲート絶縁膜を形成する工程（Ｉ）と、
前記ゲート絶縁膜上にゲート電極を形成する工程（Ｊ）と、
前記第１の第１導電型不純物領域および前記基板の前記ドリフト層が形成された面と反対側の面と接するようにオーミック電極をそれぞれ形成する工程（Ｋ）と、
を包含する半導体装置の製造方法。
【請求項１４】
前記工程（Ｄ）は、
前記ボディ領域用マスクの開口形状を規定する複数の辺のそれぞれについて、当該辺に対して垂直な面内において、前基板に垂直な方向に対して所定の角度で傾斜させた方向から前記第１導電型不純物を前記ドリフト層に注入することにより、前記ドリフト層中の前記ボディ領域用マスクの下方の一部に前記第２の第１導電型不純物領域を形成する工程と、
前記基板に対して垂直方向な方向から第１導電型不純物を注入することにより、前記ドリフト層中にチャネル領域を含む不純物領域を形成する工程と
を含む請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（Ｄ）は、
前記基板を前記基板に垂直な軸周りに連続的に回転させながら、前基板に垂直な方向に対して所定の角度で傾斜させた方向から前記第１導電型不純物を前記ドリフト層に注入することにより、前記ドリフト層中の前記ボディ領域用マスクの下方の一部に前記第２の第１導電型不純物領域を形成する工程と、
前記基板に対して垂直方向および前記垂直方向に対して斜め方向から第１導電型不純物を注入することにより、前記ドリフト層中にチャネル領域を含む不純物領域を形成する工程と
を含む請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に炭化珪素半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ワイドバンドギャップ半導体は、耐圧が高く、大電流を流すことができる半導体装置（パワーデバイス）の半導体材料として注目されている。ワイドバンドギャップ半導体のなかでも炭化珪素（シリコンカーバイド：ＳｉＣ）は、特に高い絶縁破壊電界を有するため、次世代の低損失パワーデバイスに最適な半導体であるとして期待されている。ＳｉＣ上には熱酸化により良質の二酸化珪素（ＳｉＯ2）膜を形成できるので、そのような二酸化珪素膜をゲート絶縁膜として用いた絶縁ゲート型のＳｉＣ−パワー金属−絶縁体−半導体電界効果トランジスタ(Metal-Insulator-Semiconductor Field Effect Transistor、以下、ＭＩＳＦＥＴと略す）の開発が進められている。【０００３】
しかし、ＳｉＣ−ＭＯＳ構造は、ＳｉＯ2／ＳｉＣ界面に多量の界面準位密度を含むためにチャネル移動度が低く、ＳｉＣ−パワーＭＩＳＦＥＴの形態にした時にチャネル抵抗が大きく、ＳｉＣが本来有する低損失であるという特性を十分に引き出すことができないという課題があった。【０００４】
この問題を解決するために、特許文献１は、図９に示す構造を有する縦型ＳｉＣ−パワーＭＩＳＦＥＴを提案している。図９に示すＳｉＣ−パワーＭＩＳＦＥＴはＳｉＣ半導体基板２とＳｉＣ半導体基板２上に設けられたｎ型のドリフト層３とを備えている。ドリフト層３内には、ｐ型のボディ領域４ａが設けられている。ボディ領域４ａ内において、さらにｎ型のソース領域５およびｐ型のコンタクト領域４ｂが設けられている。ソース領域５からボディ領域４ａに跨る表面領域およびボディ領域４ａからドリフト層３に跨る表面領域にｎ型不純物領域２７が設けられている。ソース領域５およびコンタクト領域４ｂはドリフト層３の表面に設けられたオーミック電極６とオーミック接合されている。【０００５】
図９に示すＦＥＴにおいて、チャネルは２つのｎ型不純物領域２７間によって規定される。このような構造を採用することで、１μｍ以下のチャネル長を実現でき、多量の界面準位密度を含むためにチャネル移動度が低くても、チャネル抵抗を減らすことが可能となる。【０００６】
他方、ＳｉＣ−パワーＭＩＳＦＥＴには、オフ状態におけるゲート絶縁膜の信頼性が十分に高いことが求められる。ＳｉＣ−パワーＭＩＳＦＥＴでは、オフ状態においてドレイン電極に高電圧が印加されると、ボディ領域間上のゲート絶縁膜に高電界が印加される。特に、図９に示すボディ領域４ａ間の中間に位置する点Ｒ上のゲート絶縁膜に最大強度の電界が印加される。このため、点Ｒ上におけるゲート絶縁膜が破壊しないように印加される電界強度が設計される。ゲート絶縁膜が破壊すればパワー回路に深刻な影響を与え得るからである。【０００７】
特許文献２は、図１０に示すように、チャネル抵抗を下げるために、ｐ型のボディ領域４ａ上に蓄積型チャネルつまりｎ型のチャネル領域２８を設け、ボディ領域４ａ間のドリフト層３の表層近傍に高濃度のｎ型不純物領域を形成しないことによって、点Ｒにおける電界集中を抑制する技術を開示している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−３０３３２３号公報
【特許文献２】特開２００４−３３５９１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、本願発明者が検討したところ、図９に示すように、ドリフト層３の表面に不純物濃度の高いｎ型不純物領域２７を設けると、（１）オフ状態におけるドレインリークの増大、（２）オフ状態における耐圧の低下、（３）オフ状態における、高ドレイン電界に起因するゲート絶縁膜の破壊またはゲート絶縁膜におけるリーク電流の発生、および、（４）閾値電圧の低下といった問題が生じることが分かった。【００１０】
具体的には、図９に示す構造において、ｎ型不純物領域２７の濃度は、直下のボディ領域４ａの表層濃度と同程度かそれ以上に設定される。これは、ｐ型のボディ領域４ａの表層にｎ型不純物をカウンタードープすることによってｎ型不純物領域２７を形成しなければならないということから生じる制約でもある。典型的な例として、ボディ領域４ａの濃度を１０17ｃｍ-3に設定した場合、ｎ型不純物領域２７の濃度は少なくとも１０17ｃｍ-3以上に設定する必要がある。この濃度はドリフト層３の濃度よりも一桁以上も高い。【００１１】
このような高い濃度のｎ型不純物領域２７がボディ領域４ａ間のドリフト層３上に配置されると、オーミック電極１に高圧を印加した際、ｎ型不純物領域２７に高電界が集中する。その結果、アバランシェ降伏が発生したり、特にゲート長が１μｍよりも短い短ゲート長のＭＩＳＦＥＴの場合、ソースの電圧障壁がドレイン電界にひきずられて低下するため、ショートチャネル効果が生じ易い。したがって、ドレインリークが増大したり、デバイスの閾値電圧Ｖｔｈが低下したりする。また、ｎ型不純物領域２７に印加される電界が大きくなると、その直上に位置するゲート絶縁膜８ａに印加される電界強度も高くなり、ゲートリークの増加、または、ゲート絶縁膜８ａの破壊といった不具合が生じる。とくに、ゲート絶縁膜８ａの点Ｒにおける電界の集中が著しくなる。【００１２】
一方、特許文献２に開示された図１０に示すＭＩＳＦＥＴの構造のように、ボディ領域４ａ間のドリフト層３上に第１導電型不純物領域が形成されていない場合、点Ｒの電界集中は緩和される。【００１３】
しかし、ドリフト層３に比べて、ボディ領域４ａの濃度は高濃度であるため、ＭＩＳＦＥＴがオン状態にあるときでもドリフト層３に空乏層３ｄが形成される。このため、図１０において矢印で示すように、チャネル領域２８を通る電子が空乏層３ｄによってドリフト層３へ流れるのを妨げられ、実質的にチャネルが長くなる。これにより、チャネル抵抗が増大してしまう。【００１４】
本発明はこのような従来技術の課題を解決するためになされたものであって、オン状態におけるチャネル抵抗を低減し、かつ、オフ状態における耐圧を改善し、信頼性を向上させることのできるワイドバンドギャップ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、少なくとも一次元に配置された複数のユニットセルを含む半導体装置であって、各ユニットセルは、第１導電型のワイドバンドギャップ半導体によって構成される基板と、前記基板上に形成され、前記第１導電型のワイドバンドギャップ半導体によって構成されるドリフト層と、前記ドリフト層内に設けられた第２導電型ボディ領域と、前記第２導電型ボディ領域内に設けられた第１の第１導電型不純物領域と、第２導電型ボディ領域に隣接しており前記ドリフト層の表面領域に形成された第２の第１導電型不純物領域と、前記第２の第１導電型不純物領域と、隣接するユニットセルの第２の第１導電型不純物領域との間であって、前記第２の第１導電型不純物領域と接するように、前記ドリフト層の表面領域に形成された第３の第１導電型不純物領域と、少なくとも前記第１の第１導電型不純物領域と前記第２の第１導電型不純物領域との間において、前記ドリフト層の表面に接するように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１の第１導電型不純物領域と電気的に接続された第１のオーミック電極と、前記基板の前記ドリフト層が形成された面と反対側の面に電気的に接続された第２のオーミック電極とを備え、前記第３の第１導電型不純物領域の不純物濃度は、前記第２の第１導電型不純物領域の不純物濃度よりも低く、かつ前記ドリフト層の不純物濃度以上である。【００１６】
ある好ましい実施形態において、半導体装置は、前記ゲート絶縁膜と接するように、前記第１の第１導電型不純物領域と前記ドリフト層とに跨る前記ボディ領域の表面領域に設けられた第１導電型のチャネル領域をさらに備え、前記チャネル領域の不純物濃度は、前記第１の第１導電型不純物領域の不純物濃度および前記第２の第１導電型不純物領域の不純物濃度の間の値である。【００１７】
ある好ましい実施形態において、前記第２の第１導電型不純物領域の厚さは前記チャネル領域の厚さ以下である。【００１８】
ある好ましい実施形態において、前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記ユニットセルの配列方向において、前記第２の第１導電型不純物領域の幅がボディ領域から第２の第１導電型不純物領域を空乏化する程度の長さ以上である。【００１９】
ある好ましい実施形態において、半導体装置は、前記ドリフト層中であって、前記第３の第１導電型不純物領域に隣接し、かつ、前記ドリフト層の表面側から見て前記ユニットセルの頂点を含む位置に形成された第４の第１導電型不純物領域をさらに備え、前記第４の第１導電型不純物領域の不純物濃度は前記第２の第１導電型不純物領域の不純物濃度よりも低い。【００２０】
ある好ましい実施形態において、前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記ボディ領域は四角形状を有しており、前記第２の第１導電型不純物領域は前記ボディ領域の四角形状の角には設けられていない。【００２１】
ある好ましい実施形態において、半導体装置は、前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記第２の第１導電型不純物領域は前記ボディ領域を連続的に囲んでいる。【００２２】
ある好ましい実施形態において、前記第２の第１導電型不純物領域の不純物濃度は、前記ボディ領域の不純物濃度よりも高い。【００２３】
ある好ましい実施形態において、前記第２の第１導電型不純物領域における不純物濃度が１×１０16ｃｍ-3以上であり１×１０19ｃｍ-3以下である。【００２４】
ある好ましい実施形態において、前記第２の第１導電型不純物領域における不純物濃度が１×１０16ｃｍ-3以上であり１×１０18ｃｍ-3以下である。【００２５】
ある好ましい実施形態において、前記第２の第１導電型不純物領域における不純物濃度が１×１０16ｃｍ-3以上であり１×１０17ｃｍ-3以下である。【００２６】
ある好ましい実施形態において、前記第２の第１導電型不純物領域の幅は、０．０１μｍ以上０．１μｍ以下であり、前記第２の第１導電型不純物領域における不純物濃度が１×１０17ｃｍ-3以上であり１×１０18ｃｍ-3以下である。【００２７】
本発明の半導体装置の製造方法は、第１導電型のワイドバンドギャップ半導体によって構成されるドリフト層が設けられた、第１導電型のワイドバンドギャップ半導体によって構成される基板を用意する工程（Ａ）と、ボディ領域用マスクを前記ドリフト層上に形成する工程（Ｂ）と、前記ボディ領域用マスクを用いて第２導電型不純物を注入することにより、前記ドリフト層中に第２導電型のボディ領域を形成する工程（Ｃ）と、前記ボディ領域用マスクを用いて、前記基板に対して垂直方向および前記垂直方向に対して斜め方向から第１導電型不純物を注入することにより、前記ドリフト層中にチャネル領域を含む不純物領域を形成し、前記ドリフト層中の前記ボディ領域用マスクの下方の一部に第２の第１導電型不純物領域を形成する工程（Ｄ）と、前記ボディ領域用マスクに対して自己整合的に第１の第１導電型不純物領域用マスクを前記ドリフト層上に形成する工程（Ｅ）と、前記第１の第１導電型不純物領域用マスク用いて第１導電型不純物を注入することにより、前記ドリフト層中に前記第１の第１導電型不純物領域を形成し、前記チャネル領域を画定する工程（Ｆ）と、前記第１の第１導電型不純物領域用マスクおよび前記ボディ領域用マスクを除去する工程（Ｇ）と、前記ドリフト層に対して活性化アニール処理を施す工程（Ｈ）と、前記第１の第１導電型不純物領域および前記第２の第１導電型不純物領域の表面にゲート絶縁膜を形成する工程（Ｉ）と、前記ゲート絶縁膜上にゲート電極を形成する工程（Ｊ）と、前記第１の第１導電型不純物領域および前記基板の前記ドリフト層が形成された面と反対側の面と接するようにオーミック電極をそれぞれ形成する工程（Ｋ）とを包含する。【００２８】
ある好ましい実施形態において、前記工程（Ｄ）は、前記ボディ領域用マスクの開口形状を規定する複数の辺のそれぞれについて、当該辺に対して垂直な面内において、前基板に垂直な方向に対して所定の角度で傾斜させた方向から前記第１導電型不純物を前記ドリフト層に注入することにより前記ドリフト層中の前記ボディ領域用マスクの下方の一部に前記第２の第１導電型不純物領域を形成する工程と、前記基板に対して垂直な方向から第１導電型不純物を注入することにより、前記ドリフト層中にチャネル領域を含む不純物領域を形成する工程とを含む。【００２９】
ある好ましい実施形態において、前記工程（Ｄ）は、前記基板を前記基板に垂直な軸周りに連続的に回転させながら、前基板に垂直な方向に対して所定の角度で傾斜させた方向から前記第１導電型不純物を前記ドリフト層に注入することにより、前記ドリフト層中の前記ボディ領域用マスクの下方の一部に前記第２の第１導電型不純物領域を形成する工程と、前記基板に対して垂直な方向から第１導電型不純物を注入することにより、前記ドリフト層中にチャネル領域を含む不純物領域を形成する工程とを含む。
【発明の効果】
【００３０】
本発明によれば、第２の第１導電型不純物領域が設けられているため、ボディ領域との接触によってドリフト層中に形成される空乏層が広がるのを、第２の第１導電型不純物領域から供給されるキャリアによって抑制することができる。このため、チャネル長が伸びることが抑制され、電子は第２の第１導電型不純物領域を通ってドリフト層へ流入することができる。これにより、チャネル抵抗が効果的に低減される。【００３１】
また、第３の第１導電型不純物領域を備えているため、半導体装置がオフ状態にあるとき、第２オーミック電極に印加される電圧によって、ボディ領域間の中間の位置におけるゲート絶縁膜への電解の集中が抑制され耐圧の向上および信頼性の向上を図ることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明による半導体装置の第１の実施形態を示す図であって、（ａ）は断面図であり、（ｂ）は、ドリフト層におけるユニットセルの配置および構造を示す平面図であり、（ｃ）および（ｄ）は、ボディ領域内の構造を示す平面図および断面図である。
【図２】（ａ）から（ｌ）は、図１に示す半導体装置の製造方法を説明する工程断面図である。
【図３】（ａ）から（ｃ）は第２の第１導電型不純物領域を形成するためのイオン注入工程を説明する図である。
【図４】ドリフト層におけるユニットセルの配置および構造を示す別な平面図である。
【図５】（ａ）から（ｇ）は、図１に示す半導体装置の製造方法を説明する工程断面図である。
【図６】本発明による半導体装置の第２の実施形態を示す図であって、（ａ）は断面図であり、（ｂ）は、ドリフト層におけるユニットセルの配置および構造を示す平面図である。
【図７】隣り合うユニットセルのサイズを示す平面図である。
【図８】第２の第１導電型領域の不純物濃度とチャネル抵抗を示す図である。
【図９】従来の半導体装置の構造を示す断面図である。
【図１０】従来の別な半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００３３】
以下、本発明による半導体装置の実施形態を説明する。本願明細書において、ワイドバンドギャップ半導体とは、ＳｉＣ、ＧａＮなどの半導体をいう。また、以下の実施形態では、第１の導電型としてｎ型、第２の導電型としてｐ型の導電型を有する二重注入型ＭＩＳＦＥＴを例に挙げて本発明を説明する。しかし、本発明は、第１の導電型としてｐ型、第２の導電型としてｎ型の導電型を有する半導体装置にも好適に用いることができ、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などにも好適に本発明を用いることができる。
【００３４】
（第１の実施形態）
以下に、本発明による半導体装置の第１の実施形態を説明する。図１（ａ）は、二重注入型のＭＩＳＦＥＴ１０１の一部の断面構造を示しており、図１（ｂ）は、ＭＩＳＦＥＴ１０１のドリフト層３における平面図を示している。図１（ａ）は、図１（ｂ）の１Ａ−１Ａ線における断面構造を示している。ＭＩＳＦＥＴ１０１は複数のユニットセルＵを含んでいる。図１（ｂ）に示すように、ドリフト層３上において、各ユニットセルＵは例えば四角形状を有しており、ユニットセルＵが千鳥状に配置されている。より具体的にはユニットセルＵは二次元に配置されており、一方向へのユニットセルＵの配置が１／２周期シフトしている。ただし、以下において説明するように、ＭＩＳＦＥＴ１０１において、ユニットセルＵが隣接するように配置されていれば、本発明の効果が得られるため、ユニットセルＵは少なくとも一次元に配置されていればよい。また、ドリフト層３の表面から見たユニットセルＵの形状は４角形以外であってもよく、三角形、六角形、その他の多角形や多角形を組み合わせた形状であっても得られる効果は同じである。なお、本発明において三角形、四角形、六角形、その他の多角形や多角形を組み合わせた形状とは、三角形、四角形、六角形、その他の多角形の角が丸くなったものも含むものとする。
【００３５】
ＭＩＳＦＥＴ１０１のユニットセルＵは、ワイドバンドギャップ半導体によって構成される基板２と、基板２上に形成され、ワイドバンドギャップ半導体によって構成されるドリフト層３とを備える。本実施形態では、基板２は、例えば、１×１０18ｃｍ-3以上の第１導電型不純物（窒素、リン、砒素など）を含む低抵抗のＳｉＣ基板である。また、ドリフト層３は、おおよそ１×１０14ｃｍ-3以上１×１０16ｃｍ-3以下の第１導電型不純物（例えば窒素）がドープされたＳｉＣ半導体層である。ドリフト層３は、例えば、基板２上にＣＶＤ法などによってエピタキシャル成長させることにより形成することができる。
【００３６】
ドリフト層３の一部に、その表面３ａから内部に向かうように第２導電型のボディ領域４ａが設けられている。ボディ領域４ａには、例えば、１×１０16ｃｍ-3以上１×１０18ｃｍ-3以下の第２導電型不純物がドープされている。高耐圧を実現するためにはボディ領域４ａの濃度は１×１０17ｃｍ-3以上１×１０19ｃｍ-3以下であることが好ましい。
【００３７】
また、ボディ領域４ａの一部に、第２導電型の不純物を高濃度で含むコンタクト領域４ｂと第１の第１導電型不純物領域５とが互いに隣接するように形成されている。コンタクト領域４ｂおよび第１の第１導電型不純物領域５はボディ領域４ａの表面から内部に向かって形成されている。コンタクト領域４ｂには、約５×１０19ｃｍ-3の第２導電型不純物がドープされており、第１の第１導電型不純物領域５には、１×１０19ｃｍ-3以上１×１０20ｃｍ-3の以下の第１導電型不純物がドープされている。
【００３８】
ボディ領域４ａ内であって第１の第１導電型不純物領域５とドリフト層３とに跨る表面領域に、チャネル領域７ａが設けられている。チャネル領域７ａはドリフト層３の表面３ａに露出している。チャネル領域７ａの不純物濃度は第１の第１導電型不純物領域５の不純物濃度と第２の第１導電型不純物領域７ｂの不純物濃度との間の値であることが好ましい。具体的には、ボディ領域４ａの不純物濃度が、典型的な値である１×１０17ｃｍ-3程度である場合、第２の不純物領域７ａの不純物濃度を１．５×１０17ｃｍ-3程度に調節することにより、閾値電圧を適正な値である４Ｖ程度に制御することができる。ボディ領域４ａの不純物濃度が、１×１０19ｃｍ-3程度である場合には、第２の不純物領域７ａの不純物濃度を５×１０18ｃｍ-3程度に調節することにより、閾値電圧を４Ｖ程度に制御することができる。このように、ボディ領域４ａの不純物濃度範囲を考慮した場合、第２の不純物領域７ａの不純物濃度を５×１０16ｃｍ-3以上１×１０19ｃｍ-3以下に調節することによって、閾値電圧を４Ｖ程度に制御することができる。また、閾値電圧を４Ｖよりも多少低い値あるいは高い値に制御したい場合でも、チャネル領域７ａの不純物濃度をこの範囲内で調整することにより、所望の閾値を実現することができる。
【００３９】
また、チャネル領域７ａの第２の不純物濃度をボディ領域４ａの不純物濃度よりも低く設定してもよい。この場合、トランジスタの閾値はボディ領域４ａの表層における不純物濃度により調整することとなる。あるいは、チャネル領域７ａを設けずに、ドリフト層３の表面３ａに露出したボディ領域４ａの表面領域に、ゲート電圧の印加によって生じる反転層をチャネルとして用いてもよい。
【００４０】
また、チャネル領域７ａのシート濃度は１０12ｃｍ-2であることが好ましい。このようにして、ボディ領域４ａ内に第１の第１導電型不純物領域５、コンタクト領域４ｂおよびチャネル領域７ａが形成される。図１（ｃ）はドリフト層３の表面から見たボディ領域４ａの構造を示す平面図である。コンタクト領域４ｂを第１の第１導電型不純物領域５が囲んでおり、さらに第１の第１導電型不純物領域５をチャネル領域７ａが囲んでいる。
【００４１】
図１（ａ）に示すように、チャネル領域７ａに隣接するようにドリフト層３の表面領域に第２の第１導電型不純物領域７ｂが設けられている。第２の第１導電型不純物領域７ｂの不純物濃度は、ドリフト層３の不純物濃度よりも高いことが好ましい。第２の第１導電型不純物領域７ｂの不純物濃度は、ボディ領域４ａの不純物で補償されることが無い。このため、ボディ領域４ａの不純物濃度と同程度の５×１０16ｃｍ-3以上５×１０17ｃｍ-3以下に設定することにより、チャネル抵抗を低減する効果がある。第２の第１導電型不純物領域７ｂの不純物濃度をより高く、例えば、１×１０18ｃｍ-3程度にすれば、さらにチャネル抵抗の低減効果が得られる。しかし、第２の第１導電型不純物領域７ｂに電界が集中し、ゲートリークが生じたり、ゲート絶縁膜の破壊が生じる可能性がある。
【００４２】
また、第２の不純物濃度をボディ領域４ａの不純物濃度よりも低く設定する場合でも、第２の第１導電型領域７ｂの濃度を１×１０16ｃｍ-3〜１×１０17ｃｍ-3程度に設定することでチャネル抵抗を半減させることが可能となる。この特徴は以下の実施例において詳細に説明する。
【００４３】
図１（ｄ）に示すように、第２の第１導電型不純物領域７ｂの厚さｄ２（表面３ａからの深さ）は、チャネル領域７ａの厚さｄ１以下であることが好ましい。
【００４４】
各ユニットセルＵは、第２の第１導電型不純物領域７ｂと、隣接するユニットセルＵの第２の第１導電型不純物領域７ｂとの間であって、ドリフト層３の表面領域に形成された第３の第１導電型不純物領域７ｃを有する。第３の第１導電型不純物領域７ｃの不純物濃度は、第２の第１導電型不純物領域７ｂの不純物濃度よりも低く、かつドリフト層３の不純物濃度以上であることが好ましい。
【００４５】
図１（ｂ）に示すように、第２の第１導電型不純物領域７ｂはボディ領域４ａの四隅を除いてボディ領域４ａを囲んでいる。言い換えれば、第２の第１導電型不純物領域７ｂはボディ領域４ａの四隅には設けられていない。
【００４６】
ドリフト層３の表面３ａと接するようにゲート絶縁膜８ａが設けられている。好ましくは、ゲート絶縁膜８ａは、ＭＩＳＦＥＴ１０１の少なくともチャネルとなる領域と接するように、つまり、第１の第１導電型不純物領域５と第２の第１導電型不純物領域７ｂとの間でドリフト層３の表面３ａと接するように設けられている。チャネル領域７ａが設けられている場合には、ゲート絶縁膜８ａは少なくもチャネル領域７ａに接するように設けられる。反転層の形成によってチャネルを形成する場合には、ゲート絶縁膜８ａは少なくもドリフト層３の表面３ａに露出したボディ領域４ａに接するように設けられる。本実施形態では、ゲート絶縁膜８ａは、チャネル領域７ａ、第２の第１導電型不純物領域７ｂおよび第３の第１導電型不純物領域７ｃ上にこれらの領域と接するように設けられている。さらに第１の第１導電型不純物領域５の一部上に設けられていてもよい。
【００４７】
ゲート絶縁膜８ａ上にはゲート電極８ｂが設けられている。ゲート絶縁膜８ａは、例えば酸化シリコンからなり、酸化シリコンを堆積してパターニングしてもよいし、ドリフト層３の表面を熱酸化することによって形成してもよい。ゲート電極８ｂは例えばポリシリコンによって構成される。
【００４８】
第１の第１導電型不純物領域５およびコンタクト領域４ｂと電気的に接合されるようにオーミック電極(第１のオーミック電極)６が設けられている。オーミック電極６は、第１導電型がｎ型であればソース電極であり、ｐ型であればドレイン電極である。また、基板２のドリフト層３が設けられていない側の面にはオーミック電極(第２のオーミック電極)１が設けられている。オーミック電極１は、第１導電型がｎ型であればドレイン電極であり、ｐ型であればソース電極である。オーミック電極６およびオーミック電極１は、例えば、Ｎｉ合金からなり、熱処理によって、第１の第１導電型不純物領域５およびコンタクト領域４ｂ、ならびに、基板２とオーミック接触している。
【００４９】
ゲート電極８ｂを覆うように層間絶縁膜９が設けられ、層間絶縁膜９にはオーミック電極６が露出するようにコンタクトが形成されている。オーミック電極６はソース配線１０に電気的に接続されている。ソース配線１０には他のユニットセルのソース電極９も接続される。
【００５０】
以上のように構成されたＭＩＳＦＥＴ１０１の各ユニットセルにおいて、オーミック電極６とオーミック電極１間に所定の電圧が印加された状態で、ゲート電極８ｂに閾値電圧以上のバイアス電圧が印加されると、キャリアである電子が図１（ａ）の破線矢印で示すように、オーミック電極６から第１の第１導電型不純物領域５を経てチャネル領域７ａのゲート絶縁膜８ａとの界面近傍を移動する。
【００５１】
第２の第１導電型不純物領域７ｂが設けられているため、ボディ領域４ａとの接触によってドリフト層３中に形成される空乏層３ｄが広がるのを、第２の第１導電型不純物領域７ｂから供給されるキャリアによって抑制することができる。このため、図１０を参照して説明したように、チャネル長が伸びるのが抑制され、電子は第２の第１導電型不純物領域７ｂを通ってドリフト層３へ流入することができる。これにより、チャネル抵抗が効果的に低減される。
【００５２】
また、各ユニットセルＵは、第２の第１導電型不純物領域７ｂと、隣接するユニットセルＵの第２の第１導電型不純物領域７ｂとの間であって、ドリフト層３の表面領域に形成された第３の第１導電型不純物領域７ｃを有する。第３の第１導電型不純物領域７ｃの不純物濃度は第２の第１導電型不純物領域７ｂの不純物濃度よりも低いため、ＭＩＳＦＥＴ１０１がオフ状態にあるとき、隣接するボディ領域４ａからそれぞれドリフト層３へ伸びる空乏層がボディ領域４ａ間の中間の点Ｐの下方にまで達するため、オーミック電極１に印加される電圧が、点Ｐに集中することが抑制される。したがって、ＭＩＳＦＥＴがオフ状態にあるとき、第３の第１導電型不純物領域７ｃに電界が集中してドレインリークの増大するのを抑制することができ、また、耐圧が低下するのを抑制することができる。さらに高ドレイン電界に起因するゲート絶縁膜のリークの増加もしくはゲート絶縁膜破壊を抑制することができ、閾値電圧の低下を抑制することも可能となる。以上のことから、ＭＩＳＦＥＴの信頼性向上を図ることができる。
【００５３】
特に、第２の第１導電型不純物領域７ｂの厚さｄ２がチャネル領域７ａの厚さｄ１以下である場合、第２の第１導電型不純物領域７ｂは、チャネル長が伸びるのを効果的に抑制するのに必要十分な大きさとなる。このため、ＭＩＳＦＥＴ１０１がオフ状態にあるとき、第２の第１導電型不純物領域７ｂがボディ領域４ａから伸びる空乏層の形成を阻害することがなく、空乏層がドリフト層３へ大きく広がり易くなる。よって、ＭＩＳＦＥＴ１０１のオフ状態における耐圧が向上する。
【００５４】
また、ボディ領域４ａに設けたチャネル領域７ａ、または、ゲート電圧印加時にボディ領域４ａに形成される反転層をチャネルとして用いるため、チャネルとなるエピタキシャル層を設ける場合に比べて、製造工程数を削減することができ、半導体装置をより安価に生産することが可能となる。また、半導体装置の閾値（Ｖth）に影響するエピタキシャル層の厚さおよび不純物濃度は、精密な制御が困難なエピタキシャル結晶成長における成長速度および不純物の取り込みに依存する。したがって、エピタキシャル層を設けないことにより、これら制御が困難な因子を取り除けるため、均一でばらつきの少ない半導体装置を量産することが可能となる。
【００５５】
ＭＩＳＦＥＴ１０１は例えば以下の方法によって作製することができる。以下の説明では、第１導電型がｎ型であり、第２導電型がｐ型である。まず図２（ａ）に示すように、例えば４Ｈ−ＳｉＣの（０００１）面から８°のオフ角を持つＳｉＣ基板２を用意する。図２（ｂ）に示すように、ＳｉＣ基板２の主面上に、熱ＣＶＤ等により、ＳｉＣ基板２よりも低濃度で第１導電型不純物を含む高抵抗のＳｉＣによって構成されるドリフト層３を形成する。ＳｉＣ基板２は面方位が８°以下である低オフ角基板であってもよい。ドリフト層３は、例えば、原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）を用い、キャリアガスとして水素（Ｈ2）を、ドーパントガスとして窒素（Ｎ2）をそれぞれ用いる。例えば１０００Ｖ耐圧のＭＩＳＦＥＴを製造する場合は、高抵抗ＳｉＣ層３の不純物濃度は１×１０15ｃｍ-3以上１×１０16ｃｍ-3以下であることが望ましく、その厚さは１０μｍ以上であることが望ましい。
【００５６】
次に図２（ｃ）に示すように、ボディ領域用マスク５０をドリフト層３上に形成する。まず、厚さ１．５μｍであり、５００℃以上の高温でも形状を維持するマスク材をドリフト層３上に形成し、フォトリソグラフィーおよびドライエッチングにより、ボディ領域４ａを形成する部分のみに開口を設ける。マスク材には、酸化膜、ポリシリコン、窒化膜などを用いることができる。高温で変質しない材料であれば他の材料を用いても良い。ボディ領域用マスク５０の厚さは、イオン注入の注入エネルギーに依存するが、注入種がボディ領域用マスク５０を突き抜けないような厚さにすればよい。その後、図２（ｄ）に示すように、注入欠陥を低減するために基板温度を４００℃以上６００℃以下に保ったまま、アルミニウムまたはボロンなどの第２導電型不純物７２をドリフト層３に注入する。これは、図３（ａ）に示すように基板２およびドリフト層３に対して垂直にイオンを注入させることによって行う。ボディ領域４ａにおける第２導電型不純物の濃度は、通常１×１０17ｃｍ-3以上１×１０18ｃｍ-3以下であり、ボディ領域４ａの深さはパンチスルーしないように設計する。例えば、Ａｌを３０ｋｅＶで５×１０11ｃｍ-3、７０ｋｅＶで１．５×１０12ｃｍ-3および２０ｋｅＶで３×１０12ｃｍ-3の条件でドリフト層３に注入することによって、ボディ領域３の表面から深さ２０ｎｍ以内の領域を３×１０17ｃｍ-3程度の不純物濃度にする。さらに１５００Ｖ以上の耐圧を持たせるために、例えば５００ｋｅＶで６×１０13ｃｍ-3注入し、０．５５μｍの深部における濃度が３×１０18ｃｍ-3となるように注入を行う。これにより、ボディ領域４ａがドリフト層３内に形成される。
【００５７】
次に図２（ｅ）に示すように、第１導電型不純物７１を用いた斜めイオン注入を行うことによって、ドリフト層３中であって、ボディ領域用マスク５０の下方の一部に第２の第１導電型不純物領域７ｂを形成する。この際、注入欠陥を低減するために、基板温度を４００℃以上６００℃以下に保って注入を行うことが好ましい。図３（ｂ）に示すように、ボディ領域用マスク５０の開口形状を規定する複数の辺、例えば、四角形状を構成する４つの辺のそれぞれについて、当該辺に対して垂直な面内において、基板２の垂直方向に対して所定の角度で傾斜させた方向から不純物イオンをドリフト層３に注入する。例えば、不純物イオンとして、窒素イオンを１０17ｃｍ-3以上１０18ｃｍ-3で以下の濃度で注入する。注入深さはおおよそ０．１μｍ以上０．３μｍ以下である。図３（ｂ）に示すように、ボディ領域用マスク５０の開口が四角形状である場合には、ユニットセルのボディ領域用マスク５０の４辺の下方に第２の第１導電型不純物領域７ｂが形成されるように、基板２を９０度ずつ回転させて、４回注入を行う。これにより、図１（ｂ）に示すように、ボディ領域４ａの四隅を除く外側領域に第２の第１導電型不純物領域７ａが形成される。ボディ領域用マスク５０の開口形状が８角形であれば、４５度ずつ基板２を回転させて８回注入を行う。
【００５８】
あるいは、基板２を基板２に垂直な軸周りに連続的に回転させながら、図３（ｃ）に示すように、基板２およびドリフト層３の垂直な方向に対して斜めの方向から不純物をドリフト層３に注入してもよい。この場合、図４に示すようにボディ領域４ａの周囲全体を連続的に囲む第２の第１導電型不純物領域７ｂを備えたＭＩＳＦＥＴ１０１’が作製できる。
【００５９】
上述したように、注入中は基板温度を高温に保つ方が好ましいが、基板を加熱する方式によっては、基板を加熱しながら基板を連続的に回転させることが困難であることも考えられる。この場合には、基板２およびドリフト層３に垂直な方向に対して傾斜させた方向から不純物をドリフト層３に注入しながら、基板２を段階的に回転させてもよい。より具体的には、不純物イオンの照射方向に対して、法線が非平行となるように基板２を支持し、第１導電型不純物を基板２のドリフト層３に注入後、法線を軸として前記基板をθ＝３６０°／ｎ（ｎは２以上の整数）だけ回転させる。その後第１導電型不純物をドリフト層３に注入し、法線を軸として基板２をθ＝３６０°／ｎ（ｎは２以上の整数）だけ回転させる。このようにｎ回注入を行い、（ｎ−１）回基板２を回転させることによって、ドリフト層３中のボディ領域用マスク５０の下方の一部に第２の第１導電型不純物領域７ｂを形成する。ｎ回より多く注入を行い、（ｎ−１）回よりも多く基板を回転させてもよい。
【００６０】
続いて図２（ｆ）に示すようにドリフト層３に対して垂直な方向から第１導電型不純物７１を用いたイオン注入を行い、第２の不純物領域７ａと、第１の第１導電型不純物領域５となる領域とを含む不純物領域をドリフト層３に形成する。注入種として窒素を用い、３０ｋｅＶの注入エネルギーおよび１０11ｃｍ-2以上１０12ｃｍ-2以下のドーズで注入することによって、閾値電圧を３Ｖ以上６Ｖ以下まで制御することが可能である。注入種としては窒素以外にリン、アンチモンといった第１導電型の不純物を用いることができる。この場合、窒素と同様の不純物プロファイルとなるように設計するのが望ましい。
【００６１】
このようにボディ領域用マスク５０を用いて、自己整合的（セルフアライン）に閾値電圧制御のための注入を行うことによって、第３の第１導電型不純物領域７ｃに注入種が注入されることが無い。したがって、ＭＩＳＦＥＴがオフ状態にあるとき、第３の第１導電型不純物領域７ｃに電界が集中してドレインリークの増大するのを抑制することができ、また、耐圧が低下するのを抑制することができる。さらに高ドレイン電界に起因するゲート絶縁膜のリークの増加もしくはゲート絶縁膜破壊を抑制することができ、閾値電圧の低下を抑制することも可能となる。
【００６２】
次に、第１の第１導電型不純物領域５用マスクを形成する。図２（ｇ）に示すように、ドリフト層３の全面にマスク５２を堆積し、フォトリソグラフィーを行う。この時、後の工程でコンタクト領域４ｂを形成する部分にレジストマスク５３を形成する。図２（ｈ）に示すように、レジストマスク５３を用い、マスク５２をドライエッチングすることによって第１の第１導電型不純物領域５となる部分にのみ開口を設ける。この際、異方性エッチングによって、ボディ領域用マスク５０の側壁にサイドウォールを形成することによって、自己整合的（セルフアライン）にゲート長を規定することができる。これにより、チャネル長Ｌｇが、おおよそ０．５μｍ以上１μｍ以下の微細ゲート長を有するトランジスタを作製することが可能となる。
【００６３】
図２（ｉ）に示すように、レジストマスク５３を除去し、図２（ｊ）に示すように、ボディ領域用マスク５０およびマスク５２を用いてドリフト層３に第１導電型不純物７１を注入することによって第１の第１導電型不純物領域５を形成する。第１の第１導電型不純物領域５の不純物濃度は、電極形成時にオーミックコンタクトが形成されるように１×１０19ｃｍ-3以上１×１０20ｃｍ-3以下に設定する。
【００６４】
次に、図２（ｋ）に示すように、ボディ領域用マスク５０およびマスク５２を除去し、コンタクト領域４ｂを規定するマスク５３を形成し、図２（ｌ）に示すように、マスク５３を用いてアルミニウムなどの第２導電型不純物７２をドリフト層３に注入することによって、第２導電型のコンタクト領域４ｂを形成する。コンタクト領域４ｂの不純物濃度は、電極形成時にオーミックコンタクトが形成されるように１×１０20ｃｍ-3程度に設定する。注入後、マスク５３を除去する。
【００６５】
マスク５３を除去した後、ドリフト層３に注入した不純物を活性化するため、アルゴンなどの不活性ガスの雰囲気中、１７００℃、３０分間基板２を保持し、活性化アニールを施す。このとき、ドリフト層３上には、おおよそ高さ１０ｎｍ以上１００ｎｍ以下のマクロステップが発生し、表面粗さが大きくなり、表面の平滑性が悪化する。このため、表面平坦性の悪化を防止するために、ドリフト層３の表面をＤＬＣ（ダイヤモンドライクカーボン）等の高温に耐える材料で被覆し、熱処理を行うことが好ましい。これにより、表面の荒れをおおよそ１ｎｍ以上１０ｎｍ以下に抑えることが可能となる。
【００６６】
活性化アニール後に、ＤＬＣを除去する。この後、犠牲酸化を実施してゲート酸化工程前の基板上の清浄度を上げるようなプロセスを加えることが望ましい。
【００６７】
次に、図５（ａ）に示すように、ゲート酸化工程前の洗浄（通常のＲＣＡ洗浄）を実施し、ドリフト層３の表面を酸化することにより、ゲート絶縁膜８ａを形成する。ゲート絶縁膜８ａは例えば特開２００５−１３６３８６号公報に示される方法によって形成することができる。ゲート絶縁膜８ａの厚さはゲート駆動回路の動作電圧で決定される。ゲート絶縁膜８ａの信頼性を考えると、ゲート絶縁膜８ａがＳｉＯ2によって構成される場合、３ＭＶ／ｃｍ程度の電界で設計するのが標準である。従って、ゲート動作電圧が２０Ｖの時、ゲート絶縁膜８ａの厚さは７０ｎｍ程度となる。
【００６８】
次に図５（ｂ）に示すように、ゲート絶縁膜８ａ上にゲート電極８ｂを形成する。ゲート電極８ｂは第１導電型の不純物（リンやアンチモン）が高濃度に堆積されたポリシリコン膜を堆積し、パターニングを行うことによって形成できる。ポリシリコン膜は第２導電型の不純物で高濃度に含む膜であってもよい。ゲート電極８ｂは７×１０20ｃｍ-3程度のリンを不純物として含むのが一般的である。厚さは５００ｎｍ程度あればよい。形成したゲート電極８ｂは活性化のためのＰＳ酸化を行う。例えば９００℃、ドライ酸素雰囲気化で、５０ｎｍ以上１００ｎｍ以下の酸化膜が成長する条件で熱処理を行うことによって信頼性の高いゲートを実現することが可能である。
【００６９】
その後、図５（ｃ）に示すように、ＰＳＧ膜などの層間絶縁膜９を形成し、図５（ｄ）に示すように、コンタクト領域を開口する。層間絶縁膜としてはＨＴＯやプラズマＣＶＤ等で堆積される酸化膜を用いてもよい。
【００７０】
図５（ｅ）に示すように、オーミック電極（ソース電極）６の電極材料としてＴｉ膜、あるいは、Ｎｉ膜を堆積し、パターニングを行う。その後、オーミックコンタクト形成のためにおおよそ９００℃以上１０００℃以下で熱処理を行う。コンタクト抵抗は１０-5Ωｃｍ2程度以下である。その後図５（ｆ）に示すように、Ａｌ膜を堆積し、パターニングを行うことにより、各ユニットセルのオーミック電極６を接続するソース配線１０を形成する。最後に、図５（ｇ）に示すように、Ｔｉ膜やＮｉ膜を基板２のドリフト層３が形成されていない面（裏面）に堆積し、おおよそ９００℃以上１０００℃以下で熱処理を行うことによってオーミック電極（ドレイン電極）１を形成する。このようにして二重注入型ＭＩＳＦＥＴが完成する。
【００７１】
なお、本実施形態では、第３の第１導電型不純物領域７ｃの不純物濃度はドリフト層３の不純物濃度と同じである。第３の第１導電型不純物領域７ｃの不純物濃度をドリフト層３の不純物濃度よりも高くする場合には、ＭＩＳＦＥＴ１０１がオフ状態にあり、かつ、ドレイン電圧を保持している状態において、隣接するセルの第２導電型ボディ領域４ａ間の中間点におけるゲート酸化膜の信頼性が確保できるように第３の第１導電型不純物領域７ｃの不純物濃度を決定することが好ましい。
【００７２】
第３の第１導電型不純物領域７ｃの不純物濃度をドリフト層３の不純物濃度よりも高くするには、例えば、図２（ｂ）に示すように、ドリフト層３をＳｉＣ基板２の上に形成した後、イオン注入によって、ドリフト層３の表面近傍に、第３の第１導電型不純物領域７ｃと等しい厚さのｎ型不純物層を形成すればよい。あるいは、ドリフト層３を成長させる際、成長時間の終わりの期間で不純物濃度を高め、ドリフト層３の表面近傍に、第３の第１導電型不純物領域７ｃと等しい厚さのｎ型不純物層を形成してもよい。
【００７３】
（第２の実施形態）
以下に、本発明による半導体装置の第２の実施形態を説明する。図６（ａ）は、二重注入型のＭＩＳＦＥＴ１０２の一部の断面構造を示しており、図６（ｂ）は、ＭＩＳＦＥＴ１０２のドリフト層３における平面図を示している。図６（ａ）は図６（ｂ）における６Ａ−６Ａ線における断面構造を示している。図６（ｂ）において１Ａ−１Ａ線で示す断面の構造は第１の実施形態と同じである。第１の実施形態と同様、ＭＩＳＦＥＴ１０２は複数のユニットセルＵを含んでおり、ドリフト層３上において、各ユニットセルＵは四角形状を有しており四角形状が千鳥状に配置されている。
【００７４】
図６（ａ）および（ｂ）に示すようにＭＩＳＦＥＴ１０２は、ドリフト層３中であって、第３の第１導電型不純物領域７ｃに隣接し、かつ、ユニットセルＵの頂点を含む位置に第４の第１導電型不純物領域３１をさらに備えている点で第１の実施形態と異なる。第４の第１導電型不純物領域３１の不純物濃度は第３の第１導電型不純物領域７ｃの不純物濃度よりも低く設定されている。第４の第１導電型不純物領域３１の不純物濃度はドリフト層３の不純物濃度と同じであってもよいし、ドリフト層３の不純物濃度よりも高く設定してもよい。
【００７５】
図６（ｂ）に示すように、隣接する２つのユニットセルＵのボディ領域４ａ間の距離は、隣接ユニットセルＵと辺で接している位置（１Ａ−１Ａ線の位置）よりもユニットセルＵの頂点を通る位置（６Ａ−６Ａ線の位置）において長くなる。このため、ＭＩＳＦＥＴ１０２がオフ状態にあり、かつ、ドレイン電圧が印加された状態にあるときに、隣接ユニットセルＵと辺で接している位置において、ドリフト層３が完全に空乏化するように第３の第１導電型不純物領域７ｃの不純物濃度が設定されていても、ユニットセルＵの頂点である点Ｑ近傍まではボディ領域４ａからの空乏層が達しない。このため、点Ｑにおいて電界の集中が生じる可能性がある。
【００７６】
このため、本実施形態では、第４の第１導電型不純物領域３１の不純物濃度を第３の第１導電型不純物領域７ｃよりも小さくなるように設定する。これにより、ユニットセルＵの頂点である点Ｑを通る位置（６Ａ−６Ａ線の位置）において、隣接する２つのユニットセルＵのボディ領域４ａ間の距離が長くなっていても、隣接ユニットセルＵと辺で接している位置においてドリフト層３が空乏化するとき、ユニットセルＵの頂点である点Ｑ近傍においてもドリフト層３を空乏化することができる。よって、ＭＩＳＦＥＴ１０２がオフ状態にあり、かつ、ドレイン電圧が印加された状態にあるときに点Ｑにおける電界の集中が抑制される。その結果、オフ状態におけるドレインリークの増大を抑制することができ、また、耐圧の低下が起こるのを抑制することができる。さらに、高ドレイン電界に起因するゲート絶縁膜リークの増加もしくはゲート絶縁膜の破壊を抑制することができ、閾値電圧の低下を抑制することも可能である。
【００７７】
ＭＩＳＦＥＴ１０２は第４の第１導電型不純物領域３１の形成を除いて、第１の実施形態のＭＩＳＦＥＴ１０１と同様の方法によって製造することができる。
【００７８】
例えば、まず、ＭＩＳＦＥＴ１０１の製造と同様の方法によって、図２（ｂ）に示すように、ドリフト層３を基板２の上に形成する。
【００７９】
第４の第１導電型不純物領域３１の不純物濃度をドリフト層３の不純物濃度と同じに設定する場合には、第３の第１導電型不純物領域７ｃを規定するマスクをドリフト層３上に形成し、そのマスクを用いて第１導電型の不純物をドリフト層３に注入することにより、第３の第１導電型不純物領域７ｃを形成する。これにより、ドリフト層３の表面３ａから見てユニットセルＵの頂点の位置に、第４の第１導電型不純物領域３１がドリフト層３内に画定される。
【００８０】
また、第４の第１導電型不純物領域３１の不純物濃度をドリフト層３の不純物濃度より高く設定する場合には、第３の第１導電型不純物領域７ｃと第４の不純物領域３１とを合わせた領域を規定するマスクをドリフト層３上に形成し、そのマスクを用いて第１導電型の不純物をドリフト層３に注入する。その後、マスクを除去し、第３の第１導電型不純物領域７ｃのみを規定するマスクをドリフト層３上に形成し、そのマスクを用いて第１導電型の不純物をドリフト層３に注入する。これにより、ドリフト層３よりも第１導電型の不純物濃度が高い第４の第１導電型不純物領域３１と、第４の第１導電型不純物領域３１よりも第１導電型の不純物濃度が高い第３の第１導電型不純物領域７ｃとがドリフト層３内に形成される。以降、第１の実施形態のＭＩＳＦＥＴ１０１と同様の手順を用いることによってＭＩＳＦＥＴ１０２を製造することができる。
【００８１】
この他、ＭＩＳＦＥＴ１０１の製造工程中、図２（ｌ）に示すように、ボディ領域４ａ中にコンタクト層４ｂを形成した後、上述したようにドリフト層３中に第３の第１導電型不純物領域７ｃおよび第４の不純物領域３１を形成してもよい。
【００８２】
（実験例）
以下、第１の実施形態のＭＩＳＦＥＴ１０１において、第２の第１導電型不純物領域７ｂおよびボディ領域４ａの不純物濃度を変化させた場合におけるチャネル抵抗への影響について実験した結果を説明する。
【００８３】
図７に示すようにユニットセルの大きさを、Ｘｃｅｌｌとし、ユニットセルの配列方向において、隣接する２つのユニットセルの第１のｎ型不純物領域５間の距離および第２のｎ型不純物領域７ａ間の距離を、それぞれａ＋２Ｌｇ、ａとする。ユニットセルの配列方向における第２のｎ型不純物領域７ａの幅がチャネル長となるＬｇで示される。表１に計算に用いた値を示す。
【００８４】
【表１】
2011048804.tif 000003
【００８５】
図８は、ボディ領域４ａの不純物濃度Ｎａと第２の第１導電型不純物領域７ｂの不純物濃度Ｎextを変化させた時のチャネル抵抗Ｒｃｈ［ｍΩｃｍ2］の大きさを計算した結果を示している。チャネル抵抗Ｒｃｈは、実効チャネル移動度が３９．３ｃｍ2／Ｖｓであるとして計算した。この値は、ドリフト層の表面を酸化することにより酸化珪素膜を形成し、その後さらに窒化することにより得られたゲート絶縁膜を有するチャネルを用いて求めた値である。他の絶縁膜に基づく実効チャネル移動度を用いても同様の結果が得られる。ＭＩＳＦＥＴ１０１の閾値は７Ｖであり、ゲートに２０Ｖの電圧を印加した状態でチャネル抵抗Ｒｃｈを求めた。動作温度は２００℃に設定した。
【００８６】
図８から分るように、ボディ領域４ａの不純物濃度にかかわらず、第２の第１導電型不純物領域の不純物濃度が高くなればチャネル抵抗Ｒｃｈが小さくなり、０．９ｍΩｃｍ2に収束する。この値は、空乏層の形成によるチャネル長の伸びが生じない、本来のチャネル長Ｌｇ＝０．５μｍによるチャネル抵抗値である。
【００８７】
これに対し、第２の第１導電型不純物領域７ｂの不純物濃度Ｎextがドリフト層３程度、つまり、５×１０15ｃｍ-3〜１×１０16ｃｍ-3の範囲であり、かつ、ボディ領域４ａの不純物濃度Ｎａが１×１０17ｃｍ-3以上であれば、チャネル抵抗Ｒｃｈは１．８ｍΩｃｍ2以上となり、本来のチャネル抵抗の倍以上の値となってしまう。
【００８８】
このことから、チャネル抵抗を大幅に低減させるためには、第２の第１導電型不純物領域７ｂの不純物濃度を１×１０16ｃｍ-3以上に設定するのが好ましいことが分かる。
【００８９】
チャネル抵抗の低減という観点では、第２の第１導電型不純物領域７ｂの不純物濃度Ｎextは高いほど好ましい。しかし、不純物濃度Ｎextを１０18ｃｍ-3以上に設定すると、ドレインに高電圧を印加した際、第２の第１導電型不純物領域７ｂに高電界がかかる。この場合、オフ特性に不利となり、耐圧の低下、リーク電流の増加が起こる原因となる。また、オフ状態において、最も高電界となる図１における点Ｐにおけるゲート酸化膜の電界強度を下げるためには、第２の第１導電型不純物領域７ｂの不純物濃度Ｎextは、１０17ｃｍ-3以下にすることがより好ましい。図８から分かるように、不純物濃度Ｎextを１０17ｃｍ-3〜１０18ｃｍ-3程度にしても、チャネル抵抗の増加はそれほど大きくはない。したがって、チャネル抵抗を低減しつつ、ＭＩＳＦＥＴのオフ状態における特性を向上させるという、従来両立が難しいと考えられていた特性の改善を図ることができることが分かる。
【００９０】
次に、隣接するセル方向におけるボディ領域４ａから第２の第１導電型不純物領域７ｂ側に延びる空乏層幅および第２の第１導電型不純物領域７ｂの好ましい幅について説明する。表２および表３に、典型的な実施形態として、ボディ領域４ａの濃度Ｎａが、１×１０17ｃｍ-3および1×１０18ｃｍ-3である場合に、第２の第１導電型不純物領域７ｂ側に延びる空乏層幅を、第２の第１導電型不純物領域７ｂの不純物濃度Ｎextを変えて計算した結果を示す。
【００９１】
【表２】
2011048804.tif 000004
【００９２】
【表３】
2011048804.tif 000005
【００９３】
隣接するセル方向における第２の第１導電型不純物領域７ｂの幅（ボディ領域４ａ端からの長さ）がこの空乏層幅以上であれば、第２の第１導電型不純物領域７ｂがチャネル抵抗低減に効果的に寄与する。表２および表３に示すように、ボディ領域４ａの不純物濃度Ｎａが、１×１０17ｃｍ-3であっても、１×１０18ｃｍ-3であっても、第２の第１導電型不純物領域７ｂの不純物濃度Ｎextが１×１０16ｃｍ-3である場合、第２の第１導電型不純物領域７ｂ内に広がる空乏層は０．６μｍ以上である。したがって、チャネル長（Ｌｇ）が０．５μｍの場合、総計のチャネル抵抗は本来のチャネル抵抗の２倍以上の値となる。この結果は、図８に示すように、ボディ領域４ａの不純物濃度Ｎａが、１×１０17ｃｍ-3または１×１０18ｃｍ-3であり、第２の第１導電型不純物領域７ｂの不純物濃度Ｎextが１×１０16ｃｍ-3である場合、チャネル抵抗Ｒｃｈが１．８ｍΩｃｍ2以上となり、本来のチャネル抵抗の倍以上の値となっていることとよく一致している。
【００９４】
ボディ領域４ａと、第２の第１導電型不純物領域７ｂとは互いに接しているとは限らない。しかし、これらが接していない場合でも、ボディ領域４ａから第２の第１導電型不純物領域７ｂ内に伸びる空乏層は第２の第１導電型不純物領域７ｂの不純物濃度Ｎextで決まり、表３に示す関係は成立する。従って、半導体装置を設計する際、第２の第１導電型不純物領域７ｂの隣接するセル方向における幅が、ボディ領域４ａから第２の第１導電型不純物領域を空乏化する程度の長さ以上あり、その長さがチャネル長に比べて小さくなるように第２の第１導電型不純物領域７ｂの不純物濃度を高く設定することが好ましい。
【００９５】
表２および表３から分かるように、第２の第１導電型不純物領域７ｂの不純物濃度が高いほど、空乏層幅も短くなり、空乏層の幅と同程度以上の幅を持つ第２の第１導電型不純物領域７ｂを設けることによってチャネル抵抗の低減が図れることが分かる。例えば、ボディ領域４ａの不純物濃度Ｎａが、１×１０17ｃｍ-3であり、第２の第１導電型不純物領域７ｂの不純物濃度Ｎextが１×１０19ｃｍ-3である場合、第２の第１導電型不純物領域７ｂ内に延びる空乏層幅は０．００２μｍ程度となる。上述したように第２の第１導電型不純物領域７ｂの不純物濃度Ｎextが高い場合、半導体装置のオフ特性に好ましくない影響を与える場合があるため、必要以上に第２の第１導電型不純物領域７ｂの幅を大きくしないことが好ましい。つまり、第２の第１導電型不純物領域７ｂの幅は第２の第１導電型不純物領域７ｂ内に延びる空乏層幅と同程度であることが好ましい。しかし、この場合、第２の第１導電型不純物領域７ｂを幅０．００２μｍ程度で形成することは事実上困難である。
【００９６】
これらのことから、イオン注入によって第２の第１導電型不純物領域７ｂを形成する場合には、第２の第１導電型不純物領域７ｂの幅は、０．０１μｍ〜０．１μｍが好ましく、その場合、第２の第１導電型不純物領域７ｂの不純物濃度Ｎextは1×１０17ｃｍ-3〜１×１０18ｃｍ-3程度であることが好ましい。
【００９７】
また、第２の第１導電型不純物領域７ｂの不純物濃度が高濃度になると、第２の第１導電型不純物領域７ｂとボディ領域４ａとの間で生じるＰＮ接合界面に著しく大きな電界が生じるため、半導体装置の信頼性が損なわれる場合がある。これを回避するために、第２の第１導電型不純物領域７ｂの不純物濃度は、１×１０16ｃｍ-3以上１×１０18ｃｍ-3以下であることが好ましく、より好ましくは、１×１０16ｃｍ-3以上１×１０17ｃｍ-3以下である。
【００９８】
以上のことから、第２の第１導電型不純物領域７ｂの不純物濃度は１×１０16ｃｍ-3以上１×１０19ｃｍ-3以下であることが好ましく、１×１０16ｃｍ-3以上１×１０18ｃｍ-3以下であることがより好ましく、１×１０16ｃｍ-3以上１×１０17ｃｍ-3以下であることが更に好ましい。
【産業上の利用可能性】
【００９９】
本発明はパワーＭＩＳＦＥＴおよびパワーＭＩＳＦＥＴを用いた種々の制御装置や駆動装置に好適に用いられる。
【符号の説明】
【０１００】
１      オーミック電極
２      基板
３      ドリフト層
３ｄ    ドリフト層に伸びる空乏層
４ａ    ボディ領域
４ｂ    コンタクト層
５      第１の第１導電型不純物領域
６      オーミック電極
７ａ    チャネル領域
７ｂ    第２の第１導電型不純物領域
７ｃ    第３の第１導電型不純物領域
８ａ    ゲート絶縁膜
８ｂ    ゲート電極
９      層間絶縁膜
１０    ソース配線
３１    第４の第１導電型不純物領域
５０    ボディ領域用マスク
５２、５３  マスク
【図１】
2011048804.tif 000006
【図２】
2011048804.tif 000007
【図３】
2011048804.tif 000008
【図４】
2011048804.tif 000009
【図５】
2011048804.tif 000010
【図６】
2011048804.tif 000011
【図７】
2011048804.tif 000012
【図８】
2011048804.tif 000013
【図９】
2011048804.tif 000014
【図１０】
2011048804.tif 000015
【手続補正書】
【提出日】平成23年7月25日(2011.7.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも一次元に配置された複数のユニットセルを含む半導体装置であって、各ユニットセルは、
第１導電型のワイドバンドギャップ半導体によって構成される基板と、
前記基板上に形成され、前記第１導電型のワイドバンドギャップ半導体によって構成されるドリフト層と、
前記ドリフト層内に設けられた第２導電型のボディ領域と、
前記ボディ領域内に設けられた第１の第１導電型不純物領域と、
前記ボディ領域に隣接しており前記ドリフト層の表面領域に形成された第２の第１導電型不純物領域と、
前記第２の第１導電型不純物領域と、隣接するユニットセルの第２の第１導電型不純物領域との間であって、前記第２の第１導電型不純物領域と接するように、前記ドリフト層の表面領域に形成された第３の第１導電型不純物領域と、
前記ドリフト層中であって、前記第３の第１導電型不純物領域に隣接し、かつ、前記ドリフト層の表面側から見て前記ユニットセルの頂点を含む位置に形成された第４の第１導電型不純物領域と、
少なくとも前記第１の第１導電型不純物領域と前記第２の第１導電型不純物領域の間において、前記ドリフト層の表面に接するように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１の第１導電型不純物領域と電気的に接続された第１のオーミック電極と、
前記基板の前記ドリフト層が形成された面と反対側の面に電気的に接続された第２のオーミック電極と、
を備え、
前記第３の第１導電型不純物領域の不純物濃度は、前記第２の第１導電型不純物領域の不純物濃度よりも低く、かつ前記ドリフト層の不純物濃度以上であり、
前記第４の第１導電型不純物領域の不純物濃度は前記第３の第１導電型不純物領域の不純物濃度よりも低く、
前記第４の第１導電型不純物領域は、前記隣接するユニットセルが辺で接している領域には設けられていない半導体装置。
【請求項２】
前記ゲート絶縁膜と接するように、前記第１の第１導電型不純物領域と前記ドリフト層とに跨る前記ボディ領域の表面領域に設けられた第１導電型のチャネル領域をさらに備え、
前記チャネル領域の不純物濃度は、前記第１の第１導電型不純物領域の不純物濃度および前記第２の第１導電型不純物領域の不純物濃度の間の値である請求項１に記載の半導体装置。
【請求項３】
前記第２の第１導電型不純物領域の厚さは前記チャネル領域の厚さ以下である請求項２に記載の半導体装置。
【請求項４】
前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記ユニットセルの配列方向において、前記第２の第１導電型不純物領域の幅がボディ領域から第２の第１導電型不純物領域を空乏化する程度の長さ以上である請求項１に記載の半導体装置。
【請求項５】
（削除）
【請求項６】
前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記ボディ領域は四角形状を有しており、前記第２の第１導電型不純物領域は前記ボディ領域の四角形状の角には設けられていない請求項１に記載の半導体装置。
【請求項７】
前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記第２の第１導電型不純物領域は前記ボディ領域を連続的に囲んでいる請求項１に記載の半導体装置。
【請求項８】
前記第２の第１導電型不純物領域の不純物濃度は、前記ボディ領域の不純物濃度よりも高い請求項１に記載の半導体装置。
【請求項９】
前記第２の第１導電型不純物領域における不純物濃度が１×１０１６ｃｍ−３以上であり１×１０１９ｃｍ−３以下である請求項８に記載の半導体装置。
【請求項１０】
前記第２の第１導電型不純物領域における不純物濃度が１×１０１６ｃｍ−３以上であり１×１０１８ｃｍ−３以下である請求項８に記載の半導体装置。
【請求項１１】
前記第２の第１導電型不純物領域における不純物濃度が１×１０１６ｃｍ−３以上であり１×１０１７ｃｍ−３以下である請求項８に記載の半導体装置。
【請求項１２】
前記第２の第１導電型不純物領域の幅は、０．０１μｍ以上０．１μｍ以下であり、前記第２の第１導電型不純物領域における不純物濃度が１×１０１７ｃｍ−３以上であり１×１０１８ｃｍ−３以下である請求項８に記載の半導体装置。
【請求項１３】
請求項１に記載の半導体装置を製造するための製造方法であって、
第１導電型のワイドバンドギャップ半導体によって構成されるドリフト層が設けられた、第１導電型のワイドバンドギャップ半導体によって構成される基板を用意する工程（Ａ）と、
ボディ領域用マスクを前記ドリフト層上に形成する工程（Ｂ）と、
前記ボディ領域用マスクを用いて第２導電型不純物を注入することにより、前記ドリフト層中に第２導電型のボディ領域を形成する工程（Ｃ）と、
前記ボディ領域用マスクを用いて、前記基板に対して垂直方向および前記垂直方向に対して斜め方向から第１導電型不純物を注入することにより、前記ドリフト層中にチャネル領域を含む不純物領域を形成し、前記ドリフト層中の前記ボディ領域用マスクの下方の一部に第２の第１導電型不純物領域を形成する工程（Ｄ）と、
前記ボディ領域用マスクに対して自己整合的に第１の第１導電型不純物領域用マスクを前記ドリフト層上に形成する工程（Ｅ）と、
前記第１の第１導電型不純物領域用マスク用いて第１導電型不純物を注入することにより、前記ドリフト層中に前記第１の第１導電型不純物領域を形成し、前記チャネル領域を画定する工程（Ｆ）と、
前記第１の第１導電型不純物領域用マスクおよび前記ボディ領域用マスクを除去する工程（Ｇ）と、
前記ドリフト層に対して活性化アニール処理を施す工程（Ｈ）と、
前記第１の第１導電型不純物領域および前記第２の第１導電型不純物領域の表面にゲート絶縁膜を形成する工程（Ｉ）と、
前記ゲート絶縁膜上にゲート電極を形成する工程（Ｊ）と、
前記第１の第１導電型不純物領域および前記基板の前記ドリフト層が形成された面と反対側の面と接するようにオーミック電極をそれぞれ形成する工程（Ｋ）と、
を包含する半導体装置の製造方法。
【請求項１４】
前記工程（Ｄ）は、
前記ボディ領域用マスクの開口形状を規定する複数の辺のそれぞれについて、当該辺に対して垂直な面内において、前記基板に垂直な方向に対して所定の角度で傾斜させた方向から前記第１導電型不純物を前記ドリフト層に注入することにより、前記ドリフト層中の前記ボディ領域用マスクの下方の一部に前記第２の第１導電型不純物領域を形成する工程と、
前記基板に対して垂直な方向から第１導電型不純物を注入することにより、前記ドリフト層中にチャネル領域を含む不純物領域を形成する工程と
を含む請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（Ｄ）は、
前記基板を前記基板に垂直な軸周りに連続的に回転させながら、前記基板に垂直な方向に対して所定の角度で傾斜させた方向から前記第１導電型不純物を前記ドリフト層に注入することにより、前記ドリフト層中の前記ボディ領域用マスクの下方の一部に前記第２の第１導電型不純物領域を形成する工程と、
前記基板に対して垂直方向および前記垂直方向に対して斜め方向から第１導電型不純物を注入することにより、前記ドリフト層中にチャネル領域を含む不純物領域を形成する工程と
を含む請求項１３に記載の半導体装置の製造方法。
【手続補正書】
【提出日】平成23年12月2日(2011.12.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも一次元に配置された複数のユニットセルを含む半導体装置であって、各ユニットセルは、
第１導電型のワイドバンドギャップ半導体によって構成される基板と、
前記基板上に形成され、前記第１導電型のワイドバンドギャップ半導体によって構成されるドリフト層と、
前記ドリフト層内に設けられた第２導電型のボディ領域と、
前記ボディ領域内に設けられた第１の第１導電型不純物領域と、
前記ボディ領域に隣接しており前記ドリフト層の表面領域に形成された第２の第１導電型不純物領域と、
前記第２の第１導電型不純物領域と、隣接するユニットセルの第２の第１導電型不純物領域との間であって、前記第２の第１導電型不純物領域と接するように、前記ドリフト層の表面領域に形成された第３の第１導電型不純物領域と、
前記ドリフト層中であって、前記第３の第１導電型不純物領域に隣接し、かつ、前記ドリフト層の表面側から見て前記ユニットセルの頂点を含む位置に形成された第４の第１導電型不純物領域と、
少なくとも前記第１の第１導電型不純物領域と前記第２の第１導電型不純物領域の間において、前記ドリフト層の表面に接するように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１の第１導電型不純物領域と電気的に接続された第１のオーミック電極と、
前記基板の前記ドリフト層が形成された面と反対側の面に電気的に接続された第２のオーミック電極と、
を備え、
前記第３の第１導電型不純物領域の不純物濃度は、前記第２の第１導電型不純物領域の不純物濃度よりも低く、かつ前記ドリフト層の不純物濃度以上であり、
前記第４の第１導電型不純物領域の不純物濃度は前記第３の第１導電型不純物領域の不純物濃度よりも低く、
前記第４の第１導電型不純物領域は、前記隣接するユニットセルが辺で接している領域には設けられていない半導体装置。
【請求項２】
前記ゲート絶縁膜と接するように、前記第１の第１導電型不純物領域と前記ドリフト層とに跨る前記ボディ領域の表面領域に設けられた第１導電型のチャネル領域をさらに備え、
前記チャネル領域の不純物濃度は、前記第１の第１導電型不純物領域の不純物濃度および前記第２の第１導電型不純物領域の不純物濃度の間の値である請求項１に記載の半導体装置。
【請求項３】
前記第２の第１導電型不純物領域の厚さは前記チャネル領域の厚さ以下である請求項２に記載の半導体装置。
【請求項４】
前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記ユニットセルの配列方向において、前記第２の第１導電型不純物領域の幅がボディ領域から第２の第１導電型不純物領域を空乏化する程度の長さ以上である請求項１に記載の半導体装置。
【請求項５】
前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記ボディ領域は四角形状を有しており、前記第２の第１導電型不純物領域は前記ボディ領域の四角形状の角には設けられていない請求項１に記載の半導体装置。
【請求項６】
前記各ユニットセルを前記ドリフト層の表面側から見た場合、前記第２の第１導電型不純物領域は前記ボディ領域を連続的に囲んでいる請求項１に記載の半導体装置。
【請求項７】
前記第２の第１導電型不純物領域の不純物濃度は、前記ボディ領域の不純物濃度よりも高い請求項１に記載の半導体装置。
【請求項８】
前記第２の第１導電型不純物領域における不純物濃度が１×１０16ｃｍ-3以上であり１×１０19ｃｍ-3以下である請求項７に記載の半導体装置。
【請求項９】
前記第２の第１導電型不純物領域における不純物濃度が１×１０16ｃｍ-3以上であり１×１０18ｃｍ-3以下である請求項７に記載の半導体装置。
【請求項１０】
前記第２の第１導電型不純物領域における不純物濃度が１×１０16ｃｍ-3以上であり１×１０17ｃｍ-3以下である請求項７に記載の半導体装置。
【請求項１１】
前記第２の第１導電型不純物領域の幅は、０．０１μｍ以上０．１μｍ以下であり、前記第２の第１導電型不純物領域における不純物濃度が１×１０17ｃｍ-3以上であり１×１０18ｃｍ-3以下である請求項７に記載の半導体装置。
【請求項１２】
請求項１に記載の半導体装置を製造するための製造方法であって、
第１導電型のワイドバンドギャップ半導体によって構成されるドリフト層が設けられた、第１導電型のワイドバンドギャップ半導体によって構成される基板を用意する工程（Ａ）と、
ボディ領域用マスクを前記ドリフト層上に形成する工程（Ｂ）と、
前記ボディ領域用マスクを用いて第２導電型不純物を注入することにより、前記ドリフト層中に第２導電型のボディ領域を形成する工程（Ｃ）と、
前記ボディ領域用マスクを用いて、前記基板に対して垂直方向および前記垂直方向に対して斜め方向から第１導電型不純物を注入することにより、前記ドリフト層中にチャネル領域を含む不純物領域を形成し、前記ドリフト層中の前記ボディ領域用マスクの下方の一部に第２の第１導電型不純物領域を形成する工程（Ｄ）と、
前記ボディ領域用マスクに対して自己整合的に第１の第１導電型不純物領域用マスクを前記ドリフト層上に形成する工程（Ｅ）と、
前記第１の第１導電型不純物領域用マスク用いて第１導電型不純物を注入することにより、前記ドリフト層中に前記第１の第１導電型不純物領域を形成し、前記チャネル領域を画定する工程（Ｆ）と、
前記第１の第１導電型不純物領域用マスクおよび前記ボディ領域用マスクを除去する工程（Ｇ）と、
前記ドリフト層に対して活性化アニール処理を施す工程（Ｈ）と、
前記第１の第１導電型不純物領域および前記第２の第１導電型不純物領域の表面にゲート絶縁膜を形成する工程（Ｉ）と、
前記ゲート絶縁膜上にゲート電極を形成する工程（Ｊ）と、
前記第１の第１導電型不純物領域および前記基板の前記ドリフト層が形成された面と反対側の面と接するようにオーミック電極をそれぞれ形成する工程（Ｋ）と、
を包含する半導体装置の製造方法。
【請求項１３】
前記工程（Ｄ）は、
前記ボディ領域用マスクの開口形状を規定する複数の辺のそれぞれについて、当該辺に対して垂直な面内において、前記基板に垂直な方向に対して所定の角度で傾斜させた方向から前記第１導電型不純物を前記ドリフト層に注入することにより、前記ドリフト層中の前記ボディ領域用マスクの下方の一部に前記第２の第１導電型不純物領域を形成する工程と、
前記基板に対して垂直な方向から第１導電型不純物を注入することにより、前記ドリフト層中にチャネル領域を含む不純物領域を形成する工程と
を含む請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（Ｄ）は、
前記基板を前記基板に垂直な軸周りに連続的に回転させながら、前記基板に垂直な方向に対して所定の角度で傾斜させた方向から前記第１導電型不純物を前記ドリフト層に注入することにより、前記ドリフト層中の前記ボディ領域用マスクの下方の一部に前記第２の第１導電型不純物領域を形成する工程と、
前記基板に対して垂直方向および前記垂直方向に対して斜め方向から第１導電型不純物を注入することにより、前記ドリフト層中にチャネル領域を含む不純物領域を形成する工程と
を含む請求項１２に記載の半導体装置の製造方法。
【国際調査報告】
2011048804.tif 000016
2011048804.tif 000017
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2011048804.tif 000019
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