(57)【要約】  本発明の半導体素子の製造方法は、第１の注入マスク層３０を用いて半導体層２に不純物を注入することによりボディ領域６を形成する工程と、第１の注入マスク層３０および第２の注入マスク層３１を用いて不純物を注入することにより、ボディ領域６内にコンタクト領域７を形成する工程と、第３の注入マスク層３２を形成した後、第２の注入マスク層３１を選択的に除去する工程と、第１の注入マスク層３０の側面にサイドウォール３４を形成する工程と、不純物を注入することにより、ボディ領域６内にソース領域８を形成する工程とを包含する。
2011013364.tif 000002
【特許請求の範囲】
【請求項１】
第１の注入マスク層を用いて、第１導電型の第１半導体層に第２導電型の不純物を注入することにより、前記第１半導体層の表面領域に第２導電型半導体領域を形成する工程（ａ）と、
前記第１の注入マスク層および前記第１半導体層を覆い、前記第２導電型半導体領域の一部を露出する開口を有する第２の注入マスク層を形成し、前記第１の注入マスク層および前記第２の注入マスク層を用いて第２導電型の不純物を注入することにより、前記第２導電型半導体領域内に、前記第２導電型半導体領域の不純物濃度よりも高い濃度を有する第２導電型高濃度領域を形成する工程（ｂ）と、
前記開口を埋める第３の注入マスク層を形成した後、前記第２の注入マスク層を選択的に除去する工程（ｃ）と、
前記第１の注入マスク層の側面に第４の注入マスク層を形成する工程（ｄ）と、
前記第１の注入マスク層、前記第３の注入マスク層および前記第４の注入マスク層を用いて第１導電型の不純物を注入することにより、前記第２導電型半導体領域内に第１導電型半導体領域を形成する工程（ｅ）と、
前記第１導電型半導体領域および前記第２導電型高濃度領域に接触する導電体層を形成する工程（ｆ）とを包含し、
前記工程（ｅ）では、第１導電型半導体領域を、前記第１半導体層の任意の深さにおいて、前記第２導電型半導体領域の外周から間隔をあけて、前記第２導電型高濃度領域を囲むように形成する半導体素子の製造方法。
【請求項２】
前記工程（ｄ）では、前記第３の注入マスク層の側面にも前記第４の注入マスク層を形成し、
前記工程（ｅ）では、前記第１半導体層の任意の深さにおいて、前記第１導電型半導体領域と前記第２導電型高濃度領域との間に所定の間隔をあける請求項１に記載の半導体素子の製造方法。
【請求項３】
前記工程（ｄ）では、前記第４の注入マスク層として、前記第１の注入マスク層および前記第３の注入マスク層の側面にサイドウォールを形成する、請求項２に記載の半導体素子の製造方法。
【請求項４】
前記第１、第２、第３の注入マスク層が、互いに異なる材料から構成される請求項１から３のいずれかに記載の半導体素子の製造方法。
【請求項５】
前記工程（ａ）の前に、前記第１半導体層を半導体基板の上に形成する工程（ｇ）と、
前記第１導電型半導体領域の一部と、前記第２導電型半導体領域のうち前記第１導電型半導体領域の周囲を囲む部分と、前記第２導電型半導体領域の外側に位置する前記第１半導体層の一部との上に、第２半導体層を形成する工程（ｈ）と、
前記第２半導体層の上にゲート絶縁膜を形成する工程（ｉ）と、
前記ゲート絶縁膜上にゲート電極を形成する工程（ｊ）と、
前記導電体層と電気的に接続される上部配線電極を形成する工程（ｋ）と、
前記半導体基板の裏面に裏面電極を形成する工程（ｌ）とをさらに含む請求項１から４のいずれかに記載の半導体素子の製造方法。
【請求項６】
前記工程（ｄ）では、前記第３の注入マスク層の側面にも前記第４の注入マスク層を形成し、
前記工程（ｅ）の前に、前記第３の注入マスク層の側面に形成された前記第４の注入マスク層を除去する工程をさらに備える、請求項１に記載の半導体素子の製造方法。
【請求項７】
前記工程（ｄ）では、前記第１の注入マスク層および前記第３の注入マスク層を覆うマスク用膜を形成した後、前記マスク用膜に対して異方性エッチングを行うことにより、前記マスク用膜のうち前記第１の注入マスク層の側面および前記第３の注入マスク層の側面に位置する部分のみを残して前記第４の注入マスク層を形成する、請求項２または６に記載の半導体素子の製造方法。
【請求項８】
前記第１半導体層は炭化珪素から構成されている、請求項１から７のいずれかに記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関する。特に、高耐圧、大電流用に使用される、炭化硅素を用いたパワー半導体デバイスに関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。中でも、スイッチング素子や整流素子などのパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。【０００３】
ＳｉＣを用いたパワー素子のうち代表的なスイッチング素子は金属−絶縁体−半導体電界効果トランジスタ（metal-insulator-semiconductor field effect transistor：以下、ＭＩＳＦＥＴと略称する）や金属−半導体電界効果トランジスタ（metal-semiconductor field effect transistor、ＭＥＳＦＥＴ）である。このようなスイッチング素子では、ゲート電極に印加する電圧によって、数Ａ（アンペア）以上のドレイン電流が流れるオン状態と、ドレイン電流がゼロとなるオフ状態とをスイッチングすることができる。また、ＳｉＣによれば、オフ状態のとき、数百Ｖ以上の高耐圧を実現できる。【０００４】
ＳｉＣを用いたスイッチング素子の構造は、例えば特許文献１に提案されている。以下、図面を参照しながら、この文献に提案された縦型ＭＩＳＦＥＴの構造を説明する。【０００５】
図１０は縦型ＭＩＳＦＥＴを例示する断面図である。【０００６】
ＳｉＣ基板１０１の上に形成されたＳｉＣ層１０２には、ドリフト領域１０２ａ、ｐ型ボディ（ウェル）領域１０６、ソース領域１０８およびコンタクト領域１０７が形成されている。ＳｉＣ層１０２の表面における隣接するボディ領域１０６の間にはチャネル層１０３が形成されている。チャネル層１０３の上にはゲート絶縁膜１０４を介してゲート電極１１０が設けられている。ゲート電極１１０は層間絶縁膜１１１で覆われている。また、ソース領域１０８およびコンタクト領域１０７は、ＳｉＣ層１０２の上に設けられたソース電極１０９と電気的に接続されている。ソース電極１０９は、層間絶縁膜１１１に形成されたコンタクトホールを介して、層間絶縁膜１１１の上に設けられた上部配線１１２と電気的に接続されている。一方、ＳｉＣ基板１０１の裏面にはドレイン電極１０５が形成されている。図１０に示すようなＳｉＣパワーＭＩＳＦＥＴでは、ＳｉＣ層１０２の厚さを小さくすることができるため、ドリフト抵抗を大幅に低減できる。【０００７】
図１０に示すＳｉＣパワーＭＩＳＦＥＴの製造方法は、例えば特許文献２に開示されている。図１１（ａ）〜（ｅ）は、特許文献２に開示された製造工程を示す断面図である。なお、ＭＩＳＦＥＴは、典型的には、基板上に配列された多数のユニットセルから構成されており、各ユニットセルはボディ領域によって規定される。図１１（ａ）〜（ｅ）は、そのようなユニットセルのうち隣接するユニットセルの一部のみを示している。【０００８】
まず、図１１（ａ）に示すように、基板（図示せず）の上に成長させたＳｉＣ層３０２の上にＳｉＯ2層３２４を形成した後、これをマスクとして、ＳｉＣ層３０２に不純物イオンを注入する。これにより、ＳｉＣ層３０２に複数のボディ領域３０６が形成され、ＳｉＣ層３０２のうちボディ領域３０６が形成されなかった領域はドリフト領域３０２ａとなる。【０００９】
続いて、図１１（ｂ）に示すように、ＳｉＯ2層３２４の側壁に接するサイドウォール３２５と、ボディ領域３０６の一部を覆うレジスト層３２３とを形成する。具体的には、ＳｉＯ2層３２４が形成された基板表面にＳｉＯ2膜（図示せず）を堆積し、これをエッチバックすることによってサイドウォール３２５を得る。次いで、基板表面にレジスト膜（図示せず）を形成した後、これをパターニングすることによってレジスト層３２３を形成する。なお、ボディ領域３０６のうちレジスト層３２３で覆われた部分には、後の工程においてコンタクト領域が形成される。【００１０】
次いで、図１１（ｃ）に示すように、ＳｉＯ2層３２４、サイドウォール３２５およびレジスト層３２３をマスクとして、ＳｉＣ層３０２に対する不純物の注入を行い、ソース領域３０８を得る。ＳｉＣ層３０２の表面におけるボディ領域３０６の端部とソース領域３０８の端部との距離Ｌｇは、ＭＩＳＦＥＴの「ゲート長」となる。注入後、マスクとして用いたＳｉＯ2層３２４、サイドウォール３２５およびレジスト層３２３を除去する。【００１１】
続いて、図１１（ｄ）に示すように、ＳｉＣ層３０２の上に、基板表面を覆うレジスト膜３２６を塗布する。この後、公知の露光および現像工程によりレジスト膜３２６のパターニングを行い、ボディ領域３０６のうちコンタクト領域を形成しようとする部分に開口３２６ａを形成する。【００１２】
続いて、図１１（ｅ）に示すように、レジスト層３２６を注入マスクとして用いてＳｉＣ層３０２にｐ型の不純物イオンを注入することにより、ボディ領域３０６の内部にコンタクト領域３０７を得る。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平１１−２６６０１７号公報
【特許文献２】国際公開第２００８／０８７７６３号パンフレット
【特許文献３】国際公開第２００７／１３５９４０号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１４】
特許文献２の方法では、図１１（ｄ）に示す工程で、コンタクト領域３０７を形成するための開口３２６ａを有するレジスト層３２６を新たに形成する。この工程では、フォトリソグラフィー工程の合わせずれが生じるおそれがある。合わせずれとは、レジスト膜に対してフォトマスクの位置がずれることに起因して、不純物を注入する領域等の実際の位置が設計された位置からずれることをいう。以下、この問題について図１２（ａ）、（ｂ）を用いて説明する。【００１５】
図１２（ａ）に示す工程では、コンタクト領域３０７を形成するためのレジスト層３２６をＳｉＣ層３０２の上に塗布する。その後、公知の露光および現像工程によりレジスト膜３２６のパターニングを行う。レジスト膜３２６に形成される開口３２６ａの中心が位置Ｐ１になるように設定された場合、フォトリソグラフィー工程において合わせずれがΔｘだけ生じると、開口３２６ａの中心は位置Ｐ２になる。【００１６】
続いて、図１２（ｂ）に示すように、レジスト膜３２６を注入マスクとして用いて形成されたコンタクト領域３０７’は、本来形成されるべき位置からΔｘだけずれた位置に形成される。このとき、ソース領域３０８とコンタクト領域３０７’との間に重なりが生じる。ソース領域３０８にはｎ型不純物が含まれ、コンタクト領域３０７’にはｐ型不純物が含まれるため、ソース領域３０８とコンタクト領域３０７’とが重なった部分は有効に機能しなくなる。その結果、コンタクト領域３０７’におけるｐ型の導電面の表面積が小さくなるため、ボディ領域３０６のコンタクトを取ることが困難になる。また、ソース領域３０８の面積が小さくなり、コンタクト領域３０７’におけるｎ型の導電面の表面積が小さくなるため、オン抵抗が増大し、オン電流が低減する。このように、合わせずれの大きさがオン抵抗の値に影響を与える結果、ＭＩＳＦＥＴの製品間で、合わせずれに起因するオン抵抗のばらつきが生じ、高い信頼性が得られないという問題が生じる。【００１７】
公知の露光装置を使用する限り、合わせずれを完全に防止することは極めて困難である。例えば、コンタクトアライナーを用いる場合には１〜２μｍ、ステッパーを用いる場合には０．１〜０．２μｍ程度の合わせずれが起こり得る。【００１８】
特許文献３では、ソース電極の導電面の合わせずれが生じた場合であっても、合わせずれが起こりやすい方向にユニットセルのマージンをとることで、合わせズレが生じた場合であっても素子特性の低下を抑制できることが記載されている。しかしながら、特許文献３は、ボディ領域、ソース領域、ｐ+型のコンタクト領域全てを自己整合的に形成する方法を開示するものではない。【００１９】
本発明は、上記事情に鑑みてなされたものであり、その主な目的は、ボディ領域形成後に行われるフォトリソグラフィーの制御性を向上させることにより、フォトリソグラフィーのズレに起因する素子特性の低下とばらつきを抑制することにある。
【課題を解決するための手段】
【００２０】
本発明の半導体素子は、第１導電型の第１半導体層と、前記第１半導体層の表面領域に設けられた第２導電型半導体領域と、前記第２導電型半導体領域内に設けられた第２導電型高濃度領域と、前記第２導電型半導体領域内に設けられた第１導電型半導体領域と、前記第１半導体層の表面に設けられ、前記第１導電型半導体領域および前記第２導電型高濃度領域に接触する導電体層とを備え、前記第１導電型半導体領域は、前記第１半導体層の任意の深さにおいて、前記第２導電型高濃度領域から所定の間隔をあけて前記第２導電型高濃度領域を囲んでおり、前記第２導電型高濃度領域と前記第１導電型半導体領域との間の領域には、前記第２導電型半導体領域の一部が位置している。【００２１】
ある実施形態において、前記第１半導体層は炭化珪素から構成されている。【００２２】
ある実施形態において、半導体素子は、主面に前記第１半導体層が設けられた半導体基板と、前記第１導電型半導体領域の一部と、前記第２導電型半導体領域のうち前記第１導電型半導体領域の周囲を囲む部分と、前記第２導電型半導体領域の外側に位置する前記第１半導体層の一部との上に形成された第２半導体層と、前記第２半導体層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、前記導電体層と電気的に接続された上部配線電極と、前記半導体基板の裏面に形成されたドレイン電極とをさらに備える。【００２３】
ある実施形態において、前記第１半導体層の前記表面において前記第２導電型高濃度領域および前記第１導電型半導体領域は、前記第２導電型半導体領域の中央から同じ方向に同じ距離だけシフトしている。【００２４】
本発明の半導体素子の製造方法は、第１の注入マスク層を用いて、第１導電型の第１半導体層に第２導電型の不純物を注入することにより、前記第１半導体層の表面領域に第２導電型半導体領域を形成する工程（ａ）と、前記第１の注入マスク層および前記第１半導体層を覆い、前記第２導電型半導体領域の一部を露出する開口を有する第２の注入マスク層を形成し、前記第１の注入マスク層および前記第２の注入マスク層を用いて第２導電型の不純物を注入することにより、前記第２導電型半導体領域内に、前記第２導電型半導体領域の不純物濃度よりも高い濃度を有する第２導電型高濃度領域を形成する工程（ｂ）と、前記開口を埋める第３の注入マスク層を形成した後、前記第２の注入マスク層を選択的に除去する工程（ｃ）と、前記第１の注入マスク層の側面に第４の注入マスク層を形成する工程（ｄ）と、前記第１の注入マスク層、前記第３の注入マスク層および前記第４の注入マスク層を用いて第１導電型の不純物を注入することにより、前記第２導電型半導体領域内に第１導電型半導体領域を形成する工程（ｅ）と、前記第１導電型半導体領域および前記第２導電型高濃度領域に接触する導電体層を形成する工程（ｆ）とを包含し、前記工程（ｅ）では、第１導電型半導体領域を、前記第１半導体層の任意の深さにおいて、前記第２導電型半導体領域の外周から間隔をあけて、前記第２導電型高濃度領域を囲むように形成する。【００２５】
ある実施形態において、前記工程（ｄ）では、前記第３の注入マスク層の側面にも前記第４の注入マスク層を形成し、前記工程（ｅ）では、前記第１半導体層の任意の深さにおいて、前記第１導電型半導体領域と前記第２導電型高濃度領域との間に所定の間隔をあける。【００２６】
ある実施形態において、前記工程（ｄ）では、前記第４の注入マスク層として、前記第１の注入マスク層および前記第３の注入マスク層の側面にサイドウォールを形成する。【００２７】
ある実施形態において、前記第１、第２、第３の注入マスク層が、互いに異なる材料から構成されている。【００２８】
ある実施形態において、前記工程（ａ）の前に、前記第１半導体層を半導体基板の上に形成する工程（ｇ）と、前記第１導電型半導体領域の一部と、前記第２導電型半導体領域のうち前記第１導電型半導体領域の周囲を囲む部分と、前記第２導電型半導体領域の外側に位置する前記第１半導体層の一部との上に、第２半導体層を形成する工程（ｈ）と、前記第２半導体層の上にゲート絶縁膜を形成する工程（ｉ）と、前記ゲート絶縁膜上にゲート電極を形成する工程（ｊ）と、前記導電体層と電気的に接続される上部配線電極を形成する工程（ｋ）と、前記半導体基板の裏面に裏面電極を形成する工程（ｌ）とをさらに含む。【００２９】
ある実施形態は、前記工程（ｄ）では、前記第３の注入マスク層の側面にも前記第４の注入マスク層を形成し、前記工程（ｅ）の前に、前記第３の注入マスク層の側面に形成された前記第４の注入マスク層を除去する工程をさらに備える。【００３０】
ある実施形態において、前記工程（ｄ）では、前記第１の注入マスク層および前記第３の注入マスク層を覆うマスク用膜を形成した後、前記マスク用膜に対して異方性エッチングを行うことにより、前記マスク用膜のうち前記第１の注入マスク層の側面および前記第３の注入マスク層の側面に位置する部分のみを残して前記第４の注入マスク層を形成する。
【発明の効果】
【００３１】
本発明によると、フォトリソグラフィー工程で合わせずれが生じても、第２導電型高濃度領域と第１導電型半導体領域の開口（内側の縁部）とは、同じ方向に同じ距離だけシフトする。そのため、第２導電型高濃度領域と第１導電型半導体領域との重なりが生じない。その結果、前記第２導電型半導体領域のコンタクトを確実に取ることができ、電極間のショートやコンタクト不良が発生するのを回避することができる。【００３２】
また、第１導電型半導体領域および第２導電型高濃度領域の有効面積が小さくならないため、オン抵抗が増大しない。また、ＭＩＳＦＥＴの製品間で、合わせずれに起因するオン抵抗のばらつきが生じにくくなるため、高い信頼性が得られる。
【図面の簡単な説明】
【００３３】
【図１】（ａ）〜（ｈ）は、本発明による実施形態のボディ領域６、ソース領域８およびコンタクト領域７を形成する方法を説明するための模式的な工程断面図である。
【図２】（ａ）〜（ｄ）は、本発明による実施形態の変形例の工程断面図である。
【図３】（ａ）は、半導体層２の主面に垂直な方向から見たユニットセル１００を示す図であり、（ｂ）は、ユニットセル１００が集積化された縦型ＭＩＳＦＥＴを示す図である。
【図４】（ａ）〜（ｅ）は、本実施形態のフォトリソグラフィー工程において合わせずれが生じ、コンタクト領域７の位置が設計値からずれて形成される場合を説明するための図である。
【図５】（ａ）、（ｂ）は、本実施形態において合わせずれが生じた場合のソース領域８’およびコンタクト領域７’を示す断面図、平面図である。
【図６】（ａ）、（ｂ）は、従来例において合わせずれが生じた場合のソース領域８’およびコンタクト領域７’を示す断面図および平面図である。
【図７】合わせずれ（Δｘ）が発生することにより変化するソース領域の有効面積（Δｚ）の計算値を示すグラフである。
【図８】（ａ）〜（ｅ）は、第２の実施形態の縦型ＭＩＳＦＥＴの製造工程を示す断面図である。
【図９】（ａ）〜（ｄ）は、第２の実施形態の縦型ＭＩＳＦＥＴの製造工程を示す断面図である。
【図１０】縦型ＭＩＳＦＥＴを例示する断面図である。
【図１１】（ａ）〜（ｅ）は、特許文献２に開示された縦型ＭＩＳＦＥＴの製造工程を示す断面図である。
【図１２】（ａ）、（ｂ）は、図１１（ａ）〜（ｅ）に示す方法で合わせずれが生じた場合を説明するための図である。
【発明を実施するための形態】
【００３４】
以下、図面を参照しながら、本発明の好ましい実施形態を説明する。
【００３５】
（第１の実施形態）
以下、図面を参照しながら、本発明による半導体素子の第１の実施形態を説明する。本実施形態では、本発明の基本的な概念および製造方法について説明する。
【００３６】
まず、ボディ領域、ｐ+型のコンタクト領域およびソース領域の形成工程を説明する。
【００３７】
以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００３８】
まず、図１（ａ）に示すように、半導体基板（図示せず）の上に成長させたｎ型の半導体層（ここではＳｉＣ層）２に対して、第１のマスク層（ここではｐｏｌｙ−Ｓｉ膜）３０を用いてｐ型の不純物を注入することにより、半導体層２の表面領域にｐ型のボディ領域６を形成する。ここで、第１のマスク層３０はｐｏｌｙ−Ｓｉ膜に限定されない。
【００３９】
続いて、図１（ｂ）に示すように、半導体層２および第１のマスク層３０を覆う第２のマスク層（ここではＳｉＯ2膜）３１を形成した後、第２のマスク層３１を覆うレジスト膜（図示せず）を塗布する。この後、公知の露光および現像工程によりレジスト膜にパターンを形成し、レジスト膜をマスクとして第２のマスク層３１の一部に開口３１ａを形成する。開口３１ａは、ボディ領域６のうちコンタクト領域７を形成しようとする部分が露出されるように形成される。次いで、第２のマスク層３１を用いて半導体層２にｐ型の不純物イオンを注入することにより、ボディ領域６の内部にコンタクト領域７を形成する。このとき、ｐ型のボディ領域６にさらにｐ型不純物を注入することによりコンタクト領域７を形成するため、コンタクト領域７のｐ型不純物濃度は、ボディ領域６のｐ型不純物濃度よりも高くなる。また、第２のマスク層３１は第１のマスク層３０に対して選択的に除去できる材質であればよく、ＳｉＯ2膜に限定されない。
【００４０】
続いて、図１（ｃ）に示すように、開口３１ａに露出する半導体層２の上と第２のマスク層３１の上とを覆う第３のマスク層（ここではＳｉＮ膜）３２を形成する。ここで、第３のマスク層３２は、第１のマスク層３０および第２のマスク層３１に対して選択的に除去できる材質であればよく、ＳｉＮ膜に限定されない。
【００４１】
続いて、図１（ｄ）に示すように、公知のＣＭＰ工程により、第２のマスク層３１および第３のマスク３２のうち第１のマスク層３０の上面より上に位置する部分を除去する。
【００４２】
続いて、図１（ｅ）に示すように、第１のマスク層３０および第３のマスク層３２と第２のマスク層３１とのエッチングレートの差を利用して、第２のマスク層３１のみをエッチングによって選択的に除去する。これにより、ボディ領域６の表面の一部を表出させる。エッチングには、希フッ酸など公知のエッチング液を用いることができる。
【００４３】
続いて、図１（ｆ）に示すように、第１のマスク層３０および第３のマスク層３２を覆うように、ＳｉＯ2膜などから構成されるサイドウォール形成用膜３３を堆積する。ここで、サイドウォール形成用膜３３は、ＳｉＯ2膜に限定されない。
【００４４】
続いて、図１（ｇ）に示すように、異方性エッチングを行うことにより、サイドウォール形成用膜３３の除去を深さ方向に進行させる（エッチバック）。これにより、サイドウォール形成用膜３３のうち第１のマスク層３０、第３のマスク層３２の側面に位置する部分のみを残すことにより、第１のマスク層３０の側面にサイドウォール３４、第３のマスク層３２の側面にサイドウォール３４Ａを形成する。
【００４５】
この後、図１（ｈ）に示すように、第１のマスク層３０、第３のマスク層３２、およびサイドウォール３４、３４Ａを注入マスクとして用いて、半導体層２にｎ型の不純物イオンを注入することにより、ボディ領域６の内部にソース領域８を形成する。次いで、第１のマスク層３０、第３のマスク層３２およびサイドウォール３４、３４Ａを完全に除去する。
【００４６】
図１（ｈ）に示す工程では、第１のマスク層３０の側面にサイドウォール３４を設けた状態で不純物イオンを注入する。これにより、ソース領域８が、ボディ領域６内のうち、ボディ領域６の縁（端部）からサイドウォール３４の幅に相当する間隔だけ離れた位置に形成される。一方、第３のマスク層３２の側面にサイドウォール３４Ａが設けられた状態で不純物イオンを注入することにより、ソース領域８は、コンタクト領域７からサイドウォール３４Ａの幅に相当する間隔だけ離れた位置に形成される。ここで、図１（ｇ）において形成されるサイドウォール３４、３４Ａの幅（図１（ｇ）に示される断面において、基板の上面に平行な方向の幅）は互いに等しい。そのため、図１（ｈ）に示すコンタクト領域７からソース領域８までの間隔（サイドウォール３４Ａの幅）は、ボディ領域６の縁（端部）から、そのボディ領域６内に形成されたソース領域８までの距離（サイドウォール３４の幅）と等しくなる。
【００４７】
なお、図１（ｇ）に示す工程では、サイドウォール形成用膜３３に対してエッチバックを行うことにより、第３のマスク層３２の側面にサイドウォール３４Ａが残っている。本実施形態では、サイドウォール３４Ａを除去した後にソース領域８を形成するためのイオン注入を行ってもよい。この場合、図１（ｇ）に示す工程においてサイドウォール３４、３４Ａを形成した後に、図２（ａ）に示す工程において、第１のマスク層３０、第３のマスク層３２およびサイドウォール３４、３４Ａを覆うレジストマスク４０を形成する。次に、図２（ｂ）に示す工程において、レジストマスクに対して露光および現像を行うことにより、例えば、サイドウォール３４Ａおよび第３のマスク層３２を露出する開口を形成する。その後、図２（ｃ）に示すように、サイドウォール３４Ａのみが選択的に除去される条件でエッチングを行うことにより、サイドウォール３４Ａが除去される。例えば、サイドウォール３４Ａがシリコン酸化物であり、第３のマスク層３２がシリコン窒化物である場合、シリコン酸化物のみが選択的に除去されるエッチング液（希フッ酸など）を用いてエッチングを行えばよい。その後、図２（ｄ）に示すように、イオン注入を行うことにより、ソース領域８を形成する。この方法では、サイドウォール３４Ａを除去した後にイオン注入を行うことにより、コンタクト領域７とソース領域８とが接するように形成される。この場合、第３のマスク層３２の側面にサイドウォール３４Ａを形成した場合と比較して、ソース領域８の面積（半導体層２の主面に垂直な方向から見た面積）を大きくすることができる。
【００４８】
図３（ａ）に、半導体層２の主面に垂直な方向から見たユニットセル１００を示す。半導体層２の主面に垂直な方向から見たボディ領域６は、１辺が７μｍ程度の正方形の平面形状を有する。ソース領域８は１辺が６μｍの正方形の平面形状を有しており、ソース領域８は、ボディ領域６の内部に、ボディ領域６の縁部から間隔をあけて設けられている。さらに、ソース領域８の内側には、正方形の平面形状を有するコンタクト領域７が配置されている。コンタクト領域７の中心からソース領域８までの距離Ａ（コンタクト領域７の中心からコンタクト領域７の頂点までの距離）は例えば１μｍである。半導体層２の主面に垂直な方向からみて、コンタクト領域７の正方形の対角線の延びる方向が、ボディ領域６およびソース領域８の正方形の４辺の延びる方向と一致するようにそれぞれの領域が配置されている。ソース領域８は、所定の間隔をあけてコンタクト領域７の周囲を囲んでおり、コンタクト領域７とソース領域８との間の領域には、ボディ領域６の一部が位置している。この配置関係は、半導体層２の任意の深さ（コンタクト領域７およびソース領域８が設けられている範囲内の深さ）において成り立っている。なお、ボディ領域６の端部とソース領域８の端部との距離であるゲート長Ｌｇは略均一であり、０．５μｍ程度である。
【００４９】
図３（ｂ）に示すように、縦型ＭＩＳＦＥＴはユニットセル１００を集積化した構造を有している。ユニットセル１００の配列ピッチは、ボディ領域６の配列ピッチＰと同様である。ここでは、ボディ領域６は、９．６μｍのピッチＰで行方向に配列され、かつ、行毎に行方向に沿って１／２ピッチずらして配置されている。ＳｉＣ層２に垂直な方向から見て、隣接するボディ領域６の間の距離Ｂは３μｍ程度である。
【００５０】
本実施形態においても、第２のマスク層を形成した後のフォトリソグラフィー工程において合わせずれが生じ、コンタクト領域７の位置が設計値からずれて形成される可能性がある。この問題について、図４（ａ）から（ｅ）を参照しながら以下に詳しく説明する。なお、簡単のため、図１（ａ）から（ｈ）と同様の構成要素には同じ参照符号を付し、その説明を省略する。
【００５１】
図１（ａ）に示す工程でボディ領域６を形成した後、図４（ａ）に示すように、半導体層２および第１のマスク層３０の上に第２のマスク層（ここではＳｉＯ2膜）３１を形成する。次に、図４（ｂ）に示すように、第２のマスク層３１の上にレジスト膜３１ｂを塗布する。その後、図４（ｃ）に示すように、公知の露光および現像工程によりレジスト膜３１ｂのパターニングを行うことにより、レジスト膜３１ｂに開口３１ｃを形成する。続いて、図４（ｄ）に示すように、レジスト膜３１ｂをマスクとしてエッチングを行うことにより、第２のマスク層３１に開口３１ａを形成する。その後、第２のマスク層３１を用いてｐ型不純物のイオン注入を行うことにより、ボディ領域６内にコンタクト領域７’を形成する。
【００５２】
図４（ｃ）に示す工程においてレジスト膜３１ｂの露光および現像が行われるとき、開口３１ｃの中心が位置Ｐ１に配置されるように位置合わせされる。しかしながら、合わせずれが生じ、開口３１ｃの中心が位置Ｐ１からΔｘだけシフトした位置Ｐ２に配置された場合、図４（ｄ）に示すように、第２のマスク層３１の開口３１ａの中心も位置Ｐ２に配置される。その結果、コンタクト層７’の中心も位置Ｐ２に配置される。
【００５３】
図４（ｄ）に示す工程で開口３１ａが位置Ｐ２に配置されると、図４（ｅ）に示すソース領域８’の形成工程において、第３のマスク層３２も同じ位置に配置される。この状態で、第３のマスク層３２とその側面に形成されたサイドウォール３４ｂ、３４ｃとを用いてイオン注入を行うと、ソース領域８’も、本来形成されるべき位置からΔｘだけシフトした位置に形成される。具体的には、コンタクト領域７’の左側に位置するソース領域８ａの右端がΔｘ、右側に位置するソース領域８ｂの左端がΔｘだけシフトした位置に形成される。
【００５４】
図５（ａ）、（ｂ）は、本実施形態において合わせずれが生じた場合のソース領域８’およびコンタクト領域７’を示す断面図および平面図である。図５（ａ）、（ｂ）に示すように、本実施形態によると、合わせずれが生じた場合、コンタクト領域７’とソース領域８’とは、ボディ領域６の中央から同じ方向に同じ距離だけシフトしている。そのため、コンタクト領域７’とソース領域８’との重なりが生じず、コンタクト領域７’の左側のソース領域８ａの幅Ｗｓａと右側のソース領域８ｂの幅Ｗｓｂの合計は、ソース領域８の設計幅Ｗｓに等しくなる。
【００５５】
ここで、合わせずれΔｘがさらに大きくなった場合について説明する。合わせずれΔｘがさらに大きくなると、図４（ｅ）に示す工程において、ソース領域８ａを形成するためのサイドウォール３４ａ、３４ｂが互いに重なる場合がある。互いに重なったサイドウォール３４ａ、３４ｂを用いてイオン注入を行った場合には、ソース領域８ａが形成されない。このようにサイドウォール３４ａ、３４ｂが互いに重なる場合には、重なりの度合いによって、ソース領域８ｂの幅Ｗｓｂが変動し、ソース領域８の設計幅Ｗｓからのずれが生じる。そのため、合わせずれΔｘは、サイドウォール３４ａ、３４ｂが互いに重ならない範囲内の値であることが好ましい。サイドウォール３４ａ、３４ｂが互いに重ならない範囲内であれば、合わせずれΔｘがどの程度生じても幅Ｗｓａと幅Ｗｓｂとの合計は変化しないため、本願発明の目的を達成することができる。サイドウォール３４ａ、３４ｂが互いに重なる場合には、ソース領域８ａが形成されないため、ゲート長Ｌｇ（ボディ領域６の端部とソース領域８の端部との距離）が一定の値ではなくなる。言い換えると、ゲート長Ｌｇが一定の値を示す場合には、サイドウォール３４ａ、３４ｂの重なりは生じていないため、ソース領域の合計の幅は変化しない。そのため、ゲート長Ｌｇが一定の値を示す場合には、本願発明の目的を達成することができると言うことができる。
【００５６】
図６（ａ）、（ｂ）は、従来例において合わせずれが生じた場合のソース領域３０８およびコンタクト領域３０７’を示す断面図および平面図である。図６（ａ）、（ｂ）に示す構造は、図１１（ａ）から（ｅ）に示す方法によって形成された半導体素子の構造を示している。図６（ａ）、（ｂ）に示すように、合わせずれ（Δｘ）が発生することにより、ソース領域３０８とコンタクト領域３０７’とが重なる部分が有効に機能しなくなる。
【００５７】
図７は、合わせずれ（Δｘ）が発生することにより変化するソース領域の有効面積（Δｚ）の計算値である。従来例は、特許文献２に開示された方法を用いた場合（図１１（ａ）から（ｅ）に示す）の計算値である。図７に示すように、従来例では、合わせずれ（Δｘ）が大きくなればソース領域３０８の有効面積が縮小していく。一方、本実施形態による方法では、合わせずれが大きくなってもソース領域８の有効面積は変化しない。このように本実施形態では、ソース領域８の有効面積が設計値よりも小さくなることによるコンタクト抵抗の増大を抑制できる。
【００５８】
なお、上記においては、コンタクト領域７’がｘ方向にずれる場合について説明したが、コンタクト領域７’が−ｘ方向、または、ｘ方向に直交するｙ方向や−ｙ方向にずれる場合でも同様である。
【００５９】
本実施形態では、フォトリソグラフィー工程で合わせずれが生じても、コンタクト領域７’とソース領域８’の開口（内側の縁部）とは、同じ方向に同じ距離だけシフトする。そのため、コンタクト領域７’とソース領域８’との重なりが生じない。その結果、ボディ領域６のコンタクトを確実に取ることができ、電極間のショートやコンタクト不良が発生するのを回避することができる。
【００６０】
また、ソース領域８およびコンタクト領域７’の有効面積が小さくならないため、オン抵抗が増大しない。また、ＭＩＳＦＥＴの製品間で、合わせずれに起因するオン抵抗のばらつきが生じにくくなるため、高い信頼性が得られる。
【００６１】
（第２の実施形態）
以下、図面を参照しながら、本発明による半導体素子の第２の実施形態を説明する。上述した第１の実施形態の基本的な概念を適用することにより、各種の半導体素子を作製することができる。本実施形態では、ＳｉＣ半導体を用いて、多数のユニットセルから構成されるｎチャネル型の縦型パワーＭＩＳＦＥＴを製造する方法を説明する。
【００６２】
図８（ａ）〜（ｅ）、図９（ａ）〜（ｄ）は、本実施形態の縦型ＭＩＳＦＥＴの製造工程を示す断面図である。
【００６３】
まず、図８（ａ）に示すように、ＳｉＣ基板１の上に成長させたＳｉＣ層２に対して、第１のマスク層３０を設ける。ここでは、第１のマスク層３０は、例えば、多結晶シリコン（ｐｏｌｙ−Ｓｉ）を用いて形成され、ボディ領域形成用の注入マスクとして機能する。ここで、第１のマスク層３０はｐｏｌｙ−Ｓｉ膜に限定されない。
【００６４】
ＳｉＣ基板１としては、例えば、主面が（０００１）から［１１−２０］（１１２バー０）方向に８度のオフ角度がついた直径７６ｍｍの４Ｈ−ＳｉＣ基板を用いる。このＳｉＣ基板の導電型はｎ型で、キャリア濃度は７×１０18ｃｍ-3である。ＳｉＣ層２は、ＣＶＤ法を用いて、ｎ型の不純物（ここでは窒素）のｉｎ−ｓｉｔｕドーピングを行いながら、基板上にエピタキシャル成長させることにより形成できる。ＳｉＣ層２の厚さは約１５μｍであり、不純物（窒素）濃度は約５×１０15ｃｍ-3である。なお、ＳｉＣ基板とＳｉＣ層２との間に、バッファ層として、ＳｉＣ層２よりも高濃度で不純物を含むＳｉＣ層を形成してもよい。なお、ＳｉＣ基板のキャリア濃度、ＳｉＣ層２の厚さ、不純物濃度はこれに限定されない。
【００６５】
第１のマスク層３０は、ＳｉＣ層２の上にｐｏｌｙ−Ｓｉ膜を堆積した後、公知のフォトリソグラフィーおよびエッチングを用いてこれらの膜をパターニングすることによって形成できる。得られた第１のマスク層３０は、ＳｉＣ層２のうちボディ領域となる領域を規定する開口部３０ａを有している。なお、第１のマスク層３０を構成する材料は、この後の工程で使われるマスク層とのエッチング選択比を考慮して適宜選択される。
【００６６】
次に、第１のマスク層３０の上方からＳｉＣ層２に対してｐ型の不純物イオンの注入を行う。これにより、ＳｉＣ層２のうち不純物イオンが注入された領域にｐ型のボディ領域（深さｄ：例えば１．５μｍ〜２μｍ）６が形成される。また、ＳｉＣ層２のうち不純物イオンが注入されずに残った領域は、ｎ型のドリフト領域２ａとなる。なお、ｐ型のボディ領域６の深さはこれに限定されない。
【００６７】
本実施形態では、ｐ型の不純物イオンとして、アルミニウムイオンを用いる。ここでは、アルミニウムイオンの注入は、エネルギーを変化させながら多段階で行い、注入時の最大エネルギーは例えば３５０ｋｅＶ程度とする。なお、ＳｉＣのような半導体材料では不純物の拡散係数が小さいので、ＳｉＣ層２におけるアルミニウムイオンの注入深さによってボディ領域６の深さｄが決まる。従って、注入時のエネルギーは、形成しようとするボディ領域６の深さｄに応じて適宜選択される。イオン注入の際の基板温度は、１００℃から５００℃の範囲内で調整されてもよいし、室温であってもよい。
【００６８】
続いて、図８（ｂ）に示すように、ＳｉＣ層２および第１のマスク層３０の上に第２のマスク層３１を形成する。ここでは、第２のマスク層３１はＳｉＯ2膜を用いて形成され、コンタクト領域形成用の注入マスクとして用いられる。第２のマスク層３１を形成した後、基板表面を覆うレジスト膜（図示せず）を塗布する。この後、公知の露光および現像工程によりレジスト膜のパターニングを行い、公知のエッチングを用いてボディ領域６のうちコンタクト領域を形成しようとする部分に開口部３１ａを有するマスク層を形成する。後に、エッチングを行うことにより、第１のマスク層３０を残し、第２のマスク層３１を選択的に除去する工程を行うため、第２のマスク層３１としては、第１のマスク層３０とのエッチング選択比が異なる材料を用いる。第２のマスク層３１を構成する材料はＳｉＯ2膜に限定されない。
【００６９】
その後、第２のマスク層３１を用いてｐ型の不純物イオン（例えばアルミニウムイオン）をＳｉＣ層２に多段階で注入することにより、ｐ+型のコンタクト領域７を得る。
【００７０】
続いて、図８（ｃ）に示すように、ＳｉＣ層２および第２のマスク層３１の上に第３のマスク層３２を形成する。ここでは、第３のマスク層３２はＳｉＮ膜を用いて形成される。後に、エッチングを行うことにより、第３のマスク層３２を残し、第２のマスク層３１を選択的に除去する工程を行うため、第３のマスク層３２としては、第２のマスク層３１とのエッチング選択比が異なる材料を用いる。第３のマスク層３２を構成する材料はＳｉＮ膜に限定されない。
【００７１】
続いて、図８（ｄ）に示すように、公知のＣＭＰ工程により、第２のマスク層３１と第３のマスク層３２のうち第１のマスク層３０の上面より上に位置している部分を除去する。ここで、第２のマスク層３１および第３のマスク層３２の一部を除去する方法は、第１のマスク層３０の上面より上に位置している部分を選択的に除去できる方法であれば、ＣＭＰに限定されない。
【００７２】
続いて、図８（ｅ）に示すように、希フッ酸など公知のエッチング液を用いて第２のマスク層３１を選択的に除去することにより、ボディ領域６の表面の一部を表出させる。このエッチングによって第１のマスク層３０および第３のマスク層３２は除去されず、半導体層２の表面に残る。
【００７３】
続いて、図９（ａ）に示すように、第１のマスク層３０および第３のマスク層３２を覆うようにＳｉＯ2膜などから構成されるサイドウォール形成用膜３３を堆積する。ここで、サイドウォール形成用膜３３は、ＳｉＯ2膜に限定されない。
【００７４】
続いて、図９（ｂ）に示すように、堆積したサイドウォール形成用膜３３をＣＨＦ3等のガスを用いた公知のドライエッチングを用いてエッチバックすることによって、第１のマスク層３０と第３のマスク層３２の側壁にサイドウォール３４（幅：例えば０．５μｍ）を形成する。この後、第１のマスク層３０、第３のマスク層３２およびサイドウォール３４を注入マスクとして用いて、半導体層２にｎ型の不純物イオン（例えば、窒素イオンやリンイオン）を注入することにより、ボディ領域６の内部にソース領域８（深さ：例えば０．５μｍ〜１μｍ）を形成する。この方法によると、合わせずれが生じた場合にも、ソース領域８とコンタクト領域７が重ならないため、ソース領域８の幅は、露光マスクの設計幅に等しくなる。なお、ソース領域８の深さはこれに限定されない。
【００７５】
次いで、公知のエッチングを用いて第１のマスク層３０、第３のマスク層３２およびサイドウォール３４を完全に除去する。
【００７６】
続いて、ＳｉＣ層２に注入した不純物イオンを活性化させるために、例えば１５００℃以上１８００℃以下の温度で活性化アニールを行う。例えば、アニール後のボディ領域６の不純物濃度は２×１０18ｃｍ-3、ソース領域８の不純物濃度は５×１０19ｃｍ-3、コンタクト領域７の不純物濃度は５×１０19ｃｍ-3である。ただし、後述するチャネル層の形成を行わない場合には、しきい値を制御するために、ボディ領域６のうちゲート絶縁膜と接する面の近傍で、不純物濃度を他の部分よりも低くする（例えば不純物濃度：約１×１０17ｃｍ-3）ことが好ましい。ボディ領域６、ソース領域８、コンタクト領域７の不純物濃度はこれに限定されない。
【００７７】
続いて、図９（ｃ）に示すように、公知の方法により、チャネル層３、ゲート絶縁膜４、ゲート電極１０、ソース電極９を形成する。
【００７８】
チャネル層３は、ＣＶＤ法を用いて、不純物（窒素）のｉｎ−ｓｉｔｕドーピングを行いながら、ＳｉＣ層２の全面にＳｉＣをエピタキシャル成長させた後、得られたＳｉＣ成長層をパターニングすることにより形成できる。チャネル層３は、ソース領域８の一部と、ボディ領域６のうちソース領域８の周囲を囲む部分と、ボディ領域６の外側に位置するドリフト領域２ａの一部との上に形成されている。また、ＳｉＣ層２の表面において、ソース電極９を形成しようとする領域にはチャネル層３が形成されていないことが好ましい。チャネル層３の厚さは約０．２μｍ、平均不純物濃度は約１×１０17ｃｍ-3である。チャネル層３をエピタキシャル成長によって形成すると、チャネル部分の表面平坦性を向上できるので、チャネル移動度を向上できるとともに、しきい値の制御が容易になるという利点がある。なお、チャネル層３の厚さ、不純物濃度はこれに限定されない。
【００７９】
ゲート絶縁膜４は、チャネル層３の表面を熱酸化することによって形成され、その厚さは約０．０７μｍである。この熱酸化工程では、基板の裏面にも酸化膜が形成されるため、熱酸化工程の後にこの酸化膜を除去する。ゲート電極１０は、ゲート絶縁膜４の表面にｐｏｌｙ−Ｓｉ膜を堆積し、パターニングを行うことによって形成できる。ゲート絶縁膜４およびゲート電極１０は、図示するように、チャネル層３を挟んで、１つのボディ領域６の内部から、ボディ領域間のドリフト領域２ａを跨いで隣接するボディ領域６の内部までを覆っている。なお、ゲート絶縁膜４の厚さはこれに限定されない。また、熱酸化膜と堆積絶縁膜の組み合わせでもよい。
【００８０】
ソース電極９は、ソース領域８およびコンタクト領域７に対してオーミック接合を形成している。このようなソース電極９は、例えば、ソース領域８およびコンタクト領域７に接するようにチタン金属層を形成した後、９５０℃程度の加熱処理を行うことによって得られる。
【００８１】
次に、図９（ｄ）に示すように、公知の方法により、ゲート電極１０を覆う層間絶縁膜１１を形成する。層間絶縁膜１１としては、例えばＳｉＯ2膜を用いることができる。上記方法のように、ソース電極９を形成した後に層間絶縁膜１１を形成してもよいし、層間絶縁膜１１を形成した後に、層間絶縁膜１１に形成したコンタクトホール内にソース電極９を設けてもよい。
【００８２】
その後、層間絶縁膜１１に形成されたコンタクトホール内に、ソース電極９と接する上部配線１２を形成する。
【００８３】
また、ＳｉＣ基板１の裏面上にチタン金属層を堆積し、ソース電極９を形成する際と同様の加熱処理を行うことにより、ドレイン電極５を形成する。以上の工程により、縦型ＭＩＳＦＥＴを形成することができる。
【００８４】
本実施形態では、フォトリソグラフィー工程で合わせずれが生じても、コンタクト領域７とソース領域８の開口（内側の縁部）とは、同じ方向に同じ距離だけシフトする。そのため、コンタクト領域７とソース領域８との重なりが生じない。その結果、ボディ領域６のコンタクトを確実に取ることができ、電極間のショートやコンタクト不良が発生するのを回避することができる。
【００８５】
また、ソース領域８およびコンタクト領域７の有効面積が小さくならないため、オン抵抗が増大しない。また、ＭＩＳＦＥＴの製品間で、合わせずれに起因するオン抵抗のばらつきが生じにくくなるため、高い信頼性が得られる。
【００８６】
以上の実施の形態において、第１のマスク層、第２のマスク層、第３のマスク層、サイドウォール、半導体層（ＳｉＣ層）、ボディ領域、コンタクト領域、ソース領域、チャネル層、ソース電極、上部配線、およびドレイン電極が、本発明における、第１の注入マスク層、第２の注入マスク層、第３の注入マスク層、第４の注入マスク層、第１半導体層、第２導電型半導体領域、第２導電型高濃度領域、第１導電型半導体領域、第２半導体層、導電体層、上部配線電極、および裏面電極にそれぞれ相当する。
【００８７】
以上、第１、第２の実施形態を用いて、本発明の好ましい形態について説明したが、本明細書における「半導体素子」は、例えば縦型ＭＩＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下、ＩＧＢＴと称する。）などの半導体素子を広く含む。半導体層としては、特に限定されず、シリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ）や、それらよりもバンドギャップの大きい炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体であってもよい。
【００８８】
なお、本実施形態の説明においては、ｎチャネル型のＭＩＳＦＥＴを例に説明したが、ｐチャネル型のＭＩＳＦＥＴであっても同様の効果が得られる。
【００８９】
また、所定の導電型のＳｉＣ半導体基板にこれと同じ導電型のＳｉＣ成長層をエピタキシャル成長することによりＭＩＳＦＥＴを作製しているが、ＳｉＣ成長層と異なる導電型のＳｉＣ半導体基板を用いる方法により、ＩＧＢＴを作製しても本発明の効果が得られる。
【００９０】
また、主面が４Ｈ−ＳｉＣ（０００１）オフ面である基板を用いたが、主面が４Ｈ−ＳｉＣ（０００１）オフ面以外の面である基板を用いても良く、４Ｈ−ＳｉＣ以外のポリタイプのＳｉＣ基板を用いても良い。さらには、ＳｉＣ以外の半導体材料を用いても良い。
【００９１】
本実施形態におけるチャネル層３は単一のエピタキシャル層であってもよいし、不純物濃度の異なる積層構造を有していてもよいが、チャネル層３の不純物濃度は、ゲート電極１０とソース電極９との間の電位差がゼロボルトの状態で略空乏化するように選択されることが好ましい。
【００９２】
なお、本実施形態におけるチャネル層３は、エピタキシャル成長によって形成されたエピチャネル層であるが、代わりに、ＳｉＣ層２に対するイオン注入により注入チャネル層を形成してもよい。あるいは、チャネル層３を形成せずに、ゲート電圧を印加することにより、ドリフト領域２ａとソース領域８との間におけるボディ領域６の表面領域にチャネル（反転層）を形成してもよい。
【００９３】
さらに、上記実施形態では、ＳｉＣ層２と同じ導電型のＳｉＣ基板１を用いてＭＩＳＦＥＴを製造しているが、ＳｉＣ層２と異なる導電型のＳｉＣ基板を用いてＩＧＢＴを製造することもできる。ＩＧＢＴを製造する場合でも、上記実施形態で説明した方法と同様に、ボディ領域（ウェル領域）を形成した後に自己整合プロセスを利用することにより、ソース領域（エミッタ領域またはコレクタ領域）とコンタクト領域とのズレが抑制され、ソース領域とソース電極（エミッタ電極またはコレクタ電極）との面積変化を小さくできるので、オン抵抗やオン電流の低下を低減することが可能になる。
【００９４】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。
【産業上の利用可能性】
【００９５】
本発明は、量産化に適した簡便なプロセスによって素子特性の低下およびばらつきを抑制することができるため、縦型ＭＩＳＦＥＴやＩＧＢＴなどの縦型の半導体素子、およびそのような半導体素子を含む装置に広く適用できる。
【符号の説明】
【００９６】
１                    ＳｉＣ基板
２                    ＳｉＣ層
２ａ                  ドリフト領域
３                    チャネル領域
４                    ゲート絶縁膜
５                    ドレイン電極
６                    ボディ領域
７、７’              コンタクト領域
８、８'、８ａ、８ｂ   ソース領域
９                    ソース電極
１０                  ゲート電極
１１                  層間絶縁膜
１２                  上部配線
３０            第１のマスク層
３３            サイドウォール形成用膜
３１            第２のマスク層
３２                  第３のマスク層
３４、３４ａ、３４ｂ、３４ｃ、３４Ａ    サイドウォール
４０                    レジストマスク
１００                ユニットセル
【図１】
2011013364.tif 000003
【図２】
2011013364.tif 000004
【図３】
2011013364.tif 000005
【図４】
2011013364.tif 000006
【図５】
2011013364.tif 000007
【図６】
2011013364.tif 000008
【図７】
2011013364.tif 000009
【図８】
2011013364.tif 000010
【図９】
2011013364.tif 000011
【図１０】
2011013364.tif 000012
【図１１】
2011013364.tif 000013
【図１２】
2011013364.tif 000014
【手続補正書】
【提出日】平成22年12月16日(2010.12.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の注入マスク層を用いて、第１導電型の第１半導体層に第２導電型の不純物を注入することにより、前記第１半導体層の表面領域に第２導電型半導体領域を形成する工程（ａ）と、
前記第１の注入マスク層および前記第１半導体層を覆い、前記第２導電型半導体領域の一部を露出する開口を有する第２の注入マスク層を形成し、前記第１の注入マスク層および前記第２の注入マスク層を用いて第２導電型の不純物を注入することにより、前記第２導電型半導体領域内に、前記第２導電型半導体領域の不純物濃度よりも高い濃度を有する第２導電型高濃度領域を形成する工程（ｂ）と、
前記開口を埋める第３の注入マスク層を形成した後、前記第２の注入マスク層を選択的に除去する工程（ｃ）と、
前記第１の注入マスク層の側面および前記第３の注入マスク層の側面に第４の注入マスク層を形成する工程（ｄ）と、
前記第１の注入マスク層、前記第３の注入マスク層および前記第４の注入マスク層を用いて第１導電型の不純物を注入することにより、前記第２導電型半導体領域内に第１導電型半導体領域を形成する工程（ｅ）と、
前記第１導電型半導体領域および前記第２導電型高濃度領域に接触する導電体層を形成する工程（ｆ）とを包含し、
前記工程（ｅ）では、第１導電型半導体領域を、前記第１半導体層の任意の深さにおいて、前記第２導電型半導体領域の外周から間隔をあけて、前記第２導電型高濃度領域を囲むように形成し、
前記工程（ｅ）の前に、前記第３の注入マスク層の側面に形成された前記第４の注入マスク層を除去する工程をさらに備える、半導体素子の製造方法。
【請求項２】
（削除）
【請求項３】
前記工程（ｄ）では、前記第４の注入マスク層として、前記第１の注入マスク層および前記第３の注入マスク層の側面にサイドウォールを形成する、請求項１に記載の半導体素子の製造方法。
【請求項４】
前記第１、第２、第３の注入マスク層が、互いに異なる材料から構成される請求項１または３に記載の半導体素子の製造方法。
【請求項５】
前記工程（ａ）の前に、前記第１半導体層を半導体基板の上に形成する工程（ｇ）と、
前記第１導電型半導体領域の一部と、前記第２導電型半導体領域のうち前記第１導電型半導体領域の周囲を囲む部分と、前記第２導電型半導体領域の外側に位置する前記第１半導体層の一部との上に、第２半導体層を形成する工程（ｈ）と、
前記第２半導体層の上にゲート絶縁膜を形成する工程（ｉ）と、
前記ゲート絶縁膜上にゲート電極を形成する工程（ｊ）と、
前記導電体層と電気的に接続される上部配線電極を形成する工程（ｋ）と、
前記半導体基板の裏面に裏面電極を形成する工程（ｌ）とをさらに含む請求項１、３及び４のいずれかに記載の半導体素子の製造方法。
【請求項６】
（削除）
【請求項７】
前記工程（ｄ）では、前記第１の注入マスク層および前記第３の注入マスク層を覆うマスク用膜を形成した後、前記マスク用膜に対して異方性エッチングを行うことにより、前記マスク用膜のうち前記第１の注入マスク層の側面および前記第３の注入マスク層の側面に位置する部分のみを残して前記第４の注入マスク層を形成する、請求項１に記載の半導体素子の製造方法。
【請求項８】
前記第１半導体層は炭化珪素から構成されている、請求項１、３から５および７のいずれかに記載の半導体素子の製造方法。
【手続補正書】
【提出日】平成23年1月26日(2011.1.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関する。特に、高耐圧、大電流用に使用される、炭化硅素を用いたパワー半導体デバイスに関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。中でも、スイッチング素子や整流素子などのパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。
【０００３】
ＳｉＣを用いたパワー素子のうち代表的なスイッチング素子は金属−絶縁体−半導体電界効果トランジスタ（metal-insulator-semiconductor field effect transistor：以下、ＭＩＳＦＥＴと略称する）や金属−半導体電界効果トランジスタ（metal-semiconductor field effect transistor、ＭＥＳＦＥＴ）である。このようなスイッチング素子では、ゲート電極に印加する電圧によって、数Ａ（アンペア）以上のドレイン電流が流れるオン状態と、ドレイン電流がゼロとなるオフ状態とをスイッチングすることができる。また、ＳｉＣによれば、オフ状態のとき、数百Ｖ以上の高耐圧を実現できる。
【０００４】
ＳｉＣを用いたスイッチング素子の構造は、例えば特許文献１に提案されている。以下、図面を参照しながら、この文献に提案された縦型ＭＩＳＦＥＴの構造を説明する。
【０００５】
図１０は縦型ＭＩＳＦＥＴを例示する断面図である。
【０００６】
ＳｉＣ基板１０１の上に形成されたＳｉＣ層１０２には、ドリフト領域１０２ａ、ｐ型ボディ（ウェル）領域１０６、ソース領域１０８およびコンタクト領域１０７が形成されている。ＳｉＣ層１０２の表面における隣接するボディ領域１０６の間にはチャネル層１０３が形成されている。チャネル層１０３の上にはゲート絶縁膜１０４を介してゲート電極１１０が設けられている。ゲート電極１１０は層間絶縁膜１１１で覆われている。また、ソース領域１０８およびコンタクト領域１０７は、ＳｉＣ層１０２の上に設けられたソース電極１０９と電気的に接続されている。ソース電極１０９は、層間絶縁膜１１１に形成されたコンタクトホールを介して、層間絶縁膜１１１の上に設けられた上部配線１１２と電気的に接続されている。一方、ＳｉＣ基板１０１の裏面にはドレイン電極１０５が形成されている。図１０に示すようなＳｉＣパワーＭＩＳＦＥＴでは、ＳｉＣ層１０２の厚さを小さくすることができるため、ドリフト抵抗を大幅に低減できる。
【０００７】
図１０に示すＳｉＣパワーＭＩＳＦＥＴの製造方法は、例えば特許文献２に開示されている。図１１（ａ）〜（ｅ）は、特許文献２に開示された製造工程を示す断面図である。なお、ＭＩＳＦＥＴは、典型的には、基板上に配列された多数のユニットセルから構成されており、各ユニットセルはボディ領域によって規定される。図１１（ａ）〜（ｅ）は、そのようなユニットセルのうち隣接するユニットセルの一部のみを示している。
【０００８】
まず、図１１（ａ）に示すように、基板（図示せず）の上に成長させたＳｉＣ層３０２の上にＳｉＯ2層３２４を形成した後、これをマスクとして、ＳｉＣ層３０２に不純物イオンを注入する。これにより、ＳｉＣ層３０２に複数のボディ領域３０６が形成され、ＳｉＣ層３０２のうちボディ領域３０６が形成されなかった領域はドリフト領域３０２ａとなる。
【０００９】
続いて、図１１（ｂ）に示すように、ＳｉＯ2層３２４の側壁に接するサイドウォール３２５と、ボディ領域３０６の一部を覆うレジスト層３２３とを形成する。具体的には、ＳｉＯ2層３２４が形成された基板表面にＳｉＯ2膜（図示せず）を堆積し、これをエッチバックすることによってサイドウォール３２５を得る。次いで、基板表面にレジスト膜（図示せず）を形成した後、これをパターニングすることによってレジスト層３２３を形成する。なお、ボディ領域３０６のうちレジスト層３２３で覆われた部分には、後の工程においてコンタクト領域が形成される。
【００１０】
次いで、図１１（ｃ）に示すように、ＳｉＯ2層３２４、サイドウォール３２５およびレジスト層３２３をマスクとして、ＳｉＣ層３０２に対する不純物の注入を行い、ソース領域３０８を得る。ＳｉＣ層３０２の表面におけるボディ領域３０６の端部とソース領域３０８の端部との距離Ｌｇは、ＭＩＳＦＥＴの「ゲート長」となる。注入後、マスクとして用いたＳｉＯ2層３２４、サイドウォール３２５およびレジスト層３２３を除去する。
【００１１】
続いて、図１１（ｄ）に示すように、ＳｉＣ層３０２の上に、基板表面を覆うレジスト膜３２６を塗布する。この後、公知の露光および現像工程によりレジスト膜３２６のパターニングを行い、ボディ領域３０６のうちコンタクト領域を形成しようとする部分に開口３２６ａを形成する。
【００１２】
続いて、図１１（ｅ）に示すように、レジスト層３２６を注入マスクとして用いてＳｉＣ層３０２にｐ型の不純物イオンを注入することにより、ボディ領域３０６の内部にコンタクト領域３０７を得る。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平１１−２６６０１７号公報
【特許文献２】国際公開第２００８／０８７７６３号パンフレット
【特許文献３】国際公開第２００７／１３５９４０号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１４】
特許文献２の方法では、図１１（ｄ）に示す工程で、コンタクト領域３０７を形成するための開口３２６ａを有するレジスト層３２６を新たに形成する。この工程では、フォトリソグラフィー工程の合わせずれが生じるおそれがある。合わせずれとは、レジスト膜に対してフォトマスクの位置がずれることに起因して、不純物を注入する領域等の実際の位置が設計された位置からずれることをいう。以下、この問題について図１２（ａ）、（ｂ）を用いて説明する。
【００１５】
図１２（ａ）に示す工程では、コンタクト領域３０７を形成するためのレジスト層３２６をＳｉＣ層３０２の上に塗布する。その後、公知の露光および現像工程によりレジスト膜３２６のパターニングを行う。レジスト膜３２６に形成される開口３２６ａの中心が位置Ｐ１になるように設定された場合、フォトリソグラフィー工程において合わせずれがΔｘだけ生じると、開口３２６ａの中心は位置Ｐ２になる。
【００１６】
続いて、図１２（ｂ）に示すように、レジスト膜３２６を注入マスクとして用いて形成されたコンタクト領域３０７’は、本来形成されるべき位置からΔｘだけずれた位置に形成される。このとき、ソース領域３０８とコンタクト領域３０７’との間に重なりが生じる。ソース領域３０８にはｎ型不純物が含まれ、コンタクト領域３０７’にはｐ型不純物が含まれるため、ソース領域３０８とコンタクト領域３０７’とが重なった部分は有効に機能しなくなる。その結果、コンタクト領域３０７’におけるｐ型の導電面の表面積が小さくなるため、ボディ領域３０６のコンタクトを取ることが困難になる。また、ソース領域３０８の面積が小さくなり、コンタクト領域３０７’におけるｎ型の導電面の表面積が小さくなるため、オン抵抗が増大し、オン電流が低減する。このように、合わせずれの大きさがオン抵抗の値に影響を与える結果、ＭＩＳＦＥＴの製品間で、合わせずれに起因するオン抵抗のばらつきが生じ、高い信頼性が得られないという問題が生じる。
【００１７】
公知の露光装置を使用する限り、合わせずれを完全に防止することは極めて困難である。例えば、コンタクトアライナーを用いる場合には１〜２μｍ、ステッパーを用いる場合には０．１〜０．２μｍ程度の合わせずれが起こり得る。
【００１８】
特許文献３では、ソース電極の導電面の合わせずれが生じた場合であっても、合わせずれが起こりやすい方向にユニットセルのマージンをとることで、合わせズレが生じた場合であっても素子特性の低下を抑制できることが記載されている。しかしながら、特許文献３は、ボディ領域、ソース領域、ｐ+型のコンタクト領域全てを自己整合的に形成する方法を開示するものではない。
【００１９】
本発明は、上記事情に鑑みてなされたものであり、その主な目的は、ボディ領域形成後に行われるフォトリソグラフィーの制御性を向上させることにより、フォトリソグラフィーのズレに起因する素子特性の低下とばらつきを抑制することにある。
【課題を解決するための手段】
【００２０】
本発明の半導体素子は、第１導電型の第１半導体層と、前記第１半導体層の表面領域に設けられた第２導電型半導体領域と、前記第２導電型半導体領域内に設けられた第２導電型高濃度領域と、前記第２導電型半導体領域内に設けられた第１導電型半導体領域と、前記第１半導体層の表面に設けられ、前記第１導電型半導体領域および前記第２導電型高濃度領域に接触する導電体層とを備え、前記第１導電型半導体領域は、前記第１半導体層の任意の深さにおいて、前記第２導電型高濃度領域から所定の間隔をあけて前記第２導電型高濃度領域を囲んでおり、前記第２導電型高濃度領域と前記第１導電型半導体領域との間の領域には、前記第２導電型半導体領域の一部が位置している。
【００２１】
ある実施形態において、前記第１半導体層は炭化珪素から構成されている。
【００２２】
ある実施形態において、半導体素子は、主面に前記第１半導体層が設けられた半導体基板と、前記第１導電型半導体領域の一部と、前記第２導電型半導体領域のうち前記第１導電型半導体領域の周囲を囲む部分と、前記第２導電型半導体領域の外側に位置する前記第１半導体層の一部との上に形成された第２半導体層と、前記第２半導体層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、前記導電体層と電気的に接続された上部配線電極と、前記半導体基板の裏面に形成されたドレイン電極とをさらに備える。
【００２３】
ある実施形態において、前記第１半導体層の前記表面において前記第２導電型高濃度領域および前記第１導電型半導体領域は、前記第２導電型半導体領域の中央から同じ方向に同じ距離だけシフトしている。
【００２４】
本発明の半導体素子の製造方法は、第１の注入マスク層を用いて、第１導電型の第１半導体層に第２導電型の不純物を注入することにより、前記第１半導体層の表面領域に第２導電型半導体領域を形成する工程（ａ）と、前記第１の注入マスク層および前記第１半導体層を覆い、前記第２導電型半導体領域の一部を露出する開口を有する第２の注入マスク層を形成し、前記第１の注入マスク層および前記第２の注入マスク層を用いて第２導電型の不純物を注入することにより、前記第２導電型半導体領域内に、前記第２導電型半導体領域の不純物濃度よりも高い濃度を有する第２導電型高濃度領域を形成する工程（ｂ）と、前記開口を埋める第３の注入マスク層を形成した後、前記第２の注入マスク層を選択的に除去する工程（ｃ）と、前記第１の注入マスク層の側面に第４の注入マスク層を形成する工程（ｄ）と、前記第１の注入マスク層、前記第３の注入マスク層および前記第４の注入マスク層を用いて第１導電型の不純物を注入することにより、前記第２導電型半導体領域内に第１導電型半導体領域を形成する工程（ｅ）と、前記第１導電型半導体領域および前記第２導電型高濃度領域に接触する導電体層を形成する工程（ｆ）とを包含し、前記工程（ｅ）では、第１導電型半導体領域を、前記第１半導体層の任意の深さにおいて、前記第２導電型半導体領域の外周から間隔をあけて、前記第２導電型高濃度領域を囲むように形成する。
【００２５】
ある実施形態において、前記工程（ｄ）では、前記第３の注入マスク層の側面にも前記第４の注入マスク層を形成し、前記工程（ｅ）では、前記第１半導体層の任意の深さにおいて、前記第１導電型半導体領域と前記第２導電型高濃度領域との間に所定の間隔をあける。
【００２６】
ある実施形態において、前記工程（ｄ）では、前記第４の注入マスク層として、前記第１の注入マスク層および前記第３の注入マスク層の側面にサイドウォールを形成する。
【００２７】
ある実施形態において、前記第１、第２、第３の注入マスク層が、互いに異なる材料から構成されている。
【００２８】
ある実施形態において、前記工程（ａ）の前に、前記第１半導体層を半導体基板の上に形成する工程（ｇ）と、前記第１導電型半導体領域の一部と、前記第２導電型半導体領域のうち前記第１導電型半導体領域の周囲を囲む部分と、前記第２導電型半導体領域の外側に位置する前記第１半導体層の一部との上に、第２半導体層を形成する工程（ｈ）と、前記第２半導体層の上にゲート絶縁膜を形成する工程（ｉ）と、前記ゲート絶縁膜上にゲート電極を形成する工程（ｊ）と、前記導電体層と電気的に接続される上部配線電極を形成する工程（ｋ）と、前記半導体基板の裏面に裏面電極を形成する工程（ｌ）とをさらに含む。
【００２９】
ある実施形態は、前記工程（ｄ）では、前記第３の注入マスク層の側面にも前記第４の注入マスク層を形成し、前記工程（ｅ）の前に、前記第３の注入マスク層の側面に形成された前記第４の注入マスク層を除去する工程をさらに備える。
【００３０】
ある実施形態において、前記工程（ｄ）では、前記第１の注入マスク層および前記第３の注入マスク層を覆うマスク用膜を形成した後、前記マスク用膜に対して異方性エッチングを行うことにより、前記マスク用膜のうち前記第１の注入マスク層の側面および前記第３の注入マスク層の側面に位置する部分のみを残して前記第４の注入マスク層を形成する。
【発明の効果】
【００３１】
本発明によると、フォトリソグラフィー工程で合わせずれが生じても、第２導電型高濃度領域と第１導電型半導体領域の開口（内側の縁部）とは、同じ方向に同じ距離だけシフトする。そのため、第２導電型高濃度領域と第１導電型半導体領域との重なりが生じない。その結果、前記第２導電型半導体領域のコンタクトを確実に取ることができ、電極間のショートやコンタクト不良が発生するのを回避することができる。
【００３２】
また、第１導電型半導体領域および第２導電型高濃度領域の有効面積が小さくならないため、オン抵抗が増大しない。また、ＭＩＳＦＥＴの製品間で、合わせずれに起因するオン抵抗のばらつきが生じにくくなるため、高い信頼性が得られる。
【図面の簡単な説明】
【００３３】
【図１】（ａ）〜（ｈ）は、本発明による実施形態のボディ領域６、ソース領域８およびコンタクト領域７を形成する方法を説明するための模式的な工程断面図である。
【図２】（ａ）〜（ｄ）は、本発明による実施形態の変形例の工程断面図である。
【図３】（ａ）は、半導体層２の主面に垂直な方向から見たユニットセル１００を示す図であり、（ｂ）は、ユニットセル１００が集積化された縦型ＭＩＳＦＥＴを示す図である。
【図４】（ａ）〜（ｅ）は、本実施形態のフォトリソグラフィー工程において合わせずれが生じ、コンタクト領域７の位置が設計値からずれて形成される場合を説明するための図である。
【図５】（ａ）、（ｂ）は、本実施形態において合わせずれが生じた場合のソース領域８’およびコンタクト領域７’を示す断面図、平面図である。
【図６】（ａ）、（ｂ）は、従来例において合わせずれが生じた場合のソース領域８’およびコンタクト領域７’を示す断面図および平面図である。
【図７】合わせずれ（Δｘ）が発生することにより変化するソース領域の有効面積（Δｚ）の計算値を示すグラフである。
【図８】（ａ）〜（ｅ）は、第２の実施形態の縦型ＭＩＳＦＥＴの製造工程を示す断面図である。
【図９】（ａ）〜（ｄ）は、第２の実施形態の縦型ＭＩＳＦＥＴの製造工程を示す断面図である。
【図１０】縦型ＭＩＳＦＥＴを例示する断面図である。
【図１１】（ａ）〜（ｅ）は、特許文献２に開示された縦型ＭＩＳＦＥＴの製造工程を示す断面図である。
【図１２】（ａ）、（ｂ）は、図１１（ａ）〜（ｅ）に示す方法で合わせずれが生じた場合を説明するための図である。
【発明を実施するための形態】
【００３４】
以下、図面を参照しながら、本発明の好ましい実施形態を説明する。
【００３５】
（第１の実施形態）
以下、図面を参照しながら、本発明による半導体素子の第１の実施形態を説明する。本実施形態では、本発明の基本的な概念および製造方法について説明する。
【００３６】
まず、ボディ領域、ｐ+型のコンタクト領域およびソース領域の形成工程を説明する。
【００３７】
以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００３８】
まず、図１（ａ）に示すように、半導体基板（図示せず）の上に成長させたｎ型の半導体層（ここではＳｉＣ層）２に対して、第１のマスク層（ここではｐｏｌｙ−Ｓｉ膜）３０を用いてｐ型の不純物を注入することにより、半導体層２の表面領域にｐ型のボディ領域６を形成する。ここで、第１のマスク層３０はｐｏｌｙ−Ｓｉ膜に限定されない。
【００３９】
続いて、図１（ｂ）に示すように、半導体層２および第１のマスク層３０を覆う第２のマスク層（ここではＳｉＯ2膜）３１を形成した後、第２のマスク層３１を覆うレジスト膜（図示せず）を塗布する。この後、公知の露光および現像工程によりレジスト膜にパターンを形成し、レジスト膜をマスクとして第２のマスク層３１の一部に開口３１ａを形成する。開口３１ａは、ボディ領域６のうちコンタクト領域７を形成しようとする部分が露出されるように形成される。次いで、第２のマスク層３１を用いて半導体層２にｐ型の不純物イオンを注入することにより、ボディ領域６の内部にコンタクト領域７を形成する。このとき、ｐ型のボディ領域６にさらにｐ型不純物を注入することによりコンタクト領域７を形成するため、コンタクト領域７のｐ型不純物濃度は、ボディ領域６のｐ型不純物濃度よりも高くなる。また、第２のマスク層３１は第１のマスク層３０に対して選択的に除去できる材質であればよく、ＳｉＯ2膜に限定されない。
【００４０】
続いて、図１（ｃ）に示すように、開口３１ａに露出する半導体層２の上と第２のマスク層３１の上とを覆う第３のマスク層（ここではＳｉＮ膜）３２を形成する。ここで、第３のマスク層３２は、第１のマスク層３０および第２のマスク層３１に対して選択的に除去できる材質であればよく、ＳｉＮ膜に限定されない。
【００４１】
続いて、図１（ｄ）に示すように、公知のＣＭＰ工程により、第２のマスク層３１および第３のマスク３２のうち第１のマスク層３０の上面より上に位置する部分を除去する。
【００４２】
続いて、図１（ｅ）に示すように、第１のマスク層３０および第３のマスク層３２と第２のマスク層３１とのエッチングレートの差を利用して、第２のマスク層３１のみをエッチングによって選択的に除去する。これにより、ボディ領域６の表面の一部を表出させる。エッチングには、希フッ酸など公知のエッチング液を用いることができる。
【００４３】
続いて、図１（ｆ）に示すように、第１のマスク層３０および第３のマスク層３２を覆うように、ＳｉＯ2膜などから構成されるサイドウォール形成用膜３３を堆積する。ここで、サイドウォール形成用膜３３は、ＳｉＯ2膜に限定されない。
【００４４】
続いて、図１（ｇ）に示すように、異方性エッチングを行うことにより、サイドウォール形成用膜３３の除去を深さ方向に進行させる（エッチバック）。これにより、サイドウォール形成用膜３３のうち第１のマスク層３０、第３のマスク層３２の側面に位置する部分のみを残すことにより、第１のマスク層３０の側面にサイドウォール３４、第３のマスク層３２の側面にサイドウォール３４Ａを形成する。
【００４５】
この後、図１（ｈ）に示すように、第１のマスク層３０、第３のマスク層３２、およびサイドウォール３４、３４Ａを注入マスクとして用いて、半導体層２にｎ型の不純物イオンを注入することにより、ボディ領域６の内部にソース領域８を形成する。次いで、第１のマスク層３０、第３のマスク層３２およびサイドウォール３４、３４Ａを完全に除去する。
【００４６】
図１（ｈ）に示す工程では、第１のマスク層３０の側面にサイドウォール３４を設けた状態で不純物イオンを注入する。これにより、ソース領域８が、ボディ領域６内のうち、ボディ領域６の縁（端部）からサイドウォール３４の幅に相当する間隔だけ離れた位置に形成される。一方、第３のマスク層３２の側面にサイドウォール３４Ａが設けられた状態で不純物イオンを注入することにより、ソース領域８は、コンタクト領域７からサイドウォール３４Ａの幅に相当する間隔だけ離れた位置に形成される。ここで、図１（ｇ）において形成されるサイドウォール３４、３４Ａの幅（図１（ｇ）に示される断面において、基板の上面に平行な方向の幅）は互いに等しい。そのため、図１（ｈ）に示すコンタクト領域７からソース領域８までの間隔（サイドウォール３４Ａの幅）は、ボディ領域６の縁（端部）から、そのボディ領域６内に形成されたソース領域８までの距離（サイドウォール３４の幅）と等しくなる。
【００４７】
なお、図１（ｇ）に示す工程では、サイドウォール形成用膜３３に対してエッチバックを行うことにより、第３のマスク層３２の側面にサイドウォール３４Ａが残っている。本実施形態では、サイドウォール３４Ａを除去した後にソース領域８を形成するためのイオン注入を行ってもよい。この場合、図１（ｇ）に示す工程においてサイドウォール３４、３４Ａを形成した後に、図２（ａ）に示す工程において、第１のマスク層３０、第３のマスク層３２およびサイドウォール３４、３４Ａを覆うレジストマスク４０を形成する。次に、図２（ｂ）に示す工程において、レジストマスクに対して露光および現像を行うことにより、例えば、サイドウォール３４Ａおよび第３のマスク層３２を露出する開口を形成する。その後、図２（ｃ）に示すように、サイドウォール３４Ａのみが選択的に除去される条件でエッチングを行うことにより、サイドウォール３４Ａが除去される。例えば、サイドウォール３４Ａがシリコン酸化物であり、第３のマスク層３２がシリコン窒化物である場合、シリコン酸化物のみが選択的に除去されるエッチング液（希フッ酸など）を用いてエッチングを行えばよい。その後、図２（ｄ）に示すように、イオン注入を行うことにより、ソース領域８を形成する。この方法では、サイドウォール３４Ａを除去した後にイオン注入を行うことにより、コンタクト領域７とソース領域８とが接するように形成される。この場合、第３のマスク層３２の側面にサイドウォール３４Ａを形成した場合と比較して、ソース領域８の面積（半導体層２の主面に垂直な方向から見た面積）を大きくすることができる。
【００４８】
図３（ａ）に、半導体層２の主面に垂直な方向から見たユニットセル１００を示す。半導体層２の主面に垂直な方向から見たボディ領域６は、１辺が７μｍ程度の正方形の平面形状を有する。ソース領域８は１辺が６μｍの正方形の平面形状を有しており、ソース領域８は、ボディ領域６の内部に、ボディ領域６の縁部から間隔をあけて設けられている。さらに、ソース領域８の内側には、正方形の平面形状を有するコンタクト領域７が配置されている。コンタクト領域７の中心からソース領域８までの距離Ａ（コンタクト領域７の中心からコンタクト領域７の頂点までの距離）は例えば１μｍである。半導体層２の主面に垂直な方向からみて、コンタクト領域７の正方形の対角線の延びる方向が、ボディ領域６およびソース領域８の正方形の４辺の延びる方向と一致するようにそれぞれの領域が配置されている。ソース領域８は、所定の間隔をあけてコンタクト領域７の周囲を囲んでおり、コンタクト領域７とソース領域８との間の領域には、ボディ領域６の一部が位置している。この配置関係は、半導体層２の任意の深さ（コンタクト領域７およびソース領域８が設けられている範囲内の深さ）において成り立っている。なお、ボディ領域６の端部とソース領域８の端部との距離であるゲート長Ｌｇは略均一であり、０．５μｍ程度である。
【００４９】
図３（ｂ）に示すように、縦型ＭＩＳＦＥＴはユニットセル１００を集積化した構造を有している。ユニットセル１００の配列ピッチは、ボディ領域６の配列ピッチＰと同様である。ここでは、ボディ領域６は、９．６μｍのピッチＰで行方向に配列され、かつ、行毎に行方向に沿って１／２ピッチずらして配置されている。ＳｉＣ層２に垂直な方向から見て、隣接するボディ領域６の間の距離Ｂは３μｍ程度である。
【００５０】
本実施形態においても、第２のマスク層を形成した後のフォトリソグラフィー工程において合わせずれが生じ、コンタクト領域７の位置が設計値からずれて形成される可能性がある。この問題について、図４（ａ）から（ｅ）を参照しながら以下に詳しく説明する。なお、簡単のため、図１（ａ）から（ｈ）と同様の構成要素には同じ参照符号を付し、その説明を省略する。
【００５１】
図１（ａ）に示す工程でボディ領域６を形成した後、図４（ａ）に示すように、半導体層２および第１のマスク層３０の上に第２のマスク層（ここではＳｉＯ2膜）３１を形成する。次に、図４（ｂ）に示すように、第２のマスク層３１の上にレジスト膜３１ｂを塗布する。その後、図４（ｃ）に示すように、公知の露光および現像工程によりレジスト膜３１ｂのパターニングを行うことにより、レジスト膜３１ｂに開口３１ｃを形成する。続いて、図４（ｄ）に示すように、レジスト膜３１ｂをマスクとしてエッチングを行うことにより、第２のマスク層３１に開口３１ａを形成する。その後、第２のマスク層３１を用いてｐ型不純物のイオン注入を行うことにより、ボディ領域６内にコンタクト領域７’を形成する。
【００５２】
図４（ｃ）に示す工程においてレジスト膜３１ｂの露光および現像が行われるとき、開口３１ｃの中心が位置Ｐ１に配置されるように位置合わせされる。しかしながら、合わせずれが生じ、開口３１ｃの中心が位置Ｐ１からΔｘだけシフトした位置Ｐ２に配置された場合、図４（ｄ）に示すように、第２のマスク層３１の開口３１ａの中心も位置Ｐ２に配置される。その結果、コンタクト層７’の中心も位置Ｐ２に配置される。
【００５３】
図４（ｄ）に示す工程で開口３１ａが位置Ｐ２に配置されると、図４（ｅ）に示すソース領域８’の形成工程において、第３のマスク層３２も同じ位置に配置される。この状態で、第３のマスク層３２とその側面に形成されたサイドウォール３４ｂ、３４ｃとを用いてイオン注入を行うと、ソース領域８’も、本来形成されるべき位置からΔｘだけシフトした位置に形成される。具体的には、コンタクト領域７’の左側に位置するソース領域８ａの右端がΔｘ、右側に位置するソース領域８ｂの左端がΔｘだけシフトした位置に形成される。
【００５４】
図５（ａ）、（ｂ）は、本実施形態において合わせずれが生じた場合のソース領域８’およびコンタクト領域７’を示す断面図および平面図である。図５（ａ）、（ｂ）に示すように、本実施形態によると、合わせずれが生じた場合、コンタクト領域７’とソース領域８’とは、ボディ領域６の中央から同じ方向に同じ距離だけシフトしている。そのため、コンタクト領域７’とソース領域８’との重なりが生じず、コンタクト領域７’の左側のソース領域８ａの幅Ｗｓａと右側のソース領域８ｂの幅Ｗｓｂの合計は、ソース領域８の設計幅Ｗｓに等しくなる。
【００５５】
ここで、合わせずれΔｘがさらに大きくなった場合について説明する。合わせずれΔｘがさらに大きくなると、図４（ｅ）に示す工程において、ソース領域８ａを形成するためのサイドウォール３４ａ、３４ｂが互いに重なる場合がある。互いに重なったサイドウォール３４ａ、３４ｂを用いてイオン注入を行った場合には、ソース領域８ａが形成されない。このようにサイドウォール３４ａ、３４ｂが互いに重なる場合には、重なりの度合いによって、ソース領域８ｂの幅Ｗｓｂが変動し、ソース領域８の設計幅Ｗｓからのずれが生じる。そのため、合わせずれΔｘは、サイドウォール３４ａ、３４ｂが互いに重ならない範囲内の値であることが好ましい。サイドウォール３４ａ、３４ｂが互いに重ならない範囲内であれば、合わせずれΔｘがどの程度生じても幅Ｗｓａと幅Ｗｓｂとの合計は変化しないため、本願発明の目的を達成することができる。サイドウォール３４ａ、３４ｂが互いに重なる場合には、ソース領域８ａが形成されないため、ゲート長Ｌｇ（ボディ領域６の端部とソース領域８の端部との距離）が一定の値ではなくなる。言い換えると、ゲート長Ｌｇが一定の値を示す場合には、サイドウォール３４ａ、３４ｂの重なりは生じていないため、ソース領域の合計の幅は変化しない。そのため、ゲート長Ｌｇが一定の値を示す場合には、本願発明の目的を達成することができると言うことができる。
【００５６】
図６（ａ）、（ｂ）は、従来例において合わせずれが生じた場合のソース領域３０８およびコンタクト領域３０７’を示す断面図および平面図である。図６（ａ）、（ｂ）に示す構造は、図１１（ａ）から（ｅ）に示す方法によって形成された半導体素子の構造を示している。図６（ａ）、（ｂ）に示すように、合わせずれ（Δｘ）が発生することにより、ソース領域３０８とコンタクト領域３０７’とが重なる部分が有効に機能しなくなる。
【００５７】
図７は、合わせずれ（Δｘ）が発生することにより変化するソース領域の有効面積（Δｚ）の計算値である。従来例は、特許文献２に開示された方法を用いた場合（図１１（ａ）から（ｅ）に示す）の計算値である。図７に示すように、従来例では、合わせずれ（Δｘ）が大きくなればソース領域３０８の有効面積が縮小していく。一方、本実施形態による方法では、合わせずれが大きくなってもソース領域８の有効面積は変化しない。このように本実施形態では、ソース領域８の有効面積が設計値よりも小さくなることによるコンタクト抵抗の増大を抑制できる。
【００５８】
なお、上記においては、コンタクト領域７’がｘ方向にずれる場合について説明したが、コンタクト領域７’が−ｘ方向、または、ｘ方向に直交するｙ方向や−ｙ方向にずれる場合でも同様である。
【００５９】
本実施形態では、フォトリソグラフィー工程で合わせずれが生じても、コンタクト領域７’とソース領域８’の開口（内側の縁部）とは、同じ方向に同じ距離だけシフトする。そのため、コンタクト領域７’とソース領域８’との重なりが生じない。その結果、ボディ領域６のコンタクトを確実に取ることができ、電極間のショートやコンタクト不良が発生するのを回避することができる。
【００６０】
また、ソース領域８およびコンタクト領域７’の有効面積が小さくならないため、オン抵抗が増大しない。また、ＭＩＳＦＥＴの製品間で、合わせずれに起因するオン抵抗のばらつきが生じにくくなるため、高い信頼性が得られる。
【００６１】
（第２の実施形態）
以下、図面を参照しながら、本発明による半導体素子の第２の実施形態を説明する。上述した第１の実施形態の基本的な概念を適用することにより、各種の半導体素子を作製することができる。本実施形態では、ＳｉＣ半導体を用いて、多数のユニットセルから構成されるｎチャネル型の縦型パワーＭＩＳＦＥＴを製造する方法を説明する。
【００６２】
図８（ａ）〜（ｅ）、図９（ａ）〜（ｄ）は、本実施形態の縦型ＭＩＳＦＥＴの製造工程を示す断面図である。
【００６３】
まず、図８（ａ）に示すように、ＳｉＣ基板１の上に成長させたＳｉＣ層２に対して、第１のマスク層３０を設ける。ここでは、第１のマスク層３０は、例えば、多結晶シリコン（ｐｏｌｙ−Ｓｉ）を用いて形成され、ボディ領域形成用の注入マスクとして機能する。ここで、第１のマスク層３０はｐｏｌｙ−Ｓｉ膜に限定されない。
【００６４】
ＳｉＣ基板１としては、例えば、主面が（０００１）から［１１−２０］（１１２バー０）方向に８度のオフ角度がついた直径７６ｍｍの４Ｈ−ＳｉＣ基板を用いる。このＳｉＣ基板の導電型はｎ型で、キャリア濃度は７×１０18ｃｍ-3である。ＳｉＣ層２は、ＣＶＤ法を用いて、ｎ型の不純物（ここでは窒素）のｉｎ−ｓｉｔｕドーピングを行いながら、基板上にエピタキシャル成長させることにより形成できる。ＳｉＣ層２の厚さは約１５μｍであり、不純物（窒素）濃度は約５×１０15ｃｍ-3である。なお、ＳｉＣ基板とＳｉＣ層２との間に、バッファ層として、ＳｉＣ層２よりも高濃度で不純物を含むＳｉＣ層を形成してもよい。なお、ＳｉＣ基板のキャリア濃度、ＳｉＣ層２の厚さ、不純物濃度はこれに限定されない。
【００６５】
第１のマスク層３０は、ＳｉＣ層２の上にｐｏｌｙ−Ｓｉ膜を堆積した後、公知のフォトリソグラフィーおよびエッチングを用いてこれらの膜をパターニングすることによって形成できる。得られた第１のマスク層３０は、ＳｉＣ層２のうちボディ領域となる領域を規定する開口部３０ａを有している。なお、第１のマスク層３０を構成する材料は、この後の工程で使われるマスク層とのエッチング選択比を考慮して適宜選択される。
【００６６】
次に、第１のマスク層３０の上方からＳｉＣ層２に対してｐ型の不純物イオンの注入を行う。これにより、ＳｉＣ層２のうち不純物イオンが注入された領域にｐ型のボディ領域（深さｄ：例えば１．５μｍ〜２μｍ）６が形成される。また、ＳｉＣ層２のうち不純物イオンが注入されずに残った領域は、ｎ型のドリフト領域２ａとなる。なお、ｐ型のボディ領域６の深さはこれに限定されない。
【００６７】
本実施形態では、ｐ型の不純物イオンとして、アルミニウムイオンを用いる。ここでは、アルミニウムイオンの注入は、エネルギーを変化させながら多段階で行い、注入時の最大エネルギーは例えば３５０ｋｅＶ程度とする。なお、ＳｉＣのような半導体材料では不純物の拡散係数が小さいので、ＳｉＣ層２におけるアルミニウムイオンの注入深さによってボディ領域６の深さｄが決まる。従って、注入時のエネルギーは、形成しようとするボディ領域６の深さｄに応じて適宜選択される。イオン注入の際の基板温度は、１００℃から５００℃の範囲内で調整されてもよいし、室温であってもよい。
【００６８】
続いて、図８（ｂ）に示すように、ＳｉＣ層２および第１のマスク層３０の上に第２のマスク層３１を形成する。ここでは、第２のマスク層３１はＳｉＯ2膜を用いて形成され、コンタクト領域形成用の注入マスクとして用いられる。第２のマスク層３１を形成した後、基板表面を覆うレジスト膜（図示せず）を塗布する。この後、公知の露光および現像工程によりレジスト膜のパターニングを行い、公知のエッチングを用いてボディ領域６のうちコンタクト領域を形成しようとする部分に開口部３１ａを有するマスク層を形成する。後に、エッチングを行うことにより、第１のマスク層３０を残し、第２のマスク層３１を選択的に除去する工程を行うため、第２のマスク層３１としては、第１のマスク層３０とのエッチング選択比が異なる材料を用いる。第２のマスク層３１を構成する材料はＳｉＯ2膜に限定されない。
【００６９】
その後、第２のマスク層３１を用いてｐ型の不純物イオン（例えばアルミニウムイオン）をＳｉＣ層２に多段階で注入することにより、ｐ+型のコンタクト領域７を得る。
【００７０】
続いて、図８（ｃ）に示すように、ＳｉＣ層２および第２のマスク層３１の上に第３のマスク層３２を形成する。ここでは、第３のマスク層３２はＳｉＮ膜を用いて形成される。後に、エッチングを行うことにより、第３のマスク層３２を残し、第２のマスク層３１を選択的に除去する工程を行うため、第３のマスク層３２としては、第２のマスク層３１とのエッチング選択比が異なる材料を用いる。第３のマスク層３２を構成する材料はＳｉＮ膜に限定されない。
【００７１】
続いて、図８（ｄ）に示すように、公知のＣＭＰ工程により、第２のマスク層３１と第３のマスク層３２のうち第１のマスク層３０の上面より上に位置している部分を除去する。ここで、第２のマスク層３１および第３のマスク層３２の一部を除去する方法は、第１のマスク層３０の上面より上に位置している部分を選択的に除去できる方法であれば、ＣＭＰに限定されない。
【００７２】
続いて、図８（ｅ）に示すように、希フッ酸など公知のエッチング液を用いて第２のマスク層３１を選択的に除去することにより、ボディ領域６の表面の一部を表出させる。このエッチングによって第１のマスク層３０および第３のマスク層３２は除去されず、半導体層２の表面に残る。
【００７３】
続いて、図９（ａ）に示すように、第１のマスク層３０および第３のマスク層３２を覆うようにＳｉＯ2膜などから構成されるサイドウォール形成用膜３３を堆積する。ここで、サイドウォール形成用膜３３は、ＳｉＯ2膜に限定されない。
【００７４】
続いて、図９（ｂ）に示すように、堆積したサイドウォール形成用膜３３をＣＨＦ3等のガスを用いた公知のドライエッチングを用いてエッチバックすることによって、第１のマスク層３０と第３のマスク層３２の側壁にサイドウォール３４（幅：例えば０．５μｍ）を形成する。この後、第１のマスク層３０、第３のマスク層３２およびサイドウォール３４を注入マスクとして用いて、半導体層２にｎ型の不純物イオン（例えば、窒素イオンやリンイオン）を注入することにより、ボディ領域６の内部にソース領域８（深さ：例えば０．５μｍ〜１μｍ）を形成する。この方法によると、合わせずれが生じた場合にも、ソース領域８とコンタクト領域７が重ならないため、ソース領域８の幅は、露光マスクの設計幅に等しくなる。なお、ソース領域８の深さはこれに限定されない。
【００７５】
次いで、公知のエッチングを用いて第１のマスク層３０、第３のマスク層３２およびサイドウォール３４を完全に除去する。
【００７６】
続いて、ＳｉＣ層２に注入した不純物イオンを活性化させるために、例えば１５００℃以上１８００℃以下の温度で活性化アニールを行う。例えば、アニール後のボディ領域６の不純物濃度は２×１０18ｃｍ-3、ソース領域８の不純物濃度は５×１０19ｃｍ-3、コンタクト領域７の不純物濃度は５×１０19ｃｍ-3である。ただし、後述するチャネル層の形成を行わない場合には、しきい値を制御するために、ボディ領域６のうちゲート絶縁膜と接する面の近傍で、不純物濃度を他の部分よりも低くする（例えば不純物濃度：約１×１０17ｃｍ-3）ことが好ましい。ボディ領域６、ソース領域８、コンタクト領域７の不純物濃度はこれに限定されない。
【００７７】
続いて、図９（ｃ）に示すように、公知の方法により、チャネル層３、ゲート絶縁膜４、ゲート電極１０、ソース電極９を形成する。
【００７８】
チャネル層３は、ＣＶＤ法を用いて、不純物（窒素）のｉｎ−ｓｉｔｕドーピングを行いながら、ＳｉＣ層２の全面にＳｉＣをエピタキシャル成長させた後、得られたＳｉＣ成長層をパターニングすることにより形成できる。チャネル層３は、ソース領域８の一部と、ボディ領域６のうちソース領域８の周囲を囲む部分と、ボディ領域６の外側に位置するドリフト領域２ａの一部との上に形成されている。また、ＳｉＣ層２の表面において、ソース電極９を形成しようとする領域にはチャネル層３が形成されていないことが好ましい。チャネル層３の厚さは約０．２μｍ、平均不純物濃度は約１×１０17ｃｍ-3である。チャネル層３をエピタキシャル成長によって形成すると、チャネル部分の表面平坦性を向上できるので、チャネル移動度を向上できるとともに、しきい値の制御が容易になるという利点がある。なお、チャネル層３の厚さ、不純物濃度はこれに限定されない。
【００７９】
ゲート絶縁膜４は、チャネル層３の表面を熱酸化することによって形成され、その厚さは約０．０７μｍである。この熱酸化工程では、基板の裏面にも酸化膜が形成されるため、熱酸化工程の後にこの酸化膜を除去する。ゲート電極１０は、ゲート絶縁膜４の表面にｐｏｌｙ−Ｓｉ膜を堆積し、パターニングを行うことによって形成できる。ゲート絶縁膜４およびゲート電極１０は、図示するように、チャネル層３を挟んで、１つのボディ領域６の内部から、ボディ領域間のドリフト領域２ａを跨いで隣接するボディ領域６の内部までを覆っている。なお、ゲート絶縁膜４の厚さはこれに限定されない。また、熱酸化膜と堆積絶縁膜の組み合わせでもよい。
【００８０】
ソース電極９は、ソース領域８およびコンタクト領域７に対してオーミック接合を形成している。このようなソース電極９は、例えば、ソース領域８およびコンタクト領域７に接するようにチタン金属層を形成した後、９５０℃程度の加熱処理を行うことによって得られる。
【００８１】
次に、図９（ｄ）に示すように、公知の方法により、ゲート電極１０を覆う層間絶縁膜１１を形成する。層間絶縁膜１１としては、例えばＳｉＯ2膜を用いることができる。上記方法のように、ソース電極９を形成した後に層間絶縁膜１１を形成してもよいし、層間絶縁膜１１を形成した後に、層間絶縁膜１１に形成したコンタクトホール内にソース電極９を設けてもよい。
【００８２】
その後、層間絶縁膜１１に形成されたコンタクトホール内に、ソース電極９と接する上部配線１２を形成する。
【００８３】
また、ＳｉＣ基板１の裏面上にチタン金属層を堆積し、ソース電極９を形成する際と同様の加熱処理を行うことにより、ドレイン電極５を形成する。以上の工程により、縦型ＭＩＳＦＥＴを形成することができる。
【００８４】
本実施形態では、フォトリソグラフィー工程で合わせずれが生じても、コンタクト領域７とソース領域８の開口（内側の縁部）とは、同じ方向に同じ距離だけシフトする。そのため、コンタクト領域７とソース領域８との重なりが生じない。その結果、ボディ領域６のコンタクトを確実に取ることができ、電極間のショートやコンタクト不良が発生するのを回避することができる。
【００８５】
また、ソース領域８およびコンタクト領域７の有効面積が小さくならないため、オン抵抗が増大しない。また、ＭＩＳＦＥＴの製品間で、合わせずれに起因するオン抵抗のばらつきが生じにくくなるため、高い信頼性が得られる。
【００８６】
以上の実施の形態において、第１のマスク層、第２のマスク層、第３のマスク層、サイドウォール、半導体層（ＳｉＣ層）、ボディ領域、コンタクト領域、ソース領域、チャネル層、ソース電極、上部配線、およびドレイン電極が、本発明における、第１の注入マスク層、第２の注入マスク層、第３の注入マスク層、第４の注入マスク層、第１半導体層、第２導電型半導体領域、第２導電型高濃度領域、第１導電型半導体領域、第２半導体層、導電体層、上部配線電極、および裏面電極にそれぞれ相当する。
【００８７】
以上、第１、第２の実施形態を用いて、本発明の好ましい形態について説明したが、本明細書における「半導体素子」は、例えば縦型ＭＩＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下、ＩＧＢＴと称する。）などの半導体素子を広く含む。半導体層としては、特に限定されず、シリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ）や、それらよりもバンドギャップの大きい炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体であってもよい。
【００８８】
なお、本実施形態の説明においては、ｎチャネル型のＭＩＳＦＥＴを例に説明したが、ｐチャネル型のＭＩＳＦＥＴであっても同様の効果が得られる。
【００８９】
また、所定の導電型のＳｉＣ半導体基板にこれと同じ導電型のＳｉＣ成長層をエピタキシャル成長することによりＭＩＳＦＥＴを作製しているが、ＳｉＣ成長層と異なる導電型のＳｉＣ半導体基板を用いる方法により、ＩＧＢＴを作製しても本発明の効果が得られる。
【００９０】
また、主面が４Ｈ−ＳｉＣ（０００１）オフ面である基板を用いたが、主面が４Ｈ−ＳｉＣ（０００１）オフ面以外の面である基板を用いても良く、４Ｈ−ＳｉＣ以外のポリタイプのＳｉＣ基板を用いても良い。さらには、ＳｉＣ以外の半導体材料を用いても良い。
【００９１】
本実施形態におけるチャネル層３は単一のエピタキシャル層であってもよいし、不純物濃度の異なる積層構造を有していてもよいが、チャネル層３の不純物濃度は、ゲート電極１０とソース電極９との間の電位差がゼロボルトの状態で略空乏化するように選択されることが好ましい。
【００９２】
なお、本実施形態におけるチャネル層３は、エピタキシャル成長によって形成されたエピチャネル層であるが、代わりに、ＳｉＣ層２に対するイオン注入により注入チャネル層を形成してもよい。あるいは、チャネル層３を形成せずに、ゲート電圧を印加することにより、ドリフト領域２ａとソース領域８との間におけるボディ領域６の表面領域にチャネル（反転層）を形成してもよい。
【００９３】
さらに、上記実施形態では、ＳｉＣ層２と同じ導電型のＳｉＣ基板１を用いてＭＩＳＦＥＴを製造しているが、ＳｉＣ層２と異なる導電型のＳｉＣ基板を用いてＩＧＢＴを製造することもできる。ＩＧＢＴを製造する場合でも、上記実施形態で説明した方法と同様に、ボディ領域（ウェル領域）を形成した後に自己整合プロセスを利用することにより、ソース領域（エミッタ領域またはコレクタ領域）とコンタクト領域とのズレが抑制され、ソース領域とソース電極（エミッタ電極またはコレクタ電極）との面積変化を小さくできるので、オン抵抗やオン電流の低下を低減することが可能になる。
【００９４】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。
【産業上の利用可能性】
【００９５】
本発明は、量産化に適した簡便なプロセスによって素子特性の低下およびばらつきを抑制することができるため、縦型ＭＩＳＦＥＴやＩＧＢＴなどの縦型の半導体素子、およびそのような半導体素子を含む装置に広く適用できる。
【符号の説明】
【００９６】
１                    ＳｉＣ基板
２                    ＳｉＣ層
２ａ                  ドリフト領域
３                    チャネル領域
４                    ゲート絶縁膜
５                    ドレイン電極
６                    ボディ領域
７、７’              コンタクト領域
８、８'、８ａ、８ｂ   ソース領域
９                    ソース電極
１０                  ゲート電極
１１                  層間絶縁膜
１２                  上部配線
３０            第１のマスク層
３３            サイドウォール形成用膜
３１            第２のマスク層
３２                  第３のマスク層
３４、３４ａ、３４ｂ、３４ｃ、３４Ａ    サイドウォール
４０                    レジストマスク
１００                ユニットセル
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の注入マスク層を用いて、第１導電型の第１半導体層に第２導電型の不純物を注入することにより、前記第１半導体層の表面領域に第２導電型半導体領域を形成する工程（ａ）と、
前記第１の注入マスク層および前記第１半導体層を覆い、前記第２導電型半導体領域の一部を露出する開口を有する第２の注入マスク層を形成し、前記第１の注入マスク層および前記第２の注入マスク層を用いて第２導電型の不純物を注入することにより、前記第２導電型半導体領域内に、前記第２導電型半導体領域の不純物濃度よりも高い濃度を有する第２導電型高濃度領域を形成する工程（ｂ）と、
前記開口を埋める第３の注入マスク層を形成した後、前記第２の注入マスク層を選択的に除去する工程（ｃ）と、
前記第１の注入マスク層の側面および前記第３の注入マスク層の側面に第４の注入マスク層を形成する工程（ｄ）と、
前記第１の注入マスク層、前記第３の注入マスク層および前記第４の注入マスク層を用いて第１導電型の不純物を注入することにより、前記第２導電型半導体領域内に第１導電型半導体領域を形成する工程（ｅ）と、
前記第１導電型半導体領域および前記第２導電型高濃度領域に接触する導電体層を形成する工程（ｆ）とを包含し、
前記工程（ｅ）では、第１導電型半導体領域を、前記第１半導体層の任意の深さにおいて、前記第２導電型半導体領域の外周から間隔をあけて、前記第２導電型高濃度領域を囲むように形成し、
前記工程（ｅ）の前に、前記第３の注入マスク層の側面に形成された前記第４の注入マスク層を除去する工程をさらに備える、半導体素子の製造方法。
【請求項２】
前記工程（ｄ）では、前記第４の注入マスク層として、前記第１の注入マスク層および前記第３の注入マスク層の側面にサイドウォールを形成する、請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１、第２、第３の注入マスク層が、互いに異なる材料から構成される請求項１または２に記載の半導体素子の製造方法。
【請求項４】
前記工程（ａ）の前に、前記第１半導体層を半導体基板の上に形成する工程（ｇ）と、
前記第１導電型半導体領域の一部と、前記第２導電型半導体領域のうち前記第１導電型半導体領域の周囲を囲む部分と、前記第２導電型半導体領域の外側に位置する前記第１半導体層の一部との上に、第２半導体層を形成する工程（ｈ）と、
前記第２半導体層の上にゲート絶縁膜を形成する工程（ｉ）と、
前記ゲート絶縁膜上にゲート電極を形成する工程（ｊ）と、
前記導電体層と電気的に接続される上部配線電極を形成する工程（ｋ）と、
前記半導体基板の裏面に裏面電極を形成する工程（ｌ）とをさらに含む請求項１から３のいずれかに記載の半導体素子の製造方法。
【請求項５】
前記工程（ｄ）では、前記第１の注入マスク層および前記第３の注入マスク層を覆うマスク用膜を形成した後、前記マスク用膜に対して異方性エッチングを行うことにより、前記マスク用膜のうち前記第１の注入マスク層の側面および前記第３の注入マスク層の側面に位置する部分のみを残して前記第４の注入マスク層を形成する、請求項１に記載の半導体素子の製造方法。
【請求項６】
前記第１半導体層は炭化珪素から構成されている、請求項１から５のいずれかに記載の半導体素子の製造方法。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2011013364.tif 000015
【図２】
2011013364.tif 000016
【図３】
2011013364.tif 000017
【図４】
2011013364.tif 000018
【図５】
2011013364.tif 000019
【図６】
2011013364.tif 000020
【図７】
2011013364.tif 000021
【図８】
2011013364.tif 000022
【図９】
2011013364.tif 000023
【図１０】
2011013364.tif 000024
【図１１】
2011013364.tif 000025
【図１２】
2011013364.tif 000026
【国際調査報告】
2011013364.tif 000027
2011013364.tif 000028