(57)【要約】  半導体基板（４）の表面部にデジタル回路部（６）とアナログ回路部（７）とが形成されている。デジタル回路部（６）とアナログ回路部（７）との間の領域に、ビア（２０）が形成されている。ビア（２０）は、半導体基板（４）の表面から裏面にかけて貫通しており、かつ、表面が金属（１）で覆われた誘電体（２）によって構成されており、金属（１）は接地されている。ビア（２０）によって、アナログ回路部（６）とデジタル回路部（７）との間の信号干渉が抑えられる。
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面部に形成された、デジタル回路部と、
前記半導体基板の表面部に形成された、アナログ回路部と、
前記デジタル回路部と前記アナログ回路部との間の領域に形成された、少なくとも１つのビアとを備え、
前記ビアは、前記半導体基板の表面から裏面にかけて貫通しており、かつ、表面が金属で覆われた誘電体によって構成されており、
前記ビアの表面を覆う金属は、接地されている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ビアは、複数個、千鳥格子状に配置されている
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記ビアは、前記半導体基板の表面において、前記デジタル回路部から前記アナログ回路部に向かう第１方向における寸法よりも、前記第１方向に直交する第２方向における寸法の方が大きくなるように、形成されている
ことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記ビアの前記第２方向における寸法は、前記デジタル回路部の前記第２方向における寸法よりも大きい
ことを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記ビアは、楕円形状に、または、四隅が丸みを持った方形状に、形成されている
ことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記ビアは、前記デジタル回路部の周囲、および、前記アナログ回路部の周囲のうち少なくともいずれか一方を取り囲むように、形成されている
ことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記デジタル回路部の周囲、および、前記アナログ回路部の周囲のうち少なくともいずれか一方を取り囲むように、トレンチ型絶縁領域が形成されている
ことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記デジタル回路部の周囲、および、前記アナログ回路部の周囲のうち少なくともいずれか一方を取り囲むように、活性シリコン層のガードリングが形成されている
ことを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記ビアの表面を覆う金属は、前記半導体基板の裏面における、前記デジタル回路部に対応する領域、および、前記アナログ回路部に対応する領域のうち少なくともいずれか一方にまで、拡げられている
ことを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記ビアの表面を覆う金属は、前記半導体基板上の、接地された再配線層に接続されており、
前記再配線層は、前記半導体基板の表面側から見て、前記デジタル回路部および前記アナログ回路部のうち少なくとも一方を覆うように、形成されている
ことを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記デジタル回路部および前記アナログ回路部の裏面側に、絶縁層または高抵抗層が形成されている
ことを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記デジタル回路部または前記アナログ回路部の入出力端子として機能し、前記半導体基板の表面から裏面にかけて貫通しており、かつ、表面が金属で覆われた誘電体によって構成されている第２のビアを備えた
ことを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置において、
前記ビアの表面を覆う金属は、前記半導体基板の裏面において、接地されたバンプに接続されている
ことを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置において、
前記ビアの表面を覆う金属は、前記半導体基板の表面において、接地されたバンプに接続されている
ことを特徴とする半導体装置。
【請求項１５】
請求項１記載の半導体装置において、
前記ビアの表面を覆う金属は、前記半導体基板上の、再配線層に接続されており、
前記再配線層は、接地されたバンプに接続されている
ことを特徴とする半導体装置。
【請求項１６】
請求項１記載の半導体装置において、
前記ビアの表面を覆う金属は、前記半導体基板の表面において、接地されたワイヤに接続されている
ことを特徴とする半導体装置。
【請求項１７】
請求項１記載の半導体装置において、
前記ビアの表面を覆う金属は、前記半導体基板の裏面において、接地されたワイヤに接続されている
ことを特徴とする半導体装置。
【請求項１８】
請求項１〜１７のうちいずれか１項記載の半導体装置において、
前記ビアの表面を覆う金属と、前記半導体基板との間に、絶縁膜が設けられている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、アナログＲＦ回路等のアナログ回路とデジタル回路が混載された半導体装置に関する。
【背景技術】
【０００２】
近年、無線モジュールの低コスト化、小型化のために、アナログＲＦ回路を混載した大規模ＳｏＣ（System on Chip）の実現化が進んでいる。しかしながら、アナログＲＦ混載ＳｏＣでは、デジタル回路の発生する雑音が半導体基板を介してアナログＲＦ回路に回り込み、これがアナログＲＦ回路の性能劣化の原因の１つとなっている。このような半導体装置においては、デジタル回路部とアナログＲＦ回路部とのアイソレーションを十分にとり、ブロック間の信号干渉を出来るだけ除去する必要がある。なおこの問題は、アナログＲＦ回路以外のアナログ回路をデジタル回路と混載する場合でも、同様に起こりうる。【０００３】
このようなアイソレーション確保の目的で報告された素子分離に関する従来技術としては、ガードリングによるノイズ除去、トレンチによる分離、基板高抵抗化などの技術がある。【０００４】
ガードリングによるノイズ除去に関しては、例えば特許文献１に記載されている。特許文献１の半導体装置では、ノイズ発生源となるデジタル回路の周辺に設けた基板コンタクト拡散領域とこれに接続された金属配線からなる遮断領域にて、ノイズを遮断する。金属配線はグランドに接地されるので、基板を伝搬するノイズを吸収することができる。【０００５】
トレンチによる分離に関しては、特許文献２や特許文献３に記載されている。これらに記載された半導体装置では、半導体素子を取り囲むようにトレンチ型絶縁領域が形成されており、これによって信号又はそれに起因するノイズの伝播を抑制する。【０００６】
さらに、シリコン基板の抵抗率を上げて、高抵抗率の領域を基板内の半導体素子の周囲に形成し、半導体素子から漏れた、基板を伝播する信号を減衰させてクロストークを抑制する手法もある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平３−４６３３５号公報
【特許文献２】特開２００７−６７０１２号公報
【特許文献３】特許第３１５９２３７号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、最近の大規模ＳｏＣにおいては、デジタル回路の規模が大きくなり、デジタル回路からのノイズが増大しているため、上述の対策だけでは十分なアイソレーションをとることができない。【０００９】
また、特許文献２，３記載のトレンチによる分離では、ＣＭＯＳプロセスで製造する場合には、コストが増大する。また、基板抵抗率を上げる手法では、アイソレーションは改善するが、基板から発生する熱雑音が増大する。そして、半導体基板表面に形成された半導体素子は、基板寄生容量等を介してこの熱雑音を拾い上げるので、半導体素子の信号の品質が劣化する。また、基板抵抗率が高いと結晶欠陥ができやすくなるので、ｐｎ接合のリーク電流に起因するラッチアップが起こり易くなり、回路動作が不安定になる。さらに、ブロック間距離を広げるのも解決策の一つだが、この場合には、チップサイズが大きくなってしまうという別の問題が生じる。【００１０】
本発明は、かかる問題点に鑑み、アナログ回路とデジタル回路とが混載された半導体装置において、回路動作を安定させつつ、低い製造コストで、アナログ回路とデジタル回路間の信号干渉を防ぎ、ノイズによる信号品質の劣化を抑えることを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様では、半導体装置は、半導体基板と、
前記半導体基板の表面部に形成されたデジタル回路部と、
前記半導体基板の表面部に形成されたアナログ回路部と、
前記デジタル回路部と前記アナログ回路部との間の領域に形成された少なくとも１つのビアとを備え、
前記ビアは、前記半導体基板の表面から裏面にかけて貫通しており、かつ、表面が金属で覆われた誘電体によって構成されており、
前記ビアの表面を覆う金属は、接地されている。【００１２】
この態様によると、デジタル回路部において発生したノイズは、デジタル回路部とアナログ回路部との間の領域に形成された、表面が金属で覆われた誘電体によって構成されており、表面の金属が接地された低インピーダンスのビアによって、伝搬経路が遮断され、除去される。したがって、デジタル回路部からアナログ回路部へのアイソレーションが改善する。
【発明の効果】
【００１３】
本発明によると、少ないコスト増で良好なアイソレーションを確保でき、外部からのノイズも除去できるので、アナログＲＦ混載ＳｏＣ等のアナログ回路とデジタル回路とが混載された半導体装置におけるアイソレーション問題を解決でき、半導体装置を小型化することができる。コストを抑えられる理由は、貫通ビアを用いた三次元実装技術はメモリ積層などですでに立ち上がっており、その構造をアイソレーション強化として流用するためである。また、本発明によると、基板抵抗を上げなくてもアイソレーション強化できることから、ラッチアップによる回路の誤動作を低減させることも可能になる。なお、これらの効果は、周波数帯域や使用デバイス又はシステムによって限定されるものではない。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図２】第１の実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図３】第１の実施形態に係る半導体装置の他の構成を示す平面図である。
【図４】（ａ），（ｂ）は第１の実施形態に係る半導体装置の他の構成を示す平面図である。
【図５】第２の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図６】第２の実施形態に係る半導体装置の構成を示す平面図である。
【図７】第２の実施形態に係る半導体装置の構成を示す平面図である。
【図８】第２の実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図９】第２の実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図１０】第２の実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図１１】第２の実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図１２】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１３】第４の実施形態に係る半導体装置の構成を示す断面図である。
【図１４】第５の実施形態に係る半導体装置の構成を示す断面図である。
【図１５】第６の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図１６】第７の実施形態に係る半導体装置の構成を示す断面図である。
【図１７】第７の実施形態に係る半導体装置の構成を示す断面図である。
【図１８】第７の実施形態に係る半導体装置の構成を示す断面図である。
【図１９】第７の実施形態に係る半導体装置の他の構成を示す断面図である。
【図２０】第７の実施形態に係る半導体装置の他の構成を示す断面図である。
【図２１】他のビア構造を用いた実施形態に係る半導体装置の構成を示す断面図である。
【図２２】実施形態によるアイソレーションの改善効果を示すグラフである。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。
【００１６】
（第１の実施形態）
図１は第１の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ａ−Ａ’における断面図である。図１の半導体装置では、シリコン半導体基板等の半導体基板４の表面側に、第１層５が形成されており、この第１層５すなわち半導体基板４の表面部に、デジタル回路部６と、アナログ回路部としてのアナログＲＦ回路部７とが形成されている。そして、半導体基板４の表面において、アナログＲＦ回路部７とデジタル回路部６との間の領域に、ビア２０が形成されている。ビア２０は１つでもあってもよいし、複数あってもよい。
【００１７】
そして、ビア２０は、半導体基板４の表面から裏面にかけて貫通しており、かつ、表面が金属１で覆われており、内部は誘電体２によって構成されている。そして、ビア２０の表面を覆う金属１は、例えば半導体内層配線層３を経由して接地されている。
【００１８】
デジタル回路部６が動作することによって、信号に起因するノイズが発生し、発生したノイズは導電性を持つ半導体基板４を介して横方向と深さ方向に拡散していく。ところが図１の半導体装置では、デジタル回路部６からアナログＲＦ回路部７への経路上に、接地された貫通ビア２０が配置されているので、ノイズはこの貫通ビア２０の金属１に吸収される。このため、アナログＲＦ回路部７へのノイズの伝搬は小さくなる。すなわち、本実施形態によると、デジタル回路部６で発生したノイズは、低インピーダンスのビア２０のグランドによって除去されるため、デジタル回路部６とアナログＲＦ回路部７とのアイソレーションが改善する。
【００１９】
図２は本実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ａ−Ａ’における断面図である。図２の構成は、図１の構成と基本的に同様であるが、ビア２０が、複数個、アナログＲＦ回路部７とデジタル回路部６との間の領域に、半導体基板４の表面側から見て、千鳥格子状に配置されている。
【００２０】
このように複数のビア２０を配置することによって、デジタル回路部６からアナログＲＦ回路７との間の経路がさらに遮断され、ノイズの回り込みをより一層抑えることができるので、さらに良好なアイソレーションを確保することができる。
【００２１】
図３は本実施形態に係る半導体装置の他の構成を示す平面図である。図３の構成では、ビア２０が縦長に形成されており、デジタル回路部６とアナログＲＦ回路部７とを遮断するように配置されている。すなわち、ビア２０は、半導体基板４の表面において、横方向（デジタル回路部６からアナログＲＦ回路部７に向かう第１方向）における寸法よりも、縦方向（第１方向に直交する第２方向）における寸法の方が大きくなるように、形成されている。
【００２２】
このようにビア２０を配置することによって、デジタル回路部６からアナログＲＦ回路７にノイズが回り込む経路をさらに遮断することができるので、良好なアイソレーションを確保することができる。この場合、ビア２０の縦方向における寸法は、デジタル回路部６の縦方向における寸法よりも大きいことが好ましい。
【００２３】
図２２はビア２０の縦横比を１０：１とした場合におけるアイソレーションをシミュレーションした結果を示すグラフである。Ｘ軸は回路間の距離を示しており、Ｙ軸はアイソレーションを示している。回路間に何も配置しないときは、特性が曲線２００の様になり、図３のようにビア２０を配置したときは、特性は曲線２０１の様になり、約２０ｄＢアイソレーションが改善する。
【００２４】
図４は本実施形態に係る半導体装置の他の構成を示す平面図である。図４（ａ）の構成では、図３と同様に、ビア２０が縦長に形成されている。さらに、ビア２０が、楕円形状に形成されている。また図４（ｂ）の構成のように、縦長にした貫通ビア２０の四隅を丸くしてもよい。すなわち、ビア２０が、四隅が丸みを持った方形状に形成されている。角を丸くすることによって、製造時に加わる応力が緩和できるので、製造時の難易度が下がり、貫通ビア２０を形成しやすくなる。
【００２５】
（第２の実施形態）
図５は第２の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ａ−Ａ’における断面図である。図５の構成では、ビア２０が、複数個、デジタル回路部６の周囲を取り囲むように、形成されている。このような構成により、デジタル回路部６からの信号のもれが、その周囲に配置されたビア２０の接地部分において吸収される。すなわち、デジタル回路部６からアナログＲＦ回路部７へのノイズの回り込みをさらに抑え込むことができる。
【００２６】
また図６の構成のように、１個のビア２０を「Ｃ」の字状や「コ」の字状に形成してもよい。図６の構成では、ビア２０が、デジタル回路部６の周囲を、１箇所以上空けて、途切れなく取り囲む構造になっている。これにより、更なるアイソレーション強化がはかれる。
【００２７】
さらに図７では、デジタル回路部６の回路規模が増大した場合を想定した構成を示している。アナログＲＦ回路部７が左上隅に配置されており、それ以外の領域にデジタル回路部６が配置されている。図７の構成でも、デジタル回路部６の周囲を取り囲むように、ビア２０が形成されている。
【００２８】
なお、図５〜図７の構成では、ビア２０が、デジタル回路部６の周囲を取り囲むように形成されているものとしたが、アナログＲＦ回路部の周囲を取り囲むように、ビアを形成してもよい。これにより、デジタル回路部から回り込んで来たノイズの干渉を抑えることができる。さらに、デジタル回路部の周囲と、アナログＲＦ回路部の周囲の両方に、それぞれビアを形成してもよい。この場合、それぞれのビアの接地点を半導体基板上で分離することによって、さらなるアイソレーション強化を図ることができる。
【００２９】
図８は本実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ａ−Ａ’における断面図である。図８の構成は、図５の構成とほぼ同様であり、デジタル回路部６の周囲を取り囲むように、ビア２０が形成されている。さらに、デジタル回路部６の周囲を取り囲むように、ビア２０の外側に、トレンチ型絶縁領域８が形成されている。
【００３０】
図９は本実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ａ−Ａ’における断面図である。図９の構成も、図５の構成とほぼ同様であり、デジタル回路部６の周囲を取り囲むように、ビア２０が形成されている。さらに、デジタル回路部６の周囲を取り囲むように、ビア２０の外側に、シリコン活性層をコンタクトによって接地したガードリング９が形成されている。
【００３１】
このように、ビア２０に加えて、トレンチ型絶縁領域８やガードリング９を配置することによって、デジタル回路部６からアナログＲＦ回路部７へのノイズの回り込みをさらに抑え込むことができる。
【００３２】
また、図１０に示すように、デジタル回路部６の周囲を取り囲むトレンチ型絶縁領域８に加えて、アナログＲＦ回路部７の周囲を取り囲むように、トレンチ型絶縁領域８Ａを形成してもよい。なお、図１０の構成において、トレンチ型絶縁領域８を省いてもかまわない。
【００３３】
さらに、図１１に示すように、デジタル回路部６の周囲を取り囲むガードリング９に加えて、アナログＲＦ回路部７の周囲を取り囲むように、ガードリング９Ａを形成してもよい。なお、図１１の構成において、ガードリング９を省いてもかまわない。
【００３４】
（第３の実施形態）
図１２は第３の実施形態に係る半導体装置の構成を示す断面図であり、図５（ａ）の平面図に対応している。図１２の構成では、ビア２０の金属１が、半導体基板４の裏面における、デジタル回路部６に対応する領域１Ａに、平面状に拡げられている。この構成により、回路下の基板裏面でも外部からのノイズを吸収することができ、アイソレーションが改善する。
【００３５】
なお、領域１Ａにおいて、金属１はメッシュ状に形成されていてもよい。また、半導体基板４の裏面側における、アナログＲＦ回路部７に対応する領域に、金属１が拡げて形成されていてもかまわない。
【００３６】
（第４の実施形態）
図１３は第４の実施形態に係る半導体装置の構成を示す断面図であり、図５（ａ）の平面図に対応している。図１３の構成では、ビア２０の金属１が、半導体基板４の表面側において、半導体内層配線層３とビア３１とを経由して、半導体基板４上の、接地された再配線層３３に接続されている。そしてこの再配線層３３は、半導体基板４の表面側から見て、デジタル回路部６を覆うように、平面状にあるいはメッシュ状に、形成されている。ウエハーレベルＣＳＰ（Chip Size Package）等の再配線層３３を用いてデジタル回路部６を覆うことによって、ＧＮＤインピーダンスを一層低減でき、デジタルノイズ伝搬を抑制することができる。
【００３７】
なお、内層配線層と内層ビアとを用いて、デジタル回路部を基板表面で平面状に覆うことによっても、同様の効果が得られる。
【００３８】
（第５の実施形態）
図１４は第５の実施形態に係る半導体装置の構成を示す断面図であり、図１（ａ）の平面図に対応している。図１４の構成では、半導体基板４の表面側に、絶縁層または高抵抗層１１が形成されており、その上に、デジタル回路部６およびアナログＲＦ回路部７が形成されている。言いかえると、デジタル回路部６およびアナログＲＦ回路部７の裏面側に、絶縁層または高抵抗層１１が形成されている。絶縁層を形成した場合は、ＳＯＩ（Silicon On Insulator）の様な構造をとっている。高抵抗層は、プロトン注入などによる高抵抗化で実現できる。
【００３９】
このような構造によって、半導体基板４とデジタル回路部６およびアナログＲＦ回路部７との間のインピーダンスが高くなり、アイソレーションが改善する。
【００４０】
（第６の実施形態）
図１５は第６の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ａ−Ａ’における断面図である。図１５の構成では、アイソレーション強化のためにデジタル回路部６の周囲に形成されたビア２０に加えて、デジタル回路部６の入出力端子として機能する第２のビア１０が形成されている。第２のビア１０は、ビア２０と同様に、半導体基板４の表面から裏面にかけて貫通しており、かつ、表面が金属で覆われた誘電体によって構成されている。このように、アイソレーション強化用の貫通ビア２０と、信号の入出力用の貫通ビア１０とを、同一半導体基板４上に混在させてもよい。
【００４１】
（第７の実施形態）
図１６、図１７および図１８は第７の実施形態に係る半導体装置の構成を示す断面図であり、図１（ａ）の平面図に対応している。なお、図１７および図１８では、半導体装置の構成を上下逆にして図示している。図１６の構成では、ビア２０を覆う金属１は、半導体基板４の裏面において、接地されたバンプ（半田ボール）１２に接続されている。図１７の構成では、ビア２０を覆う金属１は、半導体基板４の表面において、接地されたバンプ１３に接続されている。図１８の構成では、ビア２０を覆う金属１は、半導体基板の表面において、再配線層３４に接続されており、この再配線層３４が、接地されたバンプ１５に接続されている。
【００４２】
これらの構成のように、ビア２０の金属１を接地されたバンプに接続することによって、さらなる低インピーダンスの接地効果を実現することができ、アイソレーションが改善される。
【００４３】
図１９は本実施形態に係る半導体装置の他の構成を示す断面図であり、図１（ａ）の平面図に対応している。図１９の構成では、ビア２０を覆う金属１は、半導体基板４の表面において、接地されたワイヤ１４に接続されている。この構成により、接地効果を実現することができ、アイソレーションが改善される。
【００４４】
図２０は本実施形態に係る半導体装置の他の構成を示す断面図であり、図１（ａ）の平面図に対応している。図２０の構成では、ビア２０を覆う金属１は、半導体基板４の裏面において、接地されたワイヤ１６に接続されている。この構成により、接地効果を実現することができ、アイソレーションが改善されるとともに、インダクタを再配線で形成してもパッケージのダイパットとの距離が確保できる。
【００４５】
なお、上述の各実施形態において、ビア構造に関して、ビア表面を覆う金属と半導体基板との間に絶縁膜を設けた構成を採用してもよい。図２１はこのようなビア構造を第１の実施形態に適用した構成を示す断面図であり、図１（ａ）の平面図に対応している。図２１の構成では、ビア２０は、半導体基板４の表面から裏面にかけて貫通しており、かつ、表面が金属１で覆われ、さらに、金属１と半導体基板４との間には絶縁膜４０が設けられている。ビア２０の内部は誘電体２によって構成されている。そして、ビア２０の表面を覆う金属１は、例えば半導体内層配線層３を経由して接地されている。他の実施形態にも、図２１に示したようなビア構造を適用してもよい。
【００４６】
なお、発明の趣旨を逸脱しない範囲で、複数の実施形態における各構成要素を任意に組み合わせてもよい。
【産業上の利用可能性】
【００４７】
本発明では、デジタル回路部とアナログ回路部とのアイソレーション強化を低コストで実現できるため、例えば、ＲＦアナログ混載大規模ＳｏＣにおいて、性能向上およびコストダウンに有用である。
【符号の説明】
【００４８】
１  ビア表面を覆う金属
２  ビアを構成する誘電体
４  半導体基板
５  第１層（半導体基板の表面部）
６  デジタル回路部
７  アナログＲＦ回路部（アナログ回路部）
８，８Ａ  トレンチ型絶縁領域
９，９Ａ  ガードリング
１０  第２のビア
１１  絶縁層または高抵抗層
１２，１３，１５  バンプ
１４，１６  ワイヤ
２０  ビア
３３，３４  再配線層
４０  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2011086612.tif 000018
【図１７】
2011086612.tif 000019
【図１８】
2011086612.tif 000020
【図１９】
2011086612.tif 000021
【図２０】
2011086612.tif 000022
【図２１】
2011086612.tif 000023
【図２２】
2011086612.tif 000024
【手続補正書】
【提出日】平成23年5月20日(2011.5.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、アナログＲＦ回路等のアナログ回路とデジタル回路が混載された半導体装置に関する。
【背景技術】
【０００２】
近年、無線モジュールの低コスト化、小型化のために、アナログＲＦ回路を混載した大規模ＳｏＣ（System on Chip）の実現化が進んでいる。しかしながら、アナログＲＦ混載ＳｏＣでは、デジタル回路の発生する雑音が半導体基板を介してアナログＲＦ回路に回り込み、これがアナログＲＦ回路の性能劣化の原因の１つとなっている。このような半導体装置においては、デジタル回路部とアナログＲＦ回路部とのアイソレーションを十分にとり、ブロック間の信号干渉を出来るだけ除去する必要がある。なおこの問題は、アナログＲＦ回路以外のアナログ回路をデジタル回路と混載する場合でも、同様に起こりうる。
【０００３】
このようなアイソレーション確保の目的で報告された素子分離に関する従来技術としては、ガードリングによるノイズ除去、トレンチによる分離、基板高抵抗化などの技術がある。
【０００４】
ガードリングによるノイズ除去に関しては、例えば特許文献１に記載されている。特許文献１の半導体装置では、ノイズ発生源となるデジタル回路の周辺に設けた基板コンタクト拡散領域とこれに接続された金属配線からなる遮断領域にて、ノイズを遮断する。金属配線はグランドに接地されるので、基板を伝搬するノイズを吸収することができる。
【０００５】
トレンチによる分離に関しては、特許文献２や特許文献３に記載されている。これらに記載された半導体装置では、半導体素子を取り囲むようにトレンチ型絶縁領域が形成されており、これによって信号又はそれに起因するノイズの伝播を抑制する。
【０００６】
さらに、シリコン基板の抵抗率を上げて、高抵抗率の領域を基板内の半導体素子の周囲に形成し、半導体素子から漏れた、基板を伝播する信号を減衰させてクロストークを抑制する手法もある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平３−４６３３５号公報
【特許文献２】特開２００７−６７０１２号公報
【特許文献３】特許第３１５９２３７号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、最近の大規模ＳｏＣにおいては、デジタル回路の規模が大きくなり、デジタル回路からのノイズが増大しているため、上述の対策だけでは十分なアイソレーションをとることができない。
【０００９】
また、特許文献２，３記載のトレンチによる分離では、ＣＭＯＳプロセスで製造する場合には、コストが増大する。また、基板抵抗率を上げる手法では、アイソレーションは改善するが、基板から発生する熱雑音が増大する。そして、半導体基板表面に形成された半導体素子は、基板寄生容量等を介してこの熱雑音を拾い上げるので、半導体素子の信号の品質が劣化する。また、基板抵抗率が高いと結晶欠陥ができやすくなるので、ｐｎ接合のリーク電流に起因するラッチアップが起こり易くなり、回路動作が不安定になる。さらに、ブロック間距離を広げるのも解決策の一つだが、この場合には、チップサイズが大きくなってしまうという別の問題が生じる。
【００１０】
本発明は、かかる問題点に鑑み、アナログ回路とデジタル回路とが混載された半導体装置において、回路動作を安定させつつ、低い製造コストで、アナログ回路とデジタル回路間の信号干渉を防ぎ、ノイズによる信号品質の劣化を抑えることを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様では、半導体装置は、半導体基板と、
前記半導体基板の表面部に形成されたデジタル回路部と、
前記半導体基板の表面部に形成されたアナログ回路部と、
前記デジタル回路部と前記アナログ回路部との間の領域に形成された少なくとも１つのビアとを備え、
前記ビアは、前記半導体基板の表面から裏面にかけて貫通しており、かつ、表面が金属で覆われた誘電体によって構成されており、
前記ビアの表面を覆う金属は、接地されている。
【００１２】
この態様によると、デジタル回路部において発生したノイズは、デジタル回路部とアナログ回路部との間の領域に形成された、表面が金属で覆われた誘電体によって構成されており、表面の金属が接地された低インピーダンスのビアによって、伝搬経路が遮断され、除去される。したがって、デジタル回路部からアナログ回路部へのアイソレーションが改善する。
【発明の効果】
【００１３】
本発明によると、少ないコスト増で良好なアイソレーションを確保でき、外部からのノイズも除去できるので、アナログＲＦ混載ＳｏＣ等のアナログ回路とデジタル回路とが混載された半導体装置におけるアイソレーション問題を解決でき、半導体装置を小型化することができる。コストを抑えられる理由は、貫通ビアを用いた三次元実装技術はメモリ積層などですでに立ち上がっており、その構造をアイソレーション強化として流用するためである。また、本発明によると、基板抵抗を上げなくてもアイソレーション強化できることから、ラッチアップによる回路の誤動作を低減させることも可能になる。なお、これらの効果は、周波数帯域や使用デバイス又はシステムによって限定されるものではない。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図２】第１の実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図３】第１の実施形態に係る半導体装置の他の構成を示す平面図である。
【図４】（ａ），（ｂ）は第１の実施形態に係る半導体装置の他の構成を示す平面図である。
【図５】第２の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図６】第２の実施形態に係る半導体装置の構成を示す平面図である。
【図７】第２の実施形態に係る半導体装置の構成を示す平面図である。
【図８】第２の実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図９】第２の実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図１０】第２の実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図１１】第２の実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図１２】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１３】第４の実施形態に係る半導体装置の構成を示す断面図である。
【図１４】第５の実施形態に係る半導体装置の構成を示す断面図である。
【図１５】第６の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図１６】第７の実施形態に係る半導体装置の構成を示す断面図である。
【図１７】第７の実施形態に係る半導体装置の構成を示す断面図である。
【図１８】第７の実施形態に係る半導体装置の構成を示す断面図である。
【図１９】第７の実施形態に係る半導体装置の他の構成を示す断面図である。
【図２０】第７の実施形態に係る半導体装置の他の構成を示す断面図である。
【図２１】他のビア構造を用いた実施形態に係る半導体装置の構成を示す断面図である。
【図２２】実施形態によるアイソレーションの改善効果を示すグラフである。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。
【００１６】
（第１の実施形態）
図１は第１の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ａ−Ａ’における断面図である。図１の半導体装置では、シリコン半導体基板等の半導体基板４の表面側に、第１層５が形成されており、この第１層５すなわち半導体基板４の表面部に、デジタル回路部６と、アナログ回路部としてのアナログＲＦ回路部７とが形成されている。そして、半導体基板４の表面において、アナログＲＦ回路部７とデジタル回路部６との間の領域に、ビア２０が形成されている。ビア２０は１つでもあってもよいし、複数あってもよい。
【００１７】
そして、ビア２０は、半導体基板４の表面から裏面にかけて貫通しており、かつ、表面が金属１で覆われており、内部は誘電体２によって構成されている。そして、ビア２０の表面を覆う金属１は、例えば半導体内層配線層３を経由して接地されている。
【００１８】
デジタル回路部６が動作することによって、信号に起因するノイズが発生し、発生したノイズは導電性を持つ半導体基板４を介して横方向と深さ方向に拡散していく。ところが図１の半導体装置では、デジタル回路部６からアナログＲＦ回路部７への経路上に、接地された貫通ビア２０が配置されているので、ノイズはこの貫通ビア２０の金属１に吸収される。このため、アナログＲＦ回路部７へのノイズの伝搬は小さくなる。すなわち、本実施形態によると、デジタル回路部６で発生したノイズは、低インピーダンスのビア２０のグランドによって除去されるため、デジタル回路部６とアナログＲＦ回路部７とのアイソレーションが改善する。
【００１９】
図２は本実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ａ−Ａ’における断面図である。図２の構成は、図１の構成と基本的に同様であるが、ビア２０が、複数個、アナログＲＦ回路部７とデジタル回路部６との間の領域に、半導体基板４の表面側から見て、千鳥格子状に配置されている。
【００２０】
このように複数のビア２０を配置することによって、デジタル回路部６からアナログＲＦ回路部７への間の経路がさらに遮断され、ノイズの回り込みをより一層抑えることができるので、さらに良好なアイソレーションを確保することができる。
【００２１】
図３は本実施形態に係る半導体装置の他の構成を示す平面図である。図３の構成では、ビア２０が縦長に形成されており、デジタル回路部６とアナログＲＦ回路部７とを遮断するように配置されている。すなわち、ビア２０は、半導体基板４の表面において、横方向（デジタル回路部６からアナログＲＦ回路部７に向かう第１方向）における寸法よりも、縦方向（第１方向に直交する第２方向）における寸法の方が大きくなるように、形成されている。
【００２２】
このようにビア２０を配置することによって、デジタル回路部６からアナログＲＦ回路部７にノイズが回り込む経路をさらに遮断することができるので、良好なアイソレーションを確保することができる。この場合、ビア２０の縦方向における寸法は、デジタル回路部６の縦方向における寸法よりも大きいことが好ましい。
【００２３】
図２２はビア２０の縦横比を１０：１とした場合におけるアイソレーションをシミュレーションした結果を示すグラフである。Ｘ軸は回路間の距離を示しており、Ｙ軸はアイソレーションを示している。回路間に何も配置しないときは、特性が曲線２００の様になり、図３のようにビア２０を配置したときは、特性は曲線２０１の様になり、約２０ｄＢアイソレーションが改善する。
【００２４】
図４は本実施形態に係る半導体装置の他の構成を示す平面図である。図４（ａ）の構成では、図３と同様に、ビア２０が縦長に形成されている。さらに、ビア２０が、楕円形状に形成されている。また図４（ｂ）の構成のように、縦長にした貫通ビア２０の四隅を丸くしてもよい。すなわち、ビア２０が、四隅が丸みを持った方形状に形成されている。角を丸くすることによって、製造時に加わる応力が緩和できるので、製造時の難易度が下がり、貫通ビア２０を形成しやすくなる。
【００２５】
（第２の実施形態）
図５は第２の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ａ−Ａ’における断面図である。図５の構成では、ビア２０が、複数個、デジタル回路部６の周囲を取り囲むように、形成されている。このような構成により、デジタル回路部６からの信号のもれが、その周囲に配置されたビア２０の接地部分において吸収される。すなわち、デジタル回路部６からアナログＲＦ回路部７へのノイズの回り込みをさらに抑え込むことができる。
【００２６】
また図６の構成のように、１個のビア２０を「Ｃ」の字状や「コ」の字状に形成してもよい。図６の構成では、ビア２０が、デジタル回路部６の周囲を、１箇所以上空けて、途切れなく取り囲む構造になっている。これにより、更なるアイソレーション強化がはかれる。
【００２７】
さらに図７では、デジタル回路部６の回路規模が増大した場合を想定した構成を示している。アナログＲＦ回路部７が左上隅に配置されており、それ以外の領域にデジタル回路部６が配置されている。図７の構成でも、デジタル回路部６の周囲を取り囲むように、ビア２０が形成されている。
【００２８】
なお、図５〜図７の構成では、ビア２０が、デジタル回路部６の周囲を取り囲むように形成されているものとしたが、アナログＲＦ回路部の周囲を取り囲むように、ビアを形成してもよい。これにより、デジタル回路部から回り込んで来たノイズの干渉を抑えることができる。さらに、デジタル回路部の周囲と、アナログＲＦ回路部の周囲の両方に、それぞれビアを形成してもよい。この場合、それぞれのビアの接地点を半導体基板上で分離することによって、さらなるアイソレーション強化を図ることができる。
【００２９】
図８は本実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ａ−Ａ’における断面図である。図８の構成は、図５の構成とほぼ同様であり、デジタル回路部６の周囲を取り囲むように、ビア２０が形成されている。さらに、デジタル回路部６の周囲を取り囲むように、ビア２０の外側に、トレンチ型絶縁領域８が形成されている。
【００３０】
図９は本実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ａ−Ａ’における断面図である。図９の構成も、図５の構成とほぼ同様であり、デジタル回路部６の周囲を取り囲むように、ビア２０が形成されている。さらに、デジタル回路部６の周囲を取り囲むように、ビア２０の外側に、シリコン活性層をコンタクトによって接地したガードリング９が形成されている。
【００３１】
このように、ビア２０に加えて、トレンチ型絶縁領域８やガードリング９を配置することによって、デジタル回路部６からアナログＲＦ回路部７へのノイズの回り込みをさらに抑え込むことができる。
【００３２】
また、図１０に示すように、デジタル回路部６の周囲を取り囲むトレンチ型絶縁領域８に加えて、アナログＲＦ回路部７の周囲を取り囲むように、トレンチ型絶縁領域８Ａを形成してもよい。なお、図１０の構成において、トレンチ型絶縁領域８を省いてもかまわない。
【００３３】
さらに、図１１に示すように、デジタル回路部６の周囲を取り囲むガードリング９に加えて、アナログＲＦ回路部７の周囲を取り囲むように、ガードリング９Ａを形成してもよい。なお、図１１の構成において、ガードリング９を省いてもかまわない。
【００３４】
（第３の実施形態）
図１２は第３の実施形態に係る半導体装置の構成を示す断面図であり、図５（ａ）の平面図に対応している。図１２の構成では、ビア２０の金属１が、半導体基板４の裏面における、デジタル回路部６に対応する領域１Ａに、平面状に拡げられている。この構成により、回路下の基板裏面でも外部からのノイズを吸収することができ、アイソレーションが改善する。
【００３５】
なお、領域１Ａにおいて、金属１はメッシュ状に形成されていてもよい。また、半導体基板４の裏面側における、アナログＲＦ回路部７に対応する領域に、金属１が拡げて形成されていてもかまわない。
【００３６】
（第４の実施形態）
図１３は第４の実施形態に係る半導体装置の構成を示す断面図であり、図５（ａ）の平面図に対応している。図１３の構成では、ビア２０の金属１が、半導体基板４の表面側において、半導体内層配線層３とビア３１とを経由して、半導体基板４上の、接地された再配線層３３に接続されている。そしてこの再配線層３３は、半導体基板４の表面側から見て、デジタル回路部６を覆うように、平面状にあるいはメッシュ状に、形成されている。ウエハーレベルＣＳＰ（Chip Size Package）等の再配線層３３を用いてデジタル回路部６を覆うことによって、ＧＮＤインピーダンスを一層低減でき、デジタルノイズ伝搬を抑制することができる。
【００３７】
なお、内層配線層と内層ビアとを用いて、デジタル回路部を基板表面で平面状に覆うことによっても、同様の効果が得られる。
【００３８】
（第５の実施形態）
図１４は第５の実施形態に係る半導体装置の構成を示す断面図であり、図１（ａ）の平面図に対応している。図１４の構成では、半導体基板４の表面側に、絶縁層または高抵抗層１１が形成されており、その上に、デジタル回路部６およびアナログＲＦ回路部７が形成されている。言いかえると、デジタル回路部６およびアナログＲＦ回路部７の裏面側に、絶縁層または高抵抗層１１が形成されている。絶縁層を形成した場合は、ＳＯＩ（Silicon On Insulator）の様な構造をとっている。高抵抗層は、プロトン注入などによる高抵抗化で実現できる。
【００３９】
このような構造によって、半導体基板４とデジタル回路部６およびアナログＲＦ回路部７との間のインピーダンスが高くなり、アイソレーションが改善する。
【００４０】
（第６の実施形態）
図１５は第６の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ａ−Ａ’における断面図である。図１５の構成では、アイソレーション強化のためにデジタル回路部６の周囲に形成されたビア２０に加えて、デジタル回路部６の入出力端子として機能する第２のビア１０が形成されている。第２のビア１０は、ビア２０と同様に、半導体基板４の表面から裏面にかけて貫通しており、かつ、表面が金属で覆われた誘電体によって構成されている。このように、アイソレーション強化用の貫通ビア２０と、信号の入出力用の貫通ビア１０とを、同一半導体基板４上に混在させてもよい。
【００４１】
（第７の実施形態）
図１６、図１７および図１８は第７の実施形態に係る半導体装置の構成を示す断面図であり、図１（ａ）の平面図に対応している。なお、図１７および図１８では、半導体装置の構成を上下逆にして図示している。図１６の構成では、ビア２０を覆う金属１は、半導体基板４の裏面において、接地されたバンプ（半田ボール）１２に接続されている。図１７の構成では、ビア２０を覆う金属１は、半導体基板４の表面において、接地されたバンプ１３に接続されている。図１８の構成では、ビア２０を覆う金属１は、半導体基板４の表面において、再配線層３４に接続されており、この再配線層３４が、接地されたバンプ１５に接続されている。
【００４２】
これらの構成のように、ビア２０の金属１を接地されたバンプに接続することによって、さらなる低インピーダンスの接地効果を実現することができ、アイソレーションが改善される。
【００４３】
図１９は本実施形態に係る半導体装置の他の構成を示す断面図であり、図１（ａ）の平面図に対応している。図１９の構成では、ビア２０を覆う金属１は、半導体基板４の表面において、接地されたワイヤ１４に接続されている。この構成により、接地効果を実現することができ、アイソレーションが改善される。
【００４４】
図２０は本実施形態に係る半導体装置の他の構成を示す断面図であり、図１（ａ）の平面図に対応している。図２０の構成では、ビア２０を覆う金属１は、半導体基板４の裏面において、接地されたワイヤ１６に接続されている。この構成により、接地効果を実現することができ、アイソレーションが改善されるとともに、インダクタを再配線で形成してもパッケージのダイパットとの距離が確保できる。
【００４５】
なお、上述の各実施形態において、ビア構造に関して、ビア表面を覆う金属と半導体基板との間に絶縁膜を設けた構成を採用してもよい。図２１はこのようなビア構造を第１の実施形態に適用した構成を示す断面図であり、図１（ａ）の平面図に対応している。図２１の構成では、ビア２０は、半導体基板４の表面から裏面にかけて貫通しており、かつ、表面が金属１で覆われ、さらに、金属１と半導体基板４との間には絶縁膜４０が設けられている。ビア２０の内部は誘電体２によって構成されている。そして、ビア２０の表面を覆う金属１は、例えば半導体内層配線層３を経由して接地されている。他の実施形態にも、図２１に示したようなビア構造を適用してもよい。
【００４６】
なお、発明の趣旨を逸脱しない範囲で、複数の実施形態における各構成要素を任意に組み合わせてもよい。
【産業上の利用可能性】
【００４７】
本発明では、デジタル回路部とアナログ回路部とのアイソレーション強化を低コストで実現できるため、例えば、ＲＦアナログ混載大規模ＳｏＣにおいて、性能向上およびコストダウンに有用である。
【符号の説明】
【００４８】
１  ビア表面を覆う金属
２  ビアを構成する誘電体
４  半導体基板
５  第１層（半導体基板の表面部）
６  デジタル回路部
７  アナログＲＦ回路部（アナログ回路部）
８，８Ａ  トレンチ型絶縁領域
９，９Ａ  ガードリング
１０  第２のビア
１１  絶縁層または高抵抗層
１２，１３，１５  バンプ
１４，１６  ワイヤ
２０  ビア
３３，３４  再配線層
４０  絶縁膜
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面部に形成された、デジタル回路部と、
前記半導体基板の表面部に形成された、アナログ回路部と、
前記デジタル回路部と前記アナログ回路部との間の領域に形成された、少なくとも１つのビアとを備え、
前記ビアは、前記半導体基板の表面から裏面にかけて貫通しており、かつ、表面が金属で覆われた誘電体によって構成されており、
前記ビアの表面を覆う金属は、接地されている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ビアは、複数個、千鳥格子状に配置されている
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記ビアは、前記半導体基板の表面において、前記デジタル回路部から前記アナログ回路部に向かう第１方向における寸法よりも、前記第１方向に直交する第２方向における寸法の方が大きくなるように、形成されている
ことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記ビアの前記第２方向における寸法は、前記デジタル回路部の前記第２方向における寸法よりも大きい
ことを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記ビアは、楕円形状に、または、四隅が丸みを持った方形状に、形成されている
ことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記ビアは、前記デジタル回路部の周囲、および、前記アナログ回路部の周囲のうち少なくともいずれか一方を取り囲むように、形成されている
ことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記デジタル回路部の周囲、および、前記アナログ回路部の周囲のうち少なくともいずれか一方を取り囲むように、トレンチ型絶縁領域が形成されている
ことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記デジタル回路部の周囲、および、前記アナログ回路部の周囲のうち少なくともいずれか一方を取り囲むように、活性シリコン層のガードリングが形成されている
ことを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記ビアの表面を覆う金属は、前記半導体基板の裏面における、前記デジタル回路部に対応する領域、および、前記アナログ回路部に対応する領域のうち少なくともいずれか一方にまで、拡げられている
ことを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記ビアの表面を覆う金属は、前記半導体基板上の、接地された再配線層に接続されており、
前記再配線層は、前記半導体基板の表面側から見て、前記デジタル回路部および前記アナログ回路部のうち少なくとも一方を覆うように、形成されている
ことを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記デジタル回路部および前記アナログ回路部の裏面側に、絶縁層または高抵抗層が形成されている
ことを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記デジタル回路部または前記アナログ回路部の入出力端子として機能し、前記半導体基板の表面から裏面にかけて貫通しており、かつ、表面が金属で覆われた誘電体によって構成されている第２のビアを備えた
ことを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置において、
前記ビアの表面を覆う金属は、前記半導体基板の裏面において、接地されたバンプに接続されている
ことを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置において、
前記ビアの表面を覆う金属は、前記半導体基板の表面において、接地されたバンプに接続されている
ことを特徴とする半導体装置。
【請求項１５】
請求項１記載の半導体装置において、
前記ビアの表面を覆う金属は、前記半導体基板上の、再配線層に接続されており、
前記再配線層は、接地されたバンプに接続されている
ことを特徴とする半導体装置。
【請求項１６】
請求項１記載の半導体装置において、
前記ビアの表面を覆う金属は、前記半導体基板の表面において、接地されたワイヤに接続されている
ことを特徴とする半導体装置。
【請求項１７】
請求項１記載の半導体装置において、
前記ビアの表面を覆う金属は、前記半導体基板の裏面において、接地されたワイヤに接続されている
ことを特徴とする半導体装置。
【請求項１８】
請求項１〜１７のうちいずれか１項記載の半導体装置において、
前記ビアの表面を覆う金属と、前記半導体基板との間に、絶縁膜が設けられている
ことを特徴とする半導体装置。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2011086612.tif 000025
【図２】
2011086612.tif 000026
【図３】
2011086612.tif 000027
【図４】
2011086612.tif 000028
【図５】
2011086612.tif 000029
【図６】
2011086612.tif 000030
【図７】
2011086612.tif 000031
【図８】
2011086612.tif 000032
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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