(57)【要約】  分極接合の利用により、伝導チャネルの局部に発生するピーク電界を根本的に緩和し、高耐圧化と同時に、電流コラプスの発生を実用的レベルでなくし、低損失ＧａＮ系半導体素子を容易に実現する。  半導体素子は、Ｃ面サファイア基板などのベース基板上に順次積層されたＩｎz Ｇａ1-z Ｎ層１１（０≦ｚ＜１）、Ａｌx Ｇａ1-x Ｎ層１２（０＜ｘ＜１）、Ｉｎy Ｇａ1-y Ｎ層１３（０≦ｙ＜１）およびｐ型Ｉｎw Ｇａ1-w Ｎ層１４（０≦ｗ＜１）を有する。非動作時において、Ａｌx Ｇａ1-x Ｎ層１２とＩｎy Ｇａ1-y Ｎ層１３との間のヘテロ界面の近傍の部分におけるＩｎy Ｇａ1-y Ｎ層１３に２次元正孔ガス１５が形成され、かつ、Ｉｎz Ｇａ1-z Ｎ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるＩｎz Ｇａ1-z Ｎ層１６に２次元電子ガス１６が形成される。
2011162243.tif 000002
【特許請求の範囲】
【請求項１】
Ｉｎz Ｇａ1-z Ｎ層（０≦ｚ＜１）と、
前記Ｉｎz Ｇａ1-z Ｎ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記Ａｌx Ｇａ1-x Ｎ層上のＩｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
前記Ｉｎy Ｇａ1-y Ｎ層上のｐ型Ｉｎw Ｇａ1-w Ｎ層（０≦ｗ＜１）とを有し、
非動作時において、前記Ａｌx Ｇａ1-x Ｎ層と前記Ｉｎy Ｇａ1-y Ｎ層との間のヘテロ界面の近傍の部分における前記Ｉｎy Ｇａ1-y Ｎ層に２次元正孔ガスが形成され、かつ、前記Ｉｎz Ｇａ1-z Ｎ層と前記Ａｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記Ｉｎz Ｇａ1-z Ｎ層に２次元電子ガスが形成されていることを特徴とする半導体素子。
【請求項２】
前記２次元正孔ガスの濃度をＰs （ｃｍ-2）、前記２次元電子ガスの濃度をＮs （ｃｍ-2）、前記Ａｌx Ｇａ1-x Ｎ層の厚さをｔ（ｃｍ）と表したとき、ｘ、ｙ、ｚ、ｔが下記式を満たすことを特徴とする請求項１記載の半導体素子。
Ｐs ＝ｂ1 ｘ＋ｂ2 ｙ−ｂ3 ／ｔ≧２×１０12
Ｎs ＝ｂ1 ｘ＋ｂ2 ｚ−ｂ3 ／ｔ≧２×１０12
ｂ1 ＝５．６６×１０13（ｃｍ-2）
ｂ2 ＝９．８１×１０13（ｃｍ-2）
ｂ3 ＝１．８９×１０7 （ｃｍ-1）
【請求項３】
前記２次元正孔ガスの濃度をＰs （ｃｍ-2）、前記２次元電子ガスの濃度をＮs （ｃｍ-2）、前記Ａｌx Ｇａ1-x Ｎ層の厚さをｔ（ｃｍ）と表したとき、ｘ、ｙ、ｚ、ｔが下記式を満たすことを特徴とする請求項１記載の半導体素子。
Ｐs ＝ｂ1 ｘ＋ｂ2 ｙ−ｂ3 ／ｔ≧５×１０12
Ｎs ＝ｂ1 ｘ＋ｂ2 ｚ−ｂ3 ／ｔ≧５×１０12
ｂ1 ＝５．６６×１０13（ｃｍ-2）
ｂ2 ＝９．８１×１０13（ｃｍ-2）
ｂ3 ＝１．８９×１０7 （ｃｍ-1）
【請求項４】
前記Ａｌx Ｇａ1-x Ｎ層の厚さをｔ、前記Ｉｎy Ｇａ1-y Ｎ層の厚さをｑ、前記ｐ型Ｉｎw Ｇａ1-w Ｎ層の厚さをｒ、前記ｐ型Ｉｎw Ｇａ1-w Ｎ層のｐ型不純物の濃度をＮA 、前記Ａｌx Ｇａ1-x Ｎ層のｎ型不純物の濃度をＮD と表したとき、
ｘ＞０．０８
ｔ＞１５ｎｍ
ｑ＞０ｎｍ
ｒ＞８．０ｎｍ
ＮA ＞１×１０16ｃｍ-3
ＮD ＜４×１０18ｃｍ-3
が成立することを特徴とする請求項１記載の半導体素子。
【請求項５】
前記Ａｌx Ｇａ1-x Ｎ層の厚さをｔ、前記Ｉｎy Ｇａ1-y Ｎ層の厚さをｑ、前記ｐ型Ｉｎw Ｇａ1-w Ｎ層の厚さをｒ、前記ｐ型Ｉｎw Ｇａ1-w Ｎ層のｐ型不純物の濃度をＮA 、前記Ａｌx Ｇａ1-x Ｎ層のｎ型不純物の濃度をＮD と表したとき、
ｘ＞０．１３
ｔ＞２５ｎｍ
ｑ＞１ｎｍ
ｒ＞１０ｎｍ
ＮA ＞８×１０17ｃｍ-3
ＮD ＜３×１０18ｃｍ-3
が成立することを特徴とする請求項１記載の半導体素子。
【請求項６】
前記Ｉｎy Ｇａ1-y Ｎ層と前記Ａｌx Ｇａ1-x Ｎ層との間、および／または、前記Ｉｎz Ｇａ1-z Ｎ層と前記Ａｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層（０＜ｕ＜１、ｕ＞ｘ）を有することを特徴とする請求項１記載の半導体素子。
【請求項７】
前記半導体素子は電界効果トランジスタであり、少なくとも前記Ｉｎy Ｇａ1-y Ｎ層および前記ｐ型Ｉｎw Ｇａ1-w Ｎ層にメサ部が形成され、このメサ部の両側の部分の前記Ａｌx Ｇａ1-x Ｎ層上にゲート電極およびドレイン電極が形成され、前記ゲート電極に関して前記メサ部と反対側の部分の前記Ａｌx Ｇａ1-x Ｎ層上にソース電極が形成され、前記メサ部の前記ゲート電極側の部分の前記ｐ型Ｉｎw Ｇａ1-w Ｎ層上に前記ソース電極または前記ゲート電極と電気的に接続された電極が形成されていることを特徴とする請求項１記載の半導体素子。
【請求項８】
前記ゲート電極と前記電極とが一体となって前記メサ部の一端部の上面および側面から前記メサ部に隣接する部分の前記Ａｌx Ｇａ1-x Ｎ層上に延在して形成されていることを特徴とする請求項７記載の半導体素子。
【請求項９】
前記半導体素子は電界効果トランジスタであり、少なくとも前記Ｉｎy Ｇａ1-y Ｎ層および前記ｐ型Ｉｎw Ｇａ1-w Ｎ層にメサ部が形成され、前記メサ部の前記ｐ型Ｉｎw Ｇａ1-w Ｎ層上にゲート電極、ソース電極およびドレイン電極が形成され、前記メサ部に隣接する部分の前記Ａｌx Ｇａ1-x Ｎ層上に前記ゲート電極と電気的に接続された電極が形成されていることを特徴とする請求項１記載の半導体素子。
【請求項１０】
前記半導体素子はダイオードであり、少なくとも前記Ｉｎy Ｇａ1-y Ｎ層および前記ｐ型Ｉｎw Ｇａ1-w Ｎ層にメサ部が形成され、前記メサ部の一端部の前記ｐ型Ｉｎw Ｇａ1-w Ｎ層と接触してアノード電極が形成され、前記メサ部の他端側の部分の前記Ａｌx Ｇａ1-x Ｎ層上にカソード電極が形成されていることを特徴とする請求項１記載の半導体素子。
【請求項１１】
前記半導体素子はダイオードであり、少なくとも前記Ｉｎy Ｇａ1-y Ｎ層および前記ｐ型Ｉｎw Ｇａ1-w Ｎ層にメサ部が形成され、前記メサ部の一端部の上面および側面から前記メサ部に隣接する部分の前記Ａｌx Ｇａ1-x Ｎ層上に延在してアノード電極が形成され、前記メサ部の他端部の上面および側面から前記メサ部に隣接する部分の前記Ａｌx Ｇａ1-x Ｎ層上に延在してカソード電極が形成されていることを特徴とする請求項１記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子に関し、特に、窒化ガリウム（ＧａＮ）系半導体を用いた半導体素子に関する。
【背景技術】
【０００２】
省エネ社会実現のために電気エネルギーの重要性が増しており、２１世紀は益々電力に依存しようとしている。電気・電子機器のキーデバイスはトランジスタやダイオードなどの半導体素子である。従って、これらの半導体素子の省エネ性が非常に重要である。現在、電力変換素子はシリコン（Ｓｉ）半導体素子が担っているが、そのＳｉ半導体素子はほぼその物性限界まで性能向上が図られており、これ以上の省エネ化は難しい状況である。【０００３】
そこで、Ｓｉに代えて、シリコンカーバイド（ＳｉＣ）や窒化ガリウム（ＧａＮ）などのワイドギャップ半導体による電力変換素子の研究開発が精力的になされてきている。その中でも、ＧａＮは電力効率性・耐電圧性においてＳｉＣよりも格段に優れた物性値を持っているので、ＧａＮ系半導体素子の研究開発が盛んに行われている。【０００４】
ＧａＮ系半導体素子は、電界効果トランジスタ（ＦＥＴ）型の横型、すなわち、基板に平行に走行チャネルが形成されている構成の素子が開発されている。例えば、サファイアやＳｉＣなどからなるベース基板上にアンドープＧａＮ層が厚さ数μｍ、その上にＡｌ組成が約２５％程度のＡｌＧａＮ層が厚さ２５〜３０ｎｍ程度積層され、ＡｌＧａＮ／ＧａＮヘテロ界面に生ずる２次元電子ガス（２ＤＥＧ）を利用する素子である。この素子は通常はＨＦＥＴ(hetero-junction FET) と呼ばれている。【０００５】
さて、上記のＡｌＧａＮ／ＧａＮ  ＨＦＥＴは電流コラプスの抑制という技術課題を抱えている。電流コラプスという現象は、数１００Ｖの高電圧をソース・ドレイン間に印加するとドレイン電流値が減少する現象である。電流コラプスはＧａＮ系ＦＥＴに特有の現象ではなく、ＧａＮ系ＦＥＴによりソース・ドレイン間に高電圧を印加することができるようになったことにより顕著に現れるもので、本来は横型素子に一般的に発生する現象である。【０００６】
電流コラプスの発生する原因は以下のように説明されている。ＦＥＴではゲート−ドレイン間に、ダイオードではカソード−アノード間に高電圧を印加した場合、ゲート直下またはアノード直下に高電界領域が発生するが、その高電界部分の表面または表面近傍に電子が移動し、トラップされる。電子の源としては、ゲート電極から半導体表面をドリフトするもの、チャネル電子が高電界で表面に移動するものなどがある。その電子の負電荷によって負にバイアスされるため、電子チャネルの電子濃度が減少し、チャネル抵抗が上昇する。【０００７】
ゲートリーク由来の電子については、表面に誘電体皮膜によるパッシベーションを施すことにより電子移動が制限され、電流コラプスが抑制される。しかし、誘電体皮膜のみでは電流コラプスを抑制することができない。【０００８】
そこで、電流コラプスはゲート近傍の高電界が原因であることに着目し、電界強度、特にピーク電界を抑制する技術が開発されている。これはフィールドプレート（Field Plate,ＦＰ）技術と呼ばれ、Ｓｉ系やＧａＡｓ系のＦＥＴで既に実用化されている公知の技術である（例えば、非特許文献１参照。）。【０００９】
図１Ａは、フィールドプレート技術を用いた従来のＡｌＧａＮ／ＧａＮ  ＨＦＥＴを示す。図１Ａに示すように、このＡｌＧａＮ／ＧａＮ  ＨＦＥＴにおいては、ベース基板８１上にＧａＮ層８２およびＡｌＧａＮ層８３が順次積層され、ＡｌＧａＮ層８３上にゲート電極８４、ソース電極８５およびドレイン電極８６が形成されている。この場合、ゲート電極８４の上部およびソース電極８５の上部がドレイン電極８６側に帽子の鍔のように延びており、フィールドプレートを形成している。これらのゲート電極８４およびソース電極８５に形成されたフィールドプレートにより、電磁気学の原理に基づいてチャネルの空乏層端のピーク電界強度を低くすることができる。図１Ｂに、フィールドプレートのある場合とない場合とでの電界分布を示す。電界分布の面積がドレイン電圧に等しいので、ピーク電界を分散させることにより、ＡｌＧａＮ／ＧａＮ  ＨＦＥＴの耐圧の向上および電流コラプスの抑制を図ることができる。【００１０】
しかしながら、上述のフィールドプレート技術では、電界をチャネル全域に亘って平準化することはできない。また、パワー素子としての実用的な半導体素子では６００Ｖ以上の電圧が印加されるので、このフィールドプレート技術を適用しても根本的な解決に至っていない。【００１１】
一方、電界分布を平準化し、ピーク電界を生じにくくして耐圧を向上させる公知技術の一つに超接合（Super Junction、スーパージャンクション）構造がある（例えば、非特許文献２参照。）。この超接合について説明する。
図２Ａは、小さい逆バイアス電圧が印加された状態の従来のｐｎ接合を示す。図３Ａは、小さい逆バイアス電圧が印加された状態の超接合の単位ユニットを示す。【００１２】
図２Ａに示すように、従来のｐｎ接合においては、ｐ型層１０１とｎ型層１０２とが接合され、ｐ型層１０１にｐ電極１０３が、ｎ型層１０２にｎ電極１０４が形成されており、ｐｎ接合の接合面はｐ電極１０３およびｎ電極１０４に対して平行になっている。ｐ型層１０１の接合面の近傍の部分には空乏層１０１ａが形成され、その他の部分はｐ型中性領域である。ｎ型層１０２の接合面の近傍の部分には空乏層１０２ａが形成され、その他の部分はｎ型中性領域である。【００１３】
これに対して、図３Ａに示すように、超接合においては、ｐ型層２０１とｎ型層２０２とによりｐｎ接合が形成されるのは従来のｐｎ接合と同様であるが、ｐ型層２０１に形成されるｐ電極２０３およびｎ型層２０２に形成されるｎ電極２０４は、ｐ型層２０１とｎ型層２０２との、平面状に広がった主たる接合面に対して直交して形成される。ｐｎ接合の両端部では、接合面は主たる接合面に対して互いに逆の方向に折れ曲がっている。ｐ型層２０１の接合面の近傍の部分には空乏層２０１ａが形成され、その他の部分はｐ型中性領域である。ｎ型層２０２の接合面の近傍の部分には空乏層２０２ａが形成され、その他の部分はｎ型中性領域である。【００１４】
図２Ｂは、ｐ電極１０３およびｎ電極１０４間に小さい逆バイアス電圧が印加された状態の従来のｐｎ接合の電界分布を図２Ａに対応して示したものである。また、図３Ｂは、ｐ電極２０３およびｎ電極２０４間に小さい逆バイアス電圧が印加された状態の超接合の電界分布を図３Ａに対応して示したものである。【００１５】
図４Ａは、従来のｐｎ接合において大きな逆バイアス電圧が印加された状態を示す。図５Ａは、超接合において大きな逆バイアス電圧が印加された状態を示す。
図４Ｂは、ｐ電極１０３およびｎ電極１０４間に大きな逆バイアス電圧が印加された状態の従来のｐｎ接合の電界分布を図４Ａに対応して示したものである。また、図５Ｂは、ｐ電極２０３およびｎ電極２０４間に大きな逆バイアス電圧が印加された状態の超接合の電界分布を図５Ａに対応して示したものである。【００１６】
空乏層１０１ａ、１０２ａ、２０１ａ、２０２ａの広がりはｐｎ接合面を起点に起こることは従来のｐｎ接合および超接合とも同じである。従来のｐｎ接合では、空乏層１０１ａ、１０２ａ内のアクセプターイオンやドナーイオンなどの固定電荷による電界分布は、図２Ｂおよび図４Ｂに示すように三角形状となり、ピーク状の電界分布が生じる。これに対して、超接合では、図３Ｂおよび図５Ｂに示すように、空乏層２０１ａ、２０２ａが広がっても電界（電荷の積分値）はｐ電極２０３およびｎ電極２０４間を結ぶ方向に一定の値で分布し、電界の集中は起こらないことが分かる。【００１７】
印加電圧は電界の積分値（図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂでは電界の面積に当たる）であるから、従来のｐｎ接合は、接合面に生じる最大電界強度で耐圧が制限される。一方、超接合は、印加電圧を半導体全体に亘って均一電界により受け持ち耐えることができる。超接合は縦型および横型構造を有するＳｉ−ＭＯＳパワートランジスタおよびＳｉパワーダイオードのドリフト層に適用されている。【００１８】
また、ｐｎ接合に依らないで超接合と同様な正電荷および負電荷の分布を生じさせる方法として分極接合という原理がある（例えば、特許文献１参照。）。また、分極を利用して高耐圧化を目指した技術も提案されている（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００７−１３４６０７号公報
【特許文献２】特開２００９−１１７４８５号公報
【非特許文献】
【００２０】
【非特許文献１】東芝レビューVol.59 No.7(2004)p.35
【非特許文献２】IEEE ELECTRON DEVICE LETTERS,VOL.29,NO.10,OCTOBER 2008,p.1087
【発明の概要】
【発明が解決しようとする課題】
【００２１】
特許文献１で提案された分極接合を利用した半導体素子は、構造が簡単であるため有利であるが、実用的な性能を得るために必要な構造の詳細についてはまだ明らかでない。
そこで、この発明が解決しようとする課題は、分極接合の利用により、伝導チャネルの局部に発生するピーク電界を根本的に緩和し、高耐圧化と同時に、電流コラプスの発生を実用的レベルでなくし、低損失ＧａＮ系半導体素子を容易に実現することができる半導体素子を提供することである。
【課題を解決するための手段】
【００２２】
上記課題を解決するために、この発明は、
Ｉｎz Ｇａ1-z Ｎ層（０≦ｚ＜１）と、
前記Ｉｎz Ｇａ1-z Ｎ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記Ａｌx Ｇａ1-x Ｎ層上のＩｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
前記Ｉｎy Ｇａ1-y Ｎ層上のｐ型Ｉｎw Ｇａ1-w Ｎ層（０≦ｗ＜１）とを有し、
非動作時において、前記Ａｌx Ｇａ1-x Ｎ層と前記Ｉｎy Ｇａ1-y Ｎ層との間のヘテロ界面の近傍の部分における前記Ｉｎy Ｇａ1-y Ｎ層に２次元正孔ガスが形成され、かつ、前記Ｉｎz Ｇａ1-z Ｎ層と前記Ａｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記Ｉｎz Ｇａ1-z Ｎ層に２次元電子ガスが形成されていることを特徴とする半導体素子である。【００２３】
この半導体素子においては、典型的には、ＧａＮ系半導体のＣ面成長が可能なベース基板上に、Ｉｎz Ｇａ1-z Ｎ層、Ａｌx Ｇａ1-x Ｎ層、Ｉｎy Ｇａ1-y Ｎ層およびｐ型Ｉｎw Ｇａ1-w Ｎ層が順次成長される。Ｉｎy Ｇａ1-y Ｎ層のＩｎ組成ｙとｐ型Ｉｎw Ｇａ1-w Ｎ層のＩｎ組成ｗとは、好適には同一の値に選ばれる。【００２４】
Ｉｎz Ｇａ1-z Ｎ層、Ａｌx Ｇａ1-x Ｎ層およびＩｎy Ｇａ1-y Ｎ層は、典型的にはアンドープであるが、これに限定されるものではない。例えば、Ａｌx Ｇａ1-x Ｎ層にｎ型不純物（例えば、Ｓｉ）をドープすることによりｎ型としてもよく、こうすることで、このｎ型Ａｌx Ｇａ1-x Ｎ層から供給される電子により、Ｉｎz Ｇａ1-z Ｎ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分におけるＩｎz Ｇａ1-z Ｎ層に形成される２次元電子ガスの濃度を高くすることができる。【００２５】
この半導体素子においては、２次元正孔ガスの濃度をＰs （ｃｍ-2）、２次元電子ガスの濃度をＮs （ｃｍ-2）、Ａｌx Ｇａ1-x Ｎ層の厚さをｔ（ｃｍ）と表したとき、ｘ、ｙ、ｚ、ｔが下記式を満たす。
Ｐs ＝ｂ1 ｘ＋ｂ2 ｙ−ｂ3 ／ｔ≧２×１０12
Ｎs ＝ｂ1 ｘ＋ｂ2 ｚ−ｂ3 ／ｔ≧２×１０12
ｂ1 ＝５．６６×１０13（ｃｍ-2）
ｂ2 ＝９．８１×１０13（ｃｍ-2）
ｂ3 ＝１．８９×１０7 （ｃｍ-1）
好適には、ｘ、ｙ、ｚ、ｔは下記式を満たす。
Ｐs ＝ｂ1 ｘ＋ｂ2 ｙ−ｂ3 ／ｔ≧５×１０12
Ｎs ＝ｂ1 ｘ＋ｂ2 ｚ−ｂ3 ／ｔ≧５×１０12
ｂ1 ＝５．６６×１０13（ｃｍ-2）
ｂ2 ＝９．８１×１０13（ｃｍ-2）
ｂ3 ＝１．８９×１０7 （ｃｍ-1）【００２６】
好適には、Ａｌx Ｇａ1-x Ｎ層の厚さをｔ、Ｉｎy Ｇａ1-y Ｎ層の厚さをｑ、ｐ型Ｉｎw Ｇａ1-w Ｎ層の厚さをｒ、ｐ型Ｉｎw Ｇａ1-w Ｎ層のｐ型不純物の濃度をＮA 、Ａｌx Ｇａ1-x Ｎ層のｎ型不純物の濃度をＮD と表したとき、
ｘ＞０．０８
ｔ＞１５ｎｍ
ｑ＞０ｎｍ
ｒ＞８．０ｎｍ
ＮA ＞１×１０16ｃｍ-3
ＮD ＜４×１０18ｃｍ-3
が成立する。これらの条件を満たすことにより、Ｐs ≧２×１０12ｃｍ-2、Ｎs ≧２×１０12ｃｍ-2とすることができる。【００２７】
より好適には、Ａｌx Ｇａ1-x Ｎ層の厚さをｔ、Ｉｎy Ｇａ1-y Ｎ層の厚さをｑ、ｐ型Ｉｎw Ｇａ1-w Ｎ層の厚さをｒ、ｐ型Ｉｎw Ｇａ1-w Ｎ層のｐ型不純物の濃度をＮA 、Ａｌx Ｇａ1-x Ｎ層のｎ型不純物の濃度をＮD と表したとき、
ｘ＞０．１３
ｔ＞２５ｎｍ
ｑ＞１ｎｍ
ｒ＞１０ｎｍ
ＮA ＞８×１０17ｃｍ-3
ＮD ＜３×１０18ｃｍ-3
が成立する。これらの条件を満たすことにより、Ｐs ≧５×１０12ｃｍ-2、Ｎs ≧５×１０12ｃｍ-2とすることができる。【００２８】
この半導体素子においては、必要に応じて、Ｉｎy Ｇａ1-y Ｎ層とＡｌx Ｇａ1-x Ｎ層との間、および／または、Ｉｎz Ｇａ1-z Ｎ層とＡｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層（０＜ｕ＜１、ｕ＞ｘ）、例えばＡｌＮ層が設けられる。Ｉｎy Ｇａ1-y Ｎ層とＡｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層を設けることで、Ｉｎy Ｇａ1-y Ｎ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分におけるＩｎy Ｇａ1-y Ｎ層に形成される２次元正孔ガスのＡｌx Ｇａ1-x Ｎ層側への染み込みを少なくすることができ、正孔の移動度を格段に増加させることができる。また、Ｉｎz Ｇａ1-z Ｎ層とＡｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層を設けることで、Ｉｎz Ｇａ1-z Ｎ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分におけるＩｎz Ｇａ1-z Ｎ層に形成される２次元電子ガスのＡｌx Ｇａ1-x Ｎ層側への染み込みを少なくすることができ、電子の移動度を格段に増加させることができる。このＡｌu Ｇａ1-u Ｎ層またはＡｌＮ層は一般的には十分に薄くてよく、例えば１〜２ｎｍ程度で足りる。【００２９】
この半導体素子は種々の素子として用いることができるが、典型的には、電界効果トランジスタ（ＦＥＴ）やダイオードなどとして用いることができる。電界効果トランジスタにおいては、例えば、少なくともＩｎy Ｇａ1-y Ｎ層およびｐ型Ｉｎw Ｇａ1-w Ｎ層に、例えばＡｌx Ｇａ1-x Ｎ層の上部、Ｉｎy Ｇａ1-y Ｎ層およびｐ型Ｉｎw Ｇａ1-w Ｎ層にメサ部が形成され、このメサ部の両側の部分のＡｌx Ｇａ1-x Ｎ層上にゲート電極およびドレイン電極が形成され、ゲート電極に関してメサ部と反対側の部分のＡｌx Ｇａ1-x Ｎ層上にソース電極が形成され、メサ部のゲート電極側の部分のｐ型Ｉｎw Ｇａ1-w Ｎ層上にソース電極またはゲート電極と電気的に接続された電極が形成される。この電界効果トランジスタにおいては、例えば、ゲート電極とこのゲート電極と電気的に接続された電極とが一体となってメサ部の一端部の上面および側面からメサ部に隣接する部分のＡｌx Ｇａ1-x Ｎ層上に延在して形成されることもある。あるいは、電界効果トランジスタにおいては、例えば、少なくともＩｎy Ｇａ1-y Ｎ層およびｐ型Ｉｎw Ｇａ1-w Ｎ層にメサ部が形成され、メサ部のｐ型Ｉｎw Ｇａ1-w Ｎ層上にゲート電極、ソース電極およびドレイン電極が形成され、メサ部に隣接する部分のＡｌx Ｇａ1-x Ｎ層上にゲート電極と電気的に接続された電極が形成される。また、ダイオードにおいては、少なくともＩｎy Ｇａ1-y Ｎ層およびｐ型Ｉｎw Ｇａ1-w Ｎ層に、例えばＡｌx Ｇａ1-x Ｎ層の上部、Ｉｎy Ｇａ1-y Ｎ層およびｐ型Ｉｎw Ｇａ1-w Ｎ層にメサ部が形成され、このメサ部の一端部のｐ型Ｉｎw Ｇａ1-w Ｎ層と接触してアノード電極が形成され、このメサ部の他端側の部分のＡｌx Ｇａ1-x Ｎ層上に、あるいはこのメサ部の他端のｐ型Ｉｎw Ｇａ1-w Ｎ層と接触してカソード電極が形成される。あるいは、ダイオードにおいては、少なくともＩｎy Ｇａ1-y Ｎ層およびｐ型Ｉｎw Ｇａ1-w Ｎ層にメサ部が形成され、メサ部の一端部の上面および側面からメサ部に隣接する部分のＡｌx Ｇａ1-x Ｎ層上に延在してアノード電極が形成され、メサ部の他端部の上面および側面からメサ部に隣接する部分のＡｌx Ｇａ1-x Ｎ層上に延在してカソード電極が形成される。
【発明の効果】
【００３０】
この発明によれば、構造の最適化により、伝導チャネルの局部に発生するピーク電界を根本的に緩和し、高耐圧化と同時に、電流コラプスの発生を実用的レベルでなくし、低損失ＧａＮ系半導体素子を容易に実現することができる。
【図面の簡単な説明】
【００３１】
【図１】従来のフィールドプレート技術を用いたＡｌＧａＮ／ＧａＮ  ＨＦＥＴを示す断面図およびこのＡｌＧａＮ／ＧａＮ  ＨＦＥＴにおける電界分布を示す略線図である。
【図２】小さい逆バイアス電圧が印加された状態の従来のｐｎ接合を示す断面図およびこのｐｎ接合における電界分布を示す略線図である。
【図３】小さい逆バイアス電圧が印加された状態の超接合を示す断面図およびこの超接合における電界分布を示す略線図である。
【図４】大きい逆バイアス電圧が印加された状態の従来のｐｎ接合を示す断面図およびこのｐｎ接合における電界分布を示す略線図である。
【図５】大きい逆バイアス電圧が印加された状態の超接合を示す断面図およびこの超接合における電界分布を示す略線図である。
【図６】この発明の第１の実施の形態によるＧａＮ系半導体素子を示す断面図である。
【図７】この発明の第１の実施の形態によるＧａＮ系半導体素子のエネルギーバンド構造を示す略線図である。
【図８】この発明の第１の実施の形態によるＧａＮ系半導体素子の動作を説明するための略線図である。
【図９】この発明の第１の実施の形態によるＧａＮ系半導体素子において１次元シミュレーションに用いたモデル構造を示す略線図である。
【図１０】この発明の第１の実施の形態によるＧａＮ系半導体素子において１次元シミュレーションにより得られた結果を示す略線図である。
【図１１】この発明の第１の実施の形態によるＧａＮ系半導体素子において１次元シミュレーションにより得られた結果を示す略線図である。
【図１２】この発明の第１の実施の形態によるＧａＮ系半導体素子において１次元シミュレーションにより得られた結果を示す略線図である。
【図１３】この発明の第１の実施の形態によるＧａＮ系半導体素子において１次元シミュレーションにより得られた結果を示す略線図である。
【図１４】この発明の第１の実施の形態によるＧａＮ系半導体素子において１次元シミュレーションにより得られた結果を示す略線図である。
【図１５】この発明の第１の実施の形態によるＧａＮ系半導体素子において１次元シミュレーションにより得られた結果を示す略線図である。
【図１６】この発明の第１の実施の形態によるＧａＮ系半導体素子において１次元シミュレーションにより得られた結果を示す略線図である。
【図１７】この発明の第１の実施の形態によるＧａＮ系半導体素子において１次元シミュレーションにより得られた結果を示す略線図である。
【図１８】この発明の第１の実施の形態によるＧａＮ系半導体素子において導出された近似式で与えられるＰs 、Ｎs と数値計算により求められるＰs 、Ｎs とを比較して示す略線図である。
【図１９】この発明の第１の実施の形態によるＧａＮ系半導体素子において導出された近似式で与えられるＰs 、Ｎs と数値計算により求められるＰs 、Ｎs とを比較して示す略線図である。
【図２０】この発明の第１の実施の形態によるＧａＮ系半導体素子において導出された近似式で与えられるＰs 、Ｎs と数値計算により求められるＰs 、Ｎs とを比較して示す略線図である。
【図２１】この発明の第１の実施の形態によるＧａＮ系半導体素子において導出された近似式で与えられるＰs 、Ｎs と数値計算により求められるＰs 、Ｎs とを比較して示す略線図である。
【図２２】この発明の第１の実施の形態によるＧａＮ系半導体素子において導出された近似式で与えられるＰs 、Ｎs と数値計算により求められるＰs 、Ｎs とを比較して示す略線図である。
【図２３】実施例１のＧａＮ系半導体素子を示す断面図である。
【図２４】この発明の第２の実施の形態によるＧａＮ系ダイオードを示す断面図である。
【図２５】この発明の第２の実施の形態によるＧａＮ系ダイオードを評価するために行ったシミュレーションに用いた構造を示す略線図である。
【図２６】この発明の第２の実施の形態によるＧａＮ系ダイオードの評価に用いた従来のＧａＮ系ダイオードを示す断面図である。
【図２７】この発明の第２の実施の形態によるＧａＮ系ダイオードの評価に用いた従来のＧａＮ系ダイオードを評価するために行ったシミュレーションに用いた構造を示す略線図である。
【図２８】この発明の第２の実施の形態において行ったシミュレーションの結果を示す略線図である。
【図２９】この発明の第３の実施の形態によるＧａＮ系ＦＥＴを示す断面図である。
【図３０】この発明の第３の実施の形態によるＧａＮ系ＦＥＴの動作を説明するための略線図である。
【図３１】この発明の第３の実施の形態によるＧａＮ系ＦＥＴの等価回路図である。
【図３２】この発明の第４の実施の形態によるＧａＮ系ダイオードを示す断面図である。
【図３３】この発明の第５の実施の形態によるＧａＮ系ＦＥＴを示す断面図である。
【図３４】この発明の第６の実施の形態によるＧａＮ系ＦＥＴを示す断面図である。
【図３５】この発明の第７の実施の形態によるＧａＮ系ＦＥＴを示す断面図である。
【図３６】この発明の第８の実施の形態によるＧａＮ系ＦＥＴを示す断面図である。
【図３７】この発明の第９の実施の形態によるＧａＮ系ＦＥＴを示す断面図である。
【図３８】この発明の第１０の実施の形態によるＧａＮ系ＦＥＴを示す断面図である。
【図３９】この発明の第１１の実施の形態による相補型回路の等価回路図である。
【発明を実施するための形態】
【００３２】
以下、発明を実施するための形態（以下、実施の形態と言う。）について説明する。
〈第１の実施の形態〉
第１の実施の形態によるＧａＮ系半導体素子について説明する。
このＧａＮ系半導体素子の基本構造を図６に示す。
図６に示すように、このＧａＮ系半導体素子においては、ＧａＮ系半導体がＣ面成長する、例えばＣ面サファイア基板などのベース基板（図示せず）上に、アンドープのＩｎz Ｇａ1-z Ｎ層１１（０≦ｚ＜１）、アンドープまたはｎ型のＡｌx Ｇａ1-x Ｎ層１２（０＜ｘ＜１）、アンドープのＩｎy Ｇａ1-y Ｎ層１３（０≦ｙ＜１）およびｐ型Ｉｎw Ｇａ1-w Ｎ層１４（０≦ｗ＜１）が順次積層されている。
【００３３】
このＧａＮ系半導体素子においては、非動作時において、ピエゾ分極および自発分極により、ベース基板寄りのＩｎz Ｇａ1-z Ｎ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるＡｌx Ｇａ1-x Ｎ層１２に正の固定電荷が誘起され、また、ベース基板と反対側のＡｌx Ｇａ1-x Ｎ層１２とＩｎy Ｇａ1-y Ｎ層１３との間のヘテロ界面の近傍の部分におけるＡｌx Ｇａ1-x Ｎ層１２に負の固定電荷が誘起されている。このため、このＧａＮ系半導体素子においては、非動作時に、Ａｌx Ｇａ1-x Ｎ層１２とＩｎy Ｇａ1-y Ｎ層１３との間のヘテロ界面の近傍の部分におけるＩｎy Ｇａ1-y Ｎ層１３に２次元正孔ガス（２ＤＨＧ）１５が形成され、かつ、Ｉｎz Ｇａ1-z Ｎ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるＩｎz Ｇａ1-z Ｎ層１１に２次元電子ガス（２ＤＥＧ）１６が形成されている。
【００３４】
図７はこのＧａＮ系半導体素子のエネルギーバンド構造を示す。ただし、図７においては、Ｉｎz Ｇａ1-z Ｎ層１１のＩｎ組成ｚ、Ｉｎy Ｇａ1-y Ｎ層１３のＩｎ組成ｙ、ｐ型Ｉｎw Ｇａ1-w Ｎ層１４のＩｎ組成ｚはいずれも０とした。すなわち、Ｉｎz Ｇａ1-z Ｎ層１１およびＩｎy Ｇａ1-y Ｎ層１３はいずれもＧａＮ層、ｐ型Ｉｎw Ｇａ1-w Ｎ層１４はｐ型ＧａＮ層である。図７において、Ｅv は価電子帯の上端のエネルギー、Ｅc は伝導帯の下端のエネルギー、ＥF はフェルミ準位を示す。詳細は後述するが、Ａｌx Ｇａ1-x Ｎ層１２の厚さおよびＡｌ組成ｘのうちの少なくとも一方を従来のＨＦＥＴより大きく設定することにより、分極により発生する、Ａｌx Ｇａ1-x Ｎ層１２とＩｎy Ｇａ1-y Ｎ層１３との間のヘテロ界面およびＩｎz Ｇａ1-z Ｎ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の電位差を大きくし、それによってＡｌx Ｇａ1-x Ｎ層１２の価電子帯の上端のエネルギーＥv をフェルミ準位ＥF まで引き上げる。この場合、Ａｌx Ｇａ1-x Ｎ層１２上にＩｎy Ｇａ1-y Ｎ層１３しか設けないと、このＩｎy Ｇａ1-y Ｎ層１３のみでは、表面準位により分極による負の固定電荷が補償されてしまうため、Ａｌx Ｇａ1-x Ｎ層１２とＩｎy Ｇａ1-y Ｎ層１３との間のヘテロ界面の近傍の部分におけるＩｎy Ｇａ1-y Ｎ層１３に２ＤＨＧ１５が形成されない。そこで、Ｉｎy Ｇａ1-y Ｎ層１３上にｐ型Ｉｎw Ｇａ1-w Ｎ層１４を設けることにより、ｐ型Ｉｎw Ｇａ1-w Ｎ層１４の価電子帯の上端のエネルギーＥv をフェルミ準位ＥF まで引き上げている。これによって、Ａｌx Ｇａ1-x Ｎ層１２とＩｎy Ｇａ1-y Ｎ層１３との間のヘテロ界面の近傍の部分におけるＩｎy Ｇａ1-y Ｎ層１３に２ＤＨＧ１５が形成される。また、Ｉｎz Ｇａ1-z Ｎ層１１とＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるＩｎz Ｇａ1-z Ｎ層１１に２ＤＥＧ１６が形成される。
【００３５】
今、例えば、図８Ａに示すように、ｐ型Ｉｎw Ｇａ1-w Ｎ層１４の一端面に２ＤＨＧ１５の位置まで延在するようにアノード電極１７を形成するとともに、Ａｌx Ｇａ1-x Ｎ層１２の一端面に２ＤＥＧ１６の位置まで延在するようにカソード電極１８を形成した場合を考える。アノード電極１７は例えばＮｉからなり、カソード電極１８は例えばＴｉ／Ａｌ／Ａｕ多層膜からなる。これらのアノード電極１７およびカソード電極１８間に逆バイアス電圧を印加する。図８Ｂに、このときのＡｌx Ｇａ1-x Ｎ層１２に沿った電界分布を示す。図８Ｂに示すように、逆バイアス電圧の印加により、２ＤＨＧ１５および２ＤＥＧ１６の濃度がともに等量減少し、２ＤＨＧ１５および２ＤＥＧ１６の両端部が空乏化する。２ＤＨＧ１５および２ＤＥＧ１６の濃度が等量変化しても実質的に電荷の変化量は０となるから、電界分布は超接合の電界分布となり、電界にピークが発生しない。従って、高耐圧性および低電流コラプス性能の向上を図ることができる。
【００３６】
次に、２ＤＨＧ１５および２ＤＥＧ１６が同時に存在するこのＧａＮ系半導体素子における構造パラメータについて説明する。
まず、Ｉｎz Ｇａ1-z Ｎ層１１のＩｎ組成ｚ、Ｉｎy Ｇａ1-y Ｎ層１３のＩｎ組成ｙ、ｐ型Ｉｎw Ｇａ1-w Ｎ層１４のＩｎ組成ｗがいずれも０、すなわちＩｎz Ｇａ1-z Ｎ層１１およびＩｎy Ｇａ1-y Ｎ層１３がいずれもＧａＮ層、ｐ型Ｉｎw Ｇａ1-w Ｎ層１４がｐ型ＧａＮ層である場合を考える。図９に示すように、この場合の、Ｉｎz Ｇａ1-z Ｎ層１１に対応する層をアンドープＧａＮ層２１、Ａｌx Ｇａ1-x Ｎ層１２に対応する層をアンドープＡｌＧａＮ層２２、Ｉｎy Ｇａ1-y Ｎ層１３に対応する層をアンドープＧａＮキャップ層２３、ｐ型Ｉｎw Ｇａ1-w Ｎ層１４に対応する層をｐ型ＧａＮキャップ層２４とする。アンドープＡｌＧａＮ層２２とアンドープＧａＮキャップ層２３との間のヘテロ界面の近傍の部分におけるアンドープＧａＮキャップ層２３に２次元正孔ガス（２ＤＨＧ）２５が形成され、かつ、アンドープＧａＮ層２１とアンドープＡｌＧａＮ層２２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層２１に２次元電子ガス（２ＤＥＧ）２６が形成される。
【００３７】
このＧａＮ系半導体素子が動作する、２ＤＨＧ２５および２ＤＥＧ２６の最低の濃度は仮に以下のように設定することができる。通常のＡｌＧａＮ／ＧａＮ  ＨＦＥＴの動作可能なチャネルのシート抵抗は２ｋΩ以下と考えられる。そうすると、チャネル移動度を約１０００ｃｍ2 ／Ｖｓと仮定することにより、２ＤＥＧ２６の濃度は３×１０12ｃｍ-2以上となる。
【００３８】
図９に示すモデル積層構造により、２ＤＨＧ２５の濃度と構造パラメータとの関係を１次元シミュレーションにより調べた。シミュレーションには、シュレディンガー方程式、ポアッソン方程式、電荷中性の条件およびＧａＮ系半導体の標準的な物性値を採用した。シミュレーションのソフトウエアとして市販のＴＣＡＤ（シルバコ・インターナショナル社製）を使用した。計算の条件として、アンドープＧａＮ層２１およびアンドープＧａＮキャップ層２３の残留電子濃度を１×１０15ｃｍ-3とし、ｐ型ＧａＮキャップ層２４のｐ型不純物（Ｍｇ）の濃度を３×１０19ｃｍ-3とした。
ｐ型ＧａＮキャップ層２４の表面フェルミ準位を伝導帯下０．５ｅＶと仮定した（T.Hashizume et. al., APL80,4564(2002) 参照）。
【００３９】
［計算１］
ｐ型ＧａＮキャップ層２４の組成の変化による２ＤＨＧ２５および２ＤＥＧ２６の濃度の変化
固定値として、ｐ型ＧａＮキャップ層２４の厚さＴpcap＝３０ｎｍ、アンドープＧａＮキャップ層２３の厚さＴucap＝１０ｎｍ、アンドープＡｌＧａＮ層２２の厚さｔ＝Ｔalgan ＝４７ｎｍとした。
【００４０】
図１０に計算結果を示す。図１０の横軸はアンドープＡｌＧａＮ層２２のＡｌ組成、縦軸は２ＤＨＧ２５および２ＤＥＧ２６のシートキャリア濃度である。図１０より、アンドープＡｌＧａＮ層２２のＡｌ組成が０．０８（８％）以上で２ＤＨＧ２５および２ＤＥＧ２６のキャリアが生成した。図１０において正孔濃度にオフセットが生じているのは、ｐ型ＧａＮキャップ層２４からの正孔の寄与分である。
【００４１】
２ＤＨＧ２５の濃度が実質的に生じているのは本計算から２×１０12ｃｍ-2であり、動作に必須の条件が本計算で与えられる２×１０12ｃｍ-2である。従って、アンドープＡｌＧａＮ層２２のＡｌ組成は０．０８以上必要であり、望ましくは５×１０12ｃｍ-2以上の２ＤＨＧ２５が生成するＡｌ組成は０．１３（１３％）以上である。
図１０には、後述の実施例１の実験結果もプロットした。実験結果と計算値とはほぼ一致した。測定結果は、実施例１で述べる通り、正孔シート濃度が８．６×１０12ｃｍ-2であった。
【００４２】
［計算２］
ｐ型ＧａＮキャップ層２４の厚さの変化による２ＤＨＧ２５および２ＤＥＧ２６の濃度の変化
固定値として、ｐ型ＧａＮキャップ層２４の厚さＴpcap＝３０ｎｍ、アンドープＧａＮキャップ層２３の厚さＴucap＝１０ｎｍ、アンドープＡｌＧａＮ層２２のＡｌ組成＝２２．６％とし、アンドープＡｌＧａＮ層２２の厚さｔ＝Ｔalgan を変数として計算した。
【００４３】
図１１に計算結果を示す。図１１の横軸はアンドープＡｌＧａＮ層２２の厚さＴalgan 、縦軸は２ＤＨＧ２５および２ＤＥＧ２６のシートキャリア濃度である。図１１より、アンドープＡｌＧａＮ層２２の厚さＴalgan による２ＤＨＧ２５および２ＤＥＧ２６の濃度の変化は急激であり、２×１０12ｃｍ-2の２ＤＨＧ２５を発生させるには１５ｎｍ以上は必要であり、望ましくは５×１０12ｃｍ-2以上の２ＤＨＧ２５を発生させるには２５ｎｍ以上は必要である。図１１には後述の実施例１の実験結果もプロットした。
【００４４】
［計算３］
アンドープＧａＮキャップ層２３の厚さの変化による２ＤＨＧ２５および２ＤＥＧ２６の濃度の変化
固定値として、ｐ型ＧａＮキャップ層２４の厚さＴpcap＝３０ｎｍ、Ｍｇ濃度＝３×１０19ｃｍ-3、アンドープＡｌＧａＮ層２２のＡｌ組成＝２２．６％、厚さＴalgan ＝４７ｎｍとし、アンドープＧａＮキャップ層２３の厚さＴucapを変化させた場合の２ＤＨＧ２５および２ＤＥＧ２６の濃度の計算を行った。
【００４５】
図１２に計算結果を示す。図１２の横軸はアンドープＧａＮキャップ層２３の厚さＴucap、縦軸は２ＤＨＧ２５および２ＤＥＧ２６のシートキャリア濃度である。図１２より、アンドープＧａＮキャップ層２３の厚さＴucapに対する２ＤＨＧ２５の正孔濃度の変化は少ない。従って、キャリア濃度の観点からはアンドープＧａＮキャップ層２３の厚さＴucapは０ｎｍから有効である。
【００４６】
しかしながら、ｐ型ＧａＮキャップ層２４のシート抵抗はアンドープＧａＮキャップ層２３の厚さＴucapに依存する。アンドープＧａＮキャップ層２３の厚さＴucapが小さい場合、２ＤＨＧ２５の正孔はｐ型ＧａＮキャップ層２４中のＭｇアクセプターイオンによりクーロン散乱され、２ＤＨＧ２５の正孔移動度は著しく減少する。従って、アンドープＧａＮキャップ層２３の効果として、キャリア濃度に着目するのではなく、２ＤＨＧ２５の移動度に着目してみる。
【００４７】
［計算４］
アンドープＧａＮキャップ層２３の厚さの変化による２ＤＨＧ２５の移動度の変化
固定値として、アンドープＡｌＧａＮ層２２のＡｌ組成＝２２．６％、厚さＴalgan ＝４７ｎｍとした。
図１３に計算結果を示す。図１３の横軸はアンドープＧａＮキャップ層２３の厚さＴucap、縦軸は２ＤＨＧ２５の正孔移動度である。図１３には後述の実施例１の実験結果もプロットした。
【００４８】
アンドープＡｌＧａＮ層２２とアンドープＧａＮキャップ層２３との間のヘテロ界面の近傍の部分におけるアンドープＧａＮキャップ層２３中に形成される２ＤＨＧ２５の正孔はＭｇアクセプターイオンによるクーロン散乱を受けて移動度が減少する。移動度は通常のバルクの正孔移動度２〜３ｃｍ2 ／Ｖｓに比較して４〜５倍高かったが、結晶の残留欠陥の影響がまだあり、計算値よりは低かった。実測値は計算値よりも低いがこれは残留欠陥の影響であり、また、計算に採用した真性正孔移動度にも不確定要素が含まれているということも考えられる。ここでは、移動度の膜厚依存性を相対的に考察することにすると、移動度はアンドープＧａＮキャップ層２３の厚さＴucapに多く依存していることが分かる。アンドープＧａＮキャップ層２３の厚さＴucapは０ｎｍでも有効であるが、シート抵抗低減のためには、アンドープＧａＮキャップ層２３は必要である。より望ましくは、計算上で移動度が５倍以上となり、従ってシート抵抗が約１／５以下程度となる。Ｔucapは１ｎｍ以上が有効範囲である。
【００４９】
［計算５］
ｐ型ＧａＮキャップ層２４の厚さＴpcapの変化による２ＤＨＧ２５のシートキャリア濃度の変化
固定値として、アンドープＧａＮキャップ層２３の厚さＴucap＝１０ｎｍ、アンドープＡｌＧａＮ層２２のＡｌ組成＝２２．６％、厚さＴalgan ＝４７ｎｍとし、ｐ型ＧａＮキャップ層２４の厚さＴpcapを変数として計算した。
【００５０】
図１４に計算結果を示す。図１４の横軸はｐ型ＧａＮキャップ層２４の厚さＴpcap、縦軸は２ＤＨＧ２５および２ＤＥＧ２６のシートキャリア濃度である。図１４には後述の実施例１の実験結果もプロットした。
本計算結果より、２ＤＨＧ２５を発生させるには、ｐ型ＧａＮキャップ層２４の厚さＴpcapとして少なくとも６ｎｍは必要であり、２×１０12ｃｍ-2の２ＤＨＧ２５を発生させるには８ｎｍ以上は必要であり、望ましくは５×１０12ｃｍ-2以上の２ＤＨＧ２５を発生させるには１０ｎｍ以上は必要である。
【００５１】
［計算６］
ｐ型ＧａＮキャップ層２４のＭｇ濃度の変化による２ＤＨＧ２５のシートキャリア濃度の変化
固定値として、ｐ型ＧａＮキャップ層２４の厚さＴpcap＝３０ｎｍ、アンドープＧａＮキャップ層２３の厚さＴucap＝１０ｎｍ、アンドープＡｌＧａＮ層２２のＡｌ組成＝２２．６％、厚さＴalgan ＝４７ｎｍとし、ｐ型ＧａＮキャップ層２４のＭｇ濃度を変数として計算した。
【００５２】
図１５に計算結果を示す。図１５の横軸はｐ型ＧａＮキャップ層２４のＭｇ濃度、縦軸は２ＤＨＧ２５のシートキャリア濃度である。図１５には後述の実施例１の実験結果もプロットした。
計算の結果をみると、２ＤＥＧ２６の濃度は、アンドープＡｌＧａＮ層２２の厚さＴalgan がある程度の大きさであれば、ｐ型ＧａＮキャップ層２４のＭｇ濃度に殆ど依存しないことが分かった。この層構造ではＭｇのドーピングの効果を得るには、Ｍｇ濃度が１×１０15ｃｍ-3と少なくても２ＤＨＧ２５が発生することが示された。計算では表面ピンニング（pinning ）位置が固定されているので、低濃度Ｍｇでも２ＤＨＧ２５の濃度が多く算出された可能性も否定できない。しかしながら、２×１０12ｃｍ-2以上の濃度の２ＤＨＧ２５を生成する条件として、ｐ型ＧａＮキャップ層２４のＭｇ濃度は１×１０16ｃｍ-3以上とすることができる。さらに、好適には５×１０12ｃｍ-2以上の濃度の２ＤＨＧ２５を生成する条件として、ｐ型ＧａＮキャップ層２４のＭｇ濃度は８×１０17ｃｍ-3以上とすることができる。
【００５３】
［計算７］
アンドープＡｌＧａＮ層２２中にシリコン（Ｓｉ）をドーピングした場合の効果
２ＤＥＧの濃度を増加させ、電子チャネルのシート抵抗を低下させるため、通常のＨＦＥＴのＡｌＧａＮ層にＳｉドーピングを行う場合がある。本構造においても、アンドープＡｌＧａＮ層２２中にＳｉドーピングを行うと２ＤＥＧ２６の濃度を増加させることができる。しかしながら、Ｓｉドーピングを行うとイオン化ドナーであるプラスの固定電荷がドープした場所に埋め込まれるため、アンドープＡｌＧａＮ層２２とアンドープＧａＮキャップ層２３との間のヘテロ界面近くの価電子帯を押し下げ、アンドープＡｌＧａＮ層２２とアンドープＧａＮキャップ層２３との間のヘテロ界面の２ＤＨＧ２５の濃度を減少させる効果を有する。従って、行き過ぎたＳｉドーピングはこのＧａＮ系半導体素子に対して有害である。しかしながら、どの程度のＳｉ濃度ならば２ＤＨＧ２５の濃度に影響を及ぼさずに２ＤＥＧ２６の濃度を増加させることができるかの計算は重要である。
【００５４】
固定値として、ｐ型ＧａＮキャップ層２４の厚さＴpcap＝３０ｎｍ、アンドープＧａＮキャップ層２３の厚さＴucap＝１０ｎｍ、アンドープＡｌＧａＮ層２２の厚さＴalgan ＝４７ｎｍ、Ａｌ組成＝２２．６％、Ｍｇ濃度＝３×１０19ｃｍ-3とし、アンドープＡｌＧａＮ層２２のＳｉ濃度を変数として計算した。
【００５５】
図１６に計算結果を示す。図１６には後述の実施例１の実験結果もプロットした。
図１６より、アンドープＡｌＧａＮ層２２へのＳｉドーピングにより、２ＤＥＧ２６の濃度は増加した。正孔濃度は、Ｓｉ濃度＝５×１０17ｃｍ-3から減少し始める。正孔濃度が２×１０12ｃｍ-2以上の濃度の２ＤＨＧ２５を得るためにはアンドープＡｌＧａＮ層２２のＳｉ濃度は４×１０18ｃｍ-3以下である必要がある。さらに、好適には、正孔濃度が５×１０12ｃｍ-2以上であるためには、Ｓｉ濃度は３×１０18ｃｍ-3以下である必要がある。
【００５６】
［計算８］
ｐ型ＧａＮキャップ層２４／アンドープＧａＮキャップ層２３をｐ型ＩｎＧａＮキャップ層／アンドープＩｎＧａＮキャップ層に置き換えた場合の２ＤＨＧ２５および２ＤＥＧ２６の濃度の変化
ＩｎＧａＮ／ＡｌＧａＮヘテロ接合において、分極の大きさ、および、伝導帯と価電子帯との障壁高さはＧａＮ／ＡｌＧａＮヘテロ接合のそれらよりも大きくなり、従って２ＤＨＧ２５の濃度は格段に増加すると考えられる。
【００５７】
固定値として、ｐ型ＩｎＧａＮキャップ層の厚さＴpcap＝３０ｎｍ、アンドープＩｎＧａＮキャップ層の厚さＴucap＝１０ｎｍ、アンドープＡｌＧａＮ層２２の厚さＴalgan ＝４７ｎｍ、Ａｌ組成＝２２．６％とし、ｐ型ＩｎＧａＮキャップ層およびアンドープＩｎＧａＮキャップ層のＩｎ組成を変数として計算した。
【００５８】
図１７に計算結果を示す。図１７の横軸はｐ型ＩｎＧａＮキャップ層およびアンドープＩｎＧａＮキャップ層のＩｎ組成、縦軸は２ＤＨＧ２５のシートキャリア濃度である。図１７には後述の実施例１の実験結果も示す。
【００５９】
図１７より、ｐ型ＩｎＧａＮキャップ層およびアンドープＩｎＧａＮキャップ層のＩｎ組成の増加に対して、２ＤＨＧ２５の濃度は単調に増加した。一方で、２ＤＥＧ２６の濃度は一定であった。これは、ＩｎＧａＮ／ＡｌＧａＮへテロ構造において、増加した負の固定電荷に相当する正の固定電荷はＩｎＧａＮ最表面に配置されるので、ＡｌＧａＮ／ＧａＮヘテロ界面の分極にはさほどの影響がないことによるものと考えられる。
【００６０】
図１７に示す計算結果によれば、ｐ型ＩｎＧａＮキャップ層およびアンドープＩｎＧａＮキャップ層のＩｎ組成は０以上で正孔濃度に有効である。しかしながら、２ＤＨＧ２５の濃度の、２ＤＥＧ２６の濃度との差が大きくなり過ぎると相殺効果が減少するので、Ｉｎ組成としては０．２（２０％）程度以下が好適である。
【００６１】
以上の計算結果を総合すると、２ＤＨＧ２５および２ＤＥＧ２６の濃度を２×１０12ｃｍ-2以上とすることを必要条件として、
アンドープＡｌＧａＮ層のＡｌ組成；ｘ＞０．０８
アンドープＡｌＧａＮ層の厚さ；ｔ＞１５ｎｍ
アンドープＩｎＧａＮキャップ層の厚さ；ｑ＞０ｎｍ
ｐ型ＩｎＧａＮキャップ層の厚さ；ｒ＞８．０ｎｍ
ｐ型ＩｎＧａＮキャップ層のＭｇ濃度；ＮA ＞１×１０16ｃｍ-3
アンドープＡｌＧａＮ層のＳｉ濃度；ＮD ＜４×１０18ｃｍ-3
である。
【００６２】
また、望ましい条件としては、２ＤＨＧ２５および２ＤＥＧ２６の濃度が５×１０12ｃｍ-2以上であり、その条件は、
アンドープＡｌＧａＮ層のＡｌ組成；ｘ＞０．１３
アンドープＡｌＧａＮ層の厚さ；ｔ＞２５ｎｍ
アンドープＩｎＧａＮキャップ層の厚さ；ｑ＞１ｎｍ
ｐ型ＩｎＧａＮキャップ層の厚さ；ｒ＞１０ｎｍ
ｐ型ＩｎＧａＮキャップ層のＭｇ濃度；ＮA ＞８×１０17ｃｍ-3
アンドープＡｌＧａＮ層のＳｉ濃度；ＮD ＜３×１０18ｃｍ-3
である。
【００６３】
上記の数値計算の結果（図１０〜図１７）によって、２ＤＨＧ２５の濃度および２ＤＥＧ２６の濃度の構造パラメータ依存性が明らかになった。そこで、その結果に基づき、簡略化された物理モデルを用いて、２ＤＨＧ２５の濃度および２ＤＥＧ２６の濃度の範囲を規定する数式を導出した。
【００６４】
図９に示す層構造において、アンドープＡｌＧａＮ層２２をアンドープＡｌx Ｇａ1-x Ｎ層と置き換え、アンドープＧａＮキャップ層２３をアンドープＩｎy Ｇａ1-y Ｎキャップ層と置き換え、下層のアンドープＧａＮ層２１をＩｎz Ｇａ1-z Ｎ層と置き換えることでダブルへテロ構造とする。アンドープＡｌx Ｇａ1-x Ｎ層の厚さをｔとする。
【００６５】
２ＤＨＧ２５の濃度および２ＤＥＧ２６の濃度をこれらのｘ、ｙ、ｚ、ｔの４個の構造パラメータで表現する。２ＤＨＧ２５の濃度をＰs 、２ＤＥＧ２６の濃度をＮs と表すと、これらは次の近似式で表現できることが分かった。
Ｐs ＝ｂ1 ｘ＋ｂ2 ｙ−ｂ3 ／ｔ
Ｎs ＝ｂ1 ｘ＋ｂ2 ｚ−ｂ3 ／ｔ
ここで、（ｂ1 ，ｂ2 ，ｂ3 ）は数値計算の結果を最適にトレースするように決めるべきアジャスタブルパラメータである。
【００６６】
さて、Ｐs 、Ｎs の単位を（ｃｍ-2）、ｔの単位を（ｃｍ）にとったとき、アジャスタブルパラメータｂ1 、ｂ2 、ｂ3 の単位をそれぞれｃｍ-2、ｃｍ-2、ｃｍ-1とすると、
ｂ1 ＝５．６６×１０13（ｃｍ-2）
ｂ2 ＝９．８１×１０13（ｃｍ-2）
ｂ3 ＝１．８９×１０7 （ｃｍ-1）
としたときの、上記近似式で与えられるＰs 、Ｎs と、数値計算によるＰs 、Ｎs との比較を以下の図によって示す。
【００６７】
図１８は、ｐ型ＧａＮキャップ層２４の厚さＴpcap＝３０ｎｍ、アンドープＩｎy Ｇａ1-y Ｎキャップ層の厚さＴucap＝１０ｎｍ、ｔ＝４７ｎｍ、ｙ＝０、ｚ＝０、Ｍｇ濃度＝３×１０19ｃｍ-3として、アンドープＡｌx Ｇａ1-x Ｎ層のＡｌ組成ｘの値を変化させたときの数値計算結果と上記の近似式とを比較したものである。
【００６８】
図１９は、ｐ型ＧａＮキャップ層２４の厚さＴpcap＝３０ｎｍ、アンドープＩｎy Ｇａ1-y Ｎキャップ層の厚さＴucap＝１０ｎｍ、アンドープＡｌx Ｇａ1-x Ｎ層のＡｌ組成ｘ＝０．２２６、ｙ＝０、ｚ＝０、Ｍｇ濃度＝３×１０19ｃｍ-3として、アンドープＡｌx Ｇａ1-x Ｎ層の厚さｔの値を変化させたときの数値計算結果と上記の近似式とを比較したものである。
【００６９】
図２０は、ｐ型ＧａＮキャップ層２４の厚さＴpcap＝３０ｎｍ、アンドープＩｎy Ｇａ1-y Ｎキャップ層の厚さＴucap＝１０ｎｍ、アンドープＡｌx Ｇａ1-x Ｎ層のＡｌ組成＝０．２２６、ｙ＝０、ｚ＝０、Ｍｇ濃度＝３×１０19ｃｍ-3として、アンドープＩｎy Ｇａ1-y Ｎキャップ層のＩｎ組成ｙの値を変化させたときの数値計算結果と上記の近似式とを比較したものである。
【００７０】
図２０より、Ｉｎをキャップ層に添加する効果は、２ＤＨＧ２５の濃度に関しては非常に大きいが、２ＤＥＧ２６の濃度に関しては小さいことが分かる。ｐ型ＧａＮキャップ層２４にはＭｇが添加されているが、数値計算では分極による効果とＭｇアクセプタによる正孔生成とが厳密にシミュレートされているが、近似式ではそれが反映されないことが示されている。
【００７１】
図２１は、ｐ型ＧａＮキャップ層２４の厚さＴpcap＝３０ｎｍ、アンドープＩｎy Ｇａ1-y Ｎキャップ層の厚さＴucap＝１０ｎｍ、アンドープＡｌx Ｇａ1-x Ｎ層の厚さｔ＝４７ｎｍ、Ａｌ組成ｘ＝０．２２６、ｙ＝０、Ｍｇ濃度＝３×１０19ｃｍ-3として、下層のアンドープＩｎz Ｇａ1-z Ｎ層のＩｎ組成ｚの値を変化させたときの数値計算結果と上記の近似式とを比較したものである。
図２１より、Ｉｎを下地層に添加する効果は、２ＤＥＧ２６の濃度に関しては非常に大きいが、２ＤＨＧ２５の濃度に関しては小さいことが分かる。近似式は非常によく数値計算の値をトレースしていることがわかる。
【００７２】
図２２は、ｐ型ＧａＮキャップ層２４の厚さＴpcap＝３０ｎｍ、アンドープＩｎy Ｇａ1-y Ｎキャップ層の厚さＴucap＝１０ｎｍ、アンドープＡｌx Ｇａ1-x Ｎ層のＡｌ組成ｘ＝０．２２６、ｚ＝０、Ｍｇ濃度＝３×１０19ｃｍ-3とし、アンドープＩｎy Ｇａ1-y Ｎキャップ層のＩｎ組成ｙの値を計算パラメータにとり、ｙを０、０．１、０．２、０．３と変化させ、アンドープＡｌx Ｇａ1-x Ｎ層の厚さｔを変数としたときのシートキャリア濃度の数値計算結果と近似式とを比較したものである。
【００７３】
図２２より、近似式では、キャップ層に１０％以上のＩｎが添加された場合には、アンドープＡｌx Ｇａ1-x Ｎ層の厚さｔが非常に小さいところでは、数値計算とは乖離していた。従って、近似式が適用される範囲は、キャップ層がＩｎＧａＮ層である場合、アンドープＡｌx Ｇａ1-x Ｎ層の厚さｔが２０ｎｍ以上から上記近似式は適用されることになる。
以上により、上記の近似式は、式中のアジャスタブルパラメータｂ1 、ｂ2 、ｂ3 として上記の値を採用したとき、数値計算の結果を、すなわち、実測の２ＤＨＧ濃度および２ＤＥＧ濃度を与える式として適用することができることが示された。
【００７４】
総合すると、素子の動作に必須の２ＤＨＧ濃度および２ＤＥＧ濃度である２×１０12ｃｍ-2以上のＧａＮ系半導体素子を構成するｐ型Ｉｎy Ｇａ1-y Ｎキャップ層／アンドープＩｎy Ｇａ1-y Ｎキャップ層／Ａｌx Ｇａ1-x Ｎ層（厚さｔ）／アンドープＩｎz Ｇａ1-z Ｎ層において、上記の式で表されるＰs 、Ｎs が２×１０12ｃｍ-2以上となるようにｘ、ｙ、ｚおよびｔが選ばれる。
【００７５】
また、素子動作に好適な２ＤＨＧ濃度および２ＤＥＧ濃度である５×１０12ｃｍ-2以上のＧａＮ系半導体素子を構成するｐ型Ｉｎy Ｇａ1-y Ｎキャップ層／アンドープＩｎy Ｇａ1-y Ｎキャップ層／Ａｌx Ｇａ1-x Ｎ層（厚さｔ）／Ｉｎz Ｇａ1-z Ｎ層において、上記の式で表されるＰs 、Ｎs が５×１０12ｃｍ-2以上となるようにｘ、ｙ、ｚおよびｔが選ばれる。
【００７６】
［実施例１］
図２３に示すように、（０００１）面、すなわちＣ面サファイア基板３１上に、従来公知のＭＯＣＶＤ（有機金属気相成長法）技術により、Ｇａ原料としてＴＭＧ（トリメチルガリウム）、Ａｌ原料としてＴＭＡ（トリメチルアルミニウム）、窒素原料としてＮＨ3 （アンモニア）、キャリアガスとしてＮ2 ガスおよびＨ2 ガスを用いて、低温成長（５３０℃）ＧａＮバッファ層３２を厚さ３０ｎｍ積層した後、成長温度を１１００℃に上昇させ、アンドープＧａＮ層３３を厚さ１０００ｎｍ、アンドープＡｌx Ｇａ1-x Ｎ層３４（ｘ＝０．２２６）を厚さ４７ｎｍ、アンドープＧａＮ層３５を厚さ１０ｎｍ、Ｍｇドープのｐ型ＧａＮ層３６を厚さ３０ｎｍ、連続的に成長させた。Ｍｇドープ量はＭｇ濃度が３×１０19ｃｍ-3となるように設定した。
【００７７】
本試料に対して４端子Ｈａｌｌ測定を行った結果、＋のＨａｌｌ電圧が測定され、正孔キャリアが伝導を支配していることが示された。室温における正孔濃度は、シートキャリア濃度として８．６×１０12ｃｍ-2であり、正孔の移動度は２０．５ｃｍ2 ／Ｖｓが得られた。
【００７８】
通常のバルクのｐ型ＧａＮの正孔の移動度は２〜３ｃｍ2 ／Ｖｓ程度である。測定された大きな正孔移動度の値（２０．５ｃｍ2 ／Ｖｓ）は、バルク中の正孔移動度としては考えられない高い値を示した。最表面のｐ型ＧａＮ層３６から発生した正孔であるとすると、活性化率が１０％となり、通常は１％程度であるので、ｐ型ＧａＮ層３６に由来する正孔ではない。
【００７９】
７７Ｋの低温では、アクセプター準位が深いので、正孔は凍結（フリーズアウト）してしまい、通常のｐ型ＧａＮ層では自由正孔は観測されない。本試料の７７ＫのＨａｌｌ測定において、シート正孔濃度として９．５×１０12ｃｍ-2、移動度として４６．５ｃｍ2 ／Ｖｓが得られた。
以上のことは、測定された正孔の出所は、ＡｌＧａＮ／ＧａＮの分極効果により生成した２ＤＨＧであることを示している。
【００８０】
この正孔によるシート抵抗は
ＲS ＝１／（ｐｑμh ）  （ｐ：正孔濃度、ｑ：単位電荷、μh : 正孔移動度)
で計算したところ、室温にて３５．５ｋΩ／□であった。
次に、渦電流式伝導率測定器によりこの試料のシート抵抗を測定したところ、７９０Ω／□であった。
【００８１】
渦電流式伝導率測定器による測定値は２ＤＨＧチャネルと２ＤＥＧチャネルとを同時に計測していると仮定すると、２ＤＥＧのシート抵抗は８０８Ω／□となる。この値は２ＤＥＧをチャネルとする通常のＡｌＧａＮ／ＧａＮ  ＨＦＥＴの標準的な値である。
以上の測定により、実用的な素子として十分な量の２ＤＨＧと２ＤＥＧとが同時に存在する層構造が可能であることが世界で初めて実証された。
【００８２】
十分な量の２ＤＨＧと２ＤＥＧとを同時存在させ得た原因は、分極を増大させるためにアンドープＡｌx Ｇａ1-x Ｎ層３４（ｘ＝０．２２６）の厚さを４７ｎｍと十分に大きくしたこと、および、ＧａＮ価電子帯をフェルミ準位に近づけるためにＭｇドープｐ型ＧａＮ層３６を最上層に設けたことである。
【００８３】
〈第２の実施の形態〉
第２の実施の形態によるＧａＮ系ダイオードについて説明する。
図２４にこのＧａＮ系ダイオードを示す。
図２４に示すように、このＧａＮ系ダイオードにおいては、図示省略した例えばＣ面サファイア基板などのベース基板上に、アンドープＧａＮ層４１、アンドープＡｌＧａＮ層４２、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４が順次積層されている。アンドープＡｌＧａＮ層４２の上部、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４は所定の形状にパターニングされ、メサ部が形成されている。このメサ部の一端部の上面および側面からこのメサ部に隣接する部分のアンドープＡｌＧａＮ層４２上に延在してアノード電極４７が形成されている。アノード電極４７は、例えばＮｉなどにより形成される。また、このメサ部から離れた部分のアンドープＡｌＧａＮ層４２上にカソード電極４８が形成されている。カソード電極４８は、例えばＴｉ／Ａｌ／Ａｕ積層膜などにより形成される。このＧａＮ系ダイオードにおいては、アンドープＡｌＧａＮ層４２とアンドープＧａＮ層４３とのヘテロ界面の近傍の部分におけるアンドープＧａＮ層４３に２ＤＨＧ４５が形成されているとともに、アンドープＧａＮ層４１とアンドープＡｌＧａＮ層４２とのヘテロ界面の近傍の部分におけるアンドープＧａＮ層４１に２ＤＥＧ４６が形成されている。この場合、アノード電極４７は、２ＤＥＧ４６とショットキー接触しているが、２ＤＨＧ４５およびｐ型ＧａＮ層４４とはオーミック接触している。また、カソード電極４８は、アンドープＡｌＧａＮ層４２および２ＤＥＧ４６に対してオーミック接触している。このＧａＮ系ダイオードは、２ＤＥＧ４６を通じて電子が伝導に寄与するダイオードである。
【００８４】
次に、このＧａＮ系ダイオードの製造方法について説明する。
まず、ＭＯＣＶＤ法により低温ＧａＮバッファ層（図示せず）を介してアンドープＧａＮ層４１、アンドープＡｌＧａＮ層４２、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４を順次成長させる。
【００８５】
次に、ｐ型ＧａＮ層４４上にフォトリソグラフィー技術により所定形状のレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして例えば塩素系ガスを用いた反応性イオンエッチング（reactive ion etching，ＲＩＥ）によりアンドープＡｌＧａＮ層４２の厚さ方向の途中の深さまでエッチングし、メサ部を形成する。
【００８６】
次に、レジストパターンを除去した後、アノード電極４７およびカソード電極４８を形成する。アノード電極４７は、全面にＮｉ膜などの金属膜を真空蒸着法などにより形成した後、この金属膜上にフォトリソグラフィー技術により所定形状のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして例えばＲＩＥ法などによりエッチングすることにより形成することができる。あるいは、アノード電極４７は、所定形状のレジストパターン（図示せず）を形成した後、全面にＮｉ膜などの金属膜を真空蒸着法などにより形成した後、レジストパターンをその上に形成された金属膜とともに除去（リフトオフ）することにより形成することもできる。カソード電極４８も、真空蒸着法などにより形成したＴｉ／Ａｌ／Ａｕ積層膜などの金属膜を用いて、アノード電極４７と同様にして形成することができる。
【００８７】
図２４に示すＧａＮ系ダイオードについて計算機シミュレーションを行った。図２５に、図２４に示すＧａＮ系ダイオードの計算機シミュレーションに用いた構造を示す。図２５に示す層構造は、実施例１と同様とした。図２５には各部の寸法を示した。アノード電極４７およびカソード電極４８間距離は７μｍである。図２５に示す構造におけるアノード電極４７のｐ型ＧａＮ層４４へのオーバーラップ（重なり）の長さは０．５μｍである。また、この構造においては、最上層が窒化シリコン（ＳｉＮ）膜４９によりパッシベーションされているとした。
【００８８】
このＧａＮ系ダイオードとの比較のために、図２６に従来の通常のＧａＮ系ショットキーダイオードを示す。図２６に示すように、このＧａＮ系ショットキーダイオードにおいては、図示省略したベース基板上に、アンドープＧａＮ層３０１およびアンドープＡｌＧａＮ層３０２が順次積層されている。アンドープＡｌＧａＮ層３０２上に、アノード電極３０３およびカソード電極３０４が形成されている。このＧａＮ系ショットキーダイオードにおいては、アンドープＧａＮ層３０１とアンドープＡｌＧａＮ層３０２との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層３０１に２ＤＥＧ３０５が形成されている。ここで、図２６では、アノード電極３０３およびカソード電極３０４間に逆バイアス電圧が印加された状態が示されており、アノード電極３０３下には２ＤＥＧ３０５が存在していない。アノード電極３０３およびカソード電極３０４間に順バイアス電圧が印加されたとき、あるいは、アノード電極３０３およびカソード電極３０４間に印加されるバイアス電圧が０Ｖであるときには、アノード電極３０３下には２ＤＥＧ３０５が形成されている。
【００８９】
図２６に示すＧａＮ系ショットキーダイオードについて計算機シミュレーションを行った。図２７に、図２６に示すＧａＮ系ショットキーダイオードの計算機シミュレーションに用いた構造を示す。図２７に示す層構造は、実施例１の層構造の対応する部分と同様とした。図２７には各部の寸法を示した。アノード電極３０３およびカソード電極３０４間距離は７μｍである。アノード電極３０３のフィールドプレートの長さは３μｍである。また、この構造においては、最上層がＳｉＮ膜３０５によりパッシベーションされているとした。
【００９０】
図２８に、アノード電極４７、３０３とカソード電極４８、３０４との間に６００Ｖの逆バイアス電圧を印加したときの電子チャネルの電界分布を示す。図２８において、「Ａ」はアノード電極４７、３０３、「Ｃ」はカソード電極４８、３０４を示す。
図２８に示すように、従来の通常のＧａＮ系ショットキーダイオード（ＳＢＤ）では、アノード端に約２．９ＭＶ／ｃｍの鋭い電界ピークが発生し、フィールドプレート端に約２．９ＭＶ／ｃｍの電界ピークが発生している。これに対して、このＧａＮ系ダイオード（ＰＪＤ）では、アノード電極端に１．５ＭＶ／ｃｍおよびｐ型ＧａＮ層のカソード電極端の位置に約１．５ＭＶ／ｃｍの電界ピークが発生している。ピーク電界強度は、従来構造のほぼ１／２と低下している。
【００９１】
シミュレーション結果の定性的な説明は既に述べたとおり、アノード電極４７とカソード電極４８との間の２ＤＨＧと２ＤＥＧとが各チャネル位置で、等量ずつ減少するのみであるので、チャネル方向に亘って誘起される総電荷はアノード電極４７とカソード電極４８との間に均一に分布し、電界の集中は起こらない。この現象は、Ｓｉ素子で高耐圧化するために採用される超接合が逆バイアスでも電界集中が生じないことと電磁気学的に等価である。
以上により、本構造が耐電圧性の向上および電流コラプスの抑制に非常に有効であることが示された。
この第２の実施の形態によれば、逆バイアス電圧印加時に電界集中が起きにくい高耐圧で電流コラプスの抑制にも優れた低損失ＧａＮ系ダイオードを実現することができる。
【００９２】
〈第３の実施の形態〉
第３の実施の形態によるＧａＮ系ＦＥＴについて説明する。
図２９にこのＧａＮ系ＦＥＴを示す。
図２９に示すように、このＧａＮ系ＦＥＴにおいては、図示省略した例えばＣ面サファイア基板などのベース基板上に、アンドープＧａＮ層５１、アンドープＡｌＧａＮ層５２、アンドープＧａＮ層５３およびｐ型ＧａＮ層５４が順次積層されている。アンドープＡｌＧａＮ層５２の上部、アンドープＧａＮ層５３およびｐ型ＧａＮ層５４は所定の形状にパターニングされ、メサ部が形成されている。このメサ部の一端部の上面にｐ電極５７が形成されている。このｐ電極５７はｐ型ＧａＮ層５４とオーミック接触している。このｐ電極５７は、例えばＮｉなどにより形成される。このメサ部の一方の側のアンドープＡｌＧａＮ層５２上にゲート電極５８が形成されている。このゲート電極５８はアンドープＡｌＧａＮ層５２とショットキー接触している。このゲート電極５８は、例えばＮｉなどにより形成される。このゲート電極５８に関してメサ部と反対側の部分のアンドープＡｌＧａＮ層５２上にソース電極５９が形成されている。ソース電極５９は、ｐ電極５７と電気的に接続されている。また、メサ部に関してソース電極５９と反対側の部分のアンドープＡｌＧａＮ層５２上にドレイン電極６０が形成されている。これらのソース電極５９およびドレイン電極６０は、アンドープＡｌＧａＮ層５２とオーミック接触している。これらのソース電極５９およびドレイン電極６０は、例えばＴｉ／Ａｌ／Ａｕ積層膜などにより形成される。
【００９３】
このＧａＮ系ＦＥＴにおいては、アンドープＡｌＧａＮ層５２とアンドープＧａＮ層５３とのヘテロ界面の近傍の部分におけるアンドープＧａＮ層５３に２ＤＨＧ５５が形成されているとともに、アンドープＧａＮ層５１とアンドープＡｌＧａＮ層５２とのヘテロ界面の近傍の部分におけるアンドープＧａＮ層５１に２ＤＥＧ５６が形成されている。この場合、ｐ電極５７は、２ＤＨＧ５５およびｐ型ＧａＮ層５４とオーミック接触している。このｐ電極５７および２ＤＨＧ５５はソースのフィールドプレートとしての役割を果たしている。また、ソース電極５９およびドレイン電極６０は、アンドープＡｌＧａＮ層５２および２ＤＥＧ５６に対してオーミック接触している。このＧａＮ系ＦＥＴは、２ＤＥＧ５６を通じて電子が伝導に寄与するｎチャネルＦＥＴである。
【００９４】
次に、このＧａＮ系ＦＥＴの製造方法について説明する。
まず、ＭＯＣＶＤ法により低温ＧａＮバッファ層を介してアンドープＧａＮ層５１、アンドープＡｌＧａＮ層５２、アンドープＧａＮ層５３およびｐ型ＧａＮ層５４を順次成長させる。
【００９５】
次に、ｐ型ＧａＮ層５４上にフォトリソグラフィー技術により所定形状のレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして例えば塩素系ガスを用いたＲＩＥによりアンドープＡｌＧａＮ層５２の厚さ方向の途中の深さまでエッチングし、メサ部を形成する。
【００９６】
次に、レジストパターンを除去した後、ソース電極５９およびドレイン電極６０を形成する。これらのソース電極５９およびドレイン電極６０は、真空蒸着法などにより形成したＴｉ／Ａｌ／Ａｕ積層膜などの金属膜を用いて形成することができる。
次に、ｐ電極５７およびゲート電極５８を形成する。これらのｐ電極５７およびゲート電極５８は、真空蒸着法などにより形成したＮｉなどの金属膜を用いて形成することができる。
この後、ソース電極５９とｐ電極５７との間に配線（図示せず）を形成して結線する。
【００９７】
このＧａＮ系ＦＥＴにおいては、ｐ電極５７は２ＤＨＧ５５とオーミック接触しており、これらのｐ電極５７および２ＤＨＧ５５は、ソースフィールドプレートとしての役割を果たしていることが分かる。このソースフィールドプレートによれば、第２の実施の形態と同様のメカニズムにより、電界集中がゲート電極５８とドレイン電極６０との間に生じることはない。そもそも、本構造では、ｐ型ＧａＮ層５４の領域に電子の存在し得る場所はなく、本質的に電流コラプスの問題は生じない。
【００９８】
このＧａＮ系ＦＥＴの大振幅動作について説明する。
ドレイン電極６０に負側に深く電圧が印加された場合を考える。ドレイン電極６０が負に印加される状況は、負荷がモーターやソレノイドバルブなどのインダクターを含んでいる場合、スイッチング時に誘導逆起電力が生じる場合などである。図３０に示すように、ドレイン電極６０が負にバイアスされたときは、ドレイン電極６０とｐ型ＧａＮ層５４との間は順バイアスとなる。バイアスが深い場合には、２ＤＨＧ５５および／または２ＤＥＧ５６がアンドープＡｌＧａＮ層５２の障壁をトンネリング効果ないしは熱的に移動して再結合し、電流が流れる。すなわち、このＧａＮ系ＦＥＴは、あたかもｐｎダイオードがトランジスタに並列に付加されているように見え、複合素子となっていることが分かる。このＧａＮ系ＦＥＴを等価回路で表すと図３１に示すようになる。これは、インバーター回路の基本ユニットである。
この第３の実施の形態によれば、高耐圧で電流コラプスの抑制にも優れた低損失ＧａＮ系ＦＥＴを実現することができる。
【００９９】
〈第４の実施の形態〉
第４の実施の形態によるＧａＮ系ダイオードについて説明する。
図３２にこのＧａＮ系ダイオードを示す。
図３２に示すように、このＧａＮ系ダイオードにおいては、例えばＣ面サファイア基板などのベース基板４０上に、アンドープＧａＮ層４１、アンドープＡｌＧａＮ層４２、アンドープＧａＮ層４３およびｐ型ＧａＮ層４４が順次積層されている。アンドープＧａＮ層４３およびｐ型ＧａＮ層４４は所定の形状にパターニングされ、メサ部が形成されている。このメサ部の一端部の上面および側面からこのメサ部に隣接する部分のアンドープＡｌＧａＮ層４２上に延在してアノード電極４７が形成されている。アノード電極４７は、例えばＮｉ／Ａｕ積層膜などにより形成される。また、このメサ部の他端部の上面および側面からこのメサ部に隣接する部分のアンドープＡｌＧａＮ層４２上に延在してカソード電極４８が形成されている。カソード電極４８は、例えばＴｉ／Ａｌ／Ａｕ積層膜などにより形成される。このＧａＮ系ダイオードにおいては、アンドープＡｌＧａＮ層４２とアンドープＧａＮ層４３とのヘテロ界面の近傍の部分におけるアンドープＧａＮ層４３に２ＤＨＧ４５が形成されているとともに、アンドープＧａＮ層４１とアンドープＡｌＧａＮ層４２とのヘテロ界面の近傍の部分におけるアンドープＧａＮ層４１に２ＤＥＧ４６が形成されている。この場合、アノード電極４７は、アンドープＡｌＧａＮ層４２および２ＤＥＧ４６とショットキー接触しているが、ｐ型ＧａＮ層４４および２ＤＨＧ４５とはオーミック接触している。また、カソード電極４８は、アンドープＡｌＧａＮ層４２および２ＤＥＧ４６とオーミック接触しているが、ｐ型ＧａＮ層４４および２ＤＨＧ４５とはショットキー接触している。
このＧａＮ系ダイオードの製造方法は第２の実施の形態によるＧａＮ系ダイオードの製造方法と同様である。
【０１００】
このＧａＮ系ダイオードにおいては、順バイアス電圧印加時、すなわちアノード電極４７とカソード電極４８との間にアノード電極４７がカソード電極４８よりも高電位となるように電圧を印加した場合、２ＤＥＧ４６および２ＤＨＧ４５の双方に対して順バイアスとなるため、電子および正孔の双方が同時に伝導に寄与する。すなわち、このＧａＮ系ダイオードは、２ＤＥＧ４６および２ＤＨＧ４５を通じて電子および正孔が同時に伝導に寄与するダイオードである。また、このＧａＮ系ダイオードにおいては、逆バイアス電圧印加時、すなわちアノード電極４７とカソード電極４８との間にアノード電極４７がカソード電極４８よりも低電位となるように電圧を印加した場合には、２ＤＥＧ４６だけでなく、２ＤＨＧ４５に対しても逆バイアスとなるので、通常のダイオードとして働く。
【０１０１】
この第４の実施の形態によれば、第２の実施の形態によるＧａＮ系ダイオードと同様に、逆バイアス電圧印加時に電界集中が起きにくい高耐圧で電流コラプスの抑制にも優れた低損失ＧａＮ系ダイオードを実現することができる。
【０１０２】
〈第５の実施の形態〉
第５の実施の形態によるＧａＮ系ＦＥＴについて説明する。
図３３にこのＧａＮ系ＦＥＴを示す。
図３３に示すように、このＧａＮ系ＦＥＴにおいては、例えばＣ面サファイア基板などのベース基板５０上に、アンドープＧａＮ層５１、アンドープＡｌＧａＮ層５２、アンドープＧａＮ層５３およびｐ型ＧａＮ層５４が順次積層されている。アンドープＧａＮ層５３およびｐ型ＧａＮ層５４は所定の形状にパターニングされ、メサ部が形成されている。このメサ部の一端部の上面にｐ電極５７が形成されている。このｐ電極５７はｐ型ＧａＮ層５４とオーミック接触している。このｐ電極５７は、例えばＮｉ／Ａｕ積層膜などにより形成される。このメサ部の一方の側のアンドープＡｌＧａＮ層５２上にゲート電極５８が形成されている。このゲート電極５８はアンドープＡｌＧａＮ層５２とショットキー接触している。このゲート電極５８は、例えばＮｉ／Ａｕ積層膜などにより形成される。このゲート電極５８に関してメサ部と反対側の部分のアンドープＡｌＧａＮ層５２上にソース電極５９が形成されている。この場合、第３の実施の形態によるＧａＮ系ＦＥＴと異なり、ソース電極５９はｐ電極５７と電気的に接続されておらず、ゲート電極５８がｐ電極５７と電気的に接続されている。また、メサ部に関してソース電極５９と反対側の部分のアンドープＡｌＧａＮ層５２上にドレイン電極６０が形成されている。これらのソース電極５９およびドレイン電極６０は、アンドープＡｌＧａＮ層５２とオーミック接触している。これらのソース電極５９およびドレイン電極６０は、例えばＴｉ／Ａｌ／Ａｕ積層膜などにより形成される。
【０１０３】
このＧａＮ系ＦＥＴにおいては、アンドープＡｌＧａＮ層５２とアンドープＧａＮ層５３とのヘテロ界面の近傍の部分におけるアンドープＧａＮ層５３に２ＤＨＧ５５が形成されているとともに、アンドープＧａＮ層５１とアンドープＡｌＧａＮ層５２とのヘテロ界面の近傍の部分におけるアンドープＧａＮ層５１に２ＤＥＧ５６が形成されている。この場合、ｐ電極５７は、２ＤＨＧ５５およびｐ型ＧａＮ層５４とショットキー接触している。このｐ電極５７はゲートのフィールドプレートとしての役割を果たしている。また、ソース電極５９およびドレイン電極６０は、アンドープＡｌＧａＮ層５２および２ＤＥＧ５６とショットキー接触している。このＧａＮ系ＦＥＴは、２ＤＥＧ５６を通じて電子が伝導に寄与するｎチャネルＦＥＴである。
このＧａＮ系ＦＥＴの製造方法は第３の実施の形態によるＧａＮ系ＦＥＴの製造方法と同様である。
【０１０４】
このＧａＮ系ＦＥＴにおいては、ｐ電極５７は２ＤＨＧ５５とオーミック接触しており、これらのｐ電極５７および２ＤＨＧ５５は、ゲートフィールドプレートとしての役割を果たしていることが分かる。このゲートフィールドプレートによれば、第３の実施の形態と同様のメカニズムにより、電界集中がゲート電極５８とドレイン電極６０との間に生じることはない。そもそも、本構造では、ｐ型ＧａＮ層５４の領域に電子の存在し得る場所はなく、本質的に電流コラプスの問題は生じない。
この第５の実施の形態によれば、第３の実施の形態と同様に、高耐圧で電流コラプスの抑制にも優れた低損失ＧａＮ系ＦＥＴを実現することができる。
【０１０５】
〈第６の実施の形態〉
第６の実施の形態によるＧａＮ系ＦＥＴについて説明する。
図３４にこのＧａＮ系ＦＥＴを示す。
図３４に示すように、このＧａＮ系ＦＥＴにおいては、例えばＣ面サファイア基板などのベース基板５０上に、アンドープＧａＮ層５１、アンドープＡｌＧａＮ層５２、アンドープＧａＮ層５３およびｐ型ＧａＮ層５４が順次積層されている。アンドープＧａＮ層５３およびｐ型ＧａＮ層５４は所定の形状にパターニングされ、メサ部が形成されている。このメサ部の一端部の上面および側面からこのメサ部に隣接する部分のアンドープＡｌＧａＮ層５２上に延在してゲート電極５８が形成されている。このゲート電極５８は、第５の実施の形態におけるゲート電極５８とｐ電極５７とを一体化したものに相当する。このゲート電極５８は、例えばＮｉ／Ａｕ積層膜などにより形成される。このゲート電極５８はｐ型ＧａＮ層５４とオーミック接触し、アンドープＡｌＧａＮ層５２とはショットキー接触している。このゲート電極５８に関してメサ部と反対側の部分のアンドープＡｌＧａＮ層５２上にソース電極５９が形成されている。また、メサ部に関してソース電極５９と反対側の部分のアンドープＡｌＧａＮ層５２上にドレイン電極６０が形成されている。これらのソース電極５９およびドレイン電極６０は、アンドープＡｌＧａＮ層５２とオーミック接触している。これらのソース電極５９およびドレイン電極６０は、例えばＴｉ／Ａｌ／Ａｕ積層膜などにより形成される。
【０１０６】
このＧａＮ系ＦＥＴにおいては、アンドープＡｌＧａＮ層５２とアンドープＧａＮ層５３とのヘテロ界面の近傍の部分におけるアンドープＧａＮ層５３に２ＤＨＧ５５が形成されているとともに、アンドープＧａＮ層５１とアンドープＡｌＧａＮ層５２とのヘテロ界面の近傍の部分におけるアンドープＧａＮ層５１に２ＤＥＧ５６が形成されている。この場合、ゲート電極５８はｐ型ＧａＮ層５４および２ＤＨＧ５５とオーミック接触し、アンドープＡｌＧａＮ層５２および２ＤＥＧ５６とはショットキー接触している。このゲート電極５８はゲートのフィールドプレートとしての役割を果たしている。また、ソース電極５９およびドレイン電極６０は、アンドープＡｌＧａＮ層５２および２ＤＥＧ５６に対してオーミック接触している。このＧａＮ系ＦＥＴは、２ＤＥＧ５６を通じて電子が伝導に寄与するｎチャネルＦＥＴである。
【０１０７】
第５の実施の形態によるＧａＮ系ＦＥＴは４端子であるのに対し、このＧａＮ系ＦＥＴは、第５の実施の形態におけるｐ電極５７がゲート電極５８と一体に形成されていることにより、見かけ上３端子となっている。
このＧａＮ系ＦＥＴの製造方法は第３の実施の形態によるＧａＮ系ＦＥＴの製造方法と同様である。
【０１０８】
このＧａＮ系ＦＥＴにおいては、ゲート電極５８は２ＤＨＧ５５とオーミック接触しており、これらのゲート電極５８および２ＤＨＧ５５は、ゲートフィールドプレートとしての役割を果たしていることが分かる。このゲートフィールドプレートによれば、第３の実施の形態と同様のメカニズムにより、電界集中がゲート電極５８とドレイン電極６０との間に生じることはない。そもそも、本構造では、ｐ型ＧａＮ層５４の領域に電子の存在し得る場所はなく、本質的に電流コラプスの問題は生じない。
この第６の実施の形態によれば、第３の実施の形態と同様に、高耐圧で電流コラプスの抑制にも優れた低損失ＧａＮ系ＦＥＴを実現することができる。
【０１０９】
〈第７の実施の形態〉
第７の実施の形態によるＧａＮ系ＦＥＴについて説明する。
図３５にこのＧａＮ系ＦＥＴを示す。
図３５に示すように、このＧａＮ系ＦＥＴにおいては、例えばＣ面サファイア基板などのベース基板５０上に、アンドープＧａＮ層５１、アンドープＡｌＧａＮ層５２、アンドープＧａＮ層５３およびｐ型ＧａＮ層５４が順次積層されている。アンドープＧａＮ層５３およびｐ型ＧａＮ層５４は所定の形状にパターニングされ、メサ部が形成されている。このメサ部の一端部の上面にソース電極５９が形成され、他端部の上面にドレイン電極６０が形成されている。また、このメサ部の上面のソース電極５９とドレイン電極６０との間にゲート電極５８が形成されている。これらのソース電極５９およびドレイン電極６０はｐ型ＧａＮ層５４とオーミック接触している。これらのソース電極５９およびドレイン電極６０は、例えばＮｉ／Ａｕ積層膜などにより形成される。ゲート電極５８はｐ型ＧａＮ層５４とショットキー接触している。このゲート電極５８は、例えばＴｉ／Ａｌ／Ａｕ積層膜などにより形成される。メサ部の一方の側のアンドープＡｌＧａＮ層５２上にｎ電極６１が形成されている。このｎ電極６１はアンドープＡｌＧａＮ層５２とオーミック接触している。このｎ電極６１は、例えばＴｉ／Ａｌ／Ａｕ積層膜などにより形成される。このｎ電極６１はゲート電極５８と電気的に接続されている。
【０１１０】
このＧａＮ系ＦＥＴにおいては、アンドープＡｌＧａＮ層５２とアンドープＧａＮ層５３とのヘテロ界面の近傍の部分におけるアンドープＧａＮ層５３に２ＤＨＧ５５が形成されているとともに、アンドープＧａＮ層５１とアンドープＡｌＧａＮ層５２とのヘテロ界面の近傍の部分におけるアンドープＧａＮ層５１に２ＤＥＧ５６が形成されている。この場合、ｎ電極６１および２ＤＥＧ５６はゲートのフィールドプレートとしての役割を果たしている。また、ソース電極５９およびドレイン電極６０は、ｐ型ＧａＮ層５４および２ＤＨＧ５５とオーミック接触している。このＧａＮ系ＦＥＴは、２ＤＨＧ５５を通じて正孔が伝導に寄与するｐチャネルＦＥＴである。
このＧａＮ系ＦＥＴの製造方法は第３の実施の形態によるＧａＮ系ＦＥＴの製造方法と同様である。
【０１１１】
このＧａＮ系ＦＥＴにおいては、ｎ電極６１はアンドープＧａＮ層５１および２ＤＥＧ５６とオーミック接触しており、これらのアンドープＧａＮ層５１および２ＤＥＧ５６は、ゲートフィールドプレートとしての役割を果たしていることが分かる。このゲートフィールドプレートによれば、第３の実施の形態と同様のメカニズムにより、電界集中がゲート電極５８とドレイン電極６０との間に生じることはない。そもそも、本構造では、ｐ型ＧａＮ層５４の領域に電子の存在し得る場所はなく、本質的に電流コラプスの問題は生じない。
この第７の実施の形態によれば、第３の実施の形態と同様に、高耐圧で電流コラプスの抑制にも優れた低損失のｐチャネルＧａＮ系ＦＥＴを実現することができる。
【０１１２】
〈第８の実施の形態〉
第８の実施の形態によるＧａＮ系ＦＥＴについて説明する。
図３６にこのＧａＮ系ＦＥＴを示す。
図３６に示すように、このＧａＮ系ＦＥＴは、アンドープＡｌＧａＮ層５２の上部、アンドープＧａＮ層５３およびｐ型ＧａＮ層５４に形成されたメサ部の端部の上面および側面からこのメサ部に隣接する部分のアンドープＡｌＧａＮ層５２上に延在してドレイン電極６０が形成されていることを除いて、第３の実施の形態によるＧａＮ系ＦＥＴと同様な構成を有する。
【０１１３】
この第８の実施の形態によれば、第３の実施の形態と同様な利点を得ることができるほか、次のような利点を得ることができる。すなわち、このＧａＮ系ＦＥＴにおいては、大振幅動作時において、ドレイン電極６０に負側に深い電圧が印加された時、アンドープＡｌＧａＮ層５２とアンドープＧａＮ層５３との間のＡｌＧａＮ／ＧａＮヘテロ界面の障壁を乗り越えなくても、ｐ型ＧａＮ層５４およびこのｐ型ＧａＮ層５４とショットキー接触したドレイン電極６０を通じて電流が流れる。この場合、ｐ型ＧａＮ層５４とドレイン電極６０とはショットキー接触しているため、このｐ型ＧａＮ層５４とドレイン電極６０とからなるダイオードの立ち上がり電圧は２Ｖ程度とｐｎ接合の立ち上がり電圧よりも３〜３．４Ｖ低い。このため、このＧａＮ系ＦＥＴは、理想的なＦＲＤ（Free wheel diode）が付加された複合素子となっている。
【０１１４】
〈第９の実施の形態〉
第９の実施の形態によるＧａＮ系ＦＥＴについて説明する。
図３７にこのＧａＮ系ＦＥＴを示す。
図３７に示すように、このＧａＮ系ＦＥＴは、アンドープＡｌＧａＮ層５２の上部、アンドープＧａＮ層５３およびｐ型ＧａＮ層５４に形成されたメサ部の端部の上面および側面からこのメサ部に隣接する部分のアンドープＡｌＧａＮ層５２上に延在してドレイン電極６０が形成されていることを除いて、第５の実施の形態によるＧａＮ系ＦＥＴと同様な構成を有する。
この第９の実施の形態によれば、第５の実施の形態と同様な利点を得ることができるほか、第８の実施の形態と同様な利点も得ることができる。
【０１１５】
〈第１０の実施の形態〉
第１０の実施の形態によるＧａＮ系ＦＥＴについて説明する。
図３８にこのＧａＮ系ＦＥＴを示す。
図３８に示すように、このＧａＮ系ＦＥＴは、アンドープＡｌＧａＮ層５２の上部、アンドープＧａＮ層５３およびｐ型ＧａＮ層５４に形成されたメサ部の他端部の上面および側面からこのメサ部に隣接する部分のアンドープＡｌＧａＮ層５２上に延在してドレイン電極６０が形成されていることを除いて、第６の実施の形態によるＧａＮ系ＦＥＴと同様な構成を有する。
この第１０の実施の形態によれば、第６の実施の形態と同様な利点を得ることができるほか、第８の実施の形態と同様な利点も得ることができる。
【０１１６】
〈第１１の実施の形態〉
第１１の実施の形態による相補型回路について説明する。
図３９にこの相補型回路を示す。
図３９に示すように、この相補型回路は、ｎチャネルＧａＮ系ＦＥＴ７１とｐチャネルＧａＮ系ＦＥＴ７２とにより構成されている。ｎチャネルＧａＮ系ＦＥＴ７１およびｐチャネルＧａＮ系ＦＥＴ７２のゲート電極は共通となっている。また、ｎチャネルＧａＮ系ＦＥＴ７１およびｐチャネルＧａＮ系ＦＥＴ７２のドレイン電極は共通となっていて出力端子となっている。ｐチャネルＧａＮ系ＦＥＴ７２のソースには正の電源電圧Ｖssが印加され、ｐチャネルＧａＮ系ＦＥＴ７２のソースは接地される。ｎチャネルＧａＮ系ＦＥＴ７１およびｐチャネルＧａＮ系ＦＥＴ７２の共通のゲート電極に入力電圧Ｖinが供給される。また、ｎチャネルＧａＮ系ＦＥＴ７１およびｐチャネルＧａＮ系ＦＥＴ７２の共通のドレイン電極から出力電圧Ｖout が出力される。ｎチャネルＧａＮ系ＦＥＴ７１としては、例えば、第３、第５、第６、第８、第９または第１０の実施の形態によるｎチャネルＧａＮ系ＦＥＴが用いられる。ｐチャネルＧａＮ系ＦＥＴ７２としては、例えば、第７の実施の形態によるｐチャネルＧａＮ系ＦＥＴが用いられる。
【０１１７】
この第１１の実施の形態によれば、新規なｎチャネルＧａＮ系ＦＥＴ７１およびｐチャネルＧａＮ系ＦＥＴ７２を用いて相補型回路を構成することができる。この相補型回路においては、ｎチャネルＧａＮ系ＦＥＴ７１およびｐチャネルＧａＮ系ＦＥＴ７２に関し、第３、第５〜第１０の実施の形態と同様な利点を得ることができる。
【０１１８】
以上、この発明の実施の形態および実施例について具体的に説明したが、この発明は、上述の実施の形態および実施例に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の第３、第５〜第１０の実施の形態によるＧａＮ系ＦＥＴは全てノーマリーオン素子であるが、この発明は、ノーマリーオフのＧａＮ系ＦＥＴについても適用することができる。ノーマリーオフのＧａＮ系ＦＥＴのゲート構造は公知の閾値制御技術を用いて形成することができる。例えば、ゲート電極下のＡｌＧａＮ層をエッチングにより薄層化したり、負イオンの打ち込みを行ったりすることによりＧａＮ系ＦＥＴの閾値を制御することができる。また、ゲート部分を絶縁膜によるＭＩＳ構造とすることによってもＧａＮ系ＦＥＴの閾値を制御することができる。
また、上述の実施の形態および実施例において挙げた数値、構造、形状、材料などはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、形状、材料などを用いてもよい。
また、図２９に示す第３の実施の形態によるＧａＮ系ＦＥＴは、ｐ電極５７とソース電極５９とに互いに独立に電圧を印加することができるように構成することにより、複合４端子素子として再定義することができ、複合機能素子として用いることができる。
また、上述の第３、第５〜第１０の実施の形態によるｎチャネルＧａＮ系ＦＥＴまたはｐチャネルＧａＮ系ＦＥＴは、例えば、抵抗、インダクタ、キャパシタなどの受動素子として用いることもできる。
【符号の説明】
【０１１９】
１１  Ｉｎz Ｇａ1-z Ｎ層
１２  Ａｌx Ｇａ1-x Ｎ層
１３  Ｉｎy Ｇａ1-y Ｎ層
１４  ｐ型Ｉｎw Ｇａ1-w Ｎ層
１５  ２次元正孔ガス
１６  ２次元電子ガス
１７  アノード電極
１８  カソード電極
２１  アンドープＧａＮ層
２２  アンドープＡｌＧａＮ層
２３  アンドープＧａＮキャップ層
２４  ｐ型ＧａＮキャップ層
２５  ２次元正孔ガス
２６  ２次元電子ガス
４０  基板
４１  アンドープＧａＮ層
４２  アンドープＡｌＧａＮ層
４３  アンドープＧａＮ層
４４  ｐ型ＧａＮ層
４５  ２次元正孔ガス
４６  ２次元電子ガス
４７  アノード電極
４８  カソード電極
５０  基板
５１  アンドープＧａＮ層
５２  アンドープＡｌＧａＮ層
５３  アンドープＧａＮ層
５４  ｐ型ＧａＮ層
５５  ２次元正孔ガス
５６  ２次元電子ガス
５７  ｐ電極
５８  ゲート電極
５９  ソース電極
６０  ドレイン電極
６１  ｎ電極
７１  ｎチャネルＧａＮ系ＦＥＴ
７２  ｐチャネルＧａＮ系ＦＥＴ
【図１】
2011162243.tif 000003
【図２】
2011162243.tif 000004
【図３】
2011162243.tif 000005
【図４】
2011162243.tif 000006
【図５】
2011162243.tif 000007
【図６】
2011162243.tif 000008
【図７】
2011162243.tif 000009
【図８】
2011162243.tif 000010
【図９】
2011162243.tif 000011
【図１０】
2011162243.tif 000012
【図１１】
2011162243.tif 000013
【図１２】
2011162243.tif 000014
【図１３】
2011162243.tif 000015
【図１４】
2011162243.tif 000016
【図１５】
2011162243.tif 000017
【図１６】
2011162243.tif 000018
【図１７】
2011162243.tif 000019
【図１８】
2011162243.tif 000020
【図１９】
2011162243.tif 000021
【図２０】
2011162243.tif 000022
【図２１】
2011162243.tif 000023
【図２２】
2011162243.tif 000024
【図２３】
2011162243.tif 000025
【図２４】
2011162243.tif 000026
【図２５】
2011162243.tif 000027
【図２６】
2011162243.tif 000028
【図２７】
2011162243.tif 000029
【図２８】
2011162243.tif 000030
【図２９】
2011162243.tif 000031
【図３０】
2011162243.tif 000032
【図３１】
2011162243.tif 000033
【図３２】
2011162243.tif 000034
【図３３】
2011162243.tif 000035
【図３４】
2011162243.tif 000036
【図３５】
2011162243.tif 000037
【図３６】
2011162243.tif 000038
【図３７】
2011162243.tif 000039
【図３８】
2011162243.tif 000040
【図３９】
2011162243.tif 000041
【手続補正書】
【提出日】平成23年12月2日(2011.12.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ｉｎz Ｇａ1-z Ｎ層（０≦ｚ＜１）と、
前記Ｉｎz Ｇａ1-z Ｎ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記Ａｌx Ｇａ1-x Ｎ層上のＩｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、
前記Ｉｎy Ｇａ1-y Ｎ層上のｐ型Ｉｎw Ｇａ1-w Ｎ層（０≦ｗ＜１）とを有し、
非動作時において、前記Ａｌx Ｇａ1-x Ｎ層と前記Ｉｎy Ｇａ1-y Ｎ層との間のヘテロ界面の近傍の部分における前記Ｉｎy Ｇａ1-y Ｎ層に２次元正孔ガスが形成され、かつ、前記Ｉｎz Ｇａ1-z Ｎ層と前記Ａｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記Ｉｎz Ｇａ1-z Ｎ層に２次元電子ガスが形成されていることを特徴とする半導体素子。
【請求項２】
前記２次元正孔ガスの濃度をＰs （ｃｍ-2）、前記２次元電子ガスの濃度をＮs （ｃｍ-2）、前記Ａｌx Ｇａ1-x Ｎ層の厚さをｔ（ｃｍ）と表したとき、ｘ、ｙ、ｚ、ｔが下記式を満たすことを特徴とする請求項１記載の半導体素子。
Ｐs ＝ｂ1 ｘ＋ｂ2 ｙ−ｂ3 ／ｔ≧２×１０12
Ｎs ＝ｂ1 ｘ＋ｂ2 ｚ−ｂ3 ／ｔ≧２×１０12
ｂ1 ＝５．６６×１０13（ｃｍ-2）
ｂ2 ＝９．８１×１０13（ｃｍ-2）
ｂ3 ＝１．８９×１０7 （ｃｍ-1）
【請求項３】
前記２次元正孔ガスの濃度をＰs （ｃｍ-2）、前記２次元電子ガスの濃度をＮs （ｃｍ-2）、前記Ａｌx Ｇａ1-x Ｎ層の厚さをｔ（ｃｍ）と表したとき、ｘ、ｙ、ｚ、ｔが下記式を満たすことを特徴とする請求項１記載の半導体素子。
Ｐs ＝ｂ1 ｘ＋ｂ2 ｙ−ｂ3 ／ｔ≧５×１０12
Ｎs ＝ｂ1 ｘ＋ｂ2 ｚ−ｂ3 ／ｔ≧５×１０12
ｂ1 ＝５．６６×１０13（ｃｍ-2）
ｂ2 ＝９．８１×１０13（ｃｍ-2）
ｂ3 ＝１．８９×１０7 （ｃｍ-1）
【請求項４】
前記Ａｌx Ｇａ1-x Ｎ層の厚さをｔ、前記Ｉｎy Ｇａ1-y Ｎ層の厚さをｑ、前記ｐ型Ｉｎw Ｇａ1-w Ｎ層の厚さをｒ、前記ｐ型Ｉｎw Ｇａ1-w Ｎ層のｐ型不純物の濃度をＮA 、前記Ａｌx Ｇａ1-x Ｎ層のｎ型不純物の濃度をＮD と表したとき、
ｘ＞０．０８
ｔ＞１５ｎｍ
ｑ＞０ｎｍ
ｒ＞８．０ｎｍ
ＮA ＞１×１０16ｃｍ-3
ＮD ＜４×１０18ｃｍ-3
が成立することを特徴とする請求項１記載の半導体素子。
【請求項５】
前記Ａｌx Ｇａ1-x Ｎ層の厚さをｔ、前記Ｉｎy Ｇａ1-y Ｎ層の厚さをｑ、前記ｐ型Ｉｎw Ｇａ1-w Ｎ層の厚さをｒ、前記ｐ型Ｉｎw Ｇａ1-w Ｎ層のｐ型不純物の濃度をＮA 、前記Ａｌx Ｇａ1-x Ｎ層のｎ型不純物の濃度をＮD と表したとき、
ｘ＞０．１３
ｔ＞２５ｎｍ
ｑ＞１ｎｍ
ｒ＞１０ｎｍ
ＮA ＞８×１０17ｃｍ-3
ＮD ＜３×１０18ｃｍ-3
が成立することを特徴とする請求項１記載の半導体素子。
【請求項６】
前記Ｉｎy Ｇａ1-y Ｎ層と前記Ａｌx Ｇａ1-x Ｎ層との間、および／または、前記Ｉｎz Ｇａ1-z Ｎ層と前記Ａｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層（０＜ｕ＜１、ｕ＞ｘ）を有することを特徴とする請求項１記載の半導体素子。
【請求項７】
前記半導体素子は電界効果トランジスタであり、少なくとも前記Ｉｎy Ｇａ1-y Ｎ層および前記ｐ型Ｉｎw Ｇａ1-w Ｎ層にメサ部が形成され、このメサ部の両側の部分の前記Ａｌx Ｇａ1-x Ｎ層上にゲート電極およびドレイン電極が形成され、前記ゲート電極に関して前記メサ部と反対側の部分の前記Ａｌx Ｇａ1-x Ｎ層上にソース電極が形成され、前記メサ部の前記ゲート電極側の部分の前記ｐ型Ｉｎw Ｇａ1-w Ｎ層上に前記ソース電極または前記ゲート電極と電気的に接続された電極が形成されていることを特徴とする請求項１記載の半導体素子。
【請求項８】
前記半導体素子は電界効果トランジスタであり、少なくとも前記Ｉｎy Ｇａ1-y Ｎ層および前記ｐ型Ｉｎw Ｇａ1-w Ｎ層にメサ部が形成され、前記メサ部の前記ｐ型Ｉｎw Ｇａ1-w Ｎ層上にゲート電極、ソース電極およびドレイン電極が形成され、前記メサ部に隣接する部分の前記Ａｌx Ｇａ1-x Ｎ層上に前記ゲート電極と電気的に接続された電極が形成されていることを特徴とする請求項１記載の半導体素子。
【請求項９】
前記半導体素子はダイオードであり、少なくとも前記Ｉｎy Ｇａ1-y Ｎ層および前記ｐ型Ｉｎw Ｇａ1-w Ｎ層にメサ部が形成され、前記メサ部の一端部の前記ｐ型Ｉｎw Ｇａ1-w Ｎ層と接触してアノード電極が形成され、前記メサ部の他端側の部分の前記Ａｌx Ｇａ1-x Ｎ層上にカソード電極が形成されていることを特徴とする請求項１記載の半導体素子。
【請求項１０】
前記半導体素子はダイオードであり、少なくとも前記Ｉｎy Ｇａ1-y Ｎ層および前記ｐ型Ｉｎw Ｇａ1-w Ｎ層にメサ部が形成され、前記メサ部の一端部の上面および側面から前記メサ部に隣接する部分の前記Ａｌx Ｇａ1-x Ｎ層上に延在してアノード電極が形成され、前記メサ部の他端部の上面および側面から前記メサ部に隣接する部分の前記Ａｌx Ｇａ1-x Ｎ層上に延在してカソード電極が形成されていることを特徴とする請求項１記載の半導体素子。
【手続補正書】
【提出日】平成24年5月28日(2012.5.28)
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ｉｎz Ｇａ1-z Ｎ層（０≦ｚ＜１）と、  前記Ｉｎz Ｇａ1-z Ｎ層上の、Ｓｉドーピングが行われたＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、  前記Ａｌx Ｇａ1-x Ｎ層上のＩｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、  前記Ｉｎy Ｇａ1-y Ｎ層上のｐ型Ｉｎw Ｇａ1-w Ｎ層（０≦ｗ＜１）とを有し、  非動作時において、前記Ａｌx Ｇａ1-x Ｎ層と前記Ｉｎy Ｇａ1-y Ｎ層との間のヘテロ界面の近傍の部分における前記Ｉｎy Ｇａ1-y Ｎ層に２次元正孔ガスが形成され、かつ、前記Ｉｎz Ｇａ1-z Ｎ層と前記Ａｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記Ｉｎz Ｇａ1-z Ｎ層に２次元電子ガスが形成されていることを特徴とする半導体素子。
【請求項２】
前記２次元正孔ガスの濃度をＰs （ｃｍ-2）、前記２次元電子ガスの濃度をＮs （ｃｍ-2）、前記Ａｌx Ｇａ1-x Ｎ層の厚さをｔ（ｃｍ）と表したとき、ｘ、ｙ、ｚ、ｔが下記式を満たすことを特徴とする請求項１記載の半導体素子。            Ｐs ＝ｂ1 ｘ＋ｂ2 ｙ−ｂ3 ／ｔ≧２×１０12            Ｎs ＝ｂ1 ｘ＋ｂ2 ｚ−ｂ3 ／ｔ≧２×１０12            ｂ1 ＝５．６６×１０13（ｃｍ-2）            ｂ2 ＝９．８１×１０13（ｃｍ-2）            ｂ3 ＝１．８９×１０7 （ｃｍ-1）
【請求項３】
前記２次元正孔ガスの濃度をＰs （ｃｍ-2）、前記２次元電子ガスの濃度をＮs （ｃｍ-2）、前記Ａｌx Ｇａ1-x Ｎ層の厚さをｔ（ｃｍ）と表したとき、ｘ、ｙ、ｚ、ｔが下記式を満たすことを特徴とする請求項１記載の半導体素子。            Ｐs ＝ｂ1 ｘ＋ｂ2 ｙ−ｂ3 ／ｔ≧５×１０12            Ｎs ＝ｂ1 ｘ＋ｂ2 ｚ−ｂ3 ／ｔ≧５×１０12            ｂ1 ＝５．６６×１０13（ｃｍ-2）            ｂ2 ＝９．８１×１０13（ｃｍ-2）            ｂ3 ＝１．８９×１０7 （ｃｍ-1）
【請求項４】
前記Ａｌx Ｇａ1-x Ｎ層の厚さをｔ、前記Ｉｎy Ｇａ1-y Ｎ層の厚さをｑ、前記ｐ型Ｉｎw Ｇａ1-w Ｎ層の厚さをｒ、前記ｐ型Ｉｎw Ｇａ1-w Ｎ層のｐ型不純物の濃度をＮA 、前記Ａｌx Ｇａ1-x Ｎ層のｎ型不純物の濃度をＮD と表したとき、            ｘ＞０．０８            ｔ＞１５ｎｍ            ｑ＞０ｎｍ            ｒ＞８．０ｎｍ            ＮA ＞１×１０16ｃｍ-3            ＮD ＜４×１０18ｃｍ-3が成立することを特徴とする請求項１または２記載の半導体素子。
【請求項５】
前記Ａｌx Ｇａ1-x Ｎ層の厚さをｔ、前記Ｉｎy Ｇａ1-y Ｎ層の厚さをｑ、前記ｐ型Ｉｎw Ｇａ1-w Ｎ層の厚さをｒ、前記ｐ型Ｉｎw Ｇａ1-w Ｎ層のｐ型不純物の濃度をＮA 、前記Ａｌx Ｇａ1-x Ｎ層のｎ型不純物の濃度をＮD と表したとき、            ｘ＞０．１３            ｔ＞２５ｎｍ            ｑ＞１ｎｍ            ｒ＞１０ｎｍ            ＮA ＞８×１０17ｃｍ-3            ＮD ＜３×１０18ｃｍ-3が成立することを特徴とする請求項１または３記載の半導体素子。
【請求項６】
前記Ｉｎy Ｇａ1-y Ｎ層と前記Ａｌx Ｇａ1-x Ｎ層との間、および／または、前記Ｉｎz Ｇａ1-z Ｎ層と前記Ａｌx Ｇａ1-x Ｎ層との間にＡｌu Ｇａ1-u Ｎ層（０＜ｕ＜１、ｕ＞ｘ）を有することを特徴とする請求項１〜５のいずれか一項記載の半導体素子。
【請求項７】
前記半導体素子は電界効果トランジスタであり、少なくとも前記Ｉｎy Ｇａ1-y Ｎ層および前記ｐ型Ｉｎw Ｇａ1-w Ｎ層にメサ部が形成され、このメサ部の両側の部分の前記Ａｌx Ｇａ1-x Ｎ層上にゲート電極およびドレイン電極が形成され、前記ゲート電極に関して前記メサ部と反対側の部分の前記Ａｌx Ｇａ1-x Ｎ層上にソース電極が形成され、前記メサ部の前記ゲート電極側の部分の前記ｐ型Ｉｎw Ｇａ1-w Ｎ層上に前記ソース電極または前記ゲート電極と電気的に接続された電極が形成されていることを特徴とする請求項１〜６のいずれか一項記載の半導体素子。
【請求項８】
前記半導体素子はダイオードであり、少なくとも前記Ｉｎy Ｇａ1-y Ｎ層および前記ｐ型Ｉｎw Ｇａ1-w Ｎ層にメサ部が形成され、前記メサ部の一端部の前記ｐ型Ｉｎw Ｇａ1-w Ｎ層と接触してアノード電極が形成され、前記メサ部の他端側の部分の前記Ａｌx Ｇａ1-x Ｎ層上にカソード電極が形成されていることを特徴とする請求項１〜６のいずれか一項記載の半導体素子。
【請求項９】
前記Ａｌx Ｇａ1-x Ｎ層のＳｉ濃度は４×１０18ｃｍ-3以下であることを特徴とする請求項１〜３、６〜８のいずれか一項記載の半導体素子。
【請求項１０】
Ｉｎz Ｇａ1-z Ｎ層（０≦ｚ＜１）と、 前記Ｉｎz Ｇａ1-z Ｎ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、 前記Ａｌx Ｇａ1-x Ｎ層上のＩｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、 前記Ｉｎy Ｇａ1-y Ｎ層上のｐ型Ｉｎw Ｇａ1-w Ｎ層（０≦ｗ＜１）とを有し、 非動作時において、前記Ａｌx Ｇａ1-x Ｎ層と前記Ｉｎy Ｇａ1-y Ｎ層との間のヘテロ界面の近傍の部分における前記Ｉｎy Ｇａ1-y Ｎ層に２次元正孔ガスが形成され、かつ、前記Ｉｎz Ｇａ1-z Ｎ層と前記Ａｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記Ｉｎz Ｇａ1-z Ｎ層に２次元電子ガスが形成され、 少なくとも前記Ｉｎy Ｇａ1-y Ｎ層および前記ｐ型Ｉｎw Ｇａ1-w Ｎ層にメサ部が形成され、前記メサ部の前記ｐ型Ｉｎw Ｇａ1-w Ｎ層上にゲート電極、ソース電極およびドレイン電極が形成され、前記メサ部に隣接する部分の前記Ａｌx Ｇａ1-x Ｎ層上に前記ゲート電極と電気的に接続された電極が形成されていることを特徴とする電界効果トランジスタ。
【請求項１１】
Ｉｎz Ｇａ1-z Ｎ層（０≦ｚ＜１）と、 前記Ｉｎz Ｇａ1-z Ｎ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、 前記Ａｌx Ｇａ1-x Ｎ層上のＩｎy Ｇａ1-y Ｎ層（０≦ｙ＜１）と、 前記Ｉｎy Ｇａ1-y Ｎ層上のｐ型Ｉｎw Ｇａ1-w Ｎ層（０≦ｗ＜１）とを有し、 非動作時において、前記Ａｌx Ｇａ1-x Ｎ層と前記Ｉｎy Ｇａ1-y Ｎ層との間のヘテロ界面の近傍の部分における前記Ｉｎy Ｇａ1-y Ｎ層に２次元正孔ガスが形成され、かつ、前記Ｉｎz Ｇａ1-z Ｎ層と前記Ａｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における前記Ｉｎz Ｇａ1-z Ｎ層に２次元電子ガスが形成され、 少なくとも前記Ｉｎy Ｇａ1-y Ｎ層および前記ｐ型Ｉｎw Ｇａ1-w Ｎ層にメサ部が形成され、前記メサ部の一端部の上面および側面から前記メサ部に隣接する部分の前記Ａｌx Ｇａ1-x Ｎ層上に延在してアノード電極が形成され、前記メサ部の他端部の上面および側面から前記メサ部に隣接する部分の前記Ａｌx Ｇａ1-x Ｎ層上に延在してカソード電極が形成されていることを特徴とするダイオード。
【国際調査報告】
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