(57)【要約】  相互に位相と振幅が異なる周期信号（ＳＯＡ，ＳＸＯＡ，ＳＯＢ，ＳＸＯＢ）を合成して周期信号（ＳＯ，ＳＸＯ）を得、合成に使用する周期信号（ＳＡ）を遅延させて得た信号の位相に応じたタイミングで，合成された周期信号の値を検出することを、遅延の量を変化させながら繰り返し、検出した値を相互に比較し、検出した値が最大又は最小になると判断される遅延の量を得、得られた遅延の量で合成に使用する周期信号を遅延させて得た信号の位相に応じたタイミングで合成された周期信号の値を得、得られた値を所定の範囲内に納めるように調整する構成（ＤＬ１，Ｃｐ１，Ｒ１，Ｉｖ１，Ｐａｓ１，ＳＷ２，Ｃｉ，Ａ４，ＳＴ１）を有する。
2011148467.tif 000002
【特許請求の範囲】
【請求項１】
入力した第１の周期信号の位相に応じた位相を有する第１の出力信号を生成する第１の信号生成回路と、
前記第１の周期信号とは位相が異なる第２の周期信号が入力され、当該第２の周期信号の位相に応じた位相を有する第２の出力信号を生成する第２の信号生成回路と、
前記第１の出力信号と前記第２の出力信号とを合成して第３の周期信号を生成する第３の信号生成回路と、
前記第１の周期信号に遅延を与える、遅延量が可変な遅延回路と、
前記遅延回路によって遅延された第１の周期信号の位相に応じたタイミングで前記第３の周期信号の値を検出する検出回路と、
遅延量が異なる第１の周期信号に応じて前記検出回路が検出した前記第３の周期信号の値を相互に比較し、検出した前記第３の周期信号の値が最大又は最小になる遅延の量を最適遅延量として得る最適遅延量取得回路と、
前記遅延回路による遅延量を最適遅延量と設定した状態において、前記検出回路が検出した前記第３の周期信号の値が所定の範囲に収まるように前記第３の周期信号の振幅を調整する振幅調整回路とを有する位相補間器。
【請求項２】
前記検出回路は、前記遅延回路によって遅延された信号の位相に応じたタイミングで出力されるタイミング信号を生成するチョッパ回路と、
前記タイミング信号が出力されているタイミングで前記第３の周期信号を導通するゲート回路と、
前記ゲート回路から導通される前記第３の周期信号により充電される容量素子と、
前記容量素子の充電の開始から所定時間経過後に得られる前記容量素子の電圧に対応する値を、前記遅延回路が与えた遅延の量に応じたタイミングで検出された前記第３の周期信号の値として得る制御回路とを有することを特徴とする請求項１に記載の位相補間器。
【請求項３】
前記第１の信号生成回路は、第１のＣＭＯＳインバータ回路、及び当該第１のＣＭＯＳインバータ回路を形成するトランジスタにドレイン電流を供給する第１の電流源を有し、当該第１の電流源の電流値により前記第１の出力信号の振幅が決定され、
前記第２の信号生成回路は、第２のＣＭＯＳインバータ回路、及び当該第２のＣＭＯＳインバータ回路を形成するトランジスタにドレイン電流を供給する第２の電流源を有し、当該第２の電流源の電流値により前記第２の出力信号の振幅が決定され、
前記第３の信号生成回路は、前記第１の信号生成回路が前記第１の出力信号を出力する点と、前記第２の信号生成回路が前記第２の出力信号を出力する点とを接続する接続点に接続された容量素子を有し、
前記振幅調整回路は、前記第１の電流源と前記第２の電流源との夫々の電流値相互の比を維持したまま、前記第１の電流源と前記第２の電流源との夫々の電流値を増減する手段と、前記容量素子の容量値を増減する手段とを有することを特徴とする請求項１または２に記載の位相補間器。
【請求項４】
第１の周期信号と、前記第１の周期信号と位相が異なる第２の周期信号とを生成する周期信号生成回路と、
入力する前記第１の周期信号の位相に応じた位相を有する第１の出力信号を生成する第１の信号生成回路と、
入力する前記第２の周期信号の位相に応じた位相を有する第２の出力信号を生成する第２の信号生成回路と、
前記第１の出力信号と前記第２の出力信号とを合成して第３の周期信号を生成する第３の信号生成回路と、
前記第１の周期信号を遅延させる遅延回路と、
前記遅延回路によって遅延された第１の周期信号の位相に応じたタイミングで前記第３の周期信号の値を検出する検出回路と、
遅延量が異なる第１の周期信号に応じて前記検出回路が検出した前記第３の周期信号の値を相互に比較し、前記検出された第３の周期信号の値が最大又は最小になると判断される遅延の量を最適遅延量として得る最適遅延量取得回路と、
前記最適遅延量において前記検出回路が検出した前記第３の周期信号の値を所定の範囲内に収めるように前記第３の周期信号の振幅を調整する振幅調整回路と、
前記第３の周期信号の位相に応じたタイミングで、前記受信信号から受信データを取り込むデータ取り込み回路と、
前記第１の出力信号の振幅と前記第２の出力信号の振幅とを調整することによって前記第３の周期信号の位相を調整する位相調整器とを有することを特徴とする受信回路。
【請求項５】
前記検出回路は、前記遅延回路によって遅延された信号の位相に応じたタイミングで出力されるタイミング信号を生成するチョッパ回路と、
前記タイミング信号が出力されているタイミングで前記第３の周期信号を導通するゲート回路と、
前記ゲート回路から導通される前記第３の周期信号により充電される容量素子と、
前記容量素子の充電の開始から所定時間経過後に得られる前記容量素子の電圧に対応する値を、前記遅延回路が与えた遅延の量に応じたタイミングにおいて検出された前記第３の周期信号の値として得る制御回路とを有することを特徴とする請求項４に記載の受信回路。
【請求項６】
前記第１の信号生成回路は、第１のＣＭＯＳインバータ回路、及び当該第１のＣＭＯＳインバータ回路を構成するトランジスタにドレイン電流を供給する第１の電流源を有し、当該第１の電流源の電流値により前記第１の出力信号の振幅が決定され、
前記第２の信号生成回路は、第２のＣＭＯＳインバータ回路、及び当該第２のＣＭＯＳインバータ回路を形成するトランジスタにドレイン電流を供給する第２の電流源を有し、当該第２の電流源の電流値により前記第２の出力信号の振幅が決定され、
前記第３の信号生成回路は、前記第１の信号生成回路が前記第１の出力信号を出力する点と、前記第２の信号生成回路が前記第２の出力信号を出力する点とを接続する接続点に接続された容量素子とを有し、
前記振幅調整回路は、前記第１の電流源及び前記第２の電流源の夫々の電流値相互の比を維持したまま、前記第１の電流源及び前記第２の電流源の夫々の電流値を増減する手段と、前記容量素子の容量値を増減する手段とを有することを特徴とする請求項４または５に記載の受信回路。
【請求項７】
演算装置と、前記演算装置が演算に使用するデータを記憶するとともに、演算後のデータを格納する記憶装置と、前記演算装置及び前記記憶装置の動作を制御する制御装置とを有し、
前記演算装置、前記記憶装置及び前記制御装置のうちの少なくとも何れか一つの装置が、他の装置からデータを受信する受信回路を有し、
前記受信回路は、
第１の周期信号と、前記第１の周期信号と位相が異なる第２の周期信号とを生成する周期信号生成回路と、
入力する前記第１の周期信号の位相に応じた位相を有する第１の出力信号を生成する第１の信号生成回路と、
入力する前記第２の周期信号の位相に応じた位相を有する第２の出力信号を生成する第２の信号生成回路と、
前記第１の出力信号と前記第２の出力信号とを合成して第３の周期信号を生成する第３の信号生成回路と、
前記第１の周期信号を遅延させる遅延回路と、
前記遅延回路によって遅延された第１の周期信号の位相に応じたタイミングで前記第３の周期信号の値を検出する検出回路と、
遅延量が異なる第１の周期信号に応じて前記検出信号が検出した前記第３の周期信号の値を相互に比較し、前記検出された第３の周期信号の値が最大又は最小になると判断される遅延の量を最適遅延量として得る最適遅延量取得回路と、
前記最適遅延量において前記検出回路が検出した前記第３の周期信号の値を所定の範囲内に収めるように前記第３の周期信号の振幅を調整する振幅調整回路と、
前記第３の周期信号の位相に応じたタイミングで前記受信信号から受信データを取り込むデータ取り込み回路と、
前記第１の出力信号の振幅と前記第２の出力信号の振幅とを調整することによって前記第３の周期信号の位相を調整する位相調整器とを有することを特徴とする情報処理装置。
【請求項８】
前記検出回路は、前記遅延回路によって遅延された信号の位相に応じたタイミングで出力されるタイミング信号を生成するチョッパ回路と、
前記タイミング信号が出力されているタイミングで前記第３の周期信号を導通するゲート回路と、
前記ゲート回路から導通される前記第３の周期信号により充電される容量素子と、
前記容量素子の充電の開始から所定時間経過後に得られる前記容量素子の電圧に対応する値を、前記遅延回路が与えた遅延の量に応じたタイミングで検出された前記第３の周期信号の値として得る制御回路とを有することを特徴とする請求項７に記載の情報処理装置。
【請求項９】
前記第１の信号生成回路は、第１のＣＭＯＳインバータ回路、及び当該第１のＣＭＯＳインバータ回路を形成するトランジスタにドレイン電流を供給する第１の電流源を有し、当該第１の電流源の電流値により前記第１の出力信号の振幅が決定され、
前記第２の信号生成回路は、第２のＣＭＯＳインバータ回路、及び当該第２のＣＭＯＳインバータ回路を構成するトランジスタにドレイン電流を供給する第２の電流源を有し、当該第２の電流源の電流値により前記第２の出力信号の振幅が決定され、
前記第３の信号生成回路は、前記第１の信号生成回路が前記第１の出力信号を出力する点と、前記第２の信号生成回路が前記第２の出力信号を出力する点とを接続する接続点に接続された容量素子とを有し、
前記振幅調整回路は、前記第１の電流源及び前記第２の電流源の夫々の電流値相互の比を維持したまま、前記第１の電流源及び前記第２の電流源の夫々の電流値を増減する手段と、前記容量素子の容量値を増減する手段とを有することを特徴とする請求項７または８に記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相補間器、位相補間器を使用した受信回路、及び受信回路を使用した情報処理装置に関する。
【背景技術】
【０００２】
通信機器の受信回路に設けられる受信フロントエンド回路として、ミキサ回路とカレントミラー回路と負荷回路とを含む折り返し負荷型ダウンコンバータ回路を有するものが知られている。当該折り返し負荷型ダウンコンバータ回路では、カレントミラー回路でミキサ回路の出力を折り返し、カレントミラー回路の折り返し出力に負荷回路が接続される。当該受信フロントエンド回路は更に、折り返し負荷型ダウンコンバータ回路の入力信号または出力信号を検波する検波回路と、検波回路の出力信号を平滑化する平滑回路と、平滑回路の出力信号と所定の基準電圧とを比較する基準比較回路とを有するものが知られている。当該受信フロントエンド回路は更に、基準比較回路における比較結果に応じて、折り返し負荷型ダウンコンバータ回路のバイアスを制御するバイアス制御回路を備える。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−６０４７２号公報
【特許文献２】特開２００１−２１７６８２号公報
【特許文献３】特開２００６−１４０６３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
受信回路が受信信号から受信データを取り込むための周期信号を、被合成周期信号を合成して得る際、被合成周期信号の周波数によらず適切に合成を行い得る構成を提供することが課題である。
【課題を解決するための手段】
【０００５】
合成に使用する周期信号を遅延させて得た信号の位相に応じたタイミングで、合成された周期信号の値を検出することを、上記遅延の量を変化させながら繰り返す。そして、検出した値を相互に比較し、検出した値が最大または最小になると判断される遅延の量を得る。そして、得られた遅延の量で合成に使用する周期信号を遅延させて得た信号の位相に応じたタイミングで、合成された周期信号の値を得、得られた値を所定の範囲内に納めるように調整する。
【発明の効果】
【０００６】
合成に使用する周期信号を遅延させて得た信号の位相に応じたタイミングで、合成された周期信号の値を検出することを、上記遅延の量を変化させながら繰り返すことにより、合成された周期信号の波形をスイープすることができる。その結果、当該波形中、値が最大或いは最小となると判断できるタイミングを検出することができる。そしてこのようにして得た、合成された周期信号の最大値或いは最小値と判断できる値を所定の範囲内に納めるように調整することにより、合成された周期信号の振幅が所定の範囲内に収まらないことに起因する弊害を防止することができる。  
【図面の簡単な説明】
【０００７】
【図１】本発明の実施例１の電子計算機（情報処理装置）の構成例を示すブロック図である。
【図２】図１に示される電子計算機が有する各送受信回路に含まれる受信回路の構成例を示すブロック図である。
【図３】図２に示される受信回路が有する位相調整器による位相判定の方法を説明するための図（その１）である。
【図４】図２に示される受信回路が有する位相調整器による位相判定の方法を説明するための図（その２）である。
【図５】図２に示される受信回路が有する位相調整器による位相判定の方法を説明するための図（その３）である。
【図６】図２に示される受信回路が有する位相補間器の構成例を示す回路図である。
【図７】図６の位相補間器の機能を説明するための図である。
【図８】図６の位相補間器が有する電流源の構成例を示す回路図である。
【図９】図６の位相補間器における出力振幅の周波数依存性を説明するための図である。
【図１０】振幅検知回路（ピークホールド回路）の構成例を示す回路図である。
【図１１】振幅検知回路の望ましい構成例を示す回路図である。
【図１２Ａ】図６の位相補間器が有するチョッパ回路の構成例を示す回路図である。
【図１２Ｂ】図１２Ａのチョッパ回路の動作を説明するための図である。
【図１２Ｃ】図６の位相補間器が有するチョッパ回路の他の構成例を示す回路図である。
【図１３】図６の位相補間器が有する遅延回路の構成例を示す回路図である。
【図１４】図１１に示される振幅検出回路の機能を説明するための図（その１）である。
【図１５】図１１に示される振幅検出回路の機能を説明するための図（その２）である。
【図１６】図６の位相補間器による振幅検出の方法を説明するための図（その１）である。
【図１７】図６の位相補間器による振幅検出の方法を説明するための図（その２）である。
【図１８】図６の位相補間器において遅延回路が与える遅延量を調整する動作の流れを説明するためフローチャートである。
【図１９】図６の位相補間器において出力振幅を調整する動作の流れを説明するためフローチャートである。
【発明を実施するための形態】
【０００８】
以下に図とともに本発明の実施例の説明を行う。
【０００９】
本発明の実施例１は、位相補間器（Phase Interpolator、以下単にＰＩと称する）、ＰＩを含む受信回路、及び受信回路を含む電子計算機に係る。
【００１０】
実施例１によるＰＩは、周波数の高い周期信号の振幅を検出することにより、被合成周期信号の周波数によらず適切な位相合成を行うことができるＣＭＯＳ(Complementary Metal Oxide Semiconductor)・ＰＩであるものとする。被合成周期信号とは、ＰＩが合成によって得る出力周期信号の基となる周期信号を言う。被合成周期信号は第１の周期信号、第２の周期信号の一例であり、出力周期信号は第３の周期信号の一例である。尚、用語「振幅」は、振動する量について、変動の幅の１／２を意味するものとする。
【００１１】
図１は、実施例１による電子計算機の構成例を示すブロック図である。図１の電子計算機１００は、演算装置Ｌ１，制御装置Ｌ２および記憶装置Ｌ３を有する。演算装置Ｌ１は算術演算、論理演算、比較等の各演算を行うＬＳＩ(Large Scale Integrated circuit)である。記憶装置Ｌ３は演算装置Ｌ１が演算に使用するデータを記憶し、演算後のデータを格納するＬＳＩである。制御装置Ｌ２は、演算装置Ｌ１，記憶装置Ｌ３の夫々の動作を制御するＬＳＩである。
【００１２】
上記装置Ｌ１，Ｌ２，Ｌ３は、夫々の機能を実現する内部回路Ｋ１，Ｋ２及び記憶回路Ｋ３に加え、送受信装置Ｔ１１，Ｔ２１，Ｔ２３，Ｔ３１を有する。制御装置Ｌ２の内部回路Ｋ２は、送受信装置Ｔ２１及び演算装置Ｌ１の送受信装置Ｔ１１を介し、演算装置Ｌ１の内部回路Ｋ１とデータの送受信を行う。又、制御装置Ｌ２の内部回路Ｋ２は、送受信装置Ｔ２２及び記憶装置Ｌ３の送受信装置Ｔ３１を介し、記憶装置Ｌ３の記憶回路Ｋ３とデータの送受信を行う。換言すると、送受信装置Ｔ２１，Ｔ１１は、制御装置Ｌ２と演算装置Ｌ１との間のデータの送受信を行い、送受信装置Ｔ２２，Ｔ３１は、制御装置Ｌ２と記憶装置Ｌ３との間のデータの送受信を行う。
【００１３】
電子計算機１００は、例えばサーバ、パーソナルコンピュータ等であり、処理すべき情報量の増加、処理の高速化等の要求に伴い、各ＬＳＩ、Ｌ１，Ｌ２，Ｌ３間を接続するバスの高速化が求められる。このため、ＬＳＩ間の送受信を行う送受信装置Ｔ１１、Ｔ２１，Ｔ２２，Ｔ３１には高速シリアルリンクとしての機能が備えられる。高速シリアルリンクとしての機能は、受信信号から受信データを取り込むためのクロック信号を生成する機能を含む場合がある。その場合、各送受信装置が備える受信回路に含まれるＰＩが、クロック信号を生成する機能を担う。
又、ＰＩは、相互に位相が異なる同一周波数のクロック信号、つまり被合成周期信号を合成することにより、受信信号から受信データを取り込むための最適な位相のクロック信号、つまり出力周期信号を生成する。相互に位相が異なる同一周波数のクロック信号（被合成周期信号）は、外部から供給される基準となるクロック信号に基づいて生成される。
【００１４】
ここで、図９とともに後述するように、実施例１によるＰＩでは、合成されるクロック信号の振幅（出力振幅）が被合成周期信号の周波数に依存し、その結果出力振幅が電源電圧を超えると、波形情報の一部が失われる。その結果、受信信号から受信データを取り込むための最適な位相のクロック信号を生成することができなくなる場合がある。このような事態を防止するため、実施例１によるＰＩでは、被合成周期信号の周波数に応じて変動し得る出力振幅を検出し、出力振幅が所定範囲内の収まるように出力振幅を調整する。
【００１５】
図２はＰＩを含む、実施例１による受信回路の構成例を示す。図２に示す受信回路Ｒｅ１は、図１に示した各送受信装置Ｔ１１、Ｔ２１、Ｔ２２、Ｔ３１が備えるものである。図２に示す如く、受信回路Ｒｅ１は、増幅器Ａ０，サンプラＳ１，デシリアライザＤ１，ＰＩ（ＰＩ１），位相調整器ＬＰ１、被合成周期信号生成器ＰＬ１を有する。尚、ＰＬ１は図示の如く、ＰＬＬ（Phase Locked Loop）或いはＤＬＬ（Delay Locked Loop）を含む構成とすることができる。サンプラＳ１はデータ取り込み回路の一例である。増幅器Ａ０は差動信号としての受信信号を増幅する。被合成周期信号生成器ＰＬ１は、周期信号生成回路の一例に対応する。サンプラ（例えばフリップフロップ）Ｓ１は、ＰＩ（ＰＩ１）から供給されるクロック信号、つまり出力周期信号に同期して、増幅器Ａ０が増幅した受信信号から高速シリアルデータである受信データを取り込む。デシリアライザＤ１は、サンプラＳ１が取り込んだ高速シリアルデータである受信データをパラレルデータに変換し、内部回路Ｋ１，Ｋ２或いは記憶回路Ｋ３（図１参照）に供給する。
【００１６】
ＰＩ（ＰＩ１）は、被合成周期信号生成器ＰＬ１から供給される被合成周期信号に基づいてクロック信号を生成し、サンプラＳ１に供給する。被合成周期信号生成器ＰＬ１は、外部から供給される基準となるクロック信号（外部から印加されるローカルクロック信号）に基づき、被合成周期信号を生成し、ＰＩに供給する。尚、ここで仮に当該受信回路Ｒｅ１が図２に示される送受信装置Ｔ２２が備える受信回路であるすると、上記外部から供給される基準となるクロック信号は、例えば以下の（１）、（２）、（３）のうちのいずれかとすることができる。（１）送受信装置Ｔ２２が含まれる制御装置Ｌ２内の内部回路Ｋ２から供給されるクロック信号。（２）記憶装置Ｌ３の送受信装置Ｔ３１から供給されるクロック信号。（３）電子計算機１００内の、演算装置Ｌ１，制御装置Ｌ２，記憶装置Ｌ３のいずれでもない、他の装置から供給されるクロック信号。
【００１７】
次に位相調整器ＬＰ１は、サンプラＳ１が取り込んだ受信データの低周波成分をローパスフィルタにて抽出し、抽出した低周波成分に基づいて、ＰＩ（ＰＩ１）が出力するクロック信号の位相を調整するための合成比率係数αを生成する。合成比率係数αとＰＩ（ＰＩ１）が出力するクロック信号の位相との関係については、図７とともに後述する。尚、図３（ａ）、図４（ａ）及び図５（ａ）における上向き矢印は、クロック信号によって受信信号から受信データを取り込むタイミングを示す。
【００１８】
次に図３〜図５とともに、位相調整器ＬＰ１による位相調整方法について説明する。図３（ａ）、図４（ａ）、図５（ａ）は、各々、増幅器Ａ０が出力する受信信号の波形例を示す。図３（ｂ）、図４（ｂ）、図５（ｂ）は、各々、ＰＩ（ＰＩ１）がサンプラＳ１に供給するクロック信号の波形例を示す。尚、図３，図４、図５の例は、クロック信号がフルレートクロック信号である場合の例である。クロック信号がフルレートクロック信号であるとは、図３，図４、図５に示される如く、受信信号の周期とクロック信号の周期とが一致することをいう。
【００１９】
図３はクロック信号の位相が受信信号に対して進んでいる例を示し、図３（ｂ）のクロック信号の立ち下がりエッジ（ｔ１３）が、図３（ａ）の受信信号の中心Ｃ１よりも左にずれている。
図４はクロック信号の位相が受信信号に対して遅れている例を示し、図４（ｂ）のクロック信号の立ち下がりエッジ（ｔ２３）が図４（ａ）の受信信号の中心Ｃ１よりも右にずれている。
図５はクロック信号の位相が最適な例を示し、図５（ｂ）のクロック信号の立ち下がりエッジ（ｔ３３）が図５（ａ）の受信信号の中心Ｃ１に合致している。
【００２０】
位相調整器ＬＰ１は、サンプラＳ１が、クロック信号の立ち上がりエッジで取り込んだデータと、立ち下がりエッジで取り込んだデータとを比較することにより、受信信号に対するクロック信号の位相が適切か否かを判定する。すなわちクロック信号の位相が最適な図５の場合、図５（ｂ）のクロック信号の立ち下がりエッジ（ｔ３１，ｔ３３）は夫々受信信号の中心に合致するため、適切に受信データを取り込むことができる。他方、図５（ｂ）のクロック信号の立ち上がりエッジ（ｔ３２）は図５（ａ）の受信信号のクロスポイントに合致するため、受信データを取り込めない。よってクロック信号の立ち下がりエッジ（ｔ３１，ｔ３３）で取り込んだデータと、クロック信号の立ち上がりエッジ（ｔ３２）で取り込んだデータとは相互に一致しない。このような場合、位相調整器ＬＰ１は、位相が最適と判定し、現在ＰＩ（ＰＩ１）に与えている合成比率係数αを維持する。
【００２１】
これに対し、受信信号に対するクロック信号の位相が進んでいる図３の場合、図３（ｂ）のクロック信号の立ち下がりエッジ（ｔ１１）及び次の立ち上がりエッジ（ｔ１２）は、両方とも図３（ａ）の受信信号の同一データを取り込んでいる。このように、クロック信号の立ち上がりエッジと立ち下がりエッジとの双方によって同一の受信データを取り込み、取り込む受信データは相互に一致する。他方、その次の立ち下がりエッジ（ｔ１３）は、受信信号のクロスポイントを挟んで次の受信データを取り込むため、ｔ１３によって取り込まれた受信データはｔ１１あるいはｔ１２によって先に取り込んだ受信データとは一致しない。このような場合、位相調整器ＬＰ１は、クロック信号の位相が受信信号に対して進んでいると判定し、現在ＰＩ（ＰＩ１）に与えている合成比率係数αを、クロック信号の位相を遅らせるように変更する。より具体的には、図７とともに後述するように、位相が遅い側の被合成周期信号ＳＢの振幅を増加させるように、合成比率係数αを減少させる。
【００２２】
又、クロック信号の位相が受信信号に対して遅れている図４の場合、図４（ｂ）のクロック信号の立ち下がりエッジ（ｔ２１）と次の立ち上がりエッジ（ｔ２２）とは、夫々クロスポイントを挟んで隣接する異なる受信データを取り込むため、これらのエッジにより取り込まれた受信データは相互に一致しない。他方、立ち上がりエッジ（ｔ２２）とｔ２２の次の立ち下がりエッジ（ｔ２３）とは、両方とも図４（ａ）の同一受信信号の範囲に含まれる。このため、ｔ２２とｔ２３とによって同一の受信データを取り込み、取り込む受信データは相互に一致する。このような場合、位相調整器ＬＰ１は、クロック信号の位相が受信信号に対して遅れていると判定し、現在ＰＩ（ＰＩ１）に与えている合成比率係数αを、クロック信号の位相を進ませるように変更する。より具体的には、図７とともに後述するように、位相が早い側の被合成周期信号ＳＡの振幅を増加させるように、合成比率係数αを増加させる。
【００２３】
次に図６とともに、ＰＩ（ＰＩ１）の回路構成例について説明する。
【００２４】
ＰＩ（ＰＩ１）は、４個のｐチャネルＣＭＯＳ・ＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor、以下単にトランジスタと称する）Ｔｒ１１，Ｔｒ１３，Ｔｒ２１，Ｔｒ２３を有する。ＰＩ（ＰＩ１）は更に、４個のｎチャネルＣＭＯＳ・ＦＥＴＴｒ１２，Ｔｒ１４，Ｔｒ２２，Ｔｒ２４を有する。ＰＩ（ＰＩ１）は更に４個の電流源Ｉ１１，Ｉ１２，Ｉ２１，Ｉ２２、２個のコンデンサＣａｐ１，Ｃａｐ２及び出力増幅器Ａ１を有する。ＰＩ（ＰＩ１）は更に、遅延回路ＤＬ１，チョッパ回路Ｃｐ１，インバータ回路Ｉｖ１，パストランジスタ回路Ｐａｓ１，スイッチ回路ＳＷ２，コンデンサＣｉ，抵抗素子Ｒ１，増幅器Ａ４，ステートマシンＳＴ１を有する。尚、これら遅延回路ＤＬ１，チョッパ回路Ｃｐ１，インバータ回路Ｉｖ１，パストランジスタ回路Ｐａｓ１，スイッチ回路ＳＷ２，コンデンサＣｉ，抵抗素子Ｒ１，増幅器Ａ４，ステートマシンＳＴ１については、図１１とともに後述する。
【００２５】
ステートマシンＳＴ１は、最適遅延量取得回路、振幅調整回路、及び制御回路の一例に対応する。又、トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，電流源Ｉ１１，Ｉ１２は、第１の信号生成回路の一例に対応し、トランジスタＴｒ２１，Ｔｒ２２，Ｔｒ２３，Ｔｒ２４，電流源Ｉ２１，Ｉ２２は、第２の信号生成回路の一例に対応する。コンデンサＣａｐ１，Ｃａｐ２は、第３の信号生成回路の一例に対応する。
【００２６】
トランジスタＴｒ１１，Ｔｒ１２は直列接続されてＣＭＯＳインバータ回路を形成し、同様にトランジスタＴｒ１３，Ｔｒ１４も直列接続されてＣＭＯＳインバータ回路を形成する。これらのＣＭＯＳインバータ回路は、第１のＣＭＯＳインバータ回路の一例である。２つのＣＭＯＳインバータ回路は相互に並列接続され、当該並列回路は、電源と接地との間に、電流源Ｉ１１，Ｉ１２と直列に接続される。
【００２７】
同様に、トランジスタＴｒ２１，Ｔｒ２２は直列接続されてＣＭＯＳインバータ回路を形成し、トランジスタＴｒ２３，Ｔｒ２４も直列接続されてＣＭＯＳインバータ回路を形成する。これらのＣＭＯＳインバータ回路は、第２のＣＭＯＳインバータ回路の一例である。２つのＣＭＯＳインバータ回路は相互に並列接続され、当該並列回路は、電源と接地との間に、電流源Ｉ２１，Ｉ２２と直列に接続される。
【００２８】
トランジスタＴｒ１１，Ｔｒ１２の夫々のゲート及びトランジスタＴｒ１３，Ｔｒ１４の夫々のゲートには、被合成周期信号ＳＡ，ＳＸＡが夫々印加される。同様に、トランジスタＴｒ２１，Ｔｒ２２の夫々のゲート及びトランジスタＴｒ２３，Ｔｒ２４の夫々のゲートには、被合成周期信号ＳＢ，ＳＸＢが夫々印加される。ここで被合成周期信号ＳＡ、ＳＸＡ、ＳＢ、ＳＸＢは、夫々図２に示す被合成周期信号生成器ＰＬ１から供給され、被合成周期信号ＳＡ、ＳＸＡ、ＳＢ、ＳＸＢの相互の位相は、０度（０）、１８０度（π）、９０度（π／２）、２７０度（３π／２）の関係を有する。すなわちＳＡに対し、ＳＸＡは１／２周期遅れ、ＳＢは１／４周期遅れ、ＳＸＢは３／４周期遅れている。ＳＡ、ＳＸＡは、一対の差動信号であり、ＳＢ、ＳＸＢは、ＳＡ、ＳＸＡに対し９０度遅れた、一対の差動信号である。尚、以下、一対の差動信号のうちの一方の信号を正側の信号、他方の信号を負側の信号と、夫々称する。
【００２９】
又、トランジスタＴｒ１１，Ｔｒ１２、トランジスタＴｒ２１，Ｔｒ２２及びコンデンサＣａｐ１は、被合成周期信号ＳＡ、ＳＢに基づき、差動信号の正側のクロック信号ＳＯを生成する。同様に、トランジスタＴｒ１３，Ｔｒ１４、トランジスタＴｒ２３，Ｔｒ２４及び可変容量コンデンサＣａｐ２は、被合成周期信号ＳＸＡ、ＳＸＢに基づき、差動信号の負側のクロック信号ＳＸＯを生成する。
【００３０】
電流源Ｉ１１，Ｉ１２は、合成比率係数αに比例する値の電流αＩを、トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４の並列回路に流す。同様に、電流源Ｉ２１，Ｉ２２は、（１−α）に比例する値の電流（１−α）Ｉを、トランジスタＴｒ２１，Ｔｒ２２，Ｔｒ２３，Ｔｒ２４の並列回路に流す。その結果、トランジスタＴｒ１１，Ｔｒ１２により形成されるＣＭＯＳインバータ回路は、被合成周期信号ＳＡに応じ、αＩの振幅を有する周期的な電流ＳＯＡを接続点Ｃｎ１に対し供給する。他方、トランジスタＴｒ２１，Ｔｒ２２により形成されるＣＭＯＳインバータ回路は、ＳＡから１／４周期（９０度）遅れた被合成周期信号ＳＢに応じ、（１−α）Ｉの振幅を有する周期的な電流ＳＯＢを、同じ接続点Ｃｎ１に対し供給する。
【００３１】
そして、αＩの振幅を有する周期的な電流ＳＯＡと、（１−α）Ｉの振幅を有する周期的な電流ＳＯＢとによって、コンデンサＣａｐ１が充電される。その結果、出力周期信号ＳＯの位相は、図７とともに後述するように、被合成周期信号ＳＡの位相と、ＳＡから９０度遅れた被合成周期信号ＳＢの位相との間の位相となる。更に、出力周期信号ＳＯは、合成比率係数αが大きいほど、被合成周期信号ＳＡの位相に近い位相を有し、すなわち位相が進み、合成比率係数αが小さいほど、被合成周期信号ＳＢの位相に近い位相を有し、すなわち位相が遅れる。
【００３２】
図７中、波形ＳＯは、接続点Ｃｎ１の電圧、すなわちコンデンサＣａｐ１の電圧の波形を示す。波形ＳＯＡＶは、電流ＳＯＡのみによってコンデンサＣａｐ１が充電される際の接続点Ｃｎ１の電圧、すなわちコンデンサＣａｐ１の電圧の波形を示す。同様に、波形ＳＯＢＶは、電流ＳＯＢのみによってコンデンサＣａｐ１が充電される際の接続点Ｃｎ１の電圧、すなわちコンデンサＣａｐ１の電圧の波形を示す。
【００３３】
図７中、時刻ｔ１で、被合成周期信号ＳＡがＨ（ハイ）レベルとなると、トランジスタＴｒ１１はオフし、トランジスタＴｒ１２はオンする。その結果、トランジスタＴｒ１２を介し電流源Ｉ１２へαＩの電流が流れ込むように、αＩの電流が電流ＳＯＡとして接続点Ｃｎ１から流れ出す。その結果、コンデンサＣａｐ１が放電され、波形ＳＯＡＶが下降する。
【００３４】
時刻ｔ２では、時刻ｔ１から被合成周期信号の１／４周期（９０度）が経過している。当該時刻ｔ２では、被合成周期信号ＳＢがＨ（ハイ）レベルとなり、トランジスタＴｒ２１はオフし、トランジスタＴｒ２２はオンする。その結果、トランジスタＴｒ２２を介し電流源Ｉ２２へ（１−α）Ｉの電流が流れ込むように、（１−α）Ｉの電流が電流ＳＯＢとして接続点Ｃｎ１から流れ出す。その結果、コンデンサＣａｐ１が放電され、波形ＳＯＢＶが下降する。
【００３５】
時刻ｔ３では、時刻ｔ２から更に被合成周期信号の１／４周期が経過している。当該時刻ｔ３では、被合成周期信号ＳＡがＬ（ロー）レベルとなる。その結果トランジスタＴｒ１１はオンし、トランジスタＴｒ１２はオフする。その結果、電流源Ｉ１１からαＩの電流がトランジスタＴｒ１１を通過し、電流ＳＯＡとなって接続点Ｃｎ１へ流れ込む。その結果、コンデンサＣａｐ１が充電され、波形ＳＯＡＶが上昇する。
【００３６】
時刻ｔ４では、時刻ｔ３から更に被合成周期信号の１／４周期が経過している。当該時刻ｔ４では、被合成周期信号ＳＢがＬ（ロー）レベルとなる。その結果、トランジスタＴｒ２１はオンし、トランジスタＴｒ２２はオフする。その結果電流源Ｉ２１から（１−α）Ｉの電流がトランジスタＴｒ２１を通過し、電流ＳＯＢとなって接続点Ｃｎ１へ流れ込む。その結果、コンデンサＣａｐ１が充電され、波形ＳＯＢＶが上昇する。
【００３７】
ここで、波形ＳＯＡＶの上昇及び下降の傾きは、αＩ／Ｃａｐ１に比例する。ここでＣａｐ１はコンデンサＣａｐ１の容量値を示す。同様に、波形ＳＯＢＶの上昇及び下降の傾きは、（１−α）Ｉ／Ｃａｐ１に比例する。図７は、αＩ＜（１−α）Ｉの場合、すなわちα＜０．５の場合の例を示しており、波形ＳＯＢＶの上昇及び下降の傾きの方が、波形ＳＯＡＶの上昇及び下降の傾きよりも大きい。その結果、波形ＳＯＢＶの振幅の方が波形ＳＯＡＶの振幅より大きい。そして波形ＳＯは、波形ＳＯＡＶ、波形ＳＯＢＶの夫々を合成した波形となる（以下、「ＳＯ＝ＳＯＡＶ＋ＳＯＢＶ」と表す）。尚、図７では説明の便宜上、ＳＯ＝（ＳＯＡＶ＋ＳＯＢＶ）／２として描いている。ＳＯ＝ＳＯＡＶ＋ＳＯＢＶとなるのは、コンデンサＣａｐ１の実際の電圧（ＳＯ）は、電流ＳＯＡによる充放電による電圧（ＳＯＡＶ）と、電流ＳＯＡによる充放電による電圧（ＳＯＢＶ）との和になるからである。すなわち電圧信号ＳＯ（第３の周期信号）は、電圧信号ＳＯＡＶ（第１の出力信号）と電圧信号ＳＯＢＶ（第２の出力信号）とが合成された信号と言える。図７の例の場合、上記の如く、波形ＳＯＢＶの振幅が波形ＳＯＡＶの振幅より大きいため、合成波形ＳＯの位相は、波形ＳＯＡＶの位相よりも波形ＳＯＢＶの位相に近くなる。
【００３８】
同様の考え方から、αＩ＞（１−α）Ｉの場合、すなわちα＞０．５の場合、波形ＳＯＡＶの振幅の方が波形ＳＯＢＶの振幅より大きくなり、その結果、合成波形ＳＯの位相は、波形ＳＯＢＶの位相よりも波形ＳＯＡＶの位相に近くなる。更に同様の考え方から、合成比率係数αが大きいほど、合成波形ＳＯの位相は、波形ＳＯＢＶの位相よりも、波形ＳＯＡＶの位相に近くなる。ここで、基となる被合成周期信号ＳＢがＳＡに対し９０度遅れている（図７参照）ことにより、波形ＳＯＢＶの位相は波形ＳＯＡＶの位相よりも９０度遅れている。したがって、合成比率係数αが大きいほど、合成波形ＳＯの位相は進み、合成比率係数αが小さいほど、合成波形ＳＯの位相は遅れる。
【００３９】
又、上記ＳＯ＝ＳＯＡＶ＋ＳＯＢＶの関係から、差動信号の正側では、Ｏ＝αＯ（Ａ）＋（１−α）Ｏ（Ｂ）の関係が成り立つ。ここでＯ＝ＳＯ、αＯ（Ａ）＝ＳＯＡＶ、αＯ（Ｂ）＝ＳＯＢＶであって、Ｏ（Ａ）はＳＡの位相に応じた位相を有し、Ｏ（Ｂ）はＳＢの位相に応じた位相を有する。上記Ｏ＝αＯ（Ａ）＋（１−α）Ｏ（Ｂ）の関係より、出力周期信号ＳＯは、合成比率係数αが大きいほど、被合成周期信号ＳＡの位相に近い位相を有し、位相が進む。他方、上記合成比率係数αが小さいほど、被合成周期信号ＳＢの位相に近い位相を有し、位相が遅れる。
【００４０】
同様に差動信号の負側でも、上記Ｏ＝αＯ（Ａ）＋（１−α）Ｏ（Ｂ）の関係が成り立つ。この場合、Ｏ＝ＳＸＯであって、Ｏ（Ａ）はＳＸＡの位相に応じた位相を有し、Ｏ（Ｂ）はＳＸＢの位相に応じた位相を有する。その結果、出力周期信号ＳＸＯは、合成比率係数αが大きいほど、被合成周期信号ＳＸＡの位相に近い位相を有し、位相が進む。他方、合成比率係数αが小さいほど、被合成周期信号ＳＸＢの位相に近い位相を有し、位相が遅れる。
【００４１】
すなわち図６のＰＩ（ＰＩ１）によれば、被合成周期信号ＳＡとＳＢとの間、及びＳＸＡとＳＸＢとの間の合成比率係数αにより、出力周期信号ＳＯ及び出力周期信号ＳＸＯのそれぞれに位相が一意に決定される。
【００４２】
図８は、図６に示す４個の電流源Ｉ１１〜Ｉ２２として適用可能な、ｎビットのスイッチで電流値を調整可能な電流源の回路例を示す。図８の回路は、ｎチャネルＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、以下単にトランジスタと称する）Ｔｒ３１，Ｔｒ４１の直列回路、Ｔｒ３２，Ｔｒ４２の直列回路、...、及びＴｒ３ｎ、Ｔｒ４ｎの直列回路、計ｎ個の直列回路が相互に並列に接続される。図８の回路では、電源側のｎ個のトランジスタＴｒ３１，Ｔｒ３２，...Ｔｒ３ｎの夫々のゲートの電圧を個別に制御して、ｎ個のトランジスタのうちオンするトランジスタの個数を調整することにより、当該回路が流す電流値を調整する。尚、接地側のｎ個のトランジスタＴｒ４１，Ｔｒ４２，...Ｔｒ４ｎは常にオンの状態とする。
【００４３】
図９とともに、図６のＰＩ（ＰＩ１）において、出力周期信号ＳＯ、ＳＸＯの振幅が、被合成周期信号ＳＡ、ＳＢ、ＳＸＡ、ＳＸＢの周波数に依存することによって生ずる場合がある問題点を説明する。図９中  波形Ｈｆ１は、被合成周期信号の周波数が低い場合の出力周期信号の波形例を示し、波形Ｌｆ１は、被合成周期信号の周波数が高い場合の出力周期信号の波形例を示す。ここで出力周期信号ＳＯ、ＳＸＯのコモンモード電圧Ｃｌ１は、電流源Ｉ１１〜Ｉ２２の出力抵抗と、出力増幅器Ａ１の入力インピーダンスとによって決定される。他方、出力周期信号ＳＯ、ＳＸＯの振幅は、被合成周期信号の周波数が一定の場合、コンデンサＣａｐ１，Ｃａｐ２の容量値と、電流源Ｉ１１〜Ｉ２２の電流値とによって決定される。これは図９に示す如く、信号ＳＯＡ，ＳＯＢ，ＳＸＯＡ，ＳＸＯＢによるコンデンサＣａｐ１，Ｃａｐ２の充放電に応じた電圧上昇・下降の速度が、充放電電流を充放電されるコンデンサＣａ１，Ｃａｐ２の容量値で割った値に比例するからである。
【００４４】
図９に示す如く、被合成周期信号の周波数が低い場合には、比較的長期間に亘ってコンデンサＣａｐ１、Ｃａｐ２が充放電されるため、出力周期信号の振幅が大きくなる。他方、被合成周期信号の周波数が高い場合には、比較的短期間にコンデンサＣａｐ１、Ｃａｐ２が充放電されるため、出力周期信号の振幅が小さくなる。波形Ｈｆ１のように出力周期信号の振幅が大きすぎると、図９に図示の如く波形の上端部、下端部が夫々切り取られて位相情報が失われることとなり、正確な位相補間ができなくなる。又、波形Ｌｆ１のように出力周期信号の振幅が小さすぎると、出力増幅器Ａ１を駆動することができず、クロック信号を出力できない場合も生じ得る。
【００４５】
このような事態を避けるため、実施例１によるＰＩ（ＰＩ１）では、出力周期信号の振幅を所定の範囲内に収めるように制御する。より具体的には、一例として、図９中、波形の上側を見た場合、振幅の上限閾値Ｔｈ２と下限閾値Ｔｈ１との間の範囲に波形の上側のピークが含まれるように制御する。又、波形の下側を見た場合、振幅の上限閾値Ｔｈ４と下限閾値Ｔｈ３との間の範囲に波形の下側のピークが含まれるように制御する。尚、図９中、波形Ｌｆ１の場合、上側のピークはＰｕで示される部分をいい、下側のピークはＰｄで示される部分をいう。このようにして、出力周期信号の振幅が上限と下限との間の範囲に収まるように制御する。ここで出力周期信号の振幅の制御は、図６のＰＩ（ＰＩ１）の構成中、電流源Ｉ１１〜Ｉ２２の電流値Ｉの制御及びコンデンサＣａｐ１，Ｃａｐ２の容量値の制御によって行う。
【００４６】
尚、仮に、出力周期信号の振幅の動的な制御を行わない場合、電流源Ｉ１１〜Ｉ２２の電流値Ｉ及びコンデンサＣａｐ１，Ｃａｐ２の容量値を予めＰＩの設計時に設定することができる。或いは、ＰＩのプロセスバラツキ等の特性変動への対応を可能にするため、電流源Ｉ１１〜Ｉ２２の電流値Ｉ及びコンデンサＣａｐ１，Ｃａｐ２の容量値を外部から設定可能な構成とすることができる。又、この場合、複数種の被合成周期信号の周波数に対応することを考慮すると、複数種の被合成周期信号の周波数が既知であればよい。しかしながら、複数種の被合成周期信号の周波数が既知でない場合にも対応可能であることが望ましい。実施例１のＰＩ（ＰＩ１）の場合、複数種の被合成周期信号の周波数が既知でない場合にも対応可能である。すなわち実施例１のＰＩ（ＰＩ１）によれば、出力周期信号の振幅を検出する振幅検出回路（図１０，図１１とともに後述）を設ける。そして振幅検出回路によって検出された出力周期信号の振幅の値をフィードバックして、電流源Ｉ１１〜Ｉ２２の電流値Ｉ及びコンデンサＣａｐ１，Ｃａｐ２の容量値の動的な制御を行う。その結果、被合成周期信号の周波数に依らず、又、ＰＩのプロセスバラツキによる特性変動に依らず、適切な被合成周期信号の合成が可能となる。
【００４７】
次に、出力周期信号ＳＯ、ＳＸＯの振幅の制御のための振幅検出回路について説明する。図１０は、実施例１において適用可能な振幅検出回路の回路例を示す。振幅検出回路は、ピークホールド回路の一例である。図１０の振幅検出回路は、増幅器Ａ２，ダイオードＤｉ１，コンデンサＣａｐ３，スイッチＳＷ１、増幅器Ａ３を有する。図１０の振幅検出回路によれば、増幅器Ａ２で増幅された出力周期信号の電圧がコンデンサＣａｐ３の電圧を超える場合にコンデンサＣａｐ３が充電される。その結果、コンデンサＣａｐ３の電圧が、増幅器Ａ２で増幅された出力周期信号の電圧と同様の電圧となる。そしてコンデンサＣａｐ３の電圧が増幅器Ａ３によって増幅され出力される。スイッチＳＷ１は振幅検出回路をリセットするためのものであり、振幅検出回路の動作中はオフにされている。尚、図１０の振幅検出回路の場合、入力信号は周期信号に限定されない。図１０の回路例の場合、増幅器Ａ２，Ａ３及びダイオードＤｉ１の動作速度の限界から、被合成周期信号の周波数が高い場合、つまり被合成周期信号が高周波信号の場合には必ずしも好適とは言えない。又、ダイオードＤｉ１の閾値の観点から、低電圧回路の場合にも、図１０の回路例は必ずしも好適とは言えない。
【００４８】
図１１は、図１０に代えて適用可能な振幅検出回路の回路例を示し、図６の構成において適用されている構成である。図１１の回路例は、図１０の回路例に比して、被合成周期信号の周波数が高い場合により好適であり、かつ低電圧回路の場合にもより好適な回路例である。図１１の回路例は、入力信号を周期信号に限定することにより、振幅検出回路の動作を高速化し、振幅検出に係る回路構成を簡素化した、サンプリング型の振幅検出回路である。図１１の回路例は、チョッパ回路Ｃｐ１と、抵抗素子Ｒ１と、インバータ回路Ｉｖ１と、ゲートとしてのパストランジスタ回路Ｐａｓ１と、スイッチＳＷ２と、コンデンサＣｉと、出力ドライバとしての増幅器Ａ４とを有する。尚、図１１の振幅検出回路の動作の説明は、図１４乃至図１７とともに後述する。
【００４９】
図１２Ａは、チョッパ回路Ｃｐ１の回路例を示し、図１２Ｂはチョッパ回路Ｃｐ１の動作を説明するための図である。図１２Ａに示すチョッパ回路Ｃｐ１の回路例は、増幅器Ａ１１，Ａ１２，インバータ回路Ｉｖ２，及びＮＡＮＤ回路素子ＮＡ１を有する。チョッパ回路Ｃｐ１には、図６に示される遅延回路ＤＬ１を介して被合成周期信号ＳＡが印加される。チョッパ回路Ｃｐ１に印加した信号は増幅器Ａ１１にて増幅され、そのままＮＡＮＤ回路素子ＮＡ１の一の入力端子に印加する。図１２Ｂの（ｉ）は、ＮＡＮＤ回路素子ＮＡ１の一の入力端子に印加する信号波形を示す。増幅器Ａ１１にて増幅された信号は又、増幅器Ａ１２及びインバータＩｖ２によって反転されるとともに遅延された後、ＮＡＮＤ回路素子ＮＡ１の他の入力端子に印加する。図１２Ｂの（ｉｉ）は、ＮＡＮＤ回路素子ＮＡ１の他の入力端子に印加する信号波形を示す。図１２Ｂの（ｉｉｉ）は、ＮＡＮＤ回路素子ＮＡ１の出力信号の信号波形を示す。図１２Ｂに示す如く、図１２Ａのチョッパ回路Ｃｐ１は、被合成周期信号ＳＡが遅延回路ＤＬ１で遅延された信号に基づき、いわゆるチョップ信号（図１２Ｂ（ｉｉｉ））を生成する。チョップ信号はタイミング信号の一例である。これはＮＡＮＤ回路素子ＮＡ１が、両方の入力端子への入力が同時にＨの場合にのみ、Ｌを出力するからである。尚、チョップ信号とは、短期間、Ｈ（ハイ）、又は、Ｌ（ロー）となる信号を言う。図１２Ｂの（ｉｉｉ）の例は、短期間Ｌとなるチョップ信号の例である。
【００５０】
図１２Ｃは、図１２Ａの回路例に示したＮＡＮＤ回路素子ＮＡ１の代わりに、ＯＲ回路素子ＯＲ１を使用したチョッパ回路Ｃｐ２の回路例である。図１２Ｃの回路例によるチョッパ回路Ｃｐ２も、図１２Ａのチョッパ回路Ｃｐ１同様、被合成周期信号ＳＡが遅延回路ＤＬ１で遅延された信号に基づき、チョップ信号を生成する。但し、図１２Ａのチョッパ回路Ｃｐ１は、入力信号（図１２Ｂの（ｉ））のレベルがＬからＨへ変化するタイミングでＬとなるチョップ信号（図１２Ｂの（ｉｉｉ））を生成する。これに対し、図１２Ｃのチョッパ回路Ｃｐ２は、入力信号（図１２Ｂの（ｉ））のレベルがＨからＬへ変化するタイミングでＬとなるチョップ信号（図１２Ｂの（ｉｖ））を生成する。これは、図１２Ｃに示すＯＲ回路素子ＯＲ１が、両方の入力端子への入力が同時にＬの場合にのみ、Ｌを出力するからである。これらのチョップ信号を使用した図１１の回路例による振幅検出方法については、図１４，図１５，図１６、図１７とともに後述する。
【００５１】
図１３は、遅延回路ＤＬ１の回路例を示す。図１３の回路例は、可変抵抗器ＶＲ１，ＶＲ２，ＶＲ３，ＶＲ４，トランジスタＴｒ５１，Ｔｒ５２によって形成されるＣＭＯＳインバータ回路、トランジスタＴｒ５３，Ｔｒ５４によって形成されるＣＭＯＳインバータ回路、及びコンデンサＣａｐ４，Ｃａｐ５を有する。
【００５２】
図１３の回路例によれば、入力信号が各ＣＭＯＳインバータ回路によって反転されて伝達される際、各ＣＭＯＳインバータ回路の出力側のコンデンサＣａｐ４又はＣａｐ５の充放電の間、信号の伝搬が遅延する。又、コンデンサの充放電の速度は、可変抵抗器ＶＲ１，ＶＲ２，ＶＲ３，ＶＲ４の夫々の抵抗値が小さいほど速い。よって、可変抵抗器ＶＲ１，ＶＲ２，ＶＲ３，ＶＲ４の夫々の抵抗値を大きくすることによってコンデンサＣａｐ４又はＣａｐ５の充放電に要する時間を延長し、遅延回路ＤＬ１の遅延量を大きくすることができる。
【００５３】
次に、図１４乃至図１７とともに、図１１に示す回路例による振幅検出回路の動作を説明する。図１４は、被合成周期信号ＳＡが遅延回路ＤＬ１によって遅延された信号Ｓｉ，チョッパ回路Ｃｐ１の出力信号、つまりチョップ信号Ｓｃｐ１，及び出力周期信号ＳＯの、夫々の波形例を示す。図１２Ｂとともに上述の如く、チョッパ回路Ｃｐ１は、信号ＳｉのレベルがＬからＨへの変化のタイミングでＬレベルのチョップ信号Ｓｃｐ１を生成し、パストランジスタ回路Ｐａｓ１に供給する。
【００５４】
パストランジスタ回路Ｐａｓ１は、ｐチャネルＭＯＳ・ＦＥＴとｎチャネルＭＯＳ・ＦＥＴとの並列回路である。ｐチャネルＭＯＳ・ＦＥＴはパストランジスタ回路の出力で直接制御され、ｎチャネルＭＯＳ・ＦＥＴは、インバータ回路Ｉｖ１を介して制御される。パストランジスタ回路Ｐａｓ１の両トランジスタは、夫々チョップ信号Ｓｃｐ１のＬレベルのタイミングでゲートをオープンし、ゲートがオープンとなっている間、抵抗素子Ｒ１を介して入力する出力周期信号を通過させる。ここで、図１４に示す如く、チョップ信号Ｓｃｐ１がＬレベルとなるタイミングと、出力周期信号が上側のピークに達するタイミングとが合致するように、遅延回路ＤＬ１が与える遅延量を後述する如くに調整する。その結果、パストランジスタ回路Ｐａｓ１は、出力周期信号Ｓｏの上側のピークのタイミングに合致する一定期間Δｔ１でのみ、出力周期信号Ｓｏを通過させるようになる。
【００５５】
尚、図７に示される如く、被合成周期信号ＳＡに対応する波形ＳＯＡＶの上側のピークは、被合成周期信号ＳＡがＬからＨへ変化するタイミングと合致する。したがって、例えばα＝１の場合、波形ＳＯＢＶは常にゼロレベルとなるため、出力周期信号ＳＯの波形は波形ＳＯＡＶと合致する。そのような場合、遅延回路ＤＬ１の遅延量をゼロとし、被合成周期信号ＳＡがＬからＨへ変化するタイミングでＬとなるチョップ信号Ｓｃｐ１を得るようにすればよい。その結果、チョップ信号Ｓｃｐ１がＬとなるタイミングは、出力周期信号ＳＯが上側のピークとなるタイミングとほぼ合致する。しかしながら、上記の如く、合成比率係数αの値によって出力周期信号ＳＯの位相は変動し、更にＰＩ（ＰＩ１）のプロセスバラツキ等によっても出力周期信号ＳＯの位相は変動する。それらを考慮すると、上記の如く、チョップ信号Ｓｃｐ１がＬとなるタイミングを出力周期信号ＳＯが上側のピークとなるタイミングに合致させ、図１４或いは後述する図１７の状態となるよう、事前にチョップ信号Ｓｃｐ１がＬとなるタイミングの調整を行うことが望ましい。チョップ信号Ｓｃｐ１がＬとなるタイミングの調整は遅延回路ＤＬ１の遅延量の調整により行うことができる。調整の具体的な方法につき、図１８とともに後述する。
【００５６】
図１１の説明に戻り、パストランジスタ回路Ｐａｓ１を通過した信号によってコンデンサＣｉが充電され、コンデンサＣｉの電圧が増幅器Ａ４で増幅され、ステートマシンＳＴ１に供給される。スイッチＳＷ２はコンデンサＣｉを完全に放電するためにオンにするものであり、ステートマシンＳＴ１によりオンオフ制御され、通常はオフにされる。図１１の回路例によれば、コンデンサＣｉはパストランジスタ回路Ｐａｓ１を通過する出力周期信号の上側のピークの電圧によって繰り返し充電される。その結果、コンデンサＣｉの電圧は、出力周期信号の上側のピークの電圧に徐々に近づく。したがって、一定の時間、コンデンサＣｉの繰り返し充電を継続させ、その後増幅器Ａ４の出力を取り出すことにより、出力周期信号の上側のピークの電圧に近い電圧を検出することができる。出力周期信号の上側のピーク電圧検出後、検出した電圧値が規定の範囲内に収まるか否かを判定し、収まらない場合には、電流源Ｉ１１〜Ｉ２２の電流値及びコンデンサＣａｐ１，Ｃａｐ２の容量値を適宜調整することにより、規定の範囲に収まるように出力周期信号の振幅を制御する。制御の詳細は図１８，図１９とともに後述する。
【００５７】
図１６，図１７は、コンデンサＣｉの繰り返し充電を継続させた場合の様子を説明する図である。図１６、図１７中、「実際の出力電圧」は出力周期信号ＳＯの波形を示し、「検知された出力電圧」は、図１１の振幅検出回路によって検出された電圧を示す。又、図１７中、「サンプルクロック」は、図１４のチョップ信号Ｓｃｐ１の波形を示す。又、図１７は、図１６中、「図１７」と示された部分を時間軸を拡大して示したものであり、「検知された出力電圧」が飽和するのに充分な時間、コンデンサＣｉの繰り返し充電の動作が実施された後の状態を示す。図１６、図１７に示す如く、図１１の振幅検出回路によれば、コンデンサＣｉの繰り返し充電により、「検知された出力電圧」が「実際の出力電圧」に徐々に近づく。したがって充分な時間コンデンサＣｉの繰り返し充電の動作を継続して実施することにより、図６のＰＩ（ＰＩ１）の出力周期信号ＳＯの上側のピークの電圧に近い電圧値を得ることができる。
【００５８】
ここまで出力周期信号の上側のピークの電圧を検出する際の振幅検出回路の動作を説明した。次に図１５とともに、出力周期信号の下側のピークの電圧を検出する際の振幅検出回路の動作について説明する。図１４の場合と異なるのは、チョップ信号Ｓｃｐ２が、入力信号ＳｉがＨからＬへ変化するタイミングでＬになる点である。図１５の例では、図１２Ａとともに上述したチョッパ回路Ｃｐ１の代わりに、図１２Ｃとともに上述したチョッパ回路Ｃｐ２を使用する。
図１１の振幅検出回路において図１２Ｃのチョッパ回路Ｃｐ２を使用した場合、チョップ信号Ｓｃｐ２がＬとなるタイミングを出力周期信号が下側のピークの電圧となるタイミングに合致するように、遅延回路ＤＬ１が与える遅延量を調整する。その結果、パストランジスタ回路Ｐａｓ１は、下側のピークの電圧となるタイミングの期間Δｔ２でのみ、出力周期信号を通過させるようになる。その結果、コンデンサＣｉはパストランジスタ回路Ｐａｓ１を通過する出力周期信号の下側のピークの電圧によって繰り返し充電され、コンデンサＣｉの電圧は下側のピークの電圧に徐々に近づく。したがって、一定の時間コンデンサＣｉの繰り返し充電を継続させ、その後、増幅器Ａ４の出力を取り出すことにより、出力周期信号の下側のピークの電圧に近い電圧を検出することができる。下側のピークの電圧の検出後、検出された電圧値が規定の範囲内に収まるか否かを判定し、収まらない場合には、電流源Ｉ１１〜Ｉ２２の電流値及びコンデンサＣａｐ１，Ｃａｐ２の容量値を適宜調整することにより、上記範囲に収まるように出力周期信号の振幅を制御する。
【００５９】
図１８とともに、チョップ信号Ｓｃｐ１がＬとなるタイミングが出力周期信号ＳＯの上側のピークのタイミングと合致するように、遅延回路ＤＬ１の遅延量を調整する動作の流れを説明する。図１８の制御は、ステートマシンＳＴ１によって実行される。
ステップ１１で、ＰＩ（ＰＩ１）の電流源Ｉ１１〜Ｉ２２の電流値Ｉを各々最小値に設定する。ステップ１２で、コンデンサＣａｐ１，Ｃａｐ２の各々の容量値を最大値に設定する。ステップ１３で、遅延回路ＤＬ１の遅延量を最小に設定する。ステップ１４で、図１１の振幅検出回路により出力周期信号ＳＯの電圧値、つまり振幅を検出する。ステップ１５では、ステップ１４で検出された電圧値を既に検出された電圧値と比較し、現在の検出値が最大か（すなわち、現在検出された振幅が、それまでに検出された振幅の最大値より大きいか）否かを判定する。現在の検出値が最大であった場合、ステップ１６に移行し、現在の遅延回路ＤＬ１の遅延量を最適値と判定し、ステップ１７に移行する。ステップ１５で現在の検出値が最大ではなかったと判定された場合、ステップ１６をスキップし、直接ステップ１７に移行する。
【００６０】
ステップ１７では、遅延回路ＤＬ１の遅延量として設定可能な全ての値を既に設定済みか（すなわち、遅延量を全てスイープしたか）否かを判定する。設定可能な全ての値を未だ設定済みではない場合、遅延回路ＤＬ１の遅延量を所定量増加させて、ステップ１４に戻る。そして、ステップ１７で設定可能な全ての値が既に設定済みと判定されるまで、ステップ１４，１５，１６，１７のループの動作を繰り返し実施する。ステップ１７で設定可能な全ての値が既に設定済みと判定されるとステップ１８に移行し、直前のステップ１６で最適値と判定された遅延回路ＤＬ１の遅延量を、現時点の最適値として得る。ステップ１４〜１７のループの動作の繰り返しにより、遅延回路ＤＬ１の遅延量として設定可能な全ての値の中で、ステップ１４で得られる電圧値が最大となる遅延量を最適値として得ることができる。
【００６１】
ステップ１８では、直前のステップ１４で検出された出力周期信号ＳＯの電圧値が規定範囲内、例えば図９の閾値Ｔｈ１以上の範囲か否かを判定する。尚、閾値Ｔｈ１以上の電圧値の範囲が、上記規定範囲である。ＳＯの電圧値が閾値Ｔｈ１以上でなかった場合、ステップ１８Ａにて、ＰＩ（ＰＩ１）のコンデンサＣａｐ１、Ｃａｐ２の各々の現在の容量値が設定可能な最小値か否かを判定する。ステップ１８Ａの動作は、コンデンサＣａｐ１、Ｃａｐ２の各々の設定可能な容量値をスイープする動作である。ＰＩ（ＰＩ１）のコンデンサＣａｐ１、Ｃａｐ２の各々の現在の容量値が最小値でなかった場合、ＰＩ（ＰＩ１）のコンデンサＣａｐ１、Ｃａｐ２の各々の容量値を所定量、減少させ、ステップ１３に戻る。そして、ステップ１８Ａで、コンデンサＣａｐ１、Ｃａｐ２の各々の現在の容量値が最小値となるまで、ステップ１３〜１８Ａのループの動作を繰り返す。但し、ステップ１８Ａで容量値が最小値となる前に、ステップ１８でＳＯの電圧値が閾値Ｔｈ１以上になると、その時点でステップ２０に移行する。
【００６２】
ステップ２０では、直前のステップ１６で最適値と判定された遅延回路ＤＬ１の遅延量を遅延回路ＤＬ１の最終的な遅延量として得、図１８の動作を終了する（すなわち最適遅延量の調整完了となる）。
【００６３】
上記ステップ１３〜１８Ａのループの動作により、コンデンサＣａｐ１、Ｃａｐ２の各々の容量値が徐々に減少し、コンデンサＣａｐ１、Ｃａｐ２の充放電による電圧変化の速度が徐々に増加し、その結果、出力周期信号ＳＯの振幅が徐々に増加する。上記の如く、ステップ１８Ａで容量値が最小値となる前に、ステップ１８にて、ステップ１４で検出された出力周期信号ＳＯの電圧値が閾値Ｔｈ１以上となると、ステップ２０に移行する。
【００６４】
他方、ステップ１３〜１８Ａのループの動作において、ステップ１８で、ステップ１４で検出された出力周期信号ＳＯの電圧値が閾値Ｔｈ１以上となる前に、ステップ１８Ａで、コンデンサＣａｐ１、Ｃａｐ２の各々の現在の容量値が最小値になると、ステップ１９に移行する。
【００６５】
ステップ１９では、直前のステップ１４で検出された出力周期信号ＳＯの電圧値が、上記閾値Ｔｈ１以上か否かを判定する。尚、上記同様、閾値Ｔｈ１以上の電圧値の範囲が、規定範囲である。ＳＯの電圧値が閾値Ｔｈ１以上でなかった場合、ＰＩ（ＰＩ１）の電流源Ｉ１１〜Ｉ２２の各々の電流値Ｉを所定量増加し、ステップ１２に戻り、ステップ１９で閾値Ｔｈ１以上となるまで、ステップ１２〜１９のループの動作を繰り返す。すなわち、ＳＯの電圧値が規定範囲に入る（ステップ１８のＹｅｓ）前に、容量値のスイープ（ステップ１３〜１８Ａのループ）が完了した場合、電流値のスイープ（ステップ１２〜１９のループ）を行う。ステップ１２〜１９のループの動作の繰り返しにより、電流源Ｉ１１〜Ｉ２２の各々の電流値Ｉが徐々に増加されてコンデンサＣａｐ１、Ｃａｐ２の充放電による電圧変化の速度が徐々に増加し、その結果、出力周期信号ＳＯの振幅が徐々に増加する。このようにしてステップ１４で検出された出力周期信号ＳＯの電圧値が閾値Ｔｈ１以上となると、ステップ２０に移行する。
【００６６】
ここまでは出力周期信号ＳＯの電圧値の上側のピークを求める場合について説明したが、出力周期信号ＳＯの電圧値の下側のピークを求める場合も同様である。但しこの場合、ステップ１８では、直前のステップ１４で検出された電圧値が図９に示される閾値Ｔｈ３以下の範囲であるか否かを判定し、更に、ステップ１８Ａで現在の容量値が最小値か否かを判定する。この場合、閾値Ｔｈ３以下の電圧値の範囲が、規定範囲である。そして、ステップ１８Ａで現在の容量値が最小値となる迄、ステップ１３〜１８Ａのループの動作を繰り返す。但し、ステップ１８Ａで現在の容量値が最小値となる前に、ステップ１８で電圧値が閾値Ｔｈ３以下となれば、その時点でステップ２０に移行する。他方、ステップ１８で電圧値が閾値Ｔｈ３以下となる前に、ステップ１８Ａで容量値が最小値となれば、ステップ１９に移行する。ステップ１９では、直前のステップ１４で検出された電圧値が上記閾値Ｔｈ３以下であるか否かを判定し、閾値Ｔｈ３以下となるまで、ステップ１２〜１９のループの動作を繰り返す。この場合も上記同様、閾値Ｔｈ３以下の電圧値の範囲が、規定範囲である。他の動作の内容は、出力周期信号ＳＯの電圧値の上側のピークを求める場合と同様である。
【００６７】
尚、ステップ１１，１２，１８，１９に示す如く、出力周期信号ＳＯの振幅を調整するのは以下の理由による。仮に出力周期信号ＳＯの振幅が大きすぎると、出力周期信号ＳＯの波形の上側のピーク及び下側のピークの部分が切り取られ、ピーク値を示す波形情報が失われる。そのような場合、ピーク値のタイミングを正確に求めることができず、図１９とともに後述する出力周期信号ＳＯの振幅の調整が適切になされない場合があるからである。
【００６８】
図１８の動作の終了後、図１９の動作を行う。図１９の動作も、ステートマシンＳＴ１２によって実行される。図１９の動作の流れによれば、出力周期信号ＳＯの振幅を最適なものに調整する動作を、小さい消費電力で実現することができる。これは最初に電流源Ｉ１１〜Ｉ２２の電流値を減少させる動作を行うことによる。
ステップ３１で、コンデンサＣａｐ１、Ｃａｐ２の各々の容量値を最小値に設定する。ステップ３２で、電流源Ｉ１１〜Ｉ２２の各々の電流値を最大値に設定する。ステップ３３で、図１８の動作によって得られた遅延回路ＤＬ１の遅延量の最適値を適用し、図１１の振幅検出回路にて出力周期信号ＳＯの電圧値を検出する。ステップ３４で、検出された電圧値が規定範囲内、例えば図９に示す閾値Ｔｈ２以下か否かを判定する。すなわち、検出されたＳＯの電圧値が、閾値Ｔｈ２以下の範囲内の値か否かを判定する。ここでは閾値Ｔｈ２以下の電圧値の範囲が、規定範囲である。検出した電圧値が閾値Ｔｈ２以下でなかった場合（ステップ３４のＮｏ）、ステップ３４Ａで、ＰＩ（ＰＩ１）の電流源Ｉ１１〜Ｉ２２の各々の電流値Ｉが最小値か否かを判定する。ステップ３４Ａで電流源Ｉ１１〜Ｉ２２の各々電流値Ｉが最小値でなかった場合、ＰＩ（ＰＩ１）の電流源Ｉ１１〜Ｉ２２の各々の電流値Ｉを所定量減少させる。そしてステップ３４Ａでの電流源Ｉ１１〜Ｉ２２の各々の電流値Ｉが最小値となるまで、ステップ３３〜３４Ａのループの動作を繰り返す。但し、ステップ３４Ａでの電流源Ｉ１１〜Ｉ２２の各々の電流値Ｉが最小値となる前に、ステップ３４で、検出されたＳＯの電圧値が閾値Ｔｈ２以下の範囲内の値となれば、その時点でステップ３６に移行する。ステップ３６で図１９の動作を終了する（すなわち出力振幅の調整完了となる）。
【００６９】
ステップ３３〜３４Ａのループの動作の繰り返しにより、電流源Ｉ１１〜Ｉ２２の各々の電流値Ｉが徐々に減少し、コンデンサＣａｐ１、Ｃａｐ２の充放電による電圧変化の速度が徐々に減少し、その結果、出力周期信号ＳＯの振幅が徐々に減少する。このようにして、ステップ３４Ａで電流源Ｉ１１〜Ｉ２２の各々の電流値Ｉが最小値となる前に、ステップ３３で検出された出力周期信号ＳＯの電圧値がステップ３４で閾値Ｔｈ２以下となると、上記の如く、ステップ３６に移行する。他方、ステップ３４でＳＯの電圧値が閾値Ｔｈ２以下となる前に、ステップ３４Ａで電流源Ｉ１１〜Ｉ２２の各々の電流値Ｉが最小値となった場合、ステップ３５に移行する。
【００７０】
ステップ３５では、ステップ３３で検出された電圧値が上記閾値Ｔｈ２以下の値か否かを判定する。ここでは閾値Ｔｈ２以下の電圧値の範囲が、規定範囲である。ステップ３３で検出された電圧値が閾値Ｔｈ２以下でなかった場合、ＰＩ（ＰＩ１）のコンデンサＣａｐ１、Ｃａｐ２の各々の容量値を所定量増加させ、ステップ３３で閾値Ｔｈ２以下となるまで、ステップ３２〜３５のループの動作を繰り返す。すなわち、ＳＯの電圧値が規定範囲に入る（ステップ３４のＹｅｓ）前に、電流値のスイープ（ステップ３３〜３４Ａのループ）が完了（ステップ３４ＡのＹｅｓ）した場合、容量値のスイープ（ステップ３２〜３５のループ）を行う。ステップ３２〜３５のループの動作の繰り返しにより、コンデンサＣａｐ１、Ｃａｐ２の各々の容量値が徐々に増加してコンデンサＣａｐ１、Ｃａｐ２の充放電による電圧変化の速度が徐々に減少し、その結果、出力周期信号ＳＯの振幅が徐々に減少する。このようにしてステップ３３で検出された出力周期信号ＳＯの電圧値がステップ３５で閾値Ｔｈ２以下となると、ステップ３６に移行する。
【００７１】
ここまでは出力周期信号ＳＯの電圧値の上側のピークを求める場合について説明したが、出力周期信号ＳＯの電圧値の下側のピークを求める場合も同様である。但しこの場合、ステップ３４では、直前のステップ３３で検出された電圧値が図９に示される閾値Ｔｈ４以上であるか否かを判定し、ステップ３４Ａで電流源Ｉ１１〜Ｉ２２の各々の電流値Ｉが最小値か否かを判定する。ここでは閾値Ｔｈ４以上の電圧値の範囲が、規定範囲である。そして、電流源Ｉ１１〜Ｉ２２の各々の電流値Ｉが最小値となるまで、ステップ３３〜３４Ａのループの動作を繰り返す。但し、ステップ３４Ａで電流源Ｉ１１〜Ｉ２２の各々の電流値Ｉが最小値となる前に、ステップ３４でＳＯの電圧値が閾値Ｔｈ４以上となると、その時点でステップ３６に移行する。ステップ３４でＳＯの電圧値が閾値Ｔｈ４以上となる前に、ステップ３４Ａで電流源Ｉ１１〜Ｉ２２の各々の電流値Ｉが最小値となると、ステップ３５に移行する。
【００７２】
ステップ３５では、直前のステップ３３で検出された電圧値が図９に示される上記閾値Ｔｈ４以上であるか否かを判定し、閾値Ｔｈ４以上となるまで、ステップ３２〜３５のループの動作を繰り返す。ここでは閾値Ｔｈ４以上の電圧値の範囲が、規定範囲である。他の動作の内容は、出力周期信号ＳＯの上側のピークを求める場合と同様である。
【００７３】
尚、図１８，図１９の動作は、例えば、図１に示す電子計算機１００のシステムの起動時に一度行う。又、これまで、図１８，図１９の動作は、差動信号の正側の信号について行うものとして説明してきた。しかしながら、ＰＩ（ＰＩ１）を含むＬＳＩのチップ内のプロセスバラツキを考慮する場合、差動信号の正側、負側の双方の信号について図１８，図１９の動作を行うことができる。尚、差動信号の負側の信号について図１８，図１９の動作を行う場合、図６の回路構成において、破線にて示すように、遅延回路ＤＬ１に入力される信号を、被合成周期信号ＳＡの代わりに、被合成周期信号ＳＸＡとするように、つなぎ替える。更に、抵抗素子Ｒ１に入力される出力周期信号を、出力周期信号ＳＯの代わりに、出力周期信号ＳＸＯとするように、つなぎ替える。そのようにつなぎ替えた後に行う動作は、上述した差動信号の正側の信号について行う場合と同様である。
【符号の説明】
【００７４】
１００  電子計算機
Ｒｅ１  受信回路
ＰＩ１  位相補間器（ＰＩ）
Ｉ１１，Ｉ１２，Ｉ１３，Ｉ１４，Ｉ２１，Ｉ２２  電流源
Ｔｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ２１，Ｔｒ２２，Ｔｒ２３，Ｔｒ２４  トランジスタ
Ｃａｐ１，Ｃａｐ２  コンデンサ（出力負荷容量）
Ｃｉ  コンデンサ（容量素子）
ＳＴ１  ステートマシン
Ｃｐ１、Ｃｐ２  チョッパ回路
ＤＬ１  遅延回路
【図１】
2011148467.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【手続補正書】
【提出日】平成24年11月5日(2012.11.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力した第１の周期信号の位相に応じた位相を有する第１の出力信号を生成する第１の信号生成回路と、
前記第１の周期信号とは位相が異なる第２の周期信号が入力され、当該第２の周期信号の位相に応じた位相を有する第２の出力信号を生成する第２の信号生成回路と、
前記第１の出力信号と前記第２の出力信号とを合成して第３の周期信号を生成する第３の信号生成回路と、
前記第１の周期信号に遅延を与える、遅延量が可変な遅延回路と、
前記遅延回路によって遅延された第１の周期信号の位相に応じたタイミングで前記第３の周期信号の値を検出する検出回路と、
遅延量が異なる第１の周期信号に応じて前記検出回路が検出した前記第３の周期信号の値を相互に比較し、検出した前記第３の周期信号の値が最大又は最小になる遅延の量を最適遅延量として得る最適遅延量取得回路と、
前記遅延回路による遅延量を最適遅延量と設定した状態において、前記検出回路が検出した前記第３の周期信号の値が所定の範囲に収まるように前記第３の周期信号の振幅を調整する振幅調整回路とを有する位相補間器。
【請求項２】
前記検出回路は、前記遅延回路によって遅延された信号の位相に応じたタイミングで出力されるタイミング信号を生成するチョッパ回路と、
前記タイミング信号が出力されているタイミングで前記第３の周期信号を導通するゲート回路と、
前記ゲート回路から導通される前記第３の周期信号により充電される容量素子と、
前記容量素子の充電の開始から所定時間経過後に得られる前記容量素子の電圧に対応する値を、前記遅延回路が与えた遅延の量に応じたタイミングで検出された前記第３の周期信号の値として得る制御回路とを有することを特徴とする請求項１に記載の位相補間器。
【請求項３】
前記第１の信号生成回路は、第１のＣＭＯＳインバータ回路、及び当該第１のＣＭＯＳインバータ回路を形成するトランジスタにドレイン電流を供給する第１の電流源を有し、当該第１の電流源の電流値により前記第１の出力信号の振幅が決定され、
前記第２の信号生成回路は、第２のＣＭＯＳインバータ回路、及び当該第２のＣＭＯＳインバータ回路を形成するトランジスタにドレイン電流を供給する第２の電流源を有し、当該第２の電流源の電流値により前記第２の出力信号の振幅が決定され、
前記第３の信号生成回路は、前記第１の信号生成回路が前記第１の出力信号を出力する点と、前記第２の信号生成回路が前記第２の出力信号を出力する点とを接続する接続点に接続された容量素子を有し、
前記振幅調整回路は、前記第１の電流源と前記第２の電流源との夫々の電流値相互の比を維持したまま、前記第１の電流源と前記第２の電流源との夫々の電流値を増減する手段と、前記容量素子の容量値を増減する手段とを有することを特徴とする請求項１または２に記載の位相補間器。
【請求項４】
第１の周期信号と、前記第１の周期信号と位相が異なる第２の周期信号とを生成する周期信号生成回路と、
入力する前記第１の周期信号の位相に応じた位相を有する第１の出力信号を生成する第１の信号生成回路と、
入力する前記第２の周期信号の位相に応じた位相を有する第２の出力信号を生成する第２の信号生成回路と、
前記第１の出力信号と前記第２の出力信号とを合成して第３の周期信号を生成する第３の信号生成回路と、
前記第１の周期信号を遅延させる遅延回路と、
前記遅延回路によって遅延された第１の周期信号の位相に応じたタイミングで前記第３の周期信号の値を検出する検出回路と、
遅延量が異なる第１の周期信号に応じて前記検出回路が検出した前記第３の周期信号の値を相互に比較し、前記検出された第３の周期信号の値が最大又は最小になると判断される遅延の量を最適遅延量として得る最適遅延量取得回路と、
前記最適遅延量において前記検出回路が検出した前記第３の周期信号の値を所定の範囲内に収めるように前記第３の周期信号の振幅を調整する振幅調整回路と、
前記第３の周期信号の位相に応じたタイミングで、前記受信信号から受信データを取り込むデータ取り込み回路と、
前記第１の出力信号の振幅と前記第２の出力信号の振幅とを調整することによって前記第３の周期信号の位相を調整する位相調整器とを有することを特徴とする受信回路。
【請求項５】
前記検出回路は、前記遅延回路によって遅延された信号の位相に応じたタイミングで出力されるタイミング信号を生成するチョッパ回路と、
前記タイミング信号が出力されているタイミングで前記第３の周期信号を導通するゲート回路と、
前記ゲート回路から導通される前記第３の周期信号により充電される容量素子と、
前記容量素子の充電の開始から所定時間経過後に得られる前記容量素子の電圧に対応する値を、前記遅延回路が与えた遅延の量に応じたタイミングにおいて検出された前記第３の周期信号の値として得る制御回路とを有することを特徴とする請求項４に記載の受信回路。
【請求項６】
前記第１の信号生成回路は、第１のＣＭＯＳインバータ回路、及び当該第１のＣＭＯＳインバータ回路を構成するトランジスタにドレイン電流を供給する第１の電流源を有し、当該第１の電流源の電流値により前記第１の出力信号の振幅が決定され、
前記第２の信号生成回路は、第２のＣＭＯＳインバータ回路、及び当該第２のＣＭＯＳインバータ回路を形成するトランジスタにドレイン電流を供給する第２の電流源を有し、当該第２の電流源の電流値により前記第２の出力信号の振幅が決定され、
前記第３の信号生成回路は、前記第１の信号生成回路が前記第１の出力信号を出力する点と、前記第２の信号生成回路が前記第２の出力信号を出力する点とを接続する接続点に接続された容量素子とを有し、
前記振幅調整回路は、前記第１の電流源及び前記第２の電流源の夫々の電流値相互の比を維持したまま、前記第１の電流源及び前記第２の電流源の夫々の電流値を増減する手段と、前記容量素子の容量値を増減する手段とを有することを特徴とする請求項４または５に記載の受信回路。
【請求項７】
演算装置と、前記演算装置が演算に使用するデータを記憶するとともに、演算後のデータを格納する記憶装置と、前記演算装置及び前記記憶装置の動作を制御する制御装置とを有し、
前記演算装置、前記記憶装置及び前記制御装置のうちの少なくとも何れか一つの装置が、他の装置からデータを受信する受信回路を有し、
前記受信回路は、
第１の周期信号と、前記第１の周期信号と位相が異なる第２の周期信号とを生成する周期信号生成回路と、
入力する前記第１の周期信号の位相に応じた位相を有する第１の出力信号を生成する第１の信号生成回路と、
入力する前記第２の周期信号の位相に応じた位相を有する第２の出力信号を生成する第２の信号生成回路と、
前記第１の出力信号と前記第２の出力信号とを合成して第３の周期信号を生成する第３の信号生成回路と、
前記第１の周期信号を遅延させる遅延回路と、
前記遅延回路によって遅延された第１の周期信号の位相に応じたタイミングで前記第３の周期信号の値を検出する検出回路と、
遅延量が異なる第１の周期信号に応じて前記検出信号が検出した前記第３の周期信号の値を相互に比較し、前記検出された第３の周期信号の値が最大又は最小になると判断される遅延の量を最適遅延量として得る最適遅延量取得回路と、
前記最適遅延量において前記検出回路が検出した前記第３の周期信号の値を所定の範囲内に収めるように前記第３の周期信号の振幅を調整する振幅調整回路と、
前記第３の周期信号の位相に応じたタイミングで前記受信信号から受信データを取り込むデータ取り込み回路と、
前記第１の出力信号の振幅と前記第２の出力信号の振幅とを調整することによって前記第３の周期信号の位相を調整する位相調整器とを有することを特徴とする情報処理装置。
【国際調査報告】
2011148467.tif 000024
2011148467.tif 000025