(57)【要約】  デルタシグマ変調器は、演算増幅器（１０）を有する積分器（１）と、積分器の出力を量子化する量子化器（２）と、量子化器のデジタル出力を電流信号に変換して演算増幅器の反転入力端に負帰還する第１のＤ／Ａ変換器（３）と、積分器の入力信号を量子化器の入力端にフィードフォワードするフィードフォワードパス（４）と、量子化器のデジタル出力を電流信号に変換して量子化器の入力端に負帰還する第２のＤ／Ａ変換器（５）とを備えている。積分器（１）は、一端が当該積分器の入力信号に接続され、他端が演算増幅器の反転入力端に接続された抵抗素子（１１）と、演算増幅器の反転入力端と出力端との間に互いに直列接続されたｎ個の容量性回路（１２）と、一端が容量性回路どうしの接続点に接続され、他端が共通ノードに接続されたｎ−１個の抵抗素子（１３）とを有する。
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【特許請求の範囲】
【請求項１】
演算増幅器を有する積分器と、
前記積分器の出力を量子化する量子化器と、
前記量子化器のデジタル出力を電流信号に変換して前記演算増幅器の反転入力端に負帰還する第１のＤ／Ａ変換器と、
前記積分器の入力信号を前記量子化器の入力端にフィードフォワードするフィードフォワードパスと、
前記量子化器のデジタル出力を電流信号に変換して前記量子化器の入力端に負帰還する第２のＤ／Ａ変換器とを備え、
ｎを２以上の整数として、前記積分器は、
一端が当該積分器の入力信号に接続され、他端が前記演算増幅器の反転入力端に接続された抵抗素子と、
前記演算増幅器の反転入力端と出力端との間に互いに直列接続されたｎ個の容量性回路と、
一端が前記容量性回路どうしの接続点に接続され、他端が共通ノードに接続されたｎ−１個の抵抗素子とを有する
ことを特徴とするデルタシグマ変調器。
【請求項２】
請求項１のデルタシグマ変調器において、
前記演算増幅器の反転入力端、非反転入力端、および出力端、ならびに前記共通ノードを短絡可能に構成されたスイッチ回路を備えている
ことを特徴とするデルタシグマ変調器。
【請求項３】
演算増幅器を有する積分器と、
前記積分器の出力を量子化する量子化器と、
前記量子化器のデジタル出力を電流信号に変換して前記演算増幅器の反転入力端に負帰還するＤ／Ａ変換器と、
前記演算増幅器の反転入力端、非反転入力端、および出力端、ならびに前記共通ノードを短絡可能に構成されたスイッチ回路とを備え、
ｎを２以上の整数として、前記積分器は、
一端が当該積分器の入力信号に接続され、他端が前記演算増幅器の反転入力端に接続された抵抗素子と、
前記演算増幅器の反転入力端と出力端との間に互いに直列接続されたｎ個の容量性回路と、
一端が前記容量性回路どうしの接続点に接続され、他端が共通ノードに接続されたｎ−１個の抵抗素子とを有する
ことを特徴とするデルタシグマ変調器。
【請求項４】
請求項１および３のいずれか一つのデルタシグマ変調器において、
前記ｎ個の容量性回路の少なくとも一つは、互いに直列接続された容量素子および抵抗素子を有する
ことを特徴とするデルタシグマ変調器。
【請求項５】
請求項４のデルタシグマ変調器において、
前記ｎ個の容量性回路の少なくとも一つは、前記互いに直列接続された容量素子および抵抗素子に並列接続された容量素子を有する
ことを特徴とするデルタシグマ変調器。
【請求項６】
演算増幅器を有する積分器であって、ｎを２以上の整数として、
一端が当該積分器の入力信号に接続され、他端が前記演算増幅器の反転入力端に接続された抵抗素子と、
前記演算増幅器の反転入力端と出力端との間に互いに直列接続されたｎ個の容量性回路と、
一端が前記容量性回路どうしの接続点に接続され、他端が共通ノードに接続されたｎ−１個の抵抗素子と備え、
前記ｎ個の容量性回路の少なくとも一つは、互いに直列接続された容量素子および抵抗素子を有する
ことを特徴とする積分器。
【請求項７】
請求項６の積分器において、
前記ｎ個の容量性回路の少なくとも一つは、前記互いに直列接続された容量素子および抵抗素子に並列接続された容量素子を有する
ことを特徴とする積分器。
【請求項８】
請求項１および３のいずれか一つのデルタシグマ変調器と、
前記デルタシグマ変調器の出力を処理するデジタルベースバンド処理部とを備えている
ことを特徴とする無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積分器を搭載したデルタシグマ変調器に関する。
【背景技術】
【０００２】
今日、Ａ／Ｄ変換器としてデルタシグマ変調器が広く用いられている。デルタシグマ変調器を利用したＡ／Ｄ変換器は、ノイズシェーピング技術およびオーバーサンプリング技術によって、ナイキストＡ／Ｄ変換器よりも高精度かつ低消費電力という特徴を有する。なかでも連続時間型デルタシグマ変調器は帯域および動作速度の点で優れている。【０００３】
一般的な連続時間型デルタシグマ変調器では、入力信号は縦続接続された複数のアナログ積分器（連続時間型フィルタ）を通って量子化器によって量子化される。そして、量子化器の出力はＤ／Ａ変換器によってアナログ電流信号に変換されてから積分器に負帰還される（例えば、非特許文献１，２参照）。【０００４】
デルタシグマ変調器の精度を向上させるには連続時間型フィルタの次数を高くして量子化ノイズを除去する必要がある。それにはフィルタ次数に応じた数の積分器を縦続接続すればよいが、演算増幅器が多く必要となり、消費電力およびチップ面積の増大を招いてしまう。したがって、デルタシグマ変調器には１個の演算増幅器で高次の伝達関数を実現する積分器を用いることが望ましい。そこで、演算増幅器の反転入力部分および負帰還部分にそれぞれ高次のＲＣローパスフィルタおよびＲＣハイパスフィルタを設けることで１個の演算増幅器で高次の積分特性を発揮する積分器を構成し、さらに量子化器の出力を各フィルタの各中間ノードに負帰還することで、小型かつ低消費電力のデルタシグマ変調器を実現している（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００９／１３３６５３号パンフレット
【非特許文献】
【０００６】
【非特許文献１】Steven R. Norsworthy, Richard Schereier and Gabor C.Temes, "Delta-Sigma Data Converters Theory, Design, and Simulation," IEEE press, 1997, pp.1-6
【非特許文献２】H. Inose, Y. Yasuda, "A Unity Bit Coding Method by Negative Feedback," Proceedings of the IEEE, Vol. 51, No. 11, Nov. 1963, pp. 1524-1535
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記の改良型のデルタシグマ変調器では、高次の積分特性を得るには演算増幅器の反転入力部分に高次のＲＣローパスフィルタが必要となる。しかし、特に容量素子の面積が大きいため、積分器、ひいてはデルタシグマ変調器全体の回路面積が大きくなってしまう。また、ＲＣローパスフィルタの中間ノードに量子化器の出力を負帰還するＤ／Ａ変換器が多数必要となるばかりか、電位が不安定な中間ノードに接続されるＤ／Ａ変換器は設計困難である。【０００８】
上記問題に鑑み、本発明は、より小型で低消費電力のデルタシグマ変調器を提供することを課題とする。また、そのようなデルタシグマ変調器に好適な積分器を提供することを課題とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明によって次のような手段を講じた。デルタシグマ変調器は、例えば、演算増幅器を有する積分器と、積分器の出力を量子化する量子化器と、量子化器のデジタル出力を電流信号に変換して演算増幅器の反転入力端に負帰還する第１のＤ／Ａ変換器と、積分器の入力信号を量子化器の入力端にフィードフォワードするフィードフォワードパスと、量子化器のデジタル出力を電流信号に変換して量子化器の入力端に負帰還する第２のＤ／Ａ変換器とを備えており、好ましくは、演算増幅器の反転入力端、非反転入力端、および出力端、ならびに共通ノードを短絡可能に構成されたスイッチ回路をさらに備えている。あるいは、デルタシグマ変調器は、例えば、演算増幅器を有する積分器と、積分器の出力を量子化する量子化器と、量子化器のデジタル出力を電流信号に変換して演算増幅器の反転入力端に負帰還するＤ／Ａ変換器と、演算増幅器の反転入力端、非反転入力端、および出力端、ならびに共通ノードを短絡可能に構成されたスイッチ回路とを備えている。【００１０】
また、ｎを２以上の整数として、積分器は、例えば、一端が当該積分器の入力信号に接続され、他端が演算増幅器の反転入力端に接続された抵抗素子と、演算増幅器の反転入力端と出力端との間に互いに直列接続されたｎ個の容量性回路と、一端が容量性回路どうしの接続点に接続され、他端が共通ノードに接続されたｎ−１個の抵抗素子とを有する。なお、ｎ個の容量性回路の少なくとも一つは、互いに直列接続された容量素子および抵抗素子を有していてもよく、さらに、互いに直列接続された容量素子および抵抗素子に並列接続された容量素子を有していてもよい。
【発明の効果】
【００１１】
本発明によると、１個の演算増幅器および１個または２個のＤ／Ａ変換器を用いてｎ次のフィルタリング特性を呈するデルタシグマ変調器を構成することができ、デルタシグマ変調器の小型化および低消費電力化が可能となる。さらに、量子化器の出力の負帰還先が電位の安定した演算増幅器の仮想接地点であるため、Ｄ／Ａ変換器の設計が容易になる。
【図面の簡単な説明】
【００１２】
【図１】図１は、第１の実施形態に係るデルタシグマ変調器の構成図である。
【図２】図２は、変形例に係る積分器の構成図である。
【図３】図３は、変形例に係る積分器の構成図である。
【図４】図４は、第２の実施形態に係るデルタシグマ変調器の構成図である。
【図５】図５は、変形例に係るデルタシグマ変調器の構成図である。
【図６】図６は、変形例に係るデルタシグマ変調器の構成図である。
【図７】図７は、一実施形態に係る無線通信装置の構成図である。
【発明を実施するための形態】
【００１３】
（第１の実施形態）
図１は、第１の実施形態に係るデルタシグマ変調器の構成を示す。積分器１は、当該デルタシグマ変調器に入力されたアナログ電圧Ｖｉｎを積分する。積分器１の具体的構成については後述する。量子化器２は、積分器１の出力を量子化する。Ｄ／Ａ変換器３は、量子化器２のデジタル出力Ｄｏｕｔをアナログ電流信号に変換して積分器１における演算増幅器１０の反転入力端に負帰還する。フィードフォワードパス４は、積分器１を迂回してＶｉｎを量子化器２の入力端にフィードフォワードする。フィードフォワードパス４を設けることで、量子化ノイズだけが積分器１を通過するようになるため、演算増幅器１０に要求される線形特性やダイナミックレンジなどを緩和することができる。Ｄ／Ａ変換器５は、Ｄｏｕｔをアナログ電流信号に変換して量子化器２の入力端に負帰還する。すなわち、積分器１の出力に、フィードフォワードパス４によってフィードフォワードされた信号およびＤ／Ａ変換器５の出力信号が加算される。なお、図１の例では、抵抗素子を用いてこれら信号を加算しているが、信号加算方法はこれに限定されない。
【００１４】
積分器１において、演算増幅器１０の非反転入力端は共通ノードに接続され、反転入力端には抵抗素子１１を介してＶｉｎが入力される。演算増幅器１０の出力端と反転入力端との間の負帰還部分には互いに直列接続された３個の容量性回路１２が挿入されている。容量性回路１２どうしの二つの接続点と共通ノードとの間にそれぞれ抵抗素子１３が接続されている。
【００１５】
積分器１における容量性回路１２は、図１に示したように１個の容量素子１２１で構成することができる。あるいは、いずれか一つの容量性回路１２は、互いに直列接続された容量素子および抵抗素子で構成してもよい。図２は、図１の積分器１における左端の容量性回路１２を、互いに直列接続された容量素子１２１および抵抗素子１２２で構成した変形例を示す。抵抗素子１２２を追加することで、演算増幅器１０の帯域不足を補うことができ、演算増幅器１０の消費電力を低減することができる。
【００１６】
容量性回路１２に抵抗素子１２２を追加すると、Ｄ／Ａ変換器３の出力電流にリンギングが生じる可能性がある。そこで、図３に示したように、容量素子１２１および抵抗素子１２２に容量素子１２３を並列接続してもよい。容量素子１２３を追加することで、当該リンギングを抑制して、積分器１の出力特性を良化することができる。
【００１７】
図１に戻り、抵抗素子１１の抵抗値をＲ１、抵抗素子１３の抵抗値を図左側からＲ２，Ｒ３、容量素子１２１の容量値を図左側からＣ１，Ｃ２，Ｃ３、積分器１の出力電圧をＶｏｕｔとすると、積分器１の伝達関数は次式で表される。ただし、ｓはラプラス演算子である。当該伝達関数からわかるように、積分器１は１個の演算増幅器１０で３次の積分特性を発揮する。
【００１８】
【数１】
2012032690.tif 000003
【００１９】
以上、本実施形態によると、１個の演算増幅器１０を用いて３次のフィルタリング特性を呈するデルタシグマ変調器を構成することができる。しかも、量子化器２の出力を負帰還するＤ／Ａ変換器が２個で済むため、デルタシグマ変調器の小型化および低消費電力化が可能となる。さらに、Ｄ／Ａ変換器３の出力先が演算増幅器１０の仮想接地点であるため、Ｄ／Ａ変換器３の設計が容易となる。
【００２０】
なお、フィードフォワードパス４は省略可能である。フィードフォワードパス４を省略する場合、Ｄ／Ａ変換器５も省略できるため、デルタシグマ変調器のより一層の小型化および低消費電力化が可能となる。
【００２１】
（第２の実施形態）
図４は、第２の実施形態に係るデルタシグマ変調器の構成を示す。積分器１は、当該デルタシグマ変調器に入力されたアナログ電圧Ｖｉｎを積分する。積分器１の具体的構成および変形例については上述したとおりである。量子化器２は、積分器１の出力を量子化する。Ｄ／Ａ変換器３は、量子化器２のデジタル出力Ｄｏｕｔをアナログ電流信号に変換して積分器１における演算増幅器１０の反転入力端に負帰還する。
【００２２】
さらに、当該デルタシグマ変調器には、演算増幅器１０の反転入力端、非反転入力端、および出力端、ならびに共通ノードを短絡可能に構成されたスイッチ回路６が設けられている。スイッチ回路６は、デルタシグマ変調器の通常動作時には切断されているが、例えば、過大振幅信号の入力によってデルタシグマ変調器が発振状態となった場合には閉じて容量性回路１２に含まれる容量素子１２１の充電電荷を放電する。なお、スイッチ回路６の挿入箇所はさまざまである。例えば、図４に示したように、スイッチ回路６は、演算増幅器１０の反転入力端と非反転入力端との間、および演算増幅器１０の反転入力端と出力端との間に設ける。
【００２３】
以上、本実施形態によると、小型で低消費電力のデルタシグマ変調器について、過大入力時などにデルタシグマ変調器が発振状態に陥りそうに、あるいは陥ったとしても、通常状態に復帰させることができる。
【００２４】
（デルタシグマ変調器の変形例）
図５は、変形例に係るデルタシグマ変調器の構成を示す。当該デルタシグマ変調器のように、第１および第２の実施形態に係るデルタシグマ変調器を合体してさらに差動系にすることも可能である。また、図６に示したように、積分器１と量子化器２との間に、別のフィルタ１００を挿入してもよい。フィルタ１００は、任意の構成の積分器や共振器などである。
【００２５】
なお、上記各実施形態および変形例に係るデルタシグマ変調器において、容量性回路１２の個数は３個に限られず、増減してもよい。例えば、容量性回路１２を４個設けることで、４次の伝達特性を呈するデルタシグマ変調器を構成することができる。
【００２６】
（無線通信装置の実施形態）
図７は、一実施形態に係る無線通信装置の構成を示す。本実施形態に係る無線通信装置は、電波を送受信するアンテナ１０１と、送信信号に対して変調処理を含む所定の送信処理を施す送信部１０２と、受信信号に対して復号処理を含む所定の受信処理を施す受信部１０３と、送信信号と受信信号との切り替えを行う送受切替部１０４とを備えている。詳細には、受信部１０３は、低雑音増幅器（Low Noise Amplifier:LNA）１０５と、ミキサ１０６と、ローパスフィルタ１０７と、デルタシグマ変調器１０８と、デジタルベースバンド処理部１０９とを備えている。デルタシグマ変調器１０９として上記各実施形態および変形例に係るものを採用するとよい。こうすることで、低消費電力かつ低コストで高精度な無線通信装置を実現することができる。
【産業上の利用可能性】
【００２７】
本発明に係るデルタシグマ変調器は、小型かつ低消費電力で高次のフィルタリング特性を発揮するため、携帯通信機器などに有用である。
【符号の説明】
【００２８】
１      積分器
１０    演算増幅器
１１    抵抗素子
１２    容量性回路
１２１  容量素子
１２２  抵抗素子
１２３  容量素子
１３    抵抗素子
２      量子化器
３      Ｄ／Ａ変換器（第１のＤ／Ａ変換器）
４      フィードフォワードパス
５      Ｄ／Ａ変換器（第２のＤ／Ａ変換器）
６      スイッチ回路
１０９  デジタルベースバンド処理部
【図１】
2012032690.tif 000004
【図２】
2012032690.tif 000005
【図３】
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【図４】
2012032690.tif 000007
【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】平成25年1月29日(2013.1.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
演算増幅器を有する積分器と、
前記積分器の出力を量子化する量子化器と、
前記量子化器のデジタル出力を電流信号に変換して前記演算増幅器の反転入力端に負帰還する第１のＤ／Ａ変換器と、
前記積分器の入力信号を前記量子化器の入力端にフィードフォワードするフィードフォワードパスと、
前記量子化器のデジタル出力を電流信号に変換して前記量子化器の入力端に負帰還する第２のＤ／Ａ変換器とを備え、
ｎを２以上の整数として、前記積分器は、
一端が当該積分器の入力信号に接続され、他端が前記演算増幅器の反転入力端に接続された抵抗素子と、
前記演算増幅器の反転入力端と出力端との間に互いに直列接続されたｎ個の容量性回路と、
一端が前記容量性回路どうしの接続点に接続され、他端が共通ノードに接続されたｎ−１個の抵抗素子とを有する
ことを特徴とするデルタシグマ変調器。
【請求項２】
請求項１のデルタシグマ変調器において、
前記演算増幅器の反転入力端、非反転入力端、および出力端、ならびに前記共通ノードを短絡可能に構成されたスイッチ回路を備えている
ことを特徴とするデルタシグマ変調器。
【請求項３】
演算増幅器を有する積分器と、
前記積分器の出力を量子化する量子化器と、
前記量子化器のデジタル出力を電流信号に変換して前記演算増幅器の反転入力端に負帰還するＤ／Ａ変換器と、
前記演算増幅器の反転入力端、非反転入力端、および出力端、ならびに共通ノードを短絡可能に構成されたスイッチ回路とを備え、
ｎを２以上の整数として、前記積分器は、
一端が当該積分器の入力信号に接続され、他端が前記演算増幅器の反転入力端に接続された抵抗素子と、
前記演算増幅器の反転入力端と出力端との間に互いに直列接続されたｎ個の容量性回路と、
一端が前記容量性回路どうしの接続点に接続され、他端が前記共通ノードに接続されたｎ−１個の抵抗素子とを有する
ことを特徴とするデルタシグマ変調器。
【請求項４】
請求項１および３のいずれか一つのデルタシグマ変調器において、
前記ｎ個の容量性回路の少なくとも一つは、互いに直列接続された容量素子および抵抗素子を有する
ことを特徴とするデルタシグマ変調器。
【請求項５】
請求項４のデルタシグマ変調器において、
前記ｎ個の容量性回路の少なくとも一つは、前記互いに直列接続された容量素子および抵抗素子に並列接続された容量素子を有する
ことを特徴とするデルタシグマ変調器。
【請求項６】
演算増幅器を有する積分器であって、ｎを２以上の整数として、
一端が当該積分器の入力信号に接続され、他端が前記演算増幅器の反転入力端に接続された抵抗素子と、
前記演算増幅器の反転入力端と出力端との間に互いに直列接続されたｎ個の容量性回路と、
一端が前記容量性回路どうしの接続点に接続され、他端が共通ノードに接続されたｎ−１個の抵抗素子と備え、
前記ｎ個の容量性回路の少なくとも一つは、互いに直列接続された容量素子および抵抗素子を有する
ことを特徴とする積分器。
【請求項７】
請求項６の積分器において、
前記ｎ個の容量性回路の少なくとも一つは、前記互いに直列接続された容量素子および抵抗素子に並列接続された容量素子を有する
ことを特徴とする積分器。
【請求項８】
請求項１および３のいずれか一つのデルタシグマ変調器と、
前記デルタシグマ変調器の出力を処理するデジタルベースバンド処理部とを備えている
ことを特徴とする無線通信装置。
【国際調査報告】
2012032690.tif 000011
2012032690.tif 000012
2012032690.tif 000013
2012032690.tif 000014