(57)【要約】分割された複数のメモリセルブロック（２Ａ，２Ｂ）の各々に一対のビット線を介しライト回路（５）とリード回路（６）を設けたメモリ回路において、ライト回路（５）の一方ビット線（ｂｌｘ）へのライトデータ出力を１系統とした。ビット線分割による高速化を図りつつ、ビット線分割に伴うメモリ回路の面積増加を、従来より減少する事ができる。
2012020502.tif 000002
【特許請求の範囲】
【請求項１】
分割された複数のメモリセルアレイを有するメモリのリード及びライトを制御するメモリ制御回路であって、
第１のメモリセルアレイと第１及び第２のビット線で接続され、第２のメモリセルアレイと第１及び第３のビット線で接続され、前記第１及び第２のメモリセルアレイのいずれかにデータをライトするライト回路と、
前記第１及び第２のメモリセルアレイの各々と前記第２のビット線と前記第３のビット線で接続され、前記メモリセルアレイのデータをリードするリード回路とを有し、
前記ライト回路に接続する第１のビット線が、前記第１及び第２のメモリセルアレイに共通に接続された
ことを特徴とするメモリ制御回路。
【請求項２】
請求項１に記載のメモリ制御回路であって、
前記ライト回路は、前記第１のビット線を介し、前記メモリセルアレイへのライト制御信号を出力する共通のトランジスタを有する
ことを特徴とするメモリ制御回路。
【請求項３】
請求項１又は２のいずれか一つに記載のメモリ制御回路であって、
前記第１のビット線を初期化する共通の初期化回路を更に有する
ことを特徴とするメモリ制御回路
【請求項４】
請求項３に記載のメモリ制御回路であって、
前記第２のビット線を初期化する第２の初期化回路と、
前記第３のビット線を初期化する第３の初期化回路とを更に有する
ことを特徴とするメモリ制御回路
【請求項５】
請求項１又は２のいずれか一つに記載のメモリ制御回路であって、
前記リード回路は、前記第２のビット線及び第３のビット線の信号からリードデータを出力するシングルエンド型回路を有する
ことを特徴とするメモリ制御回路
【請求項６】
メモリ回路であって、
分割された複数のメモリセルアレイと、
第１のメモリセルアレイと第１及び第２のビット線で接続され、第２のメモリセルアレイと第１及び第３のビット線で接続され、前記第１及び第２のメモリセルアレイのいずれかにデータをライトするライト回路と、
前記第１及び第２のメモリセルアレイの各々と前記第２のビット線と前記第３のビット線で接続され、前記メモリセルアレイのデータをリードするリード回路とを有し、
前記ライト回路に接続する第１のビット線が、前記第１及び第２のメモリセルアレイに共通に接続された
ことを特徴とするメモリ回路。
【請求項７】
請求項６に記載のメモリ回路であって、
前記ライト回路は、前記第１のビット線を介し、前記メモリセルアレイへのライト制御信号を出力する共通のトランジスタを有する
ことを特徴とするメモリ回路。
【請求項８】
請求項６又は７のいずれか一つに記載のメモリ回路であって、
前記第１のビット線を初期化する共通の初期化回路を更に有する
ことを特徴とするメモリ回路
【請求項９】
請求項８に記載のメモリ制御回路であって、
前記第２のビット線を初期化する第２の初期化回路と、
前記第３のビット線を初期化する第３の初期化回路とを更に有する
ことを特徴とするメモリ回路
【請求項１０】
請求項６又は７のいずれか一つに記載のメモリ回路であって、
前記リード回路は、前記第２のビット線及び第３のビット線の信号からリードデータを出力するシングルエンド型回路を有する
ことを特徴とするメモリ回路
【請求項１１】
請求項６に記載のメモリ回路であって、
前記ライト回路と前記リード回路は、複数のブロックに分割されたメモリセルアレイを複数個有するサブブロック毎に設けられる
ことを特徴とするメモリ回路。
【請求項１２】
請求項６に記載のメモリ回路であって、
メモリアドレスをデコードし、ワード選択信号を前記メモリセルアレイに出力するデコード回路と、
前記ライト回路及び前記リード回路を介し前記メモリセルアレイとデータの入出力を行う入出力回路とを更に有する
ことを特徴とするメモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ制御回路及びメモリ回路に関する。
【背景技術】
【０００２】
メモリの動作速度の高速化のため、メモリセルアレイを分割する構成が知られている。例えば、ＲＡＭの一種であるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、メモリセルアレイを分割した構成を採用する。【０００３】
図１２は、従来のメモリ回路のブロック図である。図１２に示すように、メモリ回路のメモリセル１０２−０〜１０２−ｎは、２つのメモリセルブロック１００Ａ、１００Ｂに分割される。第１のメモリセルブロック１００Ａは、メモリセル１０２−０〜１０２−ｍを備える。第２のメモリセルブロック１００Ｂは、メモリセル１０２−ｍ＋１〜１０２−ｎを備える。【０００４】
メモリ制御回路１１０は、メモリセルブロック１００Ａ，１００Ｂとの間に設けられる。メモリ制御回路１１０においては、一対のライト回路１１２，１１４と１つのリード回路１１６とが設けられる。ライト回路１１２は、ビット線ｂｌｘ＿ａとビット線ｂｌ＿ａにより、メモリセルブロック１００Ａに接続する。又、１つのリード回路１１６が、２つのメモリセルブロック１００Ａに接続する。リード回路１１６は、ビット線ｂｌ＿ａ，ｂｌ＿ｂによりメモリセルブロック１００Ａ、１００Ｂに接続する。ワード選択信号ＷＬ０〜ＷＬｎは、メモリセル１０２−０〜１０２−ｎを選択する。【０００５】
リード回路１１６は、メモリセル１０２−０〜１０２−ｎからの読み出しにシングルエンド型入力回路又は差動センスアンプを用いる。図１２では、リード回路１１６はシングルエンド型入力回路を示す。この場合、誤動作を防ぐため、メモリセル１０２−０〜１０２−ｎに接続されている対のビット線ｂｌｘ＿ａとｂｌ＿ａ，ｂｌｘ＿ｂとｂｌ＿ｂの負荷をできるだけ等価に設計する必要がある。このため、図１２に示すように、メモリセル１０２−０〜１０２−ｎに接続されている対のビット線の配線長及び、接続されるメモリセルの数も対称になるよう設計されていた。【０００６】
又、高速化の為に、図１２の従来例に示す様に、対のビット線(ｂｌｘ＿aとｂｌ＿ａ，ｂｌｘ＿ｂとｂｌ＿ｂ)が、等価になるように、メモリセルアレイ間で分割していた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】日本特許公開平１０−１４９６８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
メモリ回路の容量増加や高速化が要求されている。特に、他の機能回路（例えば、演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｉｎｇ  Ｕｎｉｔ）と混在したＬＳＩにおいては、ＬＳＩに搭載されるメモリの容量の増加、あるいは、ＬＳＩの動作周波数を上げる方法が採られている。【０００９】
そのため、ＬＳＩに搭載されるメモリに対して、小面積化と高速化が求められている。しかしながら、メモリの小面積化と高速化の両方を達成するには、以下の問題点に対処する必要がある。【００１０】
メモリ回路の面積を小さくするには、メモリ回路を構成する部品であるトランジスタ（Ｔｒａｎｓｉｓｔｅｒ）のサイズを小さくするか、メモリ回路を構成する部品を減らす必要がある。しかし、トランジスタ（以下、Ｔｒという）サイズを小さくすれば、トランジスタ性能が悪化するため，メモリの動作速度が遅くなる。また、メモリ回路を構成する部品を減らせば、必要な機能が得られないためメモリ回路が動作しない。【００１１】
メモリ回路の動作を速くするには、メモリ回路を構成する部品であるＴｒのサイズを大きくするか、メモリセルに接続されているビット線の負荷を減らす為にビット線を短く分割する必要がある。しかし、Ｔｒのサイズを大きくすれば、メモリ回路の面積が大きくなる。また、ビット線を短く分割して高速化した場合には、メモリセルのデータをアクセスするリードライト回路の数が増え、メモリ回路の面積が大きくなる。【００１２】
本発明の目的は、メモリ回路の動作速度を向上しつつ、メモリ回路の面積増加を小さくするメモリ制御回路及びメモリ回路を提供することにある。
【課題を解決するための手段】
【００１３】
この目的の達成のため、開示のメモリ制御回路は、分割された複数のメモリセルアレイを有するメモリのリード及びライトを制御するメモリ制御回路であって、第１のメモリセルアレイと第１及び第２のビット線で接続され、第２のメモリセルアレイと第１及び第３のビット線で接続され、前記第１及び第２のメモリセルアレイのいずれかにデータをライトするライト回路と、前記第１及び第２のメモリセルアレイの各々と前記第２のビット線と前記第３のビット線で接続され、前記メモリセルアレイのデータをリードするリード回路とを有し、前記ライト回路に接続する第１のビット線が、前記第１及び第２のメモリセルアレイに共通に接続された。【００１４】
又、この目的の達成のため、開示のメモリ回路は、分割された複数のメモリセルアレイと、第１のメモリセルアレイと第１及び第２のビット線で接続され、第２のメモリセルアレイと第１及び第３のビット線で接続され、前記第１及び第２のメモリセルアレイのいずれかにデータをライトするライト回路と、前記第１及び第２のメモリセルアレイの各々と前記第２のビット線と前記第３のビット線で接続され、前記メモリセルアレイのデータをリードするリード回路とを有し、前記ライト回路に接続する第１のビット線が、前記第１及び第２のメモリセルアレイに共通に接続された。
【発明の効果】
【００１５】
ライト回路のビット線へのライトデータ出力を1系統としたため、回路構成を簡略化する事が可能である。又、読み出しのためのビット線は、分割しているため、ビット線分割による高速化を図りつつ、ビット線分割に伴うメモリ回路の面積増加を、減少する事ができる。メモリ回路全体のサイズ増加を極力抑える事が可能となる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態のメモリ回路のブロック図である。
【図２】図１のサブブロックのブロック図である。
【図３】図１及び図２のサブブロックの回路図である。
【図４】図３の比較例のサブブロックの回路図である。
【図５】図１及び図２のライト動作の説明図である。
【図６】図１及び図２のリード動作の説明図である。
【図７】図５及び図６のリード及びライト動作のタイムチャート図である。
【図８】図７の比較例のリード及びライト動作のタイムチャート図である。
【図９】第２の実施の形態のサブブロックのブロック図である。
【図１０】第３の実施の形態のサブブロックのブロック図である。
【図１１】第４の実施の形態のサブブロックのブロック図である。
【図１２】従来のメモリ回路の説明図である。
【発明を実施するための形態】
【００１７】
以下、実施の形態の例を、メモリ回路の第１の実施の形態、メモリ回路のリード／ライト動作、メモリ回路の他の実施の形態、他の実施の形態の順で説明するが、開示のメモリ回路、メモリセルは、この実施の形態に限られない。
【００１８】
（メモリ回路の第１の実施の形態）
図１は、実施の形態のメモリ回路のブロック図である。図１及び図２は、メモリ回路として、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を示す。図１に示すように、メモリ回路７は、制御回路１０とデコーダ回路１２と記憶回路１４と入出力回路１８とを有する。
【００１９】
制御回路１０は、メモリ回路７の外部からの制御信号に基づいて、リード及びライト動作の制御タイミング信号（デコーダ制御信号ＳＧ１、リードライト回路制御信号ＳＧ２、入出力回路制御信号ＳＧ３)を生成し、伝送する。
【００２０】
デコーダ回路１２は、制御回路１０からのデコード制御信号ＳＧ１に応じて、外部から入力されたアドレスをデコードする。そして、デコード回路１２は、デコード結果からワード選択信号ＳＧ４をイネーブルにし、記憶回路１４にワード選択信号ＳＧ４を伝送する。
【００２１】
記憶回路１４は、複数の記憶ブロック１６−０〜１６−Ｎを有する。各記憶ブロック１６−０〜１６−Ｎは、複数のサブブロック１を有する。各サブブロック１は、一対のメモリセルアレイ２Ａ，２Ｂとリードライト回路３とを有する。記憶回路１４の各記憶ブロック１６−０〜１６−Ｎのサブブロック１のリードライト回路３は、デコーダ回路１２から出力されたワード選択信号ＳＧ４で選ばれたメモリセルに対し、制御回路１０からのリードライト制御信号ＳＧ２によって、読出し動作あるいは書き込み動作を行なう。
【００２２】
リードライト回路３は、読出しあるいは書き込みのデータを入出力回路１８と伝送する。入出力回路１８は、制御回路１０からの入出力制御信号ＳＧ３に応じて、メモリ回路７の外部に対してデータの入出力を行なう。
【００２３】
図２は、図１のメモリ回路のサブブロック１のブロック図である。図２に示すように、サブブロック１は、２つのメモリセルアレイ２Ａ，２Ｂとメモリ制御回路３とを有する。第１のメモリセルアレイ２Ａは、メモリセル４ｍ＋１〜４ｎを備える。第２のメモリセルアレイ２Ｂは、メモリセル４０〜４ｍを備える。ワード選択信号ＷＬ０〜ＷＬｎは、メモリセル４０〜４ｎのいずれかを選択する。
【００２４】
メモリ制御回路３は、メモリセルアレイ２Ａ，２Ｂとの間に設けられる。本実施の形態では、メモリ制御回路３は、１つのライト回路５と１つのリード回路６とを有する。ライト回路５は、ビット線ｂｌｘにより、メモリセルアレイ２Ａ、２Ｂに接続する。ライト回路５は、ライトデータＷＤを受け、ビット線ｂｌｘを介し、メモリセルアレイ２Ａ、２Ｂのメモリセルに書き込みを行う。
【００２５】
又、１つのリード回路６は、ビット線ｂｌ＿ａ，ｂｌ＿ｂにより、メモリセルアレイ２Ａ、２Ｂに接続する。リード回路６は、ビット線ｂｌ＿ａ，ｂｌ＿ｂを介しメモリセルのデータを読み出し、リードデータＲＤを入出力回路１８に出力する。
【００２６】
図１２に示した従来例では、制御回路の両端に接続されているビット線ｂｌ＿ａ，ｂｌ＿ｂ，ｂｌｘ＿ａ，ｂｌｘ＿ｂが両方とも分割されている。これに対して、本実施の形態では、メモリ制御回路３のビット線の片側（ｂｌｘ）をメモリセルアレイ２Ａ，２Ｂ間で接続する。
【００２７】
メモリセル４０〜４ｎの回路構成は、ビット線の接続に対して対称であるため、どちらのビット線をリードもしくはライトに用いても問題無い。本実施の形態では、片側のビット線ｂｌｘを分割しないので、図１２に示した従来例において、２個使用されていたライト回路を１つにまとめたライト回路５に置き換える事が可能となる。このライト回路５は、ビット線ｂｌｘへのライトデータ出力が1系統であるため、２つのライト回路を使用するのに対して、回路構成を簡略化する事が可能である。
【００２８】
このため、本実施の形態では、ビット線分割による高速化を図りつつ、ビット線分割に伴うメモリ回路の面積増加を、従来より減少する事ができる。即ち、本実施の形態では、リードライト回路内の面積削減が可能となる。従って、メモリ回路全体のサイズ増加を極力抑える事が可能となる。
【００２９】
また、ライト回路５のみに接続されているビット線ｂｌｘを接続するため、リード用のビット線の負荷は変化しない。その結果、ビット線分割によるメモリセルからのデータ読み出しの高速性は確保できる。
【００３０】
図３は、図２のサブブロック１の回路図である。図４は、比較例のサブブロックの回路図である。図３及び図４において、図２及び図１２で示したものと同一のものは、同一の記号で示してある。図３及び図４において、記号ＷＬは、ワード線である。ＷＬ＝Ｈｉｇｈレベルでメモリセルを選択する。記号ＰＣＸ＿ＲＤは、ＲＤ（リードデータ）初期化信号であり、ＰＣＸ＿ＲＤ＝ＬｏｗレベルでリードデータＲＤをＨｉｇｈレベルに初期化する。記号ＰＣＸ＿ＢＬは、ビット線初期化信号であり、ＰＣＸ＿ＢＬ＝Ｌｏｗレベルでビット線ｂｌｘ＿ａ，ｂｌｘ＿ｂ，ｂｌ＿ａ，ｂｌ＿ｂを初期化する。記号ＷＥは、ライトイネーブル信号であり、ＷＥ＝Ｈｉｇｈレベルでビット線ｂｌ＿ａ，ｂｌ＿ｂに書き込みデータＷＤを、ビット線ｂｌｘ＿ａ，ｂｌｘ＿ｂに書き込みデータＷＤＸを伝送する。
【００３１】
記号ＲＥＸは、読み出しイネーブル信号であり、ＲＥＸ＝Ｈｉｇｈレベルで、ビット線ｂｌ＿ａ若しくはビット線ｂｌ＿ｂのデータが読み出される。記号ＷＤＸは、書き込みデータ（負論理）である。記号ＷＤは、書き込みデータ（正論理）である。記号ＲＤは、読み出しデータ（正論理）である。
【００３２】
先ず、図４により比較例のサブブロックを説明する。図４に示すように、ビット線を分割した場合には、一方のビット線ｂｌ＿ａに第１のライト回路１１２（図１２参照）と初期化回路８Ａを、他方のビット線ｂｌ＿ｂに第２のライト回路１１４と初期化回路８Ｂを設ける。両ライト回路１１２，１１４は、同一の構成を有する。
【００３３】
即ち、第１のライト回路１１２は、ビット線ｂｌｘ＿ａに接続する第１のトランジスタＴｒ１１、第３のトランジスタＴｒ１０と、ビット線ｂｌ＿ａに接続する第２のトランジスタＴｒ４、第４のトランジスタＴｒ３とを有する。第２のライト回路１１４は、ビット線ｂｌｘ＿ｂに接続する第５のトランジスタＴｒ５、第７のトランジスタＴｒ７と、ビット線ｂｌ＿ｂに接続する第６のトランジスタＴｒ６、第８のトランジスタＴｒ８とを有する。これらは、ライトデータの出力用に使用される。
【００３４】
ライトイネーブル信号ＷＥは、第１のトランジスタＴｒ１１及び第２のトランジスタＴｒ４と、第５のトランジスタＴｒ５及び第６のトランジスタＴｒ６とに入力する。これにより、書き込みデータＷＤ、ＷＤＸは、初期化回路８Ａ、８Ｂを介し、ワード選択信号ＷＬで選択されたメモリセルに書き込まれる。
【００３５】
又、第１の初期化回路８Ａは、ビット線ｂｌｘ＿ａに接続する第９のトランジスタＴｒ１と、ビット線ｂｌ＿ａに接続する第１０のトランジスタＴｒ２とを有する。第２の初期化回路８Ｂは、ビット線ｂｌｘ＿ｂに接続する第１１のトランジスタＴｒ１２と、ビット線ｂｌ＿ｂに接続する第１２のトランジスタＴｒ９とを有する。ＰＣＸ＿ＢＬは、ビット線初期化信号ＰＣＸ＿ＢＬは、初期化回路８Ａ，８Ｂに入力し、ＰＣＸ＿ＢＬ＝Ｌｏｗレベルでビット線ｂｌｘ＿ａ，ｂｌｘ＿ｂ，ｂｌ＿ａ，ｂｌ＿ｂを初期化する。
【００３６】
リード回路６は、読み出しイネーブル信号ＲＥＸで動作する第１３のトランジスタＴｒ１７と第１４のトランジスタＴｒ１３と、メモリセルからのビット線ｂｌ＿ａ，ｂｌ＿ｂに接続する第１５のトランジスタＴｒ１５と第１６のトランジスタＴｒ１６と、出力用トランジスタＴｒ１４とを有する。又、初期化回路９は、ＲＤ初期化信号ＰＣＸ＿ＲＤにより、出力トランジスタＴｒ１４のリードデータＲＤをＨｉｇｈレベルに初期化する第１７のトランジスタをＴｒ有する。
【００３７】
このリード回路６は、シングルエンド型入力回路と呼ばれる回路である。即ち、リード回路６は、ＲＤ初期化信号ＰＣＸ＿ＲＤによりリードデータ線ＲＤをＨｉｇｈにチャージしておく。メモリセルからのビット線ｂｌ＿ａ，ｂｌ＿ｂの読み出しデータがＬｏｗである場合に、第１５のトランジスタＴｒ１５と第１６のトランジスタＴｒ１６のゲートがオンし、出力トランジスタＴｒ１４のゲートにＨｉｇｈを印加する。これにより、リードデータ線ＲＤをＬｏｗ（Ｇｎｄ）に落として、メモリ読み出し結果と同じ値とする。
【００３８】
一方、図３に示すように、本実施の形態では、一方のビット線ｂｌｘ＿ａとｂｌｘ＿ｂを共通接続した。図３において、この共通接続したビット線をｂｌｘで示し、図４で示したものと同一のものは、同一の記号で示してある。
【００３９】
共通接続したビット線ｂｌｘにより、ビット線ｂｌｘに接続するライト回路５内のライトデータ（ＷＤ，ＷＤＸ)出力用トランジスタは、トランジスタＴｒ５で構成できる。即ち、図４に示した２つの出力用トランジスタＴｒ５、Ｔｒ１１を、１つのトランジスタＴｒ５に置き換えることができる。又、ビット線ｂｌｘに接続する書込み支援用のトランジスタは、トランジスタＴｒ７で構成できる。即ち、図４に示した２つの書き込み支援用トランジスタＴｒ７、Ｔｒ１０を、１つのトランジスタＴｒ７に置き換えることができる。
【００４０】
更に、一対のビット線初期化回路８Ａ，８Ｂの初期化用トランジスタは、ビット線が分割されていない側ｂｌｘでは、１個のトランジスタＴｒ１で構成できる。尚、他の構成は、図４と同一である。
【００４１】
この様に書込み動作にのみ使用するビット線ｂｌｘを共通化する事で、読出し性能を損なう事無く、リードライト回路を構成するトランジスタ数を３個削減できる。即ち、リードライト回路３のトランジスタ数を１７％（３／１７個）削減できる。この削減効果は、サブアレイ２Ａ，２Ｂの分割数及びメモリ回路のデータ幅に比例する。
【００４２】
又、リード回路をシングルエンド型入力回路で構成したので、差動アンプに比較して、小型に構成できる。更に、シングルエンド型回路は、イネーブル等のタイミングが必要なく、タイミング生成回路を省略できる。
【００４３】
（メモリ回路のリード／ライト動作）
図５は、本実施の形態のライト動作の説明図である。図６は、本実施の形態のリード動作の説明図である。図７は、本実施の形態のリード／ライト動作のタイムチャート図である。図８は、比較例のリード／ライト動作のタイムチャート図である。尚、図７及び図８は、ワード選択新号ＷＬ［３１］がワード３１を選択した場合のリード／ライト動作を示す。
【００４４】
図７及び図８を参照して、図５のライト動作を説明する。制御回路１０は、メモリ回路７の外部からの制御信号（ライト）に基づいて、ライト動作の制御タイミング信号（デコーダ制御信号ＳＧ１、ライト回路制御信号ＳＧ２、入出力回路制御信号ＳＧ３)を生成し、伝送する。デコーダ回路１２は、制御回路１０からのデコード制御信号ＳＧ１に応じて、外部から入力されたアドレスをデコードする。そして、デコード回路１２は、デコード結果からワード選択信号ＳＧ４をイネーブルにし、記憶回路１４にワード選択信号ＳＧ４（ＷＬ）を伝送する。
【００４５】
入出力回路１８は、ライトデータ（図５中の入力データ）を受け、ライトイネーブル信号ＷＥ、ライトデータＷＤ，ＷＤＸをリードライト回路３に伝送する。リードライト回路３は、デコーダ回路１２から出力されたワード選択信号ＳＧ４で選ばれたメモリセルに対し、ライトイネーブル信号ＷＥ、ライトデータＷＤ，ＷＤＸによって、書き込み動作を行なう。
【００４６】
図７及び図８の書き込み動作サイクルに示すように、ライトイネーブル信号ＷＥがＨｉｇｈとなることにより、ビット線ｂｌｘにライトデータＷＤ（ＷＤＸ）が出力される（タイミングｔ１）。そして、ライトイネーブル信号ＷＥがＬｏｗとなり、メモリセルを選択するワード線が非選択になる（タイミングｔ３）。
【００４７】
メモリセルへの書き込み動作期間は、ビット線ｂｌｘにライトデータＷＤ（ＷＤＸ）が出力されたタイミングｔ１から、メモリセルを選択するワード線が非選択になるタイミングｔ３までの期間である。
【００４８】
本実施の形態では、従来例に対して一方のビット線ｂｌｘの配線長が長くなるため、ビット線への書き込みデータの出力変化（立下り）が、図８の従来例の場合より遅くなる。しかし、メモリセルへの書込み期間は十分にマージンがあるため、メモリセルへの書き込みには直接影響しない。
【００４９】
次に、図７及び図８を参照して、図６のリード動作を説明する。制御回路１０は、メモリ回路７の外部からの制御信号（リード）に基づいて、リード動作の制御タイミング信号（デコーダ制御信号ＳＧ１、ライト回路制御信号ＳＧ２、入出力回路制御信号ＳＧ３)を生成し、伝送する。デコーダ回路１２は、制御回路１０からのデコード制御信号ＳＧ１に応じて、外部から入力されたアドレスをデコードする。そして、デコード回路１２は、デコード結果からワード選択信号ＳＧ４をイネーブルにし、記憶回路１４にワード選択信号ＳＧ４（ＷＬ）を伝送する。
【００５０】
リードライト回路３は、デコーダ回路１２から出力されたワード選択信号ＳＧ４で選ばれたメモリセルに対し、リードイネーブル信号ＲＥＸによって、読出し動作を行う。入出力回路１８は、制御信号ＳＧ３により、リードデータを受け、外部に伝送する。
【００５１】
図７及び図８の読み出し動作サイクルに示すように、ライトイネーブル信号ＷＥがＬｏｗであり、初期化信号ＰＣＸ＿ＲＤがＨｉｇｈとなり、ワード選択信号ＷＬ［３１］が供給されることにより（タイミングｔ４）、ビット線ｂｌ＿ａを介し、メモリセルからデータが読みだされる（タイミングｔ５）。ＲＤ初期化信号ＰＣＸ＿ＲＤによりリードデータ線ＲＤをＨｉｇｈにチャージされており、メモリセルからのビット線ｂｌ＿ａの読み出しデータがＬｏｗである場合に、第１５のトランジスタＴｒ１５のゲートがオンし、出力トランジスタＴｒ１４のゲートにＨｉｇｈを印加する。これにより、リードデータ線ＲＤをＬｏｗ（Ｇｎｄ）に落として、メモリ読み出し結果がリードデータＲＤとして出力される（タイミングｔ６）。
【００５２】
メモリセルの読み出し動作期間は、ワード選択信号が出力されたタイミングｔ４から、初期化信号ＰＣＸ＿ＢＬがＬｏｗになるタイミングｔ７までの期間である。本実施の形態では、従来リード動作は、従来と変わりがないため、メモリセルの読み出しの高速性を維持できる。
【００５３】
（メモリ回路の他の実施の形態）
図９乃至図１１は、メモリ回路の他の実施の形態のブロック図である。図９乃至図１１において、図１乃至図４で説明したものと同一のものは、同一の記号で示す。図９は、メモリセルアレイを２分割したメモリ回路を示す。図１０は、メモリセルアレイを４分割したメモリ回路を示す。図１１は、メモリセルアレイを８分割したメモリ回路を示す。図９乃至図１１に示すように、メモリセルアレイの分割数を増加すると、ビット線もそれだけ短くなり、高速なメモリアクセスが可能となる。一方、メモリセルアレイの分割数が増加すると、それだけリードライト回路が増加し、メモリ回路の面積が増加する。
【００５４】
本実施の形態では、リードライト回路のトランジスタの数を削減できるため、リードライト回路の占める面積を小さくでき、メモリ回路の面積の増加を最小限にできる。又、リードライト回路の面積が小さいため、図１０及び図１１に示すように、各リードライト回路３から入出力回路１８への信号線ＳＧ５，ＳＧ６の配線長を短くできる。このため、サブアレイと入出力回路間の配線長を短くでき、メモリ入出力の高速性を向上できる。
【００５５】
（他の実施の形態）
前述の実施の形態では、メモリ回路をＳＲＡＭで説明したが、ＤＲＡＭや他の不揮発性メモリにも適用できる。又、メモリセルアレイの分割数は、複数であれば、良い。更に、リード回路をシングルエンド型入力回路で構成したが、差動アンプ等の他の回路で構成できる。
【００５６】
以上、本発明を実施の形態により説明したが、本発明の趣旨の範囲内において、本発明は、種々の変形が可能であり、本発明の範囲からこれらを排除するものではない。
【産業上の利用可能性】
【００５７】
分割されて複数メモリセルアレイにデータをライトするライト回路が、ビット線ｂｌｘへのライトデータ出力を1系統としたため、２つのライト回路を使用するのに対して、回路構成を簡略化する事が可能である。ライト回路のみに接続されているビット線ｂｌｘを接続するため、リード用のビット線の負荷は変化しない。その結果、ビット線分割によるメモリセルからのデータ読み出しの高速性は確保できる。このため、ビット線分割による高速化を図りつつ、ビット線分割に伴うメモリ回路の面積増加を、従来より減少する事ができる。従って、メモリ回路全体のサイズ増加を極力抑える事が可能となる。
【符号の説明】
【００５８】
１  サブブロック
２Ａ，２Ｂ  メモリセルアレイ
３  メモリ制御回路
４０〜４Ｎ  メモリセル
５  ライト回路
６  リード回路
ｂｌｘ  一方のビット線
ｂｌ＿ａ，ｂｌ＿ｂ  他方のビット線
１０  制御回路
１２  デコーダ回路
１４  記憶回路
１８  入出力回路
【図１】
2012020502.tif 000003
【図２】
2012020502.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成25年3月18日(2013.3.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
各々複数のメモリセルを含む複数のメモリセルアレイを有するメモリのリード及びライトを制御するメモリ制御回路であって、
第１のメモリセルアレイに含まれる前記複数のメモリセルと第１及び第２のビット線で接続され、第２のメモリセルアレイに含まれる前記複数のメモリセルと第１及び第３のビット線で接続され、前記第１及び第２のメモリセルアレイのいずれかにデータをライトするライト回路と、
前記第１のメモリセルアレイに含まれる前記複数のメモリセルと前記第２のビット線で接続され、前記第２のメモリセルアレイに含まれる前記複数のメモリセルと前記第３のビット線で接続され、前記第１のメモリセルアレイ又は前記第２のメモリセルアレイに含まれるメモリセルのデータをリードするリード回路とを有し、
前記ライト回路に接続する第１のビット線が、前記第１及び第２のメモリセルアレイに共通に接続された
ことを特徴とするメモリ制御回路。
【請求項２】
請求項１に記載のメモリ制御回路であって、
前記ライト回路は、前記第１のビット線を介し、前記第１及び第２のメモリセルアレイへのライト制御信号を出力する共通のトランジスタを有する
ことを特徴とするメモリ制御回路。
【請求項３】
請求項１又は２のいずれか一つに記載のメモリ制御回路であって、
前記第１のビット線を初期化する共通の初期化回路を更に有する
ことを特徴とするメモリ制御回路
【請求項４】
メモリ回路であって、
各々複数のメモリセルを含む分割された複数のメモリセルアレイと、
第１のメモリセルアレイに含まれる前記複数のメモリセルと第１及び第２のビット線で接続され、第２のメモリセルアレイに含まれる前記複数のメモリセルと第１及び第３のビット線で接続され、前記第１及び第２のメモリセルアレイのいずれかにデータをライトするライト回路と、
前記第１のメモリセルアレイに含まれる前記複数のメモリセルと前記第２のビット線で接続され、前記第２のメモリセルアレイに含まれる前記複数のメモリセルと前記第３のビット線で接続され、前記第１のメモリセルアレイ又は前記第２のメモリセルアレイに含まれるメモリセルのデータをリードするリード回路とを有し、
前記ライト回路に接続する第１のビット線が、前記第１及び第２のメモリセルアレイに共通に接続された
ことを特徴とするメモリ回路。
【請求項５】
請求項４に記載のメモリ回路であって、
前記ライト回路は、前記第１のビット線を介し、前記第１及び第２のメモリセルアレイへのライト制御信号を出力する共通のトランジスタを有する
ことを特徴とするメモリ回路。
【国際調査報告】
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