(57)【要約】  半導体素子１００は、基板１０１の主面上に配置され、第１導電型のボディ領域１０５と、第２導電型のドリフト領域１０７とを有する炭化珪素層１０２と、炭化珪素層１０２の表面におけるボディ領域１０５およびドリフト領域１０７の上に配置された、炭化珪素からなる第２導電型のチャネル層１１５と、チャネル層１１５上に配置されたゲート絶縁膜１１１と、ゲート絶縁膜１１１によって炭化珪素層１０２と絶縁されたゲート電極１１３と、炭化珪素層１０２上に設けられたソース電極１１６と、基板１０１の裏面に設けられたドレイン電極１１４とを備え、ソース電極１１６は、ボディ領域１０５およびチャネル層１１５と接しており、炭化珪素層１０２のうちソース電極１１６と接する面の第２導電型の不純物濃度は、チャネル層１１５の第２導電型の不純物濃度以下である。これにより、低損失でスイッチング特性に優れた炭化珪素半導体素子を提供できる。
2011061918.tif 000002
【特許請求の範囲】
【請求項１】
主面および裏面を有する基板と、
前記基板の前記主面上に配置された炭化珪素層であって、前記炭化珪素層の表面領域に配置された第１導電型のボディ領域と、第２導電型のドリフト領域とを有する、炭化珪素層と、
前記炭化珪素層の表面における前記ボディ領域および前記ドリフト領域の上に配置された、炭化珪素から構成される第２導電型のチャネル層と、
前記チャネル層上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜によって前記炭化珪素層と絶縁されたゲート電極と、
前記炭化珪素層上に設けられたソース電極と、
前記基板の前記裏面に設けられたドレイン電極と
を備え、
前記ソース電極は、前記ボディ領域および前記チャネル層と接しており、
前記炭化珪素層のうち前記ソース電極と接する面の第２導電型の不純物濃度は、前記チャネル層の第２導電型の不純物濃度以下である半導体素子。
【請求項２】
前記ソース電極の端部は、前記ボディ領域と接している請求項１に記載の半導体素子。
【請求項３】
前記ソース電極は、前記チャネル層の側壁と接している請求項１または２に記載の半導体素子。
【請求項４】
前記炭化珪素層は、第２導電型のソース領域を有していない請求項１から３のいずれかに記載の半導体素子。
【請求項５】
前記ソース電極は、前記チャネル層よりも高い濃度で第２導電型の不純物を含む半導体領域と接していない請求項１から４のいずれかに記載の半導体素子。
【請求項６】
前記チャネル層は、前記ボディ領域と接し、かつ、前記ゲート電極の下に位置するチャネル形成領域を有しており、前記ソース電極は、前記チャネル形成領域と接している請求項１から５のいずれかに記載の半導体素子。
【請求項７】
前記ソース電極は金属シリサイドを含み、前記基板の前記主面から前記金属シリサイドの上面までの高さは、前記基板の前記主面から前記ゲート絶縁膜の下面までの高さ以下である請求項１から６のいずれかに記載の半導体素子。
【請求項８】
前記炭化珪素層は、前記ボディ領域内に配置され、前記ボディ領域よりも高い濃度で第１導電型の不純物を含み、かつ、前記ボディ領域に電気的に接続されたコンタクト領域をさらに有し、
前記ソース電極は前記コンタクト領域と接している請求項１から７のいずれかに記載の半導体素子。
【請求項９】
前記チャネル層は、前記ボディ領域と接し、かつ、前記ゲート電極の下に位置するチャネル形成領域を有しており、
前記基板の前記主面に平行な面において、前記チャネル形成領域の前記コンタクト領域側の端部と前記コンタクト領域の前記チャネル層側の端部との間の距離Ｄは、１００ｎｍ以上５００ｎｍ未満である請求項８に記載の半導体素子。
【請求項１０】
前記ソース電極は、ニッケル、チタンおよびアルミニウムのうち少なくとも１つの金属を含む請求項１から９のいずれかに記載の半導体素子。
【請求項１１】
主面上に第２導電型の炭化珪素層が形成された基板を用意する工程と、
前記炭化珪素層に第１導電型の不純物をイオン注入することにより、第１導電型のボディ領域を形成し、前記炭化珪素層のうち前記ボディ領域が形成されなかった領域は第２導電型のドリフト領域となる工程と、
前記ボディ領域の一部および前記ドリフト領域上に、炭化珪素から構成される第２導電型のチャネル層と、ゲート絶縁膜と、ゲート電極とをこの順で形成する工程と、
前記ゲート絶縁膜および前記ゲート電極を覆う保護膜を形成する工程と、
前記保護膜が形成された前記炭化珪素層の表面に、前記チャネル層の側壁および前記ボディ領域と接するように金属膜を形成する工程と、
前記金属膜の金属と、前記チャネル層および前記ボディ領域の炭化珪素とを反応させることにより、金属シリサイドを含むソース電極を得る工程と
を包含し、
前記炭化珪素層のうち前記ソース電極と接する面の第２導電型の不純物濃度は、前記チャネル層の第２導電型の不純物濃度以下である半導体素子の製造方法。
【請求項１２】
前記ボディ領域の内部に、前記ボディ領域よりも高い濃度で第１導電型の不純物を含むコンタクト領域を形成する工程をさらに包含し、
前記金属膜を形成する工程において、前記金属膜が前記コンタクト領域とも接するように形成される請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記チャネル層は、前記ボディ領域と接し、かつ、前記ゲート電極の下に位置するチャネル形成領域を有しており、
前記基板の前記主面に平行な面において、前記チャネル形成領域の前記コンタクト領域側の端部と前記コンタクト領域の前記チャネル層側の端部との間の距離Ｄは、１００ｎｍ以上５００ｎｍ未満である請求項１２に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素を用いた半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きく、絶縁破壊電界強度が高い等の優れた物性を有することから、次世代の低損失パワーデバイス等へ応用されることが期待される半導体材料である。炭化珪素は、立方晶系の３Ｃ−ＳｉＣや六方晶系の６Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ等、多くのポリタイプを有する。この中で、実用的な炭化珪素半導体素子を作製するために一般的に使用されているポリタイプは４Ｈ−ＳｉＣである。【０００３】
金属−絶縁体−半導体電界効果型トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）などの炭化珪素半導体素子を作製する際には、通常、ｃ軸の結晶軸に対し垂直な（０００１）Ｓｉ面にほぼ一致する面を主面とする４Ｈ−ＳｉＣ基板が用いられる。４Ｈ−ＳｉＣ基板（以下、単に「ＳｉＣ基板」という）上には、炭化珪素半導体素子の活性領域となるエピタキシャル成長層が形成される。エピタキシャル成長層のうち選択された領域には、作製しようとする半導体素子の種類に応じて、導電型やキャリア濃度が制御された不純物ドープ層がイオン注入等により形成される。不純物ドープ層は、例えばＭＩＳＦＥＴではｐ型のボディ領域（ウェル領域）１０５やｎ＋ソース領域として機能する。【０００４】
ＳｉＣを用いたＭＩＳＦＥＴ（ＳｉＣ−ＭＩＳＦＥＴ）の構造は、例えば特許文献１に提案されている。【０００５】
図８（ａ）は、ＳｉＣを用いた従来の縦型ＭＩＳＦＥＴの一部を示す模式的な平面図であり、図８（ｂ）は、図８（ａ）のＩ−Ｉ’線に沿った断面図である。【０００６】
図８（ａ）からわかるように、縦型ＭＩＳＦＥＴ４００は、典型的には２次元に配列された複数のユニットセル４００Ｕを備えている。図８（ｂ）は、隣接する２つのユニットセル４００Ｕの一部を示している。【０００７】
縦型ＭＩＳＦＥＴのユニットセル４００Ｕは、低抵抗のｎ型ＳｉＣ基板４０１の主面上に形成された炭化珪素エピタキシャル層４０２と、炭化珪素エピタキシャル層４０２の上に形成されたチャネル層４０７と、チャネル層４０７の上にゲート絶縁膜４１１を介して設けられたゲート電極４１３と、炭化珪素エピタキシャル層４０２の表面に接するソース電極４１２と、ＳｉＣ基板４０１の裏面上に設けられたドレイン電極４１４とを備えている。【０００８】
炭化珪素エピタキシャル層４０２は、ＳｉＣ基板４０１の導電型と異なる導電型（ここではｐ型）を有するボディ領域（ウェル領域）４０５と、炭化珪素エピタキシャル層４０２のうちボディ領域４０５が形成されていない部分から構成されるドリフト領域４０２ｄとを有している。炭化珪素エピタキシャル層４０２は、例えば、ＳｉＣ基板４０１よりも低濃度でｎ型不純物を含むｎ−型の炭化珪素層である。炭化珪素エピタキシャル層４０２は、ｎ型の伝導性を示すドーパントを供給しながら、炭化珪素をエピタキシャル成長させることによって形成される。【０００９】
ボディ領域４０５の内部には、高濃度でｎ型不純物を含むｎ＋型のソース領域４１６、および、ボディ領域４０５よりも高い濃度でｐ型不純物を含むｐ＋型のコンタクト領域４０９が形成されている。ボディ領域４０５、ソース領域４１６およびコンタクト領域４０９は、炭化珪素エピタキシャル層４０２に対して不純物を注入する工程と、炭化珪素エピタキシャル層４０２に注入された不純物を活性化させる高温熱処理（活性化アニール）工程とによって形成される。具体的には、炭化珪素エピタキシャル層４０２に、ｐ型ドーパントとなる不純物（例えばＡｌ）をイオン注入することによりボディ領域となるｐ型不純物注入領域を形成する。次に、上記ｐ型不純物注入領域の一部分にｎ型ドーパントとなる不純物（例えば窒素）及びｐ型ドーパントとなる不純物をイオン注入することにより、それぞれ、ソース領域となるｎ型不純物注入領域およびコンタクト領域となる高濃度ｐ型不純物領域を形成する。この後、活性化アニールを行うことにより、ｎ型不純物注入領域および高濃度ｐ型不純物領域から、それぞれ、ソース領域４０８およびコンタクト領域４０９を得る。また、ｐ型不純物注入領域のうちソース領域にもコンタクト領域にもならなかった領域がボディ領域４０５となる。【００１０】
ソース領域４１６とドリフト領域４０２ｄとは、チャネル層４０７を介して接続されている。チャネル層４０７は、例えば、炭化珪素エピタキシャル層４０２の上に、ｎ型ドーパントを供給しながら炭化珪素をエピタキシャル成長させることによって形成できる。あるいは、エピタキシャル成長させた４Ｈ−ＳｉＣ層に、ｎ型ドーパントとなる不純物のイオンを注入することによって形成できる。【００１１】
ソース電極４１２は、コンタクト領域４０９およびソース領域４１６とオーミック接触を形成している。従って、ボディ領域４０５は、コンタクト領域４０９を介してソース電極４１２と電気的に接続される。ソース電極４１２は、炭化珪素エピタキシャル層４０２におけるソース領域４１６およびコンタクト領域４０９の上に例えば導電材料（Ｎｉ）層を形成した後、高温で熱処理することによって形成できる。【００１２】
ゲート絶縁膜４１１は、例えばチャネル層４０７の表面を熱酸化することによって形成された熱酸化膜（ＳｉＯ２膜）である。ゲート電極４１３は、例えば導電性のポリシリコンを用いて形成されている。【００１３】
図８（ａ）および（ｂ）に示すＳｉＣ−ＭＩＳＦＥＴでは、ゲート電極４１３に印加する電圧により、ゲート絶縁膜４１１を介してゲート電極４１３の下にあるチャネル層４０７に電流を流すことができる。そのため、ドレイン電極４１４からの電流（ドレイン電流）は、ＳｉＣ基板４０１、ドリフト領域４０２ｄ、チャネル層４０７およびソース領域４１６を通ってソース電極４１２へ流れる（オン状態）。【００１４】
ＳｉＣ−ＭＩＳＦＥＴでは、ソース電極は、通常はコンタクト領域およびソース領域に対してオーミック接触するオーミック電極である。例えば特許文献２には、コンタクト抵抗の低いオーミック電極を形成する方法が提案されている。【００１５】
一方、特許文献３は、ソース領域を有しないＳｉＣ−ＭＩＳＦＥＴを開示している。図９は、特許文献３に開示されたＳｉＣ−ＭＩＳＦＥＴの一部を示す拡大断面図である。簡単のため、図８と同様の構成要素には同じ参照符号を付し、説明を省略する。【００１６】
図９に示すＳｉＣ−ＭＩＳＦＥＴでは、炭化珪素エピタキシャル層４０２上に、ｎ型不純物を含むδドープ層４０７ｂとｎ型不純物を含まないアンドープ層４０７ａとを交互に積層した構造（デルタドープ構造）を有するチャネル層４０７が形成されている。ソース電極（シリサイド層）４１２は、デルタドープ構造を有するチャネル層４０７と、ｐ型コンタクト領域４０９とに接している。【００１７】
このＳｉＣ−ＭＩＳＦＥＴでは、ソース電極４１２は、ニッケルなどの金属をチャネル層４０７上に蒸着した後、熱処理することによって形成される。この熱処理において、蒸着された金属は、チャネル層４０７内を縦方向（厚さ方向）に拡散する。これにより、コンタクト領域４０９と接するソース電極４１２が得ることができる。【００１８】
また、特許文献４には、チャネル層に開口部を形成し、その開口部内にオーミック電極（ソース電極）を形成する方法が開示されている（特許文献４の図７）。【００１９】
図１０は、特許文献４に開示されたＳｉＣ−ＭＩＳＦＥＴの一部を示す拡大断面図である。簡単のため、図８と同様の構成要素には同じ参照符号を付し、説明を省略する。【００２０】
図１０に示すＳｉＣ−ＭＩＳＦＥＴは次のようにして形成される。まず、ボディ領域４０５およびソース領域４１６を含む炭化珪素エピタキシャル層４０２上にチャネル層４０７および層間絶縁膜４３０を形成する。次いで、エッチングにより、層間絶縁膜４３０、チャネル層４０７およびソース領域４１６に開口部を形成する。開口部内にアルミニウム合金を蒸着させて、ソース領域４１６およびボディ領域４０５に接するオーミック電極（ソース電極）４１２を得る。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開平１０−３０８５１０号公報
【特許文献２】特開２００２−７５９０９号公報
【特許文献３】特開２００４−９６０６１号公報
【特許文献４】特開平１１−０６８０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
本発明者らが検討したところ、特許文献１〜５に開示されるような従来のＳｉＣ−ＭＩＳＦＥＴでは、スイッチング速度は、ＳｉＣの物性から期待される速度よりも遅くなることが分かった。これは、後で詳述するように、ボディ領域４０５内に生じる寄生抵抗によってボディ領域４０５内に電位差が発生し、オン・オフ動作時のスイッチング特性が劣化するからと考えられる。【００２３】
本発明は、上記事情に鑑みてなされたものであり、その目的は、炭化珪素半導体素子において、オン抵抗を抑えつつ、スイッチング速度を高めることにある。
【課題を解決するための手段】
【００２４】
本発明の半導体素子は、主面および裏面を有する基板と、前記基板の前記主面上に配置された炭化珪素層であって、前記炭化珪素層の表面領域に配置された第１導電型のボディ領域と、第２導電型のドリフト領域とを有する、炭化珪素層と、前記炭化珪素層の表面における前記ボディ領域および前記ドリフト領域の上に配置された、炭化珪素から構成される第２導電型のチャネル層と、前記チャネル層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜によって前記炭化珪素層と絶縁されたゲート電極と、前記炭化珪素層上に設けられたソース電極と、前記基板の前記裏面に設けられたドレイン電極とを備え、前記ソース電極は、前記ボディ領域および前記チャネル層と接しており、前記炭化珪素層のうち前記ソース電極と接する面の第２導電型の不純物濃度は、前記チャネル層の第２導電型の不純物濃度以下である。【００２５】
本発明の半導体素子の製造方法は、主面上に第２導電型の炭化珪素層が形成された基板を用意する工程と、前記炭化珪素層に第１導電型の不純物をイオン注入することにより、第１導電型のボディ領域を形成し、前記炭化珪素層のうち前記ボディ領域が形成されなかった領域は第２導電型のドリフト領域となる工程と、前記ボディ領域の一部および前記ドリフト領域上に、炭化珪素から構成される第２導電型のチャネル層と、ゲート絶縁膜と、ゲート電極とをこの順で形成する工程と、前記ゲート絶縁膜および前記ゲート電極を覆う保護膜を形成する工程と、前記保護膜が形成された前記炭化珪素層の表面に、前記チャネル層の側壁および前記ボディ領域と接するように金属膜を形成する工程と、前記金属膜の金属と、前記チャネル層および前記ボディ領域の炭化珪素とを反応させることにより、金属シリサイドを含むソース電極を得る工程とを包含し、前記炭化珪素層のうち前記ソース電極と接する面の第２導電型の不純物濃度は、前記チャネル層の第２導電型の不純物濃度以下である。
【発明の効果】
【００２６】
本発明の炭化珪素を用いた半導体素子では、チャネル層とソース電極とが接しているので、チャネル層とソース電極とを接続するための高濃度の第２導電型の領域（ソース領域）を形成する必要がなく、ソース電極と接する面の第２導電型の不純物濃度はチャネル層の第２導電型の不純物濃度以下に設定されている。このように、第１導電型のボディ領域内に高濃度の第２導電型不純物領域が形成されていないため、ボディ領域と高濃度の第２導電型領域とのＰＮ接合からの空乏層によってボディ領域内に生じる寄生抵抗をなくすことができる。また、ボディ領域と接するようにソース電極を設けることにより、オン抵抗を増大させることなく、寄生抵抗を抑えることができる。従って、低損失で、スイッチング速度の高い半導体素子を提供できる。【００２７】
特に、チャネル層（チャネル形成領域）の近傍で、ボディ領域とソース電極とを接触させることが好ましい。これにより、チャネル層近傍のボディ領域の電位を安定化させることができるので、より効果的に寄生抵抗を低減できる。【００２８】
また、本発明の製造方法によると、プロセスを複雑にすることなく、上記半導体素子を製造することができる。
【図面の簡単な説明】
【００２９】
【図１】（ａ）〜（ｃ）は、本発明による第１の実施形態の半導体素子を説明する模式図であり、（ａ）は、隣接する２つのユニットセルの一部を示す断面図であり、（ｂ）は、ユニットセルの炭化珪素層表面を示す平面図であり、（ｃ）は、半導体素子における複数のユニットセルの配列状態を説明するための平面図である。
【図２】第１の実施形態における他の半導体素子のユニットセルの配列状態を説明するための平面図である。
【図３】（ａ）〜（ｄ）は、本発明による第１の実施形態の半導体素子の製造方法を説明するための工程断面図である。
【図４】（ａ）および（ｂ）は、本発明による第１の実施形態の半導体素子の製造方法を説明するための工程断面図である。
【図５】本発明による第１の実施形態の他の半導体素子の模式的な断面図である。
【図６】（ａ）〜（ｃ）は、それぞれ、比較例１、実施例１および実施例２の半導体素子を示す断面図である。
【図７】（ａ）および（ｂ）は、それぞれ、四角形状（正方形状）のユニットセルおよびストライプ状のユニットセルの場合の、ボディ領域およびソース領域の「端部」の定義を説明するための平面図である。
【図８】（ａ）および（ｂ）は、ＳｉＣを用いた従来の縦型ＭＩＳＦＥＴを説明するための模式図であり、（ａ）は、従来の縦型ＭＩＳＦＥＴの炭化珪素エピタキシャル層表面を示す平面図であり、（ｂ）は、（ａ）のＩ−Ｉ’線に沿った断面図である。
【図９】特許文献３に開示されたＳｉＣ−ＭＩＳＦＥＴの一部を示す拡大断面図である。
【図１０】特許文献４に開示されたＳｉＣ−ＭＩＳＦＥＴを示す断面図である。
【発明を実施するための形態】
【００３０】
前述したように、従来のＭＩＳＦＥＴでは、高いスイッチング特性を実現することが困難である。この理由として、ボディ領域４０５内に寄生抵抗が生じるからであると考えられる。本発明者は、寄生抵抗が生じる要因について検討を重ね、以下のような知見を得た。
【００３１】
図８に示すＳｉＣ−ＭＩＳＦＥＴでは、ボディ領域４０５と接するようにソース領域４１６が配置されている。このため、ボディ領域４０５とソース領域４１６とのＰＮ接合によって、ボディ領域４０５内に空乏層が形成されることによる抵抗成分が生じる。この抵抗成分（寄生抵抗）によって、ボディ領域４０５内で電位差が発生し、オン・オフ動作時のスイッチング特性が劣化するという問題がある。特許文献２、４および５に開示されたＭＩＳＦＥＴでも、同様に、ソース領域とボディ領域との接合面から生じる空乏層に起因して高いスイッチング特性が得られない可能性がある。
【００３２】
これに対し、図９に示す特許文献３の構造によると、ソース領域が形成されていないので、ソース領域４１６とボディ領域４０５とのＰＮ接合による空乏層は生じない。
【００３３】
しかしながら、特許文献３のＭＩＳＦＥＴでは、ボディ領域４０５はソース電極と接していないので、ボディ領域４０５の電位が不安定となり、ボディ領域４０５内に電位差が生じやすい。電位差が生じると寄生抵抗が高くなる。さらに、ゲート絶縁膜４１１とソース電極４１２との間に間隔が空いているために、ゲート電極４１３にバイアスが印加されたオン状態の場合でも、ゲート絶縁膜４１１とソース電極４１２との間のチャネル層４０７内にボディ領域４０５側から伸びた空乏層が形成されてしまう場合がある。このため、空乏層が抵抗成分となり、オン抵抗が高くなる可能性がある。
【００３４】
また、図８に示す従来のＭＩＳＦＥＴによると、以下のような理由でボディ領域４０５内の寄生抵抗がさらに増大するおそれもある。
【００３５】
ＳｉＣはバンドギャップが大きいので、特にｐ型の伝導性のコンタクト領域４０９とソース電極４１２とのコンタクト抵抗が高いという問題がある。ｐ型コンタクト領域４０９のコンタクト抵抗が高いと、ボディ領域４０５が基準電位に完全に固定されずに寄生抵抗が発生する。
【００３６】
また、基板４０１に平行な面内において、コンタクト領域４０９と、チャネル層４０７のうちチャネルが形成される部分（この例では、チャネル層４０７のうちボディ領域４０５と接し、かつ、ゲート電極４１３の下に位置する部分、以下、「チャネル形成領域」と称する）４０７ｃとの間の距離Ｄに応じて、ボディ領域４０５内に寄生抵抗が生じる。図８に示す構造によると、距離Ｄは、基板４０１に垂直な断面において、ソース領域４１６のコンタクト領域側の端部とボディ領域側の端部との距離（ソース領域４１６の幅）と略等しくなる。
【００３７】
なお、距離Ｄは、コンタクト領域４０９を有する半導体素子の場合、基板４０１に平行な面内において、チャネル形成領域４０７ｃのコンタクト領域側の端部と、コンタクト領域４０９のチャネル層側の端部との間の距離を指す。半導体素子がコンタクト領域４０９を有していない場合には、距離Ｄは、ボディ領域４０５のうちソース電極４１２と接している領域とチャネル形成領域４０７ｃとの距離を指す。何れの場合でも、距離Ｄに応じてボディ領域４０５内に寄生抵抗が生じる。
【００３８】
これに対し、例えば特許文献２は、炭化珪素を用いた半導体素子において、ｐ型のＳｉＣ領域とオーミック電極とのコンタクト抵抗を低減させることを目的として、ｐ型コンタクト領域のキャリア濃度を１×１０１８ｃｍ−３以上に設定し、オーミック電極の金属としてＡｌＴｉを用いることを提案している。特許文献２の方法によると、ｐ型コンタクト領域とオーミック電極とのコンタクト抵抗を従来よりも低減できる。しかしながら、ボディ領域４０５内に、距離Ｄに応じて生じる寄生抵抗を低減することはできない。
【００３９】
特許文献４でも、同様に、ボディ領域４０５のうちソース電極４１２と接している領域とチャネル形成領域４０７ｃとの距離Ｄに応じて、寄生抵抗が生じ得る。距離Ｄはソース領域の幅と略等しい。
【００４０】
また、特許文献３では、ソース領域が形成されていないため特許文献１、２、４および５よりは距離Ｄを短くすることは可能である。しかしながら、ソース電極４１２を形成するための金属が、熱処理によって拡散してゲート絶縁膜４１１と接触することを防止するために、コンタクト領域４０９とゲート絶縁膜４１１との間に所定の間隔を設定している。このため、距離Ｄに応じて生じる寄生抵抗を大幅に低減することは難しい。
【００４１】
このように、従来の半導体素子によると、ボディ領域４０５内に生じる寄生抵抗を十分に低減することは困難である。このため、チャネル層４０７の近傍のボディ領域４０５を基準電位に固定することが困難となる。ボディ領域４０５内で電位差を生じると、ソース領域４１６、ボディ領域４０５、およびドリフト領域４０２ｄからなる寄生バイポーラトランジスタがＯＮとなる場合がある。この結果、ＭＩＳＦＥＴはＯＦＦ状態であるにもかかわらず、寄生バイポーラトランジスタに電流が過渡的に流れるために、オン・オフ動作時のスイッチング特性が劣化（遅延）するおそれがある。
【００４２】
本発明者は、上記の知見に基づいて、ボディ領域内に生じる寄生抵抗を効果的に低減し得る構成を見出し、本願発明に至った。
【００４３】
（第１の実施形態）
以下、図面を参照しながら、本発明による半導体素子の第１の実施形態を説明する。本実施形態の半導体素子は、蓄積チャネル構造を有する縦型のＳｉＣ−ＭＩＳＦＥＴである。
【００４４】
図１（ａ）は、本実施形態における半導体素子１００を示す模式的な断面図であり、半導体素子における隣接する２つのユニットセルの一部を示している。図１（ｂ）は、半導体素子における１個のユニットセルの上面図である。図１（ｃ）は、複数のユニットセルの配列状態の一例を示す平面図である。
【００４５】
図１に示す例では、ユニットセル１００Ｕは、それぞれ、略長方形（または正方形）の平面形状を有しており、ｘ方向およびそれに垂直なｙ方向に二次元的に配置されている。なお、各ユニットセル１００Ｕは、例えば図２に示すように一方向（例えばｙ方向）に延びるストライプ状の平面形状を有していてもよい。図１（ｃ）において、ユニットセルのｘ方向およびｙ方向における繰り返し単位（ユニットセルのｘ、ｙ方向に沿った長さ）をＰｘ、Ｐｙとし、図２において、ユニットセルのｘ方向およびｙ方向における繰り返し単位をＱｘ、Ｑｙとする。Ｐｘ、Ｐｙ、Ｑｘは３〜２０μｍ、好適には５〜１５μｍである。Ｑｙは、Ｐｘ、Ｐｙ、Ｑｘよりも大きく、２０μｍ以上である。Ｑｙは、最大で、ユニットセルが集合して形成される半導体素子のチップサイズの一辺に相当する長さ（例えば５ｍｍ）になる場合もある。
【００４６】
半導体素子１００は、基板１０１、基板１０１の主面に形成された炭化珪素層１０２、炭化珪素層１０２と電気的に接続されたソース電極１１６、炭化珪素層１０２の少なくとも一部を覆うゲート電極１１３、および、基板１０１の裏面に電気的に接続されたドレイン電極１１４を備える。炭化珪素層１０２とゲート電極１１３との間には、チャネル層１１５およびゲート絶縁膜１１１がこの順で形成されている。
【００４７】
基板１０１は、低抵抗のｎ型炭化珪素基板である。本実施形態では、基板１０１として、例えば４Ｈ−ＳｉＣからなり、（０００１）Ｓｉ面より数度（オフ角）傾けてステップ密度を増大させた表面を有するオフカット基板を用いる。オフ角は、例えば２度以上６度以下である。
【００４８】
炭化珪素層１０２は、例えば、基板１０１の上に形成された炭化珪素エピタキシャル層である。炭化珪素層１０２の表面領域には、ユニットセル毎に離間して形成された複数のｐ型のボディ領域１０５が形成されている。炭化珪素層１０２のうちボディ領域１０５が形成されていない部分は、ｎ型のドリフト領域１０７を構成している。ドリフト領域１０７は、例えば、基板１０１よりも低濃度でｎ型不純物を含むｎ−型の炭化珪素層である。ボディ領域１０５の内部には、ボディ領域１０５に電気的に接続され、ボディ領域１０５よりも高い濃度でｐ型不純物を含むｐ＋型のコンタクト領域１０９が形成されている。本実施形態では、炭化珪素層１０２の主面に垂直な方向から見て、コンタクト領域１０９はボディ領域１０５の内部に配置されている。また、炭化珪素層１０２にはｎ＋型のソース領域は形成されていない。
【００４９】
チャネル層１１５は、例えば４Ｈ−ＳｉＣから構成されるｎ型のエピタキシャル層である。チャネル層１１５は、ボディ領域１０５の一部およびドリフト領域１０７の上に形成されている。また、チャネル層１１５はソース電極１１６と接しており、ソース電極１１６とドリフト領域１０７とを接続するように配置されている。本実施形態では、チャネル層１１５は、隣接する２つのボディ領域１０５の一方の端部から他方の端部へ延びており、上記２つのボディ領域１０５の表面と、その間に位置するドリフト領域１０７の表面と接している。チャネル層１１５の側壁はソース電極１１６の側壁と接している。
【００５０】
本実施形態におけるチャネル層１１５は、４Ｈ−ＳｉＣに限定されず、炭化珪素から構成されていればよい。本明細書では、「炭化珪素から構成される」とは、炭化珪素を主に含むことを意味し、炭化珪素以外にドーパントやその他の不純物を含んでいてもよい。
【００５１】
なお、ボディ領域１０５の「端部」とは、ボディ領域１０５が例えば四角形の平面形状を有する場合には、図７（ａ）に示すように、四角形の周縁部分１０５ｅを指す。また、ストライプ状の平面形状を有する場合には、図７（ｂ）に示すように、ストライプの延びる方向に沿った縁部１０５ｅを指す。言い換えると、ドリフト領域１０７と接する縁部を指す。
【００５２】
ソース電極１１６は、ｐ＋型コンタクト領域１０９とオーミック接触し、かつ、ボディ領域１０５と接している。本実施形態では、炭化珪素層１０２の主面に垂直な方向から見て、ソース電極１１６は、ボディ領域１０５の内部に、ｐ＋型コンタクト領域１０９の表面全体を覆うように配置されている。
【００５３】
本実施形態におけるソース電極１１６は、金属と炭化珪素層１０２の炭化珪素との反応によって形成される金属シリサイド層を含むことが好ましい。これにより、ソース電極１１６と炭化珪素層１０２とのコンタクト抵抗を低く抑えることができる。上記金属として、ニッケル、チタンおよびアルミニウムのうち少なくとも１つの金属を用いると、コンタクト抵抗をより効果的に低減できるので好ましい。なお、ソース電極１１６は、互いに異なる元素からなる２以上の層を含む積層構造を有していてもよい。
【００５４】
ゲート電極１１３は、ゲート絶縁膜１１１によって、炭化珪素層１０２およびチャネル層１１５から絶縁されている。ゲート電極１１３は、隣接する２つのボディ領域１０５の端部およびその間のドリフト領域１０７を覆うように配置されている。本実施形態では、基板１０１の主面の垂直方向から見て、ゲート電極１１３はチャネル層１１５と略同じか、またはチャネル層１１５よりも一回り小さい形状を有している。なお、ゲート電極１１３は、チャネル層１１５のうちボディ領域１０５上に位置する部分とオーバーラップしていればよく、その平面形状は図示する例に限定されない。
【００５５】
各ユニットセル１００Ｕにおけるソース電極１１６は、上部配線電極（図示せず）によって並列接続されている。また、上部配線電極とゲート電極１１３とは層間絶縁膜（図示せず）によって電気的に分離されている。各ユニットセル１００Ｕは、図１（ｂ）に示すように２次元的に配列され、必要に応じて配線パッドや終端構造が付加されて、半導体素子（縦型ＭＩＳＦＥＴ）１００を構成する。
【００５６】
本実施形態の縦型ＭＩＳＦＥＴ１００では、ゲート電極１１３に印加する電圧により、ゲート絶縁膜１１１を介してゲート電極１１３の下にあるチャネル層１１５に電流を流すことができる。そのため、ドレイン電極１１４からの電流（ドレイン電流）は、基板１０１、ドリフト領域１０７、チャネル層１１５を介してソース電極１１６へ流れる（オン状態）。
【００５７】
本実施形態によると、チャネル層１１５とソース電極１１６とが直接オーミック接合を形成しているので、これらを接続するためのソース領域を設ける必要がない。ここでいう「ソース領域」は、蓄積チャネル型の半導体素子の場合には、ソース電極とチャネル層との間のコンタクト抵抗を低減する目的で設けられる領域であり、ソース電極とチャネル層とを接続するように配置され、チャネル層よりも高い濃度で第２導電型の不純物を含む（すなわちチャネル層よりも低抵抗な）第２導電型の半導体領域を指す。なお、チャネル層の第２導電型の不純物濃度が深さや位置によって異なる場合には、上記「ソース領域」は、チャネル層のうちチャネル形成領域の平均の第２導電型不純物濃度よりも高い濃度で第２導電型不純物を含む領域を指す。
【００５８】
半導体素子１００では、炭化珪素層１０２にソース領域が設けられていない。従って、炭化珪素層１０２のうちソース電極１１６と接する面の第２導電型の不純物濃度は、チャネル層１１５の第２導電型の不純物濃度以下である。なお、図示する例では、炭化珪素層１０２のうちソース電極１１６と接する面は第１導電型の半導体領域（ボディ領域１０５およびコンタクト領域１０９）のみである。また、ソース電極１１６は、チャネル層１１５よりも高い濃度で第２導電型不純物を含む半導体領域と接していない。
【００５９】
本実施形態の半導体素子はソース領域を有していないので、次のようなメリットを有する。
【００６０】
ソース領域を備えた半導体素子（たとえば図８）では、ボディ領域とソース領域とのＰＮ接合から空乏層が延びるため、空乏層の厚さの分だけボディ領域の実質的な厚さが小さくなり、ソース領域の下方において、ボディ領域のシート抵抗が増加する。この結果、ボディ領域内の寄生抵抗Ｒが増加するという問題があった。これに対し、本実施形態によると、空乏層による寄生抵抗Ｒが増加をなくすことができる。この結果、ソース領域を備えた半導体素子と比べて、スイッチング速度を高めることができる。
【００６１】
ここで、ボディ領域内の寄生抵抗Ｒがスイッチング速度を低下させる理由を簡単に説明する。半導体素子（ＭＩＳＦＥＴ）のオフ状態では、隣接するボディ領域間のそれぞれからドリフト領域に延びた空乏層が繋がっている。オフ状態からオン状態に切り替える際、ボディ領域内の寄生抵抗Ｒが高いと、コンタクト領域からボディ領域の端部まで電位が伝わる速度が低く、ドリフト領域に形成されていた空乏層の縮小が遅くなる。このため、ＭＩＳＦＥＴが完全にオン状態になるまで時間がかかり、スイッチング遅延の要因となる。
【００６２】
一方、ＭＩＳＦＥＴがオン状態からオフ状態に切り替える際にも、ボディ領域の寄生抵抗Ｒが大きいと、ボディ領域の端部までコンタクト領域から電位が伝わる速度が低くなるので、ボディ領域の電位が例えば約２．７Ｖ上昇し、ソース電極、ボディ領域、ドレイ電極の間に形成される寄生バイポーラがオンするために、ドレイン電極からソース電極に電流が流れることになる。従って、ＭＩＳＦＥＴが完全にオフ状態になるまで時間がかかる。
【００６３】
なお、オン状態では、電流はドレイン電極からチャネル層を経てソース電極に流れるが、ゲート電圧の印加を停止させてオン状態からオフ状態にスイッチングする際に、ボディ領域とドリフト領域とのＰＮ接合によって構成されるボディダイオードに電流が流れる場合がある。そのような場合には、このスイッチング時に電流がボディ領域を通過することになるため、ボディ領域の寄生抵抗Ｒの影響を受けて、基準電位が変動するおそれがある。スイッチング時にゲート電圧がゼロＶまで低下する間に基準電位が変動すると、チャネル層に印加される実質的な電圧が変動してしまうので、チャネル層に流れる電流をオフにするまでの時間に遅延が発生する。
【００６４】
さらに、ソース領域を形成しないことにより、ユニットセル１００Ｕのサイズを小さく抑えることができるという効果もある。例えば図１（ｃ）に示すＰｘ、Ｐｙ、Ｑｘを５μｍ以下にできる。この結果、ユニットセル１００Ｕの充填密度を高めることができる。さらに、ソース領域を形成するためのイオン注入工程を行う必要がなくなるので、製造プロセスを簡便にできる。
【００６５】
本実施形態の半導体素子では、ソース領域が形成されていないので、コンタクト領域１０９とゲート電極１１３とを任意に配置して、チャネル層１１５のうちチャネルが形成される部分（チャネル形成領域）１１５ｃとコンタクト領域１０９との距離Ｄを従来よりも小さくすることが可能である。距離Ｄを小さく、例えば５００ｎｍ未満、より好ましくは２００ｎｍ未満に設定すると、ボディ領域１０５内の寄生抵抗Ｒをさらに効果的に低減できる。このため、スイッチング速度をさらに高めることができる。なお、本実施形態において、距離Ｄを小さくしすぎると、ソース電極１１６とボディ領域１０５との接触面積が小さくなり、ボディ領域１０５の電位を十分に安定化させることが困難となるおそれがある。更に、チャネル層115とコンタクト領域１０９との位置合わせ精度を考慮すると、距離Ｄは例えば１００ｎｍ以上であることが好ましい。
【００６６】
ソース電極１１６の端部がボディ領域１０５と接していることが好ましい。このような構成では、チャネル層１１５の端部（ソース電極側の端部）の近傍で、ソース電極１１６とボディ領域１０５とを接触させることができる。これにより、ボディ領域１０５のうちチャネル層１１５の近傍に位置する部分の電位を、より確実に基準電位に安定化させることが可能となる。この結果、寄生抵抗を大幅に低減でき、スイッチング速度をより効果的に高めることができる。また、チャネル層１１５の側壁はソース電極１１６の側壁と接しており、ゲート絶縁膜１１１とソース電極１１６との間に間隔が無いために、オン状態において、ゲート絶縁膜１１１とソース電極１１６との間にはボディ領域１０５からチャネル層１１５に空乏層が形成され難い。従って、空乏層に起因するオン抵抗の増大を抑制できる。
【００６７】
なお、本実施形態におけるチャネル層１１５は、基板１０１の主面に平行な面内において略均一な不純物分布を有していてもよい。この場合、上記のチャネル層１１５の側壁の不純物濃度は、チャネル層１１５のチャネル形成領域の不純物濃度と略等しくなる。
【００６８】
なお、ソース電極１１６の「端部」の定義も、図７を参照しながら説明したボディ領域１０５の端部の定義と同様である。すなわち、ソース電極１１６が例えば四角形の平面形状を有する場合には、図７（ａ）に示すように、四角形の周縁部分１１６ｅを指す。また、ストライプ状の平面形状を有する場合には、図７（ｂ）に示すように、ストライプの延びる方向に沿った縁部１１６ｅを指す。すなわち、本実施形態ではチャネル層１１５に接する縁部を指す。
【００６９】
次に、図面を参照しながら、本実施形態の半導体素子１００を製造する方法の一例を説明する。
【００７０】
まず、図３（ａ）に示すように、炭化珪素基板１０１の主面上に、炭化珪素層１０２をエピタキシャル成長によって形成し、エピタキシャル基板１０３を得る。
【００７１】
炭化珪素基板１０１としては、例えば、主面が（０００１）Ｓｉ面から＜１１−２０＞（１１２バー０）方向に約４度のオフ角度がついた直径５０ｍｍの４Ｈ−ＳｉＣ基板を用いることができる。ＳｉＣ基板１０１のｎ型キャリア濃度は例えば８×１０１８ｃｍ−３である。
【００７２】
炭化珪素層１０２は、炭化珪素の原料ガスをドーパントガスとともに炭化珪素基板１０１上に供給しながら、ＣＶＤ法によって、炭化珪素基板１０１の上に炭化珪素層１０２をエピタキシャル成長させることによって形成される。原料ガスとして、例えばモノシラン（ＳｉＨ４）およびプロパン（Ｃ３Ｈ８）を用いることができる。また、ドーパントガスとして、ｎ型の不純物（ここでは窒素）ガスを用いる。炭化珪素層１０２のｎ型キャリア濃度を例えば約５×１０１６ｃｍ−３、厚さを例えば１０μｍとする。
【００７３】
続いて、図３（ｂ）に示すように、炭化珪素層１０２の表面領域にｐ型の不純物イオンを注入することにより、ボディ領域１０５およびｐ＋型コンタクト領域１０９を形成する。炭化珪素層１０２のうちボディ領域１０５が形成されなかった領域はドリフト領域１０７となる。
【００７４】
具体的には、まず、炭化珪素層１０２の表面に、ボディ領域を形成しようとする領域を露出する開口部を有するマスク（図示せず）を形成する。続いて、マスクの開口部にｐ型の不純物（例えばアルミニウム）イオンを注入して、ボディ領域となる不純物注入領域を形成する。この後、ボディ領域となる不純物注入領域の一部に、ｐ型不純物（例えばアルミニウム）イオンをさらに注入する。これにより、コンタクト領域となる不純物注入領域を得る。
【００７５】
次いで、エピタキシャル基板１０３の表面にカーボンキャップ層（図示せず）を形成し、その状態で、活性化アニールを行う。これにより、炭化珪素層１０２にボディ領域１０５が形成されるとともに、ボディ領域１０５の内部に、ボディ領域１０５よりも高いキャリア濃度を有するｐ型のコンタクト領域１０９が形成される。
【００７６】
続いて、図３（ｃ）に示すように、炭化珪素層１０２上に、チャネル層となる半導体膜１１５ａ、ゲート絶縁膜となる絶縁膜１１１ａおよびゲート電極となる導電膜１１３ａをこの順で形成する。
【００７７】
本実施形態では、ドーパントガスとして窒素を供給しながらエピタキシャル成長させることにより、チャネル層となる半導体膜１１５ａを形成する。半導体膜１１５ａのｎ型キャリア濃度を約１×１０１７ｃｍ−３、厚さを約２００ｎｍとする。ゲート絶縁膜となる絶縁膜１１１ａは、厚さが約５０ｎｍのＳｉＯ２膜であり、約１１００℃の温度下で半導体膜１１５ａの表面を熱酸化することによって形成できる。ゲート電極となる導電膜１１３ａは、減圧化学的気相成長（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＬＰＣＶＤ）装置を用いて、絶縁膜１１１ａ上にリンをドーピングしたｐｏｌｙ−Ｓｉ膜を堆積させることによって形成できる。
【００７８】
次いで、図３（ｄ）に示すように、フォトリソグラフィ技術及びドライエッチング技術により、半導体膜１１５ａ、絶縁膜１１１ａおよび導電膜１１３ａをパターニングする。これにより、チャネル層１１５、ゲート絶縁膜１１１およびゲート電極１１３を得る。本実施形態におけるチャネル層１１５の幅（チャネル方向に沿った幅）を、ゲート絶縁膜１１１およびゲート電極１１３の幅よりも大きくする。両者の差は、後の工程で形成する保護膜の厚さ以上（例えば１００ｎｍ以上）である。
【００７９】
この後、図４（ａ）に示すように、ゲート絶縁膜１１１とゲート電極１１３との側面および上面を覆うように保護膜１１８を堆積させる。チャネル層１１５の側壁上、および、炭化珪素層１０２のうちチャネル層１１５が形成されていない領域上には、保護膜１１８を形成しない。保護膜１１８は、エピタキシャル基板１０３の表面全体に例えば酸化膜（厚さ：例えば１００ｎｍ）を堆積させ、これをパターニングすることによって形成される。この後、保護膜１１８が形成されたエピタキシャル基板１０３の表面全体に金属膜１１７を堆積させる。金属膜１１７は例えばニッケル膜である。金属膜１１７の厚さは、５０ｎｍ以上２００ｎｍ以下であることが好ましい。金属膜１１７の堆積方法は特に限定しない。なお、本実施形態では、電子ビーム（ＥＢ）蒸着装置を用いて、エピタキシャル基板１０３の表面全体にニッケルを蒸着させることにより、ニッケル膜を形成する。
【００８０】
続いて、エピタキシャル基板１０３を加熱すると、金属膜１１７の金属（ニッケル）は、炭化珪素層１０２およびチャネル層１１５のうち保護膜１１８で覆われていない部分に拡散してシリサイド化される。加熱温度は例えば４００℃以上１０００℃以下とする。この結果、図４（ｂ）に示すように、金属膜１１７の金属（ニッケル）と、炭化珪素層１０２およびチャネル層１１５の炭化珪素とが反応して、金属シリサイド（ここではニッケルシリサイド）からなるソース電極１１６が得られる。この後、シリサイド化されずに残った金属（未反応金属）と、保護膜１１８およびその上に堆積された金属膜１１７とを除去する。
【００８１】
本実施形態では、チャネル層１１５の側壁近傍、および、炭化珪素層１０２のボディ領域１０５およびｐ＋型コンタクト領域１０９の表面近傍の炭化珪素とニッケルとが反応する。その結果、不純物濃度の高いｐ＋型コンタクト領域１０９とオーミック接触を形成し、かつ、チャネル層１１５およびボディ領域１０５に接するソース電極１１６が得られる。
【００８２】
上記の製造方法において、ソース電極１１６がチャネル層１１５やボディ領域１０５ともオーミック接触する場合もある。また、ソース電極１１６は金属シリサイドのみから構成されている必要はない。例えば、ソース電極１１６における炭化珪素層１０２側の表面部分のみが金属シリサイドであり、その他の部分は金属層であってもよい。
【００８３】
本実施形態の半導体素子１００の製造方法は、上記方法に限定されない。上記方法では、ゲート絶縁膜１１１は、エピタキシャル層１０２を熱酸化することによって形成された熱酸化（ＳｉＯ２）膜であるが、ＣＶＤ法で堆積されたＳｉＯ２膜等を積層した膜であってもよい。
【００８４】
また、金属膜１１７として、積層構造を有する金属膜を用いてもよい。例えば下層としてＴｉ膜、上層としてＡｌ膜を有する２層の金属膜を形成してもよい。この後、熱処理（温度：例えば５００℃）を行う。これにより、上層および下層の金属がシリサイド化されて、互いに異なる金属を含む２層からなる積層構造のソース電極１１６が得られる。
【００８５】
本実施形態におけるチャネル層１１５の厚さは特に限定されないが、ソース電極１１６との接触面積を十分に確保するためには、１００ｎｍ以上であることが好ましい。一方、チャネル層１１５が厚すぎると、ＳｉＣ−ＭＩＳＦＥＴの閾値電圧が低くなり、ノーマリーオフ特性となるので、３００ｎｍ以下であることが好ましい。
【００８６】
ソース電極１１６における金属シリサイド層の厚さは特に限定されないが、ソース電極１１６とｐ＋型コンタクト領域１０９およびチャネル層１１５との間のコンタクト抵抗を小さく抑えるためには、１００ｎｍ以上であることが好ましい。金属シリサイド層の厚さは、金属膜１１７（図４（ａ））の厚さおよび加熱温度などの反応条件によって決まる。一般に、金属膜１１７のうち反応に使用された金属の厚さの約２倍程度の金属シリサイド層が形成される。
【００８７】
なお、チャネル層１１５の側壁に金属が拡散して金属シリサイド層が形成される結果、チャネル層１１５の端部の位置は、図３（ｄ）に示すパターニング後のチャネル層１１５の端部の位置よりも内側に後退し、チャネル層１１５のチャネル方向に沿った幅は形成時（図３（ｄ））よりも小さくなる。シリサイド化後のチャネル層１１５の幅（端部の位置）は、金属膜１１７の厚さやシリサイド条件を調整することによって制御できる。チャネル層１１５の幅は、ゲート電極１１３の幅以下になることもある。好ましくは、ゲート電極１１３の幅と略等しくなる。すなわち、シリサイド化後のチャネル層１１５の端部は、基板１０１の主面に垂直な方向から見て、ゲート電極１１３の端部と略整合していることが好ましい。なお、チャネル層１１５の端部がゲート電極１１３の端部よりも外側にあると、チャネル層１１５のうちゲート電極１１３の下に位置していない部分（チャネルが形成されない部分）で空乏層を制御することが困難になる。このため、ノーマリーオフ型のＭＩＳＦＥＴに適用すると、オン抵抗が高くなるおそれがある。
【００８８】
また、図４に示す工程を用いてソース電極１１６を形成すると、ソース電極（金属シリサイド）１１６の上面の高さ（基板１０１の主面からの高さ）は、ゲート絶縁膜１１１の下面の高さ以下となる。従って、ソース電極１１６とゲート電極１１３とが接触しないように、これらの電極の間隔を考慮して設計する必要がなくなる。このため、上述したように、基板１０１の主面に垂直な方向から見て、シリサイド化後のチャネル層１１５の端部と、ゲート電極１１３の端部とを略整合させることにより、チャネル層１１５のチャネル形成領域と、ソース電極１１６とを接触させることが可能になる。このような構成は、特にノーマリーオフ型のＭＩＳＦＥＴに好適に適用される。
【００８９】
本実施形態の半導体素子１００の構成は、図１に示す構成に限定されない。例えば、図５に示すように、ボディ領域１０５内にコンタクト領域を形成しなくてもよい。図５に示す半導体素子１００Ａでも、チャネル層１１５に接するようにソース電極１１６が形成されているので、ボディ領域１０５内にソース領域を形成する必要がない。また、ソース電極１１６とボディ領域１０５とが接しているので、ボディ領域１０５の電位をより安定化できる。特に、図示するように、ソース電極１１６の端部がボディ領域１０５と接していれば、ボディ領域１０５のうちチャネル層１１５の端部近傍に位置する部分の電位をより効果的に安定化できる。このため、寄生抵抗を従来よりも低減できる。
【００９０】
（実施例および比較例）
次に、実施例および比較例の半導体素子について、ボディ領域内に生じる寄生抵抗Ｒおよび特性を検討したので説明する。
【００９１】
＜ボディ領域内に生じる寄生抵抗Ｒ＞
図６（ａ）は、比較例１のＭＩＳＦＥＴの断面図である。図６（ｂ）および（ｃ）は、それぞれ、実施例１および２のＭＩＳＦＥＴの断面図である。簡単のため、図６（ａ）では、図８と同様の構成要素に同じ参照符号を付し、図６（ｂ）および（ｃ）では、図１と同様の構成要素に同じ参照符号を付して、説明を省略する。
【００９２】
図６（ａ）に示す比較例１は、図８を参照しながら前述した従来のＭＩＳＦＥＴと同様の構成を有する。
【００９３】
比較例１のＭＩＳＦＥＴでは、上述したように、ボディ領域４０５内に、ボディ領域４０５とソース領域４１６とのＰＮ接合によって空乏層が形成される。ボディ領域４０５の濃度を１×１０−１８ｃｍ−３、厚さを３００ｎｍ、ソース領域４１６の濃度を１×１０−１９ｃｍ−３、厚さを２００ｎｍとすると、空乏層の厚さは約３０ｎｍとなる。このため、空乏層が生じたときのボディ領域４０５の厚さは、ソース領域４１６の下方において実質的に２７０ｎｍとなる。シート抵抗は、抵抗率が同じであれば、ボディ領域４０５の厚さに反比例する。従って、空乏層が形成されていないときのボディ領域４０５のシート抵抗を１０ｋΩ／□とすると、厚さ３０ｎｍの空乏層が形成されたボディ領域４０５のシート抵抗は、ボディ領域４０５の実質的な厚さに反比例して約１０％増加し、１１ｋΩ／□となる。
【００９４】
また、コンタクト領域４０９とチャネル形成領域４０７ｃとの距離Ｄを１μｍ、ゲート長（ゲート面の幅）を３μｍとする。距離Ｄはソース領域４０８の幅に相当する。比較例１では、ボディ領域４０５内において、空乏層および距離Ｄに起因して生じる寄生抵抗Ｒは、３３ｋΩ（＝１１ｋΩ／□×３μｍ×１μｍ）となる。
【００９５】
なお、空乏層の厚さは、ボディ領域４０５およびソース領域４１６の濃度に依存する。ボディ領域４０５の濃度が低いほど、またソース領域４１６の濃度が高いほど空乏層は厚くなるので、空乏層が形成されたボディ領域４０５のシート抵抗が大きくなる。
【００９６】
図６（ｂ）に示す実施例１は、ボディ領域１０５内にソース領域が形成されていない点、および、ソース電極１１６とチャネル層１１５とが接している点以外は、比較例１と同様の構成を有する。実施例１では、ソース領域がないのでボディ領域１０５内に空乏層は生じない。このため、ボディ領域１０５のシート抵抗は、空乏層によって増加しないため、１０ｋΩとなる。実施例１でも、比較例１と同様に、距離Ｄを１μｍ、ゲート長（ゲート面の幅）を３μｍとすると、寄生抵抗Ｒは３０ｋΩ（＝１０ｋΩ／□×３μｍ×１μｍ）となる。
【００９７】
図６（ｃ）に示す実施例２は、実施例１と同様の構成を有する。ただし、距離Ｄは実施例１における距離Ｄよりも小さく、１００ｎｍに設定されている。実施例２でも、実施例１と同様に、ボディ領域１０５のシート抵抗は例えば１０ｋΩである。距離Ｄを１００ｎｍ、ゲート長（ゲート面の幅）を３μｍとすると、寄生抵抗Ｒは３ｋΩ（＝１０ｋΩ／□×３μｍ×１００ｎｍ）となる。
【００９８】
実施例２では、所定の距離Ｄが得られるように、コンタクト領域１０９およびゲート電極１１３を配置している。この場合、位置合わせ精度を考慮する必要はあるものの、ソース領域を形成する必要がなく、コンタクト領域１０９およびゲート電極１１３の配置を任意に設定できるので有利である。
【００９９】
この結果からわかるように、実施例１および２では、ソース領域が設けられておらず、空乏層によるシート抵抗の増加を抑えることができるので、比較例１よりも寄生抵抗Ｒを低減できる。また、実施例２では、実施例１よりも距離Ｄが小さく抑えられているので、寄生抵抗Ｒをさらに効果的に低減できる。具体的には、実施例２の半導体素子の寄生抵抗Ｒは、比較例１の寄生抵抗の例えば１／１０以下まで低減される。従って、コンタクト領域１０９とチャネル形成領域との距離Ｄが小さいほど寄生抵抗Ｒを低減できることがわかる。
【０１００】
＜実施例および比較例の半導体素子の特性＞
まず、実施例１、２および比較例１のＭＩＳＦＥＴに対するゲート電圧の印加の有無によって、これらのＭＩＳＦＥＴをオン・オフ動作させた場合のスイッチング特性を検討した。
【０１０１】
その結果、実施例１および２のＭＩＳＦＥＴでは、比較例１のＭＩＳＦＥＴよりも、オン・オフ動作のスイッチング時間が短くなると予測される。
【０１０２】
この理由は次のように考えられる。比較例１のＭＩＳＦＥＴでは、ｐ型コンタクト領域４０９のコンタクト抵抗が高いことに加えて、ｐ型コンタクト領域４０９とチャネル層４０７との間にｎ型ソース領域４１６が存在するために、チャネル層４０７近傍のボディ領域４０５の基準電位を完全に固定することができない。このため、ボディ領域４０５内に存在する寄生電圧の影響でスイッチング時のゲート電圧のオン・オフ動作に対する応答に遅延が発生する。これに対し、実施例１および２のＭＩＳＦＥＴでは、ボディ領域１０５内にソース領域が存在せず、ソース電極１１６がチャネル層１１５近傍のボディ領域１０５と接しているので、寄生抵抗Ｒを大幅に低減することが可能となる。その結果、チャネル層１１５近傍のボディ領域１０５の電位を基準電位に固定できる。従って、比較例１のＭＩＳＦＥＴよりもスイッチング速度を向上させることが可能となる。
【０１０３】
また、ＭＩＳＦＥＴのオン・オフ動作時のスイッチング時定数は、通常、寄生容量と寄生抵抗Ｒの積に比例して導出される。寄生容量が同一であれば、スイッチング速度は寄生抵抗Ｒに比例することになる。従って、実施例１および２では、比較例１よりも寄生抵抗Ｒが小さいので、高いスイッチング速度を実現できる。特に実施例２では、スイッチング速度をさらに効果的に高めることが可能となる。
【０１０４】
また、実施例および比較例の半導体素子のオン抵抗を検討したところ、実施例１および比較例１のＭＩＳＦＥＴのオン抵抗は略等しく、電流−電圧特性は略同じになる。オン抵抗が略等しくなる理由は、次のように考えられる。比較例１ではソース領域を介しているため実施例１よりコンタクト抵抗は低いが、実施例１ではソース領域におけるシート抵抗が小さいために、結果として両者のオン抵抗が略等しくなる。また、実施例１のＭＩＳＦＥＴでは、チャネル層１１５の近傍でボディ領域１０５とソース電極１１６とが接しているので、オン状態において、ボディ領域１０５からチャネル層１１５に空乏層が形成されにくく、そのような空乏層に起因するオン抵抗の増大も生じないからである。なお、実施例２のＭＩＳＦＥＴでは、上記の寄生抵抗Ｒが大幅に低減されていることから、比較例１および実施例１よりもオン抵抗を小さく抑えることができる。
【０１０５】
さらに、実施例２では、距離Ｄが小さく抑えられているので、ユニットセルのサイズを縮小することが可能になるという効果もある。
【０１０６】
比較例１のＭＩＳＦＥＴにおいて、各ユニットセルのサイズを１０μｍ×１０μｍとすると（ユニットセルの配列ピッチ：１０μｍ）、１個のユニットセルの面積は１００μｍ２となる。ユニットセルの幅である１０μｍのうち距離Ｄに相当する部分（２箇所）は合わせて２μｍである。これに対し、実施例２では、ユニットセルの幅のうち距離Ｄに相当する部分の合計長さを２００ｎｍに低減できるので、ユニットセルの配列ピッチを８．２μｍまで小さくできる。この場合、１個のユニットセルの面積は約６７μｍ２となり、ユニットセルの集積度を、比較例１と比べて、約１．５倍まで増加させることができる。従って、電流密度を、比較例１の電流密度の約１．５倍に増加させることができる。すなわち、オン抵抗を、比較例１のオン抵抗の約２／３に低減することが可能となる。
【０１０７】
このように、本発明を蓄積チャネル型のＭＩＳＦＥＴに適用すると、ソース領域とボディ領域とのＰＮ接合からの空乏層によるボディ領域内の寄生抵抗の増加を防止できる。また、オン抵抗を増大させることなく、チャネル層近傍のボディ領域の電位を略基準電位に安定化させることが可能になる。従って、ボディ領域内の寄生抵抗を低減でき、スイッチング速度を高めることができる。さらに、ソース領域を形成する必要がないので、チャネル形成領域とコンタクト領域との間の距離を従来よりも小さく設定し、ボディ領域内の寄生抵抗をさらに効果的に低減することが可能になる。ソース領域を形成しないことによって、ユニットセルの充填密度を高めてオン抵抗を低減することもできる。また、本発明によると、製造プロセスを複雑にすることなく、上記のような半導体素子を製造することが可能となる。
【０１０８】
本発明の半導体素子は、上述した実施形態の半導体素子に限定されない。上述した実施形態では、Ｎｉと炭化珪素とを反応させて、Ｎｉシリサイドからなるソース電極１１６を形成したが、Ｎｉの代わりに、炭化珪素層に対してオーミック接合を形成できる他の金属材料（例えばＴｉ、Ａｌ）と炭化珪素とを反応させて、他の金属シリサイドからなるソース電極を形成してもよい。
【０１０９】
また、上記実施形態では、基板１０１として４Ｈ−ＳｉＣ基板を用いたが、他の結晶面（（１１−２０）面、（１−１００）面等）や他のポリタイプのＳｉＣ基板（例えば６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣ等）を用いてもよい。また、４Ｈ−ＳｉＣ基板を用いる場合、そのＳｉ面側に炭化珪素層１０２を、Ｃ面側にドレイン電極１１４を形成してもよいし、Ｃ面側に炭化珪素層１０２、Ｓｉ面側にドレイン電極１１４を形成してもよい。
【０１１０】
上記実施形態の半導体素子はｎチャネル型であるが、ｐチャネル型であってもよい。ｐチャネル型の半導体素子（ＭＩＳＦＥＴ）では、ＳｉＣ基板１０１、ドリフト領域１０７およびチャネル層１１５の導電型はｐ型、ボディ領域１０５およびコンタクト領域１０９の導電型はｎ型となる。
【０１１１】
さらに、上記実施形態では、炭化珪素層１０２と同じ導電型のＳｉＣ基板１０１を用いてＭＩＳＦＥＴを製造しているが、炭化珪素層１０２と異なる導電型のＳｉＣ基板を用いて絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）を製造することもできる。ＩＧＢＴを製造する場合でも、ソース電極（エミッタともいう。）の端部がボディ領域と接し、かつ、蓄積チャネル型の場合にはソース電極がチャネル層と接するように、ソース電極およびボディ領域を配置することにより、上記実施形態と同様の効果を得ることができる。
【産業上の利用可能性】
【０１１２】
本発明は、炭化珪素を用いた半導体素子およびそれらを備えた装置に広く適用できる。特にパワー半導体素子に適用すると、炭化珪素の優れた物性値から期待されるような低損失で高速スイッチング動作を実現できる。
【符号の説明】
【０１１３】
１００、４００        半導体素子（縦型ＭＩＳＦＥＴ）
１００Ｕ、４００Ｕ    ユニットセル
１０１、４０１        半導体基板（炭化珪素基板）
１０２、４０２        炭化珪素層（エピタキシャル層）
１０３                エピタキシャル基板
１０５、４０５        ボディ領域
１０７、４０２ｄ      ドリフト領域
１０９、４０９        コンタクト領域
１１１、４１１        ゲート絶縁膜
１１６、４１２        ソース電極
１１７                金属膜
１１８                保護膜
１１３、４１３        ゲート電極
１１４、４１４        ドレイン電極
１１５、４０７        チャネル層
１１５ｃ、４０７ｃ    チャネル形成領域
【図１】
2011061918.tif 000003
【図２】
2011061918.tif 000004
【図３】
2011061918.tif 000005
【図４】
2011061918.tif 000006
【図５】
2011061918.tif 000007
【図６】
2011061918.tif 000008
【図７】
2011061918.tif 000009
【図８】
2011061918.tif 000010
【図９】
2011061918.tif 000011
【図１０】
2011061918.tif 000012
【手続補正書】
【提出日】平成23年3月14日(2011.3.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素を用いた半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きく、絶縁破壊電界強度が高い等の優れた物性を有することから、次世代の低損失パワーデバイス等へ応用されることが期待される半導体材料である。炭化珪素は、立方晶系の３Ｃ−ＳｉＣや六方晶系の６Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ等、多くのポリタイプを有する。この中で、実用的な炭化珪素半導体素子を作製するために一般的に使用されているポリタイプは４Ｈ−ＳｉＣである。
【０００３】
金属−絶縁体−半導体電界効果型トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）などの炭化珪素半導体素子を作製する際には、通常、ｃ軸の結晶軸に対し垂直な（０００１）Ｓｉ面にほぼ一致する面を主面とする４Ｈ−ＳｉＣ基板が用いられる。４Ｈ−ＳｉＣ基板（以下、単に「ＳｉＣ基板」という）上には、炭化珪素半導体素子の活性領域となるエピタキシャル成長層が形成される。エピタキシャル成長層のうち選択された領域には、作製しようとする半導体素子の種類に応じて、導電型やキャリア濃度が制御された不純物ドープ層がイオン注入等により形成される。不純物ドープ層は、例えばＭＩＳＦＥＴではｐ型のボディ領域（ウェル領域）１０５やｎ＋ソース領域として機能する。
【０００４】
ＳｉＣを用いたＭＩＳＦＥＴ（ＳｉＣ−ＭＩＳＦＥＴ）の構造は、例えば特許文献１に提案されている。
【０００５】
図８（ａ）は、ＳｉＣを用いた従来の縦型ＭＩＳＦＥＴの一部を示す模式的な平面図であり、図８（ｂ）は、図８（ａ）のＩ−Ｉ’線に沿った断面図である。
【０００６】
図８（ａ）からわかるように、縦型ＭＩＳＦＥＴ４００は、典型的には２次元に配列された複数のユニットセル４００Ｕを備えている。図８（ｂ）は、隣接する２つのユニットセル４００Ｕの一部を示している。
【０００７】
縦型ＭＩＳＦＥＴのユニットセル４００Ｕは、低抵抗のｎ型ＳｉＣ基板４０１の主面上に形成された炭化珪素エピタキシャル層４０２と、炭化珪素エピタキシャル層４０２の上に形成されたチャネル層４０７と、チャネル層４０７の上にゲート絶縁膜４１１を介して設けられたゲート電極４１３と、炭化珪素エピタキシャル層４０２の表面に接するソース電極４１２と、ＳｉＣ基板４０１の裏面上に設けられたドレイン電極４１４とを備えている。
【０００８】
炭化珪素エピタキシャル層４０２は、ＳｉＣ基板４０１の導電型と異なる導電型（ここではｐ型）を有するボディ領域（ウェル領域）４０５と、炭化珪素エピタキシャル層４０２のうちボディ領域４０５が形成されていない部分から構成されるドリフト領域４０２ｄとを有している。炭化珪素エピタキシャル層４０２は、例えば、ＳｉＣ基板４０１よりも低濃度でｎ型不純物を含むｎ−型の炭化珪素層である。炭化珪素エピタキシャル層４０２は、ｎ型の伝導性を示すドーパントを供給しながら、炭化珪素をエピタキシャル成長させることによって形成される。
【０００９】
ボディ領域４０５の内部には、高濃度でｎ型不純物を含むｎ＋型のソース領域４１６、および、ボディ領域４０５よりも高い濃度でｐ型不純物を含むｐ＋型のコンタクト領域４０９が形成されている。ボディ領域４０５、ソース領域４１６およびコンタクト領域４０９は、炭化珪素エピタキシャル層４０２に対して不純物を注入する工程と、炭化珪素エピタキシャル層４０２に注入された不純物を活性化させる高温熱処理（活性化アニール）工程とによって形成される。具体的には、炭化珪素エピタキシャル層４０２に、ｐ型ドーパントとなる不純物（例えばＡｌ）をイオン注入することによりボディ領域となるｐ型不純物注入領域を形成する。次に、上記ｐ型不純物注入領域の一部分にｎ型ドーパントとなる不純物（例えば窒素）及びｐ型ドーパントとなる不純物をイオン注入することにより、それぞれ、ソース領域となるｎ型不純物注入領域およびコンタクト領域となる高濃度ｐ型不純物領域を形成する。この後、活性化アニールを行うことにより、ｎ型不純物注入領域および高濃度ｐ型不純物領域から、それぞれ、ソース領域４０８およびコンタクト領域４０９を得る。また、ｐ型不純物注入領域のうちソース領域にもコンタクト領域にもならなかった領域がボディ領域４０５となる。
【００１０】
ソース領域４１６とドリフト領域４０２ｄとは、チャネル層４０７を介して接続されている。チャネル層４０７は、例えば、炭化珪素エピタキシャル層４０２の上に、ｎ型ドーパントを供給しながら炭化珪素をエピタキシャル成長させることによって形成できる。あるいは、エピタキシャル成長させた４Ｈ−ＳｉＣ層に、ｎ型ドーパントとなる不純物のイオンを注入することによって形成できる。
【００１１】
ソース電極４１２は、コンタクト領域４０９およびソース領域４１６とオーミック接触を形成している。従って、ボディ領域４０５は、コンタクト領域４０９を介してソース電極４１２と電気的に接続される。ソース電極４１２は、炭化珪素エピタキシャル層４０２におけるソース領域４１６およびコンタクト領域４０９の上に例えば導電材料（Ｎｉ）層を形成した後、高温で熱処理することによって形成できる。
【００１２】
ゲート絶縁膜４１１は、例えばチャネル層４０７の表面を熱酸化することによって形成された熱酸化膜（ＳｉＯ２膜）である。ゲート電極４１３は、例えば導電性のポリシリコンを用いて形成されている。
【００１３】
図８（ａ）および（ｂ）に示すＳｉＣ−ＭＩＳＦＥＴでは、ゲート電極４１３に印加する電圧により、ゲート絶縁膜４１１を介してゲート電極４１３の下にあるチャネル層４０７に電流を流すことができる。そのため、ドレイン電極４１４からの電流（ドレイン電流）は、ＳｉＣ基板４０１、ドリフト領域４０２ｄ、チャネル層４０７およびソース領域４１６を通ってソース電極４１２へ流れる（オン状態）。
【００１４】
ＳｉＣ−ＭＩＳＦＥＴでは、ソース電極は、通常はコンタクト領域およびソース領域に対してオーミック接触するオーミック電極である。例えば特許文献２には、コンタクト抵抗の低いオーミック電極を形成する方法が提案されている。
【００１５】
一方、特許文献３は、ソース領域を有しないＳｉＣ−ＭＩＳＦＥＴを開示している。図９は、特許文献３に開示されたＳｉＣ−ＭＩＳＦＥＴの一部を示す拡大断面図である。簡単のため、図８と同様の構成要素には同じ参照符号を付し、説明を省略する。
【００１６】
図９に示すＳｉＣ−ＭＩＳＦＥＴでは、炭化珪素エピタキシャル層４０２上に、ｎ型不純物を含むδドープ層４０７ｂとｎ型不純物を含まないアンドープ層４０７ａとを交互に積層した構造（デルタドープ構造）を有するチャネル層４０７が形成されている。ソース電極（シリサイド層）４１２は、デルタドープ構造を有するチャネル層４０７と、ｐ型コンタクト領域４０９とに接している。
【００１７】
このＳｉＣ−ＭＩＳＦＥＴでは、ソース電極４１２は、ニッケルなどの金属をチャネル層４０７上に蒸着した後、熱処理することによって形成される。この熱処理において、蒸着された金属は、チャネル層４０７内を縦方向（厚さ方向）に拡散する。これにより、コンタクト領域４０９と接するソース電極４１２が得ることができる。
【００１８】
また、特許文献４には、チャネル層に開口部を形成し、その開口部内にオーミック電極（ソース電極）を形成する方法が開示されている（特許文献４の図７）。
【００１９】
図１０は、特許文献４に開示されたＳｉＣ−ＭＩＳＦＥＴの一部を示す拡大断面図である。簡単のため、図８と同様の構成要素には同じ参照符号を付し、説明を省略する。
【００２０】
図１０に示すＳｉＣ−ＭＩＳＦＥＴは次のようにして形成される。まず、ボディ領域４０５およびソース領域４１６を含む炭化珪素エピタキシャル層４０２上にチャネル層４０７および層間絶縁膜４３０を形成する。次いで、エッチングにより、層間絶縁膜４３０、チャネル層４０７およびソース領域４１６に開口部を形成する。開口部内にアルミニウム合金を蒸着させて、ソース領域４１６およびボディ領域４０５に接するオーミック電極（ソース電極）４１２を得る。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開平１０−３０８５１０号公報
【特許文献２】特開２００２−７５９０９号公報
【特許文献３】特開２００４−９６０６１号公報
【特許文献４】特開平１１−０６８０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
本発明者らが検討したところ、特許文献１〜５に開示されるような従来のＳｉＣ−ＭＩＳＦＥＴでは、スイッチング速度は、ＳｉＣの物性から期待される速度よりも遅くなることが分かった。これは、後で詳述するように、ボディ領域４０５内に生じる寄生抵抗によってボディ領域４０５内に電位差が発生し、オン・オフ動作時のスイッチング特性が劣化するからと考えられる。
【００２３】
本発明は、上記事情に鑑みてなされたものであり、その目的は、炭化珪素半導体素子において、オン抵抗を抑えつつ、スイッチング速度を高めることにある。
【課題を解決するための手段】
【００２４】
本発明の半導体素子は、主面および裏面を有する基板と、前記基板の前記主面上に配置された炭化珪素層であって、前記炭化珪素層の表面領域に配置された第１導電型のボディ領域と、第２導電型のドリフト領域とを有する、炭化珪素層と、前記炭化珪素層の表面における前記ボディ領域および前記ドリフト領域の上に配置された、炭化珪素から構成される第２導電型のチャネル層と、前記チャネル層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜によって前記炭化珪素層と絶縁されたゲート電極と、前記炭化珪素層上に設けられたソース電極と、前記基板の前記裏面に設けられたドレイン電極とを備え、前記ソース電極は、前記ボディ領域および前記チャネル層と接しており、前記炭化珪素層のうち前記ソース電極と接する面の第２導電型の不純物濃度は、前記チャネル層の第２導電型の不純物濃度以下である。
【００２５】
本発明の半導体素子の製造方法は、主面上に第２導電型の炭化珪素層が形成された基板を用意する工程と、前記炭化珪素層に第１導電型の不純物をイオン注入することにより、第１導電型のボディ領域を形成し、前記炭化珪素層のうち前記ボディ領域が形成されなかった領域は第２導電型のドリフト領域となる工程と、前記ボディ領域の一部および前記ドリフト領域上に、炭化珪素から構成される第２導電型のチャネル層と、ゲート絶縁膜と、ゲート電極とをこの順で形成する工程と、前記ゲート絶縁膜および前記ゲート電極を覆う保護膜を形成する工程と、前記保護膜が形成された前記炭化珪素層の表面に、前記チャネル層の側壁および前記ボディ領域と接するように金属膜を形成する工程と、前記金属膜の金属と、前記チャネル層および前記ボディ領域の炭化珪素とを反応させることにより、金属シリサイドを含むソース電極を得る工程とを包含し、前記炭化珪素層のうち前記ソース電極と接する面の第２導電型の不純物濃度は、前記チャネル層の第２導電型の不純物濃度以下である。
【発明の効果】
【００２６】
本発明の炭化珪素を用いた半導体素子では、チャネル層とソース電極とが接しているので、チャネル層とソース電極とを接続するための高濃度の第２導電型の領域（ソース領域）を形成する必要がなく、ソース電極と接する面の第２導電型の不純物濃度はチャネル層の第２導電型の不純物濃度以下に設定されている。このように、第１導電型のボディ領域内に高濃度の第２導電型不純物領域が形成されていないため、ボディ領域と高濃度の第２導電型領域とのＰＮ接合からの空乏層によってボディ領域内に生じる寄生抵抗をなくすことができる。また、ボディ領域と接するようにソース電極を設けることにより、オン抵抗を増大させることなく、寄生抵抗を抑えることができる。従って、低損失で、スイッチング速度の高い半導体素子を提供できる。
【００２７】
特に、チャネル層（チャネル形成領域）の近傍で、ボディ領域とソース電極とを接触させることが好ましい。これにより、チャネル層近傍のボディ領域の電位を安定化させることができるので、より効果的に寄生抵抗を低減できる。
【００２８】
また、本発明の製造方法によると、プロセスを複雑にすることなく、上記半導体素子を製造することができる。
【図面の簡単な説明】
【００２９】
【図１】（ａ）〜（ｃ）は、本発明による第１の実施形態の半導体素子を説明する模式図であり、（ａ）は、隣接する２つのユニットセルの一部を示す断面図であり、（ｂ）は、ユニットセルの炭化珪素層表面を示す平面図であり、（ｃ）は、半導体素子における複数のユニットセルの配列状態を説明するための平面図である。
【図２】第１の実施形態における他の半導体素子のユニットセルの配列状態を説明するための平面図である。
【図３】（ａ）〜（ｄ）は、本発明による第１の実施形態の半導体素子の製造方法を説明するための工程断面図である。
【図４】（ａ）および（ｂ）は、本発明による第１の実施形態の半導体素子の製造方法を説明するための工程断面図である。
【図５】本発明による第１の実施形態の他の半導体素子の模式的な断面図である。
【図６】（ａ）〜（ｃ）は、それぞれ、比較例１、実施例１および実施例２の半導体素子を示す断面図である。
【図７】（ａ）および（ｂ）は、それぞれ、四角形状（正方形状）のユニットセルおよびストライプ状のユニットセルの場合の、ボディ領域およびソース領域の「端部」の定義を説明するための平面図である。
【図８】（ａ）および（ｂ）は、ＳｉＣを用いた従来の縦型ＭＩＳＦＥＴを説明するための模式図であり、（ａ）は、従来の縦型ＭＩＳＦＥＴの炭化珪素エピタキシャル層表面を示す平面図であり、（ｂ）は、（ａ）のＩ−Ｉ’線に沿った断面図である。
【図９】特許文献３に開示されたＳｉＣ−ＭＩＳＦＥＴの一部を示す拡大断面図である。
【図１０】特許文献４に開示されたＳｉＣ−ＭＩＳＦＥＴを示す断面図である。
【発明を実施するための形態】
【００３０】
前述したように、従来のＭＩＳＦＥＴでは、高いスイッチング特性を実現することが困難である。この理由として、ボディ領域４０５内に寄生抵抗が生じるからであると考えられる。本発明者は、寄生抵抗が生じる要因について検討を重ね、以下のような知見を得た。
【００３１】
図８に示すＳｉＣ−ＭＩＳＦＥＴでは、ボディ領域４０５と接するようにソース領域４１６が配置されている。このため、ボディ領域４０５とソース領域４１６とのＰＮ接合によって、ボディ領域４０５内に空乏層が形成されることによる抵抗成分が生じる。この抵抗成分（寄生抵抗）によって、ボディ領域４０５内で電位差が発生し、オン・オフ動作時のスイッチング特性が劣化するという問題がある。特許文献２、４および５に開示されたＭＩＳＦＥＴでも、同様に、ソース領域とボディ領域との接合面から生じる空乏層に起因して高いスイッチング特性が得られない可能性がある。
【００３２】
これに対し、図９に示す特許文献３の構造によると、ソース領域が形成されていないので、ソース領域４１６とボディ領域４０５とのＰＮ接合による空乏層は生じない。
【００３３】
しかしながら、特許文献３のＭＩＳＦＥＴでは、ボディ領域４０５はソース電極と接していないので、ボディ領域４０５の電位が不安定となり、ボディ領域４０５内に電位差が生じやすい。電位差が生じると寄生抵抗が高くなる。さらに、ゲート絶縁膜４１１とソース電極４１２との間に間隔が空いているために、ゲート電極４１３にバイアスが印加されたオン状態の場合でも、ゲート絶縁膜４１１とソース電極４１２との間のチャネル層４０７内にボディ領域４０５側から伸びた空乏層が形成されてしまう場合がある。このため、空乏層が抵抗成分となり、オン抵抗が高くなる可能性がある。
【００３４】
また、図８に示す従来のＭＩＳＦＥＴによると、以下のような理由でボディ領域４０５内の寄生抵抗がさらに増大するおそれもある。
【００３５】
ＳｉＣはバンドギャップが大きいので、特にｐ型の伝導性のコンタクト領域４０９とソース電極４１２とのコンタクト抵抗が高いという問題がある。ｐ型コンタクト領域４０９のコンタクト抵抗が高いと、ボディ領域４０５が基準電位に完全に固定されずに寄生抵抗が発生する。
【００３６】
また、基板４０１に平行な面内において、コンタクト領域４０９と、チャネル層４０７のうちチャネルが形成される部分（この例では、チャネル層４０７のうちボディ領域４０５と接し、かつ、ゲート電極４１３の下に位置する部分、以下、「チャネル形成領域」と称する）４０７ｃとの間の距離Ｄに応じて、ボディ領域４０５内に寄生抵抗が生じる。図８に示す構造によると、距離Ｄは、基板４０１に垂直な断面において、ソース領域４１６のコンタクト領域側の端部とボディ領域側の端部との距離（ソース領域４１６の幅）と略等しくなる。
【００３７】
なお、距離Ｄは、コンタクト領域４０９を有する半導体素子の場合、基板４０１に平行な面内において、チャネル形成領域４０７ｃのコンタクト領域側の端部と、コンタクト領域４０９のチャネル層側の端部との間の距離を指す。半導体素子がコンタクト領域４０９を有していない場合には、距離Ｄは、ボディ領域４０５のうちソース電極４１２と接している領域とチャネル形成領域４０７ｃとの距離を指す。何れの場合でも、距離Ｄに応じてボディ領域４０５内に寄生抵抗が生じる。
【００３８】
これに対し、例えば特許文献２は、炭化珪素を用いた半導体素子において、ｐ型のＳｉＣ領域とオーミック電極とのコンタクト抵抗を低減させることを目的として、ｐ型コンタクト領域のキャリア濃度を１×１０１８ｃｍ−３以上に設定し、オーミック電極の金属としてＡｌＴｉを用いることを提案している。特許文献２の方法によると、ｐ型コンタクト領域とオーミック電極とのコンタクト抵抗を従来よりも低減できる。しかしながら、ボディ領域４０５内に、距離Ｄに応じて生じる寄生抵抗を低減することはできない。
【００３９】
特許文献４でも、同様に、ボディ領域４０５のうちソース電極４１２と接している領域とチャネル形成領域４０７ｃとの距離Ｄに応じて、寄生抵抗が生じ得る。距離Ｄはソース領域の幅と略等しい。
【００４０】
また、特許文献３では、ソース領域が形成されていないため特許文献１、２、４および５よりは距離Ｄを短くすることは可能である。しかしながら、ソース電極４１２を形成するための金属が、熱処理によって拡散してゲート絶縁膜４１１と接触することを防止するために、コンタクト領域４０９とゲート絶縁膜４１１との間に所定の間隔を設定している。このため、距離Ｄに応じて生じる寄生抵抗を大幅に低減することは難しい。
【００４１】
このように、従来の半導体素子によると、ボディ領域４０５内に生じる寄生抵抗を十分に低減することは困難である。このため、チャネル層４０７の近傍のボディ領域４０５を基準電位に固定することが困難となる。ボディ領域４０５内で電位差を生じると、ソース領域４１６、ボディ領域４０５、およびドリフト領域４０２ｄからなる寄生バイポーラトランジスタがＯＮとなる場合がある。この結果、ＭＩＳＦＥＴはＯＦＦ状態であるにもかかわらず、寄生バイポーラトランジスタに電流が過渡的に流れるために、オン・オフ動作時のスイッチング特性が劣化（遅延）するおそれがある。
【００４２】
本発明者は、上記の知見に基づいて、ボディ領域内に生じる寄生抵抗を効果的に低減し得る構成を見出し、本願発明に至った。
【００４３】
（第１の実施形態）
以下、図面を参照しながら、本発明による半導体素子の第１の実施形態を説明する。本実施形態の半導体素子は、蓄積チャネル構造を有する縦型のＳｉＣ−ＭＩＳＦＥＴである。
【００４４】
図１（ａ）は、本実施形態における半導体素子１００を示す模式的な断面図であり、半導体素子における隣接する２つのユニットセルの一部を示している。図１（ｂ）は、半導体素子における１個のユニットセルの上面図である。図１（ｃ）は、複数のユニットセルの配列状態の一例を示す平面図である。
【００４５】
図１に示す例では、ユニットセル１００Ｕは、それぞれ、略長方形（または正方形）の平面形状を有しており、ｘ方向およびそれに垂直なｙ方向に二次元的に配置されている。なお、各ユニットセル１００Ｕは、例えば図２に示すように一方向（例えばｙ方向）に延びるストライプ状の平面形状を有していてもよい。図１（ｃ）において、ユニットセルのｘ方向およびｙ方向における繰り返し単位（ユニットセルのｘ、ｙ方向に沿った長さ）をＰｘ、Ｐｙとし、図２において、ユニットセルのｘ方向およびｙ方向における繰り返し単位をＱｘ、Ｑｙとする。Ｐｘ、Ｐｙ、Ｑｘは３〜２０μｍ、好適には５〜１５μｍである。Ｑｙは、Ｐｘ、Ｐｙ、Ｑｘよりも大きく、２０μｍ以上である。Ｑｙは、最大で、ユニットセルが集合して形成される半導体素子のチップサイズの一辺に相当する長さ（例えば５ｍｍ）になる場合もある。
【００４６】
半導体素子１００は、基板１０１、基板１０１の主面に形成された炭化珪素層１０２、炭化珪素層１０２と電気的に接続されたソース電極１１６、炭化珪素層１０２の少なくとも一部を覆うゲート電極１１３、および、基板１０１の裏面に電気的に接続されたドレイン電極１１４を備える。炭化珪素層１０２とゲート電極１１３との間には、チャネル層１１５およびゲート絶縁膜１１１がこの順で形成されている。
【００４７】
基板１０１は、低抵抗のｎ型炭化珪素基板である。本実施形態では、基板１０１として、例えば４Ｈ−ＳｉＣからなり、（０００１）Ｓｉ面より数度（オフ角）傾けてステップ密度を増大させた表面を有するオフカット基板を用いる。オフ角は、例えば２度以上６度以下である。
【００４８】
炭化珪素層１０２は、例えば、基板１０１の上に形成された炭化珪素エピタキシャル層である。炭化珪素層１０２の表面領域には、ユニットセル毎に離間して形成された複数のｐ型のボディ領域１０５が形成されている。炭化珪素層１０２のうちボディ領域１０５が形成されていない部分は、ｎ型のドリフト領域１０７を構成している。ドリフト領域１０７は、例えば、基板１０１よりも低濃度でｎ型不純物を含むｎ−型の炭化珪素層である。ボディ領域１０５の内部には、ボディ領域１０５に電気的に接続され、ボディ領域１０５よりも高い濃度でｐ型不純物を含むｐ＋型のコンタクト領域１０９が形成されている。本実施形態では、炭化珪素層１０２の主面に垂直な方向から見て、コンタクト領域１０９はボディ領域１０５の内部に配置されている。また、炭化珪素層１０２にはｎ＋型のソース領域は形成されていない。
【００４９】
チャネル層１１５は、例えば４Ｈ−ＳｉＣから構成されるｎ型のエピタキシャル層である。チャネル層１１５は、ボディ領域１０５の一部およびドリフト領域１０７の上に形成されている。また、チャネル層１１５はソース電極１１６と接しており、ソース電極１１６とドリフト領域１０７とを接続するように配置されている。本実施形態では、チャネル層１１５は、隣接する２つのボディ領域１０５の一方の端部から他方の端部へ延びており、上記２つのボディ領域１０５の表面と、その間に位置するドリフト領域１０７の表面と接している。チャネル層１１５の側壁はソース電極１１６の側壁と接している。
【００５０】
本実施形態におけるチャネル層１１５は、４Ｈ−ＳｉＣに限定されず、炭化珪素から構成されていればよい。本明細書では、「炭化珪素から構成される」とは、炭化珪素を主に含むことを意味し、炭化珪素以外にドーパントやその他の不純物を含んでいてもよい。
【００５１】
なお、ボディ領域１０５の「端部」とは、ボディ領域１０５が例えば四角形の平面形状を有する場合には、図７（ａ）に示すように、四角形の周縁部分１０５ｅを指す。また、ストライプ状の平面形状を有する場合には、図７（ｂ）に示すように、ストライプの延びる方向に沿った縁部１０５ｅを指す。言い換えると、ドリフト領域１０７と接する縁部を指す。
【００５２】
ソース電極１１６は、ｐ＋型コンタクト領域１０９とオーミック接触し、かつ、ボディ領域１０５と接している。本実施形態では、炭化珪素層１０２の主面に垂直な方向から見て、ソース電極１１６は、ボディ領域１０５の内部に、ｐ＋型コンタクト領域１０９の表面全体を覆うように配置されている。
【００５３】
本実施形態におけるソース電極１１６は、金属と炭化珪素層１０２の炭化珪素との反応によって形成される金属シリサイド層を含むことが好ましい。これにより、ソース電極１１６と炭化珪素層１０２とのコンタクト抵抗を低く抑えることができる。上記金属として、ニッケル、チタンおよびアルミニウムのうち少なくとも１つの金属を用いると、コンタクト抵抗をより効果的に低減できるので好ましい。なお、ソース電極１１６は、互いに異なる元素からなる２以上の層を含む積層構造を有していてもよい。
【００５４】
ゲート電極１１３は、ゲート絶縁膜１１１によって、炭化珪素層１０２およびチャネル層１１５から絶縁されている。ゲート電極１１３は、隣接する２つのボディ領域１０５の端部およびその間のドリフト領域１０７を覆うように配置されている。本実施形態では、基板１０１の主面の垂直方向から見て、ゲート電極１１３はチャネル層１１５と略同じか、またはチャネル層１１５よりも一回り小さい形状を有している。なお、ゲート電極１１３は、チャネル層１１５のうちボディ領域１０５上に位置する部分とオーバーラップしていればよく、その平面形状は図示する例に限定されない。
【００５５】
各ユニットセル１００Ｕにおけるソース電極１１６は、上部配線電極（図示せず）によって並列接続されている。また、上部配線電極とゲート電極１１３とは層間絶縁膜（図示せず）によって電気的に分離されている。各ユニットセル１００Ｕは、図１（ｂ）に示すように２次元的に配列され、必要に応じて配線パッドや終端構造が付加されて、半導体素子（縦型ＭＩＳＦＥＴ）１００を構成する。
【００５６】
本実施形態の縦型ＭＩＳＦＥＴ１００では、ゲート電極１１３に印加する電圧により、ゲート絶縁膜１１１を介してゲート電極１１３の下にあるチャネル層１１５に電流を流すことができる。そのため、ドレイン電極１１４からの電流（ドレイン電流）は、基板１０１、ドリフト領域１０７、チャネル層１１５を介してソース電極１１６へ流れる（オン状態）。
【００５７】
本実施形態によると、チャネル層１１５とソース電極１１６とが直接オーミック接合を形成しているので、これらを接続するためのソース領域を設ける必要がない。ここでいう「ソース領域」は、蓄積チャネル型の半導体素子の場合には、ソース電極とチャネル層との間のコンタクト抵抗を低減する目的で設けられる領域であり、ソース電極とチャネル層とを接続するように配置され、チャネル層よりも高い濃度で第２導電型の不純物を含む（すなわちチャネル層よりも低抵抗な）第２導電型の半導体領域を指す。なお、チャネル層の第２導電型の不純物濃度が深さや位置によって異なる場合には、上記「ソース領域」は、チャネル層のうちチャネル形成領域の平均の第２導電型不純物濃度よりも高い濃度で第２導電型不純物を含む領域を指す。
【００５８】
半導体素子１００では、炭化珪素層１０２にソース領域が設けられていない。従って、炭化珪素層１０２のうちソース電極１１６と接する面の第２導電型の不純物濃度は、チャネル層１１５の第２導電型の不純物濃度以下である。なお、図示する例では、炭化珪素層１０２のうちソース電極１１６と接する面は第１導電型の半導体領域（ボディ領域１０５およびコンタクト領域１０９）のみである。また、ソース電極１１６は、チャネル層１１５よりも高い濃度で第２導電型不純物を含む半導体領域と接していない。
【００５９】
本実施形態の半導体素子はソース領域を有していないので、次のようなメリットを有する。
【００６０】
ソース領域を備えた半導体素子（たとえば図８）では、ボディ領域とソース領域とのＰＮ接合から空乏層が延びるため、空乏層の厚さの分だけボディ領域の実質的な厚さが小さくなり、ソース領域の下方において、ボディ領域のシート抵抗が増加する。この結果、ボディ領域内の寄生抵抗Ｒが増加するという問題があった。これに対し、本実施形態によると、空乏層による寄生抵抗Ｒが増加をなくすことができる。この結果、ソース領域を備えた半導体素子と比べて、スイッチング速度を高めることができる。
【００６１】
ここで、ボディ領域内の寄生抵抗Ｒがスイッチング速度を低下させる理由を簡単に説明する。半導体素子（ＭＩＳＦＥＴ）のオフ状態では、隣接するボディ領域間のそれぞれからドリフト領域に延びた空乏層が繋がっている。オフ状態からオン状態に切り替える際、ボディ領域内の寄生抵抗Ｒが高いと、コンタクト領域からボディ領域の端部まで電位が伝わる速度が低く、ドリフト領域に形成されていた空乏層の縮小が遅くなる。このため、ＭＩＳＦＥＴが完全にオン状態になるまで時間がかかり、スイッチング遅延の要因となる。
【００６２】
一方、ＭＩＳＦＥＴがオン状態からオフ状態に切り替える際にも、ボディ領域の寄生抵抗Ｒが大きいと、ボディ領域の端部までコンタクト領域から電位が伝わる速度が低くなるので、ボディ領域の電位が例えば約２．７Ｖ上昇し、ソース電極、ボディ領域、ドレイ電極の間に形成される寄生バイポーラがオンするために、ドレイン電極からソース電極に電流が流れることになる。従って、ＭＩＳＦＥＴが完全にオフ状態になるまで時間がかかる。
【００６３】
なお、オン状態では、電流はドレイン電極からチャネル層を経てソース電極に流れるが、ゲート電圧の印加を停止させてオン状態からオフ状態にスイッチングする際に、ボディ領域とドリフト領域とのＰＮ接合によって構成されるボディダイオードに電流が流れる場合がある。そのような場合には、このスイッチング時に電流がボディ領域を通過することになるため、ボディ領域の寄生抵抗Ｒの影響を受けて、基準電位が変動するおそれがある。スイッチング時にゲート電圧がゼロＶまで低下する間に基準電位が変動すると、チャネル層に印加される実質的な電圧が変動してしまうので、チャネル層に流れる電流をオフにするまでの時間に遅延が発生する。
【００６４】
さらに、ソース領域を形成しないことにより、ユニットセル１００Ｕのサイズを小さく抑えることができるという効果もある。例えば図１（ｃ）に示すＰｘ、Ｐｙ、Ｑｘを５μｍ以下にできる。この結果、ユニットセル１００Ｕの充填密度を高めることができる。さらに、ソース領域を形成するためのイオン注入工程を行う必要がなくなるので、製造プロセスを簡便にできる。
【００６５】
本実施形態の半導体素子では、ソース領域が形成されていないので、コンタクト領域１０９とゲート電極１１３とを任意に配置して、チャネル層１１５のうちチャネルが形成される部分（チャネル形成領域）１１５ｃとコンタクト領域１０９との距離Ｄを従来よりも小さくすることが可能である。距離Ｄを小さく、例えば５００ｎｍ未満、より好ましくは２００ｎｍ未満に設定すると、ボディ領域１０５内の寄生抵抗Ｒをさらに効果的に低減できる。このため、スイッチング速度をさらに高めることができる。なお、本実施形態において、距離Ｄを小さくしすぎると、ソース電極１１６とボディ領域１０５との接触面積が小さくなり、ボディ領域１０５の電位を十分に安定化させることが困難となるおそれがある。更に、チャネル層115とコンタクト領域１０９との位置合わせ精度を考慮すると、距離Ｄは例えば１００ｎｍ以上であることが好ましい。
【００６６】
ソース電極１１６の端部がボディ領域１０５と接していることが好ましい。このような構成では、チャネル層１１５の端部（ソース電極側の端部）の近傍で、ソース電極１１６とボディ領域１０５とを接触させることができる。これにより、ボディ領域１０５のうちチャネル層１１５の近傍に位置する部分の電位を、より確実に基準電位に安定化させることが可能となる。この結果、寄生抵抗を大幅に低減でき、スイッチング速度をより効果的に高めることができる。また、チャネル層１１５の側壁はソース電極１１６の側壁と接しており、ゲート絶縁膜１１１とソース電極１１６との間に間隔が無いために、オン状態において、ゲート絶縁膜１１１とソース電極１１６との間にはボディ領域１０５からチャネル層１１５に空乏層が形成され難い。従って、空乏層に起因するオン抵抗の増大を抑制できる。
【００６７】
なお、本実施形態におけるチャネル層１１５は、基板１０１の主面に平行な面内において略均一な不純物分布を有していてもよい。この場合、上記のチャネル層１１５の側壁の不純物濃度は、チャネル層１１５のチャネル形成領域の不純物濃度と略等しくなる。
【００６８】
なお、ソース電極１１６の「端部」の定義も、図７を参照しながら説明したボディ領域１０５の端部の定義と同様である。すなわち、ソース電極１１６が例えば四角形の平面形状を有する場合には、図７（ａ）に示すように、四角形の周縁部分１１６ｅを指す。また、ストライプ状の平面形状を有する場合には、図７（ｂ）に示すように、ストライプの延びる方向に沿った縁部１１６ｅを指す。すなわち、本実施形態ではチャネル層１１５に接する縁部を指す。
【００６９】
次に、図面を参照しながら、本実施形態の半導体素子１００を製造する方法の一例を説明する。
【００７０】
まず、図３（ａ）に示すように、炭化珪素基板１０１の主面上に、炭化珪素層１０２をエピタキシャル成長によって形成し、エピタキシャル基板１０３を得る。
【００７１】
炭化珪素基板１０１としては、例えば、主面が（０００１）Ｓｉ面から＜１１−２０＞（１１２バー０）方向に約４度のオフ角度がついた直径５０ｍｍの４Ｈ−ＳｉＣ基板を用いることができる。ＳｉＣ基板１０１のｎ型キャリア濃度は例えば８×１０１８ｃｍ−３である。
【００７２】
炭化珪素層１０２は、炭化珪素の原料ガスをドーパントガスとともに炭化珪素基板１０１上に供給しながら、ＣＶＤ法によって、炭化珪素基板１０１の上に炭化珪素層１０２をエピタキシャル成長させることによって形成される。原料ガスとして、例えばモノシラン（ＳｉＨ４）およびプロパン（Ｃ３Ｈ８）を用いることができる。また、ドーパントガスとして、ｎ型の不純物（ここでは窒素）ガスを用いる。炭化珪素層１０２のｎ型キャリア濃度を例えば約５×１０１６ｃｍ−３、厚さを例えば１０μｍとする。
【００７３】
続いて、図３（ｂ）に示すように、炭化珪素層１０２の表面領域にｐ型の不純物イオンを注入することにより、ボディ領域１０５およびｐ＋型コンタクト領域１０９を形成する。炭化珪素層１０２のうちボディ領域１０５が形成されなかった領域はドリフト領域１０７となる。
【００７４】
具体的には、まず、炭化珪素層１０２の表面に、ボディ領域を形成しようとする領域を露出する開口部を有するマスク（図示せず）を形成する。続いて、マスクの開口部にｐ型の不純物（例えばアルミニウム）イオンを注入して、ボディ領域となる不純物注入領域を形成する。この後、ボディ領域となる不純物注入領域の一部に、ｐ型不純物（例えばアルミニウム）イオンをさらに注入する。これにより、コンタクト領域となる不純物注入領域を得る。
【００７５】
次いで、エピタキシャル基板１０３の表面にカーボンキャップ層（図示せず）を形成し、その状態で、活性化アニールを行う。これにより、炭化珪素層１０２にボディ領域１０５が形成されるとともに、ボディ領域１０５の内部に、ボディ領域１０５よりも高いキャリア濃度を有するｐ型のコンタクト領域１０９が形成される。
【００７６】
続いて、図３（ｃ）に示すように、炭化珪素層１０２上に、チャネル層となる半導体膜１１５ａ、ゲート絶縁膜となる絶縁膜１１１ａおよびゲート電極となる導電膜１１３ａをこの順で形成する。
【００７７】
本実施形態では、ドーパントガスとして窒素を供給しながらエピタキシャル成長させることにより、チャネル層となる半導体膜１１５ａを形成する。半導体膜１１５ａのｎ型キャリア濃度を約１×１０１７ｃｍ−３、厚さを約２００ｎｍとする。ゲート絶縁膜となる絶縁膜１１１ａは、厚さが約５０ｎｍのＳｉＯ２膜であり、約１１００℃の温度下で半導体膜１１５ａの表面を熱酸化することによって形成できる。ゲート電極となる導電膜１１３ａは、減圧化学的気相成長（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＬＰＣＶＤ）装置を用いて、絶縁膜１１１ａ上にリンをドーピングしたｐｏｌｙ−Ｓｉ膜を堆積させることによって形成できる。
【００７８】
次いで、図３（ｄ）に示すように、フォトリソグラフィ技術及びドライエッチング技術により、半導体膜１１５ａ、絶縁膜１１１ａおよび導電膜１１３ａをパターニングする。これにより、チャネル層１１５、ゲート絶縁膜１１１およびゲート電極１１３を得る。本実施形態におけるチャネル層１１５の幅（チャネル方向に沿った幅）を、ゲート絶縁膜１１１およびゲート電極１１３の幅よりも大きくする。両者の差は、後の工程で形成する保護膜の厚さ以上（例えば１００ｎｍ以上）である。
【００７９】
この後、図４（ａ）に示すように、ゲート絶縁膜１１１とゲート電極１１３との側面および上面を覆うように保護膜１１８を堆積させる。チャネル層１１５の側壁上、および、炭化珪素層１０２のうちチャネル層１１５が形成されていない領域上には、保護膜１１８を形成しない。保護膜１１８は、エピタキシャル基板１０３の表面全体に例えば酸化膜（厚さ：例えば１００ｎｍ）を堆積させ、これをパターニングすることによって形成される。この後、保護膜１１８が形成されたエピタキシャル基板１０３の表面全体に金属膜１１７を堆積させる。金属膜１１７は例えばニッケル膜である。金属膜１１７の厚さは、５０ｎｍ以上２００ｎｍ以下であることが好ましい。金属膜１１７の堆積方法は特に限定しない。なお、本実施形態では、電子ビーム（ＥＢ）蒸着装置を用いて、エピタキシャル基板１０３の表面全体にニッケルを蒸着させることにより、ニッケル膜を形成する。
【００８０】
続いて、エピタキシャル基板１０３を加熱すると、金属膜１１７の金属（ニッケル）は、炭化珪素層１０２およびチャネル層１１５のうち保護膜１１８で覆われていない部分に拡散してシリサイド化される。加熱温度は例えば４００℃以上１０００℃以下とする。この結果、図４（ｂ）に示すように、金属膜１１７の金属（ニッケル）と、炭化珪素層１０２およびチャネル層１１５の炭化珪素とが反応して、金属シリサイド（ここではニッケルシリサイド）からなるソース電極１１６が得られる。この後、シリサイド化されずに残った金属（未反応金属）と、保護膜１１８およびその上に堆積された金属膜１１７とを除去する。
【００８１】
本実施形態では、チャネル層１１５の側壁近傍、および、炭化珪素層１０２のボディ領域１０５およびｐ＋型コンタクト領域１０９の表面近傍の炭化珪素とニッケルとが反応する。その結果、不純物濃度の高いｐ＋型コンタクト領域１０９とオーミック接触を形成し、かつ、チャネル層１１５およびボディ領域１０５に接するソース電極１１６が得られる。
【００８２】
上記の製造方法において、ソース電極１１６がチャネル層１１５やボディ領域１０５ともオーミック接触する場合もある。また、ソース電極１１６は金属シリサイドのみから構成されている必要はない。例えば、ソース電極１１６における炭化珪素層１０２側の表面部分のみが金属シリサイドであり、その他の部分は金属層であってもよい。
【００８３】
本実施形態の半導体素子１００の製造方法は、上記方法に限定されない。上記方法では、ゲート絶縁膜１１１は、エピタキシャル層１０２を熱酸化することによって形成された熱酸化（ＳｉＯ２）膜であるが、ＣＶＤ法で堆積されたＳｉＯ２膜等を積層した膜であってもよい。
【００８４】
また、金属膜１１７として、積層構造を有する金属膜を用いてもよい。例えば下層としてＴｉ膜、上層としてＡｌ膜を有する２層の金属膜を形成してもよい。この後、熱処理（温度：例えば５００℃）を行う。これにより、上層および下層の金属がシリサイド化されて、互いに異なる金属を含む２層からなる積層構造のソース電極１１６が得られる。
【００８５】
本実施形態におけるチャネル層１１５の厚さは特に限定されないが、ソース電極１１６との接触面積を十分に確保するためには、１００ｎｍ以上であることが好ましい。一方、チャネル層１１５が厚すぎると、ＳｉＣ−ＭＩＳＦＥＴの閾値電圧が低くなり、ノーマリーオフ特性となるので、３００ｎｍ以下であることが好ましい。
【００８６】
ソース電極１１６における金属シリサイド層の厚さは特に限定されないが、ソース電極１１６とｐ＋型コンタクト領域１０９およびチャネル層１１５との間のコンタクト抵抗を小さく抑えるためには、１００ｎｍ以上であることが好ましい。金属シリサイド層の厚さは、金属膜１１７（図４（ａ））の厚さおよび加熱温度などの反応条件によって決まる。一般に、金属膜１１７のうち反応に使用された金属の厚さの約２倍程度の金属シリサイド層が形成される。
【００８７】
なお、チャネル層１１５の側壁に金属が拡散して金属シリサイド層が形成される結果、チャネル層１１５の端部の位置は、図３（ｄ）に示すパターニング後のチャネル層１１５の端部の位置よりも内側に後退し、チャネル層１１５のチャネル方向に沿った幅は形成時（図３（ｄ））よりも小さくなる。シリサイド化後のチャネル層１１５の幅（端部の位置）は、金属膜１１７の厚さやシリサイド条件を調整することによって制御できる。チャネル層１１５の幅は、ゲート電極１１３の幅以下になることもある。好ましくは、ゲート電極１１３の幅と略等しくなる。すなわち、シリサイド化後のチャネル層１１５の端部は、基板１０１の主面に垂直な方向から見て、ゲート電極１１３の端部と略整合していることが好ましい。なお、チャネル層１１５の端部がゲート電極１１３の端部よりも外側にあると、チャネル層１１５のうちゲート電極１１３の下に位置していない部分（チャネルが形成されない部分）で空乏層を制御することが困難になる。このため、ノーマリーオフ型のＭＩＳＦＥＴに適用すると、オン抵抗が高くなるおそれがある。
【００８８】
また、図４に示す工程を用いてソース電極１１６を形成すると、ソース電極（金属シリサイド）１１６の上面の高さ（基板１０１の主面からの高さ）は、ゲート絶縁膜１１１の下面の高さ以下となる。従って、ソース電極１１６とゲート電極１１３とが接触しないように、これらの電極の間隔を考慮して設計する必要がなくなる。このため、上述したように、基板１０１の主面に垂直な方向から見て、シリサイド化後のチャネル層１１５の端部と、ゲート電極１１３の端部とを略整合させることにより、チャネル層１１５のチャネル形成領域と、ソース電極１１６とを接触させることが可能になる。このような構成は、特にノーマリーオフ型のＭＩＳＦＥＴに好適に適用される。
【００８９】
本実施形態の半導体素子１００の構成は、図１に示す構成に限定されない。例えば、図５に示すように、ボディ領域１０５内にコンタクト領域を形成しなくてもよい。図５に示す半導体素子１００Ａでも、チャネル層１１５に接するようにソース電極１１６が形成されているので、ボディ領域１０５内にソース領域を形成する必要がない。また、ソース電極１１６とボディ領域１０５とが接しているので、ボディ領域１０５の電位をより安定化できる。特に、図示するように、ソース電極１１６の端部がボディ領域１０５と接していれば、ボディ領域１０５のうちチャネル層１１５の端部近傍に位置する部分の電位をより効果的に安定化できる。このため、寄生抵抗を従来よりも低減できる。
【００９０】
（実施例および比較例）
次に、実施例および比較例の半導体素子について、ボディ領域内に生じる寄生抵抗Ｒおよび特性を検討したので説明する。
【００９１】
＜ボディ領域内に生じる寄生抵抗Ｒ＞
図６（ａ）は、比較例１のＭＩＳＦＥＴの断面図である。図６（ｂ）および（ｃ）は、それぞれ、実施例１および２のＭＩＳＦＥＴの断面図である。簡単のため、図６（ａ）では、図８と同様の構成要素に同じ参照符号を付し、図６（ｂ）および（ｃ）では、図１と同様の構成要素に同じ参照符号を付して、説明を省略する。
【００９２】
図６（ａ）に示す比較例１は、図８を参照しながら前述した従来のＭＩＳＦＥＴと同様の構成を有する。
【００９３】
比較例１のＭＩＳＦＥＴでは、上述したように、ボディ領域４０５内に、ボディ領域４０５とソース領域４１６とのＰＮ接合によって空乏層が形成される。ボディ領域４０５の濃度を１×１０−１８ｃｍ−３、厚さを３００ｎｍ、ソース領域４１６の濃度を１×１０−１９ｃｍ−３、厚さを２００ｎｍとすると、空乏層の厚さは約３０ｎｍとなる。このため、空乏層が生じたときのボディ領域４０５の厚さは、ソース領域４１６の下方において実質的に２７０ｎｍとなる。シート抵抗は、抵抗率が同じであれば、ボディ領域４０５の厚さに反比例する。従って、空乏層が形成されていないときのボディ領域４０５のシート抵抗を１０ｋΩ／□とすると、厚さ３０ｎｍの空乏層が形成されたボディ領域４０５のシート抵抗は、ボディ領域４０５の実質的な厚さに反比例して約１０％増加し、１１ｋΩ／□となる。
【００９４】
また、コンタクト領域４０９とチャネル形成領域４０７ｃとの距離Ｄを１μｍ、ゲート長（ゲート面の幅）を３μｍとする。距離Ｄはソース領域４０８の幅に相当する。比較例１では、ボディ領域４０５内において、空乏層および距離Ｄに起因して生じる寄生抵抗Ｒは、３３ｋΩ（＝１１ｋΩ／□×３μｍ×１μｍ）となる。
【００９５】
なお、空乏層の厚さは、ボディ領域４０５およびソース領域４１６の濃度に依存する。ボディ領域４０５の濃度が低いほど、またソース領域４１６の濃度が高いほど空乏層は厚くなるので、空乏層が形成されたボディ領域４０５のシート抵抗が大きくなる。
【００９６】
図６（ｂ）に示す実施例１は、ボディ領域１０５内にソース領域が形成されていない点、および、ソース電極１１６とチャネル層１１５とが接している点以外は、比較例１と同様の構成を有する。実施例１では、ソース領域がないのでボディ領域１０５内に空乏層は生じない。このため、ボディ領域１０５のシート抵抗は、空乏層によって増加しないため、１０ｋΩとなる。実施例１でも、比較例１と同様に、距離Ｄを１μｍ、ゲート長（ゲート面の幅）を３μｍとすると、寄生抵抗Ｒは３０ｋΩ（＝１０ｋΩ／□×３μｍ×１μｍ）となる。
【００９７】
図６（ｃ）に示す実施例２は、実施例１と同様の構成を有する。ただし、距離Ｄは実施例１における距離Ｄよりも小さく、１００ｎｍに設定されている。実施例２でも、実施例１と同様に、ボディ領域１０５のシート抵抗は例えば１０ｋΩである。距離Ｄを１００ｎｍ、ゲート長（ゲート面の幅）を３μｍとすると、寄生抵抗Ｒは３ｋΩ（＝１０ｋΩ／□×３μｍ×１００ｎｍ）となる。
【００９８】
実施例２では、所定の距離Ｄが得られるように、コンタクト領域１０９およびゲート電極１１３を配置している。この場合、位置合わせ精度を考慮する必要はあるものの、ソース領域を形成する必要がなく、コンタクト領域１０９およびゲート電極１１３の配置を任意に設定できるので有利である。
【００９９】
この結果からわかるように、実施例１および２では、ソース領域が設けられておらず、空乏層によるシート抵抗の増加を抑えることができるので、比較例１よりも寄生抵抗Ｒを低減できる。また、実施例２では、実施例１よりも距離Ｄが小さく抑えられているので、寄生抵抗Ｒをさらに効果的に低減できる。具体的には、実施例２の半導体素子の寄生抵抗Ｒは、比較例１の寄生抵抗の例えば１／１０以下まで低減される。従って、コンタクト領域１０９とチャネル形成領域との距離Ｄが小さいほど寄生抵抗Ｒを低減できることがわかる。
【０１００】
＜実施例および比較例の半導体素子の特性＞
まず、実施例１、２および比較例１のＭＩＳＦＥＴに対するゲート電圧の印加の有無によって、これらのＭＩＳＦＥＴをオン・オフ動作させた場合のスイッチング特性を検討した。
【０１０１】
その結果、実施例１および２のＭＩＳＦＥＴでは、比較例１のＭＩＳＦＥＴよりも、オン・オフ動作のスイッチング時間が短くなると予測される。
【０１０２】
この理由は次のように考えられる。比較例１のＭＩＳＦＥＴでは、ｐ型コンタクト領域４０９のコンタクト抵抗が高いことに加えて、ｐ型コンタクト領域４０９とチャネル層４０７との間にｎ型ソース領域４１６が存在するために、チャネル層４０７近傍のボディ領域４０５の基準電位を完全に固定することができない。このため、ボディ領域４０５内に存在する寄生電圧の影響でスイッチング時のゲート電圧のオン・オフ動作に対する応答に遅延が発生する。これに対し、実施例１および２のＭＩＳＦＥＴでは、ボディ領域１０５内にソース領域が存在せず、ソース電極１１６がチャネル層１１５近傍のボディ領域１０５と接しているので、寄生抵抗Ｒを大幅に低減することが可能となる。その結果、チャネル層１１５近傍のボディ領域１０５の電位を基準電位に固定できる。従って、比較例１のＭＩＳＦＥＴよりもスイッチング速度を向上させることが可能となる。
【０１０３】
また、ＭＩＳＦＥＴのオン・オフ動作時のスイッチング時定数は、通常、寄生容量と寄生抵抗Ｒの積に比例して導出される。寄生容量が同一であれば、スイッチング速度は寄生抵抗Ｒに比例することになる。従って、実施例１および２では、比較例１よりも寄生抵抗Ｒが小さいので、高いスイッチング速度を実現できる。特に実施例２では、スイッチング速度をさらに効果的に高めることが可能となる。
【０１０４】
また、実施例および比較例の半導体素子のオン抵抗を検討したところ、実施例１および比較例１のＭＩＳＦＥＴのオン抵抗は略等しく、電流−電圧特性は略同じになる。オン抵抗が略等しくなる理由は、次のように考えられる。比較例１ではソース領域を介しているため実施例１よりコンタクト抵抗は低いが、実施例１ではソース領域におけるシート抵抗が小さいために、結果として両者のオン抵抗が略等しくなる。また、実施例１のＭＩＳＦＥＴでは、チャネル層１１５の近傍でボディ領域１０５とソース電極１１６とが接しているので、オン状態において、ボディ領域１０５からチャネル層１１５に空乏層が形成されにくく、そのような空乏層に起因するオン抵抗の増大も生じないからである。なお、実施例２のＭＩＳＦＥＴでは、上記の寄生抵抗Ｒが大幅に低減されていることから、比較例１および実施例１よりもオン抵抗を小さく抑えることができる。
【０１０５】
さらに、実施例２では、距離Ｄが小さく抑えられているので、ユニットセルのサイズを縮小することが可能になるという効果もある。
【０１０６】
比較例１のＭＩＳＦＥＴにおいて、各ユニットセルのサイズを１０μｍ×１０μｍとすると（ユニットセルの配列ピッチ：１０μｍ）、１個のユニットセルの面積は１００μｍ２となる。ユニットセルの幅である１０μｍのうち距離Ｄに相当する部分（２箇所）は合わせて２μｍである。これに対し、実施例２では、ユニットセルの幅のうち距離Ｄに相当する部分の合計長さを２００ｎｍに低減できるので、ユニットセルの配列ピッチを８．２μｍまで小さくできる。この場合、１個のユニットセルの面積は約６７μｍ２となり、ユニットセルの集積度を、比較例１と比べて、約１．５倍まで増加させることができる。従って、電流密度を、比較例１の電流密度の約１．５倍に増加させることができる。すなわち、オン抵抗を、比較例１のオン抵抗の約２／３に低減することが可能となる。
【０１０７】
このように、本発明を蓄積チャネル型のＭＩＳＦＥＴに適用すると、ソース領域とボディ領域とのＰＮ接合からの空乏層によるボディ領域内の寄生抵抗の増加を防止できる。また、オン抵抗を増大させることなく、チャネル層近傍のボディ領域の電位を略基準電位に安定化させることが可能になる。従って、ボディ領域内の寄生抵抗を低減でき、スイッチング速度を高めることができる。さらに、ソース領域を形成する必要がないので、チャネル形成領域とコンタクト領域との間の距離を従来よりも小さく設定し、ボディ領域内の寄生抵抗をさらに効果的に低減することが可能になる。ソース領域を形成しないことによって、ユニットセルの充填密度を高めてオン抵抗を低減することもできる。また、本発明によると、製造プロセスを複雑にすることなく、上記のような半導体素子を製造することが可能となる。
【０１０８】
本発明の半導体素子は、上述した実施形態の半導体素子に限定されない。上述した実施形態では、Ｎｉと炭化珪素とを反応させて、Ｎｉシリサイドからなるソース電極１１６を形成したが、Ｎｉの代わりに、炭化珪素層に対してオーミック接合を形成できる他の金属材料（例えばＴｉ、Ａｌ）と炭化珪素とを反応させて、他の金属シリサイドからなるソース電極を形成してもよい。
【０１０９】
また、上記実施形態では、基板１０１として４Ｈ−ＳｉＣ基板を用いたが、他の結晶面（（１１−２０）面、（１−１００）面等）や他のポリタイプのＳｉＣ基板（例えば６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣ等）を用いてもよい。また、４Ｈ−ＳｉＣ基板を用いる場合、そのＳｉ面側に炭化珪素層１０２を、Ｃ面側にドレイン電極１１４を形成してもよいし、Ｃ面側に炭化珪素層１０２、Ｓｉ面側にドレイン電極１１４を形成してもよい。
【０１１０】
上記実施形態の半導体素子はｎチャネル型であるが、ｐチャネル型であってもよい。ｐチャネル型の半導体素子（ＭＩＳＦＥＴ）では、ＳｉＣ基板１０１、ドリフト領域１０７およびチャネル層１１５の導電型はｐ型、ボディ領域１０５およびコンタクト領域１０９の導電型はｎ型となる。
【０１１１】
さらに、上記実施形態では、炭化珪素層１０２と同じ導電型のＳｉＣ基板１０１を用いてＭＩＳＦＥＴを製造しているが、炭化珪素層１０２と異なる導電型のＳｉＣ基板を用いて絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）を製造することもできる。ＩＧＢＴを製造する場合でも、ソース電極（エミッタともいう。）の端部がボディ領域と接し、かつ、蓄積チャネル型の場合にはソース電極がチャネル層と接するように、ソース電極およびボディ領域を配置することにより、上記実施形態と同様の効果を得ることができる。
【産業上の利用可能性】
【０１１２】
本発明は、炭化珪素を用いた半導体素子およびそれらを備えた装置に広く適用できる。特にパワー半導体素子に適用すると、炭化珪素の優れた物性値から期待されるような低損失で高速スイッチング動作を実現できる。
【符号の説明】
【０１１３】
１００、４００        半導体素子（縦型ＭＩＳＦＥＴ）
１００Ｕ、４００Ｕ    ユニットセル
１０１、４０１        半導体基板（炭化珪素基板）
１０２、４０２        炭化珪素層（エピタキシャル層）
１０３                エピタキシャル基板
１０５、４０５        ボディ領域
１０７、４０２ｄ      ドリフト領域
１０９、４０９        コンタクト領域
１１１、４１１        ゲート絶縁膜
１１６、４１２        ソース電極
１１７                金属膜
１１８                保護膜
１１３、４１３        ゲート電極
１１４、４１４        ドレイン電極
１１５、４０７        チャネル層
１１５ｃ、４０７ｃ    チャネル形成領域
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
主面および裏面を有する基板と、
前記基板の前記主面上に配置された炭化珪素層であって、前記炭化珪素層の表面領域に配置された第１導電型のボディ領域と、第２導電型のドリフト領域とを有する、炭化珪素層と、
前記炭化珪素層の表面における前記ボディ領域および前記ドリフト領域の上に配置された、炭化珪素から構成される第２導電型のチャネル層と、
前記チャネル層上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜によって前記炭化珪素層と絶縁されたゲート電極と、
前記炭化珪素層上に設けられたソース電極と、
前記基板の前記裏面に設けられたドレイン電極と
を備え、
前記ソース電極は、前記ボディ領域および前記チャネル層と接しており、
前記炭化珪素層のうち前記ソース電極と接する面の第２導電型の不純物濃度は、前記チャネル層の第２導電型の不純物濃度以下である半導体素子。
【請求項２】
前記ソース電極の端部は、前記ボディ領域と接している請求項１に記載の半導体素子。
【請求項３】
前記ソース電極は、前記チャネル層の側壁と接している請求項１または２に記載の半導体素子。
【請求項４】
前記炭化珪素層は、第２導電型のソース領域を有していない請求項１から３のいずれかに記載の半導体素子。
【請求項５】
前記ソース電極は、前記チャネル層よりも高い濃度で第２導電型の不純物を含む半導体領域と接していない請求項１から４のいずれかに記載の半導体素子。
【請求項６】
前記チャネル層は、前記ボディ領域と接し、かつ、前記ゲート電極の下に位置するチャネル形成領域を有しており、前記ソース電極は、前記チャネル形成領域と接している請求項１から５のいずれかに記載の半導体素子。
【請求項７】
前記ソース電極は金属シリサイドを含み、前記基板の前記主面から前記金属シリサイドの上面までの高さは、前記基板の前記主面から前記ゲート絶縁膜の下面までの高さ以下である請求項１から６のいずれかに記載の半導体素子。
【請求項８】
前記炭化珪素層は、前記ボディ領域内に配置され、前記ボディ領域よりも高い濃度で第１導電型の不純物を含み、かつ、前記ボディ領域に電気的に接続されたコンタクト領域をさらに有し、
前記ソース電極は前記コンタクト領域と接している請求項１から７のいずれかに記載の半導体素子。
【請求項９】
前記チャネル層は、前記ボディ領域と接し、かつ、前記ゲート電極の下に位置するチャネル形成領域を有しており、
前記基板の前記主面に平行な面において、前記チャネル形成領域の前記コンタクト領域側の端部と前記コンタクト領域の前記チャネル層側の端部との間の距離Ｄは、１００ｎｍ以上５００ｎｍ未満である請求項８に記載の半導体素子。
【請求項１０】
前記ソース電極は、ニッケル、チタンおよびアルミニウムのうち少なくとも１つの金属を含む請求項１から９のいずれかに記載の半導体素子。
【請求項１１】
主面上に第２導電型の炭化珪素層が形成された基板を用意する工程と、
前記炭化珪素層に第１導電型の不純物をイオン注入することにより、第１導電型のボディ領域を形成し、前記炭化珪素層のうち前記ボディ領域が形成されなかった領域は第２導電型のドリフト領域となる工程と、
前記ボディ領域の一部および前記ドリフト領域上に、炭化珪素から構成される第２導電型のチャネル層と、ゲート絶縁膜と、ゲート電極とをこの順で形成する工程と、
前記ゲート絶縁膜および前記ゲート電極を覆う保護膜を形成する工程と、
前記保護膜が形成された前記炭化珪素層の表面に、前記チャネル層の側壁および前記ボディ領域と接するように金属膜を形成する工程と、
前記金属膜の金属と、前記チャネル層および前記ボディ領域の炭化珪素とを反応させることにより、金属シリサイドを含むソース電極を得る工程と
を包含し、
前記炭化珪素層のうち前記ソース電極と接する面の第２導電型の不純物濃度は、前記チャネル層の第２導電型の不純物濃度以下である半導体素子の製造方法。
【請求項１２】
前記ボディ領域の内部に、前記ボディ領域よりも高い濃度で第１導電型の不純物を含むコンタクト領域を形成する工程をさらに包含し、
前記金属膜を形成する工程において、前記金属膜が前記コンタクト領域とも接するように形成される請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記チャネル層は、前記ボディ領域と接し、かつ、前記ゲート電極の下に位置するチャネル形成領域を有しており、
前記基板の前記主面に平行な面において、前記チャネル形成領域の前記コンタクト領域側の端部と前記コンタクト領域の前記チャネル層側の端部との間の距離Ｄは、１００ｎｍ以上５００ｎｍ未満である請求項１２に記載の半導体素子の製造方法。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2011061918.tif 000013
【図２】
2011061918.tif 000014
【図３】
2011061918.tif 000015
【図４】
2011061918.tif 000016
【図５】
2011061918.tif 000017
【図６】
2011061918.tif 000018
【図７】
2011061918.tif 000019
【図８】
2011061918.tif 000020
【図９】
2011061918.tif 000021
【図１０】
2011061918.tif 000022
【手続補正書】
【提出日】平成23年6月15日(2011.6.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
主面および裏面を有する基板と、
前記基板の前記主面上に配置された炭化珪素層であって、前記炭化珪素層の表面領域に配置された第１導電型のボディ領域と、第２導電型のドリフト領域とを有する、炭化珪素層と、
前記炭化珪素層の表面における前記ボディ領域および前記ドリフト領域の上に配置された、炭化珪素から構成される第２導電型のチャネル層と、
前記チャネル層上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜によって前記炭化珪素層と絶縁されたゲート電極と、
前記炭化珪素層上に設けられたソース電極と、
前記基板の前記裏面に設けられたドレイン電極と
を備え、
前記ソース電極は、前記ボディ領域および前記チャネル層と接しており、
前記炭化珪素層のうち前記ソース電極と接する面の第２導電型の不純物濃度は、前記チャネル層の第２導電型の不純物濃度以下であり、
前記炭化珪素層は、第２導電型のソース領域を有していない半導体素子。
【請求項２】
前記ソース電極の端部は、前記ボディ領域と接している請求項１に記載の半導体素子。
【請求項３】
前記ソース電極は、前記チャネル層の側壁と接している請求項１または２に記載の半導体素子。
【請求項４】
前記ソース電極は、前記チャネル層よりも高い濃度で第２導電型の不純物を含む半導体領域と接していない請求項１から３のいずれかに記載の半導体素子。
【請求項５】
前記チャネル層は、前記ボディ領域と接し、かつ、前記ゲート電極の下に位置するチャネル形成領域を有しており、前記ソース電極は、前記チャネル形成領域と接している請求項１から４のいずれかに記載の半導体素子。
【請求項６】
前記ソース電極は金属シリサイドを含み、前記基板の前記主面から前記金属シリサイドの上面までの高さは、前記基板の前記主面から前記ゲート絶縁膜の下面までの高さ以下である請求項１から５のいずれかに記載の半導体素子。
【請求項７】
前記炭化珪素層は、前記ボディ領域内に配置され、前記ボディ領域よりも高い濃度で第１導電型の不純物を含み、かつ、前記ボディ領域に電気的に接続されたコンタクト領域をさらに有し、
前記ソース電極は前記コンタクト領域と接している請求項１から６のいずれかに記載の半導体素子。
【請求項８】
前記チャネル層は、前記ボディ領域と接し、かつ、前記ゲート電極の下に位置するチャネル形成領域を有しており、
前記基板の前記主面に平行な面において、前記チャネル形成領域の前記コンタクト領域側の端部と前記コンタクト領域の前記チャネル層側の端部との間の距離Ｄは、１００ｎｍ以上５００ｎｍ未満である請求項７に記載の半導体素子。
【請求項９】
前記ソース電極は、ニッケル、チタンおよびアルミニウムのうち少なくとも１つの金属を含む請求項１から８のいずれかに記載の半導体素子。
【請求項１０】
主面上に第２導電型の炭化珪素層が形成された基板を用意する工程と、
前記炭化珪素層に第１導電型の不純物をイオン注入することにより、第１導電型のボディ領域を形成し、前記炭化珪素層のうち前記ボディ領域が形成されなかった領域は第２導電型のドリフト領域となる工程と、
前記ボディ領域の一部および前記ドリフト領域上に、炭化珪素から構成される第２導電型のチャネル層と、ゲート絶縁膜と、ゲート電極とをこの順で形成する工程と、
前記ゲート絶縁膜および前記ゲート電極を覆う保護膜を形成する工程と、
前記保護膜が形成された前記炭化珪素層の表面に、前記チャネル層の側壁および前記ボディ領域と接するように金属膜を形成する工程と、
前記金属膜の金属と、前記チャネル層および前記ボディ領域の炭化珪素とを反応させることにより、金属シリサイドを含むソース電極を得る工程と
を包含し、
前記炭化珪素層のうち前記ソース電極と接する面の第２導電型の不純物濃度は、前記チャネル層の第２導電型の不純物濃度以下であり、
前記炭化珪素層は第２導電型のソース領域を有していない半導体素子の製造方法。
【請求項１１】
前記ボディ領域の内部に、前記ボディ領域よりも高い濃度で第１導電型の不純物を含むコンタクト領域を形成する工程をさらに包含し、
前記金属膜を形成する工程において、前記金属膜が前記コンタクト領域とも接するように形成される請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記チャネル層は、前記ボディ領域と接し、かつ、前記ゲート電極の下に位置するチャネル形成領域を有しており、
前記基板の前記主面に平行な面において、前記チャネル形成領域の前記コンタクト領域側の端部と前記コンタクト領域の前記チャネル層側の端部との間の距離Ｄは、１００ｎｍ以上５００ｎｍ未満である請求項１１に記載の半導体素子の製造方法。
【国際調査報告】
2011061918.tif 000023
2011061918.tif 000024
2011061918.tif 000025
2011061918.tif 000026