(57)【要約】  高効率でかつばらつきの小さいエンベロープトラッキング型増幅器を提供するために、入力信号に応じて調整された出力を増幅器の電源端子に供給する出力器は、入力信号を増幅するアナログ増幅回路と、第１電圧と第１電圧より低い第２電圧を択一的に出力するデジタル回路と、第１出力回路と、第２出力回路とを含み、第１出力回路は、デジタル回路の出力を積分する第１積分回路と、第１積分回路の出力とアナログ増幅回路の出力を併せて増幅器の電源端子に出力する合成部を含み、第２出力回路は、デジタル回路の出力を積分する第２積分回路と、一端が第２積分回路の出力端子と接続され他端がアナログ増幅回路の出力端子と接続された抵抗と、第２積分回路の出力端子と接続された負荷と、を含み、デジタル回路は、抵抗の一端の電圧が他端の電圧よりも低い場合第１電圧を出力し、そうでない場合第２電圧を出力する。
2011062039.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅する増幅器と、前記入力信号の包絡線信号に応じて調整された出力を前記増幅器の電源端子に供給する出力器と、を含む増幅装置であって、
前記出力器は、
前記包絡線信号を増幅するアナログ増幅回路と、
第１電圧と前記第１電圧よりも低い第２電圧とを択一的に出力するデジタル回路と、
前記アナログ増幅回路の出力と前記デジタル回路の出力とを受け付ける第１および第２出力回路と、を含み、
前記第１出力回路は、
前記デジタル回路の出力を積分する第１積分回路と、
前記第１積分回路の出力と前記アナログ増幅回路の出力とを併せて前記増幅器の電源端子に出力する合成部と、を含み、
前記第２出力回路は、
前記デジタル回路の出力を積分し、かつ、前記第１積分回路よりもインピーダンスが大きい第２積分回路と、
一端が前記第２積分回路の出力端子と接続され、他端が前記アナログ増幅回路の出力端子と接続された抵抗と、
前記第２積分回路の出力端子と接続された負荷と、を含み、
前記デジタル回路は、前記抵抗の一端の電圧が前記抵抗の他端の電圧よりも低い第１状況では前記第１電圧を出力し、前記抵抗の一端の電圧が前記抵抗の他端の電圧よりも高い第２状況では前記第２電圧を出力する、増幅装置。
【請求項２】
前記デジタル回路は、
前記抵抗の一端の電圧と前記抵抗の他端の電圧とを比較する比較器と、
前記比較器の比較結果が前記第１状況を示す場合には前記第１電圧を出力し、前記比較器の比較結果が前記第２状況を示す場合には前記第２電圧を出力するデジタルアンプと、を含み、
前記アナログ増幅回路は、前記包絡線信号を線形に増幅するアナログのリニアアンプである、請求項１に記載の増幅装置。
【請求項３】
前記比較器は、前記抵抗の一端の電圧と前記抵抗の他端の電圧との大小関係が逆転しても、前記抵抗の一端の電圧と前記抵抗の他端の電圧との差の絶対値が所定値を超えない状況では、前記比較結果を変更せず、前記絶対値が前記所定値を超えると、前記比較結果を変更し、
前記デジタルアンプは、ゲートドライバ回路と、スイッチングアンプと、を含み、
前記スイッチングアンプは、ｐ−ＭＯＳトランジスタと、ｎ−ＭＯＳトランジスタと、を含み、
前記デジタルアンプの電源電圧の高電位側電圧が、前記第１電圧として、前記ｐ−ＭＯＳトランジスタのソース端子および基板端子に印加され、
前記デジタルアンプの電源電圧の低電位側電圧が、前記第２電圧として、前記ｎ−ＭＯＳトランジスタのソース端子および基板端子に印加され、
前記ｎ−ＭＯＳトランジスタのドレイン端子と、前記ｐ−ＭＯＳトランジスタのドレイン端子と、が接続され、かつ、出力端子として用いられ、
前記ゲートドライバ回路は、前記比較器の比較結果が前記第１状況を示す場合には、前記ｐ−ＭＯＳトランジスタをオンすると共に前記ｎ−ＭＯＳトランジスタをオフし、前記比較器の比較結果が前記第２状況を示す場合には、前記ｐ−ＭＯＳトランジスタをオフすると共に前記ｎ−ＭＯＳトランジスタをオンするインバータを含む、請求項２に記載の増幅装置。
【請求項４】
前記ゲートドライバ回路は、さらに、前記ｐ−ＭＯＳトランジスタと前記ｎ−ＭＯＳトランジスタとが同時にオンすることを禁止する、請求項３に記載の増幅装置。
【請求項５】
前記第１出力回路の端子のうち前記アナログ増幅回路の出力を受け付ける端子から前記第１出力回路を見たインピーダンスが、前記第２出力回路の端子のうち前記アナログ増幅回路の出力を受け付ける端子から前記第２出力回路を見たインピーダンスよりも小さく、
前記第１出力回路の端子のうち前記デジタル回路の出力を受け付ける端子から前記第１出力回路を見たインピーダンスが、前記第２出力回路の端子のうち前記デジタル回路の出力を受け付ける端子から前記第２出力回路を見たインピーダンスよりも小さい、請求項１から４のいずれか１項に記載に増幅装置。
【請求項６】
前記第１出力回路は、前記アナログ増幅回路の出力を受け付ける端子と前記合成部との間に接続され、かつ、抵抗値が前記抵抗よりも小さい抵抗素子を含む、請求項１から５のいずれか１項に記載に増幅装置。
【請求項７】
前記負荷は、ダミー増幅器である、請求項１から６のいずれか１項に記載の増幅装置。
【請求項８】
前記負荷は、負荷インピーダンス素子である、請求項１から６のいずれか１項に記載の増幅装置。
【請求項９】
前記ダミー増幅器のインピーダンスが、前記増幅器のインピーダンスよりも大きい、請求項７に記載の増幅装置。
【請求項１０】
前記負荷インピーダンス素子のインピーダンスが、前記電源端子から前記増幅器を見たインピーダンスよりも大きい、請求項８に記載の増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅装置に関し、例えば、高周波信号を増幅するための増幅装置に関する。
【背景技術】
【０００２】
図１は、関連技術のＡＢ級増幅器を示したブロック図である。図１において、ＡＢ級増幅器は、パワーアンプ1003の電源端子1003aに直流電源1070から直流電圧が供給されている状況で、被増幅信号がパワーアンプ1003の信号入力端子1003bに入力されると、被増幅信号を増幅する。【０００３】
図２は、図１に示したパワーアンプ1003の内部回路の一例を示した回路図である。図２において、パワーアンプ1003は、ゲートのバイアス回路などを省略すると、電界効果トランジスタ（FET）1080と、インダクタ素子1052と、からなる。なお、インダクタ素子1052の代わりに、抵抗素子、または、伝送線路が用いられる場合もある。【０００４】
FET1080では、ソース電極が接地され、ゲート電極には被増幅信号が入力され、ドレイン電極には、インダクタ素子1052あるいは抵抗素子あるいは伝送線路を介して、直流電圧が印加される。ドレイン端子は出力端子を兼ねている。【０００５】
図３は、図１に示したＡＢ級増幅器で増幅される被増幅信号1204と、図１に示したＡＢ級増幅器に電源電圧として供給される直流電圧1205の関係を示した波形図である。【０００６】
図３に示す様に、図１に示したＡＢ級増幅器では、被増幅信号1204の振幅に関わらず、パワーアンプ1003に供給される直流電圧1205は一定であった。そのため、図１に示したＡＢ級増幅器では、発熱などによって無駄に電力が消費され、電力の消費効率がよくないという問題があった。【０００７】
図４は、この問題を解決したエンベロープトラッキング増幅器（ＥＴ増幅器）を示したブロック図である。【０００８】
図４において、ＥＴ増幅器では、エンベロープデテクタ（検波器）またはベースバンド自体から、被増幅信号の波形の包絡線信号（ＡＭ信号）が入手される。そのＡＭ信号は、電源変調器1009で増幅され、その増幅結果が電源端子1003aに入力される。また、被増幅信号の位相成分（ＰＭ）を含んだ信号が、信号入力端子1003bに入力される。パワーアンプ1003は、信号入力端子1003bに入力した信号を増幅する。【０００９】
図５は、ＥＴ増幅器にて増幅される被増幅信号1207と電源電圧1206の関係を示した波形図である。図５に示すように、被増幅信号1207と電源電圧1206は同期が取られており、被増幅信号が小さくなると電源電圧は低くなり、被増幅信号が大きくなると電源電圧は高くなる。その結果、余剰な電力は少なくなり、効率の面での利点が存在した。【００１０】
なお、ＥＴ増幅器において、パワーアンプ1003への入力信号（被増幅信号）は、完全に位相成分のみの信号（ＰＭ信号）のみでもよいし、ＰＭ信号に包絡線成分（ＡＭ信号）を含んだ信号でもよい。一般には、前者をポーラ変調増幅器あるいはEnvelope  Elimination  and  Restoration（EER）増幅器、後者をエンベロープトラッキング増幅器と呼ぶことが多い。しかし、以下の説明においては、パワーアンプ1003への入力信号にＡＭ信号がどの程度含まれているかは、ほとんど影響を与えないため、以下では、両者をまとめてエンベロープトラッキング増幅器（ＥＴ増幅器）と呼ぶものとする。【００１１】
ＥＴ増幅器の効率は、パワーアンプ1003の効率と電源変調器1009の効率の積となる。このため、全体効率の改善には増幅器自体の効率のみでなく、電源変調器自体の効率の改善も必要となる。そのため、電源変調器の効率を改善するために、効率の高いデジタル増幅器と低域通過フィルタ（積分回路の動作をする）とを併用した回路が、電源変調器の構成要素として多く用いられている。【００１２】
図６は、デジタル増幅器と低域通過フィルタとが用いられた電源変調器と、パワーアンプと、を含むＥＴ増幅器を示した図である。図６において、ＥＴ増幅器は、アナログ増幅器である線形アンプ1001、抵抗素子1040、デジタル増幅アンプ1002、低域通過フィルタ1007、および、パワーアンプ1003を含む。なお、線形アンプ1001、抵抗素子1040、デジタル増幅アンプ1002、および、低域通過フィルタ1007は、電源変調器1009に含まれる。デジタル増幅アンプ1002および低域通過フィルタ1007は、デジタル増幅器1011に含まれる。【００１３】
図７は、図６に示したＥＴ増幅器を詳細に示した図、さらに言えば、デジタル増幅アンプ1002を詳細に示した図である。【００１４】
図８は、図６に示したＥＴ増幅器を詳細に示した図、さらに言えば、デジタル増幅アンプ1002および低域通過フィルタ1007を詳細に示した図である。【００１５】
図７と図８では、デジタル増幅アンプ1002は、比較器1020、ゲートドライバ回路1021、および、スイッチングアンプ1022に分けられており、図８では、低域通過フィルタ1007としてインダクタ素子1050が用いられている。【００１６】
次に、図６、図７、図８に示したＥＴ増幅器の動作を説明する。【００１７】
このＥＴ増幅器では、ＡＭ信号が、線形アンプ1001に入力される。比較器1020は、線形アンプ1001の出力と、デジタル増幅器1011の出力（具体的には、低域通過フィルタ1007の出力）と、を比較する。比較器1020は、デジタル増幅器1011の出力電位が線形アンプ1001の出力電位よりも大きい場合、“ロウ”の信号を出力し、線形アンプ1001の出力電位がデジタル増幅器1011の出力電位よりも大きい場合、“ハイ”の信号を出力する。【００１８】
比較器1020の出力は、スイッチングアンプ1022を駆動するためのゲートドライバ回路1021に入力される。ゲートドライバ回路1021とスイッチングアンプ1022自体は、出力電流が大きいものの、回路構成としてはインバータ回路であるため、スイッチングアンプ1022の出力電圧は、比較器1020の出力電圧と同じものになる。【００１９】
スイッチングアンプ1022の出力は、低域通過フィルタ1007の役割をするインダクタ素子1050で平滑化される。このため、インダクタ素子1050の出力は、元の波形（ＡＭ信号）と同じ振幅の信号となる。【００２０】
この結果、線形アンプ1001のみでは、高効率を得ることが不可能であったものが、パワーの大部分をデジタル増幅器1011が供給し、デジタルの信号で不足する部分等をアナログの線形アンプ1001が補うことにより、高効率（70〜90%）で線形性の高い電源変調器を実現することが可能である。【００２１】
増幅器全体の効率が、電源変調器の効率とパワーアンプ本体の効率の積で決定されるため、電源変調器の効率は高いほどよい。実際の図８に示すような電源変調器では、アナログ線形アンプ1001からの出力経路に抵抗素子1040が存在する。このため、抵抗素子1040での信号パワーの損失が効率に影響を及ぼすことになる。【００２２】
抵抗素子1040でロスが発生する問題は、抵抗素子1040の低抵抗化で理論的には解決する。しかしながら、抵抗素子1040に求められる抵抗値が1Ω以下、条件によると0.1Ω以下という値となり、後述する設計性などの問題などから、抵抗値を1Ω以下にすることは困難であった。【００２３】
抵抗素子1040でロスが発生する問題を解決する手法として、非特許文献１に記載の手法と非特許文献２に記載の手法とが存在する。【００２４】
図９は、非特許文献１に記載の手法を説明するための図である。【００２５】
非特許文献１に記載の手法では、線形アンプ1001を構成する最終段のＡＢ級増幅器が２つのＡＢ級増幅器1023および1024に分けられる。線形アンプ1001を構成する前段の増幅器（非特許文献１では、OTA（Operational  Transconductance  Amplifier））1025は、増幅器1023および1024にて共用される。【００２６】
ＡＢ級増幅器1023、1024は、Ｎ：１のゲート幅の比（Ｎ＞＞１）を持っており、出力電流も同じＮ：１の比となる。【００２７】
線形アンプ1001の第１の出力（ＡＢ級増幅器1023の出力）は、抵抗素子を介さず電源端子1003aに接続され、また、線形アンプ1001のフィードバックにも利用されている。【００２８】
ＡＢ級増幅器1023は、ＡＢ級増幅器1024よりも電流値が大きいため、フィードバックにより決定されるＡＢ級増幅器1023の動作は、同じ種類のゲート端子を使用するＡＢ級増幅器1024の動作も決定し、ＡＢ級増幅器1024はＡＢ級増幅器1023とほぼ同じ動作をする。【００２９】
線形アンプ1001の第２の出力（ＡＢ級増幅器1024の出力）は、電流電圧変換回路1026を経由して比較器1020に入力される。この入力結果は、端子1027に入力された参照電位と比較され、その出力が、デジタル増幅器の出力として電源端子1003aに出力される。【００３０】
図１０は、非特許文献２に記載の手法を説明するための図である。【００３１】
非特許文献２に記載の手法では、２つの線形アンプ1001および1010が用いられ、その一方の線形アンプ1001の出力端子が電源端子1003aに接続される。比較器1020は、２つの線形アンプ1001および1010のそれぞれの出力を比較する。比較器1020の出力端子は、ゲートドライバ1021、スイッチングアンプ1022、および、低域通過フィルタの役目をするインダクタ素子1050を経由して、電源端子1003ａに接続される。【００３２】
線形アンプ1010の出力端子は、比較器1020の入力端子と線形アンプ1010のフィードバック用端子とのみ接続されるため、高インピーダンスに接続される。一方、線形アンプ1001の出力端子は、デジタル増幅部の出力端子に接続される。このため、線形アンプ1001の出力は、デジタル増幅部の出力の影響で変動する。【００３３】
図１０に示した増幅器は、線形アンプ1010の出力と線形アンプ1001の出力とを比較することによって、図８に示した回路とほぼ同様の動作をする。
【先行技術文献】
【非特許文献】
【００３４】
【非特許文献１】International  Microwave  Symposium  2009  Digest  ,  pp413-416  (IMS2009  WE1A-1)、表題："A  45/46/34%  PAE  Linear  Polar  Transmitter  for  EDGE/WCDMA/Mobile-WiMax"、著者：Jinsung  Choi  et  al.、所属：POSTECH、Korea
【非特許文献２】IEEE  Radio  Frequency  Integrated  Circuit  Symposium  2009  Digest  ,  pp141-144  (RFIC2009  RMO2C-1)、表題："A  Hybrid  Envelope  Modulator  Using  Feedforward  Control  for  OFDM  WLAN  Polar  Transmitter"、著者：Chih-Chang  Lee  et  al.、所属：STC、ITRI、Taiwan
【発明の概要】
【発明が解決しようとする課題】
【００３５】
図６〜８に示す関連技術のＥＴ型増幅器の電源変調器においては、出力経路に存在する抵抗素子1040でのロスによって効率が悪化するという問題があった。この問題は、抵抗素子1040の低抵抗化で理論的には解決するが、この際に抵抗素子1040に求められる抵抗値が1Ω以下、条件によると0.1Ω以下という値となる。よって、実際のデバイスでは、この解決方法は以下に述べる３点の理由から現実的な方法ではない。【００３６】
１点目の理由は、半導体プロセス起因の問題である。抵抗素子として用いられるポリシリコン等の半導体は、数百Ωsquareという抵抗率を持っている。このため、これらの半導体を用いて1Ω程度の抵抗を作るには、長さと幅の比率を１：数百という比率にする必要がある。これは、抵抗の面積の増加と、その面積の増加に伴う寄生素子による特性の悪化と、を発生する。また、低抵抗の抵抗素子は高抵抗の抵抗素子よりもばらつきが生じやすいという問題も存在する。【００３７】
２番目の理由は、設計における問題である。抵抗素子1040の抵抗値が小さくなるということは、抵抗素子1040を介してインダクタ素子1050と線形アンプ1001とを接続する配線に存在する寄生抵抗が抵抗素子1040より十分に小さい必要がある。しかし、抵抗素子1040の抵抗値として要求される0.1〜1Ω以下に配線抵抗を抑えることは非常に困難であり、回路の設計の精度の低下を引き起こすことになる。【００３８】
３番目の理由は、比較器1020の設計精度に関する問題である。抵抗素子1040の抵抗値が小さくなることは、比較器1020の入力端子の電位差が小さくなることを意味しており、よって、比較器1020に非常に高い精度が要求されることになる。一般に、比較器は、ノイズなどによる影響を避けるためにヒステリシスを持った特性（図１１参照）を有することが多いが、入力端子の電位差の縮小は、このヒステリシス幅の縮小も意味し、それはノイズへの耐性の低下も意味する。また、比較器の回路構成によるが、回路中の遅延が原因で、ヒステリシス幅1209は周波数とともに増加し（図１２参照)、抵抗素子1040の低減に対応することは不可能であった。【００３９】
抵抗素子の問題点を解決する手法として、非特許文献１に記載の手法、および、非特許文献２に記載の手法が存在する。しかし、これらの手法も、いくつかの問題点を有していた。【００４０】
非特許文献１に記載の手法では、２つのＡＢ級増幅器1023および1024の動作が互いに完全に追随するのかという問題がある。電流電圧変換回路1026は、図１３に示すような１つの抵抗素子1044で構成される回路であり、消費電流を押さえるためには、抵抗素子1044の抵抗値を数百ｋΩという値にする必要がある。この高抵抗化は、逆にＦＥＴの固有容量との時定数の問題を引き起こし、高速な信号入力時の動作が不安定となる問題を引きおこす。【００４１】
非特許文献２に記載の手法では、線形アンプが２つ必要であるため、その消費電力が大きな問題となる。線形アンプ1010側は、高インピーダンスの負荷となっているため、消費電流を抑える構成としてもよいが、それにも限度が存在する。これは、元々の電源変調器の効率向上のため、消費電流を抑える構成となっているためである。また、線形アンプの駆動能力とスイッチングアンプの駆動能力によっては、比較器1020に求められるヒステリシス幅が小さくなりすぎて、比較器1020が信号の速度に追随できない場合がある。【００４２】
以上の様に、関連技術では、出力経路に存在する抵抗素子のロスによる効率の低下と言う問題点があり、この問題を解決するために抵抗を下げると、設計性が著しく悪化する。抵抗素子を利用しない手法でも、消費電力の問題、または、高速な信号を入力した際の回路応答が悪くなるなどの、設計性の著しい悪化の問題は避けることができなかった。【００４３】
本発明の目的は、上述した課題を解決可能な増幅装置を提供することにある。
【課題を解決するための手段】
【００４４】
本発明の増幅装置は、入力信号を増幅する増幅器と、前記入力信号の包絡線信号に応じて調整された出力を前記増幅器の電源端子に供給する出力器と、を含む増幅装置であって、
前記出力器は、
前記包絡線信号を増幅するアナログ増幅回路と、
第１電圧と前記第１電圧よりも低い第２電圧とを択一的に出力するデジタル回路と、
前記アナログ増幅回路の出力と前記デジタル回路の出力とを受け付ける第１および第２出力回路と、を含み、
前記第１出力回路は、
前記デジタル回路の出力を積分する第１積分回路と、
前記第１積分回路の出力と前記アナログ増幅回路の出力とを併せて前記増幅器の電源端子に出力する合成部と、を含み、
前記第２出力回路は、
前記デジタル回路の出力を積分し、かつ、前記第１積分回路よりもインピーダンスが大きい第２積分回路と、
一端が前記第２積分回路の出力端子と接続され、他端が前記アナログ増幅回路の出力端子と接続された抵抗と、
前記第２積分回路の出力端子と接続された負荷と、を含み、
前記デジタル回路は、前記抵抗の一端の電圧が前記抵抗の他端の電圧よりも低い第１状況では前記第１電圧を出力し、前記抵抗の一端の電圧が前記抵抗の他端の電圧よりも高い第２状況では前記第２電圧を出力する。
【発明の効果】
【００４５】
本発明によれば、増幅装置の効率を向上することが可能となる。
【図面の簡単な説明】
【００４６】
【図１】関連技術のＡＢ級増幅器の構成を示すブロック図である。
【図２】パワーアンプの基本回路構成の一例（バイアス回路等を省略）を示す回路図である。
【図３】関連技術のＡＢ級増幅器への入力信号の包絡線と電源電圧の時間変化を示す図である。
【図４】関連技術のＥＴ型増幅器の構成を示すブロック図である。
【図５】関連技術のＥＴ級増幅器への入力信号の包絡線と電源電圧の時間変化を示す図である。
【図６】関連技術のＥＴ型増幅器の電源変調器の構成を示すブロック図である。
【図７】関連技術のＥＴ型増幅器の電源変調器の構成を示すブロック図である。
【図８】関連技術のＥＴ型増幅器の電源変調器の構成を示すブロック図である。
【図９】関連技術の構成を示した図である。
【図１０】関連技術の構成を示した図である。
【図１１】比較器の入力・出力特性を示した図である。
【図１２】比較器の入力・出力特性の周波数による変化を示した図である。
【図１３】関連技術における電流電圧変換回路の例である。
【図１４】本発明の第１実施形態の構成を示すブロック図である。
【図１５】低域通過フィルタの構成例を示した図である。
【図１６】本発明の第２実施形態の構成を示すブロック図である。
【図１７】本発明の第３実施形態の構成を示すブロック図である。
【図１８】本発明の第４実施形態の構成を示すブロック図である。
【図１９】本発明の第５実施形態の構成を示すブロック図である。
【図２０】ゲートドライバ回路の第１の構成例を示した図である。
【図２１】ゲートドライバ回路の第２の構成例を示した図である。
【図２２】ゲートドライバ回路の第３の構成例を示した図である。
【図２３】ゲートドライバ回路の第４の構成例を示した図である。
【図２４】スイッチングアンプの構成例を示した図である。
【図２５】スイッチングアンプの構成例を示した図である。
【図２６】低域通過フィルタの構成例を示した図である。
【図２７】本発明の第６実施形態の構成を示すブロック図である。
【図２８】アナログ線形アンプの構成例を示した図である。
【発明を実施するための形態】
【００４７】
次に、本発明を実施するための形態について図面を参照して詳細に説明する。
【００４８】
（第１実施形態）
図１４は、本発明の第１実施形態の増幅装置を示すブロック図である。
【００４９】
図１４において、増幅装置1は、電源変調器1aと、パワーアンプ1003と、を含む。
【００５０】
電源変調器1aは、アナログ線形アンプ1001と、デジタル増幅器1002と、出力回路1005と、出力回路1006と、を含む。
【００５１】
出力回路1005は、低域通過フィルタ1008と、抵抗1041と、合成部1005aと、アナログ入力端子1005bと、デジタル入力端子1005cと、出力端子1005dと、を含む。
【００５２】
出力回路1006は、低域通過フィルタ1007と、抵抗1040と、ダミーパワーアンプ1004と、アナログ入力端子1006aと、デジタル入力端子1006bと、出力端子1006cと、を含む。なお、図１４では、ダミーパワーアンプ1004は、出力回路1006とは独立して記載されているが、上述したように、ダミーパワーアンプ1004は、出力回路1006に含まれる。
【００５３】
パワーアンプ1003は、一般的に増幅器と呼ぶことができる。パワーアンプ1003は、電源端子1003aを有し、入力信号（以下「被増幅信号」と称する）を増幅する。
【００５４】
電源変調器1aは、一般的に出力器と呼ぶことができる。電源変調器1aは、被増幅信号の包絡線信号（以下「ＡＭ信号」と称する）に応じて調整された出力を、電源端子1003aに供給する。
【００５５】
アナログ線形アンプ1001は、一般的にアナログ増幅装置と呼ぶことができる。アナログ線形アンプ1001は、例えば、ＡＭ信号を線形に増幅するアナログのリニアアンプである。アナログ線形アンプ1001は、ＡＭ信号を受け付けて増幅する。アナログ線形アンプ1001の出力は、２つに分岐され、一方は、アナログ入力端子1005bに入力され、他方は、アナログ入力端子1006aに入力される。
【００５６】
デジタル増幅器1002は、一般的にデジタル回路と呼ぶことができる。デジタル増幅器1002は、第１電圧と第２電圧とを択一的に出力する。なお、第２電圧は、第１電圧よりも電圧が低い。デジタル増幅器1002の出力は、２つに分岐され、一方は、デジタル入力端子1005cに入力され、他方は、デジタル入力端子1006bに入力される。
【００５７】
出力回路1005は、一般的に第１出力回路と呼ぶことができる。出力回路1005は、アナログ入力端子1005bにてアナログ線形アンプ1001の出力を受け付け、デジタル入力端子1005cにてデジタル増幅器1002の出力を受け付ける。アナログ入力端子1005bは、一般的に第１アナログ端子と呼ぶことができる。デジタル入力端子1005cは、一般的に第１デジタル端子と呼ぶことができる。
【００５８】
低域通過フィルタ1008は、一般的に第１積分回路と呼ぶことができる。低域通過フィルタ1008は、デジタル入力端子1005cに入力されたデジタル増幅器1002の出力を積分する。
【００５９】
抵抗1041は、一般的に抵抗素子と呼ぶことができる。抵抗1041は、アナログ入力端子1005bと合成部1005aとの間に接続される。
【００６０】
合成部1005aは、低域通過フィルタ1008の出力と、アナログ入力端子1005bに入力されたアナログ線形アンプ1001の出力と、を併せてパワーアンプ1003の電源端子1003aに出力する。
【００６１】
出力回路1006は、一般的に第２出力回路と呼ぶことができる。出力回路1006は、アナログ入力端子1006aにてアナログ線形アンプ1001の出力を受け付け、デジタル入力端子1006bにてデジタル増幅器1002の出力を受け付ける。アナログ入力端子1006aは、一般的に第２アナログ端子と呼ぶことができる。デジタル入力端子1006bは、一般的に第２デジタル端子と呼ぶことができる。
【００６２】
低域通過フィルタ1007は、一般的に第２積分回路と呼ぶことができる。低域通過フィルタ1007は、デジタル入力端子1006bに入力されたデジタル増幅器1002の出力を積分する。
【００６３】
抵抗1040の一端1040aは、低域通過フィルタ1007の出力端子1007aと接続され、抵抗1040の他端1040bは、アナログ入力端子1006aと接続される。
【００６４】
ダミーパワーアンプ1004は、一般的に負荷またはダミー増幅器と呼ぶことができる。ダミーパワーアンプ1004は、低域通過フィルタ1007の出力端子1007aと接続されている。
【００６５】
デジタル増幅器1002は、抵抗1040に印加された電圧を検出し、その電圧に応じて、第１電圧と第２電圧とを択一的に出力する。
【００６６】
本実施形態では、デジタル増幅器1002は、抵抗1040の一端1040aの電圧が抵抗1040の他端1040bの電圧よりも低い第１状況では第１電圧を出力し、抵抗1040の一端1040aの電圧が抵抗1040の他端1040bの電圧よりも高い第２状況では、第２電圧を出力する。
【００６７】
ここで、出力回路1005を第１経路とし、出力回路1006のうちダミーパワーアンプ1004を除いた回路を第２経路とする。
【００６８】
第１経路では、アナログ線形アンプ1001の出力は、抵抗素子1041を介してパワーアンプ1003の電源端子1003aに供給される。第２経路では、アナログ線形アンプ1001の出力は、抵抗1040を介してダミーパワーアンプ1004の電源端子1004aへ供給される。
【００６９】
第２経路上に配置された抵抗1040の両端の端子は、デジタル増幅器1002の入力端子として機能する。
【００７０】
デジタル増幅器1002の出力端子1002aは、低域通過フィルタ1007および1008に接続される。低域通過フィルタ1007の出力端子1007aは、ダミーパワーアンプ1004の電源端子1004aに接続される。低域通過フィルタ1008の出力端子1008aは、パワーアンプ1003の電源端子1003aに接続される。
【００７１】
抵抗1040の他端1040bを第１端子とし、抵抗1040の一端1040aを第２端子とした場合、デジタル増幅器1002は、第１端子と第２端子の電位を比較し、第１端子の電位が第２端子の電位よりも高い場合に“ハイ”（第１電圧）を出力し、第２端子の電位が第１端子の電位よりも高い場合に“ロー”（第２電圧）を出力する。
【００７２】
図１４に示した増幅装置1において、第２経路と第１経路は、回路を構成する素子のインピーダンスが異なる以外は同一の構成となっており、第２経路を構成する素子のインピーダンスは、第１経路を構成する素子のインピーダンスのＮ倍（Ｎ＞＞１）としている。
【００７３】
図１５は、低域通過フィルタ1007および1008として使用可能なインダクタ素子1050を示した図である。インダクタンス素子1050が、低域通過フィルタ1007および1008として使用される場合、低域通過フィルタ1007に用いられるインダクタ素子のインピーダンス値は、低域通過フィルタ1008に用いられるインダクタ素子のインピーダンス値のＮ倍に設定される。
【００７４】
また、ダミーパワーアンプ1004は、パワーアンプ1003のＮ倍のインピーダンスを持った回路である。つまり、ダミーパワーアンプ1004のインピーダンスは、パワーアンプ1003のインピーダンスのインピーダンスよりも大きい。
【００７５】
増幅装置1では、アナログ入力端子1005bから出力回路1005を見たインピーダンスが、アナログ入力端子1006aから出力回路1006を見たインピーダンスよりも小さく、デジタル入力端子1005cから出力回路1005を見たインピーダンスが、デジタル入力端子1006bから出力回路1006を見たインピーダンスよりも小さい。
【００７６】
次に、図１４を用いて、第１実施形態の動作に関して説明を行う。
【００７７】
増幅装置１では、アナログ線形アンプ1001の出力が２つに分岐され、一方は、第１経路（アナログ入力端子1005b）に入力され、他方は、第２経路（アナログ入力端子1006a）に入力される。第１経路は、パワーアンプ1003への出力信号が通過する経路である。第２経路は、デジタル増幅器1002のフィードバックを決定する経路である。
【００７８】
デジタル増幅器1002と低域通過フィルタ1007を有する経路は、フィードバックループを構成する。
【００７９】
デジタル増幅器1002は、入力信号をパルス幅変調したパルス波形の信号を出力する。この信号の波形は、低域通過フィルタ1007を通過することにより、元の波形、つまり、入力信号の波形となる。
【００８０】
抵抗1040の一端1040aには、低域通過フィルタ1007の出力に応じた電圧が印加され、抵抗1040の他端1040bには、アナログ線形アンプ1001の出力に応じた電圧が印加される。デジタル増幅器1002は、抵抗1040の両端に印加された電圧に応じて、パルス幅変調の動作を決定する。
【００８１】
ここで、第２経路は、第１経路のＮ倍のインピーダンスを有しているため、第１経路の電流は、第２経路の電流のＮ倍となり、また、それぞれの経路間で互いに対応するノードの電位は同一となる。そのため、フィードバックの存在しない第１経路での動作は、フィードバックが存在する第２経路での動作と同じになる。
【００８２】
電源変調器１ａでは、例えば、第１経路に存在する抵抗素子1041は0.1Ω〜1Ωという非常に小さい抵抗値を有し、第２経路に存在する抵抗1040は、そのＮ倍の抵抗値を有する。
【００８３】
第２経路の抵抗1040は、デジタル増幅器1002のフィードバックを決定するための抵抗であるため、抵抗1040の抵抗値のばらつきは、デジタル増幅器1002の性能に影響を与える。
【００８４】
しかしながら、図６に示した関連技術の増幅装置と比較すると、本実施形態では、抵抗1040の抵抗値が図６に示した抵抗1040の抵抗値のＮ倍となっている。
【００８５】
本実施形態では、抵抗1040の抵抗値を大きくできる分、製造プロセスにおける精度の向上と設計の精度向上を図ることが可能である。
【００８６】
一方、本実施形態では、第１経路の抵抗素子1041の抵抗値を非常に小さくでき、よって、抵抗素子1041の抵抗値を、第１経路に存在する他の素子（低域通過フィルタ1008）よりも小さいインピーダンスとすることができる。
【００８７】
また、電源変調器1aの動作としては、効率向上のため、デジタル増幅器1002からの電流が出力電流の主成分となるため、「アナログ線形アンプ1001からの電流＜＜デジタル増幅器1002からの電流」となり、抵抗素子1041のばらつきは、第１経路の動作にはほとんど影響を及ぼさない。
【００８８】
以上の理由から、第１経路と第２経路のインピーダンスの比に関しても、微少な比率などに影響を与えるものの、Ｎを十分に大きく（例えば、Ｎ＝１００〜１０００）すれば、この影響は無視できるものとなる。
【００８９】
以上、この回路の設計性に関して利点がある点を述べた。
【００９０】
効率に関しても、まず、第１経路内の抵抗の抵抗値を、図６に示した関連技術の増幅器よりも設計性を考えず低下させることができ、これにより数％の効率向上が期待できる。一方、追加された第２経路で消費される電力に関しては、Ｎの値に依存してパワーアンプ1003に直接出力されずに第２経路で消費する電流は、全体の１／（Ｎ＋１）であり、Ｎ＝１００とした場合、１／１０１、すなわち、電源変調器自体の効率の低下は約１％であり、Ｎ＝１０００とした場合、効率の低下は0.1%となる。以上の様に、数％の効率改善と、0.1〜1％の効率悪化により、トータルとして効率改善となる。
【００９１】
次に、本実施形態の効果を説明する。
【００９２】
電源変調器1aは、出力回路1005にて形成される経路と、出力回路1006にて形成される経路と、の２つの経路を有する。出力回路1006にて形成される経路のインピーダンスが、出力回路1005にて形成される経路のインピーダンスよりも高くなるように、出力回路1006内の抵抗1040の抵抗値は、出力回路1005内の抵抗素子1041の抵抗値よりも大きくしてある。このため、以下では、出力回路1006にて形成される経路を高インピーダンスの経路と称し、出力回路1005にて形成される経路を低インピーダンスの経路と称する。
【００９３】
高インピーダンスの経路は、図６〜８に示した関連技術での抵抗1040の値を大きくしたものと同等である。そのため、この経路によりデジタル増幅器1002の動作が決定される。一方で、パワーアンプ1003の電源端子1003aへの出力信号は、低インピーダンスの経路を通過する。低インピーダンスの経路に設けられた抵抗素子1041の抵抗値は、抵抗1040の抵抗値よりも小さいため、効率は向上する。
【００９４】
本実施形態では、高インピーダンスの経路と低インピーダンスの経路はインピーダンスの比がＮ：１（Ｎ＞＞１）となっており、それぞれの経路の電流の振る舞いは、電流比が１：Ｎになっている以外はほぼ同じ振る舞いとなる。Ｎ＝１００とすれば、高インピーダンスの経路に流れる電流は全体の１／１０１、Ｎ＝１０００とすれば、１／１００１となるため、関連技術の回路に追加した回路部による消費電流の増加はＮ＝１００の場合で約１％、Ｎ＝１０００の場合で、約０．１％の増加にしかならず、効率の悪化には大きな影響を及ぼさない。
【００９５】
また、高インピーダンスの経路は、低インピーダンスの経路と比較してインピーダンスが高いだけであり、信号の通過に対するロスとしては大きいものの、そのインピーダンス自体は、低インピーダンスの経路のＮ倍でしかなく、Ｎ＝１０００の場合であっても、数ｋΩ程度と、非特許文献１に記載の構成の様な時定数の問題が生じにくい構成となっている。
【００９６】
（第２実施形態）
図１６は、本発明の第２実施形態の増幅装置1Aを示すブロック図である。図１６において、図１４に示したものと同一構成のものには同一符号を付してある。
【００９７】
図１６に示した増幅装置1Aは、図１４に示した増幅装置1において抵抗素子1041の両端を短絡した構成である。このため、増幅装置1Aにおいて、第１経路では、アナログ線形アンプ1001の出力は、合成部1005aを介して、パワーアンプ1003の電源端子1003aに供給される。
【００９８】
図１６に示した増幅装置1Aにおいて、第２経路と第１経路は、抵抗1040の有無を除けば、回路を構成する素子のインピーダンスが異なる以外は同一の構成となっており、本実施形態では、第２経路を構成する素子のインピーダンスは、第１経路を構成する素子のインピーダンスのＮ倍（Ｎ＞＞１）としている。
【００９９】
次に、図１６を用いて、第２実施形態の動作に関して説明を行う。
【０１００】
第２実施形態は、第１実施形態における抵抗素子1041を短絡した構成である。第１実施形態で説明したように、抵抗素子1041は出力信号が通過する経路であるため、0.1Ω〜1Ωという小さな抵抗値を有するものである。よって、抵抗素子1041の抵抗値が極めて小さい場合では、抵抗素子1041を短絡しても、第２経路を流れる電流や、回路全体の動作へはほとんど影響しない。したがって、第２実施形態においては、抵抗素子1041がないものの、第１実施形態と同様の動作が行われる。
【０１０１】
本実施形態によれば、第１実施形態と同様な効果を奏し、また、アナログ線形アンプ1001からパワーアンプ1003の電源端子1003aへの出力経路に抵抗を利用することなく、かつ、著しく高抵抗や低抵抗の素子を必要としない。このため、増幅装置1A（さらに言えば電源変調器1aA）は、設計性がよい構成となる。
【０１０２】
（第３実施形態）
図１７は、本発明の第３実施形態の増幅装置1Aを示すブロック図である。図１７において、図１６に示したものと同一構成のものには同一符号を付してある。
【０１０３】
図１７に示した増幅装置1Aは、第２実施形態におけるデジタル増幅器1002およびダミーパワーアンプ1004をより詳細に記載したものである。したがって、第２実施形態に記載した点は、第３実施形態でも成立する。なお、図１７に示したデジタル増幅器1002が、図１４に示した増幅装置1内のデジタル増幅器1002として用いられてもよい。また、図１７に示したダミーパワーアンプ1004と負荷1060が、図１４に示したダミーパワーアンプ1004として用いられてもよい。
【０１０４】
図１７において、デジタル増幅器1002は、比較器1020と、デジタルアンプ1002bと、を含む。デジタルアンプ1002bは、ゲートドライバ回路1021と、スイッチングアンプ1022と、を含む。
【０１０５】
比較器1020は、抵抗1040の一端1040a（第２端子）の電圧と抵抗1040の他端1040b（第１端子）の電圧とを比較し、その比較の結果をデジタルアンプ1002bに出力する。
【０１０６】
本実施形態では、比較器1020は、第１端子の電位が第２端子の電位よりも高い場合（第１状況）に“ハイ”（第１電圧）を出力し、第２端子の電位が第１端子の電位よりも高い場合（第２状況）に“ロー”（第２電圧）を出力する。
【０１０７】
本実施形態では、比較器1020は、抵抗1040の一端1040aの電圧と抵抗1040の他端1040bの電圧との大小関係が逆転しても、抵抗1040の一端1040aの電圧と抵抗1040の他端1040bの電圧との差の絶対値が所定値を超えない状況では、比較結果を変更せず、その絶対値が前記所定値を超えると、比較結果を変更する。
【０１０８】
デジタルアンプ1002bは、比較器1020の比較結果が第１状況を示す場合には、第１電圧を出力し、比較器1020の比較結果が第２状況を示す場合には、第２電圧を出力する。
【０１０９】
ゲートドライバ回路1021は、例えば、インバータである。スイッチングアンプ1022は、例えば、インバータである。
【０１１０】
ゲートドライバ回路1021は、出力用のスイッチングアンプ1022の駆動を行うための回路であり、1つ以上のインバータもしくはバッファーなどから構成される。
【０１１１】
スイッチングアンプ1022は、パワーアンプ1003やダミーのパワーアンプ1004が十分に駆動できる電力を供給するために電力増幅を行う。
【０１１２】
図１７では、ゲートドライバ回路1021とスイッチングアンプ1022は、インバータの記号で表されているが、スイッチングアンプ1022の出力と比較器1020の出力の論理が一致していれば、ゲートドライバ回路1021とスイッチングアンプ1022を一つにまとめてもよい。また、比較器1020からの出力電流で、パワーアンプ1003およびダミーパワーアンプ1004が十分に駆動できれば、ゲートドライバ回路1021とスイッチングアンプ1022は不要である。
【０１１３】
ダミーパワーアンプ1004は、パワーアンプ1003のＮ分の１のサイズのパワーアンプである。ダミーパワーアンプ1004のゲート電圧（図２参照）は、パワーアンプ1003と同一の条件とする。
【０１１４】
ダミーパワーアンプ1004は、インピーダンスのバランスをとるために設けられているため、ダミーパワーアンプ1004への入力（入力端子1004ｂへの入力）は、開放状態でも、パワーアンプ1003の入力（被増幅信号）と一致させても、他の信号を入力してもよい。ダミーパワーアンプ1004の出力端子には、パワーアンプ1003の出力負荷に相当するインピーダンス値のＮ倍のインピーダンスを有する負荷1060が接続される。これらにより、第２経路は第１経路のＮ倍のインピーダンスを持った回路となり、電流値はＮ分の１の大きさとなる。
【０１１５】
次に、図１７を用いて、第３実施形態の動作に関して説明を行う。
【０１１６】
第３実施形態は、第２実施形態のデジタル増幅器1002と、パワーアンプ1003、ダミーパワーアンプ1004を詳細に記した構成である。これらの動作自体は、第１および第２実施形態の動作以上の特殊な動作をしないため、この回路は、第２実施形態と同じ動作を行う。
【０１１７】
（第４実施形態）
図１８は、本発明の第４実施形態の増幅装置1Aを示すブロック図である。図１８において、図１７に示したものと同一構成のものには同一符号を付してある。
【０１１８】
図１８に示した増幅装置1Aは、第２実施形態におけるデジタル増幅器1002の一例であり、さらに、第３実施形態のダミーパワーアンプ1004と負荷1060を一つの負荷1061で表したものである。なお、負荷1061は、一般的に負荷インピーダンス素子と呼ぶことができる。第２実施形態に記載した点、および、第３実施形態に記載したダミーパワーアンプに関する点以外は、第４実施形態でも成立する。
【０１１９】
負荷1061のインピーダンスは、第３実施形態においてダミーパワーアンプ1004と負荷1060をダミーパワーアンプ1004の電源端子側から見たインピーダンスに等しい。これは、第２経路においては、実際の増幅自体に意味はなく、第１経路とのインピーダンスの比が一定であればよいためである。これにより、サイズが小さいと言ってもアンプの回路が必要であった第３実施形態をより小型化することが可能となる。これらにより、第２経路は第１経路のＮ倍のインピーダンスを持った回路となり、電流値はＮ分の１の大きさとなる。
【０１２０】
次に、図１８を用いて、第４実施形態の動作に関して説明を行う。
【０１２１】
第４実施形態は、第３実施形態のダミーパワーアンプ1004および負荷1060を負荷1061で置き換えたものであり、インピーダンスの比が前述の様にＮ：１に保たれれば、ダミーパワーアンプ1004における増幅動作は不要であるため、この構成でも第３実施形態に記した動作と同じ動作が行われる。
【０１２２】
（第５実施形態）
図１９は、本発明の第５実施形態の増幅装置1Aを示すブロック図である。図１９において、図１８に示したものと同一構成のものには同一符号を付してある。
【０１２３】
図１９に示した増幅装置1Aは、第４実施形態におけるゲートドライバ回路1021とスイッチングアンプ1022の一例を記載したものであり、さらに、低域通過フィルタ1007および1008の一例に記載したものである。したがって、第４実施形態に記載した点は、第５実施形態でも成立する。
【０１２４】
スイッチングアンプ1022は、ｐ−ＭＯＳトランジスタ1022aと、ｎ−ＭＯＳトランジスタ1022bと、を含む。デジタルアンプ1002bの電源電圧の高電位側電圧が、第１電圧として、ｐ−ＭＯＳトランジスタ1022aのソース端子および基板端子に印加される。デジタルアンプ1002bの電源電圧の低電位側電圧が、第２電圧として、ｎ−ＭＯＳトランジスタ1022bのソース端子および基板端子に印加される。ｎ−ＭＯＳトランジスタ1022bのドレイン端子と、ｐ−ＭＯＳトランジスタ1022aのドレイン端子と、が接続され、かつ、各ドレイン端子が、出力端子として用いられる。
【０１２５】
ゲートドライバ回路1021は、出力用のスイッチングアンプ1022の駆動を行うための回路であり、1つ以上のインバータもしくはバッファーなどから構成される。
【０１２６】
ゲートドライバ回路1021は、比較器1020の比較結果が第１状況を示す場合には、ｐ−ＭＯＳトランジスタ1022aをオンすると共にｎ−ＭＯＳトランジスタ1022bをオフし、比較器1020の比較結果が第２状況を示す場合には、ｐ−ＭＯＳトランジスタ1022aをオフすると共にｎ−ＭＯＳトランジスタ1022bをオンするインバータを含む。
【０１２７】
図２０、２１、２２および２３は、ゲートドライバ回路1021の一例を示した図である。
【０１２８】
図１９に示したスイッチングアンプ1022の入力が2端子となっているため、図２０、２１、２２および２３では、ゲートドライバ回路1021の出力を2端子とした例を示している。
【０１２９】
なお、ゲートドライバ回路1021は、図２０または２１に示す様に１段のインバータ1110で構成されてもよいし、図２２に示す様に複数段のインバータ1110を用いて構成されてもよい。
【０１３０】
また、ゲートドライバ回路1021は、図２３に示す様に遅延を持たせて、ｐ−ＭＯＳトランジスタ1022aとｎ−ＭＯＳトランジスタ1022bとが同時にオンして貫通電流が流れることを禁止する構成を含んでもよい。
【０１３１】
スイッチングアンプ1022は、パワーアンプ1003および負荷1061に十分な電力が供給される様に電力の増幅を行うためのものであり、図２４および２５にその例を示す。なお、スイッチングアンプ1022は、図２４に示す様にｐ−ＭＯＳトランジスタ1101とｎ−ＭＯＳトランジスタ1102との組み合わせでもよく、図２５に示す様にｐ−ＭＯＳトランジスタ1101とダイオード1090の組み合わせでもよい。
【０１３２】
インダクタ素子1050および1051は、第４実施形態（図１８）における低域通過フィルタ1007、1008を置き換えたものであり、このインダクタは、図２６に示すような低域通過フィルタに置き換えてもよい。
【０１３３】
次に、図１９を用いて、第５実施形態の動作に関して説明を行う。
【０１３４】
第５実施形態は、第４実施形態の低域通過フィルタ1007および1008と、ゲートドライバ回路1021、スイッチングアンプ1022の一例を示したものであり、置き換えた回路による特殊な動作は存在しないため、この構成でも第４実施形態と同じ動作が行われる。
【０１３５】
（第６実施形態）
図２７は、本発明の第６実施形態の増幅装置1Aを示すブロック図である。図２７において、図１９に示したものと同一構成のものには同一符号を付してある。
【０１３６】
図２７に示した増幅装置1Aでは、第５実施形態における、フィードバックの経路が、をスイッチングアンプ1022の出力から取られず、比較器1020の出力から取られている。具体的には、図２７では、インダクタ素子1050の一端は、比較器1020の出力端子と接続され、インダクタ素子1050の他端は、抵抗1040の一端1040aと負荷1061に接続される。
【０１３７】
次に、図２７を用いて、第６実施形態の動作に関して説明を行う。
【０１３８】
第６実施形態は、第５実施形態におけるインダクタ素子1050を用いたフィードバックの経路を変更した構成である。スイッチングアンプ1022の出力も比較器1020の出力も遅延の存在を除いて論理としては同一になるため、動作としては第５実施形態と同一となる。
【０１３９】
元々、スイッチングアンプ1022は、パワーアンプ1003の様な非常に低インピーダンスの素子を駆動する際に大電流が必要であるために接続されている。しかし、第２経路は第１経路のＮ倍のインピーダンスを有し、Ｎを十分に大きく取ることで、インピーダンスが高くなり、第２経路を流れる電流が減少する。この場合、スイッチングアンプ1022の出力をフィードバックすると、信号がスイッチングアンプ1022等の素子を通過する際に生じる遅延が問題となる場合がある。これを低減する構成が、第６実施形態である。
【０１４０】
なお、上記各実施形態において、アナログ線形アンプ1001のフィードバック経路には抵抗が設けられていないが、図２８に示す様にアナログ線形アンプ1001のフィードバック経路に抵抗を入れて一定のゲインを得る構成としてもよい。なお、図２８は、アナログ線形アンプ1001の他の例を示した図である。
【０１４１】
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【０１４２】
この出願は、２００９年１１月１７日に出願された日本出願特願２００９−２６１９１９を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【０１４３】
1、1A  増幅装置
1a、1aA  電源変調器
1001、1010  アナログ線形アンプ（オペアンプ）
1002  デジタル増幅器
1002a  出力端子
1002b  デジタルアンプ
1003  パワーアンプ
1003a  電源端子
1004  ダミーパワーアンプ
1004a  電源端子
1004b  入力端子
1005、1006  出力回路
1005a  合成部
1005b、1006a  アナログ入力端子
1005c、1006b  デジタル入力端子
1005d、1006c  出力端子
1007、1008  低域通過フィルタ（ＬＰＦ）
1007a、1008a  出力端子
1040、1041  抵抗
1040a  抵抗1040の一端
1040b  抵抗1040の他端
1050、1051  インダクタ素子
1020  比較器（コンパレータ）
1021  ゲートドライバ回路
スイッチングアンプ
1101、1022a  ｐ−ＭＯＳトランジスタ
1102、1022b  ｎ−ＭＯＳトランジスタ
1110  インバータ
1060、1061  負荷
1090  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【国際調査報告】
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