(57)【要約】ダミー主ビット線（ＭＢＬＤ１）は、リファレンス主ビット線（ＭＢＬＲ１）とコア主ビット線群（ＭＢＬ１〜ＭＢＬｊ）との間に配置されている。セル（３１）に接続された副ビット線（ＢＬＤ１）と主ビット線（ＭＢＬＤ１）との間に設けられた選択トランジスタ（ＳＬＤ１）は、他の選択トランジスタから独立して導通状態と非導通状態との切替が可能である。そしてダミー主ビット線（ＭＢＬＤ１）は、シールド用接地手段（ＤＴＤ１，１０６）によって接地電位に設定可能であり、リファレンス主ビット線（ＭＢＬＲ１）のシールド線として利用できる。
2011155120.tif 000002
【特許請求の範囲】
【請求項１】
リファレンスセル、複数のコアセル、および、第３のメモリセルを含むメモリセルアレイを有する半導体記憶装置であって、
前記リファレンスセルのための第１の主ビット線と、
前記複数のコアセルのための第２の主ビット線群と、
前記第１の主ビット線と前記第２の主ビット線群との間に配置された、前記第３のメモリセルのための第３の主ビット線と、
前記リファレンスセルに接続された副ビット線と前記第１の主ビット線との間に設けられ、導通状態のときは当該副ビット線と前記第１の主ビット線とを電気的に接続する一方、非導通状態のときは電気的に切り離す、第１の選択トランジスタと、
前記複数のコアセルに接続された各副ビット線と前記第２の主ビット線群との間にそれぞれ設けられ、導通状態のときは当該副ビット線と前記第２の主ビット線とを電気的に接続する一方、非導通状態のときは電気的に切り離す、第２の選択トランジスタ群と、
前記第３のメモリセルに接続された副ビット線と前記第３の主ビット線との間に設けられ、導通状態のときは当該副ビット線と前記第３の主ビット線とを電気的に接続する一方、非導通状態のときは電気的に切り離す、第３の選択トランジスタと、
前記第１の選択トランジスタ、前記第２の選択トランジスタ群、および前記第３の選択トランジスタについて、ゲート制御によって、導通状態または非導通状態に設定する列デコーダと、
前記第３の主ビット線を、接地電位に設定可能であるシールド用接地手段とを備え、
前記第３の選択トランジスタは、前記第１の選択トランジスタおよび前記第２の選択トランジスタ群とは電気的に分離されて前記列デコーダと接続されており、前記第１の選択トランジスタおよび前記第２の選択トランジスタ群から独立して、前記列デコーダによる導通状態と非導通状態との切替が可能である
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記第１の主ビット線とグランドとの間に設けられ、導通状態のときは前記第１の主ビット線を接地する一方、非導通状態のときは接地しない、第１のディスチャージトランジスタと、
前記第２の主ビット線群とグランドとの間にそれぞれ設けられ、導通状態のときは前記第２の主ビット線を接地する一方、非導通状態のときは接地しない、第２のディスチャージトランジスタ群と、
前記第３の主ビット線とグランドとの間に設けられ、導通状態のときは前記第３の主ビット線を接地する一方、非導通状態のときは接地しない、第３のディスチャージトランジスタと、
前記第１のディスチャージトランジスタ、前記第２のディスチャージトランジスタ群、および前記第３のディスチャージトランジスタについて、ゲート制御によって、導通状態または非導通状態に設定するディスチャージデコーダとを備え、
前記第３のディスチャージトランジスタは、前記第１のディスチャージトランジスタおよび前記第２のディスチャージトランジスタ群とは電気的に分離されて前記ディスチャージデコーダと接続されており、前記第１のディスチャージトランジスタおよび前記第２のディスチャージトランジスタ群から独立して、前記ディスチャージデコーダによる導通状態と非導通状態との切替が可能であり、
前記第３のディスチャージトランジスタおよびディスチャージデコーダによって、前記シールド用接地手段が構成されている
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１または２記載の半導体記憶装置において、
前記複数のコアセルのいずれかにアクセスするとき、前記第３の選択トランジスタを前記列デコーダによって非導通状態に設定するとともに、前記第３の主ビット線を前記シールド用接地手段によって接地電位に設定する
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１または２記載の半導体記憶装置において、
前記メモリセルアレイは、第２のリファレンスセル、第２の複数のコアセル、および、第６のメモリセルをさらに含み、
前記第２のリファレンスセルのための第４の主ビット線と、
前記第２の複数のコアセルのための第５の主ビット線群と、
前記第４の主ビット線と前記第５の主ビット線群との間に配置された、前記第６のメモリセルのための第６の主ビット線と、
前記第２のリファレンスセルに接続された副ビット線と前記第４の主ビット線との間に設けられ、導通状態のときは当該副ビット線と前記第４の主ビット線とを電気的に接続する一方、非導通状態のときは電気的に切り離す、第４の選択トランジスタと、
前記第２の複数のコアセルに接続された各副ビット線と前記第５の主ビット線群との間にそれぞれ設けられ、導通状態のときは当該副ビット線と前記第５の主ビット線とを電気的に接続する一方、非導通状態のときは電気的に切り離す、第５の選択トランジスタ群と、
前記第６のメモリセルに接続された副ビット線と前記第６の主ビット線との間に設けられ、導通状態のときは当該副ビット線と前記第６の主ビット線とを電気的に接続する一方、非導通状態のときは電気的に切り離す、第６の選択トランジスタと、
前記第６の主ビット線を、接地電位に設定可能である第２のシールド用接地手段とを備え、
前記列デコーダは、前記第４の選択トランジスタ、前記第５の選択トランジスタ群、および前記第６の選択トランジスタについて、ゲート制御によって、導通状態または非導通状態に設定するものであり、
前記第６の選択トランジスタは、前記第４の選択トランジスタおよび前記第５の選択トランジスタ群とは電気的に分離されて、前記列デコーダと接続されており、前記第４の選択トランジスタおよび前記第５の選択トランジスタ群から独立して、前記列デコーダによる導通状態と非導通状態との切替が可能であり、
前記第３の選択トランジスタと前記第６の選択トランジスタとは、ゲートが共通に、前記列デコーダと接続されている
ことを特徴とする半導体記憶装置。
【請求項５】
請求項２記載の半導体記憶装置において、
前記メモリセルアレイは、第２のリファレンスセル、第２の複数のコアセル、および、第６のメモリセルをさらに含み、
前記第２のリファレンスセルのための第４の主ビット線と、
前記第２の複数のコアセルのための第５の主ビット線群と、
前記第４の主ビット線と前記第５の主ビット線群との間に配置された、前記第６のメモリセルのための第６の主ビット線と、
前記第４の主ビット線とグランドとの間に設けられ、導通状態のときは前記第４の主ビット線を接地する一方、非導通状態のときは接地しない、第４のディスチャージトランジスタと、
前記第５の主ビット線群とグランドとの間にそれぞれ設けられ、導通状態のときは前記第５の主ビット線を接地する一方、非導通状態のときは接地しない、第５のディスチャージトランジスタ群と、
前記第６の主ビット線とグランドとの間に設けられ、導通状態のときは前記第６の主ビット線を接地する一方、非導通状態のときは接地しない、第６のディスチャージトランジスタとを備え、
前記ディスチャージデコーダは、前記第４のディスチャージトランジスタ、前記第５のディスチャージトランジスタ群、および前記第６のディスチャージトランジスタについて、ゲート制御によって、導通状態または非導通状態に設定するものであり、
前記第６のディスチャージトランジスタは、前記第４のディスチャージトランジスタおよび前記第５のディスチャージトランジスタ群とは電気的に分離されて前記ディスチャージデコーダと接続されており、前記第４のディスチャージトランジスタおよび前記第５のディスチャージトランジスタ群から独立して、前記ディスチャージデコーダによる導通状態と非導通状態との切替が可能であり、
前記第３のディスチャージトランジスタと前記第６のディスチャージトランジスタとは、ゲートが共通に、前記ディスチャージデコーダと接続されている
ことを特徴とする半導体記憶装置。
【請求項６】
請求項１または２記載の半導体記憶装置において、
前記第３のメモリセルは、ダミーセルである
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１または２記載の半導体記憶装置において、
前記リファレンスセルと前記第３のメモリセルとは、前記メモリセルアレイ内で隣接して配置されている
ことを特徴とする半導体記憶装置。
【請求項８】
請求項１または２記載の半導体記憶装置において、
前記第３のメモリセルは、前記メモリセルアレイにおけるセクタの端に配置されている
ことを特徴とする半導体記憶装置。
【請求項９】
請求項１または２記載の半導体記憶装置において、
前記第３のメモリセルにアクセスするとき、前記第３の選択トランジスタを導通状態にするとともに、前記第３の主ビット線を接地電位に設定しない
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項１または２記載の半導体記憶装置において、
前記メモリセルアレイの構成は、仮想接地型である
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１または２記載の半導体記憶装置において、
第１の入力端子と第２の入力端子とを備え、前記第１の入力端子および前記第２の入力端子に入力される電圧値または電流値を比較するセンスアンプと、
前記第１の主ビット線と前記第１の入力端子とを選択的に接続し、前記第２の主ビット線群および第３の主ビット線と前記第２の入力端子とを選択的に接続するスイッチとを備えた
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１または２記載の半導体記憶装置において、
前記列デコーダは、前記メモリセルアレイの列を選択するためのアドレス信号と、シールド動作を制御するためのシールド選択信号とが入力される
ことを特徴とする半導体記憶装置。
【請求項１３】
請求項２記載の半導体記憶装置において、
前記ディスチャージデコーダは、前記メモリセルアレイの列を選択するためのアドレス信号と、シールド動作を制御するためのシールド選択信号とが入力される
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものであり、特に、リファレンスセルのための主ビット線のシールド方法に関するものである。
【背景技術】
【０００２】
フラッシュメモリ等の半導体記憶装置においては、ビット線とワード線を選択することによって、メモリセルアレイ中のメモリセルを特定し、そのメモリセルにアクセスすることができる。ビット線は主ビット線と副ビット線に分かれており、主ビット線と副ビット線とは選択トランジスタを介して接続されており、副ビット線の他端はメモリセルに接続されている。メモリセルのデータを読み出すときは、センスアンプで特定されたメモリセルの電流値または電圧値と、基準となるリファレンスセルの電流値または電圧値とを比較し、データ“０“または“１“の判定を行う。【０００３】
また、仮想接地型のメモリセルアレイでは、アクセスするメモリセルの隣のメモリセルが消去状態の場合はリーク電流が発生してしまう。一方、アクセスするメモリセルの隣のメモリセルが書込み状態の場合は、チャージされた電荷によってリーク電流の発生を防ぐことができる（特許文献１の図１を参照）。そこで、メモリセルアレイの端にダミーセルを配置し、そのダミーセルを書込み状態にしておくことによって、メモリセルのリーク電流を防ぐことができる。特許文献１では、リファレンスセルアレイの端にダミーセルを配置し、そのダミーセルを書込み状態にしておくことによって、リファレンスセルのリーク電流の発生を防ぐ方法が提案されている（特許文献１の図５及び図６を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２００５／１０９４４２号
【特許文献２】特開平９−２４５４９３号公報
【特許文献３】特開２００２−１００１９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、上述したように、リファレンスセルに隣接してダミーセルを配置した場合、ダミーセルに接続される主ビット線とリファレンスセルに接続される主ビット線とが隣接して配置されることになる。このため、例えばダミーセルにアクセスした場合に、主ビット線間の寄生容量の影響を受け、リファレンスセルの主ビット線がダミーセルに接続される主ビット線の影響を受けてしまう、という問題が生じる。リファレンスセルの主ビット線が影響を受けると、基準となるリファレンスセルの電流値または電圧値が変動してしまうため、データ“０“または“１“の判定が正常にできなくなってしまう可能性がある。【０００６】
この問題の解決策の１つとして、リファレンス主ビット線と他の主ビット線との間にシールド線を配置し、リファレンス主ビット線が他の主ビット線からの影響を受けないようにする方法がある。例えば特許文献２には、メモリブロック間やリファレンス主ビット線と他の主ビット線との間にシールド線を配置する方法が提案されている（特許文献２の図１を参照）。ただしこの方法を採用した場合は、リファレンス主ビット線と他の主ビット線との間にシールド線の配置が必要になるため、半導体記憶装置の面積がその分増加してしまう、という別の問題が生じる。【０００７】
前記の問題に鑑み、本発明は、半導体記憶装置において、その面積を増加させることなく、リファレンスセルのための主ビット線のシールドを実現可能にすることを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様では、リファレンスセル、複数のコアセル、および、第３のメモリセルを含むメモリセルアレイを有する半導体記憶装置は、前記リファレンスセルのための第１の主ビット線と、前記複数のコアセルのための第２の主ビット線群と、前記第１の主ビット線と前記第２の主ビット線群との間に配置された、前記第３のメモリセルのための第３の主ビット線と、前記リファレンスセルに接続された副ビット線と前記第１の主ビット線との間に設けられ、導通状態のときは当該副ビット線と前記第１の主ビット線とを電気的に接続する一方、非導通状態のときは電気的に切り離す、第１の選択トランジスタと、前記複数のコアセルに接続された各副ビット線と前記第２の主ビット線群との間にそれぞれ設けられ、導通状態のときは当該副ビット線と前記第２の主ビット線とを電気的に接続する一方、非導通状態のときは電気的に切り離す、第２の選択トランジスタ群と、前記第３のメモリセルに接続された副ビット線と前記第３の主ビット線との間に設けられ、導通状態のときは当該副ビット線と前記第３の主ビット線とを電気的に接続する一方、非導通状態のときは電気的に切り離す、第３の選択トランジスタと、前記第１の選択トランジスタ、前記第２の選択トランジスタ群、および前記第３の選択トランジスタについて、ゲート制御によって、導通状態または非導通状態に設定する列デコーダと、前記第３の主ビット線を、接地電位に設定可能であるシールド用接地手段とを備え、前記第３の選択トランジスタは、前記第１の選択トランジスタおよび前記第２の選択トランジスタ群とは電気的に分離されて前記列デコーダと接続されており、前記第１の選択トランジスタおよび前記第２の選択トランジスタ群から独立して、前記列デコーダによる導通状態と非導通状態との切替が可能である。【０００９】
この態様によると、リファレンスセルのための第１の主ビット線と複数のコアセルのための第２の主ビット線群との間に、第３のメモリセルのための第３の主ビット線が配置されている。そして第３のメモリセルに接続された副ビット線と第３の主ビット線との間に設けられた第３の選択トランジスタは、導通状態のときは当該副ビット線と第３の主ビット線とを電気的に接続する一方、非導通状態のときは電気的に切り離す。さらに第３の選択トランジスタは、他の選択トランジスタとは電気的に分離されて列デコーダと接続されており、他の選択トランジスタから独立して導通状態と非導通状態との切替が可能である。また、第３の主ビット線は、シールド用接地手段によって接地電位に設定可能である。このため、第３の主ビット線を、第３の選択トランジスタによって非導通状態にして副ビット線から電気的に切り離した上で、シールド用接地手段によって接地電位に設定することによって、第１の主ビット線のシールド線として機能させることができる。したがって、新たなシールド線を設けることなく、リファレンスセルのための主ビット線のシールドが実現可能になる。
【発明の効果】
【００１０】
本発明によると、リファレンスセルのための主ビット線のシールドを、半導体記憶装置の面積を増加させることなく、実現することができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態１に係る半導体記憶装置の回路構成の概要である。
【図２】図１におけるメモリセルアレイの構成の概要である。
【図３】実施形態１に係る半導体記憶装置の主要部の構成例である。
【図４】実施形態１に係る半導体記憶装置の主要部の他の構成例である。
【図５】実施形態２に係る半導体記憶装置におけるメモリセルアレイの構成の概要である。
【図６】実施形態２に係る半導体記憶装置の主要部の構成例である。
【図７】実施形態２に係る半導体記憶装置の主要部の他の構成例である。
【図８】メモリセルアレイの構成が仮想接地型でない場合の構成例である。
【図９】メモリセルアレイの構成が仮想接地型でない場合の構成例である。
【図１０】メモリセルアレイの構成が仮想接地型でない場合の構成例である。
【図１１】メモリセルアレイの構成が仮想接地型でない場合の構成例である。
【図１２】コア主ビット線をシールド線として用いる場合の構成例である。
【図１３】リファレンス主ビット線をシールド線として用いる場合の構成例である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１３】
（実施形態１）
図１は実施形態１に係る半導体記憶装置の回路構成の概要を示す。ここでの半導体記憶装置は、例えばフラッシュメモリである。図１に示すように、メモリセルアレイ１０１周辺の回路として、行デコーダ１０２、選択トランジスタ回路１０３、列デコーダ１０４、ディスチャージトランジスタ回路１０５、ディスチャージデコーダ１０６、スイッチ１０７、およびセンスアンプ１０８がある。メモリセルアレイ１０１には副ビット線とワード線が接続されており、副ビット線の他端は選択トランジスタ回路１０３に接続され、ワード線の他端は行デコーダ１０２に接続されている。行デコーダ１０２には、メモリセルアレイ１０１の行を選択するためのアドレス信号が入力されている。選択トランジスタ回路１０３には、副ビット線の他に、主ビット線と列デコーダ１０４が接続されている。主ビット線は選択トランジスタ回路１０３、ディスチャージトランジスタ回路１０５、及びスイッチ１０７に接続されている。そしてディスチャージトランジスタ回路１０５はさらにディスチャージデコーダ１０６に接続されており、スイッチ１０７はさらにセンスアンプ１０８に接続されている。列デコーダ１０４およびディスチャージデコーダ１０６には、メモリセルアレイの列を選択するためのアドレス信号と、後述するシールド動作を制御するためのシールド選択信号とが入力されている。センスアンプ１０８は、第１の入力端子と第２の入力端子とを備え、第１および第２の入力端子に入力された電圧値または電流値を比較する回路である。スイッチ１０７は、後述するリファレンス主ビット線とセンスアンプ１０８の第１の入力端子とを選択的に接続し、後述するコア主ビット線およびダミー主ビット線とセンスアンプ１０８の第２の入力端子とを選択的に接続する。すなわちセンスアンプ１０８は、基準となる電圧値や電流値を第１の入力端子に受けるとともに、アクセスしたメモリセルの電圧値や電流値を第２の入力端子に受けて、データ“０“または“１“の判定を行う。
【００１４】
図２は図１におけるメモリセルアレイの構成の概要を示す図である。図２に示すように、メモリセルアレイ内には、リファレンスセルを有するリファレンスセルアレイ、ダミーセルを有するダミーセルアレイ、そしてコアセルを有するコアセルアレイがある。ダミーセルアレイは、リファレンスアレイとコアセルアレイとの間に配置されている。
【００１５】
ここで、「リファレンスセル」は、データ“０“または“１“の判定に用いる基準電圧値または基準電流値を生成するためのメモリセルである。「コアセル」は、ユーザがデータを格納するためのメモリセルである。「ダミーセル」は、データを格納するためには通常は用いられないメモリセルであり、例えば、検査や評価、解析のために用いられる。そして本実施形態では、ダミーセルのための主ビット線を、リファレンスセルのための主ビット線のシールド線として用いる。
【００１６】
図３は本実施形態に係る半導体記憶装置の主要部の構成例を示す図である。図３において、メモリセルアレイ１０１は仮想接地方式のＮＯＲ型のフラッシュメモリである。ＭＢＬＲ１〜ＭＢＬＲｈはリファレンスセルのためのリファレンス主ビット線、ＭＢＬ１〜ＭＢＬｊ，ＭＢＬｊ＋１〜ＭＢＬｋはコアセルのためのコア主ビット線、ＭＢＬＤ１，ＭＢＬＤ２はダミーセルのためのダミー主ビット線である。ダミー主ビット線ＭＢＬＤ１は、リファレンス主ビット線ＭＢＬＲ１とコア主ビット線ＭＢＬ１〜ＭＢＬｊとの間に、リファレンス主ビット線ＭＢＬＲ１と隣接して配置されている。ダミー主ビット線ＭＢＬＤ２は、リファレンス主ビット線ＭＢＬＲｈとコア主ビット線ＭＢＬｊ＋１〜ＭＢＬｋとの間に、リファレンス主ビット線ＭＢＬＲｈと隣接して配置されている。選択トランジスタ回路１０３には、選択トランジスタＳＬ１〜ＳＬｊ，ＳＬｊ＋１〜ＳＬｋ，ＳＬＤ１，ＳＬＤ２，ＳＬＲ１〜ＳＬＲｈが配置されている。ディスチャージトランジスタ回路１０５には、ディスチャージトランジスタＤＴ１〜ＤＴｊ，ＤＴｊ＋１〜ＤＴｋ，ＤＴＤ１，ＤＴＤ２，ＤＴＲ１〜ＤＴＲｈが配置されている。
【００１７】
リファレンスセルには各々副ビット線ＢＬＲ１〜ＢＬＲｈが接続されており、リファレンス主ビット線ＭＢＬＲ１〜ＭＢＬＲｈと副ビット線ＢＬＲ１〜ＢＬＲｈとは、選択トランジスタＳＬＲ１〜ＳＬＲｈを介してそれぞれ接続されている。さらに、リファレンス主ビット線ＭＢＬＲ１〜ＭＢＬＲｈは、ディスチャージトランジスタＤＴＲ１〜ＤＴＲｈを介して各々接地されている。すなわち、リファレンスセル１１は第１の主ビット線としてのリファレンス主ビット線ＭＢＬＲ１と、第１の選択トランジスタとしての選択トランジスタＳＬＲ１を介して接続されており、第２のリファレンスセルとしてのリファレンスセル１２は第４の主ビット線としてのリファレンス主ビット線ＭＢＬＲｈと、第４の選択トランジスタとしての選択トランジスタＳＬＲｈを介して接続されている。そして、リファレンス主ビット線ＭＢＬＲ１は、第１のディスチャージトランジスタとしてのディスチャージトランジスタＤＴＲ１を介して接地されており、リファレンス主ビット線ＭＢＬＲｈは、第４のディスチャージトランジスタとしてのディスチャージトランジスタＤＴＲｈを介して接地されている。
【００１８】
コアセルには各々副ビット線ＢＬ１〜ＢＬｊ，ＢＬｊ＋１〜ＢＬｋが接続されており、コア主ビット線ＭＢＬ１〜ＭＢＬｊ，ＭＢＬｊ＋１〜ＭＢＬｋと副ビット線ＢＬ１〜ＢＬｊ，ＢＬｊ＋１〜ＢＬｋとは、選択トランジスタＳＬ１〜ＳＬｊ，ＳＬｊ＋１〜ＳＬｋを介して接続されている。さらに、コア主ビット線ＭＢＬ１〜ＭＢＬｊ，ＭＢＬｊ＋１〜ＭＢＬｋは、ディスチャージトランジスタＤＴ１〜ＤＴｊ，ＤＴｊ＋１〜ＤＴｋを介して各々接地されている。すなわち、複数のコアセル２１は、第２の主ビット線群としてのコア主ビット線ＭＢＬ１〜ＭＢＬｊと第２の選択トランジスタ群としての選択トランジスタＳＬ１〜ＳＬｊを介して接続されており、第２の複数のコアセルとしての複数のコアセル２２は、第５の主ビット線群としてのコア主ビット線ＭＢＬｊ＋１〜ＭＢＬｋと第５の選択トランジスタ群としての選択トランジスタＳＬｊ＋１〜ＳＬｋを介して接続されている。そして、コア主ビット線ＭＢＬ１〜ＭＢＬｊは、第２のディスチャージトランジスタ群としてのディスチャージトランジスタＤＴ１〜ＤＴｊを介して接地されており、コア主ビット線ＭＢＬｊ＋１〜ＭＢＬｋは、第５のディスチャージトランジスタ群としてのディスチャージトランジスタＤＴｊ＋１〜ＤＴｋを介して接地されている。
【００１９】
ダミーセルには各々副ビット線ＢＬＤ１，ＢＬＤ２が接続されており、ダミー主ビット線ＭＢＬＤ１，ＭＢＬＤ２と副ビット線ＢＬＤ１，ＢＬＤ２とは、選択トランジスタＳＬＤ１，ＳＬＤ２を介して接続されている。さらに、ダミー主ビット線ＭＢＬＤ１，ＭＢＬＤ２は、ディスチャージトランジスタＤＴＤ１，ＤＴＤ２を介して各々接地されている。すなわち、第３のメモリセルとしてのダミーセル３１は、第１の主ビット線と第２の主ビット線群との間に配置された第３の主ビット線としてのダミー主ビット線ＭＢＬＤ１と、第３の選択トランジスタとしての選択トランジスタＳＬＤ１を介して接続されており、第６のメモリセルとしてのダミーセル３２は、第４の主ビット線と第５の主ビット線群との間に配置された第６の主ビット線としてのダミー主ビット線ＭＢＬＤ２と、第６の選択トランジスタとしての選択トランジスタＳＬＤ２を介して接続されている。そして、ダミー主ビット線ＭＢＬＤ１は、第３のディスチャージトランジスタとしてのディスチャージトランジスタＤＴＤ１を介して接地されており、ダミー主ビット線ＭＢＬＤ２は、第６のディスチャージトランジスタとしてのディスチャージトランジスタＤＴＤ２を介して接地されている。ダミーセル３１はリファレンスセル１１と隣接して配置されており、ダミーセル３２はリファレンスセル１２と隣接して配置されている。
【００２０】
選択トランジスタＳＬ１〜ＳＬｊ，ＳＬｊ＋１〜ＳＬｋ，ＳＬＤ１，ＳＬＤ２，ＳＬＲ１〜ＳＬＲｈは、導通状態のときは主ビット線と副ビット線とを電気的に接続する一方、非導通状態のときは主ビット線と副ビット線とを電気的に切り離すトランジスタである。選択トランジスタＳＬ１〜ＳＬｊ，ＳＬｊ＋１〜ＳＬｋ，ＳＬＤ１，ＳＬＤ２，ＳＬＲ１〜ＳＬＲｈは、ゲート端子が列デコーダ１０４に接続されており、列デコーダ１０４によるゲート制御によって、導通状態または非導通状態に設定される。列デコーダ１０４は、メモリセルアレイ１０１の列を選択するためのアドレス信号ＳＡＤと、シールド動作を制御するためのシールド選択信号ＳＳＳとを入力としている。
【００２１】
また、ディスチャージトランジスタＤＴ１〜ＤＴｊ，ＤＴｊ＋１〜ＤＴｋ，ＤＴＤ１，ＤＴＤ２，ＤＴＲ１〜ＤＴＲｈは、導通状態のときに主ビット線をグランドに接続して接地電位にするためのトランジスタである。ディスチャージトランジスタＤＴ１〜ＤＴｊ，ＤＴｊ＋１〜ＤＴｋ，ＤＴＤ１，ＤＴＤ２，ＤＴＲ１〜ＤＴＲｈは、ゲート端子がディスチャージデコーダ１０６に接続されており、ディスチャージデコーダ１０６によるゲート制御によって、導通状態または非導通状態に設定される。ディスチャージデコーダ１０６は、アドレス信号ＳＡＤと、シールド選択信号ＳＳＳとを入力としている。ディスチャージトランジスタＤＴＤ１およびディスチャージデコーダ１０６によって、シールド選択信号ＳＳＳに従ってダミー主ビット線ＭＢＬＤ１を接地電位に設定可能であるシールド用接地手段が構成されており、ディスチャージトランジスタＤＴＤ２およびディスチャージデコーダ１０６によって、シールド選択信号ＳＳＳに従ってダミー主ビット線ＭＢＬＤ２を接地電位に設定可能である第２のシールド用接地手段が構成されている。
【００２２】
ここで、選択トランジスタＳＬＤ１，ＳＬＤ２は、他の選択トランジスタとは電気的に分離されて列デコーダ１０４に接続されており、列デコーダ１０４は、シールド選択信号ＳＳＳに応じて、選択トランジスタＳＬＤ１またはＳＬＤ２のみを独立して導通状態または非導通状態に設定することができる。また、ディスチャージトランジスタＤＴＤ１、ＤＴＤ２は、他のディスチャージトランジスタとは電気的に分離されてディスチャージデコーダ１０６に接続されており、ディスチャージデコーダ１０６は、シールド選択信号ＳＳＳに応じて、ディスチャージトランジスタＤＴＤ１またはＤＴＤ２のみを独立して導通状態または非導通状態に設定することができる。
【００２３】
図３の構成において、コアセルにアクセスする場合の動作について説明する。ここでは、リファレンス主ビット線ＭＢＬＲ１に接続されているリファレンスセル１１を用いるものとし、また、複数のコアセル２１のうちのコア主ビット線ＭＢＬ１に接続されているコアセルにアクセスするものとする。
【００２４】
まず、シールド選択信号ＳＳＳを基にして列デコーダ１０４によって、選択トランジスタＳＬＤ１を非導通状態にする。そして、シールド選択信号ＳＳＳを基にしてディスチャージデコーダ１０６によって、ディスチャージトランジスタＤＴＤ１を導通状態にし、ダミー主ビット線ＭＢＬＤ１を接地電位にする。これにより、ダミー主ビット線ＭＢＬＤ１をリファレンス主ビット線ＭＢＬＲ１に対するシールド線として使用することができる。同様に、シールド選択信号ＳＳＳを基にして列デコーダ１０４によって選択トランジスタＳＬＤ２を非導通状態にし、シールド選択信号ＳＳＳを基にしてディスチャージデコーダ１０６によってディスチャージトランジスタＤＴＤ２を導通状態にして、ダミー主ビット線ＭＢＬＤ２を接地電位にする。これにより、ダミー主ビット線ＭＢＬＤ２をリファレンス主ビット線ＭＢＬＲｈに対するシールド線として使用することができる。そして、コアセル主ビット線ＭＢＬ１〜ＭＢＬｊ，ＭＢＬｊ＋１〜ＭＢＬｋにアクセスした場合でも、リファレンス主ビット線ＭＢＬＲ１，ＭＢＬＲｈが主ビット線間の寄生容量の影響を受けることを防ぐことができる。
【００２５】
またこのとき、選択トランジスタＳＬＤ１，ＳＬＤ２が非導通状態なので、ダミーセルに接続される副ビット線ＢＬＤ１，ＢＬＤ２は接地電位にならない。これにより、副ビット線ＢＬＤ１，ＢＬＤ２を通じてメモリセルアレイ１０１からダミー主ビット線ＭＢＬＤ１，ＭＢＬＤ２に電流が流れ込むことを防ぐことができる。
【００２６】
次に、列デコーダ１０４およびディスチャージデコーダ１０６は、アドレス信号ＳＡＤに応じて、選択トランジスタＳＬＲ１を導通状態にし、ディスチャージトランジスタＤＴＲ１を非導通状態にする。また、選択トランジスタＳＬ１を導通状態にし、ディスチャージトランジスタＤＴ１を非導通状態にする。そしてコアセル主ビット線ＭＢＬ１とリファレンス主ビット線ＭＢＬＲ１の電流または電圧をセンスアンプで比較し、データ“０“または“１“の判定を行う。メモリセルへのアクセスが終了した場合は、ディスチャージトランジスタＤＴ１，ＤＴＲ１を導通状態にし、コア主ビット線ＭＢＬ１とリファレンス主ビット線ＭＢＬＲ１を接地電位にする。
【００２７】
以上のように、コアセルにアクセスする動作において、ダミービット主ビット線ＭＢＬＤ１が、リファレンス主ビット線ＭＢＬＲ１のシールド線としての機能を果たす。また、ダミービット主ビット線ＭＢＬＤ２が、リファレンス主ビット線ＭＢＬＲｈのシールド線としての機能を果たす。したがって、新たなシールド線を設けることなく、すなわち、半導体記憶装置の面積増加を招くことなく、リファレンス主ビット線のシールドを実現することが可能となる。
【００２８】
なお、図３の構成において、ダミーセルにアクセスすることも可能である。例えば、リファレンス主ビット線ＭＢＬＲｈに接続されているリファレンスセルを用いて、ダミー主ビット線ＭＢＬＤ１に接続されているダミーセルにアクセスするものとする。この場合には、列デコーダ１０４によって選択トランジスタＳＬＤ１，ＳＬＲｈを導通状態にし、ディスチャージデコーダ１０６によってディスチャージトランジスタＤＴＤ１，ＤＴＲｈを非導通状態にする。そしてダミー主ビット線ＭＢＬＤ１とリファレンス主ビット線ＭＢＬＲｈの電流または電圧をセンスアンプで比較し、データ“０“または“１“の判定を行う。メモリへのアクセスが終了した場合は、ディスチャージデコーダ１０６によってディスチャージトランジスタＤＴＤ１、ＤＴＲｈを導通状態にする。
【００２９】
ただしこのようにダミーセルにアクセスする場合、リファレンス主ビット線とダミー主ビット線との間のシールドがなくなってしまう。このため、主ビット線間の寄生容量により、リファレンス主ビット線がダミー主ビット線の影響を受けてしまい、リファレンス電流値やリファレンス電圧値が変動し、センスアンプでのデータ“０“または“１“の判定が正常に行えなくなる可能性がある。しかし、これについてはダミーセルの使用を限定することで対応可能である。
【００３０】
なお、リファレンス主ビット線とダミー主ビット線間以外の主ビット線間、つまりリファレンス主ビット線同士の間、コア主ビット線同士の間、ダミー主ビット線とコア主ビット線の間では、隣接する主ビット線同士が同時に選択されることがないため、通常、シールドは必要ない。
【００３１】
図４は本実施形態に係る半導体記憶装置の主要部の他の構成例である。図４の構成は図３とほぼ同様であり、共通の構成要素については同一の符号を付しており、ここではその詳細な説明を省略する。
【００３２】
図４において図３の構成と異なっているのは、ダミー主ビット線ＭＢＬＤ１，ＭＢＬＤ２に各々接続されている選択トランジスタＳＬＤ１，ＳＬＤ２のゲート端子同士が共通して、列デコーダ１０４に接続されており、また、ダミー主ビット線ＭＢＬＤ１，ＭＢＬＤ２に各々接続されているディスチャージトランジスタＤＴＤ１，ＤＴＤ２のゲート端子同士が共通して、ディスチャージデコーダ１０６に接続されている点である。共通して接続されているとは、トランジスタのゲート端子同士が一本の配線に接続されている状態のことを意味する。
【００３３】
この場合、選択トランジスタＳＬＤ１，ＳＬＤ２の導通状態・非導通状態は列デコーダ１０４によって同様に制御され、ディスチャージトランジスタＤＴＤ１，ＤＴＤ２の導通状態・非導通状態もディスチャージデコーダ１０６によって同様に制御される。すなわち、ダミー主ビット線ＭＢＬＤ１，ＭＢＬＤ２は同じタイミングで接地電位に設定される。
【００３４】
図４の構成においても、図３の構成と同様の効果が得られる。加えて、列デコーダ１０４およびディスチャージデコーダ１０６からの制御配線の本数を削減することができる。
【００３５】
（実施形態２）
実施形態２に係る半導体記憶装置は、メモリセルアレイ周辺の回路構成は実施形態１と同様である。ただし、メモリセルアレイの構成が実施形態１とは異なっている。
【００３６】
図５は実施形態２に係る半導体記憶装置におけるメモリセルアレイの構成の概要を示す。図５（ａ）に示すように、メモリセルアレイ１０１は複数のスライス２０１からなっている。メモリセルはスライス２０１によりビット線方向に分割され、スライス２０１同士の間でワード線の裏打ちが行われる。スライス２０１の構成を図５（ｂ）に示す。図５（ｂ）に示すように、スライス２０１は複数のセクタからなり、そのうちの一つ以上はリファレンスセルを有するリファレンスセクタである。他のセクタは、ユーザがデータの格納のために用いるコアセルを有している。各セクタの構成を図５（ｃ）に示す。図５（ｃ）に示すように、加工の安定性を保つために、各セクタの端にダミーセルが配置されている。リファレンスセクタでは、ダミーセル以外のメモリセルをリファレンスセルとして用い、コアセルのセクタでは、ダミーセル以外のメモリセルをコアセルとして用いる。
【００３７】
図６は本実施形態に係る半導体記憶装置の主要部の構成例を示す図である。図６において、メモリセルアレイ１０１の構成は仮想接地型である。図６では、あるセクタにあるコアセルと、そのセクタの端に配置されたダミーセルと、リファレンスセクタにあるリファレンスセルとを図示している。ＭＢＬＲ１〜ＭＢＬＲｈ，ＭＢＬＲｈ＋１〜ＭＢＬＲｉはリファレンスセルのためのリファレンス主ビット線、ＭＢＬ１〜ＭＢＬｊ＋１はコアセルのためのコア主ビット線、ＭＢＬＤ１，ＭＢＬＤ２はダミーセルのためのダミー主ビット線である。ダミー主ビット線ＭＢＬＤ１は、リファレンス主ビット線ＭＢＬＲｈとコア主ビット線ＭＢＬ１〜ＭＢＬｊ＋１との間に、リファレンス主ビット線ＭＢＬＲｈと隣接して配置されている。ダミー主ビット線ＭＢＬＤ２は、リファレンス主ビット線ＭＢＬＲｈ＋１とコア主ビット線ＭＢＬ１〜ＭＢＬｊ＋１との間に、リファレンス主ビット線ＭＢＬＲｈ＋１と隣接して配置されている。選択トランジスタ回路１０３には、選択トランジスタＳＬ１〜ＳＬｊ＋１，ＳＬＤ１，ＳＬＤ２，ＳＬＲ１〜ＳＬＲｈ，ＳＬＲｈ＋１〜ＳＬＲｉが配置されている。ディスチャージトランジスタ回路１０５には、ディスチャージトランジスタＤＴ１〜ＤＴｊ＋１，ＤＴＤ１，ＤＴＤ２，ＤＴＲ１〜ＤＴＲｈ，ＤＴＲｈ＋１〜ＤＴＲｉが配置されている。
【００３８】
リファレンスセルには各々副ビット線ＢＬＲ１〜ＢＬＲｈ，ＢＬＲｈ＋１〜ＢＬＲｉが接続されている。リファレンス主ビット線ＭＢＬＲ１〜ＭＢＬＲｈと副ビット線ＢＬＲ１〜ＢＬＲｈとは、選択トランジスタＳＬＲ１〜ＳＬＲｈを介してそれぞれ接続されており、リファレンス主ビット線ＭＢＬＲｈ＋１〜ＭＢＬＲｉと副ビット線ＢＬＲｈ＋１〜ＢＬＲｉとは、選択トランジスタＳＬＲｈ＋１〜ＳＬＲｉを介してそれぞれ接続されている。さらに、リファレンス主ビット線ＭＢＬＲ１〜ＭＢＬＲｈは、ディスチャージトランジスタＤＴＲ１〜ＤＴＲｈを介して各々接地されており、リファレンス主ビット線ＭＢＬＲｈ＋１〜ＭＢＬＲｉは、ディスチャージトランジスタＤＴＲｈ＋１〜ＤＴＲｉを介して各々接地されている。すなわち、リファレンスセル４１は第１の主ビット線としてのリファレンス主ビット線ＭＢＬＲｈと、第１の選択トランジスタとしての選択トランジスタＳＬＲｈを介して接続されており、第２のリファレンスセルとしてのリファレンスセル４２は第４の主ビット線としてのリファレンス主ビット線ＭＢＬＲｈ＋１と、第４の選択トランジスタとしての選択トランジスタＳＬＲｈ＋１を介して接続されている。そして、リファレンス主ビット線ＭＢＬＲｈは、第１のディスチャージトランジスタとしてのディスチャージトランジスタＤＴＲｈを介して接地されており、リファレンス主ビット線ＭＢＬＲｈ＋１は、第４のディスチャージトランジスタとしてのディスチャージトランジスタＤＴＲｈ＋１を介して接地されている。
【００３９】
コアセルには各々副ビット線ＢＬ１〜ＢＬｊ＋１が接続されており、コア主ビット線ＭＢＬ１〜ＭＢＬｊ＋１と副ビット線ＢＬ１〜ＢＬｊ＋１とは、選択トランジスタＳＬ１〜ＳＬｊ＋１を介して接続されている。さらに、コア主ビット線ＭＢＬ１〜ＭＢＬｊ＋１は、ディスチャージトランジスタＤＴ１〜ＤＴｊ＋１を介して各々接地されている。すなわち、複数のコアセル（または第２の複数のコアセル）５１は第２または第５の主ビット線群としてのコア主ビット線ＭＢＬ１〜ＭＢＬｊ＋１と、第２または第５の選択トランジスタ群としての選択トランジスタＳＬ１〜ＳＬｊ＋１を介して接続されている。そして、コア主ビット線ＭＢＬ１〜ＭＢＬｊ＋１は、第２または第５のディスチャージトランジスタ群としてのディスチャージトランジスタＤＴ１〜ＤＴｊ＋１を介して接地されている。
【００４０】
ダミーセルには各々副ビット線ＢＬＤ１，ＢＬＤ２が接続されており、ダミー主ビット線ＭＢＬＤ１，ＭＢＬＤ２と副ビット線ＢＬＤ１，ＢＬＤ２とは、選択トランジスタＳＬＤ１，ＳＬＤ２を介して接続されている。さらに、ダミー主ビット線ＭＢＬＤ１，ＭＢＬＤ２は、ディスチャージトランジスタＤＴＤ１，ＤＴＤ２を介して各々接地されている。すなわち、第３のメモリセルとしてのダミーセル６１は、第１の主ビット線と第２の主ビット線群との間に配置された第３の主ビット線としてのダミー主ビット線ＭＢＬＤ１と、第３の選択トランジスタとしての選択トランジスタＳＬＤ１を介して接続されており、第６のメモリセルとしてのダミーセル６２は、第４の主ビット線と第５の主ビット線群との間に配置された第６の主ビット線としてのダミー主ビット線ＭＢＬＤ２と、第６の選択トランジスタとしての選択トランジスタＳＬＤ２を介して接続されている。そして、ダミー主ビット線ＭＢＬＤ１は、第３のディスチャージトランジスタとしてのディスチャージトランジスタＤＴＤ１を介して接地されており、ダミー主ビット線ＭＢＬＤ２は、第６のディスチャージトランジスタとしてのディスチャージトランジスタＤＴＤ２を介して接地されている。
【００４１】
選択トランジスタＳＬ１〜ＳＬｊ＋１，ＳＬＤ１，ＳＬＤ２，ＳＬＲ１〜ＳＬＲｈ，ＳＬＲｈ＋１，ＳＬＲｉは、導通状態のときは主ビット線と副ビット線とを電気的に接続する一方、非導通状態のときは主ビット線と副ビット線とを電気的に切り離すトランジスタである。選択トランジスタＳＬ１〜ＳＬｊ＋１，ＳＬＤ１，ＳＬＤ２，ＳＬＲ１〜ＳＬＲｈ，ＳＬＲｈ＋１，ＳＬＲｉは、ゲート端子が列デコーダ１０４に接続されており、列デコーダ１０４によるゲート制御によって、導通状態または非導通状態に設定される。列デコーダ１０４は、アドレス信号ＳＡＤと、シールド選択信号ＳＳＳとを入力としている。
【００４２】
また、ディスチャージトランジスタＤＴ１〜ＤＴｊ＋１，ＤＴＤ１，ＤＴＤ２，ＤＴＲ１〜ＤＴＲｈ，ＤＴＲｈ＋１〜ＤＴＲｉは、導通状態のときに主ビット線をグランドに接続して接地電位にするためのトランジスタである。ディスチャージトランジスタＤＴ１〜ＤＴｊ＋１，ＤＴＤ１，ＤＴＤ２，ＤＴＲ１〜ＤＴＲｈ，ＤＴＲｈ＋１〜ＤＴＲｉは、ゲート端子がディスチャージデコーダ１０６に接続されており、ディスチャージデコーダ１０６によるゲート制御によって、導通状態または非導通状態に設定される。ディスチャージデコーダ１０６は、アドレス信号ＳＡＤと、シールド選択信号ＳＳＳとを入力としている。ディスチャージトランジスタＤＴＤ１およびディスチャージデコーダ１０６によって、シールド選択信号ＳＳＳに従ってダミー主ビット線ＭＢＬＤ１を接地電位に設定可能であるシールド用接地手段が構成されており、ディスチャージトランジスタＤＴＤ２およびディスチャージデコーダ１０６によって、シールド選択信号ＳＳＳに従ってダミー主ビット線ＭＢＬＤ２を接地電位に設定可能である第２のシールド用接地手段が構成されている。
【００４３】
ここで、選択トランジスタＳＬＤ１，ＳＬＤ２は、他の選択トランジスタとは電気的に分離されて列デコーダ１０４に接続されており、列デコーダ１０４は、シール選択信号ＳＳＳに応じて、選択トランジスタＳＬＤ１またはＳＬＤ２のみを独立して導通状態または非導通状態に設定することができる。また、ディスチャージトランジスタＤＴＤ１、ＤＴＤ２は、他のディスチャージトランジスタとは電気的に分離されてディスチャージデコーダ１０６に接続されており、ディスチャージデコーダ１０６は、シールド選択信号ＳＳＳに応じて、ディスチャージトランジスタＤＴＤ１またはＤＴＤ２のみを独立して導通状態または非導通状態に設定することができる。
【００４４】
図６の構成において、コアセルにアクセスする場合の動作について説明する。ここでは、リファレンス主ビット線ＭＢＬＲｈに接続されているリファレンスセル４１を用いるものとし、また、複数のコアセル５１のうちのコア主ビット線ＭＢＬ１に接続されているコアセルにアクセスするものとする。
【００４５】
まず、シールド選択信号ＳＳＳを基にして列デコーダ１０４によって、選択トランジスタＳＬＤ１を非導通状態にする。そして、シールド選択信号ＳＳＳを基にしてディスチャージデコーダ１０６によって、ディスチャージトランジスタＤＴＤ１を導通状態にし、ダミー主ビット線ＭＢＬＤ１を接地電位にする。これにより、ダミー主ビット線ＭＢＬＤ１をリファレンス主ビット線ＭＢＬＲｈに対するシールド線として使用することができる。同様に、シールド選択信号ＳＳＳを基にして列デコーダ１０４によって選択トランジスタＳＬＤ２を非導通状態にし、シールド選択信号ＳＳＳを基にしてディスチャージデコーダ１０６によってディスチャージトランジスタＤＴＤ２を導通状態にして、ダミー主ビット線ＭＢＬＤ２を接地電位にする。これにより、ダミー主ビット線ＭＢＬＤ２をリファレンス主ビット線ＭＢＬＲｈ＋１に対するシールド線として使用することができる。そして、コアセル主ビット線ＭＢＬ１〜ＭＢＬｊ＋１にアクセスした場合でも、リファレンス主ビット線ＭＢＬＲｈ，ＭＢＬＲｈ＋１が主ビット線間の寄生容量の影響を受けることを防ぐことができる。
【００４６】
また、このとき選択トランジスタＳＬＤ１，ＳＬＤ２が非導通状態なので、ダミーセルに接続される副ビット線ＢＬＤ１，ＢＬＤ２は接地電位にならない。これにより、副ビット線ＢＬＤ１，ＢＬＤ２を通じてメモリセルアレイ１０１からダミー主ビット線ＭＢＬＤ１，ＭＢＬＤ２に電流が流れ込むことを防ぐことができる。
【００４７】
次に、列デコーダ１０４およびディスチャージデコーダ１０６は、アドレス信号ＳＡＤに応じて、選択トランジスタＳＬＲｈを導通状態にし、ディスチャージトランジスタＤＴＲｈを非導通状態にする。また、選択トランジスタＳＬ１を導通状態にし、ディスチャージトランジスタＤＴ１を非導通状態にする。そしてコアセルの主ビット線ＭＢＬ１とリファレンス主ビット線ＭＢＬＲｈの電流または電圧をセンスアンプで比較し、データ“０“または“１“の判定を行う。メモリセルへのアクセスが終了した場合は、ディスチャージトランジスタＤＴ１，ＤＴＲｈを導通状態にし、コア主ビット線ＭＢＬ１とリファレンス主ビット線ＭＢＬＲｈを接地電位にする。
【００４８】
以上のように、コアセルにアクセスする動作において、ダミービット主ビット線ＭＢＬＤ１が、リファレンス主ビット線ＭＢＬＲｈのシールド線としての機能を果たす。また、ダミービット主ビット線ＭＢＬＤ２が、リファレンス主ビット線ＭＢＬＲｈ＋１のシールド線としての機能を果たす。したがって、新たなシールド線を設けることなく、すなわち、半導体記憶装置の面積増加を招くことなく、リファレンス主ビット線のシールドを実現することが可能となる。
【００４９】
なお、図６の構成において、ダミーセルにアクセスすることも可能である。例えば、リファレンス主ビット線ＭＢＬＲｉに接続されているリファレンスセルを用いて、ダミー主ビット線ＭＢＬＤ１に接続されているダミーセルにアクセスするものとする。この場合には、列デコーダ１０４によって選択トランジスタＳＬＤ１，ＳＬＲｉを導通状態にし、ディスチャージデコーダ１０６によってディスチャージトランジスタＤＴＤ１，ＤＴＲｉを非導通状態にする。そしてダミー主ビット線ＭＢＬＤ１とリファレンス主ビット線ＭＢＬＲｉの電流または電圧をセンスアンプで比較し、データ“０“または“１“の判定を行う。メモリへのアクセスが終了した場合は、ディスチャージデコーダ１０６によってディスチャージトランジスタＤＴＤ１、ＤＴＲｉを導通状態にする。
【００５０】
ただしこのようにダミーセルにアクセスする場合、リファレンス主ビット線とダミー主ビット線との間のシールドがなくなってしまう。このため、主ビット線間の寄生容量により、リファレンス主ビット線がダミー主ビット線の影響を受けてしまい、リファレンス電流値やリファレンス電圧値が変動し、センスアンプでのデータ“０“または“１“の判定が正常に行えなくなる可能性がある。しかし、これについてはダミーセルの使用を限定することで対応可能である。
【００５１】
また、リファレンス主ビット線とダミー主ビット線間以外の主ビット線間、つまりリファレンス主ビット線同士の間、コア主ビット線同士の間、ダミー主ビット線とコア主ビット線との間では、隣接する主ビット線同士が同時に選択されることがないため、通常、シールドは必要ない。
【００５２】
図７は本実施形態に係る半導体記憶装置の主要部の他の構成例である。図７の構成は図６とほぼ同様であり、共通の構成要素については同一の符号を付しており、ここではその詳細な説明を省略する。
【００５３】
図７において図６の構成と異なっているのは、ダミー主ビット線ＭＢＬＤ１，ＭＢＬＤ２に各々接続されている選択トランジスタＳＬＤ１，ＳＬＤ２のゲート端子同士が共通して、列デコーダ１０４に接続されており、ディスチャージトランジスタＤＴＤ１，ＤＴＤ２のゲート端子同士が共通して、ディスチャージデコーダ１０６に接続されている点である。共通して接続されているとは、トランジスタのゲート端子同士が一本の配線に接続されている状態のことを意味する。
【００５４】
この場合、選択トランジスタＳＬＤ１，ＳＬＤ２の導通状態・非導通状態はシールド選択信号ＳＳＳを基にして列デコーダ１０４によって同様に制御され、ディスチャージトランジスタＤＴＤ１，ＤＴＤ２の導通状態・非導通状態もシールド選択信号ＳＳＳを基にしてディスチャージデコーダ１０６によって同様に制御される。すなわち、ダミー主ビット線ＭＢＬＤ１，ＭＢＬＤ２は同じタイミングで接地電位に設定される。
【００５５】
図７の構成においても、図６の構成と同様の効果が得られる。加えて、列デコーダ１０４およびディスチャージデコーダ１０６からの制御配線の本数を削減することができる。
【００５６】
なお、上述の構成例は、ＮＯＲ型のフラッシュメモリを例にしたが、それ以外のフラッシュメモリや他の半導体記憶装置についても有効である。
【００５７】
また、上述の構成例では、シールド用接地手段は、ディスチャージトランジスタおよびディスチャージデコーダによって構成されているものとしたが、これに限られるものではなく、シールド選択信号に従って主ビット線を接地電位に選択的に設定できる構成であれば、他の構成であってもかまわない。
【００５８】
＜他の構成例＞
上述の各構成例では、メモリセルアレイの構成が仮想接地型であるものとしたが、メモリセルアレイの構成が仮想接地型でないものであっても、上述の実施形態は同様に実現可能である。
【００５９】
図８〜図１１はメモリセルアレイ１０１の構成が仮想接地型でない場合の構成例を示す。すなわち、図８〜図１１において、各メモリセルのドレインは副ビット線に接続され、ソースはソース線に接続されている。メモリセルアレイ１０１はＮＯＲ型のフラッシュメモリである。
【００６０】
図８〜図１１の構成は、メモリセルアレイ１０１の構成が仮想接地型でない点以外は、上述の図３，図４，図６，図７とそれぞれ同様である。すなわち、図８および図９の構成では、ダミー主ビット線ＭＢＬＤ１，ＭＢＬＤ２がリファレンス主ビット線ＭＢＬＲ１，ＭＢＬＲｈのシールド線として機能可能である。そして、図９では、選択トランジスタＳＬＤ１，ＳＬＤ２のゲート端子同士が共通して列デコーダ１０４に接続されており、ディスチャージトランジスタＤＴＤ１，ＤＴＤ２のゲート端子同士が共通してディスチャージデコーダ１０６に接続されている。また、図１０および図１１の構成では、ダミー主ビット線ＭＢＬＤ１，ＭＢＬＤ２がリファレンス主ビット線ＭＢＬＲｈ，ＭＢＬＲｈ＋１のシールド線として機能可能である。そして、図１１では、選択トランジスタＳＬＤ１，ＳＬＤ２のゲート端子同士が共通して列デコーダ１０４に接続されており、ディスチャージトランジスタＤＴＤ１，ＤＴＤ２のゲート端子同士が共通してディスチャージデコーダ１０６に接続されている。
【００６１】
また、上述の各構成例では、ダミー主ビット線をシールド線として用いるものとしたが、これに限られるものではなく、コアセル主ビット線をシールド線として用いてもよいし、あるいは、リファレンス主ビット線をシールド線として用いることも可能である。
【００６２】
図１２はコア主ビット線をシールド線として用いる構成例である。図１２の構成では、メモリセルアレイ１０１がダミーセルを有しておらず、コアセルとリファレンスセルのみで構成されている。それ以外の構成は図１１と同様である。図１２の構成において、リファレンス主ビット線ＭＢＬＲｈ，ＭＢＬＲｈ＋１に隣接する、第３および第６のメモリセルとしてのコアセル７１，７２のためのコア主ビット線ＭＢＬ１，ＭＢＬｊ＋１を、図１１の構成におけるダミービット線ＭＢＬＤ１，ＭＢＬＤ２と同様に、シールド線として用いることができる。
【００６３】
図１３はリファレンス主ビット線をシールド線として用いる構成例である。図１３の構成でも、メモリセルアレイ１０１がダミーセルを有しておらず、コアセルとリファレンスセルのみで構成されている。それ以外の構成は図１１と同様である。図１３の構成において、リファレンス主ビット線ＭＢＬＲｈ−１，ＭＢＬＲｈ＋２に隣接する、第３および第６のメモリセルとしてのリファレンスセル８１，８２のためのリファレンス主ビット線ＭＢＬＲｈ，ＭＢＬＲｈ＋１を、図１１の構成におけるダミービット線ＭＢＬＤ１，ＭＢＬＤ２と同様に、シールド線として用いることができる。
【００６４】
なお、上述の他の構成例は、ＮＯＲ型のフラッシュメモリを例にしたが、本発明は、それ以外のフラッシュメモリや他の半導体記憶装置についても有効である。
【産業上の利用可能性】
【００６５】
本発明では、新たなシールド線を配置することなくリファレンス主ビット線のシールドが可能になるため、小面積な半導体記憶装置の提供が可能になる。
【符号の説明】
【００６６】
１１  リファレンスセル
１２  リファレンスセル（第２のリファレンスセル）
２１  複数のコアセル
２２  複数のコアセル（第２の複数のコアセル）
３１  ダミーセル（第３のメモリセル）
３２  ダミーセル（第６のメモリセル）
１０４  列デコーダ
１０６  ディスチャージデコーダ
１０７  スイッチ
１０８  センスアンプ
ＭＢＬＲ１  リファレンス主ビット線（第１の主ビット線）
ＭＢＬ１〜ＭＢＬｊ  コア主ビット線（第２の主ビット線群）
ＭＢＬＤ１  ダミー主ビット線（第３の主ビット線）
ＭＢＬＲｈ  リファレンス主ビット線（第４の主ビット線）
ＭＢＬｊ＋１〜ＭＢＬｋ  コア主ビット線（第５の主ビット線群）
ＭＢＬＤ２  ダミー主ビット線（第６の主ビット線）
ＳＬＲ１  選択トランジスタ（第１の選択トランジスタ）
ＳＬ１〜ＳＬｊ  選択トランジスタ（第２の選択トランジスタ群）
ＳＬＤ１  選択トランジスタ（第３の選択トランジスタ）
ＳＬＲｈ  選択トランジスタ（第４の選択トランジスタ）
ＳＬｊ＋１〜ＳＬｋ  選択トランジスタ（第５の選択トランジスタ群）
ＳＬＤ２  選択トランジスタ（第６の選択トランジスタ）
ＢＬＲ１  リファレンスセルに接続された副ビット線
ＢＬ１〜ＢＬｊ  複数のコアセルに接続された副ビット線
ＢＬＤ１  ダミーセルに接続された副ビット線
ＢＬＲｈ  リファレンスセルに接続された副ビット線
ＢＬｊ＋１〜ＢＬｋ  複数のコアセルに接続された副ビット線
ＢＬＤ１  ダミーセルに接続された副ビット線
ＤＴＲ１  ディスチャージトランジスタ（第１のディスチャージトランジスタ）
ＤＴ１〜ＤＴｊ  ディスチャージトランジスタ（第２のディスチャージトランジスタ群）
ＤＴＤ１  ディスチャージトランジスタ（第３のディスチャージトランジスタ）
ＤＴＲｈ  ディスチャージトランジスタ（第４のディスチャージトランジスタ）
ＤＴｊ＋１〜ＤＴｋ  ディスチャージトランジスタ（第５のディスチャージトランジスタ群）
ＤＴＤ２  ディスチャージトランジスタ（第６のディスチャージトランジスタ）
４１  リファレンスセル
４２  リファレンスセル（第２のリファレンスセル）
５１  複数のコアセル
５２  複数のコアセル（第２の複数のコアセル）
６１  ダミーセル（第３のメモリセル）
６２  ダミーセル（第６のメモリセル）
ＭＢＬＲｈ  リファレンス主ビット線（第１の主ビット線）
ＭＢＬ１〜ＭＢＬｊ＋１  コア主ビット線（第２の主ビット線群、第５の主ビット線群）
ＭＢＬＤ１  ダミー主ビット線（第３の主ビット線）
ＭＢＬＲｈ＋１  リファレンス主ビット線（第４の主ビット線）
ＭＢＬＤ２  ダミー主ビット線（第６の主ビット線）
ＳＬＲｈ  選択トランジスタ（第１の選択トランジスタ）
ＳＬ１〜ＳＬｊ＋１  選択トランジスタ（第２の選択トランジスタ群、第５の選択トランジスタ群）
ＳＬＤ１  選択トランジスタ（第３の選択トランジスタ）
ＳＬＲｈ＋１  選択トランジスタ（第４の選択トランジスタ）
ＳＬＤ２  選択トランジスタ（第６の選択トランジスタ）
ＢＬＲｈ  リファレンスセルに接続された副ビット線
ＢＬ１〜ＢＬｊ＋１  複数のコアセルに接続された副ビット線
ＢＬＤ１  ダミーセルに接続された副ビット線
ＢＬＲｈ＋１  リファレンスセルに接続された副ビット線
ＢＬＤ２  ダミーセルに接続された副ビット線
ＤＴＲｈ  ディスチャージトランジスタ（第１のディスチャージトランジスタ）
ＤＴ１〜ＤＴｊ＋１  ディスチャージトランジスタ（第２のディスチャージトランジスタ群）
ＤＴＤ１  ディスチャージトランジスタ（第３のディスチャージトランジスタ）
ＤＴＲｈ＋１  ディスチャージトランジスタ（第４のディスチャージトランジスタ）
ＤＴ１〜ＤＴｊ＋１  ディスチャージトランジスタ（第５のディスチャージトランジスタ群）
ＤＴＤ２  ディスチャージトランジスタ（第６のディスチャージトランジスタ）
７１  コアセル（第３のメモリセル）
７２  コアセル（第６のメモリセル）
８１  リファレンスセル（第３のメモリセル）
８２  リファレンスセル（第６のメモリセル）
ＳＡＤ  アドレス信号
ＳＳＳ  シールド選択信号
【図１】
2011155120.tif 000003
【図２】
2011155120.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011155120.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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