(57)【要約】  十分なキャリア移動度を得ることが可能な薄膜トランジスタ装置及びその製造方法を提供する。ソース電極（１１０）又はドレイン電極（１２０）とシリコン層（１３０）及び（１４０）を積層した膜厚は第１チャネル層（１５０）と第２チャネル層（１６０）を積層した膜厚と同一値又は同一値の近傍値の範囲内の膜厚であり、第１チャネル層（１５０）と第２チャネル層（１６０）を積層した膜厚はソース電極（１１０）及びドレイン電極（１２０）間の領域及びソース電極（１１０）及びドレイン電極（１２０）の上方において同一膜厚であり、第１チャネル層（１５０）と第２チャネル層（１６０）はソース電極（１１０）及びドレイン電極（１２０）間の形状に沿ってソース電極（１１０）及びドレイン電極（１２０）間の領域において窪んでおり、ゲート電極（１８０）はソース電極（１１０）及びドレイン電極（１２０）とオーバラップする領域を有する。
2011142073.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたソース電極及びドレイン電極と、
前記ソース電極及びドレイン電極の上面領域内に積層された非晶質の不純物がドーピングされたシリコン層と、
前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とに連続して形成された非晶質シリコン層からなる第１チャネル層と、
前記第１チャネル層上に積層され、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とに連続して形成されたポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層と、
前記第２チャネル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、
前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚であり、
前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極及びドレイン電極間の領域及び前記ソース電極及びドレイン電極の上方において、同一膜厚であり、
前記第１チャネル層と前記第２チャネル層とは、前記ソース電極及びドレイン電極間の形状に沿って前記ソース電極及びドレイン電極間の領域において窪んでおり、
前記ゲート電極は、前記ソース電極及びドレイン電極とオーバラップする領域を有する、
薄膜トランジスタ装置。
【請求項２】
前記薄膜トランジスタ装置がオンされた状態において、前記ソース電極及びドレイン電極間の窪んだ前記第２チャネル層における端の部分と前記ゲート電極との境界部分の抵抗は、前記ソース電極及びドレイン電極間の窪んだ前記第１チャネル層における前記ソース電極及びドレイン電極と接する部分の抵抗より小さい、
請求項１に記載の薄膜トランジスタ装置。
【請求項３】
前記第１チャネル層と前記第２チャネル層とを積層した膜厚は１３０ｎｍ以下である、
請求項１に記載の薄膜トランジスタ装置。
【請求項４】
前記同一値の近傍値は、前記同一値と±１５パーセント以内の値である、
請求項１に記載の薄膜トランジスタ装置。
【請求項５】
前記同一値の近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が２５〜３５ｎｍの場合、前記同一値と±４５パーセント以内の値である、
請求項１に記載の薄膜トランジスタ装置。
【請求項６】
前記同一値の近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が５５〜６５ｎｍの場合、前記同一値と±１７パーセント以内の値である、
請求項１に記載の薄膜トランジスタ装置。
【請求項７】
前記同一値の近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が１０５〜１１５ｎｍの場合、前記同一値と±１５パーセント以内の値である、
請求項１に記載の薄膜トランジスタ装置。
【請求項８】
基板を準備する第１工程と、
前記基板上に金属膜を形成する第２工程と、
前記金属膜上にレジストを形成する第３工程と、
前記レジストの上方にマスクを配置する第４工程と、
前記マスクを用いて前記レジストをパターニングし、該パターニングされた前記レジストをマスクとして前記金属膜をパターニングして該パターニングされた前記金属膜をソース電極及びドレイン電極として形成する第５工程と、
前記ソース電極及びドレイン電極の上面の所定の領域内に非晶質の不純物ドーピングされたシリコン層を積層する第６工程と、
前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とにまたがって、非晶質シリコン層からなる第１チャネル層を形成する第７工程と、
前記第１チャネル層上であって、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とにまたがって、ポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層を形成する第８工程と、
前記第２チャネル層上にゲート絶縁膜を形成する第９工程と、
前記ゲート絶縁膜上にゲート電極を形成する１０工程と、を具備し、
前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚であり、
前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極及びドレイン電極間の領域及び前記ソース電極及びドレイン電極の上方において、同一膜厚であり、
前記第１チャネル層と前記第２チャネル層とは、前記ソース電極及びドレイン電極間の形状に沿って前記ソース電極及びドレイン電極間の領域において窪んでおり、
前記ゲート電極は、前記ソース電極及びドレイン電極とオーバラップする領域を有する、
薄膜トランジスタ装置の製造方法。
【請求項９】
前記薄膜トランジスタ装置がオンされた状態において、前記ソース電極及びドレイン電極間の窪んだ前記第２チャネル層における端の領域と前記ゲート電極との境界領域の抵抗は、前記ソース電極及びドレイン電極間の窪んだ前記第１チャネル層における前記ソース電極及びドレイン電極と接する領域の抵抗より小さい、
請求項８に記載の薄膜トランジスタ装置の製造方法。
【請求項１０】
前記第１チャネル層と前記第２チャネル層とを積層した膜厚は１３０ｎｍ以下である、
請求項８に記載の薄膜トランジスタ装置の製造方法。
【請求項１１】
基板を準備する第１工程と、
前記基板上に金属膜を形成する第２工程と、
前記金属膜上に非晶質の不純物ドーピングされたシリコン層を積層する第３工程と、
前記シリコン層上にレジストを形成する第４工程と、
前記レジストの上方にマスクを配置する第５工程と、
前記マスクを用いて前記レジストをパターニングし、該パターニングされた前記レジストをマスクとして前記金属膜及び前記シリコン層を一括してパターニングして該パターニングされた前記金属膜をソース電極及びドレイン電極として形成する第６工程と、
前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とにまたがって、非晶質シリコン層からなる第１チャネル層を形成する第７工程と、
前記第１チャネル層上であって、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とにまたがって、ポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層を形成する第８工程と、
前記第２チャネル層上にゲート絶縁膜を形成する第９工程と、
前記ゲート絶縁膜上にゲート電極を形成する第１０工程と、を具備し、
前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚であり、
前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極及びドレイン電極間の領域及び前記ソース電極及びドレイン電極の上方において、同一膜厚であり、
前記第１チャネル層と前記第２チャネル層とは、前記ソース電極及びドレイン電極間の形状に沿って前記ソース電極及びドレイン電極間の領域において窪んでおり、
前記ゲート電極は、前記ソース電極及びドレイン電極とオーバラップする領域を有する、
薄膜トランジスタ装置の製造方法。
【請求項１２】
前記薄膜トランジスタ装置がオンされた状態において、前記ソース電極及びドレイン電極間の窪んだ前記第２チャネル層における端の領域と前記ゲート電極との境界領域の抵抗は、前記ソース電極及びドレイン電極間の窪んだ前記第１チャネル層における前記ソース電極及びドレイン電極と接する領域の抵抗より小さい、
請求項１１に記載の薄膜トランジスタ装置の製造方法。
【請求項１３】
前記第１チャネル層と前記第２チャネル層とを積層した膜厚は１３０ｎｍ以下である、
請求項１１に記載の薄膜トランジスタ装置の製造方法。
【請求項１４】
前記第８工程では、シラン系原料ガスを用いたプラズマＣＶＤにより前記第２チャネル層が形成される、
請求項８又は１１に記載の薄膜トランジスタ装置の製造方法。
【請求項１５】
前記第７工程と第８工程とは、同一のプラズマＣＶＤ装置内において行われ、
前記第７工程が第１のプラズマＣＶＤ条件により実施され、前記第８工程が第２のプラズマＣＶＤ条件により実施され、
前記第７工程と前記第８工程との間では、前記プラズマＣＶＤ装置が大気に暴露されない、
請求項８〜１４のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
【請求項１６】
基板と、
前記基板上に形成されたソース電極及びドレイン電極と、
前記ソース電極及びドレイン電極の上面領域内に積層された非晶質の不純物ドーピングされたシリコン層と、
前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とに連続して形成された非晶質シリコン層からなる第１チャネル層と、
前記第１チャネル層上に積層され、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とに連続して形成されたポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層と、
前記第２チャネル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、
前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚と、前記第１チャネル層と前記第２チャネル層とを積層した膜厚との比が、１、又は１の近傍値の範囲内であり、
前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極及びドレイン電極間の領域及び前記ソース電極及びドレイン電極の上方において、同一膜厚であり、
前記第１チャネル層と前記第２チャネル層とは、前記ソース電極及びドレイン電極間の形状に沿って前記ソース電極及びドレイン電極間の領域において窪んでおり、
前記ゲート電極は、前記ソース電極及びドレイン電極とオーバラップする領域を有する、
薄膜トランジスタ装置。
【請求項１７】
前記薄膜トランジスタ装置がオンされた状態において、前記ソース電極及びドレイン電極間の窪んだ前記第２チャネル層における端の領域と前記ゲート電極との境界領域の抵抗は、前記ソース電極及びドレイン電極間の窪んだ前記第１チャネル層における前記ソース電極及びドレイン電極と接する領域の抵抗より小さい、
請求項１６に記載の薄膜トランジスタ装置。
【請求項１８】
前記第１チャネル層と前記第２チャネル層とを積層した膜厚は１３０ｎｍ以下である、
請求項１６に記載の薄膜トランジスタ装置。
【請求項１９】
前記近傍値は、０．８５〜１．１５以内の値である、
請求項１６に記載の薄膜トランジスタ装置。
【請求項２０】
前記近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が２５〜３５ｎｍの場合、０．５５〜１．４５以内の値である、
請求項１６に記載の薄膜トランジスタ装置。
【請求項２１】
前記近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が５５〜６５ｎｍの場合、０．８３〜１．１７以内の値である、
請求項１６に記載の薄膜トランジスタ装置。
【請求項２２】
前記近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が１０５〜１１５ｎｍの場合、０．８５〜１．１５以内の値である、
請求項１６に記載の薄膜トランジスタ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ装置及びその製造方法に関し、特に有機ＥＬ表示装置及び液晶表示装置の駆動用及びスイッチング用の薄膜トランジスタ装置及びその製造方法に関する。
【背景技術】
【０００２】
有機ＥＬ（エレクトロルミネッセンス）表示装置及び液晶表示装置を用いた例えばテレビジョン受信機等の電子機器においては、有機ＥＬ表示装置及び液晶表示装置を構成すべくマトリックス状に配置された発光素子を、複数の薄膜トランジスタ装置（ＴＦＴ）により駆動している。【０００３】
このような薄膜トランジスタ装置としては、例えばトップゲート（スタガ）型の薄膜トランジスタ装置がある。そして、トップゲート型の薄膜トランジスタ装置は、基板上に、ソース電極及びドレイン電極と、半導体層（チャネル層）と、ゲート電極とが順次積層されて構成される。薄膜トランジスタ装置では、製造が容易であることから、チャネル層の材料としてアモルファスシリコンを用いた薄膜トランジスタ装置が一般的である（例えば、特許文
献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−３４２９０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、チャネル層にアモルファスシリコンを用いた場合、チャネルで十分なキャリア移動度が得られないため、十分なＯＮ電流が得られない。従って、薄膜トランジスタ装置の電気特性について線形領域での電流値が低くなる。【０００６】
特許文献１に記載の薄膜トランジスタ装置においては、チャネル層にアモルファス水素化シリコン（ａ−Ｓｉ：Ｈ）層と隣接する形で多結晶シリコン（Ｐ−Ｓｉ）層を設けているが、この構成でも十分なキャリア移動度を得ることはできない。【０００７】
そこで、本発明は、かかる問題点に鑑み、十分なキャリア移動度を得ることが可能な薄膜トランジスタ装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様に係る薄膜トランジスタ装置は、基板と、前記基板上に形成されたソース電極及びドレイン電極と、前記ソース電極及びドレイン電極の上面領域内に積層された非晶質の不純物がドーピングされたシリコン層と、前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とに連続して形成された非晶質シリコン層からなる第１チャネル層と、前記第１チャネル層上に積層され、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とに連続して形成されたポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層と、前記第２チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚であり、前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極及びドレイン電極間の領域及び前記ソース電極及びドレイン電極の上方において、同一膜厚であり、前記第１チャネル層と前記第２チャネル層とは、前記ソース電極及びドレイン電極間の形状に沿って前記ソース電極及びドレイン電極間の領域において窪んでおり、前記ゲート電極は、前記ソース電極及びドレイン電極とオーバラップする領域を有することを特徴とする。
【発明の効果】
【０００９】
本発明の一態様に係る薄膜トランジスタ装置は、ソース電極及びドレイン電極とチャネル層が直接接続する構造を有し、ソース電極及びドレイン電極の膜厚がチャネル層の膜厚より薄いので、ショットキーバリアの空乏層の広がりの影響を小さくでき、ＴＦＴの電気特性での線形領域の電流を稼ぐことができる。その結果、トップゲート型の薄膜トランジスタ装置において、ＴＦＴの電気特性で線形領域での電流値をあげることができる。
【図面の簡単な説明】
【００１０】
【図１Ａ】図１Ａは、本発明の実施形態の薄膜トランジスタ装置の構成を模式的に示す断面図である。
【図１Ｂ】図１Ｂは、同実施形態に係る薄膜トランジスタ装置におけるドレイン電流が流れる経路を示す図である。
【図２】図２は、同実施形態に係る薄膜トランジスタ装置の製造方法を模式的に説明するための断面図である。
【図３】図３は、同実施形態に係る薄膜トランジスタ装置の製造方法を模式的に説明するための断面図である。
【図４】図４は、第１チャネル層及び第２チャネル層の合計膜厚を変化させたときのドレイン電流の変化を示す図である。
【図５】図５は、第１チャネル層及び第２チャネル層の膜厚の比を変化させたときのドレイン電流の変化を示す図である。
【図６Ａ】図６Ａは、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚より厚いときの電子密度分布を示す図である。
【図６Ｂ】図６Ｂは、図６ＡのＡ−Ｂ−Ｃ線における電子密度の変化を示す図である。
【図６Ｃ】図６Ｃは、図６ＡのＤ−Ｅ線における電子密度の変化を示す図である。
【図７Ａ】図７Ａは、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚より薄いときの電子密度分布を示す図である。
【図７Ｂ】図７Ｂは、図７ＡのＡ−Ｂ−Ｃ線における電子密度の変化を示す図である。
【図７Ｃ】図７Ｃは、図７ＡのＤ−Ｅ線における電子密度の変化を示す図である。
【図８Ａ】図８Ａは、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚と等しいときの電子密度分布を示す図である。
【図８Ｂ】図８Ｂは、図８ＡのＡ−Ｂ−Ｃ線における電子密度の変化を示す図である。
【図８Ｃ】図８Ｃは、図８ＡのＤ−Ｅ線における電子密度の変化を示す図である。
【発明を実施するための形態】
【００１１】
上記目的を達成するために、本発明の一態様に係る薄膜トランジスタ装置は、基板と、前記基板上に形成されたソース電極及びドレイン電極と、前記ソース電極及びドレイン電極の上面領域内に積層された非晶質の不純物がドーピングされたシリコン層と、前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とに連続して形成された非晶質シリコン層からなる第１チャネル層と、前記第１チャネル層上に積層され、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とに連続して形成されたポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層と、前記第２チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚であり、前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極及びドレイン電極間の領域及び前記ソース電極及びドレイン電極の上方において、同一膜厚であり、前記第１チャネル層と前記第２チャネル層とは、前記ソース電極及びドレイン電極間の形状に沿って前記ソース電極及びドレイン電極間の領域において窪んでおり、前記ゲート電極は、前記ソース電極及びドレイン電極とオーバラップする領域を有することを特徴とする。
【００１２】
ここで、本発明の一態様に係る薄膜トランジスタ装置は、前記薄膜トランジスタ装置がオンされた状態において、前記ソース電極及びドレイン電極間の窪んだ前記第２チャネル層における端の部分と前記ゲート電極との境界部分の抵抗は、前記ソース電極及びドレイン電極間の窪んだ前記第１チャネル層における前記ソース電極及びドレイン電極と接する部分の抵抗より小さくてもよい。
【００１３】
また、本発明の一態様に係る薄膜トランジスタ装置は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚は１３０ｎｍ以下であってもよい。
【００１４】
第１チャネル層とソース電極、ドレイン電極及びシリコン層の側面とが接する構成においては、第１チャネル層のソース電極、ドレイン電極及びシリコン層の側面と接する領域に空乏層が生じる。しかし、第１チャネル層と第２チャネル層とを積層した膜厚は、ソース電極又はドレイン電極とシリコン層とを積層した膜厚と同一値又は同一値の近傍値の範囲内であるため、第１チャネル層内に生じた空乏層が第２チャネル層に与える影響は小さくなる。従って、空乏層による第２チャネル層内の電子密度の低下を抑えることができ、ソース電極からドレイン電極に第２チャネル層を介して流れる所望の電流量を確保できる。
【００１５】
このとき、第１チャネル層及び第２チャネル層を積層した膜厚が大きくなると、その分チャネル層の電気抵抗が大きくなって、ソース電極からドレイン電極に第２チャネル層を介して流れる電流量が低下する。しかし、第１チャネル層と第２チャネル層とを積層した膜厚は、ソース電極又はドレイン電極とシリコン層とを積層した膜厚と同一値又は同一値の近傍値の範囲内であるため、このような電流量の低下を抑えることができる。
【００１６】
また、本発明の一態様に係る薄膜トランジスタ装置は、前記同一値の近傍値は、前記同一値と±１５パーセント以内の値であってもよい。
【００１７】
膜厚が同一値の場合に１００パーセントのオン特性が得られるとした場合、同一値の近傍値を少なくとも同一値の±１５パーセント以内の値とすることで約７０％のオン特性は最低限確保できる。
【００１８】
また、本発明の一態様に係る薄膜トランジスタ装置は、前記同一値の近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が２５〜３５ｎｍの場合、前記同一値と±４５パーセント以内の値であってもよい。
【００１９】
膜厚が同一値の場合に１００パーセントのオン特性が得られるとした場合、同一値の近傍値を少なくとも同一値の±４５パーセント以内の値とすることで約７０％のオン特性は最低限確保できる。
【００２０】
また、本発明の一態様に係る薄膜トランジスタ装置は、前記同一値の近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が５５〜６５ｎｍの場合、前記同一値と±１７パーセント以内の値であってもよい。
【００２１】
膜厚が同一値の場合に１００パーセントのオン特性が得られるとした場合、同一値の近傍値を少なくとも同一値の±１７パーセント以内の値とすることで約７０％のオン特性は最低限確保できる。
【００２２】
また、本発明の一態様に係る薄膜トランジスタ装置は、前記同一値の近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が１０５〜１１５ｎｍの場合、前記同一値と±１５パーセント以内の値であってもよい。
【００２３】
膜厚が同一値の場合に１００パーセントのオン特性が得られるとした場合、同一値の近傍値を少なくとも同一値の±１５パーセント以内の値とすることで約７０％のオン特性は最低限確保できる。
【００２４】
また、本発明の一態様に係る薄膜トランジスタ装置の製造方法は、基板を準備する第１工程と、前記基板上に金属膜を形成する第２工程と、前記金属膜上にレジストを形成する第３工程と、前記レジストの上方にマスクを配置する第４工程と、前記マスクを用いて前記レジストをパターニングし、該パターニングされた前記レジストをマスクとして前記金属膜をパターニングして該パターニングされた前記金属膜をソース電極及びドレイン電極として形成する第５工程と、前記ソース電極及びドレイン電極の上面の所定の領域内に非晶質の不純物ドーピングされたシリコン層を積層する第６工程と、前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とにまたがって、非晶質シリコン層からなる第１チャネル層を形成する第７工程と、前記第１チャネル層上であって、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とにまたがって、ポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層を形成する第８工程と、前記第２チャネル層上にゲート絶縁膜を形成する第９工程と、前記ゲート絶縁膜上にゲート電極を形成する１０工程と、を具備し、前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚であり、前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極及びドレイン電極間の領域及び前記ソース電極及びドレイン電極の上方において、同一膜厚であり、前記第１チャネル層と前記第２チャネル層とは、前記ソース電極及びドレイン電極間の形状に沿って前記ソース電極及びドレイン電極間の領域において窪んでおり、前記ゲート電極は、前記ソース電極及びドレイン電極とオーバラップする領域を有することを特徴とする。
【００２５】
ここで、本発明の一態様に係る薄膜トランジスタ装置は、前記薄膜トランジスタ装置がオンされた状態において、前記ソース電極及びドレイン電極間の窪んだ前記第２チャネル層における端の部分と前記ゲート電極との境界部分の抵抗は、前記ソース電極及びドレイン電極間の窪んだ前記第１チャネル層における前記ソース電極及びドレイン電極と接する部分の抵抗より小さくてもよい。
【００２６】
また、本発明の一態様に係る薄膜トランジスタ装置は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚は１３０ｎｍ以下であってもよい。
【００２７】
これにより、ソース電極から第１チャネル層、第２チャネル層及びシリコン層を介してドレイン電極に至る電流経路において、電流に対する第１チャネル層及び第２チャネル層の抵抗を低く抑えることができる。同時に、第１チャネル層に生ずる空乏層の第２チャネル層への拡大を第１チャネル層の領域内に抑えて第２チャネル層の電子密度の低下を抑えることができる。従って、第１チャネル層のソース電極、ドレイン電極及びシリコン層の側面に接する領域に空乏層が生じたとしても、ソース電極からドレイン電極に第１チャネル層及び第２チャネル層を介して流れる電流量を最大限にすることができる。その結果、特性を大幅に向上した薄膜トランジスタ装置を実現できる。
【００２８】
また、第１チャネル層と第２チャネル層とを積層した膜厚は、ソース電極又はドレイン電極とシリコン層とを積層した膜厚と同一値又は同一値の近傍値の範囲内であるため、第１チャネル層と第２チャネル層とを積層した膜は、ソース電極、ドレイン電極及びシリコン層の側面部分で段切れが発生しにくくなる。その結果、製造歩留まりが高い薄膜トランジスタ装置の製造方法を実現できる。
【００２９】
また、本発明の一態様に係る薄膜トランジスタ装置の製造方法は、基板を準備する第１工程と、前記基板上に金属膜を形成する第２工程と、前記金属膜上に非晶質の不純物ドーピングされたシリコン層を積層する第３工程と、前記シリコン層上にレジストを形成する第４工程と、前記レジストの上方にマスクを配置する第５工程と、前記マスクを用いて前記レジストをパターニングし、該パターニングされた前記レジストをマスクとして前記金属膜及び前記シリコン層を一括してパターニングして該パターニングされた前記金属膜をソース電極及びドレイン電極として形成する第６工程と、前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とにまたがって、非晶質シリコン層からなる第１チャネル層を形成する第７工程と、前記第１チャネル層上であって、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とにまたがって、ポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層を形成する第８工程と、前記第２チャネル層上にゲート絶縁膜を形成する第９工程と、前記ゲート絶縁膜上にゲート電極を形成する第１０工程と、を具備し、前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚であり、前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極及びドレイン電極間の領域及び前記ソース電極及びドレイン電極の上方において、同一膜厚であり、前記第１チャネル層と前記第２チャネル層とは、前記ソース電極及びドレイン電極間の形状に沿って前記ソース電極及びドレイン電極間の領域において窪んでおり、前記ゲート電極は、前記ソース電極及びドレイン電極とオーバラップする領域を有することを特徴とする。
【００３０】
これにより、特性を大幅に向上した薄膜トランジスタ装置を実現できる。
【００３１】
また、製造歩留まりが高い薄膜トランジスタ装置の製造方法を実現できる。
【００３２】
ソース電極及びドレイン電極を形成した後にシリコン層を形成する場合は、シリコン層がソース電極及びドレイン電極の側面に形成されにくく、形成されたとしてもソース電極及びドレイン電極の側面に形成されたシリコン層はドーピング状態が不安定で膜質を安定させることが困難である。その結果、安定した特性の薄膜トランジスタ装置を製造することは困難である。これに対し、本態様によれば、ソース電極及びドレイン電極とシリコン層とが一括形成されるため、安定した特性の薄膜トランジスタ装置を製造することができる。
【００３３】
また、同一のレジストをマスクとしてソース電極及びドレイン電極とシリコン層とが一括形成されるため、製造工程の簡素化及びマスク枚数の削減ができ、薄膜トランジスタ装置の量産性の向上と製造コストの低減とが実現できる。
【００３４】
ここで、本発明の一態様に係る薄膜トランジスタ装置の製造方法は、前記第８工程では、シラン系原料ガスを用いたプラズマＣＶＤにより前記第２チャネル層が形成されてもよい。
【００３５】
シラン系原料ガスを用いたプラズマＣＶＤ（Chemical Vapor Deposition）法によれば、プラズマ条件及び原料ガス種類などを任意に設定しやすいため、基板温度が低くても結晶性の高いシリコン層を形成することができる。従って、シリコン層の側面の形態、組成、及び不純物ドーピング状態を変化させることなく、第２チャネル層を形成できるため、優れた特性の薄膜トランジスタ装置を製造できる。
【００３６】
また、本発明の一態様に係る薄膜トランジスタ装置の製造方法は、前記第７工程と第８工程とは、同一のプラズマＣＶＤ装置内において行われ、前記第７工程が第１のプラズマＣＶＤ条件により実施され、前記第８工程が第２のプラズマＣＶＤ条件により実施され、前記第７工程と前記第８工程との間では、前記プラズマＣＶＤ装置が大気に暴露されないことが好ましい。
【００３７】
これにより、第１チャネル層の表面が大気暴露されずに、引き続いて第２チャネル層が形成されるため、第１チャネル層の表面が酸化されることによる特性劣化を抑えることができる。すなわち、第１チャネル層の表面は清浄な状態を維持したまま、清浄な表面の上に第２チャネル層が直接形成できることとなる。その結果、所定の特性の薄膜トランジスタ装置を製造することができる。
【００３８】
また、本発明の一態様に係る薄膜トランジスタ装置は、基板と、前記基板上に形成されたソース電極及びドレイン電極と、前記ソース電極及びドレイン電極の上面領域内に積層された非晶質の不純物ドーピングされたシリコン層と、前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とに連続して形成された非晶質シリコン層からなる第１チャネル層と、前記第１チャネル層上に積層され、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とに連続して形成されたポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層と、前記第２チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚と、前記第１チャネル層と前記第２チャネル層とを積層した膜厚との比が、１、又は１の近傍値の範囲内であり、前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極及びドレイン電極間の領域及び前記ソース電極及びドレイン電極の上方において、同一膜厚であり、前記第１チャネル層と前記第２チャネル層とは、前記ソース電極及びドレイン電極間の形状に沿って前記ソース電極及びドレイン電極間の領域において窪んでおり、前記ゲート電極は、前記ソース電極及びドレイン電極とオーバラップする領域を有することを特徴とする。
【００３９】
これにより、空乏層に起因する第２チャネル層内の電子密度の低下と、チャネル層の膜厚に起因する抵抗の増大とを抑えることができ、ソース電極からドレイン電極に第２チャネル層を介して流れる所望の電流量を確保できる。
【００４０】
ここで、本発明の一態様に係る薄膜トランジスタ装置は、前記近傍値は、０．８５〜１．１５以内の値であってもよい。
【００４１】
比が１の場合に１００パーセントのオン特性が得られるとした場合、１の近傍値を少なくとも０．８５〜１．１５以内の値とすることで約７０％のオン特性は最低限確保できる。
【００４２】
また、本発明の一態様に係る薄膜トランジスタ装置は、前記近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が２５〜３５ｎｍの場合、０．５５〜１．４５以内の値であってもよい。
【００４３】
比が１の場合に１００パーセントのオン特性が得られるとした場合、１の近傍値を少なくとも０．５５〜１．４５以内の値とすることで約７０％のオン特性は最低限確保できる。
【００４４】
また、本発明の一態様に係る薄膜トランジスタ装置は、前記近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が５５〜６５ｎｍの場合、０．８３〜１．１７以内の値であってもよい。
【００４５】
比が１の場合に１００パーセントのオン特性が得られるとした場合、１の近傍値を少なくとも０．８３〜１．１７以内の値とすることで約７０％のオン特性は最低限確保できる。
【００４６】
また、本発明の一態様に係る薄膜トランジスタ装置は、前記近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が１０５〜１１５ｎｍの場合、０．８５〜１．１５以内の値であってもよい。
【００４７】
比が１の場合に１００パーセントのオン特性が得られるとした場合、１の近傍値を少なくとも０．８５〜１．１５以内の値とすることで約７０％のオン特性は最低限確保できる。
【００４８】
以下、本発明の実施形態における薄膜トランジスタ装置及びその製造方法について、図面を参照しながら具体的に説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素は同一の参照符号で示される。
【００４９】
図１Ａは、本実施形態の薄膜トランジスタ装置の構成を模式的に示す断面図である。
【００５０】
この薄膜トランジスタ装置は、トップゲート（スタガ）型の薄膜トランジスタ装置であって、基板１００と、その基板１００上に順次連続的に積層された一対のソース電極１１０及びドレイン電極１２０、一対のシリコン層１３０及び１４０、第１チャネル層１５０、第２チャネル層１６０、ゲート絶縁膜１７０並びにゲート電極１８０とを備える。
【００５１】
基板１００は、例えば石英ガラス、無アルカリガラス、高歪み点ガラスなどから構成されている。なお、基板１００上に基板からの不純物の影響をパシベーションするために、ベースコート層として、例えば、膜厚１００〜１０００ｎｍ程度のシリコン酸化膜、シリコン窒化膜などの層を設けてもよい。
【００５２】
一対のソース電極１１０及びドレイン電極１２０は、基板１００の上に離間して設けられている。ソース電極１１０及びドレイン電極１２０は、それぞれ導電性材料及び合金等の単層構造又は多層構造、例えばアルミニウム（Ａｌ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、モリブデンタングステン(ＭｏＷ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等、またその積層膜により構成されている。ソース電極１１０及びドレイン電極１２０の膜厚は、１００〜５００ｎｍである。
【００５３】
ソース電極１１０及びドレイン電極１２０は、それぞれ蒸着法、電子線付蒸着法、スパッタリング法及びメッキ法等によって形成されている。
【００５４】
シリコン層１３０は、ソース電極１１０の上面領域内に積層され、その側面はソース電極１１０の側面と実質的に面一となっている。同様に、シリコン層１４０は、ドレイン電極１２０の上面領域内に積層され、その側面はドレイン電極１２０の側面と実質的に面一となっている。
【００５５】
シリコン層１３０は、非晶質（アモルファス）のシリコン層にリン等のｎ型の不純物を高濃度にドーピングして形成され、第１チャネル層１５０とソース電極１１０との間で低コンタクト抵抗を実現するコンタクト層として機能する。同様に、シリコン層１４０は、非晶質のシリコン層にリン等のｎ型の不純物を高濃度にドーピングして形成され、第１チャネル層１５０とドレイン電極１２０との間で低コンタクト抵抗を実現するコンタクト層として機能する。シリコン層１３０及びシリコン層１４０のリンの不純物濃度は、１×１０１９〜１×１０２２ａｔｏｍｓ／ｃｍ３程度とする。
【００５６】
第１チャネル層１５０は、基板１００上のソース電極１１０及びドレイン電極１２０間の領域と、ソース電極１１０及びドレイン電極１２０の側面と、シリコン層１３０及び１４０の側面及び上面とに連続して形成されている。第１チャネル層１５０は、不純物がドーピングされていない非晶質シリコン層から構成され、オフ電流を低減している。第１チャネル層１５０に第２チャネル層１６０よりもバンドギャップが大きな材料を導入することで、オフ電流の低減を図ることができる。第１チャネル層１５０のバンドギャップとしては、１．６０〜１．９０ｅＶの材料を用いるとよい。また、第１チャネル層１５０と第２チャネル層１６０との間に第１チャネル層１５０よりも不純物濃度の低い層を導入してもよい。また、第１チャネル層１５０の不純物は、第２チャネル層１６０に向かって濃度が低下するようなプロファイルが形成されていてもよい。これらのように、第１チャネル層１５０と第２チャネル層１６０の不純物濃度プロファイルの変化を緩やかになるように設計することで、ドレイン領域での電界が緩和され、オフ電流がさらに低減される。
【００５７】
第２チャネル層１６０は、第１チャネル層１５０上に積層され、ソース電極１１０及びドレイン電極１２０間の領域と、シリコン層１３０の側方及び上方とに連続して形成されている。第２チャネル層１６０は、ポリシリコン層及び微結晶シリコン層のいずれか一方から構成され、オン電流を増やしている。第２チャネル層１６０中にある多結晶シリコンのグレインサイズは、２０〜１０００ｎｍ程度であり、成膜条件や結晶化条件により制御することが可能なサイズである。
【００５８】
ここで、第１チャネル層１５０及び第２チャネル層１６０は、ソース電極１１０及びドレイン電極１２０間の形状に沿ってソース電極１１０及びドレイン電極１２０間の領域（図１Ａの領域Ｃ）において窪んでおり、窪み領域と平坦領域（非窪み領域）とが形成されている。また、窪んだ領域において、第１チャネル層１５０及び第２チャネル層１６０の上面は、シリコン層１３０及び１４０の上面と略面一となっている。
【００５９】
ソース電極１１０及びシリコン層１３０の積層体は、基板１００上に島状に形成されている。同様に、ドレイン電極１２０及びシリコン層１４０の積層体は、基板１００上に島状に形成されている。そして、第１チャネル層１５０はそれらの積層体を覆うように基板１００上に積層体及び基板に接して形成され、第２チャネル層１６０は第１チャネル層１５０の上に第１チャネル層１５０に接して形成されている。
【００６０】
ゲート絶縁膜１７０は、例えば酸化シリコン（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮ）、酸化アルミニウム（ＡｌＯｘ）、酸化タンタル（ＴａＯｘ）およびその積層膜等から構成され、第２チャネル層１６０上に形成されている。
【００６１】
ゲート電極１８０は、金属例えばＡｌ、Ｍｏ、Ｃｕ、モリブデンタングステン（ＭｏＷ）、Ｔｉ、Ｃｒ等、またその積層膜から構成され、ゲート絶縁膜１７０上に形成されている。ゲート電極１８０は、ソース電極１１０及びドレイン電極１２０とオーバラップする領域（図１Ａの領域Ｄ）を有する。
【００６２】
ソース電極１１０とシリコン層１３０とを積層した膜厚（図１ＡにおけるＡ）、及びドレイン電極１２０とシリコン層１４０とを積層した膜厚（図１ＡにおけるＡ）はそれぞれ、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚（図１ＡにおけるＢ）と同一値又は同一値の近傍値の範囲内の膜厚である。言い換えると、ソース電極１１０とシリコン層１３０とを積層した膜厚、及びドレイン電極１２０とシリコン層１４０とを積層した膜厚のそれぞれと、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚との比が、１、又は１の近傍値の範囲内である。
【００６３】
このとき、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚が１０５〜１１５ｎｍの場合、同一値の近傍値とは、同一値に対して±１５パーセント以内の値である。言い換えると、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚が１０５〜１１５ｎｍの場合、近傍値とは０．８５〜１．１５以内の値である。
【００６４】
また、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚が２５〜３５ｎｍの場合、同一値の近傍値とは、同一値に対して±４５パーセント以内の値である。言い換えると、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚が２５〜３５ｎｍの場合、近傍値とは、０．５５〜１．４５以内の値である。
【００６５】
さらに、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚が５５〜６５ｎｍの場合、同一値の近傍値とは、同一値に対して±１７パーセント以内の値である。言い換えると、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚が５５〜６５ｎｍの場合、近傍値とは、０．８３〜１．１７以内の値である。
【００６６】
図１Ａの構造を有する薄膜トランジスタ装置において、ゲート電極１８０に薄膜トランジスタ装置の閾値以上の電圧が印加された場合（薄膜トランジスタ装置がオンされた状態において）、第１チャネル層１５０のソース電極１１０及びドレイン電極１２０の側面と接する領域に、シリコン層１３０及び１４０と第１チャネル層１５０との間に形成される空乏層よりも幅広の空乏層が形成される。このような空乏層は、ソース電極１１０及びドレイン電極１２０の仕事関数と、第１チャネル層１５０及び第２チャネル層１６０のバンドギャップ及び不純物濃度とにより決定される延び幅だけ、ソース電極１１０及びドレイン電極１２０の側面から第１チャネル層１５０及び第２チャネル層１６０内に向かって延びる。従って、第１チャネル層１５０及び第２チャネル層１６０内の空乏層が与える影響は、第１チャネル層１５０及び第２チャネル層１６０の各部で異なる。具体的に、第１チャネル層１５０及び第２チャネル層１６０における空乏層が与える影響は、第１チャネル層１５０におけるソース電極１１０及びドレイン電極１２０の側面と接する領域で一番大きく、そこから離れるに従って小さくなり、空乏層が与える影響が小さい領域ほど抵抗が小さくなる。従って、薄膜トランジスタ装置がオンされた状態において、ソース電極１１０及びドレイン電極１２０間を流れる電流は、空乏層の影響によりソース電極１１０及びドレイン電極１２０の側面に流れ込む経路をとらず、図１Ｂの矢印で示される逆Ｕ字経路（図１Ａでは逆Ｕ字経路がつながってなるＭ字経路）をとって、ソース電極１１０及びドレイン電極１２０の上面に流れこむ。このような電流経路をとるのは、ソース電極１１０及びドレイン電極１２０間の窪んだ第２チャネル層１６０における端の領域（図１Ｂにおけるシリコン層１３０のコーナから最短距離Ａに位置する領域）とゲート電極１８０との境界領域の抵抗（図１Ｂにおける抵抗Ｂ）が、ソース電極１１０及びドレイン電極１２０間の窪んだ第１チャネル層１５０におけるソース電極１１０及びドレイン電極１２０の側面と接する領域の抵抗より小さいからである。
【００６７】
図２及び図３は本実施形態に係る薄膜トランジスタ装置の製造方法を模式的に説明するための断面図である。
【００６８】
まず、図２（ａ）に示されるように、基板１００が準備される。
【００６９】
次に、図２（ｂ）に示されるように、基板１００上に例えばスパッタ法により金属膜２００が形成される。
【００７０】
次に、図２（ｃ）に示されるように、金属膜２００上に非晶質の不純物ドーピングされたシリコン層２１０が例えばＣＶＤ法により積層される。ここで、シリコン層２１０への不純物ドーピングは、シリコン層２１０を成膜する際に、ドーパントガスを添加することで作製することができる。
【００７１】
次に、図２（ｄ）に示されるように、シリコン層２１０上にフォトレジスト２２０が塗布されて形成される。
【００７２】
次に、図２（ｅ）に示されるように、フォトレジスト２２０の上方にマスク（図外）が配置された後、マスクを用いた露光及び現像によりフォトレジスト２２０が所望の形状にパターニングされる。
【００７３】
次に、図２（ｆ）に示されるように、パターニングされたフォトレジスト２２０をマスクとしたドライエッチングが行われ、金属膜２００及びシリコン層２１０が一括して所望の形状にパターニングされる。パターニングされた金属膜２００はソース電極１１０及びドレイン電極１２０として形成される。また、パターニングされたシリコン層２１０は対応する各電極のコンタクト層としてのシリコン層１３０及び１４０として形成される。
【００７４】
次に、図２（ｇ）に示されるように、フォトレジスト２２０が除去される。
【００７５】
次に、図３（ａ）に示されるように、基板１００上のソース電極１１０及びドレイン電極１２０間の領域と、ソース電極１１０及びドレイン電極１２０の側面と、シリコン層１３０及び１４０の側面及び上面とにまたがって、非晶質シリコン層からなる第１チャネル層１５０が例えばプラズマＣＶＤ法により形成される。
【００７６】
次に、図３（ｂ）に示されるように、第１チャネル層１５０上であって、ソース電極１１０及びドレイン電極１２０間の領域と、シリコン層１３０及び１４０の側方及び上方とにまたがって、ポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層１６０が例えばシラン系原料ガスを用いたプラズマＣＶＤにより形成される。
【００７７】
このとき、図３（ａ）で示した工程と図３（ｂ）で示した工程とは、同一のプラズマＣＶＤ装置内において行われ、図３（ａ）で示した工程と図３（ｂ）で示した工程との間では、プラズマＣＶＤ装置が大気に暴露されない。
【００７８】
そして、図３（ａ）で示した工程が第１のプラズマＣＶＤ条件により実施され、図３（ｂ）で示した工程が第１のプラズマＣＶＤ条件と異なる第２のプラズマＣＶＤ条件により実施される。
【００７９】
次に、図３（ｃ）に示されるように、第２チャネル層１６０上にゲート絶縁膜１７０が形成される。その後、第１チャネル層１５０、第２チャネル層１６０及びゲート絶縁膜１７０を島状に形成するために、第１チャネル層１５０、第２チャネル層１６０及びゲート絶縁膜１７０が例えばドライエッチングにより一括してパターニングされる。
【００８０】
次に、図３（ｄ）に示されるように、ゲート絶縁膜１７０上に例えばスパッタ法により金属膜２３０が形成される。
【００８１】
次に、図３（ｅ）に示されるように、金属膜２３０に対してフォトレジストによるマスクを用いたウェットエッチングが行われ、金属膜２３０が所望の形状にパターニングされる。パターニングされた金属膜２３０はゲート電極１８０として形成される。
【００８２】
ここで、図２（ｃ）、図２（ｄ）、図３（ａ）及び図３（ｂ）で示した工程において、ソース電極１１０とシリコン層１３０とを積層した膜厚、及びドレイン電極１２０とシリコン層１４０とを積層した膜厚のそれぞれが第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚と同一値又は同一値の近傍値の範囲内の膜厚となるように、金属膜２００、シリコン層２１０、第１チャネル層１５０及び第２チャネル層１６０の膜厚が決定される。
【００８３】
なお、図２及び図３で示した薄膜トランジスタ装置の製造方法において、金属膜２００及びシリコン層２１０は一括したエッチングによりパターニングされるとした。しかし、金属膜２００のみが形成及びパターニングされてソース電極１１０及びドレイン電極１２０が形成された後でソース電極１１０及びドレイン電極１２０上にシリコン層１３０及び１４０が形成されてもよい。
【００８４】
この場合、図２（ａ）で示した工程の後に金属膜２００上にフォトレジストが形成される。続いて、フォトレジストの上方にマスクが配置された後、マスクを用いてフォトレジストがパターニングされる。続いて、パターニングされたフォトレジストをマスクとして金属膜２００がパターニングされてパターニングされた金属膜２００がソース電極１１０及びドレイン電極１２０として形成される。続いて、ソース電極１１０及びドレイン電極１２０の上面の所定の領域内に非晶質の不純物ドーピングされたシリコン層１３０及び１４０が積層された後、図３（ａ）で示した工程が行われる。
【００８５】
図４は、第１チャネル層１５０及び第２チャネル層１６０の合計膜厚（チャネル層の合計膜厚）を変化させたときのドレイン電流（オン電流）の変化を示す図である。
【００８６】
なお、図４において、「●」はソース電極１１０及びドレイン電極１２０の膜厚がそれぞれ２０ｎｍ、シリコン層１３０及び１４０の膜厚がそれぞれ１０ｎｍ、かつ第２チャネル層１６０の膜厚が１０ｎｍのときのドレイン電流の変化を示している。同様に、「■」はソース電極１１０及びドレイン電極１２０の膜厚がそれぞれ５０ｎｍ、シリコン層１３０及び１４０の膜厚がそれぞれ１０ｎｍ、かつ第１チャネル層１５０の膜厚が３０ｎｍのときのドレイン電流の変化を示している。また、「◆」はソース電極１１０及びドレイン電極１２０の膜厚がそれぞれ１００ｎｍ、シリコン層１３０及び１４０の膜厚がそれぞれ１０ｎｍ、かつ第１チャネル層１５０の膜厚が３０ｎｍのときのドレイン電流の変化を示している。また、「▲」はソース電極１１０及びドレイン電極１２０の膜厚がそれぞれ２００ｎｍ、シリコン層１３０及び１４０の膜厚がそれぞれ１０ｎｍ、かつ第１チャネル層１５０の膜厚が３０ｎｍのときのドレイン電流の変化を示している。
【００８７】
図４より、電極及びシリコン層の合計膜厚が３０ｎｍの場合（「●」の場合）については、チャネル層の合計膜厚が３０ｎｍのときにドレイン電流がピークを持つことが分かる。同様に、電極及びシリコン層の合計膜厚が６０ｎｍの場合（「■」の場合）についてはチャネル層の合計膜厚が６０ｎｍのときに、電極及びシリコン層の合計膜厚が１１０ｎｍの場合（「◆」の場合）についてはチャネル層の合計膜厚が１１０ｎｍのときに、ドレイン電流がピークを持つことが分かる。すなわち、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚と等しいときに、最適なドレイン電流が得られることがわかる。
【００８８】
しかし、チャネル層の合計膜厚が２１０ｎｍの場合（上図の▲の場合）には、ドレイン電流（オン電流）はピークにおいても１．０×１０−８Ａ以下であり、チャネル層の合計膜厚１１０ｎｍの変化に比して、ドレイン電流（オン電流）の０Ａに近い所でより裾野の広くよりなだらかな山のような変化、つまりより裾野が広いよりなだらかな山のような変化を示し、ピークが生じにくい変化となる。この場合には、ソース電極１１０とシリコン層１３０とを積層した膜厚又はドレイン電極１２０とシリコン層１４０とを積層した膜厚を、どの膜厚に設定しても、ドレイン電流（オン電流）は１.０×１０−８Ａ以下となる。従って、電極及びシリコン層の合計膜厚とチャネル層の合計膜厚とを等しくすることによる効果、つまり最適なドレイン電流を得るという効果を実現するためには、チャネル層の合計膜厚は２１０ｎｍより小さい、具体的には１３０ｎｍ以下であることが必要となる。
【００８９】
図５は、第１チャネル層１５０及び第２チャネル層１６０の膜厚の比を変化させたときのドレイン電流（オン電流）の変化を示す図である。
【００９０】
なお、図５において、「■」はソース電極１１０及びドレイン電極１２０の膜厚がそれぞれ５０ｎｍ、シリコン層１３０及び１４０の膜厚がそれぞれ１０ｎｍ、かつ第１チャネル層１５０の膜厚が３０ｎｍのときのドレイン電流の変化を示している。同様に、「▲」はソース電極１１０及びドレイン電極１２０の膜厚がそれぞれ５０ｎｍ、シリコン層１３０及び１４０の膜厚がそれぞれ１０ｎｍ、かつ第１チャネル層１５０の膜厚が４０ｎｍのときのドレイン電流の変化を示している。また、「●」はソース電極１１０及びドレイン電極１２０の膜厚がそれぞれ５０ｎｍ、シリコン層１３０及び１４０の膜厚がそれぞれ１０ｎｍ、かつ第１チャネル層１５０の膜厚が５０ｎｍのときのドレイン電流の変化を示している。
【００９１】
図５より、チャネル層の合計膜厚が６０ｎｍであり、電極及びシリコン層の合計膜厚である６０ｎｍと等しいときに、最適なドレイン電流が得られることがわかる。
【００９２】
図６Ａは、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚より厚いときの電子密度分布を示す図である。具体的には、ソース電極１１０の膜厚が２０ｎｍ、シリコン層１３０の膜厚が１０ｎｍ、第１チャネル層１５０の膜厚が１０ｎｍ、かつ第２チャネル層１６０の膜厚が１０ｎｍであり、ドレイン・ソース電圧を０．１Ｖ、ゲート・ドレイン電圧を２０Ｖとしたときの電子密度分布を示す図である。そして、図６Ｂは図６ＡのＡ−Ｂ−Ｃ線における電子密度の変化を示す図である。同様に、図６Ｃは図６ＡのＤ−Ｅ線における電子密度の変化を示す図である。
【００９３】
図７Ａは、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚より薄いときの電子密度分布を示す図である。具体的には、ソース電極１１０の膜厚が２０ｎｍ、シリコン層１３０の膜厚が１０ｎｍ、第１チャネル層１５０の膜厚が５０ｎｍ、かつ第２チャネル層１６０の膜厚が１０ｎｍであり、ドレイン・ソース電圧を０．１Ｖ、ゲート・ドレイン電圧を２０Ｖとしたときの電子密度分布を示す図である。そして、図７Ｂは図７ＡのＡ−Ｂ−Ｃ線における電子密度の変化を示す図である。同様に、図７Ｃは図７ＡのＤ−Ｅ線における電子密度の変化を示す図である。
【００９４】
図８Ａは、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚と等しいときの電子密度分布を示す図である。具体的には、ソース電極１１０の膜厚が２０ｎｍ、シリコン層１３０の膜厚が１０ｎｍ、第１チャネル層１５０の膜厚が２０ｎｍ、かつ第２チャネル層１６０の膜厚が１０ｎｍであり、ドレイン・ソース電圧を０．１Ｖ、ゲート・ドレイン電圧を２０Ｖとしたときの電子密度分布を示す図である。そして、図８Ｂは図８ＡのＡ−Ｂ−Ｃ線における電子密度の変化を示す図である。同様に、図８Ｃは図８ＡのＤ−Ｅ線における電子密度の変化を示す図である。
【００９５】
このとき、ゲート電極１８０の両端はソース電極１１０及びドレイン電極１２０の上方に位置し、ゲート電極１８０はソース電極１１０及びドレイン電極１２０とオーバラップする領域を有する。従って、第１チャネル層１５０におけるソース電極１１０及びドレイン電極１２０の側面と接する領域で生じた空乏層は、ソース電極１１０及びドレイン電極１２０の側面上方に向かって（ゲート電極１８０の両端に向かって）延びる状態になる。よって、ドレイン電極１２０からソース電極１１０に至る電流は、この上方に向かって延びる空乏層（空乏層の影響が大きい領域）を避ける経路をとる。ここで、第１チャネル層１５０と第２チャネル層１６０とがソース電極１１０及びドレイン電極１２０間の形状に沿ってソース電極１１０及びドレイン電極１２０間の領域において窪んでいるため、ドレイン電極１２０からソース電極１１０に至る電流の経路（図６Ａ、図７Ａ及び図８Ａの矢印で示される電流経路）は、逆Ｕ字形状に空乏層の影響が大きい領域を大きく迂回する構成となる。この逆Ｕ字形状の電流経路の第２チャネル層１６０表面の領域（図６Ａ、図７Ａ及び図８ＡのＡ−Ｂ−Ｃ線で示す領域）を第１領域とし、逆Ｕ字形状の電流経路のシリコン層１３０及びソース電極１１０上方の領域（図６Ａ、図７Ａ及び図８ＡのＤ−Ｅ線で示す領域）を第２領域とする。第１領域の電子密度は、第１チャネル層１５０におけるソース電極１１０及びドレイン電極１２０の側面と接する領域の電子密度に対して大きい。これは、ソース電極１１０及びドレイン電極１２０の側面と接する領域で生じた空乏層の影響によるものである。従って、ドレイン電極１２０からソース電極１１０に至る電流は、空乏層の影響が大きいソース電極１１０の側面及びその上方の領域を避けるように第２チャネル層１６０におけるゲート絶縁膜１７０との境界領域を伝ってソース電極１１０の上方まで移動した後、ソース電極１１０の側面上方の領域を超えてからソース電極１１０に向かってソース電極１１０上方の領域を下方に伝う経路をとる。ゲート電極１８０がソース電極１１０及びドレイン電極１２０とオーバラップする領域を有するため、ドレイン電極１２０からソース電極１１０に至る電流は、ソース電極１１０の側面上方の領域を超えるまで第２チャネル層１６０におけるゲート絶縁膜１７０との境界領域を伝わることができる。このように電流は空乏層を回避して流れることができるので、第１チャネル層内に生じた空乏層が第２チャネル層に影響を与えることによる電流量の低下を抑えることができます。
【００９６】
なお、図６Ａ、図７Ａ及び図８Ａの電子密度分布の形状は空乏層の形状に対応している。
【００９７】
図６Ａ〜図８Ｃより、第１チャネル層１５０つまり非晶質シリコン層がソース電極１１０、及びシリコン層１３０の側面に直接接する構成では、第１チャネル層１５０におけるソース電極１１０及びシリコン層１３０の側面と接する領域に空乏層が生ずることが分かる。
【００９８】
そして、図６Ａ〜図６Ｃより、電極及びシリコン層の合計膜厚をチャネル層の合計膜厚より厚くした場合、第１チャネル層１５０内に生じた空乏層の影響により第２チャネル層１６０内の第１領域での電子密度が低下し、電荷の移動量が低減することが分かる。すなわち、ソース電極１１０からドレイン電極１２０に第２チャネル層１６０を介して流れる電流が低下し、薄膜トランジスタ装置としての特性が劣化するのが分かる。
【００９９】
また、図７Ａ〜図７Ｃより、電極及びシリコン層の合計膜厚をチャネル層の合計膜厚より薄くした場合、第１チャネル層１５０内に生じた空乏層が第２チャネル層１６０内の第１領域に与える影響は小さくなって、第２チャネル層１６０内の第１領域での電子密度は増大し、電荷の移動量は増大することが分かる。同時に、第２チャネル層１６０内の第２領域においてチャネル層の合計膜厚が厚くなる分だけ電気抵抗が大きくなるのが分かる。すなわち、ソース電極１１０からドレイン電極１２０に第２チャネル層１６０を介して流れる電流が低下し、薄膜トランジスタ装置としての特性が劣化するのが分かる。
【０１００】
これらに対し、図８Ａ〜図８Ｃより、電極及びシリコン層の合計膜厚をチャネル層の合計膜厚と等しくした場合、第１チャネル層１５０内に生じた空乏層が第２チャネル層１６０内の第１領域に与える影響は小さくなって、第２チャネル層１６０内の第１領域における電子密度の低下は抑えられ、空乏層による電荷の移動量の低下が抑えられることが分かる。同時に、第２チャネル層１６０内の第２領域においてチャネル層の合計膜厚が薄くなる分だけ電気抵抗が小さくなり、チャネル層の合計膜厚に起因する電流量の低下が抑えられるのが分かる。すなわち、ソース電極１１０からドレイン電極１２０に第２チャネル層１６０を介して流れる電流量が最適化され、薄膜トランジスタ装置の特性が大幅に向上するのが分かる。
【０１０１】
以上のように、本実施形態の薄膜トランジスタ装置及びその製造方法によれば、電極とシリコン層とを積層した膜厚は、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚と同一値又は同一値の近傍値の範囲内の膜厚である。従って、ソース電極１１０からドレイン電極１２０に第２チャネル層１６０を介して流れる所望の電流量を最適化することができ、十分なキャリア移動度を得ることが可能な薄膜トランジスタ装置及びその製造方法を実現できる。また、第１チャネル層１５０及び第２チャネル層１６０の積層体はソース電極１１０及びドレイン電極１２０並びにシリコン層１３０及び１４０の側面上の部分で段切れが発生しにくくなるため、製造歩留まりが高い薄膜トランジスタ装置及びその製造方法を実現できる。
【０１０２】
また、本実施形態に係る薄膜トランジスタ装置の製造方法によれば、金属膜２００及びシリコン層２１０は同一のマスクを用いた一括したエッチングによりパターニングされてソース電極１１０及びドレイン電極１２０並びにシリコン層１３０及び１４０が同時に形成される。従って、製造工程の簡素化、及びマスク枚数の削減が可能となるので、量産性の向上及び製造コストの低減が可能な薄膜トランジスタ装置の製造方法を実現できる。
【０１０３】
また、本実施形態に係る薄膜トランジスタ装置の製造方法によれば、ソース電極１１０及びドレイン電極１２０とシリコン層１３０及び１４０とが一括形成される。ソース電極１１０及びドレイン電極１２０を形成した後にシリコン層１３０及び１４０を形成する場合、シリコン層１３０及び１４０はソース電極１１０及びドレイン電極１２０の側面にも形成される。しかし、シリコン層１３０及び１４０はソース電極１１０及びドレイン電極１２０の側面に形成されにくく、形成されたとしてもソース電極１１０及びドレイン電極１２０の側面に形成されたシリコン層１３０及び１４０はドーピング状態が不安定で膜質を安定させることが困難である。その結果、安定した特性の薄膜トランジスタ装置を製造することは困難である。これに対し、本実施形態に係る薄膜トランジスタ装置の製造方法によれば、安定した特性の薄膜トランジスタ装置を製造することができる。
【０１０４】
また、本実施形態に係る薄膜トランジスタ装置の製造方法によれば、第２チャネル層１６０がシラン系原料ガスを用いたプラズマＣＶＤ法により形成される。シラン系原料ガスを用いたプラズマＣＶＤ法によれば、プラズマ条件及び原料ガス種類等を任意に設定しやすいため、基板温度が低くても結晶性のシリコン膜を形成することができる。従って、シリコン層１３０及び１４０の側面の形態、組成、及びドーピング状態を変化させることなく第２チャネル層１６０を形成できるため、チャネル層形成によるコンタクト層の特性劣化を抑えることが可能な薄膜トランジスタ装置の製造方法を実現できる。
【０１０５】
以上、本発明の薄膜トランジスタ装置及びその製造方法について、実施形態に基づいて説明したが、本発明は、この実施形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施形態における各構成要素を任意に組み合わせてもよい。
【産業上の利用可能性】
【０１０６】
本発明は、薄膜トランジスタ装置及びその製造方法に利用でき、特に有機ＥＬ及び液晶テレビなどの表示装置等に利用することができる。
【符号の説明】
【０１０７】
１００    基板
１１０    ソース電極
１２０    ドレイン電極
１３０、１４０    シリコン層
１５０    第１チャネル層
１６０    第２チャネル層
１７０    ゲート絶縁膜
１８０    ゲート電極
２００、２３０    金属膜
２１０    シリコン層
２２０    フォトレジスト
【図１Ａ】
2011142073.tif 000003
【図１Ｂ】
2011142073.tif 000004
【図２】
2011142073.tif 000005
【図３】
2011142073.tif 000006
【図４】
2011142073.tif 000007
【図５】
2011142073.tif 000008
【図６Ａ】
2011142073.tif 000009
【図６Ｂ】
2011142073.tif 000010
【図６Ｃ】
2011142073.tif 000011
【図７Ａ】
2011142073.tif 000012
【図７Ｂ】
2011142073.tif 000013
【図７Ｃ】
2011142073.tif 000014
【図８Ａ】
2011142073.tif 000015
【図８Ｂ】
2011142073.tif 000016
【図８Ｃ】
2011142073.tif 000017
【手続補正書】
【提出日】平成23年8月15日(2011.8.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ装置及びその製造方法に関し、特に有機ＥＬ表示装置及び液晶表示装置の駆動用及びスイッチング用の薄膜トランジスタ装置及びその製造方法に関する。
【背景技術】
【０００２】
有機ＥＬ（エレクトロルミネッセンス）表示装置及び液晶表示装置を用いた例えばテレビジョン受信機等の電子機器においては、有機ＥＬ表示装置及び液晶表示装置を構成すべくマトリックス状に配置された発光素子を、複数の薄膜トランジスタ装置（ＴＦＴ）により駆動している。
【０００３】
このような薄膜トランジスタ装置としては、例えばトップゲート（スタガ）型の薄膜トランジスタ装置がある。そして、トップゲート型の薄膜トランジスタ装置は、基板上に、ソース電極及びドレイン電極と、半導体層（チャネル層）と、ゲート電極とが順次積層されて構成される。薄膜トランジスタ装置では、製造が容易であることから、チャネル層の材料としてアモルファスシリコンを用いた薄膜トランジスタ装置が一般的である（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−３４２９０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、チャネル層にアモルファスシリコンを用いた場合、チャネルで十分なキャリア移動度が得られないため、十分なＯＮ電流が得られない。従って、薄膜トランジスタ装置の電気特性について線形領域での電流値が低くなる。
【０００６】
特許文献１に記載の薄膜トランジスタ装置においては、チャネル層にアモルファス水素化シリコン（ａ−Ｓｉ：Ｈ）層と隣接する形で多結晶シリコン（Ｐ−Ｓｉ）層を設けているが、この構成でも十分なキャリア移動度を得ることはできない。
【０００７】
そこで、本発明は、かかる問題点に鑑み、十分なキャリア移動度を得ることが可能な薄膜トランジスタ装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様に係る薄膜トランジスタ装置は、基板と、前記基板上に形成されたソース電極及びドレイン電極と、前記ソース電極及びドレイン電極の上面領域内に積層された非晶質の不純物がドーピングされたシリコン層と、前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とに連続して形成された非晶質シリコン層からなる第１チャネル層と、前記第１チャネル層上に積層され、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とに連続して形成されたポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層と、前記第２チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚であり、前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極及びドレイン電極間の領域及び前記ソース電極及びドレイン電極の上方において、同一膜厚であり、前記第１チャネル層と前記第２チャネル層とは、前記ソース電極及びドレイン電極間の形状に沿って前記ソース電極及びドレイン電極間の領域において窪んでおり、前記ゲート電極は、前記ソース電極及びドレイン電極とオーバラップする領域を有することを特徴とする。
【発明の効果】
【０００９】
本発明の一態様に係る薄膜トランジスタ装置は、ソース電極及びドレイン電極とチャネル層が直接接続する構造を有し、ソース電極及びドレイン電極の膜厚がチャネル層の膜厚より薄いので、ショットキーバリアの空乏層の広がりの影響を小さくでき、ＴＦＴの電気特性での線形領域の電流を稼ぐことができる。その結果、トップゲート型の薄膜トランジスタ装置において、ＴＦＴの電気特性で線形領域での電流値をあげることができる。
【図面の簡単な説明】
【００１０】
【図１Ａ】図１Ａは、本発明の実施形態の薄膜トランジスタ装置の構成を模式的に示す断面図である。
【図１Ｂ】図１Ｂは、同実施形態に係る薄膜トランジスタ装置におけるドレイン電流が流れる経路を示す図である。
【図２】図２は、同実施形態に係る薄膜トランジスタ装置の製造方法を模式的に説明するための断面図である。
【図３】図３は、同実施形態に係る薄膜トランジスタ装置の製造方法を模式的に説明するための断面図である。
【図４】図４は、第１チャネル層及び第２チャネル層の合計膜厚を変化させたときのドレイン電流の変化を示す図である。
【図５】図５は、第１チャネル層及び第２チャネル層の膜厚の比を変化させたときのドレイン電流の変化を示す図である。
【図６Ａ】図６Ａは、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚より厚いときの電子密度分布を示す図である。
【図６Ｂ】図６Ｂは、図６ＡのＡ−Ｂ−Ｃ線における電子密度の変化を示す図である。
【図６Ｃ】図６Ｃは、図６ＡのＤ−Ｅ線における電子密度の変化を示す図である。
【図７Ａ】図７Ａは、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚より薄いときの電子密度分布を示す図である。
【図７Ｂ】図７Ｂは、図７ＡのＡ−Ｂ−Ｃ線における電子密度の変化を示す図である。
【図７Ｃ】図７Ｃは、図７ＡのＤ−Ｅ線における電子密度の変化を示す図である。
【図８Ａ】図８Ａは、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚と等しいときの電子密度分布を示す図である。
【図８Ｂ】図８Ｂは、図８ＡのＡ−Ｂ−Ｃ線における電子密度の変化を示す図である。
【図８Ｃ】図８Ｃは、図８ＡのＤ−Ｅ線における電子密度の変化を示す図である。
【発明を実施するための形態】
【００１１】
上記目的を達成するために、本発明の一態様に係る薄膜トランジスタ装置は、基板と、前記基板上に形成されたソース電極及びドレイン電極と、前記ソース電極及びドレイン電極の上面領域内に積層された非晶質の不純物がドーピングされたシリコン層と、前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とに連続して形成された非晶質シリコン層からなる第１チャネル層と、前記第１チャネル層上に積層され、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とに連続して形成されたポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層と、前記第２チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚であり、前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極及びドレイン電極間の領域及び前記ソース電極及びドレイン電極の上方において、同一膜厚であり、前記第１チャネル層と前記第２チャネル層とは、前記ソース電極及びドレイン電極間の形状に沿って前記ソース電極及びドレイン電極間の領域において窪んでおり、前記ゲート電極は、前記ソース電極及びドレイン電極とオーバラップする領域を有することを特徴とする。
【００１２】
ここで、本発明の一態様に係る薄膜トランジスタ装置は、前記薄膜トランジスタ装置がオンされた状態において、前記ソース電極及びドレイン電極間の窪んだ前記第２チャネル層における端の部分と前記ゲート電極との境界部分の抵抗は、前記ソース電極及びドレイン電極間の窪んだ前記第１チャネル層における前記ソース電極及びドレイン電極と接する部分の抵抗より小さくてもよい。
【００１３】
また、本発明の一態様に係る薄膜トランジスタ装置は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚は１３０ｎｍ以下であってもよい。
【００１４】
第１チャネル層とソース電極、ドレイン電極及びシリコン層の側面とが接する構成においては、第１チャネル層のソース電極、ドレイン電極及びシリコン層の側面と接する領域に空乏層が生じる。しかし、第１チャネル層と第２チャネル層とを積層した膜厚は、ソース電極又はドレイン電極とシリコン層とを積層した膜厚と同一値又は同一値の近傍値の範囲内であるため、第１チャネル層内に生じた空乏層が第２チャネル層に与える影響は小さくなる。従って、空乏層による第２チャネル層内の電子密度の低下を抑えることができ、ソース電極からドレイン電極に第２チャネル層を介して流れる所望の電流量を確保できる。
【００１５】
このとき、第１チャネル層及び第２チャネル層を積層した膜厚が大きくなると、その分チャネル層の電気抵抗が大きくなって、ソース電極からドレイン電極に第２チャネル層を介して流れる電流量が低下する。しかし、第１チャネル層と第２チャネル層とを積層した膜厚は、ソース電極又はドレイン電極とシリコン層とを積層した膜厚と同一値又は同一値の近傍値の範囲内であるため、このような電流量の低下を抑えることができる。
【００１６】
また、本発明の一態様に係る薄膜トランジスタ装置は、前記同一値の近傍値は、前記同一値と±１５パーセント以内の値であってもよい。
【００１７】
膜厚が同一値の場合に１００パーセントのオン特性が得られるとした場合、同一値の近傍値を少なくとも同一値の±１５パーセント以内の値とすることで約７０％のオン特性は最低限確保できる。
【００１８】
また、本発明の一態様に係る薄膜トランジスタ装置は、前記同一値の近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が２５〜３５ｎｍの場合、前記同一値と±４５パーセント以内の値であってもよい。
【００１９】
膜厚が同一値の場合に１００パーセントのオン特性が得られるとした場合、同一値の近傍値を少なくとも同一値の±４５パーセント以内の値とすることで約７０％のオン特性は最低限確保できる。
【００２０】
また、本発明の一態様に係る薄膜トランジスタ装置は、前記同一値の近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が５５〜６５ｎｍの場合、前記同一値と±１７パーセント以内の値であってもよい。
【００２１】
膜厚が同一値の場合に１００パーセントのオン特性が得られるとした場合、同一値の近傍値を少なくとも同一値の±１７パーセント以内の値とすることで約７０％のオン特性は最低限確保できる。
【００２２】
また、本発明の一態様に係る薄膜トランジスタ装置は、前記同一値の近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が１０５〜１１５ｎｍの場合、前記同一値と±１５パーセント以内の値であってもよい。
【００２３】
膜厚が同一値の場合に１００パーセントのオン特性が得られるとした場合、同一値の近傍値を少なくとも同一値の±１５パーセント以内の値とすることで約７０％のオン特性は最低限確保できる。
【００２４】
また、本発明の一態様に係る薄膜トランジスタ装置の製造方法は、基板を準備する第１工程と、前記基板上に金属膜を形成する第２工程と、前記金属膜上にレジストを形成する第３工程と、前記レジストの上方にマスクを配置する第４工程と、前記マスクを用いて前記レジストをパターニングし、該パターニングされた前記レジストをマスクとして前記金属膜をパターニングして該パターニングされた前記金属膜をソース電極及びドレイン電極として形成する第５工程と、前記ソース電極及びドレイン電極の上面の所定の領域内に非晶質の不純物ドーピングされたシリコン層を積層する第６工程と、前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とにまたがって、非晶質シリコン層からなる第１チャネル層を形成する第７工程と、前記第１チャネル層上であって、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とにまたがって、ポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層を形成する第８工程と、前記第２チャネル層上にゲート絶縁膜を形成する第９工程と、前記ゲート絶縁膜上にゲート電極を形成する１０工程と、を具備し、前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚であり、前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極及びドレイン電極間の領域及び前記ソース電極及びドレイン電極の上方において、同一膜厚であり、前記第１チャネル層と前記第２チャネル層とは、前記ソース電極及びドレイン電極間の形状に沿って前記ソース電極及びドレイン電極間の領域において窪んでおり、前記ゲート電極は、前記ソース電極及びドレイン電極とオーバラップする領域を有することを特徴とする。
【００２５】
ここで、本発明の一態様に係る薄膜トランジスタ装置は、前記薄膜トランジスタ装置がオンされた状態において、前記ソース電極及びドレイン電極間の窪んだ前記第２チャネル層における端の部分と前記ゲート電極との境界部分の抵抗は、前記ソース電極及びドレイン電極間の窪んだ前記第１チャネル層における前記ソース電極及びドレイン電極と接する部分の抵抗より小さくてもよい。
【００２６】
また、本発明の一態様に係る薄膜トランジスタ装置は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚は１３０ｎｍ以下であってもよい。
【００２７】
これにより、ソース電極から第１チャネル層、第２チャネル層及びシリコン層を介してドレイン電極に至る電流経路において、電流に対する第１チャネル層及び第２チャネル層の抵抗を低く抑えることができる。同時に、第１チャネル層に生ずる空乏層の第２チャネル層への拡大を第１チャネル層の領域内に抑えて第２チャネル層の電子密度の低下を抑えることができる。従って、第１チャネル層のソース電極、ドレイン電極及びシリコン層の側面に接する領域に空乏層が生じたとしても、ソース電極からドレイン電極に第１チャネル層及び第２チャネル層を介して流れる電流量を最大限にすることができる。その結果、特性を大幅に向上した薄膜トランジスタ装置を実現できる。
【００２８】
また、第１チャネル層と第２チャネル層とを積層した膜厚は、ソース電極又はドレイン電極とシリコン層とを積層した膜厚と同一値又は同一値の近傍値の範囲内であるため、第１チャネル層と第２チャネル層とを積層した膜は、ソース電極、ドレイン電極及びシリコン層の側面部分で段切れが発生しにくくなる。その結果、製造歩留まりが高い薄膜トランジスタ装置の製造方法を実現できる。
【００２９】
また、本発明の一態様に係る薄膜トランジスタ装置の製造方法は、基板を準備する第１工程と、前記基板上に金属膜を形成する第２工程と、前記金属膜上に非晶質の不純物ドーピングされたシリコン層を積層する第３工程と、前記シリコン層上にレジストを形成する第４工程と、前記レジストの上方にマスクを配置する第５工程と、前記マスクを用いて前記レジストをパターニングし、該パターニングされた前記レジストをマスクとして前記金属膜及び前記シリコン層を一括してパターニングして該パターニングされた前記金属膜をソース電極及びドレイン電極として形成する第６工程と、前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とにまたがって、非晶質シリコン層からなる第１チャネル層を形成する第７工程と、前記第１チャネル層上であって、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とにまたがって、ポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層を形成する第８工程と、前記第２チャネル層上にゲート絶縁膜を形成する第９工程と、前記ゲート絶縁膜上にゲート電極を形成する第１０工程と、を具備し、前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚であり、前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極及びドレイン電極間の領域及び前記ソース電極及びドレイン電極の上方において、同一膜厚であり、前記第１チャネル層と前記第２チャネル層とは、前記ソース電極及びドレイン電極間の形状に沿って前記ソース電極及びドレイン電極間の領域において窪んでおり、前記ゲート電極は、前記ソース電極及びドレイン電極とオーバラップする領域を有することを特徴とする。
【００３０】
これにより、特性を大幅に向上した薄膜トランジスタ装置を実現できる。
【００３１】
また、製造歩留まりが高い薄膜トランジスタ装置の製造方法を実現できる。
【００３２】
ソース電極及びドレイン電極を形成した後にシリコン層を形成する場合は、シリコン層がソース電極及びドレイン電極の側面に形成されにくく、形成されたとしてもソース電極及びドレイン電極の側面に形成されたシリコン層はドーピング状態が不安定で膜質を安定させることが困難である。その結果、安定した特性の薄膜トランジスタ装置を製造することは困難である。これに対し、本態様によれば、ソース電極及びドレイン電極とシリコン層とが一括形成されるため、安定した特性の薄膜トランジスタ装置を製造することができる。
【００３３】
また、同一のレジストをマスクとしてソース電極及びドレイン電極とシリコン層とが一括形成されるため、製造工程の簡素化及びマスク枚数の削減ができ、薄膜トランジスタ装置の量産性の向上と製造コストの低減とが実現できる。
【００３４】
ここで、本発明の一態様に係る薄膜トランジスタ装置の製造方法は、前記第８工程では、シラン系原料ガスを用いたプラズマＣＶＤにより前記第２チャネル層が形成されてもよい。
【００３５】
シラン系原料ガスを用いたプラズマＣＶＤ（Chemical Vapor Deposition）法によれば、プラズマ条件及び原料ガス種類などを任意に設定しやすいため、基板温度が低くても結晶性の高いシリコン層を形成することができる。従って、シリコン層の側面の形態、組成、及び不純物ドーピング状態を変化させることなく、第２チャネル層を形成できるため、優れた特性の薄膜トランジスタ装置を製造できる。
【００３６】
また、本発明の一態様に係る薄膜トランジスタ装置の製造方法は、前記第７工程と第８工程とは、同一のプラズマＣＶＤ装置内において行われ、前記第７工程が第１のプラズマＣＶＤ条件により実施され、前記第８工程が第２のプラズマＣＶＤ条件により実施され、前記第７工程と前記第８工程との間では、前記プラズマＣＶＤ装置が大気に暴露されないことが好ましい。
【００３７】
これにより、第１チャネル層の表面が大気暴露されずに、引き続いて第２チャネル層が形成されるため、第１チャネル層の表面が酸化されることによる特性劣化を抑えることができる。すなわち、第１チャネル層の表面は清浄な状態を維持したまま、清浄な表面の上に第２チャネル層が直接形成できることとなる。その結果、所定の特性の薄膜トランジスタ装置を製造することができる。
【００３８】
また、本発明の一態様に係る薄膜トランジスタ装置は、基板と、前記基板上に形成されたソース電極及びドレイン電極と、前記ソース電極及びドレイン電極の上面領域内に積層された非晶質の不純物ドーピングされたシリコン層と、前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とに連続して形成された非晶質シリコン層からなる第１チャネル層と、前記第１チャネル層上に積層され、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とに連続して形成されたポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層と、前記第２チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚と、前記第１チャネル層と前記第２チャネル層とを積層した膜厚との比が、１、又は１の近傍値の範囲内であり、前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極及びドレイン電極間の領域及び前記ソース電極及びドレイン電極の上方において、同一膜厚であり、前記第１チャネル層と前記第２チャネル層とは、前記ソース電極及びドレイン電極間の形状に沿って前記ソース電極及びドレイン電極間の領域において窪んでおり、前記ゲート電極は、前記ソース電極及びドレイン電極とオーバラップする領域を有することを特徴とする。
【００３９】
これにより、空乏層に起因する第２チャネル層内の電子密度の低下と、チャネル層の膜厚に起因する抵抗の増大とを抑えることができ、ソース電極からドレイン電極に第２チャネル層を介して流れる所望の電流量を確保できる。
【００４０】
ここで、本発明の一態様に係る薄膜トランジスタ装置は、前記近傍値は、０．８５〜１．１５以内の値であってもよい。
【００４１】
比が１の場合に１００パーセントのオン特性が得られるとした場合、１の近傍値を少なくとも０．８５〜１．１５以内の値とすることで約７０％のオン特性は最低限確保できる。
【００４２】
また、本発明の一態様に係る薄膜トランジスタ装置は、前記近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が２５〜３５ｎｍの場合、０．５５〜１．４５以内の値であってもよい。
【００４３】
比が１の場合に１００パーセントのオン特性が得られるとした場合、１の近傍値を少なくとも０．５５〜１．４５以内の値とすることで約７０％のオン特性は最低限確保できる。
【００４４】
また、本発明の一態様に係る薄膜トランジスタ装置は、前記近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が５５〜６５ｎｍの場合、０．８３〜１．１７以内の値であってもよい。
【００４５】
比が１の場合に１００パーセントのオン特性が得られるとした場合、１の近傍値を少なくとも０．８３〜１．１７以内の値とすることで約７０％のオン特性は最低限確保できる。
【００４６】
また、本発明の一態様に係る薄膜トランジスタ装置は、前記近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が１０５〜１１５ｎｍの場合、０．８５〜１．１５以内の値であってもよい。
【００４７】
比が１の場合に１００パーセントのオン特性が得られるとした場合、１の近傍値を少なくとも０．８５〜１．１５以内の値とすることで約７０％のオン特性は最低限確保できる。
【００４８】
以下、本発明の実施形態における薄膜トランジスタ装置及びその製造方法について、図面を参照しながら具体的に説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素は同一の参照符号で示される。
【００４９】
図１Ａは、本実施形態の薄膜トランジスタ装置の構成を模式的に示す断面図である。
【００５０】
この薄膜トランジスタ装置は、トップゲート（スタガ）型の薄膜トランジスタ装置であって、基板１００と、その基板１００上に順次連続的に積層された一対のソース電極１１０及びドレイン電極１２０、一対のシリコン層１３０及び１４０、第１チャネル層１５０、第２チャネル層１６０、ゲート絶縁膜１７０並びにゲート電極１８０とを備える。
【００５１】
基板１００は、例えば石英ガラス、無アルカリガラス、高歪み点ガラスなどから構成されている。なお、基板１００上に基板からの不純物の影響をパシベーションするために、ベースコート層として、例えば、膜厚１００〜１０００ｎｍ程度のシリコン酸化膜、シリコン窒化膜などの層を設けてもよい。
【００５２】
一対のソース電極１１０及びドレイン電極１２０は、基板１００の上に離間して設けられている。ソース電極１１０及びドレイン電極１２０は、それぞれ導電性材料及び合金等の単層構造又は多層構造、例えばアルミニウム（Ａｌ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、モリブデンタングステン(ＭｏＷ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等、またその積層膜により構成されている。ソース電極１１０及びドレイン電極１２０の膜厚は、１００〜５００ｎｍである。
【００５３】
ソース電極１１０及びドレイン電極１２０は、それぞれ蒸着法、電子線付蒸着法、スパッタリング法及びメッキ法等によって形成されている。
【００５４】
シリコン層１３０は、ソース電極１１０の上面領域内に積層され、その側面はソース電極１１０の側面と実質的に面一となっている。同様に、シリコン層１４０は、ドレイン電極１２０の上面領域内に積層され、その側面はドレイン電極１２０の側面と実質的に面一となっている。
【００５５】
シリコン層１３０は、非晶質（アモルファス）のシリコン層にリン等のｎ型の不純物を高濃度にドーピングして形成され、第１チャネル層１５０とソース電極１１０との間で低コンタクト抵抗を実現するコンタクト層として機能する。同様に、シリコン層１４０は、非晶質のシリコン層にリン等のｎ型の不純物を高濃度にドーピングして形成され、第１チャネル層１５０とドレイン電極１２０との間で低コンタクト抵抗を実現するコンタクト層として機能する。シリコン層１３０及びシリコン層１４０のリンの不純物濃度は、１×１０１９〜１×１０２２ａｔｏｍｓ／ｃｍ３程度とする。
【００５６】
第１チャネル層１５０は、基板１００上のソース電極１１０及びドレイン電極１２０間の領域と、ソース電極１１０及びドレイン電極１２０の側面と、シリコン層１３０及び１４０の側面及び上面とに連続して形成されている。第１チャネル層１５０は、不純物がドーピングされていない非晶質シリコン層から構成され、オフ電流を低減している。第１チャネル層１５０に第２チャネル層１６０よりもバンドギャップが大きな材料を導入することで、オフ電流の低減を図ることができる。第１チャネル層１５０のバンドギャップとしては、１．６０〜１．９０ｅＶの材料を用いるとよい。また、第１チャネル層１５０と第２チャネル層１６０との間に第１チャネル層１５０よりも不純物濃度の低い層を導入してもよい。また、第１チャネル層１５０の不純物は、第２チャネル層１６０に向かって濃度が低下するようなプロファイルが形成されていてもよい。これらのように、第１チャネル層１５０と第２チャネル層１６０の不純物濃度プロファイルの変化を緩やかになるように設計することで、ドレイン領域での電界が緩和され、オフ電流がさらに低減される。
【００５７】
第２チャネル層１６０は、第１チャネル層１５０上に積層され、ソース電極１１０及びドレイン電極１２０間の領域と、シリコン層１３０の側方及び上方とに連続して形成されている。第２チャネル層１６０は、ポリシリコン層及び微結晶シリコン層のいずれか一方から構成され、オン電流を増やしている。第２チャネル層１６０中にある多結晶シリコンのグレインサイズは、２０〜１０００ｎｍ程度であり、成膜条件や結晶化条件により制御することが可能なサイズである。
【００５８】
ここで、第１チャネル層１５０及び第２チャネル層１６０は、ソース電極１１０及びドレイン電極１２０間の形状に沿ってソース電極１１０及びドレイン電極１２０間の領域（図１Ａの領域Ｃ）において窪んでおり、窪み領域と平坦領域（非窪み領域）とが形成されている。また、窪んだ領域において、第１チャネル層１５０及び第２チャネル層１６０の上面は、シリコン層１３０及び１４０の上面と略面一となっている。
【００５９】
ソース電極１１０及びシリコン層１３０の積層体は、基板１００上に島状に形成されている。同様に、ドレイン電極１２０及びシリコン層１４０の積層体は、基板１００上に島状に形成されている。そして、第１チャネル層１５０はそれらの積層体を覆うように基板１００上に積層体及び基板に接して形成され、第２チャネル層１６０は第１チャネル層１５０の上に第１チャネル層１５０に接して形成されている。
【００６０】
ゲート絶縁膜１７０は、例えば酸化シリコン（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮ）、酸化アルミニウム（ＡｌＯｘ）、酸化タンタル（ＴａＯｘ）およびその積層膜等から構成され、第２チャネル層１６０上に形成されている。
【００６１】
ゲート電極１８０は、金属例えばＡｌ、Ｍｏ、Ｃｕ、モリブデンタングステン（ＭｏＷ）、Ｔｉ、Ｃｒ等、またその積層膜から構成され、ゲート絶縁膜１７０上に形成されている。ゲート電極１８０は、ソース電極１１０及びドレイン電極１２０とオーバラップする領域（図１Ａの領域Ｄ）を有する。
【００６２】
ソース電極１１０とシリコン層１３０とを積層した膜厚（図１ＡにおけるＡ）、及びドレイン電極１２０とシリコン層１４０とを積層した膜厚（図１ＡにおけるＡ）はそれぞれ、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚（図１ＡにおけるＢ）と同一値又は同一値の近傍値の範囲内の膜厚である。言い換えると、ソース電極１１０とシリコン層１３０とを積層した膜厚、及びドレイン電極１２０とシリコン層１４０とを積層した膜厚のそれぞれと、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚との比が、１、又は１の近傍値の範囲内である。
【００６３】
このとき、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚が１０５〜１１５ｎｍの場合、同一値の近傍値とは、同一値に対して±１５パーセント以内の値である。言い換えると、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚が１０５〜１１５ｎｍの場合、近傍値とは０．８５〜１．１５以内の値である。
【００６４】
また、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚が２５〜３５ｎｍの場合、同一値の近傍値とは、同一値に対して±４５パーセント以内の値である。言い換えると、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚が２５〜３５ｎｍの場合、近傍値とは、０．５５〜１．４５以内の値である。
【００６５】
さらに、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚が５５〜６５ｎｍの場合、同一値の近傍値とは、同一値に対して±１７パーセント以内の値である。言い換えると、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚が５５〜６５ｎｍの場合、近傍値とは、０．８３〜１．１７以内の値である。
【００６６】
図１Ａの構造を有する薄膜トランジスタ装置において、ゲート電極１８０に薄膜トランジスタ装置の閾値以上の電圧が印加された場合（薄膜トランジスタ装置がオンされた状態において）、第１チャネル層１５０のソース電極１１０及びドレイン電極１２０の側面と接する領域に、シリコン層１３０及び１４０と第１チャネル層１５０との間に形成される空乏層よりも幅広の空乏層が形成される。このような空乏層は、ソース電極１１０及びドレイン電極１２０の仕事関数と、第１チャネル層１５０及び第２チャネル層１６０のバンドギャップ及び不純物濃度とにより決定される延び幅だけ、ソース電極１１０及びドレイン電極１２０の側面から第１チャネル層１５０及び第２チャネル層１６０内に向かって延びる。従って、第１チャネル層１５０及び第２チャネル層１６０内の空乏層が与える影響は、第１チャネル層１５０及び第２チャネル層１６０の各部で異なる。具体的に、第１チャネル層１５０及び第２チャネル層１６０における空乏層が与える影響は、第１チャネル層１５０におけるソース電極１１０及びドレイン電極１２０の側面と接する領域で一番大きく、そこから離れるに従って小さくなり、空乏層が与える影響が小さい領域ほど抵抗が小さくなる。従って、薄膜トランジスタ装置がオンされた状態において、ソース電極１１０及びドレイン電極１２０間を流れる電流は、空乏層の影響によりソース電極１１０及びドレイン電極１２０の側面に流れ込む経路をとらず、図１Ｂの矢印で示される逆Ｕ字経路（図１Ａでは逆Ｕ字経路がつながってなるＭ字経路）をとって、ソース電極１１０及びドレイン電極１２０の上面に流れこむ。このような電流経路をとるのは、ソース電極１１０及びドレイン電極１２０間の窪んだ第２チャネル層１６０における端の領域（図１Ｂにおけるシリコン層１３０のコーナから最短距離Ａに位置する領域）とゲート電極１８０との境界領域の抵抗（図１Ｂにおける抵抗Ｂ）が、ソース電極１１０及びドレイン電極１２０間の窪んだ第１チャネル層１５０におけるソース電極１１０及びドレイン電極１２０の側面と接する領域の抵抗より小さいからである。
【００６７】
図２及び図３は本実施形態に係る薄膜トランジスタ装置の製造方法を模式的に説明するための断面図である。
【００６８】
まず、図２（ａ）に示されるように、基板１００が準備される。
【００６９】
次に、図２（ｂ）に示されるように、基板１００上に例えばスパッタ法により金属膜２００が形成される。
【００７０】
次に、図２（ｃ）に示されるように、金属膜２００上に非晶質の不純物ドーピングされたシリコン層２１０が例えばＣＶＤ法により積層される。ここで、シリコン層２１０への不純物ドーピングは、シリコン層２１０を成膜する際に、ドーパントガスを添加することで作製することができる。
【００７１】
次に、図２（ｄ）に示されるように、シリコン層２１０上にフォトレジスト２２０が塗布されて形成される。
【００７２】
次に、図２（ｅ）に示されるように、フォトレジスト２２０の上方にマスク（図外）が配置された後、マスクを用いた露光及び現像によりフォトレジスト２２０が所望の形状にパターニングされる。
【００７３】
次に、図２（ｆ）に示されるように、パターニングされたフォトレジスト２２０をマスクとしたドライエッチングが行われ、金属膜２００及びシリコン層２１０が一括して所望の形状にパターニングされる。パターニングされた金属膜２００はソース電極１１０及びドレイン電極１２０として形成される。また、パターニングされたシリコン層２１０は対応する各電極のコンタクト層としてのシリコン層１３０及び１４０として形成される。
【００７４】
次に、図２（ｇ）に示されるように、フォトレジスト２２０が除去される。
【００７５】
次に、図３（ａ）に示されるように、基板１００上のソース電極１１０及びドレイン電極１２０間の領域と、ソース電極１１０及びドレイン電極１２０の側面と、シリコン層１３０及び１４０の側面及び上面とにまたがって、非晶質シリコン層からなる第１チャネル層１５０が例えばプラズマＣＶＤ法により形成される。
【００７６】
次に、図３（ｂ）に示されるように、第１チャネル層１５０上であって、ソース電極１１０及びドレイン電極１２０間の領域と、シリコン層１３０及び１４０の側方及び上方とにまたがって、ポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層１６０が例えばシラン系原料ガスを用いたプラズマＣＶＤにより形成される。
【００７７】
このとき、図３（ａ）で示した工程と図３（ｂ）で示した工程とは、同一のプラズマＣＶＤ装置内において行われ、図３（ａ）で示した工程と図３（ｂ）で示した工程との間では、プラズマＣＶＤ装置が大気に暴露されない。
【００７８】
そして、図３（ａ）で示した工程が第１のプラズマＣＶＤ条件により実施され、図３（ｂ）で示した工程が第１のプラズマＣＶＤ条件と異なる第２のプラズマＣＶＤ条件により実施される。
【００７９】
次に、図３（ｃ）に示されるように、第２チャネル層１６０上にゲート絶縁膜１７０が形成される。その後、第１チャネル層１５０、第２チャネル層１６０及びゲート絶縁膜１７０を島状に形成するために、第１チャネル層１５０、第２チャネル層１６０及びゲート絶縁膜１７０が例えばドライエッチングにより一括してパターニングされる。
【００８０】
次に、図３（ｄ）に示されるように、ゲート絶縁膜１７０上に例えばスパッタ法により金属膜２３０が形成される。
【００８１】
次に、図３（ｅ）に示されるように、金属膜２３０に対してフォトレジストによるマスクを用いたウェットエッチングが行われ、金属膜２３０が所望の形状にパターニングされる。パターニングされた金属膜２３０はゲート電極１８０として形成される。
【００８２】
ここで、図２（ｃ）、図２（ｄ）、図３（ａ）及び図３（ｂ）で示した工程において、ソース電極１１０とシリコン層１３０とを積層した膜厚、及びドレイン電極１２０とシリコン層１４０とを積層した膜厚のそれぞれが第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚と同一値又は同一値の近傍値の範囲内の膜厚となるように、金属膜２００、シリコン層２１０、第１チャネル層１５０及び第２チャネル層１６０の膜厚が決定される。
【００８３】
なお、図２及び図３で示した薄膜トランジスタ装置の製造方法において、金属膜２００及びシリコン層２１０は一括したエッチングによりパターニングされるとした。しかし、金属膜２００のみが形成及びパターニングされてソース電極１１０及びドレイン電極１２０が形成された後でソース電極１１０及びドレイン電極１２０上にシリコン層１３０及び１４０が形成されてもよい。
【００８４】
この場合、図２（ａ）で示した工程の後に金属膜２００上にフォトレジストが形成される。続いて、フォトレジストの上方にマスクが配置された後、マスクを用いてフォトレジストがパターニングされる。続いて、パターニングされたフォトレジストをマスクとして金属膜２００がパターニングされてパターニングされた金属膜２００がソース電極１１０及びドレイン電極１２０として形成される。続いて、ソース電極１１０及びドレイン電極１２０の上面の所定の領域内に非晶質の不純物ドーピングされたシリコン層１３０及び１４０が積層された後、図３（ａ）で示した工程が行われる。
【００８５】
図４は、第１チャネル層１５０及び第２チャネル層１６０の合計膜厚（チャネル層の合計膜厚）を変化させたときのドレイン電流（オン電流）の変化を示す図である。
【００８６】
なお、図４において、「●」はソース電極１１０及びドレイン電極１２０の膜厚がそれぞれ２０ｎｍ、シリコン層１３０及び１４０の膜厚がそれぞれ１０ｎｍ、かつ第２チャネル層１６０の膜厚が１０ｎｍのときのドレイン電流の変化を示している。同様に、「■」はソース電極１１０及びドレイン電極１２０の膜厚がそれぞれ５０ｎｍ、シリコン層１３０及び１４０の膜厚がそれぞれ１０ｎｍ、かつ第１チャネル層１５０の膜厚が３０ｎｍのときのドレイン電流の変化を示している。また、「◆」はソース電極１１０及びドレイン電極１２０の膜厚がそれぞれ１００ｎｍ、シリコン層１３０及び１４０の膜厚がそれぞれ１０ｎｍ、かつ第１チャネル層１５０の膜厚が３０ｎｍのときのドレイン電流の変化を示している。また、「▲」はソース電極１１０及びドレイン電極１２０の膜厚がそれぞれ２００ｎｍ、シリコン層１３０及び１４０の膜厚がそれぞれ１０ｎｍ、かつ第１チャネル層１５０の膜厚が３０ｎｍのときのドレイン電流の変化を示している。
【００８７】
図４より、電極及びシリコン層の合計膜厚が３０ｎｍの場合（「●」の場合）については、チャネル層の合計膜厚が３０ｎｍのときにドレイン電流がピークを持つことが分かる。同様に、電極及びシリコン層の合計膜厚が６０ｎｍの場合（「■」の場合）についてはチャネル層の合計膜厚が６０ｎｍのときに、電極及びシリコン層の合計膜厚が１１０ｎｍの場合（「◆」の場合）についてはチャネル層の合計膜厚が１１０ｎｍのときに、ドレイン電流がピークを持つことが分かる。すなわち、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚と等しいときに、最適なドレイン電流が得られることがわかる。
【００８８】
しかし、チャネル層の合計膜厚が２１０ｎｍの場合（上図の▲の場合）には、ドレイン電流（オン電流）はピークにおいても１．０×１０−８Ａ以下であり、チャネル層の合計膜厚１１０ｎｍの変化に比して、ドレイン電流（オン電流）の０Ａに近い所でより裾野の広くよりなだらかな山のような変化、つまりより裾野が広いよりなだらかな山のような変化を示し、ピークが生じにくい変化となる。この場合には、ソース電極１１０とシリコン層１３０とを積層した膜厚又はドレイン電極１２０とシリコン層１４０とを積層した膜厚を、どの膜厚に設定しても、ドレイン電流（オン電流）は１.０×１０−８Ａ以下となる。従って、電極及びシリコン層の合計膜厚とチャネル層の合計膜厚とを等しくすることによる効果、つまり最適なドレイン電流を得るという効果を実現するためには、チャネル層の合計膜厚は２１０ｎｍより小さい、具体的には１３０ｎｍ以下であることが必要となる。
【００８９】
図５は、第１チャネル層１５０及び第２チャネル層１６０の膜厚の比を変化させたときのドレイン電流（オン電流）の変化を示す図である。
【００９０】
なお、図５において、「■」はソース電極１１０及びドレイン電極１２０の膜厚がそれぞれ５０ｎｍ、シリコン層１３０及び１４０の膜厚がそれぞれ１０ｎｍ、かつ第１チャネル層１５０の膜厚が３０ｎｍのときのドレイン電流の変化を示している。同様に、「▲」はソース電極１１０及びドレイン電極１２０の膜厚がそれぞれ５０ｎｍ、シリコン層１３０及び１４０の膜厚がそれぞれ１０ｎｍ、かつ第１チャネル層１５０の膜厚が４０ｎｍのときのドレイン電流の変化を示している。また、「●」はソース電極１１０及びドレイン電極１２０の膜厚がそれぞれ５０ｎｍ、シリコン層１３０及び１４０の膜厚がそれぞれ１０ｎｍ、かつ第１チャネル層１５０の膜厚が５０ｎｍのときのドレイン電流の変化を示している。
【００９１】
図５より、チャネル層の合計膜厚が６０ｎｍであり、電極及びシリコン層の合計膜厚である６０ｎｍと等しいときに、最適なドレイン電流が得られることがわかる。
【００９２】
図６Ａは、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚より厚いときの電子密度分布を示す図である。具体的には、ソース電極１１０の膜厚が２０ｎｍ、シリコン層１３０の膜厚が１０ｎｍ、第１チャネル層１５０の膜厚が１０ｎｍ、かつ第２チャネル層１６０の膜厚が１０ｎｍであり、ドレイン・ソース電圧を０．１Ｖ、ゲート・ドレイン電圧を２０Ｖとしたときの電子密度分布を示す図である。そして、図６Ｂは図６ＡのＡ−Ｂ−Ｃ線における電子密度の変化を示す図である。同様に、図６Ｃは図６ＡのＤ−Ｅ線における電子密度の変化を示す図である。
【００９３】
図７Ａは、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚より薄いときの電子密度分布を示す図である。具体的には、ソース電極１１０の膜厚が２０ｎｍ、シリコン層１３０の膜厚が１０ｎｍ、第１チャネル層１５０の膜厚が５０ｎｍ、かつ第２チャネル層１６０の膜厚が１０ｎｍであり、ドレイン・ソース電圧を０．１Ｖ、ゲート・ドレイン電圧を２０Ｖとしたときの電子密度分布を示す図である。そして、図７Ｂは図７ＡのＡ−Ｂ−Ｃ線における電子密度の変化を示す図である。同様に、図７Ｃは図７ＡのＤ−Ｅ線における電子密度の変化を示す図である。
【００９４】
図８Ａは、電極及びシリコン層の合計膜厚がチャネル層の合計膜厚と等しいときの電子密度分布を示す図である。具体的には、ソース電極１１０の膜厚が２０ｎｍ、シリコン層１３０の膜厚が１０ｎｍ、第１チャネル層１５０の膜厚が２０ｎｍ、かつ第２チャネル層１６０の膜厚が１０ｎｍであり、ドレイン・ソース電圧を０．１Ｖ、ゲート・ドレイン電圧を２０Ｖとしたときの電子密度分布を示す図である。そして、図８Ｂは図８ＡのＡ−Ｂ−Ｃ線における電子密度の変化を示す図である。同様に、図８Ｃは図８ＡのＤ−Ｅ線における電子密度の変化を示す図である。
【００９５】
このとき、ゲート電極１８０の両端はソース電極１１０及びドレイン電極１２０の上方に位置し、ゲート電極１８０はソース電極１１０及びドレイン電極１２０とオーバラップする領域を有する。従って、第１チャネル層１５０におけるソース電極１１０及びドレイン電極１２０の側面と接する領域で生じた空乏層は、ソース電極１１０及びドレイン電極１２０の側面上方に向かって（ゲート電極１８０の両端に向かって）延びる状態になる。よって、ドレイン電極１２０からソース電極１１０に至る電流は、この上方に向かって延びる空乏層（空乏層の影響が大きい領域）を避ける経路をとる。ここで、第１チャネル層１５０と第２チャネル層１６０とがソース電極１１０及びドレイン電極１２０間の形状に沿ってソース電極１１０及びドレイン電極１２０間の領域において窪んでいるため、ドレイン電極１２０からソース電極１１０に至る電流の経路（図６Ａ、図７Ａ及び図８Ａの矢印で示される電流経路）は、逆Ｕ字形状に空乏層の影響が大きい領域を大きく迂回する構成となる。この逆Ｕ字形状の電流経路の第２チャネル層１６０表面の領域（図６Ａ、図７Ａ及び図８ＡのＡ−Ｂ−Ｃ線で示す領域）を第１領域とし、逆Ｕ字形状の電流経路のシリコン層１３０及びソース電極１１０上方の領域（図６Ａ、図７Ａ及び図８ＡのＤ−Ｅ線で示す領域）を第２領域とする。第１領域の電子密度は、第１チャネル層１５０におけるソース電極１１０及びドレイン電極１２０の側面と接する領域の電子密度に対して大きい。これは、ソース電極１１０及びドレイン電極１２０の側面と接する領域で生じた空乏層の影響によるものである。従って、ドレイン電極１２０からソース電極１１０に至る電流は、空乏層の影響が大きいソース電極１１０の側面及びその上方の領域を避けるように第２チャネル層１６０におけるゲート絶縁膜１７０との境界領域を伝ってソース電極１１０の上方まで移動した後、ソース電極１１０の側面上方の領域を超えてからソース電極１１０に向かってソース電極１１０上方の領域を下方に伝う経路をとる。ゲート電極１８０がソース電極１１０及びドレイン電極１２０とオーバラップする領域を有するため、ドレイン電極１２０からソース電極１１０に至る電流は、ソース電極１１０の側面上方の領域を超えるまで第２チャネル層１６０におけるゲート絶縁膜１７０との境界領域を伝わることができる。このように電流は空乏層を回避して流れることができるので、第１チャネル層内に生じた空乏層が第２チャネル層に影響を与えることによる電流量の低下を抑えることができます。
【００９６】
なお、図６Ａ、図７Ａ及び図８Ａの電子密度分布の形状は空乏層の形状に対応している。
【００９７】
図６Ａ〜図８Ｃより、第１チャネル層１５０つまり非晶質シリコン層がソース電極１１０、及びシリコン層１３０の側面に直接接する構成では、第１チャネル層１５０におけるソース電極１１０及びシリコン層１３０の側面と接する領域に空乏層が生ずることが分かる。
【００９８】
そして、図６Ａ〜図６Ｃより、電極及びシリコン層の合計膜厚をチャネル層の合計膜厚より厚くした場合、第１チャネル層１５０内に生じた空乏層の影響により第２チャネル層１６０内の第１領域での電子密度が低下し、電荷の移動量が低減することが分かる。すなわち、ソース電極１１０からドレイン電極１２０に第２チャネル層１６０を介して流れる電流が低下し、薄膜トランジスタ装置としての特性が劣化するのが分かる。
【００９９】
また、図７Ａ〜図７Ｃより、電極及びシリコン層の合計膜厚をチャネル層の合計膜厚より薄くした場合、第１チャネル層１５０内に生じた空乏層が第２チャネル層１６０内の第１領域に与える影響は小さくなって、第２チャネル層１６０内の第１領域での電子密度は増大し、電荷の移動量は増大することが分かる。同時に、第２チャネル層１６０内の第２領域においてチャネル層の合計膜厚が厚くなる分だけ電気抵抗が大きくなるのが分かる。すなわち、ソース電極１１０からドレイン電極１２０に第２チャネル層１６０を介して流れる電流が低下し、薄膜トランジスタ装置としての特性が劣化するのが分かる。
【０１００】
これらに対し、図８Ａ〜図８Ｃより、電極及びシリコン層の合計膜厚をチャネル層の合計膜厚と等しくした場合、第１チャネル層１５０内に生じた空乏層が第２チャネル層１６０内の第１領域に与える影響は小さくなって、第２チャネル層１６０内の第１領域における電子密度の低下は抑えられ、空乏層による電荷の移動量の低下が抑えられることが分かる。同時に、第２チャネル層１６０内の第２領域においてチャネル層の合計膜厚が薄くなる分だけ電気抵抗が小さくなり、チャネル層の合計膜厚に起因する電流量の低下が抑えられるのが分かる。すなわち、ソース電極１１０からドレイン電極１２０に第２チャネル層１６０を介して流れる電流量が最適化され、薄膜トランジスタ装置の特性が大幅に向上するのが分かる。
【０１０１】
以上のように、本実施形態の薄膜トランジスタ装置及びその製造方法によれば、電極とシリコン層とを積層した膜厚は、第１チャネル層１５０と第２チャネル層１６０とを積層した膜厚と同一値又は同一値の近傍値の範囲内の膜厚である。従って、ソース電極１１０からドレイン電極１２０に第２チャネル層１６０を介して流れる所望の電流量を最適化することができ、十分なキャリア移動度を得ることが可能な薄膜トランジスタ装置及びその製造方法を実現できる。また、第１チャネル層１５０及び第２チャネル層１６０の積層体はソース電極１１０及びドレイン電極１２０並びにシリコン層１３０及び１４０の側面上の部分で段切れが発生しにくくなるため、製造歩留まりが高い薄膜トランジスタ装置及びその製造方法を実現できる。
【０１０２】
また、本実施形態に係る薄膜トランジスタ装置の製造方法によれば、金属膜２００及びシリコン層２１０は同一のマスクを用いた一括したエッチングによりパターニングされてソース電極１１０及びドレイン電極１２０並びにシリコン層１３０及び１４０が同時に形成される。従って、製造工程の簡素化、及びマスク枚数の削減が可能となるので、量産性の向上及び製造コストの低減が可能な薄膜トランジスタ装置の製造方法を実現できる。
【０１０３】
また、本実施形態に係る薄膜トランジスタ装置の製造方法によれば、ソース電極１１０及びドレイン電極１２０とシリコン層１３０及び１４０とが一括形成される。ソース電極１１０及びドレイン電極１２０を形成した後にシリコン層１３０及び１４０を形成する場合、シリコン層１３０及び１４０はソース電極１１０及びドレイン電極１２０の側面にも形成される。しかし、シリコン層１３０及び１４０はソース電極１１０及びドレイン電極１２０の側面に形成されにくく、形成されたとしてもソース電極１１０及びドレイン電極１２０の側面に形成されたシリコン層１３０及び１４０はドーピング状態が不安定で膜質を安定させることが困難である。その結果、安定した特性の薄膜トランジスタ装置を製造することは困難である。これに対し、本実施形態に係る薄膜トランジスタ装置の製造方法によれば、安定した特性の薄膜トランジスタ装置を製造することができる。
【０１０４】
また、本実施形態に係る薄膜トランジスタ装置の製造方法によれば、第２チャネル層１６０がシラン系原料ガスを用いたプラズマＣＶＤ法により形成される。シラン系原料ガスを用いたプラズマＣＶＤ法によれば、プラズマ条件及び原料ガス種類等を任意に設定しやすいため、基板温度が低くても結晶性のシリコン膜を形成することができる。従って、シリコン層１３０及び１４０の側面の形態、組成、及びドーピング状態を変化させることなく第２チャネル層１６０を形成できるため、チャネル層形成によるコンタクト層の特性劣化を抑えることが可能な薄膜トランジスタ装置の製造方法を実現できる。
【０１０５】
以上、本発明の薄膜トランジスタ装置及びその製造方法について、実施形態に基づいて説明したが、本発明は、この実施形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施形態における各構成要素を任意に組み合わせてもよい。
【産業上の利用可能性】
【０１０６】
本発明は、薄膜トランジスタ装置及びその製造方法に利用でき、特に有機ＥＬ及び液晶テレビなどの表示装置等に利用することができる。
【符号の説明】
【０１０７】
１００    基板
１１０    ソース電極
１２０    ドレイン電極
１３０、１４０    シリコン層
１５０    第１チャネル層
１６０    第２チャネル層
１７０    ゲート絶縁膜
１８０    ゲート電極
２００、２３０    金属膜
２１０    シリコン層
２２０    フォトレジスト
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたソース電極及びドレイン電極と、
前記ソース電極及びドレイン電極の上面領域内に積層された非晶質の不純物がドーピングされたシリコン層と、
前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とに連続して形成された非晶質シリコン層からなる第１チャネル層と、
前記第１チャネル層上に積層され、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とに連続して形成されたポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層と、
前記第２チャネル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、
前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚であり、
前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極及びドレイン電極間の領域及び前記ソース電極及びドレイン電極の上方において、同一膜厚であり、
前記第１チャネル層と前記第２チャネル層とは、前記ソース電極及びドレイン電極間の形状に沿って前記ソース電極及びドレイン電極間の領域において窪んでおり、
前記ゲート電極は、前記ソース電極及びドレイン電極とオーバラップする領域を有する、
薄膜トランジスタ装置。
【請求項２】
前記薄膜トランジスタ装置がオンされた状態において、前記ソース電極及びドレイン電極間の窪んだ前記第２チャネル層における端の部分と前記ゲート電極との境界部分の抵抗は、前記ソース電極及びドレイン電極間の窪んだ前記第１チャネル層における前記ソース電極及びドレイン電極と接する部分の抵抗より小さい、
請求項１に記載の薄膜トランジスタ装置。
【請求項３】
前記第１チャネル層と前記第２チャネル層とを積層した膜厚は１３０ｎｍ以下である、
請求項１に記載の薄膜トランジスタ装置。
【請求項４】
前記同一値の近傍値は、前記同一値と±１５パーセント以内の値である、
請求項１に記載の薄膜トランジスタ装置。
【請求項５】
前記同一値の近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が２５〜３５ｎｍの場合、前記同一値と±４５パーセント以内の値である、
請求項１に記載の薄膜トランジスタ装置。
【請求項６】
前記同一値の近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が５５〜６５ｎｍの場合、前記同一値と±１７パーセント以内の値である、
請求項１に記載の薄膜トランジスタ装置。
【請求項７】
前記同一値の近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が１０５〜１１５ｎｍの場合、前記同一値と±１５パーセント以内の値である、
請求項１に記載の薄膜トランジスタ装置。
【請求項８】
基板を準備する第１工程と、
前記基板上に金属膜を形成する第２工程と、
前記金属膜上にレジストを形成する第３工程と、
前記レジストの上方にマスクを配置する第４工程と、
前記マスクを用いて前記レジストをパターニングし、該パターニングされた前記レジストをマスクとして前記金属膜をパターニングして該パターニングされた前記金属膜をソース電極及びドレイン電極として形成する第５工程と、
前記ソース電極及びドレイン電極の上面の所定の領域内に非晶質の不純物ドーピングされたシリコン層を積層する第６工程と、
前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とにまたがって、非晶質シリコン層からなる第１チャネル層を形成する第７工程と、
前記第１チャネル層上であって、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とにまたがって、ポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層を形成する第８工程と、
前記第２チャネル層上にゲート絶縁膜を形成する第９工程と、
前記ゲート絶縁膜上にゲート電極を形成する１０工程と、を具備し、
前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚であり、
前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極及びドレイン電極間の領域及び前記ソース電極及びドレイン電極の上方において、同一膜厚であり、
前記第１チャネル層と前記第２チャネル層とは、前記ソース電極及びドレイン電極間の形状に沿って前記ソース電極及びドレイン電極間の領域において窪んでおり、
前記ゲート電極は、前記ソース電極及びドレイン電極とオーバラップする領域を有する、
薄膜トランジスタ装置の製造方法。
【請求項９】
前記薄膜トランジスタ装置がオンされた状態において、前記ソース電極及びドレイン電極間の窪んだ前記第２チャネル層における端の領域と前記ゲート電極との境界領域の抵抗は、前記ソース電極及びドレイン電極間の窪んだ前記第１チャネル層における前記ソース電極及びドレイン電極と接する領域の抵抗より小さい、
請求項８に記載の薄膜トランジスタ装置の製造方法。
【請求項１０】
前記第１チャネル層と前記第２チャネル層とを積層した膜厚は１３０ｎｍ以下である、
請求項８に記載の薄膜トランジスタ装置の製造方法。
【請求項１１】
基板を準備する第１工程と、
前記基板上に金属膜を形成する第２工程と、
前記金属膜上に非晶質の不純物ドーピングされたシリコン層を積層する第３工程と、
前記シリコン層上にレジストを形成する第４工程と、
前記レジストの上方にマスクを配置する第５工程と、
前記マスクを用いて前記レジストをパターニングし、該パターニングされた前記レジストをマスクとして前記金属膜及び前記シリコン層を一括してパターニングして該パターニングされた前記金属膜をソース電極及びドレイン電極として形成する第６工程と、
前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とにまたがって、非晶質シリコン層からなる第１チャネル層を形成する第７工程と、
前記第１チャネル層上であって、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とにまたがって、ポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層を形成する第８工程と、
前記第２チャネル層上にゲート絶縁膜を形成する第９工程と、
前記ゲート絶縁膜上にゲート電極を形成する第１０工程と、を具備し、
前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚と同一値又は前記同一値の近傍値の範囲内の膜厚であり、
前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極及びドレイン電極間の領域及び前記ソース電極及びドレイン電極の上方において、同一膜厚であり、
前記第１チャネル層と前記第２チャネル層とは、前記ソース電極及びドレイン電極間の形状に沿って前記ソース電極及びドレイン電極間の領域において窪んでおり、
前記ゲート電極は、前記ソース電極及びドレイン電極とオーバラップする領域を有する、
薄膜トランジスタ装置の製造方法。
【請求項１２】
前記薄膜トランジスタ装置がオンされた状態において、前記ソース電極及びドレイン電極間の窪んだ前記第２チャネル層における端の領域と前記ゲート電極との境界領域の抵抗は、前記ソース電極及びドレイン電極間の窪んだ前記第１チャネル層における前記ソース電極及びドレイン電極と接する領域の抵抗より小さい、
請求項１１に記載の薄膜トランジスタ装置の製造方法。
【請求項１３】
前記第１チャネル層と前記第２チャネル層とを積層した膜厚は１３０ｎｍ以下である、
請求項１１に記載の薄膜トランジスタ装置の製造方法。
【請求項１４】
前記第８工程では、シラン系原料ガスを用いたプラズマＣＶＤにより前記第２チャネル層が形成される、
請求項８又は１１に記載の薄膜トランジスタ装置の製造方法。
【請求項１５】
前記第７工程と第８工程とは、同一のプラズマＣＶＤ装置内において行われ、
前記第７工程が第１のプラズマＣＶＤ条件により実施され、前記第８工程が第２のプラズマＣＶＤ条件により実施され、
前記第７工程と前記第８工程との間では、前記プラズマＣＶＤ装置が大気に暴露されない、
請求項８〜１４のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
【請求項１６】
基板と、
前記基板上に形成されたソース電極及びドレイン電極と、
前記ソース電極及びドレイン電極の上面領域内に積層された非晶質の不純物ドーピングされたシリコン層と、
前記基板上の前記ソース電極及びドレイン電極間の領域と、前記ソース電極及びドレイン電極の側面と、前記シリコン層の側面及び上面とに連続して形成された非晶質シリコン層からなる第１チャネル層と、
前記第１チャネル層上に積層され、前記ソース電極及びドレイン電極間の領域と、前記シリコン層の側方及び上方とに連続して形成されたポリシリコン層及び微結晶シリコン層のいずれか一方からなる第２チャネル層と、
前記第２チャネル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、
前記ソース電極又はドレイン電極と前記シリコン層とを積層した膜厚と、前記第１チャネル層と前記第２チャネル層とを積層した膜厚との比が、１、又は１の近傍値の範囲内であり、
前記第１チャネル層と前記第２チャネル層とを積層した膜厚は、前記ソース電極及びドレイン電極間の領域及び前記ソース電極及びドレイン電極の上方において、同一膜厚であり、
前記第１チャネル層と前記第２チャネル層とは、前記ソース電極及びドレイン電極間の形状に沿って前記ソース電極及びドレイン電極間の領域において窪んでおり、
前記ゲート電極は、前記ソース電極及びドレイン電極とオーバラップする領域を有する、
薄膜トランジスタ装置。
【請求項１７】
前記薄膜トランジスタ装置がオンされた状態において、前記ソース電極及びドレイン電極間の窪んだ前記第２チャネル層における端の領域と前記ゲート電極との境界領域の抵抗は、前記ソース電極及びドレイン電極間の窪んだ前記第１チャネル層における前記ソース電極及びドレイン電極と接する領域の抵抗より小さい、
請求項１６に記載の薄膜トランジスタ装置。
【請求項１８】
前記第１チャネル層と前記第２チャネル層とを積層した膜厚は１３０ｎｍ以下である、
請求項１６に記載の薄膜トランジスタ装置。
【請求項１９】
前記近傍値は、０．８５〜１．１５以内の値である、
請求項１６に記載の薄膜トランジスタ装置。
【請求項２０】
前記近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が２５〜３５ｎｍの場合、０．５５〜１．４５以内の値である、
請求項１６に記載の薄膜トランジスタ装置。
【請求項２１】
前記近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が５５〜６５ｎｍの場合、０．８３〜１．１７以内の値である、
請求項１６に記載の薄膜トランジスタ装置。
【請求項２２】
前記近傍値は、前記第１チャネル層と前記第２チャネル層とを積層した膜厚が１０５〜１１５ｎｍの場合、０．８５〜１．１５以内の値である、
請求項１６に記載の薄膜トランジスタ装置。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１Ａ】
2011142073.tif 000018
【図１Ｂ】
2011142073.tif 000019
【図２】
2011142073.tif 000020
【図３】
2011142073.tif 000021
【図４】
2011142073.tif 000022
【図５】
2011142073.tif 000023
【図６Ａ】
2011142073.tif 000024
【図６Ｂ】
2011142073.tif 000025
【図６Ｃ】
2011142073.tif 000026
【図７Ａ】
2011142073.tif 000027
【図７Ｂ】
2011142073.tif 000028
【図７Ｃ】
2011142073.tif 000029
【図８Ａ】
2011142073.tif 000030
【図８Ｂ】
2011142073.tif 000031
【図８Ｃ】
2011142073.tif 000032
【国際調査報告】
2011142073.tif 000033
2011142073.tif 000034