(57)【要約】半導体集積回路の電源電圧決定方法及び半導体集積回路の電源電圧制御システムを提供する。半導体集積回路の電源電圧決定方法は、半導体集積回路を構成する複数のセルのセルライブラリ、プロセスばらつき情報を用いて、セルライブラリに含まれる各セルの特性変動を統計的に解析し、各セルの遅延時間を特性変動要因となる複数のパラメータの感度および相互間の依存性を算出し、特性モニタ回路を搭載し、半導体集積回路内の全信号伝達経路の遅延時間を、格納したデータベースを作成し、特性変動要因となる複数のパラメータと半導体集積回路の最適電源電圧との関係を示すマップを作成し、複数の遅延回路を構成するセルの応答曲面の逆関数を用いて、特性モニタ回路の出力から特性変動要因となる複数のパラメータを推定し、推定された特性変動要因となる複数のパラメータとマップとを用いて半導体集積回路の電源電圧を決定する。
2011114416.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路を構成する複数のセルのセルライブラリ、前記複数のセルの遅延時間の特性変動要因となるパラメータとして、少なくともゲート長もしくは閾値電圧またはデバイスモデル上で前記パラメータと等価なパラメータを含むデバイスパラメータの変動範囲として与えられるプロセスばらつき情報、および動作条件として与えられる少なくとも電源電圧または動作温度を用いて、前記セルライブラリに含まれる各セルの特性変動を統計的に解析し、
前記各セルの遅延時間を特性変動要因となる複数のパラメータに対する応答曲面として表現し、前記特性変動要因となる複数のパラメータの感度および相互間の依存性を算出し、
前記複数のパラメータの感度及び相互間の依存性に対する算出結果に基づいて、前記複数のパラメータの感度が高く、相互間の依存性の異なる複数のセルを前記セルライブラリから選択し、
前記選択された複数のセルをそれぞれ複数段直列に接続した複数の遅延回路を含む特性モニタ回路を形成し、
前記半導体集積回路内の全信号伝達経路の遅延時間を、前記各セルの特性変動要因となる複数のパラメータに対する応答曲面として表現して格納したデータベースを作成し、
前記データベースに対して前記特性変動要因となる複数のパラメータが与えられたときの前記半導体集積回路の遅延特性が要求性能を満たす最適電源電圧を求め、求めた最適電源電圧と前記特性変動要因となる複数のパラメータとの関係を示すマップを作成し、
前記特性モニタ回路に搭載された複数の遅延回路を構成するセルの応答曲面の逆関数を用いて、前記特性モニタ回路の出力から前記特性変動要因となる複数のパラメータを推定し、
前記推定された特性変動要因となる複数のパラメータと前記マップとを用いて前記半導体集積回路の最適電源電圧を決定することを特徴とする半導体集積回路の電源電圧決定方法。
【請求項２】
前記特性モニタ回路は、前記複数の遅延回路の遅延時間あるいは遅延時間の差異を数値化して出力し、
前記マップを前記複数の遅延回路の各出力を変数とした多項式に変換し、
前記多項式に論理合成を適用してエンコーダ回路を設計する設計データを作成し、
前記設計データに基づいて前記特性モニタ回路から出力された遅延時間あるいは遅延時間の差異を所定ビット数のデータにエンコードするエンコーダ回路を形成することをさらに含むことを特徴とする請求項１に記載の半導体集積回路の電源電圧決定方法。
【請求項３】
前記各セルの特性変動を統計的に解析する処理は、主成分分析処理であることを特徴とする請求項１に記載の半導体集積回路の電源電圧決定方法。
【請求項４】
前記複数のパラメータの感度は、前記セルライブラリに含まれる各セルの特性変動に対して、前記特性変動要因となる複数のパラメータが与える影響の程度を表す指標であることを特徴とする請求項１に記載の半導体集積回路の電源電圧決定方法。
【請求項５】
前記複数のパラメータの相関は、前記各セルの特性変動に対し、前記特性変動要因となる複数のパラメータ相互間の寄与の度合いを表す指標であることを特徴とする請求項１に記載の半導体集積回路の電源電圧決定方法。
【請求項６】
前記応答曲面は、前記特性変動要因となる複数のパラメータからサンプリングした入力変数および出力変数のデータを元に作成し、前記入力変数によって表わされる前記出力変数の近似関数であることを特徴とする請求項１に記載の半導体集積回路の電源電圧決定方法。
【請求項７】
前記論理合成は、前記多項式で表現された論理回路を形成することを特徴とする請求項２に記載の半導体集積回路の電源電圧決定方法。
【請求項８】
半導体集積回路を構成する複数のセルのセルライブラリ、前記複数のセルの遅延時間の特性変動要因となるパラメータとして、少なくともゲート長もしくは閾値電圧またはデバイスモデル上で前記パラメータと等価なパラメータを含むデバイスパラメータの変動範囲として与えられるプロセスばらつき情報、および動作条件として与えられる少なくとも電源電圧または動作温度を用いて、前記セルライブラリに含まれる各セルの特性変動を統計的に解析し、
前記各セルの遅延時間を特性変動要因となる複数のパラメータに対する応答曲面として表現し、前記特性変動要因となる複数のパラメータの感度および相互間の依存性を算出し、
前記複数のパラメータの感度及び相互間の依存性に対する算出結果に基づいて、前記複数のパラメータの感度が高く、相互間の依存性の異なる複数のセルを前記セルライブラリから選択し、
前記選択された複数のセルをそれぞれ複数段直列に接続した遅延回路を含む特性モニタ回路を形成し、
前記半導体集積回路内の全信号伝達経路の遅延時間を、前記各セルの特性変動要因となる複数のパラメータに対する応答曲面として表現して格納したデータベースを作成し、
前記データベースに対して前記特性変動要因となる複数のパラメータが与えられたときの前記半導体集積回路の遅延特性が要求性能を満たす最適基板バイアス電圧を求め、求めた最適基板バイアス電圧と前記特性変動要因となる複数のパラメータとの関係を示すマップを作成し、
前記特性モニタ回路に搭載された複数の遅延回路を構成するセルの応答曲面の逆関数を用いて、前記特性モニタ回路の出力から前記特性変動要因となる複数のパラメータを推定し、
前記推定された特性変動要因となる複数のパラメータと前記マップとを用いて前記半導体集積回路の最適基板バイアス電圧を決定することを特徴とする半導体集積回路の基板バイアス電圧決定方法。
【請求項９】
半導体集積回路と、
複数の遅延回路を有し、前記複数の遅延回路を用いて、入力信号に対して各々異なる遅延信号を出力する特性モニタ回路と、
前記特性モニタ回路から出力される複数の遅延信号を各々エンコードして所定ビット数のデータを出力するエンコーダ回路と、
前記エンコーダ回路から出力される前記データに応じて前記半導体集積回路の電源電圧値を設定したテーブルに基づいて、前記データに対応する電源電圧値を前記半導体集積回路に出力する電源電圧制御回路と、
を備えることを特徴とする半導体集積回路の電源電圧制御システム。
【請求項１０】
前記複数の遅延回路は、前記半導体集積回路が動作する際に求められた遅延時間の分布に基づいて前記半導体集積回路内の全信号伝達経路に対応する遅延要素を含むデバイスパラメータが各々設定されることを特徴とする請求項９に記載の半導体集積回路の電源電圧制御システム。
【請求項１１】
前記特性モニタ回路は、前記半導体集積回路の特性変動要因から求められた遅延要素に基づいて設計された前記半導体集積回路に対応する標準遅延回路をさらに含み、前記複数の遅延回路及び前記標準遅延回路に各々入力される入力信号に対して各々異なる遅延信号を出力し、前記複数の遅延回路及び前記標準遅延回路から各々出力される遅延信号間の遅延誤差を検出する遅延時間検出器をさらに有し、
前記エンコーダ回路は、前記遅延時間検出器から出力される各遅延誤差を各々エンコードして所定ビット数のデータを出力し、
前記電源電圧制御回路は、前記エンコーダ回路から出力される前記データに応じて前記半導体集積回路の電源電圧値を設定したテーブルに基づいて前記データに対応する電源電圧値を前記半導体集積回路に出力することを特徴とする請求項９または１０に記載の半導体集積回路の電源電圧制御システム。
【請求項１２】
半導体集積回路と、
複数の遅延回路を有し、前記複数の遅延回路を用いて、入力信号に対して各々異なる遅延信号を出力する特性モニタ回路と、
前記特性モニタ回路から出力される複数の遅延信号を各々エンコードして所定ビット数のデータを出力するエンコーダ回路と、
前記エンコーダ回路から出力される前記データに応じて前記半導体集積回路の基板バイアス電圧値を設定したテーブルに基づいて、前記データに対応する基板バイアス電圧値を前記半導体集積回路に出力する基板バイアス電圧制御回路と、
を備えることを特徴とする半導体集積回路の基板バイアス電圧制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の最適電源電圧を決定する半導体集積回路の電源電圧決定方法及び半導体集積回路の電源電圧制御システムに関する。
【背景技術】
【０００２】
従来から半導体集積回路の低消費電力化、あるいは動作性能保証の目的で、電源電圧を制御することが行われている。【０００３】
例えば、多くの高性能マイクロプロセッサにはＤＶＦＳ（Ｄｙｎａｍｉｃ  Ｖｏｌｔａｇｅ  ａｎｄ  Ｆｒｅｑｕｅｎｃｙ  Ｓｃａｌｉｎｇ）という機能が搭載されている。このＤＶＦＳは、チップ上に搭載された遅延測定回路から得られるデータをもとに、内部の回路の電源電圧、あるいはクロック周波数を制御し、性能を抑制して熱暴走を防止するようになっている。【０００４】
また、ＡＲＭ社で製品化されたプロセッサでは、ＩＥＭ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｅｎｅｒｇｙ  Ｍａｎａｇｅｍｅｎｔ）という機能が提供されており、チップ上に搭載された性能モニタ回路の出力を組込みソフトウェアで処理し、最適動作電源電圧を求めている。【０００５】
一般に、これら既存の技術では、最適動作電源電圧を試作品の評価に基づいて決定している。そのため、マイクロプロセッサのような大量に生産するチップでなければ、信頼できるデータを蓄積することが困難であった。あるいは、ＩＥＭのように、最適動作電源電圧の算出のために、内蔵プロセッサを用いてソフトウェアで処理することが必要であった。そのため、適用される製品が極めて限定されている。【０００６】
一方、近年、半導体集積回路の微細化にともない、プロセスのばらつき、電源電圧の低下、クロストークなどの統計的要因がチップ性能に与える影響が大きくなってきており、これらの統計的要因により、例えば、回路遅延の変動が増大している。従来の静的遅延解析（ＳＴＡ）では、これらの統計的要因による回路遅延の変動は遅延マージンとして余分に確保されているが、遅延マージンの増大化のためタイミング設計が困難となってきている。【０００７】
そこで、プロセスのばらつき等が半導体集積回路の性能に与える影響を正確に算出する半導体集積回路の性能分散系算出方法として、例えば、特許文献１に記載されたものがある。この半導体集積回路の性能分散系算出方法では、プロセス変動や電源電圧変動、温度変動を直接大規模な半導体集積回路の特性のばらつきとして計算するのではなく、ゲートレベルのばらつきに写像して半導体集積回路の特性のばらつきを計算する方法が提案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−１９５２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来の半導体集積回路の性能分散系算出方法では、半導体集積回路の特性のばらつきをゲートレベルのばらつきに写像して計算しているため、セルの性能分布の精度を上げることができるものの、性能分布を作成するまでに時間を要する。また、作成した性能分布により示される半導体集積回路の特性のばらつきでは、デバイスパラメータの依存性が考慮されていない。半導体集積回路の特性のばらつきは、半導体集積回路内に含まれる各種回路の接続関係に基づいて信号伝達経路毎に特性変動要因となるデバイスパラメータの依存性を考慮して算出することが望ましく、従来は実現されていなかった。さらに、従来の半導体集積回路の性能分散系算出方法では、性能分布を用いて半導体集積回路の消費電力を算出しているだけである。【００１０】
本発明は、上記のような課題に鑑みてなされたものであり、半導体集積回路の性能分布の作成時間を短縮し、その性能分布を用いて半導体集積回路の消費電力を低減する最適電源電圧を決定する半導体集積回路の電源電圧決定方法及び半導体集積回路の電源電圧制御システムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一実施の形態に係る半導体集積回路の電源電圧決定方法は、半導体集積回路を構成する複数のセルのセルライブラリ、前記複数のセルの遅延時間の特性変動要因となるパラメータとして、少なくともゲート長もしくは閾値電圧またはデバイスモデル（たとえばＳＰＩＣＥモデル）上で前記パラメータと等価なパラメータを含むデバイスパラメータの変動範囲として与えられるプロセスばらつき情報、および動作条件として与えられる少なくとも電源電圧または動作温度を用いて、前記セルライブラリに含まれる各セルの特性変動を統計的に解析し、前記各セルの遅延時間を特性変動要因となる複数のパラメータに対する応答曲面として表現し、前記特性変動要因となる複数のパラメータの感度および相互間の依存性を算出し、前記複数のパラメータの感度及び相互間の依存性に対する算出結果に基づいて、前記複数のパラメータの感度が高く、相互間の依存性の異なる複数のセルを前記セルライブラリから選択し、前記選択された複数のセルをそれぞれ複数段直列に接続した複数の遅延回路を含む特性モニタ回路を形成し、前記半導体集積回路内の全信号伝達経路の遅延時間を、前記各セルの特性変動要因となる複数のパラメータに対する応答曲面として表現して格納したデータベースを作成し、前記データベースに対して前記特性変動要因となる複数のパラメータが与えられたときの前記半導体集積回路の遅延特性が要求性能を満たす最適電源電圧を求め、求めた最適電源電圧と前記特性変動要因となる複数のパラメータとの関係を示すマップを作成し、前記特性モニタ回路に搭載された複数の遅延回路を構成するセルの応答曲面の逆関数を用いて、前記特性モニタ回路の出力から前記特性変動要因となる複数のパラメータを推定し、前記推定された特性変動要因となる複数のパラメータと前記マップとを用いて前記半導体集積回路の最適電源電圧を決定することを特徴とする。【００１２】
本発明の一実施の形態に係る半導体集積回路の基板バイアス電圧決定方法は、半導体集積回路を構成する複数のセルのセルライブラリ、前記複数のセルの遅延時間の特性変動要因となるパラメータとして、少なくともゲート長もしくは閾値電圧またはデバイスモデル（たとえばＳＰＩＣＥモデル）上で前記パラメータと等価なパラメータを含むデバイスパラメータの変動範囲として与えられるプロセスばらつき情報、および動作条件として与えられる少なくとも電源電圧または動作温度を用いて、前記セルライブラリに含まれる各セルの特性変動を統計的に解析し、前記各セルの遅延時間を特性変動要因となる複数のパラメータに対する応答曲面として表現し、前記特性変動要因となる複数のパラメータの感度および相互間の依存性を算出し、前記複数のパラメータの感度及び相互間の依存性に対する算出結果に基づいて、前記複数のパラメータの感度が高く、相互間の依存性の異なる複数のセルを前記セルライブラリから選択し、前記選択された複数のセルをそれぞれ複数段直列に接続した遅延回路を含む特性モニタ回路を形成し、前記半導体集積回路内の全信号伝達経路の遅延時間を、前記各セルの特性変動要因となる複数のパラメータに対する応答曲面として表現して格納したデータベースを作成し、前記データベースに対して前記特性変動要因となる複数のパラメータが与えられたときの前記半導体集積回路の遅延特性が要求性能を満たす最適基板バイアス電圧を求め、求めた最適基板バイアス電圧と前記特性変動要因となる複数のパラメータとの関係を示すマップを作成し、前記特性モニタ回路に搭載された複数の遅延回路を構成するセルの応答曲面の逆関数を用いて、前記特性モニタ回路の出力から前記特性変動要因となる複数のパラメータを推定し、前記推定された特性変動要因となる複数のパラメータと前記マップとを用いて前記半導体集積回路の最適基板バイアス電圧を決定することを特徴とする。【００１３】
本発明の一実施の形態に係る半導体集積回路の電源電圧制御システムは、半導体集積回路と、複数の遅延回路を有し、前記複数の遅延回路を用いて、入力信号に対して各々異なる遅延信号を出力する特性モニタ回路と、前記特性モニタ回路から出力される複数の遅延信号を各々エンコードして所定ビット数のデータを出力するエンコーダ回路と、前記エンコーダ回路から出力される前記データに応じて前記半導体集積回路の電源電圧値を設定したテーブルに基づいて、前記データに対応する電源電圧値を前記半導体集積回路に出力する電源電圧制御回路と、を備えることを特徴とする。【００１４】
本発明の一実施の形態に係る半導体集積回路の基板バイアス電圧制御システムは、半導体集積回路と、複数の遅延回路を有し、前記複数の遅延回路を用いて、入力信号に対して各々異なる遅延信号を出力する特性モニタ回路と、前記特性モニタ回路から出力される複数の遅延信号を各々エンコードして所定ビット数のデータを出力するエンコーダ回路と、前記エンコーダ回路から出力される前記データに応じて前記半導体集積回路の基板バイアス電圧値を設定したテーブルに基づいて、前記データに対応する基板バイアス電圧値を前記半導体集積回路に出力する基板バイアス電圧制御回路と、を備えることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、半導体集積回路の設計データ及びプロセスばらつき情報を用いて、半導体集積回路内の全信号伝達経路に対して、特性変動要因となるデバイスパラメータ間の依存性を求めることによって、性能分布の作成時間を短縮し、その性能分布を用いて半導体集積回路の消費電力を低減する最適電源電圧を決定する半導体集積回路の電源電圧決定方法及び半導体集積回路の電源電圧制御システムを提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態に係る半導体集積回路の電源電圧決定方法の概要を説明するためのフロー図である。
【図２】図１に続く本発明の実施の形態に係る半導体集積回路の電源電圧決定方法の概要を説明するためのフロー図である。
【図３】デバイスパラメータを用いて生成した最適動作電源電圧マップの一例を示す図である。
【図４】本発明の実施の形態に係る半導体集積回路の電源電圧制御システムの概略構成を示す図である。
【図５】図４に示す半導体集積回路の電源電圧制御システムの特性モニタ回路及びエンコーダ回路の回路構成例について説明する図である。
【図６】本発明の実施の形態に係る電源電圧制御回路の回路構成例について説明する図である。
【図７】図１においてステップＳＴ１０４に示したセルライブラリ特性ばらつきモデルの一実施例を示す図である。
【図８】（Ａ）及び（Ｂ）は、図２においてステップＳＴ１０４に示したセルライブラリ特性ばらつきモデルに格納された各セルの遅延時間を特性変動要因となる複数のデバイスパラメータに対する応答曲面の一実施例を示す図である。
【図９】セルライブラリから抽出したセルを用いて構成した遅延回路を含む特性モニタ回路を搭載した半導体チップの一実施例を示す図である。
【図１０】図２においてステップＳＴ１１０に示したチップレベルタイミングモデルの一実施例を示す図である。
【符号の説明】
【００１７】
１００…半導体集積回路の電源電圧制御システム、２００…半導体チップ、３００…対象半導体集積回路、４００…特性モニタ回路、５００…エンコード回路、６００…ＤＣ／ＤＣコンバータ
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、本発明は、以下の実施の形態に限定されるものではない。
【００１９】
まず、本発明の実施の形態に係る半導体集積回路の電源電圧決定方法の概要について、図面を参照しながら詳細に説明する。
【００２０】
図１は、本発明の実施の形態に係る半導体集積回路の電源電圧決定方法の概要を説明するためのフロー図である。図２は、図１に続く本発明の実施の形態に係る半導体集積回路の電源電圧決定方法の概要を説明するためのフロー図である。図１及び図２では、本実施の形態に係る半導体集積回路の電源電圧を決定する際に用いる特性モニタ回路設計データ及びエンコーダ回路設計データを作成する。
【００２１】
図１に示すように、ステップＳＴ１０１において、セルライブラリは、半導体メーカから提供される半導体集積回路の設計に必要な複数のマクロセル（機能ブロック（基本回路））、ＳＰＩＣＥモデル、論理機能、電気的特性、レイアウトなどの回路設計データを格納するデータベースである。
【００２２】
次に、ステップＳＴ１０２において、プロセスばらつき情報は、半導体集積回路を製造する際のランダムばらつきに関する情報とシステマティックばらつきに関する情報とを含む。ここで、システマティックばらつきとは、トランジスタの位置やレイアウトパターン、あるいは製造装置の特性や製造条件と相関のある、再現性のあるばらつきをいい、例えば、露光装置による露光パターンのばらつき、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）装置によるＣＭＰ時に生じる膜圧のばらつきなどがある。また、ランダムばらつきとは、システマティックばらつきに関係なく発生するばらつきをいい、例えば、不純物濃度のばらつきによる閾値電圧のばらつきなどがある。
【００２３】
次に、ステップＳＴ１０３において、キャラクタライズ処理は、例えば、ＳＡＰ（Ｓｔｏｃｈａｓｔｉｃ  Ａｎａｌｙｓｉｓ  Ｐｒｏｓｅｓｓ）技術を用いて、セルライブラリに含まれるマクロセルの特性変動要因に対する依存性の解析を行い、セルライブラリの特性ばらつきモデルを生成する処理である。キャラクタライズ処理は、例えば、セルを構成するトランジスタベースの遅延シミュレーション処理を実行することにより、そのセルの遅延時間や消費電力のデバイスパラメータへの依存性を算出する。ここで、特性変動要因とは、例えば、システマティックばらつきによって変動するトランジスタのゲート長、閾値電圧、ゲート幅、ゲート酸化膜厚、拡散抵抗、配線抵抗、配線容量、あるいはデバイスモデル（ＳＰＩＣＥモデルなど）上でそれらと等価なパラメータなどのデバイスパラメータ、および動作条件として与えられる電源電圧、動作温度または基板バイアス電圧などのパラメータのことである。特性変動要因は、回路の動作特性、例えば遅延時間や消費電力を変動させる。
【００２４】
次に、ステップＳＴ１０４において、ステップＳＴ１０３において生成されたセルライブラリ特性ばらつきモデルをデータベース化する。このセルライブラリ特性ばらつきモデルは、ステップＳＴ１０１のセルライブラリに含まれるセルに対して、キャラクタライズ処理により求められた各デバイスパタメータや動作条件に対する依存性の解析結果（応答曲面）を格納するデータベースである。
【００２５】
次に、ステップＳＴ１０５において、主成分分析（ＰＣＡ：Ｐｒｉｎｃｉｐａｌ  ｃｏｍｐｏｎｅｎｔｓ  ａｎａｌｙｓｉｓ）は、セルライブラリ特性ばらつきを統計的な手法で分析して、それぞれのセルの特性変動に対し、特性変動要因となるデバイスパラメータの感度や相関を抽出する。ここで、感度とは、セルライブラリ内の各セルの特性変動に対し、特性変動要因となるデバイスパラメータが与える影響の程度を表す指標である。この感度は、例えばセルの遅延特性に与えるデバイスパラメータの影響の大きさに基づいて決定される。また、相関とは、セルの特性変動に対し、特性変動要因となるデバイスパラメータ相互間の寄与の度合いを表す指標である。例えば、同じデバイスパラメータに対する変動が同じ傾向を示す場合には相関が大きく、異なる傾向を示す場合には相関が小さい。
【００２６】
次に、ステップＳＴ１０６において、遅延回路のセル選択では、主成分分析の結果を基に、それぞれのデバイスパラメータの感度が高く、他のデバイスパラメータとの相関の小さなセル群をセルライブラリに含まれるセルから選択する。
【００２７】
次に、ステップＳＴ１０７において、遅延回路設計は、選択したセル群のそれぞれを、ランダムばらつきの影響が無視できるように複数段直列に接続した異なる遅延回路を構成し、各遅延回路の遅延時間あるいはその遅延回路間の遅延時間差が計測可能な範囲内に収まるように各遅延回路のセル段数を設定して、各遅延回路の設計データを作成する。
【００２８】
次に、ステップＳＴ１０８において、特性モニタ回路設計データは、ステップＳＴ１０７において設計された遅延回路を構成するセルの接続情報等を含む設計データを格納するデータベースである。
【００２９】
次に、図２に示すように、ステップＳＴ１０９において、チップレベルタイミングモデル生成は、上記特性モニタ回路設計データ及び、ＳＡＰ技術を用いて、対象半導体集積回路、及び特性モニタ回路（遅延回路）のそれぞれの回路構成に含まれる信号伝達経路の遅延特性に対し、デバイスパラメータ、電源電圧、動作温度などの特性変動要因に対する依存性、すなわち応答曲面を求める。応答曲面とは、サンプリングした入力変数（ここでは特性変動要因の各パラメータ）および出力変数（ここでは信号伝達経路の遅延時間）のデータを元に作成した、入力変数によって表わされる出力変数の近似関数である。すなわち、回路の遅延時間特性の変動が、特性変動要因の各パラメータの関数として表現される。
【００３０】
次に、ステップＳＴ１１０において、ステップＳＴ１０９において作成されたチップレベルタイミングモデルをデータベース化する。チップレベルタイミングモデルのデータベースには、対象半導体集積回路、及び特性モニタ回路（遅延回路）各々に含まれる全ての信号伝達経路の遅延特性の、特性変動要因に対する依存性、すなわち応答曲面を格納する。
【００３１】
次に、ステップＳＴ１１２において、最適電源電圧マップ生成処理は、チップレベルタイミングモデル、すなわち応答曲面の逆関数から、特性モニタ回路（遅延回路）の出力（計測される遅延時間）を与えるデバイスパラメータ（例えば、ゲート長、閾値電圧等）を求める。そして、求められた各デバイスパラメータに対応する対象半導体集積回路の遅延特性から、要求性能（ステップＳＴ１１１）を満たす最適電源電圧を求める。ここで、ステップＳＴ１１１における要求性能とは、例えば、対象半導体集積回路の仕様として満たすべき遅延特性である。
【００３２】
次に、ステップＳＴ１１３において、ステップＳＴ１１２において求められる最適電源電圧をマップとしてデータベース化する。最適電源電圧マップのデータベースには、特性モニタ回路（遅延回路）の出力（計測される遅延時間）を変化させたときに、対象半導体集積回路の遅延特性が要求性能（ステップＳＴ１１１）を満たすように求められる電源電圧を、最適電源電圧マップとして格納する。このデータベースに格納される最適電源電圧マップの一例を図３に示す。図３は、デバイスパラメータとして閾値電圧ＬＶｔ（σ）及び閾値電圧ＨＶｔ（σ）に対して求めた最適電源電圧Ｖｄｄ（Ｖ）をマップとして表示した一例である。
【００３３】
次に、ステップＳＴ１１４において、多項式変換および論理合成は、ステップＳＴ１１３において作成した最適電源電圧マップを、特性モニタ回路（遅延回路）の各出力を変数とした多項式に変換し、この多項式に論理合成を適用してエンコーダ回路を構成する設計データを作成する。エンコーダ回路設計データは、特性モニタ回路（遅延回路）から出力される各遅延時間を所定ビット数のデータとして入力し、最適電源電圧を所定ビット数のデータとして出力するエンコーダ回路を形成する。論理合成とは、ハードウェア記述言語のように抽象的な記述（ここでは多項式）で書かれた回路動作仕様からゲートの接続で表現された論理回路（ゲートレベルネットリスト）を形成することである。すなわち、合成された論理回路は、特性モニタ回路の各遅延回路の遅延時間に応じたバイナリコード群を入力とし、差的電源電圧を表現するバイナリコードを出力する機能を持つ。
【００３４】
ステップＳＴ１１５において、ステップＳＴ１１２において作成されたエンコーダ回路設計データをデータベースに格納して、本処理を終了する。
【００３５】
以上説明したように、本実施の形態に係る半導体集積回路の電源電圧決定方法の概要では、統計的な解析処理や遅延シミュレーション処理を用いて、特性モニタ回路設計データ及びエンコーダ回路設計データを作成することで、多数の当該半導体集積回路を試作し、その遅延特性とデバイスパラメータの関係を評価することなく、当該半導体集積回路内の全信号伝達経路に対する遅延特性を、特性モニタ回路（遅延回路）の出力から算出し、さらに当該半導体集積回路が要求性能を満たす最適電源電圧を求めるためのエンコーダ回路を形成することができる。
【００３６】
次に、図１及び図２のフローにより作成した特性モニタ回路の設計データ及びエンコーダ回路の設計データを用いて、本実施の形態に係る半導体集積回路２００に適用する特性モニタ回路４００とエンコーダ回路５００を含む半導体集積回路の電源電圧制御システム１００の一例について、図４、図５及び図６を参照して詳細に説明する。図４は、半導体集積回路の電源電圧制御システム１００の概略構成を示すブロック図である。図５は、図４に示す特性モニタ回路４００及びエンコーダ回路５００の各回路構成を示す図である。図６は、図４に示すＤＣ／ＤＣコンバータ６００の回路構成を示す図である。
【００３７】
図４に示す半導体集積回路の電源電圧制御システム１００は、対象半導体集積回路３００および特性モニタ回路４００をともに搭載した半導体チップ２００を用いて、特性モニタ回路４００に含まれる複数の遅延回路によって計測される遅延特性を所定ビット数のデータとして出力する。エンコーダ回路５００は、上記特性モニタ回路４００の出力を入力とし、対象半導体集積回路３００内に含まれる全信号伝達経路の遅延特性が要求性能を満たす最適電源電圧を、所定ビット数のデータとして出力する。ＤＣ／ＤＣコンバータ（電源電圧制御回路）６００は、上記エンコーダ回路５００の出力に応じて電源電圧値を調整し、半導体チップ２００に与える電源電圧を決定する。
【００３８】
半導体チップ２００は、対象半導体集積回路３００及び特性モニタ回路４００が同一のチップ上に搭載されている。この対象半導体集積回路３００及び特性モニタ回路４００は、同一の製造方法で形成されているため、上記した回路設計データ及びプロセスのばらつき情報が同一であると仮定している。ここで、対象半導体集積回路３００には、例えば、各種論理回路により構成されるマイクロプロセッサやゲートアレイなどのＩＣ、ＬＳＩが含まれるが、その対象半導体集積回路３００を特に限定するものではない。特性モニタ回路４００は、対象半導体集積回路３００に対して、上記ステップＳＴ１０８において格納した特性モニタ回路設計データに基づいて構成される複数の遅延回路を含み、各遅延回路が有する遅延特性による各遅延信号と標準ｄｅｌａｙ信号との間の遅延誤差を検出し、その遅延誤差をエンコーダ回路５００に出力する。エンコーダ回路５００は、特性モニタ回路４００から入力される遅延誤差を所定ビット数のデータにエンコードし、そのエンコード信号をＤＣ／ＤＣコンバータ６００に出力する。ＤＣ／ＤＣコンバータ６００は、エンコーダ回路５００から入力されるエンコード信号に応じて電源電圧値を調整し、その調整した電源電圧値を半導体チップ２００に出力する。
【００３９】
次に、図５を参照して、図１及び図２のフローにより作成した特性モニタ回路の設計データ及びエンコーダ回路の設計データを用いて構成した特性モニタ回路４００及びエンコーダ回路５００の回路構成及び動作の一例について説明する。
【００４０】
特性モニタ回路４００は、クロック発生器４０１、標準Ｄｅｌａｙ回路４０２、遅延モニタパス回路４０３、パスセレクタ回路４０４、遅延時間検出器４０５、分周器４０７、セレクタ回路４０８及びアドレスデコーダ４０９を具備する。また、遅延時間検出器４０５に接続され、標準Ｄｅｌａｙ回路４０２および遅延モニタパス回路４０３それぞれの遅延値の差異を数値化して出力するエンコーダ回路５００を具備する。
【００４１】
クロック発生器４０１は、ＭＯＤＥ信号が“Ｌ”レベルの時は、標準ディレイ回路４０２及び遅延モニタパス回路４０３に対してクロック信号を出力する遅延動作モードとなり、ＭＯＤＥ信号が“Ｈ”レベルの時は、分周器４０７に対してクロック信号を出力するクロック発振動作モードとなる。また、クロック発生器４０１は、Ｒ／Ｂ信号が“Ｈ”レベルの時は、動作を停止する状態（スリープモード）となり、Ｒ／Ｂ信号が“Ｌ”レベルの時は動作状態（アクティブモード）となる。
【００４２】
クロック発生器４０１は、ＭＯＤＥ信号により遅延動作モードとなり、Ｒ／Ｂ信号によりアクティブモードとなった場合、基準クロック信号ＣＬＫに応じて所定クロック信号を発生し、そのクロック信号を標準ｄｅｌａｙ回路４０２及び遅延モニタパス回路４０３に出力する。また、クロック発生器４０１は、ＭＯＤＥ信号によりクロック発振動作モードとなり、Ｒ／Ｂ信号によりアクティブモードとなった場合、基準クロック信号ＣＬＫに応じて所定のクロック信号を発振して、分周器４０７に出力する。
【００４３】
標準Ｄｅｌａｙ回路４０２は、例えば、対象半導体集積回路３００の仕様により設計された遅延マージンに基づいて対象半導体集積回路３００の標準遅延要素を含めて設計した遅延回路である。標準Ｄｅｌａｙ回路４０２は、クロック発生器４０１から入力されるクロック信号を遅延させてパスセレクタ回路４０４に出力する。
【００４４】
遅延モニタパス回路４０３は、上記チップレベルタイミングモデル処理において設計された設計データに基づいて設計された複数の遅延回路を含む。遅延モニタパス回路４０３は、クロック発生器４０１から入力されるクロック信号をパスセレクタ回路４０４により選択される遅延回路により遅延させてパスセレクタ回路４０４に出力する。
【００４５】
アドレスデコーダ４０９は、例えば、外部から入力されるＳＥＬ［３：０］のアドレス信号により、パスセレクタ回路４０４に接続される標準Ｄｅｌａｙ回路４０２及び遅延モニタパス回路４０３に含まれる複数の遅延回路のうち所定の遅延回路を選択させるセレクト信号をパスセレクタ回路４０４に出力する。
【００４６】
パスセレクタ回路４０４は、アドレスデコーダ４０９から入力されるセレクト信号に応じて、標準Ｄｅｌａｙ回路４０２及び遅延モニタパス回路４０３に含まれる複数の遅延回路のうち所定の遅延回路を選択する。パスセレクタ回路４０４は、選択した所定の遅延回路から出力される遅延信号を遅延時間検出器４０５に出力する。ここで、パスセレクタ回路４０４は、アドレスデコーダ４０９から入力される４ビットのセレクト信号に対応して、遅延モニタパス回路４０３に含まれる、例えば、１６本の異なる遅延回路のうち１本の遅延回路を選択する。
【００４７】
遅延時間検出器４０５は、パスセレクタ回路４０４により選択された標準Ｄｅｌａｙ回路４０２及び遅延モニタパス回路４０３内の所定の遅延回路から出力された各遅延信号間の誤差を検出し、検出した誤差をエンコード回路５００に出力する。
【００４８】
分周器４０７は、クロック発生器４０１から入力される上記クロック信号を所定の分周比で分周して、その分周信号をセレクタ回路４０８に出力する。
【００４９】
エンコーダ回路５００は、遅延時間検出器４０５から入力される各遅延信号間の誤差を所定ビット数のデータにエンコードする。そのエンコード信号は、例えば、ＣＤＯＵＴ［３：０］として外部に出力するとともに、セレクタ回路４０８に出力する。
【００５０】
セレクタ回路４０８は、上記ＭＯＤＥ信号が“Ｌ”レベル時の遅延動作モードとなった場合、エンコーダ回路５００から入力されるエンコード信号を、例えば、ＣＤＯＵＴ［４］として外部のＤＣ／ＤＣコンバータ６００に出力する。また、セレクタ回路４０８は、上記ＭＯＤＥ信号が“Ｈ”レベル時のクロック発振動作モードとなった場合、分周器４０７から入力される分周信号を例えば、分周信号Ｃｌｏｃｋ（ｆ／ｎ）として外部のＤＣ／ＤＣコンバータ６００に出力する。
【００５１】
次に、ＤＣ／ＤＣコンバータ６００に入力されるＣＤＯＵＴ［３：０］の処理について、図６を参照して詳細に説明する。図６は、ＤＣ／ＤＣコンバータ６００の構成例を示す図である。
【００５２】
図６に示した電源電圧制御回路６００は、エンコード回路５００から入力されるＣＤＯＵＴ［３：０］により示される４ビットデータの組み合わせに応じて、電源電圧値を調整して対象半導体集積回路３００に出力する。
【００５３】
図６に示すＤＣ／ＤＣコンバータ６００は、ＰＷＭ制御回路６０１及びスイッチング回路６０２を具備する。
【００５４】
ＰＷＭ制御回路６０１は、エンコード回路５００から入力されるＣＤＯＵＴ［３：０］により示される４ビットデータに応じて電源電圧Ｖｃｃを制御するパルス信号のデューティ比を調整して、スイッチング回路６０２に出力する。
【００５５】
スイッチング回路６０２は、ＰＷＭ制御回路６０１から入力されるパルス信号のパルス幅に応じて電源をスイッチングし、電圧値を調整して半導体チップ２００内の対象半導体集積回路３００に出力する。例えば、ＣＤＯＵＴ［３：０］の設定に応じて電源電圧値を１．０８Ｖ〜１．３２Ｖの間で調整する。
【００５６】
以上説明したように、本発明の実施の形態に係る特性モニタ回路４００、エンコーダ回路５００及びＤＣ／ＤＣコンバータ６００を含む半導体集積回路の電源電圧制御システム１００を用いることにより、半導体チップ２００内の対象半導体集積回路３００に与える電源電圧を、特性モニタ回路４００に含まれる複数の遅延回路の各遅延出力を用いて最適に制御することが可能になる。
【００５７】
次に、上記ステップＳＴ１０９、ステップＳＴ１１１、ステップＳＴ１１２、ステップＳＴ１１４における各処理の具体例について以下に説明する。
【００５８】
ステップＳＴ１０９において、特性モニタ回路を搭載する対象半導体集積回路、及び特性モニタ回路（遅延回路）のそれぞれの遅延特性に含まれるデバイスパラメータ、電源電圧、動作温度などの特性変動要因に対する依存性を求め、その結果をチップレベルタイミングモデルとして、遅延要素に対するデバイスパラメータをそれぞれ異なる相関関係で設定した標準遅延モデル（遅延行列））を作成する。作成した標準遅延モデル（遅延行列）の一例を以下に示す。
【００５９】
ｔｃｈｉｐ＝ｆｃ（Ｌｇ，Ｖｔｐ，Ｖｔｎ，・・・，Ｖｄｄ）・・・（１）
【００６０】
ここで、Ｌｇ，Ｖｔｐ，Ｖｔｎ，・・・，Ｖｄｄは、対象半導体集積回路のデバイスパラメータであり、Ｌｇはゲート長、Ｖｔｐはｐチャネルの閾値電圧、Ｖｔｎはｎチャネルの閾値電圧、Ｖｄｄは電源電圧である。この対象半導体集積回路のデバイスパラメータは一例であり、Ｌｇ，Ｖｔｐ，Ｖｔｎ，・・・，Ｖｄｄの他にゲート幅Ｗ、動作温度ｔｅｍｐ、基板バイアス電圧Ｖｓｕｂｐ、Ｖｓｕｂｎ等をデバイスパラメータとしてもよい。
【００６１】
次に、ステップＳＴ１１１において、対象半導体集積回路の遅延特性のばらつきが最大値ｔｍａｘである場合、上記標準遅延モデル（遅延行列）ｔｃｈｉｐは、遅延特性が対象半導体集積回路の遅延特性より小さくなる。この関係式を以下に示す。
【００６２】
ｔｍａｘ＞ｔｃｈｉｐ・・・（２）
【００６３】
次に、ステップＳＴ１１２において、上記数式（１）の標準遅延モデル（遅延行列）を電源電圧Ｖｄｄの逆関数として求めた結果を以下に数式（３）として示す。
【００６４】
Ｖｄｄ＝ｆｖ（Ｌｇ，Ｖｔｐ，Ｖｔｎ，・・・）・・・（３）
【００６５】
この数式（３）を用いて、特性モニタ回路（遅延回路）の出力（計測される遅延時間）に対するデバイスパラメータの影響を推定する最適電源電圧マップ（例えば、図３参照）を作成する。
【００６６】
次に、ステップＳＴ１１４において、多項式変換および論理合成は、ステップＳＴ１１２において作成した最適電源電圧マップを、特性モニタ回路（遅延回路）の各出力を変数とした多項式に変換する。
【００６７】
特性モニタ回路（遅延回路）の各出力を変数とした多項式変換では、遅延要素となる複数のデバイスパラメータをそれぞれ異なる相関関係で設定した標準遅延モデル（遅延行列）を求めた結果を以下に数式（４）、（５）及び（６）として示す。
【００６８】
ｔｍ１＝ｆｍ１（Ｌｇ，Ｖｔｐ，Ｖｔｎ，・・・，Ｖｄｄ）・・・（４）
【００６９】
ｔｍ２＝ｆｍ２（Ｌｇ，Ｖｔｐ，Ｖｔｎ，・・・，Ｖｄｄ）・・・（５）
【００７０】
ｔｍｎ＝ｆｍｎ（Ｌｇ，Ｖｔｐ，Ｖｔｎ，・・・，Ｖｄｄ）・・・（６）
【００７１】
ここで、Ｌｇ，Ｖｔｐ，Ｖｔｎ，・・・，Ｖｄｄは、対象半導体集積回路のデバイスパラメータであり、Ｌｇはゲート長、Ｖｔｐはｐチャネルの閾値電圧、Ｖｔｎはｎチャネルの閾値電圧、Ｖｄｄは電源電圧である。この半導体集積回路のデバイスパラメータは一例であり、Ｌｇ，Ｖｔｐ，Ｖｔｎ，・・・の他にゲート幅Ｗ、動作温度ｔｅｍｐ、基板バイアス電圧Ｖｓｕｂｐ、Ｖｓｕｂｎ等をデバイスパラメータとしてもよい。
【００７２】
この数式（４）、（５）及び（６）は、対象半導体集積回路の遅延要素となるデバイスパラメータ相互間の依存性を推定した遅延行列となる。
【００７３】
次に、標準遅延モデル（遅延行列）の数式（４）、（５）及び（６）を各デバイスパラメータＬｇ，Ｖｔｐ，Ｖｔｎの逆関数として求めた結果を以下に数式（７）、（８）及び（９）として示す。
【００７４】
Ｌｇ＝ｆＬｇ（ｔｍ１，ｔｍ２，・・・，ｔｍｎ）・・・（７）
【００７５】
Ｖｔｐ＝ｆｐ（ｔｍ１，ｔｍ２，・・・，ｔｍｎ）・・・（８）
【００７６】
Ｖｔｎ＝ｆｎ（ｔｍ１，ｔｍ２，・・・，ｔｍｎ）・・・（９）
【００７７】
この数式（７）、（８）及び（９）により、遅延要素となる各デバイスパラメータを遅延回路の遅延時間と相関する関数に変換できる。
【００７８】
次に、逆関数により求めた数式（７）、（８）及び（９）を上記数式（３）に代入することにより、以下に示す数式（１０）になる。
【００７９】
Ｖｄｄ＝Ｆ（ｔｍ１，ｔｍ２，・・・，ｔｍｎ）・・・（１０）
【００８０】
この数式（１０）を用いることにより、対象半導体集積回路の電源電圧は特性モニタ回路４００に含まれる遅延回路の遅延時間と相関する関数により求めることができる。
【実施例１】
【００８１】
次に、上記実施の形態において示した半導体集積回路のセルライブラリの具体例を示して、上記図１〜図２に示した処理のより具体的な処理について図７〜図１０を参照して説明する。【００８２】
図７は、図１においてステップＳＴ１０１に示したセルライブラリの一例を示す図である。図８（Ａ）及び（Ｂ）は、図２においてステップＳＴ１０１に示したセルライブラリに格納された各セルの遅延時間を特性変動要因となる複数のデバイスパラメータに対する応答曲面の一例を示す図である。図９は、セルライブラリから抽出したセルを用いて構成した遅延回路を含む特性モニタ回路を搭載した半導体チップの回路構成の一例を示す図である。図１０は、図２においてステップＳＴ１１０に示したチップレベルタイミングモデルの一例を示す図である。【００８３】
まず、図１に示したステップＳＴ１０１及びステップＳＴ１０２に対する具体的な処理について説明する。図７に示したセルライブラリ７００は、半導体集積回路を構成する要素としてインバータ回路ＩＮＶ、ＮＡＮＤ回路ＮＤ２及びＮＯＲ回路ＮＲ２を格納する例を示している。このセルライブラリ７００のインバータ回路ＩＮＶ、ＮＡＮＤ回路ＮＤ２及びＮＯＲ回路ＮＲ２には、それぞれの回路の特性変動要因のうち遅延要素に対するデバイスパラメータとしてゲート長Ｌｇ、閾値電圧Ｖｔｐ、閾値電圧Ｖｔｎ及び電源電圧Ｖｄｄ等を格納している。また、インバータ回路ＩＮＶ、ＮＡＮＤ回路ＮＤ２及びＮＯＲ回路ＮＲ２の各回路のデバイスパラメータを用いて遅延特性を表す数式を以下に示す。数式（１１）は、インバータ回路ＩＮＶの遅延特性を表し、数式（１２）は、ＮＡＮＤ回路ＮＤ２の遅延特性を表し、数式（１３）は、ＮＯＲ回路ＮＲ２の遅延特性を表す。【００８４】
ＤｅｌａｙＩＮＶ（Ｖｔｐ、Ｖｔｎ、Ｌｇ、Ｖｄｄ、・・・）・・・（１１）【００８５】
ＤｅｌａｙＮＤ２（Ｖｔｐ、Ｖｔｎ、Ｌｇ、Ｖｄｄ、・・・）・・・（１２）【００８６】
ＤｅｌａｙＮＲ２（Ｖｔｐ、Ｖｔｎ、Ｌｇ、Ｖｄｄ、・・・）・・・（１３）【００８７】
次に、図１に示したステップＳＴ１０３〜ステップＳＴ１０８に対する具体的な処理について説明する。セルライブラリ７００のインバータ回路ＩＮＶ、ＮＡＮＤ回路ＮＤ２及びＮＯＲ回路ＮＲ２に対してトランジスタベースで統計的（例えば、ＳＡＰ処理）に解析して各インバータ回路ＩＮＶ、ＮＡＮＤ回路ＮＤ２及びＮＯＲ回路ＮＲ２の遅延時間や消費電力のデバイスパラメータへの依存性を応答曲面として求める。この応答曲面の一例を図８（Ａ）及び（Ｂ）に示す。図８（Ａ）は、特性変動要因となるデバイスパラメータとして閾値電圧Ｖｔｐ及びゲート長Ｌｇに対する消費電力の応答曲面を三次元マップとして示した図である。図８（Ｂ）は、特性変動要因となるデバイスパラメータとして電源電圧Ｖｄｄ及び温度ｔｅｍｐに対する遅延時間の応答曲面を三次元マップとして示した図である。なお、図７に示すセルライブラリ７００は、インバータ回路ＩＮＶ、ＮＡＮＤ回路ＮＤ２及びＮＯＲ回路ＮＲ２の遅延時間の応答曲面だけを表現した例であり、他のセルに関する遅延時間や消費電力の応答曲面の図示は省略している。【００８８】
上記図７に示したセルライブラリ、図８（Ａ）及び（Ｂ）に示した応答曲面に基づいて、特性変動要因となる複数のデバイスパラメータの感度及び相互間の依存性を算出する。算出した複数のデバイスパラメータの感度及び相互間の依存性の中から、複数のデバイスパラメータの感度が高く、相互間の依存性の異なる複数のセル群を、セルライブラリ７００内のすべてのセルから選択する。選択したセル群のそれぞれを、ランダムばらつきの影響が無視できるように複数段直列に接続して各々遅延特性が異なる複数の遅延回路を構成する。これら複数の遅延回路は、遅延時間あるいはその遅延回路間の遅延時間差が計測可能な範囲内に収まるように各遅延回路のセル段数を設定する。設定した遅延回路の一例を図９において特性モニタ回路１０００として示す。なお、図９に示す特性モニタ回路１０００は、一つの遅延回路の構成例であり、異なる遅延特性を有する他の遅延回路の図示は省略している。【００８９】
図９に示した特性モニタ回路１０００を搭載した半導体チップ８００には、対象半導体集積回路９００が含まれる。対象半導体集積回路９００は、フリップフロップ回路、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路及び配線負荷（配線抵抗及び配線容量）などから構成される論理回路の一例を示すものである。対象半導体集積回路９００は、端子Ａから端子Ｃまでの信号伝達経路（Ａ→Ｃ）、端子Ｂから端子Ｃまでの信号伝達経路（Ｂ→Ｃ）及び端子Ｂから端子Ｄまでの信号伝達経路（Ｂ→Ｄ）の３本の信号伝達経路を有する。信号伝達経路（Ａ→Ｃ）の回路構成は、入力段から端子Ａ、配線負荷Ｒ１、ＮＡＮＤ回路９０１、配線負荷Ｒ２、ＮＯＲ回路９０２、配線負荷Ｒ３、インバータ回路９０３、配線負荷Ｒ４、ＮＡＮＤ回路９０４、配線負荷Ｒ５、ＮＡＮＤ回路９０５、配線負荷Ｒ６及び端子Ｃが直列に接続されている。信号伝達経路（Ｂ→Ｃ）の回路構成は、入力段から端子Ｂ、配線負荷Ｒ７、ＮＯＲ回路９０６、配線負荷Ｒ８、ＮＯＲ回路９０７、配線負荷Ｒ９、配線負荷Ｒ１０、ＮＡＮＤ回路９０４、配線負荷Ｒ５、ＮＡＮＤ回路９０５、配線負荷Ｒ６及び端子Ｃが直列に接続されている。信号伝達経路（Ｂ→Ｄ）の回路構成は、入力段から端子Ｂ、抵抗器Ｒ７、ＮＯＲ回路９０６、配線負荷Ｒ８、ＮＯＲ回路９０７、配線負荷Ｒ９、ＮＡＮＤ回路９０８、配線負荷Ｒ１１、ＮＯＲ回路９０９、配線負荷Ｒ１２、ＮＯＲ回路９１０、配線負荷Ｒ１３及び端子Ｄが直列に接続されている。【００９０】
上記特性モニタ回路１０００として示す遅延回路は、セルライブラリ７００内から選択されたセルの例として、ＮＡＮＤ回路５段により構成された場合を示している。このセルはＮＡＮＤ回路に限定されず、上記により選定された他のセルに置き換えてもよい。また段数は、５段に限定されず、ランダムばらつきの影響を排除できるように十分大きな段数（たとえば２０段以上）で、遅延時間あるいはその遅延回路間の遅延時間差が計測可能な範囲内に収まるようにセル段数を設定してもよい。図９に示した特性モニタ回路１０００は、ＮＡＮＤ回路１００１〜１００５の間にそれぞれ配線負荷Ｒ１５〜Ｒ１９を配置し、複数の回路１００１〜１００５及び配線負荷Ｒ１５〜Ｒ１９が交互に直列に接続されている。【００９１】
次に、図２に示したステップＳＴ１０９〜ステップＳＴ１１３に対する具体的な処理について説明する。図９に示す各信号伝達経路（Ａ→Ｃ、Ｂ→Ｃ、Ｂ→Ｄ）の遅延特性に含まれるデバイスパラメータ、閾値電圧Ｖｔｐ、閾値電圧Ｖｔｎ、ゲート長Ｌｇ及び電源電圧Ｖｄｄ等の特性変動要因に対する依存性として応答曲面（図示せず）を計算する。この計算結果を図１０に示すチップレベルタイミングモデル１１００として格納する。このチップレベルタイミングモデル１１００は、以下に示す数式（１４）、数式（１５）及び数式（１６）として表される。これらの数式（１４）、数式（１５）及び数式（１６）には、デバイスパラメータとしてゲート長Ｌｇ、閾値電圧Ｖｔｐ及び閾値電圧Ｖｔｎ及び電源電圧Ｖｄｄ等を含む。数式（１４）は、対象半導体集積回路９００内の信号伝達経路Ａ→Ｃの遅延特性を表し、数式（１５）は、対象半導体集積回路９００内の信号伝達経路Ｂ→Ｃの遅延特性を表し、数式（１６）は、対象半導体集積回路９００内の信号伝達経路Ｂ→Ｄの遅延特性を表す。【００９２】
ＤｅｌａｙＡ→Ｃ（Ｖｔｐ、Ｖｔｎ、Ｌｇ、Ｖｄｄ・・・）・・・（１４）【００９３】
ＤｅｌａｙＢ→Ｃ（Ｖｔｐ、Ｖｔｎ、Ｌｇ、Ｖｄｄ・・・）・・・（１５）【００９４】
ＤｅｌａｙＢ→Ｄ（Ｖｔｐ、Ｖｔｎ、Ｌｇ、Ｖｄｄ・・・）・・・（１６）【００９５】
対象半導体集積回路９００の仕様である遅延特性がＤｅｌａｙＭＡＸであり、このＤｅｌａｙＭＡＸが要求性能として上記数式（１４）、数式（１５）及び数式（１６）に対して与えられると、その逆関数として求められる最適電源電圧は、以下に示す数式（１７）となる。【００９６】
ＶｄｄＭＩＮ（Ｖｔｐ、Ｖｔｎ、Ｌｇ、・・・）・・・（１７）【００９７】
上記図３に示したマップは、上記数式（１７）で表わされる最適電源電圧Ｖｄｄ（Ｖ）を、特性変動要因として含まれるデバイスパラメータである閾値電圧ＬＶｔ（σ）及び閾値電圧ＨＶｔ（σ）だけに対して三次元で表現したものである。【００９８】
次に、図２に示したステップＳＴ１１４に対する具体的な処理について説明する。上記図９に示した特性モニタ回路１０００は第１の遅延回路の構成例を示しているが、ここでは、その遅延回路の構成例とはそれぞれ異なる遅延特性を有する第２の遅延回路（図示せず）及び第３の遅延回路（図示せず）を含むものとする。第１、第２及び第３の遅延回路の遅延要素には、チップレベルタイミングモデル１１００において示したのと同様にデバイスパラメータとして閾値電圧Ｖｔｐ、閾値電圧Ｖｔｎ、ゲート長Ｌｇ及び電源電圧Ｖｄｄ等が含まれる。したがって、各第１、第２及び第３の遅延回路の遅延特性は、以下に示す数式（１８）、数式（１９）及び数式（２０）として表される。数式（１８）は、第１の遅延回路の遅延特性を表し、数式（１９）は、第２の遅延回路の遅延特性を表し、数式（２０）は、第３の遅延回路の遅延特性を表す。【００９９】
Ｄｅｌａｙ１（Ｖｔｐ、Ｖｔｎ、Ｌｇ、Ｖｄｄ・・・）・・・（１８）【０１００】
Ｄｅｌａｙ２（Ｖｔｐ、Ｖｔｎ、Ｌｇ、Ｖｄｄ・・・）・・・（１９）【０１０１】
Ｄｅｌａｙ３（Ｖｔｐ、Ｖｔｎ、Ｌｇ、Ｖｄｄ・・・）・・・（２０）【０１０２】
上記数式（１８）、数式（１９）及び数式（２０）のデバイスパラメータ、閾値電圧Ｖｔｐ、閾値電圧Ｖｔｎ及びゲート長Ｌｇに対する逆関数を求めた結果を以下の数式（２１）、数式（２２）及び数式（２３）に示す。数式（２１）は、ｐチャネル閾値電圧Ｖｔｐに対する逆関数を表し、数式（２２）は、ｎチャネル閾値電圧Ｖｔｎに対する逆関数を表し、数式（２３）は、ゲート長Ｌｇに対する逆関数を表す。【０１０３】
Ｖｔｐ（Ｄｅｌａｙ１、Ｄｅｌａｙ２、Ｄｅｌａｙ３、・・・）・・・（２１）【０１０４】
Ｖｔｎ（Ｄｅｌａｙ１、Ｄｅｌａｙ２、Ｄｅｌａｙ３、・・・）・・・（２２）【０１０５】
Ｌｇ（Ｄｅｌａｙ１、Ｄｅｌａｙ２、Ｄｅｌａｙ３、・・・）・・・（２３）【０１０６】
上記逆関数により求めた結果である数式（２１）、数式（２２）及び数式（２３）を数式（１７）に代入することにより以下に示す数式（２４）になる。【０１０７】
ＶｄｄＭＩＮ（Ｄｅｌａｙ１、Ｄｅｌａｙ２、Ｄｅｌａｙ３、・・・）・・・（２４）【０１０８】
上記数式（２４）により、最適電源電圧ＶｄｄＭＩＮは、特性モニタ回路１０００内の各遅延回路の出力を変数とした多項式に変換される。すなわち、最適電源電圧ＶｄｄＭＩＮは、特性モニタ回路１０００内の各遅延回路の出力を変数として求めることが可能になる。【０１０９】
次に、上記図９に示した特性モニタ回路１０００の遅延回路を第１の遅延回路とし、図示しない他の第２及び第３の遅延回路とした場合、これら遅延回路の遅延特性を表す上記数式（１８）、数式（１９）及び数式（２０）により求められる各遅延時間Ｄｅｌａｙ１、Ｄｅｌａｙ２及びＤｅｌａｙ３を物理的（回路的）に所定ビット数のデータとして出力するエンコーダ回路について説明する。例えば、各遅延時間Ｄｅｌａｙ１、Ｄｅｌａｙ２及びＤｅｌａｙ３に対するデータをそれぞれＣｏｄｅ（Ｄｅｌａｙ１）、Ｃｏｄｅ（Ｄｅｌａｙ２）及びＣｏｄｅ（Ｄｅｌａｙ３）とすると、最適電源電圧ＶｄｄＭＩＮを表す数式（２４）は以下に示す数式（２５）により表すことができる。【０１１０】
ＶｄｄＭＩＮ（Ｃｏｄｅ（Ｄｅｌａｙ１）、Ｃｏｄｅ（Ｄｅｌａｙ２）、Ｃｏｄｅ（Ｄｅｌａｙ３）、・・・）・・・（２５）【０１１１】
次に、図２に示したステップＳＴ１１５に対する具体的な処理について説明する。上記数式（２５）により最適電源電圧ＶｄｄＭＩＮはバイナリの数値で表されるＣｏｄｅ（Ｄｅｌａｙ１）、Ｃｏｄｅ（Ｄｅｌａｙ２）及びＣｏｄｅ（Ｄｅｌａｙ３）を変数として求めることが可能になる。上記数式（２５）を用いて、論理合成によりエンコーダ回路を設計すると、特性モニタ回路１０００から出力される各遅延回路の遅延時間を所定ビット数のデータとして入力し、最適電源電圧ＶｄｄＭＩＮを所定ビット数のデータとして出力する図５に示したエンコーダ回路５００が形成される。【０１１２】
以上、説明したように、本実施例１では、対象半導体集積回路９００のセルライブラリに対して統計的な解析処理や主成分分析処理を用いて、対象半導体集積回路９００の遅延特性の変動要因となるデバイスパラメータを含み、かつ、対象半導体集積回路９００の全信号伝達経路を考慮した遅延特性を有する複数の遅延回路を含む特性モニタ回路１０００を設計することが可能になる。また、各遅延回路の遅延特性を表す数式を逆変換することにより、各遅延回路の遅延要素に含まれるデバイスパラメータの遅延時間を変数とした数式に変換することが可能になる。そして、この変換したデバイスパラメータを用いて最適電源電圧ＶｄｄＭＩＮを求める数式を多項式変換することにより、最適電源電圧ＶｄｄＭＩＮは各遅延回路の出力を変数として求めることが可能になる。さらに、各遅延回路の出力をコード化して最適電源電圧ＶｄｄＭＩＮは求めるエンコーダ回路を設計することにより、最適電源電圧ＶｄｄＭＩＮをコード化された各遅延回路の遅延出力を変数として求めることが可能になる。これにより、最適電源電圧ＶｄｄＭＩＮを求める回路がバイナリ処理回路となり設計及び処理が容易になる。
【実施例２】
【０１１３】
本実施例２は、半導体集積回路の基板バイアス電圧Ｖｓｕｂを決定することに特徴がある。本実施例２では、実施例１で説明した半導体集積回路のデバイスパラメータ、電源電圧Ｖｄｄを基板バイアス電圧Ｖｓｕｂに置き換えた例である。以下、上記実施の形態で示した半導体集積回路のセルライブラリの具体例を示して、上記図１〜図２に示した処理のより具体的な処理について説明する。なお、本実施例２では、上記実施例１と同様の処理を行うため、重複する説明は省略する。【０１１４】
まず、図１に示したステップＳＴ１０１及びステップＳＴ１０２に対する具体的な処理について説明する。セルライブラリは、半導体集積回路を構成する要素としてインバータ回路ＩＮＶ、ＮＡＮＤ回路ＮＤ２及びＮＯＲ回路ＮＲ２を格納している。このセルライブラリのインバータ回路ＩＮＶ、ＮＡＮＤ回路ＮＤ２及びＮＯＲ回路ＮＲ２には、それぞれの回路の特性変動要因のうち遅延要素に対するデバイスパラメータとしてゲート長Ｌｇ、閾値電圧Ｖｔｐ、閾値電圧Ｖｔｎ及び基板バイアス電圧Ｖｓｕｂ等を格納している。また、インバータ回路ＩＮＶ、ＮＡＮＤ回路ＮＤ２及びＮＯＲ回路ＮＲ２の各回路のデバイスパラメータを用いて遅延特性を表す数式を以下に示す。数式（２６）は、インバータ回路ＩＮＶの遅延特性を表し、数式（２７）は、ＮＡＮＤ回路ＮＤ２の遅延特性を表し、数式（２８）は、ＮＯＲ回路ＮＲ２の遅延特性を表す。【０１１５】
ＤｅｌａｙＩＮＶ（Ｖｔｐ、Ｖｔｎ、Ｌｇ、Ｖｓｕｂ、・・・）・・・（２６）【０１１６】
ＤｅｌａｙＮＤ２（Ｖｔｐ、Ｖｔｎ、Ｌｇ、Ｖｓｕｂ・・・）・・・（２７）【０１１７】
ＤｅｌａｙＮＲ２（Ｖｔｐ、Ｖｔｎ、Ｌｇ、Ｖｓｕｂ・・・）・・・（２８）【０１１８】
次に、図１に示したステップＳＴ１０３〜ステップＳＴ１０８に対する具体的な処理について説明する。セルライブラリのインバータ回路ＩＮＶ、ＮＡＮＤ回路ＮＤ２及びＮＯＲ回路ＮＲ２に対してトランジスタベースで統計的（例えば、ＳＡＰ処理）に解析して各インバータ回路ＩＮＶ、ＮＡＮＤ回路ＮＤ２及びＮＯＲ回路ＮＲ２の遅延時間や消費電力のデバイスパラメータへの依存性を応答曲面（図示せず）として求める。【０１１９】
上記セルライブラリ及び応答曲面（図示せず）に基づいて、特性変動要因となる複数のデバイスパラメータの感度及び相互間の依存性を算出する。算出した複数のデバイスパラメータの感度及び相互間の依存性の中から、複数のデバイスパラメータの感度が高く、相互間の依存性の異なる複数のセル群を、セルライブラリ内のすべてのセルから選択する。選択したセル群のそれぞれを、ランダムばらつきの影響が無視できるように複数段直列に接続して各々遅延特性が異なる複数の遅延回路を構成する。これら複数の遅延回路は、遅延時間あるいはその遅延回路間の遅延時間差が計測可能な範囲内に収まるように各遅延回路のセル段数を設定する。設定した遅延回路の一例を図９において特性モニタ回路１０００として示す。なお、図９に示す特性モニタ回路１０００は、一つの遅延回路の構成例であり、異なる遅延特性を有する他の遅延回路の図示は省略している。【０１２０】
図９に示した特性モニタ回路１０００を搭載した半導体チップ８００には、対象半導体集積回路９００が含まれる。対象半導体集積回路９００は、フリップフロップ回路、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路及び配線負荷（配線抵抗及び配線容量）などから構成される論理回路の一例を示すものである。対象半導体集積回路９００は、端子Ａから端子Ｃまでの信号伝達経路（Ａ→Ｃ）、端子Ｂから端子Ｃまでの信号伝達経路（Ｂ→Ｃ）及び端子Ｂから端子Ｄまでの信号伝達経路（Ｂ→Ｄ）の３本の信号伝達経路を有する。信号伝達経路（Ａ→Ｃ）の回路構成は、入力段から端子Ａ、配線負荷Ｒ１、ＮＡＮＤ回路９０１、配線負荷Ｒ２、ＮＯＲ回路９０２、配線負荷Ｒ３、インバータ回路９０３、配線負荷Ｒ４、ＮＡＮＤ回路９０４、配線負荷Ｒ５、ＮＡＮＤ回路９０５、配線負荷Ｒ６及び端子Ｃが直列に接続されている。信号伝達経路（Ｂ→Ｃ）の回路構成は、入力段から端子Ｂ、配線負荷Ｒ７、ＮＯＲ回路９０６、配線負荷Ｒ８、ＮＯＲ回路９０７、配線負荷Ｒ９、配線負荷Ｒ１０、ＮＡＮＤ回路９０４、配線負荷Ｒ５、ＮＡＮＤ回路９０５、配線負荷Ｒ６及び端子Ｃが直列に接続されている。信号伝達経路（Ｂ→Ｄ）の回路構成は、入力段から端子Ｂ、配線負荷Ｒ７、ＮＯＲ回路９０６、配線負荷Ｒ８、ＮＯＲ回路９０７、配線負荷Ｒ９、ＮＡＮＤ回路９０８、配線負荷Ｒ１１、ＮＯＲ回路９０９、配線負荷Ｒ１２、ＮＯＲ回路９１０、配線負荷Ｒ１３及び端子Ｄが直列に接続されている。【０１２１】
上記特性モニタ回路１０００として示す遅延回路は、セルライブラリ７００内から選択されたセルの例として、ＮＡＮＤ回路５段により構成された場合を示している。このセルはＮＡＮＤ回路に限定されず、上記により選定された他のセルに置き換えてもよい。また段数は、５段に限定されず、ランダムばらつきの影響を排除できるように十分大きな段数（たとえば２０段以上）で、遅延時間あるいはその遅延回路間の遅延時間差が計測可能な範囲内に収まるようにセル段数を設定してもよい。図９に示した特性モニタ回路１０００は、ＮＡＮＤ回路１００１〜１００５の間にそれぞれ配線負荷Ｒ１５〜Ｒ１９を配置し、複数のＮＡＮＤ回路１００１〜１００５及び配線負荷Ｒ１５〜Ｒ１９が交互に直列に接続されている。【０１２２】
次に、図２に示したステップＳＴ１０９〜ステップＳＴ１１３に対する具体的な処理について説明する。図９に示す各信号伝達経路（Ａ→Ｃ、Ｂ→Ｃ、Ｂ→Ｄ）の遅延特性に含まれるデバイスパラメータ、閾値電圧Ｖｔｐ、閾値電圧Ｖｔｎ、ゲート長Ｌｇ及び基板バイアス電圧Ｖｓｕｂ等の特性変動要因に対する依存性として応答曲面（図示せず）を計算する。この計算結果をチップレベルタイミングモデル（図示せず）として格納する。このチップレベルタイミングモデルは、以下に示す数式（２９）、数式（３０）及び数式（３１）として表される。これらの数式（２９）、数式（３０）及び数式（３１）には、デバイスパラメータとしてゲート長Ｌｇ、閾値電圧Ｖｔｐ、閾値電圧Ｖｔｎ及び基板バイアス電圧Ｖｓｕｂ等を含む。数式（２９）は、対象半導体集積回路９００内の信号伝達経路Ａ→Ｃの遅延特性を表し、数式（３０）は、対象半導体集積回路９００内の信号伝達経路Ｂ→Ｃの遅延特性を表し、数式（３１）は、対象半導体集積回路９００内の信号伝達経路Ｂ→Ｄの遅延特性を表す。【０１２３】
ＤｅｌａｙＡ→Ｃ（Ｖｔｐ、Ｖｔｎ、Ｌｇ、Ｖｓｕｂ、・・）・・（２９）【０１２４】
ＤｅｌａｙＢ→Ｃ（Ｖｔｐ、Ｖｔｎ、Ｌｇ、Ｖｓｕｂ、・・）・・（３０）【０１２５】
ＤｅｌａｙＢ→Ｄ（Ｖｔｐ、Ｖｔｎ、Ｌｇ、Ｖｓｕｂ、・・）・・（３１）【０１２６】
対象半導体集積回路９００の仕様である遅延特性がＤｅｌａｙＭＡＸであり、このＤｅｌａｙＭＡＸが要求性能として上記数式（２９）、数式（３０）及び数式（３１）に対して与えられると、その逆関数として基板バイアス電圧は、以下に示す数式（３２）となる。【０１２７】
ＶｓｕｂＭＩＮ（Ｖｔｐ、Ｖｔｎ、Ｌｇ、・・・）・・・（３２）【０１２８】
次に、図２に示したステップＳＴ１１４に対する具体的な処理について説明する。上記図９に示した特性モニタ回路１０００は第１の遅延回路の構成例を示しているが、ここでは、その遅延回路の構成例とはそれぞれ異なる遅延特性を有する第２の遅延回路（図示せず）及び第３の遅延回路（図示せず）を含むものとする。第１、第２及び第３の遅延回路の遅延要素には、チップレベルタイミングモデルにおいて示したのと同様にデバイスパラメータとして閾値電圧Ｖｔｐ、閾値電圧Ｖｔｎ、ゲート長Ｌｇ及び基板バイアス電圧Ｖｓｕｂ等が含まれる。したがって、各第１、第２及び第３の遅延回路の遅延特性は、以下に示す数式（３３）、数式（３４）及び数式（３５）として表される。数式（３３）は、第１の遅延回路の遅延特性を表し、数式（３４）は、第２の遅延回路の遅延特性を表し、数式（３５）は、第３の遅延回路の遅延特性を表す。【０１２９】
Ｄｅｌａｙ１（Ｖｔｐ、Ｖｔｎ、Ｌｇ、Ｖｓｕｂ、・・・）・・・（３３）【０１３０】
Ｄｅｌａｙ２（Ｖｔｐ、Ｖｔｎ、Ｌｇ、Ｖｓｕｂ、・・・）・・・（３４）【０１３１】
Ｄｅｌａｙ３（Ｖｔｐ、Ｖｔｎ、Ｌｇ、Ｖｓｕｂ、・・・）・・・（３５）【０１３２】
上記数式（３３）、数式（３４）及び数式（３５）のデバイスパラメータ、閾値電圧Ｖｔｐ、閾値電圧Ｖｔｎ及びゲート長Ｌｇに対する逆関数を求めた結果を以下の数式（３６）、数式（３７）及び数式（３８）に示す。数式（３６）は、ｐチャネル閾値電圧Ｖｔｐに対する逆関数を表し、数式（３７）は、ｎチャネル閾値電圧Ｖｔｎに対する逆関数を表し、数式（３８）は、ゲート長Ｌｇに対する逆関数を表す。【０１３３】
Ｖｔｐ（Ｄｅｌａｙ１、Ｄｅｌａｙ２、Ｄｅｌａｙ３、・・・）・・・（３６）【０１３４】
Ｖｔｎ（Ｄｅｌａｙ１、Ｄｅｌａｙ２、Ｄｅｌａｙ３、・・・）・・・（３７）【０１３５】
Ｌｇ（Ｄｅｌａｙ１、Ｄｅｌａｙ２、Ｄｅｌａｙ３、・・・）・・・（３８）【０１３６】
上記逆関数により求めた結果である数式（３６）、数式（３７）及び数式（３８）を数式（３２）に代入することにより以下に示す数式（３９）になる。【０１３７】
Ｖｓｕｂ（Ｄｅｌａｙ１、Ｄｅｌａｙ２、Ｄｅｌａｙ３、・・・）・・・（３９）【０１３８】
上記数式（３９）により、基板バイアス電圧Ｖｓｕｂは、特性モニタ回路１０００内の各遅延回路の出力を変数とした多項式に変換される。すなわち、基板バイアス電圧Ｖｓｕｂは、特性モニタ回路１０００内の各遅延回路の出力を変数として求めることが可能になる。【０１３９】
次に、上記特性モニタ回路１０００の遅延回路を第１の遅延回路とし、図示しない他の第２及び第３の遅延回路とした場合、これらの遅延回路の遅延特性を表す数式（３３）、数式（３４）及び数式（３５）により求められる各遅延時間Ｄｅｌａｙ１、Ｄｅｌａｙ２及びＤｅｌａｙ３を物理的（回路的）に所定ビット数のデータとして出力するエンコーダ回路について説明する。例えば、各遅延時間Ｄｅｌａｙ１、Ｄｅｌａｙ２及びＤｅｌａｙ３に対するデータをそれぞれＣｏｄｅ（Ｄｅｌａｙ１）、Ｃｏｄｅ（Ｄｅｌａｙ２）及びＣｏｄｅ（Ｄｅｌａｙ３）とすると、基板バイアス電圧Ｖｓｕｂを表す数式（３９）は以下に示す数式（４０）により表すことができる。【０１４０】
Ｖｓｕｂ（Ｃｏｄｅ（Ｄｅｌａｙ１）、Ｃｏｄｅ（Ｄｅｌａｙ２）、Ｃｏｄｅ（Ｄｅｌａｙ３）、・・・）・・・（４０）【０１４１】
次に、図２に示したステップＳＴ１１５に対する具体的な処理について説明する。上記数式（４０）により基板バイアス電圧Ｖｓｕｂはバイナリの数値で表されるＣｏｄｅ（Ｄｅｌａｙ１）、Ｃｏｄｅ（Ｄｅｌａｙ２）及びＣｏｄｅ（Ｄｅｌａｙ３）を変数として求めることが可能になる。上記数式（４０）を用いて、論理合成によりエンコーダ回路を設計すると、特性モニタ回路１０００から出力される各遅延回路の遅延時間を所定ビット数のデータとして入力し、基板バイアス電圧Ｖｓｕｂを所定ビット数のデータとして出力する図５に示したエンコーダ回路５００が形成される。【０１４２】
以上、説明したように、本実施例２では、対象半導体集積回路９００のセルライブラリに対して統計的な解析処理や主成分分析処理を用いて、対象半導体集積回路９００の遅延特性の変動要因となるデバイスパラメータを含み、かつ、対象半導体集積回路９００の全信号伝達経路を考慮した遅延特性を有する複数の遅延回路を含む特性モニタ回路１０００を設計することが可能になる。また、各遅延回路の遅延特性を表す数式を逆変換することにより、各遅延回路の遅延要素に含まれるデバイスパラメータの遅延時間を変数とした数式に変換することが可能になる。そして、この変換したデバイスパラメータを用いて基板バイアス電圧Ｖｓｕｂを求める数式を多項式変換することにより、基板バイアス電圧Ｖｓｕｂは各遅延回路の出力を変数として求めることが可能になる。さらに、各遅延回路の出力をコード化して基板バイアス電圧Ｖｓｕｂは求めるエンコーダ回路を設計することにより、基板バイアス電圧Ｖｓｕｂをコード化された各遅延回路の遅延出力を変数として求めることが可能になる。これにより、基板バイアス電圧Ｖｓｕｂを求める回路がバイナリ処理回路となり設計及び処理が容易になる。
【図１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図３】
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【図８】
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【国際調査報告】
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