(57)【要約】【課題】半導体論理素子と論理回路。【解決手段】本発明は、第１導電型の電界効果トランジスタと第２導電型の電界効果トランジスタとを備える半導体論理素子に関する。第１ＦＥＴのゲートは半導体論理素子の入力であり、第２ＦＥＴのドレインは半導体論理素子の出力と呼ばれ、第２ＦＥＴのソースは半導体論理素子のソースである。適用可能な電位を電界効果トランジスタの端子に印加することによって、論理素子の出力の状態に影響を及ぼすことが可能である。本発明はまた、記載された論理素子を含む異なる種類の論理回路に関する。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１半導体論理素子の第１ＦＥＴと以下で呼ぶ第１導電タイプの電界効果トランジスタと、
第１半導体論理素子の第２ＦＥＴと以下で呼ぶ第２導電タイプの電界効果トランジスタと
を備える第１半導体論理素子であって、
前記第１半導体論理素子は、前記第１半導体論理素子の内部ノードを備え、
前記第１半導体論理素子の該内部ノードは、前記第１半導体論理素子の前記第１ＦＥＴのドレインと、
前記第１半導体論理素子の前記第２ＦＥＴのゲートとで少なくとも部分的にが形成されており、
ここで、前記第１半導体論理素子の前記第１ＦＥＴのゲートは、以下、前記第１半導体論理素子の入力と呼ばれ、
前記第１半導体論理素子の該入力は、前記第１半導体論理素子の第１入力論理電位、または、前記第１半導体論理素子の第２入力論理電位のいずれかに結合されるように構成され、
ここで、前記第１半導体論理素子の前記第２ＦＥＴのドレインは、前記第１半導体論理素子の出力と呼ばれ、
前記第１半導体論理素子の前記第２ＦＥＴのソースは、前記第１半導体論理素子の前記ソースであり、
前記第１半導体論理素子は、前記第１半導体論理素子の前記第１ＦＥＴのソースが、前記第１論理素子の第１ソース電位にアレンジされるとき、および、前記第１半導体論理素子の前記第２ＦＥＴの前記ソースが、前記第１半導体論理素子の第１出力論理電位にあるとき、
前記第１半導体論理素子の前記入力が、前記第１半導体論理素子の前記第１入力論理電位にあるとき、非導電性チャネルが前記第１半導体論理素子の前記第１ＦＥＴの前記ソースおよび、前記第１半導体論理素子の前記内部ノードを前記第１半導体論理素子の前記第２ＦＥＴの前記ソースおよび非導電状態になる、
したがって、前記第１半導体論理素子の前記出力が前記第１半導体論理素子の前記第１出力論理電位にある、または、前記第１半導体論理素子の第２出力論理電位にある、のどちらかになることを可能にする前記第１半導体論理素子の前記第２ＦＥＴの前記ドレインの間にチャネルを生じさせる電位まで調整する前記第１半導体論理素子の第１ＦＥＴの前記ドレインの間に確立されるように構成され、
前記第１半導体論理素子は、さらに、前記第１半導体論理素子の前記第１ＦＥＴの前記ソースが、前記第１半導体論理素子の前記第１ソース電位にアレンジされるとき、および、前記第１半導体論理素子の前記第２ＦＥＴの前記ソースが、前記第１半導体論理素子の前記第１出力論理電位にあるとき、および、前記第１半導体論理素子の前記入力が、前記第１半導体論理素子の前記第２入力論理電位にあるとき、
前記第１半導体論理素子の前記第１ＦＥＴの前記ソースおよび前記第１半導体論理素子の第１ＦＥＴの前記ドレインの間の前記チャネルは、前記第１半導体論理素子の前記第２ＦＥＴの前記ソースと前記第１半導体論理素子の前記第２ＦＥＴの前記ドレインとの間の移動性の第２導電型電荷キャリアを含む導電性チャネルを確立する電位に調整し、それによって、前記第１半導体論理素子の前記出力を前記第１半導体論理素子の前記第１出力論理電位に調整するために、効率的な送信機および受信機ビーム管理を可能にする非導通状態になるようにアレンジされるように構成される、
第１半導体論理素子。
【請求項２】
前記第１半導体論理素子の内部ノードは、
前記第１半導体論理素子の第１ドレインおよび前記第１半導体論理素子の第２ゲートの少なくとも一部との両方として作用する単一のドープ領域、
前記第１半導体論理素子の第１ドレインドーピングと前記第１半導体論理素子の第２ゲート、
のうちの１つを含む、請求項１に記載の第１半導体論理素子。
【請求項３】
前記第１半導体論理素子の第１ＦＥＴおよび前記第１半導体論理素子の第２ＦＥＴのうち少なくとも１つは、空乏モード電界効果トランジスタである、請求項１または２に記載の第１半導体論理素子。
【請求項４】
前記第１半導体論理素子の第１ＦＥＴおよび前記第１半導体論理素子の第２ＦＥＴのうち少なくとも１つは、エンハンスメント型電界効果トランジスタである、請求項１または２に記載の第１半導体論理素子。
【請求項５】
前記第１半導体論理素子の前記第１ＦＥＴは、接合電界効果トランジスタ、導体絶縁体半導体電界効果トランジスタ、導体半導体電界効果トランジスタのうちの１つである、請求項１ないし４のいずれか１項に記載の第１半導体論理素子。
【請求項６】
前記第１半導体論理素子の前記第２ＦＥＴは、接合電界効果トランジスタ、導体絶縁体半導体電界効果トランジスタ、導体半導体電界効果トランジスタ、のうちの１つである、請求項１ないし４のいずれか１項に記載の第１半導体論理素子。
【請求項７】
前記第１半導体論理素子の前記第１ＦＥＴおよび前記第１半導体論理素子の前記第２ＦＥＴのうちの少なくとも１つは、外部ゲートに対応する補助ゲートと、該ゲートに対応するバックゲートドーピングとを備える空乏モード導体絶縁半導体電界効果トランジスタである、請求項３ないし６のいずれか１項に記載の第１半導体論理素子。
【請求項８】
前記第１半導体論理素子の第１ＦＥＴが空乏モード導体絶縁体半導体電界効果トランジスタである場合、
前記第１半導体論理素子の前記第１ＦＥＴの前記補助ゲートは、前記第１半導体論理素子の前記入力が前記第１半導体論理素子の第１入力論理電位に、または、前記第１半導体論理素子の第２入力論理電位にバイアスされているか否かにかかわらず、可動第２導電型電荷キャリアの層が前記第１半導体論理素子の前記第１ＦＥＴの前記外部ゲートの下にある前記絶縁体半導体界面に確立されるようにバイアスされるように構成され、
可動第２導電型電荷キャリアの前記層が前記第１半導体論理素子の前記第１ゲートの一部として動作し、
前記第２導電タイプバックゲートドーピングの反対側から前記第１半導体論理素子の前記第１チャネルを制御し、
前記第１半導体論理素子の第２ＦＥＴが空乏モード導体絶縁体半導体電界効果トランジスタである場合、前記第１半導体論理素子の前記第２ＦＥＴの前記補助ゲートは、前記入力が前記第１半導体論理素子の第１入力論理電位に、または、前記第１半導体論理素子の第２入力論理電位にバイアスされているか否かにかかわらず、可動第１導電型の電荷キャリアの層が、前記第１半導体論理素子の前記第２ＦＥＴの前記外部ゲートの下にある前記絶縁体半導体界面に確立されるようにバイアスされるように構成され、
可動第１導電型電荷キャリアの前記層が前記第１半導体論理素子の前記第２ゲートの部分として動作し、前記第１導電タイプバックゲートドーピングの反対側から前記第１半導体論理素子の前記第２チャネルを制御する、
請求項７に記載の第１半導体論理素子。
【請求項９】
空乏モードの導体絶縁体半導体電界効果トランジスタを含む場合、前記ゲートは、外部ゲートとバックゲートドーピングの両方を含み、
空乏モード導体半導体電界効果トランジスタを含む場合、前記ゲートは外部ショットキーゲートとバックゲートドーピングの両方を含み、
フロントゲートドーピングおよびバックゲートドーピングを有する空乏モード接合型電界効果トランジスタを含む場合、前記ゲートは前記フロントゲートドーピングおよび前記バックゲートドーピングの両方を含む、
請求項３ないし６のいずれか１項に記載の第１半導体論理素子。
【請求項１０】
空乏モード導体絶縁体半導体電界効果トランジスタを含む場合、前記ゲートは外部ゲートまたはバックゲートドーピングのいずれかに対応し、ここで、前記ゲートは該ゲートが位置する側からのみ前記チャネルを制御し、
空乏モード導体半導体電界効果トランジスタを含む場合、前記ゲートは外部ショットキーゲートまたはバックゲートドーピングのいずれかに対応し、ここで、前記ゲートは該ゲートが位置する側からのみ前記チャネルを制御し、
フロントゲートドーピングおよびバックゲートドーピングを有する空乏モード接合電界効果トランジスタを含む場合、前記ゲートは前記フロントゲートドーピングまたは前記バックゲートドーピングのいずれかに対応し、ここで、前記ゲートは該ゲートが位置する側面からのみ前記チャネルを制御する、
請求項３ないし６のいずれか１項に記載の第１半導体論理素子。
【請求項１１】
前記第１半導体論理素子の前記第２ＦＥＴは、エンハンスメントモード導体絶縁半導体電界効果トランジスタに対応し、
前記第１半導体論理素子の前記第２ＦＥＴのゲートは、外部ゲートに対応し、
前記第１半導体論理素子の前記第１ＦＥＴは、
前記チャネルを少なくとも両側から閉じ込めるゲートを含む空乏モード接合電界効果トランジスタと、
ゲートがショットキーゲートとバックゲートドーピングとに対応する、空乏モード導電体半導体電界効果トランジスタと、
−  可動第２導電型の電荷キャリアの層が、前記第１半導体論理素子の入力が、前記第１半導体論理素子の第１入力論理電位に、または前記第１半導体論理素子の第２入力論理電位にバイアスされているか否かの事実に関係なく、前記第１半導体論理素子の前記第１ＦＥＴの外部ゲートの下の前記絶縁体半導体界面に確立されるようにバイアスされるように構成される補助ゲートに対応する外部ゲート、および、前記第１半導体論理素子の前記第１ゲートの部分として動作し、前記第２導電型バックゲートドーピングとは反対側から前記第１半導体論理素子の前記第１チャネルを制御する前記移動性第２導電型電荷キャリアの前記層と、
−  外部ゲートおよびバックゲートドーピングに対応するゲートとのいずれかに対応する、空乏モード導体絶縁体半導体電界効果トランジスタと、
のいずれかに対応する、
請求項５または６に記載の第１半導体論理素子。
【請求項１２】
前記第１導電型はｐ型であり、前記第２導電型はｎ型である、請求項１ないし１１のいずれか１項に記載の第１半導体論理素子。
【請求項１３】
前記第１導電型はｎ型であり、前記第２導電型はｐ型である、請求項１ないし１１のいずれか１項に記載の第１半導体論理素子。
【請求項１４】
請求項１ないし１１のいずれか１項に記載の少なくとも１つの第１半導体論理素子と、
少なくとも１つの第２半導体論理素子と、を備える論理回路であって、
前記第２半導体論理素子は、前記第２半導体論理素子の第１ＦＥＴと以下で呼ぶ前記第２導電タイプの電界効果トランジスタと、前記第２半導体論理素子の第２ＦＥＴと以下で呼ぶ前記第１導電タイプの電界効果トランジスタとを含み、
ここで、前記第２半導体論理素子は、該第２半導体論理素子の内部ノードを含み、
ここで、前記第２半導体論理素子の前記内部ノードは、前記第２半導体論理素子の前記第１ＦＥＴのドレインと前記第２半導体論理素子の前記第２ＦＥＴのゲートとで少なくとも部分的に形成され、
ここで、前記第２半導体論理素子の前記第１ＦＥＴのゲートは、以後、前記第２半導体論理素子の入力と呼ばれ、
ここで、前記第２半導体論理素子の前記入力は、前記第２半導体論理素子の第１入力論理電位または前記第２半導体論理素子の第２入力論理電位のいずれかに結合されるように構成され、
ここで、前記第２半導体論理素子の前記第２ＦＥＴのドレインは、前記第２半導体論理素子の出力と呼ばれ、
ここで、前記第２半導体論理素子の前記第２ＦＥＴのソースは、前記第２半導体論理素子の前記ソースであり、
ここで、前記第２半導体論理素子は、前記第２半導体論理素子の前記第１ＦＥＴのソースが前記第２半導体論理素子の第１ソース電位にアレンジされているとき、および、前記第２半導体論理素子の前記第２ＦＥＴのソースが前記第２半導体論理素子の第１出力論理電位にあるとき、および、前記第２半導体論理素子の前記入力が前記第２半導体論理素子の前記第１入力論理電位にあるとき、可動第２導電型電荷キャリアを含む導電チャネルが
前記第２半導体論理素子の前記第１ＦＥＴのソースと前記第２半導体論理素子の前記第１ＦＥＴのドレインとの間に確立され、
前記第２半導体論理素子の前記内部ノードを、前記第２半導体論理素子の前記第１ソース電位に調整し、それによって、前記第２半導体論理素子の前記第２ＦＥＴの前記ソースと前記第２半導体論理素子の前記第２ＦＥＴの前記ドレインとの間にチャネルを生じさせ、したがって、前記第２半導体論理素子の前記出力を前記第２半導体論理素子の前記第１出力論理電位に、または、前記第２半導体論理素子の第２出力論理電位にすることができ、
ここで、前記第２半導体論理素子はさらに、前記第２半導体論理素子の前記第１ＦＥＴの前記ソースが前記第２半導体論理素子の前記第１ソース電位にアレンジされているとき、前記第２半導体論理素子の前記第２ＦＥＴのソースが前記第２半導体論理素子の前記第１出力論理電位にあるとき、および、前記第２半導体論理素子の前記入力が前記第２半導体論理素子の前記第２入力論理電位にあるとき、前記第２半導体論理素子の前記第１ＦＥＴの前記ソースと前記第２半導体論理素子の前記第１ＦＥＴの前記ドレインとの間のチャネルは、前記第２半導体論理素子の内部ノードを、前記第２半導体論理素子の前記第２ＦＥＴのソースと前記第２半導体論理素子の前記第２ＦＥＴのドレインとの間の可動第１導電タイプ電荷キャリアを含む導電チャネルを確立する電位に調整することを可能にする非導通状態になるようにアレンジされるように構成され、
それにより、前記第２半導体論理素子の前記出力を前記第２半導体論理素子の前記第１出力論理電位に調整する、ように構成される、
論理回路。
【請求項１５】
前記第２半導体論理素子の前記第１入力論理電位は、前記第１半導体論理素子の前記第２入力論理電位に対応し、
前記第２半導体論理素子の前記第２入力論理電位は、前記第１半導体論理素子の前記第１入力論理電位に対応し、
前記第２半導体論理素子の前記第１出力論理電位は、前記第１半導体論理素子の前記第２出力論理電位に対応し、
前記第２半導体論理素子の前記第２出力論理電位は、前記第１半導体論理素子の前記第１出力論理電位に対応する、
請求項１４に記載の論理回路。
【請求項１６】
前記論理回路はインバータ構成として動作するものであり、該論理回路は、
−  前記第１半導体論理素子において、前記第２ソースは、前記第１半導体論理素子の前記第１出力論理電位に接続されており、
−  前記第２半導体論理素子において、前記第２ソースは、前記第１半導体論理素子の前記第２出力論理電位に接続されており、
ここで
−  前記第１半導体論理素子および前記第２半導体論理素子の入力は、前記インバータ構成の入力として互いに接続されており、
−  前記第１半導体論理素子および前記第２半導体論理素子の出力は、前記インバータ構成の前記出力として互いに接続されており、
−  前記インバータ構成の前記入力は、前記第１半導体論理素子の前記第１入力論理電位または前記第２入力論理電位のいずれかに結合されるように構成され、
ここで
−  前記インバータ構成の前記入力が前記第１半導体論理素子の前記第１入力論理電位に結合されるとき、前記インバータ構成の前記出力は、前記第１半導体論理素子の前記第２出力論理電位に設定され、
−  前記インバータ構成の前記入力が前記第１半導体論理素子の前記第２入力論理電位に結合されるとき、前記インバータ構成の前記出力は前記第１半導体論理素子の前記第１出力論理電位に設定される、ようにインバータ構成として動作するように構成される、
請求項１５に記載の論理回路。
【請求項１７】
前記第１半導体論理素子の前記第１入力論理電位は、前記第１半導体論理素子の前記第１出力論理電位と同じであり、
前記第１半導体論理素子の前記第２入力論理電位は、前記第１半導体論理素子の前記第２出力論理電位と同じである、
請求項１５または１６に記載の論理回路。
【請求項１８】
請求項１２に記載の少なくとも１つの第１半導体論理素子と、
請求項１３に記載の第１半導体論理素子に対応する少なくとも１つの第３半導体論理素子と
を備える論理回路。
【請求項１９】
請求項１２に記載の第１半導体論理素子と、
請求項１３に記載の前記第１半導体論理素子に対応する第３半導体論理素子とを備える論理回路であって、
前記第３半導体論理素子の前記第１入力論理電位は、前記第１半導体論理素子の前記第２入力論理電位に対応し、
前記第３半導体論理素子の前記第２入力論理電位は、前記第１半導体論理素子の前記第１入力論理電位に対応し、
前記第３半導体論理素子の前記第１出力論理電位は、前記第１半導体論理素子の前記第２出力論理電位に対応し、
前記第３半導体論理素子の前記第２出力論理電位は、前記第１半導体論理素子の前記第１出力論理電位に対応する、
論理回路。
【請求項２０】
前記論理回路は、
前記第１半導体論理素子において、前記第２ソースは前記第１半導体論理素子の前記第１出力論理電位に接続されており、
前記第３半導体論理素子において、前記第２ソースは第１半導体論理素子の第２出力論理電位に接続されている、
ここで、
前記第１半導体論理素子および前記第３半導体論理素子の前記入力は、前記インバータ構成の入力として互いに接続されており、
前記第１半導体論理素子および前記第３半導体論理素子の前記出力は、
前記インバータ構成の出力として互いに接続されており、
前記インバータ構成の前記入力は、前記第１半導体論理素子の前記第１入力論理電位または前記第２入力論理電位のいずれかに結合されるように構成される、
ここで、
前記インバータ構成の前記入力が、前記第１半導体論理素子の前記第１入力論理電位に結合されるとき、前記インバータ構成の前記出力が、前記第１半導体論理素子の前記第２出力論理電位に設定し、
前記インバータ構成の前記入力が、前記第１半導体論理素子の前記第２入力論理電位に結合されるとき、前記インバータ構成の前記出力が、前記第１半導体論理素子の前記第１出力論理電位に設定するのようにインバータ構成として動作するように構成される、
請求項１９に記載の論理回路。
【請求項２１】
前記第１半導体論理素子の前記第１入力論理電位は、前記第１半導体論理素子の前記第１出力論理電位と同じであり、
前記第１半導体論理素子の前記第２入力論理電位は、前記第１半導体論理素子の前記第２出力論理電位と同じである、
請求項１９または２０に記載の論理回路。
【請求項２２】
請求項１ないし１１のいずれか１項に記載の第１半導体論理素子の少なくとも１つと、
第１導電型電界効果トランジスタに対応する少なくとも１つの相補型半導体論理素子と
を備える論理回路。
【請求項２３】
請求項１ないし１１のいずれか１項に記載の第１半導体論理素子と、
第１導電型ソース、第１続電型ドレイン、および、ゲートを備える第１導電型電界効果トランジスタと、
を備える論理回路であって、
前記第１半導体論理素子の前記第２ソースは、前記第１半導体論理素子の前記第１出力論理電位に接続されており、
前記第１導電型電界効果トランジスタにおいて、前記ソースは前記第１半導体論理素子の前記第２出力論理電位に接続されており、
ここで、前記電界効果トランジスタの前記第１導電型ドレインおよび前記第１半導体論理素子の前記出力は、前記インバータ構成の出力として互いに接続されており、
前記電界効果トランジスタの前記ゲートおよび前記第１半導体論理素子の前記入力は、
前記インバータ構成の入力として互いに接続されており、
前記インバータ構成の前記入力は、前記第１半導体論理素子の前記第１入力論理電位または前記第２入力論理電位のいずれかに結合されるように構成される、
ここで、
前記インバータ構成の前記入力が、前記第１半導体論理素子の前記第１入力論理電位に結合されるとき、可動第１導電型電荷キャリアを含む導電チャネルは、前記インバータ構成の前記出力が、前記第１半導体論理素子の前記第２出力論理電位に設定するように前記電界効果トランジスタの前記ソースと前記ドレインとの間に確立され、
前記インバータ構成の前記入力が、前記第１半導体論理素子の前記第２入力論理電位に結合されるとき、前記第１導電型電界効果トランジスタの前記チャネルは、非導電性となり、前記インバータ構成の前記出力を、前記第１半導体論理要素の前記第１出力論理電位にさせる、
論理回路。
【請求項２４】
前記電界効果トランジスタは、導体絶縁体半導体電界効果トランジスタ、接合電界効果トランジスタ、導体半導体電界効果トランジスタのうちの１つである、
請求項２３に記載の論理回路。
【請求項２５】
前記第１半導体論理素子の前記第１入力論理電位は、前記第１半導体論理素子の前記第１出力論理電位と同じであり、
前記第１半導体論理素子の前記第２入力論理電位は、前記第１半導体論理素子の前記第２出力論理電位と同じである、
請求項２３または２４に記載の論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は半導体ソリューションに関する。より具体的には、本願発明は、相補バイナリ論理における従来の半導体論理素子を少なくとも部分的に置き換える半導体論理素子に関する。
【背景技術】
【０００２】
本願開示を明確にするために、注釈を入れる。本願明細書において、相補バイナリ論理という用語は、入力および出力をそれぞれ有する半導体論理素子、または、相補半導体論理素子のいずれかに対応する論理素子のセットを含む論理回路を指す。相補型バイナリ論理回路における定常状態の間、入力または出力における電位は、論理電位と呼ばれる２つの異なる値のみを持つことができ、異なる電位にある一組の半導体論理素子内のノード間に導電経路が存在しないため、定常状態での低消費電力が可能になる。
【０００３】
さらに、相補型バイナリ論理では、他の論理素子の入力に接続された論理素子の出力を有する論理素子のネットワークを確立することのみが可能であり、論理素子の入力／出力は、ネットワーク全体で同じである２つの異なる電位でのみバイアスされる。
【０００４】
論理という用語は、半導体論理素子および半導体論理素子を含む論理回路をアナログ調整素子／回路から分離することに留意することが重要である。本願明細書では、バイナリ論理、相補論理、および論理という用語は、本願明細書では、他の論理型は検討されていないので、一般に相補バイナリ論理を指す文脈で使用されることにも留意すべきである。さらに、本願明細書では、相補型金属酸化膜半導体（ＣＭＯＳ）論理は、より広く、より正確な範囲のために、従来型相補型導体絶縁体半導体（ＣＣＩＳ）論理と呼ばれる。同様に、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、導体絶縁体半導体電界効果トランジスタ（ＣＩＳＦＥＴ）と呼ばれる。従来のＣＣＩＳ論理は、２つの逆の型のエンハンスメントモードＣＩＳＦＥＴに基づいている。
【０００５】
図２は、２つの対向型エンハンスメントモードＣＩＳＦＥＴの概略レイアウトを示す。そして、図１は、図２の破線２７１に沿った２つの対向型エンハンスメントモードＣＩＳＦＥＴの概略断面図を示している。図１および図２のバックスラッシュ線は第１導電型を指し、スラッシュ線は第２導電型を指す。２つの異なる導電型は、ｐ型とｎ型を指すが、どちらをアレンジするかは関係ない。
【０００６】
左側のＣＩＳＦＥＴは、ソースに対応する第１導電型ソースドーピング１１１、ドレインおよび出力に対応する第１導電型ドレインドーピング１１３、ゲートおよび出力に対応する外部ゲート１２５、外部ゲートを取り囲むゲート絶縁材料１６１の層（ゲートコンタクトの位置を除く）、第２導電型バックゲートドーピング１４７、および、バックゲートドーピング１４７に対する第２導電型コンタクトドーピング１１７を含む。右側のＣＩＳＦＥＴは、ソースに対応する第２導電型ソースドーピング１１２、ドレインおよび出力に対応する第２導電型ドレインドーピング１１４、ゲートおよび入力に対応する外部ゲート１２６、外部ゲートを取り囲むゲート絶縁材料層１６１（ゲートコンタクトの位置を除く）、第１導電型バックゲートドーピング１４８、および、バックゲートドーピング１４８に対する第１導電型コンタクトドーピング１１８を含む。ＣＩＳＦＥＴとコンタクトドーピングの両方は、絶縁体トレンチ１６２によって囲まれている。ＣＩＳＦＥＴの下には、いずれかの導電型の半導体基板１００がある。
【０００７】
バックゲートドーピングは、補助ゲートノードと呼ばれる別個のノードに接続することができ、補助ゲートノード上の電位は、対応するＣＩＳＦＥＴの閾値電圧を調整するために使用することができる。ＣＩＳＦＥＴのバックゲートドーピングが半導体基板と同じ導電型である場合、補助ゲートノードはこの型のすべてのＣＩＳＦＥＴに共通である。ＣＩＳＦＥＴのバックゲートドーピングが基板とは反対の導電型の場合、この型のＣＩＳＦＥＴは個々の補助ゲートノードを有する。ＣＩＳＦＥＴの下に絶縁体層を組み込むことによって、および、この絶縁体層に達する十分に深いトレンチを組み込むことによって、両方の型のＣＩＳＦＥＴに対して個々の補助ゲートノードを有することが可能であるが、これはコストを増大させる。他の選択肢は、同じ導電型のバックゲートドーピングから基板を分離するために使用することができる基板とは反対のドーピング型の適切なウェルドーピングを提供することである。バックゲートドーピングは、対応するＣＩＳＦＥＴのソースにも接続することができるが、この場合、閾値電圧を調整する能力は失われる。ソース、入力、および出力を含む右側の第２型のＣＩＳＦＥＴは、ソース、入力、および出力を含む従来の半導体論理素子に対応する。同様に、ソース、入力、および出力を含む左側の第１型のＣＩＳＦＥＴは、前述のソース、入力、および出力を有する従来の相補型半導体論理素子に対応する。従来の半導体論理素子および従来の相補型半導体論理素子は、論理演算を実行することができる従来の相補型バイナリ論理の実現を可能にする。その結果、前記２つの反対型のＣＩＳＦＥＴは、論理演算を実行することができる従来のＣＣＩＳ論理の実現を可能にする。
【０００８】
従来のＣＣＩＳ論理では、従来の半導体論理素子および従来の相補型半導体論理素子の組において、従来の半導体論理素子の第２導電型ソースが第１論理電位に接続され、従来の相補型半導体論理素子における第１導電型ソースが第２論理電位に接続され、ゲート１２６は入力として機能し、ドレイン１１４は従来の半導体論理素子の出力として機能し、従来の相補型半導体論理素子において、ゲート１２５は入力としておよびドレイン１１３は出力として機能し、そして、従来型の半導体論理素子および相補型半導体論理素子の入力および出力は、第１論理電位または第２論理電位でのみ定常状態の間にあり得るのが一般的なアレンジである。さらに、従来の半導体論理素子では、ソースとドレインとを接続するチャネルは、
−  ソースおよび入力が第１論理電位にあるときには非導電性であり、
−  ソースが第１論理電位にあり入力が第２論理電位にあるときは導電性である。
同様に、従来の相補型半導体論理素子では、ソースとドレインとを接続するチャネルは、
−  ソースと入力が第２論理電位にあるときは非導電性であり、
−  ソースが第２論理電位にあり、入力が第２論理電位にあるときは導電性である。
前述の従来のＣＣＩＳ論理では、論理演算を実行するために前記共通のアレンジが利用されている。従来のＣＣＩＳ論理における前述のアレンジの重要な動作上の特徴は、入力が従来の半導体論理素子の、または従来の相補型半導体論理素子のソースと同じ論理電位にあるとき、出力はいずれの論理電位（第１論理電位または第２論理電位）にもなり得ることである。すなわち、入力は出力を制御しない。一方、入力とソースが異なる論理電位にあるとき、出力はソースと同じ論理電位に設定される、すなわち入力は出力上の論理電位を決定する。
【０００９】
従来のＣＣＩＳ論理の優れた独自の利点は、消費電力が非常に少ないことある。これは、定常状態にある従来のＣＣＩＳ論理回路の一部において異なる電位にある２つのノード間に導電性電流経路が存在しないという事実によるものである。すなわち、定常状態中の電力消費は漏洩のみによるものである。これは、他の公表されている半導体論理アレンジメントには当てはまらない。従来のＣＣＩＳ論理の大きな利点はまた、対応する従来の半導体論理素子および従来の相補型半導体論理素子が、非常に小さな面積しか消費せず、したがって多くの回路を小さな面積に詰め込むことができ、低コストになることである。従来のＣＣＩＳ論理のもう１つの大きな利点は、導電段階ではチャネルが可動電荷キャリアの反転層に対応することである。つまり、チャネルに大量の電荷を詰め込むことができ、高速動作が可能になる。低消費電力、低コスト、および高速動作に加えて、従来のＣＣＩＳ論理は、しかしながら、未公開の特許出願ＰＣＴ／ＦＩ２０１６／０５００１４に記載されている多数の問題も有している。この特許出願は、本願明細書に参照として含まれる。特に、従来の相補型半導体論理素子と同様に従来の半導体論理素子の問題は、単一の欠陥は、少なくとも２つの論理ライン（入力に接続されている１つの論理ラインと出力に接続されているもう一方の論理ライン）の間で永久的な導電性経路の形成をもたらす可能性があり、少なくとも２つの論理ラインを同時に破損しているということである。
【００１０】
従来の半導体論理素子および従来の相補型半導体論理素子を、接合電界効果トランジスタ（ＪＦＥＴ）および／または金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）に基づいて実現するためのＣＩＳＦＥＴ以外のあまり有益でない方法もあることに留意する。これは、ＰＣＴ／ＦＩ２０１６／０５００１４に記載の通りである。ＭＥＳＦＥＴは、本願明細書において以降、導体半導体電界効果トランジスタ（ＣＳＦＥＴ）と呼ばれる。
【００１１】
特許出願ＰＣＴ／ＦＩ２０１６／０５００１４には、相補論理を実現するための代替方法が記載されている。特にこの特許出願では、従来の半導体論理素子に取って代わることができる新規な半導体論理素子を作り出す方法、ならびに従来の相補型半導体論理素子に取って代わることができる新しい相補型半導体論理素子を作り出す方法について述べている。新規な半導体論理素子ならびに新規な相補型半導体論理素子の利点は、単一の欠陥が、（一方の論理線が入力に接続され、他方の論理線が他方に接続される）２つの論理線の間に永久的な導電経路を形成するという結果にならないことである。
【００１２】
新規な半導体論理素子は、第１電界効果トランジスタ（ＦＥＴ）と第２ＦＥＴとを含み、新規な相補型半導体論理素子は、相補型の第１ＦＥＴと相補型の第２ＦＥＴとを含む。新規な半導体論理素子において、入力は第１ＦＥＴのゲートに対応し、出力は第２ＦＥＴのドレインに対応する。さらに、第１ＦＥＴのドレインならびに第２ＦＥＴのゲートに対応する内部ノードがある。新規な相補形半導体論理素子では、入力は相補形の第１ＦＥＴのゲートに対応し、出力は相補形の第２ＦＥＴのドレインに対応する。さらに、相補型の第１ＦＥＴのドレインおよび相補型の第２ＦＥＴのゲートに対応する内部ノードがある。さらに、新規の半導体論理素子においても新規の相補型半導体論理素子においても、入力と内部ノードとの間の「引きずり」コンデンサを利用することが有利である。さらなる詳細については、参照として本願明細書に参照として開示されている前述の特許出願ＰＣＴ／ＦＩ２０１６／０５００１４を参照のこと。
【００１３】
ＰＣＴ／ＦＩ２０１６／０５００１４による半導体論理素子が、空乏モード第２ＦＥＴを含み、第２ＦＥＴのゲートとソースとの間にｐｎおよび／またはショットキー接合が存在する場合、入力が第１の入力論理電位から第２の入力論理電位にするようにされるとき、半導体論理の内部ノードは、入力がクランプ開始電位に達すると、第１の出力論理電位にクランプされる。入力がクランプ開始電位から第２入力論理電位にされた結果は、最終結果、すなわち、内部ノードが第２ＦＥＴのソースがバイアスされる第１出力論理電位にほぼ安定した後に第２ＦＥＴのチャネルがどの程度導電性になるかには影響しない。これは、内部ノードのクランプがスイッチングの間に不要な電流を発生させ、それが出力に接続されている論理ラインの充電をスピードアップするのではなく、対応する回路のスイッチング関連電力消費を増加させるだけであることを意味する。第２チャネルの導電率に加えて、第２出力論理電位から第１出力論理電位への出力の充電速度は、第１出力論理電位および第２出力論理電位の間の電位差だけでなく、出力に取り付けられる配線の抵抗および静電容量にも依存する。
【００１４】
したがって、ＰＣＴ／ＦＩ２０１６／０５００１４による半導体論理素子が、第２ＦＥＴのゲートとソースとの間にｐｎ接合および／またはショットキー接合が存在する空乏モード第２ＦＥＴを含む場合、内部ノードの第１出力論理電位へのクランプは、速度を改善することなく前記半導体論理素子のスイッチング関連の電力消費を増加させる。さらに、半導体論理素子の出力に接続された論理線は、他の半導体論理素子および相補型半導体論理素子のいくつかの入力に接続されてもよく、そこでクランプも行われてもよい。したがって、第２チャネルは、実質的なクランプ関連容量性負荷を充電する可能性があり、これは、クランプにより第２チャネル内の電流がかなり増大し、それによって回路全体のスイッチング関連電力消費が著しく増大する可能性がある。
【００１５】
ＰＣＴ／ＦＩ２０１６／０５００１４号による半導体論理素子において、第２ＦＥＴが空乏モードまたはエンハンスメントモード電界効果トランジスタであるかどうかという事実とは無関係に、スイッチング中に生じる可能性があるさらなる問題は、短絡電流誘導スイッチング関連電力消費である。それは、論理線がＰＣＴ／ＦＩ２０１６／０５００１４による半導体論理素子の出力とＰＣＴ／ＦＩ２０１６／０５００１４に従った相補型半導体論理素子、従来の相補型半導体論理素子のうちの少なくとも１つの出力とに接続されるときに起こる。この場合、スイッチング中に、異なる電位にバイアスされている２つのノード間（例えば、第２ＦＥＴの第２ソースと相補型の第２ＦＥＴの第２ソースとの間）に導電経路が存在し得る。この短絡スイッチングに関連した電力消費は激しくなる可能性があり、クランピングに起因するスイッチングに関連した電力消費を実質的に超えることさえあり得る。
【００１６】
また、入力に関連する容量を小さくすると、入力に接続されている論理ラインでスイッチング中に流れる電流が小さくなることを理解することも重要である。これは、入力関連の容量を減らすことができるほど、スイッチング関連の電力消費を小さくできることを意味する。
【００１７】
特に、モバイルおよびモノのインターネット（ＩｏＴ）用途では、電池の交換または充電の間の期間を長くするために、半導体ベースの論理のスイッチング関連の電力消費を最小限に抑えることが非常に望ましい。
【発明の概要】
【００１８】
以下では、様々な発明の実施形態のいくつかの態様の基本的な理解を提供するために簡略化された要約を提示する。この要約は本願発明の広範な概要ではない。本願発明のキーとなる要素または重要な要素を特定することも、本願発明の範囲を描写することも意図するものではない。以下の要約は、本願発明の例示的な実施形態のより詳細な説明の前置きとして、本願発明のいくつかの概念を単純化された形で単に提示するものである。
【００１９】
本願発明の目的は、ＰＣＴ／ＦＩ２０１６／０５００１４に記載されている対応する半導体論理素子よりも低いスイッチング関連電力消費を提供する、新規な半導体論理素子および回路を導入することである。
【００２０】
本願発明の他の目的は、従来の相補型論理において従来の半導体論理素子を置き換えることができる新規な半導体論理素子を提供することである。本願発明のさらに別の目的は、従来の相補型論理回路における相補型の従来型半導体論理素子を置き換えることができる新規な相補型半導体論理素子を提供することである。
【００２１】
本願発明の目的は、それぞれの独立形式の請求項よって定義される半導体論理素子によって達成される。
【００２２】
第１態様によれば、以後第１ＦＥＴと呼ぶ第１導電型の電界効果トランジスタと、以後第２ＦＥＴと呼ぶ第２導電型の電界効果トランジスタとを備える半導体論理素子が提供され、半導体回路素子は内部ノードを含み、内部ノードは少なくとも部分的に、第１ＦＥＴのドレインおよび第２ＦＥＴのゲートで形成され、第１ＦＥＴのゲートは以後、半導体論理素子の入力と呼ばれる。ここで、入力は、第１入力論理電位または第２入力論理電位のいずれかに結合されるように構成され、第２ＦＥＴのドレインは半導体論理素子の出力と呼ばれ、第２ＦＥＴのソースは半導体論理素子のソースである。半導体論理素子は、第１ＦＥＴのソースが第１ソース電位にアレンジされているとき、第２ＦＥＴのソースが第１出力論理電位にあり、かつ入力が第１入力論理電位にあるとき、第１ＦＥＴのソースと第１ＦＥＴのドレインとの間に非導電性チャネルが確立され、第２ＦＥＴのソース間にチャネルを生じさせる電位に内部ノードを調整し、第２ＦＥＴのドレインを非導通状態にして、半導体論理素子の出力を第１出力論理電位または第２出力論理電位にすることができるように構成される。ここで、半導体論理素子はさらに、第１ＦＥＴのソースが第１ソース電位にアレンジされるとき、第２ＦＥＴのソースが第１出力論理電位にあり、かつ、入力が第２入力論理電位にあるとき、第１ＦＥＴのソースと第１ＦＥＴのドレインとの間のチャネルは、第２ＦＥＴのソースと第２ＦＥＴのドレインとの間に可動第２導電型電荷キャリアを含む導電チャネルを確立する電位に調整するために、内部ノードを動作可能にする非導電状態にあるようにアレンジされるように構成される。それにより、第２ＦＥＴおよび第２ＦＥＴのドレインは、出力を第１出力論理電位に調整する。
【００２３】
内部ノードは、第１ドレインおよび第２ゲートの少なくとも一部の両方として作用する単一のドープ領域、第１ドレインドーピングおよび第２ゲートのうちの１つを含むことができる。
【００２４】
さらに、第１ＦＥＴ、第２ＦＥＴのうち少なくとも１つは、空乏モード電界効果トランジスタであり得る。あるいは、または、さらに、第１ＦＥＴ、第２ＦＥＴのうちの少なくとも１つは、エンハンスメントモード電界効果トランジスタであり得る。第１ＦＥＴは、接合電界効果トランジスタ、導体絶縁体半導体電界効果トランジスタ、導体半導体電界効果トランジスタのうちの１つであり得る。
【００２５】
第２ＦＥＴは、接合電界効果トランジスタ、導体絶縁体半導体電界効果トランジスタ、導体半導体電界効果トランジスタのうちの１つであり得る。
【００２６】
第１ＦＥＴ、第２ＦＥＴのうち少なくとも１つは、外部ゲートに対応する補助ゲートと、ゲートに対応するバックゲートドーピングとを含み得る空乏モード導体絶縁体半導体電界効果トランジスタとすることができる。第１ＦＥＴが、空乏モード導体絶縁体半導体電界効果トランジスタである場合、第１ＦＥＴの補助ゲートは、バイアスされるように構成されてもよく、その結果、可動第２導電型電荷キャリアの層は、入力が、第１入力論理電位または第２入力論理電位のいずれにバイアスされているかにかかわらず、第１ＦＥＴの外部ゲートの下の絶縁体半導体界面に確立される。可動第２導電型電荷キャリアの前記層が、第１ゲートの一部として動作し、第２導電型バックゲートドーピングの反対側から第１チャネルを制御する。一方、第２ＦＥＴが空乏モード導体絶縁体半導体電界効果トランジスタである場合、第２ＦＥＴの補助ゲートはバイアスされるように構成され、それによって、可動第１導電型電荷キャリアの層が、入力が第１入力論理電位にバイアスされるか第２入力論理電位にバイアスされるかにかかわらず、第２ＦＥＴの外部ゲートの下にある絶縁体半導体界面に確立される。可動第１導電型電荷キャリアの前記層が、第２のゲートの一部として動作し、第１導電型バックゲートドーピングの反対側から第２のチャネルを制御する。
【００２７】
さらに、半導体論理素子が空乏モード導体絶縁体半導体電界効果トランジスタを含む場合、ゲートは外部ゲートとバックゲートドーピングの両方を含むことができる。あるいは、半導体論理素子が空乏モード導体半導体電界効果トランジスタを含む場合、ゲートは、外部ショットキーゲートとバックゲートドーピングの両方を含み得る。最後に、半導体論理素子がフロントゲートドーピングおよびバックゲートドーピングを有する空乏モード接合型電界効果トランジスタを含む場合、ゲートはフロントゲートドーピングおよびバックゲートドーピングの両方を含み得る。
【００２８】
さらに、半導体論理素子が空乏モード導体絶縁体半導体電界効果トランジスタを含む場合、ゲートは外部ゲートまたはバックゲートドーピングのいずれかに対応することができ、ゲートはゲートが位置する側からのみチャネルを制御する。さらに、半導体論理素子が空乏モード導体半導体電界効果トランジスタを含む場合、このゲートは、外部ショットキーゲートまたはバックゲートドーピングのいずれかに対応することができ、ゲートはゲートが位置する側からのみチャネルを制御する。最後に、半導体論理素子が、フロントゲートドーピングおよびバックゲートドーピングを有する空乏モード接合電界効果トランジスタを含む場合、ゲートは、フロントゲートドーピングまたはバックゲートドーピングのいずれかに対応することができ、そのゲートは、ゲートがある側からのみチャネルを制御する。
【００２９】
第２ＦＥＴはエンハンスメントモード導体絶縁体半導体電界効果トランジスタに対応することができ、第２ＦＥＴのゲートは外部ゲートに対応し、第１ＦＥＴは、チャネルを少なくとも両側から閉じ込めるゲートおよび、ゲートがショットキーゲートとバックゲートドーピングに対応する空乏モード導電体半導体電界効果トランジスタを含む空乏モード接合電界効果トランジスタと、可動第２導電型電荷キャリアの層は、前記入力が第１入力論理電位または第２入力論理電位のいずれにバイアスされているか否かの事実に関係なく、第１ＦＥＴの外部ゲートの下の絶縁体半導体界面に確立されるようにバイアスされるように構成された補助ゲートに対応する外部ゲートと、第１ゲートの一部として動作し、第２導電型バックゲートドーピングの反対側から第１チャネルを制御する、可動第２導電型電荷キャリアの前記層とのいずれか１つに対応する可能性がある空乏モード導体絶縁体半導体電界効果トランジスタと、もしくは、外部ゲートおよびバックゲートドーピングに対応するゲートと、のうちの１つに対応することができる。
【００３０】
第１導電型はｐ型であり、第２導電型はｎ型であり得る。
【００３１】
あるいは、第１導電型をｎ型とし、第２導電型をｐ型とすることができる。
【００３２】
さらなる態様によれば、上記で開示した少なくとも１つの半導体論理素子と上記で開示した少なくとも１つの半導体論理素子とを含む論理回路が、提供され得る。
【００３３】
またさらなる態様によれば、上に開示された第１半導体論理素子と、上に開示された第２半導体論理素子とを備える論理回路を提供することができる。ここで、第２半導体論理素子の第１入力論理電位は、第１半導体論理素子の第２入力論理電位に対応し、第２半導体論理素子の第２入力論理電位は、第１半導体論理素子の第１入力論理電位に対応し、第２半導体論理素子の第１出力論理電位は、第１半導体論理素子の第２出力論理電位に対応し、第２半導体論理素子の第２出力論理電位は、第１半導体論理素子の第１出力論理電位に対応する。
【００３４】
論理回路は、以下のようにインバータ構成として動作するように構成することができる。第１半導体論理素子において、第２ソースは第１半導体論理素子の第１出力論理電位に接続されている。第２半導体論理素子において、第２ソースは第１半導体論理素子の第２出力論理電位に接続されている。ここで、第１半導体論理素子および第２半導体論理素子の入力が、インバータ構成の入力として一緒に接続され、第１半導体論理素子および第２半導体論理素子の出力が、インバータ構成の出力として一緒に接続され、インバータ構成の入力は、第１半導体論理素子の第１入力論理電位または第２入力論理電位のいずれかに結合される。ここで、前記インバータ構成の前記入力が前記第１半導体論理素子の前記第１入力論理電位に結合されるとき、前記インバータ構成の前記出力は、前記第１半導体論理素子の前記第２出力論理電位に設定され、前記インバータ構成の前記入力が前記第１半導体論理素子の前記第２入力論理電位に結合されるとき、前記インバータ構成の前記出力は、前記第１半導体論理素子の前記第１出力論理電位に設定される。
【００３５】
第１半導体論理素子の第１入力論理電位は第１半導体論理素子の第１出力論理電位と同じであり得、第１半導体論理素子の第２入力論理電位は第１半導体論理素子の第２出力論理電位と同じであり得る。
【００３６】
さらに、上に開示されたような少なくとも１つの半導体論理素子と、第１導電型電界効果トランジスタに対応する少なくとも１つの相補型半導体論理素子とを含む論理回路が提供され得る。
【００３７】
また、さらなる態様によれば、上記の半導体論理素子と、第１導電型電界効果トランジスタとを備える論理回路を、提供することができる。ここで、この電界効果トランジスタは、第１導電型ソース、第１導電型ドレイン、およびゲートを含み、半導体論理素子において、第２ソースは半導体論理素子の第１出力論理電位に接続され、第１導電型電界効果トランジスタにおいて、そのソースは半導体論理素子の第２出力論理電位に接続される。電界効果トランジスタの第１導電型ドレインと半導体論理素子の出力とは、インバータ構成の出力として互いに接続され、電界効果トランジスタのゲートと半導体論理素子の入力とは、インバータ構造の入力として互いに接続されている。インバータ構成の入力は、半導体論理素子の第１または第２入力論理電位のいずれかに結合されるように構成される。インバータ構成の入力が、半導体論理素子の第１入力論理電位に結合されるとき、可動第１導電型電荷キャリアを含む導電チャネルが、電界効果トランジスタのソースとドレインとの間に、インバータ構成の出力が半導体論理素子の第２出力論理電位に設定されるように確立され、インバータ構成の入力が、半導体論理素子の第２入力論理電位に結合されるとき、第１導電型電界効果トランジスタのチャネルは非導電性であり、インバータ構成の出力を半導体論理素子の第１出力論理電位にする。
【００３８】
論理回路内の電界効果トランジスタは、導体絶縁体半導体電界効果トランジスタ、接合電界効果トランジスタ、導体半導体電界効果トランジスタのうちの１つであり得る。半導体論理素子の第１入力論理電位は、半導体論理素子の第１出力論理電位と同じであり得、半導体論理素子の第２入力論理電位は、半導体論理素子の第２出力論理電位と同じであり得る。
【００３９】
またさらなる態様によれば、上で開示されたような第１および第２論理回路を備えるマルチレベル論理回路を提供することができる。ここで、第１論理回路において、第１論理回路の第１出力論理電位、第１論理回路の第２出力論理電位のうちの少なくとも１つは、第１論理回路の第１および第２入力論理電位に対して第１方向に向かってシフトすることができ、第２論理回路において、第１および第２入力論理電位は、第１論理回路の第１および第２入力論理電位に対して第１方向に向かってシフトすることができる。また、第２論理回路の第１出力論理電位、第２論理回路の第２出力論理電位のうち少なくとも１つは、第２論理回路の第１および第２出力論理電位に対して第１方向に向かってシフトすることができる。
【００４０】
上で開示されたように、第１、第２、および第３論理回路を含むマルチレベル論理回路もまた提供され得る。ここで、第１論理回路において、第１論理回路の第１出力論理電位、第２出力論理電位のうちの少なくとも１つは、第１論理回路の第１および第２入力論理電位に対して第１方向に向かってシフトされることができる。第２論理回路において、第１および第２入力論理電位は、第１論理回路の第１および第２入力論理電位に対して第１方向に向かってシフトされることができる。第２論理回路の第１出力論理電位、第２論理回路の第２出力論理電位のうち少なくとも１つは、第２論理回路の第１および第２入力論理電位に対して、第１方向にシフトすることができる。第３論理回路において、第１および第２入力論理電位は、第２論理回路の第１および第２入力論理電位に対して第１方向に向かってシフトされることができる。そして、第３論理回路の第１出力論理電位、第３論理回路の第２出力論理電位のうち少なくとも１つは、第３論理回路の第１および第２出力論理電位に対して、第１方向にシフトすることができる。
【００４１】
本願明細書では、「備える（ｃｏｍｐｒｉｓｅ）」および「含む（ｉｎｃｌｕｄｅ）」という動詞は、列挙されていない機能の存在を排除も要求もしないオープンな制限として使用されている。従属請求項に記載されている特徴は、他に明示的に述べられていない限り、互いに自由に組み合わせることができる。さらに、この文書全体を通して「１つの（ａ）」または「１つの（ａｎ）」、すなわち単数形を使用することは複数を排除するものではないことを理解するべきである。
【図面の簡単な説明】
【００４２】
【図１】図１は、右側に従来技術の半導体論理素子の、左側に従来技術の相補型半導体論理素子の断面図を示し、両方とも従来のＣＣＩＳ論理に対応する。
【図２】図２は、右側に先行技術の半導体論理素子の、および、左側に先行技術の相補型半導体論理素子の概略レイアウトを示す。
【図３】図３は、半導体論理素子の概略断面図である。
【図４】図４は、図３による半導体論理素子の概略レイアウトを示す。
【図５】図５は、クランプ耐性半導体論理素子の動作電位図である。
【図６】図６は、図５と同じクランプ耐性半導体論理素子の他の動作電位図を示す。
【図７】図７は、図５と同じクランプ耐性半導体論理素子のさらに他の動作電位図を示す。
【図８】図８は、図５のクランプ耐性型半導体論理素子と相補的なクランプ耐性型半導体論理素子の動作電位図を示す。
【図９】図９は、図８と同じクランプ耐性半導体論理素子の他の動作電位図を示す。
【図１０】図１０は、図８と同じクランプ耐性半導体論理素子のさらに他の動作電位図を示す。
【図１１】図１１は、半導体論理素子の概略断面図である。
【図１２】図１２は、図１１による半導体論理素子の概略レイアウトを示す。
【図１３Ａ】図１３Ａは、図１１および図１２に対応する半導体論理素子の可能なバイアス構成を示す。
【図１３Ｂ】図１３Ｂは、図１１および図１２に対応する他の半導体論理素子の可能なバイアス構成を示す。
【図１３Ｃ】図１３Ｃは、図１３Ａおよび図１３Ｂによるインバータ構成を示す。
【図１４】図１４は、半導体論理素子の概略断面図である。
【図１５】図１５は、図１４による半導体論理素子の概略レイアウトを示す。
【図１６Ａ】図１６Ａは、図１４および図１５に対応する半導体論理素子の可能なバイアス構成を示す図である。
【図１６Ｂ】図１６Ｂは、図１４および図１５に対応する他の半導体論理素子の可能なバイアス構成を示す。
【図１６Ｃ】図１６Ｃは、図１６Ａおよび図１６Ｂによるインバータ構成を示す。
【発明を実施するための形態】
【００４３】
下に記載された特定の例は、添付の特許請求の範囲のスコープおよび／または適用性を限定するものとして解釈されるべきではない。以下の説明で提供される例のリストおよびグループは、特に明記しない限り網羅的なものではない。
【００４４】
既に述べたように、本願明細書では、相補型バイナリ論理という用語は、半導体論理素子または相補型半導体論理素子のいずれかに対応する１組の論理素子を含む論理回路を指し、それらはそれぞれ入力および出力を有する。相補型バイナリ論理回路における定常状態の間、
−  入力または出力における電位は、論理電位と呼ばれる２つの異なる値のみを有することができ、
−  異なる電位にある一組の半導体論理素子において、ノード間に導電経路は存在せず、
したがって、低い定常状態電力消費を可能にする。
【００４５】
さらに、相補型バイナリ論理では、他の論理素子の入力に接続された論理素子の出力を有する論理素子のネットワークを確立することのみが可能であり、論理素子の入力／出力は、ネットワーク全体で同じである２つの異なる電位でのみバイアスされる。
【００４６】
論理という用語は、半導体論理素子および半導体論理素子を含む論理回路を、アナログ調整素子／回路から分離することに留意することが重要である。本願明細書において、バイナリ論理、相補論理、および論理という用語は、本願明細書では、他の論理型は検討されていないので、一般に相補バイナリ論理を指す文脈で使用されることにも留意する。
【００４７】
本願発明による半導体論理素子は、第１導電型電界効果トランジスタを含み、ここで、第１導電型はソースおよびドレインの可動多数電荷キャリアを指し、すなわち、ソースおよびドレインは第１導電型である。以下、第１導電型電界効果トランジスタ（ＦＥＴ）を、第１型第１ＦＥＴまたは単に第１ＦＥＴと称する。さらに、半導体論理素子は、以下、第２型の第２ＦＥＴまたは、単に第２ＦＥＴと呼ばれる第２導電型の第２電界効果トランジスタを含む。
【００４８】
以下、第１ＦＥＴの第１導電型のソースを、第１ソースと呼ぶ。第１ソースノードは、第１ソースおよび任意の関連配線を含み、それは任意の配線を介してまたは他の手段を介して第１ソース電位に結合されるように構成される。以下、第１ＦＥＴのゲートを第１ゲートと呼ぶ。第１ゲートノードは、第１ゲートと任意選択の関連配線とを含む。第１ゲートノードは入力ノードまたは単に入力とも呼ばれ、任意の配線を介してまたは他の手段を介して、少なくとも第１入力論理電位または第２入力論理電位に結合されるように構成される。第１ＦＥＴの第１導電型ドレインを、以下、第１ドレインと呼ぶ。第１ＦＥＴのチャネルは、以下、第１チャネルと呼ばれ、第１導電型の移動電荷キャリアを搬送することができる。
【００４９】
第２ＦＥＴの第２導電型のソースを、以下、第２ソースと呼ぶ。第２ソースノードは、第２ソースおよび任意選択の関連配線を含み、配線を介してまたは他の手段を介して第１出力論理電位に結合されるように構成され得る。以下、第２ＦＥＴのゲートを第２ゲートという。第２ＦＥＴの第２導電型のドレインを、以下、第２ドレインと呼ぶ。第２ドレインノードは、第２ドレインと任意選択の関連配線とを含む。第２ドレインノードはまた、出力ノードまたは単に出力とも呼ばれる。出力電位とは、出力ノードの電位をいう。第２ＦＥＴのチャネルは、以下、第２チャネルと呼ばれ、可動第２導電型の電荷キャリアを搬送することができる。
【００５０】
第１ドレインと第２ゲートは実体として電気的に一緒に接続されており、これを以下、内部ノードと呼ぶ。内部ノードという名称は、発明された半導体論理素子の他のノードの場合とは異なり、このノードへの外部接続がないという事実に由来する。第１ドレインと第２ゲートが半導体材料の内部で電気的に接続されていない場合には、配線を用いてそれらを単一のものとして互いに接続する。第１ドレインと第２ゲートが単一のものとして半導体材料の内部で互いに電気的に接続されている場合、配線はそれらを互いに接続するのに必要とされない。内部ノード電位という用語は、内部ノードの電位を指す。  
【００５１】
入力が第１入力論理電位にあるとき、第１チャネルは非導電性であり、内部ノードは、第２ソース／ドレインが第１または第２出力論理電位にバイアスされるかどうかに関係なく第２チャネルを非導電性にする電位に調整される。第２ドレインおよび／またはソースが、第１または第２出力論理電位のいずれかに（状態間の遷移が考慮されない場合）バイアスされるので、（遷移が考慮されない場合）入力が第１の入力論理電位にあるとき第２ソースと第２ドレインとの間に導電経路はない。これは、第２ソースノードが第１出力論理電位にあるとき、出力は、第１出力論理電位または第２出力論理電位にあることができる、すなわち、入力は出力電位を制御できないことを意味する。一方、入力が第２入力論理電位にあるとき、第１チャネルも非導電性であるが、第２ソースノードが第１出力論理電位に接続されるとき、内部ノードは第２チャネルを導電性にする電位に調整される。その結果、出力は第１出力論理電位に設定される。
【００５２】
前述の半導体論理素子は、以下、入力容量最小化半導体論理素子と呼ばれ、その際立った特徴は、
−  入力が第１入力論理電位または第２入力論理電位にあるとき、第１チャネルは非導電性であること、
−  入力が第１入力論理電位にあるとき、第２チャネルは非導電性であること、
−  入力が第２入力論理電位にあるとき、第２チャネルは導電性であること
である。
【００５３】
入力容量最小化半導体論理素子と相補的な半導体論理素子は、後で、入力容量最小化相補型半導体論理素子と呼ばれる。
【００５４】
導電性チャネルという用語は、チャネルが、チャネルを構成するＦＥＴに対応するソース／ドレインの多数キャリアと同じ種類のものであるモバイル電荷キャリアを含む場合の状況を指す。非導電という用語は、チャネルを構成するＦＥＴに対応するソース／ドレインの多数キャリアと同じ型の移動性電荷キャリアをチャネルが本質的に含まないときの状況を指す。たとえチャネルが非導電性であっても、異なる非導電性チャネル状態を、導電性の低いまたはより導電性の高い期間と比較することができる。これは、チャネル内にまだいくらかの量の移動電荷キャリアが存在するためである。第１非導電状態ではあるが、移動電荷キャリアの１０億分の１の部分がチャネル内に存在し、第２非導電状態にある。チャネルに存在する移動電荷キャリアの１兆分の１の部分がある。それでも、第１非導電状態は第２非導電状態よりも導電性が高いと言える。同様に、第２非導電状態は第１非導電状態よりも導電性が低いと言える。
【００５５】
以下、期間クランプ耐性半導体論理素子を追従半導体論理素子と呼ぶ。第１導電型の電界効果トランジスタを含む半導体論理素子を、以下、第１ＦＥＴと呼び、第２導電型の空乏型電界効果トランジスタを、以下、第２ＦＥＴと呼ぶ。ここで、半導体論理素子は内部ノードを含み、内部ノードは少なくとも部分的に、第１ＦＥＴのドレインおよび第２ＦＥＴのゲートで形成され、第１ＦＥＴのゲートは、以後、半導体論理素子の入力と呼ばれる。ここで、入力は、第１入力論理電位または第２入力論理電位のいずれかに結合されるように構成され、第２ＦＥＴのドレインは、半導体論理素子の出力と呼ばれる。第２ＦＥＴのソースは半導体論理素子のソースである。ここで、この半導体論理素子は、第１ＦＥＴのソースが第１ソース電位にアレンジされるとき、第２ＦＥＴのソースが第１出力論理電位にあるとき、入力が第１入力論理電位にあるとき、内部ノードは第２ＦＥＴのソースと第２ＦＥＴのドレインとの間のチャネルを、非導通状態にする電位にあり、したがって、半導体論理素子の出力を、第１出力論理電位または第２出力論理電位にすることができるように構成され、半導体論理素子は、第１ＦＥＴのソースが第１ソース電位にアレンジされるとき、および、第２ＦＥＴのソースが第１出力論理電位にあるとき、および、入力が第２入力論理電位にあるとき、第１ＦＥＴのソースと第１ＦＥＴのドレインとの間のチャネルが、第２ＦＥＴのソースと第２ＦＥＴのドレインとの間で可動第２導電型電荷キャリアを含む導電チャネルを確立する電位に調整するために、内部ノードを動作可能にする非導電状態にあるようにアレンジされ、それによって出力を第１出力論理電位に調整するようにさらに構成される。ここで、内部ノードが調整される電位は、第２ゲートを、第２ＦＥＴのソースに対して逆バイアスさせるように調整される。
【００５６】
さらに、クランプ耐性半導体論理素子において、内部ノードは、第１ドレインおよび第２ゲートの少なくとも一部の両方として作用する単一のドープ領域、第１ドレインドーピング、および、第２ゲートのうちの１つを含むことができる。クランプ耐性半導体論理素子において、第１ＦＥＴは空乏モード電界効果トランジスタであり得る。有益なことに、クランプ耐性半導体論理素子において、第１ソース電位と第１入力論理電位との間の電位差は、第１入力論理電位と第２入力論理電位との間の電位差よりも大きい。さらに、クランピング耐性半導体論理素子において、第１ＦＥＴはエンハンスメント型電界効果トランジスタであることができる。クランプ耐性半導体論理素子において、第１ＦＥＴは、接合電界効果トランジスタ、導体絶縁体半導体電界効果トランジスタ、導体半導体電界効果トランジスタのうちの１つであることができる。さらに、クランプ耐性半導体論理素子において、第２ＦＥＴは、接合電界効果トランジスタ、導体絶縁体半導体電界効果トランジスタ、導体半導体電界効果トランジスタのうちの１つであることができる。
【００５７】
クランプ耐性半導体論理素子と相補型半導体論理素子は、以降、でクランプ耐性相補型半導体論理素子と呼ばれる。
【００５８】
以下、短絡電流緩和半導体論理素子という用語を、追従半導体論理素子という。半導体論理素子は、
−  以下で第１ＦＥＴと呼ぶ、適切な第１補助ゲート電位にバイアスされた第１補助ゲートノードが存在する、第１導電型の電界効果トランジスタと、
−  以下で第２ＦＥＴと呼ぶ、第２導電型の電界効果トランジスタと、
を備える。半導体論理素子は内部ノードを含み、内部ノードは、少なくとも部分的に第１ＦＥＴのドレインおよび第２ＦＥＴのゲートで形成され、ここで、第１ＦＥＴのゲートは、以後、半導体論理素子の入力と呼ばれ、ここで、入力は、第１入力論理電位または第２入力論理電位のいずれかに結合されるように構成され、第２ＦＥＴのドレインは、半導体論理素子の出力と呼ばれる。ここで、第２ＦＥＴのソースは半導体論理素子のソースであり、ここで、半導体論理素子は、第１ＦＥＴのソースが第１ソース電位にアレンジされているとき、および、第２ＦＥＴのソースが第１出力論理電位にあるとき、および、その入力が第１入力論理電位にあるとき、内部ノードは、第２ＦＥＴのソースとドレインとの間にチャネルを生じさせる電位にあり、第２ＦＥＴのドレインは非導通状態にあり、したがって、半導体論理素子の出力を、第１出力論理電位または第２出力論理電位にすることを可能にするように構成され、ここで、この半導体論理素子は、第１ＦＥＴのソースは第１ソース電位にアレンジされるとき、および、第２ＦＥＴのソースが第１出力論理電位にあるとき、および、入力が第２入力論理電位にあるとき、第１ＦＥＴのソースと第１ＦＥＴのドレインとの間のチャネルは、内部ノードが、第２ＦＥＴのソースと第２ＦＥＴのドレインとの間に可動第２導電型電荷キャリアを含む導電性チャネルを確立する電位に調整することを可能にする非導通状態になるようにアレンジされ、導電チャネルを確立する電位に調整することを可能にし、内部ノードの電位の調整は、第１補助ゲート誘発するクランプによって引き起こされるように更に構成される。
【００５９】
さらに、短絡電流緩和半導体論理素子において、内部ノードは、第１のドレインおよび、第２のゲートの少なくとも一部、の両方として作用する単一のドープ領域、第１のドレインドーピングおよび第２のゲートのうちの１つを含むことができる。短絡電流緩和半導体論理素子において、第１ＦＥＴは空乏モード電界効果トランジスタであり得る。さらに、短絡電流緩和半導体論理素子において、第１ＦＥＴはエンハンスメント型電界効果トランジスタであってもよい。短絡電流緩和半導体論理素子において、第２ＦＥＴは空乏モード電界効果トランジスタであり得る。さらに、短絡電流緩和半導体論理素子において、第２ＦＥＴはエンハンスメントモード電界効果トランジスタであり得る。短絡電流緩和半導体論理素子において、第１ＦＥＴは、接合電界効果トランジスタ、導体絶縁体半導体電界効果トランジスタ、導体半導体電界効果トランジスタのうちの１つであり得る。さらに、短絡電流緩和半導体論理素子において、第２ＦＥＴは、接合電界効果トランジスタ、導体絶縁体半導体電界効果トランジスタ、導体半導体電界効果トランジスタのうちの１つであり得る。
【００６０】
短絡電流緩和半導体論理素子と相補的な半導体論理素子は、後で、短絡電流緩和相補型半導体論理素子と呼ばれる。
【００６１】
以下、ＰＣＴ／ＦＩ２０１６／０５００１４による半導体論理素子という用語を、以下の説明では半導体論理素子と呼ぶ。以下では、第１ＦＥＴと呼ばれる第１導電型の電界効果トランジスタと、以下では第２ＦＥＴと呼ばれる第２導電型の電界効果トランジスタとを含む半導体論理素子が、提供される。ここで、この半導体論理素子は内部ノードを含み、内部ノードは少なくとも部分的に第１ＦＥＴのドレインおよび第２ＦＥＴのゲートで形成される。ここで、第１ＦＥＴのゲートは、以降、半導体論理素子の入力と呼ばれ、この入力は、第１入力論理電位または第２入力論理電位のいずれかに結合されるように構成される。第２ＦＥＴのドレインは、半導体論理素子の出力と呼ばれ、第２ＦＥＴのソースは半導体論理素子のソースである。ここで、半導体論理素子は、第１ＦＥＴのソースが第１ソース電位にアレンジされるとき、および、第１ＦＥＴのソースが第１ソース電位にあるとき、および、入力が第１入力論理電位にあるとき、可動第１導電型電荷キャリアを含む導電チャネルが、第１ＦＥＴのソースと第１ＦＥＴのドレインとの間に確立され、内部ノードを第１ソース電位に調整し、それにより、第２ＦＥＴのソースと第２ＦＥＴのドレインとの間のチャネルを非導電状態にして、半導体論理素子の出力を第１出力論理電位または第２出力論理電位にすることができるように構成される。ここで、半導体論理素子は、第１ＦＥＴのソースが第１ソース電位にアレンジされるとき、および、第２ＦＥＴのソースが第１出力論理電位に配置されているとき、および、入力が第２入力論理電位にあるとき、第１ＦＥＴのソースと第１ＦＥＴのドレインとの間のチャネルが、内部ノードを、第２ＦＥＴのソースと第２ＦＥＴのドレインとの間の可動第２導電型の電荷キャリアを含む導電チャネルを確立する電位に調整することを可能にする非導通状態にあるようにアレンジされ、それによって出力を第１出力論理電位に調整するように、さらに構成される。内部ノードは、第１のドレインおよび第２のゲートの少なくとも一部の両方として作用する単一のドープ領域、第１のドレインドーピングおよび第２のゲートのうちの１つを含むことができる。さらに、第１ＦＥＴ、第２ＦＥＴのうちの少なくとも１つは、空乏モード電界効果トランジスタであり得る。あるいは、または、さらに、第１ＦＥＴ、第２ＦＥＴのうちの少なくとも１つは、エンハンスメントモード電界効果トランジスタであり得る。第１ＦＥＴは、接合電界効果トランジスタ、導体絶縁体半導体電界効果トランジスタ、導体半導体電界効果トランジスタのうちの１つであり得る。第２のＦＥＴは、接合電界効果トランジスタ、導体絶縁体半導体電界効果トランジスタ、導体半導体電界効果トランジスタ・・のうちの１つであり得る。ＰＣＴ／ＦＩ２０１６／０５００１４にしたがう半導体論理素子のこの説明は、ＰＣＴ／ＦＩ２０１６／０５００１４にも見出すことができる。
【００６２】
本願発明の目的は、ＰＣＴ／ＦＩ２０１６／０５００１４にしたがい、半導体論理素子のスイッチング関連の電力消費を減少させることである。これは、
−  クランピングに起因するスイッチング関連電力消費を低減または除去することによって、
−  短絡電流に起因するスイッチング関連電力消費を低減または除去することによって、−  入力容量を減らすことによって、のうちの少なくとも１つによって
実行できる。
【００６３】
ＰＣＴ／ＦＩ２０１６／０５００１４にしたがう、空乏モード第２ＦＥＴを備える半導体論理素子において第２のソースと第２のゲートの間にＰＮ接合やショットキー接合があり、入力が第２の入力論理電位に接続されているとき、内部ノードは、第１出力論理電位にクランプされる。このクランピングは、第２チャネルの導電性を高めない寄生電流を生じることになる。この寄生電流の流れは、対応する論理回路のスイッチング関連の電力消費を増加させ、それにより電池寿命を減少させる。これは、多くの電池式モバイルおよびモノのインターネット（ＩｏＴ）用途において基本的に重要である。
【００６４】
さらに、ＰＣＴ／ＦＩ２０１６／０５００１４による半導体論理素子では、スイッチング中に、第２ＦＥＴの第２ソースとＰＣＴ／ＦＩ２０１６／０５００１４にしたがう相補型半導体論理素子に対応する第２ＦＥＴの第２ソース、従来の相補型論理素子のソースのうちの少なくとも１つとの間に短絡電流が流れる可能性がある。この短絡電流の流れは、対応する論理回路のスイッチング関連の電力消費を増加させ、それにより電池寿命を減少させる。これは多くの電池駆動モバイルおよびＩｏＴ用途において基本的に重要である。
【００６５】
さらに、ＰＣＴ／ＦＩ２０１６／０５００１４号による半導体論理素子では、入力容量は比較的大きくなる可能性があり、その結果、入力に接続されている論理線に比較的大きな電流が流れる。比較的大きな電流の流れは比較的大きな電力消費をもたらし、したがって電池寿命を減少させる。これは、多くの電池駆動のモバイルおよびＩｏＴ用途において基本的に重要である。
【００６６】
第２ソースと第２ゲートとの間にｐｎおよび／またはショットキー接合が存在する空乏モード第２ＦＥＴを含むクランプ耐性半導体論理素子において、第２ソースの第１出力論理電位での内部ノードのクランプは、内部ノードが、第２ソースに対して第２ゲートを逆バイアスさせる電位に調整することを可能にすることによって、入力が第２入力論理電位に接続されるとき、防止され得る。これは、入力内ならびに、第２ソースと、第２チャネルの導電性を高めない第２ゲートとの間の寄生電流を除去することができることを意味する。このようにして、半導体論理素子のスイッチング関連の電力消費を低減することができる。これは、バッテリ駆動のモバイル機器およびＩｏＴ機器において特に重要である。
【００６７】
空乏モード第２ＦＥＴを備えるクランプ耐性半導体論理素子において、第２ソースと第２ゲートとの間にｐｎおよび／またはショットキー接合があり、第２ゲートと第２ソースとの間に逆バイアス接合をもたらす電位への内部ノードの調整は、入力が第２入力電位にあるときの半導体材料内部に形成される電位バリアを介して確立される。前記電位は、通常、第１ドレインと第１ソースとの間の完全に空乏化された半導体材料内に形成することができる（この電位バリアは、通常、第１チャネル内に位置する）。ここで、内部ノードによって熱的に生成され収集された第１導電型移動電荷キャリアは、入力が第２出力論理電位にあるときに前記電位バリアを越えて第１ソースへ第１ドレインから熱放出される。あるいは、
−  第１チャネルに対応し、適切にドープされた第１導電型のチャネルドーピング、
−  第１ゲートと第１チャネルドーピングとの間にｐｎおよび／またはショットキー接合を有する第１ゲート、
−  第１補助ゲートと第１チャネルドーピングとの間にｐｎおよび／またはショットキー接合を有する第１補助ゲート、
−  第１ドレインに（好ましくは）電気的に接続されている第１補助ゲート、および、
−  内部ノードによって熱的に生成および収集される第１導電型の移動電荷キャリア
よりも多く、内部ノードによって熱的に生成および収集される第２導電型の移動電荷キャリアが存在する場合、前記電位バリアは、（好ましくは内部ノードの一部である）第１補助ゲートと第１ゲートとの間の通常完全に空乏化された第１チャネルドーピングの内側に形成される。ここで、入力が第２入力論理電位にあるとき、第２導電型の移動電荷キャリアが、第１補助ゲートから、前記電位バリアを越えて、第１ゲートに熱放出される。定常状態の間、内部ノードは、前記電位バリアの影響により特定の電位に調整される。さらに、前記電位バリアの大きさ、したがって前記一定の電位の大きさは、第１ＦＥＴおよび第２ＦＥＴを形成する半導体材料の温度およびバンドギャップによって主に定義される。
【００６８】
クランプ耐性半導体論理素子は、
−  内部ノードが第２ソースにおける第１出力論理電位にクランプされるのを防止することによって、および／または、
−  短絡電流によるスイッチング関連の電力消費を防止または低減することによって、
対応する半導体論理回路のスイッチング関連の電力消費を低減する。
【００６９】
クランプ耐性半導体論理素子において、第２ＦＥＴが補助ゲートノード（すなわち、第２補助ゲートノード）を含み、第２補助ゲートと第２ソース（第１出力論理電位にバイアス）との間にｐｎおよび／またはショットキー接合がある場合、第１補助ゲートノードは、定常状態の間、第２補助ゲートノードと他のノードとの間に、全体の電力消費を著しく増加させるような大きな電流が流れないようにバイアスされるべきであることに留意する。通常、この前提条件は、前述の第２補助ゲート  が、順バイアスの大きさが第２ＦＥＴを形成する半導体材料のバンドギャップ、および動作温度が、低電力動作を可能にするのでなければ、第２ソースに関して逆バイアスされるべきであることを必要とする。
【００７０】
特に、クランピング耐性の半導体論理素子において、第２ＦＥＴが、
−  第２チャネルに対応する第２導電型チャネルドーピング、
−  第２ゲートと第２チャネルとの間にｐｎおよび／またはショットキー接合を有する第２ゲート、および、
−  第２補助ゲートと第２チャネルとの間にｐｎ接合および／またはショットキー接合
を有する第２補助ゲートノードを含む場合、定常状態の間、第２補助ゲートノードと第２ゲートとの間の電流が、入力が第１入力論理電位にあるときに、適切な第２補助ゲート電位が利用されない限り、完全に空乏化された第２チャネルを横切って流れる。典型的には、これは、入力が第１入力論理電位にあるときに第２補助ゲートノードと第２ゲートとの間に電流が流れるのを防ぐために、第２補助ゲートノードを第２ソースに対して十分に大きな逆バイアスでバイアスする必要があることを意味する（例えば、第２ＦＥＴがサーキュラ接合電界効果トランジスタである場合、バイアスされたフロントゲートドーピングとバイアスされたバックゲートドーピングとの間の電流の流れは、空乏化された第２チャネルに位置する十分に小さい電位バリアを越えて起こり得る）。しかし、第２ソースに対する第２補助ゲートノードの逆バイアスは、入力が第２入力論理電位にあるときに第２チャネルが導通しないほど大きくてはいけない。
【００７１】
第１ＦＥＴおよび第２ＦＥＴの適切な動作は、ノードの適切なバイアスによってもたらされるだけではなく、しかし、また、トランジスタを適切に設計することによっても、（例えば、第１および第２ＦＥＴ内の半導体材料の適切なチャネルドーピングおよび／またはバンドギャップを用いて）もたらされることに留意することが重要である。
【００７２】
クランピング耐性半導体論理素子において、第２ＦＥＴが、外部ゲートにのみ対応する補助ゲートノードを備える場合、その補助ゲートは、第２ソースに関して逆バイアスまたは順バイアスのいずれかであり得る。両方の場合において、しかしながら、第２ＦＥＴが空乏モード電界効果トランジスタのままである（すなわち、ゲートとソースが同じ電位にあるとき、チャネルは導電性である）こと、入力が第１入力論理電位にあるとき第２チャネルは非導通であり、入力が第２入力論理電位にあるとき第２チャネルは導通であることが要求される。
【００７３】
クランプ耐性半導体論理素子において、−外部ゲートにのみ対応する第２補助ゲートノードがある、
−  第２ゲートと第２補助ゲートとの間には、第２チャネルに対応し、第２ゲートとのｐｎ接合および／またはショットキー接合を有する第２導電型ドーピングがある、
−  第２ゲートと、外部ゲート（第２補助ゲートに対応する外部ゲート）の直下の半導体界面に位置する半導体材料の内側の位置との間に第１導電型電荷キャリアのための導電経路がある、
場合、可動第１導電型電荷キャリアの層が、第２補助ゲートが第２ソースに関して、（外部ゲートと半導体材料との間の絶縁体層が中性であると仮定する）第２ゲートよりもある量だけ逆バイアスされているとき、外部ゲート（すなわち第２補助ゲート）の下にある絶縁体半導体界面に確立されることに留意する。そして、可動第１導電型の電荷キャリアの前記層は、第２ゲートと同じ電位にあり、第２ゲートの一部として動作する。特に、第２チャネルドーピングが十分に大きければ、第２ＦＥＴは、第２ゲートの一部として機能する可動第１導電型電荷キャリアの前記層にもかかわらず、空乏モード電界効果トランジスタとなる。すなわち、第２ＦＥＴは、任意の第２補助ゲート電位の下で空乏モードトランジスタとなる。さらに、第２補助ゲートを適切にバイアスすると、入力が第１または第２入力論理電位のどちらであったかの事実に関係なく、可動第１導電型電荷キャリア層が存在することになり、これは好ましい動作方法である。第２チャネルドーピングが十分に大きくなく、第１導電型の移動電荷キャリアの前記層が存在するときに第２ＦＥＴが空乏モード電界効果トランジスタではない場合、入力が第１または第２論理電位にあるときに前記層が存在しないように、第２補助ゲートをバイアスするべきである。
【００７４】
クランプ耐性半導体論理素子において、
−  外部ゲートにのみ対応する第２補助ゲートノードがある、
−  第２ゲートと第２補助ゲートとの間には、第２チャネルに対応し、第２ゲートとのｐｎ接合および／またはショットキー接合を有する第２導電型ドーピングがある、
−  第２ゲートと、外部ゲート（すなわち第２補助ゲート）の直下に位置する半導体材料の内側の位置との間には、第１導電型の電荷キャリアのための導電経路はない、
場合、可動第１導電型電荷キャリアの層は、入力が第１入力論理電位にあり、かつ外部ゲートが適切にバイアスされるときに、外部ゲートの下の（外部ゲートは第２補助ゲートに対応する）絶縁体  −  半導体界面に確立される。第２チャネルのドーピングが十分に高い場合、可動第１導電型の電荷キャリアの前記層は、第２ゲートと同じ電位にもなく、第２ゲートの一部としても作用しない。しかし（特に第２補助ゲートの下の可動第１導電型電荷キャリアの層に関して）準定常状態に達したとき、第２チャネルは非導電性であるべきである。そうでなければ、例えば、ベースラインの第２補助ゲート電位である電位よりも第２ソースに対して逆バイアスが少ない（すなわち順バイアスが大きい）電位で第２補助ゲートを時々パルスすることによって、第２補助ゲートの下に位置する可動第１導電型電荷キャリアの層中の電荷キャリアの一部またはすべての電荷キャリアを除去するべきである。非導電性の第２チャネルを維持するために、ことにも留意する。この欠点は、前述のパルス中に第２チャネルが導電性になり全体的な電力消費が増加することであることは当然である。
【００７５】
クランピング耐性半導体論理素子において、第１ＦＥＴは、空乏モードまたはエンハンスメントモード電界効果トランジスタのいずれかであり得る。第１ＦＥＴが空乏モード電界効果トランジスタであるならば、
−  入力が第１入力論理電位にあるとき、第１ゲートは第１ソースに対して逆バイアスされること、
−  第１ソース電位と第１入力論理電位との間の電位差の絶対値が、第１入力論理電位と第２入力論理電位との間の電位差の絶対値よりも大きいこと
は有益である。
【００７６】
クランピング耐性半導体論理素子が、第１ＦＥＴは、第１ゲートと第１ソースとの間にｐｎ接合および／またはショットキー接合を含む場合、順方向バイアスの大きさ、温度、および、第１ＦＥＴの半導体材料のバンドギャップが、低電力動作を可能にするのでなければ、入力が第１の入力論理電位にあるとき、第１のゲートは第１のソースに対して順方向にバイアスされるべきではない。
【００７７】
クランプ耐性半導体論理素子において、第１ＦＥＴは補助ゲートノード（すなわち第１補助ゲートノード）を備え、そして、第１補助ゲートと第１ソースとの間にｐｎおよび／またはショットキー接合が存在する場合、順方向バイアスの大きさ、温度、および、第１ＦＥＴの半導体材料が、低電力動作を可能にするのでなければ、第１ソースに対して第１補助ゲートを順方向にバイアスしてはならない。
【００７８】
クランピング耐性半導体論理素子において、第１ＦＥＴが、入力が外部ゲートにのみ対応する空乏モード電界効果トランジスタである場合、入力が第２入力論理電位（導電性の第２チャネルに対応する）にあるときの第１ソースに関して、入力が第１の入力論理電位にあるが、第１のゲートが逆バイアスされる必要がある（逆バイアスの絶対値が閾値電圧の絶対値よりも大きくなければならない）とき、第１ゲートは第１ソースに対して逆バイアスまたは順バイアスのどちらでもあり得る。
【００７９】
クランピング耐性半導体論理素子において、第１ＦＥＴがエンハンスメントモード電界効果トランジスタである場合、入力が第１入力論理電位にあるとき、第１ゲートは第１ソースに対して順方向バイアスされなければならない。これは、順バイアスの大きさ、温度、および第１ＦＥＴの半導体材料のバンドギャップが低電力動作を可能にしない限り、入力が外部ゲートのみに対応することを必要とする。
【００８０】
クランピング耐性半導体論理素子において、第１ＦＥＴがエンハンスメントモード電界効果トランジスタであり、入力が外部ゲートにのみ対応する場合、第１ゲートは閾値電圧レベル以下にバイアスされなければならない。入力が第２入力論理電位にあるとき、第１ソースに関して（すなわち、逆バイアスされるかまたは順方向バイアスの絶対値が閾値電圧の絶対値より小さくなければならない）。
【００８１】
クランプ耐性半導体論理素子において、第１ＦＥＴが第１補助ゲートノードを含み、第１補助ゲートと第１ＦＥＴのドレインとの間にｐｎおよび／またはショットキー接合（すなわち、第１ドレイン）がある場合。（第１および第２ＦＥＴが類似の半導体材料で作られていると仮定すると）第１ソース電位と第１補助ゲート電位との間の電位差は、入力が第２入力論理電位にあるときに内部ノードが第１補助ゲート電位にクランプされないように十分大きくなければならない。しかしその代わりに、内部ノードは、第１ソース電位と第２入力論理電位との間にある電位に自由に調整することができる。その結果、第１ソース電位と第１補助ゲート電位との間の電位差の絶対値の大きさは、第１のソース電位と、入力が第２の入力論理電位に設定されたときに内部ノードが調整する電位との間の電位差の絶対値よりも大きくなければならない。この条件が満たされるならば次に、クランプ耐性半導体論理素子の内部ノード入力が第２入力論理電位にあるとき、第２ソースの第１出力論理電位にも第１補助ゲートの第１補助ゲート電位にもクランプされない。半導体論理素子において、
−  ＰＣＴ／ＦＩ２０１６／０５００１４にしたがい、
−  第１ＦＥＴに、第１補助ゲートと第１ドレインとの間にｐｎ接合および／またはショットキー接合を有する第１補助ゲートを備える場合、
入力が第１入力論理電位にあるときおよび入力が第２論理電位にあるとき、第１補助ゲートは、状態間の内部ノードに対して十分な電位スイングを可能にするようにバイアスされるべきであることに留意することが重要である。例えば、もし第１補助ゲートが第１ソースと同じ電位にあるならば、内部ノードに利用可能な電位振幅はない。
【００８２】
クランピング耐性半導体論理素子において、第１ＦＥＴが、
−  第１チャネルに対応する第１導電型チャネルドーピング、
−  第１ゲートと第１チャネルとの間にｐｎおよび／またはショットキー接合を有する第１ゲート、
−  第１補助ゲートと第１チャネルとの間にｐｎおよび／またはショットキー接合を有する第１補助ゲートノード、
を含む場合、適切な第１補助ゲート電位（および／または第１チャネルドーピング）が利用されない限り、入力が第２入力論理電位にあるとき、第１補助ゲートと第１ゲートとの間の電流の流れは、完全に空乏化された第１チャネルを横切って起こり得る。通常、これは、入力が第２入力論理電位にあるときに第１補助ゲートと第１ゲートとの間に電流が流れるのを防ぐために、第１補助ゲートを第１ソースに対して十分に大きな逆バイアスでバイアスする必要があることを意味する。（例えば、第１ＦＥＴが円形接合電界効果トランジスタである場合、バイアスされたフロントゲートドーピングとバイアスされたバックゲートドーピングとの間の電流の流れは、空乏化された第１チャネルに位置する十分に小さい電位バリアを越えて起こり得る）。さらに、第１ソースに対する第１補助ゲートの逆バイアスは、入力が第２入力論理電位にあるときに内部ノードがそれにクランプされるほど小さくてはいけない。最後に、第１補助ゲートの逆バイアスは、入力が第１入力論理電位および第２入力論理電位にあるときの状態間の内部ノードに対して、十分に大きい電位振幅を提供するのに十分大きくなければならない。
【００８３】
なお、クランピング耐性半導体論理素子において、第１ＦＥＴが、
−  外部ゲートにのみ対応する第１ゲートを備える表面チャネルエンハンスメント型電界効果トランジスタである、
−  第１補助ゲートと第１ドレインとの間にｐｎ接合および／またはショットキー接合を有する第１補助ゲートを備える、
−  第１補助ゲートは第１ドレインに電気的に接続されている、および、
−  内部ノードによって熱的に生成され収集される第１導電型の電荷キャリアが存在するよりも、内部ノードによって、熱的に生成され収集される第２導電型電荷キャリアが少ない
場合、（第１ＦＥＴと第２ＦＥＴが、同じ半導体材料で形成されていると仮定して）第１ソース電位と、内部ノードが調整する電位との間の電位差の絶対値は、入力が第２の入力論理電位に設定されているとき、第１のソース電位と第１の出力論理電位の間の絶対値よりも小さくなければならない。このようにして、内部ノードは第２ソースにおける第１出力論理電位にクランプされないからである。この条件が満たされると、第１電源電位と、入力が第２論理電位に設定されたときに内部ノードが調整する電位との間の電位差の絶対値は、
−  第１ソース電位と第２入力論理電位との間の電位差の絶対値、
−  第１ＦＥＴの閾値電圧の絶対値
の概ねの合計である。
【００８４】
また、クランピング耐性半導体論理素子において、第１ＦＥＴが、
−  外部ゲートにのみ対応する第１ゲートを備える、
−  第１チャネルに対応する第１導電型チャネルドーピングを含む、
−  第１補助ゲートと第１チャネルドーピングとの間にｐｎおよび／またはショットキー接合を有する第１補助ゲートを含む、
−  第１補助ゲートと外部ゲートの直下に位置する半導体材料の内側の位置との間に導電路がある、
−  外部ゲートの直下の半導体材料の内部に位置し、第１補助ゲートと同じ電位にある可動第２導電型電荷キャリアの層が存在する
ように第１ゲートがバイアスされているとき、第１チャネルは導電性ではない、
−  第１補助ゲートは第１ドレインに電気的に接続されている、
−  内部ノードによって熱的に生成され収集される第１導電型の電荷キャリアが存在するよりも、内部ノードによって熱的に生成され収集される第２導電型電荷キャリアが少ない、
場合、（第１ＦＥＴと第２ＦＥＴが同じ半導体材料で形成されている）第１ソース電位と内部ノードが接続されている電位との間の電位差の絶対値は、入力が第２の入力論理電位に設定されたときに、調整し、第１のソース電位と第１の出力論理電位の間の絶対値よりも小さくなければならない。内部ノードは第２ソースにおける第１出力論理電位にクランプされないからである。これは当然のことながら、適切な電位が第２入力論理電位として利用されることを意味する。
【００８５】
クランプ耐性半導体論理素子において、
−  外部ゲートにのみ対応する第１補助ゲートノードが存在する、
−  第１ゲートと第１補助ゲートとの間に、第１チャネルに対応し、第１ゲートとｐｎ接合および／またはショットキー接合を有する第１導電型のドーピングが存在する、
−  （第１補助ゲートに対応する）外部ゲートの直下の半導体界面に位置する半導体材料の内部に、第１ゲートと位置との間に第２導電型電荷キャリアのための導電経路がある、
場合、第１補助ゲートが第１ゲートに対して第１ゲートよりもある程度逆バイアスされているとき（絶縁体層が中性であると仮定して）、可動第２導電型電荷キャリアの層が、外部ゲートの直下の絶縁体半導体界面において半導体材料の内部に確立され、前記可動第２導電型電荷キャリアの前記層は、第１ゲートと同じ電位にあり、第１ゲートの一部として作用することに留意する。特に、第１チャネルドーピングが十分に大きければ、可動第２導電型の電荷キャリアの前記層が第１ゲートの一部として作用するにもかかわらず、第１ＦＥＴは空乏モード電界効果トランジスタである。さらに、第１補助ゲートを適切にバイアスすることにより、前記可動第２導電型電荷キャリアの層入力が、第１入力論理電位にあったのか、第２入力論理電位にあったのかという事実に関係なく存在する。
【００８６】
クランプ耐性半導体論理素子において、
−  外部ゲートにのみ対応する第１補助ゲートノードがある、
−  第１ゲートと第１補助ゲートとの間に、第１チャネルに対応し、第１ゲートとｐｎ接合および／またはショットキー接合を有する第１導電型ドーピングが存在する、
−  第１ゲートと、（第１補助ゲートに対応する）外部ゲートの直下の半導体界面に位置する半導体材料の内部の位置との間に第２導電型電荷キャリアのための導電経路が存在しない、
場合、可動第２導電型電荷キャリアの層が、入力が第２の入力論理電位にあり、外部ゲートが適切にバイアスされているとき、外部ゲートの下にある絶縁体−半導体界面に確立されることにも留意する。第１チャネルのドーピングが十分に高い場合、可動第２導電型の電荷キャリアの前記層は、第１ゲートと同じ電位にもなく、第１ゲートの一部としても作用しない。しかし、準定常状態が（特に第１補助ゲートの下の可動第２導電型電荷キャリアの層に関して）到達したとき、第１チャネルは非導電性であるべきである。そうでなければ、第１補助ゲートの下に位置する可動第２導電型電荷キャリアの層内の電荷キャリアの一部またはすべての電荷キャリアを、例えば、ベースラインの第１補助ゲート電位よりも第１ソースに対して逆バイアスが小さい（すなわち順バイアスが大きい）電位で第１補助ゲートを時々パルス化することによって、非導電性の第１チャネル（および導電性の第２チャネル）を維持するために除去するべきである。このことの主な欠点は、当然のことながら、前述のパルス中に出力ノード上の電位があまり明確に定義されていないか、まったく定義されていないことである。
【００８７】
短絡電流によるスイッチング関連の消費電力がスイッチング関連の消費電力の主なソースである場合、スイッチング関連の電力消費を低減するために、第１補助ゲートノードが誘発する内部クランプを利用することが実際に可能である。内部ノードの第１補助ゲートノード誘起クランピングは、これにより、内部ノードの電位が第１ゲートによってではなく第１補助ゲートによって定義されるときの条件として定義される。半導体論理素子において、第１ＦＥＴが、第１ＦＥＴのドレイン（すなわち第１ドレイン）と第１ＦＥＴの補助ゲート（すなわち第１補助ゲート）との間にｐｎおよび／またはショットキー接合がある第１補助ゲートノードを含む場合、内部ノードの第１補助ゲート誘起クランプは、入力の電位が第１入力論理電位から第２入力論理電位に設定されているとき、入力が第２入力論理電位に達する前に、内部ノードがある電位（例えば第１補助ゲート電位）にクランプされるような電位に第１補助ゲートをバイアスすることによって実現される。
【００８８】
一般に、短絡電流緩和半導体論理素子では、入力が第１入力論理電位および第２入力論理電位にあるときに、状態間の内部ノードに十分な大きさの電位スイングを与えるために、第１補助ゲートは、第１ソースに対して十分に大きい逆バイアスでバイアスされるべきであることに留意する。
【００８９】
しかしながら、もし第１補助ゲートが第１ソースに対して順方向バイアスにあるならば、入力が第２入力論理電位に設定され、さらに十分大きな振幅が内部ノードに与えられる必要があるとき、内部ノードのクランプは第１ドレインと第１補助ゲートとの間のさらに大きな順方向バイアスで行われなければならない。室温では、これは可能であるかもしれないが、低電力動作は、第１ＦＥＴが例えば２００ｎｍのような大きなバンドギャップ半導体材料（例えば、窒化ホウ素）から形成される場合にのみ維持される。さらに、入力が第２入力論理電位にあるとき、第１ドレインと第１補助ゲートとの間の順方向バイアスを無期限に維持することはできない。しかし、入力が第２論理電位にあるとき、第１補助ゲートと内部ノードとの間にある十分な大きさの順方向バイアスを維持するためには、一定の間隔で入力を第１の入力論理電位に設定し、次に第２入力論理電位に戻す必要がある。
【００９０】
短絡電流緩和半導体論理素子において、第１ＦＥＴが第１ゲートと第１ソースとの間にｐｎおよび／またはショットキー接合を含む場合、第１ＦＥＴは一般に空乏モード電界効果トランジスタであるべきである。さらに、入力が第１入力論理電位にあるとき、第１ＦＥＴを形成する半導体材料のバンドギャップが大きくなければ、第１ゲートは第１ソースに対して順バイアスされるべきではない。順方向バイアスの大きさと動作温度によって、低電力動作が可能になる。
【００９１】
短絡電流緩和半導体論理素子において、第１ＦＥＴが、外部ゲートにのみ対応する第１ゲートを備える表面チャネル増強モード電界効果トランジスタである場合、第１補助ゲートノードと第１ソースとの間の逆バイアス（第１ソース電位）は、内部ノードに対して十分に大きい電位スイングを可能にするために十分に大きくなければならない。さらに、入力が第２の入力論理電位にあるとき、逆バイアス第１ゲートと第１ソースとの間の逆バイアスは、第１ソースと第１補助ゲートとの間の逆バイアスよりも大きくなければならない（中性ゲート絶縁体材料を想定）。このようにして、内部ノードはおおよそ第１鯛助ゲート電位にクランプされる（すなわち、第１ゲートに対する逆バイアスが、第１ソースに関して第１補助ゲートにおける逆バイアスを超えるとき第１ゲートは内部ノードの電位にそれ以上影響を及ぼさない）。
【００９２】
さらに、短絡電流緩和半導体論理素子において、第１ＦＥＴが、
−  外部ゲートにのみ対応する第１ゲートを備える、
−  第１チャネルに対応する第１導電型チャネルドーピングを含む、
−  第１補助ゲートと第１チャネルとの間にｐｎ接合および／またはショットキー接合を有する第１補助ゲートを備える、および、
−  第１補助ゲートと外部ゲートの直下に位置する半導体材料の内側の位置との間に導電路がある
場合、第１ソースに関して第１ゲートが第１補助ゲートよりもある程度逆バイアスされているとき（中性ゲート絶縁体を仮定）同じ電位にあり、第１補助ゲートの一部として作用する第２導電型の移動電荷キャリアの層が第１ゲートの直下にある。第２導電型電荷キャリアの層が形成される時点以降、第１のゲートの直下では、第１のゲートの電位は内部ノードの電位に影響を与えない。すなわち、第１補助ゲートが誘起する内部ノードのクランピングは、第１ゲートの逆バイアスがある値を超えると、第２入力論理電位は、第１供給源に関して前記特定の値よりも大きい逆バイアスであるべきであることを意味する。第１補助ゲートが誘起する内部ノードのクランプが結果として生じるとき、内部ノード上の電位は第１チャネルの深さ、内部ノードによって熱的に生成され収集された第１導電型電荷キャリアの量、ならびに温度に依存する。第１の補助ゲートの電位は、入力が第１入力論理電位と第２入力論理電位にあるとき、状態間の内部ノードに十分な電位振幅が与えられるのようにも選択する必要がある。前述のことは、短絡電流緩和半導体論理素子にも当てはまり、ここで、第１ＦＥＴは、
−  外部ゲートにのみ対応する第１ゲートを備え、
−  第１チャネルに対応する第１導電型チャネルドーピングを含み、
−  第１補助ゲートと第１チャネルとの間にｐｎ接合および／またはショットキー接合を有する第１補助ゲートを備え、および、
−  第１補助ゲートと外部ゲートの直下に位置する半導体材料の内側の位置との間に導電性経路がない
が、第１チャネルのドーピングが非常に低いので、第１ソースに対する第１ゲートの逆バイアスが一定の値を超えたとき、第１補助ゲートの一部として作用する第２導電型の移動電荷キャリアの層が第１ゲートの直下に形成される。
【００９３】
短絡電流緩和相補型半導体論理素子において、
−  第１ＦＥＴはエンハンスメント型電界効果トランジスタであり、
−  第１ＦＥＴには、その下に表面チャネルを組み込んだ外部ゲートにのみ対応する第１ゲートがあり、
−  短絡状態にある
場合、半導体論理素子を緩和する。
−  第１ＦＥＴはエンハンスメント型電界効果トランジスタであり、
−  第１ゲートと第１外部ゲートとの間には、第１ドレインと電気的に接続されていることが好ましい第２導電型半導体材料があり、および、
−  内部ノードによって熱的に生成され収集される第１導電型の電荷キャリアがあるよりも、内部ノードによって熱的に生成され収集される第２導電型電荷キャリアの数が少ない
場合、第１補助ゲートは、内部ノードの第１補助ゲート誘起クランプがもたらされるように、すなわち、（第１ゲート上の第２入力論理電位ではない）入力が第２入力論理電位にあるときに内部ノードが調整する電位を定義する第１補助ゲート上の電位がもたらされるようにバイアスされることができる。第１ＦＥＴと第２ＦＥＴが同じ半導体材料で作られ、第１ゲートと第１補助ゲートの両方が同一のＣＩＳスタックに対応する場合、
−  閾値電圧の絶対値、
−  第１ソース電位と第１補助ゲート電位との間の電位差の絶対値
の合計は、
−  閾値電圧の絶対値、
−  第１ソース電位と第２入力論理電位との間の電位差の絶対値
の合計よりも小さくなければならない。ただし、入力が第１入力論理電位にあり、内部ノードの電位振幅（すなわち、入力が第１入力論理電位および第２入力論理電位にあるときの内部ノードの電位差）が十分に大きいとき、第１補助ゲートの下の半導体界面が反転していない（ただし、可動第１導電型の電荷キャリアの層があってはならない）。
【００９４】
一般的に言えば、短絡電流緩和半導体論理素子において、第１ＦＥＴが外部ゲートのみに対応する第１ゲートを含む場合、第１ＦＥＴは、空乏型電界効果トランジスタまたはエンハンスメント型電界効果トランジスタのいずれかとすることができる。第１ケースにおいて、場合、入力が第２入力論理電位にあるとき、第１ゲートは、
−  第１チャネルが非導電性であるために、第１ソースに対して十分に大きな逆バイアスであり、
−  第１補助ゲートが誘起する内部ノードのクランピングを実現するため
でなければならない。第２ケースにおいて、入力が第２入力論理電位にあるとき、
−  非導電性の第１チャネルを確立する、
−第１補助ゲートが誘起する内部ノードのクランプを実現する
ために第１ソースに関しては、第１ゲートは、
−  逆バイアスにある、または、
−  閾値電圧を超えない、
十分に小さい順方向バイアスにあるのでなければならない。
【００９５】
短絡電流緩和半導体論理素子において、第２ＦＥＴは、空乏モードまたはエンハンスメントモード電界効果トランジスタのいずれかであり得る。短絡緩和半導体論理素子において、第２ＦＥＴ（すなわち第２ゲート）が、ゲート（すなわち第２ゲート）とソース（すなわち第２ソース）との間のｐｎおよび／またはショットキー接合を含む空乏モード電界効果トランジスタである場合に、
−  第１ソース電位、および、
−  第１補助ゲートが誘発するクランピングが行われるときの内部ノードの電位の間の電位差
の絶対値は、第２ＦＥＴを形成する半導体材料のバンドギャップが、第１ＦＥＴを形成する半導体材料のバンドギャップよりも著しく大きい場合を除いて、
−  第１電源電位と
−  第１出力論理電位と
の間の電位差の絶対値よりも小さくなければならないことに留意することが重要である。この条件は、入力が第２入力論理電位にあるときに第２ソースで内部ノードをクランプする代わりに、内部ノードの第１補助ゲート誘起クランプを確実に行う。第１ＦＥＴを形成する半導体材料のバンドギャップが、第２ＦＥＴを形成する半導体材料のバンドギャップより小さいかまたは同じであるとき、すなわち、この条件は、入力が第２入力論理電位に設定されると、内部ノードの電位が第２ゲートを第２ソースに対して逆バイアスにする（第２チャネルを引き起こす）電位に調整されることを保証する。第１ＦＥＴを形成する半導体材料のバンドギャップは、第２ＦＥＴを形成する半導体材料のバンドギャップよりも小さいかまたは同じである。
【００９６】
さらに、短絡電流緩和半導体論理素子において、第２ＦＥＴ（すなわち第２ゲート）がｐｎ、および／または、第２ゲートと第２ソースとの間のショットキー接合を含むエンハンスメント型電界効果トランジスタである場合、導電性の第２チャネルを提供するために入力が第２入力論理電位にあるとき、内部ノードは第２ソースに関して閾値電圧レベルより上に順方向バイアスされなければならないことに留意することが重要である。この事実は、
−  第１補助ゲート誘起クランピング中の第１ソース電位と内部ノード上の電位との間の電位差の絶対値が、第１ソース電位と第１出力論理電位との間の電位差の絶対値よりも大きくなければならないこと、
−  第２ＦＥＴを形成する半導体材料のバンドギャップが、第１ＦＥＴを形成する半導体材料のバンドギャップよりもかなり大きいこと、
そして、クランプが第２のＦＥＴではなく第１のＦＥＴで行われるの確実にするように、入力が第２の入力論理電位に設定されているとき、内部ノードによって集められた熱的に生成された可動第１導電型の電荷キャリアの大部分は、第２ゲートから第２ソースへではなく、第１ドレインから第１ソースへと流れていることを必要とする。
【００９７】
短絡電流緩和半導体論理素子において、第２ＦＥＴが補助ゲート（すなわち第２補助ゲート）を含み、第２補助ゲートと第２ソースとの間にｐｎ接合および／またはショットキー接合が存在する場合、順バイアスの大きさ、第２ＦＥＴを形成する半導体材料のバンドギャップが異なる限り、第２補助ゲートは第２ソースに対して順バイアスされるべきではない。そして、温度は回路の全体的な電力消費を著しく増加させることなく低電力動作を可能にする。
【００９８】
短絡電流緩和半導体論理素子において、
−  第２ＦＥＴは、第２チャネルに対応する第２導電型チャネルドーピングを含む、
−  第２ＦＥＴは、第２補助ゲートと第２チャネルとの間にｐｎ接合および／またはショットキー接合を有する補助ゲートノードを備える、
−  第２ゲートは、第２ゲートと第２チャネルとの間にｐｎ接合および／またはショットキー接合を含む、
の条件が満たされる場合、第２補助ゲートは、入力が第１入力論理電位にあるときに、典型的には完全に空乏化された第２チャネルに位置する電位バリアを越えて第２補助ゲートと第２ゲートとの間に電流が流れないようにバイアスされるべきである。
【００９９】
短絡電流緩和半導体論理素子において、第２ＦＥＴが、外部ゲートにのみ対応する第２補助ゲートノードを備える表面チャネル電界効果トランジスタに対応する場合、第２ソースに関して閾値電圧よりも大きい順方向バイアスで第２補助ゲートをバイアスすることが好ましい。
【０１００】
短絡電流緩和半導体論理素子において、
−  外部ゲートにのみ対応する第２補助ゲートノードがあり、
−  第２ゲートと第２補助ゲートとの間に、第２チャネルに対応し、第２ゲートとのｐｎ接合および／またはショットキー接合を有する第２導電型ドーピングがあり、
−  第２ゲートと、外部ゲート（第２補助ゲートに対応する外部ゲート）の直下の半導体界面に位置する半導体材料の内側の位置との間に第１導電型電荷キャリアのための導電経路がある
場合、第２補助ゲートが、第２ソースに関して（外部ゲートと半導体材料との間の絶縁体層は中性であると仮定して）第２ゲートよりもある量だけ逆バイアスされるとき、および、可動で第１導電型の電荷キャリアの前記層は、第２ゲートと同じ電位にあり、第２ゲートの部分として動作するとき、可動第１導電型電荷キャリアの層が外部ゲート（すなわち第２補助ゲート）の下の絶縁体半導体界面に確立されることに留意する。特に、第２チャネルドーピングが十分に大きい場合、第２ゲートの一部として働く第１導電型移動電荷キャリアの前記層が、すなわち、第２ＦＥＴが、任意の第２補助ゲート電位の下で空乏モードトランジスタであるにもかかわらず、第２ＦＥＴは空乏モード電界効果トランジスタである。さらに、第２補助ゲートを適切にバイアスすることにより、前記可動第１導電型電荷キャリアの層は、入力が第１入力論理電位にあったのか、第２入力論理電位にあったのかに関係なく存在する。これは好ましい動作方法である。第２チャネルドーピングが十分大きくなく、第２ＦＥＴが空乏モード電界効果トランジスタではない場合、前記第１導電型移動電荷キャリアの前記層が存在するとき、入力が第１または第２論理電位にあるときに前記層が存在しないように第２補助ゲートをバイアスすることが好ましい。
【０１０１】
短絡電流緩和半導体論理素子において、
−  外部ゲートにのみ対応する第２補助ゲートノードがあり、
−  第２ゲートと第２補助ゲートとの間に、第２チャネルに対応し、第２ゲートとのｐｎ接合および／またはショットキー接合を有する第２導電型ドーピングが存在し、
−  第２ゲートと外部ゲート（すなわち第２補助ゲート）の直下に位置する半導体材料の内側の位置との間には、第１導電型の電荷キャリアのための導電経路がない場合、入力が第１の入力論理電位にある
とき、および外部ゲートが適切にバイアスされているとき、可動第１導電型電荷キャリアの層が外部ゲートの下の絶縁体−半導体界面に確立される（外部ゲートは第２補助ゲートに対応する）ことにも留意する。第２チャネルのドーピングが十分に高い場合、第１導電型の移動電荷キャリアの前記層は、第２ゲートと同じ電位にもなく、第２ゲートの一部としても機能しないが、準定常状態に達したとき（特に、第２補助ゲートの下の可動第１導電型の電荷キャリアの層に関して）、第２チャネルは非導電性でなければならない、そうでなければ、例えば、逆バイアスの少ない電位で第２の補助ゲートを時々パルスさせることによって（すなわち、より順バイアスして）、非導電性の第２チャネルを維持するために、ベースラインの第２補助ゲート電位であるものよりも第２ソースに関して、第２補助ゲートの下に位置する可動第１導電型電荷キャリアの層内において、電荷キャリアの一部または電荷キャリアの全部を取り除かなければならない。この欠点は、前述のパルス中に第２チャネルが導電性になり全体的な電力消費が増加することであることは当然である。
【０１０２】
短絡電流緩和半導体論理素子おいて、第２ＦＥＴが外部ゲートにのみ対応する第２ゲートを備える場合、入力が第１入力論理電位にあるとき、第２チャネルが非導電性であり、第２チャネルは入力が第２入力論理電位にあるとき導電性である限り、第２ゲートは、第２ソースに対して順方向または逆方向のバイアスをかけることができる。さらに、短絡緩和半導体論理素子では、第２ＦＥＴは、外部ゲートにのみ対応する第２ゲートを備える。第２ＦＥＴが空乏モードかエンハンスメントモード電界効果トランジスタかに関係なく、第２ゲートは第２ソースにクランプされない。第２ゲートが外部ゲートのみに対応する場合は、半導体論理素子を緩和する短絡回路に特によく適している。なぜなら、短絡電流によって引き起こされるスイッチング関連の電力消費を大幅に軽減することができ、あるいは出力からの電流をより正確に制御することによってそれを防ぐことさえできるからである。これは、入力が外部ゲートにのみ対応する従来のＣＣＩＳ論理と比較した場合に有利である。ここで、出力からの電流の流れに対する制御が少なくなるため、短絡電流によるスイッチング関連の消費電力が増加する。
【０１０３】
短絡電流緩和半導体論理素子において、
−  第２ＦＥＴは表面チャネルエンハンスメント型電界効果トランジスタであり、
−  第２ＦＥＴは、外部ゲートにのみ対応する第２ゲートを含み、そして
−  第２ＦＥＴは第２補助ゲートを含み、第１補助ゲートと第２ソースとの間にｐｎ接合および／またはショットキー接合がある
場合、第２ソースに対する第２ゲート（内部ノードの一部である）の順方向バイアスは、第２ＦＥＴの閾値電圧よりも大きい必要がある。入力が第２入力論理電位であるとき、すなわち、内部ノードの第１補助ゲート誘起クランプが行われるとき、第１ソースと内部ノードとの間の電位差の絶対値は、
−  第１ソースと第１出力論理電位との間の電位差の絶対値、および、
−  第２ＦＥＴの閾値電圧の絶対値
の合計よりも大きくなければならない。さらに、第２補助ゲートは、第２ソースに電気的に接続されていることが好ましい。
【０１０４】
さらに、短絡電流緩和半導体論理素子において、第２ＦＥＴが、
−  外部ゲートにのみ対応する第２ゲートを備え、
−  第２チャネルに対応する第２導電型チャネルドーピングを含み、
−  第２補助ゲートと第２チャネルとの間にｐｎ接合および／またはショットキー接合を有する第２補助ゲートを備え、そして、
−  第２補助ゲートと外部ゲートの直下に位置する半導体材料の内側の位置との間に導電路が存在する
場合、第２ソースに関して、第２補助ゲートよりもある量だけ逆バイアスされる（中性のゲート絶縁体を仮定する）とき、第２ゲート直下に第１導電型の移動電荷キャリアの層がある第２ゲートが同じ電位にあり、第２補助ゲートの一部として作用する。第１導電型移動電荷キャリアの層が第２ゲートの直下に直接形成される時点から先に、第２ゲート上の電位これは内部ノードの電位には影響を与えず、これが入力が第１の入力論理電位にある場合には、第２チャネルは非導電性である必要がある。
【０１０５】
さらに、短絡電流緩和半導体論理素子が第２ＦＥＴを備え、
−  外部ゲートにのみ対応する第２ゲートがあり、
−  第２チャネルに対応する第２導電型チャネルドーピングがあり、
−  第２補助ゲートと第２チャネルとの間にｐｎ接合および／またはショットキー接合を有する第２補助ゲートが存在し、そして、
−  第２補助ゲートと、外部ゲートの真下に位置する半導体材料の内側の位置との間に導電経路がない
が、しかし、第２チャネルのドーピングは非常に低いので、第１導電型の移動電荷キャリアの層が、同じ電位にあり、第２ソースに対する第２ゲートの逆バイアスが特定の値を超えると、第２補助ゲートの一部として作用する第２ゲートの真下に形成される場合に、第２チャネルのドーピングが十分に高い場合、第１導電型の移動電荷キャリアの前記層は、第２補助ゲートと同じ電位にもなく、第２補助ゲートの一部としても作用しないが、しかし（特に第２ゲートの下の第１導電型移動電荷キャリアの層に関して）準定常状態に達したとき、第２チャネルは非導電性であるべきであり、そうでなければ、第２ゲートの下に位置する第１導電型移動電荷キャリアの層中の電荷キャリアの一部または全部を、第２補助ゲートを時々パルス化することによって。非導電性の第２チャネルを維持するために、第２供給源に関して、逆バイアスが小さい（すなわち、順バイアスが大きい）電位で、除去するべきである。
【０１０６】
クランプ耐性半導体論理素子、および／または短絡電流緩和半導体論理素子が記載されている場合、および／または、半導体論理素子および／またはＰＣＴ／ＦＩ２０１６／０５００１４による半導体論理素子第１ＦＥＴが、第１チャネルに対応する第１導電型チャネルドーピングを含む場合、第１導電型チャネルドーピングが、第１導電型の第１ソースから第１導電型の第１ドレインへ好ましくはまたは必然的に広がることに留意する。さらに、クランプ耐性半導体論理素子、および／または、短絡電流緩和半導体論理素子、および／または、入力容量最小化半導体論理素子、および／または、ＰＣＴ／ＦＩ２０１６／０５００１４にしたがう半導体論理素子は、第２ＦＥＴにおいて、第２チャネルに対応する第２導電型チャネルドーピングを含むことが記載されているとき、第２導電型チャネルドーピングは、好適に、あるいは、必然的に、第２導電型の第２ソースから第２導電型の第２ドレインへ広がる。
【０１０７】
本願発明の実施形態の図面関連の説明の前（すなわち、図３および図４に関する説明の前）に、クランプ耐性半導体論理素子、短絡電流緩和半導体論理素子、入力容量最小化半導体論理素子、および、ＰＣＴ／ＦＩ２０１６／０５００１４号による半導体論理素子の一般的な態様を、本願発明の半導体論理素子を参照しながら説明する。その理由は、上記の一般的な態様が、クランプ耐性半導体論理素子、短絡電流緩和半導体論理素子、入力容量最小化半導体論理素子、および、ＰＣＴ／ＦＩ２０１６／０５００１４に従った半導体論理素子の４つすべてに当てはまるからである。
【０１０８】
従来の相補型論理では、従来の第２導電型の半導体論理素子（ＣＩＳＦＥＴ、ＣＳＦＥＴ、または第２導電型のソースおよびドレインを有するＪＦＥＴ、および、それらの間で、可動第２導電型の電荷キャリアを搬送することができるチャネル）は、発明された半導体論理素子で置き換えることができる。これが行われると、従来の半導体論理素子のゲート（すなわち入力）は、上述の第１ＦＥＴのゲートに対応するが、しかし、より広い意味では、それは第１ＦＥＴと内部ノードとを含むジョイント・エンティティに対応し、従来の半導体論理素子のソースは、上述の第２ＦＥＴのソースに対応し、従来の半導体論理素子のドレイン（すなわち出力）は、第２ＦＥＴの上述のドレインに対応し、そして従来の半導体論理素子のチャネルは第２ＦＥＴのチャネルに対応する。従来の半導体論理素子のゲート（すなわち入力）は、従来の半導体論理素子のソースである第１または第２入力論理電位のいずれかに結合することができ、従来の半導体論理素子のソースは第１出力論理電位に結合することができ、ドレインは第１出力論理電位または第２論理電位にあることができることに留意する。
【０１０９】
本願発明の半導体論理素子のドーピングを反対の型に変更することによって、本願発明の半導体論理素子の第２入力論理電位に対応する相補型第１入力論理電位を供給することによって、本願発明の半導体論理素子の第１入力論理電位に対応する相補型第２入力論理電位を供給することによって、本願発明の半導体論理素子の第２出力論理電位に対応する相補型第１出力論理電位を提供することによって、第１出力論理電位に対応する相補型第２出力論理電位を提供することによって、そして、相補型第１ソース電位を供給することによって、発明された相補型半導体論理素子が確立される。
【０１１０】
従来の相補型論理では、従来の第２導電型半導体論理素子（第２導電型ソースおよびドレインを有するＣＩＳＦＥＴ、ＣＳＦＥＴ、またはＪＦＥＴ）は、本願発明の半導体論理素子および従来の相補型第１導電型半導体論理素子（ＣＩＳＦＥＴ、ＣＳＦＥＴ、または、第１導電型のソースおよびドレインを有するＪＦＥＴは、新規な型の相補型論理を達成するために、発明された相補型半導体論理素子と置き換えることができる。これが行われると、従来の相補型半導体論理素子のゲート（すなわち入力）は、本願発明の相補型半導体論理素子における第１ＦＥＴのゲートに対応する。従来の相補型半導体論理素子のソースは、本願発明の相補型半導体論理素子における第２ＦＥＴのソースに対応し、従来の相補型半導体論理素子のドレインは、本願発明の相補型半導体論理素子における第２ＦＥＴのドレインに対応する。従来の相補型半導体論理素子のゲートは、第１または第２入力論理電位のいずれかに結合することができること、従来の相補型半導体論理素子のソースを第２出力論理電位に結合することができること、そして、ドレインは第１出力論理電位または第２論理電位のいずれかにあり得ることに留意する。
【０１１１】
前述の発明された相補型半導体に基づいて、論理が、発明された半導体論理素子と第１導電型の従来の半導体論理素子とを一緒に組み合わせることによって、あるいは、発明された半導体論理素子と発明された相補型半導体論理素子とを組み合わせることによって、確立される。本願発明の半導体論理素子が従来のＣＣＩＳ論理における第２導電型エンハンスメントモードＣＩＳＦＥＴに取って代わるために使用される場合、発明された半導体論理素子の入力はＣＩＳＦＥＴの外部ゲートに対応する。発明された相補型半導体論理素子が従来のＣＣＩＳ論理における第１導電型エンハンスメントモードＣＩＳＦＥＴを置き換えるために使用される場合、本願発明の相補型半導体論理素子の入力は、ＣＩＳＦＥＴの外部ゲートに対応する。従来のＣＣＩＳ論理では、第２導電型ＣＩＳＦＥＴを発明された半導体論理素子に置き換えること、および／または、第１導電型ＣＩＳＦＥＴを本願発明の相補型半導体論理素子で置き換えることが可能である。
【０１１２】
本願発明の半導体論理素子に基づく相補型論理回路および／または、発明された相補型半導体論理素子の利点は、定常状態の間、電位が異なるノード間では導電性電流経路は存在せず、消費電力が小さくなることである。さらなる利点は、内部ノードが、第１ゲートと第２ソース／ドレインとの間に配置されているので、第１ゲートノードは、第２ソースノードおよび第２ドレインノードから十分に絶縁されていることである。これは、単一の欠陥が第１ゲートノード間に永久的な導電経路の形成をもたらすことができないことを意味する。すなわち、第２ソースノードおよび／または第２ドレインノードと同様に、すなわち２つの論理線間の導電経路の形成が軽減される。そのため、欠陥に起因するダメージを分離しやすく、欠陥への対策設計が容易であり、完全なデバイス破損が発生する可能性が低くなる。本願発明の半導体論理素子および本願発明の相補型半導体論理素子のさらに別の利点は、複数の相補型論理レベル対が、新規な相補型論理回路において容易に確立することができることである。その上、発明された半導体論理素子または発明された相補型半導体論理素子の特定のアレンジメントに応じて、ＰＣＴ／ＦＩ２０１６／０５００１４号の発明の背景において、記述されている従来のＣＣＩＳ論理に関連したさらなる問題も回避できる。
【０１１３】
本願発明の半導体素子は、ＣＩＳＦＥＴのバックゲートドーピングがソースドーピングに接続されていない場合、従来のＣＣＩＳ論理における対応するＣＩＳＦＥＴのように双方向性であり得ることに留意することが重要である。すなわち、望まれるときはいつでも、第２ソースと第２ドレインの機能を交換することができる。例えば、適切な関連回路を介して本願発明の半導体論理素子のバイアスを元に戻すことができる。第２ドレインドーピングが第１出力論理電位に接続されるように、そして第２ソースドーピングが出力になるようにすることができる。これは、第２ソースと第２ドレインの役割が本願発明の半導体論理素子において交換可能であり得ることを意味する。
【０１１４】
本願発明の半導体論理素子の入力、第２ソース、および／または、第２ドレインは、
−  他の半導体論理素子の出力、入力、第２ソース、および第２ドレイン、
−  相補型半導体論理素子の相補型出力（または短く、出力）、相補型入力（または短く、入力）、相補型第２ソース（または短く、第２ソース）、そして、相補型第２ドレイン（または短く、第２ドレイン）
−  エンハンスメントモードＣＩＳＦＥＴを含む相補型半導体論理素子の出力、入力、ソース、およびドレイン、ならびに、
−  エンハンスメントモードＣＩＳＦＥＴを含む相補型半導体論理素子の相補型出力（または短く、出力）、相補型入力（または短く、入力）、相補型ソース（または短く、ソース）、および、相補型ドレイン（または短く、ドレイン）、
の任意の数に接続できることに留意することも重要である。ただし、定常状態では、異なる電位にバイアスされているノード間に導電性経路が生成されない限りにおいて、である。
【０１１５】
例えば、ＮＡＮＤ論理ゲートの一部またはＮＯＲ論理ゲートの一部を実現するために、半導体論理素子の出力は他の半導体論理素子の第２電源に接続することができる。ＮＡＮＤまたはＮＯＲ論理ゲートに基づく他の全ての論理ゲート（例えば、ＡＮＤ、ＯＲ、ＸＯＲ、ＸＮＯＲ、ＮＯＴなど）を実現することができる。この例では、それらの間に配線が必要とされないように（この場合、第２ソースのバイアスは半導体基板の内側で行われる）異なる半導体論理素子の出力と第２供給源とを互いに融合することができる。
【０１１６】
以前に既に説明したように、従来のＣＣＩＳ論理におけるＣＩＳＦＥＴを類似の型の発明された半導体論理素子と交換することができる。ここで、ＣＩＳＦＥＴのソースは第２ＦＥＴの第２ソースに対応し、ＣＩＳＦＥＴのドレインは第２ＦＥＴの第２ドレインに対応し、ＣＩＳＦＥＴのゲートは第１ＦＥＴの第１ゲートに対応する。例えば、本願発明によるインバータを実現するために、第２ＦＥＴの第２ソースを、本願発明の半導体論理素子では、第１出力論理電位に、相補型第２ＦＥＴの相補型第２ソースを、本願発明の相補型半導体論理素子では、本願発明の半導体論理素子の第２出力論理電位に接続する。次に、本願発明の半導体論理素子内の第１ＦＥＴの第１ゲートを、本願発明の相補型半導体論理素子では、インバータの入力として、相補型第１ＦＥＴの相補型の第１ゲートに接続する。最後に、第２のＦＥＴの第２のドレインを、本願発明の半導体論理素子において、相補型第２ＦＥＴの相補型第２ドレインに、本願発明の相補型半導体論理素子では、インバータの出力として接続する。インバータの入力は、第１入力論理電位または第２入力論理電位のいずれかにバイアスされる。インバータの入力が第１入力論理電位にバイアスされている場合、インバータの出力が第２出力論理電位にあり、インバータの入力が第２入力論理電位にバイアスされている場合、インバータの出力は第１出力論理電位にある。本願発明のインバータ構成では、第１入力論理電位と第１出力論理電位は異なっていても同じでもよい。同様に、第２入力論理電位と第２出力論理電位は異なっていても同じでもよい。
【０１１７】
簡単なスイッチを実現するために、本願発明の半導体論理素子の第２ソースと本願発明の相補型半導体論理素子の相補の第２ソースとをスイッチの１つのノードとして一緒に接続する。そしてさらに、本願発明の半導体論理素子の第２ドレインと本願発明の相補型半導体論理素子の相補型の第２ドレインとをスイッチの別のノードとして互いに接続することができる。次に、本願発明の半導体論理素子の入力をインバータの入力に接続し、最後にインバータの出力を本願発明の相補型半導体論理素子の入力に接続する。ここで、発明された半導体論理素子の入力はスイッチの入力として働く。スイッチの入力の状態に応じて（第１または第２入力論理電位）、スイッチは、１つのノードから第２出力論理電位と第２出力論理電位との間にある別の電圧への遮断または通過（または、少なくとも１つのノードから第１または第２出力論理電位のいずれかである別の電圧への遮断または通過のいずれか）を行う。
【０１１８】
ある発明の半導体論理素子の第２ソースが第１出力論理電位にバイアスされていないかもしれないという事実に加えて、相補型論理回路内に少なくとも１つの発明された半導体論理素子がなければならないことを理解することは極めて重要である。そうでなければ、本願発明の相補型論理回路は機能しないであろうから、第２ソースは第１出力論理電位に接続される。しかしながら、これは異なるバイアス方式の使用を制限するものでもない。本願発明の半導体論理素子においても、本願発明の保護範囲を限定するものではない。例えばいくつかの接続点でおよび／またはある時点で、第２ソースは第２出力論理電位に接続することも、フローティングにすることも、第２のソースと第２のドレインの役割を交換することもができる。
【０１１９】
さらに、発明された半導体論理素子を実現することが可能であることに留意することは重要である。ここで、接続可能な第１ＦＥＴが複数存在し、並列または直列に接続できる。並列または直列とは、このようにして本願発明の半導体論理素子がいくつかの入力を有することができることを意味する。並列構成では、複数の第１ＦＥＴの第１ドレインを第２ＦＥＴの第２ゲートに接続する。すなわち、内部ノードのサイズ、したがって全体の静電容量が増大する。しかしながら、問題は、個々の第１ゲートノードと内部ノードとの間の容量結合が、内部ノードのより大きな全体的な静電容量のために減少し、それがスイッチング速度を低下させる可能性があることである。
【０１２０】
第１ＦＥＴの直列接続において、第１ＦＥＴの第１ドレインは他の第１ＦＥＴの第１ソースに接続される。しかしながら、問題は、内部ノードが第２ＦＥＴの隣にある第１ＦＥＴの第１ドレインのみを含むことである。言い換えれば、１つの入力だけが内部ノードに容量結合されているため、スイッチング速度に重大な影響を及ぼす可能性がある。この状況に対処することができるが、しかし、内部ノードと直列接続された第１ＦＥＴのすべての入力との間にプレートコンデンサを利用することによって、内部ノードの静電容量が増加し、したがってスイッチング速度が低下する可能性がある。他の選択肢は、内部ノードと内部ノードの隣に位置する入力との間の容量結合を除去し（または可能な限り軽減する）、中間バンドギャップ状態を有する不純物原子（例えば、シリコン中の金）を第１ＦＥＴの第１ドレインのしたに注入することである。ここで、第１ＦＥＴの第１ドレインは第２ＦＥＴの第２ゲートに接続されている。このようにして、第１ＦＥＴの直列接続のスイッチング速度を許容レベルまで改善することができるが、それは定常状態の電力消費をかなり増加させる。
【０１２１】
１つの単一の第１ＦＥＴあたりいくつかの第２ＦＥＴを有することもでき、内部ノードは第１ＦＥＴの第１ドレインといくつかの第２ＦＥＴの第２ゲートとを含む。しかしながら、このアレンジメントに関する問題は、それがスイッチング速度を低下させる可能性があり、またそれがより多くの面積を消費することである。前者はより大きな内部ノード容量によるものであり、後者は、複数の配線経路を第２ＦＥＴの第２ドレインに結合することによって、単一の第２ＦＥＴで同じ効果を達成することができるという事実によるものである。複数の第１ＦＥＴと複数の第２ＦＥＴとを備える本願発明の半導体論理素子を実現することもできる。
【０１２２】
さらに、第１ＦＥＴが複数の入力を有するように、第１ＦＥＴおよび／または第２ＦＥＴにおいて複数の独立したゲートを利用することが可能であり、および／または、複数の独立したゲートが互いに分離されている場合、第２ＦＥＴは、複数の独立した第１ＦＥＴに接続された複数の内部ノードを有する。言い換えれば、独立したゲートは、ＣＩＳまたはショットキー型（Ｃｏｎｄｕｃｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒスタックを含む）の外部ゲートに対応する必要がある。第１ＦＥＴが複数の独立した第１ゲートを含む場合、複数の第１ＦＥＴが直列に接続されるとき（すなわち、第１ＦＥＴの第１ドレインが別の第１ＦＥＴの第１ソースに接続されるとき）と同じ問題がある。第２ＦＥＴが複数の独立した第２ゲートを含み、各独立した第２ゲートが別々の第１ＦＥＴの第１ドレインに接続される場合、スイッチング速度は、１つの第２ＦＥＴあたり１つの第１ＦＥＴしかない場合と比較して影響を受けないが、しかし、面積の縮小は達成される。この事実は、例えば、ＮＡＮＤ構成において活用される可能性がある。
【０１２３】
単純化のために、発明された半導体論理素子が、１つの第１ＦＥＴと１つの第２ＦＥＴとを含むケースのみ、本願明細書において、後に考察される。さらに、特に言及されていない限り、第１入力論理電位は第１出力論理電位と同じであると仮定され、第１論理電位と呼ばれる。第２入力論理電位は第２出力論理電位と同じであると仮定され、第２論理電位と呼ばれ、第２ソースは第１論理電位に接続されると仮定される。しかしながら、これは、異なる種類の半導体論理素子および異なる種類のバイアス方式の使用を制限するものでも、本願発明の保護範囲を制限するものでもない。発明された／新規の半導体論理素子の他に、以下では単に半導体論理素子とも呼ぶ。そして、新規／発明された相補型半導体論理素子は、以後、単に相補型半導体論理素子とも呼ばれる。
【０１２４】
上記の説明および後の本願明細書の記載では、ノード電位という用語は、例えば、状況に対応するノードに接続されている、または接続されるであろう配線の上の、推定される可能性があるノードのフェルミレベルを指す。ここで、半導体論理素子のノードまたは相補型半導体論理素子に電気的に接続されているすべての配線は、同じ材料で形成される（オーミックコンタクトが必要）。しかしながら、異なるノードにバイアスをかけることによって。半導体材料の内部に位置する導電経路を通して、異なるノードで異なる配線材料をバイアスするために使用することができ、あるいはワイヤを省略することができる。
【０１２５】
既に述べたように、発明された半導体論理素子の前述の態様は、ＰＣＴ／ＦＩ２０１６／０５００１４にしたがう半導体論理素子、クランプ耐性半導体論理素子、短絡電流緩和半導体論理素子、および、入力容量最小化半導体論理素子に適用される。
【０１２６】
図３および図４は、ＰＣＴ／ＦＩ２０１６／０５００１４号による半導体論理素子、またはクランプ耐性半導体論理素子、または入力容量最小化半導体論理素子に対応する半導体論理素子を示す。図４は概略レイアウトに対応し、図３、図４の導体論理素子は、左側の第１ＦＥＴおよび右側の第２ＦＥＴの上にある。図３において、水平方向のｘ方向は、半導体論理素子の表面上に位置する方向に対応する。垂直ｚ方向とは、半導体論理素子の表面に対して垂直な方向を指す。図４では、水平方向のｘ方向は半導体論理素子の表面上にあり、破線４７１と平行である。図４において、垂直ｙ方向は半導体論理素子の表面上にも位置し、それはｘ方向に垂直である。
【０１２７】
第１ＦＥＴは、第１ソースに対応する第１導電型ソース３１１、第１ドレインに対応する第１導電型ドレイン３１３、第１ソースと第１ドレインとの間に配置され、可動第１導電性電荷キャリアを運ぶことができる第１チャネルに対応する第１導電型チャネルドーピング３３１、および、第１チャネルを制御／制限する第１ゲートを含む。第１ゲートは、第２導電型上部ゲートドーピング３２５、第２導電型下部ゲートドーピング３４５、および、第２導電型コンタクトドーピング４１５を含む、上部ゲートドーピング３２５は上方から第１チャネルを制御／制限し、下部ゲートドーピング３４５は下方から第１チャネルを制御し／制限する。
【０１２８】
第２ＦＥＴは、第２ソースに対応する第２導電型ソース３１２、第２ドレインに対応する第２導電型ドレイン３１４、第２ソース間に配置された第２導電型チャネルドーピング３３２、および、可動の第２導電型の電荷キャリアを搬送できる第２チャネルに対応する第２ドレイン、および、第２チャネルを制御／制限する第２ゲートを含む。第２ゲートは、第１導電型上部ゲートドーピング３２６、第１導電型下部ゲートドーピング３４６、および、第１導電型コンタクトドーピング４１６を含む。上部ゲートドーピング３２６は第２チャネルを上方から制御／閉じ込め、下部ゲートドーピング３４６は第２チャネルを下方から制御し／閉じ込める。
【０１２９】
図４では、第１チャネル３３１および第２チャネル３３２は、説明のために破線で示されている。それらは半導体材料の表面に位置しているのではなく、半導体材料のより深い内部に位置しているからである。絶縁体層３６０は、半導体オンインシュレータ（ＳＯＩ）構造の一部である。トレンチ３６２は絶縁体層３６０に達し、第１ＦＥＴおよび第２ＦＥＴを囲み、それによって両方のＦＥＴを分離する。層３００は、上に位置するＳＯＩアレンジメントを支持する。
【０１３０】
第１ソースノードは、第１ソースおよび関連配線４８１を含み、配線４８１を介して第１ソース電位に結合されるように構成される。第１ゲートノードは入力に対応し、それは第１ゲートおよび関連する配線４８５を含む。そして、配線４８５を介して第１入力論理電位または第２入力論理電位に結合されるように構成される。第２ソースノードは、第２ソースおよび関連配線４８２を含み、配線４８２を介して第１出力論理電位に結合されるように構成される。第２ドレインノードは、出力に対応し、第２ドレインと関連配線４８４とを含む。内部ノードは、第１ドレイン、第２ゲート、および第１ドレインと第２ゲートとを接続する配線４８３を含む。入力と内部ノードとの間には、オプションの「引きずり」コンデンサ４９０も存在する。
【０１３１】
重要性の理由から、半導体論理素子の特別な場合が分析される。ここで、第１入力論理電位は第１出力論理電位（両方とも第１論理電位と呼ばれる）に対応する。第２入力論理電位は第２出力論理電位（両方とも第２論理電位と呼ばれる）に対応する。また、バンドギャップ幅はおおよそシリコンに対応する。この特別な場合は、クランプ耐性半導体論理の動作に対応する、図５−図１０を用いて図３および図４の半導体論理素子に関して分析される。図５−１０では、物理的なｘ、ｙ、およびｚ方向横方向は静電電位を表し、縦方向は静電電位を表している。図５−１０において、互いに一定の距離だけ離れている曲線は、半導体材料の価電子帯および伝導帯端を指す（上側の線は伝導帯端に対応し、下側の線は、価電子帯端に対応し、そしてそれらの間には半導体材料の禁制帯がある）。一方、真っ直ぐな垂直部分と水平部分とからなる線は、半導体材料の外部にあり、異なるノードに属する配線を指す。図５−１０では、半導体材料内部の価電子帯および伝導帯端の電位は、水平方向に対応する物理的方向（ｘ、ｙ、および／またはｚ）の関数として垂直方向によって表される。図５−１０において、静電電位および物理的方向は半導体材料の内部にのみ適用され、そして、それらは半導体材料の外側に位置する配線には適用されないことに留意することが重要である。図５−図１０では、可動負電荷キャリア、すなわち電子は黒ドット２５５１で示され、可動正電荷キャリアはすなわち、穴は円２５５２で示されている。さらに、図５−図１０において、水平方向の破線２５５３は、フェルミ準位および準フェルミ準位を示す。
【０１３２】
図５は、第１ＦＥＴがｐ型（ｐ型ソースおよびドレイン、正孔チャネル）であり、第２ＦＥＴがｎ型であることに対応し（ｎ型ソースおよびドレイン、電子チャネル）、また、第１ゲートノード（すなわち入力）は、例えば、第１論理電位に接続されている。第１ソースノードは、例えば、ー５Ｖである第１ソース電位に結合されており、第２ソースノードは第１論理電位に接続されている。一方、図７は、入力が、例えば３  Ｖである第２論理電位に接続されている場合について言及している。
【０１３３】
トランジスタのゲートノードがソースノードの電位にバイアスされる場合よりもトランジスタのチャネルの導電性が低くなるような電位にトランジスタのゲートノードがバイアスされるときの状況は、ソースノードに関して、ゲートノードが逆バイアスされると呼ばれる。ゲートノードにおけるより大きな逆バイアスは、チャネルがより導電性ではない状況と呼ばれる。同様に、トランジスタのゲートノードがソースノード電位にバイアスされる場合よりもトランジスタのチャネルが導電性であるような電位にバイアスされる場合の状況は、以下では、ソースノードに関して順バイアスであるゲートノードと呼ばれる。ゲートノードにおけるより大きな順方向バイアスは、チャネルがより導電性である状況と呼ばれる。
【０１３４】
図５−図７および図８−図１０による半導体論理素子において、第１ゲートノード上の第１論理電位および第２論理電位は、第１ソースノードがバイアスされる第１ソース電位に関して両方とも逆バイアスである。さらに、第２論理電位は、第１ソース電位に関して第１論理電位よりも大きい逆バイアスである。これは、第１ゲートノードが第１論理電位よりも第２論理電位にバイアスされているときには、第１チャネルは導電性が低いことを意味する。
【０１３５】
図５−図１０による半導体論理素子の基本的に重要な動作上の特徴が図５に示されている。すなわち、第１論理電位にある入力が第１ソース電位にある第１ソースノードに対して逆バイアスされていても、第１チャネルは依然として導電性である。これは、図５において、第１チャネルドーピング３３１が、価電子帯端および伝導帯端が平坦な水平線によって表される部分を含むという事実から推測することができる（チャネルが本質的に完全に枯渇していないことを意味し、原子価および伝導端の平坦な水平断面は、一般に電位勾配がなく、対応する断面が空乏化していないことを意味する）。他の表示は、図５において、第１チャネルドーピング３３１（図５におけるｐ型）に入るための第１ソース（図５におけるｐ型）多数キャリア（図５における穴）に対する電位バリアに対応する垂直距離２５９３は非常に小さい、ということであり、すなわち、高ソース／ドレインドーピング対低チャネルドーピングに対応するこのバリアは、同様のドーピング型の中性領域におけるドーピング濃度の変化に起因するだけである。したがって、このバリアは、第１ソースの多数キャリアの第１チャネルへの、さらに第１ドレインへの流れを制限しない（図５のｐ型）。これは、第１ドレインおよび第２ゲートを含む内部ノードは、第１ソースノードと同じ電位、すなわち第１ソース電位（例えば、−５Ｖ）にバイアスされ、したがって内部ノードは、第１ソースノードに対して逆バイアスされる。第２ソースノードは第１論理電位（例えば０Ｖ）にあることを意味する。図５ー図１０による単語垂直距離および潜在的バリア（または単にバリア）は、以下、電位差の絶対値と呼ばれ、すなわち、対応する値は常に正であり、Ｖｏｌｔ量を有する。
【０１３６】
図５は、図５−図１０による半導体論理素子の他の基本的に重要な動作上の特徴も示す図である。すなわち、内部ノードと第２ソースノードとの間の逆バイアスが、内部ノードが第１ソース電位になるようなものであり、第２ソースノードは第１論理電位にあり、そして第２チャネルは非導電性である場合を示す。これは、第２チャネル３３２が平らな水平断面を含まないという事実から推論することができる。ここで、価電子帯と伝導帯の端は平坦な水平線で表される（チャネルが本質的に完全に空乏化していることを意味する）。もう１つのより重要な表示は、図５のものである。図５に示されるように、第２チャネル３３２（図５におけるｎ型）に入るための第２ソース（図５におけるｎ型）多数キャリア（図５における電子）に対する電位バリアに対応する垂直距離２５９４は、第２ソースの多数キャリアの第２ドレインへの流れ（図５のｎ型）を阻止するために十分に大きい。したがって、半導体論理素子の出力は、第１論理電位または第２論理電位のいずれかにあり得る。すなわち、入力への第１論理電位の印加は、半導体論理素子が出力上の電位を制御できないことを意味する。
【０１３７】
垂直距離２５９５は、第１ソースの多数キャリアが導電性の第１チャネルの底部に位置する電位バリアに対応する（図５のｐ型）。入力が第１論理電位にあるとき、第１ゲートの中性部分（図５のｎ型）に入るために克服する必要がある。垂直距離２５９６は、非導電性の第２チャネル（図５のｎ型）の底部に位置する第２ソースの多数キャリアが、第２ゲート（図５のｐ型）の中性部分に入るために、入力が第１論理電位にあるとき克服する必要がある、電位バリアに対応する。図５−図７および図８−図１０による半導体論理素子が機能するためには、両方のＦＥＴに同様のゲート−ソース逆バイアスが印加されたとき、垂直距離２５９５が垂直距離２５９６よりかなり大きいことが基本的に重要である。言い換えれば、第１ソースノードが第１ソース電位にあるとき、第１ゲートノードが第１論理電位にあるとき、第２ソースノードが第１論理電位にあるとき、および第２ゲートを含む内部ノードが第１ソース電位にあるとき。第１ＦＥＴの第１チャネルは導電性であり、第２ＦＥＴの第２チャネルは非導電性であるように、第１ＦＥＴは第２ＦＥＴよりも深いチャネルまたはより大きいチャネル深さを有する。
【０１３８】
図５において、垂直距離２５９１は、第１曾ースと第１ゲートとの間の電位差の絶対値に対応する。これは、第１電源電位（例えば、−５Ｖ）と第１論理電位（例えば、０Ｖ）との間の電位差の絶対値プラス内蔵電圧Ｖｂｉ（垂直距離２５９１は、例えば、５Ｖ＋Ｖｂｉ；Ｖｂｉ＞０Ｖである。）に等しい。垂直距離２５９１は、電位バリア２５９５と２５９３の合計に等しい。同様に、垂直距離２５９１は、電位バリア２５９６と２５９４の合計に等しい。図５では、この段階では入力が出力を制御できないことがさらに強調されている。配線４８４を含む出力ノードは、第１論理電位（例えば０Ｖ）または第２論理電位（例えば３Ｖ）のいずれかにあり得る。図５において、垂直距離２５９２は、第１論理電位と第２論理電位との間の電位差の絶対値に対応する。
【０１３９】
図６は、配線４８５を含む入力ノードが第１論理電位（例えば０Ｖ）から第２論理電位（例えば３Ｖ）へ引っ張られる過程にある状況に対応する。図６は、第１チャネル（この場合はｐ型）がピンチオフされたとき（すなわち、導電ステージと非導電ステージとの間のチャネルの中間ステージ）に、および、第２ＦＥＴに対する変化する入力電位の影響が、第１チャネルを流れる電流によってこれ以上補償できない、すなわち、第１ゲート  −  第１ドレイン容量を介して、そして場合によっては任意の「引きずり」プレートコンデンサ４９０を介して内部ノードの電位は入力（すなわち第１ゲートノード）の電位に強く追従し始めるときに、正確に対応する。これは、第２ゲートが第２ソースに対して逆バイアスが少なくなり始めるという第２ＦＥＴに影響を与える。垂直距離２６９７は、第１ゲートノード（すなわち入力）が第１論理電位にあるとき、および第１チャネルがピンチオフされるときに第１ゲートノードが電位にあるときの状況間の第１のゲートの電位差の絶対値を表す。図６において、垂直距離２６９５は、第１のチャネルがピンチオフしているときに第１のゲートのニュートラル部分に入るためには、第１チャネルの底部に位置する第１光源の多数キャリアが克服する必要がある潜在的なバリアを指す。すなわち、垂直距離２６９５は、チャネルピンチオフ時の第１ＦＥＴのチャネル深さを指す。図６からも、その第１チャネルは第２チャネルよりもかなり深い、すなわち、垂直距離２６９５は明らかに垂直距離２５９６より大きいことが明らかに分かる。
【０１４０】
図７は、入力ノードが既に第２論理電位（例えば３Ｖ）に達したときの状況に対応する。この段階では、配線４８３を含む内部ノードは、第１論理電位にある第２ソースにクランプされていないことが明らかに分かるが、その代わりに、（内部ノードの一部である）第２ゲートは、第２チャネルに関して導電性となるようにするとともに、第２ソースに関しても第２ゲートが逆バイアスされるようにする電位に調整される。内部ノードが調整される電位は、第１電源電位と第２論理電位との間の電位差によって、同様に、温度およびバンドギャップ（電位バリア２７９３の大きさを規定する）によっても、主にチャネル深さ２７９５によって定義される。図７において、垂直距離２７９４は、第２チャネルが導電性であるときに第２チャネルに入るための第２ソースの多数キャリアの潜在的バリアを指す。図７において、垂直距離２７９６は、第２チャネルの底部に位置する第２信号源の多数キャリアが第２ゲートの中立部分に入るために克服する必要がある潜在的なバリアを指す。すなわち、垂直距離２７９６は、入力が第２入力論理電位にあるときの第２チャネルのチャネル深度を指す。図７において、垂直距離２７９８は、電位バリア２７９４と電位バリア２７９６の和に等しい第２ソースに関して内部ノードの逆バイアスに対応する。図７において、垂直距離２７９３は、第１ドレインの多数キャリアが第１チャネルに入り、さらに第１ソースに入ることに対する潜在的なバリアを指す。図７において、垂直距離２７９５は、入力が第２論理電位にあるときに第１ゲートの中性部分に入るために、非導電性の第１チャネルの底部に位置する第１ソースの多数キャリアが乗り越える必要がある電位バリアを指す。すなわち、垂直距離２７９５は、入力が第２論理電位にあるときの第１チャネルのチャネル深さを指す。
【０１４１】
図７から、第２チャネルドーピング３３２が平坦な水平断面を含む（すなわち、チャネルが完全に空乏化していない）という事実により、そして潜在的なバリア２７９４がとても小さいという事実のために第２チャネルがこの段階で導電性であることを推測することができる（すなわち、バリアは、高濃度のソース／ドレインのドーピング対低位のチャネルのドーピングに対応する同様のドーピング型の中性領域におけるドーピング濃度の変化のみによるものである）。それは、第２ソースの多数キャリアが第２チャネルに入り、さらに第２ドレイン（すなわち、出力）に入るのを妨げないことである。第２チャネルが導電性であるという事実は、出力ノードが第２ソースノードと同じ電位、すなわち第１論理電位にバイアスされることを意味する。
【０１４２】
同様に、図１から推測することができる。図７から、第１流路内に平坦な水平断面がないという事実のために、第１流路はこの段階では非導電性であることがわかる。電位バリア２７９３は、第１ドレインの多数キャリア（この場合は正孔）が第１チャネルに入り、さらに第１ソースに入るのを防ぐのに十分な大きさである。第１チャネルが非導電性であるという事実は、内部ノードが第１ソース電位にもはやバイアスされていないことを意味する。しかし反対に、第２供給源に関して、内部ノードの電位は逆バイアスされた電位に適応し、第２チャネルを導電性にする。
【０１４３】
要約すると、半導体論理素子が機能するためには、入力が第２論理電位に設定されたときに第１チャネルが非導電性であることが基本的に重要な点である。この特徴は内部ノードの電位を第１電源電位から切り離すことを可能にするからである。したがって、内部ノードの電位を、導電性の第２チャネルを調整する電位に適応させることができる。これは、出力が第１の論理電位に設定されることを意味する。
【０１４４】
導電性の第２チャネルを変換する電位への内部ノードの適応は、第１ゲートノードと内部ノードとの間に本質的に存在する容量（第１ゲートと第１ドレインとの間の容量を含む）を介して、および／または、実際には小さな間隙によって分離された２つの対向するプレートの形態を有する必要はない、任意選択の「引きずり」プレートコンデンサを介して、達成され得る。その上、図７によれば、第１ゲートノードと内部ノードとの間に容量がなくても、熱的に生成された第１の型の移動電荷キャリアが収集されたため、入力が第２の論理電位に設定されているとき、内部ノードの電位は第１論理電位に落ち着く。内部ノードによる電位は、内部ノードの電位を図４に示す電位に安定させる。  しかしながら、第１ゲートノード（すなわち入力）と内部ノードとの間にキャパシタンスが存在しない場合、内部ノードの整定時間は、内部ノードが入力と内部ノードの間の容量を介して第１の論理電位に引き下げられるときよりもはるかに長くなり得る。動作速度は半導体論理素子にとって重要であるので、オプションの「引きずり」プレートコンデンサを利用することは有益であり得る。内部ノードをシールドする役割を果たすバイアス導体で内部ノードを覆うこともまた有益であり得る。このようにして、内部ノードへの望ましくない外部容量結合を防ぐことができるからである。
【０１４５】
既に述べたように、図５−図７は、第１ＦＥＴがｐ型であり、第２ＦＥＴがｎ型である場合の状況に対応する。第１ＦＥＴがｎ型（ｎ型ソースおよびドレイン、電子チャネル）である図８−図１０についても反対である。第２粗ＥＴはｐ型（ｐ型ソースおよびドレイン、正孔チャネル）である。図８−図１０と図５−図７との間の唯一の違いは、全てのｐ型ドーピング原子がｎ型ドーピング原子に変更されていること、およびその逆であること、そして電位の極性が変わることである。さらに、レベルシフトをすべての電位にアサートすることができる。そうでなければ、他のすべては同じままである。前述のことは、図８は、図５の垂直鏡像であること、図９は、図６の垂直鏡像であること、図１０は、図７の垂直鏡像であることを意味する。
【０１４６】
図８において、第１ソースノードは第１ソース電位、例えば８Ｖに接続されている。第２ソースノードは第１論理電位に接続されている。入力が第１論理電位（例えば３Ｖ）に接続されているとき、第１チャネルは導電性である。したがって、内部ノードを第１電源電位（例えば８Ｖ）にバイアスして、第２チャネルを非導電性にする。これにより、出力を第１論理電位（例えば３Ｖ）または第２論理電位（例えば０Ｖ）のいずれかにすることができる。一方、図１０において、入力が第２論理電位（例えば０Ｖ）に接続されているときは、第１チャネルは非導電性であり、内部ノードが第２チャネルを導電性にする電位に調整することを可能にし、それによって出力を第１論理電位（例えば３Ｖ）にバイアスする。図９は、（入力が第１論理電位にバイアスされたときの）初期段階間の遷移段階を示し、そして最後のステージ（入力が第２論理電位にバイアスされる時）は、まさに、第１チャネルがピンチオフされた瞬間である。
【０１４７】
既に述べたように。図６（または図９）は、図５（または図８）に示した段階からの遷移を示す。ここで、第１論理電位にある入力は、図７（または図１０）に示したステージへの出力の電位を制御できない。ここで入力は第２論理電位にあり、出力を第１論理電位に設定する。他の方向への遷移が行われるとき、すなわち入力の電位が第２論理電位から第１論理電位に変換されるとき、第２ＦＥＴに関する中間段階はわずかに異なって見える、なぜなら、入力が第１の信号源に対してより小さな逆バイアスに変換されるとき、（本質的にプリセットされた第１のゲートから第１のドレインへの静電容量とオプションのプレート「ドラッグアローン」コンデンサを含む）「引きずり」容量が、内部ノードを第２ソースに対してより大きな逆バイアスにプッシュするからである。この過程で、内部ノードは、第２ソースに対して、第１論理電位にバイアスされている第２ソースノードに対して第１ソース電位にバイアスされている内部ノードの逆バイアスであるもの、より大きな逆バイアスにプッシュされる可能性がある。ただし、入力の電位が第１のチャネルのピンチオフ逆バイアスに達した瞬間第１ソースノードに関して、内部ノードは導電性の第１チャネルを介して第１ソース電位にバイアスされる。
【０１４８】
図３、図４、および、図５−図１０に対応する実施形態では、図３および図４の第１ＦＥＴと第２ＦＥＴの両方がラテラル接合ＦＥＴ（ＪＦＥＴ）である。ＪＦＥＴのゲートは、ソース、ドレイン、およびチャネルと同じ半導体材料の領域内に形成される。ＪＦＥＴチャネルの他に半導体材料の内側に配置され、すなわちＪＦＥＴは埋め込みチャネルを含む。横型ＪＦＥＴでは、電流は半導体界面の真下で平行な面内を、表面に関して（図３および図４ではｘ方向に沿って）横方向に流れる。さらに、図３、図４、および図５−図１０に対応する半導体論理素子では、図３および図４の第１ＦＥＴと第２ＦＥＴの両方が空乏モードＦＥＴである。さらに、第１ＦＥＴでは、チャネルは、第２ＦＥＴよりも高いゲート対ソース逆バイアスレベルで導電性を維持する。要約すると、図３、図４、および図５−図１０に対応する半導体論理素子において、第１ＦＥＴおよび第２ＦＥＴ第１ＦＥＴは、逆の型の空乏モード横型ＪＦＥＴであり、第１ＦＥＴは第２ＦＥＴよりも深い埋め込みチャネルを有する。
【０１４９】
以下、空乏モードＦＥＴという用語は、ゲートがソースと同じ電位に接続されているときにチャネルが導電性であるＦＥＴを指す。以下、エンハンスメントモードＦＥＴという用語は、ゲートがソースと同じ電位に接続されているときにチャネルが非導電性であるＦＥＴを指す。補助ゲートを含む第１ＦＥＴおよび第２ＦＥＴの設計では、補助ゲートのバイアスが、トランジスタが空乏モードまたはエンハンスメントモードに対応するかどうかを定義することに留意する。
【０１５０】
埋め込みチャネルＦＥＴという用語は、以降、電流の少なくとも一部および有利には全ての電流が半導体材料の内部を流れるチャネルを指す。これは、ソースおよびドレインと同じ導電型のチャネルドーピングを配置することによって可能になる。導電段階にあるＪＦＥＴでは、全ての電流は本質的に半導体材料の内部を流れる。導電段階にある埋め込みチャネルＣＩＳＦＥＴにおいて、チャネル内の可動電荷キャリア（対応する埋め込みチャネルＣＩＳＦＥＴのソース／ドレイン内の多数キャリアと同じ型である）が、外部ゲートの下に位置する（半導体とゲート絶縁体層との間の）界面から押し出されるように外部ゲートを適切にバイアスすることによって、すべての電流を半導体材料内に強制的に流すことができる。
【０１５１】
さらに他の点は、図３、図４、図５−図１０に対応する半導体論理素子において、第１ＦＥＴと第２ＦＥＴとが、ラップアラウンドゲートを備える。すなわち、チャネルは、４つの側面からゲートによって閉じ込められる。チャネルの幅（ｙ方向）がチャネルの厚さ（ｚ方向）よりかなり大きい場合、チャネルが上下から（すなわち両側から）だけ閉じ込められるならば、それは大きな違いを生じない。チャネルが両側から絶縁体トレンチによってｙ方向に閉じ込められる場合がそうである。チャネルが片側からのみｙ方向にトレンチによって閉じ込められる場合、チャネルは３つの側からゲートによって閉じ込められる。
【０１５２】
図５−１０では、簡単のために、第１ＦＥＴと第２ＦＥＴは同じ半導体材料で形成されていると仮定される。したがって、ドーピング濃度、ドーピングの種類、およびノードの電位が一致する場合、第１ＦＥＴと第２ＦＥＴの両方における価電子帯端と伝導帯端の位置は一致する。しかしながら、第１ＦＥＴおよび第２ＦＥＴは、異なる半導体材料からも作られ得る。このようにすると、半導体論理素子の性能をより最適化することができるので、これはさらに有益であり得る。さらに、配線の材料はすべてのノードで同じであると仮定されるが、当然ながら、異なる配線において異なる配線材料を利用することができる。
【０１５３】
図１および図２で既に前述したように、２つの半導体論理素子、すなわち反対の型の２つのエンハンスメントモード表面チャネルＣＩＳＦＥＴが提示されている。従来のＣＣＩＳ論理がこれら２つの基本的な半導体論理素子だけで実現されることに注目することは重要である。図１および図２の右側の半導体論理素子（すなわち右側のＣＩＳＦＥＴ）は、図３および図４に提示された半導体論理素子に対応する。図３および図４のｎ型ドーピングとｐ型ドーピングとが交換されている相補型半導体論理素子は、すなわち、斜線でマークされた半導体領域がバックスラッシュ線に変更され、その逆もまた同様であり、図１および図２の左側に示されている半導体論理素子に対応する。本願発明の半導体論理素子および／または本願発明の相補型半導体論理素子は、特定の相補論理の実現を可能にし、以下では修正標準相補論理（ＭＳＣＬ）と呼ばれる。
【０１５４】
従来の標準相補論理（ＴＳＣＬ）という用語は、１組の論理要素を含む相補論理回路を指す。これは、
−  ソースが第１出力論理電位にあり、ゲートが第１入力論理電位にあるとき、チャネルは非導電性であるとき、ソースが第１出力論理電位にあり、ゲートが第２入力論理電位にあるとき、チャネルは導電性であるとき、ゲート、第２導電型ソース、第２導電型ドレイン、およびソースとドレインとの間にあるチャネルを含む従来の半導体論理素子に、および、
−  ソースが相補型第１出力論理電位にあり、ゲートが相補型第１入力論理電位にあるとき、チャネルは非導電性であるとき、ソースが相補型第１出力論理電位にあり、ゲートが相補型第２入力論理電位にあるとき、チャネルは導電性であるとき、ゲート、第１導電型ソース、第１導電型ドレイン、およびソースとドレインとの間のチャネルを含む従来の相補型半導体論理素子に
対応する。ここで、
−  第１入力論理電位、第１出力論理電位、相補型第２入力論理電位、および、相補型第２出力論理電位は、前述の論理素子のセット全体を通して全て同じであり、第１論理電位に対応し、
−  第２入力論理電位、第２出力論理電位、相補型第１入力論理電位、および、相補型第１出力論理電位は、前述の論理素子の組全体を通して全て同じであり、第２論理電位に対応し、
−  定常状態の間、異なる電位にある２つのノード間に導電経路は存在しない。
【０１５５】
ＴＳＣＬ回路は、より大きな相補型論理回路の一部または異なる種類の論理および混合モード回路の一部であり得ることに留意することが重要である。  
【０１５６】
ＭＳＣＬという用語は、
−  発明された半導体論理素子、
−  発明された相補型半導体論理素子および／または従来の相補型半導体論理素子、
−  おそらく従来の半導体論理素子、を含む１組の論理要素から構成される相補型論理
を指す。
【０１５７】
さらに、ＭＳＣＬに対応する論理要素の組において、
−  本願発明の半導体論理素子において、第１型の第１ＦＥＴのソースが第１ソース電位にあるとき、第２型の第２ＦＥＴのソースは第１出力論理電位にあり、そして、第１ＦＥＴのゲートは第１入力論理電位にあり、そして第２ＦＥＴのチャネルは非導電性である、
−  本願発明の半導体論理素子において、第１ＦＥＴのソースが第１ソース電位にあるとき、第２ＦＥＴのソースは第１出力論理電位にあり、第１ＦＥＴのゲートは第２入力論理電位にあり、第１ＦＥＴのチャネルは非導電性であり、第２ＦＥＴのチャネルは導電性である、
−  本願発明の相補型半導体論理素子において（論理素子の組に存在する場合）第２型の相補型第１ＦＥＴのソースが相補型の第１ソース電位にあるとき、第１型の相補型第２ＦＥＴのソースは、相補型の第１出力論理電位にあり、相補形の第１ＦＥＴのゲートは相補形の第１入力論理電位にあり、相補形の第２ＦＥＴのチャネルは非導電性である、
−  本願発明の相補型半導体論理素子において（論理素子の組に存在する場合）、相補型第１ＦＥＴのソースは相補型第１ソース電位にあり、相補形第２ＦＥＴのソースは相補形第１出力論理電位にあり、相補形第１ＦＥＴのゲートは相補形第２入力論理電位にあるとき、相補型の第１ＦＥＴのチャネルは非導電性であり、相補型の第２ＦＥＴのチャネルは導電性である、
−  従来の半導体論理素子（ゲート、第２導電型ソースを含む）、第２導電型ドレインと、ソースとドレインとの間にあるチャネルと、において、一組の論理素子に存在する場合、ソースは第１出力論理電位にあり、ゲートは第１入力論理電位にあり、そのときチャネルは非導電性である、
−  従来の半導体論理素子において（論理素子の組に存在する場合）ソースが第１出力論理電位にあり、ゲートが第２入力論理電位にあるとき、チャネルは導電性である、
−  （ゲート、第１導電型ソース、第１導電型ドレイン、およびソースとドレインとの間にあるチャネルを含み、論理素子の組に存在する場合、）従来の相補型半導体論理素子内にあるとき、ソースは相補型第１出力論理電位にあり、ゲートは相補型第１入力論理電位にあり、その場合チャネルは非導電性である、
−  従来の相補型半導体論理素子において（論理素子の組に存在する場合）ソースが相補的型第１出力論理電位にあり、ゲートが相補型第２入力論理電位にあるとき、チャネルは導電性である、
−  第１入力論理電位、第１出力論理電位、相補型第２入力論理電位、および相補型第２出力論理電位は、前述の論理素子のセットを通してすべて同じであり、第１論理電位に対応する。−第２入力論理電位、第２出力論理電位、相補型第１入力論理電位。および、相補型第１出力論理電位は、前述の論理素子の組全体を通して全て同じであり、第２論理電位に対応する、
−  定常状態の間、異なる電位にある２つのノード間に導電性経路は存在しない。
【０１５８】
ＭＳＣＬの上記説明において、発明された半導体論理素子は、ＰＣＴ／ＦＩ２０１６／０５００１４による半導体論理素子、および／または、クランプ耐性半導体論理素子、および／または半導体回路論理素子を短絡させるために短絡すること、および／または半導体論理素子を最小化する入力容量を指す。さらに、ＭＳＣＬの上記説明において、発明された相補型半導体論理素子は、ＰＣＴ／ＦＩ２０１６／０５００１４による相補型半導体論理素子、および／または、クランプ耐性相補型半導体論理素子、および／または、短絡電流緩和相補型半導体論理素子、および／または、入力容量最小化相補型半導体論理素子を指す。ＭＳＣＬ回路がＴＳＣＬ回路を置き換えることができ、ＭＳＣＬ回路がより大規模な相補型論理回路の一部を、または異なる型の論理および混在モード回路の一部にすることができることに留意することが重要である。特にＭＳＣＬは、ＴＳＣＬに対応する従来のＣＣＩＳ論理を置き換えることができる。
【０１５９】
図５−図１０による半導体論理素子を組み込んだＭＳＣＬに関して、必然的な要件は、図５−図７の第１論理電位が図８−図１０の第２論理電位に対応すること、また、図５ー７の第２論理電位は、図８−１０の第１論理電位に対応することである。すなわち、図５−図７の半導体論理素子と比較すると、図８−図１０の第１論理電位と第２論理電位は入れ替わっている。加えて、相補型第１ソース電位（例えば８Ｖ）が相補型半導体論理素子に供給される必要がある。図５−図１０による半導体論理素子を組み込んだＭＳＣＬの他の必須要件は、第１ＦＥＴのチャネルピンチオフ時のチャネル深さは、第２ＦＥＴのチャネルピンチオフ時のチャネル深さよりも大きく、そして、相補型の第１ＦＥＴのチャネルピンチオフ時のチャネル深さは、相補型の第２ＦＥＴのチャネルピンチオフ時のチャネル深さよりも大きいことである。
【０１６０】
ＭＳＣＬにおいて、クランプ耐性半導体論理素子、および、図５−図１０による対応するクランプ耐性相補型半導体論理素子を含み、電位の広がりは比較的大きく、すなわち１３Ｖであるという事実に留意することが重要である。しかしながら、動的な電位変動は３Ｖであり、これはスイッチング関連の電力消費に寄与する。この事実、短絡によって引き起こされるスイッチング関連の電力消費と同様にクランプによって引き起こされることを避けることができるという事実、および、入力と出力の容量がかなり小さいという事実は、スイッチング関連の電力消費が小さいことを意味する。スイッチング関連の電力消費をさらに低減するために、動的な電位変動をさらに低減できることにも留意する。１３Ｖの静電電位の広がりが比較的大きいという事実は、静的消費電力に貢献する、比較的大量の空乏化した半導体材料がある。しかしながら、静的消費電力は、比較的小さなバンドギャップ半導体材料においては室温で問題になるだけである。ガリウムヒ素のような半導体材料、あるいはもっと大きなバンドギャップ半導体材料を、シリコンの代わりに使用する場合、シリコンベースのＴＳＣＬに比べて静的消費電力を大幅に削減できる。さらに、多くのＩｏＴアプリケーションではクロック周波数が非常に低くなる可能性があるため、図５−図１０に対応するＭＳＣＬを用いると、対応するＩｏＴ装置の電力消費を劇的に低減することが実際に可能であり、これにより電池寿命の前例のない増加を可能にする。
【０１６１】
以下では、相補型半導体論理（ＣＳ論理）という用語は、
−  ＰＣＴ／ＦＩ２０１６／０５００１４に記載の半導体論理素子、および／または、−クランプ耐性半導体論理素子、および／または、−短絡電流緩和相補型半導体論理素子、および／または、
−  半導体論理素子を緩和する入力容量を含むだけでなく、
−  ＰＣＴ／ＦＩ２０１６／０５００１４に記載の相補型半導体論理素子、および／または、
−  クランプ耐性のある相補型半導体論理素子、および／または、
−  相補型半導体論理素子を緩和する短絡電流、および／または、
−  半導体論理素子を緩和する入力容量
を含む発明された相補型論理のために利用される。ここで、第１粗ＥＴ、相補型第１ＦＥＴ、第２ＦＥＴ、および相補型第２ＦＥＴはすべてＪＦＥＴで構成される（例えば、図５−図１０のように）。ＣＳ論理の非常に有益な態様は、第１ＦＥＴおよび第２ＦＥＴにおいて、ゲートがソースおよびドレインと同じ半導体領域に形成されていることである。すなわち、ゲートはＣＩＳスタックから構成されず、したがって半導体論理素子はゲート絶縁体の電気的破壊による、ゲート絶縁膜を通してのリークによるによる、ゲート絶縁体の厚さおよび／またはｋ値の変化による、あるいはゲート絶縁体内の絶縁体電荷（例えば、シリコン中の正の酸化物電荷）の蓄積による影響を受けない。つまり、ＣＳ論理は、製造歩留まりを大幅に向上させる従来のＣＣＩＳ論理よりも、プロセス変動に対してはるかに耐性がある。これはまた、ＣＳ論理の寿命がはるかに長く、放射線によるソフトおよびハードの障害に対する耐性がはるかに高いことを意味する。従来のＣＣＩＳ論理よりもＣＳ論理は宇宙などの高放射線環境に特に適していることを意味する。
【０１６２】
従来のＣＣＩＳ論理と比較した場合のＣＳ論理のもう１つの大きな利点は、高品質のＣＩＳスタックを形成するために必要な温度は、注入損傷をアニールするのに、そして注入されたドーパント原子を活性化するために、必要な温度よりかなり高いことがあり得ることである。これは、例えば、ポリシリコンシリコン−二酸化シリコン−シリコンＣＩＳ積層体に関して、シリコンにおけるケースのことである。したがって、そのような場合、製造プロセスからＣＩＳスタック処理を削除することで、製造の熱収支はかなり減少することが可能になる。これは、ＣＩＳスタック製造が省略された場合、ＣＩＳスタック製造の前に注入されなければならないであろうドープ領域がかなり少なく拡散することを意味する。ドープ領域のより小さな拡散は、製造プロセスにおけるプロセス変動に対するより良い制御をもたし、歩留まりをさらに向上させ、トランジスタのスケーリングも容易にする。さらに別の利点は、ＣＩＳスタック製造工程がないことが簡単になり、そして、より大きなチップ面積のコストを少なくともある程度までは改善された歩留まりに沿って補償する製造を容易にすることである。これは、従来のＣＣＩＳ論理と比較した場合、ＣＳ論理では必須である。
【０１６３】
従来のＣＣＩＳ論理が機能するための必須要件は、移動少数電荷キャリアの反転層が、ＣＩＳスタックに対応する外部ゲートの下の半導体絶縁体（ＳＩ）インタフェースで確立されることできまることである。反転層の形成を可能にするために、高品質のＳＩ界面が必要とされる。しかしながら、多くの半導体材料は欠けており、高品質の界面、ひいては界面は、特定の電位に固定されていることが多く、反転層の形成を妨げる。そのような半導体材料は、従来のＣＣＩＳ論理には適していないことを意味する。したがって、ほんのいくつかの半導体材料が、例えば、シリコン、シリコンゲルマニウム、シリコンカーバイド、シリコンカーバイドゲルマニウムは、従来のＣＣＩＳ論理に最適である。ＣＳ論理のもう１つの大きな利点は、高品質のインタフェースが、必須ではないことである。これは、ＣＳ論理は事実上あらゆる半導体材料で確立できることを意味する。
【０１６４】
クランプ耐性半導体論理素子または短絡電流緩和半導体論理素子を、第１ソース電位が第１入力論理電位に対応するのように構成することも可能であることに留意する。そして、第１出力論理電位が第１入力論理電位に対して第２入力論理電位に向かってシフトされる。例えば、図３および図４にしたがってシリコンベースのクランピング耐性半導体論理素子を構成することができる。ここで、
−  第１続電型はｐ型に対応し、第２導電型はｎ型に対応し、
−  第１ソース電位はー４Ｖであり、ーチャネルピンチオフ時の第１チャネル深さは４．５Ｖであり、
−  チャネルピンチオフ時の第２チャネル深度は５Ｖであり、
−  第１入力論理電位は０Ｖに対応し、
−  第２只力論理電位は３Ｖに対応し、および、
−  第２ソースは、２．５Ｖに対応する第１出力論理電位にバイアスされている。
【０１６５】
このようにして、クランプ耐性半導体論理素子を確立することが実際に可能である。ここで、第２ＦＥＴのチャネルピンチオフ時のチャネル深さは、第１ＦＥＴのチャネルピンチオフ時のチャネル深さよりも大きい。チャネルピンチオフ時の第２チャネル深度が４．５  Ｖの場合、第１の出力論理電位は２Ｖである。そして、残りはクランプ抵抗半導体論理素子を確立することができるのと同じままになる。ここで、チャネルピンチオフ時の第１および第２チャネル深さは同じである。
【０１６６】
図１１および図１２は、２つの対向型ラテラルＣＩＳＦＥＴを含む半導体論理素子を示す。ここで、左側の第１ＦＥＴは横方向埋め込みチャネル空乏モードＣＩＳＦＥＴに対応する。外部ゲートは第１ゲートノード（すなわち入力）に対応する。また、第１補助ゲートノードがある。右側の第２ＦＥＴは、横型エンハンスメント型表面チャネルＣＩＳＦＥＴに対応する。ここで、外部ゲートは第２ゲートに対応し、補助ゲートは第２ソースノードに電気的に接続されている。図１２の断面図は半導体論理素子の概略レイアウトに対応し、破線８７１に沿った断面は図１１に示された概略断面に対応する。図１１および図１２では、第１ＦＥＴに関して、（第１導電型の第１チャネルドーピング７３１に関して第１ソース７１１が第１導電型ソースドーピング７１１と第１導電型ドレインドーピング７１３との間に配置される）第１ソース７１１および第１ドレイン７１３は、埋め込みチャネルＦＥＴの電圧処理能力を高めるために、そして、入力ノードの全体的な静電容量を減らすために、外部ゲート７２５からさらに離して配置することができることが示されている。図１１および図１２には、第２ＦＥＴに関しても、表面チャネルＦＥＴの電圧処理能力を増大させるため、および／または第２ゲートから第２ソース／ドレイン間容量を低下させるために、低ドープソースエクステンションドーピング３７１２および低ドープドレインエクステンションドーピング３７１４を配置することができることが示されている。表面チャネルＦＥＴの電圧処理能力もまた、ハロー注入をバックゲートドーピングに組み込むことによって、増大させることができる。ハロー注入はバックゲートドーピング同じ導電型であが、バックゲートドーピングであるが、しかし、それらは有益に利用されるが、ハロー注入は図１には示されていない。
【０１６７】
図１１において、第２ＦＥＴは、（ソース拡張ドーピング３７１２を含む）第２ソースおよび（ドレイン拡張ドーピング３７１４を含み）ドレインの間に配置され、第２チャネルに対応する表面チャネル３７３２と、第２ゲートに対応する外部ゲート７２６と、および、追加の第２補助ゲートとを含む。第２補助ゲートは、第１導電型バックゲートドーピング７４８および第１導電型コンタクトドーピング７１８を含む。第２補助ゲートは、第２ソースに対応する第２導電型の第２ソースドーピング７１２も含む第２ソースノード８８２に電気的に結合されている。内部ノードは、第２ゲート、第１導電型の第１ドレインドーピング７１３、および関連する配線８８３を含む。入力は、第１ゲートおよび関連する配線８８５を含む。内部ノードと入力との間には、オプションの「引きずり」プレートコンデンサ８９０がある。第１ソースノードは、第１導電型の第１ソースドーピング７１１および関連する配線８８１を含む。第２ソースノードは、第２導電型の第２ソースドーピング７１２および関連する配線８８２を含む。入力は、第２導電型の第２ドレインドーピング７１４に対応する。第２補助ゲートが第２補助ゲートに電気的に接続されているという事実は、図１１および図１２による半導体論理素子が、単方向性であり双方向性ではないことを意味する。
【０１６８】
図１１および図１２の半導体論理素子は、例えば、ＰＣＴ／ＦＩ２０１６／０５００１４に対応する半導体論理素子にしたがって、または短絡電流緩和半導体論理素子にしたがって動作することができる。両方の場合において、動作中、第１ソースノードは第１ソース電位に結合され、第２ソースノードは第１出力論理電位に結合され、第１補助ゲートノードは適切な補助ゲートノード電位に結合され、そして、入力は第１入力論理電位または第２入力論理電位のいずれかに結合される。入力が第１の入力論理電位に接続されているとき、第１チャネル（第１チャネルドーピング７３１に対応する）は導電性であり、内部ノードは第１ソース電位にするように設定され、第２チャネル（第２チャネル３７３２に対応する）は非導電性であり、したがって、出力は第１出力論理電位または第２出力論理電位のいずれかであり得る。すなわち、入力は出力の電位レベルを制御できない。一方、入力が第２入力論理電位に接続されている場合、第１チャネルは非導電性であり、内部ノードを第２チャネルを導電性にする電位に安定させることができ、したがって、出力を第１出力論理電位に強制する。
【０１６９】
図１１および図１２の半導体論理素子がＰＣＴ／ＦＩ２０１６／０５００１４に対応する場合、第１補助ゲートノードは、入力が第２入力論理電位のとき、内部ノードの第１補助ゲート誘導クランプが実現されないように、第１ソースノードに関して十分に大きい逆バイアスに結合される。互いに補完的な半導体論理素子に対応する、そのような構成の例が図１３Ａおよび図１３Ｂに示されている。図１３Ａおよび図１３Ｂの半導体論理素子は、図１３Ｃに示されるようにインバータとして一緒に接合することができることに留意する。図１３Ａ、図１３Ｂおよび図１３Ｃでは、ＰＣＴ／ＦＩ２０１６／０５００１４によるマーキング規則が利用されている。
【０１７０】
図１１および図１２の半導体論理素子が短絡電流緩和半導体論理素子に対応する場合、入力が第２入力論理電位にあるときに第１補助ゲート誘導クランピングが実現されるように、第１補助ゲートがバイアスされる。そのような構成の例は、互いに相補型半導体論理素子に対応する図１３Ｄおよび図１３Ｅによって示される。図１３Ｄおよび図１３Ｅの半導体論理素子は、図１３Ｆに示されるようにインバータとして一緒に接合することができることに留意する。図１３Ｄ、図１３Ｅおよび図１３Ｆでは、ＰＣＴ／ＦＩ２０１６／０５００１４によるマーキング規則が利用されている。図１１および図１２の半導体論理素子では、明らかに、第１補助ゲートと、第１ゲートに対応する、第１チャネルドーピング７３１の上かつ外部ゲート７２５の真下の半導体界面の半導体材料の内側に位置する場所との間に導電性経路が存在する。これは、バックゲートドーピング７４５が図１２において見られるという事実から推測することができる。図１３Ｄ、図１３Ｅおよび図１３Ｆの例では、第１補助ゲートノードは６Ｖにバイアスされている。第１の補助ゲートによるクランピング時には、第１チャネルのチャネル深さは、例えば、４．５Ｖであり得る（すなわち、第２導電型移動電荷キャリアの層が第１ゲートの直下に形成される）。一方、入力（すなわち第１ゲート）が第１入力論理電位にあるとき、第１チャネルは導電性である。第１ドレインから空乏化された第１チャネルを越えて第１ソースへの第１導電性移動電荷キャリアに対するバリア室温はおよそ０．５Ｖであると仮定される場合、内部ノードの電位振幅はおよそ２Ｖであった。また、入力が第２入力論理電位にあるとき、第２ゲートは第２ソースに対しておよそ１Ｖの逆バイアスになる。これは、第２ＦＥＴ内のゲート絶縁体層が非常に薄くなければならないことを意味する。これは、第２ドレイン領域が適切に設計されていれば可能である（例えば、ドレイン拡張ドーピング３７１４のドーピングが、比較的小さい、または、完全に削除されることができる場合）。図１３Ｃおよび図１３Ｆの両方のインバータ・アレンジメントはＭＳＣＬに対応する。
【０１７１】
図１４および図１５に示す半導体論理素子は、左側の第１ＦＥＴが表面チャネルエンハンスメントモードＣＩＳＦＥＴであることを除いて、その他の点では、図１１および図１２の半導体論理素子と全く同じである。ここで、第１ソースエクステンションドーピング３７１１および第１ドレインエクステンションドーピング３７１３が存在し、第１導電型の第１チャネルドーピングの代わりに表面チャネル３７３１が存在する。図１５は、図１４に示す概略断面図に対応し、半導体論理素子の模式的なレイアウトと破線３７７１に沿った断面とに対応する。同様に、図１１および図１２に示した半導体論理素子、図１４および図１５に示す半導体論理素子は、ＰＣＴ／ＦＩ２０１６／０５００１４に対応する半導体論理素子にしたがって、または短絡電流緩和半導体論理素子にしたがって、動作することができる。
【０１７２】
図１４および図１５の半導体論理素子がＰＣＴ／ＦＩ２０１６／０５００１４に対応する場合、入力が第２入力論理電位にあるときには、第１補助ゲートによる内部ノードのクランプが実現されないように、第１補助ゲートノードは、第１ソースノードに対して十分に大きい逆バイアスに結合される。互いに補完的な半導体論理素子に対応する。そのような構成の例を図１６Ａおよび図１６Ｂに示す。図１６Ａおよび図１６Ｂによる両方の場合において、状態間の内部ノード上の電位スイングは、入力が第１入力論理電位にあり、また、第２入力論理電位にあるとき、約３Ｖである。図１６Ａおよび図１６Ｂの半導体論理素子は、図１６Ｃに示されるようにインバータとして一緒に接合することができることに留意する。図１６Ａ、図１６Ｂおよび図１６Ｃでは、ＰＣＴ／ＦＩ２０１６／０５００１４によるマーキング規約が利用されている。
【０１７３】
図１４および図１５の半導体論理素子が短絡電流緩和半導体論理素子に対応する場合、入力が第２入力論理電位にあるときに第１補助ゲート誘導クランピングが実現されるように、第１補助ゲートがバイアスされる。そのような構成の例は、互いに補完的な半導体論理素子に対応する図１６Ｄおよび図１６Ｅに示されている。図１６Ｄおよび図１６Ｅの半導体論理素子は、図１６Ｆに提示されているようにインバータとして一緒に接合することができることに留意する。図１６Ｄ、図１６Ｅおよび図１６Ｆでは、ＰＣＴ／ＦＩ２０１６／０５００１４によるマーキング規則が利用されている。図１６Ｄに対応する半導体論理素子において、第１補助ゲートノードは４Ｖにバイアスされており、これは、入力が第２入力論理電位（５Ｖ）のとき、内部ノードは約４Ｖにクランプされることを意味する。図１６Ｅに対応する半導体論理素子において、第１補助ゲートノードは１Ｖにバイアスされており、これは、入力が第２入力論理電位（０Ｖ）のとき、内部ノードはおよそ１Ｖにクランプされることを意味する。図１６Ｄおよび図１６Ｅによる両方の場合において、状態間の内部ノード上の電位スイングは、入力が第１入力論理電位にあり、また、第２入力論理電位にあるとき、約２Ｖである。図１６Ｃおよび図１６Ｆのいずれのインバータ・アレンジメントもＭＳＣＬに対応しない。
【０１７４】
読みやすさのために、逆バイアスされているゲートは、ソースと比較した場合、ソースと、ソースとゲートが同じ電位にあるときよりも導電性の低いチャネルに対応するゲートとの間の電位差を参照することがここで繰り返される。ソースと比較したときに順方向にバイアスされているゲートは、ソースと、ソースとゲートが同電位のときよりも導電性の高いチャネルに対応ゲートの間の電位差を参照する。空乏モードＦＥＴは、ソースおよびゲートがは同じ電位にあるとき、チャネルが導電性であること、特定のゲートからソースへの逆バイアスの上で、チャネルが非導電性であることを意味する。エンハンスメントモードＦＥＴにおいて、ゲートとソースが同電位であるとき、チャネルは非導電性であり、特定のゲートからソースへの順方向バイアスの上で、チャネルは導電性である。また、低電力論理において、エンハンスメントモードＦＥＴを実現するための好ましい方法はＣＩＳＦＥＴ構成を利用することであることに留意する。ここで、ゲートノードは外部ゲートに対応する。このように、ゲートは、ゲートノードとソースノードとの間に電流を発生させることなく、ソースに対して順バイアスとなることができるからである。
【０１７５】
半導体論理素子では、第１ゲートが第２入力論理電位にあるときの定義を利用することもできる。それは、第１ゲートが第１入力論理電位にバイアスされているときよりも、第１ソースに関してより逆方向に（または順方向に少なく）バイアスされる。同様に、第２ゲートが第１出力論理電位にバイアスされている場合よりも、第１出力論理電位にバイアスされている第２ソースに関して、第２ゲート上の第１ソース電位はより逆方向（より順方向ではない）バイアスされると言うことができる。半導体論理素子において、第１ＦＥＴがエンハンスメントモードＣＩＳＦＥＴである場合、入力は、好ましくは第１外部ゲートに対応する。
【０１７６】
実際に、
−  ＰＣＴ／ＦＩ２０１６／０５００１４による半導体論理素子、
−  クランピング耐性のある半導体論理素子、および、
−  短絡緩和相補型半導体論理素子
を、第１ソースの電位は第１ゲートに対してはるかに逆バイアスに設定され、入力が第１入力論理電位にあるときおよび入力が第２論理電位にあるときの両方の場合において第１チャネルは非導電性であるような方法で、動作させることも可能である。この場合、前述の半導体論理素子は、入力容量を最小にする半導体論理素子に対応する。入力が第１の入力論理電位になると、内部ノードは、入力が第２入力論理電位にある場合と同様に、熱平衡に対応する電位に調整される。
【０１７７】
さらに、
−  ＰＣＴ／ＦＩ２０１６／０５００１４による相補型半導体論理素子、
−  クランプ耐性相補型半導体論理素子、および、
−  短絡電流緩和相補型半導体論理素子
を、相補入力が相補第１入力論理電位にあるときと、相補入力が相補第２入力論理電位にあるときとの両方のケースにおいて、相補第１チャネルが非導通になる、第２入力論理電位に関して相補第１ソースの電位が相補第１ゲートに対してはるかに逆バイアスに設定されるような方法で、動作させることが可能である。この場合、前述の相補型半導体論理素子相補型半導体論理素子を最小化する入力容量に対応する。入力が相補型第１入力論理電位にあるとき、相補型内部ノードは、相補型入力が相補型な第２の入力論理電位にあるときと同様に熱平衡に対応する電位に調整する。
【０１７８】
さらに、半導体論理素子を最小にする入力容量において、ＰＣＴ／ＦＩ２０１６／０５００１４にしたがう半導体論理素子において、抵抗性半導体論理素子をクランプにおいて、そして、半導体論理素子を緩和する短絡回路において、入力と内部ノードとの間にオプションの「引きずり」プレートコンデンサを利用することが有益である。さらに、相補型半導体論理素子を最小にする入力容量において、ＰＣＴ／ＦＩ２０１６／０５００１４にしたがう相補型半導体論理素子において、クランプ耐性相補型半導体論理素子において、そして、短絡電流緩和相補型半導体論理素子において、（相補）入力と（相補）内部ノードの間で、オプションの「引きずり」プレートコンデンサを使用することが有益である。
【０１７９】
入力容量最小化相補型半導体論理素子と、入力容量最小化相補型半導体論理素子との有益なところは、入力静電容量（相補型入力容量は入力容量とも呼ばれる）が、減少することができ、これにより、スイッチング時に入力ノードに流れる電流も減少することである。この事実は、スイッチングに関連した電力消費を減少させ、したがって、モバイルおよびＩｏＴアプリケーションにとって非常に重要である電池寿命も増加させる。
【０１８０】
新規なインバータでは、
−  ＰＣＴ／ＦＩ２０１６／０５００１４による半導体論理素子、
−  クランプ耐性半導体論理素子、−短絡緩和相補型半導体論理素子、
−  入力容量最小化半導体論理素子
のリストのうちの１つの半導体論理素子を利用することが可能であることに留意する。また、
−  ＰＣＴ／ＦＩ２０１６／０５００１４による相補型半導体論理素子、
−  クランプ耐性相補型半導体論理素子、
−  短絡電流緩和相補型半導体論理素子、
−  入力容量最小化相補型半導体論理素子、
−  従来の相補型半導体論理素子
のリストの１つの適切な相補型半導体論理素子と組み合わせて、利用することができる。
【０１８１】
インバータという用語は、バイナリ論理レベルデバイスとして広く理解されるべきである。ここで、他のバイナリ論理レベル装置に接続された少なくとも１つの入力ノードと少なくとも１つの出力ノードがある。入力における第１入力論理電位は出力において第２出力論理電位を提供し、入力における第２入力論理電位は出力において第１出力論理電位を提供する。すなわち、インバータは、インバータ機能以外の追加機能も提供する複数の論理要素を含むことができる。特に、インバータは、インバータに下方変換されたＮＡＮＤまたはＮＯＲ素子に対応し得る。バイナリ論理レベル装置がインバータに対応するかどうかをテストするために、２つのノードを除いて、バイナリ論理レベル装置の他の全ての入力／出力ノードを除去することができ、２つの論理要素を除いて、バイナリ論理レベル装置内の他の全ての論理要素を除去することができ、第１ノードにおける第１入力論理電位が第２ノードにおける第２出力論理電位を提供するかどうか、第１ノードの第２入力論理電位が第２出力に第１出力論理電位を提供するかどうかをチェックすることができる。
【０１８２】
チャネルは常にソースとドレインの間にあること、半導体材料とゲートとの間のゲート絶縁材料は、真空またはガスによって（特に、低誘電率（ｌｏｗ−ｋ）絶縁体を利用することが有益であるときはいつでも）置き換えられ得ること、すべての発明された半導体論理素子において、第１ソースは第１ソース電位にバイアスされていること、そして、全ての発明された相補型半導体論理素子において、相補型第１ソースは相補型第１ソースと位にバイアスされることに留意することが重要である。与えられた例におけるバイアスはシリコンに非常に適しているが、他の半導体材料には必ずしもうまくいかないかもしれないことも、また、留意しなければならない。本願発明の全ての実施形態において、ＣＩＳＦＥＴ、ＣＳＦＥＴ、またはＪＦＥＴに基づいている高電子移動度トランジスタ（ＨＥＭＴ）を作成するために、バンドギャップエンジニアリングを利用する／ことが可能である。さらに、例えば、ディスプレイ内部などに、薄膜トランジスタ（ＴＦＴ）として利用される、多結晶または非晶質半導体材料に基づく実施形態を利用することが可能である。さらに、本願発明の半導体論理素子および本願発明の相補型半導体論理素子は、例えば、グラフェン、カーボンナノチューブ、およびＭｏＳ２（特にグラフェンのような２次元形状の場合）に基づくことができる。さらに別の重要な見解は、発明された半導体論理素子の助けを借りて、および／または発明された相補型半導体論理素子により、従来のＣＣＩＳ論理と比較すると、チャネルおよびゲート絶縁材料を通じたリークを防ぐことができるために、電力消費を低減することが可能であることである。
【０１８３】
実際には、第１ＦＥＴ、第２ＦＥＴ、相補型第１ＦＥＴ、および相補型第２ＦＥＴに４つの異なる型のトランジスタを利用することもできる。４つのＦＥＴのそれぞれに異なる半導体材料を利用することさえ可能である。半導体論理素子の実施形態において既に述べたように本願発明によれば、第１ＦＥＴおよび第２ＦＥＴとして異なる種類のトランジスタを含むことができる。同様に、本願発明による相補型半導体論理素子の実施形態における第１ＦＥＴおよび第２ＦＥＴも、２つ以上の異なる種類のトランジスタを備えることができる。例えば、第１型の横型ＪＦＥＴ、第２型の表面チャネルＣＩＳＦＥＴ、第２型の垂直ＪＦＥＴ、および第１型の埋め込みチャネルＣＩＳＦＥＴを使用することができる。４つの異なるトランジスタは、１、２、３、または４つの異なる種類の半導体材料から形成することもできる。各ＣＩＳＦＥＴにおいて異なる厚さに対応する異なるゲート絶縁体層を使用することもできる。異なる種類の半導体論理素子、および／または、チップの性能を最適化するためにチップの異なる部分で利用される相補型半導体論理素子を形成するために、４つ以上の異なるトランジスタを利用することさえ可能である。加えて、既に前に説明したように、半導体論理素子内に複数の第１ＦＥＴおよび／または複数の第２ＦＥＴを有することもでき、これらすべてを、異なる種類のＦＥＴおよび／または異なる種類の半導体材料で作ることができる。その上、ただ１つのゲートおよび／または補助ゲートを有する代わりに、複数の独立したゲート、および／または、ゲートおよび／または補助ゲートがＣＩＳスタックまたはショットキーゲートに対応する外部ゲート型（導体半導体（ＣＳ）スタックに対応）の場合第１ＦＥＴおよび／または第２ＦＥＴに属する複数の独立した補助ゲートを有することもできる。
【０１８４】
文献ＰＣＴ／ＦＩ２０１６／０５００１４に記載されているように適切なウェルを利用することによって、ＳＯＩ層を使用する代わりに、異なるＦＥＴに対して絶縁を提供することも可能である。さらに、ＦＥＴが異なる半導体材料で作られている場合、異なる半導体材料で作られたＦＥＴと同数の（おそらくＳＯＩ層によって分離された）半導体材料の積層を含むウエハを使用することができる。特に、異なる半導体材料の合計４つの異なる積層があり得る。さらに、適切な電圧を生成するために、対応するチップ内に任意の種類のチャージポンプを利用することができる。特に、エンハンスメントモード接合型電界効果トランジスタを含むディクソンチャージポンプを利用することができる。
【０１８５】
独立した第１ＦＥＴの第１ドレインに接続される本願発明の半導体論理素子の第２ＦＥＴが複数の独立したＣＩＳゲートを含む特定のケースにおいて、第１ＦＥＴの複数の独立した入力は、第２チャネルを導電性にするために、すなわち、出力を第１出力論理電位にバイアスするために、第２入力論理電位にある必要がある。このアレンジメントでは、第２ＦＥＴの複数の独立したゲートは第１出力論理電位にクランプされず、それが速いスイッチング速度を提供するということ、それがより少ない面積を必要とすること、それが、例えば、半導体論理素子が直列に接続されているＮＡＮＤ（またはＮＯＲ）構成の一部において利用される可能性があること・の利点を有する。さらに、本願発明の相補型半導体論理素子が、単一の第２ＦＥＴの第２ゲートに接続された第１ドレインを有する複数の独立した第１ＦＥＴを備えるケースにおいて、このアレンジメントは、ＮＡＮＤ（またはＮＯＲ）構成の一部に利用される可能性がある。ここで、面積を節約するために相補型半導体論理素子が並列に接続されている。このアレンジメントが適切に設計されている場合、スイッチング速度の低下はわずかであるべきであり、特に２論理ゲートＮＡＮＤ（またはＮＯＲ）セルの場合にはそうである。前述の方法では、第２種類の発明された修正ＣＣＩＳ論理に対応する２論理ゲートＮＡＮＤ（またはＮＯＲ）セルに必要なトランジスタは、６個だけである。同様に、例えば、ＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ、ＸＮＯＲ、およびスタティックランダムアクセスメモリ（ＳＲＡＭ）セルにおいて、トランジスタの量を減らすことができる。
【０１８６】
本願明細書で使用されている垂直（ｐｅｒｐｅｎｄｉｃｕｌａｒ）ＪＦＥＴという用語の代わりに、垂直（ｖｅｒｔｉｃａｌ）ＪＦＥＴという用語を使用することもできる。絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）で使用されているものと同様に、横型ＣＩＳＦＥＴの他に、垂直ＣＩＳＦＥＴを利用することも当然可能である。ここで、チャネル電流は垂直方向にも流れる。他に、ＣＩＳＦＥＴを利用する可能性がある。ここで、チャネル電流が垂直方向に流れるように、ゲートはトレンチの内側に配置される。そのような実施形態では、ドレインは同じ表面または反対側の表面に配置することができる。同様に、垂直ＪＦＥＴのドレインも、ソースを構成する表面と比べて反対側にある表面に配置することができる。また、両面に配線することもあり得る。
【０１８７】
本願発明の半導体論理素子の他の利点は、アイドル時の消費電力が小さいことである。チャネル漏洩が、回避することができ、したがってリーク電流は逆バイアスされたｐｎ接合からのみ発生するからである。ＣＩＳゲート内の高度にドープされた半導体材料（例えば、強くドープされたポリシリコンのような）もまた導体と呼ばれることにも留意する。
【０１８８】
異なる実施形態によるコンタクトドーピングは、配線が使用されない場合、あるいは、接触が行われる対応する導電型の配線および半導体材料のフェルミ準位が適切である場合には実際には不要である。外部ゲートに対応するＣＩＳスタックをショットキーゲートで置き換えることも可能である（すなわち、ＣＩＳスタックはＣＳスタックで置き換えられる）。異なるＦＥＴ間（例えば、異なる半導体論理素子間および／または同じ半導体論理素子の第１ＦＥＴと第２ＦＥＴとの間）の容量結合を低減するために、絶縁体トレンチまたはＳＯＩ層さえも金属を組み込むことができる。可能であれば、面積を節約するために、多数の第１ＦＥＴまたは第２ＦＥＴを同じウェルドーピングに（分離ウェルのように）詰めることもできる。同様に、面積を節約するために、可能であれば、異なる半導体論理素子および／または相補型半導体論理素子に属する異なる部分を互いに融合することができる。第１ドレインと第２ゲートが半導体材料の内部で互いに電気的に融合している場合、同様にドープされた領域の一部である必要はないかもしれないが、それらは、ｎ＋ｐ＋ｎ＋またはｐ＋ｎ＋ｐ＋接合の横に並んで配置されて、一緒に電気的に融合することもできる。他のバイアス手段が設けられている場合には、ノード内の配線を省略することもできる。例えば、半導体基板を通して、第１ＦＥＴまたは第２ＦＥＴのソース、ドレイン、またはゲートにバイアスをかけることができる。したがって、本願発明の実施形態を示す図および明細書において、すべての配線は、前述の他バイアス種案が設けられている場合は、省略することができる。
【０１８９】
本願発明の半導体論理素子において、第２ＦＥＴに属する第２ソースは、常に第１出力論理電位にバイアスされてはならないことに留意することもまた重要である。しかしながら、前述の発明された半導体論理素子を含む相補型論理回路のある時点では、第２ソースが第１出力論理電位にバイアスされている少なくとも１つの発明された半導体論理素子がなければならない。したがって、図では、ケースを示すおよび／または説明するテキストにおいて、本願発明の半導体論理素子の第２ソースは第１出力論理電位に接続されているけれども、他の時点で、または他の半導体論理素子において、第２ソースが第１出力論理電位に接続されていないことは、非常に良好なことであり得る。本願発明の半導体論理素子に加えて、双方向であるように設計することもできる。その結果、第２ソースと第２ドレインの機能は、本願発明の相補型論理回路の動作中に交換することができる。さらに別の点は、発明された半導体論理素子において直列に接続された複数の第１ＦＥＴがある場合、第１ＦＥＴの第１ソースが常に第１ソース電位に接続されていなくてもよいことである。
【０１９０】
結合されるように構成されたという用語は、ある瞬間には、装置が電源に結合されないことがあるが、しかし、ノードが結合されるように構成された用語によって記述された、特定の電位に、少なくともある特定の時点の間に結合される場合があることを意味する。その上、本願発明の異なる実施形態に対応する異なる図に示されている特定の対象に対して同じ番号付けが利用されている場合、オブジェクトおよび／またはこの特定のオブジェクトの機能は、繰り返し説明することはできないが、その代わりに、実施形態から説明を読むことができる。ここで、対象物の機能は、本願明細書において、第１に記載されている。
【０１９１】
本願発明に対応する半導体論理素子と相補型半導体論理素子との大きな利点は、第１ゲートノードと第２ソースノードおよび／または第２ドレインノードとの間の、それらの間に内部ノードがあるという事実に起因する単一の欠陥が恒久的な導電経路を確立することができないことである。より良い欠陥分離を提供することで、欠陥が発生する可能性は低くなり、２つの論理ライン間に永久的な伝導経路は、欠陥によって引き起こされた損害はより容易に分離すること、欠陥対策は設計が容易であること、および、デバイスが完全に破損する可能性が低くなることを意味する結果となる。
【０１９２】
本願発明の目的は、従来のＣＣＩＳ論理の半導体論理素子の少なくとも一部を発明された半導体論理素子で置き換えること、および／または、従来のＣＣＩＳ論理における相補型半導体論理素子の少なくとも一部を、欠陥に対する許容度を改善するために発明された相補型半導体論理素子で置き換えることである。本願発明の他の目的は、従来のＣＣＩＳ論理の半導体論理素子の少なくとも一部を、従来のＣＣＩＳ論理よりも同等の電力消費およびより良好な欠陥分離を有する新規な半導体論理を提供するために、相補型半導体論理素子を用いて従来のＣＣＩＳ論理における相補型半導体論理素子の少なくとも一部を置き換えることによって、発明の半導体論理素子で置き換えることである。本願発明のさらに他の目的は、例えば、混在モードチップ、パワーエレクトロニクス、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）、ＳＲＡＭおよびダイナミックＲＡＭ（ＤＲＡＭ）チップのようなメモリチップ、および／またはセンサおよび検出器において、複数の論理レベルペアの適用を可能にする新規な半導体論理を提供することである。放射線検出器では、例えば、いくつかのドリフトリングの横に位置する相互接続された論理を提供することができる。
【０１９３】
最後に、発明された半導体論理素子は、従来のｎ型表面チャネルＣＩＳＦＥＴ半導体論理素子を、ゲルマニウムベースの論理回路において発明された半導体論理素子で置き換えるために利用できる。ｎ型表面チャネルＣＩＳＦＥＴを機能させることは、表表面ピンニングのために、ゲルマニウムにおいて実現することは非常に困難なことであったからである。シリコンの上のゲルマニウムに基づく相補型論理の利点は、シリコンよりもはるかに速い動作速度でゲルマニウムを使用できることである。
【０１９４】
上記の説明で提供された特定の例は、適用性および／または添付の特許請求の範囲の解釈を制限するものとして解釈されるべきではない。上記の説明で提供された例のリストおよびグループは、特に明記しない限り網羅的なものではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１３Ｆ】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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【図１６Ｆ】
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【国際調査報告】
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