(57)【要約】  記載される例は、アッセンブリをモールディングした（２１６）後の犠牲ダイ封止の昇華及びダイ取り付け材料の昇華又は分離を介して形成されるキャビティ（２５２）浮遊ダイパッケージ（２００Ｂ‐１）を含むを含む。モールディング構造におけるピンホールベント（２１８）が、ガスを逃がすように昇華経路として提供され、ダイ（２０６）又はダイスタックは、基板（２０２）から離され、キャビティ（２５２）においてボンドワイヤ（２１０）のみによって懸下される。
2019515509.tif 000002
【特許請求の範囲】
【請求項１】
半導体ダイパッケージを製造する方法であって、前記方法が、
半導体ウェハから一つ又は複数の半導体ダイをシンギュレートすることであって、各半導体ダイが複数のボンドパッドを有すること、
少なくとも一つのシンギュレートされた半導体ダイを、複数の導電体を有する基板に取り付けることであって、前記取り付けることが、選択ダイ取り付け材料を適用することを含むこと、
前記選択ダイ取り付け材料を一つ又は複数のステージにおいて硬化すること、
前記少なくとも一つのシンギュレートされた半導体ダイの前記ボンドパッドを、対応する数のボンドワイヤを用いて前記基板の前記複数の導電体にワイヤボンディングすること、
前記半導体ダイの少なくとも一部及び前記ボンドワイヤを含む前記基板の少なくとも一部を覆うためのバンプ構造として、選択昇華可能な犠牲封止材料を適用すること、
前記選択昇華可能な犠牲封止材料のバンプ構造を一つ又は複数のステージにおいて硬化すること、
前記バンプ構造、前記基板、及び関連する導体を覆うように選択モールディング材料を適用することであって、前記選択昇華可能な犠牲封止材料のための昇華経路を提供するように、或る選択形状及びサイズを有する少なくともピンホールベントが前記モールディング材料においてつくられる、前記選択モールディング材料を適用すること、
前記選択モールディング材料を一つ又は複数のステージにおいて硬化すること、
前記選択昇華可能な犠牲封止材料を気化するため昇華プロセスを実施すること、及び、及びキャビティをつくるため前記気化された封止材料が前記ピンホールベントを介して逃がすこと、及び
少なくとも部分的に前記キャビティに配置される前記少なくとも一つの半導体ダイを含む前記半導体ダイパッケージの製造を完了するため、フィルム層で前記ピンホールベントを覆うこと、
を含む、方法。
【請求項２】
請求項１に記載の方法であって、前記選択ダイ取り付け材料が、ネオペンチルグリコール、トリメチロールエタン、及び２、５‐ジメチル‐２、５ヘキサンジオールのうち少なくとも一つで構成されるポリオールのグループから選択される昇華可能な材料を含む、方法。
【請求項３】
請求項１に記載の方法であって、前記選択昇華可能な犠牲封止材料が、ネオペンチルグリコール、トリメチロールエタン、及び２、５‐ジメチル‐２、５ヘキサンジオールのうち少なくとも一つで構成されるポリオールのグループから選択される、方法。
【請求項４】
請求項１に記載の方法であって、前記選択モールディング材料が、前記昇華経路として動作する前記選択モールディング材料における前記ピンホールベントをつくるため、前記バンプ構造と接触される針を有するパッケージングツールにより適用され、その際、前記針の周りに前記モールディング材料が堆積される、方法。
【請求項５】
請求項４に記載の方法であって、前記選択モールディング材料が、石英ガラス（fused silica）を含むエポキシ樹脂材料を含む、方法。
【請求項６】
請求項１に記載の方法であって、前記少なくとも一つのシンギュレートされた半導体ダイを前記基板に取り付けることが、スタック形成において複数のシンギュレートされた半導体ダイを取り付けることを含み、前記選択ダイ取り付け材料を用いて底部ダイが前記基板に搭載され、残りの半導体ダイが、ダイ間取り付け材料を用いて前記底部ダイに結合されるスタックにおける互いの頂部上に搭載される、方法。
【請求項７】
請求項６に記載の方法であって、前記ダイ間取り付け材料が、エポキシ樹脂材料、シアネートエステルブレンド材料、ソフトはんだ材料、及び共晶ボンディング材料から成るグループから選択される、方法。
【請求項８】
請求項１に記載の方法であって、前記ピンホールベントを覆う前記フィルム層が、Ｂステージエポキシ樹脂を含む、方法。
【請求項９】
請求項１に記載の方法であって、前記ピンホールベントを覆う前記フィルム層が、スクリーンプリントされた封止層を含む、方法。
【請求項１０】
請求項１に記載の方法であって、前記少なくとも一つのシンギュレートされた半導体ダイが取り付けられる前記基板が、前記少なくとも一つのシンギュレートされた半導体ダイが上に搭載されるダイパドルを有するリードフレームを含む、方法。
【請求項１１】
半導体ダイパッケージであって、
複数の導電体を有する基板、
対応する数のボンドワイヤを用いて前記基板の前記複数の導電体にワイヤボンディングされる複数のボンドパッドを有する少なくとも一つの半導体ダイ、
前記半導体ダイの少なくとも一部、前記基板、及びそれらの間の前記ボンドワイヤを覆うモールディング構造であって、前記モールディング構造がキャビティを含み、前記キャビティが、
（ｉ）モールディングの前の前記半導体ダイの少なくとも一部の上の犠牲封止材料の堆積、及び
（ｉｉ）前記モールディング構造のピンホールベントを介する前記犠牲封止材料の昇華、
により形成され、前記キャビティが、前記少なくとも一つの半導体ダイと前記基板との間に堆積されるダイ取り付け材料の昇華か又は少なくとも部分的剥離のいずれかのため、前記基板の上に少なくとも部分的に浮遊する、前記半導体ダイの少なくとも一部が配置される空間を提供する、前記モールディング構造、及び
前記モールディング構造の上に配置されるフィルム層であって、昇華経路を提供するためその中に形成される前記ピンホールベントを密閉封止する、前記フィルム層、
を含む、半導体ダイパッケージ。
【請求項１２】
請求項１１に記載の半導体ダイパッケージであって、前記モールディング構造が、石英ガラスを含むエポキシ樹脂材料で形成される、半導体ダイパッケージ。
【請求項１３】
請求項１１に記載の半導体ダイパッケージであって、前記少なくとも一つの半導体ダイが取り付けられる前記基板が、前記少なくとも一つの半導体ダイが上に配置されるダイパドルを有するリードフレームを含む、半導体ダイパッケージ。
【請求項１４】
請求項１１に記載の半導体ダイパッケージであって、前記ピンホールベントを覆う前記フィルム層が、Ｂステージエポキシ樹脂を含む、半導体ダイパッケージ。
【請求項１５】
請求項１１に記載の半導体ダイパッケージであって、前記ピンホールベントを覆う前記フィルム層が、スクリーンプリントされた封止層を含む、半導体ダイパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して半導体デバイス及びその製造方法に関し、更に特定して言えば、ダイパッケージ及び関連する製造プロセスに関する。
【背景技術】
【０００２】
半導体パッケージは、一つ又は複数の半導体ダイ又は構成要素を含む、金属、プラスチック、ガラス、又はセラミックケーシングである。パッケージングは、半導体集積回路（ＩＣ）又はダイなどの構成要素のオペレーション及び性能における基本的役割を有する。また、パッケージングは、シリコンダイの中に及びシリコンダイから外に信号及び供給ワイヤをもたらす手段を提供する以外に、回路により生成された熱を取り除き、機械的サポートを提供する。また、最終的に、パッケージングは湿気など環境状況に対してダイを保護する。また、パッケージング技術は、例えば、マイクロプロセッサ、信号プロセッサなどの高性能構成要素の性能及び電力消散に対して大きな影響を持ち続ける。この影響は、技術スケーリングの結果としての内部信号遅延及びオンチップキャパシタンスの低減により、時間が経過するにつれて一層顕著となる。
【０００３】
現在の高精度ＩＣは、アセンブリ後のパッケージング応力により影響を受け、温度によるパラメータシフト及び潜在的なドリフトをもたらす。例えば、電気特性（トランジスタの閾値電圧、ＩＣの高精度基準電圧など）は、パッケージング材料により生じる熱機械的応力に起因してドリフトし得る。しかし、これまでの従来の解決策は、典型的に、低弾性率の材料を用いることにまだ依存しており、こういった材料はまだ高熱膨張係数（ＣＴＥ）を有する。従って、応力耐性は改善され得るが、このような技術においてパッケージングされたＩＣデバイスはいまだ、パラメータの応力及び温度ドリフトを示している。
【０００４】
能動及び受動構成要素両方を含む半導体デバイス、ボンディング技術、及びパッケージングプロセスは、高性能、高信頼性、及び低減された製造コストを達成することに対する改善により利点を得ることができる。
【発明の概要】
【０００５】
半導体ダイパッケージを製造する例示の方法において、この方法は、とりわけ、半導体ウェハから一つ又は複数の半導体ダイをシンギュレートすることに関与し得るダイの準備を含み得、各半導体ダイが複数のボンドパッドを有する。シンギュレートされた半導体ダイは、複数の導電体又は導電性フィンガを有する基板に取り付けられ、この取り付けは、選択ダイ取り付け材料の適切な適用を含む。一実装において、選択ダイ取り付け材料は、昇華可能な物質を含み得る。ダイ取り付け材料は、一つ又は複数のステージにおいて硬化され得、その後、少なくとも一つのシンギュレートされた半導体ダイのボンドパッドを、対応する数のボンドワイヤを用いて基板の複数の導電体にワイヤボンディングすることが続く。選択昇華可能な犠牲封止材料が適用されて、シンギュレートされたダイの少なくとも一部とボンドワイヤを含む基板の少なくとも一部とを覆う、グロブ（glob）又はバンプ構造となる。昇華可能な犠牲ダイ封止材料のバンプ構造もまた、一つ又は複数のステージにおいて硬化され得る。選択モールディング材料が、バンプ構造及び基板を覆うか、収容するか、又はその他の方式でシーリングするように適用され、或る選択形状及びサイズを有する少なくともピンホールベントが、後のステージにおける昇華可能な犠牲封止材料のための昇華経路を提供するようにモールディング材料においてつくられる。一例の実装において、モールディング材料は、好ましくは、昇華可能な材料の昇華をこの工程で生じさせることなく、一つ又は複数のステージにおいて硬化され得る。その後、昇華プロセスが、昇華可能な犠牲封止材料を気化するために成され、それにより、気化された封止材料をモールディングのピンホールベントを介して逃がし、それにより、キャビティをつくる。他の変形において、ダイ取り付け材料はまた、実装に応じて、昇華、剥離、又はそのままとされ得る。ピンホールベントを含むモールディング構造はその後、フィルム層で覆われるか又はシーリングされて、キャビティに配置される少なくとも一つのシンギュレートされたダイを含む半導体ダイパッケージの製造を完了する。
【０００６】
一例の半導体ダイパッケージにおいて、半導体ダイパッケージは、とりわけ、複数の導電体を有する基板と、対応する数のボンドワイヤを用いて基板の複数の導電体にワイヤボンディングされる複数のボンドパッドを有する少なくとも一つの半導体ダイとを含む。半導体ダイの少なくとも一部、基板、及びそれらの間のボンドワイヤを覆うか又はその他の方式でシーリングするモールディング構造が提供され、モールディング構造は、キャビティ又はチャンバを含み、キャビティ又はチャンバは、（ｉ）モールディングの前の少なくとも一つの半導体ダイの上の犠牲封止材料の堆積、及び（ｉｉ）モールディング構造のピンホールベントを介する犠牲封止材料の昇華により形成され、更にキャビティは、少なくとも一つの半導体ダイと基板との間に堆積されるダイ取り付け材料の昇華又は縮小／剥離のため、基板の上に浮遊する少なくとも一つの半導体ダイが配置される空間を提供する。モールディング構造の上に又は直上にフィルム層が配置されて、昇華経路を提供するためその中に形成されるピンホールベントを密閉封止する。
【図面の簡単な説明】
【０００７】
【図１Ａ】例示の一実施例に従ったバックエンド半導体製造フローの一部として例示のダイパッケージングプロセスを図示する。
【図１Ｂ】例示の一実施例に従ったバックエンド半導体製造フローの一部として例示のダイパッケージングプロセスを図示する。
【０００８】
【図２Ａ−１】一つ又は複数の例示の実施例に従った、図１Ａのプロセスフローの実装から生じる例示の暫定パッケージング構造を図示する。
【図２Ａ−２】一つ又は複数の例示の実施例に従った、図１Ａのプロセスフローの実装から生じる例示の暫定パッケージング構造を図示する。
【０００９】
【図２Ｂ−１】一つ又は複数の例示の実施例に従った、図１Ｂのプロセスフローの実装から生じる例示の完成したパッケージング構造を図示する。
【図２Ｂ−２】一つ又は複数の例示の実施例に従った、図１Ｂのプロセスフローの実装から生じる例示の完成したパッケージング構造を図示する。
【図２Ｂ−３】一つ又は複数の例示の実施例に従った、図１Ｂのプロセスフローの実装から生じる例示の完成したパッケージング構造を図示する。
【００１０】
【図２Ｃ】例示の一実施例の目的のため基板として作用するリードフレーム構造と関連して例示の半導体ダイを図示する。
【００１１】
【図３】別の例示の実施例に従った、スタックされたダイ構成を有する例示のパッケージング構造を図示する。
【発明を実施するための形態】
【００１２】
本記載において、「或る」実施例又は「一つの」実施例に対する参照は、必ずしも同一実施例に対する参照ではなく、そのような参照は少なくとも一つを意味し得る。また、一実施例に関連して特定の特徴、構造、又は特性が記載されているとき、このような特徴、構造、又は特性は、明示的に記載されるか否かに関わらず、他の実施例に関連して成され得る。
【００１３】
図面において、同様の参照数字は、概して、全体を通して同様の要素を指すために用いられる。図面は一定の縮尺で描いてはいない。例示の実施例は、特定の詳細の一つ又は複数なしに又は他の方法を用いて成され得る。例示の実施例は、行為又は事象の例示の順に限定されない。幾つかの行為は、異なる順で及び／又は他の行為又は事象と同時に起こり得る。また、例示の実施例に従って或る手法を実装するために、図示した行為又は事象の全てが必要とされるわけではない。
【００１４】
本記載において、或る方向の用語（例えば、「上側」、「下側」、「頂部」、「底部」、「左側」、「右側」、「前側」、「裏面」、「垂直」、「水平」など）が、図面の方位又はその例示の要素を参照して用いられ得る。しかしながら、実施例の構成要素は多数の異なる方位で配置され得、そのため、方向の用語は、例示の目的で用いられており、限定ではない。また、実施例は、例示の実施例の範囲を逸脱することなく、用いられ得、構造的又は論理的変更が成され得る。本願において説明される種々の例示の実施例の特徴は、具体的にはその他の方式で説明されない限り、互いに組み合わされ得る。
【００１５】
本記載において用いられるように、用語「結合される」、「電気的に結合される」、「接続される」、又は「電気的に接続される」は、要素が共に直接的に結合又は接続されなければいけないことを必要としない。「結合される」、「電気的に結合される」、「接続される」、又は「電気的に接続される」要素間に、介在する要素が提供され得る。
【００１６】
大まかには、例示の実施例は、浮遊ダイパッケージ及びその製造に向けられる。浮遊ダイパッケージは、犠牲ダイ封止の昇華を介して形成されるキャビティを含む。また、ダイ取り付け材料の昇華及び／又は剥離は、変化において、モールディングアッセンブリの後に成され得る。モールディング構造における一つ又は複数のピンホールベント又は開口が、ガスを逃がすように昇華経路として提供され得、ダイ又はダイスタックは、基板から離され、キャビティにおいてボンドワイヤのみにより懸下される。
【００１７】
これ以降に記載される例示の半導体デバイスは、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＧａＡｓ、又は有機半導体材料などを含み得、又はこのような材料で形成され得る。半導体材料は、デジタル、アナログ、ミックスドシグナル、又はパワー半導体チップなど、任意のタイプのＩＣを含む半導体ウェハ又は半導体チップとして具現化され得る。例示の半導体チップ又はダイには、集積回路、集積回路を制御するための制御回路、一つ又は複数のメモリ／プロセッサコア及び関連する周辺回路、及び／又は、マイクロエレクトロメカニカル構成要素又はシステム（ＭＥＭＳ）が含まれ得る。半導体チップは更に、半導体ではない（例えば、誘電体層、プラスチック、又は金属などの絶縁体など）無機及び／又は有機材料を含み得る。
【００１８】
例示の一実施例に従ってパッケージされ得る半導体デバイスの例には、複数のボンディングパッド（コンタクトパッド又はボンドパッドと称されることもある）が含まれ得、複数のボンディングパッドは、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）などの金属で作られ得るか又は金属を含み得、また、拡散障壁層の一つ又は複数の層を含み得る。例えば、例えば、ニッケルパラジウム（Ｎｉ−Ｐｄ）、窒化タンタル（ＴａＮ）−Ｎｉ−Ｐｄ、及び同様のものを含む、マルチレベル／レイヤーＣｕ拡散障壁金属が適用され得る。コンタクトパッドは、半導体デバイスの集積回路と基板に接続されるそれぞれの接続要素との間に電気的接続を提供するように構成され得る。ボンドパッドとの接続を確立するための実現可能な手段には、特に、はんだ付け、ワイヤボンディング、クリップボンディング、フリップチップマウンティング、及びプローブニードルが含まれ得る。そのため、接続要素は、幾つかの例示の実施例においてボンディングワイヤ又はボンディングクリップとして具現化され得る。
【００１９】
これ以降に記載される例示のパッケージングプロセスにおいてコンタクトパッドにボンディングされ得る例示のボンディングワイヤ（又は、ボンドワイヤ）は、例えば、Ｃｕ又はＣｕ合金などの金属又は金属合金を含み得るワイヤコアを含み得、また、ワイヤコアの上に配される被覆材料を更に含み得る。例えば、一実施例が、パラジウム被覆された材料（例えば、Ｐｄ被覆銅又はＰＣＣ）、及び同様のもののうち一つを含む被覆材料を含み得る。ワイヤ直径は、応用例に応じて、１ミクロン未満から数百ミクロンまでわたる厚みを有し得る。例示の実施例において、ワイヤ直径は、特定の応用例に応じて１５〜２５０ミクロン（μｍ）であり得る。ワイヤコアは、ワイヤコアの「厚み」という用語がワイヤコアの直径を指し得るように、実質的に円形の断面を有し得る。
【００２０】
例示の一実施例に従ってパッケージされ得る例示の半導体デバイス、ダイ、又はダイスタックは、例えば、ウェットクリーン、ケミカルクリーン、ドライ又はプラズマクリーンなどを含む多数の表面調整プロセスを用いて形成されているコンタクトパッドを含み得る。
【００２１】
ボンディングワイヤ又は材料（これらは、例示の実施例のコンタクトパッドにボンディングされ得る）は、酸化物層などのパッシベーション層を含み得る。この接続において、「パッシベーション」という用語は、パッシベーション層により被覆された（sheathed）又はパッシベーション層の下に配された材料の酸化及び腐食を避けるか又は阻止することを指し得る。例えば、パッシベーション層は、硬い非反応性表面フィルムの自発形成（自発パッシベーション）を介して生成され得る。パッシベーション層は、幾つかの例示の実施例において４〜８ｎｍなど、１〜１０ｎｍの間の厚みを有し得る。
【００２２】
図１Ａ及び図１Ｂは、例示の一実施例に従ったバックエンド半導体製造フローの一部として、例示のダイパッケージングプロセス１００Ａ、１００Ｂを示す。図１における参照符号１００Ａは、大まかには、関与する半導体デバイスのタイプ、製造技術、及びバックエンドファンドリーフローに応じて、ダイの準備の種々のステージに関与し得るフローの第１の部分を指す。パッケージングのためのウェハからの個々の半導体ダイ又はチップのシンギュレーション（即ち、「ダイシング」）の一部として、ウェハソート、ビジュアル／自動検査、支持（backing）テープマウント、ウェハソーイング及び脱イオン（ＤＩ）水洗浄及び潤滑などに関与する多数のプロセスが実施され得る。また、或るタイプの半導体デバイスでは、裏面から充分なウェハ基板材料を取り除き、それにより、選択薄さ、又は変動する範囲（例えば、約５０μｍ〜数百ミクロン）の厚みを得るために、ダイシング前にウエハバックグラインドオペレーションが（付加的に又は任意選択で）実施され得る。また、製造プロセスに応じて、一つ又は複数の適切な裏面金属層（例えば、チタン（Ｔｉ）、チタンニッケル銀（Ｔｉ‐Ｎｉ‐Ａｇ）、ニッケルバナジウム（Ｎｉ‐Ｖ）などを含む）が、ウェハの裏面基板の上に堆積され得る。これらの準備工程は、ブロック１０２において一まとめに図示される。
【００２３】
ダイの準備に続いて、多数のダイ取り付け関連工程が実施され得、これも、関与する半導体デバイスのタイプ、パッケージング技術、及びバックエンドファンドリーフローに応じて、一つ又は複数のシンギュレートされた半導体ダイなど、一つ又は複数のプロセスステージに関与し得る。例示の実施例に従って、第１の半導体ダイ（これは、マルチダイ又はマルチチップ構成がパッケージされているか否かに応じて、底部ダイ又は少なくとも一つのシンギュレートされた半導体ダイとも称され得る）が、ブロック１０４に記載されるように、例示の実施例に従った選択ダイ取り付け材料を用いて、例えば、リードフレームパドル又はダイパッド及び関連する導電性フィンガなどの複数の導電体を有する基板に搭載され得るか又はその他の方式で取り付けられる。一実施例において、ダイ取り付け材料は、バックエンド／パッケージ処理のプロセスパラメータの範囲に対して昇華不能であるか昇華不能なままである材料、物質、又は化合物を含み得る。別の実施例において、ダイ取り付け材料は、一つ又は複数のダウンストリーム処理工程において又はその間、半導体ダイから又は基板から、部分的に又は完全に、縮小し得、剥離し得、萎み得、収縮し得、縮み得、又はその他の方式で離れ得る材料、物質、又は化合物を含み得る。別の実施例において、ダイ取り付け材料は、一つ又は複数のダウンストリーム処理工程において昇華され得る材料、物質、又は化合物を含み得る。この変形において、このようなダイ取り付け材料は、好ましくは、例示のパッケージフローパラメータに関連する適切な温度範囲で昇華され得る。また、ダイ取り付け材料全体（例えば、完全昇華）又は材料の少なくとも一部が昇華され得る（例えば、部分的昇華）。（例示の実施例の目的のために用いられ得る）例示の昇華可能な材料が、昇華に関与する後続の処理工程の幾つかに関連してこれ以降に記載される。
【００２４】
例示のプロセスフロー１００Ａは、技術及びバックエンドファンドリーフローに応じて、好ましくは一つ又は複数のステージにおける、ダイ取り付け材料（及びスタックされたダイ構成が実装されるダイ間取り付け材料）の硬化／焼結（ブロック１０６）に関与し得、これは、マウント硬化プロセスと称され得る。ここで、例示のパッケージングフローは、パッケージ毎に複数のダイに関与し、一つの例示の実装において従来の昇華不能ダイ間取り付け材料を用いて、付加的なダイが（例えば、垂直のスタック構成において、底部ダイの頂部上に）共に取り付けられ得、昇華可能なアンダーフィルが、底部ダイを基板に取り付けるために提供され得る。このようなスタックダイ配置において、底部ダイが、まず取り付けられて硬化され得、その後、昇華不能ダイ間取り付け材料を用いて次のダイを底部ダイの頂部上に取り付けること、及びその後それを硬化することなどが続く。従って、一実施例において、スタックにおける各ダイは、スタックの頂部ダイが取り付けられて硬化されるまで、個別に及び順次に取り付けられ、硬化され得る。例示のスタックされたダイ構成は、異なるタイプの半導体デバイスを含み得、各ダイの硬化プロセスは、異なる温度及び時間範囲を含むなどの複数ステージに関与し得、これらは、スタックの他のダイのものとは異なっていてよい。
【００２５】
一例の実装において、底部ダイ取り付け材料が、伝導性アンダーフィルとして提供され得、一方、ダイ間取り付け材料は非伝導性であり得る。また、ダイ取り付け材料は、例えば、シリンジディスペンスメカニズムを用いるなど、種々の技術を用いて適用され得る。
【００２６】
更なる例示の実装において、第１のマウント硬化プロセスが、最小１７０℃〜最大１８０℃の第１ステージ温度範囲を含み得、好ましい温度は１７５℃であり、この第１ステージは、３０分の好ましい時間を有する、２５〜３５分の第１の時間期間の間適用され得る。同様に、第１のマウント硬化プロセスの第２のステージが、５５〜６５分の間の時間範囲の間、１７０℃〜１８０℃の温度範囲を有し得る。第１のマウント硬化プロセスの第３の及び最終ステージが、４０〜５０分の間の時間範囲の間、７０℃〜８０℃の温度範囲を有し得る。更なる例示の実装において、第２のマウント硬化プロセスが更に、下記プロセスパラメータを備える３つのステージを含み得る。第１ステージは、２５〜３５分の時間範囲の間、１４５℃〜１５５℃の温度範囲を有し、第２のステージは、６０〜６５分の時間範囲の間、１４５℃〜１５５℃の温度範囲を有し、第３のステージは、４５〜５５分の時間範囲の間、７５℃〜８５℃の温度範囲を有する。
【００２７】
サンプルのダイ間取り付け材料及び／又は昇華不能ダイ取り付け材料は、制約なしに、単一ダイ又はスタックダイ構成及び関連するパッケージング技術の要求される特定の熱機械的性質に基づいて選択され得る、種々の既知の又はこれまでは知られていない、エポキシ樹脂材料、シアネートエステルブレンド材料、ソフトはんだ材料、及び共晶ボンディング材料を含み得る。
【００２８】
引き続き図１Ａを参照すると、少なくとも一つのシンギュレートされた半導体ダイのダイボンドパッドは、異なるボンディング技術に関連して対応する数のボンドワイヤを用いて、基板の複数の電気導体（例えば、リードフレームの導電性フィンガ）にワイヤボンディングされ得る（ブロック１０８）。ここで、複数のダイが関与され、各ダイは、導電性フィンガ、バンプ、ボール、又はポスト、及び同様のものの対応するセットに個別にワイヤボンディングされ得る。更に、例えば、ボールボンディング、ウェッジボンディング、リボンボンディング、クリップボンディング、及びＴＡＢ（テープ自動ボンディング）を含む種々のワイヤボンディング相互接続プロセスが、例えば、金（Ａｕ）、アルミニウム（Ａｌ）、又は銅（Ｃｕ）などの種々の冶金の基板の導電性フィンガへの接続ボンドワイヤのために用いられ得る。概して、各タイプのボンディングにおいて、ワイヤは、溶着を成すために熱、圧力、及び超音波エネルギーの何らかの組み合わせを用いて、両端（即ち、ボンドパッド及び対応する導電性フィンガ）において取り付けられ得る。
【００２９】
図２Ｃは、ダイ又はチップパドル２７４及び複数の導電性フィンガ２７６Ａを有するリードフレーム構造２７２として提供される、例示の基板２００Ｃを示す。複数のボンドパッド２８０により囲まれる一つ又は複数の能動回路エリア２８２を含む半導体ダイ２７８が、リードフレームのチップパドル２７４上に搭載される。各々が約１５μｍ〜２５μｍの例示のワイヤ直径を有するボンドワイヤ２７６Ｂが、それに対応してボンドパッド２８０と導電性フィンガ２７６Ａとの間のワイヤ接続を提供するように例示的に示される。
【００３０】
再び図１Ａを参照すると、選択昇華可能な犠牲封止材料が、例示の実施例に従って、シンギュレートされたダイ（又はスタックされたダイ構成における複数のダイ）の少なくとも一部と、ボンドワイヤを含む基板の少なくとも一部とを覆うように適切な形状及び／又はサイズを有するバンプ構造として適用される（ブロック１１０）。一実施例において、封止材料は、ボンドワイヤ及び／又は基板の一部と共に、ダイを完全に封止し得る。別の変形例において、封止材料は、ダイの部分的エリア、ボンドワイヤのサブセット／一部、及び／又は基板（例えば、ダイ／基板の選択エリアにおいて）のみを覆い得る。これらの封止変形は、ブロック１１０において例示的に示される。
【００３１】
パッケージ内でキャビティ（実装に応じて部分的に又は完全なキャビティ）をつくるため、材料（種々のタイプのポリオールなど）は、ワイヤボンディングプロセスウィンドウ及びモールディングプロセスウィンドウ（後述）外の温度で昇華又は収縮／剥離し得る犠牲封止材料及び／又は昇華可能なダイ取り付け材料として有利に用いられ得、半導体ダイ（又はダイスタック）は、ボンドワイヤのみにより懸架され得、それにより、従来のパッケージング技術において所望とされないパラメータシフトを通常起こし得るパッケージ後の熱機械的応力を緩和及び／又は克服し得る「浮遊ダイ」と称され得るものを実現する。ポリオール及び適用可能なプロセス温度ウィンドウの物理的／化学的特性に応じて、選択された昇華可能な材料は、ダイ／基板／ボンドワイヤの選択部分の上に堆積するための或る温度で溶融ビードとして押し出され得る固体として適用され得る。別の変形例において、昇華可能な材料は適切な溶媒に溶融され得、ダイ部分の上及び基板及びボンドワイヤ部分（以降では「封止された構成要素」と称する）の周りにビードをディスペンスするシリンジディスペンスメカニズムを用いて、適切な粘度の溶液として適用され得る。溶媒はビードから気化され得、それにより、材料の「グロブ」を、バンプ構造としてダイ及び封止された構成要素の上に残す。更に別の変形において、選択昇華可能な材料が、室温で液体として適用され得、その結果、それは、バンプとして固体化するために化学的結合の架橋結合をつくる放射（例えば、ＵＶ、ＩＲなど）により硬化され得る。
【００３２】
ポリオールは、モノマー又はポリマーの物質として提供され得る、複数のヒドロキシル官能基を備える化合物である。２つのヒドロキシル基を有する分子がジオールであり、３つのヒドロキシル基を有する分子がトリオールである、などである。例示の昇華可能な犠牲封止材料及び昇華可能なダイ取り付け材料は、これらに限定されないが、ネオペンチルグリコール、トリメチロールエタン、及び２、５‐ジメチル‐２、５ヘキサンジオールの少なくとも一つで構成されるポリオールのグループから選択され得、それらの特性を後述する。
2019515509.tif 000003
【００３３】
また、ブロック１０６に記載するような硬化ダイ取り付け材料に類似して、犠牲ダイ封止材料は、ブロック１１２に記載するように、実装に応じて一つ又は複数のステージにおいて硬化／ベークされ得る（これは「グロブ頂部」硬化プロセスと称され得る）。一つの例示の実施例において、グロブ頂部硬化プロセスの第１ステージが、最小１４５℃から最大１５５℃までの第１ステージ温度範囲を含み得、好ましい温度は１５０℃であり、これは、３０分の好ましい時間を有する、２５〜３５分の第１の時間期間の間、適用され得る。同様に、グロブ頂部硬化プロセスの第２のステージが、５５〜６５分の時間範囲の間、１４５℃〜１５５℃の温度範囲を有し得、グロブ頂部マウント硬化プロセスの第３の及び最終ステージが、４０〜５０分の時間範囲の間、７５℃〜８０℃の温度範囲を有し得る。
【００３４】
ブロック１１４において、選択モールディング材料が、バンプ構造（これは、シンギュレートされた半導体ダイの少なくとも一部又はスタックにおける複数のダイを封止する）及び基板の少なくとも一部を覆うように適用され得、選択形状及びサイズを有する少なくともピンホールベント、アパーチャ、開口、又はオリフィスなどが、昇華可能な犠牲封止材料のための昇華経路（及び、昇華可能な場合、ダイ取り付け材料）を提供するように後のステージでモールディング材料においてつくられる。例示の実装において、モールディング材料は、好ましくは、特定の製品／部分要件に基づいて、石英ガラス（fused silica）、触媒、難燃剤、応力調整剤、接着促進剤、及び他の添加剤などの種々のタイプの無機充填材を含むようにつくられ得るプラスチック、エポキシ樹脂などから選択され得るが、他の種類のモールディング／パッケージング材料も用いられ得る。一例の実装において、選択モールディング材料は、封止バンプ構造と接触される針を有するパッケージングツールにより適用され得、その結果、選択モールディング材料は針の周りに堆積され、それにより、ポストアッセンブリにおける昇華からのガスに対して脱出経路又は排出経路として動作する選択モールディング材料においてピンホールベント又は開口をつくる。通常、強い熱がモールディング材料に印加され得、モールディング材料は、溶融され得、所望の形体に形づくられ得る。また、ピンホールベントを有する選択モールディング材料は、モールド硬化プロセスにおいて一つ又は複数のステージで硬化され得る（ブロック１１６）。例示のモールド硬化プロセスは、一実装において４〜５時間の時間の範囲の間の１７０℃〜１８０℃の温度範囲に関与し得る。
【００３５】
図２Ａ‐１は、例示の一実施例に従った、上述の図１Ａのプロセスフローの実装から生じる例示の暫定パッケージング構造２００Ａ‐１を示す。例示の半導体ダイ２０６が、ダイ取り付け材料層２０８を用いてパドル２０２を含む基板構造に搭載され、一実施例においてダイ取り付け材料層２０８は、上述したような昇華可能な物質を含み得る。ボンドワイヤ２１０が、ダイボンドパッド２１２とそれぞれの複数の導体２０４Ａ／２０４Ｂとの間に接続される。バンプ構造２１４が、前述のように適切な犠牲封止材料で形成され、半導体ダイ２０６全体、及びダイ２０６が取り付けられる基板２０２の少なくとも一部を覆う。モールディング構造２１６が、バンプ構造２１４、及び、導体２０４Ａ／２０４Ｂを含む基板構造を覆い、少なくとも一つのピンホールベント２１８がバンプ構造２１４の上に形成され、それにより、アセンブリ後のプロセスにおける昇華の間に形成され得るガスのための退避経路を提供する。更なる変形において、一つ又は複数の穴又はアパーチャが、昇華可能な材料の気化を可能にするために昇華経路として動作するため基板２０２において代替として又は付加的に提供され得る。例えば、基板２０２は、グロブ頂部材料の粘度が完全に濡れない（not wet through）ように充分に小さい少なくとも穴を備えて提供され得る。一つのこのような配置において、頂部ピンホールベント２１８が完全になくされ得、それにより、ガス除去を促進するため底部基板開口に依存する。
【００３６】
更なる変形において、図２Ａ‐２の例示の暫定パッケージング構造２００Ａ‐２は、半導体ダイ２０６の部分的封止を図示し、部分的バンプ構造２１５が半導体ダイ２０６及び基板２０２を部分的にだけ覆うように示されている。図２Ａ‐１の例示の実施例に類似し、モールディング構造２１６は、バンプ構造２１５と、ボンドワイヤ２１０及び導電性フィンガ２０４Ａの少なくとも一部を含む基板構造とを部分的に覆い、少なくとも一つのピンホールベント２１８（即ち、昇華ベント）が、部分的バンプ構造２１５の上に昇華経路として形成される。図２Ａ‐１及び２Ａ‐２の種々の変形が、例示の実施例の内で実現され得る。
【００３７】
図１Ｂを参照すると、例示のパッケージングフローの第２の部分１００Ｂが、大まかには、パッケージを完了するための一つ又は複数の昇華ベントの昇華及びシーリングに関与する（即ち、ポストアッセンブリフロー）。ブロック１５２において、適切な温度でバンプ構造２１４（及び、昇華可能なダイ取り付け実装におけるダイ取り付け材料層２０８）の犠牲封止材料を気化するため（即ち、昇華／気化）、例えば、上述したようなバックエンドパッケージングフロー条件に関連して、熱、放射、又はその他の相変化を達成し得るエネルギー又はプロセスが適用され得る。好ましくは、封止及びダイ取り付け材料は、それらが昇華又は収縮／剥離し得る温度が、特定のパッケージングフローのワイヤボンディングウィンドウ及びモールディングプロセスウィンドウ外になるように選択される。それにより、気化された封止材料及び／又はダイ取り付け材料が、モールディングピンホールベント／オリフィス（例えば、図２Ａ‐１及び２Ａ‐２におけるピンホール２１８）を介して脱出し得、それにより、図１Ａのプロセスフロー１００Ａにおいて堆積されたグロブ／バンプのサイズ／形状に応じて、パッケージにおけるダイ／スタックの周りのキャビティ又はチャンバ空間をつくる。任意選択で／代替として、ダイ取り付け材料層は昇華されない可能性がある。そうではなく、ダイ取り付け材料層は、例えばリードフレームダイパドルから又はダイから、剥離され得る一方、犠牲ダイ封止材料を昇華する。更なる変形において、ダイ取り付け材料は、部分的に剥離され得、即ち、部分的にそのままであり、基板又は半導体ダイに結び付けられ得る。これらのプロセスはブロック１５４に例示的に示されるが、幾つかの付加的な／代替の実装が例示の実施例の範囲内で実現され得る。その後、ピンホールベント又は開口２１８は、例えば、Ｂ‐ステージフィルム又はスクリーンプリント封止層を含むフィルム層で覆われ得るか又はその他の方式でシールされ得る。例示の実装において、部分／パッケージをシールするための特定のフィルム層の選択は、ダイ／スタックのパッケージングを完成するためのピンホール／オリフィス開口のサイズ／形状に依存し得る（ブロック１５６）。
【００３８】
図２Ｂ‐１は、例示の一実施例に従った、図１Ｂのプロセスフローの実装１００Ｂから生じる例示の完成したパッケージング構造２００Ｂ‐１を図示し、キャビティ又はドーム２５２を含むモールディング構造２１６は、図２Ａ‐１に図示される半導体ダイ２０６全体を覆う犠牲封止グロブ２１４を昇華することにより形成される。また、昇華可能なダイ取り付け層材料２０８が、気化され、モールディング構造２１６におけるピンホールベント２１８を介して取り除かれるとき、分離空間２５６が半導体ダイ２０６と基板／パドル２０２との間に形成され得る。参照符号２５４は、一実施例においてモールディング構造２１６の上又はその直上に適用されるシーリングフィルム又は層として提供される、部分的に硬化される又はＢ‐ステージエポキシ接着剤を指す。別の実施例において、上述したように、フィルム層２５４はスクリーンプリント封止フィルムを含み得る。
【００３９】
別の変形例において、図２Ｂ‐２の例示の完成したパッケージング構造２００Ｂ‐２が、ダイ封止材料が昇華される一方で、ダイ取り付け層２０８が剥離又は分離しないままであるシナリオを図示する。この構成において、半導体ダイ２０６は、底部に取り付けられたままであり得るが、それは、その頂部表面上の任意の構造的構成要素から応力フリーである。更に別の変形において、図２Ｂ‐３の例示の完成したパッケージング構造２００Ｂ‐３が、ダイ封止材料が以前のように昇華される一方で、ダイ取り付け層２０８が基板パドル２０２から剥離／分離され、それにより、ダイ２０６と基板パドル２０２との間の分離空間２０９をつくる、というシナリオを図示する。更なる変形において、ダイ取り付け材料は、幾つかのエリアにおいて昇華され得、一方で、それは、他のエリアにおいて（例えば、構造的サポートのため）取り付けられたままである（例えば、一端でダイを保持し、他方で浮遊させるなど）。昇華可能なダイ取り付け材料が用いられるか否かに応じて、ダイ封止のカバレージなど、種々のレベルの応力低減を達成するために、例示の実施例の範囲内で多数の付加的な／代替のパッケージング実装が可能である。
【００４０】
物理化学的性質及び位相遷移特徴に応じて、例示の一実施例に従った、変化するプロセス条件を有する異なるタイプのパッケージングフローにおける適用のために多数のポリオール材料が選択され得る。昇華は、中間の液相を介さない、物質の固相から気相への直接的な遷移である。従って、昇華は、その位相図における物質の三重点を下回る温度及び圧力で起こる吸熱性位相遷移である。従って、これらの変数を制御することにより、特定のパッケージングタイプに適した特定のポリオール応用例が、例示の実装において設計され得る。
【００４１】
図３は、別の例示の実施例に従った、スタックされたダイ構成を有する例示のパッケージング構造３００を図示する。図２Ｂ‐１における構造２００Ｂ‐１の単一ダイパッケージングに類似して、基板３５２及び関連する導電性フィンガ又はポスト３５４Ａ／３５４Ｂ及び３５５Ａ／３５５Ｂが、モールディング構造３６０により覆われ、モールディング構造３６０は、ダイスタック３０５の上に適用される適切な犠牲封止材料の昇華から生じるキャビティ又はチャンバ３１２を含む。底部ダイ３０２が、適切な非伝導性ダイ間取り付け材料３０６を用いて頂部３０４（即ち、頂部ダイ）上のダイに取り付けられる。底部ダイ３０２は、例えば、ダイ取り付け材料の昇華又はその収縮／剥離に起因して、それらの間の空間３６２により図示されるように基板３５２から分離される。ボンドワイヤ３０８及び３１０の個別のセットは、底部ダイ３０２及び頂部ダイ３０４のボンドパッドをそれぞれの導電性フィンガ３５４Ａ／３５４Ｂ及び３５５Ａ／３５５Ｂに結合するように配される。シーリングフィルム３６３が、上述したように昇華経路として動作するように形成されるベント３１４を含むモールディング構造３６０を気密封止するために提供される。
【００４２】
有利なことに、例示の実施例は、「応力のない」キャビティを含む改善されたダイパッケージを提供し、ダイ／スタックがワイヤボンドのみにより懸架される。付加的なワイヤボンドが必要に応じて付加され得、又はリボンボンドも提供され得、機械的振動からの隔離が特に問題となる。例示の一実施例に従って、浮遊ダイパッケージが、セラミックベースの精密デバイスより、経験する応力が更に小さくなり易く、増大された性能（例えば、応力及び温度変動に起因するパラメータドリフトをなくす／低減すること）と組み合わされて著しいコスト利点にもなる。
【００４３】
例示の実施例は、スモールアウトラインパッケージ（ＳＯＰ）、薄い収縮ＳＯＰ又はＴＳＳＯＰ、スモールアウトライン集積回路（ＳＯＩＣ）、ミニスモールアウトラインパッケージ（ＭＳＯＰ）、プラスチックデュアルインラインパッケージ（ＰＤＩＰ）、収縮スモールアウトラインパッケージ（ＳＳＯＰ）、クワッドフラットパッケージ（ＱＦＰ）、プラスチックリード付きチップキャリア（ＰＬＣＣ）など、種々のパッケージングタイプ及び技術に関連して実施され得る。付加的に又は代替として、種々のタイプのボンディング技術も、ボンドパッド、ボール、バンプなどを、ダイのパッケージングのため基板又はダイキャリアに結合するために用いられ得る。
【００４４】
例示の実施例において、任意の特定の構成要素、要素、工程、行為又は機能は、必ずしも必須ではない。単数の要素に対する参照は、明示的にそのように記載されない限り「一つ及びのみ一つ」を意味するのではなく、「一つ又はそれ以上」を意味する。
【００４５】
例示の実施例の幅広い範囲を示す数値的範囲及びパラメータは近似であるが、特定の例に示される数値は可能な限り正確に記録されている。しかしながら、任意の数値は、本質的に、それぞれの測定値又は範囲において見いだされる標準的な偏差に必然的に起因して、何らかの誤差を含む。また、本明細書において記載される全ての範囲は、そこに組み込まれる任意の及び全てのサブ範囲を包含する。例えば、「１０未満」の範囲は、最小の０と最大の１０との間の（及び、を含む）任意の及び全てのサブ範囲、つまり、例えば、１〜５など、０に等しいか又はそれより大きい最小と、１０に等しいか又はそれより小さい最大とを有する、任意の及び全てのサブ範囲を含み得る。
【００４６】
たとえ、例示の実施例の特定の特徴が幾つかの実装の一つのみに対して本願において記載されている場合でも、このような特徴は、任意の所与の又は特定の機能に対して所望であり及び有利であり得るように、他の実装の一つ又は複数の他の特徴と組み合わされてもよい。また、用語「を含む（include）」、「を有する（have）」、「を備える（with）」、又はそれらの変形が本願において用いられる限り、このような用語は、「を含む（comprising）」という用語に類似する様式で包含的である。「のうち少なくとも一つ」という用語は、列挙されたアイテムの一つ又は複数が選択され得ることを意味する。更に、本記載において、２つの材料に対して用いられる用語「上（on）」（例えば、他方の「上の」何か）は、材料間の少なくとも何らかの接触を意味し得、用語「の上（over）」は、材料が近接するが、接触が可能であるが必要ではないように、場合によっては一つ又はそれ以上付加的な介在材料を備えることを意味し得る。「上（on）」も「の上（over）」も、本明細書において用いられるようにいかなる方向性も暗示しない。「約」という用語は、その変更によって、例示の実施例に対するプロセス又は構造に適合しなくならない限り、列挙される値は、幾らか変更され得ることを示す。
【００４７】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ−１】
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【図２Ａ−２】
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【図２Ｂ−１】
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【図２Ｂ−２】
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【図２Ｂ−３】
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【図２Ｃ】
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【図３】
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【国際調査報告】
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