(57)【要約】第１の波動演算器と、第２の波動演算器と、閾値波動演算器とを備える加算器において、磁性体を含む連続膜を伝播するスピン波による演算を行い、回路規模が小さく、消費電力が小さい加算器を実現する。第１の波動演算器と、第２の波動演算器と、閾値波動演算器とを備える加算器において、圧電体の表層面を伝播する表面弾性波による演算を行い、回路規模が小さく、消費電力が小さい加算器を実現する。
2011033640.tif 000002
【特許請求の範囲】
【請求項１】
第１の波動演算器であって、
２進数値ＡおよびＢの第ｉ桁ないし（ｉ＋ｍ−１）桁のビット値（ｉ、ｍは整数）のうちの、前記２進数値Ａの（ｉ＋ｋ−１）桁のビット値Ａ[ｉ＋ｋ−１]と、前記２進数値Ｂの（ｉ＋ｋ−１）桁のビット値Ｂ[ｉ＋ｋ−１]と、前記Ａと前記２進数値Ｂとの加算により生じる（ｉ＋ｋ−２）桁から（ｉ＋ｋ−１）桁への桁上げビット値Ｃ[ｉ＋ｋ−２]と、から選択された２つのビット値（ｋは整数、１≦ｋ≦ｍ）に対応した信号を入力する第１の入力部と、
前記第１の入力部に接続された磁性体を含む連続膜を有する第１の波動伝達媒体と、
前記２つのビット値に対応した信号によって前記第１の波動伝達媒体に誘起されたスピン波による演算の結果であるＸ（ｋ−１）を出力する第１の波動検出部と、
を有する第１の波動演算器と、
第２の波動演算器であって、
前記Ａ[ｉ＋ｋ−１]およびＢ[ｉ＋ｋ−１]、Ｃ[ｉ＋ｋ−２]のうちの、第１の入力部への入力として選択されなかったビット値に対応した信号と、前記第１の波動演算器の出力Ｘ（ｋ−１）と、を入力する第２の入力部と、
前記第２の入力部に接続された磁性体を含む連続膜を有する第２の波動伝達媒体と、
前記選択されなかったビット値に対応した信号と、前記第１の波動演算器の出力Ｘ（ｋ−１）と、によって前記第２の波動伝達媒体に誘起されたスピン波による演算の結果であるＳ（ｋ−１）を出力する第２の波動検出部と、
を有する第２の波動演算器と、
閾値波動演算器であって、
前記Ａ[ｉ]ないしＡ[ｉ＋ｋ−１]と、前記Ｂ[ｉ]ないしＢ[ｉ＋ｋ−１]と、前記桁上げビット値Ｃ[ｉ−１]と、に対応する信号を入力する第３の入力部と、
前記第３の入力部に接続された磁性体を含む連続膜を有する第３の波動伝達媒体と、
前記Ａ[ｉ]ないしＡ[ｉ＋ｋ−１]、およびＢ[ｉ]ないしＢ[ｉ＋ｋ−１]、Ｃ[ｉ−１]に対応する信号によって、前記第３の波動伝達媒体に誘起されたスピン波による演算の結果であるＣ（ｋ−１）を出力する第３の波動検出部と、
を有する閾値波動演算器と、
を備えたことを特徴とする加算器。
【請求項２】
第１の波動演算器であって、
２進数値ＡおよびＢの第ｉ桁ないし（ｉ＋ｍ−１）桁のビット値（ｉ、ｍは整数）のうちの、前記２進数値Ａの（ｉ＋ｋ−１）桁のビット値Ａ[ｉ＋ｋ−１]と、前記２進数値Ｂの（ｉ＋ｋ−１）桁のビット値Ｂ[ｉ＋ｋ−１]と、前記Ａと前記２進数値Ｂとの加算により生じる（ｉ＋ｋ−２）桁から（ｉ＋ｋ−１）桁への桁上げビット値Ｃ[ｉ＋ｋ−２]と、から選択された２つのビット値（ｋは整数、１≦ｋ≦ｍ）に対応した信号を入力する第１の入力部と、
前記第１の入力部に接続された圧電体を含む連続膜を有する第１の波動伝達媒体と、
前記２つのビット値に対応した信号によって前記第１の波動伝達媒体に誘起された弾性波による演算の結果であるＸ（ｋ−１）を出力する第１の波動検出部と、
を有する第１の波動演算器と、
第２の波動演算器であって、
前記Ａ[ｉ＋ｋ−１]およびＢ[ｉ＋ｋ−１]、Ｃ[ｉ＋ｋ−２]のうちの、第１の入力部への入力として選択されなかったビット値に対応した信号と、前記第１の波動演算器の出力Ｘ（ｋ−１）と、を入力する第２の入力部と、
前記第２の入力部に接続された圧電体を含む連続膜を有する第２の波動伝達媒体と、
前記選択されなかったビット値に対応した信号と、前記第１の波動演算器の出力Ｘ（ｋ−１）と、によって前記第２の波動伝達媒体に誘起された弾性波による演算の結果であるＳ（ｋ−１）を出力する第２の波動検出部と、
を有する第２の波動演算器と、
閾値波動演算器であって、
前記Ａ[ｉ]ないしＡ[ｉ＋ｋ−１]と、前記Ｂ[ｉ]ないしＢ[ｉ＋ｋ−１]と、前記桁上げビット値Ｃ[ｉ−１]と、に対応する信号を入力する第３の入力部と、
前記第３の入力部に接続された圧電体を含む連続膜を有する第３の波動伝達媒体と、
前記Ａ[ｉ]ないしＡ[ｉ＋ｋ−１]、およびＢ[ｉ]ないしＢ[ｉ＋ｋ−１]、Ｃ[ｉ−１]に対応する信号によって、前記第３の波動伝達媒体に誘起された弾性波による演算の結果であるＣ（ｋ−１）を出力する第３の波動検出部と、
を有する閾値波動演算器と、
を備えたことを特徴とする加算器。
【請求項３】
前記２進数値Ａの第ｊ桁ないし （ｊ＋ｎ−１）桁（ｊ、ｎは整数、ｉ≦ｊ、ｊ＋ｎ≦ｉ＋ｍ）のビット値Ａ[ｊ]ないしＡ[ｊ＋ｎ−１]と、前記２進数値Ｂの第ｊ桁ないし（ｊ＋ｎ−１）桁のビット値Ｂ[ｊ]ないしＢ[ｊ＋ｎ−１]と、前記桁上げビット値Ｃ[ｊ−１]と、に対応する信号の入力に対して、前記演算結果Ｓ（ｊ）ないしＳ（ｊ＋ｎ−１）を出力する第１ないし第ｎの加算演算器と、
前記桁上げビット値Ｃ［ｊ＋ｎ−１］に対応する演算結果Ｃ（ｊ＋ｎ−１）を出力する桁上げ演算器と、
を有する部分加算器をさらに備え、
前記第１の加算演算器は、
前記Ａ[ｊ]、Ｂ[ｊ]、およびＣ[ｊ−１]のうちの、２つに対応する信号を前記第１の波動演算器に入力して前記Ｘ（ｊ）を出力させ、
さらに、前記Ａ[ｊ]、Ｂ[ｊ]、およびＣ[ｊ−１]のうちの、前記第１の波動演算器に入力されなかった残りの一つに対応する信号と、前記Ｘ（ｊ）と、を前記第２の波動演算器に入力して前記Ｓ（ｊ）を出力させ、
前記第ｐの加算演算器（ｐは整数、１＜ｐ≦ｎ）は、
前記Ａ[ｊ]ないしＡ[ｊ＋ｐ−２]と、前記Ｂ[ｊ]ないしＢ[ｊ＋ｐ−２]と、前記Ｃ[ｊ−１]と、に対応する信号を前記閾値波動演算器に入力して前記Ｃ（ｊ＋ｐ−２）を出力させ、
前記Ａ[ｊ＋ｐ−１]と、前記Ｂ[ｊ＋ｐ−１]と、に対応する信号を前記第１の波動演算器に入力して前記Ｘ（ｊ＋ｐ−１）を出力させ、
さらに、前記Ｃ（ｊ＋ｐ−２）と、前記Ｘ（ｊ＋ｐ−１）と、を前記第２の波動演算器に入力して前記Ｓ（ｊ＋ｐ−１）を出力させ、
前記桁上げ演算器は、
前記Ａ[ｊ]ないしＡ[ｊ＋ｐ−１]、およびＢ[ｊ]ないしＢ[ｊ＋ｐ−１]と、前記Ｃ[ｊ−１]と、に対応する信号を前記閾値波動演算器に入力して前記Ｃ（ｊ＋ｐ−１）を出力させることを特徴とする請求項１記載の加算器。
【請求項４】
前記第１の波動演算器、前記第２の波動演算器および前記閾値波動演算器の少なくともいずれかは、前記入力部を複数有し、
これら複数の入力部のそれぞれと、前記いずれかが有する前記波動検出部と、の間隔は、等しいことを特徴とする請求項１記載の加算器。
【請求項５】
前記第１の波動演算器および前記第２の波動演算器の少なくともいずれかは、前記入力部を複数有し、
これら複数の入力部のそれぞれと、前記いずれかが有する前記波動検出部と、の間隔の差は、前記いずれかが有する前記波動伝達媒体に誘起される波動の半波長の奇数倍に等しいことを特徴とする請求項１記載の加算器。
【請求項６】
前記第１の波動演算器、前記第２の波動演算器および前記閾値波動演算器のそれぞれは、前記波動伝達媒体に誘起された前記スピン波の局所的な振幅に対応する信号と、所定の閾値と、を比較した結果を出力する検出器をさらに有することを特徴とする請求項１記載の加算器。
【請求項７】
前記第１の波動演算器、前記第２の波動演算器および前記閾値波動演算器のそれぞれは、前記波動伝達媒体に誘起された前記スピン波の局所的な振幅に対応する信号を増幅する増幅器を有することを特徴とする請求項６記載の加算器。
【請求項８】
前記第１の波動演算器、前記第２の波動演算器および前記閾値波動演算器のそれぞれは、前記波動伝達媒体に誘起された前記波動の局所的な振幅に対応する信号を整流する整流器を有することを特徴とする請求項１記載の加算器。
【請求項９】
前記第１ないし第３の入力部のそれぞれは、前記波動伝達媒体に接続する領域が直径２００ｎｍの円よりも小さいことを特徴とする請求項１に記載の加算器。
【請求項１０】
前記第１の波動演算器、前記第２の波動演算器および前記閾値波動演算器のそれぞれは、
前記波動伝達媒体に作用させる外部磁界を付与する外部磁界付与部をさらに有することを特徴とする請求項１記載の加算器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、加算器に関し、例えば、固体中の波動現象を論理演算に用いる加算器に関する。
【背景技術】
【０００２】
加算器は、計算機に用いられる算術論理演算器の一つであり、整数値、固定または浮動小数値などの多ビット加算演算を実行する。また、加算器は、減算器、乗算器など他の算術演算器の要素にもなるため、汎用性を有し、高速であることが求められている。【０００３】
多ビット加算器では、下位桁から上位桁への桁上げ信号の伝播時間が加算器全体の処理速度を制限するため、上位桁の桁上げ処理を先行して行う桁上げ先見方式などの回路技術を採用して高速化を図っている。一方、論理素子そのものの動作速度を向上させる観点から、ＣＭＯＳデバイスを微細化して高速動作させる方法が採られてきた。【０００４】
しかしながら、桁上げ先見方式を組み込んだＣＭＯＳ回路では回路規模が増大し、微細化技術における物理的限界も、回避できない現実として視野に入りつつある。また、回路規模の増大と微細化に伴い、寄生容量に起因する動的消費電力の増加や、リーク電流による静的消費電力の増加が、大きな課題として顕在化している。そこで、消費電力を所望の範囲に収めて、演算処理の高速化を実現する技術が強く求められている。【０００５】
既存技術の壁を突破する一つの有力な方策として、所謂Beyond CMOSと呼ばれるブール代数やＣＭＯＳアーキテクチャに拘らないアプローチが追求されている。そこには、光や磁気スピン、バイオテクノロジーなど、電荷の移動を伴わない情報処理の手法が含まれている。特に、磁性体中の磁気モーメントの時空間的な揺らぎであるスピン波は、原理的に小さなエネルギーで発生させることが可能であり、且つ、ＧＨｚ以上の高速振動現象であることから、スピン波を用いた論理素子は、省電力情報処理デバイスとして、将来の実用化が期待されている。スピン波を用いた論理素子の例として、特許文献１または非特許文献１に記載されているものがあるが、回路規模の増大を抑制した加算器を構成する方法は、知られていない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２００７／０２９６５１６号明細書
【非特許文献】
【０００７】
【非特許文献１】Applied Physics Letters 87, 153501(2005)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、回路規模を小さすることができ、また、消費電力が少なく汎用性の高い加算器を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、第１の波動演算器であって、２進数値ＡおよびＢの第ｉ桁ないし（ｉ＋ｍ−１）桁のビット値（ｉ、ｍは整数）のうちの、前記２進数値Ａの（ｉ＋ｋ−１）桁のビット値Ａ[ｉ＋ｋ−１]と、前記２進数値Ｂの（ｉ＋ｋ−１）桁のビット値Ｂ[ｉ＋ｋ−１]と、前記Ａと前記２進数値Ｂとの加算により生じる（ｉ＋ｋ−２）桁から第（ｉ＋ｋ−１）桁への桁上げビット値Ｃ[ｉ＋ｋ−２]と、から選択された２つのビット値（ｋは整数、１≦ｋ≦ｍ）に対応した信号を入力する第１の入力部と、前記第１の入力部に接続された磁性体を含む連続膜を有する第１の波動伝達媒体と、前記２つのビット値に対応した信号によって前記第１の波動伝達媒体に誘起されたスピン波による演算の結果であるＸ（ｋ−１）を出力する第１の波動検出部と、を有する第１の波動演算器と、
第２の波動演算器であって、前記Ａ[ｉ＋ｋ−１]およびＢ[ｉ＋ｋ−１]、Ｃ[ｉ＋ｋ−２]のうちの、選択されなかったビット値に対応した信号と、前記第１の波動演算器の出力Ｘ（ｋ−１）と、を入力する第２の入力部と、前記第２の入力部に接続された磁性体を含む連続膜を有する第２の波動伝達媒体と、前記第１の入力部への入力として前記選択されなかったビット値に対応した信号と、前記第１の波動演算器の出力Ｘ（ｋ−１）と、によって前記第２の波動伝達媒体に誘起されたスピン波による演算の結果であるＳ（ｋ−１）を出力する第２の波動検出部と、を有する第２の波動演算器と、
閾値波動演算器であって、前記Ａ[ｉ]ないしＡ[ｉ＋ｋ−１]と、前記Ｂ[ｉ]ないしＢ[ｉ＋ｋ−１]と、前記桁上げビット値Ｃ[ｉ−１]と、に対応する信号を入力する第３の入力部と、前記第３の入力部に接続された磁性体を含む連続膜を有する第３の波動伝達媒体と、前記Ａ[ｉ]ないしＡ[ｉ＋ｋ−１]、およびＢ[ｉ]ないしＢ[ｉ＋ｋ−１]、Ｃ[ｉ−１]に対応する信号によって、前記第３の波動伝達媒体に誘起されたスピン波による演算の結果であるＣ（ｋ−１）を出力する第３の波動検出部と、を有する閾値波動演算器と、を備えたことを特徴とする加算器が提供される。【００１０】
また、本発明の別の一態様によれば、第１の波動演算器であって、２進数値ＡおよびＢの第ｉ桁ないし（ｉ＋ｍ−１）桁のビット値（ｉ、ｍは整数）のうちの、前記２進数値Ａの（ｉ＋ｋ−１）桁のビット値Ａ[ｉ＋ｋ−１]と、前記２進数値Ｂの（ｉ＋ｋ−１）桁のビット値Ｂ[ｉ＋ｋ−１]と、前記Ａと前記２進数値Ｂとの加算により生じる（ｉ＋ｋ−２）桁から（ｉ＋ｋ−１）桁への桁上げビット値Ｃ[ｉ＋ｋ−２]と、から選択された２つのビット値（ｋは整数、１≦ｋ≦ｍ）に対応した信号を入力する第１の入力部と、前記第１の入力部に接続された圧電体を含む連続膜を有する第１の波動伝達媒体と、前記２つのビット値に対応した信号によって前記第１の波動伝達媒体に誘起された弾性波による演算の結果であるＸ（ｋ−１）を出力する第１の波動検出部と、を有する第１の波動演算器と、
第２の波動演算器であって、前記Ａ[ｉ＋ｋ−１]およびＢ[ｉ＋ｋ−１]、Ｃ[ｉ＋ｋ−２]のうちの、前記第１の入力部への入力として選択されなかったビット値に対応した信号と、前記第１の波動演算器の出力Ｘ（ｋ−１）と、を入力する第２の入力部と、前記第２の入力部に接続された圧電体を含む連続膜を有する第２の波動伝達媒体と、前記選択されなかったビット値に対応した信号と、前記第１の波動演算器の出力Ｘ（ｋ−１）と、によって前記第２の波動伝達媒体に誘起された弾性波による演算の結果であるＳ（ｋ−１）を出力する第２の波動検出部と、を有する第２の波動演算器と、
閾値波動演算器であって、前記Ａ[ｉ]ないしＡ[ｉ＋ｋ−１]と、前記Ｂ[ｉ]ないしＢ[ｉ＋ｋ−１]と、前記桁上げビット値Ｃ[ｉ−１]と、に対応する信号を入力する第３の入力部と、前記第３の入力部に接続された圧電体を含む連続膜を有する第３の波動伝達媒体と、前記Ａ[ｉ]ないしＡ[ｉ＋ｋ−１]、およびＢ[ｉ]ないしＢ[ｉ＋ｋ−１]、Ｃ[ｉ−１]に対応する信号によって、前記第３の波動伝達媒体に誘起された弾性波による演算の結果であるＣ（ｋ−１）を出力する第３の波動検出部と、を有する閾値波動演算器と、を備えたことを特徴とする加算器が提供される。
【発明の効果】
【００１１】
本発明によれば、回路規模を小さすることができ、また、消費電力が少なく汎用性の高い加算器を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る１ビット加算器の構成を模式的に示すブロック図である。
【図２】第１の実施形態に係る１ビット加算器の変形例を模式的に示すブロック図である。
【図３】第１の実施形態に係る演算器１または２を示す模式図である。
【図４】第１の実施形態に係る演算器１または２の部分断面を示す模式図である。
【図５】第１の実施形態に係る演算器１または２の部分断面を示す模式図である。
【図６】第１の実施形態に係る加算器の部分断面を示す模式図である。
【図７】第１の実施形態に係る演算器１から出力される電圧信号の例を示す模式図である。
【図８】第１の実施形態に係る演算器１および２を模式的に示す平面図である。
【図９】第１の実施形態に係る演算器１または２に入力される信号と、出力信号と、の関係を示すタイミングチャートである。
【図１０】第１の実施形態に係る演算器１または２に入力される信号と、出力信号と、の関係を示すタイミングチャートである。
【図１１】第１の実施形態に係る演算器１および２の別の配置例を模式的に示す平面図である。
【図１２】第１の実施形態に係る演算器１および２の別の配置例に係るタイミングチャートである。
【図１３】第１の実施形態に係る演算器３を模式的に示す平面図である。
【図１４】第１の実施形態に係る演算器３に入力される信号と、出力信号と、の関係を示すタイミングチャートである。
【図１５】第１の実施形態に係る演算器３に入力される信号と、出力信号と、の関係を示すタイミングチャートである。
【図１６】第１の実施形態の変形例に係る演算器を模式的に示す部分断面図である。
【図１７】第１の実施形態の変形例に係る演算器の断面を示す模式図である。
【図１８】第１の実施形態の第２の変形例に係る演算器を模式的に示す部分断面図である。
【図１９】第１の実施形態の第２の変形例に係る演算器を示す模式図である。
【図２０】第１の実施形態の第３の変形例に係る演算器の部分断面を示す模式図である。
【図２１】第１の実施形態の第４の変形例に係る演算器１および２の部分断面を示す模式図である。
【図２２】第１の実施形態の第５の変形例に係る演算器を模式的に示す斜視図である。
【図２３】第１の実施形態の第６の変形例に係る演算器３を示す模式図である。
【図２４】第２の実施形態に係る加算器を示すブロック図である。
【図２５】第２の実施形態に係る２ビット加算器を示すブロック図である。
【図２６】第２の実施形態に係る２ビット加算器の演算器５６の構成を模式的に示す平面図である。
【図２７】第３の実施形態に係る加算器を示すブロック図である。
【図２８】第３の実施形態に係る４ビット部分加算器を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。
【００１４】
本発明の一実施形態に係る加算器は、第１の波動演算器と、第２の波動演算器と、閾値波動演算器を備えている。
第１の波動演算器は、第１の入力部と、第１の入力部に接続された第１の波動伝達媒体と、第１の波動検出部と、を有している。第１の入力部には、２進数値ＡおよびＢの第ｉ桁ないし（ｉ＋ｍ−１）桁のビット値（ｉ、ｍは整数）の内、Ａ[ｉ＋ｋ−１]と、Ｂ[ｉ＋ｋ−１]と、２進数値ＡおよびＢの加算により生じる（ｉ＋ｋ−２）桁から（ｉ＋ｋ−１）桁への桁上げビット値Ｃ[ｉ＋ｋ−２]と、から選択された２つのビット値に対応した信号が入力される。ここで、最下位の桁を第０桁として、第ｉ桁とは、下位から数えてｉ＋１番目の桁を言う。また、ｋは、１からｍまでの整数である。
【００１５】
一方、第１の波動検出部は、第１の入力部に入力された２つのビット値に対応した信号によって、第１の波動伝達媒体に誘起された波動による演算の結果であるＸ（ｋ−１）を出力する。
【００１６】
また、第２の波動演算器は、第２の入力部と、第２の入力部に接続された第２の波動伝達媒体と、第２の波動検出部を有している。第２の入力部には、Ａ[ｉ＋ｋ−１]およびＢ[ｉ＋ｋ−１]、Ｃ[ｉ＋ｋ−２]の内、第１の入力部への入力として選択されなかったビット値に対応した信号と、第１の波動演算器の出力Ｘ（ｋ−１）と、が入力される。一方、第２の波動検出部は、第１の入力部に入力された、選択されなかったビット値に対応した信号と、第１の波動演算器の出力Ｘ（ｋ−１）と、によって、第２の波動伝達媒体に誘起された波動による演算の結果であるＳ（ｋ−１）を出力する。
【００１７】
さらに、閾値波動演算器は、第３の入力部と、第３の入力部に接続された第３の波動伝達媒体と、第３の波動検出部を有する。第３の入力部には、２進数値ＡおよびＢの第ｉ桁ないし（ｉ＋ｋ−１）桁のビット値Ａ[ｉ]ないしＡ[ｉ＋ｋ−１]と、ビット値Ｂ[ｉ]ないしＢ[ｉ＋ｋ−１]と、前記桁上げビット値Ｃ[ｉ−１]と、に対応する信号が入力される。一方、第３の波動検出部は、Ａ[ｉ]ないしＡ[ｉ＋ｋ−１]、およびＢ[ｉ]ないしＢ[ｉ＋ｋ−１]、Ｃ[ｉ−１]に対応する信号によって、第３の波動伝達媒体に誘起された波動による演算の結果であるＣ（ｋ−１）を出力する。
【００１８】
（第１の実施形態）
第１図は、第１の実施形態に係る１ビット加算器の構成を模式的に示すブロック図である。特にｍ＝１、ｋ＝１とした場合に対応する。Ａ（０），Ｂ（０）は、ｎ桁（ｎは１以上の整数）の２進数値ＡおよびＢの第ｉ桁のビット値Ａ[ｉ]と、ビット値Ｂ[ｉ]と、に対応する信号であり、Ｃ（−１）は、第ｉ−１桁から第ｉ桁への桁上げビット値Ｃ[ｉ−１]に対応する下位桁からの桁上がり信号である。いずれも、ビット値０に対応する「０」またはビット値１に対応する「１」で表わされる入力のうちのいずれかに応じた電気信号で与えられる。ここで、ｉは、０からｎ−１の整数のうちのいずれかであり、ｉが０のとき、Ｃ（−１）は、「０」に対応した電気信号である。
【００１９】
図１中に示す演算器１および２、３は、多入力論理演算器である。演算器１は、第１の波動演算器であり、Ａ（０）とＢ（０）との入力に対し、中間出力Ｘ（０）を出力する。また、演算器２は、第２の波動演算器であり、演算器１の出力Ｘ（０）とＣ（−１）とを入力とし、Ｓ（０）を出力する。さらに、演算器３は、閾値波動演算器であり、Ａ（０）とＢ（０）とＣ（−１）とを入力とし、Ｃ（０）を出力する。
【００２０】
表１は、演算器１の真理値表であり、表２は、演算器２の真理値の表である。すなわち、演算器１、２は、排他的論理和演算を行う。また、表３は、演算器３の真理値表を示しており、演算器３が閾値論理演算、すなわち３つの数の和が２以上なら１を出力し、１以下なら０を出力する演算を実行する。これらの真理値表には、２進数値ＡおよびＢのビット値Ａ［ｉ］、Ｂ［ｉ］および桁上げビット値Ｃ［ｉ−１］、演算結果に対応するビット値Ｓ［ｉ］、Ｘ［ｉ］、Ｃ［ｉ］が示されているが、各演算器に入力される信号Ａ（０）およびＢ（０）、Ｃ（−１）と、演算結果Ｓ（０）およびＸ（０）、Ｃ（０）と、の関係に対応している。以下、表４ないし表７についても同様である。
【表１】
2011033640.tif 000003
【表２】
2011033640.tif 000004
【表３】
2011033640.tif 000005
【００２１】
表４は、本実施形態に係る演算器１および２、３の入力と出力の関係をまとめた真理値表である。表４から、Ａ（０）およびＢ（０）、Ｃ（−１）を相互に入れ替えても出力は変わらない。例えば、Ｂ（０）とＣ（−１）を入れ替えても、出力Ｓ（０）およびＣ（０）は同じである。
【表４】
2011033640.tif 000006
【００２２】
図２は、第１の実施形態に係る１ビット加算器の変形例を模式的に示すブロック図である。図１に示す加算器の入力Ｂ（０）とＣ（−１）とを入れ替えた構成となっている。すなわち、Ａ（０）とＣ（−１）とが、演算器１に入力され、演算器１の出力Ｘ（０）とＢ（０）が、演算器２に入力される構成となっている。
【００２３】
次に、本実施形態に係る演算器１ないし３の構成について説明する。
これらの演算器は、構成要素として、第１ないし３の波動伝達媒体である膜状の媒体（以下では連続膜と称す）と、連続膜の面上に設けられ、演算器の入力ビット値に応じた電気信号を与えることが可能な第１ないし第３の入力部と、同じ連続膜の面上に設けられ、波動の局所的な振幅の大きさに応じた大きさの電気信号を取り出すことのできる第１ないし第３の波動検出部と、を有している。
【００２４】
（波動演算器の実施例）
図３は、本実施形態に係る演算器１または２を示す模式図である。図３（ａ）は、正面図、また、図３（ｂ）は、平面図を示している。
【００２５】
図３に示す演算器１または２は、波動演算器であり、連続膜１１が図示しない基板の上に設けられ、連続膜１１の上には、２つの入力部５と、スピン波を検出する波動検出部８と、が設けられている。また、連続膜１１は、室温において強磁性を示す磁性層を、少なくとも１層含んでいる。
【００２６】
入力部５は、連続膜１１との間に所定の接触面を有するように設けられ、連続膜１１の表面に略垂直な方向に電圧を印加するか、または、連続膜１１の表面に略垂直な方向に電流を流す。これにより、入力部５の直下の領域において、スピントルクが発生し、連続膜１１を構成する磁性層にスピン波を励起することができる。
【００２７】
入力部５と連続膜１１とが電気的に接続する接触面は、直径２００ｎｍ面の円より小さいことが望ましい。接触面が直径２００ｎｍの円より大きい場合には、ボルテックス状あるいは多磁区の磁化構造が励起され、スピン波が複数の成分を含む複雑な構造となるため、制御が難しくなる。また、入力部５のサイズを小さくすることにより、演算器全体のサイズを小さくすることができる。
【００２８】
これらの理由により、入力部５の接触面は、長辺長さが２００ｎｍ以下の楕円、もしくは、円形、多角形であることが望ましい。また、その範囲内であれば、励起されるスピン波による演算の制御が容易となる。
【００２９】
図４に示す各図は、入力部５と連続膜１１の部分断面を示す模式図である。図４（ａ）に示す断面構造では、連続膜１１は、表面から磁性層１３／スペーサ層１４／磁性層１５の層構造となるように構成されている。また、非磁性導電材料からなる入力部５は、連続膜１１の表面に設けられている。
【００３０】
磁性層１３は、スピン波の伝達媒体としての役割を担い、また、磁性層１５は、入力部５から磁性層１３を介して流れる電流により、磁性層１３にスピントルクを付与し、スピン波を励起する。すなわち、磁性層１３に与えられるスピントルクは、磁性層１３の磁化方向Ｍ２と、磁性層１５の磁化方向Ｍ１との間の角度に依存し、この角度が０°あるいは１８０°のとき、スピントルクの大きさはほぼ０となる。一方、スピントルクは、Ｍ１とＭ２との角度が０°から１８０°に変化する間で連続的に変化し、この間に極大となるＭ１とＭ２との角度が存在する。
【００３１】
また、入力部５に印加する電圧の極性、または、入力部５と磁性層１５の間を流れる電流の方向は、磁性層１３および１５の磁化方向との関係において、スピントルクが大きくなる電圧極性、または電流方向を選択することが望ましい。
【００３２】
通常、磁性層１３の磁化方向Ｍ２に対して磁性層１５の磁化方向Ｍ１が６０°から１２０°となる範囲で、スピントルクが極大となる角度が含まれる。したがって、Ｍ１とＭ２との間の角度を、この範囲に設定することにより、少ない電流で大きなスピントルクを与える構成とすることができる。
【００３３】
例えば、図４（ａ）に示す構造では、磁性層１３の磁化方向Ｍ２は、連続膜１１の表面に平行な方向とし、磁性層１５の磁化方向Ｍ１は、連続膜の表面に垂直な方向としている。また、図４（ｂ）では、磁性層１３の磁化方向Ｍ２と磁性層１５の磁化方向Ｍ１とを、共に連続膜１１の表面に平行な方向とし、連続膜１１の面内で略直交するように構成している。さらに、図４（ｃ）では、磁性層１３の磁化方向Ｍ２を連続膜１１の表面に対して垂直とし、磁性層１５の磁化方向を連続膜１１の表面に平行としている。
【００３４】
図４の各図に示した構造の内、図４（ｃ）に示すように、磁性層１３の磁化方向Ｍ２を連続膜１１の表面に対して略垂直とすると、連続膜１１の面内においてスピン波の伝播特性が等方的となり、伝播方向に依存しないというメリットを得ることができる。また、磁性層１３は、スピン波伝達媒体であることから、スピントルクを効率的に受けることができ、また伝達損失が小さい材料を用いることが望ましい。
【００３５】
連続膜１１の表面に対して垂直に磁化する磁性材料として、例えば、ＦｅＶＰｄ、また、ＦｅＣｒＰｄ、ＣｏＦｅＰｔ等の合金を用いることができる。また、イットリウム鉄ガーネット（ＹＩＧ）やマンガンフェライト等のフェライト系酸化物を用いると、スピン波の伝達損失を少なくすることができる。
【００３６】
これに対し、磁性層１５は、一定のスピントルクを磁性層１３に与えるために、磁化が固着されていることが望ましい。このため、磁性層１５の層厚を１０ｎｍ以上とすることが望ましい。あるいは、図４（ｂ）および図４（ｃ）に示すように、磁性層１５に隣接して反強磁性層１６を設けることにより、磁性層１５の磁化方向Ｍ１を固着することができる。
【００３７】
連続膜１１の表面に略平行な磁化方向となる磁性層の材料としては、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）よりなる群から選択された少なくとも一つの元素を含む磁性合金を用いることができる。また、反強磁性層１６には、例えば、ＩｒＭｎ合金を使用することができる。
【００３８】
また、スペーサ層１４は、磁性層１３と磁性層１５との間を移動する電子のスピン偏極が失われる長さ（スピン拡散長）よりも薄く設ける。さらに、連続膜１１には、最上層として、磁性層１３の上に保護膜を形成しても良い。保護膜は、スピン波を効率的に励起するために、導電性を有し、且つ、厚さが１００ｎｍ以下であることが望ましい。
【００３９】
スペーサ層１４としては、トンネルバリア材料、または非磁性金属材料を用いることができる。トンネルバリア材料を用いると、読み出し時に大きな再生信号出力を得ることが可能となる。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、鉄（Ｆｅ）よりなる群から選択された少なくとも一つの元素を含む酸化物、窒化物、フッ化物、酸窒化物を用いることができる。あるいは、ＧａＡｌＡｓなどの大きなエネルギーギャップを有する半導体を用いても良い。
【００４０】
一方、スペーサ層１４に非磁性金属材料を用いると、スピントルクを発生させるための電流注入を容易にすることができる。例えば、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、また、これらよりなる群から選択された少なくとも一つの元素を含む合金を使用することができる。この場合、スペーサ層を１．５ｎｍ以上、２０ｎｍ以下の厚さとすると、磁性層１３と磁性層１５とが層間結合せず、且つ、電子のスピン偏極を保持することができる。
【００４１】
さらに、連続膜１１の最上層に設ける保護膜としては、Ｔａ、Ｒｕ、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、また、これらよりなる群から選択された少なくとも一つの元素を含む合金、グラフェンなどの材料を用いることができる。
【００４２】
また、入力部５に使用される非磁性導電材料は、例えば、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、また、これらよりなる群から選択された少なくとも一つの元素を含む合金とすることができる。さらに、非磁性導電材料として、カーボンナノチューブやカーボンナノワイヤ、グラフェン等の材料を用いることもできる。
【００４３】
図５は、波動検出部８と連続膜１１との部分断面を示す模式図である。波動検出部８は、連続膜１１の上に接触面を介して設けられている。入力部５の直下で発生し連続膜１１を伝播したスピン波は、波動検出部８において、合成信号として検出される。また、図５の各図における磁化方向の構成は、図４に示す、連続膜１１の部分断面の各構造に対応する。すなわち、入力部５側と、波動検出部８側とにおいて、連続膜１１に含まれる磁性層１３および１５の磁化方向は同じである。
【００４４】
図５（ａ）に示す構成では、磁性層１５の磁化方向Ｍ１は、連続膜１１の表面に垂直な方向であり、磁性層１３の磁化方向Ｍ２は、連続膜１１の表面に平行な方向となっている。また、図５（ｂ）では、磁性層１５の磁化方向Ｍ１および磁性層１３の磁化方向Ｍ２が、共に連続膜１１の表面に平行となっている。さらに、Ｍ１とＭ２とは、連続膜１１の面内で直交している。また、図５（ｃ）に示す構成では、磁性層１５の磁化方向Ｍ１は、連続膜１１の表面に平行であり、磁性層１３の磁化方向Ｍ２は、連続膜１１の表面に垂直な方向となっている。
【００４５】
図５に示す連続膜１１は、磁性層１３および１５でスペーサ層１４を挟んだ構造となっており、波動検出部８から連続膜１１に電圧を印加するか、または電流を流すことにより、ＴＭＲ効果（Tunnel Magnetoresistance effect）もしくはＧＭＲ効果（Giant Magnetoresistance effect）により磁化の変化、すなわち、スピン波を検出することができる。通常、スピン波による信号変化は小さいので、２つの磁性層１３および１５の磁化方向は、略直交するように配置した、図５に示すいずれかの構造とし、検出感度を上げることが望ましい。特に、図５（ｂ）に示した磁化配置は、磁性層１３の磁化がともに面内方向であり、磁性層１３の磁化方向の面内方向の変化を検出するのに適した構成となっているため、望ましい。
【００４６】
図６は、本実施形態に係る演算器１および２の部分断面を示す模式図である。
図示しない基板上に、絶縁膜を介して連続膜１１ａおよび１１ｂが設けられている。連続膜１１ａの表面には、入力部５ａと動検出部８ａが接続されている。連続膜１１ａ、および入力部５ａ、波動検出部８ａは、例えば、演算器１を構成する。さらに、連続膜１１ｂには、入力部５ｂと、図示しない波動検出部と、が接続され、演算器２を構成する。
【００４７】
入力部５ａには、入力電極６が接続されており、例えば、入力Ａ（０）またはＢ（０）に対応する電気信号が印加される。その結果、入力部５ａの直下でスピン波が励起され、連続膜１１ａに沿って波動検出部８ａに向かって伝播する。一方、波動検出部８ａには、出力電極９が接続されており、例えば、ＴＭＲ効果を生じさせるためのバイアス電圧が印加されている。これにより、入力部５から伝播したスピン波は、ＴＭＲ効果によって生じる電圧の変化として検出され、出力電極９の基板側の端子９ａから電圧信号として出力される。
【００４８】
さらに、端子９ａから出力された電圧信号は、増幅器２２で増幅されてコンパレータ２３に入力される。コンパレータ２３では、入力された電圧信号と、閾値電圧Ｖｔｈが比較され、例えば、電圧信号が閾値電圧Ｖｔｈより大きい場合に、対応する電圧信号が出力される。
【００４９】
コンパレータ２３の出力は、連続膜１１ｂ上に設けられた入力部５ｂに接続された入力電極６の端子６ａに入力される。すなわち、コンパレータ２３の出力は、例えば、演算器１から出力されるＸ（０）に該当し、演算器２の入力端子６ａに入力される。
【００５０】
増幅器２２やコンパレータ２３は、連続膜１１ａおよび１１ｂと同一の面に配置すること、また、図６中に示す絶縁膜２１の上下のいずれかに配置することも可能である。例えば、図６中に示すように、連続膜１１の下層に配置することにより、演算器の集積度を高めることが可能である。具体的には、シリコン基板の表面に、増幅器２２およびコンパレータ２３を含む集積回路を形成した後、さらに連続膜１１および入力部５、波動検出部８等を形成し、図６中に示すように、電気的な接続を取ることにより実施することができる。
【００５１】
図７は、図６に示す出力電極９の端子９ａから出力される電圧信号の例を示す模式図である。図７（ａ）は、波動検出部８で検出されたスピン波の振幅が相対的に大きい場合の電圧波形であり、図７（ｂ）は、スピン波の振幅が相対的に小さい場合の電圧波形を示している。一般に、ＴＭＲ効果あるいはＧＭＲ効果において、２層以上の磁性層を含む積層膜の電気抵抗は、各磁性層の磁化方向の相対角度に依存して変化する。スピン波の振幅は磁化方向の時間的変化であるから、磁性層１３を伝播するスピン波の振幅の大きさに応じて、磁性層１３の磁化方向と、磁性層１５の磁化方向と、の間の相対角度が変化し、連続膜１１の抵抗を変化させる（図５参照）。したがって、入力部５ａで励起されたスピン波の振幅が大きいほど、波動検出部８の直下における連続膜１１の抵抗変化が大きくなり、端子９ａに出力される電圧の変化が大きくなる。
【００５２】
例えば、図６中に示すコンパレータ２３の入力端子（ＩＮ）に、図７に示す電圧信号を入力し、基準電圧の入力端子(REF)に、閾値電圧として図７中に示すＶｔｈを入力する。入力端子（ＩＮ）に入力される信号の大きさがＶｔｈを超えた場合、コンパレータ２３の出力は、１に対応する電圧を出力し、入力端子（ＩＮ）に入力される信号の大きさがＶｔｈ超えない場合、コンパレータ２３の出力は、０に対応する電圧を出力するように、設定することができる。これにより、コンパレータ２３は、図７（ａ）に示す、信号電圧がＶｔｈを超える時間においてのみ、１に対応する信号電圧を出力する。
【００５３】
なお、図６では、出力電極９の端子９ａから出力される電圧信号を、増幅器２２で増幅する構成としているが、波動検出部８で検出される抵抗変化が十分に大きい場合には、直接コンパレータ２３の入力端子（ＩＮ）に電圧信号を入力することも可能である。また、コンパレータ２３や増幅器２２は、標準的な集積回路技術を用いて構成することができる。
【００５４】
次に、演算器１、２における、入力部５および波動検出部８の配置について説明する。連続膜１１に含まれる磁性層１３の磁化方向を、連続膜１１の表面に垂直となるように形成すると、スピン波の伝播特性が等方的となる（図４（ｃ）参照）。また、磁性層１３としてスピン波の伝達損失の少ない材料を用いれば、入力部５および波動検出部８の配置に関する制約が小さくなり、さまざまな配置が可能となる。
【００５５】
図８は、演算器１および２における、２つの入力部５と、波動検出部８と、の配置例を示す模式図である。図８（ａ）および（ｂ）、（ｃ）は、波動検出部８と入力部５との間隔ｄが等しくなるように配置した例である。図８（ｂ）に示すように、波動検出部８と入力部５とが、直線上にあっても良いし、図８（ａ）、（ｃ）に示すように、波動検出部８から等間隔な位置に、入力部５を任意に配置しても良い。このような配置とすることにより、２つの入力部５で発生したスピン波が、それぞれ連続膜１１を伝播して波動検出部８に到達するまでの時間が等しくなる。これにより、２つの入力部５に入力される信号の同期をとる上で有利となる。
【００５６】
また、図８（ｄ）に示すように、入力部５の径ｒが、入力部５と波動検出部８との間隔ｄの２倍以上となるようにすれば、入力部５で励起されるスピン波の波長を、間隔ｄに比べて長くすることができる。これにより、入力部５と波動検出部８との間隔ｄが、２つの入力部５の間で異なっていても、波動検出部８に到達するスピン波の位相差を小さくすることができる。
【００５７】
前述したように、入力部５と連続膜１１とが電気的に接続する接触面は、直径２００ｎｍ面の円より小さいことが望ましい。したがって、例えば、入力部５が全面で連続膜に接触する場合、入力部の径ｒは、２００ｎｍ以下とすることが望ましい。一方、波動検出部８の大きさは、入力部５の大きさに関係なく設定することができるが、検出するスピン波の位相を均一に保持して出力信号の減衰を防ぐために、連続膜１１との接触面を小さくすることが望ましい。しかし、波動検出部８を小さくしすぎると、連続膜１１との接触面の電流密度が高くなり、検出動作時に大きなスピントルクが働いて、意図しないスピン波を励起してしまう場合がある。したがって、意図しないスピン波を励起しない範囲で、波動検出部８の接触面を小さくすることが望ましい。少なくとも、波動検出部８のサイズは、検出するスピン波の波長より小さいことが望ましい。
【００５８】
図９は、演算器１または２に入力される信号Ａ（０）、Ｂ（０）と、出力信号Ｘ（０）と、の関係を示すタイミングチャートである。横軸に時間を取り、各信号の波形を模式的に示している。例えば、「１」が入力される場合には、入力のタイミングに合わせて、パルス形状の波形が表示されている。「０」の場合は、信号波形は平坦であり、パルス形状の波形は表示されない。（以下、タイミングチャートについては、同様に表示）
入力信号Ａ（０）、Ｂ（０）の波形に対応して、信号値が「１」に該当する期間、入力部５に電圧Ｖ１を印加する。あるいは、入力部５から連続膜１１へ電流Ｉ１を流す。一方、信号値が「０」のときは、電圧Ｖ０を印加する。あるいは、電流Ｉ０を流す。例えば、信号値が「０」の場合に、Ｖ０＝０、あるいはＩ０＝０とすれば、信号値「１」の場合との区別が容易となるので好ましい。
【００５９】
図９（ａ）では、入力信号Ａ（０）、Ｂ（０）が、それぞれ「１」であるから、所定のタイミングで入力部５に電圧Ｖ１を一定時間印加する。例えば、図８（ａ）または（ｂ）、（ｃ）に示すように、入力部５と波動検出部８との間の間隔ｄが、２つの入力部５の間で等しい演算器の場合、信号Ａ（０）が入力される入力部５と、信号Ｂ（０）が入力される入力部５と、に電圧Ｖ１を印加するタイミングは、励起されるスピン波の位相が半波長ずれるように設定することが望ましい。例えば、図９（ａ）中に示すように、信号Ｂ（０）が入力される入力部５に、電圧Ｖ１を印加するタイミングは、式（３）で算出される時間だけ遅らせるように設定する。
【００６０】
ｔｒ＝（２ｆ）−１    ・・・（式３）
ここで、ｆはスピン波の周波数である。
【００６１】
これにより、２つの入力部５で発生したスピン波が、波動検出部８に到達した時に、位相が半波長ずれることになる。その結果、２つのスピン波の合成波の振幅が減衰し、波動検出部８で検出される抵抗変化が小さくなる。したがって、例えば、図６に示す端子９ａから出力される電圧信号が小さくなり、演算器からの出力信号Ｘ０は、「０」となる。
【００６２】
図９（ｂ）では、信号Ａ（０）は、「０」であり、信号Ｂ（０）は、「１」である。したがって、信号Ａ（０）が入力される入力部５には、電圧が印加されず、信号Ｂ（０）が入力される入力部５に、電圧Ｖ１が印加される。この場合、信号Ａ（０）が入力された入力部５ではスピン波が励起されず、信号Ｂ（０）が入力された入力部５のみでスピン波が励起される。したがって、スピン波の干渉は生じないので、波動検出部８は、信号Ｂ（０）の入力により励起されたスピン波を検出し、出力信号Ｘ（０）は、「１」となる。
【００６３】
図９（ｃ）では、信号Ａ（０）が、「１」であり、信号Ｂ（０）は、「０」である。この場合も、スピン波は、信号Ａ（０）が入力される入力部５のみで励起され、出力信号Ｘ（０）は、「１」となる。また、図９（ｄ）では、信号Ａ（０）、Ｂ（０）が、共に「０」であり、スピン波は励起されず、出力信号Ｘ（０）も「０」となる。
【００６４】
図１０は、演算器１または２に入力される信号Ａ（０）、Ｂ（０）と、出力Ｘ（０）と、の関係を示す、別のタイミングチャートである。
【００６５】
スピン波による演算を行う場合、入力部５に、電圧Ｖ１を印加する時間、あるいは電流Ｉ１を流す時間は、ある程度、任意に設定することができる。例えば、図１０に示すように、信号Ａ（０）、Ｂ（０）のそれぞれの波形に対応して、電圧Ｖ１を印加（オン）してからオフするまでの時間を長くすることができる。
【００６６】
図１０（ａ）では、信号Ａ（０）、Ｂ（０）は、ともに「１」であり、信号Ａ（０）が入力される入力部５に電圧Ｖ１が印加されるタイミングと、信号Ｂ（０）が入力される入力部５に電圧Ｖ１が印加されるタイミングと、は、ｔｒだけずらしている。さらに、電圧Ｖ１が印加されている時間ｔＡ、ｔＢを等しくしておけば、スピン波が干渉して減衰し、出力信号Ｘ（０）は、「０」となる。
【００６７】
図１０（ｂ）では、信号Ａ（０）は、「０」であり、信号Ｂ（０）は、「１」である。信号Ｂ（０）が入力される入力部５に電圧Ｖ１が印加される時間は、ｔＢである。この際、図１０（ｂ）中に示すように、波動検出部８側で出力信号Ｘ（０）が検出され始めた後で、電圧Ｖ１がオフされても良い。
【００６８】
図１０（ｃ）では、信号Ａ（０）が、「１」であり、信号Ｂ（０）は、「０」である。この場合も、信号Ａ（０）が入力される入力部５に電圧Ｖ１が印加される時間は、ｔＡであり、波動検出部８側で出力信号Ｘ（０）が検出され始めた後で、電圧Ｖ１がオフされても良い。また、図１０（ｄ）では、信号Ａ（０）、Ｂ（０）が、共に「０」であり、スピン波は励起されず、出力信号Ｘ（０）も「０」となる。
【００６９】
図９に示すように、短い時間幅のパルス電圧でＶ１を印加すると、消費電力を抑えることができる。また、図１０に示すように、長い時間幅の電圧Ｖ１を印加すると、波動の持続時間が長くなるため、検出の安定性を向上させることができる。また、信号Ａ（０）、Ｂ（０）に対応して、入力部５に電流Ｉ１を流す場合も同様である。
【００７０】
図１１は、演算器１および２における、２つの入力部５と、波動検出部８と、の別の配置例を模式的に示す平面図である。
図１１に示す演算器では、２つの入力部５と、波動検出部８と、の間隔の内、一方の間隔を他方に比べてスピン波の波長λの半奇数倍だけ広くしている。図１１中に示すｎは、整数である。
【００７１】
図１２は、図１１に示す演算器に入力される信号Ａ（０）、Ｂ（０）と、出力Ｘ（０）と、の関係を示すタイミングチャートである。
【００７２】
図１２（ａ）では、入力信号Ａ（０）、Ｂ（０）が、それぞれ「１」であるから、信号Ａ（０）が入力される入力部５と、信号Ｂ（０）が入力される入力部５と、に、同時に電圧Ｖ１を印加する。２つの入力部５と波動検出部８との間隔の内、一方の間隔が他方に比べてスピン波の波長λの半奇数倍だけ長いので、それぞれの入力部５で励起された２つのスピン波は、波動検出部８に到達する時点で位相が半波長分ずれている。これにより、２つのスピン波の合成波の振幅が減衰し、出力される電圧信号が小さくなる。したがって、図１２（ａ）中に示すように、出力信号Ｘ（０）は、「０」となる。
【００７３】
図１２（ｂ）、（ｃ）では、信号Ａ（０）、Ｂ（０）の一方は、「０」であり、他方は、「１」である。したがって、２つの入力部５の片方のみでスピン波が励起され、干渉は生じない。波動検出部８は、いずれかの入力部５で励起されたスピン波を検出し、出力信号Ｘ（０）は、「１」となる。また、図９（ｄ）では、信号Ａ（０）、Ｂ（０）が、共に「０」であり、スピン波は励起されず、出力信号Ｘ（０）も「０」となる。
【００７４】
（閾値波動演算器の実施例）
図１３は、演算器３における、３つの入力部５と、波動検出部８と、の配置例を模式的に示す平面図である。演算器３は閾値波動演算器であり、入力部５および波動検出部８、連続膜１１の断面構造は、波動演算器である演算器１または２と同じにすることができる。
【００７５】
図１３（ａ）に示す例では、３つの入力部５と、波動検出部８と、の間隔ｄが、それぞれ等しい。したがって、３つの入力部５に同時に入力された電圧、もしくは電流により、それぞれ励起された３つのスピン波は、波動検出部８に位相差なく同時に到達する。その結果、波動検出部８では、それぞれスピン波の振幅の和に等しい振幅を有する合成波が検出される。
【００７６】
これにより、例えば、波動検出部８に接続された端子９ａ（図６参照）からは、波動検出部８に到達したスピン波の数に対応する大きさの電圧信号が出力される。この電圧信号と、所定の閾値電圧と、を比較することにより、例えば、スピン波、すなわち信号「１」の数が、所定数より多い場合に、「１」を出力し、所定数を下回る場合に、「０」を出力する閾値演算器として機能させることができる。具体的には、図６のコンパレータ２３のＲＥＦ端子に閾値電圧を入力し、信号電圧との比較結果を出力させる。
【００７７】
図１３（ｂ）に示す例では、励起されるスピン波の波長が、入力部５と波動検出部８との間隔ｄより長くなるように、３つの入力部５の直径ｒを、相対的に大きく形成する。これにより、３つの入力部５で同時に励起されたスピン波が、波動検出部８に到達する時の位相差を小さくすることができる。その結果、波動検出部８で検出される合成波の振幅の大きさが、３つの入力部５で励起されたスピン波の数に対応し、閾値演算器として機能することができる。
【００７８】
図１４および図１５は、演算器３に入力される信号Ａ（０）、Ｂ（０）、Ｃ（−１）と、出力Ｃ（０）と、の関係を示すタイミングチャートである。演算器３は閾値演算器であり、信号「１」が２つ以上入力されると、出力Ｃ（０）に「１」を出力し、信号「１」が１つ以下であると、出力Ｃ（０）に「０」を出力する。
【００７９】
図１４（ａ）では、入力信号Ａ（０）、Ｂ（０）、Ｃ（−１）が、それぞれ「１」であるから、信号Ａ（０）が入力される入力部５と、信号Ｂ（０）が入力される入力部５と、信号Ｃ（−１）が入力される入力部５と、に、同時に電圧Ｖ１を印加される。例えば、図１３（ａ）の配置例に従う演算器であれば、それぞれの入力部５で励起された３つのスピン波は、波動検出部８に到達して合成され、入力部５で励起されたスピン波の３倍の振幅を有する合成波が、波動検出部８で検出される。これにより、出力Ｃ（０）に「１」が出力される。
【００８０】
図１４（ｂ）、（ｃ）、（ｄ）では、信号Ａ（０）、Ｂ（０）、Ｃ（−１）の内、２つの入力は、「１」であり、残る１つは、「０」である。したがって、３つの入力部５の内、２つでスピン波が励起される。波動検出部８では、２つのスピン波が合成された合成波が検出され、出力Ｃ（０）に、「１」が出力される。
【００８１】
また、図１５（ａ）、（ｂ）、（ｃ）では、信号Ａ（０）、Ｂ（０）、Ｃ（−１）の内、１つの入力は、「１」であり、残る２つは、「０」である。したがって、３つの入力部５の内、いずれか１つでスピン波が励起され、波動検出部８では、励起されたスピン波を検出する。しかしながら、出力される電圧信号は、閾値電圧より低いので、出力Ｃ（０）には、「０」が出力される。図９（ｄ）では、信号Ａ（０）、Ｂ（０）、Ｃ（−１）は、全て「０」であり、スピン波は励起されず、出力Ｃ（０）も「０」を出力する。
【００８２】
（変形例１）
図１６は、第１の実施形態の変形例に係る演算器の入力部５および連続膜を模式的に示す部分断面図である。本変形例に係る演算器では、連続膜１１の周辺に、永久磁石あるいは配線磁界等の外部磁界の付与部を設け、磁性層１３の磁化に作用させる構成とする。
【００８３】
外部磁界が磁性層１３の磁化に作用を及ぼす構成とした場合、入力部５に印加される電圧または電流の信号により生じるスピントルクによる磁化方向Ｍ２と、外部磁界による磁化方向Ｈ０と、が競合するように構成すれば、スピン波の安定した発振状態が得られ、スピン波を効率よく発生させることができる。例えば、図１６（ａ）および（ｂ）に示す構成では、連続膜１１の表面に平行に磁化した磁性層１５の磁化方向Ｍ１と、外部磁界の方向Ｈ０と、が逆向きで、双方の間の角度が１８０度に近い状態となっている。この場合、入力部５から、磁性層１３を介して磁性層１５に向けて電流Ｊ１を流すと、磁性層１３を磁性層１５と同じ方向Ｍ１に磁化させようとするスピントルクが作用する。一方、外部磁界からは、磁性層１５と逆向きの方向Ｈ０に磁化させようとする作用が働いている。この結果、両方の作用が競合し、スピン波を容易に励起することができる。
【００８４】
一方、図１６（ｃ）および（ｄ）に示す構成では、外部磁界の方向Ｈ０と、磁性層１５の磁化方向Ｍ１は一致している。この場合、磁性層１５から磁性層１３を介して入力部５に向けて電流Ｊ２を流すと、磁性層１５の磁化方向Ｍ１に対して逆向きの方向Ｍ２に磁性層１３を磁化させようとするスピントルクが作用する。この結果、外部磁界の作用と、スピントルクの作用と、が競合するようになり、スピン波の励起を容易にすることができる。
【００８５】
図１７は、外部磁界付与部１８を設けた本変形例に係る演算器の断面を示す模式図である。
【００８６】
図示しない基板上に、絶縁膜２１を介して連続膜１１が設けられ、連続膜１１の表面には、入力部５および波動検出部８が接続されている。また、入力部５は、入力電極６に接続し、波動検出部８は、出力電極９に接続されている。さらに、連続膜１１の上方に絶縁膜２１を介して外部磁界付与部１８が設けられている。外部磁界付与部１８には、永久磁石を使用しても良いし、また、図の奥行き方向に伸びる金属配線として形成し、その金属配線に電流を流して発生する磁界を連続膜１１に作用させる構成としても良い。
【００８７】
（変形例２）
図１８は、第１の実施形態の第２の変形例に係る演算器の入力部５および連続膜１１を模式的に示す部分断面図である。本変形例では、連続膜１１に含まれる磁性層は１層である。
【００８８】
図１８（ａ）では、図示しない基板上に形成された磁性層２５に、非磁性の導電性材料を用いて形成された入力部５が接続されている。連続膜１１は、磁性層２５そのものであり、また、磁性層２５の磁化方向Ｍ３は、磁性層２５の表面に垂直となるように形成されている。
【００８９】
このように、磁性層が一層であっても、入力部５を形成することにより局所的に磁気異方性が異なる部分が生じ、入力部５へ電圧を印加するか、もしくは、入力部５を介して磁性層２５に電流を流すことにより、スピントルクが発生しスピン波が励起される。また、磁化方向Ｍ３が磁性層２５の表面に垂直であることから、磁性層２５内を伝播するスピン波の伝播特性が等方的となる。
【００９０】
また、図１８（ｂ）に示すように、磁性層２５の磁化方向Ｍ３を磁性層２５の表面に平行に形成することもできる。この場合、入力部５が設けられた面の反対側に反強磁性層１６を設け、磁性層２５中の磁化方向Ｍ３を固着することが望ましい。このようにすることで、入力信号以外の要因で連続膜２５中にスピン波が発生することを防ぐことができる。このように、磁化方向が表面に平行な磁性層は、容易に製造できるという利点がある。
【００９１】
さらに、磁性層２５の表面には、キャップ層として図示しない導電性保護膜を形成しても良いし、図１８（ｃ）に示すように、磁性層２５と入力部５との間に絶縁層２６を設けてもよい。
【００９２】
図１９は、第２の変形例に係る演算器の断面（ａ）および平面（ｂ）を示す模式図である。本変形例に係る演算器は、図１９（ａ）に示すように、連続膜１１に接続して設けられた入力部５と、入力電極６と、さらに、絶縁膜２１を介して設けられた波動検出部２８を有している。
【００９３】
波動検出部２８は、図１９（ｂ）に示すように、平行に形成されたコプレーナ線路２８ａおよび２８ｂであり、連続膜１１中を伝播するスピン波による磁界の変化を電磁誘導作用により検出する。すなわち、入力電極６から入力された信号により入力部５で励起されたスピン波が、連続膜１１中を伝播し、そのスピン波による磁界の変化を、波動検出部２８で高周波の誘導電流として検出し、さらに出力することができる。また、コプレーナ線路の代わりにマイクロストリップライン等の各種導波路を用いることができる。
【００９４】
（変形例３）
図２０は、第３の変形例に係る入力部７の部分断面（ａ）、および、波動検出部８の部分断面（ｂ）を示す模式図である。
【００９５】
本変形例では、図２０（ａ）に示すように、入力部７も導電性の磁性体で形成される。さらに、入力部７と磁性層２５との間にはスペーサ層１４が設けられる。このような構造でも、入力部７に電圧を印加するか、または、入力部７からスペーサ層１４を介して磁性層２５に電流を流すことにより、スピン波を励起することができる。この際、スピン波の励起をより低エネルギーで行うために、入力部７の磁化方向Ｍ５と磁性層２５の磁化方向Ｍ４とは、直交することが望ましい。
【００９６】
一方、磁性層２５中を伝播するスピン波を検出する波動検出部は、図１９（ｂ）に示すコプレーナ線路２８ａおよび２８ｂとすることができる。また、図２０（ｂ）に示すように、磁性層２５と、スペーサ層１４と、磁性層２７と、が積層された層構造の表面に波動検出部８が設けられた構成とすることができる。図２０（ｂ）に示す構成とすることにより、ＴＭＲ効果やＧＭＲ効果を用いてスピン波を検出することができる。
【００９７】
（変形例４）
図２１は、第４の変形例に係る演算器１および２の部分断面を示す模式図である。
【００９８】
本変形例では、演算器１の端子９ａから出力される電圧信号が、ローパスフィルタ３２を介して、演算器２の入力端子６ａに入力される構成となっている。また、端子９ａとローパスフィルタ３２との間には、整流用のダイオード３１が配置されている。これにより、演算器１から出力される電圧信号を、単一極性の信号に変換して演算器２に入力することができる。なお、演算器１から出力される電気信号の波形に応じて、ローパスフィルタ３２のない実施形態とすることが可能である。
【００９９】
（変形例５）
図２２は、第５の変形例に係る演算器を模式的に示す斜視図である。本変形例に係る演算器においても、連続膜１１の上に、非磁性導電材料からなる２つの入力部５と波動検出部８とが設けられている。連続膜１１は、表面から磁性層１３／スペーサ層１４／磁性層１５の層構造となるように構成されている。また、本変形例における波動検出部８は、図２２中に示すように、非磁性導電材料からなる配線として設けられている。
【０１００】
すなわち、磁性層１３においてスピン波が励起されると、その振幅の大きさに応じたスピン流が、波動検出部８として設けられた配線に流入する。そうすると、非磁性体である配線において、スピン−軌道相互作用の効果のために、スピン流の大きさに応じた電流が配線中を流れる。このような現象は、逆スピンホール効果と呼ばれる。結果として、スピン波の振幅の大きさを、配線を流れる電流の大きさに変換して検出することができる。
【０１０１】
この際、検出感度を大きくするために、配線に用いる非磁性導電材料として、スピン−軌道相互作用が大きい物質を含む材料を用いることが望ましい。具体的には、原子番号が３７以上の物質は、スピン−軌道相互作用が大きいので好適である。例えば、白金Ｐｔや金Ａｕ、あるいは、これらを含む合金を用いることができる。
【０１０２】
また、図２２に示した演算器は、演算器１または２の構成を有する波動演算器であるが、演算器３の構成を有する閾値波動演算器においても、本実施例に係る波動検出器８を用いることができる。
【０１０３】
（変形例６）
図２３は、第６の変形例に係る演算器３を示す模式図である。図２３（ａ）は、正面図を示し、図２３（ｂ）は、平面図を示している。本変形例では、図示しない基板上に連続膜３４が設けられ、連続膜３４上に３つの入力部３５と波動検出部３８とが設けられている。連続膜３４は、圧電体からなる表面層を有している。
【０１０４】
入力部３５は、第１電極３５ａと第２電極３５ｂとからなる電極対を有する。この第１電極３５ａと第２電極３５ｂとの間に、入力信号に対応したパルス電圧あるいは交流電圧を印加することにより圧電体の表面が歪み、表面弾性波が発生する。表面弾性波は、第１電極３５ａと第２電極３５ｂとの間隔に対応した波長を有し、連続膜３４の表面に沿って伝播する。
【０１０５】
この際、表面弾性波の伝播特性は、圧電体の結晶性に依存し、結晶方位に応じた方向に伝播する。特に、単結晶の圧電体では、均一な表面弾性波が励起されるので、連続膜３４の表面層、もしくは、連続膜３４を、単結晶の圧電体で形成することが望ましい。
【０１０６】
さらに、各入力部３５で励起される表面弾性波の波長を同じにするために、例えば、各入力部３５の間で、電極形状を同一とし、第１電極３５ａと第２電極３５ｂとの間隔を等しくすることが望ましい。
【０１０７】
一方、連続膜３４上に設けられた波動検出部３８は、図２３（ｂ）に示すように、櫛形に形成された２つの電極３８ａおよび３８ｂが入れ子状に配置された構成となっている。各入力部３５で励起され、連続膜３４の表面を伝播した表面弾性波は、波動検出部３８の位置で合成される。そして、波動検出部３８では、合成波の振幅に応じた電気信号を、圧電効果により取り出すことができる。
【０１０８】
この際、線形に形成された電極３８ａおよび３８ｂの長辺は、入力部３５の方向に垂直となるように配置されることが望ましい。すなわち、入力部３５から波動検出部３８に向かう表面弾性波の伝播方向に直交するように配置することで、表面弾性波の検出効率を向上させることができる。また、入力部３５から波動検出部へ向かう方向（図２３中の横方向）を、表面弾性波の伝播速度が最大となる結晶方向に合わせることが望ましい。
【０１０９】
さらに、第１電極３５ａと第２電極３５ｂとの間隔と、波動検出部３８の櫛形電極３８ａと３８ｂとの間隔と、を一致させることにより、入力部３５で励起された弾性波のみを検出することができる。
【０１１０】
図２３に示した演算器では、各入力部３５から波動検出部３８までの距離を一定としており、入力部３５に電圧を印加するタイミングを合わせることにより、波動検出部３８の位置で合成される各表面弾性波の位相を合わせることができる。これにより、閾値波動演算器として機能させることが可能となる。
【０１１１】
一方、連続膜３４上に設けられる入力部３５を２つとして、各入力部３５から波動検出部３８（合成位置）までの距離を、表面弾性波の半波長分ずらすことにより、合成される表面弾性波を逆位相とすることができる。これにより、排他的論理和演算を実行する波動演算器として機能させることも可能である。
【０１１２】
また、波動検出部３８の位置で合成される表面弾性波の位相を逆転させる方法として、入力部３５に電圧を印加するタイミングを、半波長の伝播時間分だけずらす方法、または、いずれかの入力部３５において、第１電極３５ａおよび第２電極３５ｂに印加する電圧の極性を逆にする方法を用いることもできる。
【０１１３】
（第２の実施形態）
図２４は、第２の実施形態に係る加算器を示すブロック図である。本実施形態に係る加算器は、ｍ＋１ビット加算器４０であり、２進数値Ａの第ｉ桁ないし第（ｉ＋ｍ）桁のビット値に対応する信号であるＡ（０）ないしＡ（ｍ）と、２進数値Ｂの第ｉ桁ないし第（ｉ＋ｍ）桁のビット値に対応する信号であるＢ（０）ないしＢ（ｍ）と、２進数値Ａと２進数値Ｂとの和の第（ｉ−１）桁から第ｉ桁への桁上げビット値に対応する信号であるＣ（−１）と、に対応する信号の入力に対し、演算結果Ｓ（０）ないしＳ（ｍ）、およびＣ（ｍ）を出力する加算器である。ここでｍは、０以上の整数である。
【０１１４】
Ａ（０）ないしＡ（ｍ）、およびＢ（０）ないしＢ（ｍ）、Ｃ（−１）は、「０」または「１」で表わされる２つの入力のうちのいずれかであり、加算器の入力端子には、「０」または「１」のそれぞれに応じた電気信号が入力される。一方、出力端子には、同じく「０」または「１」のいずれかであるＳ（０）ないしＳ（ｍ）、およびＣ（ｍ）に対応する信号が出力される。
【０１１５】
また、図２４中に示すように、ｍ＋１ビット加算器４０は、ｍビット加算器４１、演算器３ｍ＋１、演算器３ｍ＋２、演算器３ｍ＋３を有する加算器と考えることができる。
【０１１６】
さらに、ｍビット加算器４１は、ｍ−１ビット加算器と、演算器３ｍ−２、演算器３ｍ−１、演算器３ｍを有し、Ａ（０）ないしＡ（ｍ−１）と、Ｂ（０）ないしＢ（ｍ−１）と、Ｃ（−１）と、の入力に対し、Ｓ（０）ないしＳ（ｍ−１）と、Ｃ（ｍ−１）を出力する。
【０１１７】
またさらに、ｍ−１ビット加算器は、ｍ−２ビット加算器と、演算器３ｍ−５と、演算器３ｍ−４、演算器３ｍ−３を有する加算器と考えられ、Ａ（０）ないしＡ（ｍ−２）と、Ｂ（０）ないしＢ（ｍ−２）と、Ｃ（−１）と、の入力に対し、Ｓ（０）ないしＳ（ｍ−２）と、Ｃ（ｍ−２）と、を出力する。
【０１１８】
一方、ｍ＝０の場合、加算器４０は、図１に示す１ビット加算器であり、演算器１および演算器２、演算器３を有し、Ａ（０）、Ｂ（０）、Ｃ（−１）を入力として、Ｓ（０）およびＣ（０）を出力する。
【０１１９】
結局、ｍ＋１ビット加算器４０は、演算器１ないし３ｍ＋３を有している。その内、演算器３ｋ＋１は、第１の波動演算器であり、Ａ（ｋ）とＢ（ｋ）とを入力とし、中間出力Ｘ（ｋ）を出力する。ここで、ｋは、０からｍの整数である。演算器３ｋ＋１の真理値を、表５に示す。また、演算器３ｋ＋２は、第２の波動演算器であり、Ｘ（ｋ）とＣ（ｋ−１）とを入力とし、演算結果Ｓ（ｋ）を出力する。演算器３ｋ＋２の真理値を、表６に示す。
【表５】
2011033640.tif 000007
【表６】
2011033640.tif 000008
【０１２０】
表７に示す真理値表は、表５と表６とを結合し、入力Ａ（ｋ）とＢ（ｋ）とＣ（ｋ−１）とに対する演算結果Ｓ（ｋ）を示している。表７から明らかなように、入力Ａ（ｋ）およびＢ（ｋ）、Ｃ（ｋ−１）のいずれかを入れ替えても、演算結果Ｓ（ｋ）は変化しない。例えば、第１の波動演算器にＡ（ｋ）、Ｃ（ｋ−１）を入力し、第２の波動演算器にＸ（ｋ）とＢ（ｋ）を入力するように構成しても、演算結果Ｓ（ｋ）は、上記の場合と変わらないことを示している。
【表７】
2011033640.tif 000009
【０１２１】
さらに、演算器３ｋ＋３は、閾値波動演算器であり、Ａ（０）ないしＡ（ｋ）と、Ｂ（０）ないしＢ（ｋ）と、Ｃ（−１）と、を入力とし、Ｃ（ｋ）を出力する。また、演算器３ｋ＋３は、数式１にしたがって、２ｋ＋１に対応する閾値を基準として「０」または「１」に対応する信号を出力する。
【０１２２】
このとき、各入力信号に対して、重み付けを行う。すなわち、入力信号Ａ（０）の重みを１とするとき、入力信号Ａ（ｉ）（ｉは０からｋまでの整数）の重みが２ｉ倍となるように重み付けを行う。具体的には、例えば、信号ａ（ｉ）を与える入力電極を２ｉ個設けることによって行うことができる。
【０１２３】
あるいは、入力信号Ａ（ｉ）の大きさが入力信号Ａ（０）の大きさの２ｉ倍になるように電圧または電流を入力部に与えることによっても実施することができる。これにより、励起される波動の振幅の大きさに対して重み付けが行われ、その結果、数式１に示す閾値論理演算が実行される。
【数１】
2011033640.tif 000010
【０１２４】
第１の波動演算器、および、第２の波動演算器、閾値波動演算器は、それぞれ、第１の実施形態において説明した波動演算器および閾値波動演算器と同様な構成とすることができる。
【０１２５】
図２５は、ｍ＝１とした場合の２ビット加算器４２を示すブロック図である。２ビット加算器４２は、演算器５１ないし５６を有しており、Ａ（０）、Ｂ（０）、Ａ（１）、Ｂ（１）、Ｃ（−１）の入力に対し、Ｓ（０）、Ｓ（１）、Ｃ（１）を出力する。演算器５１および演算器５４は、第１の波動演算器であり、それぞれ中間出力Ｘ（０）およびＸ（１）を出力する。演算器５２および演算器５５は、第２の波動演算器であり、Ｘ（０）、Ｃ（−１）およびＸ（１）、Ｃ（０）の入力に対し、Ｓ（０）およびＳ（１）を出力する。さらに、閾値波動演算器である演算器５３は、Ａ（０）、Ｂ（０）、Ｃ（−１）の入力に対し、Ｃ（０）を出力し、演算器５６は、Ａ（０）、Ｂ（０）、Ａ（１）、Ｂ（１）、Ｃ（−１）の入力に対し、Ｃ（１）を出力する。
【０１２６】
図２６は、図２５に示す２ビット加算器における演算器５６の構成を模式的に示す平面図である。演算器５６は、数式２に従って閾値論理演算を行う。すなわち、Ａ（０）およびＢ（０）、Ｃ（−１）、さらに、それぞれ２つのＡ（１）およびＢ（１）を入力とし、Ｃ（１）を出力する。つまり、演算器５６は、７入力１出力の演算器であり、図２６（ａ）、（ｂ）、（ｃ）の各図に示すように、７つの入力部５と１つの波動検出部８とが設けられている。各入力部５で励起されたスピン波は、波動検出部８の位置で合成され、合成波に対応した信号が出力される。この際、波動検出部８で検出した信号強度が、閾値４に対応するレベルより高ければ、数式２にしたがって、「１」に対応する演算結果が出力され、閾値４を下回る信号レベルであれば、「０」に対応する演算結果が出力される。
【数２】
2011033640.tif 000011
【０１２７】
また、前述したように、スピン波の波長に比べて、入力部５と波動検出部８との間隔が狭く、且つ、スピン波の伝播特性が等方的であり、また、伝播損失が小さければ、入力部７と波動検出部８は、図２６（ａ）および（ｂ）に示すように、任意に配置することができる。また、図２６（ｃ）に示すように、波動検出部８を中心として、入力部５を等距離に配置しても良い。
【０１２８】
（第３の実施形態）
図２７は、第３の実施形態に係るｍビット加算器４４を示すブロック図である。本実施形態に係る加算器４４は、ｑ個（ｑは１以上の整数）の部分加算器を備えている。例えば、図２７中に示す例では、ｑ＝２であり、部分加算器４５と、部分加算器４６と、を備える。
【０１２９】
本実施形態に係る部分加算器は、２進数値ＡおよびＢの第ｊ桁ないし第（ｊ＋ｎ−１）桁のビット値Ａ[ｊ]ないしＡ[ｊ＋ｎ−１]、およびＢ[ｊ]ないしＢ[ｊ＋ｎ−１]と、桁上げビット値Ｃ[ｊ−１]と、に対応する信号の入力に対し、演算結果Ｓ（ｊ）ないしＳ（ｊ＋ｎ−１）を出力する第１ないし第ｎの加算演算器と、桁上げビット値Ｃ［ｊ＋ｎ−１］に対応する演算結果Ｃ（ｊ＋ｎ−１）を出力する桁上げ演算器と、を有している。ここで、ｊ、ｎは整数、また、ｉ≦ｊ、ｊ＋ｎ≦ｉ＋ｍである。
【０１３０】
第１の加算演算器は、Ａ[ｊ]およびＢ[ｊ]、Ｃ[ｊ−１]の内、２つに対応する信号を、第１の波動演算器に入力してＸ（ｊ）を出力させる。さらに、Ａ[ｊ]およびＢ[ｊ]、Ｃ[ｊ−１]の内、第１の波動演算器に入力されなかった残りの一つに対応する信号と、Ｘ（ｊ）と、を第２の波動演算器に入力して前記Ｓ（ｊ）を出力させる。
【０１３１】
また、第ｐ（ｐは１からｎまでの整数）の加算器は、Ａ（ｊ）ないしＡ（ｊ＋ｐ−２）と、Ｂ（ｊ）ないしＢ（ｊ＋ｐ−２）と、Ｃ（ｊ−１）と、を閾値波動演算器に入力してＣ（ｊ＋ｐ−２）を出力させる。さらに、Ａ（ｊ＋ｐ−１）と、Ｂ（ｊ＋ｐ−１）と、を、第１の波動演算器に入力してＸ（ｊ＋ｐ−１）を出力させ、Ｃ（ｊ＋ｐ−２）と、Ｘ（ｊ＋ｐ−１）と、を第２の波動演算器に入力してＳ（ｊ＋ｐ−１）を出力させる。
【０１３２】
さらに、桁上げ演算器は、Ａ（ｊ）ないしＡ（ｊ＋ｎ−１）、およびＢ（ｊ）ないしＢ（ｊ＋ｎ−１）と、Ｃ（ｊ−１）と、を閾値波動演算器に入力してＣ（ｉ＋ｎ−１）を出力させる。
【０１３３】
図２７中に示す部分加算器４５は、Ａ（ｊ）ないしＡ（ｊ＋ｎ−１）、および、Ｂ（ｊ）ないしＢ（ｊ＋ｎ−１）、Ｃ（ｊ−１）を入力として、Ｓ（ｊ）ないしＳ（ｊ＋ｎ−１）、およびＣ（ｊ＋ｎ−１）を出力するｎビットの部分加算器である。また、部分加算器４６は、Ａ（ｊ＋ｎ）ないしＡ（ｊ＋ｎ＋ｗ−１）、および、Ｂ（ｊ＋ｎ）ないしＢ（ｊ＋ｎ＋ｗ−１）、Ｃ（ｊ＋ｎ−１）を入力として、Ｓ（ｊ＋ｎ）ないしＳ（ｊ＋ｎ＋ｗ−１）、およびＣ（ｊ＋ｎ＋ｗ−１）を出力するｗビットの部分加算器である。ここで、ｗは１以上の整数であり、ｎ＋ｗ＝ｍである。
【０１３４】
例えば、ｎ＝４、ｗ＝４とすれば、部分加算器４５および４６は、４ビットの部分加算器であり、加算器４４は、Ａ（０）ないしＡ（７）、および、Ｂ（０）ないしＢ（７）、Ｃ（−１）を入力として、Ｓ（０）ないしＳ（７）、およびＣ（７）を出力する８ビット加算器と考えることができる。
【０１３５】
図２８は、４ビット部分加算器４５ａの構成を示すブロック図である。４ビット部分演算器４５ａは、演算器５１ないし６２を有し、Ａ（０）ないしＡ（３）、および、Ｂ（０）ないしＢ（３）、Ｃ（−１）を入力として、Ｓ（０）ないしＳ（３）、およびＣ（３）を出力する。演算器５１および演算器５４、演算器５７、演算器６０は、第１の波動演算器であり、演算器５２および演算器５５、演算器５８、演算器６１は、第２の波動演算器である。また、演算器５３および演算器５６、演算器５９、演算器６２は、閾値波動演算器である。
【０１３６】
第１の加算演算器は、Ａ（０）およびＢ（０）を入力としてＸ（０）を出力する演算器５１、および、Ｃ（−１）とＸ（０）を入力としてＳ（０）を出力とする演算器５２で構成される。また、図２に示すように、Ｂ（０）とＣ（−１）との入力を入れ替えても、出力Ｓ（０）は変化しない。
【０１３７】
第２の加算演算器は、Ａ（０）、Ｂ（０）、Ｃ（−１）を入力としてＣ（０）を出力する演算器５３と、Ａ（１）、Ｂ（１）を入力としてＸ（１）を出力する演算器５４と、Ｃ（０）、Ｘ（１）を入力としてＳ（１）を出力する演算器５５と、で構成されている。さらに、第３の加算演算器は、演算器５６および演算器５７、演算器５８で構成され、第４の加算演算器は、演算器５９および演算器６０、演算器６１で構成されている。
【０１３８】
一方、桁上げ演算器である演算器６２は、Ａ（０）ないしＡ（３）、および、Ｂ（０）ないしＢ（３）、Ｃ（−１）を入力として、Ｃ（３）を出力する。
【０１３９】
さらに、加算器４４は、例えば、４ビット部分加算器を４つ備える１６ビット加算器とすることも可能であり、また、８ビット部分加算器を２つ備える１６ビット加算器とすることもできる。この際、部分加算器４５および４６のビット数を増やすには、４ビット部分加算器４５ａと同じ規則性を持って加算演算器を付加すれば良い。また、部分加算器を加算器４４と見なし、さらに部分加算器を備える構成としても良い。
【０１４０】
以上、第１ないし第３の実施形態を参照して本発明を説明したが、本発明は、これらの実施形態に限定されるものではない。
【０１４１】
例えば、連続膜を構成する各要素の具体的な寸法や材料、その他、電極、保護膜、絶縁膜などの形状や材質に関しては、当業者が、出願時の技術水準に基づいて適宜選択することにより本発明を実施し、同様の効果を得ることができる限り、本発明の範囲に含まれる。
【０１４２】
また、第１ないし第３の実施形態において、例えば、図に示された構成を上下反転させた構造とすることができる。また、連続膜における反強磁性層、中間層、絶縁層などの構成要素は、それぞれ、単層としても良く、あるいは、２以上の層を積層した構造としても良い。
【産業上の利用可能性】
【０１４３】
本発明によれば、回路規模を小さすることができ、また、消費電力が少なく汎用性の高い加算器が提供される。
【符号の説明】
【０１４４】
１ 演算器
２ 演算器
３ 演算器
５、７ 入力部
８ 波動検出部
１１ 連続膜
１３ 磁性層
１４ スペーサ層
１５ 磁性層
１６ 反強磁性層
２２ 増幅器
２３ コンパレータ
３１ ダイオード
３５ａ、３５ｂ電極
４０、４４ 加算器
４５、４６ 部分加算器
【図１】
2011033640.tif 000012
【図２】
2011033640.tif 000013
【図３】
2011033640.tif 000014
【図４】
2011033640.tif 000015
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【国際調査報告】
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