(57)【要約】  本発明は、半導体デバイス及びその製造方法を提供する。半導体デバイスは、半導体層と、半導体層の一方の側に配置されたソースとドレインと、半導体層の一方の側に配置されたブロッキング層であって、ケイ化物を含み、ブロッキング層の半導体層に近い一方の側の界面と半導体層との距離が１０ｎｍ以上であるブロッキング層と、ソースとドレインの間に配置されたゲートであって、ゲートがブロッキング層を貫通し、ゲートが第１の導電層と第２の導電層を含み、第１の導電層が半導体層に近く、第２の導電層が第１の導電層の半導体層から遠い一方の側に配置され、第１の導電層がニッケルを含むゲートとを含む。半導体デバイスにおいて、ニッケルシリサイドが生成された位置における電界強度が、ケイ化物を含むブロッキング層の界面と半導体層との距離を大きくすることによって低減され、半導体デバイスが、低いゲート漏れと高い信頼性を有し、電流崩壊劣化現象の影響を受けず、したがって通信システムでの使用に適する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体デバイスであって、
半導体層と、
前記半導体層の一方の側に配置されたソース及びドレインと、
前記半導体層の一方の側に配置され、ケイ化物を含むブロッキング層と、
前記ソースと前記ドレインの間で配置されたゲートであって、前記ゲートがブロッキング層に貫通し、前記ゲートが第１の導電層と第２の導電層を含み、前記第１の導電層が前記半導体層の近くにあり、前記第２の導電層が、前記第１の導電層の前記半導体層から遠い一方の側に配置され、前記第１の導電層がニッケルを含む、ゲートと、を含み、
前記ブロッキング層の前記半導体層に近い一方の側の界面と前記半導体層との距離が、１０ｎｍ以上である、
半導体デバイス。
【請求項２】
前記ブロッキング層の前記半導体層に近い一方の側の界面と前記半導体層との距離が、１１０ｎｍ以下である、
請求項１に記載の半導体デバイス。
【請求項３】
前記ブロッキング層の前記半導体層に近い一方の側の界面と前記半導体層との距離が、１５ｎｍ〜５５ｎｍの範囲にある、
請求項２に記載の半導体デバイス。
【請求項４】
前記ブロッキング層と前記半導体層の間にキャッピング層が提供され、
前記ブロッキング層が、前記キャッピング層の前記半導体層から遠い一方の側を直接覆い、
前記キャッピング層の厚さが、１０ｎｍ以上である、
請求項１〜３のいずれか１つに記載の半導体デバイス。
【請求項５】
前記キャッピング層の厚さが、２０ｎｍ〜４０ｎｍの範囲にある、
請求項４に記載の半導体デバイス。
【請求項６】
前記半導体から遠い一方の側にある前記第１の導電層の表面と前記ブロッキング層との距離が、前記第１の導電層が前記ブロッキング層に接しないように事前設定された、
請求項１〜５のいずれか１つに記載の半導体デバイス。
【請求項７】
前記ゲートが、更に、前記第１の導電層と前記第２の導電層の間に配置された遷移層を有し、
前記第１の導電層が、前記遷移層によって前記ブロッキング層から分離された、
請求項１〜６のいずれか１つに記載の半導体デバイス。
【請求項８】
前記遷移層が、Ａｕ又はＰｔを含む、
請求項７に記載の半導体デバイス。
【請求項９】
前記半導体層から遠い一方の側にある前記ブロッキング層の表面の一部分が、前記第１の導電層で覆われた、
請求項１〜８のいずれか１つに記載の半導体デバイス。
【請求項１０】
前記キャッピング層が、ＧａＮ又はＡｌＧａＮを含む、
請求項４〜９のいずれか１つに記載の半導体デバイス。
【請求項１１】
前記第２の導電層が、Ａｕ、Ｒｈ、Ｉｎ、Ａｌ及びＴｉのうちの少なくとも１つを含む、
請求項１〜１０のいずれか１つに記載の半導体デバイス。
【請求項１２】
前記ゲートが、前記ブロッキング層を貫通し、前記キャッピング層又は前記半導体層の内部に延在する、
請求項４〜１１のいずれか１つに記載の半導体デバイス。
【請求項１３】
半導体デバイスを製造する方法であって、
半導体層を提供するステップと、
前記半導体層の一方の側にソース及びドレインを形成するステップと、
ケイ化物を含むブロッキング層を前記半導体層の一方の側に形成し、前記ブロッキング層の前記半導体層に近い一方の側の界面と前記半導体層との距離が１０ｎｍ以上になるようにするステップと、
前記ソースと前記ドレインの間に第１の導電層と第２の導電層を含むゲートを形成するステップと、を含み、
前記ゲートが前記ブロッキング層を貫通し、
前記第１の導電層が前記半導体層に近く、
前記第２の導電層が、前記第１の導電層の前記半導体層から遠い一方の側にあり、
前記第１の導電層がニッケルを含む、
方法。
【請求項１４】
前記ブロッキング層の前記半導体層に近い一方の側の界面と前記半導体層との距離が、１１０ｎｍ以下である、
請求項１３に記載の方法。
【請求項１５】
前記ブロッキング層と前記半導体層の間にキャッピング層が形成され、
前記ブロッキング層が、前記キャッピング層の前記半導体層から遠い一方の側を直接覆い、
前記キャッピング層の厚さが１０ｎｍ以上である、
請求項１３〜１４のいずれか１つに記載の方法。
【請求項１６】
前記半導体から遠い一方の側にある前記第１の導電層の表面と前記ブロッキング層との距離が、前記第１の導電層が前記ブロッキング層に接しないように事前設定された、
請求項１３〜１５のいずれか１つに記載の方法。
【請求項１７】
前記ソースと前記ドレインの間に第１の導電層と第２の導電層を含むゲートを形成するステップが、
前記第１の導電層と前記第２の導電層の間に遷移層を形成するステップを含み、
前記第１の導電層が、前記遷移層によって前記ブロッキング層から分離された、
請求項１３〜１５のいずれか１つに記載の方法。
【請求項１８】
前記遷移層が、Ａｕ又はＰｔを含む、
請求項１７に記載の方法。
【請求項１９】
前記キャッピング層が、ＧａＮ又はＡｌＧａＮを含む、
請求項１５〜１８のいずれか１つに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１７年４月１４日に出願された中国特許出願第２０１７１０２４５９２３．７号の優先権を請求し、前述の中国特許出願によって開示された内容の全文を本出願の一部としてここに引用する。
【０００２】
本発明は、半導体の技術分野に関し、詳細には半導体デバイス及びその製造方法に関する。
【背景技術】
【０００３】
第三世代半導体材料窒化ガリウム（ＧａＮ）は、第一世代半導体シリコン（Ｓｉ）又は第二世代半導体ひ化ガリウム（ＧａＡｓ）よりはるかに高い絶縁破壊電界を有し、その値は３ＭＶ／ｃｍもあり、したがって、この材料の電子デバイスは高電界強度に耐えうる。同時に、窒化ガリウム（ＧａＮ）は、他のガリウム系化合物半導体（例えば、ＩＩＩ族窒化物半導体）とヘテロ接合構造を構成できる。ＩＩＩ族窒化物半導体が、強い自発分極及び圧電分極効果を有するので、それらの半導体は、ヘテロ接合の界面近くに高い電子濃度を有する二次元電子ガス（２ＤＥＧ）チャネルを構成でき、そのようなヘテロ接合構造は、イオン化不純物の散乱も有効に削減でき、したがって、チャネル内の電子移動度が大幅に高められる。そのようなヘテロ接合構造に基づいて構成された窒化ガリウム高電子移動度トランジスタは、高周波数で大電流を導通でき、またきわめて低いオン抵抗を有する。上記の特徴によって、高耐電圧と大電流を有する高周波数高電力無線周波数デバイス及びスイッチングデバイスの製造に適した窒化ガリウム高電子移動度トランジスタが作成される。
【０００４】
窒化ガリウム高電子移動度トランジスタの製造工程では、窒化ガリウム高電子移動度トランジスタのゲートは、整流特性を有するショットキー金属半導体接点であり、より高い仕事関数を有するニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）などの使用金属が必要とされる。ニッケル（Ｎｉ）が半導体材料に対して良好な密着性を有するので、ゲート金属がストリッピング工程で剥離しないことを保証でき、ニッケル（Ｎｉ）は、一般に、半導体材料と接するゲートの基礎金属として使用される。デバイスが動作しているとき、ゲートとドレインは高電圧にさらされ、ドレイン近くのゲートのエッジ領域に電界ピークがあり、これにより、デバイスのゲート電流が増大し、したがって信頼性が低下する。Ｔ型ゲート製造工程では、ブロッキング層として一般に窒化ケイ素（ＳｉＮ）が使用される。上記のデバイス製造方法では、ショットキー金属半導体接触縁が、窒化ケイ素ブロッキング層と接して低い仕事関数を有するニッケルシリサイド（ＮｉＳｉ）を構成し、ニッケルシリサイド（ＮｉＳｉ）が半導体材料と接する領域内に高い逆漏れ特性を有するショットキー接触が形成される。高電圧で動作中、ニッケルシリサイド（ＮｉＳｉ）が生成される位置は、高電界によって漏れ経路に変更され、これにより、ゲート漏れが増え、したがって信頼性問題が起こる。
【０００５】
高電子移動度トランジスタデバイスがニッケルシリサイド（ＮｉＳｉ）の形成を防ぐ既存の方法は、ニッケル（Ｎｉ）の縁上に酸化ニッケル（ＮｉＯ）を形成することであり、これにより、酸化ニッケル（ＮｉＯ）の使用によってニッケル（Ｎｉ）と窒化ケイ素（ＳｉＮ）の間の接触が回避され、それによりニッケルシリサイド（ＮｉＳｉ）の形成が回避される。この方法は、デバイスのゲート漏れを低減できるが、酸化ニッケル（ＮｉＯ）製造工程は、デバイスの電流崩壊を増加させることがあり、更に電流崩壊を抑制するために追加工程が必要とされ［２つの特許文献１及び特許文献２を参照］、これにより工程の複雑さが増大する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】中国特許出願第２０１４１０４８６９９３．８号
【特許文献２】中国特許出願第２０１０１０２２６３４７．Ｘ号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以上を考慮して、本発明は、上記の問題を解決する半導体デバイス及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明は、以下の技術的解決策を提供する。
【０００９】
半導体デバイスであって、
半導体層と、
半導体層の一方の側に配置されたソース及びドレインと、
半導体層の一方の側に配置され、ケイ化物を含むブロッキング層と、
ソースとドレインの間に配置されたゲートであって、ゲートがブロッキング層に貫通し、ゲートが第１の導電層と第２の導電層を含み、第１の導電層が半導体層の近くにあり、第２の導電層が、第１の導電層の半導体層から遠い一方の側に配置され、第１の導電層がニッケルを含むゲートと、を含み、
ブロッキング層の半導体層に近い一方の側の境界面と半導体層との距離が１０ｎｍ以上である、半導体デバイス。
【００１０】
好ましくは、ブロッキング層の半導体層に近い一方の側の界面と半導体層との距離が１１０ｎｍ以下である。
【００１１】
より好ましくは、ブロッキング層の半導体層に近い一方の側の界面と半導体層との距離が、１５ｎｍ〜５５ｎｍの範囲にある。
【００１２】
好ましくは、ブロッキング層と半導体層の間にキャッピング層が提供され、ブロッキング層が、キャッピング層の半導体層から遠い一方の側を直接覆い、キャッピング層の厚さが１０ｎｍ以上である。
【００１３】
好ましくは、キャッピング層の厚さが、２０ｎｍ〜４０ｎｍの範囲にある。
【００１４】
好ましくは、半導体から遠い一方の側にある第１の導電層の表面とブロッキング層との距離は、第１の導電層がブロッキング層に接しないように事前設定される。
【００１５】
好ましくは、ゲートは、更に、第１の導電層と第２の導電層の間に配置された遷移層を含み、第１の導電層が、遷移層によってブロッキング層から分離される。
【００１６】
好ましくは、遷移層は、Ａｕ又はＰｔを含む。
【００１７】
好ましくは、半導体層から遠い一方の側にあるブロッキング層の表面の一部分が、第１の導電層で覆われる。
【００１８】
好ましくは、キャッピング層は、ＧａＮ又はＡｌＧａＮを含む。
【００１９】
好ましくは、第２の導電層は、Ａｕ、Ｒｈ、Ｉｎ、Ａｌ及びＴｉの少なくとも１つを含む。
【００２０】
好ましくは、ゲートは、ブロッキング層を貫通し、キャッピング層又は半導体層の内部に延在する。
【００２１】
半導体デバイスを製造する方法であって、方法は、
半導体層を提供するステップと、
半導体層の一方の側にソース及びドレインを形成するステップと、
ケイ化物を含むブロッキング層を半導体層の一方の側に形成して、ブロッキング層の半導体層に近い一方の側の界面と半導体層との距離が１０ｎｍ以上になるようにするステップと、
ソースとドレインの間に第１の導電層と第２の導電層を含むゲートを形成するステップとを含み、
ゲートがブロッキング層を貫通し、第１の導電層が半導体層に近く、第２の導電層が、第１の導電層の半導体層から遠い一方の側にあり、第１の導電層がニッケルを含む。
【００２２】
好ましくは、ブロッキング層の半導体層に近い一方の側の界面と半導体層との距離が、１１０ｎｍ以下である。
【００２３】
好ましくは、ブロッキング層と半導体層の間にキャッピング層が形成され、ブロッキング層が、キャッピング層の半導体層から遠い一方の側を直接覆い、キャッピング層の厚さが１０ｎｍ以上である。
【００２４】
好ましくは、半導体から遠い一方の側にある第１の導電層の表面とブロッキング層との距離は、第１の導電層がブロッキング層に接しないように事前設定される。
【００２５】
好ましくは、ソースとドレインの間に第１の導電層と第２の導電層を含むゲートを形成するステップが、
第１の導電層と第２の導電層の間に遷移層を形成するステップを含み、第１の導電層が、遷移層によってブロッキング層から分離される。
【００２６】
好ましくは、遷移層は、Ａｕ又はＰｔを含む。
【００２７】
好ましくは、キャッピング層は、ＧａＮ又はＡｌＧａＮを含む。
【００２８】
本発明によって提供される半導体デバイス及びその製造方法は、ケイ化物を含むブロッキング層の界面と半導体層との距離を大きくすることによって、ニッケルシリサイドが生成される位置における電界強度を減少させ、半導体デバイスのゲート漏れを減少させ、デバイスの信頼性を改善する。本発明によって提供された半導体デバイスは、低いゲート漏れと高い信頼性を有し、電流崩壊劣化の現象による影響を受けず、通信システムでの使用に適する。
【００２９】
本発明の実施形態の技術的解決策をより明らかに示すために、実施形態で使用される図面について以下に概説する。以下の図面は、本発明の幾つかの実施形態の単に例証であり、範囲を限定するものでないことを理解されたい。また、当業者は、発明的技能を実施することなく、これらの図面によって他の関連図面を得ることが可能である。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態Ｉによって提供された半導体デバイスの構造概略図である。
【図２】本発明の実施形態Ｉによって提供された半導体デバイスのニッケルシリサイドが生成される位置における電界強度の、半導体層に近いブロッキング層の界面と半導体層との距離に対するグラフである。
【図３】本発明の実施形態ＩＩによって提供された半導体デバイスの構造概略図である。
【図４】本発明の実施形態ＩＩＩによって提供された半導体デバイスの構造概略図である。
【図５】本発明の実施形態ＩＶによって提供された半導体デバイスの構造概略図である。
【図６】本発明の一実施形態によって提供された半導体デバイスの製造方法のフローチャートである。
【図６−１】図６に示されたステップＳ１０１が実行された後で製造された半導体層の構造概略図である。
【図６−２】図６に示されたステップＳ１０２の実行によってキャッピング層が形成された後の構造概略図である。
【図６−３】図６に示されたステップＳ１０３の実行によってソースとドレインが形成された後の構造概略図である。
【図６−４】図６に示されたステップＳ１０４の実行によりブロッキング層が形成された後の構造概略図である。
【図６−５】図６に示されたステップＳ１０５に含まれるサブステップのフローチャートである。
【図６−５−１】図６−５に示されたサブステップＳ１０５１の実行によりゲートトレンチが形成された後の構造概略図である。
【図７】本発明の実施形態Ｖによって提供される半導体デバイスの構造概略図である。
【発明を実施するための形態】
【００３１】
実施形態の技術的解決法は、開示の実施形態に関連した図面と共に明瞭かつ完全に理解可能な方法で記述される。記載された実施形態が、本発明の実施形態の全てではなく一部分に過ぎないことは明らかである。一般に、添付図面に記述され図示された本発明の実施形態の構成要素は、種々の構成で配置され設計されうる。
【００３２】
したがって、本発明の添付図面に示された実施形態の詳細な説明は、本発明の保護範囲を限定するためのものでなく、単に本発明の選択された好ましい実施形態を例示するためのものである。本発明の実施形態に基づき、発明的技巧を使用せずに当業者によって得られる他の実施形態も本発明の保護範囲内である。
【００３３】
以下の図では類似の参照数字及び文字が類似の要素を指し、従って要素が１つの図面で定義された後は、その後の図面で更に詳しく定義又は説明されえないことに注意されたい。本発明の記述では、「第１」や「第２」などの用語は、記述を区別するためにのみ使用され、相対的な重要性を有することを指示又は意味すると理解されるべきでない。
【００３４】
実施形態Ｉ
図１を参照すると、本発明の実施形態Ｉは、半導体デバイス１００を提供する。半導体デバイス１００は、半導体層１１０、キャッピング層１２０、ソース１３０、ドレイン１４０、ブロッキング層１５０及びゲート１６０を含む。
【００３５】
半導体層１１０は、１つ以上の半導体材料からなる単一層、二重層、又は多層構造でよい。実行形態では、半導体層１１０は、基板１１１、緩衝層１１２、チャネル層１１３及び障壁層１１４を含む。他の実施形態又は他の半導体構造では、半導体層１１０は、これより多いか少ない層も含みうることを理解されたい。
【００３６】
基板１１１は、緩衝層１１２を支持する働きをする。基板１１１は、サファイア、炭化ケイ素（ＳｉＣ）、シリコン（Ｓｉ）、ニオブ酸リチウム、希土類酸化物、窒化ガリウム（ＧａＮ）、又は他の適切な材料で作成されうる。例えば、基板１１１は、良好な熱分散特性を有する炭化ケイ素（ＳｉＣ）で作成されうる。
【００３７】
緩衝層１１２は、基板１１１の一方の側に配置される。緩衝層１１２は、チャネル層１１３を接合する働きをし、基板１１１に幾つかの金属イオンが侵入するのを防ぐ。緩衝層１１２は、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化アルミニウム（ＩｎＡｌＮ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、及び他の半導体材料の少なくとも１つで作成される。例えば、緩衝層１１２は、窒化ガリウム（ＧａＮ）層、又は制御可能なアルミニウム含有量を有するアルミニウム窒化ガリウム（ＡｌＧａＮ）層である。
【００３８】
チャネル層１１３は、二次元電子ガス（２ＤＥＧ）運動のチャネルを提供するために緩衝層１１２の基板１１１から遠い一方の側に配置される。チャネル層１１３は、非ドープ、ｎ型ドープ又はｎ型部分ドープＧａＮ、ＡｌｘＧａ１−ｘＮ、ＩｎｘＡｌ１−ｘＮ又はＡｌＮの１つ以上でよく、ここで、０＜ｘ＜１である。例えば、チャネル層１１３は、非意図的にドープされたＧａＮ層である。
【００３９】
障壁層１１４は、チャネル層１１３の緩衝層１１２から遠い一方の側に配置され、チャネル層１１３内のキャリアが障壁層１１４に流れるのを阻止する障壁として機能する。障壁層１１４は、ＡｌｙＧａ１−ｙＮ、ＩｎｙＡｌ１ーｙＮ又はＡｌＮの１つ以上でよく、ここで０＜ｙ＜１である。例えば、障壁層１１４は、故意でなくドープされたアルミニウム窒化ガリウム（ＡｌＧａＮ）層である。チャネル層１１３と障壁層１１４は、ヘテロ接合構造を形成するように組み合わせられる。
【００４０】
キャッピング層１２０は、半導体層１１０に基づいて形成され、障壁層１１４のチャネル層１１３から遠い一方の側に配置される。キャッピング層１２０は、ソース１３０とドレイン１４０のオーム接触抵抗を減少させ、チャネル内の２ＤＥＧの電子移動度を高め、ゲート１６０のショットキー接触の障壁を高め、キャッピング層１２０は、絶縁と不動態化の役割も果たしうる。実行形態では、キャッピング層１２０は、窒化ガリウム（ＧａＮ）層又はアルミニウム窒化ガリウム（ＡｌＧａＮ）層である。
【００４１】
ソース１３０とドレイン１４０が、半導体層１１０の一方の側に配置され、例えば、チャネル層１１３から遠い半導体層１１０の障壁層１１４の一方の側に配置される。あるいは、この実施形態では、ソース１３０とドレイン１４０がそれぞれ、障壁層１１４の反対側に形成される。ソース１３０と障壁層１１４の接触タイプはオーム接触であり、ドレイン１４０と障壁層１１４の接触タイプはオーム接触である。ソース１３０とドレイン１４０は、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、金（Ａｕ）などの１つ以上の金属材料で作成されうる。
【００４２】
ブロッキング層１５０は、キャッピング層１２０の半導体層１１０から遠い一方の側に配置され、Ｔ型ゲート１６０を実現し、かつキャッピング層１２０の表面状態を不動態化する働きをする。ブロッキング層１５０は、窒化ケイ素（ＳｉＮ）などのケイ化物を含む。ブロッキング層１５０の厚さは、２０ｎｍ以上であるがこれに限定されない。好ましくは、ブロッキング層１５０は、５０ｎｍの厚さを有する窒化ケイ素（ＳｉＮ）層である。
【００４３】
実施形態Ｉでは、図１に示されたように、キャッピング層１２０は、半導体層１１０の基礎の上に形成され、障壁層１１４のチャネル層１１３から遠い一方の側に配置され、同時にキャッピング層とブロッキング層１５０が直接接触する。キャッピング層１２０は、ソース１３０とドレイン１４０のオーム接触抵抗を減少させ、チャネル内の２ＤＥＧの電子移動度を高め、ゲート１６０のショットキー接触の障壁を高め、キャッピング層１２０は、絶縁と不動態化の役割もなしうる。実施形態Ｉでは、ブロッキング層１５０は、キャッピング層１２０の半導体層から遠い側を直接覆い、キャッピング層１２０は、窒化ガリウム（ＧａＮ）層又はアルミニウム窒化ガリウム（ＡｌＧａＮ）層でよい。
【００４４】
ゲート１６０は、ソース１３０とドレイン１４０の間に配置され、ゲート１６０は、ブロッキング層１５０を通ってキャッピング層１２０又は半導体層１１０の内部に延在する。実施形態Ｉでは、ゲート１６０は、半導体層１１０まで延在し、即ち、ゲート１６０は、キャッピング層１２０を通って半導体層１１０まで延在する。ゲート１６０は、Ｔ型ゲート構造でよい。この実施形態では、ゲート１６０は、第１の導電層１６１と第２の導電層１６３を含む。第１の導電層１６１は、半導体層１１０に近く、第１の導電層１６１はニッケル（Ｎｉ）を含む。第１の導電層１６１は、金属と半導体材料の接着性を改善して、ゲート１６０がストリッピング工程で剥がれにくくするために、ニッケル（Ｎｉ）を含む材料で作成されてもよく全体がニッケル（Ｎｉ）で作成されてもよい。この実施形態では、第１の導電層１６１は、ゲート１６０の基礎金属構造を形成するためにニッケル（Ｎｉ）を含む金属材料で作成される。ゲート１６０の接触タイプは、ショットキー金属半導体接触である。第２の導電層１６３は、第１の導電層１６１の半導体層１１０から遠い一方の側に配置される。第２の導電層１６３は、金（Ａｕ）、ロジウム（Ｒｈ）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの１つ以上の材料で作成されうる。第２の導電層１６３は、ゲート１６０の抵抗を減少させ、ゲート１６０の伝導性を改善できる。
【００４５】
第１の導電層１６１内のニッケル（Ｎｉ）が、ブロッキング層１５０内で窒化ケイ素（ＳｉＮ）に接するとき、接点には低い仕事関数を有するニッケルシリサイド（ＮｉＳｉ）が形成される。ニッケルシリサイド（ＮｉＳｉ）が半導体材料と接している領域内には、高い逆漏れ特性を有するショットキー接触が形成され、ショットキー接触の逆漏れの大きさは、この領域の電界強度と明確に関連付けられる。ニッケルシリサイド（ＮｉＳｉ）が生成される位置における電界強度の式は、次のとおりである
【００４６】
【数１】
2019515485.tif 000003
【００４７】
ここで、Ｅは、ニッケルシリサイド（ＮｉＳｉ）が生成される位置における電界強度、Ｅ０は、障壁層１１４とキャッピング層１２０の界面における電界であり、その大きさは、障壁層１１４内の極性化電界の強さと関連付けられ、Ｔは、半導体層１１０に近いブロッキング層１５０の界面と半導体層１１０の間の距離（即ち、ニッケルシリサイド（ＮｉＳｉ）が生成される位置と半導体層との距離）であり、ａは式係数であり、プロセスフローによりａの値は異なる。
【００４８】
ニッケルシリサイド（ＮｉＳｉ）が様々な距離Ｔに生成された位置における電界がシミュレートされ、標準化ニッケルシリサイド（ＮｉＳｉ）が距離Ｔで生成される位置における電界強度の変化が図２に示される。図２で分かるように、距離Ｔが１０ｎｍのとき、ニッケルシリサイド（ＮｉＳｉ）が生成される位置における電界Ｅは、Ｅ０の１０％であり、その時の電界強度は、ゲート１６０の大きな漏れを引き起こすには不十分である。距離Ｔが９０ｎｍのとき、ニッケルシリサイド（ＮｉＳｉ）が生成された位置における電界Ｅは、Ｅ０の１％であり、距離Ｔが増大し続けるとき、ニッケルシリサイド（ＮｉＳｉ）が生成される位置における電界は徐々に変化する。
【００４９】
好ましくは、半導体層１１０に近いブロッキング層１５０の界面と半導体層１１０との距離Ｔは、１０ｎｍ〜１１０ｎｍの範囲にあり、これにより、処理し難さとデバイス製造面積が削減され、それにより産業製造が容易になる。より好ましくは、半導体層１１０に近いブロッキング層１５０の界面と半導体層１１０との距離は、１５ｎｍから５５ｎｍの範囲にあり、これにより、ニッケルシリサイド（ＮｉＳｉ）が生成される位置における電界Ｅは、Ｅ０の５％よりかなり小さくなり、更にデバイス信頼性が改善される。
【００５０】
実施形態Ｉでは、ケイ化物を含むブロッキング層１５０は、キャッピング層１２０を直接覆い、その時、半導体層１１０に近いブロッキング層１５０の界面と半導体層１１０との距離は、キャッピング層１２０の厚さと等しい。好ましくは、キャッピング層１２０は、１０ｎｍ〜１１０ｎｍの範囲の厚さを有する。更に、キャッピング層の役割を十分に果たすことに基づいて、キャッピング層１２０の厚さは、漏れを少なくし製造工程を単純にする視点から、１０ｎｍ〜９０ｎｍの範囲であることが好ましい。より好ましくは、キャッピング層１２０は、２０ｎｍ〜４０ｎｍの範囲の厚さを有し、そのような厚さのキャッピング層１２０は、漏れを十分に減少させうるだけでなく、処理の実行も容易にできる。例えば、キャッピング層１２０の厚さが２８ｎｍのとき、ニッケルシリサイド（ＮｉＳｉ）が生成される位置における電界強度Ｅは、Ｅ０の３．５％であり、２８ｎｍの厚さを有するキャッピング層１２０は、処置の実行が容易である。
【００５１】
実施形態Ｉで、図１に示されたように、ブロッキング層１５０と半導体層１１０の間にキャッピング層１２０が配置され、ブロッキング層１５０はキャッピング層１２０を直接覆う。しかしながら、ブロッキング層は、キャッピング層１２０を直接覆わなくてもよく、即ち、キャッピング層１２０とブロッキング層１５０の間に絶縁体層などの１つ以上の他の層が配置されうる。
【００５２】
更に、半導体層１１０に近いブロッキング層１５０の界面と半導体層１１０との間の所定の距離を保証するために、キャッピング層１２０が配置されなくてもよく、ブロッキング層１５０と半導体層１１０の間に絶縁体層などの１つ以上の他の層が配置されてもよい。
【００５３】
実施形態ＩＩ
図３は、本発明の実施形態ＩＩによって提供される半導体デバイス１００の構造概略図である。図３に示されたように、実施形態は実施形態Ｉと類似しているが、違いは、実施形態ＩＩでは、第１の導電層１６１の半導体側面から遠い一方の側の表面とブロッキング層１５０との間に事前設定距離があり、したがって、第１の導電層１６１がブロッキング層１５０に接していないことである。事前設定距離は、実際の条件に従って柔軟に設定され、本明細書では限定されない。即ち、第１の導電層１６１の上側面は、ブロッキング層１５０の下側面より低い。
【００５４】
実施形態Ｉと比較して、実施形態ＩＩに示された半導体デバイス１００では、第１の導電層１６１の半導体側から遠い一方の側の表面とブロッキング層１５０との間に事前設定距離があり、したがって、第１の導電層１６１が、ブロッキング層１５０に接しておらず、それにより、ブロッキング層１５０のケイ化物が第１の導電層１６１のニッケル（Ｎｉ）と接してニッケルシリサイド（ＮｉＳｉ）を生成し、その結果、ニッケルシリサイド（ＮｉＳｉ）が高電界を受けてチャネル漏れする問題が生じるのが防止され、これにより、半導体デバイス１００のゲート１６０の漏れが減少し、半導体デバイス１００の信頼性が改善される。
【００５５】
実施形態ＩＩＩ
図４は、本発明の実施形態ＩＩＩによって提供される半導体デバイス１００の構造概略図である。図４に示されたように、実施形態は、実施形態ＩＩに類似するが、違いは、実施形態ＩＩＩでは、ゲート１６０が更に第１の導電層１６１と第２の導電層１６３の間に遷移層１６５を含み、第１の導電層１６１が、遷移層１６５によってブロッキング層１５０から分離されていることである。遷移層１６５は、金（Ａｕ）や白金（Ｐｔ）などのより高い仕事関数を有する金属で形成されうる。好ましくは、この実施形態では、遷移層１６５は、白金（Ｐｔ）で作成される。
【００５６】
実施形態Ｉと比較して、実施形態ＩＩＩに示された半導体デバイス１００は、第１の導電層１６１と第２の導電層１６３の間に遷移層１６５が追加されて、第１の導電層１６１が遷移層１６５によってブロッキング層１５０から分離され、したがって、ニッケルシリサイド（ＮｉＳｉ）が生成されず、これにより、ニッケルシリサイド（ＮｉＳｉ）が高電界を受けてチャネル漏れが生じる問題が回避され、これにより、半導体デバイス１００のゲート１６０の漏れが減少し、半導体デバイス１００の信頼性が改善される。
【００５７】
実施形態ＩＶ
図５は、本発明の実施形態ＩＶによって提供された半導体デバイス１００の構造概略図である。図５に示されたように、実施形態は、実施形態Ｉと類似しているが、その違いは、実施形態ＩＶでは、ブロッキング層１５０の一部分が第１の導電層１６１で覆われていることである。詳細には、第１の導電層１６１は、障壁層１１４から、ブロッキング層１５０のキャッピング層１２０から遠い一方の側にある面まで延在し、次に、ブロッキング層１５０の第１の導電層１６１に近い２つの端から上方に延在して、ブロッキング層１５０の一部分を覆う２つの側壁をそれぞれ形成し、したがって、第２の導電層１６３の一部分が２つの側壁の間に配置され、他の部分が２つの側壁を覆う。
【００５８】
実施形態Ｉと比較すると、実施形態ＩＶに示された半導体デバイス１００は、単純な実施工程を有し、ニッケルシリサイド（ＮｉＳｉ）が生成される位置における電界強度が、ゲート１６０の著しい漏れを引き起こすには不十分であり、半導体デバイス１００の信頼性を改善できる。
【００５９】
実施形態Ｖ
図７は、本発明の実施形態Ｖによって提供された半導体デバイス１００の構造概略図である。図７に示されたように、実施形態は実施形態Ｉに類似しているが、その違いは、実施形態Ｖでは、ゲート１６０がキャッピング層１２０に貫通しておらず、したがって、ゲート１６０が半導体層１１０まで延在していない。
【００６０】
図６を参照すると、本発明の実施形態は、更に、半導体デバイス１００を製造する方法を提供し、この方法は、ステップＳ１０１、ステップＳ１０２、ステップＳ１０３、ステップＳ１０４及びステップＳ１０５を含む。
【００６１】
ステップＳ１０１で、半導体層１１０が提供される。
【００６２】
図６−１に示されたように、半導体層１１０は、１つ以上の半導体材料からなる単一層、二重層又は多層構造でよい。例えば、半導体層１１０は、順番に積み重ねられた基板１１１、緩衝層１１２、チャネル層１１３、及び障壁層１１４で作成されうる。ステップＳ１０２で、１０ｎｍ以上の厚さを有するキャッピング層１２０が、半導体層１１０の一方の側に形成される。
【００６３】
図６−２に示されたように、キャッピング層１２０は、障壁層１１４のチャネル層１１３から遠い一方の側に形成され、キャッピング層１２０は、窒化ガリウム（ＧａＮ）又はアルミニウム窒化ガリウム（ＡｌＧａＮ）層で作成されうる。好ましくは、キャッピング層１２０は、１０ｎｍ〜１１０ｎｍの範囲の厚さを有する。好ましくは、キャッピング層１２０は、１０ｎｍ〜９０ｎｍ、より好ましくは２０ｎｍ〜４０ｎｍの範囲の厚さを有する。
【００６４】
ステップＳ１０３で、ソース１３０とドレイン１４０が、半導体層１１０の一方の側に形成される。
【００６５】
図６−３に示されたように、実施形態では、ソース１３０とドレイン１４０が、キャッピング層１２０の２つの側に形成されてもよく、ソース１３０とドレイン１４０が両方とも、チャネル層１１３内の２ＤＥＧに電気的に接続される。ソース１３０とドレイン１４０は、様々な方法で製造されうる。実施形態では、ソース１３０とドレイン１４０を製造する方法は、急速熱処理を使用してオーム特性を形成するために、下からチタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）及び金（Ａｕ）の４つの金属層を付着させることである。急速熱処理の目的は、一方では、金属半導体の界面に低抵抗性窒化物を形成することであり、他方では、金属が互いに拡散され、固相界面反応が生じて低抵抗と低仕事関数を有する一連の熱安定金属間合金を形成することである。
【００６６】
ステップＳ１０４で、ケイ化物を含むブロッキング層１５０が、キャッピング層１２０の半導体層１１０から遠い一方の側に形成され、それにより、半導体層に近いブロッキング層の界面と半導体層の間の距離は１０ｎｍ以上になる。
【００６７】
図６−４に示されたように、ケイ化物を含むブロッキング層１５０が、半導体層１１０の一方の側に形成され、それにより、半導体層に近いブロッキング層の界面と半導体層の間の距離は１０ｎｍ以上になる。好ましくは、ブロッキング層１５０は、窒化ケイ素（ＳｉＮ）であり、ブロッキング層１５０の半導体層１１０に近い一方の側の界面と半導体層１１０との距離は、１１０ｎｍ以下である。ブロッキング層１５０の成長方法は、金属・有機化学気相成長法（ＭＯＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、パルスレーザ堆積法（ＰＬＤ）、分子ビームエピタキシ法（ＭＢＥ）及び熱成長でよいが、これらに限定されない。ブロッキング層１５０は、シングルステッププロセス成長絶縁体又はマルチステッププロセス成長絶縁体でよい。より好ましくは、ブロッキング層１５０の半導体層１１０に近い一方の側の界面と半導体層１１０との距離は、１５ｎｍ〜５５ｎｍの範囲にある。
【００６８】
ステップＳ１０５で、第１の導電層１６１と第２の導電層１６３を含むゲート１６０が、ソース１３０とドレイン１４０の間に形成される。
【００６９】
図６−５を参照すると、ステップＳ１０５は、サブステップＳ１０５１とサブステップＳ１０５２を含む。
【００７０】
サブステップＳ１０５１で、ソース１３０とドレイン１４０の間のブロッキング層１５０とキャッピング層１２０がエッチングされて、ゲートトレンチ１６７が形成される。
【００７１】
図６−５−１に示されたように、ソース１３０とドレイン１４０の間のブロッキング層１５０とキャッピング層１２０がエッチングされて、ゲートトレンチ１６７が形成され、このエッチング工程は、ウェットエッチングでもドライエッチングでもよい。ゲートトレンチ１６７のエッチング深さは、制御可能であり、エッチング処理時間は、設計エッチング深さに従って制御される。好ましくは、ゲートトレンチ１６７の深さは、キャッピング層１２０の厚さとブロッキング層１５０の厚さの和と等しい。
【００７２】
サブステップＳ１０５２で、第１の導電層１６１と第２の導電層１６３を含むゲート１６０が、ゲートトレンチ１６７上に付着されうる。
【００７３】
図６の示した実施形態では、ブロッキング層１５０が、キャッピング層１２０上に直接形成される。その時、半導体層１１０に近いブロッキング層１５０の界面と半導体層１１０との距離は、キャッピング層１２０の厚さと等しい。更に、ブロッキング層１５０は、キャッピング層１２０上に直接形成されてなくてもよく、即ち、キャッピング層１２０とブロッキング層１５０の間に絶縁体層などの１つ以上の他の層が形成されうる。
【００７４】
更に、ブロッキング層１５０の半導体層１１０に近い界面と半導体層１１０との間の所定の距離を保証するために、キャッピング層１２０が形成されなくてもよく、ブロッキング層１５０と半導体層１１０の間に、絶縁体層などの１つ以上の他の層が形成されてもよい。
【００７５】
実施形態Ｉ、実施形態ＩＩ、実施形態ＩＩＩ、実施形態ＩＶ及び実施形態Ｖに対応して、図１、図３と図４、図５、及び図７に示されたように、ゲートトレンチ１６７上の付着されたゲート電極１６０には少なくとも５つの構造がありうる。
【００７６】
図１に示されたゲート１６０を形成する方法は、ワンステップフォトリソグラフィ工程を使用してゲートトレンチ１６７上にフォトレジスト開口領域を形成することである。開口領域の長さは、ゲートトレンチ１６７のトレンチ長さと等しい。第１の導電層１６１は、ゲートトレンチ１６７上で付着され形成され、第１の導電層１６１は、ニッケル（Ｎｉ）を含む材料で作成される。第１の導電層１６１の上側面は、キャッピング層１２０の上側面より高く、ブロッキング層１５０と接する。フォトレジスト開口領域が、更に、一段階フォトリソグラフィ工程の使用によってゲートトレンチ１６７上に形成される。開口領域の長さは、ゲートトレンチ１６７のトレンチ長さより大きい。第２の導電層１６３が、第１の導電層１６１上に形成され、第２の導電層１６３が、金（Ａｕ）、ロジウム（Ｒｈ）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）及びチタン（Ｔｉ）などの材料の１つ以上で作成されうる。第１の導電層１６１と第２の導電層１６３を形成する方法は、真空蒸着、マグネトロンスパッタリングなどでよい。
【００７７】
図３に示されたゲート１６０を形成する方法は、ワンステップフォトリソグラフィ工程を使用してゲートトレンチ１６７上にフォトレジスト開口領域を形成することである。開口領域の長さは、ゲートトレンチ１６７のトレンチ長さと等しく、ゲートトレンチ１６７上に第１の導電層１６１が形成される。第１の導電層１６１は、ニッケル（Ｎｉ）を含む材料で作成される。第１の導電層１６１の上側面は、ブロッキング層１５０の下側面より低く、ブロッキング層１５０と接しない。フォトレジスト開口領域が、更に、ワンステップフォトリソグラフィ工程の使用によってゲートトレンチ１６７上に形成される。開口領域の長さは、ゲートトレンチ１６７のトレンチ長さより大きい。第２の導電層１６３が、第１の導電層１６１上に形成される。第２の導電層１６３は、金（Ａｕ）、ロジウム（Ｒｈ）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの１つ以上の材料で作成されうる。第１の導電層１６１と第２の導電層１６３を形成する方法は、真空蒸着やマグネトロンスパッタリングなどでよい。
【００７８】
図４に示されたゲート１６０は、更に、第１の導電層１６１と第２の導電層１６３の間に遷移層１６５を有し、第１の導電層１６１は、遷移層１６５によってブロッキング層１５０から分離されている。したがって、サブステップＳ１０５２は、更に、第１の導電層１６１と第２の導電層１６３の間に遷移層１６５を形成することを含み、第１の導電層１６１は、遷移層１６５によってブロッキング層１５０から分離されている。図４に示されたゲート１６０を形成する方法は、ワンステップフォトリソグラフィ工程を使用してゲートトレンチ１６７上にフォトレジスト開口領域を形成することである。開口領域の長さは、ゲートトレンチ１６７のトレンチ長さと等しい。ゲートトレンチ１６７上に第１の導電層１６１が形成される。第１の導電層１６１は、ニッケル（Ｎｉ）を含む材料で作成される。第１の導電層１６１の上側面は、ブロッキング層１５０の下側面より低く、ブロッキング層１５０と接しない。第１の導電層１６１上に遷移層１６５が形成される。好ましくは、遷移層１６５は、白金（Ｐｔ）又は金（Ａｕ）で作成される。更に、ワンステップフォトリソグラフィ工程の使用によってゲートトレンチ１６７上にフォトレジスト開口領域が形成される。開口領域の長さは、ゲートトレンチ１６７のトレンチ長さより大きく、第２の導電層１６３は、遷移層１６５上に形成される。第２の導電層１６３は、金（Ａｕ）、ロジウム（Ｒｈ）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの１つ以上の材料で作成されうる。第１の導電層１６１、遷移層１６５、及び第２の導電層１６３を形成する方法は、真空蒸着やマグネトロンスパッタリングなどでよい。
【００７９】
図５に示されたゲート１６０を形成する方法は、ワンステップフォトリソグラフィ工程を使用してゲートトレンチ１６７上にフォトレジスト開口領域を形成することである。開口領域の長さは、ゲートトレンチ１６７のトレンチ長さより大きい。ゲートトレンチ１６７上に第１の導電層１６１が形成される。第１の導電層１６１は、ニッケル（Ｎｉ）を含む材料で作成される。フォトレジスト開口領域が、ゲートトレンチ１６７のトレンチ長さより大きいとき、ブロッキング層１５０は、第１の導電層１６１によって覆われ、第１の導電層１６１の側壁が、ゲートトレンチ１６７の両側に形成される。第１の導電層１６１上に第２の導電層１６３が形成される。第２の導電層１６３は、金（Ａｕ）、ロジウム（Ｒｈ）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）などのうちの１つ以上の材料で作成されうる。第１の導電層１６１と第２の導電層１６３を形成する方法は、真空蒸着やマグネトロンスパッタリングなどでよい。
【００８０】
図７に示されたゲート１６０を形成する方法は、ワンステップフォトリソグラフィ工程を使用してゲートトレンチ１６７上にフォトレジスト開口領域を形成することである。開口領域の長さは、ゲートトレンチ１６７のトレンチ長さと等しい。ゲートトレンチ１６７上に第１の導電層１６１が付着され形成される。第１の導電層１６１は、ニッケル（Ｎｉ）を含む材料で作成される。第１の導電層１６１の上側面は、キャッピング層１２０の上側面より高く、ブロッキング層１５０と接している。第１の導電層１６１の下側面は、キャッピング層１２０を貫通せず、キャッピング層１２０に接する。フォトレジスト開口領域が、更に、ワンステップフォトリソグラフィ工程の使用によってゲートトレンチ１６７上に形成される。開口領域の長さは、ゲートトレンチ１６７のトレンチ長さより大きい。第１の導電層１６１上に第２の導電層１６３が形成される。第２の導電層１６３は、金（Ａｕ）、ロジウム（Ｒｈ）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの１つ以上の材料で作成されうる。第１の導電層１６１と第２の導電層１６３を形成する方法は、真空蒸着やマグネトロンスパッタリングなどでよい。
【００８１】
本発明によって提供される半導体デバイス１００では、ニッケルシリサイド（ＮｉＳｉ）が生成された位置における電界強度が、キャッピング層１２０の厚さを大きくすることによって低減されるか、第１の導電層１６１の半導体から遠い一方の側の表面とブロッキング層１５０との間の事前距離が設定されるか、第１の導電層１６１と第２の導電層１６３の間に遷移層１６５が追加されて、ニッケルシリサイド（ＮｉＳｉ）の生成が回避される。半導体デバイス１００のゲート１６０の漏れが低減され、半導体デバイス１００の信頼性が改善される。半導体デバイス１００は、電流崩壊劣化現象がなく、通信システムでの使用に適する。
【００８２】
本発明の記述では、用語「設定された」、「接続された」、「接続」などは、特に指定され定義されない限り広義に理解されるべきであることに注意されたい。例えば、用語「接続」は、固定接続でもよく、分離可能な接続又は一体接続でもよく、機械接続又は電気接続でもよく、直接接続又は中間媒体を介した間接接続でもよく、２つの構成要素の内部接続を含んでもよい。当業者には、用語の特定の意味は、本発明の実施形態における特定の事例で理解されうる。
【００８３】
本発明の記述では、また、「上側」、「下側」、「内側」、「外側」などの用語によって示される向き又は位置関係が、図面に示されたような向き又は位置関係、或は創意に富む製品が使用中に慣例的に配置される向き又は位置関係に基づき、これらの用語は、単に本開示の記述を容易にしかつ記述を単純にするものであり、参照されたデバイス又は要素が、特定の向きにあるか特定の向きで構成又は操作されるべきであることを意味せず、したがって、本発明を限定するように解釈されるべきでないことに注意されたい。
【００８４】
以上の説明は、単に本発明の望ましい実施形態であり、本発明を限定するものではない。当業者は、本発明に対して様々な修正及び変更を行いうる。本発明の趣旨及び原理の任意の修正、等価的代用及び改良も、本発明の範囲に含まれると考えられる。
【符号の説明】
【００８５】
１００  半導体デバイス
１１０  半導体層
１２０  キャッピング層
１３０  ソース
１４０  ドレイン
１５０  ブロッキング層
１６０  ゲート
１１１  基板
１１２  緩衝層
１１３  チャネル層
１１４  障壁層
１６１  第１の導電層
１６３  第２の導電層
１６５  遷移層
１６７  ゲートトレンチ
【図１】
2019515485.tif 000004
【図２】
2019515485.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
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【図６−１】
2019515485.tif 000010
【図６−２】
2019515485.tif 000011
【図６−３】
2019515485.tif 000012
【図６−４】
2019515485.tif 000013
【図６−５】
2019515485.tif 000014
【図６−５−１】
2019515485.tif 000015
【図７】
2019515485.tif 000016
【国際調査報告】
2019515485.tif 000017
2019515485.tif 000018
2019515485.tif 000019
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