(57)【要約】  スピン注入磁化反転型磁気抵抗変化素子を用いた、多値動作が可能であり、かつ、製造および動作が簡易な磁気メモリを提供する。この目的は、電気的に直列接続された磁気抵抗効果素子を２つ以上具備し、該直列接続素子に流す電流の向き、大きさ、その順序によって、該直列接続された素子の内の一つを選択し書き込みを行うことによって解決される。たとえば、同じ膜構成からなる各磁気抵抗効果素子の平面面積を互いに異ならしめることで、各々の磁化反転による抵抗変化量および磁化反転に必要なしきい電流値を互いに相違させることによって解決される。
2011087038.tif 000002
【特許請求の範囲】
【請求項１】
スピン注入磁化反転型の磁気抵抗効果素子を用いたメモリであって、
該磁気抵抗効果素子は、磁化が実質的に固定された第１強磁性層と、磁化の向きがスピン注入によって可変となる第２強磁性層と、前記第１及び第２強磁性層の間に設けられた非磁性層とを有し、
１つのメモリセルは、複数個の該磁気抵抗効果素子を有し、
前記１つのメモリセル内の複数個の磁気抵抗効果素子の各々の磁化反転に必要なしきい電流量が互いに相違することを特徴とする磁気メモリ。
【請求項２】
請求項１記載の磁気メモリであって、
前記１つのメモリセル内の複数個の磁気抵抗効果素子の磁化反転による抵抗変化量が互いに相違することを特徴とする磁気メモリ。
【請求項３】
請求項１記載の磁気メモリであって、
前記１つのメモリセル内の複数個の磁気抵抗効果素子が電気的に直列に接続されていることを特徴とする磁気メモリ。
【請求項４】
請求項１記載の磁気メモリであって、
前記１つのメモリセル内の複数個の磁気抵抗効果素子に含まれる前記第１強磁性層、前記第２強磁性層、及び、前記非磁性層は、各々同一の材料、膜厚であり、素子面積が互いに相違することを特徴とする磁気メモリ。
【請求項５】
請求項４記載の磁気メモリであって、
前記１つのメモリセル内の複数個の磁気抵抗効果素子はその素子平面形状が相似形であることを特徴とする磁気メモリ。
【請求項６】
請求項５記載の磁気メモリであって、
前記１つのメモリセル内の複数個の磁気抵抗効果素子が層の厚さ方向に積層され、上層の磁気抵抗効果素子より下層の磁気抵抗効果素子の素子面積が大きく平面形状が相似形であることを特徴とする磁気メモリ。
【請求項７】
請求項１記載の磁気メモリであって、
前記複数の磁気抵抗効果素子と電気的に接続された双方向に電流を駆動できる双方向電流駆動素子を有することを特徴とする磁気メモリ。
【請求項８】
請求項７記載の磁気メモリであって、
前記双方向電流駆動素子の両側に、各々一個以上の磁気抵抗効果素子が電気的に接続されていることを特徴とする磁気メモリ。
【請求項９】
磁化が実質的に固定された第１強磁性層と、磁化の向きがスピン注入によって可変となる第２強磁性層と、前記第１及び第２強磁性層の間に設けられた非磁性層とを夫々が有する複数個の磁気抵抗素子を１つのメモリセル内に有し、前記１つのメモリセル内の複数個の磁気抵抗効果素子の各々の磁化反転に必要なしきい電流量が互いに相違するとともに、前記１つのメモリセル内の複数個の磁気抵抗効果素子が層の厚さ方向に積層され、上層の磁気抵抗効果素子より下層の磁気抵抗効果素子の素子面積が大きく平面形状が相似形である磁気メモリの製造方法であって、
前記２以上の磁気抵抗効果素子を一貫して成膜する第一の工程と、
前記２以上の磁気抵抗効果素子の上層の磁気抵抗効果素子をパターニングする第二の工程と、
前記上層の磁気抵抗効果素子の側壁にサイドウォールを形成する第三の工程と、
前記上層の磁気抵抗効果素子およびサイドウォールをマスクにして、下層の磁気抵抗効果素子をパターニングする第四の工程と、を有し、
最下層の磁気抵抗効果素子のパターニングまで第３と第四の工程を繰り返すことを特徴とする磁気メモリの製造方法。
【請求項１０】
磁化が実質的に固定された第１強磁性層と、磁化の向きがスピン注入によって可変となる第２強磁性層と、前記第１及び第２強磁性層の間に設けられた非磁性層とを夫々が有する複数個の磁気抵抗素子を１つのメモリセル内に有し、前記１つのメモリセル内の複数個の磁気抵抗効果素子の各々の磁化反転に必要なしきい電流量が互いに相違するとともに、前記１つのメモリセル内の複数個の磁気抵抗効果素子が電気的に直列に接続されている磁気メモリの駆動方法であって、
前記複数の直列接続された磁気抵抗効果素子に流す電流量を双方向に制御することで、前記複数の磁気抵抗効果素子を、磁化反転に必要なしきい電流量が低い順に磁化を反転させることを特徴とする磁気メモリの駆動方法。
【請求項１１】
磁化が実質的に固定された第１強磁性層と、磁化の向きがスピン注入によって可変となる第２強磁性層と、前記第１及び第２強磁性層の間に設けられた非磁性層とを夫々が有する複数個の磁気抵抗素子を１つのメモリセル内に有し、前記１つのメモリセル内の複数個の磁気抵抗効果素子の各々の磁化反転に必要なしきい電流量が互いに相違する磁気メモリの駆動方法であって、
前記複数の磁気抵抗効果素子の内の最大のしきい電流値を注入してすべての素子の磁化状態を揃える書き込み動作と、前記最大のしきい電流注入後に、次にしきい電流が大きい素子のしきい電流値を逆方向に注入してその素子の磁化状態を反転させる書き込み手順を有することを特徴とする磁気メモリの駆動方法。
【請求項１２】
請求項１１記載の磁気メモリの駆動方法であって、
前記１つのメモリセル内の複数個の磁気抵抗効果素子が電気的に直列に接続されていることを特徴とする磁気メモリの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピン注入による磁気抵抗効果素子を用いた記憶装置に関し、より具体的には、多値記録を可能とする記憶装置に関する。
【背景技術】
【０００２】
近年、磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、不揮発性を有し、かつ、高速、高集積、低消費電力、高信頼を成し得るメモリとして期待が高まっている。ＭＲＡＭの基本素子は、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）と呼ばれ、２つの強磁性層の間にトンネル障壁として用いられる絶縁層を挟んだ構造からなる。この２つの強磁性層の磁化の向きが、平行・反平行で素子の抵抗が大きく異なるトンネル磁気抵抗（ＴＭＲ：Ｔｕｎｎｅｌ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）効果を利用して、情報が記録される。特に、ＴＭＲ素子に双方向に電流を流すことによって、強磁性層の磁化により相異なるスピン偏極された電子を注入し、磁化の向きを書き換える方式（スピン注入磁化反転型）は、微細化に伴って書き込み電流を低減できることから、半導体装置のスケーリングに沿って高集積化、低消費電力化が可能となる。このようなメモリにおいても、低ビットコスト化のために、１個のメモリセルに多数の情報を記憶できる多値化が研究されている。【０００３】
ここで、特許文献１には、複数のＴＭＲ素子を直列に接続することで多値化を可能とする磁気メモリが記載されている。また、特許文献２と特許文献３には、スピン注入磁化反転素子を用いて、複数個のＴＭＲ素子を並列に並べてメモリセルの記憶素子とする磁気メモリが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−７８１１４号公報
【特許文献２】特開２００７−２８１３３４号公報
【特許文献３】特開２００８−２４３９３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、先行技術文献に示される構造では次に示すような課題がある。【０００６】
まず、特許文献１に示されるメモリセルは、情報を磁界で書き換える型のＴＭＲ素子で構成されており、直列に接続された複数のＴＭＲ素子のそれぞれに書き込み磁界を発生させるための配線が必要であり、製造工程が増加する以外にそれぞれの配線を駆動するために動作が複雑となる。また、書き換えに必要な磁界は、素子の微細化に伴って増大する欠点がある。【０００７】
また、特許文献２、及び、特許文献３に示されるメモリセルは、たとえば２個のＴＭＲ素子を可変抵抗（ｒ１、ｒ２）で表した場合（図１Ａ）、図１Ｂに示すように、ｒ１とｒ２で決まる４値の抵抗値（Ｒ１、Ｒ２、Ｒ３、Ｒ４）の組み合わせで２ビットの記憶情報が記憶される。ｒ１とｒ２のそれぞれは、高い値と低い値がとれるから、これらの高低の組み合わせで４値の抵抗値が実現されるからである。たとえば、ｒ１とｒ２の組み合わせが、それぞれ低低、低高、高低、高高の組み合わせを、それぞれＲ１、Ｒ２、Ｒ３、Ｒ４に対応させよう。このような素子では、たとえばＲ１の状態で、並列状態の素子に電流（Ｉ＋Ａ）を流し、素子ｒ１を高い抵抗にしてＲ３の状態に書き込む場合、その電流によって素子ｒ２の抵抗状態が変化してはならない。しかし、実際には両素子は並列接続なので、抵抗比に応じて素子ｒ１に流れる電流は変化してしまう。他の書き込み情報の場合にも同様であり、所要電流も並列接続の分だけ増大することになる。【０００８】
特許文献２においては、磁化の向きが固定された強磁性固定層と非磁性の分離層であるトンネル絶縁膜上に、複数個の膜厚が異なる自由層を配置することで図１Ａを構成している。膜厚の違いにより各素子の抵抗は変化するが、上記の問題は本質的に解決されない。また、製造方法としては、自由層の形成とその加工を複数回繰り返すことが必要であり、加工によるダメージや微細な形状を形成することが困難、かつ、製造が複雑となる問題を有している。【０００９】
特許文献３においては、同一平面内に形状の異なる磁化反転素子を複数設けて図１Ａを構成している。しかし、磁化反転素子においては、一般的に平面形状の異方性を利用して磁化の向き易さを特徴付けているため、その形状は自由に設定できない。また、同じ膜構成の素子の場合、その素子抵抗はほぼその素子面積に反比例するため、各素子に流れる電流密度は一定となる。従って、並列接続素子間で書き換えのしきい電流密度が同じ場合、同時に書き変わってしまう問題が生じる。なお、本構成においても、上記の問題を本質的に解決するものではない。【００１０】
スピン注入磁化反転型素子を用いた多値磁気メモリにおいては、上述のような複雑なメモリ動作や高集積・低価格化上の諸問題点を解決する必要がある。
【課題を解決するための手段】
【００１１】
上記課題は、電気的に直列接続された磁気抵抗効果素子を２つ以上具備し、該直列接続素子に流す電流の向き、大きさ、その順序によって、該直列接続された素子の内の一つを選択し書き込みを行うことによって解決される。たとえば、同じ膜構成からなる各磁気抵抗効果素子の平面面積を互いに異ならしめることで、各々の磁化反転による抵抗変化量および磁化反転に必要なしきい電流値を互いに相違させることによって解決される。
【発明の効果】
【００１２】
本発明によって、製造が容易で、情報の書き換えが簡潔で、多値記録と読み出しが可能な磁気メモリが実現できる。
【図面の簡単な説明】
【００１３】
【図１Ａ】先行技術文献の磁気メモリの構成を説明する図である。
【図１Ｂ】先行技術文献の磁気メモリの多値動作を説明する図である。
【図２Ａ】本発明の磁気メモリの基本構成を説明する図である。
【図２Ｂ】本発明の磁気メモリの動作を説明する図である。
【図３Ａ】本発明の磁気メモリに用いられる磁気抵抗効果素子の例を示す図である。
【図３Ｂ】本発明の磁気メモリに用いられる磁気抵抗効果素子の例を示す図である。
【図４】本発明の磁気メモリの書き込みシーケンスを説明する図である。
【図５Ａ】本発明の磁気メモリセルの基本構成である。
【図５Ｂ】本発明の磁気メモリセルの俯瞰図である。
【図６Ａ】本発明の一実施例である磁気メモリのアレイ構成を示す要部平面図である。
【図６Ｂ】本発明の一実施例である磁気メモリのアレイ構成を示す要部平面図である。
【図６Ｃ】本発明の一実施例である磁気メモリのアレイ構成を示す要部平面図である。
【図７】図６のＡ−Ａ’線に沿った磁気メモリの要部断面図である。
【図８】本発明の一実施例である磁気メモリの要部回路図である。
【図９Ａ】図６〜８における磁気抵抗効果素子の変形例である。
【図９Ｂ】図６〜８における磁気抵抗効果素子の変形例である。
【図９Ｃ】図６〜８における磁気抵抗効果素子の変形例である。
【図１０】本発明の別の実施例である磁気メモリの要部断面図である。
【図１１】図１０のセル構成を基にした要部回路図である。
【発明を実施するための形態】
【００１４】
【実施例１】
【００１５】
図２Ａに本発明の磁気メモリの基本構成を、図２Ｂにその電流−抵抗特性を示す。磁気抵抗効果素子１および２は電気的に直列に接続されている。したがってこの特性は、以下に示すように、素子１と２の単独の電流−抵抗特性（図３Ａ、図３Ｂ）から求めることができる。【００１６】
各磁気抵抗効果素子１、２は、それぞれ磁化が固定された強磁性固定層１ａ、２ａ、非磁性のトンネル絶縁膜１ｂ、２ｂ、磁化が可変の自由層１ｃ、２ｃを有している。ここで、素子１と２において、各層を同じ材料と膜構成にする、必要なら同時に成膜すると、均質な膜厚や特性を確保できる。さらに、電流方向に垂直な面の形状、例えば縦横比を同じにすると、両者の平面面積Ｓ１、Ｓ２が異なっても、両者の形状異方性の効果を同じにすることが可能となる。このようにすると、磁化が平行状態での抵抗Ｒｐと反平行状態での抵抗Ｒａｐの抵抗比（ＴＭＲ比）、および、書き換えに必要なしきい電流密度が、素子１と２において一定となる。よって、素子１と２の正（＋）方向に電流を流した際に抵抗が変化するしきい電流値Ｉ＋１、Ｉ＋２、および、負（−）方向のしきい電流値Ｉ−１、Ｉ−２は、以下のように、素子面積に依存して下記の関係となる。【００１７】
Ｒａｐ１／Ｒｐ１  ＝  Ｒａｐ２／Ｒｐ２
Ｉ＋２  ＝  Ｉ＋１  ｘ  Ｓ２／Ｓ１
Ｉ−２  ＝  Ｉ−１  ｘ  Ｓ２／Ｓ１
また、素子抵抗は面積に反比例するので、
Ｒｐ２  ＝  Ｒｐ１  ｘ  Ｓ１／Ｓ２
と表すことができる。【００１８】
従って、素子面積Ｓ１、Ｓ２を異なる値に選ぶことで、各素子のしきい電流値Ｉ＋−１、Ｉ＋−２、および、抵抗変化量ΔＲ１（＝Ｒａｐ１−Ｒｐ１）、ΔＲ２（＝Ｒａｐ２−Ｒｐ２）を簡易に互いに異なる値に設定することができる。なお、図に示す素子特性において、横軸負方向は電子が固定層から自由層に流れる向きとなるので、固定層によりスピン分極された電子が自由層に注入され、磁化が平行状態となる。横軸正方向は逆に磁化が反平行状態となる方向であり、素子抵抗が高くなる方向である。【００１９】
図２Ｂに示すこれらの素子を直列接続した場合の抵抗対電流の関係は、まず、両磁気抵抗効果素子の自由層の磁化が平行状態の時、その抵抗値はＲｐ１＋Ｒｐ２であり、自由層から固定層の向きに電子を流すと（図２Ｂの横軸正方向）、最初に面積が小さく（Ｓ１）しきい電流（Ｉ＋１）が低い磁気抵抗効果素子１の磁化が反平行状態となり、抵抗はＲａｐ１＋Ｒｐ２（抵抗変化量ΔＲ１）となる。更に電流を増やしてゆき磁気抵抗効果素子２のしきい電流値Ｉ＋２に達すると、磁気抵抗効果素子２の磁化も反平行状態となり、抵抗はＲａｐ１＋Ｒａｐ２（抵抗変化量＋ΔＲ２）となる。更には、この両者が反平行の状態から逆方向（図２Ｂの横軸負方向）に電流を流すと、電流値Ｉ―１において磁気抵抗効果素子１の磁化が平行状態となり、抵抗はＲｐ１＋Ｒａｐ２（抵抗変化量−ΔＲ１）となる。さらに逆方向の電流をＩ―２まで増やすと、磁気抵抗効果素子２も平行状態となり、抵抗はＲｐ１＋Ｒｐ２（抵抗変化量−ΔＲ２）に戻る。【００２０】
以上で述べたように、２つの磁気抵抗効果素子を接続して図２Ｂの特性を構築するためには、素子に注入される電流によって２つの磁気抵抗効果素子が同時に書き換わってはならない。すなわち、各磁気抵抗効果素子のしきい電流が異なっていることが必要となる（Ｉ＋−１≠Ｉ＋−２）。加えて、読み出しにおいては接続された素子全体の抵抗により記憶情報を判別するため、どの素子が書き換わっているかわかるよう、それぞれの素子の書き換えによる抵抗変化量が異なっている必要がある（ΔＲ１≠ΔＲ２）。【００２１】
このような特性を用いれば、素子２個から成る１個のメモリセルに２ビットの情報を記憶でき、以下のように、書き込みならびに読み出し動作をさせることができる。本メモリセルにおける書き込みシーケンスの例を図４に示す。素子が平行状態の情報として“０”、反平行状態を“１”とし、直列接続素子が両方とも平行状態の場合を“００”、素子１、２のうち一方が反平行状態となった場合をそれぞれ“１０”、“０１”、両者が反平行状態となった場合を“１１”としている。一般的に、製造直後の状態は、磁場中アニールの工程において全素子の磁気状態が平行状態に均一化されており“００”となっているが、書き換え動作を経たり、熱的なゆらぎによって、各素子の状態は不定となる。この場合においても、“００”と“１１”は各々Ｉ−２、Ｉ＋２の電流を注入することにより、前状態に拘わらず情報を書き換えることができる。一方で、“０１”の場合は、最初にＩ＋２の電流を注入し“１１”を書き込んだ上で、逆方向のＩ−１の電流を注入する２段階のシーケンスが必要となる。読み出し動作の場合は、書き換え電流以下の少ない電流により抵抗値を読み取ることで達成できる。このように、素子構造が同じで面積の異なる２つの磁気抵抗効果素子を直列に接続することにより、素子間の抵抗変化量と書き換えしきい電流値を異ならしめ、直列接続素子の抵抗値が、Ｒｐ１＋Ｒｐ２＜Ｒｐ１＋Ｒａｐ２＜Ｒａｐ１＋Ｒｐ２＜Ｒａｐ１＋Ｒａｐ２となる４値のメモリ素子を簡易に実現できる。【００２２】
図５には、本発明の磁気メモリの基本メモリセル構成を示す。直列接続された磁気抵抗効果素子１および２の一方はビット線ＢＬに接続されており、もう一方はメモリセルの選択素子であるトランジスタＴｒを介して、ソース線ＳＬに接続される。メモリセルは、ビット線ＢＬあるいはソース線ＳＬ、およびトランジスタＴｒのゲート電極であるワード線ＷＬにバイアスを印加することにより選択され、直列接続の磁気抵抗効果素子に電流を注入する。【００２３】
以上、２つの磁気抵抗効果素子を用いて４値メモリの例を記載したが、Ｎ個（３つ以上）の磁気抵抗効果素子を用いることで２Ｎ値のメモリ素子を同様に達成できる。その場合においても、各抵抗変化量、しきい電流値はお互いに異なっていることが必要である。【００２４】
磁気抵抗効果素子は、一般的に、磁化が一方向に固定された固定層、トンネル絶縁層、磁化方向がスピン注入磁化反転により切りかえられる自由層からなる。トンネル障壁層の材料として、酸化アルミニウム、酸化マグネシウムなどが用いられるが、抵抗変化がより大きくなる酸化マグネシウムが望ましい。固定層、自由層となる強磁性層については、磁化方向が面内を向いている材料として例えば、Ｃｏ、Ｆｅ、Ｎｉ、およびこれらの合金や合金の積層膜が用いられる。特に酸化マグネシウムをトンネル障壁層に用いる場合には、ＣｏＦｅ合金に約２０％のＢを添加したＣｏＦｅＢを用いると、大きな抵抗変化を得ることができる。さらに抵抗変化を大きくするためには、電子スピンの分極率が大きいハーフメタル材料、たとえばホイスラー合金などを用いることが望ましい。磁化方向が面内を向いている磁気抵抗効果素子では、磁化の安定な磁化容易軸はトンネル磁気抵抗効果素子の自由層の長軸方向となるため、磁化の安定性を増すため、自由層の長軸の長さＬと短軸の長さＷの比Ｌ／Ｗを１．５から３程度にすることが望ましい。【００２５】
また固定層、自由層となる強磁性層としては、磁化方向が面直方向に向いている垂直磁化膜を用いることもできる。具体的には、ＣｏＰｔ、ＦｅＰｔ、ＣｏＰｄ、あるいはＦｅＰｄなどのＬ１０規則化合金膜、およびそれにＣｕ、Ｓｎ、Ｐｂ、ＳｂあるいはＢｉ等の比磁性金属が添加された膜、またはＣｏないしＦｅと、ＰｔないしＰｄを交互に積層した膜、Ｃｏを基元素とし、それにＣｒ、Ｐｔが添加された膜等を用いることができる。垂直磁化膜は結晶固有の磁気異方性エネルギーが大きいので、トンネル磁気抵抗化素子が微小な面積になっても、不揮発性を保つための熱安定性指数を保つことができる。４５ｎｍ世代以降の線幅に対して十分の不揮発性を保つためには、前記垂直磁化材料群の一軸磁気異方性エネルギーは、５ｘ１０６ｅｒｇ／ｃｍ３以上であることが望ましい。また、垂直磁化膜を用いる場合は、トンネル磁気抵抗効果素子の形状で磁気異方性を保証する必要がないため、トンネル磁気抵抗効果素子の形状を円形として、よりサイズの微細化を図ることができる。
【実施例２】
【００２６】
実際のメモリセルは、上記の磁気抵抗効果素子にトランジスタが接続されてメモリセルが構成され、選択されたメモリセル内の磁気抵抗効果素子に電流が流れる。図６〜７に、このようなメモリセルで構成されたメモリアレイの一部を示す。図６は、メモリアレイ構成の要部平面図である。図７は、図６のＡ−Ａ’線に沿った要部断面図、図８は対応する要部電気回路図である。尚、図６Ａ〜Ｃは、それぞれの層をわかりやすいように分解した平面図で、図７のＡ〜Ｃ部と主に対応している。図６、７とも、図を見やすくするために、絶縁膜など一部の部材を省略してある。【００２７】
本実施形態の磁気メモリは、半導体基板活性領域３上に形成されＭＯＳＦＥＴ（トランジスタ）と積層された面積の異なる複数の磁気抵抗効果素子からなるメモリセルによって構成される。メモリセルを構成するトランジスタは、ゲート絶縁膜５、ゲート電極を有し、ゲート電極は図６ＡのＹ方向に延在して複数のメモリセルで共有し、ワード線ＷＬを構成している。トランジスタのソースは、メモリセル面積縮小のためＸ方向に隣接するメモリセルと共有され、コンタクト孔７を介してソース線ＳＬに接続されている。ソース線ＳＬは、図６に示すように、Ｙ方向に延在して複数のメモリセル間で共有される。トランジスタのドレインは、コンタクト孔７、配線８および層間プラグ９を介して、下部電極１０に接続されている。下部電極１０上には、第１磁気抵抗効果素子１が配置され、その上端は第２の下部電極１１に接続されている。同様に、第２の下部電極１１上には、第２磁気抵抗効果素子２が配置され、その上端はビット線ＢＬに接続されている。ビット線ＢＬはＸ方向に延在して複数のメモリセル間で共有される。前記、第１磁気抵抗効果素子１、および、第２磁気抵抗効果素子２は、それぞれ強磁性層１ａ、２ａ、非磁性層１ｂ、２ｂ、強磁性層１ｃ、２ｃを有する。ここで、磁気抵抗効果素子１と２が同じ膜構成であり、かつ、互いに素子面積が異なるよう形成されていることが望ましい。このとき、成膜、製造が容易となり、信頼性を確保の上、書き換えしきい電流や素子抵抗を素子面積に依存して決めることが可能となる。また、図６〜８においては２つの磁気抵抗効果素子であって、第１磁気抵抗効果素子１より第２磁気抵抗効果素子２の面積が大きい例を記載しているが、磁気抵抗効果素子を３つ以上積層してもよく、順序に関係なく互いの面積が異なっていれさえすればよい。【００２８】
図８は上記メモリセルの動作を説明する図で、簡単のため８個のメモリセルのみを示している。磁気抵抗効果素子は、その２つの強磁性層における磁化が平行と反並行で抵抗が変化する可変抵抗として記載している。読み出し動作の場合、例えばＷＬ２に１Ｖ、ＢＬ１に０．２Ｖ印加してメモリセルＣｅｌｌ２１を選択し、直列に接続された磁気抵抗効果素子１と２の直列抵抗を判定する。このとき、他のＷＬ、ＢＬ、および、ＳＬは０Ｖを印加し、他のメモリセルは非選択となっている。一方、書き込み動作の場合、例えばＷＬ２に１Ｖ、ＢＬ１に１Ｖ、ＳＬ１に０Ｖ印加し、他のＷＬ、ＢＬ、および、ＳＬは０Ｖ、または、ＷＬ２に１Ｖ，ＢＬ１に０Ｖ、ＳＬ１に１Ｖ印加し、他のＷＬ、ＳＬは０Ｖ、他のＢＬは１Ｖ印加することでメモリセルＣｅｌｌ２１を選択し、直列に接続された磁気抵抗効果素子１と２に双方向に電流を流すことで磁化の向きを変化させる。
【実施例３】
【００２９】
実施例２においては、２つの磁気抵抗効果素子を各々形成するために、成膜、リソグラフィ、加工、保護絶縁膜形成、平坦化をそれぞれの上下素子に対して繰り返し行う必要があった。このため、製造工程が多く、それぞれの工程が十分均一に再現できないと素子特性のばらつきが問題となりうる。【００３０】
本実施の形態においては、１度に上下２つ分の素子の膜を成膜し、１回のリソグラフィにて上方の素子のみを加工する。下方の素子は、上方の素子とその周辺に形成した保護膜をパターンとして加工することで、リソグラフィなしで上方素子の形状を比例倍した面積で形成することを特徴とする。【００３１】
図９Ａは、本発明の実施の形態３である磁気抵抗効果素子の要部断面図である。下層の磁気抵抗効果素子２を、上層の磁気抵抗効果素子１およびサイドウォール１３をマスクとして形成することにより、製造工程を簡略し、および、２つの磁気抵抗効果素子の形状が比例倍となるので、特性を高精度に設定できる。トランジスタ、配線、および、電気回路図、メモリセル動作は、実施例２と同じである。本実施の形態の磁気メモリは、実施例２同様、トランジスタのドレインから、コンタクト孔７、配線８および層間プラグ９を介した下部電極１０上に、磁気抵抗効果素子２、中間部の導体層１２、磁気効果素子１が積層されており、磁気抵抗効果素子１の上端はビット線ＢＬに接続している。前記、第１磁気抵抗効果素子１、および、第２磁気抵抗効果素子２は、強磁性層１ａ、２ａ、非磁性層１ｂ、２ｂ、強磁性層１ｃ、２ｃを有し、磁気効果素子１のサイドウォール１３によって、下層の磁気抵抗効果素子２は上層の磁気抵抗効果素子１の形状に比例して、かつ、より面積が大きく形成されている。ここで、図９においては２つの磁気抵抗効果素子を積層した例を記載しているが、磁気抵抗効果素子を３つ以上積層してもよく、互いの面積が異なっていれさえすればよい。また、実施例２同様、磁気抵抗効果素子１と２が同じ膜構成が望ましい。このとき、信頼性を確保の上、書き換えしきい電流や素子抵抗を高精度に制御された素子面積に依存して決めることが可能となる。【００３２】
次に、上記のように構成された磁気メモリの製造方法の一例を説明する。前記実施例２と同様に、トランジスタ、配線層、下部電極１０が形成された後、下部電極１０上に磁気抵抗効果素子１、中間部導体層１２、磁気抵抗効果素子２を成膜する。例えば、スパッタ法を用いて真空一貫で成膜することにより、不純物や加工などのダメージを受けることなく、良質で均一な膜を形成できる。【００３３】
続いて、リソグラフィ（フォトレジスト１４）とイオンビームエッチングあるいはプラズマエッチング技術により前記磁気抵抗効果素子１をパターニングする（図９Ｂ）。次に、例えばスパッタ法あるいはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、酸化シリコン膜あるいは窒化シリコン膜などを堆積し、エッチバックすることで、磁気抵抗効果素子１の周囲にサイドウォール１３を形成する（図９Ｃ）。さらには、前記磁気抵抗効果素子１および前記サイドウォール１３をマスクとして、中間部導体層１２および磁気抵抗効果素子２をパターニングすることで、図９に示す積層した磁気抵抗効果素子が形成される。以上のようにして、磁気抵抗効果素子１と磁気抵抗効果素子２の相対位置と面積比を高精度に制御でき、かつ、磁気抵抗効果素子２をパターニングするためのリソグラフィなどを省略することが可能となる。
【実施例４】
【００３４】
実施例２および３においてはトランジスタの片端に複数の磁気抵抗効果素子を直列に設けていたが、この構成ではトランジスタから磁気抵抗効果素子の方向に電流を流す場合、磁気抵抗効果素子の抵抗がソース抵抗となり、実効的なゲート電圧が低下しトランジスタの駆動能力が低下するソースフォロワとなる。【００３５】
図１０ならびに図１１は、このような問題を解決する他の実施例である。それぞれには、そのメモリセルの要部断面図ならびにメモリアレイの要部電気回路図が示されている。本実施の形態の磁気メモリは、トランジスタの片端から、コンタクト孔７、配線８および層間プラグ９を介した下部電極１０上に磁気抵抗効果素子１が形成されており、磁気抵抗効果素子１の上端はビット線ＢＬ１と接続している。トランジスタのもう一端からは、コンタクト孔７、配線８および層間プラグ９を介し、磁気抵抗効果素子２の上端に接続されている。磁気抵抗効果素子２は下部電極１０上に形成されており、層間プラグ９を介してソース線ＳＬ１に接続している。前記実施例２〜３とは、トランジスタの両端に磁気抵抗効果素子を設けている点で相違する。本構成により、ソースフォロワとなる場合のソース抵抗を減少させ、トランジスタの双方向の電流を確保することが可能となる。更には、磁気抵抗効果素子１および２は、図１０に示すように、同一のレイヤに強磁性層１ａ、２ａ、非磁性層１ｂ、２ｂ、強磁性層１ｃ、２ｃを有し、各々が同じ膜構成であり、かつ、素子面積が異なるよう形成されていることが望ましい。ここで、磁気抵抗効果素子１は強磁性層１ａが、磁気抵抗効果素子２は強磁性層２ｃがトランジスタ側に接続されている。本構成により、同一レイヤにおいて、一度の磁気抵抗効果素子の成膜と一度のリソグラフィにより、磁気抵抗効果素子１と磁気抵抗効果素子２の形成が可能となり、製造工程の簡略化が実現できる。【００３６】
トランジスタ、配線、および、電気回路図、メモリセル動作は、実施例２と同じであり、実施例２に記載の内容は特段の事情がない限り、本実施例にも適用できる。【００３７】
以上の実施例１〜４においては、２つ以上の互いに面積の異なる磁気抵抗効果素子を用いて多値化を実現する例を記載したが、メモリセルの集積度は大きい方の磁気抵抗効果素子面積、あるいは、トランジスタの面積で決まる場合がある。磁気抵抗効果素子の書き換えに必要な電流値が高く、トランジスタ面積の方が十分大きい場合は、本構成でも問題ないが、トランジスタ面積が十分小さい場合、高集積化のためには、以下のような方法が望まれる。多値化のための必要条件は、図２に示すように、各素子の抵抗変化量ΔＲ１、ΔＲ２、しきい電流値Ｉ＋１とＩ＋２、および、Ｉ−１とＩ−２各々が異なってさえすればよい。したがって、同じ素子面積のもとでも、例えば磁気抵抗効果素子毎にトンネル絶縁膜などの素子膜厚を変えて素子抵抗、および、ＴＭＲ比を変える、あるいは、長方形素子の縦横比や楕円形素子などのように素子形状を変え、形状異方性の効果によりしきい電流を変える、さらには、材料や膜構成、から素子毎に最適化する、垂直磁化膜を用いるなどの手法によっても本発明の多値化は実現できる。
【符号の説明】
【００３８】
１：磁気抵抗効果素子、１ａ：強磁性層、１ｂ：非磁性層、１ｃ：強磁性層、２：磁気抵抗効果素子、２ａ：強磁性層、２ｂ：非磁性層、２ｃ：強磁性層、３：半導体基板活性領域、４：素子分離絶縁領域、５：ゲート絶縁膜、６：ゲートサイドウォール、７：コンタクト孔、８：配線、９：層間プラグ、１０：下部電極、１１：下部電極、１２：導体層、１３：サイドウォール、１４：フォトレジスト、ＳＬ：ソース線、ＷＬ：ワード線、ＢＬ：ビット線、Ｔｒ：トランジスタ、Ｃｅｌｌ：メモリセル。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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【国際調査報告】
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