(57)【要約】  センスアンプ(SA11)は、第１のメインビット線(MBL11)と第２のメインビット線(RBL11)との電圧差に応じた読み出しデータを出力する。電圧供給切替部(101)は、第２のメモリセル(RC11)の閾値電圧に応じた電流が発生する第２のメインビット線(RBL11)に対応する第１のメインビット線(MBL11)に基準電圧(VREF)を供給する。抵抗切替部(102)は、第２のメモリセル(RC11)の閾値電圧に応じた電流が発生する第２のメインビット線(RBL11)と接地ノードとの間を所定の抵抗値で導通させる。
2011033701.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの第１のメモリセルに対応した複数の第１のメインビット線と、
少なくとも１つの第２のメモリセルに対応した複数の第２のメインビット線と、
前記複数の第１のメインビット線のいずれか１つの電圧と前記複数の第２のメインビット線のいずれか１つの電圧の差に応じた読み出しデータを出力する少なくとも１つのセンスアンプと、
前記複数の第１のメインビット線のうち前記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に所定の基準電圧を供給する電圧供給切替部と、
前記複数の第２のメインビット線のうち前記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と接地ノードとの間を所定の抵抗値で導通させる抵抗切替部とを備える
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記抵抗切替部は、
前記接地ノードに一端が接続された少なくとも１つの抵抗素子と、
前記少なくとも１つの抵抗素子の他端と前記複数の第２のメインビット線との間に接続された少なくとも１つのスイッチとを含む
ことを特徴とする半導体記憶装置。
【請求項３】
請求項２において、
前記少なくとも１つの抵抗素子は、ＭＯＳトランジスタ，ポリシリコン抵抗，およびウェル抵抗のうち少なくとも１つによって構成されている
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１において、
前記抵抗切替部は、前記接地ノードと前記複数の第２のメインビット線との間に接続された少なくとも１つの抵抗トランジスタを含み、
前記少なくとも１つの抵抗トランジスタは、当該抵抗トランジスタのゲート電圧に応じて、所定の抵抗値で電流を通過させる導通状態と電流を通過させない非導通状態とを切り替えられる
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１において、
前記抵抗切替部の抵抗値は、可変値である
ことを特徴とする半導体記憶装置。
【請求項６】
請求項１において、
前記抵抗切替部は、前記複数の第２のメインビット線のうち２以上の第２のメインビット線の各々と前記接地ノードとの間を共通の抵抗値で導通させる
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１において、
前記抵抗切替部は、前記複数の第２のメインビット線のうち２以上の第２のメインビット線と前記接地ノードとの間を第２のメインビット線毎に当該第２のメインビット線に応じた抵抗値で個別に導通させる
ことを特徴とする半導体記憶装置。
【請求項８】
請求項１において、
前記基準電圧は、可変電圧である
ことを特徴とする半導体記憶装置。
【請求項９】
請求項１において、
前記電圧供給切替部は、前記基準電圧の電圧値を調整する電圧調整部を含む
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項９において、
前記電圧調整部は、抵抗分割回路によって構成される
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項９において、
前記電圧調整部は、レギュレータ回路によって構成される
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１において、
前記基準電圧は、当該半導体記憶装置の内部に設けられた電圧源から供給された電圧である
ことを特徴とする半導体記憶装置。
【請求項１３】
請求項１において、
前記基準電圧は、当該半導体記憶装置の外部から供給された電圧である
ことを特徴とする半導体記憶装置。
【請求項１４】
請求項１において、
前記複数のセンスアンプを制御するための制御信号を出力する遅延回路をさらに備える
ことを特徴とする半導体記憶装置。
【請求項１５】
請求項１４において、
前記遅延回路は、１段のインバータまたは縦続接続された複数のインバータによって構成されたインバータ遅延回路である
ことを特徴とする半導体記憶装置。
【請求項１６】
請求項１４において、
前記遅延回路は、コントローラによって構成される
ことを特徴とする半導体記憶装置。
【請求項１７】
請求項１において、
前記複数の第１のメインビット線の各々には、読み出し動作のときに、前記第１のメモリセルの閾値電圧に応じた電流が発生し、
前記複数の第２のメインビット線の各々には、前記読み出し動作のときおよび当該第２のメインビット線に対応する前記第２のメモリセルの閾値電圧調整のときに、当該第２のメモリセルの閾値電圧に応じた電流が発生し、
前記電圧供給切替部は、前記第２のメモリセルの閾値電圧調整のときに、前記複数の第１のメインビット線のうち当該第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に前記所定の基準電圧を供給し、
前記抵抗切替部は、前記第２のメモリセルの閾値電圧調整のときに、前記複数の第２のメインビット線のうち当該第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と前記接地ノードとの間を前記所定の抵抗値で導通させる
ことを特徴とする半導体記憶装置。
【請求項１８】
少なくとも１つの第１のメモリセルに対応した複数の第１のメインビット線と、少なくとも１つの第２のメモリセルに対応した複数の第２のメインビット線と、前記複数の第１のメインビット線のいずれか１つの電圧と前記複数の第２のメインビット線のいずれか１つの電圧の差に応じた読み出しデータを出力する少なくとも１つのセンスアンプとを含む半導体記憶装置と、
前記複数の第１のメインビット線のうち前記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に所定の基準電圧を供給する電圧供給切替部と、
前記複数の第２のメインビット線のうち前記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と接地ノードとの間を所定の抵抗値で導通させる抵抗切替部とを備える
ことを特徴とする半導体集積回路。
【請求項１９】
請求項１８において、
前記複数のセンスアンプを制御するための制御信号を出力する遅延回路をさらに備える
ことを特徴とする半導体集積回路。
【請求項２０】
請求項１８において、
前記複数の第１のメインビット線の各々には、読み出し動作のときに、前記第１のメモリセルの閾値電圧に応じた電流が発生し、
前記複数の第２のメインビット線の各々には、前記読み出し動作のときおよび当該第２のメインビット線に対応する前記第２のメモリセルの閾値電圧調整のときに、当該第２のメモリセルの閾値電圧に応じた電流が発生し、
前記電圧供給切替部は、前記第２のメモリセルの閾値電圧調整のときに、前記複数の第１のメインビット線のうち当該第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に前記所定の基準電圧を供給し、
前記抵抗切替部は、前記第２のメモリセルの閾値電圧調整のときに、前記複数の第２のメインビット線のうち当該第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と前記接地ノードとの間を前記所定の抵抗値で導通させる
ことを特徴とする半導体集積回路。
【請求項２１】
少なくとも１つの第１のメモリセルに対応した複数の第１のメインビット線と、少なくとも１つの第２のメモリセルに対応した複数の第２のメインビット線と、前記第１のメインビット線のいずれか１つの電圧と前記第２のメインビット線のいずれか１つの電圧の差に応じた読み出しデータを出力する少なくとも１つのセンスアンプとを含む半導体記憶装置と、
前記複数の第１のメインビット線のうち前記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に所定の基準電圧を供給する電圧供給切替部と、
前記複数の第２のメインビット線のうち前記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と接地ノードとの間を所定の抵抗値で導通させる抵抗切替部とを備える
ことを特徴とする電子機器。
【請求項２２】
請求項２１において、
前記複数のセンスアンプを制御するための制御信号を出力する遅延回路をさらに備える
ことを特徴とする電子機器。
【請求項２３】
請求項２１において、
前記複数の第１のメインビット線の各々には、読み出し動作のときに、前記第１のメモリセルの閾値電圧に応じた電流が発生し、
前記複数の第２のメインビット線の各々には、前記読み出し動作のときおよび当該第２のメインビット線に対応する前記第２のメモリセルの閾値電圧調整のときに、当該第２のメモリセルの閾値電圧に応じた電流が発生し、
前記電圧供給切替部は、前記第２のメモリセルの閾値電圧調整のときに、前記複数の第１のメインビット線のうち当該第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に前記所定の基準電圧を供給し、
前記抵抗切替部は、前記第２のメモリセルの閾値電圧調整のときに、前記複数の第２のメインビット線のうち当該第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と前記接地ノードとの間を前記所定の抵抗値で導通させる
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、さらに詳しくは、半導体記憶装置に含まれるリファレンスセルの閾値電圧を調整する技術に関する。
【背景技術】
【０００２】
図１４は、一般的な半導体記憶装置の構成例を示す。この半導体記憶装置において、メモリセルＭＣ９１１，ＭＣ９２１は、ワード線ＷＬ９１に接続され、メモリセルＭＣ９１２，ＭＣ９２２は、ワード線ＷＬ９２に接続される。また、メモリセルＭＣ９１１，ＭＣ９１２は、サブビット線ＳＢＬ９１に接続され、メモリセルＭＣ９２１，ＭＣ９２２は、サブビット線ＳＢＬ９２に接続される。電圧源ＶＭＳ９は、メモリセルＭＣ９１１，ＭＣ９１２，…，ＭＣ９２２のうち読み出し対象のメモリセルに読み出し電圧を印加する。【０００３】
メインビット線ＭＢＬ９１，ＭＢＬ９２は、サブビット線ＳＢＬ９１，ＳＢＬ９２にそれぞれ対応する。デコーダＤＥＣ９は、サブビット線ＳＢＬ９１，ＳＢＬ９２のうち読み出し対象のメモリセルに接続されたサブビット線をそのサブビット線に対応するメインビット線に接続する。リファレンスビット線ＲＢＬ９１，ＲＢＬ９２は、メインビット線ＭＢＬ９１，ＭＢＬ９２にそれぞれ対応する。リファレンスセルＲＣ９１は、メモリセルＭＣ９１１，ＭＣ９１２に対応し、リファレンスセルＲＣ９２は、メモリセルＭＣ９２１，ＭＣ９２２に対応する。リファレンスセルＲＣ９１，ＲＣ９２は、リファレンスワード線ＲＷＬ９１に接続されるとともに、スイッチＲＳＬ９１，ＲＳＬ９２を介してリファレンスビット線ＲＢＬ９１，ＲＢＬ９２にそれぞれ接続される。電圧源ＶＲＳ９は、リファレンスセルＲＣ９１，ＲＣ９２のうち読み出し対象のメモリセルに対応するリファレンスセルに読み出し電圧を印加する。センスアンプＳＡ９１は、メインビット線ＭＢＬ９１およびリファレンスビット線ＲＢＬ９１に接続され、センスアンプＳＡ９２は、メインビット線ＭＢＬ９２およびリファレンスビット線ＲＢＬ９２に接続される。【０００４】
図１５は、図１４に示したセンスアンプＳＡ９１の構成例を示す。センスアンプＳＡ９１において、レベルシフタＬＳ９は、メモリビット線ＭＢＬ９１の電圧およびリファレンスビット線ＲＢＬ９１の電圧を差動増幅回路ＣＯＭ９の動作範囲内の電圧に変換する。差動増幅回路ＣＯＭ９は、レベルシフタＬＳ９からの電圧対を増幅して出力電圧Ｏ９１，Ｏ９２として出力する。ラッチ回路ＬＡＴ９は、出力電圧Ｏ９１，Ｏ９２の電圧レベルを論理レベル（０データおよび１データのいずれであるのかを判定可能な電圧レベル）に変換する。【０００５】
メモリセルＭＣ９１１の読み出しを行う場合、電圧源ＶＭＳ９は、メモリセルＭＣ９１１に読み出し電圧（例えば、１Ｖ程度の電圧）を印加する。デコーダＤＥＣ９は、サブビット線ＳＢＬ９１とメインビット線ＭＢＬ９１とを接続する。ワード線ＷＬ９１には、駆動電圧（例えば、４Ｖ程度の電圧）が印加される。また、電圧源ＶＲＳ９は、リファレンスセルＲＣ９１に読み出し電圧（例えば、１Ｖ程度の電圧）を印加し、スイッチＲＳＬ９１が導通状態に設定され、リファレンスワード線ＲＷＬ９１には、駆動電圧（例えば、４Ｖ程度の電圧）が印加される。【０００６】
メインビット線ＭＢＬ９１に発生する電流（読み出し対象のメモリセルＭＣ９１１に発生する電流）によって、メインビット線ＭＢＬ９１のビット線寄生容量（ＣＢＬ）が充電される。そのため、図１６の上図のように、メインビット線ＭＢＬ９１の電圧（ＶｉｎＭ）は、時間経過に伴って徐々に上昇する。リファレンスビット線ＲＢＬ９１の電圧（ＶｉｎＲ）についても同様である。また、メインビット線ＭＢＬ９１の電圧（ＶｉｎＭ）の時間経過に伴う上昇量は、メモリセルＭＣ９１１（または、ＭＣ９１２）の閾値電圧の大きさにより変化する。【０００７】
センスアンプＳＡ９１のラッチ回路ＬＡＴ９のラッチ開始タイミングにおいて、メインビット線ＭＢＬ９１の電圧（ＶｉｎＭ）がリファレンスビット線ＲＢＬ９１の電圧（ＶｉｎＲ）よりも高い場合、ラッチ回路ＬＡＴ９は、出力電圧Ｏ９１の電圧レベルを１データレベルに設定する（図１６の下図の実線を参照）。一方、メインビット線ＭＢＬ９１の電圧（ＶｉｎＭ）がリファレンスビット線ＲＢＬ９１の電圧（ＶｉｎＲ）よりも低い場合、ラッチ回路ＬＡＴ９は、出力電圧Ｏ９１の電圧レベルを０データレベルに設定する（図１６の下図の破線を参照）。なお、電圧波形Ｖｏ９１は、出力電圧Ｏ９１の波形に相当し、電圧波形Ｖｏ９２は、出力電圧Ｏ９２の波形に相当する。【０００８】
上述のように、センスアンプに入力されるリファレンスセルの電流値（リファレンスビット線の電圧値）とメモリセルの電流値（メインビット線の電圧値）との大小関係に応じて、出力電圧Ｏ９１の電圧レベルが１データレベルであるのか０データレベルであるのかを確定する。また、メモリセルＭＣ９１１，ＭＣ９１２，…，ＭＣ９２２の各々では、メモリセルの閾値電圧によってそのメモリセルに格納されたデータが１データであるのか０データであるのかを定義している。メモリセルの閾値電圧の変化に応じた電流値の変化（０データ格納時の電流値と１データ格納時の電流値の差）は微小であるため、リファレンスセルＲＣ９１，ＲＣ９２の電流値がこのメモリセルの電流値の変化幅の中央値（０データ格納時の電流値と１データ格納時の電流値との間の中央値）に一致するように、リファレンスセルＲＣ９１，ＲＣ９２の閾値電圧を正確に設定しなければならない。【０００９】
リファレンスセルＲＣ９１，ＲＣ９２としてＣＭＯＳトランジスタを用いた場合、製造上の特性ばらつきにより歩留まりが低下してしまう。また、この特性ばらつきの許容範囲を広げるための高度な回路設計が施した場合には、チップ面積が増加してしまう。これに対し、リファレンスセルＲＣ９１，ＲＣ９２として不揮発性メモリ素子を用いた場合、検査時においてリファレンスセルの閾値電圧を調整することによって、リファレンスセルの製造上の特性ばらつきを抑制できるので、前述のような歩留まり低下やチップ面積の増加は発生しにくい。さらに、センスアンプなど読み出し系回路の特性ばらつきも、不揮発性メモリ素子を用いたリファレンスセルによって調整が可能であるため、動作マージンの増加やスペックの向上が望める。【００１０】
一般的に、リファレンスセルの閾値電圧の初期設定は、次のように行われる。まず、リファレンスセルの電流値を測定する。次に、リファレンスセルの電流値が所望の電流値に達していない場合には、リファレンスセルにバイアス電圧を印加してリファレンスセルの閾値電圧を変化させる。リファレンスセルの電流値が所望の電流値に達するまでこのような処理を繰り返す。このようにして、リファレンスセルの閾値電圧が調整される。【００１１】
近年、リファレンスセルの閾値電圧の調整方法として様々な手法が提案されているが、製造コストを考慮すると、より高速な調整が求められる。また、面積増加を抑制するために、通常の読み出し動作に利用されるセンスアンプを用いてリファレンスセルの電流値が所望の電流値に一致しているのかを比較判定することによって、高速な調整が行われている。例えば、特許文献１，２には、リファレンスビット線に接続されたリファレンスセルとは異なる別のリファレンスセルを用いることにより高速な調整を実現する技術が開示されている。また、特許文献３，４には、チップ内部に電流源を持たせることにより外部端子（リファレンスセルを調整する際に電流値をモニタするために必要な外部端子）を削除する技術が開示されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００４−３９０７５号公報
【特許文献２】特開２００６−２９４１３５号公報
【特許文献３】特許第３２３７６１０号
【特許文献４】特開平７−１５３２８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１，２の技術では、別のリファレンスセルを設けなければならないので、面積削減が困難であった。特に、特許文献１の技術では、別のリファレンスセルの閾値電圧も調整しなければならないので、調整時間を削減することが困難であった。また、特許文献３の技術では、リファレンスセル毎に電流源を設ける必要があるため、チップ面積が増大してしまう。さらに、特許文献４の技術では、通常の読み出し動作において定常電流を流して比較判定する構成であるため、高速な読み出しには適しておらず、動作電流も大きくなってしまう。また、特許文献１の別のリファレンスセルを、単純に電圧線に置き換えてリファレンスセルを調整する方法が考えられるが、高精度な閾値電圧の調整ができない可能性がある。【００１４】
そこで、この発明は、半導体記憶装置においてリファレンスセルの閾値電圧の調整精度を向上させることが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【００１５】
この発明の１つの局面に従うと、半導体記憶装置は、少なくとも１つの第１のメモリセルに対応した複数の第１のメインビット線と、少なくとも１つの第２のメモリセルに対応した複数の第２のメインビット線と、上記複数の第１のメインビット線のいずれか１つの電圧と上記複数の第２のメインビット線のいずれか１つの電圧の差に応じた読み出しデータを出力する少なくとも１つのセンスアンプと、上記複数の第１のメインビット線のうち上記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に所定の基準電圧を供給する電圧供給切替部と、上記複数の第２のメインビット線のうち上記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と接地ノードとの間を所定の抵抗値で導通させる抵抗切替部とを備える。【００１６】
上記半導体記憶装置では、第２のメモリセル（例えば、リファレンスセル）に応じた定常電流を電圧に変換することができるため、電源電圧の変動などのノイズによって第２のメインビット線（例えば、リファレンスビット線）の電圧が変動することを抑制できる。そのため、センスアンプは、第１および第２のメインビット線の電圧差を正確に検出できるので、第２のメモリセルの閾値電圧を正確に調整できる。【００１７】
この発明の別の局面に従うと、半導体集積回路は、少なくとも１つの第１のメモリセルに対応した複数の第１のメインビット線と、少なくとも１つの第２のメモリセルに対応した複数の第２のメインビット線と、上記複数の第１のメインビット線のいずれか１つの電圧と上記複数の第２のメインビット線のいずれか１つの電圧の差に応じた読み出しデータを出力する少なくとも１つのセンスアンプとを含む半導体記憶装置と、上記複数の第１のメインビット線のうち上記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に所定の基準電圧を供給する電圧供給切替部と、上記複数の第２のメインビット線のうち上記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と接地ノードとの間を所定の抵抗値で導通させる抵抗切替部とを備える。【００１８】
上記半導体集積回路では、第２のメモリセルに応じた定常電流を電圧に変換することができるため、電源電圧の変動などのノイズによって第２のメインビット線の電圧が変動することを抑制できる。そのため、センスアンプは、第１および第２のメインビット線の電圧差を正確に検出できるので、第２のメモリセルの閾値電圧を正確に調整できる。【００１９】
この発明のさらに別の局面に従うと、電子機器は、少なくとも１つの第１のメモリセルに対応した複数の第１のメインビット線と、少なくとも１つの第２のメモリセルに対応した複数の第２のメインビット線と、上記複数の第１のメインビット線のいずれか１つの電圧と上記複数の第２のメインビット線のいずれか１つの電圧の差に応じた読み出しデータを出力する少なくとも１つのセンスアンプとを含む半導体記憶装置と、上記複数の第１のメインビット線のうち上記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に所定の基準電圧を供給する電圧供給切替部と、上記複数の第２のメインビット線のうち上記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と接地ノードとの間を所定の抵抗値で導通させる抵抗切替部とを備える。【００２０】
上記電子機器では、第２のメモリセルに応じた定常電流を電圧に変換することができるため、電源電圧の変動などのノイズによって第２のメインビット線の電圧が変動することを抑制できる。そのため、センスアンプは、第１および第２のメインビット線の電圧差を正確に検出できるので、第２のメモリセルの閾値電圧を正確に調整できる。
【発明の効果】
【００２１】
以上のように、第２のメモリセルの閾値電圧を正確に調整できる。
【図面の簡単な説明】
【００２２】
【図１】実施形態１の半導体記憶装置の構成例を示す図。
【図２】図１に示したセンスアンプの構成例を示す図。
【図３】図１に示したリファレンスセルの閾値電圧を調整する場合の接続関係について説明するための図。
【図４】リファレンスセルの閾値電圧調整のときのメインビット線の電圧とリファレンスビット線の電圧との関係を説明するための図。
【図５】図１に示した抵抗切替部の変形例１について説明するための図。
【図６】図１に示した抵抗切替部の変形例２について説明するための図。
【図７】図１に示した抵抗切替部の変形例３について説明するための図。
【図８】図１に示した電圧供給切替部の変形例について説明するための図。
【図９】図８に示した電圧調整部の構成例を示す図。
【図１０】図８に示した電圧調整部の別の構成例を示す図。
【図１１】図１に示した半導体記憶装置の変形例について説明するための図。
【図１２】実施形態２による半導体記憶装置の構成例を示す図。
【図１３】実施形態３による半導体集積回路の構成例を示す図。
【図１４】従来の半導体記憶装置の構成について説明するための図。
【図１５】図１４に示したセンスアンプの構成について説明するための図。
【図１６】図１５に示したセンサアンプの動作について説明するための図。
【発明を実施するための形態】
【００２３】
以下、各実施形態について図面を参照しながら説明する。なお、以下の各実施形態は、あくまで一例であり、必ずしもこの形態に限定されるものではない。
【００２４】
（実施形態１）
図１は、実施形態１による半導体記憶装置の構成例を示す。この半導体記憶装置は、メモリセルＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２と、ワード線ＷＬ１，ＷＬ２と、サブビット線ＳＢＬ１１，ＳＢＬ１２と、電圧源ＶＭＳと、デコーダＤＥＣと、メインビット線ＭＢＬ１１，ＭＢＬ１２と、リファレンスセルＲＣ１１，ＲＣ１２と、リファレンスワード線ＲＷＬ１と、電圧源ＶＲＳと、スイッチＲＳＬ１１，ＲＳＬ１２と、リファレンスビット線ＲＢＬ１１，ＲＢＬ１２と、センスアンプＳＡ１１，ＳＡ１２と、電圧源１００と、電圧供給切替部１０１と、抵抗切替部１０２とを備える。
【００２５】
メモリセルＭＣ１１，ＭＣ１２，…，ＭＣ２２は、例えば、ＭＯＮＯＳ型不揮発性メモリ素子やフローティングゲート型不揮発性メモリ素子によって構成される。メモリセルＭＣ１１，ＭＣ２１は、ワード線ＷＬ１に接続され、メモリセルＭＣ１２，ＭＣ２２は、ワード線ＷＬ２に接続される。また、メモリセルＭＣ１１，ＭＣ１２は、サブビット線ＳＢＬ１１に接続され、メモリセルＭＣ２１，ＭＣ２２は、サブビット線ＳＢＬ１２に接続される。電圧源ＶＭＳは、メモリセルＭＣ１１，ＭＣ１２，…，ＭＣ２２のうち読み出し対象のメモリセルに読み出し電圧を印加する。
【００２６】
メインビット線ＭＢＬ１１，ＭＢＬ１２は、サブビット線ＳＢＬ１１，ＳＢＬ１２にそれぞれ対応する。デコーダＤＥＣは、サブビット線ＳＢＬ１１，ＳＢＬ１２のうち読み出し対象のメモリセルに接続されたサブビット線をそのサブビット線に対応するメインビット線に接続する。リファレンスビット線ＲＢＬ１１，ＲＢＬ１２は、メインビット線ＭＢＬ１１，ＭＢＬ１２にそれぞれ対応する。リファレンスセルＲＣ１１，ＲＣ１２は、例えば、ＭＯＮＯＳ型不揮発性メモリ素子やフローティングゲート型不揮発性メモリ素子によって構成される。リファレンスセルＲＣ１１，ＲＣ１２は、リファレンスワード線ＲＷＬ１に接続されるとともに、スイッチＲＳＬ１１，ＲＳＬ１２を介して、リファレンスビット線ＲＢＬ１１，ＲＢＬ１２にそれぞれ接続される。電圧源ＶＲＳは、リファレンスセルＲＣ１１，ＲＣ１２のうち読み出し対象のメモリセルに対応するリファレンスセルに読み出し電圧を印加する。
【００２７】
センスアンプＳＡ１１は、メインビット線ＭＢＬ１１の電圧とリファレンスビット線ＲＢＬ１１の電圧との差に応じて読み出しデータを出力し、センスアンプＳＡ１２は、メインビット線ＭＢＬ１２の電圧とリファレンスビット線ＲＢＬ１２の電圧との差に応じて読み出しデータを出力する。
【００２８】
図２は、図１に示したセンスアンプＳＡ１１の構成例を示す。センスアンプＳＡ１１は、レベルシフタＬＳと、差動増幅回路ＣＯＭと、ラッチ回路ＬＡＴとを含む。レベルシフタＬＳは、メモリビット線ＭＢＬ１１の電圧およびリファレンスビット線ＲＢＬ１１の電圧を差動増幅回路ＣＯＭの動作範囲内の電圧に変換する。差動増幅回路ＣＯＭは、レベルシフタＬＳからの電圧対を増幅して出力電圧Ｏ１，Ｏ２として出力する。ラッチ回路ＬＡＴは、出力電圧Ｏ１，Ｏ２の電圧レベルを論理レベル（０データおよび１データのいずれであるのかを判定可能な電圧レベル）に変換する。なお、センスアンプＳＡ１２は、センスアンプＳＡ１１と同様の構成を有する。
【００２９】
〔読み出し動作〕
ここで、図１に示した半導体記憶装置の読み出し動作について説明する。ここでは、メモリセルＭＣ１１に格納された記憶データを読み出すものとする。
【００３０】
まず、読み出し対象のメモリセルＭＣ１１に対応するワード線ＷＬ１に駆動電圧（例えば、４Ｖ程度の電圧）が印加され、電圧源ＶＭＳは、メモリセルＭＣ１１に読み出し電圧（例えば、１Ｖ程度の電圧）を印加する。デコーダＤＥＣは、メモリセルＭＣ１１に対応するサブビット線ＳＢＬ１１をメインビット線ＭＢＬ１１に接続する。これにより、メインビット線ＭＢＬ１１には、メモリセルＭＣ１１の閾値電圧に応じた電流が発生する。
【００３１】
次に、リファレンスワード線ＲＷＬ１に駆動電圧（例えば、４Ｖ程度の電圧）が印加され、電圧源ＶＲＳは、読み出し対象のメモリセルＭＣ１に対応するリファレンスセルＲＣ１１に読み出し電圧（例えば、１Ｖ程度の電圧）を印加する。また、リファレンスセルＲＣ１１に対応するスイッチＲＳＬ１１が導通状態に設定される。これにより、リファレンスビット線ＲＢＬ１１には、リファレンスセルＲＣ１１の閾値電圧に応じた電流が発生する。
【００３２】
次に、センスアンプＳＡ１１は、メインビット線ＭＢＬ１１の電圧とリファレンスビット線ＲＢＬ１１の電圧との差に応じて読み出しデータを出力する。例えば、センスアンプＳＡ１１は、メインビット線ＭＢＬ１１の電圧がリファレンスビット線ＲＢＬ１１の電圧よりも高い場合には、読み出しデータの電圧レベルを“１データレベル”に設定し、メインビット線ＭＢＬ１１の電圧がリファレンスビット線ＲＢＬ１１の電圧よりも低い場合には、読み出しデータの電圧レベルを“０データレベル”に設定する。このようにして、メモリセルＭＣ１１に格納されたデータが読み出される。
【００３３】
〔リファレンスセルの閾値電圧調整〕
次に、図１に示した半導体記憶装置におけるリファレンスセルの閾値電圧調整について説明する。ここでは、リファレンスセルＲＣ１１の閾値電圧を調整する例について説明する。
【００３４】
まず、デコーダＤＥＣは、メインビット線ＭＢＬ１１をサブビット線ＳＢＬ１１から切り離す。電圧供給切替部１０１では、メインビット線ＭＢＬ１１に対応するスイッチＳＷ１０１が導通状態に設定される。また、抵抗切替部１０２では、リファレンスセルＲＣ１１に対応するスイッチＳＷ２０１が導通状態に設定され、リファレンスセルＲＣ１１に対応するリファレンスビット線ＲＢＬ１１に抵抗素子Ｒ２００が接続される。さらに、リファレンスワード線ＲＷＬ１に駆動電圧（例えば、４Ｖ程度の電圧）が印加され、電圧源ＶＲＳは、リファレンスセルＲＣ１１に読み出し電圧（例えば、１Ｖ程度の電圧）を印加する。このように制御されることにより、図３のような接続関係が構築される。すなわち、リファレンスセルＲＣ１１の閾値電圧に応じた電流が発生するリファレンスビット線ＲＢＬ１１は、抵抗素子Ｒ２００に接続され、リファレンスビット線ＲＢＬ１１に対応するメインビット線ＭＢＬ１１は、電圧源１００に接続される。これにより、メインビット線ＭＢＬ１１には、電圧源１００からの基準電圧ＶＲＥＦが供給され、リファレンスビット線ＲＢＬ１１には、リファレンスセルＲＣ１１の閾値電圧および抵抗素子Ｒ２００の抵抗値に応じた電圧が発生する。
【００３５】
例えば、リファレンスセルＲＣ１１の電流値を“２０μＡ”に設定する場合を考える。この場合に、メインビット線ＭＢＬ１１の電圧とリファレンスビット線ＲＢＬ１１の電圧との差が“２００ｍＶ”であるときにセンスアンプＳＡ１１の感度が最も高くなるとすると、基準電圧ＶＲＥＦを“２００ｍＶ”に設定し、抵抗素子Ｒ２００の抵抗値を“１０ｋΩ（＝２００ｍＶ／２０μＡ）”に設定することが好ましい。
【００３６】
次に、リファレンスセルＲＣ１１の閾値電圧が徐々に高くなるようにリファレンスセルＲＣ１１の閾値電圧を変更するとともに、リファレンスセルＲＣ１１の閾値電圧を変更する毎に、所定の待ち時間（例えば、リファレンスビット線ＲＢＬ１１の電圧が収束するまでに要する時間）の経過後にセンスアンプＳＡ１１から出力された読み出しデータをモニタする。図４のように、メインビット線ＭＢＬ１１の電圧は、“基準電圧ＶＲＥＦ”に設定される。一方、リファレンスビット線ＲＢＬ１１の電圧は、リファレンスセルＲＣ１１の閾値電圧の上昇に伴って、電圧波形Ｖ１０１，Ｖ１０２，Ｖ１０３，Ｖ１０４の順番で徐々に変化する。すなわち、所定の待ち時間の経過後におけるリファレンスビット線ＲＢＬ１１の電圧（定常状態での電圧）が徐々に低くなる。
【００３７】
次に、センスアンプＳＡ１１から出力された読み出しデータの電圧レベルが“１ビットデータレベル”から“０データレベル”に遷移したときにリファレンスセルＲＣ１１の閾値電圧の調整を完了する。これにより、リファレンスセルＲＣ１１の閾値電圧を所望の閾値電圧に設定できる。
【００３８】
以上のように、リファレンスセル（ＲＣ１１）の閾値電圧を調整する場合にそのリファレンスセルに対応するリファレンスビット線（ＲＢＬ１１）に抵抗素子（Ｒ２００）が接続される。これにより、リファレンスセル（ＲＣ１１）に応じた定常電流を電圧に変換することができるため、電源電圧の変動などのノイズによってリファレンスビット線（ＲＢＬ１１）の電圧が変動することを抑制できる。そのため、センスアンプ（ＳＡ１１）は、メインビット線（ＭＢＬ１１）とリファレンスビット線（ＲＢＬ１１）との電圧差を正確に検出できるので、リファレンスセル（ＲＣ１１）の閾値電圧を正確に調整できる。
【００３９】
また、特許文献１，２のように別のリファレンスセルを設けなくても良いので、半導体記憶装置の面積を削減でき、さらに、別のリファレンスセルの閾値電圧を調整しなくても良いので、リファレンスセルの閾値電圧の調整時間を短縮できる。
【００４０】
なお、図１では、４個のメモリセルＭＣ１１，ＭＣ１２，…，ＭＣ２２のみを記載しているが、半導体記憶装置は、マトリクス状に配列されたｎ×ｍ個（ｎ，ｍは、２以上の整数）のメモリセルを備えていても良い。この場合、半導体記憶装置は、メモリセルの個数（例えば、行数）に応じた個数のワード線，サブビット線，メインビット線，リファレンスセル，リファレンスビット線，センスアンプを備えていても良い。
【００４１】
さらに、図１の半導体記憶装置において、２以上のリファレンスセルの閾値電圧調整を並行して実行しても良い。すなわち、電圧供給切替部１０１は、２以上のリファレンスセルの閾値電圧に応じた電流がそれぞれに発生する２以上のリファレンスビット線に対応する２以上のメインビット線の各々に基準電圧を供給し、抵抗切替部１０２は、上記２以上のリファレンスビット線の各々と接地ノードとの間を所定の抵抗値で導通させても良い。例えば、スイッチＳＷ１０１，ＳＷ１０２，ＳＷ２０１，ＳＷ２０２の全てを導通状態に設定することにより、リファレンスセルＲＣ１１，ＲＣ１２の閾値電圧調整を並行して実行できる。
【００４２】
なお、１つのセンスアンプに対して１つのリファレンスセルを設ける例について説明したが、多値不揮発性メモリのように１つのセンスアンプに対して複数のリファレンスセルが設けられていても良い。このように構成されている場合であっても、リファレンスセルの閾値電圧を正確に調整できる。
【００４３】
また、上述のリファレンスセルの閾値電圧調整は、半導体記憶装置の製造完了後に行われても良いし、半導体記憶装置の検査工程における熱ストレス試験後に行われても良い。
【００４４】
さらに、図１に示した半導体記憶装置において、電圧源１００と抵抗素子Ｒ２００とを互いに入れ替えても良い。このように構成することにより、読み出し動作のときに、リファレンスセルＲＣ１１，ＲＣ１２を用いることなく、センスアンプＳＡ１１，ＳＡ１２にデータ判定を実行させることが可能となり、半導体記憶装置の面積を削減できる。
【００４５】
〔抵抗切替部の変形例１〕
抵抗切替部１０２の抵抗値は、固定値であっても良いし、可変値であっても良い。例えば、抵抗切替部１０２は、図１に示した抵抗素子Ｒ２００に代えて、図５に示した可変抵抗素子Ｒ２００ａを含んでいても良い。可変抵抗素子Ｒ２００ａは、抵抗素子Ｒ２１１，Ｒ２１２と、スイッチＳＷ２１１，ＳＷ２１２とを含む。スイッチＳＷ２１１，ＳＷ２１２のオン／オフを制御することにより、抵抗切替部１０２の抵抗値を変化させることができる。このように構成することにより、製造ばらつきにより抵抗素子の抵抗値が所望値に一致しない場合であっても、抵抗切替部１０２の抵抗値を所望値に一致するように調整できる。なお、抵抗切替部１０２は、３個以上の抵抗素子および３個以上のスイッチを含んでいても良い。
【００４６】
〔抵抗切替部の変形例２〕
また、抵抗切替部１０２は、図１に示した抵抗素子Ｒ２００に代えて、図６に示した抵抗素子Ｒ２０１，Ｒ２０２を含んでいても良い。抵抗素子Ｒ２０１は、スイッチＳＷ２０１と接地ノードとの間に接続され、抵抗素子Ｒ２０２は、スイッチＳＷ２０２と接地ノードとの間に接続される。すなわち、リファレンスビット線毎に抵抗素子がスイッチを介して接続されている。このように構成することにより、センスアンプ毎にリファレンスセルの閾値電圧を調整できる。
【００４７】
なお、図６の半導体記憶装置において、２以上のリファレンスセルの閾値電圧調整を並行して実行しても良い。すなわち、電圧供給切替部１０１は、２以上のリファレンスセルの閾値電圧に応じた電流がそれぞれに発生する２以上のリファレンスビット線に対応する２以上のメインビット線の各々に基準電圧を供給し、抵抗切替部１０２は、上記２以上のリファレンスビット線と接地ノードとの間をリファレンスビット線毎にそのリファレンスビット線に応じた抵抗値で導通させても良い。例えば、スイッチＳＷ１０１，ＳＷ１０２，ＳＷ２０１，ＳＷ２０２の全てを導通状態に設定することにより、リファレンスセルＲＣ１１，ＲＣ１２の閾値電圧を個別に調整できる。
【００４８】
〔抵抗切替部の変形例３〕
または、抵抗切替部１０２は、図７に示した抵抗トランジスタＴ２０１，Ｔ２０２を含んでいても良い。抵抗トランジスタＴ２０１は、リファレンスビット線ＲＢＬ１１と接地ノードとの間に接続され、抵抗トランジスタＴ２０２は、リファレンスビット線ＲＢＬ１２と接地ノードとの間に接続される。抵抗トランジスタＴ２０１，Ｔ２０２の各々の抵抗値（オン抵抗値）は、そのトランジスタのゲート電圧によって調整可能である。
【００４９】
リファレンスセルの閾値電圧を調整する場合、抵抗トランジスタＴ２０１，Ｔ２０２のゲートには、その抵抗トランジスタが三極管領域で動作するような電圧が印加される。このような電圧を印加することによって、抵抗トランジスタＴ２０１，Ｔ２０２を抵抗素子として利用できる。また、通常の読み出し動作の場合には、抵抗トランジスタＴ２０１，Ｔ２０２のゲートには、その抵抗トランジスタが非導通状態になるような電圧（例えば、０Ｖ）が印加される。すなわち、抵抗トランジスタＴ２０１，Ｔ２０２は、ゲート電圧に応じて、所定の抵抗値で電流を通過させる導通状態と電流を通過させない非導通状態とを切替可能である。このように構成することにより、抵抗素子とスイッチとを個別に設けなくても良いので、抵抗切替部１０２の面積を削減できる。また、トランジスタＴ２０１，Ｔ２０２を接続する個数を調整できるように抵抗切替部１０２を構成することにより、製造ばらつきによる抵抗値の変動を補正でき、リファレンスセルの閾値電圧の調整精度を向上させることができる。
【００５０】
〔抵抗素子の構成〕
なお、以上の説明において、抵抗素子Ｒ２００，Ｒ２０１，Ｒ２０２は、所定のゲート電圧が与えられるＭＯＳトランジスタで構成されていても良い。また、抵抗素子Ｒ２００，Ｒ２０１，Ｒ２０２は、ポリシリコン抵抗によって構成されていても良い。この場合、抵抗ばらつきを抑制でき、リファレンスセルの閾値電圧の調整精度を向上させることができる。さらに、抵抗素子Ｒ２００，Ｒ２０１，Ｒ２０２は、ウェル抵抗によって構成されていても良い。この場合、比較的大きなシート抵抗を得られるので、抵抗素子に必要な面積を削減できる。
【００５１】
〔電圧供給切替部の変形例〕
また、電圧供給切替部１０１は、図１に示した構成に加えて、図８に示した電圧調整部１１１をさらに含んでいても良い。このように構成することにより、リファレンスセルの閾値電圧を任意に設定できる。また、製造ばらつきによって電圧源１００からの基準電圧ＶＲＥＦが変動する場合であっても、基準電圧ＶＲＥＦを補正して基準電圧Ｖ１１１として出力することにより、基準電圧ＶＲＥＦの変動によってリファレンスセルの閾値電圧の調整精度が劣化することを抑制できる。なお、電圧調整部１１１は、図９のように、直列接続された複数の抵抗素子ＲＲ１，ＲＲ２，…，ＲＲ５と抵抗素子ＲＲ１，ＲＲ２，…，ＲＲ５のそれぞれの接続ノードに接続された複数のスイッチＳＷ１，ＳＷ２，…，ＳＷ４とによって構成された抵抗分割回路であっても良いし、図１０のように、直列接続されたトランジスタＴ１および抵抗素子ＲＲ６，ＲＲ７と演算増幅器ＯＰとによって構成されたレギュレータ回路であっても良い。電圧調整部１１１を抵抗分割回路によって構成することにより、電圧調整部１１１をレギュレータ回路によって構成する場合よりも、回路構成を簡素化できる。また、電圧調整部１１１をレギュレータ回路によって構成することにより、電圧調整部１１１を抵抗分割回路によって構成する場合よりも、電源電圧の変動に対する耐性を強化でき、電源電圧の変動に起因するリファレンスセルの閾値電圧の調整精度の劣化を抑制できる。
【００５２】
〔パッド〕
また、図１に示した半導体記憶装置は、電圧源１００に代えて、図１１に示したパッド１１２を備えていても良い。パッド１１２には、半導体記憶装置の外部に設けられた電圧源からの基準電圧ＶＲＥＦが与えられる。このように構成することにより、外部に設けられた電圧源によって基準電圧ＶＲＥＦを任意に設定できる。また、半導体記憶装置の内部に電圧源１００を設けなくても良いので、半導体記憶装置の面積を削減できる。
【００５３】
（実施形態２）
図１２は、実施形態２による半導体記憶装置の構成例を示す。この半導体記憶装置は、図１に示した半導体記憶装置の構成に加えて、遅延回路３０１を備える。遅延回路３０１は、通常の読み出しを行うタイミングよりも遅延したタイミングで、制御信号（例えば、差動開始信号やラッチ開始信号など）をセンスアンプＳＡ１１，ＳＡ１２に供給する。このように構成することにより、安定したタイミングでセンスアンプＳＡ１１，ＳＡ１２に比較判定を実行させることができ、リファレンスセルの閾値電圧の調整精度を向上させることができる。
【００５４】
なお、遅延回路３０１は、１段のインバータまたは縦続接続された複数のインバータによって構成されたインバータ遅延回路であっても良いし、マイクロコントローラであっても良い。このように構成することにより、差動開始信号やラッチ開始信号の出力タイミングを任意に設定でき、リファレンスセルの閾値電圧の調整精度をさらに向上させることができる。また、遅延回路３０１をマイクロコントローラによって構成することにより、リファレンスセルの閾値電圧の調整を自動で行うことも可能となる。
【００５５】
（実施形態３）
図１３は、実施形態３による半導体集積回路（または、電子機器）の構成例を示す。この半導体集積回路（または、電子機器）は、半導体記憶装置１０と、電圧源１００と、抵抗切替部１０２と、遅延回路３０１とを備える。半導体記憶装置１０は、図１に示したメモリセルＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２と、ワード線ＷＬ１，ＷＬ２と、サブビット線ＳＢＬ１１，ＳＢＬ１２と、電圧源ＶＭＳと、デコーダＤＥＣと、メインビット線ＭＢＬ１１，ＭＢＬ１２と、リファレンスセルＲＣ１１，ＲＣ１２と、リファレンスワード線ＲＷＬ１と、電圧源ＶＲＳと、スイッチＲＳＬ１１，ＲＳＬ１２と、リファレンスビット線ＲＢＬ１１，ＲＢＬ１２と、センスアンプＳＡ１１，ＳＡ１２とを備える。これらの接続関係は、図１と同様である。すなわち、電圧源１００，抵抗切替部１０２，および遅延回路３０１は、半導体記憶装置の外部に設けられていても良い。また、電圧源１００，抵抗素子Ｒ２００，遅延回路３０１は、半導体集積回路（または、電子機器）の内部において半導体記憶装置１０ではない他の回路に使用されていても良い。このように構成することにより、半導体記憶装置の面積を削減できる。
【産業上の利用可能性】
【００５６】
以上のように、上述の半導体記憶装置は、ノイズに起因するリファレンスセルの閾値判定の影響を抑制でき、リファレンスセルの閾値電圧を正確に調整できるので、半導体集積回路や電子機器などに好適である。
【符号の説明】
【００５７】
ＭＣ１１，ＭＣ１２，…，ＭＣ２２    メモリセル
ＷＬ１，ＷＬ２    ワード線
ＳＢＬ１１，ＳＢＬ１２    サブビット線
ＶＭＳ    電圧源
ＤＥＣ    デコーダ
ＭＢＬ１１，ＭＢＬ１２    メインビット線
ＲＣ１１，ＲＣ１２    リファレンスセル
ＲＳＫ１１、ＲＳＬ１２    スイッチ
ＶＲＳ    電圧源
ＳＡ１１，ＳＡ１２    センスアンプ
１００    電圧源
１０１    電圧供給切替部
ＳＷ１０１，ＳＷ１０２    スイッチ
１０２    抵抗切替部
ＳＷ２０１，ＳＷ２０２    スイッチ
Ｒ２００，Ｒ２０１，Ｒ２０２    抵抗素子
Ｔ２０１，Ｔ２０２    抵抗トランジスタ
１１１    電圧調整部
１１２    パッド
３０１    遅延回路
１０    半導体記憶装置
【図１】
2011033701.tif 000003
【図２】
2011033701.tif 000004
【図３】
2011033701.tif 000005
【図４】
2011033701.tif 000006
【図５】
2011033701.tif 000007
【図６】
2011033701.tif 000008
【図７】
2011033701.tif 000009
【図８】
2011033701.tif 000010
【図９】
2011033701.tif 000011
【図１０】
2011033701.tif 000012
【図１１】
2011033701.tif 000013
【図１２】
2011033701.tif 000014
【図１３】
2011033701.tif 000015
【図１４】
2011033701.tif 000016
【図１５】
2011033701.tif 000017
【図１６】
2011033701.tif 000018
【手続補正書】
【提出日】平成22年11月26日(2010.11.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、さらに詳しくは、半導体記憶装置に含まれるリファレンスセルの閾値電圧を調整する技術に関する。
【背景技術】
【０００２】
図１４は、一般的な半導体記憶装置の構成例を示す。この半導体記憶装置において、メモリセルＭＣ９１１，ＭＣ９２１は、ワード線ＷＬ９１に接続され、メモリセルＭＣ９１２，ＭＣ９２２は、ワード線ＷＬ９２に接続される。また、メモリセルＭＣ９１１，ＭＣ９１２は、サブビット線ＳＢＬ９１に接続され、メモリセルＭＣ９２１，ＭＣ９２２は、サブビット線ＳＢＬ９２に接続される。電圧源ＶＭＳ９は、メモリセルＭＣ９１１，ＭＣ９１２，…，ＭＣ９２２のうち読み出し対象のメモリセルに読み出し電圧を印加する。
【０００３】
メインビット線ＭＢＬ９１，ＭＢＬ９２は、サブビット線ＳＢＬ９１，ＳＢＬ９２にそれぞれ対応する。デコーダＤＥＣ９は、サブビット線ＳＢＬ９１，ＳＢＬ９２のうち読み出し対象のメモリセルに接続されたサブビット線をそのサブビット線に対応するメインビット線に接続する。リファレンスビット線ＲＢＬ９１，ＲＢＬ９２は、メインビット線ＭＢＬ９１，ＭＢＬ９２にそれぞれ対応する。リファレンスセルＲＣ９１は、メモリセルＭＣ９１１，ＭＣ９１２に対応し、リファレンスセルＲＣ９２は、メモリセルＭＣ９２１，ＭＣ９２２に対応する。リファレンスセルＲＣ９１，ＲＣ９２は、リファレンスワード線ＲＷＬ９１に接続されるとともに、スイッチＲＳＬ９１，ＲＳＬ９２を介してリファレンスビット線ＲＢＬ９１，ＲＢＬ９２にそれぞれ接続される。電圧源ＶＲＳ９は、リファレンスセルＲＣ９１，ＲＣ９２のうち読み出し対象のメモリセルに対応するリファレンスセルに読み出し電圧を印加する。センスアンプＳＡ９１は、メインビット線ＭＢＬ９１およびリファレンスビット線ＲＢＬ９１に接続され、センスアンプＳＡ９２は、メインビット線ＭＢＬ９２およびリファレンスビット線ＲＢＬ９２に接続される。
【０００４】
図１５は、図１４に示したセンスアンプＳＡ９１の構成例を示す。センスアンプＳＡ９１において、レベルシフタＬＳ９は、メインビット線ＭＢＬ９１の電圧およびリファレンスビット線ＲＢＬ９１の電圧を差動増幅回路ＣＯＭ９の動作範囲内の電圧に変換する。差動増幅回路ＣＯＭ９は、レベルシフタＬＳ９からの電圧対を増幅して出力電圧Ｏ９１，Ｏ９２として出力する。ラッチ回路ＬＡＴ９は、出力電圧Ｏ９１，Ｏ９２の電圧レベルを論理レベル（０データおよび１データのいずれであるのかを判定可能な電圧レベル）に変換する。
【０００５】
メモリセルＭＣ９１１の読み出しを行う場合、電圧源ＶＭＳ９は、メモリセルＭＣ９１１に読み出し電圧（例えば、１Ｖ程度の電圧）を印加する。デコーダＤＥＣ９は、サブビット線ＳＢＬ９１とメインビット線ＭＢＬ９１とを接続する。ワード線ＷＬ９１には、駆動電圧（例えば、４Ｖ程度の電圧）が印加される。また、電圧源ＶＲＳ９は、リファレンスセルＲＣ９１に読み出し電圧（例えば、１Ｖ程度の電圧）を印加し、スイッチＲＳＬ９１が導通状態に設定され、リファレンスワード線ＲＷＬ９１には、駆動電圧（例えば、４Ｖ程度の電圧）が印加される。
【０００６】
メインビット線ＭＢＬ９１に発生する電流（読み出し対象のメモリセルＭＣ９１１に発生する電流）によって、メインビット線ＭＢＬ９１のビット線寄生容量（ＣＢＬ）が充電される。そのため、図１６の上図のように、メインビット線ＭＢＬ９１の電圧（ＶｉｎＭ）は、時間経過に伴って徐々に上昇する。リファレンスビット線ＲＢＬ９１の電圧（ＶｉｎＲ）についても同様である。また、メインビット線ＭＢＬ９１の電圧（ＶｉｎＭ）の時間経過に伴う上昇量は、メモリセルＭＣ９１１（または、ＭＣ９１２）の閾値電圧の大きさにより変化する。
【０００７】
センスアンプＳＡ９１のラッチ回路ＬＡＴ９のラッチ開始タイミングにおいて、メインビット線ＭＢＬ９１の電圧（ＶｉｎＭ）がリファレンスビット線ＲＢＬ９１の電圧（ＶｉｎＲ）よりも高い場合、ラッチ回路ＬＡＴ９は、出力電圧Ｏ９１の電圧レベルを１データレベルに設定する（図１６の下図の実線を参照）。一方、メインビット線ＭＢＬ９１の電圧（ＶｉｎＭ）がリファレンスビット線ＲＢＬ９１の電圧（ＶｉｎＲ）よりも低い場合、ラッチ回路ＬＡＴ９は、出力電圧Ｏ９１の電圧レベルを０データレベルに設定する（図１６の下図の破線を参照）。なお、電圧波形Ｖｏ９１は、出力電圧Ｏ９１の波形に相当し、電圧波形Ｖｏ９２は、出力電圧Ｏ９２の波形に相当する。
【０００８】
上述のように、センスアンプに入力されるリファレンスセルの電流値（リファレンスビット線の電圧値）とメモリセルの電流値（メインビット線の電圧値）との大小関係に応じて、出力電圧Ｏ９１の電圧レベルが１データレベルであるのか０データレベルであるのかを確定する。また、メモリセルＭＣ９１１，ＭＣ９１２，…，ＭＣ９２２の各々では、メモリセルの閾値電圧によってそのメモリセルに格納されたデータが１データであるのか０データであるのかを定義している。メモリセルの閾値電圧の変化に応じた電流値の変化（０データ格納時の電流値と１データ格納時の電流値の差）は微小であるため、リファレンスセルＲＣ９１，ＲＣ９２の電流値がこのメモリセルの電流値の変化幅の中央値（０データ格納時の電流値と１データ格納時の電流値との間の中央値）に一致するように、リファレンスセルＲＣ９１，ＲＣ９２の閾値電圧を正確に設定しなければならない。
【０００９】
リファレンスセルＲＣ９１，ＲＣ９２としてＣＭＯＳトランジスタを用いた場合、製造上の特性ばらつきにより歩留まりが低下してしまう。また、この特性ばらつきの許容範囲を広げるための高度な回路設計が施した場合には、チップ面積が増加してしまう。これに対し、リファレンスセルＲＣ９１，ＲＣ９２として不揮発性メモリ素子を用いた場合、検査時においてリファレンスセルの閾値電圧を調整することによって、リファレンスセルの製造上の特性ばらつきを抑制できるので、前述のような歩留まり低下やチップ面積の増加は発生しにくい。さらに、センスアンプなど読み出し系回路の特性ばらつきも、不揮発性メモリ素子を用いたリファレンスセルによって調整が可能であるため、動作マージンの増加やスペックの向上が望める。
【００１０】
一般的に、リファレンスセルの閾値電圧の初期設定は、次のように行われる。まず、リファレンスセルの電流値を測定する。次に、リファレンスセルの電流値が所望の電流値に達していない場合には、リファレンスセルにバイアス電圧を印加してリファレンスセルの閾値電圧を変化させる。リファレンスセルの電流値が所望の電流値に達するまでこのような処理を繰り返す。このようにして、リファレンスセルの閾値電圧が調整される。
【００１１】
近年、リファレンスセルの閾値電圧の調整方法として様々な手法が提案されているが、製造コストを考慮すると、より高速な調整が求められる。また、面積増加を抑制するために、通常の読み出し動作に利用されるセンスアンプを用いてリファレンスセルの電流値が所望の電流値に一致しているのかを比較判定することによって、高速な調整が行われている。例えば、特許文献１，２には、リファレンスビット線に接続されたリファレンスセルとは異なる別のリファレンスセルを用いることにより高速な調整を実現する技術が開示されている。また、特許文献３，４には、チップ内部に電流源を持たせることにより外部端子（リファレンスセルを調整する際に電流値をモニタするために必要な外部端子）を削除する技術が開示されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００４−３９０７５号公報
【特許文献２】特開２００６−２９４１３５号公報
【特許文献３】特許第３２３７６１０号
【特許文献４】特開平７−１５３２８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１，２の技術では、別のリファレンスセルを設けなければならないので、面積削減が困難であった。特に、特許文献１の技術では、別のリファレンスセルの閾値電圧も調整しなければならないので、調整時間を削減することが困難であった。また、特許文献３の技術では、リファレンスセル毎に電流源を設ける必要があるため、チップ面積が増大してしまう。さらに、特許文献４の技術では、通常の読み出し動作において定常電流を流して比較判定する構成であるため、高速な読み出しには適しておらず、動作電流も大きくなってしまう。また、特許文献１の別のリファレンスセルを、単純に電圧線に置き換えてリファレンスセルを調整する方法が考えられるが、高精度な閾値電圧の調整ができない可能性がある。
【００１４】
そこで、この発明は、半導体記憶装置においてリファレンスセルの閾値電圧の調整精度を向上させることが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【００１５】
この発明の１つの局面に従うと、半導体記憶装置は、少なくとも１つの第１のメモリセルに対応した複数の第１のメインビット線と、少なくとも１つの第２のメモリセルに対応した複数の第２のメインビット線と、上記複数の第１のメインビット線のいずれか１つの電圧と上記複数の第２のメインビット線のいずれか１つの電圧の差に応じた読み出しデータを出力する少なくとも１つのセンスアンプと、上記複数の第１のメインビット線のうち上記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に所定の基準電圧を供給する電圧供給切替部と、上記複数の第２のメインビット線のうち上記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と接地ノードとの間を所定の抵抗値で導通させる抵抗切替部とを備える。
【００１６】
上記半導体記憶装置では、第２のメモリセル（例えば、リファレンスセル）に応じた定常電流を電圧に変換することができるため、電源電圧の変動などのノイズによって第２のメインビット線（例えば、リファレンスビット線）の電圧が変動することを抑制できる。そのため、センスアンプは、第１および第２のメインビット線の電圧差を正確に検出できるので、第２のメモリセルの閾値電圧を正確に調整できる。
【００１７】
この発明の別の局面に従うと、半導体集積回路は、少なくとも１つの第１のメモリセルに対応した複数の第１のメインビット線と、少なくとも１つの第２のメモリセルに対応した複数の第２のメインビット線と、上記複数の第１のメインビット線のいずれか１つの電圧と上記複数の第２のメインビット線のいずれか１つの電圧の差に応じた読み出しデータを出力する少なくとも１つのセンスアンプとを含む半導体記憶装置と、上記複数の第１のメインビット線のうち上記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に所定の基準電圧を供給する電圧供給切替部と、上記複数の第２のメインビット線のうち上記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と接地ノードとの間を所定の抵抗値で導通させる抵抗切替部とを備える。
【００１８】
上記半導体集積回路では、第２のメモリセルに応じた定常電流を電圧に変換することができるため、電源電圧の変動などのノイズによって第２のメインビット線の電圧が変動することを抑制できる。そのため、センスアンプは、第１および第２のメインビット線の電圧差を正確に検出できるので、第２のメモリセルの閾値電圧を正確に調整できる。
【００１９】
この発明のさらに別の局面に従うと、電子機器は、少なくとも１つの第１のメモリセルに対応した複数の第１のメインビット線と、少なくとも１つの第２のメモリセルに対応した複数の第２のメインビット線と、上記複数の第１のメインビット線のいずれか１つの電圧と上記複数の第２のメインビット線のいずれか１つの電圧の差に応じた読み出しデータを出力する少なくとも１つのセンスアンプとを含む半導体記憶装置と、上記複数の第１のメインビット線のうち上記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に所定の基準電圧を供給する電圧供給切替部と、上記複数の第２のメインビット線のうち上記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と接地ノードとの間を所定の抵抗値で導通させる抵抗切替部とを備える。
【００２０】
上記電子機器では、第２のメモリセルに応じた定常電流を電圧に変換することができるため、電源電圧の変動などのノイズによって第２のメインビット線の電圧が変動することを抑制できる。そのため、センスアンプは、第１および第２のメインビット線の電圧差を正確に検出できるので、第２のメモリセルの閾値電圧を正確に調整できる。
【発明の効果】
【００２１】
以上のように、第２のメモリセルの閾値電圧を正確に調整できる。
【図面の簡単な説明】
【００２２】
【図１】実施形態１の半導体記憶装置の構成例を示す図。
【図２】図１に示したセンスアンプの構成例を示す図。
【図３】図１に示したリファレンスセルの閾値電圧を調整する場合の接続関係について説明するための図。
【図４】リファレンスセルの閾値電圧調整のときのメインビット線の電圧とリファレンスビット線の電圧との関係を説明するための図。
【図５】図１に示した抵抗切替部の変形例１について説明するための図。
【図６】図１に示した抵抗切替部の変形例２について説明するための図。
【図７】図１に示した抵抗切替部の変形例３について説明するための図。
【図８】図１に示した電圧供給切替部の変形例について説明するための図。
【図９】図８に示した電圧調整部の構成例を示す図。
【図１０】図８に示した電圧調整部の別の構成例を示す図。
【図１１】図１に示した半導体記憶装置の変形例について説明するための図。
【図１２】実施形態２による半導体記憶装置の構成例を示す図。
【図１３】実施形態３による半導体集積回路の構成例を示す図。
【図１４】従来の半導体記憶装置の構成について説明するための図。
【図１５】図１４に示したセンスアンプの構成について説明するための図。
【図１６】図１５に示したセンサアンプの動作について説明するための図。
【発明を実施するための形態】
【００２３】
以下、各実施形態について図面を参照しながら説明する。なお、以下の各実施形態は、あくまで一例であり、必ずしもこの形態に限定されるものではない。
【００２４】
（実施形態１）
図１は、実施形態１による半導体記憶装置の構成例を示す。この半導体記憶装置は、メモリセルＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２と、ワード線ＷＬ１，ＷＬ２と、サブビット線ＳＢＬ１１，ＳＢＬ１２と、電圧源ＶＭＳと、デコーダＤＥＣと、メインビット線ＭＢＬ１１，ＭＢＬ１２と、リファレンスセルＲＣ１１，ＲＣ１２と、リファレンスワード線ＲＷＬ１と、電圧源ＶＲＳと、スイッチＲＳＬ１１，ＲＳＬ１２と、リファレンスビット線ＲＢＬ１１，ＲＢＬ１２と、センスアンプＳＡ１１，ＳＡ１２と、電圧源１００と、電圧供給切替部１０１と、抵抗切替部１０２とを備える。
【００２５】
メモリセルＭＣ１１，ＭＣ１２，…，ＭＣ２２は、例えば、ＭＯＮＯＳ型不揮発性メモリ素子やフローティングゲート型不揮発性メモリ素子によって構成される。メモリセルＭＣ１１，ＭＣ２１は、ワード線ＷＬ１に接続され、メモリセルＭＣ１２，ＭＣ２２は、ワード線ＷＬ２に接続される。また、メモリセルＭＣ１１，ＭＣ１２は、サブビット線ＳＢＬ１１に接続され、メモリセルＭＣ２１，ＭＣ２２は、サブビット線ＳＢＬ１２に接続される。電圧源ＶＭＳは、メモリセルＭＣ１１，ＭＣ１２，…，ＭＣ２２のうち読み出し対象のメモリセルに読み出し電圧を印加する。
【００２６】
メインビット線ＭＢＬ１１，ＭＢＬ１２は、サブビット線ＳＢＬ１１，ＳＢＬ１２にそれぞれ対応する。デコーダＤＥＣは、サブビット線ＳＢＬ１１，ＳＢＬ１２のうち読み出し対象のメモリセルに接続されたサブビット線をそのサブビット線に対応するメインビット線に接続する。リファレンスビット線ＲＢＬ１１，ＲＢＬ１２は、メインビット線ＭＢＬ１１，ＭＢＬ１２にそれぞれ対応する。リファレンスセルＲＣ１１，ＲＣ１２は、例えば、ＭＯＮＯＳ型不揮発性メモリ素子やフローティングゲート型不揮発性メモリ素子によって構成される。リファレンスセルＲＣ１１，ＲＣ１２は、リファレンスワード線ＲＷＬ１に接続されるとともに、スイッチＲＳＬ１１，ＲＳＬ１２を介して、リファレンスビット線ＲＢＬ１１，ＲＢＬ１２にそれぞれ接続される。電圧源ＶＲＳは、リファレンスセルＲＣ１１，ＲＣ１２のうち読み出し対象のメモリセルに対応するリファレンスセルに読み出し電圧を印加する。
【００２７】
センスアンプＳＡ１１は、メインビット線ＭＢＬ１１の電圧とリファレンスビット線ＲＢＬ１１の電圧との差に応じて読み出しデータを出力し、センスアンプＳＡ１２は、メインビット線ＭＢＬ１２の電圧とリファレンスビット線ＲＢＬ１２の電圧との差に応じて読み出しデータを出力する。
【００２８】
図２は、図１に示したセンスアンプＳＡ１１の構成例を示す。センスアンプＳＡ１１は、レベルシフタＬＳと、差動増幅回路ＣＯＭと、ラッチ回路ＬＡＴとを含む。レベルシフタＬＳは、メインビット線ＭＢＬ１１の電圧およびリファレンスビット線ＲＢＬ１１の電圧を差動増幅回路ＣＯＭの動作範囲内の電圧に変換する。差動増幅回路ＣＯＭは、レベルシフタＬＳからの電圧対を増幅して出力電圧Ｏ１，Ｏ２として出力する。ラッチ回路ＬＡＴは、出力電圧Ｏ１，Ｏ２の電圧レベルを論理レベル（０データおよび１データのいずれであるのかを判定可能な電圧レベル）に変換する。なお、センスアンプＳＡ１２は、センスアンプＳＡ１１と同様の構成を有する。
【００２９】
〔読み出し動作〕
ここで、図１に示した半導体記憶装置の読み出し動作について説明する。ここでは、メモリセルＭＣ１１に格納された記憶データを読み出すものとする。
【００３０】
まず、読み出し対象のメモリセルＭＣ１１に対応するワード線ＷＬ１に駆動電圧（例えば、４Ｖ程度の電圧）が印加され、電圧源ＶＭＳは、メモリセルＭＣ１１に読み出し電圧（例えば、１Ｖ程度の電圧）を印加する。デコーダＤＥＣは、メモリセルＭＣ１１に対応するサブビット線ＳＢＬ１１をメインビット線ＭＢＬ１１に接続する。これにより、メインビット線ＭＢＬ１１には、メモリセルＭＣ１１の閾値電圧に応じた電流が発生する。
【００３１】
次に、リファレンスワード線ＲＷＬ１に駆動電圧（例えば、４Ｖ程度の電圧）が印加され、電圧源ＶＲＳは、読み出し対象のメモリセルＭＣ１１に対応するリファレンスセルＲＣ１１に読み出し電圧（例えば、１Ｖ程度の電圧）を印加する。また、リファレンスセルＲＣ１１に対応するスイッチＲＳＬ１１が導通状態に設定される。これにより、リファレンスビット線ＲＢＬ１１には、リファレンスセルＲＣ１１の閾値電圧に応じた電流が発生する。
【００３２】
次に、センスアンプＳＡ１１は、メインビット線ＭＢＬ１１の電圧とリファレンスビット線ＲＢＬ１１の電圧との差に応じて読み出しデータを出力する。例えば、センスアンプＳＡ１１は、メインビット線ＭＢＬ１１の電圧がリファレンスビット線ＲＢＬ１１の電圧よりも高い場合には、読み出しデータの電圧レベルを“１データレベル”に設定し、メインビット線ＭＢＬ１１の電圧がリファレンスビット線ＲＢＬ１１の電圧よりも低い場合には、読み出しデータの電圧レベルを“０データレベル”に設定する。このようにして、メモリセルＭＣ１１に格納されたデータが読み出される。
【００３３】
〔リファレンスセルの閾値電圧調整〕
次に、図１に示した半導体記憶装置におけるリファレンスセルの閾値電圧調整について説明する。ここでは、リファレンスセルＲＣ１１の閾値電圧を調整する例について説明する。
【００３４】
まず、デコーダＤＥＣは、メインビット線ＭＢＬ１１をサブビット線ＳＢＬ１１から切り離す。電圧供給切替部１０１では、メインビット線ＭＢＬ１１に対応するスイッチＳＷ１０１が導通状態に設定される。また、抵抗切替部１０２では、リファレンスセルＲＣ１１に対応するスイッチＳＷ２０１が導通状態に設定され、リファレンスセルＲＣ１１に対応するリファレンスビット線ＲＢＬ１１に抵抗素子Ｒ２００が接続される。さらに、リファレンスワード線ＲＷＬ１に駆動電圧（例えば、４Ｖ程度の電圧）が印加され、電圧源ＶＲＳは、リファレンスセルＲＣ１１に読み出し電圧（例えば、１Ｖ程度の電圧）を印加する。このように制御されることにより、図３のような接続関係が構築される。すなわち、リファレンスセルＲＣ１１の閾値電圧に応じた電流が発生するリファレンスビット線ＲＢＬ１１は、抵抗素子Ｒ２００に接続され、リファレンスビット線ＲＢＬ１１に対応するメインビット線ＭＢＬ１１は、電圧源１００に接続される。これにより、メインビット線ＭＢＬ１１には、電圧源１００からの基準電圧ＶＲＥＦが供給され、リファレンスビット線ＲＢＬ１１には、リファレンスセルＲＣ１１の閾値電圧および抵抗素子Ｒ２００の抵抗値に応じた電圧が発生する。
【００３５】
例えば、リファレンスセルＲＣ１１の電流値を“２０μＡ”に設定する場合を考える。この場合に、メインビット線ＭＢＬ１１の電圧とリファレンスビット線ＲＢＬ１１の電圧との差が“２００ｍＶ”であるときにセンスアンプＳＡ１１の感度が最も高くなるとすると、基準電圧ＶＲＥＦを“２００ｍＶ”に設定し、抵抗素子Ｒ２００の抵抗値を“１０ｋΩ（＝２００ｍＶ／２０μＡ）”に設定することが好ましい。
【００３６】
次に、リファレンスセルＲＣ１１の閾値電圧が徐々に高くなるようにリファレンスセルＲＣ１１の閾値電圧を変更するとともに、リファレンスセルＲＣ１１の閾値電圧を変更する毎に、所定の待ち時間（例えば、リファレンスビット線ＲＢＬ１１の電圧が収束するまでに要する時間）の経過後にセンスアンプＳＡ１１から出力された読み出しデータをモニタする。図４のように、メインビット線ＭＢＬ１１の電圧は、“基準電圧ＶＲＥＦ”に設定される。一方、リファレンスビット線ＲＢＬ１１の電圧は、リファレンスセルＲＣ１１の閾値電圧の上昇に伴って、電圧波形Ｖ１０１，Ｖ１０２，Ｖ１０３，Ｖ１０４の順番で徐々に変化する。すなわち、所定の待ち時間の経過後におけるリファレンスビット線ＲＢＬ１１の電圧（定常状態での電圧）が徐々に低くなる。
【００３７】
次に、センスアンプＳＡ１１から出力された読み出しデータの電圧レベルが“１ビットデータレベル”から“０データレベル”に遷移したときにリファレンスセルＲＣ１１の閾値電圧の調整を完了する。これにより、リファレンスセルＲＣ１１の閾値電圧を所望の閾値電圧に設定できる。
【００３８】
以上のように、リファレンスセル（ＲＣ１１）の閾値電圧を調整する場合にそのリファレンスセルに対応するリファレンスビット線（ＲＢＬ１１）に抵抗素子（Ｒ２００）が接続される。これにより、リファレンスセル（ＲＣ１１）に応じた定常電流を電圧に変換することができるため、電源電圧の変動などのノイズによってリファレンスビット線（ＲＢＬ１１）の電圧が変動することを抑制できる。そのため、センスアンプ（ＳＡ１１）は、メインビット線（ＭＢＬ１１）とリファレンスビット線（ＲＢＬ１１）との電圧差を正確に検出できるので、リファレンスセル（ＲＣ１１）の閾値電圧を正確に調整できる。
【００３９】
また、特許文献１，２のように別のリファレンスセルを設けなくても良いので、半導体記憶装置の面積を削減でき、さらに、別のリファレンスセルの閾値電圧を調整しなくても良いので、リファレンスセルの閾値電圧の調整時間を短縮できる。
【００４０】
なお、図１では、４個のメモリセルＭＣ１１，ＭＣ１２，…，ＭＣ２２のみを記載しているが、半導体記憶装置は、マトリクス状に配列されたｎ×ｍ個（ｎ，ｍは、２以上の整数）のメモリセルを備えていても良い。この場合、半導体記憶装置は、メモリセルの個数（例えば、行数）に応じた個数のワード線，サブビット線，メインビット線，リファレンスセル，リファレンスビット線，センスアンプを備えていても良い。
【００４１】
さらに、図１の半導体記憶装置において、２以上のリファレンスセルの閾値電圧調整を並行して実行しても良い。すなわち、電圧供給切替部１０１は、２以上のリファレンスセルの閾値電圧に応じた電流がそれぞれに発生する２以上のリファレンスビット線に対応する２以上のメインビット線の各々に基準電圧を供給し、抵抗切替部１０２は、上記２以上のリファレンスビット線の各々と接地ノードとの間を所定の抵抗値で導通させても良い。例えば、スイッチＳＷ１０１，ＳＷ１０２，ＳＷ２０１，ＳＷ２０２の全てを導通状態に設定することにより、リファレンスセルＲＣ１１，ＲＣ１２の閾値電圧調整を並行して実行できる。
【００４２】
なお、１つのセンスアンプに対して１つのリファレンスセルを設ける例について説明したが、多値不揮発性メモリのように１つのセンスアンプに対して複数のリファレンスセルが設けられていても良い。このように構成されている場合であっても、リファレンスセルの閾値電圧を正確に調整できる。
【００４３】
また、上述のリファレンスセルの閾値電圧調整は、半導体記憶装置の製造完了後に行われても良いし、半導体記憶装置の検査工程における熱ストレス試験後に行われても良い。
【００４４】
さらに、図１に示した半導体記憶装置において、電圧源１００と抵抗素子Ｒ２００とを互いに入れ替えても良い。このように構成することにより、読み出し動作のときに、リファレンスセルＲＣ１１，ＲＣ１２を用いることなく、センスアンプＳＡ１１，ＳＡ１２にデータ判定を実行させることが可能となり、半導体記憶装置の面積を削減できる。
【００４５】
〔抵抗切替部の変形例１〕
抵抗切替部１０２の抵抗値は、固定値であっても良いし、可変値であっても良い。例えば、抵抗切替部１０２は、図１に示した抵抗素子Ｒ２００に代えて、図５に示した可変抵抗素子Ｒ２００ａを含んでいても良い。可変抵抗素子Ｒ２００ａは、抵抗素子Ｒ２１１，Ｒ２１２と、スイッチＳＷ２１１，ＳＷ２１２とを含む。スイッチＳＷ２１１，ＳＷ２１２のオン／オフを制御することにより、抵抗切替部１０２の抵抗値を変化させることができる。このように構成することにより、製造ばらつきにより抵抗素子の抵抗値が所望値に一致しない場合であっても、抵抗切替部１０２の抵抗値を所望値に一致するように調整できる。なお、抵抗切替部１０２は、３個以上の抵抗素子および３個以上のスイッチを含んでいても良い。
【００４６】
〔抵抗切替部の変形例２〕
また、抵抗切替部１０２は、図１に示した抵抗素子Ｒ２００に代えて、図６に示した抵抗素子Ｒ２０１，Ｒ２０２を含んでいても良い。抵抗素子Ｒ２０１は、スイッチＳＷ２０１と接地ノードとの間に接続され、抵抗素子Ｒ２０２は、スイッチＳＷ２０２と接地ノードとの間に接続される。すなわち、リファレンスビット線毎に抵抗素子がスイッチを介して接続されている。このように構成することにより、センスアンプ毎にリファレンスセルの閾値電圧を調整できる。
【００４７】
なお、図６の半導体記憶装置において、２以上のリファレンスセルの閾値電圧調整を並行して実行しても良い。すなわち、電圧供給切替部１０１は、２以上のリファレンスセルの閾値電圧に応じた電流がそれぞれに発生する２以上のリファレンスビット線に対応する２以上のメインビット線の各々に基準電圧を供給し、抵抗切替部１０２は、上記２以上のリファレンスビット線と接地ノードとの間をリファレンスビット線毎にそのリファレンスビット線に応じた抵抗値で導通させても良い。例えば、スイッチＳＷ１０１，ＳＷ１０２，ＳＷ２０１，ＳＷ２０２の全てを導通状態に設定することにより、リファレンスセルＲＣ１１，ＲＣ１２の閾値電圧を個別に調整できる。
【００４８】
〔抵抗切替部の変形例３〕
または、抵抗切替部１０２は、図７に示した抵抗トランジスタＴ２０１，Ｔ２０２を含んでいても良い。抵抗トランジスタＴ２０１は、リファレンスビット線ＲＢＬ１１と接地ノードとの間に接続され、抵抗トランジスタＴ２０２は、リファレンスビット線ＲＢＬ１２と接地ノードとの間に接続される。抵抗トランジスタＴ２０１，Ｔ２０２の各々の抵抗値（オン抵抗値）は、そのトランジスタのゲート電圧によって調整可能である。
【００４９】
リファレンスセルの閾値電圧を調整する場合、抵抗トランジスタＴ２０１，Ｔ２０２のゲートには、その抵抗トランジスタが三極管領域で動作するような電圧が印加される。このような電圧を印加することによって、抵抗トランジスタＴ２０１，Ｔ２０２を抵抗素子として利用できる。また、通常の読み出し動作の場合には、抵抗トランジスタＴ２０１，Ｔ２０２のゲートには、その抵抗トランジスタが非導通状態になるような電圧（例えば、０Ｖ）が印加される。すなわち、抵抗トランジスタＴ２０１，Ｔ２０２は、ゲート電圧に応じて、所定の抵抗値で電流を通過させる導通状態と電流を通過させない非導通状態とを切替可能である。このように構成することにより、抵抗素子とスイッチとを個別に設けなくても良いので、抵抗切替部１０２の面積を削減できる。また、トランジスタＴ２０１，Ｔ２０２を接続する個数を調整できるように抵抗切替部１０２を構成することにより、製造ばらつきによる抵抗値の変動を補正でき、リファレンスセルの閾値電圧の調整精度を向上させることができる。
【００５０】
〔抵抗素子の構成〕
なお、以上の説明において、抵抗素子Ｒ２００，Ｒ２０１，Ｒ２０２は、所定のゲート電圧が与えられるＭＯＳトランジスタで構成されていても良い。また、抵抗素子Ｒ２００，Ｒ２０１，Ｒ２０２は、ポリシリコン抵抗によって構成されていても良い。この場合、抵抗ばらつきを抑制でき、リファレンスセルの閾値電圧の調整精度を向上させることができる。さらに、抵抗素子Ｒ２００，Ｒ２０１，Ｒ２０２は、ウェル抵抗によって構成されていても良い。この場合、比較的大きなシート抵抗を得られるので、抵抗素子に必要な面積を削減できる。
【００５１】
〔電圧供給切替部の変形例〕
また、電圧供給切替部１０１は、図１に示した構成に加えて、図８に示した電圧調整部１１１をさらに含んでいても良い。このように構成することにより、リファレンスセルの閾値電圧を任意に設定できる。また、製造ばらつきによって電圧源１００からの基準電圧ＶＲＥＦが変動する場合であっても、基準電圧ＶＲＥＦを補正して基準電圧Ｖ１１１として出力することにより、基準電圧ＶＲＥＦの変動によってリファレンスセルの閾値電圧の調整精度が劣化することを抑制できる。なお、電圧調整部１１１は、図９のように、直列接続された複数の抵抗素子ＲＲ１，ＲＲ２，…，ＲＲ５と抵抗素子ＲＲ１，ＲＲ２，…，ＲＲ５のそれぞれの接続ノードに接続された複数のスイッチＳＷ１，ＳＷ２，…，ＳＷ４とによって構成された抵抗分割回路であっても良いし、図１０のように、直列接続されたトランジスタＴ１および抵抗素子ＲＲ６，ＲＲ７と演算増幅器ＯＰとによって構成されたレギュレータ回路であっても良い。電圧調整部１１１を抵抗分割回路によって構成することにより、電圧調整部１１１をレギュレータ回路によって構成する場合よりも、回路構成を簡素化できる。また、電圧調整部１１１をレギュレータ回路によって構成することにより、電圧調整部１１１を抵抗分割回路によって構成する場合よりも、電源電圧の変動に対する耐性を強化でき、電源電圧の変動に起因するリファレンスセルの閾値電圧の調整精度の劣化を抑制できる。
【００５２】
〔パッド〕
また、図１に示した半導体記憶装置は、電圧源１００に代えて、図１１に示したパッド１１２を備えていても良い。パッド１１２には、半導体記憶装置の外部に設けられた電圧源からの基準電圧ＶＲＥＦが与えられる。このように構成することにより、外部に設けられた電圧源によって基準電圧ＶＲＥＦを任意に設定できる。また、半導体記憶装置の内部に電圧源１００を設けなくても良いので、半導体記憶装置の面積を削減できる。
【００５３】
（実施形態２）
図１２は、実施形態２による半導体記憶装置の構成例を示す。この半導体記憶装置は、図１に示した半導体記憶装置の構成に加えて、遅延回路３０１を備える。遅延回路３０１は、通常の読み出しを行うタイミングよりも遅延したタイミングで、制御信号（例えば、差動開始信号やラッチ開始信号など）をセンスアンプＳＡ１１，ＳＡ１２に供給する。このように構成することにより、安定したタイミングでセンスアンプＳＡ１１，ＳＡ１２に比較判定を実行させることができ、リファレンスセルの閾値電圧の調整精度を向上させることができる。
【００５４】
なお、遅延回路３０１は、１段のインバータまたは縦続接続された複数のインバータによって構成されたインバータ遅延回路であっても良いし、マイクロコントローラであっても良い。このように構成することにより、差動開始信号やラッチ開始信号の出力タイミングを任意に設定でき、リファレンスセルの閾値電圧の調整精度をさらに向上させることができる。また、遅延回路３０１をマイクロコントローラによって構成することにより、リファレンスセルの閾値電圧の調整を自動で行うことも可能となる。
【００５５】
（実施形態３）
図１３は、実施形態３による半導体集積回路（または、電子機器）の構成例を示す。この半導体集積回路（または、電子機器）は、半導体記憶装置１０と、電圧源１００と、抵抗切替部１０２と、遅延回路３０１とを備える。半導体記憶装置１０は、図１に示したメモリセルＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２と、ワード線ＷＬ１，ＷＬ２と、サブビット線ＳＢＬ１１，ＳＢＬ１２と、電圧源ＶＭＳと、デコーダＤＥＣと、メインビット線ＭＢＬ１１，ＭＢＬ１２と、リファレンスセルＲＣ１１，ＲＣ１２と、リファレンスワード線ＲＷＬ１と、電圧源ＶＲＳと、スイッチＲＳＬ１１，ＲＳＬ１２と、リファレンスビット線ＲＢＬ１１，ＲＢＬ１２と、センスアンプＳＡ１１，ＳＡ１２とを備える。これらの接続関係は、図１と同様である。すなわち、電圧源１００，抵抗切替部１０２，および遅延回路３０１は、半導体記憶装置の外部に設けられていても良い。また、電圧源１００，抵抗素子Ｒ２００，遅延回路３０１は、半導体集積回路（または、電子機器）の内部において半導体記憶装置１０ではない他の回路に使用されていても良い。このように構成することにより、半導体記憶装置の面積を削減できる。
【産業上の利用可能性】
【００５６】
以上のように、上述の半導体記憶装置は、ノイズに起因するリファレンスセルの閾値判定の影響を抑制でき、リファレンスセルの閾値電圧を正確に調整できるので、半導体集積回路や電子機器などに好適である。
【符号の説明】
【００５７】
ＭＣ１１，ＭＣ１２，…，ＭＣ２２    メモリセル
ＷＬ１，ＷＬ２    ワード線
ＳＢＬ１１，ＳＢＬ１２    サブビット線
ＶＭＳ    電圧源
ＤＥＣ    デコーダ
ＭＢＬ１１，ＭＢＬ１２    メインビット線
ＲＣ１１，ＲＣ１２    リファレンスセル
ＲＳＫ１１、ＲＳＬ１２    スイッチ
ＶＲＳ    電圧源
ＳＡ１１，ＳＡ１２    センスアンプ
１００    電圧源
１０１    電圧供給切替部
ＳＷ１０１，ＳＷ１０２    スイッチ
１０２    抵抗切替部
ＳＷ２０１，ＳＷ２０２    スイッチ
Ｒ２００，Ｒ２０１，Ｒ２０２    抵抗素子
Ｔ２０１，Ｔ２０２    抵抗トランジスタ
１１１    電圧調整部
１１２    パッド
３０１    遅延回路
１０    半導体記憶装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも１つの第１のメモリセルに対応した複数の第１のメインビット線と、
少なくとも１つの第２のメモリセルに対応した複数の第２のメインビット線と、
前記複数の第１のメインビット線のいずれか１つの電圧と前記複数の第２のメインビット線のいずれか１つの電圧の差に応じた読み出しデータを出力する少なくとも１つのセンスアンプと、
前記複数の第１のメインビット線のうち前記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に所定の基準電圧を供給する電圧供給切替部と、
前記複数の第２のメインビット線のうち前記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と接地ノードとの間を所定の抵抗値で導通させる抵抗切替部とを備える
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記抵抗切替部は、
前記接地ノードに一端が接続された少なくとも１つの抵抗素子と、
前記少なくとも１つの抵抗素子の他端と前記複数の第２のメインビット線との間に接続された少なくとも１つのスイッチとを含む
ことを特徴とする半導体記憶装置。
【請求項３】
請求項２において、
前記少なくとも１つの抵抗素子は、ＭＯＳトランジスタ，ポリシリコン抵抗，およびウェル抵抗のうち少なくとも１つによって構成されている
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１において、
前記抵抗切替部は、前記接地ノードと前記複数の第２のメインビット線との間に接続された少なくとも１つの抵抗トランジスタを含み、
前記少なくとも１つの抵抗トランジスタは、当該抵抗トランジスタのゲート電圧に応じて、所定の抵抗値で電流を通過させる導通状態と電流を通過させない非導通状態とを切り替えられる
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１において、
前記抵抗切替部の抵抗値は、可変値である
ことを特徴とする半導体記憶装置。
【請求項６】
請求項１において、
前記抵抗切替部は、前記複数の第２のメインビット線のうち２以上の第２のメインビット線の各々と前記接地ノードとの間を共通の抵抗値で導通させる
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１において、
前記抵抗切替部は、前記複数の第２のメインビット線のうち２以上の第２のメインビット線と前記接地ノードとの間を第２のメインビット線毎に当該第２のメインビット線に応じた抵抗値で個別に導通させる
ことを特徴とする半導体記憶装置。
【請求項８】
請求項１において、
前記基準電圧は、可変電圧である
ことを特徴とする半導体記憶装置。
【請求項９】
請求項１において、
前記電圧供給切替部は、前記基準電圧の電圧値を調整する電圧調整部を含む
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項９において、
前記電圧調整部は、抵抗分割回路によって構成される
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項９において、
前記電圧調整部は、レギュレータ回路によって構成される
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１において、
前記基準電圧は、当該半導体記憶装置の内部に設けられた電圧源から供給された電圧である
ことを特徴とする半導体記憶装置。
【請求項１３】
請求項１において、
前記基準電圧は、当該半導体記憶装置の外部から供給された電圧である
ことを特徴とする半導体記憶装置。
【請求項１４】
請求項１において、
前記複数のセンスアンプを制御するための制御信号を出力する遅延回路をさらに備える
ことを特徴とする半導体記憶装置。
【請求項１５】
請求項１４において、
前記遅延回路は、１段のインバータまたは縦続接続された複数のインバータによって構成されたインバータ遅延回路である
ことを特徴とする半導体記憶装置。
【請求項１６】
請求項１４において、
前記遅延回路は、コントローラによって構成される
ことを特徴とする半導体記憶装置。
【請求項１７】
請求項１において、
前記複数の第１のメインビット線の各々には、読み出し動作のときに、前記第１のメモリセルの閾値電圧に応じた電流が発生し、
前記複数の第２のメインビット線の各々には、前記読み出し動作のときおよび当該第２のメインビット線に対応する前記第２のメモリセルの閾値電圧調整のときに、当該第２のメモリセルの閾値電圧に応じた電流が発生し、
前記電圧供給切替部は、前記第２のメモリセルの閾値電圧調整のときに、前記複数の第１のメインビット線のうち当該第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に前記所定の基準電圧を供給し、
前記抵抗切替部は、前記第２のメモリセルの閾値電圧調整のときに、前記複数の第２のメインビット線のうち当該第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と前記接地ノードとの間を前記所定の抵抗値で導通させる
ことを特徴とする半導体記憶装置。
【請求項１８】
少なくとも１つの第１のメモリセルに対応した複数の第１のメインビット線と、少なくとも１つの第２のメモリセルに対応した複数の第２のメインビット線と、前記複数の第１のメインビット線のいずれか１つの電圧と前記複数の第２のメインビット線のいずれか１つの電圧の差に応じた読み出しデータを出力する少なくとも１つのセンスアンプとを含む半導体記憶装置と、
前記複数の第１のメインビット線のうち前記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に所定の基準電圧を供給する電圧供給切替部と、
前記複数の第２のメインビット線のうち前記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と接地ノードとの間を所定の抵抗値で導通させる抵抗切替部とを備える
ことを特徴とする半導体集積回路。
【請求項１９】
請求項１８において、
前記複数のセンスアンプを制御するための制御信号を出力する遅延回路をさらに備える
ことを特徴とする半導体集積回路。
【請求項２０】
請求項１８において、
前記複数の第１のメインビット線の各々には、読み出し動作のときに、前記第１のメモリセルの閾値電圧に応じた電流が発生し、
前記複数の第２のメインビット線の各々には、前記読み出し動作のときおよび当該第２のメインビット線に対応する前記第２のメモリセルの閾値電圧調整のときに、当該第２のメモリセルの閾値電圧に応じた電流が発生し、
前記電圧供給切替部は、前記第２のメモリセルの閾値電圧調整のときに、前記複数の第１のメインビット線のうち当該第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に前記所定の基準電圧を供給し、
前記抵抗切替部は、前記第２のメモリセルの閾値電圧調整のときに、前記複数の第２のメインビット線のうち当該第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と前記接地ノードとの間を前記所定の抵抗値で導通させる
ことを特徴とする半導体集積回路。
【請求項２１】
少なくとも１つの第１のメモリセルに対応した複数の第１のメインビット線と、少なくとも１つの第２のメモリセルに対応した複数の第２のメインビット線と、前記第１のメインビット線のいずれか１つの電圧と前記第２のメインビット線のいずれか１つの電圧の差に応じた読み出しデータを出力する少なくとも１つのセンスアンプとを含む半導体記憶装置と、
前記複数の第１のメインビット線のうち前記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に所定の基準電圧を供給する電圧供給切替部と、
前記複数の第２のメインビット線のうち前記第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と接地ノードとの間を所定の抵抗値で導通させる抵抗切替部とを備える
ことを特徴とする電子機器。
【請求項２２】
請求項２１において、
前記複数のセンスアンプを制御するための制御信号を出力する遅延回路をさらに備える
ことを特徴とする電子機器。
【請求項２３】
請求項２１において、
前記複数の第１のメインビット線の各々には、読み出し動作のときに、前記第１のメモリセルの閾値電圧に応じた電流が発生し、
前記複数の第２のメインビット線の各々には、前記読み出し動作のときおよび当該第２のメインビット線に対応する前記第２のメモリセルの閾値電圧調整のときに、当該第２のメモリセルの閾値電圧に応じた電流が発生し、
前記電圧供給切替部は、前記第２のメモリセルの閾値電圧調整のときに、前記複数の第１のメインビット線のうち当該第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線に対応する第１のメインビット線に前記所定の基準電圧を供給し、
前記抵抗切替部は、前記第２のメモリセルの閾値電圧調整のときに、前記複数の第２のメインビット線のうち当該第２のメモリセルの閾値電圧に応じた電流が発生する第２のメインビット線と前記接地ノードとの間を前記所定の抵抗値で導通させる
ことを特徴とする電子機器。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2011033701.tif 000019
【図２】
2011033701.tif 000020
【図３】
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【図４】
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【図５】
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【図６】
2011033701.tif 000024
【図７】
2011033701.tif 000025
【図８】
2011033701.tif 000026
【図９】
2011033701.tif 000027
【図１０】
2011033701.tif 000028
【図１１】
2011033701.tif 000029
【図１２】
2011033701.tif 000030
【図１３】
2011033701.tif 000031
【図１４】
2011033701.tif 000032
【図１５】
2011033701.tif 000033
【図１６】
2011033701.tif 000034
【国際調査報告】
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2011033701.tif 000036
2011033701.tif 000037
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