(57)【要約】  制御部２は、光電変換素子ＰＤに信号電荷を蓄積させる露光期間ＴＥと、露光期間ＴＥで蓄積された信号電荷をＦＤに転送する転送期間ＴＴとが繰り返されるように画素回路ＧＣを制御する。そして、制御部２は、露光期間ＴＥを前半期間ＴＦと後半期間ＴＢとの２つの期間に分割し、前半期間ＴＦにおいて、転送トランジスタＴＸのゲートに、負のバイアス電圧を印加し、後半期間ＴＢにおいて、転送トランジスタＴＸのゲートに、画素回路ＧＣをリニアログ特性で駆動させるための中間電位ＶＭを印加する。
2011096207.tif 000002
【特許請求の範囲】
【請求項１】
変曲点を境に線形特性と対数特性とからなるリニアログ特性の画素回路を備えるＣＭＯＳ型の固体撮像装置であって、
前記画素回路は、
被写体を露光して信号電荷を蓄積する埋込型の光電変換素子と、
前記光電変換素子により蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンと、
前記光電変換素子により蓄積された信号電荷を前記フローティングディフュージョンに転送する転送トランジスタとを備え、
前記光電変換素子に信号電荷を蓄積させる露光期間と、前記露光期間で蓄積された信号電荷を前記フローティングディフュージョンに転送する転送期間とが繰り返されるように前記画素回路を制御する制御部を備え、
前記制御部は、前記露光期間を複数の期間に分割し、少なくとも１つの期間において、前記転送トランジスタのゲートに、前記画素回路を前記リニアログ特性で駆動させるための中間電位を印加し、前記露光期間の残りの期間において、前記転送トランジスタのゲートに、前記中間電位よりも前記ゲートを閉める方向の電圧値を有するバイアス電圧を印加する固体撮像装置。
【請求項２】
前記制御部は、前記露光期間を前半期間と後半期間との２つの期間に分割する請求項１記載の固体撮像装置。
【請求項３】
前記制御部は、前記前半期間において、前記ゲートに前記バイアス電圧を印加し、前記後半期間において、前記ゲートに前記中間電位を印加する請求項２記載の固体撮像装置。
【請求項４】
前記画素回路は、Ｎ（Ｎは２以上の整数）行×Ｍ（Ｍは正の整数）列でマトリックス状に配列されることで画素アレイ部を構成し、
前記制御部は、前記画素アレイ部の各行をサイクリックに選択する垂直走査部を備え、
前記垂直走査部は、
前記画素アレイ部の各行に対応するＮ個の出力部と、
前記画素アレイ部の各行に対応するＮ個のセレクタと、
前記画素アレイ部の各行を所定のＨ期間ずつサイクリックに選択し、選択した行に対応するセレクタ及び出力部に第１選択信号を出力する第１シフトレジスタと、
前記第１シフトレジスタよりもｎ（ｎは１以上、かつ、Ｎ−１以下の整数）×Ｈ期間遅延して前記画素アレイ部の各行をＨ期間ずつサイクリックに選択し、選択した行に対応するセレクタ及び出力部に第２選択信号を出力する第２シフトレジスタとを備え、
各セレクタは、前記第１選択信号が入力されてから次の第２選択信号が入力されるまでの期間、前記バイアス電圧を対応する行の出力部に出力する一方、前記第２選択信号が入力されてから次の第１選択信号が入力されるまでの期間、前記中間電位を対応する行の出力部に出力し、
各出力部は、前記第１選択信号が入力されてからＨ期間より短い所定期間において、対応する行の画素回路の転送トランジスタのゲートにオン電圧を出力し、それ以外の期間において、前記ゲートに前記セレクタから出力される前記バイアス電圧又は前記中間電位を出力する請求項３記載の固体撮像装置。
【請求項５】
各出力部は、ＡＮＤゲートとアナログドライバとを備え、
各ＡＮＤゲートは、前記第１選択信号が入力されてから前記所定期間において、ハイレベルの信号を対応する行のアナログドライバに出力し、
各アナログドライバは、対応する行のＡＮＤゲートからハイレベルの信号が入力された場合、対応する行の画素回路の転送トランジスタのゲートに前記オン電圧を出力し、対応する行のＡＮＤゲートからローレベルの信号が入力された場合、前記ゲートに前記セレクタから出力される前記バイアス電圧又は前記中間電位を出力する請求項４記載の固体撮像装置。
【請求項６】
前記転送トランジスタは、ｎチャネル型のトランジスタであり、
前記バイアス電圧は負の電圧である請求項１記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ型の固体撮像装置に関するものである。
【背景技術】
【０００２】
近年、ダイナミックレンジの拡大を図るために、変曲点を境に低輝度側が線形特性であり、高輝度側が対数特性であるリニアログ特性を有する画素回路から構成される固体撮像装置が知られている。【０００３】
例えば、特許文献１には、埋め込み型のフォトダイオードと、フォトダイオードに蓄積された信号電荷をフローティングディフュージョンに転送する転送トランジスタとを備え、露光期間中に転送トランジスタを中間電位で駆動することで、フォトダイオードに蓄積された信号電荷を対数的に圧縮し、リニアログ特性を実現する画素回路が開示されている。【０００４】
特許文献１記載の画素回路は、埋め込み型のフォトダイオードを採用しているため、フォトダイオード表面で発生する暗電流を抑制することができ、画素回路毎の暗電流に起因する信号成分のバラツキを抑制することができる。また、特許文献１の画素回路は、相関二重サンプリングにより、ノイズ成分を除去しているため、フローティングディフュージョンのリセット時に発生するｋＴＣノイズを除去することができる。【０００５】
しかしながら、特許文献１では、埋込型のフォトダイオードを採用することで、フォトダイオード表面に発生する暗電流の抑制が図られているが、露光期間の全期間において、転送トランジスタに中間電位が印加されている。そのため、特許文献１では、転送トランジスタのゲートの下部に形成されたＳｉ基板とＳｉＯ２との界面で発生する暗電流を抑制することが困難である。したがって、画素回路で発生する暗電流を抑制するには更に改善の余地がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−５０５４４号公報
【発明の概要】
【０００７】
本発明は、暗電流をより多く抑制することができる固体撮像装置を提供することである。
【０００８】
本発明の一局面による固体撮像装置は、変曲点を境に線形特性と対数特性とからなるリニアログ特性の画素回路を備えるＣＭＯＳ型の固体撮像装置であって、前記画素回路は、被写体を露光して信号電荷を蓄積する埋込型の光電変換素子と、前記光電変換素子により蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンと、前記光電変換素子により蓄積された信号電荷を前記フローティングディフュージョンに転送する転送トランジスタとを備え、前記光電変換素子に信号電荷を蓄積させる露光期間と、前記露光期間で蓄積された信号電荷を前記フローティングディフュージョンに転送する転送期間とが繰り返されるように前記画素回路を制御する制御部を備え、前記制御部は、前記露光期間を複数の期間に分割し、少なくとも１つの期間において、前記転送トランジスタのゲートに、前記画素回路を前記リニアログ特性で駆動させるための中間電位を印加し、前記露光期間の残りの期間において、前記転送トランジスタのゲートに、前記中間電位よりも前記ゲートを閉める方向の電圧値を有するバイアス電圧を印加する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態による固体撮像装置の全体構成図である。
【図２】図１の画素アレイ部を構成する画素回路の回路図である。
【図３】（Ａ）は図２に示す画素回路のタイミングチャートを示し、（Ｂ）は（Ａ）のタイミングチャートに従って駆動される画素回路の光電変換特性を示したグラフである。
【図４】図１に示す垂直走査部として比較例の回路を採用した場合の垂直走査部の回路図である。
【図５】図４に示す垂直走査部の動作を示すタイミングチャートである。
【図６】図１に示すカラムＡＤＣアレイ部を構成する１個のカラムＡＤＣの回路図である。
【図７】図６に示すカラムＡＤＣの動作を示すタイミングチャートである。
【図８】図１に示す固体撮像装置の動作の概要を示すタイミングチャートである。
【図９】本発明の実施の形態による垂直走査部の回路図である。
【図１０】図９に示す垂直走査部のタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態による固体撮像装置について、図面を参照しながら説明する。図１は、本発明の実施の形態による固体撮像装置の全体構成図である。図１に示すように固体撮像装置は、列並列型ＡＤ変換方式（カラムＡＤ変換方式）のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の固体撮像装置であって、画素アレイ部１、制御部２、カラムＡＤＣアレイ部３、ＰＬＬ５、温度センサ６、ランプジェネレータ７、センスアンプ８、シリアライザ９、クロック端子１１、画像処理部１２、及び出力端子１３を備えている。
【００１１】
本実施の形態では、画像処理部１２以外の画素アレイ部１〜出力端子１３は、１チップに集積化されており、固体撮像素子を構成している。
【００１２】
画素アレイ部１は、Ｎ（Ｎは２以上の正の整数）行×Ｍ（Ｍは正の整数）列にマトリックス状に配列された複数の画素回路ＧＣ（図２参照）により構成されている。なお、図１の例では、画素回路ＧＣは、１４行×１８列でマトリックス状に配列されている。
【００１３】
図２は、図１に示す画素回路ＧＣの回路図である。図２に示すように画素回路ＧＣは、光電変換素子ＰＤ、転送トランジスタＴＸ、リセットトランジスタＲＳＴ、増幅トランジスタＳＦ、及び行選択トランジスタＳＬを備える、ＣＭＯＳの画素回路ＧＣにより構成されている。
【００１４】
光電変換素子ＰＤは、埋込型の光電変換素子により構成され、被写体からの光を受光し、受光した光量に応じた信号電荷を蓄積する。ここで、光電変換素子ＰＤは、カソードが転送トランジスタＴＸのソースに接続されている。また、光電変換素子ＰＤはアノードに、駆動電圧であるＰＶＳＳが入力される。
【００１５】
転送トランジスタＴＸは、例えばｎチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタにより構成され、光電変換素子ＰＤにより蓄積された信号電荷をフローティングディフュージョン（以下、「ＦＤ」と記述する）に転送する。転送トランジスタＴＸのゲートは、駆動電圧であるφＴＸが入力され、φＴＸによって駆動される。このφＴＸの電圧を調整することで、転送トランジスタＴＸのゲートには、オン電圧、中間電位、及びバイアス電圧が印加される。また、転送トランジスタＴＸのドレインは、ＦＤに接続されている。
【００１６】
ＦＤは、光電変換素子ＰＤから転送された信号電荷を蓄積し、蓄積した信号電荷を、その大きさに応じたレベルを有する電圧信号に変換する。
【００１７】
リセットトランジスタＲＳＴは、例えばｎチャネル型のＭＯＳトランジスタにより構成され、ゲートにリセットトランジスタＲＳＴをオン・オフするための信号であるφＲＳＴが入力され、ドレインに駆動電圧であるＰＶＤＤが入力され、ソースがＦＤを介して増幅トランジスタＳＦのゲートに接続されている。
【００１８】
そして、リセットトランジスタＲＳＴは、垂直走査部２１の制御の下、オン・オフし、ＦＤをリセットする。なお、ＰＶＤＤ、ＰＶＳＳは図略の電圧源から出力され、φＲＳＴは、垂直走査部２１から出力される。
【００１９】
増幅トランジスタＳＦは、例えばｎチャネル型のＭＯＳトランジスタにより構成され、ゲートがＦＤを介して転送トランジスタＴＸ及びリセットトランジスタＲＳＴに接続され、ドレインに駆動電圧であるＰＶＤＤが入力され、ソースが行選択トランジスタＳＬに接続されている。そして、増幅トランジスタＳＦは、ＦＤから出力される画素信号を増幅して行選択トランジスタＳＬに出力する。
【００２０】
行選択トランジスタＳＬは、例えばｎチャネル型のＭＯＳトランジスタにより構成され、ゲートに行選択信号であるφＶＳＥＮが入力され、ドレインが増幅トランジスタＳＦに接続され、ソースが垂直信号線Ｌ１を介して対応する列のカラムＡＤＣに接続されている。そして、行選択トランジスタＳＬは、増幅トランジスタＳＦにより増幅された画素信号を、垂直信号線Ｌ１を介して対応する列のカラムＡＤＣに出力する。ここで、φＶＳＥＮは垂直走査部２１から出力される。
【００２１】
図１に戻り、制御部２は、垂直走査部２１、タイミングジェネレータ２２、及びデジタルアナログコンバータ（以下、「ＤＡＣ」と記述する。）２３を備え、図１０に示すように、光電変換素子ＰＤに信号電荷を蓄積させる露光期間ＴＥと、露光期間ＴＥで蓄積された信号電荷をＦＤに転送する転送期間ＴＴとが繰り返されるように画素回路ＧＣを制御する。
【００２２】
そして、制御部２は、露光期間ＴＥを複数の期間に分割し、少なくとも１つの期間において、転送トランジスタＴＸのゲートに、画素回路ＧＣをリニアログ特性で駆動させるための中間電位を印加し、露光期間ＴＥの残りの期間において、転送トランジスタＴＸのゲートに、中間電位よりもゲートを閉める方向の電圧値を有するバイアス電圧を印加する。
【００２３】
本実施の形態では、制御部２は、図１０に示すように、１つの露光期間ＴＥを前半期間ＴＦと後半期間ＴＢとの２つの期間に分割し、前半期間ＴＦにおいて、転送トランジスタＴＸのゲートにバイアス電圧ＶＬを印加し、後半期間ＴＢにおいて、転送トランジスタＴＸのゲートに中間電位ＶＭを印加している。
【００２４】
そのため、光電変換素子ＰＤは、前半期間ＴＦでリニア特性で信号電荷を蓄積し、後半期間ＴＢでリニアログ特性で信号電荷を蓄積することが可能となり、明るい被写体を露光した場合であっても飽和することなく信号電荷を蓄積することができ、リニアログ特性が維持され、ダイナミックレンジを確保することが可能となる。
【００２５】
ここで、転送トランジスタＴＸは、ｎチャネル型のＭＯＳトランジスタにより構成されているため、バイアス電圧ＶＬとしては、中間電位ＶＭよりも低い値の電圧値を採用すればよい。
【００２６】
転送トランジスタＴＸは、ゲートの開度が増大するにつれて、ゲートの下部の基板層と絶縁層との界面で発生する暗電流が増大する。したがって、前半期間ＴＦにおいて、中間電位ＶＭより低いバイアス電圧ＶＬを転送トランジスタＴＸに印加することで、転送トランジスタＴＸのゲートの開度が小さくなり、転送トランジスタＴＸで発生する暗電流を低下させることができる。その結果、転送トランジスタＴＸから光電変換素子ＰＤに逆流する暗電流が更に減少され、光電変換素子ＰＤに蓄積される信号電荷に含まれる暗電流を抑制することができる。
【００２７】
したがって、バイアス電圧ＶＬとして０を採用すると、転送トランジスタＴＸのゲートを完全に閉じることが可能となり、転送トランジスタＴＸで生じる暗電流をより抑制することが可能となる。
【００２８】
また、バイアス電圧ＶＬとして負の値を採用すると、転送トランジスタＴＸのゲートの下側に正孔を生じさせることが可能となり、ゲートの下側で発生する電子を正孔と結合させて消滅させ、転送トランジスタＴＸで生成される暗電流を更に抑制することができる。その結果、転送トランジスタＴＸから光電変換素子ＰＤに逆流する暗電流が更に減少され、光電変換素子ＰＤに蓄積される信号電荷に含まれる暗電流を更に抑制することが可能となる。
【００２９】
なお、本実施の形態では、制御部２は、図１０に示すように、前半期間ＴＦと後半期間ＴＢとがほぼ同じ長さとなるように露光期間ＴＥを２分割している。
【００３０】
ここで、後半期間ＴＢにおいて、φＴＸを中間電位ＶＭに設定するのは、画素回路ＧＣの光電変換特性をリニアログ特性にするためである。ここで、リニアログ特性は、変曲点を境に低輝度側が線形特性、高輝度側が対数特性となる光電変換特性のことを指す。
【００３１】
すなわち、φＴＸを中間電位ＶＭに設定することで、光電変換素子ＰＤに蓄積される信号電荷のポテンシャルが中間電位ＶＭになるまでは、光電変換素子ＰＤには信号電荷が光量に対してリニア特性で蓄積される。一方、光電変換素子ＰＤに蓄積される信号電荷のポテンシャルが中間電位ＶＭを超えると、光電変換素子ＰＤは、信号電荷の一部をＦＤに漏らしつつ蓄積するため、光量に対してログ特性で信号電荷を蓄積する。これにより、画素回路ＧＣに、リニアログ特性を持たせることが可能となる。
【００３２】
なお、中間電位ＶＭの値としては、リニアログ特性を実現するために実験的に得られた予め定められた値を採用すればよい。また、バイアス電圧ＶＬの値としては、暗電流を抑制するうえで好ましい値であって、実験的に得られた予め定められた値を採用すればよい。
【００３３】
図１に戻り、垂直走査部２１は、タイミングジェネレータ２２から出力される垂直同期信号等の種々の信号に同期して、画素アレイ部１を構成する各行の画素回路ＧＣをサイクリックに選択することで、画素アレイ部１を垂直走査する。また、垂直走査部２１は、選択した行の各画素回路ＧＣに、種々の信号を出力することで、各画素回路ＧＣを駆動する。
【００３４】
タイミングジェネレータ２２は、ＰＬＬ５から供給されるクロック信号に従って、垂直同期信号及び水平同期信号等の、固体撮像装置を制御するうえで必要となるタイミング信号を生成し、固体撮像装置の全体制御を司る。また、タイミングジェネレータ２２は、タイミング信号の設定値等を記憶するためのレジスタを備えている。なお、レジスタは、図略の通信端子を介して接続される外部の装置と例えばシリアル通信することによって設定値が書き込まれる。ここで、設定値としては、例えば後述する転送トランジスタＴＸ（図２参照）を駆動するためのオン電圧、中間電位、及びバイアス電圧の値を定めるための設定値等が含まれる。
【００３５】
本実施の形態では、画素アレイ部１は、例えばＲ（赤），Ｇ（緑），Ｂ（青）等の複数の色成分の画素信号を取得するための複数種類の画素回路ＧＣが、ベイヤー配列等の所定の配列方式に従って、規則的に配列されている。よって、タイミングジェネレータ２２は、レジスタに画素回路ＧＣの種類毎の中間電位及びバイアス電圧を規定する設定値を予め記憶しており、画素回路ＧＣの種類に応じた設定値により規定される中間電位及びバイアス電圧によって各画素回路ＧＣが駆動されるように、ＤＡＣ２３及び垂直走査部２１を制御する。
【００３６】
具体的には、タイミングジェネレータ２２は、画素アレイ部１の各行各列にどの種類の画素回路ＧＣが配列されているかを予め記憶しており、例えば、垂直走査部２１がある１行を選択した場合、その行の各列にどの種類の画素回路ＧＣが配列されているかを特定する。そして、タイミングジェネレータ２２は、特定した種類に応じた設定値をＤＡＣ２３に出力してデジタルアナログ変換させる。そして、タイミングジェネレータ２２は、特定した種類に応じた中間電位及びバイアス電圧が、垂直走査部２１により選択された行の各列の画素回路ＧＣの転送トランジスタＴＸに出力されるように、垂直走査部２１を制御する。
【００３７】
このように、種類に応じた中間電位で各画素回路ＧＣを駆動することで、各画素回路ＧＣを種類に応じた適切なダイナミックレンジで駆動させることができる。また、種類に応じたバイアス電圧で各画素回路ＧＣを駆動することで、各画素回路ＧＣの転送トランジスタＴＸで発生する暗電流を効果的に抑制することができる。
【００３８】
また、タイミングジェネレータ２２は、温度センサ６により検出された温度データに基づいて、各画素回路ＧＣにおける変曲点の変動が抑制されるように各画素回路ＧＣの中間電位を変更する。
【００３９】
ここで、温度センサ６により検出された温度データは、カラムＡＤＣアレイ部３でデジタルに変換された後、画像処理部１２に出力される。画像処理部１２は、デジタルに変換された温度データに従って、画素回路ＧＣの種類毎に定められた中間電位を補正し、補正後の中間電位を規定する設定値を、タイミングジェネレータ２２のレジスタに書き込む。ここで、画像処理部１２は、例えば、画素回路ＧＣの種類毎に中間電位と温度との関係を示す関数を予め記憶している。そして、画像処理部１２は、この関数に従って、温度センサ６により検出された温度に対応する中間電位を決定し、その中間電位で画素回路ＧＣを駆動するための設定値をレジスタに書き込む。
【００４０】
そして、タイミングジェネレータ２２は、画像処理部１２により書き換えられた設定値に従って、画素回路ＧＣの転送トランジスタＴＸを駆動する。これにより、ジャンクション温度の変動による各画素回路ＧＣの変曲点の変動が抑制される。
【００４１】
ＤＡＣ（デジタルアナログコンバータ）２３は、タイミングジェネレータ２２から出力されるデジタルの信号をアナログの信号に変換して、垂直走査部２１に供給する。例えば、ＤＡＣ２３は、タイミングジェネレータ２２から出力される中間電位及びバイアス電圧を規定するための設定値を、アナログ信号に変換して中間電位及びバイアス電圧を生成し、垂直走査部２１に供給する。
【００４２】
カラムＡＤＣアレイ部３は、画素アレイ部１の各列に対応するＭ個のカラムＡＤＣと、温度センサ６から出力されたアナログの温度データをアナログデジタル変換するための１個のカラムＡＤＣとを備えている。カラムＡＤＣは、画素アレイ部１の各列に対応する垂直信号線Ｌ１を介して各列の画素回路ＧＣと接続されている。そして、カラムＡＤＣは、垂直走査部２１により選択された行の画素回路ＧＣから画素信号を読み出し、相関二重サンプリング処理及びアナログデジタル変換処理を行い、得られたデジタルの映像信号を保持する。
【００４３】
列駆動部４は、例えばシフトレジスタにより構成されている。そして、列駆動部４は、タイミングジェネレータ２２から出力される水平同期信号に同期した列選択信号を１水平走査期間においてカラムＡＤＣに順次に出力することで、各列のカラムＡＤＣをサイクリックに選択する。これにより、カラムＡＤＣアレイ部３が水平走査され、各列のカラムＡＤＣが保持するデジタルの映像信号がセンスアンプ８に順次に出力される。
【００４４】
ＰＬＬ５は、クロック端子１１を介して外部の装置から供給されるクロック信号を逓倍し、タイミングジェネレータ２２に出力する。本実施の形態において、クロック端子１１には、例えば、５４ＭＨｚのクロック信号が供給され、ＰＬＬ５は、この５４ＭＨｚのクロック信号を２逓倍して、１０８ＭＨｚのクロック信号をタイミングジェネレータ２２に供給する。
【００４５】
温度センサ６は、固体撮像装置内部の温度であるジャンクション温度を検出し、ジャンクション温度に比例するアナログの温度データを、画素回路ＧＣが接続されていないカラムＡＤＣに出力する。図１の例では、画素回路ＧＣが接続されていないカラムＡＤＣとしては、カラムＡＤＣアレイ部３の最右列のカラムＡＤＣが採用されている。そして、温度センサ６から出力された温度データは、この最右列のカラムＡＤＣに出力され、アナログデジタル変換される。
【００４６】
ランプジェネレータ７は、ランプ信号を生成して、各カラムＡＤＣに出力する。センスアンプ８は、カラムＡＤＣアレイ部３から水平信号線Ｌ２を介して出力されるデジタルの映像信号を増幅し、シリアライザ９に出力する。本実施の形態では、カラムＡＤＣは、１４ビットのデジタルの映像信号を生成し、各ビットの信号の位相を１８０度ずらし、位相が１８０度ずらされた信号と、位相がずらされていない信号とからなる合計２８個の信号をセンスアンプ８に出力する。よって、カラムＡＤＣアレイ部３とセンスアンプ８とを接続する水平信号線Ｌ２は、合計２８本となる。そして、センスアンプ８は、２８本の水平信号線Ｌ２を流れる信号をそれぞれ増幅して、各信号の波形を成形してシリアライザ９に出力する。
【００４７】
シリアライザ９は、例えば、ＬＶＤＳ（Low Voltage differential
singalings）規格に準拠したシリアライザにより構成されている。そして、シリアライザ９は、センスアンプ８から２８本の水平信号線Ｌ２を介してパラレルで出力される信号を差動増幅して１４ビットの信号とする。そして、シリアライザ９は、１４ビットの信号をパラレルの信号からシリアルの信号に変換して出力端子１３に出力する。出力端子１３は、シリアライザ９からの信号を画像処理部１２に出力する。
【００４８】
画像処理部１２は、例えば専用のハードウエア回路により構成され、各カラムＡＤＣから出力された映像信号に種々の画像処理を施す。本実施の形態では、画像処理部１２は、上述したように温度センサ６により検出された温度データに応じて、各画素回路ＧＣの転送トランジスタＴＸのゲートに付与する中間電位を決定し、変曲点の変動を抑制する処理を行っている。
【００４９】
図３（Ａ）は、画素回路ＧＣのタイミングチャートを示している。図３（Ａ）に示すように画素回路ＧＣは、リセット期間ｔ０、ノイズ読出期間ｔ１、転送期間ｔ２（ＴＴ）、信号読出期間ｔ３というように、４つの期間がサイクリックに繰り返され、画素信号を出力する。
【００５０】
具体的には、リセット期間ｔ０は、信号読出期間ｔ３の終了直後からノイズ読出期間ｔ１の開始直前までの期間が該当する。つまり、露光期間ＴＥ（ＴＥ１，ＴＥ２）において、ノイズ読出期間ｔ１及び信号読出期間ｔ３以外のほぼ全期間がリセット期間ｔ０となる。
【００５１】
リセット期間ｔ０においては、φＲＳＴがＨｉにされてリセットトランジスタＲＳＴがオンされ、φＶＳＥＮがＬｏにされて行選択トランジスタＳＬがオフされ、φＴＸが中間電位ＶＭに設定されている。
【００５２】
つまり、リセット期間ｔ０においては、リセットトランジスタＲＳＴによってＦＤがリセットされ、ＦＤのレベルがＰＶＤＤとされる。これにより、φＴＸが中間電位ＶＭに設定されているために光電変換素子ＰＤからＦＤに漏れ出る信号電荷がＦＤから排出される。
【００５３】
ノイズ読出期間ｔ１において、φＲＳＴがＬｏにされ、φＶＳＥＮがＨｉにされ、φＴＸが中間電位ＶＭにされ、リセットトランジスタＲＳＴがオフ、行選択トランジスタＳＬがオン、転送トランジスタＴＸが中間電位ＶＭで駆動されている。
【００５４】
これにより、ＦＤのリセットレベルの電圧信号が、増幅トランジスタＳＦ及び行選択トランジスタＳＬによって読み出され、ノイズ信号として対応する列のカラムＡＤＣに出力される。このノイズ信号には、主にＦＤのリセット時に生じるｋＴＣノイズが含まれ、画素回路ＧＣ毎にばらついている。
【００５５】
ここで、ノイズ読出期間ｔ１において、ＦＤのリセットレベルの電圧信号が、リセットトランジスタＲＳＴによりＦＤがリセットされていない状態で読み出されているため、画素回路ＧＣ毎にバラツキを有するＦＤのリセットレベルの電圧信号をノイズ信号として精度良く出力することができる。
【００５６】
転送期間ｔ２において、φＲＳＴがＬｏ、φＶＳＥＮがＬｏ、φＴＸがＶＨにされ、リセットトランジスタＲＳＴがオフ、行選択トランジスタＳＬがオフ、転送トランジスタがオンにされている。これにより、転送トランジスタＴＸのゲートが全開し、露光期間ＴＥ１において光電変換素子ＰＤに蓄積された信号電荷がＦＤに転送される。これにより、ＦＤの電圧が信号電荷に応じて減少する。
【００５７】
転送期間ｔ２が終了すると、φＴＸがバイアス電圧ＶＬにされ、転送トランジスタＴＸのゲートが閉じられ、光電変換素子ＰＤによる次のフレームの露光が開始され、露光期間ＴＥ２が開始される。
【００５８】
信号読出期間ｔ３において、φＲＳＴがＬｏ、φＶＳＥＮがＨｉ、φＴＸがバイアス電圧ＶＬにされ、ＦＤにより信号電荷が電圧信号に変換され、変換された電圧信号が増幅トランジスタＳＦ及び行選択トランジスタＳＬにより読み出され、ノイズ＋映像信号として対応する列のカラムＡＤＣに出力される。
【００５９】
なお、後述するカラムＡＤＣは、相関二重サンプリングにより、ノイズ読出期間ｔ１で読み出されたノイズ信号と信号読出期間ｔ３で読み出されたノイズ＋映像信号との差分をとり、ノイズ＋映像信号に含まれるノイズ成分を除去し、映像信号を抽出する。
【００６０】
そして、信号読出期間ｔ３が終了すると、φＲＳＴが再びＨｉとされ、ＦＤがリセットされ、ＦＤの電圧がＰＶＤＤにされ、次のリセット期間ｔ０が開始される。
【００６１】
図３（Ｂ）は、図３（Ａ）のタイミングチャートに従って駆動される画素回路ＧＣの光電変換特性を示したグラフである。図３（Ｂ）において、縦軸は線形軸であり画素回路ＧＣから出力される映像信号を示し、横軸は対数軸であり光電変換素子ＰＤへの入射光強度を示している。
【００６２】
このグラフから分かるように、変曲点Ｐ１を境に低輝度領域がリニア（線形）特性を有し、高輝度領域がログ（対数）特性を有していることが分かる。なお、図３（Ｂ）のグラフにおいて、リニア特性がカーブを描いて上昇し、ログ特性がほぼ直線状に上昇しているのは、横軸を対数軸としたからである。
【００６３】
図４は、図１に示す垂直走査部２１として比較例の回路を採用した場合の垂直走査部２１の回路図を示している。なお、図４は、画素アレイ部１の行数が６行の場合における回路図を示している。具体的には、図４に示す下から１〜６行目の各行の回路群が、図１に示す画素アレイ部１の下から１〜６行目に対応している。
【００６４】
図４に示す垂直走査部２１は、画素アレイ部１の各行に対応する６個の出力部ＯＰ１〜ＯＰ６と、シフトレジスタＳＲ１（第１シフトレジスタの一例）とを備えている。シフトレジスタＳＲ１は、画素アレイ部１の各行を所定のＨ期間ずつサイクリックに選択し、選択した行に対応する出力部ＯＰ１〜ＯＰ６に第１選択信号（ＨｉのＳＥＬ１ａ〜ＳＥＬ１ｆ）を出力する。
【００６５】
出力部ＯＰ１〜ＯＰ６は、それぞれ、ＡＮＤゲートＡＧと、アナログドライバＡＤとを備えている。なお、各行のＡＮＤゲートＡＧを区別する場合は、１〜６行目に対応するＡＮＤゲートＡＧをそれぞれＡＮＤゲートＡＧ１〜ＡＧ６と記述する。また、各行のアナログドライバＡＤを区別する場合は、１〜６行目に対応するアナログドライバＡＤをそれぞれアナログドライバＡＤ１〜ＡＤ６と記述する。
【００６６】
シフトレジスタＳＲ１は、画素アレイ部１の各行に対応する６個のラッチ部ＶＳＲを備える６ビットのシフトレジスタである。なお、各行のラッチ部ＶＳＲを区別する場合は、１〜６行目のラッチ部ＶＳＲをそれぞれラッチ部ＶＳＲ１〜ＶＳＲ６と記述する。
【００６７】
ラッチ部ＶＳＲ１〜ＶＳＲ６は、それぞれ、出力端子がＡＮＤゲートＡＧ１〜ＡＧ６の入力端子に接続されている。ラッチ部ＶＳＲ１には、シフトレジスタＳＲ１に動作を開始させるためのパルス信号ＶＳ１が入力される。このパルス信号ＶＳ１は、垂直同期信号に同期しており、例えば、垂直同期信号の立ち上がりから所定期間経過後に立ち上がり、例えば図１に示すタイミングジェネレータ２２から出力される。
【００６８】
ここで、垂直同期信号は、画素アレイ部１が１フレーム分の画素信号の読み出し開始タイミングを規定するための信号である。また、１フレームとは、画素アレイ部１を構成するＮ行Ｍ列の全ての画素回路ＧＣによって読み出される画素信号から構成される画像データのこと、つまり、１枚の画像データのことを指す。
【００６９】
ラッチ部ＶＳＲ１は、パルス信号ＶＳ１がＨｉになると、出力信号であるＳＥＬ１ａをＨｉにして、次段のラッチ部ＶＳＲ２及びＡＮＤゲートＡＧ１に第１選択信号を出力する。そして、ラッチ部ＶＳＲ１は、所定のＨ期間が経過すると、ＳＥＬ１ａをＬｏにして第１選択信号の出力を終了する。
【００７０】
ラッチ部ＶＳＲ２は、ＳＥＬ１ａがＬｏになると、出力信号であるＳＥＬ１ｂをＨｉにして第１選択信号をラッチ部ＶＳＲ３及びＡＮＤゲートＡＧ２に出力する。そして、ラッチ部ＶＳＲ２は、Ｈ期間が経過すると、ＳＥＬ１ｂをＬｏにし、第１選択信号の出力を終了する。
【００７１】
このようにして、シフトレジスタＳＲ１は、Ｈ期間単位で、第１選択信号をラッチ部ＶＳＲ１〜ＶＳＲ６に向けて順次にシフトさせる。そして、シフトレジスタＳＲ１は、６Ｈ期間が経過すると、再び、ラッチ部ＶＳＲ１にパルス信号ＶＳ１が入力され、Ｈ期間単位で、第１選択信号をラッチ部ＶＳＲ１〜ＶＳＲ６に向けて順次にシフトさせる。
【００７２】
ＡＮＤゲートＡＧ１〜ＡＧ６は、一方の入力端子にＳＥＬ１ａ〜ＳＥＬ１ｆが入力され、他方の入力端子にＴＸｉｎが入力される。ここで、ＴＸｉｎは、例えば、タイミングジェネレータ２２から出力され、φＴＸａ〜φＴＸｆの元になる周期がＨ期間の信号であり、ＳＥＬ１ａ〜ＳＥＬ１ｆのそれぞれの立ち上がりに同期して立ち上がる。そして、ＡＮＤゲートＡＧは、ＳＥＬ１ｘ（ｘ＝ａ〜ｆ）とＴＸｉｎとの論理積をとり、Ｈｉ又はＬｏの信号を対応する行のアナログドライバＡＤに出力する。
【００７３】
アナログドライバＡＤは、対応する行のＡＮＤゲートＡＧの出力端子と接続されている。また、アナログドライバＡＤは、オン電圧ＶＨ及び中間電位ＶＭが入力されている。そして、アナログドライバＡＤは、ＡＮＤゲートＡＧからＨｉの信号が入力されると、オン電圧ＶＨを出力し、ＡＮＤゲートＡＧからＬｏの信号が入力されると、中間電位ＶＭを出力する。なお、オン電圧ＶＨ及び中間電位ＶＭは、ＤＡＣ２３から出力される。
【００７４】
また、アナログドライバＡＤは、対応する行の画素アレイ部１の各行の画素回路ＧＣと接続されている。例えば、アナログドライバＡＤ１は、ＡＮＤゲートＡＧ１からＨｉの信号が入力されると、画素アレイ部１の１行目のＭ個の画素回路ＧＣの転送トランジスタＴＸのゲートにオン電圧ＶＨを出力し、ＡＮＤゲートＡＧ１からＬｏの信号が入力されると、画素アレイ部１の１行目のＭ個の画素回路ＧＣの転送トランジスタＴＸのゲートに中間電位ＶＭを出力する。
【００７５】
図５は、図４に示す垂直走査部２１の動作を示すタイミングチャートである。パルス信号ＶＳ１は、ラッチ部ＶＳＲ１に６Ｈ期間ごとに入力される。
【００７６】
シフトレジスタＳＲ１は、Ｈ期間単位で、ＳＥＬ１ａ〜ＳＥＬ１ｆを順次にＨｉにする。
【００７７】
φＴＸａは、ＳＥＬ１ａがＨｉになるとＶＭからＶＨになり、１行目の画素回路ＧＣの転送トランジスタＴＸのゲートにオン電圧ＶＨを出力する。これにより、１行目の画素回路ＧＣの転送期間ＴＴが開始される。ＴＸｉｎのＬｏに応じて、φＴＸａがＶＭになると転送期間ＴＴが終了して露光期間ＴＥとなり、１行目の画素回路ＧＣの転送トランジスタＴＸは中間電位ＶＭで駆動される。これにより１行目の画素回路ＧＣはリニアログ特性で信号電荷を蓄積することができる。
【００７８】
φＴＸｂは、ＳＥＬ１ｂがＨｉになるとＶＭからＶＨになり、２行目の画素回路ＧＣの転送トランジスタＴＸのゲートにオン電圧ＶＨを出力する。これにより、２行目の画素回路ＧＣの転送期間ＴＴが開始される。ＴＸｉｎのＬｏに応じて、φＴＸｂがＶＭになると、転送期間ＴＴが終了して露光期間ＴＥとなり、２行目の画素回路ＧＣの転送トランジスタＴＸは中間電位ＶＭで駆動される。これにより２行目の画素回路ＧＣは、リニアログ特性で信号電荷を蓄積することができる。
【００７９】
以後、ＳＥＬ１ｃ〜ＳＥＬ１ｆのＨｉに応じて、φＴＸｃ〜φＴＸｆが順次にＶＨになり、３〜６行目の画素回路ＧＣの転送期間が開始される。
【００８０】
また、ＴＸｉｎのＬｏに応じて、φＴＸｃ〜φＴＸｆが順次にＶＭになると、３〜６行目の画素回路ＧＣの転送トランジスタＴＸが中間電位ＶＭで駆動される。これにより、３〜６行目の画素回路ＧＣがリニアログ特性を有することになる。
【００８１】
図６は、図１に示すカラムＡＤＣアレイ部３を構成する１個のカラムＡＤＣの回路図である。カラムＡＤＣは、カラムアンプ１０、クランプ部２０、コンパレータ部３０、ＬＣＫラッチ回路４０、ラッチ部５０、逐次比較信号生成部６０、ＳＡレジスタ７０、ノイズレベル制限トランジスタ８０、及び暗電流除去部９０を備えている。
【００８２】
図６において、φＧａｉｎＡ，φＧａｉｎＢ，φＧａｉｎＣ，φＡＲＳＴ，φＣＬ，φＳＨ，φＣＭＰ，φＣＲＳＴ１，φＣＲＳＴ２は制御信号を示し、例えばタイミングジェネレータ２２から出力される。また、ＶＲＡＭＰはランプ信号を示し、ランプジェネレータ７から出力される。
【００８３】
カラムアンプ１０は、画素アレイ部１から出力された画素信号Ｖｉｄｅｏに対して、相関二重サンプリング処理を行いながら増幅処理を行い、画素信号Ｖｉｄｅｏからノイズ信号を除去する。
【００８４】
具体的にはカラムアンプ１０は、オペアンプＡ１０、コンデンサＣＡ，ＣＢ，ＣＣ，ＣＦ、及びスイッチＳＷＡ，ＳＷＢ，ＳＷＣ，ＳＷ１１を備えている。コンデンサＣＡ，ＣＢ，ＣＣは、オペアンプＡ１０のマイナス端子側にスイッチＳＷＡ，ＳＷＢ，ＳＷＣを介して接続されている。コンデンサＣＦは、オペアンプＡ１０の入出力端子間に設けられた帰還コンデンサである。
【００８５】
スイッチＳＷＡは、コンデンサＣＡをオペアンプＡ１０に接続するためのスイッチであり、例えばφＧａｉｎＡ＝ＨｉのときオンしてコンデンサＣＡをオペアンプＡ１０のマイナス端子に接続し、φＧａｉｎＡ＝Ｌｏ（ローレベル）のときオフしてコンデンサＣＡをオペアンプＡ１０のマイナス端子から切り離す。スイッチＳＷＢ，ＳＷＣもスイッチＳＷＡと同様、コンデンサＣＢ，ＣＣをオペアンプＡ１０に接続するためのスイッチである。
【００８６】
スイッチＳＷ１１は、コンデンサＣＦと並列接続され、φＡＲＳＴ＝Ｈｉのときオンし、φＡＲＳＴ＝Ｌｏのときオフし、カラムアンプ１０をリセットし、オペアンプＡ１０のマイナス端子とオペアンプＡ１０の出力端子との電位を所定のリセットレベル（以下、「ＶＯＰＡ」と記述する。）にする。なお、オペアンプＡ１０のプラス端子には常にＶＯＰＡが印加されている。
【００８７】
ここで、カラムアンプ１０は、スイッチＳＷＡ＝オンの場合、入力される信号をＣＡ／ＣＦの利得で増幅し、スイッチＳＷＢ＝オンの場合、入力される信号をＣＢ／ＣＦの利得で増幅し、スイッチＳＷＣ＝オンの場合、入力される信号をＣＣ／ＣＦの利得で増幅し、スイッチＳＷＡ，ＳＷＢ，ＳＷＣ＝オンの場合、入力される信号を（ＣＡ＋ＣＢ＋ＣＣ）／ＣＦの利得で増幅する。
【００８８】
クランプ部２０は、カラムアンプ１０の出力端子側に設けられ、カラムアンプ１０から出力された信号であるＡＯＵＴの黒レベルを所定の定電圧であるクランプ電圧ＶＣＬにクランプする。ここで、クランプ部２０は、スイッチＳＷ２１，ＳＷ２２、及びコンデンサＣ２１，Ｃ２２を備えている。スイッチＳＷ２１は一端がコンデンサＣ２１，Ｃｘを介して接地されると共に、コンデンサＣ２１を介してオペアンプＡ１０の出力端子に接続され、他端がクランプ電圧ＶＣＬを出力するクランプ電圧源（図略）に接続され、φＣＬ＝Ｈｉのときオンし、φＣＬ＝Ｌｏのときオフする。
【００８９】
スイッチＳＷ２２は、一端がコンデンサＣ２１に接続され、他端がコンデンサＣ２２を介してコンパレータ部３０に接続され、φＳＨ＝Ｈｉのときオンして、カラムアンプ１０及びコンパレータ部３０間を接続し、φＳＨ＝Ｌｏのときオフして、カラムアンプ１０及びコンパレータ部３０間を遮断する。
【００９０】
コンデンサＣｘは、一端がコンデンサＣ２１に接続され、他端が接地され、ＡＯＵＴを保持する。
【００９１】
コンパレータ部３０は、スイッチＳＷ３１，ＳＷ３２、コンデンサＣ３１、及びコンパレータＡ３１，Ａ３２を備えている。
【００９２】
スイッチＳＷ２３は、コンデンサＣ２２を介してコンパレータＡ３１のマイナス端子に接続され、他端にＶＲＡＭＰが入力され、φＣＭＰ＝Ｈｉになったときオンして、ＶＲＡＭＰをコンパレータＡ３１のマイナス端子に入力し、φＣＭＰ＝Ｌｏになったときオフして、ＶＲＡＭＰをコンパレータＡ３１のマイナス端子に入力しない。
【００９３】
本実施の形態では、映像信号は上位４ビットの上位ビット群と下位１０ビットの下位ビット群とに分けてＡＤ変換される。そして、カラムＡＤＣは、上位ビット群を逐次比較型ＡＤ変換方式によりＡＤ変換し、下位ビット群を積分型ＡＤ変換方式によりＡＤ変換する。
【００９４】
そのため、ＶＲＡＭＰは下位ビット群をＡＤ変換するために、例えば０〜１０２３（＝２１０）の範囲で直線状に経時的に増大するランプ信号が採用される。
【００９５】
スイッチＳＷ３１は、コンパレータＡ３１の入出力端子間に接続され、φＣＲＳＴ１＝Ｈｉのときオンし、φＣＲＳＴ１＝Ｌｏのときオフし、コンパレータＡ３１をリセットさせ、コンパレータＡ３１のマイナス端子とコンパレータＡ３１の出力端子との電位を所定のリセットレベル（以下、「ＶＯＰＣ」と記す。）にする。なお、コンパレータＡ３１のプラス端子には常にＶＯＰＣが印加されている。
【００９６】
コンパレータＡ３１は、マイナス端子に入力される信号（以下、「ＣＩＮ」と記す。）をＶＯＰＣと比較し、ＣＩＮがＶＯＰＣを超えると、出力信号をローレベルに反転させ、ＣＩＮがＶＯＰＣを下回ると、出力信号をハイレベルに反転させる。
【００９７】
スイッチＳＷ３２は、コンパレータＡ３２の入出力端子間に接続され、φＣＲＳＴ２＝Ｈｉのときオンし、φＣＲＳＴ２＝Ｌｏのときオフし、コンパレータＡ３２をリセットし、コンパレータＡ３２のマイナス端子とコンパレータＡ３２の出力端子との電位をリセットレベルであるＶＯＰＣにする。なお、コンパレータＡ３２のプラス端子には常にＶＯＰＣが印加されている。
【００９８】
コンパレータＡ３２は、マイナス端子がコンデンサＣ３１を介してコンパレータＡ３１に接続され、コンパレータＡ３１からの出力信号がＶＯＰＣを超えると、出力信号（以下、「ＣＯＵＴ」と記す。）をＬｏに反転させ、コンパレータＡ３１からの出力信号がＶＯＰＣを下回ると、ＣＯＵＴをＨｉに反転させる。
【００９９】
ＬＣＫラッチ回路４０は、上位ビット群のビットの値（＝Ｄ１〜Ｄ４）を決定するための１ビットのラッチ回路である。具体的には、ＬＣＫラッチ回路４０は、図７に示すように、上位ビット群の１つビットの値を決定するための期間であるＴＳＡよりもＨｉの期間が短いφＬＣＫが入力され、φＬＣＫがＨｉの期間において、ＣＯＵＴの反転の有無を検出し、ＣＯＵＴが反転した場合は、現在ラッチしている値を反転させて、ＣＯＵＴが反転しない場合は、現在ラッチしている値を反転させない。そして、ＬＣＫラッチ回路４０は、φＬＣＫが例えばＬｏに切り替わると、現在ラッチしているビットの値をＬＯＵＴとして出力し、後段の対応するビットのラッチ回路５１にラッチさせる。
【０１００】
例えば、ＬＣＫラッチ回路４０は、デフォルトで１の値をラッチしており、Ｄ１を決定するための１回目のＴＳＡにおいて、ＣＯＵＴが反転しない場合は、１をＤ１のラッチ回路５１にラッチさせ、ＣＯＵＴが反転した場合は、０をＤ１のラッチ回路５１にラッチさせる。
【０１０１】
また、ＬＣＫラッチ回路４０は、Ｄ２を決定するための２回目のＴＳＡにおいて、ＣＯＵＴが反転しない場合は、１の値をラッチしていれば、１をＤ２のラッチ回路５１にラッチさせ、０の値をラッチしていれば、０をＤ２のラッチ回路５１にラッチさせる。
【０１０２】
一方、ＬＣＫラッチ回路４０は、２回目のＴＳＡにおいて、ＣＯＵＴが反転した場合は、１の値をラッチしていれば１を反転させて０をラッチし、０をＤ２のラッチ回路５１にラッチさせ、０の値をラッチしていれば０を反転させて１をラッチし、１をＤ２のラッチ回路５１にラッチさせる。Ｄ３、Ｄ４についても同様にして、ＬＣＫラッチ回路４０は、ビットの値を決定する。
【０１０３】
次に、ＬＣＫラッチ回路４０を設けた理由について説明する。このＬＣＫラッチ回路４０を設けていない場合は、下記に示す不具合が起きる。
【０１０４】
上位ビットの値であるＤ１〜Ｄ４は、逐次比較型で決定されるが、コンパレータ部３０に入力されるＣＩＮとＶＯＰＣとの大小関係が微妙な場合、ＣＯＵＴがＴＳＡの最後の方で変化するというような状況が起こり得る。
【０１０５】
コンパレータＡ３２の出力端子からラッチ部５０までの容量負荷と、コンパレータＡ３２の出力端子からＳＡレジスタ７０までの容量負荷とは等しくない。図６ではコンパレータＡ３２の出力端子からＳＡレジスタ７０までの配線長は、コンパレータＡ３２の出力端子からラッチ部５０までの配線長よりも長いため、容量負荷が大きく、伝播遅延量も多い。
【０１０６】
もし、ＴＳＡの終了間際にＣＯＵＴがＨｉからＬｏに反転した場合、ＬＣＫラッチ回路４０がないとすると、コンパレータＡ３２及びラッチ部５０間の容量負荷は、コンパレータＡ３２及びＳＡレジスタ７０間の容量負荷よりも少ないので、ラッチ部５０には、ＣＯＵＴの反転が伝播されるが、ＳＡレジスタ７０にはＣＯＵＴの反転が伝播されない。
【０１０７】
これにより、例えば、ラッチ部５０のＤ１では０がラッチされているが、ＳＡレジスタ７０のＤ１では１がラッチされるという事態が発生し、ＳＡレジスタ７０とラッチ部５０とは、本来、同じ値をラッチする必要があるはずのところ、異なった値をラッチしてしまう。
【０１０８】
画素信号として外部に出力されるのは、ラッチ部５０にラッチされたデータなので、上記のケースでは、０が出力されるが、ＳＡレジスタ７０には１がラッチされる。そのため、カラムＡＤＣ内部では１として処理されて、カラムアンプ１０に接続されるコンデンサＣ１〜Ｃ４が決定されるが、画素信号としては０が出力されるので、出力画像に黒点ノイズが観測される虞がある。つまり、本来的には１が出力されるべきところを、０が出力されているため、出力画像には、周囲よりも暗く小さな、いわゆる黒点ノイズが現れる可能性がある。
【０１０９】
また、上記のケースとは逆にＴＳＡの最後でＣＯＵＴがＬｏからＨｉに反転し、ＳＡレジスタ７０に０がラッチされ、ラッチ部５０に１がラッチされたとすると、出力画像には、周囲よりも明るく小さな、いわゆる白点ノイズが観測されてしまう。
【０１１０】
そこで、上記問題を解決するために、ＬＣＫラッチ回路４０が必要となる。すなわち、ＬＣＫラッチ回路４０はφＬＣＫで駆動され、図７に示すようにφＬＣＫはＴＳＡよりもＨｉの期間が少し少し短いパルス信号であるため、ＴＳＡ終了間際でのＣＯＵＴの反転がＳＡレジスタ７０及びラッチ部５０に伝播されなくなり、ラッチ部５０及びＳＡレジスタ７０に同一の値をラッチさせることができる。その結果、上述の黒点ノイズや白点ノイズが出力画像に現れることを防止することができる。
【０１１１】
ラッチ部５０は、上位ビット群のビットの値（＝Ｄ１〜Ｄ４）、下位ビット群の各ビットの値（＝Ｄ５〜Ｄ１４）をラッチする１４個のラッチ回路５１を備えている。
【０１１２】
カウンタ１００は、例えば図１に示すタイミングジェネレータ２２内に設けられた１０ビットのカウンタにより構成され、ＶＲＡＭＰのコンパレータ部３０への入力が開始されてから、ＣＩＮがＶＯＰＣに到達してＣＯＵＴが反転するまでの時間をカウントし、カウント値を、Ｄ５〜Ｄ１４としてラッチする１０個のラッチ回路５１にラッチさせる。
【０１１３】
逐次比較信号生成部６０は、逐次比較コンデンサとしてのコンデンサＣ１〜Ｃ４、及びスイッチＳＷ１〜ＳＷ４を備えている。コンデンサＣ１〜Ｃ４は、上位ビット群の各ビットに対応し、それぞれレベルの異なる信号をカラムアンプ１０に出力する。具体的には、コンデンサＣ１〜Ｃ４は、一端がスイッチＳＷ１〜ＳＷ４を介して基準電圧（以下、「ＶＲＥＦ」と記す。）を出力する電圧源（図略）に接続され、他端がオペアンプＡ１０のマイナス端子に接続されている。
【０１１４】
本実施の形態では、コンデンサＣ１〜Ｃ４は、それぞれ、上位ビット群の各ビットを最上位ビットから順にＤ１〜Ｄ４とすると、Ｄ１〜Ｄ４に対応している。
【０１１５】
ここで、ＫＧ・Ｓｉｇｎａｌ・（（ＣＡ＋ＣＢ＋ＣＣ）／ＣＦ）のダイナミックレンジをＷとすると（但し、ＫＧ＝Ｃ２１／（Ｃ２１＋Ｃ２２））、コンデンサＣ１〜Ｃ４の容量はそれぞれ、例えばＫＧ・（Ｃ１／ＣＦ）・ＶＲＥＦ＝Ｗ／２、ＫＧ・（Ｃ２／ＣＦ）・ＶＲＥＦ＝Ｗ／４、ＫＧ・（Ｃ３／ＣＦ）・ＶＲＥＦ＝Ｗ／８、ＫＧ・（Ｃ４／ＣＦ）・ＶＲＥＦ＝Ｗ／１６となるように設定されている。そして、Ｄ１〜Ｄ４が１か０かを決める閾値をそれぞれＴＨ１〜ＴＨ４とすると、ＴＨ１＝Ｗ／２、ＴＨ２＝Ｗ／４、ＴＨ３＝Ｗ／８、ＴＨ４＝Ｗ／１６となる。
【０１１６】
スイッチＳＷ１〜ＳＷ４は、それぞれ、φＳＡ１〜φＳＡ４＝ＨｉのときオンしてＣ１〜Ｃ４をＶＲＥＦに接続し、φＳＡ１〜φＳＡ４＝ＬｏのときオフしてＣ１〜Ｃ４を接地端子に接続する。ここで、φＳＡ１〜φＳＡ４は、ＳＡレジスタ７０により出力される。
【０１１７】
ＳＡレジスタ７０は、コンデンサＣ１〜Ｃ４とカラムアンプ１０との接続関係を逐次切り替えて、コンパレータ部３０から出力されるＬＯＵＴを基に、逐次比較型ＡＤ変換方式により映像信号の上位ビットの値（Ｄ１〜Ｄ４）を決定する。
【０１１８】
ここで、ＳＡレジスタ７０は、コンデンサＣ１〜Ｃ４を、容量の大きい順番でカラムアンプ１０に逐次に接続し、コンデンサＣ１〜Ｃ４のうちのある１つのコンデンサをカラムアンプ１０に接続したときのＬＯＵＴの反転の有無に基づいて、当該１つのコンデンサのカラムアンプ１０への接続を維持するか否かを決定すると共に、当該１つのコンデンサに対応するビットの値を決定する。
【０１１９】
具体的には、ＳＡレジスタ７０は、コンデンサＣ１をカラムアンプ１０に接続し、ＬＯＵＴが反転しない場合、Ｄ１＝１をラッチして、φＳＡ１＝Ｈｉを維持する。一方、ＳＡレジスタ７０は、コンデンサＣ１をカラムアンプ１０に接続し、ＬＯＵＴが反転した場合、Ｄ１＝０をラッチして、φＳＡ１＝Ｌｏに切り替える。
【０１２０】
そして、ＳＡレジスタ７０は、コンデンサＣ２〜Ｃ４を逐次カラムアンプ１０に接続し、ある１つのコンデンサを接続したときのＬＯＵＴが反転した場合、当該１つのコンデンサに対応するビットの値を１つ上位のビットの値と逆の値でラッチすると共に、当該１つのコンデンサに対応するビットとして１をラッチした場合は、当該１つのコンデンサのカラムアンプ１０への接続を維持し、当該１つのコンデンサに対応するビットとして０をラッチした場合は、当該１つのコンデンサのカラムアンプ１０への接続を遮断する。
【０１２１】
つまり、ＳＡレジスタ７０は、ＬＣＫラッチ回路４０と同様に動作して、ラッチしているＤ１〜Ｄ４の値に応じて、スイッチＳＷ１〜ＳＷ４をオン・オフさせる。
【０１２２】
ノイズレベル制限トランジスタ８０は、例えば、ゲートに駆動信号であるφＣＬＩＰが入力され、ドレインにＶＤＤが入力され、ソースがカラムアンプ１０の入力側に接続されたｎチャネル型のＭＯＳトランジスタにより構成されている。そして、ノイズレベル制限トランジスタ８０は、図７に示すように、ノイズ読出期間において、中間電位に設定されたφＣＬＩＰにより駆動され、超高輝度な被写体を露光したときに発生する白黒反転現象を抑制する。
【０１２３】
ここで、白黒反転現象とは、超高輝度な被写体を露光した時にＦＤのリセットが上手くいかずに、本来、高電位であるはずのノイズ信号のレベルが下がってしまい、相関二重サンプリング処理により得られる映像信号が低くなり、明るく再現されるはずの超高輝度な被写体が暗く再現されてしまう現象である。
【０１２４】
ノイズ読出期間においては、転送トランジスタＴＸは中間電位ＶＭで駆動されているといえども、光電変換素子ＰＤは露光を継続しているため、超高輝度の被写体を露光すると、ＦＤには光電変換素子ＰＤから信号電荷が流れ込む。この場合、ノイズ読出期間において読み出されるノイズ信号のレベルが、想定されるレベルよりも大きく低下してしまう。そのため、このレベルが低下したノイズ信号を用いて相関二重サンプリング処理を行うと、超高輝度の被写体が暗く再現され、白黒反転現象が発生してしまうのである。
【０１２５】
ここで、φＣＬＩＰはタイミングジェネレータ２２から出力され、完全にＨｉにはならず、タイミングジェネレータ２２内のレジスタに予め格納された設定値にしたがって決定される中間電位でノイズレベル制限トランジスタ８０を駆動する。なお、φＣＬＩＰは、図１に示すタイミングジェネレータ２２のレジスタに格納された設定値がＤＡＣ２３によりアナログ信号に変換されることで生成される。
【０１２６】
φＣＬＩＰが完全にＨｉになってしまうと、ノイズ信号はＶＤＤのレベルとなってしまい、ＦＤのリセットレベルが全く考慮されずにノイズ信号が読み出されてしまい、カラムアンプ１０は、相関二重サンプリングができなくなってしまう。そこで、φＣＬＩＰのパルス高をＨｉレベルよりも低い中間電位に設定することで、ＦＤのリセットレベルが考慮されたノイズ信号をカラムアンプ１０に入力することが可能となる。
【０１２７】
ここで、φＣＬＩＰのパルス高は、白黒反転現象が起こらないような通常の輝度範囲の被写体を露光した場合に画素回路ＧＣから出力されるレベルの高いノイズ信号が、ノイズレベル制限トランジスタ８０によってリセットされないようなレベルであって、白黒反転現象が発生する超高輝度の被写体を露光した場合に画素回路ＧＣから出力されるレベルの低いノイズ信号が、ノイズレベル制限トランジスタ８０によってリセットされるような予め定められたレベルに設定されている。つまり、ノイズ信号のレベルが一定の値以上の場合は、そのノイズ信号がそのままカラムアンプ１０へと入力され、ノイズ信号のレベルが一定の値以下になると、そのノイズ信号のレベルがノイズレベル制限トランジスタ８０によって上昇されてカラムアンプ１０へと入力される。
【０１２８】
これにより、超高輝度時に低下したノイズ信号を使用することなく、ノイズレベル制限トランジスタ８０により一定の値に上昇された高電位のノイズ信号が使用されるため、相関二重サンプリング処理により発生する白黒反転を抑制することできる。
【０１２９】
なお、設定値を複数用意しておき、例えば被写体の輝度に応じて、これら複数の設定値の中から適切な設定値が選択されるように、ノイズレベル制限トランジスタ８０を駆動するための中間電位を適宜選択できるように構成してもよい。
【０１３０】
暗電流除去部９０は、信号読出期間において、ノイズ＋映像信号に含まれる暗電流成分を除去するためのオフセット信号をカラムアンプ１０に入力する。ここで、暗電流除去部９０は、スイッチＳＷ５と、コンデンサＣ５とを備えている。スイッチＳＷ５は一端にオフセット信号を生成するための制御信号であるＶＯＦＳＴが入力され、他端はコンデンサＣ５を介してオペアンプＡ１０のマイナス端子に接続されている。
【０１３１】
ここで、ＶＯＦＳＴは、タイミングジェネレータ２２により設定された設定値が、ＤＡＣ２３によりアナログ信号に変換されることで生成される。また、φＯＦＳＴは、タイミングジェネレータ２２の制御の下、ＤＡＣ２３を介してカラムＡＤＣに出力される。
【０１３２】
画素アレイ部１が暗い被写体を露光する暗時において、画素アレイ部１の環境温度が低く、暗電流が無視できるほど少ない場合、ＦＤの電圧は、図３（Ａ）の点線で示すように推移する。この場合、ノイズ＋映像信号のレベルがノイズ信号のレベルと同じになり、カラムＡＤＣで相関二重サンプリングを行ってノイズ成分を除去すると、カラムＡＤＣからは例えば０等の暗い被写体を示すデータが出力され、問題ない。
【０１３３】
しかしながら、暗時において、画素アレイ部１の環境温度が高く、暗電流が無視できないほど多い場合、暗時にも関わらずＦＤの電圧は、図３（Ａ）の実線に示すように推移する。
【０１３４】
ここで、ノイズ信号のレベルはリセット時における電圧レベルであるため、暗電流とは無関係にその値が定まるが、ノイズ＋映像信号には暗電流成分が含まれてしまう。その結果、暗時にも関わらず、ノイズ＋映像信号はノイズ信号に比べて低い電圧レベルとなる。よって、カラムＡＤＣにより相関二重サンプリングすると、ノイズ＋映像信号に含まれる暗電流成分によって、暗時であるにも関わらずカラムＡＤＣから暗電流成分に応じたデータが出力されてしまう。つまり、あたかも明るい被写体を露光したときに出力されるようなデータがカラムＡＤＣから出力されてしまう。
【０１３５】
そこで、暗電流除去部９０にて、相関二重サンプリング処理が実行される前に、ノイズ＋映像信号から暗電流成分を引き算し、暗電流成分が増加した場合でも、暗時において明るい被写体を露光したときに出力されるようなデータがカラムＡＤＣから出力されることを防止している。
【０１３６】
図７に示すようにφＯＦＳＴは、信号読出期間（Ｎｏｉｓｅ＋Ｓｉｇｎａｌ）内の上位Ａ／Ｄ変換期間の開始時刻からＶＲＡＭＰの入力が開始される時刻Ｔ５までの期間にＨｉとなっている。
【０１３７】
φＯＦＳＴがＨｉになると、スイッチＳＷ５がオンされ、オペアンプＡ１０のマイナス端子はＶＯＦＳＴ・（Ｃ５／ＣＦ）だけ電位が上昇する。オペアンプＡ１０のマイナス端子の電位が上昇すると、オペアンプＡ１０の出力端子の電位であるＡＯＵＴは、ＶＯＦＳＴ・（Ｃ５／ＣＦ）だけ低下する。
【０１３８】
暗電流除去部９０の動作を簡単に説明すると、φＯＦＳＴがＨｉの期間に常にＡＯＵＴを押し下げて、ＡＯＵＴから暗電流成分を除去する動作と言える。
【０１３９】
このようにＶＯＦＳＴとＣ５、ＣＦによって、ノイズ＋映像信号から暗電流成分を除去することが可能になる。ここで、暗電流除去部９０はカラムアンプ１０の入力側に接続されており、Ａ／Ｄ変換される前のアナログの状態のノイズ＋映像信号に対して処理を行っている。そのため、上述のように暗電流成分が０．２Ｖあったとしても、ノイズ＋映像信号から０．２Ｖ分の暗電流成分がオフセットされるようにＶＯＦＳＴを調整することで、画素信号の入力レンジの０．２Ｖ分の損を解消することができる。
【０１４０】
なお、タイミングジェネレータ２２は、温度センサ６により検出された温度データに従って、ＶＯＦＳＴを規定するための設定値を定めればよい。この場合、温度とＶＯＦＳＴとの関係を定める予め定められた関数を用いて、温度データの値に応じたＶＯＦＳＴの値を決定すればよい。また、タイミングジェネレータ２２は、例えば、画素アレイ部１の温度が上昇し、暗電流の影響が無視できなくなるようになった場合のみ暗電流除去部９０を駆動させ、それ以外の場合は暗電流除去部９０を駆動させないようにしてもよい。
【０１４１】
次に、図６に示すカラムＡＤＣの動作について説明する。図７は、カラムＡＤＣの動作を示すタイミングチャートである。以下のタイミングチャートでは、ＳＷＡ，ＳＷＢがオンされ、コンデンサＣＡ，ＣＢがオペアンプＡ１０に接続され、コンデンサＣＣはオペアンプＡ１０に接続されていないものとする。
【０１４２】
まず、垂直信号線Ｌ１に画素回路ＧＣからのノイズ信号Ｎｏｉｓｅが画素信号Ｖｉｄｅｏとして出力されると、φＡＲＳＴ、φＣＬ、φＣＲＳＴ１、φＣＲＳＴ２、φＣＬＩＰ、φＳＨが一定期間Ｈｉにされ、カラムアンプ１０、クランプ部２０、コンパレータ部３０がリセットされる。
【０１４３】
次に、ノイズ信号Ｎｏｉｓｅが、コンデンサＣＡ，ＣＢでサンプルホールドされる。
【０１４４】
次に、画素アレイ部１から垂直信号線Ｌ１を介して、ノイズ＋映像信号（Ｎｏｉｓｅ＋Ｓｉｇｎａｌ）が画素信号Ｖｉｄｅｏとして出力される。
【０１４５】
ここで、ノイズ＋映像信号は、ノイズ信号よりもノイズ＋映像信号に含まれる映像成分だけ低電位である。そして、画素信号Ｖｉｄｅｏが映像成分だけ低下すると、カラムアンプ１０の出力信号であるＡＯＵＴは、映像成分（Ｓｉｇｎａｌ）の大きさに従って、ＶＯＰＡからＳｉｇｎａｌ・（（ＣＡ＋ＣＢ）／ＣＦ）だけ増大する。
【０１４６】
また、クランプ部２０のゲインＫＧがＫＧ＝Ｃ２１／（Ｃ２１＋Ｃ２２）であるため、ＣＩＮはＶＯＰＣからＫＧ・Ｓｉｇｎａｌ・（（ＣＡ＋ＣＢ）／ＣＦ）だけ増大する。このとき、コンパレータ部３０は、ＣＩＮ＞ＶＯＰＣとなるため、ＣＯＵＴをＨｉに反転させる。
【０１４７】
次に、φＳＡ１＝Ｈｉになり、カラムアンプ１０にコンデンサＣ１が接続され、カラムアンプ１０に入力される電位がＶＲＥＦ・Ｃ１だけが上昇し、ＡＯＵＴはＶＲＥＦ・（Ｃ１／ＣＦ）だけ低下する。これに伴って、ＣＩＮはＫＧ・ＶＲＥＦ・（Ｃ１／ＣＦ）＝ＴＨ１だけ低下してレベルＶＬ１となる（期間Ｔ１）。
【０１４８】
このとき、ＳＡレジスタ７０は、ＣＩＮ＞ＶＯＰＣであり、ＣＯＵＴが反転しないため、φＳＡ１＝Ｈｉを維持し、Ｄ１＝１をラッチする（期間Ｔ１）。すなわち、ＳＡレジスタ７０は、初期のＣＩＮ（＝ＫＧ・Ｓｉｇｎａｌ・（ＣＡ＋ＣＢ）／ＣＦ）とＤ１の閾値であるＴＨ１（＝ＫＧ・ＶＲＥＦ・（Ｃ１／ＣＦ））とを比較し、ＣＩＮ＞ＴＨ１であるため、φＳＡ１＝Ｈｉを維持し、Ｄ１＝１にする。
【０１４９】
また、期間Ｔ１のφＬＣＫがＨｉの期間において、ＬＣＫラッチ回路４０は、ＣＩＮ＞ＶＯＰＣであり、ＣＯＵＴが反転しないため１をラッチする。そして、Ｄ１のラッチ回路５１は、ＬＣＫラッチ回路４０に１がラッチされたため、１をラッチする。これにより、Ｄ１＝１が決定される。
【０１５０】
次に、φＳＡ１＝Ｈｉの状態で、φＳＡ２＝Ｈｉにされ、カラムアンプ１０にコンデンサＣ２が接続される。これにより、ＣＩＮがレベルＶＬ１からＫＧ・ＶＲＥＦ・（Ｃ２／ＣＦ）＝ＴＨ２だけ低下し、ＣＩＮ＜ＶＰＯＣとなり、ＣＯＵＴがＨｉからＬｏに反転する。そのため、ＳＡレジスタ７０は、φＳＡ２＝Ｌｏに戻してコンデンサＣ２をカラムアンプ１０から切り離し、Ｄ２＝０をラッチする（期間Ｔ２）。
【０１５１】
すなわち、ＳＡレジスタ７０は、初期のＣＩＮから期間Ｔ１によってＴＨ１が差し引かれたα（＝初期のＣＩＮ−ＴＨ１）とＤ２の閾値であるＴＨ２（＝ＫＧ・ＶＲＥＦ・（Ｃ２／ＣＦ）とを比較し、初期のＣＩＮ−ＴＨ１＜ＴＨ２なので、φＳＡ２＝Ｌｏに戻して、Ｄ２＝０をラッチする。
【０１５２】
また、期間Ｔ２のφＬＣＫがＨｉの期間において、ＬＣＫラッチ回路４０は、ＣＩＮ＜ＶＯＰＣとなり、ＣＯＵＴが反転するため、Ｄ２＝０をラッチする。そして、Ｄ２のラッチ回路５１は、ＬＣＫラッチ回路４０に０がラッチされたため、０をラッチする。これにより、Ｄ２＝０が決定される。
【０１５３】
次に、ＳＡレジスタ７０は、φＳＡ１＝Ｈｉ、φＳＡ２＝Ｌｏの状態で、φＳＡ３＝Ｈｉにし、コンデンサＣ３をカラムアンプ１０に接続する。これにより、ＣＩＮがレベルＶＬ１からＫＧ・ＶＲＥＦ・（Ｃ３／ＣＦ）＝ＴＨ３だけ低いレベルまで上昇するが、ＣＩＮ＜ＶＰＯＣであり、ＣＯＵＴがＬｏを維持する。そのため、ＳＡレジスタ７０は、φＳＡ３をＬｏに戻して、Ｄ３＝０をラッチする（期間Ｔ３）。
【０１５４】
すなわち、ＳＡレジスタ７０は、β＝ＴＨ２−（初期のＣＩＮ−ＴＨ１）とγ（＝ＴＨ２−ＴＨ３）とを比較し、ＴＨ２−（初期のＣＩＮ−ＴＨ１）＞ＴＨ２−ＴＨ３ということは、初期のＣＩＮ−ＴＨ１＜ＴＨ３ということなので、Ｄ３＝０とし、φＳＡ３＝Ｌｏに戻す。なお、ＴＨ３はＤ３の閾値でありＴＨ３＝ＫＧ・ＶＲＥＦ・（Ｃ３／ＣＦ））である。
【０１５５】
また、期間Ｔ３のφＬＣＫがＨｉの期間において、ＬＣＫラッチ回路４０は、ＣＩＮ＜ＶＯＰＣが維持され、ＣＯＵＴが反転しないため、Ｄ３＝０をラッチする。そして、Ｄ３のラッチ回路５１は、ＬＣＫラッチ回路４０に０がラッチされたため、０をラッチする。これにより、Ｄ３＝０が決定される。
【０１５６】
次に、ＳＡレジスタ７０は、φＳＡ１＝Ｈｉ、φＳＡ２＝Ｌｏ、φＳＡ３＝Ｌｏの状態で、φＳＡ４＝Ｈｉにし、コンデンサＣ４をカラムアンプ１０に接続する。これにより、ＣＩＮがレベルＶＬ１からＫＧ・ＶＲＥＦ・（Ｃ４／ＣＦ）だけ低いレベルであるＶＬ２まで上昇し、ＣＩＮ＞ＶＰＯＣとなり、ＣＯＵＴがＬｏからＨｉに反転する。そのため、ＳＡレジスタ７０は、φＳＡ４＝Ｈｉを維持して、Ｄ４＝１をラッチする（期間Ｔ４）。
【０１５７】
すなわち、ＳＡレジスタ７０は、ＴＨ３−（初期のＣＩＮ−ＴＨ１）とＴＨ３−ＴＨ４とを比較し、ＴＨ３−（初期のＣＩＮ−ＴＨ１）＜ＴＨ３−ＴＨ４ということは、初期のＣＩＮ−ＴＨ１＞ＴＨ４ということなので、Ｄ４＝１とし、φＳＡ４＝Ｈｉを維持する。なお、ＴＨ４はＤ４の閾値でありＴＨ４＝ＶＲＥＦ・（Ｃ４／ＣＦ））である。
【０１５８】
また、期間Ｔ４のφＬＣＫがＨｉの期間において、ＬＣＫラッチ回路４０は、ＣＩＮ＞ＶＯＰＣとなり、ＣＯＵＴが反転するため、Ｄ４＝１をラッチする。そして、Ｄ４のラッチ回路５１は、ＬＣＫラッチ回路４０に１がラッチされたため、１をラッチする。これにより、Ｄ４＝１が決定される。
【０１５９】
以上により上位ビット群のＡＤ変換期間が終了し、Ｄ１〜Ｄ４＝１，０，０，１とされる。この時点において、レベルがＶＬ２のＣＩＮはコンデンサＣ２２で保持されている。
【０１６０】
次に、φＣＲＳＴ１，φＣＲＳＴ２が一定期間Ｈｉにされ、コンパレータＡ３１，Ａ３２がリセットされ、ＣＯＵＴ＝ＶＯＰＣにされる。
【０１６１】
次に、φＳＨ＝Ｌｏとなりコンパレータ部３０及びクランプ部２０間が遮断され、φＣＭＰ＝ＨｉとなりＶＲＡＭＰがコンパレータ部３０へ入力され、コンデンサＣ２２に保持されたレベルＶＬ２のＣＩＮにＶＲＡＭＰが重畳され、ＣＩＮがＶＬ２からＶＲＡＭＰの初期レベルに応じてレベルΔＶａだけ低下する（時刻Ｔ５）。これにより、ＣＩＮ＜ＶＯＰＣとなり、ＣＯＵＴがＶＯＰＣからＬｏに反転する。また、時刻Ｔ５において、カウンタ１００は、カウント動作を開始する。
【０１６２】
次に、ＣＩＮがＶＯＰＣのレベルを超えると（時刻Ｔ６）、ＣＯＵＴはＬｏからＨｉに反転する。そして、カウンタ１００は、カウント動作を停止し、時刻Ｔ６におけるカウント値をＤ５〜Ｄ１４のラッチ回路５１にラッチする。これにより、下位ビット群の各ビットの値が決定される。
【０１６３】
図８は、図１に示す固体撮像装置の動作の概要を示すタイミングチャートである。図８に示すＶＤは垂直同期信号であり、１フレーム期間に１回、ＬｏになるＬｏアクティブの信号である。ここで、画素アレイ部１がＮ行であるとすると、１フレーム期間は、Ｎ×Ｈ期間に等しい。
【０１６４】
ＶＤに目盛ったＶＳ１は、図１０に示すＶＳ１がＨｉに立ち上がるタイミングを示している。１行目の画素回路ＧＣにおいて、ＶＳ１がＨｉに立ち上がると、転送期間ＴＴが開始され、転送期間ＴＴが終了すると、次にＶＳ１がＨｉに立ち上がるまでの期間が露光期間ＴＥとなる。以後、１行目の画素回路ＧＣは、転送期間ＴＴと露光期間ＴＥとを繰り返す。
【０１６５】
また、ＶＳ１がＨｉに立ち上がってからＨ期間が経過したとき、２行目の画素回路ＧＣの転送期間ＴＴが開始され、転送期間ＴＴが終了すると、次にＶＳ１がＨｉに立ち上がってからＨ期間が経過する時刻までが露光期間ＴＥとなる。以後、２行目の画素回路ＧＣは、転送期間ＴＴと露光期間ＴＥとを繰り返す。
【０１６６】
３行目以降の画素回路ＧＣも２行目の画素回路ＧＣに続いて、順次、転送期間ＴＴと露光期間ＴＥとを繰り返す。
【０１６７】
そして、各行の露光期間ＴＥは２分割され、前半期間ＴＦにおいて、転送トランジスタＴＸは負のバイアス電圧ＶＬが印加され、後半期間ＴＢにおいて、転送トランジスタＴＸは中間電位ＶＭが印加される。
【０１６８】
なお、図８において、ＶＤが立ち下がってからＶＳ１が立ち上がるまでの間に、１行目の画素回路ＧＣは、図３に示すリセット期間ｔ０とノイズ読出期間ｔ１とが割り当てられ、ＦＤがリセットされ、ノイズ信号をカラムＡＤＣに出力する。
【０１６９】
また、ＶＳ１が立ち上がってからＨ期間が経過するまでの間に、２行目の画素回路ＧＣは、図３に示すリセット期間ｔ０とノイズ読出期間ｔ１とが割り当てられ、ＦＤがリセットされ、ノイズ信号をカラムＡＤＣに出力する。
【０１７０】
図５に示す比較例の垂直走査部２１では、露光期間ＴＥにおいて、転送トランジスタＴＸのゲートには常に中間電位ＶＭが印加され、転送ゲートは半分だけ開いた状態となっている。一方、非特許文献（J.Hynecek、 “Virtual Phase CCD Technology.” IEDM Tech.Dig.1979.pp611）にも記載されているように、ＣＣＤイメージセンサにおいて、転送トランジスタに負バイアスを印加することによって、転送トランジスタのゲートの基板層と絶縁層との界面で発生する暗電流を低減できることが知られている。
【０１７１】
しかしながら、ＣＣＤイメージセンサとＣＣＤイメージセンサとでは信号電荷の転送手法が全く異なるため、ＣＣＤイメージセンサで行われていた手法を単にＣＭＯＳイメージセンサに適用しただけでは、転送トランジスタＴＸで発生する暗電流の低減と、ダイナミックレンジの拡大とを両立させることは困難である。
【０１７２】
そこで、本固体撮像装置では、露光期間ＴＥの前半期間ＴＦにおいて転送トランジスタＴＸを負のバイアス電圧ＶＬで駆動させることで、転送トランジスタＴＸのゲートの下部の基板層と絶縁層との界面で発生する暗電流を低減させている。また、本固体撮像装置では、露光期間ＴＥの後半期間ＴＢにおいて転送トランジスタＴＸを中間電位ＶＭで駆動させることで、光電変換素子ＰＤを対数圧縮させて、高ダイナミックレンジ化を実現し、暗電流の低減とダイナミックレンジの拡大との両立を図っている。
【０１７３】
これにより、露光期間ＴＥにおいて、負のバイアス電圧ＶＬを印加する期間である前半期間ＴＦの長さに応じて転送トランジスタＴＸで発生する暗電流を低減させることができる。例えば、前半期間ＴＦの長さを露光期間ＴＥの約１／２に設定すると、暗電流を約１／２にすることができる。
【０１７４】
図９は、本発明の実施の形態による垂直走査部２１の回路図を示している。図１０は、図９に示す垂直走査部２１のタイミングチャートを示している。なお、図１０は、画素アレイ部１の行数が６行の場合における回路図を示している。具体的には、図１０に示す下から１〜６行目の各行の回路群が、図１に示す画素アレイ部１の下から１〜６行目に対応している。
【０１７５】
図９に示す垂直走査部２１は、図４に示す比較例の垂直走査部２１に対して、シフトレジスタＳＲ２（第２シフトレジスタの一例）及びセレクタＳＥＬ１〜ＳＥＬ６を更に備えている。なお、図９において図４と重複する部分は説明を省略する。
【０１７６】
シフトレジスタＳＲ２は、シフトレジスタＳＲ１に対して所定期間（例えば、３Ｈ期間）遅延して、画素アレイ部１の各行を所定のＨ期間ずつサイクリックに選択し、選択した行に対応するセレクタＳＥＬ１〜ＳＥＬ６及び出力部ＯＰ１〜ＯＰ６に第２選択信号（ＨｉのＳＥＬ２ａ〜ＳＥＬ２ｆ）を出力する。
【０１７７】
セレクタＳＥＬ１〜ＳＥＬ６は、例えばＤＡＣ２３からバイアス電圧ＶＬ及び中間電位ＶＭが入力され、第１選択信号が入力されてから次の第２選択信号が入力されるまでの期間、バイアス電圧ＶＬを対応する行の出力部ＯＰ１〜ＯＰ６に出力する。一方、セレクタＳＥＬ１〜ＳＥＬ６は、第２選択信号が入力されてから次の第１選択信号が入力されるまでの期間、中間電位ＶＭを対応する行の出力部ＯＰ１〜ＯＰ６に出力する。
【０１７８】
出力部ＯＰ１〜ＯＰ６は、第１選択信号が入力されてからＨ期間より短い所定期間において、対応する行の画素回路ＧＣの転送トランジスタＴＸのゲートにオン電圧ＶＨを出力し、それ以外の期間において、ゲートにセレクタＳＥＬ１〜ＳＥＬ６から出力されるバイアス電圧ＶＬ又は中間電位ＶＭを出力する。そして、出力部ＯＰ１〜ＯＰ６は、ＡＮＤゲートＡＧ及びアナログドライバＡＤを備えている。
【０１７９】
各行のＡＮＤゲートＡＧは、第１選択信号が入力されてから所定期間において、Ｈｉの信号を対応する行のアナログドライバＡＤに出力する。具体的には、各行のＡＮＤゲートＡＧは、ＳＥＬ１ｘ（ｘ＝１〜６）とＴＸｉｎとの論理積をとり、対応する行のアナログドライバＡＤに出力する。ここで、ＳＥＬ１ｘはあるｘ行のラッチ部ＶＳＲから出力される信号を示す。
【０１８０】
各行のアナログドライバＡＤは、対応する行のＡＮＤゲートＡＧからＨｉの信号が入力された場合、対応する行の画素回路ＧＣの転送トランジスタＴＸのゲートにオン電圧ＶＨを出力する。一方、各行のアナログドライバＡＤは、対応する行のＡＮＤゲートＡＧからＬｏの信号が入力された場合、対応する行の画素回路ＧＣの転送トランジスタＴＸのゲートに、対応する行のセレクタＳＥＬ１〜ＳＥＬ６から出力されているバイアス電圧ＶＬ又は中間電位ＶＭを出力する。
【０１８１】
シフトレジスタＳＲ２は、画素アレイ部１の各行に対応する６個のラッチ部ＶＳＲを備える６ビットのシフトレジスタである。なお、各行のラッチ部ＶＳＲを区別する場合は、１〜６行目のラッチ部ＶＳＲをラッチ部ＶＳＲ１１〜ＶＳＲ１６と記述する。
【０１８２】
ラッチ部ＶＳＲ１１〜ＶＳＲ１６は、出力端子が対応する行のセレクタＳＥＬ１〜ＳＥＬ６の入力端子に接続されている。ラッチ部ＶＳＲ１１には、シフトレジスタＳＲ２に動作を開始させるためのパルス信号ＶＳ２が入力される。このパルス信号ＶＳ２は、パルス信号ＶＳ１の立ち上がり時刻から例えば３Ｈ期間経過後に立ち上がる信号であり、例えば図１に示すタイミングジェネレータ２２から出力される。
【０１８３】
なお、パルス信号ＶＳ２の立ち上がりタイミングを調節することで、前半期間ＴＦと後半期間ＴＢとの長さを調節することができる。例えば、パルス信号ＶＳ２をパルス信号ＶＳ１からｎ（ｎは１以上５以下の整数）×Ｈ期間経過後に立ち上がらせた場合、前半期間ＴＦをｎ×Ｈ期間から転送期間ＴＴを差し引いた期間に調節することができ、後半期間ＴＢを６Ｈ期間−ｎ×Ｈ期間に調節することができる。
【０１８４】
次に、図１０を用いて図９に示す垂直走査部２１の動作について説明する。なお、図１０において、丸で囲んだ数字は、パルス信号ＶＳ１がＨｉになった時を基準として、Ｈ期間が何番目のＨ期間に該当するかを示している。まず、１番目のＨ期間において、パルス信号ＶＳ１がＨｉにされ、ラッチ部ＶＳＲ１からＨｉのＳＥＬ１ａが出力され、１行目における第１選択信号が出力される。
【０１８５】
また、１番目のＨ期間において、ＳＥＬ１ａがＨｉになるのと同時に、ＴＸｉｎがＨｉとなり、ＴＸｉｎとＳＥＬ１ａとの論理積が１となるため、ＡＮＤゲートＡＧ１は、Ｈｉの信号をアナログドライバＡＤ１に出力する。アナログドライバＡＤ１は、Ｈｉの信号が入力されるため、φＴＸａ＝ＶＨにし、１行目の転送期間ＴＴを開始させる。これにより、１行目の画素回路ＧＣの転送トランジスタＴＸは、オン電圧ＶＨで駆動されてゲートが全開し、光電変換素子ＰＤに蓄積された信号電荷をＦＤに転送する。
【０１８６】
また、１番目のＨ期間において、ＳＥＬ１ａ＝Ｈｉ、ＳＥＬ２ａ＝Ｌｏのため、セレクタＳＥＬ１は、アナログドライバＡＤ１にバイアス電圧ＶＬを出力する。
【０１８７】
そして、１番目のＨ期間において、ＴＸｉｎがＬｏになると、ＴＸｉｎとＳＥＬ１ａとの論理積が０となるため、ＡＮＤゲートＡＧ１は、Ｌｏの信号をアナログドライバＡＤ１に出力する。アナログドライバＡＤ１は、Ｌｏの信号が入力され、かつ、セレクタＳＥＬ１からバイアス電圧ＶＬが入力されているため、φＴＸａ＝ＶＬにし、１行目の転送期間ＴＴを終了させ、１行目の前半期間ＴＦを開始させる。これにより、１行目の画素回路ＧＣの転送トランジスタＴＸは、バイアス電圧ＶＬで駆動され、ゲートを閉じ、光電変換素子ＰＤによる露光を開始させる。
【０１８８】
２番目のＨ期間において、ＳＥＬ１ｂ＝Ｈｉとなり、１行目と同様にして、φＴＸｂ＝ＶＨとなり、２行目の転送期間ＴＴが開始される。また、２番目のＨ期間において、ＴＸｉｎ＝Ｌｏになると、１行目と同様にして、φＴＸｂ＝ＶＬとなり、２行目の転送期間ＴＴが終了し、２行目の前半期間ＴＦが開始される。これにより、２行目の画素回路ＧＣの転送トランジスタＴＸは、バイアス電圧ＶＬで駆動され、ゲートを閉じ、光電変換素子ＰＤによる露光を開始させる。
【０１８９】
以後、３〜６番目のＨ期間において、ＳＥＬ１ｃ〜ＳＥＬ１ｆが順次にＨｉとなり、１，２行目と同様にして、３〜６行目の転送期間ＴＴが実行され、３〜６行目の前半期間ＴＦが開始される。
【０１９０】
４番目のＨ期間において、パルス信号ＶＳ２がＨｉにされ、ラッチ部ＶＳＲ１１からＨｉのＳＥＬ２ａが出力され、１行目における第２選択信号が出力される。
【０１９１】
また、４番目のＨ期間において、ＳＥＬ２ａ＝Ｈｉ、ＳＥＬ１ａ＝Ｌｏのため、セレクタＳＥＬ１は、アナログドライバＡＤ１に中間電位ＶＭを出力する。
【０１９２】
そして、４番目のＨ期間において、ＳＥＬ１ａ＝Ｌｏであり、ＴＸｉｎとＳＥＬ１ａとの論理積が０であるため、ＡＮＤゲートＡＧ１は、Ｌｏの信号をアナログドライバＡＤ１に出力する。アナログドライバＡＤ１は、Ｌｏの信号が入力され、かつ、セレクタＳＥＬ１から中間電位ＶＭが入力されているため、φＴＸａ＝ＶＭにし、１行目の前半期間ＴＦを終了させ、１行目の後半期間ＴＢを開始させる。これにより、１行目の画素回路ＧＣの転送トランジスタＴＸは、中間電位ＶＭで駆動され、ゲートを半分だけ開いた状態にし、光電変換素子ＰＤによる露光を継続させている。
【０１９３】
５番目のＨ期間において、ＳＥＬ２ｂ＝Ｈｉ、ＳＥＬ１ｂ＝Ｌｏのため、１行目と同様、２行目の前半期間ＴＦが終了され、２行目の後半期間ＴＢが開始される。
【０１９４】
以後、６番目〜次の１〜３番目のＨ期間において、ＳＥＬ２ｃ〜ＳＥＬ２ｆが順次にＨｉとなり、１，２行目と同様にして、３〜６行目の後半期間ＴＢが開始される。
【０１９５】
次のパルス信号ＶＳ１がＨｉになると、次の１番目のＨ期間が開始され、再び、ＳＥＬ１ａ＝Ｈｉとなり、前の１番目のＨ期間と同様、１行目の転送期間ＴＴが開始される。これにより、１行目の後半期間ＴＢが終了され、１行目の転送期間ＴＴが開始される。
【０１９６】
このように、本固体撮像装置では、転送期間ＴＴが終了すると、φＴＸを中間電位ＶＭに設定するのではなく、バイアス電圧ＶＬに設定している。ここで、バイアス電圧ＶＬは負の電圧である。これにより、転送トランジスタＴＸのゲートの下側のＳｉからなる基板層とＳｉＯ２からなる絶縁層との界面で発生する暗電流を抑制することができる。
【０１９７】
転送トランジスタＴＸのゲートに負のバイアス電圧ＶＬを印加すると、ゲート電極の下側に正孔が蓄積される。そのため、基板層と絶縁層との界面で電子が発生しても、正孔と再結合して消滅するため、暗電流を抑制することができる。
【０１９８】
しかしながら、露光期間ＴＥの全期間をバイアス電圧ＶＬにすると、転送トランジスタＴＸのゲートが完全に閉じられてしまうため、画素回路ＧＣはリニア特性で駆動されてしまい、ダイナミックレンジを広げることができない。
【０１９９】
一方、本固体撮像装置では、図１０に示すようにパルス信号ＶＳ１がＨｉになってから３Ｈ期間後にパルス信号ＶＳ２がＨｉにされている。
【０２００】
そのため、前半期間ＴＦの終了後、φＴＸａがＶＭに設定され、１行目の転送トランジスタＴＸが中間電位ＶＭで駆動される。これにより、図３（Ｂ）で示したように光電変換素子ＰＤに蓄積される信号電荷は対数圧縮され、画素回路ＧＣをリニアログ特性で駆動させることができ、暗電流の低減とダイナミックレンジの拡大との両立を図ることができる。
【０２０１】
ここで、図１０では、１フレーム期間である６Ｈ期間のうち約半分の期間において、転送トランジスタＴＸがバイアス電圧ＶＬで駆動されているため、図４に示す比較例の水平走査回路に比べて暗電流を約１／２にすることができる。
【０２０２】
なお、図１０では、約半分の期間ずつバイアス電圧ＶＬと中間電位ＶＭとを切り替えているが、これに限定されるわけではない。
【０２０３】
ここで、１フレーム期間のうち画素回路ＧＣがリニアログ特性で駆動されている期間が約１／２になっており、図４に示す比較例の垂直走査部２１に比べて短くなっているが、図２に示す画素回路ＧＣは図３（Ａ）で示すように駆動されているため、ログ領域の光に対しては、積分性がなくなる結果、リニアログ特性の駆動時間が１／２になっても何ら問題はない。
【０２０４】
例えば、入射光量が少ない場合を考える。露光期間ＴＥの前半１／２の期間は、転送トランジスタＴＸがバイアス電圧ＶＬで駆動されているため、転送トランジスタＴＸのゲートは閉じており、光電変換素子ＰＤにはリニア特性で信号電荷が蓄積される。
【０２０５】
この場合、露光期間ＴＥの後半１／２の期間になって、転送トランジスタＴＸが中間電位ＶＭで駆動されても、入射光量が少ないため、光電変換素子ＰＤからＦＤに信号電荷は漏れ出ない。したがって、画素回路ＧＣは、入射光量が少ない場合、露光期間ＴＥが終了したときにリニア特性の画素信号を出力することができる。
【０２０６】
反対に入射光量が多い場合を考える。露光期間ＴＥの前半１／２の期間は転送トランジスタＴＸがバイアス電圧ＶＬで駆動されているため、転送トランジスタＴＸのゲートは閉まっている。したがって、光電変換素子ＰＤにはリニア特性で信号電荷が蓄積される。場合によっては、前半１／２の期間において光電変換素子ＰＤが飽和している場合も考えられる。
【０２０７】
この状態で露光期間ＴＥの後半１／２の期間を迎え、転送トランジスタＴＸが中間電位ＶＭで駆動されると、転送トランジスタＴＸのゲートが半分開いた状態となるので、光電変換素子ＰＤにおいて半分開いた状態のゲートのポテンシャルを超える信号電荷はＦＤ側へと捨てられる。
【０２０８】
その後、続けて強い光が入射されると、ゲートが半分開いた状態であるため、信号電荷は対数圧縮され、リニアログ特性を示すことになる。
【０２０９】
このように、リニアログ特性のログ領域では積分性という概念がないので、入射光量に対する光電変換素子ＰＤからＦＤへの信号電荷の溢れ具合のみが出力と関係する。よって、リニアログ特性となる期間が露光期間ＴＥの一部であってもリニアログ特性を実現することができる。
【０２１０】
以上、本固体撮像装置によれば、露光期間ＴＥが前半期間ＴＦと後半期間ＴＢとの２つの期間に分割され、前半期間ＴＦにおいて、転送トランジスタＴＸのゲートに、負のバイアス電圧ＶＬが印加されている。そのため、露光期間ＴＥの全期間を中間電位ＶＭで駆動させる場合に比べて、転送トランジスタＴＸのゲートの下部の基板層と絶縁層との界面で発生する暗電流を抑制することができる。
【０２１１】
また、後半期間ＴＢにおいて、転送トランジスタＴＸのゲートに、画素回路ＧＣをリニアログ特性で駆動させるための中間電位ＶＭが印加されている。そのため、画素回路ＧＣのダイナミックレンジを拡大することができる。
【０２１２】
なお、上記説明では、露光期間ＴＥを前半期間ＴＦと後半期間ＴＢとの２つの期間に分けたが本発明は、これに限定されない。すなわち、露光期間ＴＥを３つ以上の期間に分け、少なくとも１つの期間において、画素回路ＧＣをバイアス電圧ＶＬで駆動させ、残りの期間において、画素回路ＧＣを中間電位ＶＭで駆動させてもよい。
【０２１３】
また、露光期間ＴＥを３つ以上の期間に分けた場合、画素回路ＧＣを中間電位ＶＭで駆動させる期間と画素回路ＧＣをバイアス電圧ＶＬで駆動させる期間とが交互に現れるようにすればよい。
【０２１４】
また、上記説明では、バイアス電圧ＶＬは負の電圧値を有するものとしたが、本発明はこれに限定されない。すなわち、中間電位ＶＭ以下の電圧値を有していれば、正の電圧値であってもバイアス電圧ＶＬの電圧値として採用することができる。
【０２１５】
また、上記説明では、転送トランジスタＴＸとしてｎチャネル型のＭＯＳトランジスタを採用したが、本発明はこれに限定されず、ｐチャネル型のＭＯＳトランジスタを採用してもよい。
【０２１６】
この場合、転送トランジスタＴＸは、負の電圧値の絶対値が増大するにつれてゲートの開度が大きくなるため、前半期間ＴＦにおいて、正のバイアス電圧ＶＬを印加して暗電流を抑制し、後半期間ＴＢにおいて、負の中間電位ＶＭを印加して転送トランジスタＴＸのゲートを半分だけ開いた状態にしてリニアログ特性を実現すればよい。この場合、中間電位ＶＭよりも大きい電圧値であれば、負の電圧値をバイアス電圧ＶＬとして採用してもよい。
【０２１７】
上記固体撮像装置の技術的特徴は下記のようにまとめられる。
【０２１８】
（１）本発明の一局面による固体撮像装置は、変曲点を境に線形特性と対数特性とからなるリニアログ特性の画素回路を備えるＣＭＯＳ型の固体撮像装置であって、前記画素回路は、被写体を露光して信号電荷を蓄積する埋込型の光電変換素子と、前記光電変換素子により蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンと、前記光電変換素子により蓄積された信号電荷を前記フローティングディフュージョンに転送する転送トランジスタとを備え、前記光電変換素子に信号電荷を蓄積させる露光期間と、前記露光期間で蓄積された信号電荷を前記フローティングディフュージョンに転送する転送期間とが繰り返されるように前記画素回路を制御する制御部を備え、前記制御部は、前記露光期間を複数の期間に分割し、少なくとも１つの期間において、前記転送トランジスタのゲートに、前記画素回路を前記リニアログ特性で駆動させるための中間電位を印加し、前記露光期間の残りの期間において、前記転送トランジスタのゲートに、前記中間電位よりも前記ゲートを閉める方向の電圧値を有するバイアス電圧を印加する。
【０２１９】
この構成によれば、露光期間が複数の期間に分割され、分割された少なくとも１つの期間において、転送トランジスタのゲートに、画素回路をリニアログ特性で駆動させるための中間電位が印加される。そのため、画素回路にリニアログ特性を持たせることができ、画素回路のダイナミックレンジの拡大を図ることができる。
【０２２０】
また、分割された露光期間の残りの期間において、転送トランジスタのゲートに、中間電位よりもゲートを閉める方向の電圧値を有するバイアス電圧が印加されている。そのため、１つの露光期間の全期間を中間電位で駆動させる場合に比べて、転送トランジスタのゲートの電極下部の基板層と絶縁層との界面で発生する暗電流を抑制することができる。
【０２２１】
つまり、転送トランジスタにおいては、ゲートの開度が増大するにつれて暗電流が増大する傾向にあるが、露光期間の一部の期間において、中間電位で駆動される場合よりもゲートが閉じられるように転送トランジスタが駆動されるため、その分、転送トランジスタで発生する暗電流を抑制することが可能となる。
【０２２２】
（２）前記制御部は、前記露光期間を前半期間と後半期間との２つの期間に分割することが好ましい。
【０２２３】
この構成によれば、１つの露光期間が前半期間と後半期間との２つの期間に分割されるため、制御の簡便化を図ることができる。
【０２２４】
（３）前記制御部は、前記前半期間において、前記ゲートに前記バイアス電圧を印加し、前記後半期間において、前記ゲートに前記中間電位を印加することが好ましい。
【０２２５】
この構成によれば、転送トランジスタは、１つの露光期間の前半期間においてバイアス電圧により駆動され、１つの露光期間の後半期間において中間電位により駆動されるため、ダイナミックレンジを確保することができる。つまり、前半期間をバイアス電圧、後半期間を中間電位とすることで、光電変換素子は、前半期間にてリニア特性で信号電荷を蓄積し、後半期間にてリニアログ特性で信号電荷を蓄積することが可能となる。その結果、明るい被写体を露光した場合であっても飽和することなく信号電荷を蓄積することが可能となり、リニアログ特性が維持され、ダイナミックレンジを確保することが可能となる。
【０２２６】
（４）前記画素回路は、Ｎ（Ｎは２以上の整数）行×Ｍ（Ｍは正の整数）列でマトリックス状に配列されることで画素アレイ部を構成し、前記制御部は、前記画素アレイ部の各行をサイクリックに選択する垂直走査部を備え、前記垂直走査部は、前記画素アレイ部の各行に対応するＮ個の出力部と、前記画素アレイ部の各行に対応するＮ個のセレクタと、前記画素アレイ部の各行を所定のＨ期間ずつサイクリックに選択し、選択した行に対応するセレクタ及び出力部に第１選択信号を出力する第１シフトレジスタと、前記第１シフトレジスタよりもｎ（ｎは１以上、かつ、Ｎ−１以下の整数）×Ｈ期間遅延して前記画素アレイ部の各行をＨ期間ずつサイクリックに選択し、選択した行に対応するセレクタ及び出力部に第２選択信号を出力する第２シフトレジスタとを備え、各セレクタは、前記第１選択信号が入力されてから次の第２選択信号が入力されるまでの期間、前記バイアス電圧を対応する行の出力部に出力する一方、前記第２選択信号が入力されてから次の第１選択信号が入力されるまでの期間、前記中間電位を対応する行の出力部に出力し、各出力部は、前記第１選択信号が入力されてからＨ期間より短い所定期間において、対応する行の画素回路の転送トランジスタのゲートにオン電圧を出力し、それ以外の期間において、前記ゲートに前記セレクタから出力される前記バイアス電圧又は前記中間電位を出力することが好ましい。
【０２２７】
この構成によれば、各画素回路において、ｎを設定することで第２選択信号の出力タイミングを変更することが可能となり、Ｈ期間単位で後半期間の長さを調節することができる。
【０２２８】
（５）各出力部は、ＡＮＤゲートとアナログドライバとを備え、各ＡＮＤゲートは、前記第１選択信号が入力されてから前記所定期間において、ハイレベルの信号を対応する行のアナログドライバに出力し、各アナログドライバは、対応する行のＡＮＤゲートからハイレベルの信号が入力された場合、対応する行の画素回路の転送トランジスタのゲートに前記オン電圧を出力し、対応する行のＡＮＤゲートからローレベルの信号が入力された場合、前記ゲートに前記セレクタから出力される前記バイアス電圧又は前記中間電位を出力することが好ましい。
【０２２９】
この構成によれば、出力部がアナログドライバにより構成されているため、オン電圧、バイアス電圧、及び中間電位の切り替えが容易に行うことができる。
【０２３０】
（６）前記転送トランジスタは、ｎチャネル型のトランジスタであり、前記バイアス電圧は負の電圧であることが好ましい。
【０２３１】
この構成によれば、転送トランジスタをｎチャネル型のトランジスタで構成したため、転送トランジスタのゲートに負のバイアス電圧を印加することで、前記転送トランジスタのゲートの下側に正孔を生じさせることが可能となる。その結果、ゲートで発生する電子が正孔と結合して消滅し、暗電流を更に抑制することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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