(57)【要約】  アナログ制御信号（Ｖｃｔｌ）に応じた大きさの電圧を生成する電源装置（１００）から出力される電源電圧（Ｖｓｒｃ）で動作する半導体集積回路（１１０）は、電源電圧を受ける第１の端子（１０３）と、第１の端子に接続され、当該半導体集積回路内部の各部に電源電圧を分配する内部配線（１１４）と、アナログ制御信号を出力する第２の端子（１０４）とを備え、内部配線の電位に応じた大きさのアナログ制御信号を生成する。
2012004935.tif 000002
【特許請求の範囲】
【請求項１】
アナログ制御信号に応じた大きさの電圧を生成する電源装置から出力される電源電圧で動作する半導体集積回路であって、
前記電源電圧を受ける第１の端子と、
前記第１の端子に接続され、当該半導体集積回路内部の各部に前記電源電圧を分配する内部配線と、
前記アナログ制御信号を出力する第２の端子とを備え、
前記内部配線の電位に応じた大きさの前記アナログ制御信号を生成する
ことを特徴とする半導体集積回路。
【請求項２】
請求項１の半導体集積回路において、
前記内部配線の電位を検出する電位モニタ回路と、
前記電位モニタ回路が検出した電位に応じた大きさの前記アナログ制御信号を生成する電位制御回路とを備えている
ことを特徴とする半導体集積回路。
【請求項３】
請求項２の半導体集積回路において、
それぞれ負荷が異なる複数の動作モードが切替可能な回路ブロックを備え、
前記電位制御回路は、前記回路ブロックの動作モードの切り替わりに先立って切替後の前記回路ブロックの動作モードに応じた大きさの前記アナログ制御信号を生成する
ことを特徴とする半導体集積回路。
【請求項４】
請求項２の半導体集積回路において、
前記電位モニタ回路は、前記内部配線の電位よりも高い電源電圧が供給されるＭＯＳ−ＦＥＴを有するものであり、
前記ＭＯＳ−ＦＥＴは、前記内部配線の電位が供給されるＭＯＳ−ＦＥＴよりも高耐圧である
ことを特徴とする半導体集積回路。
【請求項５】
請求項２の半導体集積回路において、
前記電位制御回路は、前記内部配線の電位よりも高い電源電圧に接続される
ことを特徴とする半導体集積回路。
【請求項６】
請求項２の半導体集積回路において、
前記電位制御回路は、アナログバッファ回路を有し、前記アナログバッファ回路を介して前記アナログ制御信号を出力する
ことを特徴とする半導体集積回路。
【請求項７】
請求項６の半導体集積回路において、
前記アナログバッファ回路は、前記内部配線の電位よりも高い電源電圧が供給されるＭＯＳ−ＦＥＴを有するものであり、
前記ＭＯＳ−ＦＥＴは、前記内部配線の電位が供給されるＭＯＳ−ＦＥＴよりも高耐圧である
ことを特徴とする半導体集積回路。
【請求項８】
請求項７の半導体集積回路において、
前記アナログバッファ回路の入力側および出力側の間には、位相補償回路またはゲイン補償回路が接続されている
ことを特徴とする半導体集積回路。
【請求項９】
請求項２の半導体集積回路において、
前記電位モニタ回路が検出した電位をデータ化して記録するメモリ回路を備えている
ことを特徴とする半導体集積回路。
【請求項１０】
請求項２の半導体集積回路において、
前記アナログ制御信号をデータ化して記録するメモリ回路を備えている
ことを特徴とする半導体集積回路。
【請求項１１】
請求項１の半導体集積回路において、
前記第１の端子が接続された第１のＩＯ回路と、
前記第２の端子が接続された第２のＩＯ回路とを備え、
前記第１および第２のＩＯ回路は、互いに電気的に独立している
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１の半導体集積回路と、
前記半導体集積回路から出力されたアナログ制御信号に応じた大きさの電源電圧を生成して前記半導体集積回路に供給する電源装置とを備えている
ことを特徴とする電子機器。
【請求項１３】
請求項１２の電子機器において、
前記電源装置は、
前記アナログ制御信号に応じたデューティ比でスイッチ素子をスイッチング制御して入力電圧を変圧するスイッチング電源回路と、
前記スイッチング電源回路から出力される矩形波電圧を平滑化して前記電源電圧を生成する平滑化回路とを有する
ことを特徴とする電子機器。
【請求項１４】
請求項１２の電子機器において、
前記半導体集積回路から前記電源装置に前記アナログ制御信号を伝送する配線はシールドされている
ことを特徴とする電子機器。
【請求項１５】
請求項１の半導体集積回路と、
前記半導体集積回路から出力されたアナログ制御信号に応じた大きさの電源電圧を生成して前記半導体集積回路に供給する電源装置と、
前記半導体集積回路に接続された高周波送受信インターフェース部と、
前記半導体集積回路に接続された外部入力インターフェース部とを備えている
ことを特徴とする通信装置。
【請求項１６】
請求項１の半導体集積回路と、
前記半導体集積回路から出力されたアナログ制御信号に応じた大きさの電源電圧を生成して前記半導体集積回路に供給する電源装置と、
前記半導体集積回路に接続されたチューナー部と、
前記半導体集積回路に接続されたインターフェース部とを備えている
ことを特徴とするＡＶ機器。
【請求項１７】
請求項１の半導体集積回路と、
前記半導体集積回路から出力されたアナログ制御信号に応じた大きさの電源電圧を生成して前記半導体集積回路に供給する電源装置と、
前記半導体集積回路に接続されたネットワークインターフェース部と、
前記半導体集積回路に接続された外部入力インターフェース部とを備えている
ことを特徴とするＡＶ機器。
【請求項１８】
請求項１の半導体集積回路と、
前記半導体集積回路から出力されたアナログ制御信号に応じた大きさの電源電圧を生成して前記半導体集積回路に供給する電源装置と、
前記半導体集積回路に接続されたＣＣＤインターフェース部と、
前記半導体集積回路に接続された外部入力インターフェース部とを備えている
ことを特徴とする撮像装置。
【請求項１９】
請求項１の半導体集積回路と、
前記半導体集積回路から出力されたアナログ制御信号に応じた大きさの電源電圧を生成して前記半導体集積回路に供給する電源装置と、
前記半導体集積回路に接続されたナビゲーションインターフェース部とを備えている
ことを特徴とするナビゲーション装置。
【請求項２０】
３値以上の電圧値を持つ制御信号に応じた大きさの電圧を生成する電源装置から出力される電源電圧で動作する半導体集積回路であって、
前記電源電圧を受ける第１の端子と、
前記第１の端子に接続され、当該半導体集積回路内部の各部に前記電源電圧を分配する内部配線と、
前記制御信号を出力する第２の端子とを備え、
前記内部配線の電位に応じた大きさの前記制御信号を生成する
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源制御システムに関し、特に、電源装置とその出力電圧で動作する半導体集積回路とを備えた電子機器における電源制御に関する。
【背景技術】
【０００２】
図２２に、非特許文献１に記載のアプリケーション回路を示す。この電源システムにおいては、電源ＩＣ２２０１の電源出力端子２２０２に、基板上で実装された、平滑コイル２２０３と平滑容量２２０４と抵抗分圧回路２２０５とが接続されている。さらに、抵抗分圧回路２２０５が接続されるノード２２０６にＳｏＣ（System-on-a-chip）２２０７の電源端子２２０８を接続することによりＳｏＣ２２０７に電源電圧を供給している。主にアナログ回路で構成された電源ＩＣ２２０１により、出力電圧が抵抗分圧回路２２０５により分圧された電圧ＶＦＢに応じた大きさの出力電圧が生成され、ＳｏＣ２２０７は、この出力電圧を基準に電源電圧として受けて動作する。このタイプの電子機器では、抵抗分圧回路２２０５が固定抵抗で構成され分圧比が固定されるため、一度設定された出力電圧を動的に制御することはできない。また、抵抗分圧回路２２０５は電源ＩＣ２２０１直近に配置し、かつ、電源ＩＣ２２０１近傍のノード２２０６でしか電源電圧精度が保証されない。よって、電源ＩＣ２２０１からＳｏＣ２２０７までの配線による電源配線のインピーダンスや抵抗分圧回路２２０５の抵抗素子などの部品精度によりＳｏＣ２２０７の電源電圧は変動してしまう。その結果、ＳｏＣ２２０７の性能は電源システムの電源電位の精度に大きく左右される。そこで、部品精度や電源配線インピーダンスに応じてＳｏＣ２２０７の電源電圧を動的かつ精度よく制御する技術が求められている。【０００３】
図２３に、非特許文献２に記載されているシステムの構成図を示す。この電源システムは、電源電圧を動的かつ精度よく制御できる電子機器の構成となっている。電源ＩＣ２３０１は、動的に電源電圧の制御を可能とするＰＭ（パワーマネージメント）機能を有する。また、ＳｏＣ２３０２は、回路遅延等の特性をモニタする性能モニタ回路（ＨＰＭ）２３０３を有する。ＰＭ用の電源ＩＣ２３０１は、ＳｏＣ２３０２から出力されたデジタルフィードバック信号２３０４を内部でデジタル処理するデジタル制御回路２３０５を有する。デジタル制御回路２３０５でデジタル処理された信号２３０６が内蔵ＤＡＣ（Ｄ／Ａコンバータ）回路でアナログ信号２３０７に変換され、出力電圧２３０８がＳｏＣ２３０２の要求性能に応じた電圧になるように制御される。ＳｏＣ２３０２では、性能モニタ回路２３０３でモニタされた結果から、ＳｏＣ２３０２の正常な回路動作に必要な電圧値が特定され、その電圧値がデジタルフィードバック信号２３０４としてＰＭ用の電源ＩＣ２３０１に出力される。この電源システムでは、Ｖｄｄ＝０．６Ｖ〜１．２Ｖくらいまでの範囲で出力電圧２３０８を制御することができる。【０００４】
特許文献１では、電源回路（レギュレータ）とＳｏＣの電力を最小とする電源電圧や基板電圧をデジタル信号処理演算し、電源電圧が所望の電源電圧値になるようレギュレータの抵抗分圧回路内の抵抗値を変化させて基準電圧を変え、システムの電力削減を実現する提案がされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２０１４５５号公報
【非特許文献】
【０００６】
【非特許文献１】LM5005 - High Voltage 2.5 Amp Buck Regulator. Datasheet. [online]. National Semiconductor, March 2006. [retrieved on 2011-04-28]. Retrieved from the Internet:<URL:http://www.alldatasheet.com/datasheet-pdf/pdf/180844/NSC/LM5005.html>
【非特許文献２】LP5552 - PWI 2.0 and PowerWise Technology Compliant Energy Management Unit. Datasheet. [online]. National Semiconductor, May 20,2008. [retrieved on 2011-04-28]. Retrieved from the Internet:<URL:http://www.alldatasheet.net/datasheet-pdf/pdf/239791/NSC/LP5552.html>
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記改良された電子機器では、ＳｏＣ２３０２の要求性能に応じたデジタル信号のビット幅に応じた離散的な電圧制御しかできず、ＳｏＣ２３０２に供給される電源電圧の可変ステップ幅は比較的大きくならざるを得ない。ＳｏＣ２３０２の要求性能に応じたデジタル信号のビット数を拡張することで電圧制御のステップ幅が細かくなるが、電源ＩＣ２３０１に内蔵されている、デジタル処理をするロジック制御回路やそのデジタル信号をアナログ信号に変換するＤＡＣ回路等の規模が増大してしまい、コストが増大する。【０００８】
かかる点に鑑みて、本発明は、比較的簡単な構成でありながらも動的で高分解能の電圧制御を可能とする電源制御システムを実現することを課題とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため本発明によって次のような解決手段を講じた。すなわち、アナログ制御信号に応じた大きさの電圧を生成する電源装置から出力される電源電圧で動作する半導体集積回路は、電源電圧を受ける第１の端子と、第１の端子に接続され、半導体集積回路内部の各部に電源電圧を分配する内部配線と、アナログ制御信号を出力する第２の端子とを備え、内部配線の電位に応じた大きさのアナログ制御信号を生成するものとする。【００１０】
これによると、半導体集積回路の内部電圧に基づいて、アナログ制御信号により電源装置をフィードバック制御することにより、動的でかつ分解能が高い電圧制御を行うことができる。さらに、アナログ制御であるため回路構成が比較的簡単で済む。【００１１】
例えば、上記半導体集積回路は、内部配線の電位を検出する電位モニタ回路と、電位モニタ回路が検出した電位に応じたアナログ制御信号を生成する電位制御回路とを備えていてもよい。【００１２】
また、上記半導体集積回路は、それぞれ負荷が異なる複数の動作モードが切替可能な回路ブロックを備え、電位制御回路は、回路ブロックの動作モードの切り替わりに先立って切替後の回路ブロックの動作モードに応じた大きさのアナログ制御信号を生成してもよい。【００１３】
これによると、例えば、回路ブロックが例えば高負荷状態になる場合に、それに先立って出力電圧を高くすることができるため、動作モードの切り替わり後に速やかに高負荷の回路ブロックを駆動することができる。【００１４】
あるいは、上記半導体集積回路は、第１の端子が接続された第１のＩＯ回路と、第２の端子が接続された第２のＩＯ回路とを備え、第１および第２のＩＯ回路は、互いに電気的に独立していてもよい。【００１５】
例えば、上記半導体集積回路と、半導体集積回路から出力されたアナログ制御信号に応じた大きさの電源電圧を生成して半導体集積回路に供給する電源装置とを備えた電子機器が構成可能である。【００１６】
好ましくは、上記電子機器において、半導体集積回路から電源装置にアナログ制御信号を伝送する配線はシールドされていてもよい。これによると、アナログ制御信号の耐ノイズ特性を向上することができる。【００１７】
あるいは、３値以上の電圧値を持つ制御信号に応じた大きさの電圧を生成する電源装置から出力される電源電圧で動作する半導体集積回路は、電源電圧を受ける第１の端子と、第１の端子に接続され、半導体集積回路内部の各部に電源電圧を分配する内部配線と、制御信号を出力する第２の端子とを備え、内部配線の電位に応じた大きさの制御信号を生成してもよい。
【発明の効果】
【００１８】
本発明によると、比較的簡単な構成でありながらも動的でかつ高分解能の電圧制御を可能とする電源制御システムを実現することができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、第１の実施形態に係る電子機器の構成を示すブロック図である。
【図２】図２は、図１の電子機器による電圧制御に係る波形図である。
【図３】図３は、図１の電子機器の別の構成を示すブロック図である。
【図４】図４は、第２の実施形態に係る電子機器の構成を示すブロック図である。
【図５】図５は、図４の電子機器による電圧制御に係る波形図である。
【図６】図６は、第３の実施形態に係る電子機器の構成を示すブロック図である。
【図７】図７は、電位制御回路の具体的な構成を示すブロック図である。
【図８】図８は、図７の電位制御回路の別の構成を示すブロック図である。
【図９】図９は、図７の電位制御回路のさらに別の構成を示すブロック図である。
【図１０】図１０は、第４の実施形態に係る電子機器の構成を示すブロック図である。
【図１１】図１１は、図１０の電子機器に係るＳｏＣの構成を示すブロック図である。
【図１２】図１２は、第５の実施形態に係る電子機器の構成を示すブロック図である。
【図１３】図１３は、第６の実施形態に係る電子機器の構成を示すブロック図である。
【図１４】図１４は、第７の実施形態に係る電子機器の構成を示すブロック図である。
【図１５】図１５は、ＳＩＰの構成図である。
【図１６】図１６は、ＰｏＰの構成図である。
【図１７】図１７は、第８の実施形態に係る通信装置の構成を示すブロック図である。
【図１８】図１８は、第９の実施形態に係るＡＶ機器の構成を示すブロック図である。
【図１９】図１９は、第１０の実施形態に係るＡＶ機器の構成を示すブロック図である。
【図２０】図２０は、第１１の実施形態に係る撮像装置の構成を示すブロック図である。
【図２１】図２１は、第１２の実施形態に係る電子制御装置およびナビゲーション装置の構成を示すブロック図である。
【図２２】図２２は、従来の電源システムの構成を示す回路図である。
【図２３】図２３は、従来の別の電源システムの構成を示す回路図である。
【発明を実施するための形態】
【００２０】
＜第１の実施形態＞
図１は、第１の実施形態に係る電子機器の構成を示すブロック図である。電子機器は、電源装置１００およびＳｏＣ１１０を備えている。電源装置１００は、ＳｏＣ１１０からのフィードバック信号として、連続的に変化するアナログ制御信号Ｖｃｔｌを受け、Ｖｃｔｌに応じた大きさの電源電圧Ｖｓｒｃを生成する。例えば、電源装置１００は、汎用電源ＩＣ１０７およびＰＣＢ基板上に構成された平滑化回路１０９を有する。汎用電源ＩＣ１０７は、例えば降圧型スイッチングレギュレータＩＣで構成することができる。なお、汎用電源ＩＣ１０７は、その他の電源ＩＣであってもよい。汎用電源ＩＣ１０７では、Ｖｃｔｌに応じたデューティ比でスイッチ素子がスイッチング制御されて矩形波の電圧が生成される。平滑化回路１０９では、矩形波電圧が平滑化されることで、電源端子１０１から入力された例えば５Ｖ程度の入力電圧が１．２Ｖ程度に降圧されてＶｓｒｃが生成される。
【００２１】
ＳｏＣ１１０は、端子１０３でＶｓｒｃを受けて動作する。また、ＳｏＣ１１０は、Ｖｓｒｃを分配する電源線１１４の電位Ｖｄｄに応じた大きさのＶｃｔｌを生成し、端子１０４からＶｃｔｌを出力する。例えば、ＳｏＣ１１０は、Ｖｄｄをモニタリングする電位モニタ回路１１２と、Ｖｃｔｌを生成する電位制御回路１１１と、Ｖｄｄが供給されて動作する回路ブロック１１３とを有する。回路ブロック１１３は、単一の論理回路素子や複数の論理回路素子、あるいは、デバイス単体や複数のデバイスで構成することができる。
【００２２】
電位モニタ回路１１２は、Ｖｄｄを検出して制御信号Ｃｔｌを生成する。電位制御回路１１１は、Ｃｔｌに応じた大きさのＶｃｔｌを生成する。
【００２３】
図２は、従来の構成および本実施形態のそれぞれの電圧制御の一例を示す波形図である。回路ブロックに流れる動作電流Ｉｏに応じて、従来と本実施形態とでどのような電圧制御が行われるかを模式的に示した波形図である。ここで、従来構成とは、ＳｏＣ外部の電源電圧に基づいてフィードバック信号を生成する構成である。従来構成では、電流Ｉｏが多い場合、時刻Ｔｇ１で、ＳｏＣの内部電圧Ｖｄｄが低下する。一方、電流Ｉｏが少ない場合、時刻Ｔｇ４でＶｄｄが上昇する。一般に、これらＶｄｄの変動幅を含めて電源ＩＣの仕様では電圧精度として定義されている。
【００２４】
これに対して本実施形態では、電源線１１４に寄生するインピーダンスで決まるＶｄｄに応じてＶｃｔｌが生成され、ＶｃｔｌによってＶｓｒｃおよびＶｄｄが制御される。時刻Ｔｇ１で電流Ｉｏが増大してＶｄｄが低下すると、電位モニタ回路１１２は、Ｃｔｌの制御値を大きくする。これにより、Ｖｄｄは時刻Ｔｇ２でＴｙｐｉｃａｌ電圧値Ｖｔｙｐに回復する。さらに、電流Ｉｏが多い状態が続くと、電位モニタ回路１１２は、Ｃｔｌの制御値をさらに大きくする。これにより、時刻Ｔｇ３以降Ｖｄｄが上昇し、高負荷の回路ブロック１１３を駆動することができる。一方、時刻Ｔｇ４で電流Ｉｏが減少すると、電位モニタ回路１１２は、Ｃｔｌの制御値を小さくする。これにより、Ｖｄｄは時刻Ｔｇ５でＶｔｙｐになる。その後、電流Ｉｏが少ない状態が続くと、電位モニタ回路１１２は、Ｃｔｌの制御値をさらに小さくする。これにより、時刻Ｔｇ６でＶｄｄがＶｔｙｐよりも低くなり、さらなる低電力化が実現される。
【００２５】
以上、本実施形態によると、ＳｏＣ１１０の内部電圧Ｖｄｄを含めたフィードバック補正が可能となり、Ｖｓｒｃを動的に制御することができる。したがって、ＳｏＣ１１０の動作の高速化や低電力化が実現可能となる。特に、従来の構成のようなデジタル制御の場合には、デジタル信号をクロック信号等でシリアル転送する必要があるため比較的消費電力が大きいが、本実施形態はアナログ制御であるため消費電力が比較的少なく、また、電圧制御の分解能を１ｍＶ単位などよりも小さくすることができ、非常に効率の良い電子機器を実現できる。さらに、比較的安価で汎用的な電源ＩＣを用いることができるため、電子機器の低コスト化を図ることができる。また、ＶｃｔｌをＳｏＣ１１０で生成することで、プロセス微細化が困難な電源ＩＣに電圧制御機能を搭載する従来の構成に比べて、電源装置１００の回路面積を縮小することができる。
【００２６】
なお、電位モニタ回路１１２だけでなく例えば、動作エラー検知回路、ノイズマージン検知回路、温度検知回路、デバイス仕上がり検知回路、クロストークノイズ検知回路、ラッチアップ検知回路、信頼性劣化検知回路、ＥＭ耐性検知回路、遅延特性検知回路、耐圧検知回路などで各種特性をモニタリングし、その各種特性を電源装置１００へのフィードバック電圧として帰還することも可能である。特に、電源電圧の感度の高い特性をモニタリングし、それを基に電源電圧を制御することにより、ＳｏＣ１１０の性能を向上させることができる。
【００２７】
また、電位モニタ回路１１２は、電源線１１４の電位Ｖｄｄよりも高い電源電圧ＶｄｄＨが供給されるＭＯＳ−ＦＥＴを有していてもよい（図３参照）。このＭＯＳ−ＦＥＴは、Ｖｄｄが供給されるＭＯＳ−ＦＥＴよりも高耐圧である。なお、ＶｄｄＨは、例えば１．８Ｖ，２．５Ｖ，３．３Ｖである。電位制御回路１１１には、電源電圧ＶｄｄＨが接続されていてもよい。また、電位制御回路１１１は、電源電圧ＶｄｄＨが供給されて動作するアナログ回路を含む。電位モニタ回路１１２および電位制御回路１１１のいずれか一方が電源電圧ＶｄｄＨに接続されていてもよい。これによると、Ｖｄｄを高精度にモニタリングすることができ、高精度なＶｃｔｌを生成することができる。
【００２８】
＜第２の実施形態＞
図４は、第２の実施形態に係る電子機器の構成を示すブロック図である。信号ＭＯＤＥは、回路ブロック１１３の負荷に応じた動作モードを示す信号である。回路ブロック１１３は、ＭＯＤＥに応じて、負荷が異なる複数の動作モードが切替可能に構成されている。電位制御回路１１１は、ＭＯＤＥに応じて回路ブロック１１３の動作モードが切り替わる前に、切替後の回路ブロック１１３の動作モードに応じた大きさのＶｃｔｌを生成する。
【００２９】
図５は、動作モードを加味して電圧制御される場合の波形図である。時刻Ｔｈ２で回路ブロック１１３が高負荷となる高速動作モードに切り替わる場合、電位制御回路１１１は、時刻Ｔｈ１で、高速動作モードに応じた大きさのＶｃｔｌを生成する。これにより、Ｖｓｒｃが上昇するためＶｄｄが上昇する。そして、時刻Ｔｈ２で回路ブロック１１３が高速動作モードに切り替わって電流Ｉｏが増加すると、Ｖｄｄは低下するが、その後必要な電圧にすぐに回復する。なお、回路ブロック１１３が低負荷の動作モードの場合には、電位制御回路１１１は低負荷の動作モードに応じた大きさのＶｃｔｌを生成すればよい。
【００３０】
以上、本実施形態によると、回路ブロック１１３の動作モードが切り替わる前に予めその動作モードに応じた電源電圧を生成することで、動作モードの変化に速やかに対応することができる。
【００３１】
＜第３の実施形態＞
図６は、第３の実施形態に係る電子機器の構成を示すブロック図である。ＳｏＣ１１０は、メモリ回路６１９を有する。メモリ回路６１９は、電位モニタ回路１１２でモニタリングされたＶｄｄをデータ信号ＤＡＴＡ２として記録する。また、メモリ回路６１９は、電位制御回路１１１で生成されたＶｃｔｌをデータ信号ＤＡＴＡ１として記録する。なお、メモリ回路６１９は、ＤＡＴＡ１，ＤＡＴＡ２のうちいずれか一方のみを記録してもよい。メモリ回路６１９に記録されたデータは、トリミング装置６２０によってトリミング等される。その後、メモリ回路６１９に記録されたデータは、電位モニタ回路１１２および電位制御回路１１１にそれぞれ再読み込みされ、電位モニタ回路１１２および電位制御回路１１１はそれぞれＶｃｔｌおよびＣｔｌを再生成する。
【００３２】
以上、本実施形態によると、メモリ回路６１９に記録されたデータ信号をトリミング等することで、各信号の精度を向上させることができる。なお、メモリ回路６１９が不揮発性メモリの場合は、セット基板の搭載後においてもトリミング等が可能となる。また、メモリ回路６１９にチップＩＤ情報や回路ブロック１１３のデバイス仕上がり特性や温度情報などを記録してもよい。
【００３３】
＜電位制御回路の具体例＞
図７は、電位制御回路１１１の具体的な構成を示すブロック図である。電位制御回路１１１は、アナログバッファ回路を有し、例えばボルテージフォロワ回路で構成することができる。アナログバッファ回路は、電源電圧ＶｄｄＨが供給されるＭＯＳ−ＦＥＴを有する。このＭＯＳ−ＦＥＴは、電源電圧ＶＤＤが供給されるＭＯＳ−ＦＥＴよりも高耐圧である。例えば、電位制御回路１１１は、可変分圧抵抗３１７とアナログバッファ回路３１８とで構成することができる。可変分圧抵抗３１７は、例えば、電位モニタ回路１１２の出力である信号Ｃｔｌを受けた抵抗可変制御回路３１９からの制御信号ＣＴＬＲ１，ＣＴＬＲ２に応じて抵抗値が変化し、電源電圧ＶｄｄＨを可変分圧する。アナログバッファ回路３１８は、分圧された電圧をＶｃｔｌとして出力する。なお、抵抗可変制御回路３１９は、信号Ｃｔｌに応じて、制御信号ＣＴＬＲ１，ＣＴＬＲ２の制御値を変更するだけではなく、回路ブロック１１３の特性／性能に応じて、制御信号ＣＴＬＲ１，ＣＴＬＲ２の制御値を変更してもよい。なお、アナログバッファ回路３１８の入力側および出力側の間には、位相補償回路３１３またはゲイン補償回路３１３を搭載することが好ましい。また、高インピーダンスの配線には、電源電圧Ｖｄｄやグランド電位等のシールド配線３１４を並走させることが好ましい。
【００３４】
また、図８に示すように、図７におけるアナログバッファ回路３１８や位相／ゲイン補償回路３１３を省略し、可変分圧抵抗３１７の分圧ノードを直接Ｖｃｔｌとして出力する構成でもよい。これにより、アナログバッファ回路３１８の位相／ゲインを調整する必要がなくなり、回路面積を縮小することができる。
【００３５】
また、図９に示すように、位相補償回路３１３またはゲイン補償回路３１３をＳｏＣ１１０の外部に搭載してもよい。これらによると、分圧された電圧やアナログバッファ回路３１８の出力においてノイズの影響を低減することができるため、Ｖｃｔｌの精度を向上させることができる。
【００３６】
＜第４の実施形態＞
図１０は、第４の実施形態に係る電子機器の構成を示すブロック図である。ＰＣＢ基板１０９において、ＳｏＣ１１０から電源装置１００にＶｃｔｌが伝送される配線には安定したグランド電位ＧＮＤ等のシールド配線８２５が並走する。
【００３７】
図１１は、本実施形態に係るＳｏＣ１１０の構成を示すブロック図である。ＳｏＣ１１０は、端子１０３に接続されるＩＯ回路８０８と端子１０４に接続されるＩＯ回路８０６とを備えている。ＩＯ回路８０６の電源８０４，８０５は、他のＩＯ回路８０８等の電源と電気的に分離されている。また、ＳｏＣ１１０において、Ｖｃｔｌが伝送される配線にはグランド電位等のシールド配線８１６が並走する。Ｖｃｔｌの伝送配線、電源線１１４およびグランド線１１５の間には可変容量素子８０７が接続される。
【００３８】
以上、本実施形態によると、Ｖｃｔｌの伝送配線は、周辺または外部からのノイズの混入が遮断されるため、安定かつ高精度なＶｃｔｌを伝送することが可能となる。
【００３９】
＜第５の実施形態＞
図１２は、第５の実施形態に係る電子機器の構成を示すブロック図である。ＳｏＣ１１０は、回路ブロック１１３、電位モニタ回路１１２および電位制御回路１１１がそれぞれ例えば２つ搭載されたマルチブロックの構成である。
【００４０】
具体的に、電位制御回路１１１は、Ｃｔｌに応じた大きさのアナログ信号であるフィードバック信号Ｆｂを出力する。制御回路９１３は、ＭＯＤＥに応じたＭｆｂ(マルチ・フィードバック)信号を生成する。また、制御回路９１３は、ＭＦＢ制御回路９１２に対して、いずれのＦｂをＶｃｔｌとして電源装置１００にフィードバックすべきかを指示する。ＭＦＢ制御回路９１２は、ＦｂおよびＭｆｂを受け、Ｍｆｂに応じて２つのＦｂのうちいずれか一方を選択する。そして、ＭＦＢ制御回路９１２は、選択したＦｂをＶｃｔｌとして電源装置１００にフィードバックする。これにより、マルチブロック構成の場合でも適正かつ安定した電圧制御が可能となる。
【００４１】
＜第６の実施形態＞
図１３は、第６の実施形態に係る電子機器の構成を示すブロック図である。ＳｏＣ１１０は、回路ブロック１１３、電位モニタ回路１１２および電位制御回路１１１がそれぞれ例えば２つ搭載されたマルチブロックの構成である。回路ブロック１１３にはそれぞれに対応する電源装置１００からのＶｓｒｃに応じたＶｄｄが供給される。
【００４２】
このようにＳｏＣ１１０内において複数の回路ブロック１１３が存在する場合、デバイスの仕上がりや回路ブロック１１３の機能などに応じて回路ブロック１１３の動作電圧が異なるため、それぞれの回路ブロック１１３の動作に必要な電圧を個別の電源装置１００から供給することにより、各ＳｏＣ１１０の性能をさらに向上させることができる。
【００４３】
＜第７の実施形態＞
図１４は、第７の実施形態に係る電子機器の構成を示すブロック図である。判定回路２４１５は、同一のＳｏＣ１１０内のＤＡＴＡ１，ＤＡＴＡ２を信号ＩＦとして、他方のＳｏＣ１１０内の判定回路２４１５に出力する。判定回路２４１５は、同一のＳｏＣ１１０内のＤＡＴＡ１，ＤＡＴＡ２および他方のＳｏＣ１１０から受けたＩＦを比較する。そして、比較した結果、いずれか一方のＳｏＣ１１０内の電位制御回路１１１で生成されたＶｃｔｌをフィードバックすべき信号として出力制御回路２４０４に指示する。例えば、判定回路２４１５は、同一のＳｏＣ１１０内の電位制御回路１１１で生成されたＶｃｔｌをフィードバックすべきと判定した場合に、同一のＳｏＣ１１０内の出力制御回路２４０４に対してそのＶｃｔｌを出力するように指示する。
【００４４】
出力制御回路２４０４は、判定回路２４１５に指示に従ってＶｃｔｌを出力する。このような構成により、電源装置１００の共有が可能となり、電子機器の省スペース化を図ることができる。なお、出力制御回路２４０４はいずれか一方のＳｏＣ１１０に搭載されていればよい。この場合、出力制御回路２４０４が搭載されたＳｏＣ１１０において、判定回路２４１５は、フィードバックすべきＶｃｔｌを出力制御回路２４０４に指示すればよい。
【００４５】
また、いずれか一方のＳｏＣ１１０には、回路ブロック１１３のみが搭載されていてもよい。この場合、他方のＳｏＣ１１０からＶｃｔｌを出力すればよい。
【００４６】
なお、上記各実施形態に係る電子機器ついて、図１５に示すように、電源装置１００とＳｏＣ１１０とその他のＬＳＩ１００４，１００５とチップコンデンサ１００６をＰＣＢ基板１００１に実装することでＳＩＰ（System In Package）化が可能である。また、図１６に示すように、電源装置１００をＰＣＢ基板上１００７、ＳｏＣ１１０をＰＣＢ基板１００８下に実装することでＰｏＰ（Package On Package）化が可能である。これらＳＩＰやＰｏＰのように電源装置１００およびＳｏＣ１１０をパッケージに統合することにより、各電源配線や信号配線に寄生するインピーダンス設計が容易となる。
【００４７】
＜第８の実施形態＞
図１７は、第８の実施形態に係る通信装置の構成を示すブロック図である。通信装置は、電源装置１００およびＳｏＣ１１０を備えた例えば携帯電話である。ＳｏＣ１１０は、それぞれベースバンドＬＳＩおよびアプリケーションＬＳＩである。高周波送受信インターフェース部１１０２は、アンテナで受信した信号を電源制御信号Ｓｃｔｌ１に変換する。外部入力インターフェース部１１０３は、キーボード等から入力された信号を電源制御信号Ｓｃｔｌ２に変換する。ベースバンドＬＳＩでは、ベースバンドＬＳＩ内のタイマーにより定期的に電圧制御が行われたり、Ｓｃｔｌ１に応じた電圧制御が行われる。アプリケーションＬＳＩでは、Ｓｃｔｌ２に応じた電圧制御が行われる。このように、通信装置でも動作の高速化や消費電力の低減を図ることができる。
【００４８】
＜第９の実施形態＞
図１８は、第９の実施形態に係るＡＶ機器の構成を示すブロック図である。ＡＶ機器は、電源装置１００およびＳｏＣ１１０を備えた例えば光ディスク装置である。ＳｏＣ１１０は、それぞれ光ディスクから読み取った信号を処理するメディア信号処理ＬＳＩおよびその信号の誤り訂正や光ピックアップのサーボ制御を行う誤り訂正・サーボ処理ＬＳＩである。
【００４９】
チューナー部１３０２は、アンテナで受信した信号を電源制御信号Ｓｃｔｌ１に変換する。インターフェース部１３０３は、ビデオ入力等から入力された信号を電源制御信号Ｓｃｔｌ２に変換する。メディア信号処理ＬＳＩおよび誤り訂正・サーボ処理ＬＳＩでは、それぞれＳｃｔｌ１，Ｓｃｔｌ２に応じた電圧制御が行われる。このように、光ディスク装置のようなＡＶ機器でも動作の高速化や消費電力の低減を図ることができる。
【００５０】
＜第１０の実施形態＞
図１９は、第１０の実施形態に係るＡＶ機器の構成を示すブロック図である。ＡＶ機器は例えば、電源装置１００およびＳｏＣ１１０を備えたテレビジョン受像機である。ＳｏＣ１１０は、それぞれ画像信号や音声信号を処理する画像・音声処理ＬＳＩおよび表示画面やスピーカなどのデバイスを制御するディスプレイ・音源制御ＬＳＩである。
【００５１】
ネットワークインターフェース部１５０２は、アンテナ等で受信した信号を電源制御信号Ｓｃｔｌ１に変換する。インターフェース部１５０３は、ビデオ入力等から入力された信号を電源制御信号Ｓｃｔｌ２に変換する。画像・音声処理ＬＳＩおよびディスプレイ・音源制御ＬＳＩでは、それぞれＳｃｔｌ１，Ｓｃｔｌ２に応じた電圧制御が行われる。このように、テレビジョン受像機のようなＡＶ機器でも動作の高速化や消費電力の低減を図ることができる。
【００５２】
＜第１１の実施形態＞
図２０は、第１１の実施形態に係る撮像装置の構成を示すブロック図である。撮像装置は例えば、電源装置１００およびＳｏＣ１１０を備えたデジタルビデオカメラである。ＳｏＣ１１０は、信号処理ＬＳＩである。
【００５３】
ＣＣＤ（Charge Coupled Device）インターフェース部１７０２は、ＣＣＤから取得した信号を電源制御信号Ｓｃｔｌに変換する。インターフェース部１７０３は、ビデオ入力等から入力された信号をＳｃｔｌに変換する。信号処理ＬＳＩでは、Ｓｃｔｌに応じた電圧制御が行われる。このように、撮像装置でも動作の高速化や消費電力の低減を図ることができる。
【００５４】
＜第１２の実施形態＞
図２１は、第１２の実施形態に係る電子制御装置およびナビゲーション装置の構成を示すブロック図である。電子制御装置およびナビゲーション装置は、電源装置１００およびＳｏＣ１１０を備え、例えば自動車等の移動体に搭載されている。ＳｏＣ１１０は、それぞれエンジン・トランスミッション制御ＬＳＩおよびナビゲーション用ＬＳＩである。
【００５５】
インターフェース部１９０２は、アクセル等から入力された信号を電源制御信号Ｓｃｔｌ１に変換する。ナビゲーションインターフェース部１９０３は、各種アンテナ等で受信した信号を電源制御信号Ｓｃｔｌ２に変換する。エンジン・トランスミッション制御ＬＳＩおよびナビゲーション用ＬＳＩでは、それぞれＳｃｔｌ１，Ｓｃｔｌ２に応じた電圧制御が行われる。このように、自動車に搭載された電子制御装置やナビゲーション装置についても、動作の高速化や消費電力の低減を図ることができる。
【産業上の利用可能性】
【００５６】
本発明に係る半導体集積回路は、比較的簡単な構成でありながらも動的でかつ高分解能の電圧制御が可能であるため、細かな電圧制御や低コスト化が求められる各種電子機器等に有用である。
【符号の説明】
【００５７】
１００          電源装置
１０３          端子（第１の端子）
１０４          端子（第２の端子）
１０７          汎用電源ＩＣ（スイッチング電源回路）
１０９          平滑化回路
１１０          ＳｏＣ（半導体集積回路）
１１１          電位モニタ回路
１１２          電位制御回路
１１３          回路ブロック
１１４          内部配線
３１３          位相補償回路、ゲイン補償回路
６１９          メモリ回路
８０６          ＩＯ回路（第２のＩＯ回路）
８０８          ＩＯ回路（第１のＩＯ回路）
１１０２        高周波送受信インターフェース部
１１０３        外部入力インターフェース部
１３０２        チューナー部
１３０３        外部入力インターフェース部
１５０２        ネットワークインターフェース部
１５０３        外部入力インターフェース部
１７０２        ＣＣＤインターフェース部
１７０３        外部入力インターフェース部
１９０３        ナビゲーションインターフェース部
Ｖｃｔｌ        アナログ制御信号
Ｖｓｒｃ        電源電圧
ＶｄｄＨ        電源電圧
【図１】
2012004935.tif 000003
【図２】
2012004935.tif 000004
【図３】
2012004935.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2012004935.tif 000009
【図８】
2012004935.tif 000010
【図９】
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【図１０】
2012004935.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2012004935.tif 000020
【図１９】
2012004935.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【手続補正書】
【提出日】平成23年10月25日(2011.10.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログ制御信号に応じた大きさの電圧を生成する電源装置から出力される電源電圧で動作する半導体集積回路であって、
前記電源電圧を受ける第１の端子と、
前記第１の端子に接続され、当該半導体集積回路内部の各部に前記電源電圧を分配する内部配線と、
前記アナログ制御信号を出力する第２の端子とを備え、
前記内部配線の電位に応じた大きさの前記アナログ制御信号を生成する
ことを特徴とする半導体集積回路。
【請求項２】
請求項１の半導体集積回路において、
前記内部配線の電位を検出する電位モニタ回路と、
前記電位モニタ回路が検出した電位に応じた大きさの前記アナログ制御信号を生成する電位制御回路とを備えている
ことを特徴とする半導体集積回路。
【請求項３】
請求項２の半導体集積回路において、
それぞれ負荷が異なる複数の動作モードが切替可能な回路ブロックを備え、
前記電位制御回路は、前記回路ブロックの動作モードの切り替わりに先立って切替後の前記回路ブロックの動作モードに応じた大きさの前記アナログ制御信号を生成する
ことを特徴とする半導体集積回路。
【請求項４】
請求項２の半導体集積回路において、
前記電位モニタ回路は、前記内部配線の電位よりも高い電源電圧が供給されるＭＯＳ−ＦＥＴを有するものであり、
前記ＭＯＳ−ＦＥＴは、前記内部配線の電位が供給されるＭＯＳ−ＦＥＴよりも高耐圧である
ことを特徴とする半導体集積回路。
【請求項５】
請求項２の半導体集積回路において、
前記電位制御回路は、前記内部配線の電位よりも高い電源電圧に接続される
ことを特徴とする半導体集積回路。
【請求項６】
請求項２の半導体集積回路において、
前記電位制御回路は、アナログバッファ回路を有し、前記アナログバッファ回路を介して前記アナログ制御信号を出力する
ことを特徴とする半導体集積回路。
【請求項７】
請求項６の半導体集積回路において、
前記アナログバッファ回路は、前記内部配線の電位よりも高い電源電圧が供給されるＭＯＳ−ＦＥＴを有するものであり、
前記ＭＯＳ−ＦＥＴは、前記内部配線の電位が供給されるＭＯＳ−ＦＥＴよりも高耐圧である
ことを特徴とする半導体集積回路。
【請求項８】
請求項６の半導体集積回路において、
前記アナログバッファ回路の入力側および出力側の間には、位相補償回路またはゲイン補償回路が接続されている
ことを特徴とする半導体集積回路。
【請求項９】
請求項２の半導体集積回路において、
前記電位モニタ回路が検出した電位をデータ化して記録するメモリ回路を備えている
ことを特徴とする半導体集積回路。
【請求項１０】
請求項２の半導体集積回路において、
前記アナログ制御信号をデータ化して記録するメモリ回路を備えている
ことを特徴とする半導体集積回路。
【請求項１１】
請求項１の半導体集積回路において、
前記第１の端子が接続された第１のＩＯ回路と、
前記第２の端子が接続された第２のＩＯ回路とを備え、
前記第１および第２のＩＯ回路は、互いに電気的に独立している
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１の半導体集積回路と、
前記半導体集積回路から出力されたアナログ制御信号に応じた大きさの電源電圧を生成して前記半導体集積回路に供給する電源装置とを備えている
ことを特徴とする電子機器。
【請求項１３】
請求項１２の電子機器において、
前記電源装置は、
前記アナログ制御信号に応じたデューティ比でスイッチ素子をスイッチング制御して入力電圧を変圧するスイッチング電源回路と、
前記スイッチング電源回路から出力される矩形波電圧を平滑化して前記電源電圧を生成する平滑化回路とを有する
ことを特徴とする電子機器。
【請求項１４】
請求項１２の電子機器において、
前記半導体集積回路から前記電源装置に前記アナログ制御信号を伝送する配線はシールドされている
ことを特徴とする電子機器。
【請求項１５】
請求項１の半導体集積回路と、
前記半導体集積回路から出力されたアナログ制御信号に応じた大きさの電源電圧を生成して前記半導体集積回路に供給する電源装置と、
前記半導体集積回路に接続された高周波送受信インターフェース部と、
前記半導体集積回路に接続された外部入力インターフェース部とを備えている
ことを特徴とする通信装置。
【請求項１６】
請求項１の半導体集積回路と、
前記半導体集積回路から出力されたアナログ制御信号に応じた大きさの電源電圧を生成して前記半導体集積回路に供給する電源装置と、
前記半導体集積回路に接続されたチューナー部と、
前記半導体集積回路に接続されたインターフェース部とを備えている
ことを特徴とするＡＶ機器。
【請求項１７】
請求項１の半導体集積回路と、
前記半導体集積回路から出力されたアナログ制御信号に応じた大きさの電源電圧を生成して前記半導体集積回路に供給する電源装置と、
前記半導体集積回路に接続されたネットワークインターフェース部と、
前記半導体集積回路に接続された外部入力インターフェース部とを備えている
ことを特徴とするＡＶ機器。
【請求項１８】
請求項１の半導体集積回路と、
前記半導体集積回路から出力されたアナログ制御信号に応じた大きさの電源電圧を生成して前記半導体集積回路に供給する電源装置と、
前記半導体集積回路に接続されたＣＣＤインターフェース部と、
前記半導体集積回路に接続された外部入力インターフェース部とを備えている
ことを特徴とする撮像装置。
【請求項１９】
請求項１の半導体集積回路と、
前記半導体集積回路から出力されたアナログ制御信号に応じた大きさの電源電圧を生成して前記半導体集積回路に供給する電源装置と、
前記半導体集積回路に接続されたナビゲーションインターフェース部とを備えている
ことを特徴とするナビゲーション装置。
【請求項２０】
３値以上の電圧値を持つ制御信号に応じた大きさの電圧を生成する電源装置から出力される電源電圧で動作する半導体集積回路であって、
前記電源電圧を受ける第１の端子と、
前記第１の端子に接続され、当該半導体集積回路内部の各部に前記電源電圧を分配する内部配線と、
前記制御信号を出力する第２の端子とを備え、
前記内部配線の電位に応じた大きさの前記制御信号を生成する
ことを特徴とする半導体集積回路。
【国際調査報告】
2012004935.tif 000026
2012004935.tif 000027
2012004935.tif 000028
2012004935.tif 000029
2012004935.tif 000030