(57)【要約】  入力信号に応じた応答信号を動作クロックに同期して出力する被試験回路と、同一の電子デバイスに設けられるプローブ回路であって、所定の周波数のサンプリングクロックを出力するサンプリングクロック供給部と、応答信号をサンプリングクロックによってサンプリングした結果に応じた、応答信号よりも周波数が低いプローブ出力信号を電子デバイスの外に出力するサンプリング部とを備え、当該応答信号は、所定の繰返周期ごとに所定の信号パターンが繰り返され、サンプリングクロック供給部は、繰返周期ごとに、信号パターンとの相対位相が順次変化するサンプリングクロックを出力する、プローブ回路を提供する。
2011033564.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応じた応答信号を動作クロックに同期して出力する被試験回路と、同一の電子デバイスに設けられるプローブ回路であって、
所定の周波数のサンプリングクロックを出力するサンプリングクロック供給部と、
前記応答信号を前記サンプリングクロックによってサンプリングした結果に応じた、前記応答信号よりも周波数が低いプローブ出力信号を前記電子デバイスの外に出力するサンプリング部と、
を備え、
前記応答信号は、所定の繰返周期ごとに所定の信号パターンが繰り返され、
前記サンプリングクロック供給部は、前記繰返周期ごとに、前記信号パターンとの相対位相が順次変化する前記サンプリングクロックを出力する、プローブ回路。
【請求項２】
前記繰返周期ごとに変化する前記相対位相は、前記動作クロックの１周期よりも小さい、請求項１に記載のプローブ回路。
【請求項３】
前記プローブ出力信号の論理値が変化するエッジタイミングを検出するエッジタイミング検出部を更に備える、請求項１または２に記載のプローブ回路。
【請求項４】
前記エッジタイミング検出部は、前記応答信号を前記サンプリングクロックでラッチする、縦続接続された複数のフリップフロップと、
前記複数のフリップフロップのいずれか２つが出力する信号の排他的論理和を演算することにより前記エッジタイミングを示すエッジタイミング信号を生成する排他的論理和回路と、
を有する、請求項３に記載のプローブ回路。
【請求項５】
前記エッジタイミング検出部は、前記応答信号を前記サンプリングクロックでラッチする、縦続接続された３つ以上のフリップフロップと、
前記３つ以上のフリップフロップの出力信号のいずれか２つを選択する選択回路と、
前記選択回路が選択した前記出力信号の排他的論理和を算出することにより前記エッジタイミングを示すエッジタイミング信号を生成する排他的論理和回路と、
を有する、請求項３に記載のプローブ回路。
【請求項６】
前記エッジタイミング検出部は、前記繰返周期に含まれる前記サンプリングクロックのパルス数に応じて、前記選択回路が選択する前記出力信号を決定する制御回路を更に有する、請求項５に記載のプローブ回路。
【請求項７】
所定の基準時からの経過時間を示す時間信号を出力するカウンタ回路と、
前記エッジタイミング信号に応じて、前記カウンタ回路が出力する信号を格納する記憶部と、
を更に備える、請求項４から６のいずれか一項に記載のプローブ回路。
【請求項８】
前記入力信号を前記サンプリングクロックでサンプリングしたプローブ入力信号を生成し、前記電子デバイスの外に出力する入力信号サンプリング部を更に備える、請求項４から７のいずれかに記載のプローブ回路。
【請求項９】
前記プローブ出力信号のエッジタイミングと、前記プローブ入力信号のエッジタイミングとのタイミング差を示す情報を前記電子デバイスの外に出力するタイミング差算出部を更に備える、請求項８に記載のプローブ回路。
【請求項１０】
請求項４から８のいずれか一項に記載のプローブ回路を複数備え、
複数のプローブ回路のそれぞれには、前記サンプリングクロック供給部を動作させる同一の参照クロックが入力され、
前記複数のプローブ回路のそれぞれが検出した前記エッジタイミング信号の論理和信号を出力するエッジタイミング出力部を更に備える、マルチプローブ回路。
【請求項１１】
前記エッジタイミング出力部は、前記複数のプローブ回路のそれぞれが検出した前記エッジタイミング信号が、立ち上がりエッジであるか、立ち下がりエッジであるかを示す情報を、前記論理和信号とともに出力する、請求項１０に記載のマルチプローブ回路。
【請求項１２】
前記エッジタイミング出力部は、前記複数のプローブ回路のそれぞれが検出した前記エッジタイミング信号が、前記複数のプローブ回路のいずれにより検出されたかを示す情報を、前記論理和信号とともに出力する、請求項１０または１１に記載のマルチプローブ回路。
【請求項１３】
前記複数のプローブ回路は、前記被試験回路の複数のノードに対応して設けられ、対応するノードが出力する前記応答信号をサンプリングする、請求項１０から１２のいずれか一項に記載のマルチプローブ回路。
【請求項１４】
請求項１に記載のプローブ回路を備える前記電子デバイスを試験する試験装置であって、
前記動作クロックを前記被試験回路に入力する動作クロック発生部と、
前記サンプリングクロックの基準となる参照クロックを前記動作クロックに基づいて発生する参照クロック発生部と、を備え、
前記参照クロック発生部は、発生した前記動作クロックを前記サンプリングクロック供給部に入力する、試験装置。
【請求項１５】
前記プローブ回路は、前記入力信号を前記サンプリングクロックでサンプリングしたプローブ入力信号を生成し、前記電子デバイスの外に出力する入力信号サンプリング部を更に備え、
前記試験装置は、前記プローブ出力信号および前記プローブ入力信号に基づいて、前記プローブ出力信号のエッジタイミングと、前記プローブ入力信号のエッジタイミングとのタイミング差を測定するタイミング差測定部を更に備える、請求項１４に記載の試験装置。
【請求項１６】
前記サンプリングクロックのそれぞれのパルスでサンプリングした前記プローブ出力信号を所定の順序に並び替えて、前記所定の信号パターンと比較する、請求項１４または１５に記載の試験装置。
【請求項１７】
前記電子デバイスは、前記プローブ回路を複数備え、
前記プローブ回路のそれぞれは、前記プローブ出力信号の論理値が変化するエッジタイミングに応じたエッジタイミング信号を生成するエッジタイミング信号生成部を更に有し、
複数の前記エッジタイミング信号生成部のそれぞれが生成した前記エッジタイミング信号が、複数の前記プローブ回路のいずれにより生成されたかを示す情報を、前記エッジタイミング信号とともに出力するエッジタイミング出力部と、を更に有し、
前記エッジタイミング信号とともに出力される情報に基づいて、前記複数のプローブ回路のうち、いずれの前記プローブ回路が前記エッジタイミング信号を発生したかを判別する、請求項１４または１５に記載の試験装置。
【請求項１８】
入力信号に応じた応答信号を動作クロックに同期して出力する被試験回路と、プローブ回路とを備える電子デバイスであって、
前記プローブ回路は、
所定の周波数のサンプリングクロックを出力するサンプリングクロック供給部と、
前記応答信号を前記サンプリングクロックによってサンプリングした結果に応じた、前記応答信号よりも周波数が低いプローブ出力信号を前記電子デバイスの外に出力するサンプリング部と、
を有し、
前記応答信号は、所定の繰返周期ごとに所定の信号パターンが繰り返され、
前記サンプリングクロック供給部は、前記繰返周期ごとに、前記信号パターンとの相対位相が順次変化する前記サンプリングクロックを出力する、電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プローブ回路、マルチプローブ回路、試験装置、および電子デバイスに関する。
【背景技術】
【０００２】
ＬＳＩ等の電子デバイス内部の回路の動作を確認するには、当該回路が出力する信号を観測することが有効である。しかし、信号の周波数が高い場合には、外部に引き出した信号ノードにプローブ等を接触させることにより波形歪みが生じるので、信号自体の変化タイミング等を直接的に観測することは困難である。電子デバイス内部の回路における信号の変化タイミング等の動作を観測する手段として、ＥＢテスタ（Ｅｌｅｃｔｒｏｎｉｃ  Ｂｅａｍ  Ｔｅｓｔｅｒ）が知られている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】永田真著、「ＳＯＣに集積されたオンチップ測定回路の設計フロー」、設計自動化会議予稿集、ｐ．４００−４０３、２００７年６月（Makoto Nagata, "On-Chip Measurements Complementary to Design Flow for Integrity on SoCs," Proc. Design Automation Conference 2007, pp. 400-403, 2007.06. ）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、ＥＢテスタ等の外部機器を用いて被試験回路の内部信号を観測する場合には、外部機器の設備投資が必要になるとともに、観測に長時間を要するという課題があった。また、電子デバイス内部で低い周波数に変換した信号を観測する場合には、付加回路の規模が大きいことにより、電子デバイスのコストが増大するという課題があった。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様においては、入力信号に応じた応答信号を動作クロックに同期して出力する被試験回路と、同一の電子デバイスに設けられるプローブ回路であって、所定の周波数のサンプリングクロックを出力するサンプリングクロック供給部と、応答信号をサンプリングクロックによってサンプリングした結果に応じた、応答信号よりも周波数が低いプローブ出力信号を電子デバイスの外に出力するサンプリング部と、を備え、当該応答信号は、所定の繰返周期ごとに所定の信号パターンが繰り返され、サンプリングクロック供給部は、繰返周期ごとに、信号パターンとの相対位相が順次変化するサンプリングクロックを出力する、プローブ回路を提供する。【０００６】
本発明の第２の態様においては、繰返周期ごとに変化する相対位相は、動作クロックの１周期よりも小さいプローブ回路を提供する。【０００７】
本発明の第３の態様においては、プローブ出力信号の論理値が変化するエッジタイミングを検出するエッジタイミング検出部を更に備えるプローブ回路を提供する。【０００８】
本発明の第４の態様においては、エッジタイミング検出部は、応答信号をサンプリングクロックでラッチする、縦続接続された複数のフリップフロップと、複数のフリップフロップのいずれか２つが出力する信号の排他的論理和を演算することによりエッジタイミングを示すエッジタイミング信号を生成する排他的論理和回路と、を有するプローブ回路を提供する。【０００９】
本発明の第５の態様においては、エッジタイミング検出部は、応答信号をサンプリングクロックでラッチする、縦続接続された３つ以上のフリップフロップと、３つ以上のフリップフロップの出力信号のいずれか２つを選択する選択回路と、選択回路が選択した出力信号の排他的論理和を算出することによりエッジタイミングを示すエッジタイミング信号を生成する排他的論理和回路と、を有するプローブ回路を提供する。【００１０】
本発明の第６の態様においては、エッジタイミング検出部は、繰返周期に含まれるサンプリングクロックのパルス数に応じて、選択回路が選択する出力信号を決定する制御回路を更に有するプローブ回路を提供する。【００１１】
本発明の第７の態様においては、所定の基準時からの経過時間を示す時間信号を出力するカウンタ回路と、エッジタイミング信号に応じて、カウンタ回路が出力する信号を格納する記憶部と、を更に備えるプローブ回路を提供する。【００１２】
本発明の第８の態様においては、入力信号をサンプリングクロックでサンプリングしたプローブ入力信号を生成し、電子デバイスの外に出力する入力信号サンプリング部を更に備えるプローブ回路を提供する。【００１３】
本発明の第９の態様においては、プローブ出力信号のエッジタイミングと、プローブ入力信号のエッジタイミングとのタイミング差を電子デバイスの外に出力するタイミング差算出部を更に備えるプローブ回路を提供する。【００１４】
本発明の第１０の態様においては、プローブ回路を複数備え、複数のプローブ回路のそれぞれには、前記サンプリングクロック供給部を動作させる同一の参照クロックが入力され、複数のプローブ回路のそれぞれが検出したエッジタイミング信号の論理和信号を出力するエッジタイミング出力部を更に備える、マルチプローブ回路を提供する。【００１５】
本発明の第１１の態様においては、エッジタイミング出力部は、複数のプローブ回路のそれぞれが検出したエッジタイミング信号が、立ち上がりエッジであるか、立ち下がりエッジであるかを示す情報を、論理和信号とともに出力するマルチプローブ回路を提供する。【００１６】
本発明の第１２の態様においては、エッジタイミング出力部は、複数のプローブ回路のそれぞれが検出したエッジタイミング信号が、複数のプローブ回路のいずれにより検出されたかを示す情報を、論理和信号とともに出力するマルチプローブ回路を提供する。【００１７】
本発明の第１３の態様においては、複数のプローブ回路は、被試験回路の複数のノードに対応して設けられ、対応するノードが出力する応答信号をサンプリングするマルチプローブ回路を提供する。【００１８】
本発明の第１４の態様においては、プローブ回路を備える電子デバイスを試験する試験装置であって、動作クロックを被試験回路に入力する動作クロック発生部と、サンプリングクロックの基準となる参照クロックを動作クロックに基づいて発生する参照クロック発生部と、を備え、参照クロック発生部は、発生した動作クロックをサンプリングクロック供給部に入力する、試験装置を提供する。【００１９】
本発明の第１５の態様においては、プローブ回路は、入力信号をサンプリングクロックでサンプリングしたプローブ入力信号を生成し、電子デバイスの外に出力する入力信号サンプリング部を更に備え、試験装置は、プローブ出力信号およびプローブ入力信号に基づいて、プローブ出力信号のエッジタイミングと、プローブ入力信号のエッジタイミングとのタイミング差を測定するタイミング差測定部を更に備える試験装置を提供する。【００２０】
本発明の第１６の態様においては、サンプリングクロックのそれぞれのパルスでサンプリングしたプローブ出力信号を所定の順序に並び替えて、所定の信号パターンと比較する試験装置を提供する。【００２１】
本発明の第１７の態様においては、電子デバイスは、プローブ回路を複数備え、プローブ回路のそれぞれは、プローブ出力信号の論理値が変化するエッジタイミングに応じたエッジタイミング信号を生成するエッジタイミング信号生成部を更に有し、複数のエッジタイミング信号生成部のそれぞれが生成したエッジタイミング信号が、複数のプローブ回路のいずれにより生成されたかを示す情報を、エッジタイミング信号とともに出力するエッジタイミング出力部と、を更に有し、エッジタイミング信号とともに出力される情報に基づいて、複数のプローブ回路のうち、いずれのプローブ回路がエッジタイミング信号を発生したかを判別する試験装置を提供する。【００２２】
本発明の第１８の態様においては、入力信号に応じた応答信号を動作クロックに同期して出力する被試験回路と、プローブ回路とを備える電子デバイスであって、プローブ回路は、所定の周波数のサンプリングクロックを出力するサンプリングクロック供給部と、応答信号をサンプリングクロックによってサンプリングした結果に応じた、応答信号よりも周波数が低いプローブ出力信号を電子デバイスの外に出力するサンプリング部と、を有し、
応答信号は、所定の繰返周期ごとに所定の信号パターンが繰り返され、サンプリングクロック供給部は、繰返周期ごとに、信号パターンとの相対位相が順次変化するサンプリングクロックを出力する、電子デバイスを提供する。【００２３】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００２４】
【図１】本実施形態に係る電子デバイス２００および試験装置３００の構成を示す。
【図２】入力信号２０、動作クロック３０、応答信号４０、サンプリングクロック５０、およびプローブ出力信号６０の関係の一例を示す。
【図３】他の実施形態に係る電子デバイス２００の構成を示す。
【図４】エッジタイミング検出部１４０の構成の一例を示す。
【図５】入力信号２０、動作クロック３０、応答信号４０、サンプリングクロック５０、およびプローブ出力信号６０の関係の他の一例を示す。
【図６】エッジタイミング検出部１４０の構成の他の一例を示す。
【図７】入力信号２０、動作クロック３０、応答信号４０、サンプリングクロック５０、およびプローブ出力信号６０の関係の他の一例を示す。
【図８】他の実施形態に係る電子デバイス２００の構成を示す。
【図９】他の実施形態に係る電子デバイス２００および試験装置３００の構成を示す。
【図１０】他の実施形態に係る電子デバイス２００の構成を示す。
【図１１】他の実施形態に係る電子デバイス２００および試験装置３００の構成を示す。
【発明を実施するための形態】
【００２５】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２６】
図１は、本実施形態に係る電子デバイス２００および試験装置３００の構成を示す。同図において、電子デバイス２００は、プローブ回路１００および被試験回路２１０を備える。プローブ回路１００は、サンプリングクロック供給部１２０およびサンプリング部１３０を有する。被試験回路２１０は、入力信号２０に応じた応答信号４０を動作クロック３０に同期して出力する。被試験回路２１０は、応答信号４０を電子デバイス２００の外に出力してよい。
【００２７】
入力信号２０は、所定の繰返周期ごとに所定の信号パターンが繰り返される信号である。ここで、繰返周期とは、同一の信号パターンが繰り返される間隔である。例えば、入力信号は、一定のデータ長ごとに特定のパターンでデータが変化する、擬似ランダム符号を含む信号パターンであってよい。以下の説明においては、信号パターンの開始位置を基準とする、信号パターンに含まれるｋ番目（ｋは整数）のデータの位置を「ｋ番目のデータ位置」と称する。
【００２８】
試験装置３００は、入力信号発生部３１０、動作クロック発生部３２０、参照クロック発生部３３０、および判定部３４０を備える。試験装置３００は、被試験回路２１０を試験する。具体的には、試験装置３００は、被試験回路２１０に入力信号２０および動作クロック３０を入力するとともに、被試験回路２１０が入力信号２０に応じて出力する信号等に基づいて、被試験回路２１０の良否を判定する。
【００２９】
動作クロック発生部３２０は、被試験回路２１０が動作するタイミングを与える動作クロックを被試験回路２１０に供給する。参照クロック発生部３３０は、サンプリングクロック供給部１２０がサンプリング部１３０に供給するサンプリングクロック５０の基準となるタイミングを与える参照クロック７０を発生する。参照クロック発生部３３０は、動作クロック発生部３２０が出力する動作クロック３０に同期した参照クロック７０を、位相ロックループ回路により生成してよい。
【００３０】
被試験回路２１０は、入力信号２０に応じて、所定の繰返周期ごとに所定の信号パターンが繰り返される応答信号４０を出力する。被試験回路２１０は、入力信号２０を動作クロック３０でラッチすることにより、応答信号４０を生成してよい。
【００３１】
サンプリングクロック供給部１２０は、動作クロック３０の周波数よりも低い所定の周波数であり、かつ、応答信号４０の繰返周期ごとに信号パターンとの相対位相が順次変化するサンプリングクロック５０を出力する。具体的には、サンプリングクロック供給部１２０は、応答信号４０のそれぞれの信号パターンの先頭位置の位相に対して、エッジタイミングの位相が繰返周期ごとに所定値ずつ変化するサンプリングクロック５０を出力する。
【００３２】
例えば、サンプリングクロック供給部１２０は、応答信号４０の１番目の信号パターンの開始タイミングと同時に立ち上がるパルスを含むサンプリングクロック５０を発生する。続いて、サンプリングクロック供給部１２０は、応答信号４０の２番目および３番目の信号パターンの開始タイミングから、それぞれ１０ｐｓおよび２０ｐｓだけ遅延したタイミングにおいて立ち上がりエッジが発生するサンプリングクロック５０を出力してよい。
【００３３】
サンプリングクロック供給部１２０は、参照クロック発生部３３０から入力される参照クロック７０に基づいて、サンプリングクロック５０を発生してよい。また、サンプリングクロック供給部１２０は、参照クロック発生部３３０から入力される参照クロック７０を整形した上で、サンプリングクロック５０としてサンプリング部１３０に供給してもよい。サンプリングクロック供給部１２０は、参照クロック７０を分周することにより、サンプリングクロック５０を生成してもよい。
【００３４】
サンプリング部１３０は、被試験回路２１０が出力する応答信号４０をサンプリングクロック５０によりサンプリングする。応答信号４０の繰返パターンに対するサンプリングクロック５０の相対位相が順次変化すると、サンプリング部１３０がサンプリングする応答信号４０の繰返パターンにおける位置が順次変化する。サンプリング部１３０は、応答信号４０の複数の繰返周期に渡ってサンプリングクロック５０によりサンプリングすることにより、応答信号４０の信号パターンにおける異なるデータ位置において、応答信号４０を順次サンプリングすることができる。その結果、サンプリング部１３０は、繰返周期ごとに相対位相がシフトするクロックでサンプリングすることにより、シフト量に応じた時間分解能で信号パターンを等価的にサンプリングできる。
【００３５】
サンプリング部１３０は、サンプリングして生成されるプローブ出力信号６０を電子デバイス２００の外部に出力する。サンプリング部１３０は、応答信号４０より周波数の低いサンプリングクロック５０を用いることにより、応答信号４０よりも周波数の低いプローブ出力信号６０として、応答信号４０の波形情報を出力できる。試験装置３００は、プローブ出力信号６０を取得してよい。判定部３４０は、プローブ出力信号６０の変化タイミングに応じた測定結果を出力してよい。
【００３６】
例えば、判定部３４０は、所定の信号パターンの期待値とプローブ出力信号６０のパターンとを比較してよい。判定部３４０は、当該比較結果が一致する場合に、電子デバイス２００を良品と判定するとともに、当該比較結果が一致しない場合には、電子デバイス２００を不良品と判定してよい。また、判定部３４０は、取得したプローブ出力信号６０のパターンに基づいて波形を生成した上で、当該波形を表示してもよい。
【００３７】
繰返周期ごとに相対位相がシフトする量が小さければ小さいほど、サンプリング部１３０におけるサンプリングの時間分解能が細かくなる。そこで、好ましくは、サンプリングクロック供給部１２０は、繰返周期ごとに変化する相対位相が、動作クロック３０の１周期よりも小さいサンプリングクロック５０をサンプリング部１３０に供給する。サンプリング部１３０は、応答信号４０をサンプリングクロック５０によってサンプリングした結果に応じた、応答信号４０よりも周波数が低いプローブ出力信号６０を電子デバイス２００の外に出力する。
【００３８】
以上のように、本実施形態に係るプローブ回路１００は、応答信号４０の信号パターンに応じた論理値を示し、かつ、応答信号４０よりも低い周波数のプローブ出力信号６０を電子デバイス２００の外に出力することができる。その結果、高い周波数の応答信号４０を直接観測することによる波形歪み発生等の問題を生じることなく、試験装置３００等により、応答信号４０の変化タイミングが正常であるか否かを観測することが可能になる。
【００３９】
図２は、入力信号２０、動作クロック３０、応答信号４０、サンプリングクロック５０、およびプローブ出力信号６０の関係の一例を示す。入力信号発生部３１０は、動作クロック３０の立ち上がりエッジに同期して、「１００１１０」の６ビットの繰返しパターンを有する入力信号２０を被試験回路２１０に入力する。被試験回路２１０は、動作クロック３０の立ち下がりエッジで入力信号２０をラッチした、応答信号４０を出力する。例えば、応答信号４０のＵＩ（Ｕｎｉｔ  Ｉｎｔｅｒｖａｌ）を１００ｐｓとすると、応答信号４０の繰返周期は６００ｐｓである。プローブ回路１００は、サンプリングクロック５０の立ち上がりエッジＣにおいて、応答信号４０の１番目のデータ位置から２番目のデータ位置への変化に応じて変化するプローブ出力信号６０を出力する。
【００４０】
サンプリングクロック供給部１２０は、応答信号４０の信号パターンの先頭データの開始位置（当該位置における位相を０とする）に同期して立ち上がるサンプリングクロック５０を出力する。本例におけるサンプリングクロック５０の周期は、応答信号４０の繰返周期よりも長い。
【００４１】
図３は、他の実施形態に係る電子デバイス２００の構成を示す。応答信号４０の変化タイミングは、プローブ出力信号６０の変化タイミングと相対位相のシフト量ｄとから算出できる。つまり、プローブ出力信号６０の論理値がＮ番目の繰返周期において変化した場合、応答信号４０の変化タイミングは、（Ｎ−１）×ｄとＮ×ｄとの間で発生する。そこで、プローブ出力信号６０の変化タイミングを検出するべく、図３におけるプローブ回路１００は、図１におけるプローブ回路１００に対して、プローブ出力信号６０の論理値が変化するエッジタイミングを検出するエッジタイミング検出部１４０を更に備える。エッジタイミング検出部１４０は、検出したエッジタイミング信号８０を電子デバイス２００の外に出力してよい。
【００４２】
図４は、エッジタイミング検出部１４０の構成の一例を示す。エッジタイミング検出部１４０は、応答信号４０をサンプリングクロック５０でラッチする、縦続接続された複数のフリップフロップ１５０（１５０−１、１５０−２）を有する。エッジタイミング検出部１４０は、複数のフリップフロップ１５０が出力する信号の排他的論理和を演算することにより、エッジタイミングを示すエッジタイミング信号を生成する、排他的論理和回路１５２を更に有する。
【００４３】
フリップフロップ１５０−１は、サンプリングクロック５０によりサンプリングされたプローブ出力信号６０の値を出力する。フリップフロップ１５０−２は、フリップフロップ１５０−１がサンプリングクロック５０の１周期前にサンプリングしたプローブ出力信号６０の値を出力する。
【００４４】
プローブ出力信号６０の論理値がサンプリングクロック５０の１周期前の論理値に対して変化しなかった場合には、フリップフロップ１５０−１およびフリップフロップ１５０−２が出力する論理値が一致するので、排他的論理和回路１５２は「０」を出力する。プローブ出力信号６０がサンプリングクロック５０の１周期前の論理値に対して変化した場合には、フリップフロップ１５０−１およびフリップフロップ１５０−２が出力する論理値が一致しないので、排他的論理和回路１５２は「１」を出力する。
【００４５】
試験装置３００は、排他的論理和回路１５０の出力信号を取得してよい。試験装置３００は、当該出力信号が「１」になったタイミングで応答信号４０のデータの論理値が変化したと判断してよい。判定部３４０は、当該タイミングが所定のタイミングの範囲内にあるか否かに応じて、電子デバイス２００の良否を判断してよい。
【００４６】
図５は、入力信号２０、動作クロック３０、応答信号４０、サンプリングクロック５０、およびプローブ出力信号６０の関係の他の一例を示す。本実施形態において、応答信号４０は、１５ビットごとに繰り返される信号パターンを有する。また、応答信号４０の１つの繰返周期内に、周期がＴの複数のサンプリングクロック５０が含まれる。
【００４７】
具体的には、応答信号４０の繰返周期は、ｍを２以上の整数とすると、サンプリングクロック５０のｍ周期分の時間よりも長く、サンプリングクロック５０の（ｍ＋１）周期分の時間よりも短い。図５に示す例においてはｍ＝４であり、応答信号４０の繰返周期が１５００ｐｓ（１５×１００ｐｓ）であるとともに、サンプリングクロック５０の周期が３１５ｐｓである。サンプリング部１３０は、３１５ｐｓごとに応答信号４０をサンプリングする。
【００４８】
ここで、サンプリングクロック５０の６番目の立ち上がりエッジの位相は、３１５ｐｓ×５＝１５７５ｐｓである。応答信号４０の繰返周期は１５００ｐｓなので、サンプリングクロック５０の６番目の立ち上がりエッジは、応答信号４０の２番目の繰返周期に含まれる。また、応答信号４０の単位データ長が１００ｐｓなので、サンプリング部１３０は、１５７５ｐｓのサンプリング位相において、応答信号４０の２番目の繰返周期の１番目のデータをサンプリングする。
【００４９】
また、サンプリングクロック５０の１１番目の立ち上がりエッジの位相は、３１５×１０＝３１５０ｐｓである。応答信号４０の２繰返周期分の長さは３０００ｐｓであり、かつ、単位データ長が１００ｐｓなので、サンプリング部１３０は、当該サンプリング位相において、応答信号４０の３番目の繰返周期の２番目のデータをサンプリングする。
【００５０】
つまり、サンプリングクロック５０の６番目の立ち上がりエッジにおけるプローブ出力信号６０は、応答信号４０の１番目のデータの論理値を示す。また、サンプリングクロック５０の１１番目の立ち上がりエッジにおけるプローブ出力信号６０は、応答信号４０の２番目のデータの論理値を示す。従って、サンプリングクロック５０の６番目の立ち上がりエッジにおけるプローブ出力信号６０の論理値「１」に対して、サンプリングクロック５０の１１番目の立ち上がりエッジにおけるプローブ出力信号６０の論理値が「０」に変化するタイミングは、応答信号４０の１番目のデータから２番目のデータに変化する変化タイミングに対応する。
【００５１】
ここで、繰返周期内におけるサンプリングクロック５０の立ち上がりエッジ間の領域を、それぞれ順番にａ、ｂ、ｃ、ｄ、ｅと表す。相対位相のシフト量をｄとすると、エッジタイミング検出部１４０は、ｋ番目の繰返周期におけるａの領域ａ（ｋ）においては、当該領域におけるｄ×（ｋ−２）からｄ×（ｋ―１）の間の位置において発生するプローブ出力信号６０が含む応答信号４０のデータ変化タイミングを検出する。
【００５２】
例えば、エッジタイミング検出部１４０は、領域ａ（３）内のタイミングＤにおいて、応答信号４０の１番目のデータから２番目のデータへの変化タイミングを検出する。また、エッジタイミング検出部１４０は、領域ｃ（３）内のタイミングＥにおいて、応答信号４０の７番目のデータから８番目のデータへの変化タイミングを検出する。
【００５３】
エッジタイミング検出部１４０は、一例として、プローブ出力信号６０をサンプリングクロック５０の５周期に相当する時間だけ遅延させた信号を生成した上で、プローブ出力信号６０と当該遅延信号との排他的論理和を算出することにより、当該変化タイミングを検出する。
【００５４】
図６は、エッジタイミング検出部１４０の構成の他の一例を示す。本実施形態に係るエッジタイミング検出部１４０は、応答信号４０をサンプリングクロック５０でラッチする、縦続接続された３つ以上のフリップフロップ１５０（１５０−１から１５０−８）を有する。エッジタイミング検出部１４０は、３つ以上のフリップフロップの出力信号のいずれか２つを選択する選択回路１５４と、選択回路１５４が選択した出力信号の排他的論理和を算出することによりエッジタイミングを示すエッジタイミング信号を生成する排他的論理和回路１５２とを更に有する。
【００５５】
先の例において、エッジタイミング検出部１４０は、サンプリングクロック５０の５周期前におけるプローブ出力信号６０の論理値に対する当該論理値の変化を検出することにより、応答信号４０のデータ変化タイミングを検出することができる。そこで、選択回路１５４は、フリップフロップ１５０−１の出力信号とフリップフロップ１５０−６の出力信号とを選択して、排他的論理和回路１５２に入力する。
【００５６】
フリップフロップ１５０−６は、フリップフロップ１５０−１が出力するサンプリング信号のサンプリングタイミングに対して、サンプリングクロック５０の５周期前にサンプリングされたプローブ出力信号６０の論理値を出力する。プローブ出力信号６０がサンプリングクロック５０の５周期前における論理値から変化しなかった場合には、フリップフロップ１５０−１およびフリップフロップ１５０−６が出力する論理値が一致するので、排他的論理和回路１５２は「０」を出力する。プローブ出力信号６０がサンプリングクロック５０の５周期前における論理値から変化した場合には、フリップフロップ１５０−１およびフリップフロップ１５０−６が出力する論理値が一致しないので、排他的論理和回路１５２は「１」を出力する。
【００５７】
エッジタイミング検出部１４０は、応答信号４０の繰返周期とサンプリングクロック５０の周期との関係に応じて、選択するフリップフロップ１５０の出力を切り替えてよい。具体的には、エッジタイミング検出部１４０は、繰返周期に含まれるサンプリングクロック５０のパルス数に応じて、選択回路１５４が選択する出力信号を決定する制御回路を更に有してよい。
【００５８】
より具体的には、エッジタイミング検出部１４０は、当該制御回路の制御によって、応答信号４０の繰返周期内に含まれるサンプリングクロック５０のパルス数がｎ（ｎは整数）である場合には、フリップフロップ１５０−１の出力と、当該出力をサンプリングクロック５０の（ｎ＋１）周期分だけ遅延させたフリップフロップ１５０−（ｎ＋２）の出力とを選択してよい。パルス数は、繰返周期をＲ、サンプリングクロック５０の周期をＴとした場合に、ｎ＝［Ｒ／Ｔ］＋１により算出してよい。ここで、［ｘ］はｘを超えない最大の整数である。
【００５９】
図７は、入力信号２０、動作クロック３０、応答信号４０、サンプリングクロック５０、およびプローブ出力信号６０の関係の他の一例を示す。試験装置３００は、サンプリングクロック５０のそれぞれのパルスでサンプリングしたプローブ出力信号６０を所定の順序に並び替えて、所定の信号パターンと比較することにより、電子デバイス２００の良否を判定してもよい。
【００６０】
サンプリング部１３０は、図５に示したサンプリングクロック５０と同じタイミングで発生するサンプリングクロック５０の立ち上がりエッジで、応答信号４０をサンプリングする。従って、サンプリング部１３０は、応答信号４０の１番目、４番目、７番目の順に応答信号４０をサンプリングしてプローブ出力信号６０を生成する。図７の「並び替え前の論理値」における「ｉ−ｊ」は、ｉ番目のデータ位置においてサンプリングしたｊ番目のデータであることを示す。
【００６１】
当該プローブ出力信号６０が含むデータ変化タイミングは、例えば、応答信号４０の１番目のデータと４番目のデータとの間の、論理値の変化を示すに過ぎない。従って、試験装置３００は、応答信号４０の隣接するデータ間の変化タイミングを、プローブ出力信号６０が含むデータ変化タイミングから直接的には取得できない。
【００６２】
そこで、試験装置３００は、プローブ出力信号６０をメモリ等に蓄積した上で、サンプリングクロック５０によりサンプリングしたデータの順序を並び替えることによって、応答信号４０の隣接するデータ間の変化タイミングを検出してよい。具体的には、試験装置３００は、応答信号４０の複数の繰返周期に渡って出力されるプローブ出力信号６０の論理値を、サンプリングした応答信号４０のデータ位置に対応付けて記憶する。試験装置３００は、サンプリングした当該データ位置に対応付けて、サンプリングしたタイミングを示す時間情報を更に記憶してもよい。
【００６３】
例えば、試験装置３００は、各サンプリングタイミングにおけるプローブ出力信号６０の論理値を、サンプリングした応答信号４０のデータ位置および相対位相のシフト量に対応付けて、メモリ等の記憶媒体に記憶する。続いて、試験装置３００は、応答信号４０のデータ位置の順番に、記憶したプローブ出力信号６０の論理値を読み出す。試験装置３００は、同一のデータ位置のデータについては、相対位相のシフト量の順番に読み出す。その結果、試験装置３００は、図７の「並び替え後の論理値」が示すように、応答信号４０のデータ位置の順番に、「１１００００１１１１００００１１１１００１１００１１１１００」となる、応答信号４０と同一の信号パターンであって応答信号４０よりも低い周波数の信号を再生することができる。
【００６４】
試験装置３００は、再生した信号パターンを応答信号４０の期待値パターンと比較してよい。当該比較結果が一致する場合には、試験装置３００は電子デバイス２００を良品であると判断してよい。当該比較結果が一致しない場合には、試験装置３００は電子デバイス２００を不良品と判断してよい。
【００６５】
なお、プローブ回路１００が、サンプリングクロック５０のそれぞれのパルスでサンプリングしたプローブ出力信号６０を所定の順序に並び替えてもよい。この場合には、電子デバイス２００は、応答信号４０よりも低い周波数を有し、かつ、応答信号４０の信号パターンに応じて変化する信号を出力することができる。
【００６６】
図８は、他の実施形態に係る電子デバイス２００の構成を示す。同図におけるプローブ回路１００は、図３におけるプローブ回路１００に対して、カウンタ回路１６０、および記憶部１７０を更に備える。カウンタ回路１６０は、所定の基準時からの経過時間を示す時間信号を出力する。カウンタ回路１６０は、一例として、応答信号４０の１番目の繰返周期の開始タイミングを、時間信号の基準時としてよい。また、カウンタ回路１６０は、サンプリングクロック供給部１２０からサンプリングクロック５０の入力を受け、サンプリングクロック５０のエッジタイミングごとに、所定の基準時における値に所定値を加算した時間信号を出力してよい。
【００６７】
例えば、カウンタ回路１６０は、サンプリングクロック５０のエッジタイミングごとに１ずつ加算した２進数のデータを時間信号として出力してよい。また、カウンタ回路１６０は、サンプリングクロック５０のエッジタイミングごとに、サンプリングクロック５０の周期に相当する実時間を示す値を加算した値を時間信号として出力してもよい。
【００６８】
記憶部１７０は、エッジタイミング信号８０に応じて、カウンタ回路１６０が出力する時間信号を格納する。記憶部１７０は、エッジタイミング信号８０の立ち上がりエッジまたは立ち下がりエッジにおいて当該時間信号をラッチした上で、応答信号４０の信号パターンの位置に対応するアドレスのメモリに格納してよい。図５に示した動作クロック３０は、繰返周期内に複数のデータ（本例においては１５ビット）を含む。この場合には、記憶部１７０は、メモリアドレスを繰返周期内に含まれるデータの数（本例においては１５）の領域に分割した上で、応答信号４０の信号パターン内の位置に対応するアドレス領域内のアドレスに時間信号を順次格納してよい。
【００６９】
記憶部１７０は、アドレスバスおよびデータバスなどの、バスインターフェイス信号８２を試験装置３００に接続してよい。試験装置３００は、応答信号４０のデータ位置に対応するアドレスを示す信号を記憶部１７０に入力することにより、当該データの変化タイミングを示す時間情報を取得してよい。試験装置３００は、取得した時間情報を予め記憶した時間情報と比較することにより、電子デバイス２００の良否を判定してよい。試験装置３００は、取得した時間情報と予め記憶した時間情報との差異が所定の範囲内である場合には、電子デバイス２００を良品と判断してよい。
【００７０】
図９は、他の実施形態に係る電子デバイス２００および試験装置３００の構成を示す。同図におけるプローブ回路１００は、図３に示したプローブ回路１００に対して、入力信号サンプリング部１８０を更に備える。入力信号サンプリング部１８０は、入力信号２０をサンプリングクロック５０でサンプリングしたプローブ入力信号８４を生成し、電子デバイス２００の外に出力する。入力信号サンプリング部１８０は、サンプリング部１３０と同一のサンプリングクロック５０を用いて、入力信号２０をサンプリングしてよい。また、入力信号サンプリング部１８０は、サンプリング部１３０と同一の方法でプローブ入力信号８４を生成してよい。
【００７１】
試験装置３００は、図１に示した試験装置３００に対して、タイミング差測定部３５０を更に備える。タイミング差測定部３５０は、プローブ出力信号６０およびプローブ入力信号８４に基づいて、プローブ出力信号６０のエッジタイミングと、プローブ入力信号８４のエッジタイミングとのタイミング差を測定する。
【００７２】
被試験回路２１０に入力された入力信号２０に対する応答信号４０の遅延時間が一定の範囲の値である場合には、プローブ出力信号６０およびプローブ入力信号８４の位相差は一定の範囲内に収まる。そこで、判定部３４０は、タイミング差測定部３５０において測定したプローブ出力信号６０およびプローブ入力信号８４のタイミング差が所定の範囲内である場合には、電子デバイス２００が正常であると判定してよい。
【００７３】
プローブ回路１００は、プローブ出力信号６０のエッジタイミングと、プローブ入力信号８４のエッジタイミングとのタイミング差を示す情報を電子デバイス２００の外に出力するタイミング差算出部を更に備えてもよい。プローブ回路１００は、当該タイミング差を示す情報を試験装置３００に入力してよい。この場合には、試験装置３００がタイミング差測定部３５０を備えていない場合であっても、試験装置３００は、プローブ出力信号６０のエッジタイミングと、プローブ入力信号８４のエッジタイミングとのタイミング差に基づいて、電子デバイス２００の良否を判定することができる。
【００７４】
図１０は、他の実施形態に係る電子デバイス２００の構成を示す。同図における電子デバイス２００は、図１におけるプローブ回路１００に代わり、マルチプローブ回路１９０を備える。マルチプローブ回路１９０は、複数のプローブ回路１００（プローブ回路１００−１、プローブ回路１００−２、プローブ回路１００−３）、およびエッジタイミング出力部１９２を有する。図１０におけるプローブ回路１００−１、プローブ回路１００−２、および、プローブ回路１００−３のそれぞれは、図１におけるプローブ回路１００と同一であってよい。
【００７５】
複数のプローブ回路１００のそれぞれには、サンプリングクロック供給部１２０を動作させる同一の参照クロック７０が入力される。複数のプローブ回路１００は、被試験回路２１０の複数のノードに対応して設けられ、対応するノードが出力する応答信号４０をサンプリングクロック５０によりサンプリングする。それぞれのプローブ回路１００は、応答信号４０をサンプリングして生成したプローブ出力信号６０を出力する。
【００７６】
エッジタイミング出力部１９２は、複数のプローブ回路１００のそれぞれが検出したエッジタイミング信号８０の論理和を示す論理和信号９０を出力する。試験装置３００は、論理和信号９０を取得してよい。試験装置３００は、論理和信号９０の変化タイミングに基づいて、電子デバイス２００の良否を判定してよい。例えば、試験装置３００は、論理和信号９０のいずれかの変化タイミングが所定の範囲内にない場合には、被試験回路２１０のいずれかのノードに対応する回路に異常が発生したと判断して、電子デバイス２００を不良品であると判定してよい。
【００７７】
複数のノードのそれぞれにおける応答信号４０のデータ変化のタイミング差よりも、相対位相のシフト量が小さければ、複数のノードにおけるデータ変化タイミングは、それぞれ異なる相対位相を有するサンプリングクロック５０によって検出される。従って、それぞれのノードに対応するプローブ回路１００が出力するエッジタイミング信号８０は、異なるタイミングで「１」になる。
【００７８】
さらに、エッジタイミング信号８０は、プローブ出力信号６０の変化点においてのみ「１」になるので、相対位相のシフト量が小さければ、複数のプローブ回路１００が発生するエッジタイミング信号８０が重なる確率は低い。従って、複数のプローブ回路１００が出力するエッジタイミング信号８０の論理和信号９０により、それぞれのノードにおけるデータ変化タイミングを分離することができる。このように、複数のプローブ回路１００が出力するエッジタイミング８０の論理和信号９０を用いることにより、試験装置３００と電子デバイス２００とを接続する信号本数を低減することができる。
【００７９】
試験装置３００は、論理和信号９０およびエッジ極性情報を取得してよい。試験装置３００は、論理和信号９０の変化タイミングにおけるエッジ極性情報に基づいて、それぞれの変化タイミングにおける応答信号４０の論理値を検出する。試験装置３００は、所定の期待値と検出した論理値とを比較することによって、電子デバイス２００の良否を判定してよい。
【００８０】
エッジタイミング出力部１９２は、複数のプローブ回路１００のそれぞれが検出したエッジタイミング信号８０が、複数のプローブ回路１００のいずれにより検出されたかを示す情報を、論理和信号９０とともに出力してもよい。例えば、エッジタイミング出力部１９２は、エッジタイミング信号８０が変化したプローブ回路１００の識別番号に対応するビットの値を１にセットしたプローブ回路識別情報を、論理和信号９０の変化タイミングにおいて出力してよい。
【００８１】
試験装置３００は、論理和信号９０およびプローブ回路識別情報を取得してよい。試験装置３００は、論理和信号９０の変化タイミングにおけるプローブ回路識別情報に基づいて、いずれのプローブ回路１００においてエッジタイミング信号８０が変化したかを判断してよい。試験装置３００は、それぞれのプローブ回路１００についてのエッジタイミング信号８０の変化タイミングを所定の期待値と比較することにより、電子デバイス２００の良否を判定してよい。また、試験装置３００は、特定のプローブ回路１００における比較結果が一致しない場合には、当該プローブ回路１００において異常が生じたことを表示してよい。
【００８２】
図１１は、他の実施形態に係る電子デバイス２００および試験装置３００の構成を示す。同図における電子デバイス２００は、複数のプローブ回路１００（プローブ回路１００−１、プローブ回路１００−２、プローブ回路１００−３）を備える。それぞれのプローブ回路１００は、サンプリングクロック供給部１２０、サンプリング部１３０、およびエッジタイミング検出部１４０を有する。判定部３４０は、それぞれのプローブ回路１００が出力するエッジタイミング信号８０を取得する。判定部３４０は、それぞれのプローブ回路１００について、既に述べたいずれかの方法によってプローブ回路１００の良否を判定してよい。
【００８３】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【００８４】
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００８５】
２０  入力信号、３０  動作クロック、４０  応答信号、５０  サンプリングクロック、６０  プローブ出力信号、７０  参照クロック、８０  エッジタイミング信号、８２  バスインターフェイス信号、８４  プローブ入力信号、９０  論理和信号、１００  プローブ回路、１２０  サンプリングクロック供給部、１３０  サンプリング部、１４０  エッジタイミング検出部、１５０  フリップフロップ、１５２  排他的論理和回路、１５４  選択回路、１６０  カウンタ回路、１７０  記憶部、１８０  入力信号サンプリング部、１９０  マルチプローブ回路、１９２  エッジタイミング出力部、２００  電子デバイス、２１０  被試験回路、３００  試験装置、３１０  入力信号発生部、３２０  動作クロック発生部、３３０  参照クロック発生部、３４０  判定部、３５０  タイミング差測定部
【図１】
2011033564.tif 000003
【図２】
2011033564.tif 000004
【図３】
2011033564.tif 000005
【図４】
2011033564.tif 000006
【図５】
2011033564.tif 000007
【図６】
2011033564.tif 000008
【図７】
2011033564.tif 000009
【図８】
2011033564.tif 000010
【図９】
2011033564.tif 000011
【図１０】
2011033564.tif 000012
【図１１】
2011033564.tif 000013
【国際調査報告】
2011033564.tif 000014
2011033564.tif 000015
2011033564.tif 000016
2011033564.tif 000017