(57)【要約】  本発明に係るＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路は、第９の薄膜トランジスタを組み込んで第２のノードＰ（ｎ）に対応する電圧のハイレベルとローレベルを調整する。第９の薄膜トランジスタのゲートとソースがいずれも第２のノードＰ（ｎ）に電気的に接続され、ドレインが第２のクロック信号に電気的に接続されることを採用し、あるいは、第９の薄膜トランジスタのゲートが第４のクロック信号に電気的に接続され、ソースが第２のノードＰ（ｎ）に電気的に接続され、ドレインが第２のクロック信号に電気的に接続されることを採用し、出力端子Ｇ（ｎ）がローレベルを維持する段階で、一定の頻度で第２のノードＰ（ｎ）のレベルをプルダウンすることにより、第２のノードＰ（ｎ）が長時間にわたってハイレベルにあることを効果的に回避し、第４と第７の薄膜トランジスタＴ４、Ｔ７が長時間にわたって動作することによる閾値電圧シフトの問題を防止し、ＧＯＡ回路の安定性を向上させることができる。
2019518982.tif 000002
【特許請求の範囲】
【請求項１】
ＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路であって、
カスケード接続された複数のＧＯＡユニットを含み、各段のＧＯＡユニットは、いずれも走査制御モジュール、出力モジュール、プルダウンモジュール及びノード制御モジュールを含み、ｎを正の整数とすると、第１段及び最終段のＧＯＡユニットを除き、第ｎ段のＧＯＡユニットにおいて、
前記走査制御モジュールは、ゲートが第１のクロック信号に電気的に接続され、ソースが前段である第ｎ−１段のＧＯＡユニットの出力端子Ｇ（ｎ−１）に電気的に接続され、ドレインが第３のノードに電気的に接続された第１の薄膜トランジスタと、ゲートが第３のクロック信号に電気的に接続され、ソースが次段である第ｎ＋１段のＧＯＡユニットの出力端子Ｇ（ｎ＋１）に電気的に接続され、ドレインが前記第３のノードに電気的に接続された第３の薄膜トランジスタと、ゲートが定電圧ハイレベルに電気的に接続され、ソースが前記第３のノードに電気的に接続され、ドレインが第１のノードに電気的に接続された第５の薄膜トランジスタとを含み、
前記出力モジュールは、ゲートが前記第１のノードに電気的に接続され、ソースが第２のクロック信号に電気的に接続され、ドレインが出力端子Ｇ（ｎ）に電気的に接続された第２の薄膜トランジスタと、一端が前記第１のノードに電気的に接続され、他端が前記出力端子Ｇ（ｎ）に電気的に接続された第１のブートストラップコンデンサとを含み、
前記プルダウンモジュールは、ゲートが第２のノードに電気的に接続され、ソースが定電圧ローレベルに電気的に接続され、ドレインが前記出力端子Ｇ（ｎ）に電気的に接続された第４の薄膜トランジスタと、ゲートが前記第３のノードに電気的に接続され、ソースが前記定電圧ローレベルに電気的に接続され、ドレインが前記第２のノードに電気的に接続された第６の薄膜トランジスタと、ゲートが前記第２のノードに電気的に接続され、ソースが前記定電圧ローレベルに電気的に接続され、ドレインが前記第１のノードに電気的に接続された第７の薄膜トランジスタと、ゲートとソースがいずれも前記第２のクロック信号に電気的に接続され、ドレインが前記第２のノードに電気的に接続された第８の薄膜トランジスタと、ゲートが第４のクロック信号に電気的に接続され、ソースが前記定電圧ローレベルに電気的に接続され、ドレインが前記出力端子Ｇ（ｎ）に電気的に接続された第１０の薄膜トランジスタと、一端が前記第２のノードに電気的に接続され、他端が前記定電圧ローレベルに電気的に接続された第２のブートストラップコンデンサとを含み、
前記ノード制御モジュールは、前記第２のクロック信号と前記第２のノードを電気的に接続して、前記第２のクロック信号に基づいて前記第２のノードをハイレベルとローレベルの間で切り換えるように制御し、
前記第１のクロック信号、前記第２のクロック信号、前記第３のクロック信号及び前記第４のクロック信号のパルスは、互いに重ならないように、順番に出力され、順方向走査の場合、前記第１の薄膜トランジスタに電気的に接続された前記第１のクロック信号及び前記出力端子Ｇ（ｎ−１）は、同時にハイレベルを提供し、逆方向走査の場合、前記第３の薄膜トランジスタに電気的に接続された前記第３のクロック信号及び前記出力端子Ｇ（ｎ＋１）は、同時にハイレベルを提供することを特徴とする、ＧＯＡ回路。
【請求項２】
前記ノード制御モジュールは、ゲートとソースがいずれも前記第２のノードに電気的に接続され、ドレインが前記第２のクロック信号に電気的に接続された第９の薄膜トランジスタを含むことを特徴とする、請求項１に記載のＧＯＡ回路。
【請求項３】
前記出力端子Ｇ（ｎ）がローレベルを維持する段階で、前記第２のノードのレベルは、前記第２のクロック信号がハイレベルに変化するのに伴って同様にハイレベルに変化し、かつ前記第２のクロック信号がローレベルに変化するのに伴ってローレベルに下降することを特徴とする、請求項２に記載のＧＯＡ回路。
【請求項４】
前記ノード制御モジュールは、ゲートが前記第４のクロック信号に電気的に接続され、ソースが前記第２のノードに電気的に接続され、ドレインが前記第２のクロック信号に電気的に接続された第９の薄膜トランジスタを含むことを特徴とする、請求項１に記載のＧＯＡ回路。
【請求項５】
前記出力端子Ｇ（ｎ）がローレベルを維持する段階で、前記第２のノードのレベルは、前記第２のクロック信号がハイレベルに変化するのに伴って同様にハイレベルに変化し、かつ前記第４のクロック信号がハイレベルに変化するのに伴ってローレベルに変化することを特徴とする、請求項４に記載のＧＯＡ回路。
【請求項６】
全ての薄膜トランジスタは、いずれも低温ポリシリコン半導体薄膜トランジスタであることを特徴とする、請求項１に記載のＧＯＡ回路。
【請求項７】
ＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路であって、
カスケード接続された複数のＧＯＡユニットを含み、各段のＧＯＡユニットは、いずれも走査制御モジュール、出力モジュール、プルダウンモジュール及びノード制御モジュールを含み、ｎを正の整数とすると、第１段及び最終段のＧＯＡユニットを除き、第ｎ段のＧＯＡユニットにおいて、
前記走査制御モジュールは、ゲートが第１のクロック信号に電気的に接続され、ソースが前段である第ｎ−１段のＧＯＡユニットの出力端子Ｇ（ｎ−１）に電気的に接続され、ドレインが第３のノードに電気的に接続された第１の薄膜トランジスタと、ゲートが第３のクロック信号に電気的に接続され、ソースが次段である第ｎ＋１段のＧＯＡユニットの出力端子Ｇ（ｎ＋１）に電気的に接続され、ドレインが前記第３のノードに電気的に接続された第３の薄膜トランジスタと、ゲートが定電圧ハイレベルに電気的に接続され、ソースが前記第３のノードに電気的に接続され、ドレインが第１のノードに電気的に接続された第５の薄膜トランジスタとを含み、
前記出力モジュールは、ゲートが前記第１のノードに電気的に接続され、ソースが第２のクロック信号に電気的に接続され、ドレインが出力端子Ｇ（ｎ）に電気的に接続された第２の薄膜トランジスタと、一端が前記第１のノードに電気的に接続され、他端が前記出力端子Ｇ（ｎ）に電気的に接続された第１のブートストラップコンデンサとを含み、
前記プルダウンモジュールは、ゲートが第２のノードに電気的に接続され、ソースが定電圧ローレベルに電気的に接続され、ドレインが前記出力端子Ｇ（ｎ）に電気的に接続された第４の薄膜トランジスタと、ゲートが前記第３のノードに電気的に接続され、ソースが前記定電圧ローレベルに電気的に接続され、ドレインが前記第２のノードに電気的に接続された第６の薄膜トランジスタと、ゲートが前記第２のノードに電気的に接続され、ソースが前記定電圧ローレベルに電気的に接続され、ドレインが前記第１のノードに電気的に接続された第７の薄膜トランジスタと、ゲートとソースがいずれも前記第２のクロック信号に電気的に接続され、ドレインが前記第２のノードに電気的に接続された第８の薄膜トランジスタと、ゲートが第４のクロック信号に電気的に接続され、ソースが前記定電圧ローレベルに電気的に接続され、ドレインが前記出力端子Ｇ（ｎ）に電気的に接続された第１０の薄膜トランジスタと、一端が前記第２のノードに電気的に接続され、他端が前記定電圧ローレベルに電気的に接続された第２のブートストラップコンデンサとを含み、
前記ノード制御モジュールは、前記第２のクロック信号と前記第２のノードを電気的に接続して、前記第２のクロック信号に基づいて前記第２のノードをハイレベルとローレベルの間で切り換えるように制御することを特徴とする、ＧＯＡ回路。
【請求項８】
前記ノード制御モジュールは、ゲートとソースがいずれも前記第２のノードに電気的に接続され、ドレインが前記第２のクロック信号に電気的に接続された第９の薄膜トランジスタを含むことを特徴とする、請求項７に記載のＧＯＡ回路。
【請求項９】
前記出力端子Ｇ（ｎ）がローレベルを維持する段階で、前記第２のノードのレベルは、前記第２のクロック信号がハイレベルに変化するのに伴って同様にハイレベルに変化し、かつ前記第２のクロック信号がローレベルに変化するのに伴ってローレベルに下降することを特徴とする、請求項８に記載のＧＯＡ回路。
【請求項１０】
前記ノード制御モジュールは、ゲートが前記第４のクロック信号に電気的に接続され、ソースが前記第２のノードに電気的に接続され、ドレインが前記第２のクロック信号に電気的に接続された第９の薄膜トランジスタを含むことを特徴とする、請求項７に記載のＧＯＡ回路。
【請求項１１】
前記出力端子Ｇ（ｎ）がローレベルを維持する段階で、前記第２のノードのレベルは、前記第２のクロック信号がハイレベルに変化するのに伴って同様にハイレベルに変化し、かつ前記第４のクロック信号がハイレベルに変化するのに伴ってローレベルに変化することを特徴とする、請求項１０に記載のＧＯＡ回路。
【請求項１２】
前記第１のクロック信号、前記第２のクロック信号、前記第３のクロック信号及び前記第４のクロック信号のパルスは、互いに重ならないように、順番に出力されることを特徴とする、請求項７に記載のＧＯＡ回路。
【請求項１３】
順方向走査の場合、前記第１の薄膜トランジスタに電気的に接続された前記第１のクロック信号及び前記出力端子Ｇ（ｎ−１）は、同時にハイレベルを提供し、逆方向走査の場合、前記第３の薄膜トランジスタに電気的に接続された前記第３のクロック信号及び前記出力端子Ｇ（ｎ＋１）は、同時にハイレベルを提供することを特徴とする、請求項７に記載のＧＯＡ回路。
【請求項１４】
全ての薄膜トランジスタは、いずれも低温ポリシリコン半導体薄膜トランジスタであることを特徴とする、請求項７に記載のＧＯＡ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示の分野に関し、特にＧＯＡ回路の安定性を向上させることができるＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路に関する。
【背景技術】
【０００２】
ＧＯＡ（Ｇａｔｅ  Ｄｒｉｖｅｒ  Ｏｎ  Ａｒｒａｙ、アレイ基板に集積された水平走査）技術は、従来のＴＦＴ−ＬＣＤ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ−Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ、薄膜トランジスタ液晶表示装置）アレイ作製プロセスを用いて、Ｇａｔｅ水平走査駆動回路をアレイ基板上に作製し、Ｇａｔｅ順次走査の駆動方式を実現する技術である。ＧＯＡ技術は、外部ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ、集積回路基板）の接合（ｂｏｎｄｉｎｇ）工程を減少させ、生産能力を向上させかつ製品コストを低減する可能性があり、液晶表示パネルをより狭い枠又は枠なしの表示製品の製造に適合させることができる。
【０００３】
低温ポリシリコン（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ−ｓｉｌｉｃｏｎ、ＬＴＰＳ）半導体薄膜トランジスタの開発に伴い、ＬＴＰＳ−ＴＦＴ液晶表示装置もますます注目され、ＬＴＰＳ−ＴＦＴ液晶表示装置は、解像度が高く、応答速度が速く、輝度が高く、開口率が高いなどの利点を有する。また、ＬＴＰＳ半導体自体は、非常に高いキャリア移動度の特性を有するので、ＧＯＡ技術を用いてゲートドライバーを薄膜トランジスタアレイ基板に作製して、システムを統合するという目標を達成し、空間及びＩＣ駆動コストを節約することができる。出力端子Ｇ（ｎ）点の安定を保証するために、いずれもＱ（ｎ）、Ｐ（ｎ）という二つのノードを取り込み、Ｑ（ｎ）点は、ゲート駆動信号出力を制御するための点であり、Ｐ（ｎ）点は、Ｑ（ｎ）点及び出力端子Ｇ（ｎ）点のローレベルを維持するための安定点であり、Ｑ（ｎ）、Ｐ（ｎ）という二つのノードは相互に制限する関係であることが多い。
【０００４】
図１は、従来のＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路の概略図である。前記ＧＯＡ回路は、カスケード接続された複数のＧＯＡユニットを含み、ｎを正の整数とすると、第ｎ段のＧＯＡユニットは、ゲートが第１のクロック信号ＣＫ１に電気的に接続され、ソースが前段である第ｎ−１段のＧＯＡユニットの出力端子Ｇ（ｎ−１）に電気的に接続され、ドレインが第３のノードＨ（ｎ）に電気的に接続された第１の薄膜トランジスタＴ１と、ゲートが第１のノードＱ（ｎ）に電気的に接続され、ソースが第２のクロック信号ＣＫ２に電気的に接続され、ドレインが出力端子Ｇ（ｎ）に電気的に接続された第２の薄膜トランジスタＴ２と、ゲートが第３のクロック信号ＣＫ３に電気的に接続され、ソースが次段である第ｎ＋１段のＧＯＡユニットの出力端子Ｇ（ｎ＋１）に電気的に接続され、ドレインが第３のノードＨ（ｎ）に電気的に接続された第３の薄膜トランジスタＴ３と、ゲートが第２のノードＰ（ｎ）に電気的に接続され、ソースが定電圧ローレベルＶＧＬに電気的に接続され、ドレインが出力端子Ｇ（ｎ）に電気的に接続された第４の薄膜トランジスタＴ４と、ゲートが定電圧ハイレベルＶＧＨに電気的に接続され、ソースが第３のノードＨ（ｎ）に電気的に接続され、ドレインが第１のノードＱ（ｎ）に電気的に接続された第５の薄膜トランジスタＴ５と、ゲートが第３のノードＨ（ｎ）に電気的に接続され、ソースが定電圧ローレベルＶＧＬに電気的に接続され、ドレインが第２のノードＰ（ｎ）に電気的に接続された第６の薄膜トランジスタＴ６と、ゲートが第２のノードＰ（ｎ）に電気的に接続され、ソースが定電圧ローレベルＶＧＬに電気的に接続され、ドレインが第１のノードＱ（ｎ）に電気的に接続された第７の薄膜トランジスタＴ７と、ゲートとソースがいずれも第２のクロック信号ＣＫ２に電気的に接続され、ドレインが第２のノードＰ（ｎ）に電気的に接続された第８の薄膜トランジスタＴ８と、ゲートが第４のクロック信号ＣＫ４に電気的に接続され、ソースが定電圧ローレベルＶＧＬに電気的に接続され、ドレインが出力端子Ｇ（ｎ）に電気的に接続された第１０の薄膜トランジスタＴ１０と、一端が第１のノードＱ（ｎ）に電気的に接続され、他端が出力端子Ｇ（ｎ）に電気的に接続された第１のコンデンサＣ１と、一端が第２のノードＰ（ｎ）に電気的に接続され、他端が定電圧ローレベルＶＧＬに電気的に接続された第２のコンデンサＣ２とを含む。
【０００５】
図１に示されたＧＯＡ回路は、順方向に走査することができるし、逆方向に走査することもでき、順方向、逆方向走査の動作過程が類似している。図１及び図２を参照して、順方向走査を例として説明し、図２は、図１に示された従来のＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路の順方向走査タイミングチャートである。順方向走査の場合、その動作過程は、次のとおりである。段階１では、プリチャージし、すなわち、Ｇ（ｎ−１）及びＣＫ１が同時にハイレベルを提供し、Ｔ１をオンにし、Ｔ５のゲートを定電圧ハイレベルＶＧＨに接続するので、Ｔ５を常にオン状態にし、第３のノードＨ（ｎ）をハイレベルにプリチャージし、Ｔ６をオンにし、第３のノードＨ（ｎ）と第１のノードＱ（ｎ）のレベルを常時同じにし、第１のノードＱ（ｎ）をハイレベルにプリチャージし、第２のノードＰ（ｎ）をプルダウンし、Ｔ４、Ｔ７をオフにする。段階２では、出力端子Ｇ（ｎ）がハイレベルを出力し、すなわち、Ｇ（ｎ−１）及びＣＫ１がローレベルに変化し、ＣＫ２がハイレベルを提供し、第１のノードＱ（ｎ）が第１のコンデンサＣ１の蓄積作用でハイレベルを維持し、Ｔ２をオンにし、ＣＫ２のハイレベルを出力端子Ｇ（ｎ）に出力することにより、出力端子Ｇ（ｎ）がハイレベルを出力し、かつ第１のノードＱ（ｎ）をより高いレベルにプルアップする。段階３では、出力端子Ｇ（ｎ）がローレベルを出力し、すなわち、ＣＫ３及びＧ（ｎ＋１）が同時にハイレベルに提供し、第１のノードＱ（ｎ）をハイレベルに維持し、ＣＫ２がローレベルに変化し、ＣＫ２のローレベルを出力端子Ｇ（ｎ）に出力することにより、出力端子Ｇ（ｎ）がローレベルを出力する。段階４では、第１のノードＱ（ｎ）を定電圧ローレベルＶＧＬにプルダウンし、すなわち、ＣＫ１が再びハイレベルを提供し、Ｇ（ｎ−１）がローレベルを維持し、Ｔ１をオンにして第１のノードＱ（ｎ）を定電圧ローレベルＶＧＬにプルダウンし、Ｔ６をオフにする。段階５では、第１のノードＱ（ｎ）及び出力端子Ｇ（ｎ）がローレベルを維持し、すなわち、ＣＫ２がハイレベルに変化し、Ｔ８をオンにし、第２のノードＰ（ｎ）をハイレベルにチャージし、Ｔ４、Ｔ７をオンにし、それぞれ第１のノードＱ（ｎ）及び出力端子Ｇ（ｎ）を続いて定電圧ローレベルＶＧＬにプルダウンし、第２のコンデンサＣ２の蓄積作用で、第２のノードＰ（ｎ）がハイレベルを持続的に維持し、Ｔ４、Ｔ７を１フレームの時間内に常にオンにし、第１のノードＱ（ｎ）及び出力端子Ｇ（ｎ）のローレベルを維持する。
【０００６】
上記従来のＧＯＡ回路において、第２のノードＰ（ｎ）は、常にハイレベル状態にあり、すなわちＴ４、Ｔ７は、常にオン状態にある。このため、Ｔ４、Ｔ７が長時間にわたって動作し、Ｔ４、Ｔ７という二つの重要な薄膜トランジスタの閾値電圧シフト（Ｖｔｈ  Ｓｈｉｆｔ）が発生し、回路の安定能力を低下させるので、ＧＯＡ回路出力異常を引き起こす可能性がある。
【０００７】
したがって、早急に新規なＧＯＡ回路を提供して、ＧＯＡ回路の安定性を向上させる必要がある。
【発明の概要】
【課題を解決するための手段】
【０００８】
本発明は、従来のＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路と比べて、第２のノードＰ（ｎ）が長時間にわたってハイレベルにあることを回避し、第４と第７の薄膜トランジスタＴ４、Ｔ７が長時間にわたって動作することによる閾値電圧シフトの問題を防止し、ＧＯＡ回路の安定性を向上させ、液晶パネルの品質を向上させることができるＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路を提供することを目的とする。
【０００９】
上記目的を達成するために、本発明は、カスケード接続された複数のＧＯＡユニットを含み、各段のＧＯＡユニットは、いずれも走査制御モジュール、出力モジュール、プルダウンモジュール及びノード制御モジュールを含み、ｎを正の整数とすると、第１段及び最終段のＧＯＡユニットを除き、第ｎ段のＧＯＡユニットにおいて、前記走査制御モジュールは、ゲートが第１のクロック信号に電気的に接続され、ソースが前段である第ｎ−１段のＧＯＡユニットの出力端子Ｇ（ｎ−１）に電気的に接続され、ドレインが第３のノードに電気的に接続された第１の薄膜トランジスタと、ゲートが第３のクロック信号に電気的に接続され、ソースが次段である第ｎ＋１段のＧＯＡユニットの出力端子Ｇ（ｎ＋１）に電気的に接続され、ドレインが前記第３のノードに電気的に接続された第３の薄膜トランジスタと、ゲートが定電圧ハイレベルに電気的に接続され、ソースが前記第３のノードに電気的に接続され、ドレインが第１のノードに電気的に接続された第５の薄膜トランジスタとを含み、前記出力モジュールは、ゲートが前記第１のノードに電気的に接続され、ソースが第２のクロック信号に電気的に接続され、ドレインが出力端子Ｇ（ｎ）に電気的に接続された第２の薄膜トランジスタと、一端が前記第１のノードに電気的に接続され、他端が前記出力端子Ｇ（ｎ）に電気的に接続された第１のブートストラップコンデンサとを含み、前記プルダウンモジュールは、ゲートが第２のノードに電気的に接続され、ソースが定電圧ローレベルに電気的に接続され、ドレインが前記出力端子Ｇ（ｎ）に電気的に接続された第４の薄膜トランジスタと、ゲートが前記第３のノードに電気的に接続され、ソースが前記定電圧ローレベルに電気的に接続され、ドレインが前記第２のノードに電気的に接続された第６の薄膜トランジスタと、ゲートが前記第２のノードに電気的に接続され、ソースが前記定電圧ローレベルに電気的に接続され、ドレインが前記第１のノードに電気的に接続された第７の薄膜トランジスタと、ゲートとソースがいずれも前記第２のクロック信号に電気的に接続され、ドレインが前記第２のノードに電気的に接続された第８の薄膜トランジスタと、ゲートが第４のクロック信号に電気的に接続され、ソースが前記定電圧ローレベルに電気的に接続され、ドレインが前記出力端子Ｇ（ｎ）に電気的に接続された第１０の薄膜トランジスタと、一端が前記第２のノードに電気的に接続され、他端が前記定電圧ローレベルに電気的に接続された第２のブートストラップコンデンサとを含み、前記ノード制御モジュールは、前記第２のクロック信号と前記第２のノードを電気的に接続して、前記第２のクロック信号に基づいて前記第２のノードをハイレベルとローレベルの間で切り換えるように制御し、前記第１のクロック信号、前記第２のクロック信号、前記第３のクロック信号及び前記第４のクロック信号のパルスは、互いに重ならないように、順番に出力され、順方向走査の場合、前記第１の薄膜トランジスタに電気的に接続された前記第１のクロック信号及び前記出力端子Ｇ（ｎ−１）は、同時にハイレベルを提供し、逆方向走査の場合、前記第３の薄膜トランジスタに電気的に接続された前記第３のクロック信号及び前記出力端子Ｇ（ｎ＋１）は、同時にハイレベルを提供することを特徴とするＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路。
【００１０】
上記目的を達成するために、本発明は、カスケード接続された複数のＧＯＡユニットを含み、各段のＧＯＡユニットは、いずれも走査制御モジュール、出力モジュール、プルダウンモジュール及びノード制御モジュールを含み、ｎを正の整数とすると、第１段及び最終段のＧＯＡユニットを除き、第ｎ段のＧＯＡユニットにおいて、前記走査制御モジュールは、ゲートが第１のクロック信号に電気的に接続され、ソースが前段である第ｎ−１段のＧＯＡユニットの出力端子Ｇ（ｎ−１）に電気的に接続され、ドレインが第３のノードに電気的に接続された第１の薄膜トランジスタと、ゲートが第３のクロック信号に電気的に接続され、ソースが次段である第ｎ＋１段のＧＯＡユニットの出力端子Ｇ（ｎ＋１）に電気的に接続され、ドレインが前記第３のノードに電気的に接続された第３の薄膜トランジスタと、ゲートが定電圧ハイレベルに電気的に接続され、ソースが前記第３のノードに電気的に接続され、ドレインが第１のノードに電気的に接続された第５の薄膜トランジスタとを含み、前記出力モジュールは、ゲートが前記第１のノードに電気的に接続され、ソースが第２のクロック信号に電気的に接続され、ドレインが出力端子Ｇ（ｎ）に電気的に接続された第２の薄膜トランジスタと、一端が前記第１のノードに電気的に接続され、他端が前記出力端子Ｇ（ｎ）に電気的に接続された第１のブートストラップコンデンサとを含み、前記プルダウンモジュールは、ゲートが第２のノードに電気的に接続され、ソースが定電圧ローレベルに電気的に接続され、ドレインが前記出力端子Ｇ（ｎ）に電気的に接続された第４の薄膜トランジスタと、ゲートが前記第３のノードに電気的に接続され、ソースが前記定電圧ローレベルに電気的に接続され、ドレインが前記第２のノードに電気的に接続された第６の薄膜トランジスタと、ゲートが前記第２のノードに電気的に接続され、ソースが前記定電圧ローレベルに電気的に接続され、ドレインが前記第１のノードに電気的に接続された第７の薄膜トランジスタと、ゲートとソースがいずれも前記第２のクロック信号に電気的に接続され、ドレインが前記第２のノードに電気的に接続された第８の薄膜トランジスタと、ゲートが第４のクロック信号に電気的に接続され、ソースが前記定電圧ローレベルに電気的に接続され、ドレインが前記出力端子Ｇ（ｎ）に電気的に接続された第１０の薄膜トランジスタと、一端が前記第２のノードに電気的に接続され、他端が前記定電圧ローレベルに電気的に接続された第２のブートストラップコンデンサとを含み、前記ノード制御モジュールは、前記第２のクロック信号と前記第２のノードを電気的に接続して、前記第２のクロック信号に基づいて前記第２のノードをハイレベルとローレベルの間で切り換えるように制御することを特徴とするＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路。
【００１１】
本発明の利点としては、本発明に係るＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路は、第９の薄膜トランジスタを組み込んで第２のノードＰ（ｎ）に対応する電圧のハイレベルとローレベルを調整する。第９の薄膜トランジスタのゲートとソースがいずれも第２のノードＰ（ｎ）に電気的に接続され、ドレインが第２のクロック信号に電気的に接続されることを採用し、あるいは、第９の薄膜トランジスタのゲートが第４のクロック信号に電気的に接続され、ソースが第２のノードＰ（ｎ）に電気的に接続され、ドレインが第２のクロック信号に電気的に接続されることを採用し、出力端子Ｇ（ｎ）がローレベルを維持する段階で、一定の頻度で第２のノードＰ（ｎ）のレベルをプルダウンすることにより、第２のノードＰ（ｎ）が長時間にわたってハイレベルにあることを効果的に回避し、第４と第７の薄膜トランジスタＴ４、Ｔ７が長時間にわたって動作することによる閾値電圧シフトの問題を防止し、ＧＯＡ回路の安定性を向上させて、高解像度の液晶パネル設計に適用することができる。本発明に係るＧＯＡ回路は、携帯電話、表示装置、テレビのゲート駆動の分野に適用することができる。
【図面の簡単な説明】
【００１２】
【図１】従来のＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路の概略図である。
【図２】図１に示された従来のＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路の順方向走査タイミングチャートである。
【図３】本発明に係るＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路の１つの実施例の概略図である。
【図４】本発明のＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路の順方向走査タイミングチャートである。
【図５】図３に示された本発明のＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路の逆方向走査タイミングチャートである。
【図６】本発明に係るＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路の別の実施例の概略図である。
【図７】図６に示された本発明のＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路の順方向走査タイミングチャートである。
【図８】図６に示された本発明のＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路の逆方向走査タイミングチャートである。
【発明を実施するための形態】
【００１３】
以下、図面を参照しながら本発明に係るＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路について詳細に説明する。
【００１４】
図３は、本発明に係るＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路の１つの実施例の概略図である。前記ＧＯＡ回路は、カスケード接続された複数のＧＯＡユニットを含み、各段のＧＯＡユニットは、いずれも走査制御モジュール３２、出力モジュール３４、プルダウンモジュール３６及びノード制御モジュール３８を含む。
【００１５】
ｎを正の整数とすると、第１段及び最終段のＧＯＡユニットを除き、第ｎ段のＧＯＡユニットにおいて、前記走査制御モジュール３２は、第１の薄膜トランジスタＴ１、第３の薄膜トランジスタＴ３及び第５の薄膜トランジスタＴ５を含み、前記出力モジュール３４は、第２の薄膜トランジスタＴ２及び第１のブートストラップコンデンサＣ１を含み、前記プルダウンモジュール３６は、第４の薄膜トランジスタＴ４、第６の薄膜トランジスタＴ６、第７の薄膜トランジスタＴ７、第８の薄膜トランジスタＴ８、第１０の薄膜トランジスタＴ１０及び第２のブートストラップコンデンサＣ２を含む。
【００１６】
前記走査制御モジュール３２において、第１の薄膜トランジスタＴ１のゲートが第１のクロック信号ＣＫ１に電気的に接続され、ソースが前段である第ｎ−１段のＧＯＡユニットの出力端子Ｇ（ｎ−１）に電気的に接続され、ドレインが第３のノードＨ（ｎ）に電気的に接続され、第３の薄膜トランジスタＴ３のゲートが第３のクロック信号ＣＫ３に電気的に接続され、ソースが次段である第ｎ＋１段のＧＯＡユニットの出力端子Ｇ（ｎ＋１）に電気的に接続され、ドレインが第３のノードＨ（ｎ）に電気的に接続され、第５の薄膜トランジスタＴ５のゲートが定電圧ハイレベルＶＧＨに電気的に接続され、ソースが第３のノードＨ（ｎ）に電気的に接続され、ドレインが第１のノードＱ（ｎ）に電気的に接続される。
【００１７】
前記出力モジュール３４において、第２の薄膜トランジスタＴ２のゲートが第１のノードＱ（ｎ）に電気的に接続され、ソースが第２のクロック信号ＣＫ２に電気的に接続され、ドレインが出力端子Ｇ（ｎ）に電気的に接続され、第１のブートストラップコンデンサＣ１の一端が第１のノードＱ（ｎ）に電気的に接続され、他端が出力端子Ｇ（ｎ）に電気的に接続される。
【００１８】
前記プルダウンモジュール３６において、第４の薄膜トランジスタＴ４のゲートが第２のノードＰ（ｎ）に電気的に接続され、ソースが定電圧ローレベルＶＧＬに電気的に接続され、ドレインが出力端子Ｇ（ｎ）に電気的に接続され、第６の薄膜トランジスタＴ６のゲートが第３のノードＨ（ｎ）に電気的に接続され、ソースが定電圧ローレベルＶＧＬに電気的に接続され、ドレインが第２のノードＰ（ｎ）に電気的に接続され、第７の薄膜トランジスタＴ７のゲートが第２のノードＰ（ｎ）に電気的に接続され、ソースが定電圧ローレベルＶＧＬに電気的に接続され、ドレインが第１のノードＱ（ｎ）に電気的に接続され、第８の薄膜トランジスタＴ８のゲート及びソースがいずれも第２のクロック信号ＣＫ２に電気的に接続され、ドレインが第２のノードＰ（ｎ）に電気的に接続され、第１０の薄膜トランジスタＴ１０のゲートが第４のクロック信号ＣＫ４に電気的に接続され、ソースが定電圧ローレベルＶＧＬに電気的に接続され、ドレインが出力端子Ｇ（ｎ）に電気的に接続され、第２のブートストラップコンデンサＣ２の一端が第２のノードＰ（ｎ）に電気的に接続され、他端が定電圧ローレベルＶＧＬに電気的に接続される。
【００１９】
前記ノード制御モジュール３８は、第２のクロック信号ＣＫ２と第２のノードＰ（ｎ）を電気的に接続して、第２のクロック信号ＣＫ２に基づいて第２のノードＰ（ｎ）をハイレベルとローレベルの間で切り換えるように制御する。
【００２０】
本実施例において、前記ノード制御モジュールは、ゲートとソースがいずれも第２のノードＰ（ｎ）に電気的に接続され、ドレインが第２のクロック信号ＣＫ２に電気的に接続された第９の薄膜トランジスタＴ９を含む。出力端子Ｇ（ｎ）がローレベルを維持する段階で、第２のノードＰ（ｎ）のレベルは、第２のクロック信号ＣＫ２がハイレベルに変化するのに伴って同様にハイレベルに変化し、かつ第２のクロック信号ＣＫ２がローレベルに変化するのに伴ってローレベルに下降する。
【００２１】
具体的には、本発明に係る各薄膜トランジスタは、いずれも低温ポリシリコン半導体薄膜トランジスタである。
【００２２】
具体的には、前記ＧＯＡ回路の４つのクロック信号である前記第１のクロック信号ＣＫ１、前記第２のクロック信号ＣＫ２、前記第３のクロック信号ＣＫ３及び前記第４のクロック信号ＣＫ４のパルスは、互いに重ならないように、順番に出力される。
【００２３】
特に、第１段のＧＯＡユニットにおいて、第１の薄膜トランジスタＴ１のソースが回路スタート信号ＳＴＶに電気的に接続され、最終段のＧＯＡユニットにおいて、第３の薄膜トランジスタＴ３のソースが回路スタート信号ＳＴＶに電気的に接続される。本発明に係るＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路は、第１段から最終段へ段ごとに順方向に走査することができ、最終段から第１段へ段ごとに逆方向に走査することもできる。順方向走査の場合、まず第１段のＧＯＡユニットにおける第１の薄膜トランジスタＴ１に第１のクロック信号（すなわちＣＫ１がハイレベルである）及び回路スタート信号ＳＴＶを提供し、すなわち、順方向走査の場合、前記第１の薄膜トランジスタＴ１に電気的に接続された第１のクロック信号ＣＫ１及び前段である第ｎ−１段のＧＯＡユニットの出力端子Ｇ（ｎ−１）は、同時にハイレベルを提供する。逆方向走査の場合、まず最終段のＧＯＡユニットにおける第３の薄膜トランジスタＴ３に第１のクロック信号（すなわちＣＫ３がハイレベルである）及び回路スタート信号ＳＴＶを提供し、すなわち、逆方向走査の場合、前記第３の薄膜トランジスタＴ３に電気的に接続された第３のクロック信号ＣＫ３及び次段である第ｎ＋１段のＧＯＡユニットの出力端子Ｇ（ｎ＋１）は、同時にハイレベルを提供する。
【００２４】
本発明に係るＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路は、順方向走査の場合でも逆方向走査の場合でも、一定の頻度で第２のノードＰ（ｎ）のレベルをプルダウンすることができる。
【００２５】
図４は、図３に示された本発明のＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路の順方向走査タイミングチャートである。順方向走査の場合、その動作過程は次のとおりである。
【００２６】
段階１では、プリチャージし、すなわち、クロック信号ＣＫ１と出力端子Ｇ（ｎ−１）がいずれもハイレベルを提供し、クロック信号ＣＫ２、ＣＫ３、ＣＫ４がいずれもローレベルを提供し、出力端子Ｇ（ｎ＋１）もローレベルを提供し、第１の薄膜トランジスタＴ１をクロック信号ＣＫ１によって制御してオンにし、第３のノードＨ（ｎ）をハイレベルにプリチャージし、第３のノードＨ（ｎ）によって制御された第６の薄膜トランジスタＴ６をオンにし、第５の薄膜トランジスタＴ５を定電圧ハイレベルＶＧＨによって制御して常時オンにするので、第３のノードＨ（ｎ）と第１のノードＱ（ｎ）のレベルを常時同じにし、第１のノードＱ（ｎ）をハイレベルにプリチャージし、第２のノードＰ（ｎ）を定電圧ローレベルＶＧＬにプルダウンし、第２のノードＰ（ｎ）によって制御された第４、第７の薄膜トランジスタＴ４、Ｔ７をオフにする。
【００２７】
段階２では、出力端子Ｇ（ｎ）がハイレベルを出力し、すなわち、クロック信号ＣＫ１及び出力端子Ｇ（ｎ−１）がいずれもローレベルに変化し、クロック信号ＣＫ２がハイレベルを提供し、クロック信号ＣＫ３、ＣＫ４及び出力端子Ｇ（ｎ＋１）が依然としてローレベルを提供し、第１のノードＱ（ｎ）が第１のブートストラップコンデンサＣ１の蓄積作用でハイレベルを維持し、第２の薄膜トランジスタＴ２をオンにし、クロック信号ＣＫ２のハイレベルを出力端子Ｇ（ｎ）に出力することにより、出力端子Ｇ（ｎ）がハイレベルを出力し、かつ第１のノードＱ（ｎ）をより高いレベルにプルアップし、第６の薄膜トランジスタＴ６を依然としてオンにし、第２のノードＰ（ｎ）が定電圧ローレベルＶＧＬを維持し、第２のノードＰ（ｎ）によって制御された第４、第７の薄膜トランジスタＴ４、Ｔ７を依然としてオフにする。
【００２８】
段階３では、出力端子Ｇ（ｎ）がローレベルを出力し、すなわち、クロック信号ＣＫ２がローレベルに変化し、クロック信号ＣＫ３及び出力端子Ｇ（ｎ＋１）がいずれもハイレベルを提供し、クロック信号ＣＫ１、ＣＫ４及び出力端子Ｇ（ｎ−１）が依然としてローレベルを提供し、クロック信号ＣＫ３によって制御された第３の薄膜トランジスタＴ３をオンにし、第１のノードＱ（ｎ）がハイレベルを維持し、第２、第６の薄膜トランジスタＴ２、Ｔ６を依然としてオンにし、第２のノードＰ（ｎ）が依然として定電圧ローレベルＶＧＬを維持し、第２のノードＰ（ｎ）によって制御された第４、第７の薄膜トランジスタＴ４、Ｔ７を依然としてオフにし、第２の薄膜トランジスタＴ２を依然としてオンにするので、クロック信号ＣＫ２のローレベルを出力端子Ｇ（ｎ）に出力することにより、出力端子Ｇ（ｎ）がローレベルを出力する。
【００２９】
段階４では、第１のノードＱ（ｎ）を定電圧ローレベルＶＧＬにプルダウンし、すなわち、クロック信号ＣＫ１が再びハイレベルを提供し、クロック信号ＣＫ２、ＣＫ３、ＣＫ４及び出力端子Ｇ（ｎ−１）がローレベルを提供し、クロック信号ＣＫ１によって制御された第１の薄膜トランジスタＴ１をオンにし、第１のノードＱ（ｎ）を定電圧ローレベルＶＧＬにプルダウンすることにより、第２、第６の薄膜トランジスタＴ２、Ｔ６をオフにする。
【００３０】
段階５では、第１のノードＱ（ｎ）及び出力端子Ｇ（ｎ）がローレベルを維持し、すなわち、クロック信号ＣＫ１がローレベルに変化し、クロック信号ＣＫ２がハイレベルを提供し、クロック信号ＣＫ３、ＣＫ４及び出力端子Ｇ（ｎ−１）、Ｇ（ｎ＋１）がローレベルを提供し、第８の薄膜トランジスタＴ８をオンにし、第２のノードＰ（ｎ）をハイレベルにチャージし、第４、第７の薄膜トランジスタＴ４、Ｔ７をオンにすることにより、第１のノードＱ（ｎ）及び出力端子Ｇ（ｎ）がローレベルを維持し、第２のブートストラップコンデンサＣ２の蓄積作用で、第２のノードＰ（ｎ）がハイレベルを持続的に維持し、クロック信号ＣＫ２がハイレベルからローレベルに変化すると、第２のノードＰ（ｎ）がハイレベルであるので、第９の薄膜トランジスタＴ９をオン状態にし、クロック信号ＣＫ２のローレベルが、一定の程度、第２のノードＰ（ｎ）をプルダウンする。第２のブートストラップコンデンサＣ２の蓄積作用で、第２のノードＰ（ｎ）は、クロック信号ＣＫ２がローレベルに変化する時にしばらく遅延した後にローレベルまで急に下降する。すなわち、出力端子Ｇ（ｎ）がローレベルを維持する段階で、第２のノードＰ（ｎ）のレベルは、クロック信号ＣＫ２がハイレベルに変化するのに伴って同様にハイレベルに変化し、かつクロック信号ＣＫ２がローレベルに変化するのに伴ってローレベルに下降する。
【００３１】
従来の技術では第２のノードＰ（ｎ）が長時間にわたってハイレベルを維持し、第４、第７の薄膜トランジスタＴ４、Ｔ７を１フレームの時間内に常にオンにすることに比べて、本発明に係るＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路は、段階５で第２のノードＰ（ｎ）を一定の頻度でプルダウンすることにより、第２のノードＰ（ｎ）が長時間にわたってハイレベルにあることを効果的に回避し、第４、第７の薄膜トランジスタＴ４、Ｔ７が長時間にわたって動作することによる閾値電圧シフトの問題を防止し、ＧＯＡ回路の安定性を向上させる。
【００３２】
図５は、図３に示された本発明のＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路の逆方向走査タイミングチャートであり、順方向、逆方向走査の動作過程が類似するので、以下、逆方向走査の動作過程について簡単に説明する。逆方向走査の場合、その動作過程は次のとおりである。
【００３３】
段階１では、プリチャージし、すなわち、クロック信号ＣＫ３及び出力端子Ｇ（ｎ＋１）がいずれもハイレベルを提供し、第３の薄膜トランジスタＴ３をクロック信号ＣＫ３によって制御してオンにし、第３のノードＨ（ｎ）をハイレベルにプリチャージし、第３のノードＨ（ｎ）によって制御された第６の薄膜トランジスタＴ６をオンにし、第５の薄膜トランジスタＴ５を定電圧ハイレベルＶＧＨによって制御して常時オンにするので、第３のノードＨ（ｎ）と第１のノードＱ（ｎ）のレベルを常時同じにし、第１のノードＱ（ｎ）をハイレベルにプリチャージし、第２のノードＰ（ｎ）を定電圧ローレベルＶＧＬにプルダウンし、第４、第７の薄膜トランジスタＴ４、Ｔ７をオフにする。
【００３４】
段階２では、出力端子Ｇ（ｎ）がハイレベルを出力し、すなわち、クロック信号ＣＫ２がハイレベルを提供し、第１のノードＱ（ｎ）が第１のブートストラップコンデンサＣ１の蓄積作用でハイレベルを維持し、第２の薄膜トランジスタＴ２をオンにし、クロック信号ＣＫ２のハイレベルを出力端子Ｇ（ｎ）に出力することにより、ハイレベルを出力端子Ｇ（ｎ）に出力し、かつ第１のノードＱ（ｎ）をより高いレベルにプルアップする。
【００３５】
段階３では、出力端子Ｇ（ｎ）がローレベルを出力し、すなわち、クロック信号ＣＫ２がローレベルに変化し、クロック信号ＣＫ１及び出力端子Ｇ（ｎ−１）がいずれもハイレベルを提供し、第１のノードＱ（ｎ）が依然としてハイレベルであり、第２の薄膜トランジスタＴ２を依然としてオンにし、クロック信号ＣＫ２のローレベルを出力端子Ｇ（ｎ）に出力することにより、出力端子Ｇ（ｎ）がローレベルを出力する。
【００３６】
段階４では、第１のノードＱ（ｎ）が定電圧ローレベルＶＧＬにプルダウンし、すなわち、クロック信号ＣＫ３が再びハイレベルを提供し、出力端子Ｇ（ｎ＋１）がローレベルを提供し、第３の薄膜トランジスタＴ３をオンにし、第１のノードＱ（ｎ）を定電圧ローレベルＶＧＬにプルダウンする。
【００３７】
段階５では、第１のノードＱ（ｎ）及び出力端子Ｇ（ｎ）がローレベルを維持し、すなわち、クロック信号ＣＫ３がローレベルに変化し、クロック信号ＣＫ２がハイレベルを提供し、第８の薄膜トランジスタＴ８をオンにし、第２のノードＰ（ｎ）をハイレベルにチャージし、第４、第７の薄膜トランジスタＴ４、Ｔ７をオンにすることにより、第１のノードＱ（ｎ）及び出力端子Ｇ（ｎ）がローレベルを維持し、第２のブートストラップコンデンサＣ２の蓄積作用で、第２のノードＰ（ｎ）がハイレベルを持続的に維持し、クロック信号ＣＫ２がハイレベルからローレベルに変化すると、第２のノードＰ（ｎ）がハイレベルであるので、第９の薄膜トランジスタＴ９をオン状態にし、クロック信号ＣＫ２のローレベルが、一定の程度、第２のノードＰ（ｎ）をプルダウンする。第２のブートストラップコンデンサＣ２の蓄積作用で、第２のノードＰ（ｎ）は、クロック信号ＣＫ２がローレベルに変化する時にしばらく遅延した後にローレベルまで急に下降する。すなわち、出力端子Ｇ（ｎ）がローレベルを維持する段階で、第２のノードＰ（ｎ）のレベルは、クロック信号ＣＫ２がハイレベルに変化するのに伴って同様にハイレベルに変化し、かつクロック信号ＣＫ２がローレベルに変化するのに伴ってローレベルに下降する。
【００３８】
従来の技術では第２のノードＰ（ｎ）が長時間にわたってハイレベルを維持し、第４、第７の薄膜トランジスタＴ４、Ｔ７を１フレームの時間内に常にオンにすることに比べて、本発明に係るＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路は、段階５で第２のノードＰ（ｎ）を一定の頻度でプルダウンすることにより、第２のノードＰ（ｎ）が長時間にわたってハイレベルにあることを効果的に回避し、第４、第７の薄膜トランジスタＴ４、Ｔ７が長時間にわたって動作することによる閾値電圧シフトの問題を防止し、ＧＯＡ回路の安定性を向上させる。
【００３９】
図６は、本発明に係るＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路の別の実施例の概略図である。図３に示された実施例との相違点として、本実施例において、前記ノード制御モジュール３８において、第９の薄膜トランジスタＴ９のゲートが第４のクロック信号ＣＫ４に電気的に接続され、ソースが第２のノードＰ（ｎ）に電気的に接続され、ドレインが第２のクロック信号ＣＫ２に電気的に接続される。本実施例において、前記出力端子Ｇ（ｎ）がローレベルを維持する段階で、第２のノードＰ（ｎ）のレベルは、第２のクロック信号ＣＫ２がハイレベルに変化するのに伴って同様にハイレベルに変化し、かつ第４のクロック信号ＣＫ４がローレベルに変化するのに伴ってローレベルに変化する。
【００４０】
図７は、図６に示された本発明のＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路の順方向走査タイミングチャートであり、図７と図４との相違点として、出力端子Ｇ（ｎ）がローレベルを維持する段階で、第２のノードＰ（ｎ）のレベルは、第４のクロック信号ＣＫ４がハイレベルに変化するのに伴ってローレベルに変化したが、当業者であれば、図３、図６に示されたＧＯＡ回路ユニットにおける第９の薄膜トランジスタＴ９の接続関係に基づいて両者の時系列の違いを知ることができるので、ここで詳述しない。
【００４１】
図８は、図６に示された本発明のＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路の逆方向走査タイミングチャートであり、図８と図５との相違点として、出力端子Ｇ（ｎ）がローレベルを維持する段階で、第２のノードＰ（ｎ）のレベルは、第４のクロック信号ＣＫ４がハイレベルに変化するのに伴ってローレベルに変化したが、当業者であれば、図３、図６に示されたＧＯＡ回路ユニットにおける第９の薄膜トランジスタＴ９の接続関係に基づいて両者の時系列の違いを知ることができるので、ここで詳述しない。
【００４２】
上述のように、本発明に係るＬＴＰＳ半導体薄膜トランジスタに基づくＧＯＡ回路は、第９の薄膜トランジスタを組み込んで第２のノードＰ（ｎ）に対応する電圧のハイおよびローレベルを調整する。第９の薄膜トランジスタのゲートとソースがいずれも第２のノードＰ（ｎ）に電気的に接続され、ドレインが第２のクロック信号に電気的に接続されることを採用し、あるいは、第９の薄膜トランジスタのゲートが第４のクロック信号に電気的に接続され、ソースが第２のノードＰ（ｎ）に電気的に接続され、ドレインが第２のクロック信号に電気的に接続されることを採用し、出力端子Ｇ（ｎ）がローレベルを維持する段階で、一定の頻度で第２のノードＰ（ｎ）のレベルをプルダウンすることにより、第２のノードＰ（ｎ）が長時間にわたってハイレベルにあることを効果的に回避し、第４と第７の薄膜トランジスタＴ４、Ｔ７が長時間にわたって動作することによる閾値電圧シフトの問題を防止し、ＧＯＡ回路の安定性を向上させて、高解像度の液晶パネル設計に適用することができる。本発明に係るＧＯＡ回路は、携帯電話、表示装置、テレビのゲート駆動の分野に適用することができる。
【００４３】
以上は本発明の好ましい実施形態に過ぎず、指摘すべきこととして、当業者にとって、本発明の原理から逸脱しないことを前提として、いくつかの改善及び修正を行うことができ、これらの改善及び修正も本発明の保護範囲と見なすべきである。
【符号の説明】
【００４４】
３２  走査制御モジュール
３４  出力モジュール
３６  プルダウンモジュール
３８  ノード制御モジュール
Ｃ１  第１のコンデンサ
Ｃ２  第２のコンデンサ
ＣＫ１  第１のクロック信号
ＣＫ２  第２のクロック信号
ＣＫ３  第３のクロック信号
ＣＫ４  第４のクロック信号
Ｇ（ｎ−１）、Ｇ（ｎ）、Ｇ（ｎ＋１）  出力端子
Ｑ（ｎ）  第１のノード
Ｐ（ｎ）  第２のノード
Ｈ（ｎ）  第３のノード
Ｔ１  第１の薄膜トランジスタ
Ｔ２  第２の薄膜トランジスタ
Ｔ３  第３の薄膜トランジスタ
Ｔ４  第４の薄膜トランジスタ
Ｔ５  第５の薄膜トランジスタ
Ｔ６  第６の薄膜トランジスタ
Ｔ７  第７の薄膜トランジスタ
Ｔ８  第８の薄膜トランジスタ
Ｔ９  第９の薄膜トランジスタ
Ｔ１０  第１０の薄膜トランジスタ
ＶＧＬ  定電圧ローレベル
ＶＧＨ  定電圧ハイレベル
【図１】
2019518982.tif 000003
【図２】
2019518982.tif 000004
【図３】
2019518982.tif 000005
【図４】
2019518982.tif 000006
【図５】
2019518982.tif 000007
【図６】
2019518982.tif 000008
【図７】
2019518982.tif 000009
【図８】
2019518982.tif 000010
【国際調査報告】
2019518982.tif 000011
2019518982.tif 000012
2019518982.tif 000013
2019518982.tif 000014