(57)【要約】本発明の態様は、印加されたアナログ信号に基づいてパルスを送信する送信論理を有するタイプの電磁波及び他の波ベースの測距システム、例えばＲＡＤＡＲ又はＬＩＤＡＲシステムに対する改善を実現する。改善は、部分的には、送信論理に結合されるシリアライザ（「送信側」とも呼ばれる）を有するＳＥＲＤＥＳによって特徴付けられる。シリアライザは、（ｉ）パルスがそれに基づくパターンがそれに印加される入力と、（ｉｉ）パターンのシリアライズされたものがそれから送信論理に印加される出力とを有する。改善は、ＳＥＲＤＥＳが受信論理に結合され、パルスの可能な反射を含む、受信された「アナログ」信号をデシリアライズするデシリアライザ論理（「受信側」とも呼ばれる）を有することをさらに特徴とする。本発明の様々な態様によれば、送信論理及び／又は受信論理は、環境内に送信されるパルス、及び／又はそれらのパルスの可能な反射に対するシステムの指向性感度を指向的に操るための回路を含み得る。
2019521365.tif 000002
【特許請求の範囲】
【請求項１】
印加される信号と信号パターンを相関させる相関論理を有するタイプの信号相関器において、
アナログ信号が印加される入力を有するデシリアライザを含むシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）を備え、
前記デシリアライザは、前記アナログ信号の１ビットデジタルサンプルを含むデジタルストリームを生成して前記相関論理に印加する
信号相関器。
【請求項２】
パルスを環境内に送信するタイプの電磁測距システムにおいて、
Ａ．印加される信号に基づいてパルスを環境内に送信する送信論理と、
Ｂ．（ｉ）パターンが印加される入力と、（ｉｉ）前記送信論理に結合される出力であって、前記パターンのシリアライズされたものが前記印加される信号として生成される出力とを有するシリアライザを含むシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）と
を備え、
Ｃ．前記送信論理はブートレースレンズを含む、
電磁測距システム。
【請求項３】
前記ブートレースレンズは、ロットマンレンズである
請求項２に記載のシステム。
【請求項４】
前記ロットマンレンズは、スイッチによりシリアライザによって出力された前記パターンのシリアライズされたものを受信するように結合される入力を有する
請求項３に記載のシステム。
【請求項５】
前記スイッチの入力は、増幅及び調整のいずれかに続いて、シリアライザによって出力された前記パターンのシリアライズされたものを受信する
請求項３に記載のシステム。
【請求項６】
前記スイッチは、前記ロットマンレンズの対応するビームポートにそれぞれ結合された、複数の選択可能な出力を有する
請求項４に記載のシステム。
【請求項７】
前記ロットマンレンズは、それぞれが送信アンテナに結合される複数のエレメントポートを有する
請求項４に記載のシステム。
【請求項８】
前記スイッチは、前記ロットマンレンズの１つ又は複数のビームポートに印加するために、増幅及び調整のいずれかに続いて、シリアライザによって出力された前記パターンのシリアライズされたものから生成された無線周波数（ＲＦ）信号を選択的に送る
請求項７に記載のシステム。
【請求項９】
複数の送信アンテナを備えるアレイは、前記ＲＦ信号が印加されるロットマンレンズの１つ又は複数のビームポートによって決定される方向にＲＦ信号を放射する
請求項８に記載のシステム。
【請求項１０】
前記スイッチは、前記ロットマンレンズの２つのビームポートに印加するために、増幅及び調整のいずれかに続いて、シリアライザによって出力された前記パターンのシリアライズされたものから生成された無線周波数（ＲＦ）信号を選択的に送る
請求項７に記載のシステム。
【請求項１１】
前記スイッチの各出力と、前記ロットマンレンズの各対応するビームポートとの間に置かれる回路を備え、前記回路は、それらの間に転送される前記信号の位相を変更する
請求項１０に記載のシステム。
【請求項１２】
パルスを環境内に送信するタイプの測距システムにおいて、
Ａ．印加される信号に基づいてパルスを環境内に送信する送信論理と、
Ｂ．前記パルスの可能な反射であるアナログ信号を環境から受信する受信論理をそれぞれ有する複数の受信セクションであって、各受信セクションが、
（ｉ）前記セクションの前記受信論理に結合され、前記受信論理によって受信された前記アナログ信号のデジタルサンプルのストリームを生成するデシリアライザを有するシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）と、
（ｉｉ）送信されたパルスのベースとなるパターンに対して前記ストリームを相関させる相関器と、を含む受信セクションと
を備える、測距システム。
【請求項１３】
前記複数の受信セクションの前記相関器に結合される測距論理を備える
請求項１２に記載の測距システム。
【請求項１４】
前記測距論理は、前記送信論理によって送信され、前記受信セクションによって受信されたパルスが反射される物体の距離、速度、方位、ドップラー、及び／又は絶対位置若しくは相対位置のいずれかを決定する
請求項１３に記載の測距システム。
【請求項１５】
各デシリアライザは、少なくとも３ギガサンプル／秒（ＧＳＰＳ）のレートで、前記印加されるアナログ信号をサンプリングする
請求項１２に記載の測距システム。
【請求項１６】
各デシリアライザは、少なくとも２８ギガサンプル／秒（ＧＳＰＳ）のレートで、前記印加されるアナログ信号をサンプリングする
請求項１２に記載の測距システム。
【請求項１７】
前記ＳＥＲＤＥＳがＡＳＩＣ及びＦＰＧＡのいずれかで実装される
請求項１２に記載の測距システム。
【請求項１８】
各相関器は、それぞれの受信セクションの前記デシリアライザから、前記デジタルストリームの各部分を受信するように、それぞれ結合された複数の積和（ＭＡＣ）ユニットを備え、
前記デジタルストリームの各部分は、前記受信セクションによって受信された前記アナログ信号の複数の連続する又はほぼ連続するサンプルを含み、
前記デジタルストリームの各部分は、他の部分にない少なくとも１つのサンプルを含む
請求項１２に記載の測距システム。
【請求項１９】
各ＭＡＣは、（ｉ）前記デジタルストリームの各部分を、前記信号パターンとビットごとに乗算し、（ｉｉ）前記各部分を構成する複数のビットにわたってそれらの乗算の結果を合計する
請求項１８に記載の測距システム。
【請求項２０】
前記送信論理は、
Ａ．（ｉ）パターンが印加される入力と、（ｉｉ）前記送信論理に結合され、前記パターンのシリアライズされたものが前記印加される信号として生成される出力とを有するシリアライザを含むＳＥＲＤＥＳと、
Ｂ．ブートレースレンズと、を備える
請求項１２に記載の測距システム。
【請求項２１】
ブートレースレンズはロットマンレンズである
請求項２０に記載の測距システム。
【請求項２２】
前記ロットマンレンズは、スイッチによりシリアライザによって出力された前記パターンのシリアライズされたものを受信するように結合される
請求項２１に記載の測距システム。
【請求項２３】
前記スイッチの入力は、増幅及び調整のいずれかに続いて、シリアライザによって出力された前記パターンのシリアライズされたものを受信する
請求項２１に記載の測距システム。
【請求項２４】
前記スイッチは、前記ロットマンレンズの対応するビームポートにそれぞれ結合された、複数の選択可能な出力を有する
請求項２２に記載の測距システム。
【請求項２５】
前記ロットマンレンズは、それぞれが送信アンテナに結合される複数のエレメントポートを有する
請求項２２に記載の測距システム。
【請求項２６】
前記スイッチは、前記ロットマンレンズの前記ビームポートのうちの１つ又は複数に印加するために、増幅及び調整のいずれかに続いて、シリアライザによって出力された前記パターンのシリアライズされたものから生成された無線周波数（ＲＦ）信号を選択的に送る
請求項２５に記載の測距システム。
【請求項２７】
複数の送信アンテナを備えるアレイは、前記ＲＦ信号が印加されるロットマンレンズの前記１つ又は複数のビームポートによって決定される方向にＲＦ信号を放射する
請求項２６に記載の測距システム。
【請求項２８】
前記スイッチは、前記ロットマンレンズの２つのビームポートに印加するために、増幅及び調整のいずれかに続いて、シリアライザによって出力された前記パターンのシリアライズから生成された無線周波数（ＲＦ）信号を選択的に送る
請求項２５に記載の測距システム。
【請求項２９】
前記スイッチの各出力と、前記ロットマンレンズの各対応するビームポートとの間に置かれる回路を備え、前記回路は、それらの間に転送される前記信号の位相を変更する
請求項２８に記載の測距システム。
【請求項３０】
Ａ．環境内にパルスを送信する複数の送信アンテナと、
Ｂ．１つ又は複数のシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）であって、（ｉ）パターンが印加される入力と、（ｉｉ）１つ又は複数の送信アンテナに結合される出力であって、前記パターンのシリアライズされたものが生成される出力と、を有するシリアライザをそれぞれ有するＳＥＲＤＥＳと、
Ｃ．１つ又は複数のＳＥＲＤＥＳと、複数の送信アンテナとの間に結合され、前記複数の送信アンテナにより送信される前記パルスの指向性を操る送信論理と
を備える、測距システム。
【請求項３１】
Ａ．パルスの可能な反射を環境から受信する複数の受信アンテナと、
Ｂ．１つ又は複数のシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）であって、（ｉ）１つ又は複数の受信アンテナに結合される入力と、（ｉｉ）前記パルスの可能な反射を表すアナログ信号のデジタルサンプルのストリームが生成される出力と、を有するデシリアライザをそれぞれ含むＳＥＲＤＥＳと、
Ｃ．前記１つ又は複数のデシリアライザの前記出力に結合され、前記出力により生成される前記ストリームを、送信されたパルスのベースとなるパターンに対して相関させる１つ又は複数の相関器と
を備える、測距システム。
【請求項３２】
Ａ．複数のトランシーバセクションであって、
（ｉ）印加されたアナログ信号に基づいてパルスを送信する送信論理と、前記パルスの可能な反射であるアナログ信号を受信する受信論理と、
（ｉｉ）それぞれのトランシーバセクションの送信論理に結合されるシリアライザと、それぞれのトランシーバセクションの前記受信論理に結合されるデシリアライザ論理とを有するシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）であって、
（ｉｉｉ）それぞれのトランシーバセクションのシリアライザは、前記パターンが印加される入力と、前記パターンのシリアライズされたものがそれぞれのトランシーバセクションの前記送信論理に印加されるようにする出力とを有し、
（ｉｖ）前記デシリアライザが、前記パルスの可能な反射である前記アナログ信号が印加される入力を有し、前記デシリアライザが、それぞれのトランシーバセクションの前記受信論理によって受信された前記アナログ信号のデジタルサンプルを生成する、ＳＥＲＤＥＳと、
（ｖ）（ａ）それぞれのトランシーバセクションの前記送信論理による環境内へのパルスの送信と、（ｂ）それぞれのトランシーバセクションの前記受信論理によって受信されるアナログ信号のデジタルサンプルを遅延する遅延論理と、
をそれぞれ有するトランシーバセクションと、
Ｂ．前記トランシーバセクションに結合され、前記トランシーバセクションからのデジタルサンプルを合計する加算要素と、
Ｃ．前記加算要素に結合され、前記加算要素によって生成された和を、送信されるパルスのベースとなる前記パターンに対して相関させる相関器と
を備える、測距システム。
【請求項３３】
Ａ．印加されたアナログ信号に基づいてパルスをそれぞれ送信する複数の送信論理サブセクションと、
Ｂ．それぞれの送信論理サブセクションに結合されるシリアライザをそれぞれ有する複数のシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）と、を有し、
Ｃ．各シリアライザは、前記パターンが印加される入力と、前記パターンのシリアライズされたものが前記それぞれの送信論理サブセクションに印加されるようにする出力と、を含み、
Ｄ．前記それぞれの送信論理サブセクションによる環境内へのパルスの送信を遅延する遅延論理をさらに有する、
測距システム。
【請求項３４】
それぞれの送信論理サブセクションによるパルスの送信に対して、前記それぞれの送信論理サブセクションによって課される遅延間隔を変更する制御論理であって、前記遅延論理に結合される制御論理を有する
請求項３３に記載の測距システム。
【請求項３５】
前記制御論理は、前記ビットパターンが前記環境内に送信される有効な方向を操るために前記遅延間隔を変更する
請求項３４に記載の測距システム。
【請求項３６】
Ａ．物体からのパルスの可能な反射であるアナログ信号を前記環境からそれぞれ受信する複数の受信論理サブセクションと、
Ｂ．それぞれの受信論理サブセクションに結合されるデシリアライザをそれぞれ有する複数のシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）と、を有し、
Ｃ．各デシリアライザは、前記パルスの可能な反射である前記アナログ信号が印加される入力を有し、前記デシリアライザは、それぞれのトランシーバセクションの前記受信論理によって受信される前記アナログ信号のデジタルサンプルを生成し、
Ｄ．前記デシリアライザからのデジタルサンプルを合計する加算要素であって、前記受信論理サブセクションに結合される加算要素と、
Ｅ．前記それぞれの受信論理サブセクションから前記加算要素へのデジタルサンプルの転送を遅延する遅延論理と、
をさらに有する、測距システム。
【請求項３７】
前記加算要素に結合され、前記加算要素によって生成された和を、送信されるパルスのベースとなる前記パターンに対して相関させる相関器を有する
請求項３６に記載の測距システム。
【請求項３８】
前記それぞれの受信論理サブセクションから前記加算要素へのデジタルサンプルの転送の遅延に課される遅延間隔を変更する制御論理であって、前記遅延論理に結合される制御論理を有する
請求項３６に記載の測距システム。
【請求項３９】
前記制御論理は、物体からのパルスの可能な反射であり、また、前記受信論理サブセクションによって前記環境から受信される前記アナログ信号、に対する指向性感度を操るために前記遅延間隔を変更する
請求項３７に記載の測距システム。
【請求項４０】
環境内にパルスを送信するタイプの電磁測距システムを操作する方法において、
Ａ．印加される信号に基づいて環境内にパルスを送信するステップと、
Ｂ．（ｉ）パターンが印加される入力と、（ｉｉ）前記送信論理に結合される出力とを有するシリアライザを含むシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）で、前記パターンのシリアライズされたものを、前記印加される信号として生成するステップと
を含み、
Ｃ．前記送信するステップは、ブートレースレンズを使用して前記パルスを送信するステップを含む、方法。
【請求項４１】
前記ブートレースレンズは、ロットマンレンズである
請求項４０に記載の方法。
【請求項４２】
前記ロットマンレンズは、スイッチによりシリアライザによって出力された前記パターンのシリアライズされたものを受信するように結合される
請求項４１に記載の方法。
【請求項４３】
増幅及び調整のいずれかに続いて、前記ロットマンレンズの１つ又は複数のビームポートに、シリアライザによって出力された前記パターンのシリアライズされたものから生成された無線周波数（ＲＦ）信号を選択的に送るステップを含む
請求項４１に記載の方法。
【請求項４４】
前記ＲＦ信号が印加されるロットマンレンズの前記１つ又は複数のビームポートによって決定される方向に前記ＲＦ信号を放射するステップを含む
請求項４３に記載の方法。
【請求項４５】
増幅及び調整のいずれかに続いて、前記ロットマンレンズの２つのビームポートに、シリアライザによって出力された前記パターンのシリアライズされたものから生成された無線周波数（ＲＦ）信号を選択的に送るステップを含む
請求項４１に記載の方法。
【請求項４６】
前記ロットマンレンズの少なくとも１つのビームポートに印加される少なくとも１つのＲＦ信号の位相を変更する
請求項４５に記載の方法。
【請求項４７】
測距システムを操作する方法において、
Ａ．印加される信号に基づいてパルスを環境内に送信するステップと、
Ｂ．複数の受信セクションのそれぞれで、前記パルスの可能な反射であるアナログ信号を環境から受信するステップと、
Ｃ．各受信セクションで、
（ｉ）受信セクションによって受信された前記アナログ信号のデジタルサンプルのストリームを生成するステップと、
（ｉｉ）送信されたパルスのベースとなるパターンに対して前記ストリームを相関させるステップと
を実施するステップと
を含む、方法。
【請求項４８】
送信論理によって送信され、前記受信セクションによって受信されたパルスから、反射される物体の距離、速度、方位、ドップラー、及び／又は絶対位置若しくは相対位置のいずれかを決定するステップを含む
請求項４７に記載の方法。
【請求項４９】
ステップ（Ａ）は、
Ａ．（ｉ）パターンが印加される入力と、（ｉｉ）前記パターンのシリアライズされたものが前記印加される信号として生成される出力と、を有するシリアライザを含むＳＥＲＤＥＳと、
Ｂ．ブートレースレンズと
を使用して、前記パルスを送信するステップを含む
請求項４７に記載の方法。
【請求項５０】
前記ブートレースレンズは、ロットマンレンズである
請求項４９に記載の方法。
【請求項５１】
増幅及び調整のいずれかに続いて、前記ロットマンレンズに、シリアライザによって出力された前記パターンのシリアライズされたものから生成された無線周波数（ＲＦ）信号を切替え可能に送るステップを含む
請求項５０に記載の方法。
【請求項５２】
前記ＲＦ信号が印加されるロットマンレンズの１つ又は複数のビームポートによって決定される方向に向けて、環境内に前記ＲＦ信号を放射するステップを含む
請求項５１に記載の方法。
【請求項５３】
増幅及び調整のいずれかに続いて、前記ロットマンレンズの２つのビームポートに、シリアライザによって出力された前記パターンのシリアライズされたものから生成された無線周波数（ＲＦ）信号を切替え可能に送るステップを含む
請求項５０に記載の方法。
【請求項５４】
前記ロットマンレンズの２つのビームポートのうちの少なくとも１つに送られる前記ＲＦ信号の位相を変更する
請求項４５に記載の方法。
【請求項５５】
Ａ．複数の送信アンテナのうちの１つ又は複数でパルスを環境内に送信するステップと、
Ｂ．１つ又は複数のシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）で、前記パターンのシリアライズされたものを生成するステップと、
Ｃ．前記１つ又は複数のＳＥＲＤＥＳと前記複数の送信アンテナとの間に結合される送信論理により、前記複数の送信アンテナにより送信される前記パルスの指向性に操るステップと
を含む、測距システムを操作する方法。
【請求項５６】
測距システムを操作する方法であって、
Ａ．複数の受信アンテナで環境からパルスの可能な反射を受信するステップと、
Ｂ．１つ又は複数のシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）のデシリアライザで、前記可能なパルス反射を表すアナログ信号のサンプルを生成するステップと、
Ｃ．生成されたストリームを、送信されたパルスのベースとなるパターンに対して相関させるステップと
を含む、方法。
【請求項５７】
Ａ．複数のトランシーバセクションのそれぞれで、
（ｉ）シリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）のシリアライザで、印加されたパターンのシリアライズされたものを生成するステップと、
（ｉｉ）前記印加されたパターンのシリアライズされたものに基づいて、パルスを環境内に送信するステップと、
（ｉｉｉ）前記パルスの可能な反射であるアナログ信号を受信するステップと、
（ｉｖ）前記ＳＥＲＤＥＳのデシリアライザで、受信したアナログ信号のデジタルサンプルを生成するステップと、
Ｂ．前記複数のトランシーバセクションから受信された前記デジタルサンプルを合計するステップと、
Ｃ．（ａ）１つ又は複数のトランシーバセクションによる環境内へのパルスの送信と、（ｂ）合計のためのデジタルサンプルの転送とのうちの少なくとも１つを遅延するステップと、
Ｄ．前記デジタルサンプルの１つ又は複数を遅延した後で、前記デジタルサンプルを、送信されるパルスのベースとなる前記パターンに対して相関させるステップと
を含む、測距システムを操作する方法。
【請求項５８】
測距システムを操作する方法において、
Ａ．複数のシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）のそれぞれのシリアライザで、パターンのシリアライズされたものを生成するステップと、
Ｂ．複数のＳＥＲＤＥＳからのシリアライズされたものを伴うパルスを環境内に送信するステップと、
Ｃ．少なくとも１つのＳＥＲＤＥＳからのシリアライズされたものによる少なくとも１つのパルスについての環境内への送信を差動的に遅延するステップと
を含む、方法。
【請求項５９】
前記パルスが環境内に送信される有効な方向を操るために、前記遅延についての遅延間隔を変更するステップを含む
請求項５８に記載の方法。
【請求項６０】
Ａ．異なるそれぞれのアンテナで、物体からのパルスの可能な反射であるアナログ信号を環境から受信するステップと、
Ｂ．複数のシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）のそれぞれのデシリアライザで、それぞれ異なる前記アナログ信号のデジタルサンプルを生成するステップと、
Ｃ．それぞれのＳＥＲＤＥＳからの前記デジタルサンプルを合計するステップと、
Ｅ．少なくとも１つのＳＥＲＤＥＳからのデジタルサンプルの転送を、他のＳＥＲＤＥＳからのデジタルサンプルと合計する前に遅延するステップと
を含む、測距システム。
【請求項６１】
合計したデジタルサンプルを前記パターンに対して相関させるステップを含む
請求項６０に記載の方法。
【請求項６２】
環境から受信される前記アナログ信号に対する指向性感度を操るために、加算要素へのデジタルサンプルの転送に課される遅延間隔を変更するステップを含む
請求項６１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１７年１月１３日に出願した米国特許出願第１５／４０６１１３号の一部継続出願の利益を主張するものであり、その内容が参照により本明細書に組み込まれている。本願はまた、２０１６年４月８日に出願した、「Ａ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  Ｃｏｒｒｅｌａｔｏｒ（Ｐｕｌｓｅ  Ｃｏｍｐｒｅｓｓｉｏｎ  Ｒｅｃｅｉｖｅｒ）  ａｎｄ  Ｂｅａｍ  Ｆｏｒｍｅｒ  Ｂａｓｅｄ  ｏｎ  Ｍｕｌｔｉ−Ｇｉｇａｂｉｔ  Ｓｅｒｉａｌ  Ｔｒａｎｓｃｅｉｖｅｒｓ（ＳＥＲＤＥＳ）」という名称の米国仮特許出願第６２／３２０１５９号の出願の利益を主張するものであり、やはりその内容が参照により本明細書に組み込まれている。
【０００２】
本発明は信号処理に関し、より詳細には、パルス圧縮受信機及び相関器に関する。すべて非限定的な例として、本発明は、非限定的な例として、自走車などの自律走行車両で利用されるタイプのＲＡＤＡＲ、ＬＩＤＡＲ、及び他の測距システム、並びに非限定的な例として、５Ｇワイヤレス電気通信などのＭａｓｓｉｖｅ−ＭＩＭＯ（ｍｕｌｔｉｐｌｅ−ｉｎ−ｍｕｌｔｉｐｌｅ−ｏｕｔ）ネットワークで利用されるタイプのワイヤレス通信モデムでの応用例を有する。
【背景技術】
【０００３】
測距システムは、反射波を使用して、例えば、物体の存在、距離、及び／又は速度を識別する。音ベースの測距（ranging）が事実上数百万年にわたって使用されてきたが、１９世紀末及び２０世紀初頭まで、人類は、それと無線周波数ベースの測距（ＲＡＤＡＲ）をどのように利用するかを発見しなかった。１９６０年代に、レーザ自体の出現の後に、レーザベースの測距（ＬＩＤＡＲ）が続いた。
【０００４】
自動測距システムの基本は、パルスを環境内にブロードキャストして、それを到来信号と突き合わせ、それらが、潜在的な注目の物体からのパルスの反射を含むかどうかを決定することである。簡単に述べたが、この実施は決して簡単ではない。１つには、これは、反射の距離分解能が、送信されるパルスの帯域幅に反比例するからである。帯域幅が高くなるほど、距離分解能は小さくなる（即ち、精細になる）。このことは（高帯域幅となる傾向がある）短いパルスを支持するが、それらは通常、非常に複雑な受信機及び送信機アーキテクチャとなり、信号対雑音比が限定される。（当業者が理解するように、信号対雑音比（ＳＮＲ）は、ＳＮＲ＝パルスエネルギー／ノイズエネルギーという関係によって表現され得る。ノイズエネルギーは受信機の帯域幅に比例する（ｋ×Ｔ×ＢＷ）。これが、より高い帯域設計ではＳＮＲがより弱い理由である。）（より低い帯域幅となる傾向がある）より長いパルスは計器設計及び実装を簡略化し、同一の出力レベルに対して信号対雑音比を改善するが、分解能が低下する。
【０００５】
パルス圧縮は、両方の世界の最良を得る技法である。送信される信号を変調すること、例えば、各パルス内の周波数を変更することによって、又は連続波信号の位相を符号化することによって、この技法は、より短いパルスの改善された分解能と共に、より長く、より低出力のパルスの改善された信号強度を実現し得る。例えば、先験的に知られるパターンを各パルスに組み込むことにより、その反射の到着時刻、したがって反射が行われた物体の距離が、パルスパターンと到来反射信号との間の最高の相関点を見つけることによって、より高い精度で決定され得る。言い換えれば、この時、長いパルス持続時間で非常に精細な分解能が達成され得る。
【０００６】
それは当技術分野にとって恩恵であることが分かったが、パルス圧縮は、特に例えば、市販の自律走行車両動作についての測距をサポートするのに必要な速度で実装するのに、コストがかかるということが分かることがある。
【発明の概要】
【０００７】
上記に鑑みて、本発明の目的は、信号処理のための改善された方法及び装置を提供することである。
【０００８】
関連する目的は、信号相関及びパルス圧縮のための改善された方法及び装置を提供することである。
【０００９】
本発明の別の関連する目的は、測距、ワイヤレス通信、及び他の応用例で適用され得るような改善された方法及び装置を提供することである。
【００１０】
本発明の別の目的は、ＲＡＤＡＲ、ＬＩＤＡＲ、及び他の測距技術と共に使用するのに適するような改善された方法及び装置を提供することである。
【００１１】
本発明のさらに別の目的は、そのような測距システムでパルス及びその反射を送信及び受信するための改善された方法及び装置を提供することである。
【００１２】
本発明のさらに別の目的は、そのような測距システム及び他のシステムと共に使用するための、改善された相関器及びその動作方法を提供することである。
【００１３】
本発明のさらに別の目的は、再構成可能であるような改善された相関器及び方法を提供することである。
【００１４】
上記は、いくつかの態様で、信号パターンを、印加された信号と相関させる論理（logic）を有するタイプの信号相関器の改善を実現する、本発明の目的のうちにあるものである。改善は、「アナログ」信号が印加される入力を有する受信側（「デシリアライザ」とも呼ばれる）を有するシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）によって特徴付けられる。ＳＥＲＤＥＳは、アナログ信号のデジタルサンプルを生成し、相関器内の相関論理に印加する。
【００１５】
本発明のこれらの態様によれば、ＳＥＲＤＥＳのデシリアライザは、ＡＤＣ、即ちアナログ−デジタル変換器として動作する。それは、印加された「アナログ」信号をサンプリングし、アナログ信号のそれぞれの連続するサンプルの振幅を表す、例えば、それぞれ１ビット長の値のデジタルストリームを生成する。
【００１６】
本発明の関連する態様は、ＳＥＲＤＥＳが印加されたアナログ信号を少なくとも３ギガサンプル／秒（ＧＳＰＳ）のレートで、好ましくは少なくとも２８ＧＳＰＳのレートでサンプリングする、例えば、前述のような改善された信号相関器を提供する。本発明の他の関連する態様では、印加されるアナログ信号は、少なくとも１０ｍＶｐｐ、好ましくは少なくとも２５０ｍＶｐｐの差動振幅を達成するように調整される。
【００１７】
本発明の他の態様は、ＳＥＲＤＥＳがＡＳＩＣ及びＦＰＧＡのいずれかで実装される、例えば、前述のような改善された信号相関器を提供する。本発明の関連する態様は、再構成可能であるそのような相関器を提供する。本発明のさらに別の関連する態様は、ＳＥＲＤＥＳ（及び／又はそれが実施されるＡＳＩＣ若しくはＦＰＧＡ）に固有のクロック追跡及び補正機能が使用不能にされる、例えば、前述のような改善された信号相関器を提供する。
【００１８】
本発明のこれらの態様によれば、送信されるべき信号パターンが、フィールドリプログラマブルであるメモリ内に格納され得る。
【００１９】
本発明の別の態様は、デシリアライザから直接的又は間接的に（例えば、ＭＡＣユニットに関連するレジスタを介して）デジタルストリームのそれぞれの部分、即ち「アナログ」信号の連続する（又はほぼ連続する）サンプルのそれぞれのセットを受信するようにそれぞれ結合された複数の積和（ＭＡＣ）ユニットから相関論理が構成される、例えば、前述のような信号相関器を提供する。それぞれの部分は、他の部分にはない少なくとも１つのサンプルを含み、連続する部分は、重複するが、１つ又は複数の連続するサンプル（又はほぼ連続するサンプル）によって互いにオフセットされる。
【００２０】
本発明の関連する態様によれば、ＭＡＣユニットはそれぞれ、信号パターンとデジタルストリームのそれぞれの部分をサンプルごとに（例えば、ビットごとに）乗算し、それらの乗算の結果を合計する。本発明のこれらの態様に従って動作するシステム及び方法では、より高い相関が、より大きい和に対応する。例えば、サンプルが１ビット値である本発明の代替の態様では、好ましくは、各ＭＡＣユニットは、乗算の代わりにブール排他的論理和（ＸＯＲ）演算を実施し、それらのＸＯＲ演算の結果を合計（又は累積）する。本発明の態様に従って動作するシステム及び方法では、より高い相関がより小さい和に対応する（ＸＯＲ演算は、比較されるビットが合致するとき０を生成し、比較されるビットが合致しないとき１を生成するため）。
【００２１】
本発明の関連する態様は、少なくとも３ＧＳＰＳのレートで、好ましくは、少なくとも２８ギガサンプル／秒（ＧＳＰＳ）のレートで（例えば、ＳＥＲＤＥＳからの）サンプルを処理する、例えば、前述のような信号相関器を提供する。
【００２２】
本発明の別の態様は、印加されたアナログ信号に基づいてパルスを送信する送信論理を有するタイプの、電磁波又は他の波ベースの測距システム（又は、本明細書で同義に用いられる用語である測距システム）、例えば、ＲＡＤＡＲ又はＬＩＤＡＲシステムに対する改善を実現する。改善は、送信論理に結合されるシリアライザ（「送信側」とも呼ばれる）を有するＳＥＲＤＥＳによって特徴付けられる。シリアライザは、（ｉ）パルスのベースとなるパターンが印加される入力と、（ｉｉ）パターンのシリアライズ（serialization）されたものが送信論理に印加されるようにする出力とを有する。
【００２３】
本発明のこれらの態様では、ＳＥＲＤＥＳのシリアライザは、ＤＡＣとして、即ちデジタル−アナログ変換器として動作する。それは、シリアライザの出力で、パターンを（それぞれのビットの値に応じて）立上り及び立下り電圧パルスとして表されるビットのストリームに変換する。
【００２４】
本発明の関連する態様は、ＳＥＲＤＥＳが少なくとも３ＧＳＰＳのレートで、好ましくは、少なくとも２８ギガサンプル／秒（ＧＳＰＳ）のレートで前述の変換を実施する、改善されたそのような測距システムを提供する。
【００２５】
他の関連する態様では、本発明は、送信論理によって送信されるパルスが選択された自己相関特性を有するようにパターンが選択される、例えば、前述のような改善された測距システムを提供する。それらは、本発明の別の関連する態様によれば、０以外の任意のラグでの最小の自己相関振幅でよい。本発明の別の関連する態様によれば、送信論理によって送信されるパルスが擬似無秩序雑音シーケンス（ＰＲＮ）であるようにパターンが選択され得る。
【００２６】
本発明の他の態様は、ＳＥＲＤＥＳがＡＳＩＣ及びＦＰＧＡのいずれかで実装される、例えば、前述のような改善された測距システムを提供する。本発明の関連する態様では、信号パターンが、例えば、線形フィードバックシフトレジスタ（ＬＦＳＲ）で、フィールド再プログラム可能であるメモリ内に格納され、及び／又はオンザフライで生成され得る。
【００２７】
本発明のさらに別の態様は、（ｉ）パルスの可能な反射であるアナログ信号を受信する受信論理と、（ｉｉ）受信された信号と、送信されたパルスのベースとなるパターン（又は「シーケンス」）とを相関させる相関論理とを含む、例えば、前述のタイプの電磁測距システムに対する改善を実現する。
【００２８】
改善は、ＳＥＲＤＥＳが上記で論じたようなデシリアライザの方式で動作し得、（ｉ）（パルスの可能な反射である）アナログ信号が印加される入力と、（ｉｉ）例えば、受信された信号の１ビットデジタルサンプルとして、そのアナログ信号のデシリアライズ（deserialization）されたものが相関論理に印加されるようにする出力とを有するデシリアライザ論理（「受信側」とも呼ばれる）を有することで特徴付けられる。
【００２９】
本発明の別の態様は、印加された信号に基づいて環境内にパルスを送信する送信論理を含む、改善された測距システムを提供する。（ｉ）パターンが印加される入力と、（ｉｉ）送信論理に結合される出力であって、パターンのシリアライズされたものが印加信号として生成される出力とを有するシリアライザを有するＳＥＲＤＥＳが設けられる。送信論理（及びその関連する回路）は、ブートレースレンズ（例えば、Ｔｏｍａｒ，  ”Ａｎ  ｏｖｅｒｖｉｅｗ  ｏｆ  Ｄｅｓｉｇｎ  ａｎｄ  Ａｎａｌｙｓｉｓ  ｔｅｃｈｎｉｑｕｅｓ  ｏｆ  Ｂｏｏｔｌａｃｅ  Ｌｅｎｓ  ｆｏｒ  Ｍｕｌｔｉｐｌｅ  ｂｅａｍｆｏｒｍｉｎｇ，”  ＩＡＣＳＩＴ  Ｉｎｔ’ｌ  Ｊｏｕｒｎａｌ  ｏｆ  Ｅｎｇｉｎｅｅｒｉｎｇ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ，  ｖ．  １  ，  ｎ．  ５，  Ｄｅｃ．  ２００９，  ｐｐ．  ３９７以降，及び文献内の他の箇所参照。）、より具体的には、本発明のいくつかの態様によれば、ロットマンレンズを含む。
【００３０】
本発明の関連する態様は、例えば、前述のような改善された測距システムを提供し、ロットマンレンズが、例えば、増幅及び調整に続いて、レンズの対応するビームポートにそれぞれ結合される複数の選択可能な出力を有するスイッチによって、シリアライズされたものを受信するように結合される。スイッチは、（増幅及び調整のいずれかに続いて）シリアライザによって出力されたパターンのシリアライズされたものから生成された無線周波数（ＲＦ）信号を、ロットマンレンズのビームポートのうちの１つ又は複数に選択的に送り得る。
【００３１】
本発明の関連する態様によれば、ロットマンレンズは複数のエレメントポートを有し、それぞれが送信アンテナに結合される。複数の送信アンテナを備えるアレイは、ＲＦ信号が印加されるロットマンレンズのビームポートによって決定される方向にＲＦ信号を放射する。
【００３２】
本発明の関連する態様では、スイッチは、ロットマンレンズの２つのビームポートに無線周波数（ＲＦ）信号を選択的に送る。スイッチの各出力と、ロットマンレンズのそれぞれに対応するビームポートとの間に置かれる回路が、それらの間で転送される信号の位相を変更し得る。
【００３３】
他の態様では、本発明は、物体からのパルスの可能な反射であるアナログ信号を環境から受信する受信論理をそれぞれ有する複数の受信セクションを有する、例えば、前述のタイプの測距システムを提供する。そのような各セクション内のＳＥＲＤＥＳは、それぞれのセクションの受信論理に結合され、それによって受信されたアナログ信号のデジタルサンプルのストリームを生成するデシリアライザを有する。各セクション内の相関器が、送信されたパルスがそれに基づくパターンに対して、そのストリームを相関させる。
【００３４】
本発明の関連する態様は、複数の受信セクションの相関器に結合される測距論理を備える、例えば、前述のタイプの測距システムを提供する。測距論理は、送信論理によって送信され、受信セクションによって受信されたパルスが反射される物体の距離、速度、方位、ドップラー、及び／又は絶対位置若しくは相対位置のいずれかを決定し得る。
【００３５】
デシリアライザは、本発明の先述した態様に従ったレートで、例えば、少なくとも３ギガサンプル／秒（ＧＳＰＳ）から、少なくとも２８ギガサンプル／秒（ＧＳＰＳ）の間のレートで、印加されたアナログ信号をサンプリングし得る。本発明の先述した態様に従って論じたように、ＳＥＲＤＥＳは、ＡＳＩＣ又はＦＰＧＡで実装され得る。
【００３６】
本発明のさらに他の態様は、相関器が例えば前述のような積和ユニットを備える、例えば、前述のような測距システムを提供する。
【００３７】
本発明の他の態様は、環境内にパルスを送信する複数の送信アンテナを含む測距システムを提供する。パターンが印加される入力を有するシリアライザをそれぞれ有する１つ又は複数のＳＥＲＤＥＳは、パターンのシリアライズされたものが生成される出力であって、送信アンテナのうちの１つ又は複数に結合される出力をそれぞれ有する。送信論理は、１つ又は複数のＳＥＲＤＥＳと、複数の送信アンテナとの間に結合され、それによって送信されたパルスを指向的に操る。
【００３８】
本発明のさらに他の態様は、パルスの可能な反射を環境から受信する複数の受信アンテナを含む、例えば、前述のような測距システムを備える。受信アンテナのうちの１つ又は複数に結合される入力を有するデシリアライザをそれぞれ有する１つ又は複数のＳＥＲＤＥＳは、可能なパルス反射を表すアナログ信号のデジタルサンプルのストリームがその上で生成される出力をそれぞれ有する。１つ又は複数の相関器は、デシリアライザの１つ又は複数の出力に結合され、それによって生成されたストリームを、送信されたパルスのベースとなるパターンに対して相関させる。
【００３９】
本発明のさらに他の態様は、複数のトランシーバセクションを含む測距システムを提供し、トランシーバセクションのそれぞれが、印加されたアナログ信号に基づいてパルスを送信する送信論理と、パルスの可能な反射であるアナログ信号を受信する受信論理とを有する。そのような各セクション内に設けられるＳＥＲＤＥＳは、それぞれのトランシーバセクションの送信論理に結合されるシリアライザと、それぞれのトランシーバセクションの受信論理に結合されるデシリアライザ論理とを有する。各シリアライザは、パターンが印加される入力と、パターンのシリアライズされたものがそれぞれのトランシーバセクションの送信論理に印加されるようにする出力とを有する。各デシリアライザは、パルスの可能な反射であるアナログ信号が印加される入力を有し、それぞれのトランシーバセクションの受信論理によって受信されたアナログ信号のデジタルサンプルを生成する。（ａ）それぞれのトランシーバセクションの送信論理による環境へのパルスの送信、及び（ｂ）それぞれのトランシーバセクションの受信論理によって受信されたアナログ信号のデジタルサンプルのうちの少なくとも１つを遅延するために、遅延論理が設けられる。加算要素は、トランシーバセクションに結合され、それから受信されたデジタルサンプルを合計する。相関器は、加算要素に結合され、加算要素によって生成された和を、送信されたパルスのベースとなるパターンに対して相関させる。
【００４０】
本発明の関連する態様は、加算前に相関が実施される、例えば、すぐ上で説明したような測距システムを提供する。これらの態様では、送信されるパルスのベースとなるパターンに対して、デジタルサンプルを突き合わせるために、相関器が、デシリアライザの下流側（かつ、遅延要素が存在する場合はその上流側）の各トランシーバセクション内に設けられる。これらの態様によれば、加算要素が、（対応する）相関器出力を合計するためにトランシーバセクションに結合される。
【００４１】
本発明の別の態様は、印加されたアナログ信号に基づいてパルスをそれぞれ送信する複数の送信論理サブセクションと、それぞれの送信論理サブセクションに結合されるシリアライザをそれぞれ有する複数のＳＥＲＤＥＳとを有する、改善された測距システムを提供する。各シリアライザは、パターンが印加される入力と、パターンのシリアライズされたものがそれぞれの送信論理サブセクションに印加されるようにする出力とを有する。遅延論理は、それぞれの送信論理サブセクションによる環境へのパルスの送信を遅延する。
【００４２】
本発明の関連する態様は、それぞれの送信論理サブセクションによるパルスの送信に対して課される遅延間隔を変更する遅延論理に結合される制御論理を含む、例えば、前述のような改善された測距システムを提供する。制御論理は、ビットパターンが環境内に送信される有効な方向を操るために遅延間隔を変更し得る。
【００４３】
本発明の他の態様は、物体からのパルスの可能な反射であるアナログ信号を環境からそれぞれ受信する複数の受信論理サブセクションと、それぞれの受信論理サブセクションに結合されるデシリアライザをそれぞれ有する複数のＳＥＲＤＥＳとを有する、改善された測距システムを提供する。各デシリアライザは、パルスの可能な反射であるアナログ信号が印加される入力を有し、それぞれのトランシーバセクションの受信論理によって受信されたアナログ信号のデジタルサンプルを生成する。受信論理サブセクションに、受信されたデジタルサンプルを合計する加算要素が結合される。遅延論理は、それぞれの送信論理サブセクションから加算要素へのデジタルサンプルの転送を遅延する。本発明の関連する態様は、例えば、先述したような加算前に相関が実施されるような測距システムを提供する。
【００４４】
本発明の関連する態様は、加算要素に結合され、送信されるパルスのベースとなるパターンに対して、加算要素によって生成された和を相関させる相関器を含む、例えば、前述のような改善された測距システムを提供する。遅延論理に結合される制御論理は、物体からのパルスの可能な反射である、受信論理サブセクションによって環境から受信されるアナログ信号に対する指向性感度を操るために、それぞれの送信論理サブセクションから加算要素へのデジタルサンプルの転送の遅延に課される遅延間隔を変更し得る。
【００４５】
本発明のさらに他の目的は、前述のような相関器と、電磁波及び他の波ベースの測距システムとを操作するための方法を提供する。
【００４６】
図面を参照することによって本発明のより完全な理解を得ることができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施による測距システムを示す図である。
【図２】図１のシステム内の相関器の動作を示す図である。
【図３Ａ】図２の相関器内のバッファされた入力サンプルとシーケンス（パターン）との間の合致の探索を示す図である。
【図３Ｂ】図２に示されるタイプの相関器内の積和（ＭＡＣ）ユニットを示す図である。
【図４Ａ】図２の相関器の動作を示す図である。
【図４Ｂ】図２の相関器の動作を示す図である。
【図４Ｃ】図２の相関器の動作を示す図である。
【図４Ｄ】図２の相関器の動作を示す図である。
【図４Ｅ】図２の相関器の動作を示す図である。
【図５】直接無線周波数（direct-to-radio frequency）ＲＡＤＡＲ応用例での本発明の実施形態を示す図である。
【図６】ヘテロダインＢＰＳＫ変調ＲＡＤＡＲ応用例での本発明の実施形態を示す図である。
【図７】ＬＩＤＡＲ応用例での本発明の実施形態を示す図である。
【図８】図１及び５に示されるタイプの送信回路を介するデジタルチャープの送信の結果として得られる波形を示す図である。
【図９】並列トランシーバセクション及び共通相関器を有する、本発明の一実施によるビームフォーミング能力を有する測距システムを示す図である。
【図１０】並列トランシーバセクション及び共通相関器を有する、本発明の一実施によるビームフォーミング能力を有する測距システムを示す図である。
【図１１】ブートレースレンズ、具体的にはロットマンレンズと、並列受信機セクションとを有する、本発明の一実施によるビームフォーミング能力を有する測距システムを示す図である。
【発明を実施するための形態】
【００４８】
図１は、本発明の一実施による測距（又は「レンジング」）システム１０を示す。図示されるシステムは、無線周波数パルス、即ちＲＡＤＡＲを使用して、物体の存在、距離、速度、及び／又は他の特性を決定するが、本明細書の教示により、光ベースのパルス（ＬＩＤＡＲ）を使用するシステム、及び／又は音などの他の波の形態を使用するシステム（ソナー）に等しく適用可能であることが理解されよう。図示されるシステム１０の応用例は、とりわけ自律及び半自律走行車両誘導（例えば、「自走」車）を含む。
【００４９】
図示される実施形態のパラメータは、以下の議論でのそのような応用例を中心とする。これは例によるものであり、そのような誘導をサポートする際の使用が意図されるか、それとも他の応用例かの如何に関わらず、及びＲＦを利用するか、それとも他のパルス形態を利用するかの如何に関わらず、同一又は他の動作及び設計パラメータを他の実施形態が利用し得ることを理解されよう。
【００５０】
図示されるシステム１０は、図面に示されるように相互接続され、以下でさらに説明される送信論理１２、受信論理１４、及び相関論理１６を含む。
【００５１】
（送信論理）
送信論理１２は、印加されたアナログ信号に基づくパルスを環境又はその他の中に送信するためにＲＡＤＡＲシステムと共に（具体的には、例えば、パルス圧縮ＲＡＤＡＲシステムにおいて）使用するための、当技術分野で周知のタイプの構成要素を備える。図示される実施形態では、これが、図示されるように、又は当技術分野で周知のその他の形で接続された、電力増幅器１８、バンドパスフィルタ２０、及び送信アンテナ２２を含むものとして示されている。
【００５２】
図示される要素１８〜２２は、ＲＦパルス送信の技術分野、例えば、ＲＡＤＡＲ応用例で周知のタイプであり、所望の応用例に従って（本明細書の教示に従って適合されるが）、印加される信号を調整し、それに基づいてパルスを送信するための、当技術分野で周知の従来の方式で選択され、構成される。
【００５３】
ここで示される送信論理１２の構成要素は例によるものである。無線周波数パルスの送信に適した、当業者の理解の範囲内の他の構成要素が、その代わりに、又は追加で使用され得ることを理解されよう。さらに、やはり当業者の理解の範囲内の代替構成要素が、ＬＩＤＡＲ、ソナー、又は他の波ベースの測距に基づく実施形態のために使用され得ることを理解されよう。
【００５４】
（受信論理）
受信論理１４は、送信されたパルスの可能な反射を表す到来アナログ信号を環境（又はその他）から受信するためにＲＡＤＡＲシステムと共に（具体的には、例えば、パルス圧縮ＲＡＤＡＲシステムにおいて）使用するための、当技術分野で周知のタイプの構成要素を備える。事実として、それらの信号はしばしば雑音を含み（又はもっぱら雑音を構成し）得る。図示される実施形態では、受信論理は、図示されるように、又は当技術分野で周知のその他の形で接続された、受信アンテナ２４、バンドパスフィルタ２６、低雑音増幅器２８、制限増幅器３０を含む。
【００５５】
図示される要素２４〜３０は、ＲＡＤＡＲ受信の技術分野で周知のタイプであり、（すべて、本明細書の教示に従って適合されるように）可能なパルス反射、並びに通常はノイズを含む到来信号を調整するための、当技術分野で周知の従来の方式で選択され、構成される。
【００５６】
ここで示される受信論理１４の構成要素は例によるものである。反射された無線周波数パルスの受信に適した、当業者の理解の範囲内の他の構成要素が、その代わりに、又は追加で使用され得ることを理解されよう。さらに、やはり当業者の理解の範囲内の代替構成要素が、ＬＩＤＡＲ、ソナー、又は他の波ベースの測距に基づく実施形態のために使用され得ることを理解されよう。
【００５７】
（相関論理）
相関論理１６は、多少でもそれらの間に高い相関があるときを見つけるために、受信論理１４によって受信され、調整された到来信号を、送信論理１２によって送信されたパルス（又は、より適切には、図示される実施形態では、パルスがそれに基づくパターン）と相関させる。図示される相関論理は、図示されるように（例えば、ＦＰＧＡの論理ゲート又はその他によって）、或いは本明細書の教示に鑑みて明らかなように結合された、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）３２、相関器３４、及び波形生成器３６を備える。
【００５８】
要素３２〜３６のそれぞれはスタンドアロン回路要素でよく、或いは、それらのうちの１つ又は複数は、共通ＦＰＧＡ、ＡＳＩＣ、又はその他で実施され得る。さらに、要素３２〜３６、又はそれらのうちの１つ若しくは複数は、上記で論じた他の要素のうちの１つ又は複数、例えば、要素１２〜３０と共に、共通ＦＰＧＡ、ＡＳＩＣ、又は他の論理要素上に組み込まれ得る。ＦＰＧＡ、ＡＳＩＣなどの内に組み込まれるとき、要素３２〜３６は、少なくとも３ギガサンプル／秒（ＧＳＰＳ）のレート、好ましくは、少なくとも２８ＧＳＰＳのレートで到来信号をサンプリングし、処理することを実現する。
【００５９】
（波形生成器）
波形生成器３６は、送信論理１２によって送信されるパルスがそれに基づく（基づくことになる）パターンを実施する、長さｍのマルチビットデジタル値（例えば、バイト、ワード、ロングワードなどでよい）を生成する。いくつかの実装では、これは静的な値である。他では、それは、周期的に、又はその他の形で変化するという点で動的である。
【００６０】
発生器３６によって生成されるマルチビット値、又は「ビットパターン」の一例は、「１１１０００１１００１０」などのデジタル値であり、ただし１は、パルスが「オン」であるときを示し、０は、パルスが「オフ」であるときを示す。デジタル値で実施されるパターンは、「チャープ」パルス、即ち、短くなる時間枠にわたって「オン」及び「オフ」となるパルス、ここでは、例示のために過ぎないが、３刻み（tick）にわたってオン、３刻みにわたってオフ、２刻みにわたってオン、２刻みにわたってオフ、１刻みにわたってオン、１刻みにわたってオフとなるパルス（すべては例によるものである）を定義し、「刻み」は一般的な長さの瞬間（例えば、マイクロ秒、ミリ秒など）を指す。
【００６１】
動的な値の一例は、擬似無秩序雑音シーケンス（ＰＲＮ）からの値であるが、その代わりに、又はそれに加えて、例えば、適切な自己相関特性を有する他の動的な値が使用され得ることを当業者は理解されよう。
【００６２】
波形生成器３６は、以下で論じるように、前述のマルチビットデジタル値を保持し、それをシリアライザ３２ｂの入力に印加するのに適したレジスタ（図示せず）又は他の論理を備え得る。レジスタは、例えば、「工場で」、「店で」、又は他のオペレータ操作時にプログラムされ得る、例えば、ＲＯＭ、ＥＥＰＲＯＭなどを備え得る。或いは、それは、ユーザ要求時又はその他で、例えば、ＰＲＮ又は他の動的マルチビットデジタル値のケースのように、オンザフライで値を変更する線形フィードバックシフトレジスタ（ＬＦＳＲ）などの汎用又は専用論理（図示せず）でよい。そのような汎用又は専用論理は、本明細書の教示に鑑みて、当業者の理解の範囲内の技術を利用して、ＦＰＧＡ、ＡＳＩＣ、又はその他で実装され得る。
【００６３】
（シリアライザ／デシリアライザ（ＳＥＲＤＥＳ））
図示される論理１６は、本明細書の教示に従って適合される、当技術分野で周知のタイプのシリアライザ／デシリアライザ３２（ＳＥＲＤＥＳ）を含む。ＳＥＲＤＥＳ３２は、スタンドアロン電子回路要素でよく、又は汎用若しくは専用回路要素、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）などの中に、例えば、インターフェースユニットとして組み込まれるものでよい。図示される実施形態では、ＳＥＲＤＥＳ３２は、例えば、パルス圧縮器３４及び波形生成器３６と共に、相関ユニット１６の形成部分として示されており、実際に、いくつかの実施形態では、それらのユニットは共通ＦＰＧＡ（又はＡＳＩＣ）上にある。他の実施形態では、ＳＥＲＤＥＳ３２は、それらのユニット３４、３６の一方又は両方から別々にパッケージ化され得る。
【００６４】
慣習により、ＳＥＲＤＥＳ３２は、入力及び出力をそれぞれ含む、デシリアライザ３２ａ（「受信側」とも呼ばれる）及びシリアライザ３２ｂ（「送信側」とも呼ばれる）を含む。それらの入力及び出力は、当技術分野で一般的であるように、（例えば、スタンドアロンＳＥＲＤＥＳのケースでは）リード、（ＦＰＧＡ内に組み込まれるＳＥＲＤＥＳのケースでは）論理経路などでよい。
【００６５】
（デシリアライザ）
デシリアライザ３２ａは、その入力でデジタル信号を受け入れ、その出力で、例えば、「並列化」（「デシリアライズ」とも呼ばれる）し、又は入力信号を構成するビットをグループ化する（例えば、ビットのストリームをバイト、ワード、又はロングワードに変換する）ことによって、それを別のフォーマットのデジタル信号に変換するための、当技術分野で一般的に知られているタイプのものである。
【００６６】
デシリアライザ３２ａは、測距システム１０のレンジ及び経路内の物体からのパルスの可能な反射を表す入力信号３８を受け入れるために、例えば、図１及び２に示されるように受信論理１４に結合される。それらの信号３８は、それらが環境から受信され、特に、例えば、その中の要素１８〜２２がＲＡＤＡＲの技術分野で周知のタイプであるシステム１０内の、受信論理１４の要素によって処理される方式を考慮すると、通常は「アナログ」信号と見なされ得る（図２にそのように示されている）。
【００６７】
しかしながら、デシリアライザ３２ａは、その入力でそれらの「アナログ」信号を、デジタルであるかのように、具体的には、図示される実施形態では、ビットのストリームであるかのように受け入れ、それは、その出力で、それらのビットを、例えば、ロングワードとしてグループ化する。本明細書では、「ロングワード」という用語は、３２ビットワードだけではなく、データの任意のマルチビットユニットを指す。好ましい実施形態では、１２８ビットワード（「オクタワード」又は「ダブルクァッドワード」とも呼ばれる）があるが、他の実施形態では、それらは、ニブル（４ビット）、バイト（８ビット）、半ワード（１６ビット）、ワード（３２ビット）、又は任意の他のマルチビットサイズでよい。
【００６８】
したがって、図示される実施形態のデシリアライザ３２ａは、実質的には、パルスの可能な反射を表す（その入力で受信された）到来「アナログ」信号をサンプリングし、（その出力で生成される）ロングワードのストリームに変換する１ビットＡＤＣ（即ちアナログ−デジタル変換器）として動作し、サンプリングは、高（振幅１）及び低（振幅０）の２つの振幅についてだけである。したがって、そのストリーム中のロングワードは、それらの可能な反射を表すビットパターンを実施する。
【００６９】
図２に示される実施形態では、デシリアライザ３２ａは、図示されるように、入力信号３８をサンプリングし、４ビット「ロングワード」（より適切には、「ニブル」）のデジタルストリーム４０に変換（グループ化）する。それらのロングワードのサイズに、典型的に、合致するサイズである幅ｎ（ここではｎ＝４）を有する回路経路４２が、それらのロングワードを相関器３４内のレジスタに搬送する。（図５以降に示されるようないくつかの好ましい実施形態では、非限定的な例として、ロングワードは１２８ビット長であり、経路４２は１２８ビット幅である。）理解されるであろうが、ロングワード内に格納されたそれぞれの連続するビットは、異なるそれぞれの時間での入力信号３８の振幅を表す。
【００７０】
（シリアライザ）
デシリアライザ３２ａと同様に、シリアライザ３２ｂは、その入力でデジタル信号を受け入れ、例えば、入力信号を構成するビットをシリアライズ又は非グループ化する（例えば、バイト、ワード、又はロングワードを、その構成ビットのストリームに変換する）ことによって、その出力でそれを別のフォーマットのデジタル信号に変換するための当技術分野で周知のタイプである。
【００７１】
シリアライザ３２ｂの入力は波形生成器３６に結合され、波形生成器３６は、送信論理１２によって送信されるパルスのベースとなるパターンを実装するワード、ロングワード、又は他のマルチビットデジタル値をその入力に印加する。シリアライザ３２ｂは、その入力でマルチビット値をシリアライズ又は非グループ化し、パルスとして環境又はその他に送信するために、それを送信論理１２、より具体的には、図示される実施形態では電力増幅器１８に、例えば個々のビットのストリームとして印加する。
【００７２】
この目的で、アナログ信号が通常は送信論理１２に印加されることを当業者は理解されよう。しかしながら、シリアライザ３２ｂは、アナログであるかのように扱われ、パルスとして環境又はその他に送信されるように、そのデジタル出力を論理１２（ここでは、具体的には増幅器１８）に印加する。
【００７３】
したがって、図示される実施形態のシリアライザ３２ｂは、実質的には、波形生成器３６によって印加されたデジタル信号を個々のビットのストリームに変換し、送信アンテナ２２によるパルスとしての増幅及びブロードキャストのために、アナログ信号であるかのように送信論理１２に印加される１ビットＤＡＣ（デジタル−アナログ変換器）として動作する。
【００７４】
（相関器）
相関器３４は、送信論理１２によって送信されるパルスのベースとなるパターンを実装する波形生成器３６からのマルチビットデジタル値で実現されるビットパターンを、入力信号３８からデシリアライザ３２ａによって生成されるロングワードのデジタルストリームで実装されるパルスの可能な反射を表すビットパターンと相関させる。この目的で、相関器３４は、（発生器３６からの）パルスビットパターンと、相関器（又はその他）の部分を形成するレジスタ内に記憶された（デシリアライザ３２ａからの）デジタルストリームの連続する部分で実装されるビットパターンとの最良の合致がある場合にそれを探索する。
【００７５】
図２を参照すると、図示される実施形態では、相関器３４は、（例えば、ＦＰＧＡ又はその他の論理ゲートによって）図示され、又は本明細書の議論に鑑みてその他の形で明らかとなるように結合された、サンプルレジスタ４４、積和（ＭＡＣ）ユニット４６、及び（発生器３６からの）パルスビットパターンについてのストア４８を備える。要素４４〜４８のそれぞれは、スタンドアロン回路要素でよく、或いは、それらのうちの１つ又は複数は、共通ＦＰＧＡ、ＡＳＩＣ、又はその他で実施され得る。さらに、要素４４〜４８、又はそれらのうちの任意の１つ又は複数は、ＳＥＲＤＥＳ３２、及び／又は上記で論じた他の要素、例えば要素１２〜３０のうちの１つ又は複数と共に、共通ＦＰＧＡ、ＡＳＩＣ、又は他の論理要素上に組み込まれ得る。
【００７６】
（サンプルレジスタ）
サンプルレジスタ４４は、それらが含むビットパターン（論理１４によって受信されたパルスの可能な反射を表す）が（発生器３６からの）パルスビットパターンに対して比較され得るのに十分な長さの、デシリアライザ３２ａによって生成されたデジタルストリーム４０からのロングワードを格納する（又は「バッファリング」する）。図示される実施形態では、複数のｐ個のレジスタが設けられる（ここでは、Ａ、Ｂ、及びＣと符号が付けられる）。効率のために、それぞれが、デシリアライザ３２ａによって出力された単一のロングワードのビットを個々の１ビット記憶要素（ここでは、Ａ［０］．．．Ａ［３］、Ｂ［０］．．．Ｂ［３］、及びＣ［０］．．．Ｃ［３］と符号が付けられる）内に収容するようなサイズに作られる。したがって、例えば、回路経路４２が幅ｎ（例えば、４ビット、１２８ビットなど）である場合、レジスタ４４Ａ〜４４Ｃはそれぞれ同一の長さｎである。他の実施形態では、レジスタは、例えば、それらのうちの複数がデシリアライザ３２ａによって出力された単一のロングワードのビットを収容することが必要とされるように、又は逆に、複数のそのようなロングワードが単一のレジスタを埋めることが必要とされるように、異なるサイズに作られ得る。
【００７７】
（前述のように）スタンドアロン回路要素又は共通回路要素で実施され得るレジスタ４４は、各クロック又は処理サイクル（又はその他）と共に、デシリアライザ３２ａから経路４２を介して受信された各ロングワードがレジスタＡから、レジスタＢ、次いでレジスタに進むように、シフトレジスタ（又はその他）として実装され得る。
【００７８】
図示される実施形態では、ｐは、ｐ≧１＋ｒｏｕｎｄｕｐ（（ｍ−１）／ｎ）によって定義され、ただしｍ及びｎは、上記で論じたように定義される。このようにしてｐを選択することは、ＭＡＣユニット４６が（発生器３６からの）パルスビットパターンと、（デシリアライザ３２ａからの）デジタル化された可能な反射内のビットパターンとの最良の合致を、もしあれば、それらの反射がロングワード境界上に来ない場合であっても見つけることを可能にするように、十分な数のロングワードがレジスタ４４内にバッファリングされることを保証する。
【００７９】
（積和ユニット）
積和（ＭＡＣ）ユニット４６は、デジタルストリーム４０の連続するそれぞれの部分を受信するように、レジスタ４４を構成する要素のそれぞれのセットに結合され、その中に格納されたビットパターンを受信するようにパターンストア４８に結合される。デジタルストリーム４０のそれぞれのそのような部分は、入力信号３８の連続するサンプルを備え、他の部分にない少なくとも１つのサンプルを含む。連続する部分は重複しているが、１つ又は複数の連続するサンプルだけ互いにオフセットされる。
【００８０】
上記が図３Ａに示されており、ＦＰＧＡの論理ゲートを介して、ハードワイヤリングを介して、又はその他でレジスタ４４の要素Ａ［０］、Ａ［１］、Ａ［２］、Ａ［３］、Ｂ［０］、及びＢ［１］に結合されたＭＡＣ［０］と、同様に要素Ａ［１］、Ａ［２］、Ａ［３］、Ｂ［０］、Ｂ［１］、及びＢ［２］に結合されたＭＡＣ［１］と、Ａ［２］、Ａ［３］、Ｂ［０］、Ｂ［１］、Ｂ［２］、及びＢ［３］に結合されたＭＡＣ［２］と、Ａ［３］、Ｂ［０］、Ｂ［１］、Ｂ［２］、Ｂ［３］、及びＣ［０］に結合されたＭＡＣ［３］とを示す（それらのＭＡＣユニット４６はまた、図示されるように、ＦＰＧＡの論理ゲートを介して、ハードワイヤリングを介して、又はその他でパターンストア４８にやはり結合される）。
【００８１】
図２を参照すると、それぞれの図示されたＭＡＣユニットは、（ｉ）ＭＡＣユニットが結合されるレジスタ４４の要素内にバッファリングされたデジタルストリーム４４のそれぞれの部分の値を、波形生成器３６からのマルチビットデジタル値で実施されるビットパターンとビットごとに乗算し、（ｉｉ）それらの乗算の結果を合計する。以下で論じられるように、本発明のいくつかの実施形態では、波形生成器からのビットパターンは乗算のために使用される。ＭＡＣユニット４６の構成が図３Ｂにより詳細に示されており、乗算演算の代わりにＸＯＲ演算が利用される実施形態を示す。
【００８２】
その和に基づいて各ＭＡＣによって生成された出力は、デジタルストリームのそれぞれの部分、及びそれによって、受信論理１４によって受信されたパルスの可能な反射のそれぞれのサンプリングと、論理１２によって送信されるパルスがそれに基づいたビットパターンとの相関度を示す。それらの出力は、図面ではＣＯＲＲ［０］．．．ＣＯＲＲ［３］と符号で示されている。
【００８３】
図示される実施形態では、複数のｋ個のＭＡＣユニットが設けられる。それらは、ここではＭＡＣ［０］．．．ＭＡＣ［３］と符号が付けられ、それぞれは、波形生成器３６からのマルチビットデジタル値のｍビットを、デジタルストリームのそれぞれの部分のｍビットと乗算する（又は、代替的に、以下で論じるように、それに関するＸＯＲ演算を実施する）ためのｍ個の論理要素を収容するようなサイズに作られる。
【００８４】
（前述のように）スタンドアロン回路要素又は共通回路要素で実施され得るＭＡＣユニットは、それぞれの入力を乗算及び合計する当技術分野で一般的に知られているタイプのものでよい。そのような実施形態では、より大きい出力はより高い相関度を示す。相関がビットパターン間である場合に使用するための図３Ｂに示されるような実施形態では、ＭＡＣユニットは、ブール排他的論理和演算（ＸＯＲ）として実装される。比較されるビットが合致する場合、ＸＯＲ演算が値０を有するので、より小さい出力はより高い相関度を示す。以下で論じるように、本発明のいくつかの実施形態では、波形生成器からのビットパターンがＸＯＲ演算のために使用される。
【００８５】
図示される実施形態では、値ｋが以下の式によって定義される。ｍ≦ｎである場合はｋ＝ｎ、それ以外の場合はｋ＝ｒｏｕｎｄｄｏｗｎ（ｎ／ｍ）。このようにしてｋを選択することは、十分な数のＭＡＣユニットが（発生器３６からの）パルスビットパターンと、（デシリアライザ３２ａからの）デジタル化された可能な反射内のビットパターンの連続する部分との最良の合致がある場合にそれを、それらがロングワード境界上に来ない場合であっても見つけることを保証する。
【００８６】
上記の構成を通じて、ＭＡＣユニット４６は、（発生器３６からの）パルスビットパターンを、（デシリアライザ３２ａからの）（デジタル化された）可能な反射のデジタルストリーム中のビットパターンで表されるパルスと、それらのパルスがロングワード境界上に来ない場合であっても相関させることができる。レジスタ４４内に格納される（かつＭＡＣユニットによって利用される）それぞれの連続するサンプルは、異なるそれぞれの時間での入力信号３８の振幅を表す。非常に高程度の相関が見つけられると、入力信号３８のそれぞれの部分の受信の時間が、計算的に（デシリアライザ３２ａ及び相関論理３４を実装する回路のクロックタイミングに基づいて）又はその他の形で決定され得る。
【００８７】
図示される実施形態では、それぞれのＭＡＣユニット４６がそれに対して演算する（レジスタ４４内に格納された）デジタルストリームの部分は、ストリーム４０中のロングワードからの直に隣接するサンプルのセットを備える。他の実施形態では、本明細書の趣旨から逸脱することなく、それらは、ほぼ隣接するサンプル、例えば、デジタルストリームからの１つおきのサンプル、３つのサンプルごとに２つなどを備え得る。同様に、図示される実施形態では、デジタルストリームの連続する部分は、ただ１つのサンプルだけ互いにオフセットされるが、他の実施形態では、やはり本明細書の趣旨から逸脱することなく、それらは、２つ以上のサンプルだけオフセットされ得る。
【００８８】
（ビットパターンストア）
ＭＡＣユニット４６は、それからマルチビット値を受信するように、発生器３６に直接的に結合され得る。しかしながら、図示される実施形態では、ＭＡＣユニットはストア４８からその値を受信し、ストア４８は発生器３６から値を受信する。図示されるように発生器３６に結合され得る、図示される実施形態のストア４８は長さｍであり、発生器３６によって生成されたデジタル値のそれと合致する。その要素は、ここではそれぞれＣｏｄｅ［０］．．．Ｃｏｄｅ［５］と符号が付けられる。ストア４８は、前述のようにスタンドアロン回路要素又は共通回路要素で実施され得る。いくつかの実施形態では、ストア４８は、ＭＡＣユニットによる乗算演算又はＸＯＲ演算で使用するために、発生器３６からのマルチビット値の時間反転値を保持する。
【００８９】
（演算（Operation））
相関論理３４の演算が図４Ａ〜４Ｅに示されており、以下で説明される。
【００９０】
図４Ａに示されるように、デシリアライザ３２ａは、可能なパルス反射を含む、論理１２によって受信される入力信号３８のそれぞれのサンプルの振幅をそれぞれ表す１及び０からなるロングワード、ここではニブルを含むデジタルストリーム４０を生成する。（ここでは、及び他の図面では、例示に関して「無関係（don't care）」であることを示すためにＸが示されており、実際には、これらも１又は０となる。）図４Ａではレジスタ４４が空として示されているが、実際には、それらは、先に取得されたサンプルで埋められる可能性が高い。図面に示されるように、ストア４８は、波形生成器３６から受信された（時間反転）パルスビットパターン値でプリロードされ得る。ＭＡＣユニット４６はまた、デフォルトでデフォルト値ＬＯＷを出力し得、それらのユニット４６のそれぞれに関連するレジスタ４４の要素と、ストア４８内のビットパターンとの間に相関がないことを示す。
【００９１】
図４Ｂは、論理３４の動作の次のクロック又は他の処理サイクルを示す。ここでは、デジタルストリーム４０中のロングワードのうちの最初に生成されたものが、シフトレジスタのうちの最初（レジスタＡ）にロードされる。ＭＡＣユニット４６は、上記のようにＬＯＷ値出力を引き続き放射する。それらのユニット４６のそれぞれに関連するレジスタ４４の要素と、ストア４８内のビットパターンとの間に相関が残っていないからである。
【００９２】
図４Ｃ〜４Ｅは、論理３４の動作の次のいくつかのクロック又は処理サイクルを示す。各サイクルでは、シフトレジスタ４４の内容があるレジスタから次のレジスタに、即ちレジスタＡからレジスタＢに、次いでレジスタＣにシフトされ、デジタルストリーム４０からの新しいロングワードが、第１のシフトレジスタＡ内にロードされる。内容がシフトされるとき、各ＭＡＣユニット４６は、そのユニット４６に関連するレジスタ４４の要素と、ストア４８内の（時間反転）ビットパターンとの間の相関を再計算する。
【００９３】
ＭＡＣユニット４６は、図４Ｄに関連するサイクルの間を除いて、ＬＯＷ値を引き続き出力する。そこでは、ＭＡＣ［３］がＨＩＧＨ値を出力するものとして示されており、ストア４８内のビットパターン「１１００１０」と、そのＭＡＣユニットに関連するレジスタ要素Ａ［３］、Ｂ［０］、Ｂ［１］、Ｂ［２］、Ｂ［３］、及びＣ［０］内に格納されたパターン「１１００１０」との間の相関を示す（その関連は上記で論じられ、図３Ａ及び３Ｂに示される）。
【００９４】
相関論理がその部分である測距システム１０の部分を形成する論理が、相関がその結果として生じるパルス反射を含む入力信号３８のその部分の受信時間を（例えば、上記で論じたように）決定し、それから、それらの反射を引き起こした物体の存在、距離、及び／又は速度を決定することによって、ＨＩＧＨ値に応答し得る。そのような決定を行うために必要とされる論理は、本明細書の教示に鑑みて当業者の理解の範囲内にある。
【００９５】
（例）
図５及び６は、直接無線周波数（図５）及びヘテロダインＢＰＳＫ変調（図６）ＲＡＤＡＲ応用例での本発明の実施形態を示す。図７は、ＬＩＤＡＲ応用例での本発明の実施形態を示す。図５〜７では、同様の機能の要素を示すのに図１と同様の名称が使用される。それらの要素の構成及び動作は、上記及び以下の教示に鑑みて当業者には明らかであろう。
【００９６】
図５〜７の実施形態の特徴は以下を含む。
【００９７】
１．２８ギガサンプル／秒（ＧＳＰＳ）で、１４ＧＨｚアナログ帯域幅と共に動作する１ビットデジタル−アナログ変換器としての、シリアライザ３２ｂ、即ちＳＥＲＤＥＳ３２の「送信側」の使用
２．２８ギガサンプル／秒（ＧＳＰＳ）で、１４ＧＨｚアナログ帯域幅と共に動作する１ビットアナログ−デジタル変換器としての、デシリアライザ３２ａ、即ちＳＥＲＤＥＳ３２の「受信側」の使用
３．２８ギガサンプル／秒（ＧＳＰＳ）で動作する信号処理を実装して、上記で論じた要素の中でもとりわけ、本明細書でＳＥＲＤＥＳ、相関器３４、及び波形生成器３６に属すると考えられる機能を実施するための、ＦＰＧＡ又はＡＳＩＣの高入出力スループット（数テラビット／秒）及び論理容量（１Ｍフリップフロップ超）の使用
【００９８】
Ａ．ＳＥＲＤＥＳ３２の送信側の詳細な動作
ＳＥＲＤＥＳの送信機（ＴＸ）部分３２ｂは、２８ＧＳＰＳで動作する１ビットＤＡＣとして働く。
【００９９】
それぞれの生成されたサンプルは、送信セクション１２を形成する１００オーム差動伝送線路内に送達される振幅１．１Ｖｐｐの立上り又は立下りパルスのどちらかである。立上り／立下り時間は〜１２ピコ秒（ｐｓ）であり、ＲＭＳ時間ジッタは〜８ｐｓである。
【０１００】
ＲＡＤＡＲ応用例では、システムは、望ましい自己相関特性（０以外の任意のラグで最小の自己相関振幅）を有する波形を生成する。そのような波形の１つの実際の例は、擬似無秩序雑音シーケンス（ＰＲＮ）である。具体的には、複数のＲＡＤＡＲが、近接して、同一の搬送周波数で動作しているとき（例えば、自動車ＲＡＤＡＲ）、システムは、各ＲＡＤＡＲに、他のすべてと直交するそれ自体のＰＲＮシーケンス（ビタビシーケンス）を割り当てる。シーケンスは、メモリ内に格納され、又は例えば波形生成器３６の部分を形成する、線形フィードバックシフトレジスタ（ＬＦＳＲ）と共に「オンザフライ」で生成され得る。
【０１０１】
別の実際の波形例はチャープのデジタル近似である。例として、図１及び５に示されるタイプの送信回路を通じてデジタルシーケンス１１１１００００１１１０００１１１００１１００１１０１０１０１０の送信の結果として得られる、図１に関連して上記で論じた波形５０を示す図８を参照されたい。
【０１０２】
Ｂ．ＳＥＲＤＥＳ３２の受信側３２ａの詳細な動作
トランシーバ（ＳＥＲＤＥＳ３２）の受信側３２ａは、２８ＧＳＰＳで動作する１ビットＡＤＣ（比較器）として働き、立上り／立下り時間は〜１２ｐｓであり、ＲＭＳ時間ジッタは〜８ｐｓである。受信機（ＲＸ）３２ａ入力は、１００オーム差動入力インピーダンスを有し得る。一実施形態では、１×１０ｅ−１２ビット誤り率を保証するために、入力信号の差動振幅は少なくとも２５０ｍＶである。一実施形態では、ＲＸ入力の前方のドライバ増幅器２８、３０が、所望のサンプリング済み信号を少なくとも２５０ｍＶまで引き上げる。
【０１０３】
ＳＥＲＤＥＳ３２ａは、２１８ＭＨｚのレートの１２８ビット幅の並列データストリーム４０を出力する。
【０１０４】
決定性待ち時間を保証するために、ＳＥＲＤＥＳのすべてのクロック追跡及び補正機能（クロック＆データ回復（ＣＤＲ））が使用不能にされている。
【０１０５】
Ｃ．相関器３４による受信デジタル信号処理
相関器３４は、２８ＧＳＰＳのレートで動作し、真の２８ＧＨｚアナログ解析帯域幅を特徴とする。比較のために、２０１１年のＭＩＴ  Ｌｉｎｃｏｌｎ  Ｌａｂｓの最新のＲＡＤＡＲは、わずか４ＧＳＰＳで動作する相関器の主要な性能指数を誇った。
【０１０６】
相関器３４の部分を形成し、かつ／又は相関器３４に結合されるＥＥＰＲＯＭ又は他のメモリ（図示せず）内に格納され得る相関器係数は、適用された更新によって再構成され得る。比較のために、従来技術の表面弾性波相関器は、同程度の２８ＧＨｚアナログ帯域幅で動作することができるが、その係数が「その幾何形状内にエッチング」される。
【０１０７】
Ｄ．動作
ＳＥＲＤＥＳ受信機３２ａは、２１８ＭＨｚのレートで１２８ビット幅ワードのストリームを出力する。各ビットは単一のサンプルに対応する。最下位ビット（ＬＳＢ）は、ＳＥＲＤＥＳ３２のＲＸサンプラ３２ａにたどり着く最初のサンプルであり、最上位ビット（ＭＳＢ）は最後のサンプルである。時間領域相関を実装するために、システムは、到来ＲＸシーケンスに対して送信されたシーケンスの時間反転バージョンとの積和演算（Multiply-and-Accumulate operation）を実施する。
【０１０８】
Ｅ．リアルタイム演算
図示される実施形態では、１２８個の可能なタイムシフトのうちの１つにそれぞれ割り当てられる、並列に動作する１２８個の積和ユニット４４が設けられる。積和ユニット４４演算はパイプライン式に実装される。
【０１０９】
・第１のパイプラインステージは、サンプルごとの乗算をビット単位ＸＯＲとして実行する。各サンプルの振幅はわずか１ビットであるので、これは適法である。
・後続のパイプラインステージは、すべての個々のＸＯＲの結果を累積する（折り重ねる）。
・タイミングを近づけるために、実施形態は、２１８ＭＨｚスループットを達成するのに十分なパイプラインステージを実装する。
【０１１０】
前述の実施形態についてのリソース利用は以下の通りである。
【０１１１】
・Ｘｉｌｉｎｘ  ＵｌｔｒａＳｃａｌｅ技術では２５６サンプル幅リアルタイム相関器が８７８２個の論理セルを消費した。これは、Ｘｉｌｉｎｘ  Ｖｉｒｔｅｘ  ＵｌｔｒａＳｃａｌｅ  ＶＵ０９５の０．７％の利用に相当する。
・これに基づいて、推定が、このデバイスでは最大１０＾４〜１０＾５サンプル幅リアルタイム相関器に適合している。
【０１１２】
Ｆ．非リアルタイム演算
より長い相関器３４を実装するために、実施形態はまず、サンプルをローカルメモリ内に格納する。
【０１１３】
４位相偏移キーイング（ＱＰＳＫ）全２８ＧＨｚアナログ帯域幅設計では、実施形態は、ＤＤＲ４などの少なくとも７ＧＢ／秒のメモリ帯域幅を使用する。１２８ＧＢ  ＤＤＲ４メモリモジュールは、後のオフラインの相関のために１×１０ｅ１２個のサンプルを格納することができることになる。
【０１１４】
（ビームフォーミング）
ビームフォーミング又はビーム操舵（本明細書では同義に用いられる用語）を利用して、物体の方位、並びに、例えば、存在、距離、速度、ドップラー、及び／又は他の特性を決定する測距システムが以下で説明され、図９〜１１に示される。システムは、これを、（ｉ）システムによって環境内に送信されるパルスの実際の（又は有効な）向きを変更すること、及び／又は（ｉｉ）それによって反射され、例えば、複数のアンテナによって受信されたパルスから物体方位を推論することによって実施する。本明細書では、「方位」とは、測距システム、又はより典型的には、例えば、そのようなシステムが配置される車両に向かい合う物体の角度若しくは方向を指す。図９〜１０は、並列トランシーバセクション及び共通相関器を利用する測距システム５１を示す。図１１は、ロットマンレンズ及び並列受信機セクションを備える別のシステムを示す。これらのシステムは、図９〜１１に示されるように構成されるが、（同様の参照番号の使用によって示されるように）図１〜４に関連して上記で論じたタイプの構成要素を利用し、それらの図面に従って修正され、以下で論じられるように、それと同様に動作する。
【０１１５】
（並列トランシーバセクション及び共通相関器）
図９〜１０を参照すると、測距システム５１は、並列トランシーバセクション５２ａ、５２ｂ、５２ｃを含み、そのうちの３つが図面に示され、以下で論じられる（しかし、他の実施形態がより多数又は少数のそのようなセクションを利用し得ることを理解されよう）。図示されるように、各セクション５２ａ〜５２ｃは、送信アンテナ２２を含む送信論理１２と、受信アンテナ２４を含む受信論理１４とを備える。セクション５２ａ〜５２ｃのそれぞれの送信論理１２は、システム５１がそれに基づくＲＡＤＡＲ又は他の波ベースの測距プロトコルのために、例えば、「送信論理」という見出しの下で、図１〜４に関連して上記で論じられたように選択され、構成され、動作する構成要素（必ずしも図９には示されていない）を備える。同様に、セクション５２ａ〜５２ｃのそれぞれの受信論理１４は、システム５１がそれに基づくＲＡＤＡＲ又は他の波ベースの測距プロトコルのために、例えば、「受信論理」という見出しの下で、図１〜４に関連して上記で論じられたように選択され、構成され、動作する構成要素（必ずしも図９には示されていない）を備える。
【０１１６】
各トランシーバセクション、例えば、５２ａの送信論理１２及び受信論理１４は、（ｉ）そのセクション、例えば、５２ａに共通であるが、（ｉｉ）他のセクション、例えば、５２ｂ、５２ｃによって使用されるものとは（少なくとも、それぞれのセクションの構成要素によってそのように区別可能に）異なる、パルスの送信及び受信のための搬送波及び／又は他のプロトコルを利用する。したがって、例として、トランシーバセクション５２ａは、周波数Ｆ1の搬送波を利用してパルスを送信及び受信し得、トランシーバセクション５２ｂは周波数Ｆ2を利用し得、トランシーバセクション５２ｃは周波数Ｆ3を利用し得る。或いは、別の例として、トランシーバセクション５２ａ、５２ｂ、５２ｃは、同一の周波数を利用するが、それぞれ異なる符号化パルスシーケンスＰ1、Ｐ2、及びＰ3を送信し得る。したがって、トランシーバセクション５２ａ〜５２ｃによって送信及び受信されるパルスは同一でよいが（しかし、異なるそれぞれの搬送波で符号化される）、それらのセクションは、大きな漏話又は他のチャネル干渉なしに、同時にそれぞれのパルスを送信及び／又は受信し得る。
【０１１７】
さらに、各トランシーバセクション５２ａ〜５２ｃは、以下の教示に従って適合される、図１〜４に示され、それに関連して、例えば、「シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）」という見出しの下で、上記で説明したＳＥＲＤＥＳの方式で動作するＳＥＲＤＥＳ３２を含む。システム５１の各ＳＥＲＤＥＳは、（ｉ）図１〜４に示され、それに関連して上記で説明した、対応する要素のそれと同様に、そのそれぞれのセクションの受信機論理１４に結合され、それと共に動作するデシリアライザ３２ａと、（ｉｉ）図１〜４に示され、それに関連して上記で説明した、対応する要素のそれとやはり同様に、それぞれのセクション５２ａ〜５２ｃの送信論理１２に結合され、それと共に動作するシリアライザ３２ｂとを有する。図９〜１０のシステム５１では、各ＳＥＲＤＥＳ３２のシリアライザ３２ｂの入力が、時間遅延論理５４ｂを介して波形生成器３６に結合される。さらに、システム５１では、各ＳＥＲＤＥＳ３２のデシリアライザ３２ａの出力で生成されたロングワード（例えば、ニブル）を搬送する回路経路が、遅延論理５４ａと、図示されるように相関器３４’に直列に結合された加算論理５８とを含む。
【０１１８】
（遅延論理）
本明細書の教示に従って適合される、当技術分野で周知のタイプのデジタル遅延線を備える遅延論理要素５４ａ、５４ｂが、それらがその上にある回路経路の幅に合致するようなサイズに作られる。要素５４ａ、５４ｂは、それらを通過するそれぞれのストリーム又は信号内の異なる遅延（又は休止）を実施するために、動的に、互いに独立に設定され得る。図示される実施形態では、制御論理６０が、本明細書の教示に従ってそれらの遅延間隔を設定するために、要素５４ａ、５４ｂに結合される。
【０１１９】
具体的には、各トランシーバセクション５２ａ〜５２ｃの遅延論理５４ａは、それぞれのデシリアライザ３２ａから受信したｎビットロングワードのそれぞれのデジタルストリーム４０ａ〜４０ｃを、加算論理５８にそのストリームを渡す前に、指定の時間間隔Δ1だけ遅延するためのデジタル遅延線を備える。各トランシーバセクション５２ａ〜５２ｃの遅延論理５４ｂは、波形生成器３６によって生成されたマルチビットデジタル値のそれぞれのシリアライザ３２ｂへの印加を時間間隔Δ2だけ遅延し、したがってそのそれぞれのトランシーバセクションがその値に基づいてパルスを環境内に送信することを時間間隔Δ2だけ遅延するデジタル遅延線を備える。
【０１２０】
本明細書の教示に従って動作する状態機械、マイクロプロセッサ、又は他の論理を備え得る制御論理６０は、それらの反射を引き起こした物体の存在、距離、及び／又は速度を決定する前述の論理、即ち以下で「測距論理」と呼ばれるものに結合され得る（実際には、その部分を形成し得る）。
【０１２１】
（送信パルスの操舵）
（それらの構成要素の中でも）それらのそれぞれのシリアライザ３２ｂ及びアンテナ２２を含む、それぞれのトランシーバセクション５２ａ〜５２ｃの送信論理１２は、図１〜４の実施形態の同名の要素に関連して上記で説明したのと同様に波形生成器３６と共に動作する。したがって、上記の「シリアライザ」という見出しの下での議論に適合して、各セクション５２ａ〜５２ｃのシリアライザ３２ｂは、その入力でマルチビット値をシリアライズ又は非グループ化し、それを、例えば、個々のビットのストリームとして、パルスとして環境又はその他に送信されるべきそれぞれのセクション５２ａ〜５２ｃの送信論理１２に印加する。上記と同様に、そのようなシリアライザ３２ｂは、実質的には、それに印加されたデジタル信号を、送信アンテナ２２によるパルスとしての増幅及びブロードキャストのためにそのストリームがアナログ信号であるかのように、それが送信論理１２に印加する個々のビットのストリームに変換する１ビットＤＡＣとして動作する。
【０１２２】
前述のように、トランシーバセクション５２ａ〜５２ｃのシリアライザ３２ｂのそれぞれの入力は、環境内に送信されたパルスのベースとなるであろうパターンを実装するマルチビットデジタル値を受信する。図９〜１０の実施形態では、同一のそのような値が、発生器３６によって、それらのそれぞれの遅延論理要素５４ｂを介して、シリアライザ３２ｂのすべてに印加される。
【０１２３】
異なる時間遅延値Δ2をそれらの要素５４ｂのうちの１つ又は複数に印加することによって、システム５１、より具体的には、例えば、制御論理６０は、それらのビットパターンが環境内に送信される有効な方向に「向け」得、その結果、それらは、システム５１（より典型的には、例えば、システムがその上に配設される車両）のレンジ内に配設された物体に、よりほぼ同時に到着する。さらに、Δ2の値を経時的に変更することによって、システム５１、より具体的には、例えば論理６０は、システム５１（より典型的には、例えば、システムがその上に配設される車両）の運動のレンジ及び／又は経路内の角度のレンジにわたって、ビットパターンが環境内に送信される有効な方向に「操舵」し得る。
【０１２４】
例えば、セクション５２ａの遅延論理要素５４ｂについてΔ2を０マイクロ秒に、セクション５２ｂの要素５４ｂについてΔ2を０．０５マイクロ秒に、セクション５２ｃの要素５４ｂについてΔ2を０．１０マイクロ秒に設定することによって、制御論理６０は、それらのトランシーバセクション５２ａ〜５２ｃのそれぞれのアンテナ２２によって送信されるパルスが、例えば、図９に示されるように、セクション５２ｃのアンテナ２２のより近くに配設され、セクション５２ｂの対応するアンテナからはより遠くに配設され、セクション５２ａのそのアンテナからはさらにより遠くに配設される物体６２に、よりほぼ同時に到着することを保証する。物体６２がシステム５１に対して移動している場合、これは、それらのパルスの反射からシステム５１によって識別可能な距離情報が、物体６２の位置のより正確な三角測量のために使用され得るという利点を有する。
【０１２５】
さらに、Δ2の値を経時的に変更することによって、例えば、上記の例を続けると、セクション５２ａの遅延論理要素５４ｂについてのΔ2を０マイクロ秒から０．１０マイクロ秒に、セクション５２ｃの要素５４ｂについてのΔ2を０．０５マイクロ秒から０マイクロ秒に、再び最大０．０５マイクロ秒に、セクション５２ｂの要素５４ｂについてのΔ2を０．１０マイクロ秒から０マイクロ秒に増分式に変更することによって、制御論理６０は、それぞれのアンテナによって送信されるパルスを操舵し得、その結果、それらは、図面に示されるように、システム５１の送信アンテナ２２のアレイの「正面」で、セクション５２ａのアンテナ２２により近くに配設され、セクション５２ｂの対応するアンテナからはより遠くに配設され、セクション５２ｃのそのアンテナからはさらにより遠くに配設される物体６４（図９）の位置に対して走査する。遅延論理要素５４ｂの値Δ2の設定及び変更、したがって送信されるパルスの操舵を実施するための制御要素６０の動作は、本明細書の教示に鑑みて当業者の知識の範囲内にある。
【０１２６】
（受信パルスの操舵）
（それらの構成要素の中でも）それらのそれぞれのデシリアライザ及びアンテナ２４を含む、それぞれのトランシーバセクション５２ａ〜５２ｃの受信論理１４は、図１〜４の実施形態の同名の要素に関連して上記で説明したのと同様に動作する。したがって、図１０を参照すると、上記の「デシリアライザ」という見出しの下での議論に適合して、各セクション５２ａ〜５２ｃのデシリアライザ３２ａは、実質的には、環境から受信されたパルスの可能な反射を表す（その入力で受信された）到来「アナログ」信号をサンプリングし、（その出力で生成された）ロングワード４０ａ〜４０ｃのそれぞれのストリームに変換する１ビットＡＤＣとして動作する。
【０１２７】
図１〜４に関連して上記で説明した実施形態とは異なり、システム５１のトランシーバセクション５２ａ〜５２ｃのデシリアライザ３２ａのそれぞれの出力は、相関器３４’に直接的には結合されない。むしろ、図１０に示されるように、回路経路４２は、それぞれの遅延論理要素５４ａ、及び加算要素５８を介して、対応するロングワードストリーム４０ａ〜４０ｃをその相関器に送る。
【０１２８】
それと共に、要素５４ａ及び５８は、ストリーム４０ａ〜４０ｃを互いに対して時間遅延又は時間オフセットし、それらの時間遅延されたストリームからのサンプルを合計するために使用される。（例えば、発生器３６からのビットパターンとは高く相関しないビットの連続を挿入することによって、各ストリーム４０ａ〜４０ｃ内のロングワード間、又はロングワード内に遅延が挿入され得ることを当業者は理解されよう。）合計され、時間遅延されたサンプルを（発生器３６からの）パルスビットパターンに対して相関器３４’で相関させることによって、システム５１は、セクション５２ａ〜５２ｃによって受信されたそのビットパターンの反射のサンプルを最良に位置合せさせる遅延Δ1の組合せを識別する。この目的で、制御論理６０は、遅延要素５４ａにΔ1の異なる値を印加し、それらの値を増分式又はその他の形で変更し、それによって、反射されたパルスに対するシステムの指向性感度を「操舵」する。
【０１２９】
前述の「最良の」組合せを構成するΔ1の値から、反射されたパルスの通過時間が決定され、各セクションのアンテナから反射を引き起こした物体までの距離が決定される。その位置はそれらの距離から三角測量される。その実装が当業者の理解の範囲内であるこれらの計算は、前述の測距論理によって実施され得る。
【０１３０】
これは、図１０に示される例によってより良く理解され得る。そこには、ここでは波面６６ａ、６６ｂ、６６ｃによって表される、システム５１のレンジ内の物体６２から（例えばほぼ同時に）反射するパルスが示されている。物体６２はトランシーバセクション５２ｃのアンテナ２４により近い（ここでは、距離ｄ３）ので、その反射されたパルスは、最初に、例えば、例として、時刻ｔ1に到着する。反射されたパルスは、物体から少し離れている（ここでは、距離ｄ２）セクション５２ｂのアンテナ２４に、わずかな時間オフセットの後に、例えば例として、ｔ1＋０．０５マイクロ秒に到着し、さらに離れている（ここでは、距離ｄ３）セクション５２ａのアンテナ２４に、さらにオフセットした後に、例えば、ｔ1＋０．１０マイクロ秒に到着する。
【０１３１】
図示される実施形態では、セクション５２ａ〜５２ｃを通る回路経路はほぼ同一であるので、それらのセクションのそれぞれのデシリアライザ３２ａは、図示されるように、対応する時間オフセット０、０．０５、及び０．１０マイクロ秒と共にストリーム４０ａ〜４０ｃを生成する。図１０を参照し、上記の例を続けると、しかしながら、遅延論理要素のそれぞれのΔ1を変更することによって、この例では、セクション５２ａの遅延論理要素５４ａのΔ1を０．０マイクロ秒に、セクション５２ｂの遅延論理要素５４ａのΔ1を０．０５マイクロ秒に、セクション５２ｃの遅延論理要素５４ａのΔ1を０．１マイクロ秒に設定することによって、パルスは位置合せされ得る。図面のストリーム４０ａ’〜４０ｃ’を参照されたい。
【０１３２】
（受信パルスの操舵をサポートする加算及び相関器）
共通加算要素５８は、トランシーバセクション５２ａ〜５２ｃの遅延要素５４ａから受信したストリームに関する算術和をサンプルごとに実施する。図１０に示される実施形態では、要素５８は、ストリーム４０ａ’〜４０ｃ’を入力として受け入れ、得られるストリーム４０”を出力として生成する。動作の際に、例えば、ストリーム４０ａ’がサンプル値「１００１００１」を含み、ストリーム４０ｂ’がサンプル値「１１００１００」を含み、ストリーム４０ｃ’がサンプル値「１０１００１０」を含む場合、加算要素５８は、対応するサンプルを合計して、値「３１１１１１１」を有する、得られるストリーム４０”を生成する。要素５８は、当業者の理解の範囲内のそのような目的に適した多入力加算器又は他のデジタル論理要素又は回路として実装され得る。加算要素５８は、得られるストリーム４０”を、回路経路４２’を介して相関器３８に送る。
【０１３３】
それらの出力４０ａ’〜４０ｃ’が干渉を強め合うように整列されるような、ストリーム４０ａ〜４０ｃに対して要素５４ａによって課される時間遅延がどこかは、要素５８によるそれらのストリームの合計が、以下の例に示されるように、どこで、各サンプルが単一の値（ストリーム４０ａ’〜４０ｃ’のケースでは０又は１、ストリーム４０”のケースでは０〜３）のように見えることを強調するようになるかである。
【０１３４】
例１−完全に位置合せされたストリーム
ストリーム４０ａ’：１００１００１
ストリーム４０ｂ’：１００１００１
ストリーム４０ｃ’：１００１００１
−−−−−−−
ストリーム４０”  ：３００３００３
【０１３５】
例２−部分的に位置合せされたストリーム
ストリーム４０ａ’：１００１００１
ストリーム４０ｂ’：１００１００１
ストリーム４０ｃ’：０１００１００
−−−−−−−
ストリーム４０”  ：２１０２１００
【０１３６】
例３−位置合せされていないストリーム
ストリーム４０ａ’：１００１００１
ストリーム４０ｂ’：０１００１００
ストリーム４０ｃ’：００１００１０
−−−−−−−
ストリーム４０”  ：１１１１１１１
【０１３７】
例１から明らかなように、ストリーム４０ａ’〜４０ｃ’が完全に位置合せされるとき、得られるストリーム４０”は、その位置合せを強調する「ピーク」（ここでは、値「３」で表される）及びトラフ（ここでは、値「０」で表される）を有する。そのような得られるストリーム４０”は、例えば、「１００１００１」の（発生器３６からの）パルスビットパターンと高い相関を有する。例２の部分的に位置合せされたストリーム（その得られるストリームは、そのビットパターンと中程度の相関を有するだけである）及び例３（その得られるストリームは、そのビットパターンとほとんど相関を示さない）ではそうではない。
【０１３８】
回路経路４２は、デシリアライザ３２ａによって生成されるロングワードのサイズに通常は合致する幅ｎ（例えば、４ビット、１２８ビットなど）を有するのに対して、回路経路４２’は、ストリーム４０”中のより大きい合計サンプル値のストリーム、例えば図９〜１０に示される実施形態について、回路経路４２によって搬送されるｎ個の１ビット値ではなく、（上記の例で最大３つの合計値を収容するのに適した）ｎ個の２ビット値のストリームを収容するようなサイズに作られる。もちろん、追加のトランシーバセクション５２ａ〜５２ｃを有する実施形態、及び／又はデシリアライザ３２ａによって生成される各サンプルがそれ自体マルチビット値である実施形態などについて、さらに広い回路経路４２’が必要とされ得る。
【０１３９】
図９〜１０の相関器３４’は、図１〜４の実施形態での要素３４に関連して、例えば、「相関器」、「サンプルレジスタ」、「積和ユニット」、及び「ビットパターンストア」という見出しの下で、上記で説明したのと同様に構築され、動作する。しかしながら、図９〜１０の相関器３４’は、波形生成器３６からのマルチビットデジタル値内に組み込まれるビットパターンを、（図１〜４に関連して上記で説明したように）単一のデシリアライザ３２ａによって生成されるロングワードのデジタルストリームに対してではなく、複数のデシリアライザ３２ａから遅延要素５４ａによって供給される時間オフセットストリームのサンプルごとの和を含む、加算要素５８によって出力される、得られるストリーム４０”に対して相関させる。さらに、図９〜１０の相関器３４’のサンプルレジスタ４４（図示せず）は、図１〜４に関連して上記で論じた実施形態のケースのようなｎ個の１ビット値ではなく、ストリーム４０”（例えば、上記の例の２ビット値のストリーム）中のより大きい合計サンプル値のストリームを収容するようなサイズに作られる。さらに、ストリーム４０”中の合計サンプル値はマルチビット値（例えば、上記で論じた例での２ビット）であるので、相関器３４’のＭＡＣユニット（図示せず）は、図１〜４に関連して論じたようなブールＸＯＲ演算ではなく、従来の乗算（及び累積）演算を使用する。
【０１４０】
図１〜４の相関器３４のＭＡＣユニットと場合と同じく、図９〜１０の相関器３４’のＭＡＣユニットは、（発生器３６からの）パルスビットパターンを、対応するレジスタ４４内に格納されたストリーム４０”中の、差分時間オフセットされた合計サンプル値に対して相関させる。十分に高程度の相関が見つかったとき、前述の測距論理は、例えば（パルスが環境内に送信された遅延Δ2と、得られるパルス反射サンプルがそれと位置合せされた遅延Δ1とを含む）格納された信号タイミング情報、及び／又はシステム５１内の回路経路長に基づいて、各トランシーバセクション５２ａ〜５２ｃによって生成及び受信された反射パルスの送信時間を決定する。測距論理は、各セクション５２ａ〜５２ｃのアンテナから、反射を引き起こした物体６２までの距離を決定する。やはり当業者の理解の範囲内である、その後者の計算は、（例えば、システム５１がその上に配設される車両上の）絶対的又は相対的アンテナ配置に基づき得る。次いで、本明細書の教示に鑑みてやはり当業者の理解の範囲内であるように、三角測量を使用して、測距論理は、表示、衝突検出、又はその他のために、物体６２の距離、速度、方位、ドップラー、及び／又は絶対位置若しくは相対位置を決定し得る。
【０１４１】
本発明の代替実施形態では、受信されたパルスの操舵が、前述と同様であるが、合計の前に相関を実施することによって達成される。これらの実施形態では、送信されるパルスがそれに基づくパターンに対して、デジタルサンプルを突き合わせるために、相関器が、デシリアライザの下流側（かつ遅延要素の上流側）の各トランシーバセクション内に設けられる。加算要素が、対応する相関器出力を合計するためにトランシーバセクションに結合され、それによって、最大の相関和となる遅延Δ1、即ちパルス反射サンプルストリームが最良に位置合せされるときの遅延Δ1を見つけることを容易にする。
【０１４２】
（並列受信機セクション及びロットマンレンズ）
図１１は、送信されたパルスを操るためのロットマンレンズを含み、それらのパルスの反射から物体方位の決定を容易にするための、それ自体の相関器をそれぞれ備える並列受信機セクションを含む測距システム５１’を示す。３つの受信機セクション６６ａ〜６６ｃが図面に示され、以下で論じられるが、他の実施形態がより多数又は少数のそのようなセクションを利用し得ることを理解されよう。
【０１４３】
（ロットマンレンズを使用する、送信されたパルスの操舵）
システム５１’は、パルスを環境内に送信するパルス発生回路（ここでは、ＳＥＲＤＥＳベースのシリアライザ３２ｂ、波形生成器３６、送信論理１２、スイッチ６８、ロットマンレンズ７０、及び送信アンテナ２２を備える）を含む。シリアライザ３２ｂ、波形生成器３６、送信論理１２、及び送信アンテナ２２は、ビームフォーミングについての以下の議論に従って適合されるように、図１〜４に示され、例えば「送信論理」、「波形生成器」、「シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）」、及び「シリアライザ」という見出しの下で、上記で論じた同名の要素と同様に選択され、構成され、動作する。
【０１４４】
図１１のシステム５１’では、スイッチ６８及びロットマンレンズ７０が、送信論理と、複数の送信アンテナ２２のアレイとの間に置かれる。当業者によって理解されるであろうが、印加された無線周波数信号を操るのに適した当技術分野で周知のブートレースレンズのタイプ（例えば、Ｒｕｄｇｅ，  Ｔｈｅ  Ｈａｎｄｂｏｏｋ  ｏｆ  Ａｎｔｅｎｎａ  Ｄｅｓｉｇｎ  −  Ｖｏｌｕｍｅ  １  （１９８２），  例えばｐ．３１０以降参照。）であるレンズ７０は、システム５１がそれに基づくＲＡＤＡＲ又は他の波ベースの測距プロトコルでの使用のためのサイズに作られ、或いは適合される。慣習により、レンズ７０は、複数のエレメントポート７０ｂからメインボディに結合された複数のビームポート７０ａを含む。アンテナ２２は、エレメントポート７０ｂに１対１で結合され、それらのポート７０ｂの互いに対する配置に合致するパターンで互いに対して配設される。図示される実施形態ではロットマンレンズが利用されるが、他の実施形態は、図示されるロットマンレンズの代わりに、他のタイプのブートレースレンズを利用し得る。
【０１４５】
システム５１’がそれに基づくＲＡＤＡＲ又は他の波ベースの測距プロトコルでＲＦ信号を選択的に送るための、当技術分野で周知のタイプでよいスイッチ６８は、（ｉ）シリアライザ３２ｂによって出力された、シリアライズされたストリームの増幅（より一般には、調整）に続いてそれによって生成されたＲＦ信号を受信するための、図示されるように送信論理１２に結合される入力（即ち、アンテナ２２の上流側）と、（ｉｉ）ビームポート７０ａのうちの対応する１つにそれぞれ結合される複数の選択可能な出力とを有する。出力選択は、図示されるようにスイッチ６８に結合される制御論理６０によって実現される。
【０１４６】
スイッチ６８は、論理６０’の制御下で、シリアライザ３２ａによって出力されたストリームから送信論理１２によって生成されたＲＦ信号をビームポート７０ａのうちの単一のものに送り、印加するために使用される。それに対応して、ロットマンレンズは、アンテナアレイから、アンテナが結合されるポート７０ｂによって決定される方向にそのＲＦ信号を放射させる。スイッチ出力選択を変更することによって、論理６０’は、アンテナのアレイによって送信されたパルスを、それらがアレイの「正面」で走査するように、例えば、「送信されたパルスの操舵」という見出しの下で上記で論じたのと類似の方式で操舵し得る。
【０１４７】
システム５１’のいくつかの実施形態では、アンテナアレイによって出力されたパルスビームのより細かい操舵が、送信論理１２によって生成されたＲＦ信号を２つのビームポート７０ａに同時に印加するために、論理６０の制御下で、スイッチ６８の使用によって達成される。これは、ＲＦ信号が印加される個々のビームポートのそれぞれに関連するそれの中間の方向へのアンテナアレイからのＲＦ信号の放射を実施する。他の実施形態では、それらのビームポートのどちらかに印加されるＲＦ信号の「位相」を変更することによって、例えば、そのＲＦ信号で表されるビットを部分クロックサイクルだけシフトするために、より細かい細分性が達成される。そのような位相変動は、Ｘｉｌｉｎｘから市販されているタイプの送信クロック位相補間回路、又は同様の回路を使用して、論理６０’の制御下で実装され得る。そのような回路（図示せず）は、スイッチ６８の各出力と、レンズ７０のそれぞれの対応するビームポート７０ａとの間に直列接続で配置され得る。
【０１４８】
本明細書の教示に従って動作する状態機械、マイクロプロセッサ、又は他の論理を備え得る制御論理６０’が、前述の測距論理に結合され得る（実際には、その部分を形成し得る）。スイッチ６８の制御を実施するための制御論理６０のプログラミング又は他の構成は、本明細書の教示に鑑みて当業者の理解の範囲内にある。
【０１４９】
（並列受信機セクションを使用する、受信されたパルスの操舵）
各受信機セクション６６ａ〜６６ｃは、図示されるように、パルス反射を受信及び処理する、受信アンテナ２４、ＳＥＲＤＥＳベースのデシリアライザ３２ａ、及び相関器３４を含む受信論理１４を備える。セクション６６ａ〜６６ｃのそれぞれの受信論理１４は、システム５１’がそれに基づくＲＡＤＡＲ又は他の波ベースの測距プロトコルのために、例えば「受信論理」という見出しの下で、図１〜４に関連して上記で論じられたように選択され、構成され、動作する構成要素（必ずしも図１１には示されていない）を備える。
【０１５０】
各セクション６６ａのデシリアライザ３２ａは、図１〜４に示され、それに関連して上記で説明した、対応する要素のそれと同様に、ＳＥＲＤＥＳで実装され、そのそれぞれのセクションの受信機論理１４に結合され、それと共に動作する。さらに、各セクション６６ａ〜６６ｃは、図１〜４の実施形態での要素３４に関連して、例えば「相関器」、「サンプルレジスタ」、「積和ユニット」、及び「ビットパターンストア」という見出しの下で、上記で説明したのと同様に構築され、動作する相関器３４を含む。
【０１５１】
波形生成器３６と共に、各受信機セクション６６ａ〜６６ｂの受信論理１４、デシリアライザ３２ａ、及び相関器３４は、図１〜４に示され、例えば「動作」という見出しの下で、上記で論じた同名の要素と同様に動作する。上記で論じた実施形態と同様に、各受信機セクション６６ａ〜６６ｃのデシリアライザ３２ａは、可能なパルス反射を含む論理１４によって受信される入力信号のそれぞれのサンプルの振幅を表す１及び０を含むロングワードを含むそれぞれのデジタルストリーム４０を生成する。
【０１５２】
各クロック又は他の処理サイクルと共に、それぞれのデジタルストリーム４０のロングワードが、それぞれの相関器のシフトレジスタ内にロードされる。それらの相関器のそれぞれのＭＡＣユニットは、例えば、「積和ユニット」という見出しの下で上記で説明したように、そのＭＡＣユニットが結合されるレジスタ内にバッファリングされたそれぞれのデジタルストリームのそれぞれの部分の値を、波形生成器３６からのマルチビットデジタル値内に組み込まれるビットパターンとビットごとに乗算し、それらの乗算の結果を合計する。
【０１５３】
上記の、図１１のシステム５１’に等しく適用可能である、その同じ見出しの下でさらに説明されるように、累積された和に基づいてセクション６６ａ〜６６ｃのそれぞれの相関器３４の各ＭＡＣによって生成される出力は、それぞれのデジタルストリームのそれぞれの部分、それによって、それぞれの受信論理１４によって受信されるパルスの可能な反射のそれぞれのサンプリングと、論理１２によって送信されるパルスのベースとなるビットパターンとの相関度を示す。それらの出力は、前述の測距論理に送られ、十分に高程度の相関が見つかると、測距論理は、それぞれの論理１４によって受信された入力信号のそれぞれの部分の受信時間を決定する。
【０１５４】
測距論理は、各セクション６６ａ〜６６ｃについて決定された受信時間を使用して、各セクション６６ａ〜６６ｃのアンテナから、反射を引き起こした物体６２までの距離を決定する。やはり当業者の理解の範囲内である、その後者の計算は、（例えば、システム５１がその上に配設される車両上の）絶対的又は相対的アンテナ配置に基づき得る。次いで、三角測量を使用して、測距論理は、表示、衝突検出、又はその他のために、物体６２の距離、速度、方位、ドップラー、及び／又は絶対位置若しくは相対位置を決定し得る。これも、本明細書の教示に鑑みて当業者の理解の範囲内にある。
【０１５５】
図面に共に示されているが、システム５１’のロットマンレンズベースの送信側を並列受信機セクション６６ａ〜６６ｃと共に使用する必要はなく、その代わりに、図１〜４又は図９〜１０又はその他の実施形態に関連して与えられた種類のパルス反射処理論理と共に使用され得ることを理解されよう。同様に、システム５１’の受信機セクションは、その代わりに、それらの同じ実施形態又はその他で与えられた種類のパルス送信論理と共に使用され得る。
【０１５６】
前述の目的を達成するシステム及び方法が上記で説明されたが、本明細書で説明される実施形態は本発明の例に過ぎないこと、及びここで図示され、説明されるものを修正する他の実施形態が本発明の範囲内に包含されることを理解されよう。上記に鑑みて、特許請求の範囲がある。
【図１】
2019521365.tif 000003
【図２】
2019521365.tif 000004
【図３Ａ】
2019521365.tif 000005
【図３Ｂ】
2019521365.tif 000006
【図４Ａ】
2019521365.tif 000007
【図４Ｂ】
2019521365.tif 000008
【図４Ｃ】
2019521365.tif 000009
【図４Ｄ】
2019521365.tif 000010
【図４Ｅ】
2019521365.tif 000011
【図５】
2019521365.tif 000012
【図６】
2019521365.tif 000013
【図７】
2019521365.tif 000014
【図８】
2019521365.tif 000015
【図９】
2019521365.tif 000016
【図１０】
2019521365.tif 000017
【図１１】
2019521365.tif 000018
【手続補正書】
【提出日】平成30年12月11日(2018.12.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
印加される信号と信号パターンを相関させる相関論理を有するタイプの信号相関器において、
アナログ信号が印加される入力を有するデシリアライザを含むシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）を備え、
前記デシリアライザは、前記アナログ信号の１ビットデジタルサンプルを含むデジタルストリームを生成して前記相関論理に印加する
信号相関器。
【請求項２】
パルスを環境内に送信するタイプの電磁測距システムにおいて、
Ａ．印加される信号に基づいてパルスを環境内に送信する送信論理と、
Ｂ．（ｉ）パターンが印加される入力と、（ｉｉ）前記送信論理に結合される出力であって、前記パターンのシリアライズされたものが前記印加される信号として生成される出力とを有するシリアライザを含むシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）と
を備え、
Ｃ．前記送信論理はブートレースレンズを含む、
電磁測距システム。
【請求項３】
前記ブートレースレンズは、ロットマンレンズである
請求項２に記載のシステム。
【請求項４】
前記ロットマンレンズは、スイッチによりシリアライザによって出力された前記パターンのシリアライズされたものを受信するように結合される入力を有する
請求項３に記載のシステム。
【請求項５】
スイッチの入力が、増幅及び調整のいずれかに続いて、シリアライザによって出力された前記パターンのシリアライズされたものを受信する
請求項３に記載のシステム。
【請求項６】
前記スイッチは、前記ロットマンレンズの対応するビームポートにそれぞれ結合された、複数の選択可能な出力を有する
請求項４に記載のシステム。
【請求項７】
前記ロットマンレンズは、それぞれが送信アンテナに結合される複数のエレメントポートを有する
請求項４に記載のシステム。
【請求項８】
前記スイッチは、前記ロットマンレンズの１つ又は複数のビームポートに印加するために、増幅及び調整のいずれかに続いて、シリアライザによって出力された前記パターンのシリアライズされたものから生成された無線周波数（ＲＦ）信号を選択的に送る
請求項７に記載のシステム。
【請求項９】
複数の送信アンテナを備えるアレイは、前記ＲＦ信号が印加されるロットマンレンズの１つ又は複数のビームポートによって決定される方向に前記ＲＦ信号を放射する
請求項８に記載のシステム。
【請求項１０】
前記スイッチは、前記ロットマンレンズの２つのビームポートに印加するために、増幅及び調整のいずれかに続いて、シリアライザによって出力された前記パターンのシリアライズされたものから生成された無線周波数（ＲＦ）信号を選択的に送る
請求項７に記載のシステム。
【請求項１１】
前記スイッチの各出力と、前記ロットマンレンズの各対応するビームポートとの間に置かれる回路を備え、前記回路は、それらの間に転送される前記信号の位相を変更する
請求項１０に記載のシステム。
【請求項１２】
パルスを環境内に送信するタイプの測距システムにおいて、
Ａ．印加される信号に基づいてパルスを環境内に送信する送信論理と、
Ｂ．前記パルスの可能な反射であるアナログ信号を環境から受信する受信論理をそれぞれ有する複数の受信セクションであって、各受信セクションが、
（ｉ）前記受信セクションの前記受信論理に結合され、前記受信論理によって受信された前記アナログ信号のデジタルサンプルのストリームを生成するデシリアライザを有するシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）と、
（ｉｉ）送信されたパルスのベースとなるパターンに対して前記ストリームを相関させる相関器と、を含む受信セクションと
を備える、測距システム。
【請求項１３】
前記複数の受信セクションの前記相関器に結合される測距論理を備える
請求項１２に記載の測距システム。
【請求項１４】
前記測距論理は、前記送信論理によって送信され、前記受信セクションによって受信されたパルスが反射される物体の距離、速度、方位、ドップラー、及び／又は絶対位置若しくは相対位置のいずれかを決定する
請求項１３に記載の測距システム。
【請求項１５】
各デシリアライザは、少なくとも３ギガサンプル／秒（ＧＳＰＳ）のレートで、前記印加されるアナログ信号をサンプリングする
請求項１２に記載の測距システム。
【請求項１６】
各デシリアライザは、少なくとも２８ギガサンプル／秒（ＧＳＰＳ）のレートで、前記印加されるアナログ信号をサンプリングする
請求項１２に記載の測距システム。
【請求項１７】
前記ＳＥＲＤＥＳがＡＳＩＣ及びＦＰＧＡのいずれかで実装される
請求項１２に記載の測距システム。
【請求項１８】
各相関器は、それぞれの受信セクションの前記デシリアライザから、デジタルストリームの各部分を受信するように、それぞれ結合された複数の積和（ＭＡＣ）ユニットを備え、
前記デジタルストリームの各部分は、前記受信セクションによって受信された前記アナログ信号の複数の連続する又はほぼ連続するサンプルを含み、
前記デジタルストリームの各部分は、他の部分にない少なくとも１つのサンプルを含む
請求項１２に記載の測距システム。
【請求項１９】
各ＭＡＣは、（ｉ）前記デジタルストリームの各部分を、信号パターンとビットごとに乗算し、（ｉｉ）前記各部分を構成する複数のビットにわたってそれらの乗算の結果を合計する
請求項１８に記載の測距システム。
【請求項２０】
前記送信論理は、
Ａ．（ｉ）パターンが印加される入力と、（ｉｉ）前記送信論理に結合され、前記パターンのシリアライズされたものが前記印加される信号として生成される出力とを有するシリアライザを含むＳＥＲＤＥＳと、
Ｂ．ブートレースレンズと、を備える
請求項１２に記載の測距システム。
【請求項２１】
ブートレースレンズはロットマンレンズである
請求項２０に記載の測距システム。
【請求項２２】
前記ロットマンレンズは、スイッチによりシリアライザによって出力された前記パターンのシリアライズされたものを受信するように結合される
請求項２１に記載の測距システム。
【請求項２３】
スイッチの入力が、増幅及び調整のいずれかに続いて、シリアライザによって出力された前記パターンのシリアライズされたものを受信する
請求項２１に記載の測距システム。
【請求項２４】
前記スイッチは、前記ロットマンレンズの対応するビームポートにそれぞれ結合された、複数の選択可能な出力を有する
請求項２２に記載の測距システム。
【請求項２５】
前記ロットマンレンズは、それぞれが送信アンテナに結合される複数のエレメントポートを有する
請求項２２に記載の測距システム。
【請求項２６】
前記スイッチは、前記ロットマンレンズの１つ又は複数のビームポートに印加するために、増幅及び調整のいずれかに続いて、シリアライザによって出力された前記パターンのシリアライズされたものから生成された無線周波数（ＲＦ）信号を選択的に送る
請求項２５に記載の測距システム。
【請求項２７】
複数の送信アンテナを備えるアレイは、前記ＲＦ信号が印加されるロットマンレンズの前記１つ又は複数のビームポートによって決定される方向に前記ＲＦ信号を放射する
請求項２６に記載の測距システム。
【請求項２８】
前記スイッチは、前記ロットマンレンズの２つのビームポートに印加するために、増幅及び調整のいずれかに続いて、シリアライザによって出力された前記パターンのシリアライズから生成された無線周波数（ＲＦ）信号を選択的に送る
請求項２５に記載の測距システム。
【請求項２９】
前記スイッチの各出力と、前記ロットマンレンズの各対応するビームポートとの間に置かれる回路を備え、前記回路は、それらの間に転送される前記信号の位相を変更する
請求項２８に記載の測距システム。
【請求項３０】
Ａ．環境内にパルスを送信する複数の送信アンテナと、
Ｂ．１つ又は複数のシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）であって、（ｉ）パターンが印加される入力と、（ｉｉ）１つ又は複数の送信アンテナに結合される出力であって、前記パターンのシリアライズされたものが生成される出力と、を有するシリアライザをそれぞれ有するＳＥＲＤＥＳと、
Ｃ．１つ又は複数のＳＥＲＤＥＳと、複数の送信アンテナとの間に結合され、前記複数の送信アンテナにより送信される前記パルスの指向性を操る送信論理と
を備える、測距システム。
【請求項３１】
Ａ．パルスの可能な反射を環境から受信する複数の受信アンテナと、
Ｂ．１つ又は複数のシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）であって、（ｉ）１つ又は複数の受信アンテナに結合される入力と、（ｉｉ）前記パルスの可能な反射を表すアナログ信号のデジタルサンプルのストリームが生成される出力と、を有するデシリアライザをそれぞれ含むＳＥＲＤＥＳと、
Ｃ．前記１つ又は複数のデシリアライザの前記出力に結合され、前記出力により生成される前記ストリームを、送信されたパルスのベースとなるパターンに対して相関させる１つ又は複数の相関器と
を備える、測距システム。
【請求項３２】
Ａ．複数のトランシーバセクションであって、
（ｉ）印加されたアナログ信号に基づいてパルスを送信する送信論理と、前記パルスの可能な反射であるアナログ信号を受信する受信論理と、
（ｉｉ）それぞれのトランシーバセクションの送信論理に結合されるシリアライザと、それぞれのトランシーバセクションの前記受信論理に結合されるデシリアライザ論理とを有するシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）であって、
（ｉｉｉ）それぞれのトランシーバセクションのシリアライザは、パターンが印加される入力と、前記パターンのシリアライズされたものがそれぞれのトランシーバセクションの前記送信論理に印加されるようにする出力とを有し、
（ｉｖ）前記デシリアライザが、前記パルスの可能な反射である前記アナログ信号が印加される入力を有し、前記デシリアライザが、それぞれのトランシーバセクションの前記受信論理によって受信された前記アナログ信号のデジタルサンプルを生成する、ＳＥＲＤＥＳと、
（ｖ）（ａ）それぞれのトランシーバセクションの前記送信論理による環境内へのパルスの送信と、（ｂ）それぞれのトランシーバセクションの前記受信論理によって受信されるアナログ信号のデジタルサンプルを遅延する遅延論理と、
をそれぞれ有するトランシーバセクションと、
Ｂ．前記トランシーバセクションに結合され、前記トランシーバセクションからのデジタルサンプルを合計する加算要素と、
Ｃ．前記加算要素に結合され、前記加算要素によって生成された和を、送信されるパルスのベースとなる前記パターンに対して相関させる相関器と
を備える、測距システム。
【請求項３３】
Ａ．印加されたアナログ信号に基づいてパルスをそれぞれ送信する複数の送信論理サブセクションと、
Ｂ．それぞれの送信論理サブセクションに結合されるシリアライザをそれぞれ有する複数のシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）と、を有し、
Ｃ．各シリアライザは、パターンが印加される入力と、前記パターンのシリアライズされたものが前記それぞれの送信論理サブセクションに印加されるようにする出力と、を含み、
Ｄ．前記それぞれの送信論理サブセクションによる環境内へのパルスの送信を遅延する遅延論理をさらに有する、
測距システム。
【請求項３４】
それぞれの送信論理サブセクションによるパルスの送信に対して、前記それぞれの送信論理サブセクションによって課される遅延間隔を変更する制御論理であって、前記遅延論理に結合される制御論理を有する
請求項３３に記載の測距システム。
【請求項３５】
前記制御論理は、ビットパターンが前記環境内に送信される有効な方向を操るために前記遅延間隔を変更する
請求項３４に記載の測距システム。
【請求項３６】
Ａ．物体からのパルスの可能な反射であるアナログ信号を環境からそれぞれ受信する複数の受信論理サブセクションと、
Ｂ．それぞれの受信論理サブセクションに結合されるデシリアライザをそれぞれ有する複数のシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）と、を有し、
Ｃ．各デシリアライザは、前記パルスの可能な反射である前記アナログ信号が印加される入力を有し、前記デシリアライザは、それぞれのトランシーバセクションの前記受信論理サブセクションによって受信される前記アナログ信号のデジタルサンプルを生成し、
Ｄ．前記デシリアライザからのデジタルサンプルを合計する加算要素であって、前記受信論理サブセクションに結合される加算要素と、
Ｅ．前記それぞれの受信論理サブセクションから前記加算要素へのデジタルサンプルの転送を遅延する遅延論理と、
をさらに有する、測距システム。
【請求項３７】
前記加算要素に結合され、前記加算要素によって生成された和を、送信されるパルスのベースとなるパターンに対して相関させる相関器を有する
請求項３６に記載の測距システム。
【請求項３８】
前記それぞれの受信論理サブセクションから前記加算要素へのデジタルサンプルの転送の遅延に課される遅延間隔を変更する制御論理であって、前記遅延論理に結合される制御論理を有する
請求項３６に記載の測距システム。
【請求項３９】
制御論理が、物体からのパルスの可能な反射であり、また、前記受信論理サブセクションによって前記環境から受信される前記アナログ信号、に対する指向性感度を操るために遅延間隔を変更する
請求項３７に記載の測距システム。
【請求項４０】
環境内にパルスを送信するタイプの電磁測距システムを操作する方法において、
Ａ．印加される信号に基づいて環境内にパルスを送信するステップと、
Ｂ．（ｉ）パターンが印加される入力と、（ｉｉ）送信論理に結合される出力とを有するシリアライザを含むシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）で、前記パターンのシリアライズされたものを、前記印加される信号として生成するステップと
を含み、
Ｃ．前記送信するステップは、ブートレースレンズを使用して前記パルスを送信するステップを含む、方法。
【請求項４１】
前記ブートレースレンズは、ロットマンレンズである
請求項４０に記載の方法。
【請求項４２】
前記ロットマンレンズは、スイッチによりシリアライザによって出力された前記パターンのシリアライズされたものを受信するように結合される
請求項４１に記載の方法。
【請求項４３】
増幅及び調整のいずれかに続いて、前記ロットマンレンズの１つ又は複数のビームポートに、シリアライザによって出力された前記パターンのシリアライズされたものから生成された無線周波数（ＲＦ）信号を選択的に送るステップを含む
請求項４１に記載の方法。
【請求項４４】
前記ＲＦ信号が印加されるロットマンレンズの前記１つ又は複数のビームポートによって決定される方向に前記ＲＦ信号を放射するステップを含む
請求項４３に記載の方法。
【請求項４５】
増幅及び調整のいずれかに続いて、前記ロットマンレンズの２つのビームポートに、シリアライザによって出力された前記パターンのシリアライズされたものから生成された無線周波数（ＲＦ）信号を選択的に送るステップを含む
請求項４１に記載の方法。
【請求項４６】
前記ロットマンレンズの少なくとも１つのビームポートに印加される少なくとも１つのＲＦ信号の位相を変更する
請求項４５に記載の方法。
【請求項４７】
測距システムを操作する方法において、
Ａ．印加される信号に基づいてパルスを環境内に送信するステップと、
Ｂ．複数の受信セクションのそれぞれで、前記パルスの可能な反射であるアナログ信号を環境から受信するステップと、
Ｃ．各受信セクションで、
（ｉ）受信セクションによって受信された前記アナログ信号のデジタルサンプルのストリームを生成するステップと、
（ｉｉ）送信されたパルスのベースとなるパターンに対して前記ストリームを相関させるステップと
を実施するステップと
を含む、方法。
【請求項４８】
送信論理によって送信され、前記受信セクションによって受信されたパルスから、反射される物体の距離、速度、方位、ドップラー、及び／又は絶対位置若しくは相対位置のいずれかを決定するステップを含む
請求項４７に記載の方法。
【請求項４９】
ステップ（Ａ）は、
Ａ．（ｉ）パターンが印加される入力と、（ｉｉ）前記パターンのシリアライズされたものが前記印加される信号として生成される出力と、を有するシリアライザを含むＳＥＲＤＥＳと、
Ｂ．ブートレースレンズと
を使用して、前記パルスを送信するステップを含む
請求項４７に記載の方法。
【請求項５０】
前記ブートレースレンズは、ロットマンレンズである
請求項４９に記載の方法。
【請求項５１】
増幅及び調整のいずれかに続いて、前記ロットマンレンズに、シリアライザによって出力された前記パターンのシリアライズされたものから生成された無線周波数（ＲＦ）信号を切替え可能に送るステップを含む
請求項５０に記載の方法。
【請求項５２】
前記ＲＦ信号が印加されるロットマンレンズの１つ又は複数のビームポートによって決定される方向に向けて、環境内に前記ＲＦ信号を放射するステップを含む
請求項５１に記載の方法。
【請求項５３】
増幅及び調整のいずれかに続いて、前記ロットマンレンズの２つのビームポートに、シリアライザによって出力された前記パターンのシリアライズされたものから生成された無線周波数（ＲＦ）信号を切替え可能に送るステップを含む
請求項５０に記載の方法。
【請求項５４】
前記ロットマンレンズの２つのビームポートのうちの少なくとも１つに送られる前記ＲＦ信号の位相を変更する
請求項４５に記載の方法。
【請求項５５】
Ａ．複数の送信アンテナのうちの１つ又は複数でパルスを環境内に送信するステップと、
Ｂ．１つ又は複数のシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）で、パターンのシリアライズされたものを生成するステップと、
Ｃ．前記１つ又は複数のＳＥＲＤＥＳと前記複数の送信アンテナとの間に結合される送信論理により、前記複数の送信アンテナにより送信される前記パルスの指向性に操るステップと
を含む、測距システムを操作する方法。
【請求項５６】
測距システムを操作する方法であって、
Ａ．複数の受信アンテナで環境からパルスの可能な反射を受信するステップと、
Ｂ．１つ又は複数のシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）のデシリアライザで、前記可能なパルス反射を表すアナログ信号のサンプルを生成するステップと、
Ｃ．生成されたストリームを、送信されたパルスのベースとなるパターンに対して相関させるステップと
を含む、方法。
【請求項５７】
Ａ．複数のトランシーバセクションのそれぞれで、
（ｉ）シリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）のシリアライザで、印加されたパターンのシリアライズされたものを生成するステップと、
（ｉｉ）前記印加されたパターンのシリアライズされたものに基づいて、パルスを環境内に送信するステップと、
（ｉｉｉ）前記パルスの可能な反射であるアナログ信号を受信するステップと、
（ｉｖ）前記ＳＥＲＤＥＳのデシリアライザで、受信したアナログ信号のデジタルサンプルを生成するステップと、
Ｂ．前記複数のトランシーバセクションから受信された前記デジタルサンプルを合計するステップと、
Ｃ．（ａ）１つ又は複数のトランシーバセクションによる環境内へのパルスの送信と、（ｂ）合計のためのデジタルサンプルの転送とのうちの少なくとも１つを遅延するステップと、
Ｄ．前記デジタルサンプルの１つ又は複数を遅延した後で、前記デジタルサンプルを、送信されるパルスのベースとなる前記パターンに対して相関させるステップと
を含む、測距システムを操作する方法。
【請求項５８】
測距システムを操作する方法において、
Ａ．複数のシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）のそれぞれのシリアライザで、パターンのシリアライズされたものを生成するステップと、
Ｂ．複数のＳＥＲＤＥＳからのシリアライズされたものを伴うパルスを環境内に送信するステップと、
Ｃ．少なくとも１つのＳＥＲＤＥＳからのシリアライズされたものによる少なくとも１つのパルスについての環境内への送信を差動的に遅延するステップと
を含む、方法。
【請求項５９】
前記パルスが環境内に送信される有効な方向を操るために、前記遅延についての遅延間隔を変更するステップを含む
請求項５８に記載の方法。
【請求項６０】
Ａ．異なるそれぞれのアンテナで、物体からのパルスの可能な反射であるアナログ信号を環境から受信するステップと、
Ｂ．複数のシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）のそれぞれのデシリアライザで、それぞれ異なる前記アナログ信号のデジタルサンプルを生成するステップと、
Ｃ．それぞれのＳＥＲＤＥＳからの前記デジタルサンプルを合計するステップと、
Ｄ．少なくとも１つのＳＥＲＤＥＳからのデジタルサンプルの転送を、他のＳＥＲＤＥＳからのデジタルサンプルと合計する前に遅延するステップと
を含む、測距システムを操作する方法。
【請求項６１】
合計したデジタルサンプルをパターンに対して相関させるステップを含む
請求項６０に記載の方法。
【請求項６２】
環境から受信される前記アナログ信号に対する指向性感度を操るために、加算要素へのデジタルサンプルの転送に課される遅延間隔を変更するステップを含む
請求項６１に記載の方法。
【請求項６３】
印加される信号と信号パターンを相関させる相関論理を有するタイプの信号相関器において、
アナログ信号が印加される入力を有するデシリアライザを有するシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）
を備え、
前記デシリアライザは、前記アナログ信号の１ビットデジタルサンプルを含むデジタルストリームを生成し、前記相関論理に印加する、信号相関器。
【請求項６４】
前記デシリアライザは、１ビットアナログ−デジタル変換器として動作する
請求項６３に記載の信号相関器。
【請求項６５】
各１ビットデジタルサンプルは、異なるそれぞれの時間での前記アナログ信号の振幅を表す、請求項６３に記載の信号相関器。
【請求項６６】
前記印加されるアナログ信号が、少なくとも１０ｍＶｐｐの差動振幅を達成するように調整される、請求項６３に記載の信号相関器。
【請求項６７】
前記印加されるアナログ信号が、少なくとも２５０ｍＶｐｐの差動振幅を達成するように調整される、請求項６３に記載の信号相関器。
【請求項６８】
前記デシリアライザは、少なくとも３ギガサンプル／秒（ＧＳＰＳ）のレートで、前記印加されるアナログ信号をサンプリングする、請求項６３に記載の信号相関器。
【請求項６９】
前記デシリアライザは、少なくとも２８ギガサンプル／秒（ＧＳＰＳ）のレートで、前記印加されるアナログ信号をサンプリングする、請求項６３に記載の信号相関器。
【請求項７０】
前記デシリアライザに固有のクロック追跡及び補正機能のうちの少なくとも１つが使用不能にされる、請求項６３に記載の信号相関器。
【請求項７１】
前記ＳＥＲＤＥＳが、ＡＳＩＣ及びＦＰＧＡのいずれかで実装される、請求項６３に記載の信号相関器。
【請求項７２】
前記信号パターンがメモリ内に格納される、請求項６３に記載の信号相関器。
【請求項７３】
前記相関論理は、前記デシリアライザから前記デジタルストリームのそれぞれの部分を受信するようにそれぞれ結合される複数の積和（ＭＡＣ）ユニットを備え、
前記デジタルストリームの各部分は、前記アナログ信号の複数の連続する、又はほぼ連続するサンプルを含み、
前記デジタルストリームの各部分は、他の部分にない少なくとも１つのサンプルを含む、請求項６３に記載の信号相関器。
【請求項７４】
前記デジタルストリームの連続するそれぞれの部分は、重複するが、１つ又は複数の連続するサンプルだけ互いに偏位する、請求項７３に記載の信号相関器。
【請求項７５】
各ＭＡＣは、（ｉ）前記デジタルストリームのそのそれぞれの部分を、前記信号パターンとビットごとに乗算し、（ｉｉ）前記それぞれの部分を構成する複数のビットにわたってそれらの乗算の結果を合計する、請求項７４に記載の信号相関器。
【請求項７６】
各ＭＡＣは、（ｉ）前記デジタルストリームのそのそれぞれの部分と前記信号パターンとの間のブール排他的論理和（ＸＯＲ）演算をビットごとに実施し、（ｉｉ）それらのＸＯＲ演算の結果を累積する、請求項７４に記載の信号相関器。
【請求項７７】
印加されるアナログ信号に基づいてパルスを送信する送信論理を有するタイプの電磁レンジングシステムにおいて、
前記送信論理に結合されるシリアライザを有するシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）
を備え、
前記シリアライザは、パターンが印加される入力と、前記パターンのシリアル化がそれから前記送信論理に印加される出力とを有する
電磁レンジングシステム。
【請求項７８】
前記シリアライザは１ビットデジタル−アナログ変換器として動作する、請求項７７に記載のレンジングシステム。
【請求項７９】
前記シリアライザは、前記シリアライザの前記出力で、それぞれのビットの値に応じて、前記パターンを立上り及び立下りパルスとして表されるビットのストリームに変換する、請求項７８に記載のレンジングシステム。
【請求項８０】
前記パルスが、前記シリアライザの前記出力で、１．１Ｖｐｐの振幅で送達される、請求項７７に記載のレンジングシステム。
【請求項８１】
前記パターンが、前記送信論理によって送信される前記パルスが所望の自己相関特性を有するように選択される、請求項７７に記載のレンジングシステム。
【請求項８２】
前記パターンが、前記送信論理によって送信される前記パルスが０以外の任意のラグで最小の自己相関振幅を有するように選択される、請求項８１に記載のレンジングシステム。
【請求項８３】
前記パターンは擬似無秩序雑音シーケンス（ＰＲＮ）である、請求項８２に記載のレンジングシステム。
【請求項８４】
前記ＳＥＲＤＥＳ及び相関器のうちの少なくとも１つが、ＡＳＩＣ及びＦＰＧＡのいずれかで実装される、請求項７７に記載のレンジングシステム。
【請求項８５】
相関器が再設定可能である、請求項８４に記載のレンジングシステム。
【請求項８６】
前記パターンが、フィールドリプログラマブルメモリ内に格納され、かつ／又はオンザフライで生成されることのいずれかである、請求項８５に記載のレンジングシステム。
【請求項８７】
印加されるアナログ信号に基づいてパルスを送信する送信論理と、前記パルスの可能な反射であるアナログ信号を受信する受信論理と、送信されたパルスのベースとなるパターンと受信した信号を相関させる相関器とを有するタイプの電磁レンジングシステムにおいて、
前記送信論理に結合されるシリアライザと、前記受信論理に結合されるデシリアライザ論理とを有するシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）
を備え、
前記シリアライザは、前記パターンが印加される入力と、前記パターンのシリアル化がそれから前記送信論理に印加される出力とを有し、
前記デシリアライザは、前記パルスの可能な反射である前記アナログ信号が印加される入力を有し、前記デシリアライザは、前記アナログ信号のデジタルサンプルを生成し、前記相関器に印加する
電磁レンジングシステム。
【請求項８８】
前記シリアライザは１ビットデジタル−アナログ変換器として動作する、請求項８７に記載のレンジングシステム。
【請求項８９】
前記シリアライザは、前記シリアライザの前記出力で、それぞれのビットの値に応じて、前記パターンを立上り及び立下りパルスとして表されるビットのストリームに変換する、請求項８８に記載のレンジングシステム。
【請求項９０】
前記パルスが、前記シリアライザの前記出力で、１．１Ｖｐｐの振幅で送達される、請求項８７に記載のレンジングシステム。
【請求項９１】
前記パターンが、前記送信論理によって送信される前記パルスが所望の自己相関特性を有するように選択される、請求項８７に記載のレンジングシステム。
【請求項９２】
前記パターンが、前記送信論理によって送信される前記パルスが０以外の任意のラグで最小の自己相関振幅を有するように選択される、請求項９１に記載のレンジングシステム。
【請求項９３】
前記パターンは擬似無秩序雑音シーケンス（ＰＲＮ）である、請求項９２に記載のレンジングシステム。
【請求項９４】
前記ＳＥＲＤＥＳ及び前記相関器のうちの少なくとも１つが、ＡＳＩＣ及びＦＰＧＡのいずれかで実装される、請求項８７に記載のレンジングシステム。
【請求項９５】
相関器が再設定可能である、請求項９４に記載のレンジングシステム。
【請求項９６】
前記パターンが、フィールドリプログラマブルメモリ内に格納され、かつ／又はオンザフライで生成されることのいずれかである、請求項９５に記載のレンジングシステム。
【請求項９７】
前記デシリアライザは、１ビットアナログ−デジタル変換器として動作する、請求項８７に記載のレンジングシステム。
【請求項９８】
各１ビットデジタルサンプルは、異なるそれぞれの時間での前記アナログ信号の振幅を表す請求項８７に記載のレンジングシステム。
【請求項９９】
前記印加されるアナログ信号が、少なくとも１０ｍＶｐｐの差動振幅を達成するように調整される、請求項８７に記載のレンジングシステム。
【請求項１００】
前記印加されるアナログ信号が、少なくとも２５０ｍＶｐｐの差動振幅を達成するように調整される、請求項８７に記載のレンジングシステム。
【請求項１０１】
前記デシリアライザは、少なくとも３ギガサンプル／秒（ＧＳＰＳ）のレートで、前記印加されるアナログ信号をサンプリングする、請求項８７に記載のレンジングシステム。
【請求項１０２】
前記デシリアライザは、少なくとも２８ギガサンプル／秒（ＧＳＰＳ）のレートで、前記印加されるアナログ信号をサンプリングする、請求項８７に記載のレンジングシステム。
【請求項１０３】
前記デシリアライザに固有のクロック追跡及び補正機能のうちの少なくとも１つが使用不能にされる、請求項８７に記載のレンジングシステム。
【請求項１０４】
前記ＳＥＲＤＥＳが、ＡＳＩＣ及びＦＰＧＡのいずれかで実装される、請求項８７に記載のレンジングシステム。
【請求項１０５】
信号パターンが、フィールドリプログラマブルメモリ内に格納され、かつ／又はオンザフライで生成されることのいずれかである、請求項８７に記載のレンジングシステム。
【請求項１０６】
相関論理が、前記デシリアライザからデジタルストリームのそれぞれの部分を受信するようにそれぞれ結合される複数の積和（ＭＡＣ）ユニットを備え、
前記デジタルストリームの各部分は、前記アナログ信号の複数の連続する、又はほぼ連続するサンプルを含み、
前記デジタルストリームの各部分は、他の部分にない少なくとも１つのサンプルを含む、請求項８７に記載のレンジングシステム。
【請求項１０７】
前記デジタルストリームの連続するそれぞれの部分は、重複するが、１つ又は複数の連続するサンプルだけ互いに偏位する、請求項１０６に記載のレンジングシステム。
【請求項１０８】
各ＭＡＣは、（ｉ）前記デジタルストリームのそのそれぞれの部分を、信号パターンとビットごとに乗算し、（ｉｉ）前記それぞれの部分を構成する複数のビットにわたってそれらの乗算の結果を合計する、請求項１０７に記載のレンジングシステム。
【請求項１０９】
各ＭＡＣは、（ｉ）前記デジタルストリームのそのそれぞれの部分と信号パターンとの間のブール排他的論理和（ＸＯＲ）演算をビットごとに実施し、（ｉｉ）それらのＸＯＲ演算の結果を累積する、請求項１０７に記載のレンジングシステム。
【請求項１１０】
印加される信号と信号パターンを相関させる相関論理を有するタイプの信号相関器を操作する方法において、
アナログ信号が印加されるＳＥＲＤＥＳ（シリアライザ／デシリアライザ）のデシリアライザで、前記アナログ信号の１ビットデジタルサンプルを含むデジタルストリームを生成するステップと、
前記デジタルストリームを前記相関論理に印加するステップと
を含む、方法。
【請求項１１１】
前記デシリアライザを１ビットアナログ−デジタル変換器として操作するステップを含む、請求項１１０に記載の方法。
【請求項１１２】
各１ビットデジタルサンプルは、異なるそれぞれの時間での前記アナログ信号の振幅を表す、請求項１１０に記載の方法。
【請求項１１３】
少なくとも１０ｍＶｐｐの差動振幅を達成するように前記印加されるアナログ信号を調整するステップを含む、請求項１１０に記載の方法。
【請求項１１４】
少なくとも２５０ｍＶｐｐの差動振幅を達成するように前記印加されるアナログ信号を調整するステップを含む、請求項１１０に記載の方法。
【請求項１１５】
前記デシリアライザを使用して、少なくとも３ギガサンプル／秒（ＧＳＰＳ）のレートで、前記印加されるアナログ信号をサンプリングするステップを含む、請求項１１０に記載の方法。
【請求項１１６】
前記デシリアライザを使用して、少なくとも２８ギガサンプル／秒（ＧＳＰＳ）のレートで、前記印加されるアナログ信号をサンプリングするステップを含む、請求項１１０に記載の方法。
【請求項１１７】
前記デシリアライザに固有のクロック追跡及び補正機能のうちの少なくとも１つを使用不能するステップを含む、請求項１１０に記載の方法。
【請求項１１８】
前記ＳＥＲＤＥＳが、ＡＳＩＣ及びＦＰＧＡのいずれかで実装される、請求項１１０に記載の方法。
【請求項１１９】
フィールドリプログラマブルメモリ内に前記信号パターンを格納するステップのいずれかを含む、請求項１１０に記載の方法。
【請求項１２０】
前記デシリアライザから前記デジタルストリームのそれぞれの部分を受信するようにそれぞれ結合される複数の積和（ＭＡＣ）ユニットを備える相関論理を設けるステップを含み、
前記デジタルストリームの各部分は、前記アナログ信号の複数の連続する、又はほぼ連続するサンプルを含み、
前記デジタルストリームの各部分は、他の部分にない少なくとも１つのサンプルを含む、請求項１１０に記載の方法。
【請求項１２１】
デジタルストリームの連続するそれぞれの部分は、重複するが、１つ又は複数の連続するサンプルだけ互いに偏位する、請求項１１０に記載の方法。
【請求項１２２】
各ＭＡＣは、（ｉ）前記デジタルストリームのそのそれぞれの部分を、前記信号パターンとビットごとに乗算し、（ｉｉ）前記それぞれの部分を構成する複数のビットにわたってそれらの乗算の結果を合計する、請求項１２１に記載の方法。
【請求項１２３】
各ＭＡＣで、（ｉ）前記デジタルストリームのそのそれぞれの部分と前記信号パターンとの間のブール排他的論理和（ＸＯＲ）演算をビットごとに実施するステップと、（ｉｉ）それらのＸＯＲ演算の結果を累積するステップとを含む、請求項１２１に記載の方法。
【請求項１２４】
印加されたアナログ信号に基づいてパルスを送信する送信論理を有するタイプの電磁レンジングシステムを操作する方法において、
ＳＥＲＤＥＳ（シリアライザ／デシリアライザ）のシリアライザにパターンを印加するステップと、
前記シリアライザの出力を前記送信論理に印加するステップと
を含む、方法。
【請求項１２５】
前記シリアライザを１ビットデジタル−アナログ変換器として操作するステップを含む、請求項１２４に記載の方法。
【請求項１２６】
前記シリアライザを使用して、前記シリアライザの前記出力で、それぞれのビットの値に応じて、前記パターンを立上り及び立下りパルスとして表されるビットのストリームに変換するステップを含む、請求項１２５に記載の方法。
【請求項１２７】
前記シリアライザの前記出力で、１．１Ｖｐｐの振幅で前記パルスを送達するステップを含む、請求項１２４に記載の方法。
【請求項１２８】
前記送信論理によって送信される前記パルスが所望の自己相関特性を有するように前記パターンを選択するステップを含む、請求項１２４に記載の方法。
【請求項１２９】
前記送信論理によって送信される前記パルスが０以外の任意のラグで最小の自己相関振幅を有するように前記パターンを選択するステップを含む、請求項１２８に記載の方法。
【請求項１３０】
擬似無秩序雑音シーケンス（ＰＲＮ）に基づいて前記パターンを選択するステップを含む、請求項１２９に記載の方法。
【請求項１３１】
前記ＳＥＲＤＥＳ及び相関器のうちの少なくとも１つが、ＡＳＩＣ及びＦＰＧＡのいずれかで実装される、請求項１２４に記載の方法。
【請求項１３２】
フィールド内で相関器を再設定するステップを含む、、請求項１２４に記載の方法。
【請求項１３３】
フィールドリプログラマブルメモリ内にパターンを格納するステップ、かつ／又はオンザフライで前記パターンを生成するステップのいずれかを含む、請求項１３２に記載の方法。
【請求項１３４】
印加されるアナログ信号に基づいてパルスを送信する送信論理と、前記パルスの可能な反射であるアナログ信号を受信する受信論理と、送信されたパルスのベースとなるパターンと受信した信号を相関させる相関器とを有するタイプのレンジングシステムを操作する方法において、
前記送信論理に結合されるシリアライザと、前記受信論理に結合されるデシリアライザ論理とを有するシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）を設けるステップと、
前記シリアライザの入力に前記パターンを印加し、前記送信論理に前記シリアライザの出力を印加するステップと、
前記パルスの可能な反射であるアナログ信号を前記デシリアライザの入力に印加し、前記デシリアライザの出力を前記アナログ信号のデジタルサンプルとして前記相関器に印加するステップと
を含む、方法。
【請求項１３５】
前記シリアライザを１ビットデジタル−アナログ変換器として操作するステップを含む、請求項１３４に記載の方法。
【請求項１３６】
前記シリアライザを使用して、前記シリアライザの前記出力で、それぞれのビットの値に応じて、前記パターンを立上り及び立下りパルスとして表されるビットのストリームに変換するステップを含む、請求項１３５に記載の方法。
【請求項１３７】
前記シリアライザの前記出力で、１．１Ｖｐｐの振幅で前記パルスを送達するステップを含む、請求項１３４に記載の方法。
【請求項１３８】
前記送信論理によって送信される前記パルスが所望の自己相関特性を有するように前記パターンを選択するステップを含む、請求項１３４に記載の方法。
【請求項１３９】
前記送信論理によって送信される前記パルスが０以外の任意のラグで最小の自己相関振幅を有するように前記パターンを選択するステップを含む、請求項１３８に記載の方法。
【請求項１４０】
擬似無秩序雑音シーケンス（ＰＲＮ）に基づいて前記パターンを選択するステップを含む、請求項１３９に記載の方法。
【請求項１４１】
前記ＳＥＲＤＥＳ及び前記相関器のうちの少なくとも１つが、ＡＳＩＣ及びＦＰＧＡのいずれかで実装される、請求項１３４に記載の方法。
【請求項１４２】
フィールド内で前記相関器を再設定するステップを含む、請求項１４１に記載の方法。
【請求項１４３】
フィールドリプログラマブルメモリ内に前記パターンを格納するステップ、及び／又はオンザフライで前記パターンを生成するステップのいずれかを含む、請求項１４２に記載の方法。
【請求項１４４】
前記デシリアライザを１ビットアナログ−デジタル変換器として操作するステップを含む、請求項１３４に記載の方法。
【請求項１４５】
各１ビットデジタルサンプルは、異なるそれぞれの時間での前記アナログ信号の振幅を表す請求項１３４に記載の方法。
【請求項１４６】
少なくとも１０ｍＶｐｐの差動振幅を達成するように前記印加されるアナログ信号を調整するステップを含む、請求項１３４に記載の方法。
【請求項１４７】
少なくとも２５０ｍＶｐｐの差動振幅を達成するように前記印加されるアナログ信号を調整するステップを含む、請求項１３４に記載の方法。
【請求項１４８】
前記デシリアライザを使用して、少なくとも３ギガサンプル／秒（ＧＳＰＳ）のレートで、前記印加されるアナログ信号をサンプリングするステップを含む、請求項１３４に記載の方法。
【請求項１４９】
前記デシリアライザを使用して、少なくとも２８ギガサンプル／秒（ＧＳＰＳ）のレートで、前記印加されるアナログ信号をサンプリングするステップを含む、請求項１３４に記載の方法。
【請求項１５０】
前記デシリアライザに固有のクロック追跡及び補正機能のうちの少なくとも１つを使用不能にするステップを含む、請求項１３４に記載の方法。
【請求項１５１】
前記ＳＥＲＤＥＳが、ＡＳＩＣ及びＦＰＧＡのいずれかで実装される、請求項１３４に記載の方法。
【請求項１５２】
フィールドリプログラマブルメモリ内に信号パターンを格納するステップ、及び／又はオンザフライで前記信号パターンを生成するステップのいずれかを含む、請求項１３４に記載の方法。
【請求項１５３】
前記デシリアライザからデジタルストリームのそれぞれの部分を受信するようにそれぞれ結合される複数の積和（ＭＡＣ）ユニットを相関論理として設けるステップを含み、
前記デジタルストリームの各部分は、前記アナログ信号の複数の連続する、又はほぼ連続するサンプルを含み、
前記デジタルストリームの各部分は、他の部分にない少なくとも１つのサンプルを含む、請求項１３４に記載の方法。
【請求項１５４】
前記デジタルストリームの連続するそれぞれの部分は、重複するが、１つ又は複数の連続するサンプルだけ互いに偏位する、請求項１５３に記載の方法。
【請求項１５５】
各ＭＡＣは、（ｉ）前記デジタルストリームのそのそれぞれの部分を、信号パターンとビットごとに乗算し、（ｉｉ）前記それぞれの部分を構成する複数のビットにわたってそれらの乗算の結果を合計する、請求項１５４に記載の方法。
【請求項１５６】
各ＭＡＣは、（ｉ）前記デジタルストリームのそのそれぞれの部分と信号パターンとの間のブール排他的論理和（ＸＯＲ）演算をビットごとに実施し、（ｉｉ）それらのＸＯＲ演算の結果を累積する、請求項１５４に記載の方法。
【国際調査報告】
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