(57)【要約】  フェイルキャプチャモジュールＦＭＯＤは、ｍ個（ｍは２以上の整数）のチャンネルを含むセグメントごとに設けられ、対応するセグメントに属するチャンネルのフェイルデータを受けてキャプチャする。サブセグメントフェイル検出部１０１〜１０ｎは、セグメントを分割したｎ個（ｎは２以上の整数）のサブセグメントごとに設けられ、それぞれが、対応するサブセグメントに属するチャンネルの少なくともひとつにおいてフェイルが発生すると、サブセグメントフェイルデータＳ１０１〜Ｓ１０ｎをアサートする。キャプチャ制御部３０は、少なくともひとつのサブセグメントフェイルデータがアサートされると、フェイルメモリＤＦＭにｍチャンネルのフェイルデータをキャプチャさせる。
2012004832.tif 000002
【特許請求の範囲】
【請求項１】
ｍ個（ｍは２以上の整数）のチャンネルを含むセグメントごとに設けられ、対応するセグメントに属するチャンネルのフェイルデータを受けてキャプチャするフェイルキャプチャモジュールであって、
前記セグメントを分割したｎ個（ｎは２以上の整数）のサブセグメントごとに設けられ、それぞれが、対応するサブセグメントに属するチャンネルの少なくともひとつにおいてフェイルが発生すると、サブセグメントフェイルデータをアサートするｎ個のサブセグメントフェイル検出部と、
少なくともひとつのサブセグメントフェイルデータがアサートされると、フェイルメモリにｍチャンネルのフェイルデータをキャプチャさせるキャプチャ制御部と、
を備えることを特徴とするフェイルキャプチャモジュール。
【請求項２】
前記キャプチャ制御部は、あるサブセグメントフェイルデータがアサートされた回数が所定のしきい値に達すると、それ以降、そのサブセグメントフェイルデータのアサートを契機とするキャプチャを停止することを特徴とする請求項１に記載のフェイルキャプチャモジュール。
【請求項３】
前記キャプチャ制御部は、サブセグメントごとに設けられたｎ個のマスク部を備え、
各マスク部は、
対応するサブセグメントフェイルデータがアサートされた回数をカウントするカウンタと、
対応するカウンタのカウント値が所定のしきい値に達すると、対応するサブセグメントフェイルデータをマスクするマスク用ゲートと、
を含むことを特徴とする請求項２に記載のフェイルキャプチャモジュール。
【請求項４】
前記キャプチャ制御部は、前記ｍチャンネルのフェイルデータに加え、ｎ個のサブセグメントフェイルデータをキャプチャすることを特徴とする請求項１から３のいずれかに記載のフェイルキャプチャモジュール。
【請求項５】
ｎ個のサブセグメントごとに設けられ、それぞれが所定のシーケンス内に対応するサブセグメントにおいてフェイルが発生したか否かを示すリザルトフェイルデータを生成するｎ個のリザルトフェイルデータ生成部と、
前記ｎ個のリザルトフェイルデータを保持するリザルトメモリと、
をさらに備えることを特徴とする請求項１から４のいずれかに記載のフェイルキャプチャモジュール。
【請求項６】
請求項１から５のいずれかに記載のフェイルキャプチャモジュールを備えることを特徴とする試験装置。
【請求項７】
ｍ個（ｍは２以上の整数）のチャンネルごとのフェイルデータのキャプチャ方法であって、
ｍ個のチャンネルをｎ個（ｎは自然数）のサブセグメントに分割し、サブセグメントごとに発生したフェイルの数をカウントするステップと、
少なくともひとつのサブセグメントにおいてフェイルが発生すると、ｍチャンネルのフェイルデータをフェイルメモリにキャプチャするステップと、
あるサブセグメントのカウント値が所定のしきい値に達すると、それ以降、そのサブセグメント内のフェイルを契機とするキャプチャを停止するステップと、
を備えることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスを試験する試験装置に関する。
【背景技術】
【０００２】
半導体デバイスの製造後に、その半導体デバイスが正常に動作するかを試験する目的で半導体試験装置（以下、単に試験装置ともいう）が利用される。試験装置は、ＤＵＴ（被試験デバイス）から出力される信号（被試験信号）を受け、それを期待値と比較することによりＤＵＴの良否（Pass/Fail）を判定したり、被試験信号の振幅マージンやタイミングマージンを測定したりする。【０００３】
試験装置は、多数のチャンネル、具体的には１０２４あるいは２０４８チャンネルを備える。各チャンネルは、ＤＵＴのデバイスピンと１対１で対応付けられる。試験装置は、チャンネルごとにベクタを与え、その結果、ＤＵＴから出力される信号を期待値と比較する。また複数のチャンネルは、複数のセグメントに分割されている。ベクタは、チャンネルごとに個別に指定することが可能であるが、シーケンス制御は、セグメント単位で共通となる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
試験装置は、いずれかのチャンネルにおいてフェイルが発生したときに、そのチャンネルを含む周辺のチャンネルの状態を、まとめてフェイルメモリに格納する。これをフェイルキャプチャという。【０００５】
従来のアーキテクチャにおいてフェイルキャプチャは、セグメント単位で実行されていた。図１（ａ）、（ｂ）は、あるセグメントにあるシーケンスを実行させた場合のフェイルキャプチャの様子を示す図である。【０００６】
図１（ａ）は、あるセグメントに８個のＤＵＴが割り当てられる状況を示す。ここであるＤＵＴ、具体的には１番目のＤＵＴ１にフェイルが集中したとする。そうすると、そのＤＵＴ１のフェイルに起因するフェイルキャプチャによって、フェイルメモリの容量を使い果たしてしまい、その後、別のＤＵＴにおいてフェイルが発生したときに、そのフェイルをキャプチャできなくなってしまう。図１（ａ）においてキャプチャ不能なフェイルは、丸で囲っており、具体的にはＤＵＴ２、ＤＵＴ３、ＤＵＴ４で最初に発生したフェイルがキャプチャできなくなる。ＤＵＴごとの最初のフェイルは、フェイルデータログに残す必要があるため、試験装置において大きな問題となる。【０００７】
このような問題を回避するために、ソフトウェア制御によって検査対象のＤＵＴあるいはチャンネルを順に選択し、その他のＤＵＴもしくはチャンネルをマスクする方法も考えられる。
いま２つのセグメント１、２に、７個のＤＵＴ１〜ＤＵＴ７が割り当てられているとする。４番目のＤＵＴは、２つのセグメントを跨いで割り当てられる。図１（ｂ）はこのときのシーケンスを示す。
最初のシーケンスでは、セグメント１においてＤＵＴ１以外のフェイルをマスクし、ＤＵＴ１のみのフェイルを検出してフェイルキャプチャを行う。同時にセグメント２においては、ＤＵＴ５以外のフェイルをマスクして同様の処理を行う。２番目のシーケンスでは、２番目および６番目のＤＵＴを、３番目のシーケンスでは３番目および７番目のＤＵＴを、４番目のシーケンスでは４番目のＤＵＴを検査対象とする。しかしながらこの方法では、複数のＤＵＴを同時測定することのメリットが失われてしまう。【０００８】
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、あるＤＵＴあるいはあるチャンネルにフェイルが集中する状況下において、別のＤＵＴあるいは別のチャンネルにおいてフェイルが発生したときにもフェイルキャプチャ可能な試験装置の提供にある。より包括的な目的は、任意のチャンネルを単位としたフェイルキャプチャを実現可能な技術の提供にある。
【課題を解決するための手段】
【０００９】
本発明のある態様は、ｍ個（ｍは２以上の整数）のチャンネルを含むセグメントごとに設けられ、対応するセグメントに属するチャンネルのフェイルデータを受けてキャプチャするフェイルキャプチャモジュールに関する。このフェイルキャプチャモジュールは、セグメントを分割したｎ個（ｎは２以上の整数）のサブセグメントごとに設けられ、それぞれが、対応するサブセグメントに属するチャンネルの少なくともひとつにおいてフェイルが発生すると、サブセグメントフェイルデータをアサートするｎ個のサブセグメントフェイル検出部と、少なくともひとつのサブセグメントフェイルデータがアサートされると、フェイルメモリにｍチャンネルのフェイルデータをキャプチャさせるキャプチャ制御部と、を備える。【００１０】
この態様によると、セグメント単位より細かいサブセグメントを単位とするフェイルキャプチャ処理が可能となる。【００１１】
キャプチャ制御部は、あるサブセグメントフェイルデータがアサートされた回数が所定のしきい値に達すると、それ以降、そのサブセグメントフェイルデータのアサートを契機とするキャプチャを停止してもよい。
この態様によると、あるサブセグメントにおいて発生したフェイルをトリガとするフェイルキャプチャによってフェイルメモリが占有されるのを防止でき、他のサブセグメントで発生したフェイルをトリガとするフェイルキャプチャを行うことができる。【００１２】
キャプチャ制御部は、サブセグメントごとに設けられたｎ個のマスク部を備えてもよい。各マスク部は、対応するサブセグメントフェイルデータがアサートされた回数をカウントするカウンタと、対応するカウンタのカウント値が所定のしきい値に達すると、対応するサブセグメントフェイルデータをマスクするマスク用ゲートと、を含んでもよい。【００１３】
キャプチャ制御部は、ｍチャンネルのフェイルデータに加え、ｎ個のサブセグメントフェイルデータをキャプチャしてもよい。
この場合、いずれのサブセグメントでフェイルが発生したかを記録することができる。【００１４】
ある態様のフェイルキャプチャモジュールは、ｎ個のサブセグメントごとに設けられ、それぞれが所定のシーケンス内に対応するサブセグメントにおいてフェイルが発生したか否かを示すリザルトフェイルデータを生成するｎ個のリザルトフェイルデータ生成部と、ｎ個のリザルトフェイルデータを保持するリザルトメモリと、をさらに備えてもよい。【００１５】
本発明の別の態様は、試験装置である。この装置は、上述のフェイルキャプチャモジュールを備える。【００１６】
本発明のさらに別の態様は、ｍ個（ｍは２以上の整数）のチャンネルごとのフェイルデータのキャプチャ方法に関する。この方法は、以下のステップを含む。
１．  ｍ個のチャンネルをｎ個（ｎは自然数）のサブセグメントに分割し、サブセグメントごとに発生したフェイルの数をカウントする。
２．  少なくともひとつのサブセグメントにおいてフェイルが発生すると、ｍチャンネルのフェイルデータをフェイルメモリにキャプチャする。
３．  あるサブセグメントのカウント値が所定のしきい値に達すると、それ以降、そのサブセグメント内のフェイルを契機とするキャプチャを停止する。【００１７】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明のある態様によれば、サブセグメントを単位とするフェイルキャプチャが可能となる。
【図面の簡単な説明】
【００１９】
【図１】図１（ａ）、（ｂ）は、あるセグメントにあるシーケンスを実行させた場合のフェイルキャプチャの様子を示す図である。
【図２】実施の形態に係る試験装置の構成を示す回路図である。
【図３】実施の形態に係るフェイル処理部の構成を示すブロック図である。
【図４】サブセグメントフェイル検出部の構成例を示す回路図である。
【図５】マスク部の構成例を示す回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２２】
メモリやＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）、各種ＤＳＰ（Digital Signal Processor）をはじめとする半導体デバイスが所望の特性を有しているか試験するために、半導体試験装置（以下、単に試験装置ともいう）が利用される。試験装置は、半導体デバイス（以下、ＤＵＴ：Device Under Test）に対して、所定のテストパターンを印加し、続いてＤＵＴからの信号を受け、これを期待値と比較することで、ＤＵＴの不良箇所を特定したり、その良否を判定したりする。
【００２３】
図２は、実施の形態に係る試験装置の構成を示す回路図である。実際の試験装置は数百〜数千チャンネルを備えるが、ここでは説明の簡略化のために試験装置２の１チャンネル分の構成を示す。各チャンネルは、主としてパターン発生器ＰＧ、タイミング発生器ＴＧ、波形整形器ＦＣ、ドライバＤＲ、タイミングコンパレータＴＣ、論理比較部ＬＣを備える。
【００２４】
パターン発生器ＰＧは、ＤＵＴ１に対して供給すべきデータ列（テストパターンＳ１）を発生する。タイミング発生器ＴＧは、テストパターンＳ１にもとづいて、ＤＵＴ１に与えるべき出力信号Ｓ２のポジティブエッジおよびネガティブエッジのタイミングを設定するタイミング設定データＳ３を、所定のレート周期ＴＲＡＴＥごとに生成する。
【００２５】
波形整形器ＦＣは、テストパターンＳ１およびタイミング設定データＳ３を受け、それに応じたタイミングで値が変化する出力信号Ｓ４を生成する。ドライバＤＲは、出力信号Ｓ２をＤＵＴ１へと出力する。このようにして、ＤＵＴ１に対するベクターが指定される。
【００２６】
タイミングコンパレータＴＣは、ＤＵＴ１から出力される信号Ｓ５を受け、所定のタイミングでその値をラッチする。たとえばタイミングコンパレータＴＣＬは、ＤＵＴ１からの信号Ｓ５を下側しきい値電圧ＶＯＬと比較し、Ｓ５＜ＶＯＬのときハイレベル（１）となるＳＬ信号を生成する。ＳＬ信号は、ストローブ信号のエッジのタイミングでラッチされる。同様にタイミングコンパレータＴＣＨによってＤＵＴからの信号Ｓ５が上側しきい値電圧ＶＯＨと比較され、Ｓ５＞ＶＯＨのときハイレベル（１）となるＳＨ信号が生成される。ＳＨ信号もストローブ信号ＳＴＲＢのタイミングでラッチされる。
【００２７】
論理比較部ＬＣは、テストサイクルごとに、ＳＨ信号をその期待値ＳＥＸＰと比較し、一致、不一致を示すフェイルデータＦＨを生成する。同様に論理比較部ＬＣは、テストサイクルごとにＳＬ信号をその期待値ＳＥＸＰと比較し、一致、不一致を示すフェイルデータＦＬを生成する。
【００２８】
フェイル処理部４は、各チャンネルからのフェイルデータＦＨ／ＦＬを受け、フェイルが発生するとそれらをデータフェイルメモリＤＦＭに保持する。以上が試験装置２の全体の構成である。
【００２９】
続いて実施の形態に係るフェイル処理部４の構成を説明する。
図３は、実施の形態に係るフェイル処理部４の構成を示すブロック図である。フェイル処理部４は、複数のフェイルキャプチャモジュール（以下、単にモジュールともいう）ＦＭＯＤを備える。各セグメントには、ｍ個（ｍは２以上の整数）のチャンネルのフェイルデータＦＨ／ＦＬが割り当てられる。図３では、１つのセグメントにｍ＝３２個のフェイルデータが割り当てられる場合を示している。
【００３０】
フェイルキャプチャモジュールＦＭＯＤは、セグメントごとに設けられ、対応するセグメントに属するｍ個のチャンネルのフェイルデータＦＨ／ＦＬを受け、それらをキャプチャする。フェイルキャプチャモジュールＦＭＯＤは、ｎ（ｎは２以上の整数）個のサブセグメントフェイル検出部１０１〜１０ｎと、キャプチャ制御部３０と、フェイルメモリＤＦＭと、を備える。
【００３１】
このフェイルキャプチャモジュールＦＭＯＤにおいて、各セグメントＳＥＧは、ｎ個（ｎは２以上の整数）のサブセグメントＳＳＥＧ１〜ＳＳＥＧｎに分割される。ｎ個のサブセグメントフェイル検出部１０１〜１０ｎは、各サブセグメントＳＳＥＧ１〜ＳＳＥＧｎごとに設けられる。
【００３２】
ｉ番目のサブセグメントフェイル検出部１０ｉは、対応するサブセグメントＳＳＥＧｉに属するチャンネルの少なくともひとつにおいてフェイルが発生すると、その出力であるサブセグメントフェイルデータＳ１０ｉをアサートする。
【００３３】
図４は、サブセグメントフェイル検出部１０ｉの構成例を示す回路図である。各サブセグメントフェイル検出部１０は、任意のチャンネルが割当可能に構成される。サブセグメントフェイル検出部１０ｉは、ＯＲゲート１２と、マスク用ゲート１４１〜１４ｍ、レジスタ１６を備える。マスク用ゲート１４１〜１４ｍはチャンネルごとに設けられ、対応するフェイルデータＦＨ（ＦＬ）を受ける。レジスタ１６は、ｍ個のチャンネルのうち、そのサブセグメントフェイル検出部１０ｉに割り当てるべきチャンネルを指定する割当データＡｓｓｉｇｎｉを保持する。ｊ番目のマスク用ゲート１４ｊは、ｊ番目のチャンネルがｉ番目のサブセグメントＳＳＥＧｉに割り当てられるとき、フェイルデータＦＨｉを通過させ、そうでないときマスクする。ＯＲゲート１２は、マスク用ゲート１４１〜１４ｍの出力の論理和を生成し、サブセグメントフェイルデータＳ１０ｉとして出力する。
【００３４】
図３に戻る。キャプチャ制御部３０は、少なくともひとつのサブセグメントフェイルデータＳ１０がアサートされると、フェイルメモリＤＦＭにｍチャンネルのフェイルデータＦＨ＿１−３２、ＦＬ＿１−３２をキャプチャさせる。
【００３５】
またキャプチャ制御部３０は、あるサブセグメントフェイルデータＳ１０がアサートされた回数が所定のしきい値に達すると、それ以降、そのサブセグメントフェイルデータＳ１０をマスクし、そのアサートを契機とするキャプチャを停止する。
【００３６】
具体的にはキャプチャ制御部３０は、サブセグメントごとに設けられたマスク部２０１〜２０ｎを含む。図５は、マスク部の構成例を示す回路図である。ｉ番目のマスク部２０ｉは、カウンタ２２ｉ、マスク用ゲート２４ｉ、比較器２６ｉ、レジスタ２８ｉを含む。カウンタ２２ｉは、対応するサブセグメントフェイルデータＳ１０ｉがアサートされた回数をカウントする。比較器２６ｉは、カウンタ２２ｉのカウント値を、レジスタ２８ｉに格納されたしきい値と比較する。レジスタ２８は、カウント値がしきい値に達する前は、サブセグメントフェイルデータＳ１０ｉを通過させ、カウント値がしきい値に達するとマスクする。つまり、このしきい値は、同じサブセグメントにおいて発生したフェイルを、何回までフェイルメモリＤＦＭに格納するかを指定する。
【００３７】
カウンタ２２ｉは、第１カウンタ２２ａと第２カウンタ２２ｂを含む。第１カウンタ２２ａは、ひとつのパターンを実行する間に発生するフェイルの回数をカウントする。第２カウンタ２２ｂは、連続する複数のパターンを含むパターンリスト（パターンバースト単位）を実行する間に発生するフェイルの回数をカウントする。
レジスタ２８ｉには、第１カウンタ２２ａと第２カウンタ２２ｂのいずれのカウント値を、しきい値と比較すべきかを設定するモード制御データＭＯＤＥが格納される。
【００３８】
図３に戻る。ＯＲゲート２１は、必要に応じてマスクされたサブセグメントフェイルデータＳ１０１〜Ｓ１０ｎの論理和を生成する。ＯＲゲート２１の出力データは、セレクタ３２を経由して、フェイルキャプチャモジュールＦＭＯＤの外部の同期マトリクス回路３４へと入力される。サブセグメントが、複数のセグメントを跨ぐ場合には、同期マトリクス回路３４によって、複数のフェイルキャプチャモジュールＦＭＯＤのデータが統合される。
【００３９】
同期マトリクス回路３４の出力信号は、トリガー発生部３６に入力される。トリガー発生部３６は、その入力信号がアサートされると、フェイルキャプチャを指示するトリガー信号Ｓ３６をアサートする。フェイルメモリ・アドレスレジスタ（ＦＭＡＲ）３８は、例えば、トリガー信号Ｓ３６を受ける毎に１つ加算するカウンタで構成され、フェイルメモリのアドレス値を示す。
【００４０】
トリガー信号Ｓ３６がアサートされると、ｍチャンネルのフェイルデータＦＨ＿１−３２、ＦＬ＿１−３２が、フェイルメモリＤＦＭの領域ＦＣＡＰに書き込まれる。またトリガー信号Ｓ３６がアサートされると、フェイルメモリＤＦＭの領域ＤＵＴ＿ＣＡＰに、サブセグメントフェイルデータＳ１０１〜Ｓ１０ｎが書き込まれる。その他、フェイルメモリＤＦＭには、何サイクル目にフェイルが発生したかを示すデータなどが書き込まれる。
【００４１】
リザルトフェイルデータ生成部４０１〜４０ｎは、ｎ個のサブセグメントＳＳＥＧ１〜ＳＳＥＧｎごとに設けられる。ｉ番目のリザルトフェイルデータ生成部４０ｉは、ｉ番目のサブセグメントフェイルデータＳ１０ｉを受け、所定のシーケンス内に、ｉ番目のサブセグメントＳＳＥＧｉにおいてフェイルが発生したか否かを示すリザルトフェイルデータＳ４０ｉを生成する。所定のシーケンス内に１回でもフェイルが発生していれば、リザルトフェイルデータＳ４０ｉはアサートされる。所定のシーケンスは、パターンバースト単位であってもよいし、１回のパターンであってもよい。
【００４２】
リザルトメモリ４２には、連続実行するパターン１本毎に、フェイルメモリ・アドレスレジスタ（ＦＭＡＲ）３８に格納されるフェイルメモリのアドレス値とともに、リザルトフェイルデータＳ４０１〜Ｓ４０ｎを格納する。これにより、連続実行した複数パターン毎のフェイルメモリへ取り込んだアドレス範囲が認識可能となり、パターン毎のフェイル解析が可能となる。また、リザルトフェイルデータをパターン１回毎のＰａｓｓ／Ｆａｉｌ情報とすれば、連続実行した複数パターン毎のＰａｓｓ／Ｆａｉｌ状態が容易にわかる。
【００４３】
以上がフェイル処理部４の構成である。続いてその動作を説明する。
フェイルキャプチャモジュールＦＭＯＤに対して、複数のＤＵＴが割り当てられる状況を想定する。このとき、各サブセグメントは、ＤＵＴと１対１で対応付けてもよい。ＤＵＴが８ピンを備える場合、チャンネル１〜８がサブセグメントＳＳＥＧ１に、チャンネル９〜１６がサブセグメントＳＳＥＧ２に、チャンネル１７〜２４がサブセグメントＳＳＥＧ３に、チャンネル２５〜３２がサブセグメントＳＳＥＧ４に割り当てられる。
【００４４】
あるチャンネル、すなわちあるＤＵＴにフェイルが集中した場合、そのＤＵＴに対応するサブセグメントのサブセグメントフェイルデータＳ１０が連続してアサートされる。この場合、そのＤＵＴのフェイル数が所定のしきい値に達するまでは、フェイルメモリＤＦＭに書き込まれるが、しきい値に達した後はマスクされるため、そのＤＵＴに起因するフェイルによってＤＦＭの容量が使い果たされるのを防止することができる。つまり、他のＤＵＴのフェイルに起因するフェイルキャプチャのためのメモリ領域を確保することができ、各ＤＵＴで最初に発生するフェイルを確実にキャプチャすることが可能となる。
【００４５】
なお、フェイル処理部４は、従来のフェイル処理部と同様の処理も実行可能に構成される。具体的にフェイル処理部４は、上記の構成に加えて、セグメントフェイル検出部５０を備える。セグメントフェイル検出部５０は、フェイルデータＦＨ＿１−３２、ＦＬ＿１−３２の少なくともひとつにフェイルが発生すると、その出力であるセグメントフェイルデータＳ５０をアサートする。セレクタ３２は、ＯＲゲート２１の出力データとセグメントフェイルデータＳ５０のうち、一方を選択する。セグメントフェイルデータＳ５０が選択されると、従来のフェイル処理部と同様に、少なくともひとつのチャンネルにおいてフェイルが発生するとトリガー信号Ｓ３６がアサートされ、フェイルデータＦＨ＿１−３２、ＦＬ＿１−３２がフェイルメモリＤＦＭにキャプチャされる。
【００４６】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００４７】
サブセグメントにどのチャンネルを割り当てるかはユーザが自由に設定できる。上述のようにＤＵＴごとにサブセグメントを割り振ってもよいし、その他の単位でサブセグメントを規定してもよい。
【００４８】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００４９】
１…ＤＵＴ、２…試験装置、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…波形整形器、ＤＲ…ドライバ、ＴＣ…タイミングコンパレータ、ＤＣ…論理比較器、ＤＦＭ…フェイルメモリ、４…フェイル処理部、ＦＭＯＤ…フェイルキャプチャモジュール、１０…サブセグメントフェイル検出部、１２…ＯＲゲート、１４…マスク用ゲート、１６…レジスタ、２０…マスク部、２１…ＯＲゲート、２２…カウンタ、２４…マスク用ゲート、２６…比較器、２８…レジスタ、３０…キャプチャ制御部、３２…セレクタ、３４…同期マトリクス回路、３６…トリガー発生部、３８…ポインタメモリ、４０…リザルトフェイルデータ生成部。
【産業上の利用可能性】
【００５０】
本発明は、試験装置に利用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
2012004832.tif 000008
2012004832.tif 000009
2012004832.tif 000010
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