(57)【要約】マイクロ波増幅器は、基板の上面に形成された電界効果トランジスタを有する。電界効果トランジスタへ接続されたデキューイングセクションは、基板を貫通するデキューイング抵抗性ビアと、デキューイング抵抗性ビアを通して接地面導体へ接続された１つのプレートを備えたデキューイングキャパシタとを含む。
2019525556.tif 000002
【特許請求の範囲】
【請求項１】
基板と、該基板の上面に形成された電界効果トランジスタと、デキューイングセクションとを有し、
前記電界効果トランジスタは、
入力信号へ接続されるゲートと、
前記基板を貫通する導電性ビアを通じて、前記基板の底面に配置された接地面導体へ接続されるソースと、
チョークを通じてドレイン電圧バスへ接続されるドレインと
を有し、
前記デキューイングセクションは、
前記基板を貫通するデキューイング抵抗性ビアと、
前記ドレイン電圧バスへ接続される第１プレート、及び該第１プレートから誘電的に分離され、前記基板を貫通する前記デキューイング抵抗性ビアを通って前記接地面導体へ接続される第２プレートを備えるデキューイングキャパシタと
を有する、
マイクロ波増幅器。
【請求項２】
前記抵抗性ビアは、中空抵抗材料を有する、
請求項１に記載のマイクロ波増幅器。
【請求項３】
基板と、該基板の上面に形成された電界効果トランジスタと、デキューイングセクションとを有し、
前記電界効果トランジスタは、
入力信号へ接続されるゲートと、
前記基板を貫通する導電性ビアを通じて、前記基板の底面に配置された接地面導体へ接続されるソースと、
チョークを通じてドレイン電圧バスへ接続されるドレインと
を有し、
前記デキューイングセクションは、
デキューイング抵抗と、
前記ドレイン電圧バスへ接続される第１プレート、及び該第１プレートから誘電的に分離され、前記基板の前記上面で前記デキューイング抵抗の一端へ接続される第２プレートを備えるデキューイングキャパシタと
を有し、
前記デキューイング抵抗は、該抵抗の第２の一端が前記接地面導体へ接続された状態で、前記基板の前記上面と前記接地面導体との間を通る、
マイクロ波増幅器。
【請求項４】
前記デキューイング抵抗は、中空抵抗材料を有する、
請求項３に記載のマイクロ波増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して、高電力熱負荷に関係があり、より具体的には、モノリシックマイクロ波集積回路（Monolithic  Microwave  Integrated  Circuit(s)）（ＭＭＩＣ）と集積された高電力熱負荷に関係がある。
【背景技術】
【０００２】
当該技術で知られるように、モノリシックマイクロ波集積回路（ＭＭＩＣ）は、多種多様なマイクロ波回路応用において広く使用されている。それらのＭＭＩＣは、基板と、基板の上面にある半導体層とを備える。アクティブ素子は、半導体層により形成され、パッシブ素子及び相互接続伝送路は、マイクロ波回路を形成するよう上面に配置される。いくつかの回路応用では、電力を浪費する抵抗負荷を含む必要がある。
【０００３】
より具体的には、図１Ａに示されるレーダーシステム用途では、送信器セクションは、サーキュレータ又はデュプレクサを通じてアンテナへレーダーパルスを送り、レーダー戻り信号は、示されるように、電力リミッタ／負荷セクション及び低雑音増幅器（Low  Noise  Amplifier）（ＬＮＡ）を通って受信器セクションへサーキュレータによって方向付けられる。電力リミッタ／負荷セクションは、しばしば、アンテナ要素で現れる高い入射信号レベルに起因した永久劣化又は壊滅的故障から高感度低雑音増幅器（ＬＮＡ）を守るために必要とされる。リミッタなしでは、ＬＮＡは、通常、その入力１ｄＢ利得圧縮点（gain  compression  point）（Ｐ１ｄＢ）をはるかに越えて信号レベルを許容することがあり得る。ＬＮＡの利得は、その複数の利得段が飽和に追い込まれるにつれて、入力レベルの増大とともに１ｄＢ点を越えて更に低下することになる。ある点で、入力レベルは、ＤＣバイアス法アプローチ及び他の設計因子に応じて第１段トランジスタゲート構造における過剰電圧破壊又は電力散逸から永久劣化を引き起こすのに十分となる。ＧａＡｓ  ｐＨＥＭＴ  ＬＮＡの場合に、連続波（continuous  wave）（ＣＷ）入力信号の損傷電力レベルは、典型的に、設計に応じて０．２〜２Ｗの範囲をとり、一方、ＧａＮ  ＨＥＭＴ  ＬＮＡは、それらの入力電力レベルを優に上回って存続する。ほとんどの受信器システムは、ｐＨＥＭＴ  ＬＮＡのダメージレベルを優に上回るアンテナでの入力電力レベルを受け入れることがあり得るので、電力リミッタ／負荷セクションとして知られているパワーセンシティブな自力式アッテネータ回路が、ＬＮＡ入力での入射レベルをダメージ閾値より低下させるよう、ＬＮＡの前に設置される。
【０００４】
１つの電力リミッタ／負荷セクションの概略図は、図１Ｅにおいて更に詳細に示されている。電力リミッタ／負荷セクションは、電力レベル検知回路及び電力散逸負荷を備えることが分かる。通常の動作では、電圧ＶＬＩＭがＦＥＴ１及びＦＥＴ２のゲートへ印加され、それらのＦＥＴを非導通状態に置く。そのような状態で、図１Ａのレーダーシステム内のサーキュレータからの入力マイクロ波信号は、電力レベル検知回路へ供給される。入力マイクロ波信号における電力が、電力レベル検知回路によって設定された所定のレベルを下回る場合には、入力マイクロ波信号は、４分の１波伝送路を通じてＬＮＡ（図１Ａ）へ移動する。他方で、入力マイクロ波信号の電力レベルが所定の電力レベルを超える場合には、電力レベル検知回路は、ＦＥＴ１及びＦＥＴ２の両方のゲート上で信号を生成してＦＥＴ１及びＦＥＴ２の両方を導通状態に置き、４分の１波伝送路の出力側はそれによって接地へ接続され、それにより、短絡回路インピーダンスは４分の１波伝送線路の入力側で開回路へ変形されて、従って、入力マイクロ波信号がＬＮＡへ移動することを阻止し、更には、入力マイクロ波信号は、導通モードＦＥＴ１を通って、インピーダンス整合された抵抗性電力散逸負荷へ移動する。いくつかの場合に、送信モード中に、たとえ入力信号のレベルが所定の電力レベルよりも小さいとしても、電力リミッタ／負荷セクションに入る如何なる電力も抵抗性電力散逸負荷へ移動させることが望ましいことが知られている。この場合に、信号ＶＬＩＭは、ＦＥＴ１及びＦＥＴ２の両方のゲートへ供給され、それらの両方を導通状態に置き、結果として、回路への入力でのマイクロ波信号は抵抗性電力散逸負荷へ供給される。
【０００５】
高いレベルの電力散逸を必要とするいくつかの用途においては、窒化タンタル（ＴａＮ）のような抵抗性負荷が使用される。しかし、とりわけ、ＭＭＩＣ基板の大部分を占有することになるそれらの比較的に大きいサイズのために、２つの異なる基板が、図１Ｂ及び１Ｃに示されるように、電力リミッタ／負荷セクションのために使用される。１つの基板は、酸化ベリリウム（ＢｅＯ）基板のような熱拡散基板であり、その上面にはＴａＮのような電力散逸負荷があり、炭化ケイ素（ＳｉＣ）基板のような第２の基板は、ＭＭＩＣのために使用され、ＳｉＣ基板の上面にあるＧａＮのようなＩＩＩ−Ｖ族レイヤは、電力レベル検知回路として配置されるマイクロ波伝送路を備えたパッシブ素子へ相互接続される、電界効果トランジスタ（ＦＥＴ）のようなアクティブ素子を形成するために使用される。この例では、抵抗負荷、ここでは３つの抵抗Ｒ１、Ｒ２及びＲ３が、熱拡散基板ＢｅＯの上面に配置されることが分かる。やはり当該技術で知られているように、マイクロ波伝送路は、典型的に、例えば、コプレーナ導波路（Coplanar  Waveguide）（ＣＰＷ）伝送線路のマイクロ波伝送路で見られるように、基板の底面に接地面導体を備え、図１ＤでＢｅＯ基板に関して示されるように、導電性ビアが、ＣＰＷの接地面導体を基板の底面にある接地面導体へ接続するために使用される。あいにく、抵抗の広い表面積のために、寄生容量が抵抗、接地面導体の基礎部分、及びそれらの間のＢｅＯの間で生成される。この容量を補償し且つ整合インピーダンスを伝送線路に供給するために、追加のキャパシタＣ１、Ｃ２及びインダクタＬ１〜Ｌ４が、図１Ｅに示されるように、高電力負荷セクションのためのインピーダンス整合網を提供するよう配置される。
【０００６】
他の用途においては、無線周波数増幅用途で見られるように、バイアス回路が、適切な動作点を有する増幅器で使用されるＦＥＴを設けるために使用される。１つのそのような増幅器は図２Ａに示される。バイアス回路は、無線周波数（Radio  Frequency）（ＲＦ）遮断チョークと、ＤＣ遮断、又はバイパス、キャパシタ及びシャント接続された抵抗を備えた回路とを含む。抵抗は、デキューイング（de-Q’ing）抵抗と時々呼ばれ、チョークとバイパスキャパシタとの間で生じうる共振を抑制又はデキューするために使用される。ＭＭＩＣで見られるように製造される場合に、（ＭＭＩＣチップの上面に配置される）バイパスキャパシタの下位プレートは、同じくチップの上面に配置される抵抗の一端を通って接続される。抵抗の反対の端部は、図２Ｂ及び２Ｃで示されるように、チップの底面にある接地面導体の方へチップを垂直に貫通する導電ビアの上へ接続される。
【発明の概要】
【０００７】
本開示に従って、マイクロ波増幅器は、基板の上面に形成される電界効果トランジスタと、該電界効果トランジスタへ接続されるデキューイングセクションとを有して提供される。前記デキューイングセクションは、前記基板を貫通するデキューイング抵抗性ビアと、該デキューイング抵抗性ビアを通じて接地面導体へ接続される１つのプレートを備えるデキューイングキャパシタとを含む。
【０００８】
１つの実施形態において、マイクロ波増幅器は、基板の上面に形成される電界効果トランジスタ（ＦＥＴ）と、該電界効果トランジスタへ接続されるデキューイングセクションとを有して提供される。ゲートが入力信号へ接続されて、ＦＥＴのソースは、前記基板を貫通する導電性ビアを通じて、前記基板の底面に配置された接地面導体へ接続される。ＦＥＴのドレインは、チョークを通じてドレイン電圧バスへ接続される。前記キューイングセクションは、前記基板を貫通するデキューイング抵抗性ビアと、前記ドレイン電圧バスへ接続される第１プレート、及び該第１プレートから誘電的に分離され、前記基板を貫通する前記デキューイング抵抗性ビアを通じて前記接地面導体へ接続される第２プレートを備えるデキューイングキャパシタとを含む。
【０００９】
１つの実施形態において、前記抵抗性ビアは、中空抵抗材料を有する。
【００１０】
本開示の１つ以上の実施形態の詳細は、添付の図面及び以下の記載において説明される。本開示の他の特徴、目的、及び利点は、明細書及び図面から、且つ特許請求の範囲から、明らかになる。
【図面の簡単な説明】
【００１１】
【図１Ａ】先行技術に従うリミッタ／負荷セクションを備えるレーダーシステムのブロック図である。
【図１Ｂ】先行技術に従うリミッタ／負荷セクションの平面図である。
【図１Ｃ】先行技術に従う図１Ｂのリミッタ／負荷セクションの高電力（ＨＰ）セクションの平面図である。
【図１Ｄ】先行技術に従う線１Ｄ−１Ｄにおける図１ＣのＨＰ負荷の断面図である。
【図１Ｅ】先行技術に従うリミッタ／負荷セクションの概略図である。
【図２Ａ】先行技術に従うＤＣバイアス回路を備える増幅器回路の概略図である。
【図２Ｂ】先行技術に従う図２Ａの増幅器回路の平面図である。
【図２Ｃ】先行技術に従う線２Ｃ−２Ｃにおける図２Ａの増幅器の断面図である。
【図３Ａ】本開示に従う負荷／リミッタセクションの一部の平面図である。
【図３Ｂ】図３Ａの線３Ｂ−３Ｂにおける、本開示に従う図３Ａの負荷／リミッタセクションの断面図である。図３Ｂ′は、図３Ｂの線３Ｂ′−３Ｂ′における、図３Ａの負荷／リミッタセクションの一部の断面図である。
【図３Ｃ】様々な製造段階での本開示に従う図３Ａ及び３Ｂの負荷／リミッタセクションの、線３Ｂ−３Ｂにおける断面図である。
【図３Ｄ】様々な製造段階での本開示に従う図３Ａ及び３Ｂの負荷／リミッタセクションの、線３Ｂ−３Ｂにおける断面図である。
【図３Ｅ】様々な製造段階での本開示に従う図３Ａ及び３Ｂの負荷／リミッタセクションの、線３Ｂ−３Ｂにおける断面図である。
【図３Ｆ】様々な製造段階での本開示に従う図３Ａ及び３Ｂの負荷／リミッタセクションの、線３Ｂ−３Ｂにおける断面図である。
【図３Ｇ】様々な製造段階での本開示に従う図３Ａ及び３Ｂの負荷／リミッタセクションの、線３Ｂ−３Ｂにおける断面図である。
【図３Ｈ】様々な製造段階での本開示に従う図３Ａ及び３Ｂの負荷／リミッタセクションの、線３Ｂ−３Ｂにおける断面図である。
【図３Ｉ】様々な製造段階での本開示に従う図３Ａ及び３Ｂの負荷／リミッタセクションの、線３Ｂ−３Ｂにおける断面図である。
【図３Ｊ】ＭＭＩＣとして形成される、本開示に従うリミッタ／負荷セクションの概略図である。
【図４】本開示の他の実施形態に従う、本開示に従う図３Ａの負荷／リミッタセクションの断面図である。
【図５】本開示に従うデキューイングキャパシタセクションを備える増幅器回路の平面図である。
【図５Ａ】本開示に従う図５Ａの増幅器回路のデキューイングキャパシタの平面図である。
【図５Ｂ】図５Ａの線５Ｂ−５Ｂにおける、本開示に従う図５Ａの増幅器回路のデキューイングキャパシタの断面図である。
【図６Ａ】本開示に従う図５Ａの増幅器回路のデキューイングキャパシタの平面図である。
【図６Ｂ】図６Ａの線６Ｂ−６Ｂにおける、本開示に従う図５Ａの増幅器回路のデキューイングキャパシタの断面図である。
【００１２】
様々な図面における同じ参照符号は、同じ要素を示す。
【発明を実施するための形態】
【００１３】
これより図３Ａ及び３Ｊを参照すると、電力リミッタ／負荷セクション１０が示されている。ここで、電力リミッタ回路１２（図３Ｅ）及び電力リミッタ回路１２のための電力散逸負荷１４を備えた電力リミッタ／負荷セクション１０は、マイクロ波モノリシック集積回路（ＭＭＩＣ）を形成するよう単一の基板１６に形成される。ここで、基板１６は、何らかの従来処理を用いて基板１６の上面に形成されたＩＩＩ−Ｖ族、ここでは例えばＧａＮ、半導体層１８（図３Ｂ）を有する炭化ケイ素（ＳｉＣ）基板である。導電性シード層１９は、その上に接地面導体２０を成長又は形成するために使用される層であり、図示されるように基板１６の底面に配置され（図３Ｂ）、接地面導体２０は、示されるようにシード層１９に配置される。
【００１４】
電力リミッタ／負荷セクション１０は、図３Ｊにおいて電力リミッタ／負荷セクション１０の概略図で示されるように、マイクロ波伝送路１７、ここでは、アクティブ素子ＦＥＴ１及びＦＥＴ２を相互接続することにおいて使用されるとともに、ＦＥＴ１を電力散逸負荷１４、ここでは抵抗３４へ接続するために使用される５０オームマイクロストリップ伝送路とともに半導体層１８により形成されるアクティブ素子ＦＥＴ１及びＦＥＴ２の組を含む。よって、マイクロ波伝送路１７の夫々１つは、マイクロストリップ伝送路であり、基板１６によって底部導体、ここでは接地面導体２０から分離された、基板１６の上面にあるストリップ導体２１を含む。マイクロ波伝送路１７の１つは、４分の１波長マイクロストリップ伝送路セクション１５であることが分かる。上記のように、電力検知回路１２及び電力散逸負荷１４は、ＭＭＩＣと同じ基板１６に形成され、電力検知回路１２の回路部品は５０オームの入力及び出力インピーダンスを有し、電力散逸負荷１４は５０オームの入力インピーダンスを有し、電力検知回路１２の回路部品は全て、所定の広帯域インピーダンス特性ＺＯ、ここでは５０オームを有しながら伝送線１７と相互接続される。抵抗３４は５０オーム抵抗を有し、このようにして、伝送線１７とインピーダンス整合される。
【００１５】
より具体的に、図３Ｊを参照すると、入力マイクロ波信号は、方向性結合器２３へ供給される。方向性結合器２３の１つの出力は、ＦＥＴ１のドレイン電極（Ｄ）へ及び４分の１波長伝送路セクション１５の入力側へ接続され、方向性結合器２３の第２の出力は、入力マイクロ波信号の所定のわずかな部分を電力レベル検出器２４へ結合する。４分の１波長伝送路セクション１５の出力側は、ＦＥＴ２のドレイン（Ｄ）電極へ接続されている。４分の１波長伝送路セクション１５は、ｎが奇数整数であり、λが入力マイクロ波信号の公称波長であるとして、長さｎλ／４を有することが知られている。電力レベル検出器２４の出力は、ＦＥＴ１の制御部（ゲート電極（Ｇ））へ供給される。ＦＥＴ１及びＦＥＴ２の制御電極（ゲート電極（Ｇ））は、制御信号ＶＬＩＭを供給される。ＦＥＴ１の出力電極、ここではソース電極（Ｓ）は、抵抗性電力散逸負荷１４を通じて接地へ接続される。ＦＥＴ２のソース電極（Ｓ）は、接地へ接続されている。電力レベル検出器２４は、ＦＥＴ１及びＦＥＴ２の両方のゲート電極（Ｇ）を接続されている。
【００１６】
よって、通常の動作において、制御信号、ここでは電圧ＶＬＩＭは、ＦＥＴ１及びＦＥＴ２を非導通状態に置くようＦＥＴ１及びＦＥＴ２のゲート電極へ印加される。そのような状態で、図１Ａのレーダーシステムにおけるサーキュレータからの入力マイクロ波信号は、電力レベル検知回路１２へ供給される。入力マイクロ波信号における電力が、電力レベル検知回路１２によって設定された所定のレベルを下回る場合には、入力マイクロ波信号は、４分の１波伝送路セクション１５を通ってＬＮＡ（図１）へ移動する。他方で、入力マイクロ波信号の電力レベルが所定の電力レベルを超える場合には、電力レベル検知回路１２は、ＦＥＴ１及びＦＥＴ２の両方のゲート上で信号を生成してＦＥＴ１及びＦＥＴ２の両方を導通状態に置き、４分の１波伝送路１５の出力側はそれによって接地へ接続され、それにより、４分の１波伝送路セクション１５の入力側でのインピーダンスは高くなり、入力マイクロ波信号がＬＮＡへ移動することを阻止し、更には、入力マイクロ波信号は、導通モードＦＥＴ１を通って抵抗性電力散逸負荷１４の抵抗３４へ移動する。いくつかの場合に、送信モード中に、たとえ入力信号のレベルが所定の電力レベルよりも小さいとしても、電力リミッタ／負荷セクション１０に入る如何なる電力も抵抗性電力散逸負荷１４へ移動させることが望ましいことが知られている。この場合に、信号ＶＬＩＭは、ＦＥＴ１及びＦＥＴ２の両方のゲートへ供給され、それらの両方を導通状態に置き、結果として、電力リミッタ／負荷セクション１０への入力でのマイクロ波信号は抵抗性電力散逸負荷１４の抵抗３４へ供給される。
【００１７】
図３Ａ、３Ｂ及び３Ｇを参照すると、ＦＥＴ２のソース電極（Ｓ）は、導電性ビア３０（図３Ｂ）によりシード層１９を通って接地面導体２０へ接続され、一方、ＦＥＴ１のソース電極（Ｓ）は、ここでは伝送線路１７ａとして示されている伝送路１７のうちの１つを通じて抵抗性電力散逸負荷１４の抵抗３４へ接続される。より具体的には、抵抗３４は、ＦＥＴ１のソース電極（Ｓ）からシード層１９を通って接地面導体２０までの間に電気的に接続されている。抵抗３４は、基板１６を垂直に貫通するビア３２の外に向かって先細にされた側壁に配置された、厚さＴ及び長さＬを有する、外に向かって先細にされた円環形の抵抗材料、ここでは例えば、窒化タンタルから形成される。より具体的には、抵抗３４の抵抗材料の上部分３４Ｕは、ストリップ導体２１の１つ、ここでは例えば、ストリップ導体２１ａと接し且つそれへ電気的に接続されている。ストリップ導体２１ａは、マイクロ波伝送路の１つ１７ａの上導体部であり、ＦＥＴ１のソース電極（Ｓ）から５０オーム伝送路の１つ１７ａを通って抵抗３４の抵抗材料の頂部までの間に接続されている。抵抗３４の抵抗材料の下又は底部分３４Ｂは、シード層１９を通じて接地面導体２０へ電気的に接続されている。抵抗３４の抵抗材料の側壁３４Ｓには導電材料がないことが分かる。よって、抵抗３４の抵抗材料、ひいては抵抗３４自体は中空であり、電力散逸負荷１４、ここでは長さＬ及び厚さＴを有する抵抗３４を形成する。抵抗３４の抵抗材料の断面は図３Ｂ′に示されており、ビア３２は抵抗３４を通る穴を設けることが分かる。
【００１８】
よって、マイクロ波回路１０は、基板１６と、基板１６の上面に配置された相互接続された電気ストリップ導体２１、２１ａと、基板１６の底面に配置された導電体、ここでは接地面導体２０とを有するマイクロ波伝送路１７、ここではマイクロストリップ伝送路１７を有して提供される。マイクロ波回路１０は、基板１６を垂直に貫通する中空抵抗材料３４によって形成される抵抗１４（ここでは、電力散逸負荷１４を設ける。）を含み、抵抗１４は、基板１６の上面にある電気的に相互接続された電気ストリップ導体２１のうちの１つ、ここでは電気ストリップ導体２１ａと、第２の導電体、ここでは接地面２０との間に電気的に接続される。上記のように、マイクロ波伝送路１７、１７ａは、所定のインピーダンス特性を有しており、抵抗１４は、伝送路１７、１７ａの所定のインピーダンス特性に整合した抵抗を有している。
【００１９】
電力リミッタ／負荷セクション１０は、次のように形成される。図３Ｃを参照すると、ＳｉＣ基板１６は、アクティブ素子ＦＥＴ１及びＦＥＴ２並びにストリップ導体２１、２１ａ（示されるように、ストリップ伝送路１７、１７ａ（図３Ｂ）について、ここでは例えば、金）と、ＦＥＴ２のドレイン電極（Ｄ）を、示されるように、ストリップ導体２１の１つへ接続する、図示されるエアブリッジ、及びＦＥＴ１のソース電極（Ｓ）を、示されるように、ストリップ導体２１ａへ接続する他のエアブリッジとを形成するよう、何らかの従来方法で前又は上面から加工される。次に、基板１６は、マイクロストリップ伝送路１７、１７ａの形成のために底面を所望の厚さに研磨することによって薄くされる（図３Ｂ）。次に、図３Ｃに示されるように、マスク５１が、所望のビア３０、３２（図３Ｂ）がいずれもＦＥＴ２のソースのためにいずれかの他の接地で接地し（図示せず。）且つ抵抗３４の抵抗材料が図３Ｄに示されるように位置付けられることになるところのウェハ内の領域を露出するようフォトレジストにおいて開口又は窓を残しながら、一般的なフォトリソグラフィ技術を用いて基板１６の底面にわたって形成される。次に、基板１６の露出された部分は、図示されるように、先細形状のビア３０、３２を生成するように、ＦＥＴ２のソース接点Ｓの背面及び導体２１ａの背面で止めながら、従来の化学的エッチ又は反応性イオンエッチングのいずれかを用いて除去される。
【００２０】
次に、抵抗３４の抵抗材料、ここでは例えば、窒化タンタル（ＴａＮ）が、所望の抵抗Ｒ、ここでは５０オームを設けるよう、図３Ｄに示されるようにビア３０、３２の先細にされた側壁上及び図示されるようにストリップ導体２１ａの底面の上を含め、図３Ｄに示されるように構造にわたって、所望の厚さＴまでスパッタリングされる。このようにして、電力散逸負荷１４の入力インピーダンスは、マイクロ波伝送路１７の特性インピーダンスＺＯと整合される。抵抗材料、ひいては抵抗３４は中空であることが分かる。
【００２１】
次に、図３Ｅを参照すると、マスク３８が、抵抗３４を形成するために使用される抵抗材料の中空領域を満たして覆うよう、基板１６の底面にわたってフォトリソグラフィで形成される。すなわち、マスク３８は、示されるように、抵抗３４の抵抗材料３４′の上部分３４Ｕの内面、抵抗３４の抵抗材料３４′の側壁部分３４Ｓ、及び抵抗３４の抵抗材料３４′の底部分３４Ｂに接しているが、抵抗３４を形成するために使用される抵抗材料３４′の残り部分は、図３Ｅに示されるように、マスク３８によって露出されている。より具体的には、マスク３４は、抵抗３４を形成するために使用される抵抗材料３４′のためのビアを埋め、一方、ウェハの裏面の残りの領域は、露出されており、すなわち、マスク３８がない。よって、抵抗３４を形成するために使用される抵抗材料３４′の側壁部分３４Ｓ、抵抗３４を形成するために使用される抵抗材料３４′の上部分３４Ｕ、及び抵抗３４を形成するために使用される抵抗材料３４′の側壁部分３４Ｓの下で抵抗３４を形成するために使用される抵抗材料３４′の底部分３４Ｂは、マスクをかけられ、一方、抵抗３４を形成するために使用される抵抗材料３４′の残り部分は、マスクをかけられない。
【００２２】
次に、抵抗３４を形成するために使用される抵抗材料３４′の露出された部分は、ここでは化学的エッチを用いて除去される。マスク３８が次いで、図３Ｆに示される構造を提供するよう除去される。抵抗３４を形成するために使用される抵抗材料３４′の側壁部分３４Ｓの下で抵抗３４を形成するために使用される抵抗材料３４′の底部分３４Ｂは、図３Ｆに示されるように、ウェハ１６の底面を越えて延在することが分かる。
【００２３】
次に、図３Ｇを参照すると、底面にわたって接地導体２０（図３Ｂ）を形成するための背面めっきに備えて、シード層１９（図３Ｂ）の部分を提供するよう、例えば、５００オングストロームの厚さを有しているＴｉＷのような、シード材料１９′が、図３Ｇに示されるように、ここではスパッタリングによって、図３Ｆに示される構造の底面にわたって形成される。シード材料１９′は、図３Ｇに示されるように、ＦＥＴ２のソース（Ｓ）の接地のためのビア３０（図３Ｆ）と、上部分３４Ｕ、側壁部分３４Ｓ及び底部分３４Ｂとを含むウェハ１６の背面全体を覆うことが分かる。
【００２４】
次に、マスク３７が、抵抗材料３４′の側壁部分３４Ｓ及び抵抗材料３４′の上部分３４Ｕのみを覆っているシード材料１９′の部分のみを露出する窓３９を有して形成される。マスク３７は、図３Ｇに示される構造を提供するよう、抵抗材料３４′の側壁部分３４Ｓの下にある抵抗材料３４′の底部分３４Ｂを覆うことが分かる。
【００２５】
次に、更に図３Ｉを参照すると、窓３９によって露出されているシード材料１９′の部分が、ＴａＮ抵抗材料３４′と比較して、シード材料１９′、ＴｉＷに対して選択性が高い、例えば、Transene  Company  Inc，Danvers  Industrial  Park，10  Electronics  Avenue，Danvers，MA  01923から入手可能なＴｉＷ−３０のような、如何なる市販のエッチング液も用いて除去される。エッチング液は、ＴａＮよりもずっと速い割合でシード材料１９′をエッチングする。よって、エッチング液は、抵抗材料３４′の側壁部分３４Ｓ及び材料３４′の上部分３４Ｕを覆っているシード材料１９′を除去し、一方、シード材料１９′は、抵抗材料３４′の側壁部分３４Ｓの下にある抵抗材料３４′の底部分３４Ｂの上、及びウェハ１６の底面上の残り部分の上、並びにＦＥＴ２のソース接点Ｓのためのビア３０の側壁の上に残って、図３Ｉに示されるようにシード層１９を残す。次に、マスク３７が、図３Ｉに示される構造を残しながら除去される。
【００２６】
次に、現在シード層１９（図３Ｂ）を設けるシード材料１９′の残り部分が、接地面導体２０（図３Ｂ）を形成するよう、適切な導電接地面材料、ここでは金によりめっきされる。金は、めっきされない抵抗３４の抵抗材料３４′の上部分３４Ｕ及び側壁部分３４Ｓ、ひいては金又は何らかの他の導電材料の間隙を残しながら、シード材料１９′があるところのみをめっきすることが分かる。しかし、抵抗３４の抵抗材料３４′の部分３４Ｂの上、ＦＥＴ２のソース接点のビア３０の側壁の上、及び基板１６の底面部分の上には、図３Ｂに示されるように、金がめっきされ、従って、接地面導体２０が形成される。このようにして、抵抗材料３４′の残り部分は、ストリップ導体２１ａと接地面導体２０との間に接続された中空抵抗３４を設ける。そのような抵抗３４は長さＬ及び厚さＴを有する。抵抗材料３４′、ひいては抵抗３４は、図３Ｂ′において、例えば、先細にされた材料として示されたように、ビア３２によって設けられた穴を有しながら中空であることが分かる。更に別な言い方をすれば、ビア３２によって設けられた穴は、抵抗３４の抵抗材料３４′の相対する外端である相対する側壁部分を分離するよう、５００から１０００オングストロームの厚さの抵抗材料に対して、所定のギャップ、４０μｍを設ける。ビア３２によって設けられた穴は、円形断面を有する必要がなく、むしろ、断面は、例えば、楕円、長方形、正方形、又は他の規則的な若しくは不規則な閉ループ形状のような、他の形状をとることができる点が理解されるべきである。例えば、図４を参照すると、実施形態が示されており、図３Ｂにおけるビア３０′及び３２′が、円筒形状のビアを生成するよう、レーザを用いて形成されている。図３Ｃ乃至３Ｉに関連して上述された加工ステップは、図４に示される構造を生成するよう、円筒形状のビアを有する構造を加工することにおいて使用されるだろうことが分かる。また、抵抗材料３４′、ひいては抵抗３４は、図３Ｂに示された構造及び図４に示された構造の両方について中空であることが分かる。よって、ここで、先と同じく、中空抵抗３４は、ストリップ導体２１と接地面導体２０との間に形成され、そのような抵抗３４は、長さＬ及び厚さＴを有する。
【００２７】
図３Ｂ又は図４における抵抗材料３４′は厚さＴを有し、ビア３２の側壁に沿って長さＬにわたって延在し、ＴａＮは抵抗率ρを有していると考えると、ＴａＮ抵抗３４の抵抗Ｒは：
Ｒ＝ρＬ／（２π（Ｔ２））
である。
【００２８】
例えば、円環形断面を有するビアの場合に図３Ｂに示される、抵抗材料３４′を垂直に貫通するビア３２によって設けられた穴は、そのような材料３４′がマイクロ波電力を吸収するということで、且つ、吸収された電力がＳｉＣ基板１６へ伝えられるということで、抵抗材料３４′の拡大を可能にすることが知られる。
【００２９】
これより図５、５Ａ及び５Ｂを参照すると、ＭＭＩＣ増幅器回路５０は、図２Ａで概略的に示されるが、ここでは、図５Ａ及び５Ｂに示されるように、チップ５４の底面に形成された接地面導体５６を有しながら、チップ５４上に形成されているデキューイングキャパシタセクション５２を有している。ここで、先と同じく、チップ５４は、基板、例えば、図３Ａ〜３Ｊに関連して上述されたように基板の上面に形成されたＩＩＩ−Ｖ族、ここでは例えばＧａＮ、半導体層を有している炭化ケイ素（ＳｉＣ）基板を含む。ここで、チップ５４は、示されるように、キャパシタ６０を通じてＲＦ入力信号へ結合されたゲートＧを有しているＦＥＴ５８をその上に形成されている。ゲートＧはまた、示されるように、チップ５４の上面に配置されたＤＣバイアス電圧網６２へ接続されている。ＦＥＴ５８のドレインＤは、示されるように、チョーク７０を通じてＶｄｄバスへ接続されるとともに、示されるように、キャパシタ７２を通じて出力へ接続されている。ＦＥＴ５８のソースＳは、垂直にチップ５４を貫通する導電性ビア７４を通じて接地面導体５６へ接続されている。Ｖｄｄバスは、図５Ａ及び５Ｂにおいて更に詳細に示されるように、デキューイングキャパシタセクション５２へ接続されている。ここで、デキューイングキャパシタセクション５２は、マイクロストリップ伝送路８０を通じてＶｄｄバスへ接続された上プレート７７と、デキューイング抵抗性ビアの一端へ接続された下プレート７９とを備えたキャパシタ７６を含み、上プレート７７と下プレート７９とは誘電体８１によって分離される（図５Ｂ）といえば十分である。抵抗性ビア７８は、ここでは、例えば、ＴａＮであり、チップ５４を垂直に貫通して、抵抗性ビア７８の第２の端部が接地面導体５６へ接続される。ここで、この例では、抵抗性ビア７８は、図３Ｃ乃至３Ｉ及び図４に関連して上述された加工を用いて形成された中空抵抗性ビアであり、抵抗性ビア７８は、固体抵抗材料であってよい点が理解されるべきである。
【００３０】
図６Ａ及び６Ｂは、図５の増幅器回路のデキューイングキャパシタセクション５２′の夫々平面図及び断面図である。ここでは、しかしながら、抵抗性ビア７８は、先と同じく、図３Ｃ乃至３Ｉ及び図４に関連して上述された加工を用いて、ここではしかしながら、マイクロストリップ伝送路８０を使用せずにデキューイングキャパシタ７６の下プレート７９の直ぐ下に接して形成されている。ここで、この例では、抵抗性ビア７８は、図３Ｃ乃至３Ｉ及び図４に関連して上述された加工を用いて形成された中空抵抗性ビアであり、抵抗性ビア７８は、固体抵抗材料であってよい点が理解されるべきである。
【００３１】
さて、当然ながら、本開示に従うマイクロ波増幅器は：基板と；該基板の上面に形成された電界効果トランジスタであり、入力信号へ接続されるゲートと、前記基板を貫通する導電性ビアを通じて、前記基板の底面に配置された接地面導体へ接続されるソースと、チョークを通じてドレイン電圧バスへ接続されるドレインとを有する前記電界効果トランジスタと；前記基板を貫通するデキューイング抵抗性ビア、及び前記ドレイン電圧バスへ接続される第１プレートと、該第１プレートから誘電的に分離され、前記基板を貫通する前記デキューイング抵抗性ビアを通じて前記接地面導体へ接続される第２プレートとを備えるデキューイングキャパシタを有するデキューイングセクションとを含む。マイクロ波増幅器はまた、前記抵抗性ビアが中空抵抗材料を有するという特徴を備えてもよい。
【００３２】
さて、やはり当然ながら、本開示に従うマイクロ波増幅器は：基板と；該基板の上面に形成された電界効果トランジスタであり、入力信号へ接続されるゲートと、前記基板を貫通する導電性ビアを通じて、前記基板の底面に配置された接地面導体へ接続されるソースと、チョークを通じてドレイン電圧バスへ接続されるドレインとを有する前記電界効果トランジスタと；デキューイング抵抗、及び前記ドレイン電圧バスへ接続される第１プレートと、該第１プレートから誘電的に分離され、前記基板の上面で前記デキューイング抵抗の一端へ接続される第２プレートとを備えるデキューイングキャパシタを有するデキューイングセクションとを含み、前記デキューイング抵抗は、前記基板の前記上面と前記接地面導体との間を通り、前記抵抗の第２の端部が前記接地面導体へ接続される。
【００３３】
本開示の多数の実施形態が記載されてきた。それでもなお、様々な変更が、本開示の精神及び適用範囲から外れることなしに行われてよい点が理解されるべきである。例えば、いくつかの抵抗は、電力処理を増大させ且つより薄いＴａＮコーティングを求めるよう形成され並列に接続され得る。例えば、夫々が２００オームの抵抗を有し且つ夫々がＴ／４の抵抗材料厚を有する４つの中空抵抗器を並列に接続することによって、抵抗性電力散逸負荷１４の電力処理能力は４倍だけ増大され、一方、負荷１４の入力インピーダンスは５０オームのままである。また、例えば、ダイアモンドウェハ基板のような、他の構造が使用されてもよい。また、例えば、タングステン又はニクロムのような、他の抵抗材料が使用されてもよい。更に、例えば、コプレーナ導波路（ＣＰＷ）伝送路又はストリップライン伝送路のような、他のタイプのマイクロ波伝送線路が使用されてもよい。また更には、ここで、抵抗材料３４′においてビア３２によって設けられる穴は空気であるが、他の誘電体が、例えば、冷却のために使用され得るような気体又は液体状の他の流体誘電体を含め、使用されてもよい。然るに、他の実施形態は、続く特許請求の範囲の適用範囲内にある。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【図４】
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【図５】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【国際調査報告】
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