(57)【要約】  一例では、位相ロックループ（ＰＬＬ）回路（１００）は、基準クロックおよびフィードバッククロックを受け取り、第１の制御電流およびパルス信号を供給するように構成されるサンプリング位相検出器（１０３）を含む。ＰＬＬはさらに、第１の制御電流およびパルス信号に基づいて第２の制御電流を生成するように構成される電荷ポンプ（１０７）を含む。ＰＬＬはさらに、第２の制御電流をフィルタリングし、発振器制御電圧を生成するように構成されるループフィルタ（１０９）を含む。ＰＬＬはさらに、発振器制御電圧に基づいて出力クロックを生成するように構成される電圧制御発振器（ＶＣＯ）（１１６）を含む。ＰＬＬはさらに、出力クロックから基準クロックを生成するように構成される周波数分割器（１１８）を含む。【選択図】図１
2019520751.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックおよびフィードバッククロックを受け取り、第１の制御電流およびパルス信号を供給するように構成されるサンプリング位相検出器と、
前記第１の制御電流および前記パルス信号に基づいて第２の制御電流を生成するように構成される電荷ポンプと、
前記第２の制御電流をフィルタリングし、発振器制御電圧を生成するように構成されるループフィルタと、
前記発振器制御電圧に基づいて出力クロックを生成するように構成される電圧制御発振器（ＶＣＯ）と、
前記出力クロックから前記基準クロックを生成するように構成される周波数分割器とを備える、位相ロックループ（ＰＬＬ）回路。
【請求項２】
前記サンプリング位相検出器は、前記フィードバッククロックのスルーレート調整するための第１の制御信号を受け取るように構成される第１の制御入力、前記パルス信号のパルス幅を調整するための第２の制御信号を受け取るように構成される第２の制御入力、および前記第１の制御電流の前記生成に使用される利得を調整するための第３の制御信号を受け取るように構成される第３の制御入力を含む、請求項１に記載のＰＬＬ回路。
【請求項３】
前記サンプリング位相検出器は、
制御電圧を生成するために前記基準クロックを使用して前記フィードバッククロックをサンプリングするように構成されるサンプラと、
前記制御電圧を前記第１の制御電流に変換するように構成される相互コンダクタンス回路と、
前記基準クロックに応答して前記パルス信号を生成するように構成されるパルサ回路とを備える、請求項１に記載のＰＬＬ回路。
【請求項４】
前記電荷ポンプは、
供給電圧と第１のスイッチを通じて前記制御電圧を提供するノードとの間に選択的に結合される第１の電流源と、
基準電圧と第２のスイッチを通じて前記制御電圧を提供する前記ノードとの間に選択的に結合される第２の電流源とを備え、
前記第１および第２のスイッチの制御入力はそれぞれ、前記パルス信号を受け取るために結合され、
前記第１および第２の電流源の制御入力は、前記第１および第２の電流をそれぞれ受け取るために結合される、請求項３に記載のＰＬＬ回路。
【請求項５】
前記サンプラは、第１の制御信号に基づいて前記サンプラの出力においてキャパシタンスを増加させるまたは減少させるように構成される切り替え可能なキャパシタバンク、および第２の制御信号に基づいて前記サンプラの入力において前記フィードバッククロックに増加したまたは減少したスキューを提供するように構成可能なインバータを含む、請求項３に記載のＰＬＬ回路。
【請求項６】
前記パルサ回路は、制御信号に基づいて前記基準クロックを受け取る経路のキャパシタンスを増加させるまたは減少させるように構成される切り替え可能なキャパシタバンクを含む、請求項３に記載のＰＬＬ回路。
【請求項７】
前記相互コンダクタンス回路は、第１の制御信号に基づいて差動増幅器にバイアス電流を提供する可変電流源および第２の制御信号に応答するブリーダ回路を含む、請求項３に記載のＰＬＬ回路。
【請求項８】
基準クロックおよびフィードバッククロックを受け取り、第１の制御電流およびパルス信号を供給するように構成されるサンプリング位相検出器と、
前記第１の制御電流および前記パルス信号に基づいて第２の制御電流を生成するように構成される電荷ポンプと、
前記第２の制御電流をフィルタリングし、発振器制御電圧を生成するように構成されるループフィルタと、
前記発振器制御電圧に基づいて出力クロックを生成するように構成される電圧制御発振器（ＶＣＯ）と、
前記出力クロックから前記基準クロックを生成するように構成される周波数分割器とを含むＰＬＬと、
前記ＰＬＬに結合され、前記サンプリング位相検出器のスルーレート、パルス幅、または利得の少なくとも１つを制御するように構成される制御回路とを備える、位相ロックループ（ＰＬＬ）システム。
【請求項９】
前記サンプリング位相検出器は、前記フィードバッククロックのスルーレートを調整するための第１の制御信号を前記制御回路から受け取るように構成される第１の制御入力、前記パルス信号のパルス幅を調整するための第２の制御信号を前記制御回路から受け取るように構成される第２の制御入力、および前記第１の制御電流の前記生成に使用される利得を調整するための第３の制御信号を前記制御回路から受け取るように構成される第３の制御入力を含む、請求項８に記載のＰＬＬシステム。
【請求項１０】
前記サンプリング位相検出器は、
制御電圧を生成するために前記基準クロックを使用して前記フィードバッククロックをサンプリングするように構成されるサンプラと、
前記制御電圧を前記第１の制御電流に変換するように構成される相互コンダクタンス回路と、
前記基準クロックに応答して前記パルス信号を生成するように構成されるパルサ回路とを備える、請求項８に記載のＰＬＬシステム。
【請求項１１】
前記電荷ポンプは、
供給電圧と、第１のスイッチを通じて前記制御電圧を提供するノードとの間に選択的に結合される第１の電流源と、
基準電圧と、第２のスイッチを通じて前記制御電圧を提供する前記ノードとの間に選択的に結合される第２の電流源とを備え、
前記第１および第２のスイッチの制御入力はそれぞれ、前記パルス信号を受け取るために結合され、
前記第１および第２の電流源の制御入力は、前記第１および第２の電流をそれぞれ受け取るために結合される、請求項１０に記載のＰＬＬシステム。
【請求項１２】
前記サンプラは、第１の制御信号に基づいて前記サンプラの出力においてキャパシタンスを増加させるまたは減少させるように構成される切り替え可能なキャパシタバンクを含む、請求項１０に記載のＰＬＬシステム。
【請求項１３】
前記サンプラは、第２の制御信号に基づいて前記サンプラの入力において前記フィードバッククロックに増加したまたは減少したスキューを提供するように構成可能なインバータを含む、請求項１２に記載のＰＬＬシステム。
【請求項１４】
前記パルサ回路は、制御信号に基づいて前記基準クロックを受け取る経路のキャパシタンスを増加させるまたは減少させるように構成される切り替え可能なキャパシタバンクを含む、請求項１０に記載のＰＬＬシステム。
【請求項１５】
前記相互コンダクタンス回路は、第１の制御信号に基づいて差動増幅器にバイアス電流を提供する可変電流源および第２の制御信号に応答するブリーダ回路を含む、請求項１０に記載のＰＬＬシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の例は、一般に電子回路に関し、詳しくはサンプリング位相検出器を有する位相ロックループ（ＰＬＬ）に関する。
【背景技術】
【０００２】
位相ロックループ（ＰＬＬ）の帯域内ジッタ寄与は、位相検出器および電荷ポンプのノイズによって支配される。このジッタ寄与は、位相検出器および電荷ポンプの実効利得を増加させることによって低減される。実効利得は、電荷ポンプ電流を増加させることによって増加させることができる。しかしながら、電荷ポンプ電流を増加させることは、より高い電力消費およびより高い出力ノイズをもたらす。追加として、電荷ポンプ電流は、特により低い電圧電源を用いる基準化プロセスにおいて、電流源の飽和マージン限界に起因して任意に増加させることができない。それ故に、電荷ポンプ電流を増加させることなく実行利得を増加させることが、望ましい。
【発明の概要】
【０００３】
サンプリング位相検出器を有する位相ロックループ（ＰＬＬ）を提供するための技法が、述べられる。一例では、位相ロックループ（ＰＬＬ）回路は、基準クロックおよびフィードバッククロックを受け取り、第１の制御電流およびパルス信号を供給するように構成されるサンプリング位相検出器を含む。ＰＬＬはさらに、第１の制御電流およびパルス信号に基づいて第２の制御電流を生成するように構成される電荷ポンプを含む。ＰＬＬはさらに、第２の制御電流をフィルタリングし、発振器制御電圧を生成するように構成されるループフィルタを含む。ＰＬＬはさらに、発振器制御電圧に基づいて出力クロックを生成するように構成される電圧制御発振器（ＶＣＯ）を含む。ＰＬＬはさらに、出力クロックから基準クロックを生成するように構成される周波数分割器を含む。
【０００４】
オプションとして、サンプリング位相検出器は、フィードバッククロックのスルーレートを調整するための第１の制御信号を受け取るように構成される第１の制御入力、パルス信号のパルス幅を調整するための第２の制御信号を受け取るように構成される第２の制御入力、および第１の制御電流の生成に使用される利得を調整するための第３の制御信号を受け取るように構成される第３の制御入力を含んでもよい。
【０００５】
オプションとして、サンプリング位相検出器は、制御電圧を生成するために基準クロックを使用してフィードバッククロックをサンプリングするように構成されるサンプラ、制御電圧を第１の制御電流に変換するように構成される相互コンダクタンス回路、および基準クロックに応答してパルス信号を生成するように構成されるパルサ回路を含んでもよい。
【０００６】
オプションとして、電荷ポンプは、供給電圧と第１のスイッチを通じて制御電圧を提供するノードとの間に選択的に結合される第１の電流源、および基準電圧と第２のスイッチを通じて制御電圧を提供するノードとの間に選択的に結合される第２の電流源を含んでもよい。第１および第２のスイッチの制御入力はそれぞれ、パルス信号を受け取るために結合されてもよく、第１および第２の電流源の制御入力は、第１および第２の電流をそれぞれ受け取るために結合されてもよい。
【０００７】
オプションとして、サンプラは、第１の制御信号に基づいてサンプラの出力においてキャパシタンスを増加させるまたは減少させるように構成される切り替え可能なキャパシタバンクを含んでもよい。
【０００８】
オプションとして、サンプラは、第２の制御信号に基づいてサンプラの入力においてフィードバッククロックに増加したまたは減少したスキューを提供するように構成可能なインバータを含んでもよい。
【０００９】
オプションとして、パルサ回路は、制御信号に基づいて基準クロックを受け取る経路のキャパシタンスを増加させるまたは減少させるように構成される切り替え可能なキャパシタバンクを含んでもよい。
【００１０】
オプションとして、相互コンダクタンス回路は、第１の制御信号に基づいて差動増幅器にバイアス電流を提供する可変電流源を含んでもよい。
【００１１】
オプションとして、相互コンダクタンス回路は、第２の制御信号に応答するブリーダ回路を含んでもよい。
【００１２】
別の例では、位相ロックループ（ＰＬＬ）システムは、ＰＬＬおよび制御回路を含む。ＰＬＬは、基準クロックおよびフィードバッククロックを受け取り、第１の制御電流およびパルス信号を供給するように構成されるサンプリング位相検出器を含む。ＰＬＬはさらに、第１の制御電流およびパルス信号に基づいて第２の制御電流を生成するように構成される電荷ポンプを含む。ＰＬＬはさらに、第２の制御電流をフィルタリングし、発振器制御電圧を生成するように構成されるループフィルタを含む。ＰＬＬはさらに、発振器制御電圧に基づいて出力クロックを生成するように構成される電圧制御発振器（ＶＣＯ）を含む。ＰＬＬはさらに、出力クロックから基準クロックを生成するように構成される周波数分割器を含む。ＰＬＬシステムはさらに、サンプリング位相検出器のスルーレート、パルス幅、または利得の少なくとも１つを制御するように構成される、ＰＬＬに結合される制御回路を含む。
【００１３】
オプションとして、サンプリング位相検出器は、フィードバッククロックのスルーレートを調整するための第１の制御信号を制御回路から受け取るように構成される第１の制御入力、パルス信号のパルス幅を調整するための第２の制御信号を制御回路から受け取るように構成される第２の制御入力、および第１の制御電流の生成に使用される利得を調整するための第３の制御信号を制御回路から受け取るように構成される第３の制御入力を含んでもよい。
【００１４】
オプションとして、サンプリング位相検出器は、制御電圧を生成するために基準クロックを使用してフィードバッククロックをサンプリングするように構成されるサンプラ、制御電圧を第１の制御電流に変換するように構成される相互コンダクタンス回路、および基準クロックに応答してパルス信号を生成するように構成されるパルサ回路を含んでもよい。
【００１５】
オプションとして、電荷ポンプは、供給電圧と第１のスイッチを通じて制御電圧を提供するノードとの間に選択的に結合される第１の電流源、および基準電圧と第２のスイッチを通じて制御電圧を提供するノードとの間に選択的に結合される第２の電流源を含んでもよい。第１および第２のスイッチの制御入力はそれぞれ、パルス信号を受け取るために結合されてもよく、第１および第２の電流源の制御入力は、第１および第２の電流をそれぞれ受け取るために結合されてもよい。
【００１６】
オプションとして、サンプラは、第１の制御信号に基づいてサンプラの出力においてキャパシタンスを増加させるまたは減少させるように構成される切り替え可能なキャパシタバンクを含んでもよい。
【００１７】
オプションとして、サンプラは、第２の制御信号に基づいてサンプラの入力においてフィードバッククロックに増加したまたは減少したスキューを提供するように構成可能なインバータを含んでもよい。
【００１８】
オプションとして、パルサ回路は、制御信号に基づいて基準クロックを受け取る経路のキャパシタンスを増加させるまたは減少させるように構成される切り替え可能なキャパシタバンクを含んでもよい。
【００１９】
オプションとして、相互コンダクタンス回路は、第１の制御信号に基づいて差動増幅器にバイアス電流を提供する可変電流源を含んでもよい。
【００２０】
オプションとして、相互コンダクタンス回路は、第２の制御信号に応答するブリーダ回路を含んでもよい。
【００２１】
別の例では、位相ロックループ（ＰＬＬ）回路内のサンプリング位相検出器を制御する方法は、基準クロックに基づいてサンプリング位相検出器のサンプラによってサンプリングされるフィードバッククロックのスルーレートを調整するステップを含み、フィードバッククロックは、ＰＬＬの電圧制御発振器（ＶＣＯ）の出力クロックを分割することによって生成される。本方法はさらに、ＰＬＬの電荷ポンプのスイッチを制御するために使用されるパルスのパルス幅を調整するステップを含む。本方法はさらに、電荷ポンプを制御するための電流にサンプラによって出力される電圧を変換するために使用される相互コンダクタンス回路の利得を調整するステップを含む。
【００２２】
オプションとして、相互コンダクタンス回路の利得を調整するステップは、相互コンダクタンス回路内の差動増幅器に供給されるバイアス電流を増加させるまたは減少させるステップ、および温度制御信号に応答してブリーダ回路内の電流を選択的に下げるステップを含んでもよい。
【００２３】
これらの態様および他の態様は、次に来る詳細な記述を参照して理解されてもよい。
【００２４】
上で列挙された特徴が、詳細に理解できるように、上で簡潔に要約された、より詳しい記述が、例となる実施を参照することによってなされてもよく、その実施のいくつかが、添付の図面に例示される。しかしながら、添付の図面は、典型的な例となる実施を示すだけであり、従ってその範囲を制限すると考えるべきでないことに留意すべきである。
【図面の簡単な説明】
【００２５】
【図１】一例による位相ロックループ（ＰＬＬ）を描写するブロック図である。
【図２】一例によるサンプラを描写する概略図である。
【図３】一例によるパルサ回路を描写する概略図である。
【図４】一例による相互コンダクタンス（Ｇｍ）回路を描写する概略図である。
【図５】一例によるサンプリング位相検出器の利得を制御する方法を描写する流れ図である。
【図６】図１のＰＬＬが利用可能なプログラマブル集積回路（ＩＣ）のアーキテクチャを例示する図である。
【図７】一例によるサンプリング位相検出器の特性を描写するグラフである。
【発明を実施するための形態】
【００２６】
理解を容易にするために、同一の参照数字が、図に共通する同一の要素を指定するために、可能であれば使用された。一例の要素が、他の例に有益に組み込まれてもよいと考えられる。
【００２７】
様々な特徴が、図を参照して以下で述べられる。図は、一定の縮尺で描かれることもありまたは描かれないこともあり、似た構造または機能の要素は、図全体にわたって類似の参照数字によって表されることに留意すべきである。図は、特徴の記述を容易にすることを目的とするだけであることに留意すべきである。図は、特許請求される発明の包括的記述または特許請求される発明の範囲への制限となることを目的としていない。加えて、示される例は、図に示されるすべての態様または利点を有する必要はない。特定の例と併せて述べられる態様または利点は、必ずしもその例に制限されず、たとえそのように例示されなくても、またはそのように明確に述べられなくても、任意の他の例において実践されてもよい。
【００２８】
サンプリング位相検出器を有する位相ロックループ（ＰＬＬ）を提供するための技法が、述べられる。上で論じられたように、ＰＬＬの帯域内ジッタ寄与は、位相検出器および電荷ポンプの実効利得を増加させることによって低減される。実効利得は、サブサンプリング位相検出器を使用することによって増加させることができる。サブサンプリング検出器は、電圧制御発振器（ＶＣＯ）の出力を直接サンプリングすることによってより高い利得を実現する。しかしながら、この技法は、いくつかの欠点を有する。ＶＣＯ出力を直接サンプリングすることは、動作のより高い周波数に起因してより高い電力消費を提示する。その上、この技法は、小さいロッキング範囲を有し、別個の周波数校正回路を必要とする高調波へのロッキングの傾向がある。最後に、サブサンプリング技法は、複雑なデジタル／時間コンバータ回路を使用することなく分数合成（fractional synthesis）のために使用することができない。
【００２９】
本明細書で述べられる例では、ＰＬＬは、位相検出器および電荷ポンプの組み合わせの実効利得を増加させるサンプリング位相検出器を含み、それによってＰＬＬの帯域内ジッタ寄与を低減する。上で述べられたサブサンプリング位相検出器に反して、サンプリング位相検出器は、ＶＣＯ出力を直接サンプリングしない。むしろ、サンプリング位相検出器は、ＶＣＯの周波数分割された出力について動作する。サンプリングされた出力は、相互コンダクタンス（Ｇｍ）セルにおいて電圧／電流変換を受ける。Ｇｍセルの出力は、電荷ポンプの上下する電流（up and down currents）を制御するために使用される。パルサ回路は、サンプリング位相検出器の利得を制御するために使用される。本明細書で述べられるサンプリング位相検出器の構造は、電力消費を低減し、ジッタ性能を改善しながら、ロッキング範囲を増加させる。これらの態様および他の態様は、図面に関して以下で述べられる。
【００３０】
図１は、一例によるＰＬＬ１００を描写するブロック図である。ＰＬＬ１００は、サンプラ１０２、相互コンダクタンス（Ｇｍ）回路１０４、パルサ回路（「パルサ１０６」）、電荷ポンプ１０７、ループフィルタ１０９、電圧制御発振器（ＶＣＯ）１１６、および周波数分割器（「分割器１１８」）を含む。一例では、電荷ポンプ１０７は、電流源１１２、スイッチ１０８および１１０、ならびに電流源１１４を含む。一例では、ループフィルタ１０９は、抵抗器ＲならびにキャパシタＣ１およびＣ２を含む。ＰＬＬ１００は、複数の制御入力を含む。一例では、ＰＬＬ１００は、制御入力を駆動するように構成される制御回路１２０に結合される。サンプラ１０２、Ｇｍ回路１０４、およびパルサ回路１０６は、サンプリング位相検出器（ＳＰＤ）１０３を実施する。
【００３１】
サンプラ１０２は、基準クロック（ｒｅｆ＿ｃｌｋ）およびフィードバッククロック（ｆｂ＿ｃｌｋ）をそれぞれ受け取るように構成される一対の入力を含む。サンプラ１０２は、Ｇｍ回路１０４の一対の入力に結合される一対の出力を含む。サンプラ１０２の出力は、正の端部（ＶｓａｍＰ）および負の端部（ＶｓａｍＮ）を有する差動電圧を供給する。Ｇｍ回路１０４は、電荷ポンプ１０７の一対の入力に結合される一対の出力を含む。Ｇｍ回路１０４の出力は、正の端部（ＩｓａｍＰ）および負の端部（ＩｓａｍＮ）を有する差動電流を供給する。サンプラ１０２の例は、図２に関して以下で述べられる。Ｇｍ回路１０４の例は、図４に関して以下で述べられる。
【００３２】
パルサ回路１０６の入力は、基準クロックを受け取るように構成される。パルサ回路１０６の出力は、電荷ポンプ１０７の入力に結合される。電荷ポンプ１０７の出力は、ＶＣＯ１１６の入力に結合される。電荷ポンプ１０７の出力は、電流Ｉｃｐを供給する。ループフィルタ１０９は、電荷ポンプ１０７の出力と基準電圧（例えば、電気接地）との間に結合される。ループフィルタ１０９は、電流Ｉｃｐに応答して電圧Ｖｃｔｒｌを生成する。ＶＣＯ１１６の入力は、制御電圧Ｖｃｔｒｌを受け取る。ＶＣＯ１１６の出力は、分割器１１８の入力に結合される。ＶＣＯ１１６の出力は、出力クロック（ｏｕｔ＿ｃｌｋ）を提供する。分割器１１８の出力は、基準クロックを提供するためにサンプラ１０２に結合される。サンプラ１０２、Ｇｍ回路１０４、およびパルサ回路１０６の制御入力は、制御回路１０２の出力に結合される。パルサ回路１０６の例は、図３に関して以下で述べられる。ＶＣＯ１１６は、インダクタ−キャパシタ（ＬＣ）発振器、リング発振器、または類似のものとすることができる。分割器１１８は、整数分割器（例えば、Ｎ分割）または分数分割器（例えば、Ｎ．Ｆ分割）とすることができる。
【００３３】
一例では、電流源１１２は、スイッチ１０８を通じて供給電圧（Ｖｄｄ）とノードＶｃｔｒｌとの間に選択的に結合される。電流源１１４は、スイッチ１１０を通じてノードＶｃｔｒｌと基準電圧との間に選択的に結合される。スイッチ１０８および１１０の制御入力は、パルサ１０６の出力に結合される。スイッチ１０８および１１０の出力は、電流Ｉｃｐを提供し、電流Ｉｃｐは、ループフィルタ１０９によって電圧Ｖｃｔｒｌに変換される。電流源１１２の制御入力は、電流ＩｓａｍＰをＧｍ回路１０４から受け取るために結合される。電流源１１４の制御入力は、電流ＩｓａｍｐＮをＧｍ回路１０４から受け取るために結合される。電流源１１２および１１４は、電流制御電流源を実施するための任意の知られた回路とすることができる。スイッチ１０８および１１０は、電圧制御スイッチを実施するための任意の知られた回路とすることができる。
【００３４】
一例では、抵抗器Ｒは、キャパシタＣ１と直列に結合される。抵抗器ＲおよびキャパシタＣ１の直列組み合わせは、ノードＶｃｔｒｌと基準電圧との間に結合される。キャパシタＣ２は、抵抗器ＲおよびＣ１の直列組み合わせと並列に結合される。このため、キャパシタＣ２は、ノードＶｃｔｒｌと基準電圧との間に結合される。当業者は、ループフィルタ１０９が、ＶＣＯ１１６を制御するための電圧を生成するために電流をフィルタリングするための他の知られたアーキテクチャを有することができるということを認識するであろう。
【００３５】
動作時には、ＳＰＤ１０３は、出力クロックよりもむしろ、分割されたフィードバッククロックついて動作する。特に、サンプラ１０２は、基準クロックを使用してフィードバッククロックをサンプリングする。サンプラ１０２によって出力される差動電圧は、位相誤差情報（例えば、フィードバッククロックと基準クロックとの間の位相誤差）を含有する。Ｇｍ回路１０４は、サンプラ１０２によって出力される差動電圧を差動電流に変換する。差動電流は、電荷ポンプ１０７に供給され、電荷ポンプ１０７は、位相ロッキングのために電流源１１２および１１４によって供給されるＩｕｐおよびＩｄｏｗｎ電流を制御する。パルサ回路１０６は、スイッチ１０８および１１０が同時にオン／オフするように制御し、スイッチ１０８および１１０のオン状態の持続時間は、パルス幅によって決定される。出力電流Ｉｃｐはそれ故に、スイッチ１０８および１１０が、それぞれ閉じているかまたは開いているかに応じてＩｕｐ−Ｉｄｏｗｎまたはゼロである。電荷ポンプのシングルエンド出力電流Ｉｃｐは、ループフィルタ１０９によってフィルタリングされ、ループフィルタ１０９は、ＶＣＯ１１６のための制御電圧Ｖｃｔｒｌを生成する。電荷ポンプ１０７は、シングルエンド出力を供給するように示されるが、他の例では、電荷ポンプ１０７は、差動出力を有することができる。さらに、他の例では、電荷ポンプ１０７内の分岐の数は、電荷ポンプ電流を増加させるまたは減少させるように変更することができる。
【００３６】
ＳＰＤ１０３の利得は、
ＫＳＰＤ＝（Ｓｌｗ×ｔｐｕｌ×Ｇｍ）／２π          方程式１
である。
【００３７】
ただし、Ｓｌｗは、フィードバッククロックのスルーレートであり、ｔｐｕｌは、パルサ回路１０６の出力のパルス幅であり、Ｇｍは、Ｇｍ回路１０４の実効相互コンダクタンスである。パラメータＳｌｗ、ｔｐｕｌ、およびＧｍを変えることによって、ＳＰＤ１０３の利得は、Ｉｃｐ／２πより大きくなるように制御することができる。加えて、Ｓｌｗを増加させることによってＳＰＤ１０３の利得を増加させることは、出力ノイズを変化させない。このため、ＳＰＤ１０３の利得を倍にすることは、ＰＬＬ１００出力の６デジベル（ｄＢ）位相ノイズ改善をもたらし、その６ｄＢは、電荷ポンプ出力電流を増加ささせる従来の手法よりも３ｄＢ良好である。さらに、ＳＰＤ１０３は、ＳＰＤ１０３の動作のより低い周波数に起因して、ＶＣＯの出力を直接サンプリングするサブサンプリング位相検出器アーキテクチャよりも消費する電力が少ない。さらに、ＳＰＤ１０３は、基準クロックおよびフィードバッククロックの両方が、同じ周波数にあるので、高調波へのロッキングの傾向がなく、そのことは、サブサンプリング位相検出器と比較してアーキテクチャを簡略化する。その上、ＳＰＤ１０３は、分数合成とともに使用することができる。
【００３８】
図７は、一例によるＳＰＤ１０３の特性を描写するグラフ７００である。グラフ７００は、位相の変化を表すＸ軸および平均電荷ポンプ出力電流Ｉｃｐを表すＹ軸を含む。曲線は、どのように電荷ポンプ出力電流が、フィードバッククロックと基準クロックとの間の位相差に従って変わるかを示す。最大Ｉｃｐと最小Ｉｃｐとの間の曲線の傾き（すなわち、ＳＰＤ１０３の利得）は、上記の方程式１によって示される値である。曲線の傾きが、Ｓｌｗ、ｔｐｕｌ、およびＧｍの１つまたは複数を変えることによって変えることができることは、明らかである。
【００３９】
図２は、一例によるサンプラ１０２を描写する概略図である。本例では、サンプラ１０２は、インバータ２０２、２０４、２０６、および２０８を含む。サンプラ１０２はさらに、スイッチ回路２１０、スイッチドキャパシタバンク２１２、およびスイッチ回路２１４を含む。本例では、スイッチドキャパシタバンク２１２は、スイッチ２１１、キャパシタＣ３、Ｃ４、Ｃ５、およびＣ６、ならびにスイッチ２１３を含む。スイッチドキャパシタバンク２１２は、４つのキャパシタを有するように示されるが、一般にスイッチドキャパシタバンク２１２は、複数のキャパシタを使用して可変キャパシタンスを提供する。
【００４０】
インバータ２０２の入力は、フィードバッククロック（ｆｂ＿ｃｌｋ）を受け取る。インバータ２０２の出力は、インバータ２０４の入力に結合される。インバータ２０４の出力は、スイッチ回路２１０内のスイッチを通じてノード２１６に結合される。インバータ２０６の入力は、フィードバッククロックの論理的補数（ｆｂ＿ｃｌｋ＿ｂ）を受け取る。インバータ２０６の出力は、インバータ２０８の入力に結合される。インバータ２０８の出力は、スイッチ回路２１０内のスイッチを通じてノード２１８に結合される。スイッチ回路２１０内のスイッチの制御入力は、基準クロックの補数（ｒｅｆ＿ｃｌｋ＿ｂ）を受け取るために結合される。
【００４１】
スイッチドキャパシタバンク２１２は、ノード２１６とノード２１８との間に結合される。本例では、キャパシタＣ３〜Ｃ６は、スイッチ２１１とスイッチ２１３との間に並列に結合される。スイッチ２１１は、キャパシタＣ３〜Ｃ６をノード２１６に選択的に結合する。スイッチ２１３は、キャパシタＣ３〜Ｃ６をノード２１８に選択的に結合する。スイッチ２１１および２１３の制御入力は、制御信号（ｓｌ＿ｃｔｒｌ）を受け取る。本例では、制御信号（ｓｌ＿ｃｔｒｌ）は、４ビットの幅を有する。制御信号（ｓｌ＿ｃｔｒｌ）は、キャパシタＣ３〜Ｃ６の異なる１つおよびキャパシタＣ３〜Ｃ６の異なる並列組み合わせによって提供される１５の異なるキャパシタンスの中から選択するようにスイッチ２１１および２１３を制御することができる。キャパシタＣ３〜Ｃ６は、異なるキャパシタンス値を有することができる。例えば、キャパシタＣ４は、キャパシタＣ３のキャパシタンスの二倍を有することができ、キャパシタＣ５は、キャパシタＣ４のキャパシタンスの二倍を有することができ、キャパシタＣ６は、キャパシタＣ５のキャパシタンスの二倍を有することができる。
【００４２】
ノード２１６は、スイッチ回路２１４内のスイッチを通じて電圧ＶｓａｍＰを選択的に供給する。ノード２１８は、スイッチ回路２１４内のスイッチを通じて電圧ＶｓａｍＮを選択的に供給する。スイッチ回路２１４内のスイッチは、基準クロック（ｒｅｆ＿ｃｌｋ）によって制御される。
【００４３】
動作時には、制御信号ｓｌ＿ｃｔｒｌは、フィードバッククロックのスルーレート（Ｓｌｗ）を制御するために、このためＳＰＤ１０３の利得を制御するために使用される。ＳＰＤ１０３の利得を増加させるために、制御信号ｓｌ＿ｃｔｒｌは、スイッチドキャパシタバンク２１２によって供給されるキャパシタンスの量を低減するためにより低いデジタルコードを供給することができる。ＳＰＤ１０３の利得を減少させるために、制御信号ｓｌ＿ｃｔｒｌは、スイッチドキャパシタバンク２１２によって供給されるキャパシタンスの量を増加させるためにより高いデジタルコードを供給することができる。インバータ２０４および２０８は、Ｇｍ回路１０４の共通モードを制御するためにプログラム可能なスキューを有することができる。制御回路１２０は、インバータ２０４および２０８のスキューを制御するための信号と同様に、制御信号ｓｌ＿ｃｔｒｌを供給することができる。
【００４４】
図３は、一例によるパルサ回路１０６を描写する概略図である。本例では、パルサ回路１０６は、インバータ３０２、３０４、および３１０を含む。パルサ回路１０６はさらに、スイッチドキャパシタバンク３０６および３１２を含む。パルサ回路１０６はさらに、論理的ＮＡＮＤ関数を提供するように構成されるロジックゲート３１４（例えば、ＮＡＮＤゲートまたはＮＡＮＤ関数を提供するゲートの組み合わせ）を含む。
【００４５】
インバータ３０２および３０４の入力は、基準クロック（ｒｅｆ＿ｃｌｋ）を受け取る。インバータ３０２の出力は、インバータ３１０の入力に結合される。インバータ３１０の出力は、ロジックゲート３１４の入力に結合される。インバータ３０４の出力は、ロジックゲート３１４の別の入力に結合される。ロジックゲート３１４の出力は、パルス信号（ｐｕｌ）を提供する。
【００４６】
スイッチドキャパシタバンク３０６は、インバータ３０２の出力と基準電圧（例えば、電気接地）との間に結合される。同様に、スイッチドキャパシタバンク３１２は、インバータ３１０の出力と基準電圧との間に結合される。スイッチドキャパシタバンク３０６は、スイッチ３０８ならびにキャパシタＣ７およびＣ８を含む。キャパシタＣ７およびＣ８は、スイッチ３０８と基準電圧との間で並列に結合される。キャパシタＣ７およびＣ８は、スイッチ３０８を通じてインバータ３０２の出力に選択的に結合される。スイッチドキャパシタバンク３１２は、スイッチドキャパシタバンク３０６と同様に構成される。特に、スイッチドキャパシタバンク３１２は、スイッチ３１３ならびにキャパシタＣ９およびＣ１０を含む。キャパシタＣ９およびＣ１０は、スイッチ３１３と基準電圧との間で並列に結合される。キャパシタＣ９およびＣ１０は、スイッチ３１３を通じてインバータ３１０の出力に選択的に結合される。スイッチ３０８および３１３の制御入力はそれぞれ、パルス制御信号（ｐｕｌ＿ｃｔｒｌ）を受け取る。スイッチドキャパシタバンク３０６および３１２の各々は、２つのキャパシタを有するように示されるが、一般にスイッチドキャパシタバンク３０６および３１２の各々は、複数のキャパシタを使用して可変キャパシタンスを提供する。
【００４７】
動作時には、パルサ回路１０６は、基準クロックを並列経路、すなわちインバータ３０２および３１０を通る１つの経路ならびにインバータ３０４を通る別の経路に沿って遅延させる。２つの経路の遅延の差は、実効パルス幅である。信号ｐｕｌ＿ｃｔｒｌは、スイッチドキャパシタバンク３０６および３１２によって供給されるキャパシタンスを増加させるまたは減少させるために使用することができ、それによってパルス幅ｔｐｕｌを増加させるまたは減少させる。キャパシタンスを増加させることは、インバータ３０２および３１０を通る経路の遅延を増加させ、キャパシタンスを減少させることは、インバータ３０２および３１０を通る経路の遅延を減少させる。増加したパルス幅は、ＳＰＤ１０３の利得を増加させ、減少したパルス幅は、ＳＰＤ１０３の利得を減少させる。パルス制御信号ｐｕｌ＿ｃｔｒｌは、制御回路１２０によって供給することができる。
【００４８】
図４は、一例によるＧｍ回路１０４を描写する概略図である。本例では、Ｇｍ回路１０４は、可変電流源４０２およびトランジスタＭ１からＭ８を含む。トランジスタＭ３、Ｍ４、Ｍ５、およびＭ８は、Ｐ型金属酸化膜半導体ＦＥＴ（ＭＯＳＦＥＴ）などの、Ｐチャンネル電界効果トランジスタ（ＦＥＴ）を備える。トランジスタＭ１、Ｍ２、Ｍ６、およびＭ７は、Ｎ型ＭＯＳＦＥＴなどの、ＮチャンネルＦＥＴを備える。
【００４９】
トランジスタＭ３のソースは、電圧供給源（Ｖｄｄ）に結合される。トランジスタＭ３のゲートは、そのソースに結合され、ソースは次に、トランジスタＭ１のドレインに結合される。トランジスタＭ３のゲートは、電流ＩｓａｍＰを支給する。トランジスタＭ１のソースは、基準電圧（例えば、電気接地）に結合される。トランジスタＭ１のゲートは、トランジスタＭ２のゲートに結合される。トランジスタＭ２のゲートはまた、そのドレインにも結合される。トランジスタＭ２のソースは、基準電圧に結合される。
【００５０】
トランジスタＭ４のドレインは、トランジスタＭ２のドレインに結合される。トランジスタＭ４のゲートは、電圧ＶｓａｍＰを受け取る。トランジスタＭ４のソースは、可変電流源４０２の出力に結合される。可変電流源４０２の入力は、供給電圧Ｖｄｄに結合される。トランジスタＭ５のソースは、可変電流源４０２の出力に結合される。トランジスタＭ５のドレインは、トランジスタＭ７のドレインに結合される。トランジスタＭ５のゲートは、電圧ＶｓａｍＮを受け取るために結合される。
【００５１】
トランジスタＭ７のゲートは、そのドレインに結合される。トランジスタＭ７のソースは、基準電圧に結合される。トランジスタＭ７のゲートは、電流ＩｓａｍＮを供給する。トランジスタＭ８のソースは、可変電流源４０２の出力に結合される。トランジスタＭ８のドレインは、トランジスタＭ６のドレインに結合される。トランジスタＭ８のゲートは、温度制御電圧（Ｖｔｃ）を受け取る。トランジスタＭ６のソースは、基準電圧に結合される。トランジスタＭ６のゲートは、温度制御イネーブル信号（ＴＣｅｎ）を受け取る。
【００５２】
動作時には、可変電流源４０２ならびにトランジスタＭ４およびＭ５は、差動増幅器４０４（ｐチャンネルベースの）を実施する。トランジスタＭ２およびＭ７は、ダイオード接続負荷（ｎチャンネルベースの）を実施する。トランジスタＭ１およびＭ２ならびに可変電流源４０２は、電流ミラー４１０を実施し、トランジスタＭ３は、ダイオード接続負荷を提供する。電流ＩｓａｍＰは、トランジスタＭ３のドレインによって供給される。電流ＩｓａｍＮは、トランジスタＭ５のドレインによって提供される。差動電圧ＶｓａｍＰおよびＶｓａｍＮは、差動増幅器４０４の入力に（例えば、トランジスタＭ４およびＭ５のゲートにそれぞれ）結合される。Ｇｍ回路１０４の利得、Ｇｍは、可変電流源４０２によって供給されるバイアス電流を変えることによって制御することができる。可変電流源４０２を制御するための制御信号は、制御回路１２０によって供給することができる。
【００５３】
Ｇｍ回路１０４はまた、トランジスタＭ８およびＭ６によって実施される電流ブリーダ４０８も含む。トランジスタＭ６は、電流ブリーダ４０８を有効にまたは無効にする制御信号ＴＣｅｎを受け取る。トランジスタＭ８は、電流ブリーダ４０８によって下げられる電流の量を制御する制御電圧Ｖｔｃを受け取る。電流ブリーダ４０８は、温度補償を提供する。制御回路１２０は、電圧Ｖｔｃを生成するために温度補償回路を含むことができる。低い温度では、制御信号Ｖｔｃは、低く、それ故に電流ブリーダ４０８は、オンにされ、そのことが、利得Ｇｍを低減する。高い温度では、制御信号Ｖｔｃは、高く、それ故に電流ブリーダ４０８は、オフにされ、そのことが、利得Ｇｍを不変のままにする。それに応じて、制御回路１２０は、温度範囲にわたり実質的に一定の利得Ｇｍを達成するために、温度が、変わるにつれて、電圧Ｖｔｃを変えることができる。
【００５４】
図５は、一例によるサンプリング位相検出器１０３の利得を制御する方法５００を描写する流れ図である。方法５００は、ＰＬＬ１００に結合される制御回路１２０によって実施することができる。方法５００は、ブロック５０２から始まり、ブロック５０２では、制御回路１２０は、フィードバッククロックのスルーレートを調整する。一例では、ブロック５０４において、制御回路１２０は、サンプラ１０２内のスイッチドキャパシタバンク２１２のキャパシタンスを増加させるまたは減少させる。ブロック５０６において、制御回路１２０は、サンプラ１０２内のインバータ２０４および２０８のスキューを調整する。
【００５５】
ブロック５０８において、制御回路１２０は、パルサ回路１０６によって出力されるパルスのパルス幅を調整する。一例では、ブロック５１０において、制御回路１２０は、スイッチドキャパシタバンク３０６および３１２によって供給されるキャパシタンスを増加させるまたは減少させる。
【００５６】
ブロック５１２において、制御回路１２０は、Ｇｍ回路１０４の利得を調整する。一例では、ブロック５１４において、制御回路１２０は、可変電流源４０２によって供給されるバイアス電流を増加させるまたは減少させる。ブロック５１６において、制御回路１２０は、Ｇｍ回路１０４内の電流ブリーダ４０８に適用される温度制御信号の形で温度補償を適用する。
【００５７】
本明細書で述べられるＰＬＬ１００は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他の種類のプログラマブルＩＣなどのＩＣまたは特定用途向け集積回路（ＡＳＩＣ）内に配置されるレシーバまたはトランシーバにおいて使用することができる。ＦＰＧＡは、例として示されるけれども、ＰＬＬ１００は、他の種類のＩＣまたは応用において実施することができることを理解すべきである。図６は、マルチギガビットトランシーバ（「ＭＧＴ」）１、構成可能なロジックブロック（「ＣＬＢ」）２、ランダムアクセスメモリブロック（「ＢＲＡＭ」）３、入出力ブロック（「ＩＯＢ」）４、構成およびクロッキングロジック（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）５、デジタル信号処理ブロック（「ＤＳＰ」）６、特殊入出力ブロック（「Ｉ／Ｏ」）７（例えば、構成ポートおよびクロックポート）、ならびにデジタルクロックマネージャ、アナログ／デジタルコンバータ、システム監視ロジック、およびその他などの他のプログラマブルロジック８を含む多数の異なるプログラマブルタイルを含むＦＰＧＡ６００のアーキテクチャを例示する。いくつかのＦＰＧＡはまた、専用のプロセッサブロック（「ＰＲＯＣ」）１０も含む。
【００５８】
いくつかのＦＰＧＡでは、各プログラマブルタイルは、図１１の上部に含まれる例によって示されるように、同じタイル内のプログラマブルロジック素子の入力および出力端子２０への接続を有する少なくとも１つのプログラマブル相互接続素子（「ＩＮＴ」）１１を含むことができる。各プログラマブル相互接続素子１１はまた、同じタイルまたは他のタイル内の隣接プログラマブル相互接続素子の相互接続セグメント２２への接続も含むことができる。各プログラマブル相互接続素子１１はまた、ロジックブロック（示されず）間の一般的ルーティングリソースの相互接続セグメント２４への接続も含むことができる。一般的ルーティングリソースは、相互接続セグメント（例えば、相互接続セグメント２４）のトラックを備えるロジックブロック（示されず）と相互接続セグメントを接続するためのスイッチブロック（示されず）との間のルーティングチャンネルを含むことができる。一般的ルーティングリソースの相互接続セグメント（例えば、相互接続セグメント２４）は、１つまたは複数のロジックブロックに広がることができる。一般的ルーティングリソースと一緒に取り込まれるプログラマブル相互接続素子１１は、例示されるＦＰＧＡのためのプログラマブル相互接続構造（「プログラマブル相互接続」）を実施する。
【００５９】
例となる実施では、ＣＬＢ２は、単一のプログラマブル相互接続素子（「ＩＮＴ」）１１にプラスしてユーザロジックを実施するようにプログラムすることができる構成可能なロジック素子（「ＣＬＥ」）１２を含むことができる。ＢＲＡＭ３は、１つまたは複数のプログラマブル相互接続素子に加えてＢＲＡＭロジック素子（「ＢＲＬ」）１３を含むことができる。典型的には、タイルに含まれる相互接続素子の数は、タイルの高さに依存する。図示される例では、ＢＲＡＭタイルは、５つのＣＬＢと同じ高さを有するが、しかし他の数（例えば、４）がまた、使用されてもよい。ＤＳＰタイル６は、適切な数のプログラマブル相互接続素子に加えてＤＳＰロジック素子（「ＤＳＰＬ」）１４を含むことができる。ＩＯＢ４は、例えば、プログラマブル相互接続素子１１の１つのインスタンスに加えて入出力ロジック素子（「ＩＯＬ」）１５の２つのインスタンスを含むことができる。当業者には明白となるように、例えばＩ／Ｏロジック素子１５に接続される実際のＩ／Ｏパッドは典型的には、入出力ロジック素子１５のエリアに限定されない。
【００６０】
図示される例では、ダイの中心近くの水平エリア（図１１に示される）は、構成、クロック、および他の制御ロジックのために使用される。この水平エリアまたは列から延びる垂直列９は、ＦＰＧＡの広さにわたってクロックおよび構成信号を分配するために使用される。
【００６１】
図６に例示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を作り上げる規則的列状構造を破壊する追加のロジックブロックを含む。追加のロジックブロックは、プログラマブルブロックおよび／または専用ロジックとすることができる。例えば、プロセッサブロック１０は、ＣＬＢおよびＢＲＡＭのいくつかの列に広がる。プロセッサブロック１０は、単一のマイクロプロセッサからマイクロプロセッサ、メモリコントローラ、周辺機器、および類似のものの完全なプログラマブル処理システムに及ぶ様々なコンポーネントとすることができる。
【００６２】
図６は、例示的ＦＰＧＡアーキテクチャだけを示すことを目的とすることに留意されたい。例えば、行内のロジックブロックの数、行の相対的幅、行の数および順序、行に含まれるロジックブロックの種類、ロジックブロックの相対的サイズ、および図６の上部に含まれる相互接続／ロジック実施は、単に例示的である。例えば、実際のＦＰＧＡでは、ＣＬＢの２以上の隣接行は典型的には、ユーザロジックの効果的な実施を容易にするために、ＣＬＢが現れるところはどこにでも含まれるが、しかし隣接ＣＬＢ行の数は、ＦＰＧＡの全体的サイズとともに変わる。
【００６３】
前述のものは、特定の例に向けられるが、他の例およびさらなる例は、その基本的範囲から逸脱することなく考案されてもよく、その範囲は、次に来る特許請求の範囲によって決定される。
【図１】
2019520751.tif 000003
【図２】
2019520751.tif 000004
【図３】
2019520751.tif 000005
【図４】
2019520751.tif 000006
【図５】
2019520751.tif 000007
【図６】
2019520751.tif 000008
【図７】
2019520751.tif 000009
【手続補正書】
【提出日】平成30年12月7日(2018.12.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基準クロックおよびフィードバッククロックを受け取り、第１の制御電流およびパルス信号を供給するように構成されるサンプリング位相検出器と、
前記第１の制御電流および前記パルス信号に基づいて第２の制御電流を生成するように構成される電荷ポンプと、
前記第２の制御電流をフィルタリングし、発振器制御電圧を生成するように構成されるループフィルタと、
前記発振器制御電圧に基づいて出力クロックを生成するように構成される電圧制御発振器（ＶＣＯ）と、
前記出力クロックから前記フィードバッククロックを生成するように構成される周波数分割器とを備える、位相ロックループ（ＰＬＬ）回路。
【請求項２】
前記サンプリング位相検出器は、前記フィードバッククロックのスルーレート調整するための第１の制御信号を受け取るように構成される第１の制御入力、前記パルス信号のパルス幅を調整するための第２の制御信号を受け取るように構成される第２の制御入力、および前記第１の制御電流の前記生成に使用される利得を調整するための第３の制御信号を受け取るように構成される第３の制御入力を含む、請求項１に記載のＰＬＬ回路。
【請求項３】
前記サンプリング位相検出器は、
制御電圧を生成するために前記基準クロックを使用して前記フィードバッククロックをサンプリングするように構成されるサンプラと、
前記制御電圧を前記第１の制御電流に変換するように構成される相互コンダクタンス回路と、
前記基準クロックに応答して前記パルス信号を生成するように構成されるパルサ回路とを備える、請求項１に記載のＰＬＬ回路。
【請求項４】
前記電荷ポンプは、
供給電圧と第１のスイッチを通じて前記発振器制御電圧を提供するノードとの間に選択的に結合される第１の電流源と、
基準電圧と第２のスイッチを通じて前記発振器制御電圧を提供する前記ノードとの間に選択的に結合される第２の電流源とを備え、
前記第１および第２のスイッチの制御入力はそれぞれ、前記パルス信号を受け取るために結合され、
前記第１および第２の電流源の制御入力は、前記第１の制御電流の正および負の端部をそれぞれ受け取るために結合される、請求項３に記載のＰＬＬ回路。
【請求項５】
前記サンプラは、第１の制御信号に基づいて前記サンプラの出力においてキャパシタンスを増加させるまたは減少させるように構成される切り替え可能なキャパシタバンク、および第２の制御信号に基づいて前記サンプラの入力において前記フィードバッククロックに増加したまたは減少したスキューを提供するように構成可能なインバータを含む、請求項３に記載のＰＬＬ回路。
【請求項６】
前記パルサ回路は、制御信号に基づいて前記基準クロックを受け取る経路のキャパシタンスを増加させるまたは減少させるように構成される切り替え可能なキャパシタバンクを含む、請求項３に記載のＰＬＬ回路。
【請求項７】
前記相互コンダクタンス回路は、第１の制御信号に基づいて差動増幅器にバイアス電流を提供する可変電流源および第２の制御信号に応答するブリーダ回路を含む、請求項３に記載のＰＬＬ回路。
【請求項８】
基準クロックおよびフィードバッククロックを受け取り、第１の制御電流およびパルス信号を供給するように構成されるサンプリング位相検出器と、
前記第１の制御電流および前記パルス信号に基づいて第２の制御電流を生成するように構成される電荷ポンプと、
前記第２の制御電流をフィルタリングし、発振器制御電圧を生成するように構成されるループフィルタと、
前記発振器制御電圧に基づいて出力クロックを生成するように構成される電圧制御発振器（ＶＣＯ）と、
前記出力クロックから前記フィードバッククロックを生成するように構成される周波数分割器とを含むＰＬＬと、
前記ＰＬＬに結合され、前記サンプリング位相検出器のスルーレート、パルス幅、または利得の少なくとも１つを制御するように構成される制御回路とを備える、位相ロックループ（ＰＬＬ）システム。
【請求項９】
前記サンプリング位相検出器は、前記フィードバッククロックのスルーレートを調整するための第１の制御信号を前記制御回路から受け取るように構成される第１の制御入力、前記パルス信号のパルス幅を調整するための第２の制御信号を前記制御回路から受け取るように構成される第２の制御入力、および前記第１の制御電流の前記生成に使用される利得を調整するための第３の制御信号を前記制御回路から受け取るように構成される第３の制御入力を含む、請求項８に記載のＰＬＬシステム。
【請求項１０】
前記サンプリング位相検出器は、
制御電圧を生成するために前記基準クロックを使用して前記フィードバッククロックをサンプリングするように構成されるサンプラと、
前記制御電圧を前記第１の制御電流に変換するように構成される相互コンダクタンス回路と、
前記基準クロックに応答して前記パルス信号を生成するように構成されるパルサ回路とを備える、請求項８に記載のＰＬＬシステム。
【請求項１１】
前記電荷ポンプは、
供給電圧と、第１のスイッチを通じて前記発振器制御電圧を提供するノードとの間に選択的に結合される第１の電流源と、
基準電圧と、第２のスイッチを通じて前記発振器制御電圧を提供する前記ノードとの間に選択的に結合される第２の電流源とを備え、
前記第１および第２のスイッチの制御入力はそれぞれ、前記パルス信号を受け取るために結合され、
前記第１および第２の電流源の制御入力は、前記第１の制御電流の正および負の端部をそれぞれ受け取るために結合される、請求項１０に記載のＰＬＬシステム。
【請求項１２】
前記サンプラは、第１の制御信号に基づいて前記サンプラの出力においてキャパシタンスを増加させるまたは減少させるように構成される切り替え可能なキャパシタバンクを含む、請求項１０に記載のＰＬＬシステム。
【請求項１３】
前記サンプラは、第２の制御信号に基づいて前記サンプラの入力において前記フィードバッククロックに増加したまたは減少したスキューを提供するように構成可能なインバータを含む、請求項１２に記載のＰＬＬシステム。
【請求項１４】
前記パルサ回路は、制御信号に基づいて前記基準クロックを受け取る経路のキャパシタンスを増加させるまたは減少させるように構成される切り替え可能なキャパシタバンクを含む、請求項１０に記載のＰＬＬシステム。
【請求項１５】
前記相互コンダクタンス回路は、第１の制御信号に基づいて差動増幅器にバイアス電流を提供する可変電流源および第２の制御信号に応答するブリーダ回路を含む、請求項１０に記載のＰＬＬシステム。
【国際調査報告】
2019520751.tif 000010
2019520751.tif 000011
2019520751.tif 000012