(57)【要約】  高パルス電圧を生成するためのデバイスは、高ＤＣ電圧源（１）と、誘導性負荷（９）と、２つの制御可能ゲート（７）および（１２）と、制御可能スイッチ（４１）と、直列に接続されたキャパシタ（３１）、ダイオード（３０）および追加の制御可能スイッチ（４７）と、矩形パルス発生器（２１）からのパルスに対する制御可能パルス幅コンバータ（５２）と、を備える。これにより、結果として周囲に放射される干渉のレベルが低下する。
2019525597.tif 000002
【特許請求の範囲】
【請求項１】
高ＤＣ電圧源（ＨＤＣＶＳ）と、
第１のプレートによって前記高ＤＣ電圧源（ＨＤＣＶＳ）の正端子に接続され、第２のプレートによって前記高ＤＣ電圧源（ＨＤＣＶＳ）の負端子に接続された第１のキャパシタと、
第１の端子によって前記高ＤＣ電圧源（ＨＤＣＶＳ）の前記正端子に接続された第１の制御可能ゲートと、第１の端子によって前記第１の制御可能ゲートの第２の端子に接続された誘導性負荷と、
第１の端子によって前記誘導性負荷の第２の端子に接続された第２の制御可能ゲートと、一方の端子によって前記第２の制御可能ゲートの第２の端子に接続され、もう一方の端子によって前記高ＤＣ電圧源（ＨＤＣＶＳ）の前記負端子に接続された制限抵抗器と、負端子によって前記高ＤＣ電圧源（ＨＤＣＶＳ）の前記負端子に接続された低ＤＣ電圧源（ＬＤＣＶＳ）と、
バッファー整合段を介して出力部によって前記第２の制御可能ゲートの制御入力部に接続され、電力入力部によって前記低ＤＣ電圧源（ＬＤＣＶＳ）のそれぞれの端子に接続された矩形波発生器と、
第１のダイオードと、第１のプレートによって前記第１のダイオードのカソードに接続され、第２のプレートによって前記第１の制御可能ゲートの前記第２の端子に接続された第２のキャパシタと、
カソードによって前記誘導性負荷の前記第１の端子に接続され、アノードによって前記高ＤＣ電圧源（ＨＤＣＶＳ）の前記負端子に接続された第２のダイオードと、
アノードによって前記誘導性負荷の前記第２の端子に接続され、カソードによって前記高ＤＣ電圧源（ＨＤＣＶＳ）の前記正端子に接続された第３のダイオードと、
第１の入力部によって前記第２のキャパシタの前記第１のプレートに接続され、第２の入力部によって前記第２のキャパシタの前記第２のプレートに接続され、出力部によって前記第１の制御可能ゲートの制御入力部に接続され、制御入力部によって前記矩形波発生器の前記出力部に接続された制御可能スイッチと、
を備える高パルス電圧を生成するための装置において、
第２の制御可能スイッチおよび矩形パルス幅コンバータをさらに備え、
前記矩形パルス幅コンバータが、入力部によって前記矩形波発生器の前記出力部に接続され、出力部によって前記第２の制御可能スイッチの制御入力部に接続され、第１の入力部によって前記低ＤＣ電圧源（ＬＤＣＶＳ）の前記負端子に接続され、第２の入力部によって前記低ＤＣ電圧源（ＬＤＣＶＳ）の前記正端子に接続され、出力部によって前記第１のダイオードのアノードに接続されている、
ことを特徴とする高パルス電圧を生成するための装置。
【発明の詳細な説明】
【技術分野】
【０００１】
提案された設計は、電気工学に関し、周囲環境に放射される電磁干渉（パルスノイズ）がこれ以上削減できないレベルを有するパルス電源を提供するために使用することができる。
【背景技術】
【０００２】
類似の設計が知られており、２０１１年１２月１５日に公開された米国特許出願公開第２０１１／３０５０４８号明細書を参照されたい。本設計は、以下の特徴の集合、すなわち、
−  高ＤＣ電圧源（ＨＤＣＶＳ）と、
−  （第１の）プレートによってＨＤＣＶＳの正端子に接続され、もう一方の（第２の）プレートによってＨＤＣＶＳの負端子に接続された第１の（蓄積）キャパシタと、
−  第１の制御可能ゲートと、
−  （変圧器の一次巻線、整流器に接続された二次巻線として作られた）誘導性負荷と、
−  第２の制御可能ゲートと、
−  負端子によってＨＤＣＶＳの負端子に接続された（変圧器の第３の巻線、整流ダイオード、およびフィルタリングキャパシタを含む）低ＤＣ電圧源（ＬＤＣＶＳ）と、
−  第１の入力部によって第２の制御可能ゲートの制御入力部に接続され、電源入力部によってＬＤＣＶＳのそれぞれの端子に接続された制御回路と、
−  アノードによってＬＤＣＶＳの正端子に接続された第１の（ブースタ）ダイオードと、
−  一方の（第１の）プレートによって第１のダイオードのカソードに接続された第２の（ブースタ）キャパシタと、
−  第２のダイオードと、
−  第３のダイオードと、
−  第１の入力部によって第２の（ブースタ）キャパシタの第１のプレートに、第２の入力部によって第２の（ブースタ）キャパシタの第２のプレートに、出力部によって第１の制御可能ゲートの制御入力部に、および制御入力部によって制御回路の第２の出力部に接続された制御可能スイッチと、
−  一方の（第１の）プレートによってＨＤＣＶＳの正端子に、およびもう一方の（第２の）プレートによって第１の制御可能ゲートの第１の端子に接続された第３のキャパシタ（阻止キャパシタ）と、
−  第２のキャパシタの第２のプレートに接続された第１の制御可能ゲートの第２の端子であって、誘導性負荷の第１の端子がＨＤＣＶＳの正端子に接続され、誘導性負荷の第２の端子が第２の制御可能ゲートの第１の端子に接続され、第２の制御可能ゲートの第２の端子がＨＤＣＶＳの負端子に接続され、第２のダイオードのアノードが第２の制御可能ゲートの第１の端子に接続され、第２のダイオードのカソードが第１の制御可能ゲートの第１の端子に接続され、第３のダイオードのアノードがＨＤＣＶＳの負端子に接続され、第３のダイオードのカソードが第２のダイオードのアノードに接続されている、第１の制御可能ゲートの第２の端子と、
を含む。
【０００３】
上記の類似設計および提案された設計の共通の特徴は、
−  ＨＤＣＶＳと、
−  一方の（第１の）プレートによってＨＤＣＶＳの正端子に、および他方の（第２の）プレートによってＨＤＣＶＳの負端子に接続された第１の（蓄積）キャパシタと、
−  第１の制御可能ゲートと、
−  誘導性負荷と、
−  第２の制御可能ゲートと、
−  負端子によってＨＤＣＶＳの負端子に接続されたＬＤＣＶＳと、
−  第１のダイオードと、
−  一方の（第１の）プレートによって第１のダイオードのカソードに接続された第２のキャパシタと、
−  第２のダイオードと、
−  第３のダイオードと、
−  第１の入力部によって第２のキャパシタの第１のプレートに、第２の入力部によって第２のキャパシタの第２のプレートに、および出力部によって第１の制御可能ゲートの制御入力部に接続された制御可能スイッチと、
−  第２のキャパシタの第２のプレートに接続された第１の制御可能ゲートの第２の端子であって、第２のダイオードのアノードが第２の制御可能ゲートの第１の端子に接続され、第３のダイオードのアノードがＨＤＣＶＳの負端子に接続され、誘導性負荷の第２の端子が第２の制御可能ゲートの第１の端子に接続されている、第１の制御可能ゲートの第２の端子と、
である。
【０００４】
「AN6920MR Integrated Critical-Mode PFC/Quasi-Resonant Current-Mode PWM Controller FAN6920」（https://www.fairchildsemi.com/application-notes/AN/AN-6920MR.pdf）では、提案された設計の最も近い類似設計（プロトタイプ）であると考えられる、以下の特徴の集合、すなわち、
−  ＨＤＣＶＳと、
−  （第１の）プレートによってＨＤＣＶＳの正端子に接続され、もう一方の（第２の）プレートによってＨＤＣＶＳの負端子に接続された第１の（蓄積）キャパシタと、
−  第１の端子によってＨＤＣＶＳの正端子に接続された第１の制御可能ゲートと、
−  （変圧器の一次巻線、整流器に接続された二次巻線として作られた）誘導性負荷と、
−  第１の端子によって誘導性負荷の第２の端子に接続された第２の制御可能ゲートと、
−  一方の端子によって第２の制御可能ゲートの第２の端子に接続され、もう一方の端子によってＨＤＣＶＳの負端子に接続された制限抵抗器と、
−  負端子によってＨＤＣＶＳの負端子に接続された（変圧器の第３の巻線、整流ダイオード、およびフィルタリングキャパシタを含む）ＬＤＣＶＳと、
−  バッファー整合段を介して出力部によって第２の制御可能ゲートの制御入力部に接続され、電力入力部によってＬＤＣＶＳのそれぞれの端子に接続された矩形波発生器と、
−  アノードによってＬＤＣＶＳの正端子に接続された第１の（ブースタ）ダイオードと、
−  第１のプレートによって第１の（ブースタ）ダイオードのカソードに接続され、第２のプレートによって第１の制御可能ゲートの第２の端子に接続された第２の（ブースタ）キャパシタと、
−  カソードによって誘導性負荷の第１の端子に接続され、アノードによってＨＤＣＶＳの負端子に接続された第２のダイオード（第１のピックオフダイオード）と、
−  アノードによって誘導性負荷の第２の端子に接続され、カソードによってＨＤＣＶＳの正端子に接続された第３のダイオード（第２のピックオフダイオード）と、
−  第１の入力部によって第２の（ブースタ）キャパシタの第１のプレートに、第２の入力部によって第２の（ブースタ）キャパシタの第２のプレートに、出力部によって第１の制御可能ゲートの制御入力部に、および制御入力部によって矩形波発生器の出力部に接続された制御可能スイッチと、
を含む別の設計が開示されている。
【０００５】
提案された設計およびプロトタイプの共通の特徴は、
−  ＨＤＣＶＳと、
−  第１のプレートによってＨＤＣＶＳの正端子に接続され、第２のプレートによってＨＤＣＶＳの負端子に接続された第１のキャパシタと、
−  第１の端子によってＨＤＣＶＳの正端子に接続された第１の制御可能ゲートと、
−  第１の端子によって第１の制御可能ゲートの第２の端子に接続された誘導性負荷と、
−  第１の端子によって誘導性負荷の第２の端子に接続された第２の制御可能ゲートと、
−  一方の端子によって第２の制御可能ゲートの第２の端子に接続され、もう一方の端子によってＨＤＣＶＳの負端子に接続された制限抵抗器と、
−  負端子によってＨＤＣＶＳの負端子に接続されたＬＤＣＶＳと、
−  バッファー整合段を介して出力部によって第２の制御可能ゲートの制御入力部に接続され、電力入力部によってＬＤＣＶＳのそれぞれの端子に接続された矩形波発生器と、
−  第１のダイオードと、
−  第１のプレートによって第１のダイオードのカソードに接続され、第２のプレートによって第１の制御可能ゲートの第２の端子に接続された第２のキャパシタと、
−  カソードによって誘導性負荷の第１の端子に接続され、アノードによってＨＤＣＶＳの負端子に接続された第２のダイオードと、
−  アノードによって誘導性負荷の第２の端子に接続され、カソードによってＨＤＣＶＳの正端子に接続された第３のダイオードと、
−  第１の入力部によって第２のキャパシタの第１のプレートに、第２の入力部によって第２のキャパシタの第２のプレートに、出力部によって第１の制御可能ゲートの制御入力部に、および制御入力部によって矩形波発生器の出力部に接続された制御可能スイッチと、
である。
【０００６】
上述の従来技術の設計のいずれによっても達成することができない技術的な結果は、非線形素子（何よりも、ブースタキャパシタに接続されたブースタダイオード）の走行時間に起因する、高パルス電圧を生成するための従来技術の設計によって放射されるパルス電磁干渉のレベルの減少にある。
【０００７】
従来技術の設計で生成されるパルス電磁干渉は、近くに置かれた無線電子装置が適切に機能するのを妨げ、その操作性に悪影響を及ぼす。これは、特に複数のパルス電源ユニットを有する分散電源を備えたシステムにおいて、電磁適合性に対する要件を満たすための大きな障害である。さらに、周囲環境へのパルスノイズの電磁放射は、人間環境における環境状況を悪化させる。したがって、従来技術の設計を改善するための差し迫った必要性が生じた。
【０００８】
従来技術の設計が上述の技術的な結果を達成することができない理由は、まず第１に、周囲環境に放射される電磁パルス干渉のレベルを減少させる手段を見つけることに適切な注意を払っていないことにある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許出願公開第２０１１／３０５０４８号明細書
【非特許文献】
【００１０】
【非特許文献１】「AN6920MR Integrated Critical-Mode PFC/Quasi-Resonant Current-Mode PWM Controller FAN6920」（https://www.fairchildsemi.com/application-notes/AN/AN-6920MR.pdf）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従来技術の設計の特性および分析を考慮すると、周囲環境に放射されるパルス電磁ノイズのレベルを確実に減少させる高パルス電圧を生成するための装置を提供することが今日的に有意義であると結論付けることができる。
【課題を解決するための手段】
【００１２】
ＨＤＣＶＳと、
一方の（第１の）プレートによってＨＤＣＶＳの正端子に接続され、もう一方の（第２の）プレートによってＨＤＣＶＳの負端子に接続された第１の（蓄積）キャパシタと、
第１の端子によってＨＤＣＶＳの正端子に接続された第１の制御可能ゲートと、
第１の端子によって第１の制御可能ゲートの第２の端子に接続された誘導性負荷と、
第１の端子によって誘導性負荷の第２の端子に接続された第２の制御可能ゲートと、
一方の端子によって第２の制御可能ゲートの第２の端子に接続され、もう一方の端子によってＨＤＣＶＳの負端子に接続された制限抵抗器と、
負端子によってＨＤＣＶＳの負端子に接続されたＬＤＣＶＳと、
バッファー整合段を介して出力部によって第２の制御可能ゲートの制御入力部に接続され、電力入力部によってＬＤＣＶＳのそれぞれの端子に接続された矩形波発生器と、
第１の（ブースタ）ダイオードと、
第１のプレートによって第１の（ブースタ）ダイオードのカソードに接続され、第２のプレートによって第１の制御可能ゲートの第１の端子に接続された第２の（ブースタ）キャパシタと、
カソードによって誘導性負荷の第１の端子に接続され、アノードによってＨＤＣＶＳの負端子に接続された第２の（第１のピックオフ）ダイオードと、
アノードによって誘導性負荷の第２の端子に接続され、カソードによってＨＤＣＶＳの正端子に接続された第３の（第２のピックオフ）ダイオードと、
第１の入力部によって第２の（ブースタ）キャパシタの第１のプレートに、第２の入力部によって第２の（ブースタ）キャパシタの第２のプレートに、出力部によって第１の制御可能ゲートの制御入力部に、および制御入力部によって矩形波発生器の出力部に接続された制御可能スイッチと、
を備える高パルス電圧を生成するための提案された装置において、
上記の技術的な結果は、追加の（第２の）制御可能スイッチおよび矩形パルス幅コンバータを設けることによって達成され、
矩形パルス幅コンバータが入力部によって矩形波発生器の出力部に接続され、出力部によって追加の（第２の）制御可能スイッチの制御入力部に接続され、
追加の（第２の）制御可能スイッチが第１の入力部によってＬＤＣＶＳの負端子に接続され、第２の入力部によってＬＤＣＶＳの正端子に接続され、出力部によって第１の（ブースタ）ダイオードのアノードに接続されている。
【００１３】
上記の接続によって第２の制御可能スイッチおよび矩形パルス幅コンバータを追加することにより、矩形波発生器の出力部からバッファー整合段を介して第２の制御可能ゲートの制御入力部に到来する矩形パルスの作用によって、第２の制御可能ゲートをオンにすることができ、矩形波発生器の出力部から矩形パルス幅コンバータに到来する同じ矩形パルスの作用によって、変換された（追加の）矩形パルスを生成することができる。変換された（追加の）矩形パルスが第２の制御可能スイッチの制御入力部に印加されると、ブースタダイオードのアノードは、ＬＤＣＶＳの正端子に接続されるようになる。これが起きると、ブースタキャパシタは、ＬＤＣＶＳの正端子から、第２の制御可能スイッチ、ブースタダイオード、ブースタキャパシタ、誘導性負荷、閉じた第２の制御可能ゲート、および制限抵抗器を介して、ＬＤＣＶＳの負端子までの回路を通して充電されていく。充電の結果、ブースタキャパシタのプレートにＬＤＣＶＳの出力電圧に近い電圧が形成される。
【００１４】
ブースタキャパシタが充電された後、矩形波発生器の出力部からの同じ矩形パルスの作用の下で、第１の制御可能スイッチは、ＬＤＣＶＳの出力電圧に近い電圧に充電されたブースタキャパシタを第１の制御可能ゲートの制御入力部に接続する。この結果、第１の制御可能ゲートが（第２の制御可能ゲートとほぼ同時に）オンになり、誘導性負荷を通る電流が、ＨＤＣＶＳの正端子から、閉じた第１の制御可能ゲート、誘導性負荷、閉じた第２の制御可能ゲート、および制限抵抗器を介して、ＨＤＣＶＳの負端子までの回路を通って流れ始める。
【００１５】
これによって、誘導性負荷の第１の端子の電位は、（閉じた第１のゲートの抵抗が無視でき、この第１のゲートの両端間の電圧降下も無視できるため）ＨＤＣＶＳの正端子の電位とほぼ等しくなるのに対して、誘導性負荷の第２の端子の電位は、（閉じた第２のゲートおよび制限抵抗器の抵抗が無視でき、これらの両端間の電圧降下も無視できるため）ＨＤＣＶＳの負端子の電位とほぼ等しくなる。したがって、誘導性負荷の端子間の電位差は、ＨＤＣＶＳの出力電圧に近くなる。
【００１６】
その瞬間に、誘導性負荷においてエネルギー蓄積が行われる（フォワードストローク）。
矩形波発生器の出力部における矩形パルスが終了した後、両方の制御可能ゲートが開く。その瞬間に、誘導性負荷の端子間の電位差がその符号を変え、蓄積されたエネルギーが有効負荷に移される（バックストローク）。したがって、高ＤＣ電圧のパルス電圧への変換が行われ、提案された装置の意図された用途を満たす。
【００１７】
従来技術では、第１および第２の制御可能ゲートが閉じて、誘導性負荷の第１の端子に高電位が現れると、この電位がブースタキャパシタを介してブースタダイオードのカソードに印加されることになることに特に留意されたい。このとき、非線形素子（ダイオード）の走行時間のために、非線形素子（ダイオード）に突入電流が流れ始め、パルスノイズが発生する。これが起きるのを防止するために、第２の制御スイッチおよび矩形パルス幅コンバータが、それらの接続と共に、提案された装置に組み込まれる。
【００１８】
変換された（追加の）矩形パルスのパラメータは、立ち下がりエッジが、ある時間、両方の制御可能ゲートの制御入力部に達する矩形パルスの立ち上がりエッジに先行するように選択される。この時間は、非線形素子（ダイオード）のタイプに応じて通常数百ナノ秒であり、ダイオードにおける過渡現象が完了するのに十分であるべきである。したがって、制御可能ゲートが開いている間、ブースタダイオードのカソードにはＬＤＣＶＳの出力電圧に近い、以前に充電されたブースタキャパシタのプレート間の正電圧が印加されており、アノードは、その時までに第２の制御可能スイッチを介してＬＤＣＶＳの負端子に既に接続されているため、ブースタダイオードは、両方の制御可能ゲートを閉じる時までには確実に閉じられる。
【００１９】
その結果、第１および第２の制御可能ゲートを閉じる時までに、したがって、ブースタダイオードのカソードに印加される高電位が誘導性負荷の第１の端子に生成される時までに、このダイオードは、事実上閉じられ、第１および第２の制御可能ゲートを閉じると公知の設計では現れるパルスノイズが提案された装置では生じない。公知の設計では、パルスノイズは、パルス電流が以下の回路、すなわち、第１の制御ゲートの第２の端子と誘導性負荷の第１の端子との接続点  −  ブースタキャパシタ  −  まだ閉じていないが閉じつつあるブースタダイオード  −  ＬＤＣＶＳの正端子  −  ＬＤＣＶＳの負端子  −  ＨＤＣＶＳの負端子  −  ＨＤＣＶＳの正端子  −  閉じた第１の制御可能ゲートを流れるときに現れる。提案された設計では、パルス電流が流れる上記の回路は、第２の制御可能スイッチの第２の入力部（結果的にブースタダイオードのアノード）を前もってＬＤＣＶＳの負端子と前もって接続しているため事前に遮断される。
【００２０】
従来技術の設計におけるパルスノイズの出現に関する上で論じた影響は、高電圧ダイオードのスイッチング時間（τｄｉｏｄｅ）が、基本的には現代の電力半導体素子のスイッチング時間よりも長いため、十分に一般的な性質のものである。したがって、ブースタダイオードのアノードを（追加された矩形パルス幅コンバータ、第２の制御可能スイッチ、およびこれらの接続によって）提案された設計で使用されるＬＤＣＶＳの負端子と前もって接続するということは、ブースタダイオードのスイッチング時間を両方の制御可能ゲートを閉じる瞬間と相関させて、従来技術の設計では存在するパルスノイズを除去することが特に意図されている。
【００２１】
この結果、周囲環境に放射されるパルスノイズのレベルを減少させ、様々な目的の電子ユニットの電磁適合性および人間環境における環境状況が改善され、したがって上記の技術的な結果が達成される。
【００２２】
公知の設計中に行われた分析は、それらのいずれもが提案された解決策の本質的な特徴の全集合またはその際だった（特徴的な）特徴のどちらも含まないことを示し、したがって、本設計には、新規性および進歩性があると結論付けることができた。
【図面の簡単な説明】
【００２３】
【図１】高パルス電圧を生成するための提案された装置の機能図である。
【図２】装置の動作を示す電圧図である。
【発明を実施するための形態】
【００２４】
高パルス電圧を生成するための提案された装置は、
−  ＨＤＣＶＳ１と、
−  一方の（第１の）プレート３によってＨＤＣＶＳ１の正端子４に接続され、もう一方の（第２の）プレート５によってＨＤＣＶＳ１の負端子６に接続された第１の（蓄積）キャパシタ２と、
−  第１の端子８（ＭＯＳトランジスタのドレイン）によってＨＤＣＶＳ１の正端子４に接続された（例えば、ＭＯＳトランジスタを含む）第１の制御可能ゲート７と、
−  一方の（第１の）端子１０によって第１の制御可能ゲート７の第２の端子１１（ＭＯＳトランジスタのソース）に接続された誘導性負荷９と、
−  第１の端子１３（ＭＯＳトランジスタのドレイン）によって誘導性負荷９の第２の端子１４に接続された（例えば、ＭＯＳトランジスタを含む）第２の制御可能ゲート１２と、
−  一方の端子１６によって第２の制御可能ゲート１２のもう一方の端子１７（ＭＯＳトランジスタのソース）に接続され、もう一方の端子１８によってＨＤＣＶＳ１の負端子６に接続された制限抵抗器１５と、
−  負端子２０によってＨＤＣＶＳ１の負端子６に接続されたＬＤＣＶＳ１９と、
−  出力部２２によってバッファー整合段２４の入力部２３に接続された矩形波発生器２１であって、段２４の出力部２５が第２の制御可能ゲート１２の制御入力部２６（ＭＯＳトランジスタのゲート）に接続され、矩形波発生器２１の電力入力部２７および２８がＬＤＣＶＳ１９の出力端子２９および２０にそれぞれ接続されている、矩形波発生器２１と、
−  第１の（ブースタ）ダイオード３０と、
−  第１のプレート３２によって第１のダイオード３０のカソード３３に接続され、第２のプレート３４によって第１の制御可能ゲート７の第２の端子１１に接続された第２の（ブースタ）キャパシタ３１と、
−  カソード３６によって誘導性負荷９の第１の端子１０に接続され、アノード３７によってＨＤＣＶＳ１の負端子６に接続された第２の（第１のピックオフ）ダイオード３５と、
−  アノード３９によって誘導性負荷９の第２の端子１４に接続され、カソード４０によってＨＤＣＶＳ１の正端子４に接続された第３の（第２のピックオフ）ダイオード３８と、
−  第１の入力部４２によって第２のキャパシタ３１の第１のプレート３２に接続され、第２の入力部４３によって第２のキャパシタ３１の第２のプレート３４に接続され、出力部４４によって第１の制御可能ゲート７の制御入力部（ＭＯＳトランジスタのゲート）４５に接続され、制御入力部４６によって矩形波発生器２１の出力部２２に接続された第１の（メインの）制御可能スイッチ４１と、
−  一方の（第１の）入力部４８によってＬＤＣＶＳ１９の負端子２０に接続され、第２の入力部５１によってＬＤＣＶＳ１９の正端子２９に接続され、出力部４９によって第１のダイオード３０のアノード５０に接続された第２の（追加の）制御可能スイッチ４７と、
−  入力部５３によって矩形波発生器２１の出力部２２に接続され、出力部５４によって第２の（追加の）制御可能スイッチ４７の制御入力部５５に接続され、電力入力部５６、５７によってＬＤＣＶＳ１９のそれぞれの出力部２９、２０に接続された矩形パルス幅コンバータ５２と、
を備える。
【００２５】
本装置において作用する電圧の図は、
（２ａ）  −  ＨＤＣＶＳ１の一定電圧Ｕ０と、
（２ｂ）  −  矩形波発生器２１の出力部２２におけるτｐのプリセット幅およびＴのパルス繰返し周期の制御矩形パルスと、
（２ｃ）  −  第２の制御ゲート１２の入力部２６における（ＭＯＳトランジスタのゲートにおける）制御矩形パルスと、
（２ｄ）  −  第１の制御ゲート７の第２の端子１１における（ＭＯＳトランジスタのソースにおける）パルス電圧と、
（２ｅ）  −  第２の制御ゲート１２の第１の端子１３における（ＭＯＳトランジスタのドレインにおける）パルス電圧と、
（２ｆ）  −  矩形パルス幅コンバータ５２の出力部５４における幅τｃｏｎｖの、Δτ＞τｄｉｏｄｅである変換された（追加の）矩形パルスであって、ここでΔτがダイオード３０のアノード５０とＬＤＣＶＳ１９の負端子２０との接続を前もって確実にする保護期間の幅であり、τｄｉｏｄｅが高電圧ダイオード３０のスイッチング時間である、（追加の）矩形パルスと、
（２ｇ）  −  第１のダイオード３０の一連の状態（「ダイオードオン」  −  「τｄｉｏｄｅ（ダイオードスイッチング時間）」  −  「ダイオードオフ」）と、
を示す。
【００２６】
また、図（２ｇ）は、従来技術に存在し、提案された設計には存在しないパルスノイズの発生可能性の瞬間を条件付きで示す。
高パルス電圧を生成するための提案された装置は、以下のように動作する。
【００２７】
矩形波発生器２１の電力入力部２７、２８にＬＤＣＶＳ１９の端子２９、２０から到来するＤＣ電圧が存在することを条件として、矩形波発生器２１は、幅τｐおよび周期Ｔの矩形パルスを生成する（図２ｂ）。
【００２８】
次いで、幅τｐの矩形パルスは、発生器２１の出力部２２からバッファー整合段２４（入力部２３および出力部２５）を介して、第２の制御ゲート１２の制御入力部２６に（ＭＯＳトランジスタのゲートに）（図２ｃ）渡され、結果として第２の制御可能ゲート１２を閉じる。
【００２９】
同時に、幅τｐの矩形パルスは、発生器２１の出力部２２から第１の制御スイッチ４１の制御入力部４６に渡される。その結果、第１の制御可能ゲート７の第２の端子１１（ＭＯＳトランジスタのソース）の電位をＬＤＣＶＳ１９の出力電圧とほぼ等しい値だけ上回る電位が、第２の（ブースタ）キャパシタ３１から第１の制御可能ゲート７の制御入力部４５（ＭＯＳトランジスタのゲート）に渡される。
【００３０】
この電位が到来すると、第２の制御可能ゲート１２（図２ｄ）とほぼ同時に第１の制御可能ゲート７が閉じられ、これにより、回路、すなわち、ＨＤＣＶＳ１の正端子４  −  閉じた第１の制御可能ゲート７  −  誘導性負荷９  −  閉じた第２の制御可能ゲート１２  −  制限抵抗器１５  −  ＨＤＣＶＳ１の負端子６に沿って電流が誘導性負荷９を流れる。
【００３１】
制御可能ゲート７および１２の両方を閉じることにより、（閉じた第１の制御可能ゲート７の抵抗が無視でき、その電圧降下も無視できるため）誘導性負荷９の第１の端子１０の電位がＨＤＣＶＳ１の正端子４の電位とほぼ等しくなり、（閉じた第２の制御可能ゲート１２および制限抵抗器１５の抵抗が無視でき、その電圧降下も無視できるため）誘導性負荷９の第２の端子１４の電位がＨＤＣＶＳ１の負端子６の電位とほぼ等しくなる。したがって、誘導性負荷９の端子１０と端子１４との間の電位差は、ＨＤＣＶＳ１の出力電圧に近くなる。その瞬間に、誘導性負荷にエネルギー蓄積が行われる（フォワードストローク、図２ｃ）。
【００３２】
幅τｐの矩形パルスを、第１の制御ゲート７の制御入力部４５に（ＭＯＳトランジスタのゲートに）、およびバッファー整合段２４を介して、第２の制御ゲート１２の制御入力部２６に（ＭＯＳトランジスタのゲートに）渡し終えると、両方の制御可能ゲート７、１２は、開状態に切り替わる（バックストローク、図２ｃ）。この瞬間に、誘導性負荷９の端子１０と端子１４との間の電位差は、その符号を変え、パルス電圧が第２の制御ゲート１２の第１の端子１３に（ＭＯＳトランジスタのドレインに、図２ｅ）現れ、自己誘導起電力が誘導性負荷９に現れ、蓄積されたエネルギーが有効負荷に渡される（図示せず）。このようにして、ＨＤＣＶＳ１のＤＣ電圧（図２ａ）が高パルス電圧に変換される。
【００３３】
第１の制御可能ゲート７および第２の制御可能ゲート１２を開くと、自己誘導起電力のために誘導性負荷９の端子１０と端子１４との間に高電圧が現れる。この高電圧がＨＤＣＶＳ１の出力電圧を上回るとすぐに、第２のダイオード（第１のピックオフ）３５および第３の（第２のピックオフ）ダイオード３８が開き、電流が以下の回路、すなわち、ＨＤＣＶＳ１の負端子６  −  第２の（第１のピックオフ）ダイオード３５  −  誘導性負荷９  −  第３の（第２のピックオフ）ダイオード３８  −  第１の（蓄積）キャパシタ２  −  ＨＤＣＶＳ１の負端子６において、これらのダイオード３５，３８を通って流れ始める。その結果、有効負荷へのエネルギー供給に加えて、蓄積キャパシタ２にエネルギーを蓄積することが行われる（提案された設計、およびこの技法をやはり使用する設計プロトタイプの両方の効率を向上させることに寄与する）。
【００３４】
制御可能ゲート７および１２の両方を確実に閉じることに加えて、矩形波発生器２１の出力部２２からの幅τｐの矩形パルスは、矩形パルス幅コンバータ５２の制御入力部５３にも達する。出力部５４には、幅τｃｏｎｖの変換された追加の矩形パルスが現れ（図２ｆ）、第２の（追加の）制御スイッチ４７の制御入力部５５に渡される。
【００３５】
幅τｃｏｎｖのパルスは、第２の（追加の）スイッチ４７の（第１のダイオード３０のアノード５０に接続された）出力部４９を、（ＬＤＣＶＳ１９の正端子２９に接続された）第２の入力部５１に結合する。その結果、ＬＤＣＶＳ１９の出力電圧に値が近い電圧が、第２ブースタキャパシタ３１のプレート３２とプレート３４との間に現れる。
【００３６】
ＨＤＣＶＳ１およびＬＤＣＶＳ１９が最初にオンになると、第２のブースタキャパシタ３１が放電され、第１の制御可能ゲート７が永久的に開かれ、第２の制御可能ゲート１２は、矩形波発生器２１の出力部２２からバッファー整合段２４を介して制御入力部２６に到来する幅τｐの矩形パルスによって周期的に閉じられる。このモードでは、第２のブースタキャパシタ３１を充電する電流が、回路、すなわち、ＬＤＣＶＳ１９の正端子２９  −  第２の制御可能スイッチ４７  −  第１のブースタダイオード３０  −  第２のブースタキャパシタ３１  −  誘導性負荷９  −  閉じた第２の制御可能ゲート１２  −  制限抵抗器１５  −  ＬＤＣＶＳ１９の負端子２０を流れる。
【００３７】
一方、定常動作（幅τｐのメインの矩形パルスが作用する場合は、制御可能ゲート７および１２の両方がほぼ同時に閉じられ、矩形パルスが存在しない場合は開けられる）では、第２のブーストキャパシタ３１の再充電が行われ、したがって、プレート３２とプレート３４との間の電圧回復が行われる。このプロセスは、回路、すなわち、ＬＤＣＶＳ１９の正端子２９  −  第２の制御可能スイッチ４７  −  第１のブースタダイオード３０  −  第２のブースタキャパシタ３１  −  第１のピックオフダイオード３５（前述したようにバックストローク中に開いている）  −  ＬＤＣＶＳ１９の負端子２０において、第２のブースタキャパシタ３１を充電する電流によりバックストローク中に生じる（図２ｃ）。このように、定常動作における第２のブースタキャパシタは、ＬＤＣＶＳ１９の出力電圧に近い電圧まで何度も再充電され、こうして前述したように次の周期Ｔにおいて第１の制御可能ゲート７を閉じることを可能にする。
【００３８】
第２の追加のスイッチ４７の制御入力部５５において幅τｃｏｎｖ（図２ｆ）の制御パルスが完了した後、第２の追加のスイッチ４７は、（ＬＤＣＶＳ１９の負端子２０に接続された）第１の入力部４８を（第１のブースタダイオード３０のアノード５０に接続された）出力部４９に接続する。
【００３９】
したがって、第１のブースタダイオード３０は、その時の第２のブースタキャパシタ３１の第２のプレート３４の電位がＬＤＣＶＳ１９の負端子２０の電位に近いため非導通になる。プレート３２とプレート３４との間の電圧は、ほぼＬＤＣＶＳ１９の出力電圧であり、すなわち、ＬＤＣＶＳ１９の出力電圧に近い電圧が第１のブースタダイオード３０のカソード３３に印加されるが、アノード５０は、ＬＤＣＶＳ１９の負端子２０に接続されることになり、このことは、ダイオードが逆に接続されることを意味する。第１のブースタダイオード３０の走行時間のために、第１のブースタダイオード３０は、τｄｉｏｄｅの期間中非導通になる（図２ｇ）。
【００４０】
したがって、高パルス電圧を生成するための提案された装置では、高電圧が誘導性負荷９に現れたときに、不完全に閉じた第１のブースタダイオード３０を通って突入電流が現れることはない。同様の用途の従来技術の設計では、この突入電流が生じる。
【００４１】
したがって、提案された設計は、設計プロトタイプと同じ機能を満たし、周囲環境に放射されるノイズのレベルが減少するという利点を有する。
装置を構成する機能ユニットは、異なるやり方で実施することができる。
【００４２】
例えば、Ａ７９８５ＡなどのＰＷ変調器またはＦＡＮ−６３００ＨなどのＰＦ変調器として働くチップなどを矩形波発生器２１に使用することができる。
第１および第２の制御可能ゲート７、１２のトランジスタの両方またはそれぞれに対して、ＭＯＳトランジスタまたはＩＧＢＴを使用することができ、ゲートは、それ自体、その動作品質を改善する追加の技法を含むことができる。
【００４３】
コア上の巻線を含む誘導性負荷９は、二次巻線に接続された整流器を有する変圧器の一次巻線、または誘導性負荷のパルスを電機子動程に変換する電磁石、あるいは端子ユニットに電力を供給する任意の他のインダクタンスとなり得る。
【００４４】
ピックオフダイオード３５、３８は、例えば、ＭＯＳトランジスタ、ＩＧＢＴなどの任意の一方向導電性デバイスを含むことができる。
第１の制御可能ゲート７および第２の制御可能ゲート１２の入力部に制御パルスを供給する瞬間を整合させることが意図されたバッファー段２４は、例えば、直列に接続された遅延要素および増幅器を含むことができ、または全くなくてもよい。
【００４５】
高パルス電圧を生成するための装置を構成する他のすべてのユニットは、当技術分野において知られており、パルス技法および無線電子工学に関連する公的情報源に記載されている。
【図１】
2019525597.tif 000003
【図２】
2019525597.tif 000004
【手続補正書】
【提出日】平成31年1月31日(2019.1.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
高ＤＣ電圧源（ＨＤＣＶＳ）（１）と、
第１のプレート（３）によって前記高ＤＣ電圧源（ＨＤＣＶＳ）（１）の正端子（４）に接続され、第２のプレート（５）によって前記高ＤＣ電圧源（ＨＤＣＶＳ）（１）の負端子（６）に接続された第１のキャパシタ（２）と、
第１の端子（８）によって前記高ＤＣ電圧源（ＨＤＣＶＳ）（１）の前記正端子（４）に接続された第１の制御可能ゲート（７）と、
第１の端子（１０）によって前記第１の制御可能ゲート（７）の第２の端子（１１）に接続された誘導性負荷（９）と、
第１の端子（１３）によって前記誘導性負荷（９）の第２の端子（１４）に接続された第２の制御可能ゲート（１２）と、
一方の端子（１６）によって前記第２の制御可能ゲート（１２）の第２の端子（１７）に接続され、もう一方の端子（１８）によって前記高ＤＣ電圧源（ＨＤＣＶＳ）（１）の前記負端子（６）に接続された制限抵抗器（１５）と、
負端子（２０）によって前記高ＤＣ電圧源（ＨＤＣＶＳ）（１）の前記負端子（６）に接続された低ＤＣ電圧源（ＬＤＣＶＳ）（１９）と、
出力部（２２）によって前記第２の制御可能ゲート（１２）の制御入力部（２６）に接続され、電力入力部（２７，２８）によって前記低ＤＣ電圧源（ＬＤＣＶＳ）（１９）の正端子（２９）と前記負端子（２０）に接続された矩形波発生器（２１）と、
第１のダイオード（３０）と、
第１のプレート（３２）によって前記第１のダイオード（３０）のカソード（３３）に接続され、第２のプレート（３４）によって前記第１の制御可能ゲート（７）の前記第２の端子（１１）に接続された第２のキャパシタ（３１）と、
カソード（３６）によって前記誘導性負荷（９）の前記第１の端子（１０）に接続され、アノード（３７）によって前記高ＤＣ電圧源（ＨＤＣＶＳ）（１）の前記負端子（６）に接続された第２のダイオード（３５）と、
アノード（３９）によって前記誘導性負荷（９）の前記第２の端子（１４）に接続され、カソード（４０）によって前記高ＤＣ電圧源（ＨＤＣＶＳ）（１）の前記正端子（４）に接続された第３のダイオード（３８）と、
第１の入力部（４２）によって前記第２のキャパシタ（３１）の前記第１のプレート（３２）に接続され、第２の入力部（４３）によって前記第２のキャパシタ（３１）の前記第２のプレート（３４）に接続され、出力部（４４）によって前記第１の制御可能ゲート（７）の制御入力部（４５）に接続され、制御入力部（４６）によって前記矩形波発生器（２１）の前記出力部（２２）に接続された制御可能スイッチ（４１）と、
を備える高パルス電圧を生成するための装置において、
第２の制御可能スイッチ（４７）および矩形パルス幅コンバータ（５２）をさらに備え、
前記矩形パルス幅コンバータ（５２）が、入力部（５３）によって前記矩形波発生器（２１）の前記出力部（２２）に接続され、出力部（５４）によって前記第２の制御可能スイッチ（４７）の制御入力部（５５）に接続され、
前記第２の制御可能スイッチ（４７）が、第１の入力部（４８）によって前記低ＤＣ電圧源（ＬＤＣＶＳ）（１９）の前記負端子（２０）に接続され、第２の入力部（５１）によって前記低ＤＣ電圧源（ＬＤＣＶＳ）（１９）の前記正端子（２９）に接続され、出力部（４９）によって前記第１のダイオード（３０）のアノード（５０）に接続されている、
ことを特徴とする高パルス電圧を生成するための装置。
【請求項２】
前記矩形波発生器（２１）の前記出力部（２２）と前記第２の制御可能ゲート（１２）の前記制御入力部（２６）との間の接続がバッファー整合段（２４）を介して行われることを特徴とする、請求項１に記載の高パルス電圧を生成するための装置。
【国際調査報告】
2019525597.tif 000005
2019525597.tif 000006