(57)【要約】  半導体基板（１Ｓ）上に層間絶縁膜（ＰＩＬ）を形成し、層間絶縁膜（ＰＩＬ）中にプラグ（ＰＬ１）を形成するためのＣＭＰが終わった後、層間絶縁膜（ＰＩＬ）の上面を後退させることで、プラグ（ＰＬ１）の上面が層間絶縁膜（ＰＩＬ）の上面よりも高くなるようにする。これにより、プラグ（ＰＬ１）と配線（Ｗ１）との鉛直方向の接続の信頼性を確保することができる。また、配線（Ｗ１）が層間絶縁膜（ＰＩＬ）中に掘り込まれないようにすることや、あるいは、掘り込まれて形成される量を低減することが可能となる。
2011158319.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
（ａ）半導体基板上に、第１層間絶縁膜を形成する工程と、
（ｂ）前記第１層間絶縁膜に第１コンタクトホールを形成する工程と、
（ｃ）前記（ｂ）工程の後、前記半導体基板上に第１導電膜を形成し、前記第１コンタクトホールの内部に前記第１導電膜を埋め込む工程と、
（ｄ）前記第１コンタクトホールの外部の前記第１導電膜を除去し、前記第１導電膜からなる第１プラグを形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第１層間絶縁膜の上面が前記第１プラグの上面よりも低くなるように前記第１層間絶縁膜の上面を後退させる工程と、
（ｆ）前記（ｅ）工程の後、前記半導体基板上に、酸化シリコンよりも低い誘電率を有する第２層間絶縁膜を形成する工程と、
（ｇ）前記第２層間絶縁膜に、前記第１プラグの一部を露出し、かつ、下面が前記第１プラグの上面よりも低い第１配線溝を形成する工程と、
（ｈ）前記（ｇ）工程の後、前記半導体基板上に第２導電膜を形成し、前記第１配線溝の内部に前記第２導電膜を埋め込む工程と、
（ｉ）前記第１配線溝の外部の前記第２導電膜を除去し、前記第２導電膜からなり、かつ、前記第１プラグと接続する第１配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程における前記第１層間絶縁膜の後退は、前記第１層間絶縁膜に選択性を有する化学機械研磨法を用いることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程における前記第１層間絶縁膜の後退は、前記第１層間絶縁膜に選択性を有するエッチングを用いることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ａ）工程の前に、前記半導体基板の主面にＭＩＳＦＥＴを形成する工程を含み、
前記（ａ）工程で、前記第１層間絶縁膜は、前記ＭＩＳＦＥＴを覆うように形成されることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ａ）工程は、
（ａ１）前記半導体基板上に、前記ＭＩＳＦＥＴを覆うように、第３層間絶縁膜を形成する工程と、
（ａ２）前記第３層間絶縁膜上に、前記第３層間絶縁膜よりも吸湿性が低い第４層間絶縁膜を形成する工程と、からなり、
前記第３層間絶縁膜および前記第４層間絶縁膜により、前記第１層間絶縁膜が形成され、
前記第１配線溝の最下面は、前記第２層間絶縁膜または前記第４層間絶縁膜中に形成されていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第３層間絶縁膜は、Ｏ３‐ＴＥＯＳ膜であり、
前記第４層間絶縁膜は、プラズマＴＥＯＳ膜であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記第２層間絶縁膜は、炭素を含む酸化シリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程で形成される前記第１配線溝の最下面は、前記第２層間絶縁膜中に形成されることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｇ）工程における前記第１配線溝を形成する工程は、時間を制御して前記第２層間絶縁膜をエッチングすることにより行われることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法において、
前記第１配線の最下面から前記第１プラグの上面までの距離を長さＬ８とし、
前記第１層間絶縁膜の上面から、前記第１配線の最下面までの距離を長さＬ９としたときに、
長さＬ８＞長さＬ９が成り立つことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程で形成される前記第１配線溝の最下面は、前記第１層間絶縁膜中に形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｇ）工程は、
（ｇ１）前記第２層間絶縁膜をエッチングする工程と、
（ｇ２）前記（ｇ１）工程におけるエッチングが前記第１層間絶縁膜の上面に達したときに前記第２層間絶縁膜のエッチングの終点を検出する工程と、
（ｇ３）前記（ｇ２）工程の後、前記第１層間絶縁膜をエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、
前記第１層間絶縁膜の上面から前記第１プラグの上面までの距離を長さＬ１０とし、
前記第１配線の最下面から前記第１層間絶縁膜の上面までの距離を長さＬ１１としたときに、
長さＬ１０＞長さＬ１１が成り立つことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程の後で、前記（ｆ）工程の前に、
（ｅ１）前記半導体基板上に、前記第２層間絶縁膜よりも膜厚の薄い第１絶縁膜を形成する工程、
を更に有し、
前記（ｆ）工程では、記第２層間絶縁膜は前記第１絶縁膜上に形成され、
前記（ｇ）工程では、前記第２層間絶縁膜および前記第１絶縁膜に前記第１配線溝を形成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｇ）工程で形成される前記第１配線溝の最下面は、前記第１絶縁膜中に形成されることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｇ）工程は、
（ｇ１）前記第２層間絶縁膜をエッチングする工程と、
（ｇ２）前記（ｇ１）工程におけるエッチングが前記第１絶縁膜の上面に達したときに前記第２層間絶縁膜のエッチングの終点を検出する工程と、
（ｇ３）前記（ｇ２）工程の後、前記第１絶縁膜をエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５記載の半導体装置の製造方法において、
前記第１層間絶縁膜の上面から前記第１プラグの上面までの距離と前記第１絶縁膜の膜厚との差を長さＬ４とし、
前記第１絶縁膜の膜厚と前記第１層間絶縁膜の上面から前記第１配線の最下面までの距離との差を長さＬ５としたときに、
長さＬ４＞長さＬ５が成り立つことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１４記載の半導体装置の製造方法において、
前記（ｇ）工程で形成される前記第１配線溝の最下面は、前記第１絶縁膜中および前記第２層間絶縁膜中に形成されることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記（ｇ）工程における前記第１配線溝を形成する工程は、時間を制御して前記第２層間絶縁膜および前記第１絶縁膜をエッチングすることにより行われることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１８記載の半導体装置の製造方法において、
前記第１配線の最下面から前記第１プラグの上面までの距離を長さＬ６とし、
前記第１層間絶縁膜の上面から前記第１配線の下面までの距離と前記第１絶縁膜の膜厚との差を長さＬ７としたときに、
長さＬ６＞長さＬ７が成り立つことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１４記載の半導体装置の製造方法において、
前記（ｇ）工程で形成される前記第１配線溝の最下面は、前記第１層間絶縁膜中に形成されることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記（ｇ）工程は、
（ｇ１）前記第２層間絶縁膜をエッチングする工程と、
（ｇ２）前記（ｇ１）におけるエッチングが前記第１絶縁膜の上面に達したときに前記第２層間絶縁膜のエッチングの終点を検出する工程と、
（ｇ３）前記（ｇ２）工程の後、前記第１絶縁膜および前記第１層間絶縁膜をエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２１記載の半導体装置の製造方法において、
前記第１層間絶縁膜の上面から前記第１プラグの上面までの距離を長さＬ２とし、
前記第１配線の最下面から前記第１層間絶縁膜の上面までの距離を長さＬ３としたときに、
長さＬ２＞長さＬ３が成り立つことを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第１コンタクトホールに加えて、第２コンタクトホールを、前記第１層間絶縁膜に形成し、
前記（ｃ）工程では、前記第１コンタクトホールの内部および前記第２コンタクトホールの内部に前記第１導電膜を埋め込み、
前記（ｄ）工程では、前記第１コンタクトホール及び前記第２コンタクトホールの外部の前記第１導電膜を除去し、前記第１導電膜からなる前記第１プラグと、前記第１導電膜からなる第２プラグを形成し、
前記（ｅ）工程では、前記第１層間絶縁膜の上面が前記第１プラグおよび前記第２プラグの上面よりも低くなるように前記第１層間絶縁膜の上面を後退させ、
前記（ｇ）工程では、前記第２層間絶縁膜に、前記第１プラグの一部を露出し、かつ、下面が前記第１プラグの上面よりも低い前記第１配線溝と、前記第２プラグの一部を露出し、かつ、下面が前記第２プラグの上面よりも低い第２配線溝とを形成し、
前記（ｈ）工程では、前記第１配線溝の内部および前記第２配線溝の内部に前記第２導電膜を埋め込み、
前記（ｉ）工程では、前記第１配線溝および前記第２配線溝の外部の前記第２導電膜を除去し、前記第２導電膜からなり、かつ、前記第１プラグと接続する前記第１配線と、前記第２導電膜からなり、かつ、前記第２プラグと接続する第２配線とを形成し、
前記第１配線溝は第１の幅を有し、かつ、前記第２配線溝は前記第１の幅よりも大きい第２の幅を有するように形成され、
前記第１配線溝の下面から前記第１プラグの上面までの距離は、前記第２配線溝の下面から前記第２プラグの上面までの距離よりも小さいことを特徴とする半導体装置の製造方法。
【請求項２５】
半導体基板上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜中に形成された第１プラグと、
前記第１絶縁膜上に形成され、酸化シリコンよりも低い誘電率を有する第２層間絶縁膜と、
前記第２層間絶縁膜中に形成され、かつ、前記第１プラグと接続する第１埋込配線と、を有し、
前記第１プラグの上面は、前記第１層間絶縁膜の上面よりも高い位置に形成され、
前記第１埋込配線の下面は前記第１プラグの上面よりも低い位置に形成されていることを特徴とする半導体装置。
【請求項２６】
請求項２５記載の半導体装置において、
前記半導体基板主面にはＭＩＳＦＥＴが形成されており、
前記第１層間絶縁膜は、前記ＭＩＳＦＥＴを覆うように形成されていることを特徴とする半導体装置。
【請求項２７】
請求項２６記載の半導体装置において、
前記第１層間絶縁膜は、前記ＭＩＳＦＥＴを覆うように形成された第３層間絶縁膜と、前記第３層間絶縁膜上に形成され、かつ前記第３層間絶縁膜よりも吸湿性が低い第４層間絶縁膜とからなり、
前記第１埋込配線の最下面は、前記第２層間絶縁膜または前記第４層間絶縁膜中に形成されていることを特徴とする半導体装置。
【請求項２８】
請求項２７記載の半導体装置において、
前記第３層間絶縁膜は、Ｏ３‐ＴＥＯＳ膜であり、
前記第４層間絶縁膜は、プラズマＴＥＯＳ膜であることを特徴とする半導体装置。
【請求項２９】
請求項２５記載の半導体装置において、
前記第２層間絶縁膜は、炭素を含む酸化シリコン膜からなることを特徴とする半導体装置。
【請求項３０】
請求項２５記載の半導体装置において、
前記第１埋込配線の最下面は、前記第２層間絶縁膜中に形成されていることを特徴とする半導体装置。
【請求項３１】
請求項３０記載の半導体装置において、
前記第１埋込配線の最下面から前記第１プラグの上面までの距離を長さＬ８とし、
前記第１層間絶縁膜の上面から、前記第１埋込配線の最下面までの距離を長さＬ９としたときに、
長さＬ８＞長さＬ９が成り立つことを特徴とする半導体装置。
【請求項３２】
請求項２５記載の半導体装置において、
前記第１埋込配線の最下面は、前記第１層間絶縁膜中に形成されていることを特徴とする半導体装置。
【請求項３３】
請求項３２記載の半導体装置において、
前記第１層間絶縁膜の上面から前記第１プラグの上面までの距離を長さＬ１０とし、
前記第１埋込配線の最下面から前記第１層間絶縁膜の上面までの距離を長さＬ１１としたときに、
長さＬ１０＞長さＬ１１が成り立つことを特徴とする半導体装置。
【請求項３４】
請求項２５記載の半導体装置において、
前記第１層間絶縁膜と前記第２層間絶縁膜との間には前記第２層間絶縁膜よりも膜厚の薄い第１絶縁膜が形成されており、
前記第２層間絶縁膜および前記第１絶縁膜中に前記第１埋込配線が形成されていることを特徴とする半導体装置。
【請求項３５】
請求項３４記載の半導体装置において、
前記第１埋込配線の最下面は、前記第１絶縁膜中に形成されていることを特徴とする半導体装置。
【請求項３６】
請求項３５記載の半導体装置において、
前記第１層間絶縁膜の上面から前記第１プラグの上面までの距離と前記第１絶縁膜の膜厚との差を長さＬ４とし、
前記第１絶縁膜の膜厚と前記第１層間絶縁膜の上面から前記第１埋込配線の最下面までの距離との差を長さＬ５としたときに、
長さＬ４＞長さＬ５が成り立つことを特徴とする半導体装置。
【請求項３７】
請求項３４記載の半導体装置において、
前記第１埋込配線の最下面は、前記第１絶縁膜中及び前記第２層間絶縁膜中に形成されていることを特徴とする半導体装置。
【請求項３８】
請求項３７記載の半導体装置において、
前記第１埋込配線の最下面から前記第１プラグの上面までの距離を長さＬ６とし、
前記第１層間絶縁膜の上面から前記第１埋込配線の下面までの距離と前記第１絶縁膜の膜厚との差を長さＬ７としたときに、
長さＬ６＞長さＬ７が成り立つことを特徴とする半導体装置。
【請求項３９】
請求項３４記載の半導体装置において、
前記第１埋込配線の最下面は、前記第１層間絶縁膜中に形成されていることを特徴とする半導体装置。
【請求項４０】
請求項３９記載の半導体装置において、
前記第１層間絶縁膜の上面から前記第１プラグの上面までの距離を長さＬ２とし、
前記第１埋込配線の最下面から前記第１層間絶縁膜の上面までの距離を長さＬ３としたときに、
長さＬ２＞長さＬ３が成り立つことを特徴とする半導体装置。
【請求項４１】
請求項２５記載の半導体装置において、
前記第１層間絶縁膜中に形成された第２プラグと、
前記第２層間絶縁膜中に形成され、かつ、前記第２プラグと接続するように形成された第２埋込配線と、
を更に有し、
前記第２プラグの上面は、前記第１層間絶縁膜の上面よりも高い位置に形成され、
前記第２埋込配線の下面は前記第１プラグの上面よりも低い位置に形成され、
前記第１埋込配線は第１の幅を有し、かつ、前記第２埋込配線は前記第１の幅よりも大きい第２の幅を有するように形成され、
前記第１埋込配線の下面から前記第１プラグの上面までの距離は、前記第２埋込配線の下面から前記第２プラグの上面までの距離よりも小さいことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、最下層配線が埋込配線で形成される半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化、高集積化、及び、高速化の要求に伴い、配線抵抗の低減、配線間容量の低減、及び、配線の信頼性の向上が必要とされている。配線抵抗の低減に対しては、従来のアルミニウム（Ａｌ）合金に比べて低い抵抗を有する銅（Ｃｕ）配線が用いられている。【０００３】
配線間容量の低減に対しては、配線の層間絶縁膜として、従来の酸化シリコン膜（ＳｉＯ２）の代わりにそれよりも比誘電率が低い絶縁膜（以下、低誘電率膜と記載する）が用いられている。【０００４】
特開２００４−１５８８３２号公報（特許文献１）には、層間絶縁膜に低誘電率膜としてＳｉＯＣ膜を用いた多層配線に関する技術が開示されている。【０００５】
一方、プラグと配線の接続の信頼性を確保するという観点からは、以下のような技術が開示されている。【０００６】
特開２００６−３３９６２３号公報（特許文献２）には、最下層のコンタクトプラグ１０３の最上部の表面が層間絶縁膜１０２の最上部の表面より低くなるように層間絶縁膜１０２を選択的にエッチングし、その後、層間絶縁膜１０２上に金属層１０４を形成することで、金属層１０４を形成する際のボイドの発生を防止する技術が開示されている。【０００７】
また、特開２００６−７３６３５号公報（特許文献３）には、層間絶縁膜６上に堆積した導電性材料を加工することにより、コンタクト７の上部が小さくなるように形成する技術に関して開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−１５８８３２号公報
【特許文献２】特開２００６−３３９６２３号公報
【特許文献３】特開２００６−７３６３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
近年、半導体装置の更なる微細化が進められており、種々の不具合無く、その性能を向上させることが求められている。【００１０】
本発明の目的は、半導体装置の電気的性能を向上させることであり、特に、配線を通る信号の遅延を軽減することである。【００１１】
また、本発明の他の目的は、半導体装置の信頼性を向上させることであり、特に、配線の信頼性を向上させることである。【００１２】
また、本発明の他の目的は、半導体装置の電気的性能を向上させ、かつ、半導体装置の信頼性を向上させることであり、特に、配線を通る信号の遅延を軽減することであり、かつ、配線の信頼性を向上させることである。【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１５】
代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板上に第１層間絶縁膜を形成する工程と、（ｂ）前記第１層間絶縁膜に第１コンタクトホールを形成する工程と、（ｃ）前記（ｂ）工程の後、前記半導体基板上に第１導電膜を形成し、前記第１コンタクトホールの内部に前記第１導電膜を埋め込む工程とを有している。更に、（ｄ）前記第１コンタクトホールの外部の前記第１導電膜を除去し、前記第１導電膜からなる第１プラグを形成する工程と、（ｅ）前記（ｄ）工程の後、前記第１層間絶縁膜の上面が前記第１プラグの上面よりも低くなるように前記第１層間絶縁膜の上面を後退させる工程と、（ｆ）前記（ｅ）工程の後、前記半導体基板上に、酸化シリコンよりも低い誘電率を有する第２層間絶縁膜を形成する工程とを有している。更に、（ｇ）前記第２層間絶縁膜に、前記第１プラグの一部を露出し、かつ、下面が前記第１プラグの上面よりも低い第１配線溝を形成する工程と、（ｈ）前記（ｇ）工程の後、前記半導体基板上に第２導電膜を形成し、前記第１配線溝の内部に前記第２導電膜を埋め込む工程と、（ｉ）前記第１配線溝の外部の前記第２導電膜を除去し、前記第２導電膜からなり、かつ、前記第１プラグと接続する第１配線を形成する工程とを有している。【００１６】
また、代表的な実施の形態による半導体装置は、半導体基板上に形成された第１層間絶縁膜と、前記第１層間絶縁膜中に形成された第１プラグと、前記第１絶縁膜上に形成され、酸化シリコンよりも低い誘電率を有する第２層間絶縁膜と、前記第２層間絶縁膜中に形成され、かつ、前記第１プラグと接続する第１埋込配線とを有している。そして、前記第１プラグの上面は、前記第１層間絶縁膜の上面よりも高い位置に形成され、前記第１埋込配線の下面は前記第１プラグの上面よりも低い位置に形成されている。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的な手段によって得られる効果を簡単に説明すれば以下のとおりである。【００１８】
本発明の半導体装置において、半導体装置の電気的性能を向上させることができる。特に、配線を通る信号の遅延を軽減することができる。【００１９】
また、その他の手段によって得られる効果を簡単に説明すれば、以下のとおりである。【００２０】
本発明の半導体装置において、信頼性を向上させることができる。特に、配線の信頼性を向上させることができる。【００２１】
また、本発明の半導体装置において、半導体装置の電気的性能を向上させ、かつ、半導体装置の信頼性を向上させることができる。特に、配線を通る信号の遅延を軽減することができ、かつ、配線の信頼性を向上させることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態１である半導体装置の要部平面図である。
【図２】本発明の実施の形態１である半導体装置の要部平面図である。
【図３】本発明の実施の形態１である半導体装置の要部断面図（Ａ−Ａ線の断面図）である。
【図４】本発明の実施の形態１である半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図５】図４に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図６】図５に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図７】図６に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図８】図７に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図９】図８に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図１０】図９に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図１１】ウェハのエッジ部近傍の断面図である。
【図１２】コンタクトホール形成工程の説明図である。
【図１３】コンタクトホール形成工程の説明図である。
【図１４】コンタクトホール形成工程の説明図である。
【図１５】コンタクトホール形成工程の説明図である。
【図１６】コンタクトホール形成工程の説明図である。
【図１７】ウェハのエッジ部近傍の断面図である。
【図１８】ウェハのエッジ部近傍の断面図である。
【図１９】図１０に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図２０】図１９に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図２１】図２０に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図２２】図２１（ａ）におけるプラグと配線とが接続している領域の周辺を拡大した要部拡大断面図である。
【図２３】図２１に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図２４】リソグラフィの合わせずれが起こらなかった場合の図２と同じ箇所の要部平面図である。
【図２５】図２４のＡ２−Ａ２線に沿った要部断面図である。
【図２６】図２４のＢ２−Ｂ２線に沿った要部断面図である。
【図２７】本発明の実施の形態２である半導体装置の要部断面図（Ａ−Ａ線の断面図）である。
【図２８】本発明の実施の形態２である半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図２９】図２８に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図３０】図２９に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図３１】図３０に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図３２】図２７におけるプラグと配線とが接続している領域の周辺を拡大した要部拡大断面図である。
【図３３】図３１におけるプラグと配線とが接続している領域の周辺を拡大した要部拡大断面図である。
【図３４】本発明の実施の形態３である半導体装置の要部断面図（Ａ−Ａ線の断面図）である。
【図３５】本発明の実施の形態３である半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図３６】図３５に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図３７】図３６に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図３８】図３４におけるプラグと配線とが接続している領域の周辺を拡大した要部拡大断面図である。
【図３９】本発明の実施の形態４である半導体装置の要部断面図（Ａ−Ａ線の断面図）である。
【図４０】本発明の実施の形態４である半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図４１】図４０に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図４２】図４１に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図４３】図３９におけるプラグと配線とが接続している領域の周辺を拡大した要部拡大断面図である。
【図４４】本発明の実施の形態５である半導体装置の要部断面図（Ａ−Ａ線の断面図）である。
【図４５】本発明の実施の形態５である半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図４６】図４５に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図４７】図４６に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図４８】図４７に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図４９】図４８に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線の断面図）である。
【図５０】本発明の実施の形態６である半導体装置の要部断面図（Ａ−Ａ線およびＣ−Ｃ線の断面図）である。
【図５１】本発明の実施の形態６である半導体装置の製造工程中の要部断面図（Ａ−Ａ線およびＣ−Ｃ線の断面図）である。
【図５２】図５１に続く、半導体装置の製造工程中の要部断面図（Ａ−Ａ線およびＣ−Ｃ線の断面図）である。
【図５３】図５０におけるプラグと配線とが接続している領域の周辺を拡大した要部拡大断面図である。
【図５４】本発明の実施の形態６の第１の変形例の半導体装置の要部断面図（Ａ−Ａ線およびＣ−Ｃ線の断面図）である。
【図５５】本発明の実施の形態６の第２の変形例の半導体装置の要部断面図（Ａ−Ａ線およびＣ−Ｃ線の断面図）である。
【図５６】本発明の実施の形態６の第３の変形例の半導体装置の要部断面図（Ａ−Ａ線およびＣ−Ｃ線の断面図）である。
【図５７】本発明の実施の形態６の第４の変形例の半導体装置の要部断面図（Ａ−Ａ線およびＣ−Ｃ線の断面図）である。
【図５８】本発明の実施の形態６の第５の変形例の半導体装置の要部断面図（Ａ−Ａ線およびＣ−Ｃ線の断面図）である。
【図５９】本発明の実施の形態７である半導体装置の要部断面図（Ａ−Ａ線およびＣ−Ｃ線の断面図）である。
【図６０】本発明者が検討した比較例の半導体装置の製造工程中の要部断面図である。
【図６１】図６０に続く、比較例の半導体装置の製造工程中の要部断面図である。
【図６２】図６１に続く、比較例の半導体装置の製造工程中の要部断面図である。
【図６３】図６２に続く、比較例の半導体装置の製造工程中の要部断面図である。
【図６４】図６３に続く、比較例の半導体装置の製造工程中の要部断面図である。
【図６５】図６４に続く、比較例の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００２３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。また、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
【００２５】
図６０〜図６５は、本発明者が検討した比較例の半導体装置の製造工程を示す要部断面図である。以下では、図６０〜図６５を用いて、本発明者が検討した比較例の半導体装置の製造工程（工程Ｐ１〜工程Ｐ６）を説明する。
【００２６】
（工程Ｐ１）まず、図６０に示されるように、周知の方法を用いて半導体基板１０１Ｓの主面にＭＩＳＦＥＴＱ１０１を形成する。具体的には、素子分離領域ＳＴＩ１０１、ｐ型ウェルＰＷＬ１０１、ゲート絶縁膜ＧＩ１０１、ゲート電極Ｇ１０１、浅い低濃度ｎ型不純物拡散領域ＥＸ１０１、サイドウォールＳＷ１０１、深い不純物拡散領域ＮＲ１０１および金属シリサイド層ＮＳＦ１０１を順次形成する。その後、ＭＩＳＦＥＴＱ１０１を覆うように、層間絶縁膜ＰＩＬ１０１を半導体基板１０１Ｓ上に形成する。層間絶縁膜ＰＩＬ１０１は、図６０に示されるように、絶縁膜として、窒化シリコン膜ＳＮ１０１とＯ３−ＴＥＯＳ膜ＯＴＳ１０１とプラズマＴＥＯＳ膜ＰＴＳ１０１との積層膜からなる。
【００２７】
（工程Ｐ２）次に、図６１に示されるように、層間絶縁膜ＰＩＬ１０１にコンタクトホールＣＮＴ１０１を形成し、それから、コンタクトホールＣＮＴ１０１の内部に導電膜ＣＦ１０１を埋め込むように、層間絶縁ＰＩＬ１０１上に導電膜ＣＦ１０１を形成する。
【００２８】
（工程Ｐ３）次に、図６２に示されるように、コンタクトホールＣＮＴ１０１の外部に形成された不要な導電膜ＣＦ１０１を除去し、層間絶縁膜ＰＩＬ１０１を露出させる。この工程により、プラグＰＬ１０１が形成される。本工程において、プラグＰＬ１０１の上面が層間絶縁膜ＰＩＬ１０１の上面とほぼ同じ高さになるか、あるいは、プラグＰＩＬ１０１の上面の高さが、層間絶縁膜ＰＩＬ１０１の上面の高さよりも低くなるように、プラグＰＬ１０１が形成される。図６２は、プラグＰＬ１０１の上面が層間絶縁膜ＰＩＬ１０１の上面とほぼ同じ高さに形成された場合が示されている。
【００２９】
（工程Ｐ４）次に、図６３に示されるように、プラグＰＬ１０１上および層間絶縁膜ＰＩＬ１０１上に層間絶縁膜ＷＩＬ１０１を形成する。層間絶縁膜ＷＩＬ１０１は、この後の工程で形成される配線の配線間容量を低減する目的で、低誘電率膜により形成される。層間絶縁膜ＷＩＬ１０１の膜厚は、例えば６０ｎｍである。
【００３０】
（工程Ｐ５）次に、図６４に示されるように、層間絶縁膜ＷＩＬ１０１および層間絶縁膜ＰＩＬ１０１を加工することにより、層間絶縁膜ＷＩＬ１０１および層間絶縁膜ＰＩＬ１０１中に、埋込配線用の配線溝ＷＴ１０１を形成する。上記工程Ｐ３において、プラグＰＬ１０１の上面は、層間絶縁膜ＰＩＬ１０１の上面とほぼ同じ高さか、あるいは、層間絶縁膜ＰＩＬ１０１の上面よりも低く形成されるので、この後の工程で形成される配線（Ｗ１０１）とプラグＰＬ１０１との接続を確保するために、配線溝ＷＴ１０１は層間絶縁膜ＰＩＬ１０１中に、例えば層間絶縁膜ＰＩＬ１０１の上面から３０ｎｍ掘り込まれた（掘り進んだ）状態で形成される。すなわち、配線溝ＷＴ１０１の最下面は、プラグＰＬ１０１の上面から３０ｎｍ低い位置に形成されている。配線溝ＷＴ１０１の深さは、例えば９０ｎｍである。図６４において、この掘り込まれた深さを、長さＬ１０１として示している。
【００３１】
（工程Ｐ６）次に、図６５に示されるように、配線溝ＷＴ１０１中に導電膜ＣＦ１０２を埋め込むことにより、配線Ｗ１０１を形成する。このとき、配線溝ＷＴ１０１が層間絶縁膜ＰＩＬ１０１中に層間絶縁膜ＰＩＬ１０１の上面から長さＬ１０１だけ掘り込まれて（掘り進んで）形成されていることにより、配線溝ＷＴ１０１の内部に導電膜ＣＦ１０２を埋め込んで形成された配線Ｗ１０１も、層間絶縁膜ＰＩＬ１０１中に層間絶縁膜ＰＩＬ１０１の上面から長さＬ１０１だけ掘り込まれて（掘り進んで）形成されていることになる。その結果、配線Ｗ１０１とプラグＰＬ１０１との接続が、半導体基板１０１Ｓに対して垂直方向に長さＬ１０１分確保されることになる。すなわち、図６０〜図６５を参照して説明した比較例の製造工程においては、プラグＰＬ１０１と配線Ｗ１０１との鉛直方向の接続の確保を、接続を確保するために必要な長さ（＝長さＬ１０１）分、配線溝ＷＴ１０１（およびそこに埋め込まれた配線Ｗ１０１）を層間絶縁膜ＰＩＬ１０１中に掘り込む（掘り進む）ことにより行っている。
【００３２】
しかしながら、以上のような製造工程（図６０〜図６５を参照して説明した比較例の製造工程）では、以下のような問題が生じることを、本発明者は新たに見出した。
【００３３】
層間絶縁膜ＷＩＬ１０１を低誘電率膜で形成しているにもかかわらず、配線Ｗ１０１が低誘電率膜ではない層間絶縁膜ＰＩＬ１０１に長さＬ１０１分掘り込まれる（埋め込まれる）ため、配線間容量を低減することが困難となる。また、配線Ｗ１０１が層間絶縁膜ＰＩＬ１０１中に長さＬ１０１分掘り込まれる（埋め込まれる）ため、配線Ｗ１０１とＭＩＳＦＥＴＱ１０１との距離が近付き、配線Ｗ１０１とＭＩＳＦＥＴＱ１０１のゲート電極Ｇ１０１との信頼性が低下してしまう。また、配線Ｗ１０１が層間絶縁膜ＰＩＬ１０１に長さＬ１０１分掘り込まれる（埋め込まれる）ため、配線Ｗ１０１とＯ３−ＴＥＯＳ膜ＯＴＳ１０１との距離が近づくが、Ｏ３−ＴＥＯＳ膜ＯＴＳ１０１は絶縁性に優れないため、配線Ｗ１０１とＯ３−ＴＥＯＳ膜ＯＴＳ１０１との距離が近づくことで、配線Ｗ１０１の信頼性が低下してしまう。また、図示してはいないが、配線幅の大きい配線を形成した場合には、配線幅の小さい配線を形成した場合に比べて、配線溝を形成する際に、配線溝がより深く掘り込まれて形成される傾向がある（すなわち配線溝がより深くなる傾向にある）ため、上記各問題がより顕在化することになる。
【００３４】
以下では、上記問題を鑑みて本発明者によりなされた発明を実施の形態に基づき、具体的に説明する。
【００３５】
（実施の形態１）
本実施の形態１は、例えば、半導体基板（半導体ウェハ）１Ｓにｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）およびｐチャネル型ＭＩＳＦＥＴを形成した半導体装置およびその製造方法に適用したものである。本実施の形態１の半導体装置およびその製造方法に関して、図面を参照して説明する。
【００３６】
図１および図２は、本実施の形態１における半導体装置の平面図である。図１と図２には、本実施の形態１の半導体装置における同じ平面領域が示されており、図２は、図１に対して、配線Ｗ１，Ｗ１ａを含む第１層配線を重ねた図に対応している。図１および図２は、平面図であるが、図面を見やすくするために、図２では、配線Ｗ１，Ｗ１ａを含む第１層配線にハッチングを付し、図１では、ゲート電極Ｇ１、ｎ型半導体領域ＮＳ１およびｐ型半導体領域ＰＳ１，ＰＳ２にハッチングを付してある。
【００３７】
図１および図２には、半導体基板１Ｓの主面において、ｎチャネル型ＭＩＳＦＥＴＱ１およびｐチャネル型ＭＩＳＦＥＴＱ２が形成された領域が示されている。具体的には、図１および図２に示される平面領域において、ゲート電極Ｇ１と、ｎチャネル型ＭＩＳＦＥＴＱ１のソース領域またはドレイン領域であるｎ型半導体領域ＮＳ１と、ｐチャネル型ＭＩＳＦＥＴＱ２のソース領域またはドレイン領域であるｐ型半導体領域ＰＳ１とが形成されている。更に、ｐ型半導体領域ＰＳ１またはｎ型半導体領域ＮＳ１に接続するプラグＰＬ１と、ｐ型半導体領域ＰＳ２に接続するプラグＰＬ２と、プラグＰＬ１に接続する第１層配線である配線Ｗ１と、プラグＰＬ２に接続する第１層配線である配線Ｗ２などが形成されている。
【００３８】
以下では、図１および図２中に示されているＡ−Ａ線に沿った断面を断面Ａ、図１および図２中に示されているＢ−Ｂ線に沿った断面を断面Ｂ、図１および図２中に示されているＣ−Ｃ線に沿った断面を断面Ｃと呼ぶ。以下では、簡単のため、本実施の形態１における半導体装およびその製造方法の説明を、ｎチャネル型ＭＩＳＦＥＴＱ１が形成されている断面Ａを用いて行う。
【００３９】
図３は、本実施の形態１の半導体装置の要部断面図であり、図１および図２のＡ−Ａ線に沿った断面Ａが示されている。以下に、本実施の形態１における半導体装置の構成を具体的に説明する。
【００４０】
図３に示されるように、半導体基板１Ｓには素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画（規定）された半導体基板１Ｓの活性領域（アクティブ領域）に、ｐ型ウェルＰＷＬ１が形成されている。ｐ型ウェルＰＷＬ１は、ホウ素（ボロン、Ｂ）などのｐ型不純物を半導体基板１Ｓ中に導入することで形成されたｐ型半導体領域から形成されている。
【００４１】
ｐ型ウェルＰＷＬ１（半導体基板１Ｓ）上にはゲート絶縁膜ＧＩ１が形成されており、このゲート絶縁膜ＧＩ１上にゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＩ１は、絶縁膜として例えば酸化シリコン膜から形成されている。ゲート電極Ｇ１は、導電膜として、例えば多結晶シリコン膜とこの多結晶シリコン膜の上部に形成された金属シリサイド層（金属シリサイド膜）ＮＳＦ１とから形成されている。ゲート電極Ｇ１の一部を構成する金属シリサイド層ＮＳＦ１は、ゲート電極Ｇ１の低抵抗化のために形成されている。
【００４２】
ゲート電極Ｇ１の両側の側壁には、絶縁膜からなるサイドウォール（サイドウォールスペーサ、側壁絶縁膜）ＳＷ１が形成されており、このサイドウォールＳＷ１直下のｐ型ウェルＰＷＬ１（半導体基板１Ｓ）には、半導体領域である浅い不純物拡散領域（エクステンション領域）ＥＸ１が形成されている。この浅い不純物拡散領域ＥＸ１はｎ型半導体領域であり、ゲート電極Ｇ１に整合して形成されている。そして、この浅い不純物拡散領域ＥＸ１の外側には、半導体領域である深い不純物拡散領域ＮＲ１が形成されている。この深い不純物拡散領域ＮＲ１もｎ型半導体領域であり、サイドウォールＳＷ１に整合して形成されている。深い不純物拡散領域ＮＲ１の表面（上部）には、低抵抗化のための金属シリサイド層ＮＳＦ１が形成されている。深い不純物拡散領域ＮＲ１は、浅い不純物拡散領域ＥＸ１よりも不純物濃度（ｎ型不純物濃度）が高く、かつ接合深さが深い。浅い不純物拡散領域ＥＸ１と深い不純物拡散領域ＮＲ１とにより、ソース領域またはドレイン領域となるｎ型半導体領域ＮＳ１が形成される。
【００４３】
このようにして、断面Ａにおいてｎチャネル型ＭＩＳＦＥＴＱ１が形成されている。また、ここでは図示はしないが、ｐチャネル型ＭＩＳＦＥＴＱ２の断面構造は、ｎチャネル型ＭＩＳＦＥＴＱ１が形成された図３において、ｐ型ウェルＰＷＬ１をｎ型ウェルとし、浅い不純物拡散領域ＥＸ１および深い不純物拡散領域ＮＲ１をそれぞれｐ型の半導体領域とし、ｎ型半導体領域ＮＳ１をｐ型半導体領域ＰＳ１とした構造にほぼ対応している。ｎチャネル型ＭＩＳＦＥＴＱ１のゲート電極Ｇ１を構成する部分の多結晶シリコン膜は、好ましくはｎ型の多結晶シリコン膜（ドープトポリシリコン膜）とされ、ｐチャネル型ＭＩＳＦＥＴＱ２のゲート電極Ｇ１を構成する部分の多結晶シリコン膜は、好ましくはｐ型の多結晶シリコン膜（ドープトポリシリコン膜）とされている。
【００４４】
半導体基板１Ｓの主面に形成されているｎチャネル型ＭＩＳＦＥＴＱ１およびｐチャネル型ＭＩＳＦＥＴＱ２によって、例えば、ワードドライバ、センスアンプあるいは制御回路などが構成され、また、ＣＰＵ（回路）、ＲＡＭ（回路）、アナログ回路あるいはＩ／Ｏ回路などが構成される。
【００４５】
続いて、ｎチャネル型ＭＩＳＦＥＴＱ１に接続する配線構造について説明する。
【００４６】
図３に示されるように、半導体基板１Ｓの主面上には（すなわちｎチャネル型ＭＩＳＦＥＴＱ１上には）、ｎチャネル型ＭＩＳＦＥＴＱ１を覆うように層間絶縁膜ＰＩＬが形成されている。層間絶縁膜ＰＩＬは、例えば、絶縁膜として窒化シリコン膜により形成されている絶縁膜ＳＮと、絶縁膜として酸化シリコン膜により形成されている絶縁膜ＳＯとの積層膜から形成されている。層間絶縁膜ＰＩＬを構成する絶縁膜ＳＮおよび絶縁膜ＳＯのうち、絶縁膜ＳＮが下層側で絶縁膜ＳＯが上層側であるため、絶縁膜ＳＯは絶縁膜ＳＮ上に形成されている。
【００４７】
この層間絶縁膜ＰＩＬには、層間絶縁膜ＰＩＬを貫通して、ｎ型半導体領域ＮＳ１を構成する金属シリサイド層ＮＳＦ１（すなわち深い不純物拡散領域ＮＲ１の上部の金属シリサイド層ＮＳＦ１）に達するコンタクトホール（貫通孔、孔）ＣＮＴ１が形成されている。このため、コンタクトホールＣＮＴ１の底部では、深い不純物拡散領域ＮＲ１の上部に形成された金属シリサイド層ＮＳＦ１が露出されている。
【００４８】
コンタクトホールＣＮＴ１の内部（側壁および底部）には、導電膜として例えばチタン膜（Ｔｉ膜）と窒化チタン膜（ＴｉＮ膜）との積層膜からなるバリア導電体膜ＰＢＭが形成され、コンタクトホールＣＮＴ１を埋め込むように導電膜として例えばタングステン膜からなる導電体膜ＴＦが形成されている。このように、コンタクトホールＣＮＴ１にバリア導電体膜ＰＢＭおよび導電体膜ＴＦを埋め込むことにより、導電性のプラグＰＬ１が形成されている。プラグＰＬ１は、層間絶縁膜ＰＩＬのコンタクトホールＣＮＴ１を埋めるように形成されているため、層間絶縁膜ＰＩＬ中に形成されているとみなすこともできる。
【００４９】
プラグＰＬ１は、接続用の導体部であり、コンタクトホールＣＮＴ１内に埋め込まれているが、層間絶縁膜ＰＩＬの上面の高さは、プラグＰＬ１の上面の高さよりも低くなっている。すなわち、プラグＰＬ１の上面の高さは、層間絶縁膜ＰＩＬの上面よりも高くなっている。換言すれば、プラグＰＬ１は、その一部が層間絶縁膜ＰＩＬの上面よりも突出した（突き出した）状態となっている。プラグＰＬ１は、上述のようにバリア導電体膜ＰＢＭおよび導電体膜ＴＦにより形成されているが、プラグＰＬ１の側面および底面がバリア導電体膜ＰＢＭで形成され、それ以外（主として内部）が導電体膜ＴＦで形成されている。
【００５０】
なお、本願において、プラグ、配線および各種絶縁膜の上面や下面などの高さまたは高さ位置を言うときは、半導体基板１Ｓの主面に垂直な方向の高さまたは高さ位置を言い、半導体基板１Ｓの主面に近づく側を低い側、半導体基板１Ｓの主面から遠くなる側を高い側とする。
【００５１】
本実施の形態１においては、後述のように、層間絶縁膜ＰＩＬのコンタクトホールＣＮＴ１内にプラグＰＬ１を形成した後、絶縁膜ＳＯの上面即ち層間絶縁膜ＰＬの上面よりもプラグＰＬ１の上面が高くなるように（すなわちプラグＰＬ１の上面よりも層間絶縁膜ＰＬの上面が低くなるように）、絶縁膜ＳＯの表面即ち層間絶縁膜ＰＩＬの表面（上面）を後退させている。このため、製造された半導体装置においては、プラグＰＬ１の上面の高さは、層間絶縁膜ＰＩＬの上面よりも高くなっている。このため、プラグＰＬ１よりも後に形成される配線Ｗ１について、絶縁膜ＳＯ中即ち層間絶縁膜ＰＩＬ中に掘り込む（埋め込む）量を少なくしても、プラグＰＬ１と配線Ｗ１との接続が確保されることになる。
【００５２】
プラグＰＬ１が埋め込まれた層間絶縁膜ＰＩＬ上には、すなわち、層間絶縁膜ＰＩＬ（絶縁膜ＳＯ）に対して突き出すように形成されたプラグＰＬ１と層間絶縁膜ＰＩＬ上には、層間絶縁膜ＷＩＬ１が形成されている。但し、プラグＰＬ１の上面は、一部または全部が配線Ｗ１で覆われている。図３の場合、プラグＰＬ１の上面は、一部が配線Ｗ１で覆われ、他部は層間絶縁膜ＷＩＬ１で覆われており、後述の図２５の場合は、プラグＰＬ１の上面の全部が配線Ｗ１で覆われている。
【００５３】
層間絶縁膜ＷＩＬ１は、絶縁膜として例えば酸化シリコン膜からなる絶縁膜ＩＬ１と、低誘電率膜として例えば炭素を含有する酸化シリコン膜であるＳｉＯＣ膜からなる絶縁膜ＩＬ２との積層膜から形成されている。層間絶縁膜ＷＩＬ１を構成する絶縁膜ＩＬ１および絶縁膜ＩＬ２のうち、絶縁膜ＩＬ１が下層側で絶縁膜ＩＬ２が上層側であるため、絶縁膜ＩＬ２は絶縁膜ＩＬ１上に形成されている。
【００５４】
層間絶縁膜ＷＩＬ１には配線溝ＷＴ１が形成され、この配線溝ＷＴ１を埋め込むように配線（埋込配線）Ｗ１が形成されている。配線Ｗ１は、ダマシン技術で形成された埋込配線である。プラグＰＬ１は、一部が配線溝ＷＴ１から露出されており、配線溝ＷＴ１から露出されたプラグＰＬ１は、その配線溝ＷＴ１に埋め込まれた配線Ｗ１に接して電気的に接続されている。従って、配線Ｗ１は、層間絶縁膜ＷＩＬ１中に形成された埋込配線であり、かつプラグＰＬ１に接続する埋込配線とみなすことができる。
【００５５】
絶縁膜ＩＬ２が低誘電率膜で形成されているのは、隣り合う配線（例えば隣り合う配線Ｗ１）間の容量（配線間容量）を低減するためである。また、絶縁膜ＩＬ１は絶縁膜ＩＬ２に対して十分薄く形成された絶縁膜である。
【００５６】
配線Ｗ１は、導電膜として例えば窒化タンタル膜（ＴａＮ膜）で形成されたバリア導電体膜ＷＢＭと、導電膜として例えば銅膜（Ｃｕ膜）で形成された導電体膜ＣＵＦとの積層膜から形成されており、層間絶縁膜ＰＩＬ中に形成されたプラグＰＬ１と電気的に接続されるようになっている。配線Ｗ１は、上述のようにバリア導電体膜ＷＢＭおよび導電体膜ＣＵＦにより形成されているが、配線Ｗ１の側面および底面がバリア導電体膜ＷＢＭで形成され、それ以外（主として内部）が導電体膜ＣＵＦで形成されている。
【００５７】
上述のように、プラグＰＬ１の上面が絶縁膜ＳＯの上面即ち層間絶縁膜ＰＩＬの上面よりも高くなるように、プラグＰＬ１の一部が層間絶縁膜ＰＩＬの上面から突き出しているため、配線Ｗ１が絶縁膜ＳＯ中即ち層間絶縁膜ＰＩＬ中に掘り込まれる（埋め込まれる）量を少なくしても、プラグＰＬ１と配線Ｗ１との接続を確保することが可能となる。また、配線溝ＷＴ１が絶縁膜ＳＯ中即ち層間絶縁膜ＰＩＬ中に掘り込まれる（埋め込まれる）量が少なくなるので、絶縁膜ＳＯ中即ち層間絶縁膜ＰＩＬ中に形成される部分の配線Ｗ１の表面積が小さくなり、低誘電率膜である絶縁膜ＩＬ２中に形成される部分の配線Ｗ１の表面積が大きくなる。従って、配線Ｗ１間の容量（配線間容量）を低減することが可能となる。
【００５８】
なお、配線間容量を低減すれば、配線を通る信号の遅延を軽減することができ、ひいては半導体装置の電気的性能を向上させることができる。
【００５９】
配線４１が形成された（埋め込まれた）層間絶縁膜ＷＩＬ１上には、更に第２層配線（後述の層間絶縁膜ＷＩＬ２、配線Ｗ２およびプラグＰＬ２など）やそれ以降の配線層が形成されているが、ここではその図示および説明は省略する。
【００６０】
本実施の形態１における半導体装置は上述のように構成されており、以下にその製造方法について図面を参照しながら説明する。
【００６１】
図４〜図２３は、本実施の形態１の半導体装置の製造工程中の要部断面図である。このうち、図４〜図１０および図１９〜図２３は、断面Ａに相当する断面が示されている。また、図１１、図１７および図１８は、それぞれウェハ（半導体基板１Ｓ）のエッジ部（端部）近傍の断面図が示されている。また、図１２〜図１６は、図１１（ウェハのエッジ部近傍）における半導体素子形成部の要部断面図であり、コンタクトホールＣＮＴ１形成工程の説明図に対応している。
【００６２】
本実施の形態１の半導体装置を製造するには、まず、図４に示されるように、例えばｐ−型の単結晶シリコンからなる半導体基板１Ｓを用意し、半導体基板１Ｓの主面に素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、例えば以下のようにして形成することができる。
【００６３】
すなわち、まず、半導体基板１Ｓ上に酸化シリコン膜（ＳｉＯ２膜）および窒化シリコン膜（Ｓｉ３Ｎ４膜）を順次形成し、この窒化シリコン膜を、フォトレジストパターン（パターニングされたフォトレジスト膜）を用いてエッチングする。続けて、このエッチングされた窒化シリコン膜をマスク（エッチングマスク）として用いて、半導体基板１Ｓに溝（素子分離用の溝）を形成する。その後、この溝を埋め込む絶縁膜として、例えば酸化シリコン膜を半導体基板１Ｓ上に堆積し、化学的機械的研磨法（ＣＭＰ：Chemical Mechanical Polishing）などを用いて溝の外部の領域の酸化シリコン膜を除去し、さらにウェットエッチング法などにより、窒化シリコン膜を除去する。これにより、溝に埋め込まれた絶縁膜（絶縁体）からなる素子分離領域ＳＴＩが形成される。
【００６４】
次に、半導体基板１Ｓにｐ型ウェルＰＷＬ１を形成する。ｐ型ウェルＰＷＬ１は、半導体基板１Ｓの主面上にフォトリソグラフィ法を用いてフォトレジストパターン（パターニングされたフォトレジスト膜）を形成してから、このフォトレジストパターンをマスク（イオン注入阻止マスク）として用いて半導体基板１Ｓに不純物をイオン注入することで、形成することができる。この際、ｐ型ウェルＰＷＬ１は、ｐ型の導電型を示す不純物（ｐ型の不純物）として、例えばホウ素（ボロン、Ｂ）をイオン注入することにより形成される。その後、ｐ型ウェルＰＷＬ１にｎチャネル型ＭＩＳＦＥＴＱ１のしきい値を制御するための不純物をイオン注入（チャネルドープイオン注入）してもよい。
【００６５】
次に、希釈フッ酸洗浄などによって半導体基板１Ｓの表面を清浄化した後、半導体基板１Ｓの主面（ｐ型ウェルＰＷＬ１の表面）に、絶縁膜（ゲート絶縁膜用の絶縁膜）として、例えばシリコン酸化膜（酸化シリコン膜）を形成することで、図４に示されるように、ゲート絶縁膜ＧＩ１を形成する。ゲート絶縁膜ＧＩ１は、例えば熱酸化法を使用して形成することができる。ゲート絶縁膜ＧＩ１には、酸化シリコン膜以外にも、酸窒化シリコン膜（ＳｉＸＯＹＮＺ膜）を用いることもでき、あるいは、酸化ハフニウム膜（Ｈｆ２Ｏ３膜）、酸化アルミニウム膜（Ａｌ２Ｏ３膜）または酸化タンタル膜（Ｔａ２Ｏ５膜）など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜を使用してもよい。
【００６６】
次に、半導体基板１Ｓの主面上（すなわちゲート絶縁膜ＧＩ１上）に、ゲート電極Ｇ１を形成する。ゲート電極Ｇ１は、例えば次のようにして形成することができる。
【００６７】
すなわち、まず、半導体基板１Ｓの主面全面に、後でゲート電極Ｇ１となる多結晶シリコン膜を堆積する。この多結晶シリコン膜は、例えばＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができる。その後、フォトリソグラフィ技術により形成したフォトレジストパターン（パターニングされたフォトレジスト膜）をマスク（エッチングマスク）として用いて、この多結晶シリコン膜をエッチングすることで、図４に示されるように、パターニングされた多結晶シリコン膜からなるゲート電極Ｇ１が形成される。
【００６８】
次に、フォトリソグラフィ技術およびイオン注入法を用いることにより、半導体基板１Ｓ（のｐ型ウェルＰＷＬ１）内に、ゲート電極Ｇ１に整合した浅いｎ型不純物拡散領域ＥＸ１を形成する。この浅い低濃度ｎ型不純物拡散領域ＥＸ１は、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板１Ｓ内に導入した半導体領域（ｎ型半導体領域）である。
【００６９】
次に、ゲート電極Ｇ１の両側の側壁上に、図４に示されるように、サイドウォール（サイドウォールスペーサ、側壁絶縁膜）ＳＷ１を形成する。サイドウォールＳＷ１は、絶縁膜として例えば酸化シリコン膜を、半導体基板１Ｓ上にゲート電極Ｇ１を覆うように形成した後、この酸化シリコン膜をドライエッチング（異方性エッチング）することにより形成することができる。サイドウォールＳＷ１は、酸化シリコン膜以外にも、窒化シリコン膜や、あるいは酸化シリコン膜と窒化シリコン膜との積層膜により形成することもできる。サイドウォールＳＷ１は、ＬＤＤ（Lightly Doped Drain）構造を形成するために設けられたものである。
【００７０】
次に、フォトリソグラフィ技術およびイオン注入法を用いることにより、半導体基板１Ｓ（のｐ型ウェルＰＷＬ１）内に、図４に示されるように、ゲート電極Ｇ１の側壁上に形成されたサイドウォールＳＷ１に整合した深いｎ型不純物拡散領域ＮＲ１を形成する。この深いｎ型不純物拡散領域ＮＲ１も、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板１Ｓ中に導入した半導体領域（ｎ型半導体領域）である。このとき、深いｎ型不純物拡散領域ＮＲ１には、浅いｎ型不純物拡散領域ＥＸ１よりも高濃度にｎ型不純物が導入される。すなわち、深い不純物拡散領域ＮＲ１は、浅い不純物拡散領域ＥＸ１よりも、高不純物濃度で、かつ接合深さが深くなるように形成される。浅いｎ型不純物拡散領域ＥＸ１と深いｎ型不純物拡散領域ＮＲ１とにより、ｎチャネル型ＭＩＳＦＥＴＱ１のソース領域またはドレイン領域となるｎ型半導体領域ＮＳ１が形成される。
【００７１】
次に、ゲート電極Ｇ１の抵抗値を低減するために、ゲート電極Ｇ１の上部をシリサイド化して金属シリサイド層ＮＳＦ１を形成することで、図４に示されるように、ゲート電極Ｇ１を、多結晶シリコン膜とその上の金属シリサイド層ＮＳＦ１との積層構造とする。同様に、ｎ型半導体領域ＮＳ１においても低抵抗化を図るために、ｎ型不純物拡散領域ＮＲ１（の深いｎ型不純物拡散領域ＮＲ１）の表面に金属シリサイド層ＮＳＦ１を形成する。本実施の形態１においては、金属シリサイド層ＮＳＦ１として、ニッケルシリサイド層（ＮｉＳｉ層）を形成する。ゲート電極Ｇ１の上部の金属シリサイド層ＮＳＦ１と、ｎ型不純物拡散領域ＮＲ１（の深いｎ型不純物拡散領域ＮＲ１）の上部の金属シリサイド層ＮＳＦ１とは、サリサイド（Salicide：Self Aligned Silicide）プロセスにより同工程で形成することができる。以下に、金属シリサイド層ＮＳＦ１を形成する工程について説明する。
【００７２】
すなわち、まず、半導体基板１Ｓ上に導電膜（金属膜）として例えばニッケル膜（Ｎｉ膜）を形成する。このとき、ゲート電極Ｇ１（を構成する多結晶シリコン膜）と、ｎ型不純物拡散領域ＮＲ１において表面が露出している領域に、ニッケル膜が接触する。その後、半導体基板１Ｓに対して熱処理を実施する。これにより、ニッケル膜とニッケル膜に接触しているゲート電極Ｇ１（を構成する多結晶シリコン膜）およびｎ型不純物拡散領域ＮＲ１（を構成する単結晶シリコン）の一部が反応し、ニッケルシリサイド層が形成される。その後、未反応のニッケル膜は、半導体基板１Ｓから除去される。なお、本実施の形態１では、金属シリサイド層ＮＳＦとしてニッケルシリサイド層を形成しているが、ニッケルシリサイド層に代えて、例えば、コバルトシリサイド層（ＣｏＳｉ２層）、チタンシリサイド層（ＴｉＳｉ２層）、あるいは、プラチナシリサイド層（ＰｔＳｉ層）を、金属シリサイド層ＮＳＦとして形成してもよい。
【００７３】
以上のようにして、半導体基板１Ｓにｎチャネル型ＭＩＳＦＥＴＱ１が形成される。ｐチャネル柄ＭＩＳＦＥＴＱ２を形成する場合は、上述のｎチャネル型ＭＩＳＦＥＴＱ１のウェル領域（ｐ型ウェルＰＷＬ１）、ソース領域およびドレイン領域（ｎ型不純物拡散領域ＮＲ１）、ゲート電極（ゲート電極Ｇ１）の不純物を反対の極性（導電型）にすればよい。
【００７４】
次に、配線工程（配線層形成工程）について説明する。
【００７５】
図５に示されるように、ｎチャネル型ＭＩＳＦＥＴＱ１を形成した半導体基板１Ｓ上に、ｎチャネル型ＭＩＳＦＥＴＱ１を覆うように絶縁膜ＳＮを形成する。すなわち、ゲート電極Ｇ１およびサイドウォールＳＷ１を覆うように、金属シリサイド層ＮＳＦ１上を含む半導体基板１Ｓ上に絶縁膜ＳＮを形成する。絶縁膜ＳＮは、絶縁膜として例えば窒化シリコン膜により形成され、ＣＶＤ法を用いて形成することができる。絶縁膜ＳＮの膜厚は、後で形成される絶縁膜ＳＯよりも薄く、例えば１０ｎｍである。
【００７６】
それから、絶縁膜ＳＮ上に、絶縁膜（層間絶縁膜）ＳＯを形成する。絶縁膜ＳＯは、絶縁膜として例えばＯ３−ＴＥＯＳ膜、Ｐ−ＴＥＯＳ膜、あるいは、Ｏ３−ＴＥＯＳ膜とＰ−ＴＥＯＳ膜との積層膜により形成される。Ｏ３−ＴＥＯＳ膜は、ＴＥＯＳ（テトラエチルオルソシリケート：Tetraethylorthosilicate）とオゾン（Ｏ3 ）を原料として常圧下で形成される酸化シリコン膜であり、Ｐ−ＴＥＯＳ膜は、ＴＥＯＳを原料としてプラズマ中で形成される酸化シリコン膜である。絶縁膜ＳＮおよび絶縁膜ＳＯを形成した後、絶縁膜ＳＮおよび絶縁膜ＳＯの積層膜をＣＭＰ法により平坦化する。絶縁膜ＳＯの膜厚は、例えば１４５ｎｍである。絶縁膜ＳＮと絶縁膜ＳＯとにより、層間絶縁膜ＰＩＬが形成される。上記のようにＣＭＰ法による平坦化処理を行っているので、この段階の層間絶縁膜ＰＩＬの上面は平坦化されている。
【００７７】
次に、図６に示されるように、層間絶縁膜ＰＩＬにコンタクトホール（貫通孔、孔）ＣＮＴ１を形成する。コンタクトホールＣＮＴ１は、フォトリソグラフィ技術により層間絶縁膜ＰＩＬ上に形成したフォトレジストパターン（パターニングしたフォトレジスト膜）をマスク（エッチングマスク）として用いて、層間絶縁膜ＰＩＬをドライエッチングすることにより形成することができる。コンタクトホールＣＮＴ１は、層間絶縁膜ＰＩＬを貫通し、ｎ型不純物拡散領域ＮＲ１（深い不純物拡散領域ＮＲ１）上に形成された金属シリサイド層ＮＳＦ１に達するように形成される。このため、コンタクトホールＣＮＴ１の底部では、ｎ型不純物拡散領域ＮＲ１（深い不純物拡散領域ＮＲ１）上に形成された金属シリサイド層ＮＳＦ１の一部が露出される。
【００７８】
コンタクトホールＣＮＴ１を形成する際には、まず、絶縁膜ＳＮをエッチングストッパとして使用して絶縁膜ＳＯをドライエッチングして絶縁膜ＳＯにコンタクトホールＣＮＴ１を形成し、その後、コンタクトホールＣＮＴ１の底部の絶縁膜ＳＮをドライエッチングで除去することで、層間絶縁膜ＰＩＬを貫通するコンタクトホールＣＮＴ１を形成している。このように、絶縁膜ＳＮは、いわゆるＳＡＣ（Self Align Contact）用に形成されている。
【００７９】
次に、図７に示されるように、半導体基板１Ｓ上にバリア導電体膜ＰＢＭを形成する。具体的には、コンタクトホールＣＮＴ１の内壁（側面および底部）を含む層間絶縁膜ＰＩＬ上にバリア導電体膜ＰＢＭを形成する。本実施の形態１においては、バリア導電体膜ＰＢＭは、導電体膜として例えばチタン膜（下層側）と窒化チタン膜（上層側）との積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このバリア導電体膜ＰＢＭは、後の工程で埋め込むタングステンがシリコン酸化膜（絶縁膜ＳＯ）中へ拡散するのを防止するために形成されたものである。バリア導電体膜ＰＢＭは、このような機能を有する導電膜であればよく、例えばチタン膜または窒化チタン膜それぞれの単層により形成してもよい。
【００８０】
次に、バリア導電体膜ＰＢＭ上に、導電体膜ＴＦを形成する。導電体膜ＴＦは、導電体膜として例えばタングステン膜（Ｗ膜）により形成される。導電体膜ＴＦは、コンタクトホールＣＮＴ１内を埋め込むように形成され、例えばＣＶＤ法を使用して形成することができる。
【００８１】
これにより、コンタクトホールＣＮＴ１内がバリア導電体膜ＰＢＭおよび導電体膜ＴＦで埋め込まれた状態となり、後の工程においてプラグを形成することが可能となる。但し、コンタクトホールＣＮＴ１の内部にのみバリア導電体膜ＰＢＭおよび導電体膜ＴＦを形成することはできないので、これらの膜の成膜時には、図７に示されるように、コンタクトホールＣＮＴ１内だけでなく、コンタクトホールＣＮＴ１内以外の層間絶縁膜ＰＩＬ上にも、バリア導電体膜ＰＢＭおよび導電体膜ＴＦが形成される。従って、バリア導電体膜ＰＢＭおよび導電体膜ＴＦを形成した後、コンタクトホールＣＮＴ１の内部にだけバリア導電体膜ＰＢＭおよび導電体膜ＴＦを残すように、後述のように、コンタクトホールＣＮＴ１の外部に形成されている不要なバリア導電体膜ＰＢＭおよび導電体膜ＴＦを除去する必要がある。
【００８２】
次に、図８に示されるように、ＣＭＰ法により、コンタクトホールＣＮＴ１の外部に形成されている不要な導電体膜ＴＦおよびバリア導電体膜ＰＢＭを除去する。これにより、絶縁膜ＳＯ（の上面）が露出し、層間絶縁膜ＰＩＬ中（より特定的にはコンタクトホールＣＮＴ１内）にプラグＰＬ１が形成される。プラグＰＬ１は、コンタクトホールＣＮＴ１の内部に埋め込まれて残存するバリア導電体膜ＰＢＭおよび導電体膜ＴＦにより形成される。
【００８３】
本実施の形態１では、絶縁膜ＳＮと絶縁膜ＳＮ上に形成された絶縁膜ＳＯとで層間絶縁膜ＰＩＬを構成している。よって、本実施の形態１においては、層間絶縁膜ＰＩＬの上面とは、即ち、絶縁膜ＳＯの上面である。従って、以下の工程において、絶縁膜ＳＯの上面というときは、層間絶縁膜ＰＩＬの上面と同義であり、また、絶縁膜ＳＯ中というときは、層間絶縁膜ＰＩＬ中と同義である。
【００８４】
次に、図９に示されるように、絶縁膜ＳＯの上面をエッチングにより後退させることにより、絶縁膜ＳＯの上面をプラグＰＬ１の上面よりも低くする。すなわち、絶縁膜ＳＯの上面がプラグＰＬ１の上面よりも低くなるように、絶縁膜ＳＯの上面を後退させるのである。これにより、プラグＰＬ１の一部が絶縁膜ＳＯの上面から突き出した状態になる。例えば、絶縁膜ＳＯの上面をエッチングにより２５ｎｍ後退させることにより、絶縁膜ＳＯの上面をプラグＰＬ１の上面よりも２５ｎｍ低くすることで、プラグＰＬ１が絶縁膜ＳＯの上面に対して２５ｎｍ突き出すようにする。なお、絶縁膜ＳＯの上面が後退することは、絶縁膜ＳＯが薄くなって、絶縁膜ＳＯの上面の高さ位置が低くなることに対応している。
【００８５】
本工程（図９で示された工程）で絶縁膜ＳＯがエッチングされるため、上述の図５において示された工程で平坦化された時点での絶縁膜ＳＯの膜厚よりも、図９における絶縁膜ＳＯの膜厚の方が、例えば２５ｎｍ薄くなる。しかしながら、ｎチャネル型ＭＩＳＦＥＴＱ１の上部に形成される絶縁膜ＳＯの膜厚が薄くなり過ぎると、この後に形成される配線Ｗ１とｎチャネル型ＭＩＳＦＥＴＱ１のゲート電極Ｇ１との信頼性が低下する可能性がある。そのため、この後の工程で形成される配線Ｗ１とｎチャネル型ＭＩＳＦＥＴＱ１のゲート電極Ｇ１との信頼性を確保できる所望の膜厚が、図９の段階での絶縁膜ＳＯの膜厚として確保できるように、上述の図５で示された工程において形成される絶縁膜ＳＯの膜厚と本工程（図９で示された工程）における絶縁膜ＳＯのエッチング量を設定しておく必要がある。
【００８６】
また、本工程（図９で示された工程）のエッチングは、絶縁膜ＳＯを導電体膜ＴＦ（プラグＰＬ１）に対して選択的にエッチングすることができればよく、ドライエッチングでも、ウェットエッチングでも可能である。つまり、図９で示された工程（絶縁膜ＳＯの上面を後退させる工程）に、絶縁膜ＳＯに選択性を有するエッチングを用いることができ、すなわち、プラグＰＬ１よりも絶縁膜ＳＯがエッチングされやすいようなエッチング条件（換言すればプラグＰＬ１のエッチング速度よりも絶縁膜ＳＯのエッチング速度が大きくなるようなエッチング条件）のエッチングを用いることができる。
【００８７】
本実施の形態１においては、ＣＭＰ法を用いて不要な導電体膜ＴＦおよびバリア導電体膜ＰＢＭを除去した後、絶縁膜ＳＯの上面をエッチングにより後退させる（すなわちエッチングにより絶縁膜ＳＯの上面の高さ位置を低くする）ことで、プラグＰＬ１の上面が絶縁膜ＳＯの上面よりも高くなるようにした。しかしながら、このような手法に限定されるわけではなく、ＣＭＰ法で用いる研磨液を最適化することにより、コンタクトホールＣＮＴ１の外部に形成された導電体膜ＴＦおよびバリア導電体膜ＰＢＭを除去する工程から絶縁膜ＳＯの上面を後退させる工程までの工程を一貫してＣＭＰ法を用いて行うことも可能である。この場合、図９で示された工程（絶縁膜ＳＯの上面を後退させる工程）に、絶縁膜ＳＯに選択性を有するＣＭＰ法を用いることができる。
【００８８】
例えば、コンタクトホールＣＮＴ１の外部に形成された導電体膜ＴＦおよびバリア導電体膜ＰＢＭの研磨（除去）、および、絶縁膜ＳＯ（の上面）の後退を、１種類の研磨液（ＣＭＰ用研磨液）により行うことができる。その場合、絶縁膜ＳＯに対して選択比が高い研磨液、即ち、導電体膜ＴＦおよびバリア導電体膜ＰＢＭよりも絶縁膜ＳＯを研磨する速度が大きい研磨液を使用する。この研磨液を用いてＣＭＰ法による研磨を行うと、コンタクトホールＣＮＴ１の外部に形成された導電体膜ＴＦおよびバリア導電体膜ＰＢＭが研磨により除去されて絶縁膜ＳＯが露出した後は、絶縁膜ＳＯの研磨量が導電体膜ＴＦおよびバリア導電体膜ＰＢＭの研磨量よりも多くなるため、図９に示されるように、プラグＰＬ１の上面に対して、絶縁膜ＳＯを後退させる（例えば２５ｎｍ後退させる）ことができる。この方法を採用した場合は、上述のドライエッチング工程が必要ないため、工程を簡略化できるという利点がある。
【００８９】
上述の形成方法においては、一種類の研磨液を用いて導電体膜ＴＦの研磨から絶縁膜ＳＯが露出した後の絶縁膜ＳＯを後退させる工程までを行った。しかしながら、上述のように、一種類の研磨液を用いたＣＭＰ法に限定されるわけではなく、二種類の研磨液を用いて研磨することも可能である。例えば、コンタクトホールＣＮＴ１の外部に形成された導電体膜ＴＦおよびバリア導電体膜ＰＢＭを研磨して絶縁膜ＳＯが露出するまでは、導電体膜ＴＦおよびバリア導電体膜ＰＢＭに対して選択比が高い研磨液、即ち、絶縁膜ＳＯよりも導電体膜ＴＦおよびバリア導電体膜ＰＢＭを研磨する速度が大きい研磨液を使用して、ＣＭＰ法による研磨を行う。そして、コンタクトホールＣＮＴ１の外部に形成された導電体膜ＴＦおよびバリア導電体膜ＰＢＭが研磨により除去されて絶縁膜ＳＯが露出した後は、絶縁膜ＳＯに対して選択比が高い研磨液、即ち、導電体膜ＴＦおよびバリア導電体膜ＰＢＭよりも絶縁膜ＳＯを研磨する速度が大きい研磨液を使用して、ＣＭＰ法による研磨を行う。このように、コンタクトホールＣＮＴ１の外部に形成された導電体膜ＴＦおよびバリア導電体膜ＰＢＭを研磨する際には、導電体膜ＴＦおよびバリア導電体膜ＰＢＭに対して選択性の高い研磨液を使用することにより、絶縁膜ＳＯが露出するまでに要する導電体膜ＴＦおよびバリア導電体膜ＰＢＭの研磨時間を短縮することが可能である。二種類の研磨液を用いるＣＭＰ法は、同一の装置を用いて研磨をすることもでき、また、それぞれの研磨液に応じて異なる装置を使用することも可能である。
【００９０】
次に、シングルダマシン法により、第１層配線を形成する。以下に、第１層配線の形成法を説明する。
【００９１】
まず、図１０に示されるように、層間絶縁膜ＰＩＬ上（プラグＰＬ１上を含む）に絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１は、層間絶縁膜ＰＩＬの上面から突出した部分のプラグＰＬ１を覆うように、層間絶縁膜ＰＩＬ上に形成される。それから、絶縁膜ＩＬ１上に絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ１は、絶縁膜ＩＬ２よりも薄く形成される。絶縁膜ＩＬ１の膜厚は、例えば１５ｎｍであり、絶縁膜ＩＬ２の膜厚は、例えば７０ｎｍである。これら絶縁膜ＩＬ１および絶縁膜ＩＬ２により、第１層配線の層間絶縁膜ＷＩＬ１が形成される。
【００９２】
ここで、絶縁膜ＩＬ２は、低誘電率膜として例えば酸化シリコン膜に炭素（Ｃ）を添加した膜（すなわち炭素を含有する酸化シリコン膜）であるＳｉＯＣ膜により形成される。絶縁膜ＩＬ２は、この後の工程で形成される配線の配線間容量を低減するために、低誘電率膜で形成されている。なお、低誘電率膜とは、酸化シリコン膜の誘電率よりも低い誘電率を有する絶縁膜を例示でき、一般的には、酸化シリコン膜の比誘電率ε＝４．１〜４．２程度以下を低誘電率膜という。従って、低誘電率膜として形成されている絶縁膜ＩＬ２は、酸化シリコンよりも低い誘電率を有している。また、絶縁膜ＩＬ２は、絶縁膜ＳＯ，ＩＬ１よりも低い誘電率を有している。絶縁膜ＩＬ２は、低誘電率膜であるが、ＳｉＯＣ膜（ｋ〜２．２）以外にも、ＳｉＯＦ膜（ｋ〜３．７）、ＵＬＫ膜（ｋ〜２．７）、ＥＬＫ膜（ｋ〜２．２）、スピン塗布の多孔質ＭＳＱ膜（ｋ〜２．２）、または、これらの積層膜を用いることもできる。
【００９３】
本実施の形態１においては、層間絶縁膜ＷＩＬ１を、絶縁膜ＩＬ１とその上の絶縁膜ＩＬ２との積層膜により形成している。これは以下の理由によるものである。
【００９４】
すなわち、図６に示される工程において、層間絶縁膜ＰＩＬ中にコンタクトホールＣＮＴ１を形成する際に、本実施の形態１においては、図１１に示されるように、通常の工程で用いられる上層レジスト膜（フォトレジスト膜）ＵＲに加えて、下層材ＬＭ及び中間層ＭＬを用いる。図１１は、図５で示された工程が終わり、ウェハ（半導体基板１Ｓ）上に下層材ＬＭ、中間層ＭＬおよび上層レジスト膜ＵＲを形成したときのウェハ（半導体基板１Ｓ）のエッジ部近傍の要部断面図である。
【００９５】
図１２〜図１６を用いて、以下に、コンタクトホールＣＮＴ１を形成する際の層間絶縁膜ＰＩＬのエッチング工程の詳細を説明する。なお、図１２〜図１６は、コンタクトホールＣＮＴ１形成工程の説明図であるが、図１２は、図１１において、半導体素子（ＭＩＳＦＥＴ）を形成する領域を拡大した部分拡大断面図に対応し、図１３〜図１６は図１２と同じ領域が示されている。簡略化のため、図１２〜図１６では、半導体素子（ＭＩＳＦＥＴ）の図示を省略し、また、絶縁膜ＳＮと絶縁膜ＳＯとを併せて層間絶縁膜ＰＩＬとして記載している。
【００９６】
まず、図１２に示されるように、層間絶縁膜ＰＩＬ上に下層材ＬＭとして例えば低昇華性の有機膜を例えば１８０ｎｍの厚さで形成し、下層材ＬＭ上に中間層ＭＬとして、例えばシリコン（Ｓｉ）および炭素（Ｃ）を主成分とする有機膜を層間絶縁膜ＰＩＬおよび下層材ＬＭよりも薄く、例えば４０ｎｍの厚さで形成し、更に、中間層ＭＬ上に上層レジスト膜ＵＲを例えば１５０ｎｍの厚さで形成する。次に、マスク（露光用マスク）を用いたリソグラフィ技術により、上層レジスト膜ＵＲに対して露光および現像を施し、上層レジスト膜ＵＲに貫通孔ＴＨ１を形成する。なお、上記図１１は、下層材ＬＭ、中間層ＭＬおよび上層レジスト膜ＵＲを形成した後で、上層レジスト膜ＵＲに貫通孔ＴＨ１を形成する前の段階に対応する。
【００９７】
次に、図１３に示されるように、パターニングされた上層レジスト膜ＵＲ（すなわち貫通孔ＴＨ１が形成された上層レジスト膜ＵＲ）をマスク（エッチングマスク）として用いて、中間層ＭＬをエッチングし、それによって、中間層ＭＬに貫通孔ＴＨ２を形成する。この際、中間層ＭＬに形成される貫通孔ＴＨ２の上面の径（直径）は、貫通孔ＴＨ１の径（直径）とほぼ同じになる（すなわち、貫通孔ＴＨ２の上面は貫通孔ＴＨ１の下面に整合して形成される）。一方、貫通孔ＴＨ２の下面の径（直径）は、貫通孔ＴＨ１の径（直径）よりも小さくなる。すなわち、貫通孔ＴＨ２は、上部の径（直径）よりも下部の径（直径）が狭い（小さい）テーパ状に形成される。
【００９８】
次に、図１４に示されるように、図１３に示された工程でパターニングされた中間層ＭＬ（すなわち貫通孔ＴＨ２が形成された中間層ＭＬ）をマスク（エッチングマスク）として用いて、下層材ＬＭをエッチングし、それによって、下層材ＬＭに貫通孔ＴＨ３を形成する。この際、下層材ＬＭに形成される貫通孔ＴＨ３の径（直径）は、貫通孔ＴＨ２の下面の径（直径）とほぼ同じになる（すなわち、貫通孔ＴＨ３の上面は貫通孔ＴＨ２の下面に整合して形成される）。
【００９９】
次に、図１４に示された工程でパターニングされた下層材ＬＭ（すなわち貫通孔ＴＨ３が形成された下層材ＬＭ）および図１４に示された工程におけるエッチングで残った中間層ＭＬをマスク（エッチングマスク）として用いて、図１５に示されるように、層間絶縁膜ＰＩＬをエッチングし、それによって、層間絶縁膜ＰＩＬにコンタクトホールＣＮＴ１を形成する。この際、層間絶縁膜ＰＩＬに形成されるコンタクトホールＣＮＴ１の上面の径（直径）は、貫通孔ＴＨ３の下面の径（直径）とほぼ同じになる（すなわち、コンタクトホールＣＮＴ１の上面は貫通孔ＴＨ３の下面に整合して形成される）。最後に、図１６に示されるように、下層材ＬＭを除去する。
【０１００】
微細なパターンを形成する場合には、レジスト膜（フォトレジスト膜）の解像性を保つために、レジスト膜を薄膜化して形成する必要がある。しかしながら、レジスト膜を薄膜化すると、被加工膜（レジストパターンをエッチングマスクとして用いて加工される膜）に対してのレジスト膜のエッチング耐性が不足するという問題が発生する。そこで、上述のように（上記図１２〜図１６を参照して説明したように）、段階的にそれぞれの膜（上層レジスト膜ＵＲ、中間層ＭＬ、下層材ＬＭ、層間絶縁膜ＰＩＬ）をパターニングしていくことで、解像性を保つためにレジスト膜（上層レジスト膜ＵＲ）を薄膜化した場合においても、それぞれの膜をパターニングする段階におけるエッチング耐性を確保することができる。特に、上層レジスト膜ＵＲを用いてパターニングする中間層ＭＬは、下層材ＬＭよりも薄く形成しているため、上層レジスト膜ＵＲを薄く形成することができる。更に、上述のように、中間層ＭＬをパターニングして形成する貫通孔ＴＨ２を、上部の径よりも下部の径が小さいテーパ状に形成しているため、パターニングされた中間層ＭＬをマスク（エッチングマスク）として用いてエッチングする下層材ＬＭの貫通孔ＴＨ３の径は、貫通孔ＴＨ２の下面の径とほぼ同じに形成され、上層レジスト膜ＵＲに形成した貫通孔ＴＨ１の径よりも小さい径のコンタクトホールＣＮＴ１を形成することが可能となる。
【０１０１】
但し、上述（上記図１２〜図１６）のような方法を用いて層間絶縁膜ＰＩＬにコンタクトホールＣＮＴ１を形成する場合、上記図１１に示されるように、中間層ＭＬがウェハ（半導体基板１Ｓ）のエッジ部（端部）において厚く形成されてしまう。そのため、図１６に示されるように、コンタクトホールＣＮＴが形成された後で、半導体素子が形成される領域に残っている下層材ＬＭを除去した後においても、ウェハのエッジ部においては、中間層ＭＬが除去されずに残ってしまう。その後、コンタクトホールＣＮＴ１に導電膜を埋め込んでプラグＰＬ１を形成する工程を経るが、この工程を経た後も、図１７に示されるように、ウェハのエッジ部に中間層ＭＬが残ってしまう。ウェハのエッジ部は膜の密着性が弱いため、中間層ＭＬの膜が一部残ったままの状態だと、その後の工程で、残った膜（ウェハエッジ部に残存する中間層ＭＬ）が剥離してウェハに再付着することにより、歩留まりを低下させる虞がある。そのため、図１８に示されるように、ウェハのエッジ部に残った中間層ＭＬを、エッチングあるいは研磨により除去する必要がある。このとき、一部残った中間層ＭＬが除去されるのと同時に、ウェハのエッジ部に形成された層間絶縁膜ＰＩＬも除去されるため、図１８に示されるように、ウェハのエッジ部において、ウェハの表面が露出することになる。これにより、新たに以下の問題が発生する虞がある。
【０１０２】
プラグＰＬ１を形成した後、本来ならば低誘電率膜である絶縁膜ＩＬ２を層間絶縁膜ＰＩＬ上に形成すればよいが、本実施の形態１で絶縁膜ＩＬ２として形成しているＳｉＯＣ膜は特異なプラズマ放電化で形成されるため、ウェハの表面が露出した状態で形成しようとすると、異常放電が起き、ウェハ（半導体基板１Ｓ）が損傷する虞がある。そのため、本実施の形態１においては、ウェハのエッジ部に残った中間層ＭＬを除去するためのエッチングにより半導体基板１Ｓの表面が露出した後、絶縁膜ＩＬ２を形成する前に、半導体基板１Ｓの表面を覆うように絶縁膜ＩＬ１を形成することが望ましい。これにより、ウェハ（半導体基板１Ｓ）の表面が露出していない状態で、絶縁膜ＩＬ２としてＳｉＯＣ膜を形成することができるため、ＳｉＯＣ膜（絶縁膜ＩＬ２）の成膜時にウェハ（半導体基板１Ｓ）が損傷するのを防止することができる。半導体基板１Ｓを覆う絶縁膜ＩＬ１としては、例えば酸化シリコン膜、窒化シリコン膜などの絶縁膜が考えられるが、この後の工程で形成される配線溝（後述の配線溝ＷＴ１に対応）が絶縁膜ＩＬ１中にも形成されるため、配線間容量の増大を招くような誘電率が高い絶縁膜で絶縁膜ＩＬ１を形成することを避けることが望ましい。本実施の形態１においては、絶縁膜ＩＬ１には、酸化シリコン膜を好適に用いている。
【０１０３】
本実施の形態１においては、上述の理由により、層間絶縁膜ＷＩＬ１が絶縁膜ＩＬ１と絶縁膜ＩＬ２の積層構造となるように形成されているが、上述の理由で絶縁膜ＩＬ１を絶縁膜ＩＬ１と絶縁膜ＩＬ２の積層構造とする場合に限定されるわけではない。例えば、この後の工程で層間絶縁膜ＷＩＬ１中に配線溝（後述の配線溝ＷＴ１に対応）を形成する際のエッチングストッパとして、絶縁膜ＩＬ１を形成する場合も考えられる。この場合においても、絶縁膜ＩＬ１は、例えば、酸化シリコン膜、窒化シリコン膜、炭化シリコン膜（ＳｉＣ膜）、炭窒化シリコン膜（ＳｉＣＮ膜）あるいは酸窒化シリコン膜（ＳｉＯＮ膜）などの絶縁膜が考えられるが、低誘電率膜に対するエッチングストッパの機能を有し、かつ、配線間容量が増大するような誘電率の高い膜を避ける必要がある。一方、上述の異常放電の問題が発生しない場合や、エッチングストッパが必要でない場合には、絶縁膜ＩＬ１を形成せずに、層間絶縁膜ＷＩＬ１を絶縁膜ＩＬ２一層で形成することも可能である。
【０１０４】
次に（すなわち上記図１０のように層間絶縁膜ＷＩＬ１を形成した後）、図１９に示されるように、層間絶縁膜ＷＩＬ１に配線溝ＷＴ１を形成する。この際、プラグＰＬ１の上面の少なくとも一部が配線溝ＷＴ１と平面的に重なるように配線溝ＷＴ１が形成されるため、配線溝ＷＴ１によってプラグＰＬ１の一部が露出される。
【０１０５】
本実施の形態１においては、上記図２に示されるように、配線Ｗ１全体がプラグＰＬ１に対して、断面Ａと平行な方向に若干ずれた場合の半導体装置の製造工程を説明している。そのため、図１９に示された工程で形成された配線溝ＷＴ１も、プラグＰＬ１に対して断面Ａに平行な方向にずれた状態で形成されている。配線溝ＷＴ１の深さは、例えば９０ｎｍである。
【０１０６】
図１９に示されるように、本実施の形態１においては、配線溝ＷＴ１によって、プラグＰＬ１の上面（上部）の少なくとも一部および側面の一部が露出される。また、配線溝ＷＴ１は、層間絶縁膜ＷＩＬ１に形成されているが、その最下面は絶縁膜ＳＯ中に形成されている。すなわち、配線溝ＷＴ１は層間絶縁膜ＷＩＬ１および絶縁膜ＳＯ中に形成されていることになる。配線溝ＷＴ１の最下面は、プラグＰＬ１の上面よりも低い位置にあり、本実施の形態１においては、絶縁膜ＳＯの上面よりも低い位置（下側）に配線溝ＷＴ１の最下面が位置するように、配線溝ＷＴ１が形成されている。配線溝ＷＴ１の最下面の高さ位置は、絶縁膜ＳＯの上面の高さ位置よりも低く、例えば絶縁膜ＳＯの上面よりも５ｎｍ低い位置に配線溝ＷＴ１の最下面が位置している。本実施の形態１では、配線溝ＷＴ１の最下面が絶縁膜ＳＯ中に形成されているため、配線溝ＷＴ１の最下面は絶縁膜ＳＯの露出面で構成されることになる。
【０１０７】
なお、プラグＰＬ１と平面的に重ならない部分の配線溝ＷＴ１の下面（底面）が、配線溝ＷＴ１の最下面を構成し、これは本実施の形態１および以下の実施の形態２〜７において共通である。
【０１０８】
本実施の形態１においては、上記図９で示される工程によって絶縁膜ＳＯの上面が後退しているため、プラグＰＬ１の上面は、絶縁膜ＳＯの上面よりも高い位置に形成されている。更に、配線溝ＷＴ１の最下面は、絶縁膜ＳＯ中に形成されている。従って、配線溝ＷＴ１の最下面は、プラグＰＬ１の上面よりも低い位置に形成されている。そのため、プラグＰＬ１の上面の少なくとも一部とプラグＰＬ１の側面の一部とが配線溝ＷＴ１により露出されることになり、この後の工程で配線溝ＷＴ１に導電膜が埋め込まれると、プラグＰＬ１と配線溝ＷＴ１に埋め込まれる導電膜とが確実に接続されるようになる。
【０１０９】
配線溝ＷＴ１を形成するには、層間絶縁膜ＷＩＬ１上にフォトリソグラフィ技術により形成したフォトレジストパターン（パターニングされたフォトレジスト膜）をマスク（エッチングマスク）として用いて、層間絶縁膜ＷＩＬ１および絶縁膜ＳＯをドライエッチングすればよい。このエッチング工程においては、絶縁膜ＩＬ２のドライエッチングの終点検出を行う。この終点検出は、例えばスクライブ領域で観測される。
【０１１０】
具体的には、配線溝ＷＴ１形成工程では、まず絶縁膜ＩＬ２をドライエッチングし、絶縁膜ＩＬ１の表面の一部が露出した時点で、絶縁膜ＩＬ２のドライエッチングにおける終点検出を行う。本実施の形態１においては、絶縁膜ＩＬ２はＳｉＯＣ膜で形成され、絶縁膜ＩＬ１は酸化シリコン膜で形成されている。このように、絶縁膜ＩＬ２と絶縁膜ＩＬ１とを異なる材料（材料膜）で形成しているため、エッチングが２つの絶縁膜ＩＬ１，ＩＬ２の境界（界面）に達した時点で、エッチングしている絶縁膜の反射光強度あるいは物質の質量などを分析することなどにより、絶縁膜ＩＬ２のエッチングの終点を検出することができるのである。絶縁膜ＩＬ２のエッチングの終点が検出された後、本実施の形態１においては、更に絶縁膜ＩＬ１および絶縁膜ＳＯをドライエッチングする。このドライエッチングの終点は絶縁膜ＳＯ中であるので、終点検出はできず、エッチング時間を制御することにより、所定時間（一定時間）エッチングを行う。絶縁膜ＩＬ１および絶縁膜ＳＯのドライエッチング量（エッチング厚み）は、絶縁膜ＩＬ２のドライエッチング量（エッチング厚み）と比較して少ないので、絶縁膜ＩＬ１および絶縁膜ＳＯのドライエッチングの際に、エッチングの終点検出を行わなくとも、エッチング量（エッチング厚み）のばらつきは、大きくはならない。従って、配線溝ＷＴ１形成工程で絶縁膜ＳＯのエッチング量が大きくなりすぎることで、配線溝ＷＴ１の最下面がｎチャネル型ＭＩＳＦＥＴＱ１のゲート電極Ｇ１に近い位置に形成されるのを回避することが可能である。
【０１１１】
従って、配線溝ＷＴ１形成工程は、絶縁膜ＩＬ２をエッチングする第１ステップと、該第１ステップにおけるエッチングが絶縁膜ＩＬ１の上面に達したときに絶縁膜ＩＬ２のエッチングの終点を検出する第２ステップと、該第２ステップの後、絶縁膜ＩＬ１および絶縁膜ＳＯをエッチングする第３ステップとを含むものとなる。
【０１１２】
以上のように、ドライエッチング（配線溝ＷＴ１形成のためのドライエッチング）を二段階（第１ステップと第３ステップ）に分けて行うことにより、エッチングの加工精度を向上することができる。また、上述のエッチング（配線溝ＷＴ１形成のためのドライエッチング）により、プラグＰＬ１の上面の少なくとも一部とプラグＰＬ１の側面の一部とが配線溝ＷＴ１により露出されるが、プラグＰＬ１の側面上に絶縁膜ＩＬ１が残る場合もあり得る。その場合は、配線溝ＷＴ１形成のためのドライエッチングを行った後でウェットエッチングなどを行うことにより、プラグＰＬ１の側面に残った絶縁膜ＩＬ１を除去し、配線溝ＷＴ１からプラグＰＬ１の側面を露出させることが好ましい。これにより、後の工程で形成される配線（後述の配線Ｗ１に対応）とプラグＰＬ１との的確な接続を確保することができる。
【０１１３】
次に、図２０に示されるように、配線溝ＷＴ１の内壁（側面および底部）上を含む層間絶縁膜ＷＩＬ１上にバリア導電体膜ＷＢＭを形成する。本実施の形態１においては、バリア導電体膜ＷＢＭは、タンタル膜（Ｔａ膜）とその上の窒化タンタル膜（ＴａＮ膜）との積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。バリア導電体膜ＷＢＭの膜厚は、例えば１０ｎｍである。このバリア導電体膜ＷＢＭは、後の工程で形成する銅膜（Ｃｕ膜）との密着性および銅の拡散防止のために形成される。本実施の形態１においては、バリア導電体膜ＷＢＭとして、タンタル膜と窒化タンタル膜との積層膜を形成する例を示しているが、バリア導電体膜ＷＢＭとしては、タンタル（Ｔａ）などの金属膜の単層、窒化チタン膜などの窒化膜（窒化金属膜）の単層、あるいは金属膜と窒化膜（窒化金属膜）との積層膜で形成することもできる。バリア導電体膜ＷＢＭがタンタル膜や窒化タンタル膜である場合には、窒化チタン膜を用いる場合よりも、銅膜との密着性が良い。
【０１１４】
次に、図２０に示されるように、バリア導電体膜ＷＢＭ上に導電体膜ＣＵＦを形成する。導電体膜ＣＵＦは、導電体膜として例えば銅膜（Ｃｕ膜）で形成される。この工程は、バリア導電体膜ＷＢＭ上に銅のシード層（図示せず）を例えばＣＶＤ法またはスパッタリング法で形成し、更に、シード層上に導電体膜ＣＵＦを、例えば電界めっき法で形成することにより、行うことができる。導電体膜ＣＵＦは、バリア導電体膜ＷＢＭよりも厚く形成され、かつ、配線溝ＷＴ１内を埋める（満たす）ように形成される。これにより、配線溝ＷＴ１内がバリア導電体膜ＷＢＭおよび導電体膜ＣＵＦで埋め込まれた状態となる。
【０１１５】
但し、配線溝ＷＴ１の内部にのみバリア導電体膜ＷＢＭおよび導電体膜ＣＵＦを形成することはできないので、これらの膜の成膜時には、図２０に示されるように、配線溝ＷＴ１内だけでなく、配線溝ＷＴ１内以外の層間絶縁膜ＷＩＬ１上にも、バリア導電体膜ＷＢＭおよび導電体膜ＣＵＦが形成される。
【０１１６】
次に、図２１（ａ）に示されるように、配線溝ＷＴ１の外部に形成されている不要な導電体膜ＣＵＦおよびバリア導電体膜ＷＢＭを、ＣＭＰ法を用いて研磨する。これにより、配線溝ＷＴ１の外部に形成されている導電体膜ＣＵＦおよびバリア導電体膜ＷＢＭが除去され、第１層配線の配線Ｗ１が形成される。配線Ｗ１は、配線溝ＷＴ１内に埋め込まれて残存する導電体膜ＣＵＦおよびバリア導電体膜ＷＢＭにより形成され、配線Ｗ１の深さは、配線溝ＷＴ１と同様の深さとなり、例えば９０ｎｍである。配線Ｗ１は、配線溝ＷＴ１に埋め込まれており、いわゆる埋込配線（ダマシン配線、シングルダマシン配線）である。配線溝ＷＴ１に埋め込まれた配線Ｗ１は、その配線溝ＷＴ１から露出していたプラグＰＬ１と接続する。
【０１１７】
本実施の形態１では、配線溝ＷＴ１が層間絶縁膜ＷＩＬ１および絶縁膜ＳＯ中に形成されているので、配線溝ＷＴ１にバリア導電体膜ＷＢＭおよび導電体膜ＣＵＦを埋め込んで形成された配線Ｗ１の最下面は、絶縁膜ＳＯ中に形成されることになる。配線Ｗ１の最下面が絶縁膜ＳＯ中に形成されているため、配線Ｗ１の最下面は絶縁膜ＳＯの露出面に接することになる。
【０１１８】
なお、プラグＰＬ１と平面的に重ならない部分の配線Ｗ１の下面（底面）が、配線Ｗ１の最下面を構成し、これは本実施の形態１および以下の実施の形態２〜７において共通である。
【０１１９】
配線Ｗ１の最下面は、プラグＰＬ１の上面よりも低い位置にあり、本実施の形態１においては、絶縁膜ＳＯの上面よりも低い位置（下側）に配線Ｗ１の最下面が位置している。配線Ｗ１の最下面の高さ位置は、その配線Ｗ１が埋め込まれた配線溝ＷＴ１の最下面と同じ高さ位置にあり、例えば絶縁膜ＳＯの上面よりも５ｎｍ低い位置に位置している。また、プラグＰＬ１の上面が絶縁膜ＳＯの上面よりも高い位置に形成され、更に、配線Ｗ１の最下面がプラグＰＬ１の上面よりも低い位置に形成されているため、プラグＰＬ１の上面の少なくとも一部および側面の一部（すなわちプラグＰＬ１のうち配線溝ＷＴ１から露出された部分）は、配線Ｗ１で覆われた状態となる。これにより、プラグＰＬ１と配線Ｗ１との接続が確保され、プラグＰＬ１と配線Ｗ１との接続の信頼性を向上させることができる。図２１（ａ）において、プラグＰＬ１と配線Ｗ１とが半導体基板１Ｓに対して垂直方向に重なっている長さ（距離）が、長さＬ１として示されている。この長さＬ１は、配線Ｗ１の下面（より特定的には配線Ｗ１の最下面）からプラグＰＬ１の上面までの距離でもある。長さＬ１は、例えば３０ｎｍである。
【０１２０】
図２１（ｂ）は、本実施の形態１に対する第１比較例の半導体装置の要部断面図であり、本実施の形態１と異なり、上記図６０〜図６５を参照して説明した比較例の製造工程のようにしてプラグＰＬ１０１と配線溝ＷＴ１０１と配線Ｗ１０１とを形成した場合が示されている。
【０１２１】
図２１（ｂ）においては、プラグＰＬ１０１の高さ、および、配線Ｗ１０１が形成された後の配線Ｗ１０１と層間絶縁膜ＷＩＬ１の上面の高さが、本実施の形態１におけるプラグＰＬ１の高さ、および、配線Ｗ１が形成された後の配線Ｗ１と層間絶縁膜ＷＩＬ１の上面の高さと、それぞれ同じになるように各部材が形成された場合が示されている。すなわち、図２１（ｂ）においてプラグＰＬ１０１と配線Ｗ１０１とが半導体基板１Ｓに対して垂直方向に重なっている長さＬ１０１は、図２１（ａ）における上記長さＬ１とほぼ同じ長さ（すなわちＬ１＝Ｌ１０１）にしてある。
【０１２２】
本実施の形態１で行われる各工程において、研磨量およびエッチング量などにばらつきがあるため、各工程にばらつきがあった場合にも配線Ｗ１とプラグＰＬ１との接続を確保するためには、配線Ｗ１とプラグＰＬ１とが半導体基板１Ｓに対して垂直方向に所定の長さ分重なるような設計にしておくことが望ましい。本実施の形態１においては、この長さを長さＬ１としている。
【０１２３】
上記図６０〜図６５を参照して説明した比較例の製造工程においては、図２１（ｂ）に示されたプラグＰＬ１０１の上面の高さが、絶縁膜ＳＯの上面と同じか、絶縁膜ＳＯの上面よりも低く形成される傾向がある。このため、図２１（ｂ）に示される第１比較例では、配線Ｗ１０１とプラグＰＬ１０１とが半導体基板１Ｓに対して垂直方向に重なる長さＬ１０１を確保するために、配線Ｗ１０１が絶縁膜ＳＯに長さＬ１０１分掘り込まれる（埋め込まれる）ように形成している。この場合、配線Ｗ１０１のうち、低誘電率膜である絶縁膜ＩＬ２中に形成される部分の割合が小さくなり、層間絶縁膜ＷＩＬ１の大部分を低誘電率膜である絶縁膜ＩＬ２で形成しているにもかかわらず、配線間容量を効果的に低減できないという問題が発生してしまう。
【０１２４】
一方、本実施の形態１の製造工程では、プラグＰＬ１を形成する研磨を行った後、絶縁膜ＳＯの上面が後退し、絶縁膜ＳＯの上面がプラグＰＬ１の上面よりも低い位置に形成される。そのため、図２１（ａ）に示されるように、プラグＰＬ１と配線Ｗ１とが半導体基板１Ｓに対して垂直方向に長さＬ１分重なるようにしても、上記比較例の製造工程の場合よりも、配線Ｗ１を絶縁膜ＳＯ中に深く掘り込む（埋め込む）状態で形成する必要がなくなる。従って、上記比較例の製造工程の場合と比較して、本実施の形態１においては、配線Ｗ１のうち、低誘電率膜である絶縁膜ＩＬ２中に形成される部分の割合を大きくすることができるため、絶縁膜ＩＬ２中の配線Ｗ１の表面積が増加し、配線間容量を効果的に低減することが可能となる。
【０１２５】
また、上記比較例の製造工程においては、配線溝ＷＴ１０１を絶縁膜ＳＯの上面に対して長さＬ１０１分掘り込む（掘り進む）ことにより、その後に形成される配線Ｗ１０１とプラグＰＬ１０１とが半導体基板１Ｓに対して垂直方向に重なる長さＬ１０１を確保する必要がある。配線の微細化が進んだ場合、この長さＬ１０１もそれに伴い小さくすることが望ましいが、現在の各工程の加工精度では、長さＬ１０１を小さくすると、配線Ｗ１０１とプラグＰＬ１０１との接続の信頼性を確保することが困難になる。これは、即ち、上記比較例の製造工程では、配線Ｗ１０１を微細化した場合においても、配線Ｗ１０１とプラグＰＬ１０１との接続を確保するためには、配線Ｗ１０１を長さＬ１０１分絶縁膜ＳＯ中に掘り込んだ（埋め込んだ）状態で形成する必要があるということを意味している。従って、配線の微細化により、配線Ｗ１０１のうち、低誘電率膜である絶縁膜ＩＬ２中に形成される部分の割合がさらに小さくなる。これは、上記比較例の製造工程では、微細化した場合に、配線間容量がさらに大きくなってしまうことを意味する。
【０１２６】
しかしながら、本実施の形態１においては、プラグＰＬ１の上面を絶縁膜ＳＯの上面よりも高くなるように形成することで、配線Ｗ１とプラグＰＬ１とが半導体基板１Ｓに対して垂直方向に重なる長さＬ１を確保しても、上記比較例の製造工程と比較して、配線Ｗ１を絶縁膜ＳＯ中に深く掘り込まずに（埋め込まずに）形成することができる。従って、上記比較例の製造工程に比べて、本実施の形態１においては、配線を微細化した場合においても、配線Ｗ１のうち絶縁膜ＳＯ中に形成される部分の割合が大きくなることによる配線Ｗ１間の配線容量の増大を回避することが可能となる。
【０１２７】
また、配線溝ＷＴ１の最下面がｎチャネル型ＭＩＳＦＥＴＱ１のゲート電極Ｇ１に近い位置に形成されることが回避されていることにより、配線Ｗ１とゲート電極Ｇ１との間の距離が近づくことが回避され、配線Ｗ１とゲート電極Ｇ１との信頼性が低下することを回避することができる。本実施の形態１においては、絶縁膜ＩＬ２を低誘電率膜で形成する場合として説明しているが、配線Ｗ１とゲート電極Ｇ１との信頼性の低下を回避するという効果に関して言えば、絶縁膜ＩＬ２は、必ずしも低誘電率膜で形成する必要はない。その場合、絶縁膜ＩＬ２を絶縁膜として例えば酸化シリコン膜で形成することができる。
【０１２８】
本実施の形態１においては、プラグＰＬ１の上面を絶縁膜ＳＯの上面に対して少しでも高くなるように形成すれば、上述の効果を得ることができるが、ここで、プラグＰＬ１に対して配線Ｗ１を形成する場合のより好ましい条件について説明する。
【０１２９】
図２２は、図２１（ａ）におけるプラグＰＬ１と配線Ｗ１とが接続している領域の周辺を拡大した要部拡大断面図（部分拡大断面図）である。以下、図２２を用いて、プラグＰＬ１と配線Ｗ１との形成に関するより好ましい条件を説明する。なお、上記長さＬ１、後述の長さＬ１ａ，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１１，Ｌ１２および後述の距離Ｌ１ｂ，Ｌ１ｃは、半導体基板１Ｓの主面に垂直な方向（高さ方向）の距離（高低差、高さ位置の差）である。
【０１３０】
図２２に示されるように、絶縁膜ＳＯの上面からプラグＰＬ１の上面までの距離（長さ）を、長さＬ２とする。すなわち、絶縁膜ＳＯの上面の位置から、プラグＰＬ１が突き出している距離（長さ）を、長さＬ２とする。一方、配線Ｗ１の最下面から絶縁膜ＳＯの上面までの距離（長さ）を、長さＬ３とする。すなわち、絶縁膜ＳＯの上面の位置から、配線Ｗ１が掘り込まれている（埋め込まれている）距離を、長さＬ３とする。ここで、本実施の形態１では、長さＬ２と長さＬ３とを足したものが、上記長さＬ１になる（すなわちＬ１＝Ｌ２＋Ｌ３）。なお、理解を簡単にするために、図２２において、絶縁膜ＳＯの上面に符号ＳＯＳＦを付して絶縁膜ＳＯの上面ＳＯＳＦとして示し、プラグＰＬ１の上面に符号ＰＬＳＦを付してプラグＰＬ１の上面ＰＬＳＦとして示し、配線Ｗ１の最下面に符号Ｗ１ＳＦを付して配線Ｗ１の最下面Ｗ１ＳＦとして示してある。
【０１３１】
このとき、本実施の形態１においては、長さＬ２と長さＬ３との間に、Ｌ２＞Ｌ３という関係が成り立つようにすることが望ましい（すなわち長さＬ２が長さＬ３よりも大きいことが望ましい）。Ｌ２＞Ｌ３という関係が成り立つようにプラグＰＬ１や配線Ｗ１を形成することで、配線Ｗ１が層間絶縁膜ＷＩＬ１より下層に形成された絶縁膜ＳＯへ掘り込んだ（埋め込まれた）状態で形成される量（すなわち長さＬ３に相当する量）が増大することを回避しつつ、プラグＰＬ１と配線Ｗ１との半導体基板１Ｓに対して垂直方向の接続を確保することが可能となる。また、配線Ｗ１が絶縁膜ＳＯへ掘り込んだ（埋め込まれた）状態で形成される量（すなわち長さＬ３に相当する量）が増大することを回避することで、配線Ｗ１のうち、低誘電率膜である絶縁膜ＩＬ２中に形成される部分の割合が大きくなる。言い換えれば、配線Ｗ１が絶縁膜ＳＯへ掘り込んだ（埋め込まれた）状態で形成される量（すなわち長さＬ３に相当する量）が増大することを回避することで、配線Ｗ１の表面積のうち、低誘電率膜である絶縁膜ＩＬ２中に形成される表面積を大きくすることが可能となる。従って、例えば、隣り合う配線Ｗ１間の配線間容量を低減することが可能となる。また、配線Ｗ１の最下面がｎチャネル型ＭＩＳＦＥＴＱ１のゲート電極Ｇ１に近い位置に形成されることが回避されていることにより、配線Ｗ１とゲート電極Ｇ１との信頼性が低下することを回避することができる。特に、長さＬ３ができるだけ小さくなるようにすることで、配線Ｗ１のうち、絶縁膜ＳＯ中に形成される部分の量を減少させることにより、配線間容量を効果的に低減し、配線Ｗ１とゲート電極Ｇ１との信頼性低下を回避することが可能となる。本実施の形態１においては、例えばＬ２＝２５ｎｍ、Ｌ３＝５ｎｍとすることにより、上記条件（Ｌ２＞Ｌ３の関係）を満たしている。
【０１３２】
その後（配線Ｗ１の形成後）、デュアルダマシン法を用いて、図２３に示されるように、第２層配線を形成する。以下に、第２層配線の形成法を説明する。
【０１３３】
まず、図２３に示されるように、配線Ｗ１が形成された（埋め込まれた）層間絶縁膜ＷＩＬ１上に、絶縁膜ＩＬ３を形成する。絶縁膜ＩＬ３は、絶縁膜として例えば窒化シリコン膜により形成される。絶縁膜ＩＬ３は、配線Ｗ１を形成（構成）している銅の拡散を抑制するバリア絶縁膜として機能する。また、絶縁膜ＩＬ３は、後の工程で行われるエッチング（後述のコンタクトホールＣＮＴ２形成のためのエッチング）の際のエッチングストッパとしての役割も果たす。本実施の形態１においては、絶縁膜ＩＬ３を窒化シリコン膜により形成しているが、これに限らず、例えば、炭化シリコン膜、炭窒化シリコン膜あるいは酸窒化シリコン膜により絶縁膜ＩＬ３を形成することも可能である。
【０１３４】
続いて、図２３に示されるように、絶縁膜ＩＬ３上に、絶縁膜ＩＬ４を形成する。絶縁膜ＩＬ４は、低誘電率膜として、例えばＳｉＯＣ膜（炭素を含有する酸化シリコン膜）により形成され、この後に形成する配線の配線間容量を低減する目的で形成している。絶縁膜ＩＬ４としては、ＳｉＯＣ膜以外にも、例えば、ＳｉＯＦ膜、ＵＬＫ膜、ＥＬＫ膜、スピン塗布の多孔質ＭＳＱ膜、または、これらの積層膜を用いることもできる。絶縁膜ＩＬ３と絶縁膜ＩＬ４との積層膜により、層間絶縁膜ＷＩＬ２が形成される。
【０１３５】
次に、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＷＩＬ２にコンタクトホール（孔部、接続用孔部）ＣＮＴ２と配線溝ＷＴ２とを形成する。コンタクトホールＣＮＴ２は配線溝ＷＴ２の底部に形成されており、平面的に見ると（半導体基板１Ｓの主面に平行な平面で見ると）、コンタクトホールＣＮＴ２は配線溝ＷＴ２に平面的に内包されている。コンタクトホールＣＮＴ２の底部で、配線Ｗ１の上面が露出される。
【０１３６】
続いて、コンタクトホールＣＮＴ２および配線溝ＷＴ２の内壁を含む層間絶縁膜ＷＩＬ２上に、バリア導電体膜ＷＢＭ２として例えばタンタル膜と窒化タンタル膜との積層膜を形成する。バリア導電体膜ＷＢＭ２は、後の工程で形成する銅との密着性及び銅の拡散防止のために形成される。本実施の形態１においては、バリア導電体膜ＷＢＭ２として、タンタル膜と窒化タンタル膜との積層膜を形成する例を示しているが、バリア導電体膜ＷＢＭ２としては、タンタル膜などの金属膜の単層、窒化チタン膜などの窒化膜（窒化金属膜）の単層、あるいは金属膜と窒化チタン膜などの窒化膜（窒化金属膜）との積層膜を用いることもできる。
【０１３７】
次に、バリア導電体膜ＷＢＭ２上に、コンタクトホールＣＮＴ２および配線溝ＷＴ２の内部を埋め込むように、導電体膜ＣＵＦ２として例えば銅膜を形成する。
【０１３８】
その後、コンタクトホールＣＮＴ２および配線溝ＷＴ２の外部に形成されている不要な導電体膜ＣＵＦ２およびバリア導電体膜ＷＢＭ２をＣＭＰ法による研磨で除去し、図２３に示されるように、プラグＰＬ２および配線Ｗ２を完成させる。配線溝ＷＴ２内に埋め込まれて残存する導電体膜ＣＵＦ２およびバリア導電体膜ＷＢＭ２により配線Ｗ２が形成され、コンタクトホールＣＮＴ２内に埋め込まれて残存する導電体膜ＣＵＦ２およびバリア導電体膜ＷＢＭ２によりプラグＰＬ２が形成されるが、プラグＰＬ２と配線Ｗ２とは一体的に形成され、プラグＰＬ２の底部は、配線Ｗ１の上面と接している。このため、配線Ｗ２は、配線Ｗ２と一体的に形成されたプラグＰＬ２を介して、配線Ｗ１に電気的に接続される。配線Ｗ２およびプラグＰＬ２は、配線溝ＷＴ１およびコンタクトホールＣＮＴ２に埋め込まれており、いわゆる埋込配線（ダマシン配線、デュアルダマシン配線）である。
【０１３９】
以上のようにして、本実施の形態１における半導体装置を製造することができる。なお、配線Ｗ２の上部にさらに多層の配線（第３層配線およびそれよりも上層の配線）を形成してもよいが、ここではその説明は省略する。
【０１４０】
本実施の形態１においては、図１９に示された工程で述べたように、図２に示される平面図において、配線Ｗ１がプラグＰＬ１に対して断面Ａと平行な方向にずれた場合について述べたが、これは、図１９で示された配線溝ＷＴ１形成のためのエッチング工程におけるリソグラフィの合わせずれにより起こるものである。
【０１４１】
図２４は、リソグラフィの合わせずれが起こらず、プラグＰＬ１のほぼ真上に配線Ｗ１が形成された場合の本実施の形態１の半導体装置の要部平面図であり、上記図２に対応する領域が示されている。また、図２５は、図２４に示されているＡ２−Ａ２線に沿った断面図（要部断面図）であり、上記図３に相当するものである。図２６は、図２４中に示されているＢ２−Ｂ２線に沿った断面図（要部断面図）である。以下では、図２４中に示されているＡ２−Ａ２線に沿った断面を断面Ａ２と呼び、図２４中に示されているＢ２−Ｂ２線に沿った断面を断面Ｂ２と呼ぶ。
【０１４２】
本実施の形態１においては、断面Ａ２において、配線溝ＷＴ１の下面の幅とプラグＰＬ１の上面の径（直径）が同程度に形成されているため、図２５に示された配線Ｗ１の最下面は、プラグＰＬ１の上面と同じ位置に形成されているように見える。すなわち、図２５では、配線Ｗ１の最下面が、層間絶縁膜ＰＩＬの上面よりも上側に形成されているように見える。しかしながら、実際には、上記断面Ａ（上記図３に対応）と同様に、図２４の場合も、配線Ｗ１の最下面は絶縁膜ＳＯ中に形成されている。これを、断面Ａ２に対して垂直な方向の断面図である図２６を用いて説明する。
【０１４３】
図２６に示されるように、断面Ｂ２では、上記図２１（ａ）と同様に、配線Ｗ１の最下面は、絶縁膜ＳＯ中に形成されている。もちろん、これは、上記図２における断面Ｂ（すなわち上記図２におけるＢ−Ｂ線に沿った断面）においても同様である。すなわち、上記図２におけるＢ−Ｂ線に沿った断面図と、図２４におけるＢ２−Ｂ２線に沿った断面図とは、いずれも図２６のようになる。従って、図２５に示されるように、リソグラフィの合わせずれが起こらずに、プラグＰＬ１のほぼ真上に配線Ｗ１が形成された場合においても、図２６に示されるように、配線Ｗ１の最下面は絶縁膜ＳＯ中に形成されているため、上述した効果と同様の効果を有する。
【０１４４】
また、本実施の形態１においては、プラグＰＬ１の上面の径（直径）と配線Ｗ１の下面の幅が同程度の場合に基づいて説明をしたが、そのような場合に限定されるわけではなく、プラグＰＬ１の径（直径）が配線Ｗ１の下面の幅より大きい場合や、プラグＰＬ１の径（直径）が配線Ｗ１の下面の幅よりも小さい場合にも適用できる。
【０１４５】
本実施の形態１によると、プラグＰＬ１を形成する研磨が終わった後、プラグＰＬ１の上面が絶縁膜ＳＯの上面よりも高くなるように、絶縁膜ＳＯの表面を後退させることにより、その後に形成する配線Ｗ１を絶縁膜ＳＯ中に掘り込む（埋め込む）量を、上記比較例の製造工程の場合より低減しても、プラグＰＬ１と配線Ｗ１との半導体基板１Ｓに対して垂直方向の接続を確保できる。更に、上記比較例の製造工程と比較して、配線Ｗ１を絶縁膜ＳＯ中に深く掘り込まない（埋め込まない）ように形成することにより、低誘電率膜である絶縁膜ＩＬ２中の配線Ｗ１の表面積が大きくなるため、配線構造を微細化した場合においても、配線間容量の増大を回避することが可能となる。
【０１４６】
（実施の形態２）
上記実施の形態１では、配線溝ＷＴ１が、絶縁膜ＳＯ中にまで掘り込まれ（埋め込まれ）、配線Ｗ１の最下面が絶縁膜ＳＯ中に形成される場合の実施の形態について説明した。本実施の形態２では、配線溝ＷＴ１が絶縁膜ＳＯ中にまで掘り込まれず（埋め込まれず）、配線Ｗ１が層間絶縁膜ＷＩＬ１中に形成される実施の形態について説明する。
【０１４７】
図２７は、本実施の形態２における半導体装置の要部断面図であり、上記実施の形態１の上記図２に示される断面Ａ（Ａ−Ａ線の断面）に相当する断面が示されている。
【０１４８】
図２７に示されるように、本実施の形態２における半導体装置は、上記実施の形態１の半導体装置と同様に、プラグＰＬ１の上面が絶縁膜ＳＯの上面即ち層間絶縁膜ＰＩＬの上面よりも高くなるように形成されている。また、本実施の形態２における半導体装置は、上記実施の形態１の半導体装置と同様に、配線Ｗ１の最下面は、プラグＰＬの上面よりも低い位置に形成されている。
【０１４９】
すなわち、プラグＰＬ１の上面が層間絶縁膜ＰＩＬの上面よりも高い位置に形成され、配線Ｗ１の下面（より特定的には配線Ｗ１の最下面）がプラグＰＬ１の上面よりも低い位置に形成されていることは、上記実施の形態１、本実施の形態２および後述の実施の形態３〜７の半導体装置で共通である。従って、配線溝ＷＴ１を形成した際に、配線溝ＷＴ１の下面（より特定的には配線溝ＷＴ１の最下面）がプラグＰＬ１の上面よりも低い位置となることは、上記実施の形態１、本実施の形態２および後述の実施の形態３〜７の半導体装置で共通である。
【０１５０】
一方、本実施の形態２における半導体装置においては、上記実施の形態１とは異なり、配線Ｗ１は絶縁膜ＳＯ中には形成されず、配線Ｗ１全体が層間絶縁膜ＷＩＬ１中に形成されている。すなわち、配線Ｗ１の最下面は、層間絶縁膜ＷＩＬ１中に形成されている。
【０１５１】
本実施の形態２では、プラグＰＬ１が絶縁膜ＳＯの上面即ち層間絶縁膜ＰＩＬの上面に対して突き出した状態で形成されることにより、配線Ｗ１全体が層間絶縁膜ＷＩＬ１中に形成されても、プラグＰＬ１と配線Ｗ１との接続を確保することが可能である。また、本実施の形態２では、配線Ｗ１のうち、低誘電率膜である絶縁膜ＩＬ２中に形成される部分の割合が上記実施の形態１よりも大きくなることにより、低誘電率膜である絶縁膜ＩＬ２中に形成される配線Ｗ１の表面積もより大きくなるため、上記実施の形態１よりもさらに配線間容量を低減する効果が期待できる。
【０１５２】
以下に本実施の形態２における半導体装置の製造方法について図面を参照しながら説明する。図２８〜図３３は、本実施の形態２の半導体装置の製造工程中の要部断面図であり、上記断面Ａに相当する断面が示されている。
【０１５３】
上記実施の形態１の上記図４〜図８に示される工程は、本実施の形態２においても同様に行われる。
【０１５４】
なお、本実施の形態２においても、以下の工程において、絶縁膜ＳＯの上面というときは、層間絶縁膜ＰＩＬの上面と同義であり、また、絶縁膜ＳＯ中というときは、層間絶縁膜ＰＩＬ中と同義である。
【０１５５】
上記実施の形態１の上記図８に示された工程の後、本実施の形態２においては、図２８に示されるように、絶縁膜ＳＯの上面を後退させる。本実施の形態２においては、この後退量（絶縁膜ＳＯの上面を後退させる量）が上記実施の形態１における後退量（絶縁膜ＳＯの上面を後退させる量）よりも大きくなっており、例えば３５ｎｍである。絶縁膜ＳＯを後退させる方法は、上記実施の形態１で説明したように、ドライエッチング、ウェットエッチング、あるいは、絶縁膜ＳＯに対して選択比の高い研磨液を用いたＣＭＰ法により行うことができる。
【０１５６】
絶縁膜ＳＯを後退させた後は、図２８に示されるように、絶縁膜ＳＯの上面が、プラグＰＬ１の上面よりも低くなる。すなわち、プラグＰＬ１が絶縁膜ＳＯの上面に対して突き出すように、絶縁膜ＳＯの上面が後退している。本実施の形態２においては、上述したように絶縁膜ＳＯの後退量が大きかったため、上記実施の形態１に比べて、絶縁膜ＳＯの上面に対してのプラグＰＬ１の突き出し量、即ち、絶縁膜ＳＯの上面とプラグＰＬ１の上面との間の距離が大きくなる。上述のように、絶縁膜ＳＯの後退量が例えば３５ｎｍであると、絶縁膜ＳＯの上面に対してのプラグＰＬ１の突き出し量、即ち、絶縁膜ＳＯの上面とプラグＰＬ１の上面との間の距離は、３５ｎｍとなる。
【０１５７】
次に、上記実施の形態１と同様に、シングルダマシン法により第１層配線を形成する。以下に、第１層配線の形成法を説明する。
【０１５８】
まず、図２９に示されるように、層間絶縁膜ＰＩＬ（絶縁膜ＳＯ）上およびプラグＰＬ１上に絶縁膜ＩＬ１を形成し、それから、絶縁膜ＩＬ１上に絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ１は、絶縁膜ＩＬ２よりも薄く形成される。絶縁膜ＩＬ１の膜厚は、例えば１５ｎｍであり、絶縁膜ＩＬ２の膜厚は、例えば８０ｎｍである。これら絶縁膜ＩＬ１および絶縁膜ＩＬ２により、第１層配線の層間絶縁膜ＷＩＬ１が形成される。本実施の形態２においても、上記実施の形態１と同様に、絶縁膜ＩＬ２は、配線間容量を低減するために、低誘電率膜として例えばＳｉＯＣ膜により形成される。また、絶縁膜ＩＬ１も、上記実施の形態１と同様に、絶縁膜ＳｉＯＣ膜形成時の異常放電を防止するために、露出した半導体基板１Ｓを覆うための絶縁膜として例えば酸化シリコン膜により形成される。
【０１５９】
次に、図３０（ａ），（ｂ）に示されるように、層間絶縁膜ＷＩＬ１に配線溝ＷＴ１を形成する。配線溝ＷＴ１の深さは、例えば９０ｎｍである。
【０１６０】
本実施の形態２においては、配線溝ＷＴ１は、層間絶縁膜ＷＩＬ１中に形成され、配線溝ＷＴ１の最下面も層間絶縁膜ＷＩＬ１中に形成される。すなわち、本実施の形態２においては、配線溝ＷＴ１は絶縁膜ＳＯ中に掘り込まれず（埋め込まれず）、そのため、配線溝ＷＴ１の最下面は層間絶縁膜ＷＩＬ１中に形成される。
【０１６１】
図３０（ａ），（ｂ）は、上記実施の形態１における上記図１９と同様に、プラグＰＬ１に対して断面Ａと平行な方向にずれた位置に、配線溝ＷＴ１が形成される場合を示している。
【０１６２】
図３０（ａ）には、配線溝ＷＴ１の最下面全体が絶縁膜ＩＬ１中に形成されている場合が示されている。この場合、配線溝ＷＴ１の最下面は絶縁膜ＩＬ１の露出面で構成されることになり、後でこの配線溝ＷＴ１に埋め込まれる配線Ｗ１の最下面は、絶縁膜ＩＬ１のこの露出面に接することになる。なお、本実施の形態２においては、配線溝ＷＴ１の最下面が絶縁膜ＩＬ１の下面と一致している状態（すなわち配線溝ＷＴ１の最下面が絶縁膜ＩＬ１の下面と同一平面上にある状態）も、配線溝ＷＴ１が層間絶縁膜ＷＩＬ１中に形成されている状態に含むものとし、この場合は、配線溝ＷＴ１の最下面は絶縁膜ＳＯの上面で構成され、後でこの配線溝ＷＴ１に埋め込まれる配線Ｗ１の最下面は、絶縁膜ＳＯの上面に接することになる。
【０１６３】
図３０（ａ）に示されているように配線溝ＷＴ１が形成される場合は、プラグＰＬ１の上面よりも低い位置で、かつ、絶縁膜ＳＯ（層間絶縁膜ＰＩＬ）の上面よりも高い位置に（例えば５ｎｍ高い位置に）配線溝ＷＴ１の最下面が位置するように、配線溝ＷＴ１を形成することができる。
【０１６４】
一方、図３０（ｂ）に示されるように、配線溝ＷＴ１の最下面が絶縁膜ＩＬ１および絶縁膜ＩＬ２の両方の膜に亘って形成される場合、すなわち、配線溝ＷＴ１の最下面が絶縁膜ＩＬ１中および絶縁膜ＩＬ２中に形成される場合も、本実施の形態２に含むものとする。この場合、配線溝ＷＴ１の最下面は絶縁膜ＩＬ１，ＩＬ２の露出面で構成されることになり、後でこの配線溝ＷＴ１に埋め込まれる配線Ｗ１の最下面は、絶縁膜ＩＬ１，ＩＬ２のこの露出面に接することになる。
【０１６５】
上記図２８に示される工程において、絶縁膜ＳＯの後退量を更に増やして、例えば５０ｎｍとし、かつ、絶縁膜ＩＬ２の膜厚を例えば９５ｎｍすると、図３０（ｂ）に示されるように、配線溝ＷＴ１の深さが図３０（ａ）の配線溝ＷＴ１と同じ深さで、かつ、配線溝ＷＴ１の最下面が絶縁膜ＩＬ１および絶縁膜ＩＬ２の両方の膜に亘った状態で、配線溝ＷＴ１が形成されることになる。本実施の形態２の図３０（ｂ）に示されているように配線溝ＷＴ１が形成される場合は、プラグＰＬ１の上面よりも低い位置で、かつ、絶縁膜ＳＯ（層間絶縁膜ＰＩＬ）の上面よりも例えば２０ｎｍ高い位置に配線溝ＷＴ１の最下面が位置するように、配線溝ＷＴ１を形成することができる。
【０１６６】
図３０（ａ）に示されるような状態で配線溝ＷＴ１を形成するには、上記実施の形態１で述べたように、フォトリソグラフィ技術により形成したフォトレジストパターン（パターニングされたフォトレジスト膜）をマスク（エッチングマスク）として用いて、層間絶縁膜ＷＩＬ１をドライエッチングすればよい。このエッチング工程においては、例えばスクライブ領域で、絶縁膜ＩＬ２のエッチングが絶縁膜ＩＬ１の表面に達した時点（すなわち絶縁膜ＩＬ１の表面の一部が露出した時点）で、絶縁膜ＩＬ２のエッチングの終点検出を行う。その後（終点検出後）も、上記実施の形態１と同様に、エッチング時間を所定時間（一定時間）に制御したエッチング（絶縁膜ＩＬ１のエッチング）を行い、配線溝ＷＴ１を完成する。最終的に、配線溝ＷＴ１によってプラグＰＬ１の上面（上部）の少なくとも一部および側面の一部が露出される。この場合、配線溝ＷＴ１形成工程は、絶縁膜ＩＬ２をエッチングする第１ステップと、該第１ステップにおけるエッチングが絶縁膜ＩＬ１の上面に達したときに絶縁膜ＩＬ２のエッチングの終点を検出する第２ステップと、該第２ステップの後、絶縁膜ＩＬ１をエッチングする第３ステップとを含むものとなる。このように、絶縁膜ＩＬ２のエッチングの終点検出をすることで、配線溝ＷＴ１全体を形成するためのドライエッチングの過程を二段階（第１ステップおよび第３ステップ）に分けることにより、エッチングの加工精度を向上することができる。
【０１６７】
一方、図３０（ｂ）に示されるような状態で配線溝ＷＴ１を形成するには、配線溝ＷＴ１を形成するためのエッチング全体を、エッチング時間を制御したエッチング（絶縁膜ＩＬ２および絶縁膜ＩＬ１のエッチング）工程により行う必要がある。これは、終点検出が観測される領域は例えばスクライブ領域であり、この領域（スクライブ領域）においては、図３０（ｂ）に示されるような配線溝ＷＴ１を形成する過程では、そのエッチングが絶縁膜ＩＬ１には達しないからである。そのため、図３０（ｂ）に示される場合と比較すると、図３０（ａ）に示される場合の方が、配線溝ＷＴ１を形成するエッチングの加工精度を向上させることができる。
【０１６８】
また、本工程におけるドライエッチング後（すなわち配線溝ＷＴ１を形成するためのドライエッチング工程後）においてもプラグＰＬ１の側面に絶縁膜ＩＬ１が残る場合は、更にウェットエッチングなどを行うことにより、プラグＰＬ１の側面に残った絶縁膜ＩＬ１を除去し、配線溝ＷＴ１からプラグＰＬ１の側面を露出させることが好ましい。これにより、後の工程で形成される配線Ｗ１とプラグＰＬ１との的確な接続を確保することができる。
【０１６９】
本実施の形態２においても、図２８に示される工程によって絶縁膜ＳＯが後退しているため、プラグＰＬ１の上面は、絶縁膜ＳＯの上面よりも高い位置に形成されている。一方、配線溝ＷＴ１の最下面は層間絶縁膜ＷＩＬ１中に形成され、かつ、配線溝ＷＴ１の最下面はプラグＰＬ１の上面よりも低い位置に形成される。そのため、プラグＰＬ１の上面の少なくとも一部とプラグＰＬ１の側面の一部とが配線溝ＷＴ１により露出されることになり、この後の工程で配線溝ＷＴ１に導電膜が埋め込まれたときに、この配線溝ＷＴ１に埋め込まれる導電膜とプラグＰＬ１とを確実に接続することが可能となる。
【０１７０】
また、本実施の形態２においては、配線溝ＷＴ１全体が層間絶縁膜ＷＩＬ１中に形成され、絶縁膜ＳＯ中には形成されないようにエッチング（配線溝ＷＴ１形成のためのエッチング）を行うため、配線溝ＷＴ１の最下面は、少なくともゲート電極Ｇ１の上面から絶縁膜ＳＯの上面までの距離の分、ゲート電極Ｇ１から離れた位置に形成されることになる。
【０１７１】
次に、上記実施の形態１と同様に、配線溝ＷＴ１の内壁（側面および底部）上を含む層間絶縁膜ＷＩＬ１上にバリア導電体膜ＷＢＭを形成し、バリア導電体膜ＷＢＭ上に導電体膜ＣＵＦを、配線溝ＷＴ１内を埋める（満たす）ように形成してから、配線溝ＷＴ１の外部に形成されている不要な導電体膜ＣＵＦおよびバリア導電体膜ＷＢＭをＣＭＰ法を用いて研磨して除去することで、図３１に示されるように、配線Ｗ１を形成する。配線Ｗ１は、配線溝ＷＴ１内に埋め込まれて残存する導電体膜ＣＵＦおよびバリア導電体膜ＷＢＭにより形成される。配線溝ＷＴ１が層間絶縁膜ＷＩＬ１中に形成され、配線溝ＷＴ１の最下面も層間絶縁膜ＷＩＬ１中に形成されているので、配線溝ＷＴ１にバリア導電膜ＢＭおよび導電体膜ＣＵＦを埋め込んで形成された配線Ｗ１の最下面も、層間絶縁膜ＷＩＬ１中に形成される。
【０１７２】
図３１には、配線Ｗ１の最下面が絶縁膜ＩＬ１および絶縁膜ＩＬ２の両方の膜に亘った状態で形成される場合、即ち、図３０（ｂ）に示されるように形成された配線溝ＷＴ１にバリア導電体膜ＷＢＭおよび導電体膜ＣＵＦを埋め込んで配線Ｗ１を形成した場合が示されている。一方、図３０（ａ）に示されるように形成された配線溝ＷＴ１にバリア導電体膜ＷＢＭおよび導電体膜ＣＵＦを埋め込んで配線Ｗ１を形成した場合は、上記図２７に示されている。図２７および図３１において、配線Ｗ１の深さは、配線溝ＷＴ１と同様の深さで、例えば９０ｎｍであり、配線Ｗ１の最下面の位置も、図３０（ａ），（ｂ）に示される配線溝ＷＴ１の最下面と同様の位置である。すなわち、図２７の場合は、配線Ｗ１の最下面全体が絶縁膜ＩＬ１中に形成され、図３１の場合は、配線Ｗ１の最下面は絶縁膜ＩＬ１中および絶縁膜ＩＬ２中に形成される。
【０１７３】
本実施の形態２においても、図２７および図３１に示されるように、プラグＰＬ１の上面が絶縁膜ＳＯの上面よりも高い位置に形成され、更に、配線Ｗ１の最下面がプラグＰＬ１上面よりも低い位置に形成されているため、プラグＰＬ１の上面の少なくとも一部および側面の一部は、それぞれ配線Ｗ１に覆われた状態となる。これにより、プラグＰＬ１と配線Ｗ１との接続が確保され、プラグＰＬ１と配線Ｗ１との接続の信頼性を向上させることができる。
【０１７４】
更に、本実施の形態２においては、上述したように、上記実施の形態１に比べて、プラグＰＬ１の上面に対しての絶縁膜ＳＯの後退量が大きい。このため、プラグＰＬ１と配線Ｗ１との接続が十分に確保されるようにプラグＰＬ１と配線Ｗ１を形成した場合においても、配線Ｗ１が絶縁膜ＳＯ中には形成されず、配線Ｗ１全体が層間絶縁膜ＷＩＬ１中に形成される。すなわち、プラグＰＬ１と配線Ｗ１との接続が十分に確保されるようにプラグＰＬ１と配線Ｗ１を形成した場合においても、配線Ｗ１の最下面が絶縁膜ＳＯ中には形成されず、配線Ｗ１全体が層間絶縁膜ＷＩＬ１中に形成される。これにより、プラグＰＬ１と配線Ｗ１との接続を確保しつつ、配線Ｗ１のうち低誘電率膜である絶縁膜ＩＬ２中に形成される部分の割合を大きくすることが可能となる。言い換えれば、プラグＰＬ１と配線Ｗ１との接続を確保しつつ、低誘電率膜である絶縁膜ＩＬ２中に形成される配線Ｗ１の表面積を大きくすることが可能となる。従って、例えば、隣り合う配線Ｗ１間の配線間容量を低減することが可能となる。
【０１７５】
本実施の形態２においては、配線Ｗ１全体が層間絶縁膜ＷＩＬ１中に形成されているため、上記実施の形態１と比較して、配線Ｗ１のうち低誘電率膜（絶縁膜ＩＬ２）中に形成される部分の割合を更に大きくすることができる。従って、上記実施の形態１よりも、配線間容量を更に低減することが可能となる。
【０１７６】
更に、図２７のように配線溝ＷＴ１およびそれを埋め込む配線Ｗ１を形成した場合よりも、図３１のように配線溝ＷＴ１およびそれを埋め込む配線Ｗ１を形成した場合の方が、配線Ｗ１のうち低誘電率膜である絶縁膜ＩＬ２中に形成される部分の割合がより大きくなるため、配線間容量を低減する効果は大きいといえる。
【０１７７】
また、本実施の形態２においては、プラグＰＬ１の上面を絶縁膜ＳＯの上面よりも高くしたことで、配線Ｗ１全体を層間絶縁膜ＷＩＬ１中に形成しても、配線Ｗ１とプラグＰＬ１とが半導体基板１Ｓに対して垂直方向に重なる長さＬ１を、例えば３０ｎｍ確保することができる。すなわち、配線Ｗ１を絶縁膜ＳＯ中に掘り込んだ（埋め込んだ）状態とせずに、配線Ｗ１とプラグＰＬ１とが半導体基板１Ｓに対して垂直方向に重なる長さＬ１を確保している。そのため、配線を微細化した場合においても、上記比較例の製造工程の場合のように絶縁膜ＳＯ中に配線Ｗ１０１が形成された状態とはならないため、配線Ｗ１のうち絶縁膜ＳＯ中に形成される部分の割合が大きくなることによる配線Ｗ１間の配線容量の増大を回避することが可能となる。
【０１７８】
また、上述のように、配線溝ＷＴ１の最下面が所定距離（一定距離）以上ゲート電極Ｇ１から離れて形成されることにより、配線Ｗ１とゲート電極Ｇ１との間の距離が近づくことが回避され、配線Ｗ１とゲート電極Ｇ１との信頼性が低下することを回避することができる。本実施の形態２においては、絶縁膜ＩＬ２を低誘電率膜で形成する場合として説明しているが、配線Ｗ１とゲート電極Ｇ１との信頼性の低下を回避するという効果に関して言えば、絶縁膜ＩＬ２は、必ずしも低誘電率膜で形成する必要はない。その場合、絶縁膜ＩＬ２を絶縁膜として例えば酸化シリコン膜で形成することができる。
【０１７９】
本実施の形態２においては、上記実施の形態１と同様に、プラグＰＬ１の上面を絶縁膜ＳＯの上面に対して少しでも高くなるように形成すれば、上述の効果を得ることができるが、ここで、プラグＰＬ１と配線Ｗ１を形成する場合のより好ましい条件について説明する。
【０１８０】
図３２は、図２７におけるプラグＰＬ１と配線Ｗ１とが接続している領域の周辺を拡大した要部拡大断面図（部分拡大断面図）である。以下、図３２を用いて、プラグＰＬ１と配線Ｗ１との形成に関するより好ましい条件を説明する。
【０１８１】
図３２に示されるように、絶縁膜ＳＯの上面からプラグＰＬ１の上面までの距離と絶縁膜ＩＬ１の膜厚との差を、長さＬ４とする。一方、絶縁膜ＩＬ１の膜厚と絶縁膜ＳＯの上面から配線Ｗ１の最下面までの距離との差を、長さＬ５とする。ここで、図３２の場合は、長さＬ４と長さＬ５とを足したものが、上記長さＬ１になる（すなわちＬ１＝Ｌ４＋Ｌ５）。なお、理解を簡単にするために、図３２において、絶縁膜ＳＯの上面に符号ＳＯＳＦを付して絶縁膜ＳＯの上面ＳＯＳＦとして示し、プラグＰＬ１の上面に符号ＰＬＳＦを付してプラグＰＬ１の上面ＰＬＳＦとして示し、配線Ｗ１の最下面に符号Ｗ１ＳＦを付して配線Ｗ１の最下面Ｗ１ＳＦとして示し、絶縁膜ＩＬ１の膜厚に符号Ｌ２１を付して絶縁膜ＩＬ１の膜厚Ｌ２１として示してある。
【０１８２】
このとき、長さＬ４と長さＬ５との間に、Ｌ４＞Ｌ５という関係が成り立つようにすることが望ましい（すなわち長さＬ４が長さＬ５よりも大きいことが望ましい）。Ｌ４＞Ｌ５という関係が成り立つようにプラグＰＬ１と配線Ｗ１を形成することで、配線Ｗ１が層間絶縁膜ＷＩＬの一部でかつ低誘電率膜（絶縁膜ＩＬ２）の下側に形成された絶縁膜ＩＬ１へ掘り込まれて（埋め込まれて）形成される量（すなわち長さＬ５に相当する量）の増大を回避しつつ、プラグＰＬ１と配線Ｗ１との半導体基板１Ｓに対して垂直方向の接続を確保するこが可能となる。また、配線Ｗ１が絶縁膜ＩＬ１へ掘り込まれて（埋め込まれて）形成される量（すなわち長さＬ５に相当する量）の増大を回避することで、配線Ｗ１のうち、低誘電率膜である絶縁膜ＩＬ２中に形成される部分の割合が大きくなる。言い換えれば、配線Ｗ１が絶縁膜ＩＬ１へ掘り込まれて（埋め込まれて）形成される量（すなわち長さＬ５に相当する量）の増大を回避することで、配線Ｗ１と低誘電率膜である絶縁膜ＩＬ２とが接触する面積を大きくすることが可能となる。従って、例えば、隣り合う配線Ｗ１間の配線間容量を低減することが可能となる。特に、長さＬ５ができるだけ小さくなるようにすることで、配線Ｗ１のうち、絶縁膜ＩＬ１中に形成される部分の量を減少させることにより、配線間容量を効果的に低減することが可能となる。本実施の形態２においては、例えばＬ４＝２０ｎｍ、Ｌ５＝１０ｎｍとすることにより、上記条件（Ｌ４＞Ｌ５の関係）を満たしている。
【０１８３】
図３３は、図３１におけるプラグＰＬ１と配線Ｗ１とが接続している領域の周辺を拡大した要部拡大断面図（部分拡大断面図）である。以下、図３３を用いて、プラグＰＬ１と配線Ｗ１との形成に関するより好ましい条件を説明する。
【０１８４】
図３３に示されるように、配線Ｗ１の最下面からプラグＰＬ１上面までの距離を長さＬ６とする。一方、絶縁膜ＳＯの上面から配線Ｗ１の最下面までの距離と絶縁膜ＩＬ１の膜厚との差を、長さＬ７とする。ここで、図３３の場合は、長さＬ６が上記長さＬ１になる（すなわちＬ６＝Ｌ１）。なお、理解を簡単にするために、図３３において、絶縁膜ＳＯの上面に符号ＳＯＳＦを付して絶縁膜ＳＯの上面ＳＯＳＦとして示し、プラグＰＬ１の上面に符号ＰＬＳＦを付してプラグＰＬ１の上面ＰＬＳＦとして示し、配線Ｗ１の最下面に符号Ｗ１ＳＦを付して配線Ｗ１の最下面Ｗ１ＳＦとして示し、絶縁膜ＩＬ１の膜厚に符号Ｌ２１を付して絶縁膜ＩＬ１の膜厚Ｌ２１として示してある。
【０１８５】
このとき、長さＬ６と長さＬ７との間に、Ｌ６＞Ｌ７という関係が成り立つようにすることが望ましい（すなわち長さＬ６が長さＬ７よりも大きいことが望ましい）。Ｌ６＞Ｌ７という関係が成り立つようにプラグＰＬ１と配線Ｗ１を形成することで、上記図２８に示される絶縁膜ＳＯを後退させる工程で、絶縁膜ＳＯの後退量を大きくせずに、かつ、その後の工程で、プラグＰＬＩ１と配線Ｗ１との半導体基板１Ｓに対して垂直方向の接続を確保した状態で、配線Ｗ１を層間絶縁膜ＷＩＬ１中に形成することが可能となる。このため、絶縁膜ＳＯを後退させる工程の制御性や再現性が低下するのを抑制または防止することができる。
【０１８６】
また、図３２のように配線Ｗ１が形成される場合よりも、図３３のように配線Ｗ１が形成される場合の方が、配線Ｗ１のうち低誘電率膜である絶縁膜ＩＬ２中に形成される部分の割合がより大きくなるので、配線間容量を低減する効果も大きくなる。特に、長さＬ７ができるだけ小さくなるようにすれば、図２８に示される工程において、絶縁膜ＳＯの後退量を最小限にすることができるため、より好ましい。本実施の形態２においては、例えばＬ６＝３０ｎｍ、Ｌ７＝５ｎｍとすることにより、上記条件（Ｌ６＞Ｌ７の関係）を満たしている。
【０１８７】
その後（配線Ｗ１の形成後）の工程は、上記実施の形態１と同様であり、第２層配線が形成されるが、ここではその図示および説明は省略する。
【０１８８】
本実施の形態２においても、上記実施の形態１と同様に、プラグＰＬ１の上面の径（直径）と配線Ｗ１の下面の幅が同程度に形成される場合の図面を用いて製造方法の説明を行ったが、そのような場合に限定されるわけではなく、プラグＰＬ１の径（直径）が配線Ｗ１の下面の幅より大きい場合や、プラグＰＬ１の径（直径）が配線Ｗ１の下面の幅よりも小さい場合にも有効に適用できる。
【０１８９】
本実施の形態２によると、プラグＰＬ１を形成する研磨が終わった後、プラグＰＬ１の上面が絶縁膜ＳＯの上面よりも高くなるように、絶縁膜ＳＯの表面（上面）を後退させる。絶縁膜ＳＯの表面（上面）を後退させることにより、その後に形成する配線Ｗ１を絶縁膜ＳＯ中に掘り込んだ（埋め込んだ）状態で形成しなくても、プラグＰＬ１と配線Ｗ１との半導体基板１Ｓに対して垂直方向の接続を確保できる。更に、配線Ｗ１を絶縁膜ＳＯ中に掘り込まずに（埋め込まずに）形成する、即ち、配線Ｗ１を層間絶縁膜ＷＩＬ１中のみに形成することにより、配線Ｗ１のうち低誘電率膜である絶縁膜ＩＬ２中に形成される部分の割合が大きくなり、低誘電率膜である絶縁膜ＩＬ２中に形成される配線Ｗ１の表面積が大きくなるため、配線間容量を低減することが可能となる。更に、配線Ｗ１を絶縁膜ＳＯ中に掘り込まない（埋め込まない）ように形成することにより、配線構造を微細化した場合においても配線間容量の増大を回避することが可能となる。
【０１９０】
（実施の形態３）
上記実施の形態１，２では、配線Ｗ１が形成されている層間絶縁膜ＷＩＬ１を絶縁膜ＩＬ１と絶縁膜ＩＬ２との積層膜により構成していたが、本実施の形態３では、層間絶縁膜ＷＩＬの一部として絶縁膜ＩＬ１を形成せずに、層間絶縁膜ＷＩＬ１を絶縁膜ＩＬ２一層で形成する。
【０１９１】
図３４は、本実施の形態３における半導体装置の要部断面図であり、上記実施の形態１の上記図２に示される断面Ａ（Ａ−Ａ線の断面）に相当する断面が示されている。
【０１９２】
図３４に示されるように、本実施の形態３における半導体装置は、上記実施の形態１，２の半導体装置と同様に、プラグＰＬ１の上面が絶縁膜ＳＯの上面即ち層間絶縁膜ＰＩＬの上面よりも高くなるように形成されている。また、本実施の形態３における半導体装置は、上記実施の形態２と同様に、配線Ｗ１全体が層間絶縁膜ＷＩＬ１中に形成されている。すなわち、配線Ｗ１の最下面が層間絶縁膜ＷＩＬ１中に形成されている。一方、本実施の形態３における半導体装置においては、上記実施の形態１，２とは異なり、絶縁膜ＩＬ１は形成されない。すなわち、層間絶縁膜ＷＩＬ１は絶縁膜ＩＬ２一層で形成されている。従って、本実施の形態３における半導体装置は、配線Ｗ１全体が、低誘電率膜である絶縁膜ＩＬ２中に形成されることになる。
【０１９３】
本実施の形態３では、プラグＰＬ１が絶縁膜ＳＯの上面即ち層間絶縁膜ＰＩＬの上面に対して突き出した状態で形成されることにより、配線Ｗ１全体が絶縁膜ＩＬ２中に形成されても、プラグＰＬ１と配線Ｗ１との接続を確保することが可能である。また、本実施の形態３では、配線Ｗ１全体が低誘電率膜である絶縁膜ＩＬ２中に形成されるため、上記実施の形態１，２よりもさらに配線間容量を低減する効果が期待できる。
【０１９４】
以下に、本実施の形態３における半導体装置の製造方法について図面を参照しながら説明する。図３５〜図３７は、本実施の形態３の半導体装置の製造工程中の要部断面図であり、上記断面Ａに相当する断面が示されている。
【０１９５】
上記実施の形態１の上記図４〜図８に示される工程は、本実施の形態３においても同様に行われる。
【０１９６】
なお、本実施の形態３においても、以下の工程において、絶縁膜ＳＯの上面というときは、層間絶縁膜ＰＩＬの上面と同義であり、また、絶縁膜ＳＯ中というときは、層間絶縁膜ＰＩＬ中と同義である。
【０１９７】
上記実施の形態１の上記図８に示された工程の後、本実施の形態３においては、図３５に示されるように、絶縁膜ＳＯの上面を後退させる。絶縁膜ＳＯの上面の後退量は、例えば３５ｎｍである。絶縁膜ＳＯを後退させる方法は、上記実施の形態１で説明したように、ドライエッチング、ウェットエッチング、あるいは、絶縁膜ＳＯに対して選択比の高い研磨液を用いたＣＭＰ法により行うことができる。絶縁膜ＳＯを後退させた後は、図３５に示されるように、絶縁膜ＳＯの上面が、プラグＰＬ１の上面よりも低くなる。すなわち、プラグＰＬ１が絶縁膜ＳＯの上面に対して突き出すように、絶縁膜ＳＯの上面（表面）が後退している。上述のように、絶縁膜ＳＯの後退量が例えば３５ｎｍであるため、絶縁膜ＳＯに対してのプラグＰＬ１の突き出し量、即ち、絶縁膜ＳＯの上面とプラグＰＬ１の上面との間の距離は、例えば３５ｎｍである。
【０１９８】
次に、シングルダマシン法により第１層配線を形成する。以下に、第１層配線の形成法を説明する。
【０１９９】
まず、図３６に示されるように、層間絶縁膜ＰＩＬ（絶縁膜ＳＯ）上およびプラグＰＬ１上に絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２は、層間絶縁膜ＰＩＬ（絶縁膜ＳＯ）の上面から突出した部分のプラグＰＬ１を覆うように、層間絶縁膜ＰＩＬ（絶縁膜ＳＯ）上に形成される。絶縁膜ＩＬ２は、配線間容量を低減するために、低誘電率膜として例えばＳｉＯＣ膜により形成される。絶縁膜ＩＬ２の膜厚は、例えば９５ｎｍである。本実施の形態３においては、上記実施の形態１，２とは異なり、絶縁膜ＩＬ２の形成前に上記絶縁膜ＩＬ１を形成しない。
【０２００】
上記実施の形態１，２においては、ＳｉＯＣ膜を形成する際の異常放電を防止するために絶縁膜ＩＬ２を形成する。しかしながら、ＳｉＯＣ膜を形成する際に異常放電の虞がない場合、絶縁膜ＩＬ２をＳｉＯＣ膜以外の低誘電率膜で形成するなどして異常放電を防止する必要のない場合、あるいは、エッチングストッパとしても絶縁膜ＩＬ１を形成する必要のない場合には、絶縁膜ＩＬ１を形成せずにプラグＰＬ１上を含む層間絶縁膜ＰＩＬ（絶縁膜ＳＯ）上に絶縁膜ＩＬ２を形成でき、これが本実施の形態３に対応する。従って、本実施の形態３においては、層間絶縁膜ＷＩＬ１は絶縁膜ＩＬ２一層で構成され、以下の工程において、絶縁膜ＩＬ２とは層間絶縁膜ＷＩＬ１のことである。
【０２０１】
次に、図３７に示されるように、絶縁膜ＩＬ２に配線溝ＷＴ１を形成する。配線溝ＷＴ１によって、プラグＰＬ１の上面（上部）の少なくとも一部と側面の一部とが露出される。配線溝ＷＴ１の深さは、例えば９０ｎｍである。
【０２０２】
本実施の形態３においては、配線溝ＷＴ１全体が絶縁膜ＩＬ２中に形成される。すなわち、本実施の形態３においては、配線溝ＷＴ１が絶縁膜ＳＯ中に掘り込まれず、低誘電率膜である絶縁膜ＩＬ２中に配線溝ＷＴ１の最下面が形成される。このため、配線溝ＷＴ１の最下面は、絶縁膜ＩＬ２の露出面で構成され、後でこの配線溝ＷＴ１に埋め込まれる配線Ｗ１の最下面は、絶縁膜ＩＬ２のこの露出面に接することになる。配線溝ＷＴ１の最下面は、プラグＰＬ１の上面よりも低い位置で、かつ、絶縁膜ＳＯの上面から例えば５ｎｍ上側に位置している。図３７は、上記実施の形態１における上記図１９と同様に、プラグＰＬ１に対して断面Ａと平行な方向にずれた位置に、配線溝ＷＴ１が形成される場合を示している。
【０２０３】
配線溝ＷＴ１を形成するには、上記実施の形態１で述べたように、フォトリソグラフィ技術により成したフォトレジストパターン（パターニングされたフォトレジスト膜）をマスク（エッチングマスク）として用いて、絶縁膜ＩＬ２をドライエッチングすればよい。このドライエッチング後においてプラグＰＬ１の側面に絶縁膜ＩＬ２が残る場合は、このドライエッチング後に更にウェットエッチングなどを行うことにより、プラグＰＬ１の側面に残った絶縁膜ＩＬ２を除去し、配線溝ＷＴ１からプラグＰＬ１の側面を露出させることが好ましい。これにより、後の工程で形成される配線Ｗ１とプラグＰＬ１との的確な接続を確保することができる。
【０２０４】
本実施の形態３においても、図３５で示される工程によって絶縁膜ＳＯが後退しているため、プラグＰＬ１の上面は、絶縁膜ＳＯの上面よりも高い位置に形成されている。一方、配線溝ＷＴ１の最下面は絶縁膜ＩＬ２中に形成され、かつ、配線溝ＷＴ１の最下面はプラグＰＬ１の上面よりも低い位置に形成されている。そのため、プラグＰＬ１の上面の少なくとも一部とプラグＰＬ１の側面の一部とが配線溝ＷＴ１により露出されることになり、この後の工程で配線溝ＷＴ１に導電膜が埋め込まれたときに、この配線溝ＷＴ１に埋め込まれる導電膜とプラグＰＬ１とを確実に接続することが可能となる。
【０２０５】
配線溝ＷＴ１を形成するには、上記実施の形態１で述べたように、フォトリソグラフィ技術により形成したフォトレジストパターン（パターニングされたフォトレジスト膜）をマスク（エッチングマスク）として用いて、層間絶縁膜ＷＩＬ１をドライエッチングすればよいが、本実施の形態３においては、層間絶縁膜ＷＩＬ１を絶縁膜ＩＬ２一層で形成し、かつ、配線溝ＷＴ１の下面が絶縁膜ＩＬ２中に形成されているため、ドライエッチングの終点を検出するための膜がない。従って、本実施の形態３においては、配線溝ＷＴ１を形成するためのエッチングは、絶縁膜ＩＬ２のエッチング時間を制御することにより行われる。配線溝ＷＴ１を形成するためのエッチングとして、エッチング時間を制御したエッチング（絶縁膜ＩＬ２のエッチング）を行うことにより、終点を検出するための膜やエッチングストッパ用の膜が形成されていなくても、所望の深さの配線溝ＷＴ１を形成することが可能となる。但し、本実施の形態３では、エッチング時間を制御することにより、配線溝ＷＴ１全体をエッチングする必要があるため、配線溝ＷＴ１の加工精度向上の面では、上記実施の形態１，２のように終点検出を行う場合の方が有利である。
【０２０６】
また、本実施の形態３においては、配線溝ＷＴ１全体が絶縁膜ＩＬ２中に形成され、絶縁膜ＳＯ中には配線溝ＷＴ１が形成されないように、配線溝ＷＴ１形成のためのエッチングを行うため、配線溝ＷＴ１の最下面は、少なくともゲート電極Ｇ１の上面から絶縁膜ＳＯの上面までの距離の分、ゲート電極Ｇ１から離れた位置に形成されることになる。
【０２０７】
次に、上記実施の形態１と同様に、配線溝ＷＴ１の内壁（側面および底部）上を含む絶縁膜ＩＬ２上にバリア導電体膜ＷＢＭを形成し、バリア導電体膜ＷＢＭ上に導電体膜ＣＵＦを、配線溝ＷＴ１内を埋める（満たす）ように形成してから、配線溝ＷＴ１の外部に形成されている不要な導電体膜ＣＵＦおよびバリア導電体膜ＷＢＭをＣＭＰ法を用いて研磨して除去することで、上記図３４に示されるように、配線Ｗ１を形成する。配線Ｗ１は、配線溝ＷＴ１内に埋め込まれて残存する導電体膜ＣＵＦおよびバリア導電体膜ＷＢＭにより形成される。配線Ｗ１の深さは、配線溝ＷＴ１と同様の深さとなり、例えば９０ｎｍである。また、配線Ｗ１の最下面の位置も、図３７に形成される配線溝ＷＴ１の最下面と同様の位置となる。配線溝ＷＴ１が絶縁膜ＩＬ２中に形成され、配線溝ＷＴ１の最下面も絶縁膜ＩＬ２中に形成されているので、配線溝ＷＴ１にバリア導電体膜ＷＢＭおよび導電体膜ＣＵＦを埋め込んで形成された配線Ｗ１の最下面も、絶縁膜ＩＬ２中に形成される。また、プラグＰＬ１の上面が絶縁膜ＳＯの上面よりも高い位置に形成され、更に、配線Ｗ１の最下面がプラグＰＬ１の上面よりも低い位置に形成されているため、プラグＰＬ１の上面の少なくとも一部および側面の一部は、それぞれ配線Ｗ１に覆われた状態となる。これにより、プラグＰＬ１と配線Ｗ１との接続が確保され、プラグＰＬ１と配線Ｗ１との接続の信頼性を向上させることができる。
【０２０８】
更に、本実施の形態３においては、上記実施の形態１，２とは異なり、配線Ｗ１が形成されている層間絶縁膜ＷＩＬ１が絶縁膜ＩＬ２一層で形成されているため、配線Ｗ１全体が低誘電率膜（絶縁膜ＩＬ２）中に形成されることになる。従って、配線Ｗ１が低誘電率膜中以外にも形成され得る上記実施の形態１，２よりも、配線間容量を更に低減することが可能である。
【０２０９】
また、本実施の形態３においては、プラグＰＬ１の上面を絶縁膜ＳＯの上面よりも高くなるように形成することで、配線Ｗ１全体を絶縁膜ＩＬ２中に形成しても、配線Ｗ１とプラグＰＬ１とが半導体基板１Ｓに対して垂直方向に重なる長さＬ１を、例えば３０ｎｍ確保している。すなわち、配線Ｗ１を絶縁膜ＳＯ中に掘り込まれない状態で形成しても、配線Ｗ１とプラグＰＬ１とが半導体基板１Ｓに対して垂直方向に重なる長さＬ１を確保している。そのため、配線構造を微細化した場合においても、上記比較例の製造工程の場合のように絶縁膜ＳＯ中に配線Ｗ１０１が形成された状態とはならないため、配線Ｗ１が絶縁膜ＳＯ中に形成されることによる配線Ｗ１間の配線容量の増大を回避することが可能となる。
【０２１０】
また、上述のように、配線溝ＷＴ１の最下面が所定距離（一定距離）以上ゲート電極Ｇ１から離れて形成されることにより、配線Ｗ１とゲート電極Ｇ１との間の距離が近づくことが回避され、配線Ｗ１とゲート電極Ｇ１との信頼性が低下することを回避することができる。本実施の形態３においては、絶縁膜ＩＬ２を低誘電率膜で形成する場合として説明しているが、配線Ｗ１とゲート電極Ｇ１との信頼性の低下を回避するという効果に関して言えば、絶縁膜ＩＬ２は、必ずしも低誘電率膜で形成する必要はない。その場合、絶縁膜ＩＬ２を絶縁膜として例えば酸化シリコン膜で形成することができる。
【０２１１】
本実施の形態３においては、上記実施の形態１，２と同様に、プラグＰＬ１の上面を絶縁膜ＳＯの上面に対して少しでも高くなるように形成すれば、上述の効果を得ることができるが、ここで、プラグＰＬ１と配線Ｗ１を形成する場合のより好ましい条件について説明する。
【０２１２】
図３８は、図３４におけるプラグＰＬ１と配線Ｗ１とが接続している領域の周辺を拡大した要部拡大断面図（部分拡大断面図）である。以下、図３８を用いて、プラグＰＬ１と配線Ｗ１との形成に関するより好ましい条件を説明する。
【０２１３】
図３８に示されるように、配線Ｗ１の最下面からプラグＰＬ１の上面までの距離を、長さＬ８とする。一方、絶縁膜ＳＯの上面から配線Ｗ１の最下面までの距離を、長さＬ９とする。ここで、本実施の形態３の場合は、長さＬ８が上記長さＬ１になる（すなわちＬ８＝Ｌ１）。なお、理解を簡単にするために、図３８において、絶縁膜ＳＯの上面に符号ＳＯＳＦを付して絶縁膜ＳＯの上面ＳＯＳＦとして示し、プラグＰＬ１の上面に符号ＰＬＳＦを付してプラグＰＬ１の上面ＰＬＳＦとして示し、配線Ｗ１の最下面に符号Ｗ１ＳＦを付して配線Ｗ１の最下面Ｗ１ＳＦとして示してある。
【０２１４】
このとき、長さＬ８と長さＬ９との間に、Ｌ８＞Ｌ９という関係が成り立つようにすることが望ましい（すなわち長さＬ８が長さＬ９よりも大きいことが望ましい）。Ｌ８＞Ｌ９という関係が成り立つようにプラグＰＬ１と配線Ｗ１を形成することで、上記図３５に示される絶縁膜ＳＯを後退させる工程で、絶縁膜ＳＯの後退量を大きくせずに、かつ、その後の工程で、プラグＰＬＩ１と配線Ｗ１との半導体基板１Ｓに対して垂直方向の接続を確保した状態で、配線Ｗ１全体を低誘電率膜である絶縁膜ＩＬ２中に形成することが可能となる。図３５に示される工程において、絶縁膜ＳＯを後退させる距離が大きくなりすぎると、その分、絶縁膜ＳＯのエッチングあるいは研磨の制御性や再現性が劣ることになるため、好ましくない。従って、後退させる距離はできるだけ小さく抑えることが好ましく、それゆえ、上記条件（Ｌ８＞Ｌ９という関係）を適用することが好ましい。特に、長さＬ９をできるだけ小さくなるようにすることで、図３５に示される工程における絶縁膜ＳＯの上面の後退量が小さくなるため、絶縁膜ＳＯを後退させる工程の制御性や再現性を低下させることなく、半導体装置の特性を安定化させることが可能となる。また、上記実施の形態１，２とは異なり、本実施の形態３においては、配線Ｗ１全体が低誘電率膜である絶縁膜ＩＬ２中に形成されるため、配線間容量をより効果的に低減することが可能となる。本実施の形態３においては、例えばＬ８＝３０ｎｍ、Ｌ９＝５ｎｍとすることにより、上記条件（Ｌ８＞Ｌ９の関係）を満たしている。
【０２１５】
その後（配線Ｗ１の形成後）の工程は、上記実施の形態１と同様であり、第２層配線が形成されるが、ここではその図示および説明は省略する。
【０２１６】
本実施の形態３においても、上記実施の形態１，２と同様に、プラグＰＬ１の上面の径（直径）と配線の下面の幅が同程度に形成される場合に基づいて説明をしたが、そのような場合に限定されるわけではなく、プラグＰＬ１の径（直径）が配線Ｗ１の下面の幅より大きい場合や、プラグＰＬ１の径（直径）が配線の下面の幅よりも小さい場合にも有効に適用できる。
【０２１７】
本実施の形態３によると、プラグＰＬ１を形成する研磨が終わった後、プラグＰＬ１の上面が絶縁膜ＳＯの上面よりも高くなるように、絶縁膜ＳＯの上面（表面）を後退させる。絶縁膜ＳＯの上面（表面）を後退させることにより、その後に形成する配線Ｗ１を絶縁膜ＳＯ中に掘り込んだ状態で形成しなくても、プラグＰＬ１と配線Ｗ１との半導体基板１Ｓに対して垂直方向の接続を確保できる。更に、配線Ｗ１を絶縁膜ＳＯ中に掘り込まないように形成することにより、低誘電率膜である絶縁膜ＩＬ２中に形成される配線Ｗ１の表面積が大きくなるため、配線構造を微細化した場合においても配線間容量の増大を回避することが可能となる。更に、層間絶縁膜ＷＩＬ１を絶縁膜ＩＬ２一層で形成することにより、低誘電率膜である絶縁膜ＩＬ２中に配線Ｗ１全体が形成されるため、配線間容量をより効果的に低減することが可能となる。
【０２１８】
（実施の形態４）
上記実施の形態３では、層間絶縁膜ＷＩＬの一部として絶縁膜ＩＬ１を形成せずに、層間絶縁膜ＷＩＬ１を絶縁膜ＩＬ２一層で形成し、配線Ｗ１全体が絶縁膜ＩＬ２中に形成されていた。本実施の形態４では、層間絶縁膜ＷＩＬ１を絶縁膜ＩＬ２一層で形成することは上記実施の形態３と同様であるが、配線Ｗ１は、絶縁膜ＩＬ２中だけでなく層間絶縁膜ＳＯ中にも形成される。すなわち、配線Ｗ１の最下面は、絶縁膜ＳＯ中に形成される。
【０２１９】
図３９は、本実施の形態４における半導体装置の要部断面図であり、上記実施の形態１の上記図２に示される断面Ａ（Ａ−Ａ線の断面）に相当する断面が示されている。
【０２２０】
図３９に示されるように、本実施の形態４における半導体装置は、上記実施の形態１〜３の半導体装置と同様に、プラグＰＬ１の上面が絶縁膜ＳＯの上面即ち層間絶縁膜ＰＩＬの上面よりも高くなるように形成されている。また、本実施の形態４における半導体装置は、上記実施の形態３と同様に、絶縁膜ＩＬ１は形成されず、層間絶縁膜ＷＩＬ１は絶縁膜ＩＬ２一層で形成されている。また、本実施の形態４における半導体装置は、上記実施の形態１と同様に、配線Ｗ１は、層間絶縁膜ＷＩＬ１中だけでなく、絶縁膜ＳＯ中即ち層間絶縁膜ＰＩＬ中にも形成される。すなわち、配線Ｗ１の最下面は、絶縁膜ＳＯ中即ち層間絶縁膜ＰＩＬ中に形成される。
【０２２１】
本実施の形態４では、プラグＰＬ１が絶縁膜ＳＯの上面即ち層間絶縁膜ＰＩＬの上面に対して突き出した状態で形成されることにより、配線Ｗ１が絶縁膜ＳＯ中即ち層間絶縁膜ＰＩＬ中に掘り込まれる量を低減しても、プラグＰＬ１と配線Ｗ１との接続を確保することが可能となる。また、配線溝ＷＴ１が絶縁膜ＳＯ中即ち層間絶縁膜ＰＩＬ中に掘り込まれる量が低減されることにより、低誘電率膜である絶縁膜ＩＬ２中に形成される配線Ｗ１の表面積が大きくなる。従って、例えば配線Ｗ１間の配線間容量を低減することが可能となる。本実施の形態４においては、層間絶縁膜ＷＩＬ１を低誘電率膜である絶縁膜ＩＬ２一層で形成しているため、上記実施の形態１よりも配線間容量を更に低減する効果が期待できる。
【０２２２】
以下に、本実施の形態４における半導体装置の製造方法について図面を参照しながら説明する。図４０〜図４２は、本実施の形態４の半導体装置の製造工程中の要部断面図であり、上記断面Ａに相当する断面が示されている。
【０２２３】
上記実施の形態１の上記図４〜図８に示される工程は、本実施の形態４においても同様に行われる。
【０２２４】
なお、本実施の形態４においても、以下の工程において、絶縁膜ＳＯの上面というときは、層間絶縁膜ＰＩＬの上面と同義であり、また、絶縁膜ＳＯ中というときは、層間絶縁膜ＰＩＬ中と同義である。
【０２２５】
上記実施の形態１の上記図８に示された工程の後、本実施の形態４においては、図４０に示されるように、絶縁膜ＳＯの上面を後退させる。絶縁膜ＳＯの上面の後退量は、例えば２５ｎｍである。絶縁膜ＳＯを後退させる方法は、上記実施の形態１で説明したように、ドライエッチング、ウェットエッチング、あるいは、絶縁膜ＳＯに対して選択比の高い研磨液を用いたＣＭＰ法により行うことができる。絶縁膜ＳＯを後退させた後は、図４０に示されるように、絶縁膜ＳＯの上面が、プラグＰＬ１の上面よりも低くなる。すなわち、プラグＰＬ１が絶縁膜ＳＯの上面に対して突き出すように、絶縁膜ＳＯの上面（表面）が後退している。
【０２２６】
次に、シングルダマシン法により第１層配線を形成する。以下に、第１層配線の形成法を説明する。
【０２２７】
まず、図４１に示されるように、層間絶縁膜ＰＩＬ（絶縁膜ＳＯ）上およびプラグＰＬ１上に絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２は、層間絶縁膜ＰＩＬ（絶縁膜ＳＯ）の上面から突出した部分のプラグＰＬ１を覆うように、層間絶縁膜ＰＩＬ（絶縁膜ＳＯ）上に形成される。絶縁膜ＩＬ２は、配線間容量を低減するために、低誘電率膜として例えばＳｉＯＣ膜により形成される。絶縁膜ＩＬ２の膜厚は、例えば８５ｎｍである。
【０２２８】
本実施の形態４においては、上記実施の形態３と同様に、ＳｉＯＣ膜を形成する際に異常放電の虞がない場合、絶縁膜ＩＬ２をＳｉＯＣ膜以外の低誘電率膜として形成するなどして異常放電を防止する必要のない場合、あるいは、エッチングストッパとしても絶縁膜ＩＬ１を形成する必要のない場合を想定している。従って、本実施の形態４においても、絶縁膜ＩＬ２の形成前に上記絶縁膜ＩＬ１は形成せず、層間絶縁膜ＷＩＬ１は絶縁膜ＩＬ２一層で構成され、以下の工程において、絶縁膜ＩＬ２というときは層間絶縁膜ＷＩＬ１のことである。
【０２２９】
次に、図４２に示されるように、絶縁膜ＩＬ２に配線溝ＷＴ１を形成する。配線溝ＷＴ１によって、プラグＰＬ１の上面（上部）の少なくとも一部と側面の一部とが露出される。配線溝ＷＴ１の深さは、例えば９０ｎｍである。配線溝ＷＴ１の最下面は絶縁膜ＳＯ中に形成されている。すなわち、配線溝ＷＴ１は、絶縁膜ＩＬ２中および絶縁膜ＳＯ中に形成されている。配線溝ＷＴ１の最下面は、プラグＰＬ１の上面よりも低い位置で、かつ、絶縁膜ＳＯの上面から例えば５ｎｍ低い位置に位置している。本実施の形態５では、配線溝ＷＴ１の最下面は絶縁膜ＳＯ中に形成されているため、配線溝ＷＴ１の最下面は、絶縁膜ＳＯの露出面で構成されることになり、後でこの配線溝ＷＴ１に埋め込まれる配線Ｗ１の最下面は、絶縁膜ＳＯのこの露出面に接することになる。なお、図４２は、上記実施の形態１における上記図１９と同様に、プラグＰＬ１に対して断面Ａと平行な方向にずれた位置に、配線溝ＷＴ１が形成される場合を示している。
【０２３０】
配線溝ＷＴ１を形成するには、上記実施の形態１で述べたように、フォトリソグラフィ技術により成したフォトレジストパターン（パターニングされたフォトレジスト膜）をマスク（エッチングマスク）として用いて、絶縁膜ＩＬ２をドライエッチングすればよい。このエッチング工程においては、例えばスクライブ領域で、絶縁膜ＩＬ２のエッチングが絶縁膜ＳＯの表面に達した時点（すなわち絶縁膜ＳＯの表面の一部が露出した時点）で、絶縁膜ＩＬ２のエッチングの終点検出を行う。本実施の形態４においては、絶縁膜ＩＬ２は低誘電率膜としてＳｉＯＣ膜で形成され、絶縁膜ＳＯは絶縁膜として酸化シリコン膜で形成されており、絶縁膜ＩＬ２と絶縁膜ＳＯとは異なる材料（絶縁材料）で形成されているので、絶縁膜ＩＬ２と絶縁膜ＳＯとの境界において、エッチングの終点検出が可能である。終点検出がされた後も、上記実施の形態１と同様に、所定時間（一定時間）のエッチング（絶縁膜ＳＯのエッチング）を行って配線溝ＷＴ１を完成する。最終的に、配線溝ＷＴ１によってプラグＰＬ１の上面（上部）の少なくとも一部および側面の一部が露出される。
【０２３１】
従って、配線溝ＷＴ１形成工程は、絶縁膜ＩＬ２をエッチングする第１ステップと、該第１ステップにおけるエッチングが絶縁膜ＳＯの上面に達したときに絶縁膜ＩＬ２のエッチングの終点を検出する第２ステップと、該第２ステップの後、絶縁膜ＳＯをエッチングする第３ステップとを含むものとなる。
【０２３２】
このように、配線溝ＷＴ１を形成するためのドライエッチングを行う過程において、終点検出によりドライエッチング工程を二段階（第１ステップおよび第３ステップ）に分けて配線溝ＷＴ１を形成することにより、エッチングが過度に行われて配線溝ＷＴ１の最下面がｎチャネル型ＭＩＳＦＥＴＱ１のゲート電極Ｇ１に近い位置に形成されてしまうことを回避することができる。また、エッチングの加工精度を向上することができる。
【０２３３】
また、このドライエッチング後（すなわち配線溝ＷＴ１を形成するためのドライエッチング工程後）において、配線溝ＷＴ１から露出すべきプラグＰＬ１の側面に絶縁膜ＩＬ２または絶縁膜ＳＯが残る場合は、このドライエッチング後に更にウェットエッチングなどを行うことにより、プラグＰＬ１の側面に残った絶縁膜ＩＬ２や絶縁膜ＳＯを除去し、配線溝ＷＴ１からプラグＰＬ１の側面を露出させることが好ましい。これにより、後の工程で形成される配線Ｗ１とプラグＰＬ１との的確な接続を確保することができる。
【０２３４】
本実施の形態４においても、図４０で示される工程によって絶縁膜ＳＯが後退しているため、プラグＰＬ１の上面は、絶縁膜ＳＯの上面よりも高い位置に形成されている。一方、配線溝ＷＴ１の最下面は絶縁膜ＳＯ中に形成され、かつ、配線溝ＷＴ１の最下面はプラグＰＬ１の上面よりも低い位置に形成されている。そのため、プラグＰＬ１の上面の少なくとも一部とプラグＰＬ１の側面の一部とが配線溝ＷＴ１により露出されることになり、この後の工程で配線溝ＷＴ１に導電膜が埋め込まれたときに、この配線溝ＷＴ１に埋め込まれる導電膜とプラグＰＬ１とが確実に接続することが可能となる。
【０２３５】
次に、上記実施の形態１と同様に、配線溝ＷＴ１の内壁（側面および底部）上を含む絶縁膜ＩＬ２上にバリア導電体膜ＷＢＭを形成し、バリア導電体膜ＷＢＭ上に導電体膜ＣＵＦを、配線溝ＷＴ１内を埋める（満たす）ように形成してから、配線溝ＷＴ１の外部に形成されている不要な導電体膜ＣＵＦおよびバリア導電体膜ＷＢＭをＣＭＰ法を用いて研磨して除去することで、上記図３９に示されるように、配線Ｗ１を形成する。配線Ｗ１は、配線溝ＷＴ１内に埋め込まれて残存する導電体膜ＣＵＦおよびバリア導電体膜ＷＢＭにより形成される。配線Ｗ１の深さは、配線溝ＷＴ１と同様の深さとなり、例えば９０ｎｍである。また、配線Ｗ１の最下面の位置も、図４２に示される配線溝ＷＴ１の最下面と同様の位置となる。
【０２３６】
配線溝ＷＴ１が絶縁膜ＩＬ２中および絶縁膜ＳＯ中に形成されている、即ち、配線溝ＷＴ１の最下面が絶縁膜ＳＯ中に形成されているので、配線溝ＷＴ１にバリア導電体膜ＷＢＭおよび導電体膜ＣＵＦを埋め込んで形成された配線Ｗ１も、絶縁膜ＩＬ２中および絶縁膜ＳＯ中に形成され、配線Ｗ１の最下面は、絶縁膜ＳＯ中に形成される。また、上記図３９に示されるように、プラグＰＬ１の上面が絶縁膜ＳＯの上面よりも高い位置に形成され、更に、配線Ｗ１の最下面がプラグＰＬ１の上面よりも低い位置に形成されているため、プラグＰＬ１の上面の少なくとも一部および側面の一部は、それぞれ配線Ｗ１に覆われた状態で形成となる。これにより、プラグＰＬ１と配線Ｗ１との接続が確保され、プラグＰＬ１と配線Ｗ１との接続の信頼性を向上させることができる。
【０２３７】
更に、本実施の形態４においては、上記実施の形態１と同様に、配線Ｗ１が絶縁膜ＳＯ中にまで形成されているが、上記実施の形態１とは異なり、層間絶縁膜ＷＩＬ１が絶縁膜ＩＬ２一層で形成されている。このため、層間絶縁膜ＷＩＬ１が絶縁膜ＩＬ１と絶縁膜ＩＬ２との２層で形成される場合よりも、本実施の形態４の方が、配線Ｗ１のうち低誘電率膜である絶縁膜ＩＬ２中に形成される部分の割合が大きくなる。従って、本実施の形態４の方が、上記実施の形態１よりも、配線容量を効果的に低減することが可能である。
【０２３８】
一方、上記実施の形態３では、配線Ｗ１は全体が低誘電率膜である絶縁膜ＩＬ２中に形成されているため、本実施の形態４よりも更に効果的に配線間容量を低減することが可能である。しかしながら、上記実施の形態３では、配線Ｗ１全体を絶縁膜ＩＬ２中に形成するために、プラグＰＬ１と配線Ｗ１との半導体基板１Ｓに対して垂直方向の接続を確保する必要性を考慮すると、本実施の形態４よりも上記図３５の工程での絶縁膜ＳＯの後退量を大きくする必要がある。それに対して、本実施の形態４のような構造であれば、配線Ｗ１の一部が絶縁膜ＳＯ中にまで形成されることで、プラグＰＬ１と配線Ｗ１との半導体基板１Ｓに対して垂直方向の接続を確保しているため、図４２の工程における絶縁膜ＳＯの後退量を、上記実施の形態３よりも小さくすることができる。従って、本実施の形態４では、絶縁膜ＳＯを後退させる工程（図４２の工程）における制御性や再現性が高くなり、半導体素子の特性を安定化させることが可能となる。
【０２３９】
また、本実施の形態４においては、プラグＰＬ１の上面を絶縁膜ＳＯの上面よりも高くなるように形成することで、上記比較例の製造工程の場合に比べて、配線Ｗ１を絶縁膜ＳＯ中に深く掘り込まなくとも、配線Ｗ１とプラグＰＬ１とが半導体基板１Ｓに対して垂直方向に重なる長さＬ１を確保できる。そのため、配線を微細化した場合においても、配線Ｗ１のうち絶縁膜ＳＯ中に形成される部分の割合が大きくなることによる配線Ｗ１間の配線容量の増大を回避することが可能となる。
【０２４０】
また、本実施の形態４においては、配線溝ＷＴ１の最下面がｎチャネル型ＭＩＳＦＥＴＱ１のゲート電極Ｇ１に近い位置に形成されることが回避されていることにより、配線Ｗ１とゲート電極Ｇ１との間の距離が近づくことが回避され、配線Ｗ１とゲート電極Ｇ１との信頼性が低下することを回避することができる。本実施の形態４においては、絶縁膜ＩＬ２を低誘電率膜で形成する場合として説明しているが、配線Ｗ１とゲート電極Ｇ１との信頼性の低下を回避するという効果に関して言えば、絶縁膜ＩＬ２は、必ずしも低誘電率膜で形成する必要はない。その場合、絶縁膜ＩＬ２を絶縁膜としてたとえば酸化シリコン膜で形成することができる。
【０２４１】
本実施の形態４においては、上記実施の形態１〜３と同様に、プラグＰＬ１の上面を絶縁膜ＳＯの上面に対して少しでも高くなるように形成すれば、上述の効果を得ることができるが、ここで、プラグＰＬ１と配線Ｗ１を形成する場合のより好ましい条件について説明する。
【０２４２】
図４３は、図３９におけるプラグＰＬ１と配線Ｗ１とが接続している領域の周辺を拡大した要部拡大断面図（部分拡大断面図）である。以下、図４３を用いて、プラグＰＬ１と配線Ｗ１との形成に関するより好ましい条件を説明する。
【０２４３】
図４３に示されるように、絶縁膜ＳＯの上面からプラグＰＬ１の上面までの距離を、長さＬ１０とする。一方、配線Ｗ１の最下面から絶縁膜ＳＯの上面までの距離を、長さＬ１１とする。ここで、本実施の形態４では、長さＬ１０と長さＬ１１とを足したものが、上記長さＬ１になる（すなわちＬ１＝Ｌ１０＋Ｌ１１）。なお、理解を簡単にするために、図４３において、絶縁膜ＳＯの上面に符号ＳＯＳＦを付して絶縁膜ＳＯの上面ＳＯＳＦとして示し、プラグＰＬ１の上面に符号ＰＬＳＦを付してプラグＰＬ１の上面ＰＬＳＦとして示し、配線Ｗ１の最下面に符号Ｗ１ＳＦを付して配線Ｗ１の最下面Ｗ１ＳＦとして示してある。
【０２４４】
このとき、長さＬ１０と長さＬ１１との間に、Ｌ１０＞Ｌ１１という関係が成り立つようにすることが望ましい（すなわち長さＬ１０が長さＬ１１よりも大きいことが望ましい）。Ｌ１０＞Ｌ１１という関係が成り立つようにプラグＰＬ１と配線Ｗ１を形成することで、配線Ｗ１が絶縁膜ＳＯへ掘り込まれて形成される量（すなわち長さＬ１１に相当する量）が増大することを回避しつつ、プラグＰＬ１と配線Ｗ１との半導体基板１Ｓに対して垂直方向の接続を確保するこが可能となる。また、配線Ｗ１が絶縁膜ＳＯ中へ掘り込まれる量（すなわち長さＬ１１に相当する量）の増大を回避することで、配線Ｗ１のうち、低誘電率膜である絶縁膜ＩＬ２中に形成される部分の割合が大きくなる。言い換えれば、配線Ｗ１が絶縁膜ＳＯ中へ掘り込まれて形成される量（すなわち長さＬ１１に相当する量）の増大を回避することで、配線Ｗ１と低誘電率膜である絶縁膜ＩＬ２とが接触する面積を大きくすることが可能となる。従って、例えば、隣り合う配線Ｗ１間の配線間容量を低減することが可能となる。また、配線Ｗ１の最下面がｎチャネル型ＭＩＳＦＥＴＱ１のゲート電極Ｇ１に近い位置に形成されることが回避されていることにより、配線Ｗ１とゲート電極Ｇ１との信頼性が低下することを回避することができる。特に、長さＬ１１をできるだけ小さくすることで、配線Ｗ１が絶縁膜ＳＯ中に形成される量（すなわち長さＬ１１に相当する量）を減少させることができるため、配線間容量をより効果的に低減し、配線Ｗ１とゲート電極Ｇ１との信頼性低下を回避することが可能となる。本実施の形態４においては、例えばＬ１０＝２５ｎｍ、Ｌ１１＝５ｎｍとすることにより、上記条件（Ｌ１０＞Ｌ１１の関係）を満たしている。
【０２４５】
その後（配線Ｗ１の形成後）の工程は、上記実施の形態１と同様であり、第２層配線が形成されるが、ここではその図示および説明は省略する。
【０２４６】
本実施の形態４においても、上記実施の形態１〜３と同様に、プラグＰＬ１の上面の径（直径）と配線の下面の幅が同程度に形成される場合に基づいて説明をしたが、そのような場合に限定されるわけではなく、プラグＰＬ１の径（直径）が配線Ｗ１の下面の幅より大きい場合や、プラグＰＬ１の径（直径）が配線Ｗ１の下面の幅よりも小さい場合にも有効に適用できる。
【０２４７】
本実施の形態４によると、プラグＰＬ１を形成する研磨が終わった後、プラグＰＬ１の上面が絶縁膜ＳＯの上面よりも高くなるように、絶縁膜ＳＯの表面を後退させる。絶縁膜ＳＯの表面を後退させることにより、その後に形成する配線Ｗ１が絶縁膜ＳＯ中に掘り込まれる量を、上記比較例の製造工程の場合より低減しても、プラグＰＬ１と配線Ｗ１との半導体基板１Ｓに対して垂直方向の接続を確保できる。更に、配線Ｗ１が絶縁膜ＳＯ中に掘り込まれる量が低減されることにより、低誘電率膜である絶縁膜ＩＬ２中に形成される配線Ｗ１の表面積が大きくなるため、配線構造を微細化した場合においても、配線間容量の増大を回避することが可能となる。更に、層間絶縁膜ＷＩＬ１を絶縁膜ＩＬ２一層で形成することにより、低誘電率膜である絶縁膜ＩＬ２中に形成される配線Ｗ１の表面積が更に大きくなるため、配線間容量をより効果的に低減することが可能となる。
【０２４８】
（実施の形態５）
上記実施の形態１〜４では、層間絶縁膜ＰＩＬが絶縁膜ＳＮとその上の絶縁膜ＳＯとで構成され、絶縁膜ＳＯは、Ｏ３−ＴＥＯＳ膜、Ｐ−ＴＥＯＳ膜、あるいは、Ｏ３−ＴＥＯＳ膜とＰ−ＴＥＯＳ膜との積層膜のどの膜で形成してもよかった。一方、本実施の形態５においては、絶縁膜ＳＯは、Ｏ３−ＴＥＯＳ膜とその上のＰ−ＴＥＯＳ膜との積層膜として形成される。
【０２４９】
図４４は、本実施の形態５における半導体装置の要部断面図であり、上記実施の形態１の上記図２に示される断面Ａ（Ａ−Ａ線の断面）に相当する断面が示されている。
【０２５０】
図４４に示される本実施の形態の半導体装置では、層間絶縁膜ＰＩＬが絶縁膜ＳＮとその上の絶縁膜ＳＯとで構成され、この酸化シリコン膜ＳＯが、Ｏ３−ＴＥＯＳ膜ＯＴＳとＰ−ＴＥＯＳ膜ＰＴＳとの積層膜として形成されている。本実施の形態５における半導体装置は、酸化シリコン膜ＳＯをＯ３−ＴＥＯＳ膜ＯＴＳとＰ−ＴＥＯＳ膜ＰＴＳとの積層膜として形成する以外は、上記実施の形態１における半導体装置と同様の構成になっているため、ここではその繰り返しの説明は省略する。
【０２５１】
以下に、本実施の形態５における半導体装置の製造方法について図面を参照しながら説明する。図４５〜図４９は、本実施の形態５の半導体装置の製造工程中の要部断面図であり、上記断面Ａに相当する断面が示されている。
【０２５２】
上記実施の形態１の上記図４に示される工程までは、本実施の形態５においても同様に行われる。
【０２５３】
上記実施の形態１の上記図４に示された工程の後、本実施の形態５においては、図４５に示されるように、ｎチャネル型ＭＩＳＦＥＴＱ１を形成した半導体基板１Ｓ上に絶縁膜ＳＮを形成する。すなわち、ゲート電極Ｇ１およびサイドウォールＳＷ１を覆うように、金属シリサイド層ＮＳＦ１上を含む半導体基板１Ｓ上に絶縁膜ＳＮを形成する。絶縁膜ＳＮは、上記実施の形態１と同様に、絶縁膜として窒化シリコン膜により形成する。
【０２５４】
それから、本実施の形態５においては、絶縁膜ＳＮ上に、Ｏ３−ＴＥＯＳ膜ＯＴＳを形成する。Ｏ３−ＴＥＯＳ膜ＯＴＳを形成するのは、Ｏ３−ＴＥＯＳ膜は、優れた流動性を示すため、半導体基板１Ｓ上に形成されたｎチャネル型ＭＩＳＦＥＴＱ１などの半導体素子の間（例えば隣り合うゲート電極の間）を埋め込む膜として好ましいからである。しかしながら、Ｏ３−ＴＥＯＳ膜は、成長速度が遅く、また、機械的強度が弱い。このため、本実施の形態５においては、Ｏ３−ＴＥＯＳ膜ＯＴＳにより半導体素子間（例えば隣り合うゲート電極の間）の埋め込みを行った後、Ｏ３−ＴＥＯＳ膜ＯＴＳ上に、Ｏ３−ＴＥＯＳ膜ＯＴＳよりも機械的強度が強く吸湿性が低いＰ−ＴＥＯＳ膜ＰＴＳを形成する。Ｐ−ＴＥＯＳ膜ＰＴＳは、Ｏ３−ＴＥＯＳ膜ＯＴＳと比較して流動性が低く、下地膜であるＯ３−ＴＥＯＳ膜ＯＴＳの形状に沿ってほぼ均一な厚さで形成される。従って、図４５に示されるように、Ｐ−ＴＥＯＳ膜ＰＴＳを形成すると、ｎチャネル型ＭＩＳＦＥＴＱ１などの半導体素子の上部に形成されたＰ−ＴＥＯＳ膜ＰＴＳが盛り上がった状態となる。本実施の形態５においては、例えば、Ｏ３−ＴＥＯＳ膜ＯＴＳを堆積する膜厚は４５ｎｍであり、Ｐ−ＴＥＯＳ膜ＰＴＳ堆積する膜厚は１００ｎｍである。
【０２５５】
次に、図４６に示されるように、ＣＭＰ法を用いて、Ｐ−ＴＥＯＳ膜ＰＴＳの表面（上面）を研磨し平坦化する。この研磨においては、研磨が終わった段階でｎチャネル型ＭＩＳＦＥＴＱ１などの半導体素子の上部に一定の膜厚のＰ−ＴＥＯＳ膜ＰＴＳが残る状態にしておく必要がある。これは、次の理由のためである。すなわち、Ｏ３−ＴＥＯＳ膜は、埋め込み性は良いが、Ｐ−ＴＥＯＳ膜に比べて吸湿性が高く（水分を吸収しやすく）、成膜した段階で水分含有量が高くなり、絶縁性に優れない傾向がある。つまり、Ｏ３−ＴＥＯＳ膜ＯＴＳはＰ−ＴＥＯＳ膜ＰＴＳよりも吸湿性が高い絶縁膜と言え、Ｐ−ＴＥＯＳ膜ＰＴＳはＯ３−ＴＥＯＳ膜ＯＴＳよりも吸湿性が低い絶縁膜と言える。このため、ｎチャネル型ＭＩＳＦＥＴＱ１上に形成されたＰ−ＴＥＯＳ膜ＰＴＳが薄くなり過ぎるか、あるいは全て研磨されると、第１層配線の層間絶縁膜（層間絶縁膜ＷＩＬ１）中に配線Ｗ１（第１層配線）を形成したときに、配線Ｗ１とＯ３−ＴＥＯＳ膜ＯＴＳとの間の距離が近くなるか、あるいは、配線Ｗ１とＯ３−ＴＥＯＳ膜ＯＴＳとが接触することにより、Ｏ３−ＴＥＯＳ膜ＯＴＳに対しての配線Ｗ１の信頼性が低下する虞がある。従って、本工程（Ｐ−ＴＥＯＳ膜ＰＴＳの研磨工程）においては、研磨後においてもｎチャネル型ＭＩＳＦＥＴＱ１などの半導体素子上に所望の膜厚のＰ−ＴＥＯＳ膜ＰＴＳが残るように、Ｐ−ＴＥＯＳ膜ＰＴＳを堆積する膜厚及びその後のＰ−ＴＥＯＳ膜ＰＴＳの研磨量を設定しておく必要がある。
【０２５６】
層間絶縁膜ＰＩＬは、絶縁膜ＳＮとその上の絶縁膜ＳＯとにより形成されているが、本実施の形態５においては、絶縁膜ＳＯが、Ｏ３−ＴＥＯＳ膜ＯＴＳとその上に形成されたＰ−ＴＥＯＳ膜ＰＴＳとにより形成されている。従って、以下の工程において、Ｐ−ＴＥＯＳ膜ＰＴＳの上面というときは、絶縁膜ＳＯの上面あるいは層間絶縁膜ＰＩＬの上面と同義であり、また、Ｐ−ＴＥＯＳ膜ＰＴＳ中というときは、層間絶縁膜ＰＩＬ中あるいは絶縁膜ＳＯ中と同義である。
【０２５７】
次に、上記実施の形態１の上記図６で示された工程と同様にして、図４７に示されるように、フォトリソグラフィ技術により層間絶縁膜ＰＩＬ上に形成したフォトレジストパターン（パターニングしたフォトレジスト膜）をマスク（エッチングマスク）として用いて、層間絶縁膜ＰＩＬをドライエッチングすることにより、層間絶縁膜ＰＩＬにコンタクトホールＣＮＴ１を形成する。それから、上記実施の形態１の上記図７で示された工程と同様にして、図４７に示されるように、コンタクトホールＣＮＴ１の内壁（側面および底部）を含む層間絶縁膜ＰＩＬ上にバリア導電体膜ＰＢＭを形成する。続いて、バリア導電体膜ＰＢＭ上に、導電体膜ＴＦを形成する。バリア導電体膜ＰＢＭおよび導電体膜ＴＦにより、コンタクトホールＣＮＴ１が埋め込まれる。
【０２５８】
次に、上記実施の形態１の上記図８および図９で示された工程と同様にして、図４８に示されるように、コンタクトホールＣＮＴ１の外部に形成されている不要な導電体膜ＴＦおよびバリア導電体膜ＰＢＭを除去してプラグＰＬ１を形成した後、Ｐ−ＴＥＯＳ膜ＰＴＳの上面がプラグＰＬ１の上面よりも低くなるように、Ｐ−ＴＥＯＳ膜ＰＴＳの上面を後退させる。すなわち、プラグＰＬ１の上面がＰ−ＴＥＯＳ膜ＰＴＳの上面に対して突き出すように、Ｐ−ＴＥＯＳ膜ＰＴＳの上面を後退させる。上記実施の形態１と同様に、本実施の形態５においても、Ｐ−ＴＥＯＳ膜ＰＴＳ（層間絶縁膜ＰＩＬ）の上面を後退させる方法は、Ｐ−ＴＥＯＳ膜ＰＴＳの上面をプラグＰＬ１に対して選択的に後退させることができればよく、ドライエッチング、ウェットエッチング、あるいは、ＣＭＰ法による研磨でもよい。本工程（Ｐ−ＴＥＯＳ膜ＰＴＳの上面を後退させる工程）においても、Ｐ−ＴＥＯＳ膜ＰＴＳの上面を後退させたときに、ｎチャネル型ＭＩＳＦＥＴＱ１などの半導体素子上に所望の膜厚のＰ−ＴＥＯＳ膜ＰＴＳが残るようにしておく必要がある。これは、Ｏ３−ＴＥＯＳ膜ＯＴＳによって配線Ｗ１の信頼性が低下するのを回避するためである。
【０２５９】
次に、図４９に示されるように、上記実施の形態１の上記図１０で示された工程と同様にして、第１層配線の層間絶縁膜ＷＩＬ１として、絶縁膜ＩＬ１および絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２は低誘電率膜として形成する。本実施の形態５では、絶縁膜ＩＬ１を形成しているが、上記実施の形態３,４のように、絶縁膜ＩＬ１を形成する必要がなければ、層間絶縁膜ＷＩＬ１を低誘電率膜である絶縁膜ＩＬ２一層で形成することも可能である。
【０２６０】
次に、上記実施の形態１の図１９、図２０および図２１（ａ）で示された工程と同様にして、上記図４４に示されるように、層間絶縁膜ＷＩＬ１中に配線溝ＷＴ１を形成し、配線溝ＷＴ１内部を埋め込むようにバリア導電体膜ＷＢＭ及び導電体膜ＣＵＦを形成し、ＣＭＰ法を用いて不要なバリア導電体膜ＷＢＭ及び導電体膜ＣＵＦを除去することで、配線Ｗ１を形成する。
【０２６１】
図４８に示される工程において、プラグＰＬ１の上面がＰ−ＴＥＯＳ膜ＰＴＳの上面よりも高くなるようにＰ−ＴＥＯＳ膜ＰＴＳの上面を後退させているため、プラグＰＬ１と配線Ｗ１とが半導体基板１Ｓに対して垂直方向に長さＬ１分の接続が確保されるように配線Ｗ１を形成しても、上記比較例の製造工程の場合よりも、配線Ｗ１を絶縁膜ＳＯ中に掘り込む量を低減できる。従って、配線Ｗ１とＯ３−ＴＥＯＳ膜ＯＴＳとの間の距離が近付かない状態で配線Ｗ１を形成することができるため、Ｏ３−ＴＥＯＳ膜ＯＴＳによって配線Ｗ１の信頼性が低下することを回避することができる。更に、本実施の形態５において、配線溝ＷＴ１を形成する際には、上記実施の形態１で述べたように、終点検出を用いたエッチングを行っているため、Ｐ−ＴＥＯＳ膜ＰＴＳのエッチング量が大きくなりすぎることで、配線溝ＷＴ１の最下面がｎチャネル型ＭＩＳＦＥＴＱ１のゲート電極Ｇ１に近い位置に形成されることを回避することが可能となる。その結果、配線Ｗ１がゲート電極Ｇ１に近い位置に形成されることを回避することが可能となり、ゲート電極Ｇ１と配線Ｗ１の信頼性が低下することを回避することができる。
【０２６２】
本実施の形態５は、上記実施の形態１で層間絶縁膜ＰＩＬを構成する絶縁膜ＳＯが、更にＯ３−ＴＥＯＳ膜ＯＴＳとその上に形成されるＰ−ＴＥＯＳ膜ＰＴＳとにより形成される場合について説明したものであるので、Ｏ３−ＴＥＯＳ膜ＯＴＳによる配線Ｗ１の信頼性低下を回避できることに加えて、上記実施の形態１で述べた効果と同様の効果も有する。
【０２６３】
また、本実施の形態５においては、絶縁膜ＩＬ２を低誘電率膜で形成する場合として説明しているが、配線Ｗ１とゲート電極Ｇ１との信頼性の低下を回避する、あるいは、配線Ｗ１とＯ３−ＴＥＯＳ膜ＯＴＳとの信頼性の低下を回避するという効果を奏することに関して言えば、絶縁膜ＩＬ２は、必ずしも低誘電率膜で形成する必要はない。その場合、絶縁膜ＩＬ２を絶縁膜として例えば酸化シリコン膜で形成することができる。
【０２６４】
プラグＰＬ１と配線Ｗ１を形成する場合の好ましい条件についても、上記実施の形態１と同様の条件で形成することにより、上記実施の形態１と同様の効果を得ることに加えて、Ｏ３−ＴＥＯＳ膜ＯＴＳと配線Ｗ１の信頼性低下を回避することができる。
【０２６５】
その後（配線Ｗ１の形成後）の工程は、上記実施の形態１と同様であり、第２層配線が形成されるが、ここではその図示および説明は省略する。
【０２６６】
本実施の形態５では、上記実施の形態１の製造工程に沿って本実施の形態５における半導体装置を製造する場合について説明したが、上記実施の形態１の絶縁膜ＳＯをＯ３−ＴＥＯＳ膜ＯＴＳとＰ−ＴＥＯＳ膜との積層膜で形成した場合以外にも、上記実施の形態２〜４において、絶縁膜ＳＯをＯ３−ＴＥＯＳ膜ＯＴＳとＰ−ＴＥＯＳ膜との積層膜で形成した場合にも、本実施の形態５を適用することができる。上記実施の形態２〜４において、絶縁膜ＳＯをＯ３−ＴＥＯＳ膜ＯＴＳとその上のＰ−ＴＥＯＳ膜との積層膜で形成した場合には、上記実施の形態２〜４における上記の効果に加えて、Ｏ３−ＴＥＯＳ膜ＯＴＳによって配線Ｗ１の信頼性が低下することを回避できるという効果を有する。
【０２６７】
（実施の形態６）
上記実施の形態１〜５では、第一層配線（配線Ｗ１）の配線幅が一種類で形成されていた。一方、本実施の形態６においては、第一層配線（配線Ｗ１，Ｗ１ａ）の配線幅が二種類以上で形成される。ここで、配線幅とは、電流が流れる方向に垂直な方向で切断した場合の配線の幅（半導体基板１Ｓの主面に平行な方向の寸法）のことをいう。
【０２６８】
本実施の形態６について、上記実施の形態１に更に配線幅の異なる配線が形成される場合として以下で説明する。従って、上記実施の形態１では断面Ａのみを用いて説明したが、本実施の形態６においては、断面Ａに加えて、上記図２中に示されているＣ−Ｃ線に沿った断面図も用いて、本実施の形態６における半導体装置およびその製造方法を説明する。以下、上記図２中に示されているＣ−Ｃ線に沿った断面を断面Ｃと呼ぶ。
【０２６９】
図５０は、本実施の形態６における半導体装置の要部断面図であり、上記図３で示された上記実施の形態１の断面Ａ（Ａ−Ａ線の断面）に加えて、断面Ｃの断面図（Ｃ−Ｃ線の断面図）も示したものである。図５０において断面Ａの断面図（Ａ−Ａ線の断面）で示された半導体装置の構成は、上記実施の形態１の半導体装置の構成と同様の構成になっているため、説明を省略する。
【０２７０】
以下では、図５０において断面Ｃの断面図（Ｃ−Ｃ線の断面図）で示された半導体装置の構成を説明する。
【０２７１】
断面Ｃにおいては、図５０に示されるように、断面Ａに形成されたｎチャネル型ＭＩＳＦＥＴＱ１のゲート電極Ｇ１の端部が素子分離領域ＳＴＩ上に形成され、ゲート電極Ｇ１の上部には金属シリサイド層（金属シリサイド膜）ＮＳＦ１が形成されている。また、素子分離領域ＳＴＩに挟まれてｐ型半導体領域ＰＳ２が形成され、ｐ型半導体領域ＰＳ２の上部には金属シリサイド層ＮＳＦ１が形成されている。ｐ型半導体領域ＰＳ２は、ｐ型ウェルＰＷＬ１内に形成されているので、ｐ型ウェルＰＷＬ１とｐ型半導体領域ＰＳ２とは電気的に接続されている。ｐ型半導体領域ＰＳ２の上部に形成された金属シリサイド層ＮＳＦ１の上部にはプラグＰＬ１ａ（およびコンタクトホールＰＬ１ａ）が配置されており、このプラグＰＬ１ａの底部は、ｐ型半導体領域ＰＳ２の上部に形成された金属シリサイド層ＮＳＦ１に接続されている。このプラグＰＬ１ａを介してｐ型半導体領域ＰＳ２およびｐ型ウェルＰＷＬ１に所定の電位が供給される。ここで、プラグＰＬ１ａは、プラグＰＬ１と同工程で同層（層間絶縁膜ＰＩＬ）に形成されたプラグであり、層間絶縁膜ＰＩＬ中に形成されている。具体的には、層間絶縁膜ＰＩＬには、コンタクトホールＣＮＴ１ａと同工程でコンタクトホール（貫通孔、孔）ＣＮＴ１ａが形成されており、このコンタクトホールＣＮＴ１ａ内にプラグＰＬ１ａがプラグＰＬ１と同工程で形成されている。プラグＰＬ１と同様に、プラグＰＬ１ａも、バリア導電体膜ＰＢＭおよび導電体膜ＴＦにより形成されている。
【０２７２】
本実施の形態６においては、上述のように、第一層配線の配線幅が二種類以上で構成されている。図５０においては、第一層配線における配線の幅が２種類の幅で形成されている場合が示されていて、配線Ｗ１ａの幅が、配線Ｗ１の幅よりも大きくなっている。ここで、配線Ｗ１ａは、配線Ｗ１と同工程で同層（第一層配線）に形成された配線である。なお、理解を簡単にするために、上記図２および図２４において、配線Ｗ１ａの幅に符号Ｗ１ａＷを付して配線Ｗ１ａの幅Ｗ１ａＷとして示し、配線Ｗ１の幅に符号Ｗ１Ｗを付して配線Ｗ１の幅Ｗ１Ｗとして示してあり、配線Ｗ１ａの幅Ｗ１ａＷは、配線Ｗ１の幅Ｗ１Ｗよりも大きい（すなわちＷ１ａＷ＞Ｗ１Ｗ）。本実施の形態６においては、配線Ｗ１の上面における幅（幅Ｗ１Ｗに対応）が例えば５０ｎｍであり、配線Ｗ１ａの上面における幅（幅Ｗ１ａＷに対応）が例えば２５０ｎｍである。配線Ｗ１ａのように、太い配線幅を有する配線としては、例えば電源電圧を供給する電源配線がある。配線Ｗ１ａは、配線溝ＷＴ１ａに埋め込まれており、いわゆる埋込配線（ダマシン配線、シングルダマシン配線）である。プラグＰＬ１ａは、一部が配線溝ＷＴ１ａから露出されており、配線溝ＷＴ１ａから露出されたプラグＰＬ１ａは、その配線溝ＷＴ１ａに埋め込まれた配線Ｗ１ａに接して電気的に接続されている。従って、配線Ｗ１ａは、層間絶縁膜ＷＩＬ１中に形成された埋込配線であり、かつプラグＰＬ１ａに接続する埋込配線とみなすことができる。
【０２７３】
次に配線Ｗ１と配線Ｗ１ａの深さに関して説明する。配線Ｗ１ａは、配線Ｗ１と同様に、その最下面が層間絶縁膜ＳＯ中に形成されている。但し、図５０に示されるように、配線Ｗ１ａの最下面は、配線Ｗ１の最下面よりも低い位置に形成されている。つまり、配線Ｗ１ａの深さは、配線Ｗ１の深さよりも深くなっている。配線Ｗ１の深さは、上記実施の形態１〜５と同様で、例えば９０ｎｍである。一方、配線Ｗ１ａの深さは、例えば１０５〜１１０ｎｍである。
【０２７４】
なお、プラグＰＬ１と平面的に重ならない部分の配線Ｗ１の下面（底面）が、配線Ｗ１の最下面を構成し、同様に、プラグＰＬ１ａと平面的に重ならない部分の配線Ｗ１ａの下面（底面）が、配線Ｗ１ａの最下面を構成している。また、プラグＰＬ１と平面的に重ならない部分の配線溝ＷＴ１の下面（底面）が、配線溝ＷＴ１の最下面を構成し、同様に、プラグＰＬ１ａと平面的に重ならない部分の配線溝ＷＴ１ａの下面（底面）が、配線溝ＷＴ１ａの最下面を構成している。
【０２７５】
一方、プラグＰＬ１と同様に、プラグＰＬ１ａの上面は、絶縁膜ＳＯ（層間絶縁膜ＰＩＬ）の上面よりも高い位置に形成されている。また、配線Ｗ１およびプラグＰＬ１と同様に、配線Ｗ１ａの下面（より特定的には配線Ｗ１ａの最下面）は、プラグＰＬ１ａの上面よりも低い位置に形成されている。これにより、上記比較例の製造工程の場合よりも、配線Ｗ１ａが絶縁膜ＳＯ中に掘りこまれる量が低減されても、プラグＰＬ１ａと配線Ｗ１ａとの接続を確保することが可能となる。また、配線Ｗ１ａが低誘電率膜である絶縁膜ＩＬ２中に形成される表面積が大きくなることにより、配線Ｗ１ａと他の配線との間の配線間容量を低減することが可能となる。
【０２７６】
図５０には、断面ＡにおいてプラグＰＬ１と配線Ｗ１とが半導体基板１Ｓに対して垂直方向に重なっている長さである長さＬ１に加えて、断面ＣにおいてプラグＰＬ１ａと配線Ｗ１ａとが半導体基板１Ｓに対して垂直方向に重なっている長さである長さＬ１ａが示されている。この長さＬ１ａは、配線Ｗ１ａの下面（より特定的には配線Ｗ１の最下面）からプラグＰＬ１ａの上面までの距離でもある。
【０２７７】
プラグＰＬ１ａの上面とプラグＰＬ１の上面とは同程度の高さに形成され、一方、配線Ｗ１ａの最下面は、配線Ｗ１の最下面よりも低い位置（すなわち半導体基板１Ｓに近い位置）に形成されている。このため、長さＬ１ａは長さＬ１よりも長くなっている（すなわちＬ１ａ＞Ｌ１）。すなわち、配線Ｗ１の下面（より特定的には配線Ｗ１の最下面）からプラグＰＬ１の上面までの距離（長さＬ１に対応）は、配線Ｗ１ａの下面（より特定的には配線Ｗ１の最下面）からプラグＰＬ１ａの上面までの距離（長さＬ１ａに対応）よりも小さい。そのため、プラグＰＬ１と配線Ｗ１との接続の信頼性よりもプラグＰＬ１ａと配線Ｗ１ａとの接続の信頼性の方が高いといえる。但し、配線Ｗ１ａが絶縁膜ＳＯ中に形成される深さが、配線Ｗ１が絶縁膜ＳＯ中に形成される深さよりも深くなるために、ゲート電極Ｇ１と配線Ｗ１ａとの距離は、ゲート電極Ｇ１と配線Ｗ１との距離よりも短くなっている。
【０２７８】
以下に本実施の形態６における半導体装置の製造方法について図面を参照しながら説明する。図５１および図５２は、本実施の形態６の半導体装置の製造工程中の要部断面図であり、上記図５０に相当する断面（断面Ａおよび断面Ｃの断面図）が示されている。
【０２７９】
上記実施の形態１の上記図４〜図１０に示される工程は、本実施の形態６においても、上記実施の形態１と同様に行われる。なお、上記図６の工程においては、コンタクトホールＣＮＴ１に加えてコンタクトホールＣＮＴ１ａも層間絶縁膜ＰＩＬに形成され、上記図７の工程においては、バリア導電体膜ＰＢＭおよび導電体膜ＴＦが、コンタクトホールＣＮＴ１の内部およびコンタクトホールＣＮＴ１ａの内部を埋めるように形成される。また、上記図８の工程においては、コンタクトホールＣＮＴ１，ＣＮＴ１ａの外部に形成されている不要な導電体膜ＴＦおよびバリア導電体膜ＰＢＭをＣＭＰ法により除去して、プラグＰＬ１およびプラグＰＬ１ａが形成される。この際、プラグＰＬ１ａはコンタクトホールＣＮＴ１内に埋め込まれて残存するバリア導電体膜ＰＢＭおよび導電体膜ＴＦにより形成される。また、上記図９の工程においては、絶縁膜ＳＯ（層間絶縁膜ＰＩＬ）の上面がプラグＰＬ１の上面およびプラグＰＬ１ａの上面よりも低くなるように、絶縁膜ＳＯ（層間絶縁膜ＰＩＬ）の上面を後退させ、上記図１０の工程においては、プラグＰＬ１，ＰＬ１ａ上を含む層間絶縁膜ＰＩＬ上に層間絶縁膜ＷＩＬ１が形成される。
【０２８０】
なお、本実施の形態６においても、以下の工程において、絶縁膜ＳＯの上面というときは、層間絶縁膜ＰＩＬの上面と同義であり、また、絶縁膜ＳＯ中というときは、層間絶縁膜ＰＩＬ中と同義である。
【０２８１】
図５１には、上記実施の形態１の上記図１０に示される工程（層間絶縁膜ＷＩＬ１形成工程）が終わった時点での断面Ａおよび断面Ｃが示されている。図５１に示されるように、断面Ａと同様に断面Ｃにおいても、絶縁膜ＳＯの上面がプラグＰＬ１の上面およびプラグＰＬ１ａの上面よりも後退し（低くなり）、プラグＰＬ１の一部（上部）とプラグＰＬ１ａの一部（上部）とが絶縁膜ＳＯ上面から突き出している。
【０２８２】
また、第一層配線が形成される層間絶縁膜ＷＩＬ１として、絶縁膜ＩＬ１および絶縁膜ＩＬ２が形成されているが、上記実施の形態１と同様に、絶縁膜ＩＬ２は、線間容量を低減する目的で、低誘電率膜であるＳｉＯＣ膜で形成され、絶縁膜ＩＬ１は、絶縁膜ＩＬ２をＳｉＯＣ膜で形成する際の異常放電を防止する目的で、絶縁膜として酸化シリコン膜で形成されている。
【０２８３】
本実施の形態６においては、上記実施の形態１の製造工程と同様の製造工程を適用しているため絶縁膜ＩＬ１を形成しているが、上記実施の形態３，４のように絶縁膜ＩＬ１を形成する必要がなければ、層間絶縁膜ＷＩＬ１を低誘電率膜である絶縁膜ＩＬ２一層で形成することも可能である。
【０２８４】
次に、上記実施の形態１の上記図１９で示された工程と同様にして配線溝（配線溝ＷＴ１，ＷＴ１ａ）を形成するが、図５２に示されるように、断面Ａにおける配線溝ＷＴ１に加えて、断面Ｃにおいて、層間絶縁膜ＷＩＬ１に配線溝ＷＴ１ａを形成する。この際、配線溝ＷＴ１の下面（より特定的には配線溝ＷＴ１の最下面）がプラグＰＬ１の上面よりも低い位置となり、配線溝ＷＴ１ａの下面（より特定的には配線溝ＷＴ１ａの最下面）がプラグＰＬ１の上面よりも低い位置となるように、配線溝ＷＴ１，ＷＴ１ａを形成する。配線溝ＷＴ１ａの幅は、配線溝ＷＴ１の幅よりも大きい。
【０２８５】
なお、理解を簡単にするために、図５２において、配線溝ＷＴ１ａの幅に符号ＷＴ１ａＷを付して配線溝ＷＴ１ａの幅ＷＴ１ａＷとして示し、配線溝ＷＴ１の幅に符号ＷＴ１Ｗを付して配線溝ＷＴ１の幅ＷＴ１Ｗとして示してあり、配線溝ＷＴ１ａの幅ＷＴ１ａＷは、配線溝ＷＴ１の幅ＷＴ１Ｗよりも大きい（すなわちＷＴ１ａＷ＞ＷＴ１Ｗ）。ここで、配線溝ＷＴ１ａの幅（ＷＴ１ａＷ）は、その配線溝ＷＴ１ａ埋め込まれる配線Ｗ１ａの幅（上記幅Ｗ１ａＷ）と同じであり（すなわちＷＴ１ａＷ＝Ｗ１ａＷ）、配線溝ＷＴ１の幅（ＷＴ１Ｗ）は、その配線溝ＷＴ１埋め込まれる配線Ｗ１の幅（上記幅Ｗ１Ｗ）と同じである（すなわちＷＴ１Ｗ＝Ｗ１Ｗ）。また、配線溝ＷＴ１ａの最下面は、後述の図５３において、配線Ｗ１ａの最下面Ｗ１ａＳＦと同じ位置にあり、配線溝ＷＴ１の最下面は、後述の図５３において、配線Ｗ１の最下面Ｗ１ＳＦと同じ位置にある。
【０２８６】
上記実施の形態１で述べた断面Ａにおける配線溝ＷＴ１と同様に、断面Ｃにおける配線溝ＷＴ１ａの最下面は、絶縁膜ＳＯ中に形成されている。すなわち、配線溝ＷＴ１ａは、層間絶縁膜ＷＩＬ１および絶縁膜ＳＯ中に形成されている。このとき、配線溝ＷＴ３が絶縁膜ＳＯ中に掘り込まれている深さは、配線溝ＷＴ１が絶縁膜ＳＯ中に掘り込まれている深さよりも大きくなっている。これは、以下の理由によるものだと考えられる。
【０２８７】
すなわち、配線溝ＷＴ１，ＷＴ１ａは、フォトリソグラフィ技術により形成されたフォトレジストパターン（パターニングされたフォトレジスト膜）をマスク（エッチングマスク）として用いて、層間絶縁膜ＷＩＬ１および絶縁膜ＳＯにドライエッチングを施すことにより形成される。このドライエッチング工程においては、形成すべきパターンの開口面積が大きいと、ドライエッチングの際に用いる反応性ガスが進入し易く、エッチングが進みやすい傾向がある。また、ドライエッチングの過程では、ドライエッチングで形成されたパターンの側壁にポリマーが付着することにより、側壁エッチングが抑制され、ドライエッチングが進むに連れて反応する開口面積が小さくなるため、それに伴いエッチングの速度も緩やかになると考えられる。しかしながら、開口面積が大きいとこの影響が比較的小さくなるため、よりエッチングが進みやすくなると考えられる。つまり、配線溝ＷＴ１ａの幅が、配線溝ＷＴ１の幅よりも大きいことにより、配線溝ＷＴ１ａの開口面積の方が配線溝ＷＴ１の開口面積よりも大きくなるため、図５２に示されるように、配線溝ＷＴ１ａの深さは、配線溝ＷＴ１の深さよりも深くなる。すなわち、配線溝ＷＴ１よりも、配線溝ＷＴ１ａの方が、絶縁膜ＳＯ中に深く掘り込まれる状態で形成される。従って、配線溝ＷＴ１ａの最下面は、配線溝ＷＴ１の最下面よりも低い位置に位置し、配線溝ＷＴ１ａの最下面と配線溝ＷＴ１の最下面とを比べると、配線溝ＷＴ１ａの最下面の方が、ゲート電極Ｇ１に近い位置（高さ）に形成されることになる。後の工程で配線溝ＷＴ１，ＷＴ１ａに導電膜が埋め込まれて第一層配線が形成されるが、配線溝ＷＴ１ａの下面とゲート電極との距離が近過ぎると、第一層配線とゲート電極Ｇ１との信頼性が低下する可能性がある。このため、第一層配線とゲート電極Ｇ１との信頼性が確保できるように、絶縁膜ＳＯに掘り込まれる深さを考慮して配線溝ＷＴ１ａを形成する必要がある。配線溝ＷＴ１ａの深さは、例えば１０５〜１１０ｎｍである。また、配線溝ＷＴ１ａの最下面は、プラグＰＬ１ａの上面よりも低い位置で、かつ、絶縁膜ＳＯの上面から例えば２０〜２５ｎｍ低い位置に位置するように形成されている。
【０２８８】
配線溝ＷＴ１，ＷＴ１ａを形成する工程は、上記実施の形態１における配線溝ＷＴ１を形成する工程と同様に行われる。配線溝ＷＴ１，ＷＴ１ａを形成するためのエッチングにより、プラグＰＬ１と同様に、プラグＰＬ１ａにおいても、その上面（上部）の少なくとも一部および側面の一部が露出される。なお、配線溝ＷＴ１からはプラグＰＬ１が露出され、配線溝ＷＴ１ａからは、プラグＰＬ１ａが露出される。そのため、後の工程で配線溝ＷＴ１ａに導電膜が埋め込まれると、プラグＰＬ１ａと配線溝ＷＴ１ａに埋め込まれる導電膜とが確実に接続することが可能となる。
【０２８９】
一方、上記実施の形態１の上記図８に示される工程により、プラグＰＬ１およびプラグＰＬ１ａは、それぞれ同程度の高さに形成されているが、上述のように配線溝ＷＴ１ａの最下面と配線溝ＷＴ１の最下面とを比べると、配線溝ＷＴ１ａの最下面の方が配線溝ＷＴ１の最下面よりも低い位置に形成される。このため、プラグＰＬ１ａの側面のうち、配線溝ＷＴ１ａにより露出している部分の距離（但し半導体基板１Ｓに対して垂直方向の距離）は、プラグＰＬ１の側面のうち、配線溝ＷＴ１により露出している部分の距離（但し半導体基板１Ｓに対して垂直方向の距離）よりも大きくなっている。すなわち、配線溝ＷＴ１の下面（より特定的には配線溝ＷＴ１の最下面）からプラグＰＬ１の上面までの距離Ｌ１ｂは、配線溝ＷＴ１ａの下面（より特定的には配線溝ＷＴ１ａの最下面）からプラグＰＬ１ａの上面までの距離Ｌ１ｃよりも小さくなる（すなわちＬ１ｂ＜Ｌ１ｃ）。この距離Ｌ１ｂが、配線Ｗ１形成後の上記長さＬ１になり（すなわちＬ１ｂ＝Ｌ１）、この距離Ｌ１ｃが、配線Ｗ１ａ形成後の上記長さＬ１ａになる（すなわちＬ１ｃ＝Ｌ１ａ）。
【０２９０】
本工程においては、配線溝ＷＴ１，ＷＴ１ａを形成するためのドライエッチング後において、配線溝ＷＴ１，ＷＴ１ａから露出すべきプラグＰＬ１，ＰＬ１ａの側壁に絶縁膜ＩＬ１が残る可能性があるが、残った場合は、このドライエッチング後にウェットエッチングなどを行うことにより、プラグＰＬ１，ＰＬ３の側壁に残った絶縁膜ＩＬ１を除去し、配線溝ＷＴ１，ＷＴ１ａからプラグＰＬ１，ＰＬ１ａの側面を露出させることが好ましい。これにより、後の工程で形成される配線Ｗ１，Ｗ１ａとプラグＰＬ１，ＰＬ１ａとの的確な接続を確保することができる。
【０２９１】
次に、上記実施の形態１の上記図２０および図２１（ａ）で示された工程と同様に、上記図５０に示されるように、配線溝ＷＴ１，ＷＴ１ａ内部を埋め込むようにバリア導電体膜ＷＢＭおよび導電体膜ＣＵＦを形成し、ＣＭＰ法を用いて配線溝ＷＴ１，ＷＴ１ａの外部に形成されている不要な導電体膜ＣＵＦおよびバリア導電体膜ＷＢＭを除去することで、配線Ｗ１，Ｗ１ａを形成する。配線Ｗ１は、配線溝ＷＴ１内に埋め込まれて残存する導電体膜ＣＵＦおよびバリア導電体膜ＷＢＭにより形成され、配線Ｗ１ａは、配線溝ＷＴ１ａ内に埋め込まれて残存する導電体膜ＣＵＦおよびバリア導電体膜ＷＢＭにより形成される。プラグＰＬ１ａの一部が配線溝ＷＴ１ａから露出していたので、その配線溝ＷＴ１ａに埋め込まれた配線Ｗ１ａはプラグＰＬ１ａに接続し、また、プラグＰＬ１の一部が配線溝ＷＴ１から露出していたので、その配線溝ＷＴ１に埋め込まれた配線Ｗ１はプラグＰＬ１に接続する。
【０２９２】
配線Ｗ１ａの深さは、配線溝ＷＴ１ａと同様の深さとなり、例えば１０５〜１１０ｎｍであり、配線Ｗ１ａの最下面は、プラグＰＬ１ａの上面よりも低い位置で、かつ、絶縁膜ＳＯの上面から例えば２０〜２５ｎｍ低い位置に位置している。配線溝ＷＴ１の最下面よりも配線溝ＷＴ１ａの最下面の方が、ゲート電極Ｇ１に近い位置（高さ）に形成されているため、配線Ｗ１の最下面よりも配線Ｗ１ａの最下面の方が、ゲート電極Ｇ１に近い位置（高さ）に形成されることになる。しかしながら、上記実施の形態１と同様に、本実施の形態６においても、プラグＰＬ１を絶縁膜ＳＯから突き出すように形成することで、配線Ｗ１のうち絶縁膜ＳＯ中に形成される部分の深さを低減しても、プラグＰＬ１と配線Ｗ１との接続を確保することができるため、配線Ｗ１と同工程で形成される配線Ｗ１ａのうち、絶縁膜ＳＯ中に形成される部分の深さは低減されている。従って、本実施の形態６においても、上記比較例の製造工程の場合よりも、低誘電率膜である絶縁膜ＩＬ２中の配線Ｗ１，Ｗ１ａの表面積が大きくなるため、配線間容量の増大を回避することが可能となる
また、配線Ｗ１と同様に、配線Ｗ１ａのうち、絶縁膜ＳＯ中に形成される部分の深さも低減されているため、配線Ｗ１とゲート電極Ｇ１との距離が近づくことが回避されるのと同時に、配線Ｗ１ａとゲート電極Ｇ１との距離が近づくことが回避されるため、配線Ｗ１とゲート電極Ｇ１との信頼性および配線Ｗ１ａとゲート電極Ｇ１との信頼性が低下することを回避することができる。本実施の形態６においては、絶縁膜ＩＬ２を低誘電率膜で形成する場合として説明しているが、配線Ｗ１とゲート電極Ｇ１との信頼性および配線Ｗ１ａとゲート絶縁膜Ｇ１との信頼性の低下を回避するという効果に関して言えば、絶縁膜ＩＬ２は、必ずしも低誘電率膜で形成する必要はない。その場合、絶縁膜ＩＬ２を絶縁膜として例えば酸化シリコン膜で形成することができる。
【０２９３】
本実施の形態６においては、上記実施の形態１〜５と同様に、プラグＰＬ１およびプラグＰＬ１ａの上面を絶縁膜ＳＯの上面に対して少しでも高くなるように形成すれば、上述の効果を得ることができるが、ここで、プラグＰＬ１，ＰＬ１ａと配線Ｗ１，Ｗ１ａを形成する場合のより好ましい条件について説明する。
【０２９４】
図５３は、図５０におけるプラグＰＬ１と配線Ｗ１とが接続している領域の周辺、および、プラグＰＬ１ａと配線Ｗ１ａとが接続している領域の周辺を拡大した要部拡大断面図（部分拡大断面図）である。以下、図５３を用いて、プラグＰＬ１，ＰＬ１ａと配線Ｗ１，Ｗ１ａの形成に関するより好ましい条件を説明する。
【０２９５】
プラグＰＬ１と配線Ｗ１に関する長さＬ２と長さＬ３に関しての条件は、上記実施の形態１で説明した条件と同様の条件で、同様の効果を奏するため、ここではその説明を省略する。
【０２９６】
プラグＰＬ１ａと配線Ｗ１ａに関しては、長さＬ２は、上記実施の形態１の長さＬ２と同様であり、絶縁膜ＳＯの上面からプラグＰＬ１ａの上面までの距離（長さ）である。すなわち、絶縁膜ＳＯの上面の位置から、プラグＰＬ１ａが突き出している距離（長さ）を、長さＬ２とする。つまり、長さＬ２は、プラグＰＬ１とプラグＰＬ１ａとで共通であり、プラグＰＬ１の場合は、絶縁膜ＳＯの上面からプラグＰＬ１の上面までの距離が長さＬ２に対応し、プラグＰＬ１ａの場合は、絶縁膜ＳＯの上面からプラグＰＬ１ａの上面までの距離が長さＬ２に対応する。一方、長さＬ１２は、配線Ｗ１ａの最下面から絶縁膜ＳＯの上面までの距離（長さ）である。ここで、本実施の形態６では、長さＬ２と長さＬ３とを足したものが、上記長さＬ１になり（すなわちＬ１＝Ｌ２＋Ｌ３）、長さＬ２と長さＬ１２とを足したものが、上記長さＬ１ａになる（すなわちＬ１ａ＝Ｌ２＋Ｌ１２）。
【０２９７】
なお、理解を簡単にするために、図５３において、絶縁膜ＳＯの上面に符号ＳＯＳＦを付して絶縁膜ＳＯの上面ＳＯＳＦとして示し、プラグＰＬ１の上面に符号ＰＬＳＦを付してプラグＰＬ１の上面ＰＬＳＦとして示し、プラグＰＬ１ａの上面に符号ＰＬＳＦａを付してプラグＰＬ１ａの上面ＰＬＳＦａとして示してある。また、図５３において、配線Ｗ１の最下面に符号Ｗ１ＳＦを付して配線Ｗ１の最下面Ｗ１ＳＦとして示し、配線Ｗ１ａの最下面に符号Ｗ１ａＳＦを付して配線Ｗ１ａの最下面Ｗ１ａＳＦとして示してある。
【０２９８】
上述したように、配線Ｗ１ａの最下面は、配線Ｗ１の最下面よりも低い位置に位置するように形成されているが、その場合においても、プラグＰＬ１ａと配線Ｗ１ａにおいて、長さＬ２と長さＬ１２との間にＬ２＞Ｌ１２という関係が成り立つようにすることが望ましい（すなわち長さＬ２が長さＬ１２よりも大きいことが望ましい）。Ｌ２＞Ｌ１２という関係が成り立つようにすることで、配線Ｗ１ａが絶縁膜ＳＯ中へ掘り込まれて形成される量（すなわち長さＬ１２に相当する量）が増大することを回避しつつ、プラグＰＬ１ａと配線Ｗ１ａとの半導体基板１Ｓに対して垂直方向の接続を確保することが可能となる。また、配線Ｗ１ａが絶縁膜ＳＯへ掘り込まれる量（すなわち長さＬ１２に相当する量）が増大することを回避することで、配線Ｗ１ａのうち、低誘電率膜である絶縁膜ＩＬ２中に形成される部分の割合が大きくなる。言い換えれば、配線Ｗ１ａが絶縁膜ＳＯ中へ掘り込まれて形成される量（すなわち長さＬ１２に相当する量）が増大することを回避することで、配線Ｗ１ａと低誘電率膜である絶縁膜ＩＬ２とが接触する面積を大きくすることが可能となる。従って、例えば、配線１ａとその配線Ｍ１ａの近傍に形成される他の配線との間の配線間容量を低減することが可能となる。また、配線Ｗ１，Ｗ１ａとゲート電極Ｇ１との間の距離が近づくことが回避されるため、配線Ｗ１，Ｗ１ａとゲート電極Ｇ１との信頼性が低下することを回避することができる。特に、長さＬ１２をできるだけ小さくなるように形成することで、配線Ｗ１ａのうち、絶縁膜ＳＯ中に形成される部分の量を減少させることができるため、配線間容量をより効果的に低減することが可能となる。本実施の形態６においては、例えばＬ１２＝２０〜２５ｎｍで形成することにより、上記条件（Ｌ２＞Ｌ１２の関係）を満たしている。
【０２９９】
その後（配線Ｗ１，Ｗ１ａの形成後）の工程は、上記実施の形態１と同様であり、第２層配線が形成されるが、ここではその図示および説明は省略する。
【０３００】
本実施の形態６によると、プラグＰＬ１を形成する研磨が終わった後、プラグＰＬ１，ＰＬ１ａの上面が絶縁膜ＳＯの上面よりも高くなるように、絶縁膜ＳＯの上面（表面）を後退させることにより、その後に形成する配線Ｗ１，Ｗ１ａを絶縁膜ＳＯ中に掘り込む量を上記比較例の製造工程の場合より低減しても、プラグＰＬ１と配線Ｗ１及びプラグＰＬ１ａと配線Ｗ１ａとの半導体基板１Ｓに対して垂直方向の接続を確保できる。更に、上記比較例の製造工程と比較して、配線Ｗ１及び配線Ｗ１ａを絶縁膜ＳＯ中に深く掘り込まないように形成することにより、低誘電率膜である絶縁膜ＩＬ２中の配線Ｗ１及び配線Ｗ１ａの表面積が大きくなるため、配線構造を微細化した場合においても配線間容量の増大を回避することが可能となる。
【０３０１】
本実施の形態６では、上記実施の形態１の製造工程に沿って本実施の形態６における半導体装置を形成する場合について説明したが、上記実施の形態１において更に配線幅の異なる配線（上記配線Ｗ１ａに相当する配線）が形成される場合以外にも、上記実施の形態２〜４において、更に配線幅の異なる配線（上記配線Ｗ１ａに相当する配線）が形成される場合にも、本実施の形態６を適用可能である。
【０３０２】
図５４は、本実施の形態６の第１の変形例の半導体装置の要部断面図であり、図５５は、本実施の形態６の第２の変形例の半導体装置の要部断面図である。図５４および図５５の各半導体装置は、上記実施の形態２の半導体装置において、配線Ｗ１よりも配線幅が大きい配線Ｗ１ａであって、配線Ｗ１の最下面よりも低い位置に位置する最下面を有する配線Ｗ１ａを更に有する半導体装置に対応している。図５４および図５５のいずれにおいても、断面Ａ（Ａ−Ａ線の断面）に加えて、断面Ｃの断面図（Ｃ−Ｃ線の断面図）も示されているが、断面Ａの構造は、上記実施の形態２の半導体装置の断面Ａ（上記図２７または図３１）の構造と同じである。
【０３０３】
図５４で示された第１の変形例の半導体装置では、断面Ｃにおいて、上記実施の形態２の断面ＡのプラグＰＬ１および配線Ｗ１と同様に、プラグＰＬ１ａの上面は絶縁膜ＳＯの上面より高い位置に形成され、配線Ｗ１ａの最下面は、プラグＰＬ１ａの上面より低い位置に形成され、かつ、絶縁膜ＩＬ１中に形成され、それによって、上記実施の形態２と同様の効果を得ることができる。
【０３０４】
一方、図５５で示された第２の半導体装置では、断面Ｃにおいて、上記実施の形態１の断面ＡのプラグＰＬ１および配線Ｗ１と同様に、プラグＰＬ１ａの上面は絶縁膜ＳＯの上面より高い位置に形成され、配線Ｗ１ａの最下面は、プラグＰＬ１ａの上面より低い位置に形成され、かつ、絶縁膜ＳＯ中に形成され、それによって、上記実施の形態１と同様の効果を得ることができる。なお、図５４および図５５における断面Ａの構造は、上記実施の形態２の上記図２７と同じ構造であっても、上記実施の形態２の上記図３１と同じ構造であってもよい。
【０３０５】
図５６は、本実施の形態６の第３の変形例の半導体装置の要部断面図であり、図５７は、本実施の形態６の第４の変形例の半導体装置の要部断面図である。図５６および図５７の各半導体装置は、上記実施の形態３の半導体装置において、配線Ｗ１よりも配線幅が大きい配線Ｗ１ａであって、配線Ｗ１の最下面よりも低い位置に位置する最下面を有する配線Ｗ１ａを更に有する半導体装置に対応している。図５６および図５７のいずれにおいても、断面Ａ（Ａ−Ａ線の断面）に加えて、断面Ｃの断面図（Ｃ−Ｃ線の断面図）も示されているが、断面Ａの構造は、上記実施の形態３の半導体装置の断面Ａ（上記図３４）の構造と同じである。
【０３０６】
図５６で示された第３の変形例の半導体装置では、断面Ｃにおいて、上記実施の形態３の断面ＡのプラグＰＬ１および配線Ｗ１と同様に、プラグＰＬ１ａの上面は絶縁膜ＳＯの上面より高い位置に形成され、配線Ｗ１ａの最下面は、プラグＰＬ１ａの上面より低い位置に形成され、かつ、絶縁膜ＩＬ２中に形成され、それによって、上記実施の形態３と同様の効果を得ることができる。
【０３０７】
一方、図５７で示された第２の半導体装置では、断面Ｃにおいて、上記実施の形態４の断面ＡのプラグＰＬ１および配線Ｗ１と同様に、プラグＰＬ１ａの上面は絶縁膜ＳＯの上面より高い位置に形成され、配線Ｗ１ｂの最下面は、プラグＰＬ１ａの上面より低い位置に形成され、かつ、絶縁膜ＳＯ中に形成され、それによって、上記実施の形態４と同様の効果を得ることができる。
【０３０８】
図５８は、本実施の形態６の第５の変形例の半導体装置の要部断面図である。図５８の半導体装置は、上記実施の形態４の半導体装置において、配線Ｗ１よりも配線幅が大きい配線Ｗ１ａであって、配線Ｗ１の最下面よりも低い位置に位置する最下面を有する配線Ｗ１ａを更に有する半導体装置に対応している。図５８においても、断面Ａ（Ａ−Ａ線の断面）に加えて、断面Ｃの断面図（Ｃ−Ｃ線の断面図）も示されているが、断面Ａの構造は、上記実施の形態４の半導体装置の断面Ａ（上記図３９）の構造と同じである。
【０３０９】
図５８で示された第５の変形例の半導体装置では、断面Ｃにおいて、上記実施の形態４の断面ＡのプラグＰＬ１および配線Ｗ１と同様に、プラグＰＬ１ａの上面は絶縁膜ＳＯの上面より高い位置に形成され、配線Ｗ１ａの最下面は、プラグＰＬ１ａの上面より低い位置に形成され、かつ、絶縁膜ＳＯ中に形成され、それによって、上記実施の形態４と同様の効果を得ることができる。
【０３１０】
（実施の形態７）
上記実施の形態６では、層間絶縁膜ＰＩＬが絶縁膜ＳＮとその上の絶縁膜ＳＯとで構成され、絶縁膜ＳＯは、Ｏ３−ＴＥＯＳ膜、Ｐ−ＴＥＯＳ膜、あるいは、Ｏ３−ＴＥＯＳ膜とＰ−ＴＥＯＳ膜との積層膜のどの膜で形成してもよかった。一方、本実施の形態７においては、絶縁膜ＳＯは、Ｏ３−ＴＥＯＳ膜とその上のＰ−ＴＥＯＳ膜との積層膜として形成される。
【０３１１】
本実施の形態７においては、上記実施の形態６と同様に、断面Ａに加えて、断面Ｃの断面図を用いて、本実施の形態７における半導体装置およびその製造方法を説明する。
【０３１２】
図５９は、本実施の形態７における半導体装置の要部断面図であり、断面Ａ（Ａ−Ａ線の断面）に加えて、断面Ｃの断面図（Ｃ−Ｃ線の断面図）も示したものである。
【０３１３】
図５９の断面Ａおよび断面Ｃの断面図で示された本実施の形態７の半導体装置の構成は、上記実施の形態６の上記図５０の断面Ａおよび断面Ｃの断面図で示された半導体装置とは、絶縁膜ＳＯがＯ３−ＴＥＯＳ膜ＯＴＳとその上のＰ−ＴＥＯＳ膜ＰＴＳとの積層膜で形成されている点が相違しているが、本実施の形態７の半導体装置のその他の構成は、上記実施の形態６の半導体装置と同様の構成である。
【０３１４】
但し、上記実施の形態５で説明したように、Ｏ３−ＴＥＯＳ膜は絶縁性に優れない傾向がある。このため、図５９で示されるように、配線Ｗ１ａの最下面と配線Ｗ１の最下面とを比べたときに配線Ｗ１ａの最下面の方が、ｎチャネル型ＭＩＳＦＥＴＱ１のゲート電極Ｇ１上に形成されたＯ３−ＴＥＯＳ膜ＯＴＳに近い位置（高さ）に形成された場合においても、配線Ｗ１ａとＯ３−ＴＥＯＳ膜ＯＴＳとが接触しないようにする必要がある。そのようにすることにより、配線Ｗ１及び配線Ｗ１ａとＯ３−ＴＥＯＳ膜ＯＴＳとの信頼性を向上させることが可能となる。
【０３１５】
本実施の形態７における半導体装置の製造工程は、上記実施の形態６における半導体装置の製造工程において、絶縁膜ＳＯを形成する際に、まず、絶縁膜ＳＮ上にＯ３−ＴＥＯＳ膜ＯＴＳを形成して、このＯ３−ＴＥＯＳ膜ＯＴＳにより半導体素子間の埋め込みを行った後、Ｏ３−ＴＥＯＳ膜ＯＴＳ上にＰ−ＴＥＯＳ膜ＰＴＳを形成する。これにより、Ｏ３−ＴＥＯＳ膜ＯＴＳとＯ３−ＴＥＯＳ膜ＯＴＳ上のＰ−ＴＥＯＳ膜ＰＴＳとの積層膜からなる絶縁膜ＳＯを形成する。それ以外の工程は、上記実施の形態６の半導体装置の製造工程と同様となるので、説明を省略する。
【０３１６】
本実施の形態７においては、上記実施の形態６と同様の製造工程を適用するため、第１層配線の層間絶縁膜ＷＩＬ１は、絶縁膜ＩＬ１と絶縁膜ＩＬ２で形成されるが、上記実施の形態３，４のように、絶縁膜ＩＬ１を形成する必要がなければ、層間絶縁膜ＷＩＬ１を低誘電率膜である絶縁膜ＩＬ２一層で形成することも可能である。
【０３１７】
本実施の形態７においても、上記実施の形態６の上記図４８に対応する工程において、プラグＰＬ１，ＰＬ１ａの上面がＰ−ＴＥＯＳ膜ＰＴＳの上面よりも高くなるようにＰ−ＴＥＯＳ膜ＰＴＳの上面を後退させている。このため、プラグＰＬ１と配線Ｗ１とが半導体基板１Ｓに対して垂直方向に接続する長さＬ１、及び、プラグＰＬ１ａと配線Ｗ１ａとが半導体基板１Ｓに対して垂直方向に接続する長さＬ１ａが確保されるように配線Ｗ１，Ｗ１ａを形成しても、上記比較例の製造工程の場合よりも、配線Ｗ１及び配線Ｗ１ａを絶縁膜ＳＯ中に掘り込む量を低減できる。従って、低誘電率膜であるＩＬ２中の配線Ｗ１及び配線Ｗ１ａの表面積が大きくなるため、配線Ｗ１及び配線Ｗ１ａに関しての配線間容量を低減することが可能となる。更に、上記比較例の製造工程の場合よりも、配線Ｗ１，Ｗ１ａとゲート電極Ｇ１との距離、あるいは、配線Ｗ１，Ｗ１ａとＯ３−ＴＥＯＳ膜ＯＴＳとの距離が近付かない状態で配線Ｗ１，Ｗ１ａを形成することができるため、ゲート電極Ｇ１およびＯ３−ＴＥＯＳ膜ＯＴＳに対する配線Ｗ１および配線Ｗ１ａの信頼性が低下することを回避することができる。
【０３１８】
本実施の形態７においては、絶縁膜ＩＬ２を低誘電率膜で形成する場合として説明しているが、配線Ｗ１及び配線Ｗ１ａとゲート電極Ｇ１との信頼性の低下を回避する、あるいは、ゲート電極Ｇ１及びＯ３−ＴＥＯＳ膜ＯＴＳに対する配線Ｗ１および配線Ｗ１ａの信頼性の低下を回避するという効果を奏することに関して言えば、絶縁膜ＩＬ２は、必ずしも低誘電率膜で形成する必要はない。その場合、絶縁膜ＩＬ２を絶縁膜として例えば酸化シリコン膜で形成することができる。
【０３１９】
プラグＰＬ１に対して配線Ｗ１を形成する場合の好ましい条件についても、上記実施の形態６と同様の条件とすることにより、上記実施の形態６と同様の効果を得ることに加えて、Ｏ３−ＴＥＯＳ膜ＯＴＳに対する配線Ｗ１及び配線Ｗ１ａの信頼性低下を回避することができる。
【０３２０】
本実施の形態７として、上記実施の形態６の上記図５０に対応する半導体装置の絶縁膜ＳＯを、Ｏ３−ＴＥＯＳ膜ＯＴＳとその上のＰ−ＴＥＯＳ膜ＰＴＳとの積層膜で形成する場合を一例として説明したが、上記実施の形態６の上記図５４〜図５８に対応する各半導体装置の絶縁膜ＳＯを、Ｏ３−ＴＥＯＳ膜ＯＴＳとその上のＰ−ＴＥＯＳ膜ＰＴＳとの積層膜で形成することもできる。その場合においても、上記実施の形態６で説明した効果に加えて、Ｏ３−ＴＥＯＳ膜ＯＴＳに対する配線Ｗ１及び配線Ｗ１ａの信頼性の低下を回避することができる。
【０３２１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０３２２】
本発明は、半導体装置およびその製造方法に適用して有効である。
【符号の説明】
【０３２３】
１Ｓ，１０１Ｓ  半導体基板
ＣＦ１０１，ＣＦ１０２  導電膜
ＣＮＴ１，ＣＮＴ２，ＣＮＴ１０１  コンタクトホール
ＣＵＦ，ＣＵＦ２  導電体膜
ＥＸ１，ＥＸ１０１  浅い不純物拡散領域
Ｇ１，Ｇ１０１  ゲート電極
ＧＩ１，ＧＩ１０１  ゲート絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４  絶縁膜
Ｌ１，Ｌ１ａ，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６  長さ
Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１１，Ｌ１２，Ｌ１０１  長さ
Ｌ２１  膜厚
ＬＭ  下層材
ＭＬ  中間層
ＮＲ１，ＮＲ１０１  深い不純物拡散領域
ＮＳ１  ｎ型半導体領域
ＮＳＦ１，ＮＳＦ１０１  金属シリサイド層
ＯＴＳ１０１  Ｏ３−ＴＥＯＳ膜
ＰＢＭ  バリア導電体膜
ＰＩＬ，ＰＩＬ１０１  層間絶縁膜
ＰＬ１，ＰＬ１ａ，ＰＬ１０１，ＰＬ２  プラグ
ＰＬＳＦ，ＰＬＳＦａ  上面
ＰＳ１  ｐ型半導体領域
ＰＳ２  ｐ型半導体領域
ＰＴＳ１０１  プラズマＴＥＯＳ膜
ＰＷＬ１，ＰＷＬ１０１  ｐ型ウェル
Ｑ１  ｎチャネル型ＭＩＳＦＥＴ
Ｑ２  ｐチャネル型ＭＩＳＦＥＴ
ＳＮ  絶縁膜
ＳＮ１０１  窒化シリコン膜
ＳＯ  絶縁膜
ＳＯＳＦ  上面
ＳＴＩ，ＳＴＩ１０１  素子分離領域
ＳＷ１，ＳＷ１０１  サイドウォール
ＴＦ  導電体膜
ＴＨ１，ＴＨ２，ＴＨ３  貫通孔
ＵＲ  上層レジスト膜
Ｗ１，Ｗ１ａ，Ｗ１０１  配線
Ｗ１Ｗ，Ｗ１ａＷ  幅
Ｗ１ＳＦ，Ｗ１ａＳＦ  最下面
ＷＢＭ，ＷＢＭ２  バリア導電体膜
ＷＩＬ１，ＷＩＬ２，ＷＩＬ１０１  層間絶縁膜
ＷＴ１，ＷＴ１ａ，ＷＴ２，ＷＴ１０１  配線溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【国際調査報告】
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2011158319.tif 000069
2011158319.tif 000070
2011158319.tif 000071