【手続補正書】
【提出日】令和3年11月25日(2021.11.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フラッシュメモリセルの行及び列を含むベクトルマトリクス乗算アレイと、
前記ベクトルマトリクス乗算アレイからの電流を受け取り、入力電流に応答して出力電圧を生成するための加算器回路であって、調整可能な回路要素を含む、加算器回路と、を備える、人工ニューラルネットワーク。
【請求項２】
前記加算器回路から前記出力電圧を入力として受け取り、前記出力電圧に応答して出力電流を生成するための活性化関数回路、を更に備える、請求項１に記載の人工ニューラルネットワーク。
【請求項３】
前記調整可能な回路要素は可変抵抗器を備える、請求項１に記載の人工ニューラルネットワーク。
【請求項４】
前記可変抵抗器は、構成ビット及びトリムビットのうちの１つ以上によって構成される、請求項３に記載の人工ニューラルネットワーク。
【請求項５】
前記可変抵抗器は、個別の抵抗器要素を使用して構成される、請求項４に記載の人工ニューラルネットワーク。
【請求項６】
前記可変抵抗器は、ＭＯＳランジスタを使用して構成される、請求項４に記載の人工ニューラルネットワーク。
【請求項７】
前記調整可能な回路要素は、スイッチドキャパシタを備える、請求項１に記載の人工ニューラルネットワーク。
【請求項８】
前記調整可能な回路要素はＮＭＯＳトランジスタを備え、前記ＮＭＯＳトランジスタによって提供される抵抗は、前記ＮＭＯＳトランジスタのゲートによって調整可能である、請求項１に記載の人工ニューラルネットワーク。
【請求項９】
前記ＮＭＯＳトランジスタの前記ゲートは、ＭＯＳ抵抗レプリカ回路によって制御される、請求項８に記載の人工ニューラルネットワーク。
【請求項１０】
前記ＭＯＳ抵抗レプリカ回路は、前記ＮＭＯＳトランジスタと同じ、又は同様のＭＯＳレプリカトランジスタを含む、請求項９に記載の人工ニューラルネットワーク。
【請求項１１】
電流ミラーを更に備える、請求項１に記載の人工ニューラルネットワーク。
【請求項１２】
サンプルホールドミラーを更に備える、請求項１に記載の人工ニューラルネットワーク。
【請求項１３】
前記活性化関数回路は、前記入力に対して双曲線正接関数を実行して、前記出力電流を生成する、請求項２に記載の人工ニューラルネットワーク。
【請求項１４】
前記活性化関数回路は、前記入力に対してＲｅＬＵ関数を実行して、前記出力電流を生成する、請求項２に記載の人工ニューラルネットワーク。
【請求項１５】
前記活性化関数回路は、前記入力に対してシグモイド関数を実行して、前記出力電流を生成する、請求項２に記載の人工ニューラルネットワーク。
【請求項１６】
前記加算器回路は演算増幅器を含む、請求項１に記載の人工ニューラルネットワーク。
【請求項１７】
前記演算増幅器のバイアスは、ベクトルマトリクス乗算器アレイサイズごとに調整される、請求項１６に記載の人工ニューラルネットワーク。
【請求項１８】
前記演算増幅器の前記バイアスは、前記調整可能な回路要素の値に基づく、請求項１７に記載の人工ニューラルネットワーク。
【請求項１９】
前記ＭＯＳ抵抗レプリカ回路は、カスケード構成で配置された複数のトランジスタ対を含む高電圧演算増幅器を備える、請求項９に記載の人工ニューラルネットワーク。
【請求項２０】
前記ベクトルマトリクス乗算アレイからの前記電流は、前記ベクトルマトリクス乗算アレイのビット線に提供される、請求項１に記載の人工ニューラルネットワーク。
【請求項２１】
前記ベクトルマトリクス乗算アレイからの前記電流は、前記ベクトルマトリクス乗算アレイのソース線に提供される、請求項１に記載の人工ニューラルネットワーク。
【請求項２２】
前記フラッシュメモリセルは、分割ゲートメモリセルである、請求項１に記載の人工ニューラルネットワーク。
【請求項２３】
フラッシュメモリセルの行及び列を含むベクトルマトリクス乗算アレイと、
前記ベクトルマトリクス乗算アレイから差動入力電流信号を受け取り、前記差動入力電流信号に応答して出力電圧を生成するための加算器回路であって、調整可能な回路要素を含む、加算器回路と、を備える、人工ニューラルネットワーク。
【請求項２４】
前記加算器回路から前記出力電圧を受け取り、前記出力電圧に応答して出力電流を生成するための活性化関数回路を、更に備える、請求項２３に記載の人工ニューラルネットワーク。
【請求項２５】
前記調整可能な回路要素は可変抵抗器を備える、請求項２３に記載の人工ニューラルネットワーク。
【請求項２６】
前記可変抵抗器は、構成ビット及びトリムビットのうちの１つ以上によって構成されている、請求項２５に記載の人工ニューラルネットワーク。
【請求項２７】
前記可変抵抗器は、個別の抵抗器要素を使用して構成されている、請求項２６に記載の人工ニューラルネットワーク。
【請求項２８】
前記可変抵抗器は、ＭＯＳトランジスタを使用して構成されている、請求項２６に記載の人工ニューラルネットワーク。
【請求項２９】
前記調整可能な回路要素はスイッチドキャパシタを備える、請求項２３に記載の人工ニューラルネットワーク。
【請求項３０】
前記調整可能な回路要素はＮＭＯＳトランジスタを備え、前記ＮＭＯＳトランジスタによって提供される抵抗は、前記ＮＭＯＳトランジスタのゲートによって調整可能である、請求項２３に記載の人工ニューラルネットワーク。
【請求項３１】
前記ＮＭＯＳトランジスタの前記ゲートは、ＭＯＳ抵抗レプリカ回路によって制御される、請求項３０に記載の人工ニューラルネットワーク。
【請求項３２】
前記ＭＯＳ抵抗レプリカ回路は、前記ＮＭＯＳトランジスタと同じ、又は同様のＭＯＳレプリカトランジスタを含む、請求項３１に記載の人工ニューラルネットワーク。
【請求項３３】
電流ミラーを更に備える、請求項２３に記載の人工ニューラルネットワーク。
【請求項３４】
サンプルホールドミラーを更に備える、請求項２３に記載の人工ニューラルネットワーク。
【請求項３５】
前記活性化関数回路は、入力に対して双曲線正接関数を実行して、前記出力電流を生成する、請求項２４に記載の人工ニューラルネットワーク。
【請求項３６】
前記活性化関数回路は、入力に対してＲｅＬＵ関数を実行して、前記出力電流を生成する、請求項２４に記載の人工ニューラルネットワーク。
【請求項３７】
前記活性化関数回路は、入力に対してシグモイド関数を実行して、前記出力電流を生成する、請求項２４に記載の人工ニューラルネットワーク。
【請求項３８】
前記加算器回路は演算増幅器を含む、請求項２３に記載の人工ニューラルネットワーク。
【請求項３９】
前記演算増幅器のバイアスは、ベクトルマトリクス乗算器アレイサイズごとに調整される、請求項３８に記載の人工ニューラルネットワーク。
【請求項４０】
前記演算増幅器の前記バイアスは、前記調整可能な回路要素の値に関連する、請求項３９に記載の人工ニューラルネットワーク。
【請求項４１】
前記ＭＯＳ抵抗レプリカ回路は、カスケード構成で配置された複数のトランジスタ対を含む高電圧演算増幅器を備える、請求項３１に記載の人工ニューラルネットワーク。
【請求項４２】
前記ベクトルマトリクス乗算アレイからの電流は、前記ベクトルマトリクス乗算アレイのビット線に提供される、請求項２３に記載の人工ニューラルネットワーク。
【請求項４３】
前記ベクトルマトリクス乗算アレイからの電流は、前記ベクトルマトリクス乗算アレイのソース線に提供される、請求項２３に記載の人工ニューラルネットワーク。
【請求項４４】
前記フラッシュメモリセルは、分割ゲートメモリセルである、請求項２３に記載の人工ニューラルネットワーク。
【請求項４５】
人工ニューラルネットワークのためのプログラム可能なニューロンであって、該プログラム可能なニューロンは、
フラッシュメモリセルの行及び列を含むベクトルマトリクス乗算アレイと、
前記ベクトルマトリクス乗算アレイから電流を受け取り、前記電流に応答して出力を生成するためのニューロン出力回路であって、調整可能な回路要素を備える、ニューロン出力回路と、を備える、プログラム可能なニューロン。
【請求項４６】
前記ニューロン出力回路は、
加算器回路から出力電圧を入力として受け取り、前記出力電圧に応答して出力電流を生成するための活性化関数回路を備える、請求項４５に記載のプログラム可能なニューロン。
【請求項４７】
前記調整可能な回路要素は可変抵抗器を備える、請求項４５に記載のプログラム可能なニューロン。
【請求項４８】
前記可変抵抗器は、構成ビット及びトリムビットのうちの１つ以上によって構成される、請求項４７に記載のプログラム可能なニューロン。
【請求項４９】
前記可変抵抗器は、個別の抵抗器要素を使用して構成される、請求項４８に記載のプログラム可能なニューロン。
【請求項５０】
前記可変抵抗器は、ＭＯＳトランジスタを使用して構成される、請求項４８に記載のプログラム可能なニューロン。
【請求項５１】
前記調整可能な回路要素はスイッチドキャパシタを備える、請求項４５に記載のプログラム可能なニューロン。
【請求項５２】
前記調整可能な回路要素はＮＭＯＳトランジスタを備え、前記ＮＭＯＳトランジスタによって提供される抵抗は、前記ＮＭＯＳトランジスタのゲートによって調整可能である、請求項４５に記載のプログラム可能なニューロン。
【請求項５３】
前記ＮＭＯＳトランジスタの前記ゲートは、ＭＯＳ抵抗レプリカ回路によって制御される、請求項５２に記載のプログラム可能なニューロン。
【請求項５４】
前記ＭＯＳ抵抗レプリカ回路は、前記ＮＭＯＳトランジスタと同じ、又は同様のＭＯＳレプリカトランジスタを含む、請求項５３に記載のプログラム可能なニューロン。
【請求項５５】
電流ミラーを更に備える、請求項４５に記載のプログラム可能なニューロン。
【請求項５６】
サンプルホールドミラーを更に備える、請求項４５に記載のプログラム可能なニューロン。
【請求項５７】
前記活性化関数回路は、前記入力に対して双曲線正接関数を実行して、前記出力電流を生成する、請求項４６に記載のプログラム可能なニューロン。
【請求項５８】
前記活性化関数回路は、前記入力に対してＲｅＬＵ関数を実行して、前記出力電流を生成する、請求項４６に記載のプログラム可能なニューロン。
【請求項５９】
前記活性化関数回路は、前記入力に対してシグモイド関数を実行して、前記出力電流を生成する、請求項４６に記載のプログラム可能なニューロン。
【請求項６０】
前記加算器回路は演算増幅器を含む、請求項４５に記載のプログラム可能なニューロン。
【請求項６１】
前記演算増幅器のバイアスは、ベクトルマトリクス乗算器アレイサイズごとに調整される、請求項６０に記載のプログラム可能なニューロン。
【請求項６２】
前記演算増幅器の前記バイアスは、前記調整可能な回路要素の値に基づく、請求項６１に記載のプログラム可能なニューロン。
【請求項６３】
前記ＭＯＳ抵抗レプリカ回路は、カスケード構成で配置された複数のトランジスタ対を含む高電圧演算増幅器を備える、請求項５３に記載のプログラム可能なニューロン。
【請求項６４】
前記ベクトルマトリクス乗算アレイからの前記電流は、前記ベクトルマトリクス乗算アレイのビット線に提供される、請求項４５に記載のプログラム可能なニューロン。
【請求項６５】
前記ベクトルマトリクス乗算アレイからの前記電流は、前記ベクトルマトリクス乗算アレイのソース線に提供される、請求項４５に記載のプログラム可能なニューロン。
【請求項６６】
前記フラッシュメモリセルは、分割ゲートメモリセルである、請求項４５に記載のプログラム可能なニューロン。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
アナログニューロモーフィックメモリを利用する人工ニューラルネットワークは、典型的には、各ＶＭＭステージの後に、加算器及び活性化関数回路を備える。加算器が、ＶＭＭからの電流信号を電圧信号に変換し、次いで、活性化関数回路が、電圧信号を正規化し、次のＶＭＭステージに提供され得る正規化された電流信号を生成する。先行技術の加算器及び活性化回路は、典型的には、柔軟性がなく、特定のＶＭＭアレイごとに構成することができない。ＶＭＭは、出力することができる電流の最大レベルで変化し得るため、これは問題である。