(57)【要約】  アクチュエータ素子アレイ中のアクチュエータ素子の静電容量を決定する試験回路であって、試験回路は、コントローラと、試験入力を生成する電源と、試験回路とアクチュエータ素子との間の試験経路での１つ以上の試験値を測定する測定回路とを備え、コントローラは、試験期間中、アクチュエータ素子に関連する第１のスイッチを制御してアクチュエータ素子を試験経路に接続し、電源を制御して第１の試験入力を生成し、第１の試験入力に応じて生成される第１の試験値からアクチュエータ素子の全静電容量を決定し、全静電容量（ＣＰＡＲ＋ＣＡＣＴ）からアクチュエータ素子の静電容量（ＣＡＣＴ）を決定するように構成される、試験回路。【選択図】図２ａ
2019521018.tif 000002
【特許請求の範囲】
【請求項１】
アクチュエータ素子アレイ中のアクチュエータ素子の静電容量（ＣＡＣＴ）を決定する試験回路であって、前記試験回路は、
コントローラと、
試験入力を生成する電源と、
前記試験回路と前記アクチュエータ素子との間の試験経路での１つ以上の試験値を測定する測定回路と、を備え、
前記コントローラは、試験期間中、
前記アクチュエータ素子に関連する第１のスイッチを制御して前記アクチュエータ素子を前記試験経路に接続し、
前記電源を制御して第１の試験入力を生成し、
前記第１の試験入力に応じて生成される第１の試験値から前記アクチュエータ素子の全静電容量（ＣＰＡＲ＋ＣＡＣＴ）を決定し、
前記全静電容量（ＣＰＡＲ＋ＣＡＣＴ）から前記アクチュエータ素子の前記静電容量（ＣＡＣＴ）を決定する、ように構成される、試験回路。
【請求項２】
前記コントローラは、前記第１の期間中、
前記さらなるアクチュエータ素子に関連する第２のスイッチを制御して、前記試験経路とさらなるアクチュエータ素子との間の短絡が存在するとき、前記さらなるアクチュエータ素子を前記試験経路に接続するようにさらに構成される、請求項１に記載の試験回路。
【請求項３】
前記コントローラは、
前記試験値と前記決定された静電容量とのうちの１つ以上に応じて前記アクチュエータ素子に関連する不具合を検出するようにさらに構成される、請求項１または２に記載の試験回路。
【請求項４】
前記不具合は、
断線と、前記アクチュエータ素子の両端間の短絡と、前記試験経路と前記さらなるアクチュエータ素子との間の前記短絡と、の１つ以上を含む、請求項３に記載の試験回路。
【請求項５】
前記コントローラは、第１の較正期間中、
前記アクチュエータ素子に関連する前記第１のスイッチを制御して前記アクチュエータ素子を前記試験経路から絶縁し、
前記試験経路での第２の試験入力を制御して前記アクチュエータ素子に関連する寄生容量（ＣＰＡＲ）を充電し、
前記第２の試験入力に応じて生成される第２の試験値から前記関連する寄生容量（ＣＰＡＲ）を決定する、ようにさらに構成され、
前記アクチュエータ素子についての前記関連する寄生容量（ＣＰＡＲ）は前記全静電容量（ＣＰＡＲ＋ＣＡＣＴ）から前記アクチュエータ素子の前記静電容量（ＣＡＣＴ）を決定するのに用いられる、請求項１〜４のいずれかに記載の試験回路。
【請求項６】
前記第１の試験値は前記第１の試験入力と寄生電流とに応じてさらに生成される、請求項１〜４のいずれかに記載の試験回路。
【請求項７】
前記コントローラは、第１の較正期間中、
前記電源を制御して前記寄生電流にバイアスをかけて前記アクチュエータ素子から離し、
前記アクチュエータ素子に関連する前記第１のスイッチを制御して前記アクチュエータ素子を前記試験経路から電気的に絶縁し、
前記電源を制御して前記アクチュエータ素子に関連する寄生容量を前記寄生電流で充電し、
前記関連する寄生容量を前記寄生電流で充電するのに応じて第２の試験値を生成する、ようにさらに構成される、請求項６に記載の試験回路。
【請求項８】
前記コントローラは、第２の較正期間中、
前記電源を制御して前記寄生電流にバイアスをかけて前記アクチュエータ素子から離し、
前記アクチュエータ素子に関連する前記第１のスイッチを制御して前記アクチュエータ素子を前記試験経路から電気的に絶縁し、
前記関連する寄生容量を前記寄生電流と第２の試験入力とで充電するように前記電源を制御し、
前記関連する寄生容量を前記寄生電流と第２の試験入力とで充電するのに応じて第３の試験値を生成するようにさらに構成される、請求項７に記載の試験回路。
【請求項９】
第２の試験値と第３の試験値とが前記全静電容量（ＣＰＡＲ＋ＣＡＣＴ）から前記アクチュエータ素子の前記静電容量（ＣＡＣＴ）を決定するのに用いられる、請求項８に記載の試験回路。
【請求項１０】
推定された寄生容量（ＣＰＡＲ）が前記全静電容量（ＣＰＡＲ＋ＣＡＣＴ）から前記アクチュエータの前記静電容量（ＣＡＣＴ）を決定するのに用いられる、請求項１〜４のいずれかに記載の試験回路。
【請求項１１】
前記測定回路は、各々が前記試験経路での前記１つ以上の試験値を受けるように配置される１つ以上のコンパレータを備える、請求項１〜１０のいずれかに記載の試験回路。
【請求項１２】
前記コンパレータの各々は設定されたレベルの入力を受けるように配置される、請求項１１に記載の試験回路。
【請求項１３】
前記測定回路は、前記１つ以上のコンパレータから出力を受けるように配置されるタイマを備える、請求項１１〜１２のいずれかに記載の試験回路。
【請求項１４】
前記タイマは、第１の設定レベルから第２の設定レベルへの前記第１の試験値の前記遷移時間と、第３の設定レベルから第４の設定レベルへの前記第２の試験値の前記遷移時間と、第５の設定レベルから第６の設定レベルへの前記第３の試験値の前記遷移時間とのうちの１つ以上を測定するように構成される、請求項１３に記載の試験回路。
【請求項１５】
前記試験回路は、前記試験経路から前記試験回路を電気的に絶縁するよう配置される試験スイッチをさらに備える、請求項１〜１４のいずれかに記載の試験回路。
【請求項１６】
前記試験回路は、前記１つ以上の試験入力をさらなる測定回路に選択的に提供する精度回路をさらに備える、請求項１〜１５のいずれかに記載の試験回路。
【請求項１７】
前記試験回路は前記試験経路を放電する放電スイッチをさらに備える、請求項１〜１６のいずれかに記載の試験回路。
【請求項１８】
前記電源は定電流源を備え、前記第１の試験入力は定電流を備える、請求項１〜１７のいずれかに記載の試験回路。
【請求項１９】
アクチュエータ素子アレイでの不具合を検出する試験回路であって、前記試験回路は、
コントローラと、
試験入力を生成する電源と、
試験経路での１つ以上の試験値を測定する測定回路と
を備え、前記コントローラは、第１の期間中、
前記アレイの第１のアクチュエータ素子に関連する第１のスイッチを制御して前記第１のアクチュエータ素子を前記試験経路に接続し、
前記電源を制御して第１の試験入力を生成し、
前記第１の試験入力に応じて生成される第１の試験値から前記不具合を検出する、ように構成される、試験回路。
【請求項２０】
前記コントローラは、
前記アレイ中の第２のアクチュエータ素子に関連する第２のスイッチを制御して前記第２のアクチュエータ素子を放電させる、ようにさらに構成される、請求項１９に記載の試験回路。
【請求項２１】
前記不具合は、断線と、前記第１のアクチュエータ素子の両端間の短絡と、前記試験経路と前記第２のアクチュエータ素子との間の短絡とうちの１つ以上を含む、請求項１９または２０のいずれかに記載の試験回路。
【請求項２２】
前記断線不具合は、前記決定された静電容量が静電容量閾値未満であることを含む、請求項２１に記載の試験回路。
【請求項２３】
１つ以上のアクチュエータ素子を備えるアクチュエータ素子アセンブリと、
前記１つ以上のアクチュエータ素子のうちのアクチュエータ素子を試験経路または駆動経路に選択的に接続する複数のスイッチを備えるスイッチ回路と、
試験回路であって、
前記試験経路に接続されるときに前記アクチュエータ素子の静電容量を決定する、および／または前記アクチュエータ素子アセンブリの不具合を検出するように構成される試験回路と、を備える液滴堆積ヘッド回路。
【請求項２４】
前記試験回路は、
コントローラと、
前記試験経路についての試験入力を生成する電源と、
前記試験入力に応じて生成される前記試験経路での１つ以上の試験値を測定する測定回路と、を備える、請求項２３に記載の液滴堆積ヘッド回路。
【請求項２５】
前記試験経路は、前記試験経路での静電容量を放電するように構成される放電スイッチを備える、請求項２３または２４に記載の液滴堆積ヘッド回路。
【請求項２６】
前記試験経路は、前記試験回路と前記１つ以上のアクチュエータ素子との間にある第１の試験バスを備える、請求項２３〜２５のいずれかに記載の液滴堆積ヘッド回路。
【請求項２７】
前記駆動経路は、駆動回路と前記１つ以上のアクチュエータ素子との間にある前記第１の試験バスを備える、請求項２６に記載の液滴堆積ヘッド回路。
【請求項２８】
前記駆動経路は、駆動回路と前記１つ以上のアクチュエータ素子との間にある第２の試験バスを備える、請求項２３〜２７のいずれかに記載の液滴堆積ヘッド回路。
【請求項２９】
前記試験経路は、前記駆動経路から前記試験回路を電気的に絶縁する試験スイッチを備える、請求項２３〜２７のいずれか１項に記載の液滴堆積ヘッド回路。
【請求項３０】
前記複数のスイッチのうちのスイッチは、直列に配置される第１および第２のスイッチ素子を備える、請求項２３〜２９のいずれかに記載の液滴堆積ヘッド回路。
【請求項３１】
前記スイッチは、前記第１および第２のスイッチ素子と並列に配置される第３のスイッチ素子をさらに備える、請求項３０に記載の液滴堆積ヘッド回路。
【請求項３２】
前記第１および第２のスイッチ素子の前記ＯＮ抵抗は前記第３のスイッチ素子の前記ＯＮ抵抗よりも低い、請求項３１に記載の液滴堆積ヘッド回路。
【請求項３３】
前記第１の試験バスは前記第１および第２のスイッチ素子間に接続され、前記第１のスイッチ素子は、前記駆動経路から前記試験回路を電気的に絶縁するように構成される、請求項３０〜３２のいずれかに記載の液滴堆積ヘッド回路。
【請求項３４】
前記スイッチは、前記第１のスイッチ素子と並列に配置される第３のスイッチ素子をさらに備える、請求項３０に記載の液滴堆積ヘッド回路。
【請求項３５】
前記第１の試験バスは前記第２および第３のスイッチ素子間に接続され、前記試験スイッチは前記試験バスに設けられる、請求項３４に記載の液滴堆積ヘッド回路。
【請求項３６】
前記不具合が検出されるときに不具合対応を開始するようにさらに構成される、請求項２３〜３５のいずれかに記載の液滴堆積ヘッド回路。
【請求項３７】
プリントヘッド回路中のアクチュエータ素子の静電容量（ＣＡＣＴ）を決定する方法であって、
前記アクチュエータ素子を試験経路に接続することと、
前記試験経路についての第１の入力を試験回路で生成することと、
前記試験入力に応じて生成される前記試験経路での第１の試験値を前記試験回路で測定することと、
前記第１の試験値から前記アクチュエータ素子の全静電容量（ＣＰＡＲ＋ＣＡＣＴ）を前記第１の試験値に応じて決定することと、
前記全静電容量（ＣＰＡＲ＋ＣＡＣＴ）から前記アクチュエータ素子の前記静電容量（ＣＡＣＴ）を決定することと、を含む、方法。
【請求項３８】
前記第１の試験値に応じて不具合を検出することをさらに含む、請求項３７に記載の方法。
【請求項３９】
前記不具合が検出されるときに前記プリントヘッド回路に対して不具合対応を開始することを含む、請求項３８に記載の方法。
【請求項４０】
請求項１〜２２のいずれかに記載の試験回路を有する液滴堆積装置。
【請求項４１】
請求項１〜２２のいずれかに記載の試験回路を備える試験モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は試験回路に関する。これは、特に、液滴堆積装置のアクチュエータ、センサまたはエナジハーベスタなどの圧電素子を利用する装置に有効に応用することができる。
【背景技術】
【０００２】
液滴堆積ヘッドからの液滴の吐出の制御を実現し、このような液滴の配置を制御して受容媒体（ｒｅｃｅｉｖｉｎｇ  ｍｅｄｉｕｍ）または印刷媒体にドットを生成することを実現するインクジェットプリンタなどの液滴堆積装置が公知である。
【０００３】
インクジェットプリントヘッドなどの液滴堆積ヘッドは一般的にはアクチュエータ素子によって実現される吐出機構を備える。
【０００４】
アクチュエータ素子および関連駆動回路に対して診断試験を実行することは、例えば、プリントヘッドに組み込む前またはプリントヘッドに組み込んだ後のアクチュエータ素子の不具合を特定して、意図しない印刷不良を生じ得るあらゆる不具合を特定するのにも重要である。
【０００５】
試験される不具合は、例えば、熱損傷、ハンドリング時の損傷やヒートショック、製造欠陥や組み立て欠陥によって生じる場合があるアクチュエータ素子の両端間の断線や短絡を含む。
【０００６】
試験アクチュエータ素子について様々な診断試験技術が存在する。
【０００７】
例えば、アクチュエータ素子の両端間の短絡について試験する場合、電流を、プローブを介してアクチュエータ素子によって引き込み、対応する電圧を測定したり、印加された電圧と生じた電流とを測定したりする。しかし、プリントヘッドまたはプリンタに組み込まれた場合にはプローブでアクチュエータ素子にアクセスすることは困難である。プリントヘッドの特徴寸法が減少すると、これはますます困難になるか、実現できなくなる。したがって、この方法を用いた断線試験は困難である。
【０００８】
これの代わりに、アクチュエータ素子の両端間の断線の試験に光学的技術を用いられる場合がある。これを用いて、アクチュエータ素子を所定の波形で駆動して、アクチュエータ素子の充電および放電に起因する熱を赤外線（ＩＲ）カメラで撮影する。ヒートスポットにより断線の有無が確かめられる。
【０００９】
しかし、ヒートスポットを撮影するのに必要な装置は、複雑かつ高価であり、一般的にプリントヘッド内のハードウェアによりＩＲカメラの視線が遮られるので、アクチュエータ素子がプリントヘッドに組み込まれた後は特に適さない。
【００１０】
さらに、短絡によって駆動時にアクチュエータ素子から熱が発生するので、光学的技術は単独で行なわれる場合には不正確である場合があり、短絡の存在を除外するために光学的技術とともにさらなる試験を行なうことが必要であり、したがって、このような試験は遅滞する場合がある。
【００１１】
したがって、アクチュエータ素子を試験する既存の試験技術は遅滞するものであり、複雑であり、高価でありかつ／または不正確である。
【発明の概要】
【００１２】
一態様に係れば、アクチュエータ素子アレイ中のアクチュエータ素子の静電容量（ＣＡＣＴ）を決定する試験回路であって、試験回路は、コントローラと、試験入力を生成する電源と、試験回路とアクチュエータ素子との間の試験経路での１つ以上の試験値を測定する測定回路とを備えており、コントローラは、試験期間中、アクチュエータ素子を試験経路に接続するように、アクチュエータ素子に関連する第１のスイッチを制御し、第１の試験入力を生成するように電源を制御し、第１の試験入力に応じて生成される第１の試験値からアクチュエータ素子の全静電容量（ＣＰＡＲ＋ＣＡＣＴ）を決定し、全静電容量（ＣＰＡＲ＋ＣＡＣＴ）からアクチュエータ素子の静電容量（ＣＡＣＴ）を決定するように構成されている、試験回路が提供される。
【００１３】
好ましくは、コントローラは、第１の期間中、試験経路とさらなるアクチュエータ素子との間の短絡が存在するとき、さらなるアクチュエータ素子を試験経路に接続するように、さらなるアクチュエータ素子に関連する第２のスイッチを制御するようにさらに構成されている。
【００１４】
好ましくは、コントローラは、試験値と決定された静電容量との１つ以上に応じてアクチュエータ素子に関連する不具合を検出するようにさらに構成されており、不具合は、断線と、アクチュエータの両端間の短絡と、試験経路とさらなるアクチュエータ素子との間の短絡との１つ以上を備える。
【００１５】
好ましくは、不具合は、決定された静電容量が静電容量閾値未満であることを備える。
【００１６】
好ましくは、コントローラは、第１の較正期間中、アクチュエータ素子を試験経路から絶縁するように、アクチュエータ素子に関連する第１のスイッチを制御し、アクチュエータ素子に関連する寄生容量（ＣＰＡＲ）を充電するように試験経路での第２の試験入力を制御し、第２の試験入力に応じて生成される第２の試験値から関連する寄生容量（ＣＰＡＲ）を決定するようにさらに構成されており、アクチュエータ素子についての関連する寄生容量（ＣＰＡＲ）は全静電容量（ＣＰＡＲ＋ＣＡＣＴ）からアクチュエータ素子の静電容量（ＣＡＣＴ）を決定するのに用いられる。
【００１７】
好ましくはさらに、第１の試験値は第１の試験入力と寄生電流とに応じてさらに生成され、コントローラは、第１の較正期間中、寄生電流にバイアスをかけてアクチュエータ素子から離すように電源を制御し、アクチュエータ素子を試験経路から電気的に絶縁するように、アクチュエータ素子に関連する第１のスイッチを制御し、アクチュエータ素子に関連する寄生容量を寄生電流で充電するように電源を制御し、関連する寄生容量を寄生電流で充電するのに応じて第２の試験値を生成するようにさらに構成されている。
【００１８】
好ましくは、コントローラは、第２の較正期間中、寄生電流にバイアスをかけてアクチュエータ素子から離すように電源を制御し、アクチュエータ素子を試験経路から電気的に絶縁するように、アクチュエータ素子に関連する第１のスイッチを制御し、関連する寄生容量を寄生電流と第２の試験入力とで充電するように電源を制御し、関連する寄生容量を寄生電流と第２の試験入力とで充電するのに応じて第３の試験値を生成するようにさらに構成されている。
【００１９】
好ましくは、第２の試験値と第３の試験値とが全静電容量（ＣＰＡＲ＋ＣＡＣＴ）からアクチュエータ素子の静電容量（ＣＡＣＴ）を決定するのに用いられる。
【００２０】
好ましくは、測定回路は、各々が試験経路での１つ以上の試験値を受けるように配置されている１つ以上のコンパレータを備えており、コンパレータの各々は設定されたレベルの入力を受けるように配置されており、および／または設定されたレベルの入力は電圧レベルと電流レベルとのうちの１つを備える。
【００２１】
好ましくは、測定回路は、１つ以上のコンパレータから出力を受けるように配置されているタイマを備えており、タイマは、第１の設定レベルから第２の設定レベルへの第１の試験値の遷移時間と、第３の設定レベルから第４の設定レベルへの第２の試験値の遷移時間と、第５の設定レベルから第６の設定レベルへの第３の試験値の遷移時間とのうちの１つ以上を測定するように構成されている。
【００２２】
好ましくは、第１、第３および第５の設定レベルのうちの１つ以上は実質的に等しく、および／または第２、第４および第６の設定レベルのうちの１つ以上は実質的に等しい。
【００２３】
好ましくは、試験回路は、試験経路から試験回路を電気的に絶縁するよう配置されている試験スイッチをさらに備える。
【００２４】
好ましくは、試験回路は、１つ以上の試験入力をさらなる測定回路に選択的に提供する精度回路をさらに備える。
【００２５】
好ましくは、試験回路は試験経路を放電する放電スイッチをさらに備える。
【００２６】
好ましくは、電源は定電流源を備えており、第１の試験入力は定電流を備える。
【００２７】
さらなる態様に係れば、アクチュエータ素子アレイでの不具合を検出する試験回路であって、試験回路は、コントローラと、試験入力を生成する電源と、試験経路での１つ以上の試験値を測定する測定回路とを備えており、コントローラは、第１の期間中、第１のアクチュエータ素子を試験経路に接続するように、アレイの第１のアクチュエータ素子に関連する第１のスイッチを制御し、第１の試験入力を生成するように電源を制御し、第１の試験入力に応じて生成される第１の試験値から不具合を検出するように構成されている、試験回路が提供される。
【００２８】
好ましくは、コントローラは、アレイ中の第２のアクチュエータ素子に関連する第２のスイッチを、第２のアクチュエータ素子を放電するように制御するようにさらに構成されている。
【００２９】
好ましくは、不具合は、第１のアクチュエータ素子の両端間の短絡を備えており、および／または不具合は試験経路と第２のアクチュエータ素子との間の短絡を備える。
【００３０】
さらなる態様に係れば、１つ以上のアクチュエータ素子を備えるアクチュエータ素子アセンブリと、１つ以上のアクチュエータ素子のうちのアクチュエータ素子を試験経路または駆動経路に選択的に接続する複数のスイッチを備えるスイッチ回路と、試験経路に接続されるときにアクチュエータ素子の静電容量を決定する、および／またはアクチュエータ素子アセンブリの不具合を検出するように構成されている試験回路と、を備える液滴堆積ヘッド回路が提供される。
【００３１】
好ましくは、試験回路は、コントローラと、試験経路についての試験入力を生成する電源と、試験入力に応じて生成される試験経路での１つ以上の試験値を測定する測定回路とを備える。
【００３２】
好ましくは、試験経路は、試験経路での静電容量を放電するように構成されている放電スイッチを備える。
【００３３】
好ましくは、試験経路は、試験回路と１つ以上のアクチュエータ素子との間にある第１の試験バスを備えており、駆動経路は、駆動回路と１つ以上のアクチュエータ素子との間にある第１の試験バスを備える。
【００３４】
好ましくは、駆動経路は、駆動回路と１つ以上のアクチュエータ素子との間にある第２の試験バスを備える。
【００３５】
好ましくは、試験経路は、駆動経路から試験回路を電気的に絶縁する試験スイッチを備える。
【００３６】
好ましくは、複数のスイッチのうちのスイッチは、直列に配置されている第１および第２のスイッチ素子を備える。
【００３７】
好ましくは、スイッチは、第１および第２のスイッチ素子と並列に配置されている第３のスイッチ素子をさらに備えており、第１および第２のスイッチ素子のＯＮ抵抗は第３のスイッチ素子のＯＮ抵抗よりも低い。
【００３８】
好ましくは、第１の試験バスは第１および第２のスイッチ素子間に接続され、第１のスイッチ素子は、駆動経路から試験回路を電気的に絶縁するように構成されている。
【００３９】
好ましくは、スイッチは、第１のスイッチ素子と並列に配置されている第３のスイッチ素子をさらに備えており、第１の試験バスは第２および第３のスイッチ素子間に接続され、試験スイッチは試験バスに設けられている。
【００４０】
好ましくは、液滴堆積ヘッド回路は、不具合が検出されるときに不具合対応を開始するようにさらに構成されている。
【００４１】
好ましくは、不具合は、断線と、短絡と、静電容量が閾値に達することとのうちの１つを備える。
【００４２】
さらなる態様に係れば、プリントヘッド回路中のアクチュエータ素子の静電容量（ＣＡＣＴ）を決定する方法であって、アクチュエータ素子を試験経路に接続する工程と、試験経路についての第１の入力を試験回路で生成する工程と、試験入力に応じて生成される試験経路での第１の試験値を試験回路で測定する工程と、第１の試験値からアクチュエータ素子の全静電容量（ＣＰＡＲ＋ＣＡＣＴ）を第１の試験値に応じて決定する工程と、全静電容量（ＣＰＡＲ＋ＣＡＣＴ）からアクチュエータ素子の静電容量（ＣＡＣＴ）を決定する工程とを備える方法が提供される。
【００４３】
好ましくは、方法は、第１の試験値に応じて不具合を検出する工程と、不具合が検出されるときにプリントヘッド回路に対して不具合対応を開始する工程とをさらに備える。
【図面の簡単な説明】
【００４４】
以降、以下に示す添付の図面を参照して実施形態を説明する。
【図１ａ】図１ａは、公知の液滴堆積ヘッドの一部の断面を概略的に示す。
【図１ｂ】図１ｂは、実施形態に係る図１の複数のアクチュエータ素子を駆動する公知の回路の例を概略的に示す。
【図２ａ】図２ａは、実施形態に係るアクチュエータ素子の試験回路を概略的に示す。
【図２ｂ】図２ｂは、図２ａの試験回路を用いて得られる測定値をグラフで示す。
【図２ｃ】図２ｃは、図２ａの試験回路を用いて得られるさらなる測定値をグラフで示す。
【図３ａ】図３ａは、実施形態に係るスイッチ例を概略的に示す。
【図３ｂ】図３ｂは、実施形態に係る駆動波形例を概略的に示す。
【図４ａ】図４ａは、アクチュエータ素子が実施形態に係る図３ａのスイッチによって駆動される場合の図２ａの試験回路の例を概略的に示す。
【図４ｂ】図４ｂは、図４ａの試験回路を用いて得られる測定値をグラフで示す。
【図５ａ】図５ａは、実施形態に係る試験回路を有する回路を概略的に示す。
【図５ｂ】図５ｂは、図５ａの回路中のアクチュエータ素子の両端間の短絡を概略的に示す。
【図５ｃ】図５ｃは、図５ａの回路中のアクチュエータ素子間の短絡を概略的に示す。
【図６】図６は、実施形態に係る試験回路を有する回路を概略的に示す。
【図７ａ】図７ａは、さらなる実施形態に係る試験回路を有する回路を概略的に示す。
【図７ｂ】図７ｂは、実施形態に係る駆動波形例を概略的に示す。
【図７ｃ】図７ｃは、さらなる実施形態に係る試験回路を有する回路を概略的に示す。
【図７ｄ】図７ｄは、さらなる駆動波形例を概略的に示す。
【図８】図８は、専用の回路として実施される試験回路を概略的に示す。
【発明を実施するための形態】
【００４５】
図１ａは、公知の液滴堆積ヘッド（以下「プリントヘッド」）の一部の断面を概略的に示す。プリントヘッドは公知の液滴堆積装置（以下「プリンタ」）の一部であってもよい。
【００４６】
本例では、プリントヘッド１は少なくとも１つの圧力室２を備え、圧力室２は、アクチュエータ素子４が付された膜３を有し、アクチュエータ素子４は膜３上に設けられ、ニュートラル位置としてここで示されている第１の位置（Ｐ１と示されている）との間で、圧力室内に向かって内部に第２の位置（Ｐ２と示されている）まで膜３の動きを実現する。Ｐ１から、Ｐ２の方向とは反対の方向に膜を撓ませる（すなわち圧力室の外部）ようにアクチュエータ素子４を配置することもできることも分かる。
【００４７】
圧力室２は、圧力室２と流体連通する状態で配置されるリザーバ１６から液を受ける液流入ポート１４を備える。
【００４８】
リザーバ１６は図示のために圧力室２に隣接した状態でしか描かれていない。ただし、さらに上流に設けたり、出入りする液の流れを調整する一連のポンプ／バルブを適宜用いてプリントヘッドから離したりしてもよい。
【００４９】
本例では、アクチュエータ素子４は、アクチュエータ素子４の両端間に電界を印加することでアクチュエータ素子４が充電され、これにより、アクチュエータ素子４に歪みが生じて変形するように、圧電材料６を第１の電極８と第２の電極１０との間に設ける圧電アクチュエータ素子４として示されている。アクチュエータ素子を圧電アクチュエータ素子とすることには限定されず、電気容量応答を示す任意の適当なアクチュエータ素子４を適宜用いてもよいことが分かる。
【００５０】
図１の概略例では、圧力室２は、一般的に「ルーフ様式（ｒｏｏｆ  ｍｏｄｅ）」構成と呼ばれるもので構成され、これにより、膜３が撓むと、容積が変化し、したがって、圧力室２内で圧力が変化する。膜３に適当な撓み手順を適用することによって、十分な正圧が圧力室２内で発生して１つ以上の液滴が圧力室２から吐出される。
【００５１】
下部電極１０を接地電位などの基準電位に維持しつつ、電圧波形で形成される１つ以上の駆動パルスを関連アクチュエータ素子４に（例えば第１の電極８に）印加することによってノズル１２からのこのような液滴吐出を実現してもよい。駆動波形をきめ細かく設計することによって、ノズル１２からの予測可能で均一な液滴吐出を実現することができる。
【００５２】
実施形態では、プリントヘッド１は、プリントヘッド１に１つ以上の配列で配置される複数のアクチュエータ素子および関連する複数のノズルを備えてもよい。
【００５３】
実施形態では、１つ以上の駆動パルスの列を備える共通駆動波形を駆動回路によって生成して、複数のアクチュエータ素子に関連するノズルから液滴を吐出するための駆動波形として複数のアクチュエータ素子に選択的に印加してもよい。
【００５４】
これの代わりに、１つ以上の駆動パルスの列を備える駆動波形をアクチュエータ素子毎に生成してもよい。このような駆動波形は、例えば、プリントヘッド上の駆動回路によって生成したり、プリントヘッドと通信する駆動回路によって生成したりしてもよい。
【００５５】
ピクセルとして定義される受容媒体の所定のエリア内に（必要な場合には、受容媒体の動きを調整しつつ）正確に着弾するように液滴の吐出のタイミング合わせを行なってもよいことは、当業者であれば理解するであろう。
【００５６】
これらのピクセルは、印刷データから得られる印刷予定の画像のラスタ化に基づいており、受容媒体上の得られるドットの所望の位置を決定するのに用いられる。
【００５７】
単純な二値表現の場合は、各ピクセルに１つの液滴が入れられるか、液滴が入れられないかである。
【００５８】
より複雑な表現では、各ピクセルに２つ以上の液滴を印刷して得られるピクセルの知覚色濃度を変えることによってグレースケールレベルを付加することができる。
【００５９】
１つの圧力室２しか図１ａに示されていないが、複数の圧力室をプリントヘッド１に適当な構成で配置してもよいと解される。
【００６０】
プリントヘッド１と、その関連特徴（例えば、１つ以上のノズル、１つ以上のアクチュエータ素子、１つ以上の膜、１つ以上の液ポートなど）とを、微小電気機械システム（ｍｉｃｒｏ−ｅｌｅｃｔｒｉｃａｌ−ｍｅｃｈａｎｉｃａｌ  ｓｙｓｔｅｍｓ）（ＭＥＭＳ）プロセスやバルク製造プロセス（ｂｕｌｋ  ｍａｎｕｆａｃｔｕｒｉｎｇ  ｐｒｏｃｅｓｓｅｓ）などの任意の適当な作製プロセスまたは技術を用いて作製してもよい。
【００６１】
ここに記載されている技術はルーフ様式構成で動作するプリントヘッドに限定されず、共有壁構成などの他の構成を持つプリントヘッドに同様に適用されると解される。
【００６２】
図１ｂは、上述の通り複数のアクチュエータ素子４を有するアクチュエータ素子アレイ１０５を備えるプリントヘッド回路１００の例を概略的に示す。
【００６３】
プリントヘッド回路１００は駆動回路１０２と電気接続する状態で設けられ、この状態で、駆動回路１０２は例えばアンプ（図示せず）を用いて駆動波形を生成する。
【００６４】
駆動回路１０２はスイッチ回路１０４と電気接続する状態で配置され、この状態で、スイッチ回路１０４は、アクチュエータ素子アレイ１０５の複数のアクチュエータ素子４に駆動波形を選択的に印加する複数のスイッチ１０６を備える。
【００６５】
本例では、スイッチ１０６は、電線１０８と、すべてのスイッチ１０６に共通のバス１０７とを介して駆動回路１０２に接続されている。代替例では、スイッチ１０６を各々、個々の電線を介して駆動回路１０２に接続してもよい。各スイッチ１０６は、関連するアクチュエータ素子４に、両者の間の個々のアクチュエータ線１０９を介して接続されている。
【００６６】
スイッチ回路１０４は集積回路であってもよく、例えば、特定用途向け集積回路（ＡＳＩＣ）を備えてもよい。例えば、オンにして（例えば、閉じて）、対応するアクチュエータ素子が駆動回路と電気接続することを実現するように特定のスイッチを制御することで、駆動波形をアクチュエータ素子４に印加することができたり、例えば、オフにして（例えば、開いて）、駆動回路１０２からアクチュエータ素子を電気的に絶縁するように特定のスイッチを制御することができたりする点で、スイッチ回路１０４はマルチプレクサに機能的に類似する。単純にするために、駆動回路とアクチュエータ素子４との間の電気径路を「駆動経路」と呼ぶ。
【００６７】
本例では、アクチュエータ素子４は圧電アクチュエータ素子であり、このため、各アクチュエータ素子４の電気的挙動はコンデンサと同様であり、したがって、各アクチュエータ素子４は関連する静電容量ＣＡＣＴを持つ。ＣＡＣＴは、アクチュエータ素子４に関連する回路（例えばコンポネント／ロジック／機能）の静電容量、例えば、そのアクチュエータ線１０９の静電容量や、アクチュエータ素子をアクチュエータ線１０９に接続する物理的接続部の静電容量も含んでもよいと解される。
【００６８】
プリントヘッド回路１００の別の回路／構成要素も関連する静電容量を持つことになる。本出願では、アクチュエータ素子に関連する静電容量ＣＡＣＴ以外の静電容量を「寄生容量」と考える。
【００６９】
図１ｂ中、プリントヘッド回路１００のすべての寄生容量をＣＰＡＲと示し、これは、電線１０８の寄生容量（Ｃｐａｔｈ）と、すべてのスイッチ１０６の複合寄生容量（Ｃａｌｌｓｗｉｔｃｈｅｓ）（個々のスイッチ１０６の寄生容量（Ｃｓｗｉｔｃｈ））と、他の寄生容量（Ｃｏｔｈｅｒ）（駆動回路１０２と、プリントヘッド回路１００の構成要素間の接続部とに関連する寄生容量など）とを含む。このような構成要素は、駆動回路１０２と電線１０８との間またはスイッチ回路１０４と電線１０８との間の物理的結合部を含んでもよい。このような結合部は異方性導電フィルム結合部を含んでもよい。
【００７０】
上記で詳述されているように、１つ以上の診断試験を行なう、例えば、製造後およびプリントヘッドに組み込む前後でアクチュエータ素子の静電容量の定量、および／またはアクチュエータ素子アレイ１０５中の断線または短絡の検出を行なうことは有用である。いくつかの例では、定量静電容量で断線や短絡を表わす場合がある。例えば、所定の閾値静電容量未満の定量静電容量で断線を表わす場合がある。
【００７１】
しかし、このような試験は、例えば、プリントヘッドのアクチュエータ素子アレイの配置が原因で行なうのが困難であったり、このような試験は、例えば、試験結果に影響する寄生容量が原因で不正確であったりする場合がある。
【００７２】
図２ａは、実施形態に係るプリントヘッド回路１００のアクチュエータ素子４に診断試験を行なう試験回路２００の例を概略的に示す。同様の特徴を記述するのに同様の符号付けを全体にわたって用いる。
【００７３】
試験回路２００は、電線１０８と、スイッチロジック１０４の対応するスイッチ１０６とを介して１つ以上のアクチュエータ素子４と電気接続する状態で配置される（１つのアクチュエータ素子４のみを図２ａに示す）。
【００７４】
単純にするために、試験回路２００とアクチュエータアレイ１０５との間の電気径路を「試験経路」と考え、このように考えると、適宜、１つ以上のアクチュエータ素子を試験経路に電気的に接続したり、絶縁させたりするようにスイッチ１０６を制御することができる。
【００７５】
図２ａ中、試験回路２００は、例えば、プリンタまたはプリントヘッドのインタフェースを介してプリントヘッド回路１００と電気接続するように示されている。他の例では、プリントヘッド回路１００の一部として試験回路２００を組み込んでもよい。
【００７６】
試験回路２００は、コントローラ２０２、電源２０４および測定回路２０５を備える。
【００７７】
コントローラ２０２は、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、マイクロコントローラまたは他の適当な回路（例えば、コンポネント、ロジック、機能）を備えてもよい。
【００７８】
コントローラ２０２は、プリントヘッド回路１００、駆動回路（図２ａには示されていない）および／またはプリンタ上の他の回路（図示せず）などの、試験回路２００中の様々な回路および構成要素と接続される。例えば、コントローラ２０２がスイッチ１０６を制御することで、診断試験を行なう試験回路２００に１つ以上のアクチュエータ素子４を適時に接続することができる。
【００７９】
以下の例では、電源２０４は定電流（ｉＭ）を生成する電流源であり、そのレベルはコントローラ２０２によって定められる。明確になるように、アクチュエータ素子を線形的に充電して静電容量測定の正確度を改善するために、電流源２０４は好ましくは高い出力インピーダンスを持つ。
【００８０】
測定回路２０５は、診断試験中、試験経路上で感知すなわち測定を行なって１つ以上の値を処理するように構成されている。
【００８１】
本例では、測定回路２０５は、電源２０８、２０９、コンパレータ２１０、２１１およびタイマ２１２を備える。
【００８２】
リセットスイッチ２０６は試験経路を放電するように設けられ、試験経路を基準電圧（例えばグランド）に接続する任意の適当なスイッチ素子（例えばＮＭＯＳトランジスタ）であってもよい。リセットスイッチ２０６はコントローラ２０２によって制御可能である。
【００８３】
電源２０８、２０９は、以下の例では、デジタル・アナログコンバータ（ＤＡＣ）として示されており、各々は所定の電圧レベル（ＤＡＣ２０８によるＶＨＩＧＨ、およびＤＡＣ２０９によるＶＬＯＷとして示されている）を生成する。ＤＡＣ２０８、２０９が生成する電圧レベルをコントローラ２０２からの信号（図示せず）に応じて定めてもよい。
【００８４】
コンパレータ２１０、２１１は各々、ＤＡＣ２０８、２０９によって定められる第１の入力としての電圧レベルと、試験経路からの第２の入力としての電圧ＶＸとのうちの１つを用いる。図２ａ中、コンパレータ２１０への第１の入力がＤＡＣ２０８からのＶＨＩＧＨである一方で、コンパレータ２１１への第１の入力はＤＡＣ２０９からのＶＬＯＷである。
【００８５】
タイマ２１２はコンパレータ２１０、２１１の出力を受けて、ＶＬＯＷからＶＨＩＧＨへのＶＸ  の遷移の時間を測定する。タイマ２１２はクロック周波数ＦＣＬＫで動作し、クロック周波数ＦＣＬＫ，は任意の適当な周波数（例えば〜１０ＭＨｚ）で動作する任意の適当な周波数源によって生成される。クロック周波数を高くすることによってそれによる測定の正確度を改善することができることが分かる。タイマ２１２をＦＰＧＡまたはマイクロコントローラで実施してもよいし、専用集積回路（ＩＣ）として実施してもよい。代替例では、タイマ２１２をコントローラ２０２に組み込んでもよい。
【００８６】
試験回路２００を用いてアクチュエータ素子４の静電容量ＣＡＣＴを決定することができ、図２ｂは、その場合の実施形態に係るＣＡＣＴの決定の際に試験回路２００を用いて得られる測定値をグラフで示す。
【００８７】
一例として、第１の試験期間Ｐ１に、コントローラ２０２は、リセットスイッチ２０６を閉じて寄生容量ＣＰＡＲ（いくつかの例では、静電容量ＣＡＣＴ）を放電することにより試験経路中の静電容量をリセットした状態で、スイッチ１０６を閉じ、リセットスイッチ２０６を開くことで、電流ｉＭを備える試験入力により複合静電容量ＣＰＡＲ＋ＣＡＣＴが充電され、これにより、図２ｂに示されているように、電圧ＶＸは式（１）によって与えられる比率で時間（Ｔ）とともに上昇する。
【００８８】
【数１】
2019521018.tif 000003
【００８９】
ＶＸはコンパレータ２１０、２１１への入力であり、ＶＸが上昇すると、タイマ２１２はＶＬＯＷコンパレータ２１１の切り替わり（すなわち、ＶＸがＶＬＯＷを通過する）とＶＨＩＧＨコンパレータ２１０の切り替わり（すなわち、ＶＸがＶＨＩＧＨを通過する）との間の遷移時間（ｔ１）を測定する。
【００９０】
測定された遷移時間（ｔ１）は式（２）および式（３）から得られる。
【数２】
2019521018.tif 000004
【数３】
2019521018.tif 000005
【００９１】
したがって、全静電容量は（４）から決定される。
【数４】
2019521018.tif 000006
【００９２】
したがって、ＣＡＣＴは（５）から計算することができる。
【数５】
2019521018.tif 000007
【００９３】
しかし、ＣＰＡＲは未知であるので、（Ｃ（ＰＡＲ）＋Ｃ（ＡＣＴ））を用いてもＣＡＣＴの正確な決定が実現されず、したがって、ＣＡＣＴを用いても断線の有無が最終的に示されない場合がある。
【００９４】
寄生容量ＣＰＡＲ，について推定値を考えることができるが、すべての回路についてのバッチ処理とバッチ処理との間の変動が寄生容量とアクチュエータ静電容量との両方に影響する場合があるため、この変動により寄生容量を正確に推定する困難が増す場合がある。
【００９５】
したがって、より正確にＣＡＣＴを決定するために、試験回路により２つの期間Ｐ１’およびＰ２’にわたって２回の測定を行ない、図２ｃは、その場合のさらなる実施形態に係るＣＡＣＴの決定の際に試験回路２００を用いて得られる測定値をグラフで示す。
【００９６】
較正期間であると考えることができる第１の期間Ｐ１’に、コントローラ２０２は、試験経路中の静電容量をリセットした状態で、スイッチ１０６を開き、リセットスイッチ２０６を開くことで、試験入力電流ｉＭによりＰ１’，中に寄生容量ＣＰＡＲが充電され、これにより、図２ｃに示されているように、電圧ＶＸは（６）によって与えられる比率で時間とともに上昇する。
【００９７】
【数６】
2019521018.tif 000008
【００９８】
ＶＸが上昇すると、タイマ２１２はＶＬＯＷコンパレータ２１１の切り替わりとＶＨＩＧＨコンパレータ２１０の切り替わりとの間の遷移時間（ｔ１）を測定する。
【００９９】
測定された遷移時間（ｔ１）は（７）から得られる。
【数７】
2019521018.tif 000009
【０１００】
したがって、寄生容量は（８）から決定される。
【数８】
2019521018.tif 000010
【０１０１】
試験期間であると考えることができる第２の期間Ｐ２’に、コントローラ２０２はリセットスイッチ２０６を閉じて試験経路中の静電容量をリセットした後、スイッチ１０６を閉じ、リセットスイッチ２０６を開くことで、試験入力電流ｉＭにより複合静電容量ＣＰＡＲ＋ＣＡＣＴが充電され、これにより、図２ｃに示されているように、電圧ＶＸは（９）によって与えられる比率で時間とともに上昇する。
【０１０２】
【数９】
2019521018.tif 000011
【０１０３】
ＶＸが上昇すると、タイマ２１２はＶＬＯＷコンパレータ２１１の切り替わりとＶＨＩＧＨコンパレータ２１０の切り替わりとの間の遷移時間ｔ２を測定し、これは（１０ａ）によって与えられる。
【数１０】
2019521018.tif 000012
【０１０４】
したがって、全静電容量を１０ｂにより決定することができる。
【数１１】
2019521018.tif 000013
（８） のＣＰＡＲに代入してＣＡＣＴを決定することができる。
【数１２】
2019521018.tif 000014
【０１０５】
したがって、較正期間を用いて最初にＣＰＡＲを決定する場合、ＣＰＡＲを推定することと比較してより正確にＣＡＣＴを決定することができる。したがって、ＣＡＣＴに基づいて、またはそれに応じて断線の有無をより正確に検出することもまた可能である。
【０１０６】
図３ａは、スイッチ１０６の例と、実施形態に係るスイッチ制御回路３００とを概略的に示し、図３ｂは１つ以上のアクチュエータ素子を駆動するのに用いる駆動波形３１０の例を示す。
【０１０７】
本例では、スイッチ１０６は２つのスイッチ素子を備え、例えばパスゲート構成で直列に配置されているトランジスタ３０２、３０４として示されている。このような配置により印刷中に高電圧・大電流動作が実現される。スイッチ１０６のスイッチ素子はトランジスタとして示されているが、スイッチ素子をトランジスタにすることに限定されず、また、スイッチ素子の数を２にすることに限定されない。
【０１０８】
スイッチ１０６のＯＮ抵抗を最小にすることで、プリントヘッド回路での電力散逸を（例えば、コンダクタ（Ｉ２Ｒ）損失を低減することによって）最小にし、駆動波形３１０の形状（例えば、エッジおよびスルーレート）を最適化することで、所望の液滴速度および液滴容積を得ることが有効である。
【０１０９】
本例では、トランジスタ３０２、３０４は共通のソースを共有する。トランジスタ３０２のドレインは端子３０６を介して駆動回路／試験回路（図示せず）と電気接続する状態で配置され、トランジスタ３０４のドレインは端子３０８を介してアクチュエータ素子（図示せず）と電気接続する状態で配置されている。また、各トランジスタ３０２、３０４は、電流がソースからドレインに（矢印で示されているように）流れるように、各トランジスタ３０２、３０４のソースとドレインとの間に配置されているそれぞれのダイオード３１６、３１８を有する。ダイオード３１６、３１８各々は、トランジスタ３０２、３０４に内蔵されたダイオードであってもよい。
【０１１０】
スイッチ１０６をオンにするために（すなわち、スイッチを閉じるために）、約５Ｖの電位差を各トランジスタ３０２、３０４のソースとゲートとの間に印加する。
【０１１１】
０Ｖ〜２０Ｖで遷移する図３ｂに示されている駆動波形３１０のような駆動波形が異なる電圧の間で遷移する際、要求時にトランジスタ３０２、３０４がオンに維持されるために、共通のソースの電圧がこれらの異なる電圧に応答することが必要である。
【０１１２】
このような制御は、駆動波形３１０が異なる電圧の間で遷移する際に共通のソース電圧の上にある可変電圧を生成して必要な電位差を提供するように構成されているレベルシフタ３０１を備えるスイッチ制御回路３００によって実現される。
【０１１３】
レベルシフタ３０１が端子３１２を介して電力供給される一方で、端子３１４を介して例えば駆動回路から受けるレベル信号に応じて可変電圧を生成してもよい。
【０１１４】
レベルシフタ３０１によって寄生電流ｉｐが生成され、この状態で、ｉｐはスイッチ１０６が閉じられるときに共通のソースを流れ、スイッチ１０６が開かれるときにも共通のソースを流れる。
【０１１５】
他の実施形態では寄生電流ｉｐをレベルシフタ以外の構成要素／回路で生成してもよいことは当業者であれば理解するであろう。
【０１１６】
スイッチ１０６が開かれると、ｉｐはダイオード３１６を介して端子３０６に流れることができ、このとき、ｉｐは（例えば駆動回路中のアンプによって）シンクされる。これに加えて、または、これの代わりに、電流ｉｐはダイオード３１８を介して端子３０８に流れることができ、これにより、電流ｉｐにより端子３０８と電気接続されるアクチュエータ素子が充電される。したがって、スイッチ１０６が開かれると、ｉｐは寄生電流であるように見える。
【０１１７】
スイッチ１０６がオフであるときにｉｐが流れる方向を制御するために、スイッチ１０６の両側（例えば端子３０６、３０８）の電圧を試験回路２００によって、例えばさらなるＤＡＣ（図３に示されていない）を用いて設定して、端子３０６、３０８（または、これと接続されているアクチュエータ素子などの回路）にバイアスをかけてもよい。したがって、試験回路２００は端子３０６、３０８にバイアスをかけて、スイッチ１０６が開かれるときに確実にｉｐがダイオード３１８を流れないようにすることができる。
【０１１８】
図４ａは実施形態に係るプリントヘッド回路１００のアクチュエータ素子４に診断試験を行なう試験回路２００の例を概略的に示し、本図によれば、アクチュエータ素子４は関連するスイッチ制御遠回り３００を有するスイッチ１０６に接続されており、これにより、上述のように寄生電流ｉｐによってアクチュエータ素子４が充電される。
【０１１９】
図４ｂはさらなる実施形態に係るＣＡＣＴの決定の際に図４ａの試験回路２００を用いて得られる測定値をグラフで示す。
【０１２０】
上記のように、アクチュエータ素子４の静電容量ＣＡＣＴを決定することは有用である場合がある。しかし、図４ａに示されている回路には複数の未知の値がある。例えば、アクチュエータ静電容量（ＣＡＣＴ）、寄生容量（ＣＰＡＲ）および寄生電流（ｉｐ）が未知である。
【０１２１】
したがって、より正確にＣＡＣＴを決定するために、試験回路２０２は、３つの期間Ｐ１’’、Ｐ２’’およびＰ３’’にわたって３回の測定を行なう。
【０１２２】
第１の較正期間であると考えることができる第１の期間Ｐ１’’に、コントローラはリセットスイッチ２０６を開き、スイッチ１０６を閉じ、ｉＭを生成してスイッチ１０６および／またはアクチュエータ素子４の端子にバイアスをかけるように電流源２０４を制御してｉｐの方向を制御することで、ｉｐを備える試験入力により寄生容量ＣＰＡＲが充電されることになる。
【０１２３】
アクチュエータ素子４にバイアスがかけられると、コントローラ２０２はスイッチ１０６を開いて試験経路からアクチュエータ素子４を電気的に絶縁し、リセットスイッチ２０６を閉じ、電流源２０４を制御してｉＭが流れないようにすることで、試験経路中のＣＰＡＲが放電する。
【０１２４】
コントローラ２０２はリセットスイッチ２０６を開き、スイッチ１０６を開き、ｉＭが流れないように電流源２０４を制御する。
【０１２５】
図４ｂに示されているように、電圧ＶＸは以下によって与えられるスルーレートＳＲ１でｉｐに応じてＰ１’’中に時間とともに上昇する。
【数１３】
2019521018.tif 000015
【０１２６】
第２の較正期間を表わすと考えることができる第２の期間Ｐ２’’に、コントローラ２０２はスイッチ１０６を閉じ、リセットスイッチ２０６を開き、ｉＭを生成してスイッチ１０６および／またはアクチュエータ素子４の端子にバイアスをかけるように電流源２０４を制御してｉｐの方向を制御することで、ｉｐを備える試験入力により寄生容量ＣＰＡＲが充電されることになる。
【０１２７】
その後、コントローラ２０２はスイッチ１０６を開いて試験経路からアクチュエータ素子４を電気的に絶縁し、リセットスイッチ２０６を閉じ、ｉＭが流れないように電流源２０４を制御することで、試験経路中のＣＰＡＲが放電する。
【０１２８】
コントローラ２０２はリセットスイッチ２０６を開き、スイッチ１０６を開き、ｉＭを生成するように電流源２０４を制御することで、（ｉｐ＋ｉＭ）を備える試験入力により第２の較正期間Ｐ２’’中に寄生容量ＣＰＡＲが充電される。
【０１２９】
図４ｂに示されているように、以下によって与えられるスルーレートＳＲ２でＰ２’’中に電圧ＶＸは上昇する。
【数１４】
2019521018.tif 000016
【０１３０】
したがって、（１２）および（１３）から
【数１５】
2019521018.tif 000017
【０１３１】
試験期間を表わすと考えることができる第３の期間Ｐ３’’に、コントローラ２０２は、アクチュエータ素子４を試験経路に電気的に接続するようにスイッチ１０６を閉じ、リセットスイッチ２０６を閉じ、ｉＭが流れないようにするように電流源２０４を制御することで、試験経路中のＣＰＡＲが放電する。
【０１３２】
コントローラ２０２はリセットスイッチ２０６を開き、スイッチ１０６を閉じ、ｉＭを生成するように電流源２０４を制御することで、（ｉｐ＋ｉＭ）を備える試験入力により、Ｐ３’’中に複合した寄生コンデンサとアクチュエータコンデンサとが全静電容量（ＣＰＡＲ＋ＣＡＣＴ）まで充電される。
【０１３３】
図４ｂに示されているように、以下によって与えられるスルーレートＳＲ３でＰ３’’中に電圧ＶＸは上昇する。
【数１６】
2019521018.tif 000018
【０１３４】
所定の遷移期間ｚ中のスルーレートは以下によって与えられる。
【数１７】
2019521018.tif 000019
【０１３５】
したがって、（１４）を書き換えることで以下が得られる。
【数１８】
2019521018.tif 000020
【０１３６】
したがって
【数１９】
2019521018.tif 000021
さらに、（１５）を書き換えてＳＲ３に代入することで以下が得られる。
【数２０】
2019521018.tif 000022
（１２）および（１６）から
【数２１】
2019521018.tif 000023
【０１３７】
ｉｐおよび（２０）のＣＰＡＲを（１９）に代入することで以下が得られる。
【数２２】
2019521018.tif 000024
【０１３８】
書き換えることで以下が得られる。
【数２３】
2019521018.tif 000025
【０１３９】
（１８）を（２２）に代入することで以下が得られる。
【数２４】
2019521018.tif 000026
【０１４０】
書き換えることで以下が得られる。
【数２５】
2019521018.tif 000027
【０１４１】
（２４）から、制御した電流ｉＭ、および設定したＶＨＩＧＨとＶＬＯＷとの差とともに、３つの測定した遷移時間ｔ１、ｔ２およびｔ３からＣＡＣＴを決定することができる。
【０１４２】
上述の実施形態では、個々の期間（例えば較正／試験期間）のＶＨＩＧＨおよびＶＬＯＷの値は実質的に等しい。しかし、代替実施形態では、ＶＨＩＧＨおよびＶＬＯＷのそれぞれの値を所定の期間中に修正してＣＡＣＴを決定する正確度を高くしてもよい。
【０１４３】
スイッチ１０６が開かれている間にｉｐが流れないようにするように図３ａのレベルシフタを制御することができるが、レベルシフタの制御に無関係にスイッチ１０６が閉じられるとｉｐは流れる。しかし、スイッチが開かれている間にｉｐを測定しない限り、ｉｐを決定することができず、したがって、決定されたＣＡＣＴの正確度はｉｐにより下がる。
【０１４４】
図５ａはさらなる実施形態に係るプリントヘッド回路４００を概略的に示し、本図によれば、試験回路４０２はプリントヘッド回路４００のスイッチ回路４０４に組み込まれ、この状態で、プリントヘッド回路４００は上述のようにアクチュエータ素子アレイ１０５も含む。
【０１４５】
上記のように、アクチュエータ素子アレイ１０５は、バス１０７を介して駆動回路１０２と電気接続する状態で配置されている複数のアクチュエータ素子４ａ〜４ｄを備え、したがって、スイッチ１０６は必要に応じて関連するアクチュエータ素子を駆動経路に選択的に接続する。
【０１４６】
試験回路４０２は複数のアクチュエータ素子４ａ〜４ｄと電気接続する状態で配置され、したがって、試験スイッチ４１４は試験回路４０２をバス１０７に選択的に接続する。試験スイッチ４１４は、任意の適当な形態をとってもよく、例えば、１つ以上のトランジスタを備えてもよい。
【０１４７】
また、試験されるアクチュエータ素子４はバス１０７および試験回路（スイッチ４１４が閉じられる場合）に、関連するスイッチ１０６ａ〜ｄをオンにすることによって接続される。
【０１４８】
通常、試験回路４０２が約５Ｖの電圧で動作する一方で、駆動回路１０２は＞５Ｖの波形を生成する。したがって、例えば、駆動回路１０２がアクチュエータ素子の１つ以上を駆動しているときに、駆動電流／電圧によって試験回路４０２が損傷するのを避けるように、試験スイッチ４１４により試験回路４０２を駆動経路から電気的に絶縁してもよい。
【０１４９】
コントローラ４１６を用いて（例えば、駆動回路または他の回路からの信号に応じて）試験スイッチ４１４を制御してもよい。
【０１５０】
試験回路４０２は図２ａおよび図４ａで説明されている試験回路と同様であり、したがって、本例では、試験回路４０２は、ＶＨＩＧＨおよびＶＬＯＷを生成するＤＡＣ４１８、４１９と、コンパレータ４２０、４２１と、定電流ｉＭを生成する電流源４２２とを備える。タイマは、コントローラ４０２に組み込まれるものとして示されている。
【０１５１】
試験回路４０２はＶＳＥＴを生成するＤＡＣ４２３をさらに備え、バイアススイッチ４２５が閉じられると、ＤＡＣ４２３は、例えば、寄生電流ｉｐの流れの方向を制御するように、試験経路上の回路にバイアスをかけることができる。
【０１５２】
試験回路４０２を用いてアクチュエータ素子４の１つ以上の静電容量を決定することにより、上述のようにアクチュエータ素子の１つ以上の両端間の断線を検出してもよい。アクチュエータ素子４の両端間の断線は、アクチュエータ素子に関連する電線１０９などの電線の両端間の断線を含むものとも考えられる。
【０１５３】
試験回路４０２は、アクチュエータ素子の両端間の短絡などの他の不具合を検出するのにも用いてもよい。
【０１５４】
図５ｂは、アクチュエータ素子４ｂの両端間の短絡４３０の検出を概略的に示す。スイッチ１０６ｂおよび４１４が閉じられることで、アクチュエータ素子４ｂが試験経路を介して試験回路４０２と電気接続される。
【０１５５】
電流源４２２（図５ａに示されている）がオンにされ、アクチュエータ素子の両端間に短絡４３０があると、アクチュエータ素子４ｂは充電されない。その両端間に短絡がない場合、アクチュエータ素子４ｂが充電され、その後のアクチュエータ素子の放電が試験経路からＶＸとしてコンパレータに入力される。この構成によれば、本例では、ＶＸ≦ＶＬＯＷがアクチュエータ素子４ｂの両端間の短絡を示す一方で、ＶＬＯＷ≦ＶＸ≦ＶＨＩＧＨは短絡がないことを示す。
【０１５６】
しかし、試験回路４０２は、特定のアクチュエータ素子からの放電を測定してその両端間の短絡を検出する（または短絡がないことを検出する）ものに限定されず、代替例では、このような短絡を示すのに異なる測定を考えてもよい。例として、指定期間内に閾値レベルに達しないＶＸによりアクチュエータ素子の両端間の短絡を示してもよい。
【０１５７】
本実施形態では、各アクチュエータ素子４は関連する放電スイッチ４２４にも接続され、放電スイッチ４２４を用いて、例えば、閉じられてグランドに接続されるときにその関連するアクチュエータ素子４を（例えばグランドに）放電することができる。
【０１５８】
放電スイッチ４２４はトランジスタを備えてもよく、コントローラ４１６によって制御されるスイッチロジック４０４中に設けてもよい。放電スイッチを適切に制御することによって、アクチュエータ素子アレイ１０５中のアクチュエータ素子間（例えば隣接するアクチュエータ素子間）の短絡（アクチュエータ素子の電線１０９間の短絡も含んでもよい）を検出するのにも試験回路４０２を用いることができる。
【０１５９】
図５ｃはアクチュエータ素子４ｂおよび４ｃ間の短絡（短絡４３２と示されている）の検出を概略的に示し、本図によれば、スイッチ１０６ｂおよび４１４が閉じられることで、アクチュエータ素子４ｂが試験経路を介して試験回路４０２と電気接続する。放電スイッチ４２４ｃも閉じられて、アクチュエータ素子４ｃを放電する経路が設けられる。
【０１６０】
電流源４２２（図５ａに示されている）がオンにされ、隣接するアクチュエータ素子４ｂおよび４ｃ間に短絡４３２が存在すると、放電スイッチ４２４ｃにより放電経路が設けられることになり、アクチュエータ素子４ｂは充電されないことになる。短絡がない場合、アクチュエータ素子４ｂが充電され、その後の放電が試験経路からＶＸとしてコンパレータに入力される。この構成によれば、本例については、ＶＸ≦ＶＬＯＷがアクチュエータ素子４ｂおよび４ｃの両端間の短絡を示す一方で、ＶＬＯＷ≦ＶＸ≦ＶＨＩＧＨは短絡がないことを示す。このような試験は隣接するアクチュエータ素子に限定されず、アクチュエータ素子アレイ１０５中の任意の数のアクチュエータ素子間の試験を含んでもよいと解される。
【０１６１】
しかし、試験回路４０２は、特定のアクチュエータ素子からの放電を測定してアクチュエータ素子間の短絡を検出する（または短絡がないことを検出する）ものに限定されず、代替例では、このような短絡を検出するのに異なる測定を考えてもよい。例えば、指定期間内に閾値レベルに達しないＶＸによりアクチュエータ素子間の短絡を示してもよい。
【０１６２】
図６はさらなる実施形態に係るプリントヘッド回路５００を概略的に示し、本図によれば、試験回路５０２はプリントヘッド回路５００のスイッチ回路５０４に組み込まれ、この状態で、プリントヘッド回路５００は上述のようにアクチュエータ素子アレイ１０５も含む。
【０１６３】
上記のように、アクチュエータ素子アレイ１０５は、バス１０７を介して駆動回路１０２と電気接続する状態で配置されている複数のアクチュエータ素子４ａ〜４ｄを備え、したがって、スイッチ１０６は関連するアクチュエータ素子をバス１０７に選択的に接続する。
【０１６４】
試験回路５０２は図５ａで説明されている試験回路と同様であり、したがって、本例では、試験回路５０２は、ＶＨＩＧＨおよびＶＬＯＷを生成するＤＡＣ５１８、５１９と、コンパレータ５２０、５２１と、定電流ｉＭを生成する電流源５２２と、ＶＳＥＴを生成するＤＡＣ５２３と、バイアススイッチ５２５とを備える。
【０１６５】
したがって、試験回路５０２は、アクチュエータ素子４のうちの１つ以上の静電容量を決定し、アクチュエータ素子の両端間の断線を検出し、および／またはアクチュエータ素子の両端間／アクチュエータ素子間の閉路を検出するのに用いることができることが分かる。
【０１６６】
本実施形態では、アクチュエータ素子４ａ〜４ｄは専用の試験バス５０９を介して試験回路５０２と電気接続する状態で配置され、したがって、試験スイッチ５１１は、必要に応じて、関連するアクチュエータ素子を試験バス５０９に選択的に接続する。試験スイッチ５１１は任意の適当な形態をとってもよく、例えば、１つ以上のトランジスタを備えてもよい。試験スイッチ５１１はコントローラ５１６によって制御可能であり、および／または他の回路によって制御してもよい。
【０１６７】
理解されるであろうが、試験バス５０９は関連する静電容量５１３を持つことになり、これは、アクチュエータ素子の静電容量を測定して断線を検出するための寄生容量であると考えられる。
【０１６８】
本実施形態では、試験回路５０２は、試験バス５０９と電気接続されて、必要に応じて寄生容量５１３を放電する放電スイッチ５１７を含む。
【０１６９】
試験バス５０９構成により、試験バス５０９と駆動回路１０２との間の強い電気絶縁が実現される。これは、試験回路５０２がアクチュエータ素子に診断試験を行なうときに、駆動回路１０２が試験回路５０２から電気的に絶縁されることを確実とするようにスイッチ１０６を（例えば、試験回路中のコントローラ、駆動回路中のコントローラまたは他の適当な制御回路によって）制御することができるからである。
【０１７０】
さらに、上述のように、スイッチ１０６のＯＮ抵抗を最小にすることが有効である場合がある。しかし、スイッチのＯＮ抵抗を最小にすると、その寄生容量が増大する。
【０１７１】
試験スイッチ５１１を用いてアクチュエータ素子４を試験バス５０９に接続し、駆動回路１０２がアクチュエータ素子４を駆動する間に開くように試験スイッチ５１１を制御すると、試験スイッチ５１１は駆動波形にほぼ影響しない。したがって、試験スイッチ５１１のＯＮ抵抗をスイッチ１０６と比較して高くすることができ、試験スイッチ５１１の寄生容量をスイッチ１０６と比較して低減することができる。
【０１７２】
したがって、図５ａで説明されているバス１０７を介する試験経路の寄生容量と比較して、試験バス５０９を介する試験経路の寄生容量を低減することができる。この結果、専用の試験バス５０９を介する試験経路についての診断試験の感度と、特に特定のアクチュエータ素子のＣＡＣＴの決定の正確度とが改善される場合がある。
【０１７３】
図７ａはさらなる実施形態に係るプリントヘッド回路６００に概略的に示し、本図によれば、試験回路６０２はプリントヘッド回路６００のスイッチ回路６０４に組み込まれ、この状態で、プリントヘッド回路６００は上述のようにアクチュエータ素子アレイ１０５も含む。
【０１７４】
図７ｂは、共通駆動波形６５０と、スイッチ６０６を用いて得られる切り欠かれた波形６５２との例を概略的に示す。
【０１７５】
試験回路６０２は図６で説明されている試験回路と同様であり、したがって、本例では、試験回路６０２は、ＶＨＩＧＨおよびＶＬＯＷを生成するＤＡＣ６１８、６１９と、コンパレータ６２０、６２１と、定電流ｉＭを生成する電流源６２２と、ＶＳＥＴ；を生成するＤＡＣ６２３と、バイアススイッチ６２５とを備える。
【０１７６】
したがって、試験回路６０２は、アクチュエータ素子４のうちの１つ以上の静電容量を決定し、アクチュエータ素子の両端間の断線を検出し、および／またはアクチュエータ素子の両端間／アクチュエータ素子間の閉路を検出するのに用いることができることが分かる。
【０１７７】
いくつかの実施形態では、駆動波形の形状を修正して、すなわち、「切り欠いて（ｔｒｉｍ）」、例えば、液滴速度および／または液滴の容積を調節する必要がある場合がある。
【０１７８】
このような切り欠きを実現するために、駆動回路１０２は、すべてのアクチュエータ素子に印加される共通駆動波形を修正してもよい。しかし、いくつかの印加については、駆動波形をアクチュエータ素子毎に修正することが必要である。
【０１７９】
図７ａの例では、スイッチ素子６６０および６６２はパスゲート構成でスイッチ素子６６４と並列に配置され、この状態で、スイッチ素子６６０および６６２はスイッチ素子６６４と比較して高いＯＮ抵抗を持つ。
【０１８０】
スイッチ素子６６０、６６２および６６４を試験回路６０２中のコントローラ６１６、駆動回路中のコントローラ（図示せず）または他の適当な制御回路によって制御してもよい。
【０１８１】
スイッチ素子６６０、６６２および６６４は、駆動回路１０２から対応するアクチュエータ素子４まで共通駆動波形６５０を選択的に通過させるように構成されている。スイッチ素子６６４のＯＮ抵抗を最小にすることで、所望の波形形状（例えば、所定の前端／後端およびスルーレートを持つ波形形状）を得てもよい。
【０１８２】
プリントヘッド動作中、低ＯＮ抵抗スイッチ素子６６４が閉じられ、高ＯＮ抵抗スイッチ素子６６０、６６２が開かれることで、共通駆動波形がスイッチ素子６６４を通過して、関連するアクチュエータ素子４に印加される。
【０１８３】
共通駆動波形を切り欠くために、共通駆動波形がスイッチ素子を通過する間に、低ＯＮ抵抗スイッチ素子６６４が開かれ、高ＯＮ抵抗スイッチ素子６６０、６６２が閉じられる。
【０１８４】
共通駆動波形６５０が高ＯＮ抵抗スイッチ素子６６０、６６２を通過すると、高ＯＮ抵抗スイッチ素子６６０、６６２は共通駆動波形６５０を修正する（図７ｂのステップ６５４を形成するように示されている）。所望の切り欠きが完了すると、スイッチ素子６６４が閉じられ、スイッチ素子６６０、６６２が開かれ、これにより、共通駆動波形６５０の残りが低ＯＮ抵抗スイッチ素子６６４を通過して、スイッチ素子６６４を介してアクチュエータ素子に印加される。
【０１８５】
本例では、専用の試験バス６０９が、各スイッチ６０６の高ＯＮ抵抗スイッチ素子６６０および６６２間の共通の接続部６１７に接続されている。
【０１８６】
特定のアクチュエータ素子４を試験経路に接続するために、対応するスイッチ６０６の高ＯＮ抵抗スイッチング素子６６２が閉じられるように制御される一方で、対応するスイッチの他のスイッチング素子６６０および６６４は開かれるように制御される。
【０１８７】
したがって、高ＯＮ抵抗スイッチング素子６６２は専用の試験スイッチ素子または専用の駆動スイッチ素子ではないが、アクチュエータ素子を駆動経路および試験経路に接続するのに用いられることが分かる。
【０１８８】
試験回路６０２は駆動回路１０２から電気的に絶縁されるので、低ＯＮ抵抗スイッチ素子６６４が駆動波形を通過させる間に、駆動電圧／電流による損害を受けない。
【０１８９】
本例では、関連するアクチュエータ素子４についての駆動波形を切り欠くとき、高ＯＮ抵抗スイッチング素子６６０および６６２の両方が閉じられ、したがって、駆動回路１０２と、関連するアクチュエータ素子４との間の抵抗は、同時に切り欠かれているアクチュエータ素子の数に無関係である。
【０１９０】
高ＯＮ抵抗スイッチング素子６６０ａ〜６６０ｄの１つ以上をともに統合して単一のスイッチ素子を設けてもよいが、このような構成では、このような単一のスイッチング素子の有効抵抗は、適時に（すなわち、１つ以上のアクチュエータ素子の駆動波形が切り欠かれているとき）閉じられる高ＯＮ抵抗スイッチングスイッチ素子６６２の数に、統合されたスイッチ素子６６０の数を加えたものの関数であることが分かる。
【０１９１】
図７ｃはさらなる実施形態に係るプリントヘッド回路６００を概略的に示し、本図によれば、試験回路６０２はプリントヘッド回路６００のスイッチ回路６０４に組み込まれ、この状態で、プリントヘッド回路６００は上述のようにアクチュエータ素子アレイ１０５も含む。
【０１９２】
図７ｄは、共通駆動波形（ｃｏｍｍｏｎ  ｄｒｉｖｅ  ｗａｖｅｆｏｒｍ）６５０と、スイッチ６０６を用いて得られる切り欠かれた波形６５２との例を概略的に示す。
【０１９３】
図７ｃの例では、各スイッチ６０６は、複合パスゲート構成で配置されるスイッチ素子６６０’、スイッチ素子６６２’およびスイッチ素子６６４’を備え、この状態で、スイッチ素子６６２’はスイッチ素子６６４’と並列に配置されている。
【０１９４】
本例では、スイッチ素子６６０’および６６２’はスイッチ素子６６４’と比較して低いＯＮ抵抗を持つ。上記のように、スイッチ素子６６０’、６６２’および６６４’を試験回路６０２中のコントローラ６１６、駆動回路中のコントローラ（図示せず）または他の適当な制御回路によって制御してもよい。
【０１９５】
ＣＤＷ６５０のスルー制御ステップ型切り欠きスキーム（ｓｌｅｗ  ｃｏｎｔｒｏｌｌｅｄ  ｓｔｅｐ−ｂａｓｅｄ  ｔｒｉｍｍｉｎｇ  ｓｃｈｅｍｅ）の基本的な実施のためのタイミング図を示す図７ｄに関して、駆動波形６５２でアクチュエータ素子を駆動するためのスイッチ６０６の動作を説明する。
【０１９６】
ＣＤＷ６５０は、任意の形状を持ち得るパルスを備える。結果駆動波形６５２もパルスを有する。
【０１９７】
本例では、ステップ６５４はＣＤＷ６５０のパルスの前端にあり、ステップの電圧は電圧ＶＨＯＬＤである。
【０１９８】
駆動波形６５２を取得するためのスイッチ素子６６０’、６６２’、６６４’のタイミングは２つの横棒線６５６、６５８に示されており、上の棒線６５６はスイッチ素子６６０’および６６４’の状態を示し、下の棒線６５８はスイッチ素子６６２’の状態を示す。
【０１９９】
ＣＤＷ６５０中のパルスの前端のためにスイッチ素子６６０’、６６２’、６６４’が閉じられることが、横棒線６５６および６５８の両方によって示されている。これは、パスゲートのＯＮ抵抗がスイッチ素子６６０’およびスイッチ素子６６２’によって決定されることを意味する。
【０２００】
ステップ６５４の平坦部分の始点の後（井桁（ｈａｓｈｉｎｇ）で示されている）、アクチュエータ素子４が駆動経路から切り離されている間、スイッチ素子が開かれるので、駆動波形６５２のパルス中のステップは制御が行なわれている期間ＴＴＲＩＭだけ延び、ＣＤＷ６５０中のステップ６５４の終点を踏襲しない。
【０２０１】
制御が行なわれている期間ＴＴＲＩＭの後にアクチュエータ素子４を駆動経路に再接続することで、駆動波形６５２中のステップ６５０の終点が生じ、駆動波形６５２の電圧がＶＨＯＬＤから降下してＣＤＷ６５０中のパルスの底の電圧ＶＬＯＷを辿る。パスゲートの半分だけ、すなわち、スイッチ素子６６０’およびスイッチ素子６６４’をオンにすることによってＶＨＯＬＤからＶＬＯＷへの遷移を可能にする。
【０２０２】
スイッチ素子６６４’はスイッチ素子６６０’と比較して高いＯＮ抵抗を持つので、この遷移のためのパスゲートのＯＮ抵抗は大きくなる。これにより、ＶＨＩＧＨからＶＨＯＬＤへの遷移を悪化させることなくＶＨＯＬＤからＶＬＯＷへの遷移を遅くすることができる。ステップ期間ＴＴＲＩＭのタイミングはスイッチ素子６６０’および６６４’がオンになるタイミング（図７ｄの丸によって強調されている遷移）によって決まり、したがって、切り欠きの量もこれによって決まる。
【０２０３】
専用の試験バス６０９は各スイッチ６０６のスイッチ素子６６２’および６６４’に接続されている。
【０２０４】
特定のアクチュエータ素子４を試験経路に接続させるために、対応するスイッチ６０６のスイッチ素子６６０’が開かれるように制御される一方で、スイッチ素子６６２’および６６４’は必要な立ち上がり／測定時間に応じてアクチュエータ素子４を試験経路に接続させるように制御される。さらに、本例では、試験スイッチ６１０が試験回路６０２を試験バス６０９に選択的に接続するように配置されている。試験スイッチ４１４は、任意の適当な形態をとってもよく、例えば、１つ以上のトランジスタを備えてもよい。
【０２０５】
例えば、スイッチ素子６６２’および６６４’のそれぞれのＲＯＮ抵抗により、スイッチ素子６６２’を開いてスイッチ素子６６４’を閉じると、最長の立ち上がり／測定時間が得られ、その一方で、スイッチ素子６６２’を閉じてスイッチ素子６６４’を開くと、短い立ち上がり／測定時間が得られ、その一方で、スイッチ素子６６２’および６６４’の両方を閉じると、最短の立ち上がり／測定時間が得られる。
【０２０６】
したがって、スイッチ素子６６２’および６６４’は専用の試験スイッチ素子でも専用の駆動スイッチ素子でもなく、アクチュエータ素子４を駆動経路と試験経路との両方に接続するのに用いられる一方で、スイッチ素子６６２’および６６４’を制御すると、立ち上がり／測定時間の変化が得られることが分かる。
【０２０７】
図７ａおよび図７ｃの概略例については、スイッチ素子６６０’、６６２’および６６４’は図示のために限って単純なスイッチロジックとして示されており、実際には、これらはＭＯＳデバイスまたは任意の適当なデバイスとして実施してもよい点に留意する。
【０２０８】
図８は、プリント回路基板（ＰＣＢ）上などにある専用の回路として実施される試験回路７０２を概略的に示す。ＰＣＢをプリンタ（プリントヘッド）に挿入してもよいし、例えば、プリンタ／プリントヘッドに接続される別体の試験モジュールの一部として用いてもよい。
【０２０９】
試験回路７０２は、構成および機能の点で、図７ａで説明されている試験回路と同様であり、これを踏まえて、本例では、試験回路７０２は、端子７２８を介してプリントヘッド回路（図示せず）上のアクチュエータ素子と電気接続する状態で設けることができる電線７０８を備える。
【０２１０】
試験回路７０２は、上記のように試験回路７０２の回路を制御するコントローラ７１６を備える。コントローラ７０２は、コントローラ７０２の１つ以上の外部回路または構成要素を制御するのに用いられる信号も生成する。例えば、プリントヘッド回路上のスイッチ回路中の個々のスイッチを、端子７３０を介して制御するのに用いられる信号も生成する。
【０２１１】
試験回路７０２は、ＶＨＩＧＨおよびＶＬＯＷ（コントローラ７１６によって決定される）を生成するＤＡＣ７１８、７１９を含む測定回路７０５と、測定値ＶＸをそれぞれのＤＡＣ出力と比較するコンパレータ７２０、７２１と、ＶＬＯＷからＶＨＩＧＨへのＶＸの遷移の時間を測定して、結果をコントローラ７１６に提供するタイマ７１２とを備える。上記のように、タイマ７１２はＦＰＧＡで実施してもよいし、専用のＩＣであってもよい。
【０２１２】
試験回路７０２は、例えばコントローラ７１６によって決定される定電流ｉＭを生成するプログラム可能な電流源７２２をさらに備える。上記のように、実施形態では、アクチュエータ素子を線形的に充電して静電容量測定の正確度を改善するために、電流源７２２は高い出力インピーダンスを持つ。
【０２１３】
試験回路７０２は、上述されているようなＶＳＥＴを生成するＤＡＣ７２３とバイアススイッチ７２５とをさらに備える。
【０２１４】
電源７２７は電流源７２２に適当な電圧を供給する。電源７２７は端子７２９を介してプリントヘッド回路などの外部遠回りにも電圧を供給してもよい。電源７２７によって供給されるこのような電圧は、与えられた印加に依存してもよく、例えば、１．８Ｖ〜４０Ｖであってもよい。
【０２１５】
コントローラ７１６は、通信回路７３２および端子７３４を介してさらなる外部回路（例えばコンピュータ端末）と通信してもよい。回路は、シリアルリンクを備える通信インタフェース（例えばユニバーサルシリアルバス（ＵＳＢ）からシリアルリンクへ）を備えてもよい。理解されるであろうが、必要に応じて、例えば、特定の通信プロトコルに必要な際に、信号の送信／受信／生成を行なうここでは説明されていないさらなる遠回り／端子が必要である場合がある。例として、Ｉ２Ｃプロトコルでは、試験回路７０２によってクロック信号が生成されることが必要である場合がある。
【０２１６】
試験回路７０２を用いて診断試験を行なって、アクチュエータ素子の静電容量ＣＡＣＴを決定し、および／または、アクチュエータ素子の両端間の断線、もしくはアクチュエータ素子の両端間／アクチュエータ素子間の閉路などの不具合を検出してもよいことが分かる。添付の例中のアクチュエータ素子の数は４に限定されず、任意の数の作動要素に同様にして適用してもよい。
【０２１７】
試験回路７０２中に精度回路７３６を設けてもよく、この場合、試験回路７０２中で生成される電流および電圧を測定することができる外部測定回路またはデバイスと電気接続する状態で精度回路を配置してもよく、このようにせずに試験回路自体の固有の正確度で達成されるよりも、正確に測定することができる。
【０２１８】
本例では、精度回路７３６は電流源７２２および各ＤＡＣ７１８、７１９の出力部を端子７４０に選択的に接続するのに用いる精度スイッチアレイ７３８を備えることで、デジタル電圧計（ｄｉｇｉｔａｌ  ｖｏｌｔｍｅｔｅｒ）（ＤＶＭ）（例えば、プリントヘッド回路中のものまたはプリンタから離れた場所にあるもの）などの外部測定回路／デバイスを端子７４０に接続して、接続しない場合に電流源７２２およびＤＡＣ７２０、７２１の固有の正確度で達成されるよりも正確にｉＭ，ＶＨＩＧＨおよびＶＬＯＷを測定してもよい。その際、ＤＶＭがコントローラ７１６と通信して、測定値に応じて電流源７２２、ＤＡＣ７２０および／またはＤＡＣ７２１からの出力を調節してもよい。
【０２１９】
本例では、精度スイッチ７４４が例えばコントローラ７１６によって閉じられるときの精度レジスタ構成７４２での電圧低下からｉＭは測定される。このような精度回路は図２ａ〜図７ａで上述されている他の試験回路に含まれてもよいことも分かる。
【０２２０】
上記の実施形態では、時間測定に基づいて、すなわち時間測定に応じて静電容量を決定したり、不具合を検出したりすることが開示されているが、本発明は時間測定に限定されない。
【０２２１】
例えば、試験回路中のコンパレータをアナログ・デジタルコンバーター（ＡＤＣ）と置換してもよい。図２ａの試験回路を例として考えると、コンパレータをＡＤＣと置換すれば、電圧ＶＸはＡＤＣに対するアナログ入力である。この場合、コントローラが所定の時間だけ定電源を制御することで、静電容量（ＣＰＡＲおよび／またはＣＡＣＴ）がそれに応じて充電される。時間遷移を測定する代わりに、コントローラは測定電圧の変化に応じたＡＤＣからのデジタル信号を測定する。しかし、理解されるであろうが、このような測定の正確度はＡＤＣのビット数に依存することになる。
【０２２２】
上記において実施形態で説明されている試験回路により、診断試験を行なってアクチュエータ素子の静電容量ＣＡＣＴを決定し、および／または、アクチュエータ素子の両端間（関連する電線の両端間を含む）の断線、もしくはアクチュエータ素子の両端間／アクチュエータ素子間の閉路などの不具合を検出してもよい。
【０２２３】
実施形態では、上述のこのような試験回路をプリンタから離れた場所に配置して、プリントヘッド回路中のアクチュエータ素子を試験するように構成してもよく、これにより、プリントヘッド回路をプリンタに組み込む前でも後でも静電容量が決定され、／任意の不具合が検出される。
【０２２４】
他の実施形態では、試験回路をプリンタに組み込んでもよく（例えば図５ａ、図６および図７ａに示されているプリントヘッド回路の一部として組み込む）、これにより、印刷する前でも後でも診断試験を行なうことができる（例えば、初期化、スタンバイ、シャットダウンルーチンの一部として診断試験を行なう、および／または印刷実行と印刷実行との間に診断試験を行なう）。
【０２２５】
実施形態では、アクチュエータ素子での不具合を検出すると、試験回路（またはプリンタ上の他の回路）は不具合対応を行なってもよい。
【０２２６】
このような不具合対応はユーザに対する警報の生成を含んでもよい。このような警報は、ユーザ画面に不具合特定の通知を行なうことであってもよい。他の実施形態では、不具合対応は、ユーザが例えばプリントヘッド回路を交換することによって不具合に対処するまでプリンタが限られた機能で動作することを含んでもよい。
【０２２７】
他の実施形態では、不具合対応は、特定のアクチュエータ素子が駆動回路によって駆動されるのを試験回路（またはプリンタ上の他の回路）が避ける（例えば、関連するスイッチを適切に制御することによって避ける）ことを備えてもよい。
【０２２８】
不具合対応は、駆動回路が任意の適当な技術を用いて、任意の検出された不具合を、例えば、隣接する１つ以上のノズルから吐出される液滴容積を増やすことによって適宜補償することも含んでもよい。
【０２２９】
さらに、アクチュエータ素子が経年劣化することにより、達成可能な落下速度は、アクチュエータ素子が作動しなくなるまで、設定された駆動電圧に応じて低下する。実際には、駆動電圧を増加させて、低下した落下速度を補償することができる。しかし、駆動電圧を増加させると、アクチュエータ素子の寿命が短くなる。
【０２３０】
アクチュエータ素子の静電容量も時間とともに低下し（例えば、経年劣化および消耗のため）、一般的には落下速度に追従する。したがって、静電容量を経時記録することによって、アクチュエータ素子が作動しなくなるまでにどの程度迫っているかを決定および／または予測することが可能である。
【０２３１】
作動しなくなることを予測する１つの方法としては、定期的にアクチュエータ素子の静電容量を決定すること、決定された静電容量値を（例えば、試験回路またはプリントヘッド回路上の）記憶回路に静電容量履歴データ（例えば、時間の関数としてのデータ）として記憶すること、および静電容量閾値を設定することである。閾値に達する際に、不具合とみなし、これに応じて適切な不具合対応を開始してもよい。
【０２３２】
したがって、実施形態では、アクチュエータ素子の決定された静電容量履歴データを用いて、アクチュエータ素子の動作を経時的に追跡し、アクチュエータ素子が将来に作動しなくなるのを予測することができる。
【０２３３】
記憶された静電容量履歴データの解析に基づいてアクチュエータ素子の機能を修正してもよく、したがって、静電容量履歴に応じて駆動波形に調節／切り欠きを行なってもよいことが分かる。このような解析は、プリントヘッド回路、試験回路または他の任意の適当な回路によって行なってもよい。
【０２３４】
上記のように、例えば、初期化、スタンバイまたはシャットダウンルーチンの一部として、静電容量を定期的に決定して静電容量履歴データを記憶してもよい。これの代わりに、アクチュエータ素子が駆動回路に接続されていない状態で、静電容量を印刷実行と印刷実行との間に決定してもよい。
【０２３５】
用語「備える（ｃｏｍｐｒｉｓｉｎｇ）」が本説明および請求項において用いられている場合、他の要素または工程を除外せず、以降に挙げられる手段に限定されると解釈するべきではない。
【０２３６】
単数名詞に言及するときに不定冠詞または定冠詞が用いられる場合（例えば「ａ」または「ａｎ」、「ｔｈｅ」）、別段の記載が特にない限り、これはその名詞の複数形を含む。
【０２３７】
別の代替例では、本技術の好ましい実施形態を、それ自体に機能データを有するデータキャリアの形態で実現してもよい。前記機能データは、コンピュータシステムまたはネットワークにロードされて、これによる作用を受けるときに、前記コンピュータシステムが方法のすべての工程を実行するのを可能にする機能的コンピュータデータ構造を備える。
【０２３８】
本技術の範囲を逸脱しない限りにおいて多くの改善及び修正を前述の例示的な実施形態に行なうことができることは当業者には明らかである。
【図１ａ】
2019521018.tif 000028
【図１ｂ】
2019521018.tif 000029
【図２ａ】
2019521018.tif 000030
【図２ｂ】
2019521018.tif 000031
【図２ｃ】
2019521018.tif 000032
【図３ａ】
2019521018.tif 000033
【図３ｂ】
2019521018.tif 000034
【図４ａ】
2019521018.tif 000035
【図４ｂ】
2019521018.tif 000036
【図５ａ】
2019521018.tif 000037
【図５ｂ】
2019521018.tif 000038
【図５ｃ】
2019521018.tif 000039
【図６】
2019521018.tif 000040
【図７ａ】
2019521018.tif 000041
【図７ｂ】
2019521018.tif 000042
【図７ｃ】
2019521018.tif 000043
【図７ｄ】
2019521018.tif 000044
【図８】
2019521018.tif 000045
【国際調査報告】
2019521018.tif 000046
2019521018.tif 000047