(57)【要約】  説明する例において、装置（４００）が、ＦＥＴ（ＭＮ０）デバイス、ＦＥＴ（ＭＮ０）のドレイン端子に結合される第１の供給電圧（ＶＢＢ＿ＰＡＤ）、ＦＥＴ（ＭＮ０）のソース端子に結合される出力端子（ＶＯＵＴ＿ＰＡＤ）、ＦＥＴ（ＭＮ０）のゲート端子に結合されるバイアス電流供給（Ipullup_bias）、ＦＥＴ（ＭＮ０）のゲート端子に結合される第２の供給電圧（Ｖｐｕｍｐ）、感知電流を出力するための電流感知回路（４１２）、感知電流及び所定の制限電流（Ｉｔｒｉｍ）に結合される電流制限コンパレータＭ４２９、Ｍ４３１、Ｍ４３３、Ｍ４３２）、ＦＥＴ（ＭＮ０）のゲート端子に結合されるプルダウン電流回路（Ｍ４０２、Ｍ４０３）、感知電流に結合される電流時間導関数回路（４１０）、及び、感知電流を受け取るために結合され、バイアス電流供給（Ipullup_bias）に結合される回路（Ｍ４３０、Ｍ４３８、Ｍ４１５、Ｍ４１１）を含む。
2019520760.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
ドレイン端子、ソース端子、及びゲート端子を有するＦＥＴ、
前記ＦＥＴの前記ソース端子と前記ドレイン端子との間の電流導通経路に電流を供給するために結合される第１の供給電圧、
前記ＦＥＴの前記電流導通経路を介して流れる電流を受け取るために結合される出力端子、
前記ＦＥＴの前記ゲート端子に結合されるバイアス電流供給、
前記ＦＥＴの前記ゲート端子に結合される第２の供給電圧、
前記ＦＥＴを介して流れる前記電流に比例する感知電流を出力するために結合される電流感知回路、
前記感知電流に結合され、前記感知電流を所定の制限電流と比較する電流制限コンパレータ、
前記電流制限コンパレータに結合され、前記ＦＥＴの前記ゲート端子から電流を除去するために結合されるプルダウン電流回路、
前記感知電流に結合され、感知レート電流を出力する電流時間導関数回路、及び
感知レート電流を受け取るために結合され、前記バイアス電流供給に結合される回路、
を含む、装置。
【請求項２】
請求項１に記載の装置であって、前記電流制限コンパレータから前記プルダウン電流回路に結合されるイネーブル出力をさらに含む、装置。
【請求項３】
請求項１に記載の装置であって、前記感知レート電流に応答して前記ＦＥＴの前記ゲート端子への前記バイアス電流を低減するための回路要素をさらに含む、装置。
【請求項４】
請求項１に記載の装置であって、前記所定の制限電流がプログラム可能である、装置。
【請求項５】
請求項４に記載の装置であって、前記所定の制限電流が書き込み可能記憶回路に記憶される、装置。
【請求項６】
請求項１に記載の装置であって、前記感知電流に結合される前記電流時間導関数回路が、前記感知電流の増加レートが所定の閾値を超えるとき、前記感知レート電流を出力するための電流レート検出回路を含む、装置。
【請求項７】
請求項１に記載の装置であって、
前記感知レート電流と前記バイアス電流供給との間に結合されるイネーブル回路、及び、
前記感知電流及び基準電流に結合され、前記イネーブル回路にイネーブル信号を出力する電流レートイネーブルコンパレータ回路、
をさらに含む、装置。
【請求項８】
請求項７に記載の装置であって、前記電流レートコンパレータ回路がスケーリングファクタを含み、前記電流レートコンパレータ回路が、前記感知電流と、前記スケーリングファクタ及び前記所定の制限電流を乗算した積との間の差を、前記基準電流と比較する、装置。
【請求項９】
請求項８に記載の装置であって、前記スケーリングファクタがプログラム可能である、装置。
【請求項１０】
請求項９に記載の装置であって、前記スケーリングファクタを記憶するプログラム可能記憶回路を含む、装置。
【請求項１１】
請求項１０に記載の装置であって、前記プログラム可能記憶回路に対処するために結合される外部バスインターフェースを含む、装置。
【請求項１２】
方法であって、
イネーブル信号を受信すること、
供給電圧端子と電流を供給するための出力端子との間でＦＥＴの電流導通経路を結合すること、
電圧及びプルアップバイアス電流を前記ＦＥＴのゲート端子に結合すること、
前記ＦＥＴを介して流れる電流を感知すること、
前記ＦＥＴを介して流れる前記感知された電流を所定の電流制限と比較すること、
前記ＦＥＴを介して流れる前記電流を前記電流制限と比較することに応答して、前記ＦＥＴの前記ゲート端子における電流を低減すること、
前記ＦＥＴを介して流れる電流の増加のレートをレート増加閾値と比較すること、及び、
前記ＦＥＴを介して流れる電流の増加の前記レートを比較することに応答して、前記ＦＥＴの前記ゲート端子への前記プルアップ電流を低減すること、
を含む、方法。
【請求項１３】
請求項１２に記載の方法であって、前記ＦＥＴを流れる電流の増加の前記レートを比較することが、
前記ＦＥＴを介して流れる前記電流を、電流制限の所定のパーセンテージである閾値と比較すること、及び、
前記比較することに応答して、前記ＦＥＴの前記ゲート端子への前記プルアップ電流の低減をイネーブルにすること、
をさらに含む、方法。
【請求項１４】
請求項１２に記載の方法であって、前記ＦＥＴの前記ゲート端子における前記電流を低減した後、前記出力端子における電流を前記所定の電流制限で供給するように前記ＦＥＴを動作させることをさらに含む、方法。
【請求項１５】
請求項１２に記載の方法であって、前記供給電圧端子と電流を供給するための出力端子との間でＦＥＴの前記電流導通経路を結合することがさらに、前記ＦＥＴのドレイン端子を電圧供給に結合すること、及び、前記ＦＥＴのソース端子を前記出力端子に結合することを含む、方法。
【請求項１６】
請求項１２に記載の方法であって、前記供給電圧と電流を供給するための出力端子との間でＦＥＴの前記電流導通経路を結合することがさらに、電流を供給するための端子に前記ドレイン端子を結合すること、及び、接地電位を受け取るための端子に前記ソース端子を結合することを含む、方法。
【請求項１７】
請求項１２に記載の方法であって、電圧及びプルアップ電流を前記ＦＥＴの前記ゲート端子に結合することがさらに、供給電圧より大きい増大されたゲート電圧を供給することを含む、方法。
【請求項１８】
請求項１２に記載の方法であって、前記ＦＥＴを介して流れる前記感知された電流を所定の電流制限と比較することが、前記感知された電流を、書き込み可能記憶回路に記憶された調節可能電流制限と比較することを含む、方法。
【請求項１９】
集積回路であって、
電圧供給と負荷との間に結合される電流導通経路を有するパワーＦＥＴのゲートを駆動するための端子、
供給電圧を前記集積回路に結合するための電圧入力端子、
前記パワーＦＥＴの前記ゲート端子を駆動するための前記端子に及び増大された電力供給を結合するための電圧入力端子に結合されるプルアップバイアス回路、
前記パワーＦＥＴに流れる前記電流に比例する電圧を受け取るために端子に結合され、感知された電流出力を有する電流感知回路、
前記感知された電流を電流制限と比較する電流制限コンパレータ、
前記電流制限コンパレータに及び前記パワーＦＥＴの前記ゲートを駆動するための前記端子に結合されるプルダウン電流回路、
前記感知された電流に結合される電流時間導関数回路、及び
前記電流時間導関数回路に及び前記プルアップバイアス回路に結合されるプルアップ電流低減回路、
を含む、集積回路。
【請求項２０】
請求項１９に記載の集積回路であって、前記制限電流を設定するための調節可能トリム電流供給をさらに含む、集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概してパワートランジスタに関し、より具体的には、高誘導負荷を駆動するためのパワー電界効果トランジスタ（ＦＥＴ）デバイスに関する。
【背景技術】
【０００２】
高誘導負荷を駆動するために、パワー電界効果トランジスタ（ＦＥＴ）が用いられることが多くなっている。例示的な応用例において、パワーＦＥＴが自動車又は他の車両におけるヘッドランプ又はヘッドライトを駆動する。パワーＦＥＴは、電源と高電流電球との間でケーブルを用いて結合されて、パワーＦＥＴ回路からヘッドランプに電流を結合する。ケーブル及び電球は、５μＨを超える高誘導負荷を示す可能性がある。オートモーティブの例示の応用例において、誘導負荷は５〜２０μＨの範囲内であり得る。いくつかの従来のヘッドライトの電球は、ターンオン時に非常に高い電流を必要とする。例えば、ヘッドライトのための「突入」電流（初期ターンオン時に引き込まれる電流）は、９０〜１００アンペアの範囲であり得る。
【０００３】
パワーＦＥＴは、デバイスへの損傷なしに維持され得る電流及び電圧の安全動作領域（ＳＯＡ）を有する。ＳＯＡは、ＦＥＴの製造業者によって決定される。ＳＯＡは、ＦＥＴへの損傷なしに信頼できる動作を保証するため、及び、ＦＥＴが製品の予想寿命を満たすことを保証するために、維持される必要のある電流及び電圧の条件を示す。パワーＦＥＴを保護するため、及び、デバイスの動作を推奨されるＳＯＡ内に保つために、電流制限が用いられる。しかしながら、電流制限回路に、ＦＥＴデバイスに流れる電流をシャットダウン又は制限させるかなり高い電流がＦＥＴを介して生じる場合、誘導負荷にストアされたエネルギーを放電させなければならない。ＦＥＴはオフであるか又はオフにされ得るが、ＦＥＴは依然として誘導負荷と電源との間の回路内にあり、ストアされたエネルギーはＦＥＴを介して放電される。ＦＥＴを介したインダクタエネルギーの放電は、望ましくないデバイス応力を生じさせる恐れがあり、又は、ＳＯＡ境界条件に違反し得るためにＦＥＴを破壊する可能性さえもある。パワーＦＥＴ回路の従来の電流制限又はシャットダウンの特定の特徴は、電流オーバーシュートがターンオフ時に生じる可能性があること、又は、ＦＥＴの電流制限がＦＥＴのＳＯＡの境界を超える可能性があることである。
【発明の概要】
【０００４】
説明する例において、装置が、ドレイン端子、ソース端子、及びゲート端子を有するＦＥＴデバイスと、ＦＥＴのドレイン端子に結合される第１の供給電圧と、ＦＥＴのソース端子に結合される出力端子と、ＦＥＴのゲート端子に結合されるバイアス電流供給と、ＦＥＴのゲート端子に結合される第２の供給電圧と、ＦＥＴを介して流れる電流に比例する感知電流を出力するために結合される電流感知回路とを含む。感知電流に結合される電流制限コンパレータが、感知電流を所定の制限電流と比較し、プルダウン電流回路が、ＦＥＴのゲート端子から電流を除去するために結合され、電流時間導関数回路が感知電流に結合され、感知レート電流を出力し、或る回路が、感知レート電流を受け取るために結合され、バイアス電流供給に結合される。
【図面の簡単な説明】
【０００５】
【図１】誘導負荷に結合される、従来のハイサイドパワーＦＥＴ回路及びドライバデバイスの回路図である。
【０００６】
【図２】誘導負荷に結合される、従来のローサイドパワーＦＥＴ回路及びドライバデバイスの別の回路図である。
【０００７】
【図３Ａ】従来のパワーＦＥＴ回路についての電圧のグラフである。
【図３Ｂ】従来のパワーＦＥＴ回路についての電流のグラフである。
【０００８】
【図４】ハイサイドドライバ構成のパワーＦＥＴ実施形態の回路図である。
【０００９】
【図５】付加的なパワーＦＥＴ実施形態の別の回路図である。
【００１０】
【図６Ａ】例示的なパワーＦＥＴ回路についての入力電圧のグラフである。
【図６Ｂ】例示的なパワーＦＥＴ回路についての出力電流のグラフである。
【図６Ｃ】例示的なパワーＦＥＴ回路についての出力電流のグラフである。
【図６Ｄ】例示的なパワーＦＥＴ回路についての出力電流のグラフである。
【００１１】
【図７】ローサイドドライバ構成のパワーＦＥＴ実施形態の回路図である。
【００１２】
【図８】例示の方法のフローチャートである。
【００１３】
【図９】代替の方法の別のフローチャートである。
【発明を実施するための形態】
【００１４】
図面において、対応する数字及び記号は、特に指示されない限り、概して対応する部分を指す。図面は必ずしも一定の縮尺で描かれていない。
【００１５】
「結合される」という用語は、介在要素を用いてなされる接続を含み、「結合」される任意の要素の間は付加要素及び様々な接続が存在し得る。
【００１６】
図１は、電流を誘導負荷に供給するためにパワーＦＥＴを用いる従来の回路の回路図である。図１において、パワーＦＥＴ  ＭＮ０が、パワーＦＥＴがドレイン端子において電源に結合され、ソース端子から負荷に電流を供給するという点において、「ハイサイド」ドライバとして配置される。図１において、ＦＥＴ  ＭＮ０はＮ型ＦＥＴとして示される。代替の配置において、ＦＥＴ  ＭＮ０は、ドレイン及びソース端子が逆にされたＰ型ＦＥＴとしても配置されてもよい。様々なＦＥＴデバイスがパワー応用例に利用可能であり、これらは本実施形態に適用可能である。
【００１７】
ＦＥＴデバイスのゲート導体及びゲート絶縁体は、半導体基板とキャパシタを形成する。パワーＦＥＴの場合、ゲートキャパシタンスは非常に大きくなり得る。パワーＦＥＴを初期のオフ状態からオン状態に切り替えるためには、ゲートキャパシタを充電させなければならない。その後、ＦＥＴをオン状態からオフ状態に切り替えるためには、ゲートキャパシタを放電させなければならない。ＦＥＴのスイッチング速度は回路の適切な動作にとって重要であるため、パワーＦＥＴをオン及びオフにするために、しばしばゲートドライバデバイスがＦＥＴのゲート端子に結合される。ゲートキャパシタを充電及び放電させるため、並びに、必要に応じて、ＦＥＴをオン又はオフにするために、スイッチング動作の間、かなりの電流が、パワーＦＥＴのゲート端子に供給され得るか又はゲート端子から取り出され得る。
【００１８】
図１において、ハイサイドドライバとして負荷を駆動させるための従来のパワーＦＥＴ回路１００が図示されている。パワーＦＥＴ  ＭＮ０は、ＧＡＴＥと示されるゲート端子における電圧及び電流に応答して、端子ＶＯＵＴにおいて電圧及び電流を供給する。ＦＥＴのドレイン・ソース間電流導通経路に、及びその後、端子ＶＯＵＴにおける負荷に電流を供給するために、供給電圧ＶＢＢが入力端子ＶＩＮに結合される。ドライバ回路１０５が付加的なＦＥＴデバイスも含み得、ドライバ１０５は、ＥＮと示される入力イネーブル信号に応答して、ＦＥＴ端子ＧＡＴＥにおいてＦＥＴゲート信号を供給する。この例示的配置において、ドライバ回路１０５はチャージポンプ１０１から供給される電力を有する。チャージポンプ１０１は、ＧＡＴＥ信号を駆動させるために電圧ＶＩＮよりも大きな電圧を提供する。端子ＶＯＵＴにおける出力電圧は、入力ＶＩＮに近い高電圧レベルを取り得る。この出力電圧ＶＯＵＴは、ＦＥＴ  ＭＮ０のソース端子におけるものである。トランジスタＭＮ０をオンにするために、端子ＧＡＴＥにおける電圧を、ソース電圧よりトランジスタ閾値電圧Ｖｔだけ上に上昇させなければならない。供給電圧を供給電圧ＶＩＮより実質的に上のＦＥＴ  ＧＡＴＥ入力まで上昇させることによって、ＦＥＴ  ＭＮ０はドライバ１０５によって常にオンにされ得る。一例において、チャージポンプが、ＶＩＮより１３ボルト上にブーストされたポンプ電圧をゲートドライバ１０５に出力する。
【００１９】
負荷に電流を供給するとき、ＦＥＴ  ＭＮ０は通常、線形モードで動作される。このモードでのパワーＦＥＴの動作において、ＶＯＵＴはＶＩＮとほぼ等しくし得る。
【００２０】
図１において、パワーＦＥＴ  ＭＮ０を保護するために電流制限が適用される。例示的なオートモーティブ応用例において、ＦＥＴ  ＭＮ０のソースにおいて出力ＶＯＵＴに結合されるケーブルが、ヘッドランプなどの負荷１０９に結合され得る。車両事故などに起因して、ヘッドライト又はケーブルが損傷した場合、接地への短絡が生じ得る。これが、図１に図示されたケースである。短絡の場合において、出力ＶＯＵＴにおいて引き込まれた電流は、パワーＦＥＴ  ＭＮ０が安全に導通し得る電流を急速に超える可能性がある。図１において、負荷は電球を備えるものとは図示されておらず、接地に短絡するように表されたケーブル１０９を備えるものと図示されている。パワーＦＥＴを保護するためにパワーＦＥＴ  ＭＮ０を介して流れる電流を検出及び制限するために、電流感知回路が用いられる。いくつかの応用例において、電流限界に達したとき、パワーＦＥＴはディセーブルにされ得る。他の応用例において、電流限界に達したとき、パワーＦＥＴは、最大安全電流を導通しながら負荷への電力供給を続行するように動作される。
【００２１】
図１において、入力電圧ＶＩＮとＦＥＴ  ＭＮ０のドレイン端子との間に感知抵抗器Ｒｓｅｎｓｅが結合される。抵抗器Ｒｓｅｎｓｅを介して流れる電流は、出力電流（これは、ＦＥＴ  ＭＮ０を介して流れるドレイン・ソース間電流又はＩｄｓ電流でもある）と同じである。したがって、オームの法則により、感知抵抗器Ｒｓｅｎｓｅで生じる電圧が、ＦＥＴ電流に比例する。抵抗器Ｒｓｅｎｓｅの電圧は、電圧電流（Ｖ／Ｉ）変換器１０３によって電流に変換される。感知された電流が増加するにつれて、図１においてＩｃｌｉｍｉｔと示される電流は、ドライバ１０５から出力されるゲート電流を変調し、したがって、ＧＡＴＥ端子への電流を低減する。利用可能な電流を制限することによって、パワーＦＥＴ  ＭＮ０を介して流れるドレイン・ソース間電流を最大レベルに制限し得る。ヘッドランプドライバ応用例などの重要な応用例では、システムは、ＦＥＴが最大安全電流で負荷に電流を供給し続けることを必要とし得る。例えば、この条件は、ヘッドライトの初期ターンオンの間、高い突入電流が維持されなければならない始動時にも生じ得る。
【００２２】
図１の従来のパワーＦＥＴ回路に伴う問題は、立ち下がり信号ＥＮに応答する際など、ＦＥＴ  ＭＮ０がオフにされたとき、負荷１０９が（特に、誘導負荷を駆動させるとき）放電させる必要があるエネルギーを内部にストアし得ることである。ＦＥＴのゲートキャパシタンスを放電するための経路がないと、ＦＥＴがオフになる前に不必要に長い時間が経過し得る。この時間の間、ＦＥＴは、放電インダクタ（負荷）を備える直列回路内にあり、ＦＥＴに流れ込む大量の電流に起因して、ＦＥＴについてのＳＯＡ条件を超えるＩｄｓ電流が生じ得る。
【００２３】
回路１００は、通常はヘッドランプに結合されるが接地に短絡するように示されたケーブルを表すなど、誘導負荷１０９に結合されるように示されている。オートモーティブ応用例において、負荷は約５〜２０μＨの範囲とし得る。他の負荷がＦＥＴ  ＭＮ０によって駆動され得る。
【００２４】
図２は、ローサイドドライバ応用例についての、従来のパワーＦＥＴ回路２００の回路図である。図２の回路２００は、上述した図１の回路１００と同様であり、回路１００のように動作する、いくつかの構成要素を含む。図２において、ドライバ２０５、感知抵抗器Ｒｓｅｎｓｅ、電圧電流Ｖ／Ｉ回路２０３、及びパワーＦＥＴ  ＭＮ０は、いずれも図１の同様の要素に対応し、参照符号は、便宜上、図１における「１ＸＸ」から図２における「２ＸＸ」に変更されている。図２において、回路２００は「ドライバ供給」と示された端子における電圧によって供給される一方で、パワーＦＥＴ  ＭＮ０は負荷２０９に結合されるドレイン端子「ドレイン」を有する。この例示的配置において、負荷は、供給電圧ＶＢＢとパワーＦＥＴのドレインとの間に直列に結合される。いくつかの例において、この電圧ＶＢＢは、鉛酸バッテリから供給される１２〜１３ボルトであり得る。他の例において、２４ボルト、４８ボルト、６ボルト、或いはより高いか又は低い電圧など、他の電圧が用いられ得る。ヘッドライトスイッチの例において、負荷２０９は、ヘッドライトと、ヘッドライトにバッテリを接続するケーブルとを含む。負荷２０９はインダクタとして図示される。例示的なオートモーティブ応用例において、インダクタ２０９は、５〜２０μＨの範囲にあり得る。回路２００は他の負荷も駆動し得る。
【００２５】
それぞれ、図１及び図２のハイサイド配置とローサイド配置との間の違いの１つは、図２におけるＦＥＴゲート端子ＧＡＴＥは、図１のようにブーストされた電圧に結合される必要がない点である。図２のローサイドドライバ構成におけるＦＥＴ  ＭＮ０のソース端子は、感知抵抗器Ｒｓｅｎｓｅを介して接地に結合される。ＦＥＴ  ＭＮ０をオンにするために必要とされるゲート・ソース間電圧は、単に閾値電圧Ｖｔに、接地より上の、感知抵抗器Ｒｓｅｎｓｅの電圧を加えたものであり、したがってこの例において、ゲート電圧を供給するためにチャージポンプは不要である。
【００２６】
図２の回路の動作において、ＦＥＴ  ＭＮ０は、ドライバ回路２０５がイネーブル信号ＥＮを受信したとき少なくともＦＥＴについての閾値電圧より上の電圧まで上昇する、ゲート端子ＧＡＴＥにおける電圧に応答して、電流が負荷２０９を介して流れるようにする。負荷２０９を介して流れる電流は、ＦＥＴによって導通されるドレイン・ソース間電流と同じであり、この同じ電流が、感知抵抗器Ｒｓｅｎｓｅを介して接地に流れる。抵抗器Ｒｓｅｎｓｅの電圧は、オームの法則の作用に起因して、ＦＥＴ  ＭＮ０を介して流れる電流に比例する。電圧は、Ｖ／Ｉ又は電圧電流変換器２０３によって電流に変換される。ＦＥＴ電流は、制限電流Ｉｃｌｉｍｉｔを用いてドライバ２０５から電流を除去することによって制限される。Ｉｃｌｉｍｉｔは、感知された電流が閾値電流レベルを超える場合、図１におけるハイサイドドライバ回路についての電流制限動作と同様に、ゲート端子ＧＡＴＥにおいてパワーＦＥＴ  ＭＮ０に入る電流を減少させる。
【００２７】
図３Ａ及び図３Ｂは、ターンオン動作における、回路１００などのＦＥＴ回路の電圧入力及び対応する電流の、電圧グラフ及び電流グラフである。図３Ａ及び図３Ｂの水平軸は、ミリ秒単位の時間を示す。図３Ａの垂直軸は、入力端子ＥＮ上の立ち上がり電圧をデータライン３０１で示す。時間２０．０において、イネーブル端子は３．４ボルトの立ち上がり電圧を受け取る。データライン３０３は、ＦＥＴ  ＭＮ０を介して流れる電流を図３Ｂの垂直軸上に示す。この例において、電流限界は９０アンペアとなるように構成される。図３Ｂのデータライン３０３において、電流は、時間Ｍ３：２０．３において、特定された電流限界をオーバーシュートし、９０アンペアの望ましい電流限界よりも１００アンペア高いレベルである、１９０アンペアを超える最大電流まで立ち上がる。時間Ｍ２：２１．９５において、電流は、ほぼ９０アンペアの限界である、９０．８９アンペアで整定する。電流オーバーシュートが生じるのは、限界（ここでは９０アンペア）に達したとき電流制限回路要素がゲート信号を減少させるにもかかわらず、ゲートキャパシタンスを放電させるため及びＦＥＴ内の電流フローを減少させるために要する時間が、低減された電流でパワーＦＥＴ  ＭＮ０が動作し得るようになるまで、電流オーバーシュートを発生させ得るためである。
【００２８】
図４は、例示の実施形態のパワーＦＥＴ回路４００の回路図である。図４において、ハイサイドドライバ配置が示されている。パワーＦＥＴ  ＭＮ０は、出力端子ＶＯＵＴ＿ＰＡＤにおいて電流及び電圧を負荷に供給するように結合される。高電圧及び高電流処理能力を備え、非常に低いオン抵抗（ＲＤＳｏｎ）を有するパワーＦＥＴは、テキサス・インスツルメンツ・インコーポレーテッドから現在入手可能なＮｅｘＦＥＴ（商標）ＭＯＳＦＥＴデバイスを含む。ＮｅｘＦＥＴ（商標）デバイスは、半導体基板の底部表面にドレインコンタクトを有し、基板の上側表面上にソースコンタクトを有する垂直ＦＥＴの一種であり、基板内に形成される一つ又は複数のパラレルＭＯＳＦＥＴデバイスを含む多くのチャネル領域によって共有され得る共有ドレイン領域を特徴とする。しかしながら、本実施形態は、いずれか１つのパワートランジスタタイプ又はいずれの半導体技術タイプにも限定されず、様々な実施形態が任意のパワーＦＥＴデバイスに適用可能である。
【００２９】
図４において、回路は出力電流Ｉｏｕｔを出力する。バッテリ電圧などの供給電圧が、入力端子ＶＢＢ＿ＰＡＤに結合され得る。チャージポンプ回路４０１からの電圧Ｖｐｕｍｐは、様々な構成要素に結合される。この供給電圧Ｖｐｕｍｐは、入力端子ＶＢＢ＿ＰＡＤにおける電圧を上回って上昇する。図４において、すべての構成要素は、境界４００において破線によって示されるように、単一の集積回路上に実装され得る。しかしながら、代替の配置において、構成要素のうちのいくつかが離散構成要素として実装され得、他の構成要素が一つ又は複数の集積回路上に配置される。一例において、パワーＦＥＴ  ＭＮ０及び感知抵抗器ＲｓｅｎｓｅがパワーＦＥＴ集積回路上に製造され、残りの構成要素が別個のドライバ集積回路上に製造された。これらの別個の集積回路は、個々にパッケージングされ得、回路ボード又はモジュール上に搭載され得る。代替の配置において、たとえ構成要素が別個の集積回路上又は別個の集積回路ダイ上に実装されるときでも、マルチチップモジュール（ＭＣＭ）又はスタックダイパッケージなどの先進パッケージング技法を用いて、システム４００のための単一のパッケージを形成し得る。本実施形態と共に用いるためのパワーＦＥＴは、ＮｅｘＦＥＴ（商標）デバイス、パワー応用例に適した垂直ＦＥＴデバイス、ＤＭＯＳパワーＦＥＴ、及びＬＤＭＯＳパワーＦＥＴを含む。本実施形態は、任意のＦＥＴデバイスに適用可能である。
【００３０】
図４において、パワーＦＥＴ  ＭＮ０のゲート端子ＧＡＴＥは、これに結合される幾つかの回路を有する。これらの回路は、パワーＦＥＴゲート電流及び電圧を供給及び変調する。これらの回路は、ゲートドライバ回路要素を構成する。端子ＧＡＴＥはトランジスタＭ４０５からプルアップバイアス電流を受け取り、トランジスタＭ４０５はトランジスタＭ４０７と共に形成される電流ミラーの一部であるＰＦＥＴトランジスタであり、電流源「Ｉｐｕｌｌｕｐ＿ｂｉａｓ」によってバイアスされている。
【００３１】
電流源Ｉｐｕｌｌｕｐ＿ｂｉａｓは、イネーブル信号ＥＮに応答して、ゲート端子ＧＡＴＥを電圧供給Ｖｐｕｍｐまでプルアップするために用いられる電流を提供する。イネーブル端子ＥＮ上で信号が受信されるとき、チャージポンプ４０１及びプルアップバイアス電流源Ｉｐｕｌｌｕｐ＿ｂｉａｓはアクティブになる。トランジスタＭ４０５及びＭ４０７も、チャージポンプ電圧ＶｐｕｍｐからＦＥＴ  ＭＮ０のＧＡＴＥ端子に供給される電流を、電流Ｉｐｕｌｌｕｐ＿ｂｉａｓの１０倍に増加させるために、ここでは１０：１として示される電流スケーリングを提供する。電流ミラーにおいて異なるサイズのトランジスタを用いることによって、様々なトランジスタが電流スケーリングを提供し得る。スケーリングフィーチャは、より小さなバイアス及び基準電流源が用いられ得るようにする。付加的な実施形態を形成するために、他のスケーリングファクタが用いられ得る。図４におけるスケーリングファクタは、コロンによって区切られる２つの整数によって、１：１、２：１、１：５、１０：１などのように示される。
【００３２】
また、パワーＦＥＴ  ＭＮ０のゲート端子ＧＡＴＥは、電流ミラーを形成するトランジスタＭ４０３及びトランジスタＭ４０２によって結合され、トランジスタＭ４０９によって電圧Ｖｐｕｍｐに結合される。トランジスタＭ４１３は、Ｍ４０９と共に電流ミラーを形成し、「Ｉｌｉｍ＿ｐｕｌｌｄｎ」と示されるプルダウン電流をゲート端子ＧＡＴＥへとミラーする。
【００３３】
電流感知回路が図４に含まれる。バッテリ供給電圧を結合するためのパッドＶＢＢ＿ＰＡＤと、パワーＦＥＴ  ＭＮ０のドレイン端子との間に、感知抵抗器Ｒｓｅｎｓｅが結合される。ＦＥＴドレイン電圧Ｖｄは、電圧電流変換器における演算増幅器４１２に結合される。演算増幅器及びトランジスタＭ４１７は、抵抗器Ｒｖｍと共に、電圧電流変換器回路を形成する。演算増幅器４１２は、負の入力と正の入力との間に仮想接地を備えるフィードバック構成で配置されるため、回路は、正の入力と負の入力との差を最小にするために出力電圧を変調し、トランジスタＭ４１７のゲート端子における電圧は、電圧Ｖｄと共に増大又は低減され得る。抵抗器Ｒｖｍを介して流れる電流Ｉｓｅｎｓｅは、出力電流Ｉｏｕｔに比例し、電流感知機能を提供する。
【００３４】
感知された電流Ｉｓｅｎｓｅは、Ｉｓｅｎｓｅをいくつかの他の基準電流レベルと比較することによって、パワーＦＥＴの動作を制御するために用いられる。トランジスタＭ４１９は、Ｉｓｅｎｓｅを、トランジスタＭ４２１及びＭ４２３によって形成される電流ミラーに、及びその後、トランジスタＭ４３２、Ｍ４３３、及びＭ４３４を用いて形成されるコンパレータに結合する。「Ｉｔｒｉｍ」と示される電流源が、トランジスタＭ４２９及びＭ４３１で形成される電流ミラーによってコンパレータに供給される。トリム電流Ｉｔｒｉｍは固定され得、又は調節可能であり得る。例えば、Ｉｔｒｉｍは、デジタルアナログ変換器（ＤＡＣ）によって、Ｉｔｒｉｍのための電流を設定するためにデジタル制御ワードが提供され得る。付加的な配置が、電流Ｉｔｒｉｍを提供するためのトリム可能電流源又は固定電流源を含む。パラレル電流源をＭ４２９に選択的に結合するために書き込み可能レジスタを用いるプログラム可能電流源が、トリム可能電流源Ｉｔｒｉｍのために用いられ得る。別の実施形態において、電流源Ｉｔｒｉｍは、Ｉ２Ｃバスなどのデジタルバスインターフェース、及び設定可能レジスタ値を用いることによって設定され得る。レジスタに値を書き込むことによって、システムコントローラ又はＣＰＵが電流Ｉｔｒｉｍの値を変更し得る。他の実施形態において、値はトリム抵抗器を用いて製造時に設定され得る。更なる実施形態において、電流源Ｉｔｒｉｍについての値は固定され得る。トランジスタＭ４３３、Ｍ４３２によって形成されるコンパレータは、トランジスタＭ４３４及びＭ４３５で形成される電流ミラーに結合される。
【００３５】
動作において、電流Ｉｓｅｎｓｅがトリム電流Ｉｔｒｉｍより大きいとき、コンパレータはプルダウン電流ＩＬｉｍ＿ｐｕｌｌｄｎを出力する。このプルダウン電流は、Ｐ型ＦＥＴデバイスＭ４１３、Ｍ４０９によってＦＥＴトランジスタＭＮ０のゲートにミラーされ、またトランジスタＭ４０２、Ｍ４０３によって形成されるミラーと共に、パワーＦＥＴＭＮ０のゲート端子ＧＡＴＥに流れ込む電流を減少させるために用いられ、それによって出力電流Ｉｏｕｔを制御する。Ｉｔｒｉｍのための値によって設定される電流限界に達したとき、プルダウン電流を用いて、出力電流Ｉｏｕｔを所望の電流限界に維持し得る。例示的な実施形態４００において、様々なトランジスタ及び電流ミラーデバイスが、電流を増加させるためのデバイススケーリングを有する。例えば、Ｍ４０２、Ｍ４０３で形成される電流ミラーは５：１のサイズ比を有し、このサイズ比が、ＦＥＴ  ＭＮ０のゲートにおけるプルダウン電流を増加させる。同様に、トランジスタＭ４１３、Ｍ４０９によって形成される電流ミラーは２：１の比を有する。これらのスケーリングファクタは、特定の応用例の必要に応じて、代替の実施形態を形成するために改変され得る。トランジスタスケーリングを用いることによって、感知電流Ｉｓｅｎｓｅを出力電流Ｉｏｕｔより低くし、ドライバ制御回路要素における電力を節約することが可能である。
【００３６】
回路４００をオンにしようとするとき、イネーブル信号ＥＮが、受信され、チャージポンプ４０１をオンにして、電力供給電圧Ｖｐｕｍｐを出力する。プルアップ電流Ｉｐｕｌｌｕｐ＿ｂｉａｓは、トランジスタＭ４０７、Ｍ４０５によって形成される電流ミラーを介してＦＥＴ  ＭＮ０のゲートに供給される。この例示的な実施形態において、トランジスタＭ４０５、Ｍ４０７は、ＦＥＴ  ＭＮ０のゲート端子ＧＡＴＥにおいてプルアップ電流を増加させるために、１０：１のスケーリングを提供する。ＦＥＴが初期にオフにされるとき、ゲートとソース端子Ｃｇｓとの間のゲートキャパシタは完全に放電される。電圧Ｖｐｕｍｐ及びバイアス電流源Ｉｐｕｌｌｕｐ＿ｂｉａｓからのプルアップ電流がＦＥＴのゲートに供給される際、ＦＥＴ  ＭＮ０のソースは、パワーＦＥＴ  ＭＮ０のゲートキャパシタンスＣｇｓが充電され、ゲート端子ＧＡＴＥがパワーＦＥＴ  ＭＮ０の閾値電圧を超え、ＦＥＴ  ＭＮ０がオンになるまで、ソースフォロワ構成におけるゲートにおける増大する電圧に従う。ＦＥＴ  ＭＮ０のゲート端子ＧＡＴＥの立ち上がり時間は、バイアス電流Ｉｐｕｌｌｕｐ＿ｂｉａｓによって設定される。このプルアップバイアス電流は、製造前、製造後に固定され得、また調節可能又はトリム可能とし得る。
【００３７】
ＦＥＴ  ＭＮ０がオンになった後、ゲート電流及び電圧を用いて電流Ｉｏｕｔを制御し得る。ＦＥＴ  ＭＮ０は、ほとんどの状況について線形モードで動作される。ＦＥＴがオフする状況においてゲート端子ＧＡＴＥをプルダウンするための付加的な回路要素が、ゲートをＶＯＵＴ＿ＰＡＤに結合するための付加的な制御回路要素と共に、トランジスタＭ４０２、Ｍ４０３を用いてゲートを迅速に放電するために用いられ得る。
【００３８】
端子ＶＯＵＴ＿ＰＡＤにおいて負荷に電流を供給する動作において、抵抗器Ｒｓｅｎｓｅ及びＲｖｍは、数式（１）及び（２）に従い、出力電流Ｉｏｕｔより小さいがこれに比例する電流Ｉｓｅｎｓｅを形成するための比で動作する。
Ｒｓｅｎｓｅ×Ｉｏｕｔ＝Ｉｓｅｎｓｅ×Ｒｖｍ                （１）
Ｉｓｅｎｓｅ＝Ｉｏｕｔ×（Ｒｓｅｎｓｅ／Ｒｖｍ）            （２）
【００３９】
感知された電流Ｉｓｅｎｓｅが、調節可能電流Ｉｔｒｉｍより大きいか又はＩｔｒｉｍに等しいとき、トランジスタＭ４３２、Ｍ４３３、Ｍ４３４、Ｍ４３５で形成される電流コンパレータが、プルダウン電流Ｉｌｉｍ＿ｐｕｌｌｄｎを出力し始める。コンパレータ回路は図４に図示されるような差（Ｉｓｅｎｓｅ−Ｉｔｒｉｍ）を形成し、この差は、ＩＬｉｍ＿ｐｕｌｌｄｎとなるようにミラーされる。電流限界に達するときの出力電流Ｉｏｕｔ対トリム及びプルダウン電流の関係は、数式（３）によって与えられる。
Iout(limit)＝(Rvm/Rsense)×(Itrim+Ilim_pulldn)                      （３）
【００４０】
トリム電流Ｉｔｒｉｍの値をアレンジすることによって、出力電流Ｉｏｕｔの電流制限を制御及び設定し得る。回路要素におけるトランジスタのサイズは、回路における様々な電流を比率で示すように改変され得る。例えば、トランジスタＭ４１３及びＭ４０９は２対１の比を有し、トランジスタＭ４０３及びＭ４０２は５対１の比を有するため、出力電流Ｉｏｕｔは回路における他の電流よりもかなり大きくし得る。
【００４１】
電流制限回路要素に加えて、図４における実施形態は、電流時間導関数制御回路４１０も特徴とする。実施形態において、パワーＦＥＴ  ＭＮ０は、電流制限動作の間に減少されるか又はなくされる電流オーバーシュートを有し得る。従来の電流制限回路要素において観察される出力電流オーバーシュートは、実施形態を用いることによってなくされるか又は大幅に減少される。これは、まず、パワーＦＥＴを流れる電流が電流制限に達する前に、感知された電流における急速なレート増加を検出することによって、また、出力電流増加のレートを減少させることによって達成される。出力電流Ｉｏｕｔが電流制限に達すると、出力電流における増加のレートが減少される。電流制限に近付いた場合、電流レート増加を減少させることにより、出力電流を電流制限で整定させることが可能であるが、オーバーシュートはないか又はオーバーシュートはほとんどない。したがって、出力電流における増加のレートを感知することによって、及び、電流制限に近付いた場合であってもパワーＦＥＴを介する電流増加のレートを変調させることによって、出力電流は電流制限に安全に到達し得、従来の電流制限回路要素の大幅な電流オーバーシュートなしに電流制限で整定し得る。このように、ＦＥＴは、損傷又は寿命の短縮からＦＥＴを保護するＳＯＡ条件内で動作され得る。
【００４２】
図４において、電流時間導関数又は「ｄｉ／ｄｔ」関数４１０は、トランジスタＭ４２１及びトランジスタＭ４２７を含む電流ミラーから感知電流Ｉｓｅｎｓｅを受け取る。電流時間導関数４１０は、感知電流Ｉｓｅｎｓｅの増加のレートを決定し、増加のレートは出力電流Ｉｏｕｔの増加のレートに比例する。トランジスタＭ４３０、Ｍ４３８で形成される電流ミラーが、トランジスタＭ４１５、Ｍ４１１を用いて、出力電流Ｉｓｅｎｓｅ＿Ｒａｔｅをプルアップバイアス電流回路要素に結合する。電流Ｉｓｅｎｓｅ＿ＲａｔｅはＭ４３８を介して接地へ流れ、パワーＦＥＴ  ＭＮ０のＧＡＴＥ端子に流れ込むプルアップ電流Ｉｐｕｌｌｕｐ＿ｂｉａｓを減少させる。
【００４３】
動作において、感知された電流Ｉｓｅｎｓｅの増加のレートが閾値を超えるとき、電流時間導関数回路４１０は、電流Ｉｓｅｎｓｅ＿Ｒａｔｅを出力し得、ＦＥＴ  ＭＮ０のゲートに供給されるプルアップ電流を減少させ得る。ＦＥＴ  ＭＮ０のゲートに供給される電力を減少させると、ＦＥＴゲート端子ＧＡＴＥのスルーレートが減少し、出力電流Ｉｏｕｔの増加のレートが遅くなる。電流制限に達した後、出力電流の変化のレートは再び下がり得（電流Ｉｏｕｔは電流制限において固定され、もはや増加しないため）、電流時間導関数回路４１０はもはやＩｓｅｎｓｅ＿ｒａｔｅを出力しなくなり、もはや出力電流に影響を与えない。出力電流Ｉｏｕｔが制限電流において固定されるか又はほぼ固定された後、電流時間導関数回路４１０は、感知された電流レートにおけるいかなる増加も検出しなくなる。
【００４４】
電流時間導関数回路４１０は、電流時間又はｄｉ／ｄｔ感知に有用な様々な回路を用いて実装され得る。Ｉｓｅｎｓｅの電流電圧変換、並びに、その後周期的にサンプリングされるキャパシタを用いる抵抗容量性感知が用いられ得る。ホール効果センサ、コイル、電流ループ、及びその他のフィールド感知手法が用いられ得る。電流レート閾値は、固定され得、プログラム可能であり得、又は、製造が完了した後の較正動作の間にプログラムされるワンタイムプログラム可能値であり得る。電流レート閾値を設定するためにトリム可能抵抗器が用いられ得る。Ｉ２Ｃインターフェースバスなどのバスを介してコントローラ又はプロセッサによってアクセス可能なレジスタが、電流増加レート閾値についてのプログラム可能値を提供し得る。
【００４５】
図４に示される実施形態において、電流時間導関数回路４１０は常にアクティブである。この配置は出力電流Ｉｏｕｔにおける望ましい低減されたオーバーシュートを提供し、一方で、電流時間導関数回路４１０は、立ち上がり時間を通してＦＥＴ  ＭＮ０のスルーレートも低減し得、そのため、ＦＥＴのターンオン時間は増大されることになる。いくつかの応用例において、この影響は、初期パワーアップ動作において負荷への突入電流を制限し得るか、又はシステムの始動を遅くし得るため、望ましくない可能性がある。
【００４６】
図５は、代替実施形態５００の回路図である。図５において、構成要素の多くは、図４の実施形態と同様であり、図４の実施形態と同じように機能する。これらの構成要素に対して、参照符号は図４に図示されたものと同様であるが、便宜上、先頭の数字が「４」から「５」に変更されている。
【００４７】
図５において、パワーＦＥＴ  ＭＮ０が、パワーパッドＶＢＢ＿ＰＡＤにおける供給電圧と出力端子ＶＯＵＴ＿ＰＡＤとの間に結合される。パワーＦＥＴ  ＭＮ０は、図４に関して上記で説明したものと同じように、パワーＦＥＴ  ＭＮ０のターンオン及びターンオフを制御するためのゲート電流を提供するために、ゲート端子ＧＡＴＥへの供給及びバイアス回路要素結合を有する。チャージポンプ５０１は、イネーブル信号ＥＮを受信するとき供給電圧Ｖｐｕｍｐを出力する。プルアップバイアス電流供給Ｉｐｕｌｌｕｐ＿ｂｉａｓは、信号ＥＮによってもイネーブルされる。
【００４８】
図４に関して上記で説明したように配され、動作する演算増幅器５１２を含む電流感知回路に加えて、図５において、時間導関数回路５１０は、イネーブルスイッチ、トランジスタＭ５３９によって、プルアップバイアス回路要素及びプルアップ電流源Ｉｐｕｌｌｕｐ＿ｂｉａｓに結合される。付加的なイネーブル回路が、制御信号ＥＮ＿ｄｉ＿ｄｔ＿ＦＢを出力する。この制御信号は、電流Ｉｓｅｎｓｅ（及び、それに対応してＩｏｕｔ）が電流制限に近付いている間に、電流制限の選択されたパーセンテージまで増加したときのみ、スイッチＭ５３９に、ｄｉ／ｄｔ感知回路である電流時間導関数回路５１０のＩｓｅｎｓｅ＿Ｒａｔｅ出力を、トランジスタＭ５０５、Ｍ５０７のプルアップバイアス供給回路に結合させるために用いられる。
【００４９】
図５において、基準電流Ｉｒｅｆ、トランジスタＭ５４６、Ｍ５４７、Ｍ５４８、Ｍ５４９、制限電流Ｉｔｒｉｍ、及び感知された電流Ｉｓｅｎｓｅによって、コンパレータ回路が形成される。トランジスタＭ５２８は、感知された電流Ｉｓｅｎｓｅを、トランジスタＭ５４７、Ｍ５４６によって形成される電流ミラーを含むコンパレータにミラーする。トリム電流Ｉｔｒｉｍは、図５に図示されるスケーリングファクタ「Ｘ」及び「Ｙ」によって示されるような、トランジスタＭ５４７及びＭ５４６のそれぞれのサイズによってミラー及びスケーリングされる。このスケーリングされたトリム電流は、感知された電流Ｉｓｅｎｓｅから減じられる。この差分電流は、その後、トランジスタＭ５４８及びＭ５４９によって、シュミットトリガデバイス５５１の入力端子にミラーされ、ここで基準電流Ｉｒｅｆと比較される。Ｉｓｅｎｓｅと（Ｙ／Ｘ）×Ｉｔｒｉｍのスケーリングされた積との間の差分電流がＩｒｅｆより大きいとき、シュミットトリガ５５１はインバータであるため、シュミットトリガ５５１への入力は少なくなり、出力ＥＮ＿ｄｉ＿ｄｔ＿ＦＢは高に向かう。シュミットトリガデバイス５５１は、感知電流Ｉｓｅｎｓｅとスケーリングされたトリム電流（Ｙ／Ｘ）×Ｉｔｒｉｍとの間の差がＩｒｅｆより大きいか又は等しいときにのみ、パルスを出力する。
【００５０】
イネーブル信号ＥＮ＿ｄｉ＿ｄｔ＿ＦＢは、数式（４）の不等式が満たされるとき高に向かう。
Ｉｓｅｎｓｅ−（Ｙ／Ｘ）×Ｉｔｒｉｍ≧Ｉｒｅｆ        （４）
【００５１】
シュミットトリガ５５１から出力されるイネーブル信号ＥＮ＿ｄｉ＿ｄｔ＿ＦＢは、トランジスタＭ５３９に結合される。トランジスタＭ５３９は、電流時間導関数回路５１０の出力、電流Ｉｓｅｎｓｅ＿ｒａｔｅを、プルアップバイアス回路要素に選択的に結合するように動作する。このようにして、電流時間導関数回路５１０の出力は、感知された電流Ｉｓｅｎｓｅとスケーリングされたトリム電流（Ｙ／Ｘ）×Ｉｔｒｉｍとの間の差が、基準電流Ｉｒｅｆに合致するか又は基準電流Ｉｒｅｆを超えるとき、ＦＥＴ  ＭＮ０ゲート端子ＧＡＴＥの立ち上がり時間のその部分に対してのみ用いられる。感知された電流がこの閾値まで立ち上がらない動作の場合、時間導関数回路５１０はパワーＦＥＴ  ＭＮ０の電流に影響を与えない。出力電流が立ち上がり、感知された電流Ｉｓｅｎｓｅとスケーリングされたトリム電流（Ｙ／Ｘ）×Ｉｔｒｉｍとの間の差が基準電流Ｉｒｅｆに等しいか又は基準電流Ｉｒｅｆを超える場合、時間導関数回路５１０はプルアップバイアス回路要素に結合される。次いで、電流Ｉｓｅｎｓｅ＿ｒａｔｅは、電流が電流制限に向かって立ち上がる際に、電流Ｉｏｕｔにおける増加レートを減少させる。
【００５２】
イネーブル信号ＥＮ＿ｄｉ＿ｄｔ＿ＦＢは、電流制限の所定のパーセンテージにおいてアクティブになるように調節され得る。上記で説明したように、電流制限は電流源Ｉｔｒｉｍを調節することによって設定され、電流時間導関数回路をイネーブルするための電流制限のパーセンテージは、トランジスタＭ５４６、Ｍ５４７の相対的サイズを選択することによってトランジスタスケーリング比Ｙ：Ｘを用いて設定され得る。また、代替の配置において、スケーリングは、ＤＡＣ回路に結合されるアドレス指定可能レジスタなどの書き込み可能記憶回路を提供することによって達成され得る。Ｉ２Ｃシリアルインターフェースなどの外部プロセッサへのインターフェースが、スケーリングファクタが記憶され得るように構成され得る。イネーブル信号の更なる動作は、電流源Ｉｒｆ及びＩｔｒｉｍを調節することによって調節され得る。
【００５３】
図６Ａ〜図６Ｄは、図４及び図５に図示されるような、例示の実施形態動作の４つのグラフである。図６Ａ〜図６Ｄのすべてにおいて、水平軸は時間をミリ秒単位でプロットする。図６Ａにおいて、イネーブル信号電圧ＥＮは垂直軸上にプロットされる。データライン６０１は、イネーブル端子における電圧をプロットする。時間２０．０ミリ秒において、イネーブル信号ＥＮは、図４及び図５の回路実施形態において、ほぼゼロ電圧から、プルアップバイアス回路及びチャージポンプにパワーＦＥＴをオンにさせるのに十分な電圧まで立ち上がる。
【００５４】
図６Ｂ〜図６Ｄにおいて、パワーＦＥＴを介する電流は、垂直軸上にアンペア（Ａ）単位でプロットされる。図６Ｂにおけるデータライン６０３は、図４及び図５に図示されるようなプルダウン制限電流回路を備えるパワーＦＥＴのＦＥＴドレイン電流応答を示すが、電流時間導関数回路要素はイネーブルされていない。図６Ｂにおいて、時間Ｍ１５：２０．１６４０４で、電流が１０８アンペアを超えるまで立ち上がるデータライン６０３に応答して、オーバーシュートが発生する。時間２１．０で発振が収まるまで、数サイクルの間、発振は約９０アンペアの望ましい電流制限をオーバーシュートし続け、電流Ｉｏｕｔは、時間Ｍ１６：２１．２２２８９において、９０アンペアの望ましい電流制限に近い約９１アンペアで最終的に整定する。
【００５５】
図６Ｂにおいて、出力電流Ｉｏｕｔは、電流時間導関数回路４１０が常に動作している図４の実施形態について示されている。データライン６０５は、パワーＦＥＴのドレイン電流を表す。時間２０．０５において、出力電流はイネーブル信号に応答して立ち上がりを開始するが、増加レート（傾斜）は電流時間導関数回路によって制限され、そのため、ほぼ時間Ｍ１７：２０．４８５で、９１．３９アンペアは約９０アンペアの制限をわずかに上回る９１．３９アンペアの制限において最終電流に達する。図６Ａのデータライン６０３とは対照的に、図６Ｂにおける電流出力データライン６０５は、目に見えるオーバーシュートを有さない。電流時間導関数又はｄｉ／ｄｔ回路は電流のオーバーシュートをなくしているが、パワーＦＥＴを介する出力電流の立ち上がり時間も実質的に増加されている。
【００５６】
図６Ｄにおいて、データライン６０７は図５の実施形態のためのドレイン電流を示し、電流時間導関数回路は、感知された電流が電流制限値のパーセンテージ閾値に達した後にのみイネーブルされる。閾値は、８０％など、最大電流又は制限電流のパーセンテージであり得る。代替例において、他のパーセンテージ閾値も用いられ得る。図６Ｄにおいて、電流は時間２０．０５で急速に開始し、時間２０．５までに約９０アンペアの最大電流制限に達した。データライン６０５において、時間Ｍ１８：２０．１５１８７で、約９３アンペアへのわずかなオーバーシュートが発生するが、このオーバーシュートは９０アンペアの望ましい制限近くへと即時に整定し、図６Ｃにプロットされた図４の実施形態に関するものと同じ整定電流である、９１．３９アンペアで整定する。パワーＦＥＴについてのターンオン時間は、図６Ｄのプロットでは大幅に短い。特定の応用例の要件に応じて、図４及び図５の適切な実施形態が用いられ得る。電流制限、パーセンテージ閾値、及び電流レート増加閾値は、いずれも、特定の設計要件に適切なように付加的な実施形態を形成するために改変され得る。
【００５７】
図７は、ローサイドドライバ応用例についての実施形態の別の回路図である。図７において、図４及び図５における同様の要素に対応する要素には、図７では参照番号の最初の数字が「７」であることを除き、同様の参照番号が与えられる。回路７００は、回路ボード又はモジュール上で、離散構成要素を用いて、マルチチップモジュールを用いて、又は、高度に集積されたデバイスを形成するために単一パッケージにおいて複数のダイを用いて、単一の集積回路として実装され得る。一配置において、パワーＦＥＴ  ＭＮ０及び感知抵抗器Ｒｓｅｎｓｅが単一の集積回路に形成され得、残りのデバイスが、ＦＥＴのためにドライバＩＣを提供するために第２の別個の集積回路に形成される。単一又は複数の集積回路におけるデバイスの他の組み合わせも可能である。
【００５８】
図７において、パワーＦＥＴ  ＭＮ０は、「ＤＲＡＩＮ＿ＰＡＤ」と示される入力パッドに結合されるドレイン端子を有する。一応用例において、この端子は負荷の一方の端部に結合され得る。パワーＦＥＴ  ＭＮ０は、パッド「ＧＮＤ＿ＰＡＤ」において負荷と接地電位との間に結合される、ドレインからソースへの電流導通経路を有し、そのため、図７はローサイドドライバ配置を図示する。パワーＦＥＴ  ＭＮ０のゲートへの様々な電圧及び電流供給のための供給電圧は、「ＤＲＩＶＥＲ＿ＳＵＰＰＬＹ」と示される。図２に関連して上記で説明したように、ローサイドドライバ構成の場合、ＦＥＴ  ＭＮ０のゲートは、ＦＥＴをオンにするためのブースト電圧を必要としない。電源と入力ＤＲＡＩＮ＿ＰＡＤにおけるＦＥＴ  ＭＮ０のドレインとの間に、負荷（図７には図示せず）が結合され得る。ＦＥＴ  ＭＮ０は、イネーブル信号ＥＮに応答して、負荷を介して接地へ電流を流すことができる。
【００５９】
図７における電流制限回路要素は、ハイサイドドライバ配置について図５に示されたものと同様であり、同じ方式で動作する。図７において、イネーブル信号ＥＮは、バイアス電流源Ｉｐｕｌｌｕｐ＿ｂｉａｓをオンにする。トランジスタＭ７０７及びＭ７０５で形成される電流ミラーは、このバイアス電流をパワーＦＥＴ  ＭＮ０のゲートに提供することになる。トランジスタＭ７０５、Ｍ７０７は、バイアス電流を１０：１でスケーリングするように配され、そのため、トランジスタゲート端子ＧＡＴＥにおける電流は、電流源Ｉｐｕｌｌｕｐ＿ｂｉａｓより大きくなる。端子ＤＲＩＶＥＲ＿ＳＵＰＰＬＹにおける電圧も、ＧＡＴＥと示されるゲート端子に結合される。
【００６０】
ドレイン・ソース間電流がパワーＦＥＴ  ＭＮ０内を流れているとき、感知抵抗器ＲｓｅｎｓｅにＦＥＴ電流に比例する電圧が現れる。演算増幅器、トランジスタＭ７１７、及び抵抗器Ｒｖｍは、負荷電流Ｉｌｏａｄに比例する感知電流を出力するように配される。電流感知回路の抵抗器比及び動作は、図４に関して上記で説明したものと同じである。感知電流Ｉｓｅｎｓｅは、トランジスタＭ７２９、Ｍ７３１、Ｍ７３３、Ｍ７３２、Ｍ７３４、及びＭ７３５によって形成されるコンパレータによって、トリム可能電流源Ｉｔｒｉｍと比較され、次いで、出力される差分電流ＩＬｉｍ＿ｐｕｌｌｄｎを用いて、電流制限に達した後ゲート端子ＧＡＴＥに流れ込む電流を制御する。電流ＩＬｉｍ＿ｐｕｌｌｄｎは、電流Ｉｓｅｎｓｅとトリム可能電流Ｉｔｒｉｍとの間の差であり、トリム可能電流源Ｉｔｒｉｍの値を変更することによって設定され得る。トランジスタＭ７１３、Ｍ７０９及びＭ７０２、Ｍ７０３は、制限電流をＧＡＴＥ端子からのプルダウンに結合する２つの電流ミラーを形成する。トランジスタのスケーリングは、トランジスタＭ７０３からのトランジスタＭＮ０のゲートにおける電流が電流ＩＬｉｍ＿ｐｕｌｌｄｎより大きくなるように用いられる。トランジスタスケーリングを用いることによって、電力及び面積を節約するために、Ｉｔｒｉｍなどのより小さな電流源を用いられ得る。
【００６１】
図７の実施形態は、図５に関して上記で説明したように、パワーＦＥＴを介する電流が電流制限に向かって立ち上がる際にこの電流における増加のレートを低減するため、及び、オーバーシュート電流を防ぐための、電流時間導関数回路要素も含む。トランジスタＭ７４７、Ｍ７４６、Ｍ７４８、Ｍ７４９によって形成されるコンパレータ回路要素、及び基準電流Ｉｒｅｆは、感知された電流からトリム電流Ｉｔｒｉｍを引いてトランジスタスケーリング比Ｙ／Ｘを掛けたものが、基準電流Ｉｒｅｆより大きい場合、シュミットトリガ７５１に、イネーブルスイッチＭ７３９に対してイネーブル信号ＥＮ＿ｄｉ＿ｄｔ＿ＦＢを出力させる。基準電流Ｉｒｅｆ及びスケーリングファクタＹ／Ｘを設定することによって、８０％など、制限電流のパーセンテージが閾値として設定され得る。感知された電流Ｉｓｅｎｓｅがこの閾値に達した後にのみ、パワーＦＥＴ  ＭＮ０のゲートへの電流を低減するために電流時間導関数回路７１０が結合される。
【００６２】
電流時間導関数回路７１０は、ゲート端子ＧＡＴＥに入力されるｐｕｌｌ＿ｕｐバイアス電流を低減するために結合される電流Ｉｓｅｎｓｅ＿Ｒａｔｅを出力する。感知された電流Ｉｓｅｎｓｅにおける、閾値より大きい立ち上がりをｄｉ／ｄｔ回路７１０が検出したとき、Ｉｓｅｎｓｅ＿ｒａｔｅが出力される。このようにして、ＦＥＴ  ＭＮ０を介する電流の増加のレートは、電流制限に達するまで制御されて、オーバーシュートが防止される。電流源Ｉｒｅｆ、Ｉｔｒｉｍ、Ｉｐｕｌｌｕｐ＿ｂｉａｓ、並びにスケーリングファクタＸ及びＹは、固定され得、又は調節可能であり得る。ＤＡＣ回路及び書き込み可能レジスタを用いて形成されるプログラム可能電流源が用いられ得る。不揮発性記憶レジスタは、製造時又は使用中にプログラム可能である。プログラム可能レジスタに書き込むために、Ｉ２Ｃインターフェースなどのインターフェースバスが用いられ得る。トリム可能抵抗器又はヒューズも用いられ得る。
【００６３】
図８は、例示の方法のフローチャートである。図８の方法において、時間導関数回路又はｄｉ／ｄｔが常時アクティブである。図８において、この方法はステップ８１０のアイドルで開始する。ステップ８１２において、イネーブル信号が受信される。次いでこの方法は、ステップ８１４に移行し、電圧及びバイアス電流がパワーＦＥＴのゲート端子に結合される。パワーＦＥＴは、バイアス電流に応答してターンオンを開始する。ゲートキャパシタンスを充電させるために十分な電流がゲート端子に入力された後、パワーＦＥＴは線形モード動作に入る。
【００６４】
ステップ８１６において、パワーＦＥＴを介して流れる電流が感知される。感知された電流は電流制限と比較される。ステップ８１６における比較が真である場合、この方法はステップ８２２に移行する。ステップ８１６における比較が偽である場合、この方法はステップ８１８に移行する。
【００６５】
ステップ８１８において、感知された電流又はｄｉ／ｄｔの時間導関数が閾値と比較される。感知された電流の増加のレートが閾値より大きい場合、この方法はステップ８２０に移行する。この比較が偽である場合、この方法はステップ８１４に戻り、続行される。
【００６６】
ステップ８２０において、ステップ８１８における比較が真であったため、パワーＦＥＴを介して流れる電流における増加のレートは低減される。これは、上記で説明したように、プルアップバイアス電流を低減することによってなされ得る。次いで、この方法はステップ８１４に戻り、続行される。
【００６７】
ステップ８１６における比較が真である場合、すなわち電流制限に達している場合、ステップ８２２に入る。ステップ８２２において、パワーＦＥＴを介して流れる電流は、ゲート端子からＶｏｕｔ端子へと電流をプルダウンすることによって制限される。ゲートキャパシタンスを放電させることによって、パワーＦＥＴは、低減されたゲート電圧と、パワーＦＥＴを介して流れる低減された電流とを有することになる。この方法は、最大制限まで制限された電流を用いて動作を続行する。
【００６８】
感知された電流が最大制限に達した後、電流ｄｉ／ｄｔにおける増加のレートはゼロになり、そのため、電流がプルダウン電流によって制限されるとき、ステップ８１８における比較は常に偽となる。
【００６９】
図８の方法ステップは、ステップの１つのあり得る順序を示しているが、ステップの順序は代替の実施形態を形成するために改変され得る。例えば、ステップ８１６、８１８における比較は、異なる順序で実施され得るか、又は図８に示された順序の代わりに同時に実施され得る。
【００７０】
図９は、代替方法の別のフローチャートである。図９において、方法９００は、電流時間導関数を選択的にイネーブルにすることを含む。ステップ９１０において、この方法はアイドルステップにおいて開始する。ステップ９１２において、イネーブル信号が受信される。ステップ９１４において、電力がパワーＦＥＴに供給され、電圧及びバイアス電流がパワーＦＥＴのゲート端子に印加されて、ゲート端子をプルアップし、パワーＦＥＴをオンにする。
【００７１】
ステップ９１６において、電流センサが、パワーＦＥＴを介して流れる電流を感知する。感知された電流が電流制限を超える場合、この方法はステップ９２２に移行する。比較が偽である場合、この方法はステップ９１７へと続行される。
【００７２】
ステップ９１７において、感知された電流が基準電流と比較される。基準電流は、調節され得るか、又は電流制限の或るパーセンテージである電流に設定され得る。例えば、一つの試みにおいて、基準電流は電流制限の約８０％に設定された。
【００７３】
比較がステップ９１７の通りである場合、この方法はステップ９１８に移行する。ステップ９１８において、感知された電流における増加のレートが、電流時間導関数演算における閾値と比較される。感知された電流における変化のレートが閾値を超えて増大している場合、この方法はステップ９２０に移行する。ステップ９２０において、プルアップ電流が低減され、パワーＦＥＴに流れる電流における増加のレートが低減される。次いで、この方法はステップ９１４へと続き、続行される。
【００７４】
ステップ９１８における比較が偽である場合、この方法はステップ９１４に移行し、続行される。ステップ９１６における比較が真である場合、電流制限に達しており、この方法はステップ９２２に移行する。ステップ９２２において、プルダウン電流が増加され、パワーＦＥＴを介して流れる電流は、出力端子における出力電流を最大電流まで制限されたまま維持するために低減される。
【００７５】
図９の方法ステップは、ステップの１つのあり得る順序を図示しているが、ステップの順序は代替の実施形態を形成するために改変され得る。例えば、ステップ９１６及び９１７における比較は、異なる順序で、又は図９に示された順序の代わりに同時になされ得る。
【００７６】
例示の実施形態及び配置は、電流が継続的に制限されるパワーＦＥＴ回路を形成する。説明する例において、ＦＥＴデバイスに結合される電流感知回路要素が、ＦＥＴを介して流れる電流に対応する感知電流を供給する。感知電流はコンパレータに結合される。所定の制限電流が感知電流と比較される。所定の制限電流に達していることをコンパレータが示すとき、ＦＥＴを介して流れる電流を制限するためにプルダウン電流が印加される。感知電流は電流時間導関数回路にも供給される。感知電流における増加のレートは、閾値レートと比較される。感知電流における増加のレートが閾値レートを超えるとき、出力電流における増加のレートを低減させるために、ＦＥＴへのバイアス電流が低減される。
【００７７】
更なる例において、電流時間導関数回路とバイアス電流供給との間にイネーブル回路が結合され、電流レートコンパレータ回路が、感知電流及び基準電流に結合され、イネーブル信号をイネーブル回路に出力する。
【００７８】
付加的な例において、プルダウン電流回路をイネーブルにするために、電力制限コンパレータから出力が結合される。
【００７９】
少なくとも１つの代替例において、装置は、感知レート電流に応答してＦＥＴのゲート端子へのバイアス電流を低減させるための回路要素をさらに含む。
【００８０】
別の例において、装置は、プログラム可能な所定の制限電流を含む。更なる例において、所定の制限電流は書き込み可能記憶回路に記憶される。更なる例において、電流時間導関数回路は、感知された電流の増加レートが所定のしきい値を超えるとき感知レート電流を出力するためのレート検出回路を含む。
【００８１】
更なる例において、装置は、感知レート電流とバイアス電流供給との間に結合されるイネーブル回路と、感知電流及び基準電流に結合され、イネーブル回路にイネーブル信号を出力する電流レートコンパレータ回路とをさらに含む。別の例において、電流レートコンパレータ回路はスケーリングファクタを含み、電流レートコンパレータ回路は、感知電流と、スケーリングファクタ及び所定の制限電流の乗算との間の差を、基準電流と比較する。
【００８２】
別の例において、スケーリングファクタはプログラム可能である。別の付加的な例において、プログラム可能記憶回路はスケーリングファクタを記憶する。さらに別の例において、プログラム可能記憶回路に対処するために、外部バスインターフェースが結合される。
【００８３】
例示の方法は、イネーブル信号を受信すること、供給電圧端子と電流を供給するための出力端子との間でＦＥＴの電流導通経路を結合すること、電圧及びプルアップバイアス電流をＦＥＴのゲート端子に結合すること、ＦＥＴを介して流れる電流を感知すること、ＦＥＴを介して流れる感知された電流を電流制限と比較すること、ＦＥＴを介して流れる電流を比較することに応答して、ＦＥＴのゲート端子における電流を低減することを含む。この方法は、ＦＥＴを介して流れる電流の増加レートをレート増加閾値と比較すること、及び、ＦＥＴを介して流れる電流の増加レートを比較することに応答してＦＥＴのゲート端子へのプルアップ電流を低減することをさらに含む。
【００８４】
少なくとも１つの例において、この方法はさらに、ＦＥＴを介して流れる電流を電流制限の所定のパーセンテージである閾値と比較すること、及び、比較することに応答してＦＥＴのゲート端子へのプルアップ電流の低減をイネーブルにすることを含む。別の例において、この方法はさらに、ＦＥＴのゲート端子における電流を低減した後、出力端子における電流を電流制限で供給するようにＦＥＴを動作させることを含む。
【００８５】
別の例において、この方法はさらに、ＦＥＴのゲート端子における電流を低減した後、出力端子における電流を所定の電流制限で供給するようにＦＥＴを動作させることを含む。
【００８６】
別の例において、供給電圧端子と電流を供給するための出力端子との間でＦＥＴの電流導通経路を結合する方法はさらに、ＦＥＴのドレイン端子を電圧供給に結合すること、及び、ＦＥＴのソース端子を出力端子に結合することを含む。
【００８７】
さらに別の例において、供給電圧端子と電流を供給するための出力端子との間でＦＥＴの電流導通経路を結合する方法はさらに、電流を供給するための端子にドレイン端子を結合すること、及び、接地電位を受け取るための端子にソース端子を結合することを含む。
【００８８】
さらなる例において、この方法は、供給電圧より大きい増加された電圧を供給することをさらに含む。別の例において、ＦＥＴを介して流れる感知された電流を、所定の電流制限と比較する方法は、感知された電流を、書き込み可能記憶回路に記憶された調節可能電流制限と比較することを含む。
【００８９】
さらに別の例において、集積回路が、電圧供給と負荷との間に結合される電流導通経路を有するパワーＦＥＴのゲートを駆動するための端子と、供給電圧を集積回路に結合するための電圧入力端子と、パワーＦＥＴのゲート端子を駆動するための端子に、及び増大された電力供給を結合するための入力端子に結合されるプルアップバイアス回路と、パワーＦＥＴに流れる電流に比例する電圧を受け取るために端子に結合され、感知された電流出力を有する電流感知回路と、感知された電流を制限電流と比較する電流制限コンパレータと、電流制限コンパレータに、及びパワーＦＥＴのゲートを駆動するための端子に結合されるプルダウン電流回路と、感知された電流に結合される電流時間導関数回路と、電流時間導関数回路に、及びプルアップバイアス回路に結合されるプルアップ電流低減回路とを含む。
【００９０】
別の例において、集積回路は、調節可能トリム電流供給によって設定される制限電流をさらに含む。
【００９１】
特許請求の範囲内で、説明された実施形態における改変が可能であり、他の実施形態が可能である。
【図１】
2019520760.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
2019520760.tif 000010
【図６Ｃ】
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【図６Ｄ】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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