(57)【要約】プログラマブル出力周波数を有する発振器回路は、負の利得と、第１の遅延セクションに供給される制御信号によって設定される可変遅延とを有する第１の遅延セクションを含み得る。負の利得および固定遅延を有する第２の遅延セクションは、第１の遅延セクションと直列に接続され得る。発振器回路は、第１の遅延セクションの遅延および第２の遅延セクションの遅延に依存する周波数を有する第２の遅延セクションの出力を備える出力を含み得る。【選択図】図１Ａ
2019511168.tif 000002
【特許請求の範囲】
【請求項１】
プログラマブル出力周波数を有する発振器回路であって、
入力端および出力端を有する第１の遅延セクションと、前記第１の遅延セクションは、前記入力端と前記出力端との間の負の利得を有し、前記第１の遅延セクションは、前記第１の遅延セクションに供給される制御信号によって設定される可変遅延を有する、
前記第１の遅延セクションと直列に電気的に接続された第２の遅延セクションと、前記第２の遅延セクションは、入力端および出力端を有し、前記第２の遅延セクションは、前記入力端と前記出力端との間の負の利得を有し、前記第２の遅延セクションは、固定遅延を有する、
前記第１の遅延セクションおよび前記第２の遅延セクションによる前記遅延の関数である周波数を有する出力信号のための回路出力と、前記回路出力は、前記第２の遅延セクションの前記出力端を備える、
回路。
【請求項２】
前記第１の遅延セクションは、抵抗器および可変キャパシタを備える第１のＲＣネットワークと、前記第１のＲＣネットワークと直列に接続され、かつ、抵抗器および可変キャパシタを備える第２のＲＣネットワークとを備え、前記第１の遅延セクションの遅延は、前記第１のＲＣネットワークおよび前記第２のＲＣネットワークの前記可変キャパシタの容量に基づいて決定される、請求項１に記載の回路。
【請求項３】
前記制御信号は、前記第１のＲＣネットワークの前記可変キャパシタの前記容量を設定し、追加の制御信号は、前記第２のＲＣネットワークの前記可変キャパシタの前記容量を設定する、請求項２に記載の回路。
【請求項４】
前記第１の遅延セクションは、抵抗器および可変キャパシタを備えるＲＣネットワークを備え、前記第１の遅延セクションに供給される前記制御信号は、前記第１のＲＣネットワークの前記可変キャパシタの容量を設定し、前記第１の遅延セクションの遅延は、前記可変キャパシタの前記容量に基づいて決定される、請求項１に記載の回路。
【請求項５】
前記第１の遅延セクションは、複数のスイッチドキャパシタを備え、前記制御信号は、前記複数のスイッチドキャパシタの各々をＯＮ状態またはＯＦＦ状態に選択的に設定する、請求項１に記載の回路。
【請求項６】
スイッチドキャパシタが前記ＯＮ状態にあるとき、前記スイッチドキャパシタは、ノードをＤＣ電圧に電気的に接続させる、請求項５に記載の回路。
【請求項７】
スイッチドキャパシタが前記ＯＮ状態にあるとき、前記スイッチドキャパシタは、ノードを接地電位に電気的に接続させる、請求項５に記載の回路。
【請求項８】
前記制御信号は、ｎビットワードである、請求項５に記載の回路。
【請求項９】
前記第２の遅延セクションは、固定値抵抗成分および固定値容量成分を備えるＲＣネットワークを備える、請求項１に記載の回路。
【請求項１０】
前記固定値容量成分の少なくとも１つのノードは、前記発振器回路の電源電圧より上にスイングする、請求項９に記載の回路。
【請求項１１】
前記固定値容量成分の前記少なくとも１つのノードは、接地電位より下にスイングする、請求項１０に記載の回路。
【請求項１２】
前記第１の遅延セクションは、フィードバックループにおいて前記第２の遅延セクションを介して前記回路出力に電気的に接続される、請求項１に記載の回路。
【請求項１３】
発振器回路であって、
入力端および出力端を有する第１の遅延セクションと、前記第１の遅延セクションは、前記入力端と前記出力端との間の負の利得を有し、前記第１の遅延セクションは、抵抗器および可変キャパシタを備える第１のＲＣネットワークと、前記第１のＲＣネットワークと直列に接続され、かつ、抵抗器および可変キャパシタを備える第２のＲＣネットワークとを備える、
前記第１の遅延セクションの遅延を設定するために、前記第１のＲＣネットワークの少なくとも前記可変キャパシタに供給される少なくとも１つの制御信号と、
前記第１の遅延セクションと直列に電気的に接続された第２の遅延セクションと、前記第２の遅延セクションは、入力端および出力端を有し、第２の遅延セクションは、前記入力端と前記出力端との間の負の利得を有し、前記第２の遅延セクションは、固定遅延を有する、
前記第１の遅延セクションおよび前記第２の遅延セクションによる前記遅延の関数である周波数を有する出力信号のための回路出力と、前記回路出力は、前記第２の遅延セクションの前記出力端を備え得る、
回路。
【請求項１４】
前記第１の遅延セクションにおける前記第１のＲＣネットワークおよび前記第２のＲＣネットワーク中の前記可変キャパシタの各々は、複数のスイッチドキャパシタを備え、前記プログラマブル遅延段に供給される前記制御信号は、前記複数のスイッチドキャパシタの各々をＯＮ状態またはＯＦＦ状態に選択的に設定する、請求項１３に記載の回路。
【請求項１５】
スイッチドキャパシタが前記ＯＮ状態にあるとき、前記スイッチドキャパシタのノードは、ＤＣ電圧に電気的に接続される、請求項１４に記載の回路。
【請求項１６】
スイッチドキャパシタが前記ＯＮ状態にあるとき、前記スイッチドキャパシタのノードは、接地電位に電気的に接続される、請求項１４に記載の回路。
【請求項１７】
前記制御信号は、前記第１のＲＣネットワーク中の前記可変キャパシタに供給され、前記回路は、前記第２のＲＣネットワーク中の前記可変キャパシタに供給される追加の制御信号をさらに備える、請求項１３に記載の回路。
【請求項１８】
前記第１の遅延セクションは、第２のＲＣネットワークと直列に接続され、かつ、抵抗器および可変キャパシタを備える少なくとも第３のＲＣネットワークをさらに備える、請求項１３に記載の回路。
【請求項１９】
前記第２の遅延セクションは、固定値抵抗成分および固定値容量成分を備えるＲＣネットワークを備え、前記容量成分の少なくとも１つのノードは、前記発振器回路の電源電圧より上にスイングする、請求項１３に記載の回路。
【請求項２０】
前記容量成分の前記少なくとも１つのノードは、接地電位より下にスイングする、請求項１９に記載の回路。
【請求項２１】
発振器回路であって、
第１のインバータ段と、
前記第１のインバータ段の出力に電気的に接続された入力を有する第２のインバータ段と、前記第２のインバータ段は、前記発振器回路の出力信号のための出力を有する、
容量素子に接続された抵抗素子を備えるＲＣ回路と、前記ＲＣ回路は、前記第２のインバータ段の前記入力と前記出力との間に電気的に接続される、
少なくとも１つの可変遅延段に供給される制御信号によって設定される遅延を有する前記少なくとも１つの可変遅延段と、前記少なくとも１つの可変遅延段は、前記抵抗素子および前記キャパシタ素子を接続する前記ＲＣ回路におけるノードと、前記第１のインバータ段の入力との間に電気的に接続される、
を備え、
前記出力信号の周波数は、前記少なくとも１つの可変遅延段の遅延に依存する、
回路。
【請求項２２】
前記少なくとも１つの可変遅延段と直列に接続され、かつ、少なくとも１つの追加の可変遅延段に供給される制御信号に依存する遅延を有する前記少なくとも１つの追加の可変遅延段をさらに備える、請求項２１に記載の回路。
【請求項２３】
前記抵抗素子および前記キャパシタ素子を接続する前記ノードにおける電圧レベルは、前記発振器回路の動作中、前記発振器回路の電源電圧より上および下に、および接地電位より上および下にスイングする、請求項２１に記載の回路。
【請求項２４】
前記少なくとも１つの可変遅延段は、抵抗器および可変キャパシタを備え、前記少なくとも１つの可変遅延段に供給される前記制御信号は、前記可変キャパシタの容量を設定し、前記少なくとも１つの可変遅延段の前記遅延は、前記可変キャパシタの前記容量に依存する、請求項２１に記載の回路。
【請求項２５】
前記少なくとも１つの可変遅延段は、複数のスイッチドキャパシタを備え、前記制御信号は、前記複数のスイッチドキャパシタの各々をＯＮ状態またはＯＦＦ状態に設定する、請求項２１に記載の回路。
【請求項２６】
スイッチドキャパシタが前記ＯＮ状態にあるとき、前記スイッチドキャパシタのノードは、ＤＣ電圧にまたは接地電位に電気的に接続される、請求項２５に記載の回路。
【請求項２７】
前記ＲＣ回路の前記容量素子の少なくとも１つのノードは、発振器回路の電源電圧より上、および、接地電位より下にスイングする、請求項２１に記載の回路。
【発明の詳細な説明】
【関連出願への相互参照】
【０００１】
[0001]  米国特許法第１１９条（ｅ）の定めにより、本願は、２０１６年３月２日に出願された米国仮出願第６２／３０２，７３５号の出願日の権利を有し、それの利益を主張するもので、その内容があらゆる目的のために参照により本明細書に全部組み込まれる。
【技術分野】
【０００２】
[0002]  本開示は一般に、発振器に関し、より具体的には、可変周波数を有するＲＣ発振器に関する。
【背景技術】
【０００３】
[0003]  デジタル論理回路の設計において、大規模集積技法は、多数の構成要素が単一シリコンチップ上に製造される構造をもたらしてきた。デジタル回路構成は通常それらの動作に時間基準を提供するために様々なクロック信号を要する。そのようなクロック信号は、多様な設計となる発振器回路によって生成される。１つのそのような設計は、抵抗器／キャパシタ（ＲＣ）ネットワークに基づくもので、ＲＣ発振器と呼ばれる。
【０００４】
[0004]  従来のＲＣ発振器は、低コストのタイミングソースを提供できる。さらに、従来のＲＣ発振器は、集積回路上に製造することが困難であり得るインダクタ（例えば、図５参照）の使用を回避する。ＲＣ発振器は、その有用性を増大させるために抵抗Ｒまたは容量Ｃを変更することによって可変周波数の生成を可能にし得る。
【発明の概要】
【０００５】
[0005]  本開示の態様に従って、プログラマブル出力周波数を有する発振器回路は、入力端および出力端を有する第１の遅延セクションを備え得る。第１の遅延セクションは、入力端と出力端との間の負の利得と、第１の遅延セクションに供給される制御信号によって設定される可変遅延とを有し得る。発振器は、第１の遅延セクションと直列に電気的に接続された第２の遅延セクションをさらに備え得る。第２の遅延セクションは、入力端および出力端と、入力端と出力端との間の負の利得とを有し得る。第２の遅延セクションは、固定遅延を有し得る。発振器は、第１の遅延セクションおよび第２の遅延セクションによる遅延の関数である周波数を有する出力信号のための回路出力をさらに備え得る。回路出力は、第２の遅延セクションの出力端を備え得る。
【０００６】
[0006]  いくつかの実施形態において、第１の遅延セクションは、抵抗器および可変キャパシタを備える第１のＲＣネットワークと、この第１のＲＣネットワークと直列に接続され、かつ、同じく抵抗器および可変キャパシタを備える第２のＲＣネットワークとを含み得る。第１の遅延セクションの遅延は、第１のＲＣネットワークおよび第２のＲＣネットワークの可変キャパシタの容量に基づいて決定され得る。制御信号は、第１のＲＣネットワークの可変キャパシタの容量を設定し得、追加の制御信号は、第２のＲＣネットワークの可変キャパシタの容量を設定し得る。
【０００７】
[0007]  いくつかの実施形態において、第１の遅延セクションは、抵抗器および可変キャパシタを備えるＲＣネットワークを含み得る。第１の遅延セクションに供給される制御信号は、第１のＲＣネットワークの可変キャパシタの容量を設定し得る。第１の遅延セクションの遅延は、可変キャパシタの容量に基づき得る。
【０００８】
[0008]  いくつかの実施形態において、第１の遅延セクションは、複数のスイッチドキャパシタを含み得、ここにおいて、制御信号は、複数のスイッチドキャパシタの各々をＯＮ状態またはＯＦＦ状態に選択的に設定する。いくつかの実施形態において、スイッチドキャパシタがＯＮ状態にあるとき、このスイッチドキャパシタは、ノードをＤＣ電圧に電気的に接続させる。他の実施形態において、スイッチドキャパシタがＯＮ状態にあるとき、このスイッチドキャパシタは、ノードを接地電位に電気的に接続させる。制御信号は、ｎビットワードであり得る。
【０００９】
[0009]  いくつかの実施形態において、第２の遅延セクションは、固定値抵抗成分および固定値容量成分を備えるＲＣネットワークを含み得る。固定値容量成分の少なくとも１つのノードは、発振器回路の電源電圧より上にスイング（swing）し得る。いくつかの実施形態において、固定値容量成分の少なくとも１つのノードは、接地電位より下にスイングし得る。
【００１０】
[0010]  いくつかの実施形態において、第１の遅延セクションは、フィードバックループにおいて第２の遅延セクションを介して回路出力に電気的に接続され得る。
【００１１】
[0011]  本開示の態様に従って、発振器回路は、入力端および出力端を有する第１の遅延セクションを備え得る。第１の遅延セクションは、入力端と出力端との間の負の利得を有し得る。第１の遅延セクションは、抵抗器および可変キャパシタを備える第１のＲＣネットワークと、この第１のＲＣネットワークと直列に接続され、かつ、抵抗器および可変キャパシタを備える第２のＲＣネットワークとを含み得る。発振器回路は、第１の遅延セクションの遅延を設定するために、少なくとも第１のＲＣネットワークの可変キャパシタに供給される少なくとも１つの制御信号を含み得る。発振器回路は、第１の遅延セクションと直列に電気的に接続された第２の遅延セクションを含み得る。第２の遅延セクションは、入力端および出力端と、入力端と出力端との間の負の利得とを有し得る。第２の遅延セクションは、固定遅延を有し得る。発振器回路は、第１の遅延セクションおよび第２の遅延セクションによる遅延の関数である周波数を有する出力信号のための回路出力を含み得る。回路出力は、第２の遅延セクションの出力端を備え得る。
【００１２】
[0012]  いくつかの実施形態において、第１の遅延セクションにおける第１および第２のＲＣネットワーク中の可変キャパシタの各々は、複数のスイッチドキャパシタを備え得、ここにおいて、プログラマブル遅延段に供給される制御信号は、複数のスイッチドキャパシタの各々をＯＮ状態またはＯＦＦ状態に選択的に設定する。いくつかの実施形態において、スイッチドキャパシタがＯＮ状態にあるとき、このスイッチドキャパシタのノードは、ＤＣ電圧に電気的に接続されている。他の実施形態において、スイッチドキャパシタがＯＮ状態にあるとき、このスイッチドキャパシタのノードは、接地電位に電気的に接続されている。
【００１３】
[0013]  いくつかの実施形態において、制御信号は、第１のＲＣネットワーク中の可変キャパシタに供給され得る。発振器回路は、第２のＲＣネットワーク中の可変キャパシタに供給される追加の制御信号をさらに含み得る。
【００１４】
[0014]  いくつかの実施形態において、第１の遅延セクションは、第２のＲＣネットワークと直列に接続され、かつ、抵抗器および可変キャパシタを備える少なくとも第３のＲＣネットワークをさらに備え得る。
【００１５】
[0015]  いくつかの実施形態において、第２の遅延セクションは、固定値抵抗成分および固定値容量成分を備えるＲＣネットワークを備え得る。容量成分の少なくとも１つのノードは、発振器回路の電源電圧より上にスイングし得る。容量成分の少なくとも１つのノードはさらに、接地電位より下にスイングし得る。
【００１６】
[0016]  本開示の態様に従って、発振器回路は、第１のインバータ段と、この第１のインバータ段の出力に電気的に接続された入力を有する第２のインバータ段とを備え得る。第２のインバータ段は、発振器回路の出力信号のための出力を有し得る。発振器回路は、容量素子に接続された抵抗素子を備えるＲＣ回路を備え得る。ＲＣ回路は、第２のインバータ段の入力と出力との間に電気的に接続され得る。発振器回路は、少なくとも１つの可変遅延段に供給される制御信号によって設定される遅延を有する少なくとも１つの可変遅延段を備え得る。少なくとも１つの可変遅延段は、抵抗素子およびキャパシタ素子を接続するＲＣ回路におけるノードと、第１のインバータ段の入力との間に電気的に接続され得る。出力信号の周波数は、少なくとも１つの可変遅延段の遅延に依存し得る。
[0017]  いくつかの実施形態において、発振器回路は、少なくとも１つの可変遅延段と直列に接続され、かつ、少なくとも１つの追加の可変遅延段に供給される制御信号に依存する遅延を有する少なくとも１つの追加の可変遅延段をさらに備え得る。
【００１７】
[0018]  いくつかの実施形態において、抵抗素子およびキャパシタ素子を接続するノードにおける電圧レベルは、発振器回路の動作中、発振器回路の電源電圧より上および下に、および、接地電位より上および下にスイングし得る。
【００１８】
[0019]  いくつかの実施形態において、少なくとも１つの可変遅延段は、抵抗器および可変キャパシタを備え得、ここにおいて、少なくとも１つの可変遅延段に供給される制御信号は、可変キャパシタの容量を設定する。少なくとも１つの可変遅延段の遅延は、可変キャパシタの容量に依存し得る。
【００１９】
[0020]  いくつかの実施形態において、少なくとも１つの可変遅延段は、複数のスイッチドキャパシタを備え得、ここにおいて、制御信号は、複数のスイッチドキャパシタの各々をＯＮ状態またはＯＦＦ状態に設定する。いくつかの実施形態において、スイッチドキャパシタがＯＮ状態にあるとき、スイッチドキャパシタのノードは、ＤＣ電圧または接地電位に電気的に接続されている。
【００２０】
[0021]  いくつかの実施形態において、ＲＣ回路の容量素子の少なくとも１つのノードは、発振器回路の電源電圧より上、および、接地電位より下にスイングする。
【００２１】
[0022]  以下の詳細な説明および添付の図面は、本開示の特性および利点のより良い理解を与える。
【００２２】
[0023]  後に続く記述および特に図面に関して、示される詳細が、例証のための例を表し、本開示の概念的な態様および原理の説明を提供するために提示されることが強調される。この点に関して、本開示の根本的な理解に要することを超えて実施の詳細を示すための試みはなされていない。後に続く記述は、図面と併せて、本開示に従った実施がどのように実践され得るかを当業者に明らかにする。様々な図面および証明となる説明における同様または同一の要素を識別するか、そうでなければ参照するために同様または同一の参照番号が使用され得る。添付の図面は、次の通りである。
【図面の簡単な説明】
【００２３】
【図１Ａ】本開示に従った発振器回路を示す。
【図１Ｂ】本開示に従った発振器回路を示す。
【図２】本開示に従った発振器回路を示す。
【図２Ａ】本開示に従った可変キャパシタの詳細を示す。
【図３】本開示に従った発振器回路を示す。
【図３Ａ】本開示に従った可変キャパシタの詳細を示す。
【図４Ａ】本開示に従った代替の実施形態を例示する。
【図４Ｂ】本開示に従った代替の実施形態を例示する。
【図５】従来のＲＣ発振器の例を示す。
【発明の詳細な説明】
【００２４】
[0031]  以下の説明では、説明の目的上、本開示の完全な理解を与えるために、多数の例および特定の詳細が示される。しかしながら、特許請求の範囲において表現されている本開示が、これらの例における特徴のうちのいくつかまたは全てを、単独でまたは以下で説明される他の特徴と組み合わせて含み得、本明細書で説明される特徴および概念の変形および均等物をさらに含み得ることは当業者に明らかであろう。
【００２５】
[0032]  図１Ａは、本開示の実施形態に従った電子回路１０を示す。電子回路１０は、発振器回路１０２および電子回路構成（electronic circuitry）１２を含み得る。発振器回路１０２は、例えば、電子回路構成１２によって使用され得る出力信号（例えば、クロック信号１３２）のための出力１１４を有し得る。電子回路１０は、電子デバイス（図示されない）中の構成要素であり得る。発振器回路１０２は、電源ＶＤＤによって電力供給され得、電子回路構成１２は、電源ＶＤＤ１によって電力供給され得る。いくつかの実施形態において、ＶＤＤは、ＶＤＤ１と同じであり得、他の実施形態において、ＶＤＤは、ＶＤＤ１と異なり得る。
【００２６】
[0033]  発振器１０２は、第１の遅延セクション１０４と、この第１の遅延セクション１０４と直列に電気的に接続された第２の遅延セクション１０６とを備え得る。本開示に従い、第１の遅延セクション１０４は、第１の遅延セクション１０４の入力端と第１の遅延セクション１０４の出力端との間の負の利得を特徴とし得る。図１Ａを参照して、例えば、いくつかの実施形態において、第１の遅延セクション１０４は、反転段１２２と直列に接続された遅延段１２６を含み得る。以下でより詳細に説明されるように、第１の遅延セクション１０４は、可変遅延を有することをさらに特徴とし得る。さらに、負の利得により、入力端における（例えば、電圧の）所与の正の変化が出力端において（電圧の）負の変化を生じさせることが意味される。
【００２７】
[0034]  第１の遅延セクション１０４の入力端は、遅延段１２６の入力側によって定義され得る。第１の遅延セクション１０４の出力端は、反転段１２２の出力によって定義され得る。遅延段１２６の利得が正であることは以下の説明から明らかになるであろう。反転段１２２が負の利得を有するため、第１の遅延セクション１０４は、負の利得を有する。いくつかの実施形態において、反転段１２２は、図１Ａに示されるように単一のインバータを備え得る。他の実施形態において、反転段１２２は、任意の奇数の数のインバータ、そして一般に、負の利得を提供できる任意の適切な回路構成を備え得る。
【００２８】
[0035]  第２の遅延セクション１０６は、同様に、その入力端とその出力端との間の負の利得を特徴とし得る。いくつかの実施形態において、第２の遅延セクション１０６は、遅延段１２８の両側に（と並行に）、例えば、遅延段１２８の端子αおよびβにおいて接続された反転段１２４を含み得る。第２の遅延セクション１０６の入力端および出力端は、それぞれ、反転段１２４の入力および出力であり得る。反転段１２４が負の利得を有するため、第２の遅延セクション１０６は、負の利得を有する。いくつかの実施形態において、反転段１２４は、図１Ａに示されるように単一のインバータを備え得る。他の実施形態において、反転段１２４は、任意の奇数の数のインバータ、そして一般に、負の利得を提供できる任意の適切な回路構成を備え得る。
【００２９】
[0036]  第１の遅延セクション１０４は、クロック信号１３２を作り出すために振動が伝播できるフィードバックループを定義するために、第２の遅延セクション１０６を介して出力１１４に接続され得る。クロック信号１３２の周波数ｆＣＬＯＣＫは一般に、遅延段１２８の遅延τ１および遅延段１２６の遅延τ２の関数である。クロック信号１３２は、図１Ａに描かれるように、第２の反転段１２４の出力において引き出され(tapped out)得るか別の方法で作り出され得る。しかしながら、クロック信号１３２がループ内の他の点１１４’で取得され得ることは理解される。
【００３０】
[0037]  図１Ｂを参照すると、いくつかの実施形態において、遅延段１２８は、抵抗器ＲおよびキャパシタＣを備えるＲＣネットワークを備え得る。遅延段１２８の端子αは、抵抗器Ｒに接続され得、キャパシタＣは、端子βに接続され得る。遅延段１２８の端子γは、抵抗器ＲおよびキャパシタＣが接続されたノードＶＸに接続され得る。ＲＣネットワークの遅延τ１は、一般に、Ｒ×Ｃとして定義される（ＲＣ時定数と呼ばれることがある）時定数の関数であり、これは、抵抗器ＲおよびキャパシタＣのそれぞれの素子値を表す。いくつかの実施形態において、抵抗器ＲおよびキャパシタＣは、固定値の素子であり得る。従って、遅延段１２８は、固定遅延を提供し得る。
【００３１】
[0038]  発振器回路１０２中の他の素子（例えば、反転段１２２，１２４、遅延段１２６）と比べて、ノードＶＸが接地電位に接続されないことに留意されたい。むしろ、ノードＶＸは、「浮遊」ノードであり、これは、発振器回路１０２の動作中、キャパシタＣにわたる電圧が変動することに伴ってノードＶＸにおける電位が変動し得ることを意味する。例えば、動作中、ノードＶＸにおける電圧は、出力１１４においてクロック信号１３２のサイクルの半分で電源電圧より上および下にスイングし得、このサイクルの残りの半分で接地電位より上および下にスイングし得る。本開示のこの態様が以下に説明される。
【００３２】
[0039]  図１Ａに戻り、いくつかの実施形態に従って、遅延段１２６は、可変（チューナブル、プログラマブル）遅延を有し得る。遅延段１２６は、遅延段１２６の遅延τ２を選択するか別の方法で設定するためにセレクタ入力信号１１２を受け得る。いくつかの実施形態において、セレクタ入力１１２は、デジタルコードであり得る。本開示に従って、セレクタ入力１１２は、電子回路１０の動作中、遅延段１２６に対して異なる遅延τ２を選択するために変化し得る。例えば、セレクタ入力１１２は、遅延段１２６に異なるデジタルコードを提供し得、ゆえに、遅延τ２のオンザフライ選択を可能にする。
【００３３】
[0040]  発振器回路１０２における振動の周波数は、遅延τ１およびτ２に従って制御され得る。遅延τ１は、例えば、遅延段１２８中の抵抗器ＲおよびキャパシタＣに対して適切な素子値を選択することで、設計段階の間に決定され得る。τ２の遅延は、適切なセレクタ入力１１２を遅延段１２６に供給することで設定され得る。遅延段１２６の遅延τ２が、オンザフライで設定され得るため、発振器回路１０２によって作り出されるクロック信号１３２の周波数は、同様に、オンザフライで、すなわち、適切なセレクタ入力１１２を遅延段１２６に供給することで、設定され得る。
【００３４】
[0041]  図２は、本開示のいくつかの実施形態に従った、第１の遅延セクション１０４の遅延段１２６についての追加の詳細を示す。いくつかの実施形態において、例えば、遅延段１２６は、高い入力インピーダンスの非反転入力バッファ２０２および可変ＲＣネットワーク２０４を備え得る。入力バッファ２０２のための電源（supply）（図示されない）は、例えば、図１Ａにおいて例示されるように、遅延段１２６に供給されるＶＤＤ電源であり得る。
【００３５】
[0042]  可変ＲＣネットワーク２０４は、抵抗器Ｒ１および可変キャパシタＣ１を備え得る。セレクタ入力１１２は、可変キャパシタＣ１に対する容量を選択するか別の方法で設定するために、可変キャパシタＣ１に供給され得るｎビット信号バスであり得る。遅延段１２６の遅延τ２は、抵抗器Ｒ１および可変キャパシタＣ１のそれぞれの値であるＲ×Ｃとして定義される時定数に基づいて決定され得る。従って、遅延τ２は、可変キャパシタＣ１の容量設定に依存して設定され得る。
【００３６】
[0043]  当業者であれば、任意の適切な遅延回路構成が遅延段１２６に使用され得ることを認識するはずである。要点を例示するためだけに、例えば、他の実施形態において、遅延段１２６は、固定キャパシタを充電するためにチューナブル電流源を用い得る。遅延段１２６は、チューナブル電流源および／またはチューナブルキャパシタを有する電流枯渇インバータ、等を使用し得る。
【００３７】
[0044]  図２Ａは、可変キャパシタＣ１の追加の詳細を示す。いくつかの実施形態に従って、可変キャパシタＣ１は、ｎ個の固定値スイッチド容量素子Ｃｘのセットを含み得る。容量素子Ｃｘは、互いに並列に接続され得る。例えば、各容量素子Ｃｘは、抵抗器Ｒ１と、対応するスイッチＭ０〜Ｍｎ−１を介した接地電位接続との間の接続を有し得る。他の実施形態において、容量素子Ｃｘが、並列にでなく接続トポロジで配列され得ることが認識されるであろう。
【００３８】
[0045]  容量素子Ｃｘは、発振器回路１０２の所与のアプリケーションに適した任意の半導体技術を使用して実現され得る。要点を例示するためだけに、様々な実施形態において、容量素子Ｃｘは、ＰＮ接合キャパシタ、ＭＯＳＦＥＴゲートキャパシタ、金属−絶縁体−金属（ＭＩＭ）キャパシタ、金属−酸化物−金属（ＭＯＭ）キャパシタ、等であり得る。容量素子Ｃｘは、同じ半導体技術に基づき得るか、それらは、異なる技術に基づき得る。いくつかの実施形態において、容量素子Ｃｘの各々は、同じ容量を有し得る。他の実施形態において、容量素子Ｃｘは、異なる容量を有し得る。
【００３９】
[0046]  容量素子Ｃｘは、対応するスイッチＭ０〜Ｍｎ−１のセットを介した接地電位に選択的に切り替えられ得る。スイッチＭ０〜Ｍｎ−１は、任意の適切なスイッチングデバイスであり得る。いくつかの実施形態において、例えば、スイッチＭ０〜Ｍｎ−１は、例えば、図２Ａに示されているＮＭＯＳトランジスタのような半導体スイッチであり得、しかしながら、他の実施形態において、例えば、ＮＦＥＴのような他のトランジスタ技術または設計が使用され得る。いくつかの実施形態において、全てのスイッチＭ０〜Ｍｎ−１は、同じ技術に基づき得るか、それらは、いくつかの異なる技術に基づき得る。セレクタ入力１１２を備えるｎ本の信号線の各々は、スイッチＭ０〜Ｍｎ−１のうちのそれぞれのスイッチに接続され得る。例えば、図２Ａにおいて、セレクタ入力１１２の各信号線は、スイッチＭ０〜Ｍｎ−１のそれぞれのゲート端子に接続される。セレクタ入力１１２への入力は、発振器回路１０２にまたは電子回路１０（図１Ａ）に関連付けられたデジタル論理または他の適切な回路構成によって生成され得る。
【００４０】
[0047]  本開示に従って、図２Ａの容量素子Ｃｘのノードは、ノードＶＸに関連して上で説明したような浮遊ノードでない。むしろ、いくつかの実施形態において、容量素子Ｃｘのノードは、接地電位に電気的に接続され得るかそうでなければそれを基準とし得る。他の実施形態において、容量素子Ｃｘは、ＤＣ電圧、例えば、ＶＤＤのような電源電圧、に電気的に接続され得るかそうでなければそれを基準し得る。より一般には、当業者は、容量素子Ｃｘが、任意の適切な低インピーダンスノードに電気的に接続され得ることを認識するであろう。
【００４１】
[0048]  動作中、セレクタ入力１１２におけるｎ本の信号線のうちの任意の１つまたは複数は、それらの対応するスイッチＭ０〜Ｍｎ−１を、故に、対応する容量素子ＣｘをＯＮにするためにアサートされ(assert)得る。ＯＮ状態にあるスイッチ（例えば、Ｍ０）は、その対応する容量素子ＣｘをＲＣネットワーク２０４に接続し（スイッチオンされる）、反対に、ＯＦＦ状態にあるスイッチは、その対応する容量素子ＣｘをＲＣネットワーク２０４から切断する（スイッチオフされる）。図２Ａに示されるように、容量素子Ｃｘが並列に接続されている場合、例えば、可変キャパシタＣ１の容量は、スイッチオンされた容量素子の合計として計算され得る。ゆえに、遅延段１２６の遅延τ２は、ＲＣネットワーク２０４において、どの容量素子がスイッチオンされ、どれがスイッチオフされるかに依存して設定され得る。
【００４２】
[0049]  いくつかの実施形態において、抵抗器Ｒ１は、図２Ａに示されるような固定値素子であり得る。他の実施形態（図示されない）において、抵抗器Ｒ１は、可変抵抗器であり得、キャパシタＣ１は、固定値素子であり得る。さらに他の実施形態において、抵抗器Ｒ１は、可変抵抗器であり得、キャパシタＣ１は、可変キャパシタであり得る。
【００４３】
[0050]  図３を参照すると、本開示に従ったいくつかの実施形態において、第１の遅延セクション１０４は、遅延段１２６と直列に接続された追加の遅延段３２６を備え得る。入力インバータ３２２は、遅延段１２６の出力において生じる振動を、追加の遅延段３２６の入力に結合するために設けられ得る。換言すると、インバータ３２２は、振動を維持する。出力インバータ３２４は、第１の遅延セクション１０４の入力端と出力端との間の正味の（net）負の利得を維持するために設けられ得る。入力インバータ３２２および出力インバータ３２４のための電源（図示されない）は、例えば、図１Ａにおいて例示されるような遅延段１２６に供給されるのと同じＶＤＤ電源であり得る。いくつかの実施形態において、追加の遅延段３２６は、発振器回路１０２のノイズパフォーマンスを改善できる。
【００４４】
[0051]  追加の遅延段３２６は、抵抗器Ｒ２および可変キャパシタＣ２を備える可変ＲＣネットワーク３０４を含み得る。セレクタ入力３１２は、可変キャパシタＣ２に対する容量を選択するか別の方法で設定するために、可変キャパシタＣ２に供給され得るｍビット信号バスを備え得る。追加の遅延段３２６は、抵抗器Ｒ２および可変キャパシタＣ２のそれぞれの値であるＲ×Ｃとして定義される時定数に基づいて決定され得る遅延τ３を供給し得る。従って、追加の遅延段３２６によって供給される遅延τ３は、可変キャパシタＣ２の容量設定に依存して設定され得る。
【００４５】
[0052]  図３Ａは、可変キャパシタＣ２の追加の詳細を示す。いくつかの実施形態に従って、可変キャパシタＣ２は、ｍ個の固定値スイッチド容量素子Ｃｙのセットを備え得る。容量素子Ｃｙは、互いに並列に接続され得る。換言すると、各容量素子Ｃｙは、抵抗器Ｒ２と、対応するスイッチＭ０〜Ｍｍ−１を介した接地電位接続との間の接続を有し得る。他の実施形態において、容量素子Ｃｙは、並列にでなく接続トポロジで接続され得ることが認識されるであろう。
【００４６】
[0053]  容量素子Ｃｙは、発振器回路１０２の所与のアプリケーションに適した任意の半導体技術を使用して実現され得る。要点を例示するためだけに、様々な実施形態において、容量素子Ｃｙは、ＰＮ接合キャパシタ、ＭＯＳＦＥＴゲートキャパシタ、金属−絶縁体−金属（ＭＩＭ）キャパシタ、金属−酸化物−金属（ＭＯＭ）キャパシタ、等であり得る。容量素子Ｃｙは、同じ半導体技術に基づき得るか、それらは、異なる技術に基づき得る。いくつかの実施形態において、容量素子Ｃｙの各々は、同じ容量を有し得る。他の実施形態において、容量素子Ｃｙは、異なる容量であり得る。
【００４７】
[0054]  容量素子Ｃｙは、対応するスイッチＭ０〜Ｍｍ−１のセットを介した接地電位に選択的に切り替えられ得る。スイッチＭ０〜Ｍｍ−１は、任意の適切なスイッチングデバイスであり得る。いくつかの実施形態において、例えば、スイッチＭ０〜Ｍｍ−１は、例えば、図３Ａに示されているＰＮＰトランジスタのような半導体スイッチであり得る。いくつかの実施形態において、全てのスイッチＭ０〜Ｍｍ−１は、同じ技術に基づき得るか、それらは、異なる技術に基づき得る。セレクタ入力３１２を備えるｍ本の信号線の各々は、スイッチＭ０〜Ｍｍ−１のうちのそれぞれのスイッチに接続され得る。セレクタ入力３１２への入力は、発振器回路１０２にまたは電子回路１０（図１Ａ）に関連付けられたデジタル論理または他の適切な回路構成によって生成され得る。
【００４８】
[0055]  本開示に従って、図３Ａの容量素子Ｃｙのノードは、浮遊していない。むしろ、容量素子Ｃｙのノードは、接地電位に電気的に接続され得る。当業者であれば、他の実施形態において、容量素子Ｃｙは、ＤＣ電圧（例えば、電源ＶＤＤ）に電気的に接続され得ることを認識するであろう。より一般には、容量素子Ｃｙは、任意の適切な低インピーダンスノードに電気的に接続され得る。
【００４９】
[0056]  動作中、セレクタ入力３１２におけるｍ本の信号線のうちの任意の１つまたは複数は、それらの対応するスイッチＭ０〜Ｍｍ−１をＯＮにするためにアサートされ得る。ＯＮ状態にあるスイッチ（例えば、Ｍ０）は、その対応する容量素子をＲＣネットワーク３０４に接続し（スイッチオンされる）、反対に、ＯＦＦ状態にあるスイッチは、その対応する容量素子をＲＣネットワーク３０４から切断する（スイッチオフされる）。図３Ａに示されるように、容量素子Ｃｙが並列に接続されている場合、例えば、可変キャパシタＣ２の容量は、スイッチオンされた容量素子の合計として計算され得る。ゆえに、追加の遅延段３２６の遅延τ３は、ＲＣネットワーク３０４において、どの容量素子Ｃｙがスイッチオンされ、どれがスイッチオフされるかに依存して設定され得る。
【００５０】
[0057]  いくつかの実施形態において、抵抗器Ｒ２は、図３Ａに示されるような固定値素子であり得る。他の実施形態（図示されない）において、抵抗器Ｒ２は、可変抵抗器であり得、キャパシタＣ２は、固定値素子であり得る。さらに他の実施形態（図示されない）において、抵抗器Ｒ２は、可変抵抗器であり得、キャパシタＣ２は、可変キャパシタであり得る。
【００５１】
[0058]  いくつかの実施形態において、それぞれの遅延段１２６，３２６のセレクタ入力１１２，３１２は、同じ選択入力を受け得、例えば、同じｎビットコードが、各セレクタ入力１１２，３１２に供給され得る。他の実施形態において、各セレクタ入力１１２，３１２は、異なる選択入力を受け得る。
【００５２】
[0059]  発振器回路１０２における振動の周波数は、遅延τ１、τ２、およびτ３に従って制御され得る。上で説明したように、遅延段１２８における遅延τ１は、抵抗器ＲおよびキャパシタＣに対して固定であり得る。遅延段１２６の遅延τ２は、遅延段１２６のためのセレクタ入力１１２を備える好適なビット線をアサートすることで設定され得る。同様に、遅延段３２６におけるτ３は、セレクタ信号３１２を備える好適なビット線をアサートすることで設定され得る。従って、クロック信号１３２の周波数は、可変遅延τ２およびτ３の関数として選択され得る。
【００５３】
[0060]  本開示に従ったいくつかの実施形態において、第１の遅延セクション１０４は、直列に接続されたいくつかの追加の遅延段を備え得る。例えば、図４Ａは、本開示のいくつかの実施形態に従った、発振器回路１０２ａの略図である。第１の遅延セクション１０４は、遅延段１２６と、２つの追加の遅延段４２６ａ，４２６ｂとを備え得る。インバータ４２２ａ，４２２ｂは、遅延段間で信号を結合するために設けられ得る。例えば、インバータ４２２ａは、遅延段１２６と遅延段４２２ａとの間で信号を結合し得、同様に、インバータ４２２ｂは、遅延段４２２ａと遅延段４２２ｂとの間で信号を結合し得る。第１の遅延セクション１０４を構成する（comprise）インバータ４２２ａ，４２２ｂ，１２２が正味の負の利得を供給することに留意されたい。
【００５４】
[0061]  図４Ｂは、３つの追加の遅延段４２６ａ，４２６ｂ，４２６ｃと、インバータ４２２ａ，４２２ｂ，４２２ｃ，４２２ｄとを有する第１の遅延セクション１０２を備える発振器回路１０２ｂの略図である。インバータ４２２ａ〜４２２ｃは、遅延段１２６および４２６〜４２６ｃの間で信号を結合する。インバータ４２４が第１の遅延セクション１０４に正味の負の利得を供給することが判る。
【００５５】
技術的な効果および利点
[0062]  図５に示されるような従来のＲＣ発振器設計は、多くの望ましい特性を有する。そのような設計は一般に、電源電圧の変化に反応しない。この設計は、比較的シンプルであり、構成要素をほとんど有さない。結果として、これらのＲＣ発振器は、低ノイズパフォーマンスを達成できる。例えば、いくつかの設計は、理論上の下限を３ｄＢしか上回らないノイズレベルを達成し得る。それらの比較的シンプルな設計により、ＲＣ発振器は、ＩＣチップ上でより小さい設置面積を有する。
【００５６】
[0063]  本開示は、ＲＣ発振器のユーティリティをさらに改善するためにプログラマブル周波数の能力を有する発振器回路を提供する。図５に示されるように、例えば、基本のＲＣ発振器設計は、２つのインバータ（例えば、反転段１２２，１２４）と、抵抗器ＲおよびキャパシタＣを備えるＲＣネットワークとを備える。ＲＣネットワークは、ＲＣ発振器の動作周波数を設定する遅延を提供する。従って、ＲまたはＣのいずれかの素子値を変動させることは、ＲＣ発振器の動作周波数におけるプログラマビリティを提供するのに役立つ。
【００５７】
[0064]  しかしながら、ＲまたはＣを作る方法は、実用的であり得ない。プログラマブル抵抗器は、設けることが困難であり得る。高プログラマビリティは、わずかな増加で全体のＲを修正する能力を必要とする。これは、低いＯＮ抵抗を有する多数のスイッチおよび抵抗器の大型のネットワークを必要とする。さらに、スイッチの端子間電圧は、振動サイクルにわたって変動し得、その結果スイッチ設計を複雑にする。可変抵抗器を構築するためにスイッチド抵抗器を使用することは、実用的であり得ない。
【００５８】
[0065]  プログラマブルキャパシタは、ノードＶＸにおける挙動によりキャパシタＣが「浮遊」キャパシタであるため、困難であり得る。上で説明したように、ノードＶＸにおける電圧が、出力のサイクルの半分で電源電圧より上および下にスイングし、このサイクルの残りの半分で接地電位より上および下にスイングし得るため、ノードＶＸは、浮遊ノードである。プログラマブルキャパシタは典型的に、スイッチドキャパシタ素子のバンクを備える。スイッチのソース（またはドレイン）がノードＶＸにおいて接続されている場合、スイッチの状態は、サイクルの一部の間は順方向バイアスがかけられた状態になり得、本来ならばＯＦＦ（導通していない）状態にあるときに導通する。浮遊ノードＶＸの存在は、可変遅延ＲＣネットワークを、故に、可変周波数発振器回路を提供するために、このロケーションにおいて可変キャパシタを使用することの課題を提示する。ゆえに、可変キャパシタを構築するために、Ｃをスイッチドキャパシタのバンクに置き換えることは、容易には達成されないであろう。
【００５９】
[0066]  本開示に従った発振器回路は、この課題を克服できる。図１Ｂに示されるように、遅延段１２６は、ＲＣネットワーク１２８とは別に設けられることができる。遅延段１２６は、回路の電圧スイングが遅延段１２６の動作に極めて少ない影響を与えるように、接地され得る。
【００６０】
[0067]  上の説明は、特定の実施形態の態様がどのように実施され得るかの例とともに本開示の様々な実施形態を例示する。上の例は、唯一の実施形態であるとみなされるべきでなく、以下の特許請求の範囲によって定義されるような、特定の実施形態の柔軟性および利点を例示するために提示されている。上の開示および以下の特許請求の範囲に基づいて、他の配置、実施形態、実施、および同等物は、特許請求の範囲によって定義される本開示の範囲から逸脱することなく用いられ得る。
【図１Ａ】
2019511168.tif 000003
【図１Ｂ】
2019511168.tif 000004
【図２】
2019511168.tif 000005
【図２Ａ】
2019511168.tif 000006
【図３】
2019511168.tif 000007
【図３Ａ】
2019511168.tif 000008
【図４Ａ】
2019511168.tif 000009
【図４Ｂ】
2019511168.tif 000010
【図５】
2019511168.tif 000011
【手続補正書】
【提出日】平成30年11月6日(2018.11.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プログラマブル出力周波数を有する発振器回路であって、
出力信号を出力するように構成された回路出力と、
入力端および出力端を有する第１の遅延セクションと、前記第１の遅延セクションは、前記入力端と前記出力端との間の負の利得を有し、前記第１の遅延セクションは、前記第１の遅延セクションに供給される制御信号によって設定される可変遅延を供給するように構成される、
前記第１の遅延セクションと前記回路出力との間に直列に電気的に接続された第２の遅延セクションと、前記第２の遅延セクションは、入力端および出力端を有し、前記第２の遅延セクションは、前記入力端と前記出力端との間の負の利得を有し、前記第２の遅延セクションは、固定遅延を供給するように構成される、
を備え、
前記出力信号は、前記第１の遅延セクションによる前記遅延および前記第２の遅延セクションによる前記遅延の関数である周波数を有する、
回路。
【請求項２】
前記第１の遅延セクションは、抵抗器および可変キャパシタを備える第１のＲＣネットワークと、前記第１のＲＣネットワークと直列に接続され、かつ、抵抗器および可変キャパシタを備える第２のＲＣネットワークとを備え、前記第１の遅延セクションの遅延は、前記第１のＲＣネットワークおよび前記第２のＲＣネットワークの前記可変キャパシタの容量に基づいて決定される、請求項１に記載の回路。
【請求項３】
前記制御信号は、前記第１のＲＣネットワークの前記可変キャパシタの前記容量を設定するように構成され、追加の制御信号は、前記第２のＲＣネットワークの前記可変キャパシタの前記容量を設定するように構成される、請求項２に記載の回路。
【請求項４】
前記第１の遅延セクションは、抵抗器および可変キャパシタを備えるＲＣネットワークを備え、前記第１の遅延セクションに供給される前記制御信号は、前記第１のＲＣネットワークの前記可変キャパシタの容量を設定するように構成され、前記第１の遅延セクションの遅延は、前記可変キャパシタの前記容量に基づいて決定される、請求項１に記載の回路。
【請求項５】
前記第１の遅延セクションは、複数のスイッチドキャパシタを備え、前記制御信号は、前記複数のスイッチドキャパシタの各々をＯＮ状態またはＯＦＦ状態に選択的に設定するように構成される、請求項１に記載の回路。
【請求項６】
スイッチドキャパシタが前記ＯＮ状態にあるとき、前記スイッチドキャパシタは、ノードをＤＣ電圧に電気的に接続させる、請求項５に記載の回路。
【請求項７】
スイッチドキャパシタが前記ＯＮ状態にあるとき、前記スイッチドキャパシタは、ノードを接地電位に電気的に接続させる、請求項５に記載の回路。
【請求項８】
前記制御信号は、ｎビットワードである、請求項５に記載の回路。
【請求項９】
前記第２の遅延セクションは、固定値抵抗成分および固定値容量成分を備えるＲＣネットワークを備える、請求項１に記載の回路。
【請求項１０】
前記固定値容量成分の少なくとも１つのノードは、前記発振器回路の電源電圧より上にスイングするように構成される、請求項９に記載の回路。
【請求項１１】
前記固定値容量成分の前記少なくとも１つのノードは、接地電位より下にスイングするように構成される、請求項１０に記載の回路。
【請求項１２】
前記第１の遅延セクションは、フィードバックループにおいて前記第２の遅延セクションを介して前記回路出力に電気的に接続される、請求項１に記載の回路。
【請求項１３】
発振器回路であって、
出力信号を出力するように構成された回路出力と、
入力端および出力端を有する第１の遅延セクションと、前記第１の遅延セクションは、前記入力端と前記出力端との間の負の利得を有し、前記第１の遅延セクションは、抵抗器および可変キャパシタを備える第１のＲＣネットワークと、前記第１のＲＣネットワークと直列に接続されたインバータと、前記インバータの出力と直列に接続され、かつ、抵抗器および可変キャパシタを備える第２のＲＣネットワークとを備える、
前記第１の遅延セクションの遅延を設定するために、前記第１のＲＣネットワークの少なくとも前記可変キャパシタに供給される少なくとも１つの制御信号と、
前記第１の遅延セクションと前記回路出力との間に直列に電気的に接続された第２の遅延セクションと、前記第２の遅延セクションは、入力端および出力端を有し、第２の遅延セクションは、前記入力端と前記出力端との間の負の利得を有し、前記第２の遅延セクションは、固定遅延を有する、
を備え、
前記出力信号は、前記第１の遅延セクションによる前記遅延および前記第２の遅延セクションによる前記遅延の関数である周波数を有し、前記回路出力は、前記第２の遅延セクションの前記出力端を備え得る、
回路。
【請求項１４】
前記第１の遅延セクションにおける前記第１のＲＣネットワークおよび前記第２のＲＣネットワーク中の前記可変キャパシタの各々は、複数のスイッチドキャパシタを備え、前記プログラマブル遅延段に供給される前記制御信号は、前記複数のスイッチドキャパシタの各々をＯＮ状態またはＯＦＦ状態に選択的に設定するように構成される、請求項１３に記載の回路。
【請求項１５】
スイッチドキャパシタが前記ＯＮ状態にあるとき、前記スイッチドキャパシタのノードは、ＤＣ電圧に電気的に接続される、請求項１４に記載の回路。
【請求項１６】
スイッチドキャパシタが前記ＯＮ状態にあるとき、前記スイッチドキャパシタのノードは、接地電位に電気的に接続される、請求項１４に記載の回路。
【請求項１７】
前記制御信号は、前記第１のＲＣネットワーク中の前記可変キャパシタに供給され、前記回路は、前記第２のＲＣネットワーク中の前記可変キャパシタに供給される追加の制御信号をさらに備える、請求項１３に記載の回路。
【請求項１８】
前記第１の遅延セクションは、前記第２のＲＣネットワークと直列に接続され、かつ、抵抗器および可変キャパシタを備える少なくとも第３のＲＣネットワークをさらに備える、請求項１３に記載の回路。
【請求項１９】
前記第２の遅延セクションは、固定値抵抗成分および固定値容量成分を備えるＲＣネットワークを備え、前記容量成分の少なくとも１つのノードは、前記発振器回路の電源電圧より上にスイングするように構成される、請求項１３に記載の回路。
【請求項２０】
前記容量成分の前記少なくとも１つのノードは、接地電位より下にスイングするように構成される、請求項１９に記載の回路。
【請求項２１】
発振器回路であって、
第１のインバータ段と、
前記第１のインバータ段の出力に電気的に接続された入力を有する第２のインバータ段と、前記第２のインバータ段は、前記発振器回路の出力信号のための出力を有する、
容量素子に接続された抵抗素子を備える固定遅延段と、前記固定遅延段は、前記第２のインバータ段の前記入力と前記出力との間に電気的に接続される、
少なくとも１つの可変遅延段に供給される制御信号によって設定される遅延を有する前記少なくとも１つの可変遅延段と、前記少なくとも１つの可変遅延段は、前記抵抗素子および前記キャパシタ素子を接続する前記固定遅延段におけるノードと、前記第１のインバータ段の入力との間に電気的に接続される、
を備え、
前記出力信号の周波数は、前記少なくとも１つの可変遅延段の遅延に依存する、
回路。
【請求項２２】
前記少なくとも１つの可変遅延段と直列に接続され、かつ、少なくとも１つの追加の可変遅延段に供給される制御信号に依存する遅延を有する前記少なくとも１つの追加の可変遅延段をさらに備える、請求項２１に記載の回路。
【請求項２３】
前記抵抗素子および前記キャパシタ素子を接続する前記ノードにおける電圧レベルは、前記発振器回路の動作中、前記発振器回路の電源電圧より上および下に、および接地電位より上および下にスイングする、請求項２１に記載の回路。
【請求項２４】
前記少なくとも１つの可変遅延段は、抵抗器および可変キャパシタを備え、前記少なくとも１つの可変遅延段に供給される前記制御信号は、前記可変キャパシタの容量を設定し、前記少なくとも１つの可変遅延段の前記遅延は、前記可変キャパシタの前記容量に依存する、請求項２１に記載の回路。
【請求項２５】
前記少なくとも１つの可変遅延段は、複数のスイッチドキャパシタを備え、前記制御信号は、前記複数のスイッチドキャパシタの各々をＯＮ状態またはＯＦＦ状態に設定する、請求項２１に記載の回路。
【請求項２６】
スイッチドキャパシタが前記ＯＮ状態にあるとき、前記スイッチドキャパシタのノードは、ＤＣ電圧にまたは接地電位に電気的に接続される、請求項２５に記載の回路。
【請求項２７】
前記固定遅延段の前記容量素子の少なくとも１つのノードは、前記発振器回路の電源電圧より上、および、接地電位より下にスイングするように構成される、請求項２１に記載の回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
[0067]  上の説明は、特定の実施形態の態様がどのように実施され得るかの例とともに本開示の様々な実施形態を例示する。上の例は、唯一の実施形態であるとみなされるべきでなく、以下の特許請求の範囲によって定義されるような、特定の実施形態の柔軟性および利点を例示するために提示されている。上の開示および以下の特許請求の範囲に基づいて、他の配置、実施形態、実施、および同等物は、特許請求の範囲によって定義される本開示の範囲から逸脱することなく用いられ得る。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
プログラマブル出力周波数を有する発振器回路であって、
入力端および出力端を有する第１の遅延セクションと、前記第１の遅延セクションは、前記入力端と前記出力端との間の負の利得を有し、前記第１の遅延セクションは、前記第１の遅延セクションに供給される制御信号によって設定される可変遅延を有する、
前記第１の遅延セクションと直列に電気的に接続された第２の遅延セクションと、前記第２の遅延セクションは、入力端および出力端を有し、前記第２の遅延セクションは、前記入力端と前記出力端との間の負の利得を有し、前記第２の遅延セクションは、固定遅延を有する、
前記第１の遅延セクションおよび前記第２の遅延セクションによる前記遅延の関数である周波数を有する出力信号のための回路出力と、前記回路出力は、前記第２の遅延セクションの前記出力端を備える、
回路。
［Ｃ２］
前記第１の遅延セクションは、抵抗器および可変キャパシタを備える第１のＲＣネットワークと、前記第１のＲＣネットワークと直列に接続され、かつ、抵抗器および可変キャパシタを備える第２のＲＣネットワークとを備え、前記第１の遅延セクションの遅延は、前記第１のＲＣネットワークおよび前記第２のＲＣネットワークの前記可変キャパシタの容量に基づいて決定される、Ｃ１に記載の回路。
［Ｃ３］
前記制御信号は、前記第１のＲＣネットワークの前記可変キャパシタの前記容量を設定し、追加の制御信号は、前記第２のＲＣネットワークの前記可変キャパシタの前記容量を設定する、Ｃ２に記載の回路。
［Ｃ４］
前記第１の遅延セクションは、抵抗器および可変キャパシタを備えるＲＣネットワークを備え、前記第１の遅延セクションに供給される前記制御信号は、前記第１のＲＣネットワークの前記可変キャパシタの容量を設定し、前記第１の遅延セクションの遅延は、前記可変キャパシタの前記容量に基づいて決定される、Ｃ１に記載の回路。
［Ｃ５］
前記第１の遅延セクションは、複数のスイッチドキャパシタを備え、前記制御信号は、前記複数のスイッチドキャパシタの各々をＯＮ状態またはＯＦＦ状態に選択的に設定する、Ｃ１に記載の回路。
［Ｃ６］
スイッチドキャパシタが前記ＯＮ状態にあるとき、前記スイッチドキャパシタは、ノードをＤＣ電圧に電気的に接続させる、Ｃ５に記載の回路。
［Ｃ７］
スイッチドキャパシタが前記ＯＮ状態にあるとき、前記スイッチドキャパシタは、ノードを接地電位に電気的に接続させる、Ｃ５に記載の回路。
［Ｃ８］
前記制御信号は、ｎビットワードである、Ｃ５に記載の回路。
［Ｃ９］
前記第２の遅延セクションは、固定値抵抗成分および固定値容量成分を備えるＲＣネットワークを備える、Ｃ１に記載の回路。
［Ｃ１０］
前記固定値容量成分の少なくとも１つのノードは、前記発振器回路の電源電圧より上にスイングする、Ｃ９に記載の回路。
［Ｃ１１］
前記固定値容量成分の前記少なくとも１つのノードは、接地電位より下にスイングする、Ｃ１０に記載の回路。
［Ｃ１２］
前記第１の遅延セクションは、フィードバックループにおいて前記第２の遅延セクションを介して前記回路出力に電気的に接続される、Ｃ１に記載の回路。
［Ｃ１３］
発振器回路であって、
入力端および出力端を有する第１の遅延セクションと、前記第１の遅延セクションは、前記入力端と前記出力端との間の負の利得を有し、前記第１の遅延セクションは、抵抗器および可変キャパシタを備える第１のＲＣネットワークと、前記第１のＲＣネットワークと直列に接続され、かつ、抵抗器および可変キャパシタを備える第２のＲＣネットワークとを備える、
前記第１の遅延セクションの遅延を設定するために、前記第１のＲＣネットワークの少なくとも前記可変キャパシタに供給される少なくとも１つの制御信号と、
前記第１の遅延セクションと直列に電気的に接続された第２の遅延セクションと、前記第２の遅延セクションは、入力端および出力端を有し、第２の遅延セクションは、前記入力端と前記出力端との間の負の利得を有し、前記第２の遅延セクションは、固定遅延を有する、
前記第１の遅延セクションおよび前記第２の遅延セクションによる前記遅延の関数である周波数を有する出力信号のための回路出力と、前記回路出力は、前記第２の遅延セクションの前記出力端を備え得る、
回路。
［Ｃ１４］
前記第１の遅延セクションにおける前記第１のＲＣネットワークおよび前記第２のＲＣネットワーク中の前記可変キャパシタの各々は、複数のスイッチドキャパシタを備え、前記プログラマブル遅延段に供給される前記制御信号は、前記複数のスイッチドキャパシタの各々をＯＮ状態またはＯＦＦ状態に選択的に設定する、Ｃ１３に記載の回路。
［Ｃ１５］
スイッチドキャパシタが前記ＯＮ状態にあるとき、前記スイッチドキャパシタのノードは、ＤＣ電圧に電気的に接続される、Ｃ１４に記載の回路。
［Ｃ１６］
スイッチドキャパシタが前記ＯＮ状態にあるとき、前記スイッチドキャパシタのノードは、接地電位に電気的に接続される、Ｃ１４に記載の回路。
［Ｃ１７］
前記制御信号は、前記第１のＲＣネットワーク中の前記可変キャパシタに供給され、前記回路は、前記第２のＲＣネットワーク中の前記可変キャパシタに供給される追加の制御信号をさらに備える、Ｃ１３に記載の回路。
［Ｃ１８］
前記第１の遅延セクションは、第２のＲＣネットワークと直列に接続され、かつ、抵抗器および可変キャパシタを備える少なくとも第３のＲＣネットワークをさらに備える、Ｃ１３に記載の回路。
［Ｃ１９］
前記第２の遅延セクションは、固定値抵抗成分および固定値容量成分を備えるＲＣネットワークを備え、前記容量成分の少なくとも１つのノードは、前記発振器回路の電源電圧より上にスイングする、Ｃ１３に記載の回路。
［Ｃ２０］
前記容量成分の前記少なくとも１つのノードは、接地電位より下にスイングする、Ｃ１９に記載の回路。
［Ｃ２１］
発振器回路であって、
第１のインバータ段と、
前記第１のインバータ段の出力に電気的に接続された入力を有する第２のインバータ段と、前記第２のインバータ段は、前記発振器回路の出力信号のための出力を有する、
容量素子に接続された抵抗素子を備えるＲＣ回路と、前記ＲＣ回路は、前記第２のインバータ段の前記入力と前記出力との間に電気的に接続される、
少なくとも１つの可変遅延段に供給される制御信号によって設定される遅延を有する前記少なくとも１つの可変遅延段と、前記少なくとも１つの可変遅延段は、前記抵抗素子および前記キャパシタ素子を接続する前記ＲＣ回路におけるノードと、前記第１のインバータ段の入力との間に電気的に接続される、
を備え、
前記出力信号の周波数は、前記少なくとも１つの可変遅延段の遅延に依存する、
回路。
［Ｃ２２］
前記少なくとも１つの可変遅延段と直列に接続され、かつ、少なくとも１つの追加の可変遅延段に供給される制御信号に依存する遅延を有する前記少なくとも１つの追加の可変遅延段をさらに備える、Ｃ２１に記載の回路。
［Ｃ２３］
前記抵抗素子および前記キャパシタ素子を接続する前記ノードにおける電圧レベルは、前記発振器回路の動作中、前記発振器回路の電源電圧より上および下に、および接地電位より上および下にスイングする、Ｃ２１に記載の回路。
［Ｃ２４］
前記少なくとも１つの可変遅延段は、抵抗器および可変キャパシタを備え、前記少なくとも１つの可変遅延段に供給される前記制御信号は、前記可変キャパシタの容量を設定し、前記少なくとも１つの可変遅延段の前記遅延は、前記可変キャパシタの前記容量に依存する、Ｃ２１に記載の回路。
［Ｃ２５］
前記少なくとも１つの可変遅延段は、複数のスイッチドキャパシタを備え、前記制御信号は、前記複数のスイッチドキャパシタの各々をＯＮ状態またはＯＦＦ状態に設定する、Ｃ２１に記載の回路。
［Ｃ２６］
スイッチドキャパシタが前記ＯＮ状態にあるとき、前記スイッチドキャパシタのノードは、ＤＣ電圧にまたは接地電位に電気的に接続される、Ｃ２５に記載の回路。
［Ｃ２７］
前記ＲＣ回路の前記容量素子の少なくとも１つのノードは、発振器回路の電源電圧より上、および、接地電位より下にスイングする、Ｃ２１に記載の回路。
【国際調査報告】
2019511168.tif 000012
2019511168.tif 000013