(57)【要約】第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、上記第三スイッチ素子は第一及び第二端子を備え、上記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、上記イオン伝導体に接して設けられ、上記イオン伝導体に金属イオンを供給する第一電極と、上記イオン伝導体に接して設けられ、上記第一電極よりもイオン化しにくい第二電極と、を備え、（ａ）上記第一スイッチ素子の上記第一電極と、上記第二スイッチ素子の上記第一電極とが相互に電気的に接続され、上記第三スイッチ素子の第一端子は、上記相互に接続された第一電極同士のみに電気的に接続されており、又は、（ｂ）上記第一スイッチ素子の上記第二電極と、上記第二スイッチ素子の上記第二電極とが相互に電気的に接続され、上記第三スイッチ素子の第一端子は、上記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置とされる。
2011158887.tif 000002
【特許請求の範囲】
【請求項１】
第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、
前記第三スイッチ素子は第一及び第二端子を備え、
前記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、前記イオン伝導体に接して設けられ、前記イオン伝導体に金属イオンを供給する第一電極と、前記イオン伝導体に接して設けられ、前記第一電極よりもイオン化しにくい第二電極と、を備え、
（ａ）前記第一スイッチ素子の前記第一電極と、前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続されており、又は、
（ｂ）前記第一スイッチ素子の前記第二電極と、前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、
前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置。
【請求項２】
前記第一スイッチ素子の第一電極と前記第二スイッチ素子の第一電極とが電気的に接続される、請求項１に記載の半導体装置。
【請求項３】
前記第一スイッチ素子の第一電極と前記第二スイッチ素子の第一電極とが一体化している、請求項２に記載の半導体装置。
【請求項４】
前記第一スイッチ素子の前記イオン伝導体と前記第二スイッチ素子の前記イオン伝導体とが一体化している、請求項２又は３のいずれか一項に記載の半導体装置。
【請求項５】
前記第三スイッチ素子は、第一トランジスタであり、
前記第一トランジスタは、ソース、ドレイン及びゲートを有し、
前記第三スイッチ素子の第一端子が前記第一トランジスタのドレインであり、
前記第三スイッチ素子の第二端子が前記第一トランジスタのソースである、請求項２乃至４に記載の半導体装置。
【請求項６】
第一乃至第三トランジスタを有し、
前記第三スイッチ素子は前記第一トランジスタであり、
前記第一乃至第三トランジスタはそれぞれソース、ドレイン及びゲートを有し、
前記第三スイッチ素子の第一端子が前記第一トランジスタのドレインであり、
前記第三スイッチ素子の第二端子が前記第一トランジスタのソースであり、
前記第一トランジスタのドレインは、前記第一及び第二スイッチ素子の第一電極のみに電気的に接続され、
前記第二トランジスタのドレインと前記第一スイッチ素子の第二電極とが電気的に接続され、
前記第三トランジスタのドレインと前記第二スイッチ素子の第二電極とが電気的に接続され、
前記第一乃至第三トランジスタのソースは電源に接続されるか又は接地され、
前記第一乃至第三トランジスタのゲートに制御信号が入力される、請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項７】
前記第三スイッチ素子を二つ有し、
第一乃至第三Ｐ型ＭＩＳトランジスタ、並びに第一乃至第三Ｎ型ＭＩＳトランジスタを有し、
前記第三スイッチ素子の一方は、前記第一Ｐ型ＭＩＳトランジスタであり、
前記第三スイッチ素子の他方は、前記第一Ｎ型ＭＩＳトランジスタであり、
前記一方の第三スイッチ素子の第一端子が前記第一Ｐ型ＭＩＳトランジスタのドレインであり、前記一方の第三スイッチ素子の第二端子が前記第一Ｐ型ＭＩＳトランジスタのソースであり、
前記他方の第三スイッチ素子の第一端子が前記第一Ｎ型ＭＩＳトランジスタのドレインであり、前記他方の第三スイッチ素子の第二端子が前記第一Ｎ型ＭＩＳトランジスタのソースであり、
前記第二Ｐ型ＭＩＳトランジスタ及び前記第二Ｎ型ＭＩＳトランジスタのドレインと前記第一スイッチの第二電極とが電気的に接続され、前記第三Ｐ型ＭＩＳトランジスタ及び前記第三Ｎ型ＭＩＳトランジスタのドレインと前記第二スイッチ素子の第二電極とが電気的に接続され、前記第一乃至第三Ｐ型ＭＩＳトランジスタのソースは電源に接続され、前記第一乃至第三Ｎ型ＭＩＳトランジスタのソースは接地され、
前記第一乃至第三Ｐ型ＭＩＳトランジスタ及び前記第一乃至第三Ｎ型ＭＩＳトランジスタのゲートに制御信号が入力される、請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項８】
前記第三スイッチ素子を二つ有し、
第一及び第二Ｐ型ＭＩＳトランジスタ、並びに第一乃至第三Ｎ型ＭＩＳトランジスタを有し、
前記第三スイッチ素子の一方は、前記第一Ｐ型ＭＩＳトランジスタであり、前記第三スイッチ素子の他方は、前記第一Ｎ型ＭＩＳトランジスタであり、
前記一方の第三スイッチ素子の第一端子が前記第一Ｐ型ＭＩＳトランジスタのドレインであり、前記一方の第三スイッチ素子の第二端子が前記第一Ｐ型ＭＩＳトランジスタのソースであり、
前記他方の第三スイッチ素子の第一端子が前記第一Ｎ型ＭＩＳトランジスタのドレインであり、前記他方の第三スイッチ素子の第二端子が前記第一Ｎ型ＭＩＳトランジスタのソースであり、
前記第二Ｎ型ＭＩＳトランジスタのドレインと前記第一スイッチ素子の第二電極とが電気的に接続され、前記第三Ｎ型ＭＩＳトランジスタのドレインと前記第二スイッチ素子の第二電極とが電気的に接続され、前記第二Ｐ型ＭＩＳトランジスタのドレインは前記第一スイッチ素子の第二電極及び前記第二スイッチ素子の第二電極に電気的に接続され、前記第一及び第二Ｐ型ＭＩＳトランジスタのソースは電源に接続され、前記第一乃至第三Ｎ型ＭＩＳトランジスタのソースは接地され、
前記第一及び第二Ｐ型ＭＩＳトランジスタ、並びに前記第一乃至第三Ｎ型ＭＩＳトランジスタのゲートに制御信号が入力される、請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項９】
前記第一及び第二スイッチ素子、並びに第三スイッチ素子を含むセルを有し、
前記セル内において、前記第一スイッチ素子の前記第一電極と前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続され、
複数の第一及び第二配線をさらに有し、
前記セルが複数、行列状に配設され、前記複数の第一配線から選択された一の第一配線と前記第二トランジスタの前記ドレインとが電気的に接続され、前記複数の第二配線から選択された一の第二配線と前記第三トランジスタの前記ドレインとが電気的に接続され、
前記行列の一の列を構成する前記複数のセルの各々において、前記第一スイッチ素子の第二電極と前記一の第一配線とが電気的に接続され、
前記行列の一の行を構成する前記複数のセルの各々において、前記第二スイッチ素子の第二電極と前記一の第二配線とが電気的に接続され、
複数の第三配線をさらに有し、
一の行又は列を構成する前記複数のセルの各々において、前記複数の第三配線から選択された一の第三配線と前記第一トランジスタのゲートとが電気的に接続される、請求項６に記載の半導体装置。
【請求項１０】
前記第一及び第二スイッチ素子、並びに第三スイッチ素子を含むセルを有し、
前記セル内において、前記第一スイッチ素子の前記第一電極と前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続され、
複数の第一及び第二配線をさらに有し、
前記セルが複数、行列状に配設され、
前記複数の第一配線から選択された一の第一配線の一端と前記第二Ｎ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記一の第一配線の他端と前記第二Ｐ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記複数の第二配線から選択された一の第二配線の一端と前記第三Ｎ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記一の第二配線の他端と前記第三Ｐ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記行列の一の列を構成する前記複数のセルの各々において、前記第一スイッチ素子の第二電極と前記一の第一配線とが電気的に接続され、前記行列の一の行を構成する前記複数のセルの各々において、前記第二スイッチ素子の第二電極と前記一の第二配線とが電気的に接続され、
複数の第三及び第四配線をさらに有し、
一の行又は列を構成する前記複数のセルの各々において、前記複数の第三配線から選択された一の第三配線と前記第一Ｎ型ＭＩＳトランジスタのゲートとが電気的に接続され、前記複数の第四配線から選択された一の第四配線と前記第一Ｐ型ＭＩＳトランジスタのゲートとが電気的に接続されている、請求項７に記載の半導体装置。
【請求項１１】
前記第一及び第二スイッチ素子、並びに第三スイッチ素子を含むセルを有し、
前記セル内において、前記第一スイッチ素子の前記第一電極と前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続され、
複数の第一及び第二配線をさらに有し、
前記セルが複数、行列状に配設され、
前記複数の第一配線から選択された一の第一配線の一端と前記第二Ｎ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記一の第一配線の他端と前記第二Ｐ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記複数の第二配線から選択された一の第二配線の一端と前記第三Ｎ型ＭＩＳトランジスタのドレインとが電気的に接続され、
前記行列の一の列を構成する前記複数のセルの各々において、前記第一スイッチ素子の第二電極と、前記一の第一配線及び前記一の第二配線とが電気的に接続され、前記行列の一の行を構成する前記複数のセルの各々において、前記第二スイッチ素子の第二電極と前記一の第二配線とが電気的に接続され、
複数の第三及び第四配線をさらに有し、
一の行又は列を構成する前記複数のセルの各々において、前記複数の第三配線から選択された一の第三配線と前記第一Ｎ型ＭＩＳトランジスタのゲートとが電気的に接続され、前記複数の第四配線から選択された一の第四配線と前記第一Ｐ型ＭＩＳトランジスタのゲートとが電気的に接続されている、請求項８に記載の半導体装置。
【請求項１２】
前記第一スイッチ素子の前記第二電極と前記第二スイッチ素子の第二電極とが電気的に接続される、請求項１に記載の半導体装置。
【請求項１３】
前記第一スイッチ素子の前記第二電極と前記第二スイッチ素子の第二電極とが一体化している、請求項１２に記載の半導体装置。
【請求項１４】
前記第一スイッチ素子の前記イオン伝導体と前記第二スイッチ素子の前記イオン伝導体とが一体化している、請求項１２又は１３に記載の半導体装置。
【請求項１５】
第一及び第二配線をさらに有し、
前記第一スイッチ素子の第一電極と前記第一配線、及び前記第二スイッチ素子の第一電極と前記第二配線、の少なくとも一方が一体化して接続されている、請求項１２乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記第三スイッチ素子は、第一トランジスタであり、前記第一トランジスタは、ソース、ドレイン及びゲートを有し、前記第三スイッチ素子の第一端子が前記第一トランジスタのドレインであり、前記第三スイッチ素子の第二端子が前記第一トランジスタのソースである、請求項１２乃至１５に記載の半導体装置。
【請求項１７】
第一乃至第三トランジスタを有し、前記第三スイッチ素子は前記第一トランジスタであり、前記第一乃至第三トランジスタはそれぞれソース、ドレイン及びゲートを有し、前記第三スイッチ素子の第一端子が前記第一トランジスタのドレインであり、前記第三スイッチ素子の第二端子が前記第一トランジスタのソースであり、前記第一トランジスタのドレインは、前記第一及び第二スイッチ素子の第二電極のみに電気的に接続され、前記第二トランジスタのドレインと前記第一スイッチ素子の第一電極とが電気的に接続され、前記第三トランジスタのドレインと前記第二スイッチ素子の第一電極とが電気的に接続され、前記第一乃至第三トランジスタのソースは電源に接続されるか又は接地され、前記第一乃至第三トランジスタのゲートに制御信号が入力される、請求項１２乃至１５のいずれか一項に記載の半導体装置。
【請求項１８】
前記第三スイッチ素子を二つ有し、第一乃至第三Ｐ型ＭＩＳトランジスタ、並びに第一乃至第三Ｎ型ＭＩＳトランジスタを有し、前記第三スイッチ素子の一方は、前記第一Ｐ型ＭＩＳトランジスタであり、前記第三スイッチ素子の他方は、前記第一Ｎ型ＭＩＳトランジスタであり、前記一方の第三スイッチ素子の第一端子が前記第一Ｐ型ＭＩＳトランジスタのドレインであり、前記一方の第三スイッチ素子の第二端子が前記第一Ｐ型ＭＩＳトランジスタのソースであり、前記他方の第三スイッチ素子の第一端子が前記第一Ｎ型ＭＩＳトランジスタのドレインであり、前記他方の第三スイッチ素子の第二端子が前記第一Ｎ型ＭＩＳトランジスタのソースであり、前記第二Ｐ型ＭＩＳトランジスタ及び前記第二Ｎ型ＭＩＳトランジスタのドレインと前記第一スイッチ素子の第一電極とが電気的に接続され、前記第三Ｐ型ＭＩＳトランジスタ及び前記第三Ｎ型ＭＩＳトランジスタのドレインと前記第二スイッチ素子の第一電極とが電気的に接続され、前記第一乃至第三Ｐ型ＭＩＳトランジスタのソースは電源に接続され、前記第一乃至第三Ｎ型ＭＩＳトランジスタのソースは接地され、前記第一乃至第三Ｐ型ＭＩＳトランジスタ及び前記第一乃至第三Ｎ型ＭＩＳトランジスタのゲートに制御信号が入力される、請求項乃至１２乃至１５のいずれか一項に記載の半導体装置。
【請求項１９】
前記第三スイッチ素子を二つ有し、第一乃至第三Ｐ型ＭＩＳトランジスタ、並びに第一及び第二Ｎ型ＭＩＳトランジスタを有し、前記第三スイッチ素子の一方は、前記第一Ｐ型ＭＩＳトランジスタであり、前記第三スイッチ素子の他方は、前記第一Ｎ型ＭＩＳトランジスタであり、前記一方の第三スイッチ素子の第一端子が前記第一Ｐ型ＭＩＳトランジスタのドレインであり、前記一方の第三スイッチ素子の第二端子が前記第一Ｐ型ＭＩＳトランジスタのソースであり、前記他方の第三スイッチ素子の第一端子が前記第一Ｎ型ＭＩＳトランジスタのドレインであり、前記他方の第三スイッチ素子の第二端子が前記第一Ｎ型ＭＩＳトランジスタのソースであり、前記第二Ｐ型ＭＩＳトランジスタのドレインと前記第一スイッチ素子の第一電極とが電気的に接続され、前記第三Ｐ型ＭＩＳトランジスタのドレインと前記第二スイッチ素子の第一電極とが電気的に接続され、前記第二Ｎ型ＭＩＳトランジスタのドレインは前記第一スイッチ素子の第一電極及び前記第二スイッチ素子の第一電極に電気的に接続され、前記第一乃至第三Ｐ型ＭＩＳトランジスタのソースは電源に接続され、前記第一及び第二Ｎ型ＭＩＳトランジスタのソースは接地され、前記第一乃至第三Ｐ型ＭＩＳトランジスタ、並びに前記第一及び第二Ｎ型ＭＩＳトランジスタのゲートに制御信号が入力される、請求項１２乃至１５のいずれか一項に記載の半導体装置。
【請求項２０】
前記第一及び第二スイッチ素子、並びに第三スイッチ素子を含むセルを有し、前記セル内において、前記第一スイッチ素子の前記第二電極と前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続され、
複数の第一及び第二配線をさらに有し、
前記セルが複数、行列状に配設され、前記複数の第一配線から選択された一の第一配線と前記第二トランジスタの前記ドレインとが電気的に接続され、前記複数の第二配線から選択された一の第二配線と前記第三トランジスタの前記ドレインとが電気的に接続され、前記行列の一の列を構成する前記複数のセルの各々において、前記第一スイッチ素子の第一電極と前記一の第一配線とが電気的に接続され、前記行列の一の行を構成する前記複数のセルの各々において、前記第二スイッチ素子の第一電極と前記一の第二配線とが電気的に接続され、
複数の第三配線をさらに有し、
一の行又は列を構成する前記複数のセルの各々において、前記複数の第三配線から選択された一の第三配線と前記第一トランジスタのゲートとが電気的に接続される、請求項１７に記載の半導体装置。
【請求項２１】
前記第一及び第二スイッチ素子、並びに第三スイッチ素子を含むセルを有し、前記セル内において、前記第一スイッチ素子の前記第二電極と前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続され、
複数の第一及び第二配線をさらに有し、
前記セルが複数、行列状に配設され、前記複数の第一配線から選択された一の第一配線の一端と前記第二Ｎ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記一の第一配線の他端と前記第二Ｐ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記複数の第二配線から選択された一の第二配線の一端と前記第三Ｎ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記一の第二配線の他端と前記第三Ｐ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記行列の一の列を構成する前記複数のセルの各々において、前記第一スイッチ素子の第一電極と前記一の第一配線とが電気的に接続され、前記行列の一の行を構成する前記複数のセルの各々において、前記第二スイッチ素子の第一電極と前記一の第二配線とが電気的に接続され、
複数の第三及び第四配線をさらに有し、
一の行又は列を構成する前記複数のセルの各々において、前記複数の第三配線から選択された一の第三配線と前記第一Ｎ型ＭＩＳトランジスタのゲートとが電気的に接続され、前記複数の第四配線から選択された一の第四配線と前記第一Ｐ型ＭＩＳトランジスタのゲートとが電気的に接続されている、請求項１８に記載の半導体装置。
【請求項２２】
前記第一及び第二スイッチ素子、並びに第三スイッチ素子を含むセルを有し、前記セル内において、前記第一スイッチ素子の前記第二電極と前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続され、
複数の第一及び第二配線をさらに有し、
前記セルが複数、行列状に配設され、前記複数の第一配線から選択された一の第一配線の一端と前記第二Ｎ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記一の第一配線の他端と前記第二Ｐ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記複数の第二配線から選択された一の第二配線の一端と前記第三Ｐ型ＭＩＳトランジスタのドレインとが電気的に接続され、前記行列の一の列を構成する前記複数のセルの各々において、前記第一スイッチ素子の第一電極と、前記一の第一配線及び前記一の第二配線とが電気的に接続され、前記行列の一の行を構成する前記複数のセルの各々において、前記第二スイッチ素子の第一電極と前記一の第二配線とが電気的に接続され、
複数の第三及び第四配線をさらに有し、
一の行又は列を構成する前記複数のセルの各々において、前記複数の第三配線から選択された一の第三配線と前記第一Ｎ型ＭＩＳトランジスタのゲートとが電気的に接続され、前記複数の第四配線から選択された一の第四配線と前記第一Ｐ型ＭＩＳトランジスタのゲートとが電気的に接続されている、請求項１９に記載の半導体装置。
【請求項２３】
第一及び第二配線をさらに有し、
前記（ａ）の場合は、前記第一スイッチ素子の第二電極と前記第一配線とが電気的に接続され、前記第二スイッチ素子の第二電極と前記第二配線とが電気的に接続され、
前記（ｂ）の場合は、前記第一スイッチ素子の第一電極と前記第一配線とが電気的に接続され、前記第二スイッチ素子の第一電極と前記第二配線とが電気的に接続され、
半導体の多層配線の一の配線層に前記第一及び第二配線が設けられ、
前記第一及び第二スイッチ素子は、前記多層配線層内であって前記一の配線層と前記一の配線層の直上又は直下の配線層との間に設けられる、請求項１乃至８、１２乃至１９のいずれか一項に記載の半導体装置。
【請求項２４】
半導体の多層配線の一の配線層に前記第一及び第二配線が設けられ、前記第一及び第二スイッチ素子は、前記多層配線層内であって前記一の配線層と前記一の配線層の直上又は直下の配線層との間に設けられる、請求項９乃至１１、２０乃至２２のいずれか一項に記載の半導体装置。
【請求項２５】
第一及び第二配線をさらに有し、
前記（ａ）の場合は、前記第一スイッチ素子の第二電極と前記第一配線とが電気的に接続され、前記第二スイッチ素子の第二電極と前記第二配線とが電気的に接続され、
前記（ｂ）の場合は、前記第一スイッチ素子の第一電極と前記第一配線とが電気的に接続され、前記第二スイッチ素子の第一電極と前記第二配線とが電気的に接続され、
半導体の多層配線層の一の配線層に前記第一配線が設けられ、
前記一の配線層の直上又は直下の配線層に前記第二配線が設けられ、前記第一及び第二スイッチ素子は、前記多層配線層内であって前記一の配線層と前記一の配線層の直上又は直下の配線層との間に設けられる、請求項１乃至８、１２乃至１９のいずれか一項に記載の半導体装置。
【請求項２６】
半導体の多層配線層の一の配線層に前記第一配線が設けられ、前記一の配線層の直上又は直下の配線層に前記第二配線が設けられ、
前記第一及び第二スイッチ素子は、前記多層配線層内であって前記一の配線層と前記一の配線層の直上又は直下の配線層との間に設けられる、請求項９乃至１１、２０乃至２２のいずれか一項に記載の半導体装置。
【請求項２７】
前記イオン伝導体は、有機物、有機シロキサン、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタン、のいずれかからなり、
前記第一電極はＣｕを主成分とし、
前記第二電極はＲｕ又はＰｔからなる、請求項１乃至２６のいずれか一項に記載の半導体装置。
【請求項２８】
第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、
前記第三スイッチ素子は第一及び第二端子を備え、
前記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、前記イオン伝導体に接して設けられ、前記イオン伝導体に金属イオンを供給する第一電極と、前記イオン伝導体に接して設けられ、前記第一電極よりもイオン化しにくい第二電極と、を備え、
（ａ）前記第一スイッチ素子の前記第一電極と、前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続されており、又は、
（ｂ）前記第一スイッチ素子の前記第二電極と、前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、
前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置の動作方法であって、
前記（ａ）の場合は、前記第三スイッチ素子を介して、前記第一及び第二スイッチ素子の第一電極に、前記第一及び第二スイッチ素子の第二電極に印加される電圧よりも高い所定の電圧を印加し、
前記（ｂ）の場合は、前記第三スイッチ素子を介して、前記第一及び第二スイッチ素子の第一電極に、前記第一及び第二スイッチ素子の第二電極に印加される電圧よりも低い所定の電圧を印加する、半導体装置の動作方法。
【請求項２９】
第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、
前記第三スイッチ素子は第一及び第二端子を備え、
前記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、前記イオン伝導体に接して設けられ、前記イオン伝導体に金属イオンを供給する第一電極と、前記イオン伝導体に接して設けられ、前記第一電極よりもイオン化しにくい第二電極と、を備え、
（ａ）前記第一スイッチ素子の前記第一電極と、前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続されており、又は、
（ｂ）前記第一スイッチ素子の前記第二電極と、前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置の動作方法であって、
前記（ａ）の場合は、前記第三スイッチ素子を介して、前記第一及び第二スイッチ素子の第一電極に、前記第一及び第二スイッチ素子の第二電極に印加される電圧よりも低い所定の電圧を印加し、
前記（ｂ）の場合は、前記第三スイッチ素子を介して、前記第一及び第二スイッチ素子の第一電極に、前記第一及び第二スイッチ素子の第二電極に印加される電圧よりも高い所定の電圧を印加する、半導体装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその動作方法に関し、特に抵抗変化型不揮発素子を搭載した半導体装置及びその動作方法に関する。
【背景技術】
【０００２】
半導体デバイス、特にシリコンデバイスは、微細化（スケーリング則：Ｍｏｏｒｅの法則）によってデバイスの集積化・低電力化が進められ、３年４倍のペースで開発が進められてきた。近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート長は２０ｎｍ以下となり、リソグラフィプロセスの高騰、及びデバイス寸法の物理的限界により、これまでのスケーリング則とは異なるアプローチでのデバイス性能の改善が求められている。リソグラフィプロセスの高騰とは、例えば、装置価格及びマスクセット価格の高騰である。デバイス寸法の物理的限界とは、例えば動作限界やばらつき限界である。
その改善策として、近年、ゲートアレイとスタンダードセルの中間的な位置づけとしてＦＰＧＡと呼ばれる再書き換え可能なプログラマブルロジックデバイスが開発されている。このＦＰＧＡは、チップ製造後に顧客自身が任意に配線の電気的接続をして回路を構成できるようにしたものである。ＦＰＧＡの多層配線層内部に抵抗変化素子を搭載することで、いっそうの低電力化を図ることが期待されている。抵抗変化素子としては、遷移金属酸化物を用いたＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や、イオン伝導体を用いたＮａｎｏＢｒｉｄｇｅ（ＮＥＣ社の登録商標）などがある。特許文献１及び非特許文献１には、電界などの印加によってイオンが自由に動くことのできる固体中における金属イオンの移動と電気化学反応とを利用した抵抗変化素子が開示されている。電界などの印加によってイオンが自由に動くことのできる固体とは、イオン伝導体である。特許文献１及び非特許文献１に開示された抵抗変化素子は、イオン伝導層、このイオン伝導層に接して対向面に設けられた第一電極及び第二電極から構成されている。第一電極からイオン伝導層に金属イオンが供給され、第二電極からは金属イオンは供給されない。特許文献１及び非特許文献１に開示された抵抗変化素子では、印加電圧極性を変えることでイオン伝導体の抵抗値を変化させ、二つの電極間の導通状態を制御する。また、特許文献１及び非特許文献１には、この抵抗変化素子をＵＬＳＩ（Ｕｌｔｒａ−Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）に用いるクロスバースイッチが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１０１５３５号公報
【非特許文献】
【０００４】
【非特許文献１】Ｓｈｕｎｉｃｈｉ  Ｋａｅｒｉｙａｍａ  ｅｔ  ａｌ．，″Ａ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｓｏｌｉｄ−Ｅｌｅｃｔｒｏｌｙｔｅ  Ｎａｎｏｍｅｔｅｒ  Ｓｗｉｔｃｈ″，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．４０，Ｎｏ．１，ｐｐ．１６８−１７６，Ｊａｎｕａｒｙ  ２００５．
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１及び非特許文献１に記載の抵抗変化素子には、以下のような課題が存在する。即ち、特許文献１及び非特許文献１に記載の２端子型抵抗変化素子をＵＬＳＩの信号線に用いるクロスバースイッチに適用した場合、高抵抗状態の抵抗変化素子が、隣接するスイッチに伝播する信号の振幅によって誤書き込みされてしまう課題が発生する。すなわち、ＯＦＦディスターブが発生する。特に、ロジックＬＳＩの動作電圧に近づけるために抵抗変化素子のプログラミング電圧を低電圧化した場合には、前述のディスターブ問題はより顕著となる。その結果、プログラミング電圧の低電圧化とディスターブ耐性の向上を両立することができないという問題点があった。言い換えると、プログラミング電圧の低電圧化と高信頼化とを両立することができないという問題点があった。
本発明の目的は、上述した課題を解決し、高信頼化且つ低電圧化が可能な半導体装置及びその動作方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するため、本発明にかかる半導体装置は、第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を含むセルを有し、上記第三スイッチ素子は第一及び第二端子を備え、上記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、上記イオン伝導体に接して設けられ、上記イオン伝導体に金属イオンを供給する第一電極と、上記イオン伝導体に接して設けられ、上記第一電極よりもイオン化しにくい第二電極と、を備え、
（ａ）上記セル内において、上記第一スイッチ素子の上記第一電極と、上記第二スイッチ素子の上記第一電極と、上記第三スイッチ素子の第一端子とが相互に電気的に接続されており、又は、
（ｂ）上記セル内において、上記第一スイッチ素子の上記第二電極と、上記第二スイッチ素子の上記第二電極と、上記第三スイッチ素子の第一端子とが相互に電気的に接続されている構成とされる。
また、第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、上記第三スイッチ素子は第一及び第二端子を備え、上記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、上記イオン伝導体に接して設けられ、上記イオン伝導体に金属イオンを供給する第一電極と、上記イオン伝導体に接して設けられ、上記第一電極よりもイオン化しにくい第二電極と、を備え、
（ａ）上記第一スイッチ素子の上記第一電極と、上記第二スイッチ素子の上記第一電極とが相互に電気的に接続され、上記第三スイッチ素子の第一端子は、上記相互に接続された第一電極同士のみに電気的に接続されており、又は、
（ｂ）上記第一スイッチ素子の上記第二電極と、上記第二スイッチ素子の上記第二電極とが相互に電気的に接続され、上記第三スイッチ素子の第一端子は、上記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置の動作方法であって、
上記（ａ）の場合は、上記第三スイッチ素子を介して、上記第一及び第二スイッチ素子の第一電極に、上記第一及び第二スイッチ素子の第二電極に印加される電圧よりも高い所定の電圧を印加し、
上記（ｂ）の場合は、上記第三スイッチ素子を介して、上記第一及び第二スイッチ素子の第一電極に、上記第一及び第二スイッチ素子の第二電極に印加される電圧よりも低い所定の電圧を印加する、半導体装置の動作方法が提供される。
さらに、第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、上記第三スイッチ素子は第一及び第二端子を備え、上記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、上記イオン伝導体に接して設けられ、上記イオン伝導体に金属イオンを供給する第一電極と、上記イオン伝導体に接して設けられ、上記第一電極よりもイオン化しにくい第二電極と、を備え、
（ａ）上記第一スイッチ素子の上記第一電極と、上記第二スイッチ素子の上記第一電極とが相互に電気的に接続され、上記第三スイッチ素子の第一端子は、上記相互に接続された第一電極同士のみに電気的に接続されており、又は、
（ｂ）上記第一スイッチ素子の上記第二電極と、上記第二スイッチ素子の上記第二電極とが相互に電気的に接続され、上記第三スイッチ素子の第一端子は、上記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置の動作方法であって、
上記（ａ）の場合は、上記第三スイッチ素子を介して、上記第一及び第二スイッチ素子の第一電極に、上記第一及び第二スイッチ素子の第二電極に印加される電圧よりも低い所定の電圧を印加し、
上記（ｂ）の場合は、上記第三スイッチ素子を介して、上記第一及び第二スイッチ素子の第一電極に、上記第一及び第二スイッチ素子の第二電極に印加される電圧よりも高い所定の電圧を印加する、半導体装置の動作方法、が提供される。
【発明の効果】
【０００７】
本発明によれば、高信頼化且つ低電圧化が可能な半導体装置とすることができる。
【図面の簡単な説明】
【０００８】
【図１】ユニポーラ型スイッチ素子の動作特性を示す図である。
【図２】バイポーラ型スイッチ素子の動作特性を示す図である。
【図３】（Ａ）は、本発明の実施の形態における半導体装置の一部を示す回路図であり、（Ｂ）は、本発明の実施の形態における半導体装置の一部を示す断面図である。
【図４】（Ａ）は、本発明の実施の形態における半導体装置の一例を示す回路図であり、（Ｂ）は、本発明の実施の形態における半導体装置の一例を示す断面図である。
【図５】本発明の実施の形態における半導体装置の一例を示す断面図である。
【図６】本発明の実施の形態における半導体装置の一例を示す回路図である。
【図７】本発明の実施の形態における半導体装置の一例を示す回路図である。
【図８】本発明の実施の形態における半導体装置の一例を示す回路図である。
【図９】（Ａ）は、本発明の実施の形態における半導体装置の一部を示す回路図であり、（Ｂ）は、本発明の実施の形態における半導体装置の一部を示す断面図である。
【図１０】（Ａ）は、本発明の実施の形態における半導体装置の一例を示す回路図であり、（Ｂ）は、本発明の実施の形態における半導体装置の一例を示す断面図である。
【図１１】本発明の実施の形態における半導体装置の一例を示す断面図である。
【図１２】本発明の実施の形態における半導体装置の一例を示す回路図である。
【図１３】本発明の実施の形態における半導体装置の一例を示す回路図である。
【図１４】本発明の実施の形態における半導体装置の一例を示す回路図である。
【図１５】本発明の実施の形態における半導体装置の一例を示す回路図である。
【図１６】本発明の実施の形態における半導体装置の一例を示す模式図である。
【図１７】本発明の実施の形態における半導体装置の一例を示す回路図である。
【図１８】本発明の実施の形態における半導体装置の一例を示す回路図である。
【図１９】本発明の実施の形態における半導体装置の一例を示す回路図である。
【図２０】本発明の実施の形態における半導体装置の一例を示す回路図である。
【図２１】本発明の実施の形態における半導体装置の一例を示す回路図である。
【図２２】本発明の実施の形態における半導体装置の一例を示す断面図である。
【図２３】本発明の実施の形態における半導体装置の一例を示す断面図である。
【図２４】本発明の実施の形態における半導体装置の一例を示す断面図である。
【図２５】本発明の実施例における半導体装置の一例を示す断面図である。
【図２６】本発明の実施例における半導体装置の動作特性を示す図である。
【図２７】本発明の実施例における半導体装置の動作特性を示す図である。
【図２８】背景技術における半導体装置の動作特性と本発明の実施例における半導体装置の動作特性とを示す図である。
【発明を実施するための形態】
【０００９】
本発明を詳細に説明する前に、本発明に関連する用語の意味を説明する。
（バイポーラ型スイッチ素子とユニポーラ型スイッチ素子の説明）
（ユニポーラ型スイッチ素子）
ユニポーラ型スイッチ素子とは、印加電圧のレベルによりＯＦＦ状態とＯＮ状態を切り替えるスイッチ素子である。ＯＦＦ状態とは、高抵抗状態のことである。ＯＮ状態とは、低抵抗状態のことである。図１を用いて、ユニポーラ型スイッチ素子の動作特性を説明する。図１は、ユニポーラ型スイッチ素子の動作特性を模式的に示す図である。
例えば、第一電極、スイッチ素子、第二電極から構成されるユニポーラ型抵抗変化素子の場合には、第一電極に正電圧を印加すると（図１（Ａ））、所望のセット電圧を閾値電圧として、ＯＦＦ状態からＯＮ状態へ遷移する。すなわち、高抵抗状態から低抵抗状態へ遷移する。このとき、閾値電圧は、抵抗変化層の膜厚や組成、密度などに依存する。続いて、ＯＮ状態のスイッチ素子において再び第一電極に正電圧を印加すると（図１（Ｂ））、所望のリセット電圧を閾値電圧としてＯＮ状態からＯＦＦ状態へ遷移する。さらに正電圧の印加を続けるとセット電圧に達し、再びＯＦＦ状態からＯＮ状態へ遷移する。
一方、第一電極に負電圧を印加すると（図１（Ｃ））、所望のセット電圧を閾値電圧としてＯＦＦ状態からＯＮ状態へ遷移する。すなわち、高抵抗状態から低抵抗状態へ遷移する。続いて、ＯＮ状態のスイッチ素子において再び第一電極に負電圧を印加すると（図１（Ｄ））、所望のリセット電圧を閾値電圧としてＯＮ状態からＯＦＦ状態へ遷移する。このように図１（Ａ）−（Ｂ）の動作と図１（Ｃ）−（Ｄ）の動作が対称であり、電圧の印加方向、すなわち電圧の極性、には依存せず、電圧のレベルにのみ依存して抵抗変化特性を示す素子をユニポーラ型スイッチ素子と定義する。
（バイポーラ型スイッチ素子）
バイポーラ型スイッチ素子とは、印加電圧の極性によりＯＦＦ状態とＯＮ状態を切り替えるスイッチ素子である。ＯＦＦ状態とは、高抵抗状態のことである。ＯＮ状態とは、低抵抗状態のことである。図２を用いて、バイポーラ型スイッチ素子の動作特性を説明する。図２は、バイポーラ型スイッチ素子の動作特性を模式的に示す図である。
例えば、第一電極、イオン伝導体、第二電極から構成されるバイポーラ型スイッチ素子の場合には、第一電極に正電圧を印加すると（図２（Ａ））、所望のセット電圧を閾値電圧としてＯＦＦ状態からＯＮ状態へ遷移する。続いて、ＯＮ状態の抵抗変化素子において、再び第一電極に正電圧を印加した場合には（図２（Ｂ））、オーミックな電流−電圧特性を示す。続いて、第一電極に負電圧を印加すると（図２（Ｃ））、所望のリセット電圧を閾値電圧としてＯＮ状態からＯＦＦ状態へ遷移する。すなわち、低抵抗状態から高抵抗状態へ遷移する。さらに、ＯＦＦ状態の抵抗変化素子において再び第一電極に正電圧を印加すると（図２（Ｄ））、所望の閾値電圧（セット電圧）においてＯＦＦ状態からＯＮ状態へ遷移する。このように、印加電圧の極性によりＯＦＦ状態とＯＮ状態とを切り替える素子をバイポーラ型スイッチ素子と定義する。言い換えると、印加電圧の極性により高抵抗状態と低抵抗状態とを切り替える素子を、バイポーラ型スイッチ素子と定義する。
（バイポーラ型抵抗変化素子における電極の定義）
ここで、バイポーラ型スイッチ素子に用いられる電極を定義する。図２で説明したように、正電圧を印加した場合にＯＦＦ状態からＯＮ状態に遷移する電極を第一電極、或いは活性電極と定義する。一方、正電圧を印加した場合にＯＮ状態からＯＦＦ状態に遷移する電極を第二電極、或いは不活性電極と定義する。第一電極はイオン伝導体にイオンを供給し、第二電極は第一電極よりもイオン化しにくい。
二つの異なるスイッチ素子を接続する場合、電極同士を電気的に接続することになる。そこで、二つの異なるスイッチ素子の活性電極同士又は不活性電極同士が電気的に接続されている、或いは一体化していることを同一極性同士の電極の接続と定義する。一方、二つの異なるスイッチ素子の一方の活性電極と他方の不活性電極が接続されている場合を異種極性での電極の接続と定義する。
以下に、本発明の好ましい実施の形態及び実施例について、スイッチ素子としてバイポーラ型スイッチ素子を用いて、詳細に説明する。
＜実施の形態１＞
図３（Ａ）は、実施の形態１にかかる半導体装置の構成を模式的に示す図である。図３（Ｂ）は、図３（Ａ）の回路図表記を構造上の表記で示した図である。図３（Ａ）の半導体装置は、第一及び第二スイッチ素子１、２、並びに少なくとも一つの第三スイッチ素子３を有する。上記第三スイッチ素子３は、第一及び第二端子３１、３２を備える。上記第一及び第二スイッチ素子１、２はそれぞれ、イオン伝導体１３、２３と、このイオン伝導体１３、２３に接して設けられ、このイオン伝導体１３、２３に金属イオンを供給する第一電極１１、２１と、このイオン伝導体１３、２３に接して設けられ、この第一電極１１、２１よりもイオン化しにくい第二電極１２、２２と、を備える。上記第一スイッチ素子１の上記第一電極１１と、上記第二スイッチ素子２の上記第一電極２１とが相互に電気的に接続され、上記第三スイッチ素子３の第一端子３１は、上記相互に接続された第一電極同士１１、２１のみに電気的に接続されている。図３（Ａ）の半導体装置はこのような構成とされる。
イオン伝導体には、有機物、有機シロキサン、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタン、のいずれかを含む材料を用いることができる。また、第一電極には、Ｃｕを主成分とする材料を用いることができる。第二電極には、Ｒｕ又はＰｔを含む材料を用いることができる。ここで、Ｃｕを主成分とするとは、Ｃｕ含有率が９５％以上であることをいう。一般にこれ以下のＣｕ含有率になると、配線抵抗が増加する。
以下に、実施の形態１にかかる半導体装置の動作を説明する。本実施の形態にかかる半導体装置の第一スイッチ素子１及び第二スイッチ素子２の状態を高抵抗状態にプログラミングする。ここで、高抵抗状態とは、第一及び第二スイッチ素子１、２の第一電極１１、２１からイオン伝導体１３、２３へとイオン伝導していない状態である。そして、第一スイッチ素子１の第二電極１２に閾値電圧（セット電圧）以下の正電圧を印加し、第二スイッチ素子２の第二電極２２を接地する。すると、各スイッチ素子１、２の両端に電圧が印加されるが、第二スイッチ素子２にはＯＦＦ状態からＯＮ状態へ遷移する方向に電圧が印加されているのに対し、第一スイッチ素子１にはＯＮ状態からＯＦＦ状態へ遷移する方向に電圧が印加されている。即ち、第二スイッチ素子２は電圧の印加方向がＯＮ状態へ遷移する方向なので閾値電圧以下の電圧が印加されると誤動作してＯＮ状態へ遷移する可能性があるが、第一スイッチ素子１はＯＦＦ状態へ遷移する電圧印加方向なので閾値電圧以下の電圧が印加されても誤動作しない。ここで、ＯＮ状態へ遷移するとは、第一電極２１からイオン伝導体２３へとイオン伝導することである。一方、第二スイッチ素子２の第二電極２２に閾値電圧（セット電圧）以下の正電圧を印加し、第一スイッチ素子１の第二電極１２を接地する場合を考える。この場合は、第一スイッチ素子１はＯＦＦ状態からＯＮ状態へ遷移する方向に電圧が印加されているのに対し、第二スイッチ素子２はＯＮ状態からＯＦＦ状態へ遷移する方向に電圧が印加されている。即ち、第一スイッチ素子１は電圧の印加方向がＯＮ状態へ遷移する方向なので閾値電圧以下の電圧が印加されると誤動作してＯＮ状態へ遷移する可能性があるが、第二スイッチ素子２はＯＦＦ状態へ遷移する電圧印加方向なので閾値電圧以下の電圧が印加されても誤動作しない。ここで、ＯＮ状態へ遷移するとは、第一電極１１からイオン伝導体１３へとイオン伝導することである。
以上のように、本実施の形態にかかる構成により、いずれの信号形態が伝達された場合においても、第一スイッチ素子及び第二スイッチ素子のうちどちらか一方のＯＦＦ状態を維持することができるため、ＯＦＦ状態からＯＮ状態へ遷移してしまう誤動作、すなわちディスターブ不良、を防ぐことができる。よって、半導体回路の誤動作による不良をなくし、高信頼化且つ低電圧化が可能な半導体装置を実現することができる。また、第一及び第二スイッチ素子に印加される電圧は、第一及び第二スイッチ素子それぞれの抵抗値によって抵抗分割され半分程度になることからも、ディスターブ不良を防ぐことができる。
（実施の形態１の変形例）
図４（Ａ）は、図３（Ａ）の半導体装置の変形例である。また、図４（Ｂ）は、図４（Ａ）の回路図表記を構造上の表記で示した図である。図４（Ａ）に示すように、第一スイッチ素子１の第一電極１１と第二スイッチ素子２の第一電極２１を一体化することができる。かかる構成により、半導体装置の微細化が可能となり、また制御信号の伝送損失を減らすことができる。また、第一及び第二スイッチ素子の第一電極同士が電気的に接続されていれば、例えば図５に示すように、第一スイッチ素子１のイオン伝導体１３と第二スイッチ素子２のイオン伝導体２３を一体化してもよい。
＜実施の形態２＞
（スイッチ素子のプログラミング方法）
実施の形態１におけるスイッチ素子のプログラミング方法を説明する。図６は、実施の形態２にかかる半導体装置を模式的に示す図である。図６に示すように、第一スイッチ素子１と第二スイッチ素子２の第一電極同士と第一トランジスタ６３のドレインが電気的に接続されている。ここで、第一スイッチ素子１と第二スイッチ素子２の第一電極１１，２１は、活性電極である。そして、第一スイッチ素子１の第二電極１２には第二トランジスタ６１のドレインが電気的に接続されている。ここで、第一スイッチ素子１の第二電極１２は、不活性電極である。また、第二スイッチ素子２の第二電極２２には第三トランジスタ６５のドレインが電気的に接続されている。
例えば、端子５１から端子５２へ電気信号を伝達する場合には、第一スイッチ素子１と第二スイッチ素子２の双方をＯＮ状態、すなわち低抵抗状態、へ遷移させる必要がある。この場合は、端子Ｖ１と端子Ｖ３を接地し、端子Ｖ２に所定の電圧、即ちスイッチ素子の閾値電圧（セット電圧）以上の正電圧を印加して、第二トランジスタ６１、第一トランジスタ６３及び第三トランジスタ６５を低抵抗状態とすることで所望のＯＮ状態への遷移を実現することができる。一方、端子５１から端子５２への電気信号を遮断したい場合には、第一スイッチ素子１と第二スイッチ素子２の双方をＯＦＦ状態、すなわち高抵抗状態、へ遷移させる必要がある。この場合は、端子Ｖ２を接地し、端子Ｖ１と端子Ｖ３にスイッチ素子の閾値電圧（リセット電圧）以上の正電圧を印加して、第二トランジスタ６１、第一トランジスタ６３及び第三トランジスタ６５を低抵抗状態とすることで所望のＯＦＦ状態への遷移を実現することができる。
所定の電圧とは、必ずしも閾値電圧より高い電圧でなくてもよい。例えば、閾値電圧より低い電圧を長時間印加することにより、時間をかけてスイッチ素子の状態を遷移させてもよい。
＜実施の形態３＞
（Ｐ型ＭＩＳ、Ｎ型ＭＩＳを使った書き換え回路１）
実施の形態３にかかる半導体装置は、スイッチ素子のプログラミング方法が異なること以外は実施の形態２にかかる半導体装置と同様である。図７は、実施の形態３にかかる半導体装置を模式的に示す図である。図７に示すように、第一スイッチ素子１及び第二スイッチ素子２の第一電極同士、並びに第一Ｐ型ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ４３のドレイン及び第一Ｎ型ＭＩＳトランジスタ４４のドレインが電気的に接続されている。ここで、第一スイッチ素子１及び第二スイッチ素子２の第一電極１１、２１は、活性電極である。そして、第一スイッチ素子１の第二電極１２には、第二Ｐ型ＭＩＳトランジスタ４１及び第二Ｎ型ＭＩＳトランジスタ４２のドレインが電気的に接続されている。ここで、第一スイッチ素子１の第二電極１２は、不活性電極である。第二スイッチ素子２の第二電極２２には、第三Ｐ型ＭＩＳトランジスタ４５のドレイン、第三Ｎ型ＭＩＳトランジスタ４６のドレインが電気的に接続されている。
以下に、動作を説明する。ＭＩＳトランジスタ４１、４２、４５及び４６を低抵抗状態、４３及び４４を高抵抗状態とすることで、第一スイッチ素子１と第二スイッチ素子２の双方を高抵抗状態にする。そして、第２の実施形態と同様、端子５１から閾値電圧（セット電圧）以下の正電圧を印加し、端子５２を接地する。すると、各スイッチ素子１、２の両端に電圧が印加されるが、第一スイッチ素子１はＯＦＦ状態へ遷移する電圧印加方向なので、閾値電圧以下の電圧が印加された場合であっても誤動作しない。一方、端子５２に閾値電圧（セット電圧）以下の正電圧が印加され、端子５１を接地した場合は、第二スイッチ素子２がＯＦＦ状態へ遷移する電圧印加方向なので閾値電圧以下の電圧が印加された場合であっても誤動作しない。
以上のように、かかる構成により、いずれの信号形態が伝達された場合においても、第一スイッチ素子及び第二スイッチ素子のうちどちらか一方のＯＦＦ状態を維持することができるため、ＯＦＦ状態からＯＮ状態へ遷移してしまう誤動作、すなわちディスターブ不良、を防ぐことができる。よって、かかる構成により、半導体回路の誤動作による不良をなくし、高信頼化且つ低電圧化が可能な半導体装置を実現することができる。ＭＩＳトランジスタとして、典型的には、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いることができる。また、Ｐ型ＭＯＳトランジスタは電源に接続、Ｎ型ＭＯＳトランジスタは接地されることで所望の性能を得ることができる。例えば、Ｎ型ＭＯＳトランジスタを電源接続すると、ソースが浮いてしまい性能が落ちる。
（Ｐ型ＭＩＳ、Ｎ型ＭＩＳを使った書き換え回路２）
図８の半導体装置は、図７に示す半導体装置において、第三Ｐ型ＭＩＳトランジスタ４５を省略した態様である。
図８に示すように、第一スイッチ素子１及び第二スイッチ素子２の第一電極同士、並びに第一Ｐ型ＭＩＳトランジスタ４３のドレイン及び第一Ｎ型ＭＩＳトランジスタ４４のドレインが電気的に接続されている。第二Ｐ型ＭＩＳトランジスタ４１のドレインは、第一スイッチ素子１の第二電極１２及び第二スイッチ素子２の第二電極２２、の両方に接続されている。第一スイッチ素子１の第二電極１２には、第二Ｐ型ＭＩＳトランジスタ４１のドレイン及び第二Ｎ型ＭＩＳトランジスタ４２のドレインが電気的に接続されている。第二スイッチ素子２の第二電極２２には、第三Ｎ型ＭＩＳトランジスタ４６のドレインが電気的に接続されている。
かかる構成により、図７に示す半導体装置よりもトランジスタの数が少なくなり、微細且つ単純な半導体装置を実現することができる。
同様にして、第二Ｐ型ＭＩＳトランジスタ４１を省略し、第三Ｐ型ＭＩＳトランジスタ４５のドレインを第一スイッチ素子１の第二電極１２及び第二スイッチ素子２の第二電極２２の両方に電気的に接続することもできる。ＭＩＳトランジスタとして、典型的には、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いることができる。
＜実施の形態４＞
実施の形態４に示す半導体装置は、実施の形態１に示す半導体装置において、第一及び第二スイッチ素子の第一電極同士ではなく、第二電極同士を電気的に接続した態様とされる。図９（Ａ）は、実施の形態４にかかる半導体装置の構成を模式的に示す図である。図９（Ｂ）は、図９（Ａ）の回路図表記を構造上の表記で示した図である。図９（Ａ）の半導体装置は、第一及び第二スイッチ素子１、２、並びに少なくとも一つの第三スイッチ素子３を有する。上記第三スイッチ素子３は、第一及び第二端子３１、３２を備える。上記第一及び第二スイッチ素子１、２はそれぞれ、イオン伝導体１３、２３と、このイオン伝導体１３、２３に接して設けられ、このイオン伝導体１３、２３に金属イオンを供給する第一電極１１、２１と、このイオン伝導体１３、２３に接して設けられ、この第一電極１１、２１よりもイオン化しにくい第二電極１２、２２と、を備える。上記第一スイッチ素子１の上記第二電極１２と、上記第二スイッチ素子２の上記第二電極２２とが相互に電気的に接続され、上記第三スイッチ素子３の第一端子３１は、上記相互に接続された第二電極同士１２、２２のみに電気的に接続されている。図９（Ａ）の半導体装置は、このような構成とされる。
以下に、実施の形態４にかかる半導体装置の動作を説明する。本実施の形態にかかる半導体装置の第一スイッチ素子１及び第二スイッチ素子２の状態を高抵抗状態にプログラミングする。そして、第一スイッチ素子１の第一電極１１に閾値電圧（セット電圧）以下の正電圧を印加し、第二スイッチ素子２の第一電極２１を接地する。この場合は、第一スイッチ素子１は電圧の印加方向がＯＮ状態へ遷移する方向なので閾値電圧以下の電圧が印加されると誤動作してＯＮ状態へ遷移する可能性があるが、第二スイッチ素子２はＯＦＦ状態へ遷移する電圧印加方向なので閾値電圧以下の電圧が印加されても誤動作しない。ここで、ＯＮ状態へ遷移するとは、第一電極１１からイオン伝導体１３へとイオン伝導することである。一方、第二スイッチ素子２の第一電極２１に閾値電圧（セット電圧）以下の正電圧を印加し、第一スイッチ素子１の第一電極１１を接地する場合を考える。この場合は、第二スイッチ素子２は電圧の印加方向がＯＮ状態へ遷移する方向なので閾値電圧以下の電圧が印加されると誤動作してＯＮ状態へ遷移する可能性があるが、第一スイッチ素子１はＯＦＦ状態へ遷移する電圧印加方向なので閾値電圧以下の電圧が印加されても誤動作しない。ここで、ＯＮ状態へ遷移するとは、第一電極２１からイオン伝導体２３へとイオン伝導することである。
以上のように、第二電極同士が接続された構成においても、第一電極同士が接続された構成と同様の効果が得られる。即ち、いずれの信号形態が伝達された場合においても、第一スイッチ素子及び第二スイッチ素子のうちどちらか一方のＯＦＦ状態を維持することができるため、ディスターブ不良を防ぐことができる。さらに、第二電極同士が接続された構成においては、このような構成を多層配線層内で実現する際に第一電極と配線層とを一体化することができるため、半導体装置の微細化が可能となる。
（実施の形態４の変形例）
図１０（Ａ）は、図９（Ａ）の半導体装置の変形例である。また、図１０（Ｂ）は、図１０（Ａ）の回路図表記を構造上の表記で示した図である。図１０（Ａ）に示すように、第一スイッチ素子１の第二電極１２と第二スイッチ素子２の第二電極２２を一体化することができる。かかる構成により、半導体装置の微細化が可能となり、また制御信号の伝送損失を減らすことができる。また、第二電極同士が電気的に接続されていれば、例えば図１１に示すように、第一スイッチ素子１のイオン伝導体１３と第二スイッチ素子２のイオン伝導体２３を一体化してもよい。
＜実施の形態５＞
（スイッチ素子のプログラミング方法）
実施の形態４におけるスイッチ素子のプログラミング方法を説明する。図１２は、実施の形態５にかかる半導体装置を模式的に示す図である。図１２にかかる半導体装置は、図６にかかる半導体装置において、第一及び第二スイッチ素子の第一電極同士ではなく、第二電極同士が電気的に接続されている態様とされる。図１２に示すように、第一スイッチ素子１と第二スイッチ素子２の第二電極同士と第一トランジスタ６３のドレインが電気的に接続されている。そして、第一スイッチ素子１の第一電極１１には第二トランジスタ６１のドレインが電気的に接続されている。また、第二スイッチ素子２の第一電極２１には第三トランジスタ６５のドレインが電気的に接続されている。スイッチ素子のプログラミング方法は、図６で説明した方法と同様である。
＜実施の形態６＞
（Ｐ型ＭＩＳ、Ｎ型ＭＩＳを使った書き換え回路１）
図１３は、実施の形態６にかかる半導体装置を模式的に示す図である。図１３にかかる半導体装置は、図７にかかる半導体装置において、第一及び第二スイッチ素子の第一電極同士ではなく、第二電極同士が電気的に接続されている態様とされる。図１３に示すように、第一スイッチ素子１及び第二スイッチ素子２の第二電極同士、並びに第一Ｐ型ＭＩＳトランジスタ４３のドレイン及び第一Ｎ型ＭＩＳトランジスタ４４のドレインが電気的に接続されている。そして、第一スイッチ素子１の第一電極１１には、第二Ｐ型ＭＩＳトランジスタ４１のドレイン及び第二Ｎ型ＭＩＳトランジスタ４２のドレインが電気的に接続されている。第二スイッチ素子２の第一電極２１には、第三Ｐ型ＭＩＳトランジスタ４５のドレイン及び第三Ｎ型ＭＩＳトランジスタ４６のドレインが電気的に接続されている。第二電極同士が接続された構成においても、第一電極同士が接続された構成と同様ディスターブ不良を改善し、高信頼化且つ低電圧化が可能な半導体装置を実現することができる。
ＭＩＳトランジスタとして、典型的には、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いることができる。また、Ｐ型ＭＯＳトランジスタは電源に接続、Ｎ型ＭＯＳトランジスタは接地されることで所望の性能を得ることができる。例えば、Ｎ型ＭＯＳトランジスタを電源接続すると、ソースが浮いてしまい性能が落ちる。
（Ｐ型ＭＩＳ、Ｎ型ＭＩＳを使った書き換え回路２）
図１４の半導体装置は、図１３に示す半導体装置において、第三Ｎ型ＭＩＳトランジスタ４６を省略し、第二Ｎ型ＭＩＳトランジスタ４２のドレインを第一スイッチ素子１の第一電極１１及び第二スイッチ素子２の第一電極２１、の両方に電気的に接続した態様である。
図１４に示すように、第一スイッチ素子１及び第二スイッチ素子２の第二電極同士、並びに第一Ｐ型ＭＩＳトランジスタ４３のドレイン及び第一Ｎ型ＭＩＳトランジスタ４４のドレインが電気的に接続されている。第二Ｎ型ＭＩＳトランジスタ４２のドレインは、第一スイッチ素子１の第一電極１１及び第二スイッチ素子２の第一電極１２、の両方に接続されている。さらに、第一スイッチ素子１の第一電極１１には、第二Ｐ型ＭＩＳトランジスタのドレイン４１及び第二Ｎ型ＭＩＳトランジスタ４２のドレインが電気的に接続されている。第二スイッチ素子２の第一電極２２には、第三Ｐ型ＭＩＳトランジスタ４５のドレインが電気的に接続されている。
かかる構成により、図１３に示す半導体装置よりもトランジスタの数が少なくなり、微細且つ単純な半導体装置を実現することができる。
同様にして、第二Ｎ型ＭＩＳトランジスタ４２を省略し、第三Ｎ型ＭＩＳトランジスタ４６のドレインを第一スイッチ素子１の第一電極１１及び第二スイッチ素子２の第一電極２１、の両方に電気的に接続することもできる。
ＭＩＳトランジスタとして、典型的には、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いることができる。
＜実施の形態７＞
（クロスバースイッチ構造）
図１５は、本発明の半導体装置を用いたクロスバースイッチの回路構成図である。図１６は、本発明の半導体装置を用いたクロスバースイッチのレイアウト図であり、トップビューを示す模式図である。ここで、本発明におけるセルを定義する。本発明におけるセルは、半導体集積回路において周期的に配置される一単位の構造であり、第一及び第二スイッチ素子と、第三スイッチ素子としての第一トランジスタを含む。図１５のクロスバースイッチは、複数の第一及び第二配線７１、７２がさらに設けられる構成とされる。複数の第一配線から選択された一の第一配線７１とスイッチング用トランジスタ、例えば、実施の形態２における第二トランジスタ６１、のドレインとが電気的に接続される。複数の第二配線から選択された一の第二配線７２とスイッチング用トランジスタ、例えば、実施の形態２における第三トランジスタ６５、のドレインとが電気的に接続される。そして、行列の一の列を構成する複数のセル１００の各々において、第一スイッチ素子の第二電極と一の第一配線とが電気的に接続され、行列の一の行を構成する複数のセル１００の各々において、第二スイッチ素子の第二電極と一の第二配線とが電気的に接続される。さらに、複数の第三配線を有し、一の行又は列を構成する上記複数のセル１００の各々において、複数の第三配線から選択された一の第三配線とスイッチング用トランジスタ、例えば、実施の形態２における第一トランジスタ６３、のゲートとが電気的に接続される。
本実施の形態では、列方向に複数延設される配線を第一配線とし、行方向に複数延設される配線を第二配線としたが、行方向に複数延設される配線を第一配線とし、列方向に複数延設される配線を第一配線としてもよいことは、言うまでもない。また、スイッチング用トランジスタとして、図１７及び図１８に示したように、Ｐ型ＭＩＳトランジスタ４１、４３、４５、及びＮ型ＭＩＳトランジスタ４２、４４、４６を用いてもよい。
かかる構成により、高信頼化且つ低電圧化が可能なクロスバースイッチを実現することができる。また、かかる構成のクロスバースイッチを用いることで、半導体チップの製造後に待機電力を消費することなく、信号の伝達経路を任意に変更することができるようになる。また、クロスバースイッチのスイッチ部を多層配線層内に設けることにより、小面積にて設けることができるため、信号伝達時の充放電電流を低減することができ、動作電力の低減にも有利である。さらに、一度プログラミングされたクロスバースイッチはロジックの動作電圧で信号伝達が可能なので、低電圧化が可能である。
さらに、図１９乃至図２１に示したように、第一及び第二スイッチ素子の第二電極同士を電気的に接続した場合においても、第一電極同士を接続した場合と同様のクロスバースイッチ構造とすることができる。
＜実施の形態８＞
（第一電極（活性電極）同士が接続されたデバイス構造）
本実施の形態においては、実施の形態１における半導体装置を多層配線層内で実現するための構造、即ち、二つスイッチ素子の第一電極（活性電極）同士が電気的に接続された半導体装置の構造を説明する。ここで、二つスイッチ素子の第一電極は、活性電極である。
図２２は、本実施の形態の半導体装置を模式的に示す断面図である。図２２の半導体装置は、半導体基板上に設けられた多層配線層内に、実施の形態１に記載の二つのスイッチ素子が設けられている構成とされる。すなわち、図２２の半導体装置は、層間絶縁膜１０２、バリア絶縁膜１０３、層間絶縁膜１０４、第二電極１０５、バリアメタル１０６、絶縁性バリア膜１０７、保護絶縁膜１０８、イオン伝導体１０９、第一電極１１０、層間絶縁膜１１１、１１２、配線１１４ａ、１１４ｂ、プラグ１１５ａ、１１５ｂ、バリアメタル１１６、及びバリア絶縁膜１１７を備える。
それぞれのスイッチ素子は、第一電極１０５と、第二電極１１０と、第一電極１０５と第二電極１１０の間に介在するイオン伝導体１０９を有している。二つのスイッチ素子の第一電極同士が一体化し、単一の第一電極１０５を構成している。また、多層配線層内において、第一電極１０５は下部電極を兼ねた配線であり、イオン伝導体１０９は、バリア膜１０７の開口部において下部電極兼配線１０５と接している。第二電極１１０は上部電極であり、独立した二本のプラグ１１５ａ、１１５ｂを介して、独立した二本の配線１１４ａ、１１４ｂと電気的に接続されている。
かかる構成により、実施の形態にて説明した通り、半導体回路の誤動作による不良をなくし、高信頼化且つ低電圧化が可能な半導体装置を実現することができる。本実施の形態において、第一電極には金属イオンの供給源となる材料、例えばＣｕ、を主成分とする材料を用いることができる。本実施の形態において、第二電極には第二電極よりもイオン化しにくい材料、例えばＲｕ又はＰｔ、を用いることができる。本実施の形態において、イオン伝導層には金属イオンを伝導可能である材料、例えば有機物、有機シロキサン、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタン、のいずれかを含む材料、を用いることができる。ここで、Ｃｕを主成分とするとは、Ｃｕ含有率が９５％以上であることをいう。一般にこれ以下のＣｕ含有率になると、配線抵抗が増加する。
＜実施の形態９＞
（不活性電極（第二電極）同士が接続されたデバイス構造１）
本実施の形態においては、実施の形態４における半導体装置を多層配線層内で実現するための構造、即ち、第二電極同士が電気的に接続された半導体装置の構造を詳説明する。ここで、第二電極は不活性電極である。
図２３は、本実施の形態の半導体装置を模式的に示す断面図である。図２３の半導体装置は、半導体基板上に設けられた多層配線層内に、実施の形態５に記載の二つのスイッチ素子が設けられている構成とされる。すなわち、図２３の半導体装置は、層間絶縁膜１０２、バリア絶縁膜１０３、層間絶縁膜１０４、第二電極１０５ａ、１０５ｂ、バリアメタル１０６ａ、１０６ｂ、絶縁性バリア膜１０７、保護絶縁膜１０８、イオン伝導体１０９、第一電極１１０、層間絶縁膜１１１、１１２、層間絶縁膜用ハードマスク１１３、配線１１４、プラグ１１５ａ、１１５ｂ、バリアメタル１１６、及びバリア絶縁膜１１７を備える。
それぞれのスイッチ素子は、第一電極１０５ａ、１０５ｂと、第二電極１１０と、第一電極１０５ａ、１０５ｂと第二電極１１０の間に介在するイオン伝導体１０９を有している。二つのスイッチ素子の第二電極同士が一体化し、単一の第二電極１１０を構成している。また、多層配線層内において、第一電極１０５ａ、１０５ｂは下部電極を兼ねた配線である。イオン伝導体１０９は、バリア膜１０７の二つの開口部において、それぞれに独立した二つの下部電極兼配線１０５ａ、１０５ｂと接している。一体化した第二電極１１０は上部電極であり、独立した二つのプラグ１１５ａ、１１５ｂを介して配線１１４と電気的に接続されている。かかる構成により、半導体回路の誤動作による不良をなくし、高信頼化且つ低電圧化が可能な半導体装置を実現することができる。
本実施の形態において、第一電極には金属イオンの供給源となる材料、例えばＣｕ、を主成分とする材料を用いることができる。本実施の形態において、第二電極には第二電極よりもイオン化しにくい材料、例えばＲｕ又はＰｔ）、を用いることができる。本実施の形態において、イオン伝導層には金属イオンを伝導可能である材料、例えば有機物、有機シロキサン、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタン、のいずれかを含む材料、を用いることができる。ここで、Ｃｕを主成分とするとは、Ｃｕ含有率が９５％以上であることをいう。一般にこれ以下のＣｕ含有率になると、配線抵抗が増加する。
（不活性電極同士が接続されたデバイス構造２）
図２４は、図２３の半導体装置の変形例を模式的に示す図である。図２４の半導体装置は、図２３の半導体装置において、イオン伝導体１０９が、バリア膜１０７の一つの開口部において、独立した二つの下部電極兼配線１０５ａ、１０５ｂと接している構成とされる。また、一体化した上部電極である第二電極１１０は、一つのプラグ１１５を介して配線１１４と電気的に接続されている。かかる構成により、半導体回路の誤動作による不良をなくし、高信頼化且つ低電圧化が可能な半導体装置を実現することができる。さらに、図２３の半導体装置よりも微細な半導体装置を実現することができる。本実施の形態では、第一及び第二配線が同一層内に設けられる例を示したが、第一及び第二配線を多層配線層内の異なる層内に設けることもできる。
【実施例】
【００１０】
上述した実施の形態にかかる半導体装置を多層配線層内で実施し、電圧−電流特性を測定した結果を示す。
＜実施例１＞
図２５は、本実施例の半導体装置を模式的に示す断面図である。図２５の半導体装置は、半導体基板上に設けられた銅多層配線層内に、二つのスイッチ素子が設けられている構成とされる。それぞれのスイッチ素子は、第一電極１０５ａ、１０５ｂと、第二電極１１０と、第一電極１０５ａ、１０５ｂと第二電極１１０の間に介在するイオン伝導体１０９を有しており、二つのスイッチ素子の第二電極同士が一体化している。また、多層配線層内において、第一電極１０５ａ、１０５ｂは下部電極を兼ねた配線である。イオン伝導体１０９は、バリア膜１０７の一つの開口部において、独立した二つの下部電極兼配線１０５ａ、１０５ｂと接している構成とされる。
本実例において、第一電極はＣｕを主成分とし、第二電極にはＲｕ、イオン伝導体にはポリマー固体電解質（Ｐｏｌｙｍｅｒ  Ｓｏｌｉｄ  Ｅｌｅｃｔｒｏｌｙｔｅ；ＰＳＥ）を用いた。ここで、Ｃｕを主成分とするとは、Ｃｕ含有率が９５％以上であることをいう。図２５に記載の各端子と図１２に記載の書き込み回路とを対応させた場合、端子５１がＳｏｕｒｃｅ、端子５２がＤｒａｉｎ、制御用電圧端子Ｖ２がＧａｔｅに相当する。ここで、制御用電圧端子Ｖ２は、制御用トランジスタ６３は常にＯＮ状態に対応する。
図２６は、各端子に電圧を印加した場合の電圧−電流特性を示す。初期状態においてスイッチ素子は高抵抗状態であるため、Ｓｏｕｒｃｅ−Ｄｒａｉｎ間の抵抗値は１０８Ωを示す（図２６（Ｃ）、ＯＦＦ１）。続いて、スイッチ素子を低抵抗状態へ遷移させるため、Ｇａｔｅ−Ｄｒａｉｎ間及びＧａｔｅ−Ｓｏｕｒｃｅ間に電圧を印加する。このとき、Ｇａｔｅをグラウンドに固定した場合には、Ｓｏｕｒｃｅ及びＤｒａｉｎに正電圧を印加することでフォーミング動作を行うことができる（図２６（Ａ）、Ｉｇｓ、Ｉｇｄ）。このとき、閾値電圧は２Ｖである。セット電流はトランジスタによって１００μＡに制御されている。
続いて、スイッチ素子が低抵抗状態へ遷移したかを確認するため、Ｓｏｕｒｃｅ−Ｄｒａｉｎ間の電圧−電流特性を測定すると約６００Ωであった。（図２６（Ｃ）、ＯＮ）。続いて、スイッチ素子を高抵抗状態へ遷移させるため、Ｇａｔｅ−Ｄｒａｉｎ間及びＧａｔｅ−Ｓｏｕｒｃｅ間に電圧を印加する。このとき、Ｓｏｕｒｃｅ及びＤｒａｉｎをグラウンドに固定した場合には、Ｇａｔｅに正電圧を印加することでリセット動作を行うことができる（図２６（Ｂ）、Ｉｇｓ、Ｉｇｄ）。電圧が印加されると１Ｖ付近から電流が減少、すなわち抵抗値が増加、する。
続いて、スイッチ素子が高抵抗状態へ遷移したかを確認するため、Ｓｏｕｒｃｅ−Ｄｒａｉｎ間の電圧−電流特性を測定すると約１０８Ωであった。（図２６（Ｃ）、ＯＦＦ２）。以上に示したように、Ｇａｔｅへの電圧を印加することで、高抵抗状態（図２６（Ｃ）、ＯＦＦ１、ＯＦＦ２）及び低抵抗状態（図２６（Ｃ）、ＯＮ）への変化を不揮発で行えることを確認することができる。
続いて、信頼性、すなわちディスターブ特性、を測定した。図２７は、１２５℃での高抵抗状態のスイッチ素子における電流−電圧特性を示す。図２７（Ａ）はＤｒａｉｎ−Ｓｏｕｒｃｅ間に電圧を印加した場合の電流値（Ｉｄｓ）である。４Ｖ付近で絶縁破壊が生じていることがわかる。図２７（Ｂ）はＧａｔｅ−Ｓｏｕｒｃｅ間に電圧を印加した場合の電流値（Ｉｇｓ）である。２Ｖ付近で低抵抗状態へ遷移していることがわかる。以上より、Ｄｒａｉｎ−Ｓｏｕｒｃｅ間の耐圧はプログラミング電圧よりも大きくなることから、信頼性が改善できていることがわかる。
ここで、信頼性、すなわちディスターブ特性、を改善するために注意すべき点について述べる。Ｄｒａｉｎ−Ｓｏｕｒｃｅ間の絶縁信頼性を確保するためには、Ｇａｔｅ−Ｓｏｕｒｃｅ間及びＧａｔｅ−Ｄｒａｉｎ間の双方の絶縁抵抗ができるだけ同じであることが好ましい。ここで、絶縁抵抗とはＯＦＦ抵抗である。抵抗値が異なると、印加される電圧配分が不均衡になり、一方にだけ高い電圧が印加される可能性があるためである。即ち、開口部はできるだけＤｒａｉｎ−Ｓｏｕｒｃｅ間の中央に形成することが好ましい。
図２８は、背景技術の２端子型素子の動作特性と本実施例にかかる半導体装置の動作特性とを比較した図である。背景技術の２端子型素子とは、スイッチ素子が一つの半導体装置である。背景技術の２端子型素子の動作特性と本実施例にかかる半導体装置の動作特性とを比較した場合、１Ｖでの寿命予測が１０年強から１００万年以上に増加していることがわかる。幾つかの好適な実施例に関連付けして本発明を説明したが、これら実施形態及び実施例は単に実例を挙げて本発明を説明するためのものであって、限定することを意味するものではない。
本発明の詳細な説明では、半導体基板上の銅多層配線内部にスイッチ素子を有する例について説明したが、本発明の思想はそれに限定されるものではなく、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フラッシュメモリ、ＦＲＡＭ（Ｆｅｒｒｏ  Ｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、或いはそれらを同時に掲載したボードやパッケージの銅配線上へも適用することができる。
また、本発明は半導体装置への、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）などの接合にも適用することができる。また、本発明ではスイッチ機能での実施例を中心に説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子などに用いることもできる。
なお、上記の実施形態又は実施例の一部又は全部は、以下の付記のようにも記載されうるが、本発明は必ずしもこれに限定されるものではない。
（付記１）
第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、
前記第三スイッチ素子は第一及び第二端子を備え、前記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、前記イオン伝導体に接して設けられ、Ｃｕを主成分とする第一電極と、前記イオン伝導体に接して設けられ、Ｒｕ又はＰｔからなる第二電極と、を備え、
（ａ）前記第一スイッチ素子の前記第一電極と、前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続されており、又は、
（ｂ）前記第一スイッチ素子の前記第二電極と、前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置。
本明細書を読んだ後であれば、当業者にとって等価な構成要素や技術による数多くの変更及び置換が容易であることが明白であるが、このような変更及び置換は、添付の請求項の真の範囲及び精神に該当するものであることは明白である。
この出願は２０１０年６月１６日に出願された日本特許出願特願２０１０−１３６９８８を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【００１１】
１  第一スイッチ素子
２  第二スイッチ素子
３  第一トランジスタ
１１、２１  第一電極
１２、２２  第二電極
１３、２３  イオン伝導体
４１  第二Ｐ型ＭＩＳトランジスタ
４２  第二Ｎ型ＭＩＳトランジスタ
４３  第一Ｐ型ＭＩＳトランジスタ
４４  第一Ｎ型ＭＩＳトランジスタ
４５  第三Ｐ型ＭＩＳトランジスタ
４６  第三Ｎ型ＭＩＳトランジスタ
５１、５２  入出力端子
６１  第二トランジスタ
６３  第一トランジスタ
６５  第三トランジスタ
７１  第一配線
７２  第二配線
７３  第三配線
７４  第四配線
８１  上層配線
８２  下層配線
８３  ビアプラグ
８４  コンタクトプラグ
８５  上部電極
１００  セル
１０２  層間絶縁膜
１０３  バリア絶縁膜
１０４  層間絶縁膜
１０５、１０５ａ、１０５ｂ  第二電極（配線、下部電極）
１０６、１０６ａ、１０６ｂ  バリアメタル
１０７  絶縁性バリア膜
１０８  保護絶縁膜
１０９  イオン伝導体
１１０  第一電極（上部電極）
１１１、１１２  層間絶縁膜
１１３  層間絶縁膜用ハードマスク
１１４、１１４ａ、１１４ｂ  配線
１１５、１１５ａ、１１５ｂ  プラグ
１１６  バリアメタル
１１７  バリア絶縁膜
【図１Ａ】
2011158887.tif 000003
【図１Ｂ】
2011158887.tif 000004
【図１Ｃ】
2011158887.tif 000005
【図１Ｄ】
2011158887.tif 000006
【図２Ａ】
2011158887.tif 000007
【図２Ｂ】
2011158887.tif 000008
【図２Ｃ】
2011158887.tif 000009
【図２Ｄ】
2011158887.tif 000010
【図３Ａ】
2011158887.tif 000011
【図３Ｂ】
2011158887.tif 000012
【図４Ａ】
2011158887.tif 000013
【図４Ｂ】
2011158887.tif 000014
【図５】
2011158887.tif 000015
【図６】
2011158887.tif 000016
【図７】
2011158887.tif 000017
【図８】
2011158887.tif 000018
【図９Ａ】
2011158887.tif 000019
【図９Ｂ】
2011158887.tif 000020
【図１０Ａ】
2011158887.tif 000021
【図１０Ｂ】
2011158887.tif 000022
【図１１】
2011158887.tif 000023
【図１２】
2011158887.tif 000024
【図１３】
2011158887.tif 000025
【図１４】
2011158887.tif 000026
【図１５】
2011158887.tif 000027
【図１６】
2011158887.tif 000028
【図１７】
2011158887.tif 000029
【図１８】
2011158887.tif 000030
【図１９】
2011158887.tif 000031
【図２０】
2011158887.tif 000032
【図２１】
2011158887.tif 000033
【図２２】
2011158887.tif 000034
【図２３】
2011158887.tif 000035
【図２４】
2011158887.tif 000036
【図２５】
2011158887.tif 000037
【図２６Ａ】
2011158887.tif 000038
【図２６Ｂ】
2011158887.tif 000039
【図２６Ｃ】
2011158887.tif 000040
【図２７Ａ】
2011158887.tif 000041
【図２７Ｂ】
2011158887.tif 000042
【図２８】
2011158887.tif 000043
【手続補正書】
【提出日】平成24年12月14日(2012.12.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、
前記第三スイッチ素子は第一及び第二端子を備え、
前記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、前記イオン伝導体に接して設けられ、前記イオン伝導体に金属イオンを供給する第一電極と、前記イオン伝導体に接して設けられ、前記第一電極よりもイオン化しにくい第二電極と、を備え、
（ａ）前記第一スイッチ素子の前記第一電極と、前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続されており、又は、
（ｂ）前記第一スイッチ素子の前記第二電極と、前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置。
【請求項２】
前記第三スイッチ素子は、第一トランジスタであり、
前記第一トランジスタは、ソース、ドレイン及びゲートを有し、
前記第三スイッチ素子の第一端子が前記第一トランジスタのドレインであり、
前記第三スイッチ素子の第二端子が前記第一トランジスタのソースである、請求項１に記載の半導体装置。
【請求項３】
第一乃至第三トランジスタを有し、
前記第三スイッチ素子は前記第一トランジスタであり、
前記第一乃至第三トランジスタはそれぞれソース、ドレイン及びゲートを有し、
前記第三スイッチ素子の第一端子が前記第一トランジスタのドレインであり、
前記第三スイッチ素子の第二端子が前記第一トランジスタのソースであり、
前記第一トランジスタのドレインは、前記第一及び第二スイッチ素子の第一電極のみに電気的に接続され、
前記第二トランジスタのドレインと前記第一スイッチ素子の第二電極とが電気的に接続され、
前記第三トランジスタのドレインと前記第二スイッチ素子の第二電極とが電気的に接続され、
前記第一乃至第三トランジスタのソースは電源に接続されるか又は接地され、
前記第一乃至第三トランジスタのゲートに制御信号が入力される、請求項１に記載の半導体装置。
【請求項４】
前記第三スイッチ素子を二つ有し、
第一乃至第三Ｐ型ＭＩＳトランジスタ、並びに第一乃至第三Ｎ型ＭＩＳトランジスタを有し、
前記第三スイッチ素子の一方は、前記第一Ｐ型ＭＩＳトランジスタであり、
前記第三スイッチ素子の他方は、前記第一Ｎ型ＭＩＳトランジスタであり、
前記一方の第三スイッチ素子の第一端子が前記第一Ｐ型ＭＩＳトランジスタのドレインであり、前記一方の第三スイッチ素子の第二端子が前記第一Ｐ型ＭＩＳトランジスタのソースであり、
前記他方の第三スイッチ素子の第一端子が前記第一Ｎ型ＭＩＳトランジスタのドレインであり、前記他方の第三スイッチ素子の第二端子が前記第一Ｎ型ＭＩＳトランジスタのソースであり、
前記第二Ｐ型ＭＩＳトランジスタ及び前記第二Ｎ型ＭＩＳトランジスタのドレインと前記第一スイッチの第二電極とが電気的に接続され、前記第三Ｐ型ＭＩＳトランジスタ及び前記第三Ｎ型ＭＩＳトランジスタのドレインと前記第二スイッチ素子の第二電極とが電気的に接続され、前記第一乃至第三Ｐ型ＭＩＳトランジスタのソースは電源に接続され、前記第一乃至第三Ｎ型ＭＩＳトランジスタのソースは接地され、
前記第一乃至第三Ｐ型ＭＩＳトランジスタ及び前記第一乃至第三Ｎ型ＭＩＳトランジスタのゲートに制御信号が入力される、請求項１に記載の半導体装置。
【請求項５】
前記第三スイッチ素子を二つ有し、
第一及び第二Ｐ型ＭＩＳトランジスタ、並びに第一乃至第三Ｎ型ＭＩＳトランジスタを有し、
前記第三スイッチ素子の一方は、前記第一Ｐ型ＭＩＳトランジスタであり、前記第三スイッチ素子の他方は、前記第一Ｎ型ＭＩＳトランジスタであり、
前記一方の第三スイッチ素子の第一端子が前記第一Ｐ型ＭＩＳトランジスタのドレインであり、前記一方の第三スイッチ素子の第二端子が前記第一Ｐ型ＭＩＳトランジスタのソースであり、
前記他方の第三スイッチ素子の第一端子が前記第一Ｎ型ＭＩＳトランジスタのドレインであり、前記他方の第三スイッチ素子の第二端子が前記第一Ｎ型ＭＩＳトランジスタのソースであり、
前記第二Ｎ型ＭＩＳトランジスタのドレインと前記第一スイッチ素子の第二電極とが電気的に接続され、前記第三Ｎ型ＭＩＳトランジスタのドレインと前記第二スイッチ素子の第二電極とが電気的に接続され、前記第二Ｐ型ＭＩＳトランジスタのドレインは前記第一スイッチ素子の第二電極及び前記第二スイッチ素子の第二電極に電気的に接続され、前記第一及び第二Ｐ型ＭＩＳトランジスタのソースは電源に接続され、前記第一乃至第三Ｎ型ＭＩＳトランジスタのソースは接地され、
前記第一及び第二Ｐ型ＭＩＳトランジスタ、並びに前記第一乃至第三Ｎ型ＭＩＳトランジスタのゲートに制御信号が入力される、請求項１に記載の半導体装置。
【請求項６】
第一乃至第三トランジスタを有し、前記第三スイッチ素子は前記第一トランジスタであり、前記第一乃至第三トランジスタはそれぞれソース、ドレイン及びゲートを有し、前記第三スイッチ素子の第一端子が前記第一トランジスタのドレインであり、前記第三スイッチ素子の第二端子が前記第一トランジスタのソースであり、前記第一トランジスタのドレインは、前記第一及び第二スイッチ素子の第二電極のみに電気的に接続され、前記第二トランジスタのドレインと前記第一スイッチ素子の第一電極とが電気的に接続され、前記第三トランジスタのドレインと前記第二スイッチ素子の第一電極とが電気的に接続され、前記第一乃至第三トランジスタのソースは電源に接続されるか又は接地され、前記第一乃至第三トランジスタのゲートに制御信号が入力される、請求項１に記載の半導体装置。
【請求項７】
前記第三スイッチ素子を二つ有し、第一乃至第三Ｐ型ＭＩＳトランジスタ、並びに第一乃至第三Ｎ型ＭＩＳトランジスタを有し、前記第三スイッチ素子の一方は、前記第一Ｐ型ＭＩＳトランジスタであり、前記第三スイッチ素子の他方は、前記第一Ｎ型ＭＩＳトランジスタであり、前記一方の第三スイッチ素子の第一端子が前記第一Ｐ型ＭＩＳトランジスタのドレインであり、前記一方の第三スイッチ素子の第二端子が前記第一Ｐ型ＭＩＳトランジスタのソースであり、前記他方の第三スイッチ素子の第一端子が前記第一Ｎ型ＭＩＳトランジスタのドレインであり、前記他方の第三スイッチ素子の第二端子が前記第一Ｎ型ＭＩＳトランジスタのソースであり、前記第二Ｐ型ＭＩＳトランジスタ及び前記第二Ｎ型ＭＩＳトランジスタのドレインと前記第一スイッチ素子の第一電極とが電気的に接続され、前記第三Ｐ型ＭＩＳトランジスタ及び前記第三Ｎ型ＭＩＳトランジスタのドレインと前記第二スイッチ素子の第一電極とが電気的に接続され、前記第一乃至第三Ｐ型ＭＩＳトランジスタのソースは電源に接続され、前記第一乃至第三Ｎ型ＭＩＳトランジスタのソースは接地され、前記第一乃至第三Ｐ型ＭＩＳトランジスタ及び前記第一乃至第三Ｎ型ＭＩＳトランジスタのゲートに制御信号が入力される、請求項１に記載の半導体装置。
【請求項８】
前記第三スイッチ素子を二つ有し、第一乃至第三Ｐ型ＭＩＳトランジスタ、並びに第一及び第二Ｎ型ＭＩＳトランジスタを有し、前記第三スイッチ素子の一方は、前記第一Ｐ型ＭＩＳトランジスタであり、前記第三スイッチ素子の他方は、前記第一Ｎ型ＭＩＳトランジスタであり、前記一方の第三スイッチ素子の第一端子が前記第一Ｐ型ＭＩＳトランジスタのドレインであり、前記一方の第三スイッチ素子の第二端子が前記第一Ｐ型ＭＩＳトランジスタのソースであり、前記他方の第三スイッチ素子の第一端子が前記第一Ｎ型ＭＩＳトランジスタのドレインであり、前記他方の第三スイッチ素子の第二端子が前記第一Ｎ型ＭＩＳトランジスタのソースであり、前記第二Ｐ型ＭＩＳトランジスタのドレインと前記第一スイッチ素子の第一電極とが電気的に接続され、前記第三Ｐ型ＭＩＳトランジスタのドレインと前記第二スイッチ素子の第一電極とが電気的に接続され、前記第二Ｎ型ＭＩＳトランジスタのドレインは前記第一スイッチ素子の第一電極及び前記第二スイッチ素子の第一電極に電気的に接続され、前記第一乃至第三Ｐ型ＭＩＳトランジスタのソースは電源に接続され、前記第一及び第二Ｎ型ＭＩＳトランジスタのソースは接地され、前記第一乃至第三Ｐ型ＭＩＳトランジスタ、並びに前記第一及び第二Ｎ型ＭＩＳトランジスタのゲートに制御信号が入力される、請求項１に記載の半導体装置。
【請求項９】
前記第一及び第二スイッチ素子、並びに第三スイッチ素子を含むセルを有し、前記セル内において、前記第一スイッチ素子の前記第二電極と前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続され、
複数の第一及び第二配線をさらに有し、
前記セルが複数、行列状に配設され、前記複数の第一配線から選択された一の第一配線と前記第二トランジスタの前記ドレインとが電気的に接続され、前記複数の第二配線から選択された一の第二配線と前記第三トランジスタの前記ドレインとが電気的に接続され、前記行列の一の列を構成する前記複数のセルの各々において、前記第一スイッチ素子の第一電極と前記一の第一配線とが電気的に接続され、前記行列の一の行を構成する前記複数のセルの各々において、前記第二スイッチ素子の第一電極と前記一の第二配線とが電気的に接続され、
複数の第三配線をさらに有し、
一の行又は列を構成する前記複数のセルの各々において、前記複数の第三配線から選択された一の第三配線と前記第一トランジスタのゲートとが電気的に接続される、請求項６に記載の半導体装置。
【請求項１０】
第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、
前記第三スイッチ素子は第一及び第二端子を備え、
前記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、前記イオン伝導体に接して設けられ、前記イオン伝導体に金属イオンを供給する第一電極と、前記イオン伝導体に接して設けられ、前記第一電極よりもイオン化しにくい第二電極と、を備え、
（ａ）前記第一スイッチ素子の前記第一電極と、前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続されており、又は、
（ｂ）前記第一スイッチ素子の前記第二電極と、前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、
前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置の動作方法であって、
前記（ａ）の場合は、前記第三スイッチ素子を介して、前記第一及び第二スイッチ素子の第一電極に、前記第一及び第二スイッチ素子の第二電極に印加される電圧よりも高い所定の電圧を印加し、
前記（ｂ）の場合は、前記第三スイッチ素子を介して、前記第一及び第二スイッチ素子の第一電極に、前記第一及び第二スイッチ素子の第二電極に印加される電圧よりも低い所定の電圧を印加する、半導体装置の動作方法。
【国際調査報告】
2011158887.tif 000044
2011158887.tif 000045