(57)【要約】  本発明は、フラッシュメモリ装置における読み出し動作で使用するための、改善された感知増幅器及び関連する方法に関する。１つの実施形態において、感知増幅器は、ビルトイン電圧オフセットを含む。別の実施形態において、電圧オフセットは、コンデンサの使用を通じて感知増幅器において誘導される。別の実施形態において、感知増幅器は、参照信号の傾斜タイミングを利用して、選択したセルと参照セルとの比較によって引き出された電流から「０」又は「１」が検出されるマージンを増加させる。別の実施形態において、感知増幅器は、いかなる電圧オフセットも伴わずに使用される。
2019522862.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ装置であって、
フラッシュメモリセルの第１のアレイと、
フラッシュメモリセルの第２のアレイと、
読み出し動作中に、前記第１のアレイ内の選択フラッシュメモリセル及び前記第２のアレイ内のダミーフラッシュメモリセルに結合された感知増幅器であって、
前記選択フラッシュメモリセルに結合された選択ビット線と、前記ダミーフラッシュメモリセルに結合されたダミービット線とを比較するための比較器と、
バイアス電圧を前記選択ビット線に印加するための第１の回路及びバイアス電圧を前記ダミービット線に印加するための第２の回路と、
ビルトイン感知オフセットと、を備える感知増幅器と、を備える、不揮発性メモリ装置。
【請求項２】
前記感知増幅器が、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記感知オフセットが、前記第１の入力トランジスタ及び前記第２の入力トランジスタの幅の差によって生成される、請求項１に記載のメモリ装置。
【請求項３】
前記感知増幅器が、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記感知オフセットが、前記第１の入力トランジスタ及び前記第２の入力トランジスタの長さの差によって生成される、請求項１に記載のメモリ装置。
【請求項４】
前記感知増幅器が、前記選択ビット線に結合された第１のインバータ及び前記ダミービット線に結合された第２のインバータを備え、前記感知オフセットが、前記第１のインバータ及び前記第２のインバータの比率によって生成される、請求項１に記載のメモリ装置。
【請求項５】
前記感知オフセットが、前記選択ビット線又は前記ダミービット線上の電圧ランピングによって生成される、請求項１に記載のメモリ装置。
【請求項６】
前記電圧ランピングが、前記選択ビット線又は前記ダミービット線に結合された複数のキャパシタによって生成される、請求項５に記載のメモリ装置。
【請求項７】
前記感知増幅器が、ラッチ交差結合インバータを備える、請求項１に記載のメモリ装置。
【請求項８】
前記感知増幅器が、自動ゼロ回路を備える、請求項１に記載のメモリ装置。
【請求項９】
前記感知増幅器が、インバータを１つだけ備える、請求項１に記載のメモリ装置。
【請求項１０】
前記選択ビット線が、フルＶｄｄにバイアスされる。請求項１に記載のメモリ装置。
【請求項１１】
前記フラッシュメモリセルの第１のアレイ内の前記フラッシュメモリセル及び前記フラッシュメモリセルの前記第２のアレイ内の前記フラッシュメモリセルのソースが、それぞれ、注入フラッシュメモリセルである、請求項１に記載のメモリ装置。
【請求項１２】
前記フラッシュメモリセルの第１のアレイ内の前記フラッシュメモリセル及び前記フラッシュメモリセルの前記第２のアレイ内の前記フラッシュメモリセルのソースが、それぞれ、チップ消去フラッシュメモリセルである、請求項１に記載のメモリ装置。
【請求項１３】
前記感知増幅器が、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記感知オフセットが、前記第１の入力トランジスタ及び前記第２の入力トランジスタが異なるトランジスタ型であることによって生成される、請求項１に記載のメモリ装置。
【請求項１４】
前記感知増幅器が、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記感知オフセットが、前記第１の入力トランジスタ及び前記第２の入力トランジスタのうちの一方がネイティブトランジスタ型であること、並びに前記第１の入力トランジスタ及び前記第２の入力トランジスタのうちのもう一方がエンハンスメントトランジスタ型であることによって生成される、請求項１に記載のメモリ装置。
【請求項１５】
前記感知増幅器が、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記感知オフセットが、異なる閾値電圧（Ｖｔ）を有する、前記第１の入力トランジスタ及び前記第２の入力トランジスタによって生成される、請求項１に記載のメモリ装置。
【請求項１６】
前記感知増幅器が、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記感知オフセットが、異なる酸化物厚さを有する、前記第１の入力トランジスタ及び前記第２の入力トランジスタによって生成される、請求項１に記載のメモリ装置。
【請求項１７】
前記感知増幅器が、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記感知増幅器が、前記第１の入力トランジスタ及び前記第２の入力トランジスタへの異なるバイアス電流の印加によって生成される、請求項１に記載のメモリ装置。
【請求項１８】
前記第１の回路が、前記選択ビット線に結合された第１のキャパシタを備える、請求項１に記載のメモリ装置。
【請求項１９】
前記第２の回路が、前記ダミービット線に結合された第２のキャパシタを備える、請求項１８に記載のメモリ装置。
【請求項２０】
前記ビルトイン感知オフセットが、前記第１のキャパシタと前記第２のキャパシタとの比率から生成される、請求項１９に記載のメモリ装置。
【請求項２１】
前記第２のキャパシタが、前記ビット線のキャパシタンスである、請求項２０に記載のメモリ装置。
【請求項２２】
前記第２の回路が、複数のスイッチを通して前記ダミービット線に選択的に結合された複数のキャパシタを備える、請求項１８に記載の不揮発性メモリ装置。
【請求項２３】
前記ビルトイン感知オフセットが、オンにする前記複数のスイッチ内のスイッチの選択によって生成される、請求項２に記載のメモリ装置。
【請求項２４】
前記第１の回路が、前記第１のキャパシタを放電するためのトランジスタをさらに備える、請求項１８に記載の不揮発性メモリ装置。
【請求項２５】
前記第２の回路が、前記第２のキャパシタを放電するためのトランジスタをさらに備える、請求項２４に記載の不揮発性メモリ装置。
【請求項２６】
前記第２の回路が、前記ダミービット線に結合された前記複数のキャパシタのうちのいずれかを放電するためのトランジスタをさらに備える、請求項２５に記載の不揮発性メモリ装置。
【請求項２７】
不揮発性メモリ装置であって、
フラッシュメモリセルの第１のアレイと、
フラッシュメモリセルの第２のアレイと、
読み出し動作中に、前記第１のアレイ内の選択フラッシュメモリセル及び前記第２のアレイ内のダミーフラッシュメモリセルに結合された感知増幅器であって、
前記選択フラッシュメモリセルに結合された選択ビット線と、前記ダミーフラッシュメモリセルに結合されたダミービット線とを比較するための比較器と、
バイアス電圧を前記ダミービット線に印加するための回路と、を備える感知増幅器と、を備え、
前記比較器が、ビルトインオフセットを備える、不揮発性メモリ装置。
【請求項２８】
前記感知増幅器が、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記感知オフセットが、前記第１の入力トランジスタ及び前記第２の入力トランジスタの幅の差によって生成される、請求項２７に記載のメモリ装置。
【請求項２９】
前記感知増幅器が、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記感知オフセットが、前記第１の入力トランジスタ及び前記第２の入力トランジスタの長さの差によって生成される、請求項２７に記載のメモリ装置。
【請求項３０】
前記感知増幅器が、前記選択ビット線に結合された第１のインバータ及び前記ダミービット線に結合された第２のインバータを備え、前記感知オフセットが、前記第１のインバータ及び前記第２のインバータの比率によって生成される、請求項２７に記載のメモリ装置。
【請求項３１】
前記感知増幅器が、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記感知オフセットが、前記第１の入力トランジスタ及び前記第２の入力トランジスタが異なるトランジスタ型であることによって生成される、請求項２７に記載のメモリ装置。
【請求項３２】
前記感知増幅器が、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記感知オフセットが、前記第１の入力トランジスタ及び前記第２の入力トランジスタのうちの一方がネイティブトランジスタ型であること、並びに前記第１の入力トランジスタ及び前記第２の入力トランジスタのうちのもう一方がエンハンスメントトランジスタ型であることによって生成される、請求項２７に記載のメモリ装置。
【請求項３３】
前記感知増幅器が、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記感知オフセットが、異なる閾値電圧（Ｖｔ）を有する、前記第１の入力トランジスタ及び前記第２の入力トランジスタによって生成される、請求項２７に記載のメモリ装置。
【請求項３４】
前記感知増幅器が、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記感知オフセットが、異なる酸化物厚さを有する、前記第１の入力トランジスタ及び前記第２の入力トランジスタによって生成される、請求項２７に記載のメモリ装置。
【請求項３５】
前記感知増幅器が、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記感知増幅器が、前記第１の入力トランジスタ及び前記第２の入力トランジスタへの異なるバイアス電流の印加によって生成される、請求項２７に記載のメモリ装置。
【請求項３６】
前記感知オフセットが、前記選択ビット線又は前記ダミービット線上の前記電圧ランピングによって生成される、請求項２７に記載のメモリ装置。
【請求項３７】
前記電圧ランピングが、前記選択ビット線又は前記ダミービット線に結合された複数のキャパシタによって生成される、請求項３６に記載のメモリ装置。
【請求項３８】
前記感知増幅器が、ラッチ交差結合インバータを備える、請求項２７に記載のメモリ装置。
【請求項３９】
前記感知増幅器が、自動ゼロ回路を備える、請求項２７に記載のメモリ装置。
【請求項４０】
前記感知増幅器が、インバータを１つだけ備える、請求項２７に記載のメモリ装置。
【請求項４１】
前記選択ビット線が、フルＶｄｄにバイアスされる。請求項２７に記載のメモリ装置。
【請求項４２】
前記フラッシュメモリセルの第１のアレイ内の前記フラッシュメモリセル及び前記フラッシュメモリセルの前記第２のアレイ内の前記フラッシュメモリセルのソースが、それぞれ、注入フラッシュメモリセルである、請求項２７に記載のメモリ装置。
【請求項４３】
前記フラッシュメモリセルの第１のアレイ内の前記フラッシュメモリセル及び前記フラッシュメモリセルの前記第２のアレイ内の前記フラッシュメモリセルのソースが、それぞれ、チップ消去フラッシュメモリセルである、請求項２７に記載のメモリ装置。
【請求項４４】
前記回路が、前記選択ビット線に結合されたキャパシタを備える、請求項２７に記載の不揮発性メモリ装置。
【請求項４５】
前記回路が、複数のスイッチを通して前記選択ビット線に選択的に結合された複数のキャパシタを備える、請求項２７に記載の不揮発性メモリ装置。
【請求項４６】
前記回路が、前記キャパシタを放電するためのトランジスタをさらに備える、請求項４４の不揮発性メモリ装置。
【請求項４７】
前記回路が、前記ダミービット線に結合された前記複数のキャパシタのうちのいずれかを放電するためのトランジスタをさらに備える、請求項４４の不揮発性メモリ装置。
【請求項４８】
不揮発性メモリ装置であって、
フラッシュメモリセルの第１のアレイと、
前記第１のアレイ内の選択フラッシュメモリセルに結合された選択ビット線と、
フラッシュメモリセルの第２のアレイと、
前記第２のアレイ内のダミーフラッシュメモリセルに結合されたダミービット線と、
感知増幅器であって、
比較器と、
前記選択ビット線と前記比較器との間に結合された第１のキャパシタ及び前記ダミービット線と前記比較器との間に結合された第２のキャパシタであって、前記第１のキャパシタ及び第２のキャパシタが異なるキャパシタンス値を有する、第１のキャパシタと、を備える感知増幅器と、を備え、
読み出し動作中に、前記第１のキャパシタが、最初に、前記選択ビット線にバイアス電圧を提供し、前記第２のキャパシタが、最初に、前記ダミービット線にバイアス電圧を提供し、経時的に、前記第１のキャパシタ及び第２のキャパシタが、前記異なるキャパシタンス値に比例した異なる率で放電する、不揮発性メモリ装置。
【請求項４９】
不揮発性メモリ装置であって、
フラッシュメモリセルの第１のアレイと、
フラッシュメモリセルの第２のアレイと、
読み出し動作中に、前記第１のアレイ内の選択フラッシュメモリセル及び前記第２のアレイ内のダミーフラッシュメモリセルに結合された感知増幅器であって、
前記選択フラッシュメモリセルに結合された選択ビット線と、前記ダミーフラッシュメモリセルに結合されたダミービット線とを比較するための比較器と、
バイアス電圧を前記選択ビット線に印加するための第１の回路及びバイアス電圧を前記ダミービット線に印加するための第２の回路と、を備える感知増幅器と、を備え、
前記バイアス電圧が、Ｖｄｄである、不揮発性メモリ装置。
【請求項５０】
前記バイアス電圧が、ビルトイン感知オフセットによって生成される、請求項３８に記載のメモリ装置。
【請求項５１】
前記感知増幅器が、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記感知オフセットが、前記第１の入力トランジスタ及び前記第２の入力トランジスタの幅の差によって生成される、請求項４９に記載のメモリ装置。
【請求項５２】
前記感知増幅器が、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記感知オフセットが、前記第１の入力トランジスタ及び前記第２の入力トランジスタの長さの差によって生成される、請求項４９に記載のメモリ装置。
【請求項５３】
前記感知増幅器が、前記選択ビット線に結合された第１のインバータ及び前記ダミービット線に結合された第２のインバータを備え、前記感知オフセットが、前記第１のインバータ及び前記第２のインバータの比率によって生成される、請求項４９に記載のメモリ装置。
【請求項５４】
前記感知オフセットが、前記選択ビット線又は前記ダミービット線上の前記電圧ランピングによって生成される、請求項４９に記載のメモリ装置。
【請求項５５】
前記電圧ランピングが、前記選択ビット線又は前記ダミービット線に結合された複数のキャパシタによって生成される、請求項５４に記載のメモリ装置。
【請求項５６】
前記感知増幅器が、ラッチ交差結合インバータを備える、請求項４９に記載のメモリ装置。
【請求項５７】
前記感知増幅器が、自動ゼロ回路を備える、請求項４９に記載のメモリ装置。
【請求項５８】
前記感知増幅器が、インバータを１つだけ備える、請求項４９に記載のメモリ装置。
【請求項５９】
前記選択ビット線が、フルＶｄｄにバイアスされる。請求項４９に記載のメモリ装置。
【請求項６０】
前記フラッシュメモリセルの第１のアレイ内の前記フラッシュメモリセル及び前記フラッシュメモリセルの前記第２のアレイ内の前記フラッシュメモリセルのソースが、それぞれ、注入フラッシュメモリセルである、請求項４９に記載のメモリ装置。
【請求項６１】
前記フラッシュメモリセルの第１のアレイ内の前記フラッシュメモリセル及び前記フラッシュメモリセルの前記第２のアレイ内の前記フラッシュメモリセルのソースが、それぞれ、チップ消去フラッシュメモリセルである、請求項４９に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置における読み出し動作で使用するための、改善された感知増幅器及び関連する方法に関する。１つの実施形態において、感知増幅器は、ビルトイン電圧オフセットを含む。別の実施形態において、電圧オフセットは、コンデンサの使用を通じて感知増幅器において誘導される。別の実施形態において、感知増幅器は、参照信号の傾斜タイミングを利用して、選択したセルと参照セルとの比較によって引き出された電流から「０」又は「１」が検出されるマージンを増加させる。別の実施形態において、感知増幅器は、いかなる電圧オフセットも伴わずに使用される。
（関連出願の相互参照）
本出願は、２０１６年５月２４日に出願された米国特許出願第１５／１６３，５４８号の利益を主張する。
【背景技術】
【０００２】
不揮発性メモリセルは、当該技術分野において周知である。５つの端子を含む、先行技術の不揮発性スプリットゲート型メモリセル１０の１つを図１に示す。メモリセル１０は、Ｐ型などの第１の導電型の半導体基板１２を備える。基板１２は、その上にＮ型などの第２の導電型の第１の領域１４（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型の第２の領域１６（ドレイン線としても知られて）もまた、基板１２の表面に形成される。第１の領域１４と第２の領域１６との間は、チャネル領域１８である。ビット線ＢＬ２０が第２の領域１６に接続されている。ワード線ＷＬ２２は、チャネル領域１８の第１の部分の上方に位置付けられ、そこから絶縁される。ワード線２２は、第２の領域１６とほとんど又は全く重ならない。浮遊ゲートＦＧ２４は、チャネル領域１８の別の部分の上方にある。浮遊ゲート２４は、そこから絶縁され、ワード線２２に隣接する。浮遊ゲート２４はまた、第１の領域１４にも隣接する。浮遊ゲート２４は、第１の領域１４に重なり、第１の領域１４から浮遊ゲート２４への結合を提供することができる。結合ゲートＣＧ（制御ゲートとしても知られる）２６は、浮遊ゲート２４の上方にあり、そこから絶縁される。消去ゲートＥＧ２８は、第１の領域１４の上方にあり、浮遊ゲート２４及び結合ゲート２６に隣接し、そこから絶縁される。浮遊ゲート２４の上隅部は、消去効率を高めるために、Ｔ字形状の消去ゲート２８の入隅部の方を向いていてもよい。消去ゲート２８はまた、第１の領域１４からも絶縁される。メモリセル１０は、米国特許第７，８６８，３７５号においてより具体的に説明されており、この文献の開示内容は、本明細書において参照により全体として取り入れられている。
【０００３】
先行技術の不揮発性メモリセル１０の消去及びプログラムのための１つの例示的な動作は、次の通りである。メモリセル１０は、消去ゲート２８に高電圧を印加し、他の端子が０ボルトに等しくなることによって、ファウラーノルトハイムトンネルリングメカニズムによって消去される。電子が浮遊ゲート２４から消去ゲート２８にトンネリングすることにより、浮遊ゲート２４が陽電荷を帯び、読み出し状態のセル１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。
【０００４】
メモリセル１０は、結合ゲート２６に高電圧を印加し、ソース線１４に高電圧を印加し、消去ゲート２８に中電圧を印加し、ビット線２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムによってプログラミングされる。ワード線２２と浮遊ゲート２４との間の隙間を横切って流れる電子の一部は、浮遊ゲート２４の中へ注入するための十分なエネルギーを得ることにより、浮遊ゲート２４が陰電荷を帯び、読み出し状態のセル１０をオフにする。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。
【０００５】
メモリセル１０は、電流センスモードにおいて以下のように読み出す。バイアス電圧をビット線２０上に印加し、バイアス電圧をワード線２２上に印加し、バイアス電圧を結合ゲート２６上に印加し、バイアス又はゼロ電圧を消去ゲート２８上に印加し、接地をソース線１４上に印加する。消去状態では、ビット線２０からソース線１４に流れるセル電流が存在し、プログラム状態では、ビット線２０からソース線１４へのわずかな又はゼロのセル電流のフローが存在する。代替的に、メモリセル１０を逆電流感知モードで読み出すことができる。このモードでは、ビット線２０を接地して、バイアス電圧をソース線２４上に印加する。このモードでは、電流は、ソース線１４からビット線２０へと逆方向に進む。
【０００６】
メモリセル１０は代替的に以下のようにして電圧感知モードで読み出すことができる。バイアス電流（接地への）をビット線２０上に印加し、バイアス電圧をワード線２２上に印加し、バイアス電圧を結合ゲート２６上に印加し、バイアス電圧を消去ゲート２８上に印加し、バイアス電圧をソース線１４上に印加する。消去状態では、ビット線２０上にセル出力電圧（０Ｖを大幅に超える）が存在し、プログラム状態では、ビット線２０上にわずかな又はゼロに近い出力電圧が存在する。代替的に、メモリセル１０を逆電圧感知モードで読み出すことができる。このモードでは、ビット線２０をバイアス電圧にバイアスして、バイアス電流（接地への）をソース線１４上に印加する。このモードでは、メモリセル１０の出力電圧は、ビット線２０の代わりにソース線１４上にある。
【０００７】
先行技術では、正又はゼロ電圧の種々の組み合わせをワード線２２、結合ゲート２６、及び浮遊ゲート２４に印加して、読み出し、プログラム、及び消去動作を行っていた。
【０００８】
読み出し、消去、又はプログラムコマンドに応答して、論理回路２４５（図２）は、選択メモリセル１０及び非選択メモリセル１０の両方の様々な部分に、適時に、ディスターブが最も少ない方法で様々な電圧を供給させる。
【０００９】
選択及び非選択メモリセル１０に対し、印加される電圧及び電流は以下の通りである。以下に使用されるように、次の略語、つまり、ソース線又は第１の領域１４（ＳＬ）、ビット線２０（ＢＬ）、ワード線２２（ＷＬ）、結合ゲート２６（ＣＧ）が使用される。
表１：ＰＥＯ（正の消去動作）表
【表１】
2019522862.tif 000003
【表２】
2019522862.tif 000004
【００１０】
本出願人による最近の出願である米国特許出願第１４／６０２，２６２号（２０１５年１月２１日に出願）（参照により取り入れられている）において、本出願人が開示した発明により、読み出し、プログラム、及び／又は消去動作の間に、負電圧をワード線２２及び／又は結合ゲート２６に印加することができた。この実施形態では、電圧及び電流は選択及び非選択のメモリセル１０に、以下のように印加された。
表２：ＰＥＯ（正の消去動作）表
【表３】
2019522862.tif 000005
【表４】
2019522862.tif 000006
【００１１】
米国特許出願第１４／６０２，２６２号の別の実施形態では、読み出し、消去、及びプログラム動作の間にメモリセル１０が非選択であるときに負電圧をワード線２２に印加することができ、消去動作の間に負電圧を結合ゲート２６に印加することができて、以下の電圧が印加されるようになっている。
表３：ＰＮＥＯ（正負の消去動作）表
【表５】
2019522862.tif 000007
【表６】
2019522862.tif 000008
【００１２】
前述で列記したＣＧＩＮＨ信号は、抑止信号であり、選択セルと消去ゲート２８を共有する非選択セルの結合ゲート２６に印加される。
【００１３】
図２は、出願人によって近年開発されたフラッシュメモリシステムを備えるダイ２００のためのアーキテクチャの一実施形態を示す。ダイ２００は、メモリアレイ２０１、２１１、２２１、及び２３１を備え、データを記憶するために、メモリアレイ２０１、２１１、２２１、及び２３１の各々は、図３においてフラッシュメモリセル３００として、上で説明したメモリセルの行及び列を備える。ダイ２００は、メモリアレイ２０１、２１１、２２１、及び２３１からデータを読み出すために使用される、感知増幅器２４３と、メモリアレイ２０１及び２１１内の選択行にアクセスするために使用される、行デコーダ回路２４１、並びにメモリアレイ２２１内の選択行にアクセスして読み出し又は書き込みを行うために使用される、行デコーダ回路２４２と、メモリアレイ２０１、２１１、２２１、及び２３１内のバイトにそれぞれアクセスして読み出し又は書き込みを行うために使用される、列デコーダ回路２０３、２１３、２２３、及び２３３と、行われている動作に依存して、メモリアレイ２０１、２１１、２２１、及び２３１内の選択メモリセルの１つ以上の端子に高電圧を供給するためにそれぞれ使用される、高圧行デコーダＷＳＨＤＲ２０２、２１２、２２２、及び２３２とをさらに備える。
【００１４】
ダイ２００は、以下の機能構造及びサブシステム、すなわち、ＳＯＣ（システムオンチップ）上の他のマクロに相互接続するためのマクロインターフェースピンＩＴＦＣピン２４８と、メモリアレイ２０１、２１１、２２１、及び２３１に対するプログラム及び消去動作に対する電圧増加を与えるために用いられる、低電圧生成（低電圧電荷ポンプ回路を含む）回路２４７及び高電圧生成（高電圧電荷ポンプ回路を含む）回路２４６と、ダイ２００上のアナログ回路によって使用される、アナログ回路２４４と、ダイ２００上のデジタル回路によって使用される、デジタル論理回路２４５とをさらに備える。
【００１５】
感知増幅器（図２の感知増幅器２４３など）は、読み出し動作に関与する主要な構成要素であるので、任意のフラッシュメモリ装置の重要な部分である。市場は、読み出し精度を維持しながら、電力の消費が少ないフラッシュメモリシステムに対する要求が高まっているので、改善された感知増幅器を開発して、そうした目的を達成することが極めて重要である。
【発明の概要】
【００１６】
本発明は、フラッシュメモリ装置における読み出し動作で使用するための、改善された感知増幅器及び関連する方法に関する。１つの実施形態において、感知増幅器は、ビルトイン電圧オフセットを含む。別の実施形態において、電圧オフセットは、コンデンサの使用を通じて感知増幅器において誘導される。別の実施形態において、感知増幅器は、参照信号の傾斜タイミングを利用して、選択したセルと参照セルとの比較によって引き出された電流から「０」又は「１」が検出されるマージンを増加させる。別の実施形態において、感知増幅器は、いかなる電圧オフセットも伴わずに使用される。
【図面の簡単な説明】
【００１７】
【図１】本発明の方法を適用することができる先行技術の不揮発性メモリセルの断面図である。
【図２】図１に示される先行技術の不揮発性メモリセルを使用した不揮発性メモリ装置のブロック図である。
【図３】フラッシュメモリアレイ及び感知増幅器のブロック図である。
【図４】先行技術の感知増幅器を示す図である。
【図５】先行技術の感知増幅器の動作を示す図である。
【図６】感知増幅器の一実施形態の動作を示す図である。
【図７】感知増幅器の別の実施形態の動作を示す図である。
【図８】感知増幅器の別の実施形態の動作を示す図である。
【図９】感知増幅器の第１の実施形態を示す図である。
【図１０】感知増幅器の第２の実施形態を示す図である。
【図１１】感知増幅器の第３の実施形態を示す図である。
【図１２】感知増幅器の第４の実施形態を示す図である。
【図１３】感知増幅器の第５の実施形態を示す図である。
【図１４】感知増幅器の第６の実施形態を示す図である。
【発明を実施するための形態】
【００１８】
図３は、改善されたフラッシュメモリシステム３００の一実施形態を示す。フラッシュメモリシステム３００は、第１の複数のアレイ３１０と、第２の複数のアレイ３３０とを備え、それぞれが、行及び列に構成された複数のフラッシュメモリセルを備える。この実施例において、第１の複数のアレイ３１０は、データを記憶し、第２の複数のアレイは、第１の複数のアレイ３１０からデータを読み出すことを支援するために使用されるが、実際にはデータ自体を記憶しない、ダミーフラッシュメモリセルを備える。
【００１９】
フラッシュメモリシステム３００は、列デコーダ３２０をさらに備え、各列デコーダ３２０は、第１の複数のアレイ３１０の各アレイ内の列を選択する際に使用される。フラッシュメモリシステム３００は、列デコーダ３４０をさらに備え、各列デコーダ３４０は、第２の複数のアレイ３３０の各アレイ内の列を選択する際に使用される。
【００２０】
フラッシュメモリシステム３００は、ｎ個の感知増幅器をさらに備え、感知増幅器３５０−０（ＳＡ０）、・・・、３５０−ｎ（ＳＡｎ）としてラベルが付されている。各感知増幅器は、列デコーダ３２０のうちの１つ及び列デコーダ３４０のうちの１つに結合され、よって、読み出し動作中に、各感知増幅器は、第１の複数のアレイ３１０の１つのアレイのフラッシュメモリセルと、第２の複数のアレイ３３０の１つのアレイのダミーフラッシュメモリセルとを比較する。
【００２１】
フラッシュメモリシステム３００は、感知バイアス信号３７０を生成する感知アナログ制御回路３６０をさらに備える。感知アナログ回路３６０の実施形態は、その後の図を参照して説明する。
【００２２】
図４は、先行技術の感知増幅器４００を示す。感知増幅器４００は、選択ビット線結合ノード（信号）４４０及びダミービット線結合ノード４５０を入力として有する比較器４１０を使用して、フラッシュメモリセル４２０によって引き出される電流と、ダミーメモリセル４３０によって引き出される電流とを比較する。トランジスタ４２３及び４３３は、選択ビット線４４２（メモリセル４２０に結合する）と、ダミー参照ビット線４５２（ダミーメモリセル４３０に結合する）とを結合する。出力は、Ｖｏｕｔ（ＯＰノード）とラベルが付されたノードに現れ、「低」値は、フラッシュメモリセル４２０に記憶される「１」（消去セル）を表し、「高」値は、フラッシュメモリセル４２０に記憶される「０」（プログラムセル）を表す。
【００２３】
図５は、先行技術の感知増幅器４００の操作の特性を示す。読み出し動作は、アドレス遷移検出器信号５０１、感知増幅器ラッチ信号５０３、及びワード線５０４によって制御される。選択セルのデータは、ビット線結合信号５０２に現れる。ビット線結合信号５０２は、バイアス電圧５０５にバイアスされる。選択セルが、「０」（プログラムセル）を記憶している場合、感知動作中に、ビット線結合信号５０２は、バイアス電圧５０５よりも高くなり、選択セルが「１」（消去セル）を記憶している場合、ビット線結合信号５０２は、バイアス電圧５０５よりも低くなる。ダミーメモリセルのための結合ビット線（図示せず）もまた、バイアス電圧５０５にバイアスされ、ダミーメモリセルのための結合ビット線は、比較器４１０によってビット線結合信号５０２と比較して、選択セルに記憶された値を判定する。この実施例において、バイアス電圧５０５は、Ｖｄｄよりも低く、これは、感知動作が、接地からＶｄｄまでの全電圧範囲を利用しないことを意味する。
【００２４】
図６、図７、及び図８は、本発明による感知増幅器の実施形態の動作特性を示す。図５のように、読み出し動作は、アドレス遷移検出器信号５０１、感知増幅器ラッチ信号５０３、及びワード線５０４によって制御される。
【００２５】
図６において、選択セルのデータは、ビット線結合信号６０２に現れる。ビット線結合信号６０２は、ここではＶｄｄの電圧レベルであるバイアス電圧６０５にバイアスされる。選択セルが、「０」を記憶している場合、感知動作中に、ビット線結合信号６０２は、バイアス電圧６０５のままであり、選択セルが「１」を記憶している場合、ビット線結合信号６０２は、バイアス電圧６０５よりも低くなる。ダミーメモリセルのための結合ビット線（図示せず）もまた、バイアス電圧６０５にバイアスされ、ダミーメモリセルのための結合ビット線は、比較器によってビット線結合信号５０２と比較して、選択セルに記憶された値を判定する。この実施例において、バイアス電圧６０５は、Ｖｄｄに等しく、これは、先行技術と比較して、感知動作が、接地からＶｄｄまでの全電圧範囲のより広い部分を利用することを意味する。
【００２６】
図７において、選択セルのデータは、ビット線結合信号７０２に現れる。ビット線結合信号７０２は、最初に、ここではＶｄｄの電圧レベルであるバイアス電圧７０５ａにバイアスされる。選択セルが、「０」を記憶している場合、感知動作中に、ビット線結合信号７０２は、初期レベルのバイアス電圧７０５ａのままであり、選択セルが「１」を記憶している場合、ビット線結合信号７０２は、バイアス電圧７０５ｂよりも低くなる。ダミーメモリセルのための結合ビット線（図示せず）もまた、初期のバイアス電圧７０５ａにバイアスされ、小さいバイアスのため、経時的に、バイアス電圧７０５ｂまで線形に減少し、ダミーメモリセルのための結合ビット線は、比較器によってビット線結合信号７０２と比較して、選択セルに記憶された値を判定する。この実施例において、バイアス電圧７０５ａは、最初は、Ｖｄｄに等しく、これは、先行技術と比較して、感知動作が、接地からＶｄｄまで全電圧範囲のより広い部分を利用することを意味する。
【００２７】
図８において、選択セルのデータは、ビット線結合信号８０２に現れる。ビット線結合信号８０２は、最初に、ここではＶｄｄの電圧レベルであるバイアス電圧８０５ａにバイアスされる。選択セルが、「１」を記憶している場合、感知動作中に、ビット線結合信号８０２は、初期レベルのバイアス電圧８０５ｓのままであり、選択セルが「０」を記憶している場合、ビット線結合信号８０２は、バイアス電圧８０５ｂよりも低くなる。ダミーメモリセルのための結合ビット線（図示せず）もまた、バイアス電圧８０５ａにバイアスされ、経時的に、より低い電圧レベル８０５ｂまで減少し、ダミーメモリセルのための結合ビット線は、比較器によってビット線結合信号８０２と比較して、選択セルに記憶された値を判定する。この実施例において、バイアス電圧８０５ａは、最初に、Ｖｄｄに等しく、これは、先行技術と比較して、感知動作が、接地からＶｄｄまでの全電圧範囲のより広い部分を利用することを意味する。
【００２８】
図９は、感知増幅器９００を示す。感知増幅器９００は、フラッシュメモリセル９２０及びダミーフラッシュメモリセル９３０に結合される。感知増幅器９００は、比較器９１０と、選択ビット線結合信号（又はビット線結合ノード）９７０と、ダミー参照ビット線結合９８０とを備える。比較器９１０は、ＮＭＯＳ差動入力対９４０及び９５０のそれぞれによって有効にされる交差結合インバータ対ＰＭＯＳ／ＮＭＯＳ９６４／９６２及びＰＭＯＳ／ＮＭＯＳ９６５／９６３を含む。比較器９１０は、インバータ対９６４／９６２及び９６３／９６５の出力をそれぞれＶｄｄに予め充電するために、ＰＭＯＳ９５４、９５５を含む。感知増幅器９００の出力は、Ｖｏｕｔ（図９のＯＰノードと同じ）である。
【００２９】
感知増幅器は、示されるように構成された、ＶＤＤに結合されたＰＭＯＳトランジスタ９２１及び９３１と、バイアス電圧源に結合されたスイッチ９２２及び９３２と、信号９３５に応答してフラッシュメモリセル９２０及びダミーフラッシュメモリセル９３０に選択的に結合するための分離ＮＭＯＳトランジスタ９２３及び９３３とをさらに備える。トランジスタ９２１は、ノード９７０に参照電流をミラーリングする。参照電流は、例えば、参照メモリセルから導出される。感知増幅器９００は、差動入力対ＮＭＯＳトランジスタ９４０、９５０と、イネーブリングプルダウンＮＭＯＳトランジスタ９６０とをさらに備える。トランジスタ９２３及び９３３は、選択ビット線９７２及び参照ビット線９８２をビット線結合ノード９７０及び９８０に結合し、これが、差動入力対９５０及び９４０のゲートに結合する。比較器９１０は、入力対９４０及び９５０のドレインをそれぞれＶｄｄに予め充電するために、ＰＭＯＳトランジスタ９５２、９５３を含む。ダミーフラッシュメモリセル９３０によってダミービット線結合信号９８０上に確立された参照電圧のオフセットは、ＮＭＯＳトランジスタ９４０のＷ（幅）及びＬ（長さ）（すなわち、物理的寸法）特性をトリミングすることなどによって、感知増幅器９００のビルトイン特性を通して生成することができ、これは、ＮＭＯＳトランジスタ９４０の異なるトランスコンダクタンス（ｇｍ）及び／又はＶｔ値をもたらす。これは、ノード９８０上の参照電圧をトランジスタ９４０の寸法に効果的に動的に調整させる。これは、１０ｍＶ〜１５０ｍＶなどの、ノード９８０対ノード９７０のオフセット電圧をもたらす。別の実施形態において、ビルトインオフセットは、感知増幅器において、入力差動対ＮＭＯＳトランジスタ９４０対ＮＭＯＳトランジスタ９５０について異なる型のトランジスタを使用することによって生成される。例えば、一方のトランジスタ型は、ネイティブＮＭＯＳ型（閾値電圧＝約０ボルト）とすることができ、もう一方は、エンハンスメントＮＭＯＳ型とすることができる。別の例では、一方のトランジスタ型が低ＮＭＯＳＶｔ型（閾値電圧＝約０ボルト）であり、もう一方のトランジスタ型がレギュラー又は高ＶｔエンハンスメントＮＭＯＳ型である。異なるトランジスタ型の別の例では、入力差動対について異なる酸化物厚さを使用している。感知増幅器においてビルトインオフセットを生成するための別の実施形態は、例えば電流バイアスを一方のＮＭＯＳ入力トランジスタのドレインに接続することによって、入力対の一方において並列電流バイアスを加えることなどの、入力対の不等バイアス電流を利用することによるものである。
【００３０】
図１０は、図９の実施形態に基づく、別の実施形態を示す。ここでは、追加的な構成要素１０００が感知増幅器９００に加えられる。ＮＭＯＳトランジスタ９５０のゲートは、キャパシタ１００１に結合される。ＮＭＯＳトランジスタ９４０のゲートは、キャパシタ１００２に結合され、これはまた、電圧源ＶＣにも接続される。ＮＭＯＳトランジスタ９４０のゲートはまた、スイッチ１００６、１００７、及び１００８をそれぞれ通して、キャパシタ１００３、１００４、及び１００５に選択的に結合され、所望に応じて感知動作中にオン又はオフにして、そのノードに適用される全体的なキャパシタンスに作用することができる。構成要素は、示されるように構成される。動作中に、参照電圧は、次式に従って動的に変化する。ΔＶ−ＩＮＮ＝Ｃ２／（Ｃ１＋Ｃ２）×ＶＣ例えば、ＶＣ＝１Ｖ、Ｃ１＝１０ａｕ、Ｃ２＝１ａｕである場合、ΔＶ−ＩＮＮは、約９０ｍＶである。
【００３１】
図１１は、感知増幅器１１００を示す。感知増幅器１１００は、フラッシュメモリセル１１２０及びダミーフラッシュメモリセル１１３０に結合される。感知増幅器１１００は、比較器１１１０と、選択ビット線結合信号１１５０と、ダミービット線結合信号１１６０とを備える。感知増幅器１１００の出力は、Ｖｏｕｔである。比較器１１１０は、ＮＭＯＳトランジスタ１１７５によって有効にされる交差結合インバータ対ＰＭＯＳ／ＮＭＯＳトランジスタ１２７３／１２７１及びＰＭＯＳ／ＮＭＯＳトランジスタ１２７４／１２７２を含む。１つの実施形態において、インバータＰＭＯＳ／ＮＭＯＳトランジスタ１２７４／１２７２の寸法は、ノードＯＰ及びＯＮ上の電圧が同じであるときに、好ましい比較判定を導入するために、感知オフセット対インバータＰＭＯＳ／ＮＭＯＳトランジスタ１２７３／１２７１を導入するようにサイズ決定される。比較器１１１０は、スイッチ１１７７を通して給電される。感知増幅器１１００は、示されるように構成された、スイッチ１１２１、１１２２、１１３１、及び１１３２と、結合コンデンサ１１２３及び１１３３と、分離ＮＭＯＳトランジスタ１１２４及び１１３４と、ランピングキャパシタ１１２５及び１１３５と、ランピングＮＭＯＳトランジスタ１１２６及び１１３６とをさらに備える。トランジスタ１１２４及び１１３４は、選択ビット線１１５２及び参照ビット線１１６２を、ビット線結合ノード１１５０及び１１６０にそれぞれ結合する。ノード１１５０及び１１６０は、キャパシタ１１２３及び１１３３の端子にそれぞれ結合する。結合キャパシタ１１３３及び１１２３のもう一方の端子は、インバータ対１２７４／１２７２及び１２７３／１２７１の出力にそれぞれ結合する。電力を節約するために、スイッチ１１２１、１１３１、１１７７は、比較器１１７７の比較の結果が判定された時点で無効にされる。感知動作中に、ＮＭＯＳトランジスタ１１２５及び１１３６は、キャパシタ１１２５及び１１３５に保存されたバイアス電圧を放電し、一例として、波形１１４０をもたらす。ＮＭＯＳ１１２６及び１１３６は、キャパシタ１１２５及び１１３５のサイズと共にサイズ決定されて、ＢＬＲＥＦ（ダミーメモリセル１１３０に結合する参照ビット線１１６２）と、ＢＬ「０／１」（をフラッシュメモリセル１１２０に結合するデータメモリビット線１１５２）との間の電圧勾配のランピングオフセットを生じさせる。それは、例えば、ランピングＢＬＲＥＦが、ＢＬ「０」線（プログラムセル）とＢＬ「１」線（消去セル）との間で線形に減少する。別の実施形態において、キャパシタ１１３３のサイズは、ノードのＯＰ対ノードＯＮにおいてオフセットを導入するように、キャパシタ１１２３に対してサイズ決定される。
【００３２】
図１２は、感知増幅器１２００を示す。感知増幅器１２００は、フラッシュメモリセル１２２０及びダミーフラッシュメモリセル１２３０に結合される。感知増幅器１２００は、比較器１２１０と、選択ビット線結合信号１２５０と、ダミー参照ビット線結合信号１２６０とを備える。比較器１２１０は、図９の比較器９１０と類似しているが、電力有効化スイッチ１２７７の追加を伴う。感知増幅器１２００の出力は、Ｖｏｕｔである。感知増幅器１２００は、示されるように構成された、ＰＭＯＳトランジスタ１２２１及び１２３１と、スイッチ１２２２、１２２３、１２３２、及び１２３３と、分離ＮＭＯＳトランジスタ１２２４及び１２３４と、ランピングキャパシタ１２２５、１２３５、１２３６、及び１２３７と、スイッチ１２３８、１２３９、及び１２４０とをさらに備える。トランジスタ１２２４及び１２３４は、選択ビット線１２５２及び参照ビット線１２６２を、ビット線結合ノード１２５０及び１２６０にそれぞれ結合する。トランジスタ１２２１は、ノード１２５０に参照電流をミラーリングする。参照電流は、例えば、参照メモリセルから導出される。感知動作中に、スイッチ１２３８、１２３９、及び１２４０を選択的に起動させることによって、ランピングキャパシタ１２３５、１２３６、及び１２３７の任意の組み合わせを参照ビット線に結合することができる。キャパシタ１２２５に保存されたバイアス電圧を経時的に放電し、参照ビット線に結合されるキャパシタ１１３５、１１３６、及び１１３７内のキャパシタに保存されたバイアス電圧を経時的に放電する。参照ビット線１２６２対ビット線１２５２の相対的な電圧勾配の傾斜率は、ランピングキャパシタ１２３５〜１２３７、キャパシタ１２２５、及びメモリセル電流によって制御される。１つの実施形態において、ランピングキャパシタ１２３５〜１２３７は、複数のビット線キャパシタンスから実装される。
【００３３】
図１３は、感知増幅器１３００を示す。感知増幅器１３００は、フラッシュメモリセル１３２０及びダミーフラッシュメモリセル１３３０に結合される。感知増幅器１３００は、比較器１３１０と、選択ビット線１３４０と、ダミービット線１３５０とを備える。感知増幅器１３００の出力は、Ｖｏｕｔである。比較器１３１０は、交差結合インバータ比較器１１１０に類似するが、ＮＭＯＳプルダウン１３６１によって有効にされるＮＭＯＳ入力対１３６６及び１３６８の追加を伴う。スイッチ１３６２及び１３６４は、トランジスタ１３６６及び１３６８のドレインとゲートとの間に係合し、比較器１３１０のオフセットを自動的にゼロにするために使用される。感知増幅器１３００は、示されるように構成された、スイッチ１３２１、１３２２、１３３１、及び１３３２と、結合キャパシタ１３２３及び１３３３と、分離ＮＭＯＳトランジスタ１３２４及び１３３４と、ランピングキャパシタ１３２５及び１３３５と、ランピングＮＭＯＳトランジスタ１１２６及び１３３６とをさらに備える。トランジスタ１３２４及び１３３４は、選択ビット線１３４２及び参照ビット線１３５２を、ビット線結合ノード１３４０及び１３５０にそれぞれ結合する。感知動作中に、ＮＭＯＳトランジスタ１３２６及び１３３６は、図１１のランピングオフセット動作に類似して、キャパシタ１３２５及び１３３５に保存されたバイアス電圧を放電する。
【００３４】
図１４は、感知増幅器１４００を示す。感知増幅器１４００は、フラッシュメモリセル１４２０（メモリビット線１４５２を通して）に、及びダミーフラッシュメモリセル１４３０（参照ビット線１４６２を通して）に結合される。感知増幅器１４００は、比較器１４１０と、選択ビット線結合ノード１４５０と、ダミー参照ビット線結合ノード１４６０とを備える。感知増幅器１４００の出力は、Ｖｏｕｔ（ノード１４８２）である。感知増幅器１４００は、示されるように構成された、ＰＭＯＳトランジスタ１４２１及び１４３１と、スイッチ１４２２、１４２３、１４３２、及び１４３３と、結合キャパシタ１４２４及び１４３５と、分離ＮＭＯＳトランジスタ１４２３及び１４３４とをさらに備える。トランジスタ１４２３及び１４３４は、メモリビット線１４５２及び参照ビット線１４６３を、選択ビット線結合ノード１４５０及びダミー参照ビット線結合ノード１４６０にそれぞれ結合する。参照結合キャパシタＣｒ１４３５と、データメモリ結合キャパシタＣｃ１４２４との比率は、ノード１４６０及び１４５０の電圧が同一であるときに、インバータ比較器１４１０の入力１４８０での感知オフセットを作成するために使用される。感知動作中に、バイアス電圧は、キャパシタ１４２４及び１４３５によって印加され、また、セル電流に基づいて経時的に放電する。オフセットは、キャパシタ１４２４及び１４３５のＣ値に基づく。波形の例を波形１４４０に示す。
【図１】
2019522862.tif 000009
【図２】
2019522862.tif 000010
【図３】
2019522862.tif 000011
【図４】
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【図５】
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【図６】
2019522862.tif 000014
【図７】
2019522862.tif 000015
【図８】
2019522862.tif 000016
【図９】
2019522862.tif 000017
【図１０】
2019522862.tif 000018
【図１１】
2019522862.tif 000019
【図１２】
2019522862.tif 000020
【図１３】
2019522862.tif 000021
【図１４】
2019522862.tif 000022
【手続補正書】
【提出日】平成31年1月9日(2019.1.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フラッシュメモリセルの第１のアレイと、
フラッシュメモリセルの第２のアレイと、
読み出し動作中に、前記第１のアレイ内の選択フラッシュメモリセル及び前記第２のアレイ内のダミーフラッシュメモリセルに結合される感知増幅器と、を備える不揮発性メモリ装置であって、
前記感知増幅器は、
前記選択フラッシュメモリセルに結合された選択ビット線と、前記ダミーフラッシュメモリセルに結合されたダミービット線とを比較するための比較器と、
バイアス電圧を前記選択ビット線に印加するための第１の回路及びバイアス電圧を前記ダミービット線に印加するための第２の回路と、
前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタと、
前記第１の入力トランジスタ及び前記第２の入力トランジスタの特性の１つ以上の差によって生成されるビルトイン感知オフセットと、を備える、不揮発性メモリ装置。
【請求項２】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタの幅の差を含む、請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタの長さの差を含む、請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記感知増幅器は、ラッチ交差結合インバータを備える、請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記感知増幅器は、自動ゼロ回路を備える、請求項１に記載の不揮発性メモリ装置。
【請求項６】
前記感知増幅器は、インバータを１つだけ備える、請求項１に記載の不揮発性メモリ装置。
【請求項７】
前記選択ビット線は、フルＶｄｄにバイアスされる、請求項１に記載の不揮発性メモリ装置。
【請求項８】
前記フラッシュメモリセルの第１のアレイ内の前記フラッシュメモリセル及び前記フラッシュメモリセルの前記第２のアレイ内の前記フラッシュメモリセルのソースは、それぞれ、注入フラッシュメモリセルである、請求項１に記載の不揮発性メモリ装置。
【請求項９】
前記フラッシュメモリセルの第１のアレイ内の前記フラッシュメモリセル及び前記フラッシュメモリセルの前記第２のアレイ内の前記フラッシュメモリセルのソースは、それぞれ、チップ消去フラッシュメモリセルである、請求項１に記載の不揮発性メモリ装置。
【請求項１０】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタが異なるトランジスタ型であることを含む、請求項１に記載の不揮発性メモリ装置。
【請求項１１】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタのうちの一方がネイティブトランジスタ型であること、並びに前記第１の入力トランジスタ及び前記第２の入力トランジスタのうちのもう一方がエンハンスメントトランジスタ型であることを含む、請求項１に記載の不揮発性メモリ装置。
【請求項１２】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタが、異なる閾値電圧（Ｖｔ）を有することを含む、請求項１に記載の不揮発性メモリ装置。
【請求項１３】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタが、異なる酸化物厚さを有することを含む、請求項１に記載の不揮発性メモリ装置。
【請求項１４】
前記第１の回路は、前記選択ビット線に結合された第１のキャパシタを備える、請求項１に記載の不揮発性メモリ装置。
【請求項１５】
前記第２の回路は、前記ダミービット線に結合された第２のキャパシタを備える、請求項１４に記載の不揮発性メモリ装置。
【請求項１６】
前記第２の回路は、複数のスイッチを通して前記ダミービット線に選択的に結合された複数のキャパシタを備える、請求項１４に記載の不揮発性メモリ装置。
【請求項１７】
前記第２の回路は、前記ダミービット線に結合された前記複数のキャパシタのいずれかを放電するためのトランジスタをさらに備える、請求項１６に記載の不揮発性メモリ装置。
【請求項１８】
前記第１の回路は、前記第１のキャパシタを放電するためのトランジスタをさらに備える、請求項１４に記載の不揮発性メモリ装置。
【請求項１９】
前記第２の回路は、前記第２のキャパシタを放電するためのトランジスタをさらに備える、請求項１８に記載の不揮発性メモリ装置。
【請求項２０】
フラッシュメモリセルの第１のアレイと、
フラッシュメモリセルの第２のアレイと、
読み出し動作中に、前記第１のアレイ内の選択フラッシュメモリセル及び前記第２のアレイ内のダミーフラッシュメモリセルに結合される感知増幅器と、を備える不揮発性メモリ装置であって、
前記感知増幅器は、
前記選択フラッシュメモリセルに結合された選択ビット線と、前記ダミーフラッシュメモリセルに結合されたダミービット線とを比較するための比較器と、
バイアス電圧を前記選択ビット線に印加するための第１の回路及びバイアス電圧を前記ダミービット線に印加するための第２の回路と、を備え、
不揮発性メモリ装置は、さらに、
前記選択ビット線に結合された第１のインバータ及び前記ダミービット線に結合された第２のインバータと、
前記第１のインバータ及び前記第２のインバータの比率によって生成されるビルトイン感知オフセットと、を備える、不揮発性メモリ装置。
【請求項２１】
フラッシュメモリセルの第１のアレイと、
フラッシュメモリセルの第２のアレイと、
読み出し動作中に、前記第１のアレイ内の選択フラッシュメモリセル及び前記第２のアレイ内のダミーフラッシュメモリセルに結合される感知増幅器と、を備える不揮発性メモリ装置であって、
前記感知増幅器は、
前記選択フラッシュメモリセルに結合された選択ビット線と、前記ダミーフラッシュメモリセルに結合されたダミービット線とを比較するための比較器と、
バイアス電圧を前記選択ビット線に印加するための第１の回路及びバイアス電圧を前記ダミービット線に印加するための第２の回路と、を備え、
不揮発性メモリ装置は、さらに、
前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタと、
前記第１の入力トランジスタ及び前記第２の入力トランジスタに異なるバイアス電流を適用することによって生成されるビルトイン感知オフセットと、を備える、不揮発性メモリ装置。
【請求項２２】
フラッシュメモリセルの第１のアレイと、
フラッシュメモリセルの第２のアレイと、
読み出し動作中に、前記第１のアレイ内の選択フラッシュメモリセル及び前記第２のアレイ内のダミーフラッシュメモリセルに結合される感知増幅器と、を備える不揮発性メモリ装置であって、
前記感知増幅器は、前記選択フラッシュメモリセルに結合された選択ビット線と、前記ダミーフラッシュメモリセルに結合されたダミービット線とを比較するための比較器を備え、
前記比較器は、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記第１の入力トランジスタ及び前記第２の入力トランジスタの特性の１つ以上の差によってビルトインオフセットが生成される、不揮発性メモリ装置。
【請求項２３】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタの幅の差を含む、請求項２２に記載の不揮発性メモリ装置。
【請求項２４】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタの長さの差を含む、請求項２２に記載の不揮発性メモリ装置。
【請求項２５】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタが異なるトランジスタ型であることを含む、請求項２２に記載の不揮発性メモリ装置。
【請求項２６】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタのうちの一方がネイティブトランジスタ型であること、並びに前記第１の入力トランジスタ及び前記第２の入力トランジスタのうちのもう一方がエンハンスメントトランジスタ型であることを含む、請求項２２に記載の不揮発性メモリ装置。
【請求項２７】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタが、異なる閾値電圧（Ｖｔ）を有することを含む、請求項２２に記載の不揮発性メモリ装置。
【請求項２８】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタが、異なる酸化物厚さを有することを含む、請求項２２に記載の不揮発性メモリ装置。
【請求項２９】
前記感知増幅器は、ラッチ交差結合インバータを備える、請求項２２に記載の不揮発性メモリ装置。
【請求項３０】
前記感知増幅器は、自動ゼロ回路を備える、請求項２２に記載の不揮発性メモリ装置。
【請求項３１】
前記感知増幅器は、インバータを１つだけ備える、請求項２２に記載の不揮発性メモリ装置。
【請求項３２】
前記選択ビット線は、フルＶｄｄにバイアスされる。請求項２２に記載の不揮発性メモリ装置。
【請求項３３】
前記フラッシュメモリセルの第１のアレイ内の前記フラッシュメモリセル及び前記フラッシュメモリセルの前記第２のアレイ内の前記フラッシュメモリセルのソースは、それぞれ、注入フラッシュメモリセルである、請求項２２に記載の不揮発性メモリ装置。
【請求項３４】
前記フラッシュメモリセルの第１のアレイ内の前記フラッシュメモリセル及び前記フラッシュメモリセルの前記第２のアレイ内の前記フラッシュメモリセルのソースは、それぞれ、チップ消去フラッシュメモリセルである、請求項２２に記載の不揮発性メモリ装置。
【請求項３５】
前記回路は、前記選択ビット線に結合されたキャパシタを備える、請求項２２に記載の不揮発性メモリ装置。
【請求項３６】
前記回路は、前記キャパシタを放電するためのトランジスタをさらに備える、請求項３５の不揮発性メモリ装置。
【請求項３７】
前記回路は、前記ダミービット線に結合された前記複数のキャパシタのうちのいずれかを放電するためのトランジスタをさらに備える、請求項３５の不揮発性メモリ装置。
【請求項３８】
前記回路は、複数のスイッチを通して前記選択ビット線に選択的に結合された複数のキャパシタを備える、請求項２２に記載の不揮発性メモリ装置。
【請求項３９】
フラッシュメモリセルの第１のアレイと、
フラッシュメモリセルの第２のアレイと、
読み出し動作中に、前記第１のアレイ内の選択フラッシュメモリセル及び前記第２のアレイ内のダミーフラッシュメモリセルに結合される感知増幅器と、を備える不揮発性メモリ装置であって、
前記感知増幅器は、前記選択フラッシュメモリセルに結合された選択ビット線と、前記ダミーフラッシュメモリセルに結合されたダミービット線とを比較するための比較器を備え、
前記比較器は、前記選択ビット線に結合された第１のインバータ及び前記ダミービット線に結合された第２のインバータを備え、前記第１のインバータ及び前記第２のインバータの比率によって、感知オフセットが生成される、不揮発性メモリ装置。
【請求項４０】
フラッシュメモリセルの第１のアレイと、
フラッシュメモリセルの第２のアレイと、
読み出し動作中に、前記第１のアレイ内の選択フラッシュメモリセル及び前記第２のアレイ内のダミーフラッシュメモリセルに結合される感知増幅器と、を備える不揮発性メモリ装置であって、
前記感知増幅器は、前記選択フラッシュメモリセルに結合された選択ビット線と、前記ダミーフラッシュメモリセルに結合されたダミービット線とを比較するための比較器を備え、
前記比較器は、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記第１の入力トランジスタ及び前記第２の入力トランジスタに異なるバイアス電流を適用することによって、感知オフセットが生成される、不揮発性メモリ装置。
【請求項４１】
フラッシュメモリセルの第１のアレイと、
フラッシュメモリセルの第２のアレイと、
読み出し動作中に、前記第１のアレイ内の選択フラッシュメモリセル及び前記第２のアレイ内のダミーフラッシュメモリセルに結合された感知増幅器と、を備える不揮発性メモリ装置であって、
前記感知増幅器は、
前記選択フラッシュメモリセルに結合された選択ビット線と、前記ダミーフラッシュメモリセルに結合されたダミービット線とを比較するための比較器と、
バイアス電圧を前記選択ビット線に印加するための第１の回路及びバイアス電圧を前記ダミービット線に印加するための第２の回路と、を備え、
前記比較器は、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記第１の入力トランジスタ及び前記第２の入力トランジスタの特性の１つ以上の差によって、オフセット電圧が生成される、不揮発性メモリ装置。
【請求項４２】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタの幅の差を含む、請求項４１に記載の不揮発性メモリ装置。
【請求項４３】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタの長さの差を含む、請求項４１に記載の不揮発性メモリ装置。
【請求項４４】
前記感知増幅器は、前記選択ビット線に結合された第１のインバータ及び前記ダミービット線に結合された第２のインバータを備え、前記第１のインバータ及び前記第２のインバータの比率によって、感知オフセットが生成される、請求項４１に記載の不揮発性メモリ装置。
【請求項４５】
前記感知増幅器は、ラッチ交差結合インバータを備える、請求項４１に記載の不揮発性メモリ装置。
【請求項４６】
前記感知増幅器は、自動ゼロ回路を備える、請求項４１に記載の不揮発性メモリ装置。
【請求項４７】
前記感知増幅器は、インバータを１つだけ備える、請求項４１に記載の不揮発性メモリ装置。
【請求項４８】
前記フラッシュメモリセルの第１のアレイ内の前記フラッシュメモリセル及び前記フラッシュメモリセルの前記第２のアレイ内の前記フラッシュメモリセルのソースが、それぞれ、注入フラッシュメモリセルである、請求項４１に記載の不揮発性メモリ装置。
【請求項４９】
前記フラッシュメモリセルの第１のアレイ内の前記フラッシュメモリセル及び前記フラッシュメモリセルの前記第２のアレイ内の前記フラッシュメモリセルのソースが、それぞれ、チップ消去フラッシュメモリセルである、請求項４１に記載の不揮発性メモリ装置。
【手続補正書】
【提出日】令和1年7月8日(2019.7.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フラッシュメモリセルの第１のアレイと、
フラッシュメモリセルの第２のアレイと、
読み出し動作中に、前記第１のアレイ内の選択フラッシュメモリセル及び前記第２のアレイ内のダミーフラッシュメモリセルに結合される感知増幅器と、を備える不揮発性メモリ装置であって、
前記感知増幅器は、
前記選択フラッシュメモリセルに結合された選択ビット線と、前記ダミーフラッシュメモリセルに結合されたダミービット線とを比較するための比較器と、
バイアス電圧を前記選択ビット線に印加するための第１の回路及びバイアス電圧を前記ダミービット線に印加するための第２の回路と、
前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタと、を備え、
ビルトイン感知オフセットが、前記第１の入力トランジスタ及び前記第２の入力トランジスタの特性の１つ以上の差によって生成される、不揮発性メモリ装置。
【請求項２】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタの幅の差を含む、請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタの長さの差を含む、請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記感知増幅器は、ラッチ交差結合インバータを備える、請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記感知増幅器は、自動ゼロ回路を備える、請求項１に記載の不揮発性メモリ装置。
【請求項６】
前記選択ビット線は、フルＶｄｄにバイアスされる、請求項１に記載の不揮発性メモリ装置。
【請求項７】
前記フラッシュメモリセルの第１のアレイ内の前記フラッシュメモリセル及び前記フラッシュメモリセルの前記第２のアレイ内の前記フラッシュメモリセルは、それぞれ、ソース側ホットエレクトロンプログラミングを使用してプログラムすることが可能である、請求項１に記載の不揮発性メモリ装置。
【請求項８】
前記フラッシュメモリセルの第１のアレイ内の前記フラッシュメモリセル及び前記フラッシュメモリセルの前記第２のアレイ内の前記フラッシュメモリセルは、それぞれ、ファウラーノルトハイムトンネルリングメカニズムを使用して消去することが可能である、請求項１に記載の不揮発性メモリ装置。
【請求項９】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタが異なるトランジスタ型であることを含む、請求項１に記載の不揮発性メモリ装置。
【請求項１０】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタのうちの一方がネイティブトランジスタ型であること、並びに前記第１の入力トランジスタ及び前記第２の入力トランジスタのうちのもう一方がエンハンスメントトランジスタ型であることを含む、請求項１に記載の不揮発性メモリ装置。
【請求項１１】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタが、異なる閾値電圧（Ｖｔ）を有することを含む、請求項１に記載の不揮発性メモリ装置。
【請求項１２】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタが、異なる酸化物厚さを有することを含む、請求項１に記載の不揮発性メモリ装置。
【請求項１３】
前記第１の回路は、前記選択ビット線に結合された第１のキャパシタを備える、請求項１に記載の不揮発性メモリ装置。
【請求項１４】
前記第２の回路は、前記ダミービット線に結合された第２のキャパシタを備える、請求項１３に記載の不揮発性メモリ装置。
【請求項１５】
前記第２の回路は、複数のスイッチを通して前記ダミービット線に選択的に結合された複数のキャパシタを備える、請求項１３に記載の不揮発性メモリ装置。
【請求項１６】
前記第２の回路は、前記ダミービット線に結合された前記複数のキャパシタのいずれかを放電するためのトランジスタをさらに備える、請求項１５に記載の不揮発性メモリ装置。
【請求項１７】
前記第１の回路は、前記第１のキャパシタを放電するためのトランジスタをさらに備える、請求項１３に記載の不揮発性メモリ装置。
【請求項１８】
前記第２の回路は、前記第２のキャパシタを放電するためのトランジスタをさらに備える、請求項１７に記載の不揮発性メモリ装置。
【請求項１９】
フラッシュメモリセルの第１のアレイと、
フラッシュメモリセルの第２のアレイと、
読み出し動作中に、前記第１のアレイ内の選択フラッシュメモリセル及び前記第２のアレイ内のダミーフラッシュメモリセルに結合される感知増幅器と、を備える不揮発性メモリ装置であって、
前記感知増幅器は、
前記選択フラッシュメモリセルに結合された選択ビット線と、前記ダミーフラッシュメモリセルに結合されたダミービット線とを比較するための比較器と、
バイアス電圧を前記選択ビット線に印加するための第１の回路及びバイアス電圧を前記ダミービット線に印加するための第２の回路と、を備え、
不揮発性メモリ装置は、さらに、
前記選択ビット線に結合された第１のインバータ及び前記ダミービット線に結合された第２のインバータと、
前記第１のインバータ及び前記第２のインバータの比率によって生成されるビルトイン感知オフセットと、を備える、不揮発性メモリ装置。
【請求項２０】
フラッシュメモリセルの第１のアレイと、
フラッシュメモリセルの第２のアレイと、
読み出し動作中に、前記第１のアレイ内の選択フラッシュメモリセル及び前記第２のアレイ内のダミーフラッシュメモリセルに結合される感知増幅器と、を備える不揮発性メモリ装置であって、
前記感知増幅器は、
前記選択フラッシュメモリセルに結合された選択ビット線と、前記ダミーフラッシュメモリセルに結合されたダミービット線とを比較するための比較器と、
バイアス電圧を前記選択ビット線に印加するための第１の回路及びバイアス電圧を前記ダミービット線に印加するための第２の回路と、を備え、
不揮発性メモリ装置は、さらに、
前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタと、
前記第１の入力トランジスタ及び前記第２の入力トランジスタに異なるバイアス電流を適用することによって生成されるビルトイン感知オフセットと、を備える、不揮発性メモリ装置。
【請求項２１】
フラッシュメモリセルの第１のアレイと、
フラッシュメモリセルの第２のアレイと、
読み出し動作中に、前記第１のアレイ内の選択フラッシュメモリセル及び前記第２のアレイ内のダミーフラッシュメモリセルに結合される感知増幅器と、を備える不揮発性メモリ装置であって、
前記感知増幅器は、前記選択フラッシュメモリセルに結合された選択ビット線と、前記ダミーフラッシュメモリセルに結合されたダミービット線とを比較するための比較器を備え、
前記比較器は、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記第１の入力トランジスタ及び前記第２の入力トランジスタの特性の１つ以上の差によってビルトインオフセットが生成される、不揮発性メモリ装置。
【請求項２２】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタの幅の差を含む、請求項２１に記載の不揮発性メモリ装置。
【請求項２３】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタの長さの差を含む、請求項２１に記載の不揮発性メモリ装置。
【請求項２４】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタが異なるトランジスタ型であることを含む、請求項２１に記載の不揮発性メモリ装置。
【請求項２５】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタのうちの一方がネイティブトランジスタ型であること、並びに前記第１の入力トランジスタ及び前記第２の入力トランジスタのうちのもう一方がエンハンスメントトランジスタ型であることを含む、請求項２１に記載の不揮発性メモリ装置。
【請求項２６】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタが、異なる閾値電圧（Ｖｔ）を有することを含む、請求項２１に記載の不揮発性メモリ装置。
【請求項２７】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタが、異なる酸化物厚さを有することを含む、請求項２１に記載の不揮発性メモリ装置。
【請求項２８】
前記感知増幅器は、ラッチ交差結合インバータを備える、請求項２１に記載の不揮発性メモリ装置。
【請求項２９】
前記感知増幅器は、自動ゼロ回路を備える、請求項２１に記載の不揮発性メモリ装置。
【請求項３０】
前記選択ビット線は、フルＶｄｄにバイアスされる、請求項２１に記載の不揮発性メモリ装置。
【請求項３１】
前記フラッシュメモリセルの第１のアレイ内の前記フラッシュメモリセル及び前記フラッシュメモリセルの前記第２のアレイ内の前記フラッシュメモリセルは、それぞれ、ソース側ホットエレクトロンプログラミングを使用してプログラムすることが可能である、請求項２１に記載の不揮発性メモリ装置。
【請求項３２】
前記フラッシュメモリセルの第１のアレイ内の前記フラッシュメモリセル及び前記フラッシュメモリセルの前記第２のアレイ内の前記フラッシュメモリセルは、それぞれ、ファウラーノルトハイムトンネルリングメカニズムを使用して消去することが可能である、請求項２１に記載の不揮発性メモリ装置。
【請求項３３】
前記回路は、前記選択ビット線に結合されたキャパシタを備える、請求項２１に記載の不揮発性メモリ装置。
【請求項３４】
前記回路は、前記キャパシタを放電するためのトランジスタをさらに備える、請求項３３の不揮発性メモリ装置。
【請求項３５】
前記回路は、前記ダミービット線に結合された前記複数のキャパシタのうちのいずれかを放電するためのトランジスタをさらに備える、請求項３３の不揮発性メモリ装置。
【請求項３６】
前記回路は、複数のスイッチを通して前記選択ビット線に選択的に結合された複数のキャパシタを備える、請求項２１に記載の不揮発性メモリ装置。
【請求項３７】
フラッシュメモリセルの第１のアレイと、
フラッシュメモリセルの第２のアレイと、
読み出し動作中に、前記第１のアレイ内の選択フラッシュメモリセル及び前記第２のアレイ内のダミーフラッシュメモリセルに結合される感知増幅器と、を備える不揮発性メモリ装置であって、
前記感知増幅器は、前記選択フラッシュメモリセルに結合された選択ビット線と、前記ダミーフラッシュメモリセルに結合されたダミービット線とを比較するための比較器を備え、
前記比較器は、前記選択ビット線に結合された第１のインバータ及び前記ダミービット線に結合された第２のインバータを備え、前記第１のインバータ及び前記第２のインバータの比率によって、感知オフセットが生成される、不揮発性メモリ装置。
【請求項３８】
フラッシュメモリセルの第１のアレイと、
フラッシュメモリセルの第２のアレイと、
読み出し動作中に、前記第１のアレイ内の選択フラッシュメモリセル及び前記第２のアレイ内のダミーフラッシュメモリセルに結合される感知増幅器と、を備える不揮発性メモリ装置であって、
前記感知増幅器は、前記選択フラッシュメモリセルに結合された選択ビット線と、前記ダミーフラッシュメモリセルに結合されたダミービット線とを比較するための比較器を備え、
前記比較器は、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記第１の入力トランジスタ及び前記第２の入力トランジスタに異なるバイアス電流を適用することによって、感知オフセットが生成される、不揮発性メモリ装置。
【請求項３９】
フラッシュメモリセルの第１のアレイと、
フラッシュメモリセルの第２のアレイと、
読み出し動作中に、前記第１のアレイ内の選択フラッシュメモリセル及び前記第２のアレイ内のダミーフラッシュメモリセルに結合された感知増幅器と、を備える不揮発性メモリ装置であって、
前記感知増幅器は、
前記選択フラッシュメモリセルに結合された選択ビット線と、前記ダミーフラッシュメモリセルに結合されたダミービット線とを比較するための比較器と、
バイアス電圧を前記選択ビット線に印加するための第１の回路及びバイアス電圧を前記ダミービット線に印加するための第２の回路と、を備え、
前記比較器は、前記選択ビット線に結合された第１の入力トランジスタ及び前記ダミービット線に結合された第２の入力トランジスタを備え、前記第１の入力トランジスタ及び前記第２の入力トランジスタの特性の１つ以上の差によって、オフセット電圧が生成される、不揮発性メモリ装置。
【請求項４０】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタの幅の差を含む、請求項３９に記載の不揮発性メモリ装置。
【請求項４１】
前記特性の１つ以上の差は、前記第１の入力トランジスタ及び前記第２の入力トランジスタの長さの差を含む、請求項３９に記載の不揮発性メモリ装置。
【請求項４２】
前記感知増幅器は、前記選択ビット線に結合された第１のインバータ及び前記ダミービット線に結合された第２のインバータを備え、前記第１のインバータ及び前記第２のインバータの比率によって、感知オフセットが生成される、請求項３９に記載の不揮発性メモリ装置。
【請求項４３】
前記感知増幅器は、ラッチ交差結合インバータを備える、請求項３９に記載の不揮発性メモリ装置。
【請求項４４】
前記感知増幅器は、自動ゼロ回路を備える、請求項３９に記載の不揮発性メモリ装置。
【請求項４５】
前記フラッシュメモリセルの第１のアレイ内の前記フラッシュメモリセル及び前記フラッシュメモリセルの前記第２のアレイ内の前記フラッシュメモリセルは、それぞれ、ソース側ホットエレクトロンプログラミングを使用してプログラムすることが可能である、請求項３９に記載の不揮発性メモリ装置。
【請求項４６】
前記フラッシュメモリセルの第１のアレイ内の前記フラッシュメモリセル及び前記フラッシュメモリセルの前記第２のアレイ内の前記フラッシュメモリセルは、それぞれ、ファウラーノルトハイムトンネルリングメカニズムを使用して消去することが可能である、請求項３９に記載の不揮発性メモリ装置。
【国際調査報告】
2019522862.tif 000023
2019522862.tif 000024
2019522862.tif 000025
2019522862.tif 000026