(57)【要約】  論理ゲートは、第１入力部（Ａ）及び第２入力部（Ｂ）を有し、さらに、各が正極端子及び負極端子を有する第１メモリスタ（Ｍ1）、第２メモリスタ（Ｍ2）、第３メモリスタ（Ｍ3）及び第４メモリスタ（Ｍ4）を有する。論理ゲートは、第１出力部（１２）及び第２出力部（１４）を有する。メモリスタは、ブッリジ構成に接続されている。第１メモリスタの負極端子と、第２メモリスタの正極端子とは、第１入力部に共通に接続され、第３メモリスタの負極端子と、第４メモリスタの正極端子とは、第２入力部に共通に接続される。第２メモリスタの負極端子と、第４メモリスタの負極端子とは、第１出力部に共通に接続され、第１メモリスタの正極端子と、第３メモリスタの正極端子とは、第２出力部に共通に接続される。使用時に、少なくとも１つの出力部の電圧、則ち、第１及び第２出力部間の電位差は、第１及び第２入力部に印加された電圧に対する論理演算の結果に相当する。【選択図】図２
2019512196.tif 000002
【特許請求の範囲】
【請求項１】
第１入力部及び第２入力部と、
各が正極端子及び負極端子を有する第１メモリスタ、第２メモリスタ、第３メモリスタ及び第４メモリスタと、
第１出力部及び第２出力部と、
を備え、
前記第１メモリスタの負極端子と前記第２メモリスタの正極端子とは、前記第１入力部に共通に接続され、
前記第３メモリスタの負極端子と前記第４メモリスタの正極端子とは、前記第２入力部に共通に接続され、
前記第２メモリスタの負極端子と前記第４メモリスタの負極端子とは、前記第１出力部に共通に接続され、
前記第１メモリスタの正極端子と前記第３メモリスタの正極端子とは、前記第２出力部に共通に接続され、
使用するときは、前記出力部の少なくとも一方の電圧、則ち、前記第１及び第２出力部間の電位差は、前記第１及び第２入力部に印加された電圧に対する論理演算の結果に相当する、論理ゲート。
【請求項２】
前記出力部間の電位差は、前記第１及び第２入力部に印加された電圧に対する論理演算の結果を構成し、前記論理演算は、XOR及びXNORの一方である、請求項１に記載の論理ゲート。
【請求項３】
トランジスタをさらに備え、
前記トランジスタのゲートは、前記第１及び第２出力部の一方に接続され、
前記トランジスタのドレインは、前記第１及び第２出力部の他方に接続され、
前記トランジスタのソースは、正又は負の供給電圧に接続されるか、又は接地される、請求項１又は２に記載の論理ゲート。
【請求項４】
前記トランジスタは、NMOS又はPMOSである、請求項３に記載の論理ゲート。
【請求項５】
同一極性の２つのメモリスタ端子の共通接続は、各の出力部に抵抗を介して接続されている、請求項１から４のいずれか一に記載の論理ゲート。
【請求項６】
前記第１出力部での電圧は、前記入力部について、前記第２出力部での電圧とは異なる論理演算を表す、請求項１から５のいずれか一に記載の論理ゲート。
【請求項７】
前記２つの異なる論理演算は、XOR及びAND、又はOR及びXNORである、請求項６に記載の論理ゲート。
【請求項８】
少なくとも１つのインバータを備え、
前記インバータの入力部は、前記第１及び第２出力部の一方に接続されて、バッファタイプの出力を前記インバータの出力部に提供する、請求項１から７のいずれか一に記載の論理ゲート。
【請求項９】
前記インバータは、CMOSインバータバッファである、請求項８に記載の論理ゲート。
【請求項１０】
各が請求項１から９のいずれか一に記載の論理ゲートの２つを有する、全加算回路。
【請求項１１】
ORゲート及びANDゲートの少なくとも一方を提供するように構成された少なくとも２つのさらなるメモリスタをさらに備える、請求項１０記載の全加算回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも１つのメモリスタが論理ゲートアーキテクチャに使用される、論理ゲート、又は複数論理ゲートに関する。
【背景技術】
【０００２】
メモリスタ（「メモリ・レジスタ」の略）は、将来性の高いナノスケール・プログラマブル抵抗メモリ装置として現れている。かかる装置は、高密度不揮発メモリ、物理的複製防止機能（physically uncloneable function: PUFs、又は「パフ」）、神経形態学的システム、及び論理設計などの分野に、既に用途を見いだしている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、既存のメモリスタベースの論理アーキテクチャの多くは、マルチプルクロック周期で動作し、演算用の複雑な制御論理を必要とする。その結果、これらは、既存のCMOS技術との統合は容易ではなく、既存のアーキテクチャと互換性の無い複雑な制御回路を要求する。さらに、ＣＭＯＳの容量は、ＣＭＯＳベースのシステムにおける不十分な上限限界をより高周波数に設定する阻害要因である。論理ゲート回路の電力消費を減らし、かつチップ面積利用を改善するという課題も存在する。
【０００４】
本発明は、上記課題の観点から発明された。
【課題を解決するための手段】
【０００５】
本発明の論理ゲートは、第１入力部及び第２入力部と、各が正極端子及び負極端子を有する第１メモリスタ、第２メモリスタ、第３メモリスタ及び第４メモリスタと、第１出力部及び第２出力部と、を備える。
【０００６】
第１メモリスタの負極端子と第２メモリスタの正極端子とは、共通に第１入力部に接続される。第３メモリスタの負極端子と、第４メモリスタの正極端子とは、第２入力部に共通に接続される。第２メモリスタの負極端子と、第４メモリスタの負極端子とは、第１出力部に共通に接続される。第１メモリスタの正極端子と、第３メモリスタの正極端子とは、第２出力部に共通に接続される。
【０００７】
使用するときは、出力部の少なくとも一方の電圧、則ち、第１及び第２出力部間の電位差は、第１及び第２入力部に印加された電圧に対する論理演算に相当する。
【０００８】
本発明のさらなる概念は、従属請求項において定義される。
【図面の簡単な説明】
【０００９】
【図１】メモリスタの回路記号を示す。
【図２】XOR機能を備えた本発明の実施の形態によるメモリスタ論理ゲートを示す。
【図３】XOR及びANDの二重機能を備えた本発明の実施の形態による論理ゲートを示す。
【図４】OR及びXNORの二重機能を備えた本発明の実施の形態による論理ゲートを示す。
【図５】本発明の実施の形態による全加算回路を示す。
【図６】メモリスタのＯＲゲートの回路及び回路記号を示す。
【図７】メモリスタのＡＮＤゲートの回路及び回路記号を示す。
【図８】インバータバッファ（ＣＭＯＳ ＮＯＴゲート）の回路及び回路記号を示す。
【図９ａ】本発明の実施の形態によるアンバッファ全加算回路の回路構成図である。
【図９ｂ】本発明の実施の形態によるアンバッファ全加算回路の回路構成図である。
【図９ｃ】本発明の実施の形態によるアンバッファ全加算回路の回路構成図である。
【図９ｄ】本発明の実施の形態によるアンバッファ全加算回路の回路構成図である。
【図１０ａ】本発明の実施の形態によるバッファタイプ全加算回路の回路構成図である。
【図１０ｂ】本発明の実施の形態によるバッファタイプ全加算回路の回路構成図である。
【図１０ｃ】本発明の実施の形態によるバッファタイプ全加算回路の回路構成図である。
【図１０ｄ】本発明の実施の形態によるバッファタイプ全加算回路の回路構成図である。
【図１１】本発明の実施の形態によるゲート及び比較例のゲートの両方の、ゲート入力及びXOR出力を示すグラフである。
【図１２】ＸＮＯＲ機能を備えた本発明のさらなる実施の形態によるメモリスタ論理ゲートを示す。
【図１３】ＸＯＲ及びＡＮＤ二重機能を備えた本発明のさらなる実施の形態による論理ゲートを示す。
【図１４】ＯＲ及びＸＮＯＲ二重機能を備えた本発明のさらなる実施の形態による論理ゲートを示す。
【発明を実施するための形態】
【００１０】
本発明の実施の形態を、図面を参照して記載する。
【００１１】
装置を流れる電流によって電気抵抗が変化する装置として、当該分野では、メモリスタが知られている。抵抗は、最小値ＲＯＮと最大値ＲＯＦＦとを有する。抵抗は、切り替えられ、また不揮発であるので（抵抗値は「記憶される」）、メモリスタは、メモリ素子として使用できる。図１は、メモリスタの記号を示す。本実施の形態では、斜線領域は「正極」端子２を示し、他方の端子４は「負極」端子である。正極端子２及び負極端子４に印加される電圧は、それぞれＶｐ、Ｖｎである。メモリスタは、Ｖｐ−Ｖｎ＞ＶＭのとき、低抵抗ＲＯＮに切り替わる。なお、ＶＭは、メモリスタ（メモリスタ装置）に固有な閾値であり、それ以外は、高抵抗ＲＯＦＦに切り替わる。本明細書で使用される「正極」及び「負極」の言葉は、メモリスタの端子を区別し、また、上記スイッチング動作を定義するラベルである。当該分野において、端子は、イン・アウト、活性・不活性、入力・出力、±等の他のラベルとしても使用されることがある。
【００１２】
メモリスタは、TiO2（例えば、ドープ領域及びアンドープ領域、並びにPt電極）、Ag/Ag5In5Sb60Te30/Ta; Ag-a-LSMO-Pt （アモルファス亜マンガン酸塩薄膜中のAg ナノフィラメント）、及び他の強誘電体及びドープト重合材料などの様々な材料から作製される。本発明の実施の形態は、メモリスタの特性があるならば、特定の材料に限定されない。しかしながら、実施の形態によっては、必要とされる材料及び電圧は、ＣＭＯＳエレクトロニクスと互換性を有する。
【００１３】
本発明の第１の実施の形態は、図２に示されるような純粋メモリスタＸＯＲアーキテクチャ１０である。ＸＯＲアーキテクチャは、４つのメモリスタＭ１，Ｍ２，Ｍ３，Ｍ４を含む。第１メモリスタＭ１の負極端子と第２メモリスタＭ２の正極端子とは、共通に（ＰＴ）第１入力部Ａに接続されている。第３メモリスタＭ３の負極端子と第４メモリスタＭ４の正極端子とは、共通に（ＰＢ）第２入力部Ｂに接続されている。第２メモリスタＭ２の負極端子と第４メモリスタＭ４の負極端子とは、共通に（ＰＲ）第１出力部１２に接続されている。第１メモリスタＭ１の正極端子と第３メモリスタＭ３の正極端子とは、共通に（ＰＬ）第２出力部１４に接続されている。第１及び第２出力部１２、１４に現れる電圧を、それぞれＶＬ１、ＶＬ２と表す。
【００１４】
表１に要約するように、ＶＬ１及びＶＬ２の間の電位差、則ちは、仮想負荷抵抗ＲＬの両端に現れる電圧は、入力部Ａ及びＢに印加される入力電圧に対してＸＯＲ演算のように振る舞う。この場合、入力電圧は、ｌｏｗ、則ちＯＦＦ論理状態に対する０Ｖ、及びｈｉｇｈ、則ちＯＮ論理状態に対する＋Ｖ１のうちのいずれかである。この表において、Ｖ１＞ＶＭであり、ＣＭＯＳ論理回路におけるＶＤＤに等価であると仮定され、ＯＮ状態電圧を表す。これを主題１に説明する。
テーマ１：  図２の純粋メモリスタ回路は、表１に示されるＸＯＲ機能を実現する。
【表１】
2019512196.tif 000003
証明：図２のアーキテクチャは、表１の各列を満たすことを示す。
列１：回路には電流が流れない。
列２：この場合、Ａを介したＭ２の正極端子の電圧は０Ｖであり、Ｖ１ＶがＢを介したＭ３の負極端子に現れるため、メモリスタＭ２＝Ｍ３＝ＲＯＦＦである。これに対して、メモリスタＭ４，Ｍ１は、正極端子がＶ１Ｖに近く、負極端子が０Ｖに近いため、メモリスタＭ４＝Ｍ１＝ＲＯＮになる。分圧のために、ＰＲでの電圧は、Ｖ１Ｖに上昇し、ＰＬでの電圧は０Ｖに向けて降下する。ここで、電流は、Ｂ→ＰＢ→ＰＲ→ＶＬ１→ＶＬ２→ＰＬ→ＰＴ→Ａの順に流れる。故に、これが論理１である。
列３：これは、列２に類似する。この場合、Ｍ１＝Ｍ４＝ＲＯＦＦ、一方、Ｍ２＝Ｍ３＝ＲＯＮになる。ＰＲの電圧がＶ１Ｖに向けて上昇し、ＰＬの電圧は０Ｖに向けて降下する。電流は、Ａ→ＰＴ→ＰＲ→ＶＬ１→ＶＬ２→ＰＬ→ＰＢ→Ａの順に流れる。故に、これが論理１である。
列４：この場合、ＰＬ（ＶＬ２）及びＰＲ（ＶＬ１）の両方が同一電圧レベルであり、ＲＬを流れる電流はない。故に、これが論理０（ゼロ）である。
【００１５】
これら演算は、入力と同じクロック周期で生じる。ここで、図２の回路は、単一周期で表１にあるＸＯＲ機能を呈する。故に、
2019512196.tif 000004
であり、以下が、図２の回路に対して真（true）となる。
【００１６】
2019512196.tif 000005
さらなる実施の形態を、単一周期におけるＸＯＲ／ＡＮＤ演算及びＸＮＯＲ／ＯＲ演算を実現するために図３及び４に示す。これらは、図２に符号１０で示す回路（負荷抵抗ＲＬを除く）のアーキテクチャに基づいている。このアーキテクチャは、図３及び４において簡略化のために箱１０によって示される。箱１０は、入力部Ａ，Ｂと出力部１２，１４とを有する。なお、同じ参照符号が本明細書全体に亘り同様な特徴ために使用される。図３及び４の新しい回路は、符号３０，４０によって示される。回路の各々が、スイッチング素子を含み、この場合、ＮＭＯＳトランジス（図３のＮＭＯＳＴ）と、ＰＭＯＳトランジス（図４のＰＭＯＳＴ）と、任意の抵抗ＲＤとを有する。このように、各回路は、１つのトランジスタと、回路１０の４つのメモリスタとからなり、「１Ｔ−４Ｍ」デザインと称す。図３の回路３０は、出力部３２，３４を有し、これら出力部での電圧は、それぞれＶＸＯＲ、ＶＡＮＤであり、入力部Ａ，Ｂに対する論理機能ＸＯＲ及びＡＮＤを提供する。図４の回路４０は、出力部４２，４４を有し、これら出力部での電圧はそれぞれＶＯＲ、ＶＮＯＲであり、入力部Ａ，Ｂに対する論理機能ＯＲ及びＸＮＯＲを提供する。
【００１７】
これらの回路は、大抵の既存の技術が要求する追加の制御入力・論理回路を必要とせずに、既存のＣＭＯＳ技術とのシームレスな統合に適している。ここで、ＮＭＯＳトランジスタ（ＮＭＯＳＴ）及びＰＭＯＳトランジスタ（ＰＭＯＳＴ）は、飽和領域及びカットオフ領域で動作すると仮定する。以下の解析は、これらの論理ゲートの演算の正確さを説明する。
テーマ２：図３のＮＭＯＳＴ及び図４のＰＭＯＳＴは、以下の論理演算をそれぞれ実行する。
2019512196.tif 000006
証明：証明は、最初に式（３）に注目することによって続く。
2019512196.tif 000007
原理１：図３の回路は、論理ＸＯＲ（ＶＸＯＲ）及びＡＮＤ（ＶＡＮＤ）演算を同時に行い、図４の回路は、論理ＸＮＯＲ（ＶＸＮＯＲ）及びＯＲ（ＶＯＲ）演算を同時に行う。
証明：式（２）及び式（１）によれば、図３及び４の回路は、それぞれＡＮＤ及びＯＲ演算を実現する。図３がＸＯＲ演算を実現することを証明するために、式（１）及び式（２）からＶＬ１及びＶＬ２をそれぞれ式（４）に代入する。
これは、
2019512196.tif 000008
さて、図４について、式（５）は、式（４）の単なる逆、則ち
2019512196.tif 000009
である。このように、証明は続く。
【００１８】
図２，３及び４の回路は、「弱」（バッファーレス）出力を実現する。しかしながら、１つ以上ＣＭＯＳインバータ・バッファ・ステージは、全電圧スイング及び電流ドライブ用に出力部で加えられる。例えば、図３の出力部３２（ＶＸＯＲ）に接続されるＣＭＯＳインバータ（２つのトランジスタを備える）は、出力を「強」ＸＮＯＲゲートへと変換し、一方、図４の出力部４４（ＶＸＮＯＲ）に接続されるＣＭＯＳインバータは、出力を「強」ＸＯＲゲートに変換する。これは、３Ｔ−４ＭバッファＸＯＲ／ＸＮＯＲゲートを作成し、このゲートは、従来構成に比較して、必要とするトランジスタの数を少なくできる。
【００１９】
論理ゲート回路の設計ルールを検討する。ＩＤ，ｓａｔを、ＮＭＯＳＴ及びＰＭＯＳＴに対するドレイン飽和電流とする。図３の回路に対する設計ルールを記載し、同様な設計ルールを図４に適用する。構成が正確に動作することを保証するために、トランジスタが飽和領域及びカットオフ領域で動作することが保証されることを必要とする。
2019512196.tif 000010
このとき、Ｍ２＝Ｍ４＝ＲＯＮであり、一方Ｍ１＝Ｍ３＝ＲＯＦＦである。また、ＶＬ１が関係する限り、Ｍ２｜｜Ｍ４＝ＲＯＮ｜｜ＲＯＮである。ここで、ＩＤ，ｓａｔ＝（ＶＤＤ−ＶＤＳ，ｓａｔ）／（ＲＤ＋ＲＯＮ｜｜ＲＯＮ）→（ＲＤ＋ＲＯＮ／２）＝（ＶＤＤ−ＶＤＳ，ｓａｔ）／ＩＤ，ｓａｔである。
2019512196.tif 000011
第１の場合、Ｍ１＝ＲＯＦＦ且つＭ３＝ＲＯＮであり、第２の場合、Ｍ１＝ＲＯＮ且つＭ３＝ＲＯＦＦである。両方の場合において、Ｍ１及びＭ３は、ＶＬ２に対する電圧分割器を形成する。ここで、（（Ｖ１×ＲＯＮ）／（ＲＯＮ＋ＲＯＦＦ））＜（ＮＭＯＳＴの閾値電圧）であることが保証される必要がある。
【００２０】
本発明の実施の形態を、いくつかのメモリスタモデルで検証し、構成は、ＲＯＮ及びＲＯＦＦの範囲に対して適切に動作する。低ＲＯＮに対しては、高抵抗値ＲＤが必要になり、一方高ＲＯＮに対しては、ＲＤは削除しても良い。抵抗ＲＤは、ディスクリートな抵抗成分であり、又はナノワイヤであっても良く、又はミクロ回路接続での固有抵抗であっても良い。
【００２１】
＜全加算器の実施の形態＞
アーキテクチャの多機能性（則ち、単一ゲートにおける１つ以上の論理演算出力）は、より複雑な回路のコンパクトな設計を提供する。これは、全加算回路設計において証明される。図５は、アンバッファ（弱）ＸＯＲ−ＸＯＲ  ２Ｔ−１０Ｍ全加算器設計を示す。これは、各々が図３の回路に相当する２つの多機能論理ゲート３０を含んでいる。加算されるべき２ビットが、入力部Ａ，Ｂに印加され、入力キャリービットが端子Ｃｉに印加される。総数ビットが、出力端子Ｓに現れ、出力キャリービットが端子Ｃｏに現れる。
【００２２】
2019512196.tif 000012
【００２３】
バッファタイプ及びアンバッファの全加算器の選択が設計された。これらの構造の説明を簡単にするために、図６から８を参照する。図６は、ＯＲゲートを形成するために接続された２つのメモリスタを示す。このＯＲゲートは、メモリスタＯＲゲート、又はＭＯＲゲートと呼ばれ、対応する記号を図面の右手側に示す。図７は、ＡＮＤゲートを形成するために接続された２つのメモリスタを示す。このＡＮＤゲートは、メモリスタＡＮＤゲート、又はＭＡＮＤゲートと呼ばれ、対応する記号を図面の右手側に示す。図８は、インバータ（ＮＯＴゲート）を形成するために接続された２つのトランジスタを示す。このインバータは、反転バッファとして動作し、対応する記号を図面の右手側に示す。
【００２４】
構造を表２に示す。「アーキテクチャ」の欄は、第１及び第２総和ステージにおける図３及び４のアーキテクチャを使用する可能な方法の全てを示す。「アンバッファ」及び「バッファタイプ」の欄は、アンバッファ及びバッファタイプ全加算器に対し、使用されるトランジスタ及びメモリスタ素子の個数と、必要とされる素子（構成要素）の全体数とをまとめている。対応する回路をアンバッファ用に図９ａーｄに示し、バッファタイプ用に図１０ａ−ｄ（ａ−ｄは、表２に示すアーキテクチャの列１−４に相当）に示す。図９及び１０において、ＸＯＲ及びＡＮＤとラベルが付された出力部を有するボックスは、図３の回路であり、ＯＲ及びＸＮＯＲとラベルが付された出力部を有するボックスは、図４の回路である。他の記号は、図６から８の回路に相当する。図９ａの回路は、図５の回路と同じであるが、メモリスタＭ５、Ｍ６がＭＯＲゲート記号に置換されている。
【００２５】
【表２】
2019512196.tif 000013
【００２６】
表２において、「バッファタイプ」の欄は、ＣＭＯＳインバータを備え、出力部（図１０に示す回路）でスイングする全電圧を達成する構成を表す。この欄において、ＸＯＲ−ＸＯＲ構成は、最もコンパクトであり（１０Ｔ−１２Ｍ）、高い信頼性性能を示す。この回路を図１０ａに示す。分かるように、ＣＭＯＳインバータは、各ＸＯＲ出力部に接続され、キャリーは二重に反転される。ここで、これは、３Ｔ＋３Ｔ＋４Ｔ＝１０Ｔ、且つ８Ｍ＋２Ｍ＋２Ｍ＝１２Ｍを必要とする。これは、既存の構成、例えば１６Ｔ−１８Ｍ及び２７Ｔ−２Ｍを使う構成よりも実質的に優れている。
【００２７】
＜性能＞
メモリスタは、ＶＴＥＡＭモデルに基づいたVerilog-Aにコード化され（Kvatinsky, S., Ramadan, M., Friedman, E. G., Kolodny, A.: 'VTEAM: A General Model for Voltage-Controlled Memristors', IEEE Trans. Circuits Syst. II: Express briefs, 2015, 62, (8), PP. 786-790）、回路は、Cadence Virtuoso（登録商標）において設計されてシミュレートされた。
2019512196.tif 000014
また、これは、ＲＯＮに亘って約０．２４Ｖの降下を保証して、設計ルール（２）を満足する。ＲＯＦＦが高くなるにつれて、例えばＲＯＦＦ＝８０ＫΩの場合、電力性能もより良くなる。
【００２８】
本発明の３Ｔ−４Ｍの実施の形態の性能を、Mishra等からのＣＭＯＳベース構成と比較した（Mishra, S. S., Agrawal, A. K., Nagaria, R. K.: 'A comparative performance analysis of various CMOS design techniques for XOR and XNOR circuits', International Journal on Emerging Technologies, 2010, 1, (1), pp. 1-10）。表３の最初の２つの列は、３Ｔ−４Ｍ  ＸＯＲ及びＸＮＯＲゲート（それぞれ図４及び３に相当し、ＸＮＯＲ又はＸＯＲの出力部において図８のさらなる２Ｔインバータ・バッファを備える）の性能を表す。一方、最後の２つの列は、Ｍｉｓｈｒａ等の１０Ｔ／８Ｔ  ＣＭＯＳ  ＸＯＲ／ＸＮＯＲゲートの性能を表す。後者の構成は、「弱」６Ｔ  ＸＯＲゲートに基づいている。負荷容量は、１フェムトファラッド（ｆＦ）になると考えられた。電力（単位はマイクロワット（μＷ））は、全静的及びダイナミック電力の平均である。本発明の実施の形態による両構成は、一貫した性能を８ＧＨｚに維持しながらも、必要とされる電力がＣＭＯＳ構成よりもかなり少なくなる。実際、ＣＭＯＳ構成は、４ＧＨｚ周波数近傍で機能しなくなった（正しい動作を示す「Stat」又はステータス欄：通過又は失敗）。さらに、バッファタイプＸＮＯＲ構成の実施の形態は、バッファタイプＸＯＲ構成の実施の携帯よりも相当電力効率が良い。これは、ＮＭＯＳＴ対ＰＭＯＳＴの使用によるところであり、これらは、図３及び４に示すように接続されている。
【００２９】
【表３】
2019512196.tif 000015
【００３０】
図１１は、周知の構成と比較した、８ＧＨｚでの上記３Ｔ−４ＭバッファタイプＸＯＲゲート実施の形態の性能を示す。上部の２つの信号は、端子Ａ及びＢに印加される入力電圧であり、３番目のグラフは、Mishra等の１０Ｔ ＣＭＯＳ ＸＯＲゲートの出力である。４番目のグラフは、Mathew等からの６Ｔ−２Ｍハイブリッド・メモリスタＣＭＯＳベースのＸＯＲ構成の出力である（Mathew, J., Chakraborty, R. S., Sahoo, D. P., Yang, Y., Pradhan, D.K.: 'A novel memristor based physically uncloneable function', ELSEVIER, INTEGRATION, the VLSI journal, 2015 51, pp. 37-45）。最下段のグラフは、３Ｔ−４ＭバッファタイプＸＯＲゲートの実施の形態の出力である。不適切な論理演算や不完全な電圧スイングによって分かるように、比較例の１０ＴＣＭＯＳ及び６Ｔ−２Ｍ ＸＯＲゲートは、機能しない。
【００３１】
表２におけるバッファタイプ全加算器構成も、様々な周波数でテストされた。最初の列からの１０Ｔ−１２Ｍ構成（ＸＯＲ−ＸＯＲアーキテクチャ）は、８ＧＨｚで正確に動作し、６３．５３μＷの電力を必要とした。これは、単一のＣＭＯＳ ＸＯＲゲートによって消費される電力よりも低い（表３）。
【００３２】
＜さらなる変形例＞
図２を参照すると、メモリスタＭ２，Ｍ４は、入力部Ａ，ＢについてのＯＲゲートを形成し、このＯＲは、出力部１２に現れる電圧ＶＬ１になる（図６の「ＭＯＲ」ゲートを参照）。メモリスタＭ１，Ｍ３は、入力部Ａ，ＢについてのＡＮＤゲートを形成し、このＡＮＤは、出力部１４に現れる電圧ＶＬ２になる（図７の「ＭＡＮＤ」ゲートを参照）。図２の純メモリスタアーキテクチャは、ＸＯＲゲートのように動作する（表１）。ここで、ＮＭＯＳ及びＰＭＯＳトランジスタが、適切に動作し、且つＸＯＲ及びＸＮＯＲゲート機能を提供するためには、ＶＬ１＞＝ＶＬ２である（図３及び４）。
【００３３】
図１２の回路６０に示されるように、メモリスタの極性を反転させることも可能である。出力部６２での電圧ＶＬ１は、入力部Ａ，ＢでのＡＮＤ演算であり、出力部６４での電圧ＶＬ２は、ＯＲ演算であり、則ち、ＡＮＤ及びＯＲゲートが図２に比較してスワッピングされる。この場合、回路は、純メモリスタＸＮＯＲ機能のように動作する。しかしながら、この場合、トランジスタＴが動作してＸＯＲ及びＸＮＯＲ機能を提供するためには、ＶＬ２＞＝ＶＬ１を保証する必要がある（図１３及び１４をそれぞれ参照）。ＶＬ１及びＶＬ２の役割は、図３及び４に比較して、図１３及び１４において逆になることに留意する（端子１２，１４及び端子６４，６２を参照）。これらの変化によって、図１３の回路は、図３の回路と同じであり、図１４の回路は、図４の回路と同じである。
【００３４】
高性能多機能論理アーキテクチャが現れ、既存のＣＭＯＳ技術とシームレスに統合されうる。一の実施の形態は、１つのトランジスタ及び４つのメモリスタ（１Ｔ−４Ｍ）からなる構成であり、この構成は、既存の技術に比較して、必要とされるトランジスタ及びメモリスタの数がかなり少ない。発明を具体化する構成は、特に高周波数でのチップ面積、電力消費、及び信頼性能の観点から、ハイブリッドＣＭＯＳメモリスタ構成と同様に、既存のＣＭＯＳよりも格段に優れている。
【００３５】
特に、１Ｔ−４Ｍ構成は、単一の周期において、則ち入力が印加される同一周期の間に、複数機能（ＸＯＲ／ＡＮＤ又はＸＮＯＲ／ＯＲ）を実現し、既存の技術に比較して、オーバーヘッドの最も少ない状態で、既存のＣＭＯＳ技術にシームレスに統合される。メモリスタの１つの長所は、メモリスタを３Ｄに組むことができることであり、一方、ＣＭＯＳでは、２Ｄの組み立てのみが可能である。これによって、メモリスタは、Ｚ軸に沿って組み立て、ＣＭＯＳレイアウトのＸ−Ｙ軸に亘って層をなすように配置されることが可能になる。さらに、ＣＭＯＳの容量は、ＣＭＯＳベースシステムのかなり乏しい上方限界をより高周波数に設定する阻害要因である。ＣＭＯＳベース構成のこれらの短所は、本発明の実施の形態においてＣＭＯＳトランジスタの個数を減らすことによってアドレスされる。これは、高周波数での実施の形態の信頼性をかなり改善するのみならず、電力消費をかなり減らして、チップ面積利用をより良いものとする。後者は、空間がＣＭＯＳ層内に解放されるので可能になる。このＣＭＯＳ層内では、ＣＭＯＳ機能が、ＣＭＯＳ技術のみに依存したユニットによって組み込まれる。提案された実施の形態は、メモリスタカウントの減少も可能にする。
【００３６】
さらに、本発明を具体化するアーキテクチャの多機能性の特徴によって、本明細書で定義される、最適化・低複雑度・全加算回路によって証明されるような、コンパクト且つ効率的なシステムの設計が可能になる。
【符号の説明】
【００３７】
Ｍ１、Ｍ２、Ｍ３、Ｍ４  メモリスタ
Ａ、Ｂ  入力部
１２，１４  出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９ａ】
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【図９ｂ】
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【図９ｃ】
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【図９ｄ】
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【図１０ａ】
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【図１０ｂ】
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【図１０ｃ】
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【図１０ｄ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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