(57)【要約】  説明される例は、ＬＬＣ共振コンバータ（１００）のための集積磁気回路を含み、インダクタセル（１２２−５）、及びスタック構造（１３０）に配されるコア（１１０−１）を備える複数の変圧器セル（１２２−１）を含む。個々の変圧器セル（１２２−１）は、変圧器コア構造（１１０−１）の周りに延在する一次及び二次巻線（Ｐ１、Ｓ１）、及び二次巻線（Ｓ１）に直列に接続される二次トランジスタ（ＳＲ１）を含む。コア及び巻線損失を低減するために１つ又は複数の巻線がコアスタック間隙近くに成形される。インダクタセル（１２２−５）は、インダクタ（ＬＲ）を提供するためインダクタコア構造（１１０−５）の周りに延在するインダクタ巻線（ＬＷ）、及びキャパシタ（ＣＲ）を含む。インダクタセル（１２２−５）は、セル間の磁束を相殺するため単一の磁気回路において、変圧器一次巻線（Ｐ１）、インダクタ巻線（ＬＷ）、及び変圧器二次巻線（Ｓ１）を磁気的に結合するように変圧器セル（１２２−１）と共にスタック構造（１３０）に配される。
2019534674.tif 000002
【特許請求の範囲】
【請求項１】
電力変換システムであって、
スイッチング回路であって、第１の入力ノードとスイッチングノードとの間に接続される第１の一次側トランジスタ、及び前記スイッチングノードと第２の入力ノードとの間に接続される第２の一次側トランジスタを含む、前記スイッチング回路、
直列回路であって、前記スイッチングノードと前記第２の入力ノードとの間で直列に接続される、整数Ｎ個の変圧器一次回路、キャパシタ、及びインダクを含み、Ｎが１より大きい、前記直列回路、
Ｎ個の変圧器二次回路であって、個々の前記変圧器二次回路が、少なくとも１つの変圧器二次巻線、及び、第１のコンバータ出力と第２のコンバータ出力との間で前記変圧器二次巻線に直列に接続される、少なくとも１つの二次トランジスタ又はダイオードを含む、前記Ｎ個の変圧器二次回路、
制御回路であって、前記変圧器の一次巻線にＡＣ信号を提供するため、前記スイッチングノードを前記第１及び第２の入力ノードに交互に結合するように、前記第１及び第２の一次側トランジスタを交互にオンオフするために第１のセットのスイッチング制御信号を提供するための第１のセットの出力を含む、前記制御回路、
前記変圧器一次回路、前記インダクタ、及び前記変圧器二次回路を磁気的に結合するための単一の磁気回路を提供するためのコアスタック構造、
を含み、
前記コアスタック構造が、
スタックに配置されるＮ個のコンバータコア構造であって、前記個々の変圧器一次回路が、前記変圧器コア構造のうち対応する１つの変圧器コア構造の少なくとも一部の周りに巻かれる変圧器一次巻線を含み、前記個々の二次回路が、前記変圧器コア構造のうちの対応する１つの変圧器コア構造の少なくとも一部の周りに巻かれる少なくとも１つの変圧器二次巻線を含む、前記Ｎ個のコンバータコア構造と、
前記スタックに配置されたインダクタコア構造であって、前記インダクタが、前記インダクタコア構造の少なくとも一部の周りに巻かれるインダクタ巻線を含む、前記インダクタコア構造と、
を含む、
電力変換システム。
【請求項２】
請求項１に記載の電力変換システムであって、
前記変圧器コア構造及び前記インダクタコア構造がＥ形構造であり、前記個々のＥ形構造が、
第１の端部から第２の端部まで第１の方向に延在するベースであって、頂部側及び反対の底部側を含む、前記ベース、
前記第１の端部に近接する前記ベースの前記頂部側から第２の方向に外方に延在する第１の端部レッグ、
前記第２の端部に近接する前記ベースの前記頂部側から前記第２の方向に外方に延在する第２の端部レッグ、及び、
前記ベースの前記頂部側から前記第２の方向に外方に延在する中間レッグであって、前記第１の方向に沿って、前記第１の端部レッグと前記第２の端部レッグとの間で、前記第１の端部レッグ及び前記第２の端部レッグから離間される前記中間レッグ、
を含み、
前記インダクタ巻線が、前記インダクタコア構造の前記中間レッグの周りに巻かれ、
前記個々の変圧器一次巻線及び変圧器二次巻線が、前記対応する変圧器コア構造の前記中間レッグの周りに巻かれる、
電力変換システム。
【請求項３】
請求項２に記載の電力変換システムであって、
前記インダクタコア構造及びＮ−１個の前記変圧器コア構造の前記端部レッグ及び中間レッグが、隣接する変圧器コア構造の前記ベースに面し、
前記コアスタック構造が、前記変圧器コア構造の第１のもの、前記端部レッグ及び中間レッグに面する側を含み、頂部コア構造を更に含む、
電力変換システム。
【請求項４】
請求項３に記載の電力変換システムであって、
前記コア構造が、各変圧器コア構造の前記端部レッグと前記隣接する変圧器又は頂部コア構造の前記ベースとの間に間隙を提供するために、前記コアスタック構造において互いに離間されており、
前記個々の変圧器一次巻線及び変圧器二次巻線が、各個々の変圧器コア構造の前記中間レッグと前記端部レッグとの間のスペースにスタックされ、
前記変圧器巻線の最上位の巻線が、前記変圧器コア構造の前記ベースから最も遠くに配置され、
最上位の巻線が、他の前記変圧器巻線の横方向離間距離より大きい距離、前記端部レッグから横方向に離間されている、
電力変換システム。
【請求項５】
請求項４に記載の電力変換システムであって、前記最上位の巻線が、前記変圧器二次巻線の１つである、電力変換システム。
【請求項６】
請求項４に記載の電力変換システムであって、前記個々の二次回路が、
前記変圧器コア構造のうち対応する１つの変圧器コア構造の少なくとも一部の周りに巻かれる第１及び第２の変圧器二次巻線であって、前記変圧器二次巻線が第１及び第２の端部を個々に含み、第１及び第２の変圧器二次巻線の前記第１の端部が前記第２のコンバータ出力に接続される、前記第１及び第２の変圧器二次巻線、及び
第１及び第２の二次トランジスタであって、前記第１の二次トランジスタが、前記第１の変圧器二次巻線の前記第２の端部と前記第１のコンバータ出力との間に接続され、前記第２の二次トランジスタが、前記第２の変圧器二次巻線の前記第２の端部と前記第１のコンバータ出力との間に接続される、前記第１及び第２の二次トランジスタ、
を含む、電力変換システム。
【請求項７】
請求項６に記載の電力変換システムであって、前記第１及び第２の一次側トランジスタが窒化ガリウム（ＧａＮ）電界効果トランジスタである、電力変換システム。
【請求項８】
請求項４に記載の電力変換システムであって、前記個々の変圧器一次巻線及び変圧器二次巻線が、印刷回路基板（ＰＣＢ）構造上又はＰＣＢ構造の中に形成される導電構造である、電力変換システム。
【請求項９】
請求項１に記載の電力変換システムであって、前記コア構造が、各変圧器コア構造と隣接するコア構造との間に間隙を提供するために、前記コアスタック構造において互いに離間される、電力変換システム。
【請求項１０】
請求項９に記載の電力変換システムであって、
前記個々の変圧器一次巻線及び変圧器二次巻線が、各個々の変圧器コア構造のスペースにおいてスタックされ、
前記変圧器巻線の最上位の巻線が、前記変圧器コア構造のベースから最も遠くに配置され、
前記最上位の巻線が、他の前記変圧器巻線の前記スペースの前記端部からの横方向離間距離より大きい距離、前記スペースの端部から横方向に離間される、
電力変換システム。
【請求項１１】
請求項１に記載の電力変換システムであって、前記個々の二次回路が、
前記変圧器コア構造のうち対応する１つの変圧器コア構造の少なくとも一部の周りに巻かれる第１及び第２の変圧器二次巻線であって、前記変圧器二次巻線が、第１及び第２の端部を個々に含み、前記第１及び第２の変圧器二次巻線の前記第１の端部が、前記第２のコンバータ出力に接続される、前記第１及び第２の変圧器二次巻線、及び
第１及び第２の二次トランジスタであって、前記第１の二次トランジスタが、前記第１の変圧器二次巻線の前記第２の端部と前記第１のコンバータ出力との間に接続され、前記第２の二次トランジスタが、前記第２の変圧器二次巻線の前記第２の端部と前記第１のコンバータ出力との間に接続される、前記第１及び第２の二次トランジスタ、
を含む、電力変換システム。
【請求項１２】
請求項１に記載の電力変換システムであって、前記第１及び第２の一次側トランジスタが、窒化ガリウム（ＧａＮ）電界効果トランジスタである、電力変換システム。
【請求項１３】
請求項１に記載の電力変換システムであって、前記個々の変圧器一次巻線及び変圧器二次巻線が、印刷回路基板（ＰＣＢ）構造の上又はＰＣＢ構造の中に形成される導電構造である、電力変換システム。
【請求項１４】
請求項１３に記載の電力変換システムであって、前記二次トランジスタ及び各個々の二次回路の出力キャパシタが、前記対応するＰＣＢ構造上に取り付けられる、電力変換システム。
【請求項１５】
請求項１に記載の電力変換システムであって、前記インダクタ巻線が、印刷回路基板（ＰＣＢ）構造の上又はＰＣＢ構造の中に形成される導電構造であり、前記キャパシタが前記ＰＣＢ構造上に取り付けられる、電力変換システム。
【請求項１６】
共振コンバータのための集積された磁気回路であって、
スタック構造に配置される複数の変圧器セルであって、前記個々の変圧器セルが、
変圧器コア構造と、
変圧器セル印刷回路基板（ＰＣＢ）上又は変圧器セル印刷回路基板ＰＣＢの中の前記変圧器コア構造の周りに延在する導電構造として形成される変圧器一次巻線と、
前記変圧器セルＰＣＢ上又は前記変圧器セルＰＣＢの中の前記変圧器コア構造の周りに延在する導電構造として形成される変圧器二次巻線と、
前記変圧器セルＰＣＢ上に取り付けられ、第１のコンバータ出力と第２のコンバータ出力との間で前記変圧器二次巻線に直列に接続される、二次トランジスタ又はダイオードと、
を含む、前記複数の変圧器セル、及び
インダクタセル、
を含み、
前記インダクタセルが、インダクタコア構造と、インダクタセルＰＣＢ上又はインダクタセルＰＣＢの中の前記インダクタコア構造の周りに延在する導電構造として形成されるインダクタ巻線と、前記インダクタセルＰＣＢ上に取り付けられ、前記インダクタ巻線に直列に接続される共振キャパシタとを含み、
前記インダクタ巻線が、前記共振キャパシタ、及び前記個々の変圧器セルの前記一次巻線に直列に接続され、
前記インダクタセルが、単一の磁気回路において、前記変圧器一次巻線、前記インダクタ巻線、及び前記変圧器二次巻線を磁気的に結合するために、前記変圧器セルと共に前記スタック構造内に配置される、
集積された磁気回路。
【請求項１７】
請求項１６に記載の集積された磁気回路であって、前記個々の変圧器セルが、
前記変圧器セルＰＣＢ上又は前記変圧器セルＰＣＢの中の前記変圧器コア構造の周りに延在する導電構造として形成される第１及び第２の変圧器二次巻線であって、前記変圧器二次巻線が個々に第１及び第２の端部を含み、前記第１及び第２の変圧器二次巻線の前記第１の端部が、前記第２のコンバータ出力に接続される、前記第１及び第２の変圧器二次巻線、及び
第１及び第２の二次トランジスタであって、前記第１の二次トランジスタが、前記第１の変圧器二次巻線の前記第２の端部と前記第１のコンバータ出力との間に接続され、前記第２の二次トランジスタが、前記第２の変圧器二次巻線の前記第２の端部と前記第１のコンバータ出力との間に接続される、前記第１及び第２の二次トランジスタ、
を含む、集積された磁気回路。
【請求項１８】
請求項１６に記載の集積された磁気回路であって、
前記コア構造が、各変圧器コア構造と隣接するコア構造との間に間隙を提供するために、前記コアスタック構造において互いに離間され、
前記個々の変圧器一次巻線及び変圧器二次巻線が、各個々の変圧器コア構造のスペース内に配置され、
前記変圧器巻線の最上位の巻線が、前記変圧器コア構造のベースから最も遠くに配置され、
前記最上位の巻線が、他の前記変圧器巻線の前記スペースの端部からの横方向離間距離より大きい距離、前記スペースの前記端部から横方向に離間されている、
集積された磁気回路。
【請求項１９】
ＬＬＣ共振コンバータであって、
スイッチングノードにおいて交流電圧を提供するためのスイッチング回路、
前記スイッチングノードと基準ノードとの間の直列回路において接続される、キャパシタ、インダクタ、及び複数の変圧器一次回路、
スタック構造において配置される複数の変圧器セルであって、前記個々の変圧器セルが、
変圧器コア構造と、
前記変圧器コア構造の周りに延在する変圧器一次巻線と、
前記変圧器コア構造の周りに延在する変圧器二次巻線と、
第１のコンバータ出力と第２のコンバータ出力との間で前記変圧器二次巻線に直列に接続される二次トランジスタ又はダイオードと、
を含む、前記個々の変圧器セル、
インダクタセルであって、インダクタコア構造と、前記インダクタを提供するため前記インダクタコア構造の周りに延在するインダクタ巻線と、前記キャパシタとを含み、前記インダクタセルが、前記変圧器一次巻線、前記インダクタ巻線、及び前記変圧器二次巻線を単一の磁気回路において磁気的に結合させるために、前記変圧器セルと共に前記スタック構造に配置される、前記インダクタセル、及び
前記スイッチングノードにおいて前記交流電圧を提供するように前記スイッチング回路のスイッチを動作させるための一次側スイッチング制御信号を提供するための第１の出力を含む、制御回路、
を含む、ＬＬＣ共振コンバータ。
【請求項２０】
請求項１９に記載のＬＬＣ共振コンバータであって、前記スイッチング回路が窒化ガリウム（ＧａＮ）電界効果トランジスタを含む、ＬＬＣ共振コンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
ＬＬＣコンバータは、入力信号から、分離された出力電圧信号を提供する直列共振コンバータの形態である。ＬＬＣコンバータは、変圧器一次巻線を備える直列共振回路を含む。スイッチング回路が、共振回路又はタンク回路のスイッチングノードを正のサプライノードと接地ノードとに交互に結合して、変圧器一次巻線を介して交互の共振電流フローを提供する。整流器等の二次回路が、負荷を駆動するための出力電圧を提供する。二次回路は、同期整流器スイッチ又はダイオード整流器を含み得る。一次側スイッチング回路は、出力電圧をレギュレートするために調節され得る。ＬＬＣ共振コンバータは、高効率及び高電力密度を可能とし、広い負荷範囲にわたり、一次側スイッチに対しゼロ電圧スイッチング及び低オフ電流を提供し得る。これらの利点により、高性能サーバー、電気通信用途等の種々の応用例に対しＬＬＣ共振コンバータが望ましいものとなっている。一次側スイッチング周波数が共振周波数より低いとき、二次側同期整流器デバイスは、ゼロ電流スイッチングを用いてオフにされ得る。これは、ホールドアップ時間要件を備える応用例に対して、効率を低下させること無く、電圧利得ブースト機能を促進し得る。高いスイッチング周波数における動作は、ＬＬＣ共振コンバータにおいて磁気構成要素及びキャパシタのサイズを低減することを可能にする。しかしながら、それはスイッチング関連損失及び磁気構成要素損失を増大させ、その結果、効率が低下する。出力キャパシタンス及びゲート電荷を低減するために、窒化ガリウム（ＧａＮ）トランジスタ等の広帯域一次側スイッチが用いられ得、循環電流損失及びゲート駆動損失を軽減して、一層高いスイッチング周波数における動作を促進する。しかしながら、ＬＬＣ共振コンバータに対して用いられる磁気回路は、特に高いスイッチング周波数において、コア損失及び巻線損失に起因して、コンバータ効率改善にとって制約のままである。ＬＬＣ共振コンバータに対して、一層高い効率及び電力密度をサポートするために更なる改善が望まれる。
【発明の概要】
【０００２】
例示の集積された磁気回路は、インダクタコア及び変圧器コアを備えるインダクタセル及び複数の変圧器セルを含み、インダクタコア及び変圧器コアは、磁束相殺を促進するため、一次側インダクタ巻線を変圧器の一次及び二次巻線に磁気的に結合させるための単一の磁気回路を提供するように、スタック構造で配される。個々の変圧器セルは、変圧器コア構造の周りに延在する一次及び二次巻線、及び二次巻線と直列に接続される二次トランジスタ又はダイオードを含む。或る例において、二次回路は、同期整流器動作のために、２つの二次巻線及び２つの対応する二次トランジスタを含む。幾つかの例において、コア構造は、磁気回路間隙を提供するために互いに離間される。或る例において、１つ又は複数の変圧器巻線が、コアフリンジング損失を低減するために、コアスタック間隙に近いコア構造から更に遠くに成形又は離間される。個々の変圧器セルは、印刷回路基板（ＰＣＢ）上にトレース又は他の導電構造として形成される一次及び／又は二次巻線を含み得、二次トランジスタ及び出力キャパシタは、一層高い電力密度のためのコンパクト設計を促進するために、変圧器セルＰＣＢ上に取り付けられ得る。インダクタセルは、共振キャパシタ、及び共振回路インダクタを提供するためにインダクタコア構造の周りに延在するインダクタ巻線を含む。或る例において、インダクタ巻線は、インダクタセルＰＣＢ上に導電構造として形成され得、その際、共振キャパシタはインダクタセルＰＣＢ上に取り付けられる。説明される例はまた、窒化ガリウム（ＧａＮ）トランジスタを含む一次側スイッチング回路、及びＤＣ出力電圧信号を提供するために一次側及び二次側スイッチにスイッチング制御信号を提供するための制御回路を更に含む電力変換システムを含む。
【図面の簡単な説明】
【０００３】
【図１】例示の集積ＬＬＣ変圧器を備える例示のレギュレートされたＬＬＣ共振コンバータの概略図である。
【０００４】
【図２】変圧器結合のための４個のセル及びＬＬＣ共振コンバータの例示の共振インダクタのための１個のセルとともにスタックされる、５個のＥ形コア及び頂部コアを備える例示の集積された磁気回路の透視図である。
【０００５】
【図３】印刷回路基板の上又はその中に導電構造として形成され、例示の変圧器コア構造の中間レッグの周りに延在する二次巻線の平面図である。
【０００６】
【図４】例示のＥ形変圧器コア構造の透視図である。
【０００７】
【図５】隣接するセルコア構造との間に磁束相殺を示す間隙を備える、例示の集積変圧器スタック構造の正面図である。
【０００８】
【図６】成形された巻線を備える別の例示の集積変圧器スタック構造の正面図である。
【０００９】
【図７】例示のコア構造の外側レッグから第１の距離離間される、印刷回路基板の頂部層上に導電構造として形成される最上位の二次巻線の平面図である。
【００１０】
【図８】例示のコア構造の外側レッグから一層小さい第２の距離離間される、印刷回路基板のより下位の第２の層に導電構造として形成される一次巻線の平面図である。
【００１１】
【図９】コア構造の外側レッグから一層小さい第３の距離離間される、印刷回路基板のより下位の第３の層に導電構造として形成される一次巻線の平面図である。
【００１２】
【図１０】コア構造の外側レッグから第３の距離離間される、導電構造として又は印刷回路基板上に形成されるインダクタ巻線の平面図である。
【００１３】
【図１１】例示のコア構造の外側レッグから第１の距離離間される、多層印刷回路基板の頂部層上にシングルワイドトレース導電構造として形成される最上位の二次巻線の平面図である。
【００１４】
【図１２】例示のコア構造の外側レッグから一層小さい第２の距離離間される、多層印刷回路基板のより下位の第２の層にシングルワイドトレース導電構造として形成される一次巻線の第１の部分の平面図である。
【００１５】
【図１３】例示のコア構造の外側レッグから更に一層小さい第３距離離間される、多層印刷回路基板のより下位の第３の層にシングルワイドトレース導電構造として形成される一次巻線の第２の部分の平面図である。
【００１６】
【図１４】例示のコア構造の外側レッグから第３の距離離間される、多層印刷回路基板のより下位の第４の層にシングルワイドトレース導電構造として形成される一次巻線の第３の部分の平面図である。
【００１７】
【図１５】例示のコア構造の外側レッグから第３の距離離間される、多層印刷回路基板のより下位の第５の層に、シングルワイドトレース導電構造として形成される一次巻線の第４の部分の平面図である。
【００１８】
【図１６】例示のコア構造の外側レッグから第３の距離離間される、多層印刷回路基板のより下位の第６の層に、シングルワイドトレース導電構造として形成される第２の二次巻線の平面図である。
【００１９】
【図１７】スタックされたコアを備える例示の集積された変圧器、及び分離されたコアを用いる設計の、コア損失の例示のグラフである。
【００２０】
【図１８】分離されたコアを備える例示のＬＬＣ変圧器巻線設計、及びスタックされたコアを備える集積された変圧器の、巻線損失の例示のグラフである。
【００２１】
【図１９】スタックされたコアを備える集積変圧器を用いる例示の共振ＬＬＣコンバータの異なる負荷に対する測定効率及び推定効率の例示のグラフである。
【発明を実施するための形態】
【００２２】
図面において、類似の参照番号は一貫して類似の構成要素を指し、種々の特徴は、必ずしも寸法通り描かれてはいない。本明細書において、用語「結合する」は、間接的又は直接的な電気的又は機械的接続又はそれらの組み合わせを含む。例えば、第１のデバイスが第２のデバイスに結合するか又は第２のデバイスと結合される場合、その接続は、直接的な電気的接続を介してもよく、又は１つ又は複数の介在デバイス及び接続を介する間接的な接続を介してもよい。
【００２３】
例示の実施形態は、共振回路インダクタ及びキャパシタ構成要素を集積するためスタックされたコアセル構造、及び改善されたＬＬＣ共振コンバータ又はその他の応用例のための変圧器一次及び二次回路を用いる、集積された磁気回路を含む。
【００２４】
図１及び図２は、コアスタック構造１３０として形成される集積されたＬＬＣ変圧器磁気回路を備えるレギュレートされたＬＬＣ共振電力コンバータ１００として実装される電力変換システムを示す。コンバータ１００は、入力電圧信号ＶＩを受信する第１及び第２の入力ノード１０２及び１０４を含む。一例において、入力信号ＶＩは、第２の入力ノード１０４に対して、第１の入力ノード１０２において正であるＤＣ電圧であり、第２の入力ノード１０４は、接地又は他の基準電圧接続であり得る。
【００２５】
コンバータ１００は、スイッチングノード１０６において交流電圧ＶＳＷを提供するスイッチング回路１３２を含む。図示された例において、スイッチング回路１３２は、第１の入力ノード１０２とスイッチングノード１０６との間に接続される第１の一次側トランジスタＱ１、及びスイッチングノード１０６と第２の入力ノード１０４との間に接続される第２の一次側トランジスタＱ２を含む。一例において、一次側トランジスタＱ１及びＱ２は、ｎチャネル窒化ガリウム（ＧａＮ）電界効果トランジスタ（ＦＥＴ）である。Ｑ１のドレインが第１の入力ノード１０２に接続され、Ｑ１のソースがスイッチングノード１０６に接続される。Ｑ２のドレインがスイッチングノード１０６に接続され、Ｑ２のソースが第２の基準ノード１０４に接続される。スイッチＱ１及びＱ２は、図１に概略的に示されるように、ボディダイオード及びゲート制御端子を含む。スイッチＱ１及びＱ２は、スイッチングノード１０６を第１の入力ノード１０２に接続する（ＳＣＰ１がアクティブハイのときにＱ１がオンである）ために、又はスイッチングノード１０６を第２の入力ノード１０４に接続する（ＳＣＰ２がアクティブハイのときにＱ２はオンである）ために、交互に接続するように、それぞれ、スイッチング制御信号ＳＣＰ１及びＳＣＰ２に従って動作する。他の例において、スイッチングノード電圧ＶＳＷを制御するために、異なるタイプのＦＥＴ、バイポーラトランジスタ、又は他の半導体ベースのスイッチが一次側スイッチング回路１３２において用いられ得る。一例において、スイッチング回路１３２は、第１の入力ノード１０２と第２の入力ノード１０４との間に接続される入力キャパシタＣ１を含む。
【００２６】
スイッチングノード１０６と第２の入力ノード１０４との間に直列回路が接続される。直列回路は、整数Ｎ個の変圧器一次回路を含み、ここでＮは１より大きい。一例において、図１及び図２に示されるように、Ｎ＝４である。この例において、直列回路は、キャパシタＣＲ、及びインダクタ巻線ＬＷを備えるインダクタＬＲ、及びスイッチングノード１０６と第２の入力ノード１０４との間で直列に接続される４個の変圧器一次回路を含む。図示される例において、一次回路は、一次巻線インダクタンスＬＭ（例えば、磁化インダクタンス）を提供する一次巻線を含む。この構成において、キャパシタＣＲは、スイッチングノード１０６とインダクタＬＲとの間に接続され、インダクタＬＲは、キャパシタＣＲとノードとノード１０８との間に接続される。
【００２７】
コアスタック構造１３０は、コア構造１１０及び関連する巻線を個々に含むセル１２２によって形成される。個々のセル１２２は、電力コンバータ１００のための集積された磁気回路を提供するためのトランジスタ及び／又はキャパシタ等、更なる回路構成要素を含み得る。図１及び図２の例示のスタック構造１３０は、４個の変圧器セル１２２−１、１２２−２、１２２−３、及び１２２−４、及びインダクタセル１２２−５を含む。電力コンバータ１００は、Ｎ＋ｌ＝５個のコア構造１１０−１〜１１０−５（図１において、コア１、コア２、コア３、コア４、及びコア５と示される）を含む。変圧器コア構造１１０−１〜１１０−４は、コアスタック構造１３０を形成するスタックされた構成で配される。第１の４個のコア構造１１０−１、１１０−２、１１０−３、及び１１０−４は変圧器コア構造である。関連する一次及び二次巻線が、変圧器コア構造１１０−１、１１０−２、１１０−３、１１０−４の対応する１つの変圧器コア構造の少なくとも一部の周りに巻かれるか又はその他の方式で形成される。この例において、底部コア構造１１０−５は、直列共振回路インダクタＬＲを形成するため、１つ又は複数の関連するインダクタ巻線ＬＷを備えるインダクタコア構造（コア５）である。コアスタック構造１３０は、変圧器一次回路、変圧器二次回路、及び共振インダクタＬＲを磁気的に結合するため、単一の磁気回路を提供する。この構造は、有利にも、コンパクトで高電力密度の集積された磁気回路において、熱的効率を高めるように、完全な又は少なくとも部分的な磁束相殺を提供する。
【００２８】
ノード１０８は、第１の変圧器セル１２２−１の第１の一次巻線Ｐ１に接続される。一次巻線Ｐ１は、ノード１０８とノード１１２との間にインダクタンスＬＭを提供するように接続される。第２の変圧器セル１２２−２が一次巻線Ｐ２を含む。巻線Ｐ２は、ノード１１２とノード１１４との間にインダクタンスＬＭを提供するするように接続される。第３の変圧器セル１２２−３は、ノード１１４とノード１１６との間に更なる一次インダクタンスＬＭを提供するように接続される一次巻線Ｐ３を含む。第４の変圧器セル１２２−４は、ノード１１６と第２の入力ノード１０４との間にインダクタンスＬＭを提供するように接続される一次巻線Ｐ４を含む。
【００２９】
図１の例における直列共振回路は、共振キャパシタＣＲ、共振インダクタＬＲ、及び変圧器一次巻線Ｐ１〜Ｐ４を、スイッチングノード１０６と第２の入力ノード１０４との間の直列回路において順次接続する。他の例において、一次巻線Ｐ１〜Ｐ４、共振キャパシタＣＲ、及び共振インダクタＬＲは、ノード１０４とノード１０６との間の直列回路において任意の順で接続され得る。他の例において、個々の変圧器回路は、複数の直列及び／又は並列接続された一次巻線を含み得、個々の変圧器回路の一次巻線は互いに直列に接続される。
【００３０】
インダクタコア構造１１０−５は、変圧器の一次回路と二次回路との間の磁気的結合を提供するために、変圧器コア構造と共にスタックに配置される。インダクタセル１２２−５は、インダクタコア構造１１０−５の周りに巻かれるか又はその他の方式で形成されるインダクタ巻線ＬＷを含む。図示される例において、更に、共振キャパシタＣＲは、インダクタセル１２２−５の一部として形成されるが、それは全ての可能な実装の厳密な要件ではない。
【００３１】
個々の変圧器セル１２２−１〜１２２−４はまた、対応するコア構造１１０−１〜１１０−４の周りに形成される１つ又は複数の二次巻線を備える変圧器二次回路を含む。図示される例は、変圧器セル１２２の各々における対応するコア構造１１０の周りに巻かれるか又はその他の方式で形成される２つの二次巻線を提供する。他の例において、変圧器セル１２２の各々において単一の二次巻線が用いられ得、或いは、各二次回路において２つより多い二次巻線が提供され得る。或る例における個々の変圧器二次回路はまた、第１のコンバータ出力１１８と第２のコンバータ出力１２０との間の対応する変圧器二次巻線と直列に接続される同期整流器トランジスタ等の、少なくとも１つの二次トランジスタ、又は少なくとも１つの整流器ダイオード（図示せず）を含む。或る例において、二次回路は、２つの巻線、及び単一のＳＲ  ＦＥＴ又はダイオード構造を含む。別の例において、二次回路は、１つの巻線、及びフルブリッジ整流器構造を形成する４個のＳＲ  ＦＥＴを含む。他の例において、個々の二次回路は、１つ又は複数の二次巻線、及び１つ又は複数の整流器ダイオード（図示せず）を含む。
【００３２】
システム１００の動作において、二次回路は、コンバータ出力１１８及び１２０においてＤＣ出力電圧ＶＯを提供するために、対応するＡＣ二次信号（例えば、電流及び電圧）を個々に整流する。一例における電力コンバータ１００はまた、コンバータ出力１１８と１２０との間に接続される出力キャパシタＣＯを含む。図１及び図２の例における個々の二次回路は、変圧器コア構造１１０−１、１１０−２、１１０−３、及び１１０−４の対応する１つの変圧器コア構造の少なくとも一部の周りに巻かれる第１及び第２の変圧器二次巻線を含む。この例において、第１の二次回路は巻線Ｓ１及びＳ２を含み、第２の変圧器二次回路は二次巻線Ｓ３及びＳ４を含み、第３の二次回路は二次巻線Ｓ５及びＳ６を含み、第４の二次回路は二次巻線Ｓ７及びＳ８を含む。個々の変圧器二次巻線Ｓ１は第１及び第２の端部を含む。二次巻線の第１の端部は、第２のコンバータ出力１２０において互いに接続される。この例における二次回路はまた、第１及び第２の二次トランジスタ、及び対応する第１及び第２の出力キャパシタを含む。第１の二次回路は、対応するスイッチング制御信号ＳＣＳＩ及びＳＣＳ２に従って動作されるトランジスタＳＲ１及びＳＲ２、及びセル出力キャパシタＣ１及びＣ２を含む。この例において、同期整流器又は二次トランジスタＳＲは、対応する二次巻線と第１のコンバータ出力１１８との間に個々に接続されるｎチャネルＦＥＴである。他のタイプの半導体ベースの二次トランジスタスイッチが他の例において用いられ得る。二次回路出力キャパシタは、各々、第１のコンバータ出力１１８と第２のコンバータ出力１２０との間に接続される。
【００３３】
他の例示の二次回路は、図１に示されるように同様に構成される。この例における第２の二次回路は、対応するスイッチング制御信号ＳＣＳ３及びＳＣＳ４に従って動作されるトランジスタＳＲ３及びＳＲ４、及び出力キャパシタＣ３及びＣ４を含む。この例における第３の二次回路は、対応するスイッチング制御信号ＳＣＳ５及びＳＣＳ６に従って動作されるトランジスタＳＲ５及びＳＲ６、及びキャパシタＣ５及びＣ６を含む。この例における第４の二次回路は、対応するスイッチング制御信号ＳＣＳ７及びＳＣＳ８に従って動作されるトランジスタＳＲ７及びＳＲ８、及び出力キャパシタＣ７及びＣ８を含む。第１の変圧器セル１２２−１の二次回路と同様に、残りの３つの変圧器二次回路におけるキャパシタは、第１のコンバータ出力１１８と第２のコンバータ出力１２０との間に個々に接続され、残りの３つの二次回路のトランジスタは、対応する二次巻線の第２の端部と第１のコンバータ出力１１８との間に個々に接続される。
【００３４】
電力変換システム１００はまた、制御回路又は駆動回路１２４を含む。制御回路１２４は、Ｑ１及びＱ２を交互にオンオフするように一次側スイッチング制御信号ＳＣＰ１及びＳＣＰ２を提供する、第１のセットの出力１２６を含む。これは、ＡＣ信号を変圧器一次巻線Ｐ１〜Ｐ４に提供するために、スイッチングノード１０６を入力ノード１０２、１０４に交互に結合する。一例における制御回路１２４はまた、二次回路が１つ又は複数のトランジスタを含む場合、第２のセットの出力１２８を含む。二次側整流器ダイオードが代わりに用いられる場合、出力１２８は省かれ得る。図示される例における出力１２８は、コンバータ出力１１８及び１２０においてＤＣ出力電圧信号ＶＯを提供するために、二次回路からＡＣ信号を整流するように、第２のセットのスイッチング制御信号ＳＣＳ１〜ＳＣＳ８を二次トランジスタＳＲ１〜ＳＲ８に提供する。制御回路１２４は、単一のデバイスであり得るか、又は２つ又はそれ以上のコントローラチップ又はコントローラ回路によって実装され得る。第１及び第２のセットのスイッチング制御信号ＳＣＰ、ＳＣＳは、或る例において同期され得る。或る例における制御回路１２４は、１つ又は複数のフィードバック信号及び所望の出力信号又は設定ポイントに従って、出力電圧信号ＶＯをレギュレートするために、閉ループ様式で動作する。図１の例において、制御回路１２４は、出力電圧フィードバック信号ＶＯを（例えば、第１のコンバータ出力１１８における基準電圧又は接地電圧に対して、第２のコンバータ出力１２０から）受信し、また、出力電流フィードバック信号ＩＯを受信する。図１の例は、出力電流フィードバック信号ＩＯを提供するために、第１の出力ノード１１８に関連する電流センサを含む。この例は、低側出力電流検知を用いる。他の例において、異なる検知構成及びフィードバック回路要素が用いられ得る。
【００３５】
図２は、５個のＥ形変圧器及びインダクタコア構造１１０−１〜１１０−５を備える集積された磁気回路、及び第１の変圧器コア構造１１０−１の上の概して平面状の頂部コア構造１１０−Ｔを提供するコアスタック構造１３０を示す。この例における集積された磁気回路は、変圧器結合のための４つの変圧器セル、及びＬＬＣ共振電力コンバータ１００の共振インダクタのための底部セルを含む。一例におけるセルは、接着剤（図示されない）を用いて、スタック構造１３０に機械的に取り付けられる。例えば、変圧器及びインダクタセルは共に糊付けされ得、その際、隣接するコア構造１１０の間に間隙が設けられても設けられなくてもよい。他の例（図示せず）において、機械的取り付け構造が用いられ得る。個々のコア構造１１０は、１つ又は複数の隣接するコア構造１１０に接して配置され得る。図示された例において、インダクタ及び変圧器コア構造１１０は、コアスタック構造１３０において互いから離間されて、各インダクタ及び変圧器コア構造と隣接する変圧器又は頂部コア構造との間に１つ又は複数の間隙Ｇを提供する。他の例において、コア構造１１０の幾つかが間隙Ｇを提供するように離間され得、その他が１つ又は複数の隣接するコア構造１１０に接する。
【００３６】
変圧器及びインダクタ巻線は、変圧器動作を提供するため及び共振インダクタＬＲを生成するために、コア構造の周りに巻かれるか又はその他の方式で延在する任意の適切な導電構造であり得る。図示される例は、垂直スタック構造であり、変圧器コア１１０−５は底部にあり、各Ｅ形コア構造１１０は、図示された垂直又はＹ方向に沿って、上方に面する。図２における変圧器の一次巻線Ｐ１〜Ｐ４及び二次巻線Ｓ１〜Ｓ８は、対応する変圧器セルの変圧器セル印刷回路基板（ＰＣＢ）の上又はその中の変圧器コア構造１１０−１、１１０−２、１１０−３、１１０−４の周りに延在するトレース等の、導電構造として形成される。また、この例におけるインダクタ巻線ＬＷは、インダクタセルＰＣＢの上又はその中のインダクタコア構造１１０−５の周りに延在する導電構造である。例えば、所与のセルの導電構造は、単一の対応する多層ＰＣＢ上に形成され得、その際、異なる巻線に対して異なる層を備える。導電構造の数及び性質は、任意の所望の一次変圧器対二次変圧器の巻線数比を提供するように調整され得、巻線を形成する導電構造は、所与のエンドユース応用例に対して所望のレベルの一次及び二次回路電流フローをサポートするためのサイズとし得る。
【００３７】
図２の例において、変圧器及びインダクタセルのための個々の導電構造は、ＰＣＢ構造の所与の層の実質的な部分を覆い、対応するＥ形コア構造の中間レッグの辺りに少なくとも部分的に延在する、単一のコンダクタトレースとして形成される。これは、巻線損失が低減された高電流レベルに対するサポートを促進する。変圧器セルでは、一次巻線及び２つの二次巻線（例えば、第１の変圧器セル１２２−１のためのＰ１、Ｓ１、及びＳ２）が、単一ＰＣＢの異なる層上にトレース又は他の導電構造として形成され得る。一例において、二次巻線は頂部及び底部層上に形成され、一次巻線は１つ又は複数の中間層において形成されるが、それは全ての可能な実装の要件ではない。他の例において、スタック構造１３０において変圧器及び／又はインダクタ巻線を形成するため、絶縁されたワイヤが用いられ得る。更なる例において、変圧器及び／又はインダクタ巻線は、個々のＰＣＢ構造に導電構造として形成され得、その際、変圧器及び／又はインダクタセルの所与の１つに、複数のＰＣＢが提供される。図示された例において、変圧器及びインダクタセルのためのＰＣＢ構造は、概して矩形であり、対応するＥ形コア構造１１０の中間レッグを収容するための中間開口を含むが、それは全ての可能な実装の要件ではない。
【００３８】
図２におけるＰＣＢ構造の使用はまた、スタック構造１３０における更なる回路構成要素のコンパクトな集積を可能にする。この例において、二次トランジスタＳＲ１〜ＳＲ８及び二次キャパシタＣ１〜Ｃ８は、対応する変圧器セルの変圧器セルＰＣＢ上に取り付けられる。この配置により、通常の印刷回路基板構成要素取り付け技法及び回路基板トレース相互接続によって、二次トランジスタを対応する変圧器二次巻線と直列に接続することが可能になる。二次回路要素からコンバータ出力１１８及び１２０への外部接続を提供するため、及び任意の含まれる出力キャパシタＣ０及び／又は出力電流及び出力電圧検知構成要素（図２に図示されない）に対する接続を促進するために、適切なコネクタがセル回路基板（図２に図示されない）に取り付けられ得る。図２の例において、更に、キャパシタ及び二次トランジスタ構成要素は、対応する上部又は下部二次巻線を形成する対応する導電構造への接続を収容するために、多層ＰＣＢ構造の頂部及び底部側に取り付けられ、その際、二次回路要素は、多層ＰＣＢ構造及び変圧器セルの頂部及び底部層上に提供される。図２の例に更に示されるように、インダクタセルは、対応するＥ形インダクタコア１１０−５の中間レッグの周りにインダクタ巻線ＬＷを形成する１つ又は複数の導電構造を含み、１つ又は複数の層を備えるＰＣＢ構造を含む。この例において、共振回路キャパシタＣＲは、インダクタセルＰＣＢ構造の頂部側に取り付けられる。
【００３９】
また、図３及び図４を参照すると、図３は、変圧器コア構造の中間レッグの周りに延在する、印刷回路基板３００の上又はその中の多重巻（multi-turn）導電構造又はトレース３０２として形成される、例示の二次巻線Ｓ１の平面図を示す。この例において、巻線Ｓ１のための上部二次巻線導体トレース３０２は、対応するＰＣＢ構造３００の頂部層上に置かれる。図２に示されるように、更に、対応する二次キャパシタＣ１及び同期整流器二次スイッチＳＲ１は、図３に示されるＰＣＢ構造３００の同じ頂部側の上に取り付けられる。ＰＣＢは、二次巻線Ｓ１、キャパシタＣ１、及び二次スイッチＳＲ１を互いに接続するため、及びコンバータ出力１１８及び１２０にコネクタ３０４を介して接続を提供するための、対応するトレースを含む。コネクタ３０４は、ＰＣＢ３００に取り付けられる構成要素であり得、或いは、エッジコネクタとインタフェースするためのフィンガー又はトレースであり得、或いは、コンバータ出力１１８及び１２０に対する接続を行うために任意の適切な相互接続が提供され得る。ＰＣＢ３００は、複数の層及びビア、又は、多重巻一次巻線を提供するために複数の内部層の使用を可能にするため等、必要に応じて電気的接続を提供するための他の層内相互接続構造を含み得る。更に、図３に示されるように、上部二次巻線Ｓ１は、第１の変圧器コア構造１１０−１の端部及び中間レッグから距離Ｄ３、横方向に離間される。一例において、ＰＣＢ構造３００は、最上位及び最下位の二次巻線及び対応する二次回路構成要素を収容するための複数の層、並びに、一次巻線を形成するために導電構造を収容するための１つ又は複数の中間層を含む。或る例において、ＰＣＢ構造３００の上又はその中の所与の層上の導電構造は、図３及び図７〜図１０に示されるもの等、多重巻（multiple-turn）構成であり得る。或る例において、更に、導電構造は、所与のＰＣＢ層（例えば、図１１−１６）の上又はその中における単一巻（single-turn）構成であり得、また一例において、所与の層上の単一巻導電構造は、対応するコア構造１１０からＸ方向に、適切な横方向間隔（例えば、Ｄ３）を有する。
【００４０】
図４は、コアスタック構造１３０における変圧器又はインダクタコア構造１１０−１〜１１０−５に対して用いられ得る例示のＥ形変圧器コア構造１１０を示す。コア構造１１０は、鉄、又は、変圧器又はインダクタコアを提供するために適するその他の鉄材で作成される。或る例におけるコア構造１１０はソリッド構造である。或る実装において、積層されたコア構造１１０が用いられる。コア構造１１０は、第１の端部から第２の端部にＸ方向に横幅Ｗに沿って延在するベース４００を含む。ベース４００は、頂部側Ｔ及び反対の底部側Ｂを含む。Ｅ形コア構造は、端部レッグ４０２、４０４、及び中間レッグ４０６を含む。第１の端部レッグ４０２は、第１の端部に近いベース４００の頂部側ＴからＹ方向に外方に（例えば、ベース４００から垂直に上方に）延在する。第２の端部レッグ４０４は、第２の端部に近い頂部側ＴからＹ方向に外方に延在する。中間レッグ４０６は、第１の端部レッグ４０２及び第２の端部レッグ４０４から、及び第１の端部レッグ４０２と第２の端部レッグ４０４との間で、Ｘ方向に沿って離間され、頂部側ＴからＹ方向に外方に延在する。中間レッグ４０６の端部レッグ４０２及び４０６からの横方向の間隔は、変圧器又はインダクタ巻線が中間レッグ４０６の周りに少なくとも部分的に巻かれ得る２つのスペースを提供する。この記載において、巻かれるという用語は、電気的インダクタンスを実装するため及び／又は一次巻線と二次巻線の間で変圧器結合を実装するために、磁気的結合を提供するように、コア構造１１０の少なくとも一部の周りに少なくとも部分的に、ワイヤ、導電ＰＢＣトレース、又は変圧器又はインダクタ巻線を構成するその他の導電構造の延長を意味し得る。
【００４１】
図１及び図２の例において、インダクタ巻線ＬＷは、インダクタコア構造１１０−５の中間レッグ４０６の周りに巻かれ、個々の変圧器の一次巻線Ｐ１〜Ｐ４及び及び二次巻線Ｓ１〜Ｓ８は、対応する変圧器コア構造１１０−１、１１０−２、１１０−３、及び１１０−４の中間レッグ４０６の周りに巻かれる。概して平面状のコア構造の図示される垂直スタックにおいて、インダクタコア構造１１０−５、及び、より下位の３つの変圧器コア構造１１０−１、１１０−２、及び１１０−３の端部及び中間レッグ４０２、４０４、４０６は、隣接する変圧器コア構造１１０−１、１１０−２、１１０−３、１１０−４のベース４００に面し、頂部コア構造１１０−Ｔは、第１の変圧器コア構造１１０−１の端部及び中間レッグ４０２、４０４、４０６に面する低部側を含む。他の例が、任意の整数Ｎ個の変圧器セルを含み得、Ｎは１より大きい。他の実装において、コア構造１１０の他の形及び構成が用いられ得る。え
【００４２】
図５は、隣接するセルコア構造の間に間隙Ｇを備える集積された変圧器スタック構造１３０の正面図を示す。スタックされた構成は、頂部コア構造１１０−Ｔと第１の変圧器コア構造１１０−１の端部レッグとの間に、間隙Ｇ１Ａ及びＧ１Ｂを含む。この例において、間隙Ｇ１Ａ及びＧ１Ｂは実質的に等しいが、それは全ての可能な実装の要件ではない。類似の間隙（示されない）が、頂部コア構造１１０−Ｔと変圧器コア構造１１０−１の中間レッグとの間に提供されるが、それは全ての可能な実装の要件ではない。この例において、第１の変圧器コア構造１１０−１と第２の変圧器コア構造１１０−２との間の間隙Ｇ２Ａ及びＧ２Ｂ、第２の変圧器コア構造１１０−２と第３の変圧器コア構造１１０−３との間の間隙Ｇ３Ａ及びＧ３Ｂ、第３の変圧器コア構造１１０−３と第４の変圧器コア構造１１０−４との間の間隙Ｇ４Ａ及びＧ４Ｂ、及び第４の変圧器コア構造１１０−４とインダクタコア構造１１０−５との間の間隙Ｇ５Ａ及びＧ５Ｂを含む、その他の隣接するコア構造の間のその他の間隙は類似している。或る例において、インダクタと変圧器の間の間隙Ｇ５は、変圧器と変圧器の間の間隙とは異なり得る。
【００４３】
また、図５は、スタックされたコア構造によってつくられる、集積された磁気回路における磁束相殺を示す。変圧器及びインダクタ巻線は、コアスタック構造１３０におけるコア構造１１０の集積を介して磁束相殺を促進するために、図５に図示されるような磁束経路を提供するように方向づけ及び構成される。変圧器コア構造のサブスタック１１０−１〜１１０−４は、左側磁束経路ＦＰ１−Ａ及び右側磁束経路ＦＰ１−Ｂとして図示される、付加的な変圧器結合磁束を提供する。また、図５は、Ｅ形変圧器コア構造１１０−５における磁束経路ＦＰ２−Ａ及びＦＰ２−Ｂ、及び第４の変圧器コア構造１１０−４のベースを示す。これら４個の変圧器セルにおける磁束は同じであり、磁束は、各変圧器セルの間のセル間交差経路ＦＰ３に沿って完全に相殺される。スタックされたコア構造は、各セルの間の磁束相殺を促進し、熱的及び電気的効率及び高電力密度を増強するように、コア損失を有意に低減する。また、各セルの対称構造は、接続される負荷（図示されない）を駆動するための出力電流を提供するために結合される各変圧器セルの二次並列巻線ペアの電流平衡を助ける。図５に示される磁束経路は、集積された磁気回路における一次及び二次回路の低損失変圧器結合を促進する。このように、共振インダクタＬＲ及び変圧器巻線は、集積されたスタック構造１３０を介して磁気回路を共有する。スタックされた構造１３０は、高透磁率コア構造材料を介して、低磁気抵抗経路を提供する。共振インダクタＬＲ及び変圧器から生成される磁束は、空気間隙を備える高磁気抵抗経路ではなく、低磁気抵抗経路内を流れる。共振インダクタＬＲ及び変圧器は、互いに磁気的に結合しない。共振インダクタの磁束は、一次電流とともに変化し得、変圧器と共振インダクタとの間の磁束は部分的に相殺されてもよい。
【００４４】
また図６〜図１０を参照すると、図６は、フリンジング損失を低減することによって効率を更に高めるように、成形された巻線を備える別の集積変圧器スタック構造の正面図を示す。個々の変圧器一次巻線Ｐ１〜Ｐ４及び変圧器二次巻線Ｓ１−Ｓ８は、各個々の変圧器コア構造１１０−１、１１０−２、１１０−３、及び１１０−４の中間レッグ４０６と端部レッグ４０２、４０４との間のスペースにスタックされるか又はその他の方式で配置される。インダクタ巻線ＬＷは、インダクタコア構造１１０−５の中間レッグ４０６と端部レッグ４０２、４０４との間のスペースに延在する。上述した図５の例において、コア構造外側レッグに最も近い変圧器及びインダクタ巻線を形成する導電構造の横方向に外方のエッジは、距離Ｄ３、そこから離間される。図６における例は、フリンジング損失を低減するため端部レッグコア構造間隙Ｇに近い成形された変圧器巻線を含む。図示された例において、変圧器巻線の最上位の巻線は、個々の変圧器セルのベース４００から最も遠くに置かれ、この例における最上位の巻線は、二次巻線Ｓ１、Ｓ３、Ｓ５、Ｓ７である。最上位の巻線Ｓ１、Ｓ３、Ｓ５、及びＳ７は、距離Ｄ１、端部レッグ４０２、４０４から横方向に離間される。
【００４５】
図７は、変圧器コア構造１１０−１の中間レッグの周りの関連する多層ＰＣＢ３００の頂部層Ｌ１上に、多重巻導電構造３０２として形成される、最上位の二次巻線Ｓ１の平面図を示す。導電構造３０２は、図６における距離Ｄ３より大きい第１の距離Ｄ１、コア構造１１０−１の外側レッグから離間される。図８は、層Ｌ１の下のより下位の第２のＰＣＢ層Ｌ２において導電構造８００として形成される、一次巻線Ｐ１の平面図を示す。この巻線Ｐ１は、第１の変圧器セルにおける第２番目に高い巻線であり、一層小さい第２の距離Ｄ２（Ｄ２＜Ｄ１）、コア構造１１０−１の外側レッグから離間される。図９は、一次巻線Ｐ１の継続を含む、変圧器セルＰＣＢ３００のより下位の第３の層Ｌ３における導電構造９００を示す。この導電構造９００は、更に小さい第３の距離Ｄ３、コア構造１１０−１の外側レッグから離間され、ここで、Ｄ１＞Ｄ２＞Ｄ３である。
【００４６】
一例（例えば、図６）において、インダクタ巻線ＬＲは全て、一層小さい距離Ｄ３、インダクタコア中間レッグから横方向に離間されているが、それは全ての実装の要件ではない。図１０は、この構成の平面図を示し、インダクタ巻線ＬＷが、インダクタセルＰＣＢ１０００の上又はその中に１つ又は複数の導電構造１００２として形成されている。この例におけるインダクタ巻線構造１００２は、第３の距離Ｄ３、インダクタコア構造１１０−５の外側レッグから離間される。図１０に更に示されるように、共振キャパシタＣＲは、ＰＣＢ構造１０００上に取り付けられ、インダクタＰＣＢ１０００は、共振インダクタとキャパシタＣＲを、ノード１０８とスイッチングノード１０６との間に（図１）直列に相互接続するためのトレースを含む。また、一例におけるインダクタＰＣＢ１００は、スイッチング回路１３２及び第１の変圧器セル１２２−１変圧器一次巻線Ｐ１及びＰ２（上述の図１におけるノード１０８）との結合を促進するためのコネクタ１００４を含む。
【００４７】
図６〜図１０において、１つ又は複数の外側巻線数を除去することによって、多重巻導電トレースパターンが成形される。他の例において、各個々のＰＣＢ層上に単一巻が提供され、コアスタック構造１３０における空気間隙によって起こるフリンジング損失を低減させるために、コアにおける空気間隙に近い領域から銅を除去することによって、１つ又は複数の最上位の巻線が成形され得るか又は切り込まれ得る。この設計において、空気間隙に最も近い変圧器巻線の頂部の２つの層が成形されるが、これは、本明細書において説明される巻線成形技法の全ての可能な実装の要件ではない。空気間隙Ｇに近い巻線の低減又は成形は、フリンジング損失を低減するが、巻線導電損失を増大させ得る。成形された巻線は、巻線及びフリンジングの損失全体の低下を促進するように、成形された巻線におけるフリンジング損失とＡＣ導電損失との間のトレードオフを均衡させるように調整され得る。
【００４８】
図３及び図７〜図１０の例は、ＰＣＢ構造３００の所与の層上の多重巻導電トレース構造を含む。他の実装において、多層ＰＣＢ構造３００の所与の層上に単一巻の導電構造又はトレースが形成され得る。これは、所与の設計に対して電流搬送能力を増大させるなどのために、有利であり得る。図１１は、多層ＰＣＢ３００の頂部層Ｌｙ上にシングルワイドトレース導電構造として形成される、最上位の二次巻線Ｓ１の平面図を示す。この例において、上述のように、成形された巻線技法が用いられ、巻線Ｓ１は、第１の距離Ｄ１、外側コアレッグから離間される。図１２は、多層ＰＣＢ３００のより下位の第２の層Ｌ２においてシングルワイドトレース導電構造として形成される、一次巻線Ｐ１の第１の部分の平面図を示す。この例において、一次巻線Ｐ１の一部を形成する第２の層トレースは、一層小さい第２の距離Ｄ２、コア構造の外側レッグから離間される。図１３は、ＰＣＢ構造３００のより下位の第３の層Ｌ３においてシングルワイドトレース導電構造として形成される、一次巻線Ｐ１の第２の部分の平面図を示し、ここで、第３の層トレースは、更に一層小さい第３の距離Ｄ３、コア構造１１０−１の外側レッグから離間される。図１４は、ＰＣＢ３００のより下位の第４の層Ｌ４においてシングルワイドトレース導電構造として形成される、一次巻線Ｐ１の第３の部分の平面図を示し、それは、コア構造の外側レッグからＤ３離間される。図１５は、多層ＰＣＢ３００のより下位の第５の層Ｌ５においてシングルワイドトレース導電構造として形成される、一次巻線Ｐ１の第４の部分の平面図を示し、それは、第３の距離Ｄ３、コア構造の外側レッグから離間される。図１６は、多層印刷回路基板３００のより下位の６番目の層（例えば、底部層）においてシングルワイドトレース導電構造として形成される、第２の二次巻線Ｓ２の平面図を示し、この例における第２の二次巻線Ｓ２は、距離Ｄ３、コア構造の外側レッグから離間される。
【００４９】
また図１７〜図１９を参照すると、説明される例が、一層高いコンバータ効率及び電力密度、及びコンパクトな電力コンバータを促進するために用いられ得る。図１７は、上述のように、スタックされたコア（Ｎ＝４）を用いる集積変圧器を備えるＬＬＣ共振コンバータのコア損失１７０２と、分離されたたコアを用いるＬＬＣ共振コンバータ設計に対するコア損失１７０４とを比較するグラフ１７００を示す。図１７に示されるように、コンバータ１００の集積された設計は、変圧器及び共振インダクタに対して分離コアを用いる設計に比べて、コア損失を有意に低減し得る。図１８は、巻線成形のない集積ＬＬＣ変圧器巻線設計の巻線損失１８０２と、図１１〜図１６に示されるような成形された巻線を用いる上述の集積された設計の巻線損失１８０４とを比較するグラフ１８００を示す。図１９は、上述のようなスタックされたコアを用いる集積変圧器を備える共振ＬＬＣコンバータの、制御回路１２４（図１）の電力消費を除いた、異なる負荷に対する、それぞれ、測定効率曲線１９０２及び推定効率曲線１９０４を図示するグラフ１９００を示す。ここでは、一次側ＧａＮ  ＦＥＴ  Ｑ１及びＱ２の第３象限動作デッドタイム、及び二次ＳＲスイッチのダイオード導電時間が完全に最適化されていないので、測定効率は推定効率より低い。
【００５０】
説明される集積変圧器磁気回路及びコンバータ１００は、変圧器、共振インダクタ、ＳＲ  ＭＯＳＦＥＴ、及び出力キャパシタＣＯを含む、コンパクトなＬＬＣ共振コンバータ構造を促進する。一次側スイッチＱ１及びＱ２に対してＧａＮ  ＦＥＴを用いることは、ゲートドライバ損失及びターンオフ損失を更に低減し、スタックされた平面状のコア構造、成形された巻線、及び同期整流器ＭＯＳＦＥＴを備える集積変圧器は、コア損失及び巻線損失を低減する。説明される例は、ＬＬＣ共振コンバータのゼロ電圧スイッチング及びゼロ電流スイッチングの利点に加えて、高効率及び高電力密度を必要とする高性能のサーバー及び電気通信応用例に対して有利な解決策を提供する。説明された例は、一層高いスイッチング周波数において、磁気的構成要素損失に対処するために、集積された磁気回路を用いる一方、磁気的構成要素のサイズを低減し、電力密度を増加させるために、一層高い周波数動作を促進することを補助する。ＧａＮ又は他の広帯域一次トランジスタＱ１及びＱ２の更なる使用は、コンパクトで効率のよいコンバータにおいて、スイッチング損失を低減し、高周波数動作を更に促進させる。
【００５１】
特許請求の範囲内で、説明した実施形態における変更が可能であり、他の実施形態が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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