(57)【要約】  記載される例において、集積回路チップ（１０２）が、入力信号（ＩＮ）を受け取るように結合されるＮ‐ゲート（ＧＮ）を有するバイモーダルパワーＮ‐Ｐ‐横方向拡散金属酸化物半導体（ＬＤＭＯＳ）デバイス（１０４）、及び、入力信号を受け取り、制御信号をＮ‐Ｐ‐ＬＤＭＯＳデバイスのＰ‐ゲートドライバ（１０６）に提供するためように結合されるレベルシフタ（１０８）を含む。
2019512945.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）チップであって、
バイモーダル（bimodal）パワーＮ‐Ｐ‐横方向拡散金属酸化物半導体（ＬＤＭＯＳ）デバイスであって、前記Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのＮゲートが、入力信号を受け取るように結合される、前記Ｎ‐Ｐ‐ＬＤＭＯＳデバイス、及び
前記入力信号を受け取り、制御信号を前記Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのＰ‐ゲートドライバに提供するように結合される、レベルシフタ、
を含む、ＩＣチップ。
【請求項２】
請求項１に記載のＩＣチップであって、前記入力信号が低電圧信号であり、前記制御信号が高電圧信号である、ＩＣチップ。
【請求項３】
請求項２に記載のＩＣチップであって、前記Ｐ‐ゲートドライバが、前記Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのドレインボンドパッド領域において集積される、ＩＣチップ。
【請求項４】
請求項３に記載のＩＣチップであって、前記レベルシフタが、第１の制御信号を受け取るように結合されるゲートを有するＮ‐ＬＤＭＯＳトランジスタを含む、ＩＣチップ。
【請求項５】
請求項４に記載のＩＣチップであって、前記Ｐ‐ゲートドライバが、
前記Ｎ‐ＬＤＭＯＳトランジスタの前記ドレインと前記Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのドレインとの間に結合される抵抗器、及び
前記抵抗器の第１及び第２の端子間に結合されるダイオード、
を含む、ＩＣチップ。
【請求項６】
請求項５に記載のＩＣチップであって、前記Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのＰゲートが、前記抵抗器と前記Ｎ‐ＬＤＭＯＳトランジスタとの間のポイントに結合される、ＩＣチップ。
【請求項７】
請求項６に記載のＩＣチップであって、電流源が、前記Ｎ‐ＬＤＭＯＳトランジスタのソースとＶＳＳとの間に結合される、ＩＣチップ。
【請求項８】
請求項７に記載のＩＣチップであって、前記電流源がオフチップである、ＩＣチップ。
【請求項９】
請求項７に記載のＩＣチップであって、ＶＳＳが負の電圧である、ＩＣチップ。
【請求項１０】
請求項６に記載のＩＣチップであって、前記Ｎ‐ＬＤＭＯＳトランジスタが、前記バイモーダルパワーＮ‐Ｐ‐ＬＤＭＯＳデバイスに埋め込まれ、前記バイモーダルパワーＮ‐Ｐ‐ＬＤＭＯＳデバイスから所与の電圧だけ絶縁される、ＩＣチップ。
【請求項１１】
請求項１０に記載のＩＣチップであって、前記所定の電圧が２０ボルトである、ＩＣチップ。
【請求項１２】
単一チップ上に形成される、Ｎ‐Ｐ横方向ダブル拡散金属酸化物半導体（ＬＤＭＯＳ）デバイス及び制御回路であって、前記Ｎ‐Ｐ‐ＬＤＭＯＳデバイス及び制御回路が、
外側ループを形成する、前記Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのためのソース及びＮ‐ゲートであって、前記外側ループが、前記外側ループから内方に延びる第１のフィンガー、及び前記外側ループの第１及び第２の端部間の第１のギャップを含み、前記第１のギャップが前記第１のフィンガーとは反対に置かれる、前記ソース及び前記Ｎ‐ゲート、
前記外側ループ内に囲まれる内側ループを形成する、前記Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのためのドレイン及びＰ‐ゲートであって、前記内側ループが、前記内側ループから外方に延在し、前記内側ループの第２のフィンガーと前記外側ループの前記第１のフィンガーとの間の導通チャネルを形成する前記第２のフィンガーを含み、前記内側ループが更に、前記内側ループの第１及び第２の端部間の第２のギャップを含み、前記第２のギャップが前記第２のフィンガーとは反対に置かれる、前記ドレイン及び前記Ｐ‐ゲート、及び
前記第１のギャップに位置するソース及びＮ‐ゲートと前記第２のギャップに位置するドレインとを含むＮ‐ＬＤＭＯＳトランジスタ、
を含み、
前記Ｎ‐ＬＤＭＯＳトランジスタのドレインが、前記内側ループ内に位置する前記Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのＰ‐ゲートパッドに結合され、前記Ｎ‐ＬＤＭＯＳトランジスタのゲートが、前記Ｎ‐Ｐ‐ＬＤＭＯＳデバイスの前記Ｎ‐ゲートを制御するため信号入力を受け取るように結合され、前記Ｎ‐ＬＤＭＯＳトランジスタのソースが、下側レール及び負の電圧の一方に結合される、
Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項１３】
請求項１２に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、前記Ｐ‐ゲートパッドが更に、前記内側ループ内に形成される抵抗器を介して前記Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのドレインパッドに結合される、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項１４】
請求項１３に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、前記Ｐ‐ゲートパッドが更に、前記内側ループ内に形成されるダイオードを介して前記Ｎ‐Ｐ‐ＬＤＭＯＳデバイスの前記ドレインパッドに結合される、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項１５】
請求項１４に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、前記Ｎ‐ＬＤＭＯＳトランジスタの前記ソースが、電流源を介して前記下側レール及び前記負の電圧の前記一方に結合される、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項１６】
単一チップ上に形成される、Ｎ‐Ｐ横方向ダブル拡散金属酸化物半導体（ＬＤＭＯＳ）デバイス及び制御回路であって、前記Ｎ‐Ｐ‐ＬＤＭＯＳデバイス及び制御回路が、
ｐ型基板上に形成される底部ｎ型領域、
前記底部ｎ型領域に重なる頂部ｎ型領域であって、前記底部ｎ型領域の一部と前記頂部ｎ型領域とが、埋め込みｐ型領域により分離され、
前記頂部ｎ型領域に部分的に重なる第２のｐ型領域、
前記第２のｐ型領域の第１の端部、及び前記頂部ｎ型領域に近接して形成されるｎ型ウェルであって、前記ｎ型ウェルが、第１の重くドープされたｎ型領域及び第１の重くドープされたｐ型領域を含み、前記第１の重くドープされたｎ型領域及び前記第１の重くドープされたｐ型領域が、前記Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのドレイン電極に結合される、前記ｎ型ウェル、
前記第２のｐ型領域の第２の端部、及び前記頂部ｎ型領域に近接して形成されるｐ型ウェルであって、前記ｐ型ウェルが、第２の重くドープされたｎ型領域及び第２の重くドープされたｐ型領域を含み、前記第２の重くドープされたｎ型領域及び前記第２の重くドープされたｐ型領域が、前記Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのソース電極に結合される、前記ｐ型ウェル、
前記第１の重くドープされたｐ型領域の一部、前記ｎ型ウェル、及び前記第２のｐ型領域の一部に重なる、ｐ‐ゲート、及び
前記第２の重くドープされたｎ型領域の一部、前記ｐ型ウェル、及び前記第２のｐ型領域の一部に重なる、ｎ‐ゲート、
を含み、
前記ドレイン電極が、Ｎ‐ＬＤＭＯＳトランジスタのドレインに結合され、前記Ｎ‐ＬＤＭＯＳトランジスタが、前記Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのｎゲートを制御する信号を受け取るように結合されるゲートと、下側レール及び負の電圧の一方に結合されるソースとを含む、
Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項１７】
請求項１６に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、前記ドレイン電極が、抵抗器を介して前記Ｎ‐ＬＤＭＯＳトランジスタの前記ドレインに結合される、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項１８】
請求項１７に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、前記ドレイン電極が更に、ダイオードを介して前記Ｎ‐ＬＤＭＯＳトランジスタの前記ドレインに結合される、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【請求項１９】
請求項１６に記載のＮ−Ｐ−ＬＤＭＯＳデバイス及び制御回路であって、前記ドレイン電極が、デプリーションモードＰＭＯＳトランジスタのソース及びゲートに結合され、前記デプリーションモードＰＭＯＳトランジスタが、Ｎ‐ＬＤＭＯＳトランジスタの前記ドレインに結合されるドレインを有する、Ｎ−Ｐ−ＬＤＭＯＳデバイス及び制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概してパワーデバイスに関し、更に特定して言えば、Ｐ‐Ｎバイモーダルパワーデバイスのための統合されたハイサイドドライバに関連する。
【背景技術】
【０００２】
横方向ダブル拡散金属酸化物半導体（ＬＤＭＯＳ）デバイスは、その利便性が高い統合のため、電力管理、スマートパワー集積回路において広く用いられている。バイモーダル導通Ｎ‐Ｐ‐ＬＤＭＯＳは、両方共に統合されたＮ‐ＬＤＭＯＳ及びＰ‐ＬＤＭＯＳを有する４端子デバイスである。従って、これらのデバイスは、Ｐ‐及びＮ型チャネルのために２つのゲートを有し、２つの制御信号を必要とする。これらのパワーデバイスにおいて、Ｎ‐ＬＤＭＯＳは低電圧信号を必要とし、Ｐ‐ＬＤＭＯＳは高電圧信号を必要とする。２つの個別の信号のための要件を備えるこの４端子デバイスは、従来の３端子パワーデバイスほど利便性高く用いることができない。また、ダブルゲートドライバ回路の複雑性は、バイモーダルＮ‐Ｐ‐ＬＤＭＯＳの利点に、そうした利点をなくしてしまう程度まで、著しく影響し得る。
【発明の概要】
【０００３】
集積回路（ＩＣ）チップの記載される例において、ＩＣチップは、バイモーダルパワーＮ‐Ｐ‐横方向拡散金属酸化物半導体（ＬＤＭＯＳ）デバイスであって、Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのＮゲートが入力信号を受け取るように結合される、バイモーダルパワーＮ‐Ｐ‐ＬＤＭＯＳデバイスと、入力信号を受け取るように及び制御信号をＮ‐Ｐ‐ＬＤＭＯＳデバイスのＰ‐ゲートドライバに提供するように結合されるレベルシフタとを含む。
【０００４】
単一チップ上に形成される、Ｎ‐Ｐ横方向ダブル拡散金属酸化物半導体（ＬＤＭＯＳ）デバイス及び制御回路の記載される例において、Ｎ‐Ｐ‐ＬＤＭＯＳデバイス及び制御回路は、外側ループを形成するＮ‐Ｐ‐ＬＤＭＯＳデバイスのためのソース及びＮ‐ゲートであって、外側ループが、外側ループから内方に延在する第１のフィンガー、及び外側ループの第１及び第２の端部間の第１のギャップを含み、第１のギャップが第１のフィンガーとは反対に置かれる、ソース及びＮ‐ゲートと、外側ループ内に囲まれる内側ループを形成する、Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのためのドレイン及びＰ‐ゲートであって、内側ループが、内側ループの第２のフィンガーと外側ループの第１のフィンガーとの間の導通チャネルを形成するため、内側ループから外方に延在する第２のフィンガーを含み、内側ループが更に、内側ループの第１及び第２の端部間の第２のギャップを含み、第２のギャップが第２のフィンガーとは反対に置かれる、ドレイン及びＰ‐ゲートと、第１のギャップに位置するソースＮ‐ゲート及び第２のギャップに位置するドレインを含むＮ‐ＬＤＭＯＳトランジスタとを含む。Ｎ‐ＬＤＭＯＳトランジスタのドレインが、内側ループ内に位置するＮ‐Ｐ‐ＬＤＭＯＳデバイスのＰ‐ゲートパッドに結合され、Ｎ‐ＬＤＭＯＳトランジスタのゲートが、Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのＮ‐ゲートを制御するため信号入力を受け取るように結合され、Ｎ‐ＬＤＭＯＳトランジスタのソースが、下側レール及び負の電圧の一方に結合される。
【０００５】
単一チップ上に形成される、Ｎ‐Ｐ横方向ダブル拡散金属酸化物半導体（ＬＤＭＯＳ）デバイス及び制御回路の説明される更なる例において、Ｎ‐Ｐ‐ＬＤＭＯＳデバイス及び制御回路は、ｐ型基板上に形成される底部ｎ型領域と、底部ｎ型領域に重なる頂部ｎ型領域であって、底部ｎ型領域の一部及び頂部ｎ型領域が埋め込みｐ型領域により分離される、頂部ｎ型領域と、頂部ｎ型領域に部分的に重なる第２のｐ型領域と、第２のｐ型領域の第１の端部及び頂部ｎ型領域に近接して形成されるｎ型ウェルであって、ｎ型ウェルが、第１の重くドープされたｎ型領域及び第１の重くドープされたｐ型領域を含み、第１の重くドープされたｎ型領域及び第１の重くドープされたｐ型領域が、Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのドレイン電極に結合される、ｎ型ウェルと、第２のｐ型領域の第２の端部及び頂部ｎ型領域に近接して形成されるｐ型ウェルであって、ｐ型ウェルが、第２の重くドープされたｎ型領域及び第２の重くドープされたｐ型領域を含み、第２の重くドープされたｎ型領域及び第２の重くドープされたｐ型領域が、Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのソース電極に結合される、ｐ型ウェルと、第１の重くドープされたｐ型領域の一部、ｎ型ウェル、及び第２のｐ型領域の一部に重なるｐ‐ゲートと、第２の重くドープされたｎ型領域の一部、ｐ型ウェル、及び第２のｐ型領域の一部に重なるｎ‐ゲートとを含む。ドレイン電極は、Ｎ‐ＬＤＭＯＳトランジスタのドレインに結合され、Ｎ‐ＬＤＭＯＳトランジスタは、Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのＮゲートを制御する信号を受け取るように結合されるゲートと、下側レール及び負の電圧の一方に結合されるソースとを含む。
【図面の簡単な説明】
【０００６】
【図１】一実施例に従ったバイモーダルＮ‐Ｐ‐ＬＤＭＯＳデバイス及び制御回路要素の一例を示す。
【０００７】
【図２Ａ】一実施例に従った図１のバイモーダルＮ‐Ｐ‐ＬＤＭＯＳデバイス及び制御回路の実装を示す。
【０００８】
【図２Ｂ】Ｎ‐Ｐ‐ＬＤＭＯＳチップの平面図を開示し、図２Ａの制御回路がＮ‐Ｐ‐ＬＤＭＯＳを含むチップのレイアウトにどのように統合されるかを例示する。
【０００９】
【図２Ｃ】一実施例に従った図１のバイモーダルＮ‐Ｐ‐ＬＤＭＯＳデバイス及び制御回路の実装を示す。
【００１０】
【図３】図２Ａの回路のドレイン・ソース抵抗対ドレイン・ソース電圧を示す。
【００１１】
【図４】Ｎ‐Ｐ‐ＬＤＭＯＳパワートランジスタを動作させる方法を示す。
【００１２】
【図５Ａ】記載される制御回路が設計されるＮ‐Ｐ‐ＬＤＭＯＳ回路の概略を示す。
【００１３】
【図５Ｂ】例示のＮ‐Ｐ‐ＬＤＭＯＳ回路の断面を示す。
【発明を実施するための形態】
【００１４】
図面において、類似の参照符号は同様の要素を示す。本明細書において用いられるように、「結合する（couple）」又は「結合される」という用語は、「通信可能に結合される」（これはワイヤレス接続を含み得る）というように条件が付かない限り、間接的又は直接的な電気的接続を意味する。例えば、第１のデバイスが第２のデバイスに結合する場合、この接続は、直接的な電気接続を介するものであり得、又は、他のデバイスを介する間接的な電気的接続を介するものであり得る。
【００１５】
例示の実施例は、Ｎ‐ＬＤＭＯＳドライバに送られる低電圧入力信号を受け取る内部レベルシフタを実装し、高電圧信号をＰ‐ＬＤＭＯＳドライバに提供する。Ｐ‐ＬＤＭＯＳドライバは、Ｐ‐ゲートのための制御信号を生成し、その基準ノードは高電圧ドレイン端子である。内部レベルシフタ及びＰ‐ＬＤＭＯＳドライバは、Ｎ‐Ｐ‐ＬＤＭＯＳが実装されるチップに統合され、そこで、それらは、空間節約、及び／又は一層短く一層速い接続を提供し得る。
【００１６】
図５Ａを参照すると、デュアルゲートバイモーダル導通Ｎ‐Ｐ‐ＬＤＭＯＳパワートランジスタ５００Ａの概略の回路図が示される。ＬＤＭＯＳパワートランジスタは、中に埋め込まれるｐ型トランジスタを有する、ｎ型ＬＤＭＯＳトランジスタを含む。ＬＤＭＯＳパワートランジスタのｎ型トランジスタは、本明細書においてＮＭＯＳデバイスと称することもある。同様に、ＬＤＭＯＳパワートランジスタのｐ型トランジスタは、本明細書においてＰＭＯＳデバイスと称することもある。デュアルゲートＮ‐Ｐ‐ＬＤＭＯＳトランジスタ５００Ａは、Ｎ‐ＬＤＭＯＳトランジスタ５０２及びＰ‐ＬＤＭＯＳトランジスタ５１０を含む。Ｎ‐ＬＤＭＯＳトランジスタ５０２は、ゲート５０４、ドレイン５０６、及びソース５０８を含む。Ｎ‐ゲート５０４に存在する電圧により、ドレイン５０６からソース５０８へ電流が流れる。Ｐ‐ＬＤＭＯＳトランジスタ５１０は、ゲート５１２、ソース５１４、及びドレイン５１６を含む。ゲート５１２に存在する電圧により、ソース５１４からドレイン５１６へ電流が流れる。Ｎ‐ＬＤＭＯＳトランジスタ５０２のドレイン５０６が、Ｐ‐ＬＤＭＯＳトランジスタ５１０のソース５１４に結合されて、Ｎ‐Ｐ‐ＬＤＭＯＳデバイス５００Ａのドレイン５２０を形成する。同様に、Ｎ‐ＬＤＭＯＳトランジスタ５０２のソース５０８が、Ｐ‐ＬＤＭＯＳトランジスタ５１０のドレイン５１６に結合されて、Ｎ‐Ｐ‐ＬＤＭＯＳ  ５００Ａのソース５２２を形成する。ドレイン５２０からソース５２２の総電流フローは、ＩＤＳ‐Ｎ＋ＩＳＤ‐Ｐ、即ち、Ｎ‐ＬＤＭＯＳトランジスタ５０２のドレイン‐ソース電流ＩＤＳ‐Ｎ及びＰ‐ＬＤＭＯＳトランジスタ５１０のソース‐ドレイン電流ＩＳＤ‐Ｐの和である。図５Ａは、Ｎ‐Ｐ‐ＬＤＭＯＳ  ５００Ａが、４つの端子を有し、ゲートのための２つの制御信号を要することを示す。従って、Ｎ‐Ｐ‐ＬＤＭＯＳ回路は、従来の３端子パワーデバイスとして用いるほど利便性が高くない。また、ＰＭＯＳゲート５１２のための基準ノードが、高電圧ドレイン５２０であるため、ＰＷＭコントローラ集積回路における低電圧回路により従来生成されるＰＭＯＳゲート制御信号電圧レベルは、高電圧までシフトアップされる必要がある。デュアルゲートドライバ回路の複雑性は、Ｎ‐Ｐ‐ＬＤＭＯＳの利用が無駄となって程度まで、バイモーダルＮ‐Ｐ‐ＬＤＭＯＳの利点に著しく影響し得る。
【００１７】
Ｎ‐Ｐ‐ＬＤＭＯＳデバイスの従来の実装は、典型的に、ＰＭＯＳドライバのための供給電圧を生成するため、外部ダイオード及びコンデンサを用いる。これは、このドライバが、デバイスの高電圧側において実装されるためである。この解決策は、ＴＣＡＤ（Technology Computer Aided Design）研究に基づいたものであり、これは、バイポーラモード誘導寄生ターンオン及び基板への少数キャリアの注入の懸念に対処していない。必要とされる外部構成要素及び付加的な必要な高電圧ピンは、デバイスを実装するコストを増大させる。外部構成要素の利用は更に、高電圧ループ内の望ましくない寄生インダクタンス及び／又は抵抗を付加する恐れがある。
【００１８】
図５Ｂは、パワートランジスタ５００Ａの断面を示す。ＬＤＭＯＳパワートランジスタ５００Ｂは、ｐ型基板５３８の上に形成される、ｎ型領域である底部Ｎチャネル５２６、埋め込みｐ型領域であるＰ‐埋め込み領域５２４、及び、第２のｎ型領域である頂部Ｎチャネル５３２を含む。本明細書において用いられるように、「ｐ型」領域とは、正にドープされた、即ち正の電荷でドープされた領域を指し、「ｎ型」領域とは、負にドープされた、即ち負の電荷でドープされた領域を指す。ｐ型領域であるＰ‐頂部５３０が、頂部Ｎチャネル５３２の頂部上に形成される。Ｐ‐埋め込み領域５２４及びＰ‐頂部５３０はいずれも、ＲＥＳＵＲＦ（Reduced Surface Fields）として機能し、これは、それらが、それらのそれぞれの近隣のｎ型領域、底部Ｎチャネル５２６、及び頂部Ｎチャネル５３２における電界を低減するように働くことを意味する。
【００１９】
ドレイン電極５２０が、高度に負にドープされた（ｎ＋）インプラント５４０及び高度に正にドープされた（ｐ＋）インプラント５４２両方に電気的に結合され、後者は、パワートランジスタ５００Βに埋め込まれるＰＭＯＳトランジスタのソースとして機能する。インプラント５４０及び５４２両方がｎ型ウェル５４１に埋め込まれる。ソース電極５２２が、高度に負にドープされた（ｎ＋）インプラント５４４に及び高度に正にドープされた（ｐ＋）インプラント５４６に電気的に結合され、これらはいずれも、ｎ型領域５３２内のｐ型ウェル５４８に埋め込まれる。また、ソース電極５２２は、高度に正にドープされた（ｐ＋）インプラント５５０に電気的に結合され、これは、パワーデバイス５００Ｂに埋め込まれるＰＭＯＳトランジスタのドレインを形成する。インプラント５５０が、ＰＭＯＳのドレイン拡張部として機能する頂部ｐ型領域５３０に埋め込まれる。Ｐ‐頂部５３０における矢は、ＰＭＯＳデバイスのための、正孔の形式の電流フローを図示し、頂部Ｎチャネル５３２及び底部Ｎチャネル５２６における矢は、ＮＭＯＳデバイスのための、電子の形式の電流を図示し、これらは共に、一層低い抵抗において利点を提供する、このデバイスのバイモーダル導通を例示する。しかし、本明細書において上記したように、Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのための制御回路の実装は、デバイスの全体的な効率にクリティカルである。
【００２０】
図１を参照すると、一実施例に従った制御回路が示される。回路１００は、Ｎ‐Ｐ‐ＬＤＭＯＳ回路１０４を含み、ノードＩＮで低‐電圧入力信号を受け取る。制御回路要素は、Ｎ‐Ｐ‐ＬＤＭＯＳトランジスタ１０４のＮ‐ゲートＧＮを駆動するドライバ１１０と、Ｎ‐Ｐ‐ＬＤＭＯＳトランジスタ１０４のＰ‐ゲートＧＰを駆動するドライバ１０６と、低‐電圧入力信号ＩＮを受け取り、高電圧制御信号をＰ‐ゲートドライバ１０６に提供するレベルシフタ１０８とを含む。Ｐ‐ゲートドライバ１０６及びレベルシフタ１０８はいずれも、バイポーラＮ‐Ｐ‐ＬＤＭＯＳ回路１０４が形成されるチップ１０２に統合される。これらの構成要素のチップへの統合は、構成要素間の一層短い接続を可能にし、これは一層速いオペレーションを提供し得る。
【００２１】
Ｎ‐ゲートＧＮのための基準ノードが低電圧源Ｓであるため、ＩＮにおいて受け取られる低電圧信号は、Ｎ‐ゲートＧＮを駆動するために用いることができる。しかし、本明細書において上記したように、Ｐ‐ゲートＧＰを駆動することが、入力信号が高電圧にシフトされることを必要とするように、Ｐ‐ゲートＧＰのための基準ノードは高電圧ドレインＤである。これは、例えば、３〜５Ｖであり得る低電圧入力信号ＩＮを、例えば、７００Ｖの高電圧信号にシフトする、レベルシフタ１０８において成される。
【００２２】
図２Ａは、チップ２００Ａ上の図１の回路の例示の実装を開示する。この実施例において、ＰＭＯＳドライバ１０６は、抵抗器２１２及びダイオード２１４として実装され、レベルシフタ１０８は、Ｎ‐ＬＤＭＯＳトランジスタ２１６として実装される。抵抗器２１２、ダイオード２１４、及びＮ‐ＬＤＭＯＳトランジスタ２１６の各々がチップ２００Ａに統合され、チップ２００Ａは、バイモーダルＮ‐Ｐ‐ＬＤＭＯＳ  ２０４を含む。電流源２１８が、Ｎ‐ＬＤＭＯＳトランジスタ２１６のソースとＶＳＳとの間に結合される。この実施例において示されるように、電流源２１８はチップ２００Ａに統合されない。しかし、少なくとも一つの実施例において、電流源２１８がチップ２００Ａに統合される。少なくとも一つの実施例において、ＶＳＳがローカルグラウンドである。少なくとも一つの実施例において、ＶＳＳがローカルグラウンドより低い電圧であり、そのため、負の電圧を提供する。後者の実施例の利点が、図３を参照して後述されている。入力信号が受信されない場合、Ｎ‐Ｐ‐ＬＤＭＯＳトランジスタ２０４のＰゲートは、上側レールに向かってプルされる。これは、ＰＭＯＳのソース及びゲートが結合されるためであり、そのため、Ｐ‐ゲートがオフになる。入力信号が受信された後、この信号は、Ｎ‐ＬＤＭＯＳ  ２１６をオンにし、これが、Ｐ‐ゲートＧＰをＶＳＳに向かってプルし始め、Ｎ‐Ｐ‐ＬＤＭＯＳトランジスタ２０４のＰゲートをオンにする。
【００２３】
図２Ｂは、抵抗器２１２、ダイオード２１４、及びＮＭＯＳトランジスタ２１６がチップ２００Ｂに統合される、図２Ａの回路の平面図である。図２Ｂは２つのループを示し、各々が、図面の頂部又は底部から延在する「フィンガー」を形成する。外側ループは、外側ループから内方に延在するフィンガー２３０’を形成するソース／Ｎ‐ゲート２３０である。このループは、図５Ｂにおけるソース５２２及びＮ‐ゲート５０４に対応し、パワーデバイスの低電圧側を表す。同様に、内側ループはドレイン／Ｐ‐ゲート２３２であり、これは、外側ループ内に囲まれ、内側ループから外方に延在するフィンガー２３２’を形成する。この内側ループは、図５Ｂにおけるドレイン５２０及びＰ‐ゲート５１２に対応し、パワーデバイスの高電圧側を囲む。ソース／Ｎ‐ゲート２３０及びドレイン／Ｐ‐ゲート２３２間にある領域２３１は、底部Ｎチャネル５２６、頂部Ｎチャネル５３２、及びＰ‐頂部５３０によって図５Ｂにおいて表される導通領域を含む。図示される六角形の領域は、Ｐ‐ゲートパッド２２２及びドレインボンドパッド２２４を含む。抵抗器２１２は、ドレインパッド２２４とＰ‐ゲートパッド２２２との間に延在するポリシリコンストリップであり、これら二つのパッド間に位置するダイオード２１４も備える。ソース／Ｎ‐ゲート２３０及びドレイン／Ｐ‐ゲート２３２は、閉ループを形成せず、各々が、「フィンガー」の反対に位置するギャップを含み、ギャップにおいて形成されるＮ‐ＬＤＭＯＳトランジスタ２１６を備える。２つのＮ‐ＬＤＭＯＳトランジスタ２１６、即ち、ソース／ｎ‐ゲート２１６Ａ及びドレイン２１６Ｂは、ソース／Ｎ‐ゲート２３０から及びドレイン／Ｐ‐ゲート２３２から絶縁されるが、メインＮ‐Ｐ‐ＬＤＭＯＳと同じときに形成される。Ｎ‐ＬＤＭＯＳ  ２１６が、バイモーダルＮ‐Ｐ‐ＬＤＭＯＳ  ２０４のレイアウトに埋め込まれ、バイモーダルＬＤＭＯＳから或る電圧だけ絶縁され、これは一実施例において、２０Ｖである。レベルシフトＮ‐ＬＤＭＯＳ  ２１６のドレインとバイモーダルＮ‐Ｐ‐ＬＤＭＯＳ  ２０４のドレインＤとの間のギャップがこの電圧を設定し、これにより、これら２つのドレインが、さもなければドレインのｎ型ウェル５４１により短絡され得るように、ダイオード２１４及び抵抗器２１２が正確に動作し得る。図２ＢにおけるＰ‐ゲートパッド２２２は、図２Ａのノード２２２に対応し、これは、ＬＤＭＯＳ  ２０４のＰゲート、抵抗器２１２、ダイオード２１４、及びＮ‐ＬＤＭＯＳトランジスタ２１６のドレインの各々に結合される。従って、金属接続（具体的には図示せず）が、平面図に示すように、Ｐ‐ゲートパッド２２２をこれらの要素の各々に結合し得る。これらの要素のチップ２００Ｂへの統合がチップ上で占める空間は非常に小さく、付加的な処理工程を何ら必要としないことは明らかであろう。レベル‐シフタ及びＰ‐ゲートドライバのチップ２００Ｂへの統合は、この４端子デバイスを３端子デバイスとして扱う利便性も提供し得る。本明細書において上記したように、電流源２１８もチップ２００Ｂに統合され得る。本願において図示していないが、電流源はチップの低電圧側に統合される。
【００２４】
図２Ｃは、チップ２００Ｃ上の図１の別の実装回路を開示する。この実施例において、ＰＭＯＳドライバは、デプリーションモード低電圧ＰＭＯＳトランジスタ２２０として実装され、これは、高電圧レールに結合されるソース及びゲート両方、及び、Ｎ‐ＬＤＭＯＳトランジスタ２１６のドレインに結合されるドレインを有する。この構成は、より効率的なＰチャネルドライバを提供する。レベルシフタは、この場合も、Ｎ‐ＬＤＭＯＳトランジスタ２１６として実装され、電流源２１８は、この場合も、Ｎ‐ＬＤＭＯＳトランジスタ２１６のソースとＶＳＳとの間に結合される。ＰＭＯＳ  ２２０がデプリーションモードトランジスタであり、ＰＭＯＳ  ２２０のソース及びゲートがいずれも高電圧レールに結合されるので、ＰＭＯＳ  ２２０はノーマリーオンであり、バイモーダル‐Ｎ‐Ｐ‐ＬＤＭＯＳ  ２０４のＰゲートを高にプルし、Ｐ‐ゲートがオフにされたままとする。入力信号によりＮ‐ＬＤＭＯＳトランジスタ２１６オンになるとき、バイモーダル‐Ｎ‐Ｐ‐ＬＤＭＯＳ  ２０４のＰゲートはＶＳＳに向かってプルされ、Ｐ‐ゲートをオンにする。デプリーションモードＰＭＯＳ  ２２０がチップに統合されるとき、ＰＭＯＳ  ２２０は、図５Ｂにおいてドレインウェル５４１により含まれる。このＮウェルは、ＰＭＯＳ  ２２０のボディとして機能し得る。
【００２５】
図３は、Ｎ‐ＬＤＭＯＳとして厳密に駆動される場合と、Ｎ‐Ｐ‐ＬＤＭＯＳ駆動されるような場合との、図２のＮ‐Ｐ‐ＬＤＭＯＳ  ２０４Ａのためのドレイン・ソース抵抗ＲＤＳ対ドレイン・ソース電圧ＶＤＳを図示する。ＲＤＳは、デバイスがどの程度効率的であるかを示し、一層低いＲＤＳは、一層少ない導通損失を示す。プローブステーションを用いて、上側の線ＲＤＳ‐Ｎを生成するためにバイモーダルＮ‐Ｐ‐ＬＤＭＯＳトランジスタ２０４のＮゲートのみが駆動され、Ｐ‐ゲートは、Ｐ‐ゲート・ドレインを短絡させることによりオフにされた。下側の線ＲＤＳ‐ＰＮは、Ｎ‐ゲート及びＰ‐ゲート両方を同時にオンにするためにプローブステーションを用いて同様の方式で生成された。特に、Ｎ‐ゲート及びＰ‐ゲート両方がオンにされる場合、バイモーダル導通を提供し、デバイスの抵抗は、Ｎ‐ゲートのみがオンになるときより著しく少ない。図３は、ＲＤＳの、０．１ボルトで６．７５パーセントの低減、５ボルトで１７．７パーセントの低減、及び２０ボルトで３０．５パーセントの低減を示す。０．７Ｖの閾値電圧を有するＮ‐Ｐ‐ＬＤＭＯＳトランジスタのＰＭＯＳ部分を用いる初期のテストにおいて、Ｎ‐Ｐ‐ＬＤＭＯＳ回路のドレイン・ソース抵抗は、閾値電圧に達した後にドレイン・ソース抵抗が低い方の曲線に従うように低下するまで、初期的に高い方のＮ‐ゲート‐オンリー曲線に従うように示される。しかし、ＶＳＳを例えば−１Ｖの負の電圧に設定することにより、記載される回路を用いて単一の信号により駆動されるＮ‐Ｐ‐ＬＤＭＯＳのための曲線は、ＲＤＳ‐ＰＮの曲線を再現し得、それにより、内部回路の利用でＲＤＳにおける低減が確実となる。２ゲートバイモーダル導通の利点は、Ｎ‐Ｐ‐ＬＤＭＯＳデバイスへの単一入力信号のみを用いて達成される。
【００２６】
図４は、示されるようなＮ‐Ｐ‐ＬＤＭＯＳデバイスを動作させる方法を開示する。この方法は、Ｎ‐Ｐ‐ＬＤＭＯＳデバイスにおいて入力信号を受け取ること（４０５）により開始する。Ｎ‐Ｐ‐ＬＤＭＯＳデバイスは、Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのＮゲートを駆動するために入力信号を用いる（４１０）。Ｎ‐Ｐ‐ＬＤＭＯＳデバイスは、Ｎ‐Ｐ‐ＬＤＭＯＳデバイスのＰゲートを駆動する制御信号を提供するためにも、入力信号を用いる（４１５）。
【００２７】
記載される実施例は特定のタイプのトランジスタを用いるが、レベルシフト回路は、更なる実施例においてＰ‐ゲートを制御するために機能的等価物を得るために実装されてもよく、これは、ＭＯＳＦＥＴ、ＪＦＥＴ、及びＢＪＴなど、適切なトランジスタにおいて実現され得る。要素に対する単数での参照は、明示的に記載されない限り「１及び１のみ」を意味せず、「１又はそれ以上」を意味する。
【００２８】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【国際調査報告】
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