(57)【要約】  回路アセンブリは、プリント回路基板、集積回路、高速データコネクタ、およびフレキシブル回路またはアキシャルケーブルを含む。集積回路はプリント回路基板に連結される。高速データコネクタはプリント回路基板に連結される。フレキシブル回路またはアキシャルケーブルは、高速データコネクタと集積回路との間に連結される。フレキシブル回路またはアキシャルケーブルは、集積回路から高速データコネクタまで高速データチャネルをルーティングする。
2019535122.tif 000002
【特許請求の範囲】
【請求項１】
多層プリント回路基板（ＰＣＢ）と、
前記プリント回路基板へ連結された集積回路（ＩＣ）と、
前記プリント回路基板へ連結された高速データコネクタであって、前記集積回路（ＩＣ）から３インチ（７．６２センチメートル）よりも大きな距離に配置された高速データコネクタと、
前記高速データコネクタと前記集積回路との間に連結された信号経路であって、前記集積回路から前記高速データコネクタまでの高速データチャネルを提供し、少なくとも２５ギガビット／秒（Ｇｂ／ｓ）の帯域幅を有し、前記信号経路の一部が少なくとも３インチ（７．６２センチメートル）の長さを有するフレキシブル（フレックス）回路またはアキシャルケーブルを含む、信号経路と
を備える、回路アセンブリ。
【請求項２】
前記高速データコネクタは、前記ＩＣから少なくとも１０インチ（２５．４センチメートル）離れて配置される、
請求項１に記載の回路アセンブリ。
【請求項３】
前記高速データチャネルは、少なくとも５０Ｇｂ／ｓの帯域幅を有する、
請求項１または請求項２に記載の回路アセンブリ。
【請求項４】
前記高速データチャネルは、少なくとも１００ギガビット／秒の帯域幅を有するマルチレーンリンクを用いる、
請求項１または請求項２に記載の回路アセンブリ。
【請求項５】
前記高速データコネクタは、スモール・フォームファクタ・プラガブル（ＳＦＰ）コネクタを有する、
請求項１から請求項４のいずれか１項に記載の回路アセンブリ。
【請求項６】
前記高速データチャネルは、ＩＥＥＥ規格８０２．３節１１０（２５ＧＢＡＳＥ−ＣＲ）によって規定されるトランスミッタ信号仕様に準拠する、
請求項１から請求項５のいずれか１項に記載の回路アセンブリ。
【請求項７】
前記多層ＰＣＢは、前記ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１のセットと、前記ＰＣＢの第２面に配置された複数のＢＧＡパッドの第２のセットと、前記ＰＣＢの前記第２面において前記複数のＢＧＡパッドの前記第２のセットから少なくとも３インチ（７．６２センチメートル）離れて配置された複数のＢＧＡパッドの第３のセットと、前記多層ＰＣＢの前記第１面に形成された複数の回路パスを有するルーティング層とを有し、
前記複数のＢＧＡパッドの前記第１のセットの一部は、前記多層ＰＣＢを貫通する複数の第１ビアによって前記複数のＢＧＡパッドの前記第２のセットへ電子的に連結され、
前記複数のＢＧＡパッドの前記第３のセットは、前記多層ＰＣＢを貫通する複数の第２ビアによって前記ルーティング層の回路パスの第１端部へ連結され、前記ルーティング層の前記回路パスの第２端部は、前記多層ＰＣＢの前記第１面に実装された高速データコネクタへ連結され、
前記ＩＣは、前記複数のＢＧＡパッドの前記第１のセットを介して前記集積回路を前記多層ＰＣＢの前記第１面へ連結する第１ＢＧＡを介して前記多層ＰＣＢに実装され、
前記回路アセンブリは、反対側の両端部に配置された第２ＢＧＡおよび第３ＢＧＡを有するＢＧＡフレックス回路をさらに備え、前記第２ＢＧＡは、前記複数のＢＧＡパッドの前記第２のセットを介して前記多層ＰＣＢの前記第２面に実装され、前記第３ＢＧＡは、前記複数のＢＧＡパッドの前記第３のセットを介して前記多層ＰＣＢの前記第２面に実装される、
請求項１から請求項６のいずれか１項に記載の回路アセンブリ。
【請求項８】
前記多層ＰＣＢは、前記ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１のセットと、前記ＰＣＢの前記第１面に配置された複数のＢＧＡパッドの第２のセットと、前記ＰＣＢの前記第１面において前記複数のＢＧＡパッドの前記第２のセットから少なくとも３インチ（７．６２センチメートル）離れて配置された複数のＢＧＡパッドの第３のセットと、前記多層ＰＣＢの第２面に形成された複数の回路パスを有する第１ルーティング層とを有し、前記多層ＰＣＢは、前記第１面から前記第２面まで貫通する複数のビアの第１のセットおよび複数のビアの第２のセットをさらに有し、
前記複数のビアの前記第１のセットおよび前記複数のビアの前記第２のセットのうちの複数のビアは、前記第２ルーティング層の回路パスを介して電気的に接続され、
前記複数のＢＧＡパッドの前記第１のセットの一部は、前記複数のビアの前記第１のセットへ電子的に連結され、
前記複数のＢＧＡパッドの前記第３のセットは、前記多層ＰＣＢの前記第１面に実装された高速データコネクタへの前記ルーティング層の回路パスへ連結され、
前記ＩＣは、前記複数のＢＧＡパッドの前記第１のセットを介して前記集積回路を前記多層ＰＣＢの前記第１面へ連結する第１ＢＧＡを介して前記多層ＰＣＢに実装され、
前記回路アセンブリは、反対側の両端部に配置された第２ＢＧＡおよび第３ＢＧＡを有するＢＧＡフレックス回路をさらに備え、前記第２ＢＧＡは、前記複数のＢＧＡパッドの前記第２のセットを介して前記多層ＰＣＢの前記第１面に実装され、前記第３ＢＧＡは、前記複数のＢＧＡパッドの前記第３のセットを介して前記多層ＰＣＢの前記第１面に実装される、
請求項１から請求項６のいずれか１項に記載の回路アセンブリ。
【請求項９】
前記多層ＰＣＢは、前記多層ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１のセットおよび複数のボールグリッドアレイ（ＢＧＡ）パッドの第２のセットと、前記多層ＰＣＢの前記第１面に形成され、第１端部において前記複数のＢＧＡパッドの前記第２のセットの複数のＢＧＡパッドへ接続された複数の回路パスを有するルーティング層とを有し、
前記高速データコネクタは、前記多層ＰＣＢの前記第１面に実装され、前記ルーティング層の前記複数の回路パスの第２端部へ連結され、
前記ＩＣは、ＢＧＡ／チップキャリアに実装または集積され、前記ＢＧＡ／チップキャリアは、チップキャリア／インターポーザボードに実装された第１ＢＧＡを含み、前記チップキャリア／インターポーザボードは、前記第１ＢＧＡと前記複数のＢＧＡパッドの前記第１のセットを介して前記多層ＰＣＢに実装された第２ＢＧＡとの間に介在する基板を有し、前記チップキャリア／インターポーザボードは、前記第１ＢＧＡが連結された複数のＢＧＡパッドの第３のセットと、複数のＢＧＡパッドの第４のセットとを含み、
前記回路アセンブリは、反対側の両端部に配置された第３ＢＧＡおよび第４ＢＧＡを有するＢＧＡフレックス回路をさらに備え、前記第３ＢＧＡは、前記複数のＢＧＡパッドの前記第４のセットを介して前記チップキャリア／インターポーザボードに実装され、前記第４ＢＧＡは、前記複数のＢＧＡパッドの前記第２のセットを介して前記多層ＰＣＢの前記第１面に実装される、
請求項１から請求項６のいずれか１項に記載の回路アセンブリ。
【請求項１０】
前記多層ＰＣＢは、前記ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１のセットと、前記ＰＣＢの前記第１面に配置された複数のＢＧＡパッドの第２のセットと、前記ＰＣＢの前記第１面において前記複数のＢＧＡパッドの前記第２のセットから少なくとも３インチ（７．６２センチメートル）離れて配置された複数のＢＧＡパッドの第３のセットと、前記多層ＰＣＢの第２面に形成された複数の回路パスを有する第１ルーティング層とを有し、前記多層ＰＣＢは、前記第１面から前記第２面まで貫通する複数のビアの第１のセットおよび複数のビアの第２のセットをさらに有し、
前記複数のビアの前記第１のセットおよび前記複数のビアの前記第２のセットのうちの複数のビアは、前記第２ルーティング層の回路パスを介して電気的に接続され、
前記複数のＢＧＡパッドの前記第１のセットの一部は、前記複数のビアの前記第１のセットへ電子的に連結され、
前記複数のＢＧＡパッドの前記第３のセットは、前記多層ＰＣＢの前記第１面に実装された高速データコネクタへの前記ルーティング層の回路パスへ連結され、
前記ＩＣは、前記複数のＢＧＡパッドの前記第１のセットを介して前記集積回路を前記多層ＰＣＢの前記第１面へ連結する第１ＢＧＡを介して前記多層ＰＣＢに実装され、
前記回路アセンブリは、第１端部において第１アキシャルポートへ連結され、第２端部において第２アキシャルポートへ連結されたツインアキシャルケーブルを含むトップフレキシブルツインアキシャルアタッチメントをさらに備え、前記第１アキシャルポートは、前記複数のＢＧＡパッドの前記第２のセットを介して前記多層ＰＣＢの前記第１面に実装された第２ＢＧＡへ動作可能に連結され、前記第２アキシャルポートは、前記複数のＢＧＡパッドの前記第３のセットを介して前記多層ＰＣＢの前記第１面に実装された第３ＢＧＡへ動作可能に連結される、
請求項１から請求項６のいずれか１項に記載の回路アセンブリ。
【請求項１１】
前記第１アキシャルポートは、第１フレックス回路によって前記第２ＢＧＡへ動作可能に連結され、前記第２アキシャルポートは、第２フレックス回路によって前記第３ＢＧＡへ動作可能に連結される、
請求項１０に記載の回路アセンブリ。
【請求項１２】
前記多層ＰＣＢは、前記多層ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１のセットおよび複数のボールグリッドアレイ（ＢＧＡ）パッドの第２のセットと、前記多層ＰＣＢの前記第１面に形成され、第１端部において前記複数のＢＧＡパッドの前記第２のセットの複数のＢＧＡパッドへ接続された複数の回路パスを有するルーティング層とを有し、
前記高速データコネクタは、前記多層ＰＣＢの前記第１面に実装され、前記ルーティング層の前記複数の回路パスの第２端部へ連結され、
前記ＩＣは、前記複数のＢＧＡパッドの前記第１のセットを介して前記多層ＰＣＢに実装された第１ＢＧＡに実装され、前記第１ＢＧＡは、複数のＢＧＡパッドの第３のセットが上面にパターニングされた基板を含み、
前記回路アセンブリは、第１端部において第１アキシャルポートへ連結され、第２端部において第２アキシャルポートへ連結されたツインアキシャルケーブルを含むトップフレキシブルツインアキシャルアタッチメントをさらに備え、前記第１アキシャルポートは、前記複数のＢＧＡパッドの前記第３のセットを介して前記ＢＧＡ基板に実装された第２ＢＧＡへ動作可能に連結され、前記第２アキシャルポートは、前記複数のＢＧＡパッドの前記第２のセットを介して前記多層ＰＣＢの前記第１面に実装された第３ＢＧＡへ動作可能に連結される、
請求項１から請求項６のいずれか１項に記載の回路アセンブリ。
【請求項１３】
前記第１アキシャルポートは、第１フレックス回路によって前記第２ＢＧＡへ動作可能に連結され、前記第２アキシャルポートは、第２フレックス回路によって前記第３ＢＧＡへ動作可能に連結される、
請求項１２に記載の回路アセンブリ。
【請求項１４】
前記多層ＰＣＢは、前記ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１のセットと、前記ＰＣＢの第２面に配置された複数のＢＧＡパッドの第２のセットと、前記ＰＣＢの前記第２面において前記複数のＢＧＡパッドの前記第２のセットから少なくとも３インチ（７．６２センチメートル）離れて配置された複数のＢＧＡパッドの第３のセットと、前記多層ＰＣＢの前記第１面に形成された複数の回路パスを有するルーティング層とを有し、
前記複数のＢＧＡパッドの前記第１のセットの一部は、前記多層ＰＣＢを貫通する複数の第１ビアによって前記複数のＢＧＡパッドの前記第２のセットへ電子的に連結され、
前記複数のＢＧＡパッドの前記第３のセットは、前記多層ＰＣＢを貫通する複数の第２ビアによって前記ルーティング層の回路パスの第１端部へ連結され、前記ルーティング層の前記回路パスの第２端部は、前記多層ＰＣＢの前記第１面に実装された高速データコネクタへ連結され、
前記ＩＣは、前記複数のＢＧＡパッドの前記第１のセットを介して前記集積回路を前記多層ＰＣＢの前記第１面へ連結する第１ＢＧＡを介して前記多層ＰＣＢに実装され、
前記回路アセンブリは、第１端部において第１アキシャルポートへ連結され、第２端部において第２アキシャルポートへ連結されたツインアキシャルケーブルを含むボトムフレキシブルツインアキシャルアタッチメントをさらに備え、前記第１アキシャルポートは、前記複数のＢＧＡパッドの前記第２のセットを介して前記多層ＰＣＢの前記第２面に実装された第２ＢＧＡへ動作可能に連結され、前記第２アキシャルポートは、前記複数のＢＧＡパッドの前記第３のセットを介して前記多層ＰＣＢの前記第２面に実装された第３ＢＧＡへ動作可能に連結される、
請求項１から請求項６のいずれか１項に記載の回路アセンブリ。
【請求項１５】
前記第１アキシャルポートは、第１フレックス回路によって前記第２ＢＧＡへ動作可能に連結され、前記第２アキシャルポートは、第２フレックス回路によって前記第３ＢＧＡへ動作可能に連結される、
請求項１５に記載の回路アセンブリ。
【請求項１６】
多層プリント回路基板（ＰＣＢ）に実装された集積回路（ＩＣ）と前記多層ＰＣＢに実装された高速データコネクタとの間で高速データチャネルのための信号をルーティングする方法であって、
少なくとも２５ギガビット／秒（Ｇｂ／ｓ）の帯域幅をサポートする信号経路であって、前記信号経路の一部が少なくとも３インチ（７．６２センチメートル）の長さを有するフレキシブル（フレックス）回路またはアキシャルケーブルを含む信号経路を介して前記信号を前記ＩＣから前記高速データコネクタへルーティングする段階
を備える方法。
【請求項１７】
前記多層ＰＣＢは、前記ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１のセットと、前記ＰＣＢの第２面に配置された複数のＢＧＡパッドの第２のセットと、前記ＰＣＢの前記第２面において前記複数のＢＧＡパッドの前記第２のセットから少なくとも３インチ（７．６２センチメートル）離れて配置された複数のＢＧＡパッドの第３のセットと、前記多層ＰＣＢの前記第１面に形成された複数の回路パスを有するルーティング層とを有し、
前記複数のＢＧＡパッドの前記第１のセットの一部は、前記多層ＰＣＢを貫通する複数の第１ビアによって前記複数のＢＧＡパッドの前記第２のセットへ電子的に連結され、
前記複数のＢＧＡパッドの前記第３のセットは、前記多層ＰＣＢを貫通する複数の第２ビアによって前記ルーティング層の回路パスの第１端部へ連結され、前記ルーティング層の前記回路パスの第２端部は、前記多層ＰＣＢの前記第１面に実装された高速データコネクタへ連結され、
前記ＩＣは、前記複数のＢＧＡパッドの前記第１のセットを介して前記集積回路を前記多層ＰＣＢの前記第１面へ連結する第１ＢＧＡを介して前記多層ＰＣＢに実装され、
前記回路アセンブリは、反対側の両端部に配置された第２ＢＧＡおよび第３ＢＧＡを有するＢＧＡフレックス回路をさらに備え、前記第２ＢＧＡは、前記複数のＢＧＡパッドの前記第２のセットを介して前記多層ＰＣＢの前記第２面に実装され、前記第３ＢＧＡは、前記複数のＢＧＡパッドの前記第３のセットを介して前記多層ＰＣＢの前記第２面に実装され、
前記高速データチャネルは、前記ＩＣから、前記第１ＢＧＡを介し、前記複数のビアの前記第１のセットにおける複数のビアを介し、前記第２ＢＧＡを介し、前記フレックス回路を介し、前記第３ＢＧＡを介し、前記複数のビアの前記第２のセットにおける複数のビアを介し、前記ルーティング層を介して、高速データコネクタへルーティングされる、
請求項１６に記載の方法。
【請求項１８】
前記多層ＰＣＢは、前記ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１のセットと、前記ＰＣＢの前記第１面に配置された複数のＢＧＡパッドの第２のセットと、前記ＰＣＢの前記第１面において前記複数のＢＧＡパッドの前記第２のセットから少なくとも３インチ（７．６２センチメートル）離れて配置された複数のＢＧＡパッドの第３のセットと、前記多層ＰＣＢの第２面に形成された複数の回路パスを有する第１ルーティング層とを有し、前記多層ＰＣＢは、前記第１面から前記第２面まで貫通する複数のビアの第１のセットおよび複数のビアの第２のセットをさらに有し、
前記複数のビアの前記第１のセットおよび前記複数のビアの前記第２のセットのうちの複数のビアは、前記第２ルーティング層の回路パスを介して電気的に接続され、
前記複数のＢＧＡパッドの前記第１のセットの一部は、前記複数のビアの前記第１のセットへ電子的に連結され、
前記複数のＢＧＡパッドの前記第３のセットは、前記多層ＰＣＢの前記第１面に実装された高速データコネクタへの前記ルーティング層の回路パスへ連結され、
前記ＩＣは、前記複数のＢＧＡパッドの前記第１のセットを介して前記集積回路を前記多層ＰＣＢの前記第１面へ連結する第１ＢＧＡを介して前記多層ＰＣＢに実装され、
前記回路アセンブリは、反対側の両端部に配置された第２ＢＧＡおよび第３ＢＧＡを有するＢＧＡフレックス回路をさらに備え、前記第２ＢＧＡは、前記複数のＢＧＡパッドの前記第２のセットを介して前記多層ＰＣＢの前記第１面に実装され、前記第３ＢＧＡは、前記複数のＢＧＡパッドの前記第３のセットを介して前記多層ＰＣＢの前記第１面に実装され、
前記高速データチャネルは、前記ＩＣから、前記第１ＢＧＡを介し、前記複数のビアの前記第１のセットにおける複数のビアを介し、前記第２ルーティング層の配線を介し、前記複数のビアの前記第２のセットにおける複数のビアを介し、前記ＢＧＡフレックス回路を介し、前記第１ルーティング層を介して、前記高速データコネクタへルーティングされる、
請求項１６に記載の方法。
【請求項１９】
前記多層ＰＣＢは、前記多層ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１のセットおよび複数のボールグリッドアレイ（ＢＧＡ）パッドの第２のセットと、前記多層ＰＣＢの前記第１面に形成され、第１端部において前記複数のＢＧＡパッドの前記第２のセットの複数のＢＧＡパッドへ接続された複数の回路パスを有するルーティング層とを有し、
前記高速データコネクタは、前記多層ＰＣＢの前記第１面に実装され、前記ルーティング層の前記複数の回路パスの第２端部へ連結され、
前記ＩＣは、ＢＧＡ／チップキャリアに実装または集積され、前記ＢＧＡ／チップキャリアは、チップキャリア／インターポーザボードに実装された第１ＢＧＡを含み、前記チップキャリア／インターポーザボードは、前記第１ＢＧＡと前記複数のＢＧＡパッドの前記第１のセットを介して前記多層ＰＣＢに実装された第２ＢＧＡとの間に介在する基板を有し、前記チップキャリア／インターポーザボードは、前記第１ＢＧＡが連結された複数のＢＧＡパッドの第３のセットと、複数のＢＧＡパッドの第４のセットとを含み、
前記回路アセンブリは、反対側の両端部に配置された第３ＢＧＡおよび第４ＢＧＡを有するＢＧＡフレックス回路をさらに備え、前記第３ＢＧＡは、前記複数のＢＧＡパッドの前記第４のセットを介して前記チップキャリア／インターポーザボードに実装され、前記第４ＢＧＡは、前記複数のＢＧＡパッドの前記第２のセットを介して前記多層ＰＣＢの前記第１面に実装され、
前記高速データチャネルは、前記ＩＣから、前記第１ＢＧＡ、前記チップキャリア／インターポーザボード、前記第２ＢＧＡを介し、前記フレックス回路を介し、前記第３ＢＧＡを介し、前記ルーティング層を介して、前記高速データコネクタへルーティングされる、
請求項１６に記載の方法。
【請求項２０】
前記多層ＰＣＢは、前記ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１のセットと、前記ＰＣＢの前記第１面に配置された複数のＢＧＡパッドの第２のセットと、前記ＰＣＢの前記第１面において前記複数のＢＧＡパッドの前記第２のセットから少なくとも３インチ（７．６２センチメートル）離れて配置された複数のＢＧＡパッドの第３のセットと、前記多層ＰＣＢの第２面に形成された複数の回路パスを有する第１ルーティング層とを有し、前記多層ＰＣＢは、前記第１面から前記第２面まで貫通する複数のビアの第１のセットおよび複数のビアの第２のセットをさらに有し、
前記複数のビアの前記第１のセットおよび前記複数のビアの前記第２のセットのうちの複数のビアは、前記第２ルーティング層の回路パスを介して電気的に接続され、
前記複数のＢＧＡパッドの前記第１のセットの一部は、前記複数のビアの前記第１のセットへ電子的に連結され、
前記複数のＢＧＡパッドの前記第３のセットは、前記多層ＰＣＢの前記第１面に実装された高速データコネクタへの前記ルーティング層の回路パスへ連結され、
前記ＩＣは、前記複数のＢＧＡパッドの前記第１のセットを介して前記集積回路を前記多層ＰＣＢの前記第１面へ連結する第１ＢＧＡを介して前記多層ＰＣＢに実装され、
前記回路アセンブリは、第１端部において第１アキシャルポートへ連結され、第２端部において第２アキシャルポートへ連結されたツインアキシャルケーブルを含むトップフレキシブルツインアキシャルアタッチメントをさらに備え、前記第１アキシャルポートは、前記複数のＢＧＡパッドの前記第２のセットを介して前記多層ＰＣＢの前記第１面に実装された第２ＢＧＡへ動作可能に連結され、前記第２アキシャルポートは、前記複数のＢＧＡパッドの前記第３のセットを介して前記多層ＰＣＢの前記第１面に実装された第３ＢＧＡへ動作可能に連結され、
前記高速データチャネルは、前記ＩＣから、前記第１ＢＧＡを介し、前記複数のビアの前記第１のセットにおける複数のビアを介し、前記第２ルーティング層を介し、前記複数のビアの前記第２のセットにおける複数のビアを介し、前記トップフレキシブルツインアキシャルアタッチメントを介して、前記高速データコネクタへの前記ルーティング層へルーティングされる、
請求項１６に記載の方法。
【請求項２１】
前記多層ＰＣＢは、前記多層ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１のセットおよび複数のボールグリッドアレイ（ＢＧＡ）パッドの第２のセットと、前記多層ＰＣＢの前記第１面に形成され、第１端部において前記複数のＢＧＡパッドの前記第２のセットの複数のＢＧＡパッドへ接続された複数の回路パスを有するルーティング層とを有し、
前記高速データコネクタは、前記多層ＰＣＢの前記第１面に実装され、前記ルーティング層の前記複数の回路パスの第２端部へ連結され、
前記ＩＣは、前記複数のＢＧＡパッドの前記第１のセットを介して前記多層ＰＣＢに実装された第１ＢＧＡに実装され、前記第１ＢＧＡは、複数のＢＧＡパッドの第３のセットが上面にパターニングされた基板を含み、
前記回路アセンブリは、第１端部において第１アキシャルポートへ連結され、第２端部において第２アキシャルポートへ連結されたツインアキシャルケーブルを含むトップフレキシブルツインアキシャルアタッチメントをさらに備え、前記第１アキシャルポートは、前記複数のＢＧＡパッドの前記第３のセットを介して前記ＢＧＡ基板に実装された第２ＢＧＡへ動作可能に連結され、前記第２アキシャルポートは、前記複数のＢＧＡパッドの前記第２のセットを介して前記多層ＰＣＢの前記第１面に実装された第３ＢＧＡへ動作可能に連結され、
前記高速データチャネルは、前記ＩＣから、前記第１ＢＧＡを介し、前記トップフレキシブルツインアキシャルアタッチメントを介し、前記ルーティング層を介して、前記高速データコネクタへルーティングされる、
請求項１６に記載の方法。
【請求項２２】
前記多層ＰＣＢは、前記ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１のセットと、前記ＰＣＢの第２面に配置された複数のＢＧＡパッドの第２のセットと、前記ＰＣＢの前記第２面において前記複数のＢＧＡパッドの前記第２のセットから少なくとも３インチ（７．６２センチメートル）離れて配置された複数のＢＧＡパッドの第３のセットと、前記多層ＰＣＢの前記第１面に形成された複数の回路パスを有するルーティング層とを有し、
前記複数のＢＧＡパッドの前記第１のセットの一部は、前記多層ＰＣＢを貫通する複数の第１ビアによって前記複数のＢＧＡパッドの前記第２のセットへ電子的に連結され、
前記複数のＢＧＡパッドの前記第３のセットは、前記多層ＰＣＢを貫通する複数の第２ビアによって前記ルーティング層の回路パスの第１端部へ連結され、前記ルーティング層の前記回路パスの第２端部は、前記多層ＰＣＢの前記第１面に実装された高速データコネクタへ連結され、
前記ＩＣは、前記複数のＢＧＡパッドの前記第１のセットを介して前記集積回路を前記多層ＰＣＢの前記第１面へ連結する第１ＢＧＡを介して前記多層ＰＣＢに実装され、
前記回路アセンブリは、第１端部において第１アキシャルポートへ連結され、第２端部において第２アキシャルポートへ連結されたツインアキシャルケーブルを含むボトムフレキシブルツインアキシャルアタッチメントをさらに備え、前記第１アキシャルポートは、前記複数のＢＧＡパッドの前記第２のセットを介して前記多層ＰＣＢの前記第２面に実装された第２ＢＧＡへ動作可能に連結され、前記第２アキシャルポートは、前記複数のＢＧＡパッドの前記第３のセットを介して前記多層ＰＣＢの前記第２面に実装された第３ＢＧＡへ動作可能に連結され、
前記高速データチャネルは、前記ＩＣから、前記第１ＢＧＡを介し、前記複数のビアの前記第１のセットにおける複数のビアを介し、前記ボトムフレキシブルツインアキシャルアタッチメントを介し、前記複数のビアの前記第２のセットにおける複数のビアを介し、前記ルーティング層を介して、前記高速データコネクタへルーティングされる、
請求項１６に記載の方法。
【請求項２３】
前記高速データコネクタは、前記ＩＣから少なくとも１０インチ（２５．４センチメートル）離れて配置される、
請求項１６から請求項２２のいずれか１項に記載の方法。
【請求項２４】
前記高速データチャネルは、少なくとも５０Ｇｂ／ｓの帯域幅を有する、
請求項１６から請求項２３のいずれか１項に記載の方法。
【請求項２５】
前記高速データチャネルは、ＩＥＥＥ規格８０２．３節１１０（２５ＧＢＡＳＥ−ＣＲ）によって規定されるトランスミッタ信号仕様に準拠する、
請求項１６から請求項２３のいずれか１項に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
ネットワーキングおよびその他の通信インフラストラクチャのための高速通信は、クラウドコンピューティング、クラウドストレージ、ビデオ会議、ストリーミング、およびその他のアプリケーションを容易にするため、絶えず向上している。例えば、現在のインフラストラクチャに対する転送速度は、一般にギガビット／秒（Ｇｂ／ｓ）で測定される。これらの高帯域幅性能を満たすべく、物理（ＰＨＹ）層は、ルーティング経路を介したデータ交換を容易にするように設計されなければならない。
【０００２】
転送速度の進歩にもかかわらず、ネットワーキングおよびストレージに対するエコシステムは、依然としてコストセンシティブのままであり、これが、高速ネットワーキングおよびストレージシステムのためのコンポーネントの材料およびデザイン選択を制限している。特に、プリント回路基板（ＰＣＢ）が、適切な回路へと信号およびデータをルーティングすべく、ネットワーキングおよびストレージシステムにおいて広く使用されている。しかしながら、高速データ転送に対する要求が増しているにもかかわらず、ＰＣＢのコストおよび／または複雑さが増大することを市場は許容しないだろう。
【図面の簡単な説明】
【０００３】
本発明の上記の態様および付随する利点の多くは、添付の図面と併せて以下の詳細な記載を参照することによって本発明がより良好に理解されるに連れて、より容易に理解されるだろう。図面においては、別途指定されない限り、様々な図の全体にわたって、同様な参照符号は同様な部分を指す。
【図１】集積回路（ＩＣ）からコネクタまで１０インチ（２５．４センチメートル）のベースライン到達距離の実施形態を示す。
【図２】本開示の実施形態による、高速データチャネルを搬送するボールグリッドアレイ（ＢＧＡ）フレックス回路の実施形態を示す。
【図３】低コストのサーバＰＣＢと比較して、高コスト且つ最適化されたＰＣＢ構造における約５０％小さな信号減衰を示すグラフである。
【図４】低コスト且つ最適化されていないＰＣＢにおける１０インチ（２５．４センチメートル）のホスト到達距離に対する、一実施形態によるフレックス回路技術を使用した１０インチ（２５．４センチメートル）のホスト到達距離についての約５０％良好な信号減衰を示すグラフである。
【図５】フレックス回路装置の一実施形態によって、ＩＥＥＥ規格８０２．３節１１０（２５ＧＢＡＳＥ−ＣＲ）トランスミッタ仕様の一部を満たすことを実証するグラフである。
【図６】最適化されていない層構造による低コストのＰＣＢにおける１０インチ（２５．４センチメートル）の到達距離に対し、ベースライン装置がＩＥＥＥ規格８０２．３節１１０（２５ＧＢＡＳＥ−ＣＲ）トランスミッタ仕様を満たさないことを示すグラフである。
【図７】トップボードフレックス回路を有する例示的回路アセンブリを示す。
【図８】ボードフレックス回路へのパケットを有する例示的回路アセンブリを示す。
【図９】トップフレキシブルツインアキシャルアタッチメントを有する例示的回路アセンブリを示す。
【図１０】トップパッケージフレキシブルツインアキシャルアセンブリを有する例示的回路アセンブリを示す。
【図１１】ボトムフレキシブルツインアキシャルアタッチメントを有する例示的回路アセンブリを示す。
【図１２】セラミックボールグリッドアレイ（ＣＢＧＡ）の断面図を示す。
【図１３】ＢＧＡパッドとビアとの間の相互接続の例を示す。
【発明を実施するための形態】
【０００４】
高速データチャネルのルーティングを容易にすべく、フレキシブル（フレックス）回路技術および／またはアキシャルケーブルを利用するための方法および装置の実施形態が本明細書に記載される。以下の記載において、本発明の実施形態の完全な理解を提供すべく、数多くの具体的な詳細が説明される。しかしながら、当業者は、これらの具体的な詳細の１または複数がなくとも、もしくは、他の方法、コンポーネント、材料等によって本発明が実施され得ることを認識するであろう。他の例においては、周知の構造、材料、または動作は、本発明の態様を不明瞭にすることを避けるべく、詳細には示されない、または記載されない。
【０００５】
本明細書の全体にわたり、「一実施形態」または「実施形態」という用語の参照は、その実施形態に関連して記載される特定の特徴、構造、または特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書の全体にわたって様々な箇所において現れる「一実施形態において」または「実施形態において」という語句は、必ずしも全てが同じ実施形態を指すわけではない。さらに、特定の特徴、構造、または特性は、１または複数の実施形態において、任意の適切な態様で組み合わされてよい。
【０００６】
明確にするため、本明細書の図面における個々のコンポーネントは、特定の参照番号によってではなく、むしろ、図面におけるそれらのラベルによってもまた参照され得る。さらに、（特定のコンポーネントとは異なり）コンポーネントの特定のタイプを参照する参照番号が、「典型的」を意味する「（ｔｙｐ）」が後に続く参照番号によって示されてよい。これらのコンポーネントの構成は、存在はし得るが、簡潔さと明確さのために図面中には示されない同様なコンポーネント、さもなければ、個別の参照番号を付さない同様なコンポーネントの典型であろうことが理解されるだろう。逆に、「（ｔｙｐ）」は、そのコンポーネント、要素等が、その開示される機能、実装、目的等のために典型的に使用されることを意味するものと解釈されるべきではない。
【０００７】
上記にて説明されるように、ネットワーキングおよびストレージコンポーネントにおいてＰＣＢが使用される。ＰＣＢは、コストの拘束を受けながらも、高速データ要件を満たすこともまた必要とされる。高速イーサネット（登録商標）プロトコルは、高速データ要件のネットワーキングプロトコルの例である。いくつかの集積回路（ＩＣ）は、例えば、銅イーサネット（登録商標）を上回る、１レーン当たり１０Ｇｂ／ｓ、２５Ｇｂ／ｓ、および５０Ｇｂ／ｓを実現すべく、ＩＥＥＥ８０２．３規格に準拠するように設計された集積されたイーサネット（登録商標）を有する。並列に動作する４つの２５Ｇｂ／ｓレーンを用いたＩＥＥＥ８０２．３ｂｊ−２０１４  １００Ｇｂ／ｓイーサネット（登録商標）を含む、マルチレーンイーサネット（登録商標）規格もまた規定されてきた。（ＩＣをホストする）ホストＰＣＢは、ＩＣが配置されるところからデータコネクタ（例えば、イーサネット（登録商標）コネクタ）が位置するところまで、（例えば、３インチ（７．６２センチメートル）よりも大きな）比較的長い距離を有し得る。例示的なＩＣは、中央演算処理装置（ＣＰＵ）、ＳｏＣアーキテクチャを有するプロセッサを含んだシステム・オン・チップ（ＳｏＣ）チップ、およびプラットフォームコントローラハブ（ＰＣＨ）を含む。
【０００８】
図１は、集積回路（ＩＣ）１０２からコネクタ１０４まで、１０インチ（２５．４センチメートル）のベースライン到達距離を有する回路アセンブリ１００の一実施形態を示す。図１において、コネクタ１０４は、スモール・フォームファクタ・プラガブル（ＳＦＰ）コネクタである。回路アセンブリ１００は、そこに複数のビア１０８および１１０が形成されている多層ＰＣＢ１０６を含む。高速データチャネルが、ＩＣ１０２からビア１０８まで、ボールグリッドアレイ（ＢＧＡ）１１２を介してルーティングされる。多層ＰＣＢの内部の層として形成されたルーティング層１１４が、ビア１０８をビア１１０へ接続し、高速データチャネルは、ルーティング層１１４からビア１１０へ、そしてコネクタ１０４までルーティングされる。従って、高速データチャネル（例えば、イーサネット（登録商標））は、多層ＰＣＢ１０６のある層を介して、ＩＣ１０２からコネクタ１０４までルーティングされる。さらに図示されるように、この層は、２つのセクション、Ｌ１ａセクションおよびＬ１セクションを含む。コネクタ１０４は、ここで示されているＳＦＰコネクタに加えて、ＳＦＰジャックではないジャックを使用したイーサネット（登録商標）ケーブルのような、その他のタイプのケーブルを受け入れるように構成されてよい。
【０００９】
本明細書の様々な図面に図示されるように、１または複数のＢＧＡが使用される。ボールグリッドアレイはパッケージングの一種であり、そこでは、集積回路（一般にはＩＣまたはチップと呼ばれる）の下面にグリッド状（グリッドアレイ）に配置された複数のパッドのアレイが、同じグリッド構成を有し、ＰＣＢの外層にパターニングされた複数のパッドの同様なアレイへ電気的に連結される。ここで、ＩＣおよびＰＣＢにおけるそれぞれのパッドの対は、はんだボールを介して連結される。製造プロセスの間、はんだボールは（例えば、リフロー工程によって）溶融され、その結果、それぞれのパッドの対が電気的に連結され、ＩＣから、ＰＣＢの表面にパターニングされた複数のパッドのアレイに接続された１または複数のＰＣＢ層における「配線」まで、信号が通ることを可能にする。例えば、図１の例および図２、図７から図１１に示される実施形態において、ＰＣＢ表面にパターニングされたグリッドアレイに対して選択されたパッドが、図１のビア１０８のように、ＰＣＢに形成されたビアへ連結される。ＰＣＢにパターニングされた複数のパッドのうちの一部だけが、ここに示されるビアに接続されること、さもなければ、（図８に示されるように）パターニングされたＢＧＡパッドとＰＣＢ上の同じ層または中間基板に形成された配線に接続されることが、当業者には理解されるであろう。ＢＧＡパッケージ、およびＢＧＡパッドとビア間の相互接続のさらなる詳細が、図１２および図１３を参照して、以下に説明される。
【００１０】
「配線」、「トレース」、および「配線トレース」という用語は、ＰＣＢにおけるある層に形成された電気経路パターンを一般に意味することもまた、当業者には認識されるであろう。例えば、そのような電気経路は、概して、銅層の一部を選択的に除去して、ＰＣＢに実装された複数のコンポーネントを相互接続するために使用される「配線」または「トレース」のパターンを残す、銅層のエッチングまたは同様な製造プロセスによってＰＣＢにパターニングされる。
【００１１】
多層ＰＣＢの異なる層にあるパッドおよび／またはトレースが、ビアを使用して電気的に連結されてよい。ビアは、概して、ＰＣＢに小さな穴を穿孔するまたはパンチングすることによって、さもなければ、製造プロセスを使用して同様な穴を形成することによって形成される。その後のプロセスの間、めっきプロセスなどによって、導電性チューブまたは「バレル」を形成する導電性材料が穴の表面に形成される。このように、ＰＣＢを完全に貫通するビアは、一般に、「めっきスルーホール」、「めっきスルーホールビア」、または、スルーホールビアと呼ばれる。スルーホールビアに加えて、ブラインドビアおよび埋設ビアもまた使用され得る。ブラインドビアは、その穴がＰＣＢの一面のみを通るということを除き、スルーホールビアと同様である。埋設ビアは、ＰＣＢのいずれの面も通らない、ＰＣＢに対して内部にある穴を有する。簡潔にするために、以下の記載において、「ビア」および「複数のビア」という用語は、これらの様々なタイプのビアを包含するように使用される。
【００１２】
図２は、本開示の実施形態による、高速データチャネルを搬送するＢＧＡフレックス回路２０２を有する回路アセンブリ２００を示す。回路アセンブリ２００は、ＩＣ１０２、コネクタ１０４、および多層ＰＣＢ２０４を含む。ＩＣ１０２は、ＢＧＡ１１２を介して多層ＰＣＢ２０４の最上層へ連結される。ＢＧＡフレックス回路２０２は、その反対側の両端部に、一対のＢＧＡコネクタ２０６および２０８を含む。ＩＣ１０２およびＢＧＡ１１２は、図１２に示され、以下に記載されるように、セラミックボールグリッドアレイ（ＣＢＧＡ）のような、単一のＢＧＡパッケージへと集積されてよい。
【００１３】
ＢＧＡ１１２並びにＢＧＡコネクタ２０６および２０８は、それぞれ、最上層２１０および最下層２１２を含む多層ＰＣＢ２０４の外層にパターニングされたＢＧＡパッドアレイへ連結される。最上層２１０にパターニングされ、ＢＧＡ１１２のために使用される選択的ＢＧＡパッドは、複数のビア２１４を使用して、ＢＧＡコネクタ２０６のために最下層２１２にパターニングされたＢＧＡパッドへ電気的に連結される。一方、ＢＧＡコネクタ２０８のために最下層２１２にパターニングされたＢＧＡパッドは、複数のビア２１６を使用して、最上層２１０の表面に形成されたルーティング層Ｌ２の配線へ電気的に連結される。ルーティング層Ｌ２の配線は、コネクタ１０４のピンへ接続される。
【００１４】
回路アセンブリ２００において、高速データチャネルは、ＩＣ１０２から、ＢＧＡ１１２、ビア２１５、ＢＧＡ２０６、フレックス回路２０２、ＢＧＡ２０８、ビア２１６、ルーティング層Ｌ２を介して、高速データコネクタ１０４へとルーティングされる。
【００１５】
一実施形態において、ＩＣ１０２は、データを送信および受信するための集積された高速データトランシーバ（例えば、イーサネット（登録商標））を有する。本開示を利用し得る高速データインタフェースの他の例は、ウルトラパスインターコネクト（ＵＰＩ）、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）、シリアルＡＴアタッチメント（ＳＡＴＡ）、シリアルアタッチドＳＣＳＩ（ＳＡＳ）、ユニバーサルシリアルバス（ＵＳＢ）、ファイバチャネル、インフィニバンド、およびメモリを含む。ダブルデータレート（ＤＤＲ）バスのようなシングルエンドバスが、本開示の実施形態を使用し得る。
【００１６】
概して、高速データは１Ｇｂ／ｓまたはそれ以上であり得る。いくつかの実施形態において、高速データチャネルは２５Ｇｂ／ｓの帯域幅を有するが、他の実施形態において帯域幅は、１レーン当たり５０Ｇｂ／ｓまたはそれ以上、および一つのマルチレーンリンクに対して１００Ｇｂ／ｓまたはそれ以上であり得る。図２の高速データチャネルは、ＩＣ１０２から、ＢＧＡ１１２、ビア２１４、ＢＧＡフレックス回路２０２、ビア２１６を介し、そして、ルーティング層Ｌ２の配線を介してコネクタ１０４へとルーティングされる。
【００１７】
図３は、高コスト且つ最適化された８インチ（２０．３２センチメートル）の層構造（例えば、ファブリックスイッチルーティング）および低コスト且つ最適化されていない８インチ（２０．３２センチメートル）の層構造（例えば、サーバルーティング）についての、信号減衰（ｄＢ）対周波数のグラフである。示されるように、高コスト且つ最適化されたＰＣＢ構造は、低コストのサーバＰＣＢと比較して、約５０％小さな信号減衰を提供する。高コスト且つ最適化されたＰＣＢは減衰を低減するものの、低コストのＰＣＢ構造よりも著しく高価である。
【００１８】
図４は、信号減衰（ｄＢ）対周波数のグラフであり、フレックス回路技術の一実施形態を使用した１０インチ（２５．４センチメートル）のホスト到達距離が、低コスト且つ最適化されていないＰＣＢにおける１０インチ（２５．４センチメートル）のホスト到達距離に対して、約５０％良好な信号減衰を示している。これが実証するように、フレックス回路技術は、高コスト且つ最適化されたＰＣＢと同様な結果をもたらす。しかしながら、フレックス回路技術は、同様なアプリケーションにとって、高コスト且つ最適化されたＰＣＢより安価である。
【００１９】
図５は、フレックス回路装置の一実施形態によって、ＩＥＥＥ規格８０２．３節１１０（２５ＧＢＡＳＥ−ＣＲ）トランスミッタ仕様の一部を満たすことを実証するグラフである。この例において、ＳＦＰ＋コネクタまで１０インチ（２５．４センチメートル）の到達距離を有するフレックス回路装置が、ＩＥＥＥ規格８０２．３−２０１２の表９２−６に規定される、表９２−６のトランスミッタ仕様を満たす。逆に、図６は、最適化されていない層構造の低コストのＰＣＢにおいて１０インチ（２５．４センチメートル）の到達距離を有する従来のベースライン構成が、ＩＥＥＥ規格８０２．３−２０１２の表９２−６に規定されるトランスミッタ仕様を満たさないことを示す。
【００２０】
図７は、一実施形態による、ＢＧＡ接続７０２および７０３を含んだトップボードＢＧＡフレックス回路７０１を有する例示的回路アセンブリ７００を示す。回路アセンブリ７００は、ＢＧＡ１１２に連結されたＩＣ１０２、コネクタ１０４、および、そこにビア７０６および７０８が形成されている多層ＰＣＢ７０４をさらに含む。高速データチャネルが、ＩＣ１０２から、ＢＧＡ１１２を介して、ビア７０６へつながる多層ＰＣＢ７０４の最上層にパターニングされた選択されたＢＧＡパッドへ、そしてルーティング層７１０（層Ｌ１Ａ）の配線、ビア７０８、ＢＧＡ接続７０２、トップボードＢＧＡフレックス回路７０１、ＢＧＡ接続７０２、およびルーティング層Ｌ２の配線を介して、コネクタ１０４へとルーティングされる。ビア７０６および７０８は、一実施形態において、ＰＣＢ７０４の銅層であり得る層Ｌ１Ａの信号経路によって、一緒に連結される。層Ｌ２もまた、ＰＣＢ７０４の銅層であり得る。
【００２１】
図８は、本開示の実施形態による、マルチレベルＢＧＡ／チップキャリア８０２を備えるパッケージ、および、ボードフレックス回路８０４へのパッケージを含んだ例示的回路アセンブリ８００を示す。チップキャリア／インターポーザボード８０８に実装された第１ＢＧＡ８０６を含むＢＧＡ／チップキャリア８０２は、ＩＣ１０２を含む。チップキャリア／インターポーザボード８０８は、第１ＢＧＡ８０６と第２ＢＧＡ８１０との間に介在するＰＣＢまたは基板を備え、第２ＢＧＡ８１０は、多層ＰＣＢ８１２の上層にパターニングされた複数のＢＧＡパッドの第１のセットを介して多層ＰＣＢ８１２に実装される。フレックス回路８０４の左端は、ＢＧＡ８１４によってチップキャリア８０８の上側に実装される。これに対し、フレックス回路８０４の右端は、ＰＣＢの上層にパターニングされた複数のＢＧＡパッドの第２のセットを介して多層ＰＣＢ８１２に実装される。複数のパッドの第２のセットは、層Ｌ２の配線を介してコネクタ１０４へ電気的に接続される。
【００２２】
回路アセンブリ８００において、高速データチャネルは、ＩＣ１０２から、第１ＢＧＡ８０６、チップキャリア／インターポーザボード８０８、ＢＧＡ８１４、フレックス回路８０４、ＢＧＡ８１６、および多層ＰＣＢ８１２のルーティング層Ｌ２の配線を介して、コネクタ１０４へルーティングされる。
【００２３】
図９は、本開示の実施形態による、トップフレキシブルツインアキシャルアタッチメント９０２を有する例示的回路アセンブリ９００を示す。トップフレキシブルツインアキシャルアタッチメント９０２は、フレックス回路９０４、アキシャルポート９０６、ツインアキシャルケーブル９０８、アキシャルポート９１０、およびフレックス回路９１２を含む。アキシャルポート９０６および９１０は、ツインアキシャルケーブル９０８の嵌め合わせコネクタと接続するコネクタであってよい。示される実施形態において、フレックス回路９０４は、ボールグリッドアレイ９１６を介して多層ＰＣＢ９１４へ連結され、アキシャルポート９０６はフレックス回路９０４へ連結される。同様に、フレックス回路９１２はボールグリッドアレイ９１８を介して多層ＰＣＢ９１４へ連結され、アキシャルポート９１０はフレックス回路９１２へ連結される。
【００２４】
回路アセンブリ９００において、高速データチャネルは、ＩＣ１０２から、多層ＰＣＢ９１４のビア９２０へつながるＢＧＡ１１２、ルーティング層９２２（ＰＣＢ９１４の層Ｌ１ａ）、ビア９２４、ＢＧＡ９１６、フレキシブルツインアキシャルアタッチメント９０２、ＢＧＡ９１８、およびＰＣＢ９１４の層Ｌ２を介して、コネクタ１０４へルーティングされる。
【００２５】
図１０は、本開示の実施形態による、トップパッケージフレキシブルツインアキシャルアセンブリ１００２を有する例示的回路アセンブリ１０００を示す。トップパッケージフレキシブルツインアキシャルアセンブリ１００２は、それぞれがフレックス回路１０１０および１０１２に実装された一対のアキシャルポート１００６および１００８間に連結されたツインアキシャルケーブル１００４を含む。トップパッケージフレキシブルツインアキシャルアセンブリ１００２は、その左端において、フレックス回路１０１０のボールグリッドアレイ１０１４によって、ＢＧＡ１１２のチップキャリア部分の最上部へ連結される。一方、トップパッケージフレキシブルツインアキシャルアセンブリ１００２は、その右端において、ＰＣＢの層Ｌ２に接続された、多層ＰＣＢ１０１８にパターニングされた複数のパッドを含むボールグリッドアレイ１０１６を介して連結される。
【００２６】
回路アセンブリ１０００において、高速データチャネルは、ＩＣ１０２から、ＢＧＡ１１２の基板を介して、ＢＧＡ１０１４、フレックス回路１０１０、アキシャルポート１００６、ツインアキシャルケーブル１００４、アキシャルポート１００８、フレックス回路１０１２、ＢＧＡ１０１６、ＰＣＢ１０２０の層Ｌ２へと、そしてコネクタ１０４へとルーティングされる。
【００２７】
図１１は、本開示の実施形態による、ボトムフレキシブルツインアキシャルアタッチメント１１０２を有する例示的回路アセンブリ１１００を示す。フレキシブルツインアキシャルアタッチメント１１０２は、一対のアキシャルポート１１０６および１１０８の間に連結されたツインアキシャルケーブル１１０４を含み、次に、アキシャルポート１１０６および１１０８は、フレックス回路１１１０および１１１２に実装される。フレックス回路１１１０は、ＢＧＡ１１１４によって多層ＰＣＢ１１１８の最下層に実装される。多層ＰＣＢ１１１８には、ここを通るビア１１２０および１１２２が形成される。以前のように、ボールグリッドアレイ１１２を使用して、多層ＰＣＢ１１１８の最上層にＩＣ１０２が実装される。一方、フレキシブルツインアキシャルアタッチメント１１０２の反対側の端部においては、ＢＧＡ１１２４によって、多層ＰＣＢ１１１８の最下層にフレックス回路１１１２が実装され、これらはビア１１２２へ電気的に接続され、次に、コネクタ１０４が連結される層Ｌ２へ電気的に接続される。
【００２８】
回路アセンブリ１１００において、高速データチャネルは、ＩＣ１０２から、ＢＧＡ１１２を介して、ビア１１２０、ＢＧＡ１１１４、フレックス回路１１１０、アキシャルポート１１０６、ツインアキシャルケーブル１１０４、アキシャルポート１１０８、フレックス回路１１１２、ＢＧＡ１１１８、ビア１１２２、層Ｌ２へと、そしてコネクタ１０４へとルーティングされる。
【００２９】
図２および図７から図１１について、要素２０２、７０２、８０２、９０２、１００２、および１１０２は、高速データチャネル（例えば、イーサネット（登録商標））のための送信および受信の両方を容易にすべく、個別の導体のためのルーティングを含んでよいことが理解されるであろう。さらに、要素２０２、７０２、８０２、９０２、１００２、および１１０２は、複数の高速データチャネル、または、複数のレーンを伴う高速データチャネルのためのルーティングを含んでよい。同様に、ＰＣＢ２０４、７０４、８１２、９１４、１０１８、および１１１８は、高速データチャネルのための送信および受信信号の両方を搬送するように構成されてよい。それにより、高速データチャネルのための信号の送信および受信を容易にすべく、もしくは、複数の高速データチャネルまたはマルチレーンデータチャネルを容易にすべく、複数のビアおよび／または銅層の１つよりも多くのセットが、ＰＣＢにおいてルーティングされてよい。図２および図７から図１１は、高速データを全体（または大部分）にわたってＰＣＢを介してコネクタ１０４へとルーティングするよりも、むしろ、１または複数の高速データチャネルが、ＩＣ１０２から、フレックス回路および／またはアキシャルケーブルを介してコネクタ１０４へルーティングされる例を示す。図３から図６のグラフが実証するように、低コストのＰＣＢルーティングに頼るよりもむしろ、これらの実施形態を使用して、より良好なシグナリング特性が実現され得る。その一方で、本明細書に記載される様々な実施形態は、高コストのＰＣＢルーティングに必要とされる最適化された層構造の使用より安価でありながらも、適用可能な規格を満たす伝送品質レベルをサポートする。
【００３０】
図１２は、セラミックボールグリッドアレイ（ＣＢＧＡ）１２００の断面図を示す。いくつかの実施形態において、ＩＣ１０２およびＢＧＡ１１２は、図１２に示されるものと同様な構造を有するＣＢＧＡパッケージを備える。他の実施形態において、その他のタイプのＢＧＡが、本明細書の図面に示され、上述された様々なＢＧＡのために使用されてよい。これらは、限定されるものではないが、プラスチックボールグリッドアレイおよびフリップチップテープボールグリッドアレイを含む。概して、様々なタイプのＢＧＡにおける「ボール」構造は、図１２に示されるものと同様である。
【００３１】
さらに詳細には、ＣＢＧＡ１２００は、フリップチップアタッチ１２０６によって多層セラミック基板１２０４に実装されるＩＣを備えたダイ１２０２を含む。複数のはんだボール１２０８が、多層セラミック基板１２０４の下面において、共晶はんだ１２１０のグリッドパターンに連結される。さらに示されるように、ＣＰＧＡパッケージは、キャップ１２１２、熱グリース１２１４、およびアンダーフィル１２１６をさらに含んでよい。
【００３２】
図１３は、ＢＧＡパッドとビアとの間の相互接続の例を示す。上記にて説明されたように、ＢＧＡパッド（ＢＧＡ−パッドとして図示される）は、ＰＣＢ（図示されない）の外層においてパターン状に配置される。ビア１３００は、ＢＧＡパターンからオフセットされた同様なパターン状に配置される。図１３の左側部分に示されるように、ＢＧＡパッドとビアとの間で１：１の対応を有することに加えて、図１３の右側部分に示されるように、ビアは、複数のＢＧＡパッドによって共有されてよい。ここで、ＳＧは共有されたグランドを意味し、ＳＶは共有されたビアを意味し、ＳＰは共有された電力を意味する。一実施形態において、隣接する信号間のカップリングを低減すべく、デカップリングコンデンサ（ＤＣ）が用いられてよい。
【００３３】
本明細書に記載される主題のさらなる態様が、以下の数字が付けられた項目に提示される。
【００３４】
１．回路アセンブリは、多層プリント回路基板（ＰＣＢ）と、プリント回路基板へ連結された集積回路（ＩＣ）と、プリント回路基板へ連結された高速データコネクタであって、集積回路（ＩＣ）から３インチ（７．６２センチメートル）よりも大きな距離に配置された高速データコネクタと、高速データコネクタと集積回路との間に連結された信号経路を備える。この信号経路は、集積回路から高速データコネクタまでの高速データチャネルを提供し、少なくとも２５ギガビット／秒（Ｇｂ／ｓ）の帯域幅を有する。信号経路の一部は、少なくとも３インチ（７．６２センチメートル）の長さを有するフレキシブル（フレックス）回路またはアキシャルケーブルを含む。
【００３５】
２．項目１の回路アセンブリであって、高速データコネクタは、ＩＣから少なくとも１０インチ（２５．４センチメートル）離れて配置される。
【００３６】
３．項目１または２の回路アセンブリであって、高速データチャネルは、少なくとも５０Ｇｂ／ｓの帯域幅を有する。
【００３７】
４．項目１または２の回路アセンブリであって、高速データチャネルは、少なくとも１００ギガビット／秒の帯域幅を有するマルチレーンリンクを用いる。
【００３８】
５．先の項目のいずれかの回路アセンブリであって、高速データコネクタは、スモール・フォームファクタ・プラガブル（ＳＦＰ）コネクタを有する。
【００３９】
６．先の項目のいずれかの回路アセンブリであって、高速データチャネルは、ＩＥＥＥ規格８０２．３節１１０（２５ＧＢＡＳＥ−ＣＲ）によって規定されるトランスミッタ信号仕様に準拠する。
【００４０】
７．先の項目のいずれかの回路アセンブリであって、多層ＰＣＢは、ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１のセットと、ＰＣＢの第２面に配置された複数のＢＧＡパッドの第２のセットと、ＰＣＢの第２面において複数のＢＧＡパッドの第２のセットから少なくとも３インチ（７．６２センチメートル）離れて配置された複数のＢＧＡパッドの第３のセットと、多層ＰＣＢの第１面に形成された複数の回路パスを有するルーティング層とを有する。複数のＢＧＡパッドの第１のセットの一部は、多層ＰＣＢを貫通する複数の第１ビアによって複数のＢＧＡパッドの第２のセットへ電子的に連結される。複数のＢＧＡパッドの第３のセットは、多層ＰＣＢを貫通する複数の第２ビアによってルーティング層の回路パスの第１端部へ連結され、ルーティング層の回路パスの第２端部は、多層ＰＣＢの第１面に実装された高速データコネクタへ連結される。ＩＣは、複数のＢＧＡパッドの第１のセットを介して集積回路を多層ＰＣＢの第１面へ連結する第１ＢＧＡを介して多層ＰＣＢに実装される。回路アセンブリは、反対側の両端部に配置された第２および第３ＢＧＡを有するＢＧＡフレックス回路をさらに備え、第２ＢＧＡは、複数のＢＧＡパッドの第２のセットを介して多層ＰＣＢの第２面に実装され、第３ＢＧＡは、複数のＢＧＡパッドの第３のセットを介して多層ＰＣＢの第２面に実装される。
【００４１】
８．項目１から６のいずれかの回路アセンブリであって、多層ＰＣＢは、ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１のセットと、ＰＣＢの第１面に配置された複数のＢＧＡパッドの第２のセットと、ＰＣＢの第１面において複数のＢＧＡパッドの第２のセットから少なくとも３インチ（７．６２センチメートル）離れて配置された複数のＢＧＡパッドの第３のセットと、多層ＰＣＢの第２面に形成された複数の回路パスを有する第１ルーティング層とを有する。多層ＰＣＢは、第１面から第２面まで貫通する複数のビアの第１および第２のセットをさらに有する。複数のビアの第１および第２のセットのうちの複数のビアが、第２ルーティング層の回路パスを介して電気的に接続される。複数のＢＧＡパッドの第１のセットの一部は、複数のビアの第１のセットへ電子的に連結される。複数のＢＧＡパッドの第３のセットは、多層ＰＣＢの第１面に実装された高速データコネクタへのルーティング層の回路パスへ連結される。ＩＣは、複数のＢＧＡパッドの第１のセットを介して集積回路を多層ＰＣＢの第１面へ連結する第１ＢＧＡを介して多層ＰＣＢに実装される。回路アセンブリは、反対側の両端部に配置された第２および第３ＢＧＡを有するＢＧＡフレックス回路をさらに備え、第２ＢＧＡは、複数のＢＧＡパッドの第２のセットを介して多層ＰＣＢの第１面に実装され、第３ＢＧＡは、複数のＢＧＡパッドの第３のセットを介して多層ＰＣＢの第１面に実装される。
【００４２】
９．項目１から６のいずれかの回路アセンブリであって、多層ＰＣＢは、多層ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１および第２のセットと、多層ＰＣＢの第１面に形成され、第１端部において複数のＢＧＡパッドの第２のセットの複数のＢＧＡパッドへ接続された複数の回路パスを有するルーティング層とを有する。高速データコネクタは、多層ＰＣＢの第１面に実装され、ルーティング層の複数の回路パスの第２端部へ連結される。ＩＣは、ＢＧＡ／チップキャリアに実装または集積され、ＢＧＡ／チップキャリアは、チップキャリア／インターポーザボードに実装された第１ＢＧＡを含み、チップキャリア／インターポーザボードは、第１ＢＧＡと複数のＢＧＡパッドの第１のセットを介して多層ＰＣＢに実装された第２ＢＧＡとの間に介在する基板を有し、チップキャリア／インターポーザボードは、第１ＢＧＡが連結された複数のＢＧＡパッドの第３のセットと、複数のＢＧＡパッドの第４のセットとを含む。回路アセンブリは、反対側の両端部に配置された第３および第４ＢＧＡを有するＢＧＡフレックス回路をさらに備え、第３ＢＧＡは、複数のＢＧＡパッドの第４のセットを介してチップキャリア／インターポーザボードに実装され、第４ＢＧＡは、複数のＢＧＡパッドの第２のセットを介して多層ＰＣＢの第１面に実装される。
【００４３】
１０．項目１から６のいずれかの回路アセンブリであって、多層ＰＣＢは、ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１のセットと、ＰＣＢの第１面に配置された複数のＢＧＡパッドの第２のセットと、ＰＣＢの第１面において複数のＢＧＡパッドの第２のセットから少なくとも３インチ（７．６２センチメートル）離れて配置された複数のＢＧＡパッドの第３のセットと、多層ＰＣＢの第２面に形成された複数の回路パスを有する第１ルーティング層とを有する。多層ＰＣＢは、第１面から第２面まで貫通する複数のビアの第１および第２のセットをさらに有する。複数のビアの第１および第２のセットのうちの複数のビアは、第２ルーティング層の回路パスを介して電気的に接続される。複数のＢＧＡパッドの第１のセットの一部は、複数のビアの第１のセットへ電子的に連結される。複数のＢＧＡパッドの第３のセットは、多層ＰＣＢの第１面に実装された高速データコネクタへのルーティング層の回路パスへ連結される。ＩＣは、複数のＢＧＡパッドの第１のセットを介して集積回路を多層ＰＣＢの第１面へ連結する第１ＢＧＡを介して多層ＰＣＢに実装される。回路アセンブリは、第１端部において第１アキシャルポートへ連結され、第２端部において第２アキシャルポートへ連結されたツインアキシャルケーブルを含むトップフレキシブルツインアキシャルアタッチメントをさらに備え、第１アキシャルポートは、複数のＢＧＡパッドの第２のセットを介して多層ＰＣＢの第１面に実装された第２ＢＧＡへ動作可能に連結され、第２アキシャルポートは、複数のＢＧＡパッドの第３のセットを介して多層ＰＣＢの第１面に実装された第３ＢＧＡへ動作可能に連結される。
【００４４】
１１．項目１０の回路アセンブリであって、第１アキシャルポートは、第１フレックス回路によって第２ＢＧＡへ動作可能に連結され、第２アキシャルポートは、第２フレックス回路によって第３ＢＧＡへ動作可能に連結される。
【００４５】
１２．項目１から６のいずれかの回路アセンブリであって、多層ＰＣＢは、多層ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１および第２のセットと、多層ＰＣＢの第１面に形成され、第１端部において複数のＢＧＡパッドの第２のセットの複数のＢＧＡパッドへ接続された複数の回路パスを有するルーティング層とを有する。高速データコネクタは、多層ＰＣＢの第１面に実装され、ルーティング層の複数の回路パスの第２端部へ連結される。ＩＣは、複数のＢＧＡパッドの第１のセットを介して多層ＰＣＢに実装された第１ＢＧＡに実装され、第１ＢＧＡは、複数のＢＧＡパッドの第３のセットが上面にパターニングされた基板を含む。回路アセンブリは、第１端部において第１アキシャルポートへ連結され、第２端部において第２アキシャルポートへ連結されたツインアキシャルケーブルを含むトップフレキシブルツインアキシャルアタッチメントをさらに備え、第１アキシャルポートは、複数のＢＧＡパッドの第３のセットを介してＢＧＡ基板に実装された第２ＢＧＡへ動作可能に連結され、第２アキシャルポートは、複数のＢＧＡパッドの第２のセットを介して多層ＰＣＢの第１面に実装された第３ＢＧＡへ動作可能に連結される。
【００４６】
１３．項目１２の回路アセンブリであって、第１アキシャルポートは、第１フレックス回路によって第２ＢＧＡへ動作可能に連結され、第２アキシャルポートは、第２フレックス回路によって第３ＢＧＡへ動作可能に連結される。
【００４７】
１４．項目１から６のいずれかの回路アセンブリであって、多層ＰＣＢは、ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１のセットと、ＰＣＢの第２面に配置された複数のＢＧＡパッドの第２のセットと、ＰＣＢの第２面において複数のＢＧＡパッドの第２のセットから少なくとも３インチ（７．６２センチメートル）離れて配置された複数のＢＧＡパッドの第３のセットと、多層ＰＣＢの第１面に形成された複数の回路パスを有するルーティング層とを有する。複数のＢＧＡパッドの第１のセットの一部は、多層ＰＣＢを貫通する複数の第１ビアによって複数のＢＧＡパッドの第２のセットへ電子的に連結される。複数のＢＧＡパッドの第３のセットは、多層ＰＣＢを貫通する複数の第２ビアによってルーティング層の回路パスの第１端部へ連結され、ルーティング層の回路パスの第２端部は、多層ＰＣＢの第１面に実装された高速データコネクタへ連結される。ＩＣは、複数のＢＧＡパッドの第１のセットを介して集積回路を多層ＰＣＢの第１面へ連結する第１ＢＧＡを介して多層ＰＣＢに実装される。回路アセンブリは、第１端部において第１アキシャルポートへ連結され、第２端部において第２アキシャルポートへ連結されたツインアキシャルケーブルを含むボトムフレキシブルツインアキシャルアタッチメントをさらに備え、第１アキシャルポートは、複数のＢＧＡパッドの第２のセットを介して多層ＰＣＢの第２面に実装された第２ＢＧＡへ動作可能に連結され、第２アキシャルポートは、複数のＢＧＡパッドの第３のセットを介して多層ＰＣＢの第２面に実装された第３ＢＧＡへ動作可能に連結される。
【００４８】
１５．項目１５の回路アセンブリであって、第１アキシャルポートは、第１フレックス回路によって第２ＢＧＡへ動作可能に連結され、第２アキシャルポートは、第２フレックス回路によって第３ＢＧＡへ動作可能に連結される。
【００４９】
１６．多層プリント回路基板（ＰＣＢ）に実装された集積回路（ＩＣ）と多層ＰＣＢに実装された高速データコネクタとの間で高速データチャネルのための信号をルーティングする方法である。この方法は、少なくとも２５ギガビット／秒（Ｇｂ／ｓ）の帯域幅をサポートする信号経路を介して、ＩＣから高速データコネクタへ信号をルーティングする段階を有する。信号経路の一部は、少なくとも３インチ（７．６２センチメートル）の長さを有するフレキシブル（フレックス）回路またはアキシャルケーブルを含む。
【００５０】
１７．項目１６の方法であって、多層ＰＣＢは、ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１のセットと、ＰＣＢの第２面に配置された複数のＢＧＡパッドの第２のセットと、ＰＣＢの第２面において複数のＢＧＡパッドの第２のセットから少なくとも３インチ（７．６２センチメートル）離れて配置された複数のＢＧＡパッドの第３のセットと、多層ＰＣＢの第１面に形成された複数の回路パスを有するルーティング層とを有する。複数のＢＧＡパッドの第１のセットの一部は、多層ＰＣＢを貫通する複数の第１ビアによって複数のＢＧＡパッドの第２のセットへ電子的に連結される。複数のＢＧＡパッドの第３のセットは、多層ＰＣＢを貫通する複数の第２ビアによってルーティング層の回路パスの第１端部へ連結され、ルーティング層の回路パスの第２端部は、多層ＰＣＢの第１面に実装された高速データコネクタへ連結される。ＩＣは、複数のＢＧＡパッドの第１のセットを介して集積回路を多層ＰＣＢの第１面へ連結する第１ＢＧＡを介して多層ＰＣＢに実装される。回路アセンブリは、反対側の両端部に配置された第２および第３ＢＧＡを有するＢＧＡフレックス回路をさらに備え、第２ＢＧＡは、複数のＢＧＡパッドの第２のセットを介して多層ＰＣＢの第２面に実装され、第３ＢＧＡは、複数のＢＧＡパッドの第３のセットを介して多層ＰＣＢの第２面に実装される。高速データチャネルは、ＩＣから、第１ＢＧＡを介し、複数のビアの第１のセットにおける複数のビアを介し、第２ＢＧＡを介し、フレックス回路を介し、第３ＢＧＡを介し、複数のビアの第２のセットにおける複数のビアを介し、ルーティング層を介して、高速データコネクタへルーティングされる。
【００５１】
１８．項目１６の方法であって、多層ＰＣＢは、ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１のセットと、ＰＣＢの第１面に配置された複数のＢＧＡパッドの第２のセットと、ＰＣＢの第１面において複数のＢＧＡパッドの第２のセットから少なくとも３インチ（７．６２センチメートル）離れて配置された複数のＢＧＡパッドの第３のセットと、多層ＰＣＢの第２面に形成された複数の回路パスを有する第１ルーティング層とを有する。多層ＰＣＢは、第１面から第２面まで貫通する複数のビアの第１および第２のセットをさらに有する。複数のビアの第１および第２のセットのうちの複数のビアは、第２ルーティング層の回路パスを介して電気的に接続される。複数のＢＧＡパッドの第１のセットの一部は、複数のビアの第１のセットへ電子的に連結される。複数のＢＧＡパッドの第３のセットは、多層ＰＣＢの第１面に実装された高速データコネクタへのルーティング層の回路パスへ連結される。ＩＣは、複数のＢＧＡパッドの第１のセットを介して集積回路を多層ＰＣＢの第１面へ連結する第１ＢＧＡを介して多層ＰＣＢに実装される。回路アセンブリは、反対側の両端部に配置された第２および第３ＢＧＡを有するＢＧＡフレックス回路をさらに備え、第２ＢＧＡは、複数のＢＧＡパッドの第２のセットを介して多層ＰＣＢの第１面に実装され、第３ＢＧＡは、複数のＢＧＡパッドの第３のセットを介して多層ＰＣＢの第１面に実装される。高速データチャネルは、ＩＣから、第１ＢＧＡを介し、複数のビアの第１のセットにおける複数のビアを介し、第２ルーティング層の配線を介し、複数のビアの第２のセットにおける複数のビアを介し、ＢＧＡフレックス回路を介し、第１ルーティング層を介して、高速データコネクタへルーティングされる。
【００５２】
１９．項目１６の方法であって、多層ＰＣＢは、多層ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１および第２のセットと、多層ＰＣＢの第１面に形成され、第１端部において複数のＢＧＡパッドの第２のセットの複数のＢＧＡパッドへ接続された複数の回路パスを有するルーティング層とを有する。高速データコネクタは、多層ＰＣＢの第１面に実装され、ルーティング層の複数の回路パスの第２端部へ連結される。ＩＣは、ＢＧＡ／チップキャリアに実装または集積され、ＢＧＡ／チップキャリアは、チップキャリア／インターポーザボードに実装された第１ＢＧＡを含み、チップキャリア／インターポーザボードは、第１ＢＧＡと複数のＢＧＡパッドの第１のセットを介して多層ＰＣＢに実装された第２ＢＧＡとの間に介在する基板を有し、チップキャリア／インターポーザボードは、第１ＢＧＡが連結された複数のＢＧＡパッドの第３のセットと、複数のＢＧＡパッドの第４のセットとを含む。回路アセンブリは、反対側の両端部に配置された第３および第４ＢＧＡを有するＢＧＡフレックス回路をさらに備え、第３ＢＧＡは、複数のＢＧＡパッドの第４のセットを介してチップキャリア／インターポーザボードに実装され、第４ＢＧＡは、複数のＢＧＡパッドの第２のセットを介して多層ＰＣＢの第１面に実装される。高速データチャネルは、ＩＣから、第１ＢＧＡ、チップキャリア／インターポーザボード、第２ＢＧＡを介し、フレックス回路を介し、第３ＢＧＡを介し、ルーティング層を介して、高速データコネクタへルーティングされる。
【００５３】
２０．項目１６の方法であって、多層ＰＣＢは、ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１のセットと、ＰＣＢの第１面に配置された複数のＢＧＡパッドの第２のセットと、ＰＣＢの第１面において複数のＢＧＡパッドの第２のセットから少なくとも３インチ（７．６２センチメートル）離れて配置された複数のＢＧＡパッドの第３のセットと、多層ＰＣＢの第２面に形成された複数の回路パスを有する第１ルーティング層とを有する。多層ＰＣＢは、第１面から第２面まで貫通する複数のビアの第１および第２のセットをさらに有する。複数のビアの第１および第２のセットのうちの複数のビアは、第２ルーティング層の回路パスを介して電気的に接続される。複数のＢＧＡパッドの第１のセットの一部は、複数のビアの第１のセットへ電子的に連結される。複数のＢＧＡパッドの第３のセットは、多層ＰＣＢの第１面に実装された高速データコネクタへのルーティング層の回路パスへ連結される。ＩＣは、複数のＢＧＡパッドの第１のセットを介して集積回路を多層ＰＣＢの第１面へ連結する第１ＢＧＡを介して多層ＰＣＢに実装される。回路アセンブリは、第１端部において第１アキシャルポートへ連結され、第２端部において第２アキシャルポートへ連結されたツインアキシャルケーブルを含むトップフレキシブルツインアキシャルアタッチメントをさらに備え、第１アキシャルポートは、複数のＢＧＡパッドの第２のセットを介して多層ＰＣＢの第１面に実装された第２ＢＧＡへ動作可能に連結され、第２アキシャルポートは、複数のＢＧＡパッドの第３のセットを介して多層ＰＣＢの第１面に実装された第３ＢＧＡへ動作可能に連結される。高速データチャネルは、ＩＣから、第１ＢＧＡを介し、複数のビアの第１のセットにおける複数のビアを介し、第２ルーティング層を介し、複数のビアの第２のセットにおける複数のビアを介し、トップフレキシブルツインアキシャルアタッチメントを介して、高速データコネクタへのルーティング層へルーティングされる。
【００５４】
２１．項目１６の方法であって、多層ＰＣＢは、多層ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１および第２のセットと、多層ＰＣＢの第１面に形成され、第１端部において複数のＢＧＡパッドの第２のセットの複数のＢＧＡパッドへ接続された複数の回路パスを有するルーティング層とを有する。高速データコネクタは、多層ＰＣＢの第１面に実装され、ルーティング層の複数の回路パスの第２端部へ連結される。ＩＣは、複数のＢＧＡパッドの第１のセットを介して多層ＰＣＢに実装された第１ＢＧＡに実装され、第１ＢＧＡは、複数のＢＧＡパッドの第３のセットが上面にパターニングされた基板を含む。回路アセンブリは、第１端部において第１アキシャルポートへ連結され、第２端部において第２アキシャルポートへ連結されたツインアキシャルケーブルを含むトップフレキシブルツインアキシャルアタッチメントをさらに備え、第１アキシャルポートは、複数のＢＧＡパッドの第３のセットを介してＢＧＡ基板に実装された第２ＢＧＡへ動作可能に連結され、第２アキシャルポートは、複数のＢＧＡパッドの第２のセットを介して多層ＰＣＢの第１面に実装された第３ＢＧＡへ動作可能に連結される。高速データチャネルは、ＩＣから、第１ＢＧＡを介し、トップフレキシブルツインアキシャルアタッチメントを介し、ルーティング層を介して、高速データコネクタへルーティングされる。
【００５５】
２２．項目１６の方法であって、多層ＰＣＢは、ＰＣＢの第１面に配置された複数のボールグリッドアレイ（ＢＧＡ）パッドの第１のセットと、ＰＣＢの第２面に配置された複数のＢＧＡパッドの第２のセットと、ＰＣＢの第２面において複数のＢＧＡパッドの第２のセットから少なくとも３インチ（７．６２センチメートル）離れて配置された複数のＢＧＡパッドの第３のセットと、多層ＰＣＢの第１面に形成された複数の回路パスを有するルーティング層とを有する。複数のＢＧＡパッドの第１のセットの一部は、多層ＰＣＢを貫通する複数の第１ビアによって複数のＢＧＡパッドの第２のセットへ電子的に連結される。複数のＢＧＡパッドの第３のセットは、多層ＰＣＢを貫通する複数の第２ビアによってルーティング層の回路パスの第１端部へ連結され、ルーティング層の回路パスの第２端部は、多層ＰＣＢの第１面に実装された高速データコネクタへ連結される。ＩＣは、複数のＢＧＡパッドの第１のセットを介して集積回路を多層ＰＣＢの第１面へ連結する第１ＢＧＡを介して多層ＰＣＢに実装される。回路アセンブリは、第１端部において第１アキシャルポートへ連結され、第２端部において第２アキシャルポートへ連結されたツインアキシャルケーブルを含むボトムフレキシブルツインアキシャルアタッチメントをさらに備え、第１アキシャルポートは、複数のＢＧＡパッドの第２のセットを介して多層ＰＣＢの第２面に実装された第２ＢＧＡへ動作可能に連結され、第２アキシャルポートは、複数のＢＧＡパッドの第３のセットを介して多層ＰＣＢの第２面に実装された第３ＢＧＡへ動作可能に連結される。高速データチャネルは、ＩＣから、第１ＢＧＡを介し、複数のビアの第１のセットにおける複数のビアを介し、ボトムフレキシブルツインアキシャルアタッチメントを介し、複数のビアの第２のセットにおける複数のビアを介し、ルーティング層を介して、高速データコネクタへルーティングされる。
【００５６】
２３．項目１６から２２のいずれかの方法であって、高速データコネクタは、ＩＣから少なくとも１０インチ（２５．４センチメートル）離れて配置される。
【００５７】
２４．項目１６から２３のいずれかの方法であって、高速データチャネルは、少なくとも５０Ｇｂ／ｓの帯域幅を有する。
【００５８】
２５．項目１６から２３のいずれかの方法であって、高速データチャネルは、ＩＥＥＥ規格８０２．３節１１０（２５ＧＢＡＳＥ−ＣＲ）によって規定されるトランスミッタ信号仕様に準拠する。
【００５９】
２６．項目１から１５のいずれかの回路アセンブリであって、多層ＰＣＢはサーバボードを備える。
【００６０】
２７．項目１から１５および２６のいずれかの回路アセンブリであって、ＩＣは、集積高速トランシーバを有するプロセッサを備える。
【００６１】
２８．項目１から１５および２６のいずれかの回路アセンブリであって、ＩＣは、集積高速トランシーバを有する高速通信チップを備える。
【００６２】
２９．項目１から１５、２７、および２８のいずれかの回路アセンブリであって、集積高速トランシーバは、ウルトラパスインターコネクト（ＵＰＩ）、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）、シリアルＡＴアタッチメント（ＳＡＴＡ）、シリアルアタッチドＳＣＳＩ（ＳＡＳ）、ユニバーサルシリアルバス（ＵＳＢ）、ファイバチャネル、および、インフィニバンド高速データインタフェースのうちの１つとして構成される。
【００６３】
３０．項目１６から２３のいずれかの方法であって、多層ＰＣＢはサーバボードを備える。
【００６４】
３１．項目１６から２３および３０のいずれかの方法であって、ＩＣは、集積高速トランシーバを有するプロセッサを備える。
【００６５】
３２．項目１６から２３および３０のいずれかの方法であって、ＩＣは、集積高速トランシーバを有する高速通信チップを備える。
【００６６】
３３．項目１６から２３、３１、および３２のいずれかの方法であって、集積高速トランシーバは、ウルトラパスインターコネクト（ＵＰＩ）、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）、シリアルＡＴアタッチメント（ＳＡＴＡ）、シリアルアタッチドＳＣＳＩ（ＳＡＳ）、ユニバーサルシリアルバス（ＵＳＢ）、ファイバチャネル、および、インフィニバンド高速データインタフェースのうちの１つとして構成される。
【００６７】
いくつかの実施形態が、特定の実装例を参照して記載されてきたが、いくつかの実施形態による他の実装例も可能である。さらに、図面に示される、および／または本明細書に記載される要素または他の特徴の配置および／または順序は、示されている特定の態様および記載されている特定の態様で配置される必要はない。いくつかの実施形態による、多くの他の配置が可能である。
【００６８】
図面に示される各システムにおいて、いくつかの場合の複数の要素は、表されているこれらの要素が異なるものおよび／または同様なものであり得ることを示唆すべく、それぞれ、同じ参照番号または異なる参照番号を有してよい。しかしながら、ある要素は、異なる実装例を有し、本明細書に示されるまたは記載されるシステムのいくつかまたは全てと上手く機能するのに十分なほどに柔軟であってよい。図面に示される様々な要素は、同じであっても、または、異なっていてもよい。どれが第１要素と参照され、どれが第２要素と呼ばれるかは任意である。
【００６９】
本記載および請求項においては、「連結され」および「接続され」という用語が、それらの派生語と共に使用されてよい。これらの用語は、互いに同義語としては意図されていないことが理解されるべきである。むしろ、特定の実施形態において、「接続され」は、２つまたはそれより多くの要素が互いに直接物理的にまたは電気的に接触していることを示すために使用されてよい。「連結され」は、２つまたはそれより多くの要素が直接物理的にまたは電気的に接触していることを意味してよい。しかしながら、「連結され」は、２つまたはそれより多くの要素が互いに直接接触してはいないが、それでもなお、互いに協働または相互作用することもまた意味してよい。
【００７０】
実施形態は、本発明の実装例または例である。明細書における「実施形態」、「一実施形態」、「いくつかの実施形態」、または、「他の実施形態」という参照は、実施形態に関連して記載される特定の特徴、構造、または特性が、本発明の、少なくともいくつかの実施形態に含まれるが、必ずしも全ての実施形態に含まれるものではないことを意味する。「実施形態」、「一実施形態」、または「いくつかの実施形態」という様々な現れ方は、必ずしも全てが同じ実施形態を指すものではない。
【００７１】
本明細書に記載および示されるコンポーネント、特徴、構造、特性等の全てが、ある特定の実施形態または複数の実施形態に含まれる必要はない。例えば、明細書において、コンポーネント、特徴、構造、または特性が含まれ「てよい」、含まれ「るだろう」、含まれ「得る」、または含まれ「ることができる」と述べられている場合、その特定のコンポーネント、特徴、構造、または特性が含まれることが必要とされるものではない。本明細書または請求項が「１つの」または「ある」要素と言及する場合、その要素が１つだけあることを意味するものではない。本明細書または請求項が「追加の」要素と言及する場合、その追加の要素が１つよりも多くあることを除外するものではない。
【００７２】
示されている本発明の実施形態の上記の記載は、要約書に記載されているものも含め、網羅的であること、または、開示された正確な形に本発明を限定することを意図していない。本発明の特定の実施形態および例が例示を目的として本明細書に記載されているものの、当業者が認識するように、様々な均等な変更が、本発明の範囲内において可能である。
【００７３】
上記の詳細な記載に照らして、本発明に対してこれらの変更が成され得る。以下の特許請求の範囲において使用される用語は、本発明を、本明細書および図面に開示されている特定の実施形態に限定するものと解釈されるべきではない。むしろ、本発明の範囲は、以下の特許請求の範囲によって全体として決定されるべきであり、請求項の解釈の確立された原則に従って解釈されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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