(57)【要約】多接合光電子デバイス（２００）及び製造方法を開示する。方法は、第１のｐ−ｎ構造部（２０８）を基板（２１２）の上に設けるステップを含み、第１のｐ−ｎ構造部は、第１のバンドギャップを有する第１の半導体の第１の基部層を備え、第１の半導体の格子定数が、基板の格子定数に一致するようにし、第１の半導体は、ＩＩＩ−Ｖ族半導体を含む。方法は、第２のｐ−ｎ構造部（２０６）を設けるステップを含み、第２のｐ−ｎ構造部は、第２のバンドギャップを有する第２の半導体の第２の基部層を備え、第２の半導体の格子定数は、第１の半導体の格子定数に一致し、第２の半導体は、ＩＶ族半導体を含む。方法は、第１のｐ−ｎ構造部及び第２のｐ−ｎ構造部を有する多接合光電子デバイスを基板からリフトオフするステップも含み、多接合光電子デバイスは可撓性デバイスである。【選択図】図２
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【特許請求の範囲】
【請求項１】
多接合光電子デバイスの作製方法であって、
第１のｐ−ｎ構造部を基板の上に設けるステップであって、前記第１のｐ−ｎ構造部は、第１のバンドギャップを有する第１の半導体の第１の基部層を備え、前記第１の半導体の格子定数が、前記基板の格子定数に一致するようにし、前記第１の半導体は、ＩＩＩ−Ｖ族半導体を含む、ステップと、
第２のｐ−ｎ構造部を前記第１のｐ−ｎ構造部の上に設けるステップであって、前記第２のｐ−ｎ構造部は、第２のバンドギャップを有する第２の半導体の第２の基部層を備え、前記第２の半導体の格子定数は、前記第１の半導体の前記格子定数に一致し、前記第２の半導体は、ＩＶ族半導体を含む、ステップと、
前記多接合光電子デバイスを前記基板からリフトオフするステップと、
を含み、
前記多接合光電子デバイスは、前記第１のｐ−ｎ構造部及び前記第２のｐ−ｎ構造部を備える、方法。
【請求項２】
前記多接合光電子デバイスは可撓性デバイスである、請求項１に記載の方法。
【請求項３】
前記基板はＧａＡｓウエハを備える、請求項１に記載の方法。
【請求項４】
前記第１のｐ−ｎ構造部と前記第２のｐ−ｎ構造部との間に第１のトンネル接合部がある、請求項１に記載の方法。
【請求項５】
前記第１の半導体は、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓ、ＡｌＩｎＧａＰ、ＡｌＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＡｓＰ、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、ＧａＰ、それらの合金又はそれらの誘導体の１以上のを含む、請求項１に記載の方法。
【請求項６】
前記第２の半導体は、Ｓｉ、Ｇｅ、Ｃ、Ｓｎ、それらの合金又はそれらの誘導体の１以上のを含む、請求項１に記載の方法。
【請求項７】
前記第２の半導体は、前記第１の半導体よりも小さいエネルギー・ギャップを有する、請求項１に記載の方法。
【請求項８】
前記第１のｐ−ｎ構造部又は前記第２のｐ−ｎ構造部の一方又は両方は、物理的テクスチャ形成表面を含む、請求項１に記載の方法。
【請求項９】
前記物理的テクスチャ形成表面は、ストランスキー・クラスタノフ法又はフォルマー・ウェーバー法のいずれかの使用による、前記ｐ−ｎ構造部における少なくとも２つの材料の間の格子の不一致によって達成される、請求項８に記載の方法。
【請求項１０】
前記第１のｐ−ｎ構造部は、１以上のｐ−ｎ接合部を更に備える、請求項１に記載の方法。
【請求項１１】
前記第２のｐ−ｎ構造部は、１以上のｐ−ｎ接合部を更に備える、請求項１に記載の方法。
【請求項１２】
前記多接合光電子デバイスは、支持層を更に備え、前記支持層は、誘電体層、半導体接触層、不動態化層、透明導電酸化物層、反射防止コーティング、金属コーティング、接着層、エポキシ層又はプラスチック・コーティングの１以上のを有する、請求項１に記載の方法。
【請求項１３】
前記支持層は、リフトオフ工程の間に使用する酸に対し耐化学性を有する、請求項１２に記載の方法。
【請求項１４】
前記第１のｐ−ｎ構造部又は前記第２のｐ−ｎ構造部の少なくとも１つは、ヘテロ接合を含む、請求項１に記載の方法。
【請求項１５】
前記基板上に、エピタキシャル・リフトオフ法に適した犠牲層を設けるステップを更に含む、請求項１に記載の方法。
【請求項１６】
前記犠牲層はＡｌＡｓを含む、請求項１５に記載の方法。
【請求項１７】
前記第１のｐ−ｎ構造部は、
有機金属化学気相成長（ＭＯＣＶＤ）法、
ハイドライド気相エピタキシ（ＨＶＰＥ）法、
分子線エピタキシ（ＭＢＥ）法、
有機金属気相エピタキシ（ＭＯＶＰＥ若しくはＯＭＶＰＥ）法、
液相エピタキシ（ＬＰＥ）法、又は
閉空間気相輸送（ＣＳＶＴ）エピタキシ法
の１以上のを含むエピタキシャル成長法の使用によって設けられる、請求項１に記載の方法。
【請求項１８】
前記第２の半導体は、
プラズマエンハンスト化学気相成長（ＰＥＣＶＤ）法、
物理気相成長（ＰＶＤ）法、
常圧化学成長（ＡＰＣＶＤ）法、
原子層堆積（ＡＬＤ）法、
ＨＶＰＥ法、
ＭＯＶＰＥ若しくはＯＭＶＰＥ法
ＭＯＣＶＤ法、
低圧化学気相成長（ＬＰＣＶＤ）法、
ホットワイヤ化学気相成長（ＨＷＣＶＤ）法、
誘導結合プラズマエンハンスト化学気相成長（ＩＣＰ−ＣＶＤ）法、又は
他の形態のＣＶＤ
の１以上のによって生成される、請求項１に記載の方法。
【請求項１９】
前記多接合光電子デバイスを前記基板からリフトオフするエピタキシャル・リフトオフ（ＥＬＯ）法を適用するステップを更に含む、請求項１に記載の方法。
【請求項２０】
多接合光電子デバイスであって、
第１のｐ−ｎ構造部であって、前記第１のｐ−ｎ構造部は、第１のバンドギャップを有する第１の半導体の第１の基部層を備え、前記第１の半導体の格子定数が、基板の格子定数に一致するようにし、前記第１の半導体は、ＩＩＩ−Ｖ族半導体を含む、第１のｐ−ｎ構造部と、
エピタキシャル成長によって前記第１のｐ−ｎ構造部の上に形成した第２のｐ−ｎ構造部であって、前記第２のｐ−ｎ構造部は、第２のバンドギャップを有する第２の半導体の第２の基部層を備え、前記第２の半導体の格子定数は、前記第１の半導体の格子定数に一致し、前記第２の半導体は、ＩＶ族半導体を含む、第２のｐ−ｎ構造部と、
を備え、
前記多接合光電子デバイスは、前記基板からリフトオフし、前記第１のｐ−ｎ構造部及び前記第２のｐ−ｎ構造部を備える、多接合光電子デバイス。
【請求項２１】
前記多接合光電子デバイスは可撓性デバイスである、請求項２０に記載の多接合光電子デバイス。
【請求項２２】
前記基板はＧａＡｓウエハを備える、請求項２０に記載の多接合光電子デバイス。
【請求項２３】
前記第１のｐ−ｎ構造部と前記第２のｐ−ｎ構造部との間に第１のトンネル接合部がある、請求項２０に記載の多接合光電子デバイス。
【請求項２４】
前記第１の半導体は、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓ、ＡｌＩｎＧａＰ、ＡｌＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＡｓＰ、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、ＧａＰ、それらの合金又はそれらの誘導体の１以上のを含む、請求項２０に記載の多接合光電子デバイス。
【請求項２５】
前記第２の半導体は、Ｓｉ、Ｇｅ、Ｃ、Ｓｎ、それらの合金又はそれらの誘導体の１以上のを含む、請求項２０に記載の多接合光電子デバイス。
【請求項２６】
前記第２の半導体は、前記第１の半導体よりも小さいエネルギー・ギャップを有する、請求項２０に記載の多接合光電子デバイス。
【請求項２７】
前記１のｐ−ｎ構造部又は前記第２のｐ−ｎ構造部の一方又は両方は、物理的テクスチャ形成表面を含む、請求項２０に記載の多接合光電子デバイス。
【請求項２８】
前記第１のｐ−ｎ構造部は、１以上のｐ−ｎ接合部を更に備える、請求項２０に記載の多接合光電子デバイス。
【請求項２９】
前記第２のｐ−ｎ構造部は、１以上のｐ−ｎ接合部を更に備える、請求項２０に記載の多接合光電子デバイス。
【請求項３０】
前記多接合光電子デバイスは、支持層を更に備え、前記支持層は、誘電体層、半導体接触層、不動態化層、透明導電酸化物層、反射防止コーティング、金属コーティング、接着層、エポキシ層又はプラスチック・コーティングの１以上のを有する、請求項２０に記載の多接合光電子デバイス。
【請求項３１】
前記支持層は、リフトオフ法の間に使用する酸に対し耐化学性を有する、請求項３０に記載の多接合光電子デバイス。
【請求項３２】
前記第１のｐ−ｎ構造部又は前記第２のｐ−ｎ構造部の少なくとも１つは、ヘテロ接合を含む、請求項２０に記載の多接合光電子デバイス。
【請求項３３】
多接合光電子デバイスであって、
第１のｐ−ｎ構造部であって、前記第１のｐ−ｎ構造部は、第１のｐ−ｎ接合部及び第２のｐ−ｎ接合部を更に含み、前記第１のｐ−ｎ接合部は、第１のバンドギャップを有する第１の単結晶ＩＩＩ−Ｖ族半導体を含み、前記第１の単結晶ＩＩＩ−Ｖ族半導体の格子定数が、基板の格子定数に一致するようする、第１のｐ−ｎ構造部と、
エピタキシャル成長によって前記第１のｐ−ｎ構造部の上に形成した第２のｐ−ｎ構造部と、
を備え、前記第２のｐ−ｎ構造部は、第２のバンドギャップを有する第２の単結晶ＩＶ族半導体を有する第３のｐ−ｎ接合部を備え、前記第２の単結晶ＩＶ族半導体の格子定数は、前記第１の単結晶ＩＩＩ−Ｖ族半導体の格子定数に一致し、
前記多接合光電子デバイスは、前記基板からリフトオフし、前記第１のｐ−ｎ構造部及び前記第２のｐ−ｎ構造部を備える、多接合光電子デバイス。
【請求項３４】
前記多接合光電子デバイスは可撓性デバイスである、請求項３３に記載の多接合光電子デバイス。
【請求項３５】
前記第２のｐ−ｎ構造部の前記第３のｐ−ｎ接合部は、前記多接合光電子デバイスの、外部光源から離れた底接合部を形成するために、Ｓｉ、Ｇｅ、Ｃ、Ｓｎ、それらの合金、又はそれらの誘導体の１以上のを含む、請求項３３に記載の多接合光電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、米国出願第１５／４１７，１０５号、名称「ＭＵＬＴＩ−ＪＵＮＣＴＩＯＮ  ＯＰＴＯＥＬＥＣＴＲＯＮＩＣ  ＤＥＶＩＣＥ  ＷＩＴＨ  ＧＲＯＵＰ  ＩＶ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＡＳ  Ａ  ＢＯＴＴＯＭ  ＪＵＮＣＴＩＯＮ」、２０１７年１月２６日出願、及び米国特許仮出願第６２／２８９，０７０号、名称「ＭＵＬＴＩ−ＪＵＮＣＴＩＯＮ  ＯＰＴＯＥＬＥＣＴＲＯＮＩＣ  ＤＥＶＩＣＥ  ＷＩＴＨ  ＧＲＯＵＰ  ＩＶ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＡＳ  Ａ  ＢＯＴＴＯＭ  ＪＵＮＣＴＩＯＮ」、２０１６年１月２９日出願に対する優先権を主張するものである。本出願は、米国出願第１３／７０５，０６４号、名称「ＭＵＬＴＩ−ＪＵＮＣＴＩＯＮ  ＯＰＴＯＥＬＥＣＴＲＯＮＩＣ  ＤＥＶＩＣＥ」、２０１２年１２月４日出願の一部継続出願でもあり、当該出願の優先権を主張し、上記米国出願第１３／７０５，０６４号は、米国出願第１２／９３９，０７７号、名称「ＯＰＴＯＥＬＥＣＴＲＯＮＩＣ  ＤＥＶＩＣＥＳ  ＩＮＣＬＵＤＩＮＧ  ＨＥＴＥＲＯＪＵＮＣＴＩＯＮ  ＬＡＹＥＲ」、２０１０年１１月３日出願、及び米国出願第１２／６０５，１０８号、名称「ＰＨＯＴＯＶＯＬＴＡｌＣ  ＤＥＶＩＣＥ」、２００９年１０月２３日出願の一部継続出願であり、優先権を主張するものである。こうした前の出願のそれぞれの開示は、その全体が参照により本明細書に組み込まれる。
【０００２】
本開示は、一般に、光電子半導体デバイスに関し、より詳細には、底接合部としてＩＶ族半導体を有する多接合光電子デバイス、及び多接合光電子デバイスの製造方法に関する。
【背景技術】
【０００３】
光電子半導体デバイスは、単に光電子デバイスとも呼ばれ、こうしたデバイスの提供に対するニーズには、従来の光電子デバイスの効率と比較すると効率が改善されているということがある。しかし、こうしたデバイスの改善は、費用対効果が高く、実装が容易である、及び／又は既存の環境に適合可能である必要がある。本開示は、そのようなニーズに対処する技術的解決策の様々な態様を記載する。
【発明の概要】
【０００４】
底接合部としてＩＶ族半導体を有する多接合光電子デバイス、及び多接合光電子デバイスの製造方法を開示する。多接合光電子デバイスの作製方法は、第１のｐ−ｎ構造部を基板上に設けるステップを含み、第１のｐ−ｎ構造部は、第１のバンドギャップを有する第１の半導体の第１の基部層を備え、第１の半導体の格子定数が、基板の格子定数に一致するようにし、第１の半導体は、ＩＩＩ−Ｖ族半導体を含む。方法は、第２のｐ−ｎ構造部を第１のｐ−ｎ構造部上に設けるステップを更に含み、第２のｐ−ｎ構造部は、第２のバンドギャップを有する第２の半導体の第２の基部層を備え、第２の半導体の格子定数は、第１の半導体の格子定数に一致し、第２の半導体は、ＩＶ族半導体を含む。方法は、多接合光電子デバイスを基板からリフトオフするステップを更に含み、多接合光電子デバイスは、第１のｐ−ｎ構造部及び第２のｐ−ｎ構造部を備え、多接合光電子デバイスは、可撓性デバイスである。
【０００５】
本開示の別の態様では、多接合光電子デバイスは、第１のｐ−ｎ構造部を備え、第１のｐ−ｎ構造部は、第１のバンドギャップを有する第１の半導体の第１の基部層を備え、第１の半導体の格子定数が、基板の格子定数に一致するようにし、第１の半導体は、ＩＩＩ−Ｖ族半導体を含む。多接合光電子デバイスは、第１のｐ−ｎ構造部の上にエピタキシャル成長させることによって形成した第２のｐ−ｎ構造部を更に備え、第２のｐ−ｎ構造部は、第２のバンドギャップを有する第２の半導体の第２の基部層を備え、第２の半導体の格子定数は、第１の半導体の格子定数に一致し、第２の半導体は、ＩＶ族半導体を含む。多接合光電子デバイスは、基板からリフトオフし、第１のｐ−ｎ構造部及び第２のｐ−ｎ構造部を備える。このように形成した多接合光電子デバイスは、可撓性デバイスである。
【０００６】
本開示の更に別の態様では、多接合光電子デバイスは、第１のｐ−ｎ構造部を備え、第１のｐ−ｎ構造部は、第１のｐ−ｎ接合部及び第２のｐ−ｎ接合部を有し、第１のｐ−ｎ接合部は、第１のバンドギャップを有する第１の単結晶ＩＩＩ−Ｖ族半導体を含み、第１の単結晶ＩＩＩ−Ｖ族半導体の格子定数が、基板の格子定数に一致するようする。多接合光電子デバイスは、第１のｐ−ｎ構造部の上にエピタキシャル成長させることによって形成した第２のｐ−ｎ構造部を更に備え、第２のｐ−ｎ構造部は、第２のバンドギャップを有する第２の単結晶ＩＶ族半導体を有する第３のｐ−ｎ接合部を備え、第２の単結晶ＩＶ族半導体の格子定数は、第１の単結晶ＩＩＩ−Ｖ族半導体の格子定数に一致する。多接合光電子デバイスは、基板からリフトオフし、第１のｐ−ｎ構造部及び第２のｐ−ｎ構造部を備える。このように形成した多接合光電子デバイスは、可撓性デバイスである。一実施形態又は実装形態では、基板は、ＧａＡｓウエハを備え、第２のｐ−ｎ構造部の第３のｐ−ｎ接合部は、Ｓｉ、Ｇｅ、Ｓｎ又はそれらの組合せから構成されたＩＶ族半導体を含み、多接合光電子デバイスを基板から分離した後、ＩＶ族半導体が、多接合光電子デバイスの、外部光源から離れた底接合部を形成するようにする。
【０００７】
本開示の上記で列挙した特徴及び様々な態様を詳細に理解できるように、様々な実施形態又は実装形態を参照することによって、上記で概説した本開示のより特定の説明を有することができ、様々な実施形態又は実装形態の一部を添付の図面に示す。しかし、添付の図面は、本開示の様々な態様の実施形態又は実装形態の例として示すにすぎず、したがって、本開示の範囲に対する限定とみなすべきではなく、他の同等に効果的な実施形態又は実装形態も容認し得ることに留意されたい。
【図面の簡単な説明】
【０００８】
【図１】本明細書に記載の様々な態様による、多接合光電子デバイスを形成する方法を示すフロー・チャートであり、多接合光電子デバイスは、底接合部としてＩＶ族半導体を含むｐ−ｎ構造部を有し、基板としてＧａＡｓを使用する。
【図２】本開示の様々な態様による、デバイスを基板から分離する前の、底接合部としてＩＶ族半導体を含むｐ−ｎ構造部を有し、基板としてＧａＡｓを使用する多接合光電子デバイスの一例の図である。
【図３】本開示の様々な態様による、デバイスを基板から分離した後の、底接合部としてＩＶ族半導体を含むｐ−ｎ構造部を有し、基板としてＧａＡｓを使用する多接合光電子デバイスの別の例の図である。
【図４】本開示の様々な態様による、デバイスを基板から分離する前の、底接合部としてＳｉＧｅ又はＳｉＧｅＳｎを有し、基板としてＧａＡｓを使用するエピタキシャル成長３重接合光電子デバイスの一例の図である。
【図５】本開示の様々な態様による、デバイスを基板から分離した後の、底接合部としてのＳｉＧｅ又はＳｉＧｅＳｎ及び前金属接触部を有するエピタキシャル成長３重接合光電子デバイスの別の例の図である。
【図６】本開示の様々な態様による、多接合光電子デバイスの別の例の図である。
【図７Ａ】本開示の様々な態様による、第１のｐ−ｎ構造部内に単一のｐ−ｎ接合部を有する多接合光電子デバイスの一例の図である。
【図７Ｂ】本開示の様々な態様による、第１のｐ−ｎ構造部内に２つのｐ−ｎ接合部を有する多接合光電子デバイスの一例の図である。
【図７Ｃ】本開示の様々な態様による、第１のｐ−ｎ構造部内に３つのｐ−ｎ接合部を有する多接合光電子デバイスの一例の図である。
【発明を実施するための形態】
【０００９】
本開示は、一般に、単に光電子デバイスとも呼ばれる光電子半導体デバイスに関し、より詳細には、底接合部としてＩＶ族半導体を有する多接合光電子デバイスに関する。以下の説明は、当業者が本開示の特徴及び態様を作製及び使用可能にするように提示し、特許出願及びその要件の背景において提供する。提供する実施形態及び実装形態の例に対する様々な修正、並びに本明細書に記載の一般原理及び特徴は、当業者であれば容易に明らかになるであろう。したがって、本開示は、図示の実施形態又は実装形態の例に限定を意図するものではなく、本明細書に記載の原理及び特徴に一致する最も広い範囲を与えるべきである。
【００１０】
上記のように、本開示は、底接合部としてＩＶ族半導体を有する多接合光電子デバイス、及びそのような光電子デバイスを形成する作製方法に関する。したがって、本開示は、光起電力デバイス、発光ダイオード（ＬＥＤ）等の薄膜デバイス、又は本明細書に記載の多接合光電子デバイスとして使用し得る他の光電子デバイスの作製の様々な態様を説明する。
【００１１】
例えば光起電力セル又は発光ダイオード等の光電子デバイスは、費用への著しい影響又はデバイスの全体サイズの追加を伴うことなく性能を向上させ、その効率を向上させることが望ましい。したがって、こうしたデバイスは、費用対効果が高く、実装が容易である、及び／又は既存の環境に適合可能であるはずである。本開示は、そのようなニーズに対処する技術的解決策の様々な態様を記載する。
【００１２】
一般に、光起電力セル（例えば太陽電池）又は発光ダイオード（ＬＥＤ）等の光電子デバイスの性能は、セルの光吸収／変換効率又はＬＥＤの光生成効率を向上させることによって改善される。高効率な光起電力セルは、様々なバンドギャップを有する材料を成長させることによって作製することができ、これは、最も高いバンドギャップ材料が光に向く側（例えば前側）にあり、最も低いバンドギャップ材料が反対側（例えば裏側）にあるようにすることによる。このことは、異なる層によってエネルギーが異なる光子の吸収をもたらし、光起電力セルの効率を向上させる。というのは、この構成は、より多くの光子が吸収され、したがって、より大きな電流をもたらすためである。このことは、異なる手法を使用して達成することができるが、各手法は、独自の欠点を有する。
【００１３】
異なるバンドギャップの（即ち、異なるエネルギー・ギャップを有する）材料の多数の層を成長させることが、効率の改善には望ましいが、成長基板と異なる層との間、及び異なる層の間に格子の不一致が生じ、得られた光起電力セルの全体の効率を低下させる（同様の非効率さは、発光ダイオードの動作にも生じる）。したがって、異なる格子定数を可能にするために、段階的な変成層を使用すること、例えば底接合部としてＩｎＧａＡｓを使用することによる別の手法を使用して格子不一致多接合光電子デバイス（例えば格子不一致多接合太陽電池）を成長させる。この変成手法は、多くの有機金属化学気相成長（ＭＯＣＶＤ）前駆体材料を浪費し、ＭＯＣＶＤ器具の処理量を低減させる。
【００１４】
上記で説明したものとは異なる手法は、底接合部としてＧｅを使用し、格子一致多接合光電子デバイスを成長させることである。Ｇｅは、ＧａＡｓベースの多接合光電子デバイスの底セルとして（例えば底接合部をもたらすために）広く使用されている。しかし、Ｇｅは、最適なバンドギャップよりも低いため、Ｇｅの使用は、変換効率の大幅な低減をもたらすことがある。また、ＧｅとＧａＡｓとの間にわずかな格子不一致がある。こうした問題を克服するために、時には、半導体ＩｎをＧａＡｓに添加し、ＩｎＧａＡｓを生成してＧｅ基板に対する格子一致を改善させる。しかし、もし基板がＧａＡｓの場合、ＩｎＧａＡｓを使用するこの技法は、機能しない場合がある。というのは、ＩｎＧａＡｓの格子定数及びＧａＡｓの格子定数は著しく異なり、これら２つの材料の間に格子不一致をもたらすためである。
【００１５】
ＧａＡｓベースの多接合光電子デバイスの底セルとしてＳｉ、Ｇｅ及び／又はＳｎの組合せを含むＩＶ族半導体とも呼ばれるＩＶ族元素の使用は、より良好な格子一致を達成することができる。例えば、Ｇｅ基板よりも良好な一致は、ＳｉＧｅの格子定数と、ＧａＡｓ基板の格子一致との間で達成することができる。更に、ＳｉＧｅのバンドギャップは、ＧａＡｓベースの多接合光電子デバイスの効率に最適なバンドギャップにより近い。したがって、格子不一致ＳｉＧｅを含むＳｉＧｅは、バンドギャップを増大させ、多接合光電子デバイスの効率を改善するために使用することができる。
【００１６】
本開示の様々な態様による、（例えば、底接合部を提供する）底セルとしてＩＶ族半導体を含む多接合光電子デバイスを形成する方法の様々な態様を本明細書で説明する。本開示では、一実施形態又は実装形態において、ＳｉＧｅは、ＧａＡｓベースの多接合光電子デバイスの底セルとして使用し、ＧａＡｓ基板に対しより良好に格子を一致させ、より高いバンドギャップを達成して効率を向上させることができる。
【００１７】
本明細書に記載の薄膜デバイス（例えば、光起電力セル又はＬＥＤ等の多接合光電子デバイス）の多くは、一般に、犠牲層の上に形成したエピタキシャル成長層を含み、犠牲層は、支持基板又はウエハの上又はこれらを覆って配設する。こうして形成した薄膜デバイスは、可撓性単結晶デバイスとすることができる。この薄膜デバイスをエピタキシ法によって形成した後、次に、例えば、エピタキシャル・リフトオフ（ＥＬＯ）法、レーザー・リフトオフ（ＬＬＯ）法又は剥離法の間、支持基板又はウエハから薄膜デバイスを除去又は分離する。
【００１８】
本開示で使用する層とは、１以上の他の層の「上又はこれらを覆って」配設するものとして説明することができる。いくつかの実施形態又は実装形態では、この用語は、層を、他の層（複数可）の上部に直接堆積できるか、又は１つ若しくは複数の更なる層を、層と他の層（複数可）との間に堆積できることを示す。また、他の層（複数可）は、任意の順序で配置することができる。本開示の特徴をより詳細に説明するために、添付の図面と共に以下の説明に言及する。
【００１９】
図１は、多接合光電子デバイスを作製又は形成する方法１００の一例を示すフロー・チャートである。図１に示す例では、本明細書に記載の様々な態様によれば、多接合光電子デバイスは、底接合部としてＩＶ族半導体を含むｐ−ｎ構造部を含み、基板としてＧａＡｓを使用する。一実施形態又は実装形態では、方法１００は、１０２において、ＧａＡｓ基板の上に犠牲層を設けるステップ、１０４において、犠牲層の上に第１のｐ−ｎ構造部を設けるステップ、１０６において、任意選択でトンネル接合部を設けるステップ、１０８において、第１のｐ−ｎ構造部の上に第２のｐ−ｎ構造部を設けるステップ、１１０において、多接合光電子デバイス（又は多接合半導体構造部）の上に支持層を設けるステップ、及び１１２において、基板から多接合光電子デバイス及び支持層をリフトオフするステップを含む。一実施形態又は実装形態では、多接合光電子デバイスは、支持層を設けているか否かにかかわらず、基板からリフトオフすることができる。方法１００の一態様では、図１の１０４で示すように、第１のｐ−ｎ構造部は、ＧａＡｓ基板上に設けることができる（又はＧａＡｓ基板上の犠牲層の上に設けることができる）。ｐ−ｎ構造部とは、１以上の半導体層を有し、１以上のｐ−ｎ接合部が１以上の半導体層で形成されている構造部を指すことができる。
【００２０】
いくつかの実施形態又は実装形態では、犠牲層は、（例えば、図１の１０２において）例えばｐ−ｎ構造部を堆積する前に基板の上に配設することができ、エピタキシャル・リフトオフ（ＥＬＯ）法又は他の同様の方法の使用により、ｐ−ｎ構造部のリフトオフ又は分離を可能にするようにする。犠牲層は、ＡｌＡｓ、ＡｌＧａＡｓ、ＡｌＧａＩｎＰ若しくはＡｌＩｎＰ、若しくは高Ａｌ含有量を有する他の層、又はそれらの組合せを含むことができ、これらを利用して、セル内に含まれる層のための格子構造部を形成し、次に、エッチングし、ＥＬＯ工程の間に除去する。他の実施形態では、レーザー・リフトオフ（ＬＬＯ）、イオン注入リフトオフ、埋入酸化物層若しくは埋入多孔層のエッチングによるリフトオフ等の代替リフトオフ法、又は剥離を使用することができる。
【００２１】
一実施形態又は実装形態では、第１のｐ−ｎ構造部は、基板上（例えば、基板の上の犠牲層の上）で成長させることができ、例えばＧａＡｓウエハを使用することができ、薄膜としてのエピタキシャル成長層は、ＩＩＩ−Ｖ族材料（例えばＩＩＩ−Ｖ族半導体）から作製する。第１のｐ−ｎ構造部は、様々な技法、例えば有機金属化学気相成長（ＭＯＣＶＤ）、分子線エピタキシ（ＭＢＥ）、有機金属気相エピタキシ（ＭＯＶＰＥ若しくはＯＭＶＰＥ）、液相エピタキシ（ＬＰＥ）、ハイドライド気相エピタキシ（ＨＹＰＥ）、閉空間気相輸送（ＣＳＶＴ）エピタキシ等の使用による、エピタキシャル成長によって形成することができる。いくつかの実施形態では、第１のｐ−ｎ構造部は、実質的に単結晶である。第１のｐ−ｎ構造部は、単結晶半導体材料を含むことができる。
【００２２】
いくつかの実施形態又は実装形態では、ＩＩＩ−Ｖ族材料のエピタキシャル成長層は、高成長速度堆積法（例えば高成長速度気相堆積法）を使用して形成することができる。高成長速度堆積法は、成長材料が、本明細書に記載の種類の光電子デバイスでの使用に十分な質をもつようなものである。高成長速度堆積法は、約１０μｍ／時以上、又は約１００μｍ／時以上もの成長速度等、５μｍ／時を超える成長速度を可能にする。例えば、成長速度は、約１０μｍ／時、約２０μｍ／時、約３０μｍ／時、約４０μｍ／時、約５０μｍ／時、約６０μｍ／時、約７０μｍ／時、約８０μｍ／時、約９０μｍ／時、又は約１００μｍ／時、これらの値のいずれか２つの間のいくつかの特定の速度（例えば、約２５μｍ／時−２０μｍ／時から３０μｍ／時の間）、又はこれらの値のいずれか２つの間の一部の範囲（例えば、約２０μｍ／時から約３０μｍ／時までの範囲）とすることができる。いくつかの実施形態又は実装形態では、高成長速度堆積法は、約１２０μｍ／時の成長速度を含む１００μｍ／時を超える成長速度を可能にする。本開示で使用する用語「約」は、例えば、公称値からの１％、２％、３％、４％、５％、又は１０％の変動を示すことができる。高成長速度堆積法は、約５５０℃以上の堆積温度にウエハを加熱すること（例えば、堆積温度は、７５０℃又は８５０℃もの温度とすることができる）、処理システム内で、ＩＩＩ族含有前駆体ガス及びＶ族含有前駆体ガス等の化学前駆体を含有する堆積ガスにウエハをさらすこと、並びにＩＩＩ−Ｖ族材料を含有する層をウエハ上に堆積することを含む。ＩＩＩ族含有前駆体ガスは、インジウム、ガリウム又はアルミニウム等のＩＩＩ族元素を含有することができる。例えば、ＩＩＩ族含有前駆体ガスは、トリメチルアルミニウム、トリエチルアルミニウム、トリメチルガリウム、トリエチルガリウム、トリメチルインジウム、トリエチルインジウム、ジイソプロピルメチルインジウム又はエチルジメチルインジウムのうちの１つとすることができる。Ｖ族含有前駆体ガスは、窒素、リン、ヒ素又はアンチモン等のＶ族元素を含有することができる。例えば、Ｖ族含有前駆体ガスは、フェニルヒドラジン、ジメチルヒドラジン、第３級ブチルアミン、アンモニア、ホスフィン、第３級ブチルホスフィン、ビスホスフィノエタン、アルシン、第３級ブチルアルシン、モノエチルアルシン、トリメチルアルシン、トリメチルアンチモン、トリエチルアンチモン又はトリイソプロピルアンチモン、スチビンのうちの１つとすることができる。
【００２３】
本明細書に記載のＩＩＩ−Ｖ族材料を堆積又は形成する堆積法は、様々な種類の堆積室において実施することができる。例えば、ＩＩＩ−Ｖ族材料を成長、堆積又は他の方法で形成するために利用することができる１つの連続供給堆積室は、同一出願人による、米国特許出願第１２／４７５，１３１号及び同第１２／４７５，１６９号（米国特許第８，６０２，７０７号として発行）、共に２００９年５月２９日出願に記載されており、それらの全体が参照により本明細書に組み込まれる。
【００２４】
そのような層を形成するデバイス及び方法で使用し得る層のいくつかの例は、同一出願人による、米国特許第９，１３６，４１８号、２０１５年９月１５日発行及び米国特許第９，１７８，０９９号、２０１５年１１月３日発行に開示されており、それらの全体が参照により本明細書に組み込まれる。
【００２５】
一実施形態又は実装形態では、第１のｐ−ｎ構造部は、多重ｐ−ｎ接合部、例えば、第１のｐ−ｎ接合部、第２のｐ−ｎ接合部、ｎ番目のｐ−ｎ接合部までを含む。即ち、第１のｐ−ｎ構造部は、１、２、又はより多くのｐ−ｎ接合部を含むことができる。一例では、第１のｐ−ｎ構造部は、唯一のｐ−ｎ接合部を含む。第１のｐ−ｎ接合部からｎ−１番目のｐ−ｎ接合部までのそれぞれは、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＡｌＩｎＧａＡｓＰ、ＡｌＩｎＰ、ＩｎＧａＰ、ＡｌＩｎＧａＰ、ＧａＰ、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、それらの合金、それらの誘導体又はそれらの組合せ等、様々なヒ化物、リン化物、窒化物の層を含むことができる。例えば、窒化物及びリン化物の層は、ＩｎＧａＰ、ＡｌＩｎＧａＰ、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、ＧａＰ、これらのいずれかの合金又はこれらのいずれかの誘導体の１以上のを含むことができる。ｎ番目のｐ−ｎ接合部は、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＡｌＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＡｓＰ、ＧａＮ、ＩｎＧａＮ、それらの合金、それらの誘導体又はそれらの組合せ等、様々なヒ化物、リン化物、窒化物の層を含むことができる。一般に、これらのｐ−ｎ接合部のそれぞれは、ＩＩＩ−Ｖ族半導体を含み、ガリウム、アルミニウム、インジウム、リン、窒素又はヒ素の少なくとも１つを含む。
【００２６】
一実施形態又は実装形態では、第１のｐ−ｎ構造部の第１のｐ−ｎ接合部は、インジウムガリウムリン化物材料又はそれらの誘導体を含む。インジウムガリウムリン化物材料は、インジウムガリウムリン化物、アルミニウムインジウムガリウムリン化物等、様々なインジウムガリウムリン化物の層を含むことができる。例えば、一実施形態又は実装形態では、第１のｐ−ｎ構造部は、ｎ型インジウムガリウムリン化物の層又は積層部、及びその上に配設したｐ型アルミニウムインジウムガリウムリン化物の層又は積層部を含み、これら２つの積層部の組合せが第１のｐ−ｎ接合部を形成することができる。本開示で説明するように、積層部とは、ｎ型積層部が、セット内の層の少なくとも１つがｎ型層であるか又はｎ型材料を含む１以上の層のセットを含む一方で、ｐ型積層部が、セット内の層の少なくとも１つがｐ型層であるか又はｐ型材料を含む１以上の層のセットを含むような１以上の層のセットを指すことができる。
【００２７】
一例では、ｐ型アルミニウムインジウムガリウムリン化物積層部は、約１００ｎｍから約３，０００ｎｍまでの範囲内の厚さを有し、ｎ型インジウムガリウムリン化物積層部は、約１００ｎｍから約３，０００ｎｍまでの範囲内の厚さを有する。一例では、ｎ型インジウムガリウムリン化物積層部は、約４００ｎｍから約１，５００ｎｍまでの範囲内の厚さを有する。
【００２８】
別の実施形態又は実装形態では、第１のｐ−ｎ構造部の第１のｐ−ｎ接合部は、アルミニウムインジウムガリウムリン化物材料又はそれらの誘導体を含む。アルミニウムインジウムガリウムリン化物材料は、アルミニウムインジウムリン化物、アルミニウムインジウムガリウムリン化物等、様々なアルミニウムインジウムガリウムリン化物の層を含むことができる。例えば、一実施形態又は実装形態では、ｐ−ｎ構造部は、ｎ型アルミニウムインジウムガリウムリン化物の層又は積層部及びその上に配設したｐ型アルミニウムインジウムリン化物の層又は積層部を含み、これら２つの積層部の組合せが第１のｐ−ｎ接合部を形成することができる。
【００２９】
一実施形態では、第１のｐ−ｎ構造部の第１のｐ−ｎ接合部、第２のｐ−ｎ接合部、又はｎ番目のｐ−ｎ接合部は、ガリウムヒ化物材料及びその誘導体、例えば、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＡｌＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＡｓＰ、それらの合金、それらの誘導体及びそれらの組合せを含む。ガリウムヒ化物材料は、ガリウムヒ化物、アルミニウムガリウムヒ化物、インジウムガリウムヒ化物、アルミニウムインジウムガリウムヒ化物等、様々なガリウムヒ化物の層を含むことができる。例えば、一実施形態では、ｎ番目のｐ−ｎ接合部は、ｎ型ガリウムヒ化物の層又は積層部、及びその上に配設したｐ型アルミニウムガリウムヒ化物の層又は積層部を含む。
【００３０】
一実施形態又は実装形態では、第１のｐ−ｎ構造部の第１のｐ−ｎ接合部、第２のｐ−ｎ接合部、又はｎ番目のｐ−ｎ接合部は、ガリウムリン化物材料及びその誘導体、例えば、ＧａＰ、ＩｎＧａＰ、ＡｌＩｎＰ、ＡｌＧａＰ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＡｓＰ、それらの合金、それらの誘導体及びそれらの組合せを含む。
【００３１】
いくつかの実施形態又は実装形態の場合、放出層と基部層との間（例えば、ｐ−ｎ接合部又はｐ−ｎ構造部の放出層と基部層との間）に、界面又は中間層を形成することができる。中間層は、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＡｓＰ、ＡｌＩｎＰ又はそれらの組合せ等、あらゆる適切なＩＩＩ−Ｖ族化合物半導体を含むことができる。中間層は、ｎドープであっても、ｐドープであってもよく、又は意図的にドープしなくてもよい。界面層の厚さは、例えば約５ｎｍから約２００ｎｍまでの範囲内とすることができる。中間層は、ｐドープ層とｎドープ層との間に位置し、ｎドープ層若しくはｐドープ層のいずれかと同じ材料から構成することができるか、又はｎドープ層若しくはｐドープ層のいずれかとは異なる材料から構成することができる、及び／又は段階的な組成の層とすることができる。このように形成した中間層は、１以上のヘテロ接合のために、対応するｐ−ｎ接合部からの場所のずれをもたらすことができる。そのようなずれは、デバイス内での暗電流の低減を可能にし、デバイスの性能を向上させる。
【００３２】
一実施形態又は実装形態では、第２のｐ−ｎ構造部は、第１のｐ−ｎ構造部の上に成長させることができる（図１の１０６に示す）。第２のｐ−ｎ構造部は、ＩＶ族材料（例えばＩＶ半導体）から作製した薄膜としてエピタキシャル成長層を含むことができる。第２のｐ−ｎ構造部は、様々な技法、例えば、プラズマエンハンスト化学気相成長（ＰＥＣＶＤ）、物理気相成長（ＰＶＤ）又は常圧化学気相成長（ＡＰＣＶＤ）を使用し、エピタキシャル成長によって形成することができる。第２のｐ−ｎ構造部の形成のために使用し得る他の技法は、スパッタリング、原子層堆積（ＡＬＤ）、ハイドライド気相エピタキシ（ＨＶＰＥ）、有機金属気相エピタキシ（ＭＯＶＰＥ若しくはＯＭＶＰＥ）、有機金属化学気相成長（ＭＯＣＶＤ）、誘導結合プラズマエンハンスト化学気相成長（ＩＣＰ−ＣＶＤ）、ホットワイヤ化学気相成長（ＨＷＣＶＤ）、低圧化学気相成長（ＬＰＣＶＤ）及び他の形態の化学気相成長（ＣＶＤ）を含む。いくつかの実施形態又は実装形態では、第２のｐ−ｎ構造部は、実質的に単結晶である（例えば、第２のｐ−ｎ構造部は、単結晶半導体材料を含むことができる）。このことを達成するために、成長後、第１のｐ−ｎ構造部を成長基板と共に別の室に移送し、ＰＥＣＶＤ、ＰＶＤ又はＡＰＣＶＤ等の別の成長法を使用して、第１のｐ−ｎ構造部の上部に第２のｐ−ｎ構造部を成長させる。高成長速度堆積法は、約１０μｍ／時以上、又は約１００μｍ／時以上もの成長速度等、５μｍ／時を超える成長速度を可能にする。例えば、成長速度は、約１０μｍ／時、約２０μｍ／時、約３０μｍ／時、約４０μｍ／時、約５０μｍ／時、約６０μｍ／時、約７０μｍ／時、約８０μｍ／時、約９０μｍ／時、又は約１００μｍ／時、これらの値のいずれか２つの間のいくつかの特定の速度（例えば、約２５μｍ／時−２０μｍ／時から３０μｍ／時の間）、又はこれらの値のいずれか２つの間の一部の範囲（例えば、約２０μｍ／時から約３０μｍ／時までの範囲）とすることができる。いくつかの実施形態又は実装形態では、高成長速度堆積法は、約１２０μｍ／時の成長速度を含む１００μｍ／時を超える成長速度を可能にする。
【００３３】
一実施形態又は実装形態では、方法１００は、ステップ１０２を介して、基板（例えばＧａＡｓ）上に第１のｐ−ｎ構造部（例えばＩｎＧａＰ）の第１の接合部（例えばｐ−ｎ接合部）を設けるステップを含むことができる。更なるｐ−ｎ接合部は、第１のｐ−ｎ接合部、例えばＧａＡｓの上で成長させることができる。一実施形態又は実装形態では、第１のｐ−ｎ接合部は、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＡｌＩｎＧａＰ、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、ＧａＰ、それらの合金、それらの誘導体及びそれらの組合せ等、様々なヒ化物、窒化物及びリン化物の層を含むことができ、更なるｐ−ｎ接合部は、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓ、ＡｌＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＡｓＰ、それらの合金、それらの誘導体及びそれらの組合せのいずれかを含むことができる。
【００３４】
このように形成した第１のｐ−ｎ構造部は、別の成長室に移送し、次に、１０８において、第２のｐ−ｎ構造部、例えばＳｉＧｅを第１のｐ−ｎ構造部の上に形成する。この実施形態又は実装形態では、基板の格子定数は、第１のｐ−ｎ構造部の格子定数と一致し、第２のｐ−ｎ構造部の格子定数は、第１のｐ−ｎ構造部の格子定数と一致する。当業者は、そのような格子定数の一致が、互いにほぼ一致する格子定数を有する材料も含むことを認識することができる。例えば、基板の半導体材料は、第１のｐ−ｎ構造部の第１の半導体材料の格子定数と一致する（又は実質的に一致する）格子定数を有することができ、第１の半導体材料の格子定数は、第２のｐ−ｎ構造部の格子定数と一致する（又は実質的に一致する）。格子定数の一致又は実質的な一致とは、隣接する２つの異なる半導体材料が、結晶構造の変化をもたらすことなく、バンドギャップの変化領域を形成可能にすることを指す。上記のように、方法１００は、１０６において、第１のｐ−ｎ構造部及び／若しくは第２のｐ−ｎ構造部内の多重ｐ−ｎ接合部の間、又は第１のｐ−ｎ構造部と第２のｐ−ｎ構造部との間にトンネル接合部を任意選択で設け、多接合光電子デバイスのための多接合半導体構造部を形成するステップを更に含む。トンネル接合部は、第１のｐ−ｎ構造部及び／若しくは第２のｐ−ｎ構造部の多重ｐ−ｎ接合部の間、又は第１のｐ−ｎ構造部と第２のｐ−ｎ構造部及び／若しくはデバイスの残りとの間に電気結合をもたらす。第１のｐ−ｎ構造部及び第２のｐ−ｎ構造部内の他のｐ−ｎ接合部は、多接合半導体構造部の電圧生成ｐ−ｎ接合部である。トンネル接合部は、第１のｐ−ｎ構造部を成長させるために本明細書で説明したのと同じ若しくは同様の機器及び技法を使用することによって、ＩＩＩ−Ｖ族材料に基づき成長させることができるか、又はトンネル接合部は、第２のｐ−ｎ構造部を成長させるために本明細書で説明したのと同じ若しくは同様の機器及び技法を使用することによって、ＩＶ族材料に基づき成長させることができる。別の実施形態又は実装形態では、トンネル接合部は、可能性としては、２つ以上の技法を使用して成長させたＩＩＩ−Ｖ族材料及びＩＶ族材料に基づくことができる。この場合、例えば、ｎドープ又はｐドープの高度なドープ層又は表面でＩＩＩ−Ｖ族材料の成長を終了し、次に、反対のドーピング種の高度なドープ層でＩＶ族材料の成長を開始することが可能である。
【００３５】
一実施形態又は実装形態では、第２のｐ−ｎ構造部は、限定はしないが、Ｓｉ、Ｇｅ、Ｓｎ、Ｃ、又はこれらの材料の２つ以上の混合物等のＩＶ族半導体を含み、ｐ型シリコンゲルマニウム層又は積層部をｎ型シリコンゲルマニウム層又は積層部の上に配設する。一例では、ｐ型シリコンゲルマニウム積層部は、約１００ｎｍから約３，０００ｎｍまでの範囲内の厚さを有し、ｎ型シリコンゲルマニウム積層部は、約１００ｎｍから約３，０００ｎｍまでの範囲内の厚さを有する。一例では、ｎ型シリコンゲルマニウム積層部は、約７００ｎｍから約２，５００ｎｍまでの範囲内の厚さを有する。
【００３６】
別の実施形態又は実装形態では、第２のｐ−ｎ構造部は、多重ｐ−ｎ接合部を備える。各ｐ−ｎ接合部は、様々なＩＶ族半導体層を含むことができ、様々なＩＶ族半導体層は、限定はしないが、イソブチルゲルマン、三塩化アルキルゲルマニウム、三塩化ジメチルアミノゲルマニウム、ゲルマン、シラン、ジシラン、四塩化シリコン、四臭化炭素、三臭化塩化炭素等を含む異なる源材料を使用して成長させることができる。一般に、各ｐ−ｎ接合部は、ＩＶ族半導体材料を含み、シリコン、ゲルマニウム、スズ及び炭素並びにこれらの材料の２つ以上の組合せの少なくとも１つを含む。
【００３７】
更に、第１のｐ−ｎ構造部及び第２のｐ−ｎ構造部の両方に関し、２つの層の間に形成した接合は、ヘテロ接合とすることができる、即ち、接合を形成するＮ層及びＰ層は、異なる材料から作製することができるか、又はホモ接合とすることができる、即ち、接合を形成するＮ層及びＰ層の両方は、同じ材料から作製することができ、例えば、両方の層はＧａＡｓであるか又は両方の層はＩｎＧａＰである。ｐ−ｎ構造部は、いずれかのドーピング極性を有することができ、ｎ型材料が構造部若しくは接合の上部にあり、ｐ型材料が構造部若しくは接合の底部にあるか、又は代替的に、ｐ型材料が構造部若しくは接合の上部にあり、ｎ型材料が構造部若しくは接合の底部にある。
【００３８】
いくつかの実施形態又は実装形態では、第１のｐ−ｎ構造部又は第２のｐ−ｎ構造部の一方又は両方は、テクスチャ形成表面を含むことができる。このテクスチャ形成表面は、この表面での光の散乱を改善すると共に、金属及び誘電体層の両方への接着を改善することができる。いくつかの実施形態又は実装形態では、表面のテクスチャ形成は、ｐ−ｎ構造部を構成する材料を成長させる間に達成することができる。このことは、例えばストランスキー・クラスタノフ法又はフォルマー・ウェーバー法において、ｐ−ｎ構造部の少なくとも２つの材料の間の格子不一致を使用し、材料間の界面にテクスチャ形成をもたらすことによって少なくとも部分的に達成することができる。別の実施形態又は実装形態では、ｐ−ｎ構造部内又はその上の層は、エッチング・マスクとして働くことができ、テクスチャ形成は、エッチング法によってもたらすことができる。更に別の実施形態又は実装形態では、テクスチャ形成は、サンド・ペーパ又はサンドブラスト又は粒子ブラスト又は同様の方法等の物理的研摩によってもたらすことができる。更に別の実施形態又は実装形態では、テクスチャ形成は、表面上に微視的に不均一な特徴を生成する不均質エッチング法によってもたらすことができる。更に、テクスチャ形成は、シリコンのテクスチャ形成で使用するものと同様の技法を使用して達成することができ、これには、例えば、ＫＯＨを使用する「ランダム・ピラミッド」又は「逆ピラミッド」エッチングを含む。
【００３９】
更に、一実施形態又は実装形態では、ｐ−ｎ構造の裏側及び／又は前側（例えば、光起電力セルによって受光する場所若しくはＬＥＤによって発光される場所に最も近い側）は、デバイス内及び／又は外に散乱する光を改善するようにテクスチャ形成することができる。いくつかの実施形態又は実装形態では、テクスチャ形成は、裏側に適用される可能性がより高く（例えば、裏側テクスチャ形成）、この場合、上記で説明した１以上のテクスチャ形成技法を使用して、ＩＶ族半導体材料をテクスチャ形成すべきである。
【００４０】
次に、図１の１１０において、こうして形成した多接合半導体構造部の上に支持層を堆積することができる。支持層は、１以上の誘電体層、半導体接触層（若しくは単に、接触層）、不動態化層、透明導電酸化物層、反射防止コーティング、金属コーティング、接着層、エポキシ層又はプラスチック・コーティングを備えることができる。一実施形態又は実装形態では、支持層は、酸、例えばＥＬＯ又は同様の方法の一部として使用される酸に対する耐化学性を有する１以上の材料から構成される。
【００４１】
誘電体層を支持層の一部として含めるこうした例では、誘電体層は、有機又は無機の誘電材料を備える。有機誘電材料は、ポリオレフィン、ポリカーボネート、ポリエステル、エポキシ、フルオロポリマー、それらの誘導体及び組合せのいずれかを含み、無機誘電材料は、三硫化ヒ素、セレン化ヒ素、α−アルミナ（サファイア）、フッ化マグネシウム、それらの誘導体及びそれらの組合せのいずれかを含む。
【００４２】
接触層（又は多重接触層）を支持層の一部として中に含めるこれらの例では、接触層は、最終光起電力ユニットの所望の組成に応じて、ガリウムヒ素（ＧａＡｓ）等のＩＩＩ−Ｖ族材料を含むことができる。本明細書に記載の実施形態又は実装形態によれば、接触層は、多量なｎドープ層とすることができる。いくつかの実施形態又は実装形態では、ドーピング濃度は、約５×１０１８ｃｍ−３よりも大きい範囲、例えば、５×１０１８ｃｍ−３から約１×１０１９ｃｍ−３までの範囲内とすることができる。後述するように、高ドーピングの接触層により、後に堆積する金属層に対するオーミック接触の形成を可能にし、そのようなオーミック接触の形成には、焼鈍ステップの実施を一切伴わない。
【００４３】
いくつかの実施形態又は実装形態では、接触層は、シリコン（Ｓｉ）をドープしたガリウムヒ素（ＧａＡｓ）であってもよい。例えば、上記のように、高成長速度を使用して構造部の層を形成するいくつかの実施形態又は実装形態では、（ｎドーパントとして）シリコン・ドーパントを使用し、５×１０１８ｃｍ−３以上のドーピング濃度をもたらすことができる。例えば、前駆体であるジシランを高成長速度法に導入し、シリコン・ドーパントを堆積させることができる。他の実施形態又は実装形態では、構造部の層を形成する際、ドーパントとしてセレン（Ｓｅ）又はテルル（Ｔｅ）を使用することができる。
【００４４】
接触層は、約５０ｎｍ等、約１０ｎｍ以上の厚さで形成することができる。いくつかの実施形態又は実装形態では、接触層は、構造部を成長ウエハから分離するＥＬＯ工程の前に形成することができる。いくつかの代替的な実施形態又は実装形態では、接触層は、ＥＬＯ工程の後等、より後の段階で形成することができる。本明細書に記載の実施形態又は実装形態の様々な例では、使用する接触層は、ｎ金属合金接触部、ｐ金属接触部、ｎ金属接触部、ｐ金属合金接触部、又は参照により本明細書に組み込まれる米国特許出願第１２／９３９，０５０号、名称「Ｍｅｔａｌｌｉｃ  Ｃｏｎｔａｃｔｓ  ｆｏｒ  Ｐｈｏｔｏｖｏｌｔａｉｃ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｆａｂｒｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｅｓ  Ｔｈｅｒｅｏｆ」、２０１０年１１月３日出願に記載の他の適切な接触部の１以上のを含むことができる。他の種類、構造及び材料の金属接触層を、本開示で説明する様々な種類の光電子デバイスと共に使用することもできる。
【００４５】
次に、図１の１１２に示すように、多接合半導体構造部又は多接合光電子デバイス及び支持層を基板からリフトオフする（例えば分離、除去する）ことができる。
【００４６】
そのような多接合光電子デバイスの実施形態又は実装形態は、裏反射材を設けることもでき、裏反射材は、反射裏接触部としても公知であり、金属反射材又は金属誘電反射材である。これらの反射裏接触部は、デバイスをリフトオフする前及び後のいずれかで堆積させることができ、銀、アルミニウム、金、白金、銅、ニッケル若しくはそれらの合金の１以上のを含むことができる。反射裏接触部を有する層は、約０．０１μｍから約１μｍ、好ましくは、約０．０５μｍから約０．５μｍ、及びより好ましくは約０．１μｍから約０．３μｍ、例えば、約０．２μｍ又は約０．１μｍ（１，０００Å）の範囲の厚さを有することができる。反射裏接触部を有する層は、物理気相成長（ＰＶＤ）、スパッタリング、電子ビーム堆積（ｅ−ビーム）、ＡＬＤ、ＣＶＤ、ＰＥ−ＡＬＤ、又はＰＥ−ＣＶＤ、又はインクジェット印刷、スクリーン印刷、蒸着、電気めっき、無電解めっき（ｅ−ｌｅｓｓ）又はそれらの組合せを含む他の堆積法等の気相成長法によって堆積させることができる。反射裏接触部の態様は、米国特許出願第１２／９３９，０５０号に記載されている。他の種類、構造及び材料の金属接触層を、本開示で説明する様々な種類の光電子デバイスと共に使用することもできる。
【００４７】
図２は、本開示による、デバイスを基板から分離する前の、底接合としてＩＶ族半導体を含むｐ−ｎ構造部を有し、基板としてＧａＡｓを使用する多接合光電子デバイス２００の実施形態又は実装形態の一例である。一実施形態又は実装形態では、多接合光電子デバイス２００は、太陽の側を下にしてエピタキシャル成長させ、バンドギャップは、第１のｐ−ｎ構造部の第１のｐ−ｎ接合部から第２のｐ−ｎ構造部の最後の接合の方に低減する。例えば、図２に示すように、多接合光電子デバイス２００は、太陽の側を下にしてエピタキシャル成長させ、バンドギャップは、第１のｐ−ｎ構造部２０８から第２のｐ−ｎ構造部２０６の方に低減し、第１のｐ−ｎ構造部２０８は、１以上のｐ−ｎ接合部を含み、１以上のｐ−ｎ接合部は、ＩｎＧａＰ及びＧａＡｓ等のＩＩＩ−Ｖ族半導体材料を更に含み、第２のｐ−ｎ構造部２０６は、ｐ−ｎ接合部を含み、ｐ−ｎ接合部は、ＳｉＧｅ又はＳｉＧｅＳｎ等のＩＶ族半導体材料を更に含む。一実施形態又は実装形態では、第２のｐ−ｎ構造部２０６は、２つ以上のｐ−ｎ接合部を含むことができる。トンネル接合部２０４は、任意選択で、第１のｐ−ｎ構造部２０８と第２のｐ−ｎ構造部２０６との間に設けられる。ＡｌＧａＡｓ又はＡｌＡｓから作製した層等の犠牲層２１０は、第１のｐ−ｎ構造部２０８を堆積する前にＧａＡｓ基板２１２の上に配設することができる。犠牲層２１０は、エピタキシャル・リフトオフ（ＥＬＯ）法を使用して、第１のｐ−ｎ構造部、第２のｐ−ｎ構造部及び任意選択のトンネル接合部によって形成した多接合構造部のリフトオフを可能にするように設けることができる。
【００４８】
図３は、本開示による、デバイスを基板から分離した後の、底接合部としてＩＶ族半導体を含む第２のｐ−ｎ構造部を有し、基板としてＧａＡｓを使用する多接合光電子デバイス３００の実施形態又は実装形態の一例である。一実施形態又は実装形態では、多接合光電子デバイス３００は、太陽の側を上にして示し、バンドギャップは、第２のｐ−ｎ構造部３０２から第１のｐ−ｎ構造部３０６の方に低減し、第１のｐ−ｎ構造部３０６は、１以上のｐ−ｎ接合部を含む。
【００４９】
より一般的には、図３の多接合光電子デバイス３００に関し、第１のｐ−ｎ構造部３０６は、ＩＩＩ−Ｖ族半導体を含み、第２のｐ−ｎ構造部３０２は、例えばＳｉＧｅ等のＩＶ族半導体を含む。第１のｐ−ｎ構造部３０６は、第１のｐ−ｎ接合部及び第２のｐ−ｎ接合部を更に含むことができる。非限定的な例では、第１のｐ−ｎ接合部は、ＩｎＧａＰ半導体材料を含み、第２のｐ−ｎ接合部は、ＧａＡｓ半導体材料を含む。他の例は、前述の例のものとは異なるＩＩＩ−Ｖ半導体から作製した第１のｐ−ｎ接合部及び第２のｐ−ｎ接合部を有することができる。トンネル接合部３０４は、任意選択で、第１のｐ−ｎ構造部３０６と第２のｐ−ｎ構造部３０２との間に設けられる。このことにより、第２のｐ−ｎ構造部３０２が例えばＳｉＧｅ等のＩＶ族半導体材料を含み、デバイスを基板から分離した後に底セル又は接合部が入射光から離れているような光電子デバイスが得られ、第２のｐ−ｎ構造部３０２は、多接合光電子デバイス３００の多接合構造部の底セル又は接合部を形成する。
【００５０】
一実施形態又は実装形態では、第１のｐ−ｎ構造部３０６及び／又は第２のｐ−ｎ構造部３０２は、バンドギャップが（例えば最大エネルギー・ギャップから最小エネルギー・ギャップの方に）低減する順で成長させた１以上のｐ−ｎ接合部を備えることができ、デバイスを基板から分離した後、入射光を受けるデバイスの側から離れているｐ−ｎ接合部が、最小のバンドギャップを有し、入射光を受けるデバイスの側に最も近いｐ−ｎ接合部が最大のバンドギャップを有するようにする。
【００５１】
図４は、本開示による、デバイスを基板から分離する前の、ＳｉＧｅ又はＳｉＧｅＳｎを底接合部として有し、ＧａＡｓを基板として使用するエピタキシャル成長３重接合光電子デバイス４００の実施形態又は実装形態の一例である。一実施形態又は実装形態では、３重接合光電子デバイス４００は、ＧａＡｓウエハ４１２上にエピタキシャル成長させる。ＧａＡｓバッファ層４１４は、ＧａＡｓウエハ４１２上に堆積し、その後、ＡｌＡｓ解放層４１０を堆積する。次に、ＧａＡｓ接触層４１６をＡｌＡｓ解放層４１０の上に堆積し、次に、前窓層４１８、例えばＡｌＧａＩｎＰ又はＡｌＩｎＰを堆積する。例えばＡｌＧａＡｓ、ＧａＡｓ又はＩｎＧａＰを含むトンネル接合部４０４’は、前窓層４１８に続く第１のｐ−ｎ構造部の第１のｐ−ｎ接合部４０２の上に成長させ、第１のｐ−ｎ接合部４０２は、ＡｌＩｎＧａＰ、ＩｎＧａＰ又はＡｌＧａＡｓ吸収層を含む。トンネル接合部４０４’は、ＡｌＧａＡｓ、ＧａＡｓ又はＩｎＧａＰとは異なる１以上の材料を使用して成長させることもできる。第１のｐ−ｎ構造部は、第１のｐ−ｎ構造部の上、及び存在する場合はトンネル接合部４０４’の上に、ＧａＡｓ吸収層等の第２のｐ−ｎ接合部４０６も含む。第２のｐ−ｎ構造部は、３重光電子デバイス４００の第３のｐ−ｎ接合部と呼ぶことができる第１のｐ−ｎ接合部４０８を含み、第１のｐ−ｎ接合部４０８は、ＳｉＧｅ又はＳｉＧｅＳｎ吸収層を含む。第２のｐ−ｎ構造部の第１のｐ−ｎ接合部４０８は、存在する場合はトンネル接合部４０４’’を介して、第１のｐ−ｎ構造部の第２のｐ−ｎ接合部４０６に結合することができる。第１のｐ−ｎ構造部の第１のｐ−ｎ接合部及び第２のｐ−ｎ接合部（例えばｐ−ｎ接合部４０２及び４０６）、並びに第２のｐ−ｎ構造部の一部である第３のｐ−ｎ接合部（例えばｐ−ｎ接合部４０８）は、太陽側を下にして成長させ、バンドギャップは、第１のｐ−ｎ接合部から第２のｐ−ｎ接合部の方に低減し、第２のｐ−ｎ接合部から第３のｐ−ｎ接合部の方に低減し、トンネル接合部４０４’及び４０４’’によって結合されている。支持層（図示せず）は、デバイスを基板から分離する前又は分離した後、第２のｐ−ｎ構造部の上に堆積することができる。
【００５２】
図５は、本開示の一実施形態による、デバイスを基板から分離した後の、ＳｉＧｅ又はＳｉＧｅＳｎを底接合部として有し、基板としてのＧａＡｓ及び前金属接触部を使用する３重接合光電子デバイス５００の実施形態又は実装形態の一例である。図５に示す３重接合光電子デバイス５００は、反射防止コーティング（ＡＲＣ）５２６、前金属接触部５２４、接触層５１６、例えばＡｌＧａＩｎＰ又はＡｌＩｎＰである前窓層５１８を備える。３重接合光電子デバイス５００は、第１のｐ−ｎ構造部及び第２のｐ−ｎ構造部も含む。第１のｐ−ｎ構造部は、第１のｐ−ｎ接合部５０２、例えばＡｌＧａＡｓ又はＩｎＧａＰ、第２のｐ−ｎ接合部５０６、例えばＧａＡｓを含む。第２のｐ−ｎ構造部は、第３のｐ−ｎ接合部５０８、例えばＳｉＧｅ又はＳｉＧｅＳｎを含み、第３のｐ−ｎ接合部５０８は、入射光から離れた底セルであり、その後、反射層又は反射裏接触部５２０が続く。第３のｐ−ｎ接合部５０８は、第２のｐ−ｎ構造部の第１のｐ−ｎ接合部と呼ぶこともできる。第１のｐ−ｎ接合部５０２、第２のｐ−ｎ接合部５０６、及び第３のｐ−ｎ接合部５０８は、図５に示すように、トンネル接合部５０４’及び５０４’’の使用により、電気的に結合することができ、第１のｐ−ｎ接合部５０２、第２のｐ−ｎ接合部５０６及び第３のｐ−ｎ接合部５０８は、３重接合光電子デバイス５００の電圧生成接合部であり、トンネル接合部５０４’及び５０４’’は、第１のｐ−ｎ接合部、第２のｐ−ｎ接合部、第３のｐ−ｎ接合部及び／又はデバイスの残りの間に電気結合をもたらす。
【００５３】
３重接合光電子デバイス５００の一実施形態又は実装形態では、底接合部（例えば、第２のｐ−ｎ構造部の第３のｐ−ｎ接合部５０８）は、ＳｉＧｅ、ＳｉＧｅＳｎ、ＳｉＳｎ又はＧｅＳｎの少なくとも１つを含むＩＶ族半導体を含むことができる。同様に、第１のｐ−ｎ接合部（例えば第１のｐ−ｎ構造部の第１のｐ−ｎ接合部５０２）は、ＡｌＩｎＧａＰ、ＩｎＧａＰ又はＡｌＧａＡｓの少なくとも１つを含むＩＩＩ−Ｖ半導体を含むことができる。更に、第１のｐ−ｎ構造部の第２のｐ−ｎ接合部５０６は、ＩＩＩ−Ｖ半導体を含むことができる。更に、第１のｐ−ｎ構造部の第３のｐ−ｎ接合部があってもよい（図示せず）。第１のｐ−ｎ構造部の第３のｐ−ｎ接合部の例は、図７Ｃに対して以下でより詳細に説明する。
【００５４】
図４及び図５の例で示す実施形態又は実装形態は、３重接合光電子デバイス（例えばデバイス４００及び５００）を示すが、当業者は、１以上の更なるｐ−ｎ構造部及び／又は更なるｐ−ｎ接合部が、同様の様式で、既存のｐ−ｎ構造部及び／又はｐ−ｎ接合部の上又は下のいずれかでデバイス４００及び５００に追加し得ること、並びに可能性としては、１以上のトンネル接合層を通じてデバイスの残りに結合し得ることは容易に認識している。列挙した様々な材料が、本明細書に列挙した例とは異なり得ることも当業者は認識している。更に、本開示によれば、デバイス４００及び５００内に形成したｐ−ｎ接合部のそれぞれは、ホモ接合又はヘテロ接合とすることができ、即ち、Ｎ層及びＰ層の両方は、同じ材料から作製し得るか、又はＮ層及びＰ層は、異なる材料から作製し得る。ｐ−ｎ構造部又はｐ−ｎ接合部における材料のドーピングは、逆にすることもできる。例えば、ｐ型材料を太陽に面する構造部又は接合部の上部に置き、ｎ型材料を構造部又は接合部の底部に置くことができる。
【００５５】
図６は、本開示による、多接合光電子デバイス６００の一実施形態又は実装形態の別の例を示す。多接合光電子デバイス６００は、半導体構造部６０２、６０６及び６０８を含む。半導体構造部６０２は第１のｐ−ｎ接合部に対応し、半導体構造部６０６は第２のｐ−ｎ接合部に対応し、半導体構造部６０８は第３のｐ−ｎ接合部に対応し、半導体構造部６０２及び６０６は、第１のｐ−ｎ構造部の一部とすることができ、半導体構造部６０８は、第２のｐ−ｎ構造部の一部とすることができる。一実施形態又は実装形態では、半導体構造部６０２、６０６及び６０８は、（例えば、各構造部の一部として、少なくとも１つのｐ−ｎ接合部を形成するように）一緒に結合したｎ層及びｐ層を備える。しかし、限定はしないが、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ及びそれらの合金等を含む様々な材料をこれらの層のいずれかで利用し得ること、及びこのことが本開示に従うものであることを当業者は容易に認識するであろう。更に、２つの層（例えば、ｎ層とｐ層）の間に形成した接合部（例えばｐ−ｎ接合部）は、ヘテロ接合ではなくてもよく、即ち、接合部は、ｎ層及びｐ層の両方が同じ材料から作製されているホモ接合であってもよく（例えば、両方の層はＧａＡｓであるか又は両方の層はＡｌＧａＡｓである）、このことは本開示に従うものである。ｐ−ｎ構造部又はｐ−ｎ接合部における材料のドーピングは、逆にすることもできる。例えば、ｐ型材料を太陽に面する構造部又は接合部の上部に置き、ｎ型材料は、構造部又は接合部の底部に置くことができる。更に、多接合光電子デバイス６００は、例えば、連続成長させた多重ｐ−ｎ層から構成することができる。
【００５６】
この実施形態又は実装形態では、半導体構造部６０２の上側は、複数の接触部材６２８ａ〜６２８ｎである。上側接触部材６２８ａ〜６２８ｎのそれぞれは、任意選択の反射防止コーティング（ＡＲＣ）６２６、任意選択の反射防止コーティング（ＡＲＣ）６２６の下のｎ金属接触部６２４、及びｎ金属接触部６２４の下のガリウムヒ素（ＧａＡｓ）接触部６２２を備える。半導体構造部６０８の裏側は、複数の非連続接触部６４０ａ〜６４０ｎである。非連続接触部６４０ａ〜６４０ｎのそれぞれは、半導体構造部６０８の裏側に結合した任意選択の接触層６３４、及び接触層６３４の下のｐ金属接触部６３６を含む。任意選択のＡＲＣ層６３２は、図６に示すように、多接合光電子デバイス６００の裏側に存在することもできる。ＡＲＣ６３２と半導体構造部６０８との間にテクスチャ形成層６３０があってもよい。
【００５７】
図５と同様に、接触層は、最終光電子デバイスの所望の組成に応じて、ガリウムヒ素（ＧａＡｓ）等のＩＩＩ−Ｖ族半導体材料を含有することができる。本明細書に記載の実施形態又は実装形態によれば、接触層は、多量にｎドープすることができる。いくつかの実施形態又は実装形態では、接触層のドーピング濃度は、約５×１０１８ｃｍ−３よりも大きい範囲、例えば、５×１０１８ｃｍ−３から約１×１０１９ｃｍ−３までの範囲内とすることができる。後述するように、多接合光電子デバイス６００の接触層の高ドーピングにより、後に堆積する金属層に対するオーミック接触の形成を可能にし、そのようなオーミック接触の形成には、焼鈍ステップの実施を一切伴わない。
【００５８】
多接合光電子デバイス６００は、前述のように３つの構造部（例えば３つのｐ−ｎ構造部）を含む。構造部の１つは、より高いバンドギャップを有し、多接合光電子デバイス６００の上部に置かれるか又は配置され、他の構造部は、より低いバンドギャップを有し、多接合光電子デバイス６００の底部に置かれるか又は配置される。
【００５９】
ｐ−ｎ構造部６０２と呼ぶことができる構造部６０２は、構造部６０８よりも高い又はより大きいバンドギャップを有し、窓層６１８（例えばＡｌＩｎＰ、ＡｌＧａＩｎＰ又はＡｌＧａＡｓ）、ｎ型材料（例えばＡｌＩｎＧａＰ、ＩｎＧａＰ又はＡｌＧａＡｓ）、及びｐ型材料（例えばＡｌＩｎＧａＰ、ＩｎＧａＰ又はＡｌＧａＡｓ）から構成される。構造部６０２は、任意選択で、裏側窓層（例えばＡｌＩｎＰ、ＡｌＧａＩｎＰ又はＡｌＧａＡｓ）を含むことができる。構造部６０２は、ｐ−ｎ構造部６０６と呼ぶことができる構造部６０６に、トンネル接合構造部６０４’を通じて電気的且つ光学的に接続している。トンネル接合構造部６０４’は、ｐ型高ドープ層及びｎ型高ドープ層、例えば、ＧａＡｓ、ＩｎＧａＰ又はＡｌＧａＡｓから構成される。
【００６０】
ｐ−ｎ構造部６０８と呼ぶことができる構造部６０８は、構造部６０２よりも低い又はより小さいバンドギャップを有し、ｎ型材料（例えばＳｉＧｅ）、及びｐ型材料（例えばＳｉＧｅ）から構成される。構造部６０８は、任意選択で、裏側窓層、例えばＡｌＩｎＰ、ＡｌＧａＩｎＰ又はＡｌＧａＡｓを含むことができる。いくつかの実施形態又は実装形態では、裏側窓層は、テクスチャ形成層６３０に対応することができる。構造部６０８は、トンネル接合構造部６０４’’を通じて構造部６０６に電気的且つ光学的に接続している。トンネル接合構造部６０４’’は、ｐ型高ドープ層及びｎ型高ドープ層、例えば、ＧａＡｓ、ＩｎＧａＰ又はＡｌＧａＡｓから構成される。
【００６１】
列挙した様々な材料が、本明細書に列挙した例とは異なり得ることを、当業者は容易に認識している。更に、本開示によれば、構造部６０２及び／又は６０８内に形成したｐ−ｎ接合部は、ホモ接合又はヘテロ接合とすることができ、即ち、Ｎ層及びＰ層の両方は、同じ材料から作製するか（例えばホモ接合）、又は異なる材料から作製することができ（例えばヘテロ接合）、このことは本開示に従うものである。ｐ−ｎ構造部又はｐ−ｎ接合部における材料のドーピングは、逆にすることもできる。例えば、ｐ型材料は、太陽に面する構造部又は接合部の上部に置き、ｎ型材料は、構造部又は接合部の底部に置くことができる。ｐ−ｎ構造部６０６と呼ぶことができる構造部６０６によって示すように、１以上の更なるｐ−ｎ構造部を多接合光電子デバイス６００に追加することができる。構造部６０６は、可能性としては、１以上のトンネル接合層を通じてデバイスの残りに結合することができる。
【００６２】
上記の図１〜図６の１以上のに関して、多接合光電子デバイスの様々な実施形態又は実装形態を図７Ａ〜図７Ｃに示す様々な構造部に基づき形成することができる。一例では、図７Ａに示すように、多接合光電子デバイス７００は、ＩＩＩ−Ｖ族半導体材料から作製した第１のｐ−ｎ接合部７１０、及びＩＶ族半導体材料から作製した第２のｐ−接合部７１５を含むことができる。一態様では、第１のｐ−ｎ接合部７１０は、ＧａＡｓ  ｐ−ｎ接合部とすることができ、第２のｐ−ｎ接合部７１５は、ＳｉＧｅ  ｐ−ｎ接合部とすることができ、多接合光電子デバイス７００がＳｉＧｅ上にＧａＡｓを有するようにする。別の態様では、第１のｐ−ｎ接合部７１０は、ＧａＡｓ  ｐ−ｎ接合部とすることができ、第２のｐ−ｎ接合部７１５は、ＳｉＧｅＳｎ  ｐ−ｎ接合部とすることができ、多接合光電子デバイス７００がＳｉＧｅＳｎ上にＧａＡｓを有するようにする。更に、第１のｐ−ｎ接合部７１０は、第１のｐ−ｎ構造部の一部であり、第２のｐ−ｎ接合部７１５は、第２のｐ−ｎ構造部の一部とすることができる。
【００６３】
別の例では、図７Ｂに示すように、多接合光電子デバイス７２０は、ＩＩＩ−Ｖ族半導体材料から作製した第１のｐ−ｎ接合部７３０及び第２のｐ−ｎ接合部７３５、並びにＩＶ族半導体材料から作製した第３のｐ−ｎ接合部７４０を含むことができる。一態様では、第１のｐ−ｎ接合部７３０は、ＩｎＧａＰ  ｐ−ｎ接合部とすることができ、第２のｐ−ｎ接合部７３５は、ＧａＡｓ  ｐ−ｎ接合部とすることができ、第３のｐ−ｎ接合部７４０は、ＳｉＧｅ  ｐ−ｎ接合部とすることができ、多接合光電子デバイス７２０がＳｉＧｅ上にＩｎＧａＰ／ＧａＡｓを有するようにする。別の態様では、第１のｐ−ｎ接合部７３０は、ＡｌＧａＡｓ  ｐ−ｎ接合部とすることができ、第２のｐ−ｎ接合部７３５は、ＧａＡｓ  ｐ−ｎ接合部とすることができ、第３のｐ−ｎ接合部７４０は、ＳｉＧｅ  ｐ−ｎ接合部とすることができ、多接合光電子デバイス７２０がＳｉＧｅ上にＡｌＧａＡｓ／ＧａＡｓを有するようにする。更に別の態様では、第１のｐ−ｎ接合部７３０は、ＩｎＧａＰ  ｐ−ｎ接合部とすることができ、第２のｐ−ｎ接合部７３５は、ＧａＡｓ  ｐ−ｎ接合部とすることができ、第３のｐ−ｎ接合部７４０は、ＳｉＧｅＳｎ  ｐ−ｎ接合部とすることができ、多接合光電子デバイス７２０がＳｉＧｅＳｎ上にＩｎＧａＰ／ＧａＡｓを有するようにする。更に別の態様では、第１のｐ−ｎ接合部７３０は、ＡｌＧａＡｓ  ｐ−ｎ接合部とすることができ、第２のｐ−ｎ接合部７３５は、ＧａＡｓ  ｐ−ｎ接合部とすることができ、第３のｐ−ｎ接合部７４０は、ＳｉＧｅＳｎ  ｐ−ｎ接合部とすることができ、多接合光電子デバイス７２０がＳｉＧｅＳｎ上にＡｌＧａＡｓ／ＧａＡｓを有するようにする。更に、第１のｐ−ｎ接合部７３０及び第２のｐ−ｎ接合部７３５は、第１のｐ−ｎ構造部の一部であり、第３のｐ−ｎ接合部７４０は、第２のｐ−ｎ構造部の一部とすることができる。
【００６４】
別の例では、図７Ｃに示すように、多接合光電子デバイス７５０は、ＩＩＩ−Ｖ族半導体材料から作製した第１のｐ−ｎ接合部７６０、第２のｐ−ｎ接合部７６５及び第３のｐ−ｎ接合部７７０、並びにＩＶ族半導体材料から作製した第４のｐ−ｎ接合部７８０を含むことができる。一態様では、第１のｐ−ｎ接合部７６０は、ＡｌＩｎＧａＰ  ｐ−ｎ接合部とすることができ、第２のｐ−ｎ接合部７６５は、ＩｎＧａＡｓＰ  ｐ−ｎ接合部とすることができ、第３のｐ−ｎ接合部７７０は、ＧａＡｓ  ｐ−ｎ接合部とすることができ、第４のｐ−ｎ接合部７８０は、ＳｉＧｅ  ｐ−ｎ接合部とすることができ、多接合光電子デバイス７５０がＳｉＧｅ上にＡｌＩｎＧａＰ／ＩｎＧａＡｓＰ／ＧａＡｓを有するようにする。別の態様では、第１のｐ−ｎ接合部７６０は、ＡｌＩｎＧａＰ  ｐ−ｎ接合部とすることができ、第２のｐ−ｎ接合部は、ＡｌＧａＡｓ  ｐ−ｎ接合部とすることができ、第３のｐ−ｎ接合部７７０は、ＧａＡｓ  ｐ−ｎ接合部とすることができ、第４のｐ−ｎ接合部７８０は、ＳｉＧｅ  ｐ−ｎ接合部とすることができ、多接合光電子デバイス７５０がＳｉＧｅ上にＡｌＩｎＧａＰ／ＡｌＧａＡｓ／ＧａＡｓを有するようにする。更に別の態様では、第１のｐ−ｎ接合部７６０は、ＡｌＩｎＧａＰ  ｐ−ｎ接合部とすることができ、第２のｐ−ｎ接合部７６５は、ＩｎＧａＡｓＰ  ｐ−ｎ接合部とすることができ、第３のｐ−ｎ接合部７７０は、ＧａＡｓ  ｐ−ｎ接合部とすることができ、第４のｐ−ｎ接合部７８０は、ＳｉＧｅＳｎ  ｐ−ｎ接合部とすることができ、多接合光電子デバイス７５０がＳｉＧｅ上にＡｌＩｎＧａＰ／ＩｎＧａＡｓＰ／ＧａＡｓを有するようにする。更に別の態様では、第１のｐ−ｎ接合部７６０は、ＡｌＩｎＧａＰ  ｐ−ｎ接合部とすることができ、第２のｐ−ｎ接合部７６５は、ＡｌＧａＡｓ  ｐ−ｎ接合部とすることができ、第３のｐ−ｎ接合部７７０は、ＧａＡｓ  ｐ−ｎ接合部とすることができ、第４のｐ−ｎ接合部７８０は、ＳｉＧｅＳｎ  ｐ−ｎ接合部とすることができ、多接合光電子デバイス７５０がＳｉＧｅＳｎ上にＡｌＩｎＧａＰ／ＡｌＧａＡｓ／ＧａＡｓを有するようにする。更に、第１のｐ−ｎ接合部７６５、第２のｐ−ｎ接合部７６５、及び第３のｐ−ｎ接合部７７０は、第１のｐ−ｎ構造部の一部であり、第４のｐ−ｎ接合部７８０は、第２のｐ−ｎ構造部の一部とすることができる。
【００６５】
上記は、本開示の様々な態様の例示的実施形態又は実装形態を対象とするが、本開示の様々な態様の他の及び更なる実施形態又は実装形態を、本開示の基本的な範囲から逸脱することなく考案することができ、本開示の範囲は、以下の特許請求の範囲によって決定される。したがって、図面は、決定的又は限定的ではなく例示的であることを意図する。特に、多くの設計要素は、限定はしないが、光電子デバイスがｎオンｐではなくｐオンｎである接合部を含み得ること、光電子デバイス内の構造部が２つ以上の接合部を含み得ること、光電子デバイスがホモ接合である接合部を含み得ること、トンネル接合部をＡｌＧａＡｓ、ＧａＡｓ又はＩｎＧａＰ又は他の材料から作製し得ること、光電子デバイス内又は光電子デバイス内の構造部内の他の層が異なる材料、例えば、ＡｌＩｎＰではなくＡｌＧａＡｓ又はＡｌＧａＩｎＰ等と交換し得ること、並びに光電子デバイスの反射材を純粋に金属又は金属合金から作製するだけでなく、誘電体及び金属又は金属合金から作製し得ることを含めて、変更することができる。
【００６６】
本開示を図示の実施形態又は実装形態に従って説明してきたが、これらの実施形態又は実装形態に対する変形形態があってもよいこと、及びこうした変形形態が本開示に従っていることを当業者は容易に認識するであろう。したがって、当業者は、添付の特許請求の範囲から逸脱することなく多くの修正を行うことができる。
【図１】
2019506742.tif 000003
【図２】
2019506742.tif 000004
【図３】
2019506742.tif 000005
【図４】
2019506742.tif 000006
【図５】
2019506742.tif 000007
【図６】
2019506742.tif 000008
【図７Ａ】
2019506742.tif 000009
【図７Ｂ】
2019506742.tif 000010
【図７Ｃ】
2019506742.tif 000011
【手続補正書】
【提出日】平成30年7月30日(2018.7.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
多接合光電子デバイスの作製方法であって、
基板上に犠牲層を設けるステップであって、前記犠牲層は、ＡｌＡｓからなり、エピタキシャル・リフトオフ（ＥＬＯ）法に適する、ステップと、
第１のｐ−ｎ構造部を前記犠牲層の上に設けるステップであって、前記第１のｐ−ｎ構造部は、第１のバンドギャップを有する第１の半導体の第１の基部層を備え、前記第１の半導体の格子定数が、前記基板の格子定数に一致するようにし、前記第１の半導体は、ＩＩＩ−Ｖ族半導体を含む、ステップと、
第２のｐ−ｎ構造部を前記第１のｐ−ｎ構造部の上に設けるステップであって、前記第２のｐ−ｎ構造部は、第２のバンドギャップを有する第２の半導体の第２の基部層を備え、前記第２の半導体の格子定数は、前記第１の半導体の前記格子定数に一致し、前記第２の半導体は、ＩＶ族半導体を含む、ステップと、
前記犠牲層を除去するために酸を適用することによって前記多接合光電子デバイスを前記基板からリフトオフするＥＬＯ法を行うステップと、
を含み、
前記多接合光電子デバイスは、前記第１のｐ−ｎ構造部及び前記第２のｐ−ｎ構造部を備える、方法。
【請求項２】
前記多接合光電子デバイスは可撓性デバイスである、請求項１に記載の方法。
【請求項３】
前記基板はＧａＡｓウエハを備える、請求項１に記載の方法。
【請求項４】
前記第１のｐ−ｎ構造部と前記第２のｐ−ｎ構造部との間に第１のトンネル接合部がある、請求項１に記載の方法。
【請求項５】
前記第１の半導体は、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓ、ＡｌＩｎＧａＰ、ＡｌＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＡｓＰ、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、ＧａＰ、それらの合金又はそれらの誘導体の１以上のを含む、請求項１に記載の方法。
【請求項６】
前記第２の半導体は、Ｓｉ、Ｇｅ、Ｃ、Ｓｎ、それらの合金又はそれらの誘導体の１以上のを含む、請求項１に記載の方法。
【請求項７】
前記第２の半導体は、前記第１の半導体よりも小さいエネルギー・ギャップを有する、請求項１に記載の方法。
【請求項８】
前記第１のｐ−ｎ構造部又は前記第２のｐ−ｎ構造部の一方又は両方は、物理的テクスチャ形成表面を含む、請求項１に記載の方法。
【請求項９】
前記物理的テクスチャ形成表面は、ストランスキー・クラスタノフ法又はフォルマー・ウェーバー法のいずれかの使用による、前記ｐ−ｎ構造部における少なくとも２つの材料の間の格子の不一致によって達成される、請求項８に記載の方法。
【請求項１０】
前記第１のｐ−ｎ構造部は、１以上のｐ−ｎ接合部を更に備える、請求項１に記載の方法。
【請求項１１】
前記第２のｐ−ｎ構造部は、１以上のｐ−ｎ接合部を更に備える、請求項１に記載の方法。
【請求項１２】
前記多接合光電子デバイスは、支持層を更に備え、前記支持層は、誘電体層、半導体接触層、不動態化層、透明導電酸化物層、反射防止コーティング、金属コーティング、接着層、エポキシ層又はプラスチック・コーティングの１以上のを有する、請求項１に記載の方法。
【請求項１３】
前記支持層は、前記犠牲層を除去するために前記ＥＬＯ中に用いられるエッチング酸に対し耐化学性を有する、請求項１２に記載の方法。
【請求項１４】
前記第１のｐ−ｎ構造部又は前記第２のｐ−ｎ構造部の少なくとも１つは、ヘテロ接合を含む、請求項１に記載の方法。
【請求項１５】
前記第１のｐ−ｎ構造部は、
有機金属化学気相成長（ＭＯＣＶＤ）法、
ハイドライド気相エピタキシ（ＨＶＰＥ）法、
分子線エピタキシ（ＭＢＥ）法、
有機金属気相エピタキシ（ＭＯＶＰＥ若しくはＯＭＶＰＥ）法、
液相エピタキシ（ＬＰＥ）法、又は
閉空間気相輸送（ＣＳＶＴ）エピタキシ法
の１以上のを含むエピタキシャル成長法の使用によって設けられる、請求項１に記載の方法。
【請求項１６】
前記第２の半導体は、
プラズマエンハンスト化学気相成長（ＰＥＣＶＤ）法、
物理気相成長（ＰＶＤ）法、
常圧化学成長（ＡＰＣＶＤ）法、
原子層堆積（ＡＬＤ）法、
ＨＶＰＥ法、
ＭＯＶＰＥ若しくはＯＭＶＰＥ法
ＭＯＣＶＤ法、
低圧化学気相成長（ＬＰＣＶＤ）法、
ホットワイヤ化学気相成長（ＨＷＣＶＤ）法、
誘導結合プラズマエンハンスト化学気相成長（ＩＣＰ−ＣＶＤ）法、又は
他の形態のＣＶＤ
の１以上のによって生成される、請求項１に記載の方法。
【請求項１７】
多接合光電子デバイスであって、
第１のｐ−ｎ構造部であって、前記第１のｐ−ｎ構造部は、第１のバンドギャップを有する第１の半導体の第１の基部層を備え、前記第１の半導体の格子定数が、基板上のＡｌＡｓからなる犠牲層の格子定数に一致するようにし、前記第１の半導体は、ＩＩＩ−Ｖ族半導体を含む、第１のｐ−ｎ構造部と、
エピタキシャル成長によって前記第１のｐ−ｎ構造部の上に形成した第２のｐ−ｎ構造部であって、前記第２のｐ−ｎ構造部は、第２のバンドギャップを有する第２の半導体の第２の基部層を備え、前記第２の半導体の格子定数は、前記第１の半導体の格子定数に一致し、前記第２の半導体は、ＩＶ族半導体を含む、第２のｐ−ｎ構造部と、
を備え、
前記多接合光電子デバイスは、前記犠牲層を除去するために酸を用いるエピタキシャル・リフトオフ（ＥＬＯ）法を適用することによって前記基板からリフトオフし、前記多接合光電子デバイスは、前記第１のｐ−ｎ構造部及び前記第２のｐ−ｎ構造部を備える、多接合光電子デバイス。
【請求項１８】
前記多接合光電子デバイスは可撓性デバイスである、請求項１７に記載の多接合光電子デバイス。
【請求項１９】
前記基板はＧａＡｓウエハを備える、請求項１７に記載の多接合光電子デバイス。
【請求項２０】
前記第１のｐ−ｎ構造部と前記第２のｐ−ｎ構造部との間に第１のトンネル接合部がある、請求項１７に記載の多接合光電子デバイス。
【請求項２１】
前記第１の半導体は、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓ、ＡｌＩｎＧａＰ、ＡｌＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＡｓＰ、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、ＧａＰ、それらの合金又はそれらの誘導体の１以上のを含む、請求項１７に記載の多接合光電子デバイス。
【請求項２２】
前記第２の半導体は、Ｓｉ、Ｇｅ、Ｃ、Ｓｎ、それらの合金又はそれらの誘導体の１以上のを含む、請求項１７に記載の多接合光電子デバイス。
【請求項２３】
前記第２の半導体は、前記第１の半導体よりも小さいエネルギー・ギャップを有する、請求項１７に記載の多接合光電子デバイス。
【請求項２４】
前記１のｐ−ｎ構造部又は前記第２のｐ−ｎ構造部の一方又は両方は、物理的テクスチャ形成表面を含む、請求項１７に記載の多接合光電子デバイス。
【請求項２５】
前記第１のｐ−ｎ構造部は、１以上のｐ−ｎ接合部を更に備える、請求項１７に記載の多接合光電子デバイス。
【請求項２６】
前記第２のｐ−ｎ構造部は、１以上のｐ−ｎ接合部を更に備える、請求項１７に記載の多接合光電子デバイス。
【請求項２７】
前記多接合光電子デバイスは、支持層を更に備え、前記支持層は、誘電体層、半導体接触層、不動態化層、透明導電酸化物層、反射防止コーティング、金属コーティング、接着層、エポキシ層又はプラスチック・コーティングの１以上のを有する、請求項１７に記載の多接合光電子デバイス。
【請求項２８】
前記支持層は、前記犠牲層を除去するために前記ＥＬＯ中に用いられる酸に対し耐化学性を有する、請求項２７に記載の多接合光電子デバイス。
【請求項２９】
前記第１のｐ−ｎ構造部又は前記第２のｐ−ｎ構造部の少なくとも１つは、ヘテロ接合を含む、請求項１７に記載の多接合光電子デバイス。
【請求項３０】
多接合光電子デバイスであって、
第１のｐ−ｎ構造部であって、前記第１のｐ−ｎ構造部は、第１のｐ−ｎ接合部及び第２のｐ−ｎ接合部を更に含み、前記第１のｐ−ｎ接合部は、第１のバンドギャップを有する第１の単結晶ＩＩＩ−Ｖ族半導体を含み、前記第１の単結晶ＩＩＩ−Ｖ族半導体の格子定数が、基板上のＡｌＡｓからなる犠牲層の格子定数に一致するようする、第１のｐ−ｎ構造部と、
エピタキシャル成長によって前記第１のｐ−ｎ構造部の上に形成した第２のｐ−ｎ構造部と、
を備え、前記第２のｐ−ｎ構造部は、第２のバンドギャップを有する第２の単結晶ＩＶ族半導体を有する第３のｐ−ｎ接合部を備え、前記第２の単結晶ＩＶ族半導体の格子定数は、前記第１の単結晶ＩＩＩ−Ｖ族半導体の格子定数に一致し、
前記多接合光電子デバイスは、前記犠牲層を除去するために酸を用いるエピタキシャル・リフトオフ（ＥＬＯ）法を適用することによって前記基板からリフトオフし、前記多接合光電子デバイスは、前記第１のｐ−ｎ構造部及び前記第２のｐ−ｎ構造部を備える、多接合光電子デバイス。
【請求項３１】
前記多接合光電子デバイスは可撓性デバイスである、請求項３０に記載の多接合光電子デバイス。
【請求項３２】
前記第２のｐ−ｎ構造部の前記第３のｐ−ｎ接合部は、前記多接合光電子デバイスの、外部光源から離れた底接合部を形成するために、Ｓｉ、Ｇｅ、Ｃ、Ｓｎ、それらの合金、又はそれらの誘導体の１以上のを含む、請求項３０に記載の多接合光電子デバイス。
【国際調査報告】
2019506742.tif 000012
2019506742.tif 000013