(57)【要約】  両面にメタライジング部（ＥＰ１，ＡＦ）が設けられたセラミック基体（ＧＫ）上にバリスタ材料からなる１つのグリーンシートが積層され、そして１つのバリスタ層（ＶＳ）に焼結される。最後の電極対（ＥＰ１，ＥＰ２）は、構成体を完成し、そしてこのバリスタ層がバリスタとして動作することを可能とする。この上側の第２の電極対（ＥＰ２）は、電子デバイスの取り付け用の接続コンタクト部として直接使用することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
デバイス担体であって、
１つのセラミック基体を有し、当該セラミック基体は、第１の表面上に複数の電気的接続面を備え、そして第２の表面上に第１の電極対を備え、当該複数の電気的接続面および当該第１の電極対は、複数の貫通接続部を介して電気的に互いに接続されており、
１つのバリスタ層を有し、当該バリスタ層は前記第１の電極対の上に層が取り付けられており、
第２の電極対を備え、当該第２の電極対は前記バリスタ層の上に取り付けられており、そして前記第１の電極対と電気的に並列に接続されており、
前記バリスタ層は、前記バリスタ層が前記デバイス担体を周回する複数のエッジから離間しているように、寸法決めされている、
ことを特徴とするデバイス担体。
【請求項２】
前記第２の電極対は、１つのはんだ付け可能な材料を備え、または１つのはんだ付け可能な表面層が設けられていることを特徴とする、請求項１に記載のデバイス担体。
【請求項３】
前記基体は窒化アルミニウムを含むことを特徴とする、請求項１または２に記載のデバイス担体。
【請求項４】
前記第２の電極対は、銅を含有する材料を含むことを特徴とする、請求項１乃至３のいずれか１項に記載のデバイス担体。
【請求項５】
前記第１の電極対と前記第２の電極対との間に、１つの内部電極が配設されており、当該内部電極は、前記バリスタ層の中に埋設されており、電気的にフローティングとなっているか、または前記第１の電極対のいずれか１つと電気的に接続されていることを特徴とする、請求項１乃至４のいずれか１項に記載のデバイス担体。
【請求項６】
前記バリスタ層および前記第２の電極対の上に１つのパッシベーション層が配設され、前記バリスタ層は全ての面が完全に前記基体，前記第２の電極対，および当該パッシベーション層の間に封止されており、そして前記第２の電極対からは複数の接続コンタクト部のみが覆われず露出されたままとなっていることを特徴とする、請求項１乃至５のいずれか１項に記載のデバイス担体。
【請求項７】
センサデバイスの製造方法であって、以下のステップ、
１つのモノリシックなセラミック基体を準備するステップと、
前記基体を貫通する複数の貫通接続部を設けるステップと、
前記基体の第１の表面上に複数の電気的接続面を印刷するステップと、
第２の表面上に第１の電極対を印刷するステップと、
前記第１の電極対の上に、焼結によって１つのバリスタ層に転換することができる１つのグリーンシートを全く平坦に積層するステップと、
前記第１の電極対の接続部の他に、前記基体の前記第２の表面を周回する縁部領域も露出されるように、前記グリーンシートをパターニングするステップと、
前記グリーンシートを焼結して、前記バリスタ層に転換するステップと、
第２の電極対を前記バリスタ層および前記第１の電極対の露出された領域の上に印刷するステップであって、前記第１の電極対と前記第２の電極対とが電気的に回路接続され、そして前記第１の電極対の１つの電極と当該電極に対向する前記第２の電極対の電極との重なり全体が、これらの電極間の活性なバリスタ領域を画定するようにするステップと、
を備えることを特徴とする方法。
【請求項８】
請求項７に記載の方法において、
接続面，第１および第２の電極対から選択された１つ以上のメタライジング部が、Ｃｕおよびガラス成分を含むペーストの印刷によって生成され、当該ペーストは、焼成の後は、はんだ付け可能な表面を備えることを特徴とする方法。
【請求項９】
積層された前記グリーンシートは、レーザーを用いてパターニングされることを特徴とする、請求項７または８に記載の方法。
【請求項１０】
前記グリーンシートの前記積層するステップは、複数のグリーンシートのプレラミネーション積層体を積層することを含み、１つのグリーンシート上に印刷された少なくとも１つの内部電極は、当該プレラミネーション積層体に組み込まれていることを特徴とする、請求項７乃至９のいずれか１項に記載の方法。
【請求項１１】
請求項７乃至１０のいずれか１項に記載の方法において、
前記内部電極は、パターニングされて印刷されており、そして前記バリスタ層全体に渡っては延在しておらず、
前記グリーンシートは、前記積層するステップの後に、少なくとも１つの内部電極が、前記グリーンシートの露出された前記エッジを横切るように、材料除去によってパターニングされ、
前記第２の電極対の印刷の後に、当該第２の電極対の電極の１つが、前記内部電極に電気的に接続される、
ことを特徴とする方法。
【請求項１２】
請求項７乃至１１のいずれか１項に記載の方法において、
前記グリーンシートの前記積層するステップの後に、前記第２の電極対を印刷する前または後で、１つのパッシベーション層が取り付けられ、そして前記第１の場合においては前記第２の電極対に対してのみ設けられている表面領域が当該パッシベーション層から露出したままとなるようにパターニングされ、
または、前記第２の場合においては、印刷された前記第２の電極対は、続いて当該第２の電極対の厚膜化によってはんだ付け可能な複数の接続コンタクト部が生成される領域のみが、前記パッシベーション層から露出されたままとなっている、
ことを特徴とする方法。
【請求項１３】
前記第２の場合において、前記厚膜化は、前記第２の電極対の露出された領域への電解メッキによって生成されることを特徴とする、請求項１２に記載の方法。
【請求項１４】
請求項７乃至１３のいずれか１項に記載の方法において、
大面積の基体が準備され、当該基体は複数のデバイス担体に個々に分離されることが可能であり、
前記大面積の基体は、前記第２の電極対あるいははんだ付け可能な前記接続コンタクト部が完成した後に、当該基体が複数のデバイス担体に個々に分離され、当該基体の分離は、その縁部領域だけで行われ、そしてそれぞれのバリスタ層のエッジから離間して行われる、
ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願はＥＳＤ保護機能が組み込まれたデバイス担体に関し、このデバイス担体には、デバイス（複数）を取り付けることができ、そしてこの際に既にこれらのデバイスの保護が提供されているものである。そして本願はこのデバイス担体の製造方法に関する。
【背景技術】
【０００２】
ＥＳＤ（Electro Static Discharge）に対して敏感な装置、デバイス、および電源の保護のために、バリスタ（複数）が使用され得る。ここでこのデバイスは非線形デバイスであり、印加された電圧が所定の電圧を越えた場合にその抵抗は大きく低下する。このためバリスタは、過電圧パルスを損害無くバイパスするのに適している。バリスタは結晶粒構造を有する酸化亜鉛セラミックスから製造される。
【０００３】
バリスタは、多層セラミックスに組み込み難く、したがって通常ディスクリートなデバイスとして使用される。
【０００４】
バリスタ機能を有するかまたは原理的にＥＳＤ保護機能を有するディスクリートなデバイスは、セラミック基板、リードフレーム、プリント基板、または配線基板上に直接はんだ付けされて保護されるデバイスに電気的に接続される。
【０００５】
このような保護素子をその製造の際に１つの積層体に組み込むことも可能である。
【０００６】
さらにこの保護素子を基板、担体板、または積層体の凹部に、他のデバイスとの接続のために設けられている他の導電性のパターンと隣接するように配置することが可能である。これは小さな部品高をもたらすが、充分に大きな取り付け面積を必要とする。
【０００７】
１つのバリスタセラミックをデバイス基板として利用すること、そして上記の保護機能をこの基板内に組み込むことも可能である。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の課題は、１つのデバイス担体への保護機能すなわち１つの保護素子の組込みをさらに改善することであり、そして具体的にはより小さな構造のデバイス担体を実現することである。これに付随するもう１つの課題は、保護機能および改善された熱伝導率を有する基体を提示することである。
【課題を解決するための手段】
【０００９】
上記の課題は、請求項１に記載の特徴を有するデバイス担体によって解決される。本発明の有利な実施形態ならびにデバイス担体の製造のための方法が他の請求項に示されている。
【００１０】
本発明によるデバイス担体は、１つのセラミック基体を備え、このセラミック基体は、第１の表面上に電気的接続面（複数）を備え、そして第２の表面上に第１の電極対を備える。電気的接続面（複数）および第１の電極対は、貫通接続部（複数）を介して電気的に互いに接続されている。この第１の電極対の上に１つのバリスタ層が取り付けられている。さらにこのバリスタ層の上に第２の電極対が取り付けられており、そして上記の第１の電極対と電気的に並列に接続されている。第１および第２の電極対は、これらの間に配設されているバリスタ層と共に１つのバリスタを形成し、そしてこれより上記の接続面に過電圧すなわち一般的にはＥＳＤパルスが印加される場合、これを、損傷を起こさないように、このバリスタ層を貫通する短絡によって逃がし、これよりこの第２の電極対上に搭載されるかまたはこの第２の電極対に電気的に接続されているデバイスが損傷されないようにする。
【００１１】
上記のバリスタ層は、上記の基体上に平坦に置かれており、この基体の第１の電極対はバリスタ電極として利用することができるので、このため僅かの追加の容積を必要とするだけである。したがって上記のデバイス担体は、比較的小さな体積を有する。
【００１２】
ここで上記のバリスタ層は、この層が上記のデバイス担体を周回するエッジ（複数）から離間しているように寸法決めされている。これはこのバリスタ層のどの側部エッジもこのデバイス担体の側面に繋がっていないという利点を有する。これによってこのバリスタ層は、上記のデバイスの取り付けの後は、機械的影響および他の影響から保護される。
【００１３】
上記のような横方向のバリスタ層のパターニングは、具体的には、上記の基体のパターニングの際に、あるいは分離線（複数）に沿った上記の個々のデバイス担体の分離の際に、これらの分離線が上記のバリスタ層の外側に位置することになり、これによりこのバリスタ層を通って裁断される必要が無く、したがってここでこのバリスタ層が損傷され得ないという利点を有する。
【００１４】
上記の第２の電極対は、好ましくは１つのはんだ付け可能な材料を備え、すなわち１つのはんだ付け可能な表面層が設けられている。こうして直接上記のバリスタ層あるいはこのバリスタ層の「上側の」第２の電極対上に、１つの電子デバイスをはんだ付けすることができる。このようなデバイス用に追加の接続面を準備することは必要ではない。さらに上記のバリスタは、デバイスと基体との間で機械的に保護されている。したがってこのバリスタ用の保護層またはパッシベーション層は、全く必要でないか、あるいは容易かつ安価な実装を実現することができる。
【００１５】
本発明によるデバイス担体は、動作の際に熱損失を発生するデバイスに適している。この熱はこのデバイスからこのデバイス担体を介して放散される。ここで有利には上記の基体は窒化アルミニウムを含む。この窒化アルミニウムはとりわけ良好な熱伝導率を特徴としている。この利点は、熱を発生するデバイスでは材料費が高くなるという欠点を補うことができる。しかしながら上記の基体用に他のセラミック材料、たとえば酸化アルミニウム、炭化ケイ素、窒化ホウ素、または他のものも適している。
【００１６】
この熱の放散は、他の方法によっても改善することができる。上記のデバイス担体に熱的ビア（複数）が設けられてよく、これらの熱的ビアは、この基体を貫通する熱輸送を改善する。これらの熱的ビアには、好ましくは１つのヒートシンクが接続されており、このヒートシンクは、たとえば１つのプリント基板上に設けられてよく、このヒートシンク上に上記のデバイス担体がボンディングされる。
【００１７】
１つの実施形態においては、上記の第２の対電極は、銅を含有する材料を含む。この電極対の製造のために、銅を含有する電極ペーストまたは銀を含有する電極ペーストが印刷され、これらは追加的な仕上げによってはんだ付け可能な表面を生成する。しかしながら、追加の仕上げ無しに直接はんだ付けすることができる他の電極ペーストも知られている。
【００１８】
１つの実施形態においては、上記の第１の電極対と上記の第２の電極対との間に、１つの内部電極が配設されており、この内部電極は、上記のバリスタ層の中に埋設されており、電気的にフローティングとなっているか、または上記の第１の電極対のいずれか１つと電気的に接続されている。これは製造の際に、互いの幾何形状的な向きがあまり揃っていなくとも、上記の活性なバリスタ領域の体積が変化し、その静電容量が変化するだけであるので、大きなばらつきが許容されるという利点を有する。バリスタ電圧の大きさに関しては、これらの電極間の距離ができるだけ短いことが重要であり、そしてこれによって、上記の損傷を引き起こす過電圧を上記のバリスタ内の短絡として損傷無しにバイパスするのに必要な架橋部（Uebergaengen）の数が最も少なくなる。大きな体積は、大きな電流耐性をもたらし、これにより大きな電流をバイパスすることができる。
【００１９】
１つのフローティングの内部電極は、電圧を分割するという利点を有し、これにより１つの電極対と当該内部電極との間に印加される電圧が半分になる。バリスタを介した電流バイパスが開始されるバリスタ電圧は、バリスタ層が薄くなるほどこれに対応して低くなる。電気的に接続されている内部電極は、バリスタ面積を増大し、そしてこうして過電圧またはＥＳＤパルスの場合の電流バイパスを改善する。
【００２０】
もう１つの実施形態においては、上記のバリスタ層および上記の第２の電極対の上に１つのパッシベーション層が配設され、このバリスタ層は全ての面が完全に基体，第２の電極対，およびパッシベーション層の間に封止されており、そしてこの第２の電極対からは接続コンタクト部（複数）のみが覆われず露出されたままとなっている。このパッシベーション層は、上記のバリスタ層を取り付けた後に取り付けられ、そしてパターニングすることができる。上記の第２の電極対は、次に上記のパッシベーション層から露出している表面領域に生成することができる。
【００２１】
上記の第２の電極対を生成した後で、上記のパッシベーション層を生成することも可能である。このパッシベーション層から露出している表面領域においては、次にデバイスの取り付け用の接続コンタクト部（複数）を生成することができる。
【００２２】
本発明による、デバイス担体を製造するための１つの方法は以下のステップを備える。
ａ）１つのモノリシックなセラミック基体を準備するステップ。
ｂ）この基体を貫通する貫通接続部（複数）を設けるステップ。
ｃ）この基体の第１の表面上に電気的接続面（複数）を印刷するステップ。
ｄ）第２の表面上に第１の電極対を印刷するステップ。
ｅ）この第１の電極対の上に、焼結によって１つのバリスタ層に転換することができる１つのグリーンシートを全く平坦に積層するステップ。
ｆ）上記の第１の電極対の接続部の他に、上記の基体の第２の表面を周回する縁部領域も露出されるように、このグリーンシートをパターニングするステップ。
ｇ）このグリーンシートを焼結して、上記のバリスタ層に転換するステップ。
ｈ）第２の電極対をこのバリスタ層および上記の第１の電極対の露出された領域の上に印刷するステップであって、上記の第１の電極対と上記の第２の電極対とが電気的に回路接続され、そしてこの第１の電極対の１つの電極とこれに対向する第２の電極対の電極との重なり全体が、これらの電極間の活性なバリスタ領域を画定するようにするステップ。
【００２３】
上記の処理ステップａ）〜ｄ）は、対応する公知の方法を実質的な変更無しに用いることができる。
【００２４】
次に上記のステップｅ）において、バリスタ層がグリーンシートとして投入される。これは上記の印刷された第１の電極対の焼成の前または後で行うことができる。この電極対の電極ペーストは、より良好な付着性のためにガラス成分を含んでよく、そしてこれより同時に、上記のバリスタ層に対する付着手段として用いられる。
【００２５】
上記のバリスタ層用のグリーンシートは、上記の基体上に全面的に積層されてよい。ここでこの基体は１つのセラミックウェーハであってよく、このセラミックウェーハ上に複数の個々の担体が並行して生成され、次にこのウェーハを個々の担体に分離する前に、処理を完了することができる。
【００２６】
この内部電極を有するバリスタが装着される場合、以上のようにこれらは積層の前に上記のグリーンシート上に取り付けることができる。しかしながらこの際この内部電極を有するバリスタ層と上記の第１の電極対を有する基体との間で相互のアライメントすることが必要である。これは積層した後に、内部電極を後で生成する場合には必要ない。個々の層または複数の層を、積層または印刷した後で、次の層を取り付ける前に焼成または焼結することは可能であるが必要ではない。
【００２７】
しかしながら、少なくとも２つ以上のバリスタ層／グリーンシートおよびこの中に埋設された少なくとも１つの内部電極から、１つの分離されたプリラミネートを製造することも可能であり、このプリラミネートは既に必要な層／シートの一体保持性を備えているが、これ自体はなお積層可能であり、あるいは上記の基体上に積層することが可能である。
【００２８】
いずれの場合においても、上記の第１の電極対への接続部の他に、上記の基体の第２の表面を周回する縁部領域も露出されるように、この積層されたグリーンシートはパターニングされる。このパターニングは、レーザーを用いて素早くそして正確なパターンで行うことができる。
【００２９】
上記のデバイス担体のメタライジング部(複数）、たとえば接続面，第１および第２の電極対は、Ｃｕおよびガラス成分を含むペーストの印刷によって生成され、こペーストは、焼成の後は、はんだ付け可能な表面を備える。ガラス成分の他に金属としてＣｕのみを含むペーストは、貴化膜（veredelnden Ueberzug）が設けられてよく、いわゆる仕上げがなされ、これによりはんだ付け可能な表面が設けられる。このような仕上げは、Ｎｉ，Ａｕ，Ｐｔ，Ｐｄ，またはＳｎを含んでよい。
【００３０】
上記の内部電極は、他のメタライジング部と同様に印刷されてよい。これは既にバリスタ材料が積層されたグリーンシート上、または別々のまだ積層されていないグリーンシート上で行うことができる。内部電極が設けられているグリーンシートも、大面積の基体上に全面的に印刷され、そして後になってから漸くパターニングされてよい。この際この内部電極は、上記の第１の電極対にアライメントされる。このアライメントは、この内部電極が電気的にフローティングである場合は、それほど厳密でない。少なくとも１つの内部電極が１つの電極に接続される場合、この内部電極の第１の電極対へのアライメントは、より小さな許容誤差で行われなければならない。この場合においても、グリーンシートのパターニングも、上記のグリーンシートあるいはグリーンシート積層体のそれぞれの１つのパターニングエッジで、同じ極性に回路接続されている内部電極（複数）が横切り、そして後に上記の第２の電極対によって接続することができるように行われる。
【００３１】
上記のグリーンシートを積層した後に、そして上記の第２の電極対を印刷する前または後で、１つのパッシベーション層を取り付けることができ、そして上記の第１の場合においては上記の第２の電極対に対してのみ設けられている表面領域がこのパッシベーション層から露出したままとなるようにパターニングすることができる。上記の第２の場合においては、上記の印刷された第２の電極対は、続いてこの第２の電極対の厚膜化によってはんだ付け可能な接続コンタクト部（複数）が生成される領域のみが、上記のパッシベーション層から露出されたままとなっている。
【００３２】
このパッシベーション層は、ガラス、他の誘電体の酸化物、窒化物、炭化物のセラミック、またはたとえばポリイミド等のポリマーを含んでよい。ポリマーは、電解メッキ、印刷されたメタライジング（複数）の焼成またははんだ処理のようなさらなる処理ステップに耐えるように選択することができる。このパッシベーション層は、これにデバイスが装着される場合でも、通常は上記のデバイス担体上に残っており、そして次に周辺回路たとえば回路プリント基板に組み込まれる時にも残っている。
【００３３】
上記のはんだ付け可能な接続コンタクト部（複数）は、上記の第２の電極対のその露出された領域への電解メッキによって生成される。この厚膜化が同時にはんだ付け可能な金属層となり得る。
【００３４】
上述したように、大面積の基体が準備され、そして後に複数のデバイス担体に個々に分離されることが可能である。この基体の分割は、その縁部領域だけで行われ、これによりそれぞれのバリスタ層のエッジから離間して行われる。この個々の分離は、たとえばソーイングによって容易に行うことができる。
【００３５】
以下で実施形態例とこれに関連した図を用いて、本発明によるデバイス担体およびその製造用の様々な方法変形例を、より詳細に説明する。これらの図は、概略的な断面を示すものであり、したがって縮尺は正確なものでない。より理解し易くするために、個々の部分が拡大されて示されている場合がある。
【図面の簡単な説明】
【００３６】
【図１】１つのデバイス担体の１つの簡単な実施形態を示す。
【図２Ａ】１つの処理段階でのデバイス担体の製造のための方法を簡単に示す。
【図２Ｂ】別の１つの処理段階でのデバイス担体の製造のための方法を簡単に示す。
【図２Ｃ】別の１つの処理段階でのデバイス担体の製造のための方法を簡単に示す。
【図２Ｄ】別の１つの処理段階でのデバイス担体の製造のための方法を簡単に示す。
【図２Ｅ】別の１つの処理段階でのデバイス担体の製造のための方法を簡単に示す。
【図２Ｆ】別の１つの処理段階でのデバイス担体の製造のための方法を簡単に示す。
【図２Ｇ】別の１つの処理段階でのデバイス担体の製造のための方法を簡単に示す。
【図２Ｈ】別の１つの処理段階でのデバイス担体の製造のための方法を簡単に示す。
【図３Ａ】デバイス担体の１つの平坦な変形実施例用の第２の製造方法における１つの処理段階での概略断面を簡単に示す。
【図３Ｂ】デバイス担体の１つの平坦な変形実施例用の第２の製造方法における別の１つの処理段階での概略断面を簡単に示す。
【図３Ｃ】デバイス担体の１つの平坦な変形実施例用の第２の製造方法における別の１つの処理段階での概略断面を簡単に示す。
【図３Ｄ】デバイス担体の１つの平坦な変形実施例用の第２の製造方法における別の１つの処理段階での概略断面を簡単に示す。
【図３Ｅ】デバイス担体の１つの平坦な変形実施例用の第２の製造方法における別の１つの処理段階での概略断面を簡単に示す。
【図３Ｆ】デバイス担体の１つの平坦な変形実施例用の第２の製造方法における別の１つの処理段階での概略断面を簡単に示す。
【図４Ａ】多層バリスタを有する１つのデバイス担体の製造の１つの処理段階での概略断面を示す。
【図４Ｂ】多層バリスタを有する１つのデバイス担体の製造の別の１つの処理段階での概略断面を示す。
【図４Ｃ】多層バリスタを有する１つのデバイス担体の製造の別の１つの処理段階での概略断面を示す。
【図４Ｄ】多層バリスタを有する１つのデバイス担体の製造の別の１つの処理段階での概略断面を示す。
【図４Ｅ】多層バリスタを有する１つのデバイス担体の製造の別の１つの処理段階での概略断面を示す。
【図４Ｆ】多層バリスタを有する１つのデバイス担体の製造の別の１つの処理段階での概略断面を示す。
【図４Ｇ】多層バリスタを有する１つのデバイス担体の製造の別の１つの処理段階での概略断面を示す。
【図５Ａ】多層バリスタの製造で使用することができるような１つのシート積層体の製造方法を示す。
【図５Ｂ】多層バリスタの製造で使用することができるような１つのシート積層体の製造方法を示す。
【図６Ａ】１つのデバイスを取り付けた後の、本発明によるデバイス担体の１つの実施形態を示す。
【図６Ｂ】１つのデバイスを取り付けた後の、本発明によるデバイス担体のもう１つの実施形態を示す。
【図６Ｃ】１つのデバイスを取り付けた後の、本発明によるデバイス担体のもう１つの実施形態を示す。
【図６Ｄ】１つのデバイスを取り付けた後の、本発明によるデバイス担体のもう１つの実施形態を示す。
【図６Ｅ】１つのデバイスを取り付けた後の、本発明によるデバイス担体のもう１つの実施形態を示す。
【００３７】
図１は、本発明による１つのデバイス担体ＢＴの１つの簡単な実施形態を概略断面で示す。セラミックの基体ＧＫは、接続面（複数）ＡＦを有する第１の表面Ｏ１上に設けられている。反対側にある第２の表面Ｏ２上には、第１の電極対ＥＰ１が取り付けられている。各々の接続面ＡＦは、第１の電極対ＥＰ１の１つの電極に割り当てられており、そして基体ＧＫを貫通する１つの貫通接続部ＤＫを介してこの電極と接続されている。
【００３８】
１つのバリスタ層ＶＳが第１の電極対ＥＰ１の２つの電極の上に設置されている。このバリスタ層の上には、第２の電極対ＥＰ２が取り付けられ、そしてこの第２の電極対の第１の電極が第１の電極対の第１の電極に接続されているようにパターニングされている。これに対応して、この第２の電極対ＥＰ２の第２の電極は、第１の電極対ＥＰ１の第２の電極に接続されている。
【００３９】
ここでこの第１の電極対の１つの電極は、第２の電極対の１つの電極と重なっており、この重なり領域におけるこれらの電極の間にあるバリスタ層ＶＳと共に１つのバリスタを生成するようになっている。
【００４０】
活性なバリスタの一部が、部分的に拡大されて、デバイス担体ＢＴの上側に示されている。このバリスタ層ＶＳには、酸化亜鉛結晶粒ＺＫが高密度充填されて配設されている。第１および第２の電極対ＥＰ１，ＥＰ２に印加されている電圧が絶縁破壊電圧を越えると直に、個々の酸化亜鉛結晶粒ＺＫの間に１つの導通可能な経路が形成され、こうしてこのバリスタ層ＶＳは導電性となり、そして電流が１つの短絡を介してこのバリスタ層を貫通し、２つの電極を介して損傷を起こさないようにバイパスされる。
【００４１】
バリスタ電圧とは、目安となる１ｍＡの電流でのバリスタにおける電圧降下を表す。このバリスタ電圧は特別な電気的物理的な意味を持っているわけでは全く無いが、バリスタを仕様決めするための実用的な標準化された基準項目として利用される。
【００４２】
基体ＧＫは、好ましくは酸化アルミニウムから、または、より良好な熱伝導のためには、窒化アルミニウムから形成されている。他のセラミック材料も理論的には適しているが、しかしながらコストが高くなっている。接続面（複数）および第１の電極対は、導電性のペースト、たとえば銀ベースのペーストが焼成されたものを備える。貫通接続部ＤＫも同様である。第２の電極対ＥＰ２も、好ましくは、焼成された導電性のペーストから形成されており、そしてそれ自身はんだ付け可能か、またははんだ付け可能な表面が設けられている。安価とするには銅を含むペーストが用いられてよく、このペーストは、それ自体この添加物によってはんだ付け可能な表面となり、あるいははんだ付け可能な表面貴化部（Oberflaechenveredelung）となる。
【００４３】
図２Ａ〜２Ｈは、図１に示すデバイス担体の製造方法を簡単に示す。図２Ａは、最初のステップにおける１つの基体ＧＫを示し、この基体は貫通接続部ＤＫの生成のために少なくとも２つの貫通孔を備え、これらの貫通孔は導電性のコンパウンド（Masse）、具体的には焼成可能なペーストで充填されている。
【００４４】
図２Ｂは、上記の第１の表面上の接続面（複数）ＡＦおよび上記の第２の表面上の第１の電極対ＥＰ１の生成後の基体を示す。これら両方の表面上のメタライジング部（複数）は、導電性のペーストの形態で存在していてよく、しかしながら既に焼成されていてもよい。
【００４５】
次のステップにおいては、上記の第２の表面上に、上記の第１の電極対ＥＰ１の上に１つのバリスタ層ＶＳのグリーンシートが積層される。これは基体ＧＫの全表面に渡って全面的に行われる。
【００４６】
次のステップにおいては、上記の全面的なバリスタ層ＶＳが、パターニングツールＳＴを用いてパターニングされる。この際このバリスタ層は、周回する縁部領域において、上記の基体のエッジ（複数）に沿って除去され、そしてそこでこの基体の表面が露出される。さらにこのバリスタ層ＶＳは、上記の第１の電極対ＥＰ１の縁部領域において除去され、ここで後にこの縁部領域でこの電極対が接続される。好ましくはこの第１の電極対の電極（複数）は、それぞれ帯状に形成されており、また上記の露出された領域も同様に帯状に形成されている。
【００４７】
図２Ｅは、バリスタ層ＶＳのパターニング後の構造を示す。
【００４８】
積層されたバリスタ層ＶＳのグリーンシート上に、ここで第２の電極対ＥＰ２が、このそれぞれの電極が上記の露出された領域において上記の第１の電極対ＥＰ１の１つの電極に接続するように、取り付けられる。この第２の電極対ＥＰ２は、好ましくは印刷され、ここでは銀または銅ベースの導電性のペーストが用いられてよい。この印刷の後、この第２の電極対ＥＰ２は焼成されてよく、ここで第１の電極対も、これ以前に焼結されていなければ、同時に、上記の接続面（複数）ＡＦと一緒に同様に焼成される。図２Ｆは、第２の電極対が完成した後の構造を示す。
【００４９】
はんだ付け可能な接続コンタクト部（複数）ＡＫの生成のために、ここで全表面に渡って１つのパッシベーション層ＰＳが取り付けられ、そしてこのパッシベーション層がこれらの接続コンタクト部ＡＫの生成のためのマスクを形成するようにパターニングされる。パッシベーション層ＰＳとして、ガラスを含む層または他のレジストマスク、たとえばポリマーを使用することができる。ガラスを含むパッシベーション層は、たとえば印刷することができる。ポリマー層は、フォトレジストのようなシートとして積層され、あるいは液状でスピンコーティングされ、そしてフォトリソグラフィーでパターニングすることができる。図２Ｇは、この処理段階での構造を示す。
【００５０】
外部コンタクト部（複数）ＡＫは、ここで電解メッキ処理で取り付けることができる。さらに、上記のパッシベーション層ＰＳから露出し、このパッシベーション層で覆われていない場所で、上記の第２の電極対ＥＰ２が良好な導電性の金属たとえば銅を用いて厚膜化される。はんだ付け可能な１つの表面の生成のために、続いて金，パラジウム，またはニッケル，および／またはＮｉＰｄＡｕ，ＮｉＡｕ，またはＣｕＮｉＳｎからなる１つの貴化層(Veredelungsschicht)が取り付けられてよい。この貴化工程(Veredelungsschritt)と一緒に、場合によっては第１の表面Ｏ１上の接続面（複数）ＡＦにはんだ付け可能な膜が設けられてよい。図２Ｈは、この処理段階での構造を示す。
【００５１】
図３Ａ〜３Ｆは、本発明によるデバイス担体の製造の異なる処理段階での概略断面を示し、ここでバリスタ層ＶＳに１つの内部電極ＩＥが設けられる。この方法は、たとえば図２Ｂで示されているような、電極（複数）が設けられている基体ＧＫで開始される。この基体上にここで、バリスタ層ＶＳ用の１つのグリーンシートが積層される。ここで基本的に２つの変形例が可能である。第１の変形例では、バリスタ層の１つの第１の部分層が積層され、そして続いて上記の内部電極ＩＥが印刷されてよい。続いてこの上に全面的に、バリスタ層ＶＳの１つの第２のグリーンシートが積層されて、上記の内部電極が完全に２つのバリスタ層の間に埋設されるようにする。
【００５２】
１つの第２の変形例によれば、バリスタ層ＶＳの１つの第１の副シート上に内部電極ＩＥが印刷され、そして続いてこの上にバリスタ層の１つの第２の副シートが積層される。これら全ては基体ＧＫとは分離されて行われ、こうして１つのプレラミネーション積層体が生成され、次にこのプレラミネーション積層体が、セラミックの基体ＧＫ上に積層される。
【００５３】
図３Ａは、上記のバリスタ層を有する構造を示し、この構造では内部電極ＩＥが第１および第２の電極対の両方の電極に重なっている。
【００５４】
１つのパターニングツールＳＴを用いて、図３Ｂに示すように上記のバリスタ層ＶＳもパターニングされ、そしてこの際その縁部領域も、接続用に設けられる第１の電極対の領域と同様に、このバリスタ層ＶＳから露出される。上記の内部電極はフローティングのままであり、そしてこのパターニングの際に露出されず、あるいは切断されない。このパターニングにはたとえばレーザーが使用されてよい。
【００５５】
続いて上記のバリスタ層ＶＳは焼結され、ここで焼成の際に各々のセラミック層は体積収縮を起こす。しかしながらこのバリスタ層は基体から引っ張られるので、これはせいぜい僅かな横方向の収縮をもたらし、大体は殆ど横方向の収縮が起こらない。ただしこのためこのバリスタ層の層厚の低減がもたらされる。図３Ｃは、バリスタ層ＶＳの焼結後の構造を示し、ここでは図３Ｂと比較して層厚の低減が明瞭に見て取れる。
【００５６】
ここで全面的に１つのパッシベーション層ＰＳが取り付けられてパターニングされ、あるいは既にパターニングされるかまたはプレパターニングされて取り付けられ、たとえば印刷によって取り付けられる。このパッシベーション層で覆われていないままとなっている、上記の第１の電極対の接続用に設けられている接続領域ならびに上記のバリスタ層の部分の上には、後に上記の第２の電極対がパターニングされて生成される。図３Ｄは、このパターニングされたパッシベーション層ＰＳを有する構造を示す。
【００５７】
ここで上記のパッシベーション層から露出している領域においては、第２の電極対ＥＰ２が、たとえば印刷によって取り付けられる。続いてこの第２の電極対は焼成される。図３Ｅは、この処理段階での構造を示す。
【００５８】
はんだ付け可能な表面の生成のためには、この第２の電極対ＥＰ２上に１つの貴化層が取り付けられてよく、たとえば表面層ＯＳ、たとえば金，パラジウム，または白金の層、あるいは上記で説明した他の膜の電解メッキ付着によって取り付けられる。図３Ｆは、この処理段階での構造を示す。
【００５９】
完成したデバイス担体ＢＴには、ここで１つの電子デバイスが実装されてよく、このデバイスは上記の第１の電極対上に、あるいはその表面層ＯＳ上にはんだ付けすることができる。代替として、このデバイスは反対側にある第１の表面Ｏ１上の上記の接続面（複数）ＡＦ上に取り付けられてもよい。
【００６０】
図４Ａ〜４Ｇは、多層バリスタ構造を有する１つのデバイス担体の製造の様々な処理段階での概略断面を示す。さらに図４Ａは、１つの基体ＧＫを示し、この基体は両面に電極層が取り付けられており、すなわち、下面すなわち第１の表面上に接続面（複数）ＡＦが取り付けられており、そして第２の表面Ｏ２上に第１の電極対ＥＰ１が取り付けられている。
【００６１】
この第２の表面上には、ここで第１の電極対ＥＰ１の上に１つのシート積層体ＦＳが積層される。このための処理は、図３に示す上記の実施形態例で既に説明したように行われてよい。
【００６２】
このシート積層体ＦＳは、上記の基体から分離されて、電極材料で印刷されたグリーンシートを上下に積層し、上記の内部電極ＩＥが互いに重なり、そして異なる極性となっている電極（複数）に、互いに反対側にある縁部領域で接続され得るように、生成することができる。ここでこれらの内部電極の個々の層は、逆の極性に設定されたもう１つの内部電極とも重なっている。続いてこの積層されたシート積層体ＦＳは、全体が上記の基体の表面上に、上記の第１の電極対ＥＰ１の上側に積層される。図４Ｂはこの処理段階での構造を示している。
【００６３】
図２Ｄは、上記の基体を周回する縁部領域ならびに上記の第２の電極対の接続用に設けられている上記の第１の電極対の接続領域が露出されるように、どのようにしてパターニングツールＳＴを用いて上記のシート積層体ＦＳがパターニングされるかを示す。この際同時に、２つの上記の反対側にある縁部領域に、１つの内部電極のそれぞれの対応する１つの側部エッジが露出され、この内部電極の側部エッジが後に取り付けられる上記の第２の電極対の電極と接続されるようになる。
【００６４】
図４Ｄは、上記のシート積層体のパターニングおよび焼成の後の構造を示し、ここでは２つの内部電極ＩＥを有する１つのバリスタ層ＶＳがここで得られる。この図では、下側の内部電極ＩＥ１の左側のエッジが上記の第１の電極対の左側の電極との接続のために露出されている。このバリスタ層ＶＳの右側のエッジには、上側の内部電極ＩＥ２が、上記の第１の電極対の右側の電極との接続のために露出されている。
【００６５】
次のステップにおいて、第２の内部電極対ＥＰ２が印刷され、ここでこれら２つの電極の各々が、それぞれ対応する、これらの下にある上記の第１の電極対の電極ならびにこれに付随する１つ以上の内部電極ＩＥに接続する。上記の好ましい印刷の他に、他のメタライジング処理、たとえばインクジェット処理、蒸着、スパッタリングも可能である。活性なバリスタ領域において、第２の電極対ＥＰ２，内部電極（複数）ＩＥ，および第１の電極対ＥＰ１の電極層（複数）から選択された、異なる極性の電極（複数）が重なっている。図４Ｅは、この処理段階での構造を示す。
【００６６】
図４Ｆは、１つのパッシベーション層を取り付けた後の構造を示し、このパッシベーション層は、上記の接続コンタクト部の生成の前にバリスタ層のマスキングのために用いられる。このパッシベーション層は、印刷されてよく、あるいはスプレー塗装によって塗布されてもよい。上記の実施形態例を参照して説明されているように、上記のパッシベーション層は１つの任意の誘電体材料、具体的にはガラスを含む１つの層または１つのポリマー層を備えてよい。上記の外部接続部の生成のために設けられている、上記の第２の電極対の領域は露出されたままとなっている。
【００６７】
この露出された領域に、ここで電解メッキ付着を用いて、上記の第２の電極対ＥＰ２が厚膜化され、すなわちはんだ付け可能な表面層ＯＳが設けられる。
【００６８】
図５Ａおよび５Ｂは、１つのシート積層体ＦＳの製造を示し、これがどのように後のバリスタ層のプレラミネーション積層体として用いられるかを示す。さらに適切な数の、１つの内部電極を有するグリーンシート（複数）が重なって積層され、異なる極性の内部電極（複数）ＩＥが互いにずれるように、ただし中央で重なるようにされる。最上部の内部電極の上には、印刷されていないグリーンシートがさらに配設されており、そして他の印刷されたグリーンシートと共に１つのシート積層体ＦＳとなるように積層されている。このシート積層体が図５Ｂに示されている。このシート積層体ＦＳは、さらに、１つのグリーンシートのように取り扱われ、そしてこの形態で１つのグリーン体に積層されることもできる。
【００６９】
図６Ａ〜６Ｄは、１つのデバイスを第２の電極対ＥＰ２の接続コンタクト部（複数）ＡＫに取り付けた後の本発明によるデバイス担体の様々な実施形態を示し、あるいは図６Ｅの変形例においては１つのデバイスは接続面（複数）ＡＦに取り付けられている。図６Ａは、最も簡単な実施形態である、一層のバリスタ層を有し、パッシベーション膜の付いていない第２の電極対を有するデバイス担体を示す。
【００７０】
図６Ｂに示す実施形態においても、同様に１つの一層のバリスタ層ＶＳが使用されており、ただしこのバリスタ層の露出されている領域ならびに第２の電極対ＥＰ２の大部分は、１つのパッシベーション層ＰＳによって覆われている。上記の接続コンタクト部（複数）が生成される部位のみが露出されており、続いてデバイスＢＥが結合手段ＶＭを用いてこれらの接続コンタクト部上に取り付けられる。結合手段ＶＭとしては、バンプまたは従来のはんだ接合が使用されてよい。
【００７１】
図６Ｃに示す実施形態においては、バリスタ層ＶＳは、１つのフローティングの内部電極を備え、この内部電極は第１または第２の電極対に電気的に接続されていない。ここでもまた１つのパッシベーション層ＰＳが設けられており、このパッシベーション層は上記の接続コンタクト部のみを露出している。図６Ｂと異なり、さらにもう１つの表面層ＯＳが、上記の接続コンタクト部の領域で、上記の接続コンタクト部あるいは上記の第２の電極対ＥＰ２の上に取り付けられている。
【００７２】
図６Ｄは、１つの多層バリスタ層を示し、この多層バリスタ層では少なくとも２つの内部電極が設けられており、これらの内部電極は、それぞれ上記の第２の電極対ＥＰ２と電気的に導通して接続されている。この第２の電極対およびこのバリスタ層の露出されている領域の上の１つのパッシベーション層ＰＳは、上記の接続コンタクト部（複数）ＡＫ用の領域のみを露出する。これらの接続コンタクト部は、電解メッキで生成されていてよい。これらの接続コンタクト部上に、１つのデバイスＢＥが結合手段ＶＭを用いて取り付けられ、そして電気的に導通して接続されている。
【００７３】
図６Ｅは、上記の既に説明したデバイス担体の実施形態を示し、この実施形態ではデバイスは、基体ＧＫの反対側にある表面上の接続面（複数）上に、結合手段ＶＭを用いて取り付けられている。この処理変形例では、デバイスＢＥが取り付けられたデバイス担体の取り扱いを容易とするために、あるいはバリスタ層ＶＳをこの構造体を取り扱う際に保護するために、このバリスタ層は好ましくは外部接続部ＡＫの上まで１つのパッシベーション層によって覆われている。
【００７４】
デバイスＢＥは、たとえばＥＳＤインパルスによって生じ得るような過電圧に対して敏感な１つの任意の電子デバイスであってよく、そして上記のバリスタ層内のバリスタ機能を用いて、このようなサージ電流またはサージ電圧に対して保護することができる。１つの例示的なアプリケーションはＬＥＤであり、このＬＥＤはデバイスＢＥとして上記のデバイス担体に取り付けられてよい。
【００７５】
本発明は、少数の実施形態例のみを参照して説明されたが、これによりここに示した実施形態に限定されるものではない。特に上記の製造方法は、１つの独立した基体に対して示されており、この基体は１つのデバイスの実装用に考えられている。しかしながら、１つの大面積の基体ＧＫあるいは１つのこれに対応するウェーハを使用することも可能であり、これらは最後の処理段階において複数の個別のデバイス担体に個々に分離することができる。
【００７６】
上記の電極（複数）は対でのみ示されているが、このような２つの電極あるいはそれぞれの電極毎の２つの接続コンタクト部に限定されるものではない。各々の電極に対して複数の接続面あるいは電極対が設けられていてよく、しかしながらこれらはまた相互に並列に回路接続されていてよい。
【００７７】
バリスタ層は内部電極無しで設けられてよく、１つのフローティングの内部電極が設けられていてよく、または電気的に接続されている重なった内部電極が設けられていてよい。これらの内部電極の数は、逆極性の電極の重なり面積を増大し、そしてこうしてこのバリスタのキャパシタンスを決定する。
【００７８】
これらの電極の大きな重なり面積は、大きな通電容量をもたらす。２倍のセラミック厚でその間に内部電極を有するものは、２倍の保護レベルを与える。これはこの２倍の数の小さなバリスタが直列となっているからである。２倍の面積は、２倍のバイパス能力を与える。これはこうして２倍の数の電流経路が並列に存在しているからである。
【００７９】
２倍の体積のバリスタは、近似的に２倍にエネルギー吸収能力を与える。これは酸化亜鉛結晶粒の形態で２倍の数のエネルギー吸収体が使用できるからである。
【００８０】
図６Ｅに示す実施形態は、デバイスＢＥが実装可能な第１の表面が大部分、良好な反射率を備える基体ＧＫから成っているというもう１つの利点を有する。これにより、デバイスＢＥとして１つのＬＥＤが取り付けられると、その光放射が、その表面が広く露出されている基体での高い反射率によって改善される。またこれにより、デバイスＢＥ、たとえばＬＥＤ用に平坦な組込みスペースが得られる。またこうしてデバイスの基体への良好な熱的接続が保証される。
【符号の説明】
【００８１】
ＢＴ        ：  デバイス担体
ＧＫ        ：  セラミック基体
Ｏ１，Ｏ２  ：  第１および第２の表面
ＡＦ        ：  電気的接続面
ＥＰ１      ：  第１の電極対
ＥＰ２      ：  第２の電極対
ＶＳ        ：  バリスタ層
ＤＫ        ：  貫通接続部
ＯＳ        ：  はんだ付け可能な表面層（はんだ付け可能な金属層）
ＩＥ        ：  内部電極
ＰＳ        ：  パッシベーション層
ＧＦ        ：  グリーンシート
ＡＫ        ：  接続コンタクト部
ＦＳ        ：  複数のグリーンシートのプレラミネーション積層体
ＶＭ        ：  結合手段
ＺＫ        ：  酸化亜鉛結晶粒
ＳＴ        ：  パターニングツール
【図１】
2019506741.tif 000003
【図２Ａ】
2019506741.tif 000004
【図２Ｂ】
2019506741.tif 000005
【図２Ｃ】
2019506741.tif 000006
【図２Ｄ】
2019506741.tif 000007
【図２Ｅ】
2019506741.tif 000008
【図２Ｆ】
2019506741.tif 000009
【図２Ｇ】
2019506741.tif 000010
【図２Ｈ】
2019506741.tif 000011
【図３Ａ】
2019506741.tif 000012
【図３Ｂ】
2019506741.tif 000013
【図３Ｃ】
2019506741.tif 000014
【図３Ｄ】
2019506741.tif 000015
【図３Ｅ】
2019506741.tif 000016
【図３Ｆ】
2019506741.tif 000017
【図４Ａ】
2019506741.tif 000018
【図４Ｂ】
2019506741.tif 000019
【図４Ｃ】
2019506741.tif 000020
【図４Ｄ】
2019506741.tif 000021
【図４Ｅ】
2019506741.tif 000022
【図４Ｆ】
2019506741.tif 000023
【図４Ｇ】
2019506741.tif 000024
【図５Ａ】
2019506741.tif 000025
【図５Ｂ】
2019506741.tif 000026
【図６Ａ】
2019506741.tif 000027
【図６Ｂ】
2019506741.tif 000028
【図６Ｃ】
2019506741.tif 000029
【図６Ｄ】
2019506741.tif 000030
【図６Ｅ】
2019506741.tif 000031
【国際調査報告】
2019506741.tif 000032
2019506741.tif 000033
2019506741.tif 000034
2019506741.tif 000035
2019506741.tif 000036
2019506741.tif 000037