(57)【要約】  低減されたゲート抵抗のためのより広いフィールドゲートを有する半導体デバイスが開示される。一態様では、ゲートを使用する半導体デバイスが提供される。ゲートは、アクティブ半導体領域に対応するトランジスタを形成するために、半導体デバイスの上に配設された導電線である。アクティブ半導体領域の各々は、対応するチャネル領域を有する。各チャネル領域の上に配設されたゲートの部分はアクティブゲートであり、チャネル領域の上に配設されていないが、フィールド酸化物領域の上に配設された部分はフィールドゲートである。各アクティブゲートと、対応する各トランジスタのソースとの間の電圧差は、電圧差がしきいの電圧を超えたとき、チャネル領域内の電流の流れを生じる。各フィールドゲートの幅は、各アクティブゲートより大きい幅である。フィールドゲートの幅が大きいほど、より狭いフィールドゲートを有するデバイスと比較して低減されたゲート抵抗がもたらされる。
2019500750.tif 000002
【特許請求の範囲】
【請求項１】
チャネル長を有する対応するチャネル領域を各々が備える１つまたは複数のアクティブ半導体領域と、
ゲートであって、
対応するフィールド酸化物領域の上面の上に各々が配設された１つまたは複数のフィールドゲートであって、各フィールドゲートが第１の幅を有する、１つまたは複数のフィールドゲート、ならびに
対応するアクティブ半導体領域および前記対応するチャネル領域の上面の上に各々が配設された１つまたは複数のアクティブゲートであって、前記１つまたは複数のアクティブゲートのうちの少なくとも１つが前記第１の幅より小さい第２の幅を有する、１つまたは複数のアクティブゲートを備える、ゲートとを備える、半導体デバイス。
【請求項２】
前記１つまたは複数のアクティブゲートの前記第２の幅が、前記チャネル長にほぼ等しい、請求項１に記載の半導体デバイス。
【請求項３】
対応するフィールドゲート上に配設されたゲート接点をさらに備える、請求項１に記載の半導体デバイス。
【請求項４】
各フィールドゲートが、対応するアクティブゲートを別のアクティブゲートおよび前記ゲート接点のうちの１つに電気的に結合する、請求項３に記載の半導体デバイス。
【請求項５】
前記ゲート接点が、前記第１の幅にほぼ等しい幅を有する、請求項３に記載の半導体デバイス。
【請求項６】
前記１つまたは複数のフィールドゲートおよび前記１つまたは複数のアクティブゲートが、前記ゲートが細長い導電線として形成されるように配設される、請求項１に記載の半導体デバイス。
【請求項７】
前記１つまたは複数のフィールドゲートの各フィールドゲートが、
誘電体層と、
前記誘電体層上に配設された仕事関数層と、
前記仕事関数層上に配設され、第１の導電幅を有する、導電層とを備え、
前記１つまたは複数のアクティブゲートの各アクティブゲートが、
前記誘電体層と、
前記誘電体層上に配設された前記仕事関数層と、
前記第１の導電幅より小さい第２の導電幅を有する前記導電層とを備える、請求項１に記載の半導体デバイス。
【請求項８】
前記導電層が、タングステン、アルミニウムおよびコバルトからなるグループから選択された材料を備える、請求項７に記載の半導体デバイス。
【請求項９】
前記第１の幅が２４ナノメートル（２４ｎｍ）にほぼ等しく、
前記第２の幅が２０ナノメートル（２０ｎｍ）にほぼ等しい、請求項１に記載の半導体デバイス。
【請求項１０】
集積回路（ＩＣ）内に統合される、請求項１に記載の半導体デバイス。
【請求項１１】
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、スマートフォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、および自動車からなるグループから選択されたデバイスの中に統合される、請求項１に記載の半導体デバイス。
【請求項１２】
チャネル長を有する対応するチャネル領域を各々が備える１つまたは複数のアクティブ半導体領域を提供するための手段と、
１つまたは複数のフィールド酸化物領域を提供するための手段と、
半導体デバイスに電圧を供給するための手段であって、
対応するフィールド酸化物領域の上面の上に配設され、第１の幅を有する、電流を伝達するための手段、ならびに
対応するアクティブ半導体領域および前記対応するチャネル領域の上面の上に配設され、前記第１の幅より小さい第２の幅を有する、電流を受けるための手段を含む、電圧を供給するための手段とを含む、半導体デバイス。
【請求項１３】
前記第２の幅が、前記チャネル長にほぼ等しい、請求項１２に記載の半導体デバイス。
【請求項１４】
電圧を供給するための前記手段を電圧源に結合するための手段をさらに含み、結合するための前記手段が電流を伝達するための前記手段上に配設される、請求項１２に記載の半導体デバイス。
【請求項１５】
結合するための前記手段が、前記第１の幅にほぼ等しい幅を有する、請求項１４に記載の半導体デバイス。
【請求項１６】
前記第１の幅が２４ナノメートル（２４ｎｍ）にほぼ等しく、
前記第２の幅が２０ナノメートル（２０ｎｍ）にほぼ等しい、請求項１２に記載の半導体デバイス。
【請求項１７】
半導体デバイスを製造する方法であって、
基板の１つまたは複数のアクティブ半導体領域の上面および１つまたは複数のフィールド酸化物領域の上面の上に絶縁層を配設するステップと、
前記絶縁層上にポリシリコン層を配設するステップと、
前記ポリシリコン層上に酸化物ハードマスク層を配設するステップと、
前記酸化物ハードマスク層および前記ポリシリコン層が第１の幅を有するように、前記酸化物ハードマスク層および前記ポリシリコン層をエッチングするステップと、
前記１つまたは複数のアクティブ半導体領域に対応する前記酸化物ハードマスク層および前記ポリシリコン層を、前記第１の幅より小さい第２の幅までエッチングするステップと、
前記ポリシリコン層の第１の側の上の第１のスペーサと前記ポリシリコン層の第２の側の上の第２のスペーサとを形成するステップと、
前記ポリシリコン層を露出させるために、前記酸化物ハードマスク層を除去するステップと、
前記ポリシリコン層を除去するステップと、
前記第１のスペーサと前記第２のスペーサとの間に誘電体層を配設するステップと、
前記誘電体層上に仕事関数層を配設するステップと、
１つまたは複数のフィールドゲートおよび１つまたは複数のアクティブゲートを備えるゲートを形成するために、前記仕事関数層上に導電層を配設するステップとを含む、方法。
【請求項１８】
前記１つまたは複数のフィールド酸化物領域に対応する前記酸化物ハードマスク層および前記絶縁層の上にフォトレジスト層を配設するステップと、
前記フォトレジスト層を除去するステップとをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記第１のスペーサの外側の上および前記第２のスペーサの外側の上に層間誘電体酸化物（ＩＬＤ）を配設するステップをさらに含む、請求項１７に記載の方法。
【請求項２０】
前記酸化物ハードマスク層を除去するステップが、前記ポリシリコン層を露出させるために前記酸化物ハードマスク層を平坦化するステップを含む、請求項１７に記載の方法。
【請求項２１】
対応するフィールドゲート上にゲート接点を配設するステップをさらに備える、請求項１７に記載の方法。
【請求項２２】
前記酸化物ハードマスク層および前記ポリシリコン層を前記第１の幅までエッチングするステップが、前記酸化物ハードマスク層および前記ポリシリコン層が２４ナノメートル（２４ｎｍ）にほぼ等しい前記第１の幅を有するように、前記酸化物ハードマスク層および前記ポリシリコン層をエッチングするステップを含む、請求項１７に記載の方法。
【請求項２３】
前記１つまたは複数のアクティブ半導体領域に対応する前記酸化物ハードマスク層および前記ポリシリコン層をエッチングするステップが、前記１つまたは複数のアクティブ半導体領域に対応する前記酸化物ハードマスク層および前記ポリシリコン層を２０ナノメートル（２０ｎｍ）にほぼ等しい前記第２の幅までエッチングするステップを含む、請求項２２に記載の方法。
【請求項２４】
前記１つまたは複数のアクティブ半導体領域に対応する前記酸化物ハードマスク層および前記ポリシリコン層をエッチングするステップが、前記１つまたは複数のアクティブ半導体領域に対応する前記酸化物ハードマスク層および前記ポリシリコン層を前記半導体デバイスのチャネル長にほぼ等しい前記第２の幅までエッチングするステップを含む、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権主張
本出願は、その内容全体が参照により本明細書に組み込まれている、２０１５年１２月２９日に出願された「ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＥＶＩＣＥＳ  ＷＩＴＨ  ＷＩＤＥＲ  ＦＩＥＬＤ  ＧＡＴＥＳ  ＦＯＲ  ＲＥＤＵＣＥＤ  ＧＡＴＥ  ＲＥＳＩＳＴＡＮＣＥ」という名称の米国仮特許出願第６２／２７２，２４８号の優先権を主張する。
【０００２】
本出願はまた、その内容全体が参照により本明細書に組み込まれている、２０１６年６月２２日に出願された「ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＥＶＩＣＥＳ  ＷＩＴＨ  ＷＩＤＥＲ  ＦＩＥＬＤ  ＧＡＴＥＳ  ＦＯＲ  ＲＥＤＵＣＥＤ  ＧＡＴＥ  ＲＥＳＩＳＴＡＮＣＥ」という名称の米国特許出願第１５／１８９，３２５号に対する優先権も主張する。
【０００３】
本開示の技術は、一般に半導体デバイスに関し、特に半導体デバイス内で使用されるゲートの幅に関する。
【背景技術】
【０００４】
トランジスタは、近代の電子デバイスにおいて本質的な構成要素である。特に、多数のトランジスタが、多くの近代の電子デバイス内の各構成要素の設計において使用される。たとえば、中央処理装置（ＣＰＵ）およびメモリシステムなどの構成要素はそれぞれ、多数のトランジスタを使用する。このようにして、多くの電子デバイスは、ｐ型ＭＯＳ（ＰＭＯＳ）およびｎ型ＭＯＳ（ＮＭＯＳ）のトランジスタなどの金属酸化物半導体（ＭＯＳ）トランジスタを使用する。そのような構成要素におけるトランジスタの普及によって、対応する電子デバイスの性能は、特定のトランジスタ設計特性に部分的に依存する。
【０００５】
電子デバイスの性能に影響を及ぼす１つのトランジスタ設計特性は、トランジスタのチャネル長である。たとえば、ＭＯＳトランジスタでは、チャネルは、トランジスタのゲートとトランジスタのソースまたはドレインとの間の電圧差に応答して電流が流れる、トランジスタの一部分である。ＭＯＳトランジスタは、低減された面積消費を達成するために、ますます短いチャネル長を用いて設計され続けている。ＭＯＳトランジスタのそのような低減された面積消費は、より高い密度のＭＯＳトランジスタが特定の面積内で使用されることを可能にする。低減されたチャネル長はまた、低減された寄生キャパシタンスを達成することができる。低減された寄生キャパシタンスは、ＭＯＳトランジスタの抵抗−キャパシタ（ＲＣ）遅延を低減し、それにより、ＭＯＳトランジスタの信号遅延が低減される。加えて、低減されたチャネル長は、ＭＯＳトランジスタに対応する駆動電流（すなわち、駆動強度）を増大させることができる。なぜならば、低減されたチャネル長によって、ゲートとチャネル領域との間のキャパシタンスと関連付けられるトラップ電流が低減されるからである。増大された駆動電流は、ゲートからソースまでの電圧がＭＯＳトランジスタのしきいの電圧まで増加する速度を増大させることができるので、増大された駆動電流は、ＭＯＳトランジスタのスイッチング速度を増大させることができる。
【０００６】
しかしながら、ＭＯＳトランジスタのチャネル長が減少するにつれて、従来は、対応するゲートの幅は、チャネル長の低減によって達成される低減されたスケーリングに対応するために縮小される。ゲートは導電材料から形成されるので、低減されたゲート幅は、ゲートと関連付けられた抵抗（すなわち、ゲート抵抗）を増大させる。なぜならば、導電材料の抵抗は、導電材料の導電面積に反比例するからである。増大されたゲート抵抗は、対応するＭＯＳトランジスタのＲＣ遅延を増大させる。ＭＯＳトランジスタのＲＣ遅延の増加は、ＭＯＳトランジスタがよりゆっくりとスイッチングすることを生じ、それにより、ＭＯＳトランジスタの性能が引き下げられる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
この点について、ＲＣ遅延の増加を低減または回避しながら、低減された面積消費のための低減されたチャネル長、増大された駆動電流、および低減された寄生キャパシタンスを有するトランジスタを使用することが有利である。
【課題を解決するための手段】
【０００８】
本明細書で開示する態様は、低減されたゲート抵抗のためのより広いフィールドゲートを有する半導体デバイスを含む。一態様では、ゲートを使用する半導体デバイスが提供される。ゲートは、半導体デバイスのアクティブ半導体領域に対応するトランジスタを形成するために、半導体デバイスの上に配設された細長い導電線である。半導体デバイス内のアクティブ半導体領域の各々は、対応するチャネル領域を有する。対応するアクティブ半導体領域および対応するチャネル領域の上面の上に配設されたゲートの部分は、アクティブゲート領域（すなわち、アクティブゲート）と呼ばれる。このように配設されていないが、代わりにフィールド酸化物領域の上面の上に配設されたゲートの部分は、フィールドゲート領域（すなわち、フィールドゲート）と呼ばれる。ゲートは電圧を受けるように設計され、各アクティブゲートと対応する各トランジスタのソースとの間の電圧差は、電圧差が対応するしきいの電圧を超えたとき、電流が対応するチャネル領域内を流れることを生じる。加えて、各フィールドゲートは、他のアクティブゲートなど、ゲート内の他の要素に各アクティブゲートを電気的に結合するために使用される。したがって、各フィールドゲートの幅はチャネル長によって制限されず、それにより、各フィールドゲートが各アクティブゲートの幅より大きい幅を有することが可能になる。さらに、ゲートは部分的に導電材料から作製され、したがって、より大きい幅のフィールドゲートは、より狭いフィールドゲートを有するデバイスと比較して低減されたゲート抵抗を結果的にもたらす。低減されたゲート抵抗は、ゲートの抵抗−キャパシタ（ＲＣ）遅延を低減し、それにより、半導体デバイスが、より小さいチャネル長を使用することによって生じるＲＣ遅延の増加を軽減することが可能になる。
【０００９】
この点について、一態様では、半導体デバイスが提供される。半導体デバイスは、チャネル長を有する対応するチャネル領域を各々が備える１つまたは複数のアクティブ半導体領域を備える。半導体デバイスは、ゲートをさらに備える。ゲートは、対応するフィールド酸化物領域の上面の上に各々が配設される１つまたは複数のフィールドゲートを備え、各フィールドゲートは第１の幅を有する。ゲートは、対応するアクティブ半導体領域および対応するチャネル領域の上面の上に各々が配設される１つまたは複数のアクティブゲートをさらに備える。１つまたは複数のアクティブゲートのうちの少なくとも１つは、第１の幅より小さい第２の幅を有する。
【００１０】
別の態様では、半導体デバイスが提供される。半導体デバイスは、チャネル長を有する対応するチャネル領域を各々が備える１つまたは複数のアクティブ半導体領域を提供するための手段を含む。半導体デバイスは、１つまたは複数のフィールド酸化物領域を提供するための手段をさらに含む。半導体デバイスは、半導体デバイスに電圧を供給するための手段をさらに含む。電圧を供給するための手段は、電流を伝達するための手段を含む。電流を伝達するための手段は、対応するフィールド酸化物領域の上面の上に配設され、第１の幅を有する。電圧を供給するための手段は、対応するアクティブ半導体領域および対応するチャネル領域の上面の上に配設された電流を受けるための手段をさらに含む。電流を受けるための手段は、第１の幅より小さい第２の幅を有する。
【００１１】
別の態様では、半導体デバイスを製造する方法が提供される。方法は、基板の１つまたは複数のアクティブ半導体領域の上面および１つまたは複数のフィールド酸化物領域の上面の上に絶縁層を配設するステップを含む。方法は、絶縁層上にポリシリコン層を配設するステップをさらに含む。方法は、ポリシリコン層上に酸化物ハードマスク層を配設するステップをさらに含む。方法は、酸化物ハードマスク層およびポリシリコン層が第１の幅を有するように、酸化物ハードマスク層およびポリシリコン層をエッチングするステップをさらに含む。方法は、１つまたは複数のアクティブ半導体領域に対応する酸化物ハードマスク層およびポリシリコン層を、第１の幅より小さい第２の幅までエッチングするステップをさらに含む。方法は、ポリシリコン層の第１の側の上の第１のスペーサとポリシリコン層の第２の側の上の第２のスペーサとを形成するステップをさらに含む。方法は、ポリシリコン層を露出させるために酸化物ハードマスク層を除去するステップをさらに含む。方法は、ポリシリコン層を除去するステップをさらに含む。方法は、第１のスペーサと第２のスペーサとの間に誘電体層を配設するステップをさらに含む。方法は、誘電体層上に仕事関数層を配設するステップをさらに含む。方法は、１つまたは複数のフィールドゲートおよび１つまたは複数のアクティブゲートを備えるゲートを形成するために、仕事関数層上に導電層を配設するステップをさらに含む。
【図面の簡単な説明】
【００１２】
【図１】低減されたゲート抵抗を達成するために、第１の幅のフィールドゲートと第１の幅より小さい第２の幅のアクティブゲートとを有するゲートを使用する例示的な半導体デバイスの図である。
【図２】集積回路（ＩＣ）の抵抗を低減するために図１の半導体デバイスの多数の事例を使用する例示的なＩＣの図である。
【図３】図１の半導体デバイスの製造工程を示す流れ図である。
【図４Ａ】図３の製造工程における製造の各段階における図１の半導体デバイスを示す断面図である。
【図４Ｂ】図３の製造工程における製造の各段階における図１の半導体デバイスを示す断面図である。
【図４Ｃ】図３の製造工程における製造の各段階における図１の半導体デバイスを示す断面図である。
【図４Ｄ】図３の製造工程における製造の各段階における図１の半導体デバイスを示す断面図である。
【図４Ｅ】図３の製造工程における製造の各段階における図１の半導体デバイスを示す断面図である。
【図４Ｆ】図３の製造工程における製造の各段階における図１の半導体デバイスを示す断面図である。
【図４Ｇ】図３の製造工程における製造の各段階における図１の半導体デバイスを示す断面図である。
【図４Ｈ】図３の製造工程における製造の各段階における図１の半導体デバイスを示す断面図である。
【図４Ｉ】図３の製造工程における製造の各段階における図１の半導体デバイスを示す断面図である。
【図５】低減されたゲート抵抗を達成するために、図１における第１の幅のフィールドゲートと第１の幅より小さい第２の幅のアクティブゲートとを有するゲートを使用する半導体デバイスを使用する要素を含み得る、例示的なプロセッサベースシステムのブロック図である。
【発明を実施するための形態】
【００１３】
ここで図面を参照して、本開示のいくつかの例示的な態様について説明する。「例示的」という語は、本明細書において「例、事例、または例示としての働きをすること」を意味するために使用される。本明細書で「例示的」と記載されている任意の態様は、必ずしも他の態様よりも好ましいまたは有利であると解釈されるべきではない。
【００１４】
発明を実施するための形態で開示する態様は、低減されたゲート抵抗のためのより広いフィールドゲートを有する半導体デバイスを含む。一態様では、ゲートを使用する半導体デバイスが提供される。ゲートは、半導体デバイスのアクティブ半導体領域に対応するトランジスタを形成するために、半導体デバイスの上に配設された細長い導電線である。半導体デバイス内のアクティブ半導体領域の各々は、対応するチャネル領域を有する。対応するアクティブ半導体領域および対応するチャネル領域の上面の上に配設されたゲートの部分は、アクティブゲート領域（すなわち、アクティブゲート）と呼ばれる。このように配設されていないが、代わりにフィールド酸化物領域の上面の上に配設されたゲートの部分は、フィールドゲート領域（すなわち、フィールドゲート）と呼ばれる。ゲートは電圧を受けるように設計されており、各アクティブゲートと、対応する各トランジスタのソースとの間の電圧差は、電圧差が対応するしきいの電圧を超えたとき、電流が対応するチャネル領域内を流れることを生じる。加えて、各フィールドゲートは、他のアクティブゲートなど、ゲート内の他の要素に各アクティブゲートを電気的に結合するために使用される。したがって、各フィールドゲートの幅はチャネル長によって制限されず、それにより、各フィールドゲートが各アクティブゲートの幅より大きい幅を有することが可能になる。さらに、ゲートは部分的に導電材料から作製され、したがって、より大きい幅のフィールドゲートは、より狭いフィールドゲートを有するデバイスと比較して低減されたゲート抵抗を結果的にもたらす。低減されたゲート抵抗は、ゲートの抵抗−キャパシタ（ＲＣ）遅延を低減し、それにより、半導体デバイスが、より小さいチャネル長を使用することによって生じるＲＣ遅延の増加を軽減することが可能になる。
【００１５】
この点について、図１は、ゲート１０２を使用する例示的な半導体デバイス１００を示す。ゲート１０２は、半導体デバイス１００のアクティブ半導体領域１０４（１）、１０４（２）に対応するトランジスタを形成するために、半導体デバイス１００内に配設された細長い導電線である。各アクティブ半導体領域１０４（１）、１０４（２）は、対応するチャネル長ＣＬを有する対応するチャネル領域１０６（１）、１０６（２）を有する。対応するアクティブ半導体領域１０４（１）、１０４（２）および対応するチャネル領域１０６（１）、１０６（２）の上面１０８（１）、１０８（２）の上に配設されたゲート１０２の部分は、アクティブゲート領域１１０（１）、１１０（２）（すなわち、アクティブゲート１１０（１）、１１０（２））と呼ばれる。このように配設されていないが、代わりに対応するフィールド酸化物領域１１４（１）〜１１４（３）の上面１１２（１）〜１１２（３）の上に配設されたゲート１０２の部分は、フィールドゲート領域１１６（１）〜１１６（３）（すなわち、フィールドゲート１１６（１）〜１１６（３））と呼ばれる。アクティブゲート１１０（１）、１１０（２）およびフィールドゲート１１６（１）〜１１６（３）はすべて、ゲート１０２が細長い導電線として形成されるように配設される。さらに、ゲート接点１１８はフィールドゲート１１６（３）上に配設され、たとえば、電圧源（図示せず）からゲート１０２に対する電圧を受けるように構成される。このようにして、ゲート１０２がゲート接点１１８を介して電圧を受けることに応答して、各アクティブゲート１１０（１）、１１０（２）と、対応する各トランジスタのソースとの間の電圧差は、電圧差が対応するしきいの電圧を超えたとき、電流が対応するチャネル領域１０６（１）、１０６（２）内を流れることを生じる。
【００１６】
引き続き図１を参照すると、各アクティブゲート１１０（１）、１１０（２）が、電流が対応するチャネル領域１０６（１）、１０６（２）内を流れることを生じるように構成されながら、各フィールドゲート１１６（１）〜１１６（３）は、アクティブゲート１１０（１）、１１０（２）をゲート１０２の他の要素に電気的に結合するように構成される。たとえば、フィールドゲート１１６（２）は、アクティブゲート１１０（１）をアクティブゲート１１０（２）に電気的に結合するように構成され、フィールドゲート１１６（３）は、アクティブゲート１１０（２）をゲート接点１１８に電気的に結合するように構成される。このようにして、各フィールドゲート１１６（１）〜１１６（３）は、アクティブ半導体領域１０４（１）、１０４（２）および対応するチャネル領域１０６（１）、１０６（２）の上ではなく、フィールド酸化物領域１１４（１）〜１１４（３）の上に配設される。各フィールドゲート１１６（１）〜１１６（３）は、電流がチャネル領域１０６（１）、１０６（２）内を流れることを生じることなく、そのような要素を電気的に結合するように構成され、対応するフィールド酸化物領域１１４（１）〜１１４（３）の上に配設されるので、各フィールドゲート１１６（１）〜１１６（３）は、チャネル長ＣＬによって制限されない第１の幅Ｗ１を有する。反対に、アクティブゲート１１０（１）、１１０（２）は、電流が上記で説明したように流れることを生じるように構成されるので、各アクティブゲート１１０（１）、１１０（２）はチャネル長ＣＬによって制限され、第１の幅Ｗ１より小さい第２の幅Ｗ２を有する。この態様では、第２の幅Ｗ２は、チャネル長ＣＬにほぼ等しい。非限定的な例として、２０ナノメートル（ｎｍ）のチャネル長ＣＬで設計されるトランジスタでは、第１の幅Ｗ１は２４ｎｍにほぼ等しく、一方で第２の幅Ｗ２は２０ｎｍにほぼ等しい。
【００１７】
引き続き図１を参照すると、ゲート１０２は、限定はしないが、タングステン、アルミニウム、またはコバルトなどの導電材料から形成された導電層を含む。導電材料の抵抗Ｒは、導電材料の導電面積Ａに反比例する（すなわち、Ｒ＝１／Ａ）。したがって、フィールドゲート１１６（１）〜１１６（３）の第１の幅Ｗ１が大きいほど、アクティブゲート１１０（１）、１１０（２）と比較してより小さい抵抗Ｒを、フィールドゲート１１６（１）〜１１６（３）が有する結果がもたらされる。フィールドゲート１１６（１）〜１１６（３）の抵抗Ｒが小さいほど、より狭いフィールドゲートを有するデバイスと比較して低減されたゲート抵抗ＧＲがもたらされる。低減されたゲート抵抗ＧＲは、ゲート１０２の抵抗−キャパシタ（ＲＣ）遅延を低減する。これにより、より小さいチャネル長を有するチャネル領域１０６（１）、１０６（２）に起因するアクティブゲート１１０（１）、１１０（２）のより狭い第２の幅Ｗ２によって生じるＲＣ遅延の増加を、半導体デバイス１００が軽減することが可能になる。したがって、半導体デバイス１００は、ゲート抵抗ＧＲの増加を低減または回避し、したがって、より小さいチャネル長ＣＬを使用することによって生じるＲＣ遅延の増加を軽減することができる。
【００１８】
加えて、このようにして第１の幅Ｗ１を有するフィールドゲート１１６（１）〜１１６（３）を使用することで、同様に、回路内のゲート１０２の多数の事例にわたって、フィールドゲート１１６（１）〜１１６（３）内の抵抗Ｒの変動が低減される。たとえば、ゲート１０２の多数の事例にわたるフィールドゲート１１６（１）〜１１６（３）は、第１および第２の幅Ｗ１、Ｗ２（たとえば、２４ｎｍ、２０ｎｍ）の変動を有する代わりに第１の幅Ｗ１（たとえば、２４ｎｍ）を有するように設計され、したがって、フィールドゲート１１６（１）〜１１６（３）に同様の抵抗Ｒを持たせることができる。このようにして抵抗Ｒの変動を低減することで、ゲート１０２を使用する回路のコーナー性能が改善され得る。より具体的には、回路のコーナー性能は、回路内のゲート１０２の多数の事例のうちで最小面積を有するゲート１０２の事例に対応する。なぜならば、ゲート１０２のその事例が、最高のゲート抵抗ＧＲを有するからである。ゲート１０２の面積が小さいほど、およびゲート抵抗ＧＲが高いほど、ゲート１０２は抵抗Ｒの変化に敏感になり、したがって、コーナー性能に対応するゲート１０２の事例は、特に、第１の幅Ｗ１を有するフィールドゲート１１６（１）〜１１６（３）に対応する低減されたゲート抵抗ＧＲから利益を得る。
【００１９】
引き続き図１を参照すると、ゲート接点１１８は、全体的ゲート抵抗ＧＲに同様に貢献する導電材料から形成される。したがって、ゲート接点１１８の面積を増大させることで、ゲート接点１１８に起因する抵抗Ｒが低減され、それにより、全体的ゲート抵抗ＧＲはさらに低減される。しかしながら、ゲート接点１１８は、対応する回路内の他のゲートとの電気的短絡の発生を回避する面積を用いて設計されるべきである。たとえば、ゲート接点１１８は、他の設計要件がそのような接触サイズを示唆するならば、第２の幅Ｗ２に等しい幅を用いて設計され得る。一方、ゲート接点１１８は、第１の幅Ｗ１が別のゲートとの電気的短絡を生じないならば、対応する抵抗Ｒを低減するために第１の幅Ｗ１に等しい幅を用いて設計され得る。このようにしてゲート接点１１８のサイズを増大させることで全体的ゲート抵抗ＧＲが低減され、したがって、より小さいチャネルＣＬによって生じるＲＣ遅延の増加がさらに軽減される。
【００２０】
図２は、半導体デバイス１００（１）〜１００（４）の多数の事例を使用する例示的な集積回路（ＩＣ）２００を示す。上記で説明したように、半導体デバイス１００（１）〜１００（４）の各事例は低減されたゲート抵抗ＧＲを提供し、低減されたゲート抵抗ＧＲは、各ゲート１０２（１）〜１０２（４）に対するより小さいチャネル長ＣＬによって生じるＲＣ遅延の対応する増加を軽減する。したがって、半導体デバイス１００（１）〜１００（４）は、ＲＣ遅延の多数の増加を軽減するために使用され得、それにより全ＩＣ  ２００の性能が向上する。
【００２１】
この点について、図３は、図１の半導体デバイス１００を製造するのに使用される例示的な工程３００を示す。さらに、図４Ａ〜図４Ｉは、工程３００の諸段階の間の図１における半導体デバイス１００の「Ａ」と標示されたアクティブゲート１１０（１）と「Ｂ」と標示されたフィールドゲート１１６（２）とを示す断面図を提供する。
【００２２】
引き続き図３を参照すると、工程３００は、基板４０２の対応するアクティブ半導体領域１０４（１）、１０４（２）の各々の上面１０８（１）、１０８（２）および対応するフィールド酸化物領域１１４（１）〜１１４（３）の各々の上面１１２（１）〜１１２（３）の上に絶縁層４００を配設するステップを含む（ブロック３０２および図４Ａ）。工程３００はまた、絶縁層４００上にポリシリコン層４０４を配設するステップを含む（ブロック３０４および図４Ａ）。工程３００はまた、酸化物ハードマスク層４０６をポリシリコン層４０４上に配設するステップを含む（ブロック３０６および図４Ａ）。さらに、工程３００は、酸化物ハードマスク層４０６およびポリシリコン層４０４が第１の幅Ｗ１を有するように、酸化物ハードマスク層４０６およびポリシリコン層４０４をエッチングするステップを含む（ブロック３０８および図４Ｂ）。工程３００はまた、フィールド酸化物領域１１４（１）〜１１４（３）に対応する酸化物ハードマスク層４０６および絶縁層４００の上にフォトレジスト層４０８を配設するステップを含むことができる（ブロック３１０および図４Ｃ）。工程３００は、アクティブ半導体領域１０４（１）、１０４（２）に対応する酸化物ハードマスク層４０６およびポリシリコン層４０４を第２の幅Ｗ２までエッチングするステップをさらに含む（ブロック３１２および図４Ｄ）。前に説明したように、第２の幅Ｗ２は第１の幅Ｗ１より小さく、第２の幅Ｗ２はチャネル長ＣＬにほぼ等しい。非限定的な例として、２０ｎｍのチャネル長ＣＬで設計されたトランジスタでは、第１の幅Ｗ１は２４ｎｍにほぼ等しく、一方で第２の幅Ｗ２は２０ｎｍにほぼ等しい。
【００２３】
引き続き図３および図４Ａ〜図４Ｉを参照すると、工程３００が、ブロック３１０におけるフォトレジスト層４０８を配設するステップを含む場合、工程３００はまた、フォトレジスト層４０８を除去するステップを含み得る（ブロック３１４および図４Ｅ）。加えて、工程３００は、第１のスペーサ４１０（１）をポリシリコン層４０４の第１の側４１２（１）の上に、および第２のスペーサ４１０（２）をポリシリコン層４０４の第２の側４１２（２）の上に形成するステップを含む（ブロック３１６および図４Ｆ）。工程３００は、第１のスペーサ４１０（１）の外側４１６（１）の上および第２のスペーサ４１０（２）の外側４１６（２）の上に層間誘電体酸化物（ＩＬＤ）４１４を配設するステップをさらに含むことができる（ブロック３１８および図４Ｆ）。工程３００はまた、ポリシリコン層４０４を露出させるために、酸化物ハードマスク層４０６を除去するステップを含む（ブロック３２０および図４Ｇ）。この態様では、酸化物ハードマスク層４０６を除去するステップは、化学機械研磨（ＣＭＰ）を使用して酸化物ハードマスク層４０６を平坦化するステップを含むことができる。工程３００はまた、ポリシリコン層４０４を除去するステップを含む（ブロック３２２および図４Ｈ）。工程３００はまた、第１のスペーサ４１０（１）と第２のスペーサ４１０（２）との間に誘電体層４１８を配設するステップを含む（ブロック３２４および図４Ｉ）。この態様では、誘電体層４１８は、ハフニウム酸化物（ＨｆＯｘ）など、高Ｋ誘電体材料から形成される。工程３００は、誘電体層４１８上に仕事関数層４２０を配設するステップをさらに含む（ブロック３２６および図４Ｉ）。仕事関数層４２０は、窒化チタン（ＴｉＮ）または窒化チタンアルミニウム（ＴｉＡＮ）などの材料を含むことができる。
【００２４】
引き続き図３を参照すると、工程３００はまた、アクティブゲート１１０（１）、１１０（２）およびフィールドゲート１１６（１）〜１１６（３）を備えるゲート１０２を形成するために、仕事関数層４２０上に導電層４２２を配設するステップを含む（ブロック３２８および図４Ｉ）。加えて、図示されていないが、工程３００は、フィールドゲート１１６（３）上にゲート接点１１８を配設するステップをさらに含むことができる。図４Ｉに示すように、フィールドゲート１１６（１）〜１１６（３）に対応する導電層４２２は、第１の導電幅ＣＷ１を有する。代替的に、アクティブゲート１１０（１）、１１０（２）に対応する導電層４２２は、第１の導電幅ＣＷ１より小さい第２の導電幅ＣＷ２を有する。このようにして導電層４２２を使用することで、上記で説明したように、フィールドゲート１１６（１）〜１１６（３）が、アクティブゲート１１０（１）、１１０（２）より大きい導電面積およびしたがって低減された抵抗Ｒを有することが生じる。したがって、図３の工程３００を使用して図１の半導体デバイス１００を製造することで、半導体デバイス１００は、低減されたゲート抵抗ＧＲを達成することが可能になり、それにより、より小さいチャネル長ＣＬによって生じる、ゲート１０２のＲＣ遅延の増加が軽減される。したがって、半導体デバイス１００は、より小さいチャネル長ＣＬを使用するときでさえも、ＲＣ遅延の増加を低減または回避し得る。加えて、いくつかの回路は、第１の幅Ｗ１または第２の幅Ｗ２のいずれかのゲート幅を有する半導体デバイスをすでに含んでいるので、工程３００は、回路設計においてまだ使用されていない追加のマスクを使用することなく、半導体デバイス１００を製造するために使用され得る。
【００２５】
本明細書で説明する要素は、特定の特性を達成するための手段と呼ばれることがある。この点について、アクティブ半導体領域１０４（１）、１０４（２）は、本明細書では、「チャネル長を有する対応するチャネル領域を各々が備える１つまたは複数のアクティブ半導体領域を提供するための手段」と呼ばれることがある。フィールド酸化物領域１１４（１）〜１１４（３）は、本明細書では、「１つまたは複数のフィールド酸化物領域を提供するための手段」と呼ばれることがある。ゲート１０２は、本明細書では、「半導体デバイスに電圧を供給するための手段」と呼ばれることがある。フィールドゲート１１６（１）〜１１６（３）は、本明細書では、「対応するフィールド酸化物領域の上面の上に配設され、第１の幅を有する、電流を伝達するための手段」と呼ばれることがある。アクティブゲート１１０（１）、１１０（２）は、本明細書では、「対応するアクティブ半導体領域および対応するチャネル領域の上面の上に配設され、第１の幅より小さい第２の幅を有する、電流を受けるための手段」と呼ばれることがある。
【００２６】
本明細書で開示する態様による、低減されたゲート抵抗のためのより広いフィールドゲートを有する半導体デバイスは、任意のプロセッサベースデバイス内に設けられ得るか、またはその中に組み込まれ得る。例としては、限定ではないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、スマートフォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤおよび自動車が含まれる。
【００２７】
加えて、本明細書で開示するように、低減されたゲート抵抗を達成するために、第１の幅のフィールドゲートと第１の幅より小さい第２の幅のアクティブゲートとを有するゲートを使用する半導体デバイスは、様々なタイプのトランジスタに対応することができる。非限定的な例として、半導体デバイスは、平面型電界効果トランジスタ（ＦＥＴ）またはＦｉｎＦＥＴに対応し得る。
【００２８】
この点について、図５は、図１に示す半導体デバイス１００を含む構成要素を使用することができるプロセッサベースシステム５００の一例を示す。この例では、プロセッサベースシステム５００は、各々が１つまたは複数のプロセッサ５０４を含む、１つまたは複数の中央処理装置（ＣＰＵ）５０２を含む。ＣＰＵ５０２は、一時的に記憶されたデータに迅速にアクセスするために、プロセッサ５０４に結合されたキャッシュメモリ５０６を有する場合がある。ＣＰＵ５０２は、システムバス５０８に結合され、プロセッサベースシステム５００に含まれるマスタデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、ＣＰＵ５０２は、システムバス５０８を介してアドレス情報、制御情報、およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、ＣＰＵ５０２は、スレーブデバイスの一例として、メモリコントローラ５１０にバストランザクション要求を通信することができる。図５には示さないが、複数のシステムバス５０８を設けることができ、各システムバス５０８は異なるファブリックを構成する。
【００２９】
他のマスタデバイスおよびスレーブデバイスがシステムバス５０８に接続されてよい。図５に示すように、これらのデバイスは、例として、メモリシステム５１２、１つまたは複数の入力デバイス５１４、１つまたは複数の出力デバイス５１６、１つまたは複数のネットワークインターフェースデバイス５１８、および１つまたは複数のディスプレイコントローラ５２０を含むことができる。入力デバイス５１４は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む任意のタイプの入力デバイスを含むことができる。出力デバイス５１６は、限定はしないが、オーディオ、ビデオ、他の視覚的インジケータなどを含む任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス５１８は、ネットワーク５２２との間のデータの交換を可能にするように構成される任意のデバイスとすることができる。ネットワーク５２２は、限定はしないが、有線ネットワークもしくはワイヤレスネットワーク、プライベートネットワークもしくは公衆ネットワーク、ローカルエリアネットワーク（ＬＡＮ）、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、ＢＬＵＥＴＯＯＴＨ（登録商標）ネットワーク、またはインターネットを含む、任意のタイプのネットワークであり得る。ネットワークインターフェースデバイス５１８は、必要に応じて、任意のタイプの通信プロトコルをサポートするように構成されることが可能である。メモリシステム５１２は、１つまたは複数のメモリユニット５２４（１）〜５２４（Ｍ）を含むことができる。
【００３０】
ＣＰＵ５０２はまた、１つまたは複数のディスプレイ５２６に送られる情報を制御するために、システムバス５０８を介してディスプレイコントローラ５２０にアクセスするように構成され得る。ディスプレイコントローラ５２０は、１つまたは複数のビデオプロセッサ５２８を介して表示されるべき情報をディスプレイ５２６に送り、１つまたは複数のビデオプロセッサ５２８は、表示されるべき情報をディスプレイ５２６に適したフォーマットになるように処理する。ディスプレイ５２６は、限定はしないが、陰極線管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ、発光ダイオード（ＬＥＤ）ディスプレイなどを含む、任意のタイプのディスプレイを含むことができる。
【００３１】
本明細書で開示する態様に関して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムが、電子ハードウェア、メモリの中もしくは別のコンピュータ可読媒体の中に記憶されるとともにプロセッサもしくは他の処理デバイスによって実行される命令、または両方の組合せとして実装され得ることを、当業者はさらに諒解されよう。本明細書で説明するマスタデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路（ＩＣ）、またはＩＣチップにおいて用いられてもよい。本明細書で開示するメモリは、任意のタイプおよびサイズのメモリであってもよく、任意のタイプの所望の情報を記憶するように構成されてもよい。この互換性について明確に例示するために、種々の例示的な構成要素、ブロック、モジュール、回路、およびステップが、上記では概してそれらの機能に関して説明されてきた。そのような機能がどのように実装されるのかは、特定の適用例、設計選択、および／またはシステム全体に課される設計制約によって決まる。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装してもよいが、そのような実装決定が本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【００３２】
本明細書において開示される態様に関連して説明された種々の例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタロジック、個別ハードウェア構成要素、または本明細書において説明された機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行することができる。プロセッサは、マイクロプロセッサであってもよいが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態マシンであってもよい。プロセッサはまた、コンピューティングデバイスの組合せ、（たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成）としても実装され得る。
【００３３】
本明細書において開示される態様は、ハードウェアにおいて、かつハードウェアに記憶される命令において具現される場合があり、それらの命令は、たとえば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野において知られている任意の他の形のコンピュータ可読媒体内に存在する場合がある。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替形態において、記憶媒体は、プロセッサと一体化してもよい。プロセッサおよび記憶媒体は、ＡＳＩＣの中に存在する場合がある。ＡＳＩＣは、リモート局の中に存在する場合がある。代替として、プロセッサおよび記憶媒体は、リモート局、基地局、またはサーバの中に個別構成要素として存在する場合がある。
【００３４】
本明細書の例示的な態様のいずれかにおいて説明される動作ステップが、例および検討を提供するために説明されることにも留意されたい。説明される動作は、図示されたシーケンス以外の数多くの異なるシーケンスにおいて実行される場合がある。さらに、単一の動作ステップにおいて説明される動作は、実際にはいくつかの異なるステップにおいて実行される場合がある。さらに、例示的な態様において論じられた１つまたは複数の動作ステップは組み合わせられる場合がある。当業者には容易に明らかになるように、流れ図に示される動作ステップが数多くの異なる変更を受ける場合があることを理解されたい。情報および信号が様々な異なる技術および技法のいずれかを使用して表される場合があることも当業者は理解されよう。たとえば、上記の説明全体にわたって参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表される場合がある。
【００３５】
本開示のこれまでの説明は、任意の当業者が本開示を実施できるようにするか、または使用できるようにするために提供される。本開示に対する種々の変更が、当業者に容易に明らかになり、本明細書において規定される一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用される場合がある。したがって、本開示は、本明細書において説明される例および設計に限定されるものでなく、本明細書において開示される原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
【符号の説明】
【００３６】
１００  半導体デバイス
１００（１）  半導体デバイス
１００（２）  半導体デバイス
１００（３）  半導体デバイス
１００（４）  半導体デバイス
１０２  ゲート
１０２（１）  ゲート
１０２（２）  ゲート
１０２（３）  ゲート
１０２（４）  ゲート
１０４（１）  アクティブ半導体領域
１０４（２）  アクティブ半導体領域
１０６（１）  チャネル領域
１０６（２）  チャネル領域
１０８（１）  上面
１０８（２）  上面
１１０（１）  アクティブゲート
１１０（２）  アクティブゲート
１１２（１）  上面
１１２（２）  上面
１１２（３）  上面
１１４（１）  フィールド酸化物領域
１１４（２）  フィールド酸化物領域
１１４（３）  フィールド酸化物領域
１１６（１）  フィールドゲート領域
１１６（２）  フィールドゲート領域
１１６（３）  フィールドゲート領域
１１８  ゲート接点
２００  集積回路（ＩＣ）
４００  絶縁層
４０２  基板
４０４  ポリシリコン層
４０６  酸化物ハードマスク層
４０８  フォトレジスト層
４１０（１）  第１のスペーサ
４１０（２）  第２のスペーサ
４１２（１）  ポリシリコン層の第１の側
４１２（２）  ポリシリコン層の第２の側
４１４  層間誘電体酸化物（ＩＬＤ）
４１６（１）  第１のスペーサの外側
４１６（２）  第２のスペーサの外側
４１８  誘電体層
４２０  仕事関数層
４２２  導電層
５００  プロセッサベースシステム
５０２  中央処理装置（ＣＰＵ）
５０４  プロセッサ
５０６  キャッシュメモリ
５０８  システムバス
５１０  メモリコントローラ
５１２  メモリシステム
５１４  入力デバイス
５１６  出力デバイス
５１８  ネットワークインターフェースデバイス
５２０  ディスプレイコントローラ
５２２  ネットワーク
５２４（１）  メモリユニット
５２４（Ｍ）  メモリユニット
５２６  ディスプレイ
５２８  ビデオプロセッサ
【図１】
2019500750.tif 000003
【図２】
2019500750.tif 000004
【図３】
2019500750.tif 000005
【図４Ａ】
2019500750.tif 000006
【図４Ｂ】
2019500750.tif 000007
【図４Ｃ】
2019500750.tif 000008
【図４Ｄ】
2019500750.tif 000009
【図４Ｅ】
2019500750.tif 000010
【図４Ｆ】
2019500750.tif 000011
【図４Ｇ】
2019500750.tif 000012
【図４Ｈ】
2019500750.tif 000013
【図４Ｉ】
2019500750.tif 000014
【図５】
2019500750.tif 000015
【手続補正書】
【提出日】平成30年7月2日(2018.7.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
チャネル長を有する対応するチャネル領域を各々が備える１つまたは複数のアクティブ半導体領域と、
ゲートであって、
対応するフィールド酸化物領域の上面の上に各々が配設された１つまたは複数のフィールドゲートであって、各フィールドゲートが第１の幅を有する、１つまたは複数のフィールドゲート、ならびに
対応するアクティブ半導体領域および前記対応するチャネル領域の上面の上に各々が配設された１つまたは複数のアクティブゲートであって、前記１つまたは複数のアクティブゲートのうちの少なくとも１つが前記第１の幅より小さい第２の幅を有する、１つまたは複数のアクティブゲートを備える、ゲートと、
対応するフィールドゲート上に配設され、前記第１の幅にほぼ等しい幅を有する、ゲート接点とを備える、半導体デバイス。
【請求項２】
前記１つまたは複数のアクティブゲートの前記第２の幅が、前記チャネル長にほぼ等しい、請求項１に記載の半導体デバイス。
【請求項３】
各フィールドゲートが、対応するアクティブゲートを別のアクティブゲートおよび前記ゲート接点のうちの１つに電気的に結合する、請求項１に記載の半導体デバイス。
【請求項４】
前記１つまたは複数のフィールドゲートおよび前記１つまたは複数のアクティブゲートが、前記ゲートが細長い導電線として形成されるように配設される、請求項１に記載の半導体デバイス。
【請求項５】
前記１つまたは複数のフィールドゲートの各フィールドゲートが、
誘電体層と、
前記誘電体層上に配設された仕事関数層と、
前記仕事関数層上に配設され、第１の導電幅を有する、導電層とを備え、
前記１つまたは複数のアクティブゲートの各アクティブゲートが、
前記誘電体層と、
前記誘電体層上に配設された前記仕事関数層と、
前記第１の導電幅より小さい第２の導電幅を有する前記導電層とを備える、請求項１に記載の半導体デバイス。
【請求項６】
前記導電層が、タングステン、アルミニウムおよびコバルトからなるグループから選択された材料を備える、請求項５に記載の半導体デバイス。
【請求項７】
前記第１の幅が２４ナノメートル（２４ｎｍ）にほぼ等しく、
前記第２の幅が２０ナノメートル（２０ｎｍ）にほぼ等しい、請求項１に記載の半導体デバイス。
【請求項８】
集積回路（ＩＣ）内に統合される、請求項１に記載の半導体デバイス。
【請求項９】
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、スマートフォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、および自動車からなるグループから選択されたデバイスの中に統合される、請求項１に記載の半導体デバイス。
【請求項１０】
チャネル長を有する対応するチャネル領域を各々が備える１つまたは複数のアクティブ半導体領域を提供するための手段と、
１つまたは複数のフィールド酸化物領域を提供するための手段と、
半導体デバイスに電圧を供給するための手段であって、
対応するフィールド酸化物領域の上面の上に配設され、第１の幅を有する、電流を伝達するための手段、ならびに
対応するアクティブ半導体領域および前記対応するチャネル領域の上面の上に配設され、前記第１の幅より小さい第２の幅を有する、電流を受けるための手段を含む、電圧を供給するための手段と、
電圧を供給するための前記手段を電圧源に結合するための手段であって、電流を伝達するための前記手段上に配設され、前記第１の幅にほぼ等しい幅を有する、結合するための手段とを含む、半導体デバイス。
【請求項１１】
前記第２の幅が、前記チャネル長にほぼ等しい、請求項１０に記載の半導体デバイス。
【請求項１２】
前記第１の幅が２４ナノメートル（２４ｎｍ）にほぼ等しく、
前記第２の幅が２０ナノメートル（２０ｎｍ）にほぼ等しい、請求項１０に記載の半導体デバイス。
【請求項１３】
半導体デバイスを製造する方法であって、
基板の１つまたは複数のアクティブ半導体領域の上面および１つまたは複数のフィールド酸化物領域の上面の上に絶縁層を配設するステップと、
前記絶縁層上にポリシリコン層を配設するステップと、
前記ポリシリコン層上に酸化物ハードマスク層を配設するステップと、
前記酸化物ハードマスク層および前記ポリシリコン層が第１の幅を有するように、前記酸化物ハードマスク層および前記ポリシリコン層をエッチングするステップと、
前記１つまたは複数のアクティブ半導体領域に対応する前記酸化物ハードマスク層および前記ポリシリコン層を、前記第１の幅より小さい第２の幅までエッチングするステップと、
前記ポリシリコン層の第１の側の上の第１のスペーサと前記ポリシリコン層の第２の側の上の第２のスペーサとを形成するステップと、
前記ポリシリコン層を露出させるために、前記酸化物ハードマスク層を除去するステップと、
前記ポリシリコン層を除去するステップと、
前記第１のスペーサと前記第２のスペーサとの間に誘電体層を配設するステップと、
前記誘電体層上に仕事関数層を配設するステップと、
１つまたは複数のフィールドゲートおよび１つまたは複数のアクティブゲートを備えるゲートを形成するために、前記仕事関数層上に導電層を配設するステップと、
対応するフィールドゲート上に、前記第１の幅にほぼ等しい幅を有するゲート接点を配設するステップとを含む、方法。
【請求項１４】
前記１つまたは複数のフィールド酸化物領域に対応する前記酸化物ハードマスク層および前記絶縁層の上にフォトレジスト層を配設するステップと、
前記フォトレジスト層を除去するステップとをさらに含む、請求項１３に記載の方法。
【請求項１５】
前記第１のスペーサの外側の上および前記第２のスペーサの外側の上に層間誘電体酸化物（ＩＬＤ）を配設するステップをさらに含む、請求項１３に記載の方法。
【請求項１６】
前記酸化物ハードマスク層を除去するステップが、前記ポリシリコン層を露出させるために前記酸化物ハードマスク層を平坦化するステップを含む、請求項１３に記載の方法。
【請求項１７】
前記酸化物ハードマスク層および前記ポリシリコン層を前記第１の幅までエッチングするステップが、前記酸化物ハードマスク層および前記ポリシリコン層が２４ナノメートル（２４ｎｍ）にほぼ等しい前記第１の幅を有するように、前記酸化物ハードマスク層および前記ポリシリコン層をエッチングするステップを含む、請求項１３に記載の方法。
【請求項１８】
前記１つまたは複数のアクティブ半導体領域に対応する前記酸化物ハードマスク層および前記ポリシリコン層をエッチングするステップが、前記１つまたは複数のアクティブ半導体領域に対応する前記酸化物ハードマスク層および前記ポリシリコン層を２０ナノメートル（２０ｎｍ）にほぼ等しい前記第２の幅までエッチングするステップを含む、請求項１７に記載の方法。
【請求項１９】
前記１つまたは複数のアクティブ半導体領域に対応する前記酸化物ハードマスク層および前記ポリシリコン層をエッチングするステップが、前記１つまたは複数のアクティブ半導体領域に対応する前記酸化物ハードマスク層および前記ポリシリコン層を前記半導体デバイスのチャネル長にほぼ等しい前記第２の幅までエッチングするステップを含む、請求項１３に記載の方法。
【国際調査報告】
2019500750.tif 000016
2019500750.tif 000017
2019500750.tif 000018