(57)【要約】  電圧レベルシフタは、第１の電力領域で第１の入力信号（Ｄ＿Ｎ）を受けるように構成された第１の入力（２５２）、第２の電力領域でイネーブル信号（ＥＮＢ）を受けるように構成された第２の入力（２５５）、第３の入力（２５７）、および出力（Ｚ）を有する第１のＮＯＲゲート（２５０）を含む。電圧レベルシフタはまた、第１の電力領域で第２の入力信号（Ｄ）を受けるように構成された第１の入力（２２２）、第２の電力領域でイネーブル信号を受けるように構成された第２の入力（２２５）、第１のＮＯＲゲートの出力に結合された第３の入力（２２７）、および第１のＮＯＲゲートの第３の入力に結合された出力（Ｚ＿Ｎ）、を有する第２のＮＯＲゲート（２２０）を含む。第１および第２のＮＯＲゲートは、第２の電力領域の供給電圧によって電力供給される。【選択図】図２
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【特許請求の範囲】
【請求項１】
電圧レベルシフタであって、
第１の電力領域で第１の入力信号を受けるように構成された第１の入力、第２の電力領域でイネーブル信号を受けるように構成された第２の入力、第３の入力、および出力を有する第１のＮＯＲゲートと、
前記第１の電力領域で第２の入力信号を受けるように構成された第１の入力、前記第２の電力領域で前記イネーブル信号を受けるように構成された第２の入力、前記第１のＮＯＲゲートの前記出力に結合された第３の入力、および前記第１のＮＯＲゲートの前記第３の入力に結合された出力を有する第２のＮＯＲゲートと、
を備え、
前記第１および第２のＮＯＲゲートは、前記第２の電力領域の供給電圧によって電力供給される、
電圧レベルシフタ。
【請求項２】
前記第１および第２の入力信号の各々は、第１の電圧範囲におおよそ等しい電圧範囲を有し、前記イネーブル信号は、第２の電圧範囲におおよそ等しい電圧範囲を有し、前記第２の電圧範囲は、前記第１の電圧範囲よりも少なくとも２０パーセント分大きい、請求項１に記載の電圧レベルシフタ。
【請求項３】
前記第１および第２のＮＯＲゲートの各々の前記出力は、前記第２の電圧範囲におおよそ等しい電圧範囲を有する、請求項２に記載の電圧レベルシフタ。
【請求項４】
前記第１および第２の入力信号は相補的である、請求項１に記載の電圧レベルシフタ。
【請求項５】
前記第１のＮＯＲゲートは、
前記第２の電力領域の前記供給電圧と前記第１のＮＯＲゲートの前記出力との間で直列に結合された第１、第２、および第３のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
前記第１のＮＯＲゲートの前記出力と接地との間で並列に結合された第１、第２、および第３のｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタと、
を備え、
前記第１のＮＯＲゲートの前記第１、第２、および第３の入力の各々は、前記第１、第２、および第３のＰＭＯＳトランジスタのそれぞれ１つのゲートに結合されており、前記第１のＮＯＲゲートの前記第１、第２、および第３の入力の各々は、前記第１、第２、および第３のＮＭＯＳトランジスタのそれぞれ１つのゲートに結合されている、
請求項１に記載の電圧レベルシフタ。
【請求項６】
前記第１のＮＯＲゲートの前記第１の入力は、前記第１の電力領域でバッファに結合されている、請求項１に記載の電圧レベルシフタ。
【請求項７】
前記第１および第２のＮＯＲゲートは、前記イネーブル信号が論理１であるときに前記第１および第２のＮＯＲゲートの前記出力で論理０を出力し、前記イネーブル信号が論理０であるときに前記第１の電力領域から前記第２の電力領域に前記第１および第２の入力信号をレベルシフトするように構成される、請求項１に記載の電圧レベルシフタ。
【請求項８】
電圧レベルシフタを使用して電圧レベルシフトを実行するための方法であって、前記電圧レベルシフタは、第１および第２のクロス結合されたＮＯＲゲートを備え、
前記第１のＮＯＲゲートに第１の電力領域で第１の入力信号を入力することと、
前記第２のＮＯＲゲートに前記第１の電力領域で第２の入力信号を入力することと、
前記電圧レベルシフタをイネーブルするために、前記第１および第２のＮＯＲゲートに第２の電力領域でイネーブル信号を入力することと、
を備える、方法。
【請求項９】
前記第１および第２の入力信号の各々は、第１の電圧範囲におおよそ等しい電圧範囲を有し、前記イネーブル信号は、第２の電圧範囲におおよそ等しい電圧範囲を有し、前記第２の電圧範囲は、前記第１の電圧範囲よりも少なくとも２０パーセント分大きい、請求項８に記載の方法。
【請求項１０】
前記第１および第２のＮＯＲゲートの各々の出力は、前記第２の電圧範囲におおよそ等しい電圧範囲を有する、請求項９に記載の方法。
【請求項１１】
前記第１および第２のＮＯＲゲートは、前記第２の電力領域の供給電圧によって電力供給される、請求項８に記載の方法。
【請求項１２】
前記電圧レベルシフタをイネーブルするために、前記第１および第２のＮＯＲゲートに前記第２の電力領域で前記イネーブル信号を入力することは、論理１から論理０に前記イネーブル信号を遷移させることを備える、請求項８に記載の方法。
【請求項１３】
前記第１および第２の入力信号の各々は、第１の電圧範囲におおよそ等しい電圧範囲を有し、前記イネーブル信号は、第２の電圧範囲におおよそ等しい電圧範囲を有し、前記第２の電圧範囲は、前記第１の電圧範囲よりも少なくとも２０パーセント分大きい、請求項１２に記載の方法。
【請求項１４】
第１の電力領域における第１のバッファと、
電圧レベルシフタであって、
前記第１の電力領域で前記第１のバッファから第１の入力信号を受けるように構成された第１の入力、第２の電力領域でイネーブル信号を受けるように構成された第２の入力、第３の入力、および出力を有する第１のＮＯＲゲートと、
前記第１の電力領域で第２の入力信号を受けるように構成された第１の入力、前記第２の電力領域で前記イネーブル信号を受けるように構成された第２の入力、前記第１のＮＯＲゲートの前記出力に結合された第３の入力、および前記第１のＮＯＲゲートの前記第３の入力に結合された出力、を有する第２のＮＯＲゲートと、
を備える前記電圧レベルシフタと、
を備え、
前記第１および第２のＮＯＲゲートは、前記第２の電力領域の供給電圧によって電力供給される、
インターフェース。
【請求項１５】
前記第２の電力領域における第２のバッファをさらに備え、前記第１および第２のＮＯＲゲートのうちの１つの前記出力は、前記第２のバッファに結合されている、請求項１４に記載のインターフェース。
【請求項１６】
前記第１および第２の入力信号の各々は、第１の電圧範囲におおよそ等しい電圧範囲を有し、前記イネーブル信号は、第２の電圧範囲におおよそ等しい電圧範囲を有し、前記第２の電圧範囲は、前記第１の電圧範囲よりも少なくとも２０パーセント分大きい、請求項１４に記載のインターフェース。
【請求項１７】
前記第１および第２のＮＯＲゲートの各々の前記出力は、前記第２の電圧範囲におおよそ等しい電圧範囲を有する、請求項１６に記載のインターフェース。
【請求項１８】
前記第１および第２の入力信号は相補的である、請求項１４に記載のインターフェース。
【請求項１９】
前記第１のＮＯＲゲートは、
前記第２の電力領域の前記供給電圧と前記第１のＮＯＲゲートの前記出力との間で直列に結合された第１、第２、および第３のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
前記第１のＮＯＲゲートの前記出力と接地との間で並列に結合された第１、第２、および第３のｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタと、
を備え、
前記第１のＮＯＲゲートの前記第１、第２、および第３の入力の各々は、前記第１、第２、および第３のＰＭＯＳトランジスタのそれぞれ１つのゲートに結合されており、前記第１のＮＯＲゲートの前記第１、第２、および第３の入力の各々は、前記第１、第２、および第３のＮＭＯＳトランジスタのそれぞれ１つのゲートに結合されている、
請求項１４に記載のインターフェース。
【請求項２０】
前記第１および第２のＮＯＲゲートは、前記イネーブル信号が論理１であるときに前記第１および第２のＮＯＲゲートの前記出力で論理０を出力し、前記イネーブル信号が論理０であるときに前記第１の電力領域から前記第２の電力領域に前記第１および第２の入力信号をレベルシフトするように構成される、請求項１４に記載のインターフェース。
【請求項２１】
アドレス信号を受け、前記アドレス信号が前記第１のバッファをアドレス指定する場合、前記イネーブル信号を論理０に設定し、前記アドレス信号が前記第１のバッファをアドレス指定しない場合、前記イネーブル信号を論理１に設定するように構成されたデコーダをさらに含む、請求項１４に記載のインターフェース。
【請求項２２】
前記第１および第２の入力信号の各々は、第１の電圧範囲におおよそ等しい電圧範囲を有し、前記イネーブル信号は、第２の電圧範囲におおよそ等しい電圧範囲を有し、前記第２の電圧範囲は、前記第１の電圧範囲よりも少なくとも２０パーセント分大きい、請求項２１に記載のインターフェース。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[0001]  本出願は、２０１６年６月３０日付で米国特許商標庁に出願された仮出願第６２／３５７，１６４号、および２０１６年１２月２日付で米国特許商標庁に出願された非仮出願第１５／３６７，７０６号に基づく優先権を主張し、それらの全体の内容は、参照により本明細書に組み込まれている。
【技術分野】
【０００２】
[0002]  本開示の態様は一般に、レベルシフタ（level shifter）に関し、より具体的には、電圧レベルシフタ（voltage level shifter）に関する。
【背景技術】
【０００３】
[0003]  チップは、異なる電力領域（power domains）（電圧領域（voltage domains）とも称される）を含み得、ここで各電力領域は異なる供給電圧（supply voltage）に対応し得る。たとえば、第１の電力領域（first power domain）は、第１の電力領域で回路の電力消費を低減するためにより低い供給電圧を有し得、第２の電力領域（second power domain）は、第２の電力領域で回路のパフォーマンスを高めるために、および／または第２の電力領域で入力／出力（Ｉ／Ｏ）デバイスに電力供給するためにより高い供給電圧を有し得る。１つまたは複数の電圧レベルシフタ（voltage level shifter）は、異なる電力領域の回路間の通信を容易にするために使用され得る。たとえば、レベルシフタは、信号の電圧レベル（voltage level）をシフトする（shift）ことによって、該信号がある電力領域から別の電力領域に移る（cross）ことを可能にし得る。
【発明の概要】
【０００４】
[0004]  下記は、１つまたは複数の実施形態の基本的な理解を提供するために、そのような実施形態の簡略化された概要を提示する。この概要は、企図される全ての実施形態の広範な概観ではなく、全ての実施形態の主要または重要な要素を特定するようにも、任意のまたは全ての実施形態の範囲を定める（delineate）ようにも意図されていない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして簡略化された形態で１つまたは複数の実施形態のいくつかの概念を提示することである。
【０００５】
[0005]  一態様は電圧レベルシフタに関する。電圧レベルシフタは、第１の電力領域で第１の入力信号（first input signal）を受けるように構成された第１の入力（first input）、第２の電力領域でイネーブル信号（enable signal）を受けるように構成された第２の入力（second input）、第３の入力（third input）、および出力（output）を有する第１のＮＯＲゲート（first NOR gate）を含む。電圧レベルシフタはまた、第１の電力領域で第２の入力信号（second input signal）を受けるように構成された第１の入力、第２の電力領域でイネーブル信号を受けるように構成された第２の入力、第１のＮＯＲゲートの出力に結合された第３の入力、および第１のＮＯＲゲートの第３の入力に結合された出力を有する第２のＮＯＲゲート（second NOR gate）を含む。第１および第２のＮＯＲゲートは、第２の電力領域の供給電圧によって電力供給される。
【０００６】
[0006]  第２の態様は、電圧レベルシフタを使用して電圧レベルシフト（voltage level shifting）を実行するための方法に関し、該電圧レベルシフタは、第１および第２のクロス結合された（cross-coupled）ＮＯＲゲートを含む。方法は、第１のＮＯＲゲートに第１の電力領域で第１の入力信号を入力することと、第２のＮＯＲゲートに第１の電力領域で第２の入力信号を入力することと、電圧レベルシフタをイネーブルする（enable）ために第１および第２のＮＯＲゲートに第２の電力領域でイネーブル信号を入力することと、を含む。
【０００７】
[0007]  第３の態様はインターフェース（interface）に関する。インターフェースは、第１の電力領域における第１のバッファ（buffer）、および電圧レベルシフタを含む。電圧レベルシフタは、第１の電力領域で第１のバッファから第１の入力信号を受けるように構成された第１の入力、第２の電力領域でイネーブル信号を受けるように構成された第２の入力、第３の入力、および出力を有する第１のＮＯＲゲートを含む。電圧レベルシフタはまた、第１の電力領域で第２の入力信号を受けるように構成された第１の入力、第２の電力領域でイネーブル信号を受けるように構成された第２の入力、第１のＮＯＲゲートの出力に結合された第３の入力、および第１のＮＯＲゲートの第３の入力に結合された出力を有する第２のＮＯＲゲートを含む。第１および第２のＮＯＲゲートは、第２の電力領域の供給電圧によって電力供給される。
【０００８】
[0008]  前述の目的および関連する目的の達成に向けて、１つまたは複数の実施形態が、以下で十分に説明される、および請求項において具体的に指し示される特徴を含む。下記説明および添付の図面は、１つまたは複数の実施形態のある特定の例示的な態様を詳細に示す。しかしながら、これらの態様は、様々な実施形態の原理が用いられ得る様々な方法のほんの一部しか示しておらず、説明される実施形態は、そのような態様およびそれらの等化物の全てを含むように意図されている。
【図面の簡単な説明】
【０００９】
【図１】[0009]  本開示のある特定の態様にしたがった、複数のレベルシフタを含むインターフェースの例を図示する。
【図２】[0010]  本開示のある特定の態様にしたがった、電圧レベルシフタを図示する。
【図３Ａ】[0011]  本開示のある特定の態様にしたがった、第１のＮＯＲゲートの実例的な実装を図示する。
【図３Ｂ】[0012]  本開示のある特定の態様にしたがった、第２のＮＯＲゲートの実例的な実装を図示する。
【図４】[0013]  本開示のある特定の態様にしたがった、レベルシフトマルチプレクサ（level-shifting multiplexer）の例を図示する。
【図５】[0014]  本開示のある特定の態様にしたがった、電圧レベルシフトを実行するための方法を例示するフローチャートである。
【図６】[0015]  本開示のある特定の態様にしたがった、レベルシフタのトレイ（tray）の例を図示する。
【図７】[0016]  本開示のある特定の態様にしたがった、シングルビットのレベルシフタおよびレベルシフタのトレイについてのｎウェル対ｎウェルの境界（boundary）の例を図示する。
【図８】[0017]  本開示のある特定の態様にしたがった、別の実例的な電圧レベルシフタを図示する。
【図９】[0018]  本開示のある特定の態様にしたがった、電圧レベルシフタがイネーブルされるときの、図８における電圧レベルシフタの回路レベル等価物（circuit level equivalent）を図示する。
【図１０】[0019]  本開示のある特定の態様にしたがった、レベルシフトマルチプレクサの別の例を図示する。
【図１１】[0020]  本開示のある特定の態様にしたがった、レベルシフトマルチプレクサのさらに別の例を図示する。
【図１２】[0021]  本開示のある特定の態様にしたがった、さらに別の実例的な電圧レベルシフタを図示する。
【図１３】[0022]  本開示のある特定の態様にしたがった、第１の電力領域から第２の電力領域に入力信号をレベルシフトする（level shift）ための方法を例示するフローチャートである。
【発明を実施するための形態】
【００１０】
[0023]  添付の図面に関係して下記で述べられる詳細な説明は、様々な構成の説明として意図されており、本明細書で説明される概念が実施されうる唯一の構成（the only configurations）を表すようには意図されていない。詳細な説明は、様々な概念の完全な理解を提供する目的で具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なく実施され得ることは、当業者には明らかだろう。いくつかの事例では、周知の構造およびコンポーネントが、そのような概念を曖昧にすることを避けるためにブロック図の形態で図示される。
【００１１】
[0024]  １つまたは複数の電圧レベルシフタは、異なる電力領域（電圧領域とも称される）の回路間の通信を容易にするために使用され得る。たとえば、レベルシフタは、信号の電圧レベルをシフトすることによって、該信号がある電力領域から別の電力領域に移ることを可能にし得る。この点について、図１は、第１の電力領域と第２の電力領域との間のインターフェースの例を図示する。第１の電力領域の供給電圧はｖｄｄｉｎであり、第２の電力領域の供給電圧はｖｄｄｏｕｔであり、ここでｖｄｄｏｕｔはｖｄｄｉｎよりも高い（たとえば、少なくとも２０パーセント分高い）。
【００１２】
[0025]  図１のこの例では、インターフェースは、第１の先入れ先出しバッファ（ＦＩＦＯ：first-in first-out buffer）１１０、複数のレベルシフタ１４０−１〜１４０−８、マルチプレクサ（multiplexer）１５０、デコーダ（decoder）１７０、および第２のＦＩＦＯ１６０を含む。第１のＦＩＦＯ１１０は、第１の電力領域（「ｖｄｄｉｎ」で表されている）に位置し、マルチプレクサ１５０、デコーダ１７０、および第２のＦＩＦＯ１６０は、第２の電力領域（「ｖｄｄｏｕｔ」で表されている）に位置する。レベルシフタ１４０−１〜１４０−８は、さらに下記で説明されるように、第１の電力領域から第２の電力領域に信号を電圧レベルシフトするように構成される。
【００１３】
[0026]  図１で図示されている例では、第１のＦＩＦＯ１１０は、８つのレジスタ（register）１１５−１〜１１５−８を含み、ここで各レジスタは、第１の電力領域で１ビットを記憶するように構成され得る。しかしながら、第１のＦＩＦＯ１１０がこの例に限定されず、各レジスタが１度に１ビットよりも多く記憶する能力を有し得ることは、認識されるべきであろう。動作中、第１のＦＩＦＯ１１０は、第１の電力領域で回路（たとえば、プロセッサ）から入力されたデータビット（「ｄｉｎ」で表されている）を受け得る。入力されたデータビットは、第１のクロック信号（「ｗｃｌｋ」で表されている）にしたがって、レジスタ１１５−１〜１１５−８中に書き込まれ得る。
【００１４】
[0027]  図１で図示されている例では、レベルシフタ１４０−１〜１４０−８の各々は、レジスタ１１５−１〜１１５−８のそれぞれ１つに結合されている。各レベルシフタは、第１の電力領域から第２の電力領域に、それぞれのレジスタ中のビットを電圧レベルシフトし、該ビットを第２の電力領域で出力するように構成される。
【００１５】
[0028]  マルチプレクサ１５０は、レベルシフタ１４０−１〜１４０−８の出力に結合された複数の入力を有し、読出アドレス信号（read address signal）（「ｒａｄｄｒ」で表されている）に基づいて、１つずつ、レベルシフタの出力を第２のＦＩＦＯ１６０に選択的に結合するように構成される。この点について、デコーダ１７０は、読出アドレス信号を受けるように構成され得、ここで該読出アドレス信号は、第１のＦＩＦＯ１１５−１〜１１５−８のレジスタのうちのどの１つが、所与の時間に読み出されることになるかを示す。デコーダ１７０はその後、レジスタからビットを読み出するためのそれぞれのレベルシフタを選択し、該読み出されたビットを第２のＦＩＦＯ１６０に出力するようにマルチプレクサ１５０に命令し得る。読み出されたビットは、上で説明されたように、それぞれのレベルシフタが第１の電力領域から第２の電力領域に該ビットをレベルシフトするので、第２の電力領域で第２のＦＩＦＯ１６０に書き込まれる。
【００１６】
[0029]  読出アドレス信号は、レジスタ１１５−１〜１１５−８中のデータビットが１つずつ読み出され、第２のＦＩＦＯ１６０に書き込まれるように、１つずつレジスタの各々をアドレス指定し得る。データビットは、第２のクロック信号（「ｒｃｌｋ」で表されている）にしたがって、レジスタ１１５−１〜１１５−８から読み出され得る。データビットは、上で説明されたように、第１のクロック信号（「ｗｃｌｋ」で表されている）にしたがって、レジスタ１１５−１〜１１５−８中に書き込まれ得る。したがって、データビットは、第１のクロック信号ｗｃｌｋにしたがって第１のＦＩＦＯ１１０中に書き込まれ、第２のクロック信号ｒｃｌｋにしたがって第１のＦＩＦＯ１１０から読み出され得る。第１のクロック信号と第２のクロック信号とは、互いに非同期であり得る（たとえば、異なる周波数を有し得る）。したがって、この例では、インターフェースは、異なるクロック領域間のインターフェース、ならびに異なる電力領域間のインターフェースを提供している。第２のＦＩＦＯ１６０中のデータビットはその後、更なる処理のために第２の電力領域で回路に出力され得る。
【００１７】
[0030]  図１は、より低い電力領域（すなわち、第１の電力領域）からより高い電力領域（すなわち、第２の電力領域）にデジタル信号を電圧レベルシフトするためにレベルシフタが使用される例を図示している。この例では、デジタル信号は、より低い電力領域ではおおよそｖｄｄｉｎの電圧範囲（voltage range）を、およびより高い電力領域ではおおよそｖｄｄｏｕｔの電圧範囲を有し得る。本明細書で使用される場合、信号の電圧範囲は、信号の最大電圧と最小電圧との間の差を指し得、信号の電圧振幅（voltage swing）とも称され得る。
【００１８】
[0031]  図１で図示されているインターフェースは、２つの異なる電力領域間で信号をレベルシフトするためにレベルシフタが使用され得る一例を例示している。しかしながら、本開示がこの例に限定されないことは認識されるべきであろう。一般に、複数の電力領域があるチップで、ある電力領域から別の電力領域に信号が該チップ上で移ることを可能にするように該信号を電圧レベルシフトするために、レベルシフタが使用され得る。また、インターフェースが（異なるコア間のデータ交換に通常使用される）ＦＩＦＯの例に限定されず、データビットをバッファする他のタイプのバッファを使用し得ることは認識されるべきであろう。さらに、（制御信号、クロック信号等のような）他の信号が、レベルシフタを使用して、ある電力領域から別の電力領域に（すなわち、電力領域を横断して）送られることができることは認識されるべきであろう。
【００１９】
[0032]  図２は、本開示の諸態様にしたがった、レベルシフタ２１０の例を図示する。レベルシフタ２１０は、より低い電力領域からより高い電力領域に信号を電圧レベルシフトするように構成され、図１で図示されたレベルシフタ１４０−１〜１４０−８の各々を実装するために使用され得る。より低い電力領域はｖｄｄｉｎの供給電圧を有し、より高い電力領域はｖｄｄｏｕｔの供給電圧を有し、ここでｖｄｄｏｕｔはｖｄｄｉｎよりも高い（たとえば、少なくとも２０パーセント分高い）。下記説明では、より低い電力領域はｖｄｄｉｎ領域と称され、より高い電力領域はｖｄｄｏｕｔ領域と称される。
【００２０】
[0033]  レベルシフタ２１０は、図２で図示されているように、ラッチベースのレベルシフタを形成するためにクロス結合されている第１のＮＯＲゲート２２０および第２のＮＯＲゲート２５０を含む。第１のＮＯＲゲート２２０は、ｖｄｄｉｎ領域で入力信号Ｄを受けるように構成された第１の入力２２２、ｖｄｄｏｕｔ領域でイネーブル信号ＥＮＢを受けるように構成された第２の入力２２５、および第２のＮＯＲゲート２５０の出力に結合された第３の入力２２７を有する。第２のＮＯＲゲート２５０は、ｖｄｄｉｎ領域で入力信号Ｄ＿Ｎを受けるように構成された第１の入力２５２、ｖｄｄｏｕｔ領域でイネーブル信号ＥＮＢを受けるように構成された第２の入力２５５、および第１のＮＯＲゲート２２０の出力に結合された第３の入力２５７を有する。入力信号Ｄ＿Ｎは、入力信号Ｄの補数（complement）（反転したもの（inverse））であり、ｖｄｄｉｎ領域でインバータ（inverter）を通って信号Ｄをパスすることによって生成され得る。第１および第２のＮＯＲゲート２２０および２５０の出力信号Ｚ＿ＮおよびＺは、それぞれ、ｖｄｄｏｕｔ領域にある。
【００２１】
[0034]  ある特定の態様では、さらに下記で説明されるように、第１および第２のＮＯＲゲート２２０および２５０は、トランジスタがｖｄｄｉｎ領域に位置していない状態で、ｖｄｄｏｕｔ領域の供給電圧によって電力供給される。上で説明されたように、入力信号ＤおよびＤ＿Ｎはｖｄｄｉｎ領域にある。したがって、入力信号ＤおよびＤ＿Ｎは各々、おおよそｖｄｄｉｎの電圧範囲を有し得、ここで１の論理値（logic value）はおおよそｖｄｄｉｎの電圧に対応し、０の論理値はおおよそ接地（ground）に対応する。イネーブル信号ＥＮＢはｖｄｄｏｕｔ領域にあり、したがって、おおよそｖｄｄｏｕｔの電圧範囲を有し得、ここで１の論理値はおおよそｖｄｄｏｕｔの電圧に対応し、０の論理値はおおよそ接地に対応する。出力信号ＺおよびＺ＿Ｎはｖｄｄｏｕｔ領域にあり、したがって、おおよそｖｄｄｏｕｔの電圧範囲を有し得、ここで１の論理値はおおよそｖｄｄｏｕｔの電圧に対応し、０の論理値はおおよそ接地に対応する。さらに下記で説明されるように、レベルシフタ２１０がイネーブルされるとき、出力信号ＺおよびＺ＿Ｎは、入力信号ＤおよびＤ＿Ｎのレベルシフトされたバージョンをそれぞれ提供する。
【００２２】
[0035]  動作中、イネーブル信号ＥＮＢの論理値は、レベルシフタ２１０がイネーブルされるかどうかを制御する。一態様では、イネーブル信号ＥＮＢが論理１（logic one）にある（すなわち、ＥＮＢ＝１）ときにレベルシフタ２１０がディセーブル（disable）され、該論理１は、イネーブル信号ＥＮＢがｖｄｄｏｕｔ領域にあるのでおおよそｖｄｄｏｕｔの電圧に対応する。このケースでは、出力ＺおよびＺ＿Ｎは両方、論理０（logic zero）にある。
【００２３】
[0036]  レベルシフタ２１０は、イネーブル信号ＥＮＢが論理０にある（すなわち、ＥＮＢ＝０）ときにイネーブルされる。このケースでは、出力信号Ｚは、入力信号Ｄと同じ論理値を有するが、ｖｄｄｏｕｔ領域にあり得る。たとえば、入力信号Ｄが、おおよそｖｄｄｉｎの電圧に対応するｖｄｄｉｎ領域における１の論理値を有する場合、出力信号Ｚは、おおよそｖｄｄｏｕｔの電圧に対応するｖｄｄｏｕｔ領域における１の論理値を有し得る。したがって、レベルシフタ２１０は、出力信号Ｚを生成するために、ｖｄｄｉｎ領域からｖｄｄｏｕｔ領域に入力信号Ｄの電圧をシフトする。出力信号Ｚ＿Ｎは、出力信号Ｚの補数（反転したもの）であり得、したがって、入力信号Ｄ＿Ｎと同じ論理値を有するが、ｖｄｄｏｕｔ領域にあり得る。
【００２４】
[0037]  図３Ａは、ある特定の態様にしたがった、第１のＮＯＲゲート２２０の実例的な実装を図示する。第１のＮＯＲゲート２２０は、供給電圧ｖｄｄｏｕｔと出力ノード３２５との間で直列に結合された（coupled in series）Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ（p-type metal-oxide-semiconductor (PMOS) transistors）３１０、３１５、および３２０のスタックを含む。第１のＮＯＲゲート２１０の入力２２２、２２５、および２２７の各々が、ＰＭＯＳトランジスタスタック中のＰＭＯＳトランジスタ３１０、３１５、および３２０のそれぞれ１つのゲート（gate）に結合されている。図３Ａで図示されている例では、ＰＭＯＳトランジスタ３１０のゲートは、入力信号Ｄを受けるために第１の入力２２２に結合されており、ＰＭＯＳトランジスタ３１５のゲートは、イネーブル信号ＥＮＢを受けるために第２の入力２２５に結合されており、ＰＭＯＳトランジスタ３２０のゲートは、第２のＮＯＲゲート２５０の出力信号Ｚを受けるために第３の入力２２７に結合されている。しかしながら、本開示がこの例に限定されないことは認識されるべきであろう。
【００２５】
[0038]  第１のＮＯＲゲート２２０はまた、出力ノード３２５と接地との間で並列に結合された（coupled in parallel）ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ（n-type metal-oxide-semiconductor (NMOS) transistors）３３０、３３５、および３４０を含む。第１のＮＯＲゲート２１０の入力２２２、２２５、および２２７の各々が、並列のＮＭＯＳトランジスタ３３０、３３５、および３４０のそれぞれ１つのゲートに結合されている。図３Ａで図示されている例では、ＮＭＯＳトランジスタ３３０のゲートは、第２のＮＯＲゲート２５０の出力信号Ｚを受けるために第３の入力２２７に結合されており、ＮＭＯＳトランジスタ３３５のゲートは、イネーブル信号ＥＮＢを受けるために第２の入力２２５に結合されており、ＮＭＯＳトランジスタ３４０のゲートは、入力信号Ｄを受けるために第１の入力２２２に結合されている。しかしながら、本開示がこの例に限定されないことは認識されるべきであろう。第１のＮＯＲゲート２２０の出力Ｚ＿Ｎは、図３Ａで図示されているように、出力ノード３２５で取得される（taken）。
【００２６】
[0039]  イネーブル信号ＥＮＢが論理１にある（すなわち、ＥＮＢ＝１）とき、第１のＮＯＲゲート２２０の出力Ｚ＿Ｎは０に放電（discharge）される。これは、イネーブル信号ＥＮＢがＰＭＯＳトランジスタ３１５をオフにし、ＮＭＯＳトランジスタ３３５をオンにするからであり、これが、ＮＭＯＳトランジスタ３３５が出力ノード３２５を接地にプルする（pull）ことを可能にする。
【００２７】
[0040]  上で説明されたように、レベルシフタ２１０は、イネーブルされた信号ＥＮＢが論理１にあるときにディセーブルされる。イネーブル信号ＥＮＢがｖｄｄｏｕｔ領域にあるので、イネーブル信号ＥＮＢの電圧は、イネーブル信号ＥＮＢが論理１にあるときにおおよそｖｄｄｏｕｔに等しい。結果として、イネーブル信号ＥＮＢは、ＰＭＯＳトランジスタ３１５を完全にオフ（fully turn off）にでき、したがって、レベルシフタ２１０がディセーブルされるとき、ＰＭＯＳトランジスタスタックを通じた漏れ電流（leakage current）を著しく低減させ、これにより電力を節約する。
【００２８】
[0041]  イネーブル信号ＥＮＢが論理０にある（すなわち、ＥＮＢ＝０）とき、ＰＭＯＳトランジスタ３１５はオンにされ、ＮＭＯＳトランジスタ３３５はオフにされる。第１のＮＯＲゲート２２０の出力Ｚ＿Ｎにおける論理値は、入力信号Ｄの論理値の反転したものであり得る。
【００２９】
[0042]  たとえば、入力されたデータ信号Ｄが論理１にあり、第２のＮＯＲゲート２５０の出力信号Ｚが論理１にある場合、１つまたは両方のＰＭＯＳトランジスタ３１０および３２０はオフにされ得、ＮＭＯＳトランジスタ３３０および３４０はオンにされ得る。これは、ＮＭＯＳトランジスタ３３０および３４０が出力Ｚ＿Ｎを０にプルダウンする（pull down）ことを可能にする。この例では、第２のＮＯＲゲート２５０の出力信号Ｚはｖｄｄｏｕｔ領域にある。結果として、出力信号ＺがＰＭＯＳトランジスタ３２０を完全にオフでき、したがって、（ｖｄｄｉｎ領域にある）入力信号ＤがＰＭＯＳトランジスタ３１０を完全にオフできない場合でさえＰＭＯＳトランジスタスタックを通じたＤＣ電流を著しく低減させる。
【００３０】
[0043]  入力されたデータ信号Ｄが論理０にあり、第２のＮＯＲゲート２５０の出力信号Ｚが論理０にある場合、ＰＭＯＳトランジスタ３１０および３２０はオンにされ得、ＮＭＯＳトランジスタ３３０および３４０はオフにされ得る。これは、ＰＭＯＳトランジスタ３１０、３１５、および３２０が、出力Ｚ＿Ｎを１にプルアップする（pull up）（すなわち、出力Ｚ＿Ｎにおける電圧をおおよそｖｄｄｏｕｔにプルアップする）ことを可能にする。
【００３１】
[0044]  第１のＮＯＲゲート２２０の出力Ｚ＿Ｎが論理値を切り替えるとき、第１のＮＯＲゲート２２０において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間で過渡的な争い（transient fight）があり得る。たとえば、第１のＮＯＲゲート２２０の出力Ｚ＿Ｎが１から０に切り替わるとき、ＰＭＯＳトランジスタ３１０および３２０がオフになるには時間がかかり得る。結果として、ＰＭＯＳトランジスタ３１０および３２０は、ＮＭＯＳトランジスタ３３０および３４０が最初にオンになって出力Ｚ＿Ｎを０（接地）にプルしようと試みるときも、依然としてオンにされ得る。したがって、ＰＭＯＳトランジスタ３１０および３２０は、ＮＭＯＳトランジスタ３３０および３４０による出力Ｚ＿Ｎを０にプルする試みに対して争い（抵抗し）、それによりレベルシフタを減速させる。ｖｄｄｏｕｔとｖｄｄｉｎとの間の差が増加すると、ＮＭＯＳトランジスタがＰＭＯＳトランジスタと争うことがより増加して困難になり得る。
【００３２】
[0045]  第１のＮＯＲゲート２２０におけるＰＭＯＳトランジスタ３１０、３１５、および３２０のスタック型配列（stacked arrangement）は、出力Ｚ＿Ｎでの切り替え中、ＮＭＯＳトランジスタ３３０および３４０がＰＭＯＳトランジスタ３１０、３１５、および３２０と争うのを助ける。これは、スタック型配列が、並列に配列されているＮＭＯＳトランジスタに対するＰＭＯＳトランジスタの強度（strength）を弱めるからである。これは、ＰＭＯＳトランジスタに対してＮＭＯＳトランジスタを強めるためにＮＭＯＳトランジスタのサイズを増大しなければならない必要性を低減し、それにより、レベルシフタ２１０の面積を低減させる。ＰＭＯＳトランジスタを弱めることはまた、信頼できるレベルシフト動作についてレベルシフタ２１０がサポートできる最大のｖｄｄｉｎ対ｖｄｄｏｕｔの差を増加させ得る。
【００３３】
[0046]  図３Ｂは、ある特定の態様にしたがった、第２のＮＯＲゲート２５０の実例的な実装を図示する。第２のＮＯＲゲート２５０は、上で説明された第１のＮＯＲゲート２２０と同様の構造を有する。第２のＮＯＲゲート２５０は、供給電圧ｖｄｄｏｕｔと出力ノード３６５との間で直列に結合されたＰＭＯＳトランジスタ３５０、３５５、および３６０のスタックを含む。第２のＮＯＲゲート２５０の入力２５２、２５５、および２５７の各々が、ＰＭＯＳトランジスタスタック中のＰＭＯＳトランジスタ３５０、３５５、および３５０のそれぞれ１つのゲートに結合されている。図３Ｂで図示されている例では、ＰＭＯＳトランジスタ３５０のゲートは、入力信号Ｄ＿Ｎを受けるために第１の入力２５２に結合されており、ＰＭＯＳトランジスタ３５５のゲートは、イネーブル信号ＥＮＢを受けるために第２の入力２５５に結合されており、ＰＭＯＳトランジスタ３６０のゲートは、第１のＮＯＲゲート２２０の出力信号Ｚ＿Ｎを受けるために第３の入力２５７に結合されている。しかしながら、本開示がこの例に限定されないことは認識されるべきであろう。
【００３４】
[0047]  第２のＮＯＲゲート２５０はまた、出力ノード３６５と接地との間で並列に結合されたＮＭＯＳトランジスタ３７０、３７５、および３８０を含む。第２のＮＯＲゲート２５０の入力２５２、２５５、および２５７の各々が、並列のＮＭＯＳトランジスタ３７０、３７５、および３８０のそれぞれ１つのゲートに結合されている。図３Ｂで図示されている例では、ＮＭＯＳトランジスタ３７０のゲートは、第１のＮＯＲゲート２２０の出力信号Ｚ＿Ｎを受けるために第３の入力２５７に結合されており、ＮＭＯＳトランジスタ３７５のゲートは、イネーブル信号ＥＮＢを受けるために第２の入力２５５に結合されており、ＮＭＯＳトランジスタ３６０のゲートは、入力信号Ｄ＿Ｎを受けるために第１の入力２５２に結合されている。しかしながら、本開示がこの例に限定されないことは認識されるべきであろう。第２のＮＯＲゲート２５０の出力Ｚは、図３Ｂで図示されているように、出力ノード３６５で取得される。
【００３５】
[0048]  イネーブル信号ＥＮＢが論理１にある（すなわち、ＥＮＢ＝１）とき、第１のＮＯＲゲート２５０の出力Ｚは０に放電される。これは、イネーブル信号ＥＮＢがＰＭＯＳトランジスタ３５５をオフにし、ＮＭＯＳトランジスタ３７５をオンにするからであり、これが、ＮＭＯＳトランジスタ３７５が出力を接地にプルすることを可能にする。イネーブル信号ＥＮＢがｖｄｄｏｕｔ領域にあるので、イネーブル信号ＥＮＢの電圧は、イネーブルＥＮＢが論理１にあるとき、おおよそｖｄｄｏｕｔに等しい。
【００３６】
[0049]  イネーブル信号ＥＮＢが論理０にある（すなわち、ＥＮＢ＝０）とき、ＰＭＯＳトランジスタ３５５はオンにされ、ＮＭＯＳトランジスタ３７５はオフにされる。第２のＮＯＲゲート２５０の出力Ｚにおける論理値は、入力信号Ｄ＿Ｎの論理値の反転したものであり得る。言い換えると、出力Ｚにおける論理値は、入力信号Ｄの論理値と同じであり得る。
【００３７】
[0050]  たとえば、入力されたデータ信号Ｄ＿Ｎが論理１にあり、第１のＮＯＲゲート２２０の出力信号Ｚ＿Ｎが論理１にある場合、１つまたは両方のＰＭＯＳトランジスタ３５０および３６０はオフにされ得、ＮＭＯＳトランジスタ３７０および３８０はオンにされ得る。これは、ＮＭＯＳトランジスタ３７０および３８０が出力Ｚを０にプルダウンすることを可能にする。この例では、第１のＮＯＲゲート２２０の出力信号Ｚ＿Ｎは、ｖｄｄｏｕｔ領域にある。
【００３８】
[0051]  入力されたデータ信号Ｄ＿Ｎが論理０にあり、第１のＮＯＲゲート２２０の出力信号Ｚ＿Ｎが論理０にある場合、ＰＭＯＳトランジスタ３５０および３６０はオンにされ得、ＮＭＯＳトランジスタ３７０および３８０はオフにされ得る。これは、ＰＭＯＳトランジスタ３５０、３５５、および３６０が、出力Ｚを１にプルアップする（すなわち、出力Ｚにおける電圧をおおよそｖｄｄｏｕｔにプルアップする）ことを可能にする。
【００３９】
[0052]  第２のＮＯＲゲート２５０の出力Ｚが論理値を切り替えるとき、第２のＮＯＲゲート２５０において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間で過渡的な争いがあり得る。第２のＮＯＲゲート２５０におけるＰＭＯＳトランジスタのスタック型配列は、第１のＮＯＲゲート２２０について上で与えられた理由と同様の理由で、出力Ｚでの切り替え中、ＮＭＯＳトランジスタがＰＭＯＳトランジスタと争うのを助ける。
【００４０】
[0053]  上で説明されたように、第１および第２のＮＯＲゲート２２０および２５０は、同様の構造を有する。これは、レベルシフタ２１０の出力で、立ち上がり時間と立ち下がり時間とを均衡させるのを助ける（すなわち、立ち上がり時間と立ち下がり時間とをおおよそ同じにするのを助ける）対称の構造をレベルシフタ２１０に提供する。これは、有利には、レベルシフタ２１０によって引き起こされるデューティサイクル(duty cycle)の歪みの量を低減させる。
【００４１】
[0054]  上で説明されたように、レベルシフタ２１０は、図１で図示されたレベルシフタ１４０−１〜１４０−８の各々を実装するように使用され得る。この点について、レベルシフタ２１０は、図１で図示されたレジスタ１１５−１〜１１５−８のうちの１つの出力に結合され得る。たとえば、ｖｄｄｉｎ領域でインバータを介して、第１のＮＯＲ２２０の第１の入力２２２は、それぞれのレジスタの出力に結合され得、第２のＮＯＲゲート２５０の第１の入力２５２は、それぞれのレジスタの出力に結合され得る。第２のＮＯＲゲート２５０の出力Ｚは、第２のＦＩＦＯ１６０に結合され得る。代わりとして、第１のＮＯＲゲート２２０の出力Ｚ＿Ｎは、ｖｄｄｏｕｔ領域でインバータを介して第２のＦＩＦＯ１６０に結合され得る。
【００４２】
[0055]  一例では、デコーダ１７０は、ｖｄｄｏｕｔ領域でイネーブル信号ＥＮＢを生成し得る。この例では、デコーダ１７０は、それぞれのレジスタが選択されないとき、イネーブル信号ＥＮＢを論理１（すなわち、ＥＮＢ＝１）にさせ得る。このケースでは、第１および第２のＮＯＲゲート２２０および２５０の出力は０に放電される。
【００４３】
[0056]  それぞれのレジスタが後で選択される（上で説明されたアドレス信号（address signal）によってアドレス指定される）とき、デコーダ１７０は、イネーブル信号ＥＮＢを、レベルシフタ２１０をイネーブルするために１から０に変化（遷移）（change(transition)）させる。データ信号ＤおよびＤ＿Ｎは、イネーブル信号ＥＮＢが１から０に変化する前に、第１および第２のＮＯＲゲート２２０および２５０の入力２２２および２５２に、それぞれ印加され得る。イネーブル信号ＥＮＢが１から０に変化するとき、レベルシフタ２１０の出力ＺおよびＺ＿Ｎのうちの１つは、入力されたデータ信号Ｄの論理値に応じて０から１に変化（遷移）し得る。出力ＺおよびＺ＿Ｎのうちのもう一方は論理０に留まる。たとえば、入力されたデータ信号Ｄが１の論理値を有する場合、出力Ｚが０から１に変化する一方で、出力Ｚ＿Ｎは０に留まる。入力されたデータ信号Ｄが０の論理値を有する（すなわち、入力されたデータ信号Ｄ＿Ｎが１の論理値を有する）場合、出力Ｚ＿Ｎが０から１に変化する一方で、出力Ｚは０に留まる。
【００４４】
[0057]  レベルシフタ２１０が、上記例に限定されず、また信号がより低い電力領域からより高い電力領域に移ることを可能にするために電圧レベルシフトを要求する他のアプリケーションで使用され得ることは、認識されるべきであろう。たとえば、入力信号ＤおよびＤ＿Ｎは、ｖｄｄｉｎ領域におけるＦＩＦＯに加えて、ｖｄｄｉｎ領域における別のタイプのバッファから読み出され得る。一般に、入力されたデータ信号ＤおよびＤ＿Ｎは、ｖｄｄｉｎ領域で回路（たとえば、ドライバ、プロセッサ、メモリ等）によって提供され得、ここで回路は供給電圧ｖｄｄｉｎによって電力供給される。
【００４５】
[0058]  ある特定の態様では、レベルシフタ２１０は、レベルシフトマルチプレクサを形成するために複製および使用され得る。この点について、図４は、第１のレベルシフタ２１０ａ、第２のレベルシフタ２１０ａ、およびコンバイナ（combiner）４１０を含むレベルシフトマルチプレクサ４０５の例を図示する。レベルシフタ２１０ａおよび２１０ｂの各々が、図２で図示されたレベルシフタ２１０を使用して実装され得る。図４では、第１のレベルシフタ２１０ａのコンポーネントは添え字（suffix）「ａ」で識別され、第２のレベルシフタ２１０ｂのコンポーネントは添え字「ｂ」で識別される。
【００４６】
[0059]  この例では、第１のレベルシフタ２１０ａは、第１の入力されたデータ信号Ｄａおよびその補数Ｄａ＿Ｎを受け、第２のレベルシフタ２１０ｂは、第２の入力されたデータ信号Ｄｂおよびその補数Ｄｂ＿Ｎを受ける。たとえば、第１および第２のレベルシフタ２１０ａおよび２１０ｂは、図１で図示された第１のＦＩＦＯ１１０の異なる出力に結合され得る。第１のレベルシフタ２１０ａはまた、第１のイネーブル信号ＥＮＢａを受け、第２のレベルシフタ２１０ｂはまた、第２のイネーブル信号ＥＮＢｂを受ける。コンバイナ４１０は、第１のレベルシフタ２１０ａの出力Ｚａに結合された第１の入力、第２のレベルシフタ２１０ｂの出力Ｚｂに結合された第２の入力、およびレベルシフトマルチプレクサ４０５の出力を提供する出力（「ＯＵＴ」で表されている）を有する。
【００４７】
[0060]  レベルシフトマルチプレクサ４０５は、第１および第２のイネーブル信号ＥＮＢａおよびＥＮＢａの論理値にしたがって、レベルシフタ２１０ａおよび２１０ｂのうちの１つの入力信号を選択するように構成される。レベルシフトマルチプレクサ４０５はまた、選択されたレベルシフタの入力信号を電圧レベルシフトし、選択されたレベルシフタのレベルシフトされた出力信号のうちの１つを出力するように構成される。
【００４８】
[0061]  たとえば、第１のレベルシフタ２１０ａが選択される場合、第１のイネーブル信号ＥＮＢａは０であり、第２のイネーブル信号ＥＮＢｂは１である。このケースでは、第１のレベルシフタ２１０ａはイネーブルされ、第２のレベルシフタ２１０ｂはディセーブルされる。第１のレベルシフタ２１０ａは、コンバイナ４１０にレベルシフトされた出力信号Ｚａを出力し、ここでレベルシフトされた出力信号Ｚａは、入力されたデータ信号Ｄａと同じ論理値を有するが、ｖｄｄｏｕｔ領域にある。このケースでは、コンバイナ４１０は、出力（「ＯＵＴ」で表されている）でレベルシフトされた出力信号Ｚａを出力する。
【００４９】
[0062]  第２のレベルシフタ２１０ｂが選択される場合、第２のイネーブル信号ＥＮＢｂは０であり、第１のイネーブル信号ＥＮＢａは１である。このケースでは、第２のレベルシフタ２１０ｂはイネーブルされ、第１のレベルシフタ２１０ａはディセーブルされる。第２のレベルシフタ２１０ｂは、コンバイナ４１０にレベルシフトされた出力信号Ｚｂを出力し、ここでレベルシフトされた出力信号Ｚｂは、入力データ信号Ｄｂと同じ論理値を有するが、ｖｄｄｏｕｔ領域にある。このケースでは、コンバイナ４１０は、出力（「ＯＵＴ」で表されている）でレベルシフトされた出力信号Ｚｂを出力する。
【００５０】
[0063]  図４で図示されている例では、コンバイナ４１０は、第１のレベルシフタ２１０ａの出力Ｚａに結合された第１の入力、第２のレベルシフタ２１０ｂの出力Ｚｂに結合された第２の入力、およびレベルシフトマルチプレクサ４０５の出力を提供する出力（「ＯＵＴ」で表されている）を有するＯＲゲート４１５で実装され得る。この例では、ＯＲゲート４１５は、レベルシフタ２１０ａおよび２１０ｂのうちの選択された１つのレベルシフトされた出力信号を出力する。これは、ＯＲゲート４１５に結合された選択されていないレベルシフタ（ディセーブルされたレベルシフタ）の出力が論理０にあるからである。結果として、ＯＲゲート４１５の出力における論理値は、選択されたレベルシフタのレベルシフトされた出力信号の論理値をトラッキングする。
【００５１】
[0064]  レベルシフトマルチプレクサ４０５が図４で図示されている例に限定されないことは認識されるべきであろう。たとえば、コンバイナ４１０が、レベルシフタのうちの選択（イネーブル）された１つのレベルシフトされた出力信号を出力する他の論理回路で実装され得ることは認識されるべきであろう。
【００５２】
[0065]  例示しやするために、２つのレベルシフタが図４の例では図示されているけれども、レベルシフトマルチプレクサ４０５が任意の数のレベルシフタも含み得ることは認識されるべきであろう。たとえば、レベルシフトマルチプレクサ４０５は、図１で図示されたレベルシフタ１４０−１〜１４０−８およびマルチプレクサ１５０を実装するように使用され得る。この例では、レベルシフトマルチプレクサ４０５は、図１で図示された第１のＦＩＦＯ１１０の出力ごとに１つのレベルシフタを含み得、ここで各レベルシフタの入力のうちの１つが第１のＦＩＦＯ１１０のそれぞれの出力に結合されており、各レベルシフタの出力がコンバイナ４１０に入力される。各レベルシフタのもう一方の入力は、インバータを介して第１のＦＩＦＯ１１０のそれぞれの出力に結合され得る。また、この例では、レベルシフトマルチプレクサ４０５の出力（「ＯＵＴ」で表されている）は、第２のＦＩＦＯ１６０に結合され得る。
【００５３】
[0066]  この例では、デコーダ１７０は、アドレス信号にしたがって、ｖｄｄｏｕｔ領域でレベルシフタのためのイネーブル信号を生成するように構成され得、ここで選択（アドレス指定）されたレジスタ１１５−１〜１１５−８に対応するレベルシフタのイネーブル信号は０であり、残りの（the other）レベルシフタのイネーブル信号は全て１である。言い換えると、デコーダ１７０は、それぞれのレベルシフタをイネーブルするために該それぞれのレベルシフタのイネーブル信号を０にし、残りのレベルシフタをディセーブルするために該残りのレベルシフタのイネーブル信号を全て１にすることによって、アドレス信号（「ｒａｄｄｒ」で表されている）にしたがって、レジスタ１１５−１〜１１５−８のうちの１つを選択する。
【００５４】
[0067]  図５は、ある特定の態様にしたがった、電圧レベルシフタ（たとえば、レベルシフタ２１０）を使用して電圧レベルシフトを実行するための方法５００を例示するフローチャートである。電圧レベルシフタは、第１および第２のクロス結合されたＮＯＲゲート（first and second cross-coupled NOR gates）（たとえば、第１および第２のＮＯＲゲート２２０および２５０）を含む。
【００５５】
[0068]  ステップ５１０で、第１の電力領域における第１の入力信号は、第１のＮＯＲゲートに入力される。たとえば、第１の入力信号は入力信号Ｄに対応し得、第１の電力領域はｖｄｄｉｎ領域に対応し得る。
【００５６】
[0069]  ステップ５２０で、第１の電力領域における第２の入力信号は、第２のＮＯＲゲートに入力される。たとえば、第２の入力信号は入力信号Ｄ＿Ｎに対応し得、第１の電力領域はｖｄｄｉｎ領域に対応し得る。第２の入力信号は、第１の入力信号の補数（complement）であり得る。
【００５７】
[0070]  ステップ５３０で、第２の電力領域におけるイネーブル信号は、電圧レベルシフタをイネーブルするために第１および第２のＮＯＲゲートに入力される。たとえば、イネーブル信号はイネーブル信号ＥＮＢに対応し得、第２の電力領域はｖｄｄｏｕｔ領域に対応し得る。第２の電力領域は第１の電力領域よりも高いことがある。また、イネーブル信号は、第１および第２の入力信号の電圧範囲（たとえば、ｖｄｄｉｎ）よりも大きい電圧範囲（たとえば、ｖｄｄｏｕｔ）を有し得る。さらに、第１および第２のＮＯＲゲートは、第１および第２のＮＯＲゲートの出力が第２の電力領域にあるように、第２の電力領域の供給電圧（たとえば、ｖｄｄｏｕｔ）によって電力供給され得る。
【００５８】
[0071]  ある特定の態様では、多数の信号がある電力領域から別の電力領域に移り得、ここで各信号は電圧レベルシフトを要求する。このケースでは、各信号に対してシングルビットのレベルシフタを使用する代わりに、信号のセットに対してレベルシフタのトレイを使用することが有益であり得る。たとえば、８ビットのレベルシフタのトレイが、１つのセル中で８つの信号をレベルシフトするために使用され得る。この点について、図６は、（０〜７で番号付けされた）８つのレベルシフタのトレイを含むセル６１０のブロック図を図示し、ここで各レベルシフタは、図２におけるレベルシフタを使用して実装され得る。
【００５９】
[0072]  レベルシフタのトレイを使用することは、共有の信号（たとえば、イネーブル、クランプ等）を共有するアビリティ（ability）、ならびに要求されるｎウェル対ｎウェル境界の数を低減させるアビリティのおかげで、シングルビットのレベルシフタと比較してビット当たりの面積を低減させる。この点について、図７は、シングルビットのレベルシフタ７１０およびレベルシフタのトレイ７２０についてのｎウェル境界の例を図示する。図７で図示されているように、レベルシフタのトレイは、同じ数のｎウェル分離を有し、これは、同じ電圧領域に属する異なるレベルシフタからのトランジスタの全てを、その領域に対応する単一のｎウェルで組み合わせることによって、面積の低減（reduction in area）を可能にする。本開示の実施形態は、従来のレベルシフタと比較してトレイレベルシフタの面積効率の高い実装（area efficient implementation）（たとえば、２５％分の面積低減）を可能にする。
【００６０】
[0073]  図８は、本開示のある特定の態様にしたがった、別の実例的なレベルシフタ８１０を図示する。レベルシフタ８１０は、より低い電力領域（より低い電圧領域）からより高い電力領域（より高い電圧領域）に入力信号Ｄの電圧をレベルシフトするように構成され、図１で図示されたレベルシフタ１４０−１〜１４０−８の各々を実装するために使用され得る。より低い電力領域はｖｄｄｉｎの供給電圧を有し、より高い電力領域はｖｄｄｏｕｔの供給電圧を有する。下記説明では、より低い電力領域はｖｄｄｉｎ領域と称され、より高い電力領域はｖｄｄｏｕｔ領域と称される。
【００６１】
[0074]  レベルシフタ８１０は、供給電圧ｖｄｄｏｕｔとノード８２０との間で直列に結合された第１のＰＭＯＳトランジスタ８３５および第２のＰＭＯＳトランジスタ８４０を含む。第１のＰＭＯＳトランジスタ８３５および第２のＰＭＯＳトランジスタ８４０が直列に結合されているので、両方がオンにされているとき、それらは供給電圧ｖｄｄｏｕｔの電源レールとノード８２０との間の導電路（conduction path）を形成する。第１のＰＭＯＳトランジスタ８３５と第２のＰＭＯＳトランジスタ８４０のうちの１つまたは両方がオフにされている場合、導電路はブロックされる。
【００６２】
[0075]  第１のＰＭＯＳトランジスタ１３５のゲートは、ｖｄｄｉｎ領域で回路（たとえば、ＦＩＦＯ１１０）から入力信号Ｄを受けるように構成される。入力信号Ｄは、おおよそｖｄｄｉｎの電圧範囲を有する。レベルシフタ８１０はさらに、ノード８２０に結合された入力、ならびにレベルシフタの出力（「Ｚ」で表されている）および第２のＰＭＯＳトランジスタ８４０のゲートに結合された出力を有するインバータ８５０を含む。インバータ８５０は、下記で説明されるように、レベルシフタ８１０の出力Ｚがおおよそｖｄｄｏｕｔの電圧範囲を有するようにｖｄｄｏｕｔ領域で電力供給される。
【００６３】
[0076]  レベルシフタ８１０はさらに、第１のＮＭＯＳトランジスタ８３０およびイネーブル回路８５２を含む。第１のＮＭＯＳトランジスタ８３０は、入力信号Ｄを受けるように構成されたゲート、ノード８２０に結合されたドレイン、およびイネーブル回路８５２に結合されたソースを有する。さらに下記で説明されるように、イネーブル回路８５２は、電圧レベルシフタ８１０がイネーブルされるときに第１のＮＭＯＳトランジスタ８３０のソースを接地に結合し、電圧レベルシフタ８１０がディセーブルされるときに第１のＮＭＯＳトランジスタ８３０のソースを接地から切り離すように構成される。
【００６４】
[0077]  図８で図示されている例では、イネーブル回路８５２は、第３のＰＭＯＳトランジスタ８５５および第２のＮＭＯＳトランジスタ８６０を含む。第３のＰＭＯＳトランジスタ８５５は、供給電圧ｖｄｄｏｕｔに結合されたソース、ｖｄｄｏｕｔ領域でイネーブル信号（「ＥＮ」で表されている）を受けるように構成されたゲート、およびノード８２０に結合されたドレインを有する。さらに下記で説明されるように、イネーブル信号ＥＮは、おおよそｖｄｄｏｕｔの電圧範囲を有する。第２のＮＭＯＳトランジスタ８６０は、第１のＮＭＯＳトランジスタ８３０と直列に結合されている。図８の例では、第１および第２のＮＭＯＳトランジスタ８３０および８６０は、ノード８２０と接地との間で直列に結合されている。第２のＮＭＯＳトランジスタ８６０のゲートは、ｖｄｄｏｕｔ領域でイネーブル信号ＥＮを受けるように構成される。第１のＮＭＯＳトランジスタ８３０および第２のＮＭＯＳトランジスタ８６０が直列に結合されているので、両方がオンにされているとき、それらはノード８２０と接地との間の導電路を形成する。第１のＮＭＯＳトランジスタ８３０と第２のＮＭＯＳトランジスタ８６０のうちの１つまたは両方がオフにされている場合、導電路はブロックされる。
【００６５】
[0078]  動作中、イネーブル信号ＥＮの論理状態は、レベルシフタ８１０がイネーブルされるかディセーブルされるかを制御する。より具体的には、イネーブル信号ＥＮが論理０である（すなわち、ＥＮ＝０）ときにレベルシフタ８１０はディセーブルされる。イネーブル信号ＥＮが論理１である（すなわち、ＥＮ＝１）ときにレベルシフタ８１０はイネーブルされ、該論理１は、イネーブル信号ＥＮがｖｄｄｏｕｔ領域にあるのでおおよそｖｄｄｏｕｔの電圧に対応する。
【００６６】
[0079]  イネーブル信号が０であるとき、第２のＮＭＯＳトランジスタ８６０がオフにされ、第３のＰＭＯＳトランジスタ８５５がオンにされる。結果として、第２のＮＭＯＳトランジスタ８６０は、第１のＮＭＯＳトランジスタ８３０のソースを接地から切り離し、第３のＰＭＯＳトランジスタ８５５は、ノード８２０を供給電圧ｖｄｄｏｕｔに結合し、これによりノード８２０を供給電圧ｖｄｄｏｕｔにプルアップする。したがって、ノード８２０は、ｖｄｄｏｕｔ領域で論理１に対応するｖｄｄｏｕｔにプリチャージ（precharge）される。（インバータ８５０の入力に結合されている）ノード８２０における論理１は、インバータ８５０にレベルシフタ８１０の出力Ｚで論理０を出力させる。このケースでは、入力信号Ｄの論理状態に関わらず（独立して）、レベルシフタ８１０がディセーブルされている間、出力Ｚは論理０に留まる。出力Ｚにおける論理０は、第２のＰＭＯＳトランジスタ８４０をオンにする。
【００６７】
[0080]  イネーブル信号ＥＮが１であるとき、第２のＮＭＯＳトランジスタ８６０はオンにされる。結果として、第２のＮＭＯＳトランジスタ８６０は、第１のＮＭＯＳトランジスタ８３０のソースを接地に結合する。加えて、第３のＰＭＯＳトランジスタ８５５はオフにされる。イネーブル信号ＥＮがｖｄｄｏｕｔ領域にあるので、イネーブル信号ＥＮは第３のＰＭＯＳトランジスタ８５５を完全にオフ（completely turn off）にできる（すなわち、第３のＰＭＯＳトランジスタ８５５が部分的にオンであるのではない）。図９は、イネーブル信号ＥＮが１であるときの、レベルシフタ８１０の回路レベル等価物を図示する。図９で図示されているように、レベルシフタ８１０がイネーブルされているとき、第１のＮＭＯＳトランジスタ８３０のドレインはノード８２０に結合されており、第１のＮＭＯＳトランジスタ８３０のソースは接地に結合されている。
【００６８】
[0081]  イネーブル信号ＥＮが０から１に変化するとき（すなわち、レベルシフタ８１０がまずイネーブルされるとき）、ノード８２０は、最初にｖｄｄｏｕｔ（論理１）にある。これは、上で説明されたように、ノード８２０が供給電圧ｖｄｄｏｕｔにプリチャージ（precharge）されるからである。
【００６９】
[0082]  入力信号Ｄが論理０である場合、第１のＮＭＯＳトランジスタ８３０はオフにされ、第１のＰＭＯＳトランジスタ８３５がオンにされる。結果として、ノード８２０における電圧は、ｖｄｄｏｕｔ領域で論理１に対応するおおよそｖｄｄｏｕｔのままである。ノード８２０における論理１は、インバータ８５０の出力を論理０のままにさせ、それにより、第２のＰＭＯＳトランジスタ８４０をオンにされたままにさせる。したがって、入力信号Ｄが論理０であるとき、ノード８２０は論理１に留まり、出力Ｚは論理０に留まる。
【００７０】
[0083]  入力Ｄが論理１である場合、第１のＮＭＯＳトランジスタ８３０はオンにされ、第１のＰＭＯＳトランジスタ８３５は部分的にオフにされる。第１のＰＭＯＳトランジスタ８３５が部分的にのみオフにされる（部分的にオンにされる）理由は、入力信号Ｄがｖｄｄｏｕｔ領域よりも低いｖｄｄｉｎ領域にあるからである。
【００７１】
[0084]  （オンにされている）第１のＮＭＯＳトランジスタ８３０はノード８２０を放電し、これにより、ノード８２０における電圧がｖｄｄｏｕｔから降下する。この時間中、上で説明されたように、第１のＰＭＯＳトランジスタ８３５が依然として部分的にオンにされているので、第１のＮＭＯＳトランジスタ８３０は、ノード８２０をプルダウンするために第１のＰＭＯＳトランジスタ８３５と争わなければならないことがある。最終的には、ノード８２０における電圧は、インバータ８５０の出力状態を０から１に（ひいては０から１にフリップ（flip）すべきレベルシフタ８１０の出力Ｚ）フリップするのに十分低くなる。これは、第２のＰＭＯＳトランジスタ８４０をオフにさせる。第２のＰＭＯＳトランジスタ８４０をオフにすることは、第１のＰＭＯＳトランジスタ８３５とノード８２０との間の導電路をブロックすることによって、第１のＰＭＯＳトランジスタ８３５と第１のＮＭＯＳトランジスタ８３０との間のフライト（flight）を著しく低減させる。これは、第１のＮＭＯＳトランジスタ８３０がノード８２０をおおよそ接地にプルすることをより容易にする。第２のＰＭＯＳトランジスタ８４０をオフにすることはまた、そうでなければ第１のＰＭＯＳトランジスタ８３５が入力信号Ｄによって部分的にのみオフされるのでレベルシフタ８１０を通じて流れてしまうだろう漏れ電流を低減する利益を有する。したがって、入力信号Ｄが論理１であるとき、レベルシフタ８１０の出力Ｚは、論理０から論理１に変化する。
【００７２】
[0085]  要約すると、電圧レベルシフタ８１０がディセーブルされる（すなわち、ＥＮ＝０）であるとき、ノード８２０はｖｄｄｏｕｔ（ｖｄｄｏｕｔ領域で論理１）にプリチャージされ、出力Ｚは論理０にある。電圧レベルシフタ８１０がイネーブルされる（たとえば、ＥＮ＝１）とき、電圧レベルシフタ８１０の出力Ｚは、入力信号Ｄの論理値に応じて、０に留まるかまたは１に遷移するかのどちらかである。より具体的には、出力Ｚは、入力信号Ｄが論理０にあるときに０に留まり、入力信号Ｄが論理１にあるときに０から１に遷移する。出力Ｚにおけるレベルシフトされた信号は、さらなる処理のために、ｖｄｄｏｕｔ領域で１つまたは複数の回路に出力され得る。
【００７３】
[0086]  電圧レベルシフタ８１０は、入力信号Ｄをレベルシフトするために、入力信号Ｄの補数（反転したもの）を必要としない。これは、ｖｄｄｉｎ領域における回路（たとえば、インバータ）が入力信号Ｄの補数を生成する必要性を取り除く。これはまた、ｖｄｄｉｎ領域で相補的な入力信号（complementary input signal）を受ける他のレベルシフト設計と比較して、電圧レベルシフタ８１０のトランジスタの数（ひいては、電圧レベルシフタ８１０の面積）を低減させる。
【００７４】
[0087]  上で説明されたように、レベルシフタ８１０は、図１で図示されたレベルシフタ１４０−１〜１４０−８の各々を実装するように使用され得る。この点について、レベルシフタ８１０は、図１で図示されたレジスタ１１５−１〜１１５−８のうちの１つの出力に結合され得る。たとえば、レベルシフタ８１０が図１で図示されたレベルシフタ１４０−１を実装する場合、レベルシフタ８１０はレジスタ１１５−１の出力に結合されており、レジスタ１１５−１から入力信号Ｄを受ける。レベルシフタ８１０の出力は、ｖｄｄｏｕｔ領域で第２のＦＩＦＯ１６０に結合され得る。
【００７５】
[0088]  この例では、デコーダ１７０は、読出アドレス信号に基づいて、ｖｄｄｏｕｔ領域でイネーブル信号ＥＮを生成し得る。たとえば、デコーダ１７０は、それぞれのレジスタがアドレス信号によってアドレス指定（選択）されないときにイネーブル信号ＥＮを論理０（すなわち、ＥＮＢ＝０）に設定し得る。このケースでは、電圧レベルシフタ８１０はディセーブルされる。結果として、ノード８２０は、ｖｄｄｏｕｔ（ｖｄｄｏｕｔ領域で論理１）にプリチャージされ、出力Ｚは論理０にある。
【００７６】
[0089]  それぞれのレジスタがアドレス信号によってアドレス指定（選択）されるとき、デコーダ１７０は、レベルシフタ８１０をイネーブルするために、イネーブル信号ＥＮを０から１に変化（遷移）させる。入力信号Ｄは、デコーダ１７０がイネーブル信号ＥＮを０から１に変化させる前に、レベルシフタ８１０の入力（すなわち、第１のＰＭＯＳトランジスタ８３５および第１のＮＭＯＳトランジスタ８３０のゲート）に印加され得る。これは、電圧レベルシフタ８１０がイネーブルされているときに入力信号Ｄが安定していることを保証するのを助ける。
【００７７】
[0090]  電圧レベルシフタ８１０がイネーブルされるとき、レベルシフタ８１０の出力Ｚは、入力信号Ｄの論理値に応じて、０に留まるかまたは論理０から論理１に変化するのかのどちらかである。たとえば、入力信号Ｄが０の論理値を有する場合、ノード８２０は、ｖｄｄｏｕｔ（ｖｄｄｏｕｔ領域で論理１）でプリチャージされたままに留まり、出力Ｚは論理０に留まる。入力信号Ｄが１の論理値を有する場合、ノード８２０は放電され、出力Ｚは論理０から論理１に遷移する。
【００７８】
[0091]  レベルシフタ８１０が、上記例に限定されず、信号がより低い電力領域からより高い電力領域に移ることを可能にするために電圧レベルシフトを要求する他のアプリケーションで使用され得ることは、認識されるべきであろう。たとえば、入力信号Ｄは、ｖｄｄｉｎ領域におけるＦＩＦＯに加えて、ｖｄｄｉｎ領域における別のタイプのバッファから読み出され得る。一般に、入力されたデータ信号Ｄは、ｖｄｄｉｎ領域で回路（たとえば、ドライバ、プロセッサ、メモリ等）によって提供され得、ここで回路は供給電圧ｖｄｄｉｎによって電力供給される。
【００７９】
[0092]  ある特定の態様では、レベルシフタ８１０は、レベルシフトマルチプレクサを形成するために、複製および使用され得る。この点について、図１０は、第１のレベルシフタ８１０ａ、第２のレベルシフタ８１０ａ、およびコンバイナ１０１０を含むレベルシフトマルチプレクサ１００５の例を図示する。レベルシフタ８１０ａおよび８１０ｂの各々が、図８で図示されたレベルシフタ８１０の複製である。図１０では、第１のレベルシフタ８１０ａのコンポーネントは添え字「ａ」で識別され、第２のレベルシフタ８１０ｂのコンポーネントは添え字「ｂ」で識別される。
【００８０】
[0093]  この例では、第１のレベルシフタ８１０ａは、ｖｄｄｉｎ領域で第１の入力信号Ｄａを受け、第２のレベルシフタ８１０ｂは、ｖｄｄｉｎ領域で第２の入力信号Ｄｂを受ける。たとえば、第１および第２のレベルシフタ８１０ａおよび８１０ｂは、図１で図示された第１のＦＩＦＯ１１０の異なる出力に結合され得る。第１のレベルシフタ８１０ａはまた、ｖｄｄｏｕｔ領域で第１のイネーブル信号ＥＮａを受け、第２のレベルシフタ８１０ｂはまた、ｖｄｄｏｕｔ領域で第２のイネーブル信号ＥＮｂを受ける。コンバイナ４１０は、第１のレベルシフタ８１０ａの出力Ｚａに結合された第１の入力、第２のレベルシフタ８１０ｂの出力Ｚｂに結合された第２の入力、およびレベルシフトマルチプレクサ１００５の出力を提供する出力（「ＯＵＴ」で表されている）を有する。出力ＯＵＴは、図１で図示された第２のＦＩＦＯ１６０に結合され得る。
【００８１】
[0094]  レベルシフトマルチプレクサ１００５は、第１および第２のイネーブル信号ＥＮａおよびＥＮｂの論理値にしたがって、レベルシフタ８１０ａおよび８１０ｂのうちの１つの入力信号を選択するように構成される。レベルシフトマルチプレクサ１００５はまた、さらに下記で説明されるように、ｖｄｄｉｎ領域からｖｄｄｏｕｔ領域に選択された入力信号を電圧レベルシフトし、出力ＯＵＴで、結果として生じたレベルシフトされた信号を出力するように構成される。
【００８２】
[0095]  たとえば、第１のレベルシフタ８１０ａは、第１のイネーブル信号ＥＮａを論理１で設定し、第２のイネーブル信号ＥＮｂを論理０で設定することによって、選択される。このケースでは、第１のレベルシフタ８１０ａはイネーブルされ、第２のレベルシフタ８１０ｂはディセーブルされる。第１のレベルシフタ８１０ａは、レベルシフトされた出力信号Ｚａを生成するために第１の入力信号Ｄａをレベルシフトする。コンバイナ１０１０は、レベルシフトされた出力信号Ｚａを受け、マルチプレクサ１００５の出力ＯＵＴでレベルシフトされた出力信号Ｚａを出力する。
【００８３】
[0096]  第２のレベルシフタ８１０ａは、第２のイネーブル信号ＥＮｂを論理１に設定し、第１のイネーブル信号ＥＮａを論理０に設定することによって、選択される。このケースでは、第２のレベルシフタ８１０ｂはイネーブルされ、第１のレベルシフタ８１０ａはディセーブルされる。第２のレベルシフタ８１０ｂは、レベルシフトされた出力信号Ｚｂを生成するために第２の入力信号Ｄｂをレベルシフトする。コンバイナ１０１０は、レベルシフトされた出力信号Ｚｂを受け、マルチプレクサ１００５の出力ＯＵＴでレベルシフトされた出力信号Ｚｂを出力する。
【００８４】
[0097]  図１０で図示されている例では、コンバイナ１０１０は、第１のレベルシフタ８１０ａの出力Ｚａに結合された第１の入力、第２のレベルシフタ８１０ｂの出力Ｚｂに結合された第２の入力、およびレベルシフトマルチプレクサ１００５の出力ＯＵＴを提供する出力を有するＯＲゲート１０１５で実装され得る。この例では、ＯＲゲート１０１５は、レベルシフタ８１０ａおよび８１０ｂのうちの選択された１つ（イネーブルされたレベルシフタ）のレベルシフトされた出力信号を出力する。これは、ＯＲゲート１０１５に入力される、選択されてないレベルシフタ（ディセーブルされたレベルシフタ）の出力が論理０にあるからである。選択されていないレベルシフタからの論理０は、ＯＲゲート１０１５の出力に、選択されたレベルシフタのレベルシフトされた出力信号の論理値をトラッキングさせる。
【００８５】
[0098]  レベルシフトマルチプレクサ１００５が図１０で図示されている例に限定されないことは認識されるべきであろう。たとえば、コンバイナ１０１０が、レベルシフタのうちの選択（イネーブル）された１つのレベルシフトされた出力信号を出力する他の論理回路で実装され得ることは認識されるべきであろう。
【００８６】
[0099]  例示しやするために、２つのレベルシフタが図１０の例では図示されているけれども、レベルシフトマルチプレクサ１００５が任意の数のレベルシフタも含み得ることは認識されるべきであろう。たとえば、レベルシフトマルチプレクサ１００５は、図１で図示されたレベルシフタ１４０−１〜１４０−８およびマルチプレクサ１５０を実装するように使用され得る。この例では、レベルシフトマルチプレクサ１００５は、図１で図示された第１のＦＩＦＯ１１０の出力（レジスタ）ごとに１つのレベルシフタを含み得、ここで各レベルシフタは図８で図示されたレベルシフタ８１０の複製である。各レベルシフタの入力は第１のＦＩＦＯ１１０のそれぞれの出力（レジスタ）に結合されており、各レベルシフタの出力はコンバイナ１０１０（たとえば、ＯＲゲート１０１５）に入力される。コンバイナ１０１０は、図１で図示された第２のＦＩＦＯ１６０に結合され得るマルチプレクサの出力ＯＵＴで、レベルシフタのうちの選択された１つのレベルシフトされた出力信号を出力する。
【００８７】
[0100]  この例では、デコーダ１７０は、アドレス信号に基づいて、ｖｄｄｏｕｔ領域でレベルシフタのためのイネーブル信号を生成するように構成され得る。より具体的には、アドレス信号が第１のＦＩＦＯ１１０中のレジスタ１１５−１〜１１５−８のうちの特定の１つをアドレス指定する（address）とき、デコーダ１７０は、アドレス指定されたレジスタに対応するレベルシフタをイネーブル（選択）し、残りのレベルシフタをディセーブルする。こうすると、デコーダ１７０は、対応するレベルシフタのイネーブル信号を論理１に設定し、残りのレベルシフタの各々のイネーブル信号を論理０に設定し得る。イネーブル（選択）されたレベルシフタは、アドレス指定されたレジスタからの入力信号をレベルシフトし、結果として生じたレベルシフトされた信号をコンバイナ１０１０（たとえば、ＯＲゲート１０１５）に出力し、該コンバイナ１０１０は、マルチプレクサの出力ＯＵＴでレベルシフトされた信号を出力する。
【００８８】
[0101]  図１１は、本開示のある特定の態様にしたがった、レベルシフトマルチプレクサ１１０５の別の例を図示する。図１１におけるレベルシフトマルチプレクサ１１０５は、さらに下記で説明されるように、レベルシフタ８１０ａおよび８１０ｂにおけるインバータの機能、およびコンバイナ１０１０の機能がＮＡＮＤゲート１１５０によって実行される点を除いて、図１０におけるレベルシフトマルチプレクサ１００５と同様である。
【００８９】
[0102]  ＮＡＮＤゲート１１５０は、第１のレベルシフタ８１０ａのノード８２０ａに結合された第１の入力、第２のレベルシフタ８１０ｂのノード８２０ｂに結合された第２の入力、およびマルチプレクサ１１０５のための出力を提供する出力Ｚを有する。図１１で図示されているように、ＮＡＮＤゲート１１５０の出力Ｚはまた、第１のレベルシフタ８１０ａの第２のＰＭＯＳトランジスタ８４０ａのゲート、および第２のレベルシフタ８１０ｂの第２のＰＭＯＳトランジスタ８４０ｂのゲートに結合されている。
【００９０】
[0103]  レベルシフトマルチプレクサ１１０５は、第１および第２のイネーブル信号ＥＮａおよびＥＮｂの論理値にしたがって、レベルシフタ８１０ａおよび８１０ｂのうちの１つの入力信号を選択するように構成される。
【００９１】
[0104]  たとえば、第１のレベルシフタ８１０ａは、第１のイネーブル信号ＥＮａを論理１で設定し、第２のイネーブル信号ＥＮｂを論理０で設定することによって選択される。このケースでは、第１のレベルシフタ８１０ａはイネーブルされ、第２のレベルシフタ８１０ｂはディセーブルされる。第２のレベルシフタ８１０ｂがディセーブルされるので、第２のレベルシフタ８１０ｂのノード８２０ｂは論理１にプリチャージされ、これがＮＡＮＤゲート１１５０に入力される。第２のレベルシフタ８１０ｂからの論理１は、ＮＡＮＤゲート１１５０を、第１のレベルシフタ８１０ａのノード８２０ａに結合された入力、および第１のレベルシフタ８１０ａの第２のＰＭＯＳトランジスタ８４０ａのゲートに結合された出力を有する第１のレベルシフタ８１０ａのためのインバータとして機能させる。言い換えると、ＮＡＮＤゲート１１５０は、図１０で図示されたインバータ８５０ａとして機能する。このケースでは、マルチプレクサは、第１の入力信号Ｄａをレベルシフトし、結果として生じたレベルシフトされた信号を出力Ｚで出力する。
【００９２】
[0105]  第２のレベルシフタ８１０ｂは、第２のイネーブル信号ＥＮｂを論理１で設定し、第１のイネーブル信号ＥＮａを論理０１で設定することによって選択される。このケースでは、第２のレベルシフタ８１０ｂはイネーブルされ、第１のレベルシフタ８１０ａはディセーブルされる。第１のレベルシフタ８１０ａがディセーブルされるので、第１のレベルシフタ８１０ａのノード８２０ａは論理１にプリチャージされ、これがＮＡＮＤゲート１１５０に入力される。第１のレベルシフタ８１０ａからの論理１は、ＮＡＮＤゲート１１５０を、第２のレベルシフタ８１０ｂのノード８２０ｂに結合された入力、および第２のレベルシフタ８１０ｂの第２のＰＭＯＳトランジスタ８４０ｂのゲートに結合された出力を有する第２のレベルシフタ８１０ｂのためのインバータとして機能させる。言い換えると、ＮＡＮＤゲート１１５０は、図１０で図示されたインバータ８５０ｂとして機能する。このケースでは、マルチプレクサは、第２の入力信号Ｄｂをレベルシフトし、結果として生じたレベルシフトされた信号を出力Ｚで出力する。
【００９３】
[0106]  例示しやするために、２つのレベルシフタが図１１の例で図示されているけれども、レベルシフトマルチプレクサ１１０５が任意の数のレベルシフタにも拡張され得ることは認識されるべきであろう。これは、レベルシフタの各々のノード８２０をＮＡＮＤゲート１１５０のそれぞれの入力に結合し、ＮＡＮＤゲート１１５０の出力をレベルシフタの各々の第２のＰＭＯＳトランジスタ８４０のゲートに結合することによって行われ得る。一度にレベルシフタのうちの１つがイネーブル（選択）されることを前提とすると、ＮＡＮＤゲート１１５０は、イネーブルされたレベルシフタのためのインバータ８５０として機能し、イネーブルされたレベルシフタについてのレベルシフトされた信号を出力する。
【００９４】
[0107]  図８で図示された第１のＮＭＯＳトランジスタ８３０および第２のＮＭＯＳトランジスタ８６０の配列は例に過ぎず、第１のＮＭＯＳトランジスタ８３０および第２のＮＭＯＳトランジスタ８６０の配列が逆にされ得ることは認識されるべきであろう。この例では、図１２は、図８で図示された第１のＮＭＯＳトランジスタ８３０および第２のＮＭＯＳトランジスタ８６０の配列が逆にされているレベルシフタ１２１０の例を図示する。この例では、第２のＮＭＯＳトランジスタ８６０のドレインはノード８２０に結合されており、第１のＮＭＯＳトランジスタ８３０のドレインは第２のＮＭＯＳトランジスタ８６０のソースに結合されており、第１のＮＭＯＳトランジスタ８３０のソースは接地に結合されている。第１および第２のＮＭＯＳトランジスタ８３０および８６０は、ノード８２０と接地との間で直列に依然として結合されている。
【００９５】
[0108]  この例では、イネーブル信号ＥＮが論理０であるとき、第２のＮＭＯＳトランジスタ８６０はオフにされ、それによりノード８２０から第１のＮＭＯＳトランジスタ８３０のドレインを切り離す。これは、ノード８２０から接地への導電路をブロックし、これにより、上述と同じく、第３のＰＭＯＳトランジスタ８５５がノード８２０をｖｄｄｏｕｔにプリチャージすることが可能になる。イネーブル信号ＥＮが論理１であるとき、第２のＮＭＯＳトランジスタ８６０はオンにされ、それにより第１のＮＭＯＳトランジスタ８３０のドレインをノード８２０に結合する。結果として、上述と同じく、第１のＮＭＯＳトランジスタ８３０は、ノード８２０と接地との間に結合される。したがって、レベルシフタ１２１０は、図８におけるレベルシフタ８１０と実質的に同じように機能し、図１０および図１１で図示されたレベルシフトマルチプレクサ１００５および１１０５を実装するために使用され得る。
【００９６】
[0109]  図１３は、電圧レベルシフタを使用して第１の電力領域から第２の電力領域に入力信号をレベルシフトするための方法１３００を例示するフローチャートである。電圧レベルシフタ（たとえば、電圧レベルシフタ８１０）は、第２の電力領域の供給電圧（たとえば、ｖｄｄｏｕｔ）とノード（たとえば、ノード８２０）との間で直列に結合された第１および第２のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ（たとえば、第１および第２のＰＭＯＳトランジスタ８３５および８４０）、ならびにノードと接地との間に結合された第１のｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ（たとえば、第１のＮＭＯＳトランジスタ８３０）を含む。
【００９７】
[0110]  ステップ１３１０で、第１の電力領域における入力信号は、第１のＰＭＯＳトランジスタのゲートおよび第１のＮＭＯＳトランジスタのゲートに入力される。たとえば、入力信号は、第２の電力領域の供給電圧（たとえば、ｖｄｄｏｕｔ）よりも少なくとも２０パーセント分低い電圧範囲を有し得る。
【００９８】
[0111]  ステップ１３２０で、ノードにおける信号は反転され、反転された信号が取得される。たとえば、ノードおける信号が、第２の電力領域の供給電圧によって電力供給されるインバータ（たとえば、インバータ８５０）を使用して、反転された信号の電圧範囲が第２の電力領域の供給電圧（たとえば、ｖｄｄｏｕｔ）におおよそ等しくなるように反転され得る。
【００９９】
[0112]  ステップ１３３０で、反転された信号は、第２のＰＭＯＳトランジスタのゲートに入力される。
【０１００】
[0113]  ステップ１３１０、１３２０、および１３３０が異なる順序で実行され得ること、およびステップ１３１０、１３２０、および１３３０のうちの２つ以上が同時に実行され得ることは認識されるべきであろう。
【０１０１】
[0114]  上で説明されたデコーダ１７０は、本明細書で説明されている機能を実行するように設計された、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、ディスクリートハードウェアコンポーネント（たとえば、論理ゲート）、あるいはこれらのあらゆる組合せで実装され得る。プロセッサは、機能を実行するためのコードを備えるソフトウェアを実行することによって本明細書で説明されている機能を実行し得る。ソフトウェアは、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、光学ディスク、および／または磁気ディスクのような、コンピュータ可読記憶媒体上に記憶され得る。
【０１０２】
[0115]  本開示の先の説明は、あらゆる当業者が本開示を製造または使用することを可能にするために提供されている。本開示への様々な修正が当業者には容易に明らかとなり、本明細書で定義されている包括的な原理は、本開示の範囲または趣旨から逸脱することなく、他のバリエーションに適用され得る。したがって、本開示は、本明細書で説明されている例に限定されるようには意図されておらず、本明細書で開示されている原理および新規の特徴に合致する最も広い範囲を与えられることとする。
【図１】
2019522934.tif 000003
【図２】
2019522934.tif 000004
【図３Ａ】
2019522934.tif 000005
【図３Ｂ】
2019522934.tif 000006
【図４】
2019522934.tif 000007
【図５】
2019522934.tif 000008
【図６】
2019522934.tif 000009
【図７】
2019522934.tif 000010
【図８】
2019522934.tif 000011
【図９】
2019522934.tif 000012
【図１０】
2019522934.tif 000013
【図１１】
2019522934.tif 000014
【図１２】
2019522934.tif 000015
【図１３】
2019522934.tif 000016
【手続補正書】
【提出日】平成30年12月26日(2018.12.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電圧レベルシフタであって、
第１の電力領域で第１の入力信号を受けるように構成された第１の入力、第２の電力領域でイネーブル信号を受けるように構成された第２の入力、第３の入力、および出力を有する第１のＮＯＲゲートと、
前記第１の電力領域で第２の入力信号を受けるように構成された第１の入力、前記第２の電力領域で前記イネーブル信号を受けるように構成された第２の入力、前記第１のＮＯＲゲートの前記出力に結合された第３の入力、および前記第１のＮＯＲゲートの前記第３の入力に結合された出力を有する第２のＮＯＲゲートと、
を備え、
前記第１および第２のＮＯＲゲートは、前記第２の電力領域の供給電圧によって電力供給される、
電圧レベルシフタ。
【請求項２】
前記第１および第２の入力信号の各々は、第１の電圧範囲におおよそ等しい電圧範囲を有し、前記イネーブル信号は、第２の電圧範囲におおよそ等しい電圧範囲を有し、前記第２の電圧範囲は、前記第１の電圧範囲よりも大きい、請求項１に記載の電圧レベルシフタ。
【請求項３】
前記第１および第２のＮＯＲゲートの各々の前記出力は、前記第２の電圧範囲におおよそ等しい電圧範囲を有する、請求項２に記載の電圧レベルシフタ。
【請求項４】
前記第１および第２の入力信号は相補的である、請求項１に記載の電圧レベルシフタ。
【請求項５】
前記第１のＮＯＲゲートは、
前記第２の電力領域の前記供給電圧と前記第１のＮＯＲゲートの前記出力との間で直列に結合された第１、第２、および第３のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
前記第１のＮＯＲゲートの前記出力と接地との間で並列に結合された第１、第２、および第３のｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタと、
を備え、
前記第１のＮＯＲゲートの前記第１、第２、および第３の入力の各々は、前記第１、第２、および第３のＰＭＯＳトランジスタのそれぞれ１つのゲートに結合されており、前記第１のＮＯＲゲートの前記第１、第２、および第３の入力の各々は、前記第１、第２、および第３のＮＭＯＳトランジスタのそれぞれ１つのゲートに結合されている、
請求項１に記載の電圧レベルシフタ。
【請求項６】
前記第１のＮＯＲゲートの前記第１の入力は、前記第１の電力領域でバッファに結合されている、請求項１に記載の電圧レベルシフタ。
【請求項７】
前記第１および第２のＮＯＲゲートは、前記イネーブル信号が論理１であるときに前記第１および第２のＮＯＲゲートの前記出力で論理０を出力し、前記イネーブル信号が論理０であるときに前記第１の電力領域から前記第２の電力領域に前記第１および第２の入力信号をレベルシフトするように構成される、請求項１に記載の電圧レベルシフタ。
【請求項８】
電圧レベルシフタを使用して電圧レベルシフトを実行するための方法であって、前記電圧レベルシフタは、第１および第２のクロス結合されたＮＯＲゲートを備え、
前記第１のＮＯＲゲートに第１の電力領域で第１の入力信号を入力することと、
前記第２のＮＯＲゲートに前記第１の電力領域で第２の入力信号を入力することと、
前記電圧レベルシフタをイネーブルするために、前記第１および第２のＮＯＲゲートに第２の電力領域でイネーブル信号を入力することと、
を備える、方法。
【請求項９】
前記第１および第２の入力信号の各々は、第１の電圧範囲におおよそ等しい電圧範囲を有し、前記イネーブル信号は、第２の電圧範囲におおよそ等しい電圧範囲を有し、前記第２の電圧範囲は、前記第１の電圧範囲よりも大きい、請求項８に記載の方法。
【請求項１０】
前記第１および第２のＮＯＲゲートの各々の出力は、前記第２の電圧範囲におおよそ等しい電圧範囲を有する、請求項９に記載の方法。
【請求項１１】
前記第１および第２のＮＯＲゲートは、前記第２の電力領域の供給電圧によって電力供給される、請求項８に記載の方法。
【請求項１２】
前記電圧レベルシフタをイネーブルするために、前記第１および第２のＮＯＲゲートに前記第２の電力領域で前記イネーブル信号を入力することは、論理１から論理０に前記イネーブル信号を遷移させることを備える、請求項８に記載の方法。
【請求項１３】
前記第１および第２の入力信号の各々は、第１の電圧範囲におおよそ等しい電圧範囲を有し、前記イネーブル信号は、第２の電圧範囲におおよそ等しい電圧範囲を有し、前記第２の電圧範囲は、前記第１の電圧範囲よりも大きい、請求項１２に記載の方法。
【請求項１４】
第１の電力領域における第１のバッファと、
電圧レベルシフタであって、
前記第１の電力領域で前記第１のバッファから第１の入力信号を受けるように構成された第１の入力、第２の電力領域でイネーブル信号を受けるように構成された第２の入力、第３の入力、および出力を有する第１のＮＯＲゲートと、
前記第１の電力領域で第２の入力信号を受けるように構成された第１の入力、前記第２の電力領域で前記イネーブル信号を受けるように構成された第２の入力、前記第１のＮＯＲゲートの前記出力に結合された第３の入力、および前記第１のＮＯＲゲートの前記第３の入力に結合された出力、を有する第２のＮＯＲゲートと、
を備える前記電圧レベルシフタと、
を備え、
前記第１および第２のＮＯＲゲートは、前記第２の電力領域の供給電圧によって電力供給される、
インターフェース。
【請求項１５】
前記第２の電力領域における第２のバッファをさらに備え、前記第１および第２のＮＯＲゲートのうちの１つの前記出力は、前記第２のバッファに結合されている、請求項１４に記載のインターフェース。
【請求項１６】
前記第１および第２の入力信号の各々は、第１の電圧範囲におおよそ等しい電圧範囲を有し、前記イネーブル信号は、第２の電圧範囲におおよそ等しい電圧範囲を有し、前記第２の電圧範囲は、前記第１の電圧範囲よりも大きい、請求項１４に記載のインターフェース。
【請求項１７】
前記第１および第２のＮＯＲゲートの各々の前記出力は、前記第２の電圧範囲におおよそ等しい電圧範囲を有する、請求項１６に記載のインターフェース。
【請求項１８】
前記第１および第２の入力信号は相補的である、請求項１４に記載のインターフェース。
【請求項１９】
前記第１のＮＯＲゲートは、
前記第２の電力領域の前記供給電圧と前記第１のＮＯＲゲートの前記出力との間で直列に結合された第１、第２、および第３のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
前記第１のＮＯＲゲートの前記出力と接地との間で並列に結合された第１、第２、および第３のｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタと、
を備え、
前記第１のＮＯＲゲートの前記第１、第２、および第３の入力の各々は、前記第１、第２、および第３のＰＭＯＳトランジスタのそれぞれ１つのゲートに結合されており、前記第１のＮＯＲゲートの前記第１、第２、および第３の入力の各々は、前記第１、第２、および第３のＮＭＯＳトランジスタのそれぞれ１つのゲートに結合されている、
請求項１４に記載のインターフェース。
【請求項２０】
前記第１および第２のＮＯＲゲートは、前記イネーブル信号が論理１であるときに前記第１および第２のＮＯＲゲートの前記出力で論理０を出力し、前記イネーブル信号が論理０であるときに前記第１の電力領域から前記第２の電力領域に前記第１および第２の入力信号をレベルシフトするように構成される、請求項１４に記載のインターフェース。
【請求項２１】
アドレス信号を受け、前記アドレス信号が前記第１のバッファをアドレス指定する場合、前記イネーブル信号を論理０に設定し、前記アドレス信号が前記第１のバッファをアドレス指定しない場合、前記イネーブル信号を論理１に設定するように構成されたデコーダをさらに含む、請求項１４に記載のインターフェース。
【請求項２２】
前記第１および第２の入力信号の各々は、第１の電圧範囲におおよそ等しい電圧範囲を有し、前記イネーブル信号は、第２の電圧範囲におおよそ等しい電圧範囲を有し、前記第２の電圧範囲は、前記第１の電圧範囲よりも大きい、請求項２１に記載のインターフェース。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１０２
【補正方法】変更
【補正の内容】
【０１０２】
[0115]  本開示の先の説明は、あらゆる当業者が本開示を製造または使用することを可能にするために提供されている。本開示への様々な修正が当業者には容易に明らかとなり、本明細書で定義されている包括的な原理は、本開示の範囲または趣旨から逸脱することなく、他のバリエーションに適用され得る。したがって、本開示は、本明細書で説明されている例に限定されるようには意図されておらず、本明細書で開示されている原理および新規の特徴に合致する最も広い範囲を与えられることとする。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
電圧レベルシフタであって、
第１の電力領域で第１の入力信号を受けるように構成された第１の入力、第２の電力領域でイネーブル信号を受けるように構成された第２の入力、第３の入力、および出力を有する第１のＮＯＲゲートと、
前記第１の電力領域で第２の入力信号を受けるように構成された第１の入力、前記第２の電力領域で前記イネーブル信号を受けるように構成された第２の入力、前記第１のＮＯＲゲートの前記出力に結合された第３の入力、および前記第１のＮＯＲゲートの前記第３の入力に結合された出力を有する第２のＮＯＲゲートと、
を備え、
前記第１および第２のＮＯＲゲートは、前記第２の電力領域の供給電圧によって電力供給される、
電圧レベルシフタ。
［Ｃ２］
前記第１および第２の入力信号の各々は、第１の電圧範囲におおよそ等しい電圧範囲を有し、前記イネーブル信号は、第２の電圧範囲におおよそ等しい電圧範囲を有し、前記第２の電圧範囲は、前記第１の電圧範囲よりも少なくとも２０パーセント分大きい、Ｃ１に記載の電圧レベルシフタ。
［Ｃ３］
前記第１および第２のＮＯＲゲートの各々の前記出力は、前記第２の電圧範囲におおよそ等しい電圧範囲を有する、Ｃ２に記載の電圧レベルシフタ。
［Ｃ４］
前記第１および第２の入力信号は相補的である、Ｃ１に記載の電圧レベルシフタ。
［Ｃ５］
前記第１のＮＯＲゲートは、
前記第２の電力領域の前記供給電圧と前記第１のＮＯＲゲートの前記出力との間で直列に結合された第１、第２、および第３のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
前記第１のＮＯＲゲートの前記出力と接地との間で並列に結合された第１、第２、および第３のｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタと、
を備え、
前記第１のＮＯＲゲートの前記第１、第２、および第３の入力の各々は、前記第１、第２、および第３のＰＭＯＳトランジスタのそれぞれ１つのゲートに結合されており、前記第１のＮＯＲゲートの前記第１、第２、および第３の入力の各々は、前記第１、第２、および第３のＮＭＯＳトランジスタのそれぞれ１つのゲートに結合されている、
Ｃ１に記載の電圧レベルシフタ。
［Ｃ６］
前記第１のＮＯＲゲートの前記第１の入力は、前記第１の電力領域でバッファに結合されている、Ｃ１に記載の電圧レベルシフタ。
［Ｃ７］
前記第１および第２のＮＯＲゲートは、前記イネーブル信号が論理１であるときに前記第１および第２のＮＯＲゲートの前記出力で論理０を出力し、前記イネーブル信号が論理０であるときに前記第１の電力領域から前記第２の電力領域に前記第１および第２の入力信号をレベルシフトするように構成される、Ｃ１に記載の電圧レベルシフタ。
［Ｃ８］
電圧レベルシフタを使用して電圧レベルシフトを実行するための方法であって、前記電圧レベルシフタは、第１および第２のクロス結合されたＮＯＲゲートを備え、
前記第１のＮＯＲゲートに第１の電力領域で第１の入力信号を入力することと、
前記第２のＮＯＲゲートに前記第１の電力領域で第２の入力信号を入力することと、
前記電圧レベルシフタをイネーブルするために、前記第１および第２のＮＯＲゲートに第２の電力領域でイネーブル信号を入力することと、
を備える、方法。
［Ｃ９］
前記第１および第２の入力信号の各々は、第１の電圧範囲におおよそ等しい電圧範囲を有し、前記イネーブル信号は、第２の電圧範囲におおよそ等しい電圧範囲を有し、前記第２の電圧範囲は、前記第１の電圧範囲よりも少なくとも２０パーセント分大きい、Ｃ８に記載の方法。
［Ｃ１０］
前記第１および第２のＮＯＲゲートの各々の出力は、前記第２の電圧範囲におおよそ等しい電圧範囲を有する、Ｃ９に記載の方法。
［Ｃ１１］
前記第１および第２のＮＯＲゲートは、前記第２の電力領域の供給電圧によって電力供給される、Ｃ８に記載の方法。
［Ｃ１２］
前記電圧レベルシフタをイネーブルするために、前記第１および第２のＮＯＲゲートに前記第２の電力領域で前記イネーブル信号を入力することは、論理１から論理０に前記イネーブル信号を遷移させることを備える、Ｃ８に記載の方法。
［Ｃ１３］
前記第１および第２の入力信号の各々は、第１の電圧範囲におおよそ等しい電圧範囲を有し、前記イネーブル信号は、第２の電圧範囲におおよそ等しい電圧範囲を有し、前記第２の電圧範囲は、前記第１の電圧範囲よりも少なくとも２０パーセント分大きい、Ｃ１２に記載の方法。
［Ｃ１４］
第１の電力領域における第１のバッファと、
電圧レベルシフタであって、
前記第１の電力領域で前記第１のバッファから第１の入力信号を受けるように構成された第１の入力、第２の電力領域でイネーブル信号を受けるように構成された第２の入力、第３の入力、および出力を有する第１のＮＯＲゲートと、
前記第１の電力領域で第２の入力信号を受けるように構成された第１の入力、前記第２の電力領域で前記イネーブル信号を受けるように構成された第２の入力、前記第１のＮＯＲゲートの前記出力に結合された第３の入力、および前記第１のＮＯＲゲートの前記第３の入力に結合された出力、を有する第２のＮＯＲゲートと、
を備える前記電圧レベルシフタと、
を備え、
前記第１および第２のＮＯＲゲートは、前記第２の電力領域の供給電圧によって電力供給される、
インターフェース。
［Ｃ１５］
前記第２の電力領域における第２のバッファをさらに備え、前記第１および第２のＮＯＲゲートのうちの１つの前記出力は、前記第２のバッファに結合されている、Ｃ１４に記載のインターフェース。
［Ｃ１６］
前記第１および第２の入力信号の各々は、第１の電圧範囲におおよそ等しい電圧範囲を有し、前記イネーブル信号は、第２の電圧範囲におおよそ等しい電圧範囲を有し、前記第２の電圧範囲は、前記第１の電圧範囲よりも少なくとも２０パーセント分大きい、Ｃ１４に記載のインターフェース。
［Ｃ１７］
前記第１および第２のＮＯＲゲートの各々の前記出力は、前記第２の電圧範囲におおよそ等しい電圧範囲を有する、Ｃ１６に記載のインターフェース。
［Ｃ１８］
前記第１および第２の入力信号は相補的である、Ｃ１４に記載のインターフェース。
［Ｃ１９］
前記第１のＮＯＲゲートは、
前記第２の電力領域の前記供給電圧と前記第１のＮＯＲゲートの前記出力との間で直列に結合された第１、第２、および第３のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
前記第１のＮＯＲゲートの前記出力と接地との間で並列に結合された第１、第２、および第３のｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタと、
を備え、
前記第１のＮＯＲゲートの前記第１、第２、および第３の入力の各々は、前記第１、第２、および第３のＰＭＯＳトランジスタのそれぞれ１つのゲートに結合されており、前記第１のＮＯＲゲートの前記第１、第２、および第３の入力の各々は、前記第１、第２、および第３のＮＭＯＳトランジスタのそれぞれ１つのゲートに結合されている、
Ｃ１４に記載のインターフェース。
［Ｃ２０］
前記第１および第２のＮＯＲゲートは、前記イネーブル信号が論理１であるときに前記第１および第２のＮＯＲゲートの前記出力で論理０を出力し、前記イネーブル信号が論理０であるときに前記第１の電力領域から前記第２の電力領域に前記第１および第２の入力信号をレベルシフトするように構成される、Ｃ１４に記載のインターフェース。
［Ｃ２１］
アドレス信号を受け、前記アドレス信号が前記第１のバッファをアドレス指定する場合、前記イネーブル信号を論理０に設定し、前記アドレス信号が前記第１のバッファをアドレス指定しない場合、前記イネーブル信号を論理１に設定するように構成されたデコーダをさらに含む、Ｃ１４に記載のインターフェース。
［Ｃ２２］
前記第１および第２の入力信号の各々は、第１の電圧範囲におおよそ等しい電圧範囲を有し、前記イネーブル信号は、第２の電圧範囲におおよそ等しい電圧範囲を有し、前記第２の電圧範囲は、前記第１の電圧範囲よりも少なくとも２０パーセント分大きい、Ｃ２１に記載のインターフェース。
【国際調査報告】
2019522934.tif 000017
2019522934.tif 000018
2019522934.tif 000019