(57)【要約】  デュアルカラムパラレルイメージＣＣＤセンサは、隣接するピクセル列のペアからピクセルデータ（電荷）を低雑音で高速で共有出力回路に交互に移動させるための相互接続された２ペアのトランスファゲートを含むデュアルカラムパラレル読み出し回路を用いる。２つの隣接するピクセル列に沿ってラインクロックレートで移動した電荷は、トランスファゲートによって、ラインクロックレートの二倍で作動する加算ゲートに交互に伝えられて、イメージ電荷を共有出力回路に伝える。一実施形態において、２つのピクセル列からのイメージ電荷を融合するために対称なＹ字形拡散が用いられる。デュアルカラムパラレルＣＣＤセンサをラインクロック同期化で駆動する方法も記載される。デュアルカラムパラレルＣＣＤセンサを用いて試料を検査する方法も記載される。
2019514286.tif 000002
【特許請求の範囲】
【請求項１】
イメージセンサであって、
１つ以上のピクセル制御信号に従って第１と第２のイメージ電荷をそれぞれ生成するように構成された第１と第２のピクセルと、
読み出し回路を含み、読み出し回路が、
第１と第２のピクセルからそれぞれ第１と第２のイメージ電荷を受け取るように構成された第１と第２トランスファゲートと、
前記第１と第２のトランスファゲートからそれぞれ前記第１と第２のイメージ電荷を受け取るように構成された第３と第４トランスファゲートと、
前記第３と第４トランスファゲートに結合された加算ゲートと、
前記加算ゲートに結合された出力回路と、を備え、
前記第１トランスファゲートと前記第４トランスファゲートが結合され、前記第２トランスファゲートと前記第３トランスファゲートが結合されて、その結果、前記第１トランスファゲートに印加された第１トランスファゲート制御信号が前記第４トランスファゲートに実質的に同時に印加され、また、前記第２トランスファゲートに印加された第２トランスファゲート制御信号が前記第３トランスファゲートに実質的に同時に印加され、
前記加算ゲートは、第１の時間周期中に前記第３トランスファゲートから前記第１のイメージ電荷を受け取り、引き続いて加算ゲート制御信号に従って前記第１のイメージ電荷を前記出力回路に移動させるように構成され、前記加算ゲートはさらに、第２の時間周期中に前記第４トランスファゲートから前記第２のイメージ電荷を受け取り、引き続いて前記加算ゲート制御信号に従って前記第２のイメージ電荷を前記出力回路に移動させるように構成されるイメージセンサ。
【請求項２】
前記出力回路が、前記第１と第２のイメージ電荷を受け取って格納するように構成された浮遊拡散と、前記浮遊拡散に結合されて、前記第１のイメージ電荷が前記浮遊拡散に格納されたときに第１の出力電圧信号を生成し、前記第２のイメージ電荷が前記浮遊拡散に格納されたときに第２の出力電圧信号を生成するように構成された増幅器を備えている、請求項１に記載のセンサ。
【請求項３】
さらに、偶数個の列に配置されたピクセルのアレイを備え、
前記読み出し回路が複数の読み出し構造を含み、各前記読み出し構造は前記列のうち関連するペアに接続され、４つのトランスファゲート、１つの加算ゲートおよび１つの増幅器を含む、請求項１に記載のセンサ。
【請求項４】
各前記読み出し構造の前記増幅器は金属配線を備え、異なる増幅器の金属配線の静電容量は実質的に同じである、請求項３に記載のセンサ。
【請求項５】
各前記増幅器は金属配線を備え、異なる増幅器の金属配線の面積は実質的に等しい、請求項３に記載のセンサ。
【請求項６】
前記ピクセルのアレイはピクセルの１つ以上の行からなる、請求項３に記載のセンサ。
【請求項７】
イメージセンサであって、
半導体基板と、
前記基板に形成され、Ｖ字形融合区分によって第３の細長い部分に接続された平行な第１と第２の細長い部分を含むＹ字形埋込拡散と、
前記第１と第２の細長い部分の上にそれぞれ形成された複数のピクセルゲート構造と、
前記第１と第２の細長い部分の上にそれぞれ形成され、前記ピクセルゲート構造と前記Ｖ字形融合区分の間に配置された第１と第２トランスファゲート構造と、
前記第１と第２の細長い部分の上にそれぞれ形成され、前記第１と第２トランスファゲート構造と前記Ｖ字形融合区分の間に配置された第３と第４トランスファゲート構造と、
前記Ｖ字形融合区分の上に形成された加算ゲート構造と、
前記第３の細長い部分に結合された出力回路と、を備え、
前記第１トランスファゲート構造と前記第４トランスファゲート構造は、前記第１トランスファゲート構造に印加された第１の制御信号が前記第４トランスファゲート構造に実質的に同時に印加されるように結合され、
前記第２トランスファゲート構造と前記第３トランスファゲート構造は、前記第２トランスファゲート構造に印加された第２の制御信号が前記第３トランスファゲート構造に実質的に同時に印加されるように結合される、イメージセンサ。
【請求項８】
前記第１トランスファゲート構造と前記第４トランスファゲート構造は、前記第１トランスファゲート構造に印加された前記第１の制御信号が前記第１の導電性リンク構造によって前記第４トランスファゲート構造に伝送されるように、第１の導電性リンク構造によって接続されている、請求項７に記載のイメージセンサ。
【請求項９】
前記第１の導電性リンク構造は金属および多結晶シリコンのうち１つを含む請求項８に記載にイメージセンサ。
【請求項１０】
前記第１トランスファゲート構造、前記第４トランスファゲート構造および前記第１の導電性リンク構造は一体型複合多結晶シリコン構造を備える、請求項８に記載にイメージセンサ。
【請求項１１】
前記加算ゲート構造は、第１の時間周期中に前記第１の細長い部分から第１のイメージ電荷を受け取り、続いて前記第１のイメージ電荷を加算ゲート制御信号に従って前記第３の細長い部分に移動させるように構成され、前記加算ゲートはさらに、第２の時間周期中に前記第２の細長い部分から第２のイメージ電荷を受け取り、続いて前記第２のイメージ電荷を加算ゲート制御信号に従って前記第３の細長い部分に移動させるように構成されている、請求項７に記載にイメージセンサ。
【請求項１２】
前記加算ゲート構造は、前記第１と第２の細長い部分に面した上流縁と、前記第３の細長い部分に面した下流縁を有する先細の多結晶シリコン構造を備え、前記上流縁の長さは前記下流縁の長さより大きい、請求項７に記載にイメージセンサ。
【請求項１３】
さらに、前記加算ゲート構造と前記第３の細長い部分の間に配置された先細の出力ゲート構造を備えている請求項７に記載にイメージセンサ。
【請求項１４】
前記出力回路が、
前記第３の細長い部分に形成された浮遊拡散と、
前記基板上に配置され、導電性構造によって前記浮遊拡散に作動的に結合された増幅器を備えている、請求項７に記載にイメージセンサ。
【請求項１５】
前記増幅器が第１段ゲイントランジスタを備え、
前記導電性構造が、コンタクトホールを貫通して前記浮遊拡散に延出する下部ポリ部と、前記下部ポリ部から延出する水平ポリ部を備え、前記水平ポリ部の部分は前記第１段ゲイントランジスタのゲート構造を形成する、
請求項１４に記載にイメージセンサ。
【請求項１６】
試料を検査する方法であって、方法が、
放射線を試料に指向させて集束させ、
試料からの放射線を受け取って、受け取った放射線をイメージセンサに指向させ、前記センサはデュアルカラムパラレルＣＣＤを備え、
前記受け取りと同時に前記試料を放射線に相対して移動させ、
前記イメージセンサを、放射線に相対した前記試料の運動に同期化されたラインクロック信号で駆動し、前記ラインクロック信号は、電荷をイメージセンサの１つの行から隣接する行に移動させ、
前記イメージセンサのバッファゲートの行をバッファクロック信号で駆動し、前記バッファクロック信号は、電荷を、イメージセンサの縁の行からバッファゲートの行に移動させ、
第１のトランスファクロック信号で、前記イメージセンサのトランスファゲートの第１行内の第１のトランスファゲートと、前記イメージセンサのトランスファゲートの第２行内の第１のトランスファゲートを駆動し、
第２のトランスファクロック信号で、前記イメージセンサのトランスファゲートの第１行内の第２のトランスファゲートと、前記イメージセンサのトランスファゲートの第２行内の第２のトランスファゲートを駆動し
前記イメージセンサの出力信号をアナログデジタルコンバータ（ＡＤＣ）でデジタル化し、
前記ＡＤＣを、前記ラインクロック信号の周波数の二倍より大きいクロック周波数で駆動することを含み、
前記第１のトランスファクロック信号は電荷を前記トランスファゲートの第１行内の第１のトランスファゲートから前記トランスファゲートの第２行内の第２のトランスファゲートに移動させ、
前記第２のトランスファクロック信号は電荷を前記トランスファゲートの第１行内の第２のトランスファゲートから前記トランスファゲートの第２行内の第１のトランスファゲートに移動させる、方法。
【請求項１７】
前記第１のトランスファクロック信号はさらに、電荷をトランスファゲートの第２行内の第１のトランスファゲートから加算ゲートに移動させ、
前記第２のトランスファクロック信号はさらに、電荷をトランスファゲートの第２行内の第２のトランスファゲートから加算ゲートに移動させる、請求項１６に記載の方法。
【請求項１８】
さらに、前記イメージセンサのリセットゲートを、実質的に一定のパルス幅で駆動し、前記リセットゲートは、加算ゲートからの、または、加算ゲートに接続された出力ゲートからの電荷を受け取るように構成された浮遊拡散に接続され、
リセットゲートパルスの後で、出力信号を実質的に一定の時間間隔でサンプリングするためにＡＤＣを起動させることを含む請求項１６に記載の方法。
【請求項１９】
さらに、前記イメージセンサのトランスファゲートの第３行内の第１のトランスファゲートを第１のトランスファクロック信号で駆動し、前記トランスファゲートの第３行内の第２のトランスファゲートを第２のトランスファクロック信号で駆動し、前記トランスファゲートの第１、第２および第３行内の第３のトランスファゲートを第３のトランスファクロック信号で駆動することを含む請求項１６に記載の方法。
【請求項２０】
前記ラインクロックの周波数は相対運動の速度が変動するにつれ変動する、請求項１６に記載の方法。
【請求項２１】
さらに、バッファクロック信号をラインクロックと同期化された状態に保つために、バッファクロック信号の１つのサイクルを休止またはスキップすることを含む、請求項２０に記載の方法。
【請求項２２】
さらに、バッファクロック信号をラインクロックと同期化された状態に保つためにバッファクロック信号の１つのサイクルを遅延させるまたは広げることを含む、請求項２０に記載の方法。
【請求項２３】
試料を検査するための検査システムであって、前記検査システムが、
放射線を生成する放射線ソースと、
放射線を試料に指向させて集束させ、試料から反射または散乱された放射線を受け取って、受け取った放射線をデュアルカラムパラレルＣＣＤを備えるイメージセンサに指向させるための光学素子と、
前記検査システムを制御し、前記イメージセンサからイメージデータを受け取り、前記イメージデータを解析して、試料上の欠陥を位置特定するか、または試料の寸法を測定するためのコンピューティングシステムと、
を備え、
前記デュアルカラムパラレルＣＣＤが、偶数個の列に配置された長方形または矩形のピクセルのアレイを備え、
さらに、ピクセルのアレイの各列から電荷を受け取るように構成された出力構造を備え、前記出力構造が、
第１行と第２行のトランスファゲートを備え、前記第２行のトランスファゲートは前記第１行のトランスファゲートから電荷を受け取るように構成され、
前記第２行のトランスファゲートから電荷を受け取るように構成された一行の加算ゲートと、
一行の出力ゲートを備え、各出力ゲートは対応する前記加算ゲートから電荷を受け取って電荷を対応する浮遊拡散および出力増幅器に伝送するように構成されている、検査システム。
【請求項２４】
前記光学素子がさらに、前記試料上のラインを照明するように構成されている請求項２３に記載の検査システム。
【請求項２５】
前記光学素子がさらに、前記試料の垂直および斜めの照明両方向けに構成されている請求項２３に記載の検査システム。
【請求項２６】
前記試料はパターンなしウェハを含む請求項２５に記載の検査システム。
【請求項２７】
前記出力構造はさらに、前記ピクセルのアレイの各列から電荷を受け取ってこれらの電荷を前記第１行のトランスファゲートに伝送するように構成された一行のバッファゲートを備える、請求項２５に記載の検査システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、可視、ＵＶ、深ＵＶ（ＤＵＶ）、真空ＵＶ（ＶＵＶ）、極ＵＶ（ＥＵＶ）およびＸ線波長での放射線、および電子またはその他の帯電パーティクルを感知するのに適したイメージセンサおよび関連する電子回路、ならびにそのようなイメージセンサの操作方法に関する。センサおよび回路は、フォトマスク、レチクルおよび半導体ウェハを検査するのに用いられるものを含めて、検査システムでの使用に特に適している。
【背景技術】
【０００２】
優先権主張出願
本出願は、２０１６年４月６日にＣｈｕａｎｇほかによって出願された「Ａ  ＤＵＡＬ  ＣＯＬＵＭＮ−ＰＡＲＡＬＬＥＬ  ＣＣＤ  ＳＥＮＳＯＲ  ＡＮＤ  ＩＮＳＰＥＣＴＩＯＮ  ＳＹＳＴＥＭＳ  ＵＳＩＮＧ  Ａ  ＳＥＮＳＯＲ」というタイトルの米国仮特許出願第６２／３１９，１３０号の優先権を主張する。
【０００３】
集積回路産業は、より低い所有コストのために高スループットを維持しながら、より小さい欠陥およびパーティクルを検出するためのさらなる高い感度を提供する検査ツールを必要としている。半導体産業は現在、約２０ｎｍ以下のフィーチャ寸法を有する半導体デバイスを製造している。数年のうちに、産業は約５ｎｍのフィーチャ寸法のデバイスを製造することとなる。サイズが数ｎｍしかないパーティクルと欠陥は、ウェハの歩留まりを低減させる可能性があるため、高歩留まりの製造を確実にするためにキャプチャされなければならない。さらに、今日の３００ｍｍウェハから近い将来の４５０ｍｍウェハへの移行に対処するために検査速度を上げるための取り組みがなされてきた。このように、半導体産業は、高速度で高感度を達成できる検査ツールに対するさらに高い需要によって駆られている。
【０００４】
イメージセンサは半導体検査ツールの主要な要素である。イメージセンサは、欠陥検出感度と検査速度を決定するにあたり重要な役割を果たす。その画質、光感度および、読み出し雑音性能を考慮して、ＣＣＤが半導体検査用途のイメージセンサとして広く用いられている。ＣＣＤイメージセンサの感度を向上させるために２つの基本的方式がある。第１の方式は信号の振幅を増加させることであり、第２の方式は雑音レベルを低下させることである。この数十年、これら両方式に多くの取り組みが費やされてきた。裏面照明、反射防止コーティング、完全空乏化およびマイクロレンズ等の種々の技術が開発されるにつれ、ＣＣＤイメージセンサの感度は、量子効率の進化によって増加し、それによって信号強度を向上させた。
【０００５】
ＣＣＤイメージセンサは３つの主要なタイプの雑音、すなわちショット雑音、暗電流雑音および読み出し雑音を蒙る。イメージセンサに入射する光子は、光子束の時間依存性変動を伝播する。イメージセンサは、ピクセルビニングおよび／またはフレーム平均化を用いる場合に、出力ピクセルごとに収集される光子が多くなるため、入射光子束においてより低いショット雑音と統計的変動を示す。暗電流は、電荷担体の、イメージセンサのシリコン内の伝導帯への熱励起によって生成する。ＣＣＤ冷却、マルチピン位相（Ｍｕｌｔｉ−Ｐｉｎｎｅｄ-Ｐｈａｓｅ（ＭＰＰ））および／または暗画像除去の諸技法が、暗電流雑音を、高速検査で用いられる短い露光時間（典型的には数ミリ秒から数百ミリ秒の間）ではその影響をわずかなレベルに抑制してきた。読み出し雑音は、オンチップエレクトロニクスから生じ、入念に設計されたエレクトロニクスと、イメージ処理技法によって低減され得る。
【０００６】
読み出し速度が増加するにつれ、読み出し雑音が、ＣＣＤイメージセンサの感度を制限する支配的な雑音因子になる。ＣＣＤオンチップ増幅器は、高ピクセルクロックレートでの各ピクセル内の信号（イメージ）電荷を測定するために高帯域幅を必要とする。この高帯域幅の結果として読み出し雑音が増加する。従来型フルフレームＣＣＤイメージセンサはシリアル読み出しアーキテクチャを用いているため、高ピクセルクロックレート（２０ＭＨｚまたはそれ以上など）および高読み出し速度を要求する。そのような高速では読み出し雑音を低減することは困難または不可能である。より小さい欠陥を検出するために、検査される物体上のピクセルサイズが減少する（例えば、画像の光学的倍率を増加させることによって）につれ、全体的な検査速度を維持する（例えば、毎時の被検ウェハの個数を、画像ピクセルサイズが減少するにつれほぼ一定に保持する）ために、読み出し速度の増加が必要となる。これは、読み出し雑音が減少するというよりも増加する傾向となることを意味する。
【０００７】
カラムパラレルＣＣＤ（ＣＰＣＣＤ）イメージセンサが当技術分野で知られている。ＣＰＣＣＤピクセルの各列には、各画像電荷のパラレル読み出しを促進する増幅器が備わっている。例えば、非特許文献１を参照されたい。カラムパラレル読み出しは、ピクセルクロックレートへの要求を緩和して、高読み出し速度における読み出し雑音の低減を補助できる。しかしながら、カラムパラレル読み出しアーキテクチャの実装は、大ピクセルのＣＣＤ設計（３０μｍ超のピクセル幅など）向けのみに実用的である。小さい列ピッチ（高速半導体検査用途に最適な約１０μｍから約２５μｍの間のピッチなど）を有するＣＣＤセンサの場合、列ごとに１つの増幅器のレイアウトは空間の制約により実装できない。さらに、カラムパラレル設計は、全ての出力が同時にクロック制御されることを要求する。それは、高切り替え電流と高読み出し雑音を招く。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許出願公開第２０１６／００５０３８３号明細書
【非特許文献】
【０００９】
【非特許文献１】Ｊ．Ｒ．Ｊａｎｅｓｉｃｋ、「サイエンティフィック・チャージカップルドデバイス（Scientific Charge-coupled Devices）、２００１  ＳＰＩＥ、ｐ６０」
【発明の概要】
【発明が解決しようとする課題】
【００１０】
したがって、検査システムの高感度且つ高速動作を促進して、上記の不都合の一部または全部を克服するＣＣＤイメージセンサを提供する必要が生じる。
【課題を解決するための手段】
【００１１】
本発明は、デュアルカラムパラレルＣＣＤイメージセンサおよび関連する読み出し方法を対象とし、隣接するピクセル列の関連ペア（ａｓｓｏｃｉａｔｅｄ  ｐａｉｒ）で生成した電荷の、単一の（共有）増幅器による読み出しのための単一の（共有）浮遊拡散への高速移動を調整するための新規の読み出し回路を用いることによって、高感度且つ高速動作を促進する。この、２列ごとに１つの増幅器の構成は、１列ごとに１つの増幅器のＣＰＣＣＤセンサに関連する高スイッチング電流、高読み出し雑音および増幅器スペースの問題を回避することによって、高速半導体検査用途に適した小さい列ピッチ（例えば、約１０μｍから約２５μｍの間）を有するＣＣＤセンサの製造を促進する。さらに、２列ごとに１つの増幅器の構成は、ラインクロックレート速度の二倍の出力クロックレートを用いて実装され、それによって従来型ＣＰＣＣＤセンサに関連する高ピクセルクロックレートの問題を回避するとともに、シリアル読み出し手法に関連する高読み出し雑音の問題も回避する。
【００１２】
本発明の一実施形態によれば、デュアルカラムパラレルＣＣＤイメージセンサは、偶数個の列に配置されたピクセルのアレイを含み、新規の読み出し回路は、各列の関連ペア内の少なくとも１つのピクセルにそれぞれ結合された複数の読み出し構造を含む。各読み出し構造は、列の関連ペアからイメージ電荷を受け取るために作動的に結合された２行のトランスファゲートと、トランスファゲートから伝えられるイメージ電荷を交互に受け取るために結合された共有加算ゲートと、列の関連ペアから移動されたイメージ電荷に基づいて出力電圧信号を生成するように構成された単一の増幅器を含む出力回路を含む。本発明の一態様によれば、関連列の各ペア内の２行のトランスファゲートは、１つの列内の第１行（第１）トランスファゲートに印加された（第１）トランスファゲート制御信号が、関連する第２列内の第２行（第４）トランスファゲートに実質的に同時に印加されるように、また、第２列内の第１行（第２）トランスファゲートに印加された第２トランスファゲート制御信号が、第１列内の第２行（第３）トランスファゲートに実質的に同時に印加されるように、有効に交差結合される。別の態様によれば、各読み出し構造の加算ゲートは、異なる時間周期中に２つの第２行（第３および第４）トランスファゲートからイメージ電荷を受け取るように構成され、また、受け取ったイメージ電荷それぞれを、加算ゲート制御信号に従って出力回路（例えば、増幅器に結合された浮遊拡散）に伝えるように構成される。隣接列内のトランスファゲートを交差結合してこのように共有加算ゲートを利用することは、２列のピクセルからのイメージ電荷の１つの共有出力回路への、低雑音且つ適正なクロックレート（すなわち、ラインクロックレートの二倍）でのイメージ電荷の効率よく確実な移動を促進し、それによって、フォトマスク、レチクルおよび半導体ウェハを検査するために用いられるものを含む検査システムでの使用に特に適したイメージセンサの製造を促進する。
【００１３】
別の実施形態によれば、複数の対称なＹ字形埋込拡散が形成され、各Ｙ字形埋込拡散が、平行な上流の（第１および第２）細長い部分と、感知ノード（すなわち、浮遊拡散）が形成される下流の（第３）細長い部分と、２つの上流の細長い部分を下流の細長い部分に接続する介在（第４）Ｖ字形融合区分を有するイメージセンサが、半導体基板（例えば、単結晶シリコン）上に製造される。上流の細長い部分はそれぞれ、上記の関連列を画定する。多結晶シリコンピクセルゲート構造が上流の細長い部分の上に形成され、それによってイメージ電荷を生成し、そのイメージ電荷を２つの関連するチャネルに沿ってＶ字形融合区分のほうに移動させるように働くピクセルを形成する。２行のトランスファゲートは、上流の（第１および第２）細長い部分の部分の上に形成された多結晶シリコントランスファゲート構造によって生成され、２つの（第１および第３）トランスファゲートが１つのチャネルからのイメージ電荷をＶ字形融合区分に移動させるように構成され、２つの（第２および第４）トランスファゲートが関連する第２のチャネルからのイメージ電荷をＶ字形融合区分に伝えるように構成される。加算ゲートは多結晶シリコンゲート構造によって形成され、多結晶シリコンゲート構造は、Ｖ字形融合区分の上に配置され、２つの関連するチャネルのいずれかから、２つの上流の（第１および第２）細長い部分によってイメージ電荷を受け取るように構成され、且つ、受け取ったイメージ電荷を下流の細長い区分に伝えるように構成される。上記で説明した実施形態のように、２行のトランスファゲート内のトランスファゲート電極は、２つの関連列から加算ゲートへのイメージ電荷の効率よく確実な移動を促進するために有効に交差結合され、加算ゲートは、２つの関連列からのイメージ電荷を共有出力回路（感知ノード）に、低雑音且つ適正なクロックレート（すなわち、ラインクロックレートの二倍）で伝えるために加算ゲート制御信号によって制御される。対称なＹ字形埋込拡散を、交差結合されたトランスファゲートと加算ゲートと組み合わせて用いることによって、イメージ電荷を感知ノード（例えば、下流の細長い拡散部に配置された共有浮遊拡散）に移動することで、本発明は、浮遊拡散に制御された、または作動的に結合された単一の増幅器を用いた出力のために、２列のピクセルからのイメージ電荷の、高効率、高速且つ低雑音の移動を促進する。隣接列のトランスファゲートは交互に切り替わるため、トランスファゲートへのクロック信号は概ね均衡して最小の基板電流を生成し、したがって、低雑音レベルを維持しながら高速クロック制御を可能にする。各出力が２つの列のみに接続されているため、出力ごとに１２、１６またはそれ以上の列を有する可能性がある従来型高速ＣＣＤとは対照的に、イメージセンサのピクセルクロックレートは、ラインクロックレートの１２倍、１６倍またはそれ以上の倍数の代わり、ラインクロックレートの二倍になるのみである。帯域幅が増加するにつれ雑音が増加するため、より低いピクセルクロックレートのイメージセンサは、より高いピクセルクロックレートのイメージセンサよりも雑音が少なくなり得る。
【００１４】
特定の実施形態によれば、２つの異なる行に配置された関連する多結晶シリコントランスファゲート構造の交差結合は、２つの関連するトランスファゲート構造の間に接続された導電性（例えば、金属またはドープ多結晶シリコン）リンク構造によって達成される。つまり１つの列の第１行に配置された（第１）トランスファゲート構造は、（第１）導電性リンク構造によって、関連する第２列の第２行に配置された（第４）トランスファゲート構造に電気的に接続される。この構成は、関連するトランスファゲート制御信号を（第１）トランスファゲート構造に印加することによって両方の関連するトランスファゲート構造への確実な制御を促進し、それにより、トランスファゲート制御信号は（第４）トランスファゲート構造に実質的に同時に印加される（すなわち、（第１）導電性リンク構造を介した伝送によって）。一実施形態において、導電性リンク構造は多結晶シリコンを用いて実装され、その場合２つの関連するトランスファゲート構造と導電性リンク構造は、一体型「Ｚ」形状の複合多結晶シリコン構造として製造される。この実施形態は過度の複雑性、二層の金属配線を用いることに関連する費用と能力が低減した歩留まりを回避する、または、金属の第２層が使用されることを可能にしてクロック信号の直列抵抗を低減してより高速の動作を可能にする。
【００１５】
別の特定の実施形態によれば、加算ゲートは、その下流縁（すなわち、下流の細長い拡散部に面した縁）より長い上流縁（すなわち、上流の細長い拡散部に面した縁）を有する先細の多結晶シリコン構造を用いて実装される。先細の加算ゲート構造は、両方の上流の細長い拡散部から、下流の細長い拡散部へのイメージ電荷の効率よい移動を促進する。好ましい実施形態において、同様に先細の出力ゲート構造が、Ｖ字形融合区分（すなわち、加算ゲート構造と、下流の細長い拡散部の間）の下流部分の上に配置され、感知ノードから加算ゲートへの電荷漏出を防止するように働く。
【００１６】
別の特定の実施形態によれば、各列の関連ペアの共有出力回路は、下流の（第３）細長い拡散部内に形成された浮遊拡散と、浮遊拡散に、導電性（金属または多結晶シリコン）構造によって作動的に結合されたオンチップ前置増幅器を含む。一実施形態において、導電性構造は、下部／垂直ポリ（ｐｏｌｙ）部がコンタクトホールを貫通して浮遊拡散に延出し、上部／水平ポリ部が下部／垂直ポリ部から水平に延出して、オンチップ前置増幅器の第１段ゲイントランジスタのためのゲート構造を形成するように形成されパターニングされた多結晶シリコン構造を用いて実装される。この構成は、浮遊拡散とポリシリコンゲート構造のセルフアライメントを促進して、金属配線の必要なく前置増幅器の接続を促進して、それによってさらに雑音と浮遊拡散の静電容量を減少させて、電荷変換効率を増加させ、それによりセンサの信号雑音比を改良する。
【００１７】
本発明のデュアルカラムパラレルＣＣＤセンサを用いた検査方法は、放射線を試料に指向させて集束させ、試料からの放射線を受け取って、受け取った放射線をＣＣＤイメージセンサに指向させることを含む。受け取られる放射線は散乱放射線または反射放射線を含み得る。ＣＣＤセンサは、２ペアのトランスファゲートと、共通加算ゲートと、浮遊拡散（感知ノードとしても知られる）と、２列ごとに１つの増幅器を備えたデュアルカラムパラレル読み出し構造を組み込んでいる。デュアルカラムパラレル読み出し構造は、全ての列が同じ電荷移動および信号読み出し経路を有するような方式で実装される。一実施形態において、デュアルカラムパラレルＣＣＤは、増幅器に接続されたポリシリコンコンタクトを有するセルフアラインされた浮遊拡散を用いてよい。別の実施形態において、デュアルカラムパラレルＣＣＤは、均等チャネル応答および最小クロストークを有する読み出し構造内の金属配線を備えてよい。
【００１８】
検査方法はさらに、クロック電圧波形を生成することを含んでよく、また、オンチップデュアルカラムパラレル読み出しおよびオフチップ信号処理回路を、センサ読み出しの適切な同期化と出力信号のデジタル化のために制御することを含んでよい。オンチップデュアルカラムパラレル読み出しおよびオフチップ信号処理回路を駆動するためのクロック電圧波形およびタイミング構成の３つの典型的な実施形態が説明される。これらは、センサ出力の同期化のための可能な方法のいくつかを説明するための単なる例に過ぎない。上記のクロック駆動スキームはアナログ−デジタルコンバータ（ＡＤＣ）、デジタル信号プロセッサ、クロックドライバおよび外部処理、記憶および制御回路系を含む装置によって実装されてよい。
【００１９】
試料を検査するためのシステムも説明される。このシステムは、照明源、光検出デバイス、照明源からの光を試料に指向させ、試料からの光出力または反射を、デバイスおよび駆動回路に指向させるように構成された光学系を含む。一実施形態において、光検出デバイスは、時間遅延積分（ＴＤＩ）センサ等のＣＣＤアレイセンサを備えてよい。別の実施形態において、デバイスはＣＣＤラインセンサを備えてよい。ＣＣＤセンサは、隣接列のペアごとに、２ペアのトランスファゲート、１つの共通加算ゲート、１つの浮遊拡散および１つの増幅器を備えたデュアルカラムパラレル読み出し構造を組み込んでいる。ＣＣＤピクセルの各列は１ペアのトランスファゲートによって終端する。隣接列の各ペアは共通加算ゲートに統合し、共通加算ゲートは浮遊拡散に向けて先細になり、そこで増幅器は各イメージ電荷を出力電圧信号に変換する。デュアルカラムパラレル読み出し構造は、全ての列が実質的に同じ電荷移動と信号読み出し経路特性を有するような方式で実装される。駆動回路は、センサ出力を所望のタイミングで読み出すためにオンチップデュアルカラムパラレル読み出し構造とオフチップ信号処理回路にバイアス電圧とクロック信号を供給する。
【００２０】
一実施形態において、ＣＣＤセンサはさらに半導体膜を備えてよい。別の実施形態において、半導体膜は半導体膜の第１の表面上に形成された回路素子と、半導体膜の第２の表面上に堆積された高純度ホウ素層を含んでよい。さらに別の実施形態において、システムは複数のＣＣＤセンサを含んでよい。
【００２１】
試料は、検査中に光学系に対して移動するステージによって支持されてよい。電荷はステージの運動と同期してセンサから読み出されてよい。
【００２２】
典型的検査システムは、異なる入射角および／または異なる方位角および／または異なる波長を有するおよび／または偏光状態から試料を照明する１つ以上の照明経路を含んでよい。例示的検査システムは、試料によって異なる方向に反射または散乱された光および／または異なる波長および／または異なる偏光状態に感応する光を収集する１つ以上の収集経路を含み得る。
【図面の簡単な説明】
【００２３】
【図１】例示的検査システムの図である。
【図２Ａ】ライン照明と１つ以上の収集チャネルを備えた例示的検査システムの図である。
【図２Ｂ】ライン照明と１つ以上の収集チャネルを備えた例示的検査システムの図である。
【図３】垂直および斜めの照明を備えた例示的検査システムの図である。
【図４】例示的デュアルカラムパラレルＣＣＤセンサの図である。
【図４Ａ】作動中の図４の例示的デュアルカラムパラレルＣＣＤセンサの部分の図である。
【図４Ｂ】作動中の図４の例示的デュアルカラムパラレルＣＣＤセンサの部分の図である。
【図４Ｃ】作動中の図４の例示的デュアルカラムパラレルＣＣＤセンサの部分の図である。
【図４Ｄ】作動中の図４の例示的デュアルカラムパラレルＣＣＤセンサの部分の図である。
【図４Ｅ】作動中の図４の例示的デュアルカラムパラレルＣＣＤセンサの部分の図である。
【図４Ｆ】作動中の図４の例示的デュアルカラムパラレルＣＣＤセンサの部分の図である。
【図５】本発明の別の例示的実施形態に従って加工された読み出し構造を含む例示的デュアルカラムパラレルＣＣＤセンサの部分図である。
【図５Ａ】図５の例示的デュアルカラムパラレルＣＣＤセンサの加工を示す部分分解斜視図である。
【図５Ｂ】図５の例示的デュアルカラムパラレルＣＣＤセンサの加工を示す部分分解斜視図である。
【図５Ｃ】図５の例示的デュアルカラムパラレルＣＣＤセンサの加工を示す部分分解斜視図である。
【図５Ｄ】図５の例示的デュアルカラムパラレルＣＣＤセンサの加工を示す部分分解斜視図である。
【図５Ｅ】図５の例示的デュアルカラムパラレルＣＣＤセンサの加工を示す部分分解斜視図である。
【図５Ｆ】図５の例示的デュアルカラムパラレルＣＣＤセンサの加工を示す部分分解斜視図である。
【図５Ｇ】図５の例示的デュアルカラムパラレルＣＣＤセンサの加工を示す部分分解斜視図である。
【図６】本発明の一実施形態によるポリシリコントランスファゲート構造を備えたセルフアラインされた浮遊拡散のための例示的レイアウトを示す簡略平面図である。
【図７】本発明の別の実施形態によるオンチップ増幅器の金属配線の例示的レイアウトを示す簡略平面図である。
【図８Ａ】本発明の実施形態に従ってオンチップデュアルカラムパラレル読み出しおよびオフチップ信号処理回路を駆動するためのクロック信号の例示的電圧波形およびタイミング構成を示す図である。
【図８Ｂ】本発明の実施形態に従ってオンチップデュアルカラムパラレル読み出しおよびオフチップ信号処理回路を駆動するためのクロック信号の例示的電圧波形およびタイミング構成を示す図である。
【図８Ｃ】本発明の実施形態に従ってオンチップデュアルカラムパラレル読み出しおよびオフチップ信号処理回路を駆動するためのクロック信号の例示的電圧波形およびタイミング構成を示す図である。
【図９】イメージセンサ読み出しの同期化を伴ってデュアルカラムパラレルＣＣＤイメージセンサとオフチップ信号処理回路を駆動するための例示的装置を示す図である。
【発明を実施するための形態】
【００２４】
本発明は半導体検査システム用のセンサの改良に関する。以下の説明は、当業者が本発明を、特定の用途およびその要件の文脈で提供されたように作製し使用できるようにするために提示されている。本明細書で用いられる場合、「上部」、「下部」、「上に」、「下に」、「の下方に」、「左」、「右」、「垂直」、「水平」および「下方に」などの方向の用語は、説明目的のための相対位置を提供することを目的としており、基準の絶対枠を定める意図はない。説明された実施形態への種々の変更が当業者には明らかであり、本明細書で定義される一般原理は他の実施形態にも適用され得る。したがって、本発明は、図示され説明される特定の実施形態に限定される意図はなく、本明細書に記載される原理と新規の特徴に整合する最大範囲に即したものであるものとする。
【００２５】
図１は、ウェハ、レチクルまたはフォトマスクなどの試料１０８を検査するように構成された例示的検査システム１００を示す。試料１０８は、光学素子の下の試料１０８の異なる領域への移動を促進するためにステージ１１２上に配置される。ステージ１１２は、Ｘ−ＹステージまたはＲ−θステージを備えてよい。いくつかの実施形態において、ステージ１１２は検査中に焦点を維持するために試料１０８の高さを調節できる。別の実施形態において、焦点を維持するために対物レンズ１０５が調節され得る。
【００２６】
照明源１０２は１つ以上のレーザーおよび／または広帯域光源を備えてよい。照明源１０２はＤＵＶおよび／またはＶＵＶ放射線を放射してよい。対物レンズ１０５を含む光学素子１０３は放射線を試料１０８に指向させ、試料１０８に集束させる。光学素子１０３はさらに、ミラー、レンズ、偏光子および／またはビームスプリッタ（簡略化のため図示せず）を備えてもよい。試料１０８から反射または散乱された光は、光学素子１０３によって収集され、検出器アセンブリ１０４内のセンサ１０６に指向されてセンサ１０６に集束される。
【００２７】
検出器アセンブリ１０４は、本明細書に記載されるセンサのうち少なくとも１つを含む。一実施形態において、センサ１０６の出力は、出力を解析するコンピューティングシステム１１４に供給される。コンピューティングシステム１１４は、キャリア媒体１１６に記憶され得るプログラム命令１１８によって構成される。一実施形態において、コンピューティングシステム１１４は、本明細書に開示される方法に従って試料１０８上の構造を検査し、センサを読み出すように検査システム１００とセンサ１０６を制御する。
【００２８】
一実施形態において、照明源１０２は、アークランプ、レーザーポンププラズマ光源またはＣＷレーザーなどの連続源であってよい。別の実施形態において、照明源１０２はＱスイッチレーザーによって励起されるモードロックレーザー、Ｑスイッチレーザーまたはプラズマ光源などのパルス線源であってよい。Ｑスイッチレーザーを組み込んだ検査システム１００の一実施形態において、検出器アセンブリ１０４内のセンサまたは複数のセンサは、レーザーパルスと同期化される。
【００２９】
検査システム１００の１つの実施形態は、試料１０８上のラインを照明して、暗視野および／または明視野収集チャネルのうち１つ以上における散乱および／または反射光を収集する。この実施形態において、検出器アセンブリ１０４はラインセンサまたは電子衝撃ラインセンサを含んでよい。検査システム１００の別の実施形態は、試料１０８上の領域を照明して、暗視野および／または明視野収集チャネルのうち１つ以上における散乱および／または反射光を収集する。この実施形態において、検出器アセンブリ１０４はアレイセンサまたは電子衝撃アレイセンサを含んでよい。
【００３０】
検査システム１００の種々の実施形態の付加的な詳細は、２０１６年３月８日にＲｏｍａｎｏｖｓｋｙほかに発行された「Ｗａｆｅｒ  ｉｎｓｐｅｃｔｉｏｎ  ｓｙｓｔｅｍ」というタイトルの米国特許第９，２７９，７７４号、Ａｒｍｓｔｒｏｎｇほかによる「Ｓｐｌｉｔ  ｆｉｅｌｄ  ｉｎｓｐｅｃｔｉｏｎ  ｓｙｓｔｅｍ  ｕｓｉｎｇ  ｓｍａｌｌ  ｃａｔａｄｉｏｐｔｒｉｃ  ｏｂｊｅｃｔｉｖｅｓ」というタイトルの米国特許第７，９５７，０６６号、Ｃｈｕａｎｇほかによる「Ｂｅａｍ  ｄｅｌｉｖｅｒｙ  ｓｙｓｔｅｍ  ｆｏｒ  ｌａｓｅｒ  ｄａｒｋ−ｆｉｅｌｄ  ｉｌｌｕｍｉｎａｔｉｏｎ  ｉｎ  ａ  ｃａｔａｄｉｏｐｔｒｉｃ  ｏｐｔｉｃａｌ  ｓｙｓｔｅｍ」というタイトルの米国特許第７，３４５，８２５号、１９９９年１２月７日に発行された「Ｕｌｔｒａ−ｂｒｏａｄｂａｎｄ  ＵＶ  ｍｉｃｒｏｓｃｏｐｅ  ｉｍａｇｉｎｇ  ｓｙｓｔｅｍ  ｗｉｔｈ  ｗｉｄｅ  ｒａｎｇｅ  ｚｏｏｍ  ｃａｐａｂｉｌｉｔｙ」というタイトルの米国特許第５，９９９，３１０号、２００９年４月２８日に発行された「Ｓｕｒｆａｃｅ  ｉｎｓｐｅｃｔｉｏｎ  ｓｙｓｔｅｍ  ｕｓｉｎｇ  ｌａｓｅｒ  ｌｉｎｅ  ｉｌｌｕｍｉｎａｔｉｏｎ  ｗｉｔｈ  ｔｗｏ  ｄｉｍｅｎｓｉｏｎａｌ  ｉｍａｇｉｎｇ」というタイトルの米国特許第７，５１５，６４９号に記載されている。これら全ての特許は参照により本明細書に組み込まれる。
【００３１】
図２Ａおよび２Ｂは、本発明の別の例示的実施形態による、本明細書に記載されたセンサおよび／または方法を組み込んだ暗視野検査システムの態様を示す。図２Ａにおいて、照明光学素子２０１はレーザーシステム２２０を備え、レーザーシステム２２０は、光２０２を発生し、光２０２はミラーまたはレンズ２０３によって、被検ウェハまたはフォトマスク（試料）２１１の表面上のライン２０５に集束される。被検試料はパターン付きでもパターンなしでもよい。収集光学素子２１０は、ライン２０５から散乱された光を、レンズおよび／またはミラー２１２および２１３を用いてセンサ２１５に指向させる。収集光学素子２１０の光軸２１４は、ライン２０５の照明面にはない。いくつかの実施形態において、光軸２１４はライン２０５に対してほぼ垂直である。センサ２１５は、リニアアレイセンサなどのアレイセンサを備える。センサ２１５は、本明細書に記載されるセンサを備えてもよく、および／または、本明細書に記載される方法のうち１つがセンサを読み出すために用いられてよい。
【００３２】
図２Ｂは、複数の暗視野収集システム２３１、２３２および２３３の一実施形態を示し、各収集システムは、図２Ａの収集光学素子２１０と実質的に同じである。収集システム２３１、２３２および２３３は、図２Ａの照明光学素子２０１と実質的に同じ照明光学素子と組み合わせて用いられてよい。各収集システム２３１、２３２および２３３は、本明細書に記載されるセンサのうち１つ以上を組み込んでいる。試料２１１は、被検領域を光学素子の下で動かすステージ２２１上に支持される。ステージ２２１は、試料の大きな領域を最小デッドタイムで検査するために、検査中に好ましくは実質的に連続して移動するＸ−ＹステージまたはＲ−θを含んでよい。
【００３３】
図２Ａおよび２Ｂに示した実施形態による検査システムのさらなる詳細が、５／１２／２０１６に出願された「Ｓｅｎｓｏｒ  Ｗｉｔｈ  Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌａｂｌｅ  Ａｐｅｒｔｕｒｅ  Ｆｏｒ  Ｉｎｓｐｅｃｔｉｏｎ  Ａｎｄ  Ｍｅｔｒｏｌｏｇｙ  Ｓｙｓｔｅｍｓ」というタイトルの米国特許出願第１５／１５３，５４２号、２００９年４月２８日に発行された「Ｓｕｒｆａｃｅ  ｉｎｓｐｅｃｔｉｏｎ  ｓｙｓｔｅｍ  ｕｓｉｎｇ  ｌａｓｅｒ  ｌｉｎｅ  ｉｌｌｕｍｉｎａｔｉｏｎ  ｗｉｔｈ  ｔｗｏ  ｄｉｍｅｎｓｉｏｎａｌ  ｉｍａｇｉｎｇ」というタイトルの米国特許第７，５１５，６４９号、および２００３年８月１９日に発行された「Ｓｙｓｔｅｍ  ｆｏｒ  ｄｅｔｅｃｔｉｎｇ  ａｎｏｍａｌｉｅｓ  ａｎｄ／ｏｒ  ｆｅａｔｕｒｅｓ  ｏｆ  ａ  ｓｕｒｆａｃｅ」というタイトルの米国特許第６，６０８，６７６号に記載されている。これら特許および特許出願は全て、参照により本明細書に組み込まれる。
【００３４】
図３は、パターンなしウェハなどの試料上のパーティクルまたは欠陥を、垂直および斜めの照明ビーム両方を用いて検出するように構成された検査システム３００を示す。この構成において、レーザーシステム３３０はレーザービーム３０１を供給する。レンズ３０２は、空間フィルタ３０３を介してビーム３０１を集束する。レンズ３０４はビームをコリメートしてそれを偏光ビームスプリッタ３０５に伝える。ビームスプリッタ３０５は第１の偏光成分を垂直照明チャネルに伝え、第２の偏光成分を斜めの照明チャネルに伝え、第１の成分と第２の成分は直角である。垂直照明チャネル３０６において、第１の偏光成分は光学素子３０７によって集束され、ミラー３０８によって試料３０９の表面のほうに反射される。試料３０９（ウェハまたはフォトマスクなど）によって散乱された放射線は、放物面鏡３１０によって収集されてセンサ３１１に集束される。
【００３５】
斜めの照明チャネル３１２において、第２の偏光成分はビームスプリッタ３０５によってミラー３１３に反射され、ミラー３１３はそのようなビームを１／２波長板３１４を介して反射し、それは光学素子３１５によって試料３０９に集束される。斜めのチャネル３１２内の斜めの照明ビームに由来し試料３０９によって散乱された放射線は、放物面鏡３１０によって収集されてセンサ３１１に集束される。センサ３１１と被照明領域（試料３０９上の垂直および斜めの照明チャネルからの）は好ましくは放物面鏡３１０の焦点にある。
【００３６】
放物面鏡３１０は試料３０９から散乱された放射線をコリメートしてコリメートビーム３１６にする。次にコリメートビーム３１６は対物レンズ３１７によって、また、分析器３１８を介してセンサ３１１に集束される。放物面形状以外の形状を有する湾曲鏡面も用いられ得ることに留意されたい。機器３２０は、試料３０９の表面を横断してスポットが走査されるように、ビームと試料３０９の間の相対運動を提供できる。センサ３１１は本明細書に記載されるセンサのうち１つ以上を備えてよい。２００１年３月１３日にＶａｅｚ−Ｉｒａｖａｎｉほかに発行された「Ｓａｍｐｌｅ  ｉｎｓｐｅｃｔｉｏｎ  ｓｙｓｔｅｍ」というタイトルの米国特許第６，２０１，６０１号、２０１６年３月８日にＲｏｍａｎｏｖｓｋｙほかに発行された「Ｗａｆｅｒ  ｉｎｓｐｅｃｔｉｏｎ」というタイトルの米国特許第９，２７９，７７４号、および２０１６年４月７日に公開されたＶａｚｈａｅｐａｒａｍｂｉｌほかによる「ＴＤＩ  Ｓｅｎｓｏｒ  ｉｎ  ａ  Ｄａｒｋｆｉｅｌｄ  Ｓｙｓｔｅｍ」というタイトルの米国特許出願公開第２０１６−００９７７２７号は検査システム３００の付加的な態様と詳細を説明している。これらの文献は参照により本明細書に組み込まれる。
【００３７】
図４は、本発明のある種の実施形態による例示的デュアルカラムパラレルＣＣＤセンサ４００を示す。センサ４００は、偶数個の列４０１−１乃至４０１−８を備える。好ましい実施形態において、センサ４００は約５０列乃至約１０，０００列を備える。各列４０１−１乃至４０１−８は、等しい個数の矩形または長方形のピクセルを備えている（例えば、列４０１−１は８個のピクセル４０１１−１１乃至４０１１−１８を含み、列４０１−８は８個のピクセル４０１１−８１乃至４０１１−８８を含む）。好ましい実施形態において、センサ４００はアレイデュアルカラムパラレルＣＣＤであり、各列は約５０乃至約１０，０００ピクセルを備える。アレイの各列内のピクセルの個数は、列の個数と等しくても、等しくなくてもよい。別の実施形態（図示せず）において、センサはラインデュアルカラムパラレルＣＣＤであってよく、各カラムは単一のピクセルを備えている。ラインセンサは、Ａｒｍｓｔｒｏｎｇほかによって出願され２０１１年３月３１日に公開された「Ｉｎｓｐｅｃｔｉｏｎ  Ｓｙｓｔｅｍ  Ｕｓｉｎｇ  Ｂａｃｋ  Ｓｉｄｅ  Ｉｌｌｕｍｉｎａｔｅｄ  Ｌｉｎｅａｒ  Ｓｅｎｓｏｒ」というタイトルの、米国特許出願公開第２０１１−００７３９８２号に記載の抵抗ゲートに類似した抵抗ゲート、または、上記で引用した米国特許出願第１５／１５３，５４３号に記載の抵抗ゲートに類似した抵抗ゲートを組み込んでもよく、両特許出願は参照により本明細書に組み込まれる。光、放射線または帯電パーティクルはセンサ４００上に入射して、各ピクセル内にイメージ電荷を生成させる。イメージ電荷は、以下に説明する方式でピクセルに印加される３相ライン制御（クロック）信号ＰＶ１、ＰＶ２およびＰＶ３（ＰＶ１、ＰＶ２およびＰＶ３は、垂直クロック信号とも呼ばれる）によってピクセルの列を降下する。例えば、ピクセル４０１１−８１で生成したイメージ電荷は、制御信号ＰＶ１−ＰＶ３に応答してピクセル４０１１−８２のほうに下降し、続いて、ピクセル４０１１−８８に達するまで列４０１−８に沿ってピクセルからピクセルに下降する。別の実施形態では、３相ライン制御信号の代わりに２相ライン制御信号が用いられてよい。３相ライン制御信号で構成されたセンサの利点は、電荷が、ＰＶ１−ＰＶ３に印加された適切な駆動信号によっていずれの方向にも移動され得ることであり、それに対し２相ライン制御信号は電荷を一方向にしか移動できない。３相ライン制御信号を用いたセンサには、いずれの方向にも信号の読み出しを可能にするために、ピクセルアレイの上部と下部の両方に読み出し回路が構成されてよい（図４ではアレイの下部での読み出し回路４０２のみが示されている）。単一方向移動が必要なのか双方向の移動が必要なのかによって、センサ４００は２相ライン制御信号か３相ライン制御信号を用いてよい。
【００３８】
図４の下部を参照すると、デュアルカラムパラレルＣＣＤセンサ４００はさらに、列４０１−１乃至４０１−８に沿って移動されたイメージ電荷を、出力電圧信号ＶＯＵＴ１乃至ＶＯＵＴ４に変換するように機能する読み出し（出力）回路４０２を含む。読み出し回路４０２は、隣接列４０１−１乃至４０１−８の関連するペアからイメージ電荷をそれぞれ受け取る複数の読み出し構造４０２−１乃至４０２−４を含み、それにより、各列に沿って伝えられたイメージ電荷は、隣接する関連列で共有の読み出し構造によって出力電圧信号に変換される。例えば、列４０１−１と関連列４０１−２に沿って伝えられたイメージ電荷は、読み出し構造４０２−１によって出力電圧信号ＶＯＵＴ１に変換される。同様に、読み出し構造４０２−２は関連列４０１−３および４０１−４から受け取ったイメージ電荷を変換して出力電圧信号ＶＯＵＴ２を生成し、読み出し構造４０２−３は関連列４０１−５および４０１−６から受け取ったイメージ電荷を変換して出力電圧信号ＶＯＵＴ３を生成し、読み出し構造４０２−４は関連列４０１−７および４０１−８から受け取ったイメージ電荷を変換して出力電圧信号ＶＯＵＴ４を生成する。
【００３９】
各読み出し構造４０２−１乃至４０２−４は、それぞれのイメージ信号をトランスファゲート制御信号Ｃ１およびＣ２に従って共有加算ゲートに移動するように構成された２ペアのトランスファゲートを含み、それは次に、イメージ信号を、加算ゲート制御信号ＳＧに従って関連する感知ノードに伝える。例えば、読み出し構造４０２−１は、列４０１−１に配置された第１ペアのトランスファゲート４０３−１と、列４０１−２に配置された第２ペアのトランスファゲート４０３−２を含み、トランスファゲートペア４０３−１および４０３−２は、列４０１−１および列４０１−２からのそれぞれのイメージ信号を共有加算ゲート４０４−１に伝えるように制御され、加算ゲート４０４−１はイメージ信号を出力回路４０７−１に伝えるように構成され、出力回路４０７−１は、一例において浮遊拡散（感知ノード）４０５−１および増幅器４０６−１を含む。同様に、読み出し構造４０２−４は、列４０１−７および列４０１−８からのそれぞれのイメージ信号を、出力回路４０７−４（例えば、浮遊拡散４０５−４および増幅器４０６−４）から伝送するために共有加算ゲート４０４−４に伝えるために配置されたトランスファゲートペア４０３−７および４０３−８を含む。イメージ電荷が列４０１−７を下降するにつれ、トランスファゲートペア４０３−７はピクセル４０１１−７８から共通加算ゲート４０４−４へのイメージ電荷の移動を制御して、イメージ電荷が漏出してピクセル４０１１−７８に戻ることを防止する。トランスファゲートペア４０３−８は、列４０１−８およびその列４０１１−８８の最終ピクセルに関して同じ機能を実行する。加算ゲート４０４−４は電荷移動中に雑音を付加せずにイメージ電荷を蓄積する。共通加算ゲート４０４−４の下部に、浮遊拡散４０５−４が形成されて、共通加算ゲートから移動されたイメージ電荷を収集し格納する。トランスファゲートペア４０３−７および４０３−８と共通加算ゲート４０４−５は、２つの隣接列からのイメージ電荷が、浮遊拡散４０５−４に逐次クロック制御されて出されるようにクロック／制御信号Ｃ１、Ｃ２およびＳＧによって制御される。上記のクロック信号の電圧波形とタイミング構成は図８Ａ、８Ｂおよび８Ｃに描写されている。浮遊拡散４０５−４は共有増幅器４０６−４に取り付けられ、共有増幅器４０６−４はイメージ電荷を電圧に変換して、バッファ済み電圧をオフチップＡＤＣ（図示せず）に伝送する。増幅器４０６−４の詳細については以下に説明する。
【００４０】
図４Ａ乃至４Ｆは、デュアルカラムパラレルＣＣＤセンサ４００の一部分を描写しており、読み出し構造４０２−４をさらに詳細に示し、また、センサ４００の例示的な簡略操作中の列４０１−７および４０１−８からの２つのイメージ電荷Ｃ１１およびＣ１２の、読み出し構造４０２−４への移動も描写している。これらの図において、センサ４００の動作状態が６つの逐次時間周期ｔ０乃至ｔ５で描写され、それらは、各図の上部にかっこで示されている（例えば、図４Ａは、「４００（ｔ０）」で示される初期周期ｔ０中のセンサ４００を示す）。以下の説明を簡略化するために、図４Ａ乃至４Ｆでは、明確にするためイメージ電荷Ｃ１１およびＣ１２の位置のみが描写され、時間ｔ０乃至ｔ５の間に回路素子によって同時に処理される他のイメージ電荷は省略されている。読み出し構造４０２−１乃至４０２−３（図４）の動作は、以下に説明するものと本質的に同じであると理解される。
【００４１】
図４Ａは、（第１と第２の）イメージ電荷が、読み出し構造４０２−４に伝えられる前にピクセル４０１１−７８および４０１１−８８にそれぞれ格納される場合のセンサ４００（ｔ０）を示す。ピクセル４０１１−７８および４０１１−８８はそれぞれ、イメージ電荷Ｃ１１およびＣ１２を生成し（すなわち、収集および／または一時的に格納）、次にイメージ電荷Ｃ１１およびＣ１２を、１つ以上のライン制御信号ＰＶＸ（例えば、図４に示す３相信号ＰＶ１、ＰＶ２およびＰＶ３）に従って読み出し構造４０２−４に伝えるように構成される。読み出し構造４０２−４は、ピクセル４０１１−７８および８８それぞれからイメージ電荷Ｃ１１およびＣ１２を受け取るように構成された第１行トランスファゲート４０３−７１および４０３−８１と、トランスファゲート４０３−７１および４０３−８１それぞれからイメージ電荷Ｃ１１およびＣ１２を受け取るように構成された第２行トランスファゲート４０３−７２および４０３−８２と、トランスファゲート４０３−７２および４０３−８２に結合された加算ゲート４０４−４と、加算ゲート４０４−４に結合された出力回路（例えば、浮遊拡散４０５−４および増幅器４０６−４）を含む。第１および第３トランスファゲート４０３−７１および４０３−７２がトランスファゲートペア４０３−７を形成し（図４参照）、第２および第４トランスファゲート４０３−８１および４０３−８２がトランスファゲートペア４０３−８を形成し（図４参照）、各ペアのトランスファゲート間の信号経路は、イメージ電荷Ｃ１１およびＣ１２がそれぞれ、列４０１−７（すなわち、トランスファゲート４０３−７１から４０３−７２に）および４０１−８（すなわち、トランスファゲート４０３−８１から４０３−８２に）のみを移動するように制約されるよう構成されることに留意されたい。
【００４２】
図４Ａに示すように、本発明の一態様によれば、第１行トランスファゲート４０３−７１および４０３−８１は、第２行トランスファゲート４０３−７２および４０３−８２と有効に交差結合される（例えば、トランスファゲート４０３−７１と４０３−８２の間に接続された導体４０８−１によって、また、トランスファゲート４０３−７２と４０３−８１の間に接続された導体４０８−２によって示されるように）。この構成により、（第１）トランスファゲート４０３−７１に印加された（第１）トランスファゲート制御信号Ｃ１は（第４）トランスファゲート４０３−８２にも実質的に同時に印加され、（第２）トランスファゲート４０３−８１に印加された（第２）トランスファゲート制御信号Ｃ２は（第３）トランスファゲート４０３−７２にも実質的に同時に印加される。以下に説明するように、このような方式で隣接列内のトランスファゲートを有効に交差結合することは、交互の時間周期中の、単一の出力回路へのイメージ電荷の確実な移動を促進し（例えば、加算ゲート４０４−４によって）、それにより、単一の増幅器４０６−４によって２つの列４０１−７および４０１−８内に生成するイメージ電荷の出力を促進する。
【００４３】
本発明の別の態様によれば、加算ゲート４０４−４は、異なる時間周期中に第２行（第３および第４）トランスファゲート４０３−７２および４０３−８２からイメージ電荷を受け取るように構成され、また、受け取ったイメージ電荷それぞれを、加算ゲート制御信号ＳＧに従って浮遊拡散４０５−４に伝えるように構成される。以下に説明するように、トランスファゲート４０３−７１のトランスファゲート４０３−８２との交差結合、およびトランスファゲート４０３−７２のトランスファゲート４０３−８１との交差結合は、一度に１つのイメージ電荷のみが加算ゲート４０４−４に移動されることを確実にし、それによって２つの列４０１−７および４０１−８から、増幅器４０６−４によって関連する出力信号を生成するために作動的に結合された単一の浮遊拡散４０５−４へのイメージ電荷の簡略化された確実な移動を促進する。２つの列４０１−７および４０１−８からのイメージ電荷の出力を促進するために、ライン制御信号（複数可）ＰＶＸのラインクロックレートの二倍であるクロックレートで加算ゲート制御信号ＳＧが提供される。
【００４４】
図４Ｂおよび４Ｃは、簡略化された例示的実施形態による、ピクセル４０１１−７８および４０１１−８８からトランスファゲートへのイメージ電荷Ｃ１１およびＣ１２の交互の（逐次）移動中の時間周期ｔ１およびｔ２でのセンサ４００を描写する。時間周期ｔ１（図４Ｂ）中に、ライン制御信号ＰＶＸとトランスファゲート制御信号Ｃ１は駆動／切り替えられて、ピクセル４０１１−７８から第１のトランスファゲート４０３−７１へのイメージ電荷Ｃ１１の移動およびピクセル４０１１−８８から第２のトランスファゲート４０３−８１へのイメージ電荷Ｃ１１の移動を引き起こす。時間周期ｔ２（図４Ｃ）中に、トランスファゲート制御信号Ｃ１およびＣ２は駆動されて、第１のトランスファゲート４０３−７１から第３のトランスファゲート４０３−７２へのイメージ電荷Ｃ１１の移動を引き起こす。
【００４５】
図４Ｄおよび４Ｅは、イメージ電荷Ｃ１１およびＣ１２の、第２行トランスファゲート４０３−７２および４０３−８２から加算ゲート４０４−４への引き続いた逐次移動中の時間周期ｔ３およびｔ４の間のセンサ４００を描写する。（第１）時間周期ｔ３（図４Ｄ）中に、（第１）トランスファゲート制御信号Ｃ１、（第２）トランスファゲート制御信号Ｃ２および加算ゲート制御信号ＳＧは駆動／切り替えられて、第２行トランスファゲート４０３−７２から加算ゲート４０４−４へのイメージ電荷Ｃ１１の移動を引き起こし、また同時に、第１行トランスファゲート４０３−８１から第２行（第４）トランスファゲート４０３−８２へのイメージ電荷Ｃ１２の移動を引き起こす。図４Ｄに描写された２つの電荷移動は、トランスファゲート４０３−７１と４０３−８２の有効な交差結合により、および、トランスファゲート４０３−８１と４０３−７２の有効な交差結合により、トランスファゲート制御信号Ｃ１およびＣ２の駆動／切り替えに応答して作動的に有益に調整されることに留意されたい。（第２）時間周期ｔ４（図４Ｅ）中に、（第１）トランスファゲート制御信号Ｃ１および加算ゲート制御信号ＳＧは駆動／切り替えられて、第２行トランスファゲート４０３−８２から加算ゲート４０４−４へのイメージ電荷Ｃ１２の移動を引き起こす。
【００４６】
図４Ｅおよび４Ｆは、イメージ電荷Ｃ１１およびＣ１２の、加算ゲート４０４−４から浮遊拡散４０５−４への引き続いた逐次移動中の時間周期ｔ４およびｔ５の間のセンサ４００を描写する。図４Ｅに示すように、（第２）時間周期ｔ４中に、加算ゲート４０４−４は加算ゲート制御信号ＳＧによってイメージ電荷Ｃ１１を浮遊拡散４０５−４に移動するように制御され、それにより、浮遊拡散４０５−４に格納されていた関連する電荷は、増幅器４０６−４に、イメージ電荷Ｃ１１に対応する出力信号ＶＯＵＴ−Ｃ１１を生成させる。それに続く時間周期ｔ５（図４Ｆ）の間、加算ゲート４０４−４は、加算ゲート制御信号ＳＧによって制御されて、浮遊ゲート４０５−４にイメージ電荷Ｃ１１を移動させ、それにより、浮遊拡散４０５−４に格納されていた関連する電荷は、増幅器４０６−４に、イメージ電荷Ｃ１２に対応する出力電圧信号ＶＯＵＴ−Ｃ１２を生成させる。浮遊拡散４０５−４は、各電荷移動の間に（すなわち、Ｃ１１の移動の後且つＣ１２の移動の前に）リセットされてもよく、または、Ｃ１１の移動の前にのみリセットされてもよいことに留意されたい。リセットトランジスタおよびリセット信号は、図を簡略化し、電荷移動の動作をより明確に説明するために図４、４Ａ−Ｆには描写されていない。
【００４７】
図４Ａ乃至４Ｆに示した例によって設定されているように、センサ４００は、２列ごとに１つの増幅器の構成を提供し、それは、出力クロックレートをわずかに増加させる（すなわち、加算ゲート制御信号ＳＧは、ライン制御信号（複数可）ＰＶＸのラインクロックレートの二倍だけのクロックレートを有する）だけで、高切り替え電流、高読み出し雑音及び１列ごとに１つの増幅器の構成に関連する増幅器スペース問題を回避することによって小さい列ピッチ（例えば、約１０μｍから約２５μｍ間）のＣＣＤセンサの製造を促進する。
【００４８】
図５は、本発明の例示的な好ましい実施形態によるデュアルカラムパラレルＣＣＤイメージセンサ５００の部分を示す。
【００４９】
本発明の一態様によれば、センサ５００は、２つの列５１１および５１２から１つの共有出力回路へのイメージ電荷の移動を促進するように働く対称なＹ字形埋込拡散５０２を含む。Ｙ字形埋込拡散５０２は、半導体基板５０１上に形成された連続ｎドープ領域を備え、Ｖ字形融合区分５０２−４によって下流（第３の）細長い部分５０２−３に接続された平行な上流の（第１および第２）細長い部分５０２−１と５０２−２を含む。連続ｎドープ領域は、ピクセル５２０−１および５２０−２によって蓄積されたイメージ電荷（電子を含む）が、上流の細長い部分５０２−１および５０２−２に沿って移動するように制約されて、それぞれＶ字形融合区分５０２−４によって下流の細長い部分５０２−３に指向されるように、既知の技法を用いて形成される。
【００５０】
ピクセル５２０−１および５２０−２は、それぞれ上流の細長い部分５０２−１と５０２−２の上に形成された多結晶シリコンピクセルゲート構造５1５−１、５1５−２および５1５−３によって対応する関連列５１１および５１２に形成される。付加的なピクセルが、各列５１１および５１２（例えば、図のピクセル５２０−１および５２０−２の上に）形成されてよい。ピクセル５２０−１および５２０−２によって生成されるイメージ電荷は、以下に説明する方式で生成される３相ピクセル制御信号ＰＶ１、ＰＶ２およびＰＶ３によって、列５１１および５１２を下って移動するように制約される（すなわち、上流の細長い拡散部５０２−１および５０２−２によって）。
【００５１】
前の実施形態と同様に、センサ５００は、第１行（第１および第２）トランスファゲート５２３−１および５２３-２と、第２行（第３および第４）トランスファゲート５２３−３および５２３−４を含む２行のトランスファゲート５２３−１乃至５２３−４を含む。第１行のトランスファゲート５２３−１および５２３-２は、上流の（第１および第２）細長い拡散部５０２−１および５０２−２の上に、ピクセル５２０−１および５２０−２と第２行トランスファゲートの間に、それぞれ作動的に配置された多結晶シリコントランスファゲート構造５０４−１１および５０４−１２によって形成される。第２行トランスファゲート５２３−３および５２３-４は、第１行トランスファゲートとＶ字形融合区分５０２−４の細長い拡散部５０２−１および５０２−２の上にそれぞれ作動的に配置された多結晶シリコントランスファゲート構造５０４−２１および５０４−２２によって形成される。この構成によって、（第１および第３）トランスファゲート５２３−１および５２３−３は、チャネル５１１に沿って伝えられたイメージ電荷をＶ字形融合区分５０２−４のほうに移動するように構成され、（第２および第４）トランスファゲート５２３−２および５２３−４は、関連する第２チャネル５１２に沿って伝えられたイメージ電荷をＶ字形融合区分５０２−４のほうに移動するように構成される。
【００５２】
上記に記載したように、トランスファゲート５２３−１乃至５２３−４を形成するトランスファゲート構造は、有効に交差結合されて、列５１１および５１２から加算ゲート５２４へのイメージ電荷の効率よく確実な移動を促進する。特に、（第１）トランスファゲート５２３−１および（第４）トランスファゲート５２３−４は、信号ライン５６２−１で伝送されるトランスファゲート制御信号Ｃ１を受け取るために結合され、（第２）トランスファゲート５２３−２および（第３）トランスファゲート５２３−３は、信号ライン５６２−２で伝送されるトランスファゲート制御信号Ｃ２を受け取るために結合される。この構成は本明細書では有効交差結合と呼ばれるが、その所以は、第１と第４のトランスファゲート５２３−１と５２３−４が、（第１）トランスファゲート制御信号Ｃ１が第１のトランスファゲート構造５０４−１１に印加されるときに実質的に同時に（第４）トランスファゲート構造５０４−２２に印加されるように有効に結合され、また、第２と第３トランスファゲート５２３−２と５２３−３が、（第２）トランスファゲート制御信号Ｃ２が第２トランスファゲート構造５０４−１２に印加されるときに実質的に同時に（第３）トランスファゲート構造５０４−２１に印加されるように有効に結合されているからである。
【００５３】
描写された実施形態によれば、有効交差結合は、２つの関連するトランスファゲート構造の間に接続された１つ以上の導電性（例えば、金属またはドープ多結晶シリコン）リンク構造を用いて少なくとも部分的に達成される。図５の２つの列間の領域を参照すると、第１行、第１列トランスファゲート構造５０４−１１は、領域分離列５１１および５１２の上に右側に延在する水平に配向した細長い多結晶シリコンゲート構造として実装され、第２行、第２列トランスファゲート構造５０４−２２は、領域分離列５１１および５１２の上に左側に延在する水平に配向した細長い多結晶シリコンゲート構造として実装される。トランスファゲート構造５０４−１１と５０４−２２の部分を水平方向に重複させることにより、これらの２つの構造は、列（垂直）方向に対して平行に延在する導電性リンク構造５３２によって電気的に接続される。このリンク構成は、トランスファゲート制御信号Ｃ１がトランスファゲート構造５０４−１１に印加されるときに、トランスファゲート構造５０４−２２にも実質的に同時に印加される（すなわち、導電性リンク構造５３２を介した伝送によって）ことによって、関連するトランスファゲート構造５０４−１１および５０４−２２にわたる確実な交差結合制御を促進する。
【００５４】
加算ゲート５２４は、加算ゲート５２４が、列５１１または５１２いずれかから下流の細長い拡散部５０２−３にイメージ電荷を移動するべく機能するように、Ｖ字形融合領域５０２−４の上に形成されている。一実施形態において、加算ゲート５２４は、その下流縁５０５Ｂのその幅Ｗ２よりも長い幅Ｗ１（すなわち、列５１１および５１２に対して垂直な方向に測定された）を有する上流縁５０５Ａを有する先細の多結晶シリコン構造として実装される。この先細の加算ゲート構造は、上流の細長い拡散部５０２−１および５０２−２から下流の細長い拡散部５０２−３へのイメージ電荷の効率よい移動を促進する。加算ゲート５０５は、加算ゲート４０４−４を参照して上記で説明したのと同じ方式で機能するように加算ゲート制御信号ＳＧによって制御され、その場合、加算ゲート制御信号ＳＧのクロックレートは、ピクセル制御信号ＰＶ１、ＰＶ２およびＰＶ３のラインクロックレートよりも二倍高速である。一実施形態において、Ｖ字形融合区分５０２−４の下流部分の上（すなわち、加算ゲート構造５０５と下流の細長い拡散部５０２−３の間）に付加的な先細の出力ゲート構造（図５Ｃの構造５０６を参照）が配置され、感知ノードから電荷が漏出して加算ゲート５０５に戻ることを防止するように機能する。
【００５５】
作動中、ピクセル５２０−１および５２０−２で生成したイメージ電荷は、ラインクロック信号ＰＶ１、ＰＶ２およびＰＶ３によって決定されるクロックレートで列５１１および５１２に沿って移動される。種々の制御信号の波形の例が図８Ａ、８Ｂおよび８Ｃに示されている。図８Ａ、８Ｂおよび８Ｃに示したような波形がどのようにして電荷をセンサ５００に移動できるかに関する簡略な説明が以下にある。図８Ａ、８Ｂおよび８Ｃは、幾つかの実施形態において存在するが図５には描写されていないバッファゲート用の制御信号ＶＢを含むことに留意されたい。トランスファゲート制御信号Ｃ１が信号ライン５６２−１上でハイの電圧（すなわち、ローの電圧よりも正である電圧）を生成すると、トランスファゲート構造５０４−１１および５０４−２２の下にポテンシャル井戸が形成される。同様に、トランスファゲート制御信号Ｃ２が信号ライン５６２−２上でハイの電圧（すなわち、ローの電圧よりも正である電圧）を生成すると、トランスファゲート構造５０４−１２および５０４−２１の下にポテンシャル井戸が形成される。ラインクロック信号ＰＶ３がローの電圧に駆動されると、イメージ電荷はピクセル５２０−１および５２０−２から（または、代替的に、例えば図５Ｇおよび８Ａのバッファゲートへの制御信号ＶＢがローの電圧に駆動された場合、イメージ電荷は、図示しない列５１１および５１２内の介在バッファゲート下から）、トランスファゲート構造５０４−１１および５０４−１２下に移動する。チャネル５０２−１および５０２−２内の適切な位置に埋め込まれたバリアは、制御信号Ｃ１およびＣ２が概ね等しい電位にある間はゲート５０４−２１および５０４−２２下で電荷が移動することを防止する。ＣＣＤにおける２相クロック制御を可能にするための埋め込まれたバリアの使用は良く知られている。次に、トランスファゲート制御信号Ｃ１は、トランスファゲート制御信号Ｃ２が依然としてハイである間に信号ライン５６２−１上の電圧がハイからローに切り替わるように切り替えられ、それによってトランスファゲート５０４−１１および５０４−２２下のポテンシャル井戸が崩壊する。こうして、トランスファゲート５０４−１１下のイメージ電荷はトランスファゲート５０４−２１下に移動し、トランスファゲート５０４−２２下のイメージ電荷は加算ゲート５０５下に移動する。トランスファゲート制御信号Ｃ２がハイからローに切り替わると、トランスファゲート５０４−２１下のイメージ電荷は加算ゲート構造５０５下に移動し、一方で、トランスファゲート５０４−１２下のイメージ電荷はトランスファゲート構造５０４−２２下に移動する。限定ではないが例として、ハイの電圧は、基板の電位に対して約＋５Ｖの電圧を意味することがあり、それに対し、ローの電圧は基板の電位に対して約−５Ｖの電圧を意味することがある。当業者ならば、用いるべき適切な電圧は、埋込チャネル内のドーピングレベル（複数可）、ポリシリコンゲート電極のドーピングレベル、誘電層の厚さと誘電定数およびピクセルとゲート構造の寸法とフルウェルキャパシティを含む多くの要因に依存することを理解するであろう。
【００５６】
上記の操作を繰り返すことで、２つの列（すなわち、列５１１および５１２）内のピクセルによって生成されたイメージ電荷は、共有（共通）加算ゲート５０５によって単一の出力回路に逐次移動される。同時に、他のペアの列はそれらの電荷を、これらのペアの列用に配設された対応する共通加算ゲート下に逐次クロック制御する。上記のクロック信号の例示的電圧波形とタイミング構成が図８Ａ、８Ｂおよび８Ｃにさらに詳しく描写されている。図５に示された好ましい実施形態において、各列は１つのトランスファゲートペアを用いてイメージ電荷を共通加算ゲートにクロック制御する。別の実施形態において、一列につき２つ以上のトランスファゲートペアが、別の電荷移動スキームを実施するために用いられてよい。センサ５００はさらに、加算ゲート５０５内の２つの列からの電荷を、ラインクロック周波数の二倍で読み出す代わりにラインクロックと同じ速度で加算ゲート５０５を読み出すことによって加算するように操作されてよいことに留意されたい。これは、センサ５００を組み込んだ機器が、改良された信号対雑音比のために空間分解能をトレードオフする異なる動作モードを有することを可能にする。
【００５７】
図５の下部分を参照すると、出力回路は、下流の細長い拡散部５０２−３に形成された浮遊拡散５０７と、適切な（金属またはポリシリコン）導電性構造５３５によって浮遊拡散５０７に作動的に結合されたオンチップ前置増幅器回路５０９によって実装される。オンチップ前置増幅器５０９は、浮遊拡散５０７に格納されたイメージ電荷を電圧信号に変換して、バッファ済み電圧信号ＶＯＵＴを出力端子５１０に届けるように機能する。前置増幅器はＣＣＤセンサにおいて、信号を増幅および／またはバッファしてさらなる処理に向けて準備するために広く用いられる。当技術分野で知られる複数の前置増幅器およびバッファ構成が、デュアルカラムパラレルＣＣＤイメージセンサ５００での使用に適している。前置増幅器５０９は複数のトランジスタ、抵抗器およびコンデンサを備えてよい。例として、増幅器５０９は２段のソースフォロアを備えてよい。第１段ソースフォロアはゲイントランジスタＭ１と電流シンクトランジスタＭ２を含み、第２段ソースフォロアはゲイントランジスタＭ３を含み、それにより増幅器５０９の出力端子５１０はトランジスタＭ３のソース端子によって形成される。浮遊拡散５０７に接続されたソース端子と、リセットクロック信号ＲＧによって制御されるゲート端子と、リセット電圧ＲＤに接続されたドレイン端子を含むリセットトランジスタ５０８が配設される。典型的な動作（積分および読み出し）サイクルは、リセットトランジスタ５０８を切り替えることによって浮遊拡散５０７を電圧ＲＤにリセットし、所定の積分期間だけ待機し、次に出力端子５１０での出力電圧をサンプリングすることによって開始する。積分期間中に、出力端子５１０での電圧レベルは、浮遊拡散５０７にファネリング（ｆｕｎｎｅｌｅｄ）されたイメージ電荷に比例した量だけ変化する（より負になる）。読み出し期間中に、ＡＤＣ（図示せず）はアナログ電圧レベルを測定して、それをさらなる信号処理用にデジタル数に変換する。ＡＤＣはオンチップに配置されてもオフチップに配置されてもよい。
【００５８】
図５Ａ乃至５Ｇは、センサ５００の製造に関連する主要な加工の特徴を図示し、図５には図示されていない付加的な特徴を含む。例えば、図５Ａ乃至５Ｇは２つのみの列の代わりに５つの列を示しており、さらに、バッファゲートなどの任意の要素も示している。簡潔にするため前置増幅器の一部のみが示され、前置増幅器の付加的な特徴は以下で図７を参照して説明されることに留意されたい。
【００５９】
図５Ａは、既知の（例えばＣＭＯＳ）半導体処理技法を用いた適切なドーパントの拡散後であり且つ基板の上面の上に最下誘電層５４０を形成する前の基板５０１を示す。上記で説明したように、センサ５００は３つのＹ字形埋込拡散（チャネル）５０２−０、５０２−１および５０２−２を含み、例示のために拡散５０２−０の部分のみが示されている。各Ｙ字形埋込拡散は、５つのチャネルを形成する上流の細長い部分を含み、拡散５０２−１の上流の細長い拡散部５０２−１１と５０２−１２が第１と第２のチャネルを形成し、拡散５０２−２の上部細長い拡散部５０２−２１と５０２−２２が第３と第４のチャネルを形成し、拡散５０２−０の上流の細長い拡散部５０２−０１が第５のチャネルを形成する。一実施形態において、埋込チャネル拡散５０２−０、５０２−１および５０２−２は、既知の技法を用いてｐ型単結晶シリコン基板５０１Ａ上に形成されたエピタキシャルシリコン層５０１Ｂに拡散されたｎ型ドーパントによって形成される。別の実施形態において、埋込チャネルは、イメージ電荷（ホールを備える）が蓄積し移動するｎ型半導体基板の上へのｐ型ドーピングによって形成され得る。Ｖ字形埋込チャネル部分の幅は下流埋込拡散部５０２−０３、５０２−１３および５０２−２３に向かって漸次先細になる。下流埋込拡散部（例えば、埋込部５０２−１３の幅Ｗ３）の最小幅は、引き続いて形成される加算ゲートが、２つの関連する上流埋込拡散部（例えば、埋込部５０２−１１および５０２−１２）両方から伝えられたイメージ電荷を収容できるように設定される。
【００６０】
浮遊拡散５０７−０、５０７−１および５０７−２およびリセット拡散５０８−０１、５０８−１１および５０８−２１はそれぞれ、埋込チャネル５０２−０、５０２−１および５０２−２の狭端部に拡散されたｎ＋ドーパントによって形成される。浮遊拡散の静電容量を減少させるために、フルウェル信号レベルに整合する可能な最小サイズで浮遊拡散５０７が形成されることが好ましい。浮遊拡散の静電容量の減少は電荷変換効率（ＣＣＥ）の増加につながり、それにより出力端子５１０での改良された信号対雑音比につながる。
【００６１】
図５Ａには、前置増幅器５０９−０、５０９−１および５０９−２の第１段トランジスタのソース、ドレインおよびチャネル領域を形成する拡散５０９−０Ｍ１Ｄ、５０９−１Ｍ１Ｄ、５０９−２Ｍ１Ｄも示されている。これらの拡散の関係性は、以下で、浮遊拡散５０９−０、５０９−１および５０９−２に接続する多結晶シリコン構造の形成を参照して論じる。
【００６２】
図５Ｂは、第１の多結晶シリコンプロセスを描写し、そのプロセス中に誘電層５４０上に第１組の多結晶シリコン構造（「第１のポリ構造」として知られる）が形成される。これらの第１のポリ構造は、第１のピクセルゲート構造５1５−１と、第１行トランスファゲート構造５０４−１と、加算ゲート構造５０５と、相互接続構造５３５Ａとリセットゲート構造５０８−２を含む。図５Ｂの左側を参照すると、描写された第１のポリ構造は２つのピクセルゲート構造５1５−１１および５1５−１２を含み、それはピクセル５２０−１Ａおよび５２０−１Ｂの２つの行に対応する。５つの第１行トランスファゲート構造５０４−０２、５０４−１１、５０４−１２、５０４−２１および５０４−２２が、対応する上流の細長い拡散部の上に配置された別個の構造として形成される（例えば、第１行トランスファゲート構造５０４−０２は上流の細長い拡散部５０２−０２の上に延在する）。３つの加算ゲート構造５０５−０、５０５−１および５０５-２がそれぞれのＶ字形拡散部の上に形成される（例えば、加算ゲート構造５０５−０はＶ字形拡散部５０２−０４の上に配置される）。３つの導電性構造５３５Ａ−０、５３５Ａ−１および５３５Ａ−２は、それぞれの浮遊拡散の上に形成される（例えば、導電性構造５３５Ａ−０は浮遊拡散５０７−０の上に配置される）。最後に、３つのリセットゲート構造５０８−０１、５０８−１１および５０８−２１がそれぞれの下流拡散部の上に形成される（例えば、リセットゲート構造５０８−０１は下流拡散部５０２−０３の上に配置される）。
【００６３】
図５Ｂの右下部分に配置された部分断面図によって示されるように、一実施形態において各導電性構造５３５Ａ−０、５３５Ａ−１および５３５Ａ−２は、それらが、誘電層５４０を貫通して対応する浮遊拡散に延出する下部／垂直ポリ部と、水平に延出して第１段ゲイントランジスタゲート構造を形成する上部／水平ポリ部を含むように形成される。例えば、断面図を参照すると、ポリ部５３５Ａ−０は、誘電層５４０に形成された関連するコンタクトホール５４１を貫通して延出して浮遊拡散５０７−０に接する下部／垂直ポリ部５３５Ａ−０１と、下部／垂直ポリ部５３５Ａ−０１の上端から誘電層５４０の上面を横断して水平に延出するとともに拡散５０９−０Ｍ１Ｄの上に延出して前置増幅器５０９−０の第１段トランジスタのためのゲート構造を提供する上部／水平ポリ部５３５Ａ−０２を含む。この構成は、金属配線を必要とせずに各感知ノードと関連する前置増幅器との間の作動接続を促進し、それによって浮遊拡散の静電容量を減少させて電荷変換効率を増加させ、それによりセンサの信号対雑音比を向上させる。さらに、一実施形態において、浮遊拡散は、接続ポリ部を形成するために用いられたのと同じ開口部を通じて浮遊拡散を形成することによって導電性構造５３５Ａ−０、５３５Ａ−１および５３５Ａ−２とセルフアラインされる。従来型ＣＣＤセンサにおいて、浮遊拡散はコンタクトホールのエッチングとポリシリコン（すなわち、多結晶シリコン）堆積前に形成され、浮遊拡散、コンタクトホールおよびポリシリコンの間にミスアライメントがあればそれは寄生静電容量をもたらす。好ましい実施形態において、コンタクトホール５４１が先ず誘電層５４０を貫通してエッチングされ、続いて浮遊拡散５０７−０のドーピング、次に第１のポリシリコン材料の堆積と続き、それによって導電性構造５３５Ａ−０が浮遊拡散５０７−０にセルフアラインされる。こうしてセルフアラインされた浮遊拡散が形成されて、金属配線なしで第１段トランジスタＭ１のポリシリコンゲートに直接接続される。この技法はさらに、浮遊拡散の静電容量を減少して電荷変換効率を増加させ、それによって本明細書に記載されるＣＣＤセンサにおける信号対雑音比を改良する。１９７２年１０月２４日に、Ｖａｄａｓｚに発行され、参照により本明細書に組み込まれる「Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ  ｓｔｒｕｃｔｕｒｅ  ａｎｄ  ｍｅｔｈｏｄ  ｆｏｒ  ｍａｋｉｎｇ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ  ｓｔｒｕｃｔｕｒｅ」というタイトルの米国特許第３，６９９，６４６号は、埋込コンタクトとセルフアラインされた拡散の付加的な態様と詳細を記載している。
【００６４】
浮遊拡散５０７−０は、図５およびその関連する説明に詳細に記載された高濃度ドープ領域である。リセットトランジスタＭＲは、リセットトランジスタのソース端子としても機能する浮遊拡散の他方の側に隣接している。リセットトランジスタＭＲを切り替えることによって浮遊拡散をリセット電圧ＲＤにリセットした後で、イメージ電荷は出力ゲートＯＧによって浮遊拡散に移動されてオンチップ増幅器によって読み出される。
【００６５】
図５Ｃは第２の多結晶シリコンプロセスを描写し、そのプロセス中に第２のポリ構造が誘電層５４０の上に形成される。第２のポリ構造は、第２のピクセルゲート構造５1５−２、第２行トランスファゲート構造５０４−２および出力ゲート構造５０６を含む。第２のピクセルゲート構造５1５−２は、誘電層５４０の上面に部分的に形成されたピクセルゲート構造５1５−２１および５1５−２２を含み、また、隣接する第１のポリ構造の上に延在する隆起部分を含む（例えば、第２のポリゲート構造５１５−２１は第１のピクセルゲート構造５１５−１２に部分的に重複する）。同様に、バッファゲート構造５０３は、誘電層５４０の上面に部分的に形成された平面中央部分５０３Ａと、第１のピクセルゲート構造５1５−１１の１つの縁の上に延在するように形成された隆起した第１の縁部５０３Ａと、第１行トランスファゲート構造の第１の（左側）縁の上に延在するように（例えば、トランスファゲート構造５０４−０１２の上に）形成された隆起した第２の縁部５０３Ｃを含む。バッファゲート５０３は、ピクセル列から移動して出て行くイメージ電荷を一時的に格納して、イメージ電荷をトランスファゲートに移動するように機能する。各列に対して１つのバッファゲート５０３を図示しているが、バッファゲートが１つもなくても、または２以上のバッファゲートが用いられてもよい。１つの好ましい実施形態において、奇数行を駆動するクロック信号が、偶数行を駆動するクロックと実質的に１８０°位相を異にし、その結果最小基板電流が生じ、出力にほとんど雑音を加えないように、２行などの偶数の行のバッファゲートが用いられる。５つの別個の第２行トランスファゲート構造５０４−０２２、５０４−１２１、５０４−１２２、５０４−２２１および５０４−２２２が、それぞれが、平面中央部分と、第１行トランスファゲート構造の第２の（右側）縁の上に延在する隆起した第１の縁部と、加算ゲート構造５０５の左側縁の上に延在する隆起した第２の縁を含むように、バッファゲート構造５０３と同様の方式で形成される。例えば、第２行トランスファゲート構造５０４−０２２は、第１行トランスファゲート構造５０４−０１２の右側の側縁の上に延在する隆起した第１の縁部と、加算ゲート構造５０５−０の第１の（左側の縁）の上に延在する隆起した第２の縁を含む。３つの出力ゲート構造５０６−０、５０６−１および５０６−２は、それぞれが、平面部分と、それぞれ加算ゲート構造５０５−０、５０６−１および５０６−２の第２の（右側）縁の上に延在する１つの隆起した縁部を含むように同様の方式で形成される。描写された第１ポリ構造の上への第２ポリ構造の重複は既知の技法を用いて達成され、ゲート間の埋込拡散チャネルにおける潜在的なバリアを減少することによってイメージ電荷の不完全な移動を防止するように働く。異なる誘電ゲート絶縁体上に配置されるゲート構造を垂直に配置するなどの、他の既知の技法も用いられてよい。センサ用途および電荷移動要件によって、上記のゲートそれぞれは、１つ以上の多結晶またはアモルファスシリコンゲート構造によって実装されてよい。
【００６６】
各ゲートの一方の側付近において他方の側よりも低い埋込チャネルの電位が達成されるように、適切な高さの埋込バリアが、バッファおよびトランスファゲート下の埋込チャネル内の適切な位置に配置される。１つのゲートがハイの電位であり、隣接ゲートがローの電位である場合、この下部埋込チャネルの電位が、階段様の電位を形成し、それが、イメージ電荷が所望の方向にのみ移動されることを確実にする。２つの隣接ゲートが等しい電位である場合、下部埋込チャネル電位がバリアを形成し、それが、電位が１つのゲートから他のゲートにドリフトすることを防止する。
【００６７】
出力ゲート構造５０６−０、５０６−１および５０６−２はＹ字形埋込拡散５０２−０、５０２−１および５０２−２それぞれのＶ字形融合区分の下流部分の上（すなわち、加算ゲート構造と下流の細長い拡散部の間）に配置され、感知ノードから電荷が漏出して加算ゲート５０５−０、５０５−１および５０５−２に戻ることを防止するように機能する。各出力ゲート５０６−０乃至５０６−２は、誘電（ゲート絶縁体）層１４０上に配置された多結晶（またはアモルファス）シリコンゲート構造を含み、出力ゲート下で適切な電位が達成されるような電圧によってバイアスされる。関連する加算ゲート５０５−０乃至５０５−２から浮遊拡散５０７−０乃至５０７−２への電荷移動中に、出力ゲート構造５０６−０乃至５０６−２下の電位は共通加算ゲート領域下より高く、浮遊拡散領域下より低く、イメージ電荷は電位「階段」を上昇して加算ゲートから浮遊拡散に円滑に移動する。イメージ電荷のパケットが移動した後で、加算ゲート５０５−０乃至５０５−２の電圧はローからハイに切り替えられ、各加算ゲート下の電位は隣接出力ゲート下よりも高くなり、イメージ電荷は、出力ゲート下の電位バリアによって加算ゲートに漏出して戻ることが不能となる。加算ゲート５０５−０乃至５０５−２と類似した方式で、出力ゲート構造５０６−０乃至５０６−２は、それぞれ浮遊拡散５０７−０乃至５０７−２のほうに漸次先細になる幅で配置される。
【００６８】
図５Ｄは、第３の多結晶シリコンプロセスを描写し、そのプロセス中に第３のポリ構造が誘電層５４０の上に形成される。第３のポリプロセスは、本例においては、誘電層５４０の上面に部分的に形成されたピクセルゲート構造５１５−１３および５１５−２３を含み、隣接する第１および第２ポリ構造の上に延在する隆起部分を含む第３のピクセルゲート構造５１５−３を形成するために典型的に用いられる。例えば、第３のポリゲート構造５１５−１３は第１のピクセルゲート構造５１５−１１の左側の縁に部分的に重複し、また、第２のピクセルゲート構造５１５−１２の一部にも重複する。同様に、第３のポリゲート構造５１５−２３は第１のピクセルゲート構造５１５−２１の左側の縁に部分的に重複し、また、第２のピクセルゲート構造５１５−２２の一部にも部分的に重複する。これらの第３のポリ構造も、既知の技法を用いて形成される。
【００６９】
典型的なＣＣＤ製造プロセスは３つの異なる多結晶シリコン堆積を用いて３相ライン（垂直）クロックのために必要な３つのピクセルゲート構造を形成する。図５Ａ乃至５Ｄに描写された第１、第２および第３の多結晶構造は、センサ５００を加工するための１つの方式を示す。第１、第２および第３の多結晶構造の異なる組み合わせを用いてセンサを加工してもよい。例えば、バッファ、トランスファ、加算および出力ゲートは、第１と第２の多結晶構造からではなく第２と第３の多結晶構造から加工されてよい。別の例では、個々のゲートは２つの異なる多結晶層の組み合わせから加工されてよい。
【００７０】
図５Ｅは、第１のメタライゼーション（第１の金属）プロセスを描写し、そのプロセス中に金属配線構造の第１の層がポリ構造の上に形成される。金属配線構造のプレメタル誘電層５５０が下部誘電層５４０の上に形成され、任意で、既知の技法に従って平坦化される。次に下層構造へのコンタクト開口部（ビア）が、プレメタル誘電層５５０の上面を貫通して形成され、次に、金属ビア構造がビア開口部に形成されて、次に金属層が堆積されパターニングされて第１の金属構造を形成する。
【００７１】
例示的実施形態によれば、各第１行トランスファゲート構造が、関連する第２行トランスファゲート構造に、上記で説明した同時ゲート制御技法を満たす方式で電気的に接続されるように金属導電性リンク構造５３２Ａを形成するために、第１の金属プロセスが用いられる。特に、１つの列内の各第１行トランスファゲート構造は、関連する金属導電性リンク構造５３２Ａと対応する金属ビアによって隣接列内の第２行トランスファゲート構造に接続される。例えば、列５１２−０内の第１行トランスファゲート構造５０４−０１２は、隣接する隣列５１１−１内の第２行トランスファゲート構造５０４−１２１に、金属導電性リンク構造５３２Ａ−０１によって接続され、また、図５Ｅの上左部分に提供された部分断面図に示すように、接続は、プレメタル誘電層５５０を貫通する金属ビア５５５−１および５５５−２によって促進される。同様に、列５１１−１、５１２−１および５１１−２内に配置された第１行トランスファゲート構造は、それぞれ金属導電性リンク構造５３２Ａ−１１、５３２Ａ−１２および５３２Ａ−２２によって列５１２−１、５１１−２および５１２−２それぞれの第２行トランスファゲート構造に接続される。
【００７２】
図５Ｆおよび５Ｇは、第２のメタライゼーション（第２の金属）プロセスを描写し、そのプロセス中に金属配線構造の第２の層がポリ構造と第１の金属構造の上に形成される。第２の金属プロセスは、プレメタル誘電層５５０と第１の金属構造の上に中間金属誘電材料を堆積し、任意で平坦化することによって開始し、中間金属誘電層５６０を形成する。次に下層構造へのコンタクト開口部（ビア）が、中間金属誘電層５６０の上面を貫通して形成され、次に、金属ビア構造がビア開口部に形成されて、次に第２の金属層が堆積されパターニングされて第２の金属構造を形成する。例示的実施形態において、第２の金属プロセスは、種々のポリゲート構造に適切なバイアス電圧およびクロック／制御信号を伝導するために用いられる金属信号ラインを形成するために用いられ、その信号は、外部制御回路（図示せず）によって生成されて、既知の技法に従って半田バンプまたはワイヤボンドによって第２の金属信号ラインに印加される。分かりやすくするため、図５Ｆは、トランスファゲート制御信号Ｃ１およびＣ２を金属導電性リンク構造５３２Ａ−０１、５３２Ａ−１１、５３２Ａ−１２および５３２Ａ−２２に伝送するために用いられる第２の金属（信号ライン）構造５６２−１および５６２−２のみを示しており、第２の金属プロセス中に形成される残りの第２の金属構造は図５Ｇに描写されており、これら第２の金属構造のすべては同時に形成されることを理解されたい。
【００７３】
図５Ｆを参照すると、上記で説明したトランスファゲート機能を促進するために、第２の金属（信号ライン）構造５６２−１および５６２−２は、金属導電性リンク構造５３２Ａ−０１、５３２Ａ−１１、５３２Ａ−１２および５３２Ａ−２２に交互の配置で接続されている。つまり、信号ライン構造５６２−１は中間金属誘電層５６０内に画定された（すなわち、そこにエッチングされた）ビア開口５６１−１を貫通して延出する金属ビア構造５６５−１によって導電性リンク構造５３２Ａ−０１に接続される。交互の配置に従って、信号ライン構造５６２−２は、次のインライン導電性リンク構造５３２Ａ−１１に、中間金属誘電層５６０内に画定されたビア開口５６１−２を貫通して延在する金属ビア構造５６５−２によって接続され、信号ライン構造５６２−１は、次のインライン導電性リンク構造５３２Ａ−１２に接続される。信号ライン５６２−１および５６２−２は、例示的実施形態においてＸ軸方向に延出する金属導電性リンク構造５３２Ａ−０１、５３２Ａ−１１、５３２Ａ−１２および５３２Ａ-２２に対して垂直（すなわち、Ｙ軸方向）に延在することに留意されたい。
【００７４】
図５Ｇは、残りの第２の金属（信号ライン）構造５６２と、中間金属誘電体５６０上に形成され、対応するゲート構造とセンサ５００の拡散に制御およびバイアス信号を伝送するために用いられる例示的ビアコンタクト構造を示す。特に、６つのピクセル信号ライン５６２Ｐが、ラインクロック信号Ｐ１Ｖ、Ｐ２ＶおよびＰ３Ｖをピクセルゲート構造５1５に伝送するために用いられ、バッファ信号ライン５６２−３は、バッファ制御（クロック）信号ＶＢをバッファゲート構造５０３に伝送するために用いられ、信号ライン５６２−４および５６２−５は、加算ゲート制御信号ＳＧを加算ゲート構造５０５および出力ゲート５０６に伝送するために用いられ、リセットゲート信号ライン５６２−３は、リセットゲート制御信号ＲＧをリセットゲート構造５０８−２に伝送するために用いられ、リセットバイアス信号ライン５６２−３は、リセットバイアス信号ＲＤをリセット拡散５０８−１に伝送するために用いられる。簡略化のためピクセル信号ライン５６２Ｐは直線状金属ラインとして示されているが、実際にはこれらのラインは、センサ５００を加工するために用いられる半導体プロセスの最小フィーチャ（例えばライン幅および間隔）要件を満たすためにＶ字形パターンに配置される場合が多いことに留意されたい。トランスファゲート信号ライン５６２−１および５６２−２と、関連するトランスファゲート構造５０４−１および５０４−２との接続は上記で図５Ｆを参照して図示され説明されていることにも留意されたい。
【００７５】
図６は、本発明の別の例示的な好ましい実施形態による部分的デュアルカラムパラレルＣＣＤイメージセンサ６００を示す。センサ５００（上記で説明した）と同様に、センサ６００は、関連列６１１−０乃至６1２−２に配置されたピクセル（図示せず）からのイメージ電荷の移動を促進するためにＹ字形埋込拡散６０２−０、６０２−１および６０２−２を用い、各列の関連ペア（例えば、列６１１−１および６１１−２）は、上記で説明した方式で形成された単一の感知ノードを共有する。前の実施形態と同様に、センサ６００は、多結晶シリコンバッファゲート構造６０３によって制御される一行のバッファゲートと、多結晶シリコントランスファゲート構造（以下に説明する）によって形成された２行のトランスファゲートと、先細の多結晶シリコン加算ゲート構造６０５−０乃至６０５−２と、先細の多結晶シリコン出力ゲート構造６０６−０乃至６０６−２を含む。イメージセンサ６００は、実質的に、センサ５００を参照して上記に説明したように動作する。
【００７６】
センサ６００は、センサ６００によって用いられる２行のトランスファゲートが、一体型「Ｚ」形状複合多結晶シリコン構造を用いて実装されるということにおいて、センサ５００と異なっている。図６の中心に示すように、そのような１つの「Ｚ」形状複合多結晶シリコン構造６０４−１１は、第１行（第１）トランスファゲート構造６０４−１１１を形成する第１の水平部分と、第２行（第４）トランスファゲート構造６０４−１２２を形成する第２の水平部分と、トランスファゲート構造６０４−１１１と６０４−１２２を一体に接続する斜めの（第１）多結晶シリコン構造導電性リンク構造６３２−１１を含む。付加的な「Ｚ」形状複合多結晶シリコン構造（例えば、構造６０４−０１および６０４−１２）は、トランスファゲート構造６０４−１１１の特徴をより明確に描写するために破線で示されているが、構造において本質的に同じであると理解される。センサ５００と同様に、「Ｚ」形状複合多結晶シリコン構造は関連する第１行トランスファゲートと第２行トランスファゲートの有効交差結合を、「Ｚ」形状複合多結晶シリコン構造に交互のパターンで移動制御信号Ｃ１およびＣ２を印加することによって提供する。特に、関連する第１行（第１）トランスファゲート構造６０４−１１１と第２行（第４）トランスファゲート６０４−１２２は、トランスファゲート構造６０４−１１１に印加される第１の制御信号Ｃ１が、導電性リンク構造６３２−１１によってトランスファゲート６０４−１２２に伝送されるように、多結晶シリコン構造６０４−１１によって形成される一体型接続を介して結合される。第２行トランスファゲート６０４−１２１は「Ｚ」形状複合多結晶シリコン構造６０４−０１の下部水平部分によって形成され、関連する第１行トランスファゲート６０４−１１２は「Ｚ」形状複合多結晶シリコン構造６０４−１２の上部水平部分によって形成される。多結晶シリコン構造６０４−０１および６０４−１２は多結晶シリコン構造６０４−１１の反対側側部に配置され、したがって制御信号Ｃ２を受信するように接続され、それによって、制御信号Ｃ２がトランスファゲート構造６０４−１２１に印加されると（例えば、第１行トランスファゲート構造６０４−０１１および導電性リンク構造６３２−０１によって）、実質的に同時に関連する第１行トランスファゲート構造６０４−１１２に印加される（それが、導電性リンク構造６３２−１２によって制御信号を第２行トランスファゲート６０４−２２１に伝える）ように、関連するトランスファゲート構造６０４−１２１と６０４−１１２の間の有効結合を確立する。
【００７７】
図６の最下部に提供された断面図は、センサ６００を加工する１つの可能な手法を示す。第１のポリ構造は、第１の多結晶シリコン層を堆積し、その層をパターニングし、その層をエッチングし、次に、残りのポリ構造を、ＣＣＤの加工で用いられる普通の方式で酸化することによって形成される。断面図において、これらの第１のポリ構造は、ピクセル構造６１５と複合多結晶シリコン構造の第１のポリ部を含む（例えば、第１行トランスファゲート６０４−１１２および第２行トランスファゲート６０４−１２２を形成する「Ｚ」形状複合多結晶シリコン構造６０４−０１および６０４−１１の部分６０４−０１Ａおよび６０４−１１Ａ）。次に、第１のポリ部６０４−０１Ａおよび６０４−１１Ａの上面を露光するために付加的なマスクが用いられ、適切なエッチング液を用いて、これら第１のポリ構造の、続いて形成される第２のポリ構造への電気的接続を促進するために酸化物を除去する。第２のポリプロセスが次に実行され、そのプロセス中に第１のポリ部の上に第２のポリ部６０４−０１Ｂおよび６０４−１１Ｂが形成されて複合多結晶シリコン構造を完成する。隣接する構造の好ましい重複をもたらすために、バッファゲート構造６０３と加算ゲート構造６０５−１も、同様の複合ポリシリコン構造を用いて形成され、出力ゲート構造６０６−１が、第２のポリ構造のみによって形成される。
【００７８】
図７は、センサ出力が、等化された応答と最小化されたクロストークで最適化されているオンチップ増幅器の金属配線の例示的レイアウトを示す。イメージ電荷を電圧に変換し、各チャネルの出力回路で外部負荷を駆動するためにＣＣＤイメージセンサにおいて種々のタイプの増幅器が用いられ得るが、例示のため、２段のソースフォロアを備えた増幅器が示されている。好ましい実施形態において、センサ出力７０１の１つのブロックは、２段のソースフォロア増幅器の４つのチャネルを備え、第１段７０２は簡潔にするために図７には図示していない（第１段７０２は上記で説明した浮遊拡散付近に配置されている）。金属配線７０３−１、７０３−２、７０３−３および７０３−４は、第１段７０２−１、７０２−２、７０２−３および７０２−４の出力端子を、第２段トランジスタＭ３−１、Ｍ３−２、Ｍ３−３およびＭ３−４それぞれの対応するゲート端子に接続する。第２段トランジスタのソース端子は、金属パッドＯＳに接続される、すなわち、Ｍ３−１がＯＳ１に、Ｍ３−２がＯＳ２に、Ｍ３−３がＯＳ３に、Ｍ３−４がＯＳ４に接続される。一実施形態において、ＣＣＤイメージセンサは、１つ以上のＡＤＣおよび他の信号処理回路を備えた第２の半導体（例えば、シリコン）基板にフリップチップボンド処理される。ＡＤＣは、ハンダボールを介して金属パッドでセンサ出力信号を読み取る。
【００７９】
各２段の増幅器に関して、第１段トランジスタは浮遊拡散への負荷を最小にするために小さく保持される。これは、第１段７０２の低いトランスコンダクタンスと低い駆動能力をもたらす。そのため、第２段は、数ピコファラッド程度の入力静電容量を有し得る外部回路を駆動するためにより大きなトランジスタＭ３を備える。殆どの放熱は第２段で発生するため、大トランジスタＭ３−１、Ｍ３−２、Ｍ３−３およびＭ３−４を広げることが重要である。さらに、好ましい実施形態において、フリップチップボンディングの良好な機械的強度を提供するために、直径が約５０μｍから１００μｍの金属パッドＯＳ１、ＯＳ２、ＯＳ３およびＯＳ４が用いられる。好ましい実施形態において、典型的なＣＣＤピクセルの横幅は約１０μｍから約２５μｍの間であるため、大きなトランジスタと金属パッドを収容するために、センサ出力の４つのチャネルはブロック７０１にグループ化され得る。ピクセルサイズ、出力トランジスタサイズおよび金属パッドサイズ次第で、より多数のまたはより少数のチャネルがセンサ出力の１つのブロックにグループ化され得る。しかしながら、１つのブロック内のチャネルの個数は、高いトランジスタおよび金属パッド密度を維持しつつ高帯域幅動作のために十分に金属配線を短く保持するために、実用上可能な限り少数であるべきである。好ましい実施形態において、１つのブロック内の出力チャネルの個数は２から８の間である。
【００８０】
一実施形態において、トランジスタＭ３−１、Ｍ３−２、Ｍ３−３およびＭ３−４はそれぞれ金属パッドＯＳ１、ＯＳ２、ＯＳ３およびＯＳ４に接近して配置される。増幅器の第１段と第２段の間の金属配線７０３−１、７０３−２、７０３−３および７０３−４はブロック内でトランジスタＭ３−１、Ｍ３−２、Ｍ３−３およびＭ３−４を広げるために異なる長さを有する。増幅器の第１段に最も近い金属パッドＯＳ１を駆動するチャネルに関して、金属配線７０３−１は最短であり、金属片７０４−１がない場合に第１段７０２−１に最小負荷を付与する。最も遠い金属パッドＯＳ４を駆動するチャネルに関して、金属配線７０３−４は最長であり、その静電容量は第１段７０２−４への総負荷の主要因となる。異なるチャネル間での配線静電容量を平衡するために、金属配線７０３−１、７０３−２、７０３−３および７０３−４それぞれに、漸次面積が小さくなる金属片７０４−１、７０４−２、７０４−３および７０４−４が追加される。４つのチャネル全てにわたり均化された総負荷静電容量をもって、センサの出力は均一なチャネル応答と最小化されたクロストークを特徴とする。一実施形態において、関連する配線７０３−４が最大静電容量を有するため、７０４−４は省略されてよいことに留意されたい。トレース７０３−１、７０３−２などの面積が通常は出力の帯域幅を決定する最大の因子であるが、トレース７０３−１、７０３−２などの下のシリコンのドーピング、ポリシリコン配線の抵抗および図５に示したＭ３などのトランジスタのトランスコンダクタンスなどの他の因子も、金属片７０４−１、７０４−２などがない場合に異なる帯域幅を有する異なる出力をもたらし得ることにも留意されたい。金属片７０４−１、７０４−２などの面積は、これらおよびその他の因子を補償するために選択されてよい。別の実施形態において、第２段トランジスタが第１段トランジスタ付近に配置されて、異なる長さのトレースがこれらのトランジスタを、ＯＳ１、ＯＳ２、ＯＳ３およびＯＳ４などの金属パッドに接続してもよい。
【００８１】
図８Ａは、本発明の一実施形態によるオンチップデュアルカラムパラレル読み出し構造を駆動するためのクロック信号の例示的電圧波形とタイミング構成を示す。電圧と時間は任意単位でプロットされている。異なるクロック信号の電圧は必ずしも同じ縮尺でプロットされているわけではない。
【００８２】
図８Ａに示した特定の実施形態では３相ＣＣＤアレイセンサが用いられているが、本クロック駆動スキームは他のＣＣＤエリアセンサおよびラインセンサにも適用され得る。３相ＣＣＤセンサの各ピクセルは、それぞれ連続位相クロックＰ１Ｖ、Ｐ２ＶおよびＰ３Ｖによって駆動される３つのポリシリコンゲートを含む。位相クロックはラインクロック（図示せず）に同期化され、ラインクロックはピクセルの行から読み出し構造への電荷移動を制御する。３つのクロック信号それぞれは他の２つのクロック信号に対して１２０度位相をシフトされて、図４に簡潔に説明したように列を下る電荷移動を可能にする。２００９年１０月２７日に発行された「Ｃｏｎｔｉｎｕｏｕｓ  ｃｌｏｃｋｉｎｇ  ｏｆ  ＴＤＩ  ｓｅｎｓｏｒｓ」というタイトルの米国特許第７，６０９，３０９号、および２０１１年５月３１日に発行された「Ａｐｐａｒａｔｕｓ  ｆｏｒ  ｃｏｎｔｉｎｕｏｕｓ  ｃｌｏｃｋｉｎｇ  ｏｆ  ＴＤＩ  ｓｅｎｓｏｒｓ」というタイトルの米国特許第７，９５２，６３３号は、連続クロック駆動スキームの付加的な態様と詳細を記載している。両特許は参照により本明細書に組み込まれる。
【００８３】
図５に描写されたデュアルカラムパラレル読み出し構造と、図８Ａに示されたそのクロック駆動スキームを参照すると、クロック信号ＶＢはバッファゲート５０３の行を駆動し、クロック信号Ｃ１およびＣ２はペアのトランスファゲート５０４の２つの行を駆動し、クロック信号ＳＧは共通加算ゲート５０５の行を駆動し、クロック信号ＲＧは５０８などのリセットトランジスタのゲートを駆動する。これらのクロックは、オフチップ信号処理回路内のＡＤＣの自走内部クロックＡＤＣ−Ｃに同期化される。一クロックサイクル中に、クロック信号ＶＢはローからハイに漸次増加し、ピーク値に達した後で急峻に降下する。従来型ＣＣＤにおいて、イメージ電荷は、Ｐ１Ｖ、Ｐ２Ｖ、Ｐ３ＶおよびＶＢに類似したクロック信号が一定の周波数で稼動するため、ピクセルから水平出力レジスタに（または５０３に類似したバッファゲートに）一定レートで移動する。２行のバッファゲートを含む一実施形態において、ＶＢと約１８０°位相を異にしている第２のバッファゲートクロック信号（図示せず）がその第２の行を駆動する。２行を超える行のバッファゲートを有する別の実施形態において、奇数行（ピクセルの最終行に隣接したバッファゲートの行から開始して）がクロック信号ＶＢによって駆動され、偶数行はＶＢと約１８０°位相を異にしたクロック信号によって駆動される。偶数行のバッファゲートを用いることの利点は、互いに約１８０°位相を異にした２つのバッファゲートクロック信号が、これらのクロック信号からの電流が、センサ内を流れる雑音電流を最小化して相殺することである。本発明の一実施形態において、相補クロック信号Ｃ１とＣ２がイメージ電荷を奇数行および偶数行から共通加算ゲート５０５に逐次移動させ、一方で、クロック信号ＳＧはイメージ電荷を浮遊拡散に、位相クロックＰ１Ｖ、Ｐ２ＶおよびＰ３Ｖの周波数の二倍で伝送する。クロック信号ＲＧは次のクロックサイクルでのイメージ電荷に備えて浮遊拡散での電圧をリセットする。クロック信号ＳＴはタイミング生成器によって生成されて、ＡＤＣ−Ｃと同期化される。クロック信号ＲＧが浮遊拡散での電圧をリセットした後で、クロック信号ＳＴは相関２重サンプリング（ＣＤＳ）を起動し、その間にセンサ出力がサンプリングされてデジタル化に向けて準備される。
【００８４】
検査システムにおいて、画像取得は試料の運動と同期化される必要がある。そのようなシステムにおいてイメージセンサはクロックジッタと動作する、またはラインクロックとＡＤＣクロックＡＤＣ−Ｃとの多様な位相不整合で動作する。これは、望ましくなく、また、検査の感度を劣化させる可能性がある像ぶれおよび残像を引き起こす可能性がある。図８Ａに示された１つの好ましい実施形態において、クロック信号ＶＢ、Ｃ１およびＣ２は像を追跡するために自らの周波数を絶えず変えるのに対し、オンチップ増幅器とオフチップ信号処理回路は一定の周波数で動作する。説明のため公称１０ＭＨｚラインクロック周波数を想定する。位相クロックＰ１Ｖ、Ｐ２ＶおよびＰ３Ｖの周波数は１０ＭＨｚに設定される。この例では、クロック信号ＳＧおよびＲＦの周波数は２２ＭＨｚに設定され、それは、ラインクロック周波数の二倍より１０％高い。ラインクロック周波数と同期化した状態を保つために、クロック信号ＶＢは、時間８０１付近で示されるように５ラインクロックサイクルごとに半クロックサイクルをスキップする。相補クロック信号Ｃ１およびＣ２もそれに従って半クロックサイクルだけスキップする。リセットクロックＲＧはラインクロック周波数の二倍より１０％高く稼動するため、５ラインクロックサイクルごとに１つの冗長ＲＧクロックサイクルがある。リセットクロック周波数が、最高のラインクロック周波数の二倍より大きい限り、ラインクロック周波数に対するリセットクロック周波数の他の割合が可能である。このスキームは、リセットクロック周波数の適切な選択により、少しだけ異なるラインクロック周波数に順応することができるが、それは、例えば、それが、少しだけ変動する速度で移動する試料の運動に同期化されるからである。クロックジッタは、イメージ電荷が浮遊拡散に移動しない冗長ＲＧクロックサイクルによって補償される。その結果、このラインクロック同期化方法は、クロック位相不整合を所望の限度内に保持することができ、像ぶれと残像を軽減できる。冗長ＲＧクロックサイクルに対応するデータは、デジタル化される必要がないか、またはデジタル化されて廃棄されるか、いずれか便利なほうで処理される。
【００８５】
図８Ｂは、本発明の別の実施形態によるオンチップデュアルカラムパラレル読み出し構造およびオフチップ信号処理回路を駆動するためのクロック信号の例示的電圧波形とタイミング構成を示す。電圧と時間は任意単位でプロットされている。クロック信号の電圧は必ずしも同じ縮尺でプロットされないことがある。図８Ｂに示された特定の実施形態では３相ＣＣＤアレイセンサが用いられているが、本クロック駆動スキームは他のＣＣＤエリアセンサおよびラインセンサにも適用され得る。個々のクロック信号は図８Ａと同様に標示されて実質的に同じ機能を実行するが、それらの相対タイミングは以下に説明するように異なっている。
【００８６】
説明のため、自走公称１０ＭＨｚラインクロックと２００ＭＨｚＡＤＣクロックＡＤＣ−Ｃが図８Ｂに示されている。本発明を明確に説明するために、５０％の誇張された周波数掃引でのラインクロックの効果が示されている。典型的な検査システムにおいて、ラインクロック周波数変動は数パーセント以下であり得る。クロック信号Ｐ１Ｖ、Ｐ２ＶおよびＰ３Ｖはラインクロックと同期化され、クロック信号ＶＢ、Ｃ１、Ｃ２、ＳＧおよびＲＧはＡＤＣクロックＡＤＣ−Ｃに同期化されている。クロック信号は図８Ｂに描写されるように動作する。クロック信号ＳＴは、１０ＭＨｚから５ＭＨｚに掃引する、変化するラインクロックに整合するために２０ＭＨｚから１０ＭＨｚに掃引する。したがって、クロック信号ＶＢ、Ｃ１およびＣ２は、１０ＭＨｚから５ＭＨｚに掃引し、クロック信号ＳＧおよびＲＧは２０ＭＨｚから１０ＭＨｚに掃引する。ラインクロック周波数が減少するにつれ、オフチップ信号処理回路はラインクロックとＡＤＣクロックの間の位相不整合を補正して同時にセンサ出力を読み出す。ＡＤＣクロックＡＤＣ−Ｃはこの例示的実施形態において２００ＭＨｚの一定周波数で動作する。この実施形態において、冗長ＲＧクロックサイクルは不要である。
【００８７】
図８Ａおよび８Ｂに示された実施形態はＡＤＣクロックＡＤＣ−Ｃに一定周波数と、リセットゲートＲＧに一定パルス幅と、リセットゲートＲＧおよび、データサンプリングを起動するＳＴの立ち上がりエッジの間に一定の遅延とを用いる。この組み合わせは、ラインクロックレートが変動しても大きく変化しない、リセットパルスの出力信号へのフィードスルーと、出力信号の設定時間をもたらす。フィードスルーが一定であるため、フィードスルーは、例えばダークピクセルまたは暗画像から測定されて、イメージ信号から差し引かれることができ、より正確な像をもたらす。
【００８８】
図８Ｃは、本発明のさらに別の実施形態によるオンチップデュアルカラムパラレル読み出し構造と、オフチップ信号処理回路を駆動するクロック信号の例示的電圧波形およびタイミング構成を示す。電圧と時間は任意単位でプロットされている。クロック信号の電圧は必ずしも同じ縮尺でプロットされないことがある。図８Ｃに示された特定の実施形態では３相ＣＣＤアレイセンサが用いられているが、本クロック駆動スキームは他のＣＣＤエリアセンサおよびラインセンサにも適用され得る。個々のクロック信号は図８Ａおよび８Ｂと同様に標示されて実質的に同じ機能を実行するが、それらの相対タイミングは以下に説明するように異なっている。
【００８９】
説明のため、自走公称１０ＭＨｚラインクロックと２００ＭＨｚＡＤＣクロックを備えたシステムのクロック信号が示されている。本発明を明確に説明するために、５０％の誇張された周波数掃引でのラインクロックが示されている。典型的な検査システムにおいて、ラインクロック周波数変動は数パーセント以下であり得る。クロック信号Ｐ１Ｖ、Ｐ２ＶおよびＰ３Ｖはラインクロックと同期化され、クロック信号ＶＢ、Ｃ１、Ｃ２、ＳＧおよびＲＧはＡＤＣクロックＡＤＣ−Ｃに同期化さている。クロック信号は図８Ｃに描写されるように動作する。ＡＤＣクロックＡＤＣ−Ｃは、変化するラインクロック周波数を追跡するために２００ＭＨｚから１００ＭＨｚに掃引する。したがって、クロック信号ＶＢ、Ｃ１およびＣ２は、１０ＭＨｚから５ＭＨｚに掃引し、クロック信号ＳＧおよびＲＧは２０ＭＨｚから１０ＭＨｚに掃引する。図８Ｂで説明した実施形態と同様に、ピクセルデータレートは、センサ出力の読み出しがラインクロックと同期化された状態を保つように、ラインクロック周波数を追跡する。ＣＣＤクロック周波数が掃引するがＡＤＣクロックＡＤＣ−Ｃは一定に保たれる図８Ｂに示した実施形態と対照的に、図８Ｃは、ＣＣＤのクロック周波数とＡＤＣクロックが全て掃引する実施形態を描写している。
【００９０】
図８Ａ、８Ｂおよび８Ｃに描写された例示的な例において、トランスファゲートを駆動するクロックＣ１およびＣ２は矩形パルスとして示されている。好ましい実施形態において、これらのクロックは、効率よい高速信号移動を確実にしながら雑音を低減するように整形される。他のクロック信号の立上がりおよび立下り時間も、効率よい電荷移動を確実にし雑音を最小にするように制御される。一実施形態において、クロックＣ１およびＣ２は、バッファクロックＶＢで示したものと類似した概ね半正弦波形状を有するが、周波数は二倍である。クロックＣ１とＣ２は実質的に互いに１８０°位相を異にしているため、これらのクロックから生じる電流は概ね互いに相殺し、イメージの信号対雑音比を劣化させ得る雑音を低減する。
【００９１】
図８Ａ、８Ｂおよび８Ｃは、イメージセンサの各個々のピクセルを別個の信号として読み出すためのクロック波形とタイミングを示す。加算ゲートと出力ゲートのフルウェルキャパシティが信号レベルと比べて十分に大きい限り、各加算ゲート下の信号を対応する出力ゲートおよび浮遊拡散に、ラインクロックごとに二度ではなくラインクロックごとに一度移動することによって隣接するピクセルの対を加算することも可能である。イメージ行は、例えば、バッファゲート下の信号をトランスファゲートの第１行に移動する前に２つのラインをバッファゲートに移動することによって加算されてよい。２０１６年７月１４日にＣｈｕａｎｇほかによって出願された、「Ｄａｒｋ−Ｆｉｅｌｄ  Ｉｎｓｐｅｃｔｉｏｎ  Ｕｓｉｎｇ  ａ  Ｌｏｗ−Ｎｏｉｓｅ  Ｓｅｎｓｏｒ」というタイトルの米国特許出願第１５／２１０，０５６号に記載されたシステムと方法が、本明細書に記載されるセンサと組み合わせて用いられてよい。この特許出願は参照により本明細書に組み込まれる。
【００９２】
図９は、本明細書に記載された特徴と方法論を実装できる装置９００の簡略図である。装置は、本明細書で開示されるデュアルカラムパラレルＣＣＤセンサのうち１つと、オフチップ信号処理回路９０２と、外部記憶、処理および制御の回路９０３とを備えたＣＣＤイメージセンサ９０１を含む。ＣＣＤセンサ９０１は入射放射線を検出し、光生成電子を電圧に変換し、電圧信号をオフチップ信号処理回路９０２に出力する。簡潔にするため、本発明を説明するために必要な機能ブロックのみがオフチップ信号処理回路９０２内に描写されている。これらは、ＡＤＣ９０２１、デジタル信号プロセッサ９０２２およびクロックドライバ９０２３を含む。ＡＤＣ９０２１はＣＤＳとＡＤＣ回路を備え、ＣＣＤアナログ出力信号をデジタル化する。ＡＤＣ９０２１のデジタル出力は後処理のため、また、任意でデータ圧縮のためにデジタル信号プロセッサ９０２２に送信される。デジタル信号プロセッサ９０２２に組み込まれたタイミング生成器９０２２１はクロック信号を生成し、信号は、ＣＣＤセンサ９０１およびＡＤＣ９０２１を制御するためにクロックドライバ９０２３によってバッファされる。例えば、クロックドライバ９０２３は、上記で説明し図８Ａ、８Ｂおよび８Ｃで図示されたクロック信号Ｐ１Ｖ、Ｐ２Ｖ、Ｐ３Ｖ、ＶＢ、Ｃ１、Ｃ２、ＳＧ、ＲＧ、ＳＴおよびＡＤＣ−Ｃを提供してよい。デジタル信号プロセッサ９０２２は、クロック同期化などのさらなる信号処理、制御およびデータ移動のための外部記憶、処理および制御回路９０３とインターフェースする。
【００９３】
図９に描写された装置は、Ｂｒｏｗｎほかの「Ａ  Ｌｏｗ−Ｎｏｉｓｅ  Ｓｅｎｓｏｒ  ａｎｄ  ａｎ  Ｉｎｓｐｅｃｔｉｏｎ  Ｓｙｓｔｅｍ  Ｕｓｉｎｇ  ａ  Ｌｏｗ−Ｎｏｉｓｅ  Ｓｅｎｓｏｒ」というタイトルの米国特許第９，３４７，８９０号に記載された波形生成器を組み込んでもよい、および／または、装置はその出願に記載された方法を実行してよいことに留意されたい。‘８９０特許は参照により本明細書に組み込まれる。
【００９４】
バッファゲート、トランスファゲート、加算ゲート、出力ゲート、読み出しゲート、浮遊拡散および出力増幅器はＣＣＤイメージセンサにおいてよく知られているため、本明細書ではさらに詳細には説明しない。図４、５、６および７で示した構成は単に、デュアルカラムパラレルＣＣＤセンサの動作を説明するための例に過ぎない。本発明の範囲から逸脱せずに、読み出し構造の異なる構成が可能である。１つの例示的実施形態において、１つ以上のバッファゲートを備えた１つ以上のトランスファゲートペアが用いられてよい。別の例示的実施形態において、３つのトランスファゲートが１つの加算ゲートに接続されてよい。この例示的実施形態において、各列は３つのトランスファゲートを備え、各列から信号を加算ゲートに逐次クロック制御するために３相クロックが用いられ得る。これらの３相クロックは互いに対して実質的に１２０°位相を異にしている。そのようなセンサは３カラムパラレルＣＣＤセンサとして説明され得るが、それは本明細書に記載されるデュアルカラムパラレルＣＣＤセンサと実質的に同じ方式で動作することとなり、本発明の範囲内にある。
【００９５】
別の例示的実施形態において、オンチップ増幅器に接続されたポリシリコンコンタクトを備えたセルフアライメント浮遊拡散が用いられ得る。さらに別の例示的実施形態において、オンチップ増幅器の金属配線はチャネル応答を等化してクロストークを最小化するために最適化されてよい。本発明に直接関与しない、一般に用いられる半導体製造プロセスの詳細は、説明を複雑にすることを避けるために含まれていない。
【００９６】
上記で説明される本発明の構造および方法の種々の実施形態は、本発明の原理を例示するためのみであって、本発明の範囲を、説明された特定の実施形態に限定する意図はない。例えば、３相センサもしくは他の多位相センサを含む１つ以上のＣＣＤアレイセンサおよび／またはＣＣＤラインセンサが、試料を検査するために検査システムで用いられてよい。
【００９７】
本明細書に記載されるイメージセンサは、２０１４年６月１７日にＢｒｏｗｎほかに発行された「Ｉｎｔｅｇｒａｔｅｄ  ｍｕｌｔｉ−ｃｈａｎｎｅｌ  ａｎａｌｏｇ  ｆｒｏｎｔ  ｅｎｄ  ａｎｄ  ｄｉｇｉｔｉｚｅｒ  ｆｏｒ  ｈｉｇｈ  ｓｐｅｅｄ  ｉｍａｇｉｎｇ  ａｐｐｌｉｃａｔｉｏｎｓ」というタイトルの米国特許第８，７５４，９７２号に記載されているようなモジュールまたはシステムに一体化されてよい。この特許は参照により本明細書に組み込まれる。
【００９８】
センサまたは方法が、光を検出すると記載される場合、これらの記載は、赤外、可視光、紫外、極ＵＶおよびＸ線を含む異なる波長の電磁放射線の検出、また、電子などの荷電パーティクルの検出にも当てはまることも理解されるべきである。
【００９９】
したがって、本発明は以下の請求項およびそれらの等価物によってのみ限定される。
【図１】
2019514286.tif 000003
【図２Ａ】
2019514286.tif 000004
【図２Ｂ】
2019514286.tif 000005
【図３】
2019514286.tif 000006
【図４】
2019514286.tif 000007
【図４Ａ−４Ｆ】
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【図５】
2019514286.tif 000009
【図５Ａ】
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【図５Ｂ】
2019514286.tif 000011
【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図６】
2019514286.tif 000017
【図７】
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【図８Ａ】
2019514286.tif 000019
【図８Ｂ】
2019514286.tif 000020
【図８Ｃ】
2019514286.tif 000021
【図９】
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【国際調査報告】
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