(57)【要約】  幾つかの例において、論理チップの作動モードとテストモードとの間の移行を制御する方法は、論理チップが作動モードにあるという指示に応答してディセーブル回路のクロック入力をイネーブルすることを含む。ディセーブル回路のクロック入力がイネーブルされるのに応答して、論理チップの作動モードから論理チップのテストモードへの移行が防止される。ディセーブル回路のクロック入力は、論理チップがテストモードにあるという指示に応答してディセーブルされる。記憶素子内の情報をアクセスできないようにする論理チップの条件を検出するのに応答して、作動モードからテストモードへの論理チップの移行がイネーブルされる。【選択図】図４Ａ
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【特許請求の範囲】
【請求項１】
論理チップの作動モードとテストモードとの間の移行を制御する方法であって、
前記論理チップが前記作動モードにあるという指示に応答して、ディセーブル回路のクロック入力をイネーブルすることと、
前記ディセーブル回路の前記クロック入力がイネーブルされるのに応答して、前記論理チップの前記作動モードから前記論理チップの前記テストモードへの移行を防ぐことと、
前記論理チップが前記テストモードにあるという指示に応答して、前記ディセーブル回路の前記クロック入力をディセーブルすることと、
記憶素子内の情報をアクセスできないようにする前記論理チップの条件を検出するのに応答して、前記作動モードから前記テストモードへの前記論理チップの前記移行をイネーブルすることと、
を含む、方法。
【請求項２】
前記条件を検出することは、リセット信号のアクティベーションを受信して前記論理チップをリセットすることを含む、請求項１に記載の方法。
【請求項３】
前記リセット信号の前記アクティベーションに応答して前記ディセーブル回路をリセットすることを更に含む、請求項２に記載の方法。
【請求項４】
前記ディセーブル回路をリセットすることにより、前記ディセーブル回路が論理ゲートに入力される第１の信号をアクティベートし、該論理ゲートは、アクティベートされるときに前記論理チップが前記テストモードに入ることを示す第２の信号を更に受信する、請求項３に記載の方法。
【請求項５】
前記ディセーブル回路への前記クロック入力のアクティブエッジに応答して、前記第１の信号を非アクティブ状態に設定することを更に含む、請求項４に記載の方法。
【請求項６】
前記ディセーブル回路への前記クロック入力がディセーブルされる間、前記第１の信号を先行状態に保持することを更に含む、請求項５に記載の方法。
【請求項７】
前記第１の信号及び前記第２の信号の両方がアクティブであるのに応答して、前記論理ゲートによってテストモード信号をアクティベートすることを更に含み、前記アクティベートされたテストモード信号は、前記論理チップが前記テストモードにあるという指示である、請求項４に記載の方法。
【請求項８】
前記テストモード信号の前記アクティベーションに応答して、テストモードコントローラによってテスト動作を実行することを更に含み、前記テストモード動作は前記記憶素子内の記憶内容にアクセスすることを含む、請求項７に記載の方法。
【請求項９】
前記論理チップの少なくとも１つの入力ピンが所定の値に設定されるのに応答して、前記第２の信号をアクティベートすることを更に含む、請求項４に記載の方法。
【請求項１０】
論理チップのためのテストモード移行制御回路であって、
クロック入力を含むディセーブル回路と、
前記論理チップが作動モードにあるのに応答して、前記ディセーブル回路の前記クロック入力へのクロック信号の送出をイネーブルし、
前記論理チップがテストモードにあるのに応答して、前記ディセーブル回路の前記クロック入力への前記クロック信号の送出をディセーブルする、
クロックゲートと、
を備え、
前記ディセーブル回路は、前記ディセーブル回路の前記クロック入力が前記クロックゲートを通して前記クロック信号を受信するのに応答して、テストモードイネーブリング信号をディアクティベートし、前記ディアクティベートされたテストモードイネーブリング信号は、前記作動モードから前記テストモードへの前記論理チップの移行を防ぎ、
前記ディセーブル回路は、前記論理チップのリセットに応答して、前記テストモードイネーブリング信号をアクティベートする、テストモード移行制御回路。
【請求項１１】
前記ディセーブル回路は、非アクティブ値に設定される入力を有するＤフリップフロップを備え、該Ｄフリップフロップの出力は、前記クロック信号の各サイクルに応答して前記非アクティブ値にドライブされる、請求項１０に記載のテストモード移行制御回路。
【請求項１２】
前記ディセーブル回路は、前記論理チップが前記テストモードにある間、前記テストモードイネーブリング信号をアクティブにしておく、請求項１０に記載のテストモード移行制御回路。
【請求項１３】
前記クロックゲートは、
アクティブ状態にあるときに前記論理チップが前記作動モードにあることを示し、非アクティブ状態にあるときに前記論理チップが前記テストモードにあることを示すイネーブル信号を受信するイネーブル入力と、
前記クロック信号を受信する入力であって、前記クロックゲートが、前記イネーブル信号が前記アクティブ状態にあるのに応答して、前記クロックゲートを通して前記クロック信号を送出する、入力と、
を備える、請求項１０に記載のテストモード移行制御回路。
【請求項１４】
論理チップであって、
該論理チップがテストモードに入れられることを要求する入力に応答して、テストモード入力信号をアクティベートするテストモード入力回路と、
該論理チップが作動モードにあるという指示に応答してイネーブルされ、該論理チップが前記テストモードにあるという指示に応答してディセーブルされるクロック入力を有するディセーブル回路を備えるテストモード移行制御回路であって、該ディセーブル回路は、該ディセーブル回路の該クロック入力がイネーブルされ、クロックエッジが生じると、前記作動モードから前記テストモードへの該論理チップの移行を防ぐためにテストモードイネーブリング信号をディアクティベートし、該ディセーブル回路は、該論理チップのリセットを検出するのに応答して、該テストモードイネーブリング信号をアクティベートする、テストモード移行制御回路と、
前記テストモード入力信号がアクティベートされ、前記テストモードイネーブリング信号がアクティベートされるのに応答して、該論理チップを前記テストモードに入るようにさせる論理ゲートと、
前記テストモード中にテスト動作を実行するテストコントローラと、
を備える、論理チップ。
【請求項１５】
前記論理チップの前記作動モード中に秘密情報を記憶する記憶素子を更に備え、前記リセットは、前記記憶素子内の前記秘密情報をアクセスできないようにする、請求項１４に記載の論理チップ。
【発明の詳細な説明】
【背景技術】
【０００１】
論理チップは、それぞれの作動を提供する種々の回路を含むことができる。論理チップの例は、集積回路（ＩＣ）チップを含む。論理チップは、論理チップの種々の部分の作動をテストするために使用することができるテストモードにおいて動作することができる。
【０００２】
本開示の幾つかの実施態様が、以下の図面に関連して説明される。
【図面の簡単な説明】
【０００３】
【図１】幾つかの例による、テストモード移行制御回路を含む論理チップのブロック図である。
【図２】幾つかの例による、テストモード移行制御回路のブロック図である。
【図３】更なる例による、テストモード入力回路及びテストモード移行制御回路の構成要素のブロック図である。
【図４Ａ】幾つかの例による、論理チップの作動モードとテストモードとの間の移行を制御するプロセスの流れ図である。
【図４Ｂ】幾つかの例による、論理チップの作動モードとテストモードとの間の移行を制御するプロセスの流れ図である。
【発明を実施するための形態】
【０００４】
論理チップは、半導体ダイ、回路基板、又はその上に回路を形成することができる任意の他の支持構造等の基板上に設けることができる回路の任意の配列を指すことができる。論理チップ内に含めることができる回路は、トランジスタ、記憶素子及びそれぞれの作動を提供するために相互接続することができる種々の他の電子素子を含むことができる。また、論理チップは、素子を相互接続する通信線路も含み、通信線路は、導電性トレース又は光リンクを用いて実現することができる。
【０００５】
論理チップの例は、マイクロプロセッサ、マイクロコントローラ、メモリデバイス、プログラマブルゲートアレイ、プログラマブル集積回路、又は任意の他のタイプの電子デバイス等の集積回路（ＩＣ）チップを含むことができる。
【０００６】
論理チップに、テスト容易化設計（ＤＦＴ：design for testability）モードと呼ばれる場合もある、テストモードを設けることができる。論理チップがテストモードに入れられるとき、論理チップの種々の機構をテストするために、論理チップに対して種々のテスト動作を実行することができる。幾つかの例において、テストモード中に、テスト動作の一部として、記憶素子（レジスタ又は他のタイプの記憶素子等）にアクセスすることができる。
【０００７】
幾つかの例において、論理チップの作動モード中に秘密情報を記憶するために、テストモード中にアクセスされる記憶素子が指定される可能性がある。論理チップの作動モードは、論理チップがコンピュータ、スマートフォン、ゲーム機器、車両、ウェアラブルデバイス（例えば、スマートウォッチ、スマート眼鏡等）等のより大きなシステムに組み込まれるとき等の、論理チップの通常の使用中の論理チップのモードである。また、作動モードは、非テストモードと呼ぶこともできる。
【０００８】
論理チップの作動モード中に、レジスタ等の１つ又は複数の記憶素子の中に秘密情報を記憶することができる。記憶素子に記憶される秘密情報は、以下、権限を与えられたファームウェア、ソフトウェア若しくは他の機械可読命令、権限を与えられたハードウェアデバイス、又は権限を与えられたユーザのうちの任意の、又は何らかの組み合わせ等の、権限を与えられたエンティティによってのみアクセスされることを意図した任意の情報を指すことができる。秘密情報の例は、暗号情報（データの暗号化及び／又は解読を実行するために使用される鍵等）を含むことができ、暗号情報を用いて、他のデータを不正アクセスから保護することができる。秘密情報の他の例は、特定の企業又はユーザにとって秘密であるか、又は特定の企業又はユーザに所有権がある情報を含むことができる。
【０００９】
テストモードは、論理チップの製造段階中に論理チップの適切な動作を確認するために論理チップの製造業者が使用することができる。他の例において、論理チップのテストモードは、修理又はデバッグが望まれるとき等の他の時点において呼び出すことができる。テストが実行された後に、論理チップを、テストモードから作動モードに移行させることができる。
【００１０】
論理チップにテストモードがあることによって、論理チップ内の記憶素子に記憶される秘密情報にアクセスするためにハッカーによって悪用される可能性がある潜在的なセキュリティホールが生じる可能性がある。秘密情報は、論理チップの作動モード中に記憶素子内に記憶される。論理チップが作動モードに入れられた後に、かつ何らかの秘密情報が論理チップの記憶素子に記憶された後に、ハッカーは、論理チップをテストモードに切り替え、記憶素子内の秘密情報にアクセスすることができる。
【００１１】
本開示の幾つかの実施態様によれば、論理チップ内の記憶素子に記憶される秘密情報の不正アクセスを防ぐために、論理チップの作動モードと論理チップのテストモードとの間の移行を制御するテストモード移行制御回路が設けられる。テストモード移行制御回路は、特定の条件が満たされる（例えば、論理チップ１００がリセットされるか、又は論理チップ１００に記憶された秘密情報がアクセスできないようにされたことを示す何らかの他の条件が生じる）まで作動モードからテストモードへの移行を制限する。
【００１２】
図１は、論理チップ１００のテストモードのアクティベーションが要求されることを示す入力を受信するテストモード入力回路１０２を含む、例示的な論理チップ１００のブロック図である。幾つかの例において、テストモード入力回路１０２は、１つの入力ピン又は複数の入力ピンを含むことができ、ピン（複数の場合もある）は１つの外部パッド（又は複数のパッド）に結合することができる。外部パッド（複数の場合もある）を所定の値に設定して、テストモードが要求されることを示すことができる。他の例において、テストモード入力回路１０２の入力ピン（複数の場合もある）は、コントローラ又は他のデバイスの出力に結合することができ、コントローラ又は他のデバイスは、入力ピン（複数の場合もある）を所定の値に設定して、論理チップ１００をテストモードに入れることを要求することができる。
【００１３】
テストモード入力回路１０２の入力ピン（複数の場合もある）が、テストモードが要求されることを示す所定の値に設定されると、テストモード入力回路１０２はテストモード入力信号１０４をアクティベートする。ここでテストモード入力信号１０４のアクティベーションは、テストモードが要求されるという指示である。信号のアクティベーションは、信号をアクティブ状態（アクティブ状態は論理ハイ状態又は論理ロー状態とすることができる）に設定することを指すことができる。信号のディアクティベーションは、信号を非アクティブ状態（非アクティブ状態は論理ロー状態又は論理ハイ状態とすることができる）に設定することを指すことができる。テストモード入力回路１０２の入力ピン（複数の場合もある）が所定の値に設定される場合には、テストモード入力信号１０４がアクティブ状態に設定される（すなわち、アクティベートされる）。一方、テストモード入力回路の入力ピン（複数の場合もある）が所定の値に設定されない場合には、テストモード入力信号１０４は非アクティブ状態に設定される（すなわち、ディアクティベートされる）。
【００１４】
本開示の幾つかの実施態様によれば、論理チップ１００は、テストモードイネーブリング信号１０８を出力するテストモード移行制御回路１０６も含む。一般に、論理チップ１００が作動モードにある間、テストモード移行制御回路１０６は、テストモードイネーブリング信号１０８をディアクティベートし、論理チップ１００が作動モードからテストモードに移行するのを防ぐ。しかしながら、指定された条件が生じる（例えば、論理チップ１００がリセット信号１１８のアクティベーションによってリセットされるか、又は論理チップ１００内の秘密情報がアクセスできないようにされたことを示す何らかの他の条件が生じる）と、論理チップ１００をテストモードに移行させる要求がテストモード入力回路１０２において受信されるのに応答して、テストモード移行制御回路１０６が、テストモードイネーブリング信号１０８をアクティベートし、論理チップ１００が作動モードからテストモードに移行できるようにする。
【００１５】
幾つかの例において、テストモードイネーブリング信号１０８は、ＡＮＤ論理ゲート１１０の第１の入力に与えられ、一方、テストモード入力信号１０４は論理ＡＮＤゲート１１０の別の入力に与えられる。論理ＡＮＤゲート１１０は、その両方の入力がアクティブ状態にある場合には、テストモード信号１１２をアクティベートすることになる。論理ＡＮＤゲート１１０への入力のうちの一方又は両方が非アクティブである場合には、論理ＡＮＤゲート１１０は、テストモード信号１１２をディアクティベートする。
【００１６】
テストモード信号１１２は、アクティブ状態にあるとき、論理チップ１００がテストモードにあることを規定する。一方、テストモード信号１１２は、非アクティブ状態にあるとき、論理チップ１００が作動モードにあることを規定する。
【００１７】
他の例において、論理ＡＮＤゲートの代わりに、ゲート１１０は、テストモードイネーブリング信号１０８及びテストモード入力信号１０４の両方がアクティブであるときにのみ、テストモード信号１１２をアクティベートする組み合わせ論理ゲート（論理回路の組み合わせを含む）とすることができる。
【００１８】
実効的には、テストモード移行制御回路１０６がテストモードイネーブリング信号１０８をディアクティベートすると、テストモード入力信号１０４がテストモード入力回路１０２によってアクティベートされる場合であっても、テストモード信号１１２はディアクティベートされたままである。テストモードイネーブリング信号１０８が非アクティブであるとき、論理チップ１００は、テストモード入力信号１０４を無視する。
【００１９】
テストモード信号１１２は、テストモードコントローラ１１４に入力として与えられる。テストモードコントローラ１１４は、ハードウェア処理回路とすることができるか、又はハードウェア処理回路と、ハードウェア処理回路上で実行可能な機械可読命令（ソフトウェア又はファームウェア）との組み合わせとすることができる。ハードウェア処理回路は、マイクロプロセッサ、マルチコアマイクロプロセッサのコア、マイクロコントローラ、プログラマブルゲートアレイ、プログラマブル集積回路等を含むことができる。
【００２０】
テストモード信号１１２がアクティベートされると、テストモードコントローラ１１４は、論理チップ１００のそれぞれの機構をテストするために、テスト動作を実行することができる。テスト動作は、論理チップ１００内の記憶素子１１６に記憶される情報にアクセスすることを含むことができる。幾つかの例において、記憶素子１１６はレジスタを含めることができる。他の例において、論理チップ１００内に他のタイプの記憶素子を含むことができ、そのような他の記憶素子も、テストモードにおけるテスト動作中にテストモードコントローラ１１４によってアクセスすることができる。記憶素子１１６を用いて、作動モードにおける論理チップ１００の動作中に秘密情報を記憶することができる。
【００２１】
本開示の幾つかの実施態様によれば、論理チップ１００が作動モードにある間、テストモード入力回路１０２がテストモード入力信号１０４をアクティブ状態にアサートする場合であっても、テストモード信号１１２のアクティベーションを防ぐために、テストモード移行制御回路１０６がテストモードイネーブリング信号１０８を非アクティブ状態に保持する。これは、論理チップ１００が作動モードからテストモードに移行するのを実効的に防ぐ。したがって、ハッカーが、論理チップ１００がテストモードに入ることを要求するために、テストモード入力回路１０２の入力ピン（複数の場合もある）を所定の値に設定した場合でも、テストモード移行制御回路１０６が、論理チップ１００がテストモードに移行するのを防ぐことになり、それにより、ハッカーが、記憶素子１１６に記憶される場合がある秘密情報にアクセスするのを防ぐことになる。
【００２２】
論理チップ１００がテストモードに移行できるようにするために、論理チップ１００は、最初にリセットされなければならない（又は秘密情報を消去すること等によって、秘密情報がアクセスできないようにされたことを示す別の条件が生じなければならない）。論理チップ１００のリセットは、リセット信号１１８のアクティベーションによって引き起こされる。リセット信号１１８は、テストモード移行制御回路１０６及び記憶素子１１６の両方に入力として与えられる。記憶素子１１６に記憶される任意の情報（秘密情報を含むことができる）が削除され、それゆえ、情報へのアクセスが不可能にされるように、リセット信号１１８は記憶素子１１６を消去する。
【００２３】
リセット信号１１８がアクティベートされるとき、テストモード移行制御回路１０６もテストモードイネーブリング信号１０８をアクティベートする。テストモードイネーブリング信号１０８をアクティベートすることによって、論理ＡＮＤゲート１１０が、テストモード入力信号１０４のアクティベーションに応答して、テストモード信号１０４をアクティベートできるようになる。テストモード信号１０４をアクティベートすると、論理チップ１００が作動モードからテストモードに移行する。
【００２４】
論理チップ１００をテストモードから作動モードに移行させるために、テストモード入力回路１０２の入力ピン（複数の場合もある）を、論理チップ１００がテストモードに入れられないことを示す値に設定することができる。結果として、テストモード入力回路１０２は、テストモード入力信号１０４をディアクティベートし、それにより、論理ＡＮＤゲート１１０によってテストモード信号１１２がディアクティベートし、論理チップ１００が作動モードに入る。
【００２５】
図２は、本開示の幾つかの例による、テストモード移行制御回路１０６のブロック図である。テストモード移行制御回路１０６は、クロック入力２０４及びリセット入力２０５を有するディセーブル回路２０２を含む。ディセーブル回路２０２は、テストモードイネーブリング信号１０８を出力する。
【００２６】
ディセーブル回路２０２のクロック入力１０４は、クロック信号を受信することになり、図２において、クロック信号は、クロックゲート２０６に通されるクロック信号２０８である。クロックゲート２０６は、論理チップ１００が作動モードにあるのに応答して、クロック信号２０８をディセーブル回路２０２のクロック入力２０４に送出する。ディセーブル回路２０２のクロック入力２０４がアクティブクロック信号２０８を受信し、リセット信号１１８が非アクティブであるとき、ディセーブル回路２０２は、テストモードイネーブリング信号１０８をディアクティベートするという、その規定された作動を実行することができる。幾つかの例において、クロック信号２０８の最初のアクティブエッジ（クロック信号２０８がアクティブハイであるか、アクティブローであるかによる、それぞれ、ローからハイへの遷移又はハイからローへの遷移）に応答して、ディセーブル回路２０２は、テストモードイネーブリング信号１０８をディアクティベートするようにトリガされる。クロック信号２０８の最初のアクティブエッジによってテストモードイネーブリング信号１０８のディアクティベーションがトリガされると、ディセーブル回路２０２は、以下で更に論じられるように、リセット信号１１８がアクティベートされるまで、テストモードイネーブリング信号１０８をディアクティベートしておくことができる。
【００２７】
論理チップ１００がテストモードにあるのに応答して、クロックゲート２０６は、ディセーブル回路２０２のクロック入力２０４へのクロック信号２０８の送出をディセーブルする。代わりに、クロックゲート２０６は、ディセーブル回路２０２のクロック入力２０４をディアクティベートする。ディセーブル回路２０２のクロック入力２０４が非アクティブであるとき（それは、論理チップ１００がテストモードに入っていることを意味する）、ディセーブル回路２０２は、状態を変更することができず、代わりに、テストモードイネーブリング信号１０８をその先行状態に保持する（論理チップ１００がテストモードに入っていたなら、先行状態はアクティブ状態である）。言い換えると、ディセーブル回路２０２は、論理チップ１００がテストモードにある間、テストモードイネーブリング信号１０８をアクティブにしておく。
【００２８】
論理チップ１００が作動モードからテストモードに入ることができる前に、論理チップ１００は、リセット等に起因して、記憶素子１１６内の秘密情報がアクセスできないようにされる指定条件を満たさなければならない。図２に更に示されるように、ディセーブル回路２０２のリセット入力２０５は、リセット信号１１８を受信する。リセット信号１１８のアクティベーションに応答して、ディセーブル回路２０２はリセットされ、それにより、ディセーブル回路２０２がテストモードイネーブリング信号１０８をアクティベートし、論理チップ１００が作動モードからテストモードに移行できるようにする。
【００２９】
図３は、本開示の更なる例による、テストモード入力回路１０２及びテストモード移行制御回路１０６に関連付けられる更なる細部のブロック図である。テストモード入力回路１０２は、複数の入力ピン３０２と、組み合わせロジック３０４とを含み、組み合わせロジックは、入力ピン３０２に与えられる値を受信するように構成される論理ゲートの組み合わせを含むことができる。入力ピン３０２に与えられる規定値に応答して、組み合わせロジック３０４は、テストモード入力信号１０４をアクティブ状態にアサートする。他の例において、複数の入力ピン３０２の代わりに、テストモード入力回路１０２は、ただ１つの入力ピンを含むことができ、そのピンは、論理チップ１００がテストモードに入ることを示す値に設定される。
【００３０】
テストモード移行制御回路１０６は、データ入力（Ｄ）とデータ出力（Ｑ）とを有するラッチであるＤフリップフロップ３０６を含む。Ｄフリップフロップ３０６は、図２のディセーブル回路２０２の一例である。他の例において、ディセーブル回路２０２は、異なるロジックで実現することができる。図３の例において、Ｄフリップフロップ３０６のＤ入力は、バイナリ「０」値（それは非アクティブ値の一例である）を受信する。Ｄフリップフロップ３０６のクロック入力３０８がアクティブクロック信号を受信するとき、Ｄフリップフロップ３０６は、Ｑ出力を、Ｄ入力において受信された値、この場合にはバイナリ「０」値にドライブする。Ｄフリップフロップ３０６のＱ出力は、クロック入力３０８において受信された入力クロック信号のサイクルごとに、Ｄ入力の値にドライブされる。アクティブクロック信号に応答して、Ｄフリップフロップ３０６のＱ出力がＤ入力のバイナリ「０」値に設定されると、クロック信号の更なるクロックエッジが受信されない（言い換えると、クロック信号がディアクティベートされる）場合であっても、Ｄフリップフロップ３０６はＱ出力においてバイナリ「０」値を保持することに留意されたい。
【００３１】
Ｄフリップフロップ３０６のクロック入力３０８は、図２のクロックゲート２０６の一例であるクロックゲート３１０の出力に接続される。クロックゲート３１０は、クロック信号２０８を受信する入力と、インバータ３１２から出力されるイネーブル信号に接続されるイネーブル入力（ＥＮ）とを有する。インバータ３１２の入力は、論理ＡＮＤゲート１１０の出力に、又はより具体的には、テストモード信号１１２に接続される。テストモード信号１１２が、論理チップ１００が作動モードにあることを示す非アクティブ状態にあるとき、クロックゲート３１０のＥＮ入力に与えられるイネーブル信号はアクティブであり、それにより、クロック信号２０８はクロックゲート３１０を通ってＤフリップフロップ３０６のクロック入力３０８に進むことができるようになり、Ｄフリップフロップ３０６は、Ｑ出力をＤ入力において受信された値に設定する。これにより、テストモードイネーブリング信号１０８はディアクティベートされて非アクティブ状態になり、それにより、テストモード信号１１２のアクティベーションを防ぎ、それゆえ、論理チップ１００のテストモードへの移行を防ぐ。クロック信号２０８のアクティブエッジに応答して、Ｄフリップフロップ３０６が自らのＱ出力（それゆえ、テストモードイネーブリング信号１０８）を非アクティブ状態にドライブすると、Ｄフリップフロップは、リセットが生じるまで、Ｑ出力を非アクティブ状態に保持する。
【００３２】
また、Ｄフリップフロップ３０６は、リセット信号１１８を受信するリセット入力３０９を有する。リセット信号１１８がアクティベートされると、Ｄフリップフロップ３０６は、例えば、バイナリ「１」値にリセットされ、それにより、テストモードイネーブリング信号１０８がアクティベートされてアクティブ状態になる。結果として、テストモード入力信号１０４がテストモード入力回路１０２によってアクティブ状態に設定されるのに応答して、論理ＡＮＤゲート１１０はテストモード信号１１２をアクティベートできるようになる。
【００３３】
図４Ａは、論理チップの作動モードとテストモードとの間の移行を制御するために、図１の論理チップ１００等の論理チップにおいて実行することができる例示的なプロセスの流れ図である。図４Ａのプロセスは、例えば、図１のテストモード移行制御回路１０６によって実行することができる。テストモード移行制御回路１０６の一例が図２に示される。他の例において、テストモード移行制御回路１０６は、ハードウェア処理回路と、ハードウェア処理回路上で実行可能な機械可読命令との組み合わせを含む実施態様等の異なる実施態様を有することができる。
【００３４】
図４Ａのプロセスは、論理チップが作動モードにある（例えば、図１のテストモード信号１１２が非アクティブ状態にある）という指示に応答して、ディセーブル回路（例えば、図２のディセーブル回路２０２）へのクロック入力をイネーブルすること（４０２）を含む。ディセーブル回路へのクロック入力がイネーブルされるのに応答して、図４Ａのプロセスは、論理チップの作動モードから論理チップのテストモードへの移行を防ぐ（４０４）。幾つかの例において、上記で論じられたように、作動モードからテストモードへの論理チップの移行は、テストモードイネーブリング信号（例えば、図１、図２又は図３における１０８）をディアクティベートすることによって防止される。テストモードイネーブリング信号のディアクティベーションは、ディセーブル回路のクロック入力に与えられるクロック信号（例えば、図２又は図３の２０８）の最初のアクティブエッジに応答してトリガされる。クロック信号２０８の最初のアクティブエッジによってテストモードイネーブリング信号１０８のディアクティベーションがトリガされると、ディセーブル回路２０２は、リセット、又は記憶素子内の情報をアクセスできないようにする他の条件が生じるまで、テストモードイネーブリング信号１０８をディアクティベートしておくことができる。
【００３５】
図４Ａのプロセスは、論理チップがテストモードにある（例えば、図１のテストモード信号１１２がアクティブ状態にある）という指示に応答して、ディセーブル回路のクロック入力をディセーブルする（４０６）。記憶素子内の情報をアクセスできないようにする論理チップの条件（リセット信号１１８がアクティベートされた時点等）を検出するのに応答して、図４Ａのプロセスは、作動モードからテストモードへの論理チップの移行をイネーブルする（４０８）。
【００３６】
図４Ｂは、更なる実施態様による、論理チップの作動モードとテストモードとの間の移行を制御するために、図１の論理チップ１００等の論理チップによって実行することができる別の例示的なプロセスの流れ図である。図４Ｂのプロセスは、論理チップが作動モードにあるという指示に応答して、ディセーブル回路（例えば、図２のディセーブル回路２０２）へのクロック入力をイネーブルする（４２２）。クロック入力がイネーブルされ、クロックエッジが生じると、図４Ｂのプロセスは、テストモードイネーブリング信号（図１、図２、又は図３の１０８）をディアクティベートする（４２４）。
【００３７】
図４Ｂのプロセスは、入力ピン３０２が所定の値に設定されるのに応答する等により、テストモードへの移行要求を受信する（４２６）。図４Ｂのプロセスは、テストモードイネーブリング信号がディアクティベートされることに起因して、作動モードからテストモードへの要求された移行を防ぐ（４２８）。記憶素子内の情報をアクセスできないようにする論理チップの条件（リセット信号１１８がアクティベートされた時点等）を検出するのに応答して、図４Ｂのプロセスは、作動モードからテストモードへの論理チップの移行をイネーブルする（４３０）。
【００３８】
テストモード移行制御回路１０６がハードウェア処理回路及び機械可読命令の組み合わせとして実現される例において、機械可読命令は、非一時的機械可読又はコンピュータ可読記憶媒体に記憶することができ、その記憶媒体は、ダイナミック若しくはスタティックランダムアクセスメモリ（ＤＲＡＭ若しくはＳＲＡＭ）、消去可能プログラマブルリードオンリーメモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）及びフラッシュメモリ等の半導体メモリデバイス、固定ディスク、フロッピーディスク及びリムーバブルディスク等の磁気ディスク、テープを含む他の磁気媒体、コンパクトディスク（ＣＤ）若しくはデジタルビデオディスク（ＤＶＤ）等の光媒体、又は他のタイプの記憶デバイスを含む、１つ又は複数の異なる形のメモリを含むことができる。上記で論じられた命令は、１つのコンピュータ可読若しくは機械可読記憶媒体上に与えることができるか、又は代替的には、場合によっては複数のノードを有する大規模なシステム内に分散する複数のコンピュータ可読若しくは機械可読記憶媒体上に与えることができることに留意されたい。そのような単数又は複数のコンピュータ可読又は機械可読記憶媒体は、物品（又は製品）の一部と見なされる。物品又は製品は、任意の製造された単一の構成要素又は複数の構成要素を指すことができる。単数又は複数の記憶媒体は、機械可読命令を実行する機械内に位置することができるか、又は遠隔地に位置することができ、実行するために、遠隔地からネットワークを介して機械可読命令をダウンロードすることができる。
【００３９】
上記の説明において、本明細書において開示される主題を理解してもらうために、数多くの細部が記述されている。しかしながら、これらの細部の幾つかを用いることなく、実施態様を実施することができる。他の実施態様は、上記で論じられた細部からの変更及び変形を含むことができる。添付の特許請求の範囲は、そのような変更及び変形を包含することを意図している。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【国際調査報告】
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