(57)【要約】  本発明は、大面積半導体素子（９０）のための、特にサイリスタウェハ又はダイオードのための、回路基板プレート（１０）を製造するための方法であって、−  第１膨張係数を有する第１材料（Ｍ１）でできている少なくとも一つの第１層（２０）、及び、−  第１膨張係数より小さい第２膨張係数を有する低膨張性の第２材料（Ｍ２）でできている少なくとも一つの第２層（３０）は、特に低温焼結法によって、１５０℃〜３００℃の接着温度で互いに接着され、接着材料（ＶＭ）でできている少なくとも一つの第１接着層（４０）は、第１層（２０）と第２層（３０）との間に形成され、接着温度は、少なくとも一つの大面積半導体素子（９０）とともに製造される回路基板プレート（１０）の接着の間、実装温度に実質的に一致する、方法に関連する。【選択図】図１ｂ
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【特許請求の範囲】
【請求項１】
大面積半導体素子（９０）のための、特にサイリスタウェハ又はダイオードのための、回路基板プレート（１０）を製造するための方法であって、
第１膨張係数を有する第１材料（Ｍ１）でできている少なくとも一つの第１層（２０）と、前記第１膨張係数より小さい第２膨張係数を有する低膨張性の第２材料（Ｍ２）でできている少なくとも一つの第２層（３０）とは、１５０℃〜３００℃の接着温度で、特に低温焼結法によって、互いに接着され、
接着材料（ＶＭ）でできている少なくとも一つの第１接着層（４０）は、前記第１層（２０）と前記第２層（３０）との間に形成され、
前記接着温度は、少なくとも一つの大面積半導体素子（９０）とともに製造される前記回路基板プレート（１０）の前記接着の間、実装温度に実質的に一致する、
ことを特徴とする、方法。
【請求項２】
前記接着温度は２００℃〜２８０℃、特に２２０℃〜２７０℃、特に２４０℃〜２６０℃、特に２５０℃、である、ことを特徴とする、請求項１に記載の方法。
【請求項３】
前記接着層（４０、４１）の前記接着材料（ＶＭ）は、前記接着温度より高い温度に耐え且つ好ましくは拡散金属を有する接着を創出し、
前記拡散金属は、特に、銀（Ａｇ）、銀合金、金（Ａｕ）、金合金、銅（Ｃｕ）及び銅合金の一つ以上である、ことを特徴とする、請求項１又は２に記載の方法。
【請求項４】
前記第１材料（Ｍ１）が、金属、特に銅（Ｃｕ）又は銅合金、を有することと、
前記第２材料（Ｍ２）が、ニッケル合金、特にインバー（Ｆｅ６５Ｎｉ３５）、インバー３６（Ｆｅ６４Ｎｉ３６）又はコバール（Ｆｅ５４Ｎｉ２９Ｃｏ１７）、タングステン（Ｗ）、及び、鉄ニッケルコバルト合金（ＦｅＮｉＣｏ合金）の少なくとも一つ、特に好ましくはモリブデン（Ｍｏ）、を有することのうち、少なくとも一つを満たす、ことを特徴とする、請求項１〜３のいずれか一項に記載の方法。
【請求項５】
少なくとも前記第１層（２０）の、少なくとも前記第２層（３０）への、及び、少なくとも前記第１接着層（４０）である前記接着は、特に５Ｍｐａ〜３０Ｍｐａ、特に１０Ｍｐａ〜２８Ｍｐａ、特に２５Ｍｐａの圧力を用いた加圧によって実行される、ことを特徴とする、請求項１〜４のいずれか一項に記載の方法。
【請求項６】
大面積半導体素子（９０）のための、特にサイリスタウェハ又はダイオードのための、回路基板プレート（１０）、特に、請求項１〜５のいずれか一項に記載の方法に従って製造された回路基板プレート、であって、
第１膨張係数を有する第１材料（Ｍ１）でできている少なくとも一つの第１層（２０）と、
前記第１膨張係数より小さい第２膨張係数を有する低膨張性の第２材料（Ｍ２）でできている少なくとも一つの第２層（３０）と、を有し、
少なくとも一つの第１接着層（４０）は、前記第１層（２０）と前記第２層（３０）との間に形成され、
前記第１接着層（４０）は、好ましくは拡散金属、特に、銀（Ａｇ）、銀合金、金（Ａｕ）、金合金、銅（Ｃｕ）及び銅合金の一つ以上、を含む、
回路基板プレート（１０）。
【請求項７】
少なくとも前記第１接着層（４０）は、前記第１層（２０）及び前記第２層（３０）の一つ以上の境界層として形成される、ことを特徴とする、請求項６に記載の回路基板プレート（１０）。
【請求項８】
前記第１材料（Ｍ１）が、金属、特に銅（Ｃｕ）又は銅合金、を有することと、
前記第２材料（Ｍ２）が、ニッケル合金、特にインバー（Ｆｅ６５Ｎｉ３５）、インバー３６（Ｆｅ６４Ｎｉ３６）又はコバール（Ｆｅ５４Ｎｉ２９Ｃｏ１７）、タングステン（Ｗ）、及び、鉄ニッケルコバルト合金（ＦｅＮｉＣｏ合金）の少なくとも一つ、特に好ましくはモリブデン（Ｍｏ）、を有することのうち、少なくとも一つを満たす、ことを特徴とする、請求項６又は７に記載の回路基板プレート（１０）。
【請求項９】
第１材料（Ｍ１）で構成される少なくとも一つの第３層（２５）であって、接着材料（ＶＭ）によって構成される第２接着層（４１）によって、低膨張性の第２材料（Ｍ２）で構成される前記第２層（３０）に接着される、第３層、を特徴とする、請求項６〜８のいずれか一項に記載の回路基板プレート（１０）。
【請求項１０】
第２材料（Ｍ２）で構成される少なくとも一つの第４層であって、接着材料（ＶＭ）で構成される第３接着層によって、第１材料（Ｍ１）で構成される前記第３層（２５）に接着される、第４層、を特徴とする、請求項９に記載の回路基板プレート（１０）。
【請求項１１】
前記個々の層（２０、２５、３０）及び接着層（４０、４１）の対称な配置、特に、平坦な回路基板プレート（１０）が形成される方法における配置、を特徴とする、請求項６〜１０のいずれか一項、特に請求項９又は１０、に記載の回路基板プレート（１０）。
【請求項１２】
前記個々の層（２０、２５、３０）及び接着層（４０、４１）の非対称な配置、特に、凸状に又は凹状に成形された回路基板プレート（１０）が形成される方法における配置、を特徴とする、請求項６〜１０のいずれか一項、特に請求項９又は１０、に記載の回路基板プレート（１０）。
【請求項１３】
前記第１層（２０）及び前記第２層（３０）、特に前記第１層（２０）、前記第２層（３０）及び前記第３層（２５）、は、異なる層厚（ｄ１、ｄ２、ｄ３）を有する、ことを特徴とする、請求項６〜１２のいずれか一項、特に請求項８〜１２のいずれか一項、に記載の回路基板プレート（１０）。
【請求項１４】
前記第２層（２０）及び前記第４層、又は、少なくとも前記第４層は、前記第１材料（Ｍ１）で構成される層（２０、２５）に埋め込まれている、ことを特徴とする、請求項６〜１３のいずれか一項に記載の回路基板プレート（１０）。
【請求項１５】
前記第２層（３０）及び前記第１層の少なくとも一つは、枠状、格子状及び針金状の少なくとも一つの種類に形成される、ことを特徴とする、請求項６〜１４のいずれか一項に記載の回路基板プレート（１０）。
【請求項１６】
回路基板プレート（１０）、特に請求項６〜１５のいずれか一項に記載の回路基板プレート、又は、請求項１〜５のいずれか一項に記載の方法によって製造された回路基板プレート、と、
少なくとも一つの大面積半導体素子（９０）、特にサイリスタウェハ又はダイオード、と、
を含む半導体モジュール（１００）を製造するための方法であって、
前記大面積半導体素子（９０）は、１５０℃〜３００℃の実装温度で前記回路基板プレート（１０）に接触層（５０）によって接着され、
前記実装温度は、前記回路基板プレート（１０）の前記層（２０、２５、３０、４０、４１）の接着の間、接着温度に実質的に一致する、
ことを特徴とする、方法。
【請求項１７】
前記回路基板プレート（１０）の前記層（２０、２５、３０、４０、４１）の前記接着、及び、前記大面積半導体素子（９０）の前記回路基板プレート（１０）への前記接着は、同時に実行される、ことを特徴とする、請求項１６に記載の方法。
【請求項１８】
前記実装温度は、２００℃〜２８０℃、特に２２０℃〜２７０℃、特に２４０℃〜２６０℃、特に２５０℃、である、ことを特徴とする、請求項１６又は１７に記載の方法。
【請求項１９】
特に請求項１６〜１８のいずれか一項に記載の方法によって製造された半導体モジュール（１００）であって、
請求項６〜１５のいずれか一項に記載の回路基板プレート（１０）であって、請求項１〜５のいずれか一項に記載の方法によって製造された、回路基板プレートと、
少なくとも一つの大面積半導体素子（９０）、特にサイリスタウェハ又はダイオード、と、を含む、半導体モジュール（１００）。
【請求項２０】
前記大面積半導体素子（９０）は、特に、接触層（５０）によって前記回路基板プレート（１０）の前記第１層（２０）に接着される、ことを特徴とする、請求項１９に記載の半導体モジュール（１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大面積半導体素子のための、特にサイリスタのウェハ又はダイオードのための、回路基板プレートを製造するための方法に関する。さらに、本発明は、大規模半導体素子のための、特にサイリスタのウェハ又はダイオードのための、回路基板プレートに関する。加えて、本発明は、半導体モジュールを製造するための方法、及び、半導体モジュールに関する。
【背景技術】
【０００２】
サイリスタ又はダイオードのような垂直パワーエレクトロニクス半導体素子は、低熱膨張性の回路キャリアの上に個々に付されることが好ましく、回路キャリアは、電気的及び熱的に高伝導性でなければならない。加えて、半導体素子及び導電性回路キャリアの熱膨張、例えばシリコンの場合２．５〜３ｐｐｍ／Ｋである、に適応しなければならない。この目的のために、半導体素子と回路キャリアとの間の機械的応力を可能な限り低く保つために、半導体素子の熱膨張係数と回路キャリアの熱膨張係数との間の差は、可能な限り小さく保たれなければならない。
【０００３】
半導体素子のために、モリブデンでできているいわゆる回路基板プレートを使用することが知られている。モリブデンは、一方では比較的低い熱膨張性を有し、他方では良い熱伝導性を有する。しかし、モリブデンは、銅の電気抵抗より約３倍高い特有の電気抵抗を有する。加えて、モリブデンは、比較的高価な材料である。
【０００４】
例えば、銅タングステン合金（ＣｕＷ）、銅モリブデン合金（ＣｕＭｏ）及びＣｕ−Ｍｏ−Ｃｕめっきが存在する。これらは、８ｐｐｍ／Ｋから１２ｐｐｍ／Ｋの間の熱膨張をもたらす。
【０００５】
ＣｕＷ及びＣｕＭｏ合金、及びＣｕ−Ｍｏ−Ｃｕめっきは、製造することが技術的に困難であり、非常に高価である。特に、銅と、合金の成分であるタングステン及びモリブデンとの間で融点が大きく異なるため、合金形成は、合金化が成功するまでに、非常に包括的な方法の段階を必要とする。加えて、純銅の熱伝導性は、合金化によって非常に減少する。
【０００６】
銅及びモリブデンのめっきは、結合形成拡散を促進するために、非常な高温、例えば、６００℃から８００℃で実行されなければならない。この高温プロセスの間、銅材料の分解的酸化は、コストのかかる手段によって防止されなければならない。
【０００７】
拡散アニールレイヤシーケンスの別の欠点は、拡散温度から室温又は回路基板プレートに接続する半導体素子の動作温度への冷却の後の、強い変形と歪みである。平坦な回路基板プレートを製造するために、回路基板プレートは、回転する棒の間で圧延されなければならない。結果として、拡散層は、機械的にある程度破壊される。銅層及びモリブデン層の非対称にコーティングされた並びは、この理由により、拡散アニールによって実現することができない。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
この先行技術から開始して、大面積半導体素子のための、特にサイリスタのウェハ又はダイオードのための、回路基板プレートを製造するための方法であって、非常に単純で安価に実行でき、最適化された回路基板プレートを製造可能な方法を明示することが、本発明の目的である。
【０００９】
さらに、非常に膨張性が低く、同時に安価な、大面積半導体素子のための回路基板プレートを明示することが、本発明の目的である。
【００１０】
さらに、半導体モジュールを製造するための方法を明示することが、本発明の目的である。さらに、非常に膨張性が低く、導電性が高く構成される先進的な半導体モジュールを明示することが、本発明の目的である。
【課題を解決するための手段】
【００１１】
本発明によって、この目的は達成される。請求項１の主題によって、大面積半導体素子のための回路基板プレートを製造するための方法の目的が達成される。請求項６の主題によって、大面積半導体素子のための回路基板プレートの目的が達成される。請求項１６の主題によって、回路基板プレート及び少なくとも一つの大面積半導体素子を含む半導体モジュールを製造するための方法の目的が達成される。請求項１９の主題によって、回路基板プレート及び少なくとも一つの大面積半導体素子を含む半導体モジュールの目的が達成される。
【図面の簡単な説明】
【００１２】
本発明は、典型的な実施形態に基づいて、より詳細に、添付された概略図を参照して説明される。
【図１ａ】本発明の第１の典型的な実施形態に係る、個々の層及び半導体モジュールの構成要素の配置を示す。
【図１ｂ】接着状態における、図１ａに係る半導体モジュールを示す。
【図２ａ】本発明の第２実施形態に係る、個々の層及び半導体モジュールの構成要素の配置を示す。
【図２ｂ】接着状態における、図２ａに係る半導体モジュールを示す。
【発明を実施するための形態】
【００１３】
本発明は、大面積半導体素子のための回路基板プレートを製造するための方法であって、第１膨張係数を有する第１材料でできている少なくとも一つの第１層と、第１膨張係数より小さい第２膨張係数を有する低膨張性の第２材料でできている少なくとも一つの第２層とは、１５０℃〜３００℃の接着温度で互いに接着していることを明示する着想に基づいている。第１材料でできている第１層の、第２材料でできている第２層への接着は、特に好ましくは低温焼結法によって実行される。
【００１４】
本発明によると、接着材料でできている少なくとも一つの第１接着層は、さらに第１層と第２層との間に形成される。
【００１５】
接着温度は、少なくとも一つの大面積半導体素子への製造された回路基板プレートの接着の間、実装温度に本質的に一致する。大面積半導体素子は、サイリスタウェハ又はダイオードであってもよい。大面積半導体素子は、特に好ましくはシリコン半導体ウェハである。
【００１６】
本発明に係る方法の一つの実施形態において、接着温度は２００℃〜２８０℃、特に２２０℃〜２７０℃、特に２４０℃〜２６０℃、特に２５０℃、であってもよい。
【００１７】
接着層の接着材料は、好ましくは、接着温度より高い温度に耐える接着を作り出すことができる。接着材料は、好ましくは拡散金属、特に、銀（Ａｇ）、銀合金、金（Ａｕ）、金合金、銅（Ｃｕ）及び銅合金の一つ以上、を有する。
【００１８】
少なくとも第２層の、第２膨張係数を有し低膨張性の第２材料は、好ましくはニッケル合金、特にインバー（Ｆｅ６５Ｎｉ３５）、インバー３６（Ｆｅ６４Ｎｉ３６）又はコバール（Ｆｅ５４Ｎｉ２９Ｃｏ１７）、タングステン（Ｗ）、及び、鉄ニッケルコバルト合金（ＦｅＮｉＣｏ合金）の少なくとも一つ、を有する。少なくとも第２層の第２材料に関しては、モリブデン（Ｍｏ）又はモリブデン合金は、特に好ましい材料であると自ら証明している。
【００１９】
原則として、第１材料の金属よりも小さな膨張係数を有する全ての金属は、第２材料として使用され得る。第１材料が銅又は銅合金である、又は、第１層が銅又は銅合金で構成される限りにおいて、銅よりも小さな膨張係数を有する全ての金属は、第２材料に適する。
【００２０】
第２材料の膨張係数が低いほど、そして、同時に、第２材料の熱伝導性が高いほど、その材料は第２材料としてより適合する。電気的伝導性は、熱伝導性に物理的に関連する。したがって、良い熱伝導性及び良い電気的伝導性の少なくとも一つを有し、熱膨張が小さい全ての金属は、第２材料として使用されること、又は第２材料に含まれることに良く適合する。
【００２１】
以下の表は、第１列に記載された材料の膨張係数を第６列に示す。銅より小さな膨張係数を対応して有する全ての材料は、前述の理由により、第２材料として供給される、又は、第２材料として使用されることに適合している。
【００２２】
【表１】
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【００２３】
少なくとも第１層の、少なくとも第２層及び接着層への接着は、加圧によって、特に５Ｍｐａ〜３０Ｍｐａ、特に１０Ｍｐａ〜２８ＭＰａ、特に２５Ｍｐａ、の圧力を用いて、実行され得る。
【００２４】
少なくとも第１層、少なくとも第２層、及び、少なくとも一つの接着層を接着するために実行されることが好ましい低温焼結は、好ましくは、１５０℃〜３００℃の温度、及び、５Ｍｐａ〜３０Ｍｐａの加圧で実行される。特に好ましくは、低温焼結は、２５０度の温度及び２５Ｍｐａの圧力で実行され、焼結は、好ましくは１〜１０分、例えば４分の間、実行される。
【００２５】
回路基板プレートを製造するための方法における接着温度は、少なくとも一つの大面積半導体素子への製造された回路基板プレートの接着における実装温度に本質的に一致する。接着温度は、実装温度に正確に一致してもよい。さらに、接着温度は、実装温度から最大２０％、特に最大１５％、特に最大１０％、特に最大５％、外れてもよい。実装温度からの接着温度の逸脱の割合の計算は、ケルビン温度単位の接着温度と、ケルビン温度単位の実装温度との間の差の計算に基づいて実行される。
【００２６】
低温焼結法を実行することに加えて、高融点金属間相の形成を伴う拡散はんだ付けによって、回路基板プレートの個々の層を互いに接着することも可能である。回路基板プレートの個々の層を接着するための接着剤の使用も可能である。
【００２７】
好ましくは、接着材料は、少なくとも第１層と少なくとも第２層との間に、焼結材料又は焼結材料の構成物質として導入される。導電層を形成するために焼結され得る組成物は、前述の理由により接着される層の間に焼結された接着を生じさせるために、使用され得る。まだ焼結可能な組成物は、積層された圧縮物の形でインク、ペースト、又は焼結プリフォームの使用タイプを有してもよい。焼結プリフォームは、塗布、及び、金属ペースト又は金属焼結ペーストの乾燥によって生成される。このタイプの焼結プリフォームは、さらに焼結させることができる。代わりに、接着材料はフィルムとして、特に金属フィルムとして形成することが可能であり、このフィルム、特に金属フィルム、は、第１層と第２層との間に配置される。
【００２８】
接着材料を含む、又は、接着材料から構成される焼結ペーストは、印刷、特にスクリーン印刷又は孔版印刷、によって、第１層及び第２層の少なくとも一つの上に付されることができる。任意に、焼結ペースト又は金属焼結ペーストは、実際に焼結方法を実行する前に乾燥されることができる。焼結ペーストの金属粒子は、流体状態を経過することなく、固形の導電導熱金属結合の形成を伴う拡散、又は、少なくとも第１層と第２層との間の金属結合によって、焼結の間に接着される。焼結ペーストは、特に好ましくは少なくとも第１層及び少なくとも第２層を接着するときに使用され、そのペーストは、銀、銀合金、炭酸銀及び酸化銀の少なくとも一つを含む。
【００２９】
本発明の別の実施形態において、例えば電気めっき又はスパッタによって付される層は、接着層又は接合層のより良い接着のために、接着層の塗布の前に、第１層及び第２層の少なくとも一つの上に、好ましくは第２層の上に、付されることができる。第２層がモリブデン層である、又は、第２層の第２材料がモリブデンを含む、限りにおいて、ニッケル銀層（ＮｉＡｇ層）は、第２層の接着される面の上に電気めっきによって付されることができる。接着材料、特に銀、は、特に良くこのニッケル銀層に付着することができる。
【００３０】
本発明は、さらに、大面積半導体素子のための、特にサイリスタウェハ又はダイオードのための、回路基板プレートを明示する着想の連携の側面に基づいており、回路基板プレートは、好ましくは、本発明に係る前述の方法を用いて生成される。
【００３１】
本発明に係る回路基板プレートは、以下を含む。
−  第１膨張係数を有する第１材料でできている少なくとも一つの第１層、
−  第１膨張係数より小さい第２膨張係数を有する低膨張性の第２材料でできている少なくとも一つの第２層、
−  少なくとも一つの第１接着層は、第１層と第２層との間に形成され、第１接着層は、拡散金属、特に、銀（Ａｇ）、銀合金、金（Ａｕ）、金合金、銅（Ｃｕ）及び銅合金の一つ以上、を含む。
【００３２】
第１材料は、好ましくは金属を有する、又は、金属で構成される。特に、第１材料は銅又は銅合金を有し、又は、第１材料は、銅又は銅合金である。第２材料は、ニッケル合金、特にインバー（Ｆｅ６５Ｎｉ３５）、インバー３６（Ｆｅ６４Ｎｉ３６）又はコバール（Ｆｅ５４Ｎｉ２９Ｃｏ１７）、タングステン（Ｗ）、及び、鉄ニッケルコバルト合金（ＦｅＮｉＣｏ合金）の少なくとも一つ、を特に有することができる。第２材料は、好ましくはニッケル合金、特にインバー（Ｆｅ６５Ｎｉ３５）、インバー３６（Ｆｅ６４Ｎｉ３６）又はコバール（Ｆｅ５４Ｎｉ２９Ｃｏ１７）、タングステン（Ｗ）、及び、鉄ニッケルコバルト合金（ＦｅＮｉＣｏ合金）の少なくとも一つ、である。
【００３３】
本発明の特に好ましい実施形態において、第２材料は、モリブデン（Ｍｏ）を含む、又は、第２材料は、モリブデンである。第２材料は、モリブデン合金を含む、又は、モリブデン合金であることもあり得る。
【００３４】
少なくとも第１接着層は、第１層及び第２層の少なくとも一つの境界層として形成され得る。
【００３５】
接着層は、内蔵型の可視層であってもよい。接着材料が、本発明に係る回路基板プレートの製造の間、薄い層厚で付されるのみの場合、製造される製品の、すなわち製造される回路基板プレートの、接着層は、第１層及び第２層の少なくとも一つの境界層として形成され得る。接着材料は、例えば、少なくともあるセクションにおいて、第１層及び第２層の少なくとも一つの中に拡散され得る。
【００３６】
特に好ましくは、接着層を境界層として形成する間、あるセクションにおいて、銀又は銀合金が、第１層及び第２層の少なくとも一つの中に拡散されるように、接着層の接着材料は、銀又は銀合金である。
【００３７】
本発明の別の実施形態において、回路基板プレートは、少なくとも一つの第３層を有し、第３層は、第１材料で構成される。第３層は、好ましくは、接着材料でできている第２接着層によって、低膨張性の第２材料でできている第２層に接着される。前述の理由により、回路基板プレートは、二つの接着層を用いて互いに接着された三つの層を含み得る。
【００３８】
本発明の別の実施形態において、回路基板プレートは、第２材料で形成された少なくとも一つの第４層を有し得る。第４層は、好ましくは、接着材料でできている第３接着層によって、第１材料でできている第３層に接着される。本発明のこの実施形態において、回路基板プレートは、それぞれ第１材料から又は第２材料から形成される四つの層を含み、これらの四つの層は、少なくとも三つの接着層によって互いに接着される。
【００３９】
回路基板プレートは、個々の層及び接着層の対称的な配置を有し得る。個々の層及び接着層の対称的な配置は、好ましくは、平坦な回路基板プレートが形成される方法で形成される。個々の層の対称的な配置は、回路基板プレートを通る対称軸の理論的な形成の場合、一貫した材料及び層厚を有する個々の層及び接着層の対称的な配置は、対称軸の上下の両方に形成されるというように理解されている。対称軸は、回路基板プレートの全ての厚さに関して個々の層の配置を半分にし、回路基板プレートの全ての厚さは、個々の層の厚さを加えることにより形成される。
【００４０】
個々の層及び接着層の対称的な配置を形成するとき、平坦な回路基板プレートを形成することができる。
【００４１】
本発明の別の実施形態において、回路基板プレートの個々の層及び接着層は、非対称に配置され得る。回路基板プレートの個々の層及び接着層は、特に、最初に凸状又は凹状に成形された回路基板プレートが形成されるように、非対象に配置される。回路基板プレートは、好ましくは、制御された凸状又は凹状の外形を有する。言い換えると、最大の曲率は定義されている。
【００４２】
非対称な配置は、理論的に形成された対称軸によって理解され得る。対称軸は、個々の層の配置の全ての厚さを半分にし、全ての厚さは、回路基板プレートの個々の層の厚さを加えることにより定義される。回路基板プレートの凸状又は凹状の外形の曲率は、好ましくは、第２材料、すなわち低膨張性の材料、でできている第２層及び第４層の少なくとも一つの、配置又は形成の少なくとも一つによって制御される。対称軸が、製造される回路基板プレートの膨張から目標とされた方式で生成されるように、第２層及び／又は少なくとも第４層は、全ての層及び接着層の全体の配置に関して非対称に形成される。
【００４３】
使用事例によると、低膨張性の第２材料でできている、第２層及び／又は少なくとも第４層の、配置又は形成の少なくとも一つによって、曲げられた回路基板プレートの外形は、最終冷却の後に創出され得る。この目的のために、本発明に係る回路基板プレートは、本発明に係る前述の方法を用いて製造され、大面積半導体素子を有する半導体モジュールを製造するために、本発明に係る後述する方法と関連付けられる。
【００４４】
非対称配置を達成するために、回路基板プレートの層は、異なる層厚を有することができる。第１層及び第２層は、異なる層厚を有することができる。加えて、第１層、第２層及び第３層は、異なる層厚を有することができる。
【００４５】
本発明の別の実施形態において、第２層及び第４層の少なくとも一つは、第１材料でできている層に埋め込まれ得る。第１材料でできている層は、第１層及び第３層の少なくとも一つであり得る。
【００４６】
本発明の別の実施形態において、第２層及び第４層の少なくとも一つは、枠状、格子状及び針金状の少なくとも一つの種類に形成される。好ましくは、第２層及び第４層の少なくとも一つのこの形成は、第１材料でできている層へのそれぞれの層の埋め込みと組み合わせて実行される。
【００４７】
回路基板プレートの熱膨張の減少は、例えば、銅層又は銅合金層と、一つ以上のモリブデン層との本発明に係る組み合わせによって達成される。回路基板プレートの厚さの、モリブデンの割合対銅の割合の比率の増加は、結果として得られる全膨張を減少させる。銅／銅合金の厚さ２対モリブデン／モリブデン合金の厚さ１の層の比率は、約８〜９ｐｐｍ／Ｋの熱膨張をもたらす。第１材料でできている全ての層対第２材料でできている全ての層の厚さの比率は、好ましくは２：１である。
【００４８】
モリブデンの高ヤング率（２０℃で３３０ＧＰａ）に比較して低ヤング率の銅の使用は、回路基板プレートの全ての厚さに対して、モリブデンの部分を比例して小さくするように導く。例えば、第１層及び／又は少なくとも第３層の銅のヤング率は、６０ＧＰａである。このタイプのヤング率は、窒素（Ｎ２）への暴露が４時間を超えるソフトアニールによって達成される。
【００４９】
本発明はさらに、少なくとも一つの回路基板プレート、及び、少なくとも一つの大面積半導体素子を含む半導体モジュールを製造するための方法を明示する着想に基づいている。好ましくは、回路基板プレートは、本発明に係る前述された回路基板プレート、又は、本発明に係る前述の方法を用いて製造された回路基板プレートである。大面積半導体素子は、特に、サイリスタウェハ又はダイオードである。大面積半導体素子は、特に好ましくは、シリコン半導体ウェハである。
【００５０】
半導体モジュールを製造するための本発明に係る方法は、半導体素子は、１５０℃〜３００℃の実装温度で接触層によって回路基板プレートに接着されるという事実に基づいており、実装温度は、回路基板プレートの層の接着の間、接着温度に実質的に一致する。言い換えると、半導体素子の回路基板プレートへの接着の間の実装温度は、回路基板プレートの製造の間に働いている接着温度に実質的に一致する。実装温度は、接着温度に正確に一致してもよい。好ましくは、実装温度は、接着温度から最大２０％、特に最大１５％、特に最大１０％、特に最大５％、外れる。接着温度からの実装温度の逸脱の割合の計算は、ケルビン温度単位の実装温度と、ケルビン温度単位の接着温度との間の差の計算に基づいて実行される。
【００５１】
実装温度は、２００℃〜２８０℃、特に２２０℃〜２７０℃、特に２４０℃〜２６０℃、特に２５０℃、であってよい。
【００５２】
大面積半導体素子は、好ましくは回路基板プレートの表面上に付され、又は回路基板プレートの表面に接着され、表面は、第１材料で構成される層、特に第１層又は第３層、によって形成されている。表面は、回路基板プレートの最上面と称され得る。
【００５３】
接触層は、例えば、焼結ペーストであってもよい。接触層は、付着層又ははんだ層であることも可能である。
【００５４】
本発明の実施形態において、回路基板プレートの層の接着、及び、回路基板プレートの大面積半導体素子への接着は、同時に実行され得る。この実施形態において、全ての層、接着層及び大面積半導体素子は、互いの上に配置され、例えば、同時に、低温焼結法によって互いに接着される。
【００５５】
回路基板プレートを製造するための本発明に係る方法を、半導体モジュールを製造するための本発明に係る方法に組み合わせることによって、回路基板プレートの層及び接着層の非対称の配置を有する平坦な半導体モジュールを製造することが可能である。回路基板プレートの個々の層及び接着層は、互いに非対称に配置される。非対称性は、層数及び層厚の少なくとも一つによって制御され得る。
【００５６】
例えば、銅層及びモリブデン層から回路基板プレートを製造することが可能である。ここで、二つの層は、異なる層厚を有してもよい。加えて、Ｃｕ−Ｍｏ−Ｍｏ−Ｃｕ−Ｃｕの層の並びがあり得る。ここで、前述の理由により、非対称な層の数及び非対称な層の並びが存在する。
【００５７】
層及び接着層の非対称な配置は、大面積半導体素子を有する回路基板プレートの実装温度に実質的に一致する接着温度で相互に連結される。
【００５８】
非対称な層の並びは、冷却後の回路基板プレートの湾曲した変形に最初に導く。大面積半導体素子の回路基板プレートへの接着が、後に続く。ここで、湾曲した変形、又は、凸状又は凹状の変形が、製造された非対称な回路基板プレートの再加熱の間に悪化することが理解され得る。回路基板プレートの大面積半導体素子への接着に続いて、製造された半導体モジュール、又は、回路基板プレートは、要求に合致する方法で新たな応力平衡における温度的に安定な最終形状をとる。
【００５９】
本発明は、さらに、連携の側面に応じて半導体モジュールを明示する着想に基づいており、半導体モジュールは、好ましくは、本発明に係る前述の方法を用いて製造される。半導体モジュールは、回路基板プレート、及び、少なくとも一つの大面積半導体素子を含む。回路基板プレートは、本発明に係る回路基板プレートである、又は、本発明に係る前述の方法によって製造された回路基板プレートである。
【００６０】
大面積半導体素子は、特に、サイリスタウェハ又はダイオードである。大面積半導体素子は、特に好ましくは、シリコン半導体ウェハである。大面積半導体素子は、好ましくは、回路基板プレートのベース領域よりわずかだけ小さな領域を有する。
【００６１】
半導体素子は、特に接触層によって、回路基板プレートの第１層に接着される。接触層は、焼結層、導電性の付着層、又は、はんだ層であってもよい。第１層は、第１材料でできている層である。この第１材料は、好ましくは、銅又は銅合金である。
【００６２】
以下において、同一の参照数字は、同一の部分、及び、同一の動作を備える部分のために使用される。
【００６３】
製造される半導体モジュール１００（図１ｂ参照）の個々の層及び構成要素は、図１ａで説明される。半導体モジュール１００は、大面積半導体素子９０及び回路基板プレート１０で構成される。回路基板プレート１０は、第１材料Ｍ１でできている第１層２０、及び、第２材料Ｍ２でできている第２層３０を含む。材料Ｍ１は好ましくは金属、特に銅又は銅合金、である。材料Ｍ２は、対照的に、第１材料Ｍ１の第１膨張係数より低い第２膨張係数を有する、低膨張性の材料である。第２材料Ｍ２は、ニッケル合金、特にインバー、インバー３６又はコバール、タングステン、及び、鉄ニッケルコバルト合金の少なくとも一つ、であってもよい。現在の典型的な実施形態において、材料Ｍ２はモリブデンである。接着材料ＶＭでできている第１接着層４０は、第１層２０と第２層３０との間に形成される。接着層４０の接着材料ＶＭは、第１層２０と第２層３０との間に接着を創出し、接着は、接着温度より高い温度に耐える。接着層は、好ましくは、拡散金属、特に、銀、銀合金、金、金合金、銅及び銅合金の一つ以上、を有する。
【００６４】
接着層は、好ましくは、焼結層として、特に焼結ペーストとして、生成される。一覧表に記載された拡散金属の一つ、特に、銀、銀合金、炭酸銀及び酸化銀の少なくとも一つ、を好ましくは有するこの焼結ペーストは、例えば、第１層２０の第２面２２の上に、及び／又は、第２層３０の第１面３１の上に、印刷方式によって付され得る。回路基板プレート１０の接着された状態において、第１層２０の第１面２１は、大面積半導体素子９０に面する。第１層２０の第２面２２は、対照的に、第２層３０に面する。接着された状態において、第２層３０の第１面３１は、第１層２０に面する。第２層３０の第２面３２は、対照的に、第１層２０から見て外方に向くように形成される。第１層の層厚ｄ１は、第２層３０の層厚ｄ２の少なくとも二倍の厚さである。好ましくは、層厚ｄ２が、０．１ｍｍと２．０ｍｍとの間であるのに対して、層厚ｄ１は、０．２ｍｍと３．０ｍｍとの間である。第１接着層４０の厚さは、好ましくは１μｍと５０μｍとの間である。
【００６５】
図１ｂに描かれた対称軸Ｓを用いて、回路基板プレート１０の構造が、個々の層２０、３０及び４０の非対称な構造であることが明らかになる。対称軸Ｓは、回路基板プレート１０の全ての厚さＤを半分にする。全ての厚さＤは、層厚ｄ１及びｄ２と、第１接着層４０の層厚との加算によって生成される。このように非対称な回路基板プレート１０を用いて、平坦な半導体モジュール１００は、特に、製造され得る。
【００６６】
説明された例において、大面積半導体素子９０は、サイリスタとして形成されたシリコン半導体である。半導体素子９０の幅ｂＨＬは、回路基板プレートの幅ｂＳＰよりわずかだけ狭い。説明された例において、大面積半導体素子９０は、接触層５０によって回路基板プレート１０に接着されている。接触層５０は、原則として、付着層、焼結ペースト層又ははんだ層でもよい。現在の場合、接触層５０が、好ましくは、第１接着層４０と同等に形成されるように、全ての層２０、３０及び４０は、大面積半導体素子９０及び接触層５０に同時に接着される。第１接着層４０及び接触層５０は、好ましくは焼結ペーストである。
【００６７】
好ましくは、層２０、３０、４０、５０、及び、大面積半導体素子９０は、１５０℃〜３００℃の接着温度で低温焼結法によって互いに接着される。接着温度は、特に好ましくは２５０℃である。
【００６８】
層２０、３０、４０及び５０の大面積半導体素子９０への接着は、好ましくは、加圧、特に５Ｍｐａ〜３０Ｍｐａ、特に１０Ｍｐａ〜２８Ｍｐａ、特に２５Ｍｐａ、の圧力によって実行される。
【００６９】
代わりに、大面積半導体素子９０は、分離された実装ステップにおいて、以前に製造された回路基板プレート１０に付され得る。この目的のために、大面積半導体素子９０は、接触層５０を用いて、回路基板プレート１０の第１層２０の第１面２１の上に付される。半導体素子に接着されるべき回路基板プレート１０の表面２１は、第１層２０の第１面２１である。
【００７０】
大面積半導体素子９０を以前に製造された回路基板プレート１０に接着するために、１５０℃〜３００℃の実装温度で配置が適用され、回路基板プレート１０の層２０、３０及び４０の接着の間、この実装温度は、接着温度と実質的に一致する。
【００７１】
製造される半導体モジュール１００（図２ｂ参照）に関する第２実施形態は、図２ａ及び図２ｂに説明される。これは、同様に回路基板プレート１０の非対称な構成である。
【００７２】
回路基板プレート１０は、第１層２０、第２層３０及び第３層２５で構成される。第１層２０及び第３層２５は、第１材料Ｍ１を有する。材料は、好ましくは銅である。第２材料Ｍ２でできている第２層３０は、異なる層厚ｄ１及びｄ３を有するこれらの二つの層２０と２５との間に形成される。第２材料Ｍ２は、低膨張率の材料で構成される、又は、第２材料Ｍ２の膨張係数は、第１材料Ｍ１の膨張係数より低い。第２材料Ｍ２は、好ましくはモリブデンである。
【００７３】
示された対称軸Ｓは、図２ａ又は図２ｂに係る回路基板プレート１０もまた非対称構造であることを示す。第１接着層４０は、第１層２０と第２層３０との間に形成される。この接着層４０は、好ましくは焼結層であり、接着材料ＶＭ、好ましくは銀を有している。第２接着層４１は、第２層３０と第３層２５との間に形成される。この接着層４１は、好ましくは同様に焼結層であり、接着材料ＶＭ、すなわち銀を有している。
【００７４】
付着改善層６０は、好ましくは、第３層２５の第１面２６に付される（図２ａ参照）。第３層２５の第１面２６は、第２層３０に面する第３層２５の面である。付着改善層６０は、好ましくは、第３層２５の上に電気めっきされる。付着改善層６０は、例えば銀の層である。第３層２５と第２接着層４１との間の付着は、付着改善層６０を用いて改善され得る。
【００７５】
接合状態において、混合接着層４５が存在する（図２ｂ参照）。混合接着層４５が形成されるように、低温焼結法を用いて、第２接着層４１及び付着改善層６０は共に圧縮される。
【００７６】
大面積半導体素子９０は、次に、接触層５０を用いて第１層２０の第１面２１の上に付される。
【００７７】
また、図２ａ及び図２ｂに係る典型的な実施形態に関連して、第１層２０の層厚ｄ１は、低膨張性の材料Ｍ２でできている第２層３０の層厚ｄ２より数倍厚いと理解され得る。第１層２０の層厚ｄ１は、第１材料Ｍ１でできている第３層２５の層厚ｄ３より同様に厚い。
【００７８】
低膨張性の第２材料Ｍ２でできている第２層３０は、積層の内側で非対称に形成される。低膨張性の第２層３０の非対称な配置は、対称軸が、大面積半導体素子９０、特にシリコン半導体素子、の膨張、及び、コーティングされた回路基板プレート１０の膨張から、目標とされた方式をもたらすという利点を有する。半導体モジュール１００の平面の外形は、冷却の後、低膨張性の材料Ｍ２でできている第２層３０の位置によって、大面積半導体素子９０の厚さｄＨＬに応じて、最終的に達成され得る。
【符号の説明】
【００７９】
１０    回路基板プレート
２０    第１層
２１    第１層の第１面
２２    第１層の第２面
２５    第３層
２６    第３層の第１面
２７    第３層の第２面
３０    第２層
３１    第２層の第１面
３２    第２層の第２面
４０    第１接着層
４１    第２接着層
４５    混合接着層
５０    接触層
６０    付着改善層
９０    大面積半導体素子
１００    半導体モジュール
ｂＨＬ    半導体素子の幅
ｂＳＰ    回路基板プレートの幅
ｄ１    第１層の層厚
ｄ２    第２層の層厚
ｄ３    第３層の層厚
ｄＨＬ    半導体素子の層厚
Ｄ    回路基板プレートの全ての厚さ
Ｓ    対称軸
Ｍ１    第１材料
Ｍ２    第２材料
ＶＭ    接着材料
【図１ａ】
2019512867.tif 000004
【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【国際調査報告】
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