(57)【要約】デジタル電子回路におけるシングルイベントトランジェント（ＳＥＴ）又はグリッチを抑制するための回路構造及び方法が提供される。回路には、デジタル電子回路の出力を受け取る第１入力と、デジタル電子回路の冗長又は複製出力を受け取る第２入力が含まれる。回路には、ＡＮＤ、ＯＲ、ＮＡＮＤ及びＮＯＲゲートから選択される２つの異なる種類の２入力ゲートが４つのみ含まれる。４つの２入力ゲートは、最終回路出力が第１入力のみ又は第２入力のみの論理レベルの変化に影響されず、第１入力と第２入力の論理レベルが一致する場合、最終回路出力が第１入力と第２入力の論理レベルと等価であるように構成されている。
2019534584.tif 000002
【特許請求の範囲】
【請求項１】
デジタル電子回路におけるシングルイベントトランジェント（ＳＥＴ）又はグリッチを抑制するための回路構造であって、
デジタル電子回路の出力を受け取る第１入力と、
前記デジタル電子回路の冗長又は複製出力を受け取る第２入力と、
ＡＮＤ、ＯＲ、ＮＡＮＤ及びＮＯＲゲートから選択される２つの異なる種類の２入力ゲートを４つのみと、
を備え、
前記４つの２入力ゲートは、最終回路出力が前記第１入力のみ又は前記第２入力のみの論理レベルの変化には影響されず、前記第１入力と前記第２入力の前記論理レベルが一致する場合、前記最終回路出力が前記第１入力及び前記第２入力の前記論理レベルと等価となるように構成されている、
回路構造。
【請求項２】
前記４つの２入力ゲートは、２つのＡＮＤゲートと２つのＯＲゲートからなり、
第１のＡＮＤゲートと第１のＯＲゲートとは、いずれも入力として前記第１入力と前記第２入力を受け取り、
前記第１のＯＲゲートは、出力として第１出力を有し、前記第１のＡＮＤゲートは、出力として第２出力を有し、
第２のＡＮＤゲートは、入力として前記第１出力と前記回路の前記最終出力を受け取り、出力として第３出力を有し、
第２のＯＲゲートは、入力として前記第２出力と第３出力を有し、出力として前記最終出力を有する、
請求項１に記載の回路構造。
【請求項３】
前記４つの２入力ゲートは、３つの反転ゲートと１つの非反転ゲートとを含む、請求項１に記載の回路構造。
【請求項４】
前記３つの反転ゲートは、ＮＡＮＤゲートであり、前記非反転ゲートは、ＯＲゲートであり、
前記ＯＲゲートは、前記第１入力と前記第２入力を受け取り、第１出力を有し、
第１のＮＡＮＤゲートは、前記第１入力と前記第２入力を受け取り、第２出力を有し、
第２のＮＡＮＤゲートは、前記第１出力と前記最終回路出力を受け取り、第３出力を有し、
第３のＮＡＮＤゲートは、前記第２出力と前記第３出力を受け取り、出力として前記最終回路出力を有する、
請求項３に記載の回路構造。
【請求項５】
前記３つの反転ゲートは、２つのＮＡＮＤゲートと１つのＮＯＲゲートであり、
前記非反転ゲートは、ＯＲゲートであり、
第１のＮＡＮＤゲートと前記ＮＯＲゲートとは、いずれも入力として前記第１入力と最終回路出力とを受け取り、
前記第１のＮＡＮＤゲートは、出力として第１出力を有し、前記ＮＯＲゲートは、出力として第２出力を有し、
前記ＯＲゲートは、入力として前記第２出力と反転された第２入力を受け取り、出力として第３出力を有し、
第２のＮＡＮＤゲートは、入力として前記第１出力と第３出力を有し、出力として前記最終回路出力を有する、
請求項３に記載の回路構造。
【請求項６】
デジタル電子回路におけるシングルイベントトランジェント（ＳＥＴ）又はグリッチを抑制するための方法であって、
第１入力としてデジタル電子回路の出力を受け取り、
第２入力として前記デジタル電子回路の冗長又は複製出力を受け取り、
ＡＮＤ、ＯＲ、ＮＡＮＤ及びＮＯＲゲートから選択される２つの異なる種類の２入力ゲートを４つのみ備える論理回路構造に、前記第１入力と前記第２入力を入力する、
ことを含み、
前記４つの２入力ゲートは、最終回路出力が前記第１入力のみ又は前記第２入力のみの論理レベルの変化に影響されず、前記第１入力と前記第２入力の前記論理レベルが一致する場合、前記最終回路出力が前記第１入力と前記第２入力の論理レベルと等価となるように構成されている、
方法。
【請求項７】
２入力ゲートを４つのみ備える論理回路構造に前記第１入力と前記第２入力を入力するステップは、
前記第１入力と前記第２入力を第１のＡＮＤゲートに入力し、
前記第１入力と前記第２入力を第１のＯＲゲートに入力し、
前記第１のＯＲゲートの出力と最終回路出力を受け取り、それらを第２のＡＮＤゲートに入力し、
前記第２のＡＮＤゲートの出力と、前記第１のＯＲゲートの出力を受け取り、かつそれらを第２のＯＲゲートに入力し、
前記第２のＯＲゲートの出力を前記最終回路出力として受け取る、
ことを含む、請求項６に記載の方法。
【請求項８】
２入力ゲートを４つのみ備える論理回路構造に前記第１入力と前記第２入力を入力するステップは、
前記第１入力と前記第２入力を第１のＮＡＮＤゲートに入力し、
前記第１入力と前記第２入力をＯＲゲートに入力し、
前記ＯＲゲートの出力と最終回路出力を受け取り、かつそれらを第２のＮＡＮＤゲートに入力し、
前記第２のＮＡＮＤゲートの出力と、前記第１のＮＡＮＤゲートの出力を受け取り、それらを第３のＮＡＮＤゲートに入力し、
前記第３のＮＡＮＤゲートの出力を前記最終回路出力として受け取る、
ことを含む、請求項６に記載の方法。
【請求項９】
２入力ゲートを４つのみ備える論理回路構造に前記第１入力と前記第２入力を入力するステップは、
前記第１入力と前記最終回路出力をＮＯＲゲートに入力し、
前記第１入力と前記最終回路出力を第１のＮＡＮＤゲートに入力し、
前記第２入力を反転させ、
前記ＮＯＲゲートの前記出力と前記反転した第２入力とを受け取り、それらをＯＲゲートへ入力し、
前記第１のＮＡＮＤゲートの出力と前記ＯＲゲートの出力を受け取り、それらを第２のＮＡＮＤゲートに入力し、
前記第２のＮＡＮＤゲートの前記出力を前記最終回路出力として受け取る、
ことを含む、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１６年９月１２日出願の南アフリカ共和国特許仮出願第２０１６／０６２８３号の優先権を主張し、参照により本明細書に援用する。
【０００２】
本発明は、デジタル電子回路におけるシングルイベントトランジェント（ｓｉｎｇｌｅ  ｅｖｅｎｔ  ｔｒａｎｓｉｅｎｔｓ：ＳＥＴ）又はシングルイベントアップセット（ｓｉｎｇｌｅ  ｅｖｅｎｔ  ｕｐｓｅｔｓ：ＳＥＵ）を抑制するための方法及び回路構造に関する。本発明は、排他的ではないが、特にフィールドプログラマブルゲートアレイ（ＦＰＧＡ）及び特定用途向け集積回路（ＡＳＩＣ）などのシーケンシャル電子回路の一部を構成する組合せ回路における、ＳＥＴ及びＳＥＵの軽減への適用に適する。
【背景技術】
【０００３】
宇宙ベースのコンピューティング操作のためのフィールドプログラマブルゲートアレイ（ＦＰＧＡ）の使用が広く普及している。ＦＰＧＡは、一般に、特定用途向け集積回路（ＡＳＩＣ）の対応品よりも計算速度が遅く、ＡＳＩＣほどの複雑な設計を扱えず、またＡＳＩＣよりも電力消費が大きい。しかしＦＰＧＡには、いくつかの重要な利点がある。それらは、市場に出るまでの時間が短いこと、デバイスを再プログラム可能なこと、エンジニアリングコストが低いこと等を含む。これらの特徴は、宇宙航空機用途に特に有利であるために、宇宙関連業界は、導入される最新のＦＰＧＡに対して放射線照射効果を積極的に評価してきた。ＦＰＧＡは、宇宙ベースの電子装置に対する複数の利点を有する一方で、残念ながら一般的にシングルイベント効果（Ｓｉｎｇｌｅ  Ｅｖｅｎｔ  Ｅｆｆｅｃｔｓ：ＳＥＥ）に対して敏感である。
【０００４】
ＳＥＥは、重イオン（宇宙線）又は陽子の衝撃の結果としての電離によって発生する。電離は、ｐ−ｎ接合に電流パルスを誘導する。シングルイベント効果には、シングルイベントラッチアップ（ＳＥＬ）、シングルイベントゲートラプチャ（ＳＥＧＲ）、又はシングルイベントバーンアウト（ＳＥＢ）などの回路に永久的な損傷を与えるもの、並びに回路に永久的な損傷は与えないシングルイベントトランジェント（ＳＥＴ）と称される「ソフトエラー」が含まれる。
【０００５】
ＳＥＴは、電離によって荷電粒子が回路素子に電荷を堆積させることにより生じる。この堆積された電荷が、回路素子内の局所的電圧準位を上昇させ、これが双安定素子の状態を非破壊で変化させ得る。組合せ論理素子において、電荷は（典型的には数百ピコ秒で）リークして逃げていき、素子は正しい状態に戻るものである。ただし、ＳＥＴによってクロックエッジで同期論理が妨害されると、一時的に間違った論理値がレジスタにラッチされる。そうしてこの間違った値が、回路の他の部分を介して伝搬する可能性がある。レジスタにラッチされたＳＥＴは、シングルイベントアップセット（ＳＥＵ）と呼ばれる。
【０００６】
例えば衛星用コンピュータでは、ＳＥＵにより生じるビット反転は、重要データをランダムに変化させるか、プログラムデータをランダムに変化させるか、あるいはレジスタ値をランダムに変化させ得る。この変化は、ソフトウェアに意図しないコマンドを実行させて、結果としてソフトウェアを「クラッシュ」させ得る。
【０００７】
ＦＰＧＡでのＳＥＵは、ユーザ設計のフリップフロップ、ＦＰＧＡコンフィグレーションメモリ、並びに任意のＦＰＧＡのレジスタやラッチや内部状態に影響を与える可能性がある。コンフィグレーションメモリのアップセットは、そのアップセットが設計の状態と操作の両方に影響するために、特に問題が多い。コンフィグレーションアップセットは、ルーティングリソース及び論理機能に混乱を与え、回路操作を変化させ得る。デバイスコンフィグレーションメモリでのシングルイベントアップセットの影響は、メモリ素子の改変にとどまらず、構成可能論理ブロック（ＣＬＢ）内部、及び異なるＣＬＢ同士の間における相互接続において改変をもたらし、その結果意図したものとは全く異なる回路を出現させ得る。
【０００８】
フラッシュ型及びアンチフューズ型のＦＰＧＡはＳＥＴには鈍感なコンフィグレーションメモリを持っており、ユーザロジック内のいかなるＳＥＴも一時的にしか存在しない。ただし、揮発性メモリを持つＦＰＧＡ、特にＳＲＡＭ型ＦＰＧＡでは、ＳＥＴにより生じるエラーの主因は、コンフィグレーションメモリエラーによるものである。ＳＲＡＭ型ＦＰＧＡのコンフィグレーションメモリエラーは消散しないで、パワーリセットによって新規のコンフィグレーションメモリがＦＰＧＡにロードされるか、計画的なコンフィグレーションメモリエラーリセットが起きるまで持続する。ＳＥＵが状態マシンなどの制御回路を狂わせてデバイスを不確定状態やテストモードや停止状態にするとき、ＳＥＵは、シングルイベント機能インタラプト（ＳＥＦＩ）となり得る。この回復には、リセットやパワーサイクルが必要となる。
【０００９】
上記より、宇宙ベース用途のＦＰＧＡ、更にはＡＳＩＣをうまく展開するためには、何らかの種類のシングルイベントアップセットの軽減方式が不可欠であることが明らかである。シングルイベントアップセットの軽減は、安全が極めて重要な地上用途に対しても重要となり得る。
【００１０】
二重モジュール冗長性（Ｄｏｕｂｌｅ  Ｍｏｄｕｌａｒ  Ｒｅｄｕｎｄａｎｃｙ：ＤＭＲ）ＳＥＵによる軽減法は、組合せ回路の複製と複製回路出力の比較とに依存する。しかし、ほとんどのＤＭＲソリューションは、通常、ＳＥＵの検出が可能なだけであり、それをマスクすることや修正することはできない。
【００１１】
軌道上のシーケンシャル回路のＳＥＵエラーを修正するための最も一般的な軽減方式は、三重モジュール冗長性（ＴＭＲ）にスクラビングを加えたものである。ＴＭＲは、投票回路（ｖｏｔｉｎｇ  ｃｉｒｃｕｉｔ）によって３つの信号の値を比較する空間的冗長性手法であって、出力は一致する２つの入力に等しい。すべてのシングルイベントアップセットは、スクラビングによって除去され、不良状態は、三重モジュール冗長性によって（実装に依存して）マスクされるか補正されるかのいずれかである。ＴＭＲは安全性が重要な用途において、シングルイベントアップセットに対するデジタル論理回路の耐性を上げるために活用されることが多い。一例としてＴＭＲは、シーケンシャルデジタル論理回路に使用される、フォールトトレラントメモリ素子の設計に利用されることが多い。ＴＭＲの主要な不利な点は、面積のオーバーヘッドが大きすぎることである。組合せ回路の三重化と投票回路の追加を有する耐性設計は、元の設計に比べて４〜７倍の面積と電力消費となり得るので、その利用は信頼性が重要な用途に限定される。
【００１２】
宇宙及び軍用途の放射線耐性ＦＰＧＡが入手可能である。しかしこれらは市販品に比べて何桁も高価になりがちである。さらに、放射線耐性のＦＰＧＡや不揮発性ＦＰＧＡやＡＳＩＣＳはコンフィグレーションメモリのシングルイベントアップセットの影響をマスクすることが可能であるが、重要な用途のためのユーザロジック回路では通常三重モジュール冗長性がさらに要求される。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
出願人自身のＰＣＴ出願である国際公開第２０１１／１２１４１４号パンフレットには、ＳＥＵを軽減するための方法と回路が提示されている。これは、二重モジュール冗長性と、各出力ペア間の投票回路に基づくものであり、２つの出力が同一でない場合に投票回路はＳＥＵの存在を示すことが可能である。投票回路出力のすべては、複数入力投票回路によって比較され、１つ又は複数の投票回路出力のいずれか１つがＳＥＵの存在を示すと、そのシングルイベントアップセットの存在が消えるまで、状態メモリラッチ素子（フリップフロップなど）がすべて無効にされる。こうして、シングルイベントアップセットが続く間、回路が「フリーズ」される。この方法はＳＥＵの軽減には効果的ではあるが、投票回路は、非常に多量の追加回路と複雑さを必要とし、二重モジュール冗長性は、未だ必要であり、かつ回路が「フリーズ」されている間は、僅かながら追加的な遅延が導入される。さらに、コンフィグレーションメモリエラーは、回路が所定の時間より長くフリーズのままでいることを検出し、かつその後コンフィグレーションメモリを再構成することで識別される。コンフィグレーションエラーの場合には、この待ち時間がより長い遅延時間を招く。
【００１４】
本出願人によるさらなるＰＣＴ出願である国際公開第２０１３０５７７０７号パンフレットには、デジタル電子回路におけるシングルイベントトランジェント（ＳＥＴ）又はグリッチ（ｇｌｉｔｃｈ）を抑制するための回路構造が提示されている。これは多重化装置構成によるものであって、多重化装置入力は多重化装置出力の論理値と２つのサブ回路によって決定され、多重化装置出力が変化するときは常に、入力の１つの値の変化に鈍感なサブ回路の出力が選択されるようになっている。
【００１５】
いわゆるＭｕｌｌｅｒ  Ｃ素子は、ＳＥＴの抑制に使用され得る回路素子である。Ｍｕｌｌｅｒ  Ｃ素子は、次式で定義される。
【数１】
2019534584.tif 000003
数１：Ｍｕｌｌｅｒ  Ｃ素子論理式
ここで、ｘ１とｘ２は、Ｃ素子への各入力であり、ｙは、その出力である。
【００１６】
上記のＭｕｌｌｅｒ  Ｃ素子式の論理実装には、それぞれが２入力を必要とする５つの論理演算、すなわち２つのＡＮＤ演算と３つのＯＲ演算、を必要とする。出願人は、改善の余地があると考えている。
【００１７】
これまでの本発明の背景に関する議論は、本発明の理解に役立つことのみを意図するものである。上記の議論は、言及した事項のいかなるものも本出願の優先日時点における当分野での共通の一般的知識であることの承認又は認識ではないことを理解されたい。
【課題を解決するための手段】
【００１８】
本発明によれば、デジタル電子回路におけるシングルイベントトランジェント（ＳＥＴ）又はグリッチを抑制するための回路構造が提供され、これには、デジタル電子回路の出力を受け取る第１入力と、そのデジタル電子回路の冗長又は複製出力を受け取る第２入力と、ＡＮＤ、ＯＲ、ＮＡＮＤ及びＮＯＲゲートから選択される２つの異なる種類の２入力ゲートの４つのみとが含まれる。この４つの２入力ゲートは、最終回路出力が第１入力のみ又は第２入力のみの論理レベルの変化には影響されず、第１入力と第２入力が一致する場合、最終回路出力が第１及び第２入力の論理レベルと等価となるように構成されている。
【００１９】
一実施形態では、４つの２入力ゲートは２つのＡＮＤゲートと２つのＯＲゲートからなり、第１のＡＮＤゲートと第１のＯＲゲートは、いずれも入力として第１入力と第２入力を受け取り、第１のＯＲゲートは、出力として第１出力を有し、第１のＡＮＤゲートは、出力として第２出力を有し、第２のＡＮＤゲートは、入力として第１出力と回路の前記最終出力を受け取り、出力として第３出力を有し、第２のＯＲゲートは、入力として第２出力と第３出力を有し、出力として最終出力を有する。
【００２０】
これに変わる特徴としては、４つの２入力ゲートが３つの反転ゲートと１つの非反転ゲートとを含む。
【００２１】
さらなる特徴として、３つの反転ゲートは、ＮＡＮＤゲートであり、非反転ゲートは、ＯＲゲートである。ＯＲゲートは、第１入力と第２入力を受け取り、第１出力を有し、第１のＮＡＮＤゲートは、第１入力と第２入力を受け取り、第２出力を有し、第２のＮＡＮＤゲートは、第１出力と最終回路出力を受け取り、第３出力を有し、第３のＮＡＮＤゲートは、第２出力と第３出力を受け取り、出力として最終回路出力を有する。
【００２２】
さらなる代替する特徴として、３つの反転ゲートは、２つのＮＡＮＤゲートと１つのＮＯＲゲートであり、非反転ゲートは、ＯＲゲートであり、第１のＮＡＮＤゲートとＮＯＲゲートは、いずれも入力として第１入力と最終回路出力とを受け取り、第１のＮＡＮＤゲートは出力として第１出力を有し、ＮＯＲゲートは、その出力として第２出力を有し、ＯＲゲートは、入力として第２出力と反転された第２入力を受け取り、出力として第３出力を有し、第２のＮＡＮＤゲートは、入力として第１出力と第３出力を受け取り、出力として最終回路出力を有する。
【００２３】
本発明は、デジタル電子回路におけるシングルイベントトランジェント（ＳＥＴ）又はグリッチを抑制するための方法へ範囲を拡張する。この方法は、第１入力としてデジタル電子回路の出力を受け取り、第２入力としてデジタル電子回路の冗長又は複製出力を受け取り、ＡＮＤ、ＯＲ、ＮＡＮＤ及びＮＯＲゲートから選択される２つの異なる種類の２入力ゲートを４つのみ備える論理回路構造内へ前記第１入力と第２入力を入力する、ことを含む。前記４つの２入力ゲートは、最終回路出力が第１入力のみ又は第２入力のみの論理レベルの変化に影響されず、第１入力と第２入力の論理レベルが一致する場合、最終回路出力が第１入力と第２入力の論理レベルと等価となるように構成されている。
【００２４】
一実施形態においてこの方法は、第１入力と第２入力を第１のＡＮＤゲートに入力し、第１入力と第２入力を第１のＯＲゲートに入力し、第１のＯＲゲートの出力と最終回路出力を受け取り、かつそれらを第２のＡＮＤゲートに入力し、第２のＡＮＤゲートの出力と第１のＯＲゲートの出力を受け取り、それらを第２のＯＲゲートに入力し、第２のＯＲゲートの出力を最終回路出力として受け取る、ステップとを含む。
【００２５】
代替実施形態においてこの方法は、第１入力と第２入力を第１のＮＡＮＤゲートに入力し、第１入力と第２入力をＯＲゲートに入力し、ＯＲゲートの出力と最終回路出力を受け取り、それらを第２のＮＡＮＤゲートに入力し、第２のＮＡＮＤゲートの出力と第１のＮＡＮＤゲートの出力を受け取り、それらを第３のＮＡＮＤゲートに入力し、第３のＮＡＮＤゲートの出力を最終回路出力として受け取る、ステップとを含む。
【００２６】
更なる代替実施形態においてこの方法は、第１入力と最終回路出力をＮＯＲゲートに入力し、第１入力と最終回路出力を第１のＮＡＮＤゲートに入力し、第２入力を反転させ、ＮＯＲゲートの出力と反転した第２入力とを受け取り、それらをＯＲゲートへ入力し、第１のＮＡＮＤゲートの出力とＯＲゲートの出力を受け取り、それらを第２のＮＡＮＤゲートに入力し、第２のＮＡＮＤゲートの出力を最終回路出力として受け取る、ステップとを含む。
【００２７】
以下、添付図面を参照して本発明の実施形態を例示としてのみ説明する。
【図面の簡単な説明】
【００２８】
【図１Ａ】本発明によるＣ素子の第１の実施形態の概略表示である。
【図１Ｂ】図１Ａの回路構造における論理レベルの模擬的なタイミング図である。
【図２】本発明によるＣ素子の第２の実施形態の概略表示である。
【図３】本発明によるＣ素子の第３の実施形態の概略表示である。
【図４】実験検証に使用する第１のテスト回路の概略表示である。
【図５】実験検証に使用する第２のテスト回路の概略表示である。
【図６】実験検証に使用する第３のテスト回路の概略表示である。
【図７】実験検証に使用する第４のテスト回路の概略表示である。
【図８】実験検証に使用する第５のテスト回路の概略表示である。
【図９】実験検証に使用する第６のテスト回路の概略表示である。
【図１０】実験検証に使用する第７のテスト回路の概略表示である。
【図１１】デジタル電子回路におけるシングルイベントトランジェント（ＳＥＴ）又はグリッチを抑制する方法のフロー図である。
【発明を実施するための形態】
【００２９】
本発明の実施形態では、デジタル電子回路におけるシングルイベントトランジェント（ＳＥＴ）又はグリッチを抑制するための回路構造及び方法を記述する。回路構造は、一般的に２入力、１出力の構成であり、この出力は、２つの入力に関してＳＥＴを抑制した信号である。第１入力が先行するデジタル電子回路の出力を受け取り、第２入力が先行するデジタル電子回路の冗長又は複製出力を受け取る。
【００３０】
回路構造の構成要素には、ＡＮＤ、ＯＲ、ＮＡＮＤ、及びＮＯＲゲートから選択される、合計で４つの２入力ゲートが含まれる。４つの２入力ゲートは、出力が第１入力のみ又は第２入力のみの論理レベルの変化に影響されないように構成されている。この出力は、第１入力と第２入力の論理レベルが一致するときは、第１入力と第２入力の論理レベルと等価である。上記の式１に示す論理式は、それぞれが２つの入力を必要とする５つの論理演算、すなわち２つのＡＮＤ演算と３つのＯＲ演算を必要とすることを強調する必要がある。
【００３１】
回路構造には、後で説明するように、４つの２入力ゲートの１つ又は複数の入力にフィードバック信号、及び４つの２入力ゲートの１つ又は複数の入力及び／又は出力のいずれかまたは両方に、１つ又は複数の１入力インバータすなわちＮＯＴゲートが含まれ得る。
【００３２】
デジタル電子回路でのＳＥＴ又はグリッチを抑制するように構成された構造を有する第１の実施形態の回路（１００）を図１に示す。この回路（１００）の端子には、第１入力（１０１）と第２入力（１０２）と最終回路出力（１５０）がある。第１入力（１０１）と第２入力（１０２）は、先行する回路又はサブ回路の出力と、その冗長又は複製インスタンスとをそれぞれ受け取るように構成されている。
【００３３】
この実施形態における４つの２入力ゲートは、２つのＯＲゲート（１１１、１１２）と２つのＡＮＤゲート（１２１、１２２）からなっている。
【００３４】
第１のＯＲゲート（１１１）と第１のＡＮＤゲート（１２１）はいずれも入力として回路の第１入力（１０１）と第２入力（１０２）を受け取る。第２のＯＲゲート（１１２）は、入力の１つとして第１のＡＮＤゲート（１２１）の出力（１４１）を受け取る。
【００３５】
第２のＡＮＤゲート（１２２）は、入力の１つとして第１のＯＲゲート（１１１）の出力（１４２）を受け取る。第２のＡＮＤゲート（１２２）はさらに、その第２入力として回路（１００）の最終出力（１５０）のフィードバック信号を受け取る。第２のＡＮＤゲート（１２２）の出力（１４３）は、次に第２のＯＲゲート（１１２）の第２入力として受け取られる。第２のＯＲゲート（１１２）の出力（１４４）は回路（１００）の最終出力（１５０）を生成する。
【００３６】
回路（１００）は、次式で定義することができる。
【数２】
2019534584.tif 000004
数２：第１の実施形態の論理式
ここで、ｘ１とｘ２は、それぞれ回路の第１入力と第２入力であり、ｙは、回路の出力である。この式から、それぞれが２つの入力を必要とする論理演算を４つだけ必要とすることが理解される。したがって、この論理式をハードウェアで実装するのに必要な２入力論理ゲートの数は、数１よりも２０％低減される。これにより、電力消費量の低減及び物理的スペースの低減などのリソースの節約が可能である。
【００３７】
図１Ｂは、図１Ａの回路構造における論理レベルの模擬的なタイミング図を示す。引き出し線１において、第１入力（１０１）に長さ２００ｐｓのＳＥＴが誘導され、予想通り、信号１４２を論理１に変化させる。ただし、最終回路出力（１５０）は、論理０であるので、ＳＥＴが第２のＡＮＤゲート（１２２）の出力で信号１４３にしみ出ることは防止される。こうして、最終回路出力（１５０）には、ＳＥＴの影響が見られない。引き出し線３において、第２入力（１０２）にＳＥＴが誘起されるが、前と同様に出力は、一定のままである。引き出し線７と８で、第１入力（１０１）と第２入力（１０２）のいずれも論理１の状態において、再びＳＥＴが第１入力（１０１）と第２入力（１０２）のそれぞれに誘起されるが、最終回路出力（１５０）は、安定したままである。このように最終回路出力は、その時の出力論理レベルに関係なく、常に入力におけるＳＥＴ起因の単一ビット反転には影響されないようになっている。
【００３８】
ここで、ＡＮＤ及びＯＲ論理ゲートは、トランジスタ、通常は電界効果型トランジスタ（ＦＥＴ）、より具体的には相補型金属酸化物半導体（ＣＭＯＳ）ＦＥＴ構造によって内部実装されうることは、理解されるであろう。ＣＭＯＳ論理ゲートに関しては、非反転ＯＲゲート及び非反転ＡＮＤゲートは、その典型的な実装には少なくとも６つのトランジスタを必要とする。これとは対照的に、ＮＯＲゲート及びＮＡＮＤゲートであるこれらの逆の対応品は、その実装に４つのトランジスタしか必要としない。したがって、反転ゲートの使用を最大化してそれによって、回路の全トランジスタ数を最小化し、かつゲート遅延時間を最小化する実施形態を実装することがより有利であり得る。
【００３９】
そのような回路を図２に示す。本発明のこの第２の実施形態では、回路（２００）はやはり４つの２入力論理ゲートを含むが、その内の３つは反転ＡＮＤ（すなわちＮＡＮＤ）ゲート（２２１、２２２、２２３）であり、１つは非反転ＯＲゲート（２１１）である。
【００４０】
この回路（２００）の端子にもまた、第１入力（２０１）、第２入力（２０２）及び最終回路出力（２５０）がある。第１入力（２０１）と第２入力（２０２）は、先行する回路又はサブ回路の出力と、その冗長又は複製インスタンスとをそれぞれ受け取るように構成されている。
【００４１】
ＯＲゲート（２１１）と第１のＮＡＮＤゲート（２２１）はいずれも、入力として回路の第１入力（２０１）と第２入力（２０２）を受け取る。第２のＮＡＮＤゲート（２２２）は、その入力の１つとしてＯＲゲート（２１１）の出力（２４１）を、その第２入力として回路（２００）の最終出力（２５０）のフィードバック信号を受け取る。
【００４２】
第３のＮＡＮＤゲート（２２３）は、その入力の１つとして第１のＮＡＮＤゲート（２２１）の出力（２４２）を受け取り、その第２入力として第２のＮＡＮＤゲート（２２２）の出力（２４３）を受け取る。第３のＮＡＮＤゲート（２２３）の出力（２４４）は、回路（２００）の最終出力（２５０）を生成する。
【００４３】
回路（２００）は、次式で定義することができる。
【数３】
2019534584.tif 000005
数３：第２の実施形態の論理式
ここで、ｘ１とｘ２は、それぞれ回路の第１入力と第２入力であり、ｙは、回路の出力である。数３をド・モルガン（Ｄｅ  Ｍｏｒｇａｎ）の定理を適用して変形することにより、数３は、数２と同じ結果となることが理解されるであろう。
【００４４】
さらに、第２の実施形態（２００）の回路のトランジスタの総数は、第１の実施形態（１００）の数よりも少ない。前述したように、非反転ゲートの実装には、少なくとも６つのトランジスタが必要であるが、反転した対応品では、４つのトランジスタしか必要としない。したがって、第１の実施形態の回路（１００）が２４のトランジスタを必要とするのに対し、第２の実施形態の回路（２００）では１８個である。
【００４５】
本発明の第３の実施形態を図３に示す。この回路（３００）もまた４つの２入力論理ゲート、すなわち２つのＮＡＮＤゲート（３１１、３１２）と１つのＮＯＲゲート（３２１）と１つのＯＲゲート（３２２）を含む。したがって、２入力論理ゲートの３つは、反転ゲートであり、２入力論理ゲートの１つは、非反転ゲートである。
【００４６】
この回路（３００）の端子にもまた、第１入力（３０１）、第２入力（３０２）及び最終回路出力（３５０）がある。第１入力（３０１）と第２入力（３０２）は、先行する回路又はサブ回路の出力とその冗長又は複製インスタンスをそれぞれ受け取るように構成されている。
【００４７】
ＮＯＲゲート（３２１）と第１のＮＡＮＤゲート（３１１）はいずれも、入力として回路の第１入力（３０１）と回路（３００）の最終出力（３５０）のフィードバックを受け取る。第２入力（３０２）は、１入力ＮＯＴゲート（３０３）で反転される。この反転信号（３４１）は、ＮＯＲゲート（３２１）の出力（３４２）と共にＯＲゲート（３２２）への入力となる。
【００４８】
ＯＲゲート（３２２）の出力（３４３）と、ＮＡＮＤゲート（３１１）の出力（３４４）が第２のＮＡＮＤゲート（３１２）の２つの入力として提供される。この第２のＮＡＮＤゲート（３１２）の出力が回路（３００）の最終出力（３５０）を与える。
【００４９】
回路（３００）は、次式で定義することができる。
【数４】
2019534584.tif 000006
数４：第３の実施形態の論理式
ここで、ｘ１とｘ２は、それぞれ回路の第１入力と第２入力であり、ｙは、回路の出力である。数４をド・モルガン（Ｄｅ  Ｍｏｒｇａｎ）の定理を適用して変形することにより、数４は、数２と同じ、従って数３とも同じ結果となることが理解されるであろう。
【００５０】
さらに、この実施形態には、追加のＮＯＴゲート（３０３）が含まれるが、このＮＯＴゲート（３０３）は、１入力ゲートである。したがって、この回路にも４つの２入力論理ゲートのみが含まれる。
【００５１】
本発明の回路構造は、ＳＥＴを軽減するためにメモリ素子の出力に使用されてもよい。実施形態はさらに、二重モジュール冗長性形式でのＳＥＵ軽減のためにメモリ素子出力に使用されてもよい。それは両方のメモリ素子において論理値に変化がある場合にしか出力が変化しないからである。
【００５２】
実験結果
南アフリカ共和国のケープタウンにあるｉＴｈｅｍｂａ研究所のＡライン散乱チャンバを利用したセパレートセクタサイクロトロン（ＳＳＣ）施設において陽子ビームテストを行った。６６ＭｅＶの単一陽子エネルギを使って、本発明の特定の実施形態のＳＥＴ及びＳＥＵ抑制能力のテスト及び検証を行った。６０ＭｅＶの上下での陽子エネルギの分布が空間的に等しいので、６０Ｍｅｖに近いエネルギはテスト目的に対しては有効であると考えられる。
【００５３】
被試験デバイス（ＤＵＴ）として、ＰＱ２０８パッケージにＭ１Ａ３ＰＥ１５００  Ｃｏｒｔｅｘ−Ｍ１コアを有する、Ｍｉｃｒｏｓｅｍｉ（登録商標）社のＰｒｏＡＳＩＣ３Ｅ  ＦＰＧＡデバイスを使用して、いくつかのシーケンシャル回路設計をテストした。回路は、Ｓｙｎｐｌｉｆｙ  Ｐｒｏ（登録商標）Ｅ−２０１０  ＦＰＧＡ合成ソフトウェアで合成された。すべての設計は、Ｍｉｃｒｏｓｅｍｉ（登録商標）Ｐｌａｃｅ  ａｎｄ  Ｒｏｕｔｅ  Ｄｅｓｉｇｎｅｒ  Ｖ．９１  ＳＰ３を用いてＤＵＴ上に物理的にマッピングした。
【００５４】
ＤＵＴのリソース、並びに制御及びモニタリングボードは、相互に自律的に動作しつつ、同じＦＰＧＡ上に同時に複数の設計の実現を可能とした。これらの設計は、テスト回路１〜７の７つのサブ設計からなり、テスト回路１は、軽減なしの回路として構成し、テスト回路２〜７は、上記の第１の実施形態を使用した様々な軽減法の組合せ、並びに従来のＴＭＲ多数決回路で構成された。
【００５５】
図４〜図１０に示すように各回路の実装は三重に合成され、各出力をコントローラボードで比較した。出力同士の違いをすべてＳＥＵとしてカウントした。
【００５６】
テスト回路１（４００）を対照テストとして使用した。これはＳＥＵ抑制回路を持たない直列接続された６４個のシフトレジスタ回路（４０１）と、リセット信号（４２０）とラッチ信号（４３０）を有するラッチ（４０２）とから構成された。
【００５７】
テスト回路２（５００）は、組合せ論理のＳＥＵ保護なしの、直列接続された６４個のシフトレジスタ回路（５０１）で構成された。ただし、共通のリセット信号（５２０）とラッチ信号（５３０）を有するラッチ（５０２、５０３、５０４）にローカルＴＭＲが付与され、かつ１つの多数決回路（５０５）を有する。
【００５８】
テスト回路３（６００）は、組合せ論理のＤＭＲ保護（６０１）を有する、直列接続された６４個のシフトレジスタ回路から構成された。テスト回路３（６００）にはさらに、組合せ論理（６０１）と、共通のリセット信号（６２０）とラッチ信号（６３０）を持ち、かつ１つの多数決回路（６０５）を有する、ラッチ（６０２、６０３、６０４）に設けられたローカルＴＭＲとの間に挿入された１つのＳＥＴ抑制回路（６１０）が含まれた。
【００５９】
テスト回路４（７００）は、組合せ論理（７０１）のＤＭＲ保護を有する、直列接続された６４個のシフトレジスタ回路から構成された。ＳＥＴ抑制回路（７１０、７１１、７１２）が、共通のリセット（７２０）信号とラッチ信号（７３０）を有する各ラッチ（７０２、７０３、７０４）の前に挿入され、２つの多数決回路（７０５、７０６）を有するローカルＴＭＲが次段のＤＭＲユーザロジックの入力に対して設けられた。
【００６０】
テスト回路５（８００）は、リセット信号（８２０、８２１、８２２）とラッチ信号（８３０、８３１、８３２）を三重化する変更を行った、テスト回路４（７００）の複製である。
【００６１】
テスト回路６（９００）は、完全な三重モジュール冗長性の実装形態である。
【００６２】
テスト回路７（１０００）は、ラッチ（１００２、１００３）のＤＭＲ保護を有する、直列接続された６４個のシフトレジスタ回路（図示せず）からなる。ＳＥＵ抑制回路（１０１０）は、ラッチ（１００２、１００３）の後ろに挿入されている。
【００６３】
テストの間、各テスト回路の入力は、１０ｋＨｚのチェッカーボードデータフォーマットでロードされた。
【００６４】
各テスト回路は、ＶＨＤＬで記述され、組合せ設計では構造要素として使用された。そうして、完全な設計のＶＨＤＬ生成のアルゴリズムは、Ｃ＋＋言語でコード化された。このアルゴリズムは１００％に近いＤＵＴリソースを満たすテスト回路レプリカの数の特定に役立った。
【００６５】
下の表１は、テスト回路１〜７で行った陽子ビームテストの結果を示す。
【表１】
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表１：テスト回路１〜７での陽子ビームテストの結果
【００６６】
後続のテストにおいて、ビデオグラフィックアレイ（ＶＧＡ）アルゴリズムのいくつかのバージョンもＤＵＴに実装された。宇宙からの画像を撮影する衛星に搭載のカメラを含め、カメラは、ＶＧＡ法を使用して写真を撮影し、表示することが多い。したがって、ＶＧＡ法は、宇宙環境においては実際的な用途がある。
【００６７】
異なるテストの実装には、軽減法を持たないＶＧＡコントローラを備える標準ＶＧＡと、メモリ要素のローカルＴＭＲと従来型の多数決回路とを有するＶＧＡコントローラを備えるＶＧＡ  ＴＭＲと、テスト回路７のレイアウトと同様の、出力がＳＥＵフィルタに接続されたメモリ要素のＤＭＲを有するＶＧＡコントローラを備えたＶＧＡ  ＤＭＲと、が含まれる。
【００６８】
ＶＧＡコントローラは動作のために５つの入力を必要とする。すなわち、赤と緑と青（ＲＧＢ）、並びにクロックとリセットである。テストの間、ＲＧＢ信号は論理レベル「１」に維持された。ＶＧＡコントローラのクロックは、正常な動作をするためには２５ＭＨｚでなければならない。これは別のコントロールボードで生成された。
【００６９】
下の表２は、ＶＧＡテスト回路で行った陽子ビームテストの結果を示す。
【表２】
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表２：ＶＧＡテスト回路で行った陽子ビームテストの結果
【００７０】
実験結果は、テスト回路に実装された様々な軽減方式に対して有望な結果を示した。
【００７１】
テスト回路１（４００）は、すべてのテスト回路の中で最も高いビットあたりの断面積を示した。これは実際予想通りであり、テスト回路１は、一番近い競合相手に対して１０倍のビット当たり断面積である。
【００７２】
テスト回路２（５００）は、すべてのラッチがローカルＴＭＲで保護されていたので、軽減設計のないテスト回路１（４００）よりも低いビット当たり断面積であることが予想された。しかし、ユーザロジックが保護されていなかったために、実際には、ＳＥＴのメモリ要素への伝播が予想された。テスト回路１（４００）に比べると、結果として大部分のＳＥＥ効果は、ラッチ（５０２、５０３、５０４）に直接当たる粒子によることを示している。
【００７３】
テスト回路３（６００）では、ユーザロジックは、ＳＥＴに対して保護されていたが、この回路は、フィルタに影響するＳＥＴをまだ受けやすかった。ただし、ＤＭＲとＳＥＴフィルタ（６１０）の導入により、テスト回路２（５００）に比べてビットあたりの断面積が実際に低下した。
【００７４】
テスト回路４（７００）は完全なＳＥＴとＳＥＵの保護を提供することが順当には期待されたが、共通のリセット信号とラッチ信号は保護されなかった。そしてこれが、同じＦＰＧＡバンクにあるユーザＩＯと共に唯一のエラー源であるために、ＳＥＴは未だラッチ（７０２、７０３、７０４）に影響を及ぼすことが可能であった。にもかかわらずテスト回路４（７００）は、テスト回路３（６００）よりも実際に低いビットあたりの断面積を示した。
【００７５】
三重化された包括的なラッチとリセット信号を有するテスト回路５（８００）を、グローバル信号上のエラーが断面積に重大な影響を与えるかどうかのテストに使用した。実際にテスト回路５（８００）は、テスト回路４（７００）に比べて６６ＭｅＶで断面積が７倍の減少を示した。そして断面積の小さい唯一の完全なグローバルＴＭＲであって、ビットあたりの断面積が２番目に小さかった。
【００７６】
テスト回路６（９００）は、すべての設計の中で最小のビット当たりの断面積を示した。完全なグローバルＴＭＲは最も強力な軽減方式であるので、この結果は予想された。ただし、完全なグローバルＴＭＲ設計は一般的に同一回路に対して最も大きなデバイスリソースを占める。その他のテスト回路のように、ユーザＩＯには保護がなされておらず、それが唯一の潜在的エラー源である。
【００７７】
テスト回路７（１０００）はテスト回路５（８００）及びテスト回路６（９００）と同じような断面積を有する。これは、ＳＥＵフィルタ（１０１０）がＴＭＲメモリ構成の多数決回路と同様の効果を有することから、予想されたものである。
【００７８】
ＶＧＡコントローラについては、非軽減設計よりもＴＭＲ実装がより良い性能を示した。ＶＧＡ  ＤＭＲ実装が、陽子の照射下でＶＧＲ  ＴＭＲと同様の性能を示し、非軽減コントローラよりもＳＥＵ断面積が１０倍優れていた。ただし、この場合にも、ユーザロジックと共にグローバルクロック信号とクリア信号、及びＦＰＧＡ  ＩＯは保護されていなかった。ＶＧＡ  ＤＭＲがＶＧＡ  ＴＭＲ実装と同様の断面積を有することは驚くことではない。ＳＥＵ誘起粒子の観点からは、２つの回路に差はない。
【００７９】
したがって本発明は、実験結果から明らかなように、デジタル電子回路におけるＳＥＴ又はグリッチを抑制するための回路構造を提供し、これは以前のＭｕｌｌｅｒ  Ｃ実装よりも少ない論理ゲート数で実装される。
【００８０】
図１１は、デジタル電子回路におけるＳＥＴ又はグリッチを抑制する方法のフロー図である。第１入力としてデジタル電子回路の出力が取り込まれ（１１０２）、このデジタル電子回路の冗長又は複製出力が第２入力として取り込まれる（１１０４）。第１入力と第２入力が、ＡＮＤ、ＯＲ、ＮＡＮＤ及びＮＯＲゲートから選択される２つの異なる種類の２入力ゲートを４つのみ備える論理回路構造へ入力される（１１０６）。４つの２入力ゲートは、最終回路出力が第１入力のみ又は第２入力のみの論理レベルの変化に影響されず、かつ最終回路出力は、第１入力と第２入力の論理レベルが一致するとき、第１入力と第２入力の論理レベルと等価であるように構成されている。
【００８１】
本明細書及び特許請求の範囲を通して、コンテンツが別途要求しない限り、「含む」又は「含んでいる」、「含まれた」などの変形は、記述された整数又は整数群を含み、他の任意の整数又は整数群を排除するものではないことは理解されるであろう。
【図１Ａ】
2019534584.tif 000009
【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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