(57)【要約】本発明は、ＩＩＩ−Ｖ族材料（６）製の少なくとも１つの活性層を製作するための構造（１０）であって、主面を有するキャリア（２）、キャリアの主面上に位置する誘電体層（３）、および誘電体層（３）上に直接位置する複数の単結晶半導体アイランド（４）で構成された基板を備え、アイランドは、活性層の成長のためのシードとして働くように上部表面を有する構造に関する。本発明によれば、構造は、アイランド（４）の上部表面をマスクすることなく、アイランド（４）によって覆われない誘電体層（３）の部分上に直接、単結晶半導体アイランド（４）間に位置する結合層（５）を備え、その結果、誘電体層（３）は、もはやその環境に露出されない。
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【特許請求の範囲】
【請求項１】
ＩＩＩ−Ｖ族材料（６）からなる少なくとも１つの活性層を作製するための構造（１０）であって、主面を有するキャリア（２）と、前記キャリアの前記主面上に位置する誘電体層（３）と、前記誘電体層（３）上に直接位置する複数の単結晶半導体アイランド（４）とで構成された基板を備え、前記アイランドは、前記活性層の成長のためのシードとして使用されることになる上部表面を有し、前記構造は、前記アイランド（４）の前記上部表面をマスクすることなく、前記アイランド（４）によって覆われない前記誘電体層（３）の部分上に直接、前記単結晶半導体アイランド（４）間に位置するシード層（５）を備え、その結果、前記誘電体層（３）は、もはやその環境に露出されないことを特徴とする構造。
【請求項２】
前記キャリア（２）は、ケイ素またはサファイア製であることを特徴とする請求項１に記載の構造（１０）。
【請求項３】
前記誘電体層（３）は、酸化ケイ素および／または窒化ケイ素を含むことを特徴とする請求項１または２に記載の構造（１０）。
【請求項４】
前記単結晶半導体アイランド（４）は、ＩＩＩ−Ｖ族材料を含むことを特徴とする請求項１ないし３のいずれか１つに記載の構造（１０）。
【請求項５】
前記単結晶半導体アイランド（４）は、ＩｎＧａＮ製であり、またはＩｎＧａＮを含むことを特徴とする請求項４に記載の構造（１０）。
【請求項６】
前記シード層は、多結晶ＡＩＮ製であることを特徴とする請求項１ないし５のいずれか１つに記載の構造（１０）。
【請求項７】
構造（１０）を作製するための方法であって、主面を有するキャリア（２）、前記キャリア（２）の前記主面上に位置する誘電体層（３）、および前記誘電体層（３）上に直接位置する複数の単結晶半導体アイランド（４）で形成される基板（１）を提供するステップを含み、前記アイランドは、ＩＩＩ−Ｖ族材料の活性層の成長のためのシードとして使用されることになる上部表面を有し、前記アイランド（４）の前記上部表面をマスクすることなく、前記アイランド（４）によって覆われない前記誘電体層（２）の部分上に直接位置する、前記単結晶半導体アイランド（４）間のシード層（３）を形成するステップを含み、その結果、前記誘電体層（３）は、もはやその環境に露出されないことを特徴とする方法。
【請求項８】
前記シード層（５）の前記形成は、前記単結晶半導体アイランド（４）上に、およびその間に前記シード層（５、５’）を堆積するステップと、次いで前記結晶半導体アイランド（４）上に位置する前記シード層（５’）の部分を選択的に除去するステップとを含むことを特徴とする請求項７に記載の方法。
【請求項９】
前記単結晶半導体アイランド（４）上に位置する前記シード層（５’）の部分の前記選択的除去は、機械的化学的研磨によって実施されることを特徴とする請求項８に記載の方法。
【請求項１０】
前記シード層（５）の前記形成は、前記単結晶半導体アイランド（４）上で保護層（７）を選択的に形成するステップと、前記保護層上におよび前記単結晶半導体アイランド（４）間の前記誘電体層（３）の露出された表面上に前記シード層（５、５’）を堆積するステップと、前記保護層（７）および前記単結晶半導体アイランド（４）上に位置する前記シード層（５’）の部分を選択的に除去するステップとを含むことを特徴とする請求項７に記載の方法。
【請求項１１】
前記保護層（７）は、感光性樹脂を含み、前記保護層（７）の前記選択的形成は、フォトリソグラフィのステップを含むことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記保護層（７）および前記保護層（７）上に位置する前記シード層（５’）の前記選択的除去は、化学エッチングによって実施されることを特徴とする請求項１０または１１に記載の方法。
【請求項１３】
半導体デバイスを製造するための方法であって、請求項１ないし５のいずれか１つに記載の構造（１０）を提供するステップと、前記単結晶半導体アイランド（４）上でＩＩＩ−Ｖ族材料の少なくとも１つの活性層を形成するステップとを含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャリア上に位置する単結晶半導体アイランドを含む構造に関する。この構造は、発光ダイオードなど半導体デバイスを構成する、ＩＩＩ−Ｖ族材料の活性層またはそのような活性層のスタックを受けることが意図されている。
【背景技術】
【０００２】
非特許文献１、特許文献１、および特許文献２は、主面を有するキャリア、キャリアの主面上の誘電体層、および誘電体層上の複数の単結晶半導体アイランドによって形成された基板を作製するための異なる方法を開示している。
【０００３】
これらの文献に述べられているように、単結晶半導体アイランドは、材料の連続的な膜内において、弛緩処理中の変形によってこの膜に元々存在する応力を解放するように形成される。このようにして、弛緩または部分的に弛緩されたアイランドが、それらのアイランドが十分に小さな寸法を有することを条件に座屈による過剰な変形なしに形成される。
【０００４】
アイランドの形成および弛緩処理は、連続的な膜が誘電体層および基板キャリア上に位置する間に実施することができる。あるいは、アイランドの形成および弛緩処理は、連続的な膜が中間キャリア上にある間に実施することができ、中間キャリアから、弛緩または部分的に弛緩されたアイランドが、キャリアを覆う誘電体層に転写され、したがって基板を形成することになる。
【０００５】
アイランドは、ゲルマニウム、ＳｉＧｅ、一般的な配合ＩｎＡｌＧａＮのＩＩＩ−Ｎ族材料、または塊状の形態で一般に存在しない任意の他の材料製であることが有利である。
【０００６】
基板を作製するために使用される方法にかかわらず、アイランドは、半導体デバイスを構成するＩＩＩ−Ｖ族材料の活性層またはそのような半導体層および結晶層のスタックを受けることを意図することができる。これらは、たとえば、発光ダイオードの量子井戸を構成する単結晶活性層、または光電池の光発電層とすることができる。特許文献３を参照することができる。
【０００７】
機能的かつ効率的な半導体デバイスの開発は、それらを構成する活性層の性質および厚さの非常に精密な制御を必要とする。これらは、典型的には、数ｎｍから数百ｎｍに及ぶ厚さを有することができる。
【０００８】
このために、活性層の構成および均一性に影響を及ぼす成長機器のパラメータ（前駆体流の均一性、堆積チャンバ内の温度および分圧）が非常に精密に制御される。
【０００９】
これらのパラメータを制御するためになされるあらゆる注意にかかわらず、本出願人は、「アイランド」基板のアイランド上に形成されたＩＩＩ−Ｖ族材料の活性層は、アイランドの縁部上でその中央部におけるより大きい不均一な厚さを有する可能性があることを観察した。これは、弛緩または部分的に弛緩されたＩｎＧａＮアイランド上にＩｎＧａＮの活性層が成長するとき特に当てはまる。この大きすぎる周辺領域は活用することができず、これはアイランドの有用な表面積を制限する。
【００１０】
アイランドの寸法は、必ずしもこの使用可能でない周辺領域を補うために自由に選ぶことができないことに留意されたい。実際、これらの寸法は、過剰な座屈なしにアイランドの弛緩を可能にするために課されることがある。したがって、アイランドの有用な表面積は必然的に制限され、これは、大きな半導体構成要素の形成を可能にせず、これらの基板の利益を制限する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】欧州特許出願公開第２１５１８５２号明細書
【特許文献２】欧州特許出願公開第２１５１８５６号明細書
【特許文献３】米国特許出願公開第２０１５１５５３３１号明細書
【非特許文献】
【００１２】
【非特許文献１】”Ｂｕｃｋｌｉｎｇ  ｓｕｐｐｒｅｓｓｉｏｎ  ｏｆ  ＳｉＧｅ  ｉｓｌａｎｄｓ  ｏｎ  ｃｏｍｐｌｉａｎｔ  ｓｕｂｓｔｒａｔｅｓ”，  Ｙｉｎ  ｅｔ  ａｌ  （２００３），  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，  ９４（１０），  ６８７５−６８８２
【発明の概要】
【課題を解決するための手段】
【００１３】
本発明は、上述の欠点のすべてまたは一部を補うことが意図されている。具体的には、均一な厚さを有する少なくとも１つの活性層の開発のための「アイランド」基板を提供することが目的である。
【００１４】
これらの目的の１つを達成することに鑑みて、本発明の対象は、ＩＩＩ−Ｖ族材料の少なくとも１つの活性層を準備するための構造であって、主面を有するキャリア、キャリアの主面上に位置する誘電体層、および誘電体層上に直接位置する複数の単結晶半導体アイランドによって形成された基板を備え、アイランドは、活性層の成長のためのシードとして使用されることになる上部表面を有する構造を提案する。本発明によれば、この構造は、アイランドの上部表面をマスクすることなく、アイランドによって覆われない誘電体層の部分上に直接、単結晶半導体アイランド間に位置するシード層を備え、その結果、誘電体層は、もはやその環境に露出されない。
【００１５】
本発明による構造は、成長によって、少なくとも１つの活性層を受けることが意図されている。広範な実験を行った後、本出願人は、活性層を構成するいくつかの種が、特にＩＩＩ−Ｖ族材料製であったとき、誘電体層の誘電体との化学親和力がない可能性があり、したがってそこに固定されない可能性があることを観察した。次いで、これらの種は、活性層の成長中、アイランドの縁部に固定されるように移動する可能性が高く、これは、アイランド上に形成する活性層の厚さ均一性を損なう。
【００１６】
構造に半導体アイランド間の誘電体層上に直接シード層を提供することにより、本発明の構造は、この現象を防止することを可能にし、特に均一な活性層を形成する。
【００１７】
単独での、または任意の技術的に可能な組合せにおける本発明の他の利点および非制限的な特徴によれば、
・  キャリアは、ケイ素またはサファイア製である。
・  誘電体層は、酸化ケイ素および／または窒化ケイ素を含む。
・  単結晶半導体アイランドは、ＩＩＩ−Ｖ族材料、より具体的にはＩＩＩ−Ｎ族材料を含む。
・  単結晶半導体アイランドは、ＩｎＧａＮ製であり、またはＩｎＧａＮを含む。
・  シード層は、多結晶ＡＩＮ製である。
【００１８】
また、本発明は、構造を作製するための方法であって、主面を有するキャリア、キャリアの主面全体の上に位置する誘電体層、および誘電体層上に直接位置する複数の単結晶半導体アイランドで構成される基板を提供するステップを含み、アイランドは、ＩＩＩ−Ｖ族材料の活性層の成長のためのシードとして使用されることになる上部表面を有する、方法を提案する。本発明によれば、この方法は、アイランドの上部表面をマスクすることなく、アイランドによって覆われない誘電体層の部分上にシード層を形成するステップを含み、その結果、誘電体層は、もはやその環境に露出されない。
【００１９】
単独での、または任意の技術的に可能な組合せにおける本発明の他の利点および非制限的な特徴によれば、
・  シード層の形成は、単結晶半導体アイランド上およびその間にシード層を堆積するステップと、次いで結晶半導体アイランド上に位置するシード層の部分を選択的に除去するステップとを含む。
・  単結晶半導体アイランド上に位置するシード層の部分の選択的除去は、機械的化学的研磨によって実施される。
・  シード層の形成は、単結晶半導体アイランド上での保護層の選択的形成と、保護層上および単結晶半導体アイランド間の誘電体層の露出された表面上でのシード層の堆積と、保護層、および単結晶半導体アイランド上に位置するシード層の部分の選択的除去とを含む。
・  保護層は、感光性樹脂を含み、保護層の選択的形成は、フォトリソグラフィステップを含む。
・  保護層および保護層上に位置するシード層の選択的除去は、化学エッチングによって実施される。
【００２０】
また、本発明は、半導体デバイスを作製するための方法であって、本発明による構造を提供するステップと、単結晶半導体アイランド上でＩＩＩ−Ｖ族材料の少なくとも１つの活性層を形成するステップとを含む方法に関する。
【図面の簡単な説明】
【００２１】
本発明の他の特徴および利点は、添付の図面を参照して以下の本発明の詳細な説明から明らかになろう。
【図１ａ】本発明による構造の概略的な断面図である。
【図１ｂ】本発明による構造の概略的な上面図である。
【図２ａ】本発明による構造を使用して半導体デバイスを作製するための方法の図である。
【図２ｂ】本発明による構造を使用して半導体デバイスを作製するための方法の図である。
【図２ｃ】本発明による構造を使用して半導体デバイスを作製するための方法の図である。
【図３ａ】第１の実施形態による本発明による構造を作製するための方法のステップの図である。
【図３ｂ】第１の実施形態による本発明による構造を作製するための方法のステップの図である。
【図３ｃ】第１の実施形態による本発明による構造を作製するための方法のステップの図である。
【図４ａ】第２の実施形態による本発明による構造を作製するための方法のステップの図である。
【図４ｂ】第２の実施形態による本発明による構造を作製するための方法のステップの図である。
【図４ｃ】第２の実施形態による本発明による構造を作製するための方法のステップの図である。
【図４ｄ】第２の実施形態による本発明による構造を作製するための方法のステップの図である。
【発明を実施するための形態】
【００２２】
図１ａおよび図１ｂは、本発明による構造１０の断面図および上面図を概略的に示す。構造１０は、たとえば直径２インチ（５０ｍｍ）、４インチ（１００ｍｍ）、さらには２００ｍｍの標準的なサイズの円形ウェハのように形作ることができる。しかし、本発明は、決してこれらの寸法または形状に限定されない。
【００２３】
構造１０は、たとえばケイ素またはサファイア製のキャリア２を含む。キャリア２は、主面を有する。誘電体層３は、キャリア２のこの主表面上に位置する。誘電体層３は、二酸化ケイ素、窒化ケイ素、または、たとえばこれらの材料製の層の単一もしくは複数のスタック製とすることができる。誘電体層３は、１０ｎｍと数ミクロンの間の厚さを有することができる。
【００２４】
また、構造１０は、誘電体層３上に直接、複数の単結晶半導体アイランド４（以下の説明では、より単純に「アイランド」と称される）を含む。「複数のアイランド」は、図１ｂに示されているように誘電体層３を露出するトレンチによって境界を画すことができる独立した、接合されていない領域のセットによって形成される膜を指す。すべてのアイランドが、同じまたは異なるサイズおよび／または形状を有してよい。
【００２５】
本発明は、決して特定の性質のアイランド４に限定されないが、構造１０は、これらのアイランドが弛緩または部分的に弛緩されたＩＩＩ−Ｖ族材料、特にＩｎＧａＮ製であるとき特に興味深い用途がある。ＩｎＧａＮ材料は、１％と１０％の間のインジウム含有量を有することができる。各アイランドは、１００ｎｍと２００ｎｍの間の厚さ、および数ミクロンと１ｍｍの間の主寸法（アイランドの形状に応じて直径または長さ）を有することができる。アイランド４は、その幅を１ミクロンと５０ミクロンの間とすることができ誘電体層をその環境に露出するトレンチによって、互いに分離されていることができる。
【００２６】
したがって、構造１０には、その露出された表面が０．３１８９ｎｍと０．３２１０ｎｍの間の格子パラメータを有し、発光ダイオードなど半導体デバイスを形成するためにＩＩＩ−Ｖ族材料の少なくとも１つの活性層を受けることが可能であるアイランド４を形成することができる。
【００２７】
また、作製される半導体デバイスの性質に応じて、ＡｌＧａＮの、またはＩＩＩ−Ｖ族材料、より具体的にはＩＩＩ−Ｎ材料など任意の他の材料の複数のアイランドを作製しようと決めることができる。
【００２８】
本発明によれば、構造１０は、誘電体層３上に直接、アイランド４間に結合層５をも含む。このシード層５は、アイランド４によって覆われない誘電体層３の部分上に直接位置し、その結果、この誘電体層３は、もはやその環境に直接露出されない。結合層５は、活性層（または活性層のスタック）の成長のためのシードとしてアイランド４の上部表面を使用することができるようにこれらの表面をマスクしない。シード層５の性質は、構造１０上に形成されることになる活性層のすべての構成要素と十分な化学親和力を有するように選ばれる。したがって、結合層５は、これらの要素を固定し、活性層の形成中にその移動を防止するのに適している。換言すれば、シード層５は、その性質およびその配置により、シード層５の表面からアイランド４またはこれらのアイランド上に形成される活性層６の表面への材料の輸送、典型的には吸着原子の拡散を制限する。
【００２９】
たとえば、構造１０、および特にアイランド４が、ＩＩＩ−Ｖ族材料を含む活性層を受けることが意図されているとき、シード層５は、ＡｌＮ製であることが好ましい。誘電体層３上に直接堆積することによって形成されるとき、シード層５は、多結晶とすることができる。したがって、特に例示的な実装において、層５は、多結晶ＡｌＮ製とすることができる。
【００３０】
実際のところ、出願人は、広範な実験中、ＩＩＩ族およびＶ族のいくつかの元素（特にインジウム）は、誘電体層３の誘電体と特に反応性がなく、したがってそこに固定することができないことを観察することができた。しかし、それらはすべて、ＡＩＮシード層５上に容易に固定することができる。
【００３１】
シード層５の厚さは、その露出された表面の性質だけが本発明の範囲内で利用されるため、特に決定的なものではない。したがって、シード層は、互いに積み重ねられた複数の層で構成することができ、表面が環境に露出された層だけが活性層の構成要素との化学親和力を必要とする。具体的には、この厚さは、その露出された表面を維持し後続の活性層の形成を促進するためにアイランド４の厚さ以下のままである厚さでアイランド４間の誘電体層３を完璧に覆えば十分である。たとえば、シード層５は、数ｎｍと数百ｎｍの間の厚さを有してよい。
【００３２】
図２は、ちょうど述べた構造１０を利用する半導体デバイスを作製するための方法を示す。
【００３３】
図２ａに示されている第１のステップでは、本発明による構造１０が提供される。構造１０は、従来の成長機器のチャンバ１１内に位置することができる。それ自体周知であるように、チャンバは、活性層を構成する種を輸送する前駆体ガスの流れが横断し、加熱される。図２ｂに概略的に示されているように、チャンバ１１内で循環する前駆体ガス内に含まれる種は、構造１０の露出された表面と反応する。単結晶半導体アイランドの露出された表面上には、単結晶活性層６がエピタキシによって徐々に形成される。シード層５と活性層６を構成するすべての種との間の良好な化学親和力は、シード層５上でアイランド４間の層６’の形成をももたらす。これは、シード層５がない場合のように、いくつかの種が移動し、アイランドの露出された表面の縁部に固着するのを防止する。
【００３４】
このステップが完了したとき、図２ｃに示されているように、活性な半導体の単結晶層６を有する構造１０が、均等な厚さを有するアイランド４の表面上に得られる。たとえば、活性層６は、それが形成されたアイランドのものと同様の均一性を有してよい。
【００３５】
アイランド４間において、シード層５上に、多結晶とすることができる残さ層６’が形成されている。この残さ層６’は特に有用でなく、感光性樹脂で有用な層６をマスクすること、フォトリソグラフィ露光、および層６’のドライまたはウェットエッチングの従来のステップによって除去することができる。
【００３６】
構造１０上の活性層６は、半導体デバイスの実現を完了しそれを機能するものにするために、追加の層の形成、電気接点の形成、最終基板の転写など、それ自体周知の追加の処理を受けることができる。
【００３７】
図３は、第１の実施形態による本発明に準拠した構造１０の実現に含まれるステップを示す。
【００３８】
図３ａに示されている第１のステップでは、主面を有するキャリア２と、キャリア２の主面全体の上の誘電体層３と、誘電体層３上に直接位置する複数の結晶半導体アイランド４とを備える基板１が提供される。
【００３９】
この基板１が得られた特定の方法は、本発明に特に関係がなく、たとえば、従来技術の開示に提示されている方法の１つが選ばれてよい。
【００４０】
第２のステップ３ｂでは、基板１の露出された表面全体の上にシード層５、５’が形成される。シード層５’の一部分はアイランド４上に位置し、シード層５の相補的な部分は、誘電体層３上に直接、アイランド４間に位置する。
【００４１】
第３のステップでは、アイランド４上に位置するシード層５’の部分が除去され、後続の活性層６または複数のそのような層の堆積のためにその表面を露出する。
【００４２】
この後退させるステップは、多数の方法で実施することができる。
【００４３】
第１の手法では、図３ｂにおける基板は、機械的化学的薄化によって基板表面のアイランド４上に位置する結合層５’の部分を選択的に除去するために機械的化学的研磨ステップ（「化学的機械的研磨」の頭字語のＣＭＰ）にかけられる。
【００４４】
別の手法は、誘電体層３上に直接位置するシード層５の部分を保護層で事前に選択的にマスクした後、アイランド４上に位置するシード層の部分５’をドライまたはウェットエッチングすることによって除去することである。この選択的マスキングは、樹脂の完全な表面堆積、除去されることになる樹脂の領域を画定するフォトリソグラフィマスクを通してのこの樹脂の露光、およびこれらの領域内の樹脂の化学的除去という従来のステップによって達成することができる。
【００４５】
このステップが完了したとき、図３ｃに示されているように、本発明に準拠した構造１０が得られ、これは、誘電体層３上に直接、アイランド４間だけに位置するシード層５を含む。
【００４６】
図４は、第２の実施形態による本発明に準拠した構造１０の実現に含まれるステップを示す。
【００４７】
図４ａに示されている基板１を提供する第１のステップは、第１の実施形態のものと同一であり、同じコメントが当てはまる。
【００４８】
図４ｂに示されている第２のステップでは、アイランド４の露出された表面が、保護層７、たとえば樹脂層で選択的にマスクされる。
【００４９】
この選択的マスキングステップは、従来の完全表面樹脂堆積プロセス、樹脂が保存されなければならないアイランド４に対応する領域を画定するためのフォトリソグラフィマスクを通してのその露光、およびこれらの領域の外側の樹脂の選択的な化学的除去によって実施することができる。
【００５０】
図４ｃに示されている第３のステップでは、シード層５、５’が、基板１の露出された表面全体の上に形成される。シード層５’の一部分は、アイランド４をマスクする保護層７上にあり、シード層５の別の部分は、アイランド４間で誘電体層５上に直接位置する。
【００５１】
第４のステップでは、保護層７、および保護層７上にあるシード層５’の部分が除去される。これは、たとえば、保護層７を選択的に除去しシード層５’の部分の除去をもたらす化学エッチング解決策を提供することによって達成することができる。このステップが完了したとき、図４ｄに示されている本発明に準拠した構造１０が得られる。
【００５２】
当然ながら、本発明は記載の例に限定されず、以下の特許請求の範囲によって定義される本発明の範囲を超えることなしに代替の実施形態を提供することができる。
【００５３】
したがって、「単結晶半導体」は、結晶格子が連続的である、すなわち結晶粒界を有していない結晶形態にある半導体材料を意味する。しかし、結晶は、その単結晶特徴を失うことなしに、欠陥、または点欠陥、転位など不完全部を有してよい。
【００５４】
構造１０は、基板２、誘電体層３、アイランド４、およびシード層５に加えて、たとえば誘電体層３の下に位置する他の層を含んでよい。
【００５５】
さらに、誘電体層３がキャリア２の主表面全体を覆う必要はない。たとえば、それはアイランド４間でキャリア２上だけ、またはさらにはアイランド４間でキャリア２の表面の一部上だけに位置することができる。あらゆる場合において、本発明によれば、シード層５は、その環境に露出される可能性が高い誘電体層３上に少なくとも直接形成される。
【図１ａ】
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【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図３ａ】
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【図３ｂ】
2019535141.tif 000009
【図３ｃ】
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【図４ａ】
2019535141.tif 000011
【図４ｂ】
2019535141.tif 000012
【図４ｃ】
2019535141.tif 000013
【図４ｄ】
2019535141.tif 000014
【手続補正書】
【提出日】令和1年5月29日(2019.5.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＩＩＩ−Ｖ族材料（６）からなる少なくとも１つの活性層を作製するための構造（１０）であって、主面を有するキャリア（２）と、前記キャリアの前記主面上に位置する誘電体層（３）と、前記誘電体層（３）上に直接位置する複数の単結晶半導体アイランド（４）とからなる基板を備え、前記アイランドは、前記活性層の成長のためのシードとして使用されることになる上部表面を有し、前記構造は、前記アイランド（４）の前記上部表面をマスクすることなく、前記アイランド（４）によって覆われない前記誘電体層（３）の部分上に直接、前記単結晶半導体アイランド（４）間に位置する多結晶ＡｌＮシード層（５）を備え、その結果、前記誘電体層（３）は、もはやその環境に露出されないことを特徴とする構造。
【請求項２】
前記キャリア（２）は、ケイ素またはサファイアからなることを特徴とする請求項１に記載の構造（１０）。
【請求項３】
前記誘電体層（３）は、酸化ケイ素および／または窒化ケイ素を含むことを特徴とする請求項１または２に記載の構造（１０）。
【請求項４】
前記単結晶半導体アイランド（４）は、ＩＩＩ−Ｖ族材料を含むことを特徴とする請求項１ないし３のいずれか１つに記載の構造（１０）。
【請求項５】
前記単結晶半導体アイランド（４）は、ＩｎＧａＮからなり、またはＩｎＧａＮを含むことを特徴とする請求項４に記載の構造（１０）。
【請求項６】
構造（１０）を作製するための方法であって、主面を有するキャリア（２）と、前記キャリア（２）の前記主面上に位置する誘電体層（３）と、前記誘電体層（３）上に直接位置する複数の単結晶半導体アイランド（４）とで形成される基板（１）を提供するステップを含み、前記アイランドは、ＩＩＩ−Ｖ族材料の活性層の成長のためのシードとして使用されることになる上部表面を有し、前記アイランド（４）の前記上部表面をマスクすることなく、前記アイランド（４）によって覆われない前記誘電体層（２）の部分上に直接位置する、前記単結晶半導体アイランド（４）間の多結晶ＡｌＮシード層（３）を形成するステップを含み、その結果、前記誘電体層（３）は、もはやその環境に露出されないことを特徴とする方法。
【請求項７】
前記シード層（５）の前記形成は、前記単結晶半導体アイランド（４）上に、およびその間に前記シード層（５、５’）を堆積するステップと、次いで前記結晶半導体アイランド（４）上に位置する前記シード層（５’）の部分を選択的に除去するステップとを含むことを特徴とする請求項６に記載の方法。
【請求項８】
前記単結晶半導体アイランド（４）上に位置する前記シード層（５’）の部分の前記選択的除去は、機械的化学的研磨によって実施されることを特徴とする請求項７に記載の方法。
【請求項９】
前記シード層（５）の前記形成は、前記単結晶半導体アイランド（４）上で保護層（７）を選択的に形成するステップと、前記保護層上におよび前記単結晶半導体アイランド（４）間の前記誘電体層（３）の露出された表面上に前記シード層（５、５’）を堆積するステップと、前記保護層（７）および前記単結晶半導体アイランド（４）上に位置する前記シード層（５’）の部分を選択的に除去するステップとを含むことを特徴とする請求項６に記載の方法。
【請求項１０】
前記保護層（７）は、感光性樹脂を含み、前記保護層（７）の前記選択的形成は、フォトリソグラフィのステップを含むことを特徴とする請求項９に記載の方法。
【請求項１１】
前記保護層（７）および前記保護層（７）上に位置する前記シード層（５’）の前記選択的除去は、化学エッチングによって実施されることを特徴とする請求項９または１０に記載の方法。
【請求項１２】
半導体デバイスを製造するための方法であって、請求項１ないし５のいずれか１つに記載の構造（１０）を提供するステップと、前記単結晶半導体アイランド（４）上でＩＩＩ−Ｖ族材料の少なくとも１つの活性層を形成するステップとを含むことを特徴とする方法。
【国際調査報告】
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