(57)【要約】  本発明は、ｐ−型ドープされた半導体支持基板（１）、電気絶縁層（２）、および活性層と呼ばれる半導体層（３）を順に有する基板と、前記基板の活性層内のフォトダイオードのマトリックスアレイを含んでなる表側面型撮像素子であって；基板が、支持基板（１）と電気絶縁層（２）の間に、ｐ＋型ドープされた半導体エピタキシャル層（４）を有することを特徴とする表側面型撮像素子に関する。また、本発明は、その素子の製造方法にも関する。
2019534556.tif 000002
【特許請求の範囲】
【請求項１】
−ｐ−型ドープされた半導体支持基板（１）、電気絶縁層（２）、および活性層と呼ばれる半導体層（３）を順に有する基板と
−前記基板の活性層（３）内のフォトダイオードのマトリックスアレイ
を含んでなる表側面型撮像素子であって、
基板が、支持基板（１）と電気絶縁層（２）の間に、ｐ＋型ドープされた半導体エピタキシャル層（４）を有することを特徴とする、表側面型撮像素子。
【請求項２】
エピタキシャル層（４）が支持基板（１）と同じ半導体材料で形成されている、請求項１に記載の素子。
【請求項３】
支持基板（１）とエピタキシャル層（４）がケイ素で形成されている、請求項２に記載の素子。
【請求項４】
活性層がケイ素で形成されている、請求項１〜３のいずれかに記載の素子。
【請求項５】
電気絶縁層（２）の厚さが１０から５０ｎｍである、請求項１〜４のいずれかに記載の素子。
【請求項６】
エピタキシャル層（４）の厚さが０．１から３μｍである、請求項１〜５のいずれかに記載の素子。
【請求項７】
−ｐ−型ドープされた半導体支持基板（１）を備える工程、
−その支持基板（１）上でｐ＋型ドープされた半導体層（４）をエピタキシャル成長させる工程、
−半導体材料の表層（３１）を有するドナー基板（３０）を備える工程、
−エピタキシャル層（４）を前記半導体材料層（３１）と、電気絶縁層（２）が結合界面に位置するように結合させる工程、
−半導体活性層（３）が支持基板（１）上に転写されるようにドナー基板（３０）を薄くする工程、および
−前記半導体活性層（３）内にフォトダイオードのマトリックスアレイを形成する工程
を含んでなることを特徴とする、表側面型撮像素子の製造方法。
【請求項８】
前記表層（３１）を区切るための脆化ゾーン（３２）をドナー基板（３０）内に形成する工程を含み、ドナー基板（３０）を薄くすることのなかに、前記脆化ゾーン（３２）に沿って切り離すことを含む、請求項７に記載の方法。
【請求項９】
脆化ゾーン（３２）を形成することに、ドナー基板（３０）に原子種を注入することを含む、請求項８に記載の方法。
【請求項１０】
エピタキシャル層（４）に関して、さらにドーパント拡散バリア層を設ける工程を含む、請求項７〜９のいずれかに記載の方法。
【発明の詳細な説明】
【発明の分野】
【０００１】
本発明は「表側面」型撮像素子用基板、その基板を含んでなる撮像素子、およびその基板の製造方法に関する。
【先行技術】
【０００２】
米国特許ＵＳ２０１６／０１１８４３１には「表側面」型撮像素子（「フロントサイドイメージャー」とも呼ばれる）が記載されている。
【０００３】
図１に示したように、この素子はセミコンダクター・オン・インシュレーター（ＳＯＩ）基板を有し、その基板は裏側面側から表側面側に向かって順に、Ｐ＋ドープされたケイ素の支持基板１、酸化ケイ素層２、および活性層と呼ばれるＰ−ドープされたケイ素層３を含んでなっており、ケイ素層３の中に各々が画素となるフォトダイオードのマトリックスアレイが設定されている。
【０００４】
従来から、Ｐ−ドープではＰ型ドーパント（例えば、ホウ素）を１０１４から数１０１５ａｔ／ｃｍ３程度の濃度で加えている。
【０００５】
また、Ｐ＋ドープではＰ型ドーパントを数１０１５から１０１９ａｔ／ｃｍ３程度の濃度で加えている。
【０００６】
Ｐ＋ドープされたケイ素の支持基板を用いるのは、光がない時でもフォトダイオードでキャリアが発生してしまう暗電流を発生させる恐れのある、支持基板から活性層への電子移動を最小にするためである。一方、活性層３と酸化ケイ素層２との界面に活性層の大多数のキャリアを集結させるために、支持基板に活性層よりも低い電圧のバイアスをかけることができる。酸化ケイ素層２は、活性層３を基板１から絶縁して、電子が支持基板から活性層へと動くのを防ぐために設けられる。
【０００７】
しかしながら、ＳＯＩ基板の工業的な生産ラインでＰ＋ドープ基板を製造することの困難さに関心が向けられている。
【０００８】
実際、いくつかの製造現場では、例えば、洗浄もしくは熱処理工程の際に、支持基板からホウ素が拡散して製造ラインの環境中に散在してしまうような事態が見うけられる。
【０００９】
製造ラインは一般に一つのタイプのＳＯＩ基板だけのためのものではなく、特に、ほとんど、あるいは、全くドープされていない基板も製造できるようにしてある。それにも関わらず、環境中に散在するホウ素がそれら基板を汚染するようになると、この拡散によってドープ量の正確な制御が出来なくなり、基板の電気特性も変わってしまう恐れがある。
【発明の開示】
【００１０】
本発明の目的の一つは、上記の問題を克服し、基板生産ラインでの汚染問題を引き起こすことなく、暗電流を最小化できる基板を含んでなる「表側面（ｆｒｏｎｔ−ｓｉｄｅ）」型撮像素子を提供することである。
【００１１】
そのために、本発明は、
ｐ−型ドープされた半導体支持基板、電気絶縁層、および活性層と呼ばれる半導体層を順に有する基板と
前記基板の活性層内のフォトダイオードのマトリックスアレイ
を含んでなる表側面型撮像素子であって、
基板が、支持基板と電気絶縁層の間に、ｐ＋型ドープされた半導体エピタキシャル層を有することを特徴とする表側面型撮像素子を提供する。
【００１２】
本件の文脈において、「表側面」とは撮像素子が光放射に照射されるように意図された側を意味している。
【００１３】
支持基板が、異なる材料の積層体である場合は、「支持基板の材料」とは表側面側に位置する材料を意味し、そこではエピタキシャル層がその下の基板と同じ（もしくは十分に同じに近い）格子定数で成長する。
【００１４】
エピタキシャル層が支持基板と同じ半導体材料で形成される態様もある。
【００１５】
特に、支持基板とエピタキシャル層がケイ素で形成されるような実施形態もある。
【００１６】
活性層がケイ素で形成されるような態様もある。
【００１７】
電気絶縁層の厚さは１０から５０ｎｍであることが有利である。
【００１８】
エピタキシャル層の厚さは０．１から３μｍであることが好ましい。
【００１９】
本発明のもう一つの目的は、
−ｐ−型ドープされた半導体支持基板を備える工程、
−その支持基板上でｐ＋型ドープされた半導体層をエピタキシャル成長させる工程、
−半導体材料の表層を有するドナー基板を備える工程、
−エピタキシャル層を前記半導体材料層と、電気絶縁層が界面に位置するように結合させる工程、
−半導体活性層が支持基板上に転写されるようにドナー基板を薄くする工程、および
−前記基板の活性層内にフォトダイオードのマトリックスアレイを形成する工程
を含んでなる表側面型撮像素子の製造方法に関するものである。
【００２０】
上記の製造方法が、前記表層を区切るための脆化ゾーンを形成する工程を含み、ドナー基板を薄くすることのなかに、前記脆化ゾーンに沿ってドナー基板を切り離すことを含むような態様もある。
【００２１】
さらに、その脆化ゾーンを形成することに、ドナー基板に原子種を注入することを含むような実施形態もある。
【００２２】
また、製造方法が、上記エピタキシャル層に関して、さらにドーパント拡散バリア層を設ける工程を含むような態様もある。
【図面の簡単な説明】
【００２３】
さらに、下記に説明する添付図面を参照しながら、本発明の特徴と利点を以下に詳しく記述する。
【図１】−図１は、米国特許ＵＳ２０１６／０１１８４３１に記載された表側面撮像素子用のＳＯＩ基板の断面図であり、
【図２】−図２は、本発明の一態様による基板の断面図であり、
【図３Ａ】−図３Ａから３Ｃは、本発明の一態様による基板の製造方法の異なる工程を説明する図であり、
【図３Ｂ】−図３Ａから３Ｃは、本発明の一態様による基板の製造方法の異なる工程を説明する図であり、
【図３Ｃ】−図３Ａから３Ｃは、本発明の一態様による基板の製造方法の異なる工程を説明する図であり、
【図４】−図４は、本発明の一態様による基板を含んでなる「表側面」型撮像素子の画素の断面図であり、
【図５】−図５は、本発明の一態様による基板中のホウ素原子濃度を、熱処理を行う前（曲線ａ）と２種類の通常の熱処理を行った後（曲線ｂおよびｃ）についてシミュレーションした結果を示している。
【００２４】
なお、図を見やすくするために、異なる層は必ずしも同じ拡大比率で図示してるわけではない。
【発明の詳細な説明】
【００２５】
図２に、本発明の一態様による表側面型撮像素子の基板の断面図を示す。
【００２６】
この基板は、裏側面側から表側面側に向かって順に、ｐ−型ドープされた半導体支持基板１、ｐ＋型ドープされた半導体層４、電気絶縁層２、および、活性層と呼ばれる半導体層３を有している。
【００２７】
層３は、画像を感知できるフォトダイオードのマトリックスアレイ（図示せず）に対応するようにされている。この層３はケイ素で形成できると有利であるが、それには限定されない。また、この層にわずかにドープすることも可能である。
【００２８】
支持基板１は、一般に、ｐ−型ドープされた単結晶インゴットを切断することで得られる。基板１はケイ素で形成されていると有利である。
【００２９】
ｐ＋型ドープされた半導体層４は、支持基板１上でエピタキシャル成長させることで形成される。層４の欠陥を最小にするため、層４の格子定数は支持基板１の格子定数に近いものとする。このエピタキシャル層は支持基板１の材料と同じ材料（例えば、もし支持基板１がｐ−ドープされたケイ素なら、ｐ＋型ドープされたケイ素）であると有利であるが、あるいは、違う材料（例えば、もし支持基板１がｐ−ドープされたケイ素なら、ｐ＋型ドープされたＳｉＧｅ）でもよい。もちろん、ここで例に挙げた材料に限定されない。
【００３０】
エピタキシャル層４の厚さは、０．１から３μｍであると有利であり、０．１から１μｍであると好ましい。
【００３１】
エピタキシャル層４と活性層に挟まれた層２は、これらの層を電気的に絶縁するものである。
【００３２】
この層２が酸化ケイ素で形成されるのは好ましい態様の一つであるが、他の誘電物質が好適な場合もありうる。
【００３３】
電気絶縁層２の厚さは、１０から５０ｎｍであると有利である。後に示すように、活性層３と酸化ケイ素層２との界面に活性層のキャリアの大部分を集結させるために、活性層３よりも低い電圧の電気的バイアスをｐ＋ドープ層にかけることが可能である。
【００３４】
図１に示した公知の基板では、酸化ケイ素層の裏側面に位置する部分が十分にｐ＋ドープされているのとは対照的に、本発明が提供する構造は二つの異なるドープレベルを有する層で構成される。すなわち、電気絶縁層２の裏側面に直に位置する厚さが制限されたｐ＋ドープ層４と、その層４の裏側面に位置する層４よりも実質的に厚い支持基板１である。
【００３５】
この二部構造によって、上述した基板からのドーピング種の拡散による汚染現象を回避、あるいは、少なくとも最小化することができる。
【００３６】
実際、従来の配置についても、本発明の配置におけるｐ＋ドープ材料の露出部分（基板が周辺環境と接触する部分）は実質的に小さくなっている。例えば、
−直径３０ｃｍ、厚さ７７５μｍ、面取り幅１ｍｍのｐ＋ドープ支持基板（従来の基板に相当する）の場合、露出部分は、基板の裏側面面積、基板の側面積、および面取り部分の面積の和に等しい、すなわち、
π＊１５２＋２＊π＊１５＊０．０７７５＋π＊（１５２−１４．９２）＝７２４ｃｍ２
であり、
−直径３０ｃｍ、面取り幅１ｍｍのｐ−ドープ基板上に形成された厚さ１ｍｍのｐ＋ドープエピタキシャル層（本発明の一態様に相当する）の場合、露出部分は、この層の側面積と面取り部分の面積の和に等しい、すなわち、
２＊π＊１５＊０．０００１＋π＊（１５２−１４．９２）＝９ｃｍ２
である。
【００３７】
基板は厳密には円筒形ではなく、周縁面取り部があるために、層転写（例えば、後述するスマートカット［商標登録］法）によってＳＯＩ基板を製造すると、ドナー基板はレシーバー基板の中心部に転写されるが、その面取り部は転写されないことに注意する。すなわち、レシーバー基板は面取り部分までは転写された層によって被覆されない。図を複雑にすることを避けるため、図には面取り部分は示していない。
【００３８】
上述した例では、本発明による基板におけるｐ＋材料の露出部分は、従来の基板におけるものの８０から１００倍近く小さくなっている。
【００３９】
結果として、エピタキシャル層４に含まれるドーピング種は、バルクの支持基板よりもはるかに汚染し難くなっている。
【００４０】
図示しなかった一態様として、ｐ＋エピタキシャル層についてのバリア層を設けることで基板から外へのドーピング種の拡散をさらに制限することも可能である。そのようなバリア層は特に層１と同じ材料、あるいは、層４と同じ格子定数を有する材料でドープなしで形成することができる。しかしながら、このようなバリア層の形成には、追加的な生産工程（例えば、面取り部分を含むにしろ含まないにしろ、辺縁部のリソグラフィーおよびエッチング工程）を必要とし、製造時間と製造方法の複雑さを増やしてしまう。
【００４１】
本発明による表側面型撮像素子用基板の製造方法、特に、有名なスマートカット［登録商標］法を用いた製造方法について、図３Ａから３Ｃを参照しながら以下に説明する。
【００４２】
図３Ａに示すように、ｐ＋ドープ支持基盤を備え、ｐ＋ドープ層４を所望の厚さになるまでエピタキシャル成長させる。こうして活性層を転写するためのレシーバー構造を形成する。層４の厚さはこの層のドーピングレベルに依り、ドーピングレベルが高いほど（最大１０１９ａｔ／ｃｍ３）、層の厚さを薄くしてドーピング種が基板からあまりにも強く放散するのを回避しなければならない。上記したバリア層は、目標とするドーピングレベルおよびその後に行う予定の熱処理に応じて予め定められた層４の厚さを維持するのに有用である。
【００４３】
一方で、図３Ｂに示すように、ＳＯＩ基板の活性層３を形成するための半導体材料の表層３１を有するドナー基板を備える。表層は脆化ゾーン３２によって区切られていると有利である。脆化ゾーン３２を、例えば、水素および／またはヘリウムなどの原子種を注入することによって形成する態様もある。あるいは、脆化ゾーンを多孔質ゾーンにすることもできる。
【００４４】
ドナー基板の表層３１は、ＳＯＩ基板の埋め込み絶縁層２を形成するための電気絶縁層を有していると有利である。この電気絶縁層２は層３１の材料の酸化物にすることもできる。場合によっては、このような電気絶縁層はレシーバー構造のエピタキシャル層４上に存在してもよいし、また、ドナー構造とレシーバー構造の双方に存在してもよい。
【００４５】
図３Ｃに示したように、ドナー基板を電気絶縁層が結合界面になるようにレシーバー構造と結合させる。
【００４６】
支持基板上にエピタキシャル層を形成することでレシーバー構造の平面性が変形する恐れがあるが、本出願人は、ドナー基板とレシーバー構造との間の結合力は安定的に維持されることを確認している。
【００４７】
次に、ドナー基板を薄くすることで表側面半導体層３１を支持基板１に転写する。スマートカット［登録商標］法によれば、この薄くする工程では、ドナー基板を脆化ゾーン３２に沿って切り離す。そして、例えば、アニール、研磨および／または洗浄工程などの可能な仕上げ工程を行って、図２に示した基板を得る。
【００４８】
あるいは、これに替えて（図示せず）、ドナー基板にいかなる脆化ゾーンも設けないで、結合界面の反対側の面からドナー基板を研磨することで材料を除去して、表層をドナー基板へ転写する。
【００４９】
次に、活性層３にフォトダイオードのマトリックスアレイを設ける。このようなフォトダイオードのマトリックスアレイの製造方法は当業者には公知であるので、ここで詳細な記述は行わない。
【００５０】
図４には、本発明による表側面型撮像素子の一部分を示した。この図では、画素に相当する素子の部分のみを示している。この画素は絶縁溝７によって活性層３に形成された他の画素から電気的に絶縁されている。
【００５１】
活性層３の表側面の下には、Ｎ−ドープ領域３３が形成されている。このＮ−ドープ領域３３はＰ−ドープ活性層３とともにフォトダイオードを形成する。領域３３と層３の表側面との間に形成された領域３４は、界面を不動態化するために、領域３３よりも高いＮ−ドーピングレベルであると有利である。活性層３上には不働態化層６が形成され、この画素を電気制御する部分を保護できるようにしている。
【００５２】
場合によっては、この不働態化層６の上にフィルターなどの他の層を形成することもできるが、それは図４には図示していない。
【００５３】
上記のような撮像素子の構造およびその製造方法は、当業者には公知であるので、これ以上詳しくは記述しない。
【００５４】
電気絶縁層２は十分に薄い（１０から５０ｎｍ程度）と、層３と４が形成するコンデンサーの誘電体としての役割を果たす。撮像素子を稼働させるとき、活性層３には一般にグランドに相当する電圧でバイアスがかかっている。活性層３よりも低い電圧Ｖ４、従って、Ｖ４は負の電圧であるが、その電圧Ｖ４で、ｐ＋ドープエピタキシャル層にバイアスがかけられると有利である。米国特許ＵＳ２０１６／０１１８４３１で説明されているのと同じ原理で、負電圧Ｖ４を印加することで、電気絶縁層２と活性層３との界面に、層３のキャリア（正孔）の大部分が集結するのを促す。この電荷集結によって層３の電気絶縁層２との界面では正電圧Ｖ３が生じる。こうして、このコンデンサーには電位差Ｖ３−Ｖ４がかかることになる。印加する電圧Ｖ４は、電気絶縁層２の層厚に依存する。
【００５５】
図５には、本発明の一態様による基板中のホウ素原子濃度を、熱処理を行う前（曲線ａ）と２種類の通常の熱処理を行った後（曲線ｂおよびｃ）について、１個の撮像素子を製造する範囲内でシミュレーションした結果を示した。
【００５６】
横軸は、始まりを活性層の表側面としたＳＯＩ基板の深さ（単位：μｍ）を示している（記号１、４は、図２および３Ｃ中のそれぞれの記号に相当している）。縦軸はホウ素原子の濃度（単位：ａｔｏｍｓ／ｃｍ３）を示している。
【００５７】
曲線ａは、高いホウ素原子濃度がエピタキシャル層４内に限定されることを示す銃眼（クレネル）形をしている。
【００５８】
曲線ｂおよびｃは、曲線ａと同じＳＯＩ基板に相当するが、２種類の異なる熱処理を行った後では、曲線ｃの基板は曲線ｂの基板よりも高い熱収支を示す。これらの曲線はともにホウ素原子が層４から、その下の支持基板１にわずかに拡散してることを表しているが、その拡散は限定的なものである。従って、エピタキシャル層のドーピングレベルと、その暗電流防止効果は維持されている。
【００５９】
上記したものと同じタイプの追加的なバリア層を支持基板１とエピタキシャル層４の間に設けて、上記したように拡散を防止することもできる。
【００６０】
エピタキシャル層４が、ドープ量が電気絶縁層２と接する表側に向かって増加していくような、予め定められたドーピング勾配を有しているような態様もある。熱処理の影響を受けて、このような勾配を有する層４の内部で拡散が起きても、本出願が目的とするのに十分な平均ドーピング量を維持することができる。
【先行技術文献】
【特許文献】
【００６１】
米国特許ＵＳ２０１６／０１１８４３１
【図１】
2019534556.tif 000003
【図２】
2019534556.tif 000004
【図３Ａ】
2019534556.tif 000005
【図３Ｂ】
2019534556.tif 000006
【図３Ｃ】
2019534556.tif 000007
【図４】
2019534556.tif 000008
【図５】
2019534556.tif 000009
【国際調査報告】
2019534556.tif 000010
2019534556.tif 000011
2019534556.tif 000012