(57)【要約】  記載される例において、ＩＩＩＡ−Ｎ族トランジスタのためのエピタキシャルスタックを製造する方法（１００）が、堆積システムの堆積チャンバにおいて基板上に少なくとも一つのＩＩＩＡ−Ｎ族バッファ層を堆積すること（１０２）を含む。その後、少なくとも一つのＩＩＩＡ−Ｎ族キャップ層が、第１のＩＩＩＡ−Ｎ族バッファ層上に堆積される（１０３）。キャップ層堆積のための堆積温度からの冷却の間、堆積チャンバに供給される気体混合物は、ＮＨ３及び少なくとも一つの他の気体を含む。気体混合物は、キャップ層の表面において、（ａ）二乗平均平方根（ｒｍｓ）粗さが＜１０Åであり、（ｂ）０．０５μｍより小さい平均ピット直径で、２ｎｍ深さより大きいピットのためのピット密度が、１０ピット／μｍ２よりも小さくなるように、堆積チャンバにおいてキャップ層に対して非エッチングである雰囲気を提供する。
2019500755.tif 000002
【特許請求の範囲】
【請求項１】
ＩＩＩＡ−Ｎ族トランジスタのためのエピタキシャルスタックを製造する方法であって、
堆積システムの堆積チャンバにおいて基板上に少なくとも第１のＩＩＩＡ−Ｎ族バッファ層を堆積すること、及び
前記堆積システムの前記堆積チャンバにおける前記第１のＩＩＩＡ−Ｎ族バッファ層上に少なくとも一つのＩＩＩＡ−Ｎ族表面キャップ層（キャップ層）を堆積することであって、その後、ＮＨ３及び少なくとも一つの他の気体を含む、前記堆積チャンバに供給される気体混合物を用いる、５５０℃又は５５０℃より低い温度までの冷却プロセスが続くこと、
を含み、
前記キャップ層の表面において、（ａ）二乗平均平方根（ｒｍｓ）粗さが１０Åより大きく、（ｂ）２ｎｍ深さより大きいピット層に対するピット密度が、０．０５μｍより小さな平均ピット直径で、１０ピット／μｍ２よりも小さくなるように、前記気体混合物が、前記堆積チャンバにおいて前記キャップ層に対して非エッチである雰囲気を提供する、
方法
【請求項２】
請求項１に記載の方法であって、前記第１のＩＩＩＡ−Ｎ族バッファ層を堆積した後、前記ＩＩＩＡ−Ｎ族キャップ層を堆積する前に、前記冷却プロセスが続く、方法。
【請求項３】
請求項１に記載の方法であって、前記堆積システムが、有機金属化学気相成長（ＭＯＣＶＤ）システム、分子ビームエピタキシー（ＭＢＥ）システム、又はハイドライド気相エピタキシー（ＨＶＰＥ）システムを含む、方法。
【請求項４】
請求項１に記載の方法であって、前記ＩＩＩＡ−Ｎ族キャップ層の厚みが３ｎｍ〜５０ｎｍである、方法。
【請求項５】
請求項１に記載の方法であって、前記第１のＩＩＩＡ−Ｎ族バッファ層及び前記キャップ層の両方が、ＧａＮ又はＡｌＧａＮを含む、方法。
【請求項６】
請求項１に記載の方法であって、前記基板が、サファイア、シリコン、又はシリコンカーバイド（ＳｉＣ）を含む、方法。
【請求項７】
請求項１に記載の方法であって、前記気体混合物がＮ２及びＮＨ３で構成される、方法。
【請求項８】
請求項１に記載の方法であって、更に、
前記キャップ層上にゲート誘電体層を形成すること、
前記ゲート誘電体層上に金属ゲート電極を形成すること、及び
前記キャップ層へのソースコンタクトを有するソース、及び前記キャップ層へのドレインコンタクトを有するドレインを形成すること、
を含む、方法。
【請求項９】
請求項１に記載の方法であって、前記気体混合物がＨ２を含まない、方法。
【請求項１０】
パワートランジスタデバイスであって、
基板、
前記基板上の少なくとも第１のＩＩＩＡ−Ｎ族バッファ層、
前記第１のＩＩＩＡ−Ｎ族バッファ層上の少なくとも一つのＩＩＩＡ−Ｎ族表面キャップ層（キャップ層）であって、
前記キャップ層の表面が、（ａ）１０Åより小さい二乗平均平方根（ｒｍｓ）粗さ、及び、（ｂ）０．０５μｍより小さい平均ピット直径で、１０ピット／μｍ２よりも小さい、２ｎｍ深さより大きいピット層に対するピット密度を有する、前記キャップ層、
前記キャップ層へのソースコンタクトを有するソース、及び前記キャップ層へのドレインコンタクトを有するドレイン、及び
前記キャップ層上のゲート誘電体上のゲート電極、
を含む、パワートランジスタデバイス。
【請求項１１】
請求項１０に記載のパワートランジスタデバイスであって、前記基板が、サファイア、シリコン、又はシリコンカーバイド（ＳｉＣ）を含む、パワートランジスタデバイス。
【請求項１２】
請求項１０に記載のパワートランジスタデバイスであって、前記第１のＩＩＩＡ−Ｎ族バッファ層及び前記キャップ層の両方が、ＧａＮ又はＡｌＧａＮを含む、パワートランジスタデバイス。
【請求項１３】
請求項１０に記載のパワートランジスタデバイスであって、前記パワートランジスタデバイスが高電子移動度トランジスタ（ＨＥＭＴ）を含む、パワートランジスタデバイス。
【請求項１４】
請求項１０に記載のパワートランジスタデバイスであって、前記キャップ層の厚みが３ｎｍ〜５０ｎｍである、パワートランジスタデバイス。
【請求項１５】
請求項１０に記載のパワートランジスタデバイスであって、前記キャップ層が、第１のＧａＮ層と第２のＧａＮ層との間に挟まれたＡｌＧａＮ層を含む、ＩＩＩＡ−Ｎ族３層スタックを含み、前記第１のＧａＮ層及び前記第２のＧａＮ層の両方が、１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３のドーピング濃度を有する、パワートランジスタデバイス。
【請求項１６】
請求項１０に記載のパワートランジスタデバイスであって、前記第１のＩＩＩＡ−Ｎ族バッファ層がＡ１Ｎ上のＧａＮを含み、前記キャップ層がＡｌＧａＮを含む、パワートランジスタデバイス。
【請求項１７】
請求項１０に記載のパワートランジスタデバイスであって、前記パワートランジスタデバイスが、いずれも前記第１のＩＩＩＡ−Ｎ族バッファ層上にある、少なくとも一つのエンハンスメントモード高電子移動度トランジスタ（ＨＥＭＴ）及び少なくとも一つのデプリーションモードＨＥＭＴを含む、パワートランジスタデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、ＩＩＩＡ−Ｎ族（Group IIIA-N）（例えば、ＧａＮ）電界効果トランジスタ（ＦＥＴ）に関し、更に特定して言えば、このようなＦＥＴのためのバッファ層に関連する。
【背景技術】
【０００２】
ガリウム窒化物（ＧａＮ）は、通常用いられるＩＩＩＡ−Ｎ族材料であり、ＩＩＩＡ−Ｎ族要素（Ｇａ、ボロン、アルミニウム、インジウム、及びタリウムなど）は、１３族要素と称されることもある。ＧａＮは、ウルツ鉱結晶構造を有するバイナリＩＩＩＡ／Ｖ直接バンドギャップ半導体である。室温で３．４ｅＶの（シリコンに対する１．１ｅＶに対して）比較的広いバンドギャップは、オプトエレクトロニクス、高パワーデバイス、及び高周波数電子デバイスにおける様々な用途に対して特殊な特性を与える。
【０００３】
ＧａＮ及びシリコンは著しい熱膨張係数ミスマッチを有するので、通常、ひずみ管理のためにシリコン基板とＧａＮ層との間にバッファ層が用いられる。このバッファ技術は、ヘテロ構造ＦＥＴ（ＨＦＥＴ）又は変調ドープＦＥＴ（ＭＯＤＦＥＴ）デバイスとしても知られる高電子移動度トランジスタ（ＨＥＭＴ）のために通常用いられる、大抵のＧａＮオンＳｉ技術のベースを形成し、これらのデバイスは、（ＭＯＳＦＥＴに対して概してみられるような）ドープされる領域の代わりに、チャネルとして異なるバンドギャップを有する２つの材料間の接合（即ち、ヘテロ接合）を組み込む電界効果トランジスタである。このようなデバイスのための幾つかのバッファ配置は、超格子構造又は段階的バッファ構造を用いる。
【０００４】
少なくとも一つのバッファ層の堆積の後、ＧａＮキャップ層堆積が続く。従来のバッファ層及びキャップ層堆積プロセスは、それぞれの堆積温度からの冷却の間、ＮＨ３及びＨ２を用いる。Ｈ２体積流量は、ＮＨ３体積流量の概して数倍である。
【発明の概要】
【０００５】
記載される例において、ＩＩＩＡ−Ｎ族トランジスタのためのエピタキシャルスタックを製造する方法が、堆積システムの堆積チャンバにおいて基板上に少なくとも一つのＩＩＩＡ−Ｎ族バッファ層を堆積することを含む。その後、第１のＩＩＩＡ−Ｎ族バッファ層上に、少なくとも一つのＩＩＩＡ−Ｎ族キャップ層が堆積される。キャップ層堆積のための堆積温度からの冷却の間、堆積チャンバに供給される気体混合物は、ＮＨ３及び少なくとも一つの他の気体を含む。この気体混合物は、堆積チャンバにおいてキャップ層に対して非エッチングである雰囲気を提供し、そのため、キャップ層の表面において、（ａ）二乗平均平方根（ｒｍｓ）粗さが１０Åより小さくなり、（ｂ）０．０５μｍより小さ平均ピット直径で、２ｎｍ深さより大きいピットのためのピット密度が１０ピット／μｍ２よりも小さくなるようにする。
【図面の簡単な説明】
【０００６】
【図１】例示の一実施例に従った、パワーＩＩＩＡ−Ｎ族トランジスタのための少なくとも一つの低欠陥密度キャップ層を含むエピタキシャル層スタックを製造する例示の方法における工程のフローチャートである。
【０００７】
【図２】例示の一実施例に従った、低欠陥密度キャップ層を上に備えるＩＩＩＡ−Ｎ族バッファ層を含む、例示のデバイススタックの断面図である。
【０００８】
【図３Ａ】例示の一実施例に従った、低欠陥密度キャップ層を有するエピタキシャル層スタックを備える、例示のデプリーションモード高電子移動度トランジスタ（ＨＥＭＴ）の断面図である。
【０００９】
【図３Ｂ】例示の一実施例に従った、低欠陥密度キャップ層を有するエピタキシャル層スタックを備えるノーマリーオフゲートを備える、例示のエンハンスメントモードＨＥＭＴの断面図である。
【００１０】
【図３Ｃ】図３Ａに示すデプリーションモードＨＥＭＴパワーデバイス及び図３Ｂに示すエンハンスメントモードＨＥＭＴを含む例示のＩＣの断面図であり、これらのデバイスは、いずれもバッファスタック上の同じ低欠陥密度キャップ層上にある。
【発明を実施するための形態】
【００１１】
図面は必ずしも一定の縮尺で描いてはいない。図面において、類似の参照番号は、類似の又は等価の要素を示す。幾つかの例示の行為又は事象は、異なる順で及び／又は他の行為又は事象と同時に起こり得る。また、幾つかの例示の行為又は事象は、本記載に従った方法論を実装するために必要とされない可能性がある。
【００１２】
例示の実施例は、ＩＩＩＡ−Ｎ族デバイスのためのエピタキシャルＩＩＩＡ−Ｎ族キャップ層堆積後の冷却の間、堆積チャンバに供給される従来のＮＨ３及びＨ２気体混合物が、冷却時にキャップ層におけるピットとなり、これらが、優先的なエッチングが起こり得る後続のエッチング／洗浄の後、悪化し得ることを認識している。Ｈ２は、ＩＩＩＡ−Ｎ族キャップ層（ＧａＮ又はＡｌＧａＮなど）を攻撃し得、ピットを生じさせる。キャップ層における欠陥（ピットなど）は、パワートランジスタにおける欠陥となり、充分に高い密度でそういった欠陥が存在する場合、それらはデバイス欠陥となる恐れがある。
【００１３】
記載される例において、基板上の少なくとも一つのバッファ層の堆積の後、ＮＨ３及び少なくとも一つのその他の気体を含む供給気体混合物を用いる冷却プロセスを用いるキャップ層堆積が続き、この気体混合物は、堆積チャンバにおいて、第１のＩＩＩＡ−Ｎ族層に対して非エッチングである雰囲気を提供する。本明細書において用いられる「非エッチである」とは、キャップ層の結果として得られる表面が、（ａ）１０Åより小さい二乗平均平方根（ｒｍｓ）粗さ、及び（ｂ）０．０５μｍより小さな平均ピット直径で、１０ピット／μｍ２よりも小さい、２ｎｍ深さより大きいピット層に対するピット密度を有することを指す。一例では、冷却の間、ＮＨ３及びＮ２のみを有する気体混合物を用いる。
【００１４】
図１は、例示の一実施例に従った、ＩＩＩＡ−Ｎ族パワートランジスタのための低欠陥密度キャップ層を含むエピタキシャル層スタックを製造する例示の方法１００における工程のフローチャートである。全てのそれぞれのバッファ及びＩＩＩＡ−Ｎ族キャップ層は、有機金属化学気相成長（ＭＯＣＶＤ）システム、分子ビームエピタキシー（ＭＢＥ）システム、又はハイドライド気相エピタキシー（ＨＶＰＥ）システムを用いて、単一の実施においてエピタキシャル成長され得る。
【００１５】
工程１０１は、基板（例えば、ウェハ）の表面上に存在する場合、自然酸化物を取り除くことを含む。基板は、サファイア、シリコン、又はシリコンカーバイド（ＳｉＣ）を含み得る。
【００１６】
工程１０２は、概して１０５０℃〜１３００℃の堆積温度を用いて、堆積システムの堆積チャンバにおいて基板上に少なくとも第１のＩＩＩＡ−Ｎ族バッファ層を堆積することを含む。バッファ層は、１ミクロン〜１０ミクロンの厚みであり得る。本明細書に記載されるＩＩＩＡ−Ｎ族バッファ層及びキャップ層は、一般式ＡｌｘＧａｙＩｎｌ−ｘ−ｙＮによって表され得、ここで、０＜ｘ≦１、０≦ｙ≦ｌ、０＜ｘ＋ｙ≦ｌである。例えば、ＩＩＩＡ−Ｎ族層は、ＡｌＮ、ＡｌＧａＮ、ＡｌＩｎＮ、及びＡｌＩｎＧａＮのうち少なくとも一つを含み得る。ボロン（Ｂ）などの他のＩＩＩＡ族要素も含まれ得、Ｎは、リン（Ｐ）、砒素（Ａs）、又はアンチモン（Ｓｂ）によって部分的に置き換えられ得る。ＩＩＩＡ族窒化物化合物半導体の各々は、Ｓｉ、Ｃ、Ｇｅ、Ｓｅ、Ｏ、Ｆｅ、Ｍｎ、Ｍｇ、Ｃａ、Ｂｅ、Ｃｄ、及びＺｎから選択される任意選択のドーパントを含み得る。
【００１７】
バッファ層堆積の後、任意選択で、一層高いバッファ層堆積温度（例えば、１２５０℃）から、９００℃〜１０５０℃などのキャップ層堆積の一層低い堆積温度までの、ＮＨ３及び少なくとも一つの他の気体を含む堆積チャンバに供給される気体混合物を用いる冷却プロセス冷却が続き得、この気体混合物は、堆積チャンバにおいて第１のＩＩＩＡ−Ｎ族バッファ層に対して非エッチングである雰囲気を提供する。この冷却プロセスの間のランプダウンレートは、概して５℃／分〜４０℃／分である。その他の気体は、Ｎ２、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、及び／又はこのような気体の組み合わせであり得る。一つの特定の実施例において、ＮＨ３が２〜２０リットル／分で供給され、Ｎ２が５０〜１５０リットル／分で供給される。混合物が非エッチのままである限り、水素（Ｈ２）が容量でＨ２約４０％まで提供され得る。
【００１８】
工程１０２に続いて、この方法は、任意選択で、バッファスタックを形成するため、第１のＩＩＩＡ−Ｎ族バッファ層上に少なくとも第２のＩＩＩＡ−Ｎ族バッファ層を堆積することを含み得る。他のバッファ層堆積工程が、記載された冷却プロセスを含む本明細書において上記した工程１０２と同じプロセスの低欠陥密度堆積プロセスを用い得る。
【００１９】
工程１０３は、第１のＩＩＩＡ−Ｎ族バッファ層（又はバッファスタック）上に、少なくとも一つのＩＩＩＡ−Ｎ族キャップ層を堆積することを含む。本明細書において上述したように、キャップ層堆積温度は、概して９００℃〜１０５０℃である。
【００２０】
キャップ層堆積の後、ＮＨ３及び少なくとも一つの他の気体を含む気体混合物を用いる、堆積温度から概して３００℃〜５５０℃の温度までの冷却プロセスが続き、この気体混合物は、堆積チャンバにおいてキャップ層に対して非エッチングである雰囲気を提供する。本明細書において上記したように、ここでの「非エッチである」とは、結果として得られるキャップ層が、（ａ）１０Åより小さい二乗平均平方根（ｒｍｓ）粗さ、及び、（ｂ）０．０５μｍより小さな平均ピット直径で、１０ピット／μｍ２よりも小さい、２ｎｍ深さより大きなピット層に対するピット密度を有することを指す。表面粗さは、原子間力顕微鏡（ＡＦＭ）システムによって測定され得、ピット密度は、ＫＬＡ−Ｔｅｎｃｏｒ  ＣＡＮＤＥＬＡ（登録商標）８６２０検査システムなどの欠陥分析ツールによって測定され得る。
【００２１】
その他の気体は、Ｎ２、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、及び／又はこのような気体の組み合わせであり得る。一つの特定の実施例において、ＮＨ３が２〜２０リットル／分で供給され、Ｎ２が５０〜１５０リットル／分で供給される。混合物が非エッチのままである限り、水素（Ｈ２）が、容量でＨ２約４０％まで提供され得る。この冷却プロセスの間のランプダウンレートは、概して５℃／分〜４０℃／分であり、本明細書において上記したように、３００℃〜５５０℃の温度まで冷却し得、堆積チャンバは、大気に対して排気され、その後、ウェハのボートが概して堆積チャンバから取り除かれる。
【００２２】
工程１０４は、キャップ層上にゲート誘電体層（例えば、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、シリコン酸化物、又はこれらの層の任意のものの組み合わせ）を形成すること、ゲート誘電体層上に金属ゲート電極を形成すること、並びに、キャップ層上に、ソースコンタクトを有するソース、及びドレインコンタクトを有するドレインを形成することを含む。ゲート電極は、一実施例においてＴｉＷ合金を含み得る。ソース及びドレインは、一つの特定の実施例において、Ｔｉ／Ａｌ／ＴｉＮなどの金属スタックをスパッタリングすることによって形成され得る。
【００２３】
図２は、例示の一実施例に従った、多層バッファスタック（バッファ層スタック）２２０を含む例示のデバイススタック２００の断面図であり、多層バッファスタック２２０は、いずれも基板（例えば、シリコン）２１０上のＡｌＮ層として示される、第１のＩＩＩＡ−Ｎ族バッファ層２２０ａ及び第２のＩＩＩＡ−Ｎ族バッファ層２２０ｂを含む。ＧａＮ層として示されるＩＩＩＡ−Ｎ族キャップ層２３０が、第２のＩＩＩＡ−Ｎ族バッファ層２２０ｂ上にあり、ＩＩＩＡ−Ｎ族キャップ層２３０は、冷却の間、堆積チャンバにおいてキャップ層に対して非エッチである雰囲気を用いるキャップ層冷却プロセスを用いて形成される低欠陥密度を有する。別の配置において、第１のＩＩＩＡ−Ｎ族バッファ層２２０ａがＡｌＮを含み、第２のＩＩＩＡ−Ｎ族バッファ層２２０ｂがＧａＮを含み、ＩＩＩＡ−Ｎ族キャップ層２３０がＡｌＧａＮを含む。ＩＩＩＡ−Ｎ族キャップ層２３０のための例示の厚み範囲は、ＨＥＭＴ層として用いることができる５Å〜３００Å、第２のＩＩＩＡ−Ｎ族バッファ層２２０ｂのための５０Å〜３００Å、及び、第１のＩＩＩＡ−Ｎ族バッファ層２２０ａのための０．１μｍ〜５μｍであり得る。
【００２４】
例示の実施例の利点には、一層高いトランジスタ降伏電圧、一層低い漏れ電流、及び低減された基板撓み／ワープを可能にするために、本質的にボイド及びクラックフリーのキャップ層を含む、本質的にボイド及びクラックフリーのエピタキシャルＧａＮ膜スタックを堆積する能力が含まれる。例えば、パワートランジスタが、１μａｍｐ／ｍｍ２の漏れ電流密度で、少なくとも１００Ｖの降伏電圧を提供し得る。
【００２５】
記載されるエピタキシャルスタックを用い得るパワー半導体デバイスの例には、ＨＥＭＴ、ダブルヘテロ構造電界効果トランジスタ（ＤＨＦＥＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、及びバイポーラ接合トランジスタ（ＢＪＴ）が含まれる。ヘテロ構造ＦＥＴ（ＨＦＥＴ）又は変調ドープされたＦＥＴ（ＭＯＤＦＥＴ）としても知られるＨＥＭＴは、（金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に対して概してみられるような）ドープされた領域の代わりに、２次元電子ガス（２ＤＥＧ）チャネル層として異なるバンドギャップを備える２つの半導体材料間の接合（即ち、ヘテロ接合）を組み込む電界効果トランジスタである。ＨＥＭＴは、ＧａＮ及びＡｌＧａＮなどの広帯域ギャップを有する化合物半導体を含む。ＧａＮ及びＩＩＩＡ−Ｎ材料システムにおける高電子飽和速度に起因して、ＧａＮ  ＨＥＭＴにおける電子移動度は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの他の一般的なトランジスタのものより高い。
【００２６】
図３Ａは、例示の一実施例に従った、基板２１０上のバッファ層スタック２２０上にＩＩＩＡ−Ｎ族キャップ層２３０’を含んで示される記載されるエピタキシャルスタックを備える、例示のデプリーションモードＨＥＭＴパワーデバイス３００の断面図である。ＨＥＭＴパワーデバイス３００は、シリコン窒化物又はシリコンオキシナイトライドを含むなど、ゲート誘電体層２３５を有して示される。ＩＩＩＡ−Ｎ族キャップ層２３０’は低欠陥密度キャップ層であり、ＩＩＩＡ−Ｎ族キャップ層２３０’の表面は、（ａ）１０Åより小さい二乗平均平方根（ｒｍｓ）粗さ、及び、（ｂ）０．０５μｍより小さな平均ピット直径で、１０ピット／μｍ２よりも小さい、２ｎｍ深さより大きいピット層のためのピット密度を有する。この実施例において、ＩＩＩＡ−Ｎ族キャップ層２３０’は、最頂部（第１の）ＧａＮ層２３０ｃと、第２のＩＩＩＡ−Ｎ族バッファ層２２０ｂ上にある最低部（第２の）ＧａＮ層２３０ａとの間に挟まれる、ＡｌＧａＮ層２３０ｂを含み得る。最頂部ＧａＮ層２３０ｃ及び最低部ＧａＮ層２３０ａは概して、各々、１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３のドーピング濃度を有する。ドーパントは、炭素、マグネシウム、シリコン、又は亜鉛、又はこのようなドーパントの組み合わせを含み得る。
【００２７】
ＨＥＭＴパワーデバイス３００は、ディスクリートデバイス、又はＩＣ上の多くのデバイスの一つであり得る。より概して言えば、ＩＩＩＡ−Ｎ族キャップ層２３０’は、ＧａＮ、ＩｎＮ、Ａ１Ｎ、ＡｌＧａＮ、ＡｌＩｎＮ、ＩｎＧａＮ、及びＡｌＩｎＧａＮの一つ又は複数を含み得る。本明細書において上記したように、ＩＩＩＡ−Ｎ族層は、Ｂなどの他のＩＩＩＡ族要素を含み得、Ｎは、Ｐ、Ａｓ、又はＳｂによって部分的に置き換えられ得、また、任意選択のドーパントを含み得る。別の特定の例において、ＩＩＩＡ−Ｎ族キャップ層２３０’は、ＡｌｘＧａｙＮ層又はＩｎｘＡｌｙＮ層の頂部上のＧａＮ層を含み得る。更に別の特定の例は、ＡｌＧａＮ上のＩｎＡｌＮ上のＧａＮを含み得る３層スタックであるＩＩＩＡ−Ｎ族キャップ層２３０’である。
【００２８】
ＨＥＭＴパワーデバイス３００は、ソース２４１、ドレイン２４２、及びゲート電極２４０を含む。ゲート電極２４０は、ソース２４１とドレイン２４２との間に、ドレイン２４２よりもソース２４１の近くに置かれる。ソース２４１、ドレイン２４２、及びゲート電極２４０は、金属及び／又は金属窒化物で形成され得るが、例示の実施例はそれらに限定されない。
【００２９】
図３Ｂは、例示の一実施例に従った、基板２１０上にバッファ層スタック２２０として示されるバッファ層上にＩＩＩＡ−Ｎ族キャップ層２３０’を備えるノーマリーオフゲートを備える、例示のエンハンスメントモードＨＥＭＴパワーデバイス３５０の断面図である。ＩＩＩＡ−Ｎ族キャップ層２３０’は、低欠陥密度キャップ層であり、ＩＩＩＡ−Ｎ族キャップ層２３０’の表面が、（ａ）１０Åより小さい二乗平均平方根（ｒｍｓ）粗さ、及び、（ｂ）０．０５μｍより小さな平均ピット直径で、１０ピット／μｍ２よりも小さい、２ｎｍ深さより大きいピット層のためのピット密度を有する。この実施例において、ゲート電極は、ＩＩＩＡ−Ｎ族キャップ層２３０ｃ（例えば、ＧａＮ層）と直接接するｐドープされたゲート電極２４５（ｐゲート電極として示される）。図３Ｃは、いずれも同じキャップ層及びバッファスタックを用いる、図３Ａに示すデプリーションモードＨＥＭＴパワーデバイス３００及び図３Ｂに示すエンハンスメントモードＨＥＭＴを含む、例示のＩＣ３８０の断面図である。
【００３０】
例示の実施例が更に、以下の例により例示される。
【００３１】
キャップ層冷却のためのＮＨ３／Ｈ２気体混合物を用いて形成される既知のキャップ層と比べた、ＮＨ３／Ｎ２キャップ層冷却を用いて形成されるＳｉ基板上のキャップ層に対してＡＦＭデータが取られた。一例において、ＮＨ３／Ｎ２フローレシオは、５０〜１５０リットル／分の範囲のＮＨ３及びＮ２の２〜２０リットル／分のフローで、１：１０である。堆積されると、記載されたＮＨ３／Ｎ２キャップ層冷却で処理されたウェハは、幾つかの異なる実施からのウェハからのデータで、一貫して表面ピットがないことを示した。これに対し、既知のＮＨ３／Ｈ２キャップ層冷却で処理されたウェハは、幾つかの異なる実施からのウェハから得たデータで、１０ｎｍから〜２００ｎｍまでの範囲のサイズで、一貫して、１×１０１０／ｃｍ２の表面ピットを示した。
【００３２】
キャップ層におけるピットは、欠陥サイトにおいて優先的なエッチングが成されることが分っている後続のエッチング／洗浄の後、悪化し得ることも分かった。ＮＨ３／Ｎ２冷却されたキャップ層プロセスからのキャップ層と、キャップ層冷却のためにＮ２／Ｈ２気体混合物を用いて形成された既知のキャップ層とを備えるウェハが、２セットの洗浄プロセスを受けた。両方のキャップ層プロセスのためのウェハに対して、ＡＦＭ分析が実施された。ＮＨ３／Ｎ２冷却されたキャップ層からのキャップ層を備えるウェハでは、堆積されたピットの深さは、約０．７ｎｍ〜１ｎｍであり、２セットの洗浄プロセスの後、約０．７ｎｍ〜１ｎｍの深さのままであった。既知のＮＨ３／Ｈ２冷却されたプロセスからのキャップ層を備えるウェハでは、堆積されたピットの深さは、約１ｎｍ〜３ｎｍであり、その深さは、２セットの洗浄プロセスの後、６ｎｍ〜１０ｎｍの深さまで増大された。
【００３３】
高温逆バイアス（ＨＴＲＢ）ＨＥＭＴデバイスデータが得られ、ここで、キャップ層はＧａＮを含んでおり、バッファ層は、Ｎ２／ＮＨ３キャップ層冷却を用いて形成されるＡｌＧａＮ、及び既知のＮＨ３／Ｈ２キャップ層冷却を用いて形成される制御ＧａＮキャップ層を含んでいた。
【００３４】
ＨＴＲＢ欠陥は、ＧａＮキャップ層ピットに起因する信頼性欠陥に関連していた。既知のＮ２／Ｈ２キャップ層冷却を用いて形成される制御ＧａＮキャップ層を有するＨＥＭＴは、５％〜１０％のバーンイン故障率を有し、ＮＨ３／Ｎ２キャップ層冷却を用いて形成されるＧａＮキャップ層を有するＨＥＭＴは、２％未満のＨＴＲＢ欠陥故障率を有していた。
【００３５】
例示の実施例は、種々の異なるデバイス及び関連する製品を形成するための種々のアッセンブリフローに統合される得る半導体ダイを形成するために有用である。こういった半導体ダイは、その中に種々の要素を含み得、及び／又はその上に種々の層を含み得、これらには、障壁層、誘電体層、デバイス構造、能動要素、並びに、ソース領域、ドレイン領域、ビットライン、ベース、エミッタ、コレクタ、導電性ライン、及び導電性ビアを含む受動要素、が含まれる。また、こういった半導体ダイは、バイポーラ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＣＭＯＳ、ＢｉＣＭＯＳ、及びＭＥＭＳを含む種々のプロセスから形成され得る。
【００３６】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例も可能である。
【図１】
2019500755.tif 000003
【図２】
2019500755.tif 000004
【図３Ａ】
2019500755.tif 000005
【図３Ｂ】
2019500755.tif 000006
【図３Ｃ】
2019500755.tif 000007
【国際調査報告】
2019500755.tif 000008