(57)【要約】  集積回路メモリは、読み出し回路の読み出しセンシング部分の一部または全ての間にフローティングしないビット線に接続されるメモリセルを含有する。メモリセルはデータ記憶デバイスを含む。データ記憶デバイスは、強誘電体コンデンサ、線形コンデンサ、フローティングゲートトランジスタ、磁気デバイス、抵抗デバイス、またはメモリセルの具体的なデータ状態に対応するビット線上に電荷を載置することが可能である他のタイプのデータ記憶デバイスであってよい。ビット線および基準ビット線は、差動増幅器に接続され、かつ指定された電圧にプリチャージされる。好ましくは、ビット線上に追加の電荷を加えることによって、センス増幅器オフセットを補償する自動ゼロ化センス増幅器回路が、ビット線に接続される。代替的には、電荷源は、読み出しサイクル中にビット線上に追加の電荷を提供するためにビット線に接続されてよい。本発明によるメモリセルは、基準セルに基準ビット線を提供するように構成可能である。【選択図】図７
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【特許請求の範囲】
【請求項１】
集積回路メモリの論理状態を読み出す方法であって、
第１の電圧を第１のビット線に加えるステップと、
第１の追加の電荷を前記第１のビット線に加えるステップと、
第１のメモリセルを前記第１のビット線に接続するステップと、
電荷を前記第１のビット線と前記第１のメモリセルとの間に移動させるステップと、
前記第１のメモリセルの論理状態を検知するステップと、を含む、方法。
【請求項２】
第２の電圧を第２のビット線に加えるステップと、第２の追加の電荷を前記第２のビット線に加えるステップと、第２のメモリセルを前記第２のビット線に接続するステップと、電荷を前記第２のビット線と前記第２のメモリセルとの間に移動させるステップと、をさらに含む、請求項１に記載の方法。
【請求項３】
前記第１のメモリセルの前記論理状態は差動センス増幅器を使用して検知され、前記ビット線に接続される差動センス増幅器の出力オフセット電圧を検知するステップと、前記差動センス増幅器の前記オフセット電圧をゼロにするために、前記第１のビット線に前第１の追加の電荷を、前記第２のビット線に前記第２の追加の電荷を加えるステップと、をさらに含む、請求項２に記載の方法。
【請求項４】
前記集積回路メモリはダイナミックランダムアクセスメモリであり、基準信号を提供するために前記第１のメモリセルをプログラミングするために使用されるものより小さい電圧によって前記第２のメモリセルをプログラミングするステップをさらに含む、請求項３に記載の方法。
【請求項５】
前記集積回路メモリはダイナミックランダムアクセスメモリであり、基準信号を提供するために前記第１のメモリセルの静電容量より少ない静電容量によって前記第２のメモリセルを作り出すステップをさらに含む、請求項３に記載の方法。
【請求項６】
第３の電圧を第３のビット線に加えるステップと、第３のメモリセルを前記第３のビット線に接続するステップと、電荷を前記第３のメモリセルと前記第３のビット線との間に移動させるステップと、前記第２のメモリセルを１つの２進論理状態にプログラミングするステップと、前記第３のメモリセルを前記第２のメモリセルの逆の前記２進論理状態にプログラミングするステップと、基準信号を提供するために前記第２のビット線および前記第３のビット線を共に接続するステップと、をさらに含む、請求項２に記載の方法。
【請求項７】
前記差動センス増幅器の第１の出力を、所定時間に電力供給されるラッチ型センス増幅器の第１の入力に加えるステップをさらに含む、請求項３に記載の方法。
【請求項８】
前記差動センス増幅器の第２の出力を前記ラッチ型センス増幅器の第２の入力に加えるステップをさらに含む、請求項７に記載の方法。
【請求項９】
前記差動センス増幅器は電流ミラー電圧増幅器である、請求項３に記載の方法。
【請求項１０】
前記差動センス増幅器は、前記第２のビット線に接続される電流ミラー源、および複数の前記第１のビット線に接続される複数の電流ミラー受け部として構成される、請求項９に記載の方法。
【請求項１１】
前記第１のビット線および前記第２のビット線は第１のメモリセグメントに位置する、請求項２に記載の方法。
【請求項１２】
第１のワード線に接続されるスイッチを使用して、前記第１のメモリセルおよび前記第２のメモリセルをそれぞれ、前記第１のビット線および前記第２のビット線に接続するステップをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記第１のビット線、前記第２のビット線、および前記第３のビット線は、第１のメモリセグメントに位置する、請求項６に記載の方法。
【請求項１４】
前記第１のワード線に接続されるスイッチを使用して、前記第１のメモリセル、前記第２のメモリセル、および前記第３のメモリセルをそれぞれ、前記第１のビット線、前記第２のビット線、および前記第３のビット線に接続するステップをさらに含む、請求項１３に記載の方法。
【請求項１５】
前記第１のビット線は第１のメモリセグメントに位置し、前記第２のビット線は第２のメモリセグメントに位置する、請求項２に記載の方法。
【請求項１６】
前記第１のビット線は第１のメモリセグメントに位置し、前記第２のビット線および前記第３のビット線は第２のメモリセグメントに位置する、請求項６に記載の方法。
【請求項１７】
前記基準信号を２つのセンス増幅器の１つの入力それぞれに接続するステップをさらに含む、請求項１６に記載の方法。
【請求項１８】
前記メモリセルは強誘電体コンデンサを含む、請求項１に記載の方法。
【請求項１９】
前記メモリセルは強誘電体コンデンサを含む、請求項２に記載の方法。
【請求項２０】
前記第１のメモリセルを前記第１のビット線に接続するステップは、前記追加の電荷を前記ビット線に加える前に行われる、請求項１８に記載の方法。
【請求項２１】
前記メモリセルを前記ビット線に接続するステップは、前記追加の電荷を前記ビット線に加える前に行われる、請求項１９に記載の方法。
【請求項２２】
基準信号を提供するために完全な分極スイッチングに必要とされるより小さい電圧によって前記第２のメモリセルをプログラミングするステップをさらに含む、請求項１９に記載の方法。
【請求項２３】
前記第１のメモリセルの疑似非破壊読み出し動作を提供するために完全な分極スイッチングに必要とされるより小さい電圧を前記第１のメモリセルに加えるステップをさらに含む、請求項１９に記載の方法。
【請求項２４】
基準信号を提供するために前記第１のメモリセルの前記疑似非破壊読み出し動作に使用されるより小さい電圧によって前記第２のメモリセルをプログラミングするステップをさらに含む、請求項２３に記載の方法。
【請求項２５】
前記第２のメモリセルを前記第１のメモリセルの反対の前記分極方向にプログラミングするステップをさらに含む、請求項１９に記載の方法。
【請求項２６】
並列回路構成における前記強誘電体コンデンサおよびビット線容量による前記第１のメモリセルの前記分極方向を検知するステップをさらに含む、請求項１８に記載の方法。
【請求項２７】
第１の電荷源を前記第１のビット線に接続するステップをさらに含む、請求項１８に記載の方法。
【請求項２８】
第１の電荷源を前記第１のビット線に接続するステップと、第２の電荷源を前記第２のビット線に接続するステップと、をさらに含む、請求項１９に記載の方法。
【請求項２９】
前記電荷源は電流源である、請求項２７に記載の方法。
【請求項３０】
前記電荷源は電流源である、請求項２８に記載の方法。
【請求項３１】
前記電荷源は、そのオフセット電圧をゼロにする差動センス増幅器である、請求項２８に記載の方法。
【請求項３２】
第１のビット線と、
基準ビット線と、
少なくとも第１の電極を含む第１のメモリセルと、
前記第１の電極を前記第１のビット線に接続するための手段と、
差動増幅器の第１の入力および第２の入力を、それぞれ、前記第１のビット線および前記基準ビット線に接続するための手段と、
前記第１のビット線および前記基準ビット線上に電荷を加えることによって、前記差動増幅器がそのオフセット電圧をゼロにするための手段と、を含む、集積回路メモリデバイス。
【請求項３３】
前記差動増幅器は電流ミラー電圧増幅器である、請求項３２に記載の集積回路メモリデバイス。
【請求項３４】
前記基準ビット線による前記差動増幅器を使用して複数の第１のビット線を駆動するための手段をさらに含む、請求項３３に記載の集積回路メモリデバイス。
【請求項３５】
少なくとも第１の電極を有する第２のメモリセルと、前記第２のメモリセルの前記第１の電極を前記基準ビット線に接続するための手段と、をさらに含む、請求項３２に記載の集積回路メモリデバイス。
【請求項３６】
第１の電荷源と、前記第１の電荷源を前記第１のメモリセルおよび前記第２のメモリセルの第２の電極に接続するための手段と、をさらに含む、請求項３５に記載の集積回路メモリデバイス。
【請求項３７】
第１の電荷源と、前記第１の電荷源を前記第１のビット線に接続するための手段と、第２の電荷源と、前記第２の電荷源を前記基準ビット線に接続するための手段と、をさらに含む、請求項３５に記載の集積回路メモリデバイス。
【請求項３８】
第３のビット線と、少なくとも第１の電極を有する第３のメモリセルと、前記第３のメモリセルの前記第１の電極を前記第３のビット線に接続するための手段と、前記基準ビット線および前記第３のビット線を所定時間に接続するための手段と、をさらに含む、請求項３５に記載の集積回路メモリデバイス。
【請求項３９】
前記差動増幅器は、前記差動増幅器の第１の出力と、前記差動増幅器の第２の出力と、電源レールと、第１の電極および第２の電極、ならびにゲート電極を有する第１のスイッチと、第１の電極および第２の電極、ならびにゲート電極を有する第２のスイッチと、第１のビット線と、第２のビット線と、前記第１のビット線に接続される前記第１のスイッチの前記第１の電極と、前記第２のビット線に接続される前記第２のスイッチの前記第１の電極と、前記第１のスイッチの前記第２の電極を前記電源レールに接続するための手段と、前記第２のスイッチの前記第２の電極を前記電源レールに接続するための手段と、前記差動増幅器の前記第１の出力に接続される前記第１のスイッチの前記ゲートと、前記差動増幅器の前記第２の出力に接続される前記第２のスイッチの前記ゲートと、を含む、請求項３３に記載の集積回路メモリデバイス。
【請求項４０】
第１のビット線と、
強誘電体コンデンサを含む第１のメモリセルと、
第１の電荷源と、
前記第１のメモリセルを前記第１のビット線に接続するための手段と、
前記第１の電荷源を前記第１のビット線に接続するための手段と、
前記第１のビット線に接続されるセンス増幅器と、を含む、集積回路メモリデバイス。
【請求項４１】
強誘電体コンデンサを含む第２のメモリセルと、第２のビット線と、第２の電荷源と、前記第２のメモリセルを前記第２のビット線に接続するための手段と、前記第２の電荷源を前記第２のビット線に接続するための手段と、前記第２のビット線を前記センス増幅器に接続するための手段と、をさらに含む、請求項４０に記載の集積回路メモリデバイス。
【請求項４２】
強誘電体コンデンサを含む第３のメモリセルと、第３のビット線と、前記第３のメモリセルを前記第３のビット線に接続するための手段と、前記第２のビット線および前記第３のビット線を接続するための手段と、をさらに含む、請求項４１に記載の集積回路メモリデバイス。
【請求項４３】
第３の電荷源と、前記第３の電荷源を前記第３のビット線に接続するための手段と、をさらに含む、請求項４２に記載の集積回路メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路デバイス、およびこれを動作させる方法に関し、より詳細には、ビット線に沿ってメモリセルのデータ状態を検知する集積回路メモリデバイス、およびこれを動作させる方法に関するが、この範囲は、本発明の特徴を使用することができるいずれのメモリセルおよびメモリアレイにも当てはまる。メモリデバイスは、半導体メモリチップ、埋め込みメモリアレイ、またはメモリマクロであってよいが、とりわけ、データまたは情報の論理状態を記憶してもよい任意のラッチとすることもできる。
【背景技術】
【０００２】
集積回路メモリデバイスを使用して、とりわけ、パーソナルコンピュータ、ラップトップコンピュータ、タブレット、携帯電話、データサーバ、デジタルカメラ、およびビデオレコーダを含む多種多様な電子デバイスにおいて情報を記憶する。例えば、集積回路メモリデバイスを使用して、マイクロプロセッサまたは同様のデータ処理デバイスによる検索および処理のためのデータを記憶することができる。メモリデバイスに記憶されたデータを読み出すために、マイクロプロセッサは典型的には、集積回路デバイスのアドレス入力にメモリアドレスを供給する、例えば、マイクロプロセッサおよびメモリデバイスが接続されるようにするアドレスバスを駆動する。マイクロプロセッサおよびメモリデバイスは、同じシリコンチップ上に、または別個のシリコンチップ上にあってよい。これに応じて、メモリデバイスは、出力ポートにおける所望のメモリ位置に記憶されたデータを生じさせる。メモリデバイスは、内部に、メモリアドレスを取り出し、適切なメモリ位置にアクセスし、メモリセルの論理状態を読み出し、その後情報を出力ポートにルーティングする回路構成を有する必要がある。
【０００３】
メモリアレイは典型的には、１つの方向に及ぶ複数のワード線、およびワード線に直交して及ぶ複数のビット線を有することで、それぞれのメモリセルを具体的なワード線および具体的なビット線によってアドレス指定することが可能になる。読み出し動作中、データ記憶デバイスによってビット線上に信号が生成され、この信号は、読み出されたデータが出力ポートにルーティングされる前にビット線に接続されたセンス増幅器によって読み出される。
【０００４】
集積回路メモリの主な目的は、ビットごとの費用を最も低くし、かつ単一のシリコンチップ上のメモリ容量または密度を最も高くするような、最も小さいメモリセルサイズを使用することである。この問題は、従来のメモリ設計によって達成できる読み出し信号マージンが、使用できる最小サイズのメモリ記憶デバイスを制限することで、最も小さいメモリセルサイズが制限されることである。
【０００５】
読み出し信号マージンは、典型的なメモリ設計における２つの重大な問題点によって制限される。第一に、製造プロセスの変動により、ビット線に沿ってメモリセルのデータ状態を読み出す典型的なラッチ型センス増幅器回路は、これらのセンス増幅器がビット線上の非常に小さい信号差を確実に検出する能力を制限する、可変のいわゆるオフセットを有する。第二に、電荷蓄積コンデンサにデータを記憶するメモリが読み出しサイクルのセンシング部にフローティングビット線を使用する時、コンデンサ分圧器の影響によって読み出し信号マージンは低減する。
【０００６】
従来の先行技術のメモリの読み出しサイクルは、２つの必要なステップを含む。第一に、ビット線は所定の電圧、典型的には、一般にＶｓｓと称される地電位にプリチャージされる。第二に、メモリセルとビット線との間で電荷を移動させる。メモリセルによってビット線上に置かれた電荷の量によって、メモリセルが先に論理「１」または論理「０」状態でプログラミングされたかどうか判断される。電荷蓄積コンデンサを含むメモリセルに対して、典型的には、ビット線は、これらの２つのステップの間でフローティングしており、これは、それらが取り囲む回路ノードに単に容量結合されていることを意味する。この２つのステップによる読み出しプロセスは、その他の場合は達成できるかもしれない読み出し信号強度を制限する。
【０００７】
第１の問題点に関して、センス増幅器は、アクティブな入力および基準入力を有する。センス増幅器は、できるだけ小さいビット線信号を検出するために、アクティブな入力および基準入力に対してできるだけ対称に設計し、かつ物理的にレイアウトさせる必要がある。センス増幅器の動作における対称の欠如は、センス増幅器が１つのデータ状態または他のデータ状態を読み出すのに好都合になるようにするセンス増幅器オフセットと一般に称されるものによって特徴付けられることが多い。
【０００８】
半導体産業は、オフセットをできるだけ小さくしたラッチ型センス増幅器を設計することにかなりの労力を費やしている。しかしながら、レチクルアライメント精度を含む、製造プロセスの変動によって、オフセットは変動し、かつこれらのセンス増幅器がどのくらい良く機能することができるかが制限される。これらの変動は、同じシリコンのチップの異なる部分上の回路のみならず、異なるシリコンのチップ、および異なるシリコンの製造ロット上の回路に影響する可能性があることで、センス増幅器の不均一な挙動をもたらす。センス増幅器オフセットは、実質的には、ビット線が読み出しサイクルのセンシング部の間にフローティングしているか否かに関わらず、ビット線を使用するあらゆるタイプの集積回路メモリに影響する。センス増幅器オフセットは、当業者には周知である。
【０００９】
第２の問題点に関して、電荷蓄積コンデンサにデータを記憶し、かつ読み出しセンシング動作にフローティングビット線を使用する２つの一般的なタイプの集積回路メモリは、コンデンサ上に記憶される電荷によってデータが保持されるダイナミックランダムアクセスメモリ（ＤＲＡＭ）、および強誘電体コンデンサ内の分極場の方向によってデータが保持される強誘電体ランダムアクセスメモリ（ＦＲＡＭ（登録商標））である。ＤＲＡＭ電荷蓄積コンデンサは、これを強誘電体コンデンサと区別するために線形コンデンサと称される時があるが、ＤＲＡＭ電荷蓄積コンデンサはいくつかの非線形特性を有する場合がある。
【００１０】
ＤＲＡＭは、電力がメモリに加えられたままである場合でもデータは失われないため、データがメモリにおいて規則的かつ短い間隔でリフレッシュされなければならない（典型的には、１００ミリ秒未満のリフレッシュ時間）点で、揮発性である。ＦＲＡＭ（登録商標）は、強誘電体コンデンサ内の分極場が残っているため電力が除去される時でもデータが残っている点で、不揮発性である。典型的なＤＲＡＭおよびＦＲＡＭ（登録商標）は、メモリセルにおける論理状態が読み出し動作中失われるという破壊的な意味がある読み出しサイクルを有する。この場合、メモリセルにおけるデータは読み出しサイクルの終わりに置き換えられ、これは読み出しサイクルのレストア部分またはリライト部分と呼ばれることが多い。
【００１１】
ＤＲＡＭおよびＦＲＡＭ（登録商標）の典型的な動作は、読み出しセンシング動作に対してフローティングビット線の静電容量で直列に構成される電荷蓄積コンデンサを有する。ＤＲＡＭコンデンサまたはＦＲＡＭ（登録商標）強誘電体コンデンサからの電荷は、電荷蓄積コンデンサの静電容量とビット線容量との間で共有される。電荷の共有によって、ビット線上で得ることができる読み出し信号強度が低減する。ＦＲＡＭ（登録商標）の場合、直列容量の影響はまた、強誘電体コンデンサにわたって加えることが可能であるスイッチ電圧の大きさを制限する。
【００１２】
コンデンサ分圧器の影響が、典型的なＦＲＡＭ（登録商標）において、読み出し信号減衰およびスイッチ電圧の大きさの両方に影響するため、典型的なＦＲＡＭ（登録商標）の動作を精査することは有用である。図１は、ｎチャネル実装形態に対する先行技術による典型的なＦＲＡＭ（登録商標）の構成の図式を示す。簡単にするために、ｎチャネルトランジスタ実装形態および１Ｔ／１Ｃメモリセルに基づく図式は、現在の特許に示されるものである。図式が、ｎチャネルトランジスタの代わりにｐチャネルトランジスタを使用して実装可能であることは、当業者には明確である。同じドライブに対して、ｐチャネルワード線トランジスタはより大きく、ビット線に対する静電容量をより多く加えるが、放射をイオン化した後の漏洩電流の増加を示すｎチャネルトランジスタはメモリアレイにおいて使用されないため、耐放射線型回路などのある特定の応用において利点を有する場合がある。回路をｎチャネルからｐチャネルに変換することは、当業者には簡単なことである。ＤＲＡＭは、強誘電体コンデンサ２２が線形コンデンサと置き換えられ、かつ線形ＤＲＡＭコンデンサの読み出しサイクル電極２９のセンシング部に対して、典型的には、地電位Ｖｓｓであること以外は、図１に示される回路と同様である。地電位Ｖｓｓおよび電源電圧Ｖｄｄは、典型的には、電源レールと称される。
【００１３】
典型的なＦＲＡＭ（登録商標）は、ワード線２８に平行に及ぶプレート線３２を有するが、場合によっては、プレート線３２はビット線３０に平行に及ぶ場合がある。強誘電体コンデンサ２２の１つの電極２９は、電圧が変動する可能性があるプレート線３２に接続される。強誘電体コンデンサ２２の反対の電極２７は、メモリセルが読み出し動作に対して選択される時、ワード線トランジスタ２５を通してビット線３０に接続される。強誘電体メモリセルは、強誘電体コンデンサ２２およびワード線トランジスタ２５から成る。強誘電体メモリコンデンサ２２は、メモリセルの論理状態を読み出すためにビット線寄生容量２３と直列である。ビット線容量２３は実際には、ビット線の長さに沿って分散されるが、明確にするために、図１では集中容量として示されている。読み出しサイクルのセンシング部に対して、ビット線３０はフローティングしており、これは、隣接するノードに単に容量結合されることを意味する。
【００１４】
典型的には、ＦＲＡＭ（登録商標）メモリセルの論理状態は、当業者は精通しているように、強誘電体メモリコンデンサ２２内の分極場の２つの方向のうちの１つによって記憶される。２つの異なる分極方向は、強誘電体コンデンサ２２にプログラミング可能であることで、１つの方向は、十分な正の電圧がプレート線３２からビット線３０まで加えられる時に生じ、もう１つの方向は、十分な正の電圧がビット線３０からプレート線３２まで加えられる時に生じる。後続の読み出し動作に対して、電圧が、ワード線トランジスタ２５をオンにし、かつビット線３０がフローティングしているプレート線３２上の強誘電体コンデンサ２２に加えられる場合、強誘電体コンデンサ２２における分極方向は、論理状態「１」または論理状態「０」が先に強誘電体コンデンサ２２に書き込みされたかどうかに応じて、反対の分極方向（典型的には、逆の状態と称される）にスイッチすることになるか、同じ方向（典型的には、同じ状態と称される）のままとなる。両方の分極のケースでは、強誘電体コンデンサ２２の線形容量により強誘電体コンデンサ２２からフローティングビット線３０に流出することになる線状電荷がある。この線状電荷は論理状態「１」または「０」に対して同じとなる。しかしながら、強誘電体コンデンサ２２の分極が読み出しサイクルのセンシング部の間に逆の状態にスイッチする場合、典型的には、スイッチ電荷と称される追加の電荷は、フローティングビット線３０上に流れることで、フローティングビット線３０上に生成される電圧は、線状電荷のみがビット線３０上に流れる場合より高くなる。読み出しサイクルのセンシング部の間の記憶された論理状態「１」または「０」に対するビット線３０上のこの電圧差により、ビット線３０に接続されかつ読み出しサイクル中の所定時間に電力供給されるラッチ型センス増幅器によって、論理状態「１」を論理状態「０」と区別することができる。センス増幅器の設計および動作は、当業者には周知である。このＦＲＡＭ（登録商標）読み出しが破壊的であるため、データは読み出しサイクルの終わりに強誘電体コンデンサ２２にリライトされるのと共に、センス増幅器は、プレート線３２の電圧を循環させる間にビット線３０上に適切な電圧を提供する。
【００１５】
読み出しサイクルのセンシング部の間の読み出しサイクルタイミングおよび動作は、当業者には周知である。本発明について、読み出しサイクルのセンシング部は、ビット線３０の（典型的には、地電位Ｖｓｓへの）プリチャージがトランジスタ２４を使用して完了される時と、ラッチ型センス増幅器がデータをラッチするために電力供給される時との間の時間と定義される。
【００１６】
読み出しサイクルセンシング部の開始時に、センス増幅器は電力供給されない。ビット線３０はトランジスタ２４をオンにすることによって地電位にプリチャージされる。トランジスタ２４をその後オフにして、ビット線３０をフローティングさせることができる。トランジスタ２５をオンにすることで、強誘電体コンデンサ２２の電極２７をフローティングビット線３０に接続する。強誘電体コンデンサ２２の分極状態をスイッチするのに十分な電圧がさらにまた、プレート線３２に加えられる。プレート線３２上の電圧が増大すると、ビット線３０が読み出しサイクルのセンシング部の間に上昇する電圧は、強誘電体コンデンサ２２において先に設定された分極方向に、かつ、強誘電体コンデンサ２２の分極方向がスイッチするかどうかに左右される。ビット線３０上の電圧が依然電源電圧を下回る場合の所定の時間の後、ビット線３０に接続されるラッチ型センス増幅器は、メモリセルのデータ状態をラッチするために電力供給されることで、データがメモリの出力ポートに導かれることに備えて、読み出しサイクルのセンシング部を完了する。
【００１７】
フローティングビット線３０に対して、強誘電体コンデンサ２２およびビット線寄生容量２３が、読み出しサイクルのセンシング部の間に、典型的には、コンデンサ分圧器として既知の直列電気回路構成にあるという問題がある。読み出しサイクルのセンシング部で強誘電体コンデンサ２２のプレート線３２に電圧が加えられる時、電圧は強誘電体コンデンサ２２とビット線容量２３との間で分圧されることによって、強誘電体コンデンサ２２の分極方向の適切なスイッチングを引き起こすのに利用可能な電圧量が低減される。これによって、読み出し信号振幅およびマージンをより小さくすることができる。強誘電体コンデンサ２２にわたるスイッチ電圧に関して、このコンデンサ分圧器の影響は最も小さいビット線容量２３を有するより短いビット線３０にとってより厳しくなる。従って、コンデンサ分圧器の影響によって、分極方向をスイッチさせるための強誘電体コンデンサ２２にわたる電圧が不適切である可能性があるため、使用されてよい最も小さいビット線容量２３は制限される。
【００１８】
逆に、読み出しサイクルのセンシング部の間に強誘電体コンデンサ２２にわたるこのスイッチ電圧の低減の影響を低減するために、より多くの静電容量２３を有するビット線３０を使用することが可能である。しかしながら、ビット線３０上のより高い静電容量２３は、コンデンサ分圧器の影響により読み出し信号（ビット線３０上に生成される電圧）を減衰させ、それによって、センス増幅器によって確実に区別されるように、論理状態「１」と論理状態「０」との間のビット線３０上の不適切な電圧差が生じる。そのため、強誘電体コンデンサ２２の、ビット線容量２３と線形容量との比率によって判断されるような従来のＦＲＡＭ（登録商標）の設計において、大きなトレードオフがある。このトレードオフによって、使用可能である最小面積の強誘電体コンデンサ２２、使用可能である最小サイズのメモリセル、および、ＦＲＡＭ（登録商標）技術をより小さい技術のノードまでスケーリングする能力が制限される。これらの因子によって、典型的なＦＲＡＭ（登録商標）のビットごとの費用が増大する。
【００１９】
ＤＲＡＭに関して、ビット線上の静電容量がより高くなることで、読み出し信号はＦＲＡＭ（登録商標）の読み出し信号と同様に減衰する。しかしながら、ＤＲＡＭメモリコンデンサは、電圧をプレート線に加えることによってスイッチする必要がないため、ＤＲＡＭにはスイッチ電圧の問題点がない。
【００２０】
図２は、ビット線と強誘電体メモリ蓄積容量の静電容量との比率に応じて、読み出し信号強度およびスイッチング信号強度を示すことによってコンデンサ分圧器トレードオフの概要を示す。この比率について、強誘電体コンデンサの静電容量は強誘電体コンデンサの線形容量である。例えば、現在のＦＲＡＭ（登録商標）設計には典型的といってよい、５対１のビット線容量とセル容量との比率について、スイッチ電圧は電源電圧の８０％より大きい可能性があるが、読み出し信号強度は５倍以上低減される（２０％未満の読み出し信号強度）。１対１のビット線とセル容量との比率について、読み出し信号強度をより少ない量の５０％で低減させるが、スイッチ電圧は２倍を上回って低減させる。
【００２１】
これらの信号強度問題により、ＦＲＡＭ（登録商標）は典型的には、それぞれのメモリセルに対して図１に示される一対の回路を使用する。これは多くは、２つのトランジスタ、２つのコンデンサ（２Ｔ／２Ｃ）のメモリセルと称される。１つの回路はラッチ型センス増幅器の１側面になり、もう１つの回路はラッチ型センス増幅器の基準側面になる。２つの強誘電体コンデンサのうちの１つは、１つの分極方向にプログラミングされ、もう１つの強誘電体コンデンサは反対の分極方向にプログラミングされて、より強力な差分信号をセンス増幅器に提供する。読み出しサイクルのセンシング部の間に、強誘電体コンデンサのうちの１つの分極方向はスイッチし（逆の状態）、もう１つの強誘電体コンデンサの分極方向はスイッチしない（同じ状態）。読み出しサイクルのセンシング部の間の２つのフローティングビット線上に生成される電圧の差異は、読み出し動作中の所定時間に電力供給されるラッチ型センス増幅器によって検知される。分極方向をスイッチする、２つのコンデンサのどちらかが、２Ｔ／２Ｃメモリセルの論理状態が「１」または「０」であるかどうかを判断する。
【００２２】
２Ｔ／２Ｃメモリセルは、単一の強誘電体コンデンサを採用するメモリセルのサイズのおよそ２倍である。これらの後者のタイプのメモリセルは、典型的には、１Ｔ／１Ｃと称されるが、この産業では、論理状態「１」が論理状態「０」と確実に区別可能であるようにするセンス増幅器基準信号を開発するのがなかなかうまくいかない。ビット線上の低い読み出し信号強度、およびセンス増幅器オフセットにより困難が生じている。さらに、アブソリュートビット線電圧は、読み出しサイクルのセンシング部の間の時間によって、および経時的な強誘電体コンデンサの分極の減少によってなど、因子の数に応じて変動し得る。従って、固定基準電圧は１Ｔ／１Ｃ  ＦＲＡＭ（登録商標）構成の最良タイプの基準ではない。ある技術のノードに対して、２Ｔ／２Ｃメモリセルは、１Ｔ／１Ｃメモリセルのビットごとの費用の２倍になり、メモリ容量（データビットの総数）またはシリコンの一定面積の密度を半分に低減する。
【００２３】
ＤＲＡＭの動作に関して、データは、図１のものとほぼ同一の回路を使用して線形コンデンサ上に電荷の形式で記憶される。しかしながら、強誘電体コンデンサ２２は、内部に分極がない線形コンデンサと置き換えられ、プレート線は、先に記したように、読み出し動作および書き込み動作両方に対して地電位で保持される。書き込み動作中、電荷は、１つの論理状態に対してビット線上に加えられた電圧によってＤＲＡＭコンデンサに対して加えられかつ記憶される。他の論理状態に対して、電荷は、地電位でビット線上の電圧を保持することによってＤＲＡＭコンデンサに加えられない。読み出しサイクルのセンシング部の間、ＦＲＡＭ（登録商標）と対照的に、記憶されるのは、ビット線上に流れるスイッチ電荷ではなく、ＤＲＡＭコンデンサ上の電荷である。ＦＲＡＭ（登録商標）のように、この電荷はフローティングビット線容量のものと共有される。従って、図２に示される読み出し信号強度減衰はまた、ＤＲＡＭに当てはまる。
【発明の概要】
【発明が解決しようとする課題】
【００２４】
前述を考慮して、本発明の目的は、ビット線にプリチャージし、かつビット線とメモリセルとの間に電荷を移動させる２つのステップの間にビット線に追加の電荷が加えられる読み出しサイクルに追加のステップを追加することによって、読み出し信号マージンを増大させる新規の読み出し方法を提供することである。本発明の別の目的は、読み出し信号マージンを改善するために、読み出しサイクルのセンシング部分の一部または全ての間にフローティングビット線を使用しないメモリ回路構成を使用することによって、電荷蓄積コンデンサを使用するメモリに対してこの新規の読み出し方法を使用することである。本発明の別の目的は、読み出し信号マージンを改善するように、電圧オフセットをゼロにし、かつビット線上の小さな電圧エクスカーションを確実に検知するために非フローティングビット線で動作する前置増幅器を提供することによって新規の読み出し方法を使用することである。本発明の別の目的は、メモリ記憶デバイスをより小さくすることを可能にすることで、シリコンチップ上により多くのメモリ容量を提供し、かつビットごとの費用を低減する、密度が高くなったメモリ構成をもたらすことである。本発明の別の目的は、新規の読み出し方法を使用して、より高耐久性の不揮発性メモリ応用のための低減させた読み出し電圧をＦＲＡＭ（登録商標）に提供することである。本発明の別の目的は、新規の読み出し方法を使用して、１Ｔ／１ＣのＦＲＡＭ（登録商標）メモリセル構成に信頼性のある基準を与える基準メモリセルを提供することである。本発明のさらなる目的は、新規の読み出し方法を使用して、ＤＲＡＭモリセル構成に信頼性のある基準を与える基準メモリセルを提供することである。
【課題を解決するための手段】
【００２５】
これらのおよび他の目的、特徴、および利点は、本発明に従って、集積回路メモリデバイス、および静電容量がより高くなり、ビットごとの費用がより低くなり、信頼性が高くなった半導体メモリが製造可能である方法によって、提供される。
【００２６】
本発明は、自動ゼロ化特徴を有する集積回路前置増幅器、および、前置増幅器が非フローティングビット線上の小さい読み出し信号電圧差を検知できるようにする、前置増幅器のオフセットを排除する関連の基準回路を提供する。この自動ゼロ化前置増幅器は、ビット線上の小さな信号を検出する必要があるほとんどのいずれのタイプの集積回路メモリにおいてもデータ状態を読み出す際に使用可能である。
【００２７】
本発明は、典型的には、読み出しサイクルのセンシング部に対してフローティングビット線を使用している集積回路メモリに対して読み出しサイクルの読み出しセンシング部の一部分または全ての間にビット線がフローティングしない動作方法を提供する。ＦＲＡＭ（登録商標）について、非フローティングビット線の使用によって、読み出しサイクルのセンシング部の間の強誘電体コンデンサ上のスイッチ電圧の制限を低減するのと同時に、読み出し信号を確実に検知できるようにする。ＤＲＡＭについて、非フローティングビット線の使用によって、ビット線上の小さな信号の差動を検知し、かつラッチ型センス増幅器に共通のオフセットを解消することができる自動ゼロ化前置増幅器を使用できるようにすることによって、読み出し信号マージンを増大させる。
【００２８】
本発明の目的である、メモリセルおよび動作方法は、１Ｔ／１Ｃおよび２Ｔ／２ＣのＦＲＡＭ（登録商標）メモリセルの論理状態を確実に検知する際に使用される基準セルを提供するように構成可能である。本発明のこれらのタイプの基準セルおよびメモリアレイアーキテクチャはまた、フローティングビット線を使用する先行技術のＦＲＡＭ（登録商標）アーキテクチャに適用できる。本発明はまた、ＤＲＡＭに対して確実に使用される基準セルを提供する。
【００２９】
所与の技術のノードまたは設計規則に対して、これらの改善点の組み合わせられた効果は、先行技術のメモリセルより少ないシリコン面積を必要とするメモリセルをもたらすことで、一定のシリコンチップ面積に対するメモリ容量を改善し、ビットごとの費用を低減し、より高いレベルの信頼性を提供し、メモリセルをより小さい技術のノードにスケーリング可能とすることができる。
【００３０】
本発明は、メモリ記憶デバイス、読み出しサイクルの読み出しセンシング部分の一部または全ての間にフローティングしないビット線、および読み出しサイクル中にビット線に追加の電荷を加えるための回路を含む、集積回路メモリデバイスを提供する。非フローティングビット線上の電圧または電荷を検知する自動ゼロ化前置増幅器が使用可能である、あるいは、ビット線に直接電荷源を加えることができる。電荷源は、電流源、十分効果的な直列抵抗を有する電圧源、またはビット線上に適切な電荷を提供することが可能な任意の他のデバイスであってよい。メモリ記憶デバイスは、ＦＲＡＭ（登録商標）強誘電体コンデンサ、ＤＲＡＭ線形コンデンサ、または、メモリセルの状態を読み出すためにビット線上に電荷を提供することが可能な任意の他のタイプのメモリ記憶デバイスであってよい。
【００３１】
本発明は、逆のデータ状態にプログラミングされ、かつセンス増幅器に信頼性のある基準信号を提供するために読み出しサイクル中の所定時間に並列回路構成において接続される一対のメモリ記憶デバイスを含む、非フローティングビット線で動作する集積回路メモリデバイス基準セルも提供する。
【００３２】
本発明はまた、アクティブなメモリセルに対してプログラミング電圧より小さい電圧でプログラミングされるコンデンサを含む、自動ゼロ化前置増幅器で機能するＤＲＡＭ集積回路メモリデバイス基準セルを提供する。
【００３３】
本発明は、アクティブなメモリセルにおけるものより少ない静電容量値を有するコンデンサを含む、自動ゼロ化前置増幅器で機能するＤＲＡＭ集積回路メモリデバイス基準セルも提供する。
【図面の簡単な説明】
【００３４】
【図１】ＦＲＡＭ（登録商標）の先行技術のメモリセルの概略図である。
【図２】読み出しサイクルのセンシング部に対して、ビット線とフローティングビット線に対するセル容量との比率に応じて、強誘電体コンデンサにわたる理論上の読み出し信号強度およびスイッチ電圧強度を示す表である。
【図３】センス増幅器に対して分割の自動ゼロ化前置増幅器を使用する本発明によるＦＲＡＭ（登録商標）メモリデバイスの好ましい実施形態の概略図である。
【図４】センス増幅器に対して自立型自動ゼロ化前置増幅器を使用する本発明によるＦＲＡＭ（登録商標）メモリデバイスの好ましい実施形態の概略図である。
【図５】ＦＲＡＭ（登録商標）に対して自動ゼロ化動作後に読み出しセンシング動作を行う間の自動ゼロ化前置増幅器の出力電圧およびビット線電圧のシミュレーションを示す図である。
【図６】ＤＲＡＭに対して自動ゼロ化動作後に読み出しセンシング動作を行う間の自動ゼロ化前置増幅器の出力電圧およびビット線電圧のシミュレーションを示す図である。
【図７】電荷源がビット線に接続される時の本発明によるＦＲＡＭ（登録商標）の好ましい実施形態の概略図である。
【図８】図７のｐチャネル等価回路に対応するおよそ６：１のビット線とセル容量との比率に対する読み出し信号の測定プロットである。
【図９】図７のｐチャネル等価回路に対応するおよそ２：１のビット線とセル容量との比率に対する読み出し信号の測定プロットである。
【図１０】本発明によるＦＲＡＭ（登録商標）基準セルメモリデバイスの概略図である。
【図１１】図１０のｐチャネル等価回路に対応するＦＲＡＭ（登録商標）基準信号の測定プロットである。
【発明を実施するための形態】
【００３５】
ＤＲＡＭおよびＦＲＡＭ（登録商標）といった、フローティングビット線を使用している先行技術のメモリと対照的に、本発明の好ましい実施形態は、（１）読み出しサイクルのセンシング部の間に非フローティングビット線で動作し、（２）ビット線上の小さいデータ信号が検知可能であるように前置増幅器におけるオフセットを排除するために非フローティングビット線に追加の電荷を加える自動ゼロ化差動前置増幅器を使用し、（３）データをラッチするために前置増幅器の出力に接続されるラッチ型センス増幅器を使用し、（４）前置増幅器に基準信号を提供するために本発明に基づく基準メモリセル設計を使用する。
【００３６】
ＦＲＡＭ（登録商標）に対する本発明の代替的な実施形態は、（１）読み出しサイクルのセンシング部の間に非フローティングビット線で動作し、（２）読み出しサイクルのセンシング部の間にビット線に追加の電荷を加え、（３）センス増幅器に信頼性のある基準信号を提供するために本発明に基づく基準メモリセル設計を使用する。代替的には、固定基準電圧または他のタイプの基準といった、センス増幅器に対する異なる基準は、本発明に基づく基準メモリセル設計の代わりに使用される場合がある。
【００３７】
読み出しサイクルの読み出しセンシング部の前にできるだけ同じ電圧に近づくようにビット線をプリチャージし、かつできるだけゼロオフセットに近づくようにラッチ型センス増幅器を設計するためのかなりの産業努力と対照的に、本発明は、自動ゼロ化差動前置増幅器における出力電圧オフセットを排除するために、読み出しサイクルの読み出しセンシング部の前に自動ゼロ化差動前置増幅器の入力に接続される少なくとも一対の非フローティングビット線に小さい補償差動電荷を意図的に加えるために自動ゼロ化差動増幅器における内部フィードバックを使用することによる異なるアプローチを行う。読み出しサイクルのセンシング部の終わりに電力供給されるラッチ型センス増幅器の入力に加えられるこの前置増幅器の増幅された出力は、このような従来のラッチ型センス増幅器におけるいずれのオフセット電圧も解消する。この前置増幅器回路の自動ゼロ化による革新によって、メモリセルを読み出す時にビット線上の後続の小さい電圧のエクスカーションを検出し、かつラッチ型センス増幅器に増幅した信号を提供することが可能になる。このアプローチによって、ラッチ型センス増幅器に共通のオフセットレベルは、もはや読み出しサイクル中の制限を生じさせず、ビット線上の非常に小さい読み出し信号は確実に検出可能である。
【００３８】
通常の動作の下では、自動ゼロ化動作中にビット線に加えられる電荷の結果としてビット線上に生じる小さい差動電圧の大きさは、およそ、前置増幅器のゲインによって分割されるこのオフセットによって生じた前置増幅器の差動出力電圧である。出力オフセットがゼロにされると、ゼロ化回路構成はオフにされ、ビット線差動電圧におけるいずれの小さい後続の変化も、前置増幅器の出力によって、増幅器のゲインを差動ビット線電圧のおおよその変更回数分変更させることになる。好ましくは、前置増幅器のゲインは、メモリアーキテクチャおよびメモリタイプに応じて２０〜１００ほどである。
【００３９】
要約すると、前置増幅器は、接続される非フローティングビット線を使用して、メモリセルのデータ状態を検知する前に前置増幅器回路におけるオフセットをゼロにするビット線上の比較的小さい電荷をもたらす。自動ゼロ化特徴は、回路におけるオフセットが、処理パラメータ、レチクルアライメント精度、シリコンチップ、シリコンウェーハ、シリコン製造ロットなどによって変動し、ひいては、あまり制御できないため、非常に重要である。しかしながら、前置増幅器は実際のオフセットがどうであろうと自動ゼロ化することになる。前置増幅器は、ビット線上の数フェムトクローンの電荷差によって生じた数ミリボルトが読み出し可能であるように、高感度である。この時検出可能である小さなビット線信号により、折り返しビット線および共通モードのノイズ除去のための他の設計といった、ノイズ除去のための良好な回路設計技法は、当業者が理解できるように、ビット線上の非常に小さい信号エクスカーションを検知するために重要である場合がある。自動ゼロ化前置増幅器はまた、より効率的なメモリレイアウトをもたらすことができるより多くの寄生容量によるより長いビット線の実装形態を可能にする。
【００４０】
自動ゼロ化前置増幅器の好ましい実施形態について、電流ミラー回路が使用されるが、代替的には、他の回路が使用される場合がある。典型的には、電流ミラー回路は、トランジスタパラメータの小さな変動に高感度であるため、センス増幅器に使用されない。しかしながら、本発明の前置増幅器は、その自動ゼロ化特徴によってこの問題を回避する。好ましくは、自動ゼロ化前置増幅器は、より在来的なラッチ型センス増幅器の入力に接続されるこの出力ノードの１つまたは２つを有する差動電圧前置増幅器として構成される電流ミラー回路を使用する。電圧増幅を増大させるためｎチャネルミラーと組み合わせられるｐチャネルミラーから成る電流ミラー回路を使用することが好ましい。電流ミラーの４つのトランジスタには、動作の飽和領域（すなわち、電流／電圧曲線の平坦部）においてバイアスがかけられ、ここでこれらトランジスタは、全体を通していずれの小さい電流変化にも非常に高感度である。
【００４１】
図３は、プレート線が読み出しサイクルのセンシング部で電荷源によって駆動されている、非フローティングビット線を有するＦＲＡＭ（登録商標）についての本発明の好ましい実施形態の概略図を示す。ワード線トランジスタ、強誘電体コンデンサ、およびプレート線がアクティブなビット線４８０上でどのように構成されるかについて、図１を参照する。プレート線は、あるワード線に対して連続的とすることができ、あるいは、メモリ上に、より短い内部ワード長およびより低い全体的な耐久応力をもたらすようにセグメントに分割されてよい。自動ゼロ化前置増幅器は、２つの部分に分けられ、このうち、右の受信部分（複数のインスタンス）はメモリアレイセグメントにおけるアクティブなビット線のそれぞれが位置し、左の送信部分（１つのインスタンス）は同じメモリアレイセグメントにおける基準セルビット線が位置している。送信部分は、設計の詳細に応じて、８〜３２までの受信部分を駆動できる。ビット線Ｂｘ（４３０）に対する基準セルは、同じメモリアレイセグメントにおいてビット線の追加の列によって提供される。ビット線４３０にアタッチされる好ましい基準セル回路については、以下に論じる。
【００４２】
代替的には、ビット線Ｂｘ（４３０）に対する基準セルは、隣接するメモリセグメントＢにおける基準セルの行によって提供可能である。この場合、図３における分割の前置増幅器は、図４に示されるようにそれぞれのアクティブなビット線に対して１つに組み合わせられる。図３および図４に示されるメモリ回路が、前置増幅器を送信部分および受信部分に分けること以外は同じであるため、デバイスおよびノードには同じ番号が付けられている。図４において、アクティブなビット線は好ましくはＡｘ（４８０）であり、基準ビット線は好ましくはＢｘ（４３０）である。さらにまた、ワード線トランジスタ、強誘電体コンデンサ、およびプレート線がビット線Ａｘ（４８０）上でどのように構成されるかについて、図１を参照する。代替的には、図４における回路は、それぞれのアクティブなビット線がそれ自体の基準ビット線を有する２Ｔ／２Ｃ  ＦＲＡＭ（登録商標）構成に使用可能である。
【００４３】
図４における回路では、代替的には、トランジスタ４６３を除去し、かつノード４７１および４７７を共に接続することが可能である。しかしながら、この構成は、読み出しサイクルの終わりにリライト動作中に追加の電流をもたらす場合がある。代替的には、図３および図４両方における図式はまた、ＤＲＡＭおよび他のメモリタイプに使用可能である。
【００４４】
図１と比較すると、二重電流ミラー前置増幅器が電力供給されかつビット線に接続されるため、ビット線が図３および図４における回路に対してフローティングしていないことが示される。二重電流ミラーは、トランジスタ４５３、４５２、４４３、および４４２から成り、この場合、４つのトランジスタ全てのゲートは共通のドレインノード４６４に接続されている。当業者に精通しているより一般的な電流ミラー構成は、ｐチャネルトランジスタ４５３および４４３のゲートが接続されたままであるが、ｎチャネルトランジスタ４５２および４４２の接続されたゲートから分離される時であり、ｐチャネルトランジスタゲートが共通のドレインノード４６４または４６２に接続され、かつｎチャネルゲートが反対の共通のドレインノードに接続することになる場合である。両方の電流ミラー構成は、前置増幅器に同様に電圧ゲインをもたらす。しかしながら、図３および図４における構成は、ノード４６２における出力電圧の全範囲にわたって電流ミラーの両側を通してより一貫した電流を有するという利点がある。別の利点は、電源電圧Ｖｄｄのおよそ半分のかなり安定した電圧がノード４６４上に存在することである。別の利点は、より一般的な構成では追加の回路構成がないある特定のインスタンスにおいて始動しない場合があるのに対し、図３および図４に示される電流ミラー構成には電源を入れる際の起動の問題点がないことである。
【００４５】
トランジスタ４３３をオンにすることによって自動ゼロ化前置増幅器をイネーブルにした後、ビット線４３０および４８０上の小さな電圧は、前置増幅器によって加えられる電荷によって読み出しサイクルのセンシング部の開始前に現れる。電荷源をプレート線に加える前に、ビット線４３０および４８０上の電圧は自動ゼロ化プロセス中に数ミリボルトで変化する。この時間の間に、回路におけるオフセットによって引き起こされるノード４６２および４６４上の出力における電圧差は、ビット線４３０および４８０上に作り出される小さな補償電圧差の結果として取り消される。
【００４６】
オフセット電圧が出力ノード４６２上でゼロにされると、ゼロ化機能はトランジスタ４６１および４６３をオフにすることによってディスエーブルにされ、ワード線トランジスタはオンにしなくてはならず、プレート線４３２上の電圧は読み出しサイクルのセンシング部で増大する。ワード線トランジスタが自動ゼロ化プロセスの開始時にオンにされていることが好ましい。この回路の高感度の出力ノード４６２およびノード４６４はオフセットゼロ化期間中に平衡化されるため、ノード４６２はこの時、ビット線４３０とビット線４８０と（互いに対して測定されるような基準セルビット線および読み出しセルビット線）の間で差動する電圧のいずれの小さな変化も検出するように平衡が保たれている。読み出しサイクルのセンシング部の間、アクティブなメモリセルおよび基準メモリセルによって加えられる電荷により、ビット線４３０および４８０上の電圧は数十ミリボルトまで変化する場合がある。ビット線４３０および４８０上のこれらの電圧の変化は、読み出しサイクルのセンシング部の間比較的小さいため、ビット線４３０および４８０のコンデンサ分圧器の影響は、さらなる改善された読み出し信号マージンを可能にする非フローティングビット線アーキテクチャによって軽減される。
【００４７】
好ましくは、出力ノード４６２および４６４は、ラッチ型センス増幅器の入力ノードに直接接続される。代替的には、出力ノード４６２および４６４は、マルチプレクサを通してラッチ型センス増幅器の入力ノードに接続されてよい。ラッチ型センス増幅器がビット線に少量の静電容量のみを追加するように、ラッチ型センス増幅器が読み出しサイクルのゼロ化部およびセンシング部の間に電力供給されないことは、留意されたい。出力ノード４６２上の電圧が、地電位Ｖｓｓを上回る、ほぼ１のトランジスタ閾値電圧の値に達することは、留意されるべきである。しかしながら、出力ノード４６４上の電圧は、電源電圧Ｖｄｄのおよそ半分であり、それほど変動しない。従って、代替的には、電源電圧Ｖｄｄのおよそ半分の基準電圧が、ノード４６４を利用する代わりに従来のラッチ型センス増幅器に加えられる場合がある。
【００４８】
ラッチ型センス増幅器の出力ノードはビット線に接続される。これには、上記のように読み出しサイクルのゼロ化部およびセンシング部に対してほとんど効果がないが、ラッチ型センス増幅器に、読み出しサイクルの終わりのリライトサイクルで適正な電圧をビット線に加えさせることを可能にする。
【００４９】
図３および図４における回路の動作に関して、トランジスタ４５２および４５３は、ビット線４３０においてベース電流を設定することになる。およそ１０マイクロアンペアの電流は、１ピコファラドのビット線静電容量を１００ミリボルトで充電するのに１０ナノ秒かかることになる点で、妥当な目標値である。ビット線４３０における電流は、トランジスタ４４２および４４３を通してビット線４８０において連続的に反射しようとする。ノード４６２は高感度であり、ビット線４３０および４８０上の互いに対する数ミリボルトのみの電圧の変化によって、ノード４６２上の増幅した電圧を、電源電圧Ｖｄｄまたは地電位Ｖｓｓのどちらかの数百ミリボルト内にすることができる。
【００５０】
トランジスタ４５１および４４１を使用して、プロセスおよび製造による変動によって引き起こされたオフセットを補償する。例えば、回路で地電位Ｖｓｓにプリチャージされたビット線４３０および４８０がイネーブルにされる時、ノード４６２をノード４６４より高い電圧にする回路においてトランジスタのずれがある。トランジスタ４５１および４４１が同時にイネーブルにされると、トランジスタ４４１上のゲート電圧が高くなることで、トランジスタ４５１がビット線４３０から分路するよりも多くの電流をビット線４８０から分路させることになるため、さらにはノード４６４上の電圧のわずかな上昇を引き起こすような、ビット線４３０上の相対的な電圧の増大を引き起こす。これはさらにまた、トランジスタ４４３の駆動をわずかに弱める一方、トランジスタ４４２の駆動をわずかに強化する。ノード４６２では結果として補正するように電圧を降下させなければならない。これは、前置増幅器のゲインによって分割された前置増幅器の初期オフセットとほぼ等しい、ビット線４３０および４８０上に残っている電圧差によって前置増幅器をゼロにする。プレート線４３２上の電圧はその後増大し、前置増幅器はこの時、ビット線４８０に電気的に接続されるメモリ記憶デバイス、および基準ビット線４３０上の基準電荷蓄積デバイスによって載置されている不均等な電荷によって引き起こされるビット線４３０および４８０の電圧のさらなる相対的な変化を検出するように平衡が保たれる。
【００５１】
図４の回路におけるゼロ化トランジスタ４４１および４５１は、リライト動作が読み出しサイクルの終わりに生じさせることができるように構成される。リライト動作について、ラッチ型センス増幅器は読み出されたデータに従って逆の論理状態になるようにビット線４３０および４８０を駆動する。ゼロ化トランジスタ４４１のゲートは出力ノード４６２に接続され、かつゼロ化トランジスタ４５１のゲートは出力ノード４６４に接続されるため、ゼロ化トランジスタ４４１および４５１が両方共、読み出しサイクルのリライト部の間にオンにされないことは重要である。トランジスタ４６１および４６３は確実にこの通りになるようにする。
【００５２】
強誘電体コンデンサのスイッチ電圧は、電荷源によって引き起こされたプレート線上の電圧の増加によってもたらされる。プレート線上の電圧の上昇時間を制御するために、十分な直列抵抗を有する電流源または電圧源といった、電流を制限する電荷源を使用することが好ましい。プレート線上の電圧の上昇時間は比較的一定にすることができる（すなわち、経時的な電圧の変化は一定である）。非スイッチング強誘電体コンデンサ（データ論理状態の１つ）について、ビット線４８０における電流は、強誘電体コンデンサの線形容量に関連しているほぼ一定の値に急速に達する。スイッチング強誘電体コンデンサ（もう１つのデータ論理状態）について、線形電流に加えてスイッチング電流はまた、ほぼ一定の値に達し、かつ強誘電体コンデンサの分極状態が逆の状態に変化する前に十分に流れる。好ましくは、読み出しサイクルのセンシング部は、強誘電体コンデンサに加えられた電圧が抗電圧（強誘電性分域の半分がスイッチ方向を有する点）に達する時、終了する。これによって、分極が完全にスイッチする前に後続の読み出しが行われ得る疑似非破壊読み出しが成し遂げられる。後続の読み出しは、強誘電体コンデンサのさらなるスイッチングを保証するために先の読み出しより高い電圧で行われるべきである。
【００５３】
読み出し信号マージンは、疑似非破壊読み出しのために犠牲にされるが、疑似非破壊読み出しには、ＦＲＡＭ（登録商標）の耐久性（強誘電体コンデンサの分極スイッチングが大きく劣化する前の読み出し／書き込みサイクルの数）を増大させることができるという利点がある。また、これには、隣接するメモリセグメントにおける強誘電体基準メモリセルのワード線が、基準メモリセルの耐久性の制限についてのさらなる懸念なく、図４における回路を使用する１Ｔ／１Ｃメモリアーキテクチャに対する基準として使用可能であるという利点がある。しかしながら、読み出される電圧の低減によって、同じ状態の分極における低減をもたらす強誘電体コンデンサの部分的なスイッチングが生じる。従って、読み出しサイクルの終わりにリライト動作がない状態で、メモリセルは典型的には追加の１回で読み出し可能である。好ましくは、データは、全ての読み出しサイクルの終わりのリライト動作においてレストアされる。先のリライトがない後続の読み出しサイクルは、放射線誘起の単一事象反転によって引き起こされる場合など、読み出しサイクル中のメモリ動作においてグリッチがある場合、有用である場合がある。それぞれのメモリアドレスに対して電力供給後に第１の読み出しサイクル時にリライトは行われるべきである。
【００５４】
図４に示される回路に対する１つのメモリセル論理状態についての読み出しサイクルシミュレーションが、図５に示されている。もう１つのメモリセル論理状態は同様に挙動する。最初に、ビット線は具体的な電圧にプリチャージされる。典型的には、ビット線４３０および４８０は、同じ電圧、たいていは地電位Ｖｓｓにプリチャージされることになる。しかしながら、これらビット線は、増幅器では具体的なオフセットが設計されているなどの場合に、ある特定の設計において異なった電圧にプリチャージされる。図５は、両方のビット線がサイクルのゼロ化部が始まる前にゼロボルトにプリチャージされていることを示す。
【００５５】
図５の下半分はビット線４３０および４８０上のシミュレーションした電圧を示し、図５の上半分は、出力ノード４６２および４６４上のシミュレーションした電圧、およびプレート線上の電圧を示す。ビット線および出力ノードに対する縦軸は異なっているため、ビット線上の小さな信号は分解可能である。縦軸における「ｍ」はミリボルトを意味する。横軸は秒である。横軸における「ｎ」はナノ秒を意味する。ノードは、図４におけるものに対応して標示される。電源電圧は１．５ボルトであり、読み出しサイクルのセンシング部の間の最大プレート線電圧は１．０ボルトである。
【００５６】
電流ミラーについて、できるだけ良好に整合させたミラーの両側のｎチャネルトランジスタとｐチャネルトランジスタとの比率を有することが重要である。図５におけるシミュレーションに対して、回路におけるトランジスタは、集積回路の処理時の変動の効果の実際のケースを表すように約５％不整合であった。この不整合によって、ゼロに等しい時間で前置増幅器の出力ノード上に異なる電圧が生じる。ほぼ４００ミリボルトのこの電圧の分離は、プロセスの変動による前置増幅器におけるオフセットを表す。このオフセットがゼロ化サイクルの最後にゼロにされることは留意されたい。前置増幅器における初期オフセットを最小化するために、前置増幅器回路は、プロセスおよびレチクルアライメント変動をできるだけ補償するためにレチクル上に幾何学的にレイアウトされるべきである。
【００５７】
さらにまた図５を参照すると、ビット線４３０および４８０上に現れた差動電圧はゼロ化後は数ミリボルトほどである。センス増幅器に対する前置増幅器のゼロ化時間はおよそ１０ナノ秒であるが、このゼロ化は、ほとんど、メモリアドレスがメモリに供給される直後に開始できるため、読み出しサイクル中の他の機能と並列に生じ、かつ、読み出しサイクル全体を感知できるほどに減速させない。ゼロ化時間は、前置増幅器におけるトランジスタパラメータを修正することによって調節可能である。
【００５８】
読み出しサイクルのセンシング部はおよそ１０ナノ秒で開始し、電圧ランプが１０ナノ秒〜１２ナノ秒でプレート線に加えられる。ビット線上の電圧がこのタイムフレームにおいて線形に上昇することが分かる。これは、線形スイッチング電流が、経時的に一定であり、かつ強誘電体コンデンサスイッチング電流が、スイッチングが始まると経時的にほぼ一定であるからである。ビット線上の電荷は、電流の数学的積分として増大し、固定寄生ビット線容量について、ひいては、ビット線上の電圧も線形に増大する。図５について、前置増幅器ノード４６２および４６４に接続されたセンス増幅器をラッチする時間は、約１２〜１４ナノ秒であるのが好ましい。
【００５９】
図５は、このシミュレーションにおいて検出されるビット線信号がおよそ７ミリボルトであることを示している。先行技術の構成の場合のようにこの電圧を固有のオフセットを有するラッチ型センス増幅器にもたらすことによって、信号マージンはほとんどもたらされない。しかしながら、ビット線上の７ミリボルトの信号に対する自動ゼロ化前置増幅器は、およそ３５０ミリボルトの出力電圧をラッチ型センス増幅器にもたらすため、ラッチ型センス増幅器におけるいずれのオフセットも容易に解消する。これは、自動ゼロ化前置増幅器を使用する主要な利点である。
【００６０】
代替的には、プレート線電圧を、ラッチ型センス増幅器に電力供給する直前に地電位に戻すことが望ましい場合がある。これは、強誘電体コンデンサからビット線への適切なスイッチ電荷の移動を可能にするためにプレート線の電圧を上昇させた後、プレート線の電圧を地電位に戻すことを意味する。このサイクルは、検知される強誘電体コンデンサからスイッチ電荷のみを残して取り消される強誘電体コンデンサの線形容量によるビット線上の電荷を生じさせることになる。これによって、強誘電体コンデンサの線形容量、およびビット線の寄生容量など、パラメータの不整合に対する読み出し動作の感度が減少する。例えば、ビット線容量がおよそ２０％のかなりの不整合で不整合になる場合、図５に示されるサイクルは、メモリセルを不正確に読み出すことになるが、この段落で論述されたプレート線サイクルはメモリセルを正確に読み出す。この段落において論述されたプレート線サイクルは、メモリアレイアーキテクチャに応じて図３の前置増幅器の源部分の必要とされる駆動を低減するさらなる利点を有する場合がある。
【００６１】
代替的には、電流を検知するセンス増幅器構成が使用可能である。小さい抵抗値を有する抵抗器が読み出しサイクルのセンシング部の間にこれら抵抗器にわたる約１００ミリボルト未満の電圧を有して、図３および図４におけるビット線４３０および４８０との直列で、地電位Ｖｓｓに接続される場合、図３および図４における回路は、ビット線４３０および４８０において流れる差動電流におおよそ比例する信号を測定することになる。このような抵抗器を形成するのにかなりのシリコン面積を要する可能性があるため、ビット線４３０および４８０を流れる差動電流ではなく、ビット線４３０および４８０に蓄積された差動電荷を検知する抵抗器のない自動ゼロ化前置増幅器を使用することが好ましい。しかしながら、ビット線上で直列抵抗器を使用せずに電流を検知するセンス増幅器は実際的になるであろう。
【００６２】
自動ゼロ化前置増幅器は、当業者には理解できるように、ＤＲＡＭを含む、読み出しセンシングのためのビット線を使用する任意の集積回路メモリに使用可能である。典型的なＤＲＡＭの動作は当業者には周知である。ＤＲＡＭの先行技術の場合、ワード線トランジスタに電気的に接続されないメモリセルにおける線形コンデンサの電極は、地電位で保持され、多くはプレート線と呼ばれない（本発明の目的では、線形コンデンサは、強誘電体コンデンサといった、分極しないコンデンサとして定義されるものとする）。ビット線は地電位にプリチャージされ、ワード線トランジスタは次いで、ビット線フローティングによってオンにされる。ワード線トランジスタに接続される線形コンデンサ上に電荷がない場合、ビット線は地電位のままである。先の書き込みサイクルから、ワード線トランジスタに接続される線形コンデンサ上に電荷がある場合、ビット線電荷は線形コンデンサと共有され、ビット線はわずかに充電される。ビット線に接続されるラッチ型センス増幅器が、地電位と、充電されたビット線上の電圧との間でセンス増幅器に対する基準入力によって電力供給される時、センス増幅器はラッチする。メモリセルの論理状態は、ビット線上の電圧が基準電圧より高いか低いかによって判断される。
【００６３】
前段落において説明されたＤＲＡＭの先行技術の読み出し動作を非フローティングビット線に変換することは、当業者には比較的簡単なことである。自動ゼロ化前置増幅器はビット線に接続され、自動ゼロ化前置増幅器の出力は従来のラッチ型センス増幅器の入力に接続される。オフセットをゼロにする自動ゼロ化前置増幅器は、固有のオフセットを有するラッチ型センス増幅器より小さいビット線上の信号を検知することができる。前置増幅器の増幅により、ビット線電圧における非常に小さなエクスカーションが確実に検知可能である。前置増幅器の増幅された出力によって、ラッチ型センス増幅器におけるオフセットが解消される。
【００６４】
図６は、両方の論理状態に対する典型的なＤＲＡＭの場合のシミュレーションしたタイミング図を示す。図６について、ＤＲＡＭ回路は、アクティブなメモリセルおよび基準セルを含み、これら両方共が、２５フェムトファラドの線形蓄積容量、およびワード線アクセストランジスタを含有する。基準セルは好ましくは、ひいては、それぞれのアクティブなメモリセルが自身の基準セルを有するような隣接するメモリアレイセグメントにおけるワード線の行にある。この例では、回路は、アクティブなメモリセルに対して１ボルトのＶｄｄの電力供給で動作する。信頼性のある基準電圧を提供するために、基準セルは基準セル線形コンデンサ上でＶｄｄの半分（０．５ボルト）でプログラミングされる。アクティブなメモリセルは、論理「１」状態に対する１ボルト、またはアクティブなメモリセルにおける線形コンデンサ上でプログラミングされた論理「０」状態に対するゼロボルトのどちらかを有することになる。図６のビット線容量は、４０のビット線とメモリセル容量との比率を生じさせる１ピコファラドである。図６の下半分は５ミリボルトのグリッド上のビット線を示し、この上半分は１００ミリボルトのグリッド上の前置増幅器信号を示す。
【００６５】
前置増幅器出力ゼロ化が完了すると、ワード線電圧を上昇させてワード線トランジスタをオンにし、基準ビット線上の電圧を、基準線形コンデンサ上に記憶される１２フェムトクローンの基準セル電荷と一致するおよそ１２．５ミリボルトを追加して上昇させる。アクティブなメモリセルビット線は、図６に指示されるようなメモリセルの論理状態に応じて、追加の２５ミリボルトまたはゼロミリボルトのどちらかで上昇することになる。自動ゼロ化前置増幅器がないと、ラッチ型センス増幅器への信号強度は、この例ではおよそ１５ミリボルトになる。対照的に、自動ゼロ化前置増幅器は論理状態「０」および論理状態「１」の両方に対するおよそ４００ミリボルトの増幅した出力信号を、ラッチ型センス増幅器に提供する。自動ゼロ化前置増幅器は、２ミリボルト未満の相対的なビット線運動を検出可能であるため、ラッチ型センス増幅器におけるいずれのオフセットも解消するように前置増幅器の出力において十二分の信号マージンがある。明確には、オフセットがあるラッチ型センス増幅器によって検出される２ミリボルトのビット線信号は実際的ではないと思われるため、自動ゼロ化前置増幅器はかなりの利点をもたらす。場合によって、シリコンの単一チップ上のより多くのメモリ容量、およびビットごとのより低い費用をもたらすより小さいＤＲＡＭ線形コンデンサを使用することができ、より長いビット線はより効率的なＤＲＡＭアーキテクチャをもたらすために使用できる。
【００６６】
ＦＲＡＭ（登録商標）およびＤＲＡＭについての上記の例は、電荷蓄積コンデンサと併せてフローティングビット線を使用している先行技術のメモリに自動ゼロ化前置増幅器を使用する利点を示している。ＦＲＡＭ（登録商標）およびＤＲＡＭの両方は、読み出しセンシング動作中にビット線上に有限の電荷パケットを提供する。しかしながら、自動ゼロ化前置増幅器は、先行技術のメモリが典型的には非フローティングビット線を使用していた場合があることに対する利点をもたらし得る。これらの後者のタイプのメモリは、論理状態「１」および「０」でプログラミングされたセル間の抵抗差を検知する、磁気ランダムアクセスメモリ（ＭＲＡＭ）、抵抗変化型メモリ（ＲＲＡＭ（登録商標））、カルコゲニドランダムアクセスメモリ（ＣＲＡＭ）、および相変化ランダムアクセスメモリ（ＰＣＲＡＭ）を含むことが考えられる。一般的に、ＣＲＡＭおよびＰＣＲＡＭは呼び方が異なっているだけの同じタイプのメモリである。これらの後者のタイプのメモリはまた、フラッシュメモリおよびスタティックランダムアクセスメモリ（ＳＲＡＭ）を含むことが考えられる。一般に、これら後者のタイプの先行技術のメモリは全て、有限の電荷パケットではなく、ビット線上に連続電流をもたらすことができる。しかしながら、これらの後者のタイプのメモリは、場合によって、本発明の自動ゼロ化前置増幅器を使用すること、および読み出しサイクルにおけるタイミングを調節してビット線上に適切な電荷パケットを提供することによって、読み出し信号マージンの強みを有する可能性がある。
【００６７】
代替的には、ＦＲＡＭ（登録商標）の具体的なケースでは、ＦＲＡＭ（登録商標）は、読み出しサイクルのセンシング部でのプレート線の代わりにビット線に電荷源を加えることによって、改善された読み出し信号マージンによる非フローティングビット線に変換可能である。この構成では、セルおよびビット線容量は、読み出しサイクルのセンシング部の間に等価並列回路において構成される。これによって、強誘電体コンデンサにわたるスイッチ電圧を低減するコンデンサ分圧器の影響が排除されて、強誘電体コンデンサの分極方向をスイッチングするために強誘電体コンデンサにわたってほぼ全電圧が提供される。しかしながら、電荷共有および読み出し信号マージンの低減は、メモリセルからのスイッチ電荷によってビット線上に生成される電圧に対して依然生じる。この読み出し信号減衰を低減するために、本段落において論述される代替的な構成によって、より短いビット線またはより小さいワード線トランジスタを使用することなどによって、より低いビット線とセル容量との比率を使用できるようにする。この代替的な方法に対して、従来のラッチ型センス増幅器または自動ゼロ化前置増幅器のどちらかが使用可能である。
【００６８】
図７は、電荷源がビット線に接続され、かつラッチ型センス増幅器が使用されるこの代替的なケースでのＦＲＡＭ（登録商標）に対する本発明の概略図を示す。電荷源は、追加の電荷を、ビット線プリチャージ動作と、メモリセルによるビット線に対する電荷修正との間のビット線に加える。図７に示される構成は、プルダウントランジスタ１２４を使用してビット線上にスイッチ可能である電荷源１３１が追加されること以外は、先行技術の図１に示されるものと同様である。プレート線１３２上の電圧が、強誘電体コンデンサ１２２のスイッチングを提供するために読み出しサイクル中に増大するメモリセルの従来の動作と対照的に、プレート線１３２は地電位で保持される。先行技術と比較すると、読み出しサイクルのセンシング部の間のプレート線１３２の代わりにスイッチ電圧がビット線１３０上で増大するため、メモリセルの同じ状態および逆の状態は反転するが、これは、メモリセルに記憶される論理状態の検出に影響しない。
【００６９】
タイミングに関して、好ましくは、読み出しサイクルの初め近くに、ビット線１３０に接続される電荷源１３１は、地電位Ｖｓｓへとトランジスタ１２４を流れる初充電によってオンにされる。これによって、電荷源１３１から流れる電流を安定化させる。トランジスタ１２４がオンにされていることで、また、ビット線を地電位Ｖｓｓにプリチャージする。トランジスタ１２４をオフにして、電荷源１３１から流れる電荷をビット線１３０上に流れるようにすることが可能である。この電荷によって、ビット線１３０上の電圧は、強誘電体コンデンサ１２２にわたる電圧差が強誘電体コンデンサ１２２のスイッチ電圧を超えるまで増大する。この点におけるビット線１３０上の電圧は、それぞれ、強誘電体コンデンサ１２２が分極をスイッチするか否かに応じて基準電圧より低くまたは高くなる。さらにまた、センス増幅器は、メモリセルの状態がセンス増幅器にラッチ可能にするように、電力供給される。
【００７０】
電荷源１３１と同様の電荷源はまた、センス増幅器に対する基準ビット線に加えられ得る。ビット線上の電圧は、強誘電体コンデンサが逆の分極状態にある場合、分極の方向のスイッチングを引き起こすために読み出しサイクルのセンシング部の間に十分高くならなければならないため、センス増幅器に対するビット線１３０および基準ビット線上の電荷源を合理的に整合させることが重要である。およそ５パーセントの不整合は、メモリアレイ設計に応じて容認可能とすることができる。
【００７１】
ベンチトップセットアップを使用して、ｐチャネル実装形態に対するこの代替的な構成に対応する信号強度を測定した。このベンチトップセットアップは、回路上の計装の負荷影響を低減するために実際の半導体回路において使用されるものよりはるかに大きい強誘電体コンデンサを使用した。このベンチトップセットアップはまた、より大きい強誘電体コンデンサにより、読み出しサイクル時間をより長くした。しかしながら、ベンチトップセットアップでは、半導体回路において生じるものに対応する信号強度を直接測定する。
【００７２】
ベンチトップセットアップを使用して、図８は、典型的には現在のＦＲＡＭ（登録商標）のいくつかに対して、およそ６対１の、ビット線とセル容量との比率で電荷源がビット線に加えられた後の時間に応じて、論理状態「０」および論理状態「１」両方に対する測定されたデータを示す。さらにまた、ベンチトップセットアップを使用して、図９は、およそ２対１の、ビット線とセル容量との比率で電荷源がビット線に加えられた後の時間に応じて、論理状態「０」および「１」両方に対する測定されたデータを示す。図８および図９は範囲プロットの実際の画像であり、このスケーリングは画像上の枠内に画定される。これらのスケーリングについて、以下の段落において見解を述べるために説明することは重要ではない。
【００７３】
図９と図８とを比較することによって、それぞれの図における２つの曲線の間の間隔によって判断されるようなより小さいビット線容量に対してはるかに強力な読み出し信号が明白である。電荷源を読み出しサイクルのセンシング部の間にビット線に接続することによって、強誘電体コンデンサにわたるスイッチ電圧強度を犠牲にすることなく、これらのより強力な読み出し信号を得るためにより低いビット線容量が使用できるようになる。
【００７４】
本発明の好ましい実施形態は、逆の分極方向にプログラミングされた一対の強誘電体メモリセルから成る自動ゼロ化前置増幅器に対する基準セルを含む。この同基準セルは、電荷源がビット線に接続される代替的な構成に使用可能である。読み出しサイクルのセンシング部の間の所定時間で、これらの強誘電体メモリセルに個々に接続されるビット線は共に短くされる。これらの短くしたビット線が上昇させる電圧は、論理状態「１」および論理状態「０」に対する１Ｔ／１Ｃビット線上に現れた電圧の間のおよそ半分にある。換言すれば、基準ビット線上に蓄積する電荷は、スイッチング強誘電体コンデンサによる１Ｔ／１Ｃビット線、および非スイッチング強誘電体コンデンサによる１Ｔ／１Ｃビット線上で蓄積する電荷の間のおよそ半分にある。この同基準セルはまた、電荷がプレート線ではなくビット線に加えられる代替的なＦＲＡＭ（登録商標）構成に適用可能である。この同基準セルはまた、フローティングビット線を使用する先行技術のＦＲＡＭ（登録商標）に適用可能である。
【００７５】
読み出しサイクルのセンシング部全体に対して共に短くした基準セルの２つのビット線を有することが可能である。この場合、基準回路におけるビット線のそれぞれに対する電荷源は必要とされないが、データメモリセルに対するものの２倍の駆動による単一の電荷源が使用される場合がある。
【００７６】
２つの分極方向の強度がほぼ同じである限り、２つの強誘電体コンデンサのプログラミング状態を強力に分極させる必要はない。代替的には、中性の分極状態（抗電圧でプログラミングされた強誘電体コンデンサ）でさえも、使用可能であるが、より強力に分極した状態を使用することは、より実際的であり、かつ再現性がある。
【００７７】
代替的には、基準セルにおいて２つの強誘電体コンデンサに接続される１つのビット線が使用される場合がある。しかしながら、基準セルの好ましい実施形態は、メモリアレイの規則的なパターンが維持され、かつ読み出しサイクルの終わりに反対の分極方向に基準強誘電体コンデンサをリライトすることがより容易であるため、各強誘電体コンデンサに接続される２つの別個のビット線を使用する。
【００７８】
図１０は、ＦＲＡＭ（登録商標）に対する好ましい実施形態のための本発明による基準セルの概略図を示す。電荷源がビット線に加えられる代替的なケースについて、基準セルは、電荷源がプレート線２３２の代わりにビット線２３０および２８０に加えられること以外は、図１０におけるものと同じであると考えられる。両方のケースでは、ビット線は読み出しサイクルのセンシング部ではフローティングしていない。図１０に示されるビット線回路は、読み出しサイクルのリライト部の間に強誘電体コンデンサ２２２および２７２における逆の分極状態のプログラミングを可能にするために追加のデバイスが追加され、かつ、読み出しサイクル中にビット線を短くすることを可能にするために追加のデバイスが追加されること以外は、アクティブなメモリセルに対するものと同様である。読み出しサイクルのリライト部の間に強誘電体コンデンサ２２２および２７２において反対の分極方向を設定するために、インバータ２５２が基準セルに追加される。好ましくは、ビット線２３０および２８０上の装荷は、ビット線のうちの１つのみにおける単一のトランジスタの代わりに一対のトランジスタ２５５および２５６を使用することによって、同様に保たれる。トランジスタ２５６は、リライトサイクル中にビット線２８０上の全電圧を提供するためのｐチャネルトランジスタであり、インバータ２５２は、トランジスタ２４５上の正確なゲート電圧を提供するために使用される。リライトサイクルに対して、ノード２５０は電力供給されることで、トランジスタ２５５および２５６をオンにする。インバータ２５２はさらにまた、ビット線２３０および２８０上に逆の電圧を設定することで、分極方向が、サイクルの終わりに強誘電体コンデンサ２２２および２７２にプログラミングされるようにする。読み出しサイクルのゼロ化部およびセンシング部の間、トランジスタ２５５および２５６はオフにされる。読み出しサイクル中の所定時間に、トランジスタ２５３はビット線２３０および２８０を共に短くするためにオンにされる。電荷源がプレート線に加えられる好ましい実施形態について、所定時間は、ゼロ化動作の開始時であるのが好ましい。電荷源がビット線に加えられる代替的な構成について、所定時間は、読み出しサイクルのセンシング部の初めであるのが好ましい。従って、短くしたビット線２３０および２８０は、図３、図４、および図７における基準ビット線を構成する。最終的に、ビット線２３０および２８０は共に短くされるため、ビット線２３０またはビット線２８０のどちらかが図３および図４におけるビット線４３０に接続可能である。
【００７９】
反対の分極方向にプログラミングされた強誘電体コンデンサ２２２および２７２と共にビット線２３０および２８０を短くすることによって、短くしたビット線２３０および２８０上の基準電圧を、読み出しサイクルのセンシング部の間の時間に関係なく、論理状態「１」および「０」に対してアクティブなビット線上に生成された電圧の間のおよそ半分にすることが可能になる。これは、固定電圧基準を使用することに対して重大な利点である。先ほどと同じベンチトップセットアップを使用して、これは、電荷源がビット線に加えられる代替的なケースに対して図１１に最も容易に示されている。図１１と図８および図９との比較は、図１０における回路によって生成される基準電圧が図７におけるビット線１３０上の論理状態「１」および「０」で生成された電圧の間のおよそ半分であることを示している。これによって、読み出しサイクルのセンシング部において、センス増幅器がデータをラッチするために電力供給される時に関して感度を大きくすることなく、ＦＲＡＭ（登録商標）メモリセルに接続されるセンス増幅器に対して信頼性のある基準電圧がもたらされる。この基準セルはまた、センス増幅器に対する基準セルが実際の強誘電体メモリセルによって作り出されるため、温度および他の動作条件によってアクティブな強誘電体メモリセルを追従することになる。
【００８０】
基準セルにおける２つの強誘電体コンデンサの分極方向は、基準セルにアクセスする各時間後に交互になり得る。分極方向が交互になることによって、強誘電体コンデンサが好ましい分極方向を現す痕跡といった、基準セルに悪影響を与える可能性がある強誘電体の影響は軽減される。
【００８１】
当業者には理解可能であるように、基準ビット線を含む本発明に説明される基準セルアーキテクチャは、読み出しサイクルの読み出しセンシング部の間にフローティングビット線を使用する先行技術の強誘電体メモリの基準として使用可能である。
【００８２】
典型的な高密度集積回路メモリ設計によって、メモリアレイがより小さいメモリアレイセグメントにパーティション分割される。基準セルは、データメモリセルと同じメモリアレイセグメントにおいて追加のビット線を使用することによって作り出され得る。この場合、図１０に示される回路は、先に図３に示したように、アクティブなビット線による回路構成の複数のインスタンスを駆動するための適切な駆動によって設計されなければならない。代替的には、電流ミラー構成に基づく電圧フォロワ回路を使用して、基準回路からノード４６４からの追加の駆動を提供する場合がある。電圧フォロワ回路は当業者には周知である。電圧フォロワ回路におけるいずれのオフセットも自動ゼロ化回路構成によっても管理されることになるが、基準電圧は小さい可能性があるため、このような電圧フォロワ回路の設計が扱いにくく、ノイズ除去に細心の注意を払わなければならないことは、留意されたい。
【００８３】
代替的には、メモリアレイの異なっている、好ましくは隣接するメモリセグメントにおける基準メモリセルのワード線は、１Ｔ／１Ｃ  ＦＲＡＭ（登録商標）メモリセルの所与のメモリセグメントが使用されて、その所与のメモリセグメントにおけるワード線全てに対する基準を与えることが可能である。この場合、２つのビット線は、基準ワード線における２つの強誘電体コンデンサに使用されるため、それぞれの基準セルは好ましくは、１Ｔ／１Ｃビット線および基準セルビット線上の装荷をほぼ同じにしたままにする所与のメモリセグメントにおける２つのセンス前置増幅器を駆動する。しかしながら、基準メモリセルは、セグメントにおける任意のワード線が読み出されて、基準セルにおける強誘電体コンデンサの劣化を耐久限度に起因して個々のワード線のものより大きくする度に応力を受ける。例えば、あるセグメントに１０２４のワード線があり、かつそれぞれのワード線が一度読み出される場合、それぞれのワード線は一度だけ応力がかけられ得るが、基準ワード線は１０２４回応力がかけられ得る。耐久性が問題点ではない場合、このアプローチは容認可能である。また、疑似非破壊読み出しは、基準メモリセルのワード線を、考えられる耐久性の問題点に対する懸念がそれほどなく使用できるようにする。
【００８４】
代替的には、読み出しサイクルのリライト部の間に抗電圧を強誘電体コンデンサに加えることによって、基準強誘電体コンデンサが中性の分極状態にプログラミングされる場合、１つの基準セルおよび１つの基準ビット線のみが必要とされ得る。しかしながら、強誘電体コンデンサのヒステリシス曲線は抗電圧あたりの電圧で比較的急激である可能性があるため、中性の分極状態を精確にプログラミングすることは困難である場合がある。従って、本発明の好ましい実施形態は、１Ｔ／１Ｃ  ＦＲＡＭ（登録商標）アーキテクチャの基準セルについて逆の状態にプログラミングされた２つの強誘電体コンデンサを使用する。
【００８５】
ＤＲＡＭに対して自動ゼロ化前置増幅器および非フローティングビット線を使用する代替的なケースでは、基準セルは好ましくは、アクティブなメモリセルに使用されるよりも低い電圧でプログラミングされた単一のビット線上のＤＲＡＭメモリコンデンサから成る。好ましくは、このより低い電圧は、基準ビット線上の電圧が、データ状態「１」または「０」を読み出す時にビット線上に生成される電圧の間のおよそ半分にあるようにすることを可能にするためにアクティブなメモリセルのプログラミング電圧のおよそ半分である。ＤＲＡＭのケースの場合、メモリアレイの、異なっており、好ましくは隣接するメモリセグメントにおける基準メモリセルのワード線を使用して、その所与のメモリセグメントにおけるワード線全てに対する基準を提供することが好ましい。線形ＤＲＡＭメモリ蓄積容量に対して耐久性は問題点ではない。
【００８６】
代替的には、隣接するメモリセグメントにおける基準ワード線上のＤＲＡＭメモリコンデンサのサイズはアクティブなメモリセル線形コンデンサのサイズのおよそ半分である可能性があるが、これは、メモリアレイの規則的なパターンにおける分断を引き起こすという欠点を有することが考えられる。代替的には、ＦＲＡＭ（登録商標）のケースにあるように、論理状態「１」および論理状態「０」にプログラミングされた後、読み出しサイクルのセンシング部の間の所定時間に共に短くされる線形ＤＲＡＭコンデンサによる一対のビット線から成るＤＲＡＭ基準セルは使用可能であるが、この構成は、基準に単一の線形ＤＲＡＭコンデンサを使用することに対して、認識される利点をもたらさない。
【００８７】
ＤＲＡＭで使用される時の本発明の自動ゼロ化前置増幅器について、固定電圧基準ではなく上で論述したような基準ビット線を使用することが好ましい。基準セルの信号はまた、当業者には理解できるように、シリコンにおける少数のキャリアの再結合率、およびＤＲＡＭのリフレッシュ時間に応じて、そういったアクティブなメモリセルを追従することになる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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