(57)【要約】  縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）であって、ソース端子（２）、ドレイン端子（４）、およびゲート領域（３６）、ならびにソース端子（２）とドレイン端子（４）との間に配置されており、第１の種類のドーピングを備えるエピタキシャル層（２２）を備え、エピタキシャル層（２２）に、水平方向に延在する中間層（２４）が埋設されており、該中間層が、第１の種類のドーピングとは異なる第２の種類のドーピングを備える領域（４０）を備える縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）が提案される。この縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）は少なくとも第２の種類のドーピングを備える領域（４０）がソース端子（２）に導電接続されていることにより優れている。ゲート領域（３６）はゲートトレンチ（３９）に配置されていてもよい。
2019514206.tif 000002
【特許請求の範囲】
【請求項１】
縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）であって、ソース端子（２）と、ドレイン端子（４）と、ゲート領域（３６）と、ソース端子（２）とドレイン端子（４）との間に配置されており、第１の種類のドーピングを備えるエピタキシャル層（２２）とを備え、エピタキシャル層（２２）に、水平方向に延在する中間層（２４）が埋設されており、該中間層が、第１の種類のドーピングとは異なる第２の種類のドーピングを備える領域（４０）を備える縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
少なくとも第２の種類のドーピングを備える領域（４０）がソース端子（２）に導電接続されていることを特徴とする縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項２】
請求項１に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
前記中間層（２２）が、第１のドーピングを備える領域（４２）および第２のドーピングを備える領域（４０）の両方を備える縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項３】
請求項１または２に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
ＳｉＣ‐ＭＯＳＦＥＴ（２０）のカットオフ電圧以下の電圧が印可されている場合には第２のドーピングを備える領域（４０）が完全には除去されない縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項４】
請求項１〜３のいずれか一項に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
前記中間層（２４）が完全にゲート領域（３６）の下方に配置されている縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項５】
請求項１〜４のいずれか一項に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
前記中間層（２４）が、前記エピタキシャル層（２２）と共に機能的に接合型電界効果トランジスタを形成している縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項６】
請求項１〜５のいずれか一項に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
接合型電界効果トランジスタのピンチオフ電圧が、ＳｉＣ‐ＭＯＳＦＥＴ（２０）の破壊電圧の１Ｖ〜５０％の範囲であるＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項７】
請求項１〜６のいずれか一項に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
前記中間層（２４）に、前記ソース端子（２）の方向および／または前記ドレイン端子（４）の方向に垂直に、前記エピタキシャル層（２２）に比較してより強度の第１の種類のドーピングを備える遷移層（５０．１，５０．２）が隣接しているＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項８】
請求項１〜７のいずれか一項に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
前記エピタキシャル層（２２）と比較してより強度の第１の種類のドーピングを備える遷移層（５０．３）が前記ソース端子（２）の方向に垂直にエピタキシャル層（２２）に隣接しているＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項９】
請求項１〜８のいずれか一項に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
前記ソース端子（２）と前記中間層（２４）との間に配置された前記エピタキシャル層（２２．１）の上部が、中間層（２４）と前記ドレイン端子（４）との間に配置されたエピタキシャル層（２２．２）の下部よりも強度の第１の種類のドーピング、特に、２〜４倍だけ強度の第１の種類のドーピングを備えるＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項１０】
請求項１〜９のいずれか一項に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
前記中間層（２４）の第１のドーピングを備える領域（４２）に、前記ソース端子（２）の方向および／または前記ドレイン端子（４）の方向に垂直に、前記エピタキシャル層（２２）に比較してより強度の第１の種類のドーピングを備える遷移領域（５２）が隣接しており、中間層（２４）の第２のドーピングを備える領域（４０）にエピタキシャル層（２２）が少なくとも部分的に隣接している縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項１１】
請求項１〜１０のいずれか一項に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
前記中間層（２４）の第１のドーピングを備える領域（４２）が二重漏斗状または砂時計状の横断面を備える縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項１２】
請求項５〜１１のいずれか一項に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
接合型電界効果トランジスタのチャネル（５６）およびＭＯＳＦＥＴのチャネル（５８）が互いに垂直方向に重ねて配置されている縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項１３】
請求項５〜１２のいずれか一項に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）において、
接合型電界効果トランジスタがＭＯＳＦＥＴと電気的に直列に接続されている縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）。
【請求項１４】
請求項１〜１３のいずれか一項に記載の縦型ＳｉＣ‐ＭＯＳＦＥＴ（２０）を含む車両のための制御器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型ＳｉＣ‐ＭＯＳＦＥＴ、すなわち、炭化ケイ素ベースで製造され、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）の素子が主に垂直方向に互いに重ねて配置されたＭＯＳＦＥＴに関する。特に電流の方向は同様に実質的に垂直方向に整列されている。
【背景技術】
【０００２】
半導体素子、特に、例えばパワーＭＯＳＦＥＴなどのパワー素子は、最適化されるべき様々な基準を備える。したがって、例えば高い短絡強度を備えること、すなわち損傷されることなしに無負荷運転で短絡状態に持ちこたえることが望ましい。同様に、出力損失を減じるためには、接続状態でＲｄｓｏｎ、すなわちドレイン‐ソース間の抵抗が一般に低い値とることが好ましい。古典的には、従来のＭＯＳＦＥＴでは両方の値は互いに直接に相関している：この場合、パワーＭＯＳＦＥＴに代わるものとみなされる一般的な従来のＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）では、基本的なＭＯＳＦＥＴ方程式が重要であり、このＭＯＳＦＥＴ方程式によれば、飽和電流は
【数１】
2019514206.tif 000003
となる。この場合、Ｖｇは印加されるゲート電圧であり、ＶｔｈはＭＯＳチャネルの等価閾電圧であり、Ｒ＊ｄｓｏｎ＝Ｒｄｓｏｎ−ＲＤｒｉｆｔは線形範囲におけるＭＯＳＦＥＴのチャネル抵抗を表す。定数Ｋｆについては、
【数２】
2019514206.tif 000004
となり、従来技術によるＭＯＳＦＥＴでは値ＫＦ＝１が生じる（Ｉｄｓａｔについて線形運転プラトーの開始時に測定される）。
【０００３】
短絡強度は、短絡エネルギーＥｓｃ，ｍａｘの負荷後に、例えばアルミニウム金属の溶融によって一般に制限されており、したがって電圧Ｕｄｓが印可された場合に到達可能な短絡時間ｔｓｃｗｔは
【数３】
2019514206.tif 000005
に基づいてＲ＊ｄｓｏｎに直接依存している。したがって、従来のＭＯＳＦＥＴではＲ＊ｄｓｏｎを低減することは自動的に短絡強度を低減することにつながる。すなわち、Ｒ＊ｄｓｏｎと短絡強度とを互いに無関係に最適化することはできない。
【０００４】
トラクション用途では、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などのＳｉベースの１２００Ｖ半導体のための従来技術においてｔｓｃｗｔ＞１０μｓの短絡強度が保証されている。この値は、実際のＳｉＣ‐ＭＯＳＦＥＴ概念では達成されず、より低いＲｄｓｏｎ値はコストがかかり、実現することがさらに困難である。例えば、”Short Circuit Robustness of 1200 V SiC Junction Transistors and power MOSFETs", Siddarth Sundaresan et al (GeneSiCSemiconductor) ICSCRM 2015; ”Repetitive Short-Circuit tests on SiC VMOS devices", Maxime Berthou et al (Laboratoire Ampere, France), ICSCRM 2015; "Concept with grounded Bottom layer from Mitsubishi" "Impact of Grounding the Bottom Oxide Protection Layer on the Short-Circuit Ruggedness of 4H-SiC TrenchMOSFETs", R Tanaka et al (Mitsubishi Electr. Corp) ISPSD2014; "Temperature-Dependent Short-Circuit Capability of Silicon Carbide Power MOSFETs" Z. Wang et al. (Univ. of Tennessee) IEEE TRANSACTIONS ON POWER ELECTRONICS, VOL. 31, NO. 2, FEBRUARY 2016を参照されたい。
【０００５】
他の問題はゲート酸化膜の高すぎる電界である。基本的にはゲート酸化膜はＳｉＣ（炭化ケイ素）では比較可能なＳｉ素子よりも出力帯域の帯域ずれが小さく、トンネル電流に基づく劣化は既に低いゲート電界強度で生じる。ＳｉＣ‐ＭＯＳＦＥＴでは、ゲート酸化膜における有意義な電界強度は約３ＭＶ／ｃｍである。この限界値の保持は、特に遮断時には重要であり、特にトレンチ型デバイスではゲート電界強度を制限するための設計措置が必要である。例えば、Kevin Matocha, “Challenges in SiC power MOSFET design", Solid-State Electronics 52 (2008)1631- 1635;"High Performance SiC Trench Devices with Ultra-low Ron", T Nakamura et al., 2011 IEEE International Electron Devices Meeting p. 26.51 -26.53を参照されたい。
【０００６】
従来技術により、少なくともゲート電界強度を制限するための方策が既知である。例えば、ｐ型をより深く注入した二重トレンチの挿入によってゲート酸化膜の電界強度を制限することができる。この場合、より深い位置にあるｐ型領域が本来のトレンチ型ＭＯＳＦＥＴ構造を静電的に遮蔽する。例えばNakamura et alを参照されたい。
【０００７】
ゲート酸化膜における電界強度は、同様にｐ型ドーピング領域、いわゆる「ｐ型の泡」をゲート酸化膜の下方に挿入することによって約４ＭＶ／ｃｍに低減することもできる。例えば、”High-Voltage Accumulation-Layer UMOSFET's in 4H-SiC", J. Tan et al., IEEE ELECTRON DEVICE LETTERS, VOL. 19, NO. 12, DECEMBER 1998を参照されたい。
【０００８】
代替的には、上述の２つの措置（ダブルトレンチ、Ｐ型の泡）を組み合わせることもできる。Shinsuke Harada et al.,”Determination of optimum structure of 4H-SiC Trench MOSFET", Proceedings of the 2012 24thlnternational Symposium on Power Semiconductor Devices and ICs, pp. 253ffを参照されたい。別の実施形態として、ｐ型領域が極めて深く注入された場合にダブルトレンチのない対応するドーピング特性を表現することもできる。
【０００９】
独国特許出願公開第１０２０１４００６１３号明細書により、縦型トレンチＭＯＳＦＥＴが既知である。この縦型トレンチＭＯＳＦＥＴでは、エピタキシャル層の内部に反対にドーピングされた補正層を備え、この補正層により最大限に生じる電界強度を制限することが可能になる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】独国特許出願公開第１０２０１４００６１３号明細書
【非特許文献】
【００１１】
【非特許文献１】Sundaresan, Siddarth, Brian Grummel, and Ranbir Singh. (GeneSiCSemiconductor), "Short Circuit Robustness of 1200 V SiC Junction Transistors and Power MOSFETs.", International Conference on Silicon Carbide and Related Materials 2015
【非特許文献２】Berthou, Maxime (Laboratoire Ampere, France), "Repetitive Short-Circuit tests on SiC VMOS devices." , International Conference on Silicon Carbide and Related Materials 2015
【非特許文献３】Tanaka, Rina, et al. "Impact of grounding the bottom oxide protection layer on the short-circuit ruggedness of 4H-SiC trench MOSFETs." Power Semiconductor Devices & IC's (ISPSD), 2014 IEEE 26th International Symposium on. IEEE, 2014.
【非特許文献４】Wang, Zhiqiang, et al. "Temperature dependent short circuit capability of silicon carbide (SiC) power MOSFETs." IEEE Trans. Power Electron. 31.2 (2016): 1555-1566.
【非特許文献５】Matocha, Kevin. "Challenges in SiC power MOSFET design." Solid-State Electronics 52.10 (2008): 1631-1635.
【非特許文献６】Nakamura, T., et al. "High performance SiC trench devices with ultra-low ron." Electron Devices Meeting (IEDM), 2011 IEEE International. IEEE, 2011.
【非特許文献７】Tan, Jian, J. A. Cooper, and Micael R. Melloch. "High-voltage accumulation-layer UMOSFET's in 4H-SiC." IEEE Electron Device Letters 19.12 (1998): 487-489.
【非特許文献８】Harada, Shinsuke, et al. "Determination of optimum structure of 4H-SiC trench MOSFET." Power Semiconductor Devices and ICs (ISPSD), 2012 24th International Symposium on. IEEE, 2012.
【発明の概要】
【００１２】
本発明によれば、縦型ＳｉＣ‐ＭＯＳＦＥＴであって、ソース端子と、ドレイン端子と、ゲート領域と、ソース端子とドレイン端子との間に配置されており、第１の種類のドーピングを備えるエピタキシャル層とを備え、エピタキシャル層に、水平方向に延在する中間層が埋設されており、この中間層が第１の種類のドーピングとは異なる第２の種類のドーピングを備える領域を備え、少なくとも第２の種類のドーピングを備える領域がソース端子に導電接続されている縦型ＳｉＣ‐ＭＯＳＦＥＴが提供される。したがって、従来のＭＯＳ構造の下方に、少なくともエピタキシャル層のドーピングとは反対のドーピングを備える別の領域が設けられている。
【００１３】
中間層がエピタキシャル層に埋設されているとは、特に中間層が両側をエピタキシャル層によって包囲されていることとして理解される。すなわち、エピタキシャル層は中間層によって、原則的にはソース端子に向いた中間層の側に位置する上部と、原則的にはドレイン端子に向いた中間層の側に位置する下部とに分割されると言ってもよい。特殊な場合には、中間層とエピタキシャル層の上部および／または下部との間に他の領域または層が配置されていてもよい。しかしながら、中間層が直接に、特に全面によりそれぞれエピタキシャル層の上部および／または下部に隣接していることも可能である。エピタキシャル層の上部および下部は同じ、または異なるドーピング濃度を備えていてもよい。
【００１４】
本発明によるＳｉＣ‐ＭＯＳＦＥＴは、素子によって短絡時に電流を効果的に制限することができるという利点を有する。これにより、これまでＳｉＣ技術では得られなかった特に短絡ロバスト性の高い素子を製造することができる。
【００１５】
本発明によるコンセプトが垂直に組み込まれていることにより、付加的な構造によって付加的な所要スペースがチップに生じることはない。
【００１６】
したがって、本発明は従来の素子に対して、Ｒｄｓｏｎ＊Ａに関して面積は中立的である。
【００１７】
さらに本発明による設計は、素子の耐用性に課される高い要求を満たすために、ゲート酸化膜の電界強度が３ＭＶ未満のレベルに制限されるという利点を有する。したがって、短絡時に電流を制限するだけでなく、遮断時に電圧が印可されている場合にもゲート酸化膜を効果的に遮蔽することができる。
【００１８】
したがって、ドレインフィールドからＭＯＳチャネルを遮蔽することによって信頼性が得られるという利点が生じ、ドレイン電圧の上昇に伴い飽和電流が上昇する短チャネル効果を低減することが可能であり、このことは短絡強度のためにも好ましい。
【００１９】
中間層が第１のドーピングを備える領域および第２のドーピングを備える領域の両方を備えることも可能である。異なる領域の寸法およびドーピング濃度を選択することにより、ＭＯＳＦＥＴの特性を意図的に調節することができる。第１のドーピングを備える領域および第２のドーピングを備える領域はいずれも層厚さ全体にわたって延在していてもよい。
【００２０】
好ましくは、ＳｉＣ‐ＭＯＳＦＥＴのカットオフ電圧以下の電圧が印可されている場合には第２のドーピングを備える領域は完全には除去されない。このことは、例えば少なくとも５＊１０１７／ｃｍ３の高濃度のドーピングによって達成することができる。好ましくは、ドーピングが一方の領域から他方の領域へ横方向にできるだけ突然に変化する。換言すれば、ドーピングの強度が低いか、またはドーピングが混在する遷移領域は存在しないか、または極めて小さい遷移領域しか存在しない。第２の種類のドーピングを備える領域は遮断時にはこの領域の除去によりカットオフ電圧を受け入れるために大量の反対電荷を供給するので、ＭＯＳＦＥＴのチャネル長を低減することができる。その結果、好ましくはＲｄｓｏｎが低減される。
【００２１】
好ましくは、中間層が完全にゲート領域の下方に配置されていることが可能である。この場合、比較的簡単な構造が得られる。中間層がゲート領域の下方に配置されているとは、特に、中間層がゲート領域とドレイン領域との間に垂直に配置されていることとして理解される。ゲート領域の素子、例えばゲートトレンチが中間層と交差し、したがって中間層を中断することはない。
【００２２】
本発明の好ましい実施形態によれば、中間層はエピタキシャル層と共に機能的に接合型電界効果トランジスタを形成している。ゲートがスイッチオフされている静的な遮断時には、ドレイン電圧の増大に伴い第１のドーピングを備える領域が除去される。すなわち、中間層の第１の種類のドーピング領域には準中性の領域はもはやなく、ドレイン電圧のさらなる上昇を実質的にＪＦＥＴによって受け入れることができる。接合型電界効果トランジスタ（英語ではＪｕｎｃｔｉｏｎ‐ＦＥＴまたはＪＦＥＴ）により、ＭＯＳＦＥＴを流れる電流を短絡時に効果的に制限することができる。
【００２３】
領域が完全には除去されないとは、特に、カットオフ電圧の印加後にも、まだ準中性の領域が当該領域にあることとして理解される。
【００２４】
したがって、さらに別の設計パラメータが生じる。なぜなら、ＭＯＳＦＥＴの上部のＭＯＳ領域は実質的に低いカットオフ電圧のためにしか設計することができず、中間層もしくはＪＦＥＴがカットオフ電圧の実質的な部分を受け入れるからである。遮断時に除去された反対の電荷が供給され、実際のＭＯＳ構造には極めて小さい電界しか生じず、したがって、ボディでは小さい反対電荷しか必要とされない。これにより、従来技術に対してチャネル長を低減することが可能となる。
【００２５】
このことは、第２の種類のドーピングを備える領域の厚さおよびドーピング（ＮＡ＝ＰＰｊｆｅｔ）が、少なくとも第２の種類のドーピングを備える領域の電荷によってドリフトゾーンの電圧を減衰することができるように選択される。これにより、次の（一定のドーピングのための）設計規則
【数４】
2019514206.tif 000006
が生じる。この場合、Ｉｊｆｅｔは中間層の厚さであり、ＩＥＰＩはエピタキシャル層の厚さであり、ＮＤＥＰＩはエピタキシャル層のドーピング濃度であり、ＮＤは中間層の第１のドーピングを備える領域のドーピング濃度であり、ＮＡは中間層の第２のドーピングを備える領域のドーピング濃度であり、ｄｊｆｅｔは中間層の第１のドーピングを備える領域の水平方向の寸法であり、ｄｐｊｆｅｔは中間層の第２のドーピングを備える領域の水平方向の寸法である。ドーピング比の特に有意義な選択は、例えばＮＤ＝ｎｊｆｅｔ＞ＮＥＰＩ，ＮＡ＝ｐｐｊｆｅｔ＞ＮＤである。
【００２６】
中間層およびＥＰＩ層のドーピングが部分的に一定ではない場合には、ＮＡ，ＮＤおよび寸法の積の代わりに適切な体積積分を使用することができる。
【００２７】
ＪＦＥＴ機能に基づいて、関係：ｑｂｎｅｕ＝ｑｂａｌｔ−ｑＪＦＥＴ＋Ｄｅｌｔａ３Ｄにしたがって、ボディのシート電荷密度を低減することができる。この場合、ｑｂｎｅｕは本発明による低減されたシート電荷密度であり、ｑｂａｌｔは、ＪＦＥＴ領域のない設計において必要な従来のＭＯＳＦＥＴのボディのシート電荷密度であり、ｑＪＦＥＴは、遮断時の電界分布に対応して部分的に除去された状態でＪＦＥＴ領域として機能する中間層の、最大電圧で有効な有効電荷であり、Ｄｅｌｔａ３Ｄは、３Ｄ効果のための適合条件であり、ボディを通ってソースに至るパンチスルーが生じることがないように十分な遮断強度を得るための安全措置である。
【００２８】
本発明の一実施形態では、エピタキシャル層と比較してより強度の第１の種類のドーピングを備える遷移層がソース端子の方向および／またはドレイン端子の方向に中間層に垂直に隣接している。これにより、中間層の第２のドーピングを備える領域との垂直方向のｐｎ接合により、中間層の上方および下方に大きすぎる垂直方向の空間電荷領域もしくは電流狭窄が生じることが防止される。
【００２９】
さらに、エピタキシャル層と比較してより強度の第１の種類のドーピングを備える遷移層がソース端子の方向に垂直にエピタキシャル層に隣接していることは利点である。すなわち、換言すれば、遷移層はエピタキシャル層の上部にも隣接している。この場合にもｐｎ接合部における電流狭窄が防止される。
【００３０】
同じ理由から、ソース端子と中間層との間に配置されたエピタキシャル層の上部が、中間層とドレイン端子との間に配置されたエピタキシャル層の下部よりも強度の第１の種類のドーピング、特に、２〜４倍だけ強度の第１の種類のドーピングを有している場合には好都合である。
【００３１】
エピタキシャル層に隣接し、より強度の、すなわち高濃度の第１の種類のドーピングを備える上記遷移層は「拡散層」と呼ぶこともできる。好ましくは、拡散層を構成する場合には、単純なエピタキシャル層と比較して、挿入されるドーピングのドーピング総量が一定に保持されるという設計規則が守られる。換言すれば、均衡を保つために、一方の部分の濃度が高い場合には、他方の部分ではより低いドーピング濃度を選択することができる。
【００３２】
本発明の構成では、中間層の第１のドーピングを備える領域には、ソース端子の方向および／またはドレイン端子の方向に垂直に、エピタキシャル層に比較してより強度の第１の種類のドーピングを備える遷移領域が隣接しており、中間層の第２のドーピングを備える領域にはエピタキシャル層が少なくとも部分的に隣接している。上記実施形態と比較して、この場合には完全な拡散層ではなく、中間層の第２のドーピングを備える領域に隣接する遷移領域または拡散領域のみが使用される。これにより、ＭＯＳＦＥＴの順方向抵抗のさらなる最適化がもたらされる。上記設計は、実際には、例えば深さが異なる数回の注入とスペーサマスクとを組み合わせて実現することができる。
【００３３】
本発明の特殊な構成によれば、中間層の第１のドーピングを備える領域は二重漏斗状または砂時計状の横断面を備える。換言すれば、中間層の第１のドーピングを備える領域の水平方向の寸法は、それぞれ上方および下方から中間層の中央部へ向けてテーパしている。これらの措置によっても破壊電圧を高めることができる。上記全ての措置は、幾何学的に可能な場合には当然ながら互いに組み合せることができる。
【００３４】
本発明の好ましい構成では、接合型電界効果トランジスタのチャネルおよびＭＯＳＦＥＴのチャネルは互いに垂直方向に重ねて配置されている。この場合、接合型電界効果トランジスタの周期性（セルピッチ）はトレンチ型ＭＯＳセルの半分のセルピッチに相当していてもよい。
【００３５】
このようにして、抵抗ＲＤＳｏｎに対する接合型電界効果トランジスタの寄与を低減することができる。この場合、最適な位置を起点として、素子の機能は、ＭＯＳ領域に対するＪＦＥＴ領域の横方向ずれもしくはｄｐＪＦＥＴの寸法の変化に対して比較的感度が低い。
【００３６】
好ましくは、機能的な接合型電界効果トランジスタはＭＯＳＦＥＴと電気的に直列に接続されている。ＭＯＳＦＥＴとは、この場合、素子の内部の古典的な機能的ＭＯＳＦＥＴ、すなわち、一般に中間層の上方に配置された素子の領域として理解される。このようにして、短絡強度をもって設計されたＭＯＳＦＥＴ‐ＪＦＥＴ‐カスケードを単一の素子に組み込むことが可能である。この構成の利点は、ＪＦＥＴがＭＯＳ領域の電圧降下によって、ＭＯＳＦＥＴに対して負帰還となり、これにより、電流を上方向に制限することである：電圧降下がＭＯＳ領域を介してＪＦＥＴのピンチオフ電圧の値のオーダになる程にドレイン電流が上昇した場合、ＪＦＥＴは電流制限に重要な貢献をする。この場合、ドレイン電流はＪＦＥＴの閾条件（ピンチオフ電圧）に到達することによって制限される。したがって、ドレイン電圧が高い場合にチャネル長変調、ひいてはＭＯＳＦＥＴの飽和電流のさらなる上昇が防止される。閾条件の到達は、ＭＯＳ領域のドーピングによる電圧降下およびピンオフチ電圧によって所定の範囲で調節することができる。
【００３７】
ＪＦＥＴ領域内もしくは中間層内のＪＦＥＴチャネルは、ＭＯＳセルとは異なる周期および／または異なる方位を備えていてもよい。換言すれば、チップの所定の幅に配置されたＭＯＳ構造の素子の数および間隔は中間層の素子とは異なっていてもよい。ＭＯＳ平面の素子、すなわち、例えばゲート電極の方位と、中間平面の素子の方位との間に随意の角度が設けられていてもよい。
【００３８】
さらに、例えばハニカム構造、方形構造などの他のＪＦＥＴゲート形式も可能である。中間層の第の１ドーピング領域の一般的な寸法は５００ｎｍの範囲である。好ましくは、中間層の第２のドーピングを備える領域の横方向の寸法は、第１のドーピングを備える領域よりも幾分大きく、例えば１．２または１．５倍だけ大きい。したがって、ＭＯＳ構造の単位セル毎の、すなわち、例えばゲートトレンチ毎の第１および第２のドーピングを備える領域の数は、このＭＯＳ構造の間隔と中間層の周期性との比率から得られる。
【００３９】
ＭＯＳ構造は、チップ（平面図もしくはレイアウト）に線形構造または二次元格子構造として設けられていてもよい。ＪＦＥＴ層の平面もしくは中間平面の内部には、この場合にも方形、ハニカムまたは六角格子などの三次元状の構造が設けられていてもよい。これらの構造は原則的に、同様に周期的な随意のＪＦＥＴ格子構造と組み合わせることもできる。
【００４０】
本発明の好ましい構成が従属請求項および以下の発明を実施するための形態に記載されている。
【００４１】
次に本発明の実施例を図面および以下の発明を実施するための形態に基づいて詳細に説明する。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態を示す等価回路図である。
【図２】本発明によるＭＯＳＦＥＴの実施例を示す横断面図である。
【図３】図２に示した中間層の詳細図である。
【図４】可能なドーピング濃度を記入した線図である。
【図５】可能なドーピング濃度を記入した別の線図である。
【図６】線積分のための経路を概略的に記入した実施形態の横断面図である。
【図７】遷移層を備える実施形態の横断面図である。
【図８】図７に示した実施例の別の構成を示す図である。
【図９】本発明の別の実施例を示す図である。
【図１０】中間層の構成のための別の可能性を示す図である。
【図１１】中間層の上方のエピタキシャル層の構成が異なっている３つの実施形態を示す図である。
【図１２】図２および図３に示した実施例に類似した実施例の縦断面図および横断面図である。
【図１３】図１１の実施例の水平方向断面図である。
【図１４】請求項１２に類似した図である。
【図１５】本発明によるＭＯＳＦＥＴの別の２つの実施形態を示す図である。
【図１６】本発明の一般的な実施例を示す図である。
【図１７】異なるトランジスタ概念への概念の適用性を示す図である。
【図１８】実施例の初期特性線を示す図である。
【発明を実施するための形態】
【００４３】
図１は、本発明の一実施形態の等価回路図を示す。この図には、ＭＯＳＦＥＴ１の一般的な素子、すなわち、ソース端子２、ドレイン端子４、およびゲート端子６が示されている。さらに２つの抵抗器、すなわち、ＭＯＳ領域８の抵抗器およびドリフト領域１０の抵抗器が示されている。ソース端子２とＪＦＥＴゲート１４との導電接続によって、素子１に流れる高い電流を効果的に制限する接合型電界効果トランジスタが形成される。
【００４４】
ＭＯＳ領域６および８を介して降下する電圧が接合型電界効果トランジスタのピンチオフ電圧の値以上である場合には、接合型電界効果トランジスタはさらなるドレイン電圧の増加を開始する。ドレイン電圧が高い場合にはチャネル長変調、ひいてはＭＯＳＦＥＴの飽和電流のさらなる上昇が防止される。接合型電界効果トランジスタまたはＪＦＥＴの正確な機能を他の図面に基づいて以下にさらに説明する。
【００４５】
図２は、本発明によるＭＯＳＦＥＴ２０の実施例の横断面図を示す。この図には素子の一部しか示されていないが、一般に素子は多数の単位セルからなる。同様に、ＭＯＳＦＥＴ２０の幾つかの素子は完全には示されていない。
【００４６】
一般に高濃度にドーピングされた基板２１にはｎ型にドーピングされたエピタキシャル層２２が被覆されており、エピタキシャル層２２には中間層２４が埋設されている。実際にエピタキシャル層は上部２２．１と下部２２．２とに分割されている。下方の金属部分２６はドレイン端子である。図２にはまだ中間層２４は詳細に示されていない。図２の上部にはトレンチ型ＭＯＳＦＥＴ２０の一般的な素子が示されている：金属部分２８がソースコンタクトであり、金属部分３０がゲートコンタクトであることがわかる。さらにｎ型にドーピングされたソース領域３４、およびトレンチすなわち溝構造内に配置されたゲート領域３６が示されている。ゲート領域３６は絶縁層３８によってソース領域３４およびエピタキシャル層２２から分離される。ソースコンタクト２とゲートコンタクト４との間に電圧が印可され、ゲートコンタクト３２にＭＯＳＦＥＴの閾電圧を超える電圧が印可され、ドレイン２６にソースコンタクト２８に対して正の電圧が印可された場合に、電流が図面の上方から下方へ、すなわち垂直方向にＭＯＳＦＥＴ２０に流れる。
【００４７】
図３は、図２に示した中間層２４の詳細図である。図３の上部および下部には、さらに中間層２４に隣接するエピタキシャル層の上部および下部２２．１，２２．２がそれぞれ示されている。中間層２４は水平方向もしくは横方向に特殊な構造を備えることがわかる。中間層にはｐ型ドーピング領域４０．１，４０．２および４０．３ならびにｎ型ドーピング領域４２．１および４２．２が設けられている。ＭＯＳＦＥＴでは一般的であるが、図示の実施例はそれぞれ逆のドーピングによって作製することもできることをここでもう一度指摘しておく。
【００４８】
素子２０の機能において重要な設計パラメータは、ｐ型ドーピング領域４０およびｎ型ドーピング領域４２の寸法、ならびに中間層２４の厚さＩｊｆｅｔである。中間層２４自体は全体としていわゆる「ＪＦＥＴ領域」を形成している。この場合、ｐ型ドーピング領域４０の幅は、ｄｐｊｆｅｔによって示されており、ｎ型ドーピング領域４２の幅はｄｊｆｅｔによって示されている。ｐ型ドーピング領域４０とソース端子２との間の電気接続を形成する導電接続部１２も概略的に示されている。機能原理を明確にするためにのみ、接合型電界効果トランジスタ１６の回路記号が同様に概略的に示されており、接合型電界効果トランジスタ１６のソース端子１７は、この図面ではエピタキシャル層２２の上部に位置し、これに対してドレイン端子１８はエピタキシャル層２２の下部に位置する。接合型電界効果トランジスタのゲート端子１９はｐ型ドーピング領域４０に接続されている。したがって、このｐ型ドーピング領域４０が接合型電界効果トランジスタ１６のゲートである。
【００４９】
他の重要な設計パラメータは領域４０および領域４２のドーピングである。図４は、ｎ型ドーピング領域４２のための可能なドーピング濃度を、異なるＪＦＥＴピンチオフ電圧ＵｇＪＦＥＴｔｈｒのためのｎ型ドーピング領域４２の幅の関数として示す線図である。すなわち、パラメータの適宜な選択によってＪＦＥＴのピンチオフ電圧を調節することができる。示されている全ての値は、この場合、ｐ型ドーピング領域の５＊１０１８／ｃｍ３のドーピング濃度について計算されている。曲線１０１はそれぞれのドーピング濃度におけるｄ＿ｊｆｅｔのための最小値を示す。曲線１０２はＪＦＥＴピンチオフ電圧Ｕｇｔｈｒ＝５Ｖに当てはまり、曲線１０３はＪＦＥＴピンチオフ電圧Ｕｇｔｈｒ＝１０Ｖに当てはまり、曲線１０４はＪＦＥＴピンチオフ電圧Ｕｇｔｈｒ＝２０Ｖに当てはまり、曲線１０５はＪＦＥＴピンチオフ電圧Ｕｇｔｈｒ＝５０Ｖに当てはまる。
【００５０】
図５は、図４に類似した線図を示し、ｐ型ドーピング領域のための５＊１０１７／ｃｍ３のドーピング濃度に基づいている点が異なっている。
【００５１】
コンタクト１７および１９（図２および図３参照）の間に印可されたＪＦＥＴ領域のピンチオフ電圧ＵｇＪＦＥＴｔｈｒは、ｎ側の空間電荷ゾーンがｄｊｆｅｔと同じ大きさになること、すなわち、ｐ型ドーピング領域４０の間では、ｎ型ドーピング領域４２のｎ型多数電荷担体の準中性領域が消滅することを特徴とする。短絡特性を考慮するために、一般に素子の名目の遮断強度の５０％に相当する電圧Ｕｄｓ＝Ｕｃｃが印可されている場合に得られる飽和電流ＩＤｓａｔについて、ｎ型多数電荷担体のためには、電流が制限された状態にＪＦＥＴを移行させるＪＦＥＴ領域２４のｎ型開口まで電位降下「ＵＭＯＳ」が到達するように、ＭＯＳ領域内の深さｔｊｆｅｔおよびｎ型ドーピングが選択される。換言すれば、バイアス電圧によって、ｎ型層４２を包囲するｐｎ接合部の空間電荷ゾーンがｄｊｆｅｔ以上となるように拡大する。ＵＭＯＳは、少なくとも１Ｖ、一般に５Ｖ〜２０Ｖの値を適宜に有する。有意義な上限はカットオフ電圧の２０％であってもよい。
【数５】
2019514206.tif 000007
が成り立ち、線積分のための経路が図６にＩｎｔ１として示されている。線積分Ｉｎｔ１は、ソース領域３４からエピタキシャル層２２を通ってｎ型ドーピング領域４２へ延在している。
【００５２】
ＪＦＥＴ領域内のｎ型領域４０およびｐ型領域４２の横方向の寸法およびドーピング濃度は、Ｕｄｓ＝０Ｖの場合にｎ型開口ｄｊｆｅｔがＮＡとＮＤとの間のｐｎ接合部の２倍のｎ側の空間電荷領域よりも大きく、これにより電圧がない状態でＪＦＥＴ領域のｎ型領域内に電流を運搬するために多数電荷担体が残っているように選択される。一次元の階段式のｐｎ接合の場合には、これにしたがって理想的な一般的設計規則
【数６】
2019514206.tif 000008
が生じる。
【００５３】
ｄｊｆｅｔのための限界値は、図４および図５にそれぞれｄ＿ｊｆｅｔ＿ｍｉｎとして示した最下部の曲線に相当する。実際の空間幾何学およびドーピング配分についてそれぞれの関係を分析的に示すことはできないが、しかしながら、同様に存在し、数値的に解答できる。この場合、Ｕｂｉは、外部から印可された電圧なしに既に価電子帯および伝導帯のドーピングに基づいてｐｎ接合部を介して降下する「ビルトイン」電圧を表す。ＮＡは、ｐ型ドーピング濃度およびＮＤはｎ型ドーピング濃度である。
【００５４】
図７は、それぞれ中間層２４の上方および下方に配置された遷移層５０．１，５０．２を備える実施形態の横断面図を示す。遷移層５０．１，５０．２はそれぞれエピタキシャル層２２．１もしくは２２．２よりも高濃度のｎ型ドーピングを備える。このような構成によって、大きい空間電荷領域もしくは電流狭窄部がｐ型ドーピング領域４０との垂直方向のｐｎ接合部に形成されることが阻止される。さらにｐｉｊｆｅｔがＪＦＥＴ構造の横方向の寸法として示されている。
【００５５】
図８は、図６に示した実施例の別の構成を示す。この構成は、ソース領域３４とエピタキシャル層２２との間に配置された第３遷移層５０．３によって優れている。３つの遷移層ｎＳｐ１，ｎＳｐ２およびｎＳｐ３のドーピングは異なっていてもよいことも同様に明らかである。
【００５６】
図９は、遷移層がＭＯＳＦＥＴの横断面全体を覆っておらず、部分的にのみ層に延在している実施形態を示す。したがって、これらの遷移層は「遷移領域」または「拡散領域」５２．１，５２．２，５２．３と呼ばれる。遷移領域５２．１は、この場合にも中間層２４とエピタキシャル層２２との間の領域の中間層２４の上方に位置する。遷移領域５２．２は中間層２４とエピタキシャル層２２との間の中間層２４の下方に位置する。この場合、遷移領域５２．１，５２．２は２つのｐ型ドーピング領域４１．１，４０．２の間のｎ型ドーピング領域４２をそれぞれ覆っている。さらに遷移領域５２．１，５２．２は中間層２４のｎ型ドーピング領域４２の両側で、隣接するｐ型ドーピング領域４０．１，４０．２の小部分を覆っている。この場合、ｐ型ドーピング領域４０．１，４０．２の間の「空隙」を超える遷移領域５２．１，５２．２の寸法は、中間層のｎ型ドーピング領域４２の半分の幅よりも幾分大きい。
【００５７】
第３遷移領域５２．３は、ゲート領域３６、ｐ型ボディ６４、およびエピタキシャル層が隣接する領域に配置されている。第３遷移領域５２．３は比較的小さい寸法を備える。ＮＡおよびＮＤ、すなわちｐｐｊｆｅｔおよびｎｊｆｅｔ、およびＮＤＥＰＩならびにＭＯＳＦＥＴボディとＪＦＥＴ領域との間のドーピング濃度は必ずしも一定ではなく、むしろ位置に依存していてもよいことは明らかである。
【００５８】
図１０は、中間層２４の構成のための別の可能性を示す。この場合にも電流狭窄を阻止することが目的である。図示の実施例では、このことは、ｐ型ドーピング領域４０がエピタキシャル層２２の近傍で幾分「引き戻されている」ことによって達成される。中間層２４は、原則的には同一に構成されているが、しかしながら横方向の寸法が異なる独立した３つの層２４．１，２４．２，２４．３から構成されているとみなすことができる。真ん中の層２４．２は実質的に既に説明した実施例と同様に構成されている。この層２４．２は３つの層２４．１，２４．２，２４．３のうちで最も厚い層であってもよい。特に真ん中の層２４．２のｎ型ドーピング領域４２．２の幅は、既に説明した実施例のｎ型ドーピング領域４０の幅に等しい。しかしながら、ｎ型ドーピング領域４０の上層２４．１および下層２４．３はより大きい寸法を有する。全体としてｎ型ドーピング領域４０のためには砂時計状または二重漏斗状の横断面が生じる。
【００５９】
図１１は、中間層２４の上方のエピタキシャル層２２．１の構成が異なっている３つの実施形態を示す。図１１の左部分には、ゲートトレンチ３９の下方でエピタキシャル層２２に、中間層２４にまで到達するｐ型ドーピング領域６２．１が挿入されている実施例を示す。換言すれば、ゲートトレンチ３９と中間層２４との間の領域の大部分にｐ型ドーピング材料が充填されている。ゲートトレンチ３９の下方に位置する中間層２４の領域は同様にｐ型ドーピング材料からなる。したがって、これまでに説明した実施形態と比較した場合、ゲートトレンチ３９の下方ではｎ型ドーピング材料がｐ型ドーピング材料によって置換される。
【００６０】
図１１の中央部分では、ｐ型ボディ領域６４の下方に別のｐ型ドーピング領域６２．２が配置されている。このｐ型ドーピング領域６２．２も実質的に合同に中間層２４のｐ型ドーピング領域４０の上部に配置されている。図１１の右部分は、２つのバージョンが互いに組み合わされた実施例、すなわち、ｐ型ドーピング領域６２．１およびｐ型ドーピング領域６２．２の両方を備える実施例を示す。図１１に示した全ての実施例は、チャネル領域に位置しないｐ‐電荷が供給されているという利点を有する。
【００６１】
図１２は、図２および図３に示した実施例に類似した実施例の縦断面図および横断面図を示す。垂直方向に延在する破線により図１２の右側に示した部分の断面図が得られる。ｐ型ドーピング領域４０がソースパッド２に導電接続されていることがわかる。さらに、ゲートトレンチ３９内に配置されたゲート電極３６が接触のために部分的に中断されていることがわかる。技術的には、接触は、例えばトレンチ３９に埋め込まれたコンタクトによって、ｐ型ドーピング領域の間のｐ型ドーピングされた横方向ウェブ６０と組み合わせて実現することができる。これらの横方向ウェブ５０は図１３に示されている。
【００６２】
同様に、深く埋め込まれたコンタクトを介した接触も可能である。平行に延在するＭＯＳセルにつきＪＦＥＴチャネルが２つの場合には、ｐ型領域を電気接続するための横方向ウェブは不可欠ではない。この場合、接触はトレンチに対して平行に延在するＪＦＥＴ構造に制限されておらず、ＪＦＥＴ格子（ＪＦＥＴ領域のｐ型領域）と接触部との間の接触点において点状に行うこともできる。同様に、活性のＭＯＳセルの外部でｐ型領域に接触することも可能である。
【００６３】
図１３は、図１２の水平方向の破線に沿った水平方向断面図を示す。したがって、この断面は中間層２４を通って、および中間層に対して平行に延在する。破線により、図示の平面に位置するゲート領域３６が示されている。トレンチ３９の中断によりｐ型ドーピング領域４０の垂直方向の接触が実施された後に、中間層２４のｎ型ドーピング領域４２が中断されることによって、個々のｐ型ドーピング領域４０が互いに接続されることがわかる。
【００６４】
図１４は、図１３に類似した図を示す。この場合にも破線によって示したゲート領域３６に基づいて、ＭＯＳＦＥＴの残り部分に対して中間平面２４を随意の角度αだけ回転することができることが明らかである。換言すれば、例えばゲートトレンチ３９と中間層２４のｎ型ドーピング領域４２との間には、例えば２０°、４５°、または９０°の角度が生じてもよい。しかしながら、中間層２４のｎ型ドーピング領域４２はゲート領域に対して平行に延在していてもよいことは自明である。同様に異なる周期性も可能である。
【００６５】
図１５は、中間層２４の構造、ならびにここでも中間層２４のｎ型ドーピング領域４２およびｐ型ドーピング領域４０の間隔および数のみが異なる本発明によるＭＯＳＦＥＴ２０の２つの実施形態を示す。図１５の左部分には、ＭＯＳセルにつき中間層２４のｎ型ドーピング領域４２を１つしか備えていない実施例が示されている。これに対して、図１５の右部分に示した実施例は単位セルにつき５つのｎ型ドーピング領域４２を備え、これらのうち１つのｎ型ドーピング領域４２はゲートトレンチ３９の下方の中央に位置するが、ハーフセルしか示されていないので、半分しか示されていない。ｎ型ドーピング領域４２の間に位置するｐ型ドーピング領域４０は、ｎ型ドーピング領域４２よりも幾分幅が広く構成されている。
【００６６】
図１６は、一般的な実施例を示す。全ての重要な寸法がもう一度図面に説明されている。他の図面に既に示した符号が用いられている。
【００６７】
図１７は、異なるトランジスタ概念へのこの概念の適用性を示す。図１７の左部分には、既知のようにトレンチ型ＭＯＳＦＥＴにこの概念が組み込まれていることがわかる。図１７の中央部には、本発明による中間層２４を備えるＤＭＯＳ（二重拡散金属酸化物半導体：英語ではdouble‐diffused metal‐oxide semiconductor field effect transistor）が示されている。図１７の右部分には、本発明による中間層２４を備えるＶＭＯＳ（縦型Ｖ溝ＭＯＳＦＥＴ：英語ではv‐groved MOS field‐effect transistor）が示されている。
【００６８】
図１８は、本発明による２つのＭＯＳＦＥＴ１０８，１０９と比較した従来のＭＯＳＦＥＴの初期特性線１０７を示す。従来のＭＯＳＦＥＴでは、ドレイン電圧の上昇に伴い飽和電流が次第に増加していることがわかる。本発明によるＭＯＳＦＥＴでは、ドレイン電圧が低い場合に著しい電圧上昇が見られる（すなわち、良好な順方向抵抗）。ドレイン電圧が高くなった場合には、ほぼ水平な特性線へ急激な移行が生じる。ドレイン電圧が接合型電界効果トランジスタのピンチオフ電圧に到達した場合には移行が生じる。本発明による２つのＭＯＳＦＥＴ特性線の比較からわかるように、構成および設計に応じて、ドレイン電圧が高い場合、すなわち、電圧が移行電圧を超えた場合に飽和電流を異なる値に設定することができる。好ましくは、ＭＯＳＦＥＴがスイッチオンされた状態でピンチオフ電圧が明らかに一般的な順方向電圧を超えているが、しかしながら、ＭＯＳＦＥＴのカットオフ電圧の２０％を上回らないように、ＪＦＥＴのピンチオフ電圧の位置が選択される。
【００６９】
上記全ての実施例では、本発明による概念から離れることなしにドーピングの符号を入れ換えることもできることは自明である。換言すれば、上記全てのｎ型ドーピングはｐ型ドーピングと入れ換えることができ、またはその逆もいえる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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