(57)【要約】  一実施形態では、ワイドバンドギャップ半導体パワーデバイスは、ワイドバンドギャップ半導体基板層と、ワイドバンドギャップ半導体基板層の上方に配置されたエピタキシャル半導体層と、エピタキシャル半導体層の一部の真上に配置されたゲート誘電体層と、ゲート誘電体層の真上に配置されたゲート電極とを含む。ゲート電極は、ゲート誘電体層の真上に配置されたｉｎ−ｓｉｔｕドープ半導体層と、ｉｎ−ｓｉｔｕドープ半導体層の真上に配置された金属含有層とを含む。【選択図】図１
2019506751.tif 000002
【特許請求の範囲】
【請求項１】
ワイドバンドギャップ半導体パワーデバイス（１０）であって、
ワイドバンドギャップ半導体基板層（１４）と、
前記ワイドバンドギャップ半導体基板層（１４）の上方に配置されたエピタキシャル半導体層（１６）と、
前記エピタキシャル半導体層（１６）の一部の真上に配置されたゲート誘電体層（２４）と、
前記ゲート誘電体層（２４）の真上に配置されたゲート電極（２６）と、
を備え、
前記ゲート電極（２６）が、
前記ゲート誘電体層（２４）の真上に配置されるｉｎ−ｓｉｔｕドープ半導体層と、
前記ｉｎ−ｓｉｔｕドープ半導体層の真上に配置される金属含有層（３０）と、
を備える、
ワイドバンドギャップ半導体パワーデバイス（１０）。
【請求項２】
前記ゲート誘電体層（２４）に最も近接して配置される前記ｉｎ−ｓｉｔｕドープ半導体層の一部のドーピング濃度が、前記ゲート電極（２６）の前記ｉｎ−ｓｉｔｕドープ半導体層の他の領域のドーピング濃度以下である、請求項１に記載のワイドバンドギャップ半導体パワーデバイス（１０）。
【請求項３】
前記ゲート電極（２６）が、多結晶ケイ素を備える、請求項１に記載のワイドバンドギャップ半導体パワーデバイス（１０）。
【請求項４】
前記ゲート電極（２６）が、低圧化学気相成長（ＬＰＣＶＤ）ポリケイ素を備える、請求項３に記載のワイドバンドギャップ半導体パワーデバイス（１０）。
【請求項５】
前記ワイドバンドギャップ半導体基板層（１４）および前記エピタキシャル半導体層（１６）は、炭化ケイ素を備える、請求項１に記載のワイドバンドギャップ半導体パワーデバイス（１０）。
【請求項６】
前記ゲート電極（２６）の前記金属含有層（３０）は、タンタルシリサイド（ＴａＳｉ２）層を備える、請求項１に記載のワイドバンドギャップ半導体パワーデバイス（１０）。
【請求項７】
前記ゲート電極（２６）のシート抵抗が約４．２オーム／平方センチメートル（Ω／ｃｍ２）未満である、請求項１に記載のワイドバンドギャップ半導体パワーデバイス（１０）。
【請求項８】
前記ゲート電極（２６）のシート抵抗が約４Ω／ｃｍ２未満である、請求項７に記載のワイドバンドギャップ半導体パワーデバイス（１０）。
【請求項９】
前記ゲート電極（２６）のシート抵抗が約３．６Ω／ｃｍ２から約３．８Ω／ｃｍ２である、請求項８に記載のワイドバンドギャップ半導体パワーデバイス（１０）。
【請求項１０】
前記エピタキシャル層（１６）が、ソース領域（２０）およびウェル領域（１８）を備え、前記ワイドバンドギャップ半導体パワーデバイスが、前記エピタキシャル層（１６）の前記ソース領域（２０）の一部および前記ウェル領域（１８）の一部の真上に配置されたニッケルシリサイド（ＮｉＳｉ）層（３６）を備える、請求項１に記載のワイドバンドギャップ半導体パワーデバイス（１０）。
【請求項１１】
ワイドバンドギャップパワーデバイス（１０）のゲート電極（２６）を製造する方法であって、
前記半導体層に複数のドーパント原子を配置するためにｉｎ−ｓｉｔｕドーピングを用いながら、前記ワイドバンドギャップパワーデバイス（１０）のエピタキシャル層（１６）の表面に配置されるゲート誘電体層（２４）の真上に半導体層を形成するステップと、
前記半導体層の真上に金属含有層（３０）を形成するステップと、
前記半導体層および前記金属含有層（３０）の両方の一部を除去して、前記半導体層および前記金属含有層（３０）の残りの部分から前記ゲート電極（２６）を形成するステップと、
それに続いて前記ゲート電極（２６）の前記半導体層をアニールして、前記ゲート電極（２６）の前記半導体層に配置される前記複数のドーパント原子を活性化するステップと、
を備える、ワイドバンドギャップパワーデバイス（１０）。
【請求項１２】
前記ワイドバンドギャップパワーデバイス（１０）が、炭化ケイ素（ＳｉＣ）ワイドバンドギャップパワーデバイス（１０）であり、前記半導体層が、多結晶ケイ素半導体層であり、前記金属含有層（３０）が、タンタルシリサイド（ＴａＳｉ２）層である、請求項１１に記載の方法。
【請求項１３】
前記除去するステップが、前記ゲート誘電体層（２４）の相当な部分を除去することなく、前記半導体層および前記金属シリサイドストラップ層（３０）の特定の部分を選択的にエッチングするステップを備える、請求項１１に記載の方法。
【請求項１４】
前記ゲート電極（２６）の前記半導体層および前記金属含有層（３０）の特定の部分を除去した後に、前記ゲート誘電体の少なくとも一部を再形成するステップを備える、請求項１１に記載の方法。
【請求項１５】
アニールする前記ステップが、前記ワイドバンドギャップパワーデバイス（１０）を少なくとも８５０℃で少なくとも１分間加熱するステップを備える、請求項１１に記載の方法。
【請求項１６】
アニールする前記ステップが、前記ワイドバンドギャップパワーデバイス（１０）を少なくとも８５０℃で約５分未満加熱するステップを備える、請求項１１に記載の方法。
【請求項１７】
アニールする前記ステップが、前記ワイドバンドギャップパワーデバイス（１０）を少なくとも９５０℃で約３分加熱するステップを備える、請求項１１に記載の方法。
【請求項１８】
アニールする前記ステップが、前記ワイドバンドギャップパワーデバイス（１０）をパルスレーザアニールを用いて少なくとも９５０℃で１秒未満加熱するステップを備える、請求項１１に記載の方法。
【請求項１９】
アニールする前記ステップが、前記ワイドバンドギャップパワーデバイス（１０）の前記エピタキシャル層（１６）の前記表面に配置されるソース領域（２０）の一部およびウェル領域（１８）の一部の真上にオーミック接触部を形成しながら、前記半導体層の前記複数のドーパント原子を活性化するステップを備える、請求項１１に記載の方法。
【請求項２０】
ワイドバンドギャップパワーデバイス（１０）の半導体ゲート電極を製造する方法であって、
前記ワイドバンドギャップパワーデバイス（１０）を所定の温度に加熱するステップであって、前記ワイドバンドギャップパワーデバイス（１０）が、エピタキシャル半導体層（１６）の表面に配置されるゲート誘電体層（２４）を備える、ステップと、
半導体供給原料ガスの流れおよびドーパント供給原料ガスの流れを活性化して、前記誘電体層（２４）の真上に前記半導体ゲート電極を形成するステップと、
前記半導体ゲート電極をアニールして、前記ドーパント供給原料ガスの前記流れによって前記半導体ゲート電極に予め堆積された複数のドーパント原子を活性化するステップと、
を備える、方法。
【請求項２１】
前記半導体ゲート電極を後にアニールする前に、前記半導体ゲート電極の直上に金属含有層（３０）を形成するステップを備える、請求項２０に記載の方法。
【請求項２２】
前記金属含有層（３０）を形成する前記ステップの前に、半導体ゲート電極をアニールする、請求項２１に記載の方法。
【請求項２３】
前記金属含有層（３０）を形成する前記ステップの後に、半導体ゲート電極をアニールする、請求項２１に記載の方法。
【請求項２４】
活性化する前記ステップが、前記半導体供給原料ガスの前記流れをまず活性化し、前記ドーパント供給原料ガスの前記流れを活性化する前記ステップの前に前記半導体供給原料ガスを所定時間流すことを可能にするステップを備える、請求項２０に記載の方法。
【請求項２５】
活性化する前記ステップが、前記半導体ゲート電極の形成中に１回以上、前記半導体供給原料ガスの前記流れ、前記ドーパント供給原料ガスの前記流れ、またはそれらの組み合わせを変更するステップを備える、請求項２０に記載の方法。
【請求項２６】
前記半導体供給原料ガスがシランを備える、請求項２０に記載の方法。
【請求項２７】
前記ドーパント供給原料ガスが、ホスフィンを備える、請求項２０に記載の方法。
【請求項２８】
アニールする前記ステップが、少なくとも１つの急速熱処理（ＲＴＰ）アニールを備える、請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する発明の主題は、フィールドトランジスタ（例えば、ＭＯＳＦＥＴ、ＤＭＯＳＦＥＴ、ＵＭＯＳＦＥＴ、ＶＭＯＳＦＥＴ、トレンチＭＯＳＦＥＴなど）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、および絶縁ベースＭＯＳ制御サイリスタ（ＩＢＭＣＴ）を含む炭化ケイ素（ＳｉＣ）パワーデバイスなどのワイドバンドギャップ半導体デバイスに関する。
【背景技術】
【０００２】
本セクションは、以下で説明および／または請求する、本開示の様々な態様に関連する可能性のある技術の様々な態様を読者に紹介することを意図している。本説明は、本開示の様々な態様のより良好な理解を促すために、背景情報を読者に提供するのに有用であると考えられる。したがって、これらの記述は、この観点から読まれるべきであり、先行技術の承認（ａｄｍｉｓｓｉｏｎｓ  ｏｆ  ｐｒｉｏｒ  ａｒｔ）として読まれるべきではない。
【０００３】
半導体パワーデバイスは、負荷で消費するためにある形態から別の形態へ電力を変換するために、現代の電気システム全体にわたって広く使用されている。多くの半導体パワーデバイスは、サイリスタ、ダイオード、および様々なタイプのトランジスタ（例えば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、および他の適切なトランジスタ）などの、様々な半導体デバイスおよび構成要素を使用して、所期の機能を実行する。特に、高周波、高電圧、および／または高電流の用途では、ワイドバンドギャップ半導体パワーデバイスは、高温動作、伝導およびスイッチング損失の低減、ならびにダイサイズの縮小の点で、他の半導体デバイスよりも多くの利点を提供することができる。
【０００４】
一部のワイドバンドギャップ半導体パワーデバイスは、スパッタリングまたは蒸着された金属ゲート電極を含むことができる。しかしながら、金属は高温で流動する傾向があるため、金属ゲート電極は、ワイドバンドギャップ半導体パワーデバイスの温度能力および信頼性を低下させる可能性がある。そのようなものとして、いくつかのワイドバンドギャップ半導体パワーデバイスは、多結晶ケイ素（ポリケイ素）ゲート電極を含む。ゲート電極は比較的高い導電性を有するべきであるので、このようなポリケイ素ゲート電極は、典型的には、例えば、塩化ホスホリル（ＰＯＣｌ３）での処理を介してゲート電極の形成後にドープされる。しかしながら、この処理は、ワイドバンドギャップ半導体パワーデバイスに不安定性をもたらす可能性がある。例えば、塩化ホスホリル処理は、一般に、下にあるゲート誘電体の近くで、ゲート電極の下面を含むゲート電極の表面にドーパント原子を蓄積させる。さらに、この処理により、リンドーパント原子の一部がゲート誘電体自体に拡散することになる。ゲート誘電体内および周辺のドーパント拡散は、ゲート−ソースバイアスリークおよびゲート酸化膜経時破壊（ＴＤＤＢ）に悪影響を及ぼし、ワイドバンドギャップ半導体パワーデバイスの性能および信頼性にとって重要である。さらに、ゲート誘電体の形成後にデバイスを熱アニールすると、ゲート誘電体にバルクトラップサイトが生じる可能性があり、デバイス動作中に望ましくない閾値電圧シフトを引き起こす可能性がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２０１５／２３６１５１号明細書
【発明の概要】
【０００６】
一実施形態では、ワイドバンドギャップ半導体パワーデバイスは、ワイドバンドギャップ半導体基板層と、ワイドバンドギャップ半導体基板層の上方に配置されたエピタキシャル半導体層と、エピタキシャル半導体層の一部の真上に配置されたゲート誘電体層と、ゲート誘電体層の真上に配置されたゲート電極とを含む。ゲート電極は、ゲート誘電体層の真上に配置されたｉｎ−ｓｉｔｕドープ半導体層と、ｉｎ−ｓｉｔｕドープ半導体層の真上に配置された金属含有層とを含む。
【０００７】
別の実施形態では、ワイドバンドギャップパワーデバイスのゲート電極を製造する方法は、半導体層内に複数のドーパント原子を配置するためにｉｎ−ｓｉｔｕドーピングを使用しながらワイドバンドギャップパワーデバイスのエピタキシャル層の表面に配置されたゲート誘電体層の真上に半導体層を形成するステップを含む。本方法は、半導体層の真上に金属含有層を形成するステップを含む。本方法はまた、半導体層および金属含有層の両方の一部を除去して、半導体層および金属含有層の残りの部分からゲート電極を形成するステップを含む。本方法は、続いて、ゲート電極の半導体層をアニールして、ゲート電極の半導体層内に配置された複数のドーパント原子を活性化するステップをさらに含む。
【０００８】
別の実施形態では、ワイドバンドギャップパワーデバイスの半導体ゲート電極を製造する方法は、ワイドバンドギャップパワーデバイスを所定の温度に加熱するステップを含み、ワイドバンドギャップパワーデバイスは、エピタキシャル半導体層の表面に配置されたゲート誘電体層を含む。本方法はまた、誘電体層の真上に半導体ゲート電極を形成するために、半導体供給原料ガスの流れおよびドーパント供給原料ガスの流れを活性化するステップを含む。本方法は、半導体ゲート電極をアニールして、ドーパント供給原料ガスの流れによって半導体ゲート電極に予め堆積された複数のドーパント原子を活性化するステップをさらに含む。
【０００９】
本発明のこれらおよび他の特徴、態様、ならびに利点は、図面を通して同様の文字が同様の部品を表している添付の図面を参照して以下の詳細な説明が読まれるときに、よりよく理解されることになるであろう。
【図面の簡単な説明】
【００１０】
【図１】本アプローチの一実施形態による、半導体ゲート電極を有する垂直ｎチャネル電界効果トランジスタのアクティブセルの断面模式図である。
【図２】本アプローチの一実施形態による、ワイドバンドギャップパワーデバイスを製造するプロセスを示すフロー図である。
【図３】本アプローチの一実施形態による、ワイドバンドギャップパワーデバイスのゲート電極を製造するプロセスを示すフロー図である。
【図４】半導体層を形成した後の本アプローチの様々な実施形態のゲート電極の部分断面模式図である。
【図５】半導体層を形成した後の本アプローチの様々な実施形態のゲート電極の部分断面模式図である。
【図６】半導体層を形成した後の本アプローチの様々な実施形態のゲート電極の部分断面模式図である。
【図７】従来の塩化ホスホリルドーピング処理を用いてドープされた半導体層の二次イオン質量分析（ＳＩＭＳ）データを示すプロットの図である。
【図８】本技術の実施形態による、ｉｎ−ｓｉｔｕドーピング後の半導体層の一実施形態のＳＩＭＳデータを示すプロットの図である。
【図９】従来のドープされた半導体層および金属シリサイド層の形成後に部分的に製造されたワイドバンドギャップデバイスの表面プロファイルを示す図である。
【図１０】本アプローチの実施形態による異なるアニーリング手順を利用しながら、ｉｎ−ｓｉｔｕドープ半導体層および金属シリサイド層の形成後に部分的に製造されたワイドバンドギャップデバイスの表面プロファイルを示す図である。
【図１１】本アプローチの実施形態による異なるアニーリング手順を利用しながら、ｉｎ−ｓｉｔｕドープ半導体層および金属シリサイド層の形成後に部分的に製造されたワイドバンドギャップデバイスの表面プロファイルを示す図である。
【図１２】本アプローチの実施形態による異なるアニーリング手順を利用しながら、ｉｎ−ｓｉｔｕドープ半導体層および金属シリサイド層の形成後に部分的に製造されたワイドバンドギャップデバイスの表面プロファイルを示す図である。
【発明を実施するための形態】
【００１１】
１つまたは複数の特定の実施形態について、以下で説明する。これらの実施形態の簡潔な説明を提供するために、実際の実装のすべての特徴が本明細書で説明されているわけではない。エンジニアリングまたは設計プロジェクトのような実際の実施の開発においては、開発者の特定の目的を達成するために、例えばシステム関連および事業関連の制約条件への対応など実施に特有の決定を数多くしなければならないし、また、これらの制約条件は実施ごとに異なる可能性があることを理解されたい。さらに、このような開発作業は複雑で時間がかかるかもしれないが、にもかかわらず、この開示の利益を得る当業者にとっては、設計、製作、および製造の日常的な仕事であることを理解されたい。
【００１２】
本発明の様々な実施形態の要素を紹介するとき、単数の表現（「１つの（ａ、ａｎ）」および「その（ｔｈｅ）」）は、その要素が１以上あることを意味するものである。「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、および「有する（ｈａｖｉｎｇ）」という用語は、包括的なものであって、列挙された要素以外の付加的な要素があり得ることを意味するものである。さらに、本開示の「一実施形態」または「実施形態」への言及は、列挙された特徴が組み込まれた、さらなる実施形態の存在を除外すると解釈されることを意図してはいないことを理解されたい。本明細書で使用される場合、「上」および「下」という用語は、デバイスの特徴の位置を記述するために使用される場合、デバイスの特定の向きにおいて、互いに上または下にある２つの特徴を記述することを意図しており、それらの間に配置された介在特徴を含む可能性もあり、含まない可能性もある。本明細書で使用される場合、「真上に」または「真下に」という用語は、デバイスの特定の向きで互いに直接接触する２つの特徴を記述することを意図している。
【００１３】
上述のように、ワイドバンドギャップ半導体パワーデバイスは、半導体（例えば、ポリケイ素）ゲート電極を含むことができる。しかし、形成後にそのような半導体電極をドープするために使用される典型的なドーピング処理は、これらのワイドバンドギャップ半導体パワーデバイスの性能および信頼性に悪影響を及ぼす可能性がある。したがって、本実施形態は、ワイドバンドギャップ半導体パワーデバイスおよびその製造方法に関し、ゲート電極の半導体部分は、製造中にｉｎ−ｓｉｔｕドーピングされ、次いで、半導体ゲート電極のドーパント原子は、その後に、１つまたは複数の後のアニールステップの間に活性化される。さらに、ｉｎ−ｓｉｔｕドーピングのパラメータおよびアニールステップの条件は、半導体ゲート電極全体にわたるドーパント原子の分布を制御するように調整することができる。したがって、本実施形態は、ドーパント原子の表面蓄積を低減し（例えば、ほとんど、または全くない）、さらに下にあるゲート誘電体層に拡散されるドーパント原子を低減した（例えば、ほとんど、または全くない）半導体ゲート電極を有するワイドバンドギャップ半導体パワーデバイスの製造を可能にし、性能と信頼性を向上させる。
【００１４】
本発明のアプローチは、例示的なＳｉＣ  ＭＯＳＦＥＴデバイスに関連して具体的に後述するが、本アプローチは、他のタイプの材料システム（例えば、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）、ダイアモンド（Ｃ）、または他の任意の適切なワイドバンドギャップ半導体）、およびｎ−およびｐ−チャネル設計の両方を利用する他のタイプのデバイス構造（例えば、ＵＭＯＳＦＥＴ、ＶＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、絶縁ベースＭＯＳ制御サイリスタ（ＩＢＭＣＴ）、または他の任意の適切なＦＥＴおよび／またはＭＯＳデバイス）に適用可能とすることができることを認識すべきである。
【００１５】
前述のことを考慮して、図１は、垂直ｎチャネル電界効果トランジスタ（以下、ＭＯＳＦＥＴデバイス１０）のアクティブセルの一実施形態を示す。ＭＯＳＦＥＴデバイス１０の特定の構成要素をより明確に示すために、一般的に理解されている特定の設計要素（例えば、上部メタライゼーション、パッシベーション、エッジ終端など）は省略されていることが理解されよう。図１に示したＭＯＳＦＥＴデバイス１０は、第１の導電型（例えば、ｎ型）を有するワイドバンドギャップ半導体基板層１４の側面に配置されるドレイン電極１２を含む。第１の導電型を有するエピタキシャル半導体層１６（例えば、ｎ型エピタキシャルＳｉＣ層）は、基板層１４の真上に配置される。例えば、ある実施形態では、エピタキシャル半導体層１６は、Ｎ＋４Ｈ−ＳｉＣ基板層１４の上に配置された約６×１０１５ｃｍ−３のｎ型エピタキシャルドーピング濃度を有するＳｉＣエピタキシャル層とすることができる。
【００１６】
エピタキシャル半導体層１６は、ドリフト領域１６に隣接し、エピタキシャル半導体層１６の表面２２の近位にある、第１の導電型を有するドリフト領域１７（例えば、ｎ型ドリフト領域１７）と、第２の導電型を有する注入ウェル領域１８（例えば、ｐウェル１８）とを含む。エピタキシャル半導体層１６はまた、ウェル領域１８に隣接してエピタキシャル半導体層１６の表面２２の近位にある、第１の導電型を有する注入ソース領域２０（例えば、ｎ型ソース領域２０）を含む。
【００１７】
図１の実施形態では、ゲート誘電体層２４（ゲート絶縁層２４とも称する）は、エピタキシャル半導体層１６の表面２２の一部の真上に配置され、ゲート電極２６は、ゲート誘電体層２４の真上に配置される。ゲート誘電体層２４は、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素、またはそれらの組み合わせを含むことができることが多い。他の適切な材料は、酸化タンタル（Ｔａ２Ｏ５）、アルミナ（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）または他のガラス形成材料を含むことができる。いくつかの実施形態では、ゲート誘電体層の厚さは、約２０ナノメートル（ｎｍ）から約２００ｎｍの範囲とすることができる。場合によっては、ゲート電極２６の厚さは、例えば、約０．１マイクロメートル（μｍ）から約１μｍの範囲（例えば、約０．５μｍ）とすることができる。
【００１８】
さらに、図示したゲート電極２６は、ゲート誘電体層２４の真上に配置された半導体層２８（例えば、ポリケイ素層２８）を含む。ゲート電極２６はまた、ゲート電極２６の半導体層２８の真上に配置されたストラップ層３０とも称される金属含有層３０を含む。以下により詳細に説明するように、特定の実施形態では、金属含有層３０は、金属ケイ化物（例えば、タンタルシリサイド）を含むか、または金属ケイ化物からなることができる。特定の実施形態では、半導体層２８は、ゲート電極２６の厚さの半分以上（例えば、６０％、約０．２μｍと約０．６μｍとの間、約０．３μｍ）を占めることができる。他の実施形態では、ゲート電極２６は金属含有層３０を含まなくてもよく、ゲート電極２６は本アプローチの効果を否定することなく半導体層２８で完全に構成してもよい。
【００１９】
図１に示すように、ワイドバンドギャップ半導体パワーデバイス１０の表面上に金属（例えば、アルミニウム）ソース電極３２を配置することができる。ゲート電極２６は、ゲート電極２６の上面および側面に等角的に配置された、金属間誘電体層３４とも称する別の誘電体層３４によって、この金属ソース電極３２から絶縁される。さらに、図１に示すように、特定の実施形態では、オーミック接触層３６は、ウェル領域１８およびソース領域２０の一部の真上の、およびソース電極３２の直下の、エピタキシャル半導体層１６の表面２２に配置することができる。これらのオーミック接触層３６は、一般に、ソース電極３２とエピタキシャル半導体層１６の注入領域との間の接触抵抗を低減する。具体例によると、特定の実施形態では、オーミック接触層３６は、金属シリサイド層（例えば、ニッケルシリサイド層）とすることができる。
【００２０】
図２は、本技術によるワイドバンドギャップパワーデバイスを製造するためのプロセス５０の一例を示す。他の実施形態では、図示されたプロセス５０のステップは、他の順序で実行してもよく、追加のステップを実行してもよく、図示されたステップはスキップしてもよいし、削除してもよいことが理解されよう。図示されたプロセスは、例えば、化学気相成長（ＣＶＤ）を用いて、基板層１４の上に（例えば、真上に）エピタキシャル層１６を形成する（ブロック５２）ことから始まる。エピタキシャル層１６が形成されると、エピタキシャル層１６の表面２２に多数のデバイス特徴（例えば、ウェル領域１８、ソース領域２０など）が注入される（ブロック５４）。その後、典型的には、エピタキシャル層１６全体の表面２２の薄い部分を酸化することによって、エピタキシャル層１６の表面２２にゲート誘電体２４を形成する（ブロック５６）。
【００２１】
ブロック５６においてゲート誘電体層２４が形成されると、次いで、ゲート電極２６を製造することができる。図２に示すように、これは、最初に、エピタキシャル層１６の表面２２に配置されたゲート誘電体層２４の真上に半導体層２８を形成する（ブロック５８）ことによって実現することができる。より具体的には、半導体層２８は、ＣＶＤまたは低圧化学気相成長法（ＬＰＣＶＤ）を用いて形成することができ、図３に関して以下により詳細に説明するように、堆積プロセス中にｉｎ−ｓｉｔｕドーピングされる。
【００２２】
ｉｎ−ｓｉｔｕ半導体層２８を形成した後のある時点で、存在するドーパント原子を活性化するために半導体層２８を少なくとも１回アニールしなければならないことが理解されよう。ブロック６０に示すように、特定の実施形態では、半導体層２８は、ブロック５８において半導体層２８を堆積した後に任意選択的にアニールすることができる。他の実施形態では、半導体層２８は、追加的または代替的に、後述するように、後で（例えば、金属シリサイドストラップを形成した後またはオーミック接触アニールステップ中に）アニールすることができる。特定の実施形態では、ブロック６０のアニールは、拡張アニール（例えば、８５０℃で３０分間）、急速熱処理（ＲＴＰ）アニール、またはパルスレーザアニールとすることができる。例えば、ＲＴＰアニールは、より短い時間（例えば、数秒から約５分間、すなわち、約３分間）の比較的高い温度（例えば、８５０℃超、約９００℃から約１２００℃の間、９５０℃）を含むことができる。パルスレーザアニールは、一般に、より短い時間（例えば、１秒未満）のデバイスの極めて迅速な加熱を提供する。例として、例えば、約３０８ナノメートル（ｎｍ）の波長で動作するパルスレーザシステムは、持続時間が非常に短いパルス（例えば、約２００ナノ秒（ｎｓ））で適切な熱エネルギーを提供し、拡散によるこれらのドーパント原子の位置に著しい影響を及ぼすことなくドーパント原子を活性化することができる。
【００２３】
図２に示すプロセス５０は、半導体層の真上に金属含有層３０を形成すること（ブロック６２）に続く。例えば、金属含有層３０は、まず、ポリケイ素半導体層２８の表面上に金属（例えば、タンタル）を堆積させることによって形成することができる。本明細書ではストラップ３０とも称する可能性がある金属含有層３０は、タンタル、ニッケル、モリブデン、コバルト、チタン、タングステン、ニオブ、ハフニウム、ジルコニウム、バナジウム、アルミニウム、クロム、および白金からなる群から選択される金属を含むことができる。いくつかの実施形態では、金属含有層３０は、金属シリサイド、例えば、タンタルシリサイドを含む。一般に、金属含有層３０の目的は、半導体層２８のみで提供する速度を超えてデバイスの動作速度を増加させることである。金属含有層３０は、その幅に沿って複合ゲート抵抗を減少させ、ゲートがその容量をより迅速に充電および放電することを可能にする。上述のように、他の実施形態では、金属含有層３０は使用しなくてもよく、ブロック６２は完全にスキップしてもよい。さらに、上述のように、特定の実施形態では、半導体層２８および金属含有層３０には、追加的または代替的に、拡張アニール（例えば、８５０℃で３０分間）、急速熱処理（ＲＴＰ）アニール、またはパルスレーザアニールを、ブロック６４に示すように、金属含有層３０の形成後に行うことができる。
【００２４】
ブロック５８で形成された半導体層２８およびブロック６２で形成された金属含有層３０は、通常、部分的に形成されたワイドバンドギャップ半導体パワーデバイスの全面にわたって形成されるので、これらの層の一部は、ワイドバンドギャップデバイス１０のゲート電極２６を形成および整形するために後に除去される。例えば、半導体層２８と金属含有層３０との両方で実質的に覆われた部分的に形成されたデバイスの表面は、リソグラフィによってパターン化され、エッチングされてゲート電極２６の寸法を画定することができる。ある実施形態では、ブロック６６に示すように、エッチングは、下にあるゲート誘電体層２４に対して高度に選択的であり、したがって、ゲート誘電体層２４を実質的に除去することなく、金属含有層３０および半導体層２８の両方を除去することを可能にすることができる。その後、ゲート誘電体層２４が前の製造工程によって損なわれた程度に応じて、ブロック６８に示すように、特定の実施形態では、部分的に形成されたデバイスを任意選択的に再酸化してゲート誘電体層２４を再形成することができる。例えば、特定の実施形態では、表面は、酸素（および、場合によっては水素）を含む雰囲気下で約１秒から約３０分間、約７００℃から約９５０℃に加熱することができる。具体例として、特定の実施形態では、酸化技術は、参照によりその全体を本明細書に組み込まれる同時係属中の米国特許出願第１４／１８２，７６５号「ＳＩＬＩＣＯＮ  ＣＡＲＢＩＤＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＥＶＩＣＥＳ，ＡＮＤ  ＭＥＴＨＯＤＳ  ＦＯＲ  ＭＡＮＵＦＡＣＴＵＲＩＮＧ  ＴＨＥＲＥＯＦ」に記載されている１つまたは複数の酸化技術を含むことができる。
【００２５】
図２に示すように、一般的に金属間誘電体層３４と呼ばれる別の誘電体層３４を、部分的に形成されたデバイス１０の表面上に形成することができる（ブロック７０）。例えば、誘電体層３４は、図１に示すように、後にデバイス１０の表面上に堆積されるソース電極３２からゲート電極２６を電気的に絶縁するのに十分な厚さまでＣＶＤによって堆積することができる。したがって、誘電体層３４は、ゲート電極２６の真上に堆積される（そして、概ねそれに適合する）。次いで、ソース領域２０の一部およびエピタキシャル層１６のウェル領域１８の一部を露出させるために、金属間ゲート誘電体３４およびゲート誘電体層２４の両方を除去する（例えば、リソグラフィでパターン化し、エッチング除去する）（ブロック７２）。
【００２６】
その後、特定の実施形態では、ウェル領域１８およびソース領域２０の露出部分上に接触金属（例えば、ニッケル）を堆積させて（ブロック７４）、ソース電極３２とエピタキシャル半導体層１６との間の界面で接触抵抗を低減することができる。この接触金属を堆積した後、部分的に形成されたデバイス１０をアニールして（ブロック７６）、これらの界面でオーミック接触を得ることができる。例えば、特定の実施形態では、このオーミック接触アニールにより、堆積した接触金属の少なくとも一部をエピタキシャル半導体層１６の表面２２と反応させて、図１に示すように、ソース領域２０の一部およびウェル領域１８の一部の真上に金属シリサイド層３６（例えば、ニッケルシリサイド層３６）を形成することができる。特に、ブロック７６のアニールは、ＲＴＰアニール（例えば、９５０℃で３分間）またはパルスレーザアニールとすることができる。上述したように、特定の実施形態では、ブロック７６のアニールは、ゲート電極２６の半導体層２８内のドーパント原子を活性化することができるデバイス１０が受ける唯一のアニールステップとすることができる。当業者には理解されるように、他のステップ（例えば、ソース電極３２の堆積、ドレイン電極１２の堆積、１つまたは複数のパッケージングステップ）を実行して、ワイドバンドギャップパワーデバイス１０の構築を完了することができることが理解されよう。
【００２７】
図３は、図２のブロック５８に概ね記載されるように、ＣＶＤまたはＬＰＣＶＤおよびｉｎ−ｓｉｔｕドーピングを使用しながら、ゲート誘電体層２４の真上にゲート電極２６の半導体層２８を形成するプロセス８０の一実施形態を示す。プロセス８０は、部分的に形成されたワイドバンドギャップ半導体パワーデバイス１０を所定の温度に加熱すること（ブロック８２）から始まる。例えば、部分的に形成されたワイドバンドギャップ半導体パワーデバイス１０は、図２のブロック５６で説明したように、エピタキシャル半導体層１６の表面２２にわたって配置されたゲート誘電体層２４を含む。この部分的に形成されたデバイス１０は、ゲート電極２６の半導体層２８の堆積の準備において、約５００℃から約６００℃（例えば、５６０℃）に加熱することができる。
【００２８】
図３に示すプロセス８０に続いて、１つまたは複数の半導体供給原料ガスの流れを活性化することができる（ブロック８４）。例えば、特定の実施形態において、半導体供給原料ガス流は、シラン（ＳｉＨ４）を含むか、または本質的にシラン（ＳｉＨ４）からなることができる。さらに、同時にまたは後で、ドーパント供給原料ガスの流れを活性化することができる（ブロック８６）。例えば、特定の実施形態では、ドーパント供給原料ガス流は、ホスフィン（ＰＨ３）（例えば、アルゴン中の１％ＰＨ３）を含むか、または本質的にホスフィン（ＰＨ３）からなることができる。半導体供給原料ガスと共に添加されるドーパント供給原料ガスの量は、ゲート電極２６の半導体層２８の形成中に変更することができる。堆積条件に基づいて、半導体層２８は、特定の堆積速度（例えば、毎分約２０オングストローム（Å））で形成され、したがって、半導体供給原料ガス流およびドーパント供給原料ガス流は、所望の厚さの半導体層２８を提供するのに適切な時間（例えば、１００〜２００分）で不活性化することができることが理解されよう。
【００２９】
特定の実施形態では、半導体供給原料ガスは、ゲート誘電体層２４に最も近い半導体層２８のより早く形成された部分のドーパント濃度がゲート電極２６の半導体層２８の後に形成された部分におけるドーパント濃度よりも低くなるように、ドーパント供給原料ガスの前に活性化することができる。例えば、図４は、このストラテジに従って堆積後にゲート誘電体層２４の真上に配置されたゲート電極２６の一実施形態を示す。図４に示すように、半導体層２８の下部９０は、ドーパント供給原料ガス流が活性化される前に形成され、したがって、この部分は、あまりドーパント原子を含まない。半導体層２８の上部９２は、ドーパント供給原料ガス流が活性化された後に形成され、したがって、この部分は、相当な量のドーパント原子を含む。したがって、図４に示すように、ゲート誘電体２４に最も近い半導体層２８の下部９０におけるドーパント原子の蓄積が回避される。
【００３０】
特定の実施形態では、ドーパント供給原料ガス流は、半導体供給原料ガス流と同時に活性化することができ、ドーパント供給原料ガス流は、堆積の開始付近で比較的低く、堆積の終了付近で相対的に高くなる可能性がある。例えば、図５は、このストラテジに従って堆積後にゲート誘電体層２４の真上に配置された半導体層２８の一実施形態を示す。図５に示すように、半導体層２８の下部１００は、ドーパント供給原料ガス流が比較的低い場合に形成され、したがって、ドーピング濃度が比較的低い。半導体層２８の中間部分１０２は、ドーパント供給原料ガス流が増加した後に形成され、したがって、この部分のドーピング濃度は比較的高い。半導体層２８の上部１０４は、ドーパント供給原料ガス流が再び増加した後に形成され、したがって、この部分のドーピング濃度は、半導体層２８で相対的に最も高い。したがって、図５に示すように、この方法はまた、ゲート誘電体２４に最も近い半導体層２８の下部１００にドーパント原子が蓄積することを回避する。
【００３１】
特定の実施形態では、ドーパント供給原料ガス流は、半導体供給原料ガス流と同時に活性化することができ、ドーパント供給原料ガス流は、堆積の全体を通じて徐々に増加させることができる。例えば、図６は、このストラテジに従って堆積後にゲート誘電体層２４の真上に配置された半導体層２８の一実施形態を示す。図６に示すように、半導体層２８は、ドーパント供給原料ガス流が堆積の過程にわたって比較的低い流量から比較的高い流量に徐々に変化するにつれて形成された。したがって、図６に示すように、この方法はまた、ゲート誘電体２４の最も近くに配置される半導体層２８の部分にドーパント原子が蓄積することを回避する。
【００３２】
本技術によって提供されるゲート電極２６内のドーパントの位置の改善をよりよく説明するために、図７は、ゲート誘電体層２４の真上に配置され、従来の塩化ホスホリルドーピング処理（例えば、塩化ホスホリルの雰囲気中で９００℃で１０分間）を用いてドープした、約３０００Åポリケイ素半導体層２８の二次イオン質量分析（ＳＩＭＳ）を示すプロット１２０である。図７のプロット１２０において、ｘ軸はポリケイ素半導体層２８の深さをオングストロームで表し、左側のｙ軸は原子数／ｃｍ３のリン濃度を表し、右側のｙ軸は任意の単位の酸素濃度を表す。プロット１２０の曲線１２２によって示されるように、リンの濃度は、曲線１２４によって表される酸素信号の突然の増加によって示されるように、約３０００Åで急激に増加し、ゲート誘電体層２４が始まる。したがって、プロット１２０は、従来の塩化ホスホリルドーピング処理を用いて形成されたゲート電極の、ゲート誘電体層２４に最も近い、半導体層２８の底面におけるドーパント原子の蓄積を示す。
【００３３】
対照的に、図８は、本技術に従ってｉｎ−ｓｉｔｕドーピング後にゲート誘電体層２４の真上に配置された約３０００Åのポリケイ素半導体層２８の一実施形態のＳＩＭＳデータを示すプロット１４０である。プロット１４０の曲線１４２によって示されるように、リン濃度は、曲線１４４によって表される酸素信号の突然の増加によって示されるように、ゲート誘電体層２４が約３２５０Å付近に達するまで、深さが増加するにつれて徐々に減少する。したがって、図８のプロット１４０は、ゲート誘電体層２４に最も近いポリケイ素半導体層２８の底面におけるドーパント原子の濃度または蓄積の減少を示す。アニーリング（例えば、図２のブロック６０、６４、および／または７６に記載されている）は、ゲート誘電体層２４に最も近い半導体層２８の底面におけるドーパント原子の蓄積を促進することもできることが理解されよう。しかしながら、現在のところ、１つまたは複数のアニールするステップの条件は、図８のプロット１４０に示されるように、ゲート誘電体層２４に最も近い、半導体層２８の底面におけるドーパント原子の濃度または蓄積の減少を少なくとも部分的に保持するように調整および制御することができると考えられている。
【００３４】
さらに、ゲート電極２６の半導体層２８のｉｎ−ｓｉｔｕドーピングは、他の利点を提供する。例えば、表１に示すように、従来の塩化ホスホリル処理を受けたデバイスＤ１は、約３０オーム／平方センチメートル（Ω／ｃｍ２）から約５０Ω／ｃｍ２のシート抵抗を示した。これと比較して、デバイスＤ２によって示されるように、ｉｎ−ｓｉｔｕドーピングされた半導体層のシート抵抗は、一般に、３０Ω／ｃｍ２未満である。この低減されたシート抵抗は、他のデバイスと比較して、本アプローチのワイドバンドギャップパワーデバイスの実施形態に性能改善をもたらすことができることが理解されよう。
【００３５】
【表１】
2019506751.tif 000003
従来の塩化ホスホリル処理（すなわち、塩化ホスホリルの雰囲気中で９００℃で１０分間）を受けたワイドバンドギャップ半導体デバイス（Ｄ１）と、本アプローチに従ってｉｎ−ｓｉｔｕドーピングされたゲート電極を有するワイドバンドギャップ半導体デバイス（Ｄ２、Ｄ３、Ｄ４）の実施形態との比較である。
【００３６】
表１はまた、（例えば、図２のブロック６０、６４、および７６で説明したような）アニールするステップが、従来のドープされたデバイスＤ１に対して特定の予想外の性能上の利点をさらに可能にすることができることを示している。例えば、ゲート電極２６のＴａＳｉ２金属含有層３０を形成した後にＲＴＰアニールのみを受けた本アプローチのデバイスＤ４は、従来のドープされたデバイスＤ１よりも実質的に低いシート抵抗（例えば、約１５％から約３０％の間）を示す。例えば、特定の実施形態では、本アプローチは、約４．２オーム／ｃｍ２未満（例えば、４．２オーム／ｃｍ２未満、約３．６オーム／ｃｍ２から約３．８オーム／ｃｍ２）のシート抵抗を有するゲート電極（金属含有層３０の有無にかかわらず）を有するワイドバンドギャップ半導体パワーデバイスの製造を可能にすることができる。この低減されたシート抵抗は、他のデバイスと比較して、本アプローチのワイドバンドギャップパワーデバイスの実施形態に性能改善をもたらすことができることが理解されよう。
【００３７】
また、表１は、（例えば、図２のブロック６０、６４、および７６で説明したような）アニールするステップが、ＴａＳｉ２金属含有層３０の堆積後の表面の粗さにおいて予想外の役割を果たす可能性があることも示している。例えば、図９は、ＰＯＣｌ３および金属シリサイド堆積処理後のデバイスＤ１の比較的平滑な表面に沿った表面粗さの低さを示すプロット１５０である。本アプローチの実施形態では、ｉｎ−ｓｉｔｕドーピングおよび／またはアニーリングにより、さらなる表面粗さをもたらす可能性がある。例えば、拡張アニーリング処理を受けた本アプローチの実施形態Ｄ２およびＤ３は、それぞれ図１０および図１１のプロット１６０および１７０に示されるように、どちらもさらなる表面粗さを示した。しかし、驚くべきことに、ＲＴＰアニールのみを受けた本アプローチの実施形態Ｄ４は、図１２のプロット１８０によって示されるように、非常に低い表面粗さをもたらした。この低い表面粗さは、本アプローチのワイドバンドギャップ半導体パワーデバイスの性能および信頼性をさらに改善すると考えられる。例えば、特定の領域を薄くすることによって粗い導電性表面上に配置され、それによって、導電層２６と３２との間に潜在的な漏れ経路を形成すると、誘電体パッシベーションの完全性が損なわれる可能性がある。さらに、図１０および図１１に見られる粗さは、下にあるゲート誘電体層２４の完全性を損なう可能性があるゲート電極２６の上部界面およびベース界面の両方で起こる可能性がある。最後に、下にあるゲート誘電体層２４の過剰な部分を除去することなく、粗いゲート電極２６を選択的にエッチングすることが困難であり、これにより、このゲート誘電体層２４の電気的信頼性が低下し、損なわれる。したがって、図１２のプロット１８０によって示されるように、本実施形態が非常に平滑なゲート電極２６の製造を可能にすることは有利である。
【００３８】
本技術の技術的効果には、ｉｎ−ｓｉｔｕドーピングされたゲート電極を有するワイドバンドギャップ半導体パワーデバイスを製造するためのシステムおよび方法が含まれる。ゲート電極の半導体層の開示された形成中に、ドーパント供給原料ガスの流れを制御して、半導体層内のドーパント原子を戦略的に位置決めすることができる。ゲート誘電体層の、またはその近傍のドーパントの蓄積を低減または排除することにより、本技術に従って、性能および信頼性が改善されたワイドバンドギャップ半導体パワーデバイスを製造することができる。
【００３９】
本明細書は、最良の形態を含めて、本発明を開示するために実施例を用いており、また、任意のデバイスまたはシステムを製作し使用し、任意の組み込まれた方法を実行することを含めて、いかなる当業者も本発明を実施することが可能となるように実施例を用いている。本発明の特許可能な範囲は、特許請求の範囲によって定義され、当業者が想到する他の実施例を含むことができる。このような他の実施例は、特許請求の範囲の文言との差がない構造要素を有する場合、または特許請求の範囲の文言との実質的な差がない等価の構造要素を含む場合、特許請求の範囲の技術的範囲に包含される。
【符号の説明】
【００４０】
１０  ＭＯＳＦＥＴデバイス、ワイドバンドギャップ半導体パワーデバイス
１２  ドレイン電極
１４  ワイドバンドギャップ半導体基板層
１６  エピタキシャル半導体層
１７  ドリフト領域
１８  注入ウェル領域
２０  注入ソース領域
２２  表面
２４  ゲート誘電体層、ゲート絶縁層
２６  ゲート電極
２８  半導体層、ポリケイ素層
３０  金属含有層、ストラップ層
３２  金属ソース電極
３４  誘電体層、金属間誘電体層
３６  オーミック接触層、金属シリサイド層
【図１】
2019506751.tif 000004
【図２】
2019506751.tif 000005
【図３】
2019506751.tif 000006
【図４】
2019506751.tif 000007
【図５】
2019506751.tif 000008
【図６】
2019506751.tif 000009
【図７】
2019506751.tif 000010
【図８】
2019506751.tif 000011
【図９】
2019506751.tif 000012
【図１０】
2019506751.tif 000013
【図１１】
2019506751.tif 000014
【図１２】
2019506751.tif 000015
【国際調査報告】
2019506751.tif 000016
2019506751.tif 000017
2019506751.tif 000018