(57)【要約】メモリは、メモリセルと、メモリセルに結合された１つのビット線と、１つのビット線に結合されたセンスアンプと、読み出し動作の間にセンスアンプをイネーブルするように構成されるタイミング回路と、タイミング回路からは独立してセンスアンプをイネーブルするように構成される制御回路と、およびセンスアンプが制御回路によってイネーブルされている間、１つのビット線をプルアップするように構成されるプルアップ回路と、を含む。方法は、タイミング回路によって、読み出し動作においてセンスアンプをイネーブルすることを含む。センスアンプは、少なくとも１つのビット線に結合され、および少なくとも１つのビット線はメモリセルに結合される。方法はさらに、第２の動作において、タイミング回路からは独立してセンスアンプをイネーブルすることと、およびセンスアンプが第２の動作においてイネーブルされている間、プルアップ回路によって少なくとも１つのビット線をプルアップすることとを含む。
2019507457.tif 000002
【特許請求の範囲】
【請求項１】
メモリであって、
メモリセルと、
前記メモリセルに結合された少なくとも１つのビット線と、
前記少なくとも１つのビット線に結合されたセンスアンプと、
読み出し動作の間に前記センスアンプをイネーブルするように構成されるタイミング回路と、
前記タイミング回路からは独立して前記センスアンプをイネーブルするように構成される制御回路と、および
前記センスアンプが前記制御回路によってイネーブルされている間、前記少なくとも１つのビット線をプルアップするように構成されるプルアップ回路と、
を備える、メモリ。
【請求項２】
前記制御回路は、ある時間期間の間、前記センスアンプをイネーブルするようにさらに構成され、前記時間期間は、前記メモリの外部の信号に基づく、請求項１に記載のメモリ。
【請求項３】
前記少なくとも１つのビット線の電気的特性に整合するように構成されるダミービット線回路をさらに備え、ここにおいて、前記タイミング回路は、前記ダミービット線回路に応答して前記センスアンプをイネーブルするようにさらに構成される、請求項１に記載のメモリ。
【請求項４】
前記プルアップ回路は、前記読み出し動作に関して、前記少なくとも１つのビット線を事前充電するように構成される事前充電回路を備える、請求項１に記載のメモリ。
【請求項５】
前記制御回路は、前記センスアンプが前記制御回路によってイネーブルされている間、前記少なくとも１つのビット線をプルアップするために前記プルアップ回路をイネーブルするために、前記事前充電回路から読み出し事前充電信号を切り離すようにさらに構成される、請求項４に記載のメモリ。
【請求項６】
前記メモリセルに結合されたワード線と、および
前記センスアンプが前記制御回路によってイネーブルされている間、前記読み出し動作に関して前記ワード線をアサートするように構成されるアドレスデコーダと、
をさらに備える、請求項１に記載のメモリ。
【請求項７】
前記メモリセルを備える複数のメモリセルと、および
前記複数のメモリセルにそれぞれ結合された、前記ワード線を備える複数のワード線と、
ここにおいて、前記アドレスデコーダは、前記センスアンプが前記制御回路によってイネーブルされている間、前記複数のワード線をアサートするようにさらに構成される、
をさらに備える、請求項６に記載のメモリ。
【請求項８】
前記センスアンプの前記イネーブルの間に、前記センスアンプを事前決定された状態に設定するように構成される電圧調整回路をさらに備える、請求項１に記載のメモリ。
【請求項９】
前記制御回路は、前記センスアンプが前記制御回路によってイネーブルされている間に発生したセンスアンプ障害を検出するようにさらに構成される、請求項１に記載のメモリ。
【請求項１０】
前記少なくとも１つのビット線は、差動ビット線のペアを備え、および前記プルアップ回路は、前記センスアンプが前記制御回路によってイネーブルされている間、差動ビット線の前記ペアの各々をプルアップするように構成される、請求項１に記載のメモリ。
【請求項１１】
メモリを動作させるための方法であって、
タイミング回路によって、読み出し動作においてセンスアンプをイネーブルすることと、前記センスアンプは少なくとも１つのビット線に結合されており、および前記少なくとも１つのビット線はメモリセルに結合されている、
第２の動作において、前記タイミング回路からは独立して前記センスアンプをイネーブルすることと、および
前記センスアンプが前記第２の動作においてイネーブルされている間、プルアップ回路によって前記少なくとも１つのビット線をプルアップすることと、
を備える、方法。
【請求項１２】
前記第２の動作において、前記タイミング回路からは独立して前記センスアンプを前記イネーブルすることは、前記タイミング回路からは独立して、ある時間期間の間、前記センスアンプをイネーブルすることを備え、前記時間期間は、前記メモリの外部の信号に基づく、請求項１１に記載の方法。
【請求項１３】
前記タイミング回路は、前記少なくとも１つのビット線の電気的特性に整合するように構成されるダミービット線回路を備える、請求項１１に記載の方法。
【請求項１４】
前記プルアップ回路によって、前記読み出し動作に関して前記少なくとも１つのビット線を事前充電することをさらに備える、請求項１１に記載の方法。
【請求項１５】
前記センスアンプが前記第２の動作においてイネーブルされている間、前記プルアップ回路によって前記少なくとも１つのビット線を前記プルアップすることは、前記プルアップ回路から読み出し事前充電信号を切り離すことを備える、請求項１４に記載の方法。
【請求項１６】
前記読み出し動作に関して、および前記第２の動作に関して、前記メモリセルに結合されたワード線をアサートすることをさらに備える、請求項１１に記載の方法。
【請求項１７】
前記センスアンプが前記第２の動作に関してイネーブルされている間、前記メモリセルを備える複数のメモリセルにそれぞれ結合された、前記ワード線を備える複数のワード線をアサートすることをさらに備える、請求項１６に記載の方法。
【請求項１８】
前記第２の動作に関して、前記センスアンプの前記イネーブルの間に、前記センスアンプを事前決定された状態に設定することをさらに備える、請求項１１に記載の方法。
【請求項１９】
前記センスアンプが前記第２の動作に関してイネーブルされている間に発生したセンスアンプ障害を検出することをさらに備える、請求項１１に記載の方法。
【請求項２０】
前記少なくとも１つのビット線は、差動ビット線のペアを備え、
前記方法が、前記センスアンプが前記第２の動作に関してイネーブルされている間、差動ビット線の前記ペアの各々をプルアップすることをさらに備える、
請求項１１に記載の方法。
【請求項２１】
メモリであって、
複数のメモリセルと、
前記複数のメモリセルにそれぞれ結合された複数のワード線と、
前記複数のメモリセルのうちの１つのメモリセルに結合された少なくとも１つのビット線と、
前記少なくとも１つのビット線に結合されたセンスアンプと、
前記センスアンプをイネーブルするように構成される制御回路と、および
前記センスアンプが前記制御回路によってイネーブルされている間、前記複数のワード線をアサートするように構成されるアドレスデコーダと、
を備える、メモリ。
【請求項２２】
前記センスアンプが前記制御回路によってイネーブルされている間、前記少なくとも１つのビット線をプルアップするように構成されるプルアップ回路をさらに備える、請求項２１に記載のメモリ。
【請求項２３】
前記少なくとも１つのビット線は、差動ビット線のペアを備え、および前記プルアップ回路は、前記センスアンプが前記制御回路によってイネーブルされている間、差動ビット線の前記ペアの各々をプルアップするように構成される、請求項２２に記載のメモリ。
【請求項２４】
前記制御回路は、ある時間期間の間、前記センスアンプをイネーブルするようにさらに構成され、前記時間期間は、前記メモリの外部の信号に基づく、請求項２１に記載のメモリ。
【請求項２５】
前記制御回路は、非読み出し動作において、前記センスアンプをイネーブルするようにさらに構成される、請求項２１に記載のメモリ。
【請求項２６】
読み出し動作の間に前記センスアンプをイネーブルするように構成されるタイミング回路をさらに備え、ここにおいて、前記制御回路は、前記タイミング回路からは独立して前記センスアンプをイネーブルするように構成される、請求項２５に記載のメモリ。
【請求項２７】
前記非読み出し動作において、前記センスアンプが前記制御回路によってイネーブルされている間、前記少なくとも１つのビット線をプルアップするように構成され、および読み出し動作に関して、前記少なくとも１つのビット線を事前充電するように構成されるプルアップ回路をさらに備える、請求項２５に記載のメモリ。
【請求項２８】
前記制御回路は、前記非読み出し動作において、前記センスアンプが前記制御回路によってイネーブルされている間、前記プルアップ回路から読み出し事前充電信号を切り離すようにさらに構成される、請求項２７に記載のメモリ。
【請求項２９】
前記制御回路は、前記センスアンプが前記制御回路によってイネーブルされている間に発生したセンスアンプ障害を検出するようにさらに構成される、請求項２１に記載のメモリ。
【請求項３０】
装置であって、
複数のメモリセルと、
前記複数のメモリセルにそれぞれ結合された複数のワード線と、
前記複数のメモリセルのうちの１つのメモリセルに結合された少なくとも１つのビット線と、
前記少なくとも１つのビット線上のデータを検知するためのセンスアンプ手段と、
読み出し動作の間に前記センスアンプ手段をイネーブルするためのタイミング回路手段と、
前記タイミング回路手段からは独立して前記センスアンプ手段をイネーブルするための制御回路手段と、および
前記センスアンプ手段が前記制御回路手段によってイネーブルされている間、前記複数のワード線をアサートするためのアドレスデコーダ手段と、
を備える、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の相互参照］
[0001]  本出願は、「SENSE AMPLIFIER RANDOM NOISE STRESS」と題されて２０１６年２月２日に出願された米国特許出願第１５／０１３，８９７号の利益を主張し、それは参照によって全体がここに明示的に組み込まれる。
［技術分野］
[0002]  本開示は、メモリ回路に一般的に関し、およびより具体的には、ランダムノイズストレス動作（a random noise stress operation）を伴うメモリに関する。
【背景技術】
【０００２】
[0003]  メモリは、（例えば、セルフォンにおいてアプリケーションプロセッサの一部として統合される）ワイヤレス通信デバイスに関して不可欠なコンポーネント(component)である。さらなる処理能力に関する増え続ける需要により、ワイヤレス通信デバイスの設計は、より狭い範囲（dimensions）により多くのメモリが作られることを必要とする。範囲の縮小に伴い、メモリにおけるある特定の問題はより顕著になった。これらの問題の中には、ランダムテレグラフノイズ(random telegraph noise)のようなランダムノイズに起因する障害（failures）の増加がある。
【０００３】
[0004]  いくつかの例では、ランダムテレグラフノイズは、２つ以上の個別の電圧レベル間の突然かつランダムな遷移によって生じ得る。メモリの範囲が縮小すると、ランダムテレグラフノイズはより頻繁に発生し得、および影響はより深刻であり得る。ランダムノイズの問題によって影響を与えられるまたは潜在的に影響を与えられるパーツは、メモリのテスト（例えば、メモリを組み込んでいるアプリケーションプロセッサのテスト）の間に除外する（screen out）のが難しい。いくつかのメモリでは、そのようなランダムノイズは、メモリセルに、記憶された状態をフリップ（flip）させ得る。その結果、ワイヤレス通信デバイスのユーザは、ランダムテレグラフノイズの問題に起因する動作障害を使用時に経験し得る。よってそのような障害は、高価なワイヤレス通信デバイスの返品（returns）の管理、およびことによるとより悪いことに負の消費者エクスペリエンス、という両方の観点から、犠牲が大きい(are costly)。
【０００４】
[0005]  集積回路（ＩＣ、例えばメモリ）の範囲を最小化することは、特に、モバイルアプリケーションにおいて、相当な利点をもたらす。したがって、設計課題は、ランダムノイズの問題に対処することである。
【発明の概要】
【０００５】
[0006]  メモリの態様は開示される。メモリは、メモリセルと、メモリセルに結合された少なくとも１つのビット線と、少なくとも１つのビット線に結合されたセンスアンプ（a sense amplifier）と、読み出し動作の間にセンスアンプをイネーブルするように構成されるタイミング回路と、タイミング回路からは独立してセンスアンプをイネーブルするように構成される制御回路と、およびセンスアンプが制御回路によってイネーブルされている間、少なくとも１つのビット線をプルアップするように構成されるプルアップ回路とを含む。
【０００６】
[0007]  メモリを動作させるための方法の態様は開示される。方法は、タイミング回路によって、読み出し動作においてセンスアンプをイネーブルすることを含む。センスアンプは、少なくとも１つのビット線に結合され、および少なくとも１つのビット線はメモリセルに結合される。方法はさらに、第２の動作において、タイミング回路からは独立してセンスアンプをイネーブルすることと、およびセンスアンプが第２の動作においてイネーブルされている間、プルアップ回路によって少なくとも１つのビット線をプルアップすることとを含む。
【０００７】
[0008]  メモリのさらなる態様は開示される。メモリは、複数のメモリセルと、複数のメモリセルにそれぞれ結合された複数のワード線と、複数のメモリセルのうちの１つのメモリセルに結合された少なくとも１つのビット線と、少なくとも１つのビット線に結合されたセンスアンプと、センスアンプをイネーブルするように構成される制御回路と、およびセンスアンプが制御回路によってイネーブルされている間、複数のワード線をアサートするように構成されるアドレスデコーダとを含む。
【０００８】
[0009]  装置および方法の他の態様は、以下の詳細な説明から当業者に容易に明らかとなるであろうことは、理解され、ここにおいて、装置および方法の様々な態様は例示として示されるおよび記述される。理解されることになるように、これらの態様は、他のおよび異なる形式でインプリメントされ得、およびそれのいくつかの詳細は、様々な他の点において修正が可能である。したがって、図面および詳細な説明は、本質的には例示的なものであると見なされるべきであり、および制限を与えるものではない。
【図面の簡単な説明】
【０００９】
[0010]  装置および方法の様々な態様はこれより添付の図面を参照して、限定ではなく例として、詳細な説明において提示されることとなる。
【図１】[0011]  図１は、メモリの例示的な実施形態のブロック図である。
【図２】[0012]  図２は、テスタと、図１のメモリを組み込んだアプリケーションプロセッサの例示的な実施形態のブロック図である。
【図３】[0013]  図３は、ＳＲＡＭに関するメモリセルの例示的な実施形態の概略図である。
【図４】[0014]  図４は、ＳＲＡＭの例示的な実施形態の機能ブロック図である。
【図５】[0015]  図５は、読み出し動作における図４のＳＲＡＭのフローチャートである。
【図６】[0016]  図６は、第２の動作における図４のＳＲＡＭのフローチャートである。
【図７】[0017]  図７は、第２の動作においてセンスアンプをイネーブルするための回路の例示的な実施形態の回路図である。
【図８】[0018]  図８は、第２の動作においてビット線をプルアップするための回路の例示的な実施形態の回路図である。
【図９】[0019]  図９は、センスアンプと、センスアンプを事前決定された状態（a predetermined state）に設定する電圧調整回路の例示的な実施形態の回路図である。
【図１０】[0020]  図１０は、マルチプルの(multiple)ワード線をアサートするように構成される行デコーダ（a row decoder）の例示的な実施形態のブロック図である。
【図１１】[0021]  図１１は、読み出し動作に関する図４のＳＲＡＭの読み出し制御ブロックのブロック図である。
【図１２】[0022]  図１２は、図４のＳＲＡＭによって実施される読み出し動作のタイミング図である。
【図１３】[0023]  図１３は、図４のＳＲＡＭによって実施される第２の動作のタイミング図である。
【詳細な説明】
【００１０】
[0024]  添付の図面に関連して以下に記載される詳細な説明は、本発明の様々な例示的な実施形態の説明として意図されており、および本発明が実施され得るのはこれらの実施形態においてのみであることを表すようには意図されていない。詳細な説明は、本発明の完全な理解を提供することを目的として特定の詳細を含む。しかしながら、本発明がこれらの特定の詳細なしに実施され得ることは、当業者に明らかであろう。いくつかの事例では、よく知られている構造およびコンポーネントは、本発明の概念を不明瞭にすることを避けるために、ブロック図の形式で示される。頭文字および他の記述的な用語（descriptive terminology）は、単に便宜上および明瞭さに関して使用され得、および本発明の適用範囲を限定するように意図されているわけではない。
【００１１】
[0025]  本開示を通して提示される様々なメモリおよびメモリに書き込みするための方法は、様々な装置内に組み込まれ得る。例として、ここに開示されるメモリの様々な態様は、スタンドアロンメモリ(stand-alone memory)として、またはスタンドアロンメモリにおいて、インプリメントされ得る。そのような態様はまた、いずれかの集積回路（ＩＣ）またはシステムにも、あるいは集積回路またはシステムのいずれかの部分（例えば、モジュール、コンポーネント、回路、あるいは集積回路または集積回路の一部に存在する同様のもの）にも、あるいは集積回路またはシステムが他の集積回路またはシステムと組み合わせられるいずれかの中間プロダクト（intermediate product）（例えば、ビデオカード、マザーボード等）にも、あるいはいずれかのエンドプロダクト（例えば、携帯電話、携帯情報端末（ＰＤＡ）、デスクトップコンピュータ、ラップトップコンピュータ、手のひらサイズのコンピュータ、タブレットコンピュータ、ワークステーション、ゲームコンソール、メディアプレーヤ、コンピュータベースのシミュレータ、ラップトップに関するワイヤレス通信アタッチメント、または同様のもの）にも、含まれ得る。ここに開示される方法の様々な態様は、同様に、スタンドアロンメモリにおいてインプリメントされる、または、いずれかの集積回路またはシステムにも、あるいは集積回路またはシステムのいずれかの部分にも、あるいはいずれかの中間プロダクトまたはエンドプロダクトにも、あるいは、そのようなスタンドアロンメモリ、集積回路またはシステム（またはその一部）、中間プロダクト、またはエンドプロダクトによって実施されるいずれかのステップ、処理、アルゴリズムまたは同様のもの、またはそれらのいずれかの組合せにも、含まれるものとする。
【００１２】
[0026]  用語「例示的な（exemplary）」は、例、事例、または例示としての役割を果たすという意味でここでは使用される。「例示的」としてここに記述されるいずれかの実施形態も、必ずしも他の実施形態よりも有利であるまたは好ましいと解釈されるべきではない。同様に、装置または方法の用語「実施形態」は、本発明のすべての実施形態が、記述されたコンポーネント、構造、特徴、機能性、処理、利点、利益、または動作モードを含むことを必要としない。
【００１３】
[0027]  用語「接続される」、「結合される」またはそれらのいずれかの変形も、２つ以上の要素間の、直接か間接のどちらかの、いずれかの接続または結合を意味し、および共に「接続された」または「結合された」２つの要素間の１つまたは複数の中間要素の存在を包含することができる。要素間の結合または接続は、物理的、論理的、またはそれらの組合せであることができる。ここで使用されるように、２つの要素は、いくつかの非限定的および非網羅的な例として、１つまたは複数のワイヤ、ケーブル、および／またはプリントされた電気的接続の使用によって、ならびに無線周波数領域、マイクロ波領域、および光（可視と不可視の両方の）領域における波長を有する電磁気エネルギのような電磁気エネルギの使用によって、共に「接続されている」または「結合されている」と考えられることができる。
【００１４】
[0028]  「第１の」、「第２の」等のような指定を使用した本明細書における要素へのいずれかの言及も、それらの要素の数量または順序を一般的に限定しない。むしろ、これらの指定は、本明細書では、２つ以上の要素またはある要素のインスタンス間での区別の便利な方法として使用される。よって、第１の要素および第２の要素への言及は、２つの要素のみが用いられることができる、ということも、または第１の要素が第２の要素より優先されなければならない、ということも、意味していない。
【００１５】
[0029]  ここで使用されるように、単数形の「a」、「an」および「the」は、文脈上明確にそうでないことを示していない限り、複数形も含むように意図される。ここで使用されるとき、用語「備える（comprises）」、「備える（comprising）」、「含む（includes）」、および／または「含む（including）」は、示される特徴、整数、ステップ、動作（operations）、要素、および／またはコンポーネントの存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、コンポーネント、および／またはそれらのグループの存在または追加を排除（preclude）しないことは、さらに理解されるだろう。
【００１６】
[0030]  メモリの様々な態様は、これよりスタティックランダムアクセスメモリ（ＳＲＡＭ）の文脈で提示される。ＳＲＡＭは、データを保持するために電力を必要とする揮発性メモリである。しかしながら、当業者が容易に認識することになるように、そのような態様は、他のメモリおよび／または回路構成（circuit configurations）に拡張され得る。したがって、ＳＲＡＭへのすべての言及は、単にメモリの例示的な態様を例示することのみを、そのような態様が幅広いアプリケーションに拡張され得るという理解の下で、意図される。いくつかの例では、記述されるＳＲＡＭは、基板上の、プロセッサのような他のＩＣブロックに埋め込まれ得る。埋め込まれるＳＲＡＭの１つのそのような例は、ワイヤレス通信アプリケーションに関するアプリケーションプロセッサである。
【００１７】
[0031]  図１は、メモリ１００の例示的な実施形態のブロック図である。メモリ１００は、データ（例えば、命令によって動作されるデータおよびプログラム命令）を書き込むおよび読み出すための媒体を、周辺回路に提供する。以下で使用されるように、用語「データ」は、プログラム命令、データ、およびメモリ１００に記憶され得るいずれかの他の情報も含むように理解されることとなる。メモリ１００は、メモリ１００の動作を制御するための動作制御１０２に関する入力を含む。例えば、メモリ１００は、読み出し、書き込み、または様々なテストモードで動作し得る。メモリ１００はまた、（例えばアドレス入力１０４等の）アドレスに関する、および指定されたアドレスにおいてメモリ１００に書き込まれるべき書き込みデータに関する、入力を含む。メモリはさらに、指定されたアドレスにおいてメモリ１００から読み出される読み出しデータに関する出力を含む。メモリ１００にデータを書き込むとき、周辺回路は、動作制御１０２を書き込みモードに設定し、およびメモリ１００に、アドレスと、そのアドレスにおいてメモリ１００に書き込まれるべき書き込みデータとを、併せて送る。メモリ１００からデータを読み出すとき、周辺回路は、読み出し／書き込みイネーブル制御を読み出しモードに設定し、およびメモリ１００にアドレスを送る。それに応じて、メモリ１００は、そのアドレスにおける読み出しデータを周辺回路に送る。いくつかの動作において、メモリ１００は、動作制御１０２を介して様々なテストモードにおいて動作するように設定され得る。
【００１８】
[0032]  図２は、テスタと、図１のメモリを組み込んだアプリケーションプロセッサの例示的な実施形態のブロック図２００である。アプリケーションプロセッサ２０２は、そこに図１のメモリ１００を組み込んだ例として提供される。当業者に知られているように、メモリ１００のアプリケーションは、それに限定されない。いくつかの例では、アプリケーションプロセッサ２０２は、メモリ１００および様々なプロセッサコアが組み込まれた基板であり得る。プロセッサコアは、回路の集まり（a collection of circuits）であり得、および命令実行ユニットを含み得る。プロセッサコアのうちの１つは、周辺回路２０６として動作し得るか、または周辺回路２０６を含み得る。いくつかの例では、周辺回路２０６は、メモリ１００の周辺にありかつメモリ１００にアクセスすることができる、いずれかの好適な回路も含むように広く解釈され得る。図１で記述されたように、周辺回路２０６は、動作制御１０２およびアドレス入力１０４を介して、読み出し（または書き込み）動作を実行するようにメモリ１００に命令し得る。周辺回路２０６はさらに、メモリ１００から読み出しデータを受け取り得る、またはメモリ１００に書き込みデータを提供し得る。
【００１９】
[0033]  前述のランダムノイズ問題のような様々な製造欠陥および／または機能性に関してメモリ１００をテストするとき、テスタ２０８（例えば、自動テスト装置）は、動作制御１０２およびアドレス入力１０４を介して、様々なテスト動作を実施するようにメモリ１００に命令し得る。テスタ２０８は、読み出しデータとしてメモリ１００からテストデータを受け取り得、および書き込みデータとしてメモリ１００にテストデータを提供し得る。ランダムノイズストレスモードのような、この点におけるさらなる詳細は、以下に提供される。
【００２０】
[0034]  メモリ１００は、例としてＳＲＡＭのような、いずれかの好適な記憶媒体であり得る。しかしながら、当業者が容易に認識することになるように、メモリ１００は、必ずしもＳＲＡＭに限定されない。ＳＲＡＭは、「セル」、「メモリセル」、または「ビットセル」として知られる記憶要素のアレイを含む。各メモリセルは、１ビットのデータ（例えば、論理１または論理０）を記憶するように構成される。図３は、ＳＲＡＭに関するメモリセルの例示的な実施形態の概略図である。メモリセル３００は、６トランジスタ（６Ｔ）構成でインプリメントされる。しかしながら、当業者が容易に認識することになるように、セルは、４トランジスタ（４Ｔ）またはいずれかの他の好適なトランジスタ構成でも、インプリメントされ得る。
【００２１】
[0035]   メモリセル３００は、２つのインバータ３０２、３０４とともに示される。第１のインバータ３０２は、ｐチャネルトランジスタ３０６およびｎチャネルトランジスタ３０８を備える。第２のインバータ３０４は、ｐチャネルトランジスタ３１０およびｎチャネルトランジスタ３１２を備える。記述される実施形態では、インバータ３０２および３０４はＶＤＤによって電力供給され、およびリターンＶＳＳ（例えば、接地）を有する。第１のおよび第２のインバータ３０２、３０４は、相互接続されて、クロスカップルされたラッチ(latch)を形成する。第１のｎチャネルアクセストランジスタ３１４は、第１のインバータ３０２からの出力ノード３１６をビット線ＢＬに結合し、および第２のｎチャネルアクセストランジスタ３１８は、第２のインバータ３０４からの出力ノード３２０をビット線ＢＬＢ（それの値は、ビット線ＢＬの逆（opposite）または反転（inverse）である）に結合する。アクセストランジスタ３１４、３１８のゲートは、ワード線ＷＬに結合される。
【００２２】
[0036]  読み出し動作は、事前決定されたレベルに、ビット線ＢＬおよびＢＬＢを事前充電または充電することによって、開始され得、それは、メモリセル３００内に記憶されたデータを侵害（disturb）しないように決定される。いくつかの例では、事前充電回路ＢＬＰＣ４１２（図４参照）は、記憶されたデータをフリップしない事前決定されたレベルに、ビット線ＢＬおよびＢＬＢを事前充電またはプルアップする。事前決定されたレベルは、ｈｉｇｈレベルまたはＶＤＤであり得る。いくつかの例では、事前決定されたレベルは、ＶＤＤの一部（例えば、半分）であり得る。次いでワード線ＷＬはアサートされ、それぞれアクセストランジスタ３１４および３１８を介して、クロスカップルされたインバータ３０２、３０４をビット線ＢＬおよびＢＬＢに接続する。例として、メモリセル３００は、出力ノード３１６にｌｏｗレベル（例えば、接地）を、出力ノード３２０にｈｉｇｈレベル（例えば、ＶＤＤ）を記憶することによって、論理１を記憶し得る。これらの状態は、クロスカップルされたインバータ３０２、３０４によって維持される。ワード線ＷＬをアサートする際、インバータ３０２は、アクセストランジスタ３１４および出力ノード３１６を通してビット線ＢＬを放電する。ビット線ＢＬＢは、アクセストランジスタ３１８および出力ノード３２０を通してインバータ３０４によってｈｉｇｈレベルに維持される。よって、ビット線ペアＢＬおよびＢＬＢ上の電圧差は、ビット線ＢＬのプルダウンによって確立される。
【００２３】
[0037]  ビット線ＢＬおよびＢＬＢは、センスアンプ（ＳＡ）に供給（fed to）され、それは、それ上の（carried thereon）データ（例えば、電圧差）を検知（senses）し、および読み出しデータとして論理レベル（例えば、論理１）を周辺回路２０６に出力する。ＳＡおよび事前充電回路ＢＬＰＣ４１２は、以下で詳細に記述されることとなる。
【００２４】
[0038]  書き込み動作は、ビット線ＢＬおよびＢＬＢを、メモリセル３００に書き込まれるべき値に設定し、およびワード線ＷＬをアサートすることによって、開始され得る。つまり、書き込みデータがビット線ＢＬおよびＢＬＢ上へと駆動される。ワード線ＷＬは、書き込まれるべき値（例えば、書き込みデータ）がビット線ＢＬおよびＢＬＢに提供される前に、アサートされ得る。例として、ビット線ＢＬを論理レベル０に、およびビット線ＢＬＢを論理１に設定することによって、論理１がメモリセル３００に書き込まれ得る。ビット線ＢＬにおける論理レベル０は、アクセストランジスタ３１４を通して第２のインバータ３０４の入力に印加され（applied）、それは、今度は第２のインバータ３０４の出力ノード３２０をＶＤＤにする（forces）。第２のインバータ３０４の出力ノード３２０は、第１のインバータ３０２の入力に印加され、それは、今度は第１のインバータ３０２の出力ノード３１６をＶＳＳにする。論理レベル０は、ビット線ＢＬおよびＢＬＢの値を反転（inverting）させることによって、メモリセル３００に書き込まれ得る。書き込みドライバ（示されていない）は、それがクロスカップルされたインバータ３０２、３０４の前の状態をオーバーライドすることができるように、メモリセル３００中のプルアップトランジスタ（３０６および３１０）よりも強いように設計される。
【００２５】
[0039]  ひとたび読み出しまたは書き込み動作が完了すると、ワード線はデアサート（de-asserted）され、それによりアクセストランジスタ３１４および３１８がビット線ＢＬおよびＢＬＢを２つのインバータ３０２、３０４から切断するようにする。２つのインバータ３０２、３０４間のクロスカップリングは、電力がメモリセル３００に印加されている限り、インバータ出力の状態を維持する。
【００２６】
[0040]  図４は、ＳＲＡＭの例示的な実施形態の機能ブロック図である。ＳＲＡＭの様々な態様は、これより読み出し動作の文脈で提示される。したがって、提示の明瞭さに関して、読み出し動作に関する接続のみが示される。当業者は、書き込み動作をサポートするために追加的な接続が必要とされることを容易に認識することになる。
【００２７】
[0041]  また、ＳＲＡＭ４００は、ランダムノイズストレスモードのようなテスト動作を実施するように構成され得る。ＳＲＡＭ４００のＳＡ４２０および／またはメモリセル３００のうちのいくつかは、他のものに比べてよりランダムノイズ（例えば、ランダムテレグラフノイズ）の影響を受けやすい（susceptible to）可能性がある。ランダムノイズストレスモードを通じそれらの影響を受けやすいメモリセル３００および／またはＳＡ４２０を除外することが有益であるだろう。ランダムノイズストレスモードのさらなる詳細は、以下に提示される。
【００２８】
[0042]  ＳＲＡＭ４００は、アドレスを復号するならびに読み出しおよび書き込み動作を実施するための、サポーティング回路構成（supporting circuitry）を伴うコア４０２を含む。コア４０２は、横の行（horizontal rows）と縦の列（vertical columns）で接続を共有するように配列された複数のメモリセル３００から成る。具体的には、メモリセル３００の各横の行はワード線ＷＬを共有し、およびメモリセル３００の各縦の列はビット線ＢＬおよびＢＬＢのペアを共有する。コア４０２のサイズ（すなわち、セルの数）は、特定のアプリケーション、速度要件、レイアウトおよびテスト要件、およびシステムに課せられた全体的な設計制約を含む多様な要因に依存して変わり得る。典型的には、コア４０２は、数千または数百万のメモリセルを含むことになる。
【００２９】
[0043]  図４に示されるＳＲＡＭの例示的な実施形態では、コア４０２は、２ｎ個の横の行と２ｍ（ｘ）個の縦の列に配列された（２ｎｘ２ｍ（ｘ））個のメモリセル３００から成り、ここで２ｍは１行当たりのワードの数であり、およびｘは読み出しアクセスに関して出力されるビットの数である。周辺デバイス（示されていない）は、（ｎ＋ｍ）ビット幅のアドレスを使用して、コア４０２内のいずれかのワード（すなわち、ｘ個のセル）にランダムにアクセスし得る。この例では、ｎビットのアドレスは行デコーダ４０４の入力に提供され、およびｍビットのアドレスは列デコーダ４０６の入力に提供される。列デコーダ４０６は、アドレス入力の異なる組合せごとにアサートされるこれら出力のうちの異なるものとともに２ｍ個の出力列選択（ＣＳ（１）〜ＣＳ（２ｍ））を提供する。これら出力は、ｘ個のマルチプレクサ４０８に提供される。例として、マルチプレクサ４０８は、多重化機能を実施するためのパスゲートを含み得る。各マルチプレクサは、２ｍ：１マルチプレクサであり得、およびそのようなものとして(and as such)列デコーダ４０６からの出力に基づいてメモリコア４０２から読み出される２ｍ個のビット線ペアのうちの１つを選択し得る。ｘ個のマルチプレクサ４０８により、ｘ個のビットは読み出しアクセスごとに選択され、および出力される。選択されたｘ個のビット線ペアは、ビット線ペアＢＬ＿ＲＤおよびＢＬＢ＿ＲＤとしてＳＡ４２０に出力される。
【００３０】
[0044]  行デコーダ４０４は、ｎビットのアドレスを２ｎ個のワード線出力へと変換する。異なるワード線ＷＬは、異なるｎビットの行アドレスごとに行デコーダ４０４によってアサートされる。その結果、アサートされたワード線ＷＬを有する横の行における２ｍ（ｘ）個のメモリセル３００の各々は、図３に関連して上述したように、それのアクセストランジスタを通して、２ｍ（ｘ）個のビット線ＢＬおよびＢＬＢのうちの１つのペアに接続される。メモリセルに記憶されたデータは、図３を用いて記述されたように、アサートされたワード線ＷＬを有するｘ個のマルチプレクサ４０８およびビット線ＢＬおよびＢＬＢの選択されたペアを通して、ＢＬ＿ＲＤおよびＢＬＢ＿ＲＤビット線ペアに提供される。ＢＬ＿ＲＤおよびＢＬＢ＿ＲＤビット線ペアは、増幅に関してＳＡ４２０に提供され、およびその増幅の結果としてのデータは読み出しデータとして出力される。
【００３１】
[0045]  いくつかの例では、行デコーダ４０４は、信号ＷＬ＿ＥＮＡＢＬＥによってイネーブルまたはディセーブルされ(disabled)得る。ＷＬ＿ＥＮＡＢＬＥ信号がデアサートされるとき、行デコーダ４０４は、いずれかのワード線もアサートしない。このようにして、ＷＬ＿ＥＮＡＢＬＥ信号は、ワード線をアサートする期間およびタイミングを制御し得る。
【００３２】
[0046]  いくつかの例では、テスタ２０８は、動作制御１０２を介して、テスト動作を実施するようにＳＲＡＭ４００に命令し得る。１つのそのようなテスト動作は、（以下にさらに詳細に記述されることとなる）ランダムノイズストレスモードであり得る。いくつかの例では、ＳＲＡＭ４００は、ＳＡ４２０がストレスを加えられている間に、メモリセル３００のマルチプルの行にストレスを加えるために、マルチプルのワード線をアサートし得る。信号４ＸＷＬＢは、この機能を達成するために、マルチプルのワード線を一度にアサートするように行デコーダ４０４を制御する。
【００３３】
[0047]  図５および図６は、図４のＳＲＡＭの動作のフローチャートである。図５は、読み出し動作における図４のＳＲＡＭのフローチャート５００である。５０２において、読み出し動作に関する命令は受け取られる。いくつかの例では、周辺回路２０６は、動作制御１０２を介して、読み出し動作を実施するようにＳＲＡＭ４００に命令し得る。よって、ＳＲＡＭ４００は、動作制御１０２から読み出し動作に関する命令を受け取り得る。
【００３４】
[0048]  ５０４において、少なくとも１つのビット線は、プルアップ回路によって読み出し動作に関して事前充電される。図３を参照して、ビット線ペアＢＬ＿ＲＤおよびＢＬＢ＿ＲＤは、メモリセル３００の記憶された状態を変化させない事前決定されたレベルに、事前充電またはプルアップされる。いくつかの例では、そのような事前決定されたレベルは、ｈｉｇｈレベルまたはＶＤＤであり得る。図４を参照して、ＢＬＰＣ回路４１２は、事前充電機能を実施する。ＢＬＰＣ回路４１２は、図８においてさらに詳細に議論される。
【００３５】
[0049]  ５０６において、センスアンプは、読み出し動作においてタイミング回路によってイネーブルされる。図４を参照して、メモリセル３００に記憶されたデータは、差動電圧としてビット線ペアＢＬ＿ＲＤおよびＢＬＢ＿ＲＤに加えられ（placed upon）、およびビット線ペアＢＬ＿ＲＤおよびＢＬＢ＿ＲＤはＳＡ４２０に入力として提供される。ＳＡ４２０は、信号ＳＡＥＮによってイネーブルされ、およびビット線ペアＢＬ＿ＲＤおよびＢＬＢ＿ＲＤ上のデータを増幅する。読み出し動作における信号ＳＡＥＮのタイミングは、ＳＡ４２０による誤った読み出し（例えば、ビット線ペアＢＬ＿ＲＤおよびＢＬＢ＿ＲＤにおけるノイズは実際のデータの代わりに増幅される）を引き起こすほど早すぎないように制御される。同時に、ＳＡＥＮ信号のタイミングは、ＳＲＡＭ４００の読み出しサイクル時間に影響するほど遅すぎてもいけない。タイミング回路は、図７においてさらに詳細に議論される。
【００３６】
[0050]  図６は、テスト動作のような第２の動作における図４のＳＲＡＭのフローチャート６００である。いくつかの例では、第２の動作は、テスト動作のような、非読み出し動作（よって読み出し動作とは異なる）であり得る。第２の動作は、ＳＲＡＭ４００がランダムノイズストレスモードで動作することであり得る。ＳＡ４２０およびメモリセル３００のうちのいくつかは、他のものと比べてよりランダムノイズ（例えば、ランダムテレグラフノイズ）の影響を受けやすい可能性がある。影響を受けやすいＳＡ４２０を除外するために、例えば、ランダムノイズストレスモードにおけるＳＲＡＭ４００は、（例えば読み出し動作に関するイネーブル期間よりも長い）拡張された時間期間の間、ＳＡ４２０をイネーブルすることによって、ＳＡ４２０にストレスを加え得る。ＳＲＡＭ４００は次いで、ＳＡ４２０が拡張されたイネーブル期間の間に状態を変化させたかどうか決定するためにＳＡ４２０の状態をチェックし得る。拡張されたイネーブル期間がより長いほど、影響を受けやすいＳＡ４２０が状態を変化させる可能性がより高い。また、いくつかの例では、ランダムノイズストレスモードにおけるＳＲＡＭ４００は、１つまたは複数のワード線をアサートすることによって、同じ拡張されたイネーブル期間に、メモリセル３００にストレスを加え得る。
【００３７】
[0051]  ６０２において、第２の動作に関する命令は受け取られる。いくつかの例では、テスタ２０８は、動作制御１０２を介して、第２の動作（例えば、ランダムノイズストレスモードのようなテスト動作）を実施するようにＳＲＡＭ４００に命令し得る。よって、ＳＲＡＭ４００は、動作制御１０２からテスト動作に関する命令を受け取り得る。
【００３８】
[0052]  ６０４において、センスアンプは、第２の動作に関して、センスアンプのイネーブルの間に、事前決定された状態に設定される。いくつかの例では、ＳＡ４２０は、ＳＡ４２０のイネーブルの間に、知られた、事前決定された状態（例えば、論理１または論理０）に設定され得る。図９を用いてさらに詳細に記述される電圧調整回路は、ランダムノイズストレスモードに入ることに応答して調整を実施し得る。そのようにして、ランダムノイズストレスモードに関する制御回路は、事前決定された状態に基づいて、ＳＡ４２０のイネーブルの間にランダムノイズ誤り（a random noise fault）が発生した（例えば、ＳＡ４２０はＳＡ４２０のイネーブルの間に状態を切り替える）かどうかを決定し得る。
【００３９】
[0053]  ６０６において、センスアンプは、第２の動作において、タイミング回路からは独立してイネーブルされる。ランダムノイズストレスモードでは、ＳＲＡＭ４００は、拡張された時間期間の間、ＳＡ４２０をイネーブルすることによって、少なくともＳＡ４２０にストレスを加え、読み出し動作においてＳＡ４２０をイネーブルするために使用されるタイミング回路をバイパスする。いくつかの例では、第２の動作における拡張されたイネーブル時間期間は、テスタ２０８によって制御され得る。この時間期間は、ランダムノイズストレスモードによって除外される影響を受けやすいＳＡ４２０の総量または割合に影響する。ＳＡ４２０をイネーブルする時間期間がより長いほど、影響を受けやすいＳＡ４２０は状態を変化させ得、および除外され得る可能性がより高い。よって、テスタ２０８は、信頼性目標を満たすようにＳＡ４２０にストレスを加えるための時間期間を決定し得る。第２の動作においてＳＡ４２０をイネーブルするように構成されるランダムノイズストレスモードの制御回路は、図７に提示される。
【００４０】
[0054]  ６０８において、少なくとも１つのビット線は、センスアンプが第２の動作においてイネーブルされている間に、プルアップされる。イネーブルされたＳＡ４２０に結合されたビット線は、ＳＡ４２０にさらにストレスを加えるために、プルアップされ得る。いくつかの例では、プルアップ回路は、ランダムノイズストレスモードにおいてＳＡ４２０をイネーブルする時間期間の間に、ビット線ペアＢＬおよびＢＬＢを事前に取り決められたレベル（a prearranged level）にプルアップする。いくつかの例では、プルアップ回路は、読み出し動作において、ビット線ペアＢＬおよびＢＬＢを事前決定されたレベルに事前充電するために使用される事前充電回路を含み得る（よって、第２の動作に関する事前に取り決められたレベルは、読み出し動作に関する事前決定されたレベルと同じになることとなる）。そのようなプルアップ回路の例は、ＢＬＰＣ回路４１２であり得、および事前決定されたレベルは、ｈｉｇｈレベルまたはＶＤＤであり得る。
【００４１】
[0055]  ６１０において、読み出し事前充電信号は、プルアップ回路から切り離される（decoupled）。いくつかの例では、ＢＬＰＣ回路４１２は、読み出し動作においてビット線ペアＢＬおよびＢＬＢを事前充電するために読み出し事前充電信号によって制御され得る。ランダムノイズストレスモードの制御信号は、事前充電回路（例えば、いくつかの例ではプルアップ回路）から読み出し事前充電信号を切り離すことによって、ランダムノイズストレスモードにおいてビット線ペアＢＬおよびＢＬＢをプルアップすることを容易にし得る。これらの特徴についてのさらなる詳細は、図８を用いて提示される。
【００４２】
[0056]  ６１２において、センスアンプは、タイミング回路からは独立して、ある時間期間の間イネーブルされる。いくつかの例では、第２の動作においてＳＡ４２０をイネーブルするための時間期間は、テスタ２０８によって制御され（例えば、ＳＲＡＭ４００の外部の信号によって制御され）得る。テスタ２０８は、動作制御１０２を介してその時間期間の間に、外部の信号をアサートし得る。それに応じて、ＳＲＡＭ４００は、同じ時間期間の間、ＳＡ４２０をイネーブルし得る。これらの特徴についてのさらなる詳細は、図７を用いて提示される。
【００４３】
[0057]  ６１４において、第２の動作に関してワード線はアサートされる。６１６において、複数のワード線は、センスアンプが第２の動作に関してイネーブルされている間に、アサートされる。ランダムノイズストレスモードにおいて、メモリセル３００は、テスト時間を減少させるために、ＳＡ４２０と同時にストレスを加えられ得る。いくつかの例では、行デコーダ４０４は、テスト時間をさらに減少させるために、（例えば同じビット線ペアＢＬおよびＢＬＢを共有する）メモリセル３００の一列上でマルチプルのワード線をアサートし得る。そのような行デコーダ４０４の例は、図１０を用いて提示される。
【００４４】
[0058]  ６１８において、差動ビット線のペアの各々は、センスアンプが第２の動作に関してイネーブルされている間、プルアップされる。図３および図４を参照すると、メモリセル３００は、差動ビット線ペアＢＬおよびＢＬＢに結合される。いくつかの例では、事前充電回路（例えば、ＢＬＰＣ回路４１２）は、ＳＡ４２０が第２の動作に関してイネーブルされている間、差動ビット線ペアＢＬおよびＢＬＢの各々をプルアップするように構成される。
【００４５】
[0059]  ６２０において、センスアンプが第２の動作に関してイネーブルされている間に発生したセンスアンプ障害は検出される。いくつかの例では、ＳＡ４２０は、ＳＡ４２０のイネーブルの間に、知られた、事前決定された状態（例えば、論理１または論理０）に設定される（例えば、６０４において実施される動作）。ランダムノイズストレスモードに関する制御回路は、ＳＡ４２０によって出力された読み出しデータを読み出し、および読み出しデータを事前決定された状態と比較し得る。そのようにして、制御回路は、ランダムノイズ誤りがＳＡ４２０のイネーブルの間に発生したかどうかを決定する。
【００４６】
[0060]  図７は、ランダムノイズストレスモードのような第２の動作においてセンスアンプをイネーブルするための回路の例示的な実施形態の回路図７００である。いくつかの例では、ランダムノイズストレスモードにおけるＳＲＡＭ４００は、ビット線ペアＢＬ＿ＲＤおよびＢＬＢ＿ＲＤの両方のビット線（ＳＡ４２０への入力）が事前に取り決められたレベルにプルアップされた状態で、制御された時間の期間に、ＳＡ４２０をイネーブルすることによって、ＳＡ４２０にストレスを加える。回路図７００は、タイミング回路７１０と制御回路７２０とを例示し、それは、ＳＡイネーブル信号ＳＡＥＮを生成するために動作する。ＳＡＥＮ信号はＳＡ４２０をイネーブルする。
【００４７】
[0061]  読み出し動作において、周辺回路２０６は、動作制御１０２を介して、読み出し動作を実施するようにＳＲＡＭ４００に命令し得る。読み出し動作を示すＲＥＡＤ＿ＯＰＥＲＡＴＩＯＮ信号は、読み出し動作に関する動作制御１０２から受け取られ得る、または読み出し動作に関する動作制御１０２に基づいて生成され得る。タイミング回路７１０は、読み出し動作を示すＲＥＡＤ＿ＯＰＥＲＡＴＩＯＮ信号を受け取り、および読み出しＳＡイネーブル信号ＲＤ＿ＳＡＥＮ７１９を生成する。
【００４８】
[0062]  タイミング回路７１０は、ＤＷＬ信号７１４を出力するダミーワード線（ＤＷＬ）ドライバ７１２を含む。ダミーセル７１６は、（例えばそれの負荷をエミュレートする（emulating the loading）ことによって）メモリセル３００をエミュレートする。当該技術分野において知られているように、ダミーセル７１６は、実際のメモリセルである必要はないが、メモリセル３００の電気的特性（例えば、ＲＣ特性）に整合（match）するために抵抗器およびキャパシタを含み得る。当業者によって理解されることになるように、メモリセル３００の電気的特性に整合することは、ある特定の設計基準を満たすことに言及し得る。例えば、そのような設計基準は、ＲＤ＿ＳＡＥＮ７１９がアサートされるのが、ＳＡ４２０において誤った読み出しを引き起こすほど早すぎないこと、またはパフォーマンス問題を引き起こすほど遅すぎないこと、であり得る。ダミーセル７１６は、ＤＷＬ信号７１４を受け取り、およびダミービット線（ＤＢＬ）信号７１７を出力する。パルスジェネレータ７１８は、ＤＢＬ信号７１７を受け取り、および固定された時間期間Ｐ１のパルスとして読み出しＳＡイネーブル信号ＲＤ＿ＳＡＥＮ７１９を出力する。よって、読み出し動作では、ＳＡ４２０は固定された時間期間Ｐ１の間、イネーブルされる。
【００４９】
[0063]  読み出しＳＡイネーブル信号ＲＤ＿ＳＡＥＮ７１９は、（ＳＲＡＭ４００がランダムノイズストレスモードにあることを示す）ＲＮ＿ＳＴＲＥＳＳ信号によって制御されるマルチプレクサ７３０に、提供される。読み出し動作では、ＲＮ＿ＳＴＲＥＳＳ信号はデアサートされ、およびマルチプレクサ７３０は、ＳＡ４２０をイネーブルするためのＳＡＥＮ信号として読み出しＳＡイネーブル信号ＲＤ＿ＳＡＥＮ７１９を選択する。
【００５０】
[0064]  ランダムノイズストレスモードのようなテスト動作では、テスタ２０８は、動作制御１０２を介して、テスト動作を実施するようにＳＲＡＭ４００に命令し得る。（ランダムノイズストレスモードを示す）ＳＴＲＥＳＳ＿ＣＴＬ信号は、ランダムノイズストレスモードに関する動作制御１０２から受け取られ得る、またはランダムノイズストレスモードに関する動作制御１０２に基づいて生成され得る。いくつかの例では、ＳＴＲＥＳＳ＿ＣＴＬ信号は、（例えば動作制御１０２を介して受け取られる）テスタ２０８によって提供される外部のタイミング信号に対応する。よって、テスタ２０８は、ＳＡ４２０にストレスを加えるためのＳＴＲＥＳＳ＿ＣＴＬ信号の時間期間Ｐ２を制御し得る。
【００５１】
[0065]  制御回路７２０（例えば、ランダムノイズストレスモードに関する制御回路）は、ＳＴＲＥＳＳ＿ＣＴＬ信号を受け取り、および（ＳＲＡＭ４００がランダムノイズストレスモードのようなテスト動作にあることを示す）ＲＮ＿ＳＴＲＥＳＳ信号によってイネーブルされる。制御回路７２０は、例えば、動作制御１０２からＳＴＲＥＳＳ＿ＣＴＬ信号を受け取るレシーバまたは受け取られたＳＴＲＥＳＳ＿ＣＴＬ信号を駆動するドライバを含み得る。それに応じて、制御回路７２０は、ランダムノイズストレスモードに関するセンスイネーブル信号（sense enable signal）すなわち（or）ＳＴＲＥＳＳ＿ＳＡＥＮ７２９を生成する。信号ＳＴＲＥＳＳ＿ＳＡＥＮ７２９は、ＳＴＲＥＳＳ＿ＣＴＬ信号と同じ時間期間Ｐ２の間、アサートされるまたはターンオンされる(turned on)。
【００５２】
[0066]  信号ＳＴＲＥＳＳ＿ＳＡＥＮ７２９は、（ＳＲＡＭ４００がランダムノイズストレスモードにあることを示す）ＲＮ＿ＳＴＲＥＳＳ信号によって制御されるマルチプレクサ７３０に提供される。第２のまたはテスト動作（例えばランダムノイズストレスモード）において、ＲＮ＿ＳＴＲＥＳＳ信号はアサートされ、およびマルチプレクサ７３０は、ＳＡ４２０をイネーブルするためのＳＡＥＮ信号として信号ＳＴＲＥＳＳ＿ＳＡＥＮ７２９を選択する。したがって、第２のまたはテスト動作では、ＳＡ４２０は、第２の時間期間Ｐ２の間イネーブルされ、それは、ＳＲＡＭ４００の外部の信号を介してテスタ２０８によって制御され得る。
【００５３】
[0067]  制御回路７２０は、ランダムノイズストレスモードにおいてＳＲＡＭ４００を動作させるための様々なコンポーネントを含み得る。例えば、制御回路７２０は、ＳＡ４２０によって出力された読み出しデータとＳＡ４２０の事前決定された状態とをＳＲＡＭ４００に比較させるランダムノイズ障害検出コンポーネント７２６を含み得る。そのようにして、制御回路７２０は、ランダムノイズ誤りがＳＡ４２０のイネーブルの間に発生したかどうかを決定する。制御回路７２０はさらに、ＳＡ設定コンポーネント７２２（図９で記述される）および４ＸＷＬ生成コンポーネント７２４（図１０で記述される）を含み得る。
【００５４】
[0068]  例示的な実施形態において、上に提示された制御回路７２０（および図１１の読み出し制御ブロック１１０２）ならびにそこに含まれるコンポーネントは、回路、１つのまたは複数のプロセッサ、１つまたは複数のプロセッサ上で実行中のソフトウェア、またはそれらの組合せを含み得る。これらのコンポーネントは、以下で記述される機能に関する信号を生成するための回路またはそれらの信号を伝える信号線を含み得る。
【００５５】
[0069]  例として、コンポーネントまたはコンポーネントのいずれかの部分、またはコンポーネントのいずれかの組合せも、１つまたは複数のプロセッサでインプリメントされ得る。プロセッサの例は、マイクロプロセッサ、マイクロコントローラ、デジタルシグナルプロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、ステートマシン、ゲート論理、ディスクリートハードウェア回路、および本開示全体にわたって記述される様々な機能性（functionality）を実行するように構成された他の好適なハードウェアを含む。処理システムにおける１つまたは複数のプロセッサは、ソフトウェアを実行し得る。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語等の名称に関わらず、命令、命令セット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアコンポーネント、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行ファイル、実行スレッド、プロシージャ、関数等を意味すると広く解釈されるべきである。
【００５６】
[0070]  上に提示されたように、図７は、フローチャート５００および６００（図５および図６）に示される動作を実施するための構造を例示する。例えば、図７は、タイミング回路によって読み出し動作においてＳＡ４２０をイネーブルするための（例えば、５０６における動作）、第２の動作においてタイミング回路からは独立してＳＡ４２０をイネーブルするための（例えば、６０４における動作）、第２の動作においてタイミング回路からは独立してＳＡ４２０をイネーブルするための（例えば、６０６における動作）、およびタイミング回路からは独立してある時間期間の間ＳＡ４２０をイネーブルするための（例えば、６１２における動作）、構造を含む。
【００５７】
[0071]  図８は、ランダムノイズストレスモードのような第２の動作においてビット線をプルアップするための回路の例示的な実施形態の回路図８００である。回路図８００は、メモリセル３００の列８０６を含む。メモリセル３００は、ビット線ペアＢＬおよびＢＬＢに結合される。ビット線ペアＢＬおよびＢＬＢは、図４を用いて記述されたように、（例えば、ＢＬ＿ＲＤおよびＢＬＢ＿ＲＤとして）マルチプレクサ４０８に提供される。
【００５８】
[0072]  ＢＬＰＣ回路４１２は、ビット線ペアＢＬおよびＢＬＢを事前決定されたレベルにプルアップすることによって、読み出し動作に関する事前充電回路として機能する。ＢＬＰＣ回路４１２はまた、ビット線ペアＢＬおよびＢＬＢを事前に取り決められたレベルにプルアップすることによって、ランダムノイズストレスモードに関するプルアップ回路として動作し得る。よって、回路図８００は、読み出し動作に関する事前決定されたレベルとランダムノイズストレスモードに関する事前に取り決められたレベルとは両方ｈｉｇｈレベルまたはＶＤＤであることを示す。いくつかの例では、読み出し動作に関する事前決定されたレベルとランダムノイズストレスモードに関する事前に取り決められたレベルとは、同じである必要はない。また、読み出し動作に関する事前充電回路とランダムノイズストレスモードに関するプルアップ回路とは、同じ回路である必要はない。
【００５９】
[0073]  ＢＬＰＣ回路４１２は、ｐ型トランジスタ４１２＿Ｐ１およびｐ型トランジスタ４１２＿Ｐ２を含む。ｐ型トランジスタ４１２＿Ｐ１は、電圧源ＶＤＤおよびビット線ＢＬに結合され、およびＰＣＢ＿ＥＮＡＢＬＥ信号によってイネーブルされる（ＰＣＢ＿ＥＮＡＢＬＥ信号はアサートされるときｌｏｗレベルにある）。イネーブルされるとき、ｐ型トランジスタ４１２＿Ｐ１はビット線ＢＬをＶＤＤにプルアップする。ｐ型トランジスタ４１２＿Ｐ２は、電圧源ＶＤＤおよびビット線ＢＬＢに結合され、およびＰＣＢ＿ＥＮＡＢＬＥ信号によってイネーブルされる。イネーブルされるとき、ｐ型トランジスタ４１２＿Ｐ２はビット線ＢＬＢをＶＤＤにプルアップする。
【００６０】
[0074]  事前充電イネーブル信号ＰＣＢ＿ＥＮＡＢＬＥは、マルチプレクサ８３０およびインバータ８０２によって生成される。マルチプレクサ８３０は、（ＳＲＡＭ４００がランダムノイズストレスモードにあるかどうかを示す）ＲＮ＿ＳＴＲＥＳＳ信号に基づいて、読み出し事前充電信号ＲＤ＿ＰＣＥＮ８０４と信号ＳＴＲＥＳＳ＿ＳＡＥＮ７２９との間で選択する。ＳＲＡＭ４００が読み出し動作にあるとき、ＲＮ＿ＳＴＲＥＳＳ信号はデアサートされ、および読み出し事前充電信号ＲＤ＿ＰＣＥＮ８０４は事前充電イネーブル信号ＰＣＢ＿ＥＮＡＢＬＥを生成するためにマルチプレクサ８３０によって選択される。言い換えれば、読み出し動作では、読み出し事前充電信号ＲＤ＿ＰＣＥＮ８０４はＢＬＰＣ回路４１２のターンオンとターンオフ(turning on and off)を制御する。例えば、読み出し動作に先立って、読み出し事前充電信号ＲＤ＿ＰＣＥＮ８０４は、ビット線ペアＢＬおよびＢＬＢをプルアップするためにＢＬＰＣ回路４１２をイネーブルし得る。読み出し動作では、読み出し事前充電信号ＲＤ＿ＰＣＥＮ８０４は、ワード線ＷＬがアサートされる前に、ビット線ペアＢＬおよびＢＬＢのプルアップを終えるために、ＢＬＰＣ回路４１２をディセーブルし得る。よって、読み出し動作は、ＢＬＰＣ回路４１２がビット線ペアＢＬおよびＢＬＢをプルアップすることに起因して干渉されない。
【００６１】
[0075]  第２の、非読み出し動作（例えば、ランダムノイズストレスモード）では、制御回路７２０は、ビット線ペアＢＬおよびＢＬＢの各々をプルアップするようにＢＬＰＣ回路４１２を制御し得る。いくつかの例では、制御回路７２０は、読み出し事前充電信号ＲＤ＿ＰＣＥＮ８０４を、マルチプレクサ８３０を介してＢＬＰＣ回路４１２から切り離すことによって、ＢＬＰＣ回路４１２を制御し得る。ランダムノイズストレスモードでは、ＲＮ＿ＳＴＲＥＳＳ信号はアサートされ、および信号ＳＴＲＥＳＳ＿ＳＡＥＮ７２９は、事前充電イネーブル信号ＰＣＢ＿ＥＮＡＢＬＥを生成するためにマルチプレクサ８３０によって選択される。言い換えれば、ランダムノイズストレスモードでは、信号ＳＴＲＥＳＳ＿ＳＡＥＮ７２９は、少なくとも、（ＳＡ４２０が信号ＳＴＲＥＳＳ＿ＳＡＥＮ７２９によってイネーブルされている間）ビット線ペアＢＬおよびＢＬＢをＶＤＤにプルアップするようにＢＬＰＣ回路４１２のターンオンすることを制御する。
【００６２】
[0076]  図４を参照して、ビット線ペアＢＬ＿ＲＤおよびＢＬＢ＿ＲＤは、上述したのと同様の方法で制御され得る。よって、これらの特徴は明瞭さに関して省略される。
【００６３】
[0077]  上に提示されたように、図８は、フローチャート５００および６００（図５および図６）に示される動作を実施するための構造を提供する。例えば、図８は、読み出し動作に関して少なくとも１つのビット線（例えば、ＢＬまたはＢＬＢ）を事前充電するための（例えば、５０４における動作）、およびＳＡ４２０が第２の動作においてイネーブルされている間、少なくとも１つのビット線（例えば、ＢＬまたはＢＬＢ）をプルアップするための（例えば、６０８における動作）、ＢＬＰＣ回路４１２から読み出し事前充電信号（例えば、ＲＤ＿ＰＣＥＮ８０４）を切り離すための（例えば、６１０における動作）、およびＳＡ４２０が第２の動作に関してイネーブルされている間、差動ビット線のペア（例えば、ＢＬおよびＢＬＢ）の各々をプルアップするための（例えば、６１８における動作）、構造を含む。
【００６４】
[0078]  図９は、センスアンプと、センスアンプを事前決定された状態に設定する電圧調整回路の例示的な実施形態の回路図９００である。ＳＡ４２０は、ビット線ペアＢＬ＿ＲＤおよびＢＬＢ＿ＲＤ（参照図４）を受け取り、およびノードＳＡＢ＿ＯＵＴおよびＳＡ＿ＯＵＴにおいて差動出力として増幅された入力差（input differential）を出力する、差動ペアのトランジスタ９１０を含む。ＳＡ４２０はさらに、電流源９３０およびクロスカップルされた負荷９４０を含む。
【００６５】
[0079]  差動ペアのトランジスタ９１０は、いくつかの例では、差動ペアとして配列されたｎチャネルトランジスタ９１２および９１４を含み得る。ｎチャネルトランジスタ９１２のゲートは、入力としてＢＬＢ＿ＲＤを受け取り、およびｎチャネルトランジスタ９１４のゲートは入力としてＢＬ＿ＲＤを受け取る。差動ペアのトランジスタ９１０はさらに、電流源９３０に、および（ノードＳＡＢ＿ＯＵＴおよびＳＡ＿ＯＵＴを介して）クロスカップルされた負荷９４０に結合される。
【００６６】
[0080]  電流源９３０は、差動ペアのトランジスタ９１０を通して流れるテール電流ＩＴＡＩＬを提供する。電流源９３０は、接地および差動ペアのトランジスタ９１０に結合されたｎチャネルトランジスタ９３２を含み得る。ｎチャネルトランジスタ９３２のゲートは、所望のテール電流ＩＴＡＩＬを生成するためにセンスイネーブル信号ＳＡＥＮを受け取り得る。図７を参照して、ランダムノイズストレスモードの制御回路７２０は、ＳＡ４２０をアクティベートするために、および受け取られた差動入力を増幅するために、ＳＡＥＮ信号をアサートする。
【００６７】
[0081]  クロスカップルされた負荷９４０は、供給電圧ＶＤＤに、および（ノードＳＡ＿ＯＵＴおよびＳＡＢ＿ＯＵＴを介して）差動ペアのトランジスタ９１０に結合する。クロスカップルされた負荷９４０は、クロスカップルされたｐチャネルトランジスタ９４２および９４４を含み得る。ｐチャネルトランジスタ９４２のゲートは、ｐチャネルトランジスタ９４４のドレインおよびノードＳＡ＿ＯＵＴに結合され得る。ｐチャネルトランジスタ９４４のゲートは、ｐチャネルトランジスタ９４２のドレインおよびノードＳＡＢ＿ＯＵＴに結合され得る。ＳＡ４２０の（例えば、周辺回路２０６またはテスタ２０８への）出力は、ノードＳＡ＿ＯＵＴであり得る。
【００６８】
[0082]  ＳＡ４２０は、明瞭さに関して示されていない他の回路を含み得る。例えば、ＳＡ４２０は、ｈｉｇｈレベル（例えば、ＶＤＤ）にノードＳＡ＿ＯＵＴおよびＳＡＢ＿ＯＵＴを事前充電するＳＡ事前充電回路（示されていない）を含み得る。ＳＡ事前充電回路は、電流源９３０と逆位相で動作し得る。例えば、信号ＳＡＥＮが電流源９３０をターンオンすると、ＳＡ事前充電回路は、ＳＡ４２０が受け取られた差動入力を増幅することを可能にするために、ターンＯＦＦされ得る。
【００６９】
[0083]  ＳＡ４２０はさらに、ノードＳＡ＿ＯＵＴおよびＳＡＢ＿ＯＵＴに結合された弱いプルアップ回路（示されていない）を含み得る。いくつかの例では、プルアップ回路は、例えばノイズカップリングから生じるノードＳＡ＿ＯＵＴおよびＳＡＢ＿ＯＵＴにおけるジッタ(jitter)を最小化するために、弱くかつ常にオンであり得る。プルアップ回路は、ＳＡ４２０によって実施される検知と干渉しないように、非常に弱い可能性がある（例えば、ロングチャネルトランジスタ）。
【００７０】
[0084]  回路図９００はさらに、ランダムノイズストレスモードに関する事前決定された、知られた状態にＳＡ４２０を設定するように構成される電圧調整回路９５０を含む。いくつかの例では、テスタ２０８は、ランダムノイズストレスモードにおいて、ＳＡ４２０のイネーブルの間にランダムノイズ障害が発生した（例えば、ＳＡ４２０が状態を変化させる）かどうかを決定するために、この事前決定された、知られた状態を使用し得る。ランダムノイズストレスモードでは、ＳＡ４２０および対応する１つまたは複数のメモリセル３００はアクセスされず（例えば、そこから読み出しされないまたはそこに書き込みされない）、故に、ＳＡ４２０の状態はランダムノイズ障害が発生しない場合は同じままになるはずであることに留意されたい。
【００７１】
[0085]  電圧調整回路９５０は、制御信号ＳＥＴ＿０およびＳＥＴ＿１によって制御される。ランダムノイズストレスモードの制御回路７２０（例えば、ＳＡ設定コンポーネント７２２）は、制御信号ＳＥＴ＿０およびＳＥＴ＿１を生成し得る。ランダムノイズストレスモードの制御回路７２０が制御信号ＳＥＴ＿０をアサートするとき、ＳＡ４２０は、出力ＳＡ＿ＯＵＴが論理０である状態に設定される。ランダムノイズストレスモードの制御回路７２０が制御信号ＳＥＴ＿１をアサートするとき、ＳＡ４２０は、出力ＳＡ＿ＯＵＴが論理１である状態に設定される。
【００７２】
[0086]  電圧調整回路９５０は、ｎタイプトランジスタ９５２および９５４を含む。ｎタイプトランジスタ９５２は、ノードＳＡＢ＿ＯＵＴおよび接地（ＶＳＳ）に結合される。ｎタイプトランジスタ９５２のゲートは、制御信号ＳＥＴ＿１に結合される。制御信号ＳＥＴ＿１がアサートされるとき、ｎタイプトランジスタ９５２は、ノードＳＡＢ＿ＯＵＴを接地にプルし（pulls）、およびクロスカップルされた負荷９４０のｐ型トランジスタ９４４をターンオンする。ｐ型トランジスタ９４４は、ノードＳＡ＿ＯＵＴをｈｉｇｈ（論理１）にプルし、およびｐ型トランジスタ９４２をターンオフしてノードＳＡＢ＿ＯＵＴにおいてｌｏｗを維持する。
【００７３】
[0087]  ｎタイプトランジスタ９５４は、ノードＳＡ＿ＯＵＴおよび接地（ＶＳＳ）に結合される。ｎタイプトランジスタ９５４のゲートは、制御信号ＳＥＴ＿０に結合される。制御信号ＳＥＴ＿０がアサートされるとき、ｎタイプトランジスタ９５４は、ノードＳＡ＿ＯＵＴを接地（論理０）にプルし、およびクロスカップルされた負荷９４０のｐ型トランジスタ９４２をターンオンする。ｐ型トランジスタ９４２は、ノードＳＡＢ＿ＯＵＴをｈｉｇｈにプルし、およびｐ型トランジスタ９４４をターンオフして出力ＳＡ＿ＯＵＴにおいて論理０を維持する。
【００７４】
[0088]  上に提示されたように、図９は、フローチャート６００（図６）に示された動作を実施するための構造を提供する。例えば、図９は、第２の動作（例えば、ランダムノイズストレスモード）に関してセンスアンプのイネーブルの間に事前決定された状態にＳＡ４２０を設定するための（例えば、６０４における動作）構造を含む。
【００７５】
[0089]  図１０は、マルチプルのワード線をアサートするように構成される行デコーダの例示的な実施形態のブロック図である。例として、行デコーダ４０４は、４ビットアドレスＡ（０）〜Ａ（３）（およびそれらの反転ＡＢ（０）〜ＡＢ（３））を受け取り、およびワード線ＷＬ（０）〜ＷＬ（１５）中の少なくとも１つのワード線をアサートする。行デコーダ４０４は、ＷＬ＿ＥＮＡＢＬＥ信号を受け取り得る。ＷＬ＿ＥＮＡＢＬＥ信号がアサートされるとき（例えば、ｈｉｇｈレベルにおいて）、行デコーダ４０４は、ワード線ＷＬ（０）〜ＷＬ（１５）のうちの少なくとも１つをアサートする。ＷＬ＿ＥＮＡＢＬＥ信号がデアサートされるとき（例えば、ｌｏｗレベルにおいて）、行デコーダ４０４は、ワード線ＷＬ（０）〜ＷＬ（１５）のすべてをデアサートする。ＷＬ＿ＥＮＡＢＬＥ信号の生成は、図１１に提示される。
【００７６】
[0090]  行デコーダ４０４はさらに、いくつのワード線がアサートされるかを制御する４ＸＷＬＢ制御信号を受け取り得る。図７を参照して、ランダムノイズストレスモードの制御回路７２０は、４ＸＷＬＢ制御信号を出力する４ＸＷＬ生成コンポーネント７２４を含み得る。４ＸＷＬＢ制御信号がアサートされるとき（例えば、ｌｏｗレベルにおいて）、行デコーダ４０４は、４つのワード線を一気にアサートする。４ＸＷＬＢ制御信号がデアサートされるとき（例えば、ｈｉｇｈレベルにおいて）、行デコーダ４０４は、一度に単一のワード線をアサートする。
【００７７】
[0091]  いくつかの例では、行デコーダ４０４は、二段階デコーダ（a two-stage decoder）であり得る。第１の段階は、２つのプレデコーディンググループ：プレデコーダ＿Ｇ１  １０１０およびプレデコーダ＿Ｇ２  １０２０を含む。第２の段階は、段階２＿デコーダ１０３０を含む。プレデコーダ＿Ｇ１  １０１０、プレデコーダ＿Ｇ２  １０２０、および段階２＿デコーダ１０３０に示された論理ゲートは、機能性を例示するものであり、および必ずしも実際のインプリメンテーションを例示するわけではない。
【００７８】
[0092]  プレデコーダ＿Ｇ１  １０１０は、アドレスＡ（０）およびＡ（１）（およびそれらの反転ＡＢ（０）およびＡＢ（１））を受け取り、および復号された信号グループ１（００）、グループ１（０１）、グループ１（１０）、およびグループ１（１１）を出力する。４ＸＷＬＢ制御信号がデアサートされるとき、復号された信号グループ１（００）〜グループ１（１１）のうちの１つは、プレデコーダ＿Ｇ１  １０１０によってアサートされる（例えば、論理１）。プレデコーダ＿Ｇ２  １０２０は、アドレスＡ（２）およびＡ（３）（およびそれらの反転ＡＢ（２）およびＡＢ（３））を受け取り、および復号された信号グループ２（００）、グループ２（０１）、グループ２（１０）、およびグループ２（１１）を出力する。復号された信号グループ２（００）〜グループ２（１１）のうちの１つは、プレデコーダ＿Ｇ２  １０２０によってアサートされる。
【００７９】
[0093]  段階２＿デコーダ１０３０は、１６本のワード線を出力し、各々は、復号された信号グループ１（００）〜グループ１（１１）のうちの１つ、および復号された信号グループ２（００）〜グループ２（１１）のうちの１つに基づく。４ＸＷＬＢ制御信号がデアサートされるとき、復号された信号グループ１（００）〜グループ１（１１）のうちの１つと復号された信号グループ２（００）〜グループ２（１１）のうちの１つのみがアサートされ、故に、１６本のワード線のうちの１つのみはアサートされる。４ＸＷＬＢ制御信号がアサートされるとき、プレデコーダ＿Ｇ１  １０１０は、復号された信号グループ１（００）〜グループ１（１１）のすべてをアサートする。よって、１６本のワード線のうちの４つはそれに応じてアサートされる。このようにして、ランダムノイズストレスモードの制御回路７２０（例えば、４ＸＷＬ生成コンポーネント７２４）は、ＳＡ４２０がランダムノイズストレスモードにおいてイネーブルされている間、マルチプルのワード線のアサーション(assertion)に影響し得る。
【００８０】
[0094]  上に提示されたように、図１０は、フローチャート６００（図６）の様々な動作を実施する構造を提供する。例えば、図１０は、第２の動作に関してワード線をアサートするための（例えば、６１４における動作）、およびＳＡ４２０が第２の動作に関してイネーブルされている間、マルチプルのワード線をアサートするための（例えば、６１６における動作）、構造を含む。
【００８１】
[0095]  図１１は、読み出し動作に関する図４のＳＲＡＭの読み出し制御ブロックのブロック図１１００である。読み出し制御ブロック１１０２は、読み出し動作で使用される信号を生成するための様々なコンポーネントを含む。いくつかの例では、ＲＥＡＤ＿ＯＰＥＲＡＴＩＯＮ信号は、読み出し動作に関するマスタークロックとして機能し得、および読み出し動作で使用されるいずれの信号(which signals)が生成されるかのアサーションに基づく。例えば、読み出し制御ブロック１１０２は、タイミング回路７１０（図７において議論された）を含み得る。タイミング回路７１０は、ＲＥＡＤ＿ＯＰＥＲＡＴＩＯＮ信号を受け取るかまたはＲＥＡＤ＿ＯＰＥＲＡＴＩＯＮ信号に結合し、および読み出し動作に関する読み出しＳＡイネーブル信号ＲＤ＿ＳＡＥＮ７１９を生成する。読み出し制御ブロック１１０２はさらに、ＲＥＡＤ＿ＯＰＥＲＡＴＩＯＮ信号を受け取るかまたはＲＥＡＤ＿ＯＰＥＲＡＴＩＯＮ信号に結合し、および読み出し事前充電信号ＲＤ＿ＰＣＥＮ８０４を生成する、読み出し事前充電制御１１１０を含み得る。読み出し事前充電信号ＲＤ＿ＰＣＥＮ８０４は、読み出し動作においてビット線ペアＢＬおよびＢＬＢを事前充電するためにＢＬＰＣ回路４１２を制御する（図８参照）。
【００８２】
[0096]  いくつかの例では、読み出し制御ブロック１１０２はさらに、ＲＥＡＤ＿ＯＰＥＲＡＴＩＯＮ信号を受け取るかまたはＲＥＡＤ＿ＯＰＥＲＡＴＩＯＮ信号に結合し、および読み出しワード線イネーブル信号ＲＤ＿ＷＬ＿ＥＮ１１２２を生成する、ＷＬイネーブル制御１１２０を含み得る。信号ＲＤ＿ＷＬ＿ＥＮ１１２２は、読み出し動作においてアサートされるワード線のタイミングを制御するおよびイネーブルする。マルチプレクサ１１３０は、（ＳＲＡＭ４００がランダムノイズストレスモードにあるかどうかを示す）ＲＮ＿ＳＴＲＥＳＳ信号に基づいて、読み出しワード線イネーブル信号ＲＤ＿ＷＬ＿ＥＮ１１２２と信号ＳＴＲＥＳＳ＿ＳＡＥＮ７２９との間で選択する。マルチプレクサ１１３０は、選択された信号をＷＬ＿ＥＮＡＢＬＥ信号として出力し、およびＷＬ＿ＥＮＡＢＬＥ信号を行デコーダ４０４に提供する。ＳＲＡＭ４００が読み出し動作にあるとき、ＲＮ＿ＳＴＲＥＳＳ信号はデアサートされ、および読み出しワード線イネーブル信号ＲＤ＿ＷＬ＿ＥＮ１１２２は、読み出し動作においてワード線をアサートするためにマルチプレクサ１１３０によって選択される（図１０参照）。ランダムノイズストレスモードでは、ＲＮ＿ＳＴＲＥＳＳ信号はアサートされ、および（時間期間Ｐ２を有する）信号ＳＴＲＥＳＳ＿ＳＡＥＮ７２９はマルチプレクサ１１３０によって選択されて、１つまたはマルチプルのワード線をアサートする。よって、ランダムノイズストレスモードでは、ワード線は、ＳＡ４２０のイネーブルと同じ時間期間Ｐ２の間、アサートされ得る。
【００８３】
[0097]  図１２は、図４のＳＲＡＭによって実施される読み出し動作のタイミング図１２００である。タイミング図１２００は、図７〜図１１の回路によって動作される読み出し動作における様々な信号を示す。例として、メモリセル３００は、インバータ３０２の出力において論理１を記憶し、およびインバータ３０４の出力において論理０を記憶する。読み出し動作では、ＲＮ＿ＳＴＲＥＳＳ信号はデアサートされたまま（例えば、ｌｏｗレベルにおいて）となる。
【００８４】
[0098]  Ｔ０において、ＲＥＡＤ＿ＯＰＥＲＡＴＩＯＮ信号はアサートされ、ＳＲＡＭ４００は読み出し動作にあることを示す。いくつかの例では、ＲＥＡＤ＿ＯＰＥＲＴＩＯＮ信号は、読み出し動作に関するマスタークロックとして機能し得、およびそれのアサーションは、以下に記述されるように読み出し動作における様々なアクションをトリガする。
【００８５】
[0099]  Ｔ１において、ＲＥＡＤ＿ＯＰＥＲＡＴＩＯＮ信号のアサーションに応答してＰＣＢ＿ＥＮＡＢＬＥ信号がデアサートされる（例えば、ｈｉｇｈレベルにプルされる）。Ｔ１に先立って、ＰＣＢ＿ＥＮＡＢＬＥ信号は、ＢＬＰＣ回路４１２に、事前決定されたレベル（例えば、ｈｉｇｈレベル）にビット線ペアＢＬおよびＢＬＢを事前充電またはプルアップさせるために、アサートされる。読み出し事前充電制御１１１０は、ＲＥＡＤ＿ＯＰＥＲＡＴＩＯＮ信号がアサートされることに応答して、読み出し事前充電信号ＲＤ＿ＰＣＥＮ８０４を生成する。読み出し事前充電信号ＲＤ＿ＰＣＥＮ８０４は、読み出し動作において、ビット線ペアＢＬおよびＢＬＢをｈｉｇｈレベルに事前充電するようにＢＬＰＣ回路４１２を制御するＰＣＢ＿ＥＮＡＢＬＥ信号を生成する（図８参照）。
【００８６】
[00100]  Ｔ２において、ワード線ＷＬは、ＲＥＡＤ＿ＯＰＥＲＡＴＩＯＮ信号のアサーションに応答してアサートされる。ＷＬイネーブル制御１１２０は、ＲＥＡＤ＿ＯＰＥＲＡＴＩＯＮ信号を受け取り、および読み出しワード線イネーブル信号ＲＤ＿ＷＬ＿ＥＮ１１２２を生成する。マルチプレクサ１１３０は、信号ＲＤ＿ＷＬ＿ＥＮ１１２２を選択し、および選択された信号を信号ＷＬ＿ＥＮＡＢＬＥとして出力する。行デコーダ４０４は、ＷＬ＿ＥＮＡＢＬＥ信号を受け取り、およびそれに応じて、読み出し動作に関してワード線のうちの１つをアサートする。
【００８７】
[00101]  アサートされたワード線は、ビット線ペアＢＬおよびＢＬＢをメモリセル３００に接続する。具体的には、ビット線ＢＬは、アクセストランジスタ３１４を通してインバータ３０２の出力に接続され、およびビット線ＢＬＢは、アクセストランジスタ３１８を通してインバータ３０４の出力に接続される。ビット線ＢＬは、それは読み出し動作の前に事前充電されており、インバータ３０２中のｎチャネルトランジスタ３０８を通してＶＳＳ（すなわち、論理レベル０）に向けて放電を始める。ビット線ＢＬＢは、充電されたまま（すなわち、論理１）となる。図３とともに提供された説明を参照されたい。その結果、電圧差はビット線ＢＬとビット線ＢＬＢとの間に（およびビット線ＢＬ＿ＲＤとビット線ＢＬＢ＿ＲＤとの間に、それらはＳＡ４２０の入力である）生まれる。
【００８８】
[00102]  Ｔ３〜Ｔ４において、ＳＡＥＮ信号は、ＳＡ４２０をイネーブルするために、ＲＥＡＤ＿ＯＰＥＲＡＴＩＯＮ信号のアサーションに応答してアサートされる。Ｔ３とＴ４との間の時間期間は、時間期間Ｐ１に対応する。例えば、図７および対応する説明を参照されたい。ＳＡＥＮ信号のアサーションに応答して、ＳＡ４２０は、ビット線ＢＬとビット線ＢＬＢとの間の（例えば、ビット線ＢＬ＿ＲＤとビット線ＢＬＢ＿ＲＤとの間の、それらはＳＡ４２０の入力である）電圧差を増幅し、およびその結果をＳＡ＿ＯＵＴとして出力する。
【００８９】
[00103]  図１３は、図４のＳＲＡＭによって実施される第２の動作のタイミング図１３００である。タイミング図１３００は、図７〜図１１の回路によって動作されるように第２の動作（例えば、ランダムノイズストレスモードのようなテスト動作）における様々な信号を示す。第２の、非読み出し動作では、ＲＥＡＤ＿ＯＰＥＲＡＴＩＯＮ信号はデアサートされたまま（例えば、ｌｏｗレベルにおいて）となり、および明瞭さに関して示されていない。
【００９０】
[00104]  Ｔ５において、ＲＮ＿ＳＴＲＥＳＳ信号はアサートされ、ＳＲＡＭ４００が第２の、ランダムノイズストレスモードのような非読み出し動作にあることを示す。ＲＮ＿ＳＴＲＥＳＳ信号は、動作制御１０２から受け取られ得、それはテスタ２０８によって提供され得る。
【００９１】
[00105]  Ｔ６において、ＰＣＢ＿ＥＮＡＢＬＥ信号は、ＲＮ＿ＳＴＲＥＳＳ信号がアサートされることに応答して、デアサートされる（例えば、ｈｉｇｈレベルにプルされる）。図７および図８を参照して、マルチプレクサ８３０は、アサートされたＲＮ＿ＳＴＲＥＳＳ信号に基づいて、（ＳＴＲＥＳＳ＿ＣＴＬ信号に基づく）信号ＳＴＲＥＳＳ＿ＳＡＥＮ７２９を選択する。Ｔ６において、ＳＴＲＥＳＳ＿ＣＴＬ信号はデアサートされており、および故に、ＰＣＢ＿ＥＮＡＢＬＥ信号はデアサートされる。よって、Ｔ６において、ＢＬＰＣは、ＰＣＢ＿ＥＮＡＢＬＥ信号によってディセーブルされ、およびビット線ペアＢＬおよびＢＬＢをプルアップしない。
【００９２】
[00106]  さらに、Ｔ６において、ＳＥＴ＿１信号はアサートされ、ＳＡ４２０を知られた状態に設定し得る。図７を参照して、ＳＡ設定コンポーネント７２２は、ＲＮ＿ＳＴＲＥＳＳ信号およびＳＴＲＥＳＳ＿ＣＴＬ信号に基づいて、ＳＥＴ＿１信号をアサートし得る（ｈｉｇｈレベルにプルされる）。ＳＥＴ＿１信号のアサーションは、知られた状態のＳＡ４２０を設定する（例えば、ＳＡ＿ＯＵＴが論理１にあり、およびＳＡＢ＿ＯＵＴが論理０にある）。ＳＥＴ＿０信号のアサーションは同様に制御され得、および明瞭さに関して省略される。
【００９３】
[00107]  Ｔ８〜Ｔ９において、ＳＴＲＥＳＳ＿ＣＴＬ信号は、例えば動作制御１０２から受け取られる。ＳＴＲＥＳＳ＿ＣＴＬ信号は、ＳＲＡＭ４００の外部の信号に基づき得る。例えば、ＳＴＲＥＳＳ＿ＣＴＬ信号は、テスタ２０８によって入力される外部の信号に対応し得、およびアサートされる時間期間Ｐ２（Ｔ８〜Ｔ９）を有し得る。
【００９４】
[00108]  さらに、Ｔ８〜Ｔ９において、ＰＣＢ＿ＥＮＡＢＬＥ信号は、（ＳＴＲＥＳＳ＿ＣＴＬ信号によって制御されるように）時間期間Ｐ２の間アサートされ得る（図８参照）。よって、ＰＣＢ＿ＥＮＡＢＬＥ信号は、時間期間Ｐ２の間、ビット線ペアＢＬおよびＢＬＢをプルアップするようにＢＬＰＣ回路４１２を制御する。
【００９５】
[00109]  さらに、Ｔ８〜Ｔ９において、ワード線は、（ＳＴＲＥＳＳ＿ＣＴＬ信号によって制御されるように）時間期間Ｐ２の間アサートされ得る（図１０参照）。このようにして、アサートされたワード線に結合されたメモリセル３００は、同じ時間期間Ｐ２においてストレスを加えられる。
【００９６】
[00110]  さらに、Ｔ８〜Ｔ９において、ＳＡＥＮは、（ＳＴＲＥＳＳ＿ＣＴＬ信号によって制御されるように）時間期間Ｐ２の間アサートされ得る（図７および図９参照）。このようにして、ＳＡ４２０は、時間期間Ｐ２の間、ＳＡＥＮ信号によってイネーブルされ、およびストレスを加えられる。
【００９７】
[00111]  上述した動作方法における特定の順序またはブロックの階層は、単に例として提供されている。設計選好に基づいて、動作方法における特定の順序またはブロックの階層は、再配列、変更（amended）、および／または修正され得る。添付の方法の請求項は、動作方法に関連する様々な限定を含むが、記載された限定は、特許請求の範囲に明示的に述べられていない限りは、決して特定の順序または階層によって限定されるように意味するものではない。
【００９８】
[00112]  本開示の様々な態様は、当業者が本発明を実施することを可能にするために提供されている。本開示を通して提示された例示的な実施形態への様々な修正は、当業者に容易に明らかとなり、およびここに開示された概念は、他の磁気記憶デバイスにも拡張され得る。よって、特許請求の範囲は、本開示の様々な態様に限定されるようには意図されておらず、特許請求の範囲の文言と一致する最大の範囲を与えられるべきである。当業者に知られているかあるいは後に知られることになる、本開示全体にわたって記述された例示的な実施形態の様々なコンポーネントに対するすべての構造的および機能的な同等物は、参照によってここに明示的に組み込まれ、および特許請求の範囲に包含されるように意図されている。さらに、本明細書におけるいかなる開示も、そのような開示が特許請求の範囲に明確に記載されているか否かに関わらず、公衆に献呈されることを意図されるものではない。請求項のいずれの要素も、その要素が「ための手段」という表現を使用して明示的に記載されていない限りは、または方法の請求項のケースでは、その要素が「ためのステップ」という表現を使用して記載されていない限りは、米国特許法第１１２条（ｆ）の規定の下で解釈されるべきではない。
【図１】
2019507457.tif 000003
【図２】
2019507457.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成30年10月3日(2018.10.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリであって、
メモリセルと、
前記メモリセルに結合された少なくとも１つのビット線と、
前記少なくとも１つのビット線に結合されたセンスアンプと、
読み出し動作の間に前記センスアンプをイネーブルするように構成されるタイミング回路と、
前記読み出し動作に関する期間よりも長い拡張された時間期間の間に前記タイミング回路からは独立して前記センスアンプをイネーブルし、および前記センスアンプが前記拡張されたイネーブル期間の間に状態を変化させるかどうか決定するように構成される制御回路と、および
前記センスアンプが前記制御回路によってイネーブルされている間、前記少なくとも１つのビット線をプルアップするように構成されるプルアップ回路と、
を備える、メモリ。
【請求項２】
前記拡張された時間期間は、前記メモリの外部の信号に基づく、請求項１に記載のメモリ。
【請求項３】
前記少なくとも１つのビット線の電気的特性に整合するように構成されるダミービット線回路をさらに備え、ここにおいて、前記タイミング回路は、前記ダミービット線回路に応答して前記センスアンプをイネーブルするようにさらに構成される、請求項１に記載のメモリ。
【請求項４】
前記プルアップ回路は、前記読み出し動作に関して、前記少なくとも１つのビット線を事前充電するように構成される事前充電回路を備える、請求項１に記載のメモリ。
【請求項５】
前記制御回路は、前記センスアンプが前記制御回路によってイネーブルされている間、前記少なくとも１つのビット線をプルアップするために前記プルアップ回路をイネーブルするために、前記事前充電回路から読み出し事前充電信号を切り離すようにさらに構成される、請求項４に記載のメモリ。
【請求項６】
前記メモリセルに結合されたワード線と、および
前記センスアンプが前記制御回路によってイネーブルされている間、前記読み出し動作に関して前記ワード線をアサートするように構成されるアドレスデコーダと、
をさらに備える、請求項１に記載のメモリ。
【請求項７】
前記メモリセルを備える複数のメモリセルと、および
前記複数のメモリセルにそれぞれ結合された、前記ワード線を備える複数のワード線と、
ここにおいて、前記アドレスデコーダは、前記センスアンプが前記制御回路によってイネーブルされている間、前記複数のワード線をアサートするようにさらに構成される、
をさらに備える、請求項６に記載のメモリ。
【請求項８】
前記センスアンプの前記イネーブルの間に、前記センスアンプを事前決定された状態に設定するように構成される電圧調整回路をさらに備える、請求項１に記載のメモリ。
【請求項９】
前記制御回路は、前記センスアンプが前記制御回路によってイネーブルされている間に発生したセンスアンプ障害を検出するようにさらに構成される、請求項１に記載のメモリ。
【請求項１０】
前記少なくとも１つのビット線は、差動ビット線のペアを備え、および前記プルアップ回路は、前記センスアンプが前記制御回路によってイネーブルされている間、差動ビット線の前記ペアの各々をプルアップするように構成される、請求項１に記載のメモリ。
【請求項１１】
メモリを動作させるための方法であって、
タイミング回路によって、読み出し動作においてセンスアンプをイネーブルすることと、前記センスアンプは少なくとも１つのビット線に結合されており、および前記少なくとも１つのビット線はメモリセルに結合されている、
第２の動作において、前記タイミング回路からは独立して前記読み出し動作に関する期間よりも長い拡張された時間期間の間に前記センスアンプをイネーブルすることと、および
前記センスアンプが前記第２の動作においてイネーブルされている間、プルアップ回路によって前記少なくとも１つのビット線をプルアップすることと、
前記センスアンプが前記拡張されたイネーブル期間の間に状態を変化させるかどうか決定することと、
を備える、方法。
【請求項１２】
前記拡張された時間期間は、前記メモリの外部の信号に基づく、請求項１１に記載の方法。
【請求項１３】
前記タイミング回路は、前記少なくとも１つのビット線の電気的特性に整合するように構成されるダミービット線回路を備える、請求項１１に記載の方法。
【請求項１４】
前記プルアップ回路によって、前記読み出し動作に関して前記少なくとも１つのビット線を事前充電することをさらに備える、請求項１１に記載の方法。
【請求項１５】
前記センスアンプが前記第２の動作においてイネーブルされている間、前記プルアップ回路によって前記少なくとも１つのビット線を前記プルアップすることは、前記プルアップ回路から読み出し事前充電信号を切り離すことを備える、請求項１４に記載の方法。
【請求項１６】
前記読み出し動作に関して、および前記第２の動作に関して、前記メモリセルに結合されたワード線をアサートすることをさらに備える、請求項１１に記載の方法。
【請求項１７】
前記センスアンプが前記第２の動作に関してイネーブルされている間、前記メモリセルを備える複数のメモリセルにそれぞれ結合された、前記ワード線を備える複数のワード線をアサートすることをさらに備える、請求項１６に記載の方法。
【請求項１８】
前記第２の動作に関して、前記センスアンプの前記イネーブルの間に、前記センスアンプを事前決定された状態に設定することをさらに備える、請求項１１に記載の方法。
【請求項１９】
前記センスアンプが前記第２の動作に関してイネーブルされている間に発生したセンスアンプ障害を検出することをさらに備える、請求項１１に記載の方法。
【請求項２０】
前記少なくとも１つのビット線は、差動ビット線のペアを備え、
前記方法が、前記センスアンプが前記第２の動作に関してイネーブルされている間、差動ビット線の前記ペアの各々をプルアップすることをさらに備える、
請求項１１に記載の方法。
【請求項２１】
メモリであって、
複数のメモリセルと、
前記複数のメモリセルにそれぞれ結合された複数のワード線と、
前記複数のメモリセルのうちの１つのメモリセルに結合された少なくとも１つのビット線と、
前記少なくとも１つのビット線に結合されたセンスアンプと、
読み出し動作に関する期間よりも長い拡張された時間期間の間に前記センスアンプをイネーブルし、および前記センスアンプが前記拡張されたイネーブル期間の間に状態を変化させるかどうか決定するように構成される制御回路と、および
前記センスアンプが前記制御回路によってイネーブルされている間、前記複数のワード線をアサートするように構成されるアドレスデコーダと、
を備える、メモリ。
【請求項２２】
前記センスアンプが前記制御回路によってイネーブルされている間、前記少なくとも１つのビット線をプルアップするように構成されるプルアップ回路をさらに備える、請求項２１に記載のメモリ。
【請求項２３】
前記少なくとも１つのビット線は、差動ビット線のペアを備え、および前記プルアップ回路は、前記センスアンプが前記制御回路によってイネーブルされている間、差動ビット線の前記ペアの各々をプルアップするように構成される、請求項２２に記載のメモリ。
【請求項２４】
前記拡張された時間期間は、前記メモリの外部の信号に基づく、請求項２１に記載のメモリ。
【請求項２５】
前記制御回路は、非読み出し動作において、前記センスアンプをイネーブルするようにさらに構成される、請求項２１に記載のメモリ。
【請求項２６】
読み出し動作の間に前記センスアンプをイネーブルするように構成されるタイミング回路をさらに備え、ここにおいて、前記制御回路は、前記タイミング回路からは独立して前記センスアンプをイネーブルするように構成される、請求項２５に記載のメモリ。
【請求項２７】
前記非読み出し動作において、前記センスアンプが前記制御回路によってイネーブルされている間、前記少なくとも１つのビット線をプルアップするように構成され、および読み出し動作に関して、前記少なくとも１つのビット線を事前充電するように構成されるプルアップ回路をさらに備える、請求項２５に記載のメモリ。
【請求項２８】
前記制御回路は、前記非読み出し動作において、前記センスアンプが前記制御回路によってイネーブルされている間、前記プルアップ回路から読み出し事前充電信号を切り離すようにさらに構成される、請求項２７に記載のメモリ。
【請求項２９】
前記制御回路は、前記センスアンプが前記制御回路によってイネーブルされている間に発生したセンスアンプ障害を検出するようにさらに構成される、請求項２１に記載のメモリ。
【請求項３０】
装置であって、
複数のメモリセルと、
前記複数のメモリセルにそれぞれ結合された複数のワード線と、
前記複数のメモリセルのうちの１つのメモリセルに結合された少なくとも１つのビット線と、
前記少なくとも１つのビット線上のデータを検知するための検知増幅手段と、
読み出し動作の間に前記センスアンプ手段をイネーブルするためのタイミング手段と、
前記読み出し動作に関する期間よりも長い拡張された時間期間の間に前記タイミング回路手段からは独立して前記検知増幅手段をイネーブルし、および前記センスアンプが前記拡張されたイネーブル期間の間に状態を変化させるかどうか決定するための制御手段と、および
前記複数のワード線をアサートするためのアドレス復号手段と、
を備える、装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正の内容】
【００９８】
[00112]  本開示の様々な態様は、当業者が本発明を実施することを可能にするために提供されている。本開示を通して提示された例示的な実施形態への様々な修正は、当業者に容易に明らかとなり、およびここに開示された概念は、他の磁気記憶デバイスにも拡張され得る。よって、特許請求の範囲は、本開示の様々な態様に限定されるようには意図されておらず、特許請求の範囲の文言と一致する最大の範囲を与えられるべきである。当業者に知られているかあるいは後に知られることになる、本開示全体にわたって記述された例示的な実施形態の様々なコンポーネントに対するすべての構造的および機能的な同等物は、参照によってここに明示的に組み込まれ、および特許請求の範囲に包含されるように意図されている。さらに、本明細書におけるいかなる開示も、そのような開示が特許請求の範囲に明確に記載されているか否かに関わらず、公衆に献呈されることを意図されるものではない。請求項のいずれの要素も、その要素が「ための手段」という表現を使用して明示的に記載されていない限りは、または方法の請求項のケースでは、その要素が「ためのステップ」という表現を使用して記載されていない限りは、米国特許法第１１２条（ｆ）の規定の下で解釈されるべきではない。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１]  メモリであって、
メモリセルと、
前記メモリセルに結合された少なくとも１つのビット線と、
前記少なくとも１つのビット線に結合されたセンスアンプと、
読み出し動作の間に前記センスアンプをイネーブルするように構成されるタイミング回路と、
前記タイミング回路からは独立して前記センスアンプをイネーブルするように構成される制御回路と、および
前記センスアンプが前記制御回路によってイネーブルされている間、前記少なくとも１つのビット線をプルアップするように構成されるプルアップ回路と、
を備える、メモリ。
[Ｃ２]  前記制御回路は、ある時間期間の間、前記センスアンプをイネーブルするようにさらに構成され、前記時間期間は、前記メモリの外部の信号に基づく、Ｃ１に記載のメモリ。
[Ｃ３]  前記少なくとも１つのビット線の電気的特性に整合するように構成されるダミービット線回路をさらに備え、ここにおいて、前記タイミング回路は、前記ダミービット線回路に応答して前記センスアンプをイネーブルするようにさらに構成される、Ｃ１に記載のメモリ。
[Ｃ４]  前記プルアップ回路は、前記読み出し動作に関して、前記少なくとも１つのビット線を事前充電するように構成される事前充電回路を備える、Ｃ１に記載のメモリ。
[Ｃ５]  前記制御回路は、前記センスアンプが前記制御回路によってイネーブルされている間、前記少なくとも１つのビット線をプルアップするために前記プルアップ回路をイネーブルするために、前記事前充電回路から読み出し事前充電信号を切り離すようにさらに構成される、Ｃ４に記載のメモリ。
[Ｃ６]  前記メモリセルに結合されたワード線と、および
前記センスアンプが前記制御回路によってイネーブルされている間、前記読み出し動作に関して前記ワード線をアサートするように構成されるアドレスデコーダと、
をさらに備える、Ｃ１に記載のメモリ。
[Ｃ７]  前記メモリセルを備える複数のメモリセルと、および
前記複数のメモリセルにそれぞれ結合された、前記ワード線を備える複数のワード線と、
ここにおいて、前記アドレスデコーダは、前記センスアンプが前記制御回路によってイネーブルされている間、前記複数のワード線をアサートするようにさらに構成される、
をさらに備える、Ｃ６に記載のメモリ。
[Ｃ８]  前記センスアンプの前記イネーブルの間に、前記センスアンプを事前決定された状態に設定するように構成される電圧調整回路をさらに備える、Ｃ１に記載のメモリ。
[Ｃ９]  前記制御回路は、前記センスアンプが前記制御回路によってイネーブルされている間に発生したセンスアンプ障害を検出するようにさらに構成される、Ｃ１に記載のメモリ。
[Ｃ１０]  前記少なくとも１つのビット線は、差動ビット線のペアを備え、および前記プルアップ回路は、前記センスアンプが前記制御回路によってイネーブルされている間、差動ビット線の前記ペアの各々をプルアップするように構成される、Ｃ１に記載のメモリ。
[Ｃ１１]  メモリを動作させるための方法であって、
タイミング回路によって、読み出し動作においてセンスアンプをイネーブルすることと、前記センスアンプは少なくとも１つのビット線に結合されており、および前記少なくとも１つのビット線はメモリセルに結合されている、
第２の動作において、前記タイミング回路からは独立して前記センスアンプをイネーブルすることと、および
前記センスアンプが前記第２の動作においてイネーブルされている間、プルアップ回路によって前記少なくとも１つのビット線をプルアップすることと、
を備える、方法。
[Ｃ１２]  前記第２の動作において、前記タイミング回路からは独立して前記センスアンプを前記イネーブルすることは、前記タイミング回路からは独立して、ある時間期間の間、前記センスアンプをイネーブルすることを備え、前記時間期間は、前記メモリの外部の信号に基づく、Ｃ１１に記載の方法。
[Ｃ１３]  前記タイミング回路は、前記少なくとも１つのビット線の電気的特性に整合するように構成されるダミービット線回路を備える、Ｃ１１に記載の方法。
[Ｃ１４]  前記プルアップ回路によって、前記読み出し動作に関して前記少なくとも１つのビット線を事前充電することをさらに備える、Ｃ１１に記載の方法。
[Ｃ１５]  前記センスアンプが前記第２の動作においてイネーブルされている間、前記プルアップ回路によって前記少なくとも１つのビット線を前記プルアップすることは、前記プルアップ回路から読み出し事前充電信号を切り離すことを備える、Ｃ１４に記載の方法。
[Ｃ１６]  前記読み出し動作に関して、および前記第２の動作に関して、前記メモリセルに結合されたワード線をアサートすることをさらに備える、Ｃ１１に記載の方法。
[Ｃ１７]  前記センスアンプが前記第２の動作に関してイネーブルされている間、前記メモリセルを備える複数のメモリセルにそれぞれ結合された、前記ワード線を備える複数のワード線をアサートすることをさらに備える、Ｃ１６に記載の方法。
[Ｃ１８]  前記第２の動作に関して、前記センスアンプの前記イネーブルの間に、前記センスアンプを事前決定された状態に設定することをさらに備える、Ｃ１１に記載の方法。
[Ｃ１９]  前記センスアンプが前記第２の動作に関してイネーブルされている間に発生したセンスアンプ障害を検出することをさらに備える、Ｃ１１に記載の方法。
[Ｃ２０]  前記少なくとも１つのビット線は、差動ビット線のペアを備え、
前記方法が、前記センスアンプが前記第２の動作に関してイネーブルされている間、差動ビット線の前記ペアの各々をプルアップすることをさらに備える、
Ｃ１１に記載の方法。
[Ｃ２１]  メモリであって、
複数のメモリセルと、
前記複数のメモリセルにそれぞれ結合された複数のワード線と、
前記複数のメモリセルのうちの１つのメモリセルに結合された少なくとも１つのビット線と、
前記少なくとも１つのビット線に結合されたセンスアンプと、
前記センスアンプをイネーブルするように構成される制御回路と、および
前記センスアンプが前記制御回路によってイネーブルされている間、前記複数のワード線をアサートするように構成されるアドレスデコーダと、
を備える、メモリ。
[Ｃ２２]  前記センスアンプが前記制御回路によってイネーブルされている間、前記少なくとも１つのビット線をプルアップするように構成されるプルアップ回路をさらに備える、Ｃ２１に記載のメモリ。
[Ｃ２３]  前記少なくとも１つのビット線は、差動ビット線のペアを備え、および前記プルアップ回路は、前記センスアンプが前記制御回路によってイネーブルされている間、差動ビット線の前記ペアの各々をプルアップするように構成される、Ｃ２２に記載のメモリ。
[Ｃ２４]  前記制御回路は、ある時間期間の間、前記センスアンプをイネーブルするようにさらに構成され、前記時間期間は、前記メモリの外部の信号に基づく、Ｃ２１に記載のメモリ。
[Ｃ２５]  前記制御回路は、非読み出し動作において、前記センスアンプをイネーブルするようにさらに構成される、Ｃ２１に記載のメモリ。
[Ｃ２６]  読み出し動作の間に前記センスアンプをイネーブルするように構成されるタイミング回路をさらに備え、ここにおいて、前記制御回路は、前記タイミング回路からは独立して前記センスアンプをイネーブルするように構成される、Ｃ２５に記載のメモリ。
[Ｃ２７]  前記非読み出し動作において、前記センスアンプが前記制御回路によってイネーブルされている間、前記少なくとも１つのビット線をプルアップするように構成され、および読み出し動作に関して、前記少なくとも１つのビット線を事前充電するように構成されるプルアップ回路をさらに備える、Ｃ２５に記載のメモリ。
[Ｃ２８]  前記制御回路は、前記非読み出し動作において、前記センスアンプが前記制御回路によってイネーブルされている間、前記プルアップ回路から読み出し事前充電信号を切り離すようにさらに構成される、Ｃ２７に記載のメモリ。
[Ｃ２９]  前記制御回路は、前記センスアンプが前記制御回路によってイネーブルされている間に発生したセンスアンプ障害を検出するようにさらに構成される、Ｃ２１に記載のメモリ。
[Ｃ３０]  装置であって、
複数のメモリセルと、
前記複数のメモリセルにそれぞれ結合された複数のワード線と、
前記複数のメモリセルのうちの１つのメモリセルに結合された少なくとも１つのビット線と、
前記少なくとも１つのビット線上のデータを検知するためのセンスアンプ手段と、
読み出し動作の間に前記センスアンプ手段をイネーブルするためのタイミング回路手段と、
前記タイミング回路手段からは独立して前記センスアンプ手段をイネーブルするための制御回路手段と、および
前記センスアンプ手段が前記制御回路手段によってイネーブルされている間、前記複数のワード線をアサートするためのアドレスデコーダ手段と、
を備える、装置。
【手続補正書】
【提出日】平成30年10月4日(2018.10.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリであって、
メモリセルと、
前記メモリセルに結合された少なくとも１つのビット線と、
前記少なくとも１つのビット線に結合されたセンスアンプと、
読み出し動作の間に前記センスアンプをイネーブルするように構成されるタイミング回路と、
前記読み出し動作に関する期間よりも長い拡張された時間期間の間にストレステスト動作において前記タイミング回路からは独立して前記センスアンプをイネーブルし、および前記センスアンプが前記拡張されたイネーブル期間の間に状態を変化させるかどうか決定するように構成される制御回路と、および
前記読み出しの間または前記ストレス動作の間、前記少なくとも１つのビット線を事前充電するために、前記センスアンプが前記制御回路によってイネーブルされている間、前記少なくとも１つのビット線をプルアップするように構成されるプルアップ回路と、
を備える、メモリ。
【請求項２】
前記拡張された時間期間は、前記メモリの外部の信号に基づく、請求項１に記載のメモリ。
【請求項３】
前記少なくとも１つのビット線の電気的特性に整合するように構成されるダミービット線回路をさらに備え、ここにおいて、前記タイミング回路は、前記ダミービット線回路に応答して前記センスアンプをイネーブルするようにさらに構成される、請求項１に記載のメモリ。
【請求項４】
前記プルアップ回路は、前記読み出し動作に関して、前記少なくとも１つのビット線を事前充電するように構成される事前充電回路を備える、請求項１に記載のメモリ。
【請求項５】
前記制御回路は、前記センスアンプが前記制御回路によってイネーブルされている間、前記少なくとも１つのビット線をプルアップするために前記プルアップ回路をイネーブルするために、前記事前充電回路から読み出し事前充電信号を切り離すようにさらに構成される、請求項４に記載のメモリ。
【請求項６】
前記メモリセルに結合されたワード線と、および
前記センスアンプが前記制御回路によってイネーブルされている間、前記読み出し動作に関して前記ワード線をアサートするように構成される行デコーダと、
をさらに備える、請求項１に記載のメモリ。
【請求項７】
前記メモリセルを備える複数のメモリセルと、および
前記複数のメモリセルにそれぞれ結合された、前記ワード線を備える複数のワード線と、
ここにおいて、前記行デコーダは、前記センスアンプが前記制御回路によってイネーブルされている間、前記複数のワード線をアサートするようにさらに構成される、
をさらに備える、請求項６に記載のメモリ。
【請求項８】
前記センスアンプの前記イネーブルの間に、前記ストレス動作に関して前記センスアンプを事前決定された状態に設定するように構成される電圧調整回路をさらに備える、請求項１に記載のメモリ。
【請求項９】
前記制御回路は、前記センスアンプが前記制御回路によってイネーブルされている間に発生したセンスアンプ障害を検出するようにさらに構成される、請求項１に記載のメモリ。
【請求項１０】
前記少なくとも１つのビット線は、差動ビット線のペアを備え、および前記プルアップ回路は、前記センスアンプが前記制御回路によってイネーブルされている間、差動ビット線の前記ペアの各々をプルアップするように構成される、請求項１に記載のメモリ。
【請求項１１】
メモリを動作させるための方法であって、
タイミング回路によって、読み出し動作においてセンスアンプをイネーブルすることと、前記センスアンプは少なくとも１つのビット線に結合されており、および前記少なくとも１つのビット線はメモリセルに結合されている、
ストレステスト動作において、前記タイミング回路からは独立して前記読み出し動作に関する期間よりも長い拡張された時間期間の間に前記センスアンプをイネーブルすることと、および
前記読み出し動作の間または前記ストレス動作の間、前記少なくとも１つのビット線を事前充電するために、前記センスアンプがイネーブルされている間、プルアップ回路によって前記少なくとも１つのビット線をプルアップすることと、
前記センスアンプが前記拡張されたイネーブル期間の間に状態を変化させるかどうか決定することと、
を備える、方法。
【請求項１２】
前記拡張された時間期間は、前記メモリの外部の信号に基づく、請求項１１に記載の方法。
【請求項１３】
前記タイミング回路は、前記少なくとも１つのビット線の電気的特性に整合するように構成されるダミービット線回路を備える、請求項１１に記載の方法。
【請求項１４】
前記プルアップ回路によって、前記読み出し動作に関して前記少なくとも１つのビット線を事前充電することをさらに備える、請求項１１に記載の方法。
【請求項１５】
前記センスアンプが前記ストレステスト動作においてイネーブルされている間、前記プルアップ回路によって前記少なくとも１つのビット線を前記プルアップすることは、前記プルアップ回路から読み出し事前充電信号を切り離すことを備える、請求項１４に記載の方法。
【請求項１６】
前記読み出し動作に関して、および前記ストレステスト動作に関して、前記メモリセルに結合されたワード線をアサートすることをさらに備える、請求項１１に記載の方法。
【請求項１７】
前記センスアンプが前記ストレステスト動作に関してイネーブルされている間、前記メモリセルを備える複数のメモリセルにそれぞれ結合された、前記ワード線を備える複数のワード線をアサートすることをさらに備える、請求項１６に記載の方法。
【請求項１８】
前記ストレステスト動作に関して、前記センスアンプの前記イネーブルの間に、前記センスアンプを事前決定された状態に設定することをさらに備える、請求項１１に記載の方法。
【請求項１９】
前記センスアンプが前記ストレステスト動作に関してイネーブルされている間に発生したセンスアンプ障害を検出することをさらに備える、請求項１１に記載の方法。
【請求項２０】
前記少なくとも１つのビット線は、差動ビット線のペアを備え、
前記方法が、前記センスアンプが前記ストレステスト動作に関してイネーブルされている間、差動ビット線の前記ペアの各々をプルアップすることをさらに備える、
請求項１１に記載の方法。
【請求項２１】
メモリであって、
複数のメモリセルと、
前記複数のメモリセルにそれぞれ結合された複数のワード線と、
前記複数のメモリセルのうちの１つのメモリセルに結合された少なくとも１つのビット線と、
前記少なくとも１つのビット線に結合されたセンスアンプと、
読み出し動作に関する期間よりも長い拡張された時間期間の間にストレステスト動作において前記センスアンプをイネーブルし、および前記センスアンプが前記拡張されたイネーブル期間の間に状態を変化させるかどうか決定するように構成される制御回路と、および
前記センスアンプが前記制御回路によってイネーブルされている間、前記ストレステスト動作の間にアサートされる前記制御回路からの制御信号に基づいて前記複数のワード線をアサートするように構成される行デコーダと、
を備える、メモリ。
【請求項２２】
前記読み出し動作の間または前記ストレス動作の間、前記少なくとも１つのビット線を事前充電するために、前記センスアンプが前記制御回路によってイネーブルされている間、前記少なくとも１つのビット線をプルアップするように構成されるプルアップ回路をさらに備える、請求項２１に記載のメモリ。
【請求項２３】
前記少なくとも１つのビット線は、差動ビット線のペアを備え、および前記プルアップ回路は、前記センスアンプが前記制御回路によってイネーブルされている間、差動ビット線の前記ペアの各々をプルアップするように構成される、請求項２２に記載のメモリ。
【請求項２４】
前記拡張された時間期間は、前記メモリの外部の信号に基づく、請求項２１に記載のメモリ。
【請求項２５】
前記制御回路は、非読み出し動作において、前記センスアンプをイネーブルするようにさらに構成される、請求項２１に記載のメモリ。
【請求項２６】
読み出し動作の間に前記センスアンプをイネーブルするように構成されるタイミング回路をさらに備え、ここにおいて、前記制御回路は、前記タイミング回路からは独立して前記センスアンプをイネーブルするように構成される、請求項２５に記載のメモリ。
【請求項２７】
前記非読み出し動作において、前記センスアンプが前記制御回路によってイネーブルされている間、前記少なくとも１つのビット線をプルアップするように構成され、および読み出し動作に関して、前記少なくとも１つのビット線を事前充電するように構成されるプルアップ回路をさらに備える、請求項２５に記載のメモリ。
【請求項２８】
前記制御回路は、前記非読み出し動作において、前記センスアンプが前記制御回路によってイネーブルされている間、前記プルアップ回路から読み出し事前充電信号を切り離すようにさらに構成される、請求項２７に記載のメモリ。
【請求項２９】
前記制御回路は、前記センスアンプが前記制御回路によってイネーブルされている間に発生したセンスアンプ障害を検出するようにさらに構成される、請求項２１に記載のメモリ。
【請求項３０】
装置であって、
複数のメモリセルと、
前記複数のメモリセルにそれぞれ結合された複数のワード線と、
前記複数のメモリセルのうちの１つのメモリセルに結合された少なくとも１つのビット線と、
前記少なくとも１つのビット線上のデータを検知するための検知増幅手段と、
読み出し動作の間に前記センスアンプ手段をイネーブルするためのタイミング手段と、
前記読み出し動作に関する期間よりも長い拡張された時間期間の間にストレステスト動作において前記タイミング回路手段からは独立して前記検知増幅手段をイネーブルし、および前記センスアンプが前記拡張されたイネーブル期間の間に状態を変化させるかどうか決定するための制御手段と、および
前記ストレステスト動作の間にアサートされる前記制御手段からの制御信号に基づいて前記複数のワード線をアサートするための行復号手段と、
を備える、装置。
【請求項３１】
前記制御手段は、アサートされるワード線の数を制御する第２の制御信号を生成するようにさらに構成され、前記行復号手段は、前記第２の制御信号を受け取り、および前記第２の制御信号によって示される前記数のワード線を生成するようにさらに構成される、請求項３０に記載の装置。
【請求項３２】
前記行復号手段は、二段階デコーダを備える、請求項３０に記載の装置。
【国際調査報告】
2019507457.tif 000016
2019507457.tif 000017
2019507457.tif 000018
2019507457.tif 000019
2019507457.tif 000020