(57)【要約】  レイアウトの影響を緩和するマルチゲートデバイスおよび製造方法について説明する。ＦｉｎＦＥＴデバイスなどのマルチゲート半導体デバイスを製造する従来のプロセスでは、長いアイソレーションカットマスクが使用される場合がある。これは、望ましくないレイアウトの影響につながることがある。レイアウトの影響を緩和または解消するために、層間絶縁膜（ＩＬＤ）層が製造プロセスの間ゲートカット位置にそのまま残る製造方法が提案される。
2019534550.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを形成するための方法であって、
基板上にシャロートレンチアイソレーション（ＳＴＩ）層を形成するステップと、
前記ＳＴＩ層上に第１および第２のダミーゲートを形成するステップと、
前記ＳＴＩ層上に、ゲートカット領域に対応しており前記第１および第２のダミーゲートを分離する層間絶縁膜（ＩＬＤ）層を形成するステップと、
前記第１および第２のダミーゲート上ならびに前記ＩＬＤ層上に第１のマスクを形成するステップであって、前記第１のマスクが、アイソレーションカット領域に対応しており、且つ前記第１および第２のダミーゲートならびに前記ＩＬＤ層を露出させるトレンチを有しており、前記アイソレーションカット領域がアイソレーションカットマスクの領域であり、前記ゲートカット領域が前記アイソレーションカット領域と交差する、ステップと、
前記第１のマスク上および前記トレンチによって露出された前記ＩＬＤ層上に第２のマスクを形成するステップと、
前記第１および第２のダミーゲートを除去するステップと、
前記ＩＬＤ層が前記ＳＴＩ層上に残るように、前記第１および第２のマスクを除去するステップと、
前記除去された第１および第２のダミーゲートによって残された領域を充填するステップと
を含む、方法。
【請求項２】
前記ゲートカット領域および前記アイソレーションカット領域が、実質的に互いに垂直である、請求項１に記載の方法。
【請求項３】
前記第１および第２のマスクが、異なるエッチング選択性を有している、請求項１に記載の方法。
【請求項４】
前記第１のマスクを形成するステップが、
前記第１および第２のダミーゲート上ならびに前記ＩＬＤ層上に第１のマスクを堆積するステップと、
前記第１のマスク上に第１のフォトレジストを堆積するステップであって、前記第１のフォトレジストが、前記アイソレーションカット領域に対応する開口を有しており、前記開口が前記第１のマスクの一部分を露出させている、ステップと、
前記トレンチを形成するために前記第１のマスクの前記露出された部分をエッチングするステップと、
前記第１のフォトレジストを除去するステップと
を含む、請求項１に記載の方法。
【請求項５】
前記第１および前記第２のダミーゲートを除去するステップが、
前記ゲートカット領域の外側の前記第２のマスクの一部分が露出されるように、前記第２のマスク上に、前記ゲートカット領域に対応する第２のフォトレジストを堆積するステップと、
前記ゲートカット領域の外側の前記第１および第２のダミーゲートを露出させるために、前記第２のマスクの前記露出された部分を除去するステップと、
前記第２のフォトレジストを除去するステップと、
前記ゲートカット領域に対応する前記ＩＬＤ層がそのまま残るように、前記第１および第２のダミーゲートを除去するステップと
を含む、請求項１に記載の方法。
【請求項６】
前記第１のマスクがハードマスクである、請求項１に記載の方法。
【請求項７】
前記第２のマスクがソフトマスクである、請求項１に記載の方法。
【請求項８】
前記除去された第１および第２のダミーゲートによって残された前記領域を充填するステップが、前記領域をＳｉＮおよび／またはＳｉＯで充填するステップを含む、請求項１に記載の方法。
【請求項９】
半導体デバイスを形成するための方法であって、
基板上にシャロートレンチアイソレーション（ＳＴＩ）層を形成するステップと、
前記ＳＴＩ層上に第１および第２のダミーゲートを形成するステップと、
前記ＳＴＩ層上に、ゲートカット領域に対応しており、且つ前記第１および第２のダミーゲートを分離する層間絶縁膜（ＩＬＤ）層を形成するステップと、
前記第１および第２のダミーゲート上ならびに前記ＩＬＤ層上に第１のマスクを形成するステップと、
前記ゲートカット領域の外側の前記第１のマスクの一部分が露出されるように、前記第１のマスク上に、前記ゲートカット領域に対応する第２のマスクを形成するステップと、
前記ゲートカット領域に対応する前記第１のマスクの一部分が前記ＩＬＤ層上に残るように、前記第１のマスクの前記露出された部分および前記第２のマスクを除去するステップと、
前記第１および第２のダミーゲートを除去するステップと、
前記ＩＬＤ層が前記ＳＴＩ層上に残るように、前記第１のマスクを除去するステップと、
前記除去された第１および第２のダミーゲートによって残された領域を充填するステップと
を含む、方法。
【請求項１０】
前記第１のマスク上に前記第２のマスクを形成するステップが、
前記第１のマスク上に前記第２のマスクを堆積するステップと、
前記ゲートカット領域外の前記第２のマスクの一部分が露出されるように、前記第２のマスクの上に、前記ゲートカット領域に対応する第１のフォトレジストを堆積するステップと、
前記ゲートカット領域の外側の前記第１のマスクの一部分を露出させるために、前記第２のマスクの前記露出された部分を除去するステップと、
前記第１のフォトレジストを除去するステップと
を含む、請求項９に記載の方法。
【請求項１１】
前記第１のマスクの前記露出された部分および前記第２のマスクを除去するステップが、
前記第２のマスク上に第２のフォトレジストを堆積するステップであって、前記第２のフォトレジストが、前記ゲートカット領域に対応しており、前記ゲートカット領域とアイソレーションカット領域との交差部に対応する前記第２のマスクの一部を露出させる開口を有している、ステップと、
前記第２のマスクの下の前記ゲートカット領域に対応する前記第１のマスクの一部分が残り、前記第１のマスクの下の前記ＩＬＤ層もまた残るように、前記第１のマスクの前記露出された部分を選択的に除去するステップと、
前記第２のフォトレジストを除去するステップと、
前記ゲートカット領域に対応する前記第１のマスクが露出されるように、前記第２のマスクを除去するステップと
を含む、請求項９に記載の方法。
【請求項１２】
前記ゲートカット領域および前記アイソレーションカット領域が、実質的に互いに垂直である、請求項１１に記載の方法。
【請求項１３】
前記第１および第２のマスクが、異なるエッチング選択性を有している、請求項９に記載の方法。
【請求項１４】
前記第１のマスクが、ＳｉＮおよびＳｉＯ２のうちの一方であり、前記第２のマスクが、ＳｉＮおよびＳｉＯ２のうちの他方である、請求項９に記載の方法。
【請求項１５】
前記除去された第１および第２のダミーゲートによって残された前記領域を充填するステップが、前記領域をＳｉＮおよび／またはＳｉＯで充填するステップを含む、請求項９に記載の方法。
【請求項１６】
基板上のシャロートレンチアイソレーション（ＳＴＩ）層と、
前記ＳＴＩ層上の層間絶縁膜（ＩＬＤ）層であって、ゲートカット領域に対応する、ＩＬＤ層と、
アイソレーションカット領域に対応する前記ＩＬＤ層の両側を含む、前記ＩＬＤ層の両側にある前記ＳＴＩ層上の充填部と
を含み、
前記ゲートカット領域および前記アイソレーションカット領域が、接合部で互いに交差し、
前記ＩＬＤ層が、前記接合部を通って連続している、半導体デバイス。
【請求項１７】
前記ＩＬＤ層が単一の層を含み、
前記充填部が２つ以上の層を含む、
請求項１６に記載の半導体デバイス。
【請求項１８】
前記ＩＬＤ層の材料が、前記充填部の材料とは異なる、請求項１７に記載の半導体デバイス。
【請求項１９】
前記ＩＬＤ層がＳｉＯ２を含み、
前記充填部がＳｉＮおよび／またはＳｉＯを含む、
請求項１７に記載の半導体デバイス。
【請求項２０】
前記半導体デバイスが、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイル電話、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、ラップトップコンピュータ、サーバ、および自動車両内のデバイスからなるグループから選択されたデバイス内に組み込まれ、前記デバイスをさらに含む、請求項１６に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する主題の分野は、一般には、半導体デバイスの製造に関する。詳細には、開示する主題の分野は、レイアウトの影響を緩和するためのフィン形電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスなどのマルチゲートトランジスタデバイスの製造に関する。
【背景技術】
【０００２】
マルチゲートトランジスタは、面積効率のために集積回路チップに実装されている。マルチゲートトランジスタの例は、ゲートストライプの両側に複数のフィンが配設され、ゲートストライプの一方の側のフィンがソースとして機能し、ゲートストライプの他方の側のフィンがドレインとして機能する、フィン形電界効果トランジスタ（ＦｉｎＦＥＴ）を含む。一般的なＦｉｎＦＥＴデバイスの例は、互いに平行な複数の酸化物拡散ストライプ（ｏｘｉｄｅ  ｄｉｆｆｕｓｉｏｎ  ｓｔｒｉｐｅ）に垂直に配置された互いに平行な複数のゲートストライプによってトランジスタアレイが形成されているデバイスを含む。酸化物拡散ストライプは、各ゲートストライプの両側にフィンのように配置される。ソースおよびドレインの各ペア、ならびにそのようなソースおよびドレインのペアの間のゲートストライプの一部分が、個別のトランジスタとして実装され得る。
【０００３】
図１Ａは、ＦｉｎＦＥＴを製造するための従来の設計を示す。この図では、２つのＦｉｎＦＥＴセルが、破線ボックスとして示されている。ゲートカット１１０およびアイソレーションカット１２０の形状もまた示されている。アイソレーションカット１２０は、ダミーのポリシリコンゲートおよびゲートの下のシリコンが除去され絶縁体で充填されている活性領域内のアイソレーション構造である。ゲートストライプ方向に向いているアイソレーションカット１２０は、シングルディフュージョンブレーク（ＳＤＢ）プロセスが行われる位置でのマスク名である。ＳＤＢは、ゲート領域で、シリコンフィンに深くトレンチを掘ること、およびトレンチを絶縁体で充填することによる、一種のアイソレーションである。ゲートカットは、ポリシリコンゲートをカットするために使用される。フィン方向に向いているゲートカット１１０は、ゲートがカットされる位置でのマスク名である。ゲートカットおよびアイソレーションカット１１０、１２０は、ＦｉｎＦＥＴのゲートに沿った製造カットの位置である。ゲートカット１１０は、ＦｉｎＦＥＴのフィンストライプと平行であり、アイソレーションカット１２０は、ＦｉｎＦＥＴのゲートストライプと平行である。
【０００４】
図１Ａに示すように、ゲートカットおよびアイソレーションカット１１０、１２０は、意図的にＦｉｎＦＥＴ製造において互いから分離される。しかし実際には、従来のアイソレーションカット１２０は、図１Ｂに示すように、リソグラフィプロセス制限のためにしばしば結合される。たとえば、ゲートカット１１０は、非常に狭い（たとえば、わずか３０ｎｍ）ことがあり、したがって従来のリソグラフィプロセスの完全性が損なわれる可能性がある。
【０００５】
図１Ｃは、ゲートカットおよびアイソレーションカット１１０、１２０の間の簡略化設計された分離を示す。図示のように、１つのアイソレーションカット形状１２０がゲートカット１１０の上側にあり、別のアイソレーションカット１２０がゲートカット１１０の下側にあり、この２つのアイソレーションカット１２０は、互いから分離されているという設計である。しかしやはり、リソグラフィ工程完全性問題のために、従来は長いアイソレーションカットマスク１２５が、図１Ｄに示すように工程に使用される。図１Ｄは、やはり処理に使用されるゲートカットマスク１１５も示す。
【０００６】
長いアイソレーションカットマスク１２５が使用されるとき、ゲートカットマスク１１５とアイソレーションカットマスク１２５との接合部に対応する層間絶縁膜層はエッチングされる。これは、残念ながら、後の処理においてストレスを導入するという影響を有する。活性領域および周囲の層間絶縁膜（ＩＬＤ）の破壊は、領域に歪の蓄積を引き起こす。たとえば、アイソレーションカットに隣接するＰＦＥＴは、通常、圧縮歪によって影響を受け、ＰＦＥＴのしきい値電圧Ｖｔを目標Ｖｔから下げる原因となる。また、アイソレーションカット長が増えるにつれて、これは、しきい値電圧を目標からなお一層下げるという影響を有する。言い換えれば、目標からの偏差であるΔＶｔは、アイソレーションカット長が増えるにつれて増大する可能性がある。そのようなレイアウトの影響は、一般的に望ましくない。
【発明の概要】
【課題を解決するための手段】
【０００７】
この発明の概要は、いくつかの例示的な態様の特徴を特定するものであり、開示される主題の排他的または包括的な説明ではない。特徴または態様がこの発明の概要に含まれるか、またはこの発明の概要から省略されるかは、そのような特徴の相対的重要性を示すものとして意図されていない。以下の詳細な説明を読み、その一部を形成する図面を見ると、追加の特徴および態様が説明され、当業者に明らかになるであろう。
【０００８】
半導体デバイスを形成するための例示的な方法を開示する。この方法は、基板上にシャロートレンチアイソレーション（ＳＴＩ）層を形成するステップと、ＳＴＩ層上に第１および第２のダミーゲートを形成するステップと、ＳＴＩ層上に層間絶縁膜（ＩＬＤ）層を形成するステップとを含んでもよい。ＩＬＤ層は、ゲートカット領域に対応してもよく、第１および第２のダミーゲートを分離してもよい。この方法はまた、第１および第２のダミーゲート上、ならびにＩＬＤ層上に、第１のマスクを形成するステップを含んでもよい。第１のマスクは、アイソレーションカット領域に対応するトレンチを有してもよい。トレンチは、第１および第２のダミーゲート、ならびにＩＬＤ層を露出させてもよい。ゲートカットおよびアイソレーションカット領域は、交差してもよい。この方法は、第１のマスク上およびトレンチによって露出されたＩＬＤ層上に第２のマスクを形成するステップと、第１および第２のダミーゲートを除去するステップと、第１および第２のマスクを除去するステップとをさらに含んでもよい。ＩＬＤ層がＳＴＩ層上に残るように、第１および第２のマスクは除去され得る。この方法は、除去された第１および第２のダミーゲートによって残された領域を充填するステップをまたさらに含んでもよい。
【０００９】
半導体デバイスを形成するための別の例示的な方法を開示する。この方法は、基板上にシャロートレンチアイソレーション（ＳＴＩ）層を形成するステップと、ＳＴＩ層上に第１および第２のダミーゲートを形成するステップと、ＳＴＩ層上に層間絶縁膜（ＩＬＤ）層を形成するステップとを含んでもよい。ＩＬＤ層は、ゲートカット領域に対応してもよく、第１および第２のダミーゲートを分離してもよい。この方法はまた、第１および第２のダミーゲート上、およびＩＬＤ層上に、第１のマスクを形成するステップと、第１のマスク上に第２のマスクを形成するステップを含んでもよい。第２のマスクは、ゲートカット領域の外側の第１のマスクの一部分が露出されるように、ゲートカット領域に対応してもよい。この方法は、第１のマスクの露出された部分および第２のマスクを除去するステップをさらに含んでもよい。そうする際に、ゲートカット領域に対応する第１のマスクの一部分が、ＩＬＤ層上に残ってもよい。この方法は、第１および第２のダミーゲートを除去するステップと、ＩＬＤ層がＳＴＩ層上に残るように第１のマスクを除去するステップと、除去された第１および第２のダミーゲートによって残された領域を充填するステップとをまたさらに含んでもよい。
【００１０】
例示的半導体デバイスが開示される。この半導体デバイスは、基板上のシャロートレンチアイソレーション（ＳＴＩ）層と、ＳＴＩ層上の層間絶縁膜（ＩＬＤ）層とを含んでもよい。ＩＬＤ層は、ゲートカット領域に対応してもよい。この半導体デバイスはまた、アイソレーションカット領域に対応するＩＬＤ層の両側を含むＩＬＤ層の両側で、ＳＴＩ層上に充填部（ｆｉｌｌｉｎｇ）を含んでもよい。ゲートカット領域およびアイソレーションカット領域は、接合部で互いに交差してもよく、ＩＬＤ層は、接合部を通って連続していてもよい。
【００１１】
添付の図面は、開示する主題の１つまたは複数の態様の例の描写を助けるために提示され、例の限定ではなく、もっぱら例の説明のために提供される。
【図面の簡単な説明】
【００１２】
【図１Ａ】アイソレーションカットとゲートカットとの間の設計された分離を示す、ＦｉｎＦＥＴセルを製造するための従来の設計を示す図である。
【図１Ｂ】アイソレーションカットが結合された従来のＦｉｎＦＥＴセル製造プロセスを示す図である。
【図１Ｃ】アイソレーションカットとゲートカットとの間の設計された分離を示す、ＦｉｎＦＥＴセルを製造するための従来の設計を示す図である。
【図１Ｄ】アイソレーションカットが結合された従来のＦｉｎＦＥＴセル製造プロセスを示す図である。
【図２Ａ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図２Ｂ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図２Ｃ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図３Ａ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図３Ｂ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図３Ｃ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図４Ａ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図４Ｂ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図４Ｃ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図５Ａ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図５Ｂ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図５Ｃ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図６Ａ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図６Ｂ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図６Ｃ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図７Ａ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図７Ｂ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図７Ｃ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図８Ａ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図８Ｂ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図８Ｃ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図９Ａ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図９Ｂ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図９Ｃ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図１０Ａ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図１０Ｂ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図１０Ｃ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図１１Ａ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図１１Ｂ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図１１Ｃ】半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す図である。
【図１２Ａ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１２Ｂ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１２Ｃ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１３Ａ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１３Ｂ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１３Ｃ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１４Ａ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１４Ｂ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１４Ｃ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１５Ａ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１５Ｂ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１５Ｃ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１６Ａ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１６Ｂ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１６Ｃ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１７Ａ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１７Ｂ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１７Ｃ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１８Ａ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１８Ｂ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１８Ｃ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１９Ａ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１９Ｂ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図１９Ｃ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図２０Ａ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図２０Ｂ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図２０Ｃ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図２１Ａ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図２１Ｂ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図２１Ｃ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図２２Ａ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図２２Ｂ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図２２Ｃ】半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す図である。
【図２３】半導体デバイスを形成する例示的な方法のフローチャートである。
【図２４】半導体デバイスを形成する例示的な方法における第１のマスクを形成する例示的なプロセスのフローチャートである。
【図２５】半導体デバイスを形成する例示的な方法におけるダミーゲートを除去する例示的なプロセスのフローチャートである。
【図２６】半導体デバイスを形成する別の例示的な方法のフローチャートである。
【図２７】半導体デバイスを形成する別の例示的な方法における第１のマスク上に第２のマスクを形成する例示的なプロセスのフローチャートである。
【図２８】半導体デバイスを形成する別の例示的な方法における第１のマスクおよび第２のマスクの露出された部分を除去する例示的なプロセスのフローチャートである。
【図２９】その中に半導体デバイスが組み込まれたデバイスの例を示す図である。
【発明を実施するための形態】
【００１３】
開示する主題の特定の例を対象とする以下の説明および関連する図面において、主題の態様を提供する。開示する主題の範囲から逸脱することなく、代替形態が考案され得る。さらに、関連する詳細を不明瞭にしないように、よく知られている要素については詳細には説明しない、または省略する。
【００１４】
「例示的」という語は、本明細書では「例、事例、または例示として機能すること」を意味するために使用される。「例示的」として本明細書で説明するいかなる実施形態も、他の実施形態よりも好ましい、または有利であると必ずしも解釈されるべきでない。同様に、「実施形態」という用語は、開示される主題のすべての実施形態が、論じられる特徴、利点、または動作モードを含むことを必要とするわけではない。
【００１５】
本明細書で使用する用語は、特定の例について説明するためのものにすぎず、限定を意図するものではない。本明細書で使用する単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が別段に明確に示さない限り、複数形も含むものとする。「備える」および／または「含む」という用語は、本明細書で使用するとき、記載の特徴、整数、プロセス、動作、要素、および／または構成要素の存在を指定するが、１つまたは複数の他の特徴、整数、プロセス、動作、要素、構成要素、および／またはそのグループの存在または追加を除外しないことをさらに理解されよう。
【００１６】
さらに、多くの例について、たとえば、コンピューティングデバイスの要素によって実行されるべきアクションのシーケンスの観点から説明する。本明細書に記載する様々なアクションは、特定の回路（たとえば、特定用途向け集積回路（ＡＳＩＣ））によって、１つまたは複数のプロセッサによって実行されているプログラム命令によって、または両方の組合せによって行われることが可能であることは認識されよう。さらに、本明細書に記載するこれらの一連のアクションは、実行されると関連するプロセッサに本明細書に記載する機能を行わせる、対応するコンピュータ命令のセットを記憶した任意の形態のコンピュータ可読記憶媒体内で完全に具体化されるとみなすことができる。したがって、様々な態様は、そのすべてが請求する主題の範囲内に入ると考えられているいくつかの異なる形式で具現化され得る。加えて、本明細書で説明する例ごとに、任意のそのような例の対応する形態は、本明細書では、たとえば、説明するアクションを実行する「ように構成された論理」として記載される場合がある。
【００１７】
上記のように、従来のＦｉｎＦＥＴ製造プロセスは、一般的に、図１Ｄに示す長いアイソレーションカットマスク１２５を使用するステップを含む。従来の製造プロセスにおいて、長いアイソレーションカットマスク１２５を使用すると、下にある層間絶縁膜が製造中にエッチングされることによりストレスを導入すること、ならびに望ましいしきい値電圧Ｖｔからの偏差を増やすことを含む、望ましくないレイアウトの影響につながる可能性がある
【００１８】
しかしながら、非限定的な態様において、製造プロセスの間、ＩＬＤ層をゲートカット位置にそのまま保持するように製造プロセスを変えることが提案される。図１Ｄを参照すると、ゲートカットマスク１１５およびアイソレーションカットマスク１２５は、接合部で交差することがわかる。提案する態様では、同じゲートカットおよびアイソレーションカットマスク１１５、１２５が使用されてもよい。言い換えれば、従来の製造工程において使用されるマスクを再利用することができる。これは、大幅な再設計および／または設備の再編成を回避することができるという利点を有する。ゲートカットおよびアイソレーションカットマスク１１５、１２５は、実質的に互いに垂直であってもよく、したがって、ゲートカットおよびアイソレーションカット領域もまた、実質的に互いに垂直であってもよい。
【００１９】
非限定的な態様では、製造プロセスの間、ゲートカットマスク１１５とアイソレーションカットマスク１２５との接合部に対応するエリアに、少なくともＩＬＤ層をそのまま維持することが提案される。言い換えれば、ＩＬＤ層は、接合部を通って連続したままであってもよい。ＩＬＤ層をそのまま維持することによって、望ましくないレイアウトの影響は緩和され、さらには解消され得る。
【００２０】
図２Ａ〜図１１Ａ、図２Ｂ〜図１１Ｂ、および図２Ｃ〜図１１Ｃは、半導体デバイスを製造するための第１の例示的なプロセスの異なる段階を示す。一例は、ＦｉｎＦＥＴデバイスである。図１Ｄでは、ゲートカット方向は、（水平両方向矢印で示す）ゲートカットマスク１１５の向きを指し、アイソレーションカット方向は、（垂直両方向矢印で示す）アイソレーションカットマスク１２５の向きを指す。また、ゲートカット領域およびアイソレーションカット領域は、それぞれゲートカットマスク１１５およびアイソレーションカットマスク１２５の領域／エリアを指すために使用される場合がある。
【００２１】
図２Ａ〜図１１Ａは、ゲートカット領域に沿った半導体デバイス製造段階の側面図を示し、図２Ｂ〜図１１Ｂは、アイソレーションカット領域に沿った半導体デバイス製造段階の側面図を示す。特に示していないが、図２Ａ〜図１１Ａでは、ゲートカット方向は、左／右方向に対応してもよく、アイソレーションカット方向は、閲覧面のイン／アウト方向に対応してもよい。図２Ｂ〜図１１Ｂでは、ゲートカット方向は、イン／アウト方向に対応してもよく、アイソレーションカット方向は、閲覧面の左／右方向に対応してもよい。
【００２２】
図２Ｃ〜図１１Ｃは、半導体デバイス製造段階の上面図を示す。特に示していないが、ゲートカット方向は、左／右方向に対応してもよく、アイソレーションカット方向は、閲覧面の上／下方向に対応してもよい。さらに、ゲートカット領域（ゲートカットマスク１１５によって占有された領域）は、中央の水平部分に対応すると見られてもよく、アイソレーションカット領域（アイソレーションカットマスク１２５によって占有された領域）は、これらの図では中央の垂直部分に対応すると見られてもよい。
【００２３】
図２Ａ、図２Ｂ、および図２Ｃは、基板２１０（たとえば、Ｓｉ基板）が形成され得、基板２１０上にシャロートレンチアイソレーション（ＳＴＩ）層２２０（たとえば、ＳｉＮ、ＳｉＯ）が形成され得、ＳＴＩ層２２０上に層間絶縁膜（ＩＬＤ）２３０（たとえば、ＳｉＯ２を含む酸化物層）が形成され得、またＳＴＩ層２２０上にダミーゲート２４０も形成され得る、製造段階を示す。ＳＴＩ層２２０は、電気的遮蔽を与えるための手段の一例と見られてもよい。ＩＬＤ層２３０は、ゲートカット領域に対応して形成されてもよい。すなわち、ＩＬＤ層２３０は、ゲートカットマスク１１５（図２Ａ、図２Ｂ、および図２Ｃには示されていない）に垂直に重なるエリアに形成されてもよい。たとえば、図２Ｃに示す段階の上面図では、ＩＬＤ層２３０は、中央の水平部分を占有するものとして示される。ＩＬＤ層２３０は、ＩＬＤ層２３０の両側に形成されたダミーゲート２４０を分離してもよい。２つのダミーゲート２４０は、第１および第２のダミーゲート２４０と呼ばれる場合がある。
【００２４】
図３Ａ、図３Ｂ、および図３Ｃは、ＩＬＤ層２３０ならびに第１および第２のダミーゲート２４０の上方に第１のマスク３５０が形成され得る段階を示す。第１のマスク３５０は、ハードマスクであってよい。ハードマスクは、シリコン窒化物およびシリコン酸化物などの材料から形成されてもよい。一般的には、堆積膜はハードと考えられ、スピンオンポリマーまたは有機フィルムはソフトと考えられる。ポリマーなどのソフトマスクは、ソフトマスクパターンがプラズマエッチング中に急速に劣化し得るように、反応性ガス（たとえば、酸素、フッ素、および塩素）によって容易にエッチングされる傾向がある。ハードマスクは、ダブルパターニング（ハードマスクの上にフォトレジストがあるパターン）が可能であるように、フォトレジストとは異なる別のエッチング選択を与える。
【００２５】
図４Ａ、図４Ｂ、および図４Ｃは、第１のフォトレジスト４６０が第１のマスク３５０上に堆積され得る段階を示す。第１のフォトレジスト４６０は、開口４６５を含むように堆積され得る。開口４６５は、アイソレーションカット領域（図４Ａ、図４Ｂ、および図４Ｃには示されていない）に対応してもよく、アイソレーションカット方向に第１のマスク３５０を露出させてもよい。
【００２６】
図５Ａ、図５Ｂ、および図５Ｃは、トレンチ５５５が第１のマスク３５０に形成され得る段階を示す。トレンチ５５５は、第１のフォトレジスト４６０（図５Ａ、図５Ｂ、および図５Ｃには示されていない）の開口４６５によって露出された第１のマスク３５０の部分をエッチングすることによって形成されてもよい。エッチングは、ＩＬＤ層２３０が露出されるまで続いてもよい。このようにして、トレンチ５５５もまた、アイソレーションカット領域（図示せず）に対応し得る。その後、第１のフォトレジスト４６０は除去されてもよい。トレンチ５５５は、第１および第２のゲート２４０の部分、ならびにＩＬＤ層２３０の一部分を露出させてもよい。ＩＬＤ層２３０の露出された部分のエリアは、ゲートカットマスク１１５とアイソレーションカットマスク１２５（図示せず）との間の、すなわち、ゲートカット領域とアイソレーションカット領域が交差するまたは重なる接合部に対応し得る。ＩＬＤ層２３０は接合部を通って連続し得ることに留意する。一態様では、ＩＬＤ層２３０は、製造中に接合部を通って連続したままであってもよい。
【００２７】
図６Ａ、図６Ｂ、および図６Ｃは、第２のマスク６７０が第１のマスク３５０の上方に形成され得る段階を示す。第２のマスク６７０もまた、ＩＬＤ層２３０の部分の上に、ならびにトレンチ５５５によって露出された第１および第２のダミーゲート２４０の部分の上に形成されてもよい。第２のマスク６７０は、ソフトマスクであってよい。一例では、ソフトマスクは、スピンオンガラス（ＳＯＧ）として形成されてもよい。第１のマスク３５０および第２のマスク６７０は、異なるエッチング選択性および／または異なるエッチング速度を有してもよい。
【００２８】
図７Ａ、図７Ｂ、および図７Ｃは、第２のフォトレジスト７８０が第２のマスク６７０上に堆積され得る段階を示す。第２のフォトレジスト７８０は、ゲートカット領域（図示せず）に対応するように堆積されてもよい。一態様では、ゲートカットマスク１１５（図示せず）は、第２のフォトレジスト７８０を堆積するために使用されてもよいが、第２のフォトレジスト７８０のトーンは、第１のフォトレジスト４６０のトーンから変更される。すなわち、第１のフォトレジスト４６０の場合、アイソレーションカット領域（図示せず）は、フォトレジスト材料が堆積されない開口４６５に対応する。しかし、第２のフォトレジスト７８０の場合、ゲートカット領域は、フォトレジスト材料が堆積されるエリアに対応する。第２のフォトレジスト７８０は、ゲートカット領域の外側に形成されないので、ゲートカット領域の外側の第２のマスク６７０の部分は露出され得る。
【００２９】
図８Ａ、図８Ｂ、および図８Ｃは、第２のマスク６７０の露出された部分（すなわち、ゲートカット領域の外側）がエッチング除去（ｅｔｃｈ  ａｗａｙ）され得る段階を示す。その結果、ダミーゲート２４０が露出され得る。ゲートカット領域内の第２のマスク６７０が第２のフォトレジスト７８０によって保護され得ることに留意する。第２のマスク６７０の露出された部分をエッチングした後、第２のフォトレジスト７８０は洗浄して除かれて、残っている第２のマスク６７０を露出させ、残っている第２のマスク６７０は、ゲートカット領域（図示せず）に対応する第２のマスク６７０の一部分であってもよい。残っている第２のマスク６７０は、ＩＬＤ層２３０をマスクするための手段の一例と見られてもよい。
【００３０】
図９Ａ、図９Ｂ、および図９Ｃは、第１および第２のダミーゲート２４０が、たとえばエッチングプロセスの一部としてエッチングされ得る段階を示す。その結果、ゲートカット領域の外側のＳＴＩ層２２０は露出され得る。ＩＬＤ層２３０は、ゲートカット領域の第２のマスク６７０によって保護されるので、そのまま残っていることに留意する。
【００３１】
図１０Ａ、図１０Ｂ、および図１０Ｃは、残っている第１および第２のマスク３５０、６７０が除去され得る段階を示す。この後に、以前にダミーゲート２４０によって占有された領域（すなわち、ゲートカット領域の外側のエリア）がＳＴＩ層２２０上に充填部１１９０を有する、図１１Ａ、図１１Ｂ、および図１１Ｃに示す段階が続いてもよい。シリコン窒化物（たとえば、ＳｉＮ）および／またはシリコン酸化物（たとえば、ＳｉＯ）が、充填部１１９０の材料として使用されてもよい。充填部１１９０および／またはＩＬＤ層２３０は、たとえば化学機械研磨（ＣＭＰ）により、研磨されてもよい。研磨は、ゲートの真上で止まってもよい。一態様では、充填部１１９０およびＩＬＤ層２３０は、研磨後に同一平面上にあってもよい。
【００３２】
図示のように、充填部１１９０は、アイソレーションカット領域に対応するＩＬＤ層２３０の両側を含む、ＩＬＤ層２３０の両側にあってもよい。ＩＬＤ層２３０は、ゲートカット領域とアイソレーションカット領域が交差する接合部を通って連続していてもよいことに留意する。一態様では、ＩＬＤ層２３０は、単一の層（たとえば、ＳｉＯ２層）を含んでもよく、充填部１１９０は、複数の層（たとえば、ＳｉＮ層およびＳｉＯ層）を含んでもよい。別の態様では、ＩＬＤ層２３０の材料は、充填部１１９０の材料とは異なってもよい。
【００３３】
図示されていないが、従来の置換メタルゲート（ＲＭＧ）プロセスが、図１１Ａ、図１１Ｂ、および図１１Ｃに示した段階に続いてもよい。ＩＬＤ層２３０は第１の例示的なプロセス中にそのまま残ることができるので、望ましくないレイアウトの影響は、緩和され、さらには解消され得る。
【００３４】
図１２Ａ〜図２２Ａ、図１２Ｂ〜図２２Ｂ、および図１２Ｃ〜図２２Ｃは、ＦｉｎＦＥＴデバイスなどの半導体デバイスを製造するための第２の例示的なプロセスの異なる段階を示す。第１の例示的なプロセスと同様に、ＩＬＤ層は、第２の例示的なプロセスの間維持され得る。図１２Ａ〜図２２Ａは、ゲートカット領域に沿った半導体デバイス製造段階の側面図を示し、図１２Ｂ〜図２２Ｂは、アイソレーションカット領域に沿った半導体デバイス製造段階の側面図を示し、図１２Ｃ〜図２２Ｃは、半導体デバイス製造段階の上面図を示す。やはり、これらの図では明示的に示されていないが、ゲートカットおよびアイソレーションカットの領域と方向は、図２Ａ〜図１１Ａ、図２Ｂ〜図１１Ｂ、および図２Ｃ〜図１１Ｃと同様であると仮定され得る。
【００３５】
図１２Ａ、図１２Ｂ、および図１２Ｃは、基板２１０（たとえば、Ｓｉ基板）が形成され得、基板２１０の上にＳＴＩ層２２０（たとえば、ＳｉＮ、ＳｉＯ）が形成され得、ＳＴＩ層２２０の上にＩＬＤ層２３０（たとえば、酸化物層）およびダミーゲート２４０が形成され得る、製造段階を示す。ＩＬＤ層２３０は、ゲートカット領域（図示せず）に対応して形成されてもよい。図示のように、ＩＬＤ層２３０は、ＩＬＤ層２３０の両側に形成されたダミーゲート２４０を分離してもよい。２つのダミーゲート２４０は、第１および第２のダミーゲート２４０と呼ばれる場合もある。この段階は、図２Ａ、図２Ｂ、および図２Ｃに示した第１の例示的なプロセスの段階と同様または同一であり得る。
【００３６】
図１３Ａ、図１３Ｂ、および図１３Ｃは、ＩＬＤ層２３０ならびに第１および第２のダミーゲート２４０の上に第１のマスク１３５０が形成され得る段階を示す。第１のマスク１３５０は、シリコン窒化物（たとえば、ＳｉＮ）などの材料から形成されたハードマスクであってよい。第１のマスク１３５０は、第１のハードマスクと呼ばれる場合もある。この段階は、図３Ａ、図３Ｂ、および図３Ｃに示した第１の例示的なプロセスの段階と同様または同一であり得る。
【００３７】
図１４Ａ、図１４Ｂ、および図１４Ｃは、第２のマスク１４７０が第１のマスク１３５０上に堆積され得る段階を示す。第２のマスク１４７０もまたハードマスクであってよく、シリコン酸化物（たとえば、ＳｉＯ２）などの材料から形成され得る。第２のマスク１４７０は、第２のハードマスクと呼ばれる場合もある。第１のマスク１３５０および第２のマスク１４７０は、異なるエッチング選択性を有してもよい。
【００３８】
図１５Ａ、図１５Ｂ、および図１５Ｃは、第１のフォトレジスト１５６０が第２のマスク１４７０上に堆積され得る段階を示す。第１のフォトレジスト１５６０は、ゲートカットマスク１１５（図示せず）に従ってパターニングされてもよいが、パターニングされた第１のフォトレジスト１５６０がゲートカット領域（図示せず）に対応するようにトーンを変更する。第１のフォトレジスト１５６０が形成された後、ゲートカット領域の外側の第２のマスク１４７０の部分が露出されてもよい。
【００３９】
図１６Ａ、図１６Ｂ、および図１６Ｃは、第２のマスク１４７０の露出された部分（すなわち、ゲートカット領域の外側）が、たとえばエッチングにより、除去され得る段階を示す。ゲートカット領域内の第２のマスク１４７０は、第１のフォトレジスト１５６０によって保護され得る。その結果、ゲートカット領域の外側の第１のマスク１３５０は露出され得る。第２のマスク１４７０の露出された部分の除去の後、第１のフォトレジスト１５６０は、残っている第２のマスク１４７０を露出させるために洗浄して除かれてもよく、残っている第２のマスク１４７０は、ゲートカット領域（図示せず）に対応する第２のマスクの部分であってもよい。
【００４０】
図１７Ａ、図１７Ｂ、および図１７Ｃは、第２のフォトレジスト１７８０が、ゲートカット領域（図示せず）に対応するように第２のマスク１４７０上に堆積され得る段階を示す。このようにして、ゲートカット領域の外側の第１のマスク１３５０は露出されたままであってもよい。第２のフォトレジスト１７８０は、たとえば、アイソレーションカットマスク１２５（図示せず）を使用することによって、開口１７６５を含むように堆積され得る。図１７Ｃに見られるように、開口１７６５は、ゲートカット領域とアイソレーションカット領域の両方の領域内にある、すなわち２つの領域が交差する、第２のマスク１４７０の一部を露出させてもよい。
【００４１】
図１８Ａ、図１８Ｂ、および図１８Ｃは、選択エッチングが、ゲートカット領域（図示せず）の外側の露出された第１のマスク１３５０を除去するように行われ得る段階を示す。第２のマスク１４７０の上からの第１のマスク１３５０の選択エッチングにより、残っている第２のマスク１４７０の下の第１のマスク１３５０の部分、すなわち残っている第１のマスク１３５０は、エッチングされることから保護され得る。選択エッチングの後に、第２のフォトレジスト１７８０は洗浄して除かれ、ゲートカット領域に対応し得る、残っている第２のマスク１４７０を露出させてもよい。残っているマスク１４７０は、ＩＬＤ層２３０をマスキングするための手段の一例と見られてもよい。代替的に、残っている第１および第２のマスク１３５０、１４７０は、それぞれＩＬＤ層２３０をマスキングするための第１および第２の手段の例と見られてもよい。
【００４２】
図１９Ａ、図１９Ｂ、および図１９Ｃは、残っている第２のマスク１４７０が、ゲートカット領域（図示せず）内の残っている第１のマスク１３５０を露出させるために除去され得る段階を示す。すなわち、露出された第１のマスク３５０は、ゲートカット領域に対応してもよい。
【００４３】
図２０Ａ、図２０Ｂ、および図２０Ｃは、第１および第２のダミーゲート２４０が、たとえばエッチングプロセスの一部として除去され得る段階を示す。その結果、ゲートカット領域の外側のＳＴＩ層２２０は露出され得る。ＩＬＤ層２３０はゲートカット領域の第１のマスク１３５０によって保護されるので、そのまま残っていることに留意する。
【００４４】
図２１Ａ、図２１Ｂ、および図２１Ｃは、残っている第１のマスク１３５０が除去され得る段階を示す。この段階の結果は、図１０Ａ、図１０Ｂ、および図１０Ｃに示した第１の例示的なプロセスの段階の結果と同様または同一であり得る。この後に、ダミーゲート２４０によって以前に占有された領域、すなわちゲートカット領域の外側の領域が充填部２２９０を有する、図２２Ａ、図２２Ｂ、および図２２Ｃに示す段階が続いてもよい。たとえば、シリコン窒化物および／またはシリコン酸化物が、充填部２２９０の材料として使用されてもよい。充填部２２９０および／またはＩＬＤ層２３０は、たとえば化学機械研磨（ＣＭＰ）により、研磨されてもよい。研磨は、ゲートの真上で止まってもよい。この段階の結果は、図１１Ａ、図１１Ｂ、および図１１Ｃに示した第１の例示的なプロセスの段階の結果と同様または同一であり得る。たとえば、一態様では、充填部２２９０およびＩＬＤ層２３０は、研磨後に同一平面上にあってもよい。
【００４５】
充填部２２９０は、アイソレーションカット領域に対応するＩＬＤ層２３０の両側を含む、ＩＬＤ層２３０の両側にあってもよい。ＩＬＤ層２３０は、ゲートカット領域とアイソレーションカット領域が交差する接合部を通って連続していてもよい。一態様では、ＩＬＤ層２３０は、単一の層（たとえば、ＳｉＯ２層）を含んでもよく、充填部２２９０は、複数の層（たとえば、ＳｉＮ層およびＳｉＯ層）を含んでもよい。別の態様では、ＩＬＤ層２３０の材料は、充填部２２９０の材料とは異なってもよい。
【００４６】
図示していないが、従来の置換メタルゲート（ＲＭＧ）プロセスが、図２２Ａ、図２２Ｂ、および図２２Ｃに示した段階に続いてもよい。ＩＬＤ層２３０は第２の例示的なプロセス中にそのまま残ることができるので、望ましくないレイアウトの影響は緩和され、さらには解消され得る。
【００４７】
図２３は、ＦｉｎＦＥＴなどの半導体デバイスを形成する例示的な方法２３００のフローチャートを示す。例示的な方法２３００は、図２Ａ〜図１１Ａ、図２Ｂ〜図１１Ｂ、および図２Ｃ〜図１１Ｃに示した第１の例示的なプロセスに適用可能である場合がある。図２３の図示したブロックすべてを実施する必要があるわけではない、すなわち、いくつかのブロックは任意選択であってもよいことに留意されたい。さらに、図２３のブロックに対する数値参照が、ブロックが一定の順序で実施されるべきであることを必要とすると理解されるべきではない。
【００４８】
ブロック２３１０において、ＳＴＩ層２２０が基板２１０上に形成され得る。ブロック２３２０において、第１および第２のダミーゲート２４０が、ＳＴＩ層２２０上に形成され得る。ブロック２３３０において、ＩＬＤ層２３０もまた、ＳＴＩ層上に形成され得る。ブロック２３１０、ブロック２３２０、およびブロック２３３０は、図２Ａ、図２Ｂ、および図２Ｃに示す段階に対応してもよい。たとえば、ＩＬＤ層２３０は、ゲートカット領域に対応し、第１および第２のダミーゲート２４０を分離してもよい。ゲートカット領域は、ゲートカットマスク１１５の領域またはエリアであり得ることを思い出されたい。
【００４９】
ブロック２３４０において、第１のマスク３５０が、第１および第２のダミーゲート２４０上に、およびＩＬＤ層２３０上に形成され得る。アイソレーションカット領域に対応するトレンチ５５５は、第１のマスク３５０に形成されてもよい。アイソレーションカット領域は、アイソレーションカットマスク１２５の領域またはエリアであり得ることを思い出されたい。示したように、ゲートカットおよびアイソレーションカット領域は、交差してもよい。一態様では、２つの領域は、実質的に垂直であってもよい。
【００５０】
図２４は、ブロック２３４０を実施するための例示的なプロセスのフローチャートを示す。ブロック２４１０において、第１のマスク３５０が、第１および第２のダミーゲート２４０上に、およびＩＬＤ層２３０上に堆積され得る。第１のマスク３５０は、ハードマスクであってよい。ブロック２４１０は、図３Ａ、図３Ｂ、および図３Ｃに示す段階に対応してもよい。
【００５１】
ブロック２４２０において、第１のフォトレジスト４６０が、第１のマスク３５０上に堆積され得る。第１のフォトレジスト４６０は、アイソレーションカット領域に対応する開口４６５を有するようにパターニングされ得る。開口４６５は、第１のマスク３５０の一部分を露出させ得る。ブロック２４２０は、図４Ａ、図４Ｂ、および図４Ｃに示す段階に対応してもよい。
【００５２】
ブロック２４３０において、第１のマスク３５０の露出された部分は、トレンチ５５５を形成するためにエッチングされ得る。アイソレーションカット領域外の第１のマスク３５０の部分、すなわち、第１のフォトレジスト４６０によって覆われた第１のマスク３５０の部分は、エッチングされることから保護され得る。次いでブロック２４４０において、第１のフォトレジスト４６０は除去され得る。ブロック２４３０、およびブロック２４４０は、図５Ａ、図５Ｂ、および図５Ｃに示す段階に対応してもよい。
【００５３】
再び図２３を参照すると、ブロック２３５０において、第２のマスク６７０が、第１のマスク３５０上に形成され得る。第２のマスク６７０は、トレンチ５５５によって露出されたＩＬＤ層２３０上にも形成され得る。第２のマスク６５０は、ソフトマスクであってよい。第２のマスク６７０は、第１のマスク３５０とは異なるエッチング速度および／または選択性を有してもよい。ブロック２３５０は、図６Ａ、図６Ｂ、および図６Ｃに示す段階に対応してもよい。
【００５４】
ブロック２３６０において、第１および第２のダミーゲート２４０は、除去され得る。図２５は、ブロック２３６０を実施するための例示的なプロセスのフローチャートを示す。ブロック２５１０において、第２のフォトレジスト７８０は、第２のマスク６７０上に堆積され、ゲートカット領域の外側の第２のマスク６７０の部分が露出されるように、ゲートカット領域に対応するようにパターニングされ得る。ブロック２５１０は、図７Ａ、図７Ｂ、および図７Ｃに示す段階に対応してもよい。
【００５５】
ブロック２５２０において、第２のマスク６７０の露出された部分は、たとえば、エッチングにより、除去され得る。ゲートカット領域の外側にある第１および第２のダミーゲート２４０は、第２のマスク６７０が除去された後に露出され得る。ブロック２５３０において、第２のフォトレジスト７８０は除去され得る。残っている第２のマスク６７０、すなわちゲートカット領域に対応する部分は、ＩＬＤ層２３０を保護することができる。ブロック２５２０、およびブロック２５３０は、図８Ａ、図８Ｂ、および図８Ｃに示す段階に対応してもよい。
【００５６】
ブロック２５４０において、第１および第２のダミーゲート２４０は、除去され得る。たとえば、ダミーゲート２４０を引き出すエッチングが行われてもよい。ゲートカット領域は、残っている第２のマスク６７０によって保護されてもよい。したがって、ＩＬＤ層２３０は、エッチングプロセスを通してそのまま残り得る。ブロック２５４０は、図９Ａ、図９Ｂ、および図９Ｃに示す段階に対応してもよい。
【００５７】
再び図２３を参照すると、ブロック２３７０において、第１および第２のマスク３５０、６７０は、たとえば、エッチングによって除去され得る。ＩＬＤ層２３０は依然として残り得ることに留意する。ブロック２３７０は、図１０Ａ、図１０Ｂ、および図１０Ｃに示す段階に対応してもよい。
【００５８】
ブロック２３８０において、除去されたダミーゲート２４０によって残された領域は、充填部１１９０を充填されもよい。すなわち、充填部１１９０は、ゲートカット領域の外側のエリアに充填されもよい。ＳｉＮおよびＳｉＯを含む材料が、充填部１１９０に使用されてもよい。充填部１１９０および／またはＩＬＤ層２３０は、たとえば化学機械研磨（ＣＭＰ）により、研磨されてもよい。研磨は、ゲートの真上で止まってもよい。ブロック２３８０は、図１１Ａ、図１１Ｂ、および図１１Ｃに示す段階に対応してもよい。
【００５９】
図示していないが、従来の置換メタルゲート（ＲＭＧ）プロセスが、図２３に示した方法に続いてもよい。ＩＬＤ層２３０は方法２３００によってそのまま残り得るので、望ましくないレイアウトの影響は緩和され、さらには解消されることがある。
【００６０】
図２６は、ＦｉｎＦＥＴなどの半導体デバイスを形成する別の例示的な方法２６００のフローチャートを示す。例示的な方法２６００は、図１２Ａ〜図２２Ａ、図１２Ｂ〜図２２Ｂ、および図１２Ｃ〜図２２Ｃに示した第２の例示的なプロセスに適用可能である場合がある。図２６の図示したブロックすべてを実施する必要があるわけではない、すなわち、いくつかのブロックは任意選択であってもよいことに留意されたい。さらに、図２６のブロックに対する数値参照が、ブロックが一定の順序で実施されるべきであることを必要とすると理解されるべきではない。
【００６１】
ブロック２６１０において、ＳＴＩ層２２０が基板２１０上に形成され得る。ブロック２６２０において、第１および第２のダミーゲート２４０が、ＳＴＩ層２２０上に形成され得る。ブロック２６３０において、ＩＬＤ層２３０もまた、ＳＴＩ層上に形成され得る。ブロック２６１０、ブロック２６２０、およびブロック２６３０は、図１２Ａ、図１２Ｂ、および図１２Ｃに示す段階に対応してもよい。たとえば、ＩＬＤ層２３０は、ゲートカット領域に対応し、第１および第２のダミーゲート２４０を分離してもよい。
【００６２】
ブロック２６４０において、第１のマスク３５０が、第１および第２のダミーゲート２４０上に、およびＩＬＤ層２３０上に形成され得る。第１のマスク３５０は、ＳｉＮおよび／またはＳｉＯ２などの材料から形成されたハードマスクであってよい。ブロック２６４０は、図１３Ａ、図１３Ｂ、および図１３Ｃに示す段階に対応してもよい。
【００６３】
ブロック２６５０において、第２のマスク１４７０が、第１のマスク１３５０上に形成され得る。第２のマスク１４７０は、ゲートカット領域の外側の第１のマスク１３５０の一部分が露出されるように、ゲートカット領域に対応してもよい。図２７は、ブロック２６５０を実施するための例示的なプロセスのフローチャートを示す。ブロック２７１０において、第２のマスク１４７０が、第１のマスク１３５０上に堆積され得る。第２のマスク１４７０もまた、ＳｉＮおよび／またはＳｉＯ２などの材料から形成されたハードマスクであってよい。第２のマスク１４７０は、第１のマスク１３５０とは異なる材料から形成されてもよい。ブロック２７１０は、図１４Ａ、図１４Ｂ、および図１４Ｃに示す段階に対応してもよい。
【００６４】
ブロック２７２０において、第１のフォトレジスト１５６０が、第２のマスク１４７０上に堆積され得る。第１のフォトレジスト１５６０は、たとえば、ゲートカットマスク１１５に従って、ゲートカット領域に対応するようにパターニングされてもよい。第１のフォトレジスト１５６０が形成された後、ゲートカット領域外の第２のマスク１４７０の一部分は、露出されてもよい。ブロック２７２０は、図１５Ａ、図１５Ｂ、および図１５Ｃに示す段階に対応してもよい。
【００６５】
ブロック２７３０において、第２のマスク１４７０の露出された部分は、除去され得る。このようにして、ゲートカット領域の外側の第１のマスク１３５０の部分は露出され得る。その後ブロック２７４０において、第１のフォトレジスト１５６０は除去され得る。ブロック２７３０、およびブロック２７４０は、図１６Ａ、図１６Ｂ、および図１６Ｃに示す段階に対応してもよい。
【００６６】
再び図２６を参照すると、ブロック２６６０において、第１のマスク１３５０および第２のマスク１４７０の露出された部分は、除去され得る。そうする際に、ゲートカット領域に対応する第１のマスク１３５０の一部分が、ＩＬＤ層２３０上に残ってもよい。図２８は、ブロック２６６０を実施する例示的なプロセスのフローチャートを示す。ブロック２８１０において、ゲートカット領域に対応する第２のフォトレジスト１７８０が、第２のマスク１４７０上に堆積され得る。第２のフォトレジスト１７８０は、第２のマスク１４７０の一部を露出させる開口１７６５を有してもよい。開口１７６５は、ゲートカット領域とアイソレーションカット領域との交差部に対応してもよい。ブロック２８１０は、図１７Ａ、図１７Ｂ、および図１７Ｃに示す段階に対応してもよい。ゲートカット領域外の第１のマスク１３５０は露出されたままであってもよいことに留意する。
【００６７】
ブロック２８２０において、第１のマスク１３５０の露出された部分は、たとえば、選択エッチングにより、選択的に除去され得る。選択エッチングが行われるとき、第２のマスク１４７０の下のゲートカット領域に対応する第１のマスク１３５０の部分は、第２のマスク１４７０によって保護され得るので、残ることができる。これは、第１のマスク１３５０の下のＩＬＤ層２３０もまた残り得ることを意味する。ブロック２８３０において、露出された第２のフォトレジスト１７８０は除去され得る。ブロック２８２０、およびブロック２８３０は、図１８Ａ、図１８Ｂ、および図１８Ｃに示す段階に対応してもよい。
【００６８】
ブロック２８４０において、第２のマスク１４７０は除去され得る。そうする際に、ゲートカット領域に対応する第１のマスク１３５０は露出され得る。ブロック２８４０は、図１９Ａ、図１９Ｂ、および図１９Ｃに示す段階に対応してもよい。
【００６９】
再び図２６を参照すると、ブロック２６７０において、第１および第２のダミーゲート２４０は除去され得る。たとえば、ダミーゲート２４０を引き出すエッチングが行われてもよい。ゲートカット領域は、残っている第１のマスク１３５０によって保護されてもよい。したがって、ＩＬＤ層２３０は、エッチングプロセスを通してそのまま残り得る。ブロック２６７０は、図２０Ａ、図２０Ｂ、および図２０Ｃに示す段階に対応してもよい。
【００７０】
ブロック２６８０において、第１のマスク１３５０は、たとえば、エッチングにより、除去され得る。ＩＬＤ層２３０は依然として残り得ることに留意する。ブロック２６８０は、図２１Ａ、図２１Ｂ、および図２１Ｃに示す段階に対応してもよい。
【００７１】
ブロック２６９０において、除去されたダミーゲート２４０によって残された領域は、充填部２２９０を充填されもよい。すなわち、充填部２２９０は、ゲートカット領域の外側のエリアに充填されもよい。ＳｉＮおよびＳｉＯを含む材料が、充填部２２９０に使用されてもよい。充填部２２９０および／またはＩＬＤ層２３０は、たとえば化学機械研磨（ＣＭＰ）により、研磨されてもよい。研磨は、ゲートの真上で止まってもよい。ブロック２６９０は、図２２Ａ、図２２Ｂ、および図２２Ｃに示す段階に対応してもよい。
【００７２】
図示していないが、従来の置換メタルゲート（ＲＭＧ）プロセスが、図２６に示した方法に続いてもよい。ＩＬＤ層２３０は方法２６００によってそのまま残り得るので、望ましくないレイアウトの影響は緩和され、さらには解消されることがある。
【００７３】
図２９は、前述の半導体デバイスのいずれかと一体化され得る様々な電子デバイスを示す。たとえば、携帯電話デバイス２９０２、ラップトップコンピュータデバイス２９０４、および固定位置端末デバイス２９０６が、本明細書で説明されるような半導体デバイス２９００を含み得る。半導体デバイス２９００は、たとえば、本明細書で説明される集積回路、ダイ、集積デバイス、集積デバイスパッケージ、集積回路デバイス、デバイスパッケージ、集積回路（ＩＣ）パッケージ、パッケージオンパッケージデバイスのいずれかであり得る。図２９に示されるデバイス２９０２、２９０４、２９０６は例示的なものにすぎない。他の電子デバイスもまた、限定はしないが、モバイルデバイス、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、メータ読取り機器などの固定位置データユニット、通信デバイス、スマートフォン、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、サーバ、ルータ、自動車車両（たとえば、自律走行車両）内に実装された電子デバイス、またはデータもしくはコンピュータ命令を記憶し、もしくは取り出す任意の他のデバイス、あるいはそれらの任意の組合せを含むデバイス（たとえば、電子デバイス）のグループを含む半導体デバイスを特徴とする場合がある。
【００７４】
情報および信号が、様々な異なる技術および技法のいずれかを使用して表される場合があることは、当業者には諒解されよう。たとえば、上記の説明全体にわたって言及されることがあるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表される場合がある。
【００７５】
さらに、本明細書で開示する例に関連して説明する、様々な例示の論理ブロック、モジュール、回路、およびアルゴリズムは、電子ハードウェア、コンピュータソフトウェアまたは両方の組合せとして実装できることが、当業者には諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的構成要素、ブロック、モジュール、回路、および方法が、その機能の点で上記において全般的に説明されている。そのような機能がハードウェアとして実装されるか、ソフトウェアとして実装されるかは、具体的な用途およびシステム全体に課される設計の制約によって決まる。当業者は説明された機能を具体的な適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきでない。
【００７６】
本明細書で開示する例に関連して説明する方法、シーケンス、および／またはアルゴリズムは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、またはその２つの組合せにおいて直接具現化されてもよい。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野において知られている任意の他の形態の記憶媒体内に存在してもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取ること、および記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替として、記憶媒体は、プロセッサと一体化してよい。
【００７７】
したがって、一態様は、半導体デバイスを形成する方法を実施するコンピュータ可読媒体を含むことができる。したがって、開示される主題の範囲は、示される例に限定されず、本明細書で説明される機能を実施するためのいずれの手段も含まれる。
【００７８】
上記の開示は例示的な事例を示すが、本明細書では、添付の特許請求の範囲によって定義されるように、開示される主題の範囲から逸脱することなく、様々な変更および修正が行われ得ることに留意されたい。本明細書で説明する例による方法クレームの機能、プロセス、および／または動作は、特定の順序で実行される必要はない。さらに、開示される主題の要素が単数で説明または特許請求され得るが、単数への限定が明示的に述べられるのでない限り、複数が企図される。
【符号の説明】
【００７９】
１１０  ゲートカット
１１５  ゲートカットマスク
１２０  アイソレーションカット
１２５  アイソレーションカットマスク
２１０  基板
２２０  シャロートレンチアイソレーション（ＳＴＩ）層
２３０  層間絶縁膜（ＩＬＤ）層
２４０  ダミーゲート
３５０  第１のマスク
４６０  第１のフォトレジスト
４６５  開口
５５５  トレンチ
６７０  第２のマスク
７８０  第２のフォトレジスト
１１９０  充填部
１３５０  第１のマスク
１４７０  第２のマスク
１５６０  第１のフォトレジスト
１７６５  開口
１７８０  第２のフォトレジスト
２２９０  充填部
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
2019534550.tif 000052
【図１７Ｂ】
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【図１７Ｃ】
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【図１８Ａ】
2019534550.tif 000055
【図１８Ｂ】
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【図１８Ｃ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２２Ｃ】
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【図２３】
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【図２４】
2019534550.tif 000071
【図２５】
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【図２６】
2019534550.tif 000073
【図２７】
2019534550.tif 000074
【図２８】
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【図２９】
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【国際調査報告】
2019534550.tif 000077
2019534550.tif 000078