(57)【要約】  薄膜トランジスタの多結晶シリコン活性層に対応するパターンを有し、多結晶シリコン活性層における、ソース電極とドレイン電極の接触領域に対応する第１領域と、多結晶シリコン活性層におけるチャネル領域に対応する第２領域とを備えるアモルファスシリコン層をベース基板に形成するステップと、第２領域の、ベース基板から離れた一方に第１ドーパント層を形成するステップと、第１領域の、ベース基板から離れた一方に第２ドーパント層を形成するステップと、アモルファスシリコン層、第１ドーパント層、第２ドーパント層を結晶させることで、多結晶シリコン活性層を形成するステップと、を含み、アモルファスシリコン層を結晶させるステップにおいて、当該多結晶シリコン活性層は第２領域において第１ドーパント層のドーパントがドープされ、第１領域において第２ドーパント層のドーパントがドープされる、多結晶シリコン薄膜トランジスタ製造方法に関する。
2019522346.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタの多結晶シリコン活性層に対応するパターンを有し、多結晶シリコン活性層における、ソース電極とドレイン電極の接触領域に対応する第１領域と、多結晶シリコン活性層におけるチャネル領域に対応する第２領域とを備えるアモルファスシリコン層をベース基板に形成するステップと、
第２領域の、ベース基板から離れた一方に第１ドーパント層を形成するステップと、
第１領域の、ベース基板から離れた一方に第２ドーパント層を形成するステップと、
アモルファスシリコン層、第１ドーパント層、第２ドーパント層を結晶させることで、多結晶シリコン活性層を形成するステップと、を含み、
アモルファスシリコン層を結晶させるステップにおいて、当該多結晶シリコン活性層は第２領域において第１ドーパント層のドーパントがドープされ、第１領域において第２ドーパント層のドーパントがドープされる、多結晶シリコン薄膜トランジスタを製造する方法。
【請求項２】
エキシマレーザアニーリングを使用して前記結晶ステップを実行する、請求項１に記載の方法。
【請求項３】
約９０％〜約９８％のオーバーラップ率でエキシマレーザアニーリングを実行する、請求項２に記載の方法。
【請求項４】
第１ドーパント層は、第２領域と直接接触するように形成される、請求項１に記載の方法。
【請求項５】
第２ドーパント層は、第１領域と直接接触するように形成される、請求項１に記載の方法。
【請求項６】
第１ドーパント層は、第１領域と第２領域両者の、ベース基板から離れた一方に形成され、第１領域における多結晶シリコン活性層には第１ドーパント層のドーパントと第２ドーパント層のドーパント両者がドープされる、請求項１に記載の方法。
【請求項７】
同一のマスクプレートを用いてアモルファスシリコン層と第１ドーパント層を形成する、請求項１に記載の方法。
【請求項８】
同一のマスクプレートを用いてアモルファスシリコン層と第１ドーパント層を形成するステップには、
ベース基板にアモルファスシリコン材料層を堆積させるステップと、
アモルファスシリコン材料層の、ベース基板から離れた一方に第１ドーパント材料層を形成するステップと、
第１ドーパント材料層の、アモルファスシリコン材料層から離れた一方にフォトレジスト層を形成するステップと、
ハーフトーンマスクプレートまたはグレイトーンマスクプレートを用いてフォトレジスト層を露光し、露光されたフォトレジスト層を現像することで、第１領域に対応し部分的に露光される第１部分と、第２領域に対応し実質的に露光されていない第２部分と、第１部分と第２部分の外部に位置し完全に露光され且つフォトレジスト材料が除去される第３部分とを有するフォトレジストパターンを得るステップと、
第３部分におけるアモルファスシリコン材料層と第１ドーパント層を除去することで、薄膜トランジスタの活性層に対応するパターンを有するアモルファスシリコン層を形成するステップと、
第１部分におけるフォトレジスト層を除去するとともに、第２部分におけるフォトレジスト層を保持することで、第１部分におけるアモルファスシリコン層を露出させるステップと、を含む、請求項７に記載の方法。
【請求項９】
第１部分におけるアモルファスシリコン層の、ベース基板から離れた一方と、第２部分におけるフォトレジスト層の、アモルファスシリコン層から離れた一方に第２ドーパント層を形成するステップと、
第２部分におけるフォトレジスト層を除去することで、第２部分における第１ドーパント層を露出させるステップと、をさらに含む、請求項８に記載の方法。
【請求項１０】
剥離溶剤を用いて、剥離方法により第２部分におけるフォトレジスト層を除去する、請求項９に記載の方法。
【請求項１１】
アモルファスシリコン層、第１ドーパント層、第２ドーパント層を結晶させるステップの前に、アモルファスシリコン層を脱水素処理するステップをさらに含む、請求項１に記載の方法。
【請求項１２】
アモルファスシリコン層を形成するステップの前にベース基板にバッファ層を形成し、アモルファスシリコン層はバッファ層の、ベース基板から離れた一方に形成される、請求項１に記載の方法。
【請求項１３】
バッファ層は約１０００Å〜約４０００Åの範囲の厚さを有する、請求項１２に記載の方法。
【請求項１４】
バッファ層を形成するステップの前にベース基板に補助アモルファスシリコン層を形成し、バッファ層は補助アモルファスシリコン層の、ベース基板から離れた一方に形成されることをさらに含む、請求項１２に記載の方法。
【請求項１５】
アモルファスシリコン層、第１ドーパント層、第２ドーパント層を結晶させるステップの前に、補助アモルファスシリコン層を脱水素処理するステップをさらに含む、請求項１４に記載の方法。
【請求項１６】
補助アモルファスシリコン層は約１０ｎｍ〜約６０ｎｍの範囲の厚さを有する、請求項１４に記載の方法。
【請求項１７】
多結晶シリコン活性層の、ベース基板から離れた一方にゲート絶縁層を形成するステップと、
ゲート絶縁層の、多結晶シリコン活性層から離れた一方にゲート電極層を形成するステップと、
第１領域に対応する領域にソースビアホールとドレインビアホールを形成し、ソースビアホールとドレインビアホールが延伸してゲート絶縁層を通り抜け、多結晶シリコン活性層の第１領域を露出するステップと、
ゲート絶縁層の、ベース基板から離れた一方にソース電極とドレイン電極を形成し、ソース電極が延伸してソースビアホールを通り抜けて多結晶シリコン活性層と接触し、ドレイン電極が延伸してドレインビアホールを通り抜けて多結晶シリコン活性層と接触するステップと、をさらに含む、請求項１に記載の方法。
【請求項１８】
第１ドーパント層と第２ドーパント層は原子層の堆積によりベース基板に堆積される、請求項１に記載の方法。
【請求項１９】
アモルファスシリコン層は約３０ｎｍ〜約６０ｎｍの範囲の厚さを有する、請求項１に記載の方法。
【請求項２０】
第１ドーパント層には第１導電型の第１ドーパントが含まれ、第２ドーパント層には第２導電型の第２ドーパントが含まれ、第１ドーパントと第２ドーパントはｐ型ドーパントとｎ型ドーパントから選択された異なる類型のドーパントである、請求項１に記載の方法。
【請求項２１】
第１ドーパント層には第１ドーパントが含まれ、第２ドーパント層には第２ドーパントが含まれ、第１ドーパントと第２ドーパントはｐ型ドーパントとｎ型ドーパントから選択された同一の類型のドーパントである、請求項１に記載の方法。
【請求項２２】
第１ドーパント層は約１×１０１１ａｔｏｍ／ｃｍ３〜約１×１０１３ａｔｏｍ／ｃｍ３の範囲の第１ドーパント濃度を有する請求項１に記載の方法。
【請求項２３】
第２ドーパント層は約１×１０１４ａｔｏｍ／ｃｍ３〜約１×１０１６ａｔｏｍ／ｃｍ３の範囲の第２ドーパント濃度を有する、請求項１に記載の方法。
【請求項２４】
請求項１〜２３のいずれか一項に記載の方法により製造された多結晶シリコン薄膜トランジスタ。
【請求項２５】
請求項２４の薄膜トランジスタを含む表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は多結晶シリコン薄膜トランジスタ、当該多結晶シリコン薄膜トランジスタを製造する方法、ならびに当該多結晶シリコン薄膜トランジスタを含む表示装置に関わる。
【背景技術】
【０００２】
多結晶シリコンはアモルファスシリコンよりもさらに高いモビリティと安定性を有する。低温多結晶シリコン（ＬＴＰＳ）薄膜トランジスタは表示分野において幅広い応用範囲を有する。従来のＬＴＰＳ薄膜トランジスタにおいて、チャネル領域には第１類型の第１ドーパントがドープされ、ソース電極とドレイン電極の接触領域には第２類型の第２ドーパントがドープされる。第１ドーパントと第２ドーパントはｐ型ドーパントとｎ型ドーパントから選択された異なる類型のドーパントである。
【発明の概要】
【課題を解決するための手段】
【０００３】
本発明は、薄膜トランジスタの多結晶シリコン活性層に対応するパターンを有し、多結晶シリコン活性層における、ソース電極とドレイン電極の接触領域に対応する第１領域と、多結晶シリコン活性層におけるチャネル領域に対応する第２領域とを備えるアモルファスシリコン層をベース基板に形成するステップと、第２領域の、ベース基板から離れた一方に第１ドーパント層を形成するステップと、第１領域の、ベース基板から離れた一方に第２ドーパント層を形成するステップと、アモルファスシリコン層、第１ドーパント層、第２ドーパント層を結晶させることで、多結晶シリコン活性層を形成するステップと、を含み、アモルファスシリコン層を結晶させるステップにおいて、当該多結晶シリコン活性層は第２領域において第１ドーパント層のドーパントがドープされ、第１領域において第２ドーパント層のドーパントがドープされる、多結晶シリコン薄膜トランジスタを製造する方法を提供する。
【０００４】
任意で、エキシマレーザアニーリングを用いて結晶ステップを実行する。
【０００５】
任意で、約９０％〜約９８％のオーバーラップ率でエキシマレーザアニーリングを実行する。
【０００６】
任意で、第１ドーパント層は第２領域と直接接触するように形成される。
【０００７】
任意で、第２ドーパント層は第１領域と直接接触するように形成される。
【０００８】
任意で、第１ドーパント層は、第１領域と第２領域両者の、ベース基板から離れた一方に形成され、第１領域における多結晶シリコン活性層には第１ドーパント層のドーパントと第２ドーパント層のドーパント両者がドープされる。
【０００９】
任意で、同一のマスクプレートを用いてアモルファスシリコン層と第１ドーパント層を形成する。
【００１０】
任意で、同一のマスクプレートを用いてアモルファスシリコン層と第１ドーパント層を形成するステップは、ベース基板にアモルファスシリコン材料層を堆積させるステップと、アモルファスシリコン材料層の、ベース基板から離れた一方に第１ドーパント材料層を形成するステップと、第１ドーパント材料層の、アモルファスシリコン材料層から離れた一方にフォトレジスト層を形成するステップと、ハーフトーンマスクプレートまたはグレイトーンマスクプレートを用いてフォトレジスト層を露光し、露光されたフォトレジスト層を現像することで、第１領域に対応し部分的に露光される第１部分と、第２領域に対応し実質的に露光されていない第２部分と、第１部分と第２部分の外部に位置し完全に露光され且つフォトレジスト材料が除去される第３部分とを有するフォトレジストパターンを得るステップと、第３部分におけるアモルファスシリコン材料層と第１ドーパント層を除去することで、薄膜トランジスタの活性層に対応するパターンを有するアモルファスシリコン層を形成するステップと、第１部分におけるフォトレジスト層を除去するとともに、第２部分におけるフォトレジスト層を保持することで、第１部分におけるアモルファスシリコン層を露出させるステップと、を含む。
【００１１】
任意で、前記方法には、第１部分におけるアモルファスシリコン層の、ベース基板から離れた一方と、第２部分におけるフォトレジスト層の、アモルファスシリコン層から離れた一方に第２ドーパント層を形成するステップと、第２部分におけるフォトレジスト層を除去することで、第２部分における第１ドーパント層を露出させるステップと、をさらに含む。
【００１２】
任意で、剥離溶剤を用いて、剥離方法により第２部分におけるフォトレジスト層を除去する。
【００１３】
任意で、前記方法には、アモルファスシリコン層、第１ドーパント層、第２ドーパント層を結晶させるステップの前に、アモルファスシリコン層を脱水素処理するステップをさらに含む。
【００１４】
任意で、前記方法には、アモルファスシリコン層を形成するステップの前にベース基板にバッファ層を形成し、アモルファスシリコン層はバッファ層の、ベース基板から離れた一方に形成されることをさらに含む。
【００１５】
任意で、バッファ層は約１０００Å〜約４０００Åの範囲の厚さを有する。
【００１６】
任意で、前記方法には、バッファ層を形成するステップの前にベース基板に補助アモルファスシリコン層を形成し、バッファ層は補助アモルファスシリコン層の、ベース基板から離れた一方に形成されることをさらに含む。
【００１７】
任意で、前記方法には、アモルファスシリコン層、第１ドーパント層、第２ドーパント層を結晶させるステップの前に、補助アモルファスシリコン層を脱水素処理するステップをさらに含む。
【００１８】
任意で、補助アモルファスシリコン層は約１０ｎｍ〜約６０ｎｍの範囲の厚さを有する。
【００１９】
任意で、前記方法には、多結晶シリコン活性層の、ベース基板から離れた一方にゲート絶縁層を形成するステップと、ゲート絶縁層の、多結晶シリコン活性層から離れた一方にゲート電極層を形成するステップと、第１領域に対応する領域にソースビアホールとドレインビアホールを形成し、ソースビアホールとドレインビアホールが延伸してゲート絶縁層を通り抜け、多結晶シリコン活性層の第１領域を露出するステップと、ゲート絶縁層の、ベース基板から離れた一方にソース電極とドレイン電極を形成し、ソース電極が延伸してソースビアホールを通り抜けて多結晶シリコン活性層と接触し、ドレイン電極が延伸してドレインビアホールを通り抜けて多結晶シリコン活性層と接触するステップと、をさらに含む。
【００２０】
任意で、第１ドーパント層と第２ドーパント層は原子層の堆積によりベース基板に堆積される。
【００２１】
任意で、アモルファスシリコン層は約３０ｎｍ〜約６０ｎｍの範囲の厚さを有する。
【００２２】
任意で、第１ドーパント層には第１導電型の第１ドーパントが含まれ、第２ドーパント層には第２導電型の第２ドーパントが含まれ、第１ドーパントと第２ドーパントはｐ型ドーパントとｎ型ドーパントから選択された異なる類型のドーパントである。
【００２３】
任意で、第１ドーパント層には第１ドーパントが含まれ、第２ドーパント層には第２ドーパントが含まれ、第１ドーパントと第２ドーパントはｐ型ドーパントとｎ型ドーパントから選択された同一の類型のドーパントである。
【００２４】
任意で、第１ドーパント層は約１×１０１１ａｔｏｍ／ｃｍ３〜約１×１０１３ａｔｏｍ／ｃｍ３の範囲の第１ドーパント濃度を有する。
【００２５】
任意で、第２ドーパント層は約１×１０１４ａｔｏｍ／ｃｍ３〜約１×１０１６ａｔｏｍ／ｃｍ３の範囲の第２ドーパント濃度を有する。
【００２６】
また、本発明は、本文に記載の方法により製造された多結晶シリコン薄膜トランジスタを提供する。
【００２７】
また、本発明は、本文に記載の薄膜トランジスタまたは本文に記載の方法により製造された薄膜トランジスタを含む表示装置を提供する。
【００２８】
以下の図面は各公開された実施例に基づく、説明のための例示に過ぎず、本発明の範囲を限定するものではない。
【図面の簡単な説明】
【００２９】
【図１Ａ】薄膜トランジスタの断面図であり、一部の実施例における薄膜トランジスタの製造工程を示す。
【図１Ｂ】薄膜トランジスタの断面図であり、一部の実施例における薄膜トランジスタの製造工程を示す。
【図１Ｃ】薄膜トランジスタの断面図であり、一部の実施例における薄膜トランジスタの製造工程を示す。
【図１Ｄ】薄膜トランジスタの断面図であり、一部の実施例における薄膜トランジスタの製造工程を示す。
【図１Ｅ】薄膜トランジスタの断面図であり、一部の実施例における薄膜トランジスタの製造工程を示す。
【図１Ｆ】薄膜トランジスタの断面図であり、一部の実施例における薄膜トランジスタの製造工程を示す。
【図１Ｇ】薄膜トランジスタの断面図であり、一部の実施例における薄膜トランジスタの製造工程を示す。
【図１Ｈ】薄膜トランジスタの断面図であり、一部の実施例における薄膜トランジスタの製造工程を示す。
【図１Ｉ】薄膜トランジスタの断面図であり、一部の実施例における薄膜トランジスタの製造工程を示す。
【図１Ｊ】薄膜トランジスタの断面図であり、一部の実施例における薄膜トランジスタの製造工程を示す。
【図１Ｋ】薄膜トランジスタの断面図であり、一部の実施例における薄膜トランジスタの製造工程を示す。
【図１Ｌ】薄膜トランジスタの断面図であり、一部の実施例における薄膜トランジスタの製造工程を示す。
【図１Ｍ】薄膜トランジスタの断面図であり、一部の実施例における薄膜トランジスタの製造工程を示す。
【図１Ｎ】薄膜トランジスタの断面図であり、一部の実施例における薄膜トランジスタの製造工程を示す。
【図１Ｏ】薄膜トランジスタの断面図であり、一部の実施例における薄膜トランジスタの製造工程を示す。
【図２Ａ】薄膜トランジスタの透視図で、一部の実施例における薄膜トランジスタの製造工程を示す。
【図２Ｂ】薄膜トランジスタの透視図で、一部の実施例における薄膜トランジスタの製造工程を示す。
【図２Ｃ】薄膜トランジスタの透視図で、一部の実施例における薄膜トランジスタの製造工程を示す。
【図２Ｄ】薄膜トランジスタの透視図で、一部の実施例における薄膜トランジスタの製造工程を示す。
【図２Ｅ】薄膜トランジスタの透視図で、一部の実施例における薄膜トランジスタの製造工程を示す。
【図２Ｆ】薄膜トランジスタの透視図で、一部の実施例における薄膜トランジスタの製造工程を示す。
【図２Ｇ】薄膜トランジスタの透視図で、一部の実施例における薄膜トランジスタの製造工程を示す。
【図２Ｈ】薄膜トランジスタの透視図で、一部の実施例における薄膜トランジスタの製造工程を示す。
【図２Ｉ】薄膜トランジスタの透視図で、一部の実施例における薄膜トランジスタの製造工程を示す。
【図２Ｊ】薄膜トランジスタの透視図で、一部の実施例における薄膜トランジスタの製造工程を示す。
【図２Ｋ】薄膜トランジスタの透視図で、一部の実施例における薄膜トランジスタの製造工程を示す。
【図２Ｌ】薄膜トランジスタの透視図で、一部の実施例における薄膜トランジスタの製造工程を示す。
【図２Ｍ】薄膜トランジスタの透視図で、一部の実施例における薄膜トランジスタの製造工程を示す。
【図２Ｎ】薄膜トランジスタの透視図で、一部の実施例における薄膜トランジスタの製造工程を示す。
【図２Ｏ】薄膜トランジスタの透視図で、一部の実施例における薄膜トランジスタの製造工程を示す。
【図３】一部の実施例における薄膜トランジスタの製造工程を示すフローチャートである。
【発明を実施するための形態】
【００３０】
以下の実施例を参照して本開示をより具体的に説明する。注意すべき点は、以下の一部の実施例の記載は、説明、解説を目的としたものに過ぎず、全てを網羅するため、または、開示されたそのままの形態に本発明を限定するものではないという点である。
【００３１】
従来の薄膜ＬＴＰＳトランジスタを製造する際、イオン注入技術は、ドーパントを多結晶シリコン活性層にドープするためのものである。低い操作温度の範囲内でのイオン注入技術により製造された従来のＬＴＰＳ薄膜トランジスタは比較的大きいリーク電流を有する。満足なドーパント拡散を実現するために、一般的には高い操作温度範囲（例えば、６００℃よりも高い）においてイオン注入を実行する。しかし、高温イオン注入技術により、ベース基板における熱損傷を招く。この問題は、例えばポリイミド基板のようなフレキシブル基板にとって特に目立つ問題である。
【００３２】
従って、本開示は、新型のＬＴＰＳ薄膜トランジスタ及びその製造方法を提供し、従来技術の制限と欠点による１つまたは複数の課題を実質的に解決している。また、本開示は多結晶シリコン薄膜トランジスタを製造する方法を提供する。一部の実施例において、前記方法には、薄膜トランジスタの多結晶シリコン活性層に対応するパターンを有し、多結晶シリコン活性層における、ソース電極とドレイン電極の接触領域に対応する第１領域と、多結晶シリコン活性層におけるチャネル領域に対応する第２領域とを備えるアモルファスシリコン層をベース基板に形成するステップと、第２領域の、ベース基板から離れた一方に第１ドーパント層を形成するステップと、第１領域の、ベース基板から離れた一方に第２ドーパント層を形成するステップと、アモルファスシリコン層、第１ドーパント層、第２ドーパント層を結晶させることで、多結晶シリコン活性層を形成するステップと、を含み、アモルファスシリコン層を結晶させるステップにおいて、当該多結晶シリコン活性層は第２領域において第１ドーパント層のドーパント（例えば、第１ドーパント）がドープされ、第１領域において第２ドーパント層のドーパント（例えば、第２ドーパント）がドープされる。任意で、第１ドーパント層は第２領域と直接接触するように形成される。任意で、第２ドーパント層は第１領域と直接接触するように形成される。任意で、第１ドーパント層は、第１領域と第２領域両者の、ベース基板から離れた一方に形成され、第１領域における多結晶シリコン活性層には第１ドーパント層のドーパントと第２ドーパント層のドーパント両者がドープされる。任意で、第１ドーパント層が、第１領域と第２領域両者の、ベース基板から離れた一方に形成される時に、第２ドーパント層は第１領域に対応する領域における第１ドーパント層と直接接触するように形成される。任意で、第１ドーパントと第２ドーパントはｐ型ドーパントとｎ型ドーパントから選択された異なる類型のドーパントである。任意で、第１ドーパントと第２ドーパントは同一の類型のドーパントである。任意で、第１ドーパントと第２ドーパントは同一のドーパントであり、且つ第１ドーパント層の第１ドーパント濃度は第２ドーパント層の第２ドーパント濃度と異なる（例えば、ライトドーピング領域とヘヴィドーピング領域）。本文で定義した通り、「チャネル領域」という用語は、薄膜トランジスタの、ソース電極接触領域とドレイン電極接触領域との間の領域を指す。
【００３３】
図１Ａ〜１Ｏは薄膜トランジスタの断面図であって、一部の実施例における薄膜トランジスタの製造工程を示す。図２Ａ〜２Ｏは薄膜トランジスタの透視図で、一部の実施例における薄膜トランジスタの製造工程を示す。図１Ａ、２Ａを参照すると、本実施例の方法には、ベース基板にアモルファスシリコン層ａＳｉを形成するステップを含む。一部の実施例において、アモルファスシリコン層の厚さは約３０ｎｍ〜約６０ｎｍの範囲内であり、例えば、約３０ｎｍ〜約３５ｎｍ、約３５ｎｍ〜約４０ｎｍ、約４０ｎｍ〜約４５ｎｍ、約４５ｎｍ〜約５０ｎｍ、約５０ｎｍ〜約５５ｎｍ、または者約５５ｎｍ〜約６０ｎｍである。
【００３４】
各種の適切な材料をベース基板の製造に用いることができる。ベース基板の製造に適した例としての材料にはガラス、石英、ポリイミド、ポリエステルなどを含むが、これらには限定されない。任意で、ベース基板はフレキシブルベース基板（例えば、ポリイミドベース基板）である。任意で、ベース基板は相対的なインフレキシブルベース基板（例えば、ガラスベース基板）である。
【００３５】
一部の実施例において、アモルファスシリコン層ａＳｉを形成する前に、前記方法には、一切の後続ステップの前にベース基板の表面から汚染物を除去するプリクリーニングステップをさらに含む。
【００３６】
一部の実施例において、アモルファスシリコン層ａＳｉを形成する前に、前記方法には、ベース基板にバッファ層（図示しない）を形成するステップをさらに含む。任意で、バッファ層はベース基板とアモルファスシリコン層ａＳｉとの間に位置し、例えば、アモルファスシリコン層ａＳｉの、ベース基板に近い一方に位置する。各種の適切な材料をバッファ層の製造に用いることができる。バッファ層の製造に適した例としての材料には、酸化シリコン（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）またはその組合せを含むが、これらには限定されない。任意で、バッファ層の厚さは約１０００Å〜約４０００Åの範囲内であり、例えば、約１０００Å〜約３０００Å、約２０００Å〜約４０００Å、または約２０００Å〜約３０００Åである。
【００３７】
一部の実施例において、バッファ層を形成する前に、前記方法には、ベース基板に補助アモルファスシリコン層（図示しない）を形成するステップをさらに含む。任意で、補助アモルファスシリコン層はバッファ層とベース基板との間に位置し、例えば、バッファ層の、ベース基板に近い一方に位置する。一部の実施例において、補助アモルファスシリコン層の厚さは約１０ｎｍ〜約６０ｎｍの範囲内であり、例えば、約１０ｎｍ〜約２０ｎｍ、約２０ｎｍ〜約３０ｎｍ、約３０ｎｍ〜約４０ｎｍ、約４０ｎｍ〜約５０ｎｍ、または約５０ｎｍ〜約６０ｎｍである。補助アモルファスシリコン層はアモルファスシリコン層ａＳｉの結晶ステップ（例えば、エキシマレーザアニーリングステップ）で放出された熱を吸収し、且つ当該結晶ステップにおいてベース基板が損傷を受けることを防止する。
【００３８】
一部の実施例において、前記方法には、補助アモルファスシリコン層を脱水素処理するステップをさらに含む。任意で、補助アモルファスシリコン層にバッファ層を形成する前に、補助アモルファスシリコン層を脱水素処理するステップを実行する。任意で、補助アモルファスシリコン層にバッファ層を形成した後、アモルファスシリコン層を形成する前に、補助アモルファスシリコン層を脱水素処理するステップを実行する。脱水素処理の目的は補助アモルファスシリコン層における水素含量を低減させるかまたは除去することであり、結晶ステップでの水素爆発を防止する。任意で、前記方法には、ベース基板に補助アモルファスシリコン層を形成するステップと、補助アモルファスシリコン層の、ベース基板から離れた一方にバッファ層を形成するステップと、補助アモルファスシリコン層とバッファ層を脱水素処理するステップと、バッファ層の、補助アモルファスシリコン層から離れた一方にアモルファスシリコン層を形成するステップと、を順に含む。
【００３９】
一部の実施例において、前記方法にはアモルファスシリコン層ａＳｉを脱水素処理するステップをさらに含む。同様に、脱水素処理の目的はアモルファスシリコン層における水素含量を低減させるかまたは除去することであり、結晶ステップでの水素爆発を防止する。
【００４０】
一部の実施例において、熱アニール方法を用いて脱水素ステップを実行する。ベース基板を製造するための材料を含む各種要素に基づいて熱アニール工程の温度を確定することができる。例えば、フレキシブルベース基板に適した熱アニール温度との比較において、ガラスベース基板を使用した時の熱アニール温度は相対的により高い。任意で、窒素ガスを周囲雰囲気とするチャンバーにおいて熱アニールを実行する。任意で、熱アニール温度は４００℃よりも低く、例えば、約３００℃〜約４００℃の範囲である。
【００４１】
一部の実施例において、ベース基板は、相対的なインフレキシブルベース基板（例えばガラスベース）である。任意で、前記方法には、ベース基板にアモルファスシリコン層ａＳｉを形成し、アモルファスシリコン層ａＳｉを脱水素処理するステップをさらに含む。任意で、前記方法には、ベース基板にバッファ層を形成し、バッファ層の、ベース基板から離れた一方にアモルファスシリコン層ａＳｉを形成し、アモルファスシリコン層ａＳｉを脱水素処理するステップをさらに含む。
【００４２】
一部の実施例において、ベース基板は例えばポリイミドベース基板のフレキシブルベース基板である。任意で、前記方法には、ガラス基板にフレキシブルベース基板（例えばポリイミドベース基板）を形成するステップと、フレキシブルベース基板に補助アモルファスシリコン層を形成するステップと、補助アモルファスシリコン層の、フレキシブルベース基板から離れた一方にバッファ層を形成する（例えば、バッファ層には、積層した酸化シリコンと窒化ケイ素の２層のような、酸化シリコンと窒化ケイ素の組み合わせが含まれる）ステップと、補助アモルファスシリコン層を脱水素処理するステップと、バッファ層の、補助アモルファスシリコン層から離れた一方にアモルファスシリコン層を形成するステップと、を含む。任意で、バッファ層を形成するステップの前に補助アモルファスシリコン層を脱水素処理するステップを実行する。任意で、バッファ層を形成したステップの後、補助アモルファスシリコン層を脱水素処理するステップを実行する。
【００４３】
図１Ｂ、２Ｂを参照すると、一部の実施例における方法には、アモルファスシリコン層ａＳｉの、ベース基板から離れた一方に、第１導電型を有し、第１ドーパントを含む第１ドーパント層ＣＤ（例えば、チャネルドーピング（ＣＤ）層）を形成するステップをさらに含む。ある実施において、第１ドーパントはＰ型ドーパントであり、例えば、元素周期表のＩＩＩＡ族元素、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）が含まれる。一部の実施例において、第１ドーパントはＮ型ドーパントであり、例えば、元素周期表のＶＡ族元素、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）とビスマス（Ｂｉ）が含まれる。
【００４４】
一部の実施例において、薄膜トランジスタはＮ型薄膜トランジスタであり、第１ドーパントはＰ型ドーパントである。一部の実施例において、薄膜トランジスタはＮ型薄膜トランジスタであり、第１ドーパントはＮ型ドーパントである。一部の実施例において、薄膜トランジスタはＮ型薄膜トランジスタであり、第１ドーパントにはホウ素が含まれる。一部の実施例において、薄膜トランジスタはＮ型薄膜トランジスタであり、第１ドーパントにはリンとヒ素のいずれか１つまたは両方が含まれる。一部の実施例において、薄膜トランジスタはＰ型薄膜トランジスタであり、第１ドーパントにはリンとヒ素のいずれか１つまたは両方が含まれる。
【００４５】
各種の適切な方法を第１ドーパント層ＣＤの製造に用いることができる。各種の適切な方法の例にはプラズマ化学気相堆積法（ＰＥＣＶＤ）と原子層堆積（ＡＬＤ）が含まれるが、これらには限限定されない。任意で、原子層堆積法を用いて第１ドーパント層ＣＤを形成する。各種の適切なドーピング濃度を第１ドーパント層の形成に用いることができる。任意で、ドーピング濃度は約１×１０１１ａｔｏｍ／ｃｍ３〜約１×１０１３ａｔｏｍ／ｃｍ３の範囲内であり、例えば、約１×１０１１ａｔｏｍ／ｃｍ３〜約１×１０１２ａｔｏｍ／ｃｍ３、または約１×１０１２ａｔｏｍ／ｃｍ３〜約１×１０１３ａｔｏｍ／ｃｍ３である。任意で、第１ドーパント層ＣＤは実質的に単層の原子層である。
【００４６】
図１Ｃ、２Ｃを参照すると、一部の実施例の方法には、第１ドーパント層ＣＤの、アモルファスシリコン層ａＳｉから離れた一方にフォトレジスト層ＰＲを形成するステップをさらに含む。任意で、フォトレジスト層ＰＲの厚さは約１μｍ〜２．５μｍの範囲内である。
【００４７】
図１Ｄ、２Ｄを参照すると、一部の実施例の方法には、ハーフトーンマスクプレートまたはグレイトーンマスクプレートを用いてフォトレジスト層ＰＲを露光し、露光されたフォトレジスト層を現像することで、第１部分、第２部分、第３部分を有するフォトレジストパターンを得るステップをさらに含み、第１部分は薄膜トランジスタのソース電極とドレイン電極に対応し、第２部分は薄膜トランジスタの活性層に対応し、第３部分は第１部分と第２部分の外部に位置し、フォトレジスト材料は第３部分にて除去される（例えば図２Ｅを参照）。第１部分は部分的に露光され、第２部分は実質的に露光されておらず、第３部分は完全に露光される。
【００４８】
第３部分においてフォトレジスト材料を除去した後、前記方法は、第３部分におけるアモルファスシリコン層ａＳｉと第１ドーパント層ＣＤを除去することで、薄膜トランジスタの活性層に対応するアモルファスシリコン層パターンを形成するというステップをさらに含んでも良い（例えば図２Ｆを参照）。
【００４９】
図１Ｅを参照すると、一部の実施例は（例えば、アッシングにより）第１部分におけるフォトレジスト層ＰＲを除去するとともに、第２部分におけるフォトレジスト層ＰＲを保持することで、図１Ｆ、２Ｇで示すように、第１部分におけるアモルファスシリコン層ａＳｉ（と残りの第１ドーパント層ＣＤ）を露出させるステップをさらに含む。
【００５０】
図１Ｇ、２Ｈを参照すると、一部の実施例における方法には、第１部分におけるアモルファスシリコン層ａＳｉ（と残りの第１ドーパント層ＣＤ）の、ベース基板から離れた一方と、第２部分における残りのフォトレジスト層の、アモルファスシリコン層ａＳｉから離れた一方に、第２導電型を有し且つ第２ドーパントを含む第２ドーパント層ＳＤＤ（例えば、ソース−ドレインドーピング（ＳＤＤ）層）を形成するステップをさらに含む。一部の実施例において、薄膜トランジスタはＮ型薄膜トランジスタであり、第２ドーパントはＮ型ドーパントである（例えば、元素周期表のＶＡ族元素、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）を含む）。一部の実施例において、薄膜トランジスタはＰ型薄膜トランジスタであり、第１ドーパントはＰ型ドーパントである（例えば、元素周期表のＩＩＩＡ族元素、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）を含む）。
【００５１】
一部の実施例において、薄膜トランジスタはＮ型薄膜トランジスタであり、第２ドーパントにはリンとヒ素のいずれか１つまたは両方が含まれる。任意で、第２ドーパント層には酸化リン、窒化リンまたはリン酸窒化物が含まれる。任意で、第２ドーパント層には酸化ヒ素、窒化ヒ素、ヒ素酸窒化物を含む。一部の実施例において、薄膜トランジスタはＰ型薄膜トランジスタであり、第２ドーパントにはホウ素を含む。任意で、第２ドーパント層には、酸化ホウ素、窒化ホウ素、ホウ素酸窒化物を含む。
【００５２】
各種の適切な方法を第２ドーパント層ＣＤの製造に用いることができる。各種の適切な方法の例にはプラズマ化学気相堆積法（ＰＥＣＶＤ）と原子層堆積（ＡＬＤ）を含むが、これらには限定されない。任意で、原子層堆積法を用いて第２ドーパント層ＳＤＤを形成する。各種の適切なドーピング濃度を第２ドーパント層の形成に用いることができる。任意で、ドーピング濃度は約１×１０１４ａｔｏｍ／ｃｍ３〜約１×１０１６ａｔｏｍ／ｃｍ３の範囲内であり、例えば、約１×１０１４ａｔｏｍ／ｃｍ３〜約１×１０１５ａｔｏｍ／ｃｍ３、または約１×１０１５ａｔｏｍ／ｃｍ３〜約１×１０１６ａｔｏｍ／ｃｍ３）である。任意で、第２ドーパント層ＳＤＤは実質的に単層の原子層である。
【００５３】
図１Ｈ、２Ｉを参照すると、一部の実施例は第２部分におけるフォトレジスト層ＰＲを除去することで、第２部分における第１ドーパント層ＣＤを露出させるステップをさらに含む。第２部分におけるフォトレジスト層ＰＲの除去とともに、第２部分における第２ドーパント層ＳＤＤも除去される。各種の適切な方法を第２部分におけるフォトレジスト層ＰＲの除去に用いることができる。一部の実施例において、第２部分におけるフォトレジスト層ＰＲを剥離することで、第２部分におけるフォトレジスト層ＰＲを除去するステップを実行する。任意で、アッシングによりフォトレジスト層ＰＲを剥離する。任意で、剥離方法によりフォトレジスト層ＰＲを剥離する。例えば、フォトレジスト層ＰＲは溶剤（例えば、Ｎ−メチル−２−ピロリドン（ＮＭＰ）の有機溶剤）で剥離することができる。任意で、例えば約６０℃の温度で剥離を実行することができる。剥離の後、例えば、エチルアルコールを用いて基板を洗い、基板を乾かす。図１Ｈ、２Ｉで示すように、第２部分におけるフォトレジスト層ＰＲを除去した後、基板には、アモルファスシリコン層ａＳｉの、ベース基板から離れた一方上の第２部分における第１ドーパント層ＣＤと、アモルファスシリコン層ａＳｉ（と残りの第１ドーパント層ＣＤ）の、ベース基板から離れた一方上の、第１部分における第２ドーパント層ＳＤＤと、を含む。
【００５４】
図１Ｉ、２Ｊを参照すると、一部の実施例における方法には、アモルファスシリコン層ａＳｉを結晶させる（これにより、多結晶シリコン活性層を形成する）ステップをさらに含む。あらゆる適切な結晶方法を用いて結晶ステップを実行することができる。一部の実施例において、下記方法（エキシマレーザアニーリング（ＥＬＡ）、固相結晶化（ＳＰＣ）、逐次横方向結晶化（ＳＬＳ）、金属誘起結晶化（ＭＩＣ）、金属誘起横方向結晶化（ＭＩＬＣ））を含むグループから方法を選択して結晶ステップを実行することができる。任意で、エキシマレーザアニーリングを用いて結晶ステップを実行する（図１Ｉ、２Ｊで示す通り）。
【００５５】
一部の実施例において、結晶ステップは低温で実行し、例えば、フレキシブルベース基板（例えば、ポリイミド基板）が安定性を十分に保持できる温度範囲内で実行される。任意で、ある温度範囲内で結晶ステップを実行することで、ベース基板の温度は４００℃よりも低く、例えば、約３００℃〜約４００℃の間、または約２００℃〜約３００℃の間、またはより低く保持される。
【００５６】
一部の実施例において、エキシマレーザアニーリングを用いて結晶ステップを実行する。エキシマレーザアニーリングは低温で多結晶半導体層を製造する方法である。エキシマレーザは高エネルギーレーザビームをアモルファスシリコン層に出射することにより、数十ナノ秒の時間にアモルファスシリコン層を結晶させる。エネルギーは実質的にアモルファスシリコン層に吸収され、アモルファスシリコン材料の相転移に消耗される。アモルファスシリコンは非常に短い時間（例えば、約１５ｎｓ〜約５０ｎｓのレーザパルス時間）で融解して結晶する。エキシマレーザアニーリングの熱的効果は極めて局所的なものであり、例えば約２０ｎｍの深さ内に制限することができ、局所的にアモルファスシリコン層を約１０００℃まで加熱して（例えば、加熱はアモルファスシリコン層内に制限される）、アモルファスシリコンを多結晶形式に転化する。ベース基板に伝達された熱は高度に規制され、例えば、熱はベース基板へ放熱されることはなく、ベース基板は全く損傷しない。適切なレーザ波長とパワーを選択することにより、前記方法は下層のベース基板に影響を与えずに、アモルファスシリコン層を融解して結晶させることに応用できる。
【００５７】
任意で、エキシマレーザはＸｅＣｌレーザ（例えば、３０８ｎｍの波長）、ＡｒＦレーザ、ＫｒＦレーザとＸｅＦレーザのうちの１つであり、即ち、ＸｅＣｌ、ＡｒＦ、ＫｒＦまたはＸｅＦ分子を用いてエキシマレーザアニーリングを実行する。任意で、エキシマレーザアニーリング工程は約１００Ｈｚ〜約４００Ｈｚの範囲内のレーザパルス周波数（例えば、約１００Ｈｚ〜約２００Ｈｚ、約２００Ｈｚ〜約３００Ｈｚ、または約３００Ｈｚ〜約４００Ｈｚ）で実行される。任意で、エキシマレーザアニーリング工程は約９０％〜約９８％（例えば、約９０％〜９３％、約９３％〜約９６％、約９６％〜約９８％）のオーバーラップ率で実行される。任意で、エキシマレーザアニーリング工程は１００ｎｓよりも小さい（例えば、約１５ｎｓ〜約５０ｎｓ、約５０ｎｓ〜約７５ｎｓ、または約７５ｎｓ〜約９５ｎｓ）レーザパルス幅で実行される。任意で、エキシマレーザアニーリング工程は約１００ｍＪ／ｃｍ２〜約６００ｍＪ／ｃｍ２（例えば、約１００ｍＪ／ｃｍ２〜約３００ｍＪ／ｃｍ２、約３００ｍＪ／ｃｍ２〜約４５０ｍＪ／ｃｍ２、または約４５０ｍＪ／ｃｍ２〜約６００ｍＪ／ｃｍ２）のレーザエネルギー密度で実行される。
【００５８】
結晶工程（例えばエキシマレーザアニーリング工程）期間に、第１ドーパント層ＣＤにおける第１ドーパントはアモルファスシリコン層ａＳｉの第２部分に拡散し、且つ第２ドーパント層ＳＤＤにおける第２ドーパントはアモルファスシリコン層ａＳｉの第１部分に拡散する。また、アモルファスシリコン層ａＳｉは融解し、多結晶シリコンとして結晶する。
【００５９】
図１Ｊを参照すると、多結晶シリコン活性層ＬＴＰＳは、第１ドーパント層のドーパントがドープされた第２領域２と、第２ドーパント層のドーパントがドープされた第１領域１と、を含むように形成される。第１領域には、ソース電極に対応する領域１ａと、ドレイン電極に対応する領域１ｂと、を含む。
【００６０】
図１Ｋ、２Ｋを参照すると、一部の実施例の方法には、多結晶シリコン活性層ＬＴＰＳの、ベース基板から離れた一方にゲート絶縁層ＧＩを形成するステップをさらに含む。あらゆる適切なゲート絶縁材とあらゆる適切な製造方法をゲート絶縁層ＧＩの製造に用いることができる。例えば、ゲート絶縁材はプラズマ化学気相堆積（ＰＥＣＶＤ）技術によりベース基板に堆積することができる。ゲート絶縁材に適した例には、酸化シリコン（ＳｉＯｙ）、窒化ケイ素（ＳｉＮｙ、例えばＳｉ３Ｎ４）、オキシ窒化ケイ素（ＳｉＯｘＮｙ）が含まれるが、これらには限定されない。任意で、ゲート絶縁層ＧＩは単層構造を有してもよく、または２つもしくはより多くのサブレイヤー積層構造を含んでもよい（例えば、酸化シリコンサブレイヤーと窒化ケイ素サブレイヤーの積層構造を含む）。任意で、ゲート絶縁層は約８０ｎｍ〜約１５０ｎｍの範囲の厚さを有する。
【００６１】
図１Ｌ、２Ｌを参照すると、一部の実施例の方法にはゲート絶縁層ＧＩの、多結晶シリコン活性層ＬＴＰＳから離れた一方にゲート電極層ＧＬを形成するステップをさらに含む。あらゆる適切なゲート電極材とあらゆる適切な製造方法をゲート電極層ＧＬの製造に用いることができる。例えば、ゲート電極材は（例えば、スパッタリングまたは気相堆積により）ベース基板に堆積され、（例えば、ウェットエッチング技術のようなリソグラフィーにより）パターン化されることで、ゲート電極層ＧＬを形成する。ゲート電極材に適した例には、アルミニウム、クロム、タングステン、チタン、タンタル、モリブデン、銅及びこれらを含む合金あるいは積層を含むが、これらには限定されない。任意で、ゲート電極層は単層構造を有してもよく、または２つもしくはより多くのサブレイヤー積層構造を含んでもよい。任意で、ゲート電極層は約１５０ｎｍ〜約３００ｎｍの範囲の厚さを有する。
【００６２】
図１Ｍ、２Ｍを参照すると、一部の実施例の方法には、ゲート電極層ＧＬの、ゲート絶縁層ＧＩから離れた一方に層間絶縁膜層ＩＬＤを形成するステップをさらに含む。あらゆる適切な層間絶縁膜材料とあらゆる適切な製造方法を層間絶縁膜層ＩＬＤの製造に用いることができる。例えば、層間絶縁膜材料はプラズマ化学気相堆積（ＰＥＣＶＤ）技術により、ベース基板に堆積することができる。層間絶縁膜材料に適した例には、酸化シリコン（ＳｉＯｙ）、窒化ケイ素（ＳｉＮｙ、例えばＳｉ３Ｎ４）、オキシ窒化ケイ素（ＳｉＯｘＮｙ）を含むが、これらには限定されない。任意で、層間絶縁膜層は単層構造を有してもよく、または２つもしくはより多くのサブレイヤー積層構造（例えば、酸化シリコンサブレイヤーと窒化ケイ素サブレイヤーの積層構造）を含んでもよい。任意で、層間絶縁膜層ＩＬＤは約２００ｎｍ〜約５００ｎｍの範囲の厚さを有する。
【００６３】
図１Ｎ、２Ｎを参照すると、一部の実施例の方法には、多結晶シリコン活性層ＬＴＰＳの第１領域（例えば、図１Ｊにおける領域１ａと領域１ｂ）に対応する領域に、ソースビアホールＳＶとドレインビアホールＤＶを形成するステップをさらに含む。ソースビアホールとドレインビアホールは延伸して層間絶縁膜層ＩＬＤとゲート絶縁層ＧＩを通り抜けて、多結晶シリコン活性層ＬＴＰＳの第１領域１（例えば、図１Ｊにおける領域１ａと領域１ｂ）を露出する。
【００６４】
図１Ｏ、２Ｏを参照すると、一部の実施例の方法には、層間絶縁膜層ＩＬＤの、多結晶シリコン活性層ＬＴＰＳから離れた一方にソース電極Ｓとドレイン電極Ｄを形成し、ソース電極Ｓは延伸してソースビアホールＳＶを通り抜けて、多結晶シリコン活性層ＬＴＰＳと接触し、ドレイン電極Ｄは延伸してドレインビアホールＤＶを通り抜けて、多結晶シリコン活性層ＬＴＰＳと接触することをさらに含む。あらゆる適切なソース電極とドレイン電極材及びあらゆる適切な製造方法をソース電極Ｓとドレイン電極Ｄの製造に用いることができる。例えば、ソース電極とドレイン電極材は（例えば、スパッタリングまたは気相堆積により）ベース基板に堆積され、（例えば、ウェットエッチング技術のようなリソグラフィーにより）パターン化されることで、ソース電極Ｓとドレイン電極Ｄを形成する。ソース電極とドレイン電極材に適した例には、アルミニウム、クロム、タングステン、チタン、タンタル、モリブデン、銅及びこれらを含む合金あるいは積層を含むが、これらには限定されない。任意で、ソース電極とドレイン電極は単層構造を有してもよく、または２つもしくはより多くのサブレイヤー積層構造を含んでもよい。
【００６５】
図３は一部の実施例における薄膜トランジスタの製造工程を示すフローチャートである。図３を参照すると、本実施例において薄膜トランジスタを製造する方法には、フレキシブルベース基板に補助アモルファスシリコン層を形成することと、補助アモルファスシリコン層の、フレキシブルベース基板から離れた一方にバッファ層を形成することと、補助アモルファスシリコン層を脱水素処理することと、バッファ層の、補助アモルファスシリコン層から離れた一方にアモルファスシリコン層を形成することと、アモルファスシリコン層を脱水素処理することと、アモルファスシリコン層の、ベース基板から離れた一方に第１ドーパント層を形成することと、第１ドーパント層の、アモルファスシリコン層から離れた一方にフォトレジスト層を形成することと、ハーフトーンマスクプレートまたはグレイトーンマスクプレートを用いてフォトレジスト層を露光し、露光されたフォトレジスト層を現像することで、第１部分、第２部分と第３部分を有するフォトレジストパターンを得、第１部分は薄膜トランジスタのソース電極とドレイン電極に対応し、第２部分は薄膜トランジスタの活性層に対応し、第３部分は第１部分と第２部分の外部に位置し、第１部分は部分的に露光され、第２部分は実質的に露光されておらず、第３部分は完全に露光されるということと、第３部分においてフォトレジスト材料を除去することと、第３部分におけるアモルファスシリコン層と第１ドーパント層を除去することで、薄膜トランジスタの活性層に対応するアモルファスシリコン層パターンを形成することと、第１部分におけるフォトレジスト層を除去するとともに、第２部分におけるフォトレジスト層を保持することで、第１部分におけるアモルファスシリコン層を露出させることと、第１部分におけるアモルファスシリコン層の、ベース基板から離れた一方と、第２部分におけるフォトレジスト層の、アモルファスシリコン層から離れた一方に第２ドーパント層を形成することと、第２部分におけるフォトレジスト層を除去することで、第２部分における第１ドーパント層を露出させることと、アモルファスシリコン層を結晶させることで、第１領域と第２領域を有する多結晶シリコン活性層を形成し、第１領域には第２ドーパント層のドーパントがドープされ、薄膜トランジスタのソース電極とドレイン電極に対応し、第２領域には第１ドーパント層のドーパントがドープされ、薄膜トランジスタのチャネル領域に対応することと、多結晶シリコン活性層の、ベース基板から離れた一方にゲート絶縁層を形成することと、ゲート絶縁層の、多結晶シリコン活性層から離れた一方にゲート電極層を形成することと、ゲート電極層の、ゲート絶縁層から離れた一方に層間絶縁膜層を形成することと、多結晶シリコン活性層の第１領域に対応する領域にソースビアホールとドレインビアホールを形成し、ソースビアホールとドレインビアホールは延伸して層間絶縁膜層とゲート絶縁層を通り抜けて、多結晶シリコン活性層の第１領域を露出することと、ソースビアホールとドレインビアホールにソース電極とドレイン電極を形成するということを含む。
【００６６】
一部の実施例において、前記方法には、ソース電極と多結晶シリコン活性層の間、ドレイン電極と多結晶シリコン活性層との間に１つまたは複数の層（例えば、オーミック接触層）を形成するステップをさらに含む。任意で、前記方法には、ソース電極と多結晶シリコン活性層の間にオーミック接触層を形成するステップをさらに含む。任意で、前記方法には、ドレイン電極と多結晶シリコン活性層との間にオーミック接触層を形成するステップをさらに含む。
【００６７】
また、本開示は薄膜トランジスタを提供する。一部の実施例において、当該薄膜トランジスタは、ベース基板上の多結晶シリコン活性層、多結晶シリコン活性層の、ベース基板から離れた一方上のゲート絶縁層、ゲート絶縁層の、多結晶シリコン活性層から離れた一方上のゲート電極層、及びゲート絶縁層の、多結晶シリコン活性層から離れた一方上のソース電極とドレイン電極を含み、ソース電極とドレイン電極は延伸してゲート絶縁層を通り向けて、多結晶シリコン活性層と接触する。多結晶シリコン活性層は、チャネル領域及びソース電極とドレイン電極の接触領域を含む。多結晶シリコン活性層はソース電極とドレイン電極の接触領域において、ソース電極とドレイン電極に接触する。チャネル領域には第１導電性を有する第１ドーパントがドープされ、ソース電極とドレイン電極の接触領域には第２導電性を有する第２ドーパントがドープされる。
【００６８】
一部の実施例において、ソース電極とドレイン電極はソース電極とドレイン電極の接触領域と直接接触する。一部の実施例において、ソース電極とドレイン電極は１つまたは複数の層（例えば、オーミック接触層）によりソース電極とドレイン電極の接触領域と接触する。任意で、薄膜トランジスタは、ソース電極と多結晶シリコン活性層との間に位置するオーミック接触層をさらに含む。任意で、薄膜トランジスタは、ドレイン電極と多結晶シリコン活性層との間に位置するオーミック接触層をさらに含む。
【００６９】
また、本開示は本文に記載の方法により製造された薄膜トランジスタを提供する。
【００７０】
また、本開示は、本文に記載の薄膜トランジスタまたは本文に記載の方法により製造された薄膜トランジスタを備えるアレイ基板を提供する。
【００７１】
また、本開示は本文に記載のアレイ基板を有する表示装置を提供する。適切な表示装置の例には、電子ペーパー、携帯電話、タブレット型コンピューター、テレビ、モニター、ノート型パソコン、デジタルフォトフレーム、ＧＰＳなどを含むが、これらには限定されない。
【００７２】
説明と例示を目的として本発明実施例の上記記載を提供したが、これは全てを網羅しているわけではなく、また、正確な形式又は開示される例示としての実施例に本発明を限定するものでもない。従って、上記記載は説明を目的としたものであると理解すべきであり、限定を目的としたものとして理解すべきではない。明らかに、多くの修正と変形は当業者にとって自明である。各実施例を選択、記述したのは、本発明の原理と最も好ましい形態での実際の応用の解釈に便宜を図るためであり、これにより当業者は本発明の各実施例と適応される特定の用途と予見で実行される各変形を理解することができる。別途説明がなければ、本発明の範囲は添付の請求項およびすべての技術用語の最も広く合理的な範囲内での意味の同等物で限定される。従って、「発明」、「本発明」などの用語は請求項の範囲を必然的に具体的な実施例に限定するのではなく、本発明の例示としての実施例の引用は本発明に対する限定を意味せず、このような限定が推断されることも意図としていない。本発明は添付の請求項の思想と範囲で限定される。このほか、これらの請求項は「第１」、「第２」などの、名詞または要素を修飾する語を使用する場合があるが、具体的な数が示されていなければ、これらの用語は名づけの方法として理解すべきであり、この名づけの方法によって修飾される要素に対する数量の限定と理解すべきではない。記載されたあらゆる利点と効果が本発明の全ての実施例に適用されるとは限らない。請求項で限定されている本発明の範囲を離脱しない状況において、当業者は記載の実施例を変更することができる。このほか、当該要素または構成要素が請求項に明確に記載されているか否かに関わらず、本開示における要素と構成要素を公衆に捧げる意図はない。
【図１Ａ】
2019522346.tif 000003
【図１Ｂ】
2019522346.tif 000004
【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図１Ｊ】
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【図１Ｋ】
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【図１Ｌ】
2019522346.tif 000014
【図１Ｍ】
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【図１Ｎ】
2019522346.tif 000016
【図１Ｏ】
2019522346.tif 000017
【図２Ａ】
2019522346.tif 000018
【図２Ｂ】
2019522346.tif 000019
【図２Ｃ】
2019522346.tif 000020
【図２Ｄ】
2019522346.tif 000021
【図２Ｅ】
2019522346.tif 000022
【図２Ｆ】
2019522346.tif 000023
【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図２Ｌ】
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【図２Ｍ】
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【図２Ｎ】
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【図２Ｏ】
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【図３】
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【国際調査報告】
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