(57)【要約】【課題】縦型輸送電界効果トランジスタおよび１つ以上の能動ゲートを含む、論理回路に対する個々のＣＰＰの数が能動ゲートの数に等しい論理回路または論理ゲートを提供する。【解決手段】この論理回路の諸コンポーネントは、１つ以上のゲート構造体に入力電圧を供給する導電素子および該論理回路の出力電圧を供給する別の導電素子を通り抜ける少なくとも１つの水平面を包含する回路レベルと、電界効果トランジスタのＮ出力端からＰ出力端への導電ブリッジを通り抜ける水平面を包含する別の回路レベルと、を含む少なくとも３つの異なる垂直方向の回路レベル中に存在することができる。かかる論理回路は、単一ゲート・インバータ、２ゲート・インバータ、ＮＯＲ２論理ゲート、およびＮＡＮＤ３論理ゲートをはじめ、他のより複雑な論理回路を含んでよい。【選択図】図１
2019507502.tif 000002
【特許請求の範囲】
【請求項１】
各々が、ゲート構造体の垂直対向側上にソース／ドレイン領域と、底部ソース／ドレイン（Ｓ／Ｄ）領域から上部ソース／ドレイン（Ｓ／Ｄ）領域に、縦型インバータの支持基板に対し垂直に上方に延びる垂直フィンと、を有する第一縦型輸送電界効果トランジスタおよび第二縦型輸送電界効果トランジスタと、
１つ以上のゲート構造体と、
を含む論理回路であって、
前記論理回路のコンポーネントは、前記第一および第二縦型輸送電界効果トランジスタの前記フィンを通り抜ける水平面を含むレベルＦＥＴと、回路レベルＭ１と、回路レベルＭ２との、少なくとも３つの別個の異なる垂直レベル中に存在し、
回路レベルＭ１は、前記１つ以上のゲート構造体に入力電圧を供給する少なくとも１つの導電素子および前記論理回路の出力電圧を提供する別の導電素子を通る、少なくとも１つの水平面を含み、
回路レベルＭ２は、前記電界効果トランジスタのＮ出力端からＰ出力端への導電ブリッジを形成する少なくとも１つの導電素子を通る水平面を含み、
回路レベルＭ２は、回路レベルＭ１から隔てられてその垂直上方にあり、回路レベルＭ１は、レベルＦＥＴから隔てられてその垂直上方にある、
論理回路。
【請求項２】
前記論理回路が、１−ＣＰＰ縦型輸送インバータ、２−ＣＰＰ二倍幅縦型輸送インバータ、２−ＣＰＰＮＯＲ縦型輸送論理ゲート、３−ＣＰＰＮＡＮＤ縦型輸送論理ゲート、およびこれらの組み合せから成る群から選択された論理ゲートを含み、
前記２−ＣＰＰ二倍幅縦型輸送インバータが、平面型の前記電界効果トランジスタを有する３−ＣＰＰインバータと同等な機能を備え、
前記３−ＣＰＰＮＡＮＤ縦型輸送論理ゲートが、平面型の前記電界効果トランジスタを有する５−ＣＰＰ論理ゲートと同等な機能を備える、
請求項１に記載の論理回路。
【請求項３】
回路レベルＭ１が、垂直方向に回路レベルＭ０の上方に且つ回路レベルＭ２の下方に配置され、回路レベルＭ０が、上部ソース／ドレイン領域中のトレンチ中のコンタクトおよび底部ソース／ドレイン領域中のトレンチ中のコンタクトに接続される導電素子を含む、請求項１に記載の論理回路。
【請求項４】
１つ以上のビア素子が、垂直方向に回路レベルＭ１とＭ２との間に配置され、これら両方の中の導電素子に電気接続される、請求項１に記載の論理回路。
【請求項５】
回路レベルＭ１が、同じレベル中の接地端および電源に電気接続された導電素子と、同じレベル中の電圧出力端に電気接続された導電素子と、同じレベル中の前記ゲートへの電圧入力端に電気接続された導電素子と、のコンポーネントのうちの１つまたは全部を含む、請求項１に記載の論理回路。
【請求項６】
前記論理回路のレベルＦＥＴの上方且つ回路レベルＭ１の下方の垂直部分を包含する回路レベルＭ０をさらに含み、回路レベルＭ０が、前記レベル中の前記導電素子の少なくとも１つを通る水平面を含み、回路レベルＭ０中のこれら導電素子は、より高いレベルにおける、接地端、電源、入力端、出力端、および前記Ｎ出力端からＰ出力端への導電ブリッジに間接的に接続された導電素子、のコンポーネントうちの少なくとも１つまたは全部を含む、請求項１に記載の論理回路。
【請求項７】
レベルＦＥＴが、回路レベルＭ０の垂直下方に配置され、少なくとも１つの導電ビアが、垂直方向にレベルＦＥＴと回路レベルＭ０との間に位置する、請求項６に記載の論理回路。
【請求項８】
レベルＦＥＴが、前記縦型輸送電界効果トランジスタの前記フィンまたはゲートを通る少なくとも１つの水平面を含む、請求項１に記載の論理回路。
【請求項９】
前記論理回路中の前記縦型輸送が、底部Ｓ／Ｄ領域から、低い方から高い方のレベル順に、底部Ｓ／Ｄ領域のコンタクトからビア素子を通って回路レベルＭ０中の導電素子に、そして別のビア素子を通って回路レベルＭ１中の導電素子に、その後接地端および電源の順である、請求項１に記載の論理回路。
【請求項１０】
前記論理回路中の前記縦型輸送が、上部Ｓ／Ｄ領域から、回路レベルＭ０中の導電素子に、そしてビア素子を通って回路レベルＭ１中の導電素子に、次いで別のビア素子を通って、Ｎ出力端をＰ出力端にブリッジし接続する導電素子の順である、請求項１に記載の論理回路。
【請求項１１】
第一および第二ゲート構造体、ならびに回路レベルＭ１に、それぞれ前記第一および第二ゲート構造体への２つの入力端を包含する縦型輸送ＮＯＲ論理ゲートを含む、請求項１に記載の論理回路。
【請求項１２】
３つの別個のゲート構造体および複数のＶＴＦＥＴ（縦型輸送ＦＥＴ）を有するＮＡＮＤ論理ゲートを含む、請求項１に記載の論理回路。
【請求項１３】
各々が、ゲート構造体の垂直対向側上にソース／ドレイン領域と、底部ソース／ドレイン領域から上部ソース／ドレイン領域に、論理回路の支持基板に対し垂直上方に延びる垂直フィンと、を有する４つの縦型輸送電界効果トランジスタと、
相異なる入力端を有する２つの別個のゲート構造体と、
を含むＮＯＲ縦型輸送論理回路であって、
前記ＮＯＲ縦型輸送論理回路のコンポーネントは、前記縦型輸送電界効果トランジスタの前記フィンまたはゲートを通る少なくとも１つの水平面を含むレベルＦＥＴと、回路レベルＭ１と、回路レベルＭ２との、少なくとも３つの異なる垂直レベル中に存在し、
回路レベルＭ１は、前記ゲート構造体に入力電圧を供給する少なくとも１つの導電素子および前記論理回路の出力電圧を提供する別の導電素子を通る、少なくとも１つの水平面を含み、
回路レベルＭ２は、前記電界効果トランジスタのＮ出力端からＰ出力端への導電ブリッジを形成する少なくとも１つの導電素子を通る水平面を含み、
回路レベルＭ２は、回路レベルＭ１から隔てられてその垂直上方にあり、回路レベルＭ１は、レベルＦＥＴの垂直上方にある、
ＮＯＲ縦型輸送論理回路。
【請求項１４】
前記回路が、平面型の前記電界効果トランジスタを有する４−ＣＰＰＮＯＲ論理ゲートと機能において同等な２−ＣＰＰ論理ゲートである、請求項１３に記載のＮＯＲ縦型輸送論理回路。
【請求項１５】
前記論理回路が、
各々が、ゲート構造体の垂直対向側上にソース／ドレイン領域と、底部ソース／ドレイン領域から上部ソース／ドレイン領域に、縦型インバータの前記支持基板に対し垂直に上方に延びる垂直フィンと、を有する複数の縦型輸送電界効果トランジスタと、
各々が相異なる入力端を有する３つの別個のゲート構造体と、
を含むＮＡＮＤ３縦型輸送論理回路であって、
インバータ回路のコンポーネントは、前記縦型輸送電界効果トランジスタの前記フィンを通り抜ける少なくとも１つの水平面を含むレベルＦＥＴと、回路レベルＭ１と、回路レベルＭ２との、少なくとも３つの異なる垂直レベルに存在し、
回路レベルＭ１は、前記ゲート構造体の少なくとも１つまたは全部に入力電圧を供給する導電素子および前記インバータ回路の出力電圧を提供する別の導電素子を通り抜ける少なくとも１つの水平面を含み、
回路レベルＭ２は、前記電界効果トランジスタの前記Ｎ出力端からＰ出力端への導電ブリッジを形成する少なくとも１つの導電素子を通る水平面を含み、
回路レベルＭ２は、回路レベルＭ１から隔てられてその垂直上方にあり、回路レベルＭ１は、レベルＦＥＴから隔てられてその垂直上方にある、
請求項１３に記載のＮＯＲ縦型輸送論理回路。
【請求項１６】
前記ＮＡＮＤ縦型輸送論理回路が、平面型の前記電界効果トランジスタを有する５−ＣＰＰ論理ゲートと機能において同等な３−ＣＰＰ論理ゲートである、請求項１５に記載のＮＯＲ縦型輸送論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを含む論理回路または関連デバイスに関し、さらに具体的には、論理回路のフットプリントを削減するため縦型輸送電界効果トランジスタを含む論理回路に関する。
【背景技術】
【０００２】
論理ゲートとも言われるデジタル論理回路は、デジタル電子機器および集積回路の構成要素である。よく使われるデジタル論理回路はインバータである。他の基本的な論理回路には、なかんずく、ＮＡＮＤおよびＮＯＲ回路を含めてよく、ＮＡＮＤ３における「３」など、添付数字によって当該論理回路中の能動ゲートの数を示すことができる。これらの論理回路のそれぞれは相異なる論理演算を行うことが可能である。標準セル・ライブラリでは、ＮＡＮＤ、ＮＯＲおよび他の複雑なブール関数を実行するために、いくつかのトランジスタを直列にもしくは並列にまたはその両方に接続することができる。
【０００３】
相補型金属酸化膜半導体（ＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術は、マイクロプロセッサ、マイクロコントローラ、またはスタティック・ランダム・アクセスメモリ（ＳＲＡＭ：ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）を含め、デジタル集積回路中に使用されるインバータおよび他の論理ゲートの製造のための、現今、主要な技術である。用語「相補型」とは、典型的なＣＭＯＳ回路は、正孔型（正）および電子型（負）のＦＥＴ（電界効果トランジスタ）、すなわち、それぞれｐ−ＦＥＴおよびｎ−ＦＥＴの相補的ペアを用いることができるという事実を言う。ｎ−ＦＥＴは、ｎドープされたソースおよびドレイン接合と組み合せて電子を電流キャリアとして使用する。ｐ−ＦＥＴは、ｐドープされたソースおよびドレイン接合と組み合せて正孔を電流キャリアとして使用する。ＣＭＯＳ技術は、他のデジタル技術と比較して、低い静的電力消費および高いノイズ余裕度を提供することが可能である。
【０００４】
ＦＥＴ（ＭＯＳＦＥＴとも言う）は、電気信号を増幅またはスイッチングするために使用が可能な電界効果トランジスタである。ＭＯＳＦＥＴは、ソース、ドレイン、およびゲート電極を有する。ゲート電極は、例えば二酸化ケイ素などの絶縁材料の薄層によって、主半導体のｎチャネルまたはｐチャネルから電気絶縁された導電ゲートを含むことが可能で、この層がＭＯＳＦＥＴの入力抵抗を比較的に高くしている。ゲート電圧が、ドレインからソースへの経路をオープン回路（「オフ」）にするか、もしくは抵抗性経路（「オン」）にするかを制御する。
【０００５】
縦型輸送ＦＥＴ（ＶＴＦＥＴ：Ｖｅｒｔｉｃａｌ  Ｔｒａｎｓｐｏｒｔ  ＦＥＴ）は、潜在的利点、とりわけ、低減された回路のフットプリントの点から、標準的な横型ＦＥＴ構造に替わる有望な選択肢である。この型の構造体では、電流の流れは、横型ＦＥＴでの横方向電流と違って支持ウエハから垂直方向である。ＶＴＦＥＴを含む論理回路は、「縦型輸送論理ゲート」と言われることもある。
【０００６】
言い換えれば、ＶＴＦＥＴは、向上された回路密度を備えた論理回路を含む電子デバイスを潜在的に提供することができる。かかる論理回路は、横型ＦＥＴレイアウトを含む同等の論理回路に対比して、より低数番号のＣＰＰ（セル・ゲート・ピッチ）によって特徴付けることができる。また、最小化された配線ピッチはより高密度の縦型ＦＥＴレイアウトを実現するのに適し得る。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＶＴＦＥＴは、論理回路中での使用のために従来の横型ＦＥＴ構造に対する有望な代わるものではあるが、集積回路中にＶＴＦＥＴを用いる際の回路およびレイアウトレベルの諸懸案が課題となっていた。
【課題を解決するための手段】
【０００８】
本発明の或る態様は、縦型輸送電界効果トランジスタおよび１つ以上の能動ゲートを含む論理回路であり、該論理回路に対する（個々の）ＣＰＰの数は能動ゲートの数に等しい。かかる論理回路は、１つだけの能動ゲートを含む１−ＣＰＰインバータ、２つだけの能動ゲートを含む２−ＣＰＰＮＯＲ論理ゲート、３つだけの能動ゲートを含む３−ＣＰＰＮＡＮＤ論理ゲート、およびこれらの組み合せから成る群から選択された論理ゲートを含んでよい。
【０００９】
本発明の別の態様は、１−ＣＰＰ縦型輸送インバータ、２−ＣＰＰ二倍幅縦型輸送インバータ、２−ＣＰＰＮＯＲ縦型輸送論理ゲート、および３−ＣＰＰＮＡＮＤ縦型輸送論理ゲート、ならびにこれらの組み合せから成る群から選択された論理ゲートを含む論理回路であり、前記論理回路の各々は、縦型輸送電界効果トランジスタを含み、２−ＣＰＰ二倍幅縦型輸送インバータが、機能において、平面型（横型）の電界効果トランジスタを有する３−ＣＰＰインバータに匹敵し（すなわち、同等または基本的に同一であり）、この２−ＣＰＰＮＯＲ縦型輸送論理ゲートは、機能において、平面型の電界効果トランジスタを有する４−ＣＰＰＮＯＲ論理ゲートに匹敵し、この３−ＣＰＰＮＡＮＤ縦型輸送論理ゲートは、機能において、平面型の電界効果トランジスタを有する５−ＣＰＰ論理ゲートに匹敵する。
【００１０】
本発明の別の態様は、各々が、ゲート構造体の垂直対向側上にソース／ドレイン領域と、底部ソース／ドレイン領域から上部ソース／ドレイン領域に、縦型論理回路の支持基板に対し垂直に上方に延びる垂直フィンと、を有する、第一縦型輸送電界効果トランジスタおよび第二縦型輸送電界効果トランジスタと、１つ以上のゲート構造体と、を含む論理回路を対象とし、該論理回路のコンポーネントは、少なくとも３つの別個の異なる垂直レベル中に、すなわち、第一および第二縦型輸送電界効果トランジスタのフィンを通り抜ける少なくとも１つの水平面（すなわち、ｘ−ｙ平面）を含むレベルＦＥＴと、回路レベルＭ１と、回路レベルＭ２との中に存在する。回路レベルＭ１は、１つ以上のゲート構造体に入力電圧を供給する導電素子および論理回路の出力電圧を提供する別の導電素子を通る、少なくとも１つの水平面を含み、回路レベルＭ２は、縦型輸送電界効果トランジスタのＮ出力端からＰ出力端への導電ブリッジを形成する導電素子を通る少なくとも１つの水平面を含み、回路レベルＭ２は、回路レベルＭ１から隔てられてその垂直上方にあり、回路レベルＭ１は、レベルＦＥＴから隔てられてその垂直上方にある。
【００１１】
本発明の別の態様は、各々が、ゲート構造体の垂直対向側上にソース／ドレイン領域と、底部ソース／ドレイン領域から上部ソース／ドレイン領域に、垂直インバータの支持基板に対し垂直上方に延びる垂直フィンと、を有する複数の縦型輸送電界効果トランジスタと、相異なる入力端を有する２つの別個のゲート構造体と、を含むＮＯＲ縦型輸送論理ゲートを対象とし、該論理回路のコンポーネントは、少なくとも３つの異なる垂直レベル中に、すなわち、縦型輸送電界効果トランジスタのフィンまたはゲートを通る少なくとも１つの水平面を含むレベルＦＥＴと、回路レベルＭ１と、回路レベルＭ２との中に存在する。回路レベルＭ１は、ゲート構造体に入力電圧を供給する導電素子および論理回路の出力電圧を提供する別の導電素子を通る、少なくとも１つの水平面を含み、回路レベルＭ２は、電界効果トランジスタのＮ出力端からＰ出力端への導電ブリッジを形成する導電素子を通る少なくとも１つの水平面を含み、回路レベルＭ２は、回路レベルＭ１から隔てられてその垂直上方にあり、回路レベルＭ１は、レベルＦＥＴの垂直上方にある。このＮＯＲ縦型輸送論理ゲートは、機能において、平面型の電界効果トランジスタを有する４−ＣＰＰＮＯＲ論理ゲートに匹敵する、２−ＣＰＰＮＯＲ縦型輸送論理ゲートである。
【００１２】
本発明のさらに別の態様は、各々が、ゲート構造体の垂直対向側上にソース／ドレイン領域と、底部ソース／ドレイン領域から上部ソース／ドレイン領域に、（垂直論理回路の支持基板に対し）垂直に上方に延びる垂直フィンと、を有する複数の縦型輸送電界効果トランジスタと、各々が電圧入力端を有する３つの別個のゲート構造体と、を含むＮＡＮＤ３縦型輸送論理回路を対象とし、該論理回路のコンポーネントは、少なくとも３つの異なる垂直レベル中に、すなわち、縦型輸送電界効果トランジスタのフィンまたはゲートを通る少なくとも１つの水平面を含むレベルＦＥＴと、回路レベルＭ１と、回路レベルＭ２との中に存在する。回路レベルＭ１は、ゲート構造体の少なくとも１つまたは全部に入力電圧を供給する導電素子および論理回路の出力電圧を提供する別の導電素子を通り抜ける、少なくとも１つの水平面を含み、回路レベルＭ２は、電界効果トランジスタのＮ出力端からＰ出力端への導電ブリッジを形成する導電素子を通る少なくとも１つの水平面を含み、回路レベルＭ２は回路レベルＭ１から隔てられてその垂直上方にあり、回路レベルＭ１はレベルＦＥＴから離れてその垂直上方にある。このＮＡＮＤ縦型輸送論理回路は、機能において、平面型の電界効果トランジスタを有する５−ＣＰＰ論理ゲートに匹敵する、３−ＣＰＰ論理ゲートである。
【００１３】
発明と見なされる主題は、本明細書に添付の特許請求の範囲で具体的に指摘され、明確に請求される。本発明の前述および他の特徴および利点は、添付の図面と併せ以下の詳細な説明によって明らかになる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態による、縦型輸送電界効果トランジスタ（ＶＴＦＥＴ）を含む１−ＣＰＰ縦型輸送インバータの或る実施形態のレイアウトの断面図示の側面図である。
【図２】インバータ内の様々なレベルでの様々なコンポーネントのトップダウン図を表す、図１の１−ＣＰＰ縦型輸送インバータの平面図であり、この平面図は、該インバータの様々なコンポーネントおよびレベルを識別するための図柄に沿って示されている。
【図３】図３Ａ、３Ｂ、３Ｃ、および３Ｄは、組み合わさって、図２のインバータ構造体の分解立体図を表し、図３Ａは図２のインバータ構造体の下側部分の平面図を表し、図３Ｂは図２のインバータ構造体の下側中間部分の平面図を表し、図３Ｃは図２のインバータ構造体の上側中間部分を表し、図３Ｄは図２のインバータ構造体の上側部分を表す。
【図４】２−ＣＰＰ縦型輸送ＮＯＲ２論理ゲートの或る実施形態の平面図を図示しており、該論理ゲートの様々なコンポーネントおよびレベルの平面図を表し、この平面図は、該論理ゲートの様々なコンポーネントおよびレベルを識別するための図柄に沿って示されている。
【図５】図５Ａ、５Ｂ、５Ｃ、および５Ｄは、組み合わさって、本発明の或る実施形態による、図４のＮＯＲ２論理ゲートの構造体の分解立体図を表し、図５Ａは図４の構造体の下側部分の平面図を表し、図５Ｂは図４の構造体の下側中間部分の平面図を表し、図５Ｃは図４の構造体の上側中間部分を表し、図５Ｄは図４の構造体の上側部分を表す。
【図６】図６Ａ、６Ｂ、および６Ｃは、それぞれ、２−ＣＰＰ縦型輸送二倍幅インバータに沿った１−ＣＰＰ縦型輸送インバータ、２−ＣＰＰ縦型輸送ＮＯＲ２論理ゲート、および３−ＣＰＰ縦型輸送ＮＡＮＤ３論理ゲートを表し、本発明の諸実施形態によるレイアウト設計を用いた能動ゲートおよびＶＴＦＥＴの連続的な付加を示している。
【図７】図７Ａおよび７Ｂは、本発明の諸実施形態による、縦型輸送ＦＥＴを含む論理ゲートに関連付けられたＣＰＰと、従来技術による、平面型ＦＥＴを含む論理ゲートのＣＰＰと、を図形的に比較していて、図７Ａは、ＶＴＦＥＴを含む、論理ゲートおよび関連するＣＰＰの組合せの平面図を図表示しており、この論理ゲートは、（左から右に）第一１−ＣＰＰインバータ、第二１−ＣＰＰインバータ、２−ＣＰＰＮＯＲ２論理ゲート、第三１−ＣＰＰインバータ、および第四１−ＣＰＰインバータから成り、図７Ｂは、平面型ＦＥＴを含む、論理ゲートおよび関連するＣＰＰの組合せの平面図を表しており、これらの論理ゲートは（左から右に）２つの３−ＣＰＰインバータから成る。
【発明を実施するための形態】
【００１５】
出願人らは、新規の論理回路を得るために、ＶＴＦＥＴおよび関連する回路レイアウトを用いて、集積回路中に必要な追加的ディフュージョン・ブレイクの数を低減することができた。高度なＣＭＯＳ論理回路は、ソース／ドレイン領域を隣接するＦＥＴから絶縁するためにディフュージョン・ブレイクを必要とする。使われる絶縁技術によっては、各絶縁対象回路に対し１つから２つの追加ディフュージョン・ブレイクによる損失が生じ得る。この損失は、携帯デバイスなど低圧駆動製品にとっては最も重要な事である。
【００１６】
本明細書で開示する論理回路は、とりわけ、単一ＣＰＰインバータ回路、２−ＣＰＰＮＯＲ２論理回路、および３−ＣＰＰＮＡＮＤ３論理回路を含む。これら極低圧駆動回路に対するディフュージョン・ブレイクの排除は、製品密度を大きく向上させることができる。用語「ＣＰＰ」はセル・ゲート・ピッチを意味する。
【００１７】
特許請求の範囲および本明細書の解釈のための使用において、用語「含む」、「含んでいる」、「含有する」、「含有している」、「有する」、「有している」、「包含する」、「包含している」、またはこれらの別形は、非排他的な含有を網羅することが意図されている。例えば、リストされた素子を含む物品または装置は、必ずしもそれらの素子だけに限定されるものでなく、明示でリストされていない、またはかかる物品もしくは装置に固有の他の要素も含み得る。
【００１８】
本明細書で用いる、素子またはコンポーネントに先行する冠詞「或る（ａおよびａｎ）」は、要素またはコンポーネントのインスタンス（すなわち出現）の数については非制限であることを意図されている。したがって「或る（ａまたはａｎ）」は、１つまたは少なくとも１つも含んで読み取るべきであり、また、素子またはコンポーネントの単数語形は、数が単数であることが明確に意味されている場合を除き、複数も含む。
【００１９】
本明細書で用いる用語「発明」または「本発明」は非限定的用語であり、特定の発明の何れか単一の態様を指すことは意図されておらず、本明細書および特許請求の範囲中に記載された全てのあり得る態様を包含する。
【００２０】
本開示の構造体の詳細な諸実施形態について以降に説明する。但し、当然のことながら、本開示の諸実施形態は、様々な形態で具現化が可能な開示構造体の単なる例示である。加えて、本開示の様々な実施形態に関連して提示される諸例の各々は、例示を意図されており限定ではない。さらに、諸図面は必ずしも一定の縮尺でなく、特定のコンポーネントの詳細を示すため一部の特徴が誇張されていることがある。したがって、本明細書で開示される特定の構造的および機能的な詳細は、限定と解釈されるべきではなく、単に、本開示の方法および構造体を様々に用いるために当業者を教示するための代表的ベースとして解釈されるべきものである。以降での説明の上で、用語「上部」、「下部」、「最上部」、「底部」、「左」、「右」、およびこれらの派生語は、文脈に基づき、本開示の構造体の図面中での方位として、これらの構造体に関係し得る。相異なる図面中の同じ番号は、同じ構造的コンポーネントまたはその部分を指し得る。
【００２１】
上記で示したように、本開示の諸実施形態によって、低減された回路のフットプリントおよびより高い回路密度によって特徴付けられる論理回路（ゲート）が産生可能である。回路密度を特徴付ける様々な技法が存在する。例えば、ＣＭＯＳ製造工程はそれらのテクノロジー・ノードによって特徴付けることができ、このテクノロジー・ノードは、アレイ中の同一の機能の間の距離の半分、すなわちハーフ・ピッチとして定義される。具体的に、例えば、４５ナノメートル（ｎｍ）テクノロジー・ノードは、４５ｎｍのハーフ・ピッチを有するＣＭＯＳメモリ・セルに対応する。かかるパラメータに基づいて、ＣＭＯＳ加工の引き続く小型化が、近い将来に予期され得る。
【００２２】
レイアウト密度を特徴付けるための他の諸パラメータは、いくつかあるパラメータまたは参照指標の中で特に、メタル・ピッチ（能動領域を横切る電気的幅）、フィン・ピッチおよびゲート・ピッチを使って測定されたセル・ピッチ（幅）、およびＶＤＤ（ＦＥＴへの正の供給電圧）とグランド・レールとの間で測定されたセル・ピッチ（高さ）を含んでよい。例えば、ゲート・ピッチは、（接触のないゲート間の距離）／２に等しく定義することができる。さらに具体的には、ピッチは、２つの機能の間の間隔をそれら機能の１つの幅に加え、許容可能な「ピッチ」を生成することによって決めてもよい。
【００２３】
但し、本発明の縦型輸送論理回路または構造体の回路密度を、同等な従来式の横型輸送論理回路と比較するために、回路のフットプリントは、インバータまたは他の回路の諸素子を、レイアウト・ベース・ユニット（ＬＵＢ：Ｌａｙｏｕｔ  Ｂａｓｅ  Ｕｎｉｔ）と称されることのある、格子上に配置することが可能な、格子化設計に基づいて、それらの「セル・ゲート・ピッチ」またはＣＰＰによって有利に特性化できる。配置格子は、指定されたＬＢＵ格子の倍数、例えば１−ＣＰＰ、２−ＣＰＰ、および３−ＣＰＰ論理ゲートとする必要がある。また、ＣＰＰは、セルのポリ・ピッチを表すのに使用できるが、当業者ならよく理解するように、本明細書で用いられるＣＰＰは、ポリシリコン・ゲートに限定されず、全ての関連能動ゲート材料にむしろ全般的に適用する。
【００２４】
具体的には、最適化された配線を備えた平面型インバータは、縦型輸送トランジスタを備えたインバータの１ＣＰＰに対し、通常、２〜３ＣＰＰを取る。本明細書でさらに説明するように、縦型トランジスタを備えた２ＣＰＰＮＯＲ２回路に対し、同等な平面型ＮＯＲ２回路は、３〜４ＣＰＰを必要とする。
【００２５】
したがって、例えば、本明細書で開示するＮＡＮＤ３論理回路（または「論理ゲート」）のセル・ゲート・ピッチは、整数倍（「Ｘ」）のゲート・ピッチまたは３ＣＰＰに相当し得る。同様に、単純なインバータのセルのセル・ゲート・ピッチは、ゲート・ピッチＰの整数倍に等しくでき、これは２ＣＰＰである。したがって、本発明の諸実施形態を用いることにより、論理回路のセル・ゲート・ピッチは、従来式回路中の３ＣＰＰから、以降に説明する本開示実施形態中の２ＣＰＰに低減することができる。具体的には、例えば、本発明の諸実施形態によれば、４−ＣＰＰの従来式論理回路は２−ＣＰＰの論理回路に低減可能で、５−ＣＰＰの従来式論理回路は３−ＣＰＰの論理回路に変換が可能である。
【００２６】
具体的に、本明細書では、縦型ＦＥＴを含む論理回路に対する新規な回路設計を説明し、この設計は、単一ＣＰＰの分離されたインバータおよび２−ＣＰＰの分離されたインバータを可能にする。他の論理回路は、ＶＴＦＥＴを用いる２−ＣＰＰＮＯＲ２論理回路および３−ＣＰＰＮＡＮＤ３論理回路、ならびに本明細書で開示する新規な回路レイアウトを含み得、これらにおいては、追加的ディフュージョン・ブレイクを回避することが可能である。
【００２７】
これらの論理回路に対するディフュージョン・ブレイクの排除は、製品密度を大きく向上することができる。ディフュージョン・ブレイクは、特により低圧駆動の回路に対し、回路密度を大幅に低下させ得る。より先進的なノードは、工程の限界によって、倍増のディフュージョン・ブレイクの方向に動いているので、この問題はさらに悪化しつつある。
【００２８】
縦型トランジスタ構造体は、一部分では、低減されたデバイス・フットプリントに関し利点を提供できるが、回路のレベルも考慮する必要がある。これは、縦型ＦＥＴにおける積層されたソースおよびドレインのせいで、一部のコンタクトの接続不能など、レイアウト上の制限がより大きなレイアウト面積をもたらし得るからである。
【００２９】
したがって、論理回路中の横型ＦＥＴを縦型ＶＴＦＥＴに置き換える前に、トランジスタと他のレイアウト機能との間の相互接続に細心の注意を払わなければならない。１つの（トポロジカルな）高さレベル上の様々な機能を別のレベルの機能に接続するための、回路密度に寄与が可能な相互接続スキームを準備することが望ましい。
【００３０】
さらに、集積回路中の論理ゲートは、様々な仕方で相互接続されたＦＥＴを含んでよい。例えば、組み合わせ論理回路は、ＮＡＮＤゲート、ＮＯＲゲート、および他のかかる論理ゲートを含んでよい。集積回路中の導電素子は、所定の論理目的を達成するために、様々な仕方で接続することが可能である。
【００３１】
いくつかの実施形態において、２つのトランジスタを相互接続することができる。例えば、１−ＣＰＰ（「単一フィンガ」または「単一ゲート」）インバータ・アレンジメントには、トランジスタ・ペアのゲート導電体に連接する単一の入力導電体を有するＰＭＯＳおよびＮＭＯＳトランジスタのペアを用いることが可能である。同様に、ＮＡＮＤおよびＮＯＲ論理ゲートもＰＭＯＳおよびＮＭＯＳトランジスタのペアを用いることが可能で、各ペアのゲート導電体は単一の入力導電体に連接される。
【００３２】
図１を参照すると、垂直な１−ＣＰＰ縦型輸送インバータ１のレイアウトの断面側面図が表されている。このインバータは、２つの縦型輸送電界効果トランジスタ（ＶＴＦＥＴ）を含み、そのそれぞれは第一ソースおよびドレイン領域、２および３と、第二ソースおよびドレイン領域、４および５とを含む（当業者なら容易に理解できるように、ＶＴＦＥＴ中のこれら領域の一方がソースとして機能すれば、２つのうちの他方はドレインとして機能する）。ＶＴＦＥＴ中のソースおよびドレイン領域は、ソース／ドレイン領域またはＳ／Ｄ領域と称することがある。
【００３３】
図１中のＶＴＦＥＴは、ゲート構造体７（この例では、相互または共通ゲート）をさらに含み、該ゲート構造体は、ゲート導電体およびゲート誘電体コンポーネント（図示せず）を含むことができ、それぞれ相対的に低い方の第一および第二ソース／ドレイン領域２／４と相対的に高い方の第一および第二ソース／ドレイン領域３／５との間に垂直に配置されたＶＴＦＥＴ第一垂直フィン６および第二垂直フィン９に接して取り巻いている。当然のことながら、各垂直フィンは、それぞれのＳ／Ｄ領域と接触し電気的に接続されている。具体的に、各垂直フィン６および９は、対向するＳ／Ｄ領域の間の半導体チャネルを形成する。垂直フィン６および９は、ゲート構造体７によって少なくとも１つの、具体的には全４つの側面を取り巻かれてよく、この場合、このゲート構造体をラップアラウンド・ゲートと言うこともある。
【００３４】
当業者には当然のことながら、図１の２つのＶＴＦＥＴ中の垂直フィン６および９の半導体材料によって形成されるチャネルの導電性の制御のために電界を使用することができる。
【００３５】
ＶＴＦＥＴへの電圧入力端１０が、図１中の第一および第二ＶＴＦＥＴの両方に共通のゲート７の上方に示されている。電圧入力端、またはそのための金属トラックが、該インバータの回路レベルＭ１中の導電素子に接続されている。用語「回路レベルＭ１」は、以降で説明するように、回路レベルＭ０、回路レベルＭ２およびレベルＦＥＴの垂直高さに対してこれらと明確に区別された垂直高さレベルを示す。図１中の下から上へのレベル群、レベルＦＥＴ、ならびに回路レベルＭ０、Ｍ１、およびＭ２は、それぞれ垂直レベルを指す。これら回路レベルの各々は、１−ＣＰＰインバータ中の１つ以上回路「層」を含むことができる。或るレベル中の回路層を通り抜ける水平（ｘ−ｙ）面は、異なる回路レベル中の回路層を通り抜ける水平面とは垂直に隔てられる。或る実施形態において、各レベル中の１つ以上の回路層は、他の示されたレベル中の１つ以上の他の層に対し垂直方向に位置する。各回路層が単一のレベル中にあってよいが、回路層（各々が導電素子を含む）の数は、図１の１−ＣＰＰインバータのレベルに対し示された数より多くてよい。
【００３６】
具体的に、図１を再度参照すると、回路レベルＭ０、Ｍ１、およびＭ２は、相異なる導電回路レベルを示しており、そのそれぞれが１つ以上の導電素子（通常、金属）を含み、これら導電素子は、後の図、具体的には説明対象の図３Ａ、３Ｂ、３Ｃ、および３Ｄ中で番号を振られている。図１中のレベルＶ０、Ｖ１、およびＶ２は、諸回路レベルへの（またはそれらの間の）導電ビア（「ビア素子」）の異なるレベルを指しており、これらは、各ビア・レベル中の誘電体または絶縁層を通る平面を含み得る。例えば、ビア・レベルＶ０は垂直方向にレベルＦＥＴと回路レベルＭ０との間にあり、ビア・レベルＶ１は垂直方向に回路レベルＭ０と回路レベルＭ１との間にあり、ビア・レベルＶ２は垂直方向に回路レベルＭ１と回路レベルＭ２との間にある。図１のインバータ構造体１において、回路レベルＭ２は、一方のＶＴＦＥＴのＮ電圧出力端を、他方のＶＴＦＥＴのＰ電圧出力端３６に（また、随意的に、図１中の交流電圧出力端３８にも）接続することができる。
【００３７】
図１において、底部Ｓ／Ｄ領域２および４をそれぞれ接地端２８およびインバータ１に対する電源３０に接続するためのトレンチ内で、例えばチタンシリサイド、ケイ化タンタルなど（総称して「ＴＳ」）を含有するＳ／Ｄ底部コンタクト２４および２６を用いることが可能である。例えば、かかるコンタクトは、室温でタンタル・シリコンを堆積し、その後高温でアニールすることによって作製することができる。また、例えば、ケイ化モリブデン（ＭｏＳｉ２）をトレンチ内で用いることも可能である。
【００３８】
上部Ｓ／Ｄ領域に対するコンタクト、上部コンタクト４０および４４（上部Ｓ／Ｄコンタクトとも言う）は、図１ではＣＡと標識され、ゲート・コンタクト４２は、図１ではＣＢと標識されている。かかるコンタクトは、例えばタングステンを含んでよい。ＣＡコンタクトとＣＢコンタクトとの間の違いは、主として、これらが相異なる種類の表面に着置され、相異なる深さにエッチングされ得ることにある。例えば、ＣＡコンタクトはケイ化域上に着置されてよく、他方、ＣＢコンタクトは金属ゲートに接触されてよい。具体的に、上部Ｓ／Ｄコンタクト４０および４４は、Ｓ／Ｄ領域３および５の最上部をそれぞれ、電圧出力端３６および随意的にインバータ１の交流電圧出力端３８に電気接続するために用いることができる。
【００３９】
図１のインバータ１中の（電子または正孔の）縦型輸送は、下方レベルから上方に、底部Ｓ／Ｄ領域から始まり、図１に表された、底部コンタクト、Ｖ０、Ｍ０、Ｖ１、そしてＭ１の順序で生じ得る。また、インバータ１中の縦型輸送は、下方レベルから上方に、上部Ｓ／Ｄ領域から始まり、これも図１に表された、上部Ｓ／Ｄコンタクト、Ｖ０、Ｍ０、Ｖ１、Ｍ１、Ｖ２、そしてＭ２の順序でも生じ得る。
【００４０】
ここで図２に転ずると、インバータ１内の様々なレベルでの様々なコンポーネントの透視トップダウン図が、該インバータの様々なコンポーネントまたはレベルを識別するための図柄に沿って示されている。しかして、添えられた図柄によって識別されるように、Ｍ０、Ｍ１、およびＭ２レベル中のＳ／Ｄ領域、ゲート、および導電素子が、図２のインバータ構造体１中に示されている。
【００４１】
具体的に、図２は、図１、ならびに図２のインバータ構造体の分解立体図を表している図３Ａ、３Ｂ、３Ｃ、および３Ｄの、１ＣＰＰの縦型輸送インバータのトップダウン透視平面図を表す。一緒に合わさって、前の図２のインバータ構造体の分解立体図を示している図３Ａ、３Ｂ、３Ｃ、および３Ｄの左側に、添付の図面中で使われるパターンの図柄が参照されており、この図柄は図２中のインバータ構造体１に沿った図柄と類似ではあるが、同一ではない。
【００４２】
具体的に、図３Ａは、図２の１−ＣＰＰ縦型輸送インバータの最下部垂直部分の平面図を表す。この下部部分は、フィン（６および９）ならびに能動ゲート７を含め、ＶＴＦＥＴの少なくとも部分を包含するレベルＦＥＴ含むが、これに限らない。レベルＦＥＴは、インバータ論理回路中のＶＴＦＥＴのフィンとゲートとを通り抜ける少なくとも１つの水平面（ｘ−ｙ）を含む、前述の他のレベルとは性質の異なるレベルとして定義できる。レベルＦＥＴは、回路レベルＭ０の垂直方向下方に位置し、ビア・レベルＶ０は垂直方向でレベルＦＥＴと回路レベルＭ０との間に配置される。図３Ａで明らかなように、レベルＦＥＴを含むインバータの下側部分は、下側から上側への垂直位置の順番に、上部ソース／ドレイン領域３および５、第一および第二フィン６および９、ならびにゲート構造体７の順でこれらのコンポーネント含んでよく、コンタクト４０、４２、４４が、ゲート構造体７の垂直上方に示されている。底部コンタクト２４および２６は、底部Ｓ／Ｄ領域に接続され、これらの領域は、したがって底部コンタクトに隠されている。
【００４３】
図３Ｂは、図２のインバータ構造体の下側中間垂直部分の平面図を表す。具体的に、図３Ｂは、図１および図２の１−ＣＰＰ縦型輸送インバータ構造体の回路レベルＭ０およびビア・レベルＶ０を含む垂直部分を表す。回路レベルＭ０は、導電素子１２ａ、ｂ、ｃ、ｄ、およびｅを含むが、必ずしもこれらに限らない。回路レベルＭ０は、これらの導電（例えば金属）素子の１つまたは全部を通る少なくとも１つの水平（ｘ−ｙ）面を含む。図３Ｂ中の導電ビア１３は、通常、レベルＦＥＴと回路レベルＭ０との間に位置する誘電体層を貫通する。回路レベルＭ０は、レベルＦＥＴの垂直上方且つ回路レベルＭ１の下方に配置され、ビア・レベルＶ０は、垂直方向に、レベルＦＥＴと回路レベルＭ０との間に位置する。具体的に、回路レベルＭ０は、異なるレベル中の接地端に間接的（電気的）に接続された導電素子１２ａと、異なるレベル中の（Ｎ出力端からＰ出力端への）導電ブリッジに間接的に接続された導電素子１２ｂと、異なるレベル中の入力端に間接的に接続された導電素子１２ｃと、異なるレベル中の導電ブリッジに間接的に接続された導電素子１２ｄと、異なるレベル中の電源に（縦型輸送に関して）間接的に接続された導電素子１２ｅと、のうちの少なくとも１つもしくは全部を含んでよく、他のレベルについては以下でさらに説明する。
【００４４】
図３Ｃは、回路レベルＭ１を（およびビア・レベルＶ１も）含む、図２のインバータ構造体の上側中間垂直部分を表す。具体的に、図３Ｃは、図２の１−ＣＰＰ縦型インバータ構造体１のレベルＭ１のコンポーネントを含む垂直部分を平面図で表す。この垂直部分は、順繰りに、導電素子１４ａ、ｂ、ｃ、ｄ、およびｅの少なくとも１つもしくは全部を含み得る、垂直高さレベルＭ１を含むことができるが、必ずしもこれに限らない。回路レベルＭ１は、導電素子１４ａ、ｂ、ｃ、ｄ、およびｅの少なくとも１つ（もしくは全部）を通る水平（ｘ−ｙ）面を含むことができる。回路レベルＭ１は、回路レベルＭ０の垂直上方且つ回路レベルＭ２の下方に配置され、ビア・レベルＶ１（ビア素子１５を含む）は、垂直方向に、回路レベルＭ０とＭ１との間に位置する。
【００４５】
図３Ｃ中に示されるように、回路レベルＭ１中の導電素子は、複数のトラックに電気接続することができ、各トラックは或る「ピン」に関連する。例えば、図３Ｃの実施形態は７ピンのライブラリを示しているが、これより多いまたは少ない数のピンを用いてもよい。前の図３Ｂ中のビア・レベルＶ０中のビア素子１３は、導電素子１２ａ、ｂ、ｃ、ｄ、およびｅを、それぞれ、図３Ｃ中の導電素子１４ａ、ｂ、ｃ、ｄ、およびｅに電気接続する。
【００４６】
回路レベルＭ０、Ｍ１、およびＭ２は、分離された別個のトポロジ的に垂直になったレベルである。図３Ｃ中の回路レベルＭ１は、同じレベル中の接地端（ＧＮＤ）への導電素子１４ａと、異なるレベル中の導電ブリッジへの導電素子１４ｂと、同じレベル中のゲートの入力端への導電素子１４ｃと、同じレベル中の出力端への提供をする導電素子１４ｄと、同じレベル中の電源からの導電素子１４ｅとのコンポーネントを含むことができる。図３Ｃ中のビア・レベルＶ１中のビア素子１５は、導電素子１４ａ、ｂ、ｃ、ｄ、およびｅを、図３Ｄ中に示された導電ブリッジに電気接続することができる。
【００４７】
図３Ｄは、回路レベルＭ２を（およびビア・レベルＶ２も）含む、図２のインバータ構造体１の上側垂直部分を表す。具体的に、図３Ｄは、図２の１−ＣＰＰ縦型輸送インバータ構造体の回路レベルＭ２を含む垂直部分を平面図で表す。この垂直部分は、少なくとも導電素子１６（「導電ブリッジ」とも言う）を含む、垂直高さ回路レベルＭ２を含むが、必ずしもこれに限らない。回路レベルＭ２は、少なくとも導電素子１６を通る水平（ｘ−ｙ）面を含む。回路レベルＭ２は、回路レベルＭ１の垂直上方に配置され、ビア・レベルＶ２は、垂直方向に、回路レベルＭ２とＭ１との間に位置する。前に示したように、レベルＭ２中の導電ブリッジ１６は、ＶＦＥＴのＮ出力をＰ出力端に提供する。図３Ｄ中のビア・レベルＶ２中のビア素子１７は、前の図３Ｃ中の導電素子１４ｂおよび１４ｄを、図３Ｄ中の導電素子１６に電気接続する。
【００４８】
ここで、図４に転ずると、２−ＣＰＰＮＯＲ２縦型輸送ゲート１００の一実施形態が、様々なコンポーネントおよびレベルを示しながら透視平面図中に表されている。図４の最上部に、ドレインへの電圧ＶＤＤ、具体的には正電圧が示され、図４の底部に、ソースへの電圧ＶＳＳ、具体的には負電圧電源が示されている。
【００４９】
容易に分かるように、図４の２−ＣＰＰＮＯＲ２縦型輸送論理ゲート１００は（図４中に添えられた図柄によってもさらに識別されるように）２つのゲート構造体を含む。しかして、添えられた図柄によって識別されるように、Ｓ／Ｄ領域と、ゲートと、２つのゲートに共通の上部コンタクトＣＡと、Ｍ０、Ｍ１、およびＭ２回路レベルに対応する諸導電素子とが、図４のインバータ構造体論理ゲート１００中に示されている。
【００５０】
図５Ａ、５Ｂ、５Ｃ、および５Ｄは、組み合わさって、図４の論理ゲートの分解立体図を表す。図５Ａの左側に、添付の図５Ａ、５Ｂ、５Ｃ、および５Ｄ中で使われるパターンの図柄が参照されており、この図柄は、図４中の２−ＣＰＰＮＯＲ２構造体に沿った図柄と類似ではあるが同一ではない。
【００５１】
具体的に、図５Ａは、ゲート１０７ａおよび１０７ｂ、フィン１０６ａ、ｂを含め、図４の２−ＣＰＰＮＯＲ２縦型輸送論理ゲートの下側垂直部分を示し、フィン１０６ａおよび１０６ｂの第一ペアを覆って共通の上部コンタクト１４０、ならびにフィンの第二ペア（これらのフィンはコンタクトによって隠されている）を覆って２つのコンタクト１４４ａおよび１４４ｂが示されている。また、Ｓ／Ｄ領域２２６および２２４と、底部Ｓ／Ｄコンタクト１２４ａおよび１２４ｂとが示されている。
【００５２】
図５Ａで明らかなように、前の図４の論理ゲートは、２つのゲート１０７ａおよび１０７ｂ、ならびに、それぞれ、コンタクト４２ａおよび４２ｂを介するゲートへの２つの電圧入力端を含み、２つのＶＴＦＥＴは並列に接続され、２つのＶＴＦＥＴは直列に接続されている。しかしながら、ゲートの数の他は、図４の２−ＣＰＰ論理ゲートのレイアウトは、原理的に、図１の１−ＣＰＰインバータと類似および相似であると見なすことができる。具体的に、この２−ＣＰＰＮＯＲ２縦型輸送論理ゲートは、同様に、別個の異なる垂直レベル群にいろいろなコンポーネントを含むことが可能で、これらのレベルは、基本的に前述で定義されたように、レベルＦＥＴ、回路レベルＭ０、回路レベルＭ１、および回路レベルＭ２と称することができる。
【００５３】
しかして、図５Ａ〜５Ｄは、組み合わさって、図４の論理ゲート垂直部分の分解立体図を形成し、これらにおいて、回路レベルＭ２はレベルＭ１の上方にあってよい。明確には、回路レベルＭ２は、回路レベルＭ１およびＭ０両方の上方にあってもよい。また、回路レベルＭ２は、回路レベルＭ１およびレベルＦＥＴ両方の上方にあってよい。最後に、回路レベルＭ２は、回路レベルＭ１およびＭ０の上方にあってもよく、回路レベルＭ０がレベルＦＥＴの上方である。
【００５４】
前述のように、１−ＣＰＰインバータに比べて追加のゲートを有する、図４〜図５Ｄに示された２−ＣＰＰ論理ゲートは、レベルＦＥＴ、回路レベルＭ０、回路レベルＭ１、および回路レベルＭ２によって特徴付けることができる（各回路レベルは１つ以上の回路層を含むことが可能である）。１つのレベルの１つ以上の回路層は、他の示されたレベルに対し垂直方向に位置付けられる。しかして、図４の２−ＣＰＰ論理ゲートは、図２に示された実施形態中のレベルよりも多くの層を有することができる。
【００５５】
具体的に、図４の２−ＣＰＰＮＯＲ２論理ゲートの諸部分を表している図５Ａ〜５Ｄにおいて、回路レベルＭ０、Ｍ１、およびＭ２は別個の相異なる回路レベルを指すことができ、それらの各々はいろいろな導電素子を含み、これらの素子は図３Ａ〜３Ｄと相似に番号付け可能であるが、ＶＴＦＥＴの第二ペアに関連するコンポーネントが付加される。
【００５６】
ここで図５Ｂを参照すると、図４の２−ＣＰＰＮＯＲ２縦型輸送論理ゲートの下側中間垂直部分が、導電素子１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ、１１２ｅ、１１２ｆ、および１１２ｇを含んで表されている。導電ビア素子１１３は、ビア・レベルＶ０に存在し、只今の導電素子を、次の図５Ｃ中に示される、次のより高位の回路レベルＭ１中の導電素子に接続する。
【００５７】
図５Ｃに示されているように、図４の２−ＣＰＰＮＯＲ２縦型輸送論理ゲートの上側中間垂直部分が、回路レベルＭ１中に導電素子１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ、１１４ｅ、および１１２ｆを、およびビア・レベルＶ１中に導電ビア素子１１５を含んで表されている。
【００５８】
図５Ｄに示されているように、図４の２−ＣＰＰＮＯＲ２縦型輸送論理ゲートの上側垂直部分が、導電ビア素子１１７によって前の図５Ｃに示された下位の導電素子に接続された導電素子（またはブリッジ）１１６を回路レベルＭ２中に含みながら表されている。
【００５９】
しかして、図５Ｂ、５Ｃ、および５Ｄにおいて、（レベルＶ０、Ｖ１、およびＶ２中の）いろいろなビア素子、具体的には、図５Ｂ中のビア素子１１３、図５Ｃ中のビア素子１１５、および図５Ｄ中のビア素子１１７が、諸回路レベルにつながって（またはそれらの間に）存在する。各ビア・レベルは、絶縁材料または誘電体層を貫通し、２つの異なる回路レベル中の導電素子を接続し、もしくは（図５Ｂのビア１１３の場合は）ＶＦＥＴを回路レベルに接続する、１つ以上の導電ビアを含むことができる。
【００６０】
図４〜５Ｄによって組み合わさって示され、および同様に図１の１−ＣＰＰインバータに示されるように、図４のＮＯＲ２論理ゲート中の縦型輸送は、下方から上方に、底部Ｓ／Ｄ領域から、底部コンタクト、Ｖ０、Ｍ０、Ｖ１、およびＭ１の順序で行うことができる。また、前述のように、論理ゲート中の縦型輸送は、下方から上方に、上部Ｓ／Ｄ領域から、Ｓ／Ｄ上部コンタクト、Ｖ０、Ｍ０、Ｖ１、Ｍ１、Ｖ２、およびＭ２の順序で行うことができる。図４に示された論理ゲート１００の構造体において、回路レベルＭ２では、ＶＴＦＥＴの１つのペアからのＮ電圧出力端を、ＶＴＦＥＴの別のペアのＰ出力端に接続することができる。
【００６１】
インバータ論理ゲートにおけるのと同様に、ＮＯＲ２論理ゲートまたはその部分は、図４〜５Ｄに示されるように、回路レベルＭ０の垂直下方に配置されたレベルＦＥＴを含み、ビア・レベルＶ０は、垂直方向に、レベルＦＥＴと回路レベルＭ０との間に位置する。レベルＦＥＴは、ＶＦＥＴのフィンもしくはゲート構造体またはその両方を通る少なくとも１つの水平面を含むことが可能である。レベルＦＥＴの上方のＮＯＲ２論理ゲートの下側垂直部分を含む回路レベルＭ０は、このレベルに包含される１つ以上の導電素子を通る少なくとも１つの水平（ｘ−ｙ）面を含み得る。回路レベルＭ０は、垂直方向に、レベルＦＥＴの上方且つ回路レベルＭ１の下方に配置され、ビア・レベルＶ１は、垂直方向に、回路レベルＭ０とＭ１との間に位置する。回路レベルＭ０は、異なるレベル中の接地端に間接的に接続された導電素子と、異なるレベル中のＮ出力端からＰ出力端への導電ブリッジに間接的に接続された導電素子と、異なるレベル中の出力端に間接的に接続された導電素子と、異なるレベル中の電源に間接的に接続された導電素子と、のコンポーネントのうちの少なくとも１つもしくは全部を含んでよい。
【００６２】
図５Ｃ中に示されるように、図４のＮＯＲ２縦型輸送論理ゲート中の回路レベルＭ１は、導電素子１１４ａ、ｂ、ｃ、ｄ、ｅ、およびｆを含むことができ、これらの少なくとも１つまたは全部を通って、少なくとも１つの水平面が通ることが可能である。回路レベルＭ１は、回路レベルＭ０の垂直上方且つ回路レベルＭ２の下方に配置され、ビア・レベルＶ２中のビア素子は、垂直方向に、回路レベルＭ１とＭ２との間に位置する。回路レベルＭ１は、同じレベル中の接地端への直結の導電素子と、同じレベル中の２つの入力端から直結の導電素子と、同じレベル中の出力端への直結の導電素子と、異なるレベル中の、Ｎ出力端からＰ出力端への導電ブリッジへの間接の導電素子と、同じレベル中の電源への直結の導電素子と、のコンポーネントのうちの１つもしくは全部を含んでよい。
【００６３】
回路レベルＭ２は、図５Ｄ中の導電素子１１６を通る少なくとも１つの水平（ｘ−ｙ）面を含む。回路レベルＭ２は、回路レベルＭ１の垂直上方に配置され、ビア・レベルＶ２中のビア素子は、垂直方向に回路レベルＭ２とＭ１との間に位置する。回路レベルＭ２中の導電素子１１６は、これらＶＦＥＴのＮ出力端からＰ出力端への導電ブリッジを含む。
【００６４】
図４の縦型輸送ＮＯＲ２論理ゲート１００では、回路レベルＭ２は回路レベルＭ１の上方にある。具体的に、回路レベルＭ２は、回路レベルＭ１およびＭ０両方の上方にあってよい。また、回路レベルＭ２は、回路レベルＭ１およびレベルＦＥＴの上方にあってもよい。最後に、回路レベルＭ２は、回路レベルＭ１およびＭ０の上方にあってもよく、回路レベルＭ０がレベルＦＥＴの上方にある。本明細書で定義されるように、縦型輸送論理ゲートの或るレベルを通る水平面は、その縦型輸送論理ゲートのより低いレベルを通る水平面よりもより高い垂直高さにある。
【００６５】
さらになお、３−ＣＰＰ縦型輸送ＮＡＮＤ３論理ゲートは、前述したＮＯＲ２論理ゲートと同様な方法で設計することができる。これは、図６Ａ中の１−ＣＰＰインバータ１、図６Ｂ中の２−ＣＰＰ縦型ＮＯＲゲート１００、図６Ｃ中の３−ＣＰＰＮＡＮＤ３論理ゲート２００の回路構成を通して（左から右に）漸進的に進展する縦型輸送論理回路構成を示す図６Ａから図６Ｃに進む論理ゲートの進歩に表されている。図６Ａ〜６Ｃ中の構造体２０１は、ゲート構造体を図で表す。ゲート２０１の下の矩形エリア２０３は、能動底部ソース／ドレイン・エリアを表す。ゲート２０１面上の垂直楕円形２０５は、フィン上方の上部ソース／ドレイン・エリアへのコンタクトを表す。また、該ゲート面上の矩形２０７は、上部ソース／ドレイン構造体へのコンタクトを表す。底部ソース／ドレイン・エリア面上のより細長い水平方向楕円形２０９は、接地端もしくは電源の何れかに接続された、底部ソース／ドレイン領域中のトレンチへのコンタクトを表す。ゲート面上の水平方向のより細長さの少ない楕円形２１１は、これらゲートへのコンタクトを表す。
【００６６】
しかして、図６Ｃ中に示された３−ＣＰＰ縦型輸送ＮＡＮＤ３  ２００は、並列または直列に複数のＶＴＦＥＴを含み、この３−ＣＰＰ縦型輸送ＮＡＮＤ３は、ちょうど図６Ａの２−ＣＰＰ二倍幅縦型輸送インバータがそれと並ぶ１−ＣＰＰ縦型輸送インバータ１から得られるように、図６Ｂの２−ＣＰＰ縦型輸送ＮＯＲ２から（当業者ならよく理解するように、適切な素子を補充し配列を調整することによって）得ることができる。
【００６７】
当業者ならよく理解するように、本明細書で開示した１−ＣＰＰインバータ、２−ＣＰＰ二倍幅インバータ、２−ＣＰＰＮＯＲ２論理ゲート、および３−ＣＰＰＮＡＮＤ３ロジックに基づいて、まださらなる論理回路または論理ゲートの組み合わせの構築が可能である。例えば、適切なフリッピング、ミラー・イメージの形成、もしくは同様な演算またはこれらの組み合わせによって、ＮＡＮＤ３論理ゲートに対する構造体から開始して、相似の５−ＣＰＰ縦型輸送論理ゲートを得ることができる。上記により、図６Ａ、Ｂ、およびＣは、左から右へ、追加の能動ゲートを含めるため設計されたさらに複雑な回路を示しており、これらの全ては、本明細書により広範に開示された総合的レイアウト設計を用いることが可能である。
【００６８】
例えば、情報の単一ビットを格納する単一のＣＭＯＳ  ＳＲＡＭセルの１つの特定の構成は、第一および第二相補型ＦＥＴを有する第一回路と、第三および第四相補型ＦＥＴを有する第二回路と、２つのアクセスＦＥＴとの６つのトランジスタを含む。これらのセルの第一および第二回路は、１ビットを格納するストレージ・フリップフロップを形成するため交差結合される。
【００６９】
ここで、図７Ａおよび７Ｂに転ずると、本明細書で開示された縦型ＦＥＴを含む論理ゲートと、従来技術で開示されている平面型ＦＥＴを含む論理ゲートとが比較されている。具体的に、図７Ａは、ＶＴＦＥＴを含む複数の縦型輸送論理回路の一実施形態の平面ビューを図で表しており、この論理回路は、（左から右に）第一１−ＣＰＰインバータ３０１と、第二１−ＣＰＰインバータ３０２と、２ＣＰＰＮＯＲ２論理ゲート３０３と、第三１−ＣＰＰインバータ３０４と、第四１−ＣＰＰインバータ３０５とから成る。見て明らかなように、配線および分離のための追加的ＣＰＰは必要でない。比較すると、図７Ｂは、平面型／横型ＦＥＴを含む複数の論理回路の平面図を表し、この論理回路は（左から右に）第一３ＣＰＰインバータ３０６および第二３−ＣＰＰインバータ３０７から成る。見て明らかなように、配線および分離のための追加的ＣＰＰが必要であり、分離ゲートが、図７Ｂ中の２つの３−ＣＰＰインバータの間に、細長い楕円形で示されている。しかして、図７Ａおよび図７Ｂは、合わさって、本発明の実施形態によるＶＴＦＥＴを用いた論理ゲートに対し必要なＣＰＰと、（図７Ｂ中に示されるように）分離ゲートが必要な平面型／横型ＦＥＴを用いた、類似のまたは同じ論理ゲートに対して配線および分離のため必要なＣＰＰと、の間での典型的比較を提示する。
【００７０】
上記の観点から、本発明の別の態様は、ＮＡＮＤ、ＮＯＲ、およびインバータを含めて分離された論理ゲートに対するＣＰＰの数が当該論理回路中の能動ゲートの数に等しくできることにある。具体的に、例えば単純なインバータなど、１つの能動ゲートを備えた論理ゲートは、隣接の論理回路との分離（すなわち絶縁）を含めての、１つの１−ＣＰＰ論理回路によって特徴付けることができる。例えば２−ゲート・インバータまたはＮＯＲ論理ゲートなど、２つの能動ゲートを備えた論理ゲートが、隣接の論理回路との分離を含めて１つの２−ＣＰＰ回路であることによって特徴付けることができる。例えばＮＡＮＤ論理ゲートなど、３つの能動ゲートを備えた論理ゲートは、隣接の論理回路との分離を含めて、１つの２−ＣＰＰ回路であることによって特徴付けることができる。
【００７１】
当業者ならよく理解するように、前述の縦型輸送回路構造体は、従来式の方法によって作製することが可能である。例えば、簡明化のため図には示していないが、ＶＴＦＥＴを支持している基板は、半導体基板、具体的にはシリコン・ベースのｎ型もしくはｐ型にドープされた単結晶材料を含んでよい。本明細書で開示された回路を含め、該基板の上面には、様々な絶縁構造体（図示せず）を配置することができる。絶縁構造体は、例えばシャロー・トレンチ処理によって形成することができる。いずれにしても、絶縁構造体は、基板の１つの部分中の能動または受動デバイスを、基板の別の部分中の能動または受動デバイスから絶縁する役割をする。
【００７２】
コンタクト・トレンチの幅は一般に多様であり得る。例えば、コンタクト・トレンチの幅は、約１５〜約１００ｎｍ、具体的には２０〜約５０ｎｍの範囲であってよい。トレンチ内のコンタクトは、堆積された状態で低い接触抵抗（例えば、１×１０−８オーム・ｃｍ２より低い接触抵抗）を備えた任意の材料、または材料の組み合わせであってよい。かかるコンタクトは、化学気相堆積処理（ＣＶＤ：ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、原子層堆積（ＡＬＤ：ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）、または他の適切な処理によって形成することができる。これらコンタクトの総厚は変化してよく、その限定は意図されていない。例えば、コンタクトの総厚は、約１〜１５ｎｍの範囲であってよい。
【００７３】
ソース／ドレイン領域に対するコンタクトは、コンタクト金属を使って形成することが可能である。適切なコンタクト金属の非限定の例は、アルミニウム、プラチナ、金、タングステン、チタン、またはこれらの任意の組み合わせを含む。かかるコンタクト金属は、例えばＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、メッキ、熱または電子ビーム蒸着、およびスパッタリングなど、既知の堆積処理法で堆積することができる。ＮＦＥＴ（第一ＶＴＦＥＴトランジスタ）のコンタクト金属は、ＰＦＥＴ（第二ＶＴＦＥＴ）中のコンタクト素子金属と同じでも異なっていてもよい。
【００７４】
ソース領域およびドレイン領域は、下側にある結晶基板上に結晶層を堆積する、エピタキシャル成長処理によって形成が可能である。いくつかの実施形態において、エピタキシャルシリコン、シリコンゲルマニウムもしくは炭素ドープシリコン（Ｓｉ：Ｃ）またはこれらの組み合せは、堆積の過程で、ケイ化物を形成するためにドーパントまたは不純物を添加することによってドープすることができる。エピタキシャル・ソース／ドレインは、ｎ型ドーパントまたはｐ型ドーパントによってドープすることが可能で、どちらにするかはトランジスタの種類による。あるいは、ソース／ドレイン領域は、ドーパントを基板中に付加することによって形成することも可能である。
【００７５】
縦型ＦＥＴでは、ゲート金属／ポリ堆積は、ソース／チャネル／ドレインを形成する垂直柱状体周りに行うことが可能である。ゲート構造体は、Ｈｉｇｈ−ｋゲート誘電体を含む。Ｈｉｇｈ−ｋ誘電材料（群）は、４．０、７．０、または１０．０より大きい誘電率を有する誘電材料であってよい。このＨｉｇｈ−ｋ誘電材料として適した材料の非限定の例は、酸化物、窒化物、オキシ窒化物、ケイ酸塩（例えば金属ケイ酸塩）、アルミナ、チタン酸塩、窒化物、またはこれらの任意の組み合せを含む。Ｈｉｇｈ−ｋ材料の例は、以下に限らないが、酸化ハフニウム、ハフニウムシリコン酸化物、ハフニウムシリコンオキシ窒化物、酸化ランタン、ランタンアルミニウム酸化物、酸化ジルコニウム、ジルコニウムシリコン酸化物、ジルコニウムシリコンオキシ窒化物、酸化タンタル、酸化チタン、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、酸化イットリウム、酸化アルミニウム、鉛スカンジウムチタン酸化物、亜鉛ニオブ酸塩、またはこれらの任意の組み合せなどの金属酸化物を含んでよい。このＨｉｇｈ−ｋ材料は、例えば、タンタンおよびアルミニウムなどのドーパントをさらに含むことが可能である。
【００７６】
このＨｉｇｈ−ｋ誘電材料層は、例えば、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ：ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、原子層堆積（ＡＬＤ）、蒸着、物理気相堆積（ＰＶＤ：ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、化学溶液堆積、または他の同様な処理など、既知の堆積処理法によって形成することができる。Ｈｉｇｈ−ｋ誘電材料の厚さは、堆積処理法、ならびに使用されるＨｉｇｈ−ｋ誘電材料の組成および数の如何により変わり得る。Ｈｉｇｈ−ｋ誘電材料層は、約０．５〜約２０ｎｍの範囲であってよい。
【００７７】
ポリシリコンを含め、ゲートのための仕事関数金属は、Ｈｉｇｈ−ｋ誘電材料層面上に配置することができる。仕事関数金属の種類は、トランジスタの種類の如何により、ＮＦＥＴとＰＦＥＴとの間で異なってよい。適切な仕事関数金属の非限定の例は、ｐ型仕事関数金属材料およびｎ型仕事関数金属材料を含む。ｐ型仕事関数材料は、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、および導電性金属酸化物、またはこれらの任意の組み合せなどの組成物を含んでよい。ｎ型金属材料は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、金属炭化物（例えば、ハフニウム炭化物、ジルコニウム炭化物、チタン炭化物、タンタル炭化物、およびアルミニウム炭化物）、アルミナイド、またはこれらの任意の組み合せなどの組成物を含んでよい。
【００７８】
回路中の導電素子、それらへのトラック、およびビア素子を形成するための従来式方法が意図されている。回路レベルの間に、レベル間誘電材料の１つ以上の層を堆積することができる。当業者なら理解するように、開口またはビア素子は、レベル間誘電体を貫通して形成し導電材料で充填すればよい。
【００７９】
本発明の諸実施形態の説明は、例示の目的で提示されたものであって、網羅的であることまたは開示された実施形態に限定することは意図されていない。当業者には、説明した諸実施形態の範囲および趣旨から逸脱することのない多くの修改および変形が明白であろう。本明細書で用いた用語は、諸実施形態の原理、実際上の応用、または市販の技術への技術的な改良を最善に説明し、いろいろな当業者が本明細書に開示された諸実施形態を理解できるように、選択されたものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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