(57)【要約】  本願は、ベース基板上に、活性層のパターンに対応するパターンを有する半導体層を形成する工程と、半導体層のベース基板から離れた側に、チャネル領域、第２ドープ領域及び第４ドープ領域に対応するエリアに第１フォトレジスト層を形成する工程と、第１フォトレジスト層をマスク板として用いて、第１ドープ領域及び第３ドープ領域に対応する半導体層の領域をドーピングする工程と、第１フォトレジスト層の部分を除去して、第２ドープ領域の少なくとも一部及び第４ドープ領域の少なくとも一部に対応する半導体層の初期部を露出することで第２フォトレジスト層を形成する工程と、第２フォトレジスト層をマスク板として用いて、半導体層の初期部をドーピングする工程とを含む、薄膜トランジスタの製造方法を開示する。
2019522345.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域、ソース接触領域及びドレイン接触領域を有する活性層を含む薄膜トランジスタの製造方法であって、前記ソース接触領域は、第１ドープ領域、及び前記第１ドープ領域と前記チャネル領域との間に設けられる第２ドープ領域を含み、前記ドレイン接触領域は、第３ドープ領域、及び前記第３ドープ領域と前記チャネル領域との間に設けられる第４ドープ領域を含み、前記第１ドープ領域は前記第２ドープ領域よりドーパント濃度が高く、前記第３ドープ領域は前記第４ドープ領域よりドーパント濃度が高く、
ベース基板上に、前記活性層のパターンに対応するパターンを有する半導体層を形成する工程と、
前記半導体層の前記ベース基板から離れた側に、前記チャネル領域、前記第２ドープ領域及び前記第４ドープ領域に対応するエリアに第１フォトレジスト層を形成する工程と、
前記第１フォトレジスト層をマスク板として用いて、前記第１ドープ領域及び前記第３ドープ領域に対応する前記半導体層の領域をドーピングする工程と、
前記第１フォトレジスト層の一部を除去して、前記第２ドープ領域の少なくとも一部及び前記第４ドープ領域の少なくとも一部に対応する前記半導体層の初期部を露出することで第２フォトレジスト層を形成する工程と、
前記第２フォトレジスト層をマスク板として用いて、前記半導体層の前記初期部をドーピングする工程とを含む、薄膜トランジスタの製造方法。
【請求項２】
前記半導体層の前記初期部をドーピングする工程は、前記第２ドープ領域及び前記第４ドープ領域、又はそれらの一部のみに限定して行われ、
前記半導体層の前記初期部をドーピングした後、前記第１ドープ領域及び第３ドープ領域に対応する前記半導体層の領域は前記半導体層の前記初期部よりドーパント濃度が高い、請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記半導体層の前記初期部をドーピングした後、
前記第２フォトレジスト層の一部を除去して、前記第２ドープ領域の追加部分及び前記第４ドープ領域の追加部分に対応する前記半導体層の追加部分を露出する工程と、
残りの第２フォトレジスト層をマスク板として用いて、前記半導体層の前記追加部分をドーピングする工程とを少なくとも１回行うことをさらに含み、
前記第２ドープ領域の前記追加部分は、前記第２ドープ領域の前記部分と前記チャネル領域との間に設けられ、前記第４ドープ領域の前記追加部分は前記第４ドープ領域の前記部分と前記チャネル領域との間に設けられ、
前記半導体層の前記初期部は前記半導体層の前記追加部分よりドーパント濃度が高い、請求項２に記載の薄膜トランジスタの製造方法。
【請求項４】
前記半導体層の前記初期部のドーピングは、同一工程において、前記第１ドープ領域及び第３ドープ領域に対応する前記半導体層の前記領域と、前記半導体層の前記初期部とをドーピングして行い、
前記第１ドープ領域及び第３ドープ領域に対応する前記半導体層の前記領域は、前記半導体層の前記初期部よりドーパント濃度が高い、請求項１に記載の薄膜トランジスタの製造方法。
【請求項５】
前記半導体層の前記初期部をドーピングした後、
前記第２フォトレジスト層の一部を除去して、前記第２ドープ領域の追加部分及び前記第４ドープ領域の追加部分に対応する前記半導体層の追加部分を露出する工程と、
同一の工程において、前記第１ドープ領域及び第３ドープ領域に対応する前記半導体層の前記領域、前記半導体層の前記初期部、及び前記半導体層の任意の追加部分をドーピングする工程とを少なくとも１回行うことをさらに含み、
前記第２ドープ領域の前記追加部分は前記第２ドープ領域の前記部分と前記チャネル領域との間に設けられ、前記第４ドープ領域の前記追加部分は前記第４ドープ領域の前記部分と前記チャネル領域との間に設けられ、
前記半導体層の前記初期部は前記半導体層の前記追加部分よりドーパント濃度が高く、
前記ソース接触領域におけるドーパント濃度は前記第１ドープ領域から前記チャネル領域の方向に向かって低くなり、
前記ドレイン接触領域におけるドーパント濃度は前記第３ドープ領域から前記チャネル領域の方向に向かって低くなる、請求項４に記載の薄膜トランジスタの製造方法。
【請求項６】
前記半導体層を形成する工程は、
前記ベース基板上に半導体材料層を形成する工程と、
前記半導体材料層の前記ベース基板から離れた側にフォトレジスト材料層を形成する工程と、
マスク板を用いて前記フォトレジスト材料層を露光し、露光されたフォトレジスト材料層を現像して、前記活性層に対応する第１セクション及び前記第１セクション外の第２セクションを有するフォトレジストパターンを取得し、前記フォトレジスト材料は前記第２セクション内で除去され、前記第１セクション内に第３フォトレジスト層を形成する工程と、
前記第２セクション内の前記半導体材料層を除去して、前記半導体層を形成する工程とを含む、請求項１に記載の薄膜トランジスタの製造方法。
【請求項７】
前記マスク板は、ハーフトーンマスク板又はグレイトーンマスク板であり、前記第１セクションは第１ゾーン及び第２ゾーンを含み、
前記第１ゾーンは、前記チャネル領域、前記第２ドープ領域及び前記第４ドープ領域に対応し、前記第２ゾーンは、前記第１ドープ領域及び第３ドープ領域に対応し、
前記第１ゾーンは実質的に露光されず、前記第２ゾーンは部分的に露光され、前記第２セクションは完全に露光され、
前記第１ゾーン内の前記第３フォトレジスト層は前記第２ゾーン内のものより厚い、請求項６に記載の薄膜トランジスタの製造方法。
【請求項８】
前記第１フォトレジスト層を形成する工程は、前記第３フォトレジスト層をアッシングして前記第２ゾーン内の前記第３フォトレジスト層を除去することで、前記第１ドープ領域及び前記第３ドープ領域に対応する前記半導体層の前記領域を露出する工程を含み、
前記第１ゾーン内のフォトレジスト材料はアッシングを経て厚さが薄くなったままであり、これにより前記第１フォトレジスト層が形成される、請求項７に記載の薄膜トランジスタの製造方法。
【請求項９】
前記半導体材料層を形成した後、かつ前記フォトレジスト材料層を形成する前に、前記半導体材料層をドーピングする工程をさらに含み、
前記チャネル領域は、前記半導体材料層をドーピングした後、ドーパントを用いてドーピングされる、請求項６に記載の薄膜トランジスタの製造方法。
【請求項１０】
アッシングにより前記第１フォトレジスト層の一部を除去する、請求項１に記載の薄膜トランジスタの製造方法。
【請求項１１】
アッシングにより前記第２フォトレジスト層の一部を除去する、請求項３又は５に記載の薄膜トランジスタの製造方法。
【請求項１２】
前記ドーパントはリン光体とホウ素のいずれかひとつである請求項１に記載の薄膜トランジスタの製造方法。
【請求項１３】
前記薄膜トランジスタはボトムゲート型薄膜トランジスタであり、前記半導体層を形成する前に、
前記ベース基板上にゲート電極層を形成する工程と、
前記ゲート電極層の前記ベース基板から離れた側に第１バッファ層を形成する工程とをさらに含み、
前記第１バッファ層は前記ゲート電極層と前記半導体層との間に形成される、請求項１に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記薄膜トランジスタはトップゲート型薄膜トランジスタであり、前記半導体層を形成する前に、
前記ベース基板上に遮光層を形成する工程と、
前記ゲート電極層の前記ベース基板から離れた側に第２バッファ層を形成する工程とをさらに含み、
前記第２バッファ層は、前記遮光層と前記半導体層との間に形成される、請求項１に記載の薄膜トランジスタの製造方法。
【請求項１５】
請求項１〜１４のいずれか一項に記載の方法により製造される薄膜トランジスタ。
【請求項１６】
請求項１５に記載の薄膜トランジスタを含む表示基板。
【請求項１７】
請求項１６に記載の表示基板を含む表示パネル。
【請求項１８】
請求項１７に記載の表示パネルを含む表示装置。
【請求項１９】
チャネル領域、ソース接触領域及びドレイン接触領域を有する活性層を含む薄膜トランジスタであって、
前記ソース接触領域は、第１ドープ領域、及び前記第１ドープ領域と前記チャネル領域との間に設けられる第２ドープ領域を含み、前記ドレイン接触領域は、第３ドープ領域、及び前記第３ドープ領域と前記チャネル領域との間に設けられる第４ドープ領域を含み、前記第１ドープ領域は前記第２ドープ領域よりドーパント濃度が高く、前記第３ドープ領域は前記第４ドープ領域よりドーパント濃度が高く、
前記第２ドープ領域は、複数の第２ドーピングサブ領域を含み、前記複数の第２ドーピングサブ領域におけるドーパント濃度は前記第１ドープ領域から前記チャネル領域の方向に向かって減少し、
前記第４ドープ領域は複数の第４ドーピングサブ領域を含み、前記複数の第４ドーピングサブ領域におけるドーパント濃度は前記第３ドープ領域から前記チャネル領域の方向に向かって減少する、薄膜トランジスタ。
【請求項２０】
前記ソース接触領域は、前記チャネル領域と前記第２ドープ領域との間にドーピングされないソース接触サブ領域をさらに含み、
前記ドレイン接触領域は、前記チャネル領域と前記第４ドープ領域との間にドーピングされないドレイン接触領域をさらに含む、請求項１９に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、２０１６年６月２３日に提出した中国特許出願番号２０１６１０４６５６２３．５の優先権を主張し、その内容が全て本出願に援用される。
【０００２】
本発明は表示技術に関し、特に薄膜トランジスタ、表示基板、及び表示基板を有する表示パネル、並びにその製造方法に関する。
【背景技術】
【０００３】
低温多結晶シリコン薄膜トランジスタは、携帯電話、タブレット及び腕時計等の様々な表示装置において広く利用されている。多結晶シリコン層をドーピングすることで移動度の高い薄膜トランジスタを製造することができる。多結晶シリコンは抵抗が比較的小さいことから、薄膜トランジスタの移動度を高めると漏洩電流がしばしば高くなってしまい、薄膜トランジスタの電気的特性に相当な影響を及ぼす。薄膜トランジスタにおける漏洩電流を低減するために、高ドーピング領域と低ドーピング領域を含む多結晶シリコン層を作製することができる。
【発明の概要】
【課題を解決するための手段】
【０００４】
ある側面において、本発明は、チャネル領域、ソース接触領域及びドレイン接触領域を有する活性層を含む薄膜トランジスタの製造方法であって、前記ソース接触領域は、第１ドープ領域、及び前記第１ドープ領域と前記チャネル領域との間に設けられる第２ドープ領域を含み、前記ドレイン接触領域は、第３ドープ領域、及び前記第３ドープ領域と前記チャネル領域との間に設けられる第４ドープ領域を含み、前記第１ドープ領域は前記第２ドープ領域よりドーパント濃度が高く、前記第３ドープ領域は前記第４ドープ領域よりドーパント濃度が高く、ベース基板上に、前記活性層のパターンに対応するパターンを有する半導体層を形成する工程と、前記半導体層の前記ベース基板から離れた側に、前記チャネル領域、前記第２ドープ領域及び前記第４ドープ領域に対応するエリアに第１フォトレジスト層を形成する工程と、前記第１フォトレジスト層をマスク板として用いて、前記第１ドープ領域及び前記第３ドープ領域に対応する前記半導体層の領域をドーピングする工程と、前記第１フォトレジスト層の一部を除去して、前記第２ドープ領域の少なくとも一部及び前記第４ドープ領域の少なくとも一部に対応する前記半導体層の初期部を露出することで第２フォトレジスト層を形成する工程と、前記第２フォトレジスト層をマスク板として用いて、前記半導体層の前記初期部をドーピングする工程とを含む、薄膜トランジスタの製造方法を提供する。
【０００５】
前記半導体層の前記初期部をドーピングする工程は、前記第２ドープ領域及び前記第４ドープ領域、又はそれらの一部のみに限定して行われ、前記半導体層の前記初期部をドーピングした後、前記第１ドープ領域及び第３ドープ領域に対応する前記半導体層の領域は前記半導体層の前記初期部よりドーパント濃度が高くてもよい。
【０００６】
前記半導体層の前記初期部をドーピングした後、前記第２フォトレジスト層の一部を除去して、前記第２ドープ領域の追加部分及び前記第４ドープ領域の追加部分に対応する前記半導体層の追加部分を露出する工程と、残りの第２フォトレジスト層をマスク板として用いて、前記半導体層の前記追加部分をドーピングする工程とを少なくとも１回行うことをさらに含み、前記第２ドープ領域の前記追加部分は、前記第２ドープ領域の前記部分と前記チャネル領域との間に設けられ、前記第４ドープ領域の前記追加部分は前記第４ドープ領域の前記部分と前記チャネル領域との間に設けられ、前記半導体層の前記初期部は前記半導体層の前記追加部分よりドーパント濃度が高くてもよい。
【０００７】
前記半導体層の前記初期部のドーピングは、同一工程において、前記第１ドープ領域及び第３ドープ領域に対応する前記半導体層の前記領域と、前記半導体層の前記初期部とをドーピングして行い、前記第１ドープ領域及び第３ドープ領域に対応する前記半導体層の前記領域は、前記半導体層の前記初期部よりドーパント濃度が高くてもよい。
【０００８】
前記半導体層の前記初期部をドーピングした後、前記第２フォトレジスト層の一部を除去して、前記第２ドープ領域の追加部分及び前記第４ドープ領域の追加部分に対応する前記半導体層の追加部分を露出する工程と、同一の工程において、前記第１ドープ領域及び第３ドープ領域に対応する前記半導体層の前記領域、前記半導体層の前記初期部、及び前記半導体層の任意の追加部分をドーピングする工程とを少なくとも１回行うことをさらに含み、前記第２ドープ領域の前記追加部分は前記第２ドープ領域の前記部分と前記チャネル領域との間に設けられ、前記第４ドープ領域の前記追加部分は前記第４ドープ領域の前記部分と前記チャネル領域との間に設けられ、前記半導体層の前記初期部は前記半導体層の前記追加部分よりドーパント濃度が高く、前記ソース接触領域におけるドーパント濃度は前記第１ドープ領域から前記チャネル領域の方向に向かって低くなり、前記ドレイン接触領域におけるドーパント濃度は前記第３ドープ領域から前記チャネル領域の方向に向かって低くなってもよい。
【０００９】
前記半導体層を形成する工程は、前記ベース基板上に半導体材料層を形成する工程と、前記半導体材料層の前記ベース基板から離れた側にフォトレジスト材料層を形成する工程と、マスク板を用いて前記フォトレジスト材料層を露光し、露光されたフォトレジスト材料層を現像して、前記活性層に対応する第１セクション及び前記第１セクション外の第２セクションを有するフォトレジストパターンを取得し、前記フォトレジスト材料は前記第２セクション内で除去され、前記第１セクション内に第３フォトレジスト層を形成する工程と、前記第２セクション内の前記半導体材料層を除去して、前記半導体層を形成する工程とを含んでもよい。
【００１０】
前記マスク板は、ハーフトーンマスク板又はグレイトーンマスク板であり、前記第１セクションは第１ゾーン及び第２ゾーンを含み、前記第１ゾーンは、前記チャネル領域、前記第２ドープ領域及び前記第４ドープ領域に対応し、前記第２ゾーンは、前記第１ドープ領域及び第３ドープ領域に対応し、前記第１ゾーンは実質的に露光されず、前記第２ゾーンは部分的に露光され、前記第２セクションは完全に露光され、前記第１ゾーン内の前記第３フォトレジスト層は前記第２ゾーン内のものより厚くてもよい。
【００１１】
前記第１フォトレジスト層を形成する工程は、前記第３フォトレジスト層をアッシングして前記第２ゾーン内の前記第３フォトレジスト層を除去することで、前記第１ドープ領域及び前記第３ドープ領域に対応する前記半導体層の前記領域を露出する工程を含み、前記第１ゾーン内のフォトレジスト材料はアッシングを経て厚さが薄くなったままであり、これにより前記第１フォトレジスト層が形成されてもよい。
【００１２】
前記半導体材料層を形成した後、かつ前記フォトレジスト材料層を形成する前に、前記半導体材料層をドーピングする工程をさらに含み、前記チャネル領域は、前記半導体材料層をドーピングした後、ドーパントを用いてドーピングされてもよい。
【００１３】
アッシングにより前記第１フォトレジスト層の一部を除去してもよい。
【００１４】
アッシングにより前記第２フォトレジスト層の一部を除去してもよい。
【００１５】
前記ドーパントはリン光体とホウ素のいずれかひとつであってもよい。
【００１６】
前記薄膜トランジスタはボトムゲート型薄膜トランジスタであり、前記半導体層を形成する前に、前記ベース基板上にゲート電極層を形成する工程と、前記ゲート電極層の前記ベース基板から離れた側に第１バッファ層を形成する工程とをさらに含み、前記第１バッファ層は前記ゲート電極層と前記半導体層との間に形成されてもよい。
【００１７】
前記薄膜トランジスタはトップゲート型薄膜トランジスタであり、前記半導体層を形成する前に、前記ベース基板上に遮光層を形成する工程と、前記ゲート電極層の前記ベース基板から離れた側に第２バッファ層を形成する工程とをさらに含み、前記第２バッファ層は、前記遮光層と前記半導体層との間に形成されてもよい。
【００１８】
他の側面において、本発明は本明細書に記載の方法により製造される薄膜トランジスタを提供する。
【００１９】
他の側面において、本発明は本明細書に記載の、又は本明細書に記載の方法により製造される薄膜トランジスタを含む表示基板を提供する。
【００２０】
他の側面において、本発明は本明細書に記載の表示基板を含む表示パネルを提供する。
【００２１】
他の側面において、本発明は本明細書に記載の表示パネルを含む表示装置を提供する。
【００２２】
他の側面において、本発明は、チャネル領域、ソース接触領域及びドレイン接触領域を有する活性層を含む薄膜トランジスタであって、前記ソース接触領域は、第１ドープ領域、及び前記第１ドープ領域と前記チャネル領域との間に設けられる第２ドープ領域を含み、前記ドレイン接触領域は、第３ドープ領域、及び前記第３ドープ領域と前記チャネル領域との間に設けられる第４ドープ領域を含み、前記第１ドープ領域は前記第２ドープ領域よりドーパント濃度が高く、前記第３ドープ領域は前記第４ドープ領域よりドーパント濃度が高く、前記第２ドープ領域は、複数の第２ドーピングサブ領域を含み、前記複数の第２ドーピングサブ領域におけるドーパント濃度は前記第１ドープ領域から前記チャネル領域の方向に向かって減少し、前記第４ドープ領域は複数の第４ドーピングサブ領域を含み、前記複数の第４ドーピングサブ領域におけるドーパント濃度は前記第３ドープ領域から前記チャネル領域の方向に向かって減少する、薄膜トランジスタを提供する。
【００２３】
前記ソース接触領域は、前記チャネル領域と前記第２ドープ領域との間にドーピングされないソース接触サブ領域をさらに含み、前記ドレイン接触領域は、前記チャネル領域と前記第４ドープ領域との間にドーピングされないドレイン接触領域をさらに含んでもよい。
【図面の簡単な説明】
【００２４】
以下の図面は開示された様々な実施形態の例にすぎず、本発明の範囲を限定するものではない。
【００２５】
【図１】本開示のいくつかの実施形態による薄膜トランジスタの製造方法を示すフローチャートである。
【図２Ａ】本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。
【図２Ｂ】本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。
【図２Ｃ】本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。
【図２Ｄ】本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。
【図２Ｅ】本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。
【図２Ｆ】本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。
【図２Ｇ】本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。
【図２Ｈ】本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。
【図２Ｉ】本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。
【図２Ｊ】本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。
【図３Ａ】本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。
【図３Ｂ】本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。
【図３Ｃ】本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。
【図３Ｄ】本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。
【図３Ｅ】本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。
【図３Ｆ】本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。
【図３Ｇ】本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。
【図３Ｈ】本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。
【図３Ｉ】本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。
【図４Ａ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図４Ｂ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図４Ｃ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図４Ｄ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図４Ｅ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図４Ｆ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図４Ｇ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図４Ｈ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図４Ｉ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図４Ｊ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図５Ａ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図５Ｂ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図５Ｃ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図５Ｄ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図５Ｅ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図５Ｆ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図５Ｇ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図５Ｈ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図５Ｉ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図６Ａ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図６Ｂ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図６Ｃ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図６Ｄ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図６Ｅ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図６Ｆ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図６Ｇ】本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。
【図７】本開示のいくつかの実施形態による表示基板を示す断面図である。
【図８】本開示のいくつかの実施形態による表示基板を示す断面図である。
【発明を実施するための形態】
【００２６】
以下では、実施形態を参照しつつ、本開示について具体的に説明する。なお、いくつかの実施形態に関する以下の説明は例示及び説明としてのものに過ぎず、全てを網羅している訳ではなく、また、開示されるそのままの形態に本発明を限定するものでもない。
【００２７】
従来の低温多結晶シリコン薄膜トランジスタの製造方法では、多結晶シリコン層をドーピングするためのマスク板としてゲート電極を用いる場合がある。例えば、多結晶シリコン層を段階的にドーピングするためにゲート電極を複数回エッチングすることがある。通常、多結晶シリコン層は摂氏６００度を超えない温度でアモルファスシリコン層をアニールして形成される。（チャネル領域のドーピング処理を除く）活性層のドーピング処理において、ドーパントは多結晶シリコン層上のゲート絶縁層に浸透する必要があるため、ドーパントが浪費され、高エネルギーが消費されてしまう。さらに、ドーパントを浸透させるためにゲート絶縁層を比較的薄く作製する必要がある。しかし、析出条件及びドーピング処理の影響で、薄いゲート絶縁層にはブライトスポット欠陥が生じやすい。また、従来の方法は、トップゲート型薄膜トランジスタの製造に限定される。
【００２８】
そこで、本発明は、特に、従来技術における制限及び欠点に起因する一つ以上の課題を実質的に解消する、薄膜トランジスタ、表示基板、及び表示基板を有する表示パネル、並びにそれらの製造方法を提供する。ある側面において、本開示は、チャネル領域、ソース接触領域及びドレイン接触領域を含む活性層を有する、薄膜トランジスタの製造方法を提供する。ここで、ソース接触領域は、第１ドープ領域、及び第１ドープ領域とチャネル領域との間に設けられる第２ドープ領域を含み、ドレイン接触領域は、第３ドープ領域、及び第３ドープ領域とチャネル領域との間に設けられる第４ドープ領域を含み、第１ドープ領域は第２ドープ領域よりドーパント濃度が高く、第３ドープ領域は第４ドープ領域よりドーパント濃度が高い。いくつかの実施形態における方法は、ベース基板上に、活性層のパターンに対応するパターンを有する半導体層を形成する工程と、半導体層のベース基板から離れた側に、チャネル領域、第２ドープ領域及び第４ドープ領域に対応するエリアに第１フォトレジスト層を形成する工程と、第１フォトレジスト層をマスク板として用いて、第１ドープ領域及び第３ドープ領域に対応する半導体層の領域をドーピングする工程と、第１フォトレジスト層の一部を除去して、第２ドープ領域の少なくとも一部及び第４ドープ領域の少なくとも一部に対応する半導体層の部分を露出することで第２フォトレジスト層を形成する工程と、第２フォトレジスト層をマスク板として用いて、半導体層の部分をドーピングする工程とを含む。
【００２９】
本発明の方法により、いくつかの独自の効果が得られることができる。本発明の方法は、半導体層のドーピングにあたりフォトレジスト層をマスク板として用いており、フォトレジスト層の一部を段階的に除去した後、新たに露出された半導体層領域をドーピングすることで、半導体層における一つ以上の高ドーピング領域と一つ以上の低ドーピング領域が実現されることができる。製造工程においては、フォトレジスト材料層を形成することが１回のみ求められるので、製造工程が簡素化され、製造時間が短縮され、製造コストが低減される。このため、アッシングしたフォトレジスト層をマスク板として用いて半導体層内で段階的ドーピングを行うことにより、半導体層内で精度の高いドーピングが可能となる。高ドーピング領域及び低ドーピング領域の範囲を高精度に制御できるため、結果として、製品は均一性の高いものとなる。本発明の方法では、ドーピングにあたってゲート絶縁層をマスク板として用いる必要がなく、ドーパント材料の浪費が避けられ、ドーピングの効果が大幅に促される。また、この方法では、トップゲート型薄膜トランジスタとボトムゲート型薄膜トランジスタの両方を製造するのに都合よく用いることができるため、様々な応用に適している。さらに、本発明の方法は従来の表示パネルに見られるゲート絶縁層におけるブライトスポット欠陥の課題を解消する。
【００３０】
図１は、本開示のいくつかの実施形態による薄膜トランジスタの製造方法を示すフローチャートである。本発明の方法により製造される薄膜トランジスタは、ゲート電極、ゲート絶縁層、活性層、ソース電極及びドレイン電極を含む。活性層は、チャネル領域、ソース接触領域及びドレイン接触領域を有する。ソース接触領域は、第１ドープ領域、及び第１ドープ領域とチャネル領域との間に設けられる第２ドープ領域を含む。ドレイン接触領域は、第３ドープ領域、及び第３ドープ領域とチャネル領域との間に設けられる第４ドープ領域を含む。本発明の方法によれば、第１ドープ領域は第２ドープ領域よりドーパント濃度が高くなるように作製され、第３ドープ領域は第４ドープ領域よりドーパント濃度が高くなるように作製される。
【００３１】
図１を参照すると、いくつかの実施形態における方法には、ベース基板上に、活性層のパターンに対応するパターンを有する半導体層を形成する工程と、半導体層のベース基板から離れた側に、チャネル領域、第２ドープ領域及び第４ドープ領域に対応するエリアに第１フォトレジスト層を形成する工程と、第１フォトレジスト層をマスク板として用いて第１ドープ領域及び第３ドープ領域に対応する半導体層の領域をドーピングする工程と、第１フォトレジスト層の一部を除去して第２ドープ領域の少なくとも一部及び第４ドープ領域の少なくとも一部に対応する半導体層の部分を露出して第２フォトレジスト層を形成する工程と、第２フォトレジスト層をマスク板として用いて半導体層の部分をドーピングする工程とが含まれる。第１フォトレジスト層の一部を除去する工程は、アッシングにより行ってもよい。ドーパントはリン光体とホウ素のうちのひとつであってもよい。
【００３２】
いくつかの実施形態において、ドーパントは、ホウ素（Ｂ）、アルミニウム（Ａ１）、ガリウム（Ｇａ）、インジウム（Ｉｎ）及びタリウム（Ｔ１）を含む元素周期表のＩＩＩＡ族の元素等のＰ型ドーパントである。いくつかの実施形態において、ドーパントは、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）及びビスマス（Ｂｉ）を含む元素周期表のＶＡ族の元素等のＮ型ドーパントである。ドーパントはリン光体であってもよい。ドーパントはホウ素であってもよい。
【００３３】
図２Ａ〜２Ｊは、本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。図２Ａを参照すると、いくつかの実施形態の工程には、ベース基板上にゲート電極層２０２を形成する工程と、ゲート電極層２０２のベース基板２０１から離れた側に第１バッファ層２０３を形成する工程とを含む。ベース基板の作製にあたっては様々な適切な材料を用いることができる。ベース基板の作製に適した材料の例には、ガラス、石英、ポリイミド及びポリエステル等が含まれるがこれらに限らない。
【００３４】
様々な適切な電極材料及び様々な適切な製造方法を用いてゲート電極を作製することができる。例えば、蒸着（例えば、プラズマ強化化学気相成長法）、マグネトロンスパッタリング、又は真空蒸着により電極材料を基板に積層することができる。ゲート電極を作製する適切な電極材料の例には、チタニウム、タンタル、アルミニウム、銅、モリブデン、クロミウム、及びそれらの様々な合金又はラミネートを含むがこれらに限らない。ゲート電極は単層構造であってもよい。ゲート電極は２つ以上のサブ層を含む積層構造であってもよい。一実施例において、この工程は、ベース基板にゲート電極材料層を形成する工程と、ゲート電極材料層のベース基板から離れた側にフォトレジスト材料層を形成する工程と、マスク板を用いてフォトレジスト材料層を露光し、露光されたフォトレジスト材料層を現像してゲート電極層に対応するフォトレジストパターンを取得することでフォトレジスト層を形成する工程と、フォトレジスト層外のエリアにあるゲート電極材料層を除去してゲート電極層を形成する工程とを含む。
【００３５】
様々な適切な絶縁材料及び様々な適切な製造方法を用いて第１バッファ層を作製することができる。例えば、プラズマ強化化学気相成長（ＰＥＣＶＤ）処理により絶縁材料を基板上に積層し、パターニングを行ってもよい。第１バッファ層を作製するのに適切な絶縁材料の例には、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｙ、例えば、Ｓｉ３Ｎ４）、酸窒化ケイ素（ＳｉＯｘＮｙ）が含まれるがこれらに限らない。第１バッファ層は、活性層からゲート電極を絶縁するゲート絶縁層として機能する。
【００３６】
図２Ｂを参照すると、いくつかの実施形態における工程には、第１バッファ層２０３のベース基板２０１から離れた側に半導体材料層２０４を形成する工程と、半導体材料層２０４をドーパントを用いてドーピングする工程とがさらに含まれる。この工程を行うことで、本発明の方法により形成される活性層はドーピングされたチャネル領域を含むことになる。適切なドーパント及びドーピング濃度を選択することで薄膜トランジスタの閾値電圧を調節できる。Ｎ型ドーパント、例えば、リン光体等を用いたドーピング注入処理によりドーピングを行ってもよい。Ｐ型ドーパント、例えば、ホウ素等を用いたドーピング注入処理によりドーピングを行ってもよい。
【００３７】
いくつかの実施形態における工程には、プラズマ強化化学気相成長（ＰＥＣＶＤ）処理により第１バッファ層２０３のベース基板２０１から離れた側にアモルファスシリコン層を形成する工程と、レーザアニール処理、例えば、エキシマレーザアニール（ＥＬＡ）処理により、アモルファスシリコン層をアニールして多結晶シリコン層を形成する工程とが含まれる。
【００３８】
いくつかの実施形態における工程には、半導体材料層のベース基板から離れた側にフォトレジスト材料層を形成し、フォトレジスト材料層をパターニングして活性層に対応するパターンを有する第３フォトレジスト層を形成する工程がさらに含まれる。図２Ｃを参照すると、第３フォトレジスト層２０５は、第１部分２０５１及び第２部分２０５２を含む厚さの異なる２つの部分を含み、第２部分２０５２の厚さは第１部分２０５１より薄い。第２部分２０５２は第１部分２０５１の両側に設けられる。第１部分２０５１の厚さは実質的に均一であってもよい。第２部分２０５２の厚さは実質的に均一であってもよい。
【００３９】
具体的には、この工程には、ベース基板２０１上に半導体材料層２０４を形成する工程と、半導体材料層２０４のベース基板２０１から離れた側にフォトレジスト材料層を形成する工程と、マスク板を用いてフォトレジスト材料層を露光し、露光されたフォトレジスト材料層を現像して活性層に対応する第１セクションＳ１及び第１セクションＳ１外の第２セクションＳ２を有するフォトレジストパターンを取得する工程とが含まれる。図２Ｃに示すように、フォトレジスト材料が第２セクションＳ２において除去されて第１セクションＳ１内に第３フォトレジスト層２０５が形成される。図２Ｄを参照すると、続いて第２セクションＳ２内の半導体材料層が除去されて第１セクションＳ１内に半導体層２０４１が形成される。
【００４０】
マスク板は、ハーフトーンのマスク板又はグレイトーンのマスク板であってもよい。第１セクションＳ１は、第１ゾーンＺ１及び第２ゾーンＺ２を含む。露光の間、第１ゾーンＺ１は実質的に露光されず、第２ゾーンＺ２は一部露光され、第２セクションＳ２は全体が露光される。図２Ｃに示すように、第１ゾーンＺ１はチャネル領域ＣＲ、第２ドープ領域ＤＲ２及び第４ドープ領域ＤＲ４に対応する。第２ゾーンＺ２は、第１ドープ領域ＤＲ１及び第３ドープ領域ＤＲ３に対応する。第１ゾーンＺ１内の第３フォトレジスト層２０５は、第２ゾーンＺ２内の第３フォトレジスト層２０５よりも厚くなるように形成される。
【００４１】
図２Ｅを参照すると、いくつかの実施形態における工程には、第１フォトレジスト層２０６を形成する工程がさらに含まれる。例えば、第３フォトレジスト層の厚みと幅を小さくすることで第１フォトレジスト層２０６を形成してもよい。いくつかの実施形態において、第１フォトレジスト層２０６を形成する工程は、（例えば、アッシングにより）第３フォトレジスト層の第２部分（例えば、図２Ｄにおける２０５２）を除去（即ち、第２ゾーンＺ２内の第３フォトレジスト層を除去）することで、第１ドープ領域ＤＲ１及び第３ドープ領域ＤＲ３に対応する半導体層の領域を露出する工程を含む。第１ゾーンＺ１内のフォトレジスト材料層は、アッシングを経て厚さが薄くなったままであり、これにより第１フォトレジスト層２０６が形成される。第１フォトレジスト層２０６の厚さは実質的に均一であってもよい。
【００４２】
図２Ｆを参照すると、いくつかの実施形態における工程には、第１フォトレジスト層２０６をマスク板として用いて、第１ドープ領域ＤＲ１及び第３ドープ領域ＤＲ３に対応する半導体層の領域（例えば、第２ゾーンＺ２）をドーピングする工程がさらに含まれる。Ｎ型ドーパント、例えば、リン光体を用いたドーピング注入処理によりドーピングを行ってもよい。Ｐ型ドーパント、例えば、ホウ素を用いたドーピング注入処理によりドーピングを行ってもよい。高ドーピング注入処理によりドーピングを行ってもよい。ドーピングの工程の後、半導体層は、活性層内の第１ドープ領域ＤＲ１に対応する高ドーピングソース接触領域２０８１及び活性層内の第３ドープ領域ＤＲ３に対応する高ドーピングドレイン接触領域２０９１を含む。
【００４３】
図２Ｇを参照すると、いくつかの実施形態における工程には、第２フォトレジスト層２０７を形成する工程がさらに含まれる。例えば、第１フォトレジスト層の厚さと幅を小さくすることで第２フォトレジスト層２０７を形成してもよい。いくつかの実施形態において、第２フォトレジスト層２０７を形成する工程は、第１フォトレジスト層の一部を除去して第２ドープ領域ＤＲ２の少なくとも一部及び第４ドープ領域ＤＲ４の少なくとも一部に対応する半導体層の部分を露出する工程を含む。第２フォトレジスト層２０７の厚さは実質的に均一であってもよい。
【００４４】
図２Ｈを参照すると、いくつかの実施形態における工程には、第２フォトレジスト層２０７をマスク板として用いて第２フォトレジスト層２０７（例えば、第２ドープ領域ＤＲ２の少なくとも一部及び第４ドープ領域ＤＲ４の少なくとも一部）を形成する工程で露出された半導体層の部分をドーピングする工程がさらに含まれる。Ｎ型ドーパント、例えば、リン光体を用いたドーピング注入処理によりドーピングを行ってもよい。Ｐ型ドーパント、例えば、ホウ素を用いたドーピング注入処理によりドーピングを行ってもよい。低ドーピング注入処理によりドーピングを行ってもよい。ドーピングの工程に続いて、半導体層は、活性層内の第２ドープ領域ＤＲ２に対応する低ドーピングソース接触領域２０８２、及び活性層内の第４ドープ領域ＤＲ４に対応する低ドーピングドレイン接触領域２０９２を含む（図２Ｉを参照）。
【００４５】
いくつかの実施形態において、第２ドープ領域は複数の第２ドーピングサブ領域を含み、第２ドーピングサブ領域におけるドーパント濃度は第１ドープ領域からチャネル領域の方向に向かって減少し、第４ドープ領域は複数の第４ドーピングサブ領域を含み、複数の第４ドーピングサブ領域におけるドーパント濃度は第３ドープ領域からチャネル領域の方向に向かって減少する。この設計は、第２フォトレジスト層の一部を複数回除去し、第２フォトレジスト層の一部が除去される都度、残余の第２フォトレジスト層をマスク板として用いてドーピング処理を行うことにより可能となる。
【００４６】
いくつかの実施形態における工程には、第１フォトレジスト層の一部を除去して第２ドープ領域の少なくとも一部及び第４ドープ領域の少なくとも一部に対応する半導体層の第１部分を露出することで第２フォトレジスト層を形成する工程と、第２フォトレジスト層をマスク板として用いて半導体層の第１部分をドーピングする工程とが含まれる。半導体層の第１部分をドーピングする工程は、半導体層の第１部分のみに限り行ってもよい。半導体層の第１部分をドーピングする工程は低ドーピング注入処理であってもよい。半導体層の第１部分をドーピングした後、第１ドープ領域及び第３ドープ領域に対応する半導体層の領域は半導体層の第１部分よりドーパント濃度が高い。
【００４７】
いくつかの実施形態における工程において、半導体層の第１部分をドーピングした後、上記工程は、第２フォトレジスト層の一部を除去して第２ドープ領域の追加部分及び第４ドープ領域の追加部分に対応する半導体層の第２部分を露出する工程と、残余の第２フォトレジスト層をマスク板として用いて半導体層の第２部分をドーピングする工程とをさらに少なくとも１回行う。第２ドープ領域の追加部分は、チャネル領域と第１フォトレジスト層の一部が除去されると露出される第２ドープ領域の部分との間に設けられ、第４ドープ領域の追加部分は、チャネル領域と第１フォトレジスト層の一部が除去されると露出される第４ドープ領域の部分との間に設けられる。半導体層の第１部分は半導体層の第２部分よりドーパント濃度が高い。このようにドーピング処理を反復して行うことで、第２ドープ領域が複数の第２ドーピングサブ領域を含み、第４ドープ領域が複数の第４ドーピングサブ領域を含むようにすることができる。
【００４８】
図２Ｊを参照すると、いくつかの実施形態における工程では、第２フォトレジスト層の一部を除去し、新たに露出された半導体層の部分をドーピングする工程を２回繰り返す。その結果、第２ドープ領域は、３つの第２ドーピングサブ領域、即ち、２０８２、２０８３及び２０８４を含み、第４ドープ領域は、３つの第４ドーピングサブ領域、即ち、２０９２、２０９３及び２０９４を含む。第２ドーピングサブ領域２０８２及び第４ドーピングサブ領域２０９２は、除去及びドーピングの処理が初めて行われたときに形成される。第２ドーピングサブ領域２０８３及び第４ドーピングサブ領域２０９３は、除去及びドーピングの処理が繰り返されたときに形成される。第２ドーピングサブ領域２０８４及び第４ドーピングサブ領域２０９４は、除去及びドーピングの処理が２回目に繰り返されたときに形成される。第２ドーピングサブ領域２０８２は、第２ドーピングサブ領域２０８３よりドーパント濃度が高く、順番に、第２ドーピングサブ領域２０８３は、第２ドーピングサブ領域２０８４よりドーパント濃度が高い。第４ドーピングサブ領域２０９２は、第４ドーピングサブ領域２０９３よりドーパント濃度が高く、順番に、第４ドーピングサブ領域２０９３は、第４ドーピングサブ領域２０９４よりドーパント濃度が高い。第１ドープ領域２０８１は、第２ドーピングサブ領域２０８２、２０８３及び２０８４よりドーパント濃度が高い。第３ドープ領域２０９１は、第４ドーピングサブ領域２０９２、２０９３及び２０９４よりドーパント濃度が高い。第２ドーピングサブ領域２０８４にはドーピングを施さなくてもよい。第４ドーピングサブ領域２０９４にはドーピングを施さなくてもよい。
【００４９】
いくつかの実施形態における工程には、第１フォトレジスト層の第１部分を除去して第２ドープ領域の少なくとも一部及び第４ドープ領域の少なくとも一部に対応する半導体層の第１部分を露出することで第２フォトレジスト層を形成する工程と、第２フォトレジスト層をマスク板として用いて半導体層の第１部分をドーピングする工程とが含まれる。半導体層の第１部分をドーピングする工程は、同一の工程において、第１ドープ領域及び第３ドープ領域に対応する半導体層の領域、並びに半導体層の第１部分をドーピングして行ってもよい。ドーピング注入処理は高ドーピング処理であってもよい。ドーピング処理後、第１ドープ領域及び第３ドープ領域に対応する半導体層の領域は半導体層の第１部分よりドーパント濃度が高いが、これは、第１ドープ領域及び第３ドープ領域に対応する半導体層の領域については２回ドーピングが行われている一方、半導体層の第１部分についてはこれまでのところ１回しかドーピングが行われていないためである。
【００５０】
いくつかの実施形態における工程において、半導体層の第１部分をドーピングした後、上記工程では、第２フォトレジスト層の一部を除去して第２ドープ領域の追加部分及び第４ドープ領域の追加部分に対応する半導体層の第２部分を露出する工程と、同一の工程において、第１ドープ領域及び第３ドープ領域に対応する半導体層の領域、半導体層の第１部分及び半導体層の第２部分のドーピングを行う工程とをさらに少なくとも１回行う。第２ドープ領域の追加部分は、チャネル領域と、第１フォトレジスト層の一部が除去されると露出される第２ドープ領域の部分との間に設けられ、第４ドープ領域の追加部分は、チャネル領域と、第１フォトレジスト層の一部が除去されると露出される第４ドープ領域の部分との間に設けられる。半導体層の第１部分は半導体層の第２部分よりドーパント濃度が高い。ソース接触領域におけるドーパント濃度は、第１ドープ領域からチャネル領域の方向に向かって低くなる。ドレイン接触領域におけるドーパント濃度は第３ドープ領域からチャネル領域の方向に向かって低くなる。
【００５１】
図２Ｊを参照すると、いくつかの実施形態における工程では、第２フォトレジスト層の一部を除去し、半導体層の露出部分のすべてに対してドーピングをする工程を２回繰り返す。その結果、第２ドープ領域は、３つの第２ドーピングサブ領域、即ち、２０８２、２０８３及び２０８４を含み、第４ドープ領域は、３つの第４ドーピングサブ領域、即ち、２０９２、２０９３及び２０９４を含む。第２ドーピングサブ領域２０８２及び第４ドーピングサブ領域２０９２は、除去及びドーピングの処理が初めて行われたときに形成される。第２ドーピングサブ領域２０８３及び第４ドーピングサブ領域２０９３は、除去及びドーピングの処理が繰り返されたときに形成される。第２ドーピングサブ領域２０８４及び第４ドーピングサブ領域２０９４は、除去及びドーピングの処理が２回目に繰り返されたときに形成される。第２ドーピングサブ領域２０８２は、第２ドーピングサブ領域２０８３よりドーパント濃度が高く、順番に、第２ドーピングサブ領域２０８３は、第２ドーピングサブ領域２０８４よりドーパント濃度が高い。第４ドーピングサブ領域２０９２は、第４ドーピングサブ領域２０９３よりドーパント濃度が高く、順番に、第４ドーピングサブ領域２０９３は、第４ドーピングサブ領域２０９４よりドーパント濃度が高い。第１ドープ領域２０８１は、第２ドーピングサブ領域２０８２、２０８３及び２０８４よりドーパント濃度が高い。第３ドープ領域２０９１は、第４ドーピングサブ領域２０９２、２０９３及び２０９４よりドーパント濃度が高い。
【００５２】
第１フォトレジスト層の部分を除去する工程と、第２フォトレジスト層の部分を除去する工程とは、アッシングによって行われてもよい。アッシング処理は精確に制御できる。いくつかの実施例において、フォトレジストの厚さを測定し、アッシング強度とアッシング時間を制御することで、アッシングの程度を精確に制御することができる。
【００５３】
図２Ｉを参照すると、いくつかの実施形態における工程には、第２フォトレジスト層を除去することで活性層を形成する工程がさらに含まれる。活性層は、チャネル領域における部分２１０と、第１ドープ領域における第１ドープ部分２０８１と、第２ドープ領域における第２ドープ部分２０８２と、第３ドープ領域における第３ドープ部分２０９１と、第４ドープ領域における第４ドープ部分２０９２とを含む。
【００５４】
薄膜トランジスタはトップゲート型薄膜トランジスタであってもよい。半導体層を形成するのに先立ち、上記工程は、ベース基板上に遮光層を形成する工程と、ゲート電極層のベース基板から離れた側に第２バッファ層を形成する工程とをさらに含んでもよい。第２バッファ層は、遮光層と半導体層との間に形成される。活性層（すべてのドーピング工程を含む）、ソース電極及びドレイン電極を形成した後、上記工程は、活性層の第２バッファ層から離れた側にゲート絶縁層を形成し、ゲート絶縁層の活性層から離れた側にゲート電極層を形成する工程をさらに含んでもよい。
【００５５】
図３Ａ〜３Ｉは、本開示のいくつかの実施形態によるボトムゲート型薄膜トランジスタの製造工程を示す。図３Ａを参照すると、いくつかの実施形態における工程には、ベース基板上にゲート電極層２０２を形成する工程と、ゲート電極層２０２のベース基板２０１から離れた側に第１バッファ層２０３を形成する工程と、第１バッファ層２０３のベース基板２０１から離れた側に半導体材料層２０４を形成する工程と、ドーパントを用いて半導体材料層２０４をドーピングする工程とが含まれる。この工程を設けることで、本発明の方法により形成される活性層はドーピングされたチャネル領域を含むことになる。適切なドーパント及びドーピング濃度を選択することで、薄膜トランジスタの閾値電圧を調節できる。Ｎ型ドーパント、例えば、リン光体等を用いたドーピング注入処理によりドーピングを行ってもよい。Ｐ型ドーパント、例えば、ホウ素等を用いたドーピング注入処理によりドーピングを行ってもよい。
【００５６】
いくつかの実施形態における工程には、半導体材料層のベース基板から離れた側にフォトレジスト材料層を形成する工程と、フォトレジスト材料層をパターニングして活性層に対応するパターンを有する第３フォトレジスト層を形成する工程とがさらに含まれる。図３Ｂを参照すると、いくつかの実施形態における工程には、ベース基板２０１上に半導体材料層２０４を形成する工程と、半導体材料層２０４のベース基板２０１から離れた側にフォトレジスト材料層を形成する工程と、マスク板を用いてフォトレジスト材料層を露光し、露光されたフォトレジスト材料層を現像して活性層に対応する第１セクションＳ１、及び第１セクションＳ１外にある第２セクションＳ２を有するフォトレジストパターンを取得する工程とを含む。図３Ｂに示すように、フォトレジスト材料が第２セクションＳ２内で除去されて第１セクションＳ１内に第３フォトレジスト層２０５が形成される。図３Ｃを参照すると、続いて第２セクションＳ２内の半導体材料層が除去されて第１セクションＳ１内に半導体層２０４１が形成される。第３フォトレジスト層２０５の厚さは実質的に均一であってもよい。
【００５７】
図３Ｄを参照すると、いくつかの実施形態における工程には、第１フォトレジスト層２０６を形成する工程がさらに含まれる。例えば、第３フォトレジスト層の厚さと幅を小さくすることで第１フォトレジスト層２０６を形成してもよい。いくつかの実施形態において、第１フォトレジスト層２０６を形成する工程は、（第１ドープ領域ＤＲ１及び第３ドープ領域ＤＲ３に対応する）第２ゾーンＺ２内の第３フォトレジスト層２０５を（例えば、アッシングにより）除去して、第１ドープ領域ＤＲ１及び第３ドープ領域ＤＲ３に対応する半導体層の領域を露出する工程を含む。（第２ドープ領域ＤＲ２及び第４ドープ領域ＤＲ４に対応する）第１ゾーンＺ１内のフォトレジスト材料層は、アッシングを経て厚さが薄くなったままであり、これにより第１フォトレジスト層２０６が形成される。第１フォトレジスト層２０６の厚さは実質的に均一であってもよい。
【００５８】
図３Ｅを参照すると、いくつかの実施形態における工程には、第１フォトレジスト層２０６をマスク板として用いて、第１ドープ領域ＤＲ１及び第３ドープ領域ＤＲ３に対応する半導体層の領域（例えば、第２ゾーンＺ２）をドーピングする工程がさらに含まれる。Ｎ型ドーパント、例えば、リン光体等を用いたドーピング注入処理によりドーピングを行ってもよい。Ｐ型ドーパント、例えば、ホウ素等を用いたドーピング注入処理によりドーピングを行ってもよい。高ドーピング注入処理によりドーピングを行ってもよい。ドーピングの工程の後、半導体層は、活性層内の第１ドープ領域ＤＲ１に対応する高ドーピングソース接触領域２０８１及び活性層内の第３ドープ領域ＤＲ３に対応する高ドーピングドレイン接触領域２０９１を含む。
【００５９】
図３Ｆを参照すると、いくつかの実施形態における工程には、第２フォトレジスト層２０７を形成する工程がさらに含まれる。例えば、第１フォトレジスト層の厚さと幅を小さくすることで第２フォトレジスト層２０７を形成してもよい。いくつかの実施形態において、第２フォトレジスト層２０７を形成する工程は、第１フォトレジスト層の一部を除去して第２ドープ領域ＤＲ２の少なくとも一部及び第４ドープ領域ＤＲ４の少なくとも一部に対応する半導体層の部分を露出する工程を含む。第２フォトレジスト層２０７の厚さは実質的に均一であってもよい。
【００６０】
図３Ｇを参照すると、いくつかの実施形態における工程には、第２フォトレジスト層２０７をマスク板として用いて、第２フォトレジスト層２０７（例えば、第２ドープ領域ＤＲ２の少なくとも一部及び第４ドープ領域ＤＲ４の少なくとも一部）を形成する工程で露出された半導体層の部分をドーピングする工程がさらに含まれる。Ｎ型ドーパント、例えば、リン光体を用いたドーピング注入処理によりドーピングを行ってもよい。Ｐ型ドーパント、例えば、ホウ素を用いたドーピング注入処理によりドーピングを行ってもよい。低ドーピング注入処理によりドーピングを行ってもよい。ドーピングの工程の後、半導体層は、活性層内の第２ドープ領域ＤＲ２に対応する低ドーピングソース接触領域２０８２、及び活性層内の第４ドープ領域ＤＲ４に対応する低ドーピングドレイン接触領域２０９２を含む（図３Ｈを参照）。
【００６１】
いくつかの実施形態において、第２ドープ領域は複数の第２ドーピングサブ領域を含み、複数の第２ドーピングサブ領域におけるドーパント濃度は第１ドープ領域からチャネル領域の方向に向かって減少し、第４ドープ領域は複数の第４ドーピングサブ領域を含み、複数の第４ドーピングサブ領域におけるドーパント濃度は第３ドープ領域からチャネル領域の方向に向かって減少する。この設計は、第２フォトレジスト層の一部を複数回除去し、第２フォトレジスト層の一部が除去される都度、残余の第２フォトレジスト層をマスク板として用いてドーピング処理を行うことにより可能となる。
【００６２】
いくつかの実施形態における工程には、第１フォトレジスト層の一部を除去して第２ドープ領域の少なくとも一部及び第４ドープ領域の少なくとも一部に対応する半導体層の第１部分を露出することで第２フォトレジスト層を形成する工程と、第２フォトレジスト層をマスク板として用いて半導体層の第１部分をドーピングする工程とが含まれる。半導体層の第１部分をドーピングする工程は、半導体層の第１部分のみに限り行ってもよい。半導体層の第１部分をドーピングする工程は低ドーピング注入処理であってもよい。半導体層の第１部分をドーピングした後、第１ドープ領域及び第３ドープ領域に対応する半導体層の領域は半導体層の第１部分よりドーパント濃度が高くなる。
【００６３】
いくつかの実施形態における工程おいて、半導体層の第１部分をドーピングした後、上記工程は、第２フォトレジスト層の一部を除去して第２ドープ領域の追加部分及び第４ドープ領域の追加部分に対応する半導体層の第２部分を露出する工程と、残余の第２フォトレジスト層をマスク板として用いて半導体層の第２部分をドーピングする工程とを少なくとも１回行う。第２ドープ領域の追加部分は、チャネル領域と第１フォトレジスト層の一部が除去されると露出される第２ドープ領域の部分との間に設けられ、第４ドープ領域の追加部分は、チャネル領域と第１フォトレジスト層の一部が除去されると露出される第４ドープ領域の部分との間に設けられる。半導体層の第１部分は半導体層の第２部分よりドーパント濃度が高い。このようにドーピング処理を反復して行うことで、第２ドープ領域が複数の第２ドーピングサブ領域を含み、第４ドープ領域が複数の第４ドーピングサブ領域を含むようにすることができる。
【００６４】
図３Ｉを参照すると、いくつかの実施形態における工程では、第２フォトレジスト層の一部を除去し、新たに露出された半導体層の部分をドーピングする工程を２回繰り返す。その結果、第２ドープ領域は、３つの第２ドーピングサブ領域、即ち、２０８２、２０８３及び２０８４を含み、第４ドープ領域は、３つの第４ドーピングサブ領域、即ち、２０９２、２０９３及び２０９４を含む。第２ドーピングサブ領域２０８２及び第４ドーピングサブ領域２０９２は、除去及びドーピングの処理が初めて行われたときに形成される。第２ドーピングサブ領域２０８３及び第４ドーピングサブ領域２０９３は、除去及びドーピングの処理が繰り返されたときに形成される。第２ドーピングサブ領域２０８４及び第４ドーピングサブ領域２０９４は、除去及びドーピングの処理が２回目に繰り返されたときに形成される。第２ドーピングサブ領域２０８２は、第２ドーピングサブ領域２０８３よりドーパント濃度が高く、順番に、第２ドーピングサブ領域２０８３は、第２ドーピングサブ領域２０８４よりドーパント濃度が高い。第４ドーピングサブ領域２０９２は、第４ドーピングサブ領域２０９３よりドーパント濃度が高く、順番に、第４ドーピングサブ領域２０９３は、第４ドーピングサブ領域２０９４よりドーパント濃度が高い。第１ドープ領域２０８１は、第２ドーピングサブ領域２０８２、２０８３及び２０８４よりドーパント濃度が高い。第３ドープ領域２０９１は、第４ドーピングサブ領域２０９２、２０９３及び２０９４よりドーパント濃度が高い。第２ドーピングサブ領域２０８４にはドーピングをしなくてもよい。第４ドーピングサブ領域２０９４にはドーピングをしなくてもよい。
【００６５】
いくつかの実施形態における工程には、第１フォトレジスト層の第１部分を除去して第２ドープ領域の少なくとも一部及び第４ドープ領域の少なくとも一部に対応する半導体層の第１部分を露出することで第２フォトレジスト層を形成する工程と、第２フォトレジスト層をマスク板として用いて半導体層の第１部分をドーピングする工程とが含まれる。半導体層の第１部分をドーピングする工程は、同一の工程において、第１ドープ領域及び第３ドープ領域に対応する半導体層の領域、並びに半導体層の第１部分をドーピングして行ってもよい。ドーピング処理は高ドーピング注入処理であってもよい。ドーピング処理後、第１ドープ領域及び第３ドープ領域に対応する半導体層の領域は半導体層の第１部分よりドーパント濃度が高いが、これは、第１ドープ領域及び第３ドープ領域に対応する半導体層の領域については２回ドーピングが行われている一方、半導体層の第１部分についてはこれまでのところ１回しかドーピングが行われていないためである。
【００６６】
いくつかの実施形態における工程において、半導体層の第１部分をドーピングした後、上記工程は、第２フォトレジスト層の一部を除去して第２ドープ領域の追加部分及び第４ドープ領域の追加部分に対応する半導体層の第２部分を露出する工程と、同一の工程において、第１ドープ領域及び第３ドープ領域に対応する半導体層の領域、半導体層の第１部分及び半導体層の第２部分のドーピングを行う工程とをさらに少なくとも１回行う。第２ドープ領域の追加部分は、チャネル領域と第１フォトレジスト層の一部が除去されると露出される第２ドープ領域の部分との間に設けられ、第４ドープ領域の追加部分は、チャネル領域と第１フォトレジスト層の一部が除去されると露出される第４ドープ領域の部分との間に設けられる。半導体層の第１部分は半導体層の第２部分よりドーパント濃度が高い。ソース接触領域におけるドーパント濃度は、第１ドープ領域からチャネル領域の方向に向かって低くなる。ドレイン接触領域におけるドーパント濃度は第３ドープ領域からチャネル領域の方向に向かって低くなる。
【００６７】
図３Ｉを参照すると、いくつかの実施形態における工程では、第２フォトレジスト層の一部を除去し、半導体層の露出部分のすべてに対してドーピングする工程を２回繰り返す。その結果、第２ドープ領域は、３つの第２ドーピングサブ領域、即ち、２０８２、２０８３及び２０８４を含み、第４ドープ領域は、３つの第４ドーピングサブ領域、即ち、２０９２、２０９３及び２０９４を含む。第２ドーピングサブ領域２０８２及び第４ドーピングサブ領域２０９２は、除去及びドーピングの処理が初めて行われたときに形成される。第２ドーピングサブ領域２０８３及び第４ドーピングサブ領域２０９３は、除去及びドーピングの処理が繰り返されたときに形成される。第２ドーピングサブ領域２０８４及び第４ドーピングサブ領域２０９４は、除去及びドーピングの処理が２回目に繰り返されたときに形成される。第２ドーピングサブ領域２０８２は、第２ドーピングサブ領域２０８３よりドーパント濃度が高く、順番に、第２ドーピングサブ領域２０８３は、第２ドーピングサブ領域２０８４よりドーパント濃度が高い。第４ドーピングサブ領域２０９２は、第４ドーピングサブ領域２０９３よりドーパント濃度が高く、順番に、第４ドーピングサブ領域２０９３は、第４ドーピングサブ領域２０９４よりドーパント濃度が高い。第１ドープ領域２０８１は、第２ドーピングサブ領域２０８２、２０８３及び２０８４よりドーパント濃度が高い。第３ドープ領域２０９１は、第４ドーピングサブ領域２０９２、２０９３及び２０９４よりドーパント濃度が高い。
【００６８】
図３Ｈを参照すると、いくつかの実施形態における工程には、第２フォトレジスト層を除去することで活性層を形成する工程がさらに含まれる。活性層は、チャネル領域における部分２１０と、第１ドープ領域における第１ドープ部分２０８１と、第２ドープ領域における第２ドープ部分２０８２と、第３ドープ領域における第３ドープ部分２０９１と、第４ドープ領域における第４ドープ部分２０９２とを含む。フォトレジスト層をパターニングするマスク板は、例えば、ハーフトーンマスク板又はグレイトーンマスク板以外の一般的なマスク板であってもよい。
【００６９】
薄膜トランジスタはトップゲート型薄膜トランジスタであってもよい。半導体層を形成するのに先立ち、上記工程は、ベース基板上に遮光層を形成する工程と、ゲート電極層のベース基板から離れた側に第２バッファ層を形成する工程とをさらに含んでもよい。第２バッファ層は、遮光層と半導体層との間に形成される。活性層（すべてのドーピング工程を含む）、ソース電極及びドレイン電極を形成した後、上記工程は、活性層の第２バッファ層から離れた側にゲート絶縁層を形成し、ゲート絶縁層の活性層から離れた側にゲート電極層を形成する工程をさらに含んでもよい。
【００７０】
図４Ａ〜４Ｉ及び図５Ａ〜５Ｈは、本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。ボトムゲート型薄膜トランジスタ（例えば、図２Ａ〜２Ｊ及び図３Ａ〜３Ｉを参照）において、活性層（及び活性層を形成するための半導体材料層２０４）は、ゲート電極層２０２のベース基板２０１から離れた側に形成された第１バッファ層２０３上に形成される。図４Ａ〜４Ｉ及び図５Ａ〜５Ｈを参照すると、トップゲート型薄膜トランジスタにおいて、活性層（チャネル領域における部分２１０、第１ドープ部分２０８１、第２ドープ領域２０８２、第３ドープ部分２０９１、第４ドープ領域２０９２等を含む）及び活性層を形成するための半導体材料層２０４は、遮光層３０２のベース基板２０１から離れた側に形成された第２バッファ層３０３に形成される。一実施例において、トップゲート型薄膜トランジスタを形成する工程は、ベース基板２０１上に遮光層３０２を形成する工程と、遮光層３０２のベース基板２０１から離れた側に第２バッファ層３０３を形成する工程と、第２バッファ層３０３の遮光層３０２から離れた側に半導体材料層２０４を形成する工程とを含む。ひとたび半導体材料層２０４が形成された後の残りの工程は、ボトムゲート型薄膜トランジスタを製造する工程、例えば、図２Ｂ〜２Ｊ及び図３Ａ〜３Ｉに示すものと類似する。
【００７１】
図６Ａ〜６Ｇは、本開示のいくつかの実施形態によるトップゲート型薄膜トランジスタの製造工程を示す。図６Ａ〜６Ｇに示す薄膜トランジスタはデュアルゲート薄膜トランジスタである。図６Ａを参照すると、いくつかの実施形態における工程には、ベース基板上に遮光層３０２を形成する工程と、遮光層３０２のベース基板から離れた側に第２バッファ層（図６Ａに明示せず）を形成する工程と、第２バッファ層のベース基板から離れた側に半導体材料層２０４を形成する工程と、オプションで半導体材料層２０４をドーパントを用いてドーピングする工程とが含まれる。ドーパントを用いて半導体材料層２０４をドーピングする工程が含まれる場合、薄膜トランジスタの閾値電圧を調節するためにドーピングされたチャネル領域が形成される。
【００７２】
図６Ｂを参照すると、いくつかの実施形態における工程には、半導体材料層２０４のベース基板から離れた側にフォトレジスト材料層を形成する工程と、フォトレジスト材料層をパターニングして活性層に対応するパターンを有する第３フォトレジスト層２０５を形成する工程とがさらに含まれる。図６Ｂに示すように、第３フォトレジスト層２０５は、第１部分２０５１及び第２部分２０５２を含む厚さの異なる２つの部分を含み、第２部分２０５２の厚さは第１部分２０５１より薄い。第２部分２０５２は第１部分２０５１の両側に設けられる。第１部分２０５１の厚さは実質的に均一であってもよい。第２部分２０５２の厚さは実質的に均一であってもよい。ハーフトーンマスク板又はグレイトーンマスク板を用いて第３フォトレジスト層２０５を形成してもよい。
【００７３】
図６Ｃを参照すると、第３フォトレジスト層２０５が形成された後、第３フォトレジスト層２０５に対応する領域外にある半導体材料層が除去されて、半導体層（図６Ｃに明示しない）が形成される。
【００７４】
図６Ｄを参照すると、いくつかの実施形態における工程には、第１フォトレジスト層２０６を形成する工程がさらに含まれる。例えば、第３フォトレジスト層の厚さと幅を小さくすることで第１フォトレジスト層２０６を形成してもよい。いくつかの実施形態において、第１フォトレジスト層２０６を形成する工程は、第３フォトレジスト層の第２部分（例えば、図６Ｃの２０５２）を（例えば、アッシングにより）除去することで第１ドープ領域ＤＲ１及び第３ドープ領域ＤＲ３に対応する半導体層２０４１の領域を露出する工程を含む。第１ゾーンＺ１内のフォトレジスト材料層は、アッシングを経て厚さが薄くなったままであり、これにより第１フォトレジスト層２０６が形成される。第１フォトレジスト層２０６の厚さは実質的に均一であってもよい。
【００７５】
図６Ｅを参照すると、いくつかの実施形態における工程には、第１フォトレジスト層２０６をマスク板として用いて第１ドープ領域ＤＲ１及び第３ドープ領域ＤＲ３に対応する半導体層の領域をドーピングする工程がさらに含まれる。高ドーピング注入処理によりドーピングを行ってもよい。高ドーピング注入処理によりドーピングを行ってもよい。ドーピングの工程の後、半導体層は、活性層内の第１ドープ領域ＤＲ１に対応する高ドーピングソース接触領域２０８１及び活性層内の第３ドープ領域ＤＲ３に対応する高ドーピングドレイン接触領域２０９１を含むようになる。
【００７６】
図６Ｆを参照すると、いくつかの実施形態における工程には、第２フォトレジスト層２０７を形成する工程がさらに含まれる。例えば、第１フォトレジスト層の厚さと幅を小さくすることで第２フォトレジスト層２０７を形成してもよい。いくつかの実施形態において、第２フォトレジスト層２０７を形成する工程は、第１フォトレジスト層の一部を除去して第２ドープ領域ＤＲ２の少なくとも一部及び第４ドープ領域ＤＲ４の少なくとも一部に対応する半導体層の部分を露出する工程を含む。第２フォトレジスト層２０７の厚さは実質的に均一であってもよい。いくつかの実施形態における工程には、第２フォトレジスト層２０７をマスク板として用いて第２フォトレジスト層２０７（例えば、第２ドープ領域ＤＲ２の少なくとも一部及び第４ドープ領域ＤＲ４の少なくとも一部）を形成する工程で露出された半導体層の部分をドーピングする工程をさらに含む。低ドーピング注入処理によりドーピングを行ってもよい。ドーピングの工程の後、半導体層は、活性層内の第２ドープ領域ＤＲ２に対応する低ドーピングソース接触領域２０８２、及び活性層内の第４ドープ領域ＤＲ４に対応する低ドーピングドレイン接触領域２０９２を含む。
【００７７】
いくつかの実施形態における工程には、第１ドープ領域２０８１及び第２ドープ領域２０８２の第２バッファ層３０３から離れた側にソース電極を形成する工程と、第３ドープ領域２０９１及び第４ドープ領域２０９２の第２バッファ層３０３から離れた側にドレイン電極４００を形成する工程とがさらに含まれ、ソース電極３００は第１ドープ領域２０８１及び第２ドープ領域２０８２と接触し、ドレイン電極４００は第３ドープ領域２０９１及び第４ドープ領域２０９２と接触する。いくつかの実施形態における方法には、第２バッファ層３０３のベース基板２０１から離れた側に第１電極層２１２を形成する工程がさらに含まれる。
【００７８】
図６Ｇを参照すると、いくつかの実施形態における工程には、薄膜トランジスタ及び第２バッファ層３０３のベース基板２０１から離れた側にパッシベーション層２１１を形成する工程と、パッシベーション層２１１の第２バッファ層３０３から離れた側にゲート電極４０２を形成する工程とがさらに含まれる。
【００７９】
図７は、本開示のいくつかの実施形態による表示基板を示す断面図である。図７の表示基板における薄膜トランジスタは、ボトムゲート型薄膜トランジスタである。図７を参照すると、いくつかの実施形態における薄膜トランジスタの製造方法は、第１ドープ領域２０８１及び第２ドープ領域２０８２の第１バッファ層２０３から離れた側にソース電極３００を形成する工程と、第３ドープ領域２０９１及び第４ドープ領域２０９２の第１バッファ層２０３から離れた側にドレイン電極４００を形成する工程とをさらに含み、ソース電極３００は第１ドープ領域２０８１及び第２ドープ領域２０８２と接触し、ドレイン電極４００は第３ドープ領域２０９１及び第４ドープ領域２０９２と接触する。いくつかの実施形態における方法は、薄膜トランジスタ及び第１バッファ層２０３のベース基板２０１から離れた側にパッシベーション層２１１を形成する工程と、パッシベーション層２１１の第１バッファ層２０３から離れた側に第１電極層２１２を形成する工程と、第１電極層２１２及びパッシベーション層２１１の第１バッファ層２０３から離れた側に絶縁層２１４を形成する工程と、絶縁層２１４及びパッシベーション層２１１を貫通するビア２１５を形成する工程と、絶縁層２１４のパッシベーション層２１１から離れた側に、ビア２１５を介してドレイン電極４００と電気的に接続される第２電極層２１３を形成する工程とをさらに含む。第１電極層２１２は共通電極層であり、第２電極層２１３は画素電極層であってもよい。
【００８０】
それ故、図７の表示基板は、ベース基板２０１、ベース基板２０１上のゲート電極２０２、ゲート電極２０２のベース基板２０１から離れた側に設けられた第１バッファ層２０３、及び１バッファ層２０３のベース基板２０１から離れた側に設けられた活性層を有する。活性層は、第１ドープ領域２０８１、第２ドープ領域２０８２、第３ドープ領域２０９１及び第４ドープ領域２０９２を含む。第１ドープ領域２０８１は第２ドープ領域２０８２よりドーパント濃度が高く、第３ドープ領域２０９１は第４ドープ領域２０９２よりドーパント濃度が高い。表示基板は、活性層の第１バッファ層２０３から離れた側にソース電極３００及びドレイン電極４００をさらに含み、ソース電極３００は第１ドープ領域２０８１及び第２ドープ領域２０８２に接触し、ドレイン電極４００は第３ドープ領域２０９１及び第４ドープ領域２０９２に接触する。表示基板は、薄膜トランジスタ及び第１バッファ層２０３のベース基板２０１から離れた側に設けられたパッシベーション層２１１、パッシベーション層２１１の第１バッファ層２０３から離れた側に設けられた第１電極層２１２、及び第１電極層２１２及びパッシベーション層２１１の第１バッファ層２０３から離れた側に設けられた絶縁層２１４、絶縁層２１４及びパッシベーション層２１１を貫通するビア２１５、絶縁層２１４のパッシベーション層２１１から離れた側に設けられ、ビア２１５を介してドレイン電極４００に電気的に接続される第２電極層２１３をさらに含む。第１電極層２１２は共通電極層であり、第２電極層２１３は画素電極層であってもよい。
【００８１】
図８は、本開示のいくつかの実施形態による表示基板を示す断面図である。図８の表示基板における薄膜トランジスタは、トップゲート型薄膜トランジスタである。図８を参照すると、いくつかの実施形態において、薄膜トランジスタの製造方法は、第１ドープ領域２０８１及び第２ドープ領域２０８２の第２バッファ層３０３から離れた側にソース電極３００を形成する工程と、第３ドープ領域２０９１及び第４ドープ領域２０９２の第２バッファ層３０３から離れた側にドレイン電極４００を形成する工程とをさらに含み、ソース電極３００は第１ドープ領域２０８１及び第２ドープ領域２０８２に接触し、ドレイン電極４００は第３ドープ領域２０９１及び第４ドープ領域２０９２に接触する。いくつかの実施形態における方法は、第２バッファ層３０３のベース基板２０１から離れた側に第１電極層２１２を形成し、薄膜トランジスタ及び第２バッファ層３０３のベース基板２０１から離れた側にパッシベーション層２１１を形成する工程と、パッシベーション層２１１の第２バッファ層３０３から離れた側にゲート電極４０２を形成する工程と、ゲート電極４０２及びパッシベーション層２１１の第２バッファ層３０３から離れた側に絶縁層２１４を形成する工程と、絶縁層２１４及びパッシベーション層２１１を貫通するビア２１５を形成する工程と、絶縁層２１４のパッシベーション層２１１から離れた側に、ビア２１５を介してドレイン電極４００に電気的に接続する第２電極層２１３を形成する工程とをさらに含む。第１電極層２１２は共通電極層であり、第２電極層２１３は画素電極層であってもよい。
【００８２】
それ故、図８の表示基板は、ベース基板２０１、ベース基板２０１上に設けられた遮光層３０２、遮光層３０２のベース基板２０１から離れた側に設けられた第２バッファ層３０３、及び第２バッファ層３０３のベース基板２０１から離れた側に設けられた活性層を含む。活性層は、第１ドープ領域２０８１、第２ドープ領域２０８２、第３ドープ領域２０９１及び第４ドープ領域２０９２を含む。第１ドープ領域２０８１は第２ドープ領域２０８２よりドーパント濃度が高く、第３ドープ領域２０９１は第４ドープ領域２０９２よりドーパント濃度が高い。表示基板は、活性層の第２バッファ層３０３から離れた側にソース電極３００及びドレイン電極４００をさらに含み、ソース電極３００は第１ドープ領域２０８１及び第２ドープ領域２０８２と接触し、ドレイン電極４００は第３ドープ領域２０９１及び第４ドープ領域２０９２と接触する。表示基板は、第２バッファ層３０３のベース基板２０１から離れた側に設けられた第１電極層２１２、薄膜トランジスタ及び第２バッファ層３０３のベース基板２０１から離れた側に設けられたパッシベーション層２１１、パッシベーション層２１１の第２バッファ層３０３から離れた側に設けられたゲート電極４０２、ゲート電極４０２及びパッシベーション層２１１の第２バッファ層３０３から離れた側に設けられた絶縁層２１４、絶縁層２１４及びパッシベーション層２１１を貫通するビア２１５、絶縁層２１４のパッシベーション層２１１から離れた側に設けられ、ビア２１５を介してドレイン電極４００に電気的に接続する第２電極層２１３をさらに含む。第１電極層２１２は共通電極層であり、第２電極層２１３は画素電極層であってもよい。
【００８３】
様々な適切な絶縁材料及び様々な適切な製造方法を用いてパッシベーション層を作製することができる。例えば、プラズマ強化化学気相成長（ＰＥＣＶＤ）処理により絶縁材料を基板上に積層し、パターニングを行ってもよい。パッシベーション層を作製するのに適した絶縁材料の例には、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｙ、例えば、Ｓｉ３Ｎ４）、酸窒化ケイ素（ＳｉＯｘＮｙ）が含まれるがこれらに限らない。
【００８４】
様々な適切な電極材料及び様々な適切な製造方法を用いて画素電極を作製することができる。例えば、蒸着（例えば、プラズマ強化化学気相成長法）、マグネトロンスパッタリング、又は真空蒸着により電極材料を基板に積層してもよい。画素電極を作製する適切な電極材料の例には、酸化インジウムスズ及び酸化インジウム亜鉛等の透明金属酸化物が含まれるがこれらに限らない。
【００８５】
図７及び図８の表示基板において、画素電極層（例えば、第２電極層２１３）はパッシベーション層２１１の共通電極層（例えば、第１電極層２１２）から離れた側に設けられる。いくつかの実施形態において、共通電極層はパッシベーション層２１１の画素電極層から離れた側に設けられる。
【００８６】
他の側面において、本開示は、チャネル領域、ソース接触領域及びドレイン接触領域を含む活性層を有する薄膜トランジスタを提供する。いくつかの実施形態において、ソース接触領域は、第１ドープ領域、及び第１ドープ領域とチャネル領域との間に設けられる第２ドープ領域とを含み、ドレイン接触領域は、第３ドープ領域、及び第３ドープ領域とチャネル領域との間に設けられる第４ドープ領域を含み、第１ドープ領域は第２ドープ領域よりドーパント濃度が高く、第３ドープ領域は第４ドープ領域よりドーパント濃度が高い。第２ドープ領域は、複数の第２ドーピングサブ領域を含み、複数の第２ドーピングサブ領域におけるドーパント濃度は第１ドープ領域からチャネル領域の方向に向かって減少し、第４ドープ領域は複数の第４ドーピングサブ領域を含み、複数の第４ドーピングサブ領域におけるドーパント濃度は第３ドープ領域からチャネル領域の方向に向かって減少する。
【００８７】
他の側面において、本開示は、本明細書に記載の方法により製造される薄膜トランジスタを提供する。薄膜トランジスタは、複数の低ドーピングサブ領域、及びオプションでドーピングされないサブ領域を含む低ドープ領域を有してもよい。薄膜トランジスタは、複数の低ドーピングソース接触サブ領域、及びオプションでドーピングされないソース接触サブ領域を含む低ドーピングソース接触領域を有してもよい。薄膜トランジスタは、複数の低ドーピングドレイン接触サブ領域、及びオプションでドーピングされないドレイン接触サブ領域を有する低ドーピングドレイン接触領域を有してもよい。そのような薄膜トランジスタの例を図２Ｊと図３Ｉに示した。
【００８８】
図２Ｊ又は図３Ｉに示す薄膜トランジスタの作製にあたり少なくとも２つの方法を用いることができる。どちらの方法においても、第２フォトレジスト層を段階的、部分的に除去した後で段階的にドーピング処理を行う。１つ目の方法においては、第２フォトレジスト層が部分的に除去される都度、半導体層の新たに露出された部分のみに段階的ドーピングを施す。２つ目の方法では、第２フォトレジスト層が部分的に除去される都度、半導体層の露出されたすべての部分に段階的ドーピングを施す。
【００８９】
第１実施例において、この方法は、第１フォトレジスト層の一部を除去して第２ドープ領域の少なくとも一部及び第４ドープ領域の少なくとも一部に対応する半導体層の第１部分を露出することで第２フォトレジスト層を形成する工程と、第２フォトレジスト層をマスク板として用いて半導体層の第１部分をドーピングする工程とを含む。半導体層の第１部分をドーピングする工程は、半導体層の第１部分のみに限定して行ってもよい。半導体層の第１部分をドーピングする工程は、低ドーピング注入処理であってもよい。半導体層の第１部分をドーピングした後、第１ドープ領域及び第３ドープ領域に対応する半導体層の領域は半導体層の第１部分よりドーパント濃度が高くなる。さらに、半導体層の第１部分をドーピングした後、この方法は、第２フォトレジスト層の第１部分を除去して第２ドープ領域の第１追加部分及び第４ドープ領域の第１追加部分に対応する半導体層の第１追加部分を露出する工程と、第１の残余の第２フォトレジスト層をマスク板として用いて半導体層の第１追加部分をドーピングする工程と、第２フォトレジスト層の第２部分を除去して第２ドープ領域の第２追加部分及び第４ドープ領域の第２追加部分に対応する半導体層の第２追加部分を露出する工程と、第２の残余の第２フォトレジスト層をマスク板として用いて半導体層の第２追加部分をドーピングする工程と、第２フォトレジスト層の第３部分を除去して第２ドープ領域の第３追加部分及び第４ドープ領域の第３追加部分に対応する半導体層の第３追加部分を露出する工程とをさらに含む。上記工程は、第３の残余の第２フォトレジスト層をマスク板として用いて半導体層の第３追加部分をドーピングする工程をさらに含んでもよい。第２ドープ領域の第１追加部分は、チャネル領域と第１フォトレジスト層の一部が除去されると露出される第２ドープ領域の部分との間に設けられ、第４ドープ領域の第１追加部分は、チャネル領域と第１フォトレジスト層の一部が除去されると露出される第４ドープ領域の部分との間に設けられる。第２ドープ領域の第２追加部分は、チャネル領域と第２ドープ領域の第１追加部分との間に設けられ、第４ドープ領域の第２追加部分は、チャネル領域と第４ドープ領域の第１追加部分との間に設けられる。第２ドープ領域の第３追加部分は、チャネル領域と第２ドープ領域の第２追加部分との間に設けられ、第４ドープ領域の第３追加部分は、チャネル領域と第４ドープ領域の第２追加部分との間に設けられる。半導体層の第１部分は、半導体層の第１追加部分よりドーパント濃度が高い。半導体層の第１追加部分は半導体層の第２追加部分よりドーパント濃度が高い。半導体層の第２追加部分は半導体層の第３追加部分よりドーパント濃度が高い。半導体層の第３追加部分にドーピングを施さなくてもよい。
【００９０】
第２実施例において、この方法は、第１フォトレジスト層の第１部分を除去して第２ドープ領域の少なくとも一部及び第４ドープ領域の少なくとも一部に対応する半導体層の第１部分を露出することで第２フォトレジスト層を形成する工程と、第２フォトレジスト層をマスク板として用いて半導体層の第１部分をドーピングする工程とを含む。半導体層の第１部分をドーピングする工程は、同一の工程において、第１ドープ領域及び第３ドープ領域に対応する半導体層の領域、並びに半導体層の第１部分をドーピングして行ってもよい。ドーピング処理は高ドーピング注入処理であってもよい。ドーピング処理後、第１ドープ領域及び第３ドープ領域に対応する半導体層の領域は半導体層の第１部分よりドーパント濃度が高いが、これは、第１ドープ領域及び第３ドープ領域に対応する半導体層の領域については２回ドーピングが行われている一方、半導体層の第１部分についてはこれまでのところ１回しかドーピングが行われていないためである。半導体層の第１部分をドーピングした後、この方法は、第２フォトレジスト層の第１部分を除去して第２ドープ領域の第１追加部分及び第４ドープ領域の第１追加部分に対応する半導体層の第１追加部分を露出する工程と、同一の工程において、第１ドープ領域及び第３ドープ領域に対応する半導体層の領域、並びに半導体層の第１部分及び第１追加部分をドーピングする工程と、第２フォトレジスト層の第２部分を除去して第２ドープ領域の第２追加部分及び第４ドープ領域の第２追加部分に対応する半導体層の第２追加部分を露出する工程と、同一の工程において、第１ドープ領域及び第３ドープ領域に対応する半導体層の領域、半導体層の第１部分、並びに半導体層の第１及び第２追加部分をドーピングする工程と、第２フォトレジスト層の第３部分を除去して第２ドープ領域の第３追加部分及び第４ドープ領域の第３追加部分に対応する半導体層の第３追加部分を露出する工程とをさらに含む。この工程は、同一の工程において、第１ドープ領域及び第３ドープ領域に対応する半導体層の領域、半導体層の半導体層の第１部分、並びに第１、第２及び第３追加部分をドーピングする工程をさらに含んでもよい。第２ドープ領域の追加部分は、チャネル領域と第１フォトレジスト層の一部が除去されると露出される第２ドープ領域の部分との間に設けられ、第４ドープ領域の追加部分は、チャネル領域と第１フォトレジスト層の一部が除去されると露出される第４ドープ領域の部分との間に設けられる。半導体層の第１部分は半導体層の第２部分よりドーパント濃度が高い。ソース接触領域におけるドーパント濃度は、第１ドープ領域からチャネル領域の方向に向かって低くなる。ドレイン接触領域におけるドーパント濃度は第３ドープ領域からチャネル領域の方向に向かって低くなる。第２ドープ領域の第１追加部分は、チャネル領域と第１フォトレジスト層の一部が除去されると露出される第２ドープ領域の部分との間に設けられ、第４ドープ領域の第１追加部分は、チャネル領域と第１フォトレジスト層の一部が除去されると露出される第４ドープ領域の部分との間に設けられる。第２ドープ領域の第２追加部分は、チャネル領域と第２ドープ領域の第１追加部分との間に設けられ、第４ドープ領域の第２追加部分は、チャネル領域と第４ドープ領域の第１追加部分との間に設けられる。第２ドープ領域の第３追加部分は、チャネル領域と第２ドープ領域の第２追加部分との間に設けられ、第４ドープ領域の第３追加部分は、チャネル領域と第４ドープ領域の第２追加部分との間に設けられる。半導体層の第１部分は、半導体層の第１追加部分よりドーパント濃度が高い。半導体層の第１追加部分は半導体層の第２追加部分よりドーパント濃度が高い。半導体層の第２追加部分は半導体層の第３追加部分よりドーパント濃度が高い。半導体層の第３追加部分にはドーピングを施さなくてもよい。
【００９１】
他の側面において、本開示は、本明細書に記載の薄膜トランジスタを有するか、または本明細書に記載の方法により製造された薄膜トランジスタを有する表示基板を提供する。
【００９２】
他の側面において、本開示は、本明細書に記載の表示基板を有する表示パネルを提供する。
【００９３】
他の側面において、本開示は、本明細書に記載の表示パネルを有する表示装置を提供する。表示装置は、液晶表示装置であってもよい。表示装置は、有機発光ダイオード表示装置であってもよい。適切な表示装置の例には、電子ペーパー、携帯電話、タブレットコンピュータ、テレビ、モニタ、ノートパソコン、電子アルバム、ＧＰＳ等が含まれるがこれらに限定されない。
【００９４】
本発明は、特に、従来技術における制限及び欠点に起因する一つ以上の課題を実質的に解消する、薄膜トランジスタ、表示基板、及び表示基板を有する表示パネル、並びにそれらの製造方法を提供する。本発明の方法及び装置においていくつかの独自の効果が得られる。１つ目として、この製造工程ではフォトレジスト材料層を形成することが１回のみ求められるので、製造工程が簡素化され、製造時間が短縮され、製造コストが低減する。２つ目に、アッシングされたフォトレジスト層をマスク板として用いて半導体層内で段階的ドーピングすることで、半導体層内で精確にドーピングすることができる。３つ目に、この方法は、トップゲート型薄膜トランジスタとボトムゲート型薄膜トランジスタの両方を製造するのに都合が良いため、様々な応用に適している。４つ目に、本発明の方法により、従来の表示パネルに見られるゲート絶縁層内のブライトスポット欠陥の問題を解消できる。
【００９５】
本発明の実施形態に関する以上の記載は例示と説明を目的としており、全てを網羅している訳ではなく、また開示された形態そのものに本発明を限定するものでもない。それ故、上記記載は限定ではなく例示を目的としていると見なすべきであり、多くの変更や変形は当業者にとって明らかであろう。本発明の原理とそれが実際に適用される最良の形態を最も説明しやすいような実施形態を選択し、それについて記載することで、特定の用途又は想定される適用に適した本発明の様々な実施形態及び様々な変更を当業者に理解させることを目的としている。本明細書と共に添付された特許請求の範囲及びその均等物により本発明の範囲を定義することが意図され、別途示唆しない限り、すべての用語は合理的な範囲内で最も広く解釈されるべきである。従って、「本発明」、「本開示」又はこれに類する用語は特許請求の範囲を必ずしも特定の実施形態に限定せず、本発明の例示的な実施形態に対する参照は本発明への限定を示唆するものではなく、かかる限定を推論すべきではない。本発明は添付された特許請求の範囲の構想と範囲のみにより限定される。さらに、これらの特許請求の範囲では後に名詞又は要素を伴って「第１」「第２」等という表現を用いる場合がある。特定の数量が示されていない限り、このような用語は専用語であると理解すべきであり、修飾された要素の数量が上記専用語により限定されると解釈してはならない。記載した効果及び利点はいずれも本発明のすべての実施形態に適用されるとは限らない。当業者であれば、以下の特許請求の範囲により定義される本発明の範囲から逸脱せずに、記載した実施形態を変形できることが理解されよう。さらに、以下の特許請求の範囲に明記されているか否かを問わず、本開示の要素及び部品のいずれも公衆に捧げる意図はない。
【符号の説明】
【００９６】
２０１  ベース基板
２０２  ゲート電極層
２０３  第１バッファ層
２０４  半導体材料層
２０５  第３フォトレジスト層
２０６  第１フォトレジスト層
２０７  第２フォトレジスト層
２１１  パッシベーション層
２１２  第１電極層
２１３  第２電極層
２１４  絶縁層
２１５  ビア
３００  ソース電極
３０２  遮光層
３０３  第２バッファ層
４００  ドレイン電極
４０２  ゲート電極
２０４１  半導体層
２０５１  第１部分
２０５２  第２部分
２０８１  高ドーピングソース接触領域
２０８２  低ドーピングソース接触領域
２０８３  第２ドーピングサブ領域
２０８４  第２ドーピングサブ領域
２０９１  第３ドープ領域
２０９２  第４ドーピングサブ領域
２０９３  第４ドーピングサブ領域
２０９４  第４ドーピングサブ領域
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図３Ａ】
2019522345.tif 000014
【図３Ｂ】
2019522345.tif 000015
【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図７】
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【図８】
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【国際調査報告】
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