(57)【要約】可変コンデンサを制御するための方法、システム、および装置を提供する。１つの態様では、コンデンサ、第１トランジスタ、第２トランジスタ、および制御回路を備える可変容量素子を特徴とする。制御回路は、第１の時間に入力電流のゼロ交差を検出することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。第１トランジスタをオフに切り換える。コンデンサの両端の電圧がゼロの時に第１トランジスタをオンに切り換えるための第１遅延期間を推定する。第１の時間から第１遅延期間の後に、第１トランジスタをオンに切り換える。第２の時間に入力電流のゼロ交差を検出する。第２トランジスタをオフに切り換える。コンデンサの両端の電圧がゼロの時に第２トランジスタをオンに切り換えるための第２遅延期間を推定する。第２の時間から第２遅延期間の後に、第２トランジスタをオンに切り換える。
2019512162.tif 000002
【特許請求の範囲】
【請求項１】
コンデンサと、
第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを備え、前記第１トランジスタドレイン端子は、前記コンデンサの第１端子に電気的に接続される、第１トランジスタと、
第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを備え、前記第２トランジスタドレイン端子は、前記コンデンサの第２端子に電気的に接続され、前記第２トランジスタソース端子は、前記第２トランジスタソース端子に電気的に接続される、第２トランジスタと、
前記第１トランジスタゲート端子と前記第２トランジスタゲート端子とに結合された制御回路と、
を備える可変容量素子において、
前記制御回路は、
第１の時間に入力電流の第１ゼロ交差を検出するステップと、
前記第１の時間から第１遅延期間の後に、前記第１トランジスタをオフにするステップであって、前記第１遅延期間の長さは入力値によって制御されるステップと、
前記第１の時間の後の第２の時間に、前記入力電流の第２ゼロ交差を検出するステップと、
前記第１トランジスタをオフに切り換えてから前記第２ゼロ交差を検出するまでの経過時間を測定するステップと、
前記経過時間に基づいてカウンタを設定するステップと、
前記カウンタに基づく第２遅延期間の後に、前記第１トランジスタをオンに切り換えるステップと、
を含む動作を行うことで、前記コンデンサの実効キャパシタンスを調整するように構成されることを特徴とする、可変容量素子。
【請求項２】
前記動作はさらに、
前記第２の時間から前記第１遅延期間の後に、前記第２トランジスタをオフに切り換えるステップと、
前記第２の時間の後の第３の時間に、前記入力電流の第３ゼロ交差を検出するステップと、
前記第２トランジスタをオフに切り換えてから前記第３ゼロ交差を検出するまでの第２経過時間を測定するステップと、
前記第２経過時間に基づいて第２カウンタを設定するステップと、
前記第２カウンタに基づく第３遅延期間の後に、前記第２トランジスタをオンに切り換えるステップと、
を含む、請求項１に記載の可変容量素子。
【請求項３】
前記コンデンサの前記実効キャパシタンスは前記入力値によって制御される、請求項１または２に記載の可変容量素子。
【請求項４】
前記入力値は位相遅延値であり、前記第１遅延期間は
【数１】
2019512162.tif 000025
に等しく、ここでφは前記位相遅延値を表し、Ｔは前記入力電流の周期を表す、請求項１から３のいずれか一項に記載の可変容量素子。
【請求項５】
前記経過時間に基づいて前記カウンタを設定するステップは、測定された前記経過時間と所定の遅延期間とを合わせた時間に前記カウンタを設定するステップを含む、請求項１から４のいずれか一項に記載の可変容量素子。
【請求項６】
前記所定の遅延期間は８００ｎｓ未満である、請求項５に記載の可変容量素子。
【請求項７】
前記第１トランジスタおよび前記第２トランジスタは、シリコンＭＯＳＦＥＴトランジスタ、シリコンカーバイドＭＯＳＦＥＴトランジスタ、または窒化ガリウムＭＯＳＦＥＴトランジスタからなるグループから選択される、請求項１から６のいずれか一項に記載の可変容量素子。
【請求項８】
前記第１トランジスタをオンに切り換えるステップは、前記第１トランジスタを介するボディダイオードの導通の検出に応答して、前記第１トランジスタをオンに切り換えるステップを含む、請求項１から７のいずれか一項に記載の可変容量素子。
【請求項９】
前記第１トランジスタを介する前記ボディダイオードの導通は、前記コンデンサの両端のゼロ電圧状態を示す、請求項８に記載の可変容量素子。
【請求項１０】
請求項１から９のいずれか一項に記載の可変容量素子を備える、高電圧インピーダンス整合システム。
【請求項１１】
請求項１から９のいずれか一項に記載の可変容量素子に電気的に結合された誘導コイルを備える、高出力無線エネルギー伝送システム。
【請求項１２】
コンデンサと、
第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを備え、前記第１トランジスタドレイン端子は前記コンデンサの第１端子に電気的に接続される、第１トランジスタと、
第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを備え、前記第２トランジスタドレイン端子は前記コンデンサの第２端子に電気的に接続され、前記第２トランジスタソース端子は前記第２トランジスタソース端子に電気的に接続される、第２トランジスタと、
前記第１トランジスタゲート端子と前記第２トランジスタゲート端子とに結合された制御回路と、
を備える可変容量素子において、
前記制御回路は、
位相遅延値に基づいて第１遅延期間を決定するステップと、
前記位相遅延値に基づいて第２遅延期間を決定するステップであって、前記第２遅延期間は前記第１遅延期間よりも長いステップと、
第１の時間に入力電流の第１ゼロ交差を検出するステップと、
前記第１の時間から前記第１遅延期間の後に、前記第１トランジスタをオフに切り換えるステップと、
前記第１の時間から前記第２遅延期間の後に、前記第１トランジスタをオンに切り換えるステップと、
前記第１の時間の後の第２の時間に、前記入力電流の第２ゼロ交差を検出するステップと、
前記第２の時間から前記第１遅延期間の後に、前記第２トランジスタをオフに切り換えるステップと、
前記第２の時間から前記第２遅延期間の後に、前記第２トランジスタをオンに切り換えるステップと、
を含む動作を行うことで、前記コンデンサの実効キャパシタンスを調整するように構成されることを特徴とする、可変容量素子。
【請求項１３】
前記コンデンサの前記実効キャパシタンスは、前記位相遅延値によって制御される、請求項１２に記載の可変容量素子。
【請求項１４】
前記第１遅延期間は
【数２】
2019512162.tif 000026
に等しく、ここでφは前記位相遅延値を表し、Ｔは前記入力電流の周期を表す、請求項１２または１３に記載の可変容量素子。
【請求項１５】
前記第２遅延期間は
【数３】
2019512162.tif 000027
に等しく、ここでφは前記位相遅延値を表し、Ｔは前記入力電流の周期を表す、請求項１２から１４のいずれか一項に記載の可変容量素子。
【請求項１６】
前記第１の時間から前記第２遅延期間の後に、前記第１トランジスタをオンに切り換えるステップは、前記第１の時間から前記第２遅延期間の後に一定の時間遅延に続いて前記第１トランジスタをオンに切り換えるステップを含む、請求項１５に記載の可変容量素子。
【請求項１７】
前記第１の時間から前記第２遅延期間の後に前記第１トランジスタをオンに切り換えるステップは、前記第１トランジスタを介するボディダイオードの導通の検出に応答して前記第１トランジスタをオンに切り換えるステップを含む、請求項１２から１６のいずれか一項に記載の可変容量素子。
【請求項１８】
前記第１トランジスタを介する前記ボディダイオードの導通は、前記コンデンサの両端のゼロ電圧状態を示す、請求項１７に記載の可変容量素子。
【請求項１９】
前記第１トランジスタおよび前記第２トランジスタは、シリコンＭＯＳＦＥＴトランジスタ、シリコンカーバイドＭＯＳＦＥＴトランジスタ、または窒化ガリウムＭＯＳＦＥＴトランジスタからなるグループから選択される、請求項１２から１８のいずれか一項に記載の可変容量素子。
【請求項２０】
請求項１２から１９のいずれか一項に記載の可変容量素子を備える、高電圧インピーダンス整合システム。
【請求項２１】
請求項１２から１９のいずれか一項に記載の可変容量素子に電気的に結合された誘導コイルを備える、高出力無線エネルギー伝送システム。
【請求項２２】
コンデンサと、
第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを備え、前記第１トランジスタドレイン端子が前記コンデンサの第１端子に電気的に接続される、第１トランジスタと、
第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを備え、前記第２トランジスタドレイン端子は前記コンデンサの第２端子に電気的に接続され、前記第２トランジスタソース端子は前記第２トランジスタソース端子に電気的に接続される、第２トランジスタと、
前記第１トランジスタゲート端子と前記第２トランジスタゲート端子とに結合された制御回路と、
を備える可変容量素子において、
前記制御回路は、
入力電流のゼロ交差に対応するようにタイミング調整されたピークおよび谷を有する交互のランプ信号を生成するステップと、
前記ランプ信号が第１基準値と横切ることに応答して前記第１トランジスタをオフに切り換えるステップと、
前記ランプ信号が前記第１基準値を横切った後、前記第１トランジスタを介するボディダイオードの導通を検出したことに応答して、前記第１トランジスタをオンに切り換えるステップと、
前記ランプ信号が第２基準値を横切ることに応答して、前記第２トランジスタをオフに切り換えるステップと、
前記ランプ信号が前記第２基準値を横切った後に、前記第１トランジスタを介するボディダイオードの導通を検出したことに応答して、前記第２トランジスタをオンに切り換えるステップと、
を含む動作を行うことで、前記コンデンサの実効キャパシタンスを調整するように構成されることを特徴とする、可変容量素子。
【請求項２３】
前記コンデンサの実効キャパシタンスは、前記第１基準値および前記第２基準値によって制御される、請求項２２に記載の可変容量素子。
【請求項２４】
前記第２基準値は、前記第１基準値の負である値を有する、請求項２２または２３に記載の可変容量素子。
【請求項２５】
前記第１トランジスタをオンに切り換えるステップは、前記ランプ信号のピークに続いて前記ランプ信号が前記第１基準値を横切った後に、一定の時間遅延に続いて前記第１トランジスタをオンに切り換えるステップを含む、請求項２２から２４のいずれか一項に記載の可変容量素子。
【請求項２６】
前記第１トランジスタをオンに切り換えるステップは、前記ランプ信号のピークに続いて前記ランプ信号が前記第１基準値を横切った後に、前記第１トランジスタを介するボディダイオードの導通を検出したことに応答して、前記第１トランジスタをオンに切り換えるステップを含む、請求項２２から２５のいずれか一項に記載の可変容量素子。
【請求項２７】
前記第１トランジスタを介する前記ボディダイオードの導通は、前記コンデンサの両端のゼロ電圧状態を示す、請求項２２から２６のいずれか一項に記載の可変容量素子。
【請求項２８】
前記第１トランジスタおよび前記第２トランジスタは、シリコンＭＯＳＦＥＴトランジスタ、シリコンカーバイドＭＯＳＦＥＴトランジスタ、または窒化ガリウムＭＯＳＦＥＴトランジスタからなるグループから選択される、請求項２２から２７のいずれか一項に記載の可変容量素子。
【請求項２９】
請求項２２から２８のいずれか一項に記載の可変容量素子を備える、高電圧インピーダンス整合システム。
【請求項３０】
請求項２２から２８のいずれか一項に記載の可変容量素子に電気的に結合された誘導コイルを備える、高出力無線エネルギー伝送システム。
【請求項３１】
コンデンサと、
第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを備え、前記第１トランジスタドレイン端子は、前記コンデンサの第１端子に電気的に接続される、第１トランジスタと、
第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを備え、前記第２トランジスタドレイン端子は前記コンデンサの第２端子に電気的に接続され、前記第２トランジスタソース端子は前記第２トランジスタソース端子に電気的に接続される、第２トランジスタと、
前記第１トランジスタゲート端子と前記第２トランジスタゲート端子とに結合された制御回路と、
を備える可変容量素子において、
前記制御回路は、
第１の時間に入力電流のゼロ交差を検出するステップと、
前記第１トランジスタをオフに切り換えるステップと、
入力値に基づいて、前記コンデンサの両端の電圧がゼロの時に前記第１トランジスタをオンに切り換えるための第１遅延期間を推定するステップと、
前記第１の時間から前記第１遅延期間の後に、前記第１トランジスタをオンに切り換えるステップと、
第２の時間に前記入力電流のゼロ交差を検出するステップと、
前記第２トランジスタをオフに切り換えるステップと、
前記入力値に基づいて、前記コンデンサの両端の電圧がゼロの時に前記第２トランジスタをオンに切り換えるための第２遅延期間を推定するステップと、
前記第２の時間から前記第２遅延期間の後に、前記第２トランジスタをオンに切り換えるステップと、
を含む動作を行うことで、前記コンデンサの実効キャパシタンスを調整するように構成されることを特徴とする、可変容量素子。
【請求項３２】
前記コンデンサの前記実効キャパシタンスは、前記入力値によって制御される、請求項３１に記載の可変容量素子。
【請求項３３】
前記第１遅延期間は、
【数４】
2019512162.tif 000028
に等しく、ここでφは前記入力値を表し、Ｔは前記入力電流の周期を表す、請求項３１または３２に記載の可変容量素子。
【請求項３４】
前記第１の時間から前記第１遅延期間の後に、前記第１トランジスタをオンに切り換えるステップは、前記第１の時間から前記第１遅延期間の後に一定の遅延期間に続いて前記第１トランジスタをオンに切り換えるステップを含む、請求項３１から３３のいずれか一項に記載の可変容量素子。
【請求項３５】
前記第１の時間から前記第１遅延期間の後に、前記第１トランジスタをオンに切り換えるステップは、前記第１トランジスタを介するボディダイオードの導通の検出に応答して前記第１トランジスタをオンに切り換えるステップを含む、請求項３１から３４のいずれか一項に記載の可変容量素子。
【請求項３６】
前記第１トランジスタを介する前記ボディダイオードの導通は、前記コンデンサの両端のゼロ電圧状態を示す、請求項３５に記載の可変容量素子。
【請求項３７】
前記ボディダイオードの導通は、前記第１トランジスタに関連する逆並列ダイオードを介して検出される、請求項３５に記載の可変容量素子。
【請求項３８】
前記動作は、前記入力値に基づいて第３遅延期間を決定するステップをさらに含み、前記第１トランジスタをオフに切り換えるステップは、前記第１の時間から前記第３遅延期間の後に前記第１トランジスタをオフに切り換えるステップを含む、請求項３１から３７のいずれか一項に記載の可変容量素子。
【請求項３９】
前記第３遅延期間は、
【数５】
2019512162.tif 000029
に等しく、ここでφは前記入力値を表し、Ｔは前記入力電流の周期を表す、請求項３８に記載の可変容量素子。
【請求項４０】
前記第１トランジスタおよび前記第２トランジスタは、シリコンＭＯＳＦＥＴトランジスタ、シリコンカーバイドＭＯＳＦＥＴトランジスタ、または窒化ガリウムＭＯＳＦＥＴトランジスタからなるグループから選択される、請求項３１から３９のいずれか一項に記載の可変容量素子。
【請求項４１】
請求項３１から４０のいずれか一項に記載の可変容量素子を備える、高電圧インピーダンス整合システム。
【請求項４２】
請求項３１から４０のいずれか一項に記載の可変容量素子に電気的に結合された誘導コイルを備える、高出力無線エネルギー伝送システム。
【請求項４３】
コンデンサと、
第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを備え、前記第１トランジスタドレイン端子は、前記コンデンサの第１端子に電気的に接続される、第１トランジスタと、
第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを備え、前記第２トランジスタドレイン端子は前記コンデンサの第２端子に電気的に接続され、前記第２トランジスタソース端子は前記第２トランジスタソース端子に電気的に接続される、第２トランジスタと、
前記第１トランジスタゲート端子と前記第２トランジスタゲート端子とに結合された制御回路と、
を備える可変容量素子において、
前記制御回路は、
第１の時間に前記第１トランジスタをオフに切り換えるステップと、
前記第１トランジスタに関連する第１ダイオードを流れる電流を検出した後に前記第１トランジスタをオンに切り換えるステップと、
第２の時間に前記第２トランジスタをオフに切り換えるステップと、
前記第２トランジスタに関連する第２ダイオードを流れる電流を検出した後に、前記第２トランジスタをオンに切り換えるステップと、
を含む動作を行うことで、前記コンデンサの実効キャパシタンスを調整するように構成されることを特徴とする、可変容量素子。
【請求項４４】
前記第１ダイオードは前記第１トランジスタと電気的に並列に接続され、前記第２ダイオードは前記第２トランジスタと電気的に並列に接続される、請求項４３に記載の可変容量素子。
【請求項４５】
前記第１ダイオードは前記第１トランジスタのボディダイオードであり、前記第２ダイオードは前記第２トランジスタのボディダイオードである、請求項４３または４４に記載の可変容量素子。
【請求項４６】
前記第１トランジスタと前記第２トランジスタとに電気的に接続されたボディダイオード導通センサをさらに含む、請求項４３から４５のいずれか一項に記載の可変容量素子。
【請求項４７】
前記ボディダイオード導通センサは前記制御回路に結合されて、前記第１ダイオードを介し、かつ前記第２ダイオードを介する、前記ボディダイオードの導通の開始を示す信号を提供する、請求項４６に記載の可変容量素子。
【請求項４８】
前記ボディダイオード導通センサは、前記第１トランジスタと前記第２トランジスタとの間に電気的に接続された検出抵抗器を含む、請求項４６または４７に記載の可変容量素子。
【請求項４９】
前記ボディダイオード導通センサは、前記検出抵抗器の１つの端子に電気的に接続された第１入力端子と、前記検出抵抗器の他の端子に電気的に接続された第２入力端子とを備える演算増幅器を含む、請求項４８に記載の可変容量素子。
【請求項５０】
前記ボディダイオード導通センサは、バイポーラ電圧源を用いて動作するように構成される、請求項４６から４９のいずれか一項に記載の可変容量素子。
【請求項５１】
前記ボディダイオード導通センサは、ユニポーラ電圧源を用いて動作するように構成される、請求項４６から４９のいずれか一項に記載の可変容量素子。
【請求項５２】
前記第１トランジスタおよび前記第２トランジスタは、シリコンＭＯＳＦＥＴトランジスタ、シリコンカーバイドＭＯＳＦＥＴトランジスタ、または窒化ガリウムＭＯＳＦＥＴトランジスタからなるグループから選択される、請求項４３から５１のいずれか一項に記載の可変容量素子。
【請求項５３】
請求項４３から５２のいずれか一項に記載の可変容量素子を備える、高電圧インピーダンス整合システム。
【請求項５４】
請求項４３から５２のいずれか一項に記載の可変容量素子に電気的に結合された誘導コイルを備える、高出力無線エネルギー伝送システム。
【請求項５５】
無線電力伝送システムのインピーダンス整合ネットワークであって、
内部ボディダイオードまたはそれに関連する外部逆並列ダイオードを備える、第１トランジスタスイッチング素子および第２トランジスタスイッチング素子と、
前記第１トランジスタスイッチング素子および前記第２トランジスタスイッチング素子の両端に結合されたＰＷＭスイッチトコンデンサと、
ボディダイオードから前記第１トランジスタスイッチング素子および前記第２トランジスタスイッチング素子のチャネルに流れるように電流を調整することによって前記ボディダイオードの導通時間を最小にするように、前記第１トランジスタスイッチング素子および前記第２トランジスタスイッチング素子を制御するように結合されたコントローラと、
を備える、インピーダンス整合ネットワーク。
【請求項５６】
前記コントローラは、ゼロ電圧スイッチングＺＶＳ回路を備え、前記ＰＷＭスイッチトコンデンサと前記第１トランジスタスイッチング素子および前記第２トランジスタスイッチング素子との両端の電圧がゼロに近い、もしくはゼロになる時にスイッチングが生じるように制御することを特徴とする、請求項５５に記載のインピーダンス整合ネットワーク。
【請求項５７】
前記コントローラは、混合信号実装である、請求項５５または５６に記載のインピーダンス整合ネットワーク。
【請求項５８】
前記コントローラは、デジタル信号実装であり、
マイクロコントローラと、
前記マイクロコントローラに送信される出力を有するゼロ交差検出ステージであって、
比較器と、
前記比較器に対する電圧信号を生成する電流センサと、
を備える前記ゼロ交差検出ステージと、
ゼロ交差検出ステージが結合されるパワーステージであって、
前記第１トランジスタスイッチング素子および前記第２トランジスタスイッチング素子を駆動するゲートドライバと、
前記マイクロコントローラによって生成される前記ゲートドライバへの入力信号に対する信号絶縁と、
を備える前記パワーステージと、
を備えることを特徴とする、請求項５５または５６に記載のインピーダンス整合ネットワーク。
【請求項５９】
前記コントローラは、デジタル信号実装であり、前記デジタル信号実装は、
スイッチング周期のサイクルを開始するステップと、
入力電流が上昇している時にゼロ交差検出器により前記入力電流のゼロ交差を検出するステップと、
時間ｔ２で前記第１トランジスタスイッチング素子をオフにするようにスケジューリングするステップ（１００６）であって、ここで
【数６】
2019512162.tif 000030
であり、
Ｔは前記入力電流の周期であり、位相φは前記ＰＷＭスイッチトコンデンサの等価キャパシタンスをおよそ
【数７】
2019512162.tif 000031
に設定する、ステップと、
時刻ｔ５で前記第２トランジスタスイッチング素子をオンにするようにスケジューリングするステップであって、ここで、
【数８】
2019512162.tif 000032
であり、
すべての動作条件で確実にゼロ電圧スイッチングが行われるように遅延Ｔｄｅｌａｙが調整される、ステップと、
前記第２トランジスタスイッチング素子をオンにすることによって前記サイクルを終了させるステップと、
前記第１トランジスタスイッチング素子をオフにするステップと、
前記入力電流が立ち下がっている時に入力電流のゼロ交差を検出するステップと、
時間ｔ６で前記第２トランジスタスイッチング素子をオフにするようにスケジューリングするステップであって、ここで、
【数９】
2019512162.tif 000033
である、ステップと、
時刻ｔ９で前記第２トランジスタスイッチング素子をオンにするようにスケジューリングするステップであって、ここで、
【数１０】
2019512162.tif 000034
である、ステップと、
第１トランジスタスイッチング素子をゼロ電圧スイッチングするステップと、
前記第１トランジスタスイッチング素子をオンにするステップと、
前記第２トランジスタスイッチング素子をオフにするステップと、
前記入力電流がゼロ交差したことを検出して、前記入力電流が上昇している時に次のサイクルを開始するステップと、
【数１１】
2019512162.tif 000035
の後でスイッチング素子をオフにするようにスケジューリングするステップと、
第２トランジスタスイッチング素子をゼロ電圧スイッチングするステップと、
前記第２トランジスタスイッチング素子をオンにするステップと、
次のサイクルの開始に移行するステップと、
を備えることを特徴とする、請求項５５または５６に記載のインピーダンス整合ネットワーク。
【請求項６０】
前記第１トランジスタスイッチング素子および前記第２トランジスタスイッチング素子はＭＯＳＦＥＴデバイスであることを特徴とする、請求項５５から５９のいずれか一項に記載のインピーダンス整合ネットワーク。
【請求項６１】
前記第１トランジスタスイッチング素子および前記第２トランジスタスイッチング素子は、窒化ガリウム（ＧａＮ）トランジスタスイッチング素子またはシリコンカーバイド（ＳｉＣ）トランジスタスイッチング素子である、請求項５５から６０のいずれか一項に記載のインピーダンス整合ネットワーク。
【請求項６２】
前記コントローラは、第１スイッチング素子に対する第１ゲート制御信号を提供し、第２スイッチング素子に対する第２ゲート制御信号を提供し、前記第１スイッチング素子および前記第２スイッチング素子のゲート間のノードに対する基準電位を提供するためのゲート制御モジュールである、請求項５５から６１のいずれか一項に記載のインピーダンス整合ネットワーク。
【請求項６３】
前記ＰＷＭスイッチトコンデンサは、
【数１２】
2019512162.tif 000036
の等価キャパシタンスを提供し、ここでＣ１は前記コンデンサのインピーダンス値であり、φは位相遅延である、請求項５５から６２のいずれか一項に記載のインピーダンス整合ネットワーク。
【請求項６４】
無線電力伝送システムであって、
ソース側回路であって、
前記ソース側回路に電力を供給するインバータと、
請求項５５から６３のいずれか一項に記載のインピーダンス整合ネットワークと、
ソース共振器と、を備えるソース側回路と、
デバイス側回路であって、
デバイス共振器と、
デバイスインピーダンス整合ネットワークと、
整流器と、を備えるデバイス側回路と、
を備え、
前記インピーダンス整合ネットワークは、発振電磁エネルギーを、前記発振電磁エネルギーが前記整流器によって変換される前記デバイス側回路に、カップリングファクタを使用して結合することを特徴とする、無線電力伝送システム。
【請求項６５】
前記ソース側回路は、
ソース共振器コイルと、
直列コンデンサと、
並列コンデンサと、
コンデンサと、
インダクタと、を備え、
前記コンデンサはＰＷＭスイッチトコンデンサであることを特徴とする、請求項６４に記載の無線電力伝送システム。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
本出願は、２０１６年２月８日に米国に特許出願された出願番号６２／２９２，４７４、２０１６年８月１７日に米国に特許出願された出願番号６２／３７６，２１７、２０１６年１０月１２日に米国に特許出願された出願番号６２／４０７，０１０、および２０１６年１０月１４日に米国に特許出願された出願番号６２／４０８，２０４の優先権を主張するものであり、当該出願の開示全体を、ここに参照のために取り込む。
【背景技術】
【０００２】
パワーエレクトロニクスは、整流器、ＡＣ（交流）ＤＣ（直流）変換器、インピーダンス整合回路、および他のパワーエレクトロニクスなどの電子回路によって、電子機器に電力を供給するために使用される電圧および／または電流の特性を調整、監視、維持および／または変更することができる。調整可能なインピーダンスを有する回路の構成要素は、そのような状況で、様々な電子機器の電圧および／または電流特性を変更するために使用することができる。損傷を避けるためにそのような構成要素を制御することは、困難なことがある。さらに、現在の調整可能なインピーダンス回路の構成要素は、確実に安全な動作を行うために、効率電力損失を犠牲にすることがある。例えば、ＰＷＭ制御されたリアクタンス構成要素（例えば、コンデンサおよびインダクタ）は、トランジスタを流れる電流サージを損傷することを避けるためにトランジスタがスイッチングされている間、構成要素の電圧をゼロに固定するために、損失性ダイオード導通電流に依存することがある。
【発明の概要】
【０００３】
概して、本開示はＰＷＭ制御コンデンサなどの可変リアクタンス回路構成要素を制御するための制御システムおよびプロセスを特徴とする。本明細書に記載の装置およびプロセスは、インピーダンス整合ネットワーク、埋め込み型デバイス、携帯電話および他のモバイルコンピューティングデバイス用充電器、および電気自動車用充電器を含む様々な状況で使用することができる。
【０００４】
第１の態様では、本開示は、コンデンサ、第１トランジスタ、第２トランジスタ、および制御回路を含む可変容量素子を特徴とする。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、第１の時間に入力電流の第１ゼロ交差を検出することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。第１の時間から第１遅延期間の後に第１トランジスタをオフに切り換える。第１遅延期間の長さは、入力値によって制御することができる。第１の時間の後、第２の時間に入力電流の第２ゼロ交差を検出する。第１トランジスタをオフに切り換えてから第２ゼロ交差を検出するまでの経過時間を測定する。前記経過時間に基づいて、カウンタを設定する。前記カウンタに基づいて、第２遅延期間の後に前記第１トランジスタをオンに切り換える。
【０００５】
第２の態様では、本開示は、インピーダンス整合ネットワークおよび可変容量素子を含む高電圧インピーダンス整合システムを特徴とする。可変容量素子は、コンデンサと、第１トランジスタと、第２トランジスタと、制御回路とを含む。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、第１の時間に入力電流の第１ゼロ交差を検出することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。第１の時間から第１遅延期間の後に第１トランジスタをオフに切り換える。第１遅延期間の長さは、入力値によって制御することができる。第１の時間の後、第２の時間に入力電流の第２ゼロ交差を検出する。第１トランジスタをオフに切り換えてから第２ゼロ交差を検出するまでの経過時間を測定する。前記経過時間に基づいて、カウンタを設定する。前記カウンタに基づいて、第２遅延期間の後に前記第１トランジスタをオンに切り換える。
【０００６】
第３の態様では、本開示は、可変容量素子に電気的に接続された誘導コイルを含む無線エネルギー伝送システムを特徴とする。可変容量素子は、コンデンサと、第１トランジスタと、第２トランジスタと、制御回路とを含む。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、第１の時間に入力電流の第１ゼロ交差を検出することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。第１の時間から第１遅延期間の後に、第１トランジスタをオフに切り換える。第１遅延期間の長さは、入力値によって制御することができる。第１の時間の後、第２の時間に入力電流の第２ゼロ交差を検出する。第１トランジスタをオフに切り換えてから第２ゼロ交差を検出するまでの経過時間を測定する。前記経過時間に基づいて、カウンタを設定する。前記カウンタに基づいて、第２遅延期間の後に前記第１トランジスタをオンに切り換える。
【０００７】
これらの態様および以下の態様は、各々、以下の特徴の１つ以上を任意に含むことができる。
【０００８】
いくつかの実装では、制御回路の動作は、第２の時間から第１遅延期間の後に第２トランジスタをオフに切り換えることを含む。第２の時間の後、第３の時間に入力電流の第３ゼロ交差を検出する。第２トランジスタをオフに切り換えてから第３ゼロ交差を検出するまでの第２経過時間を測定する。第２経過時間に基づいて、第２カウンタを設定する。第２カウンタに基づいて、第３遅延期間の後に第２トランジスタをオンに切り換える。
【０００９】
いくつかの実装では、コンデンサの実効キャパシタンスは入力値によって制御される。
【００１０】
いくつかの実装では、入力値は位相遅延値であり、第１遅延期間は
【数１】
2019512162.tif 000003
に等しい。ここで、φは位相遅延値を表し、Ｔは入力電流の周期を表す。
【００１１】
いくつかの実装では、経過時間に基づいてカウンタを設定することは、測定された経過時間と所定の遅延期間とを合わせた時間にカウンタを設定することを含む。
【００１２】
いくつかの実装では、所定の時間遅延は８００ｎｓ未満である。
【００１３】
いくつかの実装では、第１および第２トランジスタは、シリコンＭＯＳＦＥＴトランジスタ、シリコンカーバイドＭＯＳＦＥＴトランジスタ、または窒化ガリウムＭＯＳＦＥＴトランジスタである。
【００１４】
いくつかの実装では、第１トランジスタをオンに切り換えることは、第１トランジスタを介するボディダイオードの導通を検出したことに応答して第１トランジスタをオンに切り換えることを含む。
【００１５】
いくつかの実装では、第１トランジスタを介したボディダイオードの導通は、コンデンサの両端のゼロ電圧状態を示す。
【００１６】
第４の態様では、本開示は、コンデンサ、第１トランジスタ、第２トランジスタ、および制御回路を含む可変容量素子を特徴とする。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、位相遅延値に基づいて第１遅延期間を決定することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。位相遅延値に基づいて第２遅延期間を決定し、第２遅延期間は第１遅延期間よりも長い。第１の時間に入力電流の第１ゼロ交差を検出する。第１の時間から第１遅延期間の後に、第１トランジスタをオフに切り換える。第１の時間から第２遅延期間の後に、第１トランジスタをオンに切り換える。第１の時間の後、第２の時間に入力電流の第２ゼロ交差を検出する。第２の時間から第１遅延期間の後に、第２トランジスタをオフに切り換える。第２の時間から第２遅延期間の後に、第２トランジスタをオンに切り換える。
【００１７】
第５の態様では、本開示は、インピーダンス整合ネットワークと可変容量素子とを含む高電圧インピーダンス整合システムを特徴とする。可変容量素子は、コンデンサと、第１トランジスタと、第２トランジスタと、制御回路とを含む。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、位相遅延値に基づいて第１遅延期間を決定することを含む動作を実行することによってコンデンサの実効キャパシタンスを調整するように構成される。位相遅延値に基づいて第２遅延期間を決定し、第２遅延期間は第１遅延期間よりも長い。第１の時間に入力電流の第１ゼロ交差を検出する。第１の時間から第１遅延期間の後に、第１トランジスタをオフに切り換える。第１の時間から第２遅延期間の後に第１トランジスタをオンに切り換える。第１の時間の後、第２の時間に入力電流の第２ゼロ交差を検出する。第２の時間から第１遅延期間の後に第２トランジスタをオフに切り換える。第２の時間から第２遅延期間の後に第２トランジスタをオンに切り換える。
【００１８】
第６の態様では、本開示は、可変容量素子に電気的に接続された誘導コイルを含む無線エネルギー伝送システムを特徴とする。可変容量素子は、コンデンサと、第１トランジスタと、第２トランジスタと、制御回路とを含む。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、位相遅延値に基づいて第１遅延期間を決定することを含む動作を実行することによってコンデンサの実効キャパシタンスを調整するように構成される。位相遅延値に基づいて第２遅延期間を決定し、第２遅延期間は第１遅延期間よりも長い。第１の時間に入力電流の第１ゼロ交差を検出する。第１の時間から第１遅延期間の後に、第１トランジスタをオフに切り換える。第１の時間から第２遅延期間の後に、第１トランジスタをオンに切り換える。第１の時間の後、第２の時間に入力電流の第２ゼロ交差を検出する。第２の時間から第１遅延期間の後に、第２トランジスタをオフに切り換える。第２の時間から第２遅延期間の後に、第２トランジスタをオンに切り換える。
【００１９】
これらの態様および他の態様はそれぞれ、以下の特徴の１つまたは複数を任意に含むことができる。
【００２０】
いくつかの実装では、コンデンサの実効キャパシタンスは、位相遅延値によって制御される。
【００２１】
いくつかの実装では、第１遅延期間は
【数２】
2019512162.tif 000004
に等しい。ここで、φは位相遅延値を表し、Ｔは入力電流の周期を表す。
【００２２】
いくつかの実装では、第２遅延期間は
【数３】
2019512162.tif 000005
に等しい。ここで、φは位相遅延値を表し、Ｔは入力電流の周期を表す。
【００２３】
いくつかの実装では、第１の時間から第２遅延期間の後に第１トランジスタをオンに切り換えることは、第１の時間から第２遅延期間の後に一定の時間遅延に続いて第１トランジスタをオンに切り換えることを含む。
【００２４】
いくつかの実装では、第１の時間から第２遅延期間の後に第１トランジスタをオンに切り換えることは、第１トランジスタを介するボディダイオードの導通を検出したことに応答して第１トランジスタをオンに切り換えることを含む。
【００２５】
いくつかの実装では、第１トランジスタ介するボディダイオードの導通は、コンデンサの両端のゼロ電圧状態を示す。
【００２６】
いくつかの実装では、第１および第２トランジスタは、シリコンＭＯＳＦＥＴトランジスタ、シリコンカーバイドＭＯＳＦＥＴトランジスタ、または窒化ガリウムＭＯＳＦＥＴトランジスタである。
【００２７】
第７の態様では、本開示は、コンデンサ、第１トランジスタ、第２トランジスタ、および制御回路を含む可変容量素子を特徴とする。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、入力電流のゼロ交差に対応するようにタイミング調整されたピークおよび谷を有する交互のランプ信号を生成することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。ランプ信号が第１基準値を横切ることに応答して、第１トランジスタをオフに切り換える。ランプ信号が第１基準値を横切った後、第１トランジスタを介するボディダイオードの導通を検出したことに応答して、第１トランジスタをオンに切り換える。ランプ信号が第２基準値を横切ることに応答して、第２トランジスタをオフに切り換える。ランプ信号が第２基準値を横切った後、第１トランジスタを介するボディダイオードの導通を検出したことに応答して、第２トランジスタをオンに切り換える。
【００２８】
第８の態様では、本開示は、インピーダンス整合ネットワークおよび可変容量素子を含む高電圧インピーダンス整合システムを特徴とする。可変容量素子は、コンデンサと、第１トランジスタと、第２トランジスタと、制御回路とを含む。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、入力電流のゼロ交差に対応するようにタイミング調整されたピークおよび谷を有する交互のランプ信号を生成することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。ランプ信号が第１基準値を横切ることに応答して、第１トランジスタをオフに切り換える。ランプ信号が第１基準値を横切った後、第１トランジスタを介するボディダイオードの導通を検出したことに応答して、第１トランジスタをオンに切り換える。ランプ信号が第２基準値を横切ることに応答して、第２トランジスタをオフに切り換える。ランプ信号が第２基準値を横切った後、第１トランジスタを介するボディダイオードの導通を検出したことに応答して、第２トランジスタをオンに切り換える。
【００２９】
第９の態様では、本開示は、可変容量素子に電気的に接続された誘導コイルを含む無線エネルギー伝送システムを特徴とする。可変容量素子は、コンデンサと、第１トランジスタと、第２トランジスタと、制御回路とを含む。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、入力電流のゼロ交差に対応するようにタイミング調整されたピークおよび谷を有する交互のランプ信号を生成することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。ランプ信号が第１基準値を横切ることに応答して、第１トランジスタをオフに切り換える。ランプ信号が第１基準値を横切った後、第１トランジスタを介するボディダイオードの導通を検出したことに応答して、第１トランジスタをオンに切り換える。ランプ信号が第２基準値を横切ることに応答して、第２トランジスタをオフに切り換える。ランプ信号が第２基準値を横切った後、第１トランジスタを介するボディダイオードの導通を検出したことに応答して、第２トランジスタをオンに切り換える。
【００３０】
これらの態様および他の態様はそれぞれ、以下の特徴の１つまたは複数を任意に含むことができる。
【００３１】
いくつかの実装では、コンデンサの実効キャパシタンスは、第１および第２基準値によって制御される。
【００３２】
いくつかの実装では、第２基準値は、第１基準値の負の値を有する。
【００３３】
いくつかの実装では、第１トランジスタをオンに切り換えることは、ランプ信号がランプ信号のピークに続いて第１基準値を横断した後、一定の時間遅延に続いてに第１トランジスタをオンに切り換えることを含む。
【００３４】
いくつかの実装では、第１トランジスタをオンに切り換えることは、ランプ信号がランプ信号のピークに続いて第１基準値を横断した後、第１トランジスタを介するボディダイオードの導通を検出したことに応答して、第１トランジスタをオンに切り換えることを含む。
【００３５】
いくつかの実装では、第１トランジスタを介するボディダイオードの導通は、コンデンサの両端のゼロ電圧状態を示す。
【００３６】
いくつかの実装では、第１および第２トランジスタは、シリコンＭＯＳＦＥＴトランジスタ、シリコンカーバイドＭＯＳＦＥＴトランジスタ、または窒化ガリウムＭＯＳＦＥＴトランジスタである。
【００３７】
第１０の態様では、本開示は、コンデンサ、第１ランジスタ、第２トランジスタ、および制御回路を含む可変容量素子を特徴とする。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、第１の時間に入力電流のゼロ交差を検出することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。第１トランジスタをオフに切り換える。コンデンサの両端の電圧がゼロの時に第１トランジスタをオンに切り換えるための第１遅延期間を、入力値に基づいて推定する。第１の時間から第１遅延期間の後に、第１トランジスタをオンに切り換える。第２の時間に入力電流のゼロ交差を検出する。第２トランジスタをオフに切り換える。コンデンサの両端の電圧がゼロの時に第２トランジスタをオンに切り換えるための第２遅延期間を、入力値に基づいて推定する。第２の時間から第２遅延期間の後に、第２トランジスタをオンに切り換える。
【００３８】
第１１の態様では、本開示は、インピーダンス整合ネットワークと可変容量素子とを含む高電圧インピーダンス整合システムを特徴とする。可変容量素子は、コンデンサと、第１トランジスタと、第２トランジスタと、制御回路とを含む。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、第１の時間に入力電流のゼロ交差を検出することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。第１トランジスタをオフに切り換える。コンデンサの両端の電圧がゼロの時に第１トランジスタをオンに切り換えるための第１遅延期間を、入力値に基づいて推定する。第１の時間から第１遅延期間の後に、第１トランジスタをオンに切り換える。第２の時間に入力電流のゼロ交差を検出する。第２トランジスタをオフに切り換える。コンデンサの両端の電圧がゼロの時に第２トランジスタをオンに切り換えるための第２遅延期間を、入力値に基づいて推定する。第２の時間から第２遅延期間の後に、第２トランジスタをオンに切り換える。
【００３９】
第１２の態様では、本開示は、可変容量素子に電気的に接続された誘導コイルを含む無線エネルギー伝送システムを特徴とする。可変容量素子は、コンデンサと、第１トランジスタと、第２トランジスタと、制御回路とを含む。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、第１の時間に入力電流のゼロ交差を検出することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。第１トランジスタをオフに切り換える。コンデンサの両端の電圧がゼロの時に第１トランジスタをオンに切り換えるための第１遅延期間を、入力値に基づいて推定する。第１の時間から第１遅延期間の後に、第１トランジスタをオンに切り換える。第２の時間に入力電流のゼロ交差を検出する。第２トランジスタをオフに切り換える。コンデンサの両端の電圧がゼロの時に第２トランジスタをオンに切り換えるための第２遅延期間を、入力値に基づいて推定する。第２の時間から第２遅延期間の後に第２トランジスタをオンに切り換える。
【００４０】
これらの態様および他の態様は、各々、以下の特徴の１つまたは複数を任意に含むことができる。
【００４１】
いくつかの実装では、コンデンサの実効キャパシタンスは入力値によって制御される。
【００４２】
いくつかの実装では、第１遅延期間は
【数４】
2019512162.tif 000006
に等しい。ここで、φは入力値を表し、Ｔは入力電流の周期を表す。
【００４３】
いくつかの実装では、第１の時間から第１遅延期間の後に第１トランジスタをオンに切り換えることは、第１の時間から第１遅延期間の後に一定の時間遅延に続いて第１トランジスタをオンに切り換えることを含む。
【００４４】
いくつかの実装では、第１の時間から第１遅延期間の後に第１トランジスタをオンに切り換えることは、第１トランジスタを介するボディダイオードの導通を検出したことに応答して第１トランジスタをオンに切り換えることを含む。
【００４５】
いくつかの実装では、第１トランジスタを介するボディダイオードの導通は、コンデンサの両端のゼロ電圧状態を示す。
【００４６】
いくつかの実装では、第１および第２トランジスタは、シリコンＭＯＳＦＥＴトランジスタ、シリコンカーバイドＭＯＳＦＥＴトランジスタ、または窒化ガリウムＭＯＳＦＥＴトランジスタである。
【００４７】
いくつかの実装では、制御回路の動作は、入力値に基づいて第３遅延期間を決定することを含み、第１トランジスタをオフに切り換えることは、第１の時間から第３遅延期間の後に第１トランジスタをオフに切り換えることを含む。
【００４８】
いくつかの実装では、第３遅延期間は
【数５】
2019512162.tif 000007
に等しい。ここで、φは入力値を表し、Ｔは入力電流の周期を表す。
【００４９】
いくつかの実装では、制御回路の動作は、入力値に基づいて第４遅延期間を決定することを含み、第２トランジスタをオフに切り換えることは、第２の時間から第４遅延期間の後に第２トランジスタをオフに切り換えることを含む。
【００５０】
いくつかの実装では、第４遅延期間は
【数６】
2019512162.tif 000008
に等しい。ここで、φは入力値を表し、Ｔは入力電流の周期を表す。
【００５１】
第１３の態様では、本開示は、コンデンサ、第１トランジスタ、第２トランジスタ、および制御回路を含む可変容量素子を特徴とする。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、第１の時間に第１トランジスタをオフに切り換えることを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。第１トランジスタに関連する第１ダイオードを通る電流を検出した後に、第１トランジスタをオンに切り換える。第２の時間に第２トランジスタをオフに切り換える。第２トランジスタに関連する第２ダイオードを通る電流を検出した後に、第２トランジスタをオンに切り換える。
【００５２】
第１４の態様では、本開示は、インピーダンス整合ネットワークおよび可変容量素子を含む高電圧インピーダンス整合システムを特徴とする。可変容量素子は、コンデンサと、第１トランジスタと、第２トランジスタと、制御回路とを含む。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、第１の時間に第１トランジスタをオフに切り換えることを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。第１トランジスタに関連する第１ダイオードを通る電流を検出した後に、第１トランジスタをオンに切り換える。第２の時間に第２トランジスタをオフに切り換える。第２トランジスタに関連する第２ダイオードを通る電流を検出した後に、第２トランジスタをオンに切り換える。
【００５３】
第１５の態様では、本開示は、可変容量素子に電気的に接続された誘導コイルを含む無線エネルギー伝送システムを特徴とする。可変容量素子は、コンデンサと、第１トランジスタと、第２トランジスタと、制御回路とを含む。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、第１の時間に第１トランジスタをオフに切り換えることを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。第１トランジスタに関連する第１ダイオードを通る電流を検出した後に、第１トランジスタをオンに切り換える。第２の時間に第２トランジスタをオフに切り換える。第２トランジスタに関連する第２ダイオードを通る電流を検出した後に、第２トランジスタをオンに切り換える。
【００５４】
これらおよび他の態様は、各々、以下の特徴の１つまたは複数を任意に含むことができる。
【００５５】
いくつかの実装では、第１ダイオードは第１トランジスタと電気的に並列に接続され、第２ダイオードは第２トランジスタと電気的に並列に接続される。
【００５６】
いくつかの実装では、第１ダイオードは第１トランジスタのボディダイオードであり、第２ダイオードは第２トランジスタのボディダイオードである。
【００５７】
いくつかの実装は、第１トランジスタおよび第２トランジスタに電気的に接続されたボディダイオード導通センサを含む。
【００５８】
いくつかの実装では、ボディダイオード導通センサは制御回路に結合され、第１ダイオードおよび第２ダイオードを介するボディダイオードの導通の開始を示す信号を提供する。
【００５９】
いくつかの実装では、ボディダイオード導通センサは、第１トランジスタと第２トランジスタとの間に電気的に接続された検出抵抗器を含む。
【００６０】
いくつかの実装では、ボディダイオード導通センサは、検出抵抗器の１つの端子に電気的に接続された第１入力端子と、検出抵抗器の他の端子に電気的に接続された第２入力端子とを含む演算増幅器を含む。
【００６１】
いくつかの実装では、ボディダイオード導通センサは、バイポーラ電圧源を使用して動作するように構成される。
【００６２】
いくつかの実装では、ボディダイオード導通センサは、ユニポーラ電圧源を使用して動作するように構成される。
【００６３】
いくつかの実装では、第１および第２トランジスタは、シリコンＭＯＳＦＥＴトランジスタ、シリコンカーバイドＭＯＳＦＥＴトランジスタ、または窒化ガリウムＭＯＳＦＥＴトランジスタである。
【００６４】
第１６の態様では、本開示は、内部ボディダイオードまたはそれに関連する外部逆並列ダイオードを備える第１および第２トランジスタスイッチング素子を含む無線電力伝送システムのインピーダンス整合ネットワークを特徴とする。ＰＷＭスイッチトコンデンサは、第１および第２スイッチング素子の両端に結合される。コントローラは、電流をボディダイオードから第１および第２トランジスタスイッチング素子のチャネルに向けることによって、ボディダイオードの導通時間を最小にするように、第１および第２スイッチング素子に結合される。この態様および他の態様は、各々、以下の特徴の１つまたは複数を任意に含むことができる。
【００６５】
いくつかの実装では、コントローラは、ＰＷＭスイッチトコンデンサと第１および第２イッチング素子の両端の電圧がゼロに近い、もしくはゼロになる時にスイッチングが生じるように制御する、ゼロ電圧スイッチングＺＶＳ回路を含む。
【００６６】
いくつかの実装では、コントローラは混合信号を実装する。
【００６７】
いくつかの実装では、コントローラはデジタル信号を実装し、マイクロコントローラと、マイクロコントローラに送信された出力を有するゼロ交差検出ステージと、ゼロ交差検出ステージが結合されるパワーステージとを含む。ゼロ交差検出段は、比較器と、比較器用の電圧信号を生成する電流センサ（９０８）とを含む。パワーステージは、第１および第２トランジスタスイッチング素子を駆動するためのゲートドライバと、マイクロコントローラによって生成されたゲートドライバへの信号を入力するための信号絶縁とを含む。
【００６８】
いくつかの実装では、コントローラは、デジタル信号を実装し、該デジタル信号は、（１）スイッチング周期のサイクルを開始するステップと、（２）入力電流が上昇している時にゼロ交差検出器により入力電流のゼロ交差を検出するステップと、（３）時間ｔ２に第１トランジスタスイッチング素子をオフにするようにスケジューリングするステップであって、ここで、
【数７】
2019512162.tif 000009
であり、Ｔは入力電流の周期であり、フェーズφはＰＷＭスイッチトコンデンサの等価キャパシタンスをほぼ
【数８】
2019512162.tif 000010
に設定する、ステップと、（４）時間ｔ５に第２トランジスタスイッチング素子をオンに切り換えるようにスケジューリングするステップであって、ここで
【数９】
2019512162.tif 000011
であり、遅延Ｔｄｅｌａｙは、すべての操作条件において確実にゼロ電圧スイッチングが行われるよう調整される、ステップと、（５）第２トランジスタスイッチング素子Ｍ２をオンにすることによってサイクルを終了するステップと、（６）第１トランジスタスイッチング素子をオフにするステップと、（７）入力電流が立ち下がっている時に入力電流のゼロ交差を検出するステップと、（８）時間ｔ６に第２トランジスタスイッチング素子をオフにするようスケジューリングステップであって、ここで、
【数１０】
2019512162.tif 000012
であるステップと、（９）時間ｔ９に第２トランジスタスイッチング素子をオンにするようにスケジューリングするステップであって、ここで、
【数１１】
2019512162.tif 000013
であるステップと、（１０）第１トランジスタスイッチング素子をゼロ電圧スイッチングするステップと、（１１）第１トランジスタスイッチング素子をオンにするステップと、（１２）第２トランジスタスイッチング素子をオフにするステップと、（１３）入力電流のゼロ交差を検出して、入力電流が上昇している時に次のサイクルを開始するステップと、（１４）
【数１２】
2019512162.tif 000014
の後にスイッチング素子をオフにするようにスケジューリングするステップと、（１５）第２トランジスタスイッチング素子をゼロ電圧スイッチングするステップと、（１６）第２トランジスタスイッチング素子をオンにするステップと、（１７）次のサイクルの開始に移行するステップとを含む。
【００６９】
いくつかの実装では、第１および第２トランジスタスイッチング素子はＭＯＳＦＥＴデバイスである。
【００７０】
いくつかの実装では、第１および第２トランジスタスイッチング素子は、窒化ガリウム（ＧａＮ）またはシリコンカーバイド（ＳｉＣ）トランジスタスイッチング素子である。
【００７１】
いくつかの実装では、コントローラは、第１スイッチング素子用の第１ゲート制御信号と、第２スイッチング素子用の第２ゲート制御信号と、第１および第２スイッチング素子のゲート間のノードに対する基準電位とを提供するためのゲート制御モジュールである。
【００７２】
いくつかの実装では、ＰＷＭスイッチトコンデンサは
【数１３】
2019512162.tif 000015
の等価キャパシタンスを提供し、ここでＣ１はコンデンサのインピーダンス値であり、φは位相遅延である。
【００７３】
第１７の態様では、本開示は、ソース側回路とデバイス側回路とを含む無線電力伝送システムを特徴とする。ソース側回路は、ソース側回路に給電するためのインバータと、上述した態様のいずれかのインピーダンス整合ネットワークと、ソース共振器とを含む。デバイス側回路は、デバイス共振器と、デバイスインピーダンス整合ネットワークと、整流器とを含む。インピーダンス整合ネットワークは、カップリングファクタを使用して発振電磁エネルギーをデバイス側回路に結合し、発振側電磁エネルギーは整流器によって変換される。
【００７４】
いくつかの実装では、ソース側回路は、ソース共振器コイルと、直列コンデンサと、並列コンデンサと、コンデンサと、インダクタとを含み、該コンデンサはＰＷＭスイッチトコンデンサである。
【００７５】
本明細書に記載された主題の特定の実装は、以下の利点のうちの１つまたは複数を実現するように実施することができる。実装は、トランジスタをスイッチングする際における電力損失に関連するボディダイオード（または逆並列ダイオード）導通時間を低減し、それによって動作効率および／または熱管理を向上させることができる。実装は、比較的大きな順方向ボディダイオード電圧降下を有するトランジスタ、例えばシリコンカーバイド（ＳｉＣ）トランジスタの窒化ガリウム（ＧａＮ）を含むトランジスタの、より広いアレイの使用を許可することができる。実装は、三角波、台形波、方形波、または非常に高調波の成分を有する正弦波特性を有する波形など、高調波成分を有する入力電流の耐性の向上を実現することができる。
【００７６】
開示された装置、回路、およびシステムの実施形態はまた、異なる実施形態と組み合わせて開示される特徴を含む、本明細書で開示される他の特徴のいずれかを含むことができ、適宜、任意に組み合わせることができる。
【００７７】
本明細書に記載される主題の１つまたは複数の実施形態の詳細は、添付の図面および以下の説明で明らかにされる。主題の他の特徴、態様、および利点は、説明、図面、および請求項から明らかになるであろう。
【図面の簡単な説明】
【００７８】
【図１】図１は、無線エネルギー伝送システムの概略的表示である。
【図２】図２は、１つまたは複数の同調可能なコンデンサを備えるインピーダンス整合ネットワーク（ＩＭＮ）の例を含む無線エネルギー伝送システムの概略的回路表示である。
【図３】図３Ａ〜３Ｂは、ＰＷＭコンデンサの概略的表示を示す。
【図４】図４は、ＰＷＭコンデンサの制御の混合信号実装の図式表現である。
【図５Ａ】図５Ａは、図４の混合信号実装の変調器の概略的表示である。
【図５Ｂ】図５Ｂは、図５の変調器に関連する波形を示すグラフ表示である。
【図６】図６Ａは、図４の混合信号実装のパルス整形回路の概略的表示である。図６Ｂは、図６Ａの変調器に関連する波形を示すグラフ表示である。
【図７】図７Ａは、図４の混合信号実装のパワーステージを示す図である。図７Ｂは、図６Ａの変調器に関連する波形を示すグラフ表示である。図７Ｃは、図７Ｂに示すグラフ表示の拡大図である。
【図８】図８Ａ〜図８Ｆは、ＰＷＭコンデンサの制御の混合信号実装に関連する測定波形のグラフ表示である。
【図９】図９は、ＰＷＭコンデンサの制御のデジタル実装の図式表現である。
【図１０Ａ】図１０Ａは、ＰＷＭコンデンサの制御のためのプロセスの例のフローチャートである。
【図１０Ｂ】図１０Ｂは、図１０Ａ及び図１０Ｃで説明されるプロセスのタイミング図である。
【図１０Ｃ】図１０Ｃは、ＰＷＭコンデンサの制御のための他のプロセスの例のフローチャートである。
【図１１】図１１Ａ〜１１Ｆは、ＰＷＭコンデンサの制御のデジタル実装に関連する測定波形のグラフ表示である。
【図１２】図１２は、ＰＷＭコンデンサスイッチングシステムの概略的表示である。
【図１３Ａ】図１３Ａは、図１２のシステムの一部を形成することができるピーク検出器の回路実施例である。
【図１３Ｂ】図１３Ｂは、図１３の回路の波形の例を示す波形図である。
【図１３Ｃ】図１３Ｃは、図１２のシステムの一部を形成することができるピーク検出器の別の回路実施例である。
【図１４】図１４Ａおよび図１４Ｂは、図１２のシステムの一部を形成することができる電流形解析の回路実施例である。図１４Ｃは、図１４Ａおよび図１４Ｂの回路の波形の例を示す波形図である。
【図１５】図１５は、図１２のシステムの一部を形成することができる過電流保護回路の回路実施例である。
【図１５Ａ】図１５Ａは、図１５の回路の波形の例を示す波形図である。
【図１６】図１６は、図１２のシステムの一部を形成することができるインクリメンタル過電流保護回路の回路実施例である。
【図１６Ａ】図１６Ａは、図１６の回路の波形の例を示す波形図である。
【図１７】図１７は、図１２のシステムの一部を形成することができる過電圧保護回路の回路実施例である。
【図１７Ａ】図１７Ａは、図１７の回路の波形の例を示す波形図である。
【図１８】図１８は、図１２のシステムの一部を形成することができるゼロ交差検出器の回路実施例である。
【図１９】図１９は、図１２のシステムの一部を形成することができるランプ信号を生成するためのバンドパスフィルタ／積分回路の回路実施例である。
【図２０】図２０は、図１２のシステムの一部を形成することができるＰＷＭ信号発生器の回路実施例である。
【図２１】図２１は、ＰＷＭコンデンサスイッチングシステムの概略的表示である。
【図２２】図２２は、ＺＶＳを備えるＰＷＭコンデンサスイッチングシステムの概略的表示である。
【図２３Ａ】図２３Ａは、ゼロ交差検出器の回路実施例である。
【図２３Ｂ】図２３Ｂは、ボディダイオード導通センサの回路実施例である。
【図２４】図２４Ａ〜２４Ｅは、図２２の回路の波形の例を示す波形図である。
【図２５】図２５Ａ〜２５Ｃは、図２２および図２３の回路の波形の例を示す波形図である。
【図２６】図２６は、図２２の変調器の回路実施例である。
【図２７】図２７Ａ〜２７Ｅは、図２２および図２６の回路の波形の例を示す波形図である。
【図２８】図２８Ａは、信号遅延回路の回路実施例であり、図２８Ｂは、信号調整回路の回路実施例である。
【図２９】図２９Ａ〜２９Ｄは、図２２、図２８Ａ、および図２８Ｂの回路の波形の例を示す波形図である。
【図３０】図３０Ａ〜３０Ｆは、図２２、図２８Ａ、および図２８Ｂの回路の波形の例を示す波形図である。
【図３１】図３１Ａおよび図３１Ｂは、自動ＺＶＳを備えないシリコンＭＯＳＦＥＴを用いた図３１Ｃに示す回路の波形の例であり、図３１Ｃは、自動ＺＶＳを備える図３１Ｃに示す回路の波形の例である。
【図３２】図３２は、自動ＺＶＳを備えないシリコンカーバイドＭＯＳＦＥＴおよび自動ＺＶＳを備えるシリコンカーバイドＭＯＳＦＥＴを備える回路の波形の例を示す。
【図３３】図３３は、自動ＺＶＳを備えない回路および自動ＺＶＳを備える回路の熱イメージングの例を示す。
【図３４】図３４は、本明細書に記載の処理の少なくとも一部を実行することができるコンピュータの例の概略的表示を示す。
【００７９】
なお、別々の図面において、同一の参照番号および同一の名称は、同一の要素を示す。
【発明を実施するための形態】
【００８０】
本開示は、概して、可変リアクタンス回路の構成要素を制御するための制御システムおよび制御プロセスを特徴とする。本開示の実装では、第１および第２スイッチング素子（例えば、トランジスタ）の両端に結合されたＰＷＭスイッチトコンデンサを含む回路に関して説明する。本明細書で開示される実装は、第１および第２スイッチング素子に関連する外部の逆平行または内部のボディダイオードのダイオード導通時間を最小にすることができる。ＰＷＭスイッチトコンデンサ回路の実施形態は、従来の回路よりもはるかに高い高調波成分を含む正弦波入力電流で動作することができる。ゼロ電圧が存在しない時にＰＷＭスイッチトコンデンサを短絡することは望ましくないことがあり、スイッチング素子を損傷したり、電力損失を増加させる可能性がある。本明細書で説明する実装は、ボディダイオードからトランジスタ（例えば、ＭＯＳＦＥＴ）チャネルへ電流が流れるように調整することにより、ボディダイオードの導通時間（デッドタイム）を最小にするように第１および第２スイッチング素子を制御する。これにより、ダイオードの電圧降下による損失が最小限に抑えられる。したがって、実装は、ゼロ電圧スイッチングを維持しながら効率的な回路動作を提供することができる。実装は、混合信号による構成およびデジタル回路において、ゲート制御信号を生成するために、コンピュータプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、ＦＰＧＡ、ＣＰＬＤ、または任意の他のプログラム可能な処理デバイスで実施することができる。さらに、本開示の実装は、例えば、高出力車両充電システムなどの高共振無線電力伝送（ＨＲＷＰＴ）システムにおけるインピーダンス整合ネットワークによって遭遇する条件の全範囲にわたって効率的な動作を可能にする可変コンデンサ制御を提供する。
【００８１】
ＰＷＭコンデンサの制御は、混合信号（アナログおよびデジタル）実装および／またはデジタル信号実装などのいくつかの方法で実施することができる。これらの実装を、以下でより詳細に説明する。開示された実装の利点は、以下を含む。
【００８２】
いくつかの実装では、ボディダイオード（または逆並列ダイオード）の導通時間を調整可能であり、大幅に低減することができる。このようなボディダイオード（または逆並列ダイオード）の導通時間の短縮は、ＭＯＳＦＥＴ損失を低減し、パワーエレクトロニクスの効率と熱管理を向上させる。
【００８３】
いくつかの実装では、ＰＷＭコンデンサ制御技術は、比較的大きな順方向ボディダイオード電圧降下を有するトランジスタ、例えばシリコンカーバイド（ＳｉＣ）トランジスタの窒化ガリウム（ＧａＮ）を含むトランジスタのより広いアレイの使用を可能にする。
【００８４】
いくつかの実装では、ＰＷＭコンデンサは、三角波形、台形波形、方形波、または非常に高調波の成分を有する正弦波特性を有する波形など、高調波成分を有する入力電流の許容差を向上させる。このことは、純粋な正弦波の電流を必要とする従来の制御方法よりも有利であるに。例えば、純粋な正弦波の電流を達成するために、フィルタリング要素を回路に追加することができるが、コストおよび部品数を増やすことになる。いくつかの実装では、ＰＷＭコンデンサは、関連システムの起動時などの過渡状態に耐えることができる。
【００８５】
図１は、ＰＷＭスイッチトコンデンサを備える無線電力伝送システム１００の実施例の高レベル機能ブロック図を示す。システムへの入力電力は、例えばＡＣ／ＤＣコンバータブロック１０２においてＤＣ変換された壁電力（ＡＣ主電源）によって供給することができる。いくつかの実装では、ＤＣ電圧は、バッテリまたは他のＤＣ電源から直接供給することができる。いくつかの実装では、ＡＣ／ＤＣコンバータブロック１０２は、力率補正（ＰＦＣ）ステージを含むことができる。ＰＦＣは、ＡＣ入力（例えば、５０または６０Ｈｚ）をＤＣに変換することに加えて、電流が電圧と実質的に同相になるように電流を調整することができる。
【００８６】
スイッチングインバータ１０４は、ＤＣ電圧をＡＣ電圧波形（例えば、高周波交流電圧波形）に変換する。インバータ１０４によって出力されるＡＣ電圧波形は、ソース共振器１０６を駆動するために使用される。いくつかの実装では、ＡＣ電圧波形の周波数は、８０〜９０ｋＨｚの範囲内であってもよい。いくつかの実装では、ＡＣ電圧波形の周波数は、１ｋＨｚ〜１５ＭＨｚの範囲内であってもよい。いくつかの実装では、インバータ１０４は増幅器を含む。
【００８７】
ソースインピーダンス整合ネットワーク（ＩＭＮ）１０８は、インバータ１０４の出力をソース共振器１０６に結合する。ソースＩＭＮ１０８は、効率的なスイッチング増幅器動作を可能にすることができる。例えば、Ｄ級またはＥ級のスイッチング・アンプは多くの活用形態に適しており、効率を最大化するために誘導負荷インピーダンスが必要な場合がある。ソースＩＭＮ１０８は、インバータ１０４に見られるように、ソース共振器の実効インピーダンスを変換することができる。ソース共振器インピーダンスは、例えば、デバイス共振器１１０および／または出力負荷に電磁結合させることによって負荷を与えることができる。例えば、ソース共振器１０６によって生成される磁場は、デバイス共振器１１０に結合し、それにより対応する電圧を誘導する。このエネルギーは、例えば、直接的に負荷に電力を供給するため、またはバッテリを充電するために、デバイス共振器１１０外へ結合される。
【００８８】
デバイスのインピーダンス整合ネットワーク（ＩＭＮ）１１２を使用して、デバイス共振器１１０からエネルギーを負荷１１４に効率的に結合し、ソース共振器１０６とデバイス共振器１１０との間の電力伝送を最適化することができる。デバイスＩＭＮ１１２は、負荷１１４のインピーダンスを、デバイスの共振器１１０によって見られる実効負荷インピーダンスに変換することができ、これは、システム効率を高めるためにソースインピーダンスにより高く適合する。ＤＣ電圧を必要とする負荷のために、整流器１１６は、受け取ったＡＣ電力をＤＣに変換する。いくつかの実装では、ソース１１８およびデバイス１２０ａは、フィルタ、センサ、および他の構成要素をさらに含む。
【００８９】
インピーダンス整合ネットワーク（ＩＭＮ）１０８および１１２は、所望の周波数（例えば、８０〜９０ｋＨｚ、１００〜２００ｋＨｚ、６．７８ＭＨｚ）で負荷１１４に供給される電力を最大にするように、または電力伝送効率を改善するように設計することができる。ＩＭＮ１０８および１１２内のインピーダンス整合要素は、共振器１０６および１１０の高品質係数（Ｑ）値を保存するように選択して接続することができる。動作条件に応じて、ＩＭＮ１０８および１１２内の構成要素は、例えば、電力の効率的な無線転送を向上させるように、負荷１１４への電力供給のために供給される電力を制御するように調整される。
【００９０】
ＩＭＮ（１０８および１１２）は、コンデンサまたはコンデンサのネットワーク、インダクタまたはインダクタのネットワーク、またはコンデンサ、インダクタ、ダイオード、スイッチ、および抵抗の様々な組合せを含む構成要素を備えることができるが、これらに限定されない。ＩＭＮの構成要素は、調整可能および／または可変であり、システムの効率および動作点に影響を及ぼすように制御することができる。インピーダンス整合は、キャパシタンスの変化、インダクタンスの変化、共振器の接続点の制御、磁性材料の透磁率の調整、バイアス磁界の制御、励磁周波数の調整などによって行うことができる。インピーダンス整合は、バラクタ、バラクタアレイ、切換済み素子、コンデンサバンク、切換済み調整可能素子、逆バイアスダイオード、エアギャップコンデンサ、圧縮コンデンサ、チタン酸バリウムジルコニウム（ＢＺＴ）電気的に調整されたコンデンサ、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）調整可能コンデンサ、電圧可変誘電体、トランス結合同調回路などのいずれかもしくはその組み合わせを使用または含むことができる。可変構成要素は、機械的調整、熱的調整、電気的調整、ピエゾ電気的調整などが可能である。インピーダンス整合の要素は、シリコンデバイス、窒化ガリウムデバイス、シリコンカーバイドデバイスなどとすることができる。要素は、高電流、高電圧、高電力、または電流、電圧、および電力の任意の組合せに耐えうるように選択することができる。要素は、高Ｑ要素であるように選択することができる。
【００９１】
ソース１１８および／またはデバイス１２０の制御回路は、ソース１１８とデバイス１２０との間のインピーダンス差を監視し、各ＩＭＮ１０８および１１２、またはそれらの構成要素を調整するための制御信号を提供する。いくつかの実装では、ＩＭＮ１０８および１１２は、固定ＩＭＮおよび動的ＩＭＮを含むことができる。例えば、固定ＩＭＮは、システムの部分間で静的インピーダンスを有するインピーダンス整合を提供するか、又は回路を既知の動的インピーダンス範囲に大きく調整することができる。いくつかの実装では、動的ＩＭＮは、粗調整可能な構成要素および／または微調整可能な構成要素をさらに含むことができる。例えば、粗調整可能な構成要素は、動的インピーダンス範囲内でインピーダンスの粗調整を可能にすることができ、一方、微調整可能な構成要素は、ＩＭＮの全体的なインピーダンスを微調整するために使用することができる。別の例では、粗調整可能な構成要素は望ましいインピーダンス範囲内のインピーダンス整合を達成することができ、微調整可能な構成要素は、望ましいインピーダンス範囲内のターゲットの周囲でより正確なインピーダンスを達成することができる。
【００９２】
図２は、カップリングファクタｋを使用して発振電磁エネルギーをデバイス側回路２０６（ソース共振器およびソースＩＭＮを含む）に結合するソース側回路２０４（ソース共振器およびソースＩＭＮを含む）に電力を供給するインバータ２０２を備える無線電力伝送システム２００の実施形態の例を示す。この発振エネルギーは、次に整流器２０８によって変換される。ソース側回路２０４の構成要素は、ソース共振器コイルＬｓ２１０と、直列コンデンサＣ１ｓ２１２（位置１）と、並列コンデンサＣ２ｓ２１４（位置２）と、コンデンサＣ３ｓ２１６とおよびインダクタＬ３ｓ２１８（位置３）とを含む。例示的な実施形態において、コンデンサＣ３ｓ２１６は、１つ以上の可変コンデンサを含んでもよい。例えば、可変コンデンサは、パルス幅変調（ＰＷＭ）制御コンデンサとすることができる。なお、リストされた各構成要素は、ネットワークまたは構成要素のグループを表すことができ、少なくとも位置１および３の構成要素はバランスをとることができることに留意されたい。デバイス側回路２０６の構成要素は、デバイス共振器コイルＬｄ２２２と、直列コンデンサＣ１ｄ２２４（位置１と）、並列コンデンサＣ２ｄ２２６（位置２）と、コンデンサＣ３ｄ２２８およびインダクタＬ３ｄ２３０（位置３）とを含むことができる。コンデンサＣ３ｄ２２８は、１つ以上のＰＷＭコンデンサ等の可変コンデンサを含んでもよい。ＰＷＭスイッチトコンデンサ２１６および２２８は、以下により詳細に説明するように、効率的な無線エネルギー転送を促進することができる。
【００９３】
ＩＭＮ１０８および１１２は、特定の適用におけるニーズを満たすためのインピーダンスを有する様々な構成要素を備える広範囲の回路実施を有することができる。例えば、Ｋｅｓｌｅｒらによる米国特許第８，４６１，７１９号は、その全体が参照により本明細書に組み込まれており、図２８ａから図３７ｂのような様々な同調可能インピーダンスネットワーク構成を開示する。いくつかの実装では、図２に示す各構成要素は、ネットワークまたは構成要素のグループを表すことができる。さらに、例示的な実施形態は、高共振無線エネルギー伝送システムと関連して表示および説明されているが、本明細書に記載されるＰＷＭ切換済み構成要素の実装は、所与の等価インピーダンスを達成し、ダイオード導通時間を最小限に抑えることが望ましい幅広い用途に適用可能である。
【００９４】
図３Ａは、ＰＷＭスイッチトコンデンサＣ１の回路実施の例を示す。いくつかの実装では、等価キャパシタンスは
【数１４】
2019512162.tif 000016
とすることができ、ここで、以下により詳細に説明するように、Ｃ１はコンデンサのインピーダンス値であり、φは入力位相遅延である。
【００９５】
第１および第２スイッチング素子Ｍ１、Ｍ２は、コンデンサＣ１の両端に連続的に、またはコンデンサＣ１に並列に接続される。第１および第２スイッチング素子Ｍ１、Ｍ２は、ＭＯＳＦＥＴ素子とすることができる。ゲート制御回路３００は、第１スイッチング素子Ｍ１用の第１ゲート制御信号ｇ１および第２スイッチング素子Ｍ２用の第２ゲート制御信号ｇ２を提供する。いくつかの実装では、ゲート制御回路３００は、第１および第２スイッチング素子Ｍ１、Ｍ２のゲート間のノードに対する基準電位ｓ１２を提供する。
【００９６】
第１ノードＮ１に入力電流Ｉ１が流れ、電流ＩＣ１が第１ノードからコンデンサＣ１に流れる。電流Ｉ２は、第１ノードＮ１から第１スイッチング素子Ｍ１のドレイン端子に流れる。コンデンサＣ１は、Ｖｃａｐ＋ノードとＶｃａｐ−ノードとの間に接続されて、コンデンサの両端の電圧を規定する。いくつかの実装では、回路は、以下により詳細に説明されるように、ＭＯＳＦＥＴボディダイオードの導通を検知するための第１センサＳ１と、スイッチトコンデンサを流れる電流を検知するための第２センサＳ２とを含むことができる。いくつかの実装では、スイッチング素子Ｍ１およびＭ２はシリコンＭＯＳＦＥＴであってもよい。図３Ｂは、Ｍ１およびＭ２に対して逆並列配置に配置された外部ダイオードＤ１およびＤ２を備える図３Ａの回路を示す。これらのダイオードＤ１およびＤ２は、外部ダイオードまたはスイッチング素子Ｍ１およびＭ２のボディダイオードとすることができる。本明細書で用いられる「ボディダイオード」という用語は、図３Ａおよび図３Ｂに示すトランジスタに関連するパワートランジスタボディダイオードまたは外部逆並列ダイオードをまとめて指す。スイッチング素子は、シリコントランジスタ、シリコンカーバイドトランジスタ、窒化ガリウムトランジスタ、ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ＪＦＥＴ（接合ゲート電界効果トランジスタ）、またはＢＪＴ（バイポーラ接合トランジスタ）を含むことができるが、これらに限定されない。
【００９７】
＜混合信号の実装＞
図４は、ＰＷＭコンデンサの制御の混合信号実装の実施形態の例における図を示す。この実装は、変調器４０４と通信中であるコントローラインタフェース４０２と通信中であるコントローラ４００を含む。変調器４０４は、ゼロ電圧スイッチング（ＺＶＳ）制御のためにパルス整形回路４０６と通信する。パルス整形回路４０６は、変調器４０４と通信するパワーステージ４０８と通信する。これらのブロックについては、以下でさらに説明する。
【００９８】
図５Ａは、図４のコントローラインタフェース４０２および変調器４０４の実施形態の例における図を示す。変調器ステージは、基準信号生成、電流センサ出力、ゼロ交差検出、ランプ生成、およびＰＷＭ生成を含むことができる。マイクロコントローラ（μＣ）は、ＰＷＭコンデンサの等価容量を制御するために使用される制御信号Ｖｒを設定する。制御信号Ｖｒは、ＤＣ電圧信号または平均電圧Ｖｒｅｆを有する変調信号のパルス幅とすることができる。基準信号発生器５０２は、ほぼ同じ絶対値で反対の符号を有するＶｒｅｆ＋およびＶｒｅｆ−電圧を生成する。電流センサ５０４の出力は、ゼロ交差検出器５０６に供給される。電流センサ５０４の出力は、ＰＷＭコンデンサへの入力電流Ｉ１を表す概して正弦波の信号である。いくつかの実施例では、Ｉ１は非常に高周波の成分を有することができる。ゼロ交差検出器５０６は、電流Ｉ１のゼロ交差を検出する。
【００９９】
ゼロ交差検出器５０６は方形波信号Ｖｚｃ＝Ｖｚｃ−−Ｖｚｃ＋を出力する。言い換えれば、ゼロ交差検出器５０６の出力は、例えば、Ｉ１が負である時に＋５Ｖの振幅を有し、Ｉ１が正である時に−５Ｖの振幅を有する信号であってもよい。ランプジェネレータ５０８は、例えば積分回路を使用して矩形波信号Ｖｚｃをランプ信号Ｖｒａｍｐに変換する。ランプジェネレータ５０８は、電流Ｉ１が正の時正の傾きを有し、電流Ｉ１が負の時負の傾きを有する、ランプ信号を供給する。さらに、ランプ信号のピークは、図５ＢのサブプロットＩＩＩに示すように、電流Ｉ１のゼロ交差に対応することができる。
【０１００】
Ｃ２０およびＲ４９からなる高周波フィルタ５１０は、演算増幅器Ｕ２の出力に存在しうる任意のＤＣバイアスを除去する。ＰＷＭ生成器５１２は、スイッチング素子Ｍ１およびＭ２を制御するスイッチング関数ＰＷＭ＿Ｍ１およびＰＷＭ＿Ｍ２を生成する。２つの比較器５１４ａおよび５１４ｂは、Ｖｒａｍｐ、Ｖｒｅｆ＋、およびＶｒｅｆ−からこれらの信号を生成するために使用される。
【０１０１】
図５Ｂは、図５Ａで説明した変調器４０４の波形のプロットを示す。サブプロットＩは、以下でさらに説明するパワーステージ４０８の電流検出トランスＬ１における実測電流Ｉ（Ｌ１）を示す。なお、この電流は純粋な正弦波ではなく、高調波成分を含む。いくつかの実施形態では、変調器内の構成要素が電流を処理することができるように、電流は、１：１００（またはそれに類する）比の変圧器（図５ＡのＬ１：Ｌ２に示す）を使用してステップダウンしてもよい。サブプロットＩＩは、ゼロ交差検出器５０６におけるノードＶｚｃ−とノードＶｚｃ＋との間の実測電圧Ｖ（Ｖｚｃ−、Ｖｚｃ＋）を示す。サブプロットＩＩＩは、ランプジェネレータ５０８の出力における三角波形を有する実測電圧Ｖ（Ｖｒａｍｐ）を示す。サブプロットＩＶは、ＰＷＭ生成比較器５１４ａの出力における破線で示す実測電圧Ｖ（ＰＷＭ＿Ｍ１）と、ＰＷＭ生成比較器５１４ｂの出力における実線で示すＶ（ＰＷＭ＿Ｍ２）とを示す。サブプロットＶは、ノードＶｃａｐ＋とノードＶｃａｐ−との間の実測電圧の電圧波形Ｖｃ１を示し、従ってノードＶｃａｐ＋とノードＶｃａｐ−との間で測定された実効キャパシタンスを示す。この実効キャパシタンスには、キャパシタンスＣ１およびスイッチング素子Ｍ１およびＭ２の寄与が含まれる。ライン５１６は、いくつかの実装において、スイッチング素子Ｍ１のターンオン信号の立ち上がりエッジが、スイッチング素子Ｍ１のＺＶＳ動作のために遅延されなければならないことを示している。
【０１０２】
図６Ａは、図４のＺＶＳ制御のためのパルス整形回路４０６の実施形態の例における図を示す。パルス整形回路４０６は、出力ＰＷＭ１を有するサブ回路６０２と、出力ＰＷＭ２を有するサブ回路６０４とを含む。いくつかの実装では、入力ＰＷＭ＿Ｍ１および入力ＰＷＭ＿Ｍ２は、コンデンサＣ１をオンした時に起こり得る非ゼロ電圧状態のために、スイッチング素子Ｍ１およびＭ２を直接駆動するために使用されないことがある。したがって、信号ＰＷＭ＿Ｍ１および信号ＰＷＭ＿Ｍ２は、サブ回路６０２および６０４によって調整されて、スイッチング素子Ｍ１、Ｍ２を駆動するために使用される所望の信号ＰＷＭ１およびＰＷＭ２をそれぞれ生成する。いくつかの実装では、サブ回路６０２およびサブ回路６０４は、選択信号ｅｎ０〜ｅｎ３を有するマルチプレクサとして動作する。
【０１０３】
例えば、コンデンサＣ１が非ゼロ電圧の時にスイッチング素子Ｍ１およびＭ２をオンにすることは、過度の損失、スイッチング素子への物理的損傷、またはその両方につながる可能性がある。パルス整形回路４０６は、Ｍ１およびＭ２のゼロ電圧ターンオンが達成されるように、ＰＷＭ＿Ｍ１およびＰＷＭ＿Ｍ２のターンオンエッジを遅延させることによって信号ＰＷＭ＿Ｍ１およびＰＷＭ＿Ｍ２を調整することができる。手動で調整可能なパルス整形回路は、異なる入力電流Ｉ１に対してオンザフライでＺＶＳ状態を調整するように構成することができる。なお、ＺＶＳは、選択信号ｅｎ０〜ｅｎ３のいずれかをアクティブにすることによって手動で調整可能である。ＭＯＳＦＥＴのボディダイオードは、ＺＶＳがオンにする前にオンされる。ボディダイオードの導通時間は従来の動作から大幅に減少し、最小限に抑えられる。図に示すように、パルス整形回路４０６は論理ゲートを使用して実装されるが、いくつかの実装では、デジタルマルチプレクサ回路を使用して同様の結果を達成することもできる。
【０１０４】
図６Ｂは、図６Ａで説明したパルス整形回路４０６の波形のプロットを示す。サブプロットＩは電流トランスのＬ１での実測電流Ｉ（Ｌ１）を示す。電流検出トランスは、Ｌ１（パワーステージ４０８）およびＬ２（変調器４０４）を含む。サブプロットＩＩは、サブ回路６０２の入力における実測電圧Ｖ（ＰＷＭ＿Ｍ１）を破線で示し、サブ回路６０４の入力における実測電圧Ｖ（ＰＷＭ＿Ｍ２）を実線で示す。サブプロットＩＩＩは、ゲート制御信号ｇ１と基準電位ｓ１２との間の実測電圧Ｖ（ｇ１、ｓ１２）の波形を破線で示し、ゲート制御信号ｇ１と基準電位ｓ１２との間の実測電圧Ｖ（ｇ２、ｓ１２）の波形を実線で示す。サブプロットＩＶは、ノードＶｃａｐ＋とノードＶｃａｐ−との間の実測電圧の電圧波形ＶＣ１を示し、従ってノードＶｃａｐ＋とノードＶｃａｐ−との間で測定された実効キャパシタンスを示す。ウィンドウ６０６は、純粋な正弦波信号とは異なるＩ１電流に対してＺＶＳが達成されるための、Ｍ１のターンオンにおける遅延を示す。
【０１０５】
図７Ａは、図４のパワーステージ４０８の実施形態の例における図を示す。パワーステージ４０８は、コンデンサＣ１、バックツーバックスイッチング素子対Ｍ１およびＭ２、ＰＷＭコンデンサ（Ｉ１）を流れる電流を測定する電流センサ（電流検出トランス）Ｌ１、Ｍ１およびＭ２を駆動するゲートドライバ７０２、ゲートドライバ用の絶縁電源７０４、およびゲートドライバ入力信号用の信号絶縁７０６を含む。入力信号は、変調器４０４およびパルス整形回路４０６のステージによって生成される。いくつかの実装では、電流検知信号形式Ｌ１が変調器４０４に供給される。
【０１０６】
図７Ｂは、図７Ａで説明したパワーステージ４０８の波形のプロットを示す。サブプロットＩは、ゲート制御信号ｇ１と基準電位ｓ１２との間の模擬電圧Ｖ（ｇ１、ｓ１２）の電圧波形を破線で示し、ゲート制御信号ｇ２と基準電位ｓ１２との実測電圧Ｖ（ｇ２、ｓ１２）を実線で示す。電圧波形Ｖ（ｇ１、ｓ１２）および電圧波形Ｖ（ｇ２、ｓ１２）は、振幅が重複するが、Ｖ（Ｃ１）の正の半サイクルがＶ（Ｃ１）の負の半サイクルに対称になるように、互いに対して１８０度またはスイッチング周期の半分だけシフトされる。サブプロットＩＩは、電流検出トランスＬ１における電流波形Ｉ（Ｌ１）を示す（図５Ｃのパワーステージ４０８参照）。この電流は純粋な正弦波ではなく、高調波成分を含む。サブプロットＩＩＩは、第１ノードＮ１から第１スイッチング素子Ｍ１のドレイン端子に流れる電流Ｉ２の波形を示す。サブプロットＩＶは、入力電流がコンデンサＣ１を流れ、その後、Ｍ１およびＭ２両方のスイッチング素子がオンになると、スイッチング素子Ｍ１およびＭ２に迂回されることを示す電流波形Ｉ（Ｃ１）を示す。サブプロットＶは、ノードＶｃａｐ＋とノードＶｃａｐ−との間の電圧波形ＶＣ１＝Ｖｃａｐ＋−Ｖｃａｐ−を示し、したがってノードＶｃａｐ＋とノードＶｃａｐ−との間で測定される実効キャパシタンスを示す。この実効キャパシタンスには、キャパシタンスＣ１およびスイッチング素子Ｍ１およびＭ２の寄与が含まれる。
【０１０７】
いくつかの実装では、ゲート信号Ｖｓｇ１およびＶｇｓ２のオーバーラップは、ゼロオーバーラップから完全オーバーラップに制御することができる。オーバーラップがゼロになると、入力電流Ｉ１はすべてコンデンサＣ１に流れ、ＰＷＭコンデンサの実効キャパシタンスはＣ１の値になる。ゲート信号が完全オーバーラップの時、入力電流Ｉ１はすべて、スイッチング素子Ｍ１、Ｍ２のみを流れる。ＰＷＭコンデンサの実効キャパシタンスは無限大に等しくなる（短絡効果により、スイッチング周波数で無限に大きな容量を持つため）。制御回路はオーバーラップを制御することができるため、Ｃ１〜無限大の値の有効なＰＷＭコンデンサのキャパシタンスを生成することができる。
【０１０８】
図７Ｃは、図７Ａの波形の拡大図を示す。なお、図７ＣのサブプロットＩ〜Ｖは、図７ＢのサブプロットＩ〜Ｖのズームアウト図に対応する。ウィンドウ７１０は、ボディダイオードの導通時間が大幅に短縮されることを示す。
【０１０９】
図８Ａ〜図８Ｆは、ＰＷＭコンデンサの制御の混合信号実装の実施形態の例から得られる測定値を示す。測定は、約５００Ｖ／ｄｉｖのインバータ２０２の出力における絶対電圧Ｖａｂ８０２と、約２０Ａ／ｄｉｖの入力電流Ｉ１８０４と、コンデンサＣ１における約１００Ｖ／ｄｉｖの電圧ＶＣ１８０６と、ゲートｇ１とリファレンスｓとの間１０Ｖ／ｄｉｖの電圧測定値Ｖｇｓ１８０８とを含む。この実施形態では、電力レベルは約６ｋＷと１２ｋＷとの間に維持される。基準電圧Ｖｒｅｆが調整されると、実効キャパシタンスが変化する（ＶＣ１で示される）。図８ＡはＶｒｅｆが２．５Ｖであることを示す。図８ＢはＶｒｅｆが１．４Ｖであることを示す。図８ＣはＶｒｅｆが１Ｖであることを示す。図８ＤはＶｒｅｆが０．８Ｖであることを示す。図８Ｅは、Ｖｒｅｆが０．５Ｖであることを示す。図８Ｆは、Ｖｒｅｆが０．３Ｖであることを示す。
【０１１０】
＜デジタル実装＞
図９は、ＰＷＭコンデンサに対するコントローラのデジタル実装の実施形態の例における図を示す。この実装は、コントローラ９０２と、ゼロ交差検出ステージ９０４と、パワーステージ９０６とを含む。コントローラ９０２は、ゼロ交差検出ステージ９０４と通信し、ゼロ交差検出ステージ９０４は、ゼロ交差検出器９１０内の比較器に対する電圧信号を生成する電流センサ９０８を含む。ゼロ交差検出器９１０は、電流がゼロを横切る時（例えば、極性が変化すること）を示すゼロ交差信号をコントローラ９０２に提供する。ゼロ交差検出ステージ９０４は、パワーステージ９０６に結合される。パワーステージ９０６は、ゲートドライバ９１４の入力信号に対する信号絶縁回路９１２を含む。コントローラ９０２は、ゲートドライバ９１４に対する入力信号を供給する。ゲートドライバ９１４は、コンデンサＣ１と並列に接続されたスイッチング素子Ｍ１およびＭ２を駆動する。電流センサ９０８は、電流検出信号をゼロ交差検出器９１０に供給する。ゼロ交差検出器９１０の出力は、トランジスタＭ１およびＭ２に対する駆動信号を生成するコントローラ９０２に供給される。コントローラ９０２は、１つまたは複数のプロセッサまたはマイクロコントローラとして実装することができる。いくつかの実装形態では、コントローラ９０２は、ＡＳＩＣまたはＦＰＧＡコントローラとして実装することができる。
【０１１１】
動作時に、コントローラ９０２は、交流入力電圧信号の正および負の半分の部分のためにコンデンサＣ１をバイパスまたは短絡させるために、トランジスタＭ１およびＭ２を交互にスイッチングすることによって、コンデンサＣ１の実効キャパシタンスを制御する。コントローラ９０２には、コンデンサＣ１の所望の実効キャパシタンスを示す入力信号が供給される。コントローラ９０２は、入力信号に基づいてトランジスタＭ１およびＭ２のオン時間およびオフ時間を決定する。いくつかの実施形態では、入力信号は、９０度から１８０度の範囲の位相遅延φである。コントローラ９０２は、位相遅延φに基づいて入力電流のトリガ点からの第１遅延期間及び第２遅延期間を決定する。コントローラ９０２は、ゲートドライバ９１４を制御して、遅延期間に基づいてトランジスタＭ１およびＭ２を駆動するＰＷＭ信号を生成する。説明のために、入力電流のゼロ交差がトリガポイントとして使用されている。しかし、いくつかの実装では、電流ピークをトリガポイントとして使用することができる。例えば、ゼロ交差検出器は、例えば微分器回路を組み込むことによって電流ピークを検出するように変更することができる。そのような実装では、位相遅延φ入力の範囲は、トリガポイントのシフトを考慮して９０度シフトされてもよい。
【０１１２】
一般に、コントローラ９０２は、トランジスタのターンオフ遅延期間およびトランジスタのターンオン遅延期間を計算する。コントローラ９０２は、ゼロ交差検出器９１０からゼロ交差信号を受け取り、トランジスタのターンオフ遅延期間を待ってから第１トランジスタ（例えば、Ｍ１）をオフにする。その後、コントローラ９０２は、ゼロ交差からターンオン遅延期間を待ってから、第１トランジスタを再びオンにする。第１トランジスタがオフされている間、電流の別のゼロ交差が生じる。いくつかの実装では、トランジスタのターンオン遅延期間は、トランジスタのターンオフ遅延期間と同じゼロ交差から測定することができる。または、いくつかの実装では、トランジスタのターンオン遅延期間は、トランジスタがオフの間に起こるゼロ交差から測定することができる。このプロセスは、入力電流信号の次の半サイクルの間、第２トランジスタについて繰り返される。
【０１１３】
トランジスタのターンオフ遅延期間およびターンオン遅延期間は、両方のトランジスタについて同じであってもよいが、異なるゼロ交差点（例えば、入力電流の逆位相で生じるゼロ交差点）からトリガされてもよい。いくつかの実装では、ターンオフ遅延期間およびターンオン遅延期間は、各トランジスタで異なってもよい。いくつかの実装では、確実にトランジスタをゼロ電圧でスイッチングすることは、トランジスタをオンにするために、トランジスタをオフにするためよりも重要である。したがって、コントローラ９０２は、後述するように、位相遅延値に基づいて理論的なトランジスタのターンオン遅延を推定することができる。コンデンサＣ１の両端の電圧がゼロになった時にトランジスタが確実にオンになるようにするために、コントローラ９０２は、推定されたトランジスタのターンオン遅延期間の後に追加期間の間、待機してもよい。いくつかの実装では、例えば、トランジスタをターンオンにする前にＣ１両端の電圧を短時間ゼロにクランプするようにパワートランジスタのボディダイオード電流（または逆並列ダイオードを通る電流）が確実に起こるよう、追加期間は、所定の遅延期間（例えば、≦３００ｎｓ、≦５００ｎｓ、≦８００ｎｓ、または≦１０００ｎｓ）である。いくつかの実装では、コントローラ９０２は、推定されたトランジスタターンオン遅延期間の後にトランジスタを介する（または逆並列ダイオードを介する）ボディダイオードの導通を検出した後に、トランジスタをオンにする。いくつかの実装では、コントローラ９０２は、トランジスタのターンオン時間を推定せず、トランジスタを介する（または逆並列ダイオードを介する）ボディダイオードの導通を検出した後にトランジスタをオンにする。例えば、コントローラ９０２は、図２２を参照して以下でより詳細に論じられるような、ボディダイオード導通センサからボディダイオード導通信号を受信することができる。
【０１１４】
図１０Ａは、ＰＷＭコンデンサの制御のための例示的なプロセス１０００のフローチャートを示す。いくつかの例では、例示的なプロセス１０００は、１つまたは複数の処理デバイス（たとえば、プロセッサまたはマイクロコントローラ）またはコンピューティングデバイスを使用して実行されるコンピュータ実行可能命令として提供することができる。いくつかの例では、プロセス１０００は、ハードウェアにより実現された電気回路によって、例えばＡＳＩＣまたはＦＰＧＡコントローラとして実行されてもよい。プロセス１０００は、例えばコントローラ９０２によって実行することができる。
【０１１５】
ステップ１００２は、スイッチング周期のサイクルを開始する。ステップ１００４（時間ｔ０）において、電流Ｉ１が上昇している時に、入力電流Ｉ１のゼロ交差がゼロ交差検出器９１０によって検出される。ステップ１００６において、トランジスタＭ１はゼロ交差後の遅延オフ期間である時間ｔ２でオフになるようにスケジューリングされる。例えば、第１遅延期間は入力位相φに基づいて計算される。ここで、
【数１５】
2019512162.tif 000017
である。Ｔは入力電流Ｉ１の周期であり、入力位相φは等価容量を約
【数１６】
2019512162.tif 000018
に設定する。
【０１１６】
ステップ１００８において、トランジスタＭ１は、ゼロ交差後のターンオン遅延期間である時間ｔ５でオンになるようにスケジューリングされ、これは例えば、
【数１７】
2019512162.tif 000019
で表される。ここで、所定の遅延Ｔｄｅｌａｙは確実にゼロ電圧スイッチングをするように調整される。いくつかの実装では、所定の遅延Ｔｄｅｌａｙは固定遅延（例えば、Ｔｄｅｌａｙ≦３００ｎｓ、≦５００ｎｓ、≦８００ｎｓ、または≦１０００ｎｓ）である。ステップ１０１０（時間ｔ１）で、スイッチング素子Ｍ２をオンにすることにより、前のサイクルが終了する。ステップ１０１２（時間ｔ２）において、ターンオフ遅延期間の後にトランジスタＭ１がオフされる。ステップ１０１４（時間ｔ３）では、電流が下降している時に入力電流Ｉ１のゼロ交差が検出される。いくつかの実装では、時間ｔ３はＴ／２に等しい。ステップ１０１６において、トランジスタＭ２は、ｔ０における第１ゼロ交差の後の第２オフ遅延期間である時間ｔ６でオフになるようにスケジューリングされ、これは、例えば、
【数１８】
2019512162.tif 000020
で表される。
【０１１７】
いくつかの実装では、トランジスタＭ２は、第１ターンオフ遅延期間（ｔ２として上記で計算される）を使用することによって時間ｔ６でオフになるようにスケジューリングされるが、時間ｔ３において入力電流Ｉ１の第２ゼロ交差から測定される。
【０１１８】
ステップ１０１８において、トランジスタＭ２は、ゼロ交差後の第２ターンオン遅延期間である時間ｔ９でオンにするようにスケジューリングされ、これは、例えば、
【数１９】
2019512162.tif 000021
で表される。
【０１１９】
いくつかの実装では、トランジスタＭ２は、第１ターンオン遅延期間（ｔ５として上で計算される）を使用することによって時間ｔ９でターンオンにするようにスケジューリングされるが、時間ｔ３において入力電流Ｉ１の第２ゼロ交差から測定される。
【０１２０】
ステップ１０２０（時間ｔ４）において、入力Ｉ１に対して正弦波のような周期的な波形を仮定して、スイッチング素子Ｍ１に対してＺＶＳ条件が理論的に達成される。いくつかの実装では、時間ｔ４は、
【数２０】
2019512162.tif 000022
によって推定される。
【０１２１】
ステップ１０２２（時間ｔ５）において、ターンオン遅延期間の後にトランジスタＭ１がオンされる。ステップ１０２４（時間ｔ６）において、トランジスタＭ２は、第２ターンオフ遅延期間の後にオフされる。ステップ１０２６（時間ｔ７）では、入力電流Ｉ１のゼロ交差を検出して、電流Ｉ１が上昇している時に次のサイクルを開始する。トランジスタＭ１は、
【数２１】
2019512162.tif 000023
の後にオフにするようにスケジューリングされる。
【０１２２】
ステップ１０２８（時間ｔ８）において、入力電流Ｉ１に対して正弦波などの周期的な波形を仮定して、トランジスタＭ２に対するＺＶＳ条件が理論的に達成される。ステップ１０３０（時間ｔ９）において、第２ターンオン遅延期間の後にトランジスタＭ２がオンされる。ステップ１０３２は、ステップ１０１２に至る次のサイクルを開始するための遷移である。
【０１２３】
図１０Ｂは、図１０Ａに記載されたプロセス１０００のタイミング図を示す。この図は、イベントを示す縦線でマークされた電流Ｉ１波形を示す。これらの縦線は、図１０Ａで説明したステップに対応するようにマークされる。さらに、位相遅延マーカ１０３４，１０３６，１０３８，１０４０が示され、計算される。時間ｔ０において、ゼロ交差検出器９１０を使用して、立ち上がり電流Ｉ１のゼロ交差が検出される。時間ｔ１において、スイッチング素子Ｍ２がオンに切り換えられて（論理１）、前のサイクルが終了する。時間ｔ２において、位相遅延１０３４はほぼφであり、ＰＷＭ１はオフに切り換えられる（論理０）。時間ｔ３において、ゼロ交差検出器９１０を用いて、立ち下がり電流Ｉ１のゼロ交差が検出される。時間ｔ４は、Ｉ１電流に対する理論Ｍ１のボディダイオード導通をマークし、ここでは位相遅延１０３６は約２π−φである。時間ｔ５において、ＰＷＭ１は、すべての動作条件に対してＺＶＳを確実にするように、遅延Ｔｄｅｌａｙ（ｔ４とｔ５との間）の後にオンに切り換えられる（論理１）。時間ｔ６において、位相遅延１０３８はほぼπ＋φであり、ＰＷＭ２はオフに切り換えられる（論理０）。時間ｔ７において、ゼロ交差検出器９１０を用いて、立ち下がり電流Ｉ１のゼロ交差が検出される。時間ｔ８は、正弦波Ｉ１の電流の理論Ｍ２ボディダイオード導通をマークする。時間ｔ９において、ＰＷＭ１は、すべての動作条件に対してＺＶＳを確実にするように、遅延Ｔｄｅｌａｙ（ｔ８とｔ９との間）の後にオンに切り換えられる。信号ＰＷＭ１  １０４２およびＰＷＭ２  １０４４のスイッチオン（設定）およびスイッチオフ（リセット）は、タイムスタンプｔ０ないしｔ９と一致して示す。
【０１２４】
図１０Ｃは、ＰＷＭコンデンサの制御のための別の例示的プロセス１０５０のフローチャートを示す。いくつかの例では、例示的プロセス１０５０は、１つまたは複数の処理デバイス（たとえば、プロセッサまたはマイクロコントローラ）またはコンピューティングデバイスを使用して実行されるコンピュータ実行可能命令として提供することができる。いくつかの例では、プロセス１０５０は、ハードウェアにより実現される電気回路によって、例えばＡＳＩＣまたはＦＰＧＡコントローラとして実行することができる。プロセス１０５０は、例えば、コントローラ９０２によって実行することができる。プロセス１０５０は、図１０Ｂに示す時間およびイベントを参照して説明される。
【０１２５】
ステップ１０５２は、スイッチング周期のサイクルを開始する。ステップ１０５４（時間ｔ０）において、コントローラ９０２は、例えば、ゼロ交差検出器９１０からゼロ交差検出信号を受信することによって、入力電流Ｉ１の第１ゼロ交差を検出する。ステップ１０５６において、コントローラ９０２は、ターンオフ遅延期間を決定する。例えば、ターンオフ遅延期間は、入力位相φのような入力値に基づいて決定することができる。換言すれば、入力値はターンオフ遅延期間の長さを制御する。例えば、ターンオフ遅延は次のように計算することができる。
【数２２】
2019512162.tif 000024
【０１２６】
ターンオフ遅延期間は、コントローラが各ゼロ交差検出からトランジスタＭ１またはＭ２のうちの１つをスイッチオフにするまで待機する期間を表す。いくつかの実装では、ターンオフ遅延期間がコンデンサＣ１の実効インピーダンスを決定する。
【０１２７】
ステップ１０５８（時間ｔ２）において、第１トランジスタＭ１は、入力電流Ｉ１の第１ゼロ交差からターンオフ遅延期間の後にオフされる。これは、ＰＷＭ１信号が論理０に立下がることとして図１０Ｂに示す。ステップ１０６０において、コントローラ９０２は、トランジスタＭ１のオフへの切換えと入力電流Ｉ１の次の（第２）ゼロ交差（時間ｔ３）を検出する間の経過時間を測定する。経過時間を、時間ｔ２と時間ｔ３との間の時間として図１０Ｂに示す。例えば、コントローラ９０２は、トランジスタＭ１がオフに切り換えられた時にカウンタまたはタイマを開始し、次のゼロ交差が検出された時の経過時間を測定することができる。
【０１２８】
ステップ１０６２（時間ｔ３）において、コントローラ９０２は、例えばゼロ交差検出器９１０からゼロ交差検出信号を受信することによって、入力電流Ｉ１の第２ゼロ交差を検出する。ステップ１０６４において、コントローラ９０２は、経過時間に基づいて第１ターンオンカウンタを設定する。例えば、ターンオンカウンタは、経過時間からカウントダウンするように設定するか、または経過時間を測定したカウンタを反転させてゼロにカウントダウンすることができる。コントローラ９０２は、コンデンサＣ１の両端の電圧がいつゼロに戻るかを推定するためにターンオンタイマを使用する。例えば、下記の図１１Ａ〜図１１Ｆに示すように、コンデンサＣ１全体における電圧の上昇および下降は、入力電流Ｉ１のゼロ交差点に関してほぼ対称的である。したがって、コントローラ９０２は、トランジスタのシャットオフ（電圧が増加する時）とそれに続くゼロ電流交差（電圧がピークに達した時）（例えば、ｔ２−ｔ３）との間、およびその後のゼロ電流交差と推定ＺＶＳ時間（例えば、ｔ３−ｔ４）との間の対称な時間間隔をカウントすることによって、トランジスタ（例えば、トランジスタＭ１）をオンにする理論的なＺＶＳ時間（例えば、時間ｔ４）を推定することができる。
【０１２９】
ステップ１０６６において、コントローラ９０２は、ターンオンカウンタが終了した後（例えば、ターンオンカウンタによって測定された第２遅延期間の後）に、第１トランジスタＭ１を再びオンにする。これは、ＰＷＭ１信号が論理１に立ち上がることとして図１０Ｂに示す。ターンオンカウンタは理論的なＺＶＳ時間を推定するために使用されるため、コントローラ９０２は、確実にゼロ電圧を達成するために、トランジスタＭ１を再びオンにする前に追加遅延Ｔｄｅｌａｙを組み込むことができる。追加遅延Ｔｄｅｌａｙは、時間ｔ４とｔ５との間の間隔として図１０Ｂに示す。追加遅延Ｔｄｅｌａｙは、所定の固定遅延期間（例えば、Ｔｄｅｌａｙ≦３００ｎｓ、≦５００ｎｓ、≦８００ｎｓ、または≦１０００ｎｓ）とすることができる。いくつかの実装では、追加遅延Ｔｄｅｌａｙは、推定されたＺＶＳ時間とボディダイオード導通センサ等のセンサを使用してゼロ電圧状態を検出する間の遅延とすることができる。例えば、コントローラ９０２は、ボディダイオード導通センサ（図２２を参照して以下で説明するようなもの）からの信号に応答してトランジスタＭ１を再びオンにすることができる。例えば、ボディダイオード導通センサを使用して、トランジスタ（または関連する逆並列ダイオード）を介したボディダイオード導通を検出することができる。コントローラ９０２は、コンデンサの両端のゼロ電圧状態が達成されたことの表示としてボディダイオードの導通を使用することができる。
【０１３０】
ステップ１０６８（時間ｔ６）において、第２トランジスタＭ２は、入力電流Ｉ１の第２ゼロ交差から（例えば、時間ｔ３において）ターンオフ遅延期間の後にオフされる。これは、ＰＷＭ２信号が論理０に立ち下がることとして図１０Ｂに示す。ステップ１０７０において、コントローラ９０２は、トランジスタＭ２のオフへの切換えと入力電流Ｉ１の次の（第３）ゼロ交差を検出する（時間ｔ７）間の経過時間を測定する。経過時間は、時間ｔ６とｔ７との間の時間として図１０Ｂに示す。例えば、コントローラ９０２は、トランジスタＭ２がオフに切り換えられた時にカウンタまたはタイマを開始し、次のゼロ交差が検出された時の経過時間を測定することができる。
【０１３１】
ステップ１０７２（時刻ｔ７）において、コントローラ９０２は、例えば、ゼロ交差検出器９１０からゼロ交差検出信号を受信することによって、入力電流Ｉ１の第３ゼロ交差を検出する。ステップ１０７４において、コントローラ９０２は、経過時間に基づいて第２ターンオンカウンタを設定する。例えば、第２ターンオンカウンタは経過時間からカウントダウンするように設定することができ、または経過時間を測定したカウンタを反転させてゼロにカウントダウンすることができる。コントローラ９０２は、コンデンサＣ１の両端の電圧がゼロに戻る時間を推定するためにターンオンタイマを使用する。したがって、コントローラ９０２は、トランジスタをオフにする時（電圧が大きい時）と、それに続くゼロ電流交差（電圧がピークに達する時）との間（例えば、ｔ６〜ｔ７）、およびそれに続くゼロ電流交差と推定ＺＶＳ時間（例えば、ｔ７〜ｔ８）との間の対称時間間隔をカウントすることによって、トランジスタ（例えば、トランジスタＭ２）をオンにする理論的なＺＶＳ時間（例えば、時間ｔ８）を推定することができる。
【０１３２】
ステップ１０７６において、コントローラ９０２は、第２ターンオンカウンタが終了した後（例えば、ターンオンカウンタによって測定された第２遅延期間の後）に、第２トランジスタＭ２を再びオンにする。これは、図１０Ｂにおいて、ＰＷＭ２信号が論理１に上昇することとして示す。ターンオンカウンタは理論的なＺＶＳ時間を推定するために使用されるため、コントローラ９０２は、確実にゼロ電圧を達成するために、トランジスタＭ２を再びオンにする前に追加遅延Ｔｄｅｌａｙを組み入れることができる。追加遅延Ｔｄｅｌａｙは、時間ｔ８〜ｔ９の間隔として図１０Ｂに示す。上述のように、追加遅延Ｔｄｅｌａｙは、所定の固定遅延期間（例えば、Ｔｄｅｌａｙ≦３００ｎｓ、≦５００ｎｓ、≦８００ｎｓ、または≦１０００ｎｓ）とすることができる。いくつかの実装では、追加遅延Ｔｄｅｌａｙは、推定されたＺＶＳ時間と、ボディダイオード導通センサ等のセンサを使用してゼロ電圧状態を検出することの間の遅延とすることができる。ステップ１０７８は、ステップ１０５８に至る次のサイクルを開始する遷移である。
【０１３３】
また、図１１Ａ〜図１１Ｆは、ＰＷＭコンデンサの制御のデジタル実装の実施形態の例からなされる測定値を示す。測定値は、約５００Ｖ／ｄｉｖのインバータ２０２の出力における絶対電圧Ｖａｂ８０２と、約２０Ａ／ｄｉｖの入力電流Ｉ１８０４と、コンデンサＣ１における約１００Ｖ／ｄｉｖの電圧ＶＣ１８０６と、ゲートｇ１とリファレンスｓとの間の１０Ｖ／ｄｉｖの電圧測定値Ｖｇｓ１８０８とを含む。この実施形態では、電力レベルは約６ｋＷと１２ｋＷとの間に維持される。位相遅延φが調整されると、実行キャパシタンスが変化する（ＶＣ１で示される）。図１１Ａは１８０度の位相φを示す。図１１Ｂは１４０度の位相φを示す。図１１Ｃは１２０度の位相φを示す。図１１ｄは１１０度の位相φを示す。図１１Ｅは、１００度の位相φを示す。図１１Ｆは９０度の位相φを示す。
【０１３４】
＜保護および診断＞
図１２は、スイッチング素子Ｍ１およびＭ２と、保護／診断機能とによって制御される等価キャパシタンスを有するＰＷＭ制御コンデンサＣ１の混合信号実装１２００の例を示す。いくつかの実装では、コントローラ１２０２、変調器１２０４、およびパワーステージ１２０６は、上記の実施形態といくつかの共通点を有することができる。パワーステージ１２０６は、コンデンサＣ１と、スイッチング素子Ｍ１およびＭ２と、コンデンサＣ１を流れる電流を検出する電流センサ１２０８とを含む。電流センサ１２０８は、保護／診断回路１２１０、ピーク検出器１２１２、およびゼロ交差検出器１２１４のうちの１つ以上に提供することができるコンデンサ電流情報ＣＳ１、ＣＳ２を提供する。実装は、電流センサ情報ＣＳ１およびＣＳ２を受信する回路のすべてを、または任意の組み合わせを含むことができ、また全く含まなくてもよい。
【０１３５】
変調器１２０４は、基準電圧発生器１２１７と、バンドパスフィルタまたは積分器１２１８とを含むことができ、これらは、上述したものと同様であってもよい。パワーステージ１２０６は、信号絶縁回路１２２２とゲートドライバ１２２４を含むとことができ、これらは、上述したものと同様であってもよい。
【０１３６】
図１３Ａは、図１２のピーク検出器１２１２として提供されるピーク検出器１３００の例を示す。図１３Ａに示すピーク検出器１３００は、バイポーラ（例えば、＋５Ｖおよび−５Ｖ）電圧源を使用する。図示された実装では、ピーク検出器１３００は、演算増幅器微分器１３０２と、ローパスフィルタリングおよびヒステリシスを有するゼロ交差回路１３０４とを含む。ピーク検出器１３００は、電流センサ１２０８からコンデンサ電流情報ＣＳ１およびＣＳ２を受け取り（図１２）、図１３Ｂに示すように、入力電流最大信号ＣＦと最小信号ＣＲとを出力する。いくつかの実装では、ＣＦの立ち上がりエッジは入力電流の最大値に対応し、ＣＲの立ち上がりエッジは入力電流の最小値に対応する。
【０１３７】
図１３Ｃは、図１２のピーク検出器１２１２として提供されるピーク検出器１３００の例を示す。図１３Ｃに示すピーク検出器１３００は、ユニポーラ（例えば、＋３．３Ｖ）電圧源を使用する。図示された実装では、ピーク検出器１３００は、１．５ＶのＤＣバイアス回路１３０３と、ローパスフィルタリングおよびヒステリシスを有するゼロ交差回路１３０４とを含む。ピーク検出器１３００は、電流センサ１２０８（図１２）からコンデンサ電流情報ＣＳ１（またはＣＳ２）を受け取り、入力電流最大信号ＣＦを出力する。いくつかの実装では、ＣＦの立ち上がりエッジは入力電流の最大値に対応する。さらに、実測ＣＳ１電流などのＡＣ波形は、＋１．５ＶのＤＣ電圧バイアスに対して正規化される。ＤＣ電圧バイアスは、例えば抵抗分圧器、電圧基準、シャントおよびレギュレータ、演算増幅器、ＤＣ／ＤＣコンバータ、またはそれらの組み合わせを使用して生成することができる。比較器のそれぞれの出力の傾きは、負荷抵抗とコンデンサで制御することができる。
【０１３８】
図１４Ａおよび１４Ｂは、図１２で保護／診断回路１２１０内のＣＳＯＫとして示す、電流整形ＯＫ（ＣＳＯＫ）診断のための回路実施例を示す。ＰＷＭコンデンサシステムの実装は、本明細書に記載された保護／診断機能性の全て、または任意の組み合わせを含むことができ、または全く含まなくてもよい。さらに、本明細書で説明される保護／診断機能のすべて、または任意の組み合わせを含むもの、または全く含まないものは、任意の適切なプログラマブルデバイスを含む、ハードウェアおよびソフトウェアの任意の組み合わせによって実装することができる。
【０１３９】
ＣＳＯＫ回路は、入力電流がゼロで不連続なく「正弦波」であるかどうかをチェックする。図示した実施形態では、コンデンサ電流情報ＣＳ１とＣＳ２は、電流情報信号ＣＳ＿ＳＥ（図１４Ａ）を出力する演算増幅器に供給され、それぞれの正および負の閾値（図１４Ｂ）と比較され、ＣＦ信号およびＣＲ信号によってラッチされる。ラッチ出力は論理的にＯＲされてＣＳＯＫＦ信号を提供し、これを図１４Ｃの波形図に示す。ＣＳＯＫ回路は、連続する入力電流の最大値および最小値をチェックして、そのうちの１つがの特定の閾値、たとえば、約０．５〜１０Ａよりも小さいかどうかを判定する。連続する最大値および最小値のいずれかがそれぞれの閾値より大きい場合、ＣＳＯＫＦ信号は、入力電流が許容可能な形状を有することの表示としてプルダウンされる。
【０１４０】
図１５は、図１２では保護／診断回路１２１０内のＯＣＰとして示される過電流保護回路の例を示す。例示された実施形態では、ＯＣＰ回路は、入力電流がそれぞれ正および負の閾値ＯＣＬ＋およびＯＣＬ−を上回るかどうかをチェックする各比較器に提供されるＣＳ＿ＳＥ信号（図１４Ａ）を使用する。比較器の出力は論理的にＯＲされ、その出力はエラー信号をラッチするために使用され、これによりマイクロコントローラがエラー信号（ＯＣＥＦ−過電流エラーフラグ）を読み取ることができる。
【０１４１】
図１５Ａは、ＯＣＰ＋が２６Ａに設定され、ＯＣＰ−が−２６Ａに設定された波形の例を示す。図に見られるように、サブプロットＩは入力電流を示し、サブプロットＩＩは比較器から出力されたＯＥＣＦ＋信号およびＯＥＣＦ−信号を示し、サブプロットＩＩＩは入力電流が約＋／−２６Ａを超える時に設定される（ラッチ出力）ＯＣＥＦ信号を示す。
【０１４２】
図１６は、図１２の保護／診断回路１２１０においてＩＯＣＰとして表される、増分過電流保護回路の例を示す。いくつかの実装では、ＩＯＣＰ回路は、入力電流が指数エンベロープで増加する大きなトランジェントを検出する。なお、そのような過渡現象は、典型的には、システムの故障によって引き起こされることを理解されたい。
【０１４３】
図示された実施形態では、上述のＣＳ＿ＳＥは、最大および最小電流レベルの入力を有する一連の比較器に供給される。比較器出力はＣＦ信号およびＣＲ信号でラッチされ、ラッチ出力は過電流状態を識別するために組み合わせられる。
【０１４４】
図１６Ａの波形図に示すように、連続する最大および最小電流レベルが監視される。連続する最大レベルと最小レベルとの間の電流レベルの差が閾値より大きい場合、コントローラによってリセットされるまで、誤差信号ＯＣＥＦｄｉｆｆがラッチされる。サブプロットＩ、ＩＩ、およびＩＩＩは、上述した入力電流、ＣＦ信号およびＣＲ信号の例をそれぞれ示す。サブプロットＩＶは、ＣＦ信号によってラッチされた最大電流レベルを検出する比較器の出力の値であるＡ信号の例を示し、サブプロットＶは、ＣＲ信号によりラッチされた最小電流を検出する比較器の出力の値であるＣ信号の例を示す。サブプロットＶＩは、Ａ信号およびＣ信号の論理ＡＮＤに対応することができるＯＣＥＤｄｉｆｆ信号の例を示す。
【０１４５】
図１７は、図１２の保護／診断回路１２１０内におけるＯＶＰとして表される過電圧保護回路の例を示す。一般に、ＯＶＰ回路は、前のサイクルから情報を使用して、現サイクルで過電圧状態から保護する。いくつかの実装では、スイッチング素子に対する駆動ＰＷＭ信号のターンオフエッジを遅延することによって、ＭＯＳＦＥＴ等のスイッチング素子の早すぎるターンオフが防止される。
【０１４６】
図１７Ａは、図示されるように、入力電流、ＣＦ信号、遅延ＣＦ信号、および電圧ゼロ交差信号を含む波形の例を示す。ＰＷＭ＿１は、現在の電流サイクルにおける過電圧状態から保護するために、スイッチング素子のターンオフを遅延させる信号Ｃ１を生成するために遅延される。
【０１４７】
いくつかの実装では、保護／診断回路１２１０は、測定温度が所定の閾値を超えた場合にエラー信号を生成することができる温度センサを備える過温度保護（ＯＴＰ）をさらに含むことができる。
【０１４８】
図１８Ａは、図１２のゼロ交差検出器１２１４に対応することができるゼロ交差検出器の実装例を示す。この実装例のゼロ交差検出器は、図５Ａに示すゼロ交差検出器を部分的に変更したもの、または異形であってもよい。ゼロ交差検出器は、差動出力信号ＶＺＣ＋、ＶＺＣ−を生成することができる。
【０１４９】
図１９は、図１６のバンドパスフィルタまたは積分器１６１８に対応することができるバンドパスフィルタ／積分器またはランプ生成回路の実装例を示す。この実装例のランプ生成回路は、図５Ａのランプジェネレータ５０８を部分的に変更したもの、または異形であってもよい。バンドパスフィルタ／積分器は、図５ＢのサブプロットＩＩＩに示すランプ信号のようなランプ信号を生成することができる。
【０１５０】
図２０は、図１２のＰＷＭ信号発生回路１２２０に対応することができるＰＷＭ信号発生器の実装例を示す。この実装例のＰＷＭ信号発生器は、図５Ａの変調器４０４内のＰＷＭ発生回路を部分的に変更したもの、または異形であってもよい。上述したように、ＰＷＭ信号発生器は、図１２のＭ１、Ｍ２などのスイッチング素子に対する駆動信号を生成することができる。
【０１５１】
図２１は、図１２のシステムといくつかの共通点を有することができる保護／診断機能を含むデジタル実装２１００の例を示す。図示された実施形態では、コントローラ２１０２は、ピーク検出器２１０６およびゼロ交差検出器２１０８を含む変調器２１０４の一部を形成し、これらは図１２に関連して示したものと同様であってもよい。ピーク検出器２１０６およびゼロ交差検出器２１０８は、パワーステージ２１２０からセンサ出力信号ＣＳ１およびＣＳ２を受信することができる。変調器２１０４は、図１２および／または図１３〜図２０に示す保護／診断回路１２１０の機能のすべて、または任意の組み合わせを含むことができ、もしくは全く含まなくてもよい。図示された実施形態では、保護回路２１１０は、過電圧保護（ＯＶＰ）２１１２および過熱保護（ＯＴＰ）２１１４を含むことができる。いくつかの実装では、ＯＶＰ２１１２及びＯＴＰ２１１４は、例えば図１２および図１７に関連して上記に示す機能と類似していてもよい。なお、いくつかの実装では、マイクロコントローラ２１０２は、混合信号実装の機能の一部または全部を実行するように構成またはプログラムすることができることに留意されたい。機能によっては、同様の機能を実現するために追加のハードウェアが必要になることがある。例えば、マイクロコントローラ２１０２にプログラムすることができる機能は、過電流保護（ＯＣＰ）、増分過電流保護（ｉＯＣＰ）、電流整形ＯＫ（ＣＳＯＫ）、および／またはバンドパスフィルタ／積分器であってもよい。
【０１５２】
パワーステージ２１２０は、信号絶縁回路１２２２およびゲートドライバ１２２４を含むことができ、これらは上述したものと同様であってもよい。パワーステージ２１２０は、例えば上記のように、コンデンサＣ１と、スイッチング素子Ｍ１およびＭ２と、コンデンサＣ１を流れる電流を検出して電流情報信号ＣＳ１およびＣＳ２を供給する電流センサとを含むことができる。
【０１５３】
＜自動ゼロ電圧スイッチング制御＞
いくつかの実装では、ＰＷＭ制御コンデンサを備えるシステムは、そのスイッチ（例えば、ＭＯＳＦＥＴ）のゼロ電圧スイッチングのための強化回路を含む。いくつかの実装では、自動ＺＶＳ実装は、ＰＷＭ制御されたコンデンサに関連する例えばＭＯＳＦＥＴ等のスイッチング素子の故障を低減または排除するために、比較的著しい信号過渡の存在下でＺＶＳを提供する。いくつかの実装では、ボディダイオード導通センサは、以下により詳細に説明するように、スイッチング素子におけるボディダイオードの導通を検出し、スイッチング素子制御信号に影響を与える。
【０１５４】
図２２は、スイッチング素子Ｍ１およびＭ２、およびＺＶＳ機能によって制御される等価容量を有するＰＷＭ制御コンデンサＣ１の混合信号実装２２００の例を示す。いくつかの実装では、コントローラ２２０２、変調器２２０４、およびパワーステージ２２０６は、上記の実施形態といくつかの共通点を有することができる。パワーステージ２２０６は、内部または外部ボディダイオードＤ１、Ｄ２を備えることができるスイッチング素子Ｍ１およびＭ２およびコンデンサＣ１と、コンデンサＣ１を流れる電流を検出する電流センサ２２０８とを含む。電流センサ２２０８は、例えば変調器２２０４内のゼロ交差検出器２２１４に供給可能なコンデンサ電流情報ＣＳ１およびＣＳ２を提供する。
【０１５５】
いくつかの実装では、パワーステージ２２０６は、Ｍ１またはＭ２ＭＯＳＦＥＴなどのスイッチング素子のボディダイオード、例えばＤ１、Ｄ２の導通を検出することができるボディダイオード導通センサ２２１５を含む。以下により詳細に説明するように、ノードｓ１およびｓ２における検出抵抗器Ｒｄｃｓ両端の電圧は、ボディダイオード導通センサ２２１５に供給されてもよい。
【０１５６】
変調器２２０４は、基準電圧発生器２２１８、ゼロ交差検出器２２１４に結合されたバンドパスフィルタまたは積分器２２２０、およびＰＷＭ信号発生器２２２２を含み、上記と同様であってもよいスイッチング素子Ｍ１、Ｍ２の制御信号を生成することができる。パワーステージ２２０６は、ボディダイオード導通センサ２２１５に加えて、上述したものと同様の信号絶縁回路２２２４およびゲートドライバ２２２６を含んでもよい。ＺＶＳ回路２２３０を、変調器２２０４とパワーステージ２２０６との間に設けてもよい。いくつかの実装では、ボディダイオード導通センサ２２１５は、制御インターフェース２２０３を介してコントローラ２２０２に結合することができる。
【０１５７】
図２３Ａは、図２２のゼロ交差検出器２２１４に対応することができるゼロ交差検出器の実装例を示す。ゼロ交差検出器２２１４は、コンデンサ電流情報信号ＣＳ１およびＣＳ２を入力として受け取り、出力信号ＣＰを生成する。出力信号ＣＰは、コントローラ２２０２に供給される。例えば、信号ＣＰの立ち上がりエッジおよび立ち下がりエッジは、コンデンサ電流のゼロ交差を示す。いくつかの実装では、ゼロ交差検出器２２１４は、図１８に図示した、上述するように構成することができる。
【０１５８】
図２３Ａに示すゼロ交差検出器２２１４の例は、ユニポーラ（例えば、＋３．３Ｖ）電圧源を使用する。いくつかの実装では、ゼロ交差検出器２２１４は、バイポーラ（例えば、＋５Ｖおよび−５Ｖ）電圧源（例えば、図１８参照）を使用するように構成することができる。さらに、比較器は、電流パルスの誤検出を防止するヒステリシスを有してもよい。さらに、実測電流などのＡＣ波形は、＋１．５Ｖのｄｃ電圧バイアスに対して正規化することができる。ＤＣ電圧バイアスは、例えば、抵抗分圧器、電圧リファレンス、シャントおよびレギュレータ、演算増幅器、ＤＣ／ＤＣコンバータ、またはこれらの組み合わせを使用して生成することができる。比較器出力の傾きは、負荷抵抗およびコンデンサによって制御することができる。
【０１５９】
図２３Ｂは、図２２のボディダイオード導通センサ２２１５の実施形態の例を示す。図２３Ａに示すボディダイオード導通センサ２２１５の例は、バイポーラ（例えば、＋５Ｖおよび−５Ｖ）電圧源を使用する。いくつかの実装では、ボディダイオード導通センサ２２１５は、ユニポーラ（例えば、３．３Ｖ）電圧源を使用するように構成することができる。上述したように、ボディダイオード導通センサ２２１５は、検出抵抗器Ｒｄｃｓ（図２２）の各端子におけるノードｓ１およびｓ２の電圧を受け取る。いくつかの実装では、ボディダイオード導通センサ２２１５は、Ｒ７を介してノードｓ２に結合された第１入力と、Ｒ８を介してノードｓ１に結合された第２入力とを有するレールトゥレール比較器２３０２を含み、コンデンサＣ４が第１および第２入力間に結合される。比較器２３０２は、差動出力ＶｐおよびＶｎを提供し、これらは、比較器Ｒ９およびＲ１０の入力にフィードバックされる。
【０１６０】
一実施形態では、スイッチング素子Ｍ１およびＭ２がＭＯＳＦＥＴとして設けられ、例えばＭ１用のボディダイオードが導通し始めると、検出抵抗器Ｒｄｃｓ内の電流パルスが検出される。コンポーネントＲ７、Ｒ８、およびＣ４は、Ｍ１（またはＭ２）電流のリンギングによるノイズを低減するローパスフィルタを形成する。構成要素Ｒ７、Ｒ８、Ｒ９、およびＲ１０は、電流パルスの誤検出を防止する比較器２３０２にヒステリシスを提供する。出力Ｖｎの立ち上がりエッジはＭ１ボディダイオードの導通開始の検出に対応し、出力Ｖｐの立ち上がりエッジはＭ２ボディダイオードの導通開始の検出に対応する。いくつかの実装では、出力ＶｎおよびＶｐは相補信号である。
【０１６１】
図２４Ａ〜２４Ｅは、本発明の例示的な実施形態による自動ＺＶＳの波形の例を示す。図２４Ａは、Ｍ１の両端の電圧に対応する電圧Ｖ（Ｖｃａｐ＋、ｓ１）（図２２参照）の波形を示し、図２４Ｂは、Ｍ２の両端の電圧に対応する波形Ｖ（Ｖｃａｐ−、ｓ２）を示す。図２４Ｃは、検出抵抗器Ｒｄｃｓ（図２２参照）を流れる電流Ｉ（Ｒｄｃｓ）を示す。上述のように、ボディダイオードの導通が始まると、電流パルスが検出抵抗器Ｒｄｃｓの両端で検出される。図示された実施形態では、時刻ｔ１において、Ｍ２（図２４Ｂ参照）はボディダイオードの導通を開始し、ボディダイオードの導通がＭ２電圧をクランプするので、Ｍ２電圧はほぼゼロに低下し、検出抵抗器Ｒｄｃｓの両端に電流パルスを発生させる。時刻ｔ２において、図２４Ｅに示すように、Ｍ２ゲート駆動信号（ＰＷＭ２両端の電圧ｓ１２（図２２および図２３参照））によってＭ２がオンされる。図２４ＤはＭ１へのゲート駆動信号を示す。図に見られるように、Ｒｄｃｓ上の電流パルスは、Ｍ１、Ｍ２スイッチング素子のボディダイオード導通に対応する。ボディダイオード導通時間である時間ｔｄは、ｔ２−ｔ１に対応する。さらに、ボディダイオードの導通時間ｔｄを短くすると、ＭＯＳＦＥＴチャネルの電圧降下がボディダイオードＤ１およびＤ２の電圧降下よりも低くなるため、損失を低減することができる。いくつかの実装では、自動ＺＶＳは、対応するスイッチ（例えば、Ｍ１／Ｍ２）をオンにすることができるまで、Ｍ１またはＭ２電圧がゼロになることを検出するまで待機する。
【０１６２】
図２５Ａ〜図２５Ｃは、自動ＺＶＳ実装のさらなる波形の例を示す。図２５Ａは、コンデンサＣ１の両端の電圧（Ｖ（Ｖｃａｐ＋、Ｖｃａｐ−））を示す。時刻ｔｚｖａにおいて、図２５Ｂに示すように、Ｍ１またはＭ２のボディダイオード導通によって生じる検出抵抗器Ｒｄｃｓを流れる電流パルスに対応するＣ１両端のゼロ電圧が達成される。上述したように、電流パルスは、図２５Ｃに示す比較器２３０２（図２３）の出力Ｖ（Ｖｎ）の変化をもたらす。
【０１６３】
図２６は、図５Ａの変調器と類似性を有する変調器回路の実装例を示す。プログラム可能デバイスと、ハードウェアとソフトウェアとの間の様々な区画とを含むことができる他の回路実装も可能である。以下、図２６の変調器の動作について簡単に説明する。
【０１６４】
抵抗器Ｒ１は、電流信号ＣＳ１およびＣＳ２（図２２参照）を電流から電圧信号に変換する。構成要素Ｒ１３、Ｒ１４、Ｒ６、Ｒ２１、Ｃｆ１、Ｃｆ２および比較器ＣＭＰはゼロ交差検出器を形成し、その動作は上述した通りである。構成要素Ｒ１３、Ｒ１４、Ｃｆ１、Ｃｆ２はコモンモードノイズとディファレンシャルモードノイズを減衰させるローパスフィルタを構成し、Ｒ１３、Ｒ１４、Ｒ６、Ｒ２１はゼロ交差検出器にヒステリシスを供給する。構成要素Ｒ２、Ｒ４、Ｃｄ１、Ｃｄ２、Ｒ３、Ｒ５、Ｃ２、Ｃ３、Ｃｄｃｆ、Ｒｄｃｆおよび演算増幅器ＯＡはバンドパスフィルタ／積分器を含む。積分器機能は方形波信号Ｖｚｃ＝Ｖｚｃ−Ｖｚｃ＋を三角波Ｖｒａｍｐに変換する。バンドパスフィルタ機能は、ノイズの影響を制限する。いくつかの実装では、Ｖｒｅｆ＝Ｖｒｅｆ＋＝−Ｖｒｅｆであり、Ｖｒｅｆは、パワーＭＯＳＦＥＴとして提供することができるＭ１およびＭ２に対するゲートドライバ信号のターンオフエッジと、ＰＷＭコンデンサＣ１の等価インピーダンスとを決定する。ＰＷＭ生成回路は、ＰＷＭ＿Ｍ１ｎ、ＰＷＭ＿Ｍ１、ＰＷＭ＿Ｍ２ｎ、およびＰＷＭ＿Ｍ２を出力する。
【０１６５】
図２７Ａ〜２７Ｅは、ＺＶＳの変調器動作のための波形の例を示す。図２７Ａは、電流波形Ｉ（Ｌ３）を示しており、これは例えば図２のインダクタＬ３ｓを流れる電流である。図２７Ｂは、図２７Ｃに示す三角波信号Ｖ（Ｖｒａｍｐ）の高ピークと低ピークにおけるゼロ交差検出を含むゼロ交差検出器（図２６参照）の差動出力（Ｖｚｃ＋、Ｖｚｃ−）を示し、これは、バンドパスフィルタ／積分器から出力される。図２７Ｄは、ＰＷＭ信号生成回路（図２６）から出力されるＭ１ゲート駆動信号Ｖ（ｐｗｍ＿ｍ１）を示す。図２７Ｅは、コンデンサＣ１の両端の電圧を示す。図からわかるように、Ｃ１の両端の電圧が０Ｖから上昇する時点でＭ１がオフされる。
【０１６６】
図２８Ａおよび２８Ｂは、例示的な実施形態において、ＺＶＳを達成するための例示的なパルス整形および論理調整回路の実装を示す。図２８Ａは、図２６のＰＷＭ信号発生器から出力される信号ＰＷＭ＿Ｍ１およびＰＷＭ＿Ｍ２を受けとるパルス整形回路２８００を示す。パルス整形回路２８００は、信号ＰＷＭ＿Ｍ１およびＰＷＭ＿Ｍ２のターンオンエッジを遅延させる。
【０１６７】
図２８は、例えば、コントローラからイネーブル信号Ｔｏｎ＿ｃｏｎｄとしての第１入力と、図２３の比較器２３０２によって提供されることができる第２入力Ｖｎとを有する論理ＡＮＤゲートＡ３を備える回路を示す。上記のように、出力の立ち上がりエッジであるＶｎはＭ１ボディダイオードの導通開始の検出に対応し、出力Ｖｐの立ち上がりエッジはＭ２ボディダイオードの導通開始の検出に対応する。ＡＮＤＡ３出力はＶｎｅ信号であり、コントローラによって作動される信号Ｖｎである。同様に、ＡＮＤゲートＡ４はイネーブル信号Ｖｐｅを生成する。なお、コントローラは、ＰＷＭコンデンサＣ１のスイッチング素子Ｍ１およびＭ２のオンまたはオフならびに自動ＺＶＳ機能のオンまたはオフが可能であることを理解されたい。
【０１６８】
Ｍ１パルス整形されたゲート駆動信号ＰＷＭ＿１＿ＰＳおよびＶｎｅ信号は、Ｍ１ゲート駆動信号ＰＷＭ＿１を出力する論理ＯＲゲートＡ１に、入力として供給される。Ｍ２遅延ゲート駆動信号ＰＷＭ＿２＿ＰＳおよびＶｐｅ信号は、Ｍ２ゲート駆動信号ＰＷＭ＿２を出力する論理ＯＲゲートＡ２に、入力として供給される。
【０１６９】
信号ＰＷＭ＿Ｍ１およびＰＷＭ＿Ｍ２は、ＰＷＭ＿１＿ＰＳおよびＰＷＭ＿２＿ＰＳに変更され、それらの時間領域波形の立ち上がりエッジは、ＶｎおよびＶｐの立ち上がりエッジの後に来る。Ｍ１ゲートドライバ信号ＰＷＭ＿１の立ち上がりエッジは、Ｖｎｅの立ち上がりエッジによって決定され、立ち下がりエッジはＰＷＭ＿１＿ＰＳによって決定される。Ｍ２ゲートドライバ信号ＰＷＭ＿２の立ち上がりエッジはＶｐｅの立ち上がりエッジによって決定され、立ち下がりエッジはＰＷＭ＿２＿ＰＳによって決定される。
【０１７０】
図２９Ａは電流信号Ｉ（Ｌ３）を示し、図２９Ｂは、信号ＰＷＭ＿Ｍ１（図２８Ａの回路２８００への入力）の電圧レベルを示し、図２９Ｃは、ＰＷＭ＿１＿ＰＳ＊５の電圧レベルを示す。ここで、「＊５」は倍率を示す。図２９ＤはＣ１の両端の電圧Ｖ（Ｖｃａｐ＋、Ｖｃａｐ−）を示す。上述したように、Ｍ１ゲート駆動信号ＰＷＭ＿Ｍ１は、自動ＺＶＳが完了するように遅延されてＭ１ターンオンを遅延させる。
【０１７１】
図３０Ａ〜３０Ｆは、本発明の実施形態の例による自動ＺＶＳを用いたコンデンサＣ１のＰＷＭ制御のための波形の例を示す。図３０Ａは、コンデンサＣ１の両端の電圧Ｖ（Ｖｃａｐ＋、Ｖｃａｐ−）を示し、図３０Ｂは、検出抵抗器Ｒｄｃｓ（図２５Ｂ）を流れる電流パルスＩ（Ｒｄｃｓ）を示し、図３０Ｃの信号Ｖｎの遷移をもたらして（図２５Ｃにも示す）、Ｍ１をオンにすることができる。Ｍ１の遅延されたターンオンを、Ｖ（ｐｗｍ＿１＿ｐｓ）として図３０Ｄに示し、その生成を図２８Ａに示す。変調器およびパルス整形（図２８Ａ、２８Ｂ参照）は、Ｍ１をオフにするＶ（ｐｗｍ＿１＿ｐｓ）のパルスエッジを決定する。図３０Ｅは、Ｍ１へのゲート駆動信号Ｖ（ＰＷＭ１、ｓ１２）を、図２８に示すＶｎの論理ＯＲおよびｐｗｍ＿１＿ｐｓとして示す。図３０Ｆに示すＭ２用のゲート駆動信号Ｖ（ＰＷＭ２、ｓ１２）は、同様の方法で生成される。
【０１７２】
図３１Ａおよび図３１Ｂは、図２の回路と同様である図３１Ｃに示す例示的なテスト回路の結果の例を示す。上記のように、コンデンサＣ３ｓ（図３１Ｃ参照）のＰＷＭは、自動ＺＶＳで行われる。図３１Ａでは、Ｍ１およびＭ２用のシリコンＭＯＳＦＥＴスイッチングデバイスについて、自動ＺＶＳを備えないものを左側に示し、自動ＺＶＳを備えるものを右側に示す。図３１Ｂは、Ｍ１およびＭ２用のシリコンＭＯＳＦＥＴスイッチングデバイスについて、自動ＺＶＳを備えるものを左側に示し、図３１Ａのものとは異なる電圧リファレンスＶｒｅｆに対する自動ＺＶＳを備えないものを右側に示す。
【０１７３】
図３２は、図３１Ｃの回路に対する自動ＺＶＳを備えない（図３２の左側）、または備える（図３２の右側）Ｍ１およびＭ２用のシリコンカーバイドＭＯＳＦＥＴの電力損失低減を示す。図からわかるように、自動ＺＶＳは約１６Ｗの電力損失を削減する。
【０１７４】
図３３は、ＺＶＳ機能なしの動作（図３３の左側）と比較して、自動ＺＶＳ（図３３の右側）の動作中に約７．３℃の温度低下をもたらすシリコンカーバイドＭＯＳＦＥＴとしてのＭ１およびＭ２の熱イメージングを示す。
【０１７５】
図３４は、本明細書に記載の処理の少なくとも一部を実行することができる例示的なコンピュータ３４００を示す。コンピュータ３４００は、プロセッサ３４０２、揮発性メモリ３４０４、不揮発性メモリ３４０６（例えばハードディスク）、出力装置３４０７、およびグラフィカルユーザインタフェース（ＧＵＩ）３４０８（例えば、マウス、キーボード、ディスプレイ）を備える。不揮発性メモリ３４０６は、コンピュータ命令３４１２、オペレーティングシステム３４１６、およびデータ３４１８を格納する。一例において、コンピュータ命令３４１２は、揮発性メモリ３４０４からプロセッサ３４０２によって実行される。一実施形態では、条項３４２０は、非一時的コンピュータ可読命令を含む。
【０１７６】
開示された技術は、特定の好ましい実施形態に関連して記載されているが、他の実施形態は、当業者によって理解され、本開示の範囲内であることが意図される。例えば、無線電力を送信することに関連する設計、方法、構成要素の構成などは、その様々な特定の適用およびその例と共に上記で説明される。当業者であれば、本明細書に記載された設計、構成要素、構成または構成要素を組み合わせてもしくは交換可能に使用することができ、上記の説明はそのような互換性または構成要素の組合せを本明細書に記載されたもののみに限定するものではないことを理解されたい。
【０１７７】
説明のために、前述の記載は、高出力無線電力伝送アプリケーション、例えば電気自動車を充電するための電力伝送におけるデバイス、コンポーネント、および方法の使用に焦点を当てている。
【０１７８】
しかし、より一般的には、本明細書で開示されるデバイス、構成要素、および方法を使用して電力を受け取ることができるデバイスは、幅広い電気デバイスを含むことができ、本明細書の例示目的で記載されたデバイスに限定されないことを理解されたい。一般に、携帯電話、キーボード、マウス、ラジオ、カメラ、携帯電話、ヘッドセット、腕時計、ヘッドフォン、ドングル、多機能カード、食品および飲料アクセサリなどの任意の携帯用電子機器、並びにプリンタ、時計、ランプ、ヘッドフォン、外部ドライブ、プロジェクタ、デジタルフォトフレーム、追加ディスプレイなどの任意の作業場用電子デバイスは、本明細書に開示されたデバイス、構成要素、および方法を用いて無線で電力を受け取ることができる。さらに、電気またはハイブリッド車両、電動車椅子、スクーター、動力工具などの任意の電気装置は、本明細書で開示される装置、構成要素および方法を用いて無線で電力を受け取ることができる。
【０１７９】
本開示では、コンデンサ、インダクタ、抵抗器などの特定の回路またはシステム構成要素は、回路の「構成要素」または「要素」と呼ばれる。本開示はまた、これらの構成要素または要素の直列および並列の組み合わせを、要素、ネットワーク、トポロジ、回路などと呼ぶ。しかしながら、より一般的には、単一の構成要素または構成要素の特定のネットワークが本明細書に記載されている場合、代替実施形態は、要素のネットワーク、代替ネットワーク、および／またはその他を含むことができることを理解されたい。
【０１８０】
本明細書において、回路またはシステム構成要素に言及する時、「結合」という用語は、１つまたは複数の構成要素間の適切な有線または無線の、直接的または間接的な接続を記述するために使用され、その結合を介して情報または信号を一方の構成要素から別の構成要素に渡すことができる。
【０１８１】
本明細書において、「直接接続」または「直接接続される」という用語は、２つの要素間においてそれらの間に介在するアクティブな要素なしで接続される直接接続を指す。用語「電気的に接続される」または「電気的接続」は、２つの要素が共通の電位を有するように接続される要素間の電気的接続を指す。さらに、第１構成要素と第２構成要素の端子との間の接続は、第１構成要素と、第２構成要素を通過しない端子との間に経路が存在することを意味する。
【０１８２】
本明細書に記載される主題および動作の実施は、本明細書に開示される構造を含むデジタル電子回路、またはコンピュータソフトウェア、ファームウェア、もしくはハードウェア、およびそれらの構造的同等物内でまたは１つ以上のそれらの組み合わせ内で、実現可能である。本明細書に記載される主題の実施は、１つ以上のコンピュータプログラム、すなわち、データ処理装置によって実行される、またはデータ処理装置の動作を制御するためのコンピュータ記憶媒体上に符号化されたコンピュータプログラム命令の１つまたは複数のモジュールを使用して実現することができる。これに代えてまたは加えて、プログラム命令は、データ処理装置によって実行される適切な受信装置へ送信される情報を符号化するために生成された、例えば機械生成電気信号、光学信号、または電磁信号などの人工的に生成された伝播信号にコード化されてもよい。コンピュータ記憶媒体は、コンピュータ可読記憶装置、コンピュータ可読記憶基板、ランダムまたはシリアル・アクセス・メモリ・アレイまたは装置、またはそれらの１つまたは複数の組み合わせであってもよく、もしくはそれらに含まれてもよい。さらに、コンピュータ記憶媒体は伝播信号ではないが、コンピュータ記憶媒体は、人工的に生成された伝播信号でコード化されたコンピュータプログラム命令のソースまたは宛先とすることができる。コンピュータ記憶媒体はまた、１つまたは複数の別個の物理的構成要素または媒体（例えば、複数のＣＤ、ディスク、または他の記憶装置）であってもよく、またはこれらに含まれてもよい。
【０１８３】
本明細書で説明する動作は、１つまたは複数のコンピュータ可読記憶装置に格納されたデータまたは他のソースから受信したデータに対してデータ処理装置によって実行される動作として実装することができる。
【０１８４】
「データ処理装置」という用語は、データを処理するためのあらゆる種類の装置、デバイス、および機械を包含し、例えば、プログラム可能なプロセッサ、コンピュータ、チップ上のシステム、これの複数のもの、これらの組み合わせ、または上記のものを含む。装置は、例えばＦＰＧＡ（フィールドプログラマブルゲートアレイ）またはＡＳＩＣ（特定用途向け集積回路）などの専用論理回路を含むことができる。装置はまた、ハードウェアに加えて、対象のコンピュータプログラムの実行環境を生成するコード、例えば、プロセッサファームウェア、プロトコルスタック、データベース管理システム、オペレーティングシステム、クロスプラットフォームランタイム環境、仮想マシン、またはそれらのうちの１つ以上の組み合わせを含むものを構成するコードを含むことができる。装置および実行環境は、ウェブサービス、分散コンピューティング、およびグリッドコンピューティングインフラストラクチャなど、様々な異なるコンピューティングモデルインフラストラクチャを実現することができる。
【０１８５】
コンピュータプログラム（プログラム、ソフトウェア、ソフトウェアアプリケーション、スクリプト、またはコードとしても知られる）は、コンパイルまたは解釈された言語、宣言的または手続き的な言語を含む、任意の形式のプログラミング言語で記述することができ、また、スタンドアロンプログラムとして、またはモジュール、コンポーネント、サブルーチン、オブジェクト、もしくはコンピューティング環境での使用に適した他のユニットとして、任意の形式で配置することができる。コンピュータプログラムは、ファイルシステム内のファイルに対応することができるが、必ずしもその必要はない。プログラムは、他のプログラムまたはデータ（例えば、マークアップ言語文書に格納された１つまたは複数のスクリプト）を保持するファイルの一部、対象のプログラム専用の単一ファイル、または複数のコーディネートファイル（たとえば、１つまたは複数のモジュール、サブプログラム、またはコードの一部を格納するファイル）に格納することができる。コンピュータプログラムは、１つのコンピュータ上で実行されるように、または１つのサイトに位置するもしくは複数のサイトに分散されて通信ネットワークによって相互接続された複数のコンピュータ上で実行されるように、配置することができる。
【０１８６】
本明細書に記載のプロセスおよび論理フローは、入力データを操作して出力を生成することによってアクションを実行する１つまたは複数のコンピュータプログラムを実行する１つまたは複数のプログラム可能なプロセッサによって実行することができる。プロセスおよび論理フローはまた、例えばＦＰＧＡ（フィールドプログラマブルゲートアレイ）またはＡＳＩＣ（特定用途向け集積回路）などの専用論理回路によっても実行することができ、装置をこれらの専用論理回路として実装することもできる。
【０１８７】
コンピュータプログラムの実行に適したプロセッサは、例えば、汎用マイクロプロセッサおよび専用マイクロプロセッサ、および任意の種類のデジタルコンピュータの任意の１つまたは複数のプロセッサを含む。一般に、プロセッサは、読み出し専用メモリまたはランダムアクセスメモリまたはその両方から命令およびデータを受信する。コンピュータの要素は、命令に従ってアクションを実行するためのプロセッサと、命令およびデータを記憶するための１つまたは複数のメモリデバイスとを含むことができる。一般に、コンピュータはまた、例えば磁気、光磁気ディスク、または光ディスク等のデータを格納するための１つまたは複数の大容量記憶装置からデータを受信またはそこにデータを送信、もしくはその両方を行うために、これらの装置を含む、またはこれらの装置に動作可能に結合される。しかしながら、コンピュータはそのような装置を備える必要はない。さらに、コンピュータは、別のデバイス、例えば、無線電力送信機または受信機、または車両、携帯電話、携帯情報端末（ＰＤＡ）、携帯オーディオまたはビデオプレーヤ、ゲームコンソール、または全地球測位システム（ＧＰＳ）受信機などの無線充電式または無線受電式デバイスに埋め込むことができる。コンピュータプログラム命令およびデータの格納に適したデバイスは、すべての形態の不揮発性メモリ、媒体およびメモリデバイスを含み、これらは例えば、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリデバイスなどの半導体メモリデバイスと、例えば内部ハードディスクまたはリムーバブルディスク等の磁気ディスクと、光磁気ディスクと、ＣＤ−ＲＯＭおよびＤＶＤ−ＲＯＭディスクとを含む。プロセッサおよびメモリは、専用論理回路によって補完されてもよく、もしくは専用論理回路に組み込むことができる。
【０１８８】
本明細書は多くの具体的な実装の詳細を含むが、これらは本開示のいかなる実装の範囲または請求される可能性のある範囲の限定として解釈されるべきではなく、例示的な実装に特有の特徴の説明として解釈されるべきである。別個の実装の文脈における本明細書で説明される特定の機能は、単一の実装において組み合わせて実施することもできる。逆に、単一の実装の文脈で説明されている様々な機能は、複数の実装で別々にまたは任意の適切なサブコンビネーションで実施することもできる。さらに、特徴は、特定の組み合わせで作用するものとして上述されており、当初はそのように主張されているものであっても、請求された組み合わせから１つ以上の特徴は、場合によっては組み合わせから切り取られてもよく、請求された組み合わせは、サブコンビネーションまたはサブコンビネーションの変形に向けられてもよい。
【０１８９】
同様に、動作が特定の順序で図面に示されているが、これは、望ましい結果を達成するために、そのような動作が示された特定の順序で、または順番に実行されることを必要とするものとして、または記載されたすべての動作を実行する必要があると理解されるべきではない。特定の状況では、マルチタスク処理と並列処理が有利な場合がある。さらに、上述の実装における様々なシステム構成要素の分離は、すべての実装においてそのような分離を必要とするものとして理解されるべきではなく、記載されたプログラム構成要素およびシステムは、一般に、単一のソフトウェア製品に一緒に統合され得るか、または複数のソフトウェア製品にパッケージ化され得ることが理解されるべきである。
【図１】
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【図２】
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【図３】
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【図４−１】
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【図４−２】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８−１】
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【図８−２】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１−１】
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【図１１−２】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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【図１５Ａ】
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【図１６−１】
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【図１６−２】
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【図１６Ａ】
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【図１７】
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【図１７Ａ】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８Ａ】
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【図２８Ｂ】
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【図２９】
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【図３０】
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【図３１−１】
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【図３１−２】
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【図３２】
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【図３３】
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【図３４】
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【国際調査報告】
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