(57)【要約】  デジタル位相ロックループ(PLL)回路のロバストネスを改善することができるシステム、方法、および装置が開示される。クロック生成デバイスによって実行される方法は、複数の位相シフト信号を生成するステップであって、複数の位相シフト信号の各々が、複数の位相シフト信号内で一意のベースクロック信号に対する位相シフトを有する、生成するステップと、第1の位相シフト信号を出力信号として選択するステップと、第2の信号が第1の信号よりも基準信号とより近い位相関係を有するとき、第2の位相シフト信号を示す第1の位相制御ワードを生成するステップと、第1の信号および第2の信号のいずれかが第1のシグナリング状態にある間に、第2の信号を出力信号として選択することを控えるステップと、第1の信号および第2の信号が第2のシグナリング状態にあるとき、第2の信号を出力信号として選択するステップとを含む。
2019512189.tif 000002
【特許請求の範囲】
【請求項１】
クロック生成方法であって、
複数の位相シフト信号を生成するステップであって、前記複数の位相シフト信号の各々が、前記複数の位相シフト信号内で一意のベースクロック信号に対する位相シフトを有する、生成するステップと、
前記複数の位相シフト信号内の第1の信号を出力信号として選択するステップと、
前記複数の位相シフト信号内の第2の信号が前記第1の信号よりも基準信号とより近い位相関係を有するとき、前記第2の信号を示す第1の位相制御ワードを生成するステップと、
前記第1の信号および前記第2の信号のいずれかが第1のシグナリング状態にある間に、前記第2の信号を前記出力信号として選択することを控えるステップと、
前記第1の信号および前記第2の信号が第2のシグナリング状態にあるとき、前記第2の信号を前記出力信号として選択するステップと
を含む、方法。
【請求項２】
前記複数の位相シフト信号内の信号の各対が、少なくとも最小位相シフトによって分離され、前記第1の信号が前記最小位相シフトによって前記第2の信号から分離される、請求項1に記載の方法。
【請求項３】
前記第1のシグナリング状態が、前記第2の信号が前記第1の信号に遅れるときの論理低状態に対応する、請求項1に記載の方法。
【請求項４】
前記第1のシグナリング状態が、前記第2の信号が前記第1の信号をリードするときの論理高状態に対応する、請求項1に記載の方法。
【請求項５】
前記複数の位相シフト信号内の第3の信号を選択するように構成された第2の位相制御ワードを生成するステップと、
前記第3の信号のタイミングに従って前記第2の信号を前記出力信号として選択するステップと
をさらに含む、請求項1に記載の方法。
【請求項６】
前記第3の信号の前記タイミングが、前記第1の信号および前記第2の信号が前記第2のシグナリング状態にあるとき、前記第2の信号を前記出力信号として選択させる、請求項5に記載の方法。
【請求項７】
前記第1の信号と前記第2の信号との間の位相関係を示すインジケータ信号を生成するステップと、
前記第2の位相制御ワードを生成するために前記インジケータ信号を使用するステップと
をさらに含む、請求項5に記載の方法。
【請求項８】
前記第3の信号が、前記第1の信号に対して、かつ前記第2の信号に対して位相シフトされる、請求項5に記載の方法。
【請求項９】
基準信号に対して前記ベースクロック信号の位相を調整するように構成された第3の位相制御ワードを生成するステップ
をさらに含む、請求項1に記載の方法。
【請求項１０】
前記ベースクロック信号を使用して前記第2の信号を前記出力信号として選択するタイミングを調整するステップ
をさらに含み、
前記出力信号内のレイテンシが、前記第2の信号の選択の前記タイミングを調整することによって影響を受ける、請求項1に記載の方法。
【請求項１１】
ベースクロック信号から導出された複数の位相シフト信号から出力信号を選択するように構成された第1の位相回転子回路であって、前記複数の位相シフト信号の各々が、前記複数の位相シフト信号内で一意のベースクロック信号に対する位相シフトを有する、第1の位相回転子回路と、
前記複数の位相シフト信号からの出力信号を出力信号として選択する位相制御ワードを生成するように適合された第1の制御ワード生成器と、
前記第1の制御ワード生成器によって生成される第1の制御ワードが、前記出力信号よりも基準信号とより近い位相関係を有する第1の信号を選択することによって前記出力信号を変更するように構成されるときに、遅延の後で前記第1の制御ワードを前記第1の位相回転子回路に提供するように適合されたタイミング制御回路と
を含み、
前記遅延は、前記第1の信号および前記出力信号のうちのいずれかが第1のシグナリング状態にある間に、前記タイミング制御回路が前記第1の制御ワードを前記第1の位相回転子回路に提供することを防止する、装置。
【請求項１２】
前記複数の位相シフト信号内の信号の各対が、少なくとも最小位相シフトによって分離され、前記第1の制御ワードが前記出力信号を変更するように構成されているときに、前記第1の信号が前記最小位相シフトによって前記出力信号から分離される、請求項11に記載の装置。
【請求項１３】
前記第1のシグナリング状態が、前記出力信号が前記第1の信号に遅れるときの論理低状態に対応する、請求項11に記載の装置。
【請求項１４】
前記第1のシグナリング状態が、前記出力信号が前記第1の信号をリードするときの論理高状態に対応する、請求項11に記載の装置。
【請求項１５】
前記複数の位相シフト信号からサンプリング信号を選択する位相制御ワードを生成するように適合された第2の制御ワード生成器
をさらに含み、
前記タイミング制御回路が、前記サンプリング信号を使用して前記遅延を制御するように構成される、請求項11に記載の装置。
【請求項１６】
前記サンプリング信号が前記第1の信号がいつ前記出力信号として選択されるかを判定する、請求項15に記載の装置。
【請求項１７】
前記第2の制御ワード生成器が、前記第1の信号と前記出力信号との間の位相関係を示すインジケータ信号を生成するように構成され、前記インジケータ信号が、サンプリング信号を選択する前記位相制御ワードを生成するために使用される、請求項15に記載の装置。
【請求項１８】
前記サンプリング信号が、前記第1の信号に対して、かつ前記出力信号に対して位相シフトされる、請求項15に記載の装置。
【請求項１９】
前記位相制御ワードが、第1の位相制御ワードの1つまたは複数のリサンプリングされたコピーが整合するまで、前記サンプリング信号によってゲート制御される
請求項15に記載の装置。
【請求項２０】
基準信号に対して前記ベースクロック信号の位相を調整する位相制御ワードを生成するように適合された第2の制御ワード生成器
をさらに含む、請求項11に記載の装置。
【請求項２１】
クロック生成装置であって、
複数の位相シフト信号を生成するための手段であって、前記複数の位相シフト信号の各々が、前記複数の位相シフト信号内で一意のベースクロック信号に対する位相シフトを有する、生成するための手段と、
前記複数の位相シフト信号から出力信号を選択するための手段であって、前記複数の位相シフト信号内の第1の信号が初期に前記出力信号として選択される、選択するための手段と、
位相制御ワードを生成するための手段であって、前記複数の位相シフト信号内の第2の信号が前記第1の信号よりも基準信号とより近い位相関係を有するとき、前記第2の信号を示す第1の位相制御ワードを生成するように構成される、生成するための手段と
を含み、
前記複数の位相シフト信号から前記出力信号を選択するための前記手段が、
前記第1の信号および前記第2の信号のいずれかが第1のシグナリング状態にある間に、前記第2の信号を前記出力信号として選択することを控え、
前記第1の信号および前記第2の信号が第2のシグナリング状態にあるとき、前記第2の信号を前記出力信号として選択する
ように構成される、クロック生成装置。
【請求項２２】
前記複数の位相シフト信号内の信号の各対が、少なくとも最小位相シフトによって分離され、前記第1の信号が前記最小位相シフトによって前記第2の信号から分離される、請求項21に記載の装置。
【請求項２３】
前記第1のシグナリング状態が、前記第2の信号が前記第1の信号に遅れるときの論理低状態に対応する、請求項21に記載の装置。
【請求項２４】
前記第1のシグナリング状態が、前記第2の信号が前記第1の信号をリードするときの論理高状態に対応する、請求項21に記載の装置。
【請求項２５】
位相制御ワードを生成するための前記手段が、前記複数の位相シフト信号内の第3の信号を選択する第2の位相制御ワードを生成するように構成され、
前記複数の位相シフト信号から前記出力信号を選択するための前記手段が、前記第3の信号のタイミングに従って前記第2の信号を前記出力信号として選択するように構成される
請求項21に記載の装置。
【請求項２６】
前記第3の信号の前記タイミングが、前記第1の信号および前記第2の信号が前記第2のシグナリング状態にあるとき、前記第2の信号を前記出力信号として選択させる、請求項25に記載の装置。
【請求項２７】
前記第1の信号と前記第2の信号との間の位相関係を示すインジケータ信号を生成するための手段
をさらに含み、
位相制御ワードを生成するための前記手段が、前記インジケータ信号を使用して前記第2の位相制御ワードを生成するように構成される、請求項25に記載の装置。
【請求項２８】
前記第3の信号が、前記第1の信号に対して、かつ前記第2の信号に対して位相シフトされる、請求項25に記載の装置。
【請求項２９】
基準信号に対して前記ベースクロック信号の位相を調整するように構成された第3の位相制御ワードを生成するための手段
をさらに含む、請求項21に記載の装置。
【請求項３０】
前記ベースクロック信号を使用して前記第2の信号を前記出力信号として選択するタイミングを調整するための手段
をさらに含み、
前記第2の信号の選択の前記タイミングを調整するための前記手段が、前記第2の信号の選択の前記タイミングを調整することによって前記出力信号内のレイテンシを修正するように構成される、請求項21に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、クロック生成のために使用されるデバイス構成に関し、より詳細には、位相回転子回路を採用するデジタル位相ロックループデバイスに関する。
【背景技術】
【０００２】
位相ロックループ(PLL)回路は、基準信号の位相にロックされている、基準信号の位相を追跡する、またはさもなければ、基準信号の位相に関係する位相を有する信号を生成するために使用される。PLL回路によって生成される出力信号の位相を基準信号の位相と所望の関係に維持するために、1つまたは複数のフィードバック信号が使用される。PLL回路によって生成される出力信号は、基準信号の周波数に関係する周波数を有し得る。一例では、PLL回路によって生成される出力信号は、基準信号の周波数の倍数である周波数を有し得る。PLL回路は、無線周波数(RF)インターフェースを含む様々なデバイス内で使用され得る。
【０００３】
デジタルPLL回路は、デジタル位相検出器と、PLL回路の出力信号の周波数が基準信号の周波数の倍数であることを確実にするための周波数分割器とを含み得る。デジタル位相検出器は、出力信号の位相が基準信号の位相をリードするか、またはそれに遅れるかを示すフィードバックを生成する。PLL回路は、フィードバックに基づいて出力信号の周波数を所望の周波数にロックすることができる。デジタルPLLでは、デジタル位相検出器によってもたらされるフィードバックの変更は、出力信号のフォーマットおよびタイミングに不規則性を生じさせる場合がある。通信デバイスの動作周波数の連続的な増大により、PLLの出力信号のフォーマットおよびタイミングの不規則性は、場合によっては、同期の不良および/または喪失を生じさせる場合がある。したがって、PLL回路の改善されたロバストネスの継続的な必要性が存在する。
【発明の概要】
【課題を解決するための手段】
【０００４】
本開示のいくつかの態様は、デジタルPLL回路のロバストネスを改善することができるシステム、装置、方法、および技法に関する。いくつかの実施形態では、本明細書で開示するいくつかの態様に従って適合された位相回転子回路は、デジタルPLLによって生成される信号内でグリッチおよび短縮パルス幅が生じるのを防止する。
【０００５】
本開示の様々な態様では、クロック生成デバイスによって実行される方法は、複数の位相シフト信号を生成するステップであって、複数の位相シフト信号の各々が、複数の位相シフト信号内で一意のベースクロック信号に対する位相シフトを有する、生成するステップと、複数の位相シフト信号内の第1の信号を出力信号として選択するステップと、複数の位相シフト信号内の第2の信号が第1の信号よりも基準信号とより近い位相関係を有するとき、第2の信号を示す第1の位相制御ワードを生成するステップと、第1の信号および第2の信号のいずれかが第1のシグナリング状態にある間に、第2の信号を出力信号として選択することを控えるステップと、第1の信号および第2の信号が第2のシグナリング状態にあるとき、第2の信号を出力信号として選択するステップとを含む。
【０００６】
本開示の様々な態様では、装置は、ベースクロック信号から導出された複数の位相シフト信号から出力信号を選択するように構成された第1の位相回転子回路であって、複数の位相シフト信号の各々が、複数の位相シフト信号内で一意のベースクロック信号に対する位相シフトを有する、第1の位相回転子回路と、複数の位相シフト信号からの出力信号を出力信号として選択する位相制御ワードを生成するように適合された第1の制御ワード生成器と、第1の制御ワード生成器によって生成される第1の制御ワードが、出力信号よりも基準信号とより近い位相関係を有する第1の信号を選択することによって出力信号を変更するように構成されるとき、遅延の後で第1の制御ワードを第1の位相回転子回路に提供するように適合されたタイミング制御回路とを含む。遅延は、第1の信号および第2の信号のうちのいずれかが第1のシグナリング状態にある間に、タイミング制御回路が第1の制御ワードを第1の位相回転子回路に提供することを防止することができる。
【０００７】
本開示の様々な態様では、クロック生成装置は、複数の位相シフト信号を生成するための手段であって、複数の位相シフト信号の各々が、複数の位相シフト信号内で一意のベースクロック信号に対する位相シフトを有する、生成するための手段と、複数の位相シフト信号内の第1の信号を出力信号として選択するための手段と、複数の位相シフト信号内の第2の信号が第1の信号よりも基準信号とより近い位相関係を有するとき、第2の信号を示す第1の位相制御ワードを生成するための手段と、第1の信号および第2の信号のいずれかが第1のシグナリング状態にある間に、第2の信号を出力信号として選択することを控えるための手段と、第1の信号および第2の信号が第2のシグナリング状態にあるとき、第2の信号を出力信号として選択するための手段とを含む。
【図面の簡単な説明】
【０００８】
【図１】本明細書で開示するいくつかの態様に従って適合され得る装置を示す図である。
【図２】本明細書で開示するいくつかの態様に従って適合され得る位相回転子回路を示す図である。
【図３】位相回転子回路を使用して生成される出力信号のタイミングの不規則性を示す図である。
【図４】位相回転子回路を使用して生成される出力信号のタイミングの不規則性を示す図である。
【図５】本明細書で開示するいくつかの態様に従って適合されたPLL回路内のグリッチを回避するための技法を示す図である。
【図６】本明細書で開示するいくつかの態様に従って適合されたPLL回路内に含まれ得るタイミング制御回路を示す図である。
【図７】複数の位相回転子回路を含み、本明細書で開示するいくつかの態様に従って適合されたPLL回路のタイミングを示す図である。
【図８】本明細書で開示するいくつかの態様に従って適合されているPLL回路内のいくつかの位相ジャンプ中にサンプリングクロックを安定させるために使用され得るタイミング調整回路を示す図である。
【図９】本明細書で開示するいくつかの態様に従って適合され得る処理回路を採用する装置の一例を示すブロック図である。
【図１０】本明細書で開示するいくつかの態様による一方法のフローチャートである。
【図１１】本明細書で開示するいくつかの態様による装置に関するハードウェア実装形態の一例を示す図である。
【発明を実施するための形態】
【０００９】
添付の図面に関して以下に記載する発明を実施するための形態は、様々な構成について説明するものであり、本明細書で説明する概念が実践されてもよい唯一の構成を表すものではない。発明を実施するための形態は、様々な概念の完全な理解を与える目的で、具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実践され得ることが、当業者には明らかであろう。いくつかの事例では、そのような概念を不明瞭にすることを回避するために、よく知られている構造および構成要素がブロック図の形態で示される。
【００１０】
概説
いくつかのデジタルPLLデバイスは、ソースクロック信号の位相シフトバージョンである複数の信号から出力信号を選択するように適合される。基準信号の位相に最も整合する位相を有するソースクロック信号から導出された信号が出力信号として選択され得る。時々、ソースクロック信号または基準信号の周波数の差および/または変動性がソースクロック信号と基準信号との間の位相関係を変更させるとき、出力信号の変更が必要とされる場合がある。出力信号の変更を実施するために、ソースクロック信号から導出される複数の信号のうちの異なる1つを出力信号として選択することができる。デジタルPLLは、複数の信号内の信号を出力信号として選択する制御ワードを生成することができる。
【００１１】
本明細書で開示するいくつかの態様は、ソース信号の位相シフトバージョンの選択の変更のタイミングを制御する装置および方法に関する。一例では、PLL内の位相回転子回路は、基準信号に対する第1の位相シフトを有する第1の信号を第1の信号と進相関係または遅相関係(leading or lagging phase relationship)を有する第2の信号に切り替えさせる位相制御ワードを生成する。位相制御ワードは、第1の信号に対して、かつ第2の信号に対して位相シフトされた第3の信号を使用してサンプリングされ得る。
【００１２】
1つまたは複数のPLLを採用する装置の一例
本発明のいくつかの態様は、通信装置の副構成要素である電子デバイスに適用可能であり得る。装置は、たとえば、ワイヤレス電話、モバイルコンピューティングデバイス、スマートウォッチなどの着用可能な処理デバイス、アプライアンス、自動車エレクトロニクス、アビオニクスシステムであり得る。図1は、そのような装置100の一例を示している。装置100は、複数のデバイスまたは回路をその中に具現化した処理回路102を含み得る。処理回路102は、クロック信号に従って互いと通信する複数のデバイスまたは回路を含み得る特定用途向けIC(ASIC)および/またはシステムオンチップ(SoC)内で実装され得る。一例では、装置100はワイヤレス通信デバイスであってよく、処理回路102は、中間周波数(IF)回路を含むRFフロントエンド回路106を含むRFトランシーバと、装置が、1つまたは複数のアンテナ108を介して、無線アクセスネットワーク、コアアクセスネットワーク、インターネットおよび/または別のネットワークとワイヤレスに通信することを可能にするように構成されたベースバンドプロセッサとを含み得る。処理回路は、デバイス間通信のためのクロック信号、ならびにRFクロック信号、IFクロック信号、およびRFフロントエンド回路106内で使用されるベースバンドクロック信号を生成するために使用されるPLLを含み得る。
【００１３】
図1に示す例では、処理回路102は、1つまたは複数のプロセッサ112、モデム110、メモリ114などのプロセッサ可読記憶装置、および/または他の論理回路または論理機能を含み得るASICデバイス104を含む。処理回路102は、オペレーティングシステムによって制御されてもよく、プロセッサ112がメモリ114内に存在するソフトウェアモジュールを実行することを可能にするアプリケーションプログラミングインターフェース(API)レイヤを提供することができる。ソフトウェアモジュールは、メモリ114および/または異なるICデバイス内に記憶された命令およびデータを含み得る。ASICデバイス104は、オンボードメモリ114、および/または読取り専用メモリ(ROM)もしくはランダムアクセスメモリ(RAM)、電気的消去可能プログラマブルROM(EEPROM)、フラッシュカード、または処理システム内およびコンピューティングプラットフォーム内で使用され得る任意のメモリデバイスを含めて、ASICデバイス104または処理回路102の外部に提供されるメモリにアクセスすることができる。処理回路102は、装置100および/または処理回路102を構成し動作させるために使用される動作パラメータおよび他の情報を維持することができる、ローカルデータベースまたは他のパラメータ記憶装置を含み、またはそれらへのアクセスを有し得る。ローカルデータベースは、データベースモジュール、フラッシュメモリ、磁気媒体、EEPROM、光媒体、テープ、ソフトディスクまたはハードディスクなどを使用して実装され得る。処理回路102は、構成要素の中でも、アンテナ108、ディスプレイ120などの外部デバイス、ボタン124および/または一体型キーパッドもしくは外部キーパッド122などのオペレータ制御に動作可能に結合される場合もある。ユーザインターフェースは、周辺コネクタバスを介してまたは1つまたは複数の周辺通信リンクを介して、ディスプレイ120、キーパッド122などの1つまたは複数の周辺機器と通信することができる。
【００１４】
本明細書のいくつかの態様は、デバイス間通信のために使用されるクロック信号、およびRFクロック信号、IFクロック信号、およびベースバンドクロック信号など、RFフロントエンド回路106内で使用されるクロック信号を含めて、クロック信号を生成するデジタルPLL回路に関する。デジタルPLL回路は、生成されるクロック信号と基準信号との間に所望の関係を維持するために、ベースクロックの位相シフトバージョン同士の間で選択するために位相回転子回路を採用することができる。
【００１５】
位相回転子回路の例
図2は、デジタルPLL回路内で使用され得る位相回転子回路200のいくつかの態様を示す。この例では、位相回転子回路200は、ベースクロック信号202および基準信号204を受信する。ベースクロック信号202は、電圧制御発振器または他のクロック生成器から導出され得る。基準信号204は、たとえば、RFフロントエンド回路106によって提供されるか、または装置内のデバイス同士の間のワイヤード通信のため、または外部デバイスとの通信のために使用されるトランシーバから受信される当該信号であり得る。位相回転子回路200は、ベースクロック信号202と基準信号204との間に所望の位相関係を維持するように適合され得る。
【００１６】
動作中、位相回転子回路200は、出力信号222を生成するために位相信号216同士の間で選択する。本明細書で位相と呼ばれる場合もある位相信号216は、ベースクロック信号202の位相シフトバージョンである。位相選択は、ベースクロック信号202と基準信号204との間の位相の現在の差に基づいて位相信号216同士の間で選択するめの位相制御ワード(PCW)218を使用して実装される。基準信号204の位相がベースクロック信号202に対して回転して、ベースクロック信号202と基準信号204との間にしきい値を超える位相差を生み出すとき、PCW218が変更され得る。一例では、出力信号222として選択される現在の位相信号と基準信号204との間の位相差が位相信号216の別のものと基準信号204との間の位相差よりも大きいとき、制御ワードが変更され得る。出力信号222と基準信号204との間の位相差を検出するときと、位相信号216のうちの異なる1つを出力信号222として選択するときとの間に時間の遅れが存在し得る。時間の遅れは、ベースクロック信号202および/または出力信号222の期間の倍数で測定可能であり得る。
【００１７】
いくつかの態様によれば、ベースクロック信号202は、p個の位相信号216を生成するマルチタップ遅延回路212に提供される。位相信号216の近隣対は、(360°/p)として算出され得る固定位相シフトによって分離される。マルチプレクサ214は、位相信号216を受信して、出力信号222を生成するために位相信号216のうちの1つを選択する。マルチプレクサ214は、制御ワード生成論理206によって提供されるPCW218を使用して位相信号216同士の間で選択する。制御ワード生成論理206は、出力信号222の位相を基準信号204の位相と比較して、次のPCW218を構成するために使用される差分信号220を生成する位相検出または比較回路208を含み得るか、または位相検出または比較回路208と協働し得る。位相回転子回路200は、本明細書で{Pn-1,Pn,Pn+1,Pn+2,…}として識別される、位相信号216内の近隣信号同士の間で選択することができ、この場合、Pn信号は、360°/pの位相シフトだけ、Pn+1信号をリードし、Pn-1信号に遅れる。
【００１８】
場合によっては、PCW218の変更は、PCW218が位相選択回路210によっていつサンプリングおよび/または適用されるかを判定するタイミングに基づき得るタイプの、出力信号222内の不規則性を引き起こすときに生じ得る。不規則性の例は、追加の遷移の導入によって引き起こされるグリッチ、およびパルススワローによって引き起こされる短縮パルス幅を含む。
【００１９】
図3および図4は、制御ワードタイミングから生じる出力信号222内の不規則性を示すタイミング図300、400である。例示のために、制御ワードは、位相選択回路210によって生成または使用される位相信号216から選択される信号を使用してサンプリングされ得る。タイミング図300、400に示す例は、現在の位相から、グリッチ316、326を引き起こす遅相への遷移、または現在の位相から、短縮パルス424の部分422がスワローされているパルス424をもたらす進相への遷移に関する。連続的な制御ワードにおける遷移のタイミングは、近隣位相のタイムスロット内にグリッチまたはスワローが生じるかどうかを判定する。
【００２０】
第1のタイミング図300では、第1の制御ワード312から第2の制御ワード318への遷移は、初期に、第1の位相信号304であり得る現在の位相信号上の立下りエッジ310の後、第1の時間314において生じる。第1の制御ワード312から第2の制御ワード318への遷移は、第1の位相信号304に遅れる近隣の第2の位相信号306上の対応する立下りエッジ320の前に生じる。第2の制御ワード318は、第2の位相信号306を出力信号222として選択させ得る。第2の位相信号306の選択前に、出力信号222は、第1の位相信号304に続いて低シグナリング状態にあり、出力信号222は、第2の位相信号306が選択されるときに高に遷移する。第2の位相信号306は、次いで、短い時間期間(tGlitch)322の後、低に遷移し、結果として、出力信号222内にグリッチ316の導入をもたらす。第2の位相信号306は、そのとき、現在の位相信号と見なされ得る。
【００２１】
第2の制御ワード318から第3の制御ワード328へのPCW218における遷移は、第2の位相信号306上の立上りエッジ330の後であるが、第2の位相信号306に遅れる第3の位相信号308上の対応する立上りエッジ332の前に、第2の時間324に生じる。第3の制御ワード328は、第3位相信号308を出力信号222として選択させ得る。第3の位相信号308の選択前に、出力信号222は、第2の位相信号306に続いて高シグナリング状態にあり、出力信号222は、第3の位相信号308が選択されるときに低に遷移する。第3の位相信号308は、次いで、短い時間期間の後、高に遷移して、結果として、出力信号222内にグリッチ326をもたらす。
【００２２】
第2のタイミング図400では、制御ワードにおける遷移は時間412において生じる。PCW218は、現在の位相信号404上の立上りエッジ410の後、かつ近隣の進相信号402上の対応する立上りエッジ420の後、次の制御ワード418に遷移する。制御ワード418は、進相信号402を出力信号222として選択させ、位相信号402が位相信号404の前に高シグナリング状態414から遷移するため、出力信号222は、位相信号402の高シグナリング状態414の持続時間に対してトランケートされた持続時間426を有するパルス424を有する。したがって、進相信号402が高シグナリング状態414にあり、初期位相信号404が低シグナリング状態にある時間に対応する出力信号222の部分422は、制御ワード418のタイミングによりスワローされている。スワローは、出力信号222の負または正の遷移において生じ得る。
【００２３】
グリッチ316および部分的にスワローされたパルスの発生は、結果として、エラーまたは他の誤動作をもたらし得る。場合によっては、グリッチ316は、追加のパルスとして解釈される場合があり、または、グリッチ316を除去するフィルターが採用されるとき、短縮持続時間426を有するいくつかのパルス424はフィルターによって不注意に除去される場合がある。
【００２４】
デジタルPLLのロバストネスの改善
本明細書で開示するいくつかの態様に従って適合されたPLLは、デジタルPLLが、プロセス、温度、キックノイズ、および電圧によってもたらされる変化に敏感でない方法で、グリッチを抑制すること、および/またはスワローを防止することを可能にする。図5は、グリッチの生成を回避するように適合された回路のいくつかの態様を示すタイミング図500である。位相信号502、504、506のうちの1つまたは複数が遷移しているとき、敏感な時間間隔512、514中に近隣の位相信号502、504、506同士の間の位相の変更を回避することが望ましい場合がある。
【００２５】
位相回転子回路は、位相信号502、504、506が遷移しているとき、PCW218内の変更のタイミングが時間間隔512、514外の時間において位相選択回路210に伝搬されるように、本明細書で開示するいくつかの態様に従って適合され得る。一例では、位相回転子回路は、2個の位相制御ワード(n位相制御ワードおよびn+m位相制御ワード)を出力し、この場合、n+m位相制御ワードはn位相制御ワードをサンプリングするために使用される位相信号を選択する。n位相制御ワードは、現在の位相信号504および近隣の位相信号502、506の遷移を包含する時間間隔512、514外の時間において遷移する。時間間隔512、514は、それぞれ、立上りエッジおよび立下りエッジに関する。タイミング制御回路がマルチプレクサ214のタイミングを制御する位相選択回路210内に提供され得る。タイミング制御回路は、位相回転子回路210によって使用される動作クロックのサンプリング遅延を変更することによって、n+m位相制御ワードに応答し得る。
【００２６】
図6は、位相回転子回路210内に含まれ得るタイミング制御回路600の一例を示す。n+m位相制御ワードによって選択されるサンプリング位相信号604の制御下で、マルチビットn位相制御ワード602がDフリップフロップ606の第1のセットによってサンプリングされる。Dフリップフロップ606の第1のセットによってサンプリングされたワードは、サンプリング位相信号604によってクロック制御されるDフリップフロップ608、610の連続セットによって2回リサンプリングされる。2つ以上のリサンプリングされたワード620、622は、リサンプリングされたワード620、622同士の間に、何らかの差が存在するかどうかを判定するために、たとえば、リサンプリングされたワード620、622の個々のビットを比較するための排他的ORゲート616のセットと、排他的ORゲート616の出力624を受信するORゲート618とを使用して比較される。第2のリサンプリングされたワード622とタイミング制御回路600の現在の出力626との間で選択して、Dフリップフロップ614の出力セットに入力を提供するマルチプレクサ612を制御するためにORゲート618の出力628が使用される。Dフリップフロップ614の出力セットは、遅延制御ワード602をキャプチャして、タイミング制御回路600の出力626を提供する。リサンプリングされたワード620、622が互いと等しいとき、ゲーティング論理(位相信号402およびマルチプレクサ612)は、n位相制御ワード602がタイミング制御回路600の最終段階(Dフリップフロップ614)に進むことを可能にし、それによって、制御ワードに対するデグリッチを提供する。サンプリング位相信号604の使用は、位相制御ワードの変更が現在の位相信号504、および近隣の位相信号502、506の遷移によって定義される時間間隔512、514外で生じることを確実にする。
【００２７】
出力信号222上のパルスの持続時間は可変であり得る。いくつかの位相ジャンプは遅延されず、他の位相ジャンプは可変遅延を受ける。タイミング制御回路600は、位相制御ワードの処理のタイミングを調整するようにさらに適合され得る。一例では、位相回転子の動作クロックのサンプリング遅延を修正して、事前定義された持続時間範囲内にある出力信号上にパルス幅を生成することができる。
【００２８】
いくつかの動作モードで、実行されるべき位相変更のタイプに基づいてサンプリング位相を選択するために、インジケータ信号が生成され得る。インジケータ信号は、位相制御ワードが進相を使用して出力信号を調整することを目的とするのか、または遅相を使用して出力信号を調整することを目的とするのかを示し得る。遅相の場合、サンプリング位相は、位相n+m(図5に示したような)を有する。進相に変更するために、サンプリング位相は位相n+m'を有してよく、この場合、nは現在の位相であり、m'は、位相制御ワードの変更がn-1位相、n位相、およびn+1位相によって定義されるタイムスロット外で生じることを保証し、かつ現在の位相クロックおよび次の位相クロック(すなわち、調整のターゲット)が両方とも低電圧レベルにあることを保証するように選択される。いくつかの例では、m'はmよりも大きく、また全位相数の半分よりも大きい。
【００２９】
いくつかの動作モードでは、位相n+mを有するサンプリング位相の立下りエッジを使用して、進相調整位相制御ワードをサンプリングすることができる。一例では、単一のパラメータmがシステムの動作を構成し得る。別の例では、m'はm'=m+(p/2)として定義することができ、式中、pは全位相の数である。別の例では、サンプリング位相は、進相調整位相制御ワードをサンプリングするために位相n+(p-1)を有する。後者の例は、n-1を使用するサンプリング位相制御ワードに相当し得、位相切替えは、現在の位相および進相の立上り/立下りエッジ間のある時点で行われ得る。
【００３０】
いくつかの態様によれば、PLL回路内で複数の位相回転子を採用することができる。第1の位相回転子回路を使用して動作クロックを生成することができ、位相回転子回路を使用して、2つ以上のサンプリング位相を選択することができる。場合によっては、単一の位相回転子回路は、進相遷移または遅相遷移に対応する立上りエッジおよび立下りエッジに関するサンプリングクロックを生成するように構成可能であり得る。マルチプレクサは、進相または遅相のインジケータに基づいて、サンプリングされた位相制御ワードを選択することができる。図7は、複数の位相回転子回路を含むPLL回路内のタイミングを示す。
【００３１】
図8は、いくつかの位相ジャンプ中にサンプリングクロックを安定させるために使用され得るタイミング調整回路800を示す。たとえば、何の位相ジャンプも実行されないとき、位相制御ワードサンプリングは必要とされず、若干のレイテンシが許可され得る。数値的に制御された発振器(NCO)によって提供されるクロック信号802を使用して、NCOおよび1つまたは複数の位相回転子によって使用される位相制御ワードをサンプリングすることができる。クロック信号802の各サイクルに対してDフリップフロップ808の第1のセットの出力820に第1の加算器806を加えることができる。Dフリップフロップ808の第1のセットの出力を使用してn+m位相制御ワードが生成され、第2の加算器814が+m値を加算してn+m位相制御ワード822を取得し、n+m位相制御ワード822は、第2および第3のDフリップフロップ816、818によってサンプリングおよびリサンプリングされて、出力n+m位相制御ワード824を生成する。Dフリップフロップ810の第3のセットを使用して、Dフリップフロップ808の第1のセットの出力820をサンプリングすることによって、NCO位相制御ワード812が取得される。
【００３２】
処理回路および処理方法の例
図9は、本明細書で開示する1つまたは複数の機能を実行するように構成され得る処理回路902を採用する装置900のためのハードウェア実装形態の簡略化された例を示す概念図である。本開示の様々な態様によれば、本明細書で開示する要素、または要素の任意の部分、または要素の任意の組合せは、処理回路902を使用して実装され得る。処理回路902は、ハードウェアモジュールとソフトウェアモジュールの何らかの組合せによって制御される1つまたは複数のプロセッサ904を含み得る。プロセッサ904の例は、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ(DSP)、ASIC、フィールドプログラマブルゲートアレイ(FPGA)、プログラマブル論理デバイス(PLD)、ステートマシン、シーケンサ、ゲート論理、個別ハードウェア回路、および本開示全体にわたって説明する様々な機能を実行するように構成された他の適切なハードウェアを含む。1つまたは複数のプロセッサ904は、特定の機能を実行し、ソフトウェアモジュール916のうちの1つによって構成され、増強され、または制御されてもよい専用プロセッサを含み得る。1つまたは複数のプロセッサ904は、初期化中にロードされたソフトウェアモジュール916の組合せを介して構成されてもよく、動作中に1つまたは複数のソフトウェアモジュール916をロードまたはアンロードすることによってさらに構成されてもよい。
【００３３】
示す例では、処理回路902は、バス910によって一般に表されるバスアーキテクチャを用いて実装されてもよい。バス910は、処理回路902の特定の用途および全体的な設計制約に応じて、任意の数の相互接続するバスおよびブリッジを含み得る。バス910は、1つまたは複数のプロセッサ904および記憶装置906を含む様々な回路を互いにリンクさせる。記憶装置906は、メモリデバイスおよび大容量記憶装置デバイスを含み得、本明細書ではコンピュータ可読媒体および/またはプロセッサ可読媒体と呼ばれることがある。バス910は、タイミングソース、タイマー、周辺機器、電圧調節器、および電力管理回路などの様々な他の回路をリンクさせることもできる。バスインターフェース908は、バス910と1つまたは複数のトランシーバ912との間のインターフェースを提供し得る。トランシーバ912は、処理回路によってサポートされるネットワーキング技術ごとに設けられてよい。場合によっては、複数のネットワーキング技術は、トランシーバ912内に見られる回路または処理モジュールの一部または全部を共有してもよい。各トランシーバ912は、伝送媒体を介して様々な他の装置と通信するための手段を提供する。装置900の性質に応じて、ユーザインターフェース918(たとえば、キーパッド、ディスプレイ、スピーカ、マイクロフォン、ジョイスティック)が設けられる場合もあり、直接またはバスインターフェース908を介してバス910に通信可能に結合される場合がある。
【００３４】
プロセッサ904は、バス910の管理、および記憶装置906を含んでもよいコンピュータ可読媒体内に記憶されたソフトウェアの実行を含んでもよい一般的な処理を担ってもよい。この点で、プロセッサ904を含む処理回路902は、本明細書で開示する方法、機能および技法のうちのいずれかを実装するために使用されてもよい。記憶装置906は、ソフトウェアを実行するときにプロセッサ904によって操作されるデータを記憶するために使用され得、ソフトウェアは、本明細書で開示する方法のうちのいずれか1つを実装するように構成され得る。
【００３５】
処理回路902における1つまたは複数のプロセッサ904は、ソフトウェアを実行してもよい。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語と呼ばれるか、または他の名称で呼ばれるかどうかにかかわらず、命令、命令セット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行ファイル、実行スレッド、手順、関数、アルゴリズムなどを意味するように広く解釈されるべきである。ソフトウェアは、コンピュータ可読の形で記憶装置906内または外部コンピュータ可読媒体内に存在してもよい。外部コンピュータ可読媒体および/または記憶装置906は、非一時的コンピュータ可読媒体を含んでもよい。非一時的コンピュータ可読媒体は、例として、磁気記憶装置デバイス(たとえば、ハードディスク、フロッピーディスク、磁気ストリップ)、光ディスク(たとえば、コンパクトディスク(CD)またはデジタル多用途ディスク(DVD))、スマートカード、フラッシュメモリデバイス(たとえば、「フラッシュドライブ」、カード、スティック、またはキードライブ)、ランダムアクセスメモリ(RAM)、読取り専用メモリ(ROM)、プログラマブルROM(PROM)、消去可能PROM(EPROM)、電気的消去可能PROM(EEPROM)、レジスタ、リムーバブルディスク、ならびに、コンピュータによってアクセスされ読み取られ得るソフトウェアおよび/または命令を記憶するための任意の他の適切な媒体を含む。コンピュータ可読媒体および/または記憶装置906はまた、例として、搬送波、伝送線路、および、コンピュータによってアクセスされ読み取られ得るソフトウェアおよび/または命令を送信するための任意の他の適切な媒体を含み得る。コンピュータ可読媒体および/または記憶装置906は、処理回路902に存在するか、プロセッサ904に存在するか、処理回路902の外部に存在するか、または処理回路902を含む複数のエンティティにわたって分散され得る。コンピュータ可読媒体および/または記憶装置906は、コンピュータプログラム製品において具現化され得る。例として、コンピュータプログラム
製品は、パッケージング材料にコンピュータ可読媒体を含めてもよい。当業者は、特定の用途および全体的なシステムに課される全体的な設計制約に応じて、本開示全体にわたって提示される、説明する機能を最善の形で実装する方法を認識するであろう。
【００３６】
記憶装置906は、本明細書でソフトウェアモジュール916と呼ばれる場合がある、ロード可能なコードセグメント、モジュール、アプリケーション、プログラムなどにおいて維持および/または編成されるソフトウェアを維持してもよい。ソフトウェアモジュール916の各々は、処理回路902上にインストールまたはロードされ、1つまたは複数のプロセッサ904によって実行されると、1つまたは複数のプロセッサ904の動作を制御するランタイムイメージ914に寄与する命令およびデータを含んでもよい。実行されると、いくつかの命令は、処理回路902に、本明細書で説明するいくつかの方法、アルゴリズム、およびプロセスに従って機能を実行させてもよい。
【００３７】
ソフトウェアモジュール916の一部は、処理回路902の初期化中にロードされてもよく、これらのソフトウェアモジュール916は、本明細書に開示する様々な機能の実行を可能にするように処理回路902を構成し得る。たとえば、いくつかのソフトウェアモジュール916は、プロセッサ904の内部デバイスおよび/または論理回路922を構成してもよく、トランシーバ912、バスインターフェース908、ユーザインターフェース918、タイマー、数理コプロセッサなどの外部デバイスへのアクセスを管理してもよい。ソフトウェアモジュール916は、割込みハンドラおよびデバイスドライバと対話するとともに処理回路902によって提供される様々なリソースへのアクセスを制御する、制御プログラムおよび/またはオペレーティングシステムを含んでもよい。リソースは、メモリ、処理時間、トランシーバ912へのアクセス、ユーザインターフェース918などを含んでもよい。
【００３８】
処理回路902の1つまたは複数のプロセッサ904は、多機能であってよく、それにより、ソフトウェアモジュール916のうちのいくつかがロードされ、異なる機能または同じ機能の異なるインスタンスを実行するように構成される。1つまたは複数のプロセッサ904は、追加として、たとえば、ユーザインターフェース918、トランシーバ912、およびデバイスドライバからの入力に応じて開始されるバックグラウンドタスクを管理するように適合されてもよい。複数の機能の実行をサポートするために、1つまたは複数のプロセッサ904は、マルチタスク環境を提供するように構成されてよく、それにより、複数の機能の各々が、必要または要望に応じて、1つまたは複数のプロセッサ904によってサービスされるタスクのセットとして実装される。一例では、マルチタスク環境は、異なるタスク間でプロセッサ904の制御を渡す時分割プログラム920を使用して実装されてよく、それにより、各タスクは、任意の未処理動作が完了すると、かつ/または割込みなどの入力に応じて、時分割プログラム920に1つまたは複数のプロセッサ904の制御を戻す。タスクが1つまたは複数のプロセッサ904の制御を有するとき、処理回路は、事実上、制御しているタスクに関連付けられた機能によって対処される目的に特化される。時分割プログラム920は、オペレーティングシステム、ラウンドロビンベースで制御を移すメインループ、関数の優先順位付けに従って1つまたは複数のプロセッサ904の制御を割り振る関数、および/または、1つまたは複数のプロセッサ904の制御を処理関数に提供することによって外部イベントに応答する割込み駆動のメインループを含んでもよい。
【００３９】
図10は、PLL動作のロバストネスを増大するために使用される方法に関するフローチャート1000である。この方法は、クロック生成のために使用される1つまたは複数の位相回転子回路を含むPLLデバイスにおいて実行され得る。
【００４０】
ブロック1002において、デバイスは、複数の位相シフト信号を生成することができる。複数の位相シフト信号の各々は、複数の位相シフト信号内で一意のベースクロック信号に対する位相シフトを有し得る。複数の位相シフト信号内の信号の各対は、少なくとも最小位相シフトによって分離され得る。一例では、最小位相シフトは(360°/p)として算出可能であり、この場合、pは、複数の位相シフト信号内の位相シフト信号の総数を表す。第1の信号は、最小位相シフトによって第2の信号から分離され得る。
【００４１】
ブロック1004において、デバイスは、複数の位相シフト信号内の第1の信号を出力信号として選択することができる。
【００４２】
ブロック1006において、デバイスは、複数の位相シフト信号内の第2の信号が第1の信号よりも基準信号とより近い位相関係を有するとき、第2の信号を示す第1の位相制御ワードを生成することができる。
【００４３】
ブロック1008において、デバイスは、第1の信号および第2の信号のいずれかが第1のシグナリング状態にある間に、第2の信号を出力信号として選択することを控えることができる。一例では、第1のシグナリング状態は、第2の信号が第1の信号に遅れるときの論理低状態に対応する。別の例では、第1のシグナリング状態は、第2の信号が第1の信号をリードするときの論理高状態に対応する。
【００４４】
ブロック1010において、デバイスは、第1の信号および第2の信号が第2のシグナリング状態にあるとき、第2の信号を出力信号として選択することができる。
【００４５】
場合によっては、デバイスは、複数の位相シフト信号内の第3の信号を選択するように構成された第2の位相制御ワードを生成することができる。デバイスは、第3の信号のタイミングに従って第2の信号を出力信号として選択することができる。第3の信号のタイミングは、第1の信号および第2の信号が第2のシグナリング状態にあるとき、第2の信号を出力信号として選択させ得る。一例では、デバイスは、第1の信号と第2の信号との間の位相関係を示すインジケータ信号を生成することができ、第2の位相制御ワードを生成するためにインジケータ信号を使用することができる。別の例では、第3の信号は、第1の信号に対して、かつ第2の信号に対して位相シフトされる。
【００４６】
いくつかの例では、デバイスは、基準信号に対してベースクロック信号の位相を調整するように構成された第3の位相制御ワードを生成することができる。デバイスは、ベースクロック信号を使用して第2の信号を出力信号として選択するタイミングを調整することができる。出力信号内のレイテンシは、第2の信号の選択のタイミングを調整することによって影響を受ける場合がある。
【００４７】
図11は、処理回路1102を採用する装置1100のためのハードウェア実装形態の簡略化された例を示す図である。処理回路は、通常、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、シーケンサ、およびステートマシンのうちの1つまたは複数を含み得るプロセッサ1116を有する。処理回路1102は、バス1120によって概略的に表されるバスアーキテクチャを用いて実装され得る。バス1120は、処理回路1102の特定の用途および全体的な設計制約に応じて、任意の数の相互接続するバスおよびブリッジを含み得る。バス1120は、プロセッサ1116、モジュールまたは回路1104、1106、および1108、およびコンピュータ可読記憶媒体1118によって表される、1つまたは複数のプロセッサおよび/またはハードウェアモジュールを含む様々な回路を互いにリンクさせる。装置は、複数の相互接続またはワイヤ1114を介して通信するように適合されたコネクタ1112を有し得る。一例では、コネクタ1112は、1つまたは複数のUSBプロトコルに従って装置1100を別のデバイスに結合するように適合されたタイプCコネクタであってよい。バス1120はまた、タイミングソース、周辺機器、電圧調節器、および電力管理回路など、様々な他の回路をリンクすることができ、これらは当技術分野でよく知られており、したがって、これ以上説明されない。
【００４８】
プロセッサ1116は、コンピュータ可読記憶媒体1118上に記憶されたソフトウェア、コード、および/または命令の実行を含む、一般的な処理を担う。コンピュータ可読記憶媒体は、非一時的記憶媒体を含み得る。ソフトウェアは、プロセッサ1116によって実行されると、処理回路1102に、任意の特定の装置のための上記で説明した様々な機能を実行させる。コンピュータ可読記憶媒体は、コネクタ1112を介してロードされた、ソフトウェア、コードおよび/または命令を含めて、ソフトウェアを実行するとき、プロセッサ1116によって操作されるデータを記憶するために使用され得る。処理回路1102は、モジュール1104、1106および1108のうちの少なくとも1つをさらに含む。モジュール1104、1106、および1108は、コンピュータ可読記憶媒体1118内に存在する/記憶される、プロセッサ1116内で実行しているソフトウェアモジュール、プロセッサ1116に結合された1つもしくは複数のハードウェアモジュール、またはそれらの何らかの組合せであり得る。モジュール1104、1106、および/または1108は、マイクロコントローラ命令、ステートマシン構成パラメータ、またはそれらのいくつかの組合せを含み得る。
【００４９】
一構成では、装置1100は、ベースクロック信号から導出された複数の位相シフト信号から出力信号を選択するように構成された第1の位相回転子回路を含む位相回転子モジュールおよび/または回路1104を含み、複数の位相シフト信号の各々は、複数の位相シフト信号内で一意のベースクロック信号に対する位相シフトを有する。装置1100は、複数の位相シフト信号からの出力信号を出力信号として選択する位相制御ワードを生成するように適合された第1の制御ワード生成器を含む制御ワード生成モジュールおよび/または回路1106を含み得る。装置1100は、第1の制御ワード生成器によって生成される第1の制御ワードが、出力信号よりも基準信号とより近い位相関係を有する第1の信号を選択することによって出力信号を変更するように構成されるとき、遅延の後で第1の制御ワードを第1の位相回転子回路に提供するように適合されたタイミング制御回路を含むタイミング制御モジュールおよび/または回路1108を含み得る。遅延は、第1の信号および第2の信号のうちのいずれかが第1のシグナリング状態にある間に、タイミング制御回路が第1の制御ワードを第1の位相回転子回路に提供することを防止することができる。
【００５０】
一構成では、複数の位相シフト信号内の信号の各対は、少なくとも最小位相シフトによって分離される。第1の制御ワードが出力信号を変更するように構成されるとき、第1の信号は、最小位相シフトによって出力信号から分離され得る。
【００５１】
別の構成では、第1のシグナリング状態は、第2の信号が第1の信号に遅れるときの論理低状態に対応する。
【００５２】
別の構成では、第1のシグナリング状態は、第2の信号が第1の信号をリードするときの論理高状態に対応する。
【００５３】
別の構成では、装置1100は、複数の位相シフト信号からサンプリング信号を選択する位相制御ワードを生成するように適合された第2の制御ワード生成器を含む。タイミング制御回路は、サンプリング信号を使用して遅延を制御するように構成され得る。サンプリング信号は、第2の信号がいつ出力信号として選択されるかを判定することができる。第2の制御ワード生成器は、第1の信号と出力信号との間の位相関係を示すインジケータ信号を生成するように構成され得る。インジケータ信号は、サンプリング信号を選択する位相制御ワードを生成するために使用され得る。第3の信号は、第1の信号に対して、かつ出力信号に対して位相シフトされ得る。位相制御ワードは、第1の位相制御ワードの1つまたは複数のリサンプリングされたコピーが整合するまで、サンプリング信号によってゲート制御され得る。
【００５４】
別の構成では、装置1100は、基準信号に対してベースクロック信号の位相を調整する位相制御ワードを生成するように適合された第2の制御ワード生成器を含む。
【００５５】
開示したプロセスにおけるステップの特定の順序または階層は例示的な手法の例示であることが理解されよう。設計上の選好に基づいて、プロセスにおけるステップの特定の順序または階層は再構成される場合があることが理解されよう。さらに、いくつかのステップは、組み合わされるか、または省略される場合がある。添付の方法クレームは、種々のステップの要素を例示的な順序で提示したものであり、提示された特定の順序または階層に限定されることは意図していない。
【００５６】
上述の説明は、本明細書で説明した様々な態様を当業者が実践できるようにするために提供される。これらの態様への様々な修正が当業者には容易に明らかになり、本明細書で規定された一般原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書に示す態様に限定されるものではなく、クレーム文言と一致するすべての範囲を与えられるべきであり、単数形での要素への言及は、そのように明記されていない限り、「唯一無二の」ではなく、「1つまたは複数の」を意味するものとする。その他の形で特に述べられない限り、「いくつかの」という用語は、1つまたは複数を指す。当業者に知られているか、または後で知られることになる、本開示全体にわたって説明した様々な態様の要素に対するすべての構造的および機能的均等物は、参照により本明細書に明確に組み込まれ、特許請求の範囲によって包含されることが意図される。その上、本明細書で開示したものは、そのような開示が特許請求の範囲に明示的に記載されているかどうかにかかわらず、公に供されるものではない。クレーム要素は、要素が「ための手段」という句を使用して明確に列挙されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
【符号の説明】
【００５７】
100  装置
102  処理回路
104  ASICデバイス
106  RFフロントエンド回路
108  アンテナ
110  モデム
112  プロセッサ
114  メモリ
120  ディスプレイ
122  一体型キーパッドもしくは外部キーパッド、キーパッド
124  ボタン
200  位相回転子回路
202  ベースクロック信号
204  基準信号
206  制御ワード生成論理
208  位相検出または比較回路
200  位相回転子回路
210  位相選択回路
212  マルチタップ遅延回路
214  マルチプレクサ
216  位相信号
218  位相制御ワード(PCW)
220  差分信号
222  出力信号
300  タイミング図
304  第1の位相信号
306  第2の位相信号
308  第3の位相信号
310  立下りエッジ
312  第1の制御ワード
314  第1の時間
316  グリッチ
318  第2の制御ワード
320  立下りエッジ
322  短い時間期間(tGlitch)
324  第2の時間
326  グリッチ
328  第3の制御ワード
330  立上りエッジ
332  立上りエッジ
400  タイミング図
402  近隣の進相信号、進相信号、位相信号
404  現在の位相信号、位相信号、初期位相信号
410  立上りエッジ
412  時間
414  高シグナリング状態
418  次の制御ワード
420  立上りエッジ
422  部分
424  パルス、短縮パルス
426  トランケートされた持続時間、短縮持続時間
500  タイミング図
502  位相信号、近隣の位相信号
504  位相信号、近隣の位相信号
506  位相信号、近隣の位相信号
512  時間間隔
514  時間間隔
600  タイミング制御回路
602  マルチビットn位相制御ワード、遅延制御ワード、n位相制御ワード
604  サンプリング位相信号
606  Dフリップフロップ
608  Dフリップフロップ
610  Dフリップフロップ
612  マルチプレクサ
614  Dフリップフロップ
616  排他的ORゲート
618  ORゲート
620  リサンプリングされたワード
622  リサンプリングされたワード
624  出力
626  出力
628  出力
800  タイミング調整回路
802  クロック信号
806  第1の加算器
808  Dフリップフロップ
810  Dフリップフロップ
812  NCO位相制御ワード
814  第2の加算器
816  第2のDフリップフロップ
818  第3のDフリップフロップ
820  出力
822  n+m位相制御ワード
824  出力n+m位相制御ワード
900  装置
902  処理回路
904  プロセッサ
906  記憶装置
908  バスインターフェース
910  バス
912  トランシーバ
914  ランタイムイメージ
916  ソフトウェアモジュール
918  ユーザインターフェース
920  時分割プログラム
922  内部デバイスおよび/または論理回路
1000  フローチャート
1100  装置
1102  処理回路
1104  モジュールまたは回路、位相回転子モジュールおよび/または回路
1106  モジュールまたは回路、制御ワード生成モジュールおよび/または回路
1108  モジュールまたは回路、タイミング制御モジュールおよび/または回路
1112  コネクタ
1114  相互接続またはワイヤ
1116  プロセッサ
1118  コンピュータ可読記憶媒体
1120  バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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