(57)【要約】システムは、複数の導電トレースを有するプリント回路基板と、プリント回路基板に結合され、複数の導電トレースと電気的に通信している処理デバイスと、複数の導電トレースと電気的に通信しておりかつ導電トレースのチャンネルを共有している第１のメモリモジュールおよび第２のメモリモジュールであって、ここにおいて、第１のメモリモジュールは、第２のメモリモジュールに比べ、処理デバイスに物理的により近接している、第１のメモリモジュールおよび第２のメモリモジュールと、第１のメモリモジュールと第２のメモリモジュールとの間のエリアに物理的に配置された電子バンドギャップ（ＥＢＧ）構造と、を含む。
2019525472.tif 000002
【特許請求の範囲】
【請求項１】
システムであって、
複数の導電トレースを有するプリント回路基板と、
前記プリント回路基板に結合され、前記複数の導電トレースと電気的に通信している処理デバイスと、
前記複数の導電トレースと電気的に通信しており、前記導電トレースのチャンネルを共有している第１のメモリモジュールおよび第２のメモリモジュールと、ここにおいて、前記第１のメモリモジュールは、前記第２のメモリモジュールに比べ、前記処理デバイスに物理的により近接している、
前記第１のメモリモジュールと前記第２のメモリモジュールとの間のエリアに物理的に配置された電子バンドギャップ（ＥＢＧ）構造と、
を備える、システム。
【請求項２】
前記第１のメモリモジュールが第１のデュアルインラインメモリモジュール（ＤＩＭＭ）を備え、前記第２のメモリモジュールが第２のＤＩＭＭを備える、請求項１に記載のシステム。
【請求項３】
前記複数の導電トレースが、マルチドロップバスとして構成される、請求項１に記載のシステム。
【請求項４】
前記プリント回路基板が、第１のグランドプレーンおよび第２のグランドプレーンを含み、さらに、ここにおいて、前記複数の導電トレースが、前記第１のグランドプレーンと前記第２のグランドプレーンとの間に配列される、請求項１に記載のシステム。
【請求項５】
前記ＥＢＧ構造が、前記第１のグランドプレーンにおける複数の長方形スロットを含む、請求項４に記載のシステム。
【請求項６】
前記ＥＢＧ構造が、前記第１のグランドプレーンにおける複数の正弦波形のスロットを含む、請求項４に記載のシステム。
【請求項７】
前記ＥＢＧ構造が、前記導電トレースの変化のある幅のセクションを含む、請求項１に記載のシステム。
【請求項８】
前記ＥＢＧ構造が、前記第１のメモリモジュールおよび前記第２のメモリモジュールの下部のエリアに物理的に配置される、請求項１に記載のシステム。
【請求項９】
前記ＥＢＧ構造が、前記プリント回路基板の種々の誘電体媒体を備える、請求項１に記載のシステム。
【請求項１０】
方法であって、
電気的な信号を、プリント回路基板上の処理デバイスから、複数の導電トレースと電気的に通信しておりかつ前記導電トレースのチャンネルを共有している第１のメモリモジュールおよび第２のメモリモジュールに伝播することと、ここにおいて、前記第１のメモリモジュールは、前記第２のメモリモジュールに比べ、前記処理デバイスに物理的により近接している、
前記第１のメモリモジュールと前記第２のメモリモジュールとの間のエリアに物理的に配置された電子バンドギャップ（ＥＢＧ）構造において前記電気的な信号の反射を減衰させることと、
を備える、方法。
【請求項１１】
反射を減衰させることが、
前記処理デバイスからの前記電気的な信号の基本周波数バンドにおいて減衰を提供すること
を備える、請求項１０に記載の方法。
【請求項１２】
前記複数の導電トレースが、マルチドロップバスとして配列される、請求項１０に記載の方法。
【請求項１３】
装置であって、
データを書き込むおよびデータを読み出すための手段と、前記読み出しおよび書き込み手段が、回路基板に結合される、
前記データを記憶するおよび前記読み出しおよび書き込み手段からのコマンドに応答して前記データにアクセスするための手段と、前記記憶およびアクセス手段が、前記回路基板に結合される、
電気的な信号を、共有チャンネル上で、前記読み出しおよび書き込み手段と前記記憶およびアクセス手段との間で伝播するための手段と、
前記伝播手段における反射を減衰させるための手段と、
を備える、装置。
【請求項１４】
データを読み出すおよびデータを書き込むための前記手段が、コンピュータプロセッサをそこに有するチップパッケージを備える、請求項１３に記載の装置。
【請求項１５】
前記データを記憶するおよび前記データにアクセスするための前記手段が、第１のデュアルインラインメモリモジュール（ＤＩＭＭ）および第２のＤＩＭＭを備える、請求項１３に記載の装置。
【請求項１６】
電気的な信号を伝播するための前記手段が、前記第１のＤＩＭＭ、第２のＤＩＭＭ、および読み出しおよび書き込み手段を電気的に結合するマルチドロップバスを含む、請求項１５に記載の装置。
【請求項１７】
反射を減衰させるための前記手段が、
前記回路基板のグランドプレーンにおける複数の長方形スロットを含む、電子バンドギャップ（ＥＢＧ）構造
を備える、請求項１３に記載の装置。
【請求項１８】
反射を減衰させるための前記手段が、
前記回路基板のグランドプレーンにおける複数の正弦波形のスロットを含む、電子バンドギャップ（ＥＢＧ）構造
を備える、請求項１３に記載の装置。
【請求項１９】
反射を減衰させるための前記手段が、
前記伝播手段の変化のある幅のセクションを含む、電子バンドギャップ（ＥＢＧ）構造
を備える、請求項１３に記載の装置。
【請求項２０】
反射を減衰させるための前記手段が、
前記回路基板の種々の誘電体媒体
を備える、請求項１３に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の相互参照］
[0001]  本出願は、２０１７年７月２５日に出願された米国非仮出願第１５／６５９，１８７号および２０１６年７月２８日に出願された米国特許仮出願第６２／３６７，８３６号の利益およびそれらに対する優先順位を主張し、それらの開示は、すべての適用可能な目的のために、およびあたかも全体が以下に完全に記載されるように、全体が参照によってここに組み込まれる。
［技術分野］
[0002]  本出願は、メモリモジュールの電気的結合に関し、具体的には、メモリモジュールの電気的結合における電子バンドギャップ（ＥＢＧ）構造に関する。
【背景技術】
【０００２】
[0003]  いくつかの従来のシステムは、プリント回路基板（ＰＣＢ）に取り付けられ、メモリモジュールと通信している１つまたは複数のプロセッサチップを含む。したがって、一例では、プロセッサチップは、ＰＣＢ上に取り付けられ、ＰＣＢにおけるトレースによってメモリモジュールと通信する。通常動作の間、プロセッサは、読み出し要求および書き込み要求をメモリに発する。
【０００３】
[0004]  高ビットレート動作では、所与のビットをキャプチャするための時間ウィンドウが短くなるので、ビットをキャプチャすることは難しい課題となり得る。さらに、金属トレースにおける電磁反射（electromagnetic reflections）のような様々な現象は、所与のビットをキャプチャするための時間ウィンドウにネガティブな影響を与え得る。これは、プロセッサからメモリモジュールへのデイジーチェーン接続（daisy chain connection）を用いて設けられたＰＣＢについて特に当てはまる。デイジーチェーンアーキテクチャでは、メモリモジュールの各々は、共通バスに接続され、電磁反射は、プロセッサにより近いメモリモジュールにおけるビットのキャプチャに影響を与え得る。したがって、より近いメモリモジュールにおいて見られるような電磁反射現象の深刻さは、メモリモジュールとプロセッサ間の最大ビットレートに関して制限を設け得る。
【０００４】
[0005]  従来のＴｅｅトポロジー（Tee topology）は、１つのメモリモジュールのみがＰＣＢ上で使用される場合に低下されたパフォーマンスをもたらすことが予想され得るが、従来のＴｅｅトポロジーがいくつかの解決策において使用される可能性がある。したがって、従来のＴｅｅトポロジーは、単一モジュールアプリケーションにおける所与の基板設計の使用を妨げる可能性がある。
【０００５】
[0006]  したがって、当該技術では、ビットレートを増加させ、かつ電磁反射のような害となる現象を低減させることを可能にするためのシステムおよび方法が必要とされる。
【発明の概要】
【０００６】
[0007]  様々な実施形態は、メモリモジュール間に置かれる電子バンドギャップ（ＥＢＧ）構造の使用を通じて電磁反射を低減させる。ＥＢＧ構造は、電磁反射を減衰させ、少なくともコンピュータプロセッサにより近いメモリモジュールにおいてパフォーマンスを改善するために使用され得る。
【０００７】
[0008]  一実施形態では、システムは、複数の導電トレースを有するプリント回路基板と、プリント回路基板に結合され、複数の導電トレースと電気的に通信している処理デバイスと、複数の導電トレースと電気的に通信しており、導電トレースのチャンネルを共有している第１のメモリモジュールおよび第２のメモリモジュールであって、ここにおいて、第１のメモリモジュールは、第２のメモリモジュールに比べ、処理デバイスに物理的により近接している、第１のメモリモジュールおよび第２のメモリモジュールと、第１のメモリモジュールと第２のメモリモジュールとの間のエリアに物理的に配置（physically disposed）された電子バンドギャップ（ＥＢＧ）構造と、を含む。
【０００８】
[0009]  一実施形態では、方法は、電気的な信号を、プリント回路基板上の処理デバイスから、複数の導電トレースと電気的に通信しておりかつ導電トレースのチャンネルを共有している第１のメモリモジュールおよび第２のメモリモジュールに伝播することであって、ここにおいて、第１のメモリモジュールは、第２のメモリモジュールに比べ、処理デバイスに物理的により近接している、伝播することと、第１のメモリモジュールと第２のメモリモジュールとの間のエリアに物理的に配置された電子バンドギャップ（ＥＢＧ）構造において電気的な信号の反射を減衰させることと、を含む。
【０００９】
[0010]  別の実施形態では、装置は、データを書き込むおよびデータを読み出すための手段であって、読み出しおよび書き込み手段が回路基板に結合される、手段と、データを記憶するおよび読み出しおよび書き込み手段からのコマンドに応答してデータにアクセスするための手段であって、記憶およびアクセス手段が回路基板に結合される、手段と、電気的な信号を、共有チャンネル上で、読み出しおよび書き込み手段と記憶およびアクセス手段との間で伝播するための手段と、伝播手段における反射を減衰させるための手段と、を含む。
【図面の簡単な説明】
【００１０】
【図１Ａ】[0011]  図１Ａは、一実施形態による例示的な回路構造の例示である。
【図１Ｂ】[0012]  図１Ｂは、図１Ａの基板の端面横断面（end-on cross-section）の一部分の例示である。
【図２】[0013]  図２は、様々な実施形態による、２つのＤＩＭＭモジュールおよびＥＢＧ構造を有する例示的なプリント回路基板の例示である。
【図３】図３は、様々な実施形態による、２つのＤＩＭＭモジュールおよびＥＢＧ構造を有する例示的なプリント回路基板の例示である。
【図４】図４は、様々な実施形態による、２つのＤＩＭＭモジュールおよびＥＢＧ構造を有する例示的なプリント回路基板の例示である。
【図５】[0014]  図５は、一実施形態による、プリント回路基板においてインプリメントされ得る例示的なＥＢＧ構造の例示である。
【図６】[0015]  図６は、一実施形態による、近くのメモリモジュールおよび遠くのメモリモジュールの両方の、ＥＢＧ構造を有するものおよび有しないものについての、例示的なタイミングパフォーマンス比較の例示である。
【図７】[0016]  図７は、一実施形態による、近くのメモリモジュールおよび遠くのメモリモジュールの両方の、ＥＢＧ構造を有するものおよび有しないものについての、例示的な周波数領域挿入損失パフォーマンス比較の例示である。
【図８】[0017]  図８は、一実施形態に従って適合された、図１〜図５の構造を設計するための例示的な方法を例示する。
【図９】図９は、一実施形態に従って適合された、図１〜図５の構造を設計するための例示的な方法を例示する。
【図１０】[0018]  図１０は、一実施形態による、図１〜図５に示されるシステムの使用の例示的な方法を例示する。
【発明を実施するための形態】
【００１１】
［説明］
[0019]  様々な実施形態は、メモリモジュール間の電気的結合における信号インテグリティを増加させるための回路および方法を対象とする。例えば、例示的な実施形態は、ＰＣＢに取り付けられた第１のデュアルインラインメモリモジュール（ＤＩＭＭ）および第２のＤＩＭＭモジュールを含む。ＰＣＢ自体は、第１のＤＩＭＭモジュールおよび第２のＤＩＭＭモジュールを処理デバイスに結合するデイジーチェーン型の金属トレースを有する中間層、最上部のグランドプレーンを含み得る。第１のＤＩＭＭモジュールおよび第２のＤＩＭＭモジュールは、処理デバイスが、一度に、それらＤＩＭＭモジュールのうちの１つのみと通信するように、同じトレース上に置かれ得る。
【００１２】
[0020]  ＰＣＢはまた、トレースの下の層に、より低いグランドプレーンを含み得る。ＰＣＢにおける層は、より低いグランドプレーン層と最上部のグランドプレーン層とが金属トレースを挟み込むように配列され得る。グランドプレーン層のうちの１つは、物理的に第１のＤＩＭＭモジュールと第２のＤＩＭＭモジュールとの間に位置するエリアに電子バンドギャップ（ＥＢＧ）構造を含み得る。ＥＢＧ構造は、プロセッサから第１のＤＩＭＭモジュールおよび第２のＤＩＭＭモジュールへの信号の基本周波数バンドにおける減衰を引き起こす。ＥＢＧ構造は減衰を引き起こすが、それは、反射を低減させること、およびエネルギの節約を通してより多くの信号エネルギを第１のＤＩＭＭモジュールへと向かわせることによって、第１のＤＩＭＭモジュールにおける信号インテグリティを増加させる。
【００１３】
[0021]  他の実施形態は、様々な物理配列においてＥＢＧ構造をインプリメントし得る。例えば、ＥＢＧ構造は、底部のグランドプレーンからの長方形スロットカットを含み得、ここでスロットの長さ寸法（the length dimension）は、金属トレースの長さ寸法に対して垂直である。別の実施形態では、ＥＢＧ構造は、底部のグランドプレーンに正弦波形のスロットを含み、ここで正弦波形のスロットは、金属トレースの方向に対して平行である。言うまでもなく、ＥＢＧ構造が最底部のグランドプレーンにおいてインプリメントされ得るのとちょうど同じように、他の実施形態は、追加的にまたは代替的に、最上部のグランドプレーンにおいてＥＢＧ構造をインプリメントし得る。さらに別の実施形態は、ＥＢＧ構造を変化のあるトレース幅（varied trace widths）としてインプリメントする。これらの実施形態は、図１〜図５に関して以下により詳細に説明される。
【００１４】
[0022]  また、様々な実施形態がＤＩＭＭモジュールに関して説明されるが、実施形態の範囲は、金属トレースと電気的に通信しているいかなるタイプのメモリモジュールも含み得ることは理解される。さらに、図１〜図５の実施形態は、２つのメモリモジュールに関して示されているが、実施形態の範囲は、他の数のメモリモジュールを含み得ることは理解される。例えば、いくつかの実施形態は、ＥＢＧ構造を有する基板上の単一のメモリモジュールを含み得る。他の例示的な実施形態は、１つまたは複数のＥＢＧ構造を有する基板上の３つ以上のメモリモジュールを含み得る。
【００１５】
[0023]  図１Ａは、一実施形態に従って適合された、例示的なシステム１００の例示である。例示的なシステム１００は、ＰＣＢ１０４に結合されたチップパッケージ１０１を含む。チップパッケージ１０１は、複数のコアを有するシステムオンチップ（ＳＯＣ）、セントラルプロセシングユニット（ＣＰＵ）、デジタルシグナルプロセッサ（ＤＳＰ）、および／または同様のもののような、いかなる適した処理デバイスも含み得る。チップパッケージ１０１およびＤＩＭＭモジュール１２０、１３０は、チップパッケージ１０１とＤＩＭＭモジュール１２０、１３０との間で信号を伝送するために、導電トレース１０２に電気的に結合される。
【００１６】
[0024]  プリント回路基板１０４は、導電材の他の層を分離する絶縁材の複数の層を含む。例えば、導電材は、銅または銅合金のような金属を含み得る。トレース１０２は、他の実施形態は絶縁材の層でインタリーブされた金属の複数の層を含み得るが、この例では、１つの層でインプリメントされる。実施形態の範囲は、ＰＣＢ１０４のためのいかなる特定の材料にも限定されないが、ＰＣＢのための例示的な絶縁材は、ＦＲ−４ガラスエポキシを含む。
【００１７】
[0025]  図１Ａは、Ｘ−Ｙプレーンの側面図により示された例示的なシステム１００の例示である。図１Ｂは、Ｙ−Ｚプレーンにおける端面の、断面図（an end-on, cutaway view）の一部分を示すことによって図１Ａを補足する。図１Ｂは、正確な縮尺率ではない。図１Ｂに示されるように、この例では、ＰＣＢ１０４はさらに、トレース１０２に平行であり、トレース１０２の垂直上部の層における第１の導電グランドプレーン１０５、ならびにトレース１０２に平行であり、トレース１０２の垂直下部の層における第２の導電グランドプレーン１０６を含む。グランドプレーン１０５、１０６は、図１Ａで示された図では線として表されているだろう。
【００１８】
[0026]  図１Ｂの例を続けると、トレース１０２は、ＰＣＢ１０４のある層に配列（laid out）された金属線のグループとして示される。トレース１０２は、任意の数の独立の線（independent lines）を含み得、他の例では、グランドプレーン１０５、１０６間の他の層における線を含み得る。好適なグランドプレーン材料の例は、銅、銅合金等を含む。トレース１０２は、図１Ｂにおいて、絶縁層によってグランドプレーン１０５、１０６とは物理的に分離されている。
【００１９】
[0027]  信号がチップパッケージ１０１からトレース１０２を通じてＤＩＭＭモジュール１２０および１３０に伝播するとき、遠くのＤＩＭＭモジュール１３０において生じ、同じトレースに沿って近くのＤＩＭＭモジュール１２０へ向かって戻るように伝わる信号の反射が存在する。これらの反射は、近くのＤＩＭＭモジュール１２０において信号インテグリティの損失を引き起こし得る。ゆえに、この例示的な実施形態は、もしそうでなければ反射を引き起こすであろう信号を減衰させるために、ＤＩＭＭモジュール１２０、１３０間に置かれるＥＢＧ構造１０３を含む。ＥＢＧ構造１０３は、この例では簡潔さのために長方形として示されるが、それは、グランドプレーンのいずれかまたは両方におけるスロット、トレースの種々の幅部分、ＰＣＢ１０４の種々の誘電体媒体（dielectric medium）、および／または同様のもののようないかなる適した物理構造を使用してもインプリメントされ得ることは理解される。
【００２０】
[0028]  図２は、図１ＡのＰＣＢ１０４の特定の物理インプリメンテーションをより詳細に例示する、例示的なＰＣＢ２００の例示である。エリア２０１は、図１のＰＣＢ１０４にチップパッケージ１０１が結合されることになる場所を示す。様々なホール（例えば、ビア）は、チップパッケージ１０１のピンからＰＣＢ２００内の構造および層への電気的な通信を提供する。最上部のグランドプレーン１０５は、参照を容易にするためにこの図からは除かれており、最上部のグランドプレーン１０５がトレース２０２の上の層に置かれるであろうことは理解される。
【００２１】
[0029]  トレース２０２は、ＰＣＢ２００の１つまたは複数の層上の導電線であり、それらは、チップパッケージ１０１のピンをＤＩＭＭモジュールのピンに結合する。ＤＩＭＭモジュール１は、図１の、近くのＤＩＭＭモジュール１２０を表し、ＤＩＭＭモジュール０は、図１の、遠くのＤＩＭＭモジュール１３０を表す。この図では、ＤＩＭＭモジュールは、参照を容易にするために除かれており、ＤＩＭＭモジュール１および０のピンがホール２０４のようなホールを通してトレース２０２およびＰＣＢ２００に結合されるであろうことは理解される。
【００２２】
[0030]  さらに、この例では、ＤＩＭＭモジュール１およびＤＩＭＭモジュール０は、同じチャンネルを使用してトレースに電気的に結合され、その結果チップパッケージ１０１は、ある所与の時点においてＤＩＭＭモジュールのうちの１つのみと通信する。言い換えれば、トレース２０２は、ＤＩＭＭモジュール０およびＤＩＭＭモジュール１を、両方のＤＩＭＭモジュールが同じトレースに結合するマルチドロップバスアーキテクチャを使用して、エリア２０１においてチップパッケージに結合する。エリア２１０は、ＥＢＧ構造がインプリメントされるグランドプレーンの部分を示す。示されるように、ＥＢＧ構造は、最底部のグランドプレーンへの複数の長方形スロットカットを有する。長方形スロットの各々のピッチおよび幅は、集合的に、ＥＢＧ構造が減衰を提供する周波数バンドを決定する。例示的なスロットが、この例では２１１として示される。ＥＢＧ構造の長方形スロットは、それらの長さ寸法がトレース２０２の長さ寸法に対して垂直であるように配列され、ＥＢＧ構造は、２つのＤＩＭＭモジュールの各々の真下のエリアならびに２つのＤＩＭＭモジュール間のエリアの下にある。長方形スロットのＥＢＧ特性は、以下の（１）〜（３）のような式を使用してモデル化され得る。
【００２３】
【数１】
2019525472.tif 000003
【００２４】
[0031]  式（１）〜（３）では、Ｚ１は第１の媒体のインピーダンスであり、Ｚ２は第２の媒体のインピーダンスであり、ｌ１は第１の媒体の長さであり、ｌ２は第２の媒体の長さであり、γ１は第１の媒体の伝搬定数（propagation constant）であり、γ２は第２の媒体の伝搬定数であり、Ｌは周期的なユニットセルの長さ（Ｌ＝ｌ１＋ｌ２）である。
【００２５】
[0032]  図３は、例示的なＰＣＢ２００の、ただしＥＢＧ構造の異なる物理インプリメンテーションの、例示である。図３の例では、エリア３１０は、ＥＢＧ構造が位置付けられるエリアを示す。具体的には、ＥＢＧ構造は、エリア３１０内の導電トレース２０２の各々の変化のある幅のセクション（varied width sections）を含む。変化のある幅のセクションの例は、セクション３１１を含み、それらは、同じトレースの他の部分よりも広い。変化のある幅のセクションの幅およびピッチは、ＥＢＧ構造が減衰を提供する周波数バンドを決定する。言い換えれば、グランドプレーンにおけるスロットとしてＥＢＧ構造をインプリメントするのではなく、図３の実施形態は、導電トレース自体においてＥＢＧ構造をインプリメントする。
【００２６】
[0033]  図４は、図２および図３に関して上で示されたものとは異なる、ＥＢＧ構造のさらに別の物理インプリメンテーションを伴う例示的なＰＣＢ２００の別の例示である。エリア４１０は、ＥＢＧ構造がインプリメントされるエリアを示す。具体的には、この例では、ＥＢＧ構造は、最底部のグランドプレーンにおける数多くの正弦波形のスロットとしてインプリメントされる。スロットの例は、アイテム４１１において示される。さらに、この例では、正弦波形のスロットの各々の長さ寸法は、トレース２０２の長さ寸法の主方向（the primary direction）と平行にアラインされる。図４は、２つの隣接した正弦波形のスロットが拡大するとどのように見える可能性があるかを示す例示的な正弦波形のスロット４２０を含む。ＥＢＧ構造が減衰を提供する周波数は、正弦曲線（sinusoid）の形の振幅（amplitude）および周期によって決定される。さらに、他の実施形態は、必要に応じて異なる周期および形を有する複数の正弦曲線を使用し得る。正弦波形のスロットのＥＢＧ特性は、以下の式（４）〜（８）のような式を使用してモデル化され得る。
【００２７】
【数２】
2019525472.tif 000004
【００２８】
[0034]  式（４）〜（８）では、Ｒは反射率であり、Ｄは構造の長さであり、Ｍは誘電率の正弦波変調（Sinusoidal Modulation）であり、ｋ１は周期的媒体の波数であり、Ｌは周期的なセルの周期である。
【００２９】
[0035]  図５は、ＥＢＧ構造の物理インプリメンテーションのさらに別の例示である。図５は、図１Ａおよび図１ＢのＰＣＢ１０４のようなＰＣＢの層における繊維織物（fiber weave）の上から見下ろした図および透視図を示す。織り方のタイプ（Weaves’ type）および織り模様（weave）に対するトレースの回転の角度は、望ましいＥＢＧ特性を提供する種々の誘電体媒体を有するように構成され得る。誘電体ラミネートＰＣＢは、通常、樹脂媒体を強化するために織られた繊維ガラスストリング（fiberglass strings）から作られている。繊維ガラス織布（Woven fiberglass cloths）は、交互の繊維ガラスおよび樹脂領域（regions）を伴う周期的な媒体を形成するように構成され得る。これらの周期的な領域（regions）は、ＰＣＢ媒体においてＥＢＧ構造を形成するように設計されることができる。繊維織物のパラメータを調整することによって、バンドギャップ周波数および帯域幅が制御されることができる。図１Ｂの例を見ると、繊維織物の１つまたは複数の層は、トレース１０２とグランドプレーン１０５との間、および／または、トレース１０２とグランドプレーン１０６との間に置かれ得る。
【００３０】
[0036]  例えば、周期的な媒体ジオメトリ（geometries）を調整するため、およびバンドギャップ周波数を制御するための様々な可能性のある技法が存在する。１つの例は、縦糸および横糸の様々な幅についてのような織り方のタイプ（weave type）の選択を含む。別の例は、樹脂および繊維ガラス誘電率の選択である。さらに別の例は、繊維織物の方向性（orientation）に対するルーティングの回転の角度を含む。別の例は、繊維織物の束の横断面の形（例えば、正弦波の横断面）を含む。技術者は、望ましいＥＢＧ特性を提供する１つまたは複数のジオメトリを見つけるために様々な周期的な媒体ジオメトリを有するＰＣＢをシミュレートし得る。様々な実施形態は次いで、所望の量の反射減衰を提供するためのＥＢＧ構造を含むＰＣＢにおける１つまたは複数の層を使用してインプリメントされ得る。
【００３１】
[0037]  図２〜図５は、ＥＢＧ構造が多様な異なる物理インプリメンテーションをとり得ることを例示するために提供されている。さらに、図２および図３の例は、最底部のグランドプレーンにおけるスロットを示すが、スロットは、必要に応じて最上部のグランドプレーンにおいて、または両方のグランドプレーンにおいてインプリメントされ得ることは理解される。さらに、例示された実施形態のＥＢＧ構造は、ＰＣＢの、トレースとは異なる層に位置付けられ、具体的には、メモリモジュール間に横方向に（図１ＡにおけるＸ次元に）位置付けられる。しかしながら、ＥＢＧ構造は、必要に応じて、それらが単にメモリモジュール間に横方向ではなく、メモリモジュールのいずれかまたは両方の下に横方向に位置するエリア（areas that laterally underlie either or both of the memory modules）にわたるようにスケーリングされ得る。いずれにしても、ＥＢＧ構造は、マルチドロップバスにおいて反射を減衰させるために様々な実施形態で使用されるために適合され得る。
【００３２】
[0038]  図６は、一実施形態による、４つの異なる例示的なアイダイアグラム６０２、６０４、６１２、６１４の例示である。図６〜図７は、マージン、時間、および電圧についての数字を示しており、これらの数字は単に例示のためのものである。他の実施形態は、必要に応じてそのようなパラメータについて異なる数字を有し得る。アイダイアグラム６０２、６０４、６１２、６１４は、同じディスプレイ上にオーバーレイされる複数のビット遷移の時間領域表現を示す。図６の図は、シミュレーションまたは試験を通して獲得され得る。
【００３３】
[0039]  図６１２を例とすると、それは、シミュレーションまたは測定のいずれかによる、近くのＤＩＭＭモジュール（ＤＩＭＭモジュール１）においてそれが発生するであろうときの数多くのビット遷移を示す。一般に、所与のアイダイアグラムにおける線がより狭く詰まっているほど、異なる時間における異なる遷移間の変動（variance）はより小さい。より大きな変動（variance）は、しばしばシンボル間干渉によって引き起こされ得、それ自体は、信号反射の結果であり得る。
【００３４】
[0040]  アイダイアグラム６１４は、シミュレーションまたは測定のいずれかによる、遠くのＤＩＭＭモジュール（ＤＩＭＭモジュール０）におけるビット遷移を例示する。アイダイアグラム６１２および６１４の両方は、図１〜図５に示された実施形態について予想されるであろうふるまい（behavior）を表す。アイダイアグラムの中央部分の開いた部分（openness）は、遷移の間にビットをキャプチャするために利用可能な時間を例示する。例えば、クロックはデータをサンプリングし得るので、よってクロックエッジは、好ましくはアイダイアグラムの中央に置かれることになり、ここで中央は、最高バイナリ１および最低バイナリ０を表す。サンプリングが早すぎるまたは遅すぎることは、ビットが正確にキャプチャされることができない可能性があるので通常は望ましくない。アイにおける開口がより大きいほど、ビットをキャプチャするために利用可能な時間がより長い。それに応じて、より小さい変動（variance）でアイダイアグラムにおいて線がより狭く詰まってオーバーラップするほど、ビットをキャプチャするために利用可能な時間がより長い。
【００３５】
[0041]  アイダイアグラム６１２、６１４の中央における長方形は、ＪＥＤＥＣ半導体技術協会（JEDEC Solid State Technology Association）の仕様（specification）であり、それはビットをキャプチャするための所望の時間に対応する。マージンは、長方形の角とアイダイアグラムにおける最も近い線との間の間隔によって例示される時間を指す。マージンがより小さいほど、ビットをキャプチャするために利用可能な時間がより短い。アイダイアグラム６１２および６１４を見ると、それぞれ４７．９２ｐｓおよび５８．２５ｐｓのマージンがある。そのような値は、所与のアプリケーションについて、許容できる可能性があるかまたは許容できない可能性がある。しかしながら、これらの数字は、アイダイアグラム６０２、６０４に関して示されたマージンとは大いに異なる。アイダイアグラム６０２、６０４は、図１〜図５のうちの任意のものに示されたものと同様であるが反射を減衰させるためのＥＢＧ構造を有しないシステムに対応する。アイダイアグラム６０２、６０４は、それぞれ、１２．５０ｐｓおよび９７．９２ｐｓのマージンを示す。
【００３６】
[0042]  結果的に、ＥＢＧ構造を使用しないと、そのような他の実施形態は、反射に起因する、近くのＤＩＭＭモジュールにおける低下されたタイミングパフォーマンスを有すると予想されるだろう。さらに、近くのＤＩＭＭモジュールにおけるマージン対遠くのＤＩＭＭモジュールにおけるマージン間の大きな相違は、近くのＤＩＭＭモジュールが、システムについてのパフォーマンスボトルネックを引き起こし得ること、およびいくつかのアプリケーションについて許容できないタイミングパフォーマンスさえ有し得ること、を示す。
【００３７】
[0043]  ＥＢＧ構造の追加は、反射を減衰させ得るが、それはまたチップからの信号も減衰させ、それにより、遠くのＤＩＭＭモジュールにおけるタイミングパフォーマンスをいくぶん低下させる。しかしながら、いくつかの事例では、近くのＤＩＭＭモジュールにおける改善されたマージンは、特定のアプリケーションに応じて、近くのＤＩＭＭモジュールのタイミングパフォーマンスを、許容できないレベルから許容できるレベルに移し得る。言い換えれば、特にＤＩＭＭモジュールの両方がマージンの許容できるレベルに含まれるアプリケーションでは、遠くのＤＩＭＭモジュールにおけるいくらかの低下されたパフォーマンスは、近くのＤＩＭＭモジュールにおける増加されたパフォーマンスのために許容できる範囲の代償であり得る。
【００３８】
[0044]  図７は、一実施形態による、４つの例示的な周波数図７０２、７０４、７１２、７１４の例示である。図７０２、７０４は、それぞれ、図６のアイダイアグラム６０２、６０４に対応する周波数領域図である。同様に、図７１２、７１４は、それぞれアイダイアグラム６１２、６１４に対応する周波数領域図である。図７０２、７０４、７１２、７１４は、約１．６ＧＨｚから３．３ＧＨｚの周波数バンドにおける減衰を例示し、それはいくつかの実施形態では、関心基本周波数バンド（a fundamental frequency band of interest）であり得る。例えば、いくつかの実施形態は、図１に示されたように、チップからＤＩＭＭモジュールにデータを伝送するために、その周波数バンド内の信号を使用し得る。図７１２、７１４は、図２のＥＢＧ構造を使用してシミュレートされたパフォーマンスを示す。これらは、ＥＢＧ構造を含まない実施形態を使用してシミュレートされたパフォーマンスを示す図７０２、７０４と比較される。再度言及するが、近くのＤＩＭＭモジュールにおける利得を増加させるためのＥＢＧ構造の使用に起因する近くのＤＩＭＭモジュールにおける改善されたパフォーマンスは、図面から明らかである。図７における周波数バンドは、例示を目的としたものであり、他の実施形態が異なる周波数バンドを使用し得ることは理解される。
【００３９】
[0045]  いくつかの実施形態の利点は、図１〜図５のＥＢＧ構造が、いずれのＤＩＭＭモジュールにおいても知覚できるパフォーマンス損失なしに、デイジーチェーン型のスタブ（stub）によって電気的に結合された２つのＤＩＭＭモジュールを有するシステムについて許容できるタイミングパフォーマンスを提供し得る点である。
【００４０】
[0046]  さらに、図１〜図５に示された実施形態は、１つのＤＩＭＭモジュールのみがＰＣＢに結合されるときのアプリケーションにおいてさえ許容できるパフォーマンスを提供し得る。これは、１つのＤＩＭＭモジュールのみが基板に搭載（populates）されるときに不良な結果を返すことが典型的に予想されるであろう従来のＴｅｅトポロジーとは対照的である。ゆえに、ここに説明される様々な実施形態は、必要に応じて、単一ＤＩＭＭモジュールアプリケーションとデュアルＤＩＭＭモジュールアプリケーションとの両方のために使用される基板を含み得る。言い換えれば、他の実施形態は、図１〜図５のシステムに対するバリエーションを含み得、ここでメモリモジュールのスロットのうちの１つのみが搭載される（例えば、遠くのスロットまたは近くのスロットのいずれかであって、両方ではない）。
【００４１】
[0047]  また、図１〜図５に関して上述したいくつかの解決策は、直観に反したもの（counterintuitive）であり得、予期しない結果を提供し得る。例えば、従来の解決策は、可能であるときにタイミングパフォーマンスを改善することに焦点を当てる傾向がある一方で、上述した解決策のうちのいくつかは、遠くのメモリモジュールにおける低下されたタイミングパフォーマンスを含む。それにも関わらず、遠くのメモリモジュールにおける低減されたタイミングパフォーマンスは、近くのメモリモジュールにおける改善されたタイミングパフォーマンスによってオフセットされ得、それにより、反射を減衰させるためにＥＢＧ構造を使用することなしにバス上で利用可能であるだろうビットレートと比べたとき、全体的にバス上でのより高いビットレートを可能にする。
【００４２】
[0048]  様々な実施形態は、多様なアプリケーションにおいて有用性があり得る。一例では、プロセッサ、少なくとも１つのメモリモジュール、およびＥＢＧ構造を有する基板は、サーバ、デスクトップコンピュータ、ラップトップコンピュータ等のようなコンピューティングシステムにおいて用いられ得る。しかしながら、モバイルデバイスで使用される基板は、ここに説明される原理に従って適合され得るので、実施形態の範囲は、それらに限定されない。
【００４３】
[0049]  図８は、一実施形態による、ＥＢＧ構造を有するシステムを設計するための例示的な方法８００の例示である。方法８００は、例えば、１つまたは複数のシミュレーションツールを使用して技術者によって実施され得る。
【００４４】
[0050]  アクション８０２において、技術者は、基板のデイジーチェーンジオメトリを決定し、次いで所望の周波数バンドにおいて、ＤＩＭＭモジュールの一方または両方のタイミングパフォーマンスをシミュレートする。アクション８０４において、技術者は、所望の周波数バンド、基本周波数が影響を受けるかどうか決定する。例えば、アクション８０２〜８０４において、技術者は、タイミングパフォーマンスが所望の周波数バンドにおいて低下されるかどうか決定するために、時間領域および／または周波数領域技法を使用して、設計をシミュレートし得る。所望の周波数バンドがアクション８０４において影響を受ける場合、次いで方法８００はアクション８０６に移る。そうでなければ、照会（the inquiry）は停止し得る。
【００４５】
[0051]  アクション８０６において、技術者は、周期的なジオメトリタイプを決定し、近似方程式を使用して寸法（dimensions）を計算する。いくつかの例では、アクション８０６は、ＥＢＧ構造のための最良の予測寸法を見つけ出すことを含む。例えば、最良の予測は、適したＥＢＧ構造のためのピッチおよび幅（図２および図３）、または正弦波の周波数および振幅（図４）、または他のパラメータを含み得る。アクション８０６は、パラメータを最初に設定するために、図２および図４に関して上で説明されたもののような式を使用することを含み得る。アクション８０８において、技術者は、３次元電磁場ソルバープログラム（three dimensional electromagnetic field solver program）で計算されたＥＢＧ構造をモデル化する。モデル化することは、図６および図７の情報と同様な情報を生み出し、技術者が、構造についてのタイミングパフォーマンスおよび周波数利得を決定することを可能にする。
【００４６】
[0052]  アクション８１０において、技術者は、計算された名目値の周囲でパラメータをスイープすることによって、構造を最適化する。例えば、技術者は、構造のピッチ、幅、正弦波の周波数、振幅を変化させ得、そして、さらに形を精密にしてパフォーマンスを向上させるためにアクション８０８のモデル化を実施し得る。アクション８１０は、再設計およびモデル化について繰り返し得る。
【００４７】
[0053]  アクション８１２は、時間領域シミュレーションにおいて解決策の有効性を検証することを含む。例示的な時間領域シミュレーションは、アイダイアグラムを含み、さらに、タイミングマージンおよびノイズマージンを分析することを含み得る。解決策が効果的でない場合、方法８００は、設計を、それが許容できるようになるまでさらに向上させるために、アクション８１０に戻り得る。図９は、アクション８１０および８１２中の結果の例示的なプロットの例示であり、ここで技術者は、近くのＤＩＭＭと遠くのＤＩＭＭとの両方についてマージンを試験するために、設計をシミュレートし得る。図８の例では、解決策は、近くのＤＩＭＭおよび遠くのＤＩＭＭのマージンのパフォーマンスが事実上同様であり、そのアプリケーションのための許容できる範囲内にある場合である。
【００４８】
[0054]  様々な実施形態は、図１〜図５のシステムを使用するための方法を含み得る。例えば、図１０は、図１〜図５のシステムを使用するための例示的な方法１０００を例示する。方法１０００のアクションは、例えば、２つのメモリモジュールと電気的に通信しているチップパッケージを有する、図１Ａに示されたようなコンピューティング装置によって実施され得る。例は、ここに説明される原理に従って適合された基板を含むサーバまたは他のコンピュータの通常動作を含み得る。
【００４９】
[0055]  この例を続けると、アクション１０１０は、電気的な信号を、ＰＣＢ上の処理デバイスから、複数の金属トレースと電気的に通信しておりかつ金属トレースのチャンネルを共有している第１のメモリモジュールおよび第２のメモリモジュールに伝播することを含む。処理デバイスは、例えば、セントラルプロセシングユニット（ＣＰＵ）、デジタルシグナルプロセッサ（ＤＳＰ）、グラフィックスプロセシングユニット（ＧＰＵ）、または他の適した処理ユニットを含み得る。処理デバイスは、メモリモジュールにデータを書き込むこと、およびメモリモジュールからデータを読み出すことを含む動作を実施する。
【００５０】
[0056]  メモリモジュール自体はデータを記憶し、処理デバイスからのコマンドに応答してデータにアクセスする。電気的な信号を伝播することは、図１〜図４に例示されたもののような電気的なトレースによって実施され得る。
【００５１】
[0057]  さらに、金属トレースは、メモリモジュールの各々がトレースのうちの同じものと物理的におよび電気的に結合されるように、マルチドロップバスとして構成され得る。いかなる特定の命令またはデータもメモリモジュールのうちの所与の１つのみにアドレスされ得るが、この例では、アクション１０１０は、バスに沿って伝播する電気的な信号を含み得る。
【００５２】
[0058]  アクション１０２０は、ＥＢＧ構造において電気的な信号の反射を減衰させることを含む。ＥＢＧ構造は、第１のメモリモジュールと第２のメモリモジュールとの間のエリアに物理的に配置され得る。異なる物理配置（physical placements）が、図１〜図４に関して示されているおよび上で説明されている。
【００５３】
[0059]  実施形態の範囲は、図１０に示されたアクションに限定されない。例えば、他の実施形態は、１つまたは複数のアクションを追加、省略、再配置、または修正し得る。一例では、基板は、メモリモジュールのうちの１つのみが基板に搭載されることを除いて、図１Ａの基板と同様に搭載される。そのような例では、電気的な信号を伝播することは、その単一のメモリモジュールのみに対して実施され得る。同様に、３つ以上のメモリモジュールを有する他の実施形態は、それらのメモリモジュールのうちのそれぞれのものに電気的な信号を伝播することを含み得る。
【００５４】
[0060]  さらに、アクション１０１０および１０２０は、デバイスの動作の間中連続して繰り返され得る。ＥＢＧ構造は、このように電磁反射の減衰を提供し得、いくつかの事例において、デバイスの増加されたパフォーマンスを提供し得る。
【００５５】
[0061]  これより当業者が認識することになるように、そして間近の特定の用途に応じて、多くの修正、置換え、およびバリエーションが、本開示のデバイスの素材、装置、構成、および使用方法において、およびそれらに対して、その精神および範囲から逸脱することなく、成されることができる。この点から、ここに例示および説明された特定の実施形態は本開示の単なるいくつかの例であるので、本開示の範囲はそれらの範囲に限定されるべきではなく、むしろ、以下に添付される特許請求の範囲およびそれらの機能的な同等物の適用範囲（the scope）全体に相応するべきである。
【図１Ａ】
2019525472.tif 000005
【図１Ｂ】
2019525472.tif 000006
【図２】
2019525472.tif 000007
【図３】
2019525472.tif 000008
【図４】
2019525472.tif 000009
【図５】
2019525472.tif 000010
【図６】
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【図７】
2019525472.tif 000012
【図８】
2019525472.tif 000013
【図９】
2019525472.tif 000014
【図１０】
2019525472.tif 000015
【手続補正書】
【提出日】平成31年4月9日(2019.4.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
システムであって、
複数の導電トレースを有するプリント回路基板と、
前記プリント回路基板に結合され、前記複数の導電トレースと電気的に通信している処理デバイスと、
前記複数の導電トレースと電気的に通信しており、前記導電トレースのチャンネルを共有している第１のメモリモジュールおよび第２のメモリモジュールと、ここにおいて、前記第１のメモリモジュールは、前記第２のメモリモジュールに比べ、前記処理デバイスに物理的により近接している、
前記第１のメモリモジュールと前記第２のメモリモジュールとの間のエリアに物理的に配置された電子バンドギャップ（ＥＢＧ）構造と、
を備える、システム。
【請求項２】
前記第１のメモリモジュールが第１のデュアルインラインメモリモジュール（ＤＩＭＭ）を備え、前記第２のメモリモジュールが第２のＤＩＭＭを備える、請求項１に記載のシステム。
【請求項３】
前記複数の導電トレースが、マルチドロップバスとして構成される、請求項１に記載のシステム。
【請求項４】
前記プリント回路基板が、第１のグランドプレーンおよび第２のグランドプレーンを含み、さらに、ここにおいて、前記複数の導電トレースが、前記第１のグランドプレーンと前記第２のグランドプレーンとの間に配列される、請求項１に記載のシステム。
【請求項５】
前記ＥＢＧ構造が、前記第１のグランドプレーンにおける複数の長方形スロットを含む、請求項４に記載のシステム。
【請求項６】
前記ＥＢＧ構造が、前記第１のグランドプレーンにおける複数の正弦波形のスロットを含む、請求項４に記載のシステム。
【請求項７】
前記ＥＢＧ構造が、前記導電トレースの変化のある幅のセクションを含む、請求項１に記載のシステム。
【請求項８】
前記ＥＢＧ構造が、前記第１のメモリモジュールおよび前記第２のメモリモジュールの下部のエリアに物理的に配置される、請求項１に記載のシステム。
【請求項９】
前記ＥＢＧ構造が、前記プリント回路基板の種々の誘電体媒体を備える、請求項１に記載のシステム。
【請求項１０】
方法であって、
電気的な信号を、プリント回路基板上の処理デバイスから、複数の導電トレースと電気的に通信しておりかつ前記導電トレースのチャンネルを共有している第１のメモリモジュールおよび第２のメモリモジュールに伝播することと、ここにおいて、前記第１のメモリモジュールは、前記第２のメモリモジュールに比べ、前記処理デバイスに物理的により近接している、
前記第１のメモリモジュールと前記第２のメモリモジュールとの間のエリアに物理的に配置された電子バンドギャップ（ＥＢＧ）構造において前記電気的な信号の反射を減衰させることと、
を備える、方法。
【請求項１１】
反射を減衰させることが、
前記処理デバイスからの前記電気的な信号の基本周波数バンドにおいて減衰を提供すること
を備える、請求項１０に記載の方法。
【請求項１２】
前記複数の導電トレースが、マルチドロップバスとして配列される、請求項１０に記載の方法。
【請求項１３】
装置であって、
データを書き込むおよびデータを読み出すための手段と、前記読み出しおよび書き込み手段が、回路基板に結合される、
前記データを記憶するおよび前記読み出しおよび書き込み手段からのコマンドに応答して前記データにアクセスするための手段と、前記記憶およびアクセス手段が、前記回路基板に結合される、
電気的な信号を、共有チャンネル上で、前記読み出しおよび書き込み手段と前記記憶およびアクセス手段との間で伝播するための手段と、
前記伝播手段における反射を減衰させるための手段と、ここにおいて、反射を減衰させるための前記手段が、電子バンドギャップ（ＥＢＧ）構造を備える、
を備える、装置。
【請求項１４】
データを読み出すおよびデータを書き込むための前記手段が、コンピュータプロセッサをそこに有するチップパッケージを備える、請求項１３に記載の装置。
【請求項１５】
前記データを記憶するおよび前記データにアクセスするための前記手段が、第１のデュアルインラインメモリモジュール（ＤＩＭＭ）および第２のＤＩＭＭを備える、請求項１３に記載の装置。
【請求項１６】
電気的な信号を伝播するための前記手段が、前記第１のＤＩＭＭ、第２のＤＩＭＭ、および読み出しおよび書き込み手段を電気的に結合するマルチドロップバスを含む、請求項１５に記載の装置。
【請求項１７】
反射を減衰させるための前記手段が、
前記回路基板のグランドプレーンにおける複数の長方形スロット
を備える、請求項１３に記載の装置。
【請求項１８】
反射を減衰させるための前記手段が、
前記回路基板のグランドプレーンにおける複数の正弦波形のスロット
を備える、請求項１３に記載の装置。
【請求項１９】
反射を減衰させるための前記手段が、
前記伝播手段の変化のある幅のセクション
を備える、請求項１３に記載の装置。
【請求項２０】
反射を減衰させるための前記手段が、
前記回路基板の種々の誘電体媒体
を備える、請求項１３に記載の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
[0061]  これより当業者が認識することになるように、そして間近の特定の用途に応じて、多くの修正、置換え、およびバリエーションが、本開示のデバイスの素材、装置、構成、および使用方法において、およびそれらに対して、その精神および範囲から逸脱することなく、成されることができる。この点から、ここに例示および説明された特定の実施形態は本開示の単なるいくつかの例であるので、本開示の範囲はそれらの範囲に限定されるべきではなく、むしろ、以下に添付される特許請求の範囲およびそれらの機能的な同等物の適用範囲（the scope）全体に相応するべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
システムであって、
複数の導電トレースを有するプリント回路基板と、
前記プリント回路基板に結合され、前記複数の導電トレースと電気的に通信している処理デバイスと、
前記複数の導電トレースと電気的に通信しており、前記導電トレースのチャンネルを共有している第１のメモリモジュールおよび第２のメモリモジュールと、ここにおいて、前記第１のメモリモジュールは、前記第２のメモリモジュールに比べ、前記処理デバイスに物理的により近接している、
前記第１のメモリモジュールと前記第２のメモリモジュールとの間のエリアに物理的に配置された電子バンドギャップ（ＥＢＧ）構造と、
を備える、システム。
［Ｃ２］
前記第１のメモリモジュールが第１のデュアルインラインメモリモジュール（ＤＩＭＭ）を備え、前記第２のメモリモジュールが第２のＤＩＭＭを備える、Ｃ１に記載のシステム。
［Ｃ３］
前記複数の導電トレースが、マルチドロップバスとして構成される、Ｃ１に記載のシステム。
［Ｃ４］
前記プリント回路基板が、第１のグランドプレーンおよび第２のグランドプレーンを含み、さらに、ここにおいて、前記複数の導電トレースが、前記第１のグランドプレーンと前記第２のグランドプレーンとの間に配列される、Ｃ１に記載のシステム。
［Ｃ５］
前記ＥＢＧ構造が、前記第１のグランドプレーンにおける複数の長方形スロットを含む、Ｃ４に記載のシステム。
［Ｃ６］
前記ＥＢＧ構造が、前記第１のグランドプレーンにおける複数の正弦波形のスロットを含む、Ｃ４に記載のシステム。
［Ｃ７］
前記ＥＢＧ構造が、前記導電トレースの変化のある幅のセクションを含む、Ｃ１に記載のシステム。
［Ｃ８］
前記ＥＢＧ構造が、前記第１のメモリモジュールおよび前記第２のメモリモジュールの下部のエリアに物理的に配置される、Ｃ１に記載のシステム。
［Ｃ９］
前記ＥＢＧ構造が、前記プリント回路基板の種々の誘電体媒体を備える、Ｃ１に記載のシステム。
［Ｃ１０］
方法であって、
電気的な信号を、プリント回路基板上の処理デバイスから、複数の導電トレースと電気的に通信しておりかつ前記導電トレースのチャンネルを共有している第１のメモリモジュールおよび第２のメモリモジュールに伝播することと、ここにおいて、前記第１のメモリモジュールは、前記第２のメモリモジュールに比べ、前記処理デバイスに物理的により近接している、
前記第１のメモリモジュールと前記第２のメモリモジュールとの間のエリアに物理的に配置された電子バンドギャップ（ＥＢＧ）構造において前記電気的な信号の反射を減衰させることと、
を備える、方法。
［Ｃ１１］
反射を減衰させることが、
前記処理デバイスからの前記電気的な信号の基本周波数バンドにおいて減衰を提供すること
を備える、Ｃ１０に記載の方法。
［Ｃ１２］
前記複数の導電トレースが、マルチドロップバスとして配列される、Ｃ１０に記載の方法。
［Ｃ１３］
装置であって、
データを書き込むおよびデータを読み出すための手段と、前記読み出しおよび書き込み手段が、回路基板に結合される、
前記データを記憶するおよび前記読み出しおよび書き込み手段からのコマンドに応答して前記データにアクセスするための手段と、前記記憶およびアクセス手段が、前記回路基板に結合される、
電気的な信号を、共有チャンネル上で、前記読み出しおよび書き込み手段と前記記憶およびアクセス手段との間で伝播するための手段と、
前記伝播手段における反射を減衰させるための手段と、
を備える、装置。
［Ｃ１４］
データを読み出すおよびデータを書き込むための前記手段が、コンピュータプロセッサをそこに有するチップパッケージを備える、Ｃ１３に記載の装置。
［Ｃ１５］
前記データを記憶するおよび前記データにアクセスするための前記手段が、第１のデュアルインラインメモリモジュール（ＤＩＭＭ）および第２のＤＩＭＭを備える、Ｃ１３に記載の装置。
［Ｃ１６］
電気的な信号を伝播するための前記手段が、前記第１のＤＩＭＭ、第２のＤＩＭＭ、および読み出しおよび書き込み手段を電気的に結合するマルチドロップバスを含む、Ｃ１５に記載の装置。
［Ｃ１７］
反射を減衰させるための前記手段が、
前記回路基板のグランドプレーンにおける複数の長方形スロットを含む、電子バンドギャップ（ＥＢＧ）構造
を備える、Ｃ１３に記載の装置。
［Ｃ１８］
反射を減衰させるための前記手段が、
前記回路基板のグランドプレーンにおける複数の正弦波形のスロットを含む、電子バンドギャップ（ＥＢＧ）構造
を備える、Ｃ１３に記載の装置。
［Ｃ１９］
反射を減衰させるための前記手段が、
前記伝播手段の変化のある幅のセクションを含む、電子バンドギャップ（ＥＢＧ）構造
を備える、Ｃ１３に記載の装置。
［Ｃ２０］
反射を減衰させるための前記手段が、
前記回路基板の種々の誘電体媒体
を備える、Ｃ１３に記載の装置。
【国際調査報告】
2019525472.tif 000016
2019525472.tif 000017
2019525472.tif 000018