(57)【要約】一実施形態は、レシプロカル量子論理（ＲＱＬ）センスアンプシステムについて記載されている。システムは、入力で受け取ったセンス電流を増幅するように構成された入力段を含む。システムは、増幅されたセンス電流に応答して、かつクロック信号に基づいて、少なくとも１つの検出ジョセフソン接合（ＪＪ）をトリガリングして、単一磁束量子（ＳＦＱ）パルスを生成するように構成された検出段をも含む。システムは、少なくとも１つの出力ＪＪに基づいてＳＦＱパルスをＲＱＬセンスアンプシステムの出力に伝搬し、クロック信号に基づいて負のＳＦＱパルスを生成して、少なくとも１つの検出ＪＪおよび少なくとも１つの出力ＪＪをリセットするように構成されたジョセフソン伝送線（ＪＴＬ）段をさらに含む。
2019522864.tif 000002
【特許請求の範囲】
【請求項１】
レシプロカル量子論理（ＲＱＬ）センスアンプシステムであって、
入力で受け取られたセンス電流を増幅するように構成された入力段と、
増幅されたセンス電流に応答して、かつクロック信号に基づいて、少なくとも１つの検出ジョセフソン接合（ＪＪ）をトリガリングして、単一磁束量子（ＳＦＱ）パルスを生成するように構成された検出段と、
少なくとも１つの出力ＪＪに基づいてＳＦＱパルスをＲＱＬセンスアンプシステムの出力に伝搬し、クロック信号に基づいて負のＳＦＱパルスを生成して前記少なくとも１つの検出ＪＪおよび前記少なくとも１つの出力ＪＪをリセットするように構成されたジョセフソン伝送線（ＪＴＬ）段と、を備えるシステム。
【請求項２】
前記入力段は、入力トランスを含み、前記入力トランスは、
前記入力に接続され、かつ前記センス電流を加算ノードに伝搬するように構成された一次インダクタと、
前記一次インダクタに磁気的に結合され、かつ前記加算ノードに電気的に結合された二次インダクタと、を含み、前記二次インダクタは、前記センス電流に基づく誘導電流を伝搬して、前記誘導電流と前記センス電流とが前記加算ノードで合成されるようにするように構成されている、請求項１に記載のシステム。
【請求項３】
ＤＣバイアス信号に基づいて前記二次インダクタにバイアス電流を誘導して、前記増幅されたセンス電流の振幅に基づく前記検出段の閾値を設定するように構成されたバイアス段をさらに備える、請求項２に記載のシステム。
【請求項４】
前記バイアス段は、バイアストランスを含み、前記バイアストランスは、
バイアス信号を伝搬するように構成されたバイアス一次インダクタと、
前記バイアス一次インダクタに磁気的に結合され、かつ前記二次インダクタに電気的に結合されたバイアス二次インダクタと、を含み、前記バイアス二次インダクタは、前記バイアス信号の電流に基づく誘導バイアス電流を伝搬して、前記誘導バイアス電流が前記誘導電流に加えられるようにするように構成されている、請求項３に記載のシステム。
【請求項５】
前記バイアス段は、前記入力トランスの前記二次インダクタに磁気的に結合され、かつバイアス信号を伝搬するように構成されたバイアスインダクタを含み、前記二次インダクタが、前記センス電流および前記バイアス信号に基づく誘導電流を伝搬するように構成されている、請求項３に記載のシステム。
【請求項６】
前記入力段が、前記一次インダクタと前記加算ノードとを相互接続する抵抗を含む、請求項２に記載のシステム。
【請求項７】
前記ＪＴＬ段は、
前記検出段の出力に結合され、かつ前記少なくとも１つの出力ＪＪに基づいて前記ＳＦＱパルスを出力に伝搬するように構成された出力ＪＴＬと、
前記検出段の出力に結合され、かつ前記クロック信号に基づいて少なくとも１つのリセット段ＪＪにより負のＳＦＱパルスを生成して、前記少なくとも１つの検出ＪＪおよび前記少なくとも１つの出力ＪＪをリセットするように構成されたリセットＪＴＬと、を含む、請求項１に記載のシステム。
【請求項８】
前記出力ＪＴＬは、前記検出段の出力と前記ＲＱＬセンスアンプシステムの出力とを相互接続して、前記クロック信号の第１の極性に基づいて前記ＳＦＱパルスを伝搬し、前記リセットＪＴＬは、前記検出段の出力とグランドとを相互接続して、前記クロック信号の第２の極性に基づいて負のＳＦＱパルスを生成する、請求項７に記載のシステム。
【請求項９】
前記クロック信号は、同相成分と直交位相成分とを含む直交クロック信号であり、前記検出段は、前記同相成分に基づいて前記少なくとも１つの検出ＪＪをバイアスするように構成された第１のクロックトランスを含み、前記リセットＪＴＬは、前記同相成分に基づいて前記少なくとも１つのリセットＪＪをバイアスするように構成された第２のクロックトランスを含み、前記出力ＪＴＬは、前記直交位相成分に基づいて前記少なくとも１つの出力ＪＪをバイアスするように構成された第３のクロックトランスを含む、請求項７に記載のシステム。
【請求項１０】
ＲＱＬセンスアンプシステムを備えるメモリシステムであって、
前記ＲＱＬセンスアンプシステムの入力が結合されるビット線に沿って供給されるバイアス電流を生成するように構成されたバイアスポンプと、
前記ビット線に沿った列に配置された複数のメモリセルと、をさらに備え、前記複数のメモリセルの各々は、個々の複数のワード線の１つに供給されたワード線電流によってアドレス指定されて、第１の論理状態を格納していることに応答してセンス電流を生成し、第２の論理状態を格納していることに応答して前記ビット線上に前記センス電流を生成しない、メモリシステム。
【請求項１１】
前記複数のメモリセルは、個々の複数のビット線に沿って配列された複数の列と、個々の複数のワード線に沿って配列された複数の行とを含むアレイに配置され、前記メモリシステムは、個々の複数の列に関連する複数のＲＱＬセンスアンプを含み、前記複数のＲＱＬセンスアンプの各々は、前記複数のビット線の個々の１つに結合された入力を含む、請求項１０に記載のメモリシステム。
【請求項１２】
レシプロカル量子論理（ＲＱＬ）メモリシステムにおいてメモリセルを読み出すための方法であって、
ビット線からセンス電流を受け取るステップと、前記センス電流は、前記ビット線に配置されたメモリセルに関連する第１の論理状態に対応しており、
入力トランスによりセンス電流を増幅して、増幅されたセンス電流を供給するステップと、
クロック信号を供給して、前記増幅されたセンス電流に応答して少なくとも１つの検出ジョセフソン接合（ＪＪ）をトリガリングして、単一磁束量子（ＳＦＱ）パルスを生成するステップと、
前記クロック信号を供給して、出力ジョセフソン伝送線（ＪＴＬ）に関連する少なくとも１つの出力ＪＪをトリガリングして、前記第１の論理状態を示すようにＲＱＬセンスアンプシステムの出力にＳＦＱパルスを伝搬するステップと、
前記クロック信号を供給して、リセットＪＴＬに関連する少なくとも１つのリセットＪＪをアンチトリガリングして、負のＳＦＱパルスを生成して、前記少なくとも１つの検出ＪＪおよび前記少なくとも１つの出力ＪＪをリセットするステップと、を含む方法。
【請求項１３】
前記センス電流を増幅することは、前記ビット線に結合された一次インダクタにより供給されるセンス電流と、前記一次インダクタに磁気的に結合された二次インダクタにより生成された誘導センス電流とを加えて、前記センス電流と前記誘導センス電流との和である前記増幅されたセンス電流を生成することを含む、請求項１２に記載の方法。
【請求項１４】
バイアス信号を供給して、前記増幅されたセンス電流に応答する前記少なくとも１つの検出ＪＪのトリガリングの閾値を設定するステップをさらに含む、請求項１２に記載の方法。
【請求項１５】
前記クロック信号は、同相成分および直交位相成分を含む直交クロック信号であり、前記クロック信号を供給して前記少なくとも１つの検出ＪＪをトリガリングすることは、前記同相成分を供給して前記少なくとも１つの検出ＪＪをトリガリングすることを含み、前記クロック信号を供給して前記少なくとも１つの出力ＪＪをトリガリングすることは、前記直交位相成分を供給して前記少なくとも１つの出力ＪＪをトリガリングすることを含む、請求項１２に記載の方法。
【請求項１６】
前記クロック信号を供給して前記少なくとも１つのリセットＪＪをアンチトリガリングすることは、第２の極性の前記同相成分を供給して、リセットＪＪがインダクタを介してグランドに短絡されていることに基づいて前記少なくとも１つのリセットＪＪをアンチトリガリングすることを含む、請求項１５に記載の方法。
【請求項１７】
前記メモリセルに関連するワード線上にワード線電流を供給するステップと、
前記メモリセルに関連するビット線上にビット線電流を供給するステップと、を含み、前記メモリセルは、前記ワード線電流および前記ビット線電流によってアドレス指定されて、前記第１の論理状態を格納していることに応答して前記センス電流を生成する、請求項１２に記載の方法。
【請求項１８】
複数の行及び複数の列のアレイに配置された複数のメモリセルを含むメモリシステムであって、前記複数の列の各々は、
個々の１つの列に関連するビット線に沿って供給されるバイアス電流を生成するように構成されたバイアスポンプと、
個々のビット線に沿って配置された複数のメモリセルと、前記複数のメモリセルの各々は、個々の複数のワード線の１つに供給されるワード線電流によってアドレス指定されて、第１の論理状態を格納していることに応答してセンス電流を生成し、第２の論理状態を格納していることに応答して前記ビット線上に前記センス電流を生成せず、
レシプロカル量子論理（ＲＱＬ）センスアンプシステムと、を備え、ＲＱＬセンスアンプシステムは、
センス電流を増幅するように構成され、かつ前記バイアスポンプによって生成されたバイアス電流を前記ビット線に導くための抵抗を含む入力段と、
増幅されたセンス電流に応答して、かつクロック信号に基づいて、少なくとも１つの検出ジョセフソン接合（ＪＪ）をトリガリングして、単一磁束量子（ＳＦＱ）パルスを生成するように構成された検出段と、
少なくとも１つの出力ＪＪに基づいて前記ＳＦＱパルスを前記ＲＱＬセンスアンプシステムの出力に伝搬し、前記クロック信号に基づいて負のＳＦＱパルスを生成して前記少なくとも１つの検出ＪＪおよび前記少なくとも１つの出力ＪＪをリセットするように構成されたジョセフソン伝送線（ＪＴＬ）段と、を含む、メモリシステム。
【請求項１９】
前記入力段は、入力トランスを含み、前記入力トランスは、
前記ビット線に結合され、かつ前記センス電流を前記抵抗を介して加算ノードに伝搬するように構成された一次インダクタと、
前記一次インダクタに磁気的に結合され、かつ前記加算ノードに電気的に結合された二次インダクタと、を含み、前記二次インダクタは、前記センス電流に基づく誘導電流を伝搬して、前記誘導電流と前記センス電流とが前記加算ノードで合成されるようにするように構成されている、請求項１８に記載のシステム。
【請求項２０】
前記クロック信号は、同相成分と直交位相成分とを含む直交クロック信号であり、前記検出段は、前記増幅されたセンス電流に応答して、かつ第１の極性の同相成分に基づいて少なくとも１つの検出ＪＪをトリガリングして前記ＳＦＱパルスを生成するように構成され、前記ＪＴＬ段は、
前記検出段の出力に結合され、かつ第１の極性の直交位相成分において前記少なくとも１つの出力ＪＪに基づいて前記ＳＦＱパルスを出力に伝搬するように構成された出力ＪＴＬと、
前記検出段の出力に結合されたリセットＪＴＬと、を含み、前記リセットＪＴＬは、第２の極性の同相成分において少なくとも１つのリセット段ＪＪにより負のＳＦＱパルスを生成して、クロック信号に基づいて前記少なくとも１つの検出ＪＪおよび前記少なくとも１つの出力ＪＪをリセットするように構成されている、請求項１８に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、量子古典的デジタル超電導回路、特にレシプロカル量子論理（ＲＱＬ）センスアンプに関する。
【背景技術】
【０００２】
超電導デジタル技術は、前例のない高速、低電力消費、および低動作温度の利点をもたらすコンピューティングおよび／または通信リソースを提供している。何十年もの間、超電導デジタル技術では、論理回路に関連して十分な容量と速度を備えたランダムアクセスメモリ（ＲＡＭ）が欠けていた。これは、電気通信および信号インテリジェンスにおける超電導技術の現在の応用のための工業化にとって大きな障害となっており、特にハイエンドおよび量子コンピューティングを険しいものとし得る。これまで超電導メモリで検討された全てのコンセプトは、超電導誘導ループ内の磁束量子の量子化に基づいている。このようなメモリは、充分な歩留りを有するファウンドリプロセスで高速レジスタファイルに容易に適合させることができるが、基本的に誘導ループのサイズによって制限されるので、相補型金属酸化膜半導体（ＣＭＯＳ）の集積密度を達成することができない。メモリコアがＣＭＯＳ技術を実施し、ビット線検出がジョセフソンデバイスで行われる１つのハイブリッドメモリソリューションが提案されている。しかしながら、このような構成は、標準的なＣＭＯＳよりも名目上高い性能のみが得られるだけであり、極低温環境では比較的高い電力損失が生じる。
【発明の概要】
【０００３】
一実施形態は、レシプロカル量子論理（ＲＱＬ）センスアンプシステムについて記載されている。システムは、入力で受け取られたセンス電流を増幅するように構成された入力段を含む。システムは、増幅されたセンス電流に応答して、かつクロック信号に基づいて、少なくとも１つの検出ジョセフソン接合（ＪＪ）をトリガリングして、単一磁束量子（ＳＦＱ）パルスを生成するように構成された検出段をも含む。システムは、少なくとも１つの出力ＪＪに基づいてＳＦＱパルスをＲＱＬセンスアンプシステムの出力に伝搬し、クロック信号に基づいて負のＳＦＱパルスを生成して少なくとも１つの検出ＪＪおよび少なくとも１つの出力ＪＪをリセットするように構成されたジョセフソン伝送線（ＪＴＬ）段をさらに含む。
【０００４】
別の実施形態は、レシプロカル量子論理（ＲＱＬ）メモリシステムにおいてメモリセルを読み出すための方法を含む。方法は、ビット線からセンス電流を受け取るステップを含み、センス電流は、ビット線に配置されたメモリセルに関連する第１の論理状態に対応している。方法は、入力トランスによりセンス電流を増幅して、増幅されたセンス電流を供給するステップをも含む。方法は、クロック信号を供給して、増幅されたセンス電流に応答して少なくとも１つの検出ＪＪをトリガリングして、ＳＦＱパルスを生成するステップをも含む。方法は、クロック信号を供給して、出力ジョセフソンＪＴＬに関連する少なくとも１つの出力ＪＪをトリガリングして、第１の論理状態を示すようにＲＱＬセンスアンプシステムの出力にＳＦＱパルスを伝搬するステップをも含む。方法は、クロック信号を供給して、リセットＪＴＬに関連する少なくとも１つのリセットＪＪをアンチトリガリングして、負のＳＦＱパルスを生成して、少なくとも１つの検出ＪＪおよび少なくとも１つの出力ＪＪをリセットするステップをさらに含む。
【０００５】
別の実施形態は、複数の行及び複数の列のアレイに配置された複数のメモリセルを含むメモリシステムを含む。複数の列の各々は、個々の１つの列に関連するビット線に沿って供給されるバイアス電流を生成するように構成されたバイアスポンプを含む。複数の列の各々は、個々のビット線に沿って配置された複数のメモリセルをも含み、複数のメモリセルの各々は、個々の複数のワード線の１つに供給されるワード線電流によってアドレス指定されて、第１の論理状態を格納していることに応答してセンス電流を生成し、第２の論理状態を格納していることに応答してビット線上にセンス電流を生成しない。複数の列の各々は、レシプロカル量子論理（ＲＱＬ）センスアンプシステムをも含む。ＲＱＬセンスアンプシステムは、センス電流を増幅するように構成され、かつバイアスポンプによって生成されたバイアス電流をビット線に導くための抵抗を含む入力段を含む。ＲＱＬセンスアンプシステムは、増幅されたセンス電流に応答して、かつクロック信号に基づいて、少なくとも１つの検出ＪＪをトリガリングして、ＳＦＱパルスを生成するように構成された検出段をも含む。ＲＱＬセンスアンプシステムは、少なくとも１つの出力ＪＪに基づいてＳＦＱパルスをＲＱＬセンスアンプシステムの出力に伝搬し、クロック信号に基づいて負のＳＦＱパルスを生成して少なくとも１つの検出ＪＪおよび少なくとも１つの出力ＪＪをリセットするように構成されたＪＴＬ段をさらに含む。
【図面の簡単な説明】
【０００６】
【図１】一例のメモリシステムを示す図である。
【図２】一例のタイミング図を示す図である。
【図３】一例のＲＱＬセンスアンプ回路を示す図である。
【図４】例示的なＲＱＬセンスアンプ回路を示す図である。
【図５】別の例示的なＲＱＬセンスアンプ回路を示す図である。
【図６】さらに別の例示的なＲＱＬセンスアンプ回路を示す図である。
【図７】さらに別の例示的なＲＱＬセンスアンプ回路を示す図である。
【図８】別の例のメモリシステムを示す図である。
【図９】一例のメモリシステム内の論理状態を読み出す方法を示す図である。
【発明を実施するための形態】
【０００７】
本発明は、一般的に、量子古典的デジタル超電導回路、特にレシプロカル量子論理（ＲＱＬ）センスアンプに関する。ＲＱＬセンスアンプシステムは、アドレス指定されたメモリセルの論理状態を読み出すためのメモリシステム（例えば、量子コンピューティングメモリシステム）において実施することができる。一例として、ＲＱＬセンスアンプシステムは、メモリセルの列のビット線に結合することができ、第１の論理状態を格納しているメモリセルの任意の１つがアドレス指定されたことに応答してセンス電流を生成し、ＲＱＬセンスアンプシステムは、センス電流を受け取り、センス電流を古典または量子コンピュータシステムにおける単一磁束量子（ＳＦＱ）パルス（例えば、フラクソン）および対応する負のＳＦＱパルスに変換することができる。
【０００８】
ＲＱＬセンスアンプシステムは、センス電流を増幅することができる入力段を含む。一例として、センス電流は、入力トランスの一次インダクタを介して供給されて、誘導センス電流が生成され、センス電流と誘導センス電流は加算ノードで合成されて増幅されたセンス電流が生成される。増幅されたセンス電流は、検出段に供給され、検出段は、増幅されたセンス電流に応答して、クロック信号に基づいて少なくとも１つの検出ジョセフソン接合をトリガリングするように構成されている。クロック信号は、同相成分と直交位相成分とを含むような直交クロック信号とすることができる。従って、検出段は、同相成分に基づいて（例えば、第１の極性で）ＳＦＱパルスを供給することができる。ＳＦＱパルスは、ＪＴＬ段の出力ジョセフソン伝送線路（ＪＴＬ）に供給され、ＳＦＱパルスは、（例えば、クロック信号の直交位相成分により）ＲＱＬセンスアンプシステムの出力に伝搬される。さらに、ＪＴＬ段は、（例えば、クロック信号の同相成分により）負のＳＦＱパルスを生成して、検出段および出力ＪＴＬに関連するジョセフソン接合をリセットするように構成されたリセットＪＴＬを含む。
【０００９】
図１は、一例のメモリシステム１０を示す。メモリシステム１０は、任意の各種の量子コンピュータシステムおよび／または古典的コンピュータシステムで実施することができる。一例として、メモリシステム１０は、ヒステリシス磁気ジョセフソン接合（例えば、代理人整理番号ＮＧ（ＥＳ）−０２４５１６、米国特許出願番号第１４／８５４，９９４号に記載されているか、または米国特許出願番号第８，２７０，２０９号（これらの両方は、その全体が参照として本明細書に組み込まれる）に記載されているような位相ヒステリシス磁気ジョセフソン接合）を実施する任意の各種のメモリシステムに対応することができる。従って、図１の例では、メモリシステム１０は、一列のＮ個（Ｎは正の整数である）のメモルセル１４を通過するビット線上のインダクタＬＢＬを介して供給されるビット線電流ＩＢＬを生成するように構成されたバイアスポンプ１２を含む。一例として、メモリセル１４の列は、複数の列のうちの１つの列とすることができ、メモリセル１４は、行および列に配置されたメモリセル１４のアレイの一部とすることができる。例えば、バイアスポンプ１２は、ビット線電流ＩＢＬを供給するための磁束シャトルループ電流源として構成することができ、かつメモリセル１４のアレイにおける複数のバイアスポンプ１２のうちの１つとすることができ、バイアスポンプ１２の各々はアレイの任意の列に関連付けることができる。
【００１０】
図１の例では、「セル１」として示された１つのメモリセル１４は、関連するメモリ状態の読み出しのためにアドレス指定される。各メモリセル１４には、関連するメモリ状態（例えば、二値状態）を読み出すために、ビット線電流ＩＢＬとともにワード線電流ＩＷＬが供給される。図１の例では、個々のメモリセル１４は、第１の論理状態を記憶している。個々のメモリセル１４は、第１の論理状態（例えば、論理１状態）を記憶しているため、ワード線電流ＩＷＬおよびビット線電流ＩＢＬによってアドレスされることに応答して、個々のメモリセル１４は、第１の論理状態を示すセンス電流ＩＳＮＳを供給する。代替的に、個々のメモリセル１４が第２の論理状態（例えば、論理０状態）を記憶していた場合、ワード線電流ＩＷＬおよびビット線電流ＩＢＬによってアドレスされることに応答して、個々のメモリセル１４は、第２の論理状態を示すセンス電流ＩＳＮＳを供給し得る。
【００１１】
センス電流ＩＳＮＳは、個々のメモリセル１４から離れてビット線上を両方向に流れるものとして示されている。メモリセル１４からバイアスポンプ１２に向かって正の電流ＩＳＮＳが流れ、メモリセル１４からビット列の終端１５に向かって負の電流−ＩＳＮＳが流れる。インダクタＬＢＬは、センス電流ＩＳＮＳがバイアスポンプ１２に流入することを実質的に防止するように構成される。メモリシステム１０はまた、ビット線に結合され、かつセンス電流ＩＳＮＳを受け取るように構成されたＲＱＬセンスアンプシステム１６を含む。ＲＱＬセンスアンプシステム１６は、センス電流ＩＳＮＳを図１の例で出力信号ＳＦＱとして示される単一磁束量子（ＳＦＱ）パルス（例えば、フラクソン）に変換するように構成される。例えば、センス電流ＩＳＮＳは非常に小さい振幅（例えば、約１０〜４０μＡ）を有し、かつ非常に小さな時間枠（例えば、２０ピコ秒未満）で供給することができる。従って、ＲＱＬセンスアンプシステム１６は、センス電流ＩＳＮＳとして個々のメモリセル１４から読み出される第１の論理状態を検出し、関連するコンピュータシステムで使用するためにセンス電流ＩＳＮＳをデータ信号に変換するように構成される。
【００１２】
ＲＱＬセンスアンプシステム１６は、センス電流ＩＳＮＳを受け取り、センス電流ＩＳＮＳを増幅するように構成された入力段１８を含む。一例として、入力段１８は入力トランスを含むことができ、センス電流ＩＳＮＳが入力トランスの一次インダクタを介して供給されて誘導電流ＩＳＮＳが生成され、センス電流ＩＳＮＳおよび誘導センス電流が加算ノードで合成されて加算されたセンス電流が生成される。ＲＱＬセンスアンプシステム１６はまた、少なくとも１つの検出ジョセフソン接合を含む検出段２０を含む。増幅されたセンス電流は、検出段２０に供給され、クロック信号ＣＬＫに基づき増幅されたセンス電流に応答して少なくとも１つの検出ジョセフソン接合がトリガリングされる。一例として、クロック信号ＣＬＫは、同相成分および直交位相成分を含むような直交クロック信号とすることができる。検出段２０は、例えば、同相成分の第１の極性で（例えば、第１の極性で）少なくとも１つの検出ジョセフソン接合をトリガリングして、ＳＦＱパルスを生成することができる。
【００１３】
図２は、一例のタイミング図５０を示す。タイミング図５０は、クロック信号ＣＬＫを直交クロック信号として示している。従って、クロック信号ＣＬＫは、凡例５２に示すように、同相成分ＣＬＫＩおよび直交位相成分ＣＬＫＱを含む。同相成分ＣＬＫＩおよび直交位相成分ＣＬＫＱの各々は、ゼロが中心の振幅を有する。従って、同相成分ＣＬＫＩは、時間ｔ１においてピークを示す正の極性と、時間ｔ３においてピークを示す負の極性とを有する。同様に、直交位相成分ＣＬＫＱは、時間ｔ２においてピークを示す正の極性と、時間ｔ４においてピークを示す負の極性とを有する。従って、同相成分ＣＬＫＩ及び直交位相成分ＣＬＫＱは、ＲＱＬセンスアンプシステム１６に対して実施することができるように、クロック信号ＣＬＫに集合的に対応することができる。
【００１４】
図１の例に戻って参照すると、ＲＱＬセンスアンプシステム１６は、出力ＪＴＬ２４およびリセットＪＴＬ２６を含むジョセフソン伝送線（ＪＴＬ）段２２をも含む。検出段２０によって生成されたＳＦＱパルスは、クロック信号ＣＬＫに基づいて、出力ＪＴＬ２４およびリセットＪＴＬ２６に伝搬することができる。一例として、ＳＦＱパルスは、（例えば、クロック信号ＣＬＫの直交位相成分により）出力ＪＴＬ２４を介して出力に伝搬し、出力信号ＳＦＱとして提供される。さらに、リセットＪＴＬ２６は、（例えば、クロック信号ＣＬＫの同相成分により）負のＳＦＱパルスを生成して、検出段２０および出力ＪＴＬ２４に関連するジョセフソン接合をリセットするように構成することができる。従って、ＲＱＬセンスアンプシステム１６は、各メモリセル１４から読み出される第１の論理状態をセンス電流ＩＳＮＳとして検出し、関連するコンピュータシステムでの使用のためにセンス電流ＩＳＮＳを出力信号ＳＦＱに変換することができる。
【００１５】
さらに、ＲＱＬセンスアンプシステム１６は、検出段２０によりセンス電流ＩＳＮＳを検出することに関して調整可能な閾値を有することができる。図１の例では、ＲＱＬセンスアンプシステム１６は、増幅されたセンス電流を検出することに関して検出段２０の閾値を設定または調整するように構成されたバイアス段２８を含む。例えば、バイアス段２８は、ＤＣバイアス信号ＢＩＡＳに基づいて入力段１８のトランスと相互作用するトランスを含むことができる。例えば、バイアス信号ＢＩＡＳは、入力段１８の入力トランスの二次インダクタを介して供給される電流を誘導するか、または入力段１８の入力トランスの二次インダクタに付加的な電流量を誘導することができる。従って、バイアス段２８は、検出段２０内の少なくとも１つの検出ジョセフソン接合の閾値を調整して、増幅されたセンス電流の振幅を調整することができる。
【００１６】
図３は、一例のＲＱＬセンスアンプ回路１００を示す。ＲＱＬセンスアンプシステム１００は、図１の例におけるＲＱＬセンスアンプシステム１６に対応している。従って、図３の例の以下の説明において、図１の例が参照される。
【００１７】
ＲＱＬセンスアンプシステム１００は、ビット線からセンス電流ＩＳＮＳを受け取り、加算ノード１０４においてセンス電流ＩＳＮＳを増幅するように構成された入力段１０２を含む。図３の例では、入力段１０２は、一次インダクタＬＰＩおよび二次インダクタＬＳＩを含む入力トランス１０６を含む。センス電流ＩＳＮＳは、一次インダクタＬＰＩを介して供給されて、誘導センス電流ＩＳＮＳ２が生成される。センス電流ＩＳＮＳは、抵抗ＲＩを介して加算ノード１０４に供給され、加算ノード１０４において誘導センス電流ＩＳＮＳ２と合成されて、増幅されたセンス電流ＩＳＵＭが生成される。抵抗ＲＩは、センス電流ＩＳＮＳを加算ノード１０４に供給し、ビット線電流ＩＢＬに対する入力回路１０２の入力インピーダンスを提供するように構成されており、ビット線電流ＩＢＬは、加算ノード１０４から離れるように、かつメモリシステム１０のビット線に向かってステアリングされる。
【００１８】
ＲＱＬセンスアンプシステム１００は、加算ノード１０４における増幅されたセンス電流の振幅を補正するように構成されたバイアス段１０８をも含む。バイアス段１０８は、入力トランス１０６と相互作用するバイアストランス１１０を含む。図３の例では、バイアストランス１１０は、一次インダクタＬＰＢおよび二次インダクタＬＳＢを含む。一次インダクタＬＰＢは、ＤＣバイアス信号ＢＩＡＳを受け取り、二次インダクタＬＳＢは、誘導バイアス電流ＩＢ２を生成する。図３の例では、二次インダクタＬＳＢは二次インダクタＬＳＩと直列に配置されている。従って、バイアス電流ＩＢ２は、誘導センス電流ＩＳＮＳ２の振幅、ひいては増幅されたセンス電流ＩＳＵＭの振幅を増加させるように、誘導センス電流ＩＳＮＳ２に対して相加的とすることができる。図３の例は、二次インダクタＬＳＩに対する二次インダクタＬＳＢの直列配置を示しているが、他の配置も可能である。例えば、バイアストランス１１０の一次インダクタＬＰＢが入力トランス１０６の二次インダクタＬＳＩと直接に磁気的に結合されて、誘導センス電流ＩＳＮＳ２の相加効果を提供して、増幅されたセンス電流ＩＳＵＭの振幅を増加させることができる。
【００１９】
ＲＱＬセンスアンプシステム１００は、ＪＴＬと実質的に類似して配置される検出段１１２をも含む。図３の例において、検出段１１２は、クロック信号の同相成分ＣＬＫＩに基づいてバイアス電流ＩＣＬＫ１を検出段１１２に印加するように構成された第１のクロックトランス１１４を含む。検出段１１２は、加算ノード１０４に結合された第１のジョセフソン接合ＪＪ１と、第１のインダクタＬ１および第２のインダクタＬ２とを含み、第１のインダクタＬ１と第２のインダクタＬ２との間にバイアス電流ＩＣＬＫ１が供給される。検出段１１２は、第２のインダクタＬ２の相互接続に結合された第２のジョセフソン接合ＪＪ２と、検出段１１２の出力におけるノード１１６に結合された第３のインダクタＬ３とをも含む。従って、増幅されたセンス電流ＩＳＵＭに応答し、かつ同相成分ＣＬＫＩに基づいて、検出段１１２は、第１および第２のジョセフソン接合ＪＪ１およびＪＪ２の順次トリガリングに基づいてＳＦＱパルスを生成するように構成される。例えば、同相成分ＣＬＫＩの正の極性において、バイアス電流ＩＣＬＫ１は、第１および第２のジョセフソン接合ＪＪ１およびＪＪ２の活性化バイアスを供給して、増幅されたセンス電流ＩＳＵＭが第１のジョセフソン接合ＪＪ１の閾値を克服するのに十分となって、第１のジョセフソン接合ＪＪ１をトリガリングし、引き続き第２のジョセフソン接合ＪＪ２をトリガリングする。従って、検出段１１２は、同相成分ＣＬＫＩの正の極性において、増幅されたセンス電流ＩＳＵＭに応答してＳＦＱパルスを供給する。
【００２０】
ＲＱＬセンスアンプシステム１００は、ノード１１６にそれぞれ結合された出力ＪＴＬ１１８およびリセットＪＴＬ１２０をも含む。出力ＪＴＬ１１８およびリセットＪＴＬ１２０は、図１の例におけるＪＴＬ段２２に集合的に対応している。出力ＪＴＬ１１８は、クロック信号の直交位相成分ＣＬＫＱに基づいて出力ＪＴＬ１１８にバイアス電流ＩＣＬＫ２を印加するように構成された第２のクロックトランス１２２を含む。出力ＪＴＬ１１８は、第４のインダクタＬ４と第５のインダクタＬ５の相互接続に結合された第３のジョセフソン接合ＪＪ３と、第６のインダクタＬ６とを含む。バイアス電流ＩＣＬＫ２は、第５のインダクタＬ５と第６のインダクタＬ６との間に供給される。出力ＪＴＬ１１８は、出力ＪＴＬ１１８の出力１２４に結合された第４のジョセフソン接合ＪＪ４をも含む。従って、検出段１１２において生成されたＳＦＱパルスに応答して、かつ直交位相成分ＣＬＫＱに基づいて、出力ＪＴＬ１１８は、第３および第４のジョセフソン接合ＪＪ３およびＪＪ４の順次トリガリングに基づいてＳＦＱパルスを出力１２４に伝搬するように構成されている。例えば、直交位相成分ＣＬＫＱの正の極性において、バイアス電流ＩＣＬＫ２は、第３および第４のジョセフソン接合ＪＪ３およびＪＪ４の活性化バイアスを供給して、ＳＦＱパルスは、第３のジョセフソン接合ＪＪ３の閾値を克服するのに十分となって、第３のジョセフソン接合ＪＪ３をトリガリングし、引き続き第４のジョセフソン接合ＪＪ４をトリガリングする。従って、出力ＪＴＬ１１８は、検出段１１２において生成されたＳＦＱパルスに応答して直交位相成分ＣＬＫＱの正の極性において、ＳＦＱパルスを出力信号ＳＦＱとして出力１２４に伝搬する。
【００２１】
リセットＪＴＬ１２０は、クロック信号の同相成分ＣＬＫＩに基づいてバイアス電流ＩＣＬＫ３をリセットＪＴＬ１２０に印加するように構成された第３のクロックトランス１２６を含む。リセットＪＴＬ１２０は、第７のインダクタＬ７と第８のインダクタＬ８の相互接続に結合された第５のジョセフソン接合ＪＪ５と、第９のインダクタＬ９とを含む。バイアス電流ＩＣＬＫ３は、第８のインダクタＬ８と第９のインダクタＬ９との間に供給される。リセットＪＴＬ１２０は、第９のインダクタＬ９と接地された第１０のインダクタＬ１０とを相互接続する第６のジョセフソン接合ＪＪ６をも含む。従って、検出段１１２で生成されたＳＦＱパルスに応答して、かつ同相成分ＣＬＫＩに基づいて、リセットＪＴＬ１２０は、同相成分ＣＬＫＩの正の極性における第５および第６のジョセフソン接合ＪＪ５およびＪＪ６の順次トリガリングに基づいてＳＦＱパルスをグランドに伝搬するように構成されている。さらに、第１０のインダクタＬ１０のグランド接続に基づいて、同相成分ＣＬＫＩの負の極性の間、第５および第６のジョセフソン接合ＪＪ５およびＪＪ６は、グランドからノード１１６に伝搬する負のＳＦＱパルス（例えば、反フラクソン（ａｎｔｉ−ｆｌｕｘｏｎ））を生成することができる。従って、負のＳＦＱパルスは、第５および第６のジョセフソン接合ＪＪ５およびＪＪ６をリセットして検出段１１２に伝搬し、同様に第１および第２のジョセフソン接合ＪＪ１およびＪＪ２をリセットする。負のＳＦＱパルスはまた、出力ＪＴＬ段１１８に伝搬して、第３および第４のジョセフソン接合ＪＪ３およびＪＪ４を例えば直交位相成分ＣＬＫＱの負の極性でリセットし、出力１２４において、例えば、出力信号ＳＦＱが関連するＲＱＬ回路で使用するためのフラクソン／反フラクソンのペアとして提供されるように、供給される。
【００２２】
ＲＱＬセンスアンプシステム１００の順次動作は、図４〜図７の例でより詳細に示される。図４〜図７は、クロック信号ＣＬＫの各々異なる位相における図３の例のＲＱＬセンスアンプシステム１００の例示的な図を示す。本明細書でより詳細に説明するように、図４は、同相成分ＣＬＫＩの第１の位相におけるＲＱＬセンスアンプシステム１００の例示的な図１５０を示し、図５は、直交位相成分ＣＬＫＱの第１の位相におけるＲＱＬセンスアンプシステム１００の例示的な図１５２を示す。同様に、図６は、同相成分ＣＬＫＩの第２の位相におけるＲＱＬセンスアンプシステム１００の例示的な図１５４を示し、図７は、直交位相成分ＣＬＫＱの第２の位相におけるＲＱＬセンスアンプシステム１００の例示的な図１５６を示す。図４〜図７の例では、明確さと簡潔さのために、バイアス段１１０と、トランス１１４、１２２、および１２６のグランド接続とが省略されている。
【００２３】
図４の例では、センス電流ＩＳＮＳは、一次インダクタＬＰＩを介して供給されて、誘導センス電流ＩＳＮＳ２が生成される。センス電流ＩＳＮＳは、抵抗ＲＩを介して加算ノード１０４に供給され、加算ノード１０４において誘導センス電流ＩＳＮＳ２と合成され、増幅されたセンス電流ＩＳＵＭが生成される。増幅されたセンス電流ＩＳＵＭに応答して、時間ｔ１における同相成分ＣＬＫＩの正の極性のバイアス電流ＩＣＬＫ１に基づいて、検出段１１２は、第１および第２のジョセフソン接合ＪＪ１およびＪＪ２の順次トリガリングに基づいてノード１１６においてＳＦＱパルス１６０を生成する。ＳＦＱパルス１６０は、矢印１６２によって示されるように、出力ＪＴＬ１１８の第４のインダクタＬ４およびリセットＪＴＬ１２０の第７のインダクタＬ７に伝搬する。従って、時間ｔ１においてバイアストランス１２６により生成されるバイアス電流ＩＣＬＫ３に基づいて、ＳＦＱパルス１６０がリセットＪＴＬ１２０を介してグランドに伝搬する。
【００２４】
図５の例では、時間ｔ２において、ＳＦＱパルス１６０が出力１２４に伝搬される。時間ｔ２において、クロック信号の直交位相成分ＣＬＫＱは正の極性（例えば、ピーク）にあり、バイアス電流ＩＣＬＫ２を供給する。従って、直交位相成分ＣＬＫＱの正の極性において、バイアス電流ＩＣＬＫ２は、第３及び第４のジョセフソン接合ＪＪ３及びＪＪ４の活性化バイアスを供給し、ＳＦＱパルス１６０は、第３のジョセフソン接合ＪＪ３の閾値を克服するに十分となって、第３のジョセフソン接合ＪＪ３をトリガリングし、引き続き第４のジョセフソン接合ＪＪ４をトリガリングする。従って、時間ｔ１において検出段１１２で生成されたＳＦＱパルス１６０に応答して、直交位相成分ＣＬＫＱに基づいて、出力ＪＴＬ１１８は、第３および第４のジョセフソン接合ＪＪ３およびＪＪ４の順次トリガリングに基づいてＳＦＱパルス１６０を出力１２４に伝搬するように構成される。
【００２５】
図６の例では、時間ｔ３において、リセットＪＴＬ段１２０によって負のＳＦＱパルス１６４が生成される。時間ｔ３において、クロック信号の同相成分ＣＬＫＩは負の極性（例えば、谷）にあり、これにより、インダクタＬ８およびＬ９間のノード１６６から電流を供給する極性でバイアス電流ＩＣＬＫ３が供給される。このように、第１０のインダクタＬ１０が接地されているので、同相成分ＣＬＫＩの負の極性において、バイアス電流ＩＣＬＫ３が第６及び第５のジョセフソン接合ＪＪ６、ＪＪ５のリセット活性化バイアスを供給して、負のＳＦＱパルス（例えば、反フラクソン）１６４が生成される。従って、負のＳＦＱパルス１６４は、第５および第６のジョセフソン接合ＪＪ５およびＪＪ６をリセットする。負のＳＦＱパルス１６４は、矢印１６８によって示されるように、検出段１１２および出力ＪＴＬ１１８に伝搬する。従って、負のＳＦＱパルス１６４は、検出段１１２にも伝搬し、時間ｔ１おけるバイアス電流ＩＣＬＫ１に対して反対の極性を同様に有するバイアス電流ＩＣＬＫ１に基づいて時間ｔ３で第１および第２のジョセフソン接合ＪＪ１およびＪＪ２を同様にリセットする。
【００２６】
図７の例では、時間ｔ４において、負のＳＦＱパルス１６４が出力１２４に伝搬される。時間ｔ４において、クロック信号の直交位相成分ＣＬＫＱは負の極性（例えば、谷）であり、時間ｔ２の時のバイアス電流ＩＣＬＫ２の極性とは反対の極性でバイアス電流ＩＣＬＫ２が供給される。従って、直交位相成分ＣＬＫＱの負の極性では、バイアス電流ＩＣＬＫ２は、第３および第４のジョセフソン接合ＪＪ３およびＪＪ４のリセット活性化バイアスを供給し、負のＳＦＱパルス１６４およびバイアス電流ＩＣＬＫ２は、第３および第４のジョセフソン接合ＪＪ３およびＪＪ４を順次リセット（例えば、アンチトリガリングする（ａｎｔｉ−ｔｒｉｇｇｅｒ））するのに十分となる。従って、時間ｔ３においてリセット段１２０で生成された負のＳＦＱパルス１６４に応答して、直交位相成分ＣＬＫＱに基づいて、出力ＪＴＬ１１８は、第３および第４のジョセフソン接合ＪＪ３およびＪＪ４の順次リセットに基づいて負のＳＦＱパルス１６４を出力１２４に伝搬するように構成されている。従って、負のＳＦＱパルス１６４は、半クロック周期後に出力１２４からのＳＦＱパルス１６０に続く。よって、ＳＦＱパルス１６０および負のＳＦＱパルス１６４は、（例えば、別のＪＴＬセグメントを介して）出力１２４に結合された関連するＲＱＬ回路で使用するためのフラクソン／反フラクソンペアとして提供される出力信号ＳＦＱに集合的に対応する。
【００２７】
図８は、本発明の一態様による一例のメモリシステム２００を示す。メモリシステム２００は、各種コンピューティング応用におけるメモリ構造として実施することができる。
メモリシステム２００は、図８の例において、メモリセル２０２のアレイとして構成されているものとして示されている。具体的には、メモリセル２０２は、ワード１からワードＹとして示されるデータワードにそれぞれ対応する行２０４に配置されており、ここで、Ｙは１より大きい整数である。行２０４の各々は、行を横断するＸ個の列２０６を形成する一組のメモリセル２０２を含み、ワード１内のメモリセル２０２は、図８の例ではＣ１〜ＣＸとして示されており、ここで、Ｘは１より大きい整数である。従って、メモリシステム２００のアレイ内のメモリセル２０２の各々は、行２０４および列２０６によって個別にアドレス指定可能である。
【００２８】
図８の例では、行２０４の各々は、ＷＬＷ１およびＷＬＲ１〜ＷＬＷＹおよびＷＬＲＹとしてそれぞれ示される、関連するワード書き込み線２０８およびワード読み出し線２１０を有するものとして示されている。ワード書き込み線２０８およびワード読み出し線２１０は、メモリシステム２００の各行２０４内のメモリセル２０２の各々に誘導的および／または磁気的に結合することができる。さらに、メモリセル２０２の各々は、ＢＬＷ１およびＢＬＲ１〜ＢＬＷＸおよびＢＬＲＸとしてそれぞれ示される、関連するビット書き込み線２１２およびビット読み出し線２１４を有するものとして示されている。ビット書き込み線２１２およびビット読み出し線２１４は、メモリシステム２００の各行２０４内の各対応する番号のメモリセル２０２に結合することができ、各列２０６内のメモリセル２０２は、ビット書き込み線２１２およびビット読み出し線２１４に対して直列に配置されている。図８の例では、ワード書き込み線２０８およびワード読み出し線２１０ならびにビット書き込み線２１２およびビット読み出し線２１４は、個々の行および列における他の隣接するメモリセルと直列に配置されているものとして記載されているが、ワード書き込み線２０８およびワード読み出し線２１０ならびにビット書き込み線２１２およびビット読み出し線２１４は、代わりに各メモリセル２０２に対して専用のものとすることができる。
【００２９】
メモリセル２０２の各々は、単一ビットのデータを格納するように構成されている。具体的には、メモリセル２０２の各々は、２進論理１または２進論理０に対応するデジタル状態を格納するように構成することができる少なくとも１つの位相ヒステリシス磁気ジョセフソン接合などのヒステリシスメモリ素子を含むことができる。デジタル状態は、個々のワード書き込み線２０８に供給されるワード書き込み電流と、個々のビット書き込み線２１２に供給されるビット書き込み電流に応答して設定することができる。同様に、各メモリセル２０２に格納されている個々のデジタル状態は、行２０４のうちの任意の１つを選択するための個々のワード読み出し線２１０上に供給されたワード読み出し電流と、個々のビット読み出し線２１４上に供給されるビット読み出し電流とに基づいてメモリセル２０２から読み出すことができる。
【００３０】
図８の例では、各列２０６のビット読み出し線２１４は、センスレジスタ２１６に結合されている。センスレジスタ２１６は、「ＳＡ」として示される複数のＸ個のセンスアンプ２１８と、「ＢＰ」として示される複数のＸ個のバイアスポンプ２２０とを含む。従って、センスアンプ２１８およびバイアスポンプ２２０の各々は、メモリセル２０２の列２０６の個々の１つに関連付けられている。バイアスポンプ２２０はそれぞれ、個々のビット読み出し線２１４上にビット読み出し電流（例えば、図１の例ではビット線電流ＩＢＬ）を生成するように構成されている。
【００３１】
一例として、センスアンプ２１８の各々は、図１の例におけるＲＱＬセンスアンプシステム１６と実質的に同様に構成することができる。従って、個々のビット読み出し電流に応答して、各センスアンプ２１８は、クロック信号ＣＬＫ（例えば、図２の例で示された直交クロック信号）に基づいて個々のビット読み出し線２１４を測定して、関連する行２０４のメモリセル２０２の各々のデジタル状態が、データ読み出し動作中のワード読み出し電流及びビット読み出し電流に応答して２進論理１状態又は２進論理０状態に対応しているかどうかを判定する。一例として、センスアンプ２１８の各々は、図３〜図７の例で説明したように、ビット読み出し線２１４に関連する個々のセンス電流ＩＳＮＳの有無を測定するように構成することができる。例えば、センス電流ＩＳＮＳが存在しない場合、個々のセンスアンプ２１８はＳＦＱパルスを供給することなく、関連するメモリセルの論理０状態を示すことができる。しかしながら、図３〜図７の例に記載されるようなセンス電流ＩＳＮＳの存在の検出に応答して、個々のセンスアンプ２１８は、ＳＦＱパルスおよび引き続く負のＳＦＱパルスを出力信号ＳＦＱとして提供して、関連するメモリセルの論理１状態を示すことができる。論理状態は、メモリシステム２００の設計によって提供されるように、逆転させることができることを理解されたい。
【００３２】
上述の構造的および機能的特徴を考慮して、本発明の様々な態様による方法は、図９を参照することにより、より良く理解されるであろう。説明の簡略化のために、図９の方法は、連続的に実行するものとして示され、説明されているが、本発明は、図示された順序に限定されず、いくつかの態様では、本明細書で示され説明されたものとは異なる順序でかつ／または他の態様と同時に発生し得ることが理解されるべきである。さらに、本発明の一態様による方法を実施するために図示された特徴の全てが必要とされない。
【００３３】
図９は、ＲＱＬメモリシステム（例えば、ＲＱＬメモリシステム１０）においてメモリセル（例えば、メモリセル１４）を読み出す一例の方法２５０を示す。２５２において、センス電流（例えば、センス電流ＩＳＮＳ）がビット線から受け取られる。センス電流は、ビット線上に配置されたメモリセルに関連する第１の論理状態（例えば、論理１状態）に対応している。２５４において、センス電流は、入力トランス（例えば、入力トランス１０６）により増幅されて、増幅されたセンス電流（例えば、増幅されたセンス電流ＩＳＵＭ）が提供される。２５６で、クロック信号（例えば、クロック信号ＣＬＫ）が供給されて、増幅されたセンス電流に応答して少なくとも１つの検出ジョセフソン接合（例えば、ジョセフソン接合ＪＪ１およびＪＪ２）をトリガリングして、ＳＦＱパルス（例えば、ＳＦＱパルス１６０）を生成する。２５８において、クロック信号が供給されて、出力ＪＴＬ（例えば、出力ＪＴＬ２４）に関連する少なくとも１つの出力ジョセフソン接合（例えば、ジョセフソン接合ＪＪ３及びＪＪ４）をトリガリングして、第１の論理状態を示すようにＲＱＬセンスアンプシステムの出力（例えば、出力１２４）にＳＦＱパルスを伝搬する。２６０において、クロック信号が供給されて、リセットＪＴＬ（例えば、リセットＪＴＬ２６）に関連する少なくとも１つのリセットジョセフソン接合（例えば、ジョセフソン接合ＪＪ５およびＪＪ６）をアンチトリガリングして、負のＳＦＱパルス（例えば、負のＳＦＱパルス１６４）を生成して、少なくとも１つの検出ＪＪおよび少なくとも１つの出力ＪＪをリセットする。
【００３４】
上記の説明は、本発明の例である。当然のことながら、本発明を説明する目的で構成要素または方法の考えられるすべての組み合わせを記載することは不可能であるが、当業者であれば、本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本発明は、添付の特許請求の範囲を含む本出願の範囲内に含まれる変更、修正、および変形をすべて包含することが意図されている。さらに、本開示または特許請求の範囲が「１つの」、「第１の」、「別の」要素またはその等価物を記載する場合、そのような要素を１つまたは複数含んでおり、そのような要素を２つ以上必要であるとも排除するものでもないと解釈されるべきである。本明細書で使用される場合、「含む」という用語は、限定するものではないが、含むことを意味し、「含んでいる」という用語は、限定するものではないが、含んでいることを意味する。「に基づく」という用語は、少なくとも部分的に基づいていることを意味する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成30年11月21日(2018.11.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
レシプロカル量子論理（ＲＱＬ）センスアンプシステムであって、
入力で受け取られたセンス電流を増幅するように構成された入力段と、
増幅されたセンス電流に応答して、かつクロック信号に基づいて、少なくとも１つの検出ジョセフソン接合（ＪＪ）をトリガリングして、単一磁束量子（ＳＦＱ）パルスを生成するように構成された検出段と、
少なくとも１つの出力ＪＪに基づいてＳＦＱパルスをＲＱＬセンスアンプシステムの出力に伝搬し、クロック信号に基づいて負のＳＦＱパルスを生成して前記少なくとも１つの検出ＪＪおよび前記少なくとも１つの出力ＪＪをリセットするように構成されたジョセフソン伝送線（ＪＴＬ）段と、を備えるシステム。
【請求項２】
前記入力段は、入力トランスを含み、前記入力トランスは、
前記入力に接続され、かつ前記センス電流を抵抗を介して加算ノードに伝搬するように構成された一次インダクタと、
前記一次インダクタに磁気的に結合され、かつ前記加算ノードに電気的に結合された二次インダクタと、を含み、前記二次インダクタは、前記センス電流に基づく誘導電流を伝搬して、前記誘導電流と前記センス電流とが前記加算ノードで合成されるようにするように構成されている、請求項１に記載のシステム。
【請求項３】
ＤＣバイアス信号に基づいて前記二次インダクタにバイアス電流を誘導して、前記増幅されたセンス電流の振幅に基づく前記検出段の閾値を設定するように構成されたバイアス段をさらに備える、請求項２に記載のシステム。
【請求項４】
前記バイアス段は、バイアストランスを含み、前記バイアストランスは、
バイアス信号を伝搬するように構成されたバイアス一次インダクタと、
前記バイアス一次インダクタに磁気的に結合され、かつ前記二次インダクタに電気的に結合されたバイアス二次インダクタと、を含み、前記バイアス二次インダクタは、前記バイアス信号の電流に基づく誘導バイアス電流を伝搬して、前記誘導バイアス電流が前記誘導電流に加えられるようにするように構成されている、請求項３に記載のシステム。
【請求項５】
前記バイアス段は、前記入力トランスの前記二次インダクタに磁気的に結合され、かつバイアス信号を伝搬するように構成されたバイアスインダクタを含み、前記二次インダクタが、前記センス電流および前記バイアス信号に基づく誘導電流を伝搬するように構成されている、請求項３に記載のシステム。
【請求項６】
前記ＪＴＬ段は、
前記検出段の出力に結合され、かつ前記少なくとも１つの出力ＪＪに基づいて前記ＳＦＱパルスを出力に伝搬するように構成された出力ＪＴＬと、
前記検出段の出力に結合され、かつ前記クロック信号に基づいて少なくとも１つのリセット段ＪＪにより負のＳＦＱパルスを生成して、前記少なくとも１つの検出ＪＪおよび前記少なくとも１つの出力ＪＪをリセットするように構成されたリセットＪＴＬと、を含む、請求項１に記載のシステム。
【請求項７】
前記出力ＪＴＬは、前記検出段の出力と前記ＲＱＬセンスアンプシステムの出力とを相互接続して、前記クロック信号の第１の極性に基づいて前記ＳＦＱパルスを伝搬し、前記リセットＪＴＬは、前記検出段の出力とグランドとを相互接続して、前記クロック信号の第２の極性に基づいて負のＳＦＱパルスを生成する、請求項６に記載のシステム。
【請求項８】
前記クロック信号は、同相成分と直交位相成分とを含む直交クロック信号であり、前記検出段は、前記同相成分に基づいて前記少なくとも１つの検出ＪＪをバイアスするように構成された第１のクロックトランスを含み、前記リセットＪＴＬは、前記同相成分に基づいて前記少なくとも１つのリセットＪＪをバイアスするように構成された第２のクロックトランスを含み、前記出力ＪＴＬは、前記直交位相成分に基づいて前記少なくとも１つの出力ＪＪをバイアスするように構成された第３のクロックトランスを含む、請求項６に記載のシステム。
【請求項９】
請求項１に記載のＲＱＬセンスアンプシステムを備えるメモリシステムであって、
前記ＲＱＬセンスアンプシステムの入力が結合されるビット線に沿って供給されるバイアス電流を生成するように構成されたバイアスポンプと、
前記ビット線に沿った列に配置された複数のメモリセルと、をさらに備え、前記複数のメモリセルの各々は、個々の複数のワード線の１つに供給されたワード線電流によってアドレス指定されて、第１の論理状態を格納していることに応答してセンス電流を生成し、第２の論理状態を格納していることに応答して前記ビット線上に前記センス電流を生成しない、メモリシステム。
【請求項１０】
前記複数のメモリセルは、個々の複数のビット線に沿って配列された複数の列と、個々の複数のワード線に沿って配列された複数の行とを含むアレイに配置され、前記メモリシステムは、個々の複数の列に関連する複数のＲＱＬセンスアンプを含み、前記複数のＲＱＬセンスアンプの各々は、前記複数のビット線の個々の１つに結合された入力を含む、請求項９に記載のメモリシステム。
【請求項１１】
レシプロカル量子論理（ＲＱＬ）メモリシステムにおいてメモリセルを読み出すための方法であって、
ビット線からセンス電流を受け取るステップと、前記センス電流は、前記ビット線に配置されたメモリセルに関連する第１の論理状態に対応しており、
入力トランスによりセンス電流を増幅して、増幅されたセンス電流を供給するステップと、
クロック信号を供給して、前記増幅されたセンス電流に応答して少なくとも１つの検出ジョセフソン接合（ＪＪ）をトリガリングして、単一磁束量子（ＳＦＱ）パルスを生成するステップと、
前記クロック信号を供給して、出力ジョセフソン伝送線（ＪＴＬ）に関連する少なくとも１つの出力ＪＪをトリガリングして、前記第１の論理状態を示すようにＲＱＬセンスアンプシステムの出力にＳＦＱパルスを伝搬するステップと、
前記クロック信号を供給して、リセットＪＴＬに関連する少なくとも１つのリセットＪＪをアンチトリガリングして、負のＳＦＱパルスを生成して、前記少なくとも１つの検出ＪＪおよび前記少なくとも１つの出力ＪＪをリセットするステップと、を含む方法。
【請求項１２】
前記センス電流を増幅することは、前記ビット線に結合された一次インダクタにより供給されるセンス電流と、前記一次インダクタに磁気的に結合された二次インダクタにより生成された誘導センス電流とを加えて、前記センス電流と前記誘導センス電流との和である前記増幅されたセンス電流を生成することを含む、請求項１１に記載の方法。
【請求項１３】
バイアス信号を供給して、前記増幅されたセンス電流に応答する前記少なくとも１つの検出ＪＪのトリガリングの閾値を設定するステップをさらに含む、請求項１１に記載の方法。
【請求項１４】
前記クロック信号は、同相成分および直交位相成分を含む直交クロック信号であり、前記クロック信号を供給して前記少なくとも１つの検出ＪＪをトリガリングすることは、前記同相成分を供給して前記少なくとも１つの検出ＪＪをトリガリングすることを含み、前記クロック信号を供給して前記少なくとも１つの出力ＪＪをトリガリングすることは、前記直交位相成分を供給して前記少なくとも１つの出力ＪＪをトリガリングすることを含み、
前記クロック信号を供給して前記少なくとも１つのリセットＪＪをアンチトリガリングすることは、第２の極性の前記同相成分を供給して、リセットＪＪがインダクタを介してグランドに短絡されていることに基づいて前記少なくとも１つのリセットＪＪをアンチトリガリングすることを含む、請求項１１に記載の方法。
【請求項１５】
前記メモリセルに関連するワード線上にワード線電流を供給するステップと、
前記メモリセルに関連するビット線上にビット線電流を供給するステップと、を含み、前記メモリセルは、前記ワード線電流および前記ビット線電流によってアドレス指定されて、前記第１の論理状態を格納していることに応答して前記センス電流を生成する、請求項１１に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
上記の説明は、本発明の例である。当然のことながら、本発明を説明する目的で構成要素または方法の考えられるすべての組み合わせを記載することは不可能であるが、当業者であれば、本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本発明は、添付の特許請求の範囲を含む本出願の範囲内に含まれる変更、修正、および変形をすべて包含することが意図されている。さらに、本開示または特許請求の範囲が「１つの」、「第１の」、「別の」要素またはその等価物を記載する場合、そのような要素を１つまたは複数含んでおり、そのような要素を２つ以上必要であるとも排除するものでもないと解釈されるべきである。本明細書で使用される場合、「含む」という用語は、限定するものではないが、含むことを意味し、「含んでいる」という用語は、限定するものではないが、含んでいることを意味する。「に基づく」という用語は、少なくとも部分的に基づいていることを意味する。
以下に、上記実施形態から把握できる技術思想を付記として記載する。
［付記１］
複数の行及び複数の列のアレイに配置された複数のメモリセルを含むメモリシステムであって、前記複数の列の各々は、
個々の１つの列に関連するビット線に沿って供給されるバイアス電流を生成するように構成されたバイアスポンプと、
個々のビット線に沿って配置された複数のメモリセルと、前記複数のメモリセルの各々は、個々の複数のワード線の１つに供給されるワード線電流によってアドレス指定されて、第１の論理状態を格納していることに応答してセンス電流を生成し、第２の論理状態を格納していることに応答して前記ビット線上に前記センス電流を生成せず、
レシプロカル量子論理（ＲＱＬ）センスアンプシステムと、を備え、ＲＱＬセンスアンプシステムは、
センス電流を増幅するように構成され、かつ前記バイアスポンプによって生成されたバイアス電流を前記ビット線に導くための抵抗を含む入力段と、
増幅されたセンス電流に応答して、かつクロック信号に基づいて、少なくとも１つの検出ジョセフソン接合（ＪＪ）をトリガリングして、単一磁束量子（ＳＦＱ）パルスを生成するように構成された検出段と、
少なくとも１つの出力ＪＪに基づいて前記ＳＦＱパルスを前記ＲＱＬセンスアンプシステムの出力に伝搬し、前記クロック信号に基づいて負のＳＦＱパルスを生成して前記少なくとも１つの検出ＪＪおよび前記少なくとも１つの出力ＪＪをリセットするように構成されたジョセフソン伝送線（ＪＴＬ）段と、を含む、メモリシステム。
［付記２］
前記入力段は、入力トランスを含み、前記入力トランスは、
前記ビット線に結合され、かつ前記センス電流を前記抵抗を介して加算ノードに伝搬するように構成された一次インダクタと、
前記一次インダクタに磁気的に結合され、かつ前記加算ノードに電気的に結合された二次インダクタと、を含み、前記二次インダクタは、前記センス電流に基づく誘導電流を伝搬して、前記誘導電流と前記センス電流とが前記加算ノードで合成されるようにするように構成されている、付記１に記載のシステム。
［付記３］
前記クロック信号は、同相成分と直交位相成分とを含む直交クロック信号であり、前記検出段は、前記増幅されたセンス電流に応答して、かつ第１の極性の同相成分に基づいて少なくとも１つの検出ＪＪをトリガリングして前記ＳＦＱパルスを生成するように構成され、前記ＪＴＬ段は、
前記検出段の出力に結合され、かつ第１の極性の直交位相成分において前記少なくとも１つの出力ＪＪに基づいて前記ＳＦＱパルスを出力に伝搬するように構成された出力ＪＴＬと、
前記検出段の出力に結合されたリセットＪＴＬと、を含み、前記リセットＪＴＬは、第２の極性の同相成分において少なくとも１つのリセット段ＪＪにより負のＳＦＱパルスを生成して、クロック信号に基づいて前記少なくとも１つの検出ＪＪおよび前記少なくとも１つの出力ＪＪをリセットするように構成されている、付記１に記載のシステム。
【国際調査報告】
2019522864.tif 000012
2019522864.tif 000013
2019522864.tif 000014