(57)【要約】  相互接続素子（１２２）は、入力信号を受け、選択出力を有するための選択回路（１２４）と、選択出力に結合された入力を有するハーフラッチ回路（３２６）を含み、ハーフラッチ回路（３２６）は、プルアップデバイス（３１０）およびプルアップデバイス（３１０）に結合された共通のバイアス回路（３２０）を備え、共通のバイアス回路（３２０）は、調整可能なバイアス電圧をプルアップデバイス（３１０）に供給するように構成される。
2019512957.tif 000002
【特許請求の範囲】
【請求項１】
相互接続素子であって、
入力信号を受け、選択出力を有するための選択回路と、
前記選択出力に結合された入力を有するハーフラッチ回路とを備え、前記ハーフラッチ回路は、プルアップデバイスを備え、前記相互接続素子は、さらに、
前記プルアップデバイスに結合された共通のバイアス回路を備え、前記共通のバイアス回路は、調整可能なバイアス電圧を前記プルアップデバイスに供給するように構成される、相互接続素子。
【請求項２】
前記選択回路は、マルチプレクサを備える、請求項１に記載の相互接続素子。
【請求項３】
前記ハーフラッチ回路は、さらにＰＭＯＳトランジスタのゲートに結合されたインバータを備える、請求項１に記載の相互接続素子。
【請求項４】
前記プルアップデバイスは、ＰＭＯＳトランジスタを備える、請求項１に記載の相互接続素子。
【請求項５】
前記共通のバイアス回路は、電源と可変電流源との間に結合されたトランジスタを備える、請求項１に記載の相互接続素子。
【請求項６】
前記共通のバイアス回路からの前記バイアス電圧は、ストレージデバイスからデジタルコードに基づいて調整可能である、請求項１に記載の相互接続素子。
【請求項７】
前記ストレージデバイスは、レジスタ、ＳＲＡＭ、または電子フューズを備える、請求項６に記載の相互接続素子。
【請求項８】
前記ストレージデバイスは、前記共通のバイアス回路の一部である、請求項６に記載の相互接続素子。
【請求項９】
前記共通のバイアス回路は、可変電流源を備え、前記可変電流源は、前記バイアス電圧を調整するために、データを受けるための入力を有する、請求項１に記載の相互接続素子。
【請求項１０】
前記バイアス電圧は、前記ハーフラッチ回路の強度をコントロールするために調整可能である、請求項１に記載の相互接続素子。
【請求項１１】
前記共通のバイアス回路は、前記プルアップデバイスおよび追加的なプルアップデバイスに結合される、請求項１に記載の相互接続素子。
【請求項１２】
請求項１に記載の相互接続素子、および追加的な相互接続素子を備える集積回路。
【請求項１３】
前記集積回路は、プログラマブルロジックデバイスを備える、請求項１２に記載の集積回路。
【請求項１４】
複数の相互接続素子のうちの１つのプルアップデバイスの強度を調整する方法であって、
共通のバイアス回路を提供することと、
調整可能なバイアス電圧を前記共通のバイアス回路から前記プルアップデバイスに前記プルアップデバイスの前記強度を調整するために送信することとを備える、方法。
【請求項１５】
さらに、前記調整可能なバイアス電圧を、前記共通のバイアス回路によってストレージデバイス内に格納されたデジタルコードに基づいて生成することを備える、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
ここで説明される実施形態は、一般にプログラマブルロジックデバイスに、特に、プログラマブルロジックデバイスための相互接続ネットワークに関する。
【背景技術】
【０００２】
背景
プログラマブルロジックデバイス（ＰＬＤ）は、指定された論理機能を行うためにユーザによってプログラムされ得る、よく知られた種類の集積回路として存在する。１つのＰＬＤの種類は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）として既知である。ＦＰＧＡは、典型的にプログラム可能なタイルのアレイを含む。これらのプログラム可能なタイルは、プログラマブルロジック、プログラム可能な相互接続、および入力／出力（Ｉ／Ｏ）回路を備える。プログラマブルロジックは、複数のプログラム可能な素子を使用する、ロジック素子（ＬＥ）または組み合わせ論理ブロック（ＣＬＢ）として知られた、ユーザ設計のロジックを実装する。プログラム可能な素子間の接続性は、プログラム可能な相互接続を通して達成される。プログラム可能な相互接続は、プログラム可能な相互接続点（ＰＩＰ）によって相互接続された異なる長さの多くの数の相互接続線を含んでもよい。加えて、Ｉ／Ｏ回路は、プログラム可能な素子に入来信号を提供し、プログラマブルロジックによって生成される送信信号を提示する。プログラマブルロジック、相互接続およびＩ／Ｏ回路は、異なる信号処理アプリケーションをプログラムされる／サポートするよう構成されることができる。ＳＲＡＭ、アンチヒューズおよびフラッシュといった回路技術が、ＦＰＧＡを構成するために使用されている。
【発明の概要】
【課題を解決するための手段】
【０００３】
概要
相互接続素子は、入力信号を受け、選択出力を有するための選択回路と、選択出力に結合された入力を有するハーフラッチ回路とを備え、ハーフラッチ回路は、プルアップデバイスを備え、相互接続素子は、さらに、プルアップデバイスに結合された共通のバイアス回路を備え、共通のバイアス回路は、調整可能なバイアス電圧をプルアップデバイスに供給するように構成される。
【０００４】
任意に、選択回路は、マルチプレクサを備える。
任意に、ハーフラッチ回路は、さらにＰＭＯＳトランジスタのゲートに結合されたインバータを備える。
【０００５】
任意に、プルアップデバイスは、ＰＭＯＳトランジスタを備える。
任意に、共通のバイアス回路は、電源と可変電流源との間に結合されたトランジスタを備える。
【０００６】
任意に、共通のバイアス回路からのバイアス電圧は、ストレージデバイスからのデジタルコードに基づいて調整可能である。
【０００７】
任意に、ストレージデバイスは、レジスタ、ＳＲＡＭ、または、電子フューズを備える。
【０００８】
任意に、ストレージデバイスは、共通のバイアス回路の一部である。
任意に、共通のバイアス回路は、可変電流源を備え、可変電流源は、バイアス電圧を調整するために、データを受けるための入力を有する。
【０００９】
任意に、バイアス電圧は、ハーフラッチ回路の強度をコントロールするために調整可能である。
【００１０】
任意に、共通のバイアス回路は、プルアップデバイスおよび追加的なプルアップデバイスに結合される。
【００１１】
集積回路は、相互接続素子、および追加的な相互接続素子を備える。
任意に、集積回路は、プログラマブルロジックデバイスを備える。
【００１２】
複数の相互接続素子のうちの１つにおけるプルアップデバイスの強度を調整する方法は、共通のバイアス回路を提供することと、調整可能なバイアス電圧を共通のバイアス回路からプルアップデバイスに、プルアップデバイスの強度を調整するために送信することとを含む。
【００１３】
任意に、方法は、さらに、調整可能なバイアス電圧を共通のバイアス回路によって、ストレージデバイス内に格納されたデジタルコードに基づいて生成することを含む。
【００１４】
任意に、共通のバイアス回路は、可変電流源を備え、方法は、さらに、可変電流源の電流を調整するためにデジタルコードを使用することを備える。
【００１５】
任意に、共通のバイアス回路はまた、トランジスタを含み、方法は、さらに可変電流源の調整される電流に応じてトランジスタのゲート−ソース間電圧（ＶＧＳ）を調整することを含む。
【００１６】
任意に、方法は、さらに、デジタルコードを決定することを含み、デジタルコードは、プルアップデバイスを含む集積回路が製造された後に決定される。
【００１７】
任意に、デジタルコードは、集積回路を所望の歩留りおよび／または書き込みマージンが達成されるまでテストすることによって決定される。
【００１８】
任意に、方法は、さらに、追加的なプルアップデバイスの強度を調整するために、調整可能なバイアス電圧を共通のバイアス回路から追加的なプルアップデバイスに送信することを含む。
【００１９】
他の特徴および利益は、詳細な説明において説明されるだろう。
図面の簡単な説明
図面は、同様の要素が共通の参照番号で参照された、いくつかの機能の設計およびユーティリティを示している。これらの図面は、必ずしも一定の縮尺で描かれていない。上記および他の利点ならびに目的がどのように得られるかを理解するために、より具体的な説明が提示され、添付の図面に例示される。これらの図面は、特許請求の範囲を限定するものではない。
【図面の簡単な説明】
【００２０】
【図１−１】プログラマブルロジックデバイス内のロジック素子間の相互接続ネットワークを示すブロック図である。
【図１−２】図１−１の相互接続素子を示す図である。
【図２】ハーフラッチ回路を有する相互接続素子を示す図である。
【図３】ハーフラッチ回路を有する相互接続素子を示す図である。
【図４】プログラマブルロジックデバイスのための相互接続ネットワークを実装する方法を示す図である。
【図５】ここに記載される１つまたは複数の実施形態を実装することができるＦＰＧＡアーキテクチャを示す図である。
【発明を実施するための形態】
【００２１】
詳細な説明
様々な特徴は、図面を参照して以下に記載される。図面は、一定の縮尺で描かれておらず、類似の構造または機能の要素は、図面全体を通して同様の参照番号によって表されることに留意すべきである。図面は、説明を容易にすることのみを意図することに留意すべきである。これらは、特許請求される本発明を網羅的な説明するものでも、特許請求される本発明の範囲を限定することを意図するものでもない。また、図示の項目は、必ずしも示される全ての態様または利点を有することを要さない。特定の項目に関連して説明した態様または利点は、必ずしもその項目に限定されるものではなく、そのように図示していない場合でも、任意の他の項目で実施されることができる。
【００２２】
ロジック素子間の相互接続のために、ＦＰＧＡは、接続されるべきロジック素子間の距離に応じていくつかの種類の相互接続を提供してもよい。いくつかの例では、マルチプレクサアーキテクチャは、ＦＰＧＡのプログラム可能な相互接続を実装するために使用されてもよい。そのようなマルチプレクサアーキテクチャは、相互接続配線の状態を維持するために、バスキーパとも称されるハーフラッチ回路をマルチプレクサの出力において含んでもよい。ハーフラッチ回路は、マルチプレクサが使用されないときに、高い競合電流を避けるために、そのドライバにおけるマルチプレクサの出力をロジック電圧レベルに維持してもよい。しかし、マルチプレクサが使用されるときに、ハーフラッチ回路は、ロジック信号をロジック素子または相互接続へと渡すために、十分に弱くなくてはならない。このため、いくつかの場合では、弱いハーフラッチ回路を有するマルチプレクサアーキテクチャを有することが望ましい。
【００２３】
図１−１は、プログラマブルロジックデバイス１００内のロジック素子間の相互接続ネットワークの一部を示す。いくつかの場合では、プログラマブルロジックデバイス１００は、ＦＰＧＡであってもよい。他の場合では、プログラマブルロジックデバイス１００は、プログラム可能な他の種類のロジックデバイスであってもよい。他の場合では、デバイス１００がプログラマブルロジックデバイスであることは、必須ではなく、代わりに、集積回路といった回路であってもよい。図に示されるように、プログラマブルロジックデバイス１００は、ロジック素子１１０ａおよび１１０ｂ、およびロジック素子１１０ａと１１０ｂとの間に設けられる相互接続ネットワーク１２０を備える。ロジック素子１１０ａ／１１０ｂおよび相互接続ネットワーク１２０は、内部構成メモリセル内への構成ビットのストリームをロードすることによってプログラムされてもよく、構成ビットは、プログラマブルロジック素子１１０ａ、１１０ｂおよび／またはプログラマブルロジックデバイス１００内の相互接続がどのように構成されるべきかを規定する。図１−１は、２つのロジック素子１１０ａおよび１１０ｂを示すのみであるが、複数のロジック素子がプログラマブルロジックデバイス内に提供されてもよいことが理解される。
【００２４】
相互接続ネットワーク１２０は、複数の相互接続素子１２２によって相互接続されたさまざまな長さの線１２５のネットワークを備える。１つの実施形態では、線１２５のネットワークは、ロジック素子１１０ａ／１１０ｂおよび／または相互接続素子１２２間を、行および列において水平および垂直に走る。各相互接続素子１２２は、選択回路１２４およびハーフラッチ回路１２６を含む。２つの相互接続素子１２２が示されるが、いくつかの場合、プログラマブルロジックデバイス１００は、２つよりも多い相互接続素子１２２を含んでもよい。また、いくつかの場合では、プログラマブルロジックデバイス１００は、行および列に配置された複数の相互接続素子１２２を含んでもよい。
【００２５】
図１−２を参照して、各相互接続素子１２２は、選択回路１２４およびハーフラッチ回路１２６を備える。選択回路１２４は、プログラマブルロジックデバイス１００内のさまざまな点間接続を決定するための構成メモリセルによって構成される。いくつかの場合では、選択回路１２４は、ロジック素子からのいくつかの出力信号のうちの１つを選択し、選択された信号を相互接続線に渡すために使用される。他の場合では、選択回路１２４は、いくつかの相互接続線のうちの１つからの信号を選択し、選択された信号をロジック素子に渡すために使用される。図１−２に示されるように、選択回路１２４は、マルチプレクサであるロジック素子の出力から（または相互接続線のうちの１つのから）提供されるそれぞれのデータ入力信号（ｉ０、ｉ１、ｉ２、ｉ３）を受信する、４つのＮＭＯＳパストランジスタ１３４を含む。４つのＮＭＯＳパストランジスタ１３４は、構成メモリセル（図示しない）に由来する、対応する選択入力（ｓ０、ｓ１、ｓ２、ｓ３）によってコントロールされる。図１−２の選択回路１２４は、４対１マルチプレクサであり、一例として示されている。しかし、入力信号を選択するために２対１、８対１または他の選択回路が実装されることができることが理解されるべきである。加えて、ＮＭＯＳパストランジスタが図１−２に図示される一方で、他の実施形態では、ＣＭＯＳゲート、ＮＡＮＤゲートツリー、または、前述したものの任意の組み合わせといった他の種類の選択回路が選択回路１２４のために使用されてもよい。
【００２６】
図１−２に示されるように、各選択回路１２４は、また、コンポーネント１５０を含む。コンポーネント１５０（たとえば、ＰＭＯＳトランジスタ）は、選択回路１２４の出力を始動期間中に規定されたロジック状態へとリセットするためのリセット信号を（ＰＭＯＳトランジスタのゲートにおいて）受信するために使用される。デバイスがオンにされたときに、デバイスに対する供給電圧ＶＤＤは、ゼロからあらかじめ規定された電圧に上昇する。この期間中に、マルチプレクサの出力におけるロジック状態は、それらが以前のロジック状態からのロジックメモリを持ってもよいために、不明である。不明な内部ロジック状態は、デバイス内の予測不能な挙動を引き起こし、デバイスがその意図される機能を行うことを防ぎ得る。このため、コンポーネント１５０は、マルチプレクサ出力においてロジック状態を規定された状態にリセットするために用いられる。
【００２７】
図１−２に示されるように、ハーフラッチ回路１２６は、選択回路１２４の出力に結合される。ハーフラッチ回路１２６は、インバータ１３６と、ノード１３７においてそのゲートがインバータ１３６に結合されたＰＭＯＳトランジスタ１３８とを備える。ハーフラッチ回路１２６は、また、ドライバ１４０を含む。他の場合では、ドライバ１４０は、ハーフラッチ回路１２６から分離されてもよい。ハイロジック入力信号が選択回路１２４を通して入力されたときに、選択回路１２４のＮＭＯＳパストランジスタ１３４は、ハイロジック入力信号を、パストランジスタの閾値電圧である約ＶＴＮだけ削減してもよいことが留意される。これは、ハーフラッチ回路への「弱い」ハイロジック入力信号をもたらす。ＰＭＯＳトランジスタ１３８（すなわち、キーパートランジスタ）は、このため、弱いハイロジック入力信号をＶＤＤのフルのハイロジック電圧にプルアップするために提供される。１つの実施形態では、インバータ１３６は、ＰＭＯＳトランジスタで造られたプルアップ経路およびＮＭＯＳトランジスタで造られたプルダウン経路を含む、ＣＭＯＳインバータである。セクション回路１２４およびハーフラッチ回路１２６に加えて、相互接続素子１２２は、ハーフラッチ回路１２６内のノード１３７に結合されたドライバ１４０を備える。ドライバ１４０は、選択された信号を他のロジック素子（複数可）への配線１２５のうちの１つに送信するために使用される。ドライバ１４０は、直列に接続された１つまたは複数のバッファで構成されてもよい。１つの実施形態では、バッファ１４０は、ＣＭＯＳインバータである。ハーフラッチ回路１２６とともに、それは、相互接続素子１２２が使用されないときに、ドライバ１４０内の高い競合電流を避けるために、選択回路１２４の出力がロジック電圧レベルに維持されるのに役立てられる。
【００２８】
良好な書き込みマージン（たとえば、ロジック信号をロジック素子または相互接続に渡す性能）を維持するために、ハーフラッチ回路内のプルアップ経路は、配線のプルダウン経路と比較して弱い必要がある。特に、プルアップ／プルダウンの強度は、電流ソース能力またはシンク能力であるドライバ強度を表す。このため、いくつかの場合では、プルアップ経路は、ハーフラッチ回路のプルアップがプルダウンの電流シンク能力よりも低い電流ソース能力を有するときに、プルダウン経路よりも弱いと考えられる。１つの実装では、プルアップ経路は、直列に配置された複数のトランジスタ（たとえば、２、３、４、５、６、７、８、９、１０個、等のトランジスタ）を使用することによってより弱くされてもよい。ロジック素子の出力における１つのドライバと相互接続素子１２２との間（または２つの相互接続素子間）の（配線１２５といった）相互接続配線は、数百ミクロンもの長さであってもよいことが留意される。長い相互接続配線は、配線のより高い抵抗に起因して、プルダウン経路をより弱くする。また、出力配線を異なる相互接続素子に分岐することによって提供される追加的なファンアウトは、プルアップ経路をより強くし得る。長い相互接続配線および複数ファンアウトに起因して、ハーフラッチ回路内のプルアップ経路は、十分に弱くならず、このためロジックロー信号を渡す書き込み性能に影響を与え得る。ロジックロー信号を渡すことに失敗すると、製品歩留りを下げることにつながり得る。
【００２９】
ハーフラッチ回路内のプルアップ経路をより弱くするための１つの技法は、プルアップ経路内にデバイスのスタックを追加することである。図２は、そのようなハーフラッチ回路を有する相互接続素子を示す。図１−２のハーフラッチ回路１２６と同様に、図２のハーフラッチ回路２２６は、インバータ１３６、ＰＭＯＳトランジスタ１３８、およびドライバ１４０を備える。図２の各ハーフラッチ回路２２６は、さらに、ハーフラッチ回路２２６の強度を削減するために、トランジスタ１３８に直列に結合されたＰＭＯＳトランジスタ１３９のスタックを備える。５つのトランジスタ１３９が示されているが、他の場合では、５つよりも多いか少ないトランジスタ１３９があってもよい。いくつかの実装では、ハーフラッチプルアップ経路を十分に弱くするために、それは、１０個のスタックされたトランジスタ１３９を１０ｎｍの相互接続配線ごとに要してもよい。トランジスタ１３９の追加は、プルアップ経路を弱くし得るが、一方この構成は、スタックされるトランジスタ１３９に起因して、面積の問題を被る可能性がある。
【００３０】
提示される開示の実施形態は、健全な書き込みマージンを提供し、著しい量の基調な領域またはフットプリントを節約する、ハーフラッチ回路を備える相互接続素子を実装する。加えて、提示される開示の実施形態は、また、ハーフラッチ回路の強度を調整する実行可能性を提供する。
【００３１】
図３は、いくつかの実施形態に係るハーフラッチ回路を有する別の相互接続素子を示す。図１−２のハーフラッチ回路１２６と同様に、図３のハーフラッチ回路３２６は、インバータ１３６、そのゲートがインバータ１３６にノード１３７において結合されたＰＭＯＳトランジスタ１３８、および相互接続素子１２２の出力を提供するためのドライバ１４０を備える。図３の各ハーフラッチ回路３２６は、さらに、そのソースが電源（ＶＤＤ）に結合され、そのドレインがトランジスタ１３８のソースに結合された、プルアップデバイス３１０（たとえば、ＰＭＯＳトランジスタ）を備える。加えて、プルアップデバイス３１０のゲートは、共通のバイアス回路３２０から提供される調整可能なバイアス電圧を供給される。共通のバイアス回路３２０は、調整可能なバイアス電圧を１つまたは複数のプルアップデバイス３１０に供給するように構成される。１つの実施形態では、供給されたバイアス電圧は、電流源をコントロールするためのデジタルコードを格納するストレージデバイス（たとえば、レジスタ、ＳＲＡＭ、電子フューズ、等）を使用して調整／トリミングされてもよい。この調整／トリミングは、デジタルコードをストレージデバイスから共通のバイアス回路３２０に提供することによって、回路が製造された後に行われてもよい。いくつかの場合では、ストレージデバイスは、（たとえば、可変電流源３２４に結合されるか、その内部にある）共通のバイアス回路３２０の一部であってもよい。他の場合では、ストレージデバイスは、共通のバイアス回路３２０の外部にあってもよい。いくつかの実施形態では、共通のバイアス回路３２０は、そのソースがＶＤＤに結合され、そのドレインが可変電流源３２４に結合されたトランジスタ３２２を備える。プルアップデバイス３１０に提供されるバイアス電圧は、可変電流源３２４を調整することによって調整されることができる。共通のバイアス回路３２０からプルアップデバイス３１０のゲートに供給されるバイアス電圧をコントロールすることによって、ハーフラッチ回路３２６内のプルアップ経路の強度は、調整されることができる。
【００３２】
たとえば、製造後に歩留りおよび／または書き込みマージンを向上させるために、プルアップデバイス３１０を弱くすること（プルアップデバイス３１０の強度を削減すること）が望まれる場合、可変電流源３２４内の電流は、共通のバイアス回路３２０（たとえば、その内部の電流源３２４）をコントロールするためのデジタルコードを格納するストレージデバイス（たとえば、レジスタ、ＳＲＡＭ、電子フューズ、等）内に格納されたデジタルコードを変更することによって調整されてもよい。電流源３２４内の電流が削減されたときに、トランジスタ３２２のＶＧＳ（ゲートからソースへの電圧）は、削減する。この電流における削減は、（プルアップデバイス３１０のゲートおよびトランジスタ３２２が接続され、これら部品のソースが同じ供給レベルにあるので）プルアップデバイス３１０の電流に反映されるだろう。可変電流源における削減は、プルアップデバイス３１０の電流における削減につながる。同様に、可変電流源における増加は、プルアップデバイス３１０の電流における増加につながる。このため、同様の技法は、プルアップデバイス３１０の強度を増加させるために用いられてもよい。インバータ１３６、ＰＭＯＳトランジスタ１３８、およびトランジスタ１４０は、調整の際の役割を担わない。しかし、調整後、これら部品の経路の遅延は、プルアップデバイス３１０の電流性能に依存し、これは、調整によって影響されるだろう。
【００３３】
議論されたように、ストレージデバイス（たとえば、ＳＲＡＭ、レジスタ、電子フューズ、等）は、共通のバイアス回路３２０から提供される調整可能なバイアス電圧を決定するためのデジタルコード（またはデータ）を保持し、これによってプルアップデバイス３２２、３１０の強度に影響を与える。いくつかの場合では、設計段階中に行われるシミュレーションに基づいて決められた初期コード（データ）があってもよい。後に、この初期コードは、デバイスが製造された後にデバイスをテストすることによって異なるコードで更新されてもよい。所望の歩留りおよび／または書き込みマージンを達成するために必要とされるコードを見つけた後に、コード（更新されたコード）は、そしてストレージデバイス内へとプログラムされてもよい。ストレージデバイスは、この更新されたコードを共通のバイアス回路３２０に提供し、これによってプルアップデバイス３２２、３１０の強度を調整する。１つの実装では、共通のバイアス回路３２０の電流源３２４は、デジタルアナログコンバータを備え、電流源３２４は、デジタル入力によってコントロールされる。したがって、ストレージデバイスからのデジタルコードは、可変電流源３２４内の電流を変化させるために使用されてもよい。このトリミング技法は、製造後であっても歩留りおよび／または書き込みマージンを向上させるのに役立ち、製造プロセスの任意の変更、または、製造プロセスに一致しないシミュレーションモデルに対処するために使用されてもよい。
【００３４】
他の実施形態では、電流源３２４をコントロールするためのデジタルコードを提供するためのストレージデバイス（たとえば、レジスタ、ＳＲＡＭ、電子フューズ、等）を使用する代わりに、電流源３２４は、ユーザが電流源３２４内の電流を調整し、そして、共通のバイアス回路３２０によって提供される調整可能なバイアス電圧をコントロールすることを可能とするインタフェースに結合されてもよい。
【００３５】
図示されるように、１つの共通のバイアス回路３２０は、対応する相互接続素子１２２内の複数のハーフラッチ回路３２６に対して使用されることができる。このため、相互接続素子に対して必要とされる面積は、かなり削減される。また、ハーフラッチ回路３２６は、以前に説明されるハーフラッチ回路２２６構成と比較して、少ない面積を要する。加えて、プルアップ経路の強度を調整する実行可能性は、アーキテクチャの更新に起因する技術／プロセスおよび／または配線長さの変更にハーフラッチ回路が対処することを可能とする。このため、製品ファミリのアーキテクチャは、更新されることができ、初期的なテープアウトの後であっても、より広いブロックが製品プラットフォームに含まれることができる。１つの共通のバイアス回路３２０のみが図３に図示されるが、いくつかの実施形態では、１つよりも多い共通のバイアス回路がプログラマブルロジックデバイス内の相互接続ネットワーク内で使用されてもよいことが留意される。
【００３６】
図４は、相互接続素子内のプルアップデバイスの強度の調整方法４００を示す。方法４００は、共通のバイアス回路を提供すること（項目４０２）、プルアップデバイスの強度を調整するために、共通のバイアス回路からプルアップデバイスへ調整可能なバイアス電圧を送信すること（項目４０４）を含む。いくつかの場合では、方法４００は、ストレージデバイス内に格納されたデジタルコードに基づいて、調整可能なバイアス電圧を共通のバイアス回路によって生成することをさらに含んでもよい。
【００３７】
１つの実装では、デジタルコードは、プルアップデバイスを有する集積回路が製造された後に、テストおよび／または、シミュレーションを行うことによって、決定されてもよい。所望のパフォーマンス結果（たとえば、所望の歩留り、書き込みマージン、または、前述のものの組み合わせ）を達成するために必要とされるコードの後に、コードは、そして、ＳＲＡＭ、レジスタ、電子フューズ、等といったストレージデバイス内に格納される（たとえば、プログラムされる）。
【００３８】
また、いくつかの実施形態では、共通のバイアス回路は、（図３を参照して説明された可変電流源３２４と同様の）可変電流源を含んでもよく、方法４００は、さらに、可変電流源の電流を調整するためにデジタルコードを使用することを含んでもよい。さらに、いくつかの場合では、共通のバイアス回路は、また、（図３を参照して説明されたトランジスタ３２２と同様の）トランジスタを含んでもよく、方法４００は、調整される可変電流源の電流に応じて、トランジスタのゲート−ソース間電圧（ＶＧＳ）を調整することをさらに含んでもよい。
【００３９】
いくつかの実施形態では、共通のバイアス回路は、追加的なプルアップデバイスに通信可能に結合されてもよい。そのような場合では、方法４００は、追加的なプルアップデバイスの強度を調整するために、調整可能なバイアス電圧を共通のバイアス回路から追加的なプルアップデバイスに送信することをさらに含んでもよい。
【００４０】
図５は、上述のようなハーフラッチ回路を有する相互接続素子を組み込み得る例示的なプログラマブルロジックデバイスアーキテクチャ５００のダイアグラムを示す。アーキテクチャ５００は、ＦＰＧＡアーキテクチャとして説明されるが、他の種類のアーキテクチャがここで説明される特徴を実装するために使用されてもよいということが理解されるべきである。多くの数の異なるプログラム可能なタイルを含むＦＰＧＡアーキテクチャ５００は、マルチギガビットトランシーバ（ＭＧＴ）５０１、構成可能な論理ブロック（ＣＬＢ）５０２、ランダムアクセスメモリブロック（ＢＲＡＭ）５０３、入力／出力ブロック（ｌＯＢ）５０４、構成およびクロックロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）５０５、デジタル信号プロセスブロック（ＤＳＰ）５０６、たとえば、クロックポートといった特化入力／出力ブロック（Ｉ／Ｏ）５０７、およびデジタルクロックマネージャ、アナログデジタルコンバータ、システムモニタリングロジックといった他のプログラマブルロジック５０８、等を含む。いくつかのＦＰＧＡは、また汎用プロセッサブロック（ＰＲＯＣ）５１０および内部および外部再構成ポート（図示しない）を含む。
【００４１】
いくつかのＦＰＧＡでは、各プログラム可能なタイルは、各隣接するタイル内の対応する相互接続素子へのおよびそこからの標準化された接続を有する、上述のようなプログラム可能な相互接続素子（ＩＮＴ）５１１を含む。したがって、プログラム可能な相互接続素子は、ともに図示されるＦＰＧＡのためのプログラム可能な相互接続構造を実装する。プログラム可能な相互接続素子ＩＮＴ５１１は、また、同じタイル内のプログラマブルロジック素子へのまたはそれからの接続を含む。たとえばＣＬＢ５０２は、ユーザロジックを実装するためにプログラムされることができる構成可能なロジック素子ＣＬＥ５１２と単一のプログラム可能な相互接続素子ＩＮＴ５１１とを含むことができる。ＢＲＡＭ５０３は、１つまたは複数のプログラム可能な相互接続素子に加えてＢＲＡＭロジック素子（ＢＲＬ）５１３を含むことができる。例示的に、タイル内に含まれる相互接続素子の数は、タイルの高さに依存する。描かれた実施形態では、ＢＲＡＭタイルは、５つのＣＬＢと同じ高さを有するが、他の数（たとえば、４つ）もまた使用されることができる。ＤＳＰタイル５０６は、適切な数のプログラム可能な相互接続素子に加えてＤＳＰロジック素子（ＤＳＰＬ）５１４を含むことができる。ＩＯＢ５０４は、たとえば、プログラム可能な相互接続素子ＩＮＴ５１１の１つのインスタンスに加えて、入力／出力ロジック素子（ＩＯＬ）５１５の２つのインスタンス含むことができる。
【００４２】
図５に図示される実施形態では、（図５において影付きで示される）ダイの中央近くの領域は、コンフィグレーション、クロック、および他のコントロールロジックのために使用される。この列から延在する領域５０９は、クロックおよびコンフィグレーション信号をＦＰＧＡの広がりにわたって配信するために使用される。
【００４３】
図５に示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な列状構造を分断させる追加的な論理ブロックを含む。追加的な論理ブロックは、プログラマブルブロックおよび／または専用ロジックとされることができる。たとえば、図５に示されるプロセッサブロックＰＲＯＣ５１０は、ＣＬＢおよびＢＲＡＭのいくつかの列に及ぶ。
【００４４】
ＰＲＯＣ５１０は、ＩＣのプログラム可能な回路を実装するダイの一部として製造されたハードワイヤードプロセッサとして実施されることができる。ＰＲＯＣ５１０は、たとえば、プログラムコードを実行することが可能な単一のコアといった個々のプロセッサから、１つまたは複数のコア、モジュール、共用プロセッサ、インタフェースなどのプロセッサシステム全体までの組み合わせに及ぶ、任意の様々な異なるプロセッサ種および／またはシステムを含むことができる。
【００４５】
より複雑な構成では、たとえば、ＰＲＯＣ５１０は、中央処理装置、キャッシュメモリ、メモリコントローラ、プログラム可能なＩＣのＩ／Ｏピンに直接結合および／またはプログラム可能なＩＣのプログラム可能な回路に結合するように構成可能な単方向および／または双方向のインタフェースといった、１つまたは複数のコアを含むことができる。「プログラム可能な回路」という用語は、ここで説明される様々なプログラム可能なまたは構成可能な回路ブロックまたはタイル、並びに、ＩＣ内へとロードされる構成データにしたがって様々な回路ブロック、タイル、および／または素子に選択的に結合する相互接続回路を意味することができる。実施形態では、プログラム可能な回路は、また、プログラム可能なファブリックとして実装され、そのようにも称されることができる。
【００４６】
特定の特徴が示され説明されたが、それらは、特許請求の範囲に記載された発明を限定するものではなく、本発明の趣旨および範囲から逸脱することなく様々な変更および修正を行うことができることは当業者には明らかであろう。したがって、明細書および図面は、限定的な意味ではなく例示的な意味であるとみなされるべきである。特許請求された発明は、代替物、改変物および均等物を包含することが意図される。
【図１−１】
2019512957.tif 000003
【図１−２】
2019512957.tif 000004
【図２】
2019512957.tif 000005
【図３】
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【図４】
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【図５】
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【手続補正書】
【提出日】平成29年8月9日(2017.8.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
相互接続素子であって、
入力信号を受け、選択出力を有するための選択回路と、
前記選択出力に結合された入力を有するハーフラッチ回路とを備え、前記ハーフラッチ回路は、プルアップデバイスを備え、前記相互接続素子は、さらに、
前記プルアップデバイスに結合されたバイアス回路を備え、前記バイアス回路は、調整可能なバイアス電圧を前記プルアップデバイスに電源と可変電流源との間に結合されたトランジスタを用いて供給するように構成される、相互接続素子。
【請求項２】
前記選択回路は、マルチプレクサを備える、請求項１に記載の相互接続素子。
【請求項３】
前記ハーフラッチ回路は、さらにＰＭＯＳトランジスタのゲートに結合されたインバータを備える、請求項１に記載の相互接続素子。
【請求項４】
前記プルアップデバイスは、ＰＭＯＳトランジスタを備える、請求項１に記載の相互接続素子。
【請求項５】
前記バイアス回路からの前記バイアス電圧は、ストレージデバイスからデジタルコードに基づいて調整可能である、請求項１に記載の相互接続素子。
【請求項６】
前記ストレージデバイスは、レジスタ、ＳＲＡＭ、または電子フューズを備える、請求項５に記載の相互接続素子。
【請求項７】
前記ストレージデバイスは、前記バイアス回路の一部である、請求項５に記載の相互接続素子。
【請求項８】
前記可変電流源は、前記バイアス電圧を調整するために、データを受けるための入力を有する、請求項１に記載の相互接続素子。
【請求項９】
前記バイアス電圧は、前記ハーフラッチ回路の強度をコントロールするために調整可能である、請求項１に記載の相互接続素子。
【請求項１０】
前記バイアス回路は、前記プルアップデバイスおよび追加的なプルアップデバイスに結合される、請求項１に記載の相互接続素子。
【請求項１１】
請求項１に記載の相互接続素子、および追加的な相互接続素子を備える集積回路。
【請求項１２】
前記集積回路は、プログラマブルロジックデバイスを備える、請求項１２に記載の集積回路。
【請求項１３】
複数の相互接続素子のうちの１つのプルアップデバイスの強度を調整する方法であって、
バイアス回路を提供することと、
調整可能なバイアス電圧を前記バイアス回路から前記プルアップデバイスに前記プルアップデバイスの前記強度を調整するために送信することとを備え、前記調整可能なバイアス電圧は、電源と可変電流源との間に結合されたトランジスタを用いて生成される、方法。
【請求項１４】
さらに、前記調整可能なバイアス電圧を、前記バイアス回路によってストレージデバイス内に格納されたデジタルコードに基づいて生成することを備える、請求項１３に記載の方法。
【国際調査報告】
2019512957.tif 000009
2019512957.tif 000010