(57)【要約】ある実施形態に従って、装置が開示される。装置は、装置識別情報を有するメモリ装置を含む。装置は、低電力ウェイク信号および識別情報を受信するように構成され、さらに、アクティブな低電力ウェイク信号と装置識別情報に一致するウェイク識別情報に応答して低電力状態からアクティブ状態へのメモリ装置の遷移を開始するように構成される低電力ウェイク回路をさらに含む。【選択図】図４
2019506663.tif 000002
【特許請求の範囲】
【請求項１】
装置識別情報を有するメモリ装置、および、
低電力ウェイク信号および識別情報を受信するように構成され、アクティブな低電力ウェイク信号および前記装置識別情報に一致する前記識別情報に応答して、低電力状態からアクティブ状態への前記メモリ装置の遷移を開始するように、さらに構成される低電力ウェイク回路
を備える装置。
【請求項２】
前記低電力ウェイク回路は、ウェイクバスを介して前記低電力ウェイク信号を受信するようにさらに構成され、
前記ウェイクバスは前記低電力ウェイク信号だけを提供するように構成される
請求項１に記載の装置。
【請求項３】
前記低電力ウェイク回路は、前記メモリ装置に接続したコマンド／アドレスを介して前記識別情報を受信するようにさらに構成される
請求項１に記載の装置。
【請求項４】
前記メモリ装置は、チップセレクト信号を受信するようにさらに構成され、
前記チップセレクト信号は、前記低電力ウェイク回路が前記コマンド／アドレスバスを介して前記識別情報を受信することを可能にするように構成される
請求項３に記載の装置。
【請求項５】
前記装置識別情報を格納するように構成された回路をさらに含む
請求項１に記載の装置。
【請求項６】
複数のメモリ装置であって、前記複数のメモリ装置の各々のメモリ装置は個別の装置識別情報に関連付けられており、少なくとも１つの低電力状態と少なくとも１つのアクティブ状態を有するように構成される、複数のメモリ装置、
前記複数のメモリ装置に接続され、前記複数のメモリ装置にウェイク信号を供給するように構成されたウェイクバス、および、
前記複数のメモリ装置に接続され、ウェイク識別情報を提供するように構成されたコマンドバス
を備え、
前記複数のメモリ装置の各々のメモリ装置は、アクティブウェイク信号および前記個別の装置識別情報に一致する前記ウェイク識別情報に応答して、低電力状態からアクティブ状態へ遷移するように構成される
システム。
【請求項７】
前記ウェイクバスおよび前記コマンドバスに接続され、前記ウェイク信号および前記ウェイク識別情報を提供するように構成されたメモリコントローラ回路
をさらに備える請求項６に記載のシステム。
【請求項８】
前記個別の装置識別情報を格納するように構成された装置識別情報回路
をさらに備える請求項６に記載のシステム。
【請求項９】
前記複数のメモリ装置の各々のメモリ装置は、前記ウェイク識別情報を前記個別の装置識別情報と比較するように構成された低電力ウェイク回路を備える
請求項６に記載のシステム。
【請求項１０】
１つ以上のメモリ装置が前記ウェイク信号および前記ウェイク識別情報を検出できるようにするために、チップセレクト信号を前記複数のメモリ装置に提供するように構成されたチップセレクトバスをさらに備える
請求項６に記載のシステム。
【請求項１１】
メモリ装置内で低電力状態からアクティブ状態への遷移を開始するためのウェイク信号を伝達するように構成された第１のバス、および、
前記メモリ装置の装置識別情報に対応するウェイク識別信号を伝達するように構成された第２のバス
を備えるメモリ装置インタフェース。
【請求項１２】
１つ以上のメモリ装置が前記ウェイク識別信号を処理できるようにするためのチップセレクト信号を伝達するように構成された第３のバス
をさらに備える請求項１１に記載のメモリ装置インタフェース。
【請求項１３】
アクティブウェイク信号が前記メモリ装置に伝達されるとき、アクティブチップセレクト信号が前記第３のバスを用いて前記メモリ装置に伝達される
請求項１２に記載のメモリ装置インタフェース。
【請求項１４】
前記メモリ装置にクロックイネーブル信号を伝達するように構成されたクロックイネーブルバス
をさらに備え、
前記クロックイネーブル信号は、前記メモリ装置に伝達される前記ウェイク識別信号および前記ウェイク信号によって妨げられない
請求項１１に記載のメモリ装置インタフェース。
【請求項１５】
低電力ウェイク回路によって、メモリ装置中で低電力状態終了動作を開始するように構成されたウェイク信号を受信し、
前記低電力ウェイク回路によって、ウェイク識別情報を含む信号を受信し、
アクティブウェイク信号が前記低電力ウェイク回路によって受信されたときに、前記低電力ウェイク回路によって、前記ウェイク識別情報が、関連したメモリ装置の装置識別情報に一致しているかに基づいて、前記関連したメモリ装置の低電力状態終了動作を開始するかを判定すること
を含む方法。
【請求項１６】
前記ウェイク識別情報が前記装置識別情報と一致しているという判定に応じて、前記関連したメモリ装置のための低電力状態終了動作を開始すること
をさらに含む請求項１５に記載の方法。
【請求項１７】
前記ウェイク識別情報が前記装置識別情報と一致していないという判定に応じて、前記関連したメモリ装置のための低電力状態を継続すること
をさらに含む請求項１６に記載の方法。
【請求項１８】
前記低電力ウェイク回路は、専用のウェイクバスを介して前記ウェイク信号を受信する
請求項１６に記載の方法。
【請求項１９】
前記ウェイク識別情報はコマンド／アドレスバスを介して受信される
請求項１６に記載の方法。
【請求項２０】
前記低電力状態終了動作の開始は、前記関連するメモリ装置の低電力状態からアクティブ状態への遷移を含む
請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（本文中に技術分野に該当する記載なし）
【背景技術】
【０００２】
多くのメモリ装置は、その装置がメモリシステムの全体での電力消費を減らすために入り得る低電力状態を含む。低電力状態を終了（すなわち、メモリ装置を「ウェイクアップ（wake up）」）するために、多くの従来のシステムでは、クロックイネーブル（ＣＫＥ）信号を切り替える。クロックイネーブル信号は、メモリ装置に提供され、メモリ装置によってウェイクアップのためのコマンドだと解釈される。しかし、メモリ装置についてクロック信号アクセスを制御するという他の目的を、ＣＫＥ信号は提供する。つまり、ＣＫＥ信号は特定のメモリ装置がメモリ動作を行うためのクロック信号を受信できるかを制御する。さらに、多くのシステムはＣＫＥ信号を共有する複数のメモリ装置を含む。従って、１つのメモリ装置は動作を実行するための特定のＣＫＥ信号を必要とし得るが、そのＣＫＥ信号は他のメモリ装置をウェイクアップするために切り替えられ得る。メモリ装置をウェイクアップするためのＣＫＥ信号の切り替え行為は、ＣＫＥ信号を同時に使用している他のメモリ装置の動作への干渉となり得る。
【発明の概要】
【０００３】
１つの実施形態では、装置が開示される。装置は、
装置識別情報（device identification）を有するメモリ装置、および、
低電力ウェイク信号（low power wake signal）および識別情報を受信するように構成され、アクティブな低電力ウェイク信号および前記装置識別情報に一致する前記識別情報に応答して低電力状態からアクティブ状態への前記メモリ装置の遷移を開始するように、さらに構成される低電力ウェイク回路（low power wake circuit）
を備える。
【０００４】
他の実施形態では、システムが開示される。システムは、
複数のメモリ装置（ここで、前記複数のメモリ装置の各々のメモリ装置は個別の装置識別情報に関連付けられており、少なくとも１つの低電力状態と少なくとも１つのアクティブ状態を有するように構成される）、
前記複数のメモリ装置に接続され、前記複数のメモリ装置にウェイク信号を供給するように構成されたウェイクバス（wake bus）、および、
前記複数のメモリ装置に接続され、ウェイク識別情報を提供するように構成されたコマンドバス
を備え、
前記複数のメモリ装置の各々のメモリ装置は、アクティブウェイク信号と前記個別の装置識別情報に一致する前記ウェイク識別情報に応答して低電力状態からアクティブ状態へ遷移するように構成される。
【０００５】
他の実施形態では、メモリ装置インタフェースが開示される。メモリ装置インタフェースは、
メモリ装置内で低電力状態からアクティブ状態への遷移を開始するためのウェイク信号を伝達するように構成された第１のバス、および、
前記メモリ装置の装置識別情報に対応するウェイク識別信号を伝達するように構成された第２のバス
を備える。
【０００６】
さらに他の実施形態によると、方法が開示される。方法は、
低電力ウェイク回路によって、メモリ装置中で低電力状態終了動作を開始するように構成されたウェイク信号を受信し、
前記低電力ウェイク回路によって、ウェイク識別情報を含む信号を受信し、
アクティブウェイク信号が前記低電力ウェイク回路によって受信されたときに、前記低電力ウェイク回路によって、前記ウェイク識別情報が関連したメモリ装置の装置識別情報に一致しているかに基づいて、前記関連したメモリ装置の低電力状態終了動作を開始するかを判定すること
を含む。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に従ったメモリシステムの機能ブロック図である。
【図２】本発明の実施形態に従ったメモリコントローラ回路の機能ブロック図である。
【図３】本発明の実施形態に従ったメモリ装置の機能ブロック図である。
【図４】本発明の実施形態に従ったメモリ装置のための低電力状態の終了方法を説明するフローチャートである。
【図５】図３の実施形態に従ってメモリ装置によって受信される信号のタイミングを説明するタイミング図である。
【図６】本発明の実施形態に従ったメモリ装置の機能ブロック図である。
【発明を実施するための形態】
【０００８】
＜詳細な説明＞
本発明の実施形態の十分な理解を提供するために、以下に、いくつかの詳細事項が説明される。しかしながら、本発明の実施形態は、これらの特定の詳細事項がなくても実施され得ることは、当業者に明らかであろう。さらに、本明細書に記述された本発明の特定の実施形態は、例示として提供されるものであり、これらの特定の実施形態に本発明の範囲を限定するために用いられるべきではない。他の例においては、既知の回路、制御信号、タイミングプロトコルおよびソフトウェア動作は、本発明を不必要に不明瞭にすることを回避するために、詳細には示されていない。
【０００９】
多くの従来のメモリシステムは、少なくとも１つのアクティブ状態と少なくとも１つの低電力状態を含む。このようなシステムでは、低電力状態を終了させる（すなわち、メモリ装置をアクティブ状態に「ウェイクアップ」する）ために、コントローラ回路が共用のクロックイネーブル（ＣＫＥ）信号を切り替える。ここで、低電力メモリ装置は、クロックイネーブル（ＣＫＥ）信号をウェイクアップコマンドとして解釈する。従来のシステムの１つの欠点は、ＣＫＥ信号が他のメモリ装置によって同時に使用中であり得るクロック信号も制御することである。このため、共用のＣＫＥ信号の切り替えは、他のメモリ装置によって使用されているクロック信号の干渉となり得、エラー、レイテンシの増加、もしくは、メモリシステムの動作を伴う他の問題の原因となる。本開示は、共用のＷＡＫＥバス（WAKE bus）ならびにＣＫＥ信号を妨害しないで低電力メモリ装置をウェイクアップするための装置識別情報（ＩＤ）システムを提供することにより、ＣＫＥ信号を低電力状態の終了動作から切り離す方法、システム、および、インタフェースを対象にする。さらに、本明細書に記載された実施形態は、ＣＫＥ信号を切り替えず、要求される接続やピンの数を実質的に増加させることなく、低電力状態を終了するためのシステムを提供する。例えば、本明細書に記載された幾つかの実施形態は、従来のメモリシステムに１つの接続を追加する。
【００１０】
ところで、図面を参照すると、図１は、本発明の実施形態に従ったメモリシステム（たいてい１００で指定される）の機能ブロック図である。たいてい、メモリシステム１００は、メモリコントローラ回路１０２および複数のメモリ装置１０４Ａ、１０４Ｂ・・・１０４Ｎ（本明細書では集合的にメモリ装置１０４と称する）を含む。通常、メモリコントローラ回路１０２とメモリ装置１０４は、多くのバスで接続されている。図１の実施形態では、各メモリ装置１０４は、共通ＷＡＫＥバス１０６、共通コマンド／アドレス（ＣＡ）バス１０８、共通チップセレクト（ＣＳ）バス１１０、および、共通ＣＫＥバス１１２を介してメモリコントローラ回路１０２に接続される。
【００１１】
メモリコントローラ回路１０２は、メモリシステム１００中のメモリ装置１０４の動作を管理するように構成された１つ以上のコンポーネントを含む。特に、メモリコントローラ回路１０２は、メモリ装置１０４の電力状態を管理するように構成される。例えば、メモリコントローラ回路１０２は、１つ以上のメモリ装置１０４が使用されていないときに、低電力状態に入るためのコマンドを信号の形式でそれらのメモリ装置１０４に提供できる。同様に、メモリコントローラ回路１０２は、読み出し動作および／または書き込み動作を行うためなど、メモリ装置１０４へのアクセスが必要なとき、メモリ装置１０４をウェイクアップする。効果的かつ効率的にメモリ装置１０４の電力状態を管理することにより、メモリシステム１００によって消費される全体の電力は削減され得る。以下にさらに詳しく記載するように、メモリコントローラ回路１０２は、ＷＡＫＥバス１０６、ＣＡバス１０８、および、ＣＳバス１１０を介してメモリ装置１０４に提供される信号を用いて、１つ以上のメモリ装置１０４を選択的にウェイクアップすることができる。
【００１２】
メモリ装置１０４は、１つ以上のアクティブ状態および１つ以上の低電力状態を有する、任意の種類のメモリもしくは記憶媒体であっても良い。１つ以上のメモリ装置１０４が使用されていないとき、メモリシステム１００の全体での電力消費を削減するために、使用されていないメモリ装置１０４は低電力状態に入ることができる。メモリ装置１０４がある動作を行うことを要求されたとき、メモリコントローラ回路１０２は、メモリ装置１０４をアクティブ状態にする低電力状態終了動作を開始できる。各メモリ装置１０４は、通常、ＷＡＫＥバス１０６、ＣＡバス１０８、ＣＳバス１１０、およびＣＫＥバス１１２を介してメモリコントローラ回路１０２に接続される。
【００１３】
様々な実施形態では、メモリ装置１０４は、他のメモリ装置によるＣＫＥバスの使用を妨害することなく、ＷＡＫＥバス１０６、ＣＡバス１０８、およびＣＳバス１１０で受信した信号に基づいてウェイクアップされ得る。各メモリ装置１０４は関連した装置識別情報（装置ＩＤ）を有する。様々な実施形態では、各メモリ装置１０４は固有の装置ＩＤを有し得る。他の実施形態では、２つ以上のメモリ装置１０４が共通の装置ＩＤを有し得る。装置ＩＤは、例えば装置の電源投入時に、メモリ装置１０４に割り当てられ得る。すなわち、メモリシステム１００に電源が投入されるときに、メモリコントローラ回路１０２は各メモリ装置１０４に装置ＩＤ（例えば、装置ＩＤ  １〜Ｎ）を割り当てる。メモリ装置１０４は、低電力状態終了動作の間に参照するために、割り当てられた装置ＩＤをローカルに格納できる。
【００１４】
ＷＡＫＥバス１０６、ＣＡバス１０８、ＣＳバス１１０、およびＣＫＥバス１１２は、メモリコントローラ回路１０２とメモリ装置１０４の間の電気的接続であり、かつ、インタフェースである。様々な実施形態では、メモリコントローラ回路１０２は、少なくとも１つのメモリ装置１０４が低電力状態を終了してアクティブ状態に入ることを示すために、ＷＡＫＥバス１０６によってメモリ装置１０４に伝達される信号を送信できる。ＣＡバス１０８は、メモリ動作を実行するために、コントローラがメモリ装置１０４にコマンド情報とアドレス情報を提供できるようにするコマンドおよびアドレスバスである。ＣＡバス１０８は、コマンド情報とアドレス情報をメモリ装置１０４に伝達する。様々な実施形態では、ＣＡバス１０８はマルチビットバスであり得る。例えば、ＣＡバス１０８はパラレル接続もしくはシリアル接続であり得る。メモリコントローラ回路１０２は、低電力状態終了動作の一部として、メモリ装置１０４に識別情報を提供できる。識別情報は、低電力状態終了動作の一部として、ＣＡバス１０８によってメモリ装置１０４に伝達される信号（ウェイクＩＤ信号）を介して提供されるウェイク識別情報（ウェイクＩＤ）として提供され得る。ＣＳバス１１０はチップセレクト信号を伝達でき、メモリ装置１０４がＣＡバス１０８によって伝達された信号の受信と処理をできるようにする。例えば、メモリコントローラ回路１０２は、ＣＳバスによってメモリ装置１０４に伝達されるイネーブル信号を送信できる。それに応じて、ＣＳバス１１０がイネーブル信号を送信している間、メモリ装置１０４はＣＡバス１０８によって伝達された信号を受信でき、処理できる。以下にさらに詳細に記載するように、メモリコントローラ回路１０２は、ＣＳバス１１０上で伝達されるイネーブル信号（メモリ装置１０４がウェイクＩＤ信号の受信と処理をできるようにする）も送信しながら、ＣＡバス１０８上で伝達されるウェイクＩＤ信号を送信できる。ＣＫＥ信号は前述したように動作し、メモリ装置１０４がメモリ動作を行うためにクロック信号を受信して使用することができるようにするクロックイネーブル信号を伝達する。以下にさらに詳しく記載するように、ＷＡＫＥバス１０６、ＣＡバス１０８、およびＣＳバス１１０は、ＣＫＥバス１１２によって同時に伝達されているいずれの信号にも干渉することなく、メモリコントローラ回路１０２が１つ以上のメモリ装置１０４での低電力状態終了を開始できるようにする信号を伝達する。ＷＡＫＥバス１０６、ＣＡバス１０８、および／またはＣＳバス１１０、あるいはこれらの組み合わせは、１つ以上のメモリ装置１０４で低電力状態終了動作の開始のためのインタフェースを提供し得る。
【００１５】
図２は、本発明の実施形態に従ったメモリコントローラ回路２０２の機能ブロック図である。メモリコントローラ回路２０２は、プロセッサ２０４、メモリ装置ウェイク回路２０６、およびコマンドジェネレータ回路２０８を含む。プロセッサ２０４は、コンピュータなどのホスト装置から、読み出しコマンドおよび書き込みコマンドなどのメモリコマンドを受信するように構成され得る。プロセッサは、受信したメモリコマンドを完了するためにアクセスする１つ以上のメモリ装置を決定するように、さらに構成され得る。いくつかの実施形態では、メモリコマンドの完了は、メモリ装置（例えばメモリ装置１０４Ａ）の低電力状態からアクティブ状態へのウェイクアップを含む。プロセッサ２０４は、１つ以上のウェイクＩＤ信号をＣＡバス２１２に提供するために、コマンドジェネレータ回路２０８に指示を提供し得る。ウェイクＩＤ信号は、図４についてさらに詳しく説明するように、低電力状態終了動作を開始する１つ以上のメモリ装置１０４を識別するために使用され得る。プロセッサ２０４は、メモリ装置ウェイク回路にウェイク信号をＷＡＫＥバス２１０に提供することを指示するようにさらに構成され得る。メモリ装置ウェイク回路２０６はプロセッサ２０４から指示を受信し、ＷＡＫＥバス２１０にウェイク信号を生成するように構成されてもよい。以下にさらに詳しく記載するように、１つ以上のメモリ装置１０４は、ＷＡＫＥバス２１０およびＣＡバス２１２に接続されても良く、ウェイクＩＤ信号および装置ＩＤに基づいて、低電力状態のままでいるか低電力状態を終了するように構成される。
【００１６】
図３は、本発明の実施形態に従ったメモリ装置の一部の機能ブロック図である。様々な実施形態では、図３に示すメモリ装置の一部は図１のメモリ装置１０４の一部として実装され得る。メモリ装置は、少なくとも１つのアクティブ状態と、電力消費を削減するための少なくとも１つの低電力状態を有し得る。一般に、低電力状態は、メモリ装置が電力消費を削減するがメモリ装置内に格納されたデータの損失の原因とならないようにメモリ装置が置かれ得る任意の状態であり得る。例えば、メモリ装置は、装置が低電力状態にあるとき、メモリ装置中のある装置制御ロジック、チャージポンプなどのような、ある回路もしくはサブシステムから電力を除去し得る。メモリ装置の一部は、装置ＩＤ回路３０２、低電力ウェイク回路３０４、およびコマンドデコーダ３０６を含む。装置ＩＤ回路３０２は、メモリ装置の装置ＩＤを格納するように構成された任意の回路であり得る。低電力ウェイク回路３０４は、ウェイク信号をＷＡＫＥバス３０８から受信し、ウェイクＩＤ信号をＣＡバス３１０から受信するように構成される。ウェイク信号の検出（例えば、信号の立ち上がりエッジ）に応答して、低電力ウェイク回路３０４は、ＣＡバス３１０を介して提供されたウェイク信号とメモリ装置の装置ＩＤ回路３０２に格納された装置ＩＤを比較するようにさらに構成され得る。ウェイクＩＤ信号が装置ＩＤと一致していると判定すると、低電力ウェイク回路３０４は、メモリ装置の低電力状態終了動作を開始するためにコマンドデコーダ３０６に信号を送るようにさらに構成され得る。低電力状態終了動作は、メモリ装置を低電力状態から、読み出し動作および書き込み動作などのメモリ動作をメモリ装置が実行することを可能とする、アクティブ状態に遷移させることができる。
【００１７】
図４は、本発明の実施形態に従った、メモリ装置（例えばメモリ装置１０４Ａ）の低電力状態を終了する方法４００を説明するフローチャートである。動作４０２において、メモリ装置１０４Ａは、ＣＳバス１１０を介してアクティブチップセレクト信号（例えば、アクティブ・ロー）を検出する。アクティブチップセレクト信号に基づいて、メモリ装置１０４Ａは、ＣＡバス１０８上でメモリ装置に提供された信号を処理できる。前述のように、メモリ装置１０４Ａによって受信されるチップセレクト信号は、メモリ装置１０４ＡがＣＡバス１０８を介して信号を受信して処理できるかを制御する。例えば、ＣＳバス１１０がロジック・ロー（logic low）信号を保持する場合、メモリ装置１０４ＡはＣＡバス１０８を介して情報を受信するだけであっても良い。代わりに、ＣＡバス１１０がロジック・ハイ（logic high）であるチップセレクト信号を提供する場合、メモリ装置１０４ＡはＣＡバス１０８を介して情報を受信しなくても良い。
【００１８】
判定ブロック４０４において、メモリ装置１０４Ａは、アクティブウェイク信号が検出されたかを判定する。様々な実施形態において、メモリ装置１０４Ａは、ＷＡＫＥバス１０６上でアクティブウェイク信号（例えば、アクティブ・ハイ）を検出できる。上記のように、メモリコントローラ回路１０２は、アクティブウェイク信号をＷＡＫＥバス１０６に送信することによって低電力状態終了動作を開始できる。メモリ装置１０４は、アクティブウェイク信号を検出するように構成された回路もしくは複数の回路の組み合わせを含んでも良い。メモリ装置１０４Ａがアクティブウェイク信号を受信していないと判定すると（判定ブロック４０４、ＮＯ分岐）、メモリ装置１０４Ａは、判定ブロック４０４においてアクティブＣＳがメモリ装置１０４Ａに提供されている間、アクティブウェイク信号についてのＷＡＫＥバス１０６のモニタを継続する。
【００１９】
メモリ装置１０４Ａがアクティブウェイク信号を受信したと判定すると（判定ブロック４０４、ＹＥＳ分岐）、判定ブロック４０６において、メモリ装置１０４ＡはウェイクＩＤが一致しているかを判定する。上記のように、メモリコントローラ回路１０２はＣＡバス１０８を介してウェイクＩＤ信号を送信できる。アクティブウェイク信号を受信したと判定すると（例えば、ＷＡＫＥバス１０６上の立ち上がりエッジの検出により）、メモリ装置１０４Ａは、ＣＡバス１０８上のウェイクＩＤ信号をメモリ装置１０４Ａの装置ＩＤと比較する。各メモリ装置１０４は、関連した装置ＩＤ（一致するかを判定するためにウェイクＩＤ信号と比較され得る）を有する。例えば、メモリ装置１０４Ａは、１という値の装置ＩＤを有し得る。メモリ装置１０４Ａがウェイク信号を受信したとき、判定ブロック４０４に関して上記したように、メモリ装置１０４Ａは、メモリ装置１０４Ａの装置ＩＤをＣＡバス１０８経由で受信した値（例えば、３というウェイクＩＤ信号の値）と比較する。メモリ装置１０４Ａは、両者が一致するかを判定するために、これらの２つの値を比較する。メモリ装置１０４ＡがウェイクＩＤ信号の値がメモリ装置１０４Ａの装置ＩＤと一致しないと判定すると（判定ブロック４０６、ＮＯ分岐）、メモリ装置１０４Ａは、アクティブなウェイク信号および一致するウェイクＩＤ信号値が動作４０４で受信されるまで低電力状態のままである。
【００２０】
メモリ装置１０４ＡがウェイクＩＤ信号の値がメモリ装置１０４Ａの装置ＩＤと一致すると判定すると（判定ブロック４０６、ＹＥＳ分岐）、メモリ装置１０４Ａは動作４０８で低電力状態を終了する。メモリ装置１０４Ａが低電力メモリ状態を終了してアクティブ状態に入ると、メモリ装置１０４Ａはメモリコントローラ回路１０２から更なるコマンドを受信でき、読み出し動作および書き込み動作などのメモリ動作を実行し始めることができる。図４に関して上記したように、低電力状態終了動作はＣＫＥバスに関与しないか、もしくは、他のメモリ装置（例えば、メモリ装置１０４Ｂ−Ｎ）が使用し得るＣＫＥ信号に干渉しない。従って、メモリ装置１０４Ａが低電力状態を終了させる間、メモリ装置１０４Ｂ−Ｎは干渉を受けずに動作を継続できる。
【００２１】
図５は、図４の実施形態に従って、メモリ装置１０４Ａによって受信される信号のタイミングを説明するタイミング図である。時刻ｔ１において、メモリ装置１０４ＡはＣＡバス１０８を介して低電力状態に入るためのコマンドを受信する。特に、時刻ｔ１においてＣＳバス１１０はロジック（アクティブ）ロー信号（メモリ装置１０４ＡがＣＡバス１０８を介して提供された信号を受信できるようにする）を有する。コマンドを受信すると、メモリ装置１０４Ａは低電力状態終了動作が開始されるまで低電力状態に入る。時刻ｔ２において、メモリコントローラ回路１０２はＣＡバス１０８にウェイクＩＤ信号を提供する。メモリコントローラ回路１０２は、特定されるメモリ装置が低電力状態を終了するまで、ウェイクＩＤ信号を提供し続けられる。時刻ｔ２と時刻ｔ３の間で、ＣＳバス１１０はロジック・ロー状態に遷移する。ロジック・ロー状態は、メモリ装置１０４ＡがＣＡバス１０８経由で提供される信号の受信、および、アクティブ（例えばアクティブハイ）ウェイク信号の検出をできるようにする。時刻ｔ３において、ＷＡＫＥバス１０６を介して提供されるウェイク信号がアクティブ（例えば、ローからハイに遷移）になり、メモリ装置１０４Ａに、メモリ装置１０４Ａの装置ＩＤがＣＡバス１０８経由で提供されたウェイクＩＤ信号と一致するかの判定を促す。時刻ｔ３と時刻ｔ４の間で、メモリ装置１０４Ａは、一致するか否かを判定するためにメモリ装置１０４Ａの装置ＩＤとウェイクＩＤ信号を比較する。装置ＩＤがウェイクＩＤ信号値に一致したと判定すると、メモリ装置１０４Ａは低電力状態を終了する。時刻ｔ４において、メモリ装置１０４Ａは低電力状態を終了し、アクティブ状態（メモリ装置１０４Ａにメモリ動作を行うためのコマンドを受信することを許可する）に入っている。特に、ｔ１からｔ４の間、ＣＫＥ信号はロジックハイのままである。このことは、クロック信号アクセスを制御するためにＣＫＥ信号に同時に頼っている可能性のあるいずれのメモリ装置についてもＣＫＥ信号が干渉されないままであることを意味する。
【００２２】
図６は、本発明の実施形態に従ったメモリ装置６００を含む装置を説明する。メモリ装置６００は、データを格納するように構成された複数のメモリセルを有するメモリアレイ６６０を含む。メモリセルは様々な信号線、ワード線（ＷＬ）および／またはビット線（ＢＬ）の使用を通してアレイ内でアクセスされ得る。メモリセルは、ＮＡＮＤフラッシュセルもしくはＮＯＲフラッシュセル、相変化メモリセルなどの不揮発性メモリセルであり得、また、たいてい任意の種類のメモリセルであり得る。メモリアレイ６６０のメモリセルはメモリアレイ構造に配置されることができる。例えば、１つの実施形態では、メモリセルは３Ｄクロスポイント構造に配置される。他の実施形態では、他のメモリアレイ構造（例えば、特にシングルレベル・クロスポイント構造）が使用され得る。メモリセルは、１ビットのデータを格納するように構成されたシングルレベルセルであり得る。メモリセルは、１ビットより多いデータを格納するように構成されたマルチレベルセルであっても良い。
【００２３】
データストローブ信号ＤＱＳは、データストローブバス（図示せず）を介してＩ/Ｏ制御回路６２０に送信され得る。ＤＱＳ信号は、データをメモリ装置６００に移すため、または、メモリ装置６００から移すためのタイミング情報を提供するために使用され得る。Ｉ/Ｏバス６２８は、Ｉ/Ｏバス６２８と、内部データバス６２２、内部アドレスバス６２４および／または内部コマンドバス６２６との間で、データ信号、アドレス情報信号、及び他の信号をルーティングするＩ/Ｏ制御回路６２０に接続される。Ｉ/Ｏバス６２８は特にＣＡバス１０８を含み得る。ウェイクＩＤはＩ/Ｏバス６２８を介してＩ/Ｏ制御回路６２０に提供され得る。ウェイクＩＤは内部コマンドバス６２６およびコマンドレジスタ６３６を介して制御ロジック６１０にさらに提供され得る。アドレスレジスタ６２５は、一時的に格納するアドレス情報をＩ/Ｏ制御回路６２０によって提供され得る。Ｉ/Ｏ制御回路６２０は状態レジスタバス６３２を介して状態レジスタ６３４に接続される。状態レジスタ６３４に格納される状態ビットは、メモリ装置６００に提供される状態読み出しコマンドに応じてＩ/Ｏ制御回路６２０によって提供され得る。状態ビットは、メモリ及びその動作の様々な様子の状態状況（status condition）を示すための個々の値を有し得る。
【００２４】
メモリ装置６００は、メモリ装置６００の動作を制御するために、外部からか内部コマンドバス６２６を介して多数の制御信号６３８を受信する制御ロジック６１０も含む。制御信号６３８は任意の適切なインタフェースプロトコルを用いて実装され得る。例えば、制御信号６３８はダイナミックランダムアクセスメモリおよびフラッシュメモリ（例えばＮＡＮＤフラッシュ）で一般的なようにピンベースであっても良く、または、オペコードベースであっても良い。例示的な制御信号６３８は、クロック信号、読み出し／書き込み信号、クロックイネーブル信号、ウェイク信号などを含む。コマンドレジスタ６３６は、Ｉ/Ｏ制御回路６２０によって受信される情報を格納し、制御ロジック６１０に情報を提供するために、内部コマンドバス６２６に接続される。制御ロジック６１０は、例えば状態状況の変化に伴い状態ビットを更新するために、状態レジスタバス６３２を介してさらに状態レジスタ６３４にアクセスし得る。制御ロジック６１０は、メモリ装置６００の様々な回路に内部制御信号を提供するように構成され得る。例えば、メモリアクセスコマンド（例えば、読み出し、書き込み）を受信すると、制御ロジック６１０はメモリアクセス動作を行うために、様々なメモリアクセス回路を制御するための内部制御信号を提供し得る。様々なメモリアクセス回路は、メモリアクセス動作の間使用され、たいてい、行および列デコーダ、チャージポンプ回路、信号線ドライバ、データおよびキャッシュレジスタ、Ｉ／Ｏ回路ならびに他の回路を含み得る。制御ロジック６１０は低電力ウェイク回路６０６を含み得る。様々な実施形態では、低電力ウェイク回路６０６は、図３に関して上記した低電力ウェイクブロックに従って実装され得る。低電力ウェイク回路６０６は、制御信号６３８を介してＣＫＥ信号およびＷＡＫＥ信号を受信し、ウェイクＩＤも内部コマンドバス６２６を介して受信するように構成され得る。低電力ウェイク回路６０６は、メモリ装置６００の装置ＩＳが格納されている装置ＩＤ回路６０８にアクセスするようにさらに構成され得る。低電力ウェイク回路６０６は装置ＩＤをウェイクＩＤと比較でき、装置ＩＤがウェイクＩＤと一致すると判定すると、低電力状態終了動作を開始できる。
【００２５】
アドレスレジスタ６２５は、ブロック−行アドレス信号を行デコーダ６４０に提供し、列アドレス信号を列デコーダ６５０に提供する。行デコーダ６４０および列デコーダ６５０は、メモリ動作（例えば、読み出しおよび書き込み動作）のためのメモリセルのブロックを選択するために使用され得る。行デコーダ６４０および／または列デコーダ６５０は、メモリアレイ６６０中の１つ以上の信号線にバイアス信号を提供するように構成された１つ以上の信号線ドライバを含み得る。信号線ドライバはチャージポンプ回路６５４によって提供されたポンプ電圧（pumped voltage）で信号線を駆動させ得る。チャージポンプ回路６５４は、メモリ装置６００の動作の間（例えば、メモリアクセス動作の間）に使用される異なる電圧を提供し得る。チャージポンプ回路６５４によって提供された電圧は、メモリ装置６００に提供される電源供給電圧よりも高い電圧、メモリ装置６００に提供される参照電圧（例えば、グラウンド）よりも低い電圧、さらに、他の電圧を含み得る。
【００２６】
書き込み動作のために、行アドレス信号がアドレスバス６２４に印加された後で、Ｉ／Ｏ制御回路６２０は書き込みデータ信号をキャッシュレジスタ６７０にルーティングする。書き込みデータ信号は、各々がＩ／Ｏバス６２８の太さに対応した大きさを有する連続したセットとしてキャッシュレジスタ６７０に格納される。キャッシュレジスタ６７０は、アレイ６６０中のメモリセルの行もしくはページ全体のための書き込みデータ信号のセットを連続して格納する。格納された書き込みデータ信号の全ては、その後、アドレスバス６２４を通して接続されたブロック−行アドレスによって選択されたアレイ６６０中のメモリセルの行もしくはページへの書き込みのために使用される。同様に、読み出し動作の間、アドレスバス６２４を通して接続されたブロック−行アドレスによって選択されたメモリセルの行もしくはページからのデータ信号は、データレジスタ６８０に格納される。データレジスタ６８０およびキャッシュレジスタ６７０は、いくつかのページ動作のための１つのレジスタとして動作し得る。例えば、データレジスタ６８０に格納されたデータはキャッシュレジスタ６７０にも格納され得る。Ｉ／Ｏバス６２８の太さに対応した大きさのデータ信号のセットは、その後、連続してＩ／Ｏ制御回路６２０を介してデータレジスタ６８０および／またはキャッシュレジスタ６７０からＩ／Ｏバス６２８に転送される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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