(57)【要約】  画素ユニット、アレイ基板、表示装置、およびその製造方法を提供する。画素ユニットは、ドレイン電極を有するトランジスタと、前記ドレイン電極の表面に接している第１下部導電層と金属層とを有する画素電極と、前記トランジスタおよび前記第１下部導電層上に形成される平坦化層と、を備える。前記金属層は、前記平坦化層におけるビアホールを介して前記第１下部導電層に電気的に接続される。
2019522225.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン電極を有するトランジスタと、
前記ドレイン電極の表面に接している第１下部導電層と金属層とを有する画素電極と、
前記トランジスタおよび前記第１下部導電層上に形成される平坦化層と、を備え、
前記金属層は、前記平坦化層におけるビアホールを介して前記第１下部導電層に電気的に接続される
画素ユニット。
【請求項２】
前記第１下部導電層は、前記ドレイン電極の全表面を被覆する
請求項１に記載の画素ユニット。
【請求項３】
前記第１下部導電層は、前記ドレイン電極の１つまたは２つ以上の側壁をさらに被覆する
請求項２に記載の画素ユニット。
【請求項４】
前記トランジスタのソース電極上に形成される第２下部導電層をさらに備え、
前記第２下部導電層は、前記ソース電極の全表面および１つまたは２つ以上の側壁を被覆する
請求項１に記載の画素ユニット。
【請求項５】
前記第２下部導電層は、前記ソース電極に接続されたデータ回線をさらに被覆する
請求項４に記載の画素ユニット。
【請求項６】
前記トランジスタのゲート電極に接続されたゲート回線を被覆するように形成される第３下部導電層をさらに備える
請求項１に記載の画素ユニット。
【請求項７】
前記金属層は、金属銀層である
請求項１から６のいずれか一項に記載の画素ユニット。
【請求項８】
前記画素電極は、前記金属層上に形成される上部導電層をさらに有し、
前記上部導電層は、前記金属層を被覆する
請求項１から６のいずれか一項に記載の画素ユニット。
【請求項９】
基板と、
前記基板上にある請求項１から８のいずれか一項に記載の画素ユニットの少なくとも１つと、を備える
アレイ基板。
【請求項１０】
請求項９に記載のアレイ基板を備える表示装置。
【請求項１１】
画素ユニットを製造する方法であって、
ドレイン電極を有するトランジスタを形成する工程と、
前記ドレイン電極を被覆するように、前記ドレイン電極の表面に接している第１下部導電層を形成する工程と、
前記トランジスタおよび前記第１下部導電層上に平坦化層を形成する工程と、
前記第１下部導電層を露出させるように、前記平坦化層にビアホールを形成する工程と、
前記平坦化層上に金属層を形成するとともに、前記ビアホールを介して前記金属層を前記第１下部導電層に電気的に接続する工程と、を含む
方法。
【請求項１２】
前記第１下部導電層は、前記ドレイン電極の全表面および１つまたは２つ以上の側壁を被覆するように形成される
請求項１１に記載の方法。
【請求項１３】
前記第１下部導電層を形成する工程は、
トランジスタ上に導電フィルムを形成するステップと、
前記導電フィルムをパターニングして前記ドレイン電極上に前記第１下部導電層を形成するステップと、を含む
請求項１１または１２に記載の方法。
【請求項１４】
前記トランジスタのソース電極を被覆するように、前記ソース電極上に第２下部導電層を形成する工程をさらに含む
請求項１３に記載の方法。
【請求項１５】
前記第２下部導電層は、一段階のパターニング処理において前記第１下部導電層と同時に形成される
請求項１４に記載の方法。
【請求項１６】
前記第２下部導電層は、前記ソース電極の全上面およびすべての側壁を被覆するように形成される
請求項１３に記載の方法。
【請求項１７】
前記第２下部導電層は、前記ソース電極に接続されたデータ回線をさらに被覆するように形成される
請求項１６に記載の方法。
【請求項１８】
前記トランジスタのゲート電極に接続されたゲート回線を被覆するように、前記ゲート回線上に第３下部導電層を形成する工程をさらに含む
請求項１３に記載の方法。
【請求項１９】
前記第３下部導電層は、パターン形成過程において前記第１下部導電層と同時に形成される
請求項１８に記載の方法。
【請求項２０】
前記金属層を被覆するように、前記金属層上に上部導電層を形成する工程をさらに含む
請求項１１から１９のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１６年５月１６日に出願された中国特許出願第２０１６１０３２３５９３．４号の優先権を主張し、上記出願の全ての内容は参照により本明細書の一部として組み込まれた。
【０００２】
本発明は、概して表示技術に関わる分野に関し、特に、画素ユニット、アレイ基板、表示装置、およびその製造方法に関する。
【背景技術】
【０００３】
従来の表示装置に適用されるアレイ基板において、画素電極は、平坦化層にビアホールを介してトランジスタのドレイン電極に電気的に接続されている。しかしながら、このように、小さい接触面積を有することで、下部導電層とドレイン電極との間の接触抵抗が高くなる場合がある。これにより、トランジスタで生成された実効電流が小さく、表示装置全体の消費電力が大きくなる。
【０００４】
本発明に係る画素ユニット、アレイ基板、表示装置、およびその製造方法は、１つ以上の上述した問題または他の問題を解決するためになされるものである。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明に係るいくつかの実施形態によれば、画素ユニット、アレイ基板、表示装置、およびその製造方法が提供されている。
【０００６】
本発明の一態様は、ドレイン電極を有するトランジスタと、前記ドレイン電極の表面および金属層に接している第１下部導電層を有する画素電極と、前記トランジスタおよび前記第１下部導電層上に形成される平坦化層と、を備える画素ユニットを提供する。前記金属層は、前記平坦化層におけるビアホールを介して前記第１下部導電層に電気的に接続される。
【０００７】
いくつかの実施形態では、前記第１下部導電層は、前記ドレイン電極の全表面を被覆する。
【０００８】
いくつかの実施形態では、前記第１下部導電層は、前記ドレイン電極の１つまたは２つ以上の側壁をさらに被覆する。
【０００９】
いくつかの実施形態では、前記画素ユニットは、前記トランジスタのソース電極上に形成される第２下部導電層をさらに備える。前記第２下部導電層は、前記ソース電極の全表面および１つまたは２つ以上の側壁を被覆する。
【００１０】
いくつかの実施形態では、前記第２下部導電層は、前記ソース電極に接続されたデータ回線をさらに被覆する。
【００１１】
いくつかの実施形態では、前記画素ユニットは、前記トランジスタのゲート電極に接続されたゲート回線を被覆するように形成される第３下部導電層をさらに備える。
【００１２】
いくつかの実施形態では、前記金属層は、金属銀層である。
【００１３】
いくつかの実施形態では、前記画素電極は、前記金属層上に形成される上部導電層をさらに有する。前記上部導電層は、前記金属層を被覆する。
【００１４】
本発明の別の態様は、基板と、前記基板上にある上記した画素ユニットの少なくとも１つと、を備えるアレイ基板を提供する。
【００１５】
本発明の別の態様は、上気したアレイ基板を備える表示装置を提供する。
【００１６】
本開示の別の態様は、ドレイン電極を有するトランジスタを形成する工程と、前記ドレイン電極を被覆するように、前記ドレイン電極の表面に接している第１下部導電層を形成する工程と、前記トランジスタおよび前記第１下部導電層上に平坦化層を形成する工程と、前記第１下部導電層を露出させるように、前記平坦化層にビアホールを形成する工程と、前記平坦化層上に金属層を形成するとともに、前記ビアホールを介して前記金属層を前記第１下部導電層に電気的に接続する工程と、を含む、画素ユニットを製造する方法を提供する。
【００１７】
いくつかの実施形態では、前記第１下部導電層は、前記ドレイン電極の全表面および１つまたは２つ以上の側壁を被覆するように形成される。
【００１８】
いくつかの実施形態では、前記第１下部導電層を形成する工程は、トランジスタ上に導電フィルムを形成するステップと、前記導電フィルムをパターニングして前記ドレイン電極上に前記第１下部導電層を形成するステップと、を含む。
【００１９】
いくつかの実施形態では、前記方法は、前記トランジスタのソース電極を被覆するように、前記ソース電極上に第２下部導電層を形成する工程をさらに含む。
【００２０】
いくつかの実施形態では、前記第２下部導電層は、一段階のパターニング処理において前記第１下部導電層と同時に形成される。
【００２１】
いくつかの実施形態では、前記第２下部導電層は、前記ソース電極の全上面およびすべての側壁を被覆するように形成される。
【００２２】
いくつかの実施形態では、前記第２下部導電層は、前記ソース電極に接続されたデータ回線をさらに被覆するように形成される。
【００２３】
いくつかの実施形態では、前記方法は、前記トランジスタのゲート電極に接続されたゲート回線を被覆するように、前記ゲート回線上に第３下部導電層を形成する工程をさらに含む。
【００２４】
いくつかの実施形態では、前記第３下部導電層は、パターン形成過程において前記第１下部導電層と同時に形成される。
【００２５】
いくつかの実施形態では、本方法は、前記金属層を被覆するように、前記金属層上に上部導電層を形成する工程をさらに含む。
【００２６】
当業者にとっては、本開示における明細書、特許請求の範囲、または図面を踏まえて、本発明が他の態様として実施することができることは明らかである。
【００２７】
本発明の様々な目的、特徴および利点は、本発明の詳細な説明および付随する図面からより完全に理解される。付随する図面における同様の構成要素については、同様の符号を付している。なお、付随する図面は、様々な実施形態に従って図解するためだけに示されたものであり、本発明の範囲を制限するためのものではない。
【図面の簡単な説明】
【００２８】
【図１】図１は、アレイ基板を模式的に示す断面構造図である。
【図２】図２は、本発明の実施形態に係る例示的な画素ユニットを模式的に示す断面構造図である。
【図３】図３は、本発明の他の実施形態に係る別の例示的な画素ユニットを模式的に示す断面構造図である。
【図４】図４は、本発明の他の実施形態に係る別の例示的な画素ユニットを模式的に示す断面構造図である。
【図５】図５は、本発明の実施形態に係る例示的な画素ユニットの製造工程を示すフローチャートである。
【図６】図６は、本発明の他の実施形態に係る別の例示的な画素ユニットの製造工程を示すフローチャートである。
【図７】図７は、本発明の他の実施形態に係る別の例示的な画素ユニットの製造工程を示すフローチャートである。
【図８】図８は、本発明の他の実施形態に係る別の例示的な画素ユニットの製造工程を示すフローチャートである。
【発明を実施するための形態】
【００２９】
以下、本発明の実施例について、本発明を完全に理解して実施し、かつ本発明効果を実現することができるように、図面を参照しながら詳細的に説明する。なお、以下の説明は、例示の目的で提供されたものに過ぎず、本発明を制限するためのものではない。
【００３０】
本発明の様々な実施形態または実施形態における様々な特徴は、矛盾しない限り、組み合わせまたは並べ替えることができる。本発明の精神または範囲から逸脱しない種々なる修正、均等物、改良などは、本発明の範囲に包まれ、当業者に理解され得る。
【００３１】
各種の実施形態によれば、本発明は、画素ユニットおよびその製造方法、並びに関連するアレイ基板および表示装置を提供する。例としては、アレイ基板は、表示画面を駆動させて画像を表示するように、アクティブマトリックス型液晶表示装置、アクティブマトリックス型有機発光表示装置などのような表示装置に適用可能である。
【００３２】
図１に示すように、アレイ基板は、ベース基板１と、ベース基板１上に設けられた複数の画素ユニットと、を含む。各画素ユニットは、トランジスタ２と、画素電極３と、トランジスタ２と画素電極との間に位置する平坦化層４と、を含む。平坦化層４は、ビアホールを有する。画素電極３は、通常、下部導電層３１、金属層３２、上部導電層３３がこの順に積層された３つの層を含む。下部導電層３１は、ビアホールを介してトランジスタ２のドレイン電極２１に電気的に接続される。
【００３３】
しかしながら、下部導電層３１とドレイン電極２１とが唯一のビアホールを介して電気的に接続されているので、下部導電層３１とドレイン電極２１との接触面積は通常小さく、その結果、画素電極３とドレイン電極２１との間の接触抵抗は高くなる。従って、トランジスタ２による実効電流が小さく、表示装置全体の消費電力が大きくなる。
【００３４】
図２は、本発明の実施形態に係る例示的な画素ユニットを模式的に示す断面構造図である。
【００３５】
図示されるように、画素ユニットは、トランジスタ２と、画素電極３と、平坦化層４と、画素定義層５と、を含む。
【００３６】
トランジスタ２には、ドレイン電極２１と、活性層２２と、ゲート絶縁層２３と、ゲート電極２４と、中間絶縁層２５と、ソース電極２６とが含まれる。
【００３７】
画素電極３には、第１下部導電層３１１と、金属層３２と、上部導電層３３とが含まれる。
【００３８】
第１下部導電層３１１は、トランジスタ２のドレイン電極２１上に形成される。第１下部導電層３１１は、ドレイン電極２１を完全に被覆することができる。
【００３９】
平坦化層４は、トランジスタ２および第１下部導電層３１１上に形成される。平坦化層４には、ビアホールが形成される。
【００４０】
金属層３２および上部導電層３３は、平坦化層４上に逐次的に形成される。金属層３２は、ビアホールを介して第１下部導電層３１１に電気的に接続される。
【００４１】
ゲート絶縁層２３は、活性層２２上に形成される。
【００４２】
ゲート電極２４は、ゲート絶縁層２３上に形成される。
【００４３】
中間絶縁層２５あるいは中間誘電体層は、ゲート電極２４上に形成される。中間絶縁層２５には、ビアホールが２つある。２つのビアホールもゲート絶縁層２３を貫通する。ゲート絶縁層２３の下方にある活性層２２は、２つのビアホールを介して露出する。
【００４４】
中間絶縁層２５には、ソース電極２６とドレイン電極２１とがそれぞれ形成される。ソース電極２６は、一方のビアホールを介して活性層２２に電気的に接続される。ドレイン電極２５は、他方のビアホールを介して活性層２２に電気的に接続される。
【００４５】
いくつかの実施形態では、画素電極３は、第１下部導電層３１１、金属層３２、および金属層３２を被覆する上部導電層３３である３つの層を含む。設計的または機能的ニーズに応じて、他の実施形態では、画素電極３は、第１下部導電層３１１および金属層３２である２つの層だけを含んでもよい。
【００４６】
なお、ドレイン電極２１上に画素電極３の第１下部導電層３１１被覆させることで、第１下部導電層３１１とドレイン電極２１との接触面積は大きくなる。このように、接触抵抗は減少され、実効電流は拡大され、表示装置の消費電力は減る。
【００４７】
さらに、第１下部導電層３１１とドレイン電極２１との接触面積が大きくなるため、第１下部導電層３１１とドレイン電極２１との間の接着力を向上させることが可能である。従って、第１下部導電層３１１が小さ過ぎる接触面積に起因してドレイン電極２１から脱落することを防止可能になる。
【００４８】
また、本発明に係る画素ユニットの製造工程において、画素電極３の第１下部導電層３１１は、平坦化層４を形成する前に形成される。そして、金属層３２と画素電極３の上部導電層３３は、平坦化層４上に一段階のパターニング処理によって得られる。画素電極３の第１下部導電層３１１、金属層３２および上部導電層３３が平坦化層４の形成後で一段階のパターニング処理によって得られる、従来の製造工程に比べると、本発明に係る製造工程は、平坦化層４上にエッチングされるべき層の層数を減少させることができる。従って、エッチング処理において、金属層３２および上部導電層３３の寸法、またはエッチング速度は、より好適的に制御される。
【００４９】
図３に示すように、本発明の他の実施形態に係る別の例示的な画素ユニットの断面構造図は模式的に示される。
【００５０】
図示されるように、第１下部導電層３１１は、ドレイン電極２１の上面全体およびすべての側壁を被覆することができる。なお、図３は、画素ユニットの断面構造図であるので、ドレイン電極２１の上面および２つの側壁のみを図示する。図３には、ドレイン電極２１の他の側壁が図示されていない。
【００５１】
いくつかの実施形態では、第１下部導電層３１１の材料は、インジウムスズ酸化物（ＩＴＯ）などの透明導電材料となり得る。
【００５２】
従来の画素ユニットでは、金属層３２は通常、金属銀層である。トランジスタ２のドレイン電極２１は、金属アルミニウムを含有する。平坦化層４は、ドレイン電極２１上に形成されるが、ドレイン電極２１のすべての側壁を被覆していない。従って、ドレイン電極２１の平坦化層４によって被覆されていない側壁は、外部に露出する。金属層３２をエッチングするパターニング処理において、ドレイン電極２１の側壁における露出した金属アルミニウムは、エッチング液によって金属層３２の金属銀と反応する。従って、金属層３２から一定量の金属銀が失われることで、画素電極３の欠陥を引き起こすとともに、ドレイン電極２１の欠陥を引き起こして、トランジスタ２の欠陥をもたらす。
【００５３】
本発明に係る画素ユニットによれば、第１下部導電層３１１は、ドレイン電極２１の上面全体およびすべての側壁を被覆するように形成される。このように、第１下部導電層３１１とドレイン電極２１との接触面積を増やすだけでなく、ドレイン電極２１の金属アルミニウムと金属層３２の金属銀との電気化学作用も防止される。そのため、トランジスタ２および画素電極３の品質を確保することができる。
【００５４】
図４に示すように、本発明の他の実施形態に係る別の例示的な画素ユニットの断面構造図は模式的に示される。
【００５５】
図示されるように、トランジスタ２のソース電極２６と平坦化層４との間には、第２導電層３１２が形成される。第２導電層３１２は、トランジスタ２のソース電極２６を被覆することができる。
【００５６】
具体的には、第２下部導電層３１２は、ソース電極２６の上面全体およびすべての側壁を被覆することができる。なお、図４は、画素ユニットの断面構造図であるので、ソース電極２６の上面および２つの側壁のみを図示する。図４には、ソース電極２６の他の側壁が図示されていない。
【００５７】
いくつかの実施形態では、第２下部導電層３１２の材料は、インジウムスズ酸化物（ＩＴＯ）などの透明導電材料となり得る。
【００５８】
従来の画素ユニットでは、ソース電極２６の材料は、ドレイン電極２１と同じく、金属アルミニウムを含有する。平坦化層４は、ソース電極２６上に形成されるが、ソース電極２６のすべての側壁を被覆していない。従って、ソース電極２６の平坦化層４によって被覆されていない側壁は、外部に露出する。金属層３２をエッチングするパターニング処理において、ソース電極２６の側壁における露出した金属アルミニウムは、エッチング液によって金属層３２の金属銀と反応する。従って、金属層３２から一定量の金属銀が失われることで、画素電極３の欠陥を引き起こすとともに、ソース電極２６の欠陥を引き起こして、トランジスタ２の欠陥をもたらす。
【００５９】
本発明に係る画素ユニットによれば、第１下部導電層３１１の形成する際には、ソース電極２６と平坦化層４との間に、第２下部導電層３１２も同時に形成される。第２下部導電層３１２は、ソース電極２６の上面全体およびすべての側壁を被覆するように形成される。このように、第２下部導電層３１２とソース電極２６との接触面積を増やすだけでなく、ソース電極２６の金属アルミニウムと金属層３２の金属銀との電気化学作用も防止される。そのため、トランジスタ２および画素電極３の品質を確保することができる。
【００６０】
いくつかの実施形態では、第２下部導電層３１２はさらに、トランジスタ２のソース電極２６に接続されたデータ回線を被覆できる。
【００６１】
画素ユニットを形成するための従来の製造工程において、トランジスタ２のソース電極２６およびソース電極２６に接続されたデータ回線は、１つのパターニング処理によって同時に形成される。データ回線の材料は、ソース電極２６と同じく、金属アルミニウムを含有する。しかしながら、平坦化層４は、データ回線を被覆していない。従って、データ線は外部に露出する。金属層３２をエッチングするパターニング処理において、データ回線の露出した金属アルミニウムは、エッチング液によって金属層３２の金属銀と反応する。従って、金属層３２から一定量の金属銀が失われることで、画素電極３の欠陥を引き起こすとともに、データ回線の欠陥を引き起こして、トランジスタ２の欠陥をもたらす。
【００６２】
本発明に係る画素ユニットによれば、第２下部導電層３１２は、ソース電極２６の上面全体およびすべての側壁、並びにソース電極２６に接続されたデータ回線を被覆するように形成される。このように、データ回線の金属アルミニウムと金属層３２の金属銀との電気化学作用は防止される。そのため、トランジスタ２および画素電極３の品質を確保することができる。
【００６３】
いくつかの実施形態では、第１下部導電層３１１と第２下部導電層３１２とは、一段階のパターニング処理によって同時に形成される。さらに、トランジスタ２のソース電極２６およびドレイン電極２１、並びにソース電極に接続されたデータ回線を形成するためのマスクは、一段階のパターニング処理において用いられる。
【００６４】
トランジスタ２のソース電極２６およびドレイン電極２１、並びにソース電極に接続されたデータ回線が一段階のパターニング処理において１つのマスクを用いて形成される場合は多い。本発明に係る画素ユニットによれば、第１下部導電層３１１は、ドレイン電極２１を被覆しており、第２下部導電層３１２は、ソース電極２６およびソース電極に接続されたデータ回線を被覆する。従って、トランジスタ２のソース電極２６およびドレイン電極２１に、かつソース電極に接続されたデータ回線に導電層を覆った後、トランジスタ２のソース電極２６およびドレイン電極２１、並びにソース電極に接続されたデータ回線をパターニングするための同一のマスクによって、トランジスタ２のソース電極２６およびドレイン電極２１、並びにソース電極に接続されたデータ回線の同じパターンが形成される。
【００６５】
パターンの線幅は、露光処理への調整によって同時に制御される。このように、第１下部導電層３１１は、ドレイン電極２１の上面全体だけでなく、ドレイン電極２１のすべての側壁を被覆することが可能である。同様に、第２下部導電層３１２は、ソース電極２６の上面全体だけでなく、ソース電極２６のすべての側壁とソース電極２６に接続されたデータ回線とも被覆することが可能である。
【００６６】
それで、トランジスタ２のソース電極２６およびドレイン電極２１、並びにソース電極に接続されたデータ回線をパターニングするための同一のマスクを繰り返し利用することで、マスクのコストが減少される。
【００６７】
いくつかの他の実施形態では、必要に応じて、第１下部導電層３１１と第２下部導電層３１２とは、２つのパターニング処理によって形成されてもよい。
【００６８】
いくつかの実施形態では、第３下部導電層（図示せず）は、トランジスタ２のゲート電極２４に接続されたゲート回線上に形成される。第３下部導電層は、トランジスタ２のゲート電極２４に接続されたゲート回線を被覆することができる。第３下部導電層の材料は、インジウムスズ酸化物（ＩＴＯ）などの透明導電材料となり得る。
【００６９】
画素ユニットを形成するための従来の製造工程において、トランジスタ２のゲート電極２４およびゲート電極２４に接続されたゲート回線は、１つのパターニング処理によって同時に形成される。ゲート回線の材料は、ゲート電極２４と同じく、金属アルミニウムを含有する。しかしながら、平坦化層４は、ゲート回線を被覆していない。従って、ゲート回線は外部に露出する。金属層３２をエッチングするパターニング処理において、ゲート回線の露出した金属アルミニウムは、エッチング液によって金属層３２の金属銀と反応する。従って、金属層３２から一定量の金属銀が失われることで、画素電極３の欠陥を引き起こすとともに、ゲート回線の欠陥を引き起こして、トランジスタ２の欠陥をもたらす。
【００７０】
本発明に係る画素ユニットによれば、第３下部導電層は、ゲート電極２４に接続されたゲート回線を被覆するように形成される。このように、ゲート回線の金属アルミニウムと金属層３２の金属銀との電気化学作用は防止される。そのため、トランジスタ２および画素電極３の品質を確保することができる。
【００７１】
いくつかの実施形態では、第１下部導電層３１１、第２下部導電層３１２、および第３下部導電層は、一段階のパターニング処理によって同時に形成される。いくつかの他の実施形態では、必要に応じて、第１下部導電層３１１、第２下部導電層３１２、および第３下部導電層は、異なるパターニング処理によって形成されてもよい。
【００７２】
なお、ドレイン電極２１上に画素電極３の第１下部導電層３１１被覆させることで、第１下部導電層３１１とドレイン電極２１との接触面積を増やすことができる。このように、接触抵抗が低減され、実効電流が拡大され、表示装置の消費電力は減る。第１下部導電層３１１とドレイン電極２１との接触面積が大きくなるため、第１下部導電層３１１とドレイン電極２１との間の接着力を向上させることが可能である。従って、第１下部導電層３１１が小さ過ぎる接触面積に起因してドレイン電極２１から脱落することを防止可能になる。
【００７３】
また、本発明に係る画素ユニットの製造工程において、画素電極３の第１下部導電層３１１は、平坦化層４を形成する前に形成される。そして、金属層３２と画素電極３の上部導電層３３は、平坦化層４上に一段階のパターニング処理によって得られる。画素電極３の第１下部導電層３１１、金属層３２および上部導電層３３が平坦化層４の形成後で一段階のパターニング処理によって得られる、従来の製造工程に比べると、本発明に係る製造工程は、平坦化層４上にエッチングされるべき層の層数を減少させることができる。従って、エッチング処理において、金属層３２および上部導電層３３の寸法、またはエッチング速度は、より好適的に制御される。
【００７４】
さらに、本発明に係る画素ユニットは、第１下部導電層３１１と、第２下部導電層３１２と、第３下部導電層と、を含む。第１下部導電層３１１は、ドレイン電極２１上面全体およびすべての側壁を被覆するように形成される。第２下部導電層３１２は、ソース電極２６の上面全体およびすべての側壁、並びにソース電極に接続されたデータ回線を被覆するように形成される。第３下部導電層は、ゲート電極に接続されたゲート回線を被覆するように形成される。このように、ドレイン電極２１、ソース電極２６、データ回線、ゲート電極２４、またはゲート回線の金属アルミニウムと金属層３２の金属銀との電気化学作用も防止される。そのため、トランジスタ２および画素電極３の品質を確保することができる。
【００７５】
本発明の別の態様はアレイ基板を提供する。アレイ基板は、ベース基板１と、ベース基板１上にある少なくとも１つの画素ユニットと、を含む。画素ユニットは、図２〜４に合わせて説明された上述の画素ユニットのいずれかとなり得る。
【００７６】
本発明に係るアレイ基板の画素ユニットの各々は、ドレイン電極２１上に画素電極３の第１下部導電層３１１被覆させることで、第１下部導電層３１１とドレイン電極２１との接触面積が増加する。このように、接触抵抗は減少され、実効電流が拡大され、表示装置の消費電力は減る。第１下部導電層３１１とドレイン電極２１との接触面積が大きくなるため、第１下部導電層３１１とドレイン電極２１との間の接着力を向上させることが可能である。従って、第１下部導電層３１１が小さ過ぎる接触面積に起因してドレイン電極２１から脱落することを防止可能になる。
【００７７】
また、本発明に係るアレイ基板の製造工程において、画素ユニットの各々は、平坦化層４の形成する前に画素電極３の第１下部導電層３１１が形成される。そして、金属層３２と画素電極３の上部導電層３３とは、平坦化層４上に一段階のパターニング処理によって得られる。画素電極３の第１下部導電層３１１、金属層３２および上部導電層３３が平坦化層４の形成後で一段階のパターニング処理によって得られる、従来の製造工程に比べると、本発明に係る製造工程は、平坦化層４上にエッチングされるべき層の層数を減少させることができる。従って、エッチング処理において、金属層３２および上部導電層３３の寸法、またはエッチング速度は、より好適的に制御される。
【００７８】
さらに、本発明に係るアレイ基板の画素ユニットの各々は、第１下部導電層３１１と、第２下部導電層３１２と、第３下部導電層と、を含む。第１下部導電層３１１は、ドレイン電極２１上面全体およびすべての側壁を被覆するように形成される。第２下部導電層３１２は、ソース電極２６の上面全体およびすべての側壁、並びにソース電極に接続されたデータ回線を被覆するように形成される。第３下部導電層は、ゲート電極に接続されたゲート回線を被覆するように形成される。このように、ドレイン電極２１、ソース電極２６、データ回線、ゲート電極２４、またはゲート回線の金属アルミニウムと金属層３２の金属銀との電気化学作用も防止される。そのため、トランジスタ２および画素電極３の品質を確保することができる。
【００７９】
本発明の別の態様は、表示装置を提供する。表示装置は、アクティブマトリックス型液晶表示装置、やアクティブマトリックス型有機発光表示装置であってもよい。表示装置には、上記したアレイ基板が含まれる。
【００８０】
具体的には、表示装置は、液晶パネル、電子ペーパー、ＯＬＥＤパネル、携帯電話、タブレットコンピュータ、テレビ、モニタ、ラップトップ、デジタルフォトフレーム、ナビゲーターなどの任意の表示機能付き製品や部品となり得る。
【００８１】
図４に示すように、表示装置がアクティブマトリックス型有機発光表示装置である場合、画素定義層５は、各画素ユニットの画素電極３上に形成される。そして、発光層は、画素定義層５上に形成される。このように、表示装置は、画像を表示できる。
【００８２】
本発明に係る表示装置の画素ユニットの各々は、ドレイン電極２１上に画素電極３の第１下部導電層３１１被覆させることで、第１下部導電層３１１とドレイン電極２１との接触面積が増加する。このように、接触抵抗は減少され、実効電流が拡大され、表示装置の消費電力は減る。第１下部導電層３１１とドレイン電極２１との接触面積が大きくなるため、第１下部導電層３１１とドレイン電極２１との間の接着力を向上させることが可能である。従って、第１下部導電層３１１が小さ過ぎる接触面積に起因してドレイン電極２１から脱落することを防止可能になる。
【００８３】
また、本発明に係る表示装置の製造工程において、画素ユニットの各々は、平坦化層４の形成する前に画素電極３の第１下部導電層３１１が形成される。そして、金属層３２と画素電極３の上部導電層３３とは、平坦化層４上に一段階のパターニング処理によって得られる。画素電極３の第１下部導電層３１１、金属層３２および上部導電層３３が平坦化層４の形成後で一段階のパターニング処理によって得られる、従来の製造工程に比べると、本発明に係る製造工程は、平坦化層４上にエッチングされるべき層の層数を減少させることができる。従って、エッチング処理において、金属層３２および上部導電層３３の寸法、またはエッチング速度は、より好適的に制御される。
【００８４】
さらに、本発明に係る画素ユニットは、第１下部導電層３１１と、第２下部導電層３１２と、第３下部導電層と、を含む。第１下部導電層３１１は、ドレイン電極２１上面全体およびすべての側壁を被覆するように形成される。第２下部導電層３１２は、ソース電極２６の上面全体およびすべての側壁、並びにソース電極に接続されたデータ回線を被覆するように形成される。第３下部導電層は、ゲート電極に接続されたゲート回線を被覆するように形成される。このように、ドレイン電極２１、ソース電極２６、データ回線、ゲート電極２４、またはゲート回線の金属アルミニウムと金属層３２の金属銀との電気化学作用も防止される。そのため、トランジスタ２および画素電極３の品質を確保することができる。
【００８５】
図５に示すように、本発明の実施形態に係る例示的な画素ユニットの製造工程のフローチャートは示される。
【００８６】
図示されるように、画素ユニットの製造工程は、以下のステップを含む。
【００８７】
ステップ１０１では、トランジスタ２は、ベース基板１上に形成される。
【００８８】
図２に示すように、トランジスタ２を形成するステップは、ベース基板１上に活性層２２を形成することと、活性層２２上にゲート絶縁層２３を形成することと、ゲート絶縁層２３上にゲート電極２４を形成することと、ゲート電極２４上に中間絶縁層２５を形成することと、中間絶縁層２５に、ゲート絶縁層２３を貫通するビアホールを２つ形成しており、ただし、その２つのビアホールを介して、活性層２２の下方にあるゲート絶縁層２３が露出することと、中間絶縁層２５上に、中間絶縁層２５における一方のビアホールを介して活性層２２に電気的に接続されるソース電極２６と、中間絶縁層２５における他方のビアホールを介して活性層２２に電気的に接続されるドレイン電極２１と、を形成することと、を含む。
【００８９】
ステップ１０２では、第１下部導電層３１１は、トランジスタ２のドレイン電極２１条に形成される。第１下部導電層３１１は、ドレイン電極２１を完全に被覆するように形成される。
【００９０】
図２に示すように、第１下部導電層３１１は、一段階のパターニング処理によって形成される。具体的には、導電フィルムはトランジスタ２上に形成され、フォトレジストフィルムは導電フィルムに塗布される。フォトレジストフィルムが塗布された導電フィルムは、過剰な導電フィルムを除去するように、露光、現像、エッチングされる。残りのフォトレジストフィルムは剥離可能である。このように、第１下部導電層３１１は、トランジスタ２のドレイン電極２１上に形成されて、ドレイン電極２１を被覆する。
【００９１】
ステップ１０３では、平坦化層４は、トランジスタ２および第１下部導電層３１１上に形成される。ビアホールは、平坦化層４に形成される。
【００９２】
具体的には、一段階のパターニング処理は、トランジスタ２における平坦化層４およびビアホールと、第１下部導電層３１１とを形成するように用いられる。
【００９３】
ステップ１０４では、金属層３２および上部導電層３３は、平坦化層４上に逐次的に形成される。金属層４は、ビアホールを介して第１下部導電層３１１に電気的に接続される。
【００９４】
具体的には、一段階のパターニング処理は、金属層３２と上部導電層３３を同時に形成するように用いられる。
【００９５】
いくつかの実施形態では、画素電極３は、第１下部導電層３１１、金属層３２、および金属層３２を被覆する上部導電層３３である３つの層を含む。設計的または機能的ニーズに応じて、他の実施形態では、画素電極３は、第１下部導電層３１１および金属層３２である２つの層だけを含んでもよい。画素電極３に２つの層が含まれると、ステップ１０４は、平坦化層４上に金属層３２を形成することになる。金属層３２は、ビアホールを介して第１下部導電層３１１に電気的に接続される。
【００９６】
なお、ドレイン電極２１上に画素電極３の第１下部導電層３１１被覆させることで、第１下部導電層３１１とドレイン電極２１との接触面積は大きくなる。このように、接触抵抗は減少され、実効電流は拡大され、表示装置の消費電力は減る。
【００９７】
さらに、第１下部導電層３１１とドレイン電極２１との接触面積が大きくなるため、第１下部導電層３１１とドレイン電極２１との間の接着力を向上させることが可能である。従って、第１下部導電層３１１が小さ過ぎる接触面積に起因してドレイン電極２１から脱落することを防止可能になる。
【００９８】
また、本発明に係る画素ユニットの製造工程において、画素電極３の第１下部導電層３１１は、平坦化層４を形成する前に形成される。そして、金属層３２と画素電極３の上部導電層３３は、平坦化層４上に一段階のパターニング処理によって得られる。画素電極３の第１下部導電層３１１、金属層３２および上部導電層３３が平坦化層４の形成後で一段階のパターニング処理によって得られる、従来の製造工程に比べると、本発明に係る製造工程は、平坦化層４上にエッチングされるべき層の層数を減少させることができる。従って、エッチング処理において、金属層３２および上部導電層３３の寸法、またはエッチング速度は、より好適的に制御される。
【００９９】
さらに、図３に示すように、第１下部導電層３１１は、ドレイン電極２１の上面全体およびすべての側面を被覆するように、ステップ１０２において形成される。そして、第１下部導電層３１１の材料は、インジウムスズ酸化物（ＩＴＯ）などの透明導電材料となり得る。
【０１００】
従来の画素ユニットでは、金属層３２は通常、金属銀層である。トランジスタ２のドレイン電極２１は、金属アルミニウムを含有する。平坦化層４は、ドレイン電極２１上に形成されるが、ドレイン電極２１のすべての側壁を被覆していない。従って、ドレイン電極２１の平坦化層４によって被覆されていない側壁は、外部に露出する。金属層３２をエッチングするパターニング処理において、ドレイン電極２１の側壁における露出した金属アルミニウムは、エッチング液によって金属層３２の金属銀と反応する。従って、金属層３２から一定量の金属銀が失われることで、画素電極３の欠陥を引き起こすとともに、ドレイン電極２１の欠陥を引き起こして、トランジスタ２の欠陥をもたらす。
【０１０１】
本発明に係る製造工程によれば、第１下部導電層３１１は、ドレイン電極２１の上面全体およびすべての側壁を被覆するように形成される。このように、第１下部導電層３１１とドレイン電極２１との接触面積を増やすだけでなく、ドレイン電極２１の金属アルミニウムと金属層３２の金属銀との電気化学作用も防止される。そのため、トランジスタ２および画素電極３の品質を確保することができる。
【０１０２】
図６に示すように、本発明の他の実施形態に係る別の例示的な画素ユニットの製造工程のフローチャートは示される。図示されるように、図５におけるステップ１０２は、さらに以下のサブステップを含む。
【０１０３】
サブステップ１０２１では、導電フィルムは、トランジスタ２上に形成される。具体的には、導電フィルムは、任意の適切な堆積方法によってトランジスタ２に堆積される。
【０１０４】
サブステップ１０２２では、第１下部導電層は、導電フィルムへの一段階のパターニング処理によって、トランジスタ２のドレイン電極２１上に形成される。
【０１０５】
図７に示すように、本発明の他の実施形態に係る別の例示的な画素ユニットの製造工程のフローチャートは示される。
【０１０６】
図示されるように、図６におけるステップ１０２２は、トランジスタ２のソース電極２６と平坦化層４との間に第２導電層３１２を形成することをさらに含む。第２導電層３１２および第１導電層３１１は、一段階のパターニング処理によって形成される。第２導電層３１２は、トランジスタ２のソース電極２６を被覆可能である。第２下部導電層３１２の材料は、インジウムスズ酸化物（ＩＴＯ）などの透明導電材料となり得る。
【０１０７】
具体的には、導電フィルムはトランジスタ２上に形成され、フォトレジストフィルムは導電フィルムに塗布される。フォトレジストフィルムが塗布された導電フィルムは、過剰な導電フィルムを除去するように、露光、現像、エッチングされる。残りのフォトレジストフィルムは剥離可能である。このように、第１下部導電層３１１および第２下部導電層３１１は、形成される。第１下部導電層３１１は、ドレイン電極２１の上面全体およびすべての側壁を被覆できる。第２下部導電層３１２は、ソース電極２６の上面全体およびすべての側壁を被覆できる。
【０１０８】
いくつかの他の実施形態では、必要に応じて、第１下部導電層３１１と第２下部導電層３１２とは、２つのパターニング処理によって形成されてもよい。
【０１０９】
従来の画素ユニットでは、ソース電極２６の材料は、ドレイン電極２１と同じく、金属アルミニウムを含有する。平坦化層４は、ソース電極２６上に形成されるが、ソース電極２６のすべての側壁を被覆していない。従って、ソース電極２６の平坦化層４によって被覆されていない側壁は、外部に露出する。金属層３２をエッチングするパターニング処理において、ソース電極２６の側壁における露出した金属アルミニウムは、エッチング液によって金属層３２の金属銀と反応する。従って、金属層３２から一定量の金属銀が失われることで、画素電極３の欠陥を引き起こすとともに、ソース電極２６の欠陥を引き起こして、トランジスタ２の欠陥をもたらす。
【０１１０】
本発明に係る製造工程によれば、第２下部導電層３１２は、ソース電極２６の上面全体およびすべての側壁を被覆するように形成される。このように、第２下部導電層３１２とソース電極２６との接触面積を増やすだけでなく、ソース電極２６の金属アルミニウムと金属層３２の金属銀との電気化学作用も防止される。そのため、トランジスタ２および画素電極３の品質を確保することができる。
【０１１１】
いくつかの実施形態では、第２下部導電層３１２は、トランジスタ２のソース電極２６と接続されたデータ回線を被覆するように形成される。
【０１１２】
具体的には、導電フィルムは、ソース電極２６、ドレイン電極２１、およびソース電極２６に接続されたデータ回線上に形成される。そして、トランジスタ２のソース電極２６およびドレイン電極２１、並びにソース電極に接続されたデータ回線を形成するためのマスクは、再び、第１下部導電層３１１と第２下部導電層３１２とを同時に形成する一段階のパターニング処理において用いられる。その時、パターンの線幅は、露光処理への調整によって制御される。このように、第１下部導電層３１１は、ドレイン電極２１の上面全体だけでなく、ドレイン電極２１のすべての側壁を被覆することが可能である。同様に、第２下部導電層３１２は、ソース電極２６の上面全体だけでなく、ソース電極２６のすべての側壁とソース電極２６に接続されたデータ回線とも被覆することが可能である。
【０１１３】
画素ユニットを形成するための従来の製造工程において、トランジスタ２のソース電極２６およびソース電極２６に接続されたデータ回線は、１つのパターニング処理によって同時に形成される。データ回線の材料は、ソース電極２６と同じく、金属アルミニウムを含有する。しかしながら、平坦化層４は、データ回線を被覆していない。従って、データ線は外部に露出する。金属層３２をエッチングするパターニング処理において、データ回線の露出した金属アルミニウムは、エッチング液によって金属層３２の金属銀と反応する。従って、金属層３２から一定量の金属銀が失われることで、画素電極３の欠陥を引き起こすとともに、データ回線の欠陥を引き起こして、トランジスタ２の欠陥をもたらす。
【０１１４】
本発明に係る画素ユニットによれば、第２下部導電層３１２は、ソース電極２６の上面全体およびすべての側壁、並びにソース電極２６に接続されたデータ回線を被覆するように形成される。このように、データ回線の金属アルミニウムと金属層３２の金属銀との電気化学作用は防止される。そのため、トランジスタ２および画素電極３の品質を確保することができる。さらに、トランジスタ２のソース電極２６およびドレイン電極２１、並びにソース電極に接続されたデータ回線をパターニングするための同一のマスクを繰り返し利用することで、マスクのコストが減少される。
【０１１５】
図８に示すように、本発明の他の実施形態に係る別の例示的な画素ユニットの製造工程のフローチャートは示される。図示されるように、図６におけるステップ１０２２は、第３下部導電層（図示せず）を形成することをさらに含む。いくつかの実施形態では、第１下部導電層３１１、第２下部導電層３１２および第３下部導電層は、一段階のパターニング処理によって同時に形成される。第３下部導電層は、トランジスタ２のゲート電極２４に接続されたゲート回線を被覆可能である。第３下部導電層の材料は、インジウムスズ酸化物（ＩＴＯ）などの透明導電材料となり得る。
【０１１６】
具体的には、導電フィルムはトランジスタ２上に形成され、フォトレジストフィルムは導電フィルムに塗布される。フォトレジストフィルムが塗布された導電フィルムは、過剰な導電フィルムを除去するように、露光、現像、エッチングされる。残りのフォトレジストフィルムは剥離可能である。このように、第１下部導電層３１１、第２下部導電層３１１および第３下部導電層は、形成される。いくつかの他の実施形態では、必要に応じて、第１下部導電層３１１、第２下部導電層３１２、および第３下部導電層は、異なるパターニング処理によって形成されてもよい。
【０１１７】
画素ユニットを形成するための従来の製造工程において、トランジスタ２のゲート電極２４およびゲート電極２４に接続されたゲート回線は、１つのパターニング処理によって同時に形成される。ゲート回線の材料は、ゲート電極２４と同じく、金属アルミニウムを含有する。しかしながら、平坦化層４は、ゲート回線を被覆していない。従って、ゲート線は外部に露出する。金属層３２をエッチングするパターニング処理において、ゲート回線の露出した金属アルミニウムは、エッチング液によって金属層３２の金属銀と反応する。従って、金属層３２から一定量の金属銀が失われることで、画素電極３の欠陥を引き起こすとともに、ゲート回線の欠陥を引き起こして、トランジスタ２の欠陥をもたらす。
【０１１８】
本発明に係る製造工程によれば、第３下部導電層は、ゲート電極２４に接続されたゲート回線を被覆するように形成される。このように、ゲート回線の金属アルミニウムと金属層３２の金属銀との電気化学作用は防止される。そのため、トランジスタ２および画素電極３の品質を確保することができる。
【０１１９】
なお、ドレイン電極２１上に画素電極３の第１下部導電層３１１被覆させることで、第１下部導電層３１１とドレイン電極２１との接触面積を増やすことができる。このように、接触抵抗が低減され、実効電流が拡大され、表示装置の消費電力は減る。第１下部導電層３１１とドレイン電極２１との接触面積が大きくなるため、第１下部導電層３１１とドレイン電極２１との間の接着力を向上させることが可能である。従って、第１下部導電層３１１が小さ過ぎる接触面積に起因してドレイン電極２１から脱落することを防止可能になる。
【０１２０】
また、本発明に係る画素ユニットの製造工程において、画素電極３の第１下部導電層３１１は、平坦化層４を形成する前に形成される。そして、金属層３２と画素電極３の上部導電層３３は、平坦化層４上に一段階のパターニング処理によって得られる。画素電極３の第１下部導電層３１１、金属層３２および上部導電層３３が平坦化層４の形成後で一段階のパターニング処理によって得られる、従来の製造工程に比べると、本発明に係る製造工程は、平坦化層４上にエッチングされるべき層の層数を減少させることができる。従って、エッチング処理において、金属層３２および上部導電層３３の寸法、またはエッチング速度は、より好適的に制御される。
【０１２１】
さらに、本発明に係る画素ユニットは、第１下部導電層３１１と、第２下部導電層３１２と、第３下部導電層と、を含む。第１下部導電層３１１は、ドレイン電極２１上面全体およびすべての側壁を被覆するように形成される。第２下部導電層３１２は、ソース電極２６の上面全体およびすべての側壁、並びにソース電極に接続されたデータ回線を被覆するように形成される。第３下部導電層は、ゲート電極に接続されたゲート回線を被覆するように形成される。このように、ドレイン電極２１、ソース電極２６、データ回線、ゲート電極２４、またはゲート回線の金属アルミニウムと金属層３２の金属銀との電気化学作用も防止される。そのため、トランジスタ２および画素電極３の品質を確保することができる。
【０１２２】
なお、図５〜８のフローチャットを用いて説明したステップは、必ずしも図示された順序で実行や実施されなくてもよく、任意の順序で実現しうる。また、図５〜８のフローチャットを用いて説明した、いくつかのステップは、待ち時間または処理時間を減少するため、必要に応じて略同時にまたは並列的に実行や実施されてもよい。さらに、図５〜８は、単に例示の目的で提供されたものであることに留意すべきである。図示されたステップの少なくとも一部は、記載されたものとは異なる順序で実施されてもよく、同時に実施されてもよく、完全に省略されてもよい。
【０１２３】
本明細書に記載の実施例（または「など」、「例えば」、「含む」などの表現）は、クレームされたものを特定の例に限定するものと見なされなく、本発明に適用可能な多数の態様の単なる一部を例示することを意図する。
【０１２４】
それで、画素ユニット、アレイ基板、表示装置、およびその製造方法は提供される。
【０１２５】
前述の例示的な実施形態により本発明を説明したが、それは本発明の単なる例示に過ぎない。本発明は、その精神または範囲から逸脱することなしに、前述の実施形態に様々な変更を行うことが可能であり、添付した特許請求の範囲のみに限定される。本実施形態の特徴は、いろいろな方法で組み合わせまたは並べ替えることができる。本発明の精神または範囲から逸脱しない種々なる修正、均等物、改良などは、本発明の範囲に包まれ、当業者に理解され得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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