(57)【要約】  １つ以上の構成（たとえば、高帯域幅メモリ（ＨＢＭ））を、既存の認定スタックド・シリコン・インターコネクト（ＳＳＩ）技術プログラマブルＩＣダイ（たとえば、超論理領域（ＳＬＲ））に、プログラマブルＩＣダイを変更する（たとえば、ブロックを追加または除去する）ことなく、追加するための方法および装置について記載する。１つの例示的な集積回路（ＩＣ）パッケージ（２００）は、一般に、パッケージ基板（２０２）と、パッケージ基板（２０２）の上に配設され、複数の相互接続線（３１０，３１２）を備える少なくとも１つのインターポーザ（２０４）と、インターポーザ（２０４）の上に配設されたプログラマブルＩＣダイ（３０２）と、インターポーザ（２０４）の上に配設された固定機能ダイ（３０４）と、インターフェイスダイ（３０６）とを含み、インターフェイスダイ（３０６）は、インターポーザ（２０４）の上に配設され、インターポーザ（２０４）を介してプログラマブルＩＣダイ（３０２）とインターフェイスダイ（３０６）との間に配線された相互接続線の第１の組（３１０）およびインターポーザ（２０４）を介してインターフェイスダイ（３０６）と固定機能ダイ（３０４）との間に配線された相互接続線の第２の組（３１２）を用いてプログラマブルＩＣダイ（３０２）を固定機能ダイ（３０４）に結合するように構成される。
2019525490.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）パッケージであって、
パッケージ基板と、
前記パッケージ基板の上に配設された少なくとも１つのインターポーザと、
前記インターポーザの上に配設されたプログラマブルＩＣ領域と、
前記インターポーザの上に配設された固定機能ダイと、
インターフェイス領域とを備え、前記インターフェイス領域は、前記インターポーザの上に配設され、前記インターポーザを介して前記プログラマブルＩＣ領域と前記インターフェイス領域との間に配線された相互接続線の第１の組および前記インターポーザを介して前記インターフェイス領域と前記固定機能ダイとの間に配線された相互接続線の第２の組によって前記プログラマブルＩＣ領域を前記固定機能ダイに結合するように構成される、パッケージ。
【請求項２】
前記プログラマブルＩＣ領域および前記インターフェイス領域は、同じウェハレベルの基板を共有し、前記ウェハレベルの基板上でスクライブラインによって分離される、請求項１に記載のパッケージ。
【請求項３】
前記インターポーザを介して配線された前記相互接続線の第１の組および第２の組を、前記プログラマブルＩＣ領域と前記インターフェイス領域と前記固定機能ダイとにおける回路に電気的に接続する複数のマイクロバンプをさらに備え、前記インターフェイス領域は、前記プログラマブルＩＣ領域のための前記マイクロバンプの第１のパターンおよび前記相互接続線の第１の組と適合し、前記固定機能ダイのための前記マイクロバンプの第２のパターンおよび前記相互接続線の第２の組と適合する、請求項１に記載のパッケージ。
【請求項４】
前記プログラマブルＩＣ領域は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）領域を備え、前記固定機能ダイは、高帯域幅メモリ（ＨＢＭ）ダイを備え、前記インターフェイス領域は、ＨＢＭバッファ領域を備える、請求項１に記載のパッケージ。
【請求項５】
前記インターポーザを介して配線された前記相互接続線の第１の組によるもの以外に、前記プログラマブルＩＣ領域と前記インターフェイス領域との間に電気的接続はない、請求項１に記載のパッケージ。
【請求項６】
前記プログラマブルＩＣ領域および前記インターフェイス領域は、モノリシックダイの一部であり、
前記相互接続線の第１の組は、前記モノリシックダイの少なくとも１つの金属化層を介して配線され、
前記相互接続線の第１の組はどれも、前記インターポーザを介して配線されない、請求項１に記載のパッケージ。
【請求項７】
前記相互接続線の第１の組は、前記インターフェイス領域の第１の複数のポートと前記プログラマブルＩＣ領域との間に配線され、
前記相互接続線の第２の組は、前記インターポーザを介して前記インターフェイス領域の第２の複数のポートと前記固定機能ダイとの間に配線され、
前記インターフェイス領域は、前記第１の複数のポートと前記第２の複数のポートとの間にスイッチネットワークとして構成される、請求項１に記載のパッケージ。
【請求項８】
前記スイッチネットワークは、前記第１の複数のポートの各々が前記第２の複数のポートのうちのいずれか１つにアクセスできるように前記第１の複数のポートの各々と前記第２の複数のポートの各々との間の完全なアドレス指定能力を提供する、請求項７に記載のパッケージ。
【請求項９】
前記スイッチネットワークは、複数のフルクロスバースイッチネットワークを備える階層型スイッチネットワークとして実現される、請求項８に記載のパッケージ。
【請求項１０】
前記フルクロスバースイッチネットワークの各々は、前記第１の複数のポートのサブセットと、前記第２の複数のポートのサブセットとを備え、
前記第１の複数のポートの前記サブセットにおける各ポートは、前記第２の複数のポートの前記サブセットにおけるいずれかのポートにアクセスすることができる、請求項９に記載のパッケージ。
【請求項１１】
前記複数のフルクロスバースイッチネットワークの各隣接対は、複数の交差結合接続部によって接続される、請求項１０に記載のパッケージ。
【請求項１２】
前記第１の複数のポートの前記サブセットにおける各ポートは、前記第２の複数のポートの前記サブセットにおけるいずれかのポートおよび前記複数の交差結合接続部のうちの少なくとも１つにアクセスすることができる、請求項１１に記載のパッケージ。
【請求項１３】
前記プログラマブルＩＣ領域は、複数のスプリッタを実装するように構成され、前記複数のスプリッタの各々は、前記複数のフルクロスバースイッチネットワークの各々における前記第１の複数のポートの指定されたポートにアクセスするように構成される、請求項９に記載のパッケージ。
【請求項１４】
前記スイッチネットワークは、前記第１の複数のポートの各々が前記第２の複数のポートのうちの異なる１つにアクセスできるバイパスモードを提供する、請求項８に記載のパッケージ。
【請求項１５】
前記スイッチネットワークは、アドバンスト・エクステンシブル・インターフェイス（ＡＸＩ）タイプのスイッチネットワークまたはパケットプロトコルタイプのスイッチネットワークとして実現される、請求項７に記載のパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本開示の例は、一般に、集積回路に関し、より特定的には、スタックド・シリコン・インターコネクト（stacked silicon interconnect：ＳＳＩ）技術を使用した集積回路パッケージングに関する。
【背景技術】
【０００２】
背景
電子デバイス（たとえば、コンピュータ、ラップトップ、タブレット、複写機、デジタルカメラ、スマートフォンなど）は、しばしば集積回路（ＩＣ、「チップ」としても知られている）を利用する。これらの集積回路は、典型的には、集積回路パッケージにパッケージングされた半導体ダイとして実現される。半導体ダイは、メモリ、論理回路、および／または、さまざまな他の好適な回路タイプのうちのいずれかを含み得る。
【０００３】
多くの集積回路および他の半導体素子は、パッケージを回路基板（たとえば、印刷回路基板（ＰＣＢ））に表面実装するためにボールグリッドアレイ（ＢＧＡ）などのバンプの配列を利用する。（スタックド・シリコン・インターコネクト（ＳＳＩ）アプリケーションで使用されているような）Ｃ４（controlled collapse chip connection）バンプまたはマイクロバンプなどのさまざまな好適なパッケージピン構造のうちのいずれかを使用して、集積回路（ＩＣ）ダイ（または、他のパッケージデバイス）上のチャネルとパッケージが実装されている回路基板との間で電気信号を伝えることができる。
【発明の概要】
【課題を解決するための手段】
【０００４】
概要
本開示の一例は、集積回路（ＩＣ）パッケージである。上記ＩＣパッケージは、一般に、パッケージ基板と、上記パッケージ基板の上に配設され、複数の相互接続線を備える少なくとも１つのインターポーザと、上記インターポーザの上に配設されたプログラマブルＩＣダイと、上記インターポーザの上に配設された固定機能ダイと、インターフェイスダイとを含み、上記インターフェイスダイは、上記インターポーザの上に配設され、上記インターポーザを介して上記プログラマブルＩＣダイと上記インターフェイスダイとの間に配線された相互接続線の第１の組および上記インターポーザを介して上記インターフェイスダイと上記固定機能ダイとの間に配線された相互接続線の第２の組を用いて上記プログラマブルＩＣダイを上記固定機能ダイに結合するように構成される。
【０００５】
任意に、上記プログラマブルＩＣダイおよび上記インターフェイスダイは、同じウェハレベルの基板を共有してもよい。
【０００６】
任意に、上記プログラマブルＩＣダイおよび上記インターフェイスダイは、上記ウェハレベルの基板上でスクライブラインによって分離されてもよい。
【０００７】
任意に、上記パッケージは、上記インターポーザを介して配線された上記相互接続線を、上記プログラマブルＩＣダイと上記インターフェイスダイと上記固定機能ダイとにおける回路に電気的に接続する複数のマイクロバンプをさらに含んでもよい。
【０００８】
任意に、上記インターフェイスダイは、上記プログラマブルＩＣダイのための上記マイクロバンプの第１のパターンおよび上記相互接続線の第１の組と適合してもよく、上記固定機能ダイのための上記マイクロバンプの第２のパターンおよび上記相互接続線の第２の組とも適合してもよい。
【０００９】
任意に、上記プログラマブルＩＣダイは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）ダイを含んでもよく、上記固定機能ダイは、高帯域幅メモリ（ＨＢＭ）ダイを含んでもよく、上記インターフェイスダイは、ＨＢＭバッファダイを含んでもよい。
【００１０】
任意に、上記相互接続線の第２の組は、ＨＢＭ  ＪＥＤＥＣ規格に従うものであってもよい。
【００１１】
任意に、上記固定機能ダイは、特定用途向け集積回路（ＡＳＩＣ）を含んでもよい。
任意に、上記インターポーザを介して配線された上記相互接続線によるもの以外に、上記プログラマブルＩＣダイと上記インターフェイスダイとの間に電気的接続はなくてもよい。
【００１２】
本開示の別の例は、集積回路パッケージを作製する方法である。上記方法は、一般に、インターフェイスダイと対にされたプログラマブルＩＣダイにマスクを提供するステップを含み、上記インターフェイスダイは、上記プログラマブルＩＣダイを固定機能ダイに結合するためのものであり、上記方法はさらに、上記マスクを用いて、複数の上記対になったプログラマブルＩＣダイおよびインターフェイスダイを有するウェハを生成するステップと、上記ウェハをダイシングして、上記複数の上記対になったプログラマブルＩＣダイおよびインターフェイスダイのうちの１つを備えるウェハセクションを切り離すステップと、複数の相互接続線を備えるインターポーザの上に上記ウェハセクションを配設するステップとを含み、上記相互接続線の第１の組は、上記ウェハセクションにおける上記対になったプログラマブルＩＣダイおよびインターフェイスダイを電気的に接続するために上記インターポーザを介して配線され、上記相互接続線の第２の組は、上記インターフェイスダイと上記固定機能ダイとを電気的に接続するために上記インターポーザを介して配線される。
【００１３】
任意に、上記方法は、上記インターポーザの上に上記固定機能ダイを配設するステップをさらに含む。
【００１４】
任意に、上記方法は、パッケージ基板の上に上記インターポーザを配設し、上記固定機能ダイ、上記ウェハセクション、上記インターポーザおよび上記パッケージ基板の少なくとも一部を封入して、上記集積回路パッケージを形成するステップをさらに含む。
【００１５】
任意に、上記方法は、上記インターポーザの上に複数のマイクロバンプを配設するステップをさらに含み、上記複数のマイクロバンプは、上記インターポーザを介して配線された上記相互接続線を、上記プログラマブルＩＣダイと上記インターフェイスダイと上記固定機能ダイとにおける回路に電気的に接続する。
【００１６】
任意に、上記ウェハセクションにおける上記インターフェイスダイは、上記プログラマブルＩＣダイのための上記マイクロバンプの第１のパターンおよび上記相互接続線の第１の組、ならびに、上記固定機能ダイのための上記マイクロバンプの第２のパターンおよび上記相互接続線の第２の組と適合してもよい。
【００１７】
任意に、上記方法は、上記対になったプログラマブルＩＣダイおよびインターフェイスダイの各々における上記プログラマブルＩＣダイと上記インターフェイスダイとの間にスクライブラインを形成するステップをさらに含む。
【００１８】
任意に、上記ウェハセクションにおける上記対になったプログラマブルＩＣダイおよびインターフェイスダイは、同じウェハレベルの基板を共有してもよい。
【００１９】
任意に、上記固定機能ダイは、高帯域幅メモリ（ＨＢＭ）ダイを含んでもよく、上記インターフェイスダイは、ＨＢＭバッファダイを含んでもよい。
【００２０】
任意に、上記固定機能ダイは、特定用途向け集積回路（ＡＳＩＣ）を含んでもよい。
本開示のさらに別の例は、集積回路パッケージである。上記パッケージは、一般に、パッケージ基板と、上記パッケージ基板の上に配設され、複数の相互接続線を備える少なくとも１つのインターポーザと、上記インターポーザの上に配設された少なくとも１つのフィールドプログラマブルゲートアレイ（ＦＰＧＡ）ダイと、上記インターポーザの上に配設された１つ以上の高帯域幅メモリ（ＨＢＭ）ダイと、ＨＢＭバッファダイとを含み、上記ＨＢＭバッファダイは、上記インターポーザの上に配設され、上記インターポーザを介して上記ＦＰＧＡダイと上記ＨＢＭバッファダイとの間に配線された相互接続線の第１の組および上記インターポーザを介して上記ＨＢＭバッファダイと上記１つ以上のＨＢＭダイとの間に配線された相互接続線の第２の組を用いて上記ＦＰＧＡダイを上記１つ以上のＨＢＭダイに結合するように構成される。いくつかの例では、上記ＦＰＧＡダイおよび上記ＨＢＭバッファダイは、同じウェハレベルの基板を共有する。いくつかの例では、上記ＦＰＧＡダイおよび上記ＨＢＭバッファダイは、上記ウェハレベルの基板上でスクライブラインによって分離される。
【００２１】
本開示のさらに別の例は、ウェハである。上記ウェハは、一般に、複数の論理領域を含み、各論理領域は、インターフェイスダイと対にされたプログラマブルＩＣダイを備え、上記インターフェイスダイは、上記プログラマブルＩＣダイを固定機能ダイに結合するためのものである。
【００２２】
任意に、上記プログラマブルＩＣダイは、スクライブラインによって上記インターフェイスダイから分離されてもよい。
【００２３】
本開示のさらに別の例は、ＩＣパッケージである。上記ＩＣパッケージは、一般に、パッケージ基板と、上記パッケージ基板の上に配設された少なくとも１つのインターポーザと、上記インターポーザの上に配設されたプログラマブルＩＣ領域と、上記インターポーザの上に配設された少なくとも１つの固定機能ダイと、インターフェイス領域とを含み、上記インターフェイス領域は、上記インターポーザの上に配設され、上記インターポーザを介して上記インターフェイス領域の第１の複数のポートと上記固定機能ダイとの間に配線された相互接続線の第１の組および上記インターフェイス領域の第２の複数のポートと上記プログラマブルＩＣ領域との間に配線された相互接続線の第２の組によって上記プログラマブルＩＣ領域を上記固定機能ダイに結合するように構成される。
【００２４】
任意に、上記インターフェイス領域は、上記第１の複数のポートと上記第２の複数のポートとの間にスイッチネットワークとして構成されてもよい。
【００２５】
任意に、上記スイッチネットワークは、上記第２の複数のポートの各々が上記第１の複数のポートのうちのいずれか１つにアクセスできるように上記第１の複数のポートの各々と上記第２の複数のポートの各々との間の完全なアドレス指定能力を提供してもよい。
【００２６】
任意に、上記スイッチネットワークは、上記第２の複数のポートの各々が上記第１の複数のポートのうちの異なる１つにアクセスできるバイパスモードを提供してもよい。
【００２７】
任意に、上記スイッチネットワークは、複数の接続されたフルクロスバースイッチネットワークを備える階層型スイッチネットワークとして実現されてもよい。
【００２８】
任意に、上記スイッチネットワークは、アドバンスト・エクステンシブル・インターフェイス（ＡＸＩ）タイプのスイッチネットワークとして実現されてもよい。
【００２９】
任意に、上記スイッチネットワークは、パケットプロトコルタイプのスイッチネットワークとして実現されてもよい。
【００３０】
任意に、上記プログラマブルＩＣ領域および上記インターフェイス領域は、モノリシックダイの一部であってもよく、上記相互接続線の第２の組は、上記モノリシックダイの少なくとも１つの金属化層を介して配線されてもよい。
【００３１】
任意に、上記相互接続線の第２の組はどれも、上記インターポーザを介して配線されなくてもよい。
【００３２】
任意に、上記相互接続線の第２の組の少なくとも一部は、上記インターポーザを介して配線されてもよく、上記プログラマブルＩＣ領域および上記インターフェイス領域は、同じウェハレベルの基板を共有してもよく、上記ウェハレベルの基板上でスクライブラインによって分離されてもよい。
【００３３】
任意に、上記プログラマブルＩＣ領域は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）領域を含んでもよく、上記固定機能ダイは、高帯域幅メモリ（ＨＢＭ）ダイを含んでもよく、上記インターフェイス領域は、ＨＢＭバッファ領域を含んでもよく、上記第１の複数のポートは、ＨＢＭチャネルを含んでもよい。
【００３４】
本開示のさらに別の例は、ＩＣパッケージを作製する方法である。上記方法は、一般に、インターフェイス領域と対にされたプログラマブルＩＣ領域にマスクを提供するステップを含み、上記インターフェイス領域は、上記プログラマブルＩＣ領域を少なくとも１つの固定機能ダイに結合するためのものであり、上記方法はさらに、上記マスクを用いて、複数の上記対になったプログラマブルＩＣ領域およびインターフェイス領域を有するウェハを生成するステップと、上記ウェハをダイシングして、上記複数の上記対になったプログラマブルＩＣ領域およびインターフェイス領域のうちの１つを備えるウェハセクションを切り離すステップと、インターポーザの上に上記ウェハセクションを配設するステップとを含み、相互接続線の第１の組は、上記インターフェイス領域の第１の複数のポートと上記固定機能ダイとを電気的に結合するために上記インターポーザを介して配線され、相互接続線の第２の組は、上記インターフェイス領域の第２の複数のポートを上記ウェハセクションにおける上記対になったプログラマブルＩＣ領域およびインターフェイス領域の上記プログラマブルＩＣ領域に電気的に結合する。
【００３５】
任意に、上記方法は、上記インターポーザの上に上記少なくとも１つの固定機能ダイを配設し、パッケージ基板の上に上記インターポーザを配設し、上記少なくとも１つの固定機能ダイ、上記ウェハセクション、上記インターポーザおよび上記パッケージ基板の少なくとも一部を封入して、上記集積回路パッケージを形成するステップをさらに含んでもよい。
【００３６】
任意に、上記インターフェイス領域は、上記第１の複数のポートと上記第２の複数のポートとの間にスイッチネットワークとして構成されることができてもよい。
【００３７】
任意に、上記スイッチネットワークは、上記第２の複数のポートの各々が上記第１の複数のポートのうちのいずれか１つにアクセスできるように上記第１の複数のポートの各々と上記第２の複数のポートの各々との間の完全なアドレス指定能力を提供してもよい。
【００３８】
任意に、上記スイッチネットワークは、上記第２の複数のポートの各々が上記第１の複数のポートのうちの異なる１つにアクセスできるバイパスモードを提供してもよい。
【００３９】
任意に、上記方法は、上記対になったプログラマブルＩＣ領域およびインターフェイス領域の各々における上記プログラマブルＩＣ領域と上記インターフェイス領域との間にスクライブラインを形成するステップをさらに含んでもよい。
【００４０】
任意に、上記固定機能ダイは、高帯域幅メモリ（ＨＢＭ）ダイを含んでもよく、上記インターフェイス領域は、ＨＢＭバッファ領域を含んでもよく、上記第１の複数のポートは、ＨＢＭチャネルを含んでもよい。
【００４１】
本開示のさらに別の例は、ウェハである。上記ウェハは、一般に、複数の論理領域を含み、各論理領域は、インターフェイス領域と対にされたプログラマブルＩＣ領域を備え、上記インターフェイス領域は、上記プログラマブルＩＣ領域を固定機能ダイに結合するためのものであり、上記固定機能ダイに対応する第１の複数のポートと、上記プログラマブルＩＣ領域に対応する第２の複数のポートとを備える。
【００４２】
任意に、上記プログラマブルＩＣ領域および上記インターフェイス領域は、モノリシックダイの一部であってもよく、上記ウェハは、上記モノリシックダイの少なくとも１つの金属化層を介して上記第２の複数のポートと上記プログラマブルＩＣ領域との間に配線された複数の相互接続線をさらに含んでもよい。
【００４３】
本開示のさらに別の例は、装置である。上記装置は、一般に、プログラマブルＩＣ領域と、少なくとも１つの固定機能ダイに関連付けられた第１の複数のポートおよび上記プログラマブルＩＣ領域に関連付けられた第２の複数のポートを介して上記プログラマブルＩＣ領域を上記少なくとも１つの固定機能ダイに結合するように構成されたインターフェイス領域とを含み、上記インターフェイス領域は、上記第１の複数のポートと上記第２の複数のポートとの間にスイッチネットワークとして構成され、上記スイッチネットワークは、複数のフルクロスバースイッチネットワークを備える。
【００４４】
任意に、上記フルクロスバースイッチネットワークの各々は、上記第１の複数のポートのサブセットと、上記第２の複数のポートのサブセットとを含む。上記第２の複数のポートの上記サブセットにおける各ポートは、上記第１の複数のポートの上記サブセットにおけるいずれかのポートにアクセスすることができてもよい。
【００４５】
任意に、上記第１の複数のポートの上記サブセットは、４個のポートを含んでもよく、上記第２の複数のポートの上記サブセットは、４個のポートを含んでもよい。
【００４６】
任意に、上記複数のフルクロスバースイッチネットワークの各隣接対は、複数の交差結合接続部によって接続されてもよい。
【００４７】
任意に、上記複数の交差結合接続部は、少なくとも２つのアウトバウンド接続部と、少なくとも２つのインバウンド接続部とを含んでもよい。
【００４８】
任意に、上記少なくとも２つのインバウンド接続部の各々は、上記第１の複数のポートの上記サブセットにおけるいずれかのポートおよび上記アウトバウンド接続部のうちの少なくとも１つにアクセスすることができてもよい。
【００４９】
任意に、上記第２の複数のポートの上記サブセットにおける各ポートは、上記第１の複数のポートの上記サブセットにおけるいずれかのポートおよび上記複数の交差結合接続部のうちの少なくとも１つにアクセスすることができてもよい。
【００５０】
任意に、上記複数のフルクロスバースイッチネットワークの第１のフルクロスバースイッチネットワークは、上記複数のフルクロスバースイッチネットワークの第２のフルクロスバースイッチネットワークとは異なる数のポートを上記第１の複数のポートの上記サブセットまたは上記第２の複数のポートの上記サブセットのうちの少なくとも１つに含んでもよい。
【００５１】
任意に、上記プログラマブルＩＣ領域は、複数のスプリッタを実装するように構成されてもよく、上記複数のスプリッタの各々は、上記複数のフルクロスバースイッチネットワークの各々における上記第２の複数のポートの指定されたポートにアクセスするように構成される。
【００５２】
任意に、上記複数のフルクロスバースイッチネットワークは、４個のフルクロスバースイッチネットワークを含んでもよい。上記第２の複数のポートは、１６個のポートを含んでもよく、上記複数のスプリッタは、２個のスプリッタを含んでもよく、上記２個のスプリッタの各々は、上記第２の複数のポートにおける４個の指定されたポートにアクセスするように構成される。
【００５３】
任意に、上記スイッチネットワークは、アドバンスト・エクステンシブル・インターフェイス（ＡＸＩ）タイプのスイッチネットワークまたはパケットプロトコルタイプのスイッチネットワークのうちの少なくとも１つとして構成されてもよい。
【００５４】
本開示のさらに別の例は、ＩＣパッケージである。上記ＩＣパッケージは、一般に、プログラマブルＩＣ領域と、少なくとも１つの固定機能ダイに関連付けられた第１の複数のポートおよび上記プログラマブルＩＣ領域に関連付けられた第２の複数のポートを介して上記プログラマブルＩＣ領域を上記少なくとも１つの固定機能ダイに結合するように構成されたインターフェイス領域とを含む。上記インターフェイス領域は、上記第１の複数のポートと上記第２の複数のポートとの間にスイッチネットワークとして構成され、上記スイッチネットワークは、複数のフルクロスバースイッチネットワークを含んでもよい。上記ＩＣパッケージは、パッケージ基板と、上記パッケージ基板の上に配設された少なくとも１つのインターポーザとをさらに含む。上記少なくとも１つの固定機能ダイは、上記インターポーザの上に配設されてもよい。上記プログラマブルＩＣ領域およびインターフェイス領域は、上記インターポーザの上に配設される。上記インターフェイス領域は、上記インターポーザを介して上記インターフェイス領域の上記第１の複数のポートと上記少なくとも１つの固定機能ダイとの間に配線された相互接続線の第１の組および上記インターフェイス領域の上記第２の複数のポートと上記プログラマブルＩＣ領域との間に配線された相互接続線の第２の組によって上記プログラマブルＩＣ領域を上記少なくとも１つの固定機能ダイに結合するように構成される。
【００５５】
任意に、上記プログラマブルＩＣ領域および上記インターフェイス領域は、モノリシックダイの一部であってもよく、上記相互接続線の第２の組は、上記モノリシックダイの少なくとも１つの金属化層を介して配線されてもよい。
【００５６】
任意に、上記相互接続線の第２の組はどれも、上記インターポーザを介して配線されなくてもよい。
【００５７】
任意に、上記相互接続線の第２の組の少なくとも一部は、上記インターポーザを介して配線されてもよい。上記プログラマブルＩＣ領域および上記インターフェイス領域は、同じウェハレベルの基板を共有してもよく、上記ウェハレベルの基板上でスクライブラインによって分離されてもよい。
【００５８】
任意に、上記プログラマブルＩＣ領域は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）領域を含んでもよく、上記少なくとも１つの固定機能ダイは、少なくとも１つの高帯域幅メモリ（ＨＢＭ）ダイを含んでもよく、上記インターフェイス領域は、ＨＢＭバッファ領域を含んでもよく、上記第１の複数のポートは、複数のＨＢＭチャネルに関連付けられてもよい。
【００５９】
本開示のさらに別の例は、ＩＣパッケージを作製する方法である。上記方法は、一般に、インターフェイス領域と対にされたプログラマブルＩＣ領域にマスクを提供するステップを含み、上記インターフェイス領域は、上記プログラマブルＩＣ領域を少なくとも１つの固定機能ダイに結合するためのものであり、上記方法はさらに、上記マスクを用いて、複数の上記対になったプログラマブルＩＣ領域およびインターフェイス領域を有するウェハを生成するステップと、上記ウェハをダイシングして、上記複数の上記対になったプログラマブルＩＣ領域およびインターフェイス領域のうちの１つを備えるウェハセクションを切り離すステップと、インターポーザの上に上記ウェハセクションを配設するステップとを含み、相互接続線の第１の組は、上記インターフェイス領域の第１の複数のポートと上記固定機能ダイとを電気的に結合するために上記インターポーザを介して配線され、相互接続線の第２の組は、上記インターフェイス領域の第２の複数のポートを上記ウェハセクションにおける上記対になったプログラマブルＩＣ領域およびインターフェイス領域の上記プログラマブルＩＣ領域に電気的に結合し、上記インターフェイス領域は、上記第１の複数のポートと上記第２の複数のポートとの間にスイッチネットワークとして構成されることができ、上記スイッチネットワークは、複数のフルクロスバースイッチネットワークを備える。
【００６０】
本開示のさらに別の例は、ウェハである。上記ウェハは、一般に、複数の論理領域を含み、各論理領域は、インターフェイス領域と対にされたプログラマブルＩＣ領域を備え、上記インターフェイス領域は、上記プログラマブルＩＣ領域を少なくとも１つの固定機能ダイに結合するためのものであり、上記少なくとも１つの固定機能ダイに対応する第１の複数のポートと、上記プログラマブルＩＣ領域に対応する第２の複数のポートとを備え、上記インターフェイス領域は、上記第１の複数のポートと上記第２の複数のポートとの間にスイッチネットワークとして構成され、上記スイッチネットワークは、複数のフルクロスバースイッチネットワークを備える。
【００６１】
本開示のさらに別の例は、装置と固定機能ダイとの間で信号をルーティングするための方法であって、上記装置は、プログラマブルＩＣ領域と、上記プログラマブルＩＣ領域を上記固定機能ダイに結合するように構成されたインターフェイス領域とを備える。上記方法は、一般に、アドレス部分とデータ部分とを有する信号を上記プログラマブルＩＣ領域から上記インターフェイス領域の第１のポートにおいて受信するステップを含み、上記第１のポートは、上記プログラマブルＩＣ領域に関連付けられ、上記方法はさらに、上記アドレス部分に基づいて、上記信号の少なくとも上記データ部分を上記インターフェイス領域を介して上記インターフェイス領域の第２のポートにルーティングするステップを含み、上記第２のポートは、上記固定機能ダイに関連付けられ、上記インターフェイス領域は、上記第１のポートと上記第２のポートとの間にスイッチネットワークとして構成され、上記スイッチネットワークは、複数のフルクロスバースイッチネットワークを備える。
【００６２】
任意に、上記プログラマブルＩＣ領域は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）領域を含んでもよく、上記固定機能ダイは、高帯域幅メモリ（ＨＢＭ）ダイを含んでもよく、上記インターフェイス領域は、ＨＢＭバッファ領域を含んでもよく、上記第２のポートは、ＨＢＭチャネルに関連付けられてもよい。
【００６３】
任意に、上記ルーティングするステップは、アドバンスト・エクステンシブル・インターフェイス（ＡＸＩ）プロトコルまたはパケットプロトコルのうちの少なくとも１つを使用することを含んでもよい。
【００６４】
任意に、上記方法は、上記プログラマブルＩＣ領域に実装され、上記インターフェイス領域の上記第１のポートにアクセスするように構成されたスプリッタを介して上記信号をルーティングするステップをさらに含んでもよい。
【００６５】
これらのおよび他の局面は、以下の詳細な説明を参照して理解することができる。
本開示の上記の特徴を詳細に理解することができるように、上で簡単に要約した本開示について例を参照することによってより特定的に説明し、当該例のうちのいくつかは添付の図面に示されている。しかし、添付の図面は、本開示の典型例を示しているに過ぎず、そのためその範囲を限定するものと考えられるべきではなく、本開示について他の同様に効果的な例を認めてもよい、ということに留意すべきである。
【図面の簡単な説明】
【００６６】
【図１】プログラマブルデバイスのための例示的なアーキテクチャを示すブロック図である。
【図２】先行技術に係るスタックド・シリコン・インターコネクト（ＳＳＩ）技術を利用した例示的な集積回路（ＩＣ）パッケージの断面図である。
【図３Ａ】本開示の一例に係る、インターフェイスダイを介して固定機能ダイに結合されたプログラマブルＩＣダイを備える例示的なＩＣパッケージの一部の上面図を示す。
【図３Ｂ】本開示の一例に係る、インターフェイスダイを介して固定機能ダイに結合されたプログラマブルＩＣダイを備える例示的なＩＣパッケージの一部の断面図を示す。
【図４】本開示の一例に係る、各々がプログラマブルＩＣダイと高帯域幅メモリ（ＨＢＭ）バッファダイとを含む一対の論理領域のための例示的なマスクを示す。
【図５Ａ】本開示の一例に係る、ＨＢＭバッファダイをプログラマブルＩＣダイから分離して論理領域を作成するスクライブカットを示す、プログラマブルＩＣダイがＨＢＭバッファダイと対にされたウェハの上面図である。
【図５Ｂ】本開示の一例に係る、ＨＢＭバッファダイがプログラマブルＩＣダイと対になったままでウェハをダイシングして、ＨＢＭインターフェイスを有する論理領域を作成するスクライブカットを示す図５Ａのウェハの上面図である。
【図６】本開示の一例に係る、第１の論理領域とＨＢＭインターフェイスを有する第２の論理領域とＨＢＭダイとを備える、ＳＳＩ技術を利用した例示的なＩＣパッケージの一部の上面図を示す。
【図７】本開示の一例に係る例示的なＨＢＭバッファダイのブロック図である。
【図８】本開示の一例に係るＩＣパッケージを作製するための例示的な動作のフロー図である。
【図９】本開示の一例に係る、各プログラマブルＩＣ相互接続チャネルがただ一つのＨＢＭチャネルに接続される例示的なＨＢＭバッファ領域のブロック図である。
【図１０】本開示の一例に係る、１つのプログラマブルＩＣ相互接続チャネルが全てのＨＢＭチャネルにアクセスできる例示的なＨＢＭバッファ領域のブロック図である。
【図１１】本開示の一例に係る、１つ１つのプログラマブルＩＣ相互接続チャネルが全てのＨＢＭチャネルにアクセスできる例示的なＨＢＭバッファ領域のブロック図である。
【図１２】本開示の一例に係る、プログラマブルＩＣ相互接続チャネルとＨＢＭチャネルとの間にスイッチネットワークの階層型実現例を有する例示的なＨＢＭバッファ領域のブロック図である。
【図１３】本開示の一例に係る、ＨＢＭダイに結合された例示的なＨＢＭバッファ領域であって、プログラマブルＩＣ相互接続チャネルとＨＢＭダイにおけるＨＢＭメモリコントローラに結合されたＨＢＭチャネルとの間にスイッチネットワークを有するＨＢＭバッファ領域のブロック図である。
【図１４】本開示の一例に係る、スイッチネットワークの例示的な階層型実現例を示す、２つのＨＢＭダイに結合された図１３の例示的なＨＢＭバッファ領域のブロック図である。
【図１４Ａ】本開示の一例に係る、図１４の階層型実現例におけるさまざまなフルクロスバースイッチ内のマスタユニットからスレーブユニットにアクセスする例を示す。
【図１４Ｂ】本開示の一例に係る、図１４の階層型実現例におけるさまざまなフルクロスバースイッチ内のマスタユニットからスレーブユニットにアクセスする例を示す。
【図１５Ａ】本開示の一例に係る、図１４の実現例における例示的なフルクロスバースイッチ内の各マスタユニット（ＭＵ）のアクセス能力を示す。
【図１５Ｂ】本開示の一例に係る、図１４の実現例における例示的なフルクロスバースイッチ内の各マスタユニット（ＭＵ）のアクセス能力を示す。
【図１５Ｃ】本開示の一例に係る、図１４の実現例における例示的なフルクロスバースイッチ内の各マスタユニット（ＭＵ）のアクセス能力を示す。
【図１５Ｄ】本開示の一例に係る、図１４の実現例における例示的なフルクロスバースイッチ内の各マスタユニット（ＭＵ）のアクセス能力を示す。
【図１５Ｅ】本開示の一例に係る、図１４の実現例における例示的なフルクロスバースイッチ内の各マスタユニット（ＭＵ）のアクセス能力を示す。
【図１５Ｆ】本開示の一例に係る、図１４の実現例における例示的なフルクロスバースイッチ内の各マスタユニット（ＭＵ）のアクセス能力を示す。
【図１５Ｇ】本開示の一例に係る、図１４の実現例における例示的なフルクロスバースイッチ内の各マスタユニット（ＭＵ）のアクセス能力を示す。
【図１５Ｈ】本開示の一例に係る、図１４の実現例における例示的なフルクロスバースイッチ内の各マスタユニット（ＭＵ）のアクセス能力を示す。
【図１６】本開示の一例に係る、図１５Ａ〜図１５Ｈに示される各ＭＵのさまざまなアクセス能力を定義する例示的な表である。
【図１７】本開示の一例に係る、プログラマブルＩＣ相互接続チャネルとＨＢＭチャネルとの間にスイッチネットワークの階層型実現例を有する例示的なＨＢＭバッファ領域と接続された複数のスプリッタを示すブロック図である。
【図１８】本開示の一例に係る、信号をルーティングするための例示的な動作のフロー図である。
【発明を実施するための形態】
【００６７】
詳細な説明
本開示の例は、１つ以上の構成（たとえば、高帯域幅メモリ（ＨＢＭ））を、既存の認定スタックド・シリコン・インターコネクト（ＳＳＩ）技術論理回路（たとえば、超論理領域（super logic region：ＳＬＲ）などのプログラマブル集積回路（ＩＣ））に論理回路を変更する（たとえば、ブロックを追加または除去する）ことなく、追加するための技術および装置を提供する。論理回路に対するアプリケーションインターフェイスおよびプラグイン追加物（たとえば、ＨＢＭバッファおよびコントローラ）は、これらがあたかも単一のダイであるかのように同じマスクセット上に設計されてもよく、標準的なスクライブラインが論理回路ダイのアプリケーションプラグイン部分とインターフェイスダイとを分離する。アプリケーションプラグインとインターフェイスダイとの間の接続は、インターポーザ相互接続を用いてスクライブにわたってなされてもよい。
【００６８】
例示的な集積回路パッケージ
集積回路（ＩＣ）ダイは、典型的には、回路基板（たとえば、印刷回路基板（ＰＣＢ））との電気的接続のためにパッケージ内に配設される。パッケージは、腐食を引き起こすおそれがある潜在的な物理的損傷および湿気から集積回路ダイを保護する。
【００６９】
図２は、スタックド・シリコン・インターコネクト（ＳＳＩ）技術を利用した例示的なＩＣパッケージ２００の断面図である。ＩＣパッケージ２００は、パッケージ基板２０２と、基板２０２の上に配設されたインターポーザ２０４と、インターポーザ２０４の上に配設された複数のＩＣダイ２０６と、封入材料（図示せず）とを含む。封入材料は、ＩＣダイ２０６を封入して保護するためのさまざまな好適な物質のうちのいずれか（たとえば、樹脂）であってもよい。ＩＣダイ２０６は、超論理領域（ＳＬＲ）と称される製造性の高いフィールドプログラマブルゲートアレイ（ＦＰＧＡ）ダイスライスを含むさまざまな好適なダイのうちのいずれかを含み得る。図２の例示的なＩＣパッケージ２００では４個のＩＣダイ２０６（ＩＣ０〜ＩＣ３）が示されているが、パッケージは５個以上のＩＣダイまたは４個未満のＩＣダイを含んでもよい。ＳＳＩ技術は、さまざまなタイプまたはシリコンプロセスのダイをインターポーザ２０４上で相互接続することも可能にする。
【００７０】
インターポーザ２０４は、ＩＣダイ２０６が横並びにセットされて相互接続される相互接続媒体物（インターコネクトビークル）の役割を果たす。インターポーザ２０４は、たとえばパッシブシリコンインターポーザであってもよい。図２にはインターポーザ２０４が１つだけ示されているが、ＩＣパッケージ２００は、いくつかの例では、インターポーザ２０４の代わりに複数のインターポーザで実現されてもよい。インターポーザ２０４は、インターポーザ２０４を介して高帯域幅・低レイテンシ接続を提供することができる複数の相互接続線２０８を含み得る。インターポーザ２０４の上には、ＩＣダイ２０６の導電性パッドを相互接続線２０８に接続するための複数のマイクロバンプ２１０が配設されてもよい。インターポーザ２０４は、インターポーザ２０４とパッケージ基板２０２との間に配設された複数の共晶バンプ２１４（Ｃ４（controlled-collapse chip connection）バンプ）とＩＣダイ２０６との間の接続をルーティングするための複数の貫通シリコンビア（ＴＳＶ）２１２も含んでもよい。ＴＳＶ２１２は、並列および直列Ｉ／Ｏ、電源／接地、クロッキング、構成信号などのために、ＩＣダイ２０６と基板２０２との間の接続を提供することができる。複数の共晶バンプ２１４は、インターポーザ２０４を基板２０２に、より特定的には基板の表面上の導電性要素および基板のビアに電気的に接続する。
【００７１】
ＩＣパッケージ２００は、パッケージ基板２０２の下に配設された複数のはんだボール２１６も有する。はんだボール２１６は、たとえば回路基板（たとえば、ＰＣＢ）の表面上に配設された導電性パッドの対応する配列と電気的に接触するために行および列のアレイの形態で配置されてもよい。
【００７２】
例示的なプログラマブル集積回路
多くの異なるタイプの集積回路（ＩＣ）ダイ２０６がインターポーザ２０４上に配設され、ＩＣパッケージ２００内にパッケージングされ得る。１つの好適なタイプのＩＣは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのプログラマブルＩＣである。ＦＰＧＡは、典型的には、プログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、たとえば入力／出力ブロック（ＩＯＢ）、コンフィギュラブル論理ブロック（ＣＬＢ）、専用のランダムアクセスメモリブロック（ＢＲＡＭ）、乗算器、デジタル信号処理ブロック（ＤＳＰ）、プロセッサ、クロックマネージャ、遅延ロックループ（ＤＬＬ）などを含んでもよい。別のタイプのプログラマブルＩＣは、複合プログラマブル論理デバイスまたはＣＰＬＤである。ＣＰＬＤは、ともに接続され、相互接続スイッチマトリックスによって入力／出力（Ｉ／Ｏ）リソースに接続された２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブル論理アレイ（ＰＬＡ）およびプログラマブルアレイ論理（ＰＡＬ）デバイスで使用されるものと同様の二段ＡＮＤ／ＯＲ構造を含む。他のプログラマブルＩＣは、デバイス上のさまざまな要素をプログラム可能に相互接続する金属層などの処理層を適用することによってプログラムされる。これらのプログラマブルＩＣは、マスクプログラマブルデバイスとして知られている。「プログラマブルＩＣ」という表現は、特定用途向け集積回路（ＡＳＩＣ）などの、部分的にのみプログラム可能なデバイスも包含することができる。
【００７３】
図１は、図２のＩＣパッケージ２００に実装され得るプログラマブルデバイスのための例示的なアーキテクチャ１００を示すブロック図である。アーキテクチャ１００は、たとえばフィールドプログラマブルゲートアレイ（ＦＰＧＡ）内に実装されてもよい。示されるように、アーキテクチャ１００は、いくつかの異なるタイプのプログラマブル回路、たとえば論理回路、ブロック、を含む。たとえば、アーキテクチャ１００は、多数の異なるプログラマブルタイルを含んでもよく、当該プログラマブルタイルは、マルチギガビットトランシーバ（ＭＧＴ）１０１と、コンフィギュラブル論理ブロック（ＣＬＢ）１０２と、ランダムアクセスメモリブロック（ＢＲＡＭ）１０３と、入力／出力ブロック（ＩＯＢ）１０４と、構成およびクロッキング論理回路（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）１０５と、デジタル信号処理（ＤＳＰ）ブロック１０６と、専門のＩ／Ｏブロック１０７（たとえば、構成ポートおよびクロックポート）と、デジタルクロックマネージャ、アナログデジタルコンバータ（ＡＤＣ）、システムモニタリング論理回路などの他のプログラマブル論理回路１０８とを含む。
【００７４】
いくつかのＦＰＧＡでは、各プログラマブルタイルは、各々の隣接するタイルにおける対応するプログラマブル相互接続要素（ＩＮＴ）１１１へ／からの標準的な接続を有するＩＮＴ１１１を含む。したがって、ＩＮＴ１１１は、ひとまとめにして、示されているＦＰＧＡのためのプログラマブル相互接続構造を実現する。図１の右端に含まれる例によって示されるように、各ＩＮＴ１１１は、同じタイル内のプログラマブル論理要素へ／からの接続も含む。
【００７５】
たとえば、ＣＬＢ１０２は、ユーザロジック＋単一のＩＮＴ１１１を実現するようにプログラム可能なコンフィギュラブル論理要素（ＣＬＥ）１１２を含んでもよい。ＢＲＡＭ１０３は、１つ以上のＩＮＴ１１１に加えて、ＢＲＡＭ論理要素（ＢＲＬ）１１３を含んでもよい。典型的には、タイルに含まれるＩＮＴ１１１の数は、タイルの幅に左右される。示されている例では、ＢＲＡＭタイルは、５個のＣＬＢと同じ幅を有しているが、他の数（たとえば、４個）も使用されてもよい。ＤＳＰブロック１０６は、適切な数のＩＮＴ１１１に加えて、ＤＳＰ論理要素（ＤＳＰＬ）１１４を含んでもよい。ＩＯＢ１０４は、たとえば、ＩＮＴ１１１の１つのインスタンスに加えて、Ｉ／Ｏ論理要素（ＩＯＬ）１１５の２つのインスタンスを含んでもよい。当業者に明らかであるように、たとえばＩＯＬ１１５に接続された実際のＩ／Ｏパッドは、典型的には、ＩＯＬ１１５の領域に制限されるものではない。
【００７６】
図１に示される例示的なアーキテクチャ１００では、ダイの中央付近の水平な領域（図１に斜線で図示）が構成、クロックおよび他の制御論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ１０５）に使用される。この中央領域から延在する他の垂直な領域１０９は、ＦＰＧＡの幅にわたってクロックおよび構成信号を分散させることに使用され得る。
【００７７】
図１に示されるアーキテクチャ１００を利用したいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則正しい行構造を乱すさらなる論理ブロックを含む。当該さらなる論理ブロックは、プログラマブルブロックおよび／または専用回路であってもよい。たとえば、ＰＲＯＣ１１０として示されているプロセッサブロックがＣＬＢ１０２およびＢＲＡＭ１０３のいくつかの行にわたっている。
【００７８】
ＰＲＯＣ１１０は、ＦＰＧＡのプログラマブル回路を実現するダイの一部として作製されるハードワイヤードプロセッサとして実現されてもよい。ＰＲＯＣ１１０は、複雑さの点で個々のプロセッサ（たとえば、プログラムコードを実行することができるシングルコア）から１つ以上のコア、モジュール、コプロセッサ、インターフェイスなどを有する処理システム全体までの範囲にわたるさまざまな異なるプロセッサタイプおよび／またはシステムのうちのいずれかを表すことができる。
【００７９】
より複雑な配列では、たとえば、ＰＲＯＣ１１０は、１つ以上のコア（たとえば、中央処理装置）、キャッシュメモリ、メモリコントローラ、ＩＣのＩ／Ｏピン（たとえば、Ｉ／Ｏパッド）に直接結合するように、および／または、ＦＰＧＡのプログラマブル回路に結合するように構成可能な一方向および／または二方向インターフェイスを含んでもよい。「プログラマブル回路」という表現は、ＩＣ内のプログラマブル回路要素（たとえば、本明細書に記載されているさまざまなプログラマブルまたはコンフィギュラブル回路ブロックまたはタイル）を指すことができ、ＦＰＧＡにロードされる構成データに従ってさまざまな回路ブロック、タイルおよび／または要素を選択的に結合する相互接続回路を指すこともできる。たとえば、ＰＲＯＣ１１０の外部にある図１に示される部分は、ＦＰＧＡのプログラマブル回路の一部であると考えてもよく、またはＦＰＧＡのプログラマブル回路であると考えてもよい。
【００８０】
図１は、プログラマブル回路（たとえば、プログラマブルファブリック）と処理システムとを含むＦＰＧＡを実現するために使用することができる例示的なアーキテクチャ１００を示すよう意図されている。たとえば、ある行における論理ブロックの数、行の相対幅、行の数および順序、行に含まれる論理ブロックのタイプ、論理ブロックの相対サイズ、および図１の右側に含まれる相互接続／論理実現例は、例示である。実際のＦＰＧＡでは、たとえば、ユーザ回路設計の効率的な実現を容易にするために、ＣＬＢがどこに現れても、典型的にはＣＬＢ１０２の２つ以上の隣接する行が含まれる。しかし、隣接するＣＬＢ行の数は、ＦＰＧＡの全体サイズによっていろいろであってもよい。さらに、ＦＰＧＡ内のＰＲＯＣ１１０のサイズおよび／または位置決めは、例示を目的としているに過ぎず、本開示の１つ以上の例を限定するものとして意図されているわけではない。
【００８１】
ＳＳＩ技術集積化のための例示的なスタンドアロンインターフェイス
上記のように、スタックド・シリコン・インターコネクト（ＳＳＩ）技術デバイスは、インターポーザを使用して、複数の集積回路（ＩＣ）ダイを微少なマイクロバンプおよび金属トレースを用いて従来のＩＣパッケージ技術またはＰＣＢ技術で利用できるものよりもはるかに高密度に接続する。ＰＣＢ上のパッケージピンに接続された従来のＩ／Ｏを使用して可能になるものよりも実質的に高密度かつ高速の接続により、さらなる能力を有する固定機能ダイ（たとえば、ＡＳＩＣ）をプログラマブルＩＣダイ（たとえば、ＦＰＧＡ  ＳＬＲ）に接続することによって、特定のアプリケーションでＳＳＩ技術を活用することが望ましいであろう。いくつかの例では、当該さらなる能力がプログラマブルＩＣダイに付加される場合、固定機能ダイと一致した機能およびパターンを有するマイクロバンプと接続するように固定機能ダイに接続されるさらなる回路（たとえば、バッファ）をプログラマブルＩＣダイに追加する必要があるかもしれない。特定のアプリケーションでは、新たな能力をサポートするために必要になるであろう多数のさらなる接続は、プログラマブルＩＣアーキテクチャにとって非常に破壊的であるおそれがあり、論理および／またはＤＳＰブロックの除去ならびにクロッキングネットワークの変更を伴う可能性がある。既存の運用中のプログラマブルＩＣダイに対してこのような変更がなされる場合、ダイ全体を完全に再認定することが望ましいが、これは複雑でコストがかかる。
【００８２】
本開示の例は、プログラマブルＩＣアーキテクチャのこの破壊および再認定を回避し、その代わりにプログラマブルＩＣダイを元のままにする。一方の側ではプログラマブルＩＣダイ（たとえば、ＦＰＧＡ  ＳＬＲ）のインターポーザ相互接続データとクロッキングマイクロバンプと相互接続パターンとに適合し、他方の側では固定機能ダイのマイクロバンプと相互接続パターンとに適合するインターフェイスダイが設計される。当該インターフェイスダイは、固定機能プロトコルをインターポーザ相互接続適合プロトコルに変換するように機能する。プログラマブルＩＣダイおよびインターフェイスダイは、ウェハダイシング後は同じウェハレベルの基板（たとえば、半導体材料の同じモノリス）を共有してもよいが、スクライブライン（標準的なスクライブ）によって分離されてもよい。
【００８３】
図３Ａおよび図３Ｂは、それぞれ、本開示の一例に係る、インターフェイスダイ３０６を介して固定機能ダイ３０４に結合されたプログラマブルＩＣダイ３０２を備える（たとえば、インターポーザレベルにおける）例示的なＩＣパッケージの一部の上面図および断面図を示す。マスクを使用して、インターフェイスダイ３０６と対にされたプログラマブルＩＣダイ３０２のいくつかのインスタンスを有するウェハを生成してもよい。ダイシング後は、プログラマブルＩＣダイ３０２およびインターフェイスダイ３０６は、図３Ｂに示されるように同じウェハレベルの基板を共有してもよい。スクライブライン３０８は、インターフェイスダイ３０６をプログラマブルＩＣダイ３０２から分離してもよく、ウェハセクションを通る２つのダイ間に直接的な電気的接続はなくてもよい。その代わりに、プログラマブルＩＣダイ３０２およびインターフェイスダイ３０６における回路を電気的に接続するために、インターポーザ２０４を介した相互接続線の第１の組３１０が使用されてもよい。インターフェイスダイ３０６の一方の側は、プログラマブルＩＣダイ３０２のためのマイクロバンプ２１０のパターンと相互接続線の第１の組３１０とに適合するように設計される。固定機能ダイ３０４およびインターフェイスダイ３０６における回路を電気的に接続するために、インターポーザ２０４を介して配線された相互接続線の第２の組３１２が使用されてもよい。インターフェイスダイの別の側は、固定機能ダイ３０４のためのマイクロバンプ２１０のパターンと相互接続線の第２の組３１２とに適合するように設計される。このように、インターフェイスダイ３０６の設計およびインターポーザ２０４での相互接続線２０８の使用により、プログラマブルＩＣダイ３０２に対していかなる変更を加えることなく、固定機能ダイ３０４のさらなる能力をＳＳＩ技術ＩＣパッケージに統合することが可能になる。したがって、既存の運用中のプログラマブルＩＣダイを再認定する必要がない。
【００８４】
ＳＳＩ技術を利用することができる１つの例示的なアプリケーションは、高帯域幅メモリ（ＨＢＭ）を含む。ＨＢＭは、高性能グラフィックアクセラレータおよびネットワークデバイスなどのさまざまな好適なアプリケーションのうちのいずれかで使用することができる三次元（３Ｄ）積層型ダイナミックＲＡＭ（ＤＲＡＭ）のための高性能ランダムアクセスメモリ（ＲＡＭ）インスタンスである。ＨＢＭでは、８個までのＤＲＡＭダイが積層されてもよく、それらは貫通シリコンビア（ＴＳＶ）およびマイクロバンプによって相互接続されてもよい。
【００８５】
ＨＢＭデバイスは、ＳＳＩ技術を活用して、ＰＣＢ上のパッケージピンに接続された従来のＩ／Ｏを用いて従来のＤＲＡＭが可能にするものよりも８〜１０倍（８〜１０×）高密度かつ高速にＤＲＡＭをプログラマブルＩＣダイ（たとえば、ＦＰＧＡダイ）に接続することができる。ＨＢＭがＦＰＧＡに追加される場合には、ＨＢＭに接続されたＦＰＧＡにバッファを追加することが望ましいであろう。これらのバッファは、隣接するＨＢＭと一致した機能およびパターンを有するマイクロバンプを駆動するであろう。ＨＢＭから入来するデータは、非常に高い帯域幅（たとえば、ＨＢＭデバイス当たり６テラビット／秒（Ｔｂｐｓ））を有するであろう。ＦＰＧＡへの何万もの求められる接続を追加することは、ＦＰＧＡアーキテクチャにとって非常に破壊的であり、ＦＰＧＡファブリックの規則性から論理およびＤＳＰブロックを除去してＨＢＭバッファからの接続を追加することを伴うであろう。当該追加は、ＦＰＧＡクロッキングネットワークも破壊するおそれがある。新たなＨＢＭバッファを設計しなければならないことに加えて、ＩＣ製造業者は、ＨＢＭサポートを追加するために、クロッキング、ＣＬＥおよび／またはＤＳＰに関連する新たなブロックも開発するかもしれない。上記のように、ＦＰＧＡ（ＳＬＲ）の認定は非常に複雑である。さらに、ＨＢＭ規格は、典型的なＦＰＧＡ製品の寿命期間にわたって変化することが予想される。規格の変化は、ＨＢＭバッファおよびＦＰＧＡ（ＳＬＲ）全体の再設計ならびに完全な再認定を伴う可能性がある。
【００８６】
本開示の例は、ＦＰＧＡ（ＳＬＲ）を元のままにする。一方の側ではＦＰＧＡ（ＳＬＲ）のインターポーザ相互接続データとクロッキングマイクロバンプと相互接続パターンとに適合し、他方の側ではＨＢＭメモリ（または、複数のメモリ）のマイクロバンプと相互接続パターンとに適合するＨＢＭバッファダイが設計され得る。ＨＢＭバッファダイの機能は、ＨＢＭプロトコルをＡＸＩ（アドバンスト・エクステンシブル・インターフェイス）のようなインターポーザ相互接続適合プロトコルに変換するというものである。上記のように、ＦＰＧＡおよびＨＢＭバッファデバイスは、同じウェハレベルの基板を共有してもよいが、スクライブラインによって分離されてもよい。本開示全体を通してＨＢＭアプリケーションおよびＨＢＭバッファダイが例として使用されているが、好適なインターフェイスダイを用いて任意の好適なアプリケーション（および特定用途向け集積回路（ＡＳＩＣ）ダイ）がＳＳＩ技術ＩＣパッケージに統合されてもよいということが理解される。
【００８７】
図４は、本開示の一例に係る、一対の論理領域のための例示的なマスク４００を示す。各論理領域は、プログラマブルＩＣダイ４０２と、ＨＢＭバッファダイ４０４とを含む。図４の例示的なマスク４００では一対の論理領域が示されているが、マスクは、論理領域を１つだけ有していてもよく、または３個以上の論理領域を有していてもよい。図４は、プログラマブルＩＣダイ４０２およびＨＢＭバッファダイ４０４を、同じ幅４０５を有してスクライブライン４０６によって分離されるものとして示している。このスクライブライン４０６は、標準的な幅を有してもよい。他の例では、ＨＢＭバッファダイ４０４は、プログラマブルＩＣダイ４０２とは異なる幅を有してもよい。ＨＢＭバッファダイ４０４およびプログラマブルＩＣダイ４０２は、適合したインターポーザ相互接続マイクロバンプパターンを有してもよい。図４におけるマスク４００を使用して、図５Ａおよび図５Ｂに示されるウェハを作成することができる。
【００８８】
図５Ａおよび図５Ｂは、１つのマスクセットを使用して２つの異なる論理領域を作成する方法を示す。図５Ａは、本開示の一例に係る、ＨＢＭバッファダイ５０４と対にされたプログラマブルＩＣダイ５０２を含む論理領域（たとえば、ＳＬＲ）を有するウェハ５００の上面図である。破線５０６は、ウェハ５００がダイシングされるスクライブカットを表し、ＨＢＭバッファダイ５０４は、プログラマブルＩＣ（ＰＩＣ）ダイ５０２から分離される。図５Ａにおけるウェハ５００を使用して、たとえば従来のＳＳＩ技術ＦＰＧＡ  ＳＬＲを製造することができる。分離されたＨＢＭバッファダイ５０４は、廃棄されてもよい。
【００８９】
図５Ｂは、本開示の一例に係るＨＢＭインターフェイスを有するウェハ５２０の上面図である。ウェハ５２０は、図５Ａのウェハ５００と同じ開始ウェハであってもよいが、スクライブカットが異なっている。図５Ｂにおけるウェハ５２０は、ＰＬダイ５０２およびＨＢＭバッファダイ５０４が単一の論理領域（たとえば、ＳＬＲ）として対にされるようにダイシングされる。ＨＢＭバッファおよびＰＬ部分は、スクライブによって分離されてもよく、ダイシングされたウェハセクションにいかなる直接的な電気的接続も持たなくてもよい。それどころか、２つの部分間の接続は、ＳＳＩインターポーザにおける相互接続線によってなされてもよい。
【００９０】
インターポーザ２０４におけるこれらの相互接続線３１０は、ダイ間に幅広の高帯域幅の接続を作成するように設計される。さらに、相互接続線３１０は、ＨＢＭの驚異的な帯域幅を吸収するのに十分なプログラマブル論理回路（たとえば、ＦＰＧＡ）にわたって接続の帯域幅を分散させるように設計されてもよい。（たとえば、スクライブラインによる）プログラマブルＩＣダイとＨＢＭバッファダイとの分離は、リスクを減少させてベンダーフレキシビリティを向上させることにも役立つ。このように、ＨＢＭもしくはＨＢＭバッファダイに関連する問題またはＨＢＭ規格の変化は、プログラマブル論理回路の有用性に影響を及ぼさない。さらに、ＨＢＭベンダーの違いまたはＨＢＭ規格の進化によりＨＢＭ設計が変更されても、プログラマブル論理回路を破壊する必要がない。これは、膨大な量の認定時間を節約することになる。その理由は特に、インターポーザ相互接続線３１０上のＨＢＭとＰＩＣとの接続がソフトであり得て、改良のためのマスク変更を伴わなくてもよいというものである。相互接続線３１０上のこのソフトな接続は、どの線が接続されるかを調節するように制御可能な、各相互接続線の端部における二方向ドライバで実現されてもよい。
【００９１】
図６は、本開示の一例に係る、ＳＳＩ技術を利用した（たとえば、インターポーザレベルにおける）例示的なＩＣパッケージの一部の上面図を示す。ＩＣパッケージの一部は、第２の論理領域６０８（ＨＢＭバッファダイ６０６と対にされた第２のプログラマブルＩＣダイ６０４を備える）に結合された第１の論理領域６０２（第１のプログラマブルＩＣダイを備える）を含み、第２の論理領域は、ＨＢＭインターフェイスを有する論理領域と称されることができる。ＨＢＭバッファダイ６０６は、２つのＨＢＭダイ６１０，６１２に結合されている。プログラマブルＩＣダイ６０４およびＨＢＭバッファダイ６０６は独立しているが、これらのダイは、単一の論理領域６０８としてウェハからダイシングされてもよい。第２の論理領域６０８における２つのダイ６０４，６０６は、インターポーザ６１５を介して配線された相互接続線の第１の組６１４を用いて接続されてもよい。プログラマブルＩＣダイ６０４とＨＢＭバッファダイ６０６との間に配線される相互接続線６１４は、図２におけるＩＣダイ２０６間で使用される相互接続線２０８と同じタイプであってもよい。いくつかの例では、ＨＢＭチャネルは、デバイス当たり８個のチャネルを有する状態で、５００メガビット／秒（Ｍｂｐｓ）で１４４０個の相互接続信号を伴ってもよい。したがって、論理領域６０２と論理領域６０８との間には１４４０個の信号を有する１６個のプログラマブルＩＣ相互接続チャネルがあってもよい。ＨＢＭバッファダイ６０６とＨＢＭダイ６１０，６１２との間の相互接続線６１６は、インターポーザ２０４に関するＨＢＭ  ＪＥＤＥＣ規格を使用してもよい。いくつかの例では、ＨＢＭデバイス当たり８個のチャネルを有する状態で、２ギガビット／秒（Ｇｂｐｓ）でＨＢＭチャネル当たり２１２本の相互接続線があってもよい。
【００９２】
好適なプロセスでのインターポーザ相互接続（たとえば、６５ｎｍ以下）は、ＨＢＭ帯域幅および密度と非常に適合し得る。図７は、本開示の一例に係る例示的なＨＢＭバッファダイ７００の最上階層の設計を示す。ＨＢＭバッファダイ７００は、図６におけるＨＢＭバッファダイ６０６の１つの例示的な実現例であってもよい。ＨＢＭダイ６１０，６１２から入来する信号総数および帯域幅は、相互接続信号の帯域幅によってプログラマブルＩＣ（たとえば、ＦＰＧＡ）に対してうまくバランスがとられている。当該回路は、ＨＢＭチャネル７０４とプログラマブルＩＣ相互接続チャネル７０６との間にスイッチネットワーク７０２（たとえば、ＡＸＩスイッチネットワーク）を有してもよい。ＨＢＭ設計は、ＨＢＭ配置とプログラマブルＩＣ相互接続配置とを独立したものにすることも可能にする。
【００９３】
図７における各マスタユニット（ＭＵ）７０８は、たとえば５００ＭＨｚで動作する５１２ビットＡＸＩバスであってもよく、これは、プログラマブルＩＣ相互接続チャネル７０６における１４４０個の信号のうちの大半を占め得る。各ＨＢＭ出力におけるスレーブユニット（ＳＵ）７１０も、たとえば５００ＭＨｚで動作する５１２ビットＡＸＩバスであってもよい。２ギガビット／秒（Ｇｂｐｓ）での１２８ビットのＨＢＭアプリケーションは、５００ＭＨｚでの５１２ビットＡＸＩインターフェイスをもたらすことができる。
【００９４】
本開示の例によって、論理回路を変更する（たとえば、ブロックを追加または除去する）ことなく、ＨＢＭメモリまたは別の好適な能力を既存の認定ＳＳＩ技術論理回路に追加することができる。アプリケーションインターフェイスおよび論理回路へのプラグイン追加物（たとえば、ＨＢＭバッファおよびコントローラ）は、これらがあたかも単一のダイであるかのように同じマスクセット上に設計されてもよく、標準的なスクライブラインが、論理回路ダイのアプリケーションプラグイン部分とインターフェイスダイとを分離する。アプリケーションプラグインとインターフェイスダイとの間の接続は、インターポーザ相互接続を用いてスクライブ上でなされてもよい。
【００９５】
本開示の例に係るスタンドアロンインターフェイスアプローチによって提供される利点は数多くある。プログラマブルＩＣダイが複数のテープアウト（たとえば、エンジニアリングサンプルおよび製造）を有し得るので、追加のマスクコストなしに、製造を含む任意のテープアウトにインターフェイスダイ（たとえば、ＨＢＭバッファダイ）を追加することができる。プログラマブルＩＣ（たとえば、ＦＰＧＡ）にさらなる構成のサポート（たとえば、ＨＢＭサポート）を導入することは、新たなプログラマブルＩＣの設計ならびにその後のモデリングおよび認定を含む必要はない。インターポーザ相互接続が既にサポートされモデリングされているので、能力（たとえば、ＨＢＭ）の追加は、ＩＣパッケージ設計者および／または製造業者におけるさまざまなグループからのいかなる追加作業も伴う必要はない。設計ガイドライン（たとえば、ＨＢＭ規格）およびプログラマブルＩＣ上の相互接続信号のパターンを理解している１つのグループだけがインターフェイスダイ（たとえば、ＨＢＭバッファダイ）を設計することができてもよい。また、当該設計は、外部ベンダーにとって非常に移植性が高く（ポータブルで）あり得る。設計に対するさらなる変更（たとえば、ＨＢＭ規格の改訂）は、プログラマブルＩＣ設計または認定に影響を及ぼさなくて済む。スタンドアロンインターフェイス設計は、相互接続サポートを有するいかなる論理回路にも適用することができる。
【００９６】
ＩＣパッケージを作製するための例示的な動作
図８は、本開示の一例に係る、ＩＣパッケージを作製するための例示的な動作８００のフロー図である。動作８００は、たとえば半導体処理室を含み得るＩＣパッケージを作製するためのシステムによって実行されてもよい。
【００９７】
動作８００は、ブロック８０２から開始し得て、ブロック８０２において、インターフェイスダイと対にされたプログラマブルＩＣダイにマスクを提供する。インターフェイスダイは、プログラマブルＩＣダイを少なくとも１つの固定機能ダイに結合するためのものである。ブロック８０４において、マスクを使用して、複数の対になったプログラマブルＩＣダイおよびインターフェイスダイを有するウェハを生成する。ブロック８０６において、ウェハをダイシングして、複数の対になったプログラマブルＩＣダイおよびインターフェイスダイのうちの１つを備えるウェハセクションを切り離し得る。ブロック８０８において、複数の相互接続線を備えるインターポーザの上にウェハセクションを配設し得る。ウェハセクションにおける対になったプログラマブルＩＣダイおよびインターフェイスダイを電気的に接続するために、相互接続線の第１の組がインターポーザを介して配線されてもよい。インターフェイスダイと固定機能ダイとを電気的に接続するために、相互接続線の第２の組がインターポーザを介して配線されてもよい。
【００９８】
いくつかの例によれば、動作８００は、固定機能ダイをインターポーザの上に配設することをさらに伴ってもよい。いくつかの例では、動作は、インターポーザをパッケージ基板の上に配設すること、および／または、固定機能ダイ、ウェハセクション、インターポーザおよびパッケージ基板の少なくとも一部を封入して、集積回路パッケージを形成することをさらに含んでもよい。いくつかの例では、複数のマイクロバンプがインターポーザの上に配設されてもよい。この場合、複数のマイクロバンプは、インターポーザを介して配線された相互接続線を、プログラマブルＩＣダイとインターフェイスダイと固定機能ダイとにおける回路に電気的に接続することができる。いくつかの例では、ウェハセクションにおけるインターフェイスダイは、プログラマブルＩＣダイのためのマイクロバンプの第１のパターンおよび相互接続線の第１の組と適合し、固定機能ダイのためのマイクロバンプの第２のパターンおよび相互接続線の第２の組と適合する。
【００９９】
いくつかの例によれば、動作８００は、対になったプログラマブルＩＣダイおよびインターフェイスダイの各々におけるプログラマブルＩＣダイとインターフェイスダイとの間にスクライブラインを形成することをさらに含んでもよい。
【０１００】
いくつかの例によれば、ウェハセクションにおける対になったプログラマブルＩＣダイおよびインターフェイスダイは、同じウェハレベルの基板を共有する。
【０１０１】
いくつかの例によれば、固定機能ダイは、ＨＢＭダイを備える。この場合、インターフェイスダイは、ＨＢＭバッファダイを備えてもよい。いくつかの例では、相互接続線の第２の組は、ＨＢＭ  ＪＥＤＥＣ規格に従ったものである。
【０１０２】
いくつかの例によれば、固定機能ダイは、特定用途向け集積回路（ＡＳＩＣ）を備える。
【０１０３】
いくつかの例によれば、インターポーザを介して配線された相互接続線によるもの以外に、ウェハセクションにおける対になったプログラマブルＩＣダイおよびインターフェイスダイの間に電気的接続はない。
【０１０４】
例示的なＨＢＭ帯域幅集約スイッチ
上記のように、ＨＢＭは、高性能グラフィックアクセラレータおよびネットワークデバイスなどのさまざまな好適なアプリケーションのうちのいずれかで使用することができる３Ｄ  ＤＲＡＭのための高性能ＲＡＭインスタンスである。ＨＢＭでは、８個までのＤＲＡＭダイが積層されてもよく、それらは貫通シリコンビア（ＴＳＶ）およびマイクロバンプによって相互接続されてもよい。ＨＢＭデバイスは、ＳＳＩ技術を活用して、ＰＣＢ上のパッケージピンに接続された従来のＩ／Ｏを使用して従来のＤＲＡＭが可能にするものよりも８〜１０倍（８〜１０×）高密度かつ高速に積層型ＤＲＡＭをプログラマブルＩＣダイに接続してもよい。１つのＨＢＭデバイスが１６個の疑似メモリチャネルを有することができ、その各々は、１６００Ｍｂｐｓ６４ビットダブルデータレート（ＤＤＲ）デュアルインラインメモリモジュール（ＤＩＭＭ）と同じ帯域幅を有し、これは相当に高い帯域幅である。
【０１０５】
しかし、ＨＢＭにおける各メモリチャネルは、分離されたメモリアレイに達し、各ＨＢＭチャネルは、そのパーティションの中のアドレスを有するメモリにのみアクセスできる。ＨＢＭデバイスの全ての帯域幅およびビットを十分に利用するために、システムは、たとえば各チャネルにアクセスする１６個の独立したエージェントを有してもよい。プログラマブルＩＣにおけるシステムがエージェントを４個しか持たない場合には、チャネルのグループを各エージェントに接続して全てのビットおよび帯域幅を使用することは非常に困難であるかもしれない。各エージェントへのＨＢＭチャネルの集約は、プログラマブルＩＣ内の相当なファブリックリソースを利用し得るが、これはＨＢＭの帯域幅要件によってさらに難しくなる可能性がある。ＨＢＭスイッチ（たとえば、スイッチネットワーク７０２）がなければ、各ＨＢＭ疑似チャネルは、プログラマブルＩＣダイの境界のファブリック論理回路および他の論理回路と入力／出力（Ｉ／Ｏ）との間のインターフェイス（境界論理インターフェイス（ＢＬＩ）と称される）を介してプログラマブルＩＣファブリックに接続されてもよい。ＢＬＩは、非常に大型で複雑なＨＢＭ疑似チャネル論理回路およびＩ／ＯをプログラマブルＩＣのファブリックアレイ内のＣＬＥまたはＤＳＰＬ（たとえば、図１におけるＣＬＥ１１２またはＤＳＰＬ１１４）などのはるかに小さなブロックとしてとらえることを可能にすることができる。
【０１０６】
本開示の例は、プログラマブルＩＣ相互接続チャネル（たとえば、ＦＰＧＡ  ＢＬＩ）とＨＢＭ疑似チャネル（ＰＣ）との間のスイッチ（たとえば、スイッチネットワーク７０２）を利用する。いくつかの例では、当該スイッチは、いずれかのプログラマブルＩＣ相互接続チャネルがいずれかのＨＢＭ疑似チャネルにアクセスすることを可能にすることができる。したがって、どの疑似チャネルからビットがアクセスされるかにかかわらず、いずれかの相互接続チャネルがＨＢＭ内のいずれかのビットにアクセスすることができる。
【０１０７】
現行のＰＣＢベースの設計環境では、４個の６４ビットＤＤＲ  ＤＩＭＭを有することは、パッケージおよびＰＣＢ技術の限界を押し広げる。いくつかの例では、ＨＢＭを有するプログラマブルＩＣは、そこに接続された１６個の６４ビットＤＤＲ  ＤＩＭＭの等価物を可能にすることができる。顧客およびアプリケーションの中には１６個のＨＢＭインターフェイスの使用を見出すものもいると思われるが、大半のアプリケーションは、４個のインターフェイスを使い続けるか、またはこれを二倍にして８個にし得る。したがって、４個のメモリを望む顧客は、４個のＨＢＭ疑似チャネルの帯域幅およびビットを組み合わせて仮想メモリを作成し得る。４個からなる４つのグループから１３個からなる１つのグループおよび１個からなる３つのグループまで、多くの組み合わせが可能であるということが理解される。各ＨＢＭ疑似チャネル（ＰＣ）は、ＢＬＩを介してプログラマブルＩＣのファブリック領域に入ってもよく、５００ＭＨｚで動作する２５６ビットフルデュプレックスＡＸＩバスであってもよい。４個のＨＢＭ疑似チャネルＢＬＩを組み合わせることは、プログラマブルＩＣの相当なリソースを消費する可能性があり、非常に困難なタイミングクロージャを有する可能性がある。プログラマブルＩＣ相互接続チャネル（たとえば、ＦＰＧＡ  ＢＬＩ）とＨＢＭ  ＰＣとの間のスイッチをハード化することによって、ファブリックリソースを節約してタイミングクロージャ問題を除去することができる。
【０１０８】
理想的なスイッチネットワークが有するべきである主な特徴が２つある。第一に、美しい（idyllic）ケースでは、スイッチネットワークへのＢＬＩマスタ入力はどれもみな、ありとあらゆるＨＢＭ疑似チャネルスレーブポートにアクセスできる。第二に、各ＢＬＩがただ一つのＨＢＭ  ＰＣに直接接続されるケース（「アフィニティケース」とも称される）では、スイッチネートワークを介したレイテンシは最小であるべきである。
【０１０９】
図９は、本開示の一例に係る、アフィニティケースの場合の例示的なＨＢＭバッファ領域９００のブロック図である。当該回路は、ＨＢＭチャネル７０４（たとえば、ＨＢＭ  ＰＣ）とプログラマブルＩＣ相互接続チャネル９０６（たとえば、ＢＬＩポート）との間にスイッチネットワーク９０２を有し得る。スイッチネットワーク９０２では、各プログラマブルＩＣ相互接続チャネル９０６は、ただ一つのＨＢＭチャネル７０４に直接接続されている。
【０１１０】
図９のアフィニティケースは、ＨＢＭデバイスから利用できる最大帯域幅を使用するアプリケーションである。アフィニティケースを使用するアプリケーションは、最小限のレイテンシを予想することができる。下記の他のＨＢＭバッファ領域では、任意に、図９に示されるアフィニティケースで動作するようにスイッチネットワーク９０２を構成することによって最小限のレイテンシでスイッチを事実上迂回してもよい。
【０１１１】
上記の他の例と同様に、（ＨＢＭバッファ領域９００を含む）本明細書に記載されているＨＢＭバッファ領域は、一方の側ではプログラマブルＩＣのインターポーザ相互接続データとクロッキングマイクロバンプと相互接続パターンとに適合し、他方の側ではＨＢＭメモリ（または、複数のメモリ）のマイクロバンプと相互接続パターンとに適合し得る。ＨＢＭバッファ領域の機能は、ＨＢＭプロトコルをＡＸＩ（アドバンスト・エクステンシブル・インターフェイス）のようなインターポーザ相互接続適合プロトコルに変換するというものである。いくつかの例では、上記のように、プログラマブルＩＣおよびＨＢＭバッファ領域９００は、同じウェハレベルの基板を共有してもよいが、スクライブラインによって分離されてもよく、それらの間の接続のためにインターポーザに依拠してもよい。この場合、ＨＢＭバッファ領域９００は、別個のＨＢＭバッファダイであってもよい。他の例では、ＨＢＭバッファ領域９００は、単一のモノリシックダイにおけるプログラマブルＩＣと統合されてもよい。この場合、プログラマブルＩＣおよびＨＢＭバッファは、それらの間の接続のためにインターポーザに依拠する必要はなく、いくつかの例では、プログラマブルＩＣとＨＢＭバッファとを接続するためにインターポーザを介して配線された電気的接続はなくてもよい。その代わりに、ＩＣ金属化（メタライゼーション）を使用して、ＨＢＭバッファ回路をプログラマブルＩＣ回路と接続してもよい。ＩＣ金属化は、１つ以上の金属化層を利用してもよい。他の例では、ＩＣ金属化とインターポーザ相互接続線との組み合わせを利用して、プログラマブルＩＣ回路をＨＢＭバッファ回路と接続してもよい。
【０１１２】
スイッチネットワーク９０２は、たとえばＡＸＩタイプのスイッチネットワークまたはパケットプロトコルタイプのスイッチネットワークであってもよい。ＡＸＩタイプのスイッチネットワークでは、信号は、各マスタユニット７０８から駆動され、アービタによって制御されるマルチプレクサ（ＭＵＸ）によって共通のアドレス／データ／制御バス上に多重化されてもよい。マルチプレクサの出力は、スレーブユニット７１０に広げられてもよい。バスは、データ、アドレスおよび制御信号を別々にＭＵＸ構造を介して転送する。アドレスおよび制御は、アービトレーションシステムとともに、一連のＭＵＸおよびバッファを介してマスタユニット７０８からスレーブユニット７１０にデータバスを仕向ける。パケットプロトコルタイプのスイッチネットワークでは、データ、アドレスおよび制御は、パケット内で一組のフロー制御ディジット（「フリット」とも称される）と組み合わせられてもよい。当該パケットは、たとえばフリットに基づいてマスタユニット７０８からスレーブユニット７１０に送信されてもよい。
【０１１３】
図１０は、本開示の一例に係る、１つのプログラマブルＩＣ相互接続チャネル９０６Ａが全てのＨＢＭチャネル７０４にアクセスできるようにスイッチネットワーク９０２が構成された例示的なＨＢＭバッファ領域１０００を示す。このように、この特定のチャネル９０６Ａは、完全なアドレス指定能力を有する。しかし、この場合、帯域幅は、ＨＢＭ  ＰＣではなくＢＬＩポートによって制限され得る。他の例では、特定のプログラマブルＩＣ相互接続チャネルが相互接続チャネル９０６のうちのいずれか１つであってもよいということが理解される。
【０１１４】
図１１は、本開示の一例に係る、１つ１つのプログラマブルＩＣ相互接続チャネル９０６が全てのＨＢＭチャネル７０４にアクセスすることができるようにスイッチネットワーク９０２が構成された例示的なＨＢＭバッファ領域１１００を示す。「フルクロスバースイッチ」と称されるこのタイプのスイッチは、図９および図１０に示される両方のケースおよびそれらの間の全ての組み合わせを実現することができる。フルクロスバースイッチは非常に柔軟性があるが、２つの欠点がある。第一に、フルクロスバースイッチは、たとえハードブロックとして実装されたとしても、アクセス経路のさまざまな組み合わせを実現するために非常に大きな実装を有するであろう。第二に、アフィニティケースを含む全ての経路のレイテンシは比較的高く（すなわち、スロー経路）、そのためフルクロスバースイッチは相当なレイテンシを有するであろう。
【０１１５】
フルクロスバースイッチの１つの代替案は、階層型スイッチである。図１２は、本開示の一例に係る、プログラマブルＩＣ相互接続チャネル９０６とＨＢＭチャネル７０４との間に階層型スイッチを実現するようにスイッチネットワーク９０２が構成された例示的なＨＢＭバッファ領域１２００を示す。この例示的な実現例では、階層型スイッチは、２つの５：５フルクロスバースイッチ１２１０と、２つの６：６フルクロスバースイッチ１２１２とを備え、隣接するフルクロスバースイッチの間に交差結合接続部１２１４を有する。当該配置は、依然として、図９のアフィニティケースおよび図１１の完全なアドレス指定能力ケースを提供する。図１２には２つの５：５フルクロスバースイッチ１２１０および２つの６：６フルクロスバースイッチ１２１２が示されているが、代替案において階層型スイッチを実現するためにさまざまな好適なフルクロスバー構成（たとえば、２つの９：９フルクロスバースイッチ、または２つの３：３フルクロスバースイッチおよび６個の４：４フルクロスバースイッチ）のうちのいずれかが使用されてもよいということが理解される。階層型スイッチの完全なアドレス指定能力ケースのレイテンシは、プログラマブルＩＣ相互接続チャネル９０６とＨＢＭチャネル７０４との間にカスケード接続されたスイッチの数の関数である。階層型スイッチを用いたアフィニティケースは、かなり少ないレイテンシを有する。なぜなら、６：６フルクロスバースイッチは、（図１１に示される）１６：１６フルクロスバースイッチよりもかなり少ないレイテンシを有するからである。
【０１１６】
図１１の柔軟な実現例では、フルクロスバースイッチは、あらゆるマスタユニット７０８とスレーブユニット７１０との間に「専用の」経路を提供する。したがって、遮断（ブロッキング）がない。これに対して、図１２の階層型スイッチは、いくらかの遮断を有する。遮断の一例は、５：５フルクロスバースイッチ１２１０左端における２つのマスタユニット７０８が、６：６フルクロスバースイッチ１２１２左端における２つのスレーブユニット７１０にアクセスしたい場合である。この場合、スイッチネットワーク７０２を通る両方の経路は、５：５フルクロスバースイッチ１２１０左端と６：６フルクロスバースイッチ１２１２左端との間の交差結合接続部１２１４のうちの１つを共有するであろう。２つのマスタユニット７０８が同時に同じリソースを使用することはできないので、一方の経路は、左端の６：６フルクロスバースイッチ１２１２におけるスレーブユニット７１０への他方の経路のアクセスを「遮断する（ブロッキングする）」と言われる。
【０１１７】
遮断を回避するために、いくつかの方法を利用してもよい。１つの方法は、あるマスタユニットが別のマスタユニットを遮断しないようにマスタユニット７０８を順序付ける優れたスケジューラを有することを伴う。別の方法は、輻輳点において（たとえば、交差結合接続部１２１４において）バッファを使用することを含む。バッファによって、スイッチが受信した後続のデータセットを、（たとえば、スイッチが受信した以前のデータセットが除去され）スイッチリソースが空くまでバッファリングすることができる。
【０１１８】
上記の例に基づいて、本開示の例は、最小限の遮断およびレイテンシ特性で、優れたアフィニティレイテンシおよび任意のチャネルからの完全なアドレス指定能力を有する無数のスイッチ実現例を提供する。さらに、いくつかの例示的なスイッチ実現例は、アフィニティバイパスモードを提供することができる。アフィニティバイパスモードは、スイッチアーキテクチャから独立して、可能な限り低いレイテンシでアフィニティケースを提供することができる。
【０１１９】
図８を再検討して、上記のようにブロック８０８においてインターポーザの上にウェハセクションを配設する代わりに、動作８００は、代替的に、インターポーザの上にウェハセクションを配設し、インターフェイス領域の第１の複数のポートと固定機能ダイとを電気的に結合するために相互接続線の第１の組がインターポーザを介して配線され、相互接続線の第２の組が、インターフェイス領域の第２の複数のポートをウェハセクションにおける対になったプログラマブルＩＣ領域およびインターフェイス領域のプログラマブルＩＣ領域に電気的に結合することを含んでもよい。
【０１２０】
いくつかの例によれば、相互接続線の第２の組の少なくとも一部は、インターポーザを介して配線される。
【０１２１】
いくつかの例によれば、プログラマブルＩＣ領域およびインターフェイス領域は、モノリシックダイの一部である。この場合、相互接続線の第２の組は、モノリシックダイの少なくとも１つの金属化層を介して配線されてもよい。いくつかの例では、相互接続線の第２の組はどれも、インターポーザを介して配線されない。
【０１２２】
いくつかの例によれば、動作８００は、さらに、インターポーザの上に少なくとも１つの固定機能ダイを配設することを伴ってもよい。この場合、動作８００は、さらに、パッケージ基板の上にインターポーザを配設し、少なくとも１つの固定機能ダイ、ウェハセクション、インターポーザ、およびパッケージ基板の少なくとも一部を封入して、集積回路パッケージを形成することを含んでもよい。
【０１２３】
いくつかの例によれば、インターフェイス領域は、第１の複数のポートと第２の複数のポートとの間のスイッチネットワークとして構成されることができる。いくつかの例では、スイッチネットワークは、第２の複数のポートの各々が第１の複数のポートのうちのいずれか１つにアクセスできるように第１の複数のポートの各々と第２の複数のポートの各々との間の完全なアドレス指定能力を提供する。いくつかの例では、スイッチネットワークは、第２の複数のポートの各々が第１の複数のポートのうちの異なる１つにアクセスできるバイパスモードを提供する。いくつかの例では、スイッチネットワークは、複数の接続されたフルクロスバースイッチネットワークで構成され得る階層型スイッチネットワークとして実現される。いくつかの例では、スイッチネットワークは、ＡＸＩタイプのスイッチネットワークとして実現される。他の例では、スイッチネットワークは、パケットプロトコルタイプのスイッチネットワークとして実現される。
【０１２４】
いくつかの例によれば、動作８００は、さらに、対になったプログラマブルＩＣ領域およびインターフェイス領域の各々におけるプログラマブルＩＣ領域とインターフェイス領域との間にスクライブラインを形成することを含む。
【０１２５】
いくつかの例によれば、固定機能ダイは、ＨＢＭダイである。この場合、インターフェイス領域は、ＨＢＭバッファ領域であってもよく、第１の複数のポートは、ＨＢＭチャネル（たとえば、ＨＢＭ  ＰＣ）を含んでもよい。第２の複数のポートは、プログラマブルＩＣ相互接続チャネルを含んでもよい。
【０１２６】
例示的な階層型スイッチの実現例
上記のように、ＨＢＭデバイスの各々（たとえば、第二世代のＨＢＭデバイスの場合、「ＨＢＭ２」または「ＨＢＭ  Ｇｅｎ２」と称される）は、１６個の独立したチャネルに分割される１０２４ビットデータバスをサポートし得る。これらのＨＢＭ疑似チャネルの各々は、ＨＢＭデバイスアドレス空間のうちの１／１６にのみアクセスし得る。したがって、ＨＢＭバッファ領域は、単一の「カーネル」（たとえば、プログラマブルＩＣのユーザソフトロジックにおける相互接続チャネル）が（たとえば、図１０に示される１×１６クロスバースイッチを用いて）ＨＢＭデバイスのいずれかの部分にアクセスできることを可能にするスイッチネットワークを含み得る。プログラマブルＩＣがｎ個のＨＢＭデバイスをサポートする場合、このスイッチネットワークは、１×１６ｎクロスバースイッチ（たとえば、２つのＨＢＭデバイスをサポートするための１×３２クロスバースイッチ）に拡張されてもよい。（２Ｇｂｐｓで動作する）ＨＢＭ  Ｇｅｎ２では、各ＨＢＭ疑似チャネルは、（たとえば、ＨＢＭデータレートの周波数の１／４で動作する）２５６ビットデータバスである。
【０１２７】
３２個のカーネルが２つのＨＢＭデバイスにアクセスし得ると仮定すると、（たとえば、図１１に示される）フルクロスバースイッチの実現例は、２５６ビットデータバスを有する３２×３２フルクロスバースイッチを必要とし得る。このようなフルクロスバースイッチは、面積および電力の観点で実現するのが非常に高価であるかもしれない。いくつかのプログラマブルＩＣ／ＨＢＭユースケースは、ＨＢＭアドレス空間への統合アクセスを包含し得るが、全てのユースケースが統合アドレス指定により全帯域幅を指定するとは限らない。さらに、プログラマブルＩＣのソフトロジックの中に全てのＨＢＭスイッチ相互接続を有することも、非常に高価であるかもしれず、パフォーマンスボトルネックを生じさせる可能性がある。
【０１２８】
上記のように、フルクロスバースイッチの１つの代替案は、（たとえば、図１２に示される）階層型スイッチである。本開示の例は、このような階層型スイッチのためのさまざまな好適な実現例を提供する。
【０１２９】
各ＨＢＭメモリスタックは、８個の１２８ビット長の独立したメモリパーティションに分割されてもよい。これらの独立したメモリパーティションの各々は、独立したクロックおよびタイミング、独立したコマンド、ならびに独立したメモリアレイを有してもよい。言い換えれば、１つのメモリパーティション内で起こることが別のメモリパーティションに影響を及ぼすことはない。これら８個のパーティションの各々は、２つの６４ビット長の独立したパーティションにさらに細分されてもよく、本明細書に記載されているスイッチネットワークなどのインターフェイス（たとえば、ＡＸＩインターフェイス）を介してホスト（たとえば、プログラマブルＩＣのファブリック）と接続されてもよい。これらの細分されたものの各々は、ＨＢＭ疑似チャネル（たとえば、ＨＢＭチャネル７０４）と称される。
【０１３０】
図１３は、本開示の一例に係る、例示的なＨＢＭダイ１３０４に結合された例示的なＨＢＭバッファ領域１３０２のブロック図である。ＨＢＭバッファ領域１３０２は、（たとえば、プログラマブルＩＣのファブリックからの）１６個のプログラマブルＩＣ相互接続チャネル９０６と１６個のＨＢＭチャネル７０４との間のスイッチネットワークで実現されてもよい。ＨＢＭダイ１３０４は、複数のメモリコントローラ１３０６（８個が示されており、ＭＣ０〜ＭＣ７と表記されている）と、メモリコントローラ１３０６に結合された物理層（ＰＨＹ）１３０８と、ＰＨＹ１３０８に結合された入力／出力層（ＩＯ）１３１０とを含む。
【０１３１】
上記の説明により、各メモリスタックは、１６個のＡＸＩスレーブを含んでもよい。（たとえば、図１１のフルクロスバースイッチまたは図１２の階層型スイッチに示される）ＡＸＩポートの１６個のマスタ×１６個のスレーブのクロスバーは、各マスタポート（たとえば、各マスタユニット７０８）からのフルメモリ空間アクセスを有する疑似チャネル毎の完全な制御を提供するであろう。ＨＢＭメモリスタックが複数である場合、このクロスバースイッチは、拡張されてもよい。たとえば、ＨＢＭメモリスタックが２つであれば、クロスバースイッチは、図１４に示されるように３２×３２ＡＸＩポートに拡張されてもよい。
【０１３２】
図１４は、本開示の一例に係る、複製されて２つのＨＢＭダイ１３０４に結合された図１３の例示的なＨＢＭバッファ領域１３０２およびスイッチネットワークのブロック図１４００を提供する。スイッチネットワークは、それらの間の相互接続のためにパイプライン１４０２を介して結合されてもよい。この場合、各々が３２個のＨＢＭチャネル７０４のうちのいずれかにアクセスすることができる３２個のプログラマブルＩＣ相互接続チャネル９０６があってもよい。
【０１３３】
図１４におけるブロック図１４５０は、複製されたスイッチネットワークの例示的な階層型実現例を示す。各スイッチネットワークは、４個のフルクロスバースイッチ１４５２で実現される。各フルクロスバースイッチ１４５２は、（対応するプログラマブルＩＣ相互接続チャネル９０６に結合され得る）４個のマスタポート（たとえば、ＭＵ７０８）、および、（対応するＨＢＭチャネル７０４に結合され得る）４個の対応するスレーブポート（たとえば、ＳＵ７１０）に結合されてもよい。３２個のプログラマブルＩＣ相互接続チャネル９０６および３２個のＨＢＭチャネルによって、８個のフルクロスバースイッチ１４５２は、示されるように３２個のマスタポート（Ｍ０〜Ｍ３１と表記）および３２個のスレーブポート（Ｓ０〜Ｓ３１と表記）に結合されることができる。
【０１３４】
隣接するフルクロスバースイッチ１４５２の各対は、交差結合接続部１４５３を介して接続されてもよい。たとえば、隣接するフルクロスバースイッチ１４５２間の交差結合接続部１４５３は、４個の接続、すなわち左から右への２つの接続および右から左への２つの接続、を含んでもよい。これらの各々は、各フルクロスバースイッチ１４５２の観点によって、アウトバウンド接続であると考えられる場合もあれば、インバウンド接続であると考えられる場合もある。２つのスイッチネットワークは、交差結合接続部１４５３と同様の接続部で実現され得るパイプライン１４５４を介して相互接続されてもよい。ブロック図１４５０における端部のフルクロスバースイッチ１４５２は、他のフルクロスバースイッチに結合されていない。したがって、いくつかの例では、端部のフルクロスバースイッチ１４５２は、隣接するフルクロスバースイッチに関連付けられない側には、交差結合接続部１４５３を結合させていなくてもよい。言い換えれば、図１４に示されるように、端部のフルクロスバースイッチ１４５２は、１つの隣接するフルクロスバースイッチに交差結合されてもよいのに対して、スイッチネットワークの中央のフルクロスバースイッチは、２つの隣接するフルクロスバースイッチに交差結合されてもよい。他の例では、端部のフルクロスバースイッチ１４５２は、隣接するフルクロスバースイッチに関連付けられない側に交差結合接続部１４５３を有してもよいが、これらの交差結合接続部は、他の何にも結合されていない。
【０１３５】
図１５Ａ〜図１５Ｈは、本開示の一例に係る、図１４の実現例における例示的なフルクロスバースイッチ１４５２内の各マスタポート（たとえば、ＭＵ７０８）およびマスタ交差結合接続ポートのさまざまなアクセス能力を示す。図１６は、本開示の一例に係る、図１５Ａ〜図１５Ｈに示される各マスタポートおよびマスタ交差結合接続ポートのさまざまなアクセス能力を定義する例示的な表１６００である。表１６００において、行と列との交差点における「１」は、当該行におけるマスタポートまたはマスタ交差結合接続ポートが、交差点に対応する当該列におけるスレーブポートまたはスレーブ交差結合接続ポートにアクセスできることを意味する。交差点における「０」は、アクセス能力がないことを意味する。いくつかの例では、これらのアクセス能力は、（たとえば、各フルクロスバースイッチ１４５２における）割り当てられたハードウェア接続に従って実現されてもよい。言い換えれば、アクセス能力が無い特定のポート間には利用可能なハードウェア接続が無くてもよい。
【０１３６】
図１５Ａ〜図１５Ｈの各々は、４個のマスタポート（Ｍ０〜Ｍ３と表記）および４個のスレーブポート（Ｓ０〜Ｓ３と表記）を示しているが、図１５Ａ〜図１５Ｈのいずれかが図１４のブロック図１４５０におけるフルクロスバースイッチ１４５２のうちのいずれか１つを表してもよい。フルクロスバースイッチ１４５２の左側の交差結合接続部１４５３は、この特定のスイッチの観点から、２つのインバウンドポート（たとえば、ＬＭ＿０およびＬＭ＿１と表記された左側のマスタ交差結合接続ポート）と２つのアウトバウンドポート（たとえば、ＬＳ＿０およびＬＳ＿１と表記された左側のスレーブ交差結合接続ポート）とを含む。フルクロスバースイッチ１４５２の右側の交差結合接続部１４５３は、２つのインバウンドポート（たとえば、ＲＭ＿０およびＲＭ＿１と表記された右側のマスタ交差結合接続ポート）と２つのアウトバウンドポート（たとえば、ＲＳ＿０およびＲＳ＿１と表記された右側のスレーブ交差結合ポート）とを含む。
【０１３７】
マスタポート（たとえば、上部入力）の各々は、６個のポートの各々（たとえば、４個の下部出力、１つの左側出力および１つの右側出力）にアクセスすることができてもよい。たとえば、図１５Ａにおけるマスタポート０（Ｍ０）は、スレーブポート（Ｓ０〜Ｓ３）、ＬＳ＿０またはＲＳ＿０のうちのいずれかにアクセスすることができる。図１５Ｂにおけるマスタポート１（Ｍ１）のルーティングは、図１６における表１６００に従って図１５Ａと同様である。別の例として、図１５Ｃにおけるマスタポート２（Ｍ２）は、Ｓ０〜Ｓ３、ＬＳ＿１またはＲＳ＿１のうちのいずれかにアクセスすることができる。図１５Ｄにおけるマスタポート３（Ｍ３）のルーティングは、図１５Ｃと同様である。
【０１３８】
マスタ交差結合接続ポート（たとえば、側部入力）の各々は、５個のポートの各々（たとえば、４個の下部出力およびフルクロスバースイッチ１４５２の反対側の１つの側部出力）にアクセスすることができてもよい。フルクロスバースイッチ１４５２の反対側の側部出力は、マスタ交差結合接続ポートに対応するスレーブ交差結合ポートであってもよい。たとえば、図１５ＥにおけるＬＭ＿１は、Ｓ０〜Ｓ３またはＲＳ＿１のうちのいずれかにアクセスすることができ、図１５ＦにおけるＬＭ＿０は、Ｓ０〜Ｓ３またはＲＳ＿０のうちのいずれかにアクセスすることができ、図１５ＧにおけるＲＭ＿０は、Ｓ０〜Ｓ３またはＬＳ＿０のうちのいずれかにアクセスすることができ、図１５ＨにおけるＲＭ＿１は、Ｓ０〜Ｓ３またはＬＳ＿１のうちのいずれかにアクセスすることができる。
【０１３９】
図１４における４個の４×４フルクロスバースイッチ１４５２として実現される各スイッチネットワークは、一例として提供されているに過ぎない。（たとえば、４個以外の）異なる数のフルクロスバースイッチを使用してスイッチネットワークを実現してもよい。さらに、フルクロスバースイッチのうちの１つ、複数または全てが、（たとえば、４個以外の）異なる数のマスタポートおよび／またはそれに関連付けられたスレーブポートを有してもよい。たとえば、１６×１６スイッチネットワークは、代替的に、２つの３×３フルクロスバースイッチおよび２つの５×５フルクロスバースイッチで実現されてもよい。さらに、図１５Ａ〜図１５Ｈに示されるさまざまなアクセス能力および図１６における表１６００も、一例として提供されているに過ぎない。特にフルクロスバースイッチが異なる数のマスタポート、異なる数のマスタ交差結合接続ポート、異なる数のスレーブポートおよび／または異なる数のスレーブ交差結合接続ポートで実現される場合には、示されているさまざまなマスタポートおよびマスタ交差結合接続ポートの各々は、異なるアクセス能力を有していてもよい。
【０１４０】
上記のように、スイッチネットワークは、ＡＸＩタイプのスイッチネットワークまたはパケットプロトコルタイプのスイッチネットワークとして実現されてもよい。プログラマブルＩＣソフトロジック（たとえば、カーネルマスタ）は、各インスタンス（たとえば、各パケット）のためのアドレスおよびデータビットを有してもよく、当該インスタンスは、当該アドレスに基づいて適切なプログラマブルＩＣ相互接続チャネルおよび関連付けられたマスタポートにルーティングされる。この同じアドレスに基づいて、スイッチネットワークは、ＡＸＩまたはパケットプロトコルを用いてインスタンスを適切なスレーブポート（および関連付けられたＨＢＭチャネル）にルーティングしてもよい。
【０１４１】
図１４のブロック図１４５０に示される階層型スイッチネットワークの実現例では、マスタアドレスおよびＡＸＩ  ＩＤを変更して、プログラマブルＩＣファブリックからの全ての可能なマスタにわたって均一な隣接アドレス指定を提供することができる。ＡＸＩスイッチアドレス復号化は、Ｎビットだけ拡張されてもよく、Ｎ＝ｌｏｇ２（スレーブの数）である。したがって、２つのＨＢＭスタックにわたってスレーブが３２個である場合、Ｎ＝５拡張アドレスビットを使用してスレーブターゲットを選択することができる。単純にハード化スイッチには、３２ビットの固定バイトアドレスがＨＢＭ疑似チャネル当たり割り当てられてもよく、そのため、スイッチフルアドレス空間はＮ＋３２ビットである。
【０１４２】
所与のＨＢＭメモリスタックにおける実際のチャネル当たりの合計アドレス空間は、スイッチにおいて提供されるアドレス指定のうち３２ビット以下を必要とし得る。Ｐアドレスビット（Ｐ＜３２）のみを利用するスイッチでは、スレーブアドレスをフル３２ビットに拡張するために３２−Ｐ「０」ビットがホストによって挿入されてもよい。たとえば、スレーブ当たりアドレス指定のうち２９ビットしか利用しないＨＢＭ構成は、ホストアドレス｛Ｎビット，２９ビット｝を作成してもよい。次いで、このアドレスは、スイッチに接続する前に｛Ｎビット，ｂ０００，２９ビット｝に拡張されてもよい。
【０１４３】
ハード化スイッチ内で、アドレスは、均一なアドレス指定を提供するようにさらにマッピングされてもよい。たとえば、マスタポート番号Ｍがスレーブ選択アドレスＳから減算されて、符号付きの再マッピングされたスレーブ選択を形成する。この再マッピングされた値Ｓ’＝Ｓ−Ｍは、Ｎ＋１ビットの符号付き番号である。マイナスＳ’は現在のマスタ番号未満のスレーブ番号をアドレス指定するのに対して、プラスのＳ’は現在のマスタ番号よりも大きなスレーブ番号をアドレス指定する。たとえば、−４というＳ’は、現在のマスタ接続よりも４つ小さい位置のスレーブポートをアドレス指定する。
【０１４４】
Ｎ個のスレーブをカバーするためのマスタアドレス拡張に加えて、マスタＡＸＩ  ＩＤもＮビットだけ拡張されて、スレーブからマスタへの返却データおよび応答をマッピングしてもよい。この拡張は、各マスタの入力における拡張ＩＤ（たとえば、｛Ｎ，ＡＸＩ  ＩＤ｝）によって実現されてもよい。このＡＸＩ  ＩＤ拡張は、任意のマスタのスレーブ経路への固定ルーティングとともに、任意のさらなるスイッチＡＸＩ  ＩＤタグを提供して、不必要なＡＸＩコマンドを適切にルーティングすることができる。
【０１４５】
図１４における３２×３２階層型クロスバースイッチの実現例に戻って、いずれかのマスタポートは、いずれかのスレーブポート、したがっていずれかのＨＢＭ疑似チャネルにアクセスすることができる。たとえば、図１４Ａは、マスタポート１（Ｍ１）が異なるフルクロスバースイッチ１４５２内のスレーブポート１１（Ｓ１１）にアクセスすることを示す。この例では、Ｍ１からのルーティングは、図１５Ｂにおけるルーティングと一致し、Ｓ１１が右側の異なるフルクロスバースイッチ１４５２内にあるので、Ｍ１は出力ポートＲＳ＿０にルーティングされる。マスタポート４〜７（Ｍ４〜Ｍ７）を有するフルクロスバースイッチ１４５２では、（交差結合接続部１４５３を介して、Ｍ１を有するフルクロスバースイッチの出力ポートＲＳ＿０に接続された）入力ポートＬＭ＿０は、図１５Ｆにおけるルーティングに従って出力ポートＲＳ＿０にルーティングされる。マスタポート８〜１１（Ｍ８〜Ｍ１１）を有するフルクロスバースイッチ１４５２では、（Ｍ４〜Ｍ７を有するフルクロスバースイッチの出力ポートＲＳ＿０に接続された）入力ポートＬＭ＿０は、図１５Ｆにおけるルーティングに従ってＳ１１にルーティングされる（Ｓ３はＳ１１に対応するであろう）。
【０１４６】
別の例として、図１４Ｂは、マスタポート２３（Ｍ２３）が、パイプライン１４５４を介して異なるＨＢＭダイ１３０４に関連付けられた、異なるフルクロスバースイッチ１４５２内のスレーブポート６（Ｓ６）にアクセスすることを示す。この例では、Ｍ２３はＭ３に対応するため、Ｍ２３からのルーティングは、図１５Ｄにおけるルーティングと一致する。Ｓ６が左側の異なるフルクロスバースイッチ１４５２内にあるので、Ｍ２３は、図１５Ｄにおけるルーティングに従って出力ポートＬＳ＿１にルーティングされる。マスタポート１６〜１９（Ｍ１６〜Ｍ１９）を有するフルクロスバースイッチ１４５２では、（交差結合接続部１４５３を介して、Ｍ２３を有するフルクロスバースイッチの出力ポートＬＳ＿１に接続された）入力ポートＲＭ＿１は、図１５Ｈにおけるルーティングに従って出力ポートＬＳ＿１にルーティングされる。同様に、マスタポート１２〜１５（Ｍ１２〜Ｍ１５）および８〜１１（Ｍ８〜１１）を有するフルクロスバースイッチ１４５２では、（Ｍ１６〜１９およびＭ１２〜１５をそれぞれ有するフルクロスバースイッチの出力ポートＬＳ＿１に接続された）入力ポートＲＭ＿１は、図１５Ｈにおけるルーティングに従って出力ポートＬＳ＿１にルーティングされる。Ｍ４〜Ｍ７を有するフルクロスバースイッチ１４５２では、（Ｍ８〜Ｍ１１を有するフルクロスバースイッチの出力ポートＬＳ＿１に接続された）入力ポートＲＭ＿１は、図１５Ｈにおけるルーティングに従ってＳ６にルーティングされる（Ｓ２はＳ６に対応するであろう）。
【０１４７】
上記のようにいずれかのマスタポートがいずれかのスレーブポートにアクセスすることができるが、断面帯域幅は、この実現例に向けられるチャネルの数によって制限される場合がある。ＦＰＧＡなどのプログラマブルＩＣでは、マスタユニットがＨＢＭにアクセスする観点から、より多くの帯域幅が望まれるかもしれない。いくつかの例によれば、「チャネルギャンギング（channel ganging）」と称される技術を使用してスループットを増加させてもよい。
【０１４８】
図１７は、本開示の一例に係る、図１４の２つのスイッチネットワークのうちの１つのためのチャネルギャンギングの概念を示すブロック図１７００である。この例では、プログラマブルＩＣは、ＨＢＭ疑似チャネルにアクセスしたいプログラマブルＩＣ内のマスタである複数のカーネルマスタ１７０２を含み得る。各カーネルマスタ１７０２は、スプリッタ／ルータ１７０４に結合され得て、カーネルマスタもスプリッタ／ルータもソフトロジックに実装され得る。図１７の例では、（スレーブポートＳ０〜Ｓ１５に結合された）１６個のＨＢＭ疑似チャネルは、４個の疑似チャネル（たとえば、Ｓ０〜Ｓ３に関連付けられたチャネル）がまとめられて（ganged）１つの４倍幅チャネルとして扱われるようにグループ化される。したがって、チャネルギャンギングありのカーネルマスタ１７０２は、チャネルギャンギングなしのカーネルマスタと比較して、ＨＢＭチャネルの数が事実上１／４になる。したがって、４個のフルクロスバースイッチ１４５２で実現される１６×１６階層型スイッチネットワークの代わりに、チャネルギャンギングは、フルアクセスを有しかつ帯域幅が増大したデュアル４×４スイッチネットワークを提供する。１つの４×４スイッチネットワークを最下位ビット（ＬＳＢ）等に使用してもよい。
【０１４９】
チャネルギャンギングおよびスプリッタ／ルータ１７０４によって、要求は、スプリッタ／ルータから特定の象限（たとえば、４個のフルクロスバースイッチ１４５２のうちの１つ）にルーティングされるが、この象限の左側または右側にはルーティングされない。各象限は、上記のように上から４×４接続されている。このようにスプリッタ／ルータ１７０４を利用することによって、左側および／または右側の帯域幅は不要であるが、１６×１６スイッチネットワークと等価のアクセスが依然として実現される。スプリッタ／ルータ１７０４の各々は、フルクロスバースイッチ１４５２の各々における指定のマスタポートにアクセスするように構成され得る。たとえば、図１７に示されるように、１つのスプリッタ／ルータ１７０４は、Ｍ０、Ｍ４、Ｍ８およびＭ１２（各フルクロスバースイッチ１４５２における上部入力のうちの左端のもの）にアクセスするように構成されてもよい。示されるように、別のスプリッタ／ルータ１７０４は、Ｍ１、Ｍ５、Ｍ９およびＭ１３にアクセスするように構成されてもよい。
【０１５０】
プログラマブルＩＣのファブリックベースのソフトロジック内で、たとえばＡＸＩブリッジアービトレーションによって任意の数のＡＸＩマスタが各ＡＸＩスイッチマスタポートに結合されてもよい。この柔軟性は、スイッチポート当たり複数のＡＸＩ  ＩＤをサポートして、各マスタポートと内部グローバルスイッチクロックとの間の同期を提供することによって、促進することができる。複数のＡＸＩ  ＩＤをサポートすることにより、複数の独立した処理カーネルをより容易に集中させることができる。
【０１５１】
本開示のいくつかの例は、（ｉ）全てのＨＢＭアドレス空間への任意のユーザカーネルの統合アクセス、（ｉｉ）グループ化されたチャネル（たとえば、まとめられた４倍チャネル）内の全帯域幅、および（ｉｉｉ）統合アドレス指定可能なＨＢＭスループットを増大させるためのプログラマブルＩＣファブリックへのスイッチ相互接続拡張を有する、部分集合８×８クロスバー（または２５６ビットデータバス）に基づいたスイッチネットワークを提供する。
【０１５２】
信号をルーティングするための例示的な動作
図１８は、本開示の一例に係る、装置と固定機能ダイとの間で信号をルーティングするための例示的な動作１８００のフロー図である。動作１８００は、たとえば、上記のようにプログラマブルＩＣ領域とプログラマブルＩＣ領域を固定機能ダイに結合するように構成されたインターフェイス領域とを含む装置によって実行されてもよい。
【０１５３】
動作１８００は、ブロック１８０２から開始し得て、ブロック１８０２において、インターフェイス領域の第１のポートは、アドレス部分とデータ部分とを有する信号をプログラマブルＩＣ領域から受信する。第１のポートは、プログラマブルＩＣ領域に関連付けられ得る。ブロック１８０４において、アドレス部分に基づいて、少なくとも信号のデータ部分をインターフェイス領域を介してインターフェイス領域の第２のポートにルーティングし得る。第２のポートは、固定機能ダイに関連付けられ得る。インターフェイス領域は、第１のポートと第２のポートとの間のスイッチネットワークとして構成され得て、スイッチネットワークは、複数のフルクロスバースイッチネットワークを備え得る。
【０１５４】
いくつかの例によれば、プログラマブルＩＣ領域は、ＦＰＧＡ領域を備え、固定機能ダイは、ＨＢＭ）ダイを備える。この場合、インターフェイス領域は、ＨＢＭバッファ領域を含んでもよく、第２のポートは、ＨＢＭチャネルに関連付けられてもよい。
【０１５５】
いくつかの例によれば、ブロック１８０４におけるルーティングは、ＡＸＩプロトコルまたはパケットプロトコルのうちの少なくとも１つを使用することを含む。
【０１５６】
いくつかの例によれば、動作１８００は、さらに、プログラマブルＩＣ領域に実装されるスプリッタを介して信号をルーティングすることを伴う。スプリッタは、インターフェイス領域の第１のポートにアクセスするように構成されてもよい。
【０１５７】
（以下の特許請求の範囲を含む）本明細書で使用されている項目のリスト「のうちの少なくとも１つ」に関する表現は、単一の部材を含むそれらの項目の任意の組み合わせを指す。一例として、「ｘ、ｙまたはｚのうちの少なくとも１つ」は、ｘ、ｙ、ｚ、ｘ−ｙ、ｘ−ｚ、ｙ−ｚ、ｘ−ｙ−ｚおよびそれらの任意の組み合わせ（たとえば、ｘ−ｙ−ｙおよびｘ−ｘ−ｙ−ｚ）を包含するよう意図されている。
【０１５８】
上記は本開示の例に向けられるが、本開示の他のおよびさらなる例がその基本的範囲から逸脱することなく考案されてもよく、その範囲は以下の特許請求の範囲によって決定される。
【図１】
2019525490.tif 000003
【図２】
2019525490.tif 000004
【図３Ａ】
2019525490.tif 000005
【図３Ｂ】
2019525490.tif 000006
【図４】
2019525490.tif 000007
【図５Ａ】
2019525490.tif 000008
【図５Ｂ】
2019525490.tif 000009
【図６】
2019525490.tif 000010
【図７】
2019525490.tif 000011
【図８】
2019525490.tif 000012
【図９】
2019525490.tif 000013
【図１０】
2019525490.tif 000014
【図１１】
2019525490.tif 000015
【図１２】
2019525490.tif 000016
【図１３】
2019525490.tif 000017
【図１４】
2019525490.tif 000018
【図１４Ａ】
2019525490.tif 000019
【図１４Ｂ】
2019525490.tif 000020
【図１５Ａ】
2019525490.tif 000021
【図１５Ｂ】
2019525490.tif 000022
【図１５Ｃ】
2019525490.tif 000023
【図１５Ｄ】
2019525490.tif 000024
【図１５Ｅ】
2019525490.tif 000025
【図１５Ｆ】
2019525490.tif 000026
【図１５Ｇ】
2019525490.tif 000027
【図１５Ｈ】
2019525490.tif 000028
【図１６】
2019525490.tif 000029
【図１７】
2019525490.tif 000030
【図１８】
2019525490.tif 000031
【手続補正書】
【提出日】平成31年4月16日(2019.4.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）パッケージであって、
パッケージ基板と、
前記パッケージ基板の上に配設された少なくとも１つのインターポーザと、
前記インターポーザの上に配設されたプログラマブルＩＣ領域と、
前記インターポーザの上に配設された固定機能ダイと、
インターフェイス領域とを備え、前記インターフェイス領域は、前記インターポーザの上に配設され、前記インターポーザを介して前記プログラマブルＩＣ領域と前記インターフェイス領域との間に配線された相互接続線の第１の組および前記インターポーザを介して前記インターフェイス領域と前記固定機能ダイとの間に配線された相互接続線の第２の組によって前記プログラマブルＩＣ領域を前記固定機能ダイに結合するように構成され、前記プログラマブルＩＣ領域および前記インターフェイス領域は、前記ＩＣパッケージ内の同じウェハレベルの基板を共有する、パッケージ。
【請求項２】
前記プログラマブルＩＣ領域および前記インターフェイス領域は、前記ウェハレベルの基板上でスクライブラインによって分離される、請求項１に記載のパッケージ。
【請求項３】
前記インターポーザを介して配線された前記相互接続線の第１の組および第２の組を、前記プログラマブルＩＣ領域と前記インターフェイス領域と前記固定機能ダイとにおける回路に電気的に接続する複数のマイクロバンプをさらに備え、前記インターフェイス領域は、前記プログラマブルＩＣ領域のための前記マイクロバンプの第１のパターンおよび前記相互接続線の第１の組と適合し、前記固定機能ダイのための前記マイクロバンプの第２のパターンおよび前記相互接続線の第２の組と適合する、請求項１に記載のパッケージ。
【請求項４】
前記プログラマブルＩＣ領域は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）領域を備え、前記固定機能ダイは、高帯域幅メモリ（ＨＢＭ）ダイを備え、前記インターフェイス領域は、ＨＢＭバッファ領域を備える、請求項１に記載のパッケージ。
【請求項５】
前記インターポーザを介して配線された前記相互接続線の第１の組によるもの以外に、前記プログラマブルＩＣ領域と前記インターフェイス領域との間に電気的接続はない、請求項１に記載のパッケージ。
【請求項６】
前記プログラマブルＩＣ領域および前記インターフェイス領域は、モノリシックダイの一部であり、
前記相互接続線の第１の組は、前記モノリシックダイの少なくとも１つの金属化層を介して配線され、
前記相互接続線の第１の組はどれも、前記インターポーザを介して配線されない、請求項１に記載のパッケージ。
【請求項７】
前記相互接続線の第１の組は、前記インターフェイス領域の第１の複数のポートと前記プログラマブルＩＣ領域との間に配線され、
前記相互接続線の第２の組は、前記インターポーザを介して前記インターフェイス領域の第２の複数のポートと前記固定機能ダイとの間に配線され、
前記インターフェイス領域は、前記第１の複数のポートと前記第２の複数のポートとの間にスイッチネットワークとして構成される、請求項１に記載のパッケージ。
【請求項８】
前記スイッチネットワークは、前記第１の複数のポートの各々が前記第２の複数のポートのうちのいずれか１つにアクセスできるように前記第１の複数のポートの各々と前記第２の複数のポートの各々との間の完全なアドレス指定能力を提供する、請求項７に記載のパッケージ。
【請求項９】
前記スイッチネットワークは、複数のフルクロスバースイッチネットワークを備える階層型スイッチネットワークとして実現される、請求項８に記載のパッケージ。
【請求項１０】
前記フルクロスバースイッチネットワークの各々は、前記第１の複数のポートのサブセットと、前記第２の複数のポートのサブセットとを備え、
前記第１の複数のポートの前記サブセットにおける各ポートは、前記第２の複数のポートの前記サブセットにおけるいずれかのポートにアクセスすることができる、請求項９に記載のパッケージ。
【請求項１１】
前記複数のフルクロスバースイッチネットワークの各隣接対は、複数の交差結合接続部によって接続される、請求項１０に記載のパッケージ。
【請求項１２】
前記第１の複数のポートの前記サブセットにおける各ポートは、前記第２の複数のポートの前記サブセットにおけるいずれかのポートおよび前記複数の交差結合接続部のうちの少なくとも１つにアクセスすることができる、請求項１１に記載のパッケージ。
【請求項１３】
前記プログラマブルＩＣ領域は、複数のスプリッタを実装するように構成され、前記複数のスプリッタの各々は、前記複数のフルクロスバースイッチネットワークの各々における前記第１の複数のポートの指定されたポートにアクセスするように構成される、請求項９に記載のパッケージ。
【請求項１４】
前記スイッチネットワークは、前記第１の複数のポートの各々が前記第２の複数のポートのうちの異なる１つにアクセスできるバイパスモードを提供する、請求項８に記載のパッケージ。
【請求項１５】
前記スイッチネットワークは、アドバンスト・エクステンシブル・インターフェイス（ＡＸＩ）タイプのスイッチネットワークまたはパケットプロトコルタイプのスイッチネットワークとして実現される、請求項７に記載のパッケージ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１１６
【補正方法】変更
【補正の内容】
【０１１６】
図１１の柔軟な実現例では、フルクロスバースイッチは、あらゆるマスタユニット７０８とスレーブユニット７１０との間に「専用の」経路を提供する。したがって、遮断（ブロッキング）がない。これに対して、図１２の階層型スイッチは、いくらかの遮断を有する。遮断の一例は、５：５フルクロスバースイッチ１２１０左端における２つのマスタユニット７０８が、６：６フルクロスバースイッチ１２１２左端における２つのスレーブユニット７１０にアクセスしたい場合である。この場合、スイッチネットワーク９０２を通る両方の経路は、５：５フルクロスバースイッチ１２１０左端と６：６フルクロスバースイッチ１２１２左端との間の交差結合接続部１２１４のうちの１つを共有するであろう。２つのマスタユニット７０８が同時に同じリソースを使用することはできないので、一方の経路は、左端の６：６フルクロスバースイッチ１２１２におけるスレーブユニット７１０への他方の経路のアクセスを「遮断する（ブロッキングする）」と言われる。
【国際調査報告】
2019525490.tif 000032
2019525490.tif 000033
2019525490.tif 000034