(57)【要約】  例示的なタイミング発生器は、基準タイミング信号から粗遅延立ち上がりエッジ信号および粗遅延立ち下がりエッジ信号を生成するように構成された粗遅延回路と、粗遅延立ち上がりエッジ信号から細密遅延立ち上がりエッジ信号、および粗遅延立ち下がりエッジ信号から細密遅延立ち下がりエッジ信号を生成するように構成された細密遅延回路と、細密遅延立ち上がりエッジ信号および細密遅延立ち下がりエッジ信号に基づくタイミング信号を生成するように構成されたエッジコンバイナと、タイミング信号の立ち上がりエッジおよび立ち下がりエッジが生成されたときに制御するための立ち上がりエッジマスキング信号および立ち下がりエッジマスキング信号を生成するように構成されたマスキング回路と、を備える。
2019512941.tif 000002
【特許請求の範囲】
【請求項１】
タイミング信号を生成するためのタイミング発生器であって、
基準タイミング信号から粗遅延立ち上がりエッジ信号および粗遅延立ち下がりエッジ信号を生成するように構成された粗遅延回路と、
前記粗遅延立ち上がりエッジ信号から細密遅延立ち上がりエッジ信号、および前記粗遅延立ち下がりエッジ信号から細密遅延立ち下がりエッジ信号を生成するように構成された細密遅延回路と、
前記細密遅延立ち上がりエッジ信号および前記細密遅延立ち下がりエッジ信号に基づいて前記タイミング信号を生成するように構成されたエッジコンバイナと、
前記タイミング信号の前記立ち上がりエッジおよび前記立ち下がりエッジが生成されたときに制御するための立ち上がりエッジマスキング信号および立ち下がりエッジマスキング信号を生成するように構成されたマスキング回路と、を備える、タイミング発生器。
【請求項２】
前記細密遅延回路は、
立ち上がりエッジ細密遅延間隔だけ粗遅延立ち上がりエッジ信号のエッジをシフトするように構成された細密遅延立ち上がりエッジ回路と、
立ち下がりエッジ細密遅延間隔だけ粗遅延立ち下がりエッジ信号のエッジをシフトするように構成された細密遅延立ち下がりエッジ回路と、を含む、請求項１に記載のタイミング発生器。
【請求項３】
前記細密遅延回路は、前記粗遅延回路の粗遅延間隔と重複する最大細密遅延間隔を有する、請求項１に記載のタイミング発生器。
【請求項４】
前記細密遅延回路は、前記粗遅延回路を較正するように構成されている、請求項１に記載のタイミング発生器。
【請求項５】
前記細密遅延立ち上がりエッジ回路は、直列に接続された少なくとも２つの細密遅延段を含み、細密遅延段の各々が、
細密遅延間隔だけ前記粗遅延立ち上がりエッジ信号を遅延させるための第１の遅延路と、
いかなる意図的な遅延もなく前記粗遅延立ち上がりエッジ信号を通過させるための第２の遅延路と、
前記粗遅延立ち上がりエッジ信号用に前記第１の遅延路または前記第２の遅延路を選択するための選択回路と、を含み、
前記細密遅延立ち下がりエッジ回路は、直列に接続された少なくとも２つの細密遅延段を含み、細密遅延段の各々が、
細密遅延間隔だけ前記粗遅延立ち下がりエッジ信号を遅延させるための第１の遅延路と、
いかなる意図的な遅延もなく前記粗遅延立ち下がりエッジ信号を通過させるための第２の遅延路と、
前記粗遅延立ち下がりエッジ信号用に前記第１の遅延路または前記第２の遅延路を選択するための選択回路と、を含む、請求項１に記載のタイミング発生器。
【請求項６】
前記選択回路が、トランジスタの状態を設定することによって、前記第１の遅延路または前記第２の遅延路を選択するように構成されている、請求項５に記載のタイミング発生器。
【請求項７】
前記マスキング回路は、
前記立ち上がりエッジマスク制御信号に基づいて細密遅延回路からの粗遅延立ち上がりエッジ信号をマスクするように構成されている立ち上がりエッジマスキング回路と、
前記立ち下がりエッジマスク制御信号に基づいて細密遅延回路からの粗遅延立ち下がりエッジ信号をマスクするように構成されている立ち下がりエッジマスキング回路と、を含む、請求項１に記載のタイミング発生器。
【請求項８】
前記基準タイミング信号をプロセッサコアクロックとして使用して、前記立ち上がりエッジマスク制御信号および前記立ち下がりエッジマスク制御信号を生成するように構成されたプロセッサコアをさらに備える、請求項７に記載のタイミング発生器。
【請求項９】
前記マスキング回路は、前記タイミング信号のパルスの立ち上がりエッジおよび立ち下がりエッジが生成される前記基準タイミング信号のクロック周期を制御するように構成されている、請求項１に記載のタイミング発生器。
【請求項１０】
前記粗遅延回路は、前記粗遅延回路の粗遅延をロックするための粗遅延制御電圧を生成するように構成されており、さらに、前記細密遅延回路は、前記細密遅延立ち上がりエッジ信号および前記細密遅延立ち下がりエッジ信号を前記粗遅延制御電圧の関数として生成する、請求項１に記載のタイミング発生器。
【請求項１１】
前記粗遅延回路は、
基準タイミング信号から遅延信号を生成するように構成された遅延線であって、各遅延信号が、前記基準タイミング信号に対して遅延した位相を有する、遅延線と、前記遅延線の粗遅延をロックするための前記粗遅延制御電圧を生成するように構成されたフィードバック制御システムと、を含む、遅延ロックループベースの位相発生器と、
前記粗遅延立ち上がりエッジ信号用の前記遅延信号のうちの１つと前記粗遅延立ち下がりエッジ信号用の前記遅延信号のうちの１つとを選択するように構成された選択回路と、を含む、請求項１０に記載のタイミング発生器。
【請求項１２】
基準信号からタイミング信号を生成するための方法であって、
前記基準タイミング信号から粗遅延立ち上がりエッジ信号および粗遅延立ち下がりエッジ信号を生成することと、
前記粗遅延立ち上がりエッジ信号から細密遅延立ち上がりエッジ信号を、ならびに前記粗遅延立ち下がりエッジ信号から細密遅延立ち下がりエッジ信号を生成することと、
前記タイミング信号の立ち上がりエッジおよび立ち下がりエッジが生成されたときに制御するように立ち上がりエッジマスキング信号および立ち下がりエッジマスキング信号を生成することと、を含む、方法。
【請求項１３】
前記基準タイミング信号からの前記粗遅延立ち上がりエッジ信号および前記粗遅延立ち上がりエッジ信号の前記生成は、
前記基準タイミング信号から遅延信号であって、各遅延信号が、前記基準タイミング信号に対して遅延した位相を有する、遅延信号を生成することと、
立ち上がりエッジ位置制御信号に基づいて前記粗遅延立ち上がりエッジ信号用の前記遅延信号のうちの１つと、立ち下がりエッジ位置制御信号に基づいて前記粗遅延立ち下がりエッジ信号用の前記遅延信号のうちの１つとを選択することと、を含む、請求項１２に記載の方法。
【請求項１４】
前記粗遅延立ち上がりエッジ信号および前記粗遅延立ち下がりエッジ信号のために達成可能な粗遅延をロックする粗遅延制御電圧を生成することをさらに含む、請求項１２に記載の方法。
【請求項１５】
前記細密遅延立ち上がりエッジ信号および前記立ち下がりエッジ立ち上がり信号を前記粗遅延制御電圧の関数として生成することをさらに含む、請求項１４に記載の方法。
【請求項１６】
前記粗遅延立ち上がりエッジ信号からの前記細密遅延立ち上がりエッジ信号の前記生成は、細密遅延立ち上がりエッジ制御信号に基づいて前記粗遅延立ち上がりエッジ信号用に少なくとも２つの細密遅延段の中の遅延路を選択することを含み、
前記粗遅延立ち下がりエッジ信号からの前記細密遅延立ち下がりエッジ信号の前記生成は、細密遅延立ち下がりエッジ制御信号に基づいて前記粗遅延立ち下がりエッジ信号用に少なくとも２つの細密遅延段の中の遅延路を選択することを含む、請求項１２に記載の方法。
【請求項１７】
前記遅延路を前記選択することは、前記少なくとも２つの細密遅延段におけるトランジスタの状態を設定することを含む、請求項１６に記載の方法。
【請求項１８】
前記立ち上がりエッジマスク信号を生成することは、前記タイミング信号の立ち上がりエッジが生成される前記基準クロック信号のクロック周期を設定することを含み、
前記立ち下がりエッジマスク信号を生成することは、前記タイミング信号の立ち下がりエッジが生成される前記基準クロック信号のクロック周期を設定することを含む、請求項１２に記載の方法。
【請求項１９】
前記立ち上がりエッジマスク信号および前記立ち下がりエッジマスク信号は、前記基準タイミング信号のほぼクロック周期で生成される、請求項１８に記載の方法。
【請求項２０】
前記タイミング信号は、複数のタイミング信号を含み、前記方法は、それぞれの通信チャネルを介して前記複数のタイミング信号の各々を送信することをさらに含む、請求項１２に記載の方法。
【請求項２１】
タイミング発生器システムであって、
前記基準タイミング信号から粗遅延立ち上がりエッジ信号および粗遅延立ち下がりエッジ信号を生成する手段と、
前記粗遅延立ち上がりエッジ信号から細密遅延立ち上がりエッジ信号、および前記粗遅延立ち下がりエッジ信号から細密遅延立ち下がりエッジ信号を生成する手段であって、タイミング信号は前記細密遅延立ち上がりエッジ信号および前記細密遅延立ち下がりエッジ信号から生成される、手段と、
前記タイミング信号の立ち上がりエッジおよび立ち下がりエッジが生成されたときに制御するように立ち上がりエッジマスキング信号および立ち下がりエッジマスキング信号を生成する手段と、を備える、タイミング発生器システム。
【請求項２２】
前記タイミング信号の立ち上がりエッジが生成される前記基準クロック信号のクロック周期を制御するように立ち上がりエッジマスク信号を生成する手段と、
前記タイミング信号の立ち下がりエッジが生成される前記基準クロック信号のクロック周期を制御するように立ち下がりエッジマスク信号を生成する手段と、をさらに備える、請求項２１に記載のタイミング発生器システム。
【請求項２３】
前記粗遅延立ち上がりエッジ信号および前記粗遅延立ち下がりエッジ信号を生成する前記手段は、
粗遅延制御電圧を生成する手段であって、細密遅延立ち上がりエッジ信号および前記細密遅延立ち下がりエッジ信号は前記粗遅延制御電圧の関数として生成される、手段を含む、請求項２１に記載のタイミング発生器システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して、タイミング信号を生成するためのタイミング発生器および関連する方法に関する。
【背景技術】
【０００２】
タイミング発生器は、深さ画像化デバイスなどの様々な用途で広く使用されている。一般に、深さ画像化デバイスは、画像を３つの寸法（例えば、ｘ方向、ｙ方向、およびｚ方向）で生成し、ジェスチャー制御および／または他の３次元ビジョンアプリケーションのための動作を検出することを可能にする。飛行時間（ＴＯＦ）感知は、深さ画像化デバイスによって用いられる１つの技法である。ＴＯＦ感知は、深さ画像化デバイスによって放射される光が対象に到達し反射光として深さ画像化デバイスに戻るのに必要な移動時間を測定する。移動時間（たびたび時間遅延と称される）は、放射光および反射光の間の位相シフトとして測定され、これは、距離を算出するために使用することができる。深さ画像化デバイスは、反射光を感知し、画像情報を表すアナログ信号を生成するための画像センサを含む。深さ画像化デバイスの他の構成要素とともに画像センサを動作させるためのタイミング信号を生成するためのタイミング発生器が典型的には必要とされる。タイミング信号を生成するための既存のタイミング発生器および関連する方法は、それらの意図された目的には一般的に十分であったが、それらは全ての点で完全に満足のいくものではなかった。
【図面の簡単な説明】
【０００３】
本開示は、添付の図面とともに読み取られるとき、以下の詳細な説明から最も理解される。本産業における標準的な実践に従って、様々な特徴は縮尺通りではなく、例示目的のみに使用されることが強調されている。実際には、様々な特徴の寸法は、考察の明瞭さのために任意に増加または低減されてもよい。
【０００４】
【図１】図１は、本開示の様々な態様に従った例示的な飛行時間型（ＴＯＦ）カメラシステムを示す。
【図２】図２は、本開示の様々な態様に従った、図１のＴＯＦカメラシステムにおいて実装され得る例示的な２次元画素アレイを示す。
【図３】図３は、本開示の様々な態様に従った、図２における画素アレイなどの画素アレイ内の画素と関連付けられたタイミング信号を例示するタイミング図を含む。
【図４】図４は、本開示の様々な態様に従った、図１のＴＯＦシステムによって実装され得る例示的なタイミング発生器を示す。
【図５】図５は、本開示の様々な態様に従った、図４のタイミング発生器で実装され得る例示的な位相発生器を示す。
【図６】図６は、本開示の様々な態様に従った、図４のタイミング発生器で実装され得る例示的な細密遅延エッジバッファを示す。
【図７】図７は、本開示の様々な態様に従った、図４のタイミング発生器などの細密遅延回路を有するタイミング発生器による基準タイミング信号に対するタイミング信号のエッジの配置を例示するタイミング図を含む。
【図８Ａ】図８Ａは、本開示の様々な態様に従った、図６の細密遅延エッジバッファとして実装され得る例示的な細密遅延エッジ回路のトランジスタレベル図である。
【図８Ｂ】図８Ｂは、本開示の様々な態様に従った、異なる動作状態中の、細密遅延エッジ回路の一部であり、具体的には、細密遅延エッジ回路の細密遅延段である。
【図９Ａ】図９Ａは、本開示の様々な態様に従った、図４のタイミング発生器２００などの、マスキング回路を有するタイミング発生器の様々な信号の状態を例示するタイミング図である。
【図９Ｂ】図９Ｂは、本開示の様々な態様に従った、図４のタイミング発生器２００などの、マスキング回路を有するタイミング発生器の様々な信号の状態を例示するタイミング図である。
【図９Ｃ】図９Ｃは、本開示の様々な態様に従った、図４のタイミング発生器２００などの、マスキング回路を有するタイミング発生器の様々な信号の状態を例示するタイミング図である。
【図９Ｄ】図９Ｄは、本開示の様々な態様に従った、図４のタイミング発生器２００などの、マスキング回路を有するタイミング発生器の様々な信号の状態を例示するタイミング図である。
【図１０】図１０は、本開示の様々な態様に従った、タイミング信号を生成するための例示的な方法３６０の流れ図である。
【発明を実施するための形態】
【０００５】
例示的な実施例の概要
【０００６】
タイミング信号を生成するためのタイミング発生器および関連する方法が本明細書に記載される。開示されるタイミング発生器は、任意のパルス幅を有する高解像度パルスを生成する。例えば、タイミング発生器は、基準タイミング信号のクロック周期よりも細密な解像度を有するタイミング信号におけるパルスの立ち上がりエッジおよび立ち下がりエッジの両方を配置することができる。いくつかの実装において、タイミング発生器は、タイミング信号のパルスの立ち上がりエッジおよび／または立ち下がりエッジを配置するための３０ピコ秒（ｐｓ）の解像度を達成することができる。タイミング発生器は、基準タイミング信号のクロック周期より小さいおよび大きいパルス幅を達成するためのマスキング機構を実装する。
【０００７】
例示的なタイミング発生器は、基準タイミング信号から粗遅延立ち上がりエッジ信号および粗遅延立ち下がりエッジ信号を生成するように構成された粗遅延回路と、粗遅延立ち上がりエッジ信号から細密遅延立ち上がりエッジ信号、および粗遅延立ち下がりエッジ信号から細密遅延立ち下がりエッジ信号を生成するように構成された細密遅延回路と、細密遅延立ち上がりエッジ信号および細密遅延立ち下がりエッジ信号からタイミング信号を生成するように構成されたエッジコンバイナと、タイミング信号の立ち上がりエッジおよび立ち下がりエッジが生成されたときに制御するための立ち上がりエッジマスキング信号および立ち下がりエッジマスキング信号を生成するように構成されたマスキング回路と、を含む。いくつかの実装において、マスキング回路は、細密遅延回路が粗遅延立ち上がりエッジ信号および粗遅延立ち下がりエッジ信号を受信するときに制御するように構成されている。いくつかの実装において、マスキング回路は、エッジコンバイナが細密遅延立ち上がりエッジ信号および細密遅延立ち下がりエッジ信号を受信するときに制御するように構成されている。いくつかの実装において、細密遅延回路は、粗遅延回路の粗遅延間隔と重複する最大細密遅延間隔を有する。いくつかの実装において、細密遅延回路は、粗遅延回路を較正するように構成されている。
【０００８】
細密遅延回路は、立ち上がりエッジ細密遅延間隔だけ粗遅延立ち上がりエッジ信号のエッジをシフトするように構成された細密遅延立ち上がりエッジ回路と、立ち下がりエッジ細密遅延間隔だけ粗遅延立ち下がりエッジ信号のエッジをシフトするように構成された、細密遅延立ち下がりエッジ回路と、を含む。いくつかの実装において、細密遅延立ち上がりエッジ回路は、直列に接続された少なくとも２つの細密遅延段を含む。細密遅延段の各々は、細密遅延間隔だけ粗遅延立ち上がりエッジ信号を遅延させるための第１の遅延路と、いかなる意図的な遅延もなく粗遅延立ち上がりエッジ信号を通過させるための第２の遅延路と、粗遅延立ち上がりエッジ信号用に第１の遅延路または第２の遅延路を選択するための選択回路と、を含む。いくつかの実装において、細密遅延立ち下がりエッジ回路は、直列に接続された少なくとも２つの細密遅延段を含む。細密遅延段の各々は、細密遅延間隔だけ粗遅延立ち下がりエッジ信号を遅延させるための第１の遅延路と、いかなる遅延もなく粗遅延立ち下がりエッジ信号を通過させるための第２の遅延路と、粗遅延立ち下がりエッジ信号用に第１の遅延路または第２の遅延路を選択するための選択回路と、を含む。いくつかの実装において、細密遅延立ち上がりエッジ回路および細密遅延立ち下がりエッジ回路のために、選択回路は、トランジスタの状態を設定することによって、第１の遅延路または第２の遅延路を選択するように構成されている。
【０００９】
マスキング回路は、立ち上がりエッジマスク制御信号に基づいて細密遅延回路からの粗遅延立ち上がりエッジ信号をマスクするように構成されている立ち上がりエッジマスキング回路と、立ち下がりエッジマスク制御信号に基づいて細密遅延回路からの粗遅延立ち下がりエッジ信号をマスクするように構成されている立ち下がりエッジマスキング回路と、を含む。タイミング発生器は、基準タイミング信号をプロセッサコアクロックとして使用して、立ち上がりエッジマスク制御信号および立ち下がりエッジマスク制御信号を生成するように構成されたプロセッサコアをさらに含む。マスキング回路は、タイミング信号のパルスの立ち上がりエッジおよび立ち下がりエッジが生成される基準タイミング信号のどのクロック周期を制御するように構成することができる。
【００１０】
いくつかの実装において、粗遅延回路が、粗遅延回路の粗遅延をロックするための粗遅延制御電圧を生成するように構成され、さらに、細密遅延回路が、細密遅延立ち上がりエッジ信号および細密遅延立ち下がりエッジ信号を粗遅延制御電圧の関数として生成する。いくつかの実装において、粗遅延回路は、基準タイミング信号から遅延信号を生成するように構成された遅延線であって、各遅延信号が、基準タイミング信号に対して遅延した位相を有する、遅延線を含む、遅延ロックループベースの位相発生器と、粗遅延立ち上がりエッジ信号用の遅延信号のうちの１つおよび粗遅延立ち下がりエッジ信号用の遅延信号のうちの１つを選択するように構成された選択回路と、を含む。遅延ロックループベースの位相発生器は、遅延線の粗遅延をロックするための粗遅延制御電圧を生成するように構成されたフィードバック制御システムをさらに含むことができる。
【００１１】
いくつかの実装において、タイミング発生器は、立ち上がりエッジ位置制御信号、立ち下がりエッジ位置制御信号、細密遅延立ち上がりエッジ制御信号、および細密遅延立ち下がりエッジ制御信号のためのタイミング情報を記憶するように構成されたメモリをさらに含むことができる。粗遅延回路は、立ち上がりエッジ位置制御信号に基づいて粗遅延立ち上がりエッジ信号、および立ち下がりエッジ位置制御信号に基づいて粗遅延立ち下がりエッジ信号を生成することができる。細密遅延回路は、細密遅延立ち上がりエッジ制御信号に基づいて細密遅延立ち上がりエッジ信号、および細密遅延立ち下がりエッジ制御信号に基づいて細密遅延立ち下がりエッジ信号を生成することができる。
【００１２】
発明を実施するための形態
【００１３】
一般に、深さ画像化デバイスは、画像を３つの寸法（例えば、ｘ方向、ｙ方向、およびｚ方向）で生成し、ジェスチャー制御および／または他の３次元ビジョンアプリケーションのための動作を検出することを可能にする。飛行時間（ＴＯＦ）感知は、深さ画像化デバイスによって用いられる１つの技法である。ＴＯＦ感知は、深さ画像化デバイスによって放射される光が対象に到達し反射光として深さ画像化デバイスに戻るのに必要な移動時間を測定する。移動時間（たびたび時間遅延と称される）は、放射光および反射光の間の位相シフトとして測定され、これは、距離（深さ）を算出するために使用することができる。深さ画像化デバイスは、反射光を感知（キャプチャ）し、画像情報を表すアナログ信号を生成するための、電荷連結デバイス（ＣＣＤ）および／または相補金属−オキシド−半導体（ＣＭＯＳ）デバイスなどの画像センサを含む。深さ画像化デバイスの他の構成要素とともに画像センサを動作させるためのタイミング信号を生成するためのタイミング発生器が典型的には必要とされる。
【００１４】
図１は、本開示の様々な態様に従った、飛行時間（ＴＯＦ）カメラシステム１００などの例示的な深さ画像化デバイスを示す。ＴＯＦカメラシステム１００は、ＴＯＦカメラシステム１００が光信号を放射してから対象１０５からの反射光信号を受信するまでの時間を測定することによって対象１０５までの距離を決定するように構成された電子デバイス（電子回路および／または１つ以上の電子構成要素を含む）である。ＴＯＦカメラシステム１００は、一般に、発光ユニット１１０、光受容ユニット１１５、アナログフロントエンド１２０、プロセッサ１２５、メモリ１３０、および電気的に結合されたタイミング発生器１３５を含む。発光ユニット１１０は、赤外線パルスなどの光のパルス（放射光パルスと称される）で対象１０５を照射し、受光ユニット１１５は、対象１０５からの反射光のパルス（反射光パルスと称される）をキャプチャする。発光ユニット１１０は、発光ダイオード、レーザーダイオード、他の適切な光源、またはそれらの組み合わせなどの任意の適切な光源を含む。受光ユニット１１５は、ＴＯＦシステム１００からの対象１０５の距離に基づく放射光パルスに対して遅延した時間に（または位相で）反射光パルスを受容および記憶するためのＣＣＤセンサおよび／またはＣＭＯＳセンサなどのセンサを含む。いくつかの実装では、センサは、各画素が反射光パルスを受容する２次元画素アレイを含む。いくつかの実装において、ＴＯＦカメラシステム１００は、対象１０５上に放射光パルスを、および／または受光ユニット１１５上に反射光パルスを、収集、フィルタリング、および／または焦点を合わせるための光学系１３６をさらに含み得る。アナログフロントエンド１２０は、プロセッサ１２５によって処理および評価するために、受光ユニット１１５から受信されたアナログ信号を、条件として設け、サンプリングし、および／またはデジタル信号（デジタルデータ）に変換する。例えば、プロセッサ１２５は、プロセッサ１２５および／またはメモリ１３０に記憶された命令を実行し、ＴＯＦシステム１００が放射光パルスを生成してからＴＯＦシステム１００がそれぞれの反射光パルスを受容するまでの時間遅延（飛行時間）などの、放射光パルスおよび反射光パルスに関連付けられた情報を評価することができる。いくつかの実装において、プロセッサ１２５は、例えば、表示器１３８上のディスプレイに３次元画像を形成するための深さ情報を計算する。タイミング発生器１３５は、発光ユニット１１０、光受光ユニット１１５、および／またはアナログフロントエンド１２０などのＴＯＦシステム１００の様々な構成要素を動作および同期させるためのタイミング信号を生成する。例えば、発光ユニット１１０は、タイミング発生器１３５から受信されるタイミング信号に基づいて定義された特徴（定義されたパルス幅等）を有する光パルスを放射する。別の例では、受光ユニット１１５は、タイミング発生器１３５から受信されるタイミング信号に基づいて、光反射パルスと関連付けられる情報をクリア、収集、および転送する。別の例では、アナログフロントエンド１２０は、タイミング発生器１３５から受信されるタイミング信号に基づいて、アナログ信号をデジタル信号に変換する。いくつかの実装では、プロセッサ１２５は、指定されたタイミング信号を生成するために、命令をタイミング発生器１３５に伝達することができる。図１は、本開示の発明の概念をより良好に理解するために、明瞭さのために簡略化されている。追加の特徴は、ＴＯＦカメラシステム１００に加えることができ、以下に記載の特徴の一部は、ＴＯＦカメラシステム１００の他の実施形態で交換または排除することができる。
【００１５】
図２は、本開示の様々な態様に従った、図１のＴＯＦカメラシステム１００内の受光ユニット１１５のセンサにおいて実装され得る、例示的な２次元画素アレイ１４０を示す。図２において、画素アレイ１４０は、行および列に配置された画素１４２などの多数の画素を含む。画素１４２は、所定の時間間隔で反射光パルス（対象１０５から反射される光等）を画素１４２上で受信された反射光に比例する電荷（電流）へと変換する感光性要素１４４を含む。図示される実施形態では、画素１４２は、アナログタイミングを使用して反射光パルスと関連付けられた電荷をクリア、記憶、および転送する。例えば、画素１４２は、対向するメモリ要素１４６を含む（本明細書では、コンデンサＣ１およびコンデンサＣ２）およびスイッチ要素１４８（本明細書では、スイッチＧ１およびスイッチＧ２）。ここで、感光性要素１４４からの電荷（反射光信号Ｓ１および反射光信号Ｓ２として示される）は、スイッチタイミング制御信号１５０Ａおよびスイッチタイミング制御信号１５０Ｂによってそれぞれ制御されるスイッチＧ１およびスイッチＧ２の状態に基づいて、コンデンサＣ１およびコンデンサＣ２に向けられる。ＴＯＦシステム１００に実装されるとき、受光ユニット１１５は、画素アレイ１４０の画素１４２などの画素によって収集された電荷に対応するアナログ信号（アナログデータ）を生成することができる。図２は、本開示の発明の概念をより良好に理解するために、明瞭さのために簡略化されている。追加の特徴は、画素アレイ１４０に加えることができ、以下に記載の特徴の一部は、画素１４０の他の実施形態で交換または排除することができる。
【００１６】
図３は、本開示の様々な態様に従った、ＴＯＦカメラシステム１００の受光ユニット１１５において実装される画素アレイ１４０の画素１４２などの、ＴＯＦカメラシステムの画像センサにおいて実装される画素アレイ内の画素に関連付けられるタイミング信号に関連付けられるタイミング図１６０を示す。タイミング図１６０は、発光ユニット１１０によって生成されたパルス幅ｔ０を有する放射光パルスを含む放射光パルス波形、および、時間遅延ｔＤ（飛行時間）の後、受光ユニット１１５によって（特に、画素１４２によって）収集されたパルス幅ｔ０を有する反射光パルスを含む反射光パルス波形を含む。反射光信号波形は、メモリ要素１４６によって収集された反射光パルス（それぞれコンデンサＣ１およびコンデンサＣ２によって）の一部分を含む。スイッチＧ１を起動させるためのＧ１スイッチタイミング制御パルスを含むスイッチタイミング制御信号１５０Ａ用のスイッチタイミング制御信号波形（Ｃ１によって格納される感光性要素１４４によって収集される電荷を方向づける）、および、スイッチＧ２を起動させるためのＧ２スイッチタイミング制御パルスを含むスイッチタイミング制御信号１５０Ｂ用のスイッチタイミング制御信号波形（Ｃ２によって格納される感光性要素１４４によって収集される電荷を方向づける）である。Ｇ１スイッチタイミング制御パルスおよびＧ２スイッチタイミング制御パルスの両方は、スイッチタイミング制御信号１５０Ａおよびスイッチタイミング制御信号１５０Ｂが発光ユニット１１０によって生成された放射光パルスと同じパルス幅を有するようなパルス幅ｔ０を有する。反射光パルスを表す光感光性要素１４４によって収集された電荷の一部分のみを、コンデンサＣ１およびコンデンサＣ２によって格納するように、Ｇ１スイッチタイミング制御パルスは、時間ｔａおよび時間ｔｅで放射光パルスと同期的に生成され、Ｇ２スイッチタイミング制御パルスは、時間ｔｃおよび時間ｔｇで生成される（ここで、時間ｔａおよび時間ｔｃの差、および、時間ｔｅおよび時間ｔｇの差はパルス幅ｔ０である）。図３は、本開示の発明の概念をより良好に理解するために、明瞭さのために簡略化されている。追加の特徴は、タイミング図１６０に加えることができ、以下に記載の特徴の一部は、タイミング図１６０の他の実施形態で交換または排除することができる。
【００１７】
画素１４２については、対象１０５からＴＯＦシステム１００までの距離（Ｄ）は、反射光信号Ｓ１および反射光信号Ｓ２の比を使用して決定することができる。
【００１８】
【数１】
2019512941.tif 000003
【００１９】
式中ｃは、光の速度であり、ｔ０は、放射光パルスのパルス幅であり、Ｓ１は、反射光信号Ｓ１の大きさであり（コンデンサＣ１に格納された感光性要素１４４によって収集された電荷を表す）、Ｓ２は、反射光信号Ｓ２の大きさである（コンデンサＣ２に格納された感光性要素１４４によって収集された電荷を表す）。ＴＯＦカメラシステム１００については、距離を正確に推定するために、ＴＯＦカメラシステム１００は、高精度でパルス幅ｔ０を知る必要がある。したがって、タイミング発生器１３５は、パルス幅ｔ０が安定しており既知であるように、発光ユニット１１０から光パルスを放出するタイミングを制御するための正確なタイミング信号とともに、受光ユニット１１５が反射光パルスと関連付けられた情報を収集および格納するタイミングを制御するための正確なタイミング信号を生成する必要がある。さらに、ＴＯＦカメラシステム１００のための多数のアプリケーションが与えられ、タイミング発生器１３５は、そのようなタイミング信号のための任意のパルス幅を有する高解像度パルス（例えば、精密に定義された立ち上がりエッジおよび立ち下がりエッジを有する）を生成する必要がある。例えば、パルス幅エラーΔｔ０以外のエラーの原因がない場合、約５ｍｍ以下の距離精度を達成するためのタイミングエラーバジェットは約３０ｐｓであり、タイミング発生器１３５は、約３０ｐｓ以下のタイミング解像度を有する必要があることを意味する。
【００２０】
以下の考察は、任意の幅を有する高解像度パルスを有するタイミング信号を生成するように構成されるタイミング発生器を検討する。例えば、タイミング発生器は、基準タイミング信号のクロック周期よりも細密な解像度を有するタイミング信号におけるパルスの立ち上がりエッジおよび立ち下がりエッジの両方を配置することができる。いくつかの実装において、タイミング発生器は、タイミング信号のパルスの立ち上がりエッジおよび／または立ち下がりエッジを配置するための３０ｐｓの解像度を達成することができる。タイミング発生器は、基準タイミング信号のクロック周期より小さいおよび大きいパルス幅を達成することもできる。異なる実施形態は異なる利点を有し得るものであって、本明細書に記載の実施形態のうちのいずれかに必ず必要とされる特定の利点はない。
【００２１】
図４は、本開示の様々な態様に従った、図１のＴＯＦシステム１００によるタイミング発生器１３５として実装され得る、例示的なタイミング発生器２００を示す。タイミング発生器２００は、電子システムおよび／または電子回路の動作を同期するために使用され得るタイミング信号（クロック信号または出力信号とも称される）を生成するように構成された電子デバイス（電子回路および／または１つ以上の電子構成要素を含む）である。タイミング発生器２００は、タイミング信号２０２（ＨＰＴ１タイミング信号）などの、基準タイミング信号２０４（入力信号用の基準クロック信号とも称される）と相対的な位相を有する、少なくとも１つのタイミングを生成する。タイミング発生器２００は、高精度発振器（例えば、結晶発振器）などのクロック信号源から基準タイミング信号２０４を受信することができる。いくつかの実装では、基準タイミング信号２０４は、約２０ナノ秒（ｎｓ）のクロック周期を有するクロック源５０ＭＨｚから受信される。いくつかの実施では、ＴＯＦシステム１００において実装されるとき、タイミング発生器２００は、上述のように、発光ユニット１１０、受光ユニット１１５、および／またはアナログフロントエンド１２０のためのタイミング信号を生成することができる。図４は、本開示の発明の概念をより良好に理解するために、明瞭さのために簡略化されている。追加の特徴は、タイミング発生器２００に加えることができ、以下に記載の特徴の一部は、タイミング発生器２００の他の実施形態で交換または排除することができる。
【００２２】
粗遅延回路２０５は、タイミング信号２０２のパルスの立ち上がりエッジおよび／または立ち下がりエッジの粗タイミング（配置）を制御する。粗遅延回路２０５は、基準タイミング信号２０４から粗タイミング信号２０６を生成する。粗タイミング信号２０６は、基準タイミング信号２０４のクロック周期よりも微細な解像度を呈する。粗タイミング信号２０６は、粗遅延立ち上がりエッジ信号２０６Ａ（ＨＰＴ１粗遅延（ＣＤ）立ち上がりエッジ信号）に対応する立ち上がりエッジを含み、これは、第１の粗遅延時間間隔だけシフトされた基準タイミング信号２０４の立ち上がりエッジを表し、粗遅延立ち下がりエッジ信号２０６Ｂ（ＨＰＴ１粗遅延（ＣＤ）立ち下がりエッジ信号）に対応する立ち下がりエッジを含み、これは、第２の粗遅延間隔だけシフトされた基準タイミング信号２０４の立ち上がりエッジを表す。粗遅延回路２０５は、基準タイミング信号２０４のクロック周期の１／Ｎであるタイミング信号２０２用に粗解像度を達成できる。例えば、図４において、粗遅延回路２０５基準タイミング信号２０４を受信する位相発生器２１０を含み、遅延信号ＤＬＹ１、ＤＬＹ２、．．．およびＤＬＹＮを生成する。タイミング発生器２００は、ここから粗遅延立ち上がりエッジ信号２０６Ａおよび粗遅延立ち下がりエッジ信号２０６Ｂを選択する。各遅延信号ＤＬＹ１−ＤＬＹＮは、基準タイミング信号２０４に対して遅延された位相を有し、各遅延信号ＤＬＹ１−ＤＬＹＮは、粗遅延時間間隔だけシフトされた（遅延された）基準タイミング信号２０４の立ち上がりエッジを表す。いくつかの実装において、位相発生器２１０は、基準タイミング信号２０４のクロック周期をＮ等時（クロック）間隔に分割する。例えば、Ｎ＝１２８のとき、位相発生器２１０は、基準タイミング信号２０４を１２８クロック位相に分割して、遅延信号ＤＬＹ１−ＤＬＹ１２８を生成する。基準タイミング信号２０４が２０ｎｓ（例えば、５０ＭＨｚクロック源から）のクロック周期を有するとき、タイミング発生器２００はしたがって、約１５６ｐｓの粗解像度を有するタイミング信号２０２のパルスの立ち上がりエッジおよび立ち下がりエッジの両方の配置を達成することができる（これは、２０ｎｓクロック周期の１／１２８である）。
【００２３】
図５は、本開示の様々な態様に従った、図４のタイミング発生器２００において実装され得る例示的な位相発生器２１０を示す。位相発生器２１０は、入力（基準）信号と相対的な位相を有する出力信号を生成するように構成された電子デバイス（電子回路および／または１つ以上の電子構成要素を含む）である。例えば、位相発生器２１０は、基準タイミング信号２０４を受信し、遅延信号ＤＬＹ１−ＤＬＹＮを生成する。図５において、位相発生器２１０は、遅延ロックループ（ＤＬＬ）ベースの位相発生器である。位相発生器２１０は、遅延要素２２２ａ、２２２ｂ、２２２ｃ、２２２ｄ、．．．および２２２ｎを含む電圧制御された遅延線２２０を含む。ここで、ｎは遅延要素の合計数である。遅延要素２２２ａ〜２２２ｎは、基準タイミング信号２０４に対するそれぞれの遅延信号ＤＬＹ１−ＤＬＹＮを生成する。例えば、遅延要素２２２ａは、基準タイミング信号２０４を受信し基準タイミング信号２０４に対して遅延された位相を有する遅延信号ＤＬＹ１を生成し、遅延要素２２２ｂは、遅延信号ＤＬＹ１を受信し遅延信号ＤＬＹ１に対して遅延された位相を有するＤＬＹ２を生成し、遅延要素２２２ｃ〜２２２ｎは、それぞれの遅延信号ＤＬＹ２−ＤＬＹ（Ｎ−１）を受信し、各々がそれぞれの遅延信号ＤＬＹ２−−ＤＬＹ（Ｎ−１）に対して遅延された位相を有する、それぞれの遅延信号ＤＬＹ３−ＤＬＹＮを生成する。いくつかの実装において、遅延要素２２２ａ〜２２２ｎは、ほぼ同じ位相遅延を生成すし、各遅延信号ＤＬＹ２−ＤＬＹＮは、遅延信号ＤＬＹ１の位相遅延の倍数である位相遅延を有する。いくつかの実装において、遅延要素２２２ａ〜２２２ｎは、異なる位相遅延を生成するし、各遅延信号ＤＬＹ２−ＤＬＹＮは、遅延信号ＤＬＹ１の位相遅延の倍数ではない位相遅延を有する。いくつかの実装において、遅延要素２２２ａ〜２２２ｎは、基準タイミング信号２０４の１クロック周期に等しい総遅延を生成する（約３６０°の遅延要素２２２ａ〜２２２ｎの全位相シフトを引き起こす）。いくつかの実装において、遅延要素２２２ａ〜２２２ｎは、基準タイミング信号２０４の１クロック周期より大きいまたは小さい総遅延を生成する（約３６０°より大きいまたは小さい遅延要素２２２ａ〜２２２ｎの全位相シフトを引き起こす）。図５は、本開示の発明の概念をより良好に理解するために、明瞭さのために簡略化されている。追加の特徴は、位相発生器２１０に加えることができ、以下に記載の特徴の一部は、位相発生器２１０の他の実施形態で交換または排除することができる。
【００２４】
図５において、フィードバック制御システム２３０は、遅延要素２２２ａ〜２２２ｎ（遅延信号ＤＬＹＮによって表される）の総遅延を確保することができる閉ループ制御システムであり、基準タイミング信号２０４に対する定位相を呈し、処理、温度、供給電圧における変化、および／または他の環境変化などの環境変化にわたって、遅延要素２２２ａ〜２２２ｎによってそれぞれ生成された遅延信号ＤＬＹ１−ＤＬＹＮの安定性を増大させる。フィードバック制御システム２３０は、位相検出器２３２、電荷ポンプ２３４、およびループフィルタ２３６を含む。位相検出器２３２は、基準タイミング信号２０４と、遅延要素２２２ｎによって生成された遅延信号ＤＬＹＮなどの遅延線２２０内の遅延要素からの遅延信号との間の位相における相違に応答し、遅延信号ＤＬＹＮの位相が基準タイミング信号２０４の位相と一致するまで遅延線２２０の位相を調整する。例えば、位相検出器２３２は、基準タイミング信号２０４および遅延信号ＤＬＹＮの間の位相差を決定し、位相差に応じて制御（エラー）信号２３８を生成する。制御信号２３８は、基準タイミング信号２０４および遅延信号ＤＬＹＮの間の位相差に比例する。一実施例において、制御信号２３８は、遅延信号ＤＬＹＮの位相が基準タイミング信号２０４より遅れるかまたは基準タイミング信号２０４をリードしているかに基づいて、上り制御信号（正電圧パルスなど）または、下り制御信号（負電圧パルスなど）である。位相検出器２３２から受信される制御信号２３８に基づいて、電荷ポンプ２３４およびループフィルタ２３６（低パスフィルタなど）は、遅延線２２０用の制御電圧（Ｖｃ））（粗遅延回路制御電圧と称される）を表す制御信号２４０を生成する。電荷ポンプ２３４は、位相誤差に比例して、制御信号２３８を正電流パルスまたは負電流パルスに変換し、ループフィルタ２３６は、例えば、電荷ポンプ２３４からの電流を統合し、ノイズおよび他の望ましくない構成要素を制御信号２３８から除去することによって制御信号２４０を平滑化する。これにより、安定した制御信号２４０を遅延線２２０に提供する。図示されている実施形態では、ループフィルタ２３６は、グラウンドおよび電荷ポンプ２３４と連結されたコンデンサ（Ｃ）を含む。
【００２５】
制御信号２４０は、遅延要素２２２ａ〜２２２ｎを半導体処理、温度、および／または温度変化などの環境変化における変動性に対して鈍感にする。制御信号２４０に基づいて、遅延要素２２２ａ〜２２２ｎは、それぞれの遅延信号ＤＬＹ１−ＤＬＹＮを、位相検出器２３２によって決定された基準タイミング信号２０４および遅延信号ＤＬＹＮの間の位相差に比例した量で増加または減少させる。遅延信号ＤＬＹＮの位相が基準タイミング信号２０４の位相より遅れるとき、位相検出器２３２によって生成された制御信号２３８は、遅延要素２２２ａ〜２２２ｎが制御信号２４０に基づいてそれぞれの遅延信号ＤＬＹ１−ＤＬＹＮの位相を増加させるように、電荷ポンプ２３４がループフィルタ２３６に電流を駆動させるようにする。遅延信号ＤＬＹＮの位相が基準タイミング信号２０４の位相をリードするとき、位相検出器２３２によって生成された制御信号２３８は、遅延要素２２２ａ〜２２２ｎが制御信号２４０に基づいてそれぞれの遅延信号ＤＬＹ１−ＤＬＹＮの位相を減少させるように、電荷ポンプ２３４がループフィルタ２３６から電流を引き込むようにする。いくつかの実装において、遅延信号ＤＬＹＮの位相（遅延要素２２２ａ〜２２２ｎの総遅延を表す）は、遅延信号ＤＬＹＮの位相が基準タイミング信号２０４から約１クロック周期遅延するまで、増加または減少される（例えば、基準タイミング信号２０４に対する約３６０°の位相遅延）。フィードバック制御システム２３０はしたがって、遅延要素２２２ａ〜２２２ｎの総遅延をロックすることができ、遅延信号ＤＬＹＮの位相がいくらか所望の程度内で基準タイミング信号２０４の位相と同期するとき安定する。
【００２６】
図４に戻ると、粗遅延回路２０５は、粗遅延立ち上がりエッジ信号２０６Ａが、遅延信号ＤＬＹ１−ＤＬＹＮのうちの１つの立ち上がりエッジと相関する立ち上がりエッジを有し、粗遅延立ち下がりエッジ信号２０６Ｂが、遅延信号ＤＬＹ１−ＤＬＹＮのうちの１つの立ち上がりエッジと相関する立ち上がりエッジを有するように、粗タイミング信号２０６を生成するための遅延信号ＤＬＹ１−ＤＬＹＮを選択する。例えば、マルチプレクサ２４２は、遅延信号ＤＬＹ１−ＤＬＹＮを受信して粗遅延立ち上がりエッジ信号２０６Ａ用に遅延信号ＤＬＹ１−ＤＬＹＮのうちの１つを選択し、マルチプレクサ２４４は、遅延信号ＤＬＹ１−ＤＬＹＮを受信して粗遅延立ち下がりエッジ信号２０６Ｂ用に遅延信号ＤＬＹ１−ＤＬＹＮのうちの１つを選択する。いくつかの実装において、マルチプレクサ２４２およびマルチプレクサ２４４は各々、Ｎ：１マルチプレクサである。Ｎ＝１２８である実装では、マルチプレクサ２４２およびマルチプレクサ２４４は、１２８：１マルチプレクサであり、マルチプレクサ２４２は、粗遅延立ち上がりエッジ信号２０６Ａ用に遅延信号ＤＬＹ１−ＤＬＹ１２８のうちの１つを選択し、マルチプレクサ２４４は、粗遅延立ち下がりエッジ信号２０６Ｂ用に遅延信号ＤＬＹ１−ＤＬＹ１２８のうちの１つを選択する。マルチプレクサ２４２およびマルチプレクサ２４４は、プログラム可能な立ち上がりエッジ位置信号ＨＰＴ１ＰＯＳＬＯＣやプログラム可能な立ち下がりエッジ位置信号ＨＰＴ１ＮＥＧＬＯＣなど、どの遅延信号ＤＬＹ１−ＤＬＹＮが、制御信号に基づいて粗遅延立ち上がりエッジ信号２０６Ａおよび遅延立ち下がりエッジ信号２０６Ｂをそれぞれ生成するのに使用されるかを選択する。
【００２７】
細密遅延回路２５０は、タイミング信号２０２のパルスの立ち上がりエッジおよび／または立ち下がりエッジの細密タイミング（配置）を制御する。細密遅延回路２５０は、細密遅延間隔（増分）だけ粗タイミング信号２０６の立ち上がりエッジをシフトし、粗タイミング信号２０６より細密な解像度を有する細密タイミング信号２５２を生成する。細密タイミング信号２５２は、細密遅延時間間隔だけシフトされた粗遅延立ち上がりエッジ信号２０６を表す細密遅延立ち上がりエッジ信号２５２Ａ（ＨＰＴ１細密遅延（ＣＤ）立ち上がりエッジ信号）、および、細密遅延間隔だけシフトされた粗遅延立ち下がりエッジ信号２０６を表す細密遅延立ち下がりエッジ信号２５２Ｂ（ＨＰＴ１細密遅延（ＣＤ）立ち下がりエッジ信号）を含む。図４において、細密遅延回路２５０は、プログラム可能な細密遅延間隔だけ粗遅延立ち上がりエッジ信号２０６Ａをシフトすることによって細密遅延立ち上がりエッジ信号２５２Ａを生成する細密遅延立ち上がりエッジ要素２５４、および、プログラム可能な細密遅延間隔だけ粗遅延立ち下がりエッジ信号２０６Ｂをシフトすることによって細密遅延立ち下がりエッジ信号２５２Ｂを生成する細密遅延立ち下がりエッジ要素２５６を含む。いくつかの実装において、細密遅延立ち上がりエッジ要素２５４および細密遅延立ち下がりエッジ要素２５６はそれぞれ、３０ｐｓの時間増分だけ粗遅延立ち上がりエッジ信号２０６Ａおよび粗遅延立ち下がりエッジ信号２０６Ｂをシフトすることができる。細密遅延立ち上がりエッジ要素２５４および細密遅延立ち下がりエッジ要素２５６は、プログラム可能な立ち上がりエッジ細密遅延制御信号ＨＰＴ１ＰＯＳＦＤおよびプログラム可能な立ち下がりエッジ細密遅延制御信号ＨＰＴ１ＮＥＧＦＤなどのそれぞれの制御信号に基づいて遅延量を選択する。いくつかの実装において、立ち上がりエッジ細密遅延制御信号ＨＰＴ１ＰＯＳＦＤおよび立ち下がりエッジ細密遅延制御信号ＨＰＴ１ＮＥＧＦＤは、細密遅延立ち上がりエッジ要素２５４および細密遅延立ち下がりエッジ要素２５６それぞれの細密遅延段の数に等しい多数のビットを有する。例えば、細密遅延立ち上がりエッジ要素２５４および細密遅延立ち下がりエッジ要素２５６は各々、（以下に記載されるように）３つの細密遅延段を含み、立ち上がりエッジ細密遅延制御信号ＨＰＴ１ＰＯＳＦＤおよび立ち下がりエッジ細密遅延制御信号ＨＰＴ１ＮＥＧＦＤは、３ビット制御信号を表す。
【００２８】
図６は、本開示の様々な態様に従った、図４のタイミング発生器２００の細密遅延立ち上がりエッジ要素２５４および／または細密遅延立ち下がりエッジ要素２５６として実装され得る、例示的な細密遅延エッジバッファ２６０を示す。細密遅延エッジバッファ２６０は、選択された細密遅延間隔だけ粗遅延信号２６０Ｂ（粗遅延立ち上がりエッジ信号２０６Ａまたは粗遅延立ち下がりエッジ信号２０６Ｂなど）をシフトすることによって細密遅延信号２６０Ａ（細密遅延立ち上がりエッジ信号２５２Ａまたは細密遅延立ち下がりエッジ信号２５２Ｂなど）を生成するように構成された電子デバイス（電子回路および／または１つ以上の電子構成要素を含む）である。細密遅延エッジバッファ２６０は、直列に接続された細密遅延段２６２Ａ、細密遅延段２６２Ｂ、および細密遅延段２６２Ｃなどの、直列にカスケード接続された様々な細密遅延段（セル）を含む。細密遅延段の各々は、２つの遅延路および２つの遅延路のうちの１つから粗遅延信号２６０Ｂを選択するための選択回路を含む。第１の遅延路は、細密遅延増分だけ粗遅延信号２６０Ｂのエッジをシフト（遅延）するように構成されており、第２の遅延路は、いかなる追加の（細密遅延段をトラバースすることから粗遅延信号２６０Ｂに本質的に導入された遅延以外の）遅延もなく粗遅延信号２６０Ｂを通過させるように構成されている。例えば、細密遅延段２６２Ａは、細密遅延増分τ０だけ粗遅延信号２６０Ｂのエッジを遅延させるための遅延路２６４Ａ、および、いかなる追加の遅延（細密遅延段２６２Ａをトラバースすることから粗遅延信号２６０Ｂに本質的に導入された遅延以外の）もなく粗遅延信号２６０Ｂを通過させるための遅延路２６６Ａを含む。細密遅延段２６２Ｂは、細密遅延増分τ１だけ粗遅延信号２６０Ｂのエッジを遅延させるための遅延路２６４Ｂ、および、いかなる追加の（細密遅延段２６２Ｂをトラバースすることから粗遅延信号２６０Ｂに本質的に導入された遅延以外の）遅延もなく粗遅延信号２６０Ｂを通過させるための遅延路２６６Ｂを含む。細密遅延段２６２Ｃは、細密遅延増分τ２だけ粗遅延信号２６０Ｂのエッジを遅延させるための遅延路２６４Ｃ、および、いかなる追加の（細密遅延段をトラバースすることから粗遅延信号２６０Ｂに本質的に導入された遅延以外の）遅延もなく粗遅延信号２６０Ｂを通過させるための遅延路２６６Ｃを含む。細密遅延段２６２Ａ、細密遅延段２６２Ｂ、および細密遅延段２６２Ｃはそれぞれ、マルチプレクサ２６８Ａ、マルチプレクサ２６８Ｂ、およびマルチプレクサ２６８Ｃを含む。いくつかの実装において、マルチプレクサ２６８Ａ、マルチプレクサ２６８Ｂ、およびマルチプレクサ２６８Ｃは、２：１マルチプレクサである。マルチプレクサ２６８Ａは、細密遅延段２６２Ａをトラバースした後に粗遅延信号２６０Ｂが遅延Ｔ０＋τ０または遅延Ｔ０を呈するように、細密遅延制御信号ＨＰＴ１ＦＤＡに基づいて粗遅延信号２６０Ｂ用の遅延路２６４Ａまたは遅延路２６６Ａを選択する。マルチプレクサ２６８Ｂは、細密遅延段２６２Ｂをトラバースした後に粗遅延信号２６０Ｂが遅延Ｔ１＋τ１または遅延Ｔ１を呈するように、細密遅延制御信号ＨＰＴ１ＦＤＢに基づいて粗遅延��号２６０Ｂ用の遅延路２６４Ｂまたは遅延路２６６Ｂを選択する。マルチプレクサ２６８Ｃは、細密遅延段２６２Ｃをトラバースした後に粗遅延信号２６０Ｂが遅延Ｔ２＋τ２または遅延Ｔ２を呈するように、細密遅延制御信号ＨＰＴ１ＦＤＣに基づいて粗遅延信号２６０Ｂ用の遅延路２６４Ｃまたは遅延路２６６Ｃを選択する。細密遅延制御信号ＨＰＴ１ＦＤＡ、細密遅延制御信号ＨＰＴ１ＦＤＢ、および細密遅延制御信号ＨＰＴ１ＦＤＣは、粗遅延信号２６０Ｂに導入された遅延を制御するプログラム可能な３ビット細密遅延制御信号ＨＰＴ１ＦＤを集合的に表す。いくつかの実装において、第２の遅延路（本明細書では、遅延路２６６Ａ、遅延路２６６Ｂ、および／または遅延路２６６Ｃ）は、第１の遅延路（本明細書では、遅延路２６４Ａ、遅延路２６４Ｂ、および／または遅延路２６４Ｃ）からは異なる細密遅延増分だけ粗遅延信号２６０Ｂのエッジをシフトするように構成することもできる。図６は、本開示の発明の概念をより良好に理解するために、明瞭さのために簡略化されている。追加の特徴は、細密遅延エッジバッファ２６０に加えることができ、以下に記載の特徴の一部は細密遅延エッジバッファ２６０の他の実施形態で交換または排除することができる。
【００２９】
各遅延段は、粗遅延信号２６０Ｂが細密遅延エッジバッファ２６０を通過しトラバースするにつれて細密遅延が徐々に増加されるように以前の段より大きい細密遅延増分を適用する。例えば、細密遅延増分τ２は、細密遅延増分τ１より大きく、細密遅延増分τ１は、細密遅延増分τ０より大きい。細密遅延増分τ１（細密遅延段２６２Ｂによって提供される）および細密遅延増分τ２（細密遅延段２６２Ｃによって提供される）などの、細密遅延増分τ０（細密遅延段２６２Ａによって提供される）より大きい遅延は、細密遅延段間の遅延における差を使用して達成される。あるいは、各遅延段は、同じ細密遅延増分（例えば、τ１＝τ２＝τ３）を適用する。動作中、細密遅延段２６２Ａが粗遅延信号２６０Ｂ（粗遅延立ち上がりエッジ信号２０６Ａまたは粗遅延立ち下がりエッジ信号２０６Ｂなど）を受信するとき、粗遅延信号２６０Ｂは、基準タイミング信号２０４に対して粗遅延Ｔだけシフトされたエッジを含む。粗遅延信号２６０Ｂは次いで、細密遅延増分τ０だけ粗遅延信号２６０Ｂのエッジをシフトする（Ｔ０＋τ０に粗遅延信号２６０Ｂのエッジを配置する）遅延路２６４Ａ、または、Ｔ０だけ粗遅延信号２６０Ｂのエッジをシフトする（細密遅延段２６２Ａをトラバースする粗遅延信号２６０Ｂ固有の遅延）遅延路２６６Ａをトラバースする。マルチプレクサ２６８Ａは、粗遅延信号２６０Ｂに適用された遅延ＴＡを選択し、粗遅延信号２６０Ｂ用に遅延路２６４Ａ（ＴＡ＝Ｔ０＋τ０）または遅延路２６６Ａ（ＴＡ＝Ｔ０）を選択する。細密遅延段２６２Ｂが粗遅延信号２６０Ｂを受信するとき、粗遅延信号２６０Ｂは、基準タイミング信号２０４に対して時間間隔ＴＡだけシフトされたエッジを含む。粗遅延信号２６０Ｂは次いで、細密遅延増分τ１だけ粗遅延信号２６０Ｂのエッジをシフトする（Ｔ１＋τ１に粗遅延信号２６０Ｂのエッジを配置する）遅延路２６４Ｂ、または、Ｔ１（細密遅延段２６２Ｂをトラバースする粗遅延信号２６０Ｂ固有の遅延）だけ粗遅延信号２６０Ｂのエッジをシフトする遅延路２６６Ｂをトラバースする。マルチプレクサ２６８Ｂは、粗遅延信号２６０Ｂに適用された遅延ＴＢを選択し、粗遅延信号２６０Ｂ用に遅延路２６４Ａ（ＴＢ＝Ｔ１＋τ１）または遅延路２６６Ａ（ＴＢ＝Ｔ１）を選択する。細密遅延段２６２Ｃが粗遅延信号２６０Ｂを受信するとき、粗遅延信号２６０Ｂは、基準タイミング信号２０４に対して時間間隔ＴＢだけシフトされたエッジを含む。粗遅延信号２６０Ｂは次いで、細密遅延増分τ２だけ粗遅延信号２６０Ｂのエッジをシフトする（Ｔ２＋τ２に粗遅延信号２６０Ｂのエッジを配置する）遅延路２６４Ｃ、または、Ｔ２だけ粗遅延信号２６０Ｂのエッジをシフトする（細密遅延段２６２Ｃをトラバースする粗遅延信号２６０Ｂ固有の遅延）遅延路２６６Ｃをトラバースする。マルチプレクサ２６８Ｃは、粗遅延信号２６０Ｂに適用された時間間隔ＴＣを選択し、粗遅延信号２６０Ｂ用に遅延路２６４Ｃ（ＴＣ＝Ｔ２＋τ２）または遅延路２６６Ｃ（ＴＣ＝Ｔ２）を選択する。さらに、細密遅延エッジバッファ２６０は、オープンループシステムとして、処理、温度、供給電圧、および／または他の環境変化の影響を受けやすいので、制御信号２４０（粗���延回路２０５においてフィードバック制御システム２３０によって制定される）粗遅延回路制御電圧（Ｖｃを表す）は、細密遅延段２６２Ａ、細密遅延段２６２Ｂ、および細密遅延段２６２Ｃ、特に遅延路２６４Ａ、遅延路２６４Ｂ、および遅延路２６４Ｃに適用することができる。細密遅延段２６２Ａ、細密遅延段２６２Ｂ、および細密遅延段２６２Ｃと関連付けられた遅延差はしたがって、制御信号２４０の関数となる。制御信号２４０を細密遅延段２６２Ａ、２６２Ｂ、および２６２Ｃに適用することは、細密遅延増分（本明細書では、τ０、τ１、およびτ２）を環境変化に対して鈍感にする。
【００３０】
細密遅延エッジバッファ２６０はしたがって、粗遅延信号２６０Ｂのエッジをシフト（遅延）するための８つの異なる細密遅延量：０、τ０、τ１、τ０＋τ１、τ２、τ０＋τ２、τ１＋τ２、またはτ０＋τ１＋τ２のうちの１つを、細密遅延制御信号ＨＰＴ１ＦＤＡ、ＨＰＴ１ＦＤＢ、およびＨＰＴ１ＦＤＣ（立ち上がりエッジ細密遅延制御信号ＨＰＴ１ＰＯＳＦＤまたは立ち下がりエッジ細密遅延制御信号ＨＰＴ１ＮＥＧＦＤを集合的に表す）によって定義される細密遅延段２６２Ａ、細密遅延段２６２Ｂ、および細密遅延段２６２Ｃの状態に応じて選択することによって、細密遅延信号２６０Ａ（細密遅延立ち上がりエッジ信号２５２Ａまたは細密遅延立ち下がりエッジ信号２５２Ｂなど）を生成することができる。いくつかの実装において、細密遅延エッジバッファ２６０は、３０ｐｓの細密遅延間隔を達成する。例えば、τ０＝３０ｐｓ、τ１＝６０ｐｓ、およびτ２＝１２０ｐｓであるとき、細密遅延エッジバッファ２６０は、粗遅延信号２６０Ｂのエッジを、０ｐｓ、３０ｐｓ、６０ｐｓ、９０ｐｓ、１２０ｐｓ、１５０ｐｓ、１８０ｐｓ、または２１０ｐｓだけ遅延させることができる。いくつかの実装において、細密遅延エッジバッファ２６０は、粗遅延回路２０５によって達成される粗遅延間隔より小さい最大細密遅延間隔（例えば、τ０＋τ１＋τ２）を有して構成される。いくつかの実装において、細密遅延エッジバッファ２６０は、粗遅延回路２０５によって達成される粗遅延間隔より大きい最大細密遅延間隔を有して構成される。例えば、粗遅延回路２０５が約１５６ｐｓ（上述したように）の粗遅延間隔だけ基準信号２０４のエッジをシフトすることができ、細密遅延エッジバッファ２６０がτ０＝３０ｐｓ、τ１＝６０ｐｓ、およびτ２＝１２０ｐｓの細密遅延間隔を実施する場合、細密遅延エッジバッファ２６０は、２１０ｐｓ（最大細密遅延間隔）にまで粗遅延信号２６０Ｂのエッジをシフトすることができる。かかる実装では、細密遅延エッジバッファ２６０は、粗遅延回路２０５の粗遅延間隔と重複する最大細密遅延間隔を有するように構成される。粗遅延回路２０５の粗遅延間隔と重複する最大細密遅延間隔を有することにより、細密エッジ遅延バッファ２６０（ひいては細密遅延回路２５０）粗遅延回路２０５を較正するのに使用することができ、粗遅延回路２０５によって生成された粗遅延間隔の間に発生するいかなる不一致も補償する。
【００３１】
図７は、本開示の様々な態様に従った、図４のタイミング発生器２００の細密遅延回路２５０などの細密遅延回路を有するタイミング発生器による基準タイミング信号に対するタイミング信号のエッジの配置を例示するタイミング図を含む。タイミング図３００Ａ、タイミング図３００Ｂ、タイミング図３００Ｃ、タイミング図３００Ｄ、およびタイミング図３００Ｅは、細密遅延立ち上がりエッジ要素２５４（細密遅延エッジバッファ２６０として構成される）への、タイミング発生器２００によって用いられている細密遅延設定に基づく、基準タイミング信号２０４に対するタイミング信号２０２の立ち上がりエッジの配置を示す。各波形は、高電圧信号（高出力）および低電圧信号（低出力）の間で振動する。タイミング図３００Ａ、タイミング図３００Ｂ、タイミング図３００Ｃ、タイミング図３００Ｄ、およびタイミング図３００Ｅは各々、基準タイミング信号２０４用の基準タイミング信号波形３０２Ａを含み、ここでは基準タイミング信号２０４は、時間ｔ１で生じる立ち上がりエッジを有する。図７は、本開示の発明の概念をより良好に理解するために、明瞭さのために簡略化されている。追加の特徴は、タイミング図３００Ａ〜３００Ｅに加えることができ、以下に記載の特徴の一部はタイミング図３００Ａ〜３００Ｅの他の実施形態で交換または排除することができる。
【００３２】
タイミング図３００Ａは、タイミング発生器２００が、いかなる細密遅延もなく粗遅延増分だけ基準タイミング信号２０４を遅延させるときのタイミング信号２０２の立ち上がりエッジの配置を例示する。例えば、タイミング信号波形３０４Ａは、基準タイミング信号２０４に対して粗遅延されたタイミング信号２０２を例示し、ここでは、タイミング信号２０２の立ち上がりエッジは、時間ｔ１から時間ｔ２までシフトされる。このシナリオでは、タイミング発生器２００は、細密遅延制御信号ＨＰＴ１ＦＤに基づいて遅延路２６６Ａ、遅延路２６６Ｂ、および遅延路２６６Ｃから粗遅延信号を選択することによって（例えば、細密遅延段２６２Ａ、細密遅延段２６２Ｂ、および細密遅延段２６２Ｃをオフにすることによって）、基準タイミング信号２０４に細密遅延増分（本明細書では、τ０、τ１、およびτ２）を付加しない。タイミング図３００Ｂは、タイミング発生器２００が、粗遅延増分および細密遅延増分τ０（例えば、約３０ｐｓ）だけ基準タイミング信号２０４を遅延させるときのタイミング信号２０２の立ち上がりエッジの配置を例示する。例えば、タイミング信号波形３０４Ｂは、基準タイミング信号２０４に対して粗遅延および細密遅延されたタイミング信号２０２を例示し、ここでは、タイミング信号２０２の立ち上がりエッジは、細密遅延増分τ０だけ時間ｔ２から時間ｔ３までさらにシフトされる。このシナリオでは、タイミング発生器２００は、細密遅延制御信号ＨＰＴ１ＦＤに基づいて遅延路２６４Ａ、遅延路２６６Ｂ、および遅延路２６６Ｃを選択することによって（例えば、細密遅延制御信号ＨＰＴ１ＦＤの最下位ビットをアクティブ状態に設定することによって、細密遅延段２６２Ａを作動させることによって）、細密遅延増分τ０を付加する。タイミング図３００Ｃは、タイミング発生器２００が、粗遅延増分および細密遅延増分τ１（例えば、約６０ｐｓ）だけ基準タイミング信号２０４を遅延させるときのタイミング信号２０２の立ち上がりエッジの配置を例示する。例えば、タイミング信号波形３０４Ｃは、基準タイミング信号２０４に対して粗遅延および細密遅延されたタイミング信号２０２を例示し、ここでは、タイミング信号２０２の立ち上がりエッジは、細密遅延増分τ１だけ時間ｔ２から時間ｔ４までさらにシフトされる。このシナリオでは、タイミング発生器２００は、細密遅延制御信号ＨＰＴ１ＦＤに基づいて遅延路２６６Ａ、遅延路２６４Ｂ、および遅延路２６６Ｃを選択することによって（例えば、細密遅延制御信号ＨＰＴ１ＦＤの中間ビットをアクティブ状態に設定することによって、細密遅延段２６２Ｂを作動させることによって）、細密遅延増分τ１を付加する。タイミング図３００Ｄは、タイミング発生器２００が、粗遅延増分および細密遅延増分τ２（例えば、約１２０ｐｓ）だけ基準タイミング信号２０４を遅延させるときのタイミング信号２０２の立ち上がりエッジの配置を例示する。例えば、タイミング信号波形３０４Ｄは、基準タイミング信号２０４に対して粗遅延および細密遅延されたタイミング信号２０２を例示し、ここでは、タイミング信号２０２の立ち上がりエッジは、細密遅延増分τ２だけ時間ｔ２から時間ｔ５までさらにシフトされる��このシナリオでは、タイミング発生器２００は、細密遅延制御信号ＨＰＴ１ＦＤに基づいて遅延路２６６Ａ、遅延路２６６Ｂ、および遅延路２６４Ｃを選択することによって（例えば、細密遅延制御信号ＨＰＴ１ＦＤの最上位ビットをアクティブ状態に設定することによって、細密遅延段２６２Ｃを作動させることによって）、細密遅延増分τ２を付加する。タイミング図３００Ｅは、タイミング発生器２００が、粗遅延増分および細密遅延増分τ０、τ１、およびτ２（例えば、約２１０ｐｓ）だけ基準タイミング信号２０４を遅延させるときのタイミング信号２０２の立ち上がりエッジの配置を例示する。例えば、タイミング信号波形３０４Ｅは、基準タイミング信号２０４に対して粗遅延および細密遅延されたタイミング信号２０２を例示し、ここでは、タイミング信号２０２の立ち上がりエッジは、細密遅延増分τ０＋τ１＋τ２だけ時間ｔ２から時間ｔ６までさらにシフトされる。このシナリオでは、タイミング発生器２００は、細密遅延制御信号ＨＰＴ１ＦＤに基づいて遅延路２６４Ａ、遅延路２６４Ｂ、および遅延路２６４Ｃを選択することによって（例えば、細密遅延制御信号ＨＰＴ１ＦＤの全てのビットをアクティブ状態に設定することによって、細密遅延段２６２Ａ、細密遅延段２６２Ｂ、および細密遅延段２６２Ｃを作動させることによって）、細密遅延増分τ０、τ１、およびτ２を付加する。上記の例は、細密遅延段２６２Ａは細密遅延制御信号ＨＰＴ１ＦＤの最下位ビットによって制御され、細密遅延段２６２Ｂは、細密遅延制御信号ＨＰＴ１ＦＤの中間ビットによって制御され、細密遅延段２６２Ｃは、細密遅延制御信号ＨＰＴ１ＦＤの最上位ビットによって制御されることを示すが、本開示は、細密遅延制御信号ＨＰＴ１ＦＤのいかなるビット順も使用して細密遅延段２６２Ａ、細密遅延段２６２Ｂ、および細密遅延段２６２Ｃを制御することを意図する。
【００３３】
図８Ａは、本開示の様々な態様に従った、図６の細密遅延エッジバッファ２６０として実装され得る例示的な細密遅延エッジ回路３１０のトランジスタレベル図である。図８Ｂは、細密遅延エッジ回路３１０の一部であり、具体的には、本開示の様々な態様に従った、異なる動作状態中の、細密遅延エッジ回路３１０の第２の細密遅延段である。細密遅延エッジ回路３１０は、粗遅延信号（粗遅延信号２６０Ｂなど）を入力ノード３１２で受信し、選択された細密遅延間隔だけ粗遅延信号の立ち上がりエッジおよび／または立ち下がりエッジを遅延させることによって、細密遅延信号（細密遅延信号２６０Ａなど）を出力ノード３１２で生成するように構成された電子デバイス（電子回路および／または１つ以上の電子構成要素を含む）である。細密遅延エッジ回路３１０は、直列に接続された細密遅延段３２０Ａ、細密遅延段３２０Ｂ、および細密遅延段３２０Ｃなどの、直列に接続された様々な細密遅延段（セル）を含む。図８Ａおよび図８Ｂは、本開示の発明の概念をより良好に理解するために、明瞭さのために簡略化されている。追加の特徴は、細密遅延エッジ回路３１０に加えることができ、以下に記載の特徴の一部は細密遅延エッジ回路３１０の他の実施形態で交換または排除することができる。
【００３４】
細密遅延段３２０Ａは、２つの相補金属−オキシド−半導体（ＣＭＯＳ）トランジスタ：ｐ型トランジスタ３２２Ａおよびｎ型トランジスタ３２４Ａを有する第１のＣＭＯＳトランジスタ、ｐ型トランジスタ３２６Ａおよびｎ型トランジスタ３２８Ａを有する第２のＣＭＯＳトランジスタ、を含むバッファを含む。ｐ型トランジスタ３２２Ａおよびｎ型トランジスタ３２４Ａは、入力ノード３１２（遅延Ｔを有する粗遅延信号を受信する）と結合されたゲート端子、および、第２のＣＭＯＳトランジスタのゲート端子と結合されたドレイン端子（特に、ｐ型トランジスタ３２６Ａおよびｎ型トランジスタ３２８Ａ）を有する。ｐ型トランジスタ３２２Ａは、細密遅延エッジ回路３１０の供給電圧ＶＤＤと結合されたソース端子を有し、ｎ型トランジスタ３２４Ａは、細密遅延エッジ回路３１０の供給電圧ＶＳＳと結合されたソース端子を有する。ｐ型トランジスタ３２６Ａおよびｎ型トランジスタ３２８Ａは、細密遅延段３２０Ａの出力ノード３３４Ａと結合されたドレイン端子を有する。ｐ型トランジスタ３２６Ａは、ｐ型トランジスタ３３０Ａおよびｐ型トランジスタ３３２Ａのドレイン端子と結合されたソース端子を有し、ｎ型トランジスタ３２８Ａは、供給電圧ＶＳＳと結合されたソース端子を有する。ｐ型トランジスタ３３０Ａおよびｐ型トランジスタ３３２Ａは、供給電圧ＶＤＤと結合されたソース端子を有する。Ｐ型トランジスタ３３０Ａは、供給電圧ＶＳＳと結合されたゲート端子を有し、ｐ型トランジスタ３３２Ａは、バイアス電圧端子３３６Ａ（細密遅延制御信号ＨＰＴ１ＦＤＡが適用される）と結合されたゲート端子を有し、これはｐ型トランジスタ３３２Ａの状態を制御する。細密遅延制御信号ＨＰＴ１ＦＤＡが非アクティブ状態（例えば、デジタル０などの低出力）であるとき、ｐ型トランジスタ３３２Ａは、オン状態にあり、ｐ型トランジスタ３３２Ａに充電電流が流れ込むことが可能となる。細密遅延制御信号ＨＰＴ１ＦＤＡがアクティブ状態（例えば、デジタル１などの高出力）であるとき、ｐ型トランジスタ３３２Ａはオフ状態にあり、ｐ型トランジスタ３３２Ａに充電電流が流れ込むことが防止される。細密遅延段３２０Ａは、遅延ＴＡを有する粗遅延信号を生成する。ここで、ｐ型トランジスタ３３２Ａがオン状態であるときＴＡ＝Ｔ０（例えば、細密遅延段３２０Ａをトラバースすることから粗遅延信号に導入された固有の遅延）であり、ｐ型トランジスタ３３２Ａがオフ状態であるときＴＡ＝Ｔ０＋τ０（例えば、約３０ｐｓ）である。コンデンサ３３８Ａは、出力ノード３３４Ａおよび供給電圧ＶＳＳと結合される。
【００３５】
細密遅延段３２０Ｂは、ｐ型トランジスタ３２２Ｂおよびｎ型トランジスタ３２４Ｂを有する第１のＣＭＯＳトランジスタ、および、ｐ型トランジスタ３２６Ｂおよびｎ型トランジスタ３２８Ｂを有する第２のＣＭＯＳトランジスタの２つのＣＭＯＳトランジスタを含むバッファを含む。ｐ型トランジスタ３２２Ｂおよびｎ型トランジスタ３２４Ｂは、出力ノード３３４Ａ（遅延Ｔ１を有する粗遅延信号を受信する）と結合されたゲート端子、および、第２のＣＭＯＳトランジスタのゲート端子と結合されたドレイン端子（特に、ｐ型トランジスタ３２６Ｂおよびｎ型トランジスタ３２８Ｂ）を有する。ｐ型トランジスタ３２２Ｂは、細密遅延エッジ回路３１０の供給電圧ＶＤＤと結合されたソース端子を有し、ｎ型トランジスタ３２４Ｂは、細密遅延エッジ回路３１０の供給電圧ＶＳＳと結合されたソース端子を有する。ｐ型トランジスタ３２６Ｂおよびｎ型トランジスタ３２８Ｂは、細密遅延段３２０Ｂの出力ノード３３４Ｂと結合されたドレイン端子を有する。ｐ型トランジスタ３２６Ｂは、ｐ型トランジスタ３３０Ｂおよびｐ型トランジスタ３３２Ｂのドレイン端子と結合されたソース端子を有し、ｎ型トランジスタ３２８Ｂは、供給電圧ＶＳＳと結合されたソース端子を有する。ｐ型トランジスタ３３０Ｂおよびｐ型トランジスタ３３２Ｂは、供給電圧ＶＤＤと結合されたソース端子を有する。ｐ型トランジスタ３３０Ｂは、供給電圧ＶＳＳと結合されたゲート端子を有し、ｐ型トランジスタ３３２Ｂは、バイアス電圧端子３３６Ｂ（細密遅延制御信号ＨＰＴ１ＦＤＢが適用される）と結合されたゲート端子を有し、これはｐ型トランジスタ３３２Ｂの状態を制御する。図８Ｂは、細密遅延制御信号ＨＰＴ１ＦＤＢが非アクティブ状態およびアクティブ状態であるときの細密遅延段３２０Ｂを示す。細密遅延制御信号ＨＰＴ１ＦＤＢが非アクティブ状態（ＬＯ出力に設定された）であるとき、ｐ型トランジスタ３３２Ｂは、オン状態にあり、ｐ型トランジスタ３３０Ｂおよびｐ型トランジスタ３３２Ｂの両方に充電電流が流れ込むことが可能となる。細密遅延段３２０Ｂはしたがってオフにされ、遅延ＴＢを有する粗遅延信号を生成する。ここで、ＴＢ＝ＴＡ＋Ｔ１（細密遅延段３２０Ｂをトラバースすることから粗遅延信号に導入された固有の遅延）である。細密遅延制御信号ＨＰＴ１ＦＤＢがアクティブ状態（高出力に設定された）であるとき、ｐ型トランジスタ３３２Ｂはオフ状態にあり、ｐ型トランジスタ３３０Ｂのみに充電電流が流れ込むことが可能となる。ｐ型トランジスタ３３２Ｂをオフにすることにより、細密遅延段３２０Ｂを介する遅延は、制御された量（細密遅延増分τ１）だけ増加される。細密遅延段３２０Ｂはしたがってオンにされ、遅延ＴＢ＝Ｔ１＋τ１（例えば、約６０ｐｓ）を有する粗遅延信号を生成する。コンデンサ３３８Ｂは、出力ノード３３４Ｂおよび供給電圧ＶＳＳと結合される。
【００３６】
細密遅延段３２０Ｃは、ｐ型トランジスタ３２２Ｃおよびｎ型トランジスタ３２４Ｃを有する第１のＣＭＯＳトランジスタ、および、ｐ型トランジスタ３２６Ｃおよびｎ型トランジスタ３２８Ｃを有する第２のＣＭＯＳトランジスタの２つのＣＭＯＳトランジスタ、を含むバッファを含む。ｐ型トランジスタ３２２Ｃおよびｎ型トランジスタ３２４Ｃは、出力ノード３３４Ｂ（遅延Ｔ２を有する粗遅延信号を受信する）と結合されたゲート端子、および、第２のＣＭＯＳトランジスタのゲート端子と結合されたドレイン端子（特に、ｐ型トランジスタ３２６Ｃおよびｎ型トランジスタ３２８Ｃ）を有する。ｐ型トランジスタ３２２Ｃは、細密遅延エッジ回路３１０の供給電圧ＶＤＤと結合されたソース端子を有し、ｎ型トランジスタ３２４Ｃは、細密遅延エッジ回路３１０の供給電圧ＶＳＳと結合されたソース端子を有する。ｐ型トランジスタ３２６Ｃおよびｎ型トランジスタ３２８Ｃは、細密遅延段３２０Ｃの出力ノード３３４Ｃと結合されたドレイン端子を有する。ｐ型トランジスタ３２６Ｃは、ｐ型トランジスタ３３０Ｃおよびｐ型トランジスタ３３２Ｃのドレイン端子と結合されたソース端子を有し、ｎ型トランジスタ３２８Ｃは、供給電圧ＶＳＳと結合されたソース端子を有する。ｐ型トランジスタ３３０Ｃおよびｐ型トランジスタ３３２Ｃは、供給電圧ＶＤＤと結合されたソース端子を有する。ｐ型トランジスタ３３０Ｃは、供給電圧ＶＳＳと結合されたゲート端子を有し、ｐ型トランジスタ３３２Ｃは、バイアス電圧端子３３６Ｃ（細密遅延制御信号ＨＰＴ１ＦＤＣが適用される）と結合されたゲート端子を有し、これはｐ型トランジスタ３３２Ｃの状態を制御する。細密遅延制御信号ＨＰＴ１ＦＤＣが非アクティブ状態であるとき、ｐ型トランジスタ３３２Ｃは、オン状態にあり、ｐ型トランジスタ３３２Ｃに充電電流が流れ込むことが可能となる。細密遅延制御信号ＨＰＴ１ＦＤＣがアクティブ状態であるとき、ｐ型トランジスタ３３２Ｃはオフ状態にあり、ｐ型トランジスタ３３２Ｃに充電電流が流れ込むことが防止される。細密遅延段３２０Ｃは、遅延ＴＣを有する粗遅延信号を生成する。ここで、ｐ型トランジスタ３３２Ｃがオン状態であるときＴＣ＝ＴＢ＋Ｔ２（例えば、細密遅延段３２０Ａをトラバースすることから粗遅延信号に導入された固有の遅延）であり、ｐ型トランジスタ３３２Ｃがオフ状態であるときＴＣ＝ＴＢ＋τ３（例えば、約１２０ｐｓ）である。コンデンサ３３８Ｃは、出力ノード３３４Ｃおよび供給電圧ＶＳＳと結合される。
【００３７】
細密遅延エッジ回路３１０は、ｐ型トランジスタ３４２およびｎ型トランジスタ３４４を有する第１のＣＭＯＳトランジスタ、および、ｐ型トランジスタ３４６およびｎ型トランジスタ３４８を有する第２のＣＭＯＳトランジスタの２つのＣＭＯＳトランジスタ、を有するバッファ段３４０をさらに含むことができる。ｐ型トランジスタ３４２およびｎ型トランジスタ３４４は、出力ノード３３４Ｃ（遅延Ｔ３を有する粗遅延信号を受信する）と結合されたゲート端子、および、第２のＣＭＯＳトランジスタ（具体的にはゲート端子ｐ型トランジスタ３４６およびｎ型トランジスタ３４８）と結合されたドレイン端子を有する。ｐ型トランジスタ３４６およびｎ型トランジスタ３４８は、出力ノード３１４と結合されたドレイン端子を有する。ｐ型トランジスタ３４２およびｐ型トランジスタ３４６は、供給電圧ＶＤＤと結合されたソース端子を有し、ｎ型トランジスタ３４４およびｎ型トランジスタ３４８は、供給電圧ＶＳＳと結合されたソース端子を有する。
【００３８】
図４を再び参照すると、マスキング回路２７０は、粗タイミング信号２０６のパルスの幅を制御し、タイミング発生器２００が任意の幅を有するタイミング信号２０２のパルスを生成することを可能にする。例えば、マスキング回路２７０は、粗タイミング信号２０２の立ち上がりエッジおよび／または立ち下がりエッジが粗時間制限される（配置される）クロック周期を制御する。マスキング回路２７０は、粗タイミング信号２０６の立ち上がりエッジおよび立ち下がりエッジを別々にマスクし、立ち上がりエッジマスク制御信号ＨＰＴ１ＰＯＳＭＡＳＫおよび立ち下がりエッジマスク制御信号ＨＰＴ１ＮＥＧＭＡＳＫにそれぞれ基づいて、粗遅延立ち上がりエッジ信号２０６Ａおよび粗遅延立ち下がりエッジ信号２０６Ｂを細密遅延回路２５０に通過させる。粗遅延立ち上がりエッジ信号２０６Ａおよび粗遅延立ち下がりエッジ信号２０６Ｂを別々にマスクすることは、タイミング発生器２００が、基準タイミング信号２０４のクロック周期より大きい幅を有するパルス、例えば、基準タイミング信号２０４の１クロック周期に開始して数クロックサイクル離れた基準タイミング信号２０４の別のクロック周期に終了するパルスなどを作成することを可能にする。立ち上がりエッジマスキング回路２７２は、立ち上がりエッジマスク制御信号ＨＰＴ１ＰＯＳＭＡＳＫに基づいて粗遅延立ち上がりエッジ信号２０６Ａをマスクし、立ち下がりエッジマスキング回路２７４は、立ち下がりエッジマスク制御信号ＨＰＴ１ＮＥＧＭＡＳＫに基づいて粗遅延立ち下がりエッジ信号２０６Ｂをマスクする。図４において、立ち上がりエッジマスキング回路２７２は、立ち上がりエッジマスク信号２７６Ａおよび粗遅延立ち上がりエッジ信号２０６Ａを受信するマルチプレクサとして図示され、立ち下がりエッジマスキング回路２７４は、立ち下がりエッジマスク信号２７６Ｂおよび粗遅延立ち下がりエッジ信号２０６Ｂを受信するマルチプレクサとして図示される。立ち上がりエッジマスク制御信号ＨＰＴ１ＰＯＳＭＡＳＫが非アクティブ状態であるとき、立ち上がりエッジマスキング回路２７２は、粗遅延立ち上がりエッジ信号２０６Ａを細密遅延立ち上がりエッジ要素２５４に通過させ、立ち下がりエッジマスク制御信号ＨＰＴ１ＮＥＧＭＡＳＫが非アクティブ状態であるとき、立ち下がりエッジマスキング回路２７４は、粗遅延立ち下がりエッジ信号２０６Ｂを細密遅延立ち下がりエッジ要素２５６に通過させる。
【００３９】
図示されている実施形態では、タイミング発生器２００は、細密遅延回路２５０および粗遅延回路２０５の間にマスキング回路２７０を有して構成される。しかしながら、本開示は、細密遅延回路２５０が粗遅延回路２０５およびマスキング回路２７０の間に構成される実装を意図する。かかる実装では、マスキング回路２７０は、細密遅延立ち上がりエッジ信号２５２Ａおよび細密遅延立ち下がりエッジ信号２５２Ｂを別々にマスクし、立ち上がりエッジマスク制御信号ＨＰＴ１ＰＯＳＭＡＳＫおよび立ち下がりエッジマスク制御信号ＨＰＴ１ＮＥＧＭＡＳＫにそれぞれ基づいて、細密遅延立ち上がりエッジ信号２５２Ａおよび細密遅延立ち下がりエッジ信号２５２Ｂをエッジコンバイナ２７８に通過させる。細密タイミング信号２５２の立ち上がりエッジおよび立ち下がりエッジを別々にマスクすることは、タイミング発生器２００が、基準タイミング信号２０４のクロック周期より大きい幅を有するパルス、例えば、基準タイミング信号２０４の１クロック周期に開始して数クロックサイクル離れた基準タイミング信号２０４の別のクロック周期に終了するパルスなどを作成することを可能にする。かかる実装では、立ち上がりエッジマスキング回路２７２は、立ち上がりエッジマスク制御信号ＨＰＴ１ＰＯＳＭＡＳＫに基づいて、細密タイミング信号２５２の立ち上がりエッジを（例えば、細密遅延立ち上がりエッジ信号２０６Ｂをマスクすることによって）マスクし、立ち下がりエッジマスキング回路２７４は、立ち下がりエッジマスク制御信号ＨＰＴ１ＮＥＧＭＡＳＫに基づいて、細密タイミング信号２５２の立ち下がりエッジを（例えば、細密遅延立ち下がりエッジ信号２５２Ｂマスクすることによって）マスクする。例えば、マルチプレクサは、立ち上がりエッジマスク信号２７６Ａおよび細密遅延立ち上がりエッジ信号２５２Ａを受信することができ、マルチプレクサは、立ち下がりエッジマスク信号２７６Ｂおよび粗遅延立ち下がりエッジ信号２０６Ｃを受信することができ、ここで立ち上がりエッジマスク制御信号ＨＰＴ１ＰＯＳＭＡＳＫが非アクティブ状態であるとき、立ち上がりエッジマスキング回路２７２は、細密遅延立ち上がりエッジ信号２５２Ａをエッジコンバイナ２７８に通過させ、立ち下がりエッジマスク制御信号ＨＰＴ１ＮＥＧＭＡＳＫが非アクティブ状態であるとき、立ち下がりエッジマスキング回路２７４は、細密遅延立ち下がりエッジ信号２５２Ｂをエッジコンバイナ２７８に通過させる。
【００４０】
タイミング発生器２００は、粗解像度、例えば、基準タイミング信号２０４のほぼクロック周期で、立ち上がりエッジマスク制御信号ＨＰＴ１ＰＯＳＭＡＳＫおよび立ち下がりエッジマスク制御信号ＨＰＴ１ＮＥＧＭＡＳＫを生成する。例えば、基準タイミング信号２０４が２０ｎｓのクロック周期を有する場合、タイミング発生器２００は、立ち上がりエッジマスク制御信号ＨＰＴ１ＰＯＳＭＡＳＫおよび立ち下がりエッジマスク制御信号ＨＰＴ１ＮＥＧＭＡＳＫが約２０ｎｓの間アクティブ状態または非アクティブ状態のままであるように、立ち上がりエッジマスク制御信号ＨＰＴ１ＰＯＳＭＡＳＫおよび立ち下がりエッジマスク制御信号ＨＰＴ１ＮＥＧＭＡＳＫを約２０ｎｓ毎に生成する。いくつかの実装において、タイミング発生器２００は、立ち上がりエッジマスク制御信号ＨＰＴ１ＰＯＳＭＡＳＫおよび立ち下がりエッジマスク制御信号ＨＰＴ１ＮＥＧＭＡＳＫをアクティブ状態に設定するとき、デジタル１などの高電圧信号（高出力）、および、立ち上がりエッジマスク制御信号ＨＰＴ１ＰＯＳＭＡＳＫおよび立ち下がりエッジマスク制御信号ＨＰＴ１ＮＥＧＭＡＳＫを非アクティブ状態に設定するとき、デジタル０などの低電圧信号（低出力）を生成する。タイミング発生器２００はしたがって、３つのレベルの解像度：粗タイミング（例えば、約１５６ｐｓ）、細密タイミング（例えば、約３０ｐｓ）、およびマスキングタイミング（例えば、約２０ｎｓ）を呈する。マスキング回路２７０によって提供されるパルス生成の柔軟性はないが、タイミング発生器２００は、繰り返しパルスを有する周期的なタイミング信号を生成する。
【００４１】
図９Ａ〜９Ｄは、本開示の様々な態様に従った、マスキング回路２７０などのマスキング回路を実装する場合の、図４のタイミング発生器２００などのタイミング発生器の様々な信号の状態を例示するタイミング図である。図９Ａ〜９Ｄにおいて、タイミング図３５０Ａ、タイミング図３５０Ｃ、タイミング図３５０Ｃ、およびタイミング図３５０Ｄは各々、時間とともに基準タイミング信号２０４を例示する基準信号波形３５２、時間とともに粗遅延立ち上がりエッジ信号２０６Ａ（本明細書では、ＨＰＴ１ＣＤ立ち上がりエッジ信号）を例示する粗遅延立ち上がりエッジ信号波形３５４、時間とともに粗遅延立ち下がりエッジ信号２０６Ａ（本明細書では、ＨＰＴ１ＣＤ立ち下がりエッジ信号）を例示する粗遅延立ち下がりエッジ信号波形３５６、時間とともに立ち上がりエッジマスク制御信号（本明細書では、ＨＰＴ１ＰＯＳＭＡＳＫ）を例示する立ち上がりエッジマスク制御信号波形３５８、時間とともに立ち下がりエッジマスク制御信号（本明細書では、ＨＰＴ１ＮＥＧＭＡＳＫ）を例示する立ち下がりエッジマスク制御信号波形３６０、および、時間とともにタイミング信号２０２（本明細書では、ＨＰＴ１タイミング信号）を例示するタイミング信号波形３６２を含む。各波形は、デジタル１などの高電圧信号（高出力）およびデジタル０などの低電圧信号（低出力）の間で振動する。タイミング図３５０Ａ〜３５０Ｄにおいて、タイミング発生器２００は、基準タイミング信号２０４のクロック周期ｔＣＬＩを１２８クロック間隔（位相）に分割し、立ち上がりエッジ位置信号ＨＰＴ１ＰＯＳＬＯＣおよび立ち下がりエッジ位置信号ＨＰＴ１ＮＥＧＬＯＣを設定することによって、どのクロック間隔がタイミング信号２０２の立ち上がりエッジおよび立ち下がりエッジを生成するかを選択する。例えば、タイミング図３５０Ａ〜３５０Ｃにおいて、粗遅延回路２０５は、立ち上がりエッジ位置信号ＨＰＴ１ＰＯＳＬＯＣおよび立ち下がりエッジ位置信号ＨＰＴ１ＮＥＧＬＯＣにそれぞれ基づいて、粗遅延立ち上がりエッジ信号２０６Ａの立ち上がりエッジを基準タイミング信号２０４のクロック間隔５４に、粗遅延立ち下がりエッジ信号２０６Ｃの立ち上がりエッジをクロック間隔７２にシフトする。タイミング図３５０Ｄにおいて、タイミング発生器２００は、粗遅延回路２０５が立ち上がりエッジ位置信号ＨＰＴ１ＰＯＳＬＯＣおよび立ち下がりエッジ位置信号ＨＰＴ１ＮＥＧＬＯＣにそれぞれ基づいて粗遅延立ち上がりエッジ信号２０６Ａの立ち上がりエッジを基準タイミング信号２０４のクロック間隔７２に、および、粗遅延立ち下がりエッジ信号２０６Ｃの立ち上がりエッジをクロック間隔５４にシフトするように、立ち上がりエッジおよび立ち下がりエッジの極性を反転させる。タイミング発生器２００が立ち上がりエッジマスク制御信号ＨＰＴ１ＰＯＳＭＡＳＫおよび／または立ち下がりエッジマスク制御信号ＨＰＴ１ＮＥＧＭＡＳＫをアクティブ状態（高出力）に設定するとき、マスキング回路２７０は、細密遅延回路２５０からの粗遅延立ち上がりエッジ信号２０６Ａおよび／または粗遅延立ち下がりエッジ信号２０６Ｃを保持する（マスクする）。タイミング発生器２００が立ち上がりエッジマスク制御信号ＨＰＴ１ＰＯＳＭＡＳＫおよび／または立ち下がりエッジマスク制御信号ＨＰＴ１ＮＥＧＭＡＳＫをアクティブ状態（高出力）に設定するとき、マスキング回路２７０は、粗遅延立ち上がりエッジ信号２０６Ａおよび／または粗遅延立ち下がりエッジ信号２０６Ｃを細密遅延回路２５０に通過させる。図示されていないが、タイミング発生器２００は、細密遅延増分（３０ｐｓほど小さい）だけ、粗遅延立ち上がりエッジ信号２０６Ａおよび粗遅延立ち下がりエッジ信号２０６Ｃの立ち上がりエッジをさらにシフトすることができる。図９Ａ〜９Ｄは、本開示の発明の概念をより良好に理解するために、明瞭さのために簡略化されている。追加の特徴は、タイミング図３５０Ａ〜３５０Ｄに加えることができ、以下に記載の特徴の一部は、タイミング図３５０Ａ〜３５０Ｄの他の実施形態で交換または排除することができる。
【００４２】
図９Ａにおいて、タイミング図３５０Ａは、タイミング発生器２００がタイミング信号２０２用に狭パルスを生成するときの様々な信号の状態を例示する。ここで、狭パルスは、基準タイミング信号２０４のクロック周期ｔＣＬＩより小さい幅を有する。例えば、タイミング発生器２００が、基準タイミング信号２０４の同一クロック周期の間に、立ち上がりエッジマスク制御信号ＨＰＴ１ＰＯＳＭＡＳＫおよび立ち下がりエッジマスク制御信号ＨＰＴ１ＮＥＧＭＡＳＫの両方を非アクティブ状態（ＬＯＷ）に設定するとき、マスキング回路２７０は、タイミング信号２０２が同一クロック周期内に立ち上がりエッジ（クロック間隔５４で）および立ち下がりエッジ（クロック間隔７２で）を有するパルスを含むように、粗遅延立ち上がりエッジ信号２０６Ａおよび粗遅延立ち下がりエッジ信号２０６Ｃを細密遅延回路２５０に通過させる。図９Ｂにおいて、タイミング図３５０Ｂは、タイミング発生器２００がタイミング信号２０２用に広パルスを生成するときの様々な信号の状態を例示する。ここで、広パルスは、基準タイミング信号２０４のクロック周期ｔＣＬＩより大きい幅を有する。例えば、タイミング発生器２００が、基準タイミング信号２０４のクロック周期の間に、立ち上がりエッジマスク制御信号ＨＰＴ１ＰＯＳＭＡＳＫおよび立ち下がりエッジマスク制御信号ＨＰＴ１ＮＥＧＭＡＳＫを非アクティブ状態（ＬＯＷ）に設定するとき、マスキング回路２７０は、タイミング信号２０２が２クロック周期以上にわたるパルスを含むように、異なるクロック周期の間に粗遅延立ち上がりエッジ信号２０６Ａおよび粗遅延立ち下がりエッジ信号２０６Ｃを細密遅延回路２５０に通過させる。例えば、タイミング信号２０２は、１クロック周期において立ち上がりエッジ（クロック間隔５４で）を有し、２クロック周期後には立ち下がりエッジ（クロック間隔７２で）を有するパルスを含む。ここで、パルスは、約２  １／２クロック周期の幅を有する。図９Ｃにおいて、タイミング図３５０Ｃは、タイミング発生器２００がタイミング信号２０２用に単一のエッジパルスを生成するときの様々な信号の状態を例示する。例えば、タイミング発生器２００が、長時間にわたって立ち上がりエッジマスク制御信号ＨＰＴ１ＰＯＳＭＡＳＫのみを非アクティブ状態（ＬＯＷ）に設定するとき、マスキング回路２７０は、タイミング信号２０２が立ち上がりエッジ（クロック間隔５４で）のみを有するパルスを含むように、粗遅延立ち上がりエッジ信号２０６Ａのみを細密遅延回路２５０に通過させる。図９Ｄにおいて、タイミング図３５０Ｄは、タイミング発生器２００がタイミング信号２０２用に開始極性を反転させた狭パルスを生成するときの様々な信号の状態を例示する。ここで、パルスは、基準タイミング信号２０４のクロック周期ｔＣＬＩより小さい幅を有する。例えば、上述のように、粗遅延回路２０５は、粗遅延立ち上がりエッジ信号２０６Ａの立ち上がりエッジを基準タイミング信号２０４のクロック間隔７２に、および、粗遅延立ち下がりエッジ信号２０６Ｃの立ち上がりエッジをクロック間隔５４にシフトする。タイミング発生器２００が、基準タイミング信号２０４の同一クロック周期の間に、立ち上が���エッジマスク制御信号ＨＰＴ１ＰＯＳＭＡＳＫおよび立ち下がりエッジマスク制御信号ＨＰＴ１ＮＥＧＭＡＳＫの両方を非アクティブ状態（ＬＯＷ）に設定するとき、マスキング回路２７０は、タイミング信号２０２が、同一クロック周期内に立ち上がりエッジ（クロック間隔７２で）および立ち下がりエッジ（クロック間隔５４で）を有するパルスを含むように、粗遅延立ち上がりエッジ信号２０６Ａおよび粗遅延立ち下がりエッジ信号２０６Ｃを細密遅延回路２５０に通過させる。
【００４３】
図４を再び参照すると、エッジコンバイナ２７８は、細密遅延回路２５０と接続されている。図示されている実施形態では、エッジコンバイナ２７８は、立ち上がりエッジ入力および立ち下がりエッジ入力の両方の正エッジ上で正エッジトリガされる。ここで、立ち上がりエッジ入力上の立ち上がりエッジは、タイミング信号２０２のパルスの立ち上がりエッジ位置を制御し、立ち下がりエッジ入力の立ち上がりエッジは、タイミング信号２０２のパルスの立ち下がりエッジ位置を制御する。例えば、エッジコンバイナ２７８が細密遅延エッジ信号２５２Ａの立ち上がりエッジを検出したときは立ち上がりエッジを作り出し、エッジコンバイナ２７８が細密遅延エッジ信号２５２Ｂの立ち上がりエッジを検出したときは立ち下がりエッジを作り出して、エッジコンバイナ２７８は、細密遅延立ち上がりエッジ信号２５２Ａおよび細密遅延立ち下がりエッジ信号２５２Ｂからタイミング信号２０２を生成する。細密遅延回路２５０が粗遅延回路２０５およびマスキング回路２７０の間で構成される実装では、エッジコンバイナ２７８は以下となるようにマスキング回路２７０と接続される。エッジコンバイナ２７８が細密遅延エッジ信号２５２Ａの立ち上がりエッジを検出したときは立ち上がりエッジを作り出し、エッジコンバイナ２７８が細密遅延エッジ信号２５２Ｂの立ち上がりエッジを検出したときは立ち下がりエッジを作り出して、エッジコンバイナ２７８は、マスキング回路２７０から受信した細密遅延立ち上がりエッジ信号２５２Ａおよび細密遅延立ち下がりエッジ信号２５２Ｂからタイミング信号２０２を生成する。本開示は、エッジコンバイナ２７８が立ち上がりエッジ入力、立ち下がりエッジ入力、または立ち上がりエッジ入力および立ち下がりエッジ入力の両方の負エッジ上で、負エッジトリガされるタイミング発生器２００の他の構成を意図する。ここで、立ち上がりエッジ入力上の立ち下がりエッジは、タイミング信号２０２のパルスの立ち上がりエッジ位置を制御し、および／または、立ち下がりエッジ入力の立ち下がりエッジは、タイミング信号２０２のパルスの立ち下がりエッジ位置を制御する。
【００４４】
タイミング発生器２００は、電気通信において、タイミングコア（例えば、集合的に粗遅延回路２０５、細密遅延回路２５０、マスキング回路２７０、およびエッジコンバイナ２７８）、プロセッサコア（例えば、プロセッサ２８０）、およびタイミング発生器メモリ（例えば、メモリ２８５）を含むことができる。プロセッサ２８０およびメモリ２８５は、集合的に、タイミング信号２０２の立ち上がりエッジおよび立ち下がりエッジのタイミングを制御するためのデジタル制御信号を生成する制御システム２９０と称され得る。タイミングコアは、タイミング信号２０２の立ち上がりエッジおよび立ち下がりエッジのタイミング位置を特定するメモリ２８５からのタイミング情報を読み取ることができる。例えば、タイミング発生器２００は、立ち上がりエッジ位置制御信号ＨＰＴ１ＰＯＳＬＯＣ、立ち下がりエッジ位置信号ＨＰＴ１ＮＥＧＬＯＣ、立ち上がりエッジ細密遅延制御信号ＨＰＴ１ＰＯＳＦＤ、および立ち下がりエッジ細密遅延制御信号ＨＰＴ１ＮＥＧＦＤと関連付けられたメモリ２８５からのタイミング情報を読み取る。特に、粗遅延回路２０５は、メモリ２８５から立ち上がりエッジ位置信号ＨＰＴ１ＰＯＳＬＯＣおよび立ち下がりエッジ位置信号ＨＰＴ１ＮＥＧＬＯＣを読むことができ、細密遅延回路２５０は、メモリ２８５から立ち上がりエッジ細密遅延制御信号ＨＰＴ１ＰＯＳＦＤおよび立ち下がりエッジ細密遅延制御信号ＨＰＴ１ＮＥＧＦＤを読むことができる。プロセッサ２８０は、タイミングコアと協働して、細密遅延回路２５０からの粗遅延立ち上がりエッジ信号２０６Ａおよび粗遅延立ち下がりエッジ信号２０６Ｂをマスクする（無効にする）ことができる。例えば、プロセッサ２８０は、マスキング回路２７０用に立ち上がりエッジマスク制御信号ＨＰＴ１ＰＯＳＭＡＳＫおよび立ち下がりエッジマスク制御信号ＨＰＴ１ＮＥＧＭＡＳＫを生成する。
【００４５】
図１０は、本開示の様々な態様に従った、タイミング信号を生成するための例示的な方法３６０のフローチャートである。様々な実装において、タイミング発生器２００は、タイミング信号２０２を生成するための方法３６０を実装する。ブロック３６２で、基準タイミングから粗遅延立ち上がりエッジ信号および粗遅延立ち下がりエッジ信号が生成される。ブロック３６４で、粗遅延立ち上がりエッジ信号から細密遅延立ち上がりエッジ信号が生成され、粗遅延立ち下がりエッジ信号から細密遅延立ち下がりエッジ信号が生成される。ブロック３６６で、タイミング信号の立ち上がりおよび立ち下がりエッジが生成されるときを制御するように、立ち上がりエッジマスキング信号および立ち下がりエッジマスキング信号が生成される。追加の工程は、方法３６０の前、方法３６０の間、および方法３６０の後に追加することができ、記載された方法の一部は、方法３６０の他の実施形態で交換または排除することができる。
【００４６】
上述のように、タイミング発生器２００は、ＴＯＦシステム１００のためのタイミング機構として以上記載したが、タイミング発生器２００は、イミング信号の生成を必要とするいかなるデバイスまたはシステム構成においても実装することができる。さらに、上述の様々な回路構成は、本明細書に記載されるタイミング信号生成機構を達成する様々な設計実装に適応するように、交換、置換、または他の方法で変更することができる。さらに、図示される図面は、タイミング信号２０２を生成するタイミング信号２００を例示するが、タイミング発生器２００は、複数のチャネルのためのタイミング信号を生成し得ることが理解される。例えば、ＴＯＦシステム１００において実装されるとき、タイミング発生器２００は、ＴＯＦシステム１００の各通信チャネルのためのタイミング信号２０２を生成することができる。したがって、タイミング発生器２００の様々な構成要素は、各チャネル用に複製され得ることが理解される。
【００４７】
様々な実装において、ＴＯＦシステム１００、タイミング発生器２００、および／またはＴＯＦシステム１００およびタイミング発生器２００の様々な回路および／または構成要素は、関連する電子デバイスの基板上に実装することができる。基板は、電子デバイスの内部電子システムの様々な構成要素を保持し、さらに他の周辺機器用のコネクタを提供することができる一般回路基板であり得る。基板は、システムの他の構成要素が電気的に通信することができる電気的接続部を提供することができる。任意の適切なプロセッサ（デジタル信号プロセッサ、マイクロプロセッサ、支援チップセット、等）、メモリ要素、等は、特定の構成ニーズ、処理需要、コンピュータ設計、他の考慮事項、またはこれらの組み合わせに基づいて、基板に適切に連結することができる。外部記憶装置、センサ、音声／ビデオディスプレイ用のコントローラ、および周辺デバイスなどの他の構成要素は、プラグインカードとして、ケーブルを介して、基板に取り付けられるか、または基板自体に組み込まれてもよい。
【００４８】
本明細書に開示される態様および図面に関連して記載される様々な例示的な論理ブロック、モジュール、コア、および回路は、集積回路（ＩＣ）、アクセス端末、またはアクセスポイントの中で実装されてもよく、またはこれらによって実行されてもよい。ＩＣは、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、アプリケーション特有集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラム可能な論理デバイス、離散ゲートまたはトランジスタ論理、離散ハードウェア構成要素、電気的構成要素、光学部品、機械部品、または本明細書に記載の機能を実行するために設計されたこれらのいかなる組み合わせを備えてもよく、ＩＣ内に備わっている、ＩＣの外部に存在する、またはこれらの両方のコードまたは命令を実行してもよい。論理ブロック、モジュール、コア、および回路は、ネットワーク内またはデバイス内の様々な構成要素と通信するためのアンテナおよび／またはトランシーバを含んでよい。汎用プロセッサは、マイクロプロセッサであってもよいが、代替的に、プロセッサは任意のプロセッサ、コントローラ、マイクロコントローラ、または状態マシンであってもよい。プロセッサは、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰおよびマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと連動した１つ以上のマイクロプロセッサ、または任意の他のこのような構成の組み合わせとして実装してもよい。モジュールまたはコアの機能は、本明細書に教示されるように、いくつかの他の様式で実装されてもよい。さらに、本明細書に記載される機能性（例えば、添付図面のうちの１つ以上に関して）は、添付の特許請求の範囲において同様に指定された「のための手段」の機能性に、いくつかの態様において対応する。
【００４９】
本明細書に記載の機能および／または動作は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組み合わせで実装されてもよい。ソフトウェアで実装される場合、機能は、非一時的なコンピュータ可読媒体などの有形の非一時的媒体上の１つ以上の命令またはコード上に記憶されるか、または、これらを介して伝送されてもよい。コンピュータ可読媒体は、コンピュータ記憶媒体、および、１つの場所から別の場所へのコンピュータプログラムの転送を促進する任意の媒体を含む通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であってもよい。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶装置、または、命令またはデータ構造の形で所望のプログラムコードを持ち運ぶかまたは記憶するのに使用することができ、コンピュータによってアクセスすることができる任意の他の媒体を含むことができる。本明細書で使用されるディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピーディスク、およびブルーレイディスクを含む。ここで、ｄｉｓｋは通常データを磁気的に再生し、ｄｉｓｃはレーザで光学的にデータを再生する。上記の組み合わせもまた、コンピュータ可読媒体の範囲内に含まれるべきである。要約すると、コンピュータ可読媒体は、任意の適切なコンピュータプログラム製品に実装されてもよいことが理解されるべきである。
【００５０】
図面を参照して上述した取り組みは、信号処理を伴う集積回路、特に専門化されたソフトウェアプログラムまたはアルゴリズムを実行できるものに適用可能であり、それらのいくつかはデジタル化されたリアルタイムデータを処理することに関連し得ることに留意されたい。特定の実施形態では、マルチＤＳＰ信号処理、浮動小数点処理、信号／制御処理、固定機能処理、マイクロコントローラアプリケーションなどに関連することができる。特定の状況において、本明細書に記載した特徴は、医療システム、科学機器、無線および有線通信、レーダー、工業プロセス制御、オーディオおよびビデオ機器、電流検知、計装（高精密であり得る）、および他のデジタル処理ベースのシステムに適用することができる。さらに、上述の特定の実施形態は、医用画像、患者モニタリング、医療機器、および在宅医療のためのデジタル信号処理技術に提供することができる。これには、肺モニタ、加速度計、心拍モニタ、ペースメーカなどが含まれる。他の応用には、安全システム（例えば、安定性制御システム、運転支援システム、ブレーキシステム、あらゆる種類のインフォテインメントおよび室内用途）を含むことができる。さらに、パワートレインシステム（ハイブリッド自動車および電気自動車における）は、バッテリ監視、制御システム、報告制御、保守活動などにおいて高精度データ変換製品を使用することができる。さらに他の例のシナリオでは、本開示の教示は、生産性、エネルギー効率、信頼性を促進するのを助けるプロセス制御システムを含む産業市場において適用可能である。消費者アプリケーションでは、上述した信号処理回路の教示を、画像処理、オートフォーカス、および画像安定化（例えば、デジタルスチルカメラ、ビデオカメラなど）に使用することができる。その他の消費者アプリケーションには、ホームシアターシステム、ＤＶＤレコーダー、ハイビジョンテレビ用のオーディオおよびビデオプロセッサが含まれる。さらに、他の消費者アプリケーションは、高度なタッチスクリーンコントローラ（例えば、任意のタイプのポータブルメディアデバイスのための）を含むことができる。したがって、このような技術は、スマートフォン、タブレット、セキュリティシステム、ＰＣ、ゲーム技術、バーチャルリアリティ、シミュレーショントレーニングなどの一部に容易に含めることができる。
【００５１】
本明細書に概説されている仕様、寸法、および関係は、例示および教示のためにのみ提供されている。これらの各々は、本開示の精神または添付の特許請求の範囲から逸脱することなく、大幅に変更され得る。仕様は、非限定的な例にのみ適用されるものであり、したがって、それらはそのように解釈されるべきである。前述の説明では、例示的な実施形態を、特定のプロセッサおよび／または構成要素の構成を参照して説明してきた。添付の特許請求の範囲から逸脱することなく、そのような実施形態に様々な修正および変更が加えられてもよい。したがって、説明および図面は、限定的ではなく例示的なものとみなされるべきである。
【００５２】
本明細書で提供される多数の実施例では、相互作用は、２つ、３つ、４つ、またはそれ以上の電気的構成要素によって記述され得ることに留意されたい。しかしながら、これは、明瞭さおよび単なる例示のためになされたものである。システムは、任意の適切な方法で統合することができることを理解すべきである。同様の設計選択肢に従って、図面の例示された構成要素、モジュール、回路、および要素のいずれも、様々な可能な構成で組み合わせてもよく、これらの全てが本明細書の広い範囲内に明確に含まれる。場合によっては、限定された数の電気要素のみを参照することによって、所与のフローセットの機能の１つ以上を説明することがより容易になる場合がある。図面およびその教示の電気回路は、容易に拡張可能であり、多数の構成要素ならびにより複雑で洗練された配置および構成を収容することができることを理解すべきである。したがって、提供された実施例は、電気回路の広範な教示が、無数の他のアーキテクチャに潜在的に適用されるものとして、その範囲を限定するものであってはならない。
【００５３】
さらに、「一実施形態」、「例示的実施形態」、「ある実施形態」、「別の実施形態」、「いくつかの実施形態」、「様々な実施形態」、「他の実施形態」、「代替実施形態」などに含まれる様々な特徴（例えば、要素、構造、モジュール、構成要素、工程、操作、特性など）への参照は、そのような特徴のいずれかが本開示の１つ以上の実施形態に含まれることを意味することを意図するが、同じ実施形態において組み合わされてもよいし、必ずしも組み合わされていなくてもよい。本明細書では、「に結合された」および「と結合された」とは相互交換可能に使用され、別の特徴「に連結」または別の特徴「と連結」された特徴への参照は、本明細書に記載したタイミング信号生成機構などの特徴機能および動作を容易にする任意の通信伝達結合手段、電気的結合手段、機械的結合手段、他の結合手段またはそれらの組み合わせを含むことをさらに留意されたい。
【００５４】
多数の他の変更、置換、変形、改変、および修正が当業者に確認されてもよく、本開示は、添付の特許請求の範囲内にあるような全ての変更、置換、変形、改変、および修正を包含することが意図される。米国特許商標局（ＵＳＰＴＯ）、さらには本明細書に添付された特許請求の範囲を解釈する際に、本出願に発行されたいかなる特許の読者を助力するために、出願人は、以下を付記することを望む：（ａ）添付の特許請求の範囲のいずれも、特定の請求項において「のための手段」または「のためのステップ」の語が具体的に使用されていない限り、本明細書の出願日に存在する米国特許法第１１２条の第（６）項を行使することを意図しない；および（ｂ）明細書のいかなる記述によっても、添付の特許請求の範囲に他の形で反映されない方法で本開示を制限することは意図しない。
【００５５】
他の注記、実施例、および実装
【００５６】
様々な実装において、複数の電子構成要素に結合された回路基板をさらに含むことができる、任意のタイプのコンピュータの一部であり得るシステムが提供される。システムは、基準タイミング信号から粗遅延立ち上がりエッジ信号および粗遅延立ち上がりエッジ信号を生成する手段と、粗遅延立ち上がりエッジ信号から細密遅延立ち上がりエッジ信号、および粗遅延立ち下がりエッジ信号から細密遅延立ち下がりエッジ信号を生成する手段と、細密遅延立ち上がりエッジ信号および細密遅延立ち下がりエッジ信号からタイミング信号の立ち上がりエッジおよび立ち下がりエッジが生成されたときに制御するように粗遅延立ち上がりエッジ信号および粗遅延立ち下がりエッジ信号をマスクする手段と、を含むことができる。これらの場合の「手段」は、任意の好適なソフトウェア、回路、ハブ、コンピュータコード、ロジック、アルゴリズム、ハードウェア、コントローラ、インターフェース、リンク、バス、通信経路などとともに、本明細書で考察される任意の好適な構成要素を使用することを含むことができる（これらに限定されない）。様々な実装において、システムは、実行されると本明細書で考察される活動のいずれかをシステムに実行させる命令を含むメモリを含む。
【００５７】
実施例１は、タイミング信号を生成するためのタイミング発生器であって、基準タイミング信号から粗遅延立ち上がりエッジ信号および粗遅延立ち下がりエッジ信号を生成するように構成された粗遅延回路と、粗遅延立ち上がりエッジ信号から細密遅延立ち上がりエッジ信号、および粗遅延立ち下がりエッジ信号から細密遅延立ち下がりエッジ信号を生成するように構成された細密遅延回路と、細密遅延立ち上がりエッジ信号および細密遅延立ち下がりエッジ信号に基づいてタイミング信号を生成するように構成されたエッジコンバイナと、タイミング信号の立ち上がりエッジおよび立ち下がりエッジが生成されたときに制御するための立ち上がりエッジマスキング信号および立ち下がりエッジマスキング信号を生成するように構成されたマスキング回路と、を備える。
【００５８】
実施例２において、実施例１のタイミング発生器は、立ち上がりエッジ細密遅延間隔だけ粗遅延立ち上がりエッジ信号のエッジをシフトするように構成された細密遅延立ち上がりエッジ回路を含む細密遅延回路と、立ち下がりエッジ細密遅延間隔だけ粗遅延立ち下がりエッジ信号のエッジをシフトするように構成された、細密遅延立ち下がりエッジ回路と、を任意選択で含むことができる。
【００５９】
実施例３において、上記実施例のどれもが、粗遅延回路の粗遅延間隔と重複する最大細密遅延間隔を有する細密遅延回路を、任意選択で含むことができる。
【００６０】
実施例４において、上記実施例のどれもが、粗遅延回路を較正するように構成されている細密遅延回路を、任意選択で含むことができる。
【００６１】
実施例５において、上記実施例のどれもが、直列に接続された少なくとも２つの細密遅延段を含む細密遅延立ち上がりエッジ回路を任意選択で含むことができ、細密遅延段の各々は、細密遅延間隔だけ粗遅延立ち上がりエッジ信号を遅延させるための第１の遅延路と、いかなる意図的な遅延もなく粗遅延立ち上がりエッジ信号を通過させるための第２の遅延路と、粗遅延立ち上がりエッジ信号用に第１の遅延路または第２の遅延路を選択するための選択回路と、を含み、また、上記実施例のどれもが、直列に接続された少なくとも２つの細密遅延段を含む細密遅延立ち下がりエッジ回路を任意選択で含むことができ、細密遅延段の各々は、細密遅延間隔だけ粗遅延立ち下がりエッジ信号を遅延させるための第１の遅延路と、いかなる意図的な遅延もなく粗遅延立ち下がりエッジ信号を通過させるための第２の遅延路と、粗遅延立ち下がりエッジ信号用に第１の遅延路または第２の遅延路を選択するための選択回路と、を含む。
【００６２】
実施例６において、上記実施例のどれもが、トランジスタの状態を設定することによって、第１の遅延路または第２の遅延路を選択するように構成されている選択回路を、任意選択で含むことができる。
【００６３】
実施例７において、上記実施例のどれもが、立ち上がりエッジマスク制御信号に基づいて細密遅延回路からの粗遅延立ち上がりエッジ信号をマスクするように構成されている立ち上がりエッジマスキング回路と、立ち下がりエッジマスク制御信号に基づいて細密遅延回路からの粗遅延立ち下がりエッジ信号をマスクするように構成されている立ち下がりエッジマスキング回路と、を含むマスキング回路を、任意選択で含むことができる。
【００６４】
実施例８において、上記実施例のどれもが、基準タイミング信号をプロセッサコアクロックとして使用して、立ち上がりエッジマスク制御信号および立ち下がりエッジマスク制御信号を生成するように構成されたプロセッサコアを、任意選択で含むことができる。
【００６５】
実施例９において、上記実施例のどれもが、タイミング信号のパルスの立ち上がりエッジおよび立ち下がりエッジが生成される基準タイミング信号のクロック周期を制御するように構成されているマスキング回路を任意選択で含むことができる。
【００６６】
実施例１０において、上記実施例のどれもが、粗遅延回路の粗遅延をロックするための粗遅延制御電圧を生成するように構成されている粗遅延回路を任意選択で含むことができ、さらに、細密遅延回路が、細密遅延立ち上がりエッジ信号および細密遅延立ち下がりエッジ信号を粗遅延制御電圧の関数として生成する。
【００６７】
実施例１１において、上記実施例のどれもが、基準タイミング信号から遅延信号を生成するように構成された遅延線であって、各遅延信号は、基準タイミング信号に対して遅延した位相を有する、遅延線と、遅延線の粗遅延をロックするための粗遅延制御電圧を生成するように構成されたフィードバック制御システムと、を含む、遅延ロックループベースの位相発生器と、粗遅延立ち上がりエッジ信号用の遅延信号のうちの１つおよび粗遅延立ち下がりエッジ信号用の遅延信号のうちの１つを選択するように構成された選択回路と、を含む、粗遅延回路を任意選択で含むことができる。
【００６８】
実施例１２は、基準信号からタイミング信号を生成するための方法であって、方法は、基準タイミング信号から粗遅延立ち上がりエッジ信号および粗遅延立ち上がりエッジ信号を生成することと、粗遅延立ち上がりエッジ信号から細密遅延立ち上がりエッジ信号、および粗遅延立ち下がりエッジ信号から細密遅延立ち下がりエッジ信号を生成することと、タイミング信号の立ち上がりエッジおよび立ち下がりエッジが生成されたときに制御するように立ち上がりエッジマスキング信号および立ち下がりエッジマスキング信号を生成することと、を含む。
【００６９】
実施例１３において、実施例１２は、基準タイミング信号から、各遅延信号が、基準タイミングに対して遅延した位相を有する、遅延信号を生成することと、立ち上がりエッジ位置制御信号に基づいて粗遅延立ち上がりエッジ信号用の遅延信号のうちの１つ、および立ち下がりエッジ位置制御信号に基づいて粗遅延立ち下がりエッジ信号用の遅延信号のうちの１つを選択することと、を含む、基準タイミング信号から粗遅延立ち上がりエッジ信号および粗遅延立ち上がりエッジ信号を生成することを任意選択で含むことができる。
【００７０】
実施例１４において、実施例１２〜１３のうちのどれもが、粗遅延立ち上がりエッジ信号および粗遅延立ち下がりエッジ信号のために達成可能な粗遅延をロックする粗遅延制御電圧を生成することを任意選択で含むことができる。
【００７１】
実施例１５において、実施例１２〜１４のうちのどれもが、細密遅延立ち上がりエッジ信号および立ち下がりエッジ立ち上がり信号を粗遅延制御電圧の関数として生成することを任意選択で含むことができる。
【００７２】
実施例１６において、実施例１２〜１５のうちのどれもが、密遅延立ち上がりエッジ制御信号に基づいて粗遅延立ち上がりエッジ信号用に少なくとも２つの細密遅延段の中の遅延路を選択することを含む、粗遅延立ち上がりエッジ信号から細密遅延立ち上がりエッジ信号を生成することと、細密遅延立ち下がりエッジ制御信号に基づいて粗遅延立ち下がりエッジ信号用に少なくとも２つの細密遅延段の中の遅延路を選択することを含む、粗遅延立ち下がりエッジ信号から細密遅延立ち下がりエッジ信号を生成することと、を任意選択で含むことができる。
【００７３】
実施例１７において、実施例１２〜１６のうちのどれもが、少なくとも２つの細密遅延段におけるトランジスタの状態を設定することを含む遅延路を選択することを任意選択で含むことができる。
【００７４】
実施例１８において、実施例１２〜１７のうちのどれもが、タイミング信号の立ち上がりエッジが生成される基準クロック信号のクロック周期を設定することを含む立ち上がりエッジマスク信号を生成することと、タイミング信号の立ち下がりエッジが生成される基準クロック信号のクロック周期を設定することを含む立ち下がりエッジマスク信号を生成することと、を任意選択で含むことができる。
【００７５】
実施例１９において、実施例１２〜１８のうちのどれもが、基準タイミング信号のほぼクロック周期で生成される立ち上がりエッジマスク信号および立ち下がりエッジマスク信号を任意選択で含むことができる。
【００７６】
実施例２０において、実施例１２〜１９のうちのどれもが、複数のタイミング信号を含むタイミング信号を任意選択で含むことができ、本方法は、それぞれの通信チャネルを介して複数のタイミング信号の各々を送信することをさらに含む。
【００７７】
実施例２１は、タイミング発生器システムであり、基準タイミング信号から粗遅延立ち上がりエッジ信号および粗遅延立ち上がりエッジ信号を生成する手段と、粗遅延立ち上がりエッジ信号から細密遅延立ち上がりエッジ信号、および粗遅延立ち下がりエッジ信号から細密遅延立ち下がりエッジ信号を生成する手段であって、タイミング信号は細密遅延立ち上がりエッジ信号および細密遅延立ち下がりエッジ信号から生成される、手段と、タイミング信号の立ち上がりエッジおよび立ち下がりエッジが生成されたときに制御するように立ち上がりエッジマスキング信号および立ち下がりエッジマスキング信号を生成する手段と、を備える。
【００７８】
実施例２２において、実施例２１は、タイミング信号の立ち上がりエッジが生成される基準クロック信号のクロック周期を制御するように立ち上がりエッジマスク信号を生成する手段と、タイミング信号の立ち下がりエッジが生成される基準クロック信号のクロック周期を制御するように立ち下がりエッジマスク信号を生成する手段と、を任意選択で含むことができる。
【００７９】
実施例２３において、実施例２１〜２２のうちのどれもが、粗遅延制御電圧を生成する手段であって、細密遅延立ち上がりエッジ信号および細密遅延立ち下がりエッジ信号は粗遅延制御電圧の関数として生成される、手段を含む、粗遅延立ち上がりエッジ信号および粗遅延立ち下がりエッジ信号を生成する手段、を任意選択で含むことができる。
【符号の説明】
【００８０】
１００  飛行時間（ＴＯＦ）カメラシステム
１０５  対象
１１０  発光ユニット
１１５  光受容ユニット
１２０  アナログフロントエンド
１２５  プロセッサ
１３０  メモリ
１３５  タイミング発生器
１３６  光学系
１３８  表示器
１４０  画素アレイ
１４２  画素
１４４  感光性要素
１４６  メモリ要素
１４８  スイッチ要素
１５０  スイッチタイミング制御信号
１６０  タイミング図
２００  タイミング発生器
２０２  タイミング信号
２０４  基準タイミング信号
２０５  粗遅延回路
２０６  粗タイミング信号
２１０  位相発生器
２２０  遅延線
２２２  遅延要素
２３０  フィードバック制御システム
２３２  位相検出器
２３４  基準タイミング信号
２３６  ループフィルタ
２３８  制御（エラー）信号
２４０  制御信号
２４２  マルチプレクサ
２４４  マルチプレクサ
２５０  細密遅延回路
２５２  細密遅延立ち上がりエッジ信号
２５４  細密遅延立ち上がりエッジ要素
２５６  細密遅延立ち下がりエッジ要素
２６０  細密遅延エッジバッファ
２６２  細密遅延段
２６４  遅延路
２６６  遅延路
２６８  マルチプレクサ
２７２  立ち上がりエッジマスキング回路
２７４  立ち下がりエッジマスキング回路
２７６  立ち下がりエッジマスク信号
２７８  エッジコンバイナ
２８０  プロセッサ
２８５  メモリ
２９０  制御システム
３００  タイミング図
３０２  タイミング信号波形
３０４  タイミング信号波形
３１０  細密遅延エッジ回路
３１２  入力ノード
３１４  出力ノード
３２０  細密遅延段
３２２  ｐ型トランジスタ
３２４  ｎ型トランジスタ
３２６  ｐ型トランジスタ
３２８  ｎ型トランジスタ
３３０  Ｐ型トランジスタ
３３２  ｐ型トランジスタ
３３４  ｎ型トランジスタ
３３６  バイアス電圧端子
３３８  コンデンサ
３４０  バッファ段
３４２  ｐ型トランジスタ
３４４  ｎ型トランジスタ
３４６  ｐ型トランジスタ
３４８  ｎ型トランジスタ
３５０  タイミング図
３５２  基準信号波形
３５４  粗遅延立ち上がりエッジ信号波形
３５６  粗遅延立ち下がりエッジ信号波形
３５８  立ち上がりエッジマスク制御信号波形
３６０  方法
３６２  ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
2019512941.tif 000016
【図１０】
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【国際調査報告】
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2019512941.tif 000019
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