(57)【要約】  隣接する非対称アクティブゲート／ダミーゲート幅レイアウトを採用する電界効果トランジスタ（ＦＥＴ）デバイスを開示する。例示的な態様では、アクティブゲートと、ソース領域と、ドレイン領域とを有するＦＥＴデバイスを含む、ＦＥＴセルが提供される。ＦＥＴセルはまた、ソース領域およびドレイン領域のうちの１つに隣接して位置するディフュージョンブレーク上に、ダミーゲートを備える、分離構造を含む。ＦＥＴセルは、アクティブゲートの幅が隣接するダミーゲートの幅よりも大きいという点で、非対称アクティブゲート／ダミーゲート幅レイアウトを有する。アクティブゲートの幅の増大は、ゲート制御の増大をもたらし、ダミーゲートの幅の縮小は、ダミーゲートからの分離を増大し、したがって、ダミーゲートを通したサブスレッショルドリークが低減される。
2019525480.tif 000002
【特許請求の範囲】
【請求項１】
非対称ゲート幅レイアウトを有する電界効果トランジスタ（ＦＥＴ）セルであって、
上面を有する本体を備える基板と、
ＦＥＴデバイスであって、
前記基板中に配設されたソースと、
前記基板中に配設されたドレインと、
前記ソースと前記ドレインとの間に形成された、アクティブゲート幅のアクティブゲートと
を備える、ＦＥＴデバイスと、
前記ＦＥＴデバイスに隣接して、前記基板中に配設された分離構造であって、
前記ＦＥＴデバイスの前記ソースおよび前記ドレインのうちの１つに隣接して、前記基板中に配設されたディフュージョンブレークであって、前記ディフュージョンブレークに隣接する、前記ソースおよび前記ドレインのうちの前記１つの深さが、前記ディフュージョンブレークに隣接していない、前記ソースおよび前記ドレインのうちの前記１つの深さよりも大きい、ディフュージョンブレークと、
前記アクティブゲートに隣接して、前記ディフュージョンブレークの上方に形成された、ダミーゲート幅のダミーゲートであって、前記ダミーゲート幅が、前記アクティブゲート幅よりもゲート幅マージンだけ小さい、ダミーゲートと
を備える、分離構造と
を備える、ＦＥＴセル。
【請求項２】
前記ＦＥＴセルが、
前記アクティブゲートに隣接して、前記ソースの上方に配設されたソースコンタクトと、
前記アクティブゲートに隣接して、前記ドレインの上方に配設されたドレインコンタクトと
をさらに備え、
前記ディフュージョンブレークに隣接する、前記ソースおよび前記ドレインのうちの前記１つに対応する、前記ソースコンタクトおよび前記ドレインコンタクトのうちの１つが、前記アクティブゲートと前記ダミーゲートとの間に配設され、前記アクティブゲートから第１の距離だけ分離され、前記ダミーゲートから、分離マージンだけ前記第１の距離とは異なる第２の距離だけ分離され、
前記分離マージンが、前記ゲート幅マージンの約半分である、請求項１に記載のＦＥＴセル。
【請求項３】
前記アクティブゲート幅が約１５ナノメートル（ｎｍ）であり、
前記ダミーゲート幅が約１３ｎｍであり、
前記分離マージンが約１ｎｍである、請求項２に記載のＦＥＴセル。
【請求項４】
前記アクティブゲート幅が約１８ナノメートル（ｎｍ）であり、
前記ダミーゲート幅が約１４ｎｍであり、
前記分離マージンが約２ｎｍである、請求項２に記載のＦＥＴセル。
【請求項５】
前記ゲート幅マージンが、少なくとも２ナノメートル（ｎｍ）である、請求項１に記載のＦＥＴセル。
【請求項６】
前記アクティブゲート幅が約１５ｎｍであり、
前記ダミーゲート幅が約１３ｎｍである、請求項５に記載のＦＥＴセル。
【請求項７】
前記アクティブゲート幅が約１７ｎｍであり、
前記ダミーゲート幅が約１４ｎｍである、請求項５に記載のＦＥＴセル。
【請求項８】
前記ゲート幅マージンが、少なくとも４ナノメートル（ｎｍ）であり、
前記アクティブゲート幅が約１８ｎｍである、請求項１に記載のＦＥＴセル。
【請求項９】
集積回路（ＩＣ）に組み込まれる、請求項１に記載のＦＥＴセル。
【請求項１０】
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、スマートフォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、および自動車からなる群から選択されたデバイスに組み込まれる、請求項１に記載のＦＥＴセル。
【請求項１１】
半導体ダイにおいて電界効果トランジスタ（ＦＥＴ）セルを作製する方法であって、
基板中に配設されたディフュージョンブレークを形成するステップと、
前記基板上にアクティブゲート幅のアクティブゲートを形成するステップと、
前記ディフュージョンブレークの上方に、および前記アクティブゲートに隣接して、ダミーゲート幅のダミーゲートを形成するステップであって、前記ダミーゲート幅が、前記アクティブゲート幅よりもゲート幅マージンだけ小さい、ステップと、
前記アクティブゲートに隣接して、前記基板中にＦＥＴデバイスのソースエピタキシャル領域を形成するステップと、
前記基板の上面から第１の深さにおいて、前記ソースエピタキシャル領域中にソースを形成するステップと、
前記アクティブゲートと前記ダミーゲートとの間で、前記ディフュージョンブレークに隣接して、前記基板中に前記ＦＥＴデバイスのドレインエピタキシャル領域を形成するステップであって、前記ドレインエピタキシャル領域の一部分が前記ディフュージョンブレークと接触している、ステップと、
前記第１の深さよりも大きい、前記基板の前記上面からの第２の深さにおいて、前記ドレインエピタキシャル領域中にドレインを形成するステップと、
前記ソースと前記ドレインとの間で、前記基板中に前記ＦＥＴデバイスのチャネル領域を形成するステップと
を含む、方法。
【請求項１２】
前記ダミーゲートを形成するステップが、少なくとも２ナノメートル（ｎｍ）の前記ゲート幅マージンだけ、前記アクティブゲート幅よりも小さい前記ダミーゲート幅を備える、前記ダミーゲートを形成するステップを含む、請求項１１に記載の方法。
【請求項１３】
前記アクティブゲートを形成するステップが、約１５ｎｍである前記アクティブゲート幅を備える、前記アクティブゲートを形成するステップを含み、
前記ダミーゲートを形成するステップが、約１３ｎｍである前記ダミーゲート幅を備える、前記ダミーゲートを形成するステップを含む、請求項１２に記載の方法。
【請求項１４】
前記アクティブゲートを形成するステップが、約１７ｎｍである前記アクティブゲート幅を備える、前記アクティブゲートを形成するステップを含み、
前記ダミーゲートを形成するステップが、約１４ｎｍである前記ダミーゲート幅を備える、前記ダミーゲートを形成するステップを含む、請求項１２に記載の方法。
【請求項１５】
前記ダミーゲートを形成するステップが、少なくとも４ナノメートル（ｎｍ）の前記ゲート幅マージンだけ、前記アクティブゲート幅よりも小さい前記ダミーゲート幅を備える、前記ダミーゲートを形成するステップを含み、
前記アクティブゲートを形成するステップが、約１８ｎｍである前記アクティブゲート幅を備える、前記アクティブゲートを形成するステップを含む、請求項１１に記載の方法。
【請求項１６】
前記方法が、
前記アクティブゲートに隣接して、前記ソースエピタキシャル領域上にソースコンタクトを配設するステップと、
前記アクティブゲートと前記ダミーゲートとの間で、前記ドレインエピタキシャル領域上にドレインコンタクトを配設するステップであって、前記ドレインコンタクトが、前記アクティブゲートから第１の距離だけ分離され、前記ダミーゲートから、分離マージンだけ前記第１の距離よりも大きい第２の距離だけ分離される、ステップと
をさらに含み、
前記分離マージンが、前記ゲート幅マージンの約半分である、請求項１１に記載の方法。
【請求項１７】
前記アクティブゲートを形成するステップが、約１５ナノメートル（ｎｍ）である前記アクティブゲート幅を備える、前記アクティブゲートを形成するステップを含み、
前記ダミーゲートを形成するステップが、約１ｎｍである前記分離マージンを設けるために、約１３ｎｍである前記ダミーゲート幅を備える、前記ダミーゲートを形成するステップを含む、請求項１６に記載の方法。
【請求項１８】
前記アクティブゲートを形成するステップが、約１８ｎｍである前記アクティブゲート幅を備える、前記アクティブゲートを形成するステップを含み、
前記ダミーゲートを形成するステップが、約２ｎｍである前記分離マージンを設けるために、約１４ｎｍである前記ダミーゲート幅を備える、前記ダミーゲートを形成するステップを含む、請求項１６に記載の方法。
【請求項１９】
前記ソースエピタキシャル領域中に前記ソースを形成するステップが、前記基板の前記上面から前記第１の深さにおいて、前記ソースエピタキシャル領域中に前記ソースを注入するステップを含み、
前記ドレインエピタキシャル領域中に前記ドレインを形成するステップが、前記第１の深さよりも大きい、前記基板の前記上面からの前記第２の深さにおいて、前記ドレインエピタキシャル領域中に前記ドレインを注入するステップを含む、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権出願
本出願は、その全体が参照により本明細書に組み込まれる、２０１６年８月２４日に出願された「ＦＩＥＬＤ−ＥＦＦＥＣＴ  ＴＲＡＮＳＩＳＴＯＲ  （ＦＥＴ）  ＤＥＶＩＣＥＳ  ＥＭＰＬＯＹＩＮＧ  ＡＤＪＡＣＥＮＴ  ＡＳＹＭＭＥＴＲＩＣ  ＡＣＴＩＶＥ  ＧＡＴＥ／ＤＵＭＭＹ  ＧＡＴＥ  ＷＩＤＴＨ  ＬＡＹＯＵＴ」と題する米国特許出願第１５／２４５，７７７号の優先権を主張する。
【０００２】
本開示の技術は、一般に電界効果トランジスタ（ＦＥＴ）に関し、より詳細には、ＦＥＴにおけるゲート構造のレイアウトに関する。
【背景技術】
【０００３】
トランジスタは、近代の電子デバイスにおいて必須の構成要素である。大量のトランジスタが、多数の現代の電子デバイスにおける集積回路（ＩＣ）において採用されている。たとえば、中央処理ユニット（ＣＰＵ）およびメモリユニットなど、現代の電子デバイスの構成要素は、論理回路およびデータストレージのための大量のトランジスタを採用している。
【０００４】
ＩＣ発展の過程において、機能密度（すなわち、チップ面積当たりの相互接続されたデバイスの数）が増大している。この機能密度の増大は、部分的に、ＩＣにおけるトランジスタセルをスケールダウンするための継続的な努力（たとえば、ますますより多くのトランジスタノードを同じ量の空間に配置するために、トランジスタノードのサイズを低減すること）を通して達成される。トランジスタセルは、たとえば、その中のトランジスタノードのゲート幅および／またはチャネル長の低減によって、スケールダウンされ得る。トランジスタセルはまた、隣接するトランジスタセルからその中のトランジスタノードを分離する分離構造のサイズを低減することによっても、スケールダウンされ得る。たとえば、ダブルディフュージョンブレーク（ＤＤＢ：ｄｏｕｂｌｅ  ｄｉｆｆｕｓｉｏｎ  ｂｒｅａｋ）を備える分離構造を含むトランジスタセルは、代わりにシングルディフュージョンブレーク（ＳＤＢ：ｓｉｎｇｌｅ  ｄｉｆｆｕｓｉｏｎ  ｂｒｅａｋ）を実装することによってスケールダウンされ得る。
【０００５】
たとえば、図１は、従来のフィン電界効果トランジスタ（ＦＥＴ）（ＦｉｎＦＥＴ）セル１００の断面である。ＦｉｎＦＥＴセル１００は、幅Ｗ１（たとえば、１４または１６ナノメートル（ｎｍ））のアクティブゲート１０４を含むＦｉｎＦＥＴ１０２を含む。ＦｉｎＦＥＴ１０２は、基板１１２上で成長したソースエピタキシャル領域１０８およびドレインエピタキシャル領域１１０をさらに含む。ソースエピタキシャル領域１０８およびドレインエピタキシャル領域１１０は、それぞれのソース列１１４およびドレイン列１１６内に位置する。ソースエピタキシャル領域１０８およびドレインエピタキシャル領域１１０は、たとえば、シリコンゲルマニウム（ＳｉＧｅ）またはゲルマニウム（Ｇｅ）のエピタキシャル成長を備え得る。ソースエピタキシャル領域１０８およびドレインエピタキシャル領域１１０は、ソースエピタキシャル領域１０８およびドレインエピタキシャル領域１１０の各々に、対応するソースまたはドレインを設けるために、それぞれ、ソースインプラント１１８およびドレインインプラント１２０を含む。ソースインプラント１１８およびドレインインプラント１２０は、たとえば、イオン注入によって形成され得る。ＦｉｎＦＥＴ１０２は、それぞれ、ソースエピタキシャル領域１０８およびドレインエピタキシャル領域１１０へのアクセスを与えるため、およびしたがって、アクティブゲート１０４の下で、ソースエピタキシャル領域１０８とドレインエピタキシャル領域１１０との間のアクティブチャネル領域１２６へのアクセスを与えるために、ソースコンタクト１２２およびドレインコンタクト１２４をさらに含む。ドレインコンタクト１２４は、アクティブゲート１０４から距離Ｄ１だけ、およびダミーゲート１３４から距離Ｄ２だけ分離される。ダミーゲート１３４は、図１においてＷ４として示された幅を有する。ＦｉｎＦＥＴ１０２において、距離Ｄ１およびＤ２は実質的に同様である。明快のために、エピタキシャル領域１０８は、ソースエピタキシャル領域１０８として定義されており、エピタキシャル領域１０８のインプラント１１８は、ソースインプラント１１８として定義されており、エピタキシャル領域１１０は、ドレインエピタキシャル領域１１０として定義されており、エピタキシャル領域１１０のインプラント１２０は、ドレインインプラント１２０として定義されていることに留意されたい。しかしながら、これらの要素のソース／ドレイン指示は一例であり、ＦｉｎＦＥＴセル１００が回路においてどのように接続されるかに基づいて、ソースまたはドレインのいずれのためのものとしても指示されることがあり、その理由は、アクティブチャネル領域１２６が固有の極性を有していないからである。
【０００６】
ＦｉｎＦＥＴセル１００は、ＦｉｎＦＥＴ１０２と、たとえば、隣接するＦｉｎＦＥＴセル（図示せず）との間の分離をもたらすために、ＳＤＢ分離構造１２９をさらに含む。ＳＤＢ分離構造１２９は、幅Ｗ２のＳＤＢ１３０を備える。ＳＤＢ１３０は、たとえば、シャロートレンチ分離酸化物を含み得る。ＳＤＢ分離構造１２９は、ダミーゲート１３４をさらに含む。
【０００７】
上記で説明したＦｉｎＦＥＴセル１００の構成の下で、ＦｉｎＦＥＴセル１００は、たとえば、アクティブゲート１０４の幅Ｗ１、アクティブゲート１０４とダミーゲート１３４との間の距離Ｄ３、およびＳＤＢ１３０の幅Ｗ２によって決まる、幅Ｗ３（すなわち、セルのアレイにおいて単一のＦｉｎＦＥＴセルによって占有された空間）を有する。したがって、ＦｉｎＦＥＴセル１００は、たとえば、アクティブゲート１０４の幅Ｗ１、アクティブゲート１０４とダミーゲート１３４との間の距離Ｄ３、またはＳＤＢ１３０の幅Ｗ２のうちの１つまたは複数を低減することによって、スケールダウンされ得る。しかしながら、このようなＦｉｎＦＥＴセル１００のスケールダウンは、作製および性能の問題によって制限され得る。たとえば、作製の制限および／または分離の要件のために、距離Ｄ３を低減することによって、ドレインエピタキシャル領域１１０がＳＤＢ１３０のより近くに配置されることがある。したがって、作製中に、ドレインエピタキシャル領域１１０のエピタキシャル成長は、ドレインエピタキシャル領域１１０のファセット１４０と、ＳＤＢ１３０のファセット１４４との間のファセット不整合のために、ドレインエピタキシャル領域１１０の上面１４２にわたって不均一であり得る。具体的には、ドレインエピタキシャル領域１１０のファセット１４０は、ＳＤＢ１３０のファセット１４４と整合しないことがあり、したがって、ＳＤＢ１３０のファセット１４４の近くのドレインエピタキシャル領域１１０の成長を妨害することがある。したがって、ＳＤＢ１３０のファセット１４４の近くのドレインエピタキシャル領域１１０の成長は、ＳＤＢ１３０のファセット１４４から離れたドレインエピタキシャル領域１１０の成長よりも遅くなる。この不均一な成長は、図１において、ドレインエピタキシャル領域１１０の不均一な上面１４２によって示されている。ドレインエピタキシャル領域１１０のこの不均一な成長は、ゲート制御の低減、およびＦｉｎＦＥＴ１０２におけるサブスレッショルド電流の増大を生じ得る。具体的には、それぞれソースエピタキシャル領域１０８およびドレインエピタキシャル領域１１０における、ソースインプラント１１８およびドレインインプラント１２０の後の形成中に、ドレインインプラント１２０は、ソース／ドレインインプラントマージン１４６だけ、ドレインエピタキシャル領域１１０において望まれるよりも深く、およびソースエピタキシャル領域１０８におけるソースインプラント１１８よりも深くに配設され得る。これによって、基板１１２において望まれるよりも低く、したがって、望まれるよりもアクティブゲート１０４から遠い、アクティブチャネル領域１２６が生じる。アクティブチャネル領域１２６を、望まれるよりもアクティブゲート１０４から遠くに有することによって、アクティブチャネル領域１２６のゲート制御の低減、およびしたがって、ＦｉｎＦＥＴ１０２の性能の低下が生じ得る。さらに、アクティブチャネル領域１２６を、望まれるよりもアクティブゲート１０４から遠くに有することによって、ＦｉｎＦＥＴ１０２のために望まれるよりも低い電圧しきい値が生じ得る。この低減された電圧しきい値によって、サブスレッショルド電流が増大し、その理由は、アクティブゲート１０４が、ＦｉｎＦＥＴセル１００の「オフ」状態中にアクティブチャネル領域１２６を完全に閉じることが可能でないことがあり、したがって、電力消費を増大させ、性能を低下させ得るからである。
【０００８】
電流漏れもまた、ダミーゲート１３４がドレインエピタキシャル領域１１０およびドレインコンタクト１２４の近くに位置することに基づいて生じ得る。ＦｉｎＦＥＴ１０２のピッチが低減されるにつれて、ダミーゲート１３４とドレインエピタキシャル領域１１０およびドレインコンタクト１２４との間の距離が低減され得る。たとえば、距離Ｄ２は、ピッチが低減されるにつれて低減され得る。ドレインコンタクト１２４とダミーゲート１３４との間がこのように極めて近接していることで、ダミーゲート１３４を通して潜在的なリーク電流経路１４８が生じることがあり、したがって、ＦｉｎＦＥＴ１０２の電力消費も増大し、性能も低下することがある。
【発明の概要】
【課題を解決するための手段】
【０００９】
発明を実施するための形態で開示する態様は、隣接する非対称アクティブゲート／ダミーゲート幅レイアウトを採用する電界効果トランジスタ（ＦＥＴ）デバイスを含む。例示的な態様では、ソース領域とドレイン領域との間のチャネル領域を制御するように構成されたアクティブゲートを有するＦＥＴデバイスを含む、ＦＥＴセルが提供される。ＦＥＴセルはまた、ＦＥＴデバイスに隣接して配設された分離構造を含む。分離構造は、ＦＥＴデバイスのソース領域およびドレイン領域のうちの１つに隣接して位置するディフュージョンブレークと、ディフュージョンブレークをオーバーレイするダミーゲートとを備える。ＦＥＴセルは、ダミーゲートの幅がアクティブゲートの幅よりも小さいという点で、非対称アクティブゲート／ダミーゲート幅レイアウトを有する。アクティブゲートの幅がより大きいことによって、チャネル領域に対するゲート制御の増大、およびしたがって、サブスレッショルドリーク電流の低減をもたらすことができる。
【００１０】
追加の例として、隣接する非対称アクティブゲート／ダミーゲート幅レイアウトを提供することによって、より深いソースまたはドレインインプラントを生じる、ソースおよび／またはドレイン領域の理想的でない成長の悪影響も軽減され得る。ソースおよび／またはドレイン領域の理想的でない成長は、ＦＥＴデバイスのチャネル領域を低下させ、したがって、アクティブゲートからより遠くにチャネル領域を配置する。さらに、別の例として、ＦＥＴセルにおいてダミーゲートの幅をより小さくすることによって、ＦＥＴデバイスのアクティブゲートがより大きい幅を有するにもかかわらず、ＦＥＴセルがセルピッチを維持することが可能になる。さらに、別の例として、幅が縮小されたダミーゲートを設けることによって、現在の作製プロセスによるソース／ドレイン領域、インプラント、およびコンタクトの形成が可能になり得る。さらに、一例として、幅が縮小されたダミーゲートを設けることによって、ダミーゲートと隣接するソースおよび／またはドレイン領域との間の分離が増大し、したがって、ＦＥＴデバイスとダミーゲートとの間の距離および分離が増大し、それによって、ダミーゲートを通したリーク電流が減少する。
【００１１】
この点について、一態様では、非対称ゲート幅レイアウトを有するＦＥＴセルが提供される。ＦＥＴセルは、上面を有する本体を備える基板と、ＦＥＴデバイスとを備える。ＦＥＴデバイスは、基板中に配設されたソースを備える。ＦＥＴデバイスは、基板中に配設されたドレインをさらに備える。ＦＥＴデバイスは、ソースとドレインとの間に形成された、アクティブゲート幅のアクティブゲートをさらに備える。ＦＥＴセルは、ＦＥＴデバイスに隣接して、基板中に配設された分離構造をさらに備える。分離構造は、ＦＥＴデバイスのソースおよびドレインのうちの１つに隣接して、基板中に配設されたディフュージョンブレークであって、ディフュージョンブレークに隣接する、ソースおよびドレインのうちの１つの深さが、ディフュージョンブレークに隣接していない、ソースおよびドレインのうちの１つの深さよりも大きい、ディフュージョンブレークを備える。分離構造は、アクティブゲートに隣接して、ディフュージョンブレークの上方に形成された、ダミーゲート幅のダミーゲートをさらに備える。ダミーゲート幅は、アクティブゲート幅よりもゲート幅マージンだけ小さい。
【００１２】
別の態様では、半導体ダイにおいてＦＥＴセルを作製する方法が提供される。方法は、基板中に配設されたディフュージョンブレークを形成するステップを含む。方法は、基板上にアクティブゲート幅のアクティブゲートを形成するステップと、ディフュージョンブレークの上方に、およびアクティブゲートに隣接して、ダミーゲート幅のダミーゲートを形成するステップであって、ダミーゲート幅が、アクティブゲート幅よりもゲート幅マージンだけ小さい、ステップとをさらに含む。方法は、アクティブゲートに隣接して、基板中にＦＥＴデバイスのソースエピタキシャル領域を形成するステップと、基板の上面から第１の深さにおいて、ソースエピタキシャル領域中にソースを形成するステップとをさらに含む。方法は、アクティブゲートとダミーゲートとの間で、ディフュージョンブレークに隣接して、基板中にＦＥＴデバイスのドレインエピタキシャル領域を形成するステップであって、ドレインエピタキシャル領域の一部分がディフュージョンブレークと接触している、ステップと、第１の深さよりも大きい、基板の上面からの第２の深さにおいて、ドレインエピタキシャル領域中にドレインを形成するステップとをさらに含む。方法は、ソースとドレインとの間で、基板中にＦＥＴデバイスのチャネル領域を形成するステップをさらに含む。
【００１３】
別の態様では、非対称ゲート幅レイアウトを有するＦＥＴセルが提供される。ＦＥＴセルは、上面を有する本体を備える基板を設けるための手段を備える。ＦＥＴセルは、基板を設けるための手段の上面から第１の深さにおいて、基板を設けるための手段中に配設された、ソースを設けるための手段と、基板を設けるための手段の上面から第２の深さにおいて、基板を設けるための手段中に配設された、ドレインを設けるための手段とを備える、ＦＥＴデバイスを設けるための手段をさらに備える。ＦＥＴデバイスを設けるための手段は、ソースを設けるための手段とドレインを設けるための手段との間に形成された、アクティブゲート幅のアクティブゲートを設けるための手段をさらに備える。アクティブゲートを設けるための手段は、ソースを設けるための手段とドレインを設けるための手段との間で、アクティブゲートを設けるための手段の下方のチャネル領域における伝導率を制御するように構成される。ＦＥＴセルは、ＦＥＴデバイスを設けるための手段に隣接して、基板を設けるための手段中に配設された分離構造を設けるための手段をさらに備える。分離構造を設けるための手段は、ＦＥＴデバイスを設けるための手段の、ソースを設けるための手段およびドレインを設けるための手段のうちの１つに隣接して、基板を設けるための手段中に配設された、ディフュージョンブレークを設けるための手段を備える。ディフュージョンブレークを設けるための手段に隣接する、ソースを設けるための手段およびドレインを設けるための手段のうちの１つの深さが、ディフュージョンブレークを設けるための手段に隣接していない、ソースを設けるための手段およびドレインを設けるための手段のうちの１つの深さよりも大きい。分離構造を設けるための手段は、アクティブゲートを設けるための手段に隣接して、ディフュージョンブレークを設けるための手段の上方に形成された、ダミーゲート幅のダミーゲートを設けるための手段をさらに備え、ダミーゲート幅が、アクティブゲート幅よりもゲート幅マージンだけ小さい。
【図面の簡単な説明】
【００１４】
【図１】従来のフィン電界効果トランジスタ（ＦＥＴ）（ＦｉｎＦＥＴ）セルの断面を示す図である。
【図２】リーク電流を低減するためのゲート制御の増大を促進することができる、隣接する非対称アクティブゲート／ダミーゲート幅レイアウトを採用する例示的なＦｉｎＦＥＴを含む、例示的なＦｉｎＦＥＴセルの断面を示す図である。
【図３】図２の例示的なＦｉｎＦＥＴセルを作製するための例示的なプロセスを示すフローチャートである。
【図４Ａ】図２に示す例示的なＦｉｎＦＥＴセルを作製するための、基板中にディフュージョンブレークを形成する例示的な作製段階の断面図である。
【図４Ｂ】図２に示す例示的なＦｉｎＦＥＴセルを作製するための、基板上にアクティブゲート幅のアクティブゲートを形成し、ディフュージョンブレークの上方に、およびアクティブゲートに隣接して、ダミーゲート幅のダミーゲートを形成する例示的な作製段階の断面図であって、非対称ゲート幅レイアウトを形成するために、ダミーゲート幅がアクティブゲート幅よりもゲート幅マージンだけ小さい、断面図である。
【図４Ｃ】図２に示す例示的なＦｉｎＦＥＴセルを作製するための、ソースエピタキシャル領域およびドレインエピタキシャル領域を堆積させるための基板上のエッチング凹部の例示的な作製段階の断面図である。
【図４Ｄ】図２に示す例示的なＦｉｎＦＥＴセルを作製するための、対応する凹部上のソースエピタキシャル領域およびドレインエピタキシャル領域の堆積の例示的な作製段階の断面図である。
【図４Ｅ】図２に示す例示的なＦｉｎＦＥＴセルを作製するための、ソースエピタキシャル領域およびドレインエピタキシャル領域中にそれぞれソースおよびドレインを形成する、例示的な作製段階の断面図である。
【図４Ｆ】図２に示す例示的なＦｉｎＦＥＴセルを作製するための、アクティブゲートに隣接して、ソースエピタキシャル領域上にソースコンタクトを配設し、アクティブゲートとダミーゲートとの間で、ドレインエピタキシャル領域上にドレインコンタクトを配設する、例示的な作製段階の断面図である。
【図５】図２に示す例示的なＦｉｎＦＥＴセルを含み得る、例示的なプロセッサベースシステムのブロック図である。
【図６】本明細書で開示する例示的な態様による、隣接する非対称アクティブゲート／ダミーゲート幅レイアウトを採用する例示的なＦｉｎＦＥＴを含む、ＦｉｎＦＥＴセルを含む、無線周波数（ＲＦ）構成要素を含む例示的なワイヤレス通信デバイスのブロック図である。
【発明を実施するための形態】
【００１５】
次に、図面を参照して、本開示のいくつかの例示的な態様について説明する。「例示的」という語は、「例、事例、または例示として機能すること」を意味するために本明細書で使用される。「例示的」として本明細書で説明するいずれの態様も、必ずしも他の態様よりも好ましいか、または有利であると解釈されるべきではない。
【００１６】
発明を実施するための形態で開示する態様は、隣接する非対称アクティブゲート／ダミーゲート幅レイアウトを採用する電界効果トランジスタ（ＦＥＴ）デバイスを含む。例示的な態様では、ソース領域とドレイン領域との間のチャネル領域を制御するように構成されたアクティブゲートを有するＦＥＴデバイスを含む、ＦＥＴセルが提供される。ＦＥＴセルはまた、ＦＥＴデバイスに隣接して配設された分離構造を含む。分離構造は、ＦＥＴデバイスのソース領域およびドレイン領域のうちの１つに隣接して位置するディフュージョンブレークと、ディフュージョンブレークをオーバーレイするダミーゲートとを備える。ＦＥＴセルは、ダミーゲートの幅がアクティブゲートの幅よりも小さいという点で、非対称アクティブゲート／ダミーゲート幅レイアウトを有する。アクティブゲートの幅がより大きいことによって、チャネル領域に対するゲート制御の増大、およびしたがって、サブスレッショルドリーク電流の低減をもたらすことができる。
【００１７】
追加の例として、隣接する非対称アクティブゲート／ダミーゲート幅レイアウトを提供することによって、より深いソースまたはドレインインプラントを生じる、ソースおよび／またはドレイン領域の理想的でない成長の悪影響も軽減され得る。ソースおよび／またはドレイン領域の理想的でない成長は、ＦＥＴデバイスのチャネル領域を低下させ、したがって、アクティブゲートからより遠くにチャネル領域を配置する。さらに、別の例として、ＦＥＴセルにおいてダミーゲートの幅をより小さくすることによって、ＦＥＴデバイスのアクティブゲートがより大きい幅を有するにもかかわらず、ＦＥＴセルがセルピッチを維持することが可能になる。さらに、別の例として、幅が縮小されたダミーゲートを設けることによって、現在の作製プロセスによるソース／ドレイン領域、インプラント、およびコンタクトの形成が可能になり得る。さらに、一例として、幅が縮小されたダミーゲートを設けることによって、ダミーゲートと隣接するソースおよび／またはドレイン領域との間の分離が増大し、したがって、ＦＥＴデバイスとダミーゲートとの間の距離および分離が増大し、それによって、ダミーゲートを通したリーク電流が減少する。
【００１８】
この点について、図２は、隣接する非対称アクティブゲート／ダミーゲート幅レイアウトを採用する例示的なＦｉｎＦＥＴ２０２を含む、例示的なＦｉｎＦＥＴセル２００の断面を示す。図２に示すように、ＦｉｎＦＥＴセル２００は、上面２０８を有する本体２０６を備える基板２０４を含む。ＦｉｎＦＥＴセル２００は、ＦｉｎＦＥＴ２０２に隣接して、基板２０４中に配設された分離構造２３８を備える。分離構造２３８は、たとえば、隣接するＦｉｎＦＥＴセルなど、隣接するセル（図示せず）からＦｉｎＦＥＴ２０２を分離させるために、ＦｉｎＦＥＴセル２００中に配設される。分離構造２３８は、シングルディフュージョンブレーク（ＳＤＢ）２２８を備え、ＦｉｎＦＥＴ２０２のドレイン２１８に隣接して、基板２０４中に配設される。ＳＤＢ２２８は、幅Ｗ５を有し、たとえば、シャロートレンチ分離（ＳＴＩ）酸化物２４０を備え得る。分離構造２３８は、アクティブゲート２３２に隣接して、ＳＤＢ２２８の上方に形成された、ダミーゲート幅Ｗ６のダミーゲート２４２をさらに備える。
【００１９】
ＦｉｎＦＥＴセル２００のＦｉｎＦＥＴ２０２は、基板２０４の上面２０８から深さＤＰ１において、基板２０４中に配設されたソース２１０を備える。ＦｉｎＦＥＴ２０２のソース２１０は、イオン注入によって、基板２０４中のソースエピタキシャル領域２１４上に形成される。一例として、ソースエピタキシャル領域２１４は、基板２０４中で、シリコンゲルマニウム（ＳｉＧｅ）またはゲルマニウム（Ｇｅ）のエピタキシャル成長を含み得る。ＦｉｎＦＥＴセル２００のソースエピタキシャル領域２１４は、基板２０４の上面２０８と面一である平坦な上面２１６を有し得る。
【００２０】
引き続き図２を参照すると、ＦｉｎＦＥＴ２０２は、基板２０４の上面２０８から深さＤＰ２において、基板２０４中に配設されたドレイン２１８をさらに備え、深さＤＰ２は、深さＤＰ１よりも大きい。ドレイン２１８は、イオン注入によって、ドレインエピタキシャル領域２２２上に形成される。一例として、ドレインエピタキシャル領域２２２は、たとえば、基板２０４上で、シリコンゲルマニウム（ＳｉＧｅ）またはゲルマニウム（Ｇｅ）のエピタキシャル成長を備える。ドレイン２１８の深さＤＰ２は、ソース２１０の深さＤＰ１よりも大きく、その理由は、これらの深さＤＰ１、ＤＰ２が、それぞれ、ソースエピタキシャル領域２１４およびドレインエピタキシャル領域２２２の上面２１６および上面２３０の高さおよび形状の関数であるからである。以下でさらに詳細に説明するように、ドレインエピタキシャル領域２２２の上面２３０は、平坦でなく、ソースエピタキシャル領域２１４の上面２１６よりも低い。したがって、ドレイン２１８は、基板２０４の上面２０８に対して、ソース２１０よりも低く形成される。明快のために、エピタキシャル領域２１４は、ソースエピタキシャル領域２１４として定義されており、エピタキシャル領域２１４のソース２１０は、ソース２１０として定義されており、エピタキシャル領域２２２は、ドレインエピタキシャル領域２２２として定義されており、エピタキシャル領域２２２のドレイン２１８は、ドレイン２１８として定義されていることに留意されたい。しかしながら、これらの要素のソース／ドレイン指示は一例であり、ＦｉｎＦＥＴ２０２が回路においてどのように接続されるかに基づいて、ソースまたはドレインのためのものとして指示されることがあり、その理由は、チャネル領域２３６が固有の極性を有していないからである。
【００２１】
図２における例示的なＦｉｎＦＥＴセル２００に示すように、ドレインエピタキシャル領域２２２は不均一に成長させられた。この不均一な成長は、ドレインエピタキシャル領域２２２のファセット２２４と、ドレインエピタキシャル領域２２２に隣接して配設されたＳＤＢ２２８のファセット２２６との間の、ファセット不整合に起因し、したがって、ＳＤＢ２２８のファセット２２６の近くのドレインエピタキシャル領域２２２の成長が妨害される。したがって、ＳＤＢ２２８のファセット２２６の近くのドレインエピタキシャル領域２２２の成長は、ＳＤＢ２２８のファセット２２６から離れたドレインエピタキシャル領域２２２の成長よりも遅く、およびしたがって基板２０４中でより低くなる。したがって、ドレインエピタキシャル領域２２２は、ＳＤＢ２２８の近くでより低い、平坦でない上面２３０を有する。
【００２２】
引き続き図２を参照すると、ＦｉｎＦＥＴ２０２はまた、ソース２１０とドレイン２１８との間に形成された、アクティブゲート幅Ｗ７のアクティブゲート２３２を備える。ＦｉｎＦＥＴ２０２は、ソース２１０とドレイン２１８との間で、アクティブゲート２３２の下方にチャネル領域２３６をさらに備える。したがって、アクティブゲート２３２は、電圧がそれに印加されるとき、アクティブゲート２３２によって生成された電界（図示せず）に基づいて、ソース２１０とドレイン２１８との間のチャネル領域２３６における伝導率を制御するように構成される。
【００２３】
ＦｉｎＦＥＴ２０２は、ソース２１０へのアクセスを与えるために、アクティブゲート２３２に隣接して、ソースエピタキシャル領域２１４上に配設されたソースコンタクト２４８をさらに含む。ＦｉｎＦＥＴ２０２は、ドレイン２１８へのアクセスを与えるために、アクティブゲート２３２とダミーゲート２４２との間で、ドレインエピタキシャル領域２２２上に配設されたドレインコンタクト２５０をさらに含む。ドレインコンタクト２５０は、アクティブゲート２３２から距離Ｄ４だけ分離される。ドレインコンタクト２５０は、ダミーゲート２４２から距離Ｄ５だけ分離される。
【００２４】
ＦｉｎＦＥＴセル２００において、ドレインエピタキシャル領域２２２の不均一な成長は、ゲート制御の低減、およびサブスレッショルド電流の増大を生じ得る。具体的には、ＦｉｎＦＥＴ２０２中のソース２１０およびドレイン２１８の形成中に、たとえば、イオン注入を通して、ドレイン２１８が、ソース／ドレインインプラントマージン２５６だけ、ドレインエピタキシャル領域２２２において望まれるよりも深く、およびソース２１０よりも深くに配設され得る。これによって、基板２０４において望まれるよりも低く、したがって、望まれるよりもアクティブゲート２３２から遠い、チャネル領域２３６が生じる。チャネル領域２３６を、望まれるよりもアクティブゲート２３２から遠くに有することによって、チャネル領域２３６のゲート制御の低減、およびしたがって、ＦｉｎＦＥＴ２０２の性能の低下が生じ得る。
【００２５】
この点について、図２における例示的なＦｉｎＦＥＴセル２００において、チャネル領域２３６が基板２０４中でより低くに位置することに起因する、チャネル領域２３６のゲート制御の低減を軽減またはオフセットするために、ゲート幅マージン、すなわち、アクティブゲート幅Ｗ７とダミーゲート幅Ｗ６との間の差だけ、アクティブゲート幅Ｗ７よりも小さいダミーゲート幅Ｗ６を有するように、ダミーゲート２４２がＦｉｎＦＥＴセル２００中に形成される。一例として、このゲート幅マージンは、少なくとも２ナノメートル（ｎｍ）であり得る。たとえば、約２ｎｍであるゲート幅マージンでは、アクティブゲート幅Ｗ７は約１５ｎｍであり得、ダミーゲート幅Ｗ６は約１３ｎｍであり得る。この例示的な態様に鑑みて、ＦｉｎＦＥＴセル２００は、非対称アクティブゲート／ダミーゲートレイアウトを有し、その理由は、アクティブゲート２３２のアクティブゲート幅Ｗ７が、隣接するダミーゲート２４２のダミーゲート幅Ｗ６よりも大きいからである。増大したアクティブゲート幅Ｗ７を有することによって、アクティブゲート２３２は、チャネル領域２３６に対する制御の改善をもたらす。この改善されたゲート制御によって、図１に示したＦｉｎＦＥＴセル１００など、対称アクティブゲート／ダミーゲートレイアウトのＦＥＴセルのアクティブゲートによってもたらされるゲート制御と比較して、ＦｉｎＦＥＴ２０２におけるサブスレッショルドリーク電流が減少し、ドレインエピタキシャル領域２２２の理想的でない成長によって引き起こされるサブスレッショルドリーク電流の増大の少なくとも一部が無効になる。
【００２６】
しかしながら、アクティブゲート幅Ｗ７を増大することによって、アクティブゲート２３２とダミーゲート２４２との間の距離Ｄ６が低減し、それによって、ドレインエピタキシャル領域２２２のエピタキシャル成長と、ドレインエピタキシャル領域２２２へのドレイン２１８の注入とが妨害され得る。具体的には、距離Ｄ６を低減することで、基板２０４中で材料を配設、エッチング、注入、または別法により形成するために、アクティブゲート２３２とダミーゲート２４２との間の必要な空間が設けられないことがある。この点について、例示的な態様では、ダミーゲート２４２のダミーゲート幅Ｗ６は、ゲート幅マージン、すなわち、アクティブゲート幅Ｗ７とダミーゲート幅Ｗ６との間の差だけ、アクティブゲート幅Ｗ７よりも小さく形成される。ダミーゲート幅Ｗ６を縮小することによって、現在の作製プロセス、たとえば、図１に示したＦｉｎＦＥＴセル１００を作製するために使用される作製プロセスによる、ドレインエピタキシャル領域２２２の形成が可能になる。さらに、ダミーゲート幅Ｗ６を縮小することによって、ドレインコンタクト２５０とダミーゲート２４２との間の距離Ｄ５、および、ダミーゲート２４２と隣接するドレインコンタクト２５０との間の分離２６０が増大し、したがって、ＦｉｎＦＥＴ２０２をダミーゲート２４２からさらに分離させ、それによって、ダミーゲート２４２を通したリーク電流を減少させる。さらに、アクティブゲート幅Ｗ７の増大が、ダミーゲート幅Ｗ６の縮小に一致する一態様では、アクティブゲート２３２およびダミーゲート２４２に対する、ドレインコンタクト２５０の分離マージン（すなわち、距離Ｄ５と距離Ｄ４との間の差）は、ゲート幅マージン、すなわち、アクティブゲート幅Ｗ７とダミーゲート幅Ｗ６との間の差の約半分である。具体的には、アクティブゲート幅Ｗ７の増大は、アクティブゲート２３２を、ソースコンタクト２４８およびドレインコンタクト２５０に向かって等しく拡大する。したがって、アクティブゲート２３２とドレインコンタクト２５０との間の距離Ｄ４は、ドレインコンタクト２５０に向かうアクティブゲート幅Ｗ７の増大だけ低減される。したがって、アクティブゲート２３２とドレインコンタクト２５０との間の距離Ｄ４は、アクティブゲート幅Ｗ７の増大の半分だけ低減される。
【００２７】
具体的には、ＦｉｎＦＥＴセル１００のための図１に示したレイアウトなど、対称アクティブゲート／ダミーゲートレイアウトでは、アクティブゲート幅Ｗ１がいくつかのファクタによって制限される。たとえば、アクティブゲート１０４のアクティブゲート幅Ｗ１は、ＦｉｎＦＥＴセル１００の全体の幅Ｗ３が、基板１１２中のソースエピタキシャル領域１０８およびドレインエピタキシャル領域１１０の配設を可能にするために必要とされた、アクティブゲート幅Ｗ１と、ダミーゲート１３４の幅Ｗ４と、アクティブゲート１０４とダミーゲート１３４との間の距離Ｄ３とを用いて、アクティブゲート１０４を形成しなければならないことによって制限される。したがって、ＦｉｎＦＥＴセル１００のための図１に示したレイアウトなど、対称アクティブゲート／ダミーゲートレイアウトにおけるゲート制御は、アクティブゲート幅Ｗ１がなり得る最大幅によって制限される。しかしながら、本出願のＦｉｎＦＥＴセル２００の非対称アクティブゲート／ダミーゲートレイアウトでは、アクティブゲート２３２のアクティブゲート幅Ｗ７は、隣接するダミーゲート２４２のダミーゲート幅Ｗ６よりも大きく形成され、したがって、図１に示したＦｉｎＦＥＴセル１００のほぼ同じ幅Ｗ３である幅Ｗ８を有しながら、ゲート制御を増大させる。
【００２８】
追加として、低減されたダミーゲート幅Ｗ６を有することによって、ＦｉｎＦＥＴセル２００が、アクティブゲート２３２の増大したアクティブゲート幅Ｗ７を有するときでも、ＦｉｎＦＥＴセル２００が、図１に示したＦｉｎＦＥＴセル１００の幅Ｗ３と同様である幅Ｗ８を維持することが可能になる。具体的には、一態様では、ダミーゲート２４２の幅Ｗ６は、アクティブゲート幅Ｗ７が増大される同じ量だけ縮小され得る。これによって、ＦｉｎＦＥＴセル２００のアクティブゲート２３２とダミーゲート２４２との間の距離Ｄ６が、図１に示したＦｉｎＦＥＴセル１００のアクティブゲート１０４とダミーゲート１３４との間の距離Ｄ３と同様またはほぼ同じであるように設けられることになる。また、これによって、ＦｉｎＦＥＴセル２００の幅Ｗ８が、図１に示したＦｉｎＦＥＴセル１００の幅Ｗ３と同様またはほぼ同じであるように設けられ得る。ダミーゲート２４２の幅Ｗ６を低減することによって、ダミーゲート２４２と隣接するドレインコンタクト２５０との間の距離Ｄ５を増大し、したがって、ダミーゲート２４２とドレインコンタクト２５０との間の短絡の危険性を低減することができる。したがって、ＦｉｎＦＥＴセル２００は、図１に示したＦｉｎＦＥＴセル１００を作製するために使用される同様の作製方法を使用して作製され得る。
【００２９】
上記で説明した例示的な態様では、ゲート幅マージンは、一例として、少なくとも２ｎｍとして定義された。さらなる一例として、アクティブゲート幅Ｗ７は約１５ｎｍとして、ダミーゲート幅Ｗ６は約１３ｎｍとして定義され、約２ｎｍであるゲート幅マージンがもたらされた。さらなる一例では、約３ｎｍであるゲート幅マージンをもたらすために、アクティブゲート幅Ｗ７は約１７ｎｍであり得、ダミーゲート幅Ｗ６は約１４ｎｍであり得る。別の態様では、ゲート幅マージンは、たとえば、少なくとも４ｎｍであり得る。したがって、たとえば、約４ｎｍであるゲート幅マージンをもたらすために、アクティブゲート幅Ｗ７は約１８ｎｍであり得、ダミーゲート幅Ｗ６は約１４ｎｍであり得る。より大きいゲート幅マージンを有することによって、ゲート幅マージンのない実装形態よりも増大したゲート制御がもたらされ、その理由は、より大きいアクティブゲート幅Ｗ７が、チャネル領域２３６上で増大した電界（図示せず）、およびしたがって、チャネル領域２３６に対する制御の増大を生じるからである。さらに、より大きいゲート幅マージンを有することによって、ゲート幅マージンのない実装形態よりも、ダミーゲート２４２を通したリーク電流が減少し、その理由は、より狭いダミーゲート幅Ｗ６によって、ダミーゲート２４２と隣接するドレインコンタクト２５０との間の分離２６０の増大が生じ、したがって、ＦｉｎＦＥＴ２０２がダミーゲート２４２からさらに分離され、それによって、ダミーゲート２４２を通したリーク電流が減少するからである。
【００３０】
図２におけるＦｉｎＦＥＴセル２００など、隣接する非対称アクティブゲート／ダミーゲート幅レイアウトを採用するＦｉｎＦＥＴセルは、任意の所望の作製プロセスに従って作製され得る。たとえば、図３は、図２における隣接する非対称アクティブゲート／ダミーゲート幅レイアウトを採用する例示的なＦｉｎＦＥＴセル２００を作製するための、例示的なプロセス３００を示すフローチャートである。プロセス３００におけるステップを、それぞれ図４Ａ〜図４Ｆに示す。図４Ａ〜図４Ｆは、以下で説明する図３におけるプロセス３００における例示的なステップとして参照される。
【００３１】
図２に示すＦｉｎＦＥＴセル２００を作製するための第１の例示的なステップは、基板２０４中に配設されたＳＤＢ２２８を形成することを含む（図３におけるブロック３０２）。この点について、図４Ａは、ＳＤＢ２２８が基板２０４中に形成されている段階４００（１）を示す。たとえば、基板２０４中にＳＤＢ２２８を形成することは、たとえば、ＳＤＢ２２８をシャロートレンチ分離（ＳＴＩ）酸化物２４０として形成するために、基板２０４上で凹部４０２をエッチングすること、および、酸化物などの絶縁材料を堆積させることによって実行され得る。ＳＤＢ２２８を形成することは、たとえば、基板２０４の上面２０８と面一のＳＤＢ２２８の上面４０４を形成するために、化学機械平坦化（ＣＭＰｓ）を使用して、ＳＤＢ２２８を研磨することをさらに含み得る。
【００３２】
図２に示すＦｉｎＦＥＴセル２００を作製するための第２の例示的なステップは、基板２０４上にアクティブゲート幅Ｗ７のアクティブゲート２３２を形成することを含む（図３におけるブロック３０４）。図２に示すＦｉｎＦＥＴセル２００を作製するための第３の例示的なステップは、ＳＤＢ２２８の上方に、およびアクティブゲート２３２に隣接して、ダミーゲート幅Ｗ６のダミーゲート２４２を形成することを含む。ダミーゲート幅Ｗ６は、非対称ゲート幅レイアウトを形成するために、アクティブゲート幅Ｗ７よりもゲート幅マージンだけ小さく形成される（図３におけるブロック３０６）。この点について、図４Ｂは、アクティブゲート幅Ｗ７のアクティブゲート２３２が基板２０４上に形成されている段階４００（２）を示す。段階４００（２）は、ダミーゲート幅Ｗ６のダミーゲート２４２がＳＤＢ２２８の上方に形成されている場合をさらに示す。アクティブゲート２３２およびダミーゲート２４２を形成することは、ポリシリコン（ＰｏｌｙＳｉ）層およびハードマスク（ＨＭ）層を配設すること、ならびに、ポリシリコン層およびハードマスク層をエッチングすることによって実行され得る。アクティブゲート２３２およびダミーゲート２４２を形成することは、スペーサ層４０６および４０８を堆積させて、ゲート電極ピラー４１０を形成すること、ならびに、スペーサ層４１２および４１４を堆積させて、ゲート電極ピラー４１６を形成することをさらに含み得る。ゲート電極ピラー４１０および４１６は、それぞれアクティブゲート２３２およびダミーゲート２４２に対応する。
【００３３】
図２に示すＦｉｎＦＥＴセル２００を作製するための第４の例示的なステップは、アクティブゲート２３２に隣接して、基板２０４中にＦｉｎＦＥＴ２０２のソースエピタキシャル領域２１４を形成すること、および、基板２０４の上面２０８から深さＤＰ１において、ソースエピタキシャル領域２１４中にソース２１０を注入することを含む（図３におけるブロック３０８）。図２に示すＦｉｎＦＥＴセル２００を作製するための第５の例示的なステップは、アクティブゲート２３２とダミーゲート２４２との間で、ＳＤＢ２２８に隣接して、基板２０４中にドレインエピタキシャル領域２２２を形成することであって、ドレインエピタキシャル領域２２２の一部分がＳＤＢ２２８と接触していること、および、深さＤＰ１よりも大きい、基板２０４の上面２０８からの深さＤＰ２において、ドレインエピタキシャル領域２２２中にドレイン２１８を注入することを含む（図３におけるブロック３１０）。この点について、図４Ｃは、それぞれソースエピタキシャル領域２１４およびドレインエピタキシャル領域２２２を堆積させるための、基板２０４上の凹部４１８および凹部４２０のエッチングが、基板２０４上で実行されている段階４００（３）を示す。
【００３４】
さらに、図４Ｄは、それぞれ、凹部４１８および４２０上のソースエピタキシャル領域２１４およびドレインエピタキシャル領域２２２の堆積が実行されている段階４００（４）を示す。段階４００（４）は、特に、ドレインエピタキシャル領域２２２が不均一に成長することを示す。この不均一な成長は、ドレインエピタキシャル領域２２２のファセット２２４と、ＳＤＢ２２８のファセット２２６との間のファセット不整合に起因する。このファセット２２４、２２６の不整合は、ＳＤＢ２２８のファセット２２６の近くのドレインエピタキシャル領域２２２の成長を妨害する。したがって、ドレインエピタキシャル領域２２２の成長は、ＳＤＢ２２８のファセット２２６の近くで、ＳＤＢ２２８のファセット２２６から離れたドレインエピタキシャル領域２２２の成長よりも遅く、およびしたがって低くなる。したがって、ドレインエピタキシャル領域２２２は、ＳＤＢ２２８の近くでより低く、アクティブゲート２３２の近くでより高い、平坦でない上面２３０を有する。
【００３５】
さらに、図４Ｅは、それぞれ、ソースエピタキシャル領域２１４およびドレインエピタキシャル領域２２２中のソース２１０およびドレイン２１８の注入が実行されている段階４００（５）を示す。図４Ｅは、ソース２１０が、基板２０４の上面２０８から深さＤＰ１において注入されることを示す。図４Ｅは、ドレイン２１８が、深さＤＰ１よりもソース／ドレインインプラントマージン２５６だけ大きい、基板２０４の上面２０８からの深さＤＰ２において注入されることをさらに示す。これらの注入は、たとえば、イオン注入によって実行され得る。ドレイン２１８のより深い注入は、ドレインエピタキシャル領域２２２の不均一な成長の結果である。具体的には、注入は、たとえば、ソースエピタキシャル領域２１４およびドレインエピタキシャル領域２２２上で等しく実行される時間ベースのプロセスに基づいて実行される。ドレインエピタキシャル領域２２２の不均一な成長は、上面２３０が、部分的に、ソースエピタキシャル領域２１４の上面４２２よりも低くなることを引き起こし、それによって、ドレイン２１８の注入に、ソース２１０と比較してより深いドレイン２１８を生じさせる。
【００３６】
図２に示すＦｉｎＦＥＴセル２００を作製するための第６の例示的なステップは、ソース２１０とドレイン２１８との間で、基板２０４中にＦｉｎＦＥＴ２０２のチャネル領域２３６を形成することを含む（図３におけるブロック３１２）。この点について、図４Ｅに示す段階４００（５）は、チャネル領域２３６を示し、チャネル領域２３６は、ソース２１０とドレイン２１８との間で、基板２０４中に形成され、たとえば、電圧（図示せず）がアクティブゲート２３２に印加されるとき、アクティブ化される。
【００３７】
図２に示すＦｉｎＦＥＴセル２００を作製するための第７の例示的なステップは、アクティブゲート２３２に隣接して、ソースエピタキシャル領域２１４上にソースコンタクト２４８を配設すること、および、アクティブゲート２３２とダミーゲート２４２との間で、ドレインエピタキシャル領域２２２上にドレインコンタクト２５０を配設することであって、ドレインコンタクト２５０が、隣接するアクティブゲート２３２から距離Ｄ４だけ分離され、隣接するダミーゲート２４２から距離Ｄ５だけ分離されることを含む。この点について、図４Ｆは、断面図において第７のステップの段階４００（６）を示す。段階４００（６）は、アクティブゲート２３２に隣接して、ソースエピタキシャル領域２１４上に配設されたソースコンタクト２４８を示す。段階４００（６）は、アクティブゲート２３２とダミーゲート２４２との間で、ドレインエピタキシャル領域２２２上に配設された、ドレインコンタクト２５０をさらに示す。前に説明したように、増大したアクティブゲート幅Ｗ７および低減したダミーゲート幅Ｗ６は、距離Ｄ５が距離Ｄ４よりも大きくなることを生じる。これによって、ダミーゲート２４２からのＦｉｎＦＥＴ２０２の分離を向上させ、それによって、ダミーゲート２４２を通したリーク電流を減少させる。
【００３８】
他の態様では、リーク電流を低減するためのゲート制御の増大を促進することができる、隣接する非対称アクティブゲート／ダミーゲート幅レイアウトを採用する例示的なＦｉｎＦＥＴを含む、例示的なＦｉｎＦＥＴセルはまた、基板を設けるための手段を含み得る。基板を設けるための手段の一例を、図２および図４Ａ〜図４Ｆにおいて基板２０４として示す。ＦｉｎＦＥＴセルはまた、基板を設けるための手段中に配設された、ソースを設けるための手段と、基板を設けるための手段中に配設された、ドレインを設けるための手段と、ソースを設けるための手段とドレインを設けるための手段との間に形成された、アクティブゲート幅のアクティブゲートを設けるための手段とを備える、ＦＥＴデバイスを設けるための手段を含み得る。ＦＥＴデバイスを設けるためのそのような手段の一例を、図２においてＦｉｎＦＥＴ２０２として示す。アクティブゲートを設けるための手段の一例を、図２および図４Ｂ〜図４Ｆにおいて示すアクティブゲート２３２として示す。ＦｉｎＦＥＴセルはまた、ＦＥＴデバイスを設けるための手段の、ソースを設けるための手段およびドレインを設けるための手段のうちの１つに隣接して、基板を設けるための手段中に配設された、ディフュージョンブレークを設けるための手段を備える、基板を設けるための手段中に配設された、分離構造を設けるための手段を含み得る。分離構造を設けるための手段は、アクティブゲートを設けるための手段に隣接して、ディフュージョンブレークを設けるための手段の上方に形成された、ダミーゲート幅のダミーゲートを設けるための手段をさらに備える。分離構造を設けるためのそのような手段の一例を、図２において示す分離構造２３８として示す。
【００３９】
本明細書で開示する態様による、隣接する非対称アクティブゲート／ダミーゲート幅レイアウトを採用するＦＥＴデバイスは、任意のプロセッサベースデバイスにおいて設けられ、またはそれに組み込まれ得る。この例には、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、スマートフォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、および自動車が含まれる。
【００４０】
この点について、図５は、図２に示す例示的なＦｉｎＦＥＴセル２００を含み得る、例示的なプロセッサベースシステム５００のブロック図である。この例では、プロセッサベースシステム５００は、１つまたは複数のプロセッサ５０４を各々が含む、１つまたは複数のＣＰＵ５０２を含む。プロセッサベースシステム５００は、システムオンチップ（ＳｏＣ）５０６として設けられ得る。ＣＰＵ５０２は、一時的に記憶されたデータに迅速にアクセスするために、プロセッサ５０４に結合されたキャッシュメモリ５０８を有する場合がある。ＣＰＵ５０２は、システムバス５１０に結合され、プロセッサベースシステム５００内に含まれるマスタデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、ＣＰＵ５０２は、システムバス５１０を介してアドレス情報、制御情報、およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、ＣＰＵ５０２は、スレーブデバイスの一例として、メモリシステム５１４内のメモリコントローラ５１２にバストランザクション要求を通信することができる。図５には示さないが、複数のシステムバス５１０を設けることができ、各システムバス５１０は異なるファブリックを構成する。この例では、メモリコントローラ５１２は、メモリシステム５１４の中のメモリアレイ５１６にメモリアクセス要求を与えるように構成される。
【００４１】
他のデバイスがシステムバス５１０に接続され得る。図５に示すように、これらのデバイスは、例として、メモリシステム５１４、１つまたは複数の入力デバイス５１８、１つまたは複数の出力デバイス５２０、１つまたは複数のネットワークインターフェースデバイス５２２、ならびに１つまたは複数のディスプレイコントローラ５２４を含み得る。入力デバイス５１８は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む、任意のタイプの入力デバイスを含み得る。出力デバイス５２０は、限定はしないが、オーディオ、ビデオ、他の視覚的インジケータなどを含む、任意のタイプの出力デバイスを含み得る。ネットワークインターフェースデバイス５２２は、ネットワーク５２６との間のデータの交換を可能にするように構成された任意のデバイスであり得る。ネットワーク５２６は、限定はしないが、ワイヤードネットワークまたはワイヤレスネットワーク、プライベートネットワークまたは公衆ネットワーク、ローカルエリアネットワーク（ＬＡＮ）、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、ＢＬＵＥＴＯＯＴＨ（登録商標）ネットワーク、およびインターネットを含む、任意のタイプのネットワークであり得る。ネットワークインターフェースデバイス５２２は、任意のタイプの所望の通信プロトコルをサポートするように構成され得る。
【００４２】
ＣＰＵ５０２はまた、１つまたは複数のディスプレイ５２８に送られる情報を制御するために、システムバス５１０を介してディスプレイコントローラ５２４にアクセスするように構成され得る。ディスプレイコントローラ５２４は、１つまたは複数のビデオプロセッサ５３０を介して表示されるべき情報をディスプレイ５２８に送り、１つまたは複数のビデオプロセッサ５３０は、表示されるべき情報をディスプレイ５２８に適したフォーマットになるように処理する。ディスプレイ５２８は、限定はしないが、陰極線管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイなどを含む任意のタイプのディスプレイを含み得る。
【００４３】
図６は、限定はしないが、図２におけるＦｉｎＦＥＴセル２００を含む、隣接する非対称アクティブゲート／ダミーゲート幅レイアウトを採用する例示的なＦｉｎＦＥＴを含む、ＦｉｎＦＥＴセルが含まれ得る、ＲＦ構成要素を含み得る、ワイヤレス通信デバイス６００の一例を示す。この点について、隣接する非対称アクティブゲート／ダミーゲート幅レイアウトを採用する例示的なＦｉｎＦＥＴを含む、ＦｉｎＦＥＴセルを含む、ワイヤレス通信デバイス６００は、集積回路（ＩＣ）６０６中に設けられ得る。ワイヤレス通信デバイス６００は、例として、上記のデバイスのうちのいずれかを含んでもよく、またはその中に設けられてもよい。図６に示すように、ワイヤレス通信デバイス６００は、トランシーバ６０４とデータプロセッサ６０８とを含む。データプロセッサ６０８は、データおよびプログラムコードを記憶するためのメモリ（図示せず）を含み得る。トランシーバ６０４は、双方向通信をサポートする送信機６１０と受信機６１２とを含む。一般に、ワイヤレス通信デバイス６００は、任意の数の通信システム向けおよび周波数バンド向けに、任意の数の送信機および／または受信機を含んでもよい。トランシーバ６０４の全部または一部は、１つまたは複数のアナログＩＣ、ＲＦ  ＩＣ（ＲＦＩＣ）、混成信号ＩＣなどの上に実装され得る。
【００４４】
送信機６１０または受信機６１２は、スーパーヘテロダインアーキテクチャまたは直接変換アーキテクチャを用いて実装され得る。スーパーヘテロダインアーキテクチャでは、信号は、受信機６１２に関して、複数の段においてＲＦとベースバンドとの間で、たとえば、１つの段においてＲＦから中間周波数（ＩＦ）に、次いで、別の段においてＩＦからベースバンドに周波数変換される。直接変換アーキテクチャでは、信号は、１つの段において、ＲＦとベースバンドとの間で周波数変換される。スーパーヘテロダインアーキテクチャおよび直接変換アーキテクチャは、異なる回路ブロックを使用すること、および／または異なる要件を有することがある。図６におけるワイヤレス通信デバイス６００では、送信機６１０および受信機６１２は、直接変換アーキテクチャを用いて実装される。
【００４５】
送信経路では、データプロセッサ６０８は、送信されるべきデータを処理し、ＩおよびＱアナログ出力信号を送信機６１０に提供する。例示的なワイヤレス通信デバイス６００では、データプロセッサ６０８は、データプロセッサ６０８によって生成されるデジタル信号を、さらなる処理のために、ＩおよびＱアナログ出力信号、たとえば、ＩおよびＱ出力電流へと変換するための、デジタルアナログ変換器（ＤＡＣ）６１４（１）および６１４（２）を含む。
【００４６】
送信機６１０内で、低域フィルタ６１６（１）、６１６（２）が、それぞれ、ＩおよびＱアナログ出力信号をフィルタ処理して、前のデジタルアナログ変換によって引き起こされた不要なイメージを除去する。増幅器（ＡＭＰ）６１８（１）、６１８（２）は、それぞれ、低域フィルタ６１６（１）、６１６（２）からの信号を増幅し、ＩおよびＱベースバンド信号を供給する。アップコンバータ６２０は、送信（ＴＸ）局部発振器（ＬＯ）信号生成器６２２から混合器６２４（１）、６２４（２）を通るＩおよびＱ  ＴＸ  ＬＯ信号で、ＩおよびＱベースバンド信号をアップコンバートして、アップコンバートされた信号６２６を提供する。フィルタ６２８は、アップコンバートされた信号６２６をフィルタ処理して、周波数アップコンバージョンによって引き起こされた不要なイメージ、ならびに受信周波数バンドの中の雑音を除去する。電力増幅器（ＰＡ）６３０は、所望の出力電力レベルを取得するために、フィルタ６２８からのアップコンバートされた信号６２６を増幅して、送信ＲＦ信号を提供する。送信ＲＦ信号は、デュプレクサまたはスイッチ６３２を通して経路指定され、アンテナ６３４を介して送信される。
【００４７】
受信経路では、アンテナ６３４は、基地局によって送信された信号を受け取り、受信ＲＦ信号を提供し、受信ＲＦ信号は、デュプレクサまたはスイッチ６３２を通して経路指定され、低雑音増幅器（ＬＮＡ）６３６に提供される。デュプレクサまたはスイッチ６３２は、ＲＸ信号がＴＸ信号から隔離されるように、特定のＲＸ−ＴＸデュプレクサ周波数分離で動作するように設計される。受信ＲＦ信号は、ＬＮＡ６３６によって増幅され、フィルタ６３８によってフィルタ処理されて、所望のＲＦ入力信号が取得される。ダウンコンバージョン混合器６４０（１）、６４０（２）は、フィルタ６３８の出力を、受信（ＲＸ）ＬＯ信号生成器６４２からのＩおよびＱ  ＲＸ  ＬＯ信号（すなわち、ＬＯ＿ＩおよびＬＯ＿Ｑ）と混合し、ＩおよびＱベースバンド信号を生成する。ＩおよびＱベースバンド信号は、増幅器（ＡＭＰ）６４４（１）、６４４（２）によって増幅され、低域フィルタ６４６（１）、６４６（２）によってさらにフィルタ処理されて、ＩおよびＱアナログ入力信号が取得され、ＩおよびＱアナログ入力信号はデータプロセッサ６０８に提供される。この例では、データプロセッサ６０８は、データプロセッサ６０８によってさらに処理するために、アナログ入力信号をデジタル信号へと変換するためのアナログデジタル変換器（ＡＤＣ）６４８（１）、６４８（２）を含む。
【００４８】
図６におけるワイヤレス通信デバイス６００では、ＴＸ  ＬＯ信号生成器６２２が、周波数アップコンバージョンに使用されるＩおよびＱ  ＴＸ  ＬＯ信号を生成する一方で、ＲＸ  ＬＯ信号生成器６４２が、周波数ダウンコンバージョンに使用されるＩおよびＱ  ＲＸ  ＬＯ信号を生成する。各ＬＯ信号は、特定の基本周波数を有する周期信号である。送信（ＴＸ）位相ロックループ（ＰＬＬ）回路６５０は、データプロセッサ６０８からタイミング情報を受け取り、ＴＸ  ＬＯ信号生成器６２２からのＴＸ  ＬＯ信号の周波数および／または位相を調整するために使用される制御信号を生成する。同様に、受信（ＲＸ）位相ロックループ（ＰＬＬ）回路６５２は、データプロセッサ６０８からタイミング情報を受け取り、ＲＸ  ＬＯ信号生成器６４２からのＲＸ  ＬＯ信号の周波数および／または位相を調整するために使用される制御信号を生成する。
【００４９】
当業者は、本明細書で開示する態様に関して説明する様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムが、電子ハードウェア、メモリ内もしくは別のコンピュータ可読媒体内に記憶され、プロセッサもしくは他の処理デバイスによって実行される命令、または両方の組合せとして実装され得ることをさらに諒解されよう。本明細書で説明するマスタデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路（ＩＣ）、またはＩＣチップにおいて採用され得る。本明細書で開示するメモリは、任意のタイプおよびサイズのメモリであってよく、任意のタイプの所望の情報を記憶するように構成され得る。この互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記では概してそれらの機能性に関して説明した。そのような機能性がどのように実装されるのかは、特定の適用例、設計選択、および／またはシステム全体に課される設計制約によって決まる。当業者は、特定の適用例ごとに様々な方式で記載の機能を実装してもよいが、そのような実装の決定が、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
【００５０】
本明細書で開示する態様に関して説明する様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明する機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。プロセッサは、マイクロプロセッサであってもよいが、代替としてプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実装され得る。
【００５１】
本明細書で開示する態様は、ハードウェアにおいて具現化されてもよく、かつハードウェア内に記憶され、たとえば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野において知られている任意の他の形態のコンピュータ可読媒体の中に存在し得る命令において具現化されてもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取るとともに記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体は、プロセッサと一体である場合がある。プロセッサおよび記憶媒体は、ＡＳＩＣの中に存在する場合がある。ＡＳＩＣは、リモート局の中に存在する場合がある。代替として、プロセッサおよび記憶媒体は、個別構成要素としてリモート局、基地局、またはサーバの中に存在する場合がある。
【００５２】
本明細書の例示的な態様のいずれかで説明した動作ステップが、例示および説明を提供するために記載されていることにも留意されたい。説明する動作は、図示のシーケンス以外の多数の異なるシーケンスにおいて実行される場合がある。さらに、単一の動作ステップにおいて説明する動作は、実際にはいくつかの異なるステップにおいて実行される場合がある。さらに、例示的な態様において説明する１つまたは複数の動作ステップは、組み合わせられる場合がある。フローチャート図に示した動作ステップは、当業者には容易に明らかであるように、多数の異なる変更を受ける場合があることを理解されたい。当業者であれば、様々な異なる技術および技法のいずれかを使用して情報および信号が表され得ることも理解するであろう。たとえば、上記の説明全体にわたって参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表される場合がある。
【００５３】
本開示のこれまでの説明は、任意の当業者が本開示を作製または使用できるようにするために提供される。本開示の様々な変更が当業者に容易に明らかになり、本明細書で定義する一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明した例および設計に限定されるものでなく、本明細書で開示した原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
【符号の説明】
【００５４】
２００  ＦｉｎＦＥＴセル
２０２  ＦｉｎＦＥＴ
２０４  基板
２０６  本体
２０８、２１６、２３０、４０４、４２２  上面
２１０  ソース
２１４  ソースエピタキシャル領域、エピタキシャル領域
２１８  ドレイン
２２２  ドレインエピタキシャル領域、エピタキシャル領域
２２４、２２６  ファセット
２２８  シングルディフュージョンブレーク（ＳＤＢ）、ＳＤＢ
２３２  アクティブゲート
２３６  チャネル領域
２３８  分離構造
２４０  シャロートレンチ分離（ＳＴＩ）酸化物
２４２  ダミーゲート
２４８  ソースコンタクト
２５０  ドレインコンタクト
２５６  ソース／ドレインインプラントマージン
２６０  分離
４００（１）、４００（２）、４００（３）、４００（４）、４００（５）、４００（６）  段階
４０２、４１８、４２０  凹部
４０６、４０８、４１２、４１４  スペーサ層
４１０、４１６  ゲート電極ピラー
５００  プロセッサベースシステム
５０２  ＣＰＵ
５０４  プロセッサ
５０６  システムオンチップ（ＳｏＣ）
５０８  キャッシュメモリ
５１０  システムバス
５１２  メモリコントローラ
５１４  メモリシステム
５１６  メモリアレイ
５１８  入力デバイス
５２０  出力デバイス
５２２  ネットワークインターフェースデバイス
５２４  ディスプレイコントローラ
５２６  ネットワーク
５２８  ディスプレイ
５３０  ビデオプロセッサ
６００  ワイヤレス通信デバイス
６０４  トランシーバ
６０６  集積回路（ＩＣ）
６０８  データプロセッサ
６１０  送信機
６１２  受信機
６１４（１）、６１４（２）  デジタルアナログ変換器（ＤＡＣ）
６１６（１）、６１６（２）、６４６（１）、６４６（２）  低域フィルタ
６１８（１）、６１８（２）、６４４（１）、６４４（２）  増幅器（ＡＭＰ）
６２０  アップコンバータ
６２２  送信（ＴＸ）局部発振器（ＬＯ）信号生成器、ＴＸ  ＬＯ信号生成器
６２４（１）、６２４（２）  混合器
６２６  アップコンバートされた信号
６２８、６３８  フィルタ
６３０  電力増幅器（ＰＡ）
６３２  デュプレクサまたはスイッチ
６３４  アンテナ
６３６  低雑音増幅器（ＬＮＡ）、ＬＮＡ
６４０（１）、６４０（２）  ダウンコンバージョン混合器
６４２  受信（ＲＸ）ＬＯ信号生成器、ＲＸ  ＬＯ信号生成器
６４８（１）、６４８（２）  アナログデジタル変換器（ＡＤＣ）
６５０  送信（ＴＸ）位相ロックループ（ＰＬＬ）回路
６５２  受信（ＲＸ）位相ロックループ（ＰＬＬ）回路
【図１】
2019525480.tif 000003
【図２】
2019525480.tif 000004
【図３】
2019525480.tif 000005
【図４Ａ】
2019525480.tif 000006
【図４Ｂ】
2019525480.tif 000007
【図４Ｃ】
2019525480.tif 000008
【図４Ｄ】
2019525480.tif 000009
【図４Ｅ】
2019525480.tif 000010
【図４Ｆ】
2019525480.tif 000011
【図５】
2019525480.tif 000012
【図６】
2019525480.tif 000013
【国際調査報告】
2019525480.tif 000014
2019525480.tif 000015
2019525480.tif 000016