(57)【要約】【解決手段】固相拡散接合を用いてＩＣ（またはチップ）とファインピッチ回路とを接続するための接合構造を備えた、半導体パッケージまたはsystem-on-flexパッケージの製造方法を開示する。基板の上に、複数のトレースを形成する。複数のトレースは、それぞれ、５つの異なる導電性材料を有する。５つの異なる導電性材料は、異なる融点および塑性変形特性を有するとともに、チップの拡散接合と、受動部品のはんだ付けとの双方について最適化されている。【選択図】図３
2019535117.tif 000002
【特許請求の範囲】
【請求項１】
フレキシブル基板と、
前記フレキシブル基板上に形成された複数のトレースと、
前記基板上に、前記複数のトレースのうちの少なくとも１つを用いた拡散接合を介して実装された少なくとも１つのダイと、
を備え、
前記複数のトレースは、それぞれ、少なくとも５つの異なる導電性材料を有し、
前記少なくとも５つの異なる導電性材料は、異なる融点および塑性変形特性を有するとともに、拡散接合と、受動部品のはんだ付けとの双方について最適化されている
半導体パッケージ。
【請求項２】
前記拡散接合は、前記ダイに設けられた金メッキバンプまたは金スタッドバンプを介している
請求項１に記載の半導体パッケージ。
【請求項３】
前記各トレースのうちの前記拡散接合に最も近い第１層は、約９９．９％の純度と、約１００ＨＶの硬度と、約０．０３μｍと０．１μｍとの間の厚さと、を有する金を含む
請求項１に記載の半導体パッケージ。
【請求項４】
前記各トレースのうちの前記拡散接合に２番目に最も近い第２層は、９８％を上回る純度（１〜２％のリンを添加）と、約４００と４５０ＨＶとの間の硬度と、約０．０５μｍと０．４μｍとの間の厚さと、を有するパラジウムを含む
請求項３に記載の半導体パッケージ。
【請求項５】
前記各トレースにおける第３層は、約９０％を上回る純度（８〜１０％のリンを含有）と、約５００ＨＶの硬度と、約０．５μｍと５μｍとの間の厚さと、を有するニッケルを含む
請求項４に記載の半導体パッケージ。
【請求項６】
前記各トレースにおける第４層は、９９．９％を上回る純度と、約１００ＨＶの硬度と、約２μｍと１２μｍとの間の厚さと、を有する銅を含む
請求項５に記載の半導体パッケージ。
【請求項７】
前記基板上の前記各トレースの下地層は、約０．０９μｍと０．１１μｍとの間の厚さを有するニッケル−リンを含む
請求項６に記載の半導体パッケージ。
【請求項８】
前記フレキシブル基板は、少なくとも１つの金属層と、誘電材料とを含み、
前記誘電材料は、ポリイミド（ＰＩ）、液晶ポリマー（ＬＣＰ）、ポリエステル（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリテトラフルオロエチレン、エポキシもしくはＢＴを含む積層基板、テフロン（登録商標）、または変性テフロン（登録商標）を含む
請求項１に記載の半導体パッケージ。
【請求項９】
前記半導体パッケージは、スマートフォンデバイスと、タブレットと、ノート型パソコンと、超高解像度テレビと、デスクトップ型コンピュータと、ゲームシステムと、電子セットトップボックスと、サーバと、自動車と、超音波ハンドラと、医療機器と、コンピュータ断層撮影装置と、通信装置と、固定ロケーションデータユニットと、ウェアラブル電子デバイスと、ディスプレイドライバと、ＣＭＯＳイメージセンサと、ベースバンドプロセッサと、電源管理装置と、メモリと、ＣＰＵと、ＧＰＵと、ＡＳＩＣと、ＬＥＤと、ＲＦデバイスと、のうちの少なくとも１つに導入されている
請求項１に記載の半導体パッケージ。
【請求項１０】
フレキシブル基板を設ける工程と、
前記フレキシブル基板上に複数のトレースを形成する工程と、
を含み、
前記形成工程は、
前記フレキシブル基板上に、約１５μｍと３０μｍとの間のピッチを有する複数の銅トレースを電解メッキすることと、
前記複数の銅トレースの上面および側面に、ニッケル−リン層を無電解メッキすることと、
前記ニッケル−リン層の上に、パラジウム層を無電解メッキすることと、
前記パラジウム層の上に、ゴールド層を浸漬メッキすることと
を含む拡散接合用の基板の製造方法。
【請求項１１】
前記銅は、９９．９％を上回る純度と、約１００ＨＶの硬度とを有し、
前記銅を、約２μｍと１２μｍとの間、好ましくは約６μｍの厚さにメッキする
請求項１０に記載の方法。
【請求項１２】
前記ニッケル−リン層の前記無電解メッキに用いる自己触媒Ｎｉ−Ｐ溶液のｐＨ値を、約５．４と６．３との間に維持し、
前記ニッケル−リン層は、約９０％を上回るニッケル純度（８〜１０％のリンを含有）と、約５００ＨＶの硬度と、約０．５μｍと５μｍとの間、好ましくは約１．０μｍの厚さと、を有する
請求項１０に記載の方法。
【請求項１３】
前記無電解メッキに用いるパラジウム溶液のｐＨ値を、約８と８．５との間に維持し、
前記パラジウム層は、９８％を上回る純度（１〜２％のリンを添加）と、約４００と４５０ＨＶとの間の硬度と、約０．０５μｍと０．４μｍとの間、好ましくは約０．０５μｍの厚さと、を有する
請求項１０に記載の方法。
【請求項１４】
前記浸漬メッキに用いる金溶液のｐＨを、約５．６と６．０との間に維持し、
前記ゴールド層は、約１００ＨＶの硬度を有する約９９．９％の純金を含み、約０．０３μｍと０．１μｍとの間、好ましくは約０．０５μｍの厚さを有する
請求項１０に記載の方法。
【請求項１５】
さらに、
前記銅トレースの下地としてのＮｉ−Ｐシード層を形成する工程
を含み、
無電解メッキプロセスを用いて前記Ｎｉ−Ｐシード層を形成し、
前記Ｎｉ−Ｐ層の組成は、Ｎｉ：９６．５〜９７．５ｗｔ％、およびＰ：２．５〜３．５ｗｔ％であり、
前記Ｎｉ−Ｐシード層の厚さは、約０．１μｍと１．０μｍとの間であり、好ましくは約０．１μｍである
請求項１０に記載の方法。
【請求項１６】
さらに、
前記複数のトレースの接合強度を向上させるために、約１８０と２００°Ｃとの間の温度で１と５時間との間、前記Ｎｉ−Ｐシード層のアニール処理を行う工程を含む
請求項１５に記載の方法。
【請求項１７】
さらに、
前記Ｎｉ−Ｐシード層の上にレジストパターンを形成する工程と、
前記レジストによって覆われていない前記Ｎｉ−Ｐシード層の上の前記銅トレースをメッキする工程と、
そののち、前記レジストを剥離する工程と、
そののち、前記銅トレースの非下地としての前記Ｎｉ−Ｐシード層をエッチングにより除去する工程と
を含む
請求項１５に記載の方法。
【請求項１８】
パターン化ドライフィルムレジストまたは液状フォトレジストを用いて、前記レジストパターンを形成する
請求項１７に記載の方法。
【請求項１９】
さらに、
前記Ｎｉ−Ｐシード層の上に第１銅層をメッキする工程と、
前記第１銅層の上にレジストパターンを形成する工程と、
前記レジストによって覆われていない前記第１銅層の上の前記銅トレースをメッキする工程と、
そののち、前記レジストパターンを剥離する工程と、
前記銅トレースによって覆われていない前記第１銅層をエッチングにより除去する工程と、
そののち、前記銅トレースの非下地としての前記Ｎｉ−Ｐシード層をエッチングにより除去する工程と
を含む
請求項１５に記載の方法。
【請求項２０】
基板を設ける工程と、
前記基板上に複数のトレースを形成する工程と、
ダイの表面に金バンプを形成する工程と、
前記金バンプの熱圧着を行うことによって、前記複数のトレースのうちの少なくとも１つのトレースに前記ダイを拡散接合し、これにより前記半導体パッケージを完成させる工程と
を含み、
前記複数のトレースを形成する工程は、
前記基板上に、Ｎｉ−Ｐシード層を無電解メッキすることと、
前記Ｎｉ−Ｐシード層の上に、約１５μｍと３０μｍとの間のピッチと、約７．５μｍの線幅と、約７．５μｍの間隔とを有する複数の銅トレースを電解メッキすることと、
前記複数の銅トレースの上面および側面に、ニッケル−リン層を無電解メッキすることと、
前記ニッケル−リン層の上に、パラジウム層を無電解メッキすることと、
前記パラジウム層の上に、ゴールド層を浸漬メッキすることと
を含む
半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、半導体パッケージの製造に関し、特に、固相拡散接合を用いた半導体パッケージの製造に関する。
【背景技術】
【０００２】
高密度相互配線（HDI: High density interconnect）基板の普及が進んでいる。これは、高機能性および高速化を図りつつ、Ｉ／Ｏポート数を増加させ、かつ装置寸法を減少させるという、市場の需要に呼応するものである。テープ基板は、硬質基板に対し、以下を含めいくつかの代表的な利点がある。
１）高回路密度化しつつ、線幅／間隔の微細化が可能
２）薄型および軽量であること
３）熱的性能のさらなる向上が可能
【０００３】
フリップチップ法は、高Ｉ／Ｏ、相互接続部のピッチの微細化、卓越した電気的および熱的性能などの利益をもたらす主要技術である。フリップチップ法は、Ｉ／Ｏポート数の恒常的な増加に伴い、特定の分野に渡ってその用途を拡大している。ファインピッチ相互配線については、ディスプレイドライバ、ＣＭＯＳイメージセンサ、ベースバンドプロセッサ、電源管理装置などを含め、継続的な需要が存在している。
【０００４】
低コストおよび信頼性の高い相互配線プロセスは、次世紀の先進的な実装を開発する上でキーとなる役割を果たすことが想定される。拡散接合は、金属材料または非金属材料を接合するための方法であり、接合界面における元素間の原子拡散に基づく接合技術である。拡散接合技術においては、基板にＩＣまたはチップを接続するために、コンタクト界面に渡って熱と圧力とを組み合わせて印加する。コンタクト界面は、その一部に変形可能層を有している。変形可能層は、圧力が印加されると塑性変形し、これによりコンタクト界面の温度をより素早く接合温度に到達させ、拡散の度合いを高める働きがある。したがって、強力かつ確実な接合を形成することができる。しかしながら、コンタクト幅が１０μｍ、コンタクト間の間隔が１０μｍ（ミクロン）以下の条件にまで接合ピッチを減少させる場合、いくつかの独立した側面を検討する必要がある。導体としての銅は、優れた導電率および熱導電率を有することから、一般的に好ましい。変形可能層は、必要とされる電気特性を発揮することが求められるほか、各コンタクトに渡りほぼ均一の圧力によって変形する必要がある。また、トレースの接合面の上面幅を十分に確保する必要がある。これは、完全なコンタクト界面を形成し、変形可能層上に適切な表面を形成するためである。接合ピッチがますます厳格化するにつれて、現在の「real to real」による製造能力に基づいてトレースのピッチを２０μｍ未満に減少させるには、既存のセミアディティブ法やサブトラクティブ法では限界がある。具体的には、トレースにおける上面と底面との比を１に維持することは困難である。一般的に、格子の種類および拡散原子の振動周波数に依存する振動数因子をＤｏ、活性化エネルギーをＱ、気体定数をＲ、ケルビンを単位とする温度をＴとした場合、拡散係数Ｄの観点からの拡散率は、Ｄ＝Ｄｏ  ｅｘｐ（−Ｑ／ＲＴ）として定義される。
【０００５】
原子拡散は熱力学的過程であり、材料の温度および拡散率が決定的なパラメータとなる。また、クリープ機構は、材料の流動（material flow）について、拡散接合に求められる、接合界面における完全かつ密接なコンタクトの形成を可能とするものである。したがって、トレースの表面仕上げと、接合温度および荷重の選択とは、拡散接合プロセスを行う際の重要な要因となる。塑性変形、熱伝導率、熱膨張率、接合環境等の他の要因も、接合プロセスに影響を及ぼす。これは、接合温度が高い場合に顕著である。
【０００６】
熱圧着加工（thermo-compression bonding）の予測される用途としては、金バンプを用いたフリップチップ実装が挙げられる。バンプは、スタッドバンプ法や電解金メッキ法を用いて基板上に形成される。チップは、接合プロセスの際に持ち上げられたのち、加熱された基板上のバンプに下向きに配置される。そして、接合コンポーネントが下方への押圧を行うと、金バンプが変形するとともに接合部のパッドとの強固なコンタクトを形成し、これにより純粋な金属間溶接が行われることになる。熱圧着加工を行うには、バンプ当たり約１００Ｎの力を加えつつ３００°Ｃの高接合温度を発生させ、かつ基板とチップとの高い平行度を生じさせることが可能な、フリップチップボンダが必要である。高い接合歩留まりを達成するには、温度および接合力を十分に制御することが求められる。また、半導体材料の損傷を防ぐには、接合力を漸次変化させる必要がある。接合力が過剰な場合、チップのパッシベーションにクラックが生じる可能性があるほか、バンプが過剰変形し、これによりファインピッチアレイのバンプ間にブリッジングが生じる場合もある。さらに、トレースの表面仕上げの選択も、拡散接合プロセスを向上させるために重要である。
【０００７】
米国特許第８，９４０，５８１号（Lee et al.）、米国特許第８，９６７，４５２号（Cheung et al.）、米国特許第８，４４０，５０６号（Roberts et al.）、米国特許第９，１５３，５５１号（Liang et al.）、および米国特許第７，８７８，３８５号（Kumar et al.）は、熱圧着プロセスを開示している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第８９４０５８１号明細書
【特許文献２】米国特許第８９６７４５２号明細書
【特許文献３】米国特許第８４４０５０６号明細書
【特許文献４】米国特許第９１５３５５１号明細書
【特許文献５】米国特許第７８７８３８５号明細書
【発明の開示】
【０００９】
本開示の主な目的は、半導体パッケージの熱圧着加工方法を提供することにある。
【００１０】
本開示の他の目的は、半導体パッケージの熱圧着加工のための改良表面を提供することにある。
【００１１】
本開示の目的によれば、フレキシブル基板と、フレキシブル基板上に形成された複数のトレースと、を備えた半導体パッケージが提供される。各トレースは、少なくとも５つの異なる導電性材料を有し、少なくとも５つの異なる導電性材料は、異なる融点および塑性変形特性を有するとともに、拡散接合と、受動部品のはんだ付けとの双方について最適化されている。基板上には、複数のトレースのうちの少なくとも１つを用いた拡散接合を介して、少なくとも１つのダイが実装されている。
【００１２】
また、本開示の目的によれば、拡散接合用の基板の製造方法が達成される。基板を設ける。以下の工程を用いて、基板上に複数のトレースを形成する。基板上に、約１０μｍと３０μｍとの間のピッチを有する複数の銅トレースを電解メッキする。次に、複数の銅トレースの上面および側面に、ニッケル−リンを無電解メッキする。このニッケル−リン層の上に、パラジウムを無電解メッキし、このパラジウム層の上に、金を浸漬メッキする。完成したトレースは、金バンプを有するダイへの熱圧着加工に適している。また、完成したトレースは、ソルダーバンプへの表面実装にも適している。
【００１３】
また、本開示の目的によれば、半導体パッケージの製造方法が達成される。以下の工程に基づいて、基板上に複数のトレースを形成する。基板上に、Ｎｉ−Ｐシード層を無電解メッキする。
【００１４】
Ｎｉ−Ｐシード層の上に、約１０μｍと３０μｍとの間のピッチと、約７．５μｍの線幅と、約７．５μｍの間隔とを有する複数の銅トレースを電解メッキする。複数の銅トレースの上面および側面に、ニッケル−リン層を無電解メッキする。ニッケル−リン層の上に、パラジウム層を無電解メッキし、このパラジウム層の上に、ゴールド層を浸漬メッキする。ダイの表面に金バンプを形成する。金バンプの熱圧着を行うことによって、複数の銅トレースのうちの少なくとも１つの銅トレースにダイを拡散接合し、これにより半導体パッケージを完成させる。
【図面の簡単な説明】
【００１５】
添付図面は本明細書の要部を構成し、以下を示すものである。
【図１Ａ】本開示の熱圧着加工法を模式的に示す断面図である。
【図１Ｂ】本開示の熱圧着加工法を模式的に示す断面図である。
【図２】本開示のいくつかの好適な実施の形態を模式的に示す断面図である。
【図３】本開示のいくつかの好適な実施の形態を模式的に示す断面図である。
【図４】本開示のいくつかの好適な実施の形態を模式的に示す断面図である。
【図５】本開示のいくつかの好適な実施の形態を模式的に示す断面図である。
【図６】本開示のいくつかの好適な実施の形態を模式的に示す断面図である。
【図７Ａ】本開示の第１の好適な実施の形態に係るプロセスの工程を模式的に示す断面図である。
【図７Ｂ】本開示の第１の好適な実施の形態に係るプロセスの工程を模式的に示す断面図である。
【図７Ｃ】本開示の第１の好適な実施の形態に係るプロセスの工程を模式的に示す断面図である。
【図７Ｄ】本開示の第１の好適な実施の形態に係るプロセスの工程を模式的に示す断面図である。
【図７Ｅ】本開示の第１の好適な実施の形態に係るプロセスの工程を模式的に示す断面図である。
【図８Ａ】本開示の第２の好適な実施の形態に係るプロセスの工程を模式的に示す断面図である。
【図８Ｂ】本開示の第２の好適な実施の形態に係るプロセスの工程を模式的に示す断面図である。
【図８Ｃ】本開示の第２の好適な実施の形態に係るプロセスの工程を模式的に示す断面図である。
【図８Ｄ】本開示の第２の好適な実施の形態に係るプロセスの工程を模式的に示す断面図である。
【図８Ｅ】本開示の第２の好適な実施の形態に係るプロセスの工程を模式的に示す断面図である。
【図８Ｆ】本開示の第２の好適な実施の形態に係るプロセスの工程を模式的に示す断面図である。
【図９】本開示の第１または第２の実施の形態に続く接合工程を模式的に示す断面図である。
【図１０】本開示の第１または第２の実施の形態に続く接合工程を模式的に示す断面図である。
【図１１】本開示の第１または第２の実施の形態に続く接合工程を模式的に示す断面図である。
【図１２】時間および力を一定とした場合における、せん断強度の比較を示すグラフである。
【図１３】接合圧力及び接合時間を一定とした場合における、せん断強度の比較を示すグラフである。
【図１４】接合圧力及び接合温度を一定とした場合における、せん断強度の比較を示すグラフである。
【図１５】本開示の第１の実施の形態における界面接合強度を示すグラフである。
【発明を実施するための最良の形態】
【００１６】
本開示は、固相拡散接合、いわゆる熱圧着加工を用いて半導体パッケージを形成する方法を提供する。極薄のＮｉ−Ｐ成膜物を有する無電解ニッケル／無電解パラジウム／浸漬金（ＥＮＥＰＩＧ）は、既存の電解表面仕上げを置き換える可能性を秘めている。これは、従来技術におけるフリップチップ、銅ピラー、およびはんだ接合相互配線において優れた電気的性能を発揮するからである。本開示は、そのようなＥＮＥＰＩＧプロセスのバリエーションを提供する。このＥＮＥＰＩＧプロセスのバリエーションは、固相拡散接合のための優れた接合構造をもたらすものである。
【００１７】
本開示は、半導体パッケージまたはsystem-on-flexパッケージの製造方法を提供する。この製造方法において、半導体パッケージは、ＩＣ（またはチップ）とファインピッチ回路とを接続するための接合構造を備える。ＩＣ（またはチップ）およびファインピッチ回路は、加熱および押圧されることによって、固相拡散接合の関係を結ぶ。基板は、フリップチップ法を用いてダイに搭載される。接合構造は、基板上の複数のトレースによって構成される。各トレースは、５つの異なる導電性材料を含む。それらの導電性材料は、異なる融点および塑性変形特性を有し、チップの拡散接合と、受動部品またはパッケージのはんだ付けとの双方について最適化されたものである。受動部品は、表面実装技術を用いて、チップ（またはＩＣ）に隣接して実装し得る。各トレースは、Ｎｉ−Ｐシード層制御材料を用いたフルアディティブ法やセミアディティブ法によってメッキされる。本開示のプロセスは、現在の「real to real」による製造能力を用いて、トレースのアスペクト比を１よりも大きい比としつつ、接合ピッチを約１６μｍ未満にまで減少させることが可能である。これらの方法は、信号用金属層基板に限られず、多層フレキシブル基板や折り畳みフレキシブル基板を含む、広範囲に及ぶ用途に適用することができる。
【００１８】
開示する方法は、トレース上に拡散接合を行う工程を組み入れたものであり、様々なデバイスを作製する上で特に有利である。そのようなデバイスとしては、例えば、通信装置、固定ロケーションデータユニット、ウェアラブル電子デバイス、ディスプレイドライバ、ＣＭＯＳイメージセンサ、ベースバンドプロセッサ、電源管理装置、メモリ、ＣＰＵ、ＧＰＵ、およびＡＳＩＣが挙げられる。また、開示する方法は、モバイル、ワイヤレス、消費者向け、コンピュータ関係、医療、工業、および自動車といった技術に対して特に有利である。
【００１９】
図１Ａは、system-on-flexパッケージまたはchip-on-flexパッケージの一例を示す図である。このsystem-on-flexパッケージまたはchip-on-flexパッケージは、フリップチップＩＣ（またはチップ）を備えている。フリップチップＩＣ（またはチップ）は、熱圧着加工を用いてトレース上に接合されるものである。ダイ３０は、その下面に金バンプ３２を有している。図１Ｂは、トレース２４に対する熱圧着加工後のダイ３０を示す図であり、金バンプ３２が圧縮された状態を示している。トレースは、５つの異なる導電性材料を含んでいる。それらの導電性材料は、異なる融点および塑性変形特性を有するとともに、高密度回路と、電気的接続部を設けるための熱圧着加工とに最適化されたものである。金メッキバンプに対する熱圧着加工後のトレースを撮影したＳＥＭ写真によれば、拡散接合部が固相であることが証明されている。
【００２０】
図２は、基板１０に接合されたダイ（またはチップ）３０を含むsystem-on-flexパッケージを示す図である。チップ３０と基板１０との間には、いくつかの電気的接続部２４およびアンダーフィル３６が設けられている。キャピラリーアンダーフィルは、熱圧着加工後に設けられ、チップと基板との間の電気的接続部を保護するものである。また、キャピラリーアンダーフィルは、金バンプとフレキシブル基板との熱膨張率差を補償し、これにより完成品の寿命を延ばすものである。アンダーフィル３６は、フリップチップダイの１以上の側から供給される。場合によっては毛管現象を生じさせるために、複数の供給路からアンダーフィル３６を供給してもよい。トレースは、異なる融点および塑性変形特性を有する、５つの異なる導電性材料を含んでおり、高密度回路と、電気的接続部を設けるための熱圧着加工とに最適化されたものである。
【００２１】
図３は、熱圧着加工を用いた少なくとも１つのフリップチップダイ３０を含むsystem-on-flexパッケージの一例を示す図である。図３において、金バンプ３２と、電気的接続部２４と、キャピラリーアンダーフィル３６とが示されている。電気的接続部２４およびキャピラリーアンダーフィル３６は、チップと基板１０との間に配置されている。受動部品４０は、表面実装技術を用いてチップ（またはＩＣ）に隣接して実装されている。トレース２４に施された表面仕上げは、金バンプ３２を介した良好な拡散接合と、ソルダーバンプ３８を介した良好なはんだ付け性能とが得られるように最適化されている。
【００２２】
図４は、フリップチップパッケージを示す図である。このフリップチップパッケージにおいては、金バンプ３２を介した熱圧着加工を用いて、基板１０のトレース２４上に２つのダイ３０ａおよび３０ｂが実装されている。なお、このように基板上に実装されるダイの数は、任意であってもよい。図４に示すように、ダイとダイとの間の最小ギャップ３９は、約１０μｍ未満の間隔に制御し得る。この場合、フリップチップ接合の制御精度は＋／−２μｍである。
【００２３】
図５は、熱圧着加工プロセスを用いて折り畳みフレキシブル基板に実装されたチップ（またはダイ）の一例を示す図である。少なくとも１つのダイ３０は、熱圧着加工プロセスを用いて基板１０上に実装されている。トレース２４に施された表面仕上げは、金バンプ３２と、基板１０の他の部分においてトレース２４ｂに結合したはんだボールとを介した熱圧着加工が可能となるように最適化されている。基板１０は、スティフナ４２の周囲に折り畳まれている。はんだボール４４は、トレース２４ｂに結合されている。トレース２４ｂは、スティフナ４２の底面に位置する基板の下面に設けられている。
【００２４】
図６は、熱圧着加工を用いた少なくとも１つのフリップチップダイ３０を含むsystem-on-flexパッケージの一例を示す図である。図６において、金バンプ３２と、電気的接続部２４と、キャピラリーアンダーフィル３６とが示されている。電気的接続部２４およびキャピラリーアンダーフィル３６は、チップと基板１０との間に配置されている。ダイ５０は、トレース２４にフリップチップ接合されているとともに、金ボンディングワイヤ５２を用いて他のトレース２４に接合されている。受動部品４０は、表面実装技術を用いてチップ（またはＩＣ）に隣接して実装されている。トレース２４に施された表面仕上げは、金バンプ３２を介した良好な拡散接合と、良好なフリップチップ接合と、ソルダーバンプ３８を介した良好なはんだ付け性能とが得られるように最適化されている。
【００２５】
なお、図１〜図６に示す例や、図示しない他の例は、いずれも本開示のプロセスに基づいて作製することができる。
【００２６】
次に、フルアディティブ法を用いたプロセスを開示する。このフルアディティブプロセスは、フリップチップ実装を対象とした、微細なラインアンドスペースに関する将来の需要を満たすものであり、現在の「real to real」による製造能力を用いて達成することができる。トレース間のインナーリードボンディング（ＩＬＢ）ピッチは、約１０μｍと３０μｍとの間になることが予想され、好ましくは約１５μｍ未満である。この場合、線幅は約７．５μｍ、間隔は約７．５μｍである。
【００２７】
ここで、図７Ａ〜図７Ｅを参照しつつ、本開示のプロセスの第１の好適な実施の形態を詳細に説明する。基板１０は、少なくとも１つの金属層を有する。基板１０は、１つの導電性金属層を有し、または１よりも多い数の導電性金属層を有し得る。また、フレキシブル基板１０は、両面導電性金属層を有し、または２よりも多い数の積層導電性金属層を有し得る。フレキシブル基板における誘電材料は、ポリイミド（ＰＩ）、液晶ポリマー（ＬＣＰ）、ポリエステル（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリテトラフルオロエチレン、エポキシもしくはＢＴ等の積層基板、テフロン（登録商標）、または変性テフロン（登録商標）であってもよい。
【００２８】
図７Ａに示すように、例えば、ポリイミドテープ基板１０の上に、無電解メッキプロセスを用いて、自己触媒ニッケル−リン（Ｎｉ−Ｐ）より構成されるシード層１２を設ける。Ｎｉ−Ｐシード層１２の厚さは、例えば、約０．０９μｍと０．１１μｍとの間であり、好ましくは約０．１μｍである。これにより、ポリイミドテープの表面や他の誘電体表面を触媒的に活性化させる。シード層におけるＮｉ−Ｐの組成は、好ましくは、Ｎｉ：９６．５〜９７．５ｗｔ％、Ｐ：２．５〜３．５ｗｔ％である。いくつかの他の用途においては、Ｎｉ−Ｐの元素組成は、接着要件に応じて異なり得る。また、いくつかの他の用途においては、接着要件に応じて、０．１〜１．０μｍの範囲に厚さを設定することができる。Ｎｉ−Ｐシード層の上に渡って銅を形成した場合の接着強度は、８Ｎ／ｃｍを超えることが判明している。
【００２９】
Ｎｉ−Ｐ層には、ポリイミドとＮｉ−Ｐとの間の界面接着を促すために、約１８０と２００°Ｃの温度でアニール処理を行う。アニール処理は、最低で１時間、最大で５時間、またはそれよりも長い時間に渡って行う。Ｎｉ−Ｐは、誘電体の表面を触媒的に活性化させるために、無電解メッキプロセスを用いて成膜する。基板のシード層表面に、フォトレジストコーティング１４を設ける。フォトレジストコーティング１４は、ドライフィルムまたは液状フォトレジストであり、好ましくはポジ型フォトレジストである。このフォトレジストは、フォトリソグラフィプロセスの際に露光および現像される。これにより、図７Ｂに示すように、回路化（circuitization）のためのファインピッチトレース（またはファインピッチパターン）１５を形成する。
【００３０】
図７Ｃに示すように、電解銅メッキ法を用いて、導電性金属層１６を約６μｍの所望厚さにメッキする。導電性金属層１６には、活性接合のためのトレースや、表面実装のためのパッドが含まれる。銅は、高い延性特性を有する微細成膜物である。このような銅成膜物の伸び強度は１５％を超え、引張強度は、約２９０と３４０Ｎ／ｍｍ2との間である。電解メッキ法による銅の硬度は、約１００ＨＶ（ビッカースピラミッド数）となることが予想され、９９．９％よりも高い純度を有する。銅の厚さは、いくつかの用途においては、２〜１２μｍの範囲とし得る。このメッキ法は、フォトレジストによって覆われていない間隔部分に対してのみ用いられる。また、このメッキ法は、いくつかの用途においては、１よりも大きいアスペクト比が得られるように制御される。この方法を用いた場合のトレースにおける上面と底面との比は、１よりも大きい比とし得る。そして、フォトレジストマスク１４を剥離したのち、図７Ｄに示すように、導電性金属層によって覆われていない部分のＮｉ−Ｐシード層をエッチングにより除去する。
【００３１】
図７Ｅに示すように、トレース１６の表面仕上げ２４として、ＥＮＥＰＩＧを用いる。ここで、図９に示す断面を参照して、従来技術に係るＥＮＥＰＩＧプロセスとは一線を画す部分をより詳細に説明する。図９に示すように、まず、銅トレース１６の上面および側面にＮｉ−Ｐ層１８を無電解メッキする。Ｎｉ−Ｐ層は、好ましくは約０．５μｍと５μｍとの間の厚さを有し、ファインピッチ回路の場合、好ましくは１μｍである。このようなＮｉ−Ｐシード層は、接着促進手段として機能するとともに、ＥＮＥＰＩＧプロセスから銅トレースを保護する。ニッケルの硬度は、約５００ＨＶである。ニッケルは、９０％よりも高い純度を有し、８〜１０％のリンを有する。Ｎｉ−Ｐ溶液のｐＨ値は、約５．４と６．３との間に維持すべきである。無電解Ｎｉ−Ｐ成膜物は、アモルファスで結晶性を有しておらず、非磁性構造を有する。
【００３２】
次に、Ｎｉ−Ｐ層の上に、無電解メッキプロセスを用いて、自己触媒パラジウム層２０をメッキする。自己触媒パラジウム層２０の厚さは、約０．０５μｍと０．４μｍとの間であり、好ましくは約０．０５μｍである。パラジウムの硬度は、約４００と４５０ＨＶとの間の範囲となることが想定される。パラジウムの純度は、１〜２％のリンを添加した場合において、９８％よりも高くすべきである。パラジウム溶液のｐＨ値は、約８と８．５との間に維持すべきである。
【００３３】
最後に、パラジウム層の上に、浸漬メッキ法を用いて、９９．９％純金のゴールド層２２をコーティングする。ゴールド層２０の厚さは、約０．０３μｍと０．１μｍとの間であり、好ましくは約０．０５μｍである。この厚さは、フリップチップＩＣ（またはチップ）の相互配線部の固相拡散接合に好適である。また、ゴールド層２２は、均一な微細成膜物であり、約１００ＨＶの硬度の値を有する。ゴールド溶液のｐＨは、約５．６と６．０との間に維持すべきである。
【００３４】
以上の結果として得られるトレース２４は、５つの異なる導電性材料を含んでいる。上述したように、それらの導電性材料は、異なる融点および塑性変形特性を有しており、拡散接合と、受動部品のはんだ付けとの双方を補償するように最適化されている。なお、２つのＮｉ−Ｐ層が設けられているが、これらの２つの層は異なる組成を有していることから、異なる融点および塑性変形特性を有していることになる。したがって、それらは２つの異なる材料として考えられる。
【００３５】
また、図９に示すダイ３０は、その下面に金バンプ３２を有する。はんだマスク３４は、従来のスクリーン印刷を用いて、ＥＮＥＰＩＧプロセスを行ったのちに形成する。または、ＥＮＥＰＩＧプロセスを行う前に、はんだマスクを選択的に設けることもできる。金バンプ３２は、従来の金メッキバンプ、または従来の金スタッドバンプである。
【００３６】
そして、図１０に示すように、熱圧着加工を用いて、ダイ３０とパッケージ基板のトレース２４とのフリップチップ接合を行う。この接合は、約１６３ＭＰａの一定圧力を用いて、界面における接合温度が約２８０と３００°Ｃの間となるように行う。この範囲内で接合温度をより高くすることによって、金バンプと基板のパッドとの接合強度を向上させることができる。
【００３７】
次に、図１１に示すように、熱圧着加工を行ったのち、キャピラリーアンダーフィル３６を設ける。キャピラリーアンダーフィルは、チップ３０と基板１０との間の電気的接続部を、水分、イオン性汚染物質、放射線、および過酷な動作環境から保護するものである。また、キャピラリーアンダーフィル３６は、金バンプ３２とフレキシブル基板１０との熱膨張率差を補償し、これにより完成品の寿命を延ばすものである。アンダーフィルは、フリップチップダイの１以上の側から供給する。場合によっては、毛管現象を生じさせるために、複数の供給路からアンダーフィルを供給してもよい。
【００３８】
図８Ａ〜図８Ｆを参照しつつ、本開示のプロセスの第２の好適な実施の形態を説明する。第２の実施の形態は、Ｎｉ−Ｐ下地層の上面に銅シード層を設けた、セミアディティブプロセスである。セミアディティブプロセスは、トレースの接着低下の原因となり得るアンダカットの懸念があることから、より微細な接合ピッチを対象とはしていない。このプロセスは、より大きな接合ピッチに好適と考えられる。
【００３９】
フレキシブル基板１０は、第１の実施の形態において説明したものと同じである。図８Ａに示すように、例えば、ポリイミドテープ基板１０の上に、無電解メッキプロセスを用いて、ニッケル−リン（Ｎｉ−Ｐ）より構成されるシード層１２を成膜する。Ｎｉ−Ｐシード層１２の厚さは、例えば、約０．０９μｍと０．１１μｍとの間であり、好ましくは約０．１μｍである。シード層におけるＮｉ−Ｐの組成は、好ましくは、Ｎｉ：９５．６〜９７．５ｗｔ％、Ｐ：２．５〜３．５ｗｔ％である。いくつかの他の用途においては、Ｎｉ−Ｐの元素組成は、接着要件に応じて異なり得る。また、いくつかの他の用途においては、接着要件に応じて、０．１〜１．０μｍの範囲に厚さを設定することができる。無電解メッキプロセスを用いてＮｉ−Ｐを成膜することによって、誘電体表面を触媒的に活性化させる。
【００４０】
次に、Ｎｉ−Ｐシード層の上に銅層１７をメッキする。銅層１７の厚さは、約２μｍである。Ｃｕ層およびＮｉ−Ｐ層には、ポリイミドとＮｉ−Ｐとの間の界面接着を促すために、約１８０と２００°Ｃの温度でアニール処理を行う。アニール処理は、最低で１時間、最大で５時間、またはそれよりも長い時間に渡って行う。
【００４１】
基板の銅層１７の表面に、フォトレジストコーティングを設ける。フォトレジストコーティングは、ドライフィルムまたは液状フォトレジストであり、好ましくはポジ型フォトレジストである。このフォトレジストは、フォトリソグラフィプロセスの際に露光および現像される。これにより、図８Ｂに示すように、回路化のためのファインピッチトレース（またはファインピッチパターン）１４を形成する。
【００４２】
図８Ｃに示すように、第１銅層１７の上に、電解銅メッキ法を用いて、追加の銅１６を約６μｍの所望厚さにメッキする。追加の銅１６には、活性接合のためのトレースや、表面実装のためのパッドが含まれる。銅の厚さは、いくつかの用途においては、２〜１２μｍの範囲とし得る。
【００４３】
そして、図８Ｄに示すように、フォトレジストマスク１４を剥離する。図８Ｅに示すように、銅１７およびＮｉ−Ｐシード層１２をエッチングにより除去する。図８Ｆに示すように、トレース１６の表面仕上げ２４として、改良ＥＮＥＰＩＧを用いる。これは、上記第１の実施の形態と同じである。
【００４４】
他の実施の形態においては、トレース上に改良ＥＮＥＰＩＧコーティングを施す代わりに、銅トレースの上にＮｉ層を電解メッキしたのち、Ａｕ層を電解メッキすることもできる。この代替例は、フルアディティブプロセスまたはセミアディティブプロセスに用いることができる。ただし、Ｎｉ／Ａｕコーティングは、ファインピッチトレースには好ましくない。
【００４５】
図１２は、時間および力を一定とした場合における、せん断強度の比較を示すグラフである。銅トレースの上にＮｉ／Ａｕコーティングを施したもの１００と、Ｎｉ−Ｐシード層を下地層として有する銅トレースの上に、本開示の改良ＥＮＥＰＩＧコーティング（Ｎｉ−Ｐ／Ｐｄ／Ａｕ）を施したもの１０２とについて、ＭＰａ（メガパスカル＝ニュートン毎平方ミリメートル）を単位とするせん断強度を比較している。このせん断強度は、ダイとトレースとの間の金バンプを介した熱圧着加工部における、摂氏温度の関数として表したものである。本開示のプロセスにおいては、線１０２に示すように、接合温度の上昇に応じてせん断強度が増加している。
【００４６】
図１３は、接合圧力及び接合温度を一定とした場合における、せん断強度の比較を示すグラフである。銅トレースの上にＮｉ／Ａｕコーティングを施したもの１１０と、Ｎｉ−Ｐシード層を下地層として有する銅トレースの上に、本開示のＥＮＥＰＩＧコーティング（Ｎｉ−Ｐ／Ｐｄ／Ａｕ）を施したもの１１２とについて、ＭＰａを単位とするせん断強度を比較している。このせん断強度は、熱圧着加工部のダイと基板との界面における、実際の接合温度の関数として表したものである。双方のサンプルについて、接合温度の上昇に応じてせん断強度が増加していることが分かる。Ｎｉ／Ａｕコーティングを有するサンプル（線１１０）と比較すると、本開示の改良ＥＮＥＰＩＧコーティングを有する、フルアディティブ法によるトレースを備えたサンプル（線１１２）のせん断強度は、接合温度の上昇に応じて増加している。
【００４７】
図１４は、接合圧力及び接合温度を一定とした場合における、せん断強度の比較を示すグラフである。ここでは、接合圧力を１６３ＭＰａとし、接合温度を３００°Ｃとしている。銅トレースの上にＮｉ／Ａｕコーティングを施したもの１２０と、Ｎｉ−Ｐシード層を下地層として有する銅トレースの上に、本開示のＥＮＥＰＩＧコーティング（Ｎｉ−Ｐ／Ｐｄ／Ａｕ）を施したもの１２２とについて、ＭＰａを単位とするせん断強度を比較している。このせん断強度は、ダイとトレースとの間の金バンプを介した熱圧着加工部における、秒単位の接合時間の関数として表したものである。接合時間の増加に応じてせん断強度が若干増加していることが分かる。固相拡散接合の所要接合時間は、双方のサンプルについて同様である。
【００４８】
フルアディティブ法による熱圧着加工プロセスを用いて、基板に３４０°Ｃの温度で接合したダイの引張試験を行った。このフルアディティブ熱圧着加工プロセスには、第１の実施の形態の改良ＥＮＥＰＩＧを用いた。アンダーフィル材料を用いてダイの上部にロッドを取り付け、ダイと基板とを保持する接合部が破壊されるまでこのロッドの引張を行った。この接合部の強度を測定した結果、図１５に示すように２１ＭＰａを上回る強度であった。
【００４９】
本開示の拡散接合プロセスは、スマートフォンデバイス、タブレット、ノート型パソコン、超高解像度テレビ（ＵＨＤ  ＴＶ）、デスクトップ型パソコン、ゲーム機、セットトップボックス（setup box）、サーバ、自動車、超音波ハンドラ（ultrastronisc handler）、医療機器、およびコンピュータ断層撮影装置に用いることができる。さらに、開示したプロセスは、通信装置、固定ロケーションデータユニット、ウェアラブル電子デバイス、ディスプレイドライバ、ＣＭＯＳイメージセンサ、ベースバンドプロセッサ、電源管理装置、メモリ、ＣＰＵ、ＧＰＵ、ＡＳＩＣ、ＬＥＤ、およびＲＦに導入することができる。また、開示したプロセスは、モバイル、ワイヤレス、消費者向け、コンピュータ関係、医療、工業、および自動車といった技術に導入することができる。
【００５０】
本開示の拡散接合プロセスでは、５層のＥＮＥＰＩＧコーティングを施した銅トレースを用いたため、特にフリップチッププロセスにおいて優れたダイ熱圧着加工を得ることができる。このプロセスを用いることによって、フリップチップ接合精度を＋／−２μｍとしつつ、ダイとダイとの間の最小ギャップを約１０μｍ未満にすることができる。このプロセスでは、ＮＩ−Ｐシード層を用いたため、１６μｍ以下というファインピッチ回路を製造することができる。また、フルアディティブプロセスを用いたため、トレースにおける上面と底面とのアスペクト比を１よりも大きくすることができる。このような改良型の固相Ａｕ−Ａｕ拡散接合は、将来の個人用電子機器において大きな価値となる。開示したトレース構造の選定条件（例えば、塑性変形、熱伝導率、熱膨張率、および接合環境）は、拡散接合プロセス、特に高密度相互配線に理想的に適している。
【００５１】
本開示の好適な実施の形態およびその一形態を詳細に説明したが、当業者であれば、それらにおいて、本開示の精神や添付の請求の範囲から逸脱することなく各種変形をなし得ることを理解することができる。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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