(57)【要約】半導体デバイスは、基板と、基板上に配置され、第１のｐ型ドーパント原子を含む背面障壁層と、前記背面障壁層の格子定数とは異なる格子定数を有する中間層と、チャネル層、前記チャネル層上のスペーサー層及び前記スペーサー層上の障壁層を有し、前記障壁層、前記スペーサー層及び前記チャネル層の材料の組み合わせは、前記チャネル層にキャリア電荷が与えられるように選択される半導体ヘテロ構造と、前記障壁層の上面を部分的に覆うように配置され、第２のｐ型ドーパント原子を含むゲート層と、前記チャネル層内に前記キャリア電荷を与え、制御するための電極の組とを備える。
2019522375.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
基板と、
前記基板上に配置され、第１のｐ型ドーパント原子を含む背面障壁層と、
前記背面障壁層の格子定数とは異なる格子定数を有する中間層又は核形成層と、
チャネル層、前記チャネル層上のスペーサー層及び前記スペーサー層上の障壁層を有し、前記障壁層、前記スペーサー層及び前記チャネル層の材料の組み合わせは、前記チャネル層にキャリア電荷が与えられるように選択される半導体ヘテロ構造と、
前記障壁層の上面を部分的に覆うように配置され、第２のｐ型ドーパント原子を含むゲート層と、
前記チャネル層内に前記キャリア電荷を与え、制御するための電極の組とを備える、半導体デバイス。
【請求項２】
前記背面障壁層は、１×１０１６ｃｍ−３〜１×１０２１ｃｍ−３の範囲内の前記第１のｐ型ドーパント原子の第１のドーピング密度を有する、請求項１に記載の半導体デバイス。
【請求項３】
前記背面障壁層は、１００ｎｍ〜１０００ｎｍの範囲内の厚さを有する、請求項１に記載の半導体デバイス。
【請求項４】
前記中間層は、２５ｎｍ〜１００ｎｍの範囲内の厚さを有する、請求項１に記載の半導体デバイス。
【請求項５】
前記中間層の材料は、窒化ケイ素（ＳｉＮｘ）又は二酸化ケイ素（ＳｉＯ２）である、請求項１に記載の半導体デバイス。
【請求項６】
前記核形成層はＩＩＩ−Ｖ族化合物材料から形成される、請求項１に記載の半導体デバイス。
【請求項７】
前記核形成層の材料は窒化アルミニウム（ＡｌＮ）である、請求項６に記載の半導体デバイス。
【請求項８】
前記チャネル層は５０ｎｍ〜２００ｎｍの範囲内の厚さを有する、請求項１に記載の半導体デバイス。
【請求項９】
前記スペーサー層は、前記チャネル層の格子定数とは異なる格子定数を有し、前記スペーサー層のバンドギャップエネルギーは前記チャネル層のバンドギャップエネルギーより大きい、請求項１に記載の半導体デバイス。
【請求項１０】
前記障壁層及び前記チャネル層の前記材料の前記組み合わせは、窒化インジウムアルミニウム（ＩｎＡｌＮ）及び窒化ガリウム（ＧａＮ）の対、窒化アルミニウムガリウム（ＡｌＧａＮ）及びＧａＮの対、窒化アルミニウム（ＡｌＮ）及びＧａＮの対、又は窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）及びＧａＮの対である、請求項１に記載の半導体デバイス。
【請求項１１】
前記ゲート層は、ナノ結晶ダイヤモンド（ＮＣＤ）から形成される、請求項１に記載の半導体デバイス。
【請求項１２】
前記ゲート層は、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲内の前記第２のｐ型ドーパント原子の第２のドーパント密度を有する、請求項１に記載の半導体デバイス。
【請求項１３】
前記ゲート層は５０ｎｍ〜１００ｎｍの範囲内の厚さを有する、請求項１に記載の半導体デバイス。
【請求項１４】
前記ゲート層は、プラチナ（Ｐｔ）層、パラジウム（Ｐｄ）層又はニッケル−金（Ｎｉ／Ａｕ）積層構造から形成されるゲート電極によって覆われる、請求項１に記載の半導体デバイス。
【請求項１５】
前記障壁層は、非意図的にドープされたＩｎ０．１７Ａｌ０．８３Ｎ層である、請求項１に記載の半導体デバイス。
【請求項１６】
前記障壁層の上面の空きエリア上に配置される誘電体層を更に備え、前記空きエリアは前記電極の前記組によって画定される、請求項１に記載の半導体デバイス。
【請求項１７】
前記誘電体層はＮＣＤ層である、請求項１６に記載の半導体デバイス。
【請求項１８】
前記電極の前記組及び前記誘電体層を覆うように配置されるパッシベーション層を更に備える、請求項１６に記載の半導体デバイス。
【請求項１９】
前記基板はダイヤモンド基板である、請求項１８に記載の半導体デバイス。
【請求項２０】
半導体デバイスを設計する方法であって、
基板を選択することと、
前記基板上にｐ型ドーパント原子を含む背面障壁層を配置することと、
前記背面障壁層の格子定数とは異なる格子定数を有する中間層又は核形成層を前記背面障壁層上に配置することと、
チャネル層、前記チャネル層上のスペーサー層及び前記スペーサー層上の障壁層を有すし、前記障壁層、前記スペーサー層及び前記チャネル層の材料の組み合わせが前記チャネル層にキャリア電荷を与えるように半導体ヘテロ構造を選択することと、
前記障壁層の上面を部分的に覆い、ｐ型ドーパント原子を含むゲート層を配置することと、
前記チャネル層内に前記キャリア電荷を与え、制御するための電極の組を配置することと、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は包括的には半導体デバイスに関し、より詳細には、ダイヤモンド背面障壁と、ナノ結晶ダイヤモンドパッシベーション層と、ダイヤモンドゲートとを備える半導体デバイスに関する。
【背景技術】
【０００２】
窒化物半導体デバイスは、大きいバンドギャップ、大きい破壊電界、高い電子移動度等の、基本的な物理的特性の優れた組み合わせにより、高電力及び高周波数用途において重要な役割を果たす。既に市販されている窒化アルミニウムガリウム／窒化ガリウム（ＡｌＧａＮ／ＧａＮ）高電子移動度トランジスタ（ＨＥＭＴ）の代替品として、窒化インジウムアルミニウム／窒化ガリウム（ＩｎＡｌＮ／ＧａＮ）ヘテロ構造が系統的に研究されている。ＩｎＡｌＮ／ＧａＮヘテロ構造の主な利点は以下の通りである：１）ＩｎＡｌＮ障壁層（窒化インジウム（ＩｎＮ）のモル分率が約１７％の場合）をＧａＮに格子整合して成長させることができ、それにより、歪みに関連する欠陥を軽減し、その信頼性を改善することができること、２）高い自発分極のためにチャネル内の高い電荷密度（最大で約３×１０１３ｃｍ−２と予測される）が得られること、３）典型的なＩｎＡｌＮ／ＧａＮデバイスの薄い障壁厚（１０ｎｍ未満）により、リセスゲートを用いることなく、極めて縮小されたデバイスを製造するのを可能にすること、及び、４）高い熱的及び化学的安定性を有するため、１０００℃における高温大信号動作を可能にすることができること。しかしながら、従来のＡｌＧａＮ／ＧａＮ  ＨＥＭＴ及びＩｎＡｌＮ／ＧａＮデバイスは、デプレッションモード（ノーマリーオン）において動作し、ＩｎＡｌＮ／ＧａＮ  ＨＥＭＴのデプレッションモード動作は、安全性が懸念される上に、電力変換の用途において非常に不都合である。
【０００３】
さらに、仕様における高電力要件を達成するために、ＨＥＭＴ構造の熱管理は、デバイスの電力能力に関して改善される必要がある重要な決定要因である。
【０００４】
したがって、高い周波数、及びより高い電力の用途においてチャネル周辺の熱発生を抑制しながら、エンハンスモードにおいて動作可能な高電子移動度チャネルを有するＧａＮトランジスタ構造が必要とされている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本開示の実施形態は、高周波数性能及び高電力性能を提供する半導体デバイス及びその半導体デバイスを設計する方法に関する。
【０００６】
いくつかの実施形態は、トランジスタの高周波数性能及び高電力性能を改善する方法が、ダイヤモンド障壁層及びナノ結晶ダイヤモンドパッシベーション層を含むｐ型ダイヤモンドゲートＨＥＭＴ構造を設計することであるという認識に基づく。
【課題を解決するための手段】
【０００７】
本発明のいくつかの実施形態によれば、半導体デバイスは、基板と、基板上に配置され、第１のｐ型ドーパント原子を含む背面障壁層と、前記背面障壁層の格子定数とは異なる格子定数を有する中間層と、チャネル層、前記チャネル層上のスペーサー層及び前記スペーサー層上の障壁層を有し、前記障壁層、前記スペーサー層及び前記チャネル層の材料の組み合わせは、前記チャネル層にキャリア電荷が与えられるように選択される半導体ヘテロ構造と、前記障壁層の上面を部分的に覆うように配置され、第２のｐ型ドーパント原子を含むゲート層と、前記チャネル層内に前記キャリア電荷を与え、制御するための電極の組とを備える。
【０００８】
さらに、本発明の別の実施形態は、半導体デバイスを設計する方法を提供する。前記方法は、基板を選択するステップと、前記基板上にｐ型ドーパント原子を含む背面障壁層を配置するステップと、前記背面障壁層上に、前記背面障壁層の格子定数とは異なる格子定数を有する中間層を配置するステップと、チャネル層、前記チャネル層上のスペーサー層及び前記スペーサー層上の障壁層を有し、前記障壁層、前記スペーサー層及び前記チャネル層の材料の組み合わせが前記チャネル層にキャリア電荷を与えるように半導体ヘテロ構造を選択するステップと、前記障壁層の上面を部分的に覆い、ｐ型ドーパント原子を含むゲート層を配置するステップと、前記チャネル層内に前記キャリア電荷を与え、制御するための電極の組を配置するステップとを含む。
【０００９】
本発明の上記の、そして他の目的、特徴及び効果は、添付の図面を参照すると、実施形態の以下の詳細な説明から、より明らかになるであろう。
【００１０】
本明細書に開示される実施形態は、添付の図面を参照しながら更に説明されることになる。図示される図面は必ずしも一定縮尺ではなく、代わりに、全体として、本明細書に開示される実施形態の原理を例示することに重点が置かれている。
【図面の簡単な説明】
【００１１】
【図１】本発明のいくつかの実施形態による、ヘテロ構造トランジスタを設計する方法を例示するためのブロック図である。
【図２Ａ】基準ＨＥＭＴ構造の断面図である。
【図２Ｂ】本発明のいくつかの実施形態による、ゲート電極下にｐ型ＮＣＤ層を有するｐ型ゲートＨＥＭＴ構造の断面図である。
【図３】図２Ａ及び図２Ｂに示されるデバイス構造の断面線Ａ−Ａ’の伝導帯図である。
【図４】図２Ａ及び図２Ｂに示されるトランジスタの伝達特性を示す図である。
【図５】ｐ−ＮＣＤ層のｐ型ドーピング密度の関数としての閾値電圧変動を示す図である。
【図６Ａ】ＳｉＣ基板及びダイヤモンド基板を有するトランジスタのＩｄｓ−Ｖｄｓ特性を示す図である。
【図６Ｂ】ｐ−ＮＣＤゲートを有するトランジスタのＩｄｓ−Ｖｄｓ特性を示す図である。
【図７】異なるデバイス構造の温度分布のシミュレーション結果（ａ）〜（ｆ）を示す図である。
【図８Ａ】異なるゲート構造を有するトランジスタの温度分布のシミュレーション結果を示す図である。
【図８Ｂ】異なるゲート構造を有するトランジスタの温度分布のシミュレーション結果を示す図である。
【図９】ＳｉＣ基板トランジスタ及びダイヤモンド基板トランジスタの電力−温度Ｔｐｅａｋ依存関係を示す図である。
【図１０】異なる構造を有するトランジスタの伝達特性のシミュレーション結果を示す図である。
【図１１】トランジスタのゲート長の関数としてのドレイン誘起障壁低下（ＤＩＢＬ：ｄｒａｉｎ−ｉｎｄｕｃｅｄ−ｂａｒｒｉｅｒ  ｌｏｗｅｒｉｎｇ）のシミュレーション結果を示す図である。
【図１２】３つの異なるトランジスタの場合のゲート長の関数としてのピーク周波数ｆＴ．ｍａｘのシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１２】
以下の説明は例示的な実施形態を与えるにすぎず、本開示の範囲、適用可能性又は構成を制限することは意図していない。
【００１３】
本発明の種々の実施形態が、これ以降、図を参照しながら説明される。それらの図は一定縮尺ではなく、類似の構造又は機能の要素は、複数の図を通して同様の参照番号によって表されることに留意されたい。また、図は、本発明の具体的な実施形態の説明を容易にすることのみを意図していることにも留意されたい。それらは、本発明の包括的な説明又は本発明の範囲に関する制限を意図していない。さらに、本発明の特定の実施形態とともに説明される態様は、必ずしもその実施形態には限定されず、本発明の任意の他の実施形態において実施することができる。
【００１４】
本発明のいくつかの実施形態は、ＧａＮベースＨＥＭＴにおいてエンハンスメントモード（ノーマリーオフ）動作を達成するための設計方法が、バンドを上方に持ち上げ、２次元電子ガス（２ＤＥＧ）チャネルを枯渇させるために、ゲート電極の下方にのみｐ−ＧａＮ層、ｐ−ＡｌＧａＮ層又はｐ−ＩｎＡｌＮ層を導入することであるという認識に基づく。
【００１５】
本発明のいくつかの実施形態は、ＧａＮベースデバイスを設計する方法に関連し、その方法は、ＧａＮ層が、化学気相成長（ＣＶＤ）によって成長した単結晶又は多結晶ダイヤモンド基板上にエピタキシャル成長するか、又はウェハー移載されるという認識に基づく。また、ナノ結晶ダイヤモンド（ＮＣＤ）コーティングの堆積は、ＧａＮデバイスを不動態化できるようにする。さらに、構造の観点から、裏側基板は熱管理に関して著しい効果を与えるが、パッシベーション層及びダイヤモンドゲートを設計する等の上側手法は、パッシベーション層及びゲートが２ＤＥＧチャネルの近くに位置するので、２ＤＥＧチャネルの周囲に発生する熱を効果的に逃がすために更に重要である。
【００１６】
さらに、本発明の別の実施形態は、ＮＣＤ上側熱拡散層が、電力スイッチング用途のＧａＮベースデバイスを最適化するのに有効であり、ＩｎＡｌＮ／ＧａＮ  ＨＥＭＴ上に成長したダイヤモンド層をゲート層として使用できるという認識に基づく。さらに、一実施形態は、ホウ素ドープｐ−ＮＣＤゲートＡｌＧａＮ／ＧａＮ  ＨＥＭＴ構造が、熱的性能を向上させることができ、最大で１０Ｖのゲートバイアスまで、低いリーク電流を達成できるという認識に基づく。
【００１７】
また、本発明の一実施形態は、ＩｎＡｌＮ／ＡｌＮ／ＧａＮ  ＨＥＭＴ構造上のｐ−ＮＣＤゲートが熱的性能を改善し、出力電力密度を高め、リーク電流を低減し、ノーマリーオフ動作を達成するのを可能にし、概ね格子整合の高い化学的／熱的安定性に起因してＨＥＭＴの特性を劣化させることなく、ＮＣＤ層をＩｎ０．１７Ａｌ０．８３Ｎ／ＧａＮヘテロ構造上に成長させることができるという認識に基づく。
【００１８】
本発明の別の実施形態は、キャリアチャネルの導電型と逆の導電型を有する不純物によって少なくとも部分的にドープされた背面障壁層が、短チャネル効果の特性を改善することができるという認識に基づく。この場合、背面障壁層の材料は、ＧａＮのバンドギャップ及び熱伝導率より大きいバンドギャップ及び熱伝導率を有し、限定はしないが、ホウ素ドープｐ−ダイヤモンドを含む。
【００１９】
本発明の実施形態によれば、ＩｎＡｌＮ／ＡｌＮ／ＧａＮ  ＨＥＭＴ構造上のｐ−ＮＣＤゲートは、熱的性能を改善し、出力電力密度を高め、リーク電流を低減し、ノーマリーオフ動作を達成することができる。
【００２０】
本発明のいくつかの実施形態は、基板上の背面障壁と、中間層とともに背面障壁層の上面と接触するように設けられるチャネル層と、その後に、スペーサー層と、障壁層と、チャネル層内にキャリア電荷を与え、制御するための電極の組と、デバイス全体の上を覆うパッシベーション層とを備える半導体デバイスを提供する。いくつかの実施形態によれば、デバイスは、ＩｎＡｌＮ／ＡｌＮ／ＧａＮ高電子移動度トランジスタ（ＨＥＭＴ）とすることができる。
【００２１】
本発明の更に別の実施形態は、ＧａＮ系ＨＥＭＴ構造が、ＩｎＡｌＮ障壁層の上面と直接接触するｐ−ダイヤモンドゲート電極を含むことができるという認識に基づく。この場合、ｐ−ダイヤモンドゲート電極は、ホウ素ドープナノ結晶ダイヤモンド（ＮＣＤ）から形成することができる。
【００２２】
さらに、本発明の一実施形態は、ＩｎＡｌＮ層とＧａＮ層との間に薄いＡｌＮ層を挿入することが、合金に関連する界面粗さを低減することができ、それゆえ、電子移動度を著しく改善するという認識に基づく。さらに、それは、ＩｎＡｌＮとＧａＮとの間の伝導帯内に鋭いスパイクも導入し、キャリア閉じ込めを高めることができる。
【００２３】
いくつかの実施形態において、パッシベーション層は、ＧａＮより高い熱伝導率を有する材料とすることができ、限定はしないが、ナノ結晶ダイヤモンド（ＮＣＤ）を含む。
【００２４】
図１は、本発明のいくつかの実施形態による、ヘテロ構造トランジスタを設計する方法を例示するためのブロック図である。その方法は、デバイス構造を設計するためのステップ１００〜１４０を含む。設計するステップは、基板を選択することと、基板上にｐ型ドーパント原子を含む背面障壁層を配置することと、背面障壁層上に、背面障壁層の格子定数とは異なる格子定数を有する中間層を配置することと、チャネル層、チャネル層上のスペーサー層及びスペーサー層上の障壁層を有し、障壁層、スペーサー層及びチャネル層の材料の組み合わせは、キャリア電荷をチャネル層に与えるように半導体ヘテロ構造を選択することと、障壁層の上面を部分的に覆い、ｐ型ドーパント原子を含むゲート層を配置することと、チャネル層内にキャリア電荷を与え、制御するための電極の組を配置することとを含む。
【００２５】
例えば、基板は炭化ケイ素（ＳｉＣ）基板、ＧａＮ基板又はダイヤモンド基板とすることができる。選択後に、基板上にｐ型ドーパント原子を含む背面障壁層を配置する。ＨＥＭＴ構造のチャネルを実現するために、キャリア電荷がチャネル層に与えられるように、チャネル層と、チャネル層上のスペーサー層と、スペーサー層上の障壁層とを有する半導体ヘテロ構造を形成するための材料の組み合わせを選択する。チャネル層へのキャリア電荷を形成するために、スペーサー層はチャネル層の格子定数とは異なる格子定数を有することができ、スペーサー層のバンドギャップエネルギーは、チャネル層のバンドギャップエネルギーより大きくすることができる。さらに、スペーサー層の格子定数は、チャネル層の格子定数より小さくすることができる。例えば、障壁層及びチャネル層の材料の組み合わせは、窒化インジウムアルミニウム（ＩｎＡｌＮ）及び窒化ガリウム（ＧａＮ）の対、窒化アルミニウムガリウム（ＡｌＧａＮ）及びＧａＮの対、窒化アルミニウム（ＡｌＮ）及びＧａＮの対、又は窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）及びＧａＮの対とすることができる。障壁層及びチャネル層の半導体ヘテロ構造および材料の組み合わせを選択し、決定した後に、障壁層の上面を部分的に覆うようにゲート層を配置する。この場合、ゲート層は、所定の密度のｐ型ドーパント原子を含むことができる。一実施形態として、ゲートは、ｐ型ダイヤモンド材料から形成することができる。
【００２６】
図２Ａ及び図２Ｂは、基準ＨＥＭＴ構造の断面図と、本発明のいくつかの実施形態による、ゲート電極下にｐ型ＮＣＤ層を有するｐ型ゲートＨＥＭＴ構造の断面図とを示す。
【００２７】
図示される半導体デバイスは、高電子移動度トランジスタ（ＨＥＭＴ）である。説明の便宜上、図２Ａ及び図２Ｂの半導体デバイスを、それぞれ、デバイスＡ及びデバイスＢと呼ぶ。デバイスＡ及びデバイスＢの構造の違いは、デバイスＢがゲート電極下にｐ型ナノ結晶ダイヤモンド（ｐ−ＮＣＤ）層を含むのに対して、デバイスＡはその層を含まないことである。
【００２８】
デバイスＡ及びデバイスＢはそれぞれ、基板層１０と、背面障壁層１１と、誘電体層１２（誘電体領域１２又は中間層１２又は核形成層１２）と、チャネル層１３と、スペーサー層１４と、障壁層１５と、第１の誘電体層１６（初期誘電体領域１６）と、第２の誘電体層１７（付加誘電体領域１７）とを備える。デバイスＢは、ゲート電極下にｐ型ゲート層１８を備えることに留意されたい。図２Ｂを参照のこと。
【００２９】
いくつかの実施形態において、基板層１０は、限定はしないが、ダイヤモンド層を含むことができる。背面障壁層１１は、チャネル層１３の導電型と逆の導電型を有する不純物によって完全に、又は部分的にドープすることができる。誘電体層１２は、窒化ケイ素（ＳｉＮｘ）層とすることができる。チャネル層１３は、非意図的にドープされた（ＵＩＤ：ｕｎｉｎｔｅｎｔｉｏｎａｌｌｙ−ｄｏｐｅｄ）ＧａＮ層とすることができ、スペーサー層１４は窒化アルミニウム（ＡｌＮ）層とすることができ、障壁層１５は、ＵＩＤ−Ｉｎ０．１７Ａｌ０．８３Ｎ層から形成されるＵＩＤ障壁層とすることができ、それにより、チャネル層１３にキャリア電荷が与えられる。キャリア電荷は、図において２ＤＥＧ（２次元電子ガス）として示される。第１の誘電体層１６は、窒化ケイ素（Ｓｉ３Ｎ４）層とすることができる。さらに、初期誘電体層１６はＳｉ３Ｎ４層とすることができ、第２の誘電体層１７はナノ結晶ダイヤモンド（ＮＣＤ）層とすることができる。
【００３０】
いくつかの実施形態によれば、基板層１０を形成するために、限定はしないが、化学気相成長（ＣＶＤ）、有機金属化学気相成長（ＭＯＣＶＤ）、ＤＣプラズマＣＶＤを含む、種々の方法を採用することができる。背面障壁層１１は基板層１０上に配置される。背面障壁層１１の例示的な厚さは１００ｎｍ〜１μｍである。いくつかの実施形態において、背面障壁層１１の材料は、１×１０１６ｃｍ−３〜１×１０２１ｃｍ−３の範囲内の例示的なドーピング密度を有するホウ素等のｐ型ドーパントでドープされたｐ型ダイヤモンド層とすることができる。背面障壁層１１内のｐ型ドーパントは、エピタキシャル成長中に添加するか、又は背面障壁層１１が形成された後にイオン注入によって添加することができる。
【００３１】
半導体又は中間層１２がダイヤモンド背面障壁層１１上に配置される。半導体又は中間層１２の例示的な厚さは２５ｎｍ〜１００ｎｍである。中間層１２は、格子整合したダイヤモンド上の化合物半導体エピタキシャル層の成長を助長するための接着層、核形成層、転移層及び他の層を含む、単一の層又は複数の層とすることができる。中間層１２の材料は、ＳｉＮｘ及びＳｉＯ２等の誘電体、ＡｌＮ等の２元ＩＩＩ−Ｖ族材料とすることができる。
【００３２】
非意図的にドープされた（ＵＩＤ）半導体チャネル層１３が中間層１２上に配置される。チャネル層１３の例示的な厚さは５０ｎｍ〜２００ｎｍである。中間層１２の材料は、ＩＩＩ族窒化物材料とすることができる。チャネル層１３は、ｎ−型ドープする（すなわち、低レベルドープｎ型材料）か、非意図的にドープするか、又はｐ型ドープすることができるが、好ましくは非意図的にドープされたものとすることができる。
【００３３】
非意図的にドープされた化合物半導体スペーサー層１４がＩＩＩ−Ｖ族半導体チャネル層１３上に配置される。スペーサー層１４の例示的な厚さは１ｎｍ〜２ｎｍである。そして、化合物半導体障壁層１５がスペーサー層１４上に配置される。障壁層１５の例示的な厚さは５ｎｍ〜１０ｎｍである。スペーサー層１４及び障壁層１５の材料は、チャネル層１３の材料と異なる格子定数及びバンドギャップエネルギーを有する。いくつかの実施形態において、チャネル層１３の上側界面に２ＤＥＧチャネルが形成される。一実施形態において、スペーサー層１４の材料はＡｌＮとすることができる。そして、障壁層１５及びチャネル層１３の材料は、ＩｎＡｌＮ及びＧａＮ、ＡｌＧａＮ及びＧａＮ、ＡｌＮ及びＧａＮ、又はＩｎＡｌＧａＮ及びＧａＮとすることができる。そして、障壁層１５及びチャネル層１３を形成するために、Ｉｎ０．１７Ａｌ０．８３Ｎ及びＧａＮの組み合わせが好ましい。
【００３４】
本発明のいくつかの実施形態によれば、化合物半導体のチャネル層１３、スペーサー層１４及び障壁層１５を形成するために、限定はしないが、化学気相成長（ＣＶＤ）、有機金属化学気相成長（ＭＯＣＶＤ）、分子線エピタキシー（ＭＢＥ）及び有機金属気相エピタキシー（ＭＯＶＰＥ）を含む、種々の方法を採用することができる。
【００３５】
図２Ｂの場合に、ダイヤモンド層１８が、障壁層（化合物半導体ＩｎＡｌＮ障壁層）１５上にゲート層１８として直接配置される。ダイヤモンド層１８の例示的な厚さは５０ｎｍ〜１００ｎｍである。ゲート層１８はゲート電極Ｇ下に形成され、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の例示的なドーピング密度を有するホウ素等のｐ型ドーパントでドープすることができる。ｐ型ゲート層１８内のドーパントは、エピタキシャル成長中に添加するか、又はゲート層１８が形成された後にイオン注入によって添加することができる。一実施形態において、ｐ型ゲート層１８は、播種及び成長法によって成長したナノ結晶ダイヤモンド（ＮＣＤ）層とすることができる。
【００３６】
電極の組はソース電極Ｓ、ゲート電極Ｇ及びドレイン電極Ｄを含む。いくつかの実施形態において、ソース／ドレイン電極Ｓ／Ｄを形成する材料は、オーミック接触のためのＴｉ／Ａｌ／Ｎｉ／Ａｕ金属積層構造とすることができる。ゲート下にｐ−ＮＣＤ層を備えない一実施形態において、ゲートはショットキー接触を通してＮｉ／Ａｕ金属積層構造によって形成することができ、一方、ｐ−ＮＣＤゲートＨＥＭＴの実施形態では、ゲート電極Ｇは、代わりに、オーミック接触を行う、Ｐｔ若しくはＰｄ金属、又はＮｉ／Ａｕ金属積層構造によって形成することができる。
【００３７】
いくつかの実施形態において、初期誘電体層１６は、ＩｎＡｌＮ障壁と直接接触している初期パッシベーション層として形成することができ、その層は、ダイヤモンド核形成層堆積ステップ、ダイヤモンド薄膜層成長ステップ及びダイヤモンドエッチングステップ中にＩｎＡｌＮ表面を保護し、不動態化するように堆積される。初期誘電体層１６の材料は、ＳｉＮｘ等の誘電体とすることができ、初期誘電体層１６の例示的な厚さは１０ｎｍ〜２５ｎｍである。誘電体層１６は、通常、化学気相成長（ＣＶＤ）、有機金属化学気相成長（ＭＯＣＶＤ）、分子線エピタキシー（ＭＢＥ）又はプラズマ蒸着技法によって成長させることができる。
【００３８】
初期誘電体層１６は、（１）低い界面状態密度を達成するために表面を不動態化する、（２）ダイヤモンドパッシベーション膜１７の成長中にＩｎＡｌＮ表面が化学的に分解するのを防ぐ等の、いくつかの利点を提供することができる。付加パッシベーション層１７が初期誘電体層１６上に配置される。付加パッシベーション層１７の例示的な厚さは０．３μｍ〜１０μｍである。第２の誘電体層１７は、ナノ結晶ダイヤモンド（ＮＣＤ）等の、初期パッシベーション層１６より高い熱伝導率を有する材料とすることができる。
【００３９】
例示的な構造として、図２Ａは、基準ＨＥＭＴ構造を示し、図２Ｂは、本発明のいくつかの実施形態による、ゲート電極下にｐ型ＮＣＤ層を有するｐ型ゲートＨＥＭＴ構造を示す。ＨＥＭＴ構造は以下の通りである。
基板層１０：５０μｍ〜１００μｍ厚のダイヤモンド層
背面障壁層１１：１×１０１８ｃｍ−３のドーピング密度を有する１１０ｎｍのｐ型ダイヤモンド
中間領域１２：２５ｎｍ厚のＳｉＮｘ層
非意図的にドープされた（ＵＩＤ）ＧａＮチャネル層１３：１００ｎｍ厚のＧａＮ層
スペーサー層１４：１ｎｍ厚のＡｌＮ層
非意図的にドープされた障壁層１５：５ｎｍ厚のＵＩＤ−Ｉｎ０．１７Ａｌ０．８３Ｎ層
初期誘電体層１６：１０ｎｍ厚のＳｉ３Ｎ４層
付加誘電体領域１７：０．３μｍ〜５μｍ厚のナノ結晶ダイヤモンド（ＮＣＤ）層
ゲート下領域１８：１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３のドーピング密度を有するｐ−ＮＣＤ
ゲート−ソース電極間距離Ｌｇｓ：０．２μｍ
ゲート−ドレイン電極間距離Ｌｇｄ：１．７μｍ
ゲート長Ｌｇ：５０ｎｍ〜２００ｎｍ
ゲート幅：１ｍｍ
ゲートコンタクト金属：Ｐｔ
【００４０】
図３は、図２Ａ及び図２Ｂに示されるＨＥＭＴ構造の断面線Ａ−Ａ’の伝導帯図のシミュレーション結果である。図３は、ｐ−ＮＣＤゲートを備える場合、及び備えない場合の例示的な構造内の断面線Ａ−Ａ’のシミュレートされた伝導帯図を示す。そのデバイスは、２００ｎｍのゲート長（Ｌｇ）、０．２μｍのゲート−ソース（Ｌｇｓ）間隔、１．７μｍのゲート−ドレイン（Ｌｇｄ）間隔を有するＩｎＡｌＮ／ＡｌＮ／ＧａＮ  ＨＥＭＴである。一実施形態において、ゲート電極は、限定はしないが、Ｐｄ、Ｐｔ、Ｎｉ／Ａｕ積層構造を含む、大きい仕事関数を有する金属又は金属積層によって形成することができ、結果として、ｐ−ＮＣＤ層上にオーミック接触がもたらされる。ｐ−ＮＣＤ層は、ＩｎＡｌＮ／ＡｌＮ／ＧａＮエピ層の上にＣＶＤによって成長させることができるか、又は場合によっては、ＮＣＤコーティングと、後続のＮＣＤ内のｐ型ドーピングとによって堆積することができる。図示されるように、ｐ−ＮＣＤゲートを備えないデバイス内のチャネル層１３及びスペーサー層１４によって形成されるヘテロ構造間の界面において、伝導帯Ｅｃは、フェルミ準位Ｅｆ未満まで降下する。結果として、圧電分極及び自発分極に起因して電子が誘発され、ヘテロ構造において２ＤＥＧシート電荷領域が形成される。ｐ−ＮＣＤゲートを備える構造では、ｐ−ＮＣＤゲートがエネルギー帯を持ち上げ、層１３及び１４のヘテロ構造における伝導帯降下を、フェルミ準位Ｅｆより高くできるようにする。結果として、２ＤＥＧは０ゲートバイアスにおいて枯渇し、その結果、ＩｎＡｌＮ／ＡｌＮ／ＧａＮ  ＨＥＭＴのためのＥモード動作が生じる。さらに、ＩｎＡｌＮ層１５とＧａＮ層１６との間にＡｌＮ層１４を挿入することにより、伝導帯内に障壁層とチャネル層との間のスパイク障壁が生成され、キャリア閉じ込めを向上させる。さらに、薄いＡｌＮ中間層１４の挿入は、合金に関連する界面粗さを低減することもでき、それゆえ、電子移動度を改善する。
【００４１】
図４は、図２Ａ及び図２Ｂにそれぞれ対応する、ｐ−ＮＣＤゲートを備える場合、及び備えない場合の例示的な構造のＶｄｓ＝３Ｖにおける伝達特性を示す。ｐ−ＮＣＤゲートの例示的なドーピング密度及び厚さはそれぞれ、１×１０２０ｃｍ−３及び１００ｎｍである。図示されるように、ｐ−ＮＣＤゲートを挿入することによって、閾値電圧（Ｖｔｈ）が−１．５Ｖから０．２５Ｖにシフトし、それゆえ、ノーマリーオフ動作が達成される。ｐ−ＮＣＤゲートを備えるＡｌＧａＮ／ＧａＮ  ＨＥＭＴに関する以前の試みでは、プロセス中のｐ−ＮＣＤ層内の不均一なドーピングに起因して、ノーマリーオフ動作の達成にも、Ｖｔｈの正へのシフトの達成にも成功しなかったことに留意されたい。ＩＩＩ−Ｖ族障壁とｐ−ドープＮＣＤ層との間の非ドープＮＣＤが誘電体層としての役割を果たし、結果として、閾値電圧の負へのシフトが生じることになった。したがって、ノーマリーオフ動作を達成するために、ｐ−ＮＣＤ内の均一なドーピングが要求される。
【００４２】
図５は、ｐ−ＮＣＤ層１８のドーピング密度の関数としての閾値電圧（Ｖｔｈ）を示す。単結晶、多結晶及びナノ結晶ダイヤモンド（ＮＣＤ）内のホウ素ドーピング（ｐ−ドーピング）が、１０１８ｃｍ−３〜１０２１ｃｍ−３の高い濃度に達することができる。対照的に、ＧａＮ内のｐ−ドーピングは、１０１７ｃｍ−３〜１０１８ｃｍ−３の最大ｐ−ドーピング濃度を有するのみである。図示されるように、ｐ−ＮＣＤ層のドーピング密度が１×１０１６ｃｍ−３から１×１０２１ｃｍ−３まで上昇するとき、ＩｎＡｌＮ／ＡｌＮ／ＧａＮ  ＨＥＭＴの閾値電圧は０．１６Ｖから０．５５Ｖまで上昇する。Ｖｔｈの上昇は、ドーピング密度が上昇するのに応じて、ｐ−ＮＣＤ層によって伝導帯が高く引き上げられることに起因する。更に高いＶｔｈは、ゲート下のＩｎＡｌＮ障壁を更にエッチングすることによって達成することができる。
【００４３】
図６Ａは、ＳｉＣ基板及びＳｉ３Ｎ４パッシベーションを備えるＩｎＡｌＮ／ＡｌＮ／ＧａＮ  ＨＥＭＴ、並びにダイヤモンド基板及びＮＣＤパッシベーションを備えるＩｎＡｌＮ／ＡｌＮ／ＧａＮのＩｄｓ−Ｖｄｓ曲線を示す。基板厚及びパッシベーション厚はそれぞれ１００μｍ及び１μｍである。ＧａＮ−ｏｎ−ＳｉＣ構造の場合、背面障壁層１１及びパッシベーション層１７はそれぞれ、ｐ−ＧａＮ層及びＳｉ３Ｎ４層である。そして、ＧａＮ−ｏｎ−Ｄｉａｍｏｎｄ構造の場合、背面障壁層１１及びパッシベーション層１７はそれぞれ、ｐ−ダイヤモンド層及びＮＣＤ層である。
【００４４】
図示されるように、自己発熱効果の結果として、ＳｉＣ基板及びＳｉ３Ｎ４パッシベーションを備えるＨＥＭＴ構造において、出力電流Ｉｄｓの著しい減少が生じる。それは、基板材料及びパッシベーション材料の相対的に低い熱伝導率によって引き起こされる。３Ｖのゲートバイアス及び２０Ｖのドレインバイアスにおいて、ＳｉＣ基板及びＳｉ３Ｎ４パッシベーションを備えるＨＥＭＴ構造のＩｄｓは１．１５Ａ／ｍｍである。同じバイアス条件において、ダイヤモンド基板及びＮＣＤパッシベーションを備えるＨＥＭＴ構造は、はるかに高い、１．８４Ａ／ｍｍの出力電流Ｉｄｓを示す。出力ドレイン電流において６１％の改善が達成されるのを確認することができる。
【００４５】
図６Ｂは、図２Ｂに示されるｐ−ＮＣＤゲート層を備えるＩｎＡｌＮ／ＡｌＮ／ＧａＮ  ＨＥＭＴのＩｄｓ−Ｖｄｓ曲線を示す。そのデバイスは、１００μｍダイヤモンド基板及び１μｍ厚ＮＣＤパッシベーション層を備える。ｐ−ＮＣＤゲート層の例示的なドーピング密度及び厚さはそれぞれ、１×１０２０ｃｍ−３及び１００ｎｍである。図示されるように、Ｖｇｓ＝６Ｖにおいて、より高い、２．２８Ａ／ｍｍの出力ドレイン電流Ｉｄｓが与えられ、それは、ダイヤモンド基板／ＮＣＤパッシベーションを備えるＨＥＭＴ構造及びＳｉＣ基板及びＳｉ３Ｎ４パッシベーションを備えるＨＥＭＴ構造より、それぞれ概ね２４％及び９８％高いＩｄｓの上昇を示す。ゲートリークがｐ−ＮＣＤ／ＩｎＡｌＮヘテロ接合によって支配されるという事実に起因して、ＮＣＤゲートＨＥＭＴ構造内のゲートリーク電流は、基準デバイスよりはるかに低いことに言及することは注目に値する。実験結果は、ｐ−ＮＣＤゲート層を備えるデバイスが最大でＶｇｓ＝１０Ｖまで、低いリーク電流を達成することができ、一方、基準デバイスにおいて低いリーク電流を維持するには、ゲートバイアスの上昇は最大で２Ｖ又は３Ｖまでのみであることを示す。シミュレーションにおいて、ｐ−ＮＣＤゲートＨＥＭＴは、基準デバイスと比べて、１０桁を超えるリーク電流の低減を示す。シミュレーションでは、伝達特性におけるトラッピング効果は考慮されなかった。
【００４６】
図７は、異なるデバイス構造（ａ）〜（ｆ）の温度分布のシミュレーション結果を示す。構造（ａ）は、１００μｍ厚ＳｉＣ基板及び０．３μｍ厚Ｓｉ３Ｎ４パッシベーション層の場合である。構造（ｂ）は、１００μｍ厚ダイヤモンド基板及び０．３μｍ厚Ｓｉ３Ｎ４パッシベーション層の場合である。構造（ｃ）は、５０μｍ厚ダイヤモンド基板及び０．３μｍ厚Ｓｉ３Ｎ４パッシベーション層の場合である。構造（ｄ）は、５０μｍ厚ダイヤモンド基板及び０．３μｍ厚ＮＣＤパッシベーション層の場合である。構造（ｅ）は、５０μｍ厚ダイヤモンド基板及び１．０μｍ厚ＮＣＤパッシベーション層の場合である。構造（ｆ）は、５０μｍ厚ダイヤモンド基板及び５．０μｍ厚ＮＣＤパッシベーション層の場合である。
【００４７】
図７は、構造（ａ）〜（ｆ）に関するＨＥＭＴのピーク温度分布のシミュレーション結果を示す。６つ全ての構造のためのバイアス条件は、Ｖｇｓ＝３Ｖ、Ｖｄｓ＝２０Ｖにおいて同じである。ＳｉＣ基板及びＳｉ３Ｎ４パッシベーション層を備える構造（ａ）の場合、ピーク温度（ホットスポット）は、８６１Ｋの値を有するドレイン側ゲートエッジにおいて見られる。一方、ダイヤモンド基板を備える構造（ｂ）の場合、ピーク温度は７３５Ｋまで低下した。構造（ｃ）に示されるように５０μｍまで下方にダイヤモンド基板をエッチングし、背面ヒートシンクをホットスポットに更に接近させることによって、更なる温度低下を達成することができる。さらに、上側パッシベーション厚及び材料が、背面基板エッチングの場合よりピーク温度を下げるのに更に有効であることを、構造（ｃ）〜（ｅ）において確認することができる。
【００４８】
０．３μｍ厚Ｓｉ３Ｎ４パッシベーション層を備えるＨＥＭＴ構造と比べると、０．３μｍ厚ＮＣＤ層を備えるＨＥＭＴのピーク温度は、７１７Ｋから５５８Ｋへの著しい低下を示す。この温度低下は、上側熱拡散層がヒートシンクにはるかに近いという事実に起因する。さらに、ＮＣＤパッシベーションが厚いほど、良好な熱的性能を達成できることが示される。ＮＣＤパッシベーション厚が０．３μｍから５μｍに増加すると、ピーク温度は、５５８Ｋから４９８Ｋに低下する。これは、ＮＣＤパッシベーション層が厚すぎると、熱的性能の改善にはつながらず、また、製造が難しくなることを示す。それゆえ、好ましいＮＣＤ厚は１μｍ〜５μｍである。
【００４９】
図８Ａ及び図８Ｂは、図２Ａ及び図２Ｂに示される構造にそれぞれ対応するＨＥＭＴ（ａ）及び（ｂ）の温度分布のシミュレーション結果を示す。この場合、図２Ａの構造はｐ−ＮＣＤゲート層を含まないのに対して、図２Ｂの構造はｐ−ＮＣＤゲート層を含む。２つのＨＥＭＴは異なる閾値電圧を有するので、ＨＥＭＴ構造（ａ）及び（ｂ）に印加されるゲートバイアスはそれぞれ３Ｖ及び６Ｖであり、ドレインバイアスは、３５Ｗ／ｍｍの同じ出力電力密度を達成するように選択される。
【００５０】
ＮＣＤゲート膜は、デバイス内のホットスポットと直接接触しており、熱拡散効果を高めるので、ｐ−ＮＣＤゲートＨＥＭＴは、概ね１２％のピーク温度低下を示すことが確認される。実際の用途では、長期にわたって信頼性のある動作を確保するために、デバイスピーク温度Ｔｐｅａｋは、例えば、６００Ｋに制限される。このピーク温度は、デバイスの最大許容可能電力損失を決定する。
【００５１】
図９は、ＳｉＣ基板トランジスタ及びダイヤモンド基板トランジスタの電力−温度Ｔｐｅａｋ依存関係を示す。
【００５２】
ＳｉＣ基板トランジスタの構造は、Ｓｉ３Ｎ４パッシベーション層を備えるＧａＮ−ｏｎ−ＳｉＣ  ＨＥＭＴである。ダイヤモンド基板トランジスタの構造はそれぞれ、Ｓｉ３Ｎ４パッシベーション層を備えるＧａＮ−ｏｎ−ｄｉａｍｏｎｄ  ＨＥＭＴ、ＮＣＤパッシベーション層を備えるＧａＮ−ｏｎ−ｄｉａｍｏｎｄ  ＨＥＭＴ、及びＮＣＤパッシベーション層及びｐ−ＮＣＤゲート膜を備えるＧａＮ−ｏｎ−ｄｉａｍｏｎｄ  ＨＥＭＴである。基板１０及びパッシベーション層１７の厚さは、全ての場合に、１００μｍ及び１μｍに固定される。
【００５３】
図示されるように、Ｔｐｅａｋ＝６００Ｋの場合、ＳｉＣ基板及びｐ−ＧａＮ背面障壁層をダイヤモンド基板及びｐ−ダイヤモンド背面障壁層で置き換えることによって、約３２％の、より高い電力密度を達成することができる。
【００５４】
同じダイヤモンド基板及びｐ−ダイヤモンド背面障壁層を備えるが、異なるパッシベーション層を有するデバイスと比較すると、ＮＣＤパッシベーション層を備えるデバイスは、Ｔｐｅａｋ＝６００Ｋの場合に、Ｓｉ３Ｎ４パッシベーション層を備えるデバイスより、約８４％の、電力密度の改善を示す。
【００５５】
さらに、ダイヤモンド基板及びＮＣＤパッシベーション層を備えるデバイスより優れた、約２８％の電力密度改善は、デバイス内の最高温のホットスポットへの熱拡散層に直接接触しているＮＣＤゲート膜構造を使用することによって達成することができる。ダイヤモンド基板及びＮＣＤパッシベーション層を備えるＮＣＤゲートＩｎＡｌＮ／ＡｌＮ／ＧａＮ  ＨＥＭＴは、Ｔｐｅａｋ＝６００Ｋの場合に、６５Ｗ／ｍｍの電力密度を示し、それは、ＳｉＣ基板及びＳｉ３Ｎ４パッシベーション層を備える標準ゲートＩｎＡｌＮ／ＡｌＮ／ＧａＮ  ＨＥＭＴの電力密度（２１Ｗ／ｍｍ）の３倍を超える。これらの結果は、ＮＣＤゲート膜及びＮＣＤパッシベーション層等の上側熱拡散技術が、ＧａＮ電力デバイスの熱管理において大きい潜在力を有することを示す。
【００５６】
高周波数用途では、ＧａＮ高電子移動度トランジスタ（ＨＥＭＴ）は、ゲート長が０．２μｍ未満に縮小するとき、全てのＦＥＴと同様に短チャネル効果を受けやすい。短いゲート長は、閾値電圧（Ｖｔｈ）シフト、ソフトピンチオフ、及び高いサブスレッショルド電流等の短チャネル効果を引き起こす。
【００５７】
図１０は、異なる構造を有するトランジスタの伝達特性のシミュレーション結果を示す。この場合、シミュレートされた構造は、背面障壁層を備えないＧａＮ  ＨＥＭＴ、ｐ−ダイヤモンド背面障壁層を備えるＧａＮ  ＨＥＭＴ並びにｐ−ダイヤモンド背面障壁層及びｐ−ＮＣＤゲート層を備えるＧａＮ  ＨＥＭＴである。
【００５８】
５０ｎｍゲート長を有するデバイスにおける１Ｖ及び１０ＶのＶｄｓの伝達曲線が示される。背面障壁層を備えないデバイスと比べてｐ−ダイヤモンドによって形成されるエネルギー障壁が大きいことによって、ｐ−ダイヤモンド背面障壁層を備える短ゲートＨＥＭＴは、はるかに小さいＶｔｈシフトを示すだけでなく、サブスレッショルド勾配の著しい改善も示す。
【００５９】
図１１は、ダイヤモンド背面障壁を備える標準ゲートＨＥＭＴ及びダイヤモンド背面障壁を備えない標準ゲートＨＥＭＴ、並びにダイヤモンド背面障壁層を備えるｐ−ＮＣＤゲートＨＥＭＴ内のゲート長Ｌｇの関数としてのドレイン誘起障壁低下（ＤＩＢＬ）（シミュレーションにおいて使用される１Ｖ及び１０ＶのＶｔｈ／Ｖｄｓ及びＶｄｓと定義される）のシミュレーション結果を示す。ドレイン誘起障壁低下（ＤＩＢＬ）は、ＦＥＴ内の短チャネル効果であり、元々、ドレイン電圧が高くなるとトランジスタの閾値電圧が低下することを指しており、デバイス動作のためにできる限り低く抑える必要がある。５０ｎｍ短ゲートデバイスの場合、ＤＩＢＬ値は、背面障壁層を備えるデバイスでは４５ｍＶ／Ｖまで低く、それは、背面障壁層を備えないデバイスにおける値（１３８ｍＶ／Ｖ）より、約７０％の低下を示す。ＮＣＤゲートデバイスにおけるＤＩＢＬ値は５５ｍＶ／Ｖであり、それは、標準ゲートデバイスより、約１８％の上昇を示す。ＮＣＤゲートデバイスにおいてＤＩＢＬを抑圧するための更なる改善は、ｐ−ダイヤモンド背面障壁層１１内のドーピング密度を高めること、及びチャネル層１３の厚さを最適化することを含む。
【００６０】
図１２は、３つの異なるトランジスタの場合のゲート長の関数としてのピーク遮断周波数ｆＴ．ｍａｘのシミュレーション結果を示す。３つのトランジスタは、ｐ型ダイヤモンド障壁層を含むＨＥＭＴ構造（塗り潰した丸）、ｐ型ダイヤモンド障壁層及びｐ型ＮＣＤゲート層を含むｐ−ゲートＨＥＭＴ構造（塗り潰した三角）及びｐ型ダイヤモンド層を備えない基準ＨＥＭＴ構造（塗り潰した四角）に対応する。
【００６１】
図１２において、これら３つのデバイス内のＶｇｓの関数として、電流利得遮断周波数が示される。デバイス伝達特性は、Ｖｄｓ＝１Ｖのａｃモードにおいてシミュレートされ、相互コンダクタンスｇｍ並びにゲートキャパシタンスＣｇｄ及びＣｇｓがＶｇｓの関数として抽出された。以下の式によってＶｇｓごとに固有遮断周波数ｆＴが計算され、ピークｆＴが抽出された。
【数１】
2019522375.tif 000003
【００６２】
図示されるように、ゲートデバイスが短いほど、ゲートキャパシタンスが小さいことに起因して、ゲート長が２００ｎｍから５０ｎｍに減少するとき、ｆＴ．ｍａｘの概ね２倍の上昇を達成することができる。さらに、ＢＢを備えないＨＥＭＴより、ｐ−ダイヤモンドＢＢを備えるＨＥＭＴにおいて、わずかに高いｆＴ．ｍａｘが観測され、それは、より良好なキャリア閉じ込めによって、わずかに大きい相互コンダクタンスｇｍが達成されることに起因する。さらに、ＮＣＤゲートＨＥＭＴは、標準ゲートＨＥＭＴに比べて、ｆＴ．ｍａｘのわずかな上昇を示し、それは、ｐ−ＮＣＤゲートを組み込んでも、デバイスの周波数性能を損なわないことを示す。ＮＣＤゲートＩｎＡｌＮ／ＡｌＮ／ＧａＮ  ＨＥＭＴは、５０ｎｍゲート長の場合に、約９６ＧＨｚのｆＴ．ｍａｘを示す。
【００６３】
本発明の上記で説明した実施形態は、多数の方法のうちの任意のもので実施することができる。例えば、実施形態は、ハードウェア、ソフトウェア又はそれらの組み合わせを用いて実施することができる。ソフトウェアで実施される場合、ソフトウェアコードは、単一のコンピューターに設けられるのか又は複数のコンピューター間に分散されるのかにかかわらず、任意の適したメモリを備えるプロセッサ又はメモリを備えるプロセッサの集合体において実行することができる。そのようなプロセッサは、１つ以上のプロセッサを集積回路部品に有する集積回路として実装することができる。ただし、プロセッサは、任意の適したフォーマットの回路類を用いて実装することができる。
【００６４】
また、本発明の実施形態は、例が提供された方法として実施することができる。この方法の一部として実行される動作は、任意の適切な方法で順序付けすることができる。したがって、動作が示したものと異なる順序で実行される実施形態を構築することができ、これには、例示の実施形態では一連の動作として示されたにもかかわらず、いくつかの動作を同時に実行することを含めることもできる。
【００６５】
請求項の要素を修飾する、特許請求の範囲における「第１」、「第２」等の序数の使用は、それ自体で、１つの請求項の要素の別の請求項の要素に対する優先順位も、優位性も、順序も暗示するものでもなければ、方法の動作が実行される時間的な順序も暗示するものでもなく、請求項の要素を区別するために、単に、或る特定の名称を有する１つの請求項の要素を、同じ（序数の用語の使用を除く）名称を有する別の要素と区別するラベルとして用いられているにすぎない。
【図１】
2019522375.tif 000004
【図２Ａ】
2019522375.tif 000005
【図２Ｂ】
2019522375.tif 000006
【図３】
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【図４】
2019522375.tif 000008
【図５】
2019522375.tif 000009
【図６Ａ】
2019522375.tif 000010
【図６Ｂ】
2019522375.tif 000011
【図７】
2019522375.tif 000012
【図８Ａ】
2019522375.tif 000013
【図８Ｂ】
2019522375.tif 000014
【図９】
2019522375.tif 000015
【図１０】
2019522375.tif 000016
【図１１】
2019522375.tif 000017
【図１２】
2019522375.tif 000018
【手続補正書】
【提出日】平成31年1月21日(2019.1.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明のいくつかの実施形態によれば、半導体デバイスは、基板と、基板上に配置され、第１のｐ型ドーパント原子を含む背面障壁層と、前記背面障壁層の格子定数とは異なる格子定数を有する中間層と、チャネル層、前記チャネル層上のスペーサー層及び前記スペーサー層上の障壁層を有し、前記障壁層、前記スペーサー層及び前記チャネル層の材料の組み合わせは、前記チャネル層にキャリア電荷が与えられるように選択され、前記障壁層は、非意図的にドープされたＩｎ０．１７Ａｌ０．８３Ｎ層である半導体ヘテロ構造と、前記障壁層の上面を部分的に覆うように配置され、第２のｐ型ドーパント原子を含むゲート層と、前記チャネル層内に前記キャリア電荷を与え、制御するための電極の組とを備える。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
さらに、本発明の別の実施形態は、半導体デバイスを設計する方法を提供する。前記方法は、基板を選択するステップと、前記基板上にｐ型ドーパント原子を含む背面障壁層を配置するステップと、前記背面障壁層上に、前記背面障壁層の格子定数とは異なる格子定数を有する中間層を配置するステップと、チャネル層、前記チャネル層上のスペーサー層及び前記スペーサー層上の障壁層を有し、前記障壁層、前記スペーサー層及び前記チャネル層の材料の組み合わせが前記チャネル層にキャリア電荷を与えるように半導体ヘテロ構造を選択し、前記障壁層を非意図的にドープされたＩｎ０．１７Ａｌ０．８３Ｎ層とするステップと、前記障壁層の上面を部分的に覆い、ｐ型ドーパント原子を含むゲート層を配置するステップと、前記チャネル層内に前記キャリア電荷を与え、制御するための電極の組を配置するステップとを含む。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
基板と、
前記基板上に配置され、第１のｐ型ドーパント原子を含む背面障壁層と、
前記背面障壁層の格子定数とは異なる格子定数を有する中間層又は核形成層と、
チャネル層、前記チャネル層上のスペーサー層及び前記スペーサー層上の障壁層を有し、前記障壁層、前記スペーサー層及び前記チャネル層の材料の組み合わせは、前記チャネル層にキャリア電荷が与えられるように選択され、前記障壁層は、非意図的にドープされたＩｎ０．１７Ａｌ０．８３Ｎ層である半導体ヘテロ構造と、
前記障壁層の上面を部分的に覆うように配置され、第２のｐ型ドーパント原子を含むゲート層と、
前記チャネル層内に前記キャリア電荷を与え、制御するための電極の組とを備える、半導体デバイス。
【請求項２】
前記背面障壁層は、１×１０１６ｃｍ−３〜１×１０２１ｃｍ−３の範囲内の前記第１のｐ型ドーパント原子の第１のドーピング密度を有する、請求項１に記載の半導体デバイス。
【請求項３】
前記背面障壁層は、１００ｎｍ〜１０００ｎｍの範囲内の厚さを有する、請求項１に記載の半導体デバイス。
【請求項４】
前記中間層は、２５ｎｍ〜１００ｎｍの範囲内の厚さを有する、請求項１に記載の半導体デバイス。
【請求項５】
前記中間層の材料は、窒化ケイ素（ＳｉＮｘ）又は二酸化ケイ素（ＳｉＯ２）である、請求項１に記載の半導体デバイス。
【請求項６】
前記核形成層はＩＩＩ−Ｖ族化合物材料から形成される、請求項１に記載の半導体デバイス。
【請求項７】
前記核形成層の材料は窒化アルミニウム（ＡｌＮ）である、請求項６に記載の半導体デバイス。
【請求項８】
前記チャネル層は５０ｎｍ〜２００ｎｍの範囲内の厚さを有する、請求項１に記載の半導体デバイス。
【請求項９】
前記スペーサー層は、前記チャネル層の格子定数とは異なる格子定数を有し、前記スペーサー層のバンドギャップエネルギーは前記チャネル層のバンドギャップエネルギーより大きい、請求項１に記載の半導体デバイス。
【請求項１０】
前記障壁層及び前記チャネル層の前記材料の前記組み合わせは、窒化インジウムアルミニウム（ＩｎＡｌＮ）及び窒化ガリウム（ＧａＮ）の対、窒化アルミニウムガリウム（ＡｌＧａＮ）及びＧａＮの対、窒化アルミニウム（ＡｌＮ）及びＧａＮの対、又は窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）及びＧａＮの対である、請求項１に記載の半導体デバイス。
【請求項１１】
前記ゲート層は、ナノ結晶ダイヤモンド（ＮＣＤ）から形成される、請求項１に記載の半導体デバイス。
【請求項１２】
前記ゲート層は、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲内の前記第２のｐ型ドーパント原子の第２のドーパント密度を有する、請求項１に記載の半導体デバイス。
【請求項１３】
前記ゲート層は５０ｎｍ〜１００ｎｍの範囲内の厚さを有する、請求項１に記載の半導体デバイス。
【請求項１４】
前記ゲート層は、プラチナ（Ｐｔ）層、パラジウム（Ｐｄ）層又はニッケル−金（Ｎｉ／Ａｕ）積層構造から形成されるゲート電極によって覆われる、請求項１に記載の半導体デバイス。
【請求項１５】
前記障壁層の上面の空きエリア上に配置される誘電体層を更に備え、前記空きエリアは前記電極の前記組によって画定される、請求項１に記載の半導体デバイス。
【請求項１６】
前記誘電体層はＮＣＤ層である、請求項１５に記載の半導体デバイス。
【請求項１７】
前記電極の前記組及び前記誘電体層を覆うように配置されるパッシベーション層を更に備える、請求項１５に記載の半導体デバイス。
【請求項１８】
前記基板はダイヤモンド基板である、請求項１７に記載の半導体デバイス。
【請求項１９】
半導体デバイスを設計する方法であって、
基板を選択することと、
前記基板上にｐ型ドーパント原子を含む背面障壁層を配置することと、
前記背面障壁層の格子定数とは異なる格子定数を有する中間層又は核形成層を前記背面障壁層上に配置することと、
チャネル層、前記チャネル層上のスペーサー層及び前記スペーサー層上の障壁層を有すし、前記障壁層、前記スペーサー層及び前記チャネル層の材料の組み合わせが前記チャネル層にキャリア電荷を与えるように半導体ヘテロ構造を選択し、前記障壁層を非意図的にドープされたＩｎ０．１７Ａｌ０．８３Ｎ層とすることと、
前記障壁層の上面を部分的に覆い、ｐ型ドーパント原子を含むゲート層を配置することと、
前記チャネル層内に前記キャリア電荷を与え、制御するための電極の組を配置することと、
を含む、方法。
【国際調査報告】
2019522375.tif 000019
2019522375.tif 000020
2019522375.tif 000021