(57)【要約】  半導体デバイスを形成する方法は、加工基板を提供するステップと、加工基板に結合された窒化ガリウム層を形成するステップと、窒化ガリウム層の前面に窒化アルミニウムガリウムバリア層を形成することによって、窒化ガリウム層に結合されたチャネル領域を形成するステップと、チャネル領域の中央部分に窒化アルミニウムガリウムバリア層に結合されたゲート誘電体層を形成するステップと、ゲート誘電体層に結合されたゲートコンタクトを形成するステップと、チャネル領域の第１の端部にソースコンタクトを形成するステップと、チャネル領域の第２の端部にビアを形成するステップと、ビアを導電性材料で充填するステップと、ビアに結合されたドレインコンタクトを形成するステップと、エピタキシャル窒化ガリウム層の背面を露出させるために加工基板を除去するステップと、エピタキシャル窒化ガリウム層の背面にドレインパッドを形成するステップと、を含む。
2019537284.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを形成する方法であって、前記方法は、
加工基板を提供するステップであって、前記加工基板は、
多結晶セラミックコアと、
前記多結晶セラミックコアを封入するバリア層と、
前記バリア層に結合された接合層と、
前記接合層に結合された実質的に単結晶のシリコン層と、を含む、ステップと、
前記実質的に単結晶のシリコン層に結合された、背面および前面を有するエピタキシャル窒化ガリウム層を形成するステップと、
前記エピタキシャル窒化ガリウム層の前記前面にエピタキシャル窒化アルミニウムガリウムバリア層を形成することによって、前記エピタキシャル窒化ガリウム層に結合されたチャネル領域を形成するステップであって、前記チャネル領域は、第１の端部および第２の端部、ならびに前記第１の端部と前記第２の端部との間の中央部分を有する、ステップと、
前記チャネル領域の前記中央部分に前記エピタキシャル窒化アルミニウムガリウムバリア層に結合されたゲート誘電体層を形成するステップと、
前記ゲート誘電体層に結合されたゲートコンタクトを形成するステップと、
前記チャネル領域の前記第１の端部にソースコンタクトを形成するステップと、
前記チャネル領域の前記第２の端部に、前記エピタキシャル窒化アルミニウムガリウムバリア層および前記エピタキシャル窒化ガリウム層を貫通するビアを形成するステップと、
前記ビアを導電性材料で充填するステップと、
前記ビアに結合されたドレインコンタクトを形成するステップと、
前記エピタキシャル窒化ガリウム層の前記背面を露出させるために前記加工基板を除去するステップと、
前記エピタキシャル窒化ガリウム層の前記背面にドレインパッドを形成するステップであって、前記ドレインパッドは、前記ビア内の前記導電性材料を介して前記ドレインコンタクトに電気的に結合される、ステップと、
を含む方法。
【請求項２】
前記半導体デバイスは、高電子移動度トランジスタ（ＨＥＭＴ）を含む、請求項１に記載の方法。
【請求項３】
前記エピタキシャル窒化ガリウム層は、約５μｍを超える厚さを有する、請求項１に記載の方法。
【請求項４】
前記エピタキシャル窒化ガリウム層は、約１０μｍを超える厚さを有する、請求項３に記載の方法。
【請求項５】
前記エピタキシャル窒化アルミニウムガリウムバリア層および前記ゲート誘電体層の上に誘電体中間層を形成するステップと、
前記ゲートコンタクトに結合された１つまたは複数のゲートフィールドプレートを形成するステップと、
前記ソースコンタクトに結合されたソースフィールドプレートを形成するステップと、
前記ソースコンタクトに結合されたソースパッドを形成するステップと、
をさらに含む、請求項１に記載の方法。
【請求項６】
前記多結晶セラミックコアは、多結晶窒化アルミニウムガリウム（ＡｌＧａＮ）を含む、請求項１に記載の方法。
【請求項７】
前記実質的に単結晶のシリコン層は、（１１１）表面配向を有する、請求項１に記載の方法。
【請求項８】
前記エピタキシャル窒化アルミニウムガリウムバリア層、前記エピタキシャル窒化ガリウム層、および前記ドレインコンタクトは、電圧クランプダイオードを形成する、請求項１に記載の方法。
【請求項９】
半導体デバイスを形成する方法であって、前記方法は、
加工基板を提供するステップであって、前記加工基板は、
多結晶セラミックコアと、
前記多結晶セラミックコアを封入するバリア層と、
前記バリア層に結合された接合層と、
前記接合層に結合された実質的に単結晶のシリコン層と、を含む、ステップと、
前記実質的に単結晶のシリコン層に結合された、第１のドーピング濃度を有する第１のエピタキシャルＮ型窒化ガリウム層を形成するステップと、
前記第１のエピタキシャルＮ型窒化ガリウム層に結合された、前記第１のドーピング濃度より低い第２のドーピング濃度を有する第２のエピタキシャルＮ型窒化ガリウム層を形成するステップと、
前記第２のエピタキシャルＮ型窒化ガリウム層上にエピタキシャル窒化アルミニウムガリウムバリア層を形成することによって、前記第２のエピタキシャルＮ型窒化ガリウム層に結合されたチャネル領域を形成するステップであって、前記チャネル領域は、第１の端部および第２の端部、ならびに前記第１の端部と前記第２の端部との間の中央部分を有する、ステップと、
前記チャネル領域の前記中央部分に前記エピタキシャル窒化アルミニウムガリウムバリア層に結合されたゲート誘電体層を形成するステップと、
前記ゲート誘電体層に結合されたゲートコンタクトを形成するステップと、
前記チャネル領域の前記第１の端部にソースコンタクトを形成するステップと、
前記第１のエピタキシャルＮ型窒化ガリウム層の一部を露出させるために、前記チャネル領域の前記第２の端部において前記第２のエピタキシャルＮ型窒化ガリウム層を貫通するビアを形成するステップと、
前記ビアを導電性材料で充填するステップと、
前記チャネル領域の前記第２の端部にドレインコンタクトを形成するステップであって、前記ドレインコンタクトは、前記ビア内の前記導電性材料を介して前記第１のエピタキシャルＮ型窒化ガリウム層に電気的に結合される、ステップと、
を含む方法。
【請求項１０】
前記半導体デバイスは、高電子移動度トランジスタ（ＨＥＭＴ）を含む、請求項９に記載の方法。
【請求項１１】
前記エピタキシャル窒化アルミニウムガリウムバリア層、前記第２のエピタキシャルＮ型窒化ガリウム層、および前記第１のエピタキシャルＮ型窒化ガリウム層は、電圧クランプダイオードを形成する、請求項９に記載の方法。
【請求項１２】
前記第２のエピタキシャルＮ型窒化ガリウム層は、約５μｍを超える厚さを有する、請求項９に記載の方法。
【請求項１３】
前記第２のエピタキシャル窒化ガリウム層は、約１０μｍを超える厚さを有する、請求項１２に記載の方法。
【請求項１４】
前記ゲートコンタクトに結合された１つまたは複数のゲートフィールドプレートを形成するステップと、
前記ソースコンタクトに結合されたソースフィールドプレートを形成するステップと、
前記エピタキシャル窒化アルミニウムガリウムバリア層および前記ゲート誘電体層の上に層間誘電体（ＩＬＤ）層を形成するステップと、
前記ＩＬＤ層の上に、前記ソースコンタクトおよび前記ソースフィールドプレートに電気的に結合されるソースパッドを形成するステップと、
をさらに含む、請求項９に記載の方法。
【請求項１５】
前記多結晶セラミックコアは、多結晶窒化アルミニウムガリウム（ＡｌＧａＮ）を含む、請求項９に記載の方法。
【請求項１６】
前記実質的に単結晶のシリコン層は、（１１１）表面配向を有する、請求項９に記載の方法。
【請求項１７】
横型高電子移動度トランジスタ（ＨＥＭＴ）であって、
ドレインパッドと、
前記ドレインパッドに結合されたエピタキシャル窒化ガリウム層と、
第１の端部、第２の端部、および前記第１の端部と前記第２の端部との間の中央部分を有するチャネル領域であって、前記エピタキシャル窒化ガリウム層に結合されたエピタキシャル窒化アルミニウムガリウムバリア層を含むチャネル領域と、
前記チャネル領域の前記中央部分に結合されたゲート誘電体層と、
前記ゲート誘電体層に結合されたゲートコンタクトと、
前記チャネル領域の前記第１の端部に配置されたソースコンタクトと、
前記チャネル領域の前記第２の端部に配置されたビアと、
前記ビアに結合され、前記ビアを介して前記ドレインパッドに電気的に接続されたドレインコンタクトと、
を含む横型高電子移動度トランジスタ（ＨＥＭＴ）。
【請求項１８】
前記ビアは、前記エピタキシャル窒化ガリウム層を貫通する、請求項１７に記載の横型ＨＥＭＴ。
【請求項１９】
前記エピタキシャル窒化ガリウム層は、約５μｍを超える厚さを有する、請求項１７に記載の横型ＨＥＭＴ。
【請求項２０】
前記エピタキシャル窒化アルミニウムガリウムバリア層、前記エピタキシャル窒化ガリウム層、および前記ドレインコンタクトは、電圧クランプダイオードを形成する、請求項１７に記載の横型ＨＥＭＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
[0001]本出願は、２０１６年１２月６日に出願された米国仮特許出願第６２／４３０，６４９号の利益を主張し、その内容はその全体が参照により本明細書に組み込まれる。
【背景技術】
【０００２】
[0002]窒化ガリウム系パワーデバイスは通常、サファイア基板上にエピタキシャル成長される。サファイア基板上への窒化ガリウム系パワーデバイスの成長は、基板とエピタキシャル層が異なる材料で構成されているため、ヘテロエピタキシャル成長プロセスである。ヘテロエピタキシャル成長プロセスに起因して、エピタキシャル成長材料は、エピタキシャル層の電子的／光学的特性に関連する均一性の低下およびメトリックの低下を含む様々な悪影響を示す可能性がある。したがって、エピタキシャル成長プロセスおよび基板構造に関連する改良された方法およびシステムに対する技術的な必要性がある。
【発明の概要】
【課題を解決するための手段】
【０００３】
[0003]本発明は、一般的に横型高電子移動度トランジスタ（ＨＥＭＴ）に関する。より具体的には、本発明は、集積化されたｎ−ｉ−ｎ、ｎ−ｉ−ｐ、またはｎ−ｐ型クランプダイオードを有するＨＥＭＴを形成するためのシステムおよび方法に関する。一例にすぎないが、本発明は、セラミック基板を利用する集積化ｎ−ｉ−ｎ型クランプダイオードを有するＨＥＭＴを形成するためのシステムおよび方法に適用されている。本方法および技術は、様々な半導体プロセス工程に適用することができる。
【０００４】
[0004]本発明の一実施形態によれば、半導体デバイスを形成する方法は、加工基板を提供するステップを含む。加工基板は、多結晶セラミックコアと、多結晶セラミックコアを封入するバリア層と、バリア層に結合された接合層と、接合層に結合された実質的に単結晶のシリコン層と、を含む。本方法は、実質的に単結晶のシリコン層に結合されたエピタキシャル窒化ガリウム層を形成するステップをさらに含む。エピタキシャル窒化ガリウム層は、背面および前面を有する。本方法は、エピタキシャル窒化ガリウム層の前面にエピタキシャル窒化アルミニウムガリウムバリア層を形成することによって、エピタキシャル窒化ガリウム層に結合されたチャネル領域を形成するステップをさらに含む。チャネル領域は、第１の端部、第２の端部、および第１の端部と第２の端部との間の中央部分を有する。本方法は、チャネル領域の中央部分にエピタキシャル窒化アルミニウムガリウムバリア層に結合されたゲート誘電体層を形成するステップと、ゲート誘電体層に結合されたゲートコンタクトを形成するステップと、チャネル領域の第１の端部にソースコンタクトを形成するステップと、チャネル領域の第２の端部にビアを形成するステップと、をさらに含む。ビアは、エピタキシャル窒化アルミニウムガリウムバリア層およびエピタキシャル窒化ガリウム層を貫通している。本方法は、ビアを導電性材料で充填するステップと、ビアに結合されたドレインコンタクトを形成するステップと、エピタキシャル窒化ガリウム層の背面を露出させるために加工基板を除去するステップと、エピタキシャル窒化ガリウム層の背面にドレインパッドを形成するステップと、をさらに含む。ドレインパッドは、ビア内の導電性材料を介してドレインコンタクトに電気的に結合されている。
【０００５】
[0005]本発明の別の実施形態によれば、半導体デバイスを形成する方法は、加工基板を提供するステップを含む。加工基板は、多結晶セラミックコアと、多結晶セラミックコアを封入するバリア層と、バリア層に結合された接合層と、接合層に結合された実質的に単結晶のシリコン層と、を含む。本方法は、実質的に単結晶のシリコン層に結合された第１のエピタキシャルＮ型窒化ガリウム層を形成するステップをさらに含む。第１のエピタキシャルＮ型窒化ガリウム層は第１のドーピング濃度を有する。本方法は、第１のエピタキシャルＮ型窒化ガリウム層に結合された第２のエピタキシャルＮ型窒化ガリウム層を形成するステップをさらに含む。第２のエピタキシャルＮ型窒化ガリウム層は、第１のドーピング濃度よりも低い第２のドーピング濃度を有する。本方法は、第２のエピタキシャルＮ型窒化ガリウム層上にエピタキシャル窒化アルミニウムガリウムバリア層を形成することによって、第２のエピタキシャルＮ型窒化ガリウム層に結合されたチャネル領域を形成するステップをさらに含む。チャネル領域は、第１の端部、第２の端部、および第１の端部と第２の端部との間の中央部分を有する。本方法は、チャネル領域の中央部分にエピタキシャル窒化アルミニウムガリウムバリア層に結合されたゲート誘電体層を形成するステップと、ゲート誘電体層に結合されたゲートコンタクトを形成するステップと、チャネル領域の第１の端部にソースコンタクトを形成するステップと、第１のエピタキシャルＮ型窒化ガリウム層の一部を露出させるために、チャネル領域の第２の端部において第２のエピタキシャルＮ型窒化ガリウム層を貫通するビアを形成するステップと、ビアを導電性材料で充填するステップと、チャネル領域の第２の端部にドレインコンタクトを形成するステップと、をさらに含む。ドレインコンタクトは、ビア内の導電性材料を介して第１のエピタキシャルＮ型窒化ガリウム層に電気的に結合される。
【０００６】
[0006]本発明のさらなる実施形態によれば、横型高電子移動度トランジスタ（ＨＥＭＴ）は、ドレインパッドと、ドレインコンタクトに結合されたエピタキシャル窒化ガリウム層と、第１の端部、第２の端部、および第１の端部と第２の端部との間の中央部分を有するチャネル領域と、を含む。チャネル領域は、エピタキシャル窒化ガリウム層に結合されたエピタキシャル窒化アルミニウムガリウムバリア層を含む。横型高電子移動度トランジスタ（ＨＥＭＴ）は、チャネル領域の中央部分に結合されたゲート誘電体層と、ゲート誘電体層に結合されたゲートコンタクトと、チャネル領域の第１の端部に配置されたソースコンタクトと、チャネル領域の第２の端部に配置されたビアと、ビアに結合されたドレインコンタクトと、をさらに含む。ドレインパッドは、ビアを介してドレインコンタクトに電気的に接続されている。
【０００７】
[0008]本発明のこれらおよび他の実施形態は、その利点および特徴の多くと共に、以下の文章および添付の図面と併せてより詳細に説明される。
【図面の簡単な説明】
【０００８】
【図１】本発明のいくつかの実施形態による加工基板構造を示す簡略化した概略断面図である。
【図２】本発明のいくつかの実施形態による横型高電子移動度トランジスタ（ＨＥＭＴ）を形成する方法を示す簡略化したフローチャートである。
【図３Ａ】本発明のいくつかの実施形態による横型ＨＥＭＴを示す概略断面図である。
【図３Ｂ】本発明のいくつかの実施形態による横型ＨＥＭＴを示す概略断面図である。
【図３Ｃ】本発明のいくつかの他の実施形態による横型ＨＥＭＴを示す概略断面図である。
【図４】本発明のいくつかの他の実施形態による横型高電子移動度トランジスタ（ＨＥＭＴ）を形成する方法を示す簡略化したフローチャートである。
【図５】本発明のいくつかの他の実施形態による横型ＨＥＭＴを示す概略断面図である。
【発明を実施するための形態】
【０００９】
[0013]本発明は、一般に、加工基板上に形成された高電子移動度トランジスタ（ＨＥＭＴ）に関する。より具体的には、本発明は、エピタキシャル成長プロセスを使用して集積化電圧クランプを有する横型ＨＥＭＴを製造するのに適した方法およびシステムに関する。一例にすぎないが、本発明は、エピタキシャル成長によって基板上に横型ＨＥＭＴを製造するための方法およびシステムに適用され、基板は、横型ＨＥＭＴを形成するエピタキシャル層と実質的に一致する熱膨張率（ＣＴＥ）によって特徴付けられる。本方法および技術は、様々な半導体プロセス工程に適用することができる。
【００１０】
[0014]図１は、本発明の一実施形態による加工基板構造を示す簡略化した概略図である。図１に示すように、加工基板構造は、様々な電子的および光学的用途に適している可能性がある。加工基板構造は、加工基板構造、例えば、剥離シリコン（１１１）層１２５上に成長するエピタキシャル材料のＣＴＥと実質的に一致する熱膨張率（ＣＴＥ）を有することができるコア１１０（例えば、ＡｌＮ基板）を含む。
【００１１】
[0015]窒化ガリウム（ＧａＮ）系材料（ＧａＮ系層を含むエピタキシャル層）の成長を含む用途では、コア１１０は、多結晶セラミック材料、例えば、酸化イットリウムなどの結合材料を含むことができる多結晶窒化アルミニウム（ＡｌＮ）であってもよい。多結晶窒化ガリウム（ＧａＮ）、多結晶窒化アルミニウムガリウム（ＡｌＧａＮ）、多結晶炭化ケイ素（ＳｉＣ）、多結晶酸化亜鉛（ＺｎＯ）、多結晶三酸化ガリウム（Ｇａ２Ｏ３）などを含む他の材料をコアに利用することができる。
【００１２】
[0016]コア１１０の厚さは、１００〜１５００μｍ程度、例えば７５０μｍであってもよい。コア１１０は、シェルまたは封入シェルと呼ぶことができる接着層１１２に封入されている。一実施形態では、接着層１１２は、厚さが１，０００Å程度のテトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含む。他の実施形態では、接着層１１２の厚さは、例えば１００Åから２，０００Åまで変化する。いくつかの実施形態ではＴＥＯＳ酸化物が接着層１１２に利用されるが、後に堆積される層とその下の層または材料（例えば、セラミック、特に多結晶セラミック）との間の接着を提供する他の材料も本発明の実施形態に従って利用することができる。例えば、ＳｉＯ２または他の酸化ケイ素（ＳｉｘＯｙ）はセラミック材料によく付着し、例えば導電性材料のその後の堆積に適した表面を提供する。接着層１１２は、いくつかの実施形態ではコア１１０を完全に囲み、完全にカプセル化されたコア１１０を形成し、ＬＰＣＶＤプロセスまたは他の適切な堆積プロセスを使用して形成することができ、これは、半導体処理、特に多結晶もしくは複合の基板および層と互換性があり得る。接着層１１２は、その上に後続の層が接着して加工基板構造の要素を形成する表面を提供する。
【００１３】
[0017]封入接着層を形成するためのＬＰＣＶＤプロセス、ガラス／誘電体上のスピン塗布、炉に基づくプロセスなどの使用に加えて、ＣＶＤプロセスまたは同様の堆積プロセスを含む他の半導体プロセスを本発明の実施形態に従って利用することができる。一例として、コア１１０の一部分を被覆する堆積プロセスを利用することができ、コア１１０を裏返すことができ、堆積プロセスを繰り返してコア１１０のさらなる部分を被覆することができる。したがって、ＬＰＣＶＤ技術は、完全に封入された構造を提供するためにいくつかの実施形態で利用されるが、特定の用途に応じて他の膜形成技術を利用することができる。
【００１４】
[0018]接着層１１２を囲むように導電層１１４が形成されている。一実施形態では、導電層１１４は、ポリシリコン（すなわち、多結晶シリコン）のシェルであり、ポリシリコンはセラミック材料に対する接着力が乏しいので、接着層１１２を囲むように形成されている。導電層１１４がポリシリコンである実施形態では、ポリシリコン層の厚さは、５００〜５，０００Å程度、例えば２，５００Åであり得る。いくつかの実施形態では、ポリシリコン層は、接着層１１２（例えば、ＴＥＯＳ酸化物層）を完全に囲むようにシェルとして形成することができ、それによって完全に封入された接着層１１２を形成し、ＬＰＣＶＤプロセスを使用して形成することができる。他の実施形態では、後述するように、導電材料は、接着層１１２の一部、例えば基板構造の下半分に形成することができる。いくつかの実施形態では、導電性材料を完全封入層として形成し、続いて基板構造の片側で除去することができる。
【００１５】
[0019]一実施形態では、導電層１１４は、高導電性材料を提供するためにドープされたポリシリコン層、例えばｐ型ポリシリコン層を提供するためにホウ素でドープされたポリシリコン層とすることができる。いくつかの実施形態では、ホウ素によるドーピングは、高い導電性を提供するために１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３のレベルである。異なるドーパント濃度の他のドーパント（例えば、１×１０１６ｃｍ−３〜５×１０１８ｃｍ−３の範囲のドーパント濃度のリン、ヒ素、ビスマスなど）を利用して、導電層１１４に使用するのに適したｎ型またはｐ型半導体材料のいずれかを提供することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
【００１６】
[0020]導電層１１４の存在は、加工基板を半導体処理ツール、例えば静電チャック（ＥＳＣまたはｅチャック）を有するツールに静電チャックする際に有用である。導電層は、半導体処理ツール内で処理した後に迅速なチャック解除を可能にする。本発明の実施形態では、導電層１１４は、ボンディングを含む将来の処理中にチャックとの電気的接触またはｅチャックへの容量結合を可能にする。したがって、本発明の実施形態は、従来のシリコンウェハと共に利用される方法で処理することができる基板構造を提供する。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。加えて、静電チャックと組み合わせて高い熱伝導率を有する基板構造を有することは、その後の加工層およびエピタキシャル層の形成、ならびにその後のデバイス製造工程のためにより良い堆積条件を与えることができる。例えば、それは、より低い応力、より均一な堆積厚、およびその後の層形成を通してより良好な化学量論制御をもたらすことができる望ましい熱プロファイルを提供することができる。
【００１７】
[0021]第２の接着層１１６（例えば、厚さが１，０００Å程度のＴＥＯＳ酸化物層）が導電層１１４を囲むように形成される。いくつかの実施形態では、第２の接着層１１６は、導電層１１４を完全に取り囲んで、完全に封入された構造を形成し、ＬＰＣＶＤプロセス、ＣＶＤプロセス、またはスピンオン誘電体の堆積を含む任意の他の適切な堆積プロセスを用いて形成することができる。
【００１８】
[0022]バリア層１１８、例えば窒化シリコン層が、第２の接着層１１６を囲むように形成される。一実施形態では、バリア層１１８は、厚さが２，０００Å〜５，０００Åの程度の窒化シリコン層である。いくつかの実施形態では、バリア層１１８は第２の接着層１１６を完全に囲み、完全に封入された構造を形成し、ＬＰＣＶＤプロセスを使用して形成することができる。窒化シリコン層に加えて、ＳｉＣＮ、ＳｉＯＮ、ＡｌＮ、ＳｉＣなどを含む非晶質材料をバリア層１１８として利用することができる。いくつかの実施態様では、バリア層１１８は、バリア層１１８を形成するために構築されたいくつかの補助層からなる。したがって、バリア層という用語は、単層または単一材料を意味するのではなく、複合的に積層された１つまたは複数の材料を包含することを意図している。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
【００１９】
[0023]いくつかの実施形態では、バリア層１１８、例えば、窒化シリコン層は、コア中に存在する元素、例えば、イットリウム（元素）、酸化イットリウム（すなわち、イットリア）、酸素、金属不純物、および他の微量元素などが、例えば高温（例えば１０００℃）のエピタキシャル成長プロセス中に加工基板が存在する可能性がある半導体処理チャンバの環境内へ拡散および／またはガス放出するのを防ぐ。本明細書に記載の封入層を利用して、非クリーンルーム環境用に設計された多結晶ＡｌＮを含むセラミック材料を半導体プロセスフローおよびクリーンルーム環境で利用することができる。
【００２０】
[0024]通常、コアを形成するために利用されるセラミック材料は、１，８００℃の範囲の温度で焼成される。このプロセスはセラミック材料中に存在するかなりの量の不純物を追い出すであろうと予想される。これらの不純物は、焼結剤としてのイットリアの使用から生じるイットリウム、カルシウム、ならびに他の元素および化合物を含む可能性がある。続いて、８００℃〜１，１００℃の範囲のはるかに低い温度で行われるエピタキシャル成長プロセスの間、これらの不純物のその後の拡散は重要ではないと予想されるであろう。しかしながら、従来の予想に反して、本発明者らは、セラミック材料の焼成温度よりもはるかに低い温度でのエピタキシャル成長プロセスの間でさえも、加工基板の層を通して元素の有意な拡散が存在することを突き止めた。したがって、本発明の実施形態は、この望ましくない拡散を防ぐためにバリア層１１８を加工基板構造に統合する。
【００２１】
[0025]再び図１を参照すると、接合層１２０（例えば、酸化シリコン層）が、バリア層１１８の一部分、例えば、バリア層１１８の上面に堆積され、続いて実質的単結晶層１２５（例えば、図１に示す剥離シリコン（１１１）層などの単結晶シリコン層）の接合中に使用される。接合層１２０は、いくつかの実施形態では、厚さが約１．５μｍであってもよい。いくつかの実施形態では、接合層１２０の厚さは、結合誘起ボイド軽減のために２０ｎｍ以上である。いくつかの実施形態では、接合層１２０の厚さは０．７５〜１．５μｍの範囲である。
【００２２】
[0026]実質的単結晶層１２５（例えば、剥離したＳｉ（１１１））は、エピタキシャル材料を形成するためのエピタキシャル成長プロセス中の成長層としての使用に適している。いくつかの実施形態では、エピタキシャル材料は、厚さが２μｍから１０μｍのＧａＮ層を含むことができ、これはオプトエレクトロニクス、ＲＦ、およびパワーデバイスで利用される複数の層のうちの１つとして利用することができる。一実施形態では、実質的単結晶層１２５は、層転写プロセスを使用して接合層１２０に付着された単結晶シリコン層を含む。
【００２３】
[0027]加工基板構造に関するさらなる説明は、２０１７年６月１３日に出願された米国特許出願第１５／６２１，３３５号、および２０１７年６月１３日に出願された米国特許出願第１５／６２１，２３５号に提供されており、それらの開示は、あらゆる目的のためにその全体が参照により本明細書に組み込まれる。
【００２４】
[0028]図２は、本発明の一実施形態による横型高電子移動度トランジスタ（ＨＥＭＴ）３００を形成する方法２００を示す簡略化したフローチャートを示す。図３Ａ〜図３Ｂは、本発明のいくつかの実施形態による横型ＨＥＭＴ３００を示す概略断面図である。
【００２５】
[0029]図２および図３Ａを参照すると、方法２００は、２０２で、加工基板３１０を提供するステップを含む。いくつかの実施形態によれば、図１を参照して上述したように、加工基板３１０は、多結晶セラミックコアと、多結晶セラミックコアを封入するバリア層と、バリア層に結合された接合層と、接合層に結合された実質的に単結晶のシリコン層と、を含むことができる。
【００２６】
[0030]いくつかの実施形態では、加工基板３１０の多結晶セラミックコアは、多結晶窒化アルミニウムガリウム（ＡｌＧａＮ）、多結晶窒化ガリウム（ＧａＮ）、多結晶窒化アルミニウム（ＡｌＮ）、多結晶炭化ケイ素（ＳｉＣ）、またはそれらの組み合わせを含むことができる。いくつかの実施形態では、バリア層は、ＳｉｘＯｙ、ＳｉｘＮｙ、ＳｉｘＯｙＮｚ、ＳｉＣＮ、ＳｉＯＮ、ＡｌＮ、ＳｉＣ、またはそれらの組み合わせを含むことができる。いくつかの実施形態では、接合層は、酸化シリコン層などの酸化物層を含むことができる。一実施形態では、単結晶シリコン層は、後述するように、エピタキシャル材料の形成のためのエピタキシャル成長プロセス中に成長層として使用するのに適し得るシリコン（１１１）層を含む。
【００２７】
[0031]いくつかの実施形態では、図１を参照して上述したように、加工基板３１０は、多結晶セラミックコアに結合された第１の接着層、第１の接着層に結合された導電層、および導電層に結合された第２の接着層をさらに含むことができ、第１の接着層、導電層および第２の接着層は、多結晶セラミックコアとバリア層との間に配置されている。いくつかの実施形態では、第１の接着層は第１のテトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含み、第２の接着層は第２のＴＥＯＳ酸化物層を含むことができる。導電層はポリシリコン層を含むことができる。いくつかの実施形態では、加工基板３１０は、エピタキシャルデバイス層の形成を容易にするために実質的に単結晶のシリコン層に結合された核形成層をさらに含んでもよい。
【００２８】
[0032]さらに図２および図３Ａを参照すると、方法２００は、２０４で、実質的に単結晶のシリコン層に結合されたエピタキシャル窒化ガリウム層３２０を形成するステップをさらに含む。エピタキシャル窒化ガリウム層３２０は、背面および前面を有する。背面は、加工基板３１０に結合されている。エピタキシャル窒化ガリウム層３２０はブロッキング層として機能することができ、好ましくは、例えば約１×１０１５ｃｍ−３の程度の比較的低いドーピング濃度を有する。ＣＴＥ整合加工基板を使用することによって、低い転位密度を有する比較的厚いブロッキングＧａＮ層のエピタキシャル成長が可能であり得る。いくつかの実施形態では、エピタキシャル窒化ガリウム層３２０は、約５μｍを超える厚さを有することができる。いくつかの他の実施形態では、エピタキシャル窒化ガリウム層３２０は、約１０μｍを超える厚さを有することができる。
【００２９】
[0033]方法２００は、２０６で、エピタキシャル窒化ガリウム層３２０の前面に結合されたエピタキシャル窒化アルミニウムガリウムバリア層３３０を形成するステップをさらに含む。エピタキシャル窒化アルミニウムガリウムバリア層３３０は、ＨＥＭＴ３００のチャネル領域として機能することができる。チャネル領域は、第１の端部３３２および第２の端部３３４、ならびに第１の端部３３２と第２の端部３３４との間の中央部分３３６を有する。一実施形態では、エピタキシャル窒化アルミニウムガリウムバリア層３３０は、約２０％のアルミニウムを含むことができる。エピタキシャル窒化ガリウム層３２０とエピタキシャル窒化アルミニウムガリウムバリア層３３０との間の界面（ＡｌＧａＮ／ＧａＮ界面と呼ばれる）では、ヘテロ界面での分極誘起電荷により２次元電子ガス（２ＤＥＧ）が生じ得る。
【００３０】
[0034]いくつかの実施形態によれば、エピタキシャル窒化ガリウム層３２０およびエピタキシャル窒化アルミニウムガリウムバリア層３３０は、化学気相成長ＣＶＤ（有機金属ＣＶＤ（ＭＯＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、原子層ＣＶＤ（ＡＬＣＶＤ）を含む）、水素化物気相エピタキシ（ＨＶＰＥ）、原子層堆積（ＡＬＤ）、分子線エピタキシ（ＭＢＥ）、またはそれらの組み合わせなどの薄膜堆積技術によって形成することができる。
【００３１】
[0035]さらに図２および図３Ａを参照すると、方法２００は、２０８で、チャネル領域の中央部分３３６にエピタキシャル窒化アルミニウムガリウムバリア層３３０に結合されたゲート誘電体層３４０を形成するステップと、２１０で、ゲート誘電体層３４０に結合されたゲートコンタクト３４２を形成するステップと、をさらに含む。方法２００は、ゲートコンタクト３４２に結合された１つまたは複数のゲートフィールドプレート（ＦＰ）３４４を形成するステップをさらに含むことができる。方法２００は、２１２で、チャネル領域の第１の端部３３２にソースコンタクト３５０を形成するステップをさらに含む。方法２００は、ソースコンタクト３５０に結合されたソースフィールドプレート（ＦＰ）３５２を形成するステップをさらに含むことができる。ゲートＦＰ３４４およびソースＦＰ３５２は、適切な堆積非エピタキシャル法によって堆積された低ドープのアモルファスシリコンまたは多結晶シリコンから製造することができる。
【００３２】
[0036]方法２００は、デバイス構造の上に層間誘電体層（ＩＬＤ）３６０を形成するステップをさらに含むことができる。ＩＬＤ３６０は、例えば、ＳｉＮｘを含むことができる。いくつかの実施形態では、ＩＬＤ３６０は約５０μｍの厚さを有することができる。方法２００は、ＩＬＤ３６０の上にソースコンタクト３５０およびソースＦＰ３５２に結合されたソースパッド３５４を形成するステップをさらに含むことができる。方法２００は、オフプレーンゲートパッド（図３Ａには図示せず）を形成するステップをさらに含むことができる。
【００３３】
[0037]図２および図３Ａを参照すると、２１４で、方法２００は、チャネル領域の第２の端部３３４にビア３７０を形成するステップをさらに含む。ビア３７０は、エピタキシャル窒化アルミニウムガリウムバリア層３３０およびエピタキシャル窒化ガリウム層３２０を貫通してもよい。方法２００は、２１６で、ビア３７０を導電性材料で充填し、ビア３７０に結合されたドレインコンタクト３７２を形成するステップをさらに含む。
【００３４】
[0038]ビアは、一般的に深い反応性エッチングを使用して基板にドライエッチングされる、垂直で高アスペクト比のキャビティとして画定することができる。ビアの充填はいくつかのステップを含むことができる。第１に、誘電体ライナーをビア内に形成することができる。誘電体ライナーは、基板への電気伝導を防止することができる。ライナー堆積後に、導電性ビア材料がトレンチから基板内に移動するのを防ぐために、拡散バリア（障壁）層を堆積することができる。次に、シード層および／または接着層を誘電体ライナーおよび拡散バリア層の上に堆積することができる。シード層および接着層は、同じまたは異なる層材料であってもよい。シード層および接着層は、ビアへの金属のその後のめっきまたは電着のために良好に接着された核形成層を可能にするという目的を果たすことができる。ビアの高いアスペクト比（例えば、約１０：１から５０：１まで）を考えると、誘電体ライナー、バリア層、接着層、およびシード層は、比較的薄く（例えば、数ナノメートル）することができる。めっきまたは電着ビア材料は、ビアを充填し、基板を通る電気的接続性を提供する、Ｃｕ、Ｗ、または同様の導電材料であってもよい。
【００３５】
[0039]図２、図３Ａ、および図３Ｂを参照すると、方法２００は、２１８で、エピタキシャル窒化ガリウム層３２０の背面を露出させるために加工基板３１０を除去するステップをさらに含む。加工基板３１０は、例えば、機械研磨、ドライエッチング、ウェットエッチング、またはフッ化水素酸（ＨＦ）または硫酸（Ｈ２ＳＯ４）などのエッチング化学物質を使用するリフトオフプロセスによって除去することができる。加工基板３１０を除去すると、大きな面積の自立ＧａＮが形成される。エピタキシャル窒化ガリウム層３２０は実質的にＣＴＥ整合した加工基板３１０上に形成されるので、加工基板３１０が除去された後にエピタキシャル窒化ガリウム層３２０は応力下で反ったり曲がったりすることはない。方法２００は、加工基板３１０が除去された後に、エピタキシャル窒化ガリウム層３２０の損傷部分を除去するためにエッチングを実行して接触抵抗を低減するステップをさらに含むことができる。
【００３６】
[0040]図２および図３Ｂを参照すると、方法２００は、２２０で、エピタキシャル窒化ガリウム層３２０の背面上にドレインパッド３８０を形成するステップをさらに含む。ドレインパッド３８０は、ビア３７０内の導電材料を介してドレインコンタクト３７２に電気的に結合されている。
【００３７】
[0041]したがって、上述のように、ドレインパッド３８０は、ＨＥＭＴ３００の前面ではなく、背面に配置される。このデバイス構成は、いくつかの利点を提供することができる。例えば、それはデバイスの面積寸法を減少させることができ、ならびに面積利用効率を改善することができる。それはまた、メタライゼーションプロセスおよび誘電体スタックの形成を単純化することができる。
【００３８】
[0042]さらに、エピタキシャル窒化アルミニウムガリウムバリア層３３０およびエピタキシャル窒化ガリウム層３２０は、集積化ｎ−ｉ−ｎ型クランプダイオードとして機能することができる。クランプダイオードは、ＨＥＭＴ３００の降伏電圧よりも低い電圧で降伏するように設計することができ、したがって、ＨＥＭＴ３００を損傷から保護することができる。いくつかの実施形態では、クランプダイオードは約６００Ｖの降伏電圧を有するように構成することができる。ｎ−ｉ−ｎ型クランプダイオードの降伏中の正孔の欠如は、ゲート誘電体への正孔注入を防止することができ、それによって主要な信頼性故障メカニズムのうちの１つを取り除くことができる。
【００３９】
[0043]図３Ｃは、ビア３７０が省略された代替的な実施形態を示す。この実施形態では、ドレインパッド３８０は、外部接続を介してドレインコンタクト３７２に電気的に結合することができる。
【００４０】
[0044]図２に示す特定のステップは、本発明の一実施形態による特定の方法２００を提供することを理解されたい。代替的な実施形態によれば、他の一連のステップも実行することができる。例えば、本発明の代替的な実施形態は、上記で概説したステップを異なる順序で実行することができる。さらに、図２に示す個々のステップは、個々のステップに適切であるように様々な順序で実行することができる複数のサブステップを含んでもよい。さらに、特定の用途に応じて、さらなるステップを追加または削除することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
【００４１】
[0045]図４は、本発明の別の実施形態による横型高電子移動度トランジスタ（ＨＥＭＴ）５００を形成する方法４００を示す簡略化したフローチャートを示す。図５は、本発明の別の実施形態による横型ＨＥＭＴ５００を示す概略断面図を示す。
【００４２】
[0046]図４および図５を参照すると、方法４００は、４０２で、加工基板５１０を提供するステップを含む。加工基板５１０は、上述のように、多結晶セラミックコアと、多結晶セラミックコアを封入するバリア層と、バリア層に結合された接合層と、接合層に結合された実質的に単結晶のシリコン層と、を含むことができる。
【００４３】
[0047]方法４００は、４０４で、実質的に単結晶のシリコン層に結合された第１のエピタキシャルＮ型窒化ガリウム層５２０を形成するステップをさらに含む。第１のエピタキシャルＮ型窒化ガリウム層５２０は、オーミックコンタクトの形成を容易にすることができ、例えば約２×１０１８ｃｍ−３の程度の比較的高いＮ型ドーピング濃度を有することができる。
【００４４】
[0048]方法４００は、４０６で、第１のエピタキシャルＮ型窒化ガリウム層５２０に結合された第２のエピタキシャルＮ型窒化ガリウム層５３０を形成するステップをさらに含む。第２のエピタキシャルＮ型窒化ガリウム層５３０は、比較的低いドーピング濃度、例えば約１×１０１４ｃｍ−３未満のドーピング濃度を有することができる。いくつかの実施形態では、第２のエピタキシャルＮ型窒化ガリウム層５３０は、約５μｍを超える厚さを有することができる。いくつかの他の実施形態では、第２のエピタキシャルＮ型窒化ガリウム層５３０は、約１０μｍを超える厚さを有することができる。第２のエピタキシャルＮ型窒化ガリウム層５３０は、ブロッキングＧａＮ層と呼ばれることがある。ＣＴＥ整合加工基板を使用することによって、低い転位密度を有する比較的厚いブロッキングＧａＮ層のエピタキシャル成長が可能であり得る。
【００４５】
[0049]方法４００は、４０８で、第２のエピタキシャルＮ型窒化ガリウム層５３０の前面に結合されたエピタキシャル窒化アルミニウムガリウムバリア層５４０を形成するステップをさらに含む。エピタキシャル窒化アルミニウムガリウムバリア層５４０は、ＨＥＭＴ５００のチャネル領域として機能することができる。チャネル領域は、第１の端部５４２および第２の端部５４４、ならびに第１の端部５４２と第２の端部５４４との間の中央部分５４６を有する。一実施形態では、エピタキシャル窒化アルミニウムガリウムバリア層５４０は、約２０％のアルミニウムを含むことができる。エピタキシャル窒化ガリウム層５３０とエピタキシャル窒化アルミニウムガリウムバリア層５４０との間の界面（ＡｌＧａＮ／ＧａＮ界面と呼ばれる）では、ヘテロ界面での分極誘起電荷により２次元電子ガス（２ＤＥＧ）が生じ得る。
【００４６】
[0050]方法４００は、４１０で、チャネル領域の中央部分５４６にエピタキシャル窒化アルミニウムガリウムバリア層５４０に結合されたゲート誘電体層５５０を形成するステップと、４１２で、ゲート誘電体層５５０に結合されたゲートコンタクト５５２を形成するステップと、をさらに含む。方法４００は、４１４で、チャネル領域の第１の端部５４２にソースコンタクト５６０を形成するステップをさらに含む。
【００４７】
[0051]方法４００は、４１６で、第１のエピタキシャルＮ型窒化ガリウム層５２０の一部を露出させるために第２のエピタキシャルＮ型窒化ガリウム層５３０を貫通してチャネル領域の第２の端部５５４にビア５８０を形成するステップと、４１８で、ビア５８０を導電性材料で充填するステップと、をさらに含む。方法４００は、４２０で、チャネル領域の第２の端部５４４にドレインコンタクト５９０を形成するステップをさらに含む。ドレインコンタクト５９０は、ビア５８０内の導電性材料を介して第１のエピタキシャルＮ型窒化ガリウム層５２０に電気的に結合されている。
【００４８】
[0052]したがって、このようにして、エピタキシャル窒化アルミニウムガリウムバリア層５４０、第２のＮ型窒化ガリウム層５３０、および第１のＮ型窒化ガリウム層５２０は、集積化ｎ−ｉ−ｎ電圧クランプダイオードとして機能することができる。この実施形態によれば、加工基板５１０を除去する必要はない。クランプダイオードは、ＨＥＭＴ５００の降伏電圧より低い電圧で降伏するように設計することができ、したがってＨＥＭＴ５００を損傷から保護することができる。いくつかの実施形態では、クランプダイオードは約６００Ｖの降伏電圧を有するように構成することができる。
【００４９】
[0053]方法４００は、ゲートコンタクト５５２に結合された１つまたは複数のゲートフィールドプレート（ＦＰ）５５４を形成するステップと、ソースコンタクト５６０に結合されたソースフィールドプレート（ＦＰ）５６２を形成するステップと、をさらに含むことができる。ゲートＦＰ５５４およびソースＦＰ５６２は、適切な堆積非エピタキシャル法によって堆積された低ドープのアモルファスシリコンまたは多結晶シリコンから製造することができる。方法４００は、デバイス構造の上に層間誘電体層（ＩＬＤ）５７０を形成するステップをさらに含むことができる。ＩＬＤ５７０は、例えば、ＳｉＮｘを含むことができる。いくつかの実施形態では、ＩＬＤ５７０は、約５０μｍの厚さを有することができる。方法４００は、ＩＬＤ５７０の上にソースコンタクト５６０およびソースＦＰ５６２に結合されたソースパッド５６４を形成するステップと、オフプレーンゲートパッド（図５には図示せず）を形成するステップと、をさらに含むことができる。
【００５０】
[0054]図４に示す特定のステップは、本発明の一実施形態による特定の方法４００を提供することを理解されたい。代替的な実施形態によれば、他の一連のステップも実行することができる。例えば、本発明の代替的な実施形態は、上記で概説したステップを異なる順序で実行することができる。さらに、図４に示す個々のステップは、個々のステップに適切であるように様々な順序で実行することができる複数のサブステップを含んでもよい。さらに、特定の用途に応じて、さらなるステップを追加または削除することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
【００５１】
[0055]また、本明細書に記載された実施例および実施形態は、説明の目的のみのためであり、それを考慮して様々な修正または変更が当業者に示唆され、それは本出願の趣旨および範囲、ならびに添付の特許請求の範囲内に含まれるべきである。
【図１】
2019537284.tif 000003
【図２】
2019537284.tif 000004
【図３Ａ】
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【図３Ｂ】
2019537284.tif 000006
【図３Ｃ】
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【図４】
2019537284.tif 000008
【図５】
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【国際調査報告】
2019537284.tif 000010