(57)【要約】  本発明に係る電力用半導体装置は、トレンチ型電界効果パワートランジスタである。チャネル領域内の全ての位置における第１局所ドーピング濃度は、１×１０１７ｃｍ−３未満である。ベース層において、ベース層内の全ての位置における第２局所ドーピング濃度は、少なくとも１×１０１７ｃｍ−３である。本発明において、チャネル長ＬＣＨは、以下の不等式（Ｉ）を満たす。式中、εＣＨは、チャネル領域の誘電率であり、εＧＩは、ゲート絶縁層の誘電率であり、ｔＣＨは、ゲート絶縁層とチャネル領域との間の界面に垂直な方向におけるチャネル領域の厚さであり、ｔＧＩは、ゲート絶縁層とチャネル領域との間の界面に垂直な方向におけるゲート絶縁層の厚さである。
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【特許請求の範囲】
【請求項１】
電力用半導体装置であって、
第１導電型を有するドリフト層（７）と、
前記ドリフト層（７）上に設けられ、前記第１導電型とは異なる第２導電型を有するベース層（６；２６；３６；４６）とを備え、前記ベース層（６；２６；３６；４６）は、前記ドリフト層（７）と第１のｐ−ｎ接合を形成し、
前記ベース層（６；２６；３６；４６）上に設けられ、前記第１導電型を有するソース層（５）を備え、前記ベース層（６；２６；３６；４６）は、前記ソース層（５）と第２のｐ−ｎ接合を形成し、
前記第２導電型を有し、前記ソース層（５）から前記ドリフト層（７）まで延在するチャネル領域（１５）を備え、前記チャネル領域（１５）は、前記ソース層（５）と第３のｐ−ｎ接合を形成し且つ前記ドリフト層（７）と第４のｐ−ｎ接合を形成し、
前記チャネル領域（１５）の導電率を制御するためのトレンチゲート構造を備え、前記トレンチゲート構造は、導電性のゲート電極（１０）と、前記チャネル領域（１５）から前記ゲート電極（１０）を電気的に絶縁するためのゲート絶縁層（１１）とを含み、
前記チャネル領域（１５）内の全ての位置における第１局所ドーピング濃度が１×１０１７ｃｍ−３未満であり、前記チャネル領域（１５）の第１局所ドーピング濃度の平均値が４×１０１６ｃｍ−３未満であり、
前記ベース層（６；２６；３６；４６）において、当該ベース層（６；２６；３６；４６）内の全ての位置における第２局所ドーピング濃度が、少なくとも１×１０１７ｃｍ−３であり、
前記チャネル領域（１５）と前記ベース層（６；２６；３６；４６）とは、互いに直接接触しており、
【数４】
2019519938.tif 000006
を特徴とし、
式中、ＬＣＨは、チャネル長であり、前記チャネル長ＬＣＨは、前記チャネル領域（１５）と前記ゲート絶縁層（１１）との間の界面に沿って、前記第３のｐ−ｎ接合から前記第４のｐ−ｎ接合までの最短経路の長さとして定義され、εＣＨは、前記チャネル領域（１５）の誘電率であり、εＧＩは、前記ゲート絶縁層（１１）の誘電率であり、ｔＣＨは、前記ゲート絶縁層（１１）と前記チャネル領域（１５）との間の界面に垂直な方向における前記チャネル領域（１５）の厚さであり、ｔＧＩは、前記ゲート絶縁層（１１）と前記チャネル領域（１５）との間の界面に垂直な方向における前記ゲート絶縁層（１１）の厚さであり、
前記チャネル領域（１５）の厚さｔＣＨは、１ｎｍ〜１０ｎｍの範囲にある、電力用半導体装置。
【請求項２】
前記チャネル領域（１５）の厚さｔＣＨは、２ｎｍ〜５ｎｍの範囲にある、請求項１に記載の電力用半導体装置。
【請求項３】
前記チャネル長ＬＣＨは、０．６μｍ未満、または０．５μｍ未満、または０．４μｍ未満、または０．３μｍ未満である、請求項１または請求項２に記載の電力用半導体装置。
【請求項４】
前記チャネル領域（１５）の前記第１局所ドーピング濃度の平均値は、２×１０１６ｃｍ−３未満である、請求項１から請求項３のいずれか１項に記載の電力用半導体装置。
【請求項５】
前記ベース層（６；２６；３６；４６）の前記第２局所ドーピング濃度の平均値は、少なくとも５×１０１７ｃｍ−３、または少なくとも１×１０１８ｃｍ−３、または少なくとも５×１０１８ｃｍ−３である、請求項１から請求項４のいずれか１項に記載の電力用半導体装置。
【請求項６】
前記ベース層（２６；４６）の深さが、前記チャネル領域（１５）の深さよりも大きい、請求項１から請求項５のいずれか１項に記載の電力用半導体装置。
【請求項７】
ベース電極領域（３２；４２）が、前記ベース層（３６；４６）を進入して前記ベース層（３６；４６）へのトレンチコンタクトを形成する、請求項１から請求項６のいずれか１項に記載の電力用半導体装置。
【請求項８】
前記チャネル領域（１５）と前記ベース層（６；２６；３６；４６）との間の界面における局所ドーピング濃度の勾配は、少なくとも１０１６ｃｍ−３／ｎｍである、請求項１から請求項７のいずれか１項に記載の電力用半導体装置。
【請求項９】
請求項１から請求項８のいずれか１項に記載の電力用半導体装置を製造するための方法であって、当該方法は、以下のステップ、すなわち、
半導体ウエハ（５０）を用意するステップを含み、前記半導体ウエハ（５０）は、前記半導体ウエハ（５０）の第１主面（５３）から前記半導体ウエハ（５０）の第２主面（５４）に向かって順番に、前記第１導電型を有する第１半導体層（５０１）、前記第２導電型を有する第２半導体層（５０２）、および前記第１導電型を有する第３半導体層（５０３）を含み、前記第１半導体層（５０１）は、前記電力用半導体装置（１００）においてソース層（５５）を形成し、前記第３半導体層（５０３）は、前記電力用半導体装置（１００）において前記ドリフト層（５７）を形成し、
前記半導体ウエハ（５０）の前記第１主面（５３）上に第１マスクパターン（５０４）を形成するステップと、
前記第１マスクパターン（５０４）の側壁に第１側壁スペーサ（５０５）を形成するステップと、
前記第１および第２半導体層（５０１，５０２）をエッチングすることによって、前記第１および第２半導体層（５０１，５０２）にトレンチ（５０６）を形成するステップとを含み、前記第１マスクパターン（５０４）および前記第１側壁スペーサ（５０５）は、エッチングマスクとして使用され、
前記トレンチ（５０６）を形成した後、前記第１マスクパターン（５０４）を選択的にエッチングすることによって、前記第１マスクパターン（５０４）の下方の前記半導体ウエハ（５０）を露出させるステップと、
前記第１側壁スペーサ（５０５）を少なくともドーピングマスクの一部として使用して、前記第２導電型を有する第１不純物を前記半導体ウエハ（５０）に選択的に注入することによって、前記第２半導体層（５０２）にベース層（５６）およびチャネル領域（５１５）を形成するステップと、
前記第１側壁スペーサ（５０５）を含む前記ドーピングマスクを除去するステップと、
前記トレンチ（５０６）の側壁および底部上に絶縁層を形成することによって、ゲート絶縁層（５１１）を形成するステップと、
前記絶縁層上に導電層を形成することによって、導電性のゲート電極（５１０）を形成するステップと、
前記第１マスクパターン（５０４）を選択的にエッチングした後、前記第１側壁スペーサ（５０５）の側壁上に第２側壁スペーサ（５０７）を形成するステップとを含み、前記第２側壁スペーサ（５０７）は、前記第１不純物を選択的に注入するステップにおいて、前記ドーピングマスクの一部として使用される、方法。
【請求項１０】
前記方法は、前記トレンチ（５０６）の底部に第２マスクパターンを形成するステップを含み、
前記第２マスクパターンは、前記第１不純物を選択的に注入するステップにおいて、前記ドーピングマスクの一部として使用され、
前記第２マスクパターンは、前記トレンチ（５０６）の側壁上に前記絶縁層（１１）を形成するステップの前に除去される、請求項９に記載の方法。
【請求項１１】
請求項１から請求項８のいずれか１項に記載の電力用半導体装置を製造するための方法であって、当該方法は、以下のステップ、すなわち、
半導体ウエハ（５０；８０）を用意するステップを含み、前記半導体ウエハ（５０；８０）は、前記半導体ウエハ（５０；８０）の第１主面（５３；８３）から前記半導体ウエハ（５０；８０）の第２主面（５４；８４）に向かって順番に、前記第１導電型を有する第１半導体層（５０１；８０１）、前記第２導電型を有する第２半導体層（５０２；８０２）、および前記第１導電型を有する第３半導体層（５０３；８０３）を含み、前記第１半導体層（５０１；８０１）は、前記電力用半導体装置（１００；２００；３００；４００）においてソース層（５５；８５）を形成し、前記第３半導体層（５０３；８０３）は、前記電力用半導体装置（１００；２００；３００；４００）において前記ドリフト層（５７；８７）を形成し、
前記半導体ウエハ（５０；８０）の前記第１主面（５３；８３）に第１マスクパターン（６０４，６０５；８０４，８０５；６０４，９０５；１６０４）を形成するステップを含み、前記第１マスクパターン（６０４，６０５；８０４，８０５；６０４，９０５；１６０４）は、開口を有し、
前記第１マスクパターン（６０４，６０５；８０４，８０５；６０４，９０５；１６０４）を第１ドーピングマスクとして使用して、前記第１開口を通って第２導電型を有する第１不純物を前記半導体ウエハ（５０；８０）に選択的に注入することによって、前記第２半導体層（５０２；８０２）にベース層（５６；８６）およびチャネル領域（５１５；８１５）を形成するステップと、
前記第１マスクパターン（６０４，６０５；８０４，８０５；６０４，９０５；１６０４）の一部を除去することによって、前記第１マスクパターン（６０４，６０５；８０４，８０５；６０４，９０５；１６０４）の前記第１開口を拡大するステップと、
残された前記第１マスクパターン（６０４；８０４）の前記拡大された第１開口に第２マスクパターン（７０９；８０９）を形成するステップと、
残された前記第１マスクパターン（６０４；８０４）を選択的にエッチングすることによって、残された前記第１マスクパターン（６０４；８０４）の下方の前記半導体ウエハ（５０；８０）を露出させるステップと、
前記第１および第２半導体層（５０１，５０２；８０１，８０２）をエッチングすることによって、前記第１および第２半導体層（５０１，５０２；８０１，８０２）に第１トレンチ（５０６；８１６）を形成するステップとを含み、前記第２マスクパターン（７０９；８０９）は、エッチングマスクとして使用され、
前記第２マスクパターン（７０９；８０９）を除去するステップと、
前記第１トレンチの側壁および底部上に絶縁層を形成することによって、ゲート絶縁層（５１１）を形成するステップと、
前記絶縁層上に導電層を形成することによって、導電性のゲート電極（５１０）を形成するステップとを含む、方法。
【請求項１２】
前記半導体ウエハ（５０；８０）の前記第１主面（５３；８３）に第１マスクパターンを形成するステップは、
第２開口を含む第１マスク部（６０４；８０４，８０５）を形成するステップと、
少なくとも前記第２開口の側壁上に第２マスク部（６０５；９０５；８０５）を形成することによって、前記第１および第２マスク部を含む前記第１マスクパターン（６０４，６０５；６０４，９０５；８０４，８０５）を形成するステップとを含み、
前記第１マスクパターン（６０４，６０５；８０４，８０５；６０４，９０５）の一部を除去することによって、前記第１マスクパターン（６０４，６０５；８０４，８０５；６０４，９０５）の前記第１開口を拡大するステップは、前記第２マスク部（６０５；８０５；９０５）を選択的にエッチングすることによって行われる、請求項１１に記載の方法。
【請求項１３】
前記方法は、前記第１不純物を選択的に注入するステップの前に、第２トレンチ（８０６）を形成するステップを含み、
前記第１マスクパターン（８０４，８０５）は、前記第２トレンチ（８０６）を形成するステップにおいて、エッチングマスクとして使用される、請求項１１または請求項１２に記載の方法。
【請求項１４】
前記方法は、前記第１トレンチ（８０６）の底部を介して前記第２導電型を有する第２不純物を前記半導体ウエハ（８０）に選択的に注入するステップを含み、
前記第２マスクパターン（８０９）は、第２ドーピングマスクとして使用される、請求項１１から請求項１３のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、短チャネルトレンチ型パワーＭＯＳＦＥＴおよびその製造方法に関する。
【背景技術】
【０００２】
発明の背景
ＵＳ２０１１／０１８００４Ａ１は、大きな阻止電圧を有する半導体装置を開示している。この半導体装置は、炭化ケイ素トレンチ型ＭＯＳＦＥＴを用いて、ｐボディ濃度が低い狭い領域とｐボディ濃度が高い広い領域の両方を処理することによって形成される。ゲート絶縁層上には、ドーピングレベルが低く、厚さが５０ｎｍであるチャネル領域が形成されている。
【０００３】
ＵＳ２００８／０２８３９０９Ａ１は、以下のような半導体装置を開示している。この半導体装置は、第１導電型の半導体層上に形成された第２導電型のベース領域と、第２導電型のベース領域上に形成された第１導電型のソース領域と、第２導電型のベース領域を通過して第１導電型の半導体層に達するトレンチの内壁を覆うゲート絶縁膜と、ゲート絶縁膜を介してトレンチ内に埋入されたゲート電極と、第１導電型のソース領域の下方の第２導電型のベース領域に隣接し、ゲート絶縁膜から離間され且つ第２導電型のベース領域よりも高い不純物濃度を有する第２導電型の領域とを含み、第１導電型のソース領域の上面からゲート電極の下端までの深さをｄで表し、第１導電型のソース領域の上面から第２導電型のベース領域の下面までの深さをｃで表す場合、ｃ≧ｄを満たす。
【０００４】
ＵＳ２０１２／００８０７４８Ａ１は、短チャネル長およびスーパーピンチオフ領域を有するトレンチ型ＭＯＳＦＥＴを公開している。これらのスーパーピンチオフ領域は、パンチスルーを防止するための少なくとも２種類のピンチオフ領域、すなわち、第１種類のピンチオフ領域および２種類のピンチオフ領域を形成することによって実装される。第１種類のピンチオフ領域は、２つの隣接するトレンチゲートの下部の間に且つ金属プラグで充填されたトレンチソース−ボディコンタクトの底部を囲むアンチパンチスルー領域の下方に形成され、広いメサ幅を有する。第２種類のピンチオフ領域は、ボディ領域の下方に且つトレンチソース−ボディコンタクトの側壁に沿って１つのトレンチゲートの上部とアンチパンチスルー領域との間に形成され、狭いメサ幅を有する。
【０００５】
ＵＳ２００８／０２０６９４４Ａ１によれば、既知の方法は、簡単なプロセスを用いて、トレンチ型ＤＭＯＳトランジスタおよびショットキーコンタクトを形成する。このプロセスにおいて、４つのマスクのみ、すなわち、トレンチパターンマスク、コンタクトホールパターンマスク、Ｐ＋コンタクトパターンマスク、および導線パターンマスクを適用することによって、所望のトレンチ型ＤＭＯＳトランジスタを形成する。トレンチ型ＤＭＯＳトランジスタの他に、追加のフォトリソグラフィプロセスを行うことがなく、トレンチ型ＤＭＯＳトランジスタの導電層とドープボディ領域との間の接合部にショットキーコンタクトが同時に形成される。
【０００６】
ＵＳ２００６／００８１９２０Ａ１は、トレンチ型ＭＯＳＦＥＴを製造するための方法を開示している。この方法において、トレンチは、第１種類の半導体基板と、半導体基板上に形成された第１種類の半導体領域と、半導体領域上に形成された第２種類のベース層と、ベース層の上面付近の第１種類のソース領域とのスタックに形成される。この先行技術に開示された方法によって製造された半導体装置は、第１種類の半導体基板と、半導体基板上に形成された第１種類の半導体領域と、半導体領域の一部に選択的に形成されたトレンチ内に部分的に存在し、段差部を介して幅が広くなるように延在する上端部を有するゲート電極と、トレンチの壁面に沿ってトレンチとゲート電極との間に形成されたゲート絶縁膜と、トレンチの底部を除いて側壁を取り囲むように膜を介して半導体領域上に形成された第２種類のベース層と、ベース層の上面の近くのトレンチの外側の膜に隣接する第１種類のソース領域と、上端部の底面とソース領域の上面との間に部分的に形成され、トレンチ内のゲート絶縁膜よりも大きい厚さを有する絶縁膜とを含む。
【０００７】
パワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）装置のさまざまな構造のうち、トレンチ型パワーＭＯＳＦＥＴは、オン状態抵抗が比較的低いという利点を有する。トレンチ型パワーＭＯＳＦＥＴにおいて、電流は、ウエハの第１主面（すなわち、第１主側面）上のソース電極からウエハの第１主面の反対側の第２主面（すなわち、第２主側面）上のドレイン電極に垂直に伝導する。高駆動性能を達成するために、複数のトレンチは、ウエハの第１主面の下方のｐドープベース領域を貫通している。各トレンチの内側には、ゲート誘電体およびゲート電極が形成され、電界効果によって、ｎドープソース領域から、トレンチに隣接するｐドープベース領域内のチャネル領域を通って、ｎ−ドープドリフト領域への電流伝導を制御する。２つのトレンチ間の領域は、ＭＯＳＦＥＴセルに対応する。オン状態抵抗を低減するために、全てのＭＯＳＦＥＴセルは、ソース電極とドレイン電極との間に並列に接続されている。複数のＭＯＳＦＥＴセルのチャネル領域とドレイン電極に接触しているｎ＋ドープドレイン層との間のｎ−ドープドリフト領域は、オフ状態の時に大きな電圧を可能にする。オン状態の時に、電荷キャリアは、ｎ−ドリフト領域の電位差によって、ｎ−ドリフト領域を横切ってｎ＋ドープドレイン層に向かってドリフトする。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
電力用半導体業界は、スケーリングへの強い動きを示しており、そのためには、装置の静電改善が必要である。既知のトレンチ型パワーＭＯＳＦＥＴのチャネル長を減すと、オン状態損失を大幅に減すことができるが、しかしながら、このことは、閾値電圧Ｖｔｈのシフトおよび逆阻止の早期破壊を犠牲にしている。
【０００９】
高逆阻止性能を得るために、空乏時にｎ＋ドープソース領域への漏れ電流を回避するようにｐドープベース領域を設計することが重要である。通常のトレンチ型パワーＭＯＳＦＥＴにおいて、ｐドープベース領域は、典型的に約１μｍの厚さおよび約１０１７ｃｍ−３の適度のドーピング濃度を有する半導体層として実装される。ｐドープベース領域の層厚を減すと、チャネル長が減されるため、必然的により高濃度のドーピングが必要とされる。その結果、チャネル移動度が、クーロン散乱およびＶｔｈの正極への大きなシフトによって低下される。
【００１０】
先行技術文献ＷＯ２０１５／１０４０８４Ａ１は、複数のトレンチ型ＭＯＳＦＥＴセルを有する炭化ケイ素（ＳｉＣ）トレンチ型ＭＯＳＦＥＴトランジスタを開示している。この装置において、残りのｐドープベース領域よりも高いドーピング濃度を有する追加のｐ＋ドープ領域は、隣接するトレンチ型ＭＯＳＦＥＴセルの間に配置され、ゲート誘電体が形成されているトレンチの下端に設けられたゲート誘電体に作用する電界を低減する。
【００１１】
先行技術文献ＵＳ８４７６６９７Ｂ１は、約０．５μｍのチャネル長を有するＳｉＣパワー二重拡散金属酸化物半導体電界効果トランジスタ（ＤＭＯＳＦＥＴ）を記載している。パンチスルーを回避するために、ｐドープベース領域は、約１×１０１８ｃｍ−３〜３×１０１８ｃｍ−３のピーク濃度を有する。ｐドープベース領域のドーピングプロファイルは、チャネル領域では約２．５×１０１７ｃｍ−３以上のｐ型ドーピング濃度、ｐドープベース領域とｎドープドリフト領域との間のｐ−ｎ接合の近傍では約１×１０１８ｃｍ−３〜約３×１０１８ｃｍ−３のｐ型ドーピング濃度を有する逆行性ドーピングプロファイルである。閾値における高酸化物電界を回避するために、チャネル領域は、約３×１０１７ｃｍ−３〜８×１０１７ｃｍ−３のドーピング濃度を有するｎ型ドーパントでカウンタードープされる。したがって、補償後、表面は、約１×１０１７ｃｍ−３〜３×１０１７ｃｍ−３の正味ドーピング濃度を有するｎ型になり、カウンタードーピングの深さが最大６０ｎｍになる。当該文献は、炭化ケイ素ＵＭＯＳＦＥＴ装置も記載している。この装置において、ｎ型の表面層は、トレンチエッチングの後に、トレンチ側壁にイオンを斜めに注入することによって得られる。しかしながら、ＵＳ８４７６６９７Ｂ１に開示されたパワーＭＯＳＦＥＴは、短チャネル効果および高いサブスレッショルドスロープという欠点を有する。
【００１２】
ＵＳ５５４７８８２Ａは、リンイオン注入を用いて、半導体装置の逆行性半導体基板チャネル不純物プロファイルを形成する方法を開示している。この方法は、半導体基板上に犠牲酸化物層を形成するステップと、装置の閾値電圧を調整するためにホウ素イオンを注入するステップと、犠牲酸化物層を除去するステップと、半導体基板上にゲート酸化物層を形成するステップと、ゲート酸化物層上にゲートポリシリコン層を堆積するステップと、ゲートポリシリコン層をエッチングすることによってゲートを形成するステップと、リンイオンを注入することによって、低濃度にドープされたドレイン領域を形成する第１イオン注入を行うステップと、リンイオンを半導体基板チャネルに注入することによって、逆行性チャネル不純物プロファイルを形成すると共に適正な閾値電圧を達成する第２イオン注入を行うステップとを含む。
【００１３】
発明の概要
本発明の目的は、短チャネル効果を回避しながら、低いサブスレッショルドスロープおよび低いオン状態抵抗を有する電力用半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明の目的は、請求項１に記載の電力用半導体装置によって達成される。本発明に係る電力用半導体装置は、第１導電型を有するドリフト層と、第１導電型とは異なる第２導電型を有するベース層と、第１導電型を有するソース層と、第２導電型を有するチャネル領域と、チャネル領域の導電率を制御するためのトレンチゲート構造とを備えたトレンチ型電界効果パワートランジスタである。ベース層は、ドリフト層上に設けられ、第１のｐ−ｎ接合を形成する。ソース層は、ベース層上に設けられ、第２のｐ−ｎ接合を形成する。チャネル領域は、ソース層からドリフト層まで延在する。したがって、チャネル領域は、ソース層と第３のｐ−ｎ接合を形成し且つドリフト層と第４のｐ−ｎ接合を形成する。トレンチゲート構造は、導電性のゲート電極と、ゲート電極をチャネル領域から電気的に絶縁するためのゲート絶縁層とを含む。チャネル領域内の全ての位置における第１局所ドーピング濃度は、１×１０１７ｃｍ−３未満である。ベース層において、ベース層内の全ての位置における第２局所ドーピング濃度は、少なくとも１×１０１７ｃｍ−３である。チャネル領域とベース層とは、互いに直接接触している。本発明において、チャネル領域とゲート絶縁層との間の界面に沿って、第３のｐ−ｎ接合から第４のｐ−ｎ接合までの最短経路の長さとして定義されたチャネル長ＬＣＨは、以下の不等式を満たし、
【００１５】
【数１】
2019519938.tif 000003
【００１６】
式中、εＣＨは、チャネル領域の誘電率であり、εＧＩは、ゲート絶縁層の誘電率であり、ｔＣＨは、ゲート絶縁層とチャネル領域との間の界面に垂直な方向におけるチャネル領域の厚さであり、ｔＧＩは、ゲート絶縁層とチャネル領域との間の界面に垂直な方向におけるゲート絶縁層の厚さである。
【００１７】
不等式（１）を満たすことによって、トレンチ型パワー電界効果トランジスタ装置の短チャネル効果を回避することができ、サブスレッショルドスロープが比較的に小さくなる。本発明の電力用半導体装置を用いて、従来技術のトレンチ型パワー電界効果トランジスタが著しい短チャネル効果を示す短チャネル長の場合であっても、最適な閾値電圧を達成することができる。
【００１８】
チャネル領域の厚さｔＣＨは、１ｎｍ〜１０ｎｍの範囲にある。この例示的な実施形態において、短チャネル効果を回避しながら、良好なゲート制御を達成することができる。１ｎｍの下限は、閾値電圧Ｖｔｈの効率的な低減およびチャネルキャリア移動度の増大を保証する。一方、上限は、短チャネル効果を特に効率的に低減できることを保証する。他の例示的な実施形態において、チャネル領域の厚さｔＣＨは、２ｎｍ〜５ｎｍの範囲にある。
【００１９】
例示的な実施形態において、チャネル長ＬＣＨは、０．６μｍ未満、または０．５μｍ未満、または０．４μｍ未満、または０．３μｍ未満である。これらの例示的な実施形態のように短いチャネル長ＬＣＨは、低いオン状態抵抗をもたらす。より大きいチャネル長ＬＣＨを有する実施形態に比べて、例示的な実施形態のオン状態損失が比較的低いことを意味する。
【００２０】
例示的な実施形態において、チャネル領域の第１局所ドーピング濃度の平均値は、４×１０１６ｃｍ−３未満または２×１０１６ｃｍ−３未満である。これらの例示的な実施形態のようにチャネル領域の第１局所ドーピング濃度の低い平均値は、短チャネル効果を回避し、サブスレッショルドスロープを低減し、良好なオフ状態性能を達成するための有効な手段である。本明細書の全体において、ドーピング濃度という用語は、正味のドーピング濃度、すなわち、供与体濃度と受容体濃度との間の差の絶対値を指す。
【００２１】
例示的な実施形態において、ベース層の第２局所ドーピング濃度の平均値は、少なくとも５×１０１７ｃｍ−３、少なくとも１×１０１８ｃｍ−３、または少なくとも５×１０１８ｃｍ−３である。ベース層の高ドーピング濃度は、ブロッキングモード時のリーチスルー破壊を効率的に回避することができる。
【００２２】
例示的な実施形態において、ドリフト層、ベース層、チャネル領域およびソース層は、炭化ケイ素から構成される。炭化ケイ素は、大きいバンドギャップ、高い熱伝導率および高い融点を有する。これらの特性により、炭化ケイ素は、高温用途に理想的に適している。さらに、炭化ケイ素は、高い臨界磁場および高い電子飽和速度を有する。したがって、炭化ケイ素は、高電力装置に特に適している。炭化ケイ素は、シリコンに比べて、高い動作電界、高い動作温度、高いスイッチング周波数および低い損失を可能にする。
【００２３】
例示的実施形態において、ベース層の深さは、チャネル領域の深さよりも大きい。これは、第１のｐ−ｎ接合から第２のｐ−ｎ接合の反対側のドリフト層の表面（すなわち、装置のドレイン側のドリフト層の表面）までの最短距離が、第４のｐ−ｎ接合から第２のｐ−ｎ接合の反対側のドリフト層の表面までの最短距離よりも小さいことを意味する。このような例示的実施形態において、深いベース層は、装置の動作中に高電界からゲート絶縁層を保護することができる。
【００２４】
例示的な実施形態において、ベース電極領域が、ベース層を進入してベース層へのトレンチコンタクトを形成する。ベース層へのトレンチコンタクトを用いて、比較的低濃度にドープされた第２導電型の半導体層のトレンチを通って第２導電型の不純物を注入することによって、ベース層を形成することができる。第２導電型の不純物によってドープされていない第２導電型の低ドープ半導体層の部分は、最終装置のチャネル領域を形成する。したがって、ベース層へのトレンチコンタクトによって、効率的且つ信頼性のある方法で、横方向の逆行性ドーピングプロファイルを有する本発明の電力用半導体装置を製造することができる。
【００２５】
例示的な実施形態において、チャネル領域とベース層との間の界面における局所ドーピング濃度の勾配は、少なくとも１０１６ｃｍ−３／ｎｍである。チャネル領域とベース層との間の界面におけるドーピングレベルが急激に増加する実施形態において、良好なゲート制御を達成することができ、短チャネル効果を最も効率的に回避することができる。
【００２６】
本発明に係る電力用半導体装置は、請求項９〜１５のいずれか１項に記載の方法で製造することができる。
【００２７】
本発明の詳細な実施形態は、添付の図面を参照して以下に説明される。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施形態に係る電力用半導体装置を示す部分断面図である。
【図２】図１の断面図の拡大部分を示す図である。
【図３】本発明の第２実施形態に係る電力用半導体装置を示す部分断面図である。
【図４】図３の断面図の拡大部分を示す図である。
【図５】本発明の第３実施形態に係る電力用半導体装置を示す部分断面図である。
【図６】図５の断面図の拡大部分を示す図である。
【図７】本発明の第４実施形態に係る電力用半導体装置を示す部分断面図である。
【図８】図７の断面図の拡大部分を示す図である。
【図９】比較を示す図である。
【図３Ａ】〜
【図３Ｇ】図１の電力用半導体装置の製造方法の異なる工程を示す部分断面図である。
【発明を実施するための形態】
【００２９】
好ましい実施形態の詳細な説明
図面に使用されている参照符号およびその意味は、符号の説明にまとめられている。一般的に、本明細書の全体において、類似の要素は、同様の参照符号を有する。記載された実施形態は、例示であり、本発明の範囲を限定しない。
【００３０】
図１は、本発明の第１実施形態に係る電力用半導体装置の断面図を示す。図２は、図１の拡大部分を示す。本発明の第１実施形態に係る電力用半導体装置は、トレンチ型パワー金属酸化膜半導体電界効果トランジスタ（トレンチ型パワーＭＯＳＦＥＴ）１００である。この電力用半導体装置は、第１主面３および第２主面４を有する半導体ウエハ２を備える。例えば、半導体ウエハは、炭化ケイ素（ＳｉＣ）ウエハである。本明細書の全体において、炭化ケイ素という用語は、任意の多型炭化ケイ素を指すことができ、特に４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣを指すことができる。ＳｉＣウエハ２は、第１主面３から第２主面４に向かって順番に、ｎ＋ドープソース層５、ｐドープベース層６、ｎ−ドープドリフト層７およびｎ＋ドープドレイン層８を備える。ドリフト層７およびドレイン層８は、ｎドープ支持層９を形成する。ソース層５は、ベース層６によってドリフト層７から分離され、ベース層６は、ドリフト層７によってドレイン層８から分離される。具体的には、ベース層６は、ドリフト層７上に設けられ、第１のｐ−ｎ接合を形成し、ソース層５は、ベース層６上に設けられ、第２のｐ−ｎ接合を形成する。
【００３１】
複数のトレンチゲート構造は、ベース層６を貫通する。各ゲート電極構造は、導電性のゲート電極１０と、ゲート絶縁層１１とを含む。ゲート電極構造は、ゲート電極１０に電位を与える時に、電界を用いて隣接するチャネル領域１５の導電率を制御するように構成されている。各チャネル領域は、ソース層５からドリフト層７まで延在する。その結果、チャネル領域１５は、ソース層と第３のｐ−ｎ接合を形成し、ゲート電極１０と第４のｐ−ｎ接合を形成する。ゲート絶縁層１１は、ドリフト層７、チャネル領域１５およびソース層５からゲート電極１０を電気的に絶縁する。具体的には、ゲート絶縁層１１は、チャネル領域１５とゲート電極１０との間に挟まれ、チャネル領域１５およびゲート電極１０に各々直接接触している。本願の明細書の全体において、２つの層または領域が互いに直接接触していると記載された場合、２つの層または領域の間には他の要素が配置されていない。
【００３２】
第１主面３に平行ありで且つ第１主面３の下方に位置する平面において、ゲート電極１０は、任意形状の断面、例えば、縦走線状、ハニカム形、多角形、円形または楕円形の断面を有することができる。
【００３３】
チャネル領域１５内の全ての位置における第１局所ドーピング濃度、すなわち、チャネル領域１５の最大ドーピング濃度は、１×１０１７ｃｍ−３未満である（チャネル領域の位置における全ての局所ドーピング濃度は、第１局所ドーピング濃度と呼ばれる）。ベース層６における第２局所ドーピング濃度、すなわち、ベース層６の最小ドーピング濃度は、ベース層６の全ての位置において少なくとも１×１０１７ｃｍ−３である（ベースの位置における全ての局所ドーピング濃度は、第２局所ドーピング濃度と呼ばれる）。チャネル領域１５とベース層６とは、直接接触している。チャネル領域１５の最大ドーピング濃度は、ベース層６の最小ドーピング濃度よりも低い。
【００３４】
ゲート絶縁層１１とチャネル領域１５との間の界面に垂直な方向におけるチャネル領域１５の厚さｔＣＨ、ゲート絶縁層１１とチャネル領域１５との間の界面上で、ソース層５からドリフト層７まで（すなわち、第３のｐ−ｎ接合から第４のｐ−ｎ接合まで）の最短経路の長さとして定義されたチャネル長ＬＣＨ、およびゲート絶縁層１１とチャネル領域１５との間の界面に垂直な方向におけるゲート絶縁層１１の厚さｔＧＩは、以下の不等式を満たす。
【００３５】
【数２】
2019519938.tif 000004
【００３６】
式中、εＣＲは、チャネル領域の誘電率であり、εＧＩは、ゲート絶縁層１１の誘電率である。
【００３７】
第１実施形態において、ゲート絶縁層１１とチャネル領域１５との界面に垂直な方向におけるチャネル領域１５の厚さｔＣＨは、ゲート絶縁層１１とチャネル領域１５との界面全体に沿って一定である。チャネル領域１５のｔＣＨは、１ｎｍ〜１０ｎｍの範囲または２ｎｍ〜５ｎｍの範囲にあってもよい。チャネル長ＬＣＨは、０．６μｍ未満、または０．５μｍ未満、または０．４μｍ未満、または０．３μｍ未満であってもよい。
【００３８】
第１実施形態において、チャネル長は、０．６μｍ未満、または０．５μｍ未満、または０．４μｍ未満、または０．３μｍ未満であってもよい。
【００３９】
【数３】
2019519938.tif 000005
【００４０】
図１および２に示す第１実施形態において、ベース層６の深さは、チャネル領域１５の深さよりも大きい。ある層または領域の深さは、ＳｉＣウエハの第１主面３とＳｉＣウエハの第１主面３から最も離れた当該層または領域にある位置との間の距離として定義される。
【００４１】
第１実施形態において、チャネル領域１５とベース層６との間の界面の局所ドーピング濃度の勾配は、少なくとも１０１６ｃｍ−３／ｎｍであってもよい。
【００４２】
ドリフト層７の厚さは、公称電圧、すなわち、装置に設計された逆方向の最大阻止電圧に依存する。例えば、公称阻止電圧が１ｋＶである場合、約６μｍのドリフト層７の厚さが必要とされ、公称阻止電圧が５ｋＶである場合、約３６μｍのドリフト層７の厚さが必要とされる。ドリフト層７の理想的なドーピング濃度も、公称電圧に依存しており、例えば１×１０１５ｃｍ−３〜５×１０１６ｃｍ−３の範囲にある。ソース層５の厚さは、例えば０．５μｍ〜５μｍの範囲にあり、ソース層５のドーピング濃度は、例えば１×１０１８ｃｍ−３以上である。厚さは、第１主面３に垂直な方向に沿って測定される。
【００４３】
ソース電極１７は、ＳｉＣウエハ２の第１主面３上に配置されている。ソース電極１７は、ソース層５へのオーミックコンタクトを形成する。ベース層６、ソース層５およびドリフト層７によって形成された寄生バイポーラトランジスタのトリガを回避するために、ベース層６はまた、ソース電極１７に電気的に接続されている。ＳｉＣウエハ２の第２主面４には、ドレイン電極１８が配置されている。ドレイン電極１８は、ドレイン層８へのオーミックコンタクトを形成する。
【００４４】
次に、図３および４を参照して、第２実施形態に係る電力用半導体装置を説明する。図３は、第２実施形態に係る電力用半導体装置の部分断面図を示し、図４は、図３の断面図の拡大部分を示す。第２実施形態に係る電力用半導体装置は、図１および２を参照して上述した第１実施形態に係る電力用半導体装置と非常に類似しているため、以下、第１実施形態と第２実施形態との相違点のみを説明する。他の全ての特徴に関しては、上述した第１実施形態の説明を参照する。
【００４５】
第２実施形態に係る電力用半導体装置は、トレンチ型パワーＭＯＳＦＥＴ２００である。第２実施形態と第１実施形態とは、第２実施形態のベース層２６がチャネル領域１５の深さよりも深い深さを有するが、第１実施形態のベース層２６がチャネル領域１５の深さと同様の深さを有する点で相違する。本実施形態において、チャネル領域１５の深さは、ソース電極１７とソース電極１７から最も離れたチャネル領域１５の下端との間の垂直距離（すなわち、ソース電極１７からドレイン電極１８まで延在する最短線に平行な垂直方向の距離）として定義される。同様に、ベース層２６の深さは、ソース電極１７とソース電極１７から最も離れたベース層２６の下端との間の垂直距離（すなわち、ソース電極１７からドレイン電極１８まで延在する最短線に平行な垂直方向の距離）として定義される。本実施形態において、ソース電極１７からの垂直距離は、第１メイン電極１７からの垂直距離と同様である。換言すれば、第１のｐ−ｎ接合から第２のｐ−ｎ接合の反対側のドリフト層の表面（すなわち、装置のドレイン側のドリフト層の表面）までの最短距離は、第４のｐ−ｎ接合から第２のｐ−ｎ接合の反対側のドリフト層の表面までの最短距離よりも小さい。このような例示的実施形態において、チャネル領域１５よりも深いベース層２６は、トレンチ型パワーＭＯＳＦＥＴ２００の動作中に高電界からゲート絶縁層１１を保護することができる。
【００４６】
第２実施形態に係る電力用半導体装置は、上述した第１実施形態のベース領域６と第２実施形態のベース領域２６との間の深さ違いを除いて、第１実施形態と同様の特徴を有する。また、第２実施形態に係る電力用半導体装置は、第１実施形態について上述した全ての選択的な特徴を有してもよい。
【００４７】
次に、図５および６を参照して、第３実施形態に係る電力用半導体装置を説明する。図５は、第３実施形態に係る電力用半導体装置の部分断面図を示し、図６は、図５の断面図の拡大部分を示す。第３実施形態に係る電力用半導体装置は、図１および２を参照して上述した第１実施形態に係る電力用半導体装置と非常に類似しているため、以下、第１実施形態と第３実施形態との相違点のみを説明する。他の全ての特徴に関しては、上述した第１実施形態の説明を参照する。
【００４８】
トレンチ型パワーＭＯＳＦＥＴ３００は、ベース電極領域３２が半導体ウエハ２の第１主面３からベース層３６に進入している点で、第１実施の形態に係るトレンチ型パワーＭＯＳＦＥＴ１００と相違する。ベース電極領域３２は、導電性材料、例えば高濃度にｐドープされたポリシリコンから構成され、半導体ウエハ２の第１主面３上に形成されたソース電極１７と電気的に接触している。以下に説明するように、ベース電極領域３２がベース層３６へのトレンチコンタクトを形成することによって、横方向の逆行性ドーピングプロファイルを有する本発明の電力用半導体装置を効率的且つ信頼性のある方法で製造することができる。
【００４９】
第３実施形態に係る電力用半導体装置は、上述した第１実施形態と第３実施形態との相違点を除いて、第１実施形態と同様の特徴を有する。また、第３実施形態に係る電力用半導体装置は、第１実施形態について上述した全ての選択的な特徴を有してもよい。
【００５０】
次に、図７および８を参照して、第４実施形態に係る電力用半導体装置を説明する。図７は、第４実施形態に係る電力用半導体装置の部分断面図を示し、図８は、図７の断面図の拡大部分を示す。第４実施形態に係る電力用半導体装置は、図３および４を参照して上述した第２実施形態に係る電力用半導体装置と非常に類似しているため、以下、第２実施形態と第４実施形態との相違点のみを説明する。他の全ての特徴に関しては、上述した第１実施形態および第２実施形態の説明を参照する。
【００５１】
第４実施形態のトレンチ型パワーＭＯＳＦＥＴ４００は、ベース電極領域４２が半導体ウエハ２の第１主面３からベース層４６に進入している点で、第２実施形態に係るトレンチ型パワーＭＯＳＦＥＴ２００と相違する。ベース電極領域４２は、導電性材料、例えば高濃度にｐドープされたポリシリコンから構成され、半導体ウエハ２の第１主面３上に形成されたソース電極１７と電気的に接触している。以下に説明するように、ベース電極領域４２がベース層４６へのトレンチコンタクトを形成することによって、横方向の逆行性ドーピングプロファイルを有する本発明の電力用半導体装置を効率的且つ信頼性のある方法で製造することができる。また、第４実施形態に係るトレンチ型パワーＭＯＳＦＥＴ４００は、第２実施形態に係るトレンチ型パワーＭＯＳＦＥＴ２００と同様の特徴および利点を有する。第２実施形態と同様に、ベース層４６の深さは、チャネル領域１５の深さよりも大きい。したがって、第２実施形態と同様に、ベース層４６は、装置の動作中に高電界からゲート絶縁層１１を効率的に保護することができる。
【００５２】
第４実施形態に係る電力用半導体装置は、第２実施形態と第４実施形態との相違点を除いて、第２実施形態と同様の特徴を有する。また、第４実施形態に係る電力用半導体装置は、第１実施形態について上述した全ての選択的な（例示的な）特徴を有することができる。
【００５３】
図９は、ドレイン電圧が０．５Ｖであるときに、３つの異なるトレンチ型パワーＭＯＳＦＥＴ装置のドレイン電流ＩＤ−ゲート電圧ＶＧ特性を示している。曲線Ａは、本発明に係る第１トレンチ型パワーＭＯＳＦＥＴ装置のＩＤ−ＶＧ特性に関し、曲線Ｂは、本発明に係る第２トレンチ型パワーＭＯＳＦＥＴ装置のＩＤ−ＶＧ特性に関し、曲線Ｃは、本発明とは異なる構成を有する比較例に係るトレンチ型パワーＭＯＳＦＥＴ装置のＩＤ−ＶＧ特性に関する。２つのトレンチ型パワーＭＯＳＦＥＴ装置は、各々、０．２μｍのチャネル長および５０ｎｍのチャネル厚さｔＣＨを有する。曲線Ａは、ベース層において１×１０１９ｃｍ−３という一定のｐ型ドーピング濃度を有する第１パワーＭＯＳＦＥＴ装置に関し、曲線Ｂは、ベース層において１×１０１８ｃｍ−３という一定のｐ型ドーピング濃度を有する第２パワーＭＯＳＦＥＴ装置に関する。第１および第２パワーＭＯＳＦＥＴ装置の両方は、チャネル領域において１×１０１６ｃｍ−３という一定のｐ型ドーピング濃度を有した。比較例に係るパワーＭＯＳＦＥＴ装置は、横方向の逆行性ドーピングプロファイルを全く有さなかった。具体的には、比較例に係るパワーＭＯＳＦＥＴ装置は、ゲート絶縁層に直接隣接する領域を含むベース層において、１×１０１７ｃｍ−３という一定のｐ型ドーピング濃度を有する。
【００５４】
図９から分かるように、比較例に係るトレンチ型パワーＭＯＳＦＥＴ装置のＩＤ−ＶＧ特性（曲線Ａ）は、短チャネル効果の明らかな証拠として、約２５０ｍＶ／ｄｅｃの高いサブスレッショルドスロープを示している。また、比較例のチャネルは、正しく閉じない。第１および第２パワーＭＯＳＦＥＴ装置（曲線ＡおよびＢ）のように比較的低い濃度にドープされたチャネル領域および比較的高い濃度にドープされたベース層を用いて、本発明に係る横方向の逆行性ドーピングプロファイルを実現することによって、良好なオフ状態性能、最適な閾値電圧、約１２０ｍＶ／ｄｅｃという比較的低いサブスレッショルドスロープを達成することができ、本発明に係る設計の有効性を証明する。さらに、反転チャネル内の電子移動度を低下させることなく、ｐベース受容体濃度を用いて、閾値電圧を制御することができる。
【００５５】
図１０Ａ〜１０Ｆを参照して、本発明に係る電力用半導体装置を製造するための方法の第１実施形態を説明する。図１０Ａ〜１０Ｆは、当該製造方法の異なる段階における装置の部分断面図を示す。
【００５６】
図１０Ａに示すように、方法の第１ステップにおいて、半導体ウエハ５０を用意する。半導体ウエハ５０は、例えば炭化ケイ素ウエハである。半導体ウエハ５０は、第１主面５３と、第１主面５３の反対側の第２主面５４とを有する。半導体ウエハ５０は、第１主面５３から第２主面５４に向かって順番に、ｎ＋ドープ第１半導体層５０１、ｐドープ第２半導体層５０２、およびｎ−ドープ第３半導体層５０３を含む。半導体ウエハ５０は、第２主面５４上に設けられたｎドープドレイン層（図１０Ａ〜１０Ｇには示されていない）を含んでもよい。
【００５７】
図１０Ａに示すように、方法の第２ステップにおいて、半導体ウエハ５０の第１主面５３上に第１マスクパターン５０４を形成する。第１マスクパターン５０４の材料は、例えば、酸化シリコン、フォトレジスト、窒化シリコン、アルミニウム（Ａｌ）またはポリシリコンである。次に、図１０Ａに示すように、第１マスクパターン５０４の側壁に第１側壁スペーサ５０５を形成する。同様に、第１側壁スペーサ５０５の材料は、例えば、酸化シリコン、フォトレジスト、窒化シリコン、アルミニウム（Ａｌ）またはポリシリコンであってもよい。しかしながら、側壁スペーサ５０５の材料は、第１マスクパターン５０４の材料とは異なり、したがってこれらの材料間にエッチング選択性を有する必要がある。
【００５８】
その後、図１０Ｂに示すように、半導体ウエハ５０にトレンチ５０６をエッチングする。この場合、第１マスクパターン５０４および第１側壁スペーサ５０５は、エッチングマスクとして使用される。トレンチ５０６は、第１半導体層５０１および第２半導体層５０２を貫通して第３半導体層５０３に進入する。
【００５９】
次に、図１０Ｄに示すように、選択エッチングによって第１マスクパターン５０４を除去することによって、第１マスクパターン５０４の下方の半導体ウエハ５０を露出させ、第１側壁スペーサ５０５の側壁に第２側壁スペーサ５０７を形成する。その後、第１側壁スペーサ５０５および第２側壁スペーサ５０７をドーピングマスクとして使用して、ｐ型の第１不純物を半導体ウエハ５０に注入することによって、第２半導体層５０２にベース層５６およびチャネル領域５１５を形成する。チャネル領域５１５は、第２半導体層５０２の残りの部分、すなわち、ドーピング濃度が補償されていない部分である。換言すれば、ｐ型不純物の追加注入によって、ベース層５６は、チャネル領域５１５よりも高いドーピング濃度を有する。同時に、ｐドープウエル領域５０８がトレンチ５０６の下方に形成される。
【００６０】
図１０Ｅに示すように、その後、選択エッチングによって、第１側壁スペーサ５０５および第２側壁スペーサ５０７を含むドーピングマスクを除去する。次に、トレンチ５０６の側壁および底部に絶縁層を形成することによって、ゲート絶縁層５１１を形成する。この場合、ゲート絶縁層５１１は、マスクを用いてトレンチ５０６の内側のみに形成され、半導体ウエハ５０の他の部分には形成されない。代替的には、絶縁層は、最初に装置の全体に形成され、その後パターニングされてもよい。
【００６１】
その後、絶縁層上に導電層を形成することによって、導電性のゲート電極５１０を形成する。この場合、ゲート電極５１０は、マスクを用いて、トレンチ５０６の内側のみに形成され、半導体ウエハ５０の他の部分には形成されない。ゲート絶縁層を形成する時に使用されたマスクと同様のマスクは、使用されてもよい。代替的には、導電層は、最初に装置の全体に形成され、その後パターニングされてもよい。導電層は、絶縁層と共にパターニングされてもよい。ゲート絶縁膜５１１とゲート電極５１０は、チャネル領域５１５の導電率を制御するためのゲート構造を形成する。
【００６２】
図１０Ｆに示すように、ゲート電極５１０を覆うようにトップゲート絶縁層５１９を形成する。その後、トップゲート絶縁層５１９の開口を通ってソース層５５およびベース層５６に接触するようにソース電極５１７およびメタライズ層５２０を形成する。ソース電極５１７は、例えばシリサイド層である。
【００６３】
図１０Ｆに示されたトレンチ型ＭＯＳＦＥＴ装置は、図１および２に示されたトレンチ型ＭＯＳＦＥＴ装置１００と類似しているが、ゲート構造の下方に追加のｐ型ウエル５０８を含むという点のみで、トレンチ型ＭＯＳＦＥＴ装置１００と相違する。したがって、全ての層および領域の寸法およびドーピング濃度に関しては、上述したトレンチ型パワーＭＯＳＦＥＴ１００の説明を参照する。さらに、ドレイン層およびドレイン電極は、半導体ウエハ５０の第２主面５４上に形成されてもよい。上述したように、ドレイン層は、半導体ウエハ５０に含まれてもよい。
【００６４】
図１１Ａ〜１１Ｆを参照して、本発明に係る電力用半導体装置を製造するための方法の第２実施形態を説明する。図１１Ａ〜１１Ｆは、当該製造方法の異なる段階における装置の部分断面図を示す。
【００６５】
図１１Ａに示すように、方法の第１ステップにおいて、半導体ウエハ５０を用意する。この半導体ウエハ５０は、図１０Ａを参照して上述した半導体５０と同様である。また、この半導体ウエハ５０は、ｎドープドレイン層（図１１Ａ〜１１Ｇには示されていない）を含んでもよい。
【００６６】
図１１Ａに示すように、方法の第２ステップにおいて、半導体ウエハ５０の第１主面５３上に第１マスクパターン６０４を形成する。第１マスクパターン６０４の材料は、例えば、酸化シリコン、フォトレジスト、窒化シリコン、アルミニウム（Ａｌ）またはポリシリコンである。次に、図１１Ａに示すように、第１マスクパターン６０４の側壁に第１側壁スペーサ６０５を形成する。第１側壁スペーサ６０５の材料は、例えば、酸化シリコン、フォトレジスト、窒化シリコン、アルミニウム（Ａｌ）またはポリシリコンであってもよい。しかしながら、側壁スペーサ６０５の材料は、第１マスクパターン６０４の材料とは異なり、したがってこれらの材料間にエッチング選択性を有する必要がある。
【００６７】
その後、第１マスクパターン６０４および第１側壁スペーサ６０５をドーピングマスクとして使用して、ｐ型の第１不純物を半導体ウエハ５０に注入することによって、第２半導体層５０２にベース層５６およびチャンネル領域５１５を形成する。
【００６８】
その後、図１１Ｃに示すように、ドーピングマスクの開口に第２マスクパターン６０９を形成する。図１１Ｄに示すように、第２マスクパターン６０９および第１側壁スペーサ６０５をエッチングマスクとして使用して。半導体ウエハ５０にトレンチ６０６をエッチングする。トレンチ６０６は、第１半導体層５０１および第２半導体層５０２を貫通して第３半導体層５０３に進入する。チャネル領域５１５は、第２半導体層５０２の残りの部分、すなわち、ドーピング濃度が補償されていない部分である。換言すれば、ｐ型不純物の追加注入によって、ベース層５６は、チャネル領域５１５よりも高いドーピング濃度を有する。
【００６９】
図１１Ｄに示すように、トレンチを形成した後、第２マスクパターン６０９および第１側壁スペーサ６０５をドーピングマスクとして使用して、トレンチ６０６の底部からｐ型不純物を第３半導体層５０３に選択的に注入することによって、ｐドープウエル領域５０８を形成することができる。
【００７０】
その後、図１１Ｅに示すように、ゲート絶縁膜５１１およびゲート電極５１０を含むゲート構造をトレンチ６０６に形成し、選択エッチングによって第２マスクパターン６０９および第１側壁スペーサ６０５を除去する。最後に、図１０Ｆを参照して上述したステップと同様のステップを実行して、図１１Ｆに示された構造を形成する。
【００７１】
図１１Ｆに示されたトレンチ型ＭＯＳＦＥＴ装置は、図１および２に示されたトレンチ型ＭＯＳＦＥＴ装置１００と類似しているが、ゲート構造の下方に追加のｐ型ウエル５０８を含むという点のみで、トレンチ型ＭＯＳＦＥＴ装置１００と相違する。したがって、全ての層および領域の寸法およびドーピング濃度に関しては、上述したトレンチ型パワーＭＯＳＦＥＴ１００の説明を参照する。さらに、ドレイン層８およびドレイン電極１８は、図１に示されたトレンチ型パワーＭＯＳＦＥＴのように、半導体ウエハ５０の第２主面５４上に形成されてもよい。上述したように、ドレイン層８は、半導体ウエハ５０に含まれてもよい。
【００７２】
図１０Ｆに示されたトレンチ型パワーＭＯＳＦＥＴ装置は、図１および２に示されたトレンチ型ＭＯＳＦＥＴ装置１００と類似しているが、ゲート構造の下方に追加のｐ型ウエル５０８を含むという点のみで、トレンチ型ＭＯＳＦＥＴ装置１００と相違する。したがって、全ての層および領域の寸法およびドーピング濃度に関しては、上述したトレンチ型パワーＭＯＳＦＥＴ１００の説明を参照する。さらに、ドレイン層８およびドレイン電極１８は、図１に示されたトレンチ型パワーＭＯＳＦＥＴのように、半導体ウエハ５０の第２主面５４上に形成されてもよい。上述したように、ドレイン層８は、半導体ウエハ５０に含まれてもよい。
【００７３】
図１２Ａ〜１２Ｆを参照して、本発明に係る電力用半導体装置を製造するための方法の第３実施形態を説明する。図１２Ａ〜１２Ｆは、当該製造方法の異なる段階における装置の部分断面図を示す。
【００７４】
図１２Ａに示すように、方法の第１ステップにおいて、半導体ウエハ５０を用意する。この半導体ウエハ５０は、図１０Ａを参照して上述した半導体５０と同様である。また、この半導体ウエハ５０は、ｎドープドレイン層（図１２Ａ〜１２Ｇには示されていない）を含んでもよい。
【００７５】
図１２Ａに示すように、方法の第２ステップにおいて、半導体ウエハ５０の第１主面５３上に第１マスクパターン６０４を形成する。第１マスクパターン６０４の材料は、例えば、酸化シリコン、フォトレジスト、窒化シリコン、アルミニウム（Ａｌ）またはポリシリコンである。次に、図１２Ａに示すように、第１マスクパターン６０４の側壁に第１側壁スペーサ６０５を形成する。第１側壁スペーサ６０５の材料は、例えば、酸化シリコン、フォトレジスト、窒化シリコン、アルミニウム（Ａｌ）またはポリシリコンであってもよい。しかしながら、側壁スペーサ６０５の材料は、第１マスクパターン６０４の材料とは異なり、したがってこれらの材料間にエッチング選択性を有する必要がある。
【００７６】
その後、図１２Ａに示すように、第１マスクパターン６０４および第１側壁スペーサ６０５をドーピングマスクとして使用して、ｐ型の第１不純物を半導体ウエハ５０に注入することによって、第２半導体層５０２にベース層５６を形成する。
【００７７】
図１２Ｂに示すように、選択エッチングによって第１側壁スペーサ６０５を除去し、図１２Ｃに示すように、第１マスクパターン６０４の開口に第２マスクパターン７０９を形成する。例えば、構造の全体上に第２マスクパターン６０４の材料層を形成し、平坦化によって第１マスクパターン６０４の開口の外側の材料層を除去することによって、第２マスクパターン７０９を形成する。
【００７８】
その後、選択エッチングによって第１マスクパターン６０４を除去する。図１２Ｄに示すように、第２マスクパターン７０９をエッチングマスクとして使用して、半導体ウエハ５０にトレンチ７０６をエッチングする。トレンチ７０６は、第１半導体層５０１および第２半導体層５０２を貫通して第３半導体層５０３に進入する。図１２Ｄに示すように、トレンチを形成した後、第２マスクパターン７０９をドーピングマスクとして使用して、トレンチ７０６の底部からｐ型不純物を第３半導体層５０３に選択的に注入することによって、ｐドープウエル領域５０８を形成する。
【００７９】
その後、図１２Ｅに示すように、ゲート絶縁膜５１１およびゲート電極５１０を含むゲート構造をトレンチ７０６に形成し、選択エッチングによって第２マスクパターン７０９を除去する。最後に、図１０Ｆを参照して上述したステップと同様のステップを実行して、図１２Ｆに示す構造を形成する。
【００８０】
図１２Ｆに示されたトレンチ型パワーＭＯＳＦＥＴの構造は、図１および２に示されたトレンチ型パワーＭＯＳＦＥＴ１００と類似しているが、ゲート構造の下方に追加のｐ型ウエル５０８を含むという点のみで、トレンチ型パワーＭＯＳＦＥＴ１００と相違する。したがって、全ての層および領域の寸法およびドーピング濃度に関しては、上述したトレンチ型パワーＭＯＳＦＥＴ１００の説明を参照する。さらに、ドレイン層８およびドレイン電極１８は、図１に示されたトレンチ型パワーＭＯＳＦＥＴのように、半導体ウエハ５０の第２主面５４上に形成されてもよい。上述したように、ドレイン層８は、半導体ウエハ５０に含まれてもよい。
【００８１】
図１３Ａ〜１３Ｆを参照して、本発明に係る電力用半導体装置を製造するための方法の第４実施形態を説明する。図１３Ａ〜１３Ｆは、当該製造方法の異なる段階における装置の部分断面図を示す。
【００８２】
方法の第１ステップにおいて、半導体ウエハ８０を用意する。半導体ウエハ８０は、例えば、炭化ケイ素（ＳｉＣ）ウエハである。半導体ウエハ８０は、第１主面８３と、第１主面８３の反対側の第２主面８４とを有する。半導体ウエハ８０は、第１主面８３から第２主面８４に向かって順番に、ｎ＋ドープ第１半導体層８０１、ｐドープ第２半導体層８０２、およびｎ−ドープ第３半導体層８０３を含む。半導体ウエハ８０は、第２主面８４上に設けられたｎドープドレイン層（図１３Ａ〜１３Ｇには示されていない）を含んでもよい。
【００８３】
図１３Ａに示すように、方法の第２ステップにおいて、半導体ウエハ８０の第１主面８３上に第１マスクパターン８０４を形成する。第１マスクパターン８０４の材料は、例えば、酸化シリコン、フォトレジスト、窒化シリコン、アルミニウム（Ａｌ）またはポリシリコンである。次に、図１３Ａに示すように、第１マスクパターン８０４の側壁に第１側壁スペーサ８０５を形成する。第１側壁スペーサ８０５の材料は、例えば、酸化シリコン、フォトレジスト、窒化シリコン、アルミニウム（Ａｌ）またはポリシリコンであってもよい。しかしながら、側壁スペーサ８０５の材料は、第１マスクパターン８０４の材料とは異なり、したがってこれらの材料間にエッチング選択性を有する必要がある。
【００８４】
その後、図１３Ａに示すように、第１マスクパターン８０４および第１側壁スペーサ８０５をエッチングマスクとして使用して、半導体ウエハ８０に第１トレンチ８０６をエッチングする。第１トレンチ８０６は、第１半導体層５０１を貫通して、第２半導体層８０２と第３半導体層８０３との間の界面の近くの第２半導体層５０２に進入する。底部は、例えば、第２半導体層８０２と第３半導体層８０３との間の界面から１００ｎｍ未満である。
【００８５】
次に、図１３Ｂに示すように、第１マスクパターンおよび第１側壁スペーサ８０５をドーピングマスクとして使用して、ｐ型の第１不純物を第１トレンチ８０６内側の半導体ウエハ５０に注入することによって、第２半導体層５０２にベース層５６を形成する。具体的には、第１トレンチ８０６の側壁および底部にｐ型の第１不純物をそれぞれ注入することによって、少なくとも第２半導体層８０２にベース層８６を形成する。例示的な実施形態において、第１トレンチ８０６の側壁および底部に第１不純物を注入することは、斜めイオン注入またはプラズマ浸漬イオン注入（ＰＩＩＩ）によって行われる。プラズマ浸漬イオン注入によって、第１トレンチ８１６の側壁に平行な方向に沿って均一なドーピング濃度プロファイル、すなわち、深さ（すなわち、半導体ウエハ８０の第１主面８３からの距離）からほぼ独立したドーピング濃度プロファイルを有するベース層を形成することができる。
【００８６】
図１３Ｃに示すように、選択エッチングによって第１側壁スペーサ８０５を除去し、第１マスクパターン８０４の開口の内側および第１トレンチ８０６の内側に第２マスクパターン８０９を形成する。その後、半導体ウエハ８０に第２トレンチ８１６をエッチングする。この場合、第２マスクパターン８０９は、エッチングマスクとして使用される。第２トレンチ８１６は、第１半導体層８０１および第２半導体層８０２を貫通して第３半導体層８０３に進入する。第２トレンチ８１６を形成した後、第２マスクパターン８０９をドーピングマスクとして使用して、第２トレンチ８１６の底部からｐ型不純物を第３半導体層８０３に選択的に注入することによって、ｐドープウエル領域５０８を形成してもよい。
【００８７】
その後、第２マスクパターン８０９を除去し、第２溝８１６の側壁および底部に絶縁層を形成することによって、ゲート絶縁層５１１を形成する。この場合、ゲート絶縁層８１１は、マスクを用いて、第２トレンチ８１６の内側のみに形成され、半導体ウエハ５０の他の部分には形成されない。代替的には、絶縁層は、最初に装置の全体に形成され、その後パターニングされてもよい。
【００８８】
その後、ゲート絶縁層５１１上に導電層を形成することによって、導電性のゲート電極５１０を形成する。この場合、ゲート電極５１０は、マスクを用いて、第２トレンチ８１６の内側のみに形成され、半導体ウエハ５０の他の部分には形成されない。ゲート絶縁層５１１を形成する時に使用されたマスクと同様のマスクを使用してもよい。代替的には、導電層は、最初に装置の全体に形成され、その後パターニングされてもよい。導電層は、絶縁層と共にパターニングされてもよい。ゲート絶縁膜５１１とゲート電極５１０は、チャネル領域８１５の導電率を制御するためのゲート構造を形成する。
【００８９】
図１３Ｆに示すように、ゲート電極５１０を覆うようにトップゲート絶縁層５１９を形成し、導電性材料８３０を用いて第１トレンチ８０６を充填し、ソース層８５およびベース層８１５と電気的に接触するようにソース電極を形成する。最後に、ソース電極５１７およびトップゲート絶縁層５１９上にメタライズ層５２０を形成する。ソース電極５１７は、例えばシリサイド層である。
【００９０】
図１３Ｆに示されたトレンチ型ＭＯＳＦＥＴ装置は、図５および６に示されたトレンチ型ＭＯＳＦＥＴ装置３００と類似しているが、ゲート構造の下方に追加のｐ型ウエル８０８を含むという点のみで、トレンチ型ＭＯＳＦＥＴ装置３００と相違する。したがって、全ての層および領域の寸法およびドーピング濃度に関しては、上述したトレンチ型パワーＭＯＳＦＥＴ３００の説明を参照する。さらに、ドレイン層およびドレイン電極は、半導体ウエハ８０の第２主面８４上に形成されてもよい。上述したように、ドレイン層は、半導体ウエハ５０に含まれてもよい。
【００９１】
図１４を参照して、本発明に係る電力用半導体装置を製造するための方法の第２実施形態の変形例を説明する。第２実施形態の変形例は、側壁スペーサ６０５の代わりに薄いマスキング層９０５を使用する点のみで、図１１Ａ〜１１Ｆを参照して説明した第２実施形態と異なる。マスキング層９０５の厚さは、第１マスキングパターン６０４の開口の内側に形成されたマスキング層９０５の部分９０５Ａを通って、第１不純物を第２半導体層５０２に注入するのに十分に薄い。第１マスキングパターン６０４の開口の側壁上の部分９０５Ａは、本発明に係る電力用半導体装置を製造するための方法の第２実施形態における側壁スペーサ６０５と同様の効果を有する。
【００９２】
図１５を参照して、本発明に係る電力用半導体装置を製造するための方法の第２実施形態の他の変形例を説明する。第１マスクパターン６０４および側壁スペーサ６０５をドーピングマスクとして使用する代わりに、第１マスクパターン１６０４のみをドーピングマスクとして使用する。図１２Ｂに示された構造は、第１マスクパターン６０４の一部を等方性エッチングすることにより第１マスクパターン６０４の開口１０６０を拡大することによって、図１５に示された構造から形成される。方法の他の全てのステップは、第２実施形態の電力用半導体装置を製造するための方法と同様である。
【００９３】
上記の説明において、本発明の特定の実施形態を説明した。しかしながら、上述した実施形態の代替例および修正例が可能である。
【００９４】
上述した本発明に係る電力用半導体装置を製造するための方法の実施形態において、電力用半導体装置の動作中に高電界からゲート絶縁層５１１を保護するために、ｐドープウエル領域５０８は、ゲート構造の下方に形成される。しかしながら、この方法の変形例において、ｐドープウエル領域５０８は、ゲート構造の下方に形成されていない。本発明に係る電力用半導体装置を製造するための方法の第１実施形態において、ｐドープウエル領域５０８は、ベース層５６と共に形成された。したがって、ベース層５６を形成する時に、別のマスク層を用いてｐドープウエル領域の形成を防ぐ必要がある。例えば、図１０Ａ〜１０Ｆを参照して説明した方法は、トレンチ５０６の底部上に第２マスクパターンを形成することによって、図１および２に示されたトレンチ型パワーＭＯＳＦＥＴ１００を製造するように修正することができる。この場合、第１不純物を選択的に注入するステップにおいて、第２マスクパターンは、ドーピングマスクの一部として使用され、トレンチ（５０６）の側壁上に絶縁層（１１）を形成するステップの前に、第２マスクパターンは、除去される。
【００９５】
上記の説明において、トレンチ型パワーＭＯＳＦＥＴ１００、２００、３００および４００は、本発明の電力用半導体装置の実施形態として説明された。しかしながら、本発明は、トレンチ型パワーＭＯＳＦＥＴに限定されない。例えば、本発明の電力用半導体装置の他の実施形態は、トレンチ型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。このトレンチ型ＩＧＢＴは、半導体ウエハ２の第２主面４上に追加のｐドープ層があることによって、上述したトレンチ型パワーＭＯＳＦＥＴ１００、２００、３００および４００と異なる。
【００９６】
上述した本発明に係る電力用半導体装置を製造するための方法の第１から第３の実施形態において、トレンチ５０６、６０６および７０６は、第１半導体層５０１および第２半導体層５０２を貫通して第３半導体層５０３に進入する。変形例において、トレンチ５０６、６０６および７０６は、第３半導体層５０３に延在しなくてもよい。本発明に係る電力用半導体装置を製造するための方法の第４実施形態の第２トレンチ８１６も同様である。
【００９７】
上記の実施形態は、特定の導電型を用いて説明された。上記の実施形態における半導体層の導電型を交換してもよい。したがって、特定の実施形態において、ｐ型層として記載された全ての層は、ｎ型層となり、ｎ型層として記載された全ての層は、ｐ型層となる。例えば、一変形例において、ソース層５は、ｐドープ層とすることができ、ベース層６は、ｎドープ層とすることができ、支持層９は、ｐドープ層とすることができる。
【００９８】
留意すべきことは、「含む」という用語は、他の要素またはステップを排除するものではなく、不定冠詞「ａ」または「ａｎ」は、複数形を排除するものではないことである。また、異なる実施形態に関連して説明した要素を組み合わせてもよい。
【符号の説明】
【００９９】
２，５０，８０  半導体ウエハ、３，５３，８３  第１主面、４，５４，８４  第２主面、５，５５，８５  （ｎ＋ドープ）ソース層、６，２６，３６，４６，５６，８６  （ｐドープ）ベース層、７  （ｎ−ドープ）ドリフト層、８  （ｎ＋ドープ）ドレイン層、９  （ｎドープ）支持層、１０  ゲート電極、１１  ゲート絶縁層、１５  （ｐドープ）チャネル領域、１７，５１７  ソース電極、１８  ドレイン電極、１９  トップゲート絶縁層、２０  メタライズ層、３２，４２  ベース電極領域、１００，２００，３００，４００  トレンチ型パワーＭＯＳＦＥＴ、５０１，８０１  （ｎ＋ドープ）第１半導体層、５０２，８０２  （ｐドープ）第２半導体層、５０３，８０３  （ｎ−ドープ）第３半導体層、５０４，６０４，８０４，１６０４  第１マスクパターン、５０５，６０５，８０５  第１側壁スペーサ、５０６，６０６，７０６  トレンチ、５０７  第２側壁スペーサ、５０８  （ｐ型）ウエル、５１０  ゲート電極、５１１  ゲート絶縁層、５１５  チャンネル領域、５１７  ソース電極、５１９  トップゲート絶縁層、５２０  メタライズ層、６０９，７０９，８０９  第２マスクパターン、８０６  第１トレンチ、８１５  チャンネル領域、８１６  第２トレンチ、８３０  導電性材料、１０６０  開口、ＬＣＨ  チャネル長、ｔＣＨ  チャネル領域の厚さ。
【図１】
2019519938.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019519938.tif 000013
【図８】
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【図９】
2019519938.tif 000015
【図１０Ａ】
2019519938.tif 000016
【図１０Ｂ】
2019519938.tif 000017
【図１０Ｃ】
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【図１０Ｄ】
2019519938.tif 000019
【図１０Ｅ】
2019519938.tif 000020
【図１０Ｆ】
2019519938.tif 000021
【図１１Ａ】
2019519938.tif 000022
【図１１Ｂ】
2019519938.tif 000023
【図１１Ｃ】
2019519938.tif 000024
【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１２Ａ】
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【図１２Ｂ】
2019519938.tif 000029
【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
2019519938.tif 000033
【図１３Ａ】
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【図１３Ｂ】
2019519938.tif 000035
【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１３Ｆ】
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【図１４】
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【図１５】
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【国際調査報告】
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