(57)【要約】【課題】効率的人工ニューロンを具体的に実現する。【解決手段】人工ニューロン装置が、ニューロン入力信号を受信するためのニューロン入力を有する入力回路内に接続された抵抗変化型メモリ・セルと、セルに読み取り電流を供給するための電流源とを含む。入力回路は、交互の読み取り動作フェーズと書き込み動作フェーズとを規定する一組の制御信号に応答して、読み取りフェーズ時にセルに読み取り電流を印加するとともに、書き込みフェーズ時にニューロン入力信号を受信するとセル抵抗をプログラミングするためにセルにプログラミング電流を印加するように、選択的に構成可能である。セル抵抗は、連続ニューロン入力信号に応答して、第１の状態から第２の状態に漸進的に変化させる。装置は、ニューロン出力と、セル抵抗に依存する測定信号を受信するために入力回路に接続されたデジタル・ラッチとを含む出力回路をさらに含む。【選択図】図２
2019519011.tif 000002
【特許請求の範囲】
【請求項１】
人工ニューロン装置であって、
入力回路において接続された抵抗変化型メモリ・セルを含み、
前記入力回路は、ニューロン入力信号を受信するように構成されたニューロン入力と、前記セルに読み取り電流を供給するための電流源とを含み、
前記入力回路は、交互の読み取り動作フェーズと書き込み動作フェーズとを規定する一組の制御信号に応答して選択的に構成可能なようにさらに構成され、前記読み取りフェーズ時に前記セルに前記読み取り電流を印加し、前記書き込みフェーズ時に前記ニューロン入力信号を受信するとセル抵抗をプログラミングするために前記セルにプログラミング電流を印加するようにさらに構成され、連続ニューロン入力信号に応答してセル抵抗を第１の状態から第２の状態に漸進的に変化させ、
前記装置は、
ニューロン出力と、前記入力回路に接続されてセル抵抗に依存する測定信号を受信するように構成されたデジタル・ラッチとを含む出力回路をさらに含み、前記ラッチは、セル抵抗が前記第２の状態に達していない場合に第１の値がラッチされ、セル抵抗が前記第２の状態に達した場合に第２の値がラッチされるように、前記読み取りフェーズに応答して前記測定信号に依存するデジタル値をラッチするように動作可能に構成され、前記出力回路は、前記第２の値がラッチされた場合に前記書き込みフェーズ時に前記ニューロン出力においてニューロン出力信号を供給するように構成された装置。
【請求項２】
前記入力回路は、前記ニューロン出力信号に応答して前記セル抵抗を前記第１の状態にリセットするために前記セルにリセット電流を印加するようにさらに構成された、請求項１に記載の装置。
【請求項３】
前記出力回路は、前記ラッチと前記ニューロン出力との間に接続された論理ゲートを含み、前記論理ゲートは、前記第２の値がラッチされると前記書き込みフェーズに応答して前記ニューロン出力信号を供給するように動作可能に構成された、請求項１または２に記載の装置。
【請求項４】
前記入力回路は前記セルの第１の端子と前記回路の基準端子との間に接続された少なくとも１つのアクセス・デバイスを含み、前記少なくとも１つのアクセス・デバイスは前記読み取りフェーズと前記ニューロン入力信号とに応答して前記セルに電流を流すように構成された、請求項１ないし３のいずれか一項に記載の装置。
【請求項５】
前記入力回路は、前記セルの第１の端子と基準端子との間に接続されたそれぞれのアクセス・デバイスを含み、前記それぞれのアクセス・デバイスは、前記読み取りフェーズと、前記ニューロン入力信号と、前記ニューロン出力信号とに応答して前記セルに電流を流すように構成された、請求項２に記載の装置。
【請求項６】
前記電流源は前記セルの第２の端子に接続され、前記入力回路は前記第２の端子に接続されたスイッチを含み、前記スイッチは前記書き込みフェーズ時に前記セルに前記プログラミング電流を印加するように動作可能に構成された、請求項４に記載の装置。
【請求項７】
前記ラッチは前記セルの前記第２の端子に接続され、前記測定信号を受信するように構成され、前記出力回路は、前記ラッチと前記ニューロン出力との間に接続されたＮＯＲゲートであって、前記第２の値がラッチされると前記書き込みフェーズに応答して前記ニューロン出力信号を供給するように動作可能に構成された、前記ＮＯＲゲートを含む、請求項６に記載の装置。
【請求項８】
前記ラッチは、前記測定信号を供給するように構成されたインバータを介して前記セルの前記第２の端子に接続され、前記出力回路は、前記ラッチと前記ニューロン出力との間に接続されたＡＮＤゲートであって、前記第２の値がラッチされると前記書き込みフェーズに応答して前記ニューロン出力信号を供給するように動作可能に構成された、前記ＡＮＤゲートを含む、請求項６または７に記載の装置。
【請求項９】
前記抵抗変化型メモリ・セルは相変化メモリ・セルを含み、前記セル抵抗は連続ニューロン入力信号に応答して前記第１の状態と前記第２の状態との間で漸進的に低下する、請求項１ないし８のいずれか一項に記載の装置。
【請求項１０】
前記一組の制御信号は、前記交互の読み取りフェーズと書き込みフェーズとをそれぞれ規定する読み取り信号と書き込み信号とを含む、請求項１ないし９のいずれか一項に記載の装置。
【請求項１１】
前記抵抗変化型メモリ・セルは相変化メモリ・セルを含み、前記セル抵抗は連続ニューロン入力信号に応答して前記第１の状態と前記第２の状態との間で漸進的に低下し、
前記電流源は前記セルの第２の端子に接続され、前記入力回路は前記第２の端子に接続されたスイッチを含み、前記スイッチは前記書き込みフェーズ時に前記セルに前記プログラミング電流を印加するように動作可能に構成され、
前記ラッチは、前記セルの前記第２の端子に接続され、前記測定信号を受信するように構成され、
前記出力回路は、前記ラッチと前記ニューロン出力との間に接続されたＮＯＲゲートであって、前記第２の値がラッチされると前記書き込みフェーズに応答して前記ニューロン出力信号を供給するように動作可能に構成された、前記ＮＯＲゲートを含む、請求項５に記載の装置。
【請求項１２】
ニューロモーフィック・システムであって、各ニューロンが請求項１ないし１１のいずれか一項に記載の装置を含む複数の相互接続されたニューロンと、前記一組の制御信号を発生させるように構成された制御信号発生器とを含み、前記一組の制御信号は前記システム内の少なくとも複数のニューロンに供給される、ニューロモーフィック・システム。
【請求項１３】
ニューロモーフィック・システムであって、各ニューロンが請求項１１に記載の装置を含む複数の相互接続されたニューロンと、前記一組の制御信号を発生させるように構成された制御信号発生器とを含み、前記一組の制御信号は前記システム内の少なくとも複数のニューロンに供給される、ニューロモーフィック・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には人工ニューロン装置に関し、より詳細には抵抗変化型メモリ・セル(resistive memory cells)に基づく人工ニューロンに関する。
【背景技術】
【０００２】
ニューロモーフィック技術は、神経系の生物学的構造によって着想を得たコンピューティング・システムに関するものである。従来のコンピューティング・システムは、２値論理と順次フォン・ノイマン・アーキテクチャとに基づく。数値計算などのタスクの実行では効率的であるが、これらのシステムにおける外部メモリとプロセッサとの分離はエネルギー消費型データ移動につながる。人間の脳と比較すると、従来の演算パラダイムは、電力消費と必要空間の点できわめて非効率的である。これらの問題は、人間の脳のきわめて効率的な演算パラダイムを理解し、かつてない演算能力を備えた人工認知システムを作製しようとする著しい研究努力を促してきた。例えば、「ビッグ・データ」分析や現実感覚アプリケーションなどの演算集約型タスクにおけるイベント・ベースの演算を実行することができる「ニューロモーフィック・コプロセッサ」を開発しようとする戦略的意図がある。
【０００３】
ニューロンはシナプスとともに、脳における基本的な演算ユニットである。ニューロンは、受信した入力信号を統合することができる。生体ニューロンでは、細胞内部の電荷をその外部の電荷から分離するのに薄い脂質二分子膜が用いられている。記憶されたニューロンの状態を表す膜電位は、ニューロン入力信号の到来によって漸進的に変更される。膜電位が特定の電圧閾値を超えると、ニューロンは「発火」し、「活動電位」または「スパイク」と呼ばれる出力信号を発生させ、その後その初期状態に戻る。これらのスパイクは、ニューロン活動の結果として結合強度（「可塑性」または「シナプス荷重(synaptic weight)」）を変化させるシナプスを介して他のニューロンに伝達される。
【０００４】
効率的な人工ニューロンの実現は、ニューロモーフィック技術(neuromorphic technology)にとって根本的に重要である。ほとんどの従来の人工ニューロンの提案は、ハイブリッド・アナログ／デジタルＶＬＳＩ回路に基づくものであり、ニューロンの機能を模倣するのに多数のトランジスタを備えた複雑なＣＭＯＳ回路を必要とする。また、相変化メモリ（ＰＣＭ）セルなどの抵抗変化型メモリ・セルは、ニューラル・ハードウェアの実現に適する候補とみなされてきた（例えば"The Ovonic Cognitive Computer - A New Paradigm", Ovshinsky,Proc. E/PCOS, 2004および"Novel Applications Possibilities for Phase-Change Materials and Devices", Wright et al.,Proc. E/PCOS, 2013参照）。抵抗変化型メモリ・セルは、一対の電極の間に配置された一定量の抵抗物質の可変抵抗特性に依存するプログラマブル抵抗デバイスである。これらのセルは、メモリスタ、すなわち、デバイスを流れた電流の履歴を記憶するデバイスである。"A Scalable Neuristor built with Mott Memristors", Pickettet al. Nature Materials, 2013では、モット・メモリスタに基づくニューロン回路も提案されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】"The Ovonic Cognitive Computer - A New Paradigm", Ovshinsky, Proc. E/PCOS, 2004
【非特許文献２】"Novel Applications Possibilities for Phase-Change Materials and Devices", Wright et al., Proc. E/PCOS, 2013
【非特許文献３】"A Scalable Neuristor built with Mott Memristors", Pickett et al. Nature Materials, 2013
【発明の概要】
【発明が解決しようとする課題】
【０００６】
メモリスタ・デバイスに基づく従来の人工ニューロンは、積分発火機能の模倣、または生物学的活動電位波形の模倣にのみ関わってきた。ニューラル・ネットワーク構成における動作のための効率的人工ニューロンの具体的な実現が依然として課題である。
【課題を解決するための手段】
【０００７】
本発明の少なくとも一実施形態によると、人工ニューロン装置が提供される。この装置は、ニューロン入力信号を受信するためのニューロン入力を有する入力回路内に接続された抵抗変化型メモリ・セルと、セルに読み取り電流を供給するための電流源とを含む。入力回路は、交互の読み取り動作フェーズと書き込み動作フェーズとを規定する一組の制御信号に応答して、読み取りフェーズ時にセルに読み取り電流を印加するとともに、書き込みフェーズ時にニューロン入力信号を受信するとセル抵抗をプログラミングするためにセルにプログラミング電流を印加するように、選択的に構成可能である。セル抵抗は、連続ニューロン入力信号に応答して、第１の状態から第２の状態に漸進的に変化させる。装置は、ニューロン出力と、セル抵抗に依存する測定信号を受信するために入力回路に接続されたデジタル・ラッチとを含む出力回路をさらに含む。ラッチは、読み取りフェーズに応答して測定信号に依存するデジタル値をラッチするように動作可能である。セル抵抗が第２の状態に達していない場合、第１の値がラッチされ、セル抵抗が第２の状態に達した場合、第２の値がラッチされる。出力回路は、第２の値がラッチされる場合に書き込みフェーズ時にニューロン出力においてニューロン出力信号を供給するようになされる。
【０００８】
本発明を具現化する装置は、ニューラル・ネットワーク構成における接続性および動作に適する効率的なニューロン実現形態を提供する。ニューロン回路は、ニューロモーフィック・ネットワークにおける高密度集積を可能にするコンパクトな実施形態を可能にする。読み取り動作フェーズおよび書き込み動作フェーズのためのニューロン回路の構成は、１つまたは複数の制御信号によって制御される。このような制御信号は、例えばシステム・クロックから容易に生成可能な単純な周期信号とすることができ、マルチニューロン・ネットワークの効率的な大域的制御のための複数のニューロン回路に容易に印加することができる。
【０００９】
ニューロン装置の好ましい実施形態では、入力回路は、ニューロン出力信号に応答して、セル抵抗を第１の状態にリセットするためにセルにリセット電流を印加するようにさらに構成することができる。これらの実施形態では、ニューロンが新たな動作サイクルのための準備が整った初期状態に復帰するように、書き込みフェーズ時にセルのリセットを行うために、ニューロン出力信号または「スパイク」が好都合に使用される。
【００１０】
出力回路は、好ましくはラッチとニューロン出力との間に接続された論理ゲートを含み、論理ゲートは、第２の値がラッチされると書き込みフェーズに応答してニューロン出力信号を供給するように動作可能である。この構成では、ニューロン・スパイクを書き込みフェーズに好都合に同期させ、それによって、次のニューロンのために書き込みフェーズに同期させたニューロン入力信号を供給する１つのニューロンからのスパイクによる同期構成におけるニューロン間の相互接続を容易にする。
【００１１】
入力回路は、読み取りフェーズとニューロン入力信号とに応答してセルに電流が流れるようにするために、セルの第１の端子と回路の基準端子との間に接続された少なくとも１つのアクセス・デバイスを含むことができる。好ましい実施形態では、入力回路は、読み取りフェーズと、ニューロン入力信号と、ニューロン出力信号とに応答してセルに電流が流れるようにするために、セルの第１の端子と基準端子との間に接続されたそれぞれのアクセス・デバイスを含む。ニューロン入力回路におけるこのようなアクセス・デバイスの使用は、読み取りフェーズおよび書き込みフェーズ時にセル動作の単純な制御を可能にする。本明細書の好ましい実施形態では、電流源はセルの第２の端子に接続され、入力回路は第２の端子に接続されたスイッチを含み、スイッチは、書き込みフェーズ時にセルにプログラミング電流を印加するように動作可能である。これにより単純な入力回路構成が提供され、このような構成とともに使用するための単純な出力回路については以下で詳述する。
【００１２】
本発明の少なくとも１つの他の実施形態は、各ニューロンが上記の一実施形態によるニューロン装置を含む複数の相互接続されたニューロンと、システム内の少なくとも複数のニューロンに供給される一組の制御信号を発生させるための制御信号発生器とを含む、ニューロモーフィック・システムを提供する。
【００１３】
以下に、例示および非限定的な例として、添付図面を参照しながら本発明の実施形態についてより詳細に説明する。
【図面の簡単な説明】
【００１４】
【図１】相変化メモリ・セルにおける漸進的結晶化を示す概略図である。
【図２】本発明の１つまたは複数の実施形態による人工ニューロン装置を示す図である。
【図３】図２の装置の動作を示す概略タイミング図である。
【図４】本発明の１つまたは複数の実施形態による人工ニューロン装置を示す図である。
【図５】図４の装置の動作を示す概略タイミング図である。
【図６】本発明の１つまたは複数の実施形態によるニューロン装置で使用するデジタル・ラッチの一実装形態を示す図である。
【図７】図４のニューロン装置において使用するＮＯＲゲートの一実装形態を示す図である。
【図８】本発明の１つまたは複数の実施形態により構成されたニューロンに基づくニューロモーフィック・システムを示す概略図である。
【発明を実施するための形態】
【００１５】
記載する実施形態は、抵抗変化型メモリに基づく人工ニューロン装置を提供する。以下の例では、抵抗変化型メモリ・セルはＰＣＭセルである。ＰＣＭセルの可変抵抗特性は、カルコゲナイド塊中の（高抵抗の）非晶相と（低抵抗の）結晶相との相対比率を変化させるようにセル電極間の一定量のカルコゲナイド材料を加熱することによって生じる。電極を介して特定の閾値スイッチング電圧未満の電圧がセルに印加された場合、電流はきわめて小さく、それによってきわめてわずかなジュール熱しか印加されず、その結果としてセル体積に相変化は実質的に起こらない。しかし、閾値電圧を超えるプログラミング（または「書き込み」）信号が印加された場合、電子閾値スイッチングの現象によって、パルスの印加中にセル抵抗がきわめて低い値まで低下する。これにより、大きな電流の流れが可能になり、その結果、高いジュール熱が印加され、その後相変化が生じる。初期が高抵抗状態のセルの場合、セル特性と回路設計に基づく特定の入力電力および期間のプログラミング・パルスの印加により、非晶質領域の部分的な結晶化が生じ、その結果としてプログラミング後にセル抵抗が低下する。セルは、蓄積特性を示し、それにより、このようなプログラミング・パルスを多数印加することでメモリ・セルの抵抗を初期高抵抗状態と比較してきわめて低い値まで漸進的に低下させることができる。電極に低電圧信号を印加し、その結果としてセルに流れる電流を測定することによって、セル抵抗を随時測定（または「読み取り」）することができる。読み取り動作のための信号レベルは、読み取り動作がプログラムされたセル状態を乱さないような十分な低さである。
【００１６】
上記のプロセスを図１に概略的に示す。この図は、ＰＣＭセルの電気コンダクタンス（抵抗の逆数）で表したセルの状態の漸進的変化を、プログラミング・パルスの数の関数として示している。図１に示すセルは、第１の「上部」電極と第２の「下部」電極との間に配置されたＧＳＴ（ゲルマニウム−アンチモン−テルル）などのカルコゲナイド材料を有する「マッシュルーム」型である。より小さい下部電極は、別の状況では結晶質である材料内の非晶質のカルコゲナイドのドームを加熱するためのヒータの役割を果たす。電極間の高抵抗の非晶質ドームの存在により、抵抗は初期状態では高い（低コンダクタンス）。連続したプログラミング・パルスによって、非晶質塊に部分的な結晶化が生じ、それによってセル抵抗が漸進的に低下する。一定数のパルスの後、コンダクタンス勾配が急激に上がり、セルを低抵抗（高コンダクタンス）状態に切り替える。下部電極に隣接するカルコゲナイド材料を溶融させるのに十分な電力のパルスの印加により、セルをその初期高抵抗状態にリセットすることができる。その後、冷却により高抵抗非晶質ドームが復元される。
【００１７】
図２は、本発明の１つまたは複数の実施形態による、第１のニューロン装置１の構造を示す概略ブロック図である。ニューロン装置１は、可変抵抗２によって表され、拡大図に示すようなマッシュルーム・セル型とすることができるＰＣＭセルを含む。ＰＣＭセル２は、入力回路３に接続される。入力回路３は、動作時にニューロン入力信号を受信するためのニューロン入力４を有する。ニューロン入力信号は、ニューロン１が接続されているニューロモーフィック・システムにおける１つまたは複数の他の回路によって発生させることができる。例えばシナプス回路を介して、例えば他のニューロンからの出力信号をニューロン１に入力信号として供給することができる。例えば感覚受容体を模倣する回路からの外部ニューロン刺激を表す信号も、ニューロン入力信号として供給することができる。
【００１８】
入力回路３は、動作時にＰＣＭセル２に読み取り定電流ＩＲＥＡＤを供給するための電流源５を含む。入力回路３は、交互の読み取り動作フェーズと書き込み（プログラミング）動作フェーズとを規定する一組の制御信号に応答して選択的に構成可能である。これらの制御信号は、ニューロン１の外部に設けることが可能でニューロモーフィック・システム内の複数のニューロンに制御信号を供給することができる、６で示す制御信号発生器によって生成される。一般に、この一組の制御信号は、１つまたは複数の制御信号を含むことができ、入力回路３はこれらの信号のうちの１つまたは複数の信号に応答して選択的に構成可能とすることができる。この実施形態では、制御信号は、図２に概略的に示すような周期的な矩形パルスの列を含む読み取り信号（ＲＥＡＤ）を含む。ニューロン動作の読み取りフェーズは、読み取り信号がハイの期間に生じる。ニューロン動作の書き込みフェーズは、読み取り信号がローの期間に生じる。特に、１つまたは複数の実施形態における制御信号は、周期的な矩形パルス列を含む書き込み信号（ＷＲＩＴＥ）を含み、書き込みフェーズはこの書き込み信号がハイである期間に対応する。これは、ＲＥＡＤがローである期間に生じ、これによりＲＥＡＤ信号とＷＲＩＴＥ信号とは、交互の動作時の読み取りフェーズと書き込みフェーズとを規定する。この実施形態の制御信号の組は、読み取り信号ＲＥＡＤの反転である信号
【数１】
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（以降ＲＥＡＤバーと記載する）も含む。
【００１９】
入力回路３は、動作時にＰＣＭセル２に電流を流すようにするための一組のアクセス・デバイスをさらに含む。１つまたは複数の実施形態は、セル２の第１（ここでは下部の）端子と、ここでは信号アース（すなわち接地）である回路の基準端子との間に接続された、ここではＦＥＴ（電界効果トランジスタ）７、８および９によって実装された３個のアクセス・デバイスを使用する。第１のＦＥＴ７のゲートは、読み取り信号ＲＥＡＤを受信し、読み取りフェーズに応答してセル２に電流を流すようにする。第２のＦＥＴ８のゲートは、ニューロン入力４に接続され、ニューロン入力信号に応答してセル２に電流を流すようにする。第３のＦＥＴ９のゲートは、以下で説明するようにニューロン１の出力で生じたニューロン出力信号または「スパイク」を受信し、この信号に応答してセル２に電流を流すようにする。電流源５は、セル２の第２（ここでは上部の）端子と第１の電圧供給線ＶＤＤとの間に接続される。入力回路は、上部セル端子と第２の電圧供給線ＶＤＤＡとの間に接続されたスイッチ１０も含む。スイッチ１０は、アクセス・デバイス８または９が有効にされている場合に書き込み動作フェーズ時に制御信号ＲＥＡＤバーに応答してセルにプログラミング電流を印加するように動作可能である。特に、スイッチ１０は、制御信号ＲＥＡＤバーがハイのときに閉じて、この期間中、したがってＷＲＩＴＥがハイである書き込みフェーズ時に、セル２を供給線ＶＤＤＡに接続する。セル２をプログラムするのに十分な高さである高プログラミング電流を供給するために、電圧ＶＤＤＡは典型的には電圧ＶＤＤより高くする。
【００２０】
ニューロン１は、１２で示す出力回路をさらに含む。出力回路１２は、ニューロン出力１３とデジタル・ラッチ１４とを含む。ラッチ１４は、動作時にセル抵抗に依存する測定信号を受信するために、この実施形態ではインバータ１５を介して入力回路３に接続される。特に、測定信号は、ラッチのデータ入力Ｄに供給される。読み取り制御信号ＲＥＡＤはラッチのイネーブル入力ＬＥに供給される。ラッチは、そのイネーブル入力ＬＥがハイになると、すなわちＲＥＡＤ＝ハイによって規定される読み取り動作フェーズに応答して、測定信号に依存するデジタル値をラッチするように動作する。その結果としてラッチされた値は、ラッチ出力Ｑに供給される。ラッチ・イネーブル入力ＬＥがローになると、すなわちＲＥＡＤ＝ローであると、ラッチ出力ＱはＬＥが最後にハイであったときと同じ状態を維持する。
【００２１】
この実施形態の出力回路１２は、ラッチ１４とニューロン出力１３との間に接続された、ここではＡＮＤゲート１６である論理ゲートも含む。ＡＮＤゲート１６の一方の入力はラッチ出力Ｑに接続され、他方の入力は書き込み制御信号ＷＲＩＴＥを受信する。したがって、ＡＮＤゲート１６はラッチ出力Ｑもハイである場合、書き込みフェーズ（ＷＲＩＴＥ＝ハイ）時に出力１３においてニューロン出力信号（スパイク）を供給する。したがって、ニューロン・スパイクは書き込みフェーズに好都合に同期させる。ネットワーク構成内の他の同様のニューロンからのスパイクの結果としてニューロン入力信号が発生した場合、それらの入力信号はこのようにして書き込みフェーズと好都合に同期させることができる。
【００２２】
ニューロン１の様々な回路構成要素は、一般に知られた方式で実装可能であり、ニューロン装置は、周知の材料加工技術を使用して集積ナノエレクトロニクス回路として作製可能である。例えば、電流源５はトランジスタによって実装することができ、スイッチ１０はトランジスタまたはダイオードによって実現可能であり、構成要素１４ないし１６は標準トランジスタ・ロジックを使用して実装することができる。制御信号の周期性は、セルの特性と所望の動作速度とに基づいて任意に設定することができる。例えば、上記の回路の典型的な信号周期は２００ないし５００ｎｓであり得る。
【００２３】
動作時、ＲＥＡＤ＝ハイのときの読み取りフェーズでは、ＦＥＴ７がオンになり、スイッチ１０が開く。この構成では、電流源５からの読み取り電流ＩＲＥＡＤがＰＣＭセル２に印加される。前述のように、この読み取り電流はきわめて小さいため、ＰＣＭセルの状態を変化させない。上部セル端子に結果として生じる電圧は図２ではＶＰＣＣで示されており、ＰＣＭセルの抵抗に依存する。ＷＲＩＴＥ＝ハイのときの書き込みフェーズでは、ＲＥＡＤバーもハイであるため、スイッチ１０は閉じる。このフェーズ中に入力４でニューロン入力信号が受信された場合、ＦＥＴ８がオンになり、セル抵抗をプログラムするためのプログラミング電流がＰＣＭセル２に印加される。（セルのプログラミングのための十分に大きな電流は、当業者には明らかなように、ここでは、供給電圧ＶＤＤＡ、アクセス・デバイス８の特性、およびニューロン入力信号の特性（の１つまたは組み合わせ）の適切な選択によって得られる）このようにして、図１を参照しながら説明したように、ニューロンの動作の書き込みフェーズ時に受信した連続ニューロン入力信号に応答してセル抵抗を第１の（ここでは高抵抗）状態から第２の（ここでは低抵抗）状態に漸進的に変化させることができる。測定信号を供給する読み取りフェーズ時の上部セル端子における電圧ＶＰＣＣは、セル抵抗が変化するにつれて高い値から低い値に変化する。この信号は、インバータ１５によって反転させ、したがってその出力はローからハイに変化する。特に、セル抵抗が低抵抗状態に切り替わると、電圧ＶＰＣＣは所定の閾値ＶＴＨを超え、インバータ出力における反転測定信号がローからハイに切り替わる。この時点の前（すなわちセル抵抗が第２の低抵抗状態に達していないとき）、読み取りフェーズでＶＰＣＣ＞ＶＴＨであり、ラッチ１４のＤ入力はローであり、読み取りフェーズ中（ラッチ入力ＬＥでＲＥＡＤ＝ハイ）に、ここでは論理０である第１の値がラッチ１４によってラッチされる。したがって、ラッチ出力Ｑは論理０のままである。その後、第１の読み取りフェーズでセル抵抗が第２の低抵抗状態ＶＰＣＣ＜ＶＴＨに達すると、ラッチ１４のＤ入力がハイになり、その読み取りフェーズ中にここでは論理１である第２の値がラッチ１４によってラッチされる。したがって、ラッチ出力Ｑは論理１に切り替わる。ラッチ出力Ｑは、ＷＲＩＴＥがハイになると次の書き込みフェーズの間、ハイのままである。次に、この書き込みフェーズ中にＡＮＤゲート１６がニューロン出力１３でスパイクを発生させる。
【００２４】
上記から、ニューロン出力回路１２は、論理１がラッチ１４によってラッチされた場合、すなわち、セル抵抗が、直前の読み取りフェーズで測定信号によって示される低抵抗状態に達した場合に、書き込みフェーズ中に出力１３でスパイクを発生させることがわかるであろう。この実施形態では、入力回路３は、セル抵抗を高抵抗状態にリセットするために、このスパイクに応答してＰＣＭセル２にリセット電流を印加するように構成可能である。特に、書き込みフェーズ中にニューロン出力１３で生じたスパイクがＦＥＴ９のゲートに印加され、この書き込みフェーズ中にＰＣＭセル２にリセット電流を流すことができるようになる。ここでは、当業者に明らかなように、アクセス・デバイス９の特性と、供給電圧ＶＤＤＡと、ニューロン出力信号の特性（例えば振幅または存続期間あるいはその両方）とのうちの１つまたは組み合わせの適切な選択によって、十分に大きなリセット電流を得ることができる。したがって、ＰＣＭセル２は、ニューロン１が発火する書き込みフェーズ中に初期状態である事前蓄積状態にリセットされる。
【００２５】
前述のように、ニューロン１の発火時に発生するスパイクは、ネットワーク構成内の１つまたは複数の他のニューロンに中継することができ、それによってこれらのニューロンに入力信号を供給する。スパイクは、シナプス荷重に応じてスパイクの特性（例えば振幅または存続期間あるいはその両方）を変更し得るシナプス回路を介して中継することができる。シナプス回路は様々な方法で実装可能であり、シナプスの実装は本明細書に記載のニューロンの動作とは統計的に独立している。ニューロン入力信号の形状が変化し得ることと、ニューロン入力信号がセル抵抗のプログラミングに与える作用がそれに応じて変化し得ることを理解するには、これで十分である。
【００２６】
上記のニューロン動作は、図３の信号タイミング図に便宜的に示されている。この図の上の（ａ）部は、例示のＷＲＩＴＥ信号を１００ｎｓの書き込みフェーズを規定する周期２００ｎｓのパルス列として示している。（ｂ）部は、例示のＲＥＡＤ信号を示す。（ｃ）部は、この図では最初と３番目の書き込みフェーズ中に入力４に印加されるニューロン入力信号を示す。（ｄ）部は、発火閾値に近づき、超えるフェーズの電圧ＶＰＣＣを示す。最初の書き込みフェーズ（ＷＲＩＴＥ＝ハイ）では、ニューロン入力信号が受信され、セル抵抗がプログラミング動作によって下げられる。次の読み取りフェーズ（ＲＥＡＤ＝ハイ）では、セル抵抗は依然として発火閾値より大きい（ＶＰＣＣ＞ＶＴＨ）。２番目の書き込みフェーズでは入力信号は受信されず、セル抵抗は変化しないままである。３番目の書き込みフェーズでは、別の入力信号が受信され、セル抵抗がさらに下げられる。次の読み取りフェーズでは、図中の円で強調されているように、測定セル抵抗が発火閾値を超えている（ＶＰＣＣ＜ＶＴＨ）。次に、（ｅ）部に示すように、４番目の書き込みフェーズ中にニューロン出力１３でスパイクを発生させる。このスパイクは、上述のようにセルのリセットを生じさせ、次の読み取りフェーズで測定セル抵抗を初期の高抵抗状態に復帰させる。
【００２７】
上記の実施形態は、ニューラル・ネットワーク構成における接続性と動作とのための効率的な完全に機能するニューロン実装形態を提供することがわかるであろう。この装置は、アナログ構成要素（ＰＣＭセル、アクセス・デバイス、電流源およびスイッチ）とデジタル構成要素（ラッチ、インバータ、ＡＮＤ論理ゲート）とのハイブリッドを使用し、これらの要素はすべて、典型的には微小サイズである。したがって、この回路はきわめてコンパクトなニューロンの実装を実現し、例えば高密度シナプス配列によるマルチニューロン・ネットワークにおけるシームレスな高密度集積を可能にする。回路構成を制御するための制御信号は、単純な周期信号である。これらの信号は、ニューロン動作の同期のためにマルチニューロン・システムにおいて大域的に印加することができるとともに、システム・クロックから容易に生成することができる。
【００２８】
本発明を具現化する第２のニューロン装置について、図４および図５を参照しながら説明する。ニューロン構造は図４に示す通りであり、図２の構造に概ね対応する。同様の要素は同様の参照番号で示し、以下では重要な相違点のみ説明する。この実施形態のニューロン２０は、ゲートがバイアス電圧ＶＢＩＡＳに保持されるＰＭＯＳ（Ｐ型金属酸化膜半導体）トランジスタ２２によって読み取り電流源が実装された入力回路２１を有する。ＰＣＭセル２と供給電圧ＶＤＤＡとの間のスイッチもＰＭＯＳトランジスタ２３によって実装される。このトランジスタ２３は、そのゲートで読み取り制御信号ＲＥＡＤを受信する。ＰＭＯＳ動作のため、トランジスタ２３はＲＥＡＤがローのときにオンになる。したがってスイッチ２３の動作は、図２のスイッチ１０の動作と同等であるが、反転制御信号ＲＥＡＤバーは必要としない。この実施形態では、制御信号発生器２４が２つの制御信号ＲＥＡＤおよび
【数２】
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（以降ＷＲＩＴＥバーと記載する）を発生させる。ここで、ＷＲＩＴＥバーは図２のＷＲＩＴＥ信号の反転である。読み取りフェーズは、この場合もＲＥＡＤ＝ハイによって規定され、書き込みフェーズはＷＲＩＴＥバー＝ローによって規定される。
【００２９】
ニューロン２０の出力回路２５は、前記と同様にラッチ１４を含むが、インバータは必要としない。したがって、ラッチ１４のＤ入力はＰＣＭセル２の上部端子に直接接続され、ラッチ出力Ｑは図２の動作と比較すると反転している。図２のＡＮＤゲートは、出力回路２５ではＮＯＲゲート２６に置き換えられている。ＮＯＲゲート２６の第２の入力は、制御信号ＷＲＩＴＥバーを受信し、それによってゲート２６は、ラッチ１４によって論理０がラッチされると書き込みフェーズ（ＷＲＩＴＥバー＝ロー）に応答してニューロン出力１３でスパイクを発生させる。これは、前の読み取りフェーズにおいてセル抵抗が低抵抗状態（ＶＰＣＣ＜ＶＴＨ）まで低下したときに起こる。
【００３０】
ニューロン２０の動作を、存続期間が変動する一連のニューロン入力信号について図５のタイミング図に示す。４番目の書き込みフェーズで受信した入力信号の結果、ここでは、セルが低抵抗状態に切り替わる。それに続く読み取りフェーズで、測定セル抵抗が発火閾値を超えている（ＶＰＣＣ＜ＶＴＨ）。次に、次の書き込みフェーズ時にニューロン出力１３においてスパイクを発生させる。このスパイクは、上述のようにセルのリセットを生じさせ、それによって測定セル抵抗が次の読み取りフェーズで初期の高抵抗状態に復帰する。
【００３１】
したがって、ニューロン２０は概ねニューロン１のように動作するが、ＲＥＡＤバー信号を省いたために制御信号の数が減らされており、回路設計がさらにコンパクトになっている。例えば、図６に示す最小限のラッチ設計と図７に示すＮＯＲゲート構造とを使用して、トランジスタを１５個しか備えないニューロン２０の一実装形態を実現することができる。１４ｎｍ技術ノードにおけるニューロン２０の一実装形態が占める面積は１μｍ２未満であり、ロジックの電力消費はＰＣＭセル２の１０％未満である。
【００３２】
図８は、本発明を具現化するニューロモーフィック・システムにおいて、ニューロン１、２０をどのように接続可能にするかを示す簡略図である。システム３０は、複数の相互接続されたニューロンを含み、そのうちの３個のニューロンがＮ１、Ｎ２およびＮ３として示されている。制御信号発生器３１が、ニューロン回路の構成を制御するための一組の大域制御信号ＣＳを発生させる。この制御信号の組は、システム３０内の少なくとも複数のニューロンＮ１、Ｎ２、Ｎ３などに供給されるが、システム内のすべてのニューロンに供給されてもよい。ニューロンは、図中で行と列とに配置されたシナプスＳの配列を介して相互接続されている。各ニューロンの出力１３は、配列のそれぞれの列のすべてのシナプスＳに入力を供給する。各ニューロンの入力４は、配列のそれぞれの行のすべてのシナプスから出力を受信する。このようにして、１つのニューロン（「前ニューロン」）から他のニューロン（「後ニューロン」）の入力に出力信号を中継するために、各シナプスＳがそれぞれ一対のニューロンの間に接続される。前述のように、シナプスはこれらの信号をシナプス荷重に従って変更することができ、システム３０は、例えば前ニューロンと後ニューロンのスパイクの相対的タイミングに基づいてシナプス荷重の調整を可能にするように、追加のニューロン／シナプス接続（図示せず）を含んでもよい。ただし、シナプス動作の詳細は本明細書に記載のニューロン機能とは統計的に独立している。
【００３３】
当然ながら、上記の例示の実施形態には多くの変形および変更を加えることができる。例えば、制御信号は矩形パルス列である必要はない。制御パルスは、例えば、セル動作のために望ましい場合には整形された前縁または後縁あるいはその両方を有してもよい。また、上記の実施形態では読み取りフェーズと書き込みフェーズとを規定するために別々の読み取り制御信号と書き込み制御信号とが使用される。これによって、時間間隔を間に挟んで読み取りフェーズと書き込みフェーズとを時間的に分離することができる。このようにフェーズを分離することは、セル動作特性によっては、特に高速動作にとって有利な場合がある。しかし、他の実施形態では、交互の読み取りフェーズと書き込みフェーズとを、単一の制御信号の異なるレベルによって規定することも可能である。さらに他の例として、上記の実施形態は、効率的なセル・リセット機構を設けるためにアクセス・デバイス９を使用するが、例えば、スパイク・イベントに応答してセルに選択的に印加される大域リセット信号による他のリセット機構も考えられる。回路構成は、異なる制御信号による他の様々な方法で制御してもよく、例えば、異なる論理ゲートまたはラッチ入出力構成あるいはその両方を使用したその他の論理構成も可能である。ラッチがニューロン出力に直接接続された出力回路も考えられる。実施形態によっては入力回路は、電流を流すようにするために複数の信号に応答する単一のアクセス・デバイス、例えば上記のＦＥＴ７ないし９のうちの複数のＦＥＴとして機能する１つのＦＥＴを使用してもよい。入力回路は、必要であれば単一の電圧印加線によって動作するように設計することもできる。
【００３４】
本発明を具現化するニューロンは、当然ながら、マッシュルーム・セル型以外のＰＣＭセルおよび他の抵抗変化型メモリ・セルを使用してもよい。いくつかの例としては、導電性ブリッジ型ＲＲＡＭセル、酸化膜または金属酸化膜ＲＲＡＭセル、炭素ＲＲＡＭセルなどの、抵抗変化型ＲＡＭ（ＲＲＡＭ）セルがある。さらに、上記の回路例について、ニューロンが発火してメモリ・セルの低抵抗状態において出力信号を発生させ、次にセルが高抵抗状態にリセットされる動作に関して説明した。したがって、蓄積フェーズで、連続したニューロン入力信号によってセル抵抗が漸進的に低下する。他の実施形態は、セルが高抵抗状態のときにニューロンが発火し、セルが低抵抗状態にリセットされ、蓄積フェーズで連続ニューロン入力信号によってセル抵抗が漸進的に上昇する動作に基づいてもよい。そのような実施形態では、抵抗を漸進的に上昇させることができるバイポーラ・デバイスを含み得る任意の抵抗変化型メモリ・セルを使用してもよく、一例はＣＢＲＡＭ（導電性ブリッジＲＡＭ）セルである。そのようなセル動作に対応するための適切な回路変更は、当業者には容易にわかるであろう。
【００３５】
一般に、本明細書で構成要素が別の構成要素に接続されていると記載されている場合、そのような構成要素は、特に明記されていない限り、直接接続されてもよく、または例えば介在構成要素を介して間接的に接続されてもよい。
【００３６】
例示を目的として本発明の様々な実施形態の説明を示したが、これらの説明は網羅的であること、または開示されている実施形態に限定されることを意図したものではない。記載されている実施形態の範囲および思想から逸脱することなく多くの変更および改変が当業者には明らかであろう。本明細書で使用されている用語は、実施形態の原理、実用化または市場に見られる技術の技術的改良を最もよく説明するため、または本明細書で開示されている実施形態を他の当業者が理解することができるようにするために選択された。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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