(57)【要約】  メモリアレイは、メモリセルの第１のサブアレイとメモリセルの第２のセットとを含む。メモリセルの第１および第２のサブアレイは、グローバルワード線のセットを共有する。メモリセルの第１および第２のサブアレイは、それぞれ、ビット線の第１および第２のセットに結合される。第１のサブアレイは、それぞれ、ローカルワード線の第１のセットを介して、ローカルワード線ドライバの第１のセットに結合されたメモリセルの行を含む。第２のサブアレイは、それぞれ、ローカルワード線の第２のセットを介してローカルワード線ドライバの第２のセットに結合されたメモリセルの行を含む。選択されたローカルワード線ドライバは、第３のアサートされた信号と、グローバルワード線を介する第２のアサートされた信号とを受け取ることに応答して、読み出しまたはプログラミングの目的で少なくとも１つのメモリセルにアクセスするために、第１のアサートされたローカルワード線信号を生成する。
2019510331.tif 000002
【特許請求の範囲】
【請求項１】
メモリであって、
第１のグローバルワード線と、
ビット線の第１のセットと、
第１のローカルワード線と、
それぞれ、前記第１のローカルワード線に結合され、ビット線の前記第１のセットに結合された、メモリセルの第１のセットと、
第３のアサートされた信号と、前記グローバルワード線からの第２のアサートされた信号とを受け取ることに応答して、前記ローカルワード線上で第１のアサートされた信号を生成するように構成された第１のローカルワード線ドライバと
を備える、メモリ。
【請求項２】
前記第３のアサートされた信号は、それぞれ、メモリセルの前記第１のセットのうちの少なくとも１つをプログラミングするためにビット線の前記第１のセットのうちの少なくとも１つにプログラミング電圧が印加されることを示す、請求項１に記載のメモリ。
【請求項３】
前記第１のアサートされた信号は、メモリセルの前記第１のセットのうちの前記少なくとも１つの前記プログラミングを達成するように構成される、請求項１に記載のメモリ。
【請求項４】
それぞれ、ビット線プログラミング信号の第１のセットに基づいてビット線の前記第１のセット上でプログラミング電圧を印加するように構成されるビット線ドライバの第１のセットをさらに備える、請求項１に記載のメモリ。
【請求項５】
ビット線プログラミング信号の前記第１のセットのうちの少なくとも１つがアサートされることに応答して、前記第３のアサートされた信号を生成するように構成された多入力ＯＲゲートをさらに備える、請求項４に記載のメモリ。
【請求項６】
ビット線の前記第１のセットに結合されたセンス増幅器をさらに備え、前記第１のアサートされた信号は、前記センス増幅器によってメモリセルの前記第１のセットからのデータの読み出しを達成するように構成される、請求項１に記載のメモリ。
【請求項７】
それぞれ、ビット線の前記第１のセットに結合されたビット線ドライバの第１のセットをさらに備え、ビット線ドライバの前記第１のセットは、前記センス増幅器によってメモリセルの前記第１のセットからの前記データの前記読み出し中にトライステートされるように構成される、請求項６に記載のメモリ。
【請求項８】
メモリセルの前記第１のセットのうちの少なくとも１つは、ＥＦＵＳＥメモリセルとして構成される、請求項１に記載のメモリ。
【請求項９】
メモリセルの前記第１のセットのうちの少なくとも１つは、ビット線の前記第１のセットのうちの対応する１つと電圧レールとの間のトランジスタに直列に結合されるヒューズ素子を備える、請求項１に記載のメモリ。
【請求項１０】
メモリセルの前記第１のセットのうちの少なくとも１つは、アンチヒューズメモリセルとして構成される、請求項１に記載のメモリ。
【請求項１１】
メモリセルの前記第１のセットのうちの少なくとも１つは、少なくとも１つのコアデバイスを各々含む、請求項１に記載のメモリ。
【請求項１２】
第２のローカルワード線と、
ビット線の第２のセットと、
それぞれ、前記第２のローカルワード線に結合され、ビット線の前記第２のセットに結合された、メモリセルの第２のセットと、
前記第１のグローバルワード線からの前記第２のアサートされた信号と、第５のアサートされた信号とを受け取ることに応答して、前記第２のローカルワード線上で第４のアサートされた信号を生成するように構成された第２のローカルワード線ドライバと
をさらに備える、請求項１に記載のメモリ。
【請求項１３】
第２のグローバルワード線と、
第２のローカルワード線と、
それぞれ、前記第２のローカルワード線に結合され、ビット線の前記第１のセットに結合された、メモリセルの第２のセットと、
前記第３のアサートされた信号と、前記第２のグローバルワード線からの第５のアサートされた信号とを受け取ることに応答して、前記第２のローカルワード線上で第４のアサートされた信号を生成するように構成された第２のローカルワード線ドライバと
をさらに備える、請求項１に記載のメモリ。
【請求項１４】
前記第２のアサートされた信号を生成するように構成されたグローバルワード線ドライバを含むワード線デコーダをさらに備える、請求項１に記載のメモリ。
【請求項１５】
前記グローバルワード線ドライバは、
メモリセルの前記第１のセットのうちの少なくとも１つのプログラミングを達成するために第１の電圧で前記第２のアサートされた信号を生成することと、
メモリセルの前記第１のセットのうちの少なくとも１つからのデータの読み出しを達成するために第２の電圧で前記第２のアサートされた信号を生成することと、
を行うように構成される、請求項１４に記載のメモリ。
【請求項１６】
方法であって、
グローバルワード線上で第１のアサートされた信号を生成することと、
第２のアサートされた信号を生成することと、
第３のアサートされた信号と、前記グローバルワード線からの前記第２のアサートされた信号とを受け取ることに応答して、メモリセルのセットのうちの少なくとも１つにアクセスするために、ローカルワード線上で前記第３のアサートされた信号を生成することと
を備える、方法。
【請求項１７】
前記第３のアサートされた信号は、それぞれ、メモリセルの前記セットに結合されたビット線のセットのうちの少なくとも１つにプログラミング電圧が印加されることを示す、請求項１６に記載の方法。
【請求項１８】
前記第３のアサートされた信号は、メモリセルの前記セットのうちの前記少なくとも１つの前記プログラミングを達成するように構成される、請求項１６に記載の方法。
【請求項１９】
前記第３のアサートされた信号は、メモリセルの前記セットのうちの前記少なくとも１つからのデータの読み出しを達成するように構成される、請求項１６に記載の方法。
【請求項２０】
メモリセルの前記セットのうちの少なくとも１つは、ＥＦＵＳＥメモリセルとして構成される、請求項１６に記載の方法。
【請求項２１】
メモリセルの前記セットのうちの少なくとも１つは、アンチヒューズメモリセルとして構成される、請求項１６に記載の方法。
【請求項２２】
メモリセルの前記セットのうちの少なくとも１つは、少なくとも１つのコアデバイスを各々含む、請求項１６に記載の方法。
【請求項２３】
装置であって、
グローバルワード線上で第１のアサートされた信号を生成するための手段と、
第２のアサートされた信号を生成するための手段と、
第３のアサートされた信号と、前記グローバルワード線からの前記第２のアサートされた信号とを受け取ることに応答して、メモリセルのセットのうちの少なくとも１つにアクセスするために、ローカルワード線上で前記第３のアサートされた信号を生成するための手段と
を備える、装置。
【請求項２４】
前記第３のアサートされた信号は、メモリセルの前記セットのうちの前記少なくとも１つをプログラミングするためにビット線のセットのうちの少なくとも１つにプログラミング電圧が印加されることを示す、請求項２３に記載の装置。
【請求項２５】
前記第３のアサートされた信号は、メモリセルの前記セットのうちの少なくとも１つの前記プログラミングを達成するように構成される、請求項２３に記載の装置。
【請求項２６】
前記第３のアサートされた信号は、メモリセルの前記セットのうちの前記少なくとも１つからのデータの読み出しを達成するように構成される、請求項２３に記載の装置。
【請求項２７】
メモリセルの前記セットのうちの少なくとも１つは、ＥＦＵＳＥメモリセルとして構成される、請求項２３に記載の装置。
【請求項２８】
メモリセルの前記セットのうちの少なくとも１つは、アンチヒューズメモリセルとして構成される、請求項２３に記載の装置。
【請求項２９】
メモリセルの前記セットのうちの少なくとも１つは、少なくとも１つのコアデバイスを含む、請求項２３に記載の装置。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[0001]  本出願は、２０１６年３月４日に米国特許商標庁に出願された非仮出願第１５／０６１，８８２号の利益および優先権を主張し、その内容全体が、参照により本明細書に組み込まれている。
【技術分野】
【０００２】
[0002]  本開示の態様は、概して、メモリに関し、より具体的には、メモリセルドライバのプログラミング中のゲート酸化膜電圧ストレスを低減するためのシステムおよび方法に関する。
【背景技術】
【０００３】
[0003]  しばしば、システムオンチップ（ＳＯＣ：System on Chip）のような集積回路（ＩＣ）は、ＩＣの１つまたは複数のコアがメモリにデータを永続的に書き込むことを可能にするワンタイムプログラマブル（ＯＴＰ：one-time-programmable）メモリを含む。ＯＴＰメモリは通常、ＩＣが製造されたときにはデータを含んでいない。初期化または後続のＩＣの動作全体を通した経過中、１つまたは複数のコアは、例えば、較正データ、初期化データ、識別データ、または必要とされる他のデータのようなデータをＯＴＰに永続的に書き込み得る。
【０００４】
[0004]  ＯＴＰメモリは通常、メモリセルの二次元アレイを含む。行に共通のメモリセルは、メモリの対応するワード線（ＷＬ：word lines）に結合される。列に共通のメモリセルは、メモリの対応するビット線（ＢＬ：bit lines）に結合される。ＯＴＰメモリの各メモリは、電子ヒューズ（ＥＦＵＳＥ）タイプセルとして構成され得、ここで、セルは、対応するビット線（ＢＬ：bit line）とパワーレールＶＳＳ（例えば、接地）との間のトランジスタに直列に（例えば、電界効果トランジスタ（ＦＥＴ：field effect transistor）のソースおよびドレインに直列に）結合されたヒューズ素子を含む。各メモリセルの各トランジスタは、対応するワード線（ＷＬ：word line）に結合された制御端子（例えば、ゲート）を含む。
[0005]  概して、ＯＴＰメモリのプログラミング（ＯＴＰメモリにデータを書き込むこと）は、一度に（at a time）単一ビットだけ実行され得る。これに関して、（プログラムされるべき）メモリセルに対応するワード線（ＷＬ）およびビット線（ＢＬ）上の電圧は、両方ともプログラミング電圧（例えば、１．８Ｖ）まで上昇する。これは、ＦＥＴおよび対応するヒューズ素子を通してヒューズ素子を溶断（blow）するのに十分な電流を生成する（例えば、エレクトロマイグレーション（electromigration）に起因して、ヒューズメタライゼーション（fuse metallization）におけるオープン（open）を生成する）。ヒューズ溶断されたメモリセルは、ビット値（例えば、論理１（１））を割り当てられ、ヒューズ溶断されなかったメモリセルは、別のビット値（例えば、論理０（０））を割り当てられ得る。
【０００５】
[0006]  概して、ＯＴＰメモリセルのプログラミング電圧は、コアデバイス（例えば、ＦＥＴ）についての定格（rating）よりも高い。例えば、コアＦＥＴは、１．０Ｖ未満の電圧定格を有し得るが、一方１．８Ｖのプログラミング電圧は、このようなコアデバイスの定格を超え得る。結果として、ＯＴＰメモリセルは従来、このようなデバイスのゲート酸化物がプログラミング電圧に耐えることができるように厚く作られた、入力／出力（Ｉ／Ｏ）動作のために使用されるもののような、より高い定格のデバイス（higher rated device）で構成されている。しかしながら、より高い定格のデバイスを使用することは、ＯＴＰメモリがＩＣのエリアのかなりの量を占有する必要があるという難点を有する。
【０００６】
[0007]  メモリを実装するのに必要なＩＣエリアを低減し、同時にプログラミング電圧に関連付けられたコアデバイスへのストレスを低減するために、コアデバイスのようなより低い定格のデバイス（lower rated devices）を使用するＯＴＰメモリを実装することが望ましいだろう。
【発明の概要】
【０００７】
[0008]  下記は、そのような実施形態の基本的な理解を提供するために、１つまたは複数の実施形態の簡略化された概要を表す。この概要は全ての予期される態様の広範囲におよぶ概観ではなく、全ての実施形態のキーとなるまたは不可欠な要素を識別することも、あるいは、任意または全ての実施形態の範囲を描写することも意図しない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、１つまたは複数の実施形態のうちのいくつかの概念を平易な形式で提示することである。
【０００８】
[0009]  本開示の態様は、メモリに関する。メモリは、第１のグローバルワード線と、ビット線の第１のセットと、第１のローカルワード線と、それぞれ、第１のローカルワード線に結合され、ビット線の第１のセットに結合された、メモリセルの第１のセットと、第３のアサートされた信号と、グローバルワード線からの第２のアサートされた信号とを受け取ることに応答して、ローカルワード線上で第１のアサートされた信号を生成するように構成された第１のローカルワード線ドライバとを含む。
【０００９】
[0010]  本開示の別の態様は、少なくとも１つのメモリセルにアクセスする方法に関する。方法は、グローバルワード線上で第１のアサートされた信号を生成することと、第２のアサートされた信号を生成することと、第３のアサートされた信号と、グローバルワード線からの第２のアサートされた信号とを受け取ることに応答して、メモリセルのセットのうちの少なくとも１つにアクセスするために、ローカルワード線上で第３のアサートされた信号を生成することとを含む。
【００１０】
[0011]  本開示の別の態様は、グローバルワード線上で第１のアサートされた信号を生成するための手段と、第２のアサートされた信号を生成するための手段と、第３のアサートされた信号と、グローバルワード線からの第２のアサートされた信号とを受け取ることに応答して、メモリセルのセットのうちの少なくとも１つにアクセスするために、ローカルワード線上で第３のアサートされた信号を生成するための手段とを含む装置に関する。
【００１１】
[0012]  前述の目的および関連する目的を達成するために、１つまたは複数の実施形態は、下記に十分に説明され特許請求の範囲において具体的に示される特徴を含む。下記の記述および添付の図面は、１つまたは複数の実施形態の実例となるある特定の態様を詳細に示す。しかしながら、これらの態様は、様々な実施形態の原理が用いられ得る様々な方法のうちのごく一部を示すものであり、本開示の実施形態は、全てのこのような態様およびこれらの均等物を含むことを意図している。
【図面の簡単な説明】
【００１２】
【図１】[0013]  図１は、本開示のある態様に従った、例示的な集積回路（ＩＣ）のブロック図を図示する。
【図２】[0014]  図２は、本開示の別の態様に従った、例示的なＥＦＵＳＥ ＯＴＰメモリの概略図を図示する。
【図３】[0015]  図３は、本開示の別の態様に従った、例示的なＯＴＰメモリの概略図を図示する。
【図４】[0016]  図４は、本開示の別の態様に従った、例示的なＥＦＵＳＥ ＯＴＰメモリの概略図を図示する。
【図５】[0017]  図５は、本開示の別の態様に従った、例示的なグローバルワード線（ＷＬ）ドライバの概略図を図示する。
【図６】[0018]  図６は、本開示の別の態様に従った、例示的な多入力ＯＲゲート回路の概略図を図示する。
【図７】[0019]  図７は、本開示の別の態様に従った、例示的なローカルワード線（ＬＷＬ）の概略図を図示する。
【図８】[0020]  図８は、本開示の別の態様に従った、メモリセルのセットのうちの少なくとも１つにアクセスする例示的な方法のフロー図を図示する。
【詳細な説明】
【００１３】
[0021]  添付の図面に関連して下記で説明される詳細な説明は、様々な構成の説明を意図するものであり、本明細書において説明される概念が実現され得る唯一の構成を表すことを意図するものではない。詳細な説明は、様々な概念の完全な理解を提供する目的で、具体的な詳細を含む。しかしながら、これらの概念はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであるだろう。いくつかの事例では、周知の構造およびコンポーネントが、そのような概念を曖昧にすることを避けるためにブロック図の形態で示されている。
【００１４】
[0022]  図１は、本開示のある態様に従った、例示的な集積回路（ＩＣ）１００のブロック図を図示する。例として、ＩＣ１００は、システムオンチップ（ＳＯＣ）として構成され得る。ＩＣ１００は、コア１１０、１２０、１３０、および１４０のような１つまたは複数のコアのセットを含む。各コアは、ある特定の機能を実行するように構成され得る。例えば、中央処理ユニット（ＣＰＵ）コア、グラフィックスコア、モデムコアなどが存在し得る。
【００１５】
[0023]  上述されるように、ＩＣ１００は、ワンタイムプログラマブル（ＯＴＰ）メモリ１６０と、関連するアービタまたはセキュアプロセッサ１５０とを含む。ＯＴＰメモリ１６０は、ＥＦＵＳＥタイプセルまたはアンチヒューズタイプセルに基づき得る。ＩＣ１００の製造が完了したとき、ＯＴＰメモリ１６０は、例えば、いずれのデータも含まない、ブランク状態（blank）であり得る。ＯＴＰメモリ１６０は、メモリにデータを永続的に書き込むために必要な１つまたは複数のコア１１０〜１４０によって使用され得る。上述されたように、しばしば、１つまたは複数のコア１１０〜１４０は、ＩＣ１００の初期化中にＯＴＰメモリ１６０にデータを書き込み得る。このようなデータは、較正データ、識別データ（コアのタイプまたはバージョン）、および他の初期化データを含み得る。加えて、必要な場合には、１つまたは複数のコア１１０〜１４０は、初期化を超えた動作中にＯＴＰメモリ１６０にデータを永続的に書き込み得る。プログラミングおよび読み出しの目的でＯＴＰメモリ１６０にアクセスするとき、１つまたは複数のコア１１０〜１４０はアービタ１５０にアクセス要求を送り、それはそのような要求を安全性の理由から許可または拒否する。
【００１６】
[0024]  図２は、本開示の別の態様に従った、例示的なＥＦＵＳＥ ＯＴＰメモリ２００の概略図を図示する。ＯＴＰメモリ２００は、ワード線（ＷＬ）デコーダ２１０、（単一ビットプログラミングのための）ＥＦＵＳＥブローコントローラ（EFUSE blow controller）２２０、およびメモリセルＣ１１〜ＣＭＮのＭ×Ｎ個の二次元アレイを含む。
【００１７】
[0025]  ＷＬデコーダ２１０は、それぞれ、ワード線ＷＬ１〜ＷＬＭに結合された出力を有する、Ｍ個のワード線ドライバＷＤ１〜ＷＤＭを含む。本明細書でさらに説明されるように、単一ビットメモリセルプログラミングのために、プログラムされるべき単一セルに結合されたワード線に対応するワード線ドライバＷＤ１〜ＷＤＮのうちの選択された１つは、対応するワード線上でプログラミング電圧ＶＤＤ＿ＰＸ（例えば、１．８Ｖ）を生成するように構成される。メモリセルの全体の行を読み出すために、読み出されるべきセルに結合されたワード線に対応するワード線ドライバＷＤ１〜ＷＤＮのうちの選択された１つは、より低い（コア）読み出し電圧ＶＤＤ＿ＭＸ（例えば、１．０Ｖ）を生成するように構成される。
【００１８】
[0026]  ＥＦＵＳＥブローコントローラ２２０は、それぞれ、ビット線ドライバのセットＢＤ１〜ＢＤＮへの入力としてビット線プログラミング信号ｂｌ１〜ｂｌｎを生成するように構成される。ビット線ドライバＢＤ１〜ＢＤＮは、単一ビットメモリセルプログラミングを行うのに十分なプログラミング電圧ＶＤＤ＿ＰＸ（例えば、１．８Ｖ）を生成するように構成される。ビット線ドライバＢＤ１〜ＢＤＮの出力は、それぞれ、ビット線ＢＬ１〜ＢＬＮに結合される。従って、単一ビットメモリセルプログラミングを達成するために、プログラムされるべき単一メモリセルに結合されたビット線に対応するビット線プログラミング信号ｂｌ１〜ｂｌｎのうちの選択された１つは、対応するビット線上でプログラミング電圧ＶＤＤ＿ＰＸ（例えば、１．８Ｖ）を生成することをビット線ドライバＢＤ１〜ＢＤＮのうちの対応する１つに行わせるようアサートされる。
【００１９】
[0027]  メモリセルＣ１１〜ＣＭＮは、それぞれ、電界効果トランジスタ（ＦＥＴ）Ｍ１１〜ＭＭＮと、ヒューズ素子Ｆ１１〜ＦＭＮとを備える。ＦＥＴ Ｍ１１〜ＭＭＮの各々は、ｎチャネル金属酸化膜半導体（ＮＭＯＳ：n-channel metal oxide semiconductor）ＦＥＴとして構成され得る。ヒューズ素子Ｆ１１〜ＦＭＮの各々は、エレクトロマイグレーションに起因して、十分な量の電流がメタライゼーションストリップを通り抜けるとき、オープンにされる（「溶断される」）ことが可能な薄いメタライゼーションストリップとして構成され得る。
【００２０】
[0028]  各セルでは、ヒューズ素子は、対応するビット線と電圧レールＶＳＳ（例えば、接地）との間のＦＥＴの、ドレインおよびソースに直列に結合される。対応するＦＥＴは、対応するワード線に結合されたゲートを含み得る。
【００２１】
[0029]  ＥＦＵＳＥ ＯＴＰメモリ２００の単一ビットプログラミング動作は、下記の通りであり得る。この例では、セルＣ１１のプログラミングが例示される。他のセルのプログラミングは、同様の方法で動作する。セルＣ１１のプログラミングが発生するとき、それは、セルＣ１１の対応するヒューズ素子Ｆ１１が溶断されることを意味し、ＷＬデコーダ２１０は、プログラミング電圧ＶＤＤ＿ＰＸ（例えば、１．８Ｖ）を生成するために、セルＣ１１のＦＥＴ Ｍ１１のゲートに結合されたワード線ドライバＷＤ１をアクティブ化する。ＷＬデコーダ２１０の他のワード線ドライバＷＤ２〜ＷＤＭは、セルＣ１１のプログラミング中にアクティブ化されない。
【００２２】
[0030]  加えて、ＥＦＵＳＥブローコントローラ２２０は、セルＣ１１に結合されたビット線ＢＬ１上でプログラミング電圧ＶＤＤ＿ＰＸ（例えば、１．８Ｖ）を生成することをビット線ドライバＢＤ１に行わせるために、ビット線プログラミング信号ｂｌ１をアサートする。これは単に、単一ビットプログラミングであるため、ＥＦＵＳＥブローコントローラ２２０は、それぞれ、他のビット線ＢＬ２〜ＢＬＮに対応する他のビット線プログラミング信号ｂｌ２〜ｂｌｎをアサートしない。それぞれのプログラミング電圧ＶＤＤ＿ＰＸ（例えば、１．８Ｖ）に駆動されているワード線ＷＬ１およびビット線ＢＬ１は、ヒューズ素子Ｆ１１とＦＥＴ Ｍ１１とを通じて十分な電流（例えば、１０〜１５ミリアンペア（ｍａ））を生成し、それは溶断することをヒューズ素子Ｆ１１に行わせる。
【００２３】
[0031]  溶断されたヒューズ素子を有するメモリセルは、論理１（１）のような特定の論理レベルを割り当てられるが、一方溶断されていないそのヒューズ素子を有するメモリセルは、論理０（０）のような逆の論理レベルに割り当てられ得る。セルＣ１１のプログラミングに続いて、次のセルＣ１２は、対応するビットが例えば論理１（１）である場合にプログラムされ得る。この例では、プログラムされ得る行ごとのセルの最大数はＮであり、それは、例えば６４であり得る。
【００２４】
[0032]  ＥＦＵＳＥ ＯＴＰメモリ２００で生じる問題は、プログラミング電圧ＶＤＤ＿ＰＸにさらされるＦＥＴ上で引き起こされるストレスである。例えば、セルＣ１１がプログラムされているとき、プログラミング電圧（例えば、１．８Ｖ）でアクティブ化されるワード線ＷＬ１は、対応するビット線ＢＬ２〜ＢＬＮが接地されたとしても、残りのセルＣ１２〜Ｃ１ＮのＦＥＴ Ｍ１２〜Ｍ１Ｎ上でのストレスを引き起こす。セルのＦＥＴがプログラミング電圧を処理するように設計されている場合、入力／出力（Ｉ／Ｏ）デバイス中のように厚酸化物（thicker oxide）を有するセルを構成することなどによって、これは問題ではなくなる。しかしながら、厚酸化物デバイスを有するＯＴＰメモリ２００を構成することは、そのＯＴＰメモリ２００を実装するための十分なＩＣエリアを必要とし得、それは概して望ましくない。
【００２５】
[0033]  代わりに、ＯＴＰメモリ２００を実装することを必要とするＩＣエリアを低減するために、セルのＦＥＴは、コアデバイスとして構成され得る。コアデバイスとして、ＦＥＴの各々は、例えば、２８ｎｍデバイスのための１．２Ｖ、または１０ｎｍデバイスのための０．８Ｖのような連続的な最大電圧を処理するためだけに定格され（rated）得る。従って、それらの定格電圧を上回るプログラミング電圧（例えば、１．８Ｖ）にそれらをさらすことによるＦＥＴ上のストレスを最小化することを試みるために、プログラミング時間は非常に短く（例えば、単にヒューズ素子を溶断するのに十分な長さである１０ミリ秒（μｓ）に）なる。
【００２６】
[0034]  いずれのＦＥＴの信頼性も、それに印加されるプログラミング電圧の機能であり、プログラミング電圧の適用（application）の持続時間である。プログラミング持続時間が１０μｓである例を取り上げると、各行におけるセルの数Ｎが６４である場合、任意の対応するＦＥＴがプログラミング電圧にさらされる最大持続時間は、６４０μｓである。これは、その行におけるセルの全てのヒューズ素子が溶断されるケースであり得る。プログラミング電圧に長くさらすことは、ゲート酸化物を通る電流トンネリング（current tunneling）に起因して、ＦＥＴ中で経時絶縁破壊（ＴＤＤＢ：time-dependent dielectric breakdown）を引き起こし得る。
【００２７】
[0035]  よって、メモリを実装することが必要なＩＣエリアの量を低減し、同時に、高いプログラミング電圧に起因したＦＥＴ上のストレスの量を低減するために、小さなコアデバイスを使用するＯＴＰメモリの必要性が存在する。
【００２８】
[0036]  図３は、本開示の別の態様に従った、例示的なＯＴＰメモリ３００の概略図を図示する。要約すると、ＯＴＰメモリ３００のメモリセルは、ワード線プログラミング電圧ＶＤＤ＿ＰＸにさらされる（subjected to）ＦＥＴの数を低減するために、ワード線寸法（word line dimension）に沿ってサブアレイに分割される。ＯＴＰメモリ３００のセルの各々は、ＥＦＵＳＥメモリセル、アンチヒューズメモリセル、または他のタイプのＯＴＰメモリセルとして構成され得る。
【００２９】
[0037]  具体的には、ＯＴＰメモリ３００は、ビット線ＢＬ１〜ＢＬＪと、ローカルワード線ＬＷＬ１１〜ＬＷＬＭ１とに結合された、ＯＴＰメモリセルＣ１１〜ＣＭＪのサブアレイを含む。具体的には、メモリセルＣ１１〜Ｃ１Ｊは、それぞれ、ローカルワード線ＬＷＬ１１と、ビット線ＢＬ１〜ＢＬＪとに結合される。同様に、メモリセルＣ２１〜Ｃ２Ｊは、それぞれ、ローカルワード線ＬＷＬ２１と、ビット線ＢＬ１〜ＢＬＪとに結合される。また、メモリセルＣＭ１〜ＣＭＪは、それぞれ、ローカルワード線ＬＷＬＭ１と、ビット線ＢＬ１〜ＢＬＪとに結合される。
【００３０】
[0038]  メモリセルＣ１１〜ＣＭＪのサブアレイは、それぞれ、ローカルワード線ＬＷＬ１１〜ＬＷＬＭ１に結合された出力を有する、ローカル（ワード線）ドライバＬＤ１１〜ＬＤＭ１を含む。ローカルドライバＬＤ１１〜ＬＤＭ１は、それぞれ、ローカルワード線ＬＷＬ１１〜ＬＷＬＭ１上でローカルワード線信号ｌｗｌ１１〜ｌｗｌｍ１を生成するように構成される。ローカルドライバＬＤ１１〜ＬＤＭ１は、それぞれ、グローバルワード線ＧＷＬ１〜ＧＷＬＭに結合された、それぞれの第１の入力を含む。ローカルドライバＬＤ１１〜ＬＤＭ１は、多入力ＯＲゲート回路３３０−１の出力に結合された、それぞれの第２の入力をさらに含む。プログラミングの目的で、それぞれのビット線ＢＬ１〜ＢＬＪをアクティブ化することに関連付けられたビット線プログラミング信号ｂｌ１〜ｂｌｊは、多入力ＯＲゲート回路３３０−１の入力に印加される。加えて、読み出しイネーブル信号Ｒ＿ＥＮが、多入力ＯＲゲート回路３３０−１の入力に印加される。
【００３１】
[0039]  ＯＴＰメモリ３００は、ビット線ＢＬＫ〜ＢＬＮと、ローカルワード線ＬＷＬ１Ｋ〜ＬＷＬＭＫとに結合されたメモリセルＣ１Ｋ〜ＣＭＮの少なくとも別のサブアレイを含む。具体的には、メモリセルＣ１Ｋ〜Ｃ１Ｎは、それぞれ、ローカルワード線ＬＷＬ１Ｋと、ビット線ＢＬＫ〜ＢＬＮとに結合される。同様に、メモリセルＣ２Ｋ〜Ｃ２Ｎは、それぞれ、ローカルワード線ＬＷＬ２Ｋと、ビット線ＢＬＫ〜ＢＬＮとに結合される。また、メモリセルＣＭＫ〜ＣＭＮは、それぞれ、ローカルワード線ＬＷＬＭＫと、ビット線ＢＬＫ〜ＢＬＮとに結合される。
【００３２】
[0040]  メモリセルＣ１Ｋ〜ＣＭＮのサブアレイは、それぞれ、ローカルワード線ＬＷＬ１Ｋ〜ＬＷＬＭＫに結合された出力を有するローカル（ワード線）ドライバＬＤ１Ｋ〜ＬＤＭＫを含む。ローカルドライバＬＤ１Ｋ〜ＬＤＭＫは、それぞれ、ローカルワード線ＬＷＬ１Ｋ〜ＬＷＬＭＫ上のローカルワード線信号ｌｗｌ１ｋ〜ｌｗｌｍｋを生成するように構成される。ローカルドライバＬＤ１Ｋ〜ＬＤＭＫは、それぞれ、グローバルワード線ＧＷＬ１〜ＧＬＷＭに結合されたそれぞれの第１の入力を含む。ローカルドライバＬＤ１Ｋ〜ＬＤＭＫは、多入力ＯＲゲート回路３３０−Ｋの出力に結合されたそれぞれの第２の入力をさらに含む。プログラミングの目的で、それぞれのビット線ＢＬＫ〜ＢＬＮをアクティブ化することに関連付けられたビット線プログラミング信号ｂｌｋ〜ｂｌｎは、多入力ＯＲゲート回路３３０−Ｋの入力に印加される。加えて、読み出しイネーブル信号Ｒ＿ＥＮは、多入力ＯＲゲート回路３３０−Ｋの入力に印加される。
【００３３】
[0041]  ＯＴＰメモリ３００は、それぞれ、グローバルワード線ＧＷＬ１〜ＧＷＬＭに結合された出力を有する、Ｍ個の数のグローバルワード線ドライバＷＤ１〜ＷＤＭを含むワード線（ＷＬ）デコーダ３１０をさらに含む。ワード線ドライバＷＤ１〜ＷＤＭは、それぞれ、グローバルワード線ＧＷＬ１〜ＧＷＬＮ上のグローバルワード線信号ｇｗｌ１〜ｇｗｌｍを生成するように構成される。プログラミング中、グローバルワード線信号ｇｗｌ１〜ｇｗｌｍのうちの選択された１つは、プログラミング電圧ＶＤＤ＿ＰＸ（例えば、１．８Ｖ）に設定される。読み出し中、グローバルワード線信号ｇｗｌ１〜ｇｗｌｍのうちの選択された１つは、読み出し（コア）電圧ＶＤＤ＿ＭＸ（例えば、１．０Ｖ）に設定される。
【００３４】
[0042]  ＯＴＰメモリ３００はまた、ＢＬプログラミングデコーダ３２０も含み得る。ＢＬプログラミングデコーダ３２０は、ビット線プログラミング信号ｂｌ１〜ｂｌｊを生成し、それはビット線ドライバＢＤ１〜ＢＤＪのそれぞれの入力に、および多入力ＯＲゲート回路３３０−１の入力に印加される。加えて、ＢＬプログラミングデコーダ３２０は、ビット線ドライバＢＤ１〜ＢＤＪの他のそれぞれの入力に、およびＯＲゲート回路３３０−１の別の入力に印加された読み出しイネーブル信号Ｒ＿ＥＮを生成する。Ｒ＿ＥＮおよびビット線プログラミング信号ｂｌ１〜ｂｌｊのＯＲ処理された（ORed）セットに応答して、多入力ＯＲゲート回路３３０−１は、サブアレイイネーブル信号ｓａ＿ｅｎ１を生成する。
【００３５】
[0043]  ビット線ドライバＢＤ１〜ＢＤＪは、それぞれ、ビット線ＢＬ１〜ＢＬＪに結合された出力を含む。ビット線ドライバＢＤ１〜ＢＤＪは、選択されたメモリセルをプログラムするのに十分なプログラミング電圧ＶＤＤ＿ＰＸ（例えば、１．８Ｖ）を生成するように構成される。プログラミング中、ビット線ドライバＢＤ１〜ＢＤＪのうちの選択された１つは、プログラミング電圧ＶＤＤ＿ＰＸを生成するように構成され、残りのビット線ドライバは、意図されないセルのプログラミングを避けるために、論理ロー電圧ＶＳＳ（例えば、接地）を各々生成する。読み出し中、ビット線ドライバＢＤ１〜ＢＤＪの全ては、トライステートされる（tri-stated）（例えば、本明細書でさらに説明されるように、センス増幅器３４０によってメモリセルの読み出しに悪影響を与えないようにそれらのそれぞれの出力において十分に高いインピーダンスを生成するように構成される）。
【００３６】
[0044]  同様に、ＢＬプログラミングデコーダ３２０は、ビット線プログラミング信号ｂｌｋ〜ｂｌｎの少なくとも別のセットを生成し、それは、ビット線ドライバＢＤＫ〜ＢＤＮのそれぞれの入力に、および多入力ＯＲゲート回路３３０−Ｋの入力に印加される。加えて、ＢＬプログラミングデコーダ３２０は、ビット線ドライバＢＤＫ〜ＢＤＮの他のそれぞれの入力に、およびＯＲゲート回路３３０−Ｋの別の入力に印加された読み出しイネーブル信号Ｒ＿ＥＮを生成する。Ｒ＿ＥＮおよびビット線プログラミング信号ｂｌｋ〜ｂｌｎのＯＲ処理された（ORed）セットに応答して、多入力ＯＲゲート回路３３０−Ｋは、サブアレイイネーブル信号ｓａ＿ｅｎｋを生成する。
【００３７】
[0045]  ビット線ドライバＢＤＫ〜ＢＤＮは、それぞれ、ビット線ＢＬＫ〜ＢＬＮに結合された出力を含む。ビット線ドライバＢＤ１〜ＢＤＪは、選択されたメモリセルをプログラムするのに十分なプログラミング電圧ＶＤＤ＿ＰＸ（例えば、１．８Ｖ）を生成するように構成される。プログラミング中、ビット線ドライバＢＤ１〜ＢＤＪのうちの選択された１つは、プログラミング電圧ＶＤＤ＿ＰＸを生成するように構成され、残りのビット線ドライバは、意図されないセルのプログラミングを避けるために、論理ロー電圧ＶＳＳ（例えば、接地）を各々生成する。読み出し中、ビット線ドライバＢＤ１〜ＢＤＪの全ては、トライステートされる（例えば、センス増幅器３４０によってメモリセルの読み出しに悪影響を与えないようにそれらのそれぞれの出力において十分に高いインピーダンスを生成するように構成される）。
【００３８】
[0046]  上記で言及されたように、ＯＴＰメモリ３００は、ビット線ＢＤ１〜ＢＤＮに結合されたセンス増幅器３４０をさらに含む。読み出し動作中、センス増幅器３４０は、メモリセルの行からのデータを一度に読み出すように構成される。センス増幅器３４０は、読み出しデータを出力するように構成される。
【００３９】
[0047]  ＯＴＰメモリ３００は、書き込みデータ、アドレス、および読み出し／書き込み（Ｒ／Ｗ）制御信号を受け取るための入力を有するコントローラ３５０をさらに含む。これらの入力信号に基づいて、コントローラ３５０は、ＷＬデコーダ３１０、ＢＬプログラミングデコーダ３２０、およびセンス増幅器３４０を制御するように構成される。例えば、プログラミング動作を示すアドレス、書き込みデータ、およびＲ／Ｗ制御信号に基づいて、コントローラ３５０は、プログラムされるべきメモリセルに対応する選択されたグローバルワード線上でプログラミング電圧ＶＤＤ＿ＰＸを生成するためにＷＬデコーダ３１０を制御し、プログラムされるべきメモリセルに結合される選択されたビット線上でプログラミング電圧ＶＤＤ＿ＰＸを生成するためにＢＬプログラミングデコーダ３２０を制御する。
【００４０】
[0048]  読み出し動作を示すアドレスおよびＲ／Ｗ制御信号に基づいて、コントローラ３５０は、読み出されるべきメモリセルの行に対応する選択されたグローバルワード線上で読み出し（コア）電圧ＶＤＤ＿ＭＸを生成するためにＷＬデコーダ３１０を制御し、対応するデータを読み出すようビット線上で電圧および／または電流を感知するためにセンス増幅器３４０を制御する。読み出し動作中、コントローラ３５０はまた、読み出しイネーブル信号Ｒ＿ＥＮをアサートするためにＢＬプログラミングデコーダ３２０も制御し、それは、センス増幅器３４０によって行われる読み出し動作に悪影響を与えないように、ビット線ドライバＢＤ１〜ＢＤＮをそれらのそれぞれの出力においてそれらが十分に高いインピーダンスを生成するためにトライステートする。加えて、アサートされた読み出しイネーブル信号Ｒ＿ＥＮは、それぞれ、アサートされたサブアレイイネーブル信号ｓａ＿ｅｎ１〜ｓａ＿ｅｎｋを生成することをＯＲゲート回路３３０−１〜３３０−Ｋに行わせる。
【００４１】
[0049]  ＯＴＰメモリ３００の単一ビットプログラミング動作は、下記の通りである。この例では、セルＣ１１のプログラミング（一般に、アサーティング）が例示される。他のセルのプログラミングは、同様の方法で動作する。
【００４２】
[0050]  コントローラ３５０は、メモリセルＣ１１がプログラムされるべきであることを示すアドレス、生成されるべきプログラミング電圧がメモリセルＣ１１の状態を永続的に変える（例えば、ＥＦＵＳＥセルのケースではヒューズを溶断する）ように論理１（１）を示す書き込みデータ、および行われるべきメモリ動作がプログラミング（書き込み）動作であることを示すＲ／Ｗ制御信号を受け取る。これらの信号を受け取ることに応答して、コントローラ３５０は、ＷＬデコーダ３１０およびＢＬプログラミングデコーダ３２０に対応する制御信号を送る。これに応答して、ＷＬデコーダ３１０は、書き込みアサートされたグローバルワード線信号（write-asserted global word line signal）ｇｗｌ１を（例えば、それをプログラミング電圧ＶＤＤ＿ＰＸに設定して）生成することをワード線ドライバＷＤ１に行わせる。書き込みアサートされたグローバルワード線信号ｇｗｌ１は、ローカルドライバＬＤ１１〜ＬＤ１Ｋのそれぞれの第１の入力に印加される。ＷＬデコーダ３１０はまた、意図しないメモリセルのプログラミングを避けるために、書き込みデアサートされたグローバルワード線信号（write-de-asserted global word line signals）ｇｗｌ２〜ｇｗｌｍを（例えば、それらをＶＳＳ（例えば、接地）設定して）生成することを残りのワード線ドライバＷＤ２〜ＷＤＭに行わせる。
【００４３】
[0051]  加えて、コントローラ３５０に応答して、セルＣ１１に結合されたビット線ＢＬ１上でプログラミング電圧ＶＤＤ＿ＰＸ（例えば、１．８Ｖ）を生成することをビット線ドライバＢＤ１に行わせるために、ＢＬプログラミングデコーダ３２０は、アサートされたビット線プログラミング信号ｂｌ１を（例えば、それをプログラミング電圧ＶＤＤ＿ＰＸに設定して）生成する。ＯＲゲート回路３３０−１の入力のうちの１つに印加されているアサートされたビット線プログラミング信号ｂｌ１は、サブアレイイネーブル信号ｓａ＿ｅｎ１を（例えば、それをプログラミング電圧ＶＤＤ＿ＰＸに設定して）アサートすることをＯＲゲート回路３３０−１に行わせる。アサートされたサブアレイイネーブル信号ｓａ＿ｅｎ１は、ローカルドライバＬＤ１１〜ＬＤＭ１のそれぞれの第２の入力に印加される。ＢＬプログラミングデコーダ３２０は、意図しないメモリセルの望ましくないプログラミングを避けるために、デアサートされた信号を（例えば、それらをＶＳＳ（例えば、接地）に設定して）生成することを、対応するビット線ドライバＢＤ２〜ＢＤＮに行わせるために、デアサートされたビット線信号ｂｌ２〜ｂｌｎを（例えば、それらをＶＳＳ（例えば、接地）に設定して）生成する。ＯＲゲート回路３３０−Ｋに印加されるビット線プログラミング信号ｂｌｋ〜ｂｌｎｇがいずれもアサートされない場合、ＯＲゲート回路３３０−Ｋは、デアサートされたサブアレイイネーブル信号ｓａ＿ｅｎｋを生成する。
【００４４】
[0052]  ローカルドライバは、アサートされた信号を受け取るその入力の両方に応答して、プログラミング電圧ＶＤＤ＿ＰＸ（例えば、１．８Ｖ）において書き込みアサートされた信号を生成する。よって、この例では、ローカルドライバＬＤ１１の第１の入力がアサートされたグローバルワード線信号ｇｗｌ１を受け取り、ローカルドライバＬＤ１１の第２の入力がアサートされたサブアレイイネーブル信号ｓａ＿ｅｎ１を受け取るとき、ローカルドライバＬＤ１１は、プログラミング電圧ＶＤＤ＿ＰＸ（例えば、１．８Ｖ）において書き込みアサートされたローカルワード線信号ｌｗｌ１１を生成する。ビット線ドライバＢＤ１がプログラミング電圧ＶＤＤ＿ＰＸ（例えば、１．８Ｖ）も生成するため、セルＣ１１がプログラムされる。
【００４５】
[0053]  セルＣ１１のプログラミング中、残りのローカルドライバは、それらのそれぞれの入力が２つのアサートされた信号を受け取らないため、書き込みアサートされたローカルワード線信号ｌｗｌ１２〜ｌｗｌｍｋを生成しない。例えば、ローカルドライバＬＤ１Ｋの第２の入力は、プログラムされるべきメモリセルＣ１１がローカルドライバＬＤ１Ｋと同じサブアレイ中にないため、デアサートされたサブアレイイネーブル信号ｓａ＿ｅｎｋを受け取る。同様に、ローカルドライバＬＤ２１〜ＬＤＭ１のそれぞれの第１の入力は、プログラムされるべきメモリセルＣ１１がグローバルワード線信号ｇｗｌ２〜ｇｗｌｍに対応する行にないため、それぞれのデアサートされたグローバルワード線信号ｇｗｌ２〜ｇｗｌｍを受け取る。残りのローカルドライバＬＤ２Ｋ〜ＬＤＭＫはまた、プログラムされるべきメモリセルＣ１１のサブアレイにこれらのローカルドライバが属しておらず、またメモリセルＣ１１に関連付けられたグローバルワード線にも結合されないため、それらのそれぞれの入力の両方において、デアサートされた信号を受け取る。従って、これらの残りのローカルドライバは、望ましくないメモリセルのプログラミングを避けるために、（例えば、ＶＳＳ（例えば、接地）において）デアサートされたローカルワード線信号を生成する。
【００４６】
[0054]  単一セルのプログラミングが例示されるが、イネーブルされたローカルドライバ（例えば、ローカルドライバＬＤ１１）に結合された（例えば、セルＣ１１〜Ｃ１Ｊのうちの１つまたは複数のような）１つまたは複数のセルがプログラムされ得ることを理解されたい。このようなケースでは、ＢＬプログラミングデコーダ３２０は、それぞれ、１つまたは複数のプログラミング電圧ＶＤＤ＿ＰＸを生成することを（例えば、ＢＤ１〜ＢＤＪのうちの１つまたは複数のような）対応する１つまたは複数のビット線ドライバに行わせるために、（例えば、ｂｌ１〜ｂｌｊのうちの１つまたは複数のような）１つまたは複数のビット線プログラミング信号をアサートする。
【００４７】
[0055]  よって、ＯＴＰメモリ３００の裏にある概念は、対応するグローバルワード線を介してアサートされたグローバルワード線信号を受け取ること、および対応する多入力ＯＲゲート回路を介してアサートされたサブアレイイネーブル信号を受け取ることに応答して、プログラミング電圧において書き込みアサートされたローカルワード線信号を生成するローカルドライバを有することである。
【００４８】
[0056]  ＯＴＰメモリ３００の利点は、プログラミング電圧ＶＤＤ＿ＰＸがより小さいＦＥＴに印加され、それによりＦＥＴ上のストレスを低減することである。例えば、ローカルワード線に結合されたセルの数が８（８）である（例えば、行ごとの６４個のセルのメモリアレイが８（８）個のサブアレイに分割される）場合、セルの各々がプログラミング電圧にさらされ得る時間の最大数は、ＯＴＰ２００のセルの６４回と比較して、８（８）である。例えば、プログラミング持続時間が１０μｓである場合、ＯＴＰメモリ３００中のセルがプログラミング電圧にさらされ得る最大持続時間は、ＯＴＰメモリ２００のセルについての６４０μｓと比較して、８０μｓである。
【００４９】
[0057]  よって、ＯＴＰメモリ３００のセルがプログラミング中にさらされるストレスは非常に少なく、それは、セルのＦＥＴへの損傷を避ける助けとなる。これは、Ｉ／Ｏデバイスのような厚酸化物デバイスを使用するメモリのものと比較して、同じメモリキャパシティを実装するＩＣエリアを低減するために、ＯＴＰメモリ３００がコアデバイスを用いて実装されることを可能にする。
【００５０】
[0058]  ＯＴＰメモリ３００の読み出し動作は、下記の通りである。この例では、メモリセルＣ１１〜Ｃ１Ｎの行からのデータの読み出し（一般に、アクセスすること）が例示される。メモリセルの他の行からのデータを読み出すことは、同様の方法で動作する。
【００５１】
[0059]  コントローラ３５０は、メモリセルＣ１１〜Ｃ１Ｎの行中のデータが読み出されるべきことを示すアドレス信号と、メモリ動作が読み出し動作で行われるべきことを示す（読み出し動作中に、コントローラ３５０が書き込みデータ信号を無視し得る）Ｒ／Ｗ制御信号とを受け取る。これらの信号を受け取ることに応答して、コントローラ３５０は、対応する制御信号を、ＷＬデコーダ３１０、ＢＬプログラミングデコーダ３２０、およびセンス増幅器３４０に送る。
【００５２】
[0060]  これに応答して、ＷＬデコーダ３１０は、読み出しアサートされたグローバルワード線信号（read-assert global word line signal）ｇｗｌ１を（例えば、読み出し（コア）電圧ＶＤＤ＿ＭＸにそれを設定して）生成することをワード線ドライバＷＤ１に行わせる。読み出しアサートされたグローバルワード線信号ｇｗｌ１は、ローカルドライバＬＤ１１〜ＬＤ１Ｋのそれぞれの第１の入力に印加される。ＷＬデコーダ３１０はまた、読み出されることを意図されないメモリセルが、メモリセルＣ１１〜Ｃ１Ｎの読み出しに干渉することを避けるために、デアサートされたグローバルワード線信号ｇｗｌ２〜ｇｗｌｍを（例えば、ＶＳＳ（例えば、接地）にそれらを設定して）生成することを残りのワード線ドライバＷＤ２〜ＷＤＭに行わせる。
【００５３】
[0061]  加えて、コントローラ３５０に応答して、ＢＬプログラミングデコーダ３２０は、トライステート構成において、ビット線ドライバＢＤ１〜ＢＤＮを構成するために（例えば、センス増幅器３４０によって行われる読み出し動作と干渉しないように、それらのそれぞれの出力において、十分に高いインピーダンスを生成するために）、読み出しアサートされたイネーブル信号Ｒ＿ＥＮを生成する。読み出しアサートされたイネーブル信号Ｒ＿ＥＮはまた、それぞれ、アサートされたサブアレイイネーブル信号ｓａ＿ｅｎ１〜ｓａ＿ｅｎｋを生成することをＯＲゲート回路３３０−１〜３３０−Ｋの全てに行わせる。
【００５４】
[0062]  同様に、ローカルドライバは、アサートされた信号を受け取るその入力の両方に応答して、読み出し（コア）電圧ＶＤＤ＿ＭＸ（例えば、１．０Ｖ）において読み出しアサートされたローカルワード線信号を生成する。よって、この例では、ローカルドライバＬＤ１１〜ＬＤ１Ｋのそれぞれの第１の入力がアサートされたグローバルワード線信号ｇｗｌ１を受け取るため、ローカルドライバＬＤ１１〜ＬＤ１Ｋのそれぞれの第２の入力は、アサートされたサブアレイイネーブル信号ｓａ＿ｅｎ１〜ｓａ＿ｅｎｋを受け取り、ローカルドライバＬＤ１１〜ＬＤ１Ｋは、読み出し（コア）電圧ＶＤＤ＿ＭＸにおいて、アサートされたローカルワード線信号ｌｗｌ１１〜ｌｗｌ１ｋを生成する。センス増幅器３４０は、それぞれ、メモリセルＣ１１〜Ｃ１Ｋに記憶されたデータを決定するために、ビット線ＢＤ１〜ＢＤＫ上の電流および／または電圧を感知する。
【００５５】
[0063]  メモリセルＣ１１〜Ｃ１Ｎの第１の行の読み出し中、メモリセルの残りの行に関連付けられたローカルドライバは、それらのそれぞれの第１の入力がデアサートされたグローバルワード線信号ｇｗｌ２〜ｇｌｗｎを受け取るため、読み出しアサートされたローカルワード線信号を生成しない。これらのそれぞれの第１の入力におけるデアサートされた信号に応答して、これらの残りのローカルドライバは、メモリセルＣ１１〜Ｃ１Ｎからのデータの読み出しの、残りのメモリセルＣ２１〜ＣＭＮからの干渉を避けるために、ＶＳＳ電位（例えば、（例えば、接地））においてデアサートされたローカルワード線信号を生成する。
【００５６】
[0064]  図４は、本開示のある態様に従った、別の例示的なＯＴＰメモリ４００の概略図を図示する。ＯＴＰメモリ４００は、上述されたＯＴＰメモリ３００のより詳細な実装である。すなわち、ＯＴＰメモリ４００は、ＷＬデコーダ４１０、ＢＬプログラミングデコーダ４２０、センス増幅器４４０、コントローラ４５０を含む、ＯＴＰメモリ３００とかなり類似した要素を含む。加えて、ＯＴＰメモリ４００は、多入力ＯＲゲート回路４３０−１〜４３０−Ｋ、ビット線ドライバＢＤ１〜ＢＤＫ、ローカル（ワード線）ドライバＬＤ１１〜ＬＤＭＫ、およびメモリセルＣ１１〜ＣＭＮを含む。ＯＴＰメモリ４００の上述された要素の動作は、上述されたＯＴＰメモリ３００の対応する要素と実質的には同じ方法で構成され、動作する。
【００５７】
[0065]  ＯＴＰメモリ４００では、メモリセルＣ１１〜ＣＭＮの各々は、ＥＦＵＳＥタイプメモリセルとして構成される。すなわち、ＯＴＰメモリ４００中の各メモリセルは、ヒューズ素子およびＦＥＴを含む。より具体的には、メモリセルＣ１１〜Ｃ１Ｊは、それぞれ、ビット線ＢＬ１〜ＢＬＪとＶＳＳレールとの間のＦＥＴ Ｍ１１〜Ｍ１Ｊに直列に結合されたヒューズ素子Ｆ１１〜Ｆ１Ｊを含む。ＦＥＴ Ｍ１１〜Ｍ１Ｊのゲートは、ローカルドライバＬＤ１１の出力に結合される。同様に、メモリセルＣ２１〜Ｃ２Ｊは、それぞれ、ビット線ＢＬ１〜ＢＬＪとＶＳＳレールとの間のＦＥＴ Ｍ２１〜Ｍ２Ｊに直列に結合されたヒューズ素子Ｆ２１〜Ｆ２Ｊを含む。ＦＥＴ Ｍ２１〜Ｍ２Ｊのゲートは、ローカルドライバＬＤ２１の出力に結合される。同様の方法で、メモリセルＣＭ１〜ＣＭＪは、それぞれ、ビット線ＢＬ１〜ＢＬＪとＶＳＳレールとの間のＦＥＴ ＭＭ１〜ＭＭＪに直列に結合されたヒューズ素子Ｆ１１〜ＦＭＪを含む。ＦＥＴ ＭＭ１〜ＭＭＪのゲートは、ローカルドライバＬＤＭ１の出力に結合される。
【００５８】
[0066]  同様に、メモリセルＣ１Ｋ〜Ｃ１Ｎは、それぞれ、ビット線ＢＬＫ〜ＢＬＮとＶＳＳレールとの間のＦＥＴ Ｍ１Ｋ〜Ｍ１Ｎに直列に結合されたヒューズ素子Ｆ１Ｋ〜Ｆ１Ｎを含む。ＦＥＴ Ｍ１Ｋ〜Ｍ１Ｎのゲートは、ローカルドライバＬＤ１Ｋの出力に結合される。同様に、メモリセルＣ２Ｋ〜Ｃ２Ｎは、それぞれ、ビット線ＢＬＫ〜ＢＬＮとＶＳＳレールとの間のＦＥＴ Ｍ２Ｋ〜Ｍ２Ｎに直列に結合されたヒューズ素子Ｆ２Ｋ〜Ｆ２Ｎを含む。ＦＥＴ Ｍ２Ｋ〜Ｍ２Ｎのゲートは、ローカルドライバＬＤ２Ｋの出力に結合される。同様の方法で、メモリセルＣＭＫ〜ＣＭＮは、それぞれ、ビット線ＢＬＫ〜ＢＬＮとＶＳＳレールとの間のＦＥＴ ＭＭＫ〜ＭＭＮに直列に結合されたヒューズ素子ＦＭＫ〜ＦＭＮを含む。ＦＥＴ ＭＭＫ〜ＭＭＮのゲートは、ローカルドライバＬＤＭＮの出力に結合される。
【００５９】
[0067]  ＥＦＵＳＥ素子メモリセルのプログラミングが、本明細書で上述されている。すなわち、選択されたビット線ドライバは、メモリセルに結合されたビット線上でプログラミング電圧ＶＤＤ＿ＰＸを生成するように構成される。選択されたローカルワード線ドライバは、メモリセルに結合されたローカルワード線上でプログラミング電圧ＶＤＤ＿ＰＸにおいて書き込みアサートされたローカルワード線信号を生成するように構成される。対応するＦＥＴのドレインとゲートとに印加されたプログラミング電圧は、セルの対応するヒューズ素子を溶断するのに十分な電流を生成する。
【００６０】
[0068]  ＥＦＵＳＥメモリセルの行からのデータの読み出しは、下記のように動作する。センス増幅器は、ビット線の全てを放電する。セルの行に対応するローカルワード線ドライバの選択されたセットは、メモリセルに結合された対応するローカルワード線上の読み出し（コア電圧）ＶＤＤ＿ＭＸにおいて、読み出しアサートされたローカルワード線信号を生成するように構成される。従って、読み出し（コア）電圧ＶＤＤ＿ＭＸは、読み出しのためにセルを利用可能にするように、メモリセルのＦＥＴのゲートに印加される。
【００６１】
[0069]  センス増幅器はその後、ビット線中の電流を検出するようにビット線上の電圧を徐々に上げる。センス増幅器は、メモリセルの意図しないプログラミング（例えば、ヒューズ素子を溶断すること）を避けるために、電圧を徐々に上げる。ビット線電流が閾値より低い場合、対応するメモリセルのヒューズ素子が溶断され、センス増幅器は、論理１（１）として対応するデータを読み出す。電流が閾値を上回る場合、対応するメモリセルのヒューズ素子が溶断されず、センス増幅器は、論理０（０）として対応するデータを読み出す。センス増幅器は、１つまたは複数の外部デバイスで使用するための読み出しデータを出力する。
【００６２】
[0070]  図５は、本開示の別の態様に従った、例示的なグローバルワード線ドライバ５００の概略図を図示する。グローバルワード線ドライバ５００は、上述されたＯＴＰメモリの任意のグローバルワード線ドライバＷＤ１〜ＷＤＭの詳細な実装の例である。説明を簡単にするために、グローバルワード線ドライバ５００は、グローバルワード線ドライバＷＤ１の詳細な実装として説明される。
【００６３】
[0071]  具体的には、グローバルワード線ドライバ５００は、電力マルチプレクサ（「電力ｍｕｘ」）５１０、ワード線（ＷＬ）デコード回路５２０、インバータＩ５３、電圧レベルシフタ５３０、およびインバータＩ５４を含む。電力ｍｕｘ５１０は、順に、インバータＩ５１、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）ＦＥＴ Ｍ５１、インバータＩ５２、およびＰＭＯＳ Ｍ５２を含む。
【００６４】
[0072]  電力ｍｕｘ５１０に関して、インバータＩ５１は、それぞれ、ＯＴＰメモリ３００または４００のコントローラ３５０または４５０から受け取った制御信号に基づいて、読み出し／非書き込み（not-write）イネーブル信号
【００６５】
【数１】
2019510331.tif 000003
【００６６】
（以下では、数１を「Ｒ／Ｗ￣＿ＥＮ」と記す）を受け取るように構成された入力を含む。インバータＩ５１は、ＰＭＯＳ Ｍ５１のゲートと、インバータＩ５２の入力とに結合された出力を含む。ＰＭＯＳ Ｍ５１のソースおよびドレインは、電力ｍｕｘ５１０の読み出し電圧ドメインレールＶＤＤ＿ＭＸと、出力ドメインレールＶＤＤ＿ＷＬとの間で結合される。インバータＩ５２は、ＰＭＯＳ Ｍ５２のゲートに結合された出力を含む。ＰＭＯＳ Ｍ５２のソースおよびドレインは、電力ｍｕｘ５１０のプログラミング電圧ドメインレールＶＤＤ＿ＭＸと、出力ドメインレールＶＤＤ＿ＷＬとの間で結合される。図示されるように、インバータＩ５１およびＩ５２は、プログラミング電圧ドメインＶＤＤ＿ＰＸによって電力供給される（powered）。
【００６７】
[0073]  ＷＬデコード回路５２０は、上述されたＯＴＰメモリ３００または４００中のコントローラ３５０または４５０から受け取った制御信号に基づいて、アドレスビットＡｄｄｒ＿１〜Ａｄｄｒ＿３を受け取る。ＷＬデコード回路５２０は、アドレスビットＡｄｄｒ＿１〜Ａｄｄｒ＿３に基づいて、ワード線イネーブル信号ｗｌ＿ｅｎを生成する。例えば、ＷＬデコード回路５２０は、プログラミングまたは読み出しの目的で、対応するグローバルワード線信号をアサートするように構成されたアドレスビットＡｄｄｒ＿１〜Ａｄｄｒ＿３の一意の値（例えば、０００）に基づいて、ワード線イネーブル信号ｗｌ＿ｅｎをアサートする。ワード線イネーブル信号ｗｌ＿ｅｎは、インバータＩ５３の入力に印加される。ＷＬデコード回路５２０およびインバータＩ５３の両方は、コア電圧ドメインによって電力供給される。
【００６８】
[0074]  インバータＩ５３の出力は、電圧レベルシフタ５３０の入力に結合される。電圧レベルシフタ５３０は、インバータＩ５４の入力に結合された出力を含む。インバータＩ５４出力は、対応するグローバルワード線信号ｇｗｌ１を出力する。電圧レベルシフタ５３０およびインバータＩ５４は、電力ｍｕｘ５１０の出力電圧ドメインＶＤＤ＿ＷＬによって電力供給される。
【００６９】
[0075]  動作において、プログラミング中、読み出し／非書き込みイネーブル信号Ｒ／Ｗ￣＿ＥＮは、（例えば、ＶＳＳにおいて）論理ロー電圧に設定される。これに応答して、インバータＩ５１は、（例えば、ＶＤＤ＿ＰＸにおいて）論理ハイ電圧を生成する。これは、オフにすることをＰＭＯＳ Ｍ５１に行わせ、（例えば、ＶＳＳにおいて）論理ロー電圧を出力することをインバータＩ５２に行わせる。インバータＩ５２によって出力された論理ロー電圧は、オンにすることをＰＭＯＳ Ｍ５２に行わせる。従って、電力ｍｕｘ５１０は、プログラミング電圧ＶＤＤ＿ＰＸにおいて出力電圧ドメインＶＤＤ＿ＷＬを生成する。
【００７０】
[0076]  アドレスビットＡｄｄｒ＿１〜Ａｄｄｒ＿３の一意の値（例えば、０００）に基づいて、ＷＬデコード回路５２０は、（例えば、ＶＤＤ＿ＭＸにおいて）論理ハイ電圧として、アサートされたワード線イネーブル信号ｗｌ＿ｅｎを生成する。これに応答して、インバータＩ５３は、（例えば、ＶＳＳにおいて）論理ロー電圧を生成する。電圧レベルシフタ５３０は、入力論理ロー電圧をＶＤＤ＿ＭＸ電圧ドメインからＶＤＤ＿ＷＬ電圧ドメインにシフトし、電力ｍｕｘ５１０は、それをＶＤＤ＿ＰＸ電圧ドメインに設定している。従って、電圧レベルシフタ５３０は、論理ロー電圧（例えば、ＶＳＳ）を生成する。これに応答して、インバータＩ５４は、プログラミング電圧ドメインＶＤＤ＿ＰＸ中の論理ハイ電圧として書き込みアサートされたグローバルワード線信号を生成する。
【００７１】
[0077]  読み出し動作中、読み出し／非書き込みイネーブル信号Ｒ／Ｗ￣＿ＥＮは、（例えば、ＶＤＤ＿ＰＸにおいて）論理ハイ電圧に設定される。これに応答して、インバータＩ５１は、（例えば、ＶＳＳにおいて）論理ロー電圧を生成する。これは、オンにすることをＰＭＯＳ Ｍ５１に行わせ、（例えば、ＶＤＤ＿ＰＸにおいて）論理ハイ電圧を出力することをインバータＩ５２に行わせる。インバータＩ５２によって出力された論理ハイ電圧は、オフにすることをＰＭＯＳ Ｍ５２に行わせる。従って、電力ｍｕｘ５１０は、読み出し（コア）ＶＤＤ＿ＭＸにおいて出力電圧ドメインＶＤＤ＿ＷＬを生成する。
【００７２】
[0078]  アドレスビットＡｄｄｒ＿１〜Ａｄｄｒ＿３の一意の値（例えば、０００）に基づいて、ＷＬデコード回路５２０は、（例えば、ＶＤＤ＿ＭＸにおいて）論理ハイ電圧として、アサートされたワード線イネーブル信号ｗｌ＿ｅｎを生成する。これに応答して、インバータＩ５３は、（例えば、ＶＳＳにおいて）論理ロー電圧を生成する。電圧レベルシフタ５３０は、入力論理ロー電圧をＶＤＤ＿ＭＸ電圧ドメインからＶＤＤ＿ＷＬ電圧ドメインにシフトし、電力ｍｕｘ５１０は、それをＶＤＤ＿ＭＸ電圧ドメインに設定している。従って、電圧レベルシフタ５３０は、論理ロー電圧（例えば、ＶＳＳ）を生成する。これに応答して、インバータＩ５４は、読み出し（コア）領域ＶＤＤ＿ＭＸ中の論理ハイ電圧として読み出しアサートされたグローバルワード線信号を生成する。
【００７３】
[0079]  グローバルワード線ドライバ５００がアイドルである（例えば、デアサートされたグローバルワード線信号ｇｗｌ１を生成する）とき、アサートされたグローバルワード線信号ｇｗｌ１を生成しないアドレスビットＡｄｄｒ＿１〜Ａｄｄｒ＿３の値（例えば、０００でない）に基づいて、ＷＬデコード回路５２０は、デアサートされたワード線イネーブル信号ｗｌ＿ｅｎ（例えば、論理ロー信号）を生成する。これに応答して、インバータＩ５３は、（例えば、ＶＤＤ＿ＭＸにおいて）論理ハイ電圧を生成する。電圧レベルシフタ５３０は、ＶＤＤ＿ＷＬ電圧ドメインにおいて論理ハイ電圧を生成し、それは、電力ｍｕｘ５１０の構成に基づいてＶＤＤ＿ＰＸまたはＶＤＤ＿ＭＸであり得る。これに応答して、インバータＩ５４は、（例えば、ＶＳＳにおいて）ロー論理電圧としてデアサートされたグローバルワード線信号を生成する。
【００７４】
[0080]  図６は、本開示の別の態様に従った、例示的な多入力ＯＲゲート回路６００の概略図を図示する。ＯＲゲート回路６００は、上述されたＯＴＰメモリ３００および４００の任意の多入力ＯＲゲート回路３３０−１〜３３０−Ｋと、４３０−１〜４３０−Ｋとの詳細な実装の例である。説明を簡単にするために、多入力ＯＲゲート回路６００は、多入力ＯＲゲート回路３３０−１の詳細な実装であるように説明される。
【００７５】
[0081]  ＯＲゲート回路６００は、カスケード接続された（cascaded）ＮＯＲゲートおよびインバータのペアＡ６１−Ｉ６１、Ａ６２−Ｉ６１〜Ａ６Ｊ−Ｉ６Ｊのセットを含む。ＮＯＲゲートおよびインバータのペアの数は、サブアレイ中のビット線の数と等しい。例えば、ＯＴＰメモリ３００および４００に関して、メモリセルＣ１１〜ＣＭＪを含むサブアレイは、Ｊ個のビット線を含む。第１のＮＯＲゲートＡ６１は、読み出しイネーブル信号Ｒ＿ＥＮおよび第１のビット線プログラミング信号ｂｌ１を受け取るための入力を含む。第２のＮＯＲゲートＡ６２は、第１のインバータＩ６１および第２のビット線プログラミング信号ｂｌ２の出力を受け取るための入力を含む。Ｊ番目のＮＯＲゲートＡ６Ｊは、前のインバータＩ６（Ｊ−１）およびＪ番目のビット線プログラミング信号ｂｌｊの出力を受け取るための入力を含む。ＮＯＲゲートＡ６１〜Ａ６ＪおよびインバータＩ６１〜Ａ６Ｊの全ては、プログラミング電圧ＶＤＤ＿ＰＸによって電力供給される。
【００７６】
[0082]  動作において、ビット線ＢＤ１〜ＢＤＪの選択された１つに結合されたメモリセルのプログラミング中、対応するビット線プログラミング信号が（例えば、ＶＤＤ＿ＰＸにおいて）アサートされる。これは、アサートされたサブアレイイネーブル信号ｓａ＿ｅｎ１を生成することを多入力ＯＲゲート回路６００に行わせる。上述されたように、アサートされたサブアレイイネーブル信号ｓａ＿ｅｎ１は、ローカルドライバＬＤ１１〜ＬＤＭ１のそれぞれの第２の入力に印加される。また、上述されたように、プログラムされるべきメモリに関連付けられたグローバルワード線がアサートされ、それは、これらのローカルドライバＬＤ１１〜ＬＤＭ１のうちの対応する１つに印加される。このようなローカルドライバは、アサートされたグローバルワード線信号と、アサートされたサブアレイイネーブル信号とを受け取り、従って、選択されたメモリセルをプログラムするためのプログラミング電圧ＶＤＤ＿ＰＸにおいて書き込みアサートされたローカルワード線を生成する。
【００７７】
[0083]  上述されたように、読み出し動作中、読み出しイネーブル信号Ｒ＿ＥＮがアサートされる（例えば、プログラミング電圧ＶＤＤ＿ＰＸに設定される）。これは、（例えば、ＶＤＤ＿ＰＸにおいて）アサートされたサブアレイイネーブル信号ｓａ＿ｅｎ１を生成することを多入力ＯＲゲート回路６００に行わせる。上述されたように、ＯＴＰメモリの全ての他の多入力ＯＲゲート回路は、アサートされたサブアレイイネーブル信号を生成する。アサートされたグローバルワード線信号と同様に、アサートされたサブアレイイネーブル信号をそれぞれ受け取るローカルドライバは、センス増幅器によってメモリセルからのデータの読み出しを達成するために、読み出し（コア）電圧ＶＤＤ＿ＭＸにおいて読み出しアサートされたローカルワード線信号を生成する。
【００７８】
[0084]  図７は、本開示の別の態様に従った、例示的なローカル（ワード線）ドライバ７００の概略図を図示する。ローカルドライバ７００は、上述されたＯＴＰメモリ３００および４００の任意のローカルドライバＬＤ１１〜ＬＤＭＮの詳細な実装の例である。説明を簡単にするために、ローカルドライバ７００は、ローカルドライバＬＤ１１の詳細な実装として説明される。
【００７９】
[0085]  具体的には、ローカルドライバ７００は、電力マルチプレクサ（「電力ｍｕｘ」）７１０、ＮＡＮＤゲートＡ７１、およびインバータＩ７３を含む。電力ｍｕｘ７１０は、順に、インバータＩ７１、ＰＭＯＳ Ｍ７１、インバータＩ７２、およびＰＭＯＳ Ｍ７２を含む。
【００８０】
[0086]  電力ｍｕｘ７１０に関して、インバータＩ７１は、ＯＴＰメモリ３００または４００のコントローラ３５０または４５０によって生成された制御信号に基づいて、読み出し／非書き込みイネーブル信号Ｒ／Ｗ￣＿ＥＮを受け取るように構成された入力を含む。インバータＩ７１は、ＰＭＯＳ Ｍ７１のゲートと、インバータＩ７２の入力とに結合された出力を含む。ＰＭＯＳ Ｍ７１のソースおよびドレインは、電力ｍｕｘ７１０の読み出し電圧ドメインレールＶＤＤ＿ＭＸと、出力電圧ドメインレールＶＤＤ＿ＷＬとの間で結合される。インバータＩ７２は、ＰＭＯＳ Ｍ７２のゲートに結合された出力を含む。ＰＭＯＳ Ｍ７２のソースおよびドレインは、電力ｍｕｘ７１０のプログラミング電圧ドメインレールＶＤＤ＿ＭＸと、出力電圧ドメインレールＶＤＤ＿ＷＬとの間で結合される。図示されるように、インバータＩ７１とＩ７２とは、プログラミング電圧ＶＤＤ＿ＰＸによって電力供給される。
【００８１】
[0087]  ＮＡＮＤゲートＡ７１は、対応するグローバルワード線ＧＷＬ１からのグローバルワード線信号ｇｗｌ１を受け取るための第１の入力と、多入力ＯＲゲート回路３３０−１または４３０−１からのサブアレイイネーブル信号ｓａ＿ｅｎ１を受け取るための第２の入力とを含む。ＮＡＮＤゲートＡ７１の出力は、インバータＩ７３の入力に結合される。インバータＩ７３は、ローカルワード線信号ｌｗｌ１１を生成する。ＡＮＤゲートＡ７１およびインバータＩ７３は、電力ｍｕｘ７１０によって出力された選択された電圧ドメインＶＤＤ＿ＷＬによって電力供給される。
【００８２】
[0087]  動作において、プログラミング中、読み出し／非書き込みイネーブル信号Ｒ／Ｗ￣＿ＥＮは、（例えば、ＶＳＳにおいて）論理ロー電圧に設定される。これに応答して、インバータＩ７１は、（例えば、ＶＤＤ＿ＰＸにおいて）論理ハイ電圧を生成する。これは、オフにすることをＰＭＯＳ Ｍ７１に行わせ、（例えば、ＶＳＳにおいて）論理ロー電圧を出力することをインバータＩ７２に行わせる。インバータＩ７２によって出力される論理ロー電圧は、オンにすることをＰＭＯＳ Ｍ７２に行わせる。従って、電力ｍｕｘ７１０は、プログラミング電圧ＶＤＤ＿ＰＸにおいて出力電圧ドメインＶＤＤ＿ＷＬを生成する。
【００８３】
[0089]  また、プログラミング中、ＮＡＮＤゲートＡ７１は、書き込みアサートされたグローバルワード線信号ｇｗｌ１およびアサートされたサブアレイイネーブル信号ｓａ＿ｅｎ１を受け取る。これに応答して、ＮＡＮＤ−ゲートＡ７１は、（例えば、ＶＳＳにおいて）論理ロー電圧を生成する。論理ロー電圧に応答して、インバータＩ７３は、信号を受け取る１つまたは複数のメモリセルをプログラミングするために、（例えば、ＶＤＤ＿ＰＸにおいて）論理ハイ電圧として書き込みアサートされたローカルワード線信号ｌｗｌ１１を生成する。
【００８４】
[0090]  読み出し中、読み出し／非書き込みイネーブル信号Ｒ／Ｗ￣＿ＥＮは、（例えば、ＶＤＤ＿ＰＸにおいて）論理ハイ電圧に設定される。これに応答して、インバータＩ７１は、（例えば、ＶＳＳにおいて）論理ロー電圧を生成する。これは、オンにすることをＰＭＯＳ Ｍ７１に行わせ、（例えば、ＶＤＤ＿ＰＸにおいて）論理ロー電圧を出力することをインバータＩ７２に行わせる。インバータＩ７２によって出力された論理ハイ電圧は、オフにすることをＰＭＯＳ Ｍ７２に行わせる。従って、電力ｍｕｘ７１０は、読み出し（コア）電圧ＶＤＤ＿ＭＸにおいて出力電圧ドメインＶＤＤ＿ＷＬを生成する。
【００８５】
[0091]  また、読み出し中、ＮＡＮＤゲートＡ７１は、読み出しアサートされたグローバルワード線信号ｇｗｌ１およびアサートされたサブアレイイネーブル信号ｓａ＿ｅｎ１を受け取る。これに応答して、ＮＡＮＤゲートＡ７１は、（例えば、ＶＳＳにおいて）論理ロー電圧を生成する。論理ロー電圧に応答して、インバータＩ７３は、信号を受け取る１つまたは複数のメモリセルからのデータの読み出しを達成するために、（例えば、ＶＤＤ＿ＭＸにおいて）論理ハイ電圧として読み出しアサートされたローカルワード線信号ｌｗｌ１１を生成する。
【００８６】
[0092]  図８は、本開示の別の態様に従った、メモリセルのセットのうちの少なくとも１つにアクセスする（プログラミングまたは読み出す）例示的な方法８００のフロー図を図示する。方法８００は、グローバルワード線上で第１のアサートされた信号を生成することを含む（ブロック８１０）。グローバルワード線上の第１のアサートされた信号を生成するための手段の例は、ＯＴＰメモリ３００および４００中のグローバルワード線ドライバＷＤ１〜ＷＤＭ、およびグローバルワード線ドライバ５００のうちのいずれか１つを含む。
【００８７】
[0093]  方法８００は、第２のアサートされた信号を生成することをさらに含む（ブロック８２０）。第２のアサートされた信号を生成するための手段の例は、多入力ＯＲゲート回路３３０−１〜３３０−Ｋ、４３０−１〜４３０−Ｋ、および多入力ＯＲゲート回路６００のうちのいずれか１つを含む。
【００８８】
[0094]  方法８００は、第３のアサートされた信号と、グローバルワード線からの第２のアサートされた信号とを受け取ることに応答して、メモリセルのセットのうちの少なくとも１つにアクセスするために、ローカルワード線上で第３のアサートされた信号を生成するための手段をさらに含む（ブロック８３０）。第３のアサートされた信号を生成するための手段の例は、ＯＴＰメモリ３００および４００中のローカルワード線ドライバＬＤ１１〜ＬＤＭＫ、およびローカルワード線ドライバ７００のうちのいずれか１つを含む。
【００８９】
[0095]  本開示の前述の説明は、いかなる当業者も本開示を作成または使用することができるように提供される。本開示への様々な修正は当業者には容易に明らかとなり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。よって、本開示は、本明細書で説明される例に限定されることが意図されるものではなく、本明細書に開示される原理および新規の特徴と一致する最も広い範囲が付与されるべきものである。
【図１】
2019510331.tif 000004
【図２】
2019510331.tif 000005
【図３】
2019510331.tif 000006
【図４】
2019510331.tif 000007
【図５】
2019510331.tif 000008
【図６】
2019510331.tif 000009
【図７】
2019510331.tif 000010
【図８】
2019510331.tif 000011
【手続補正書】
【提出日】平成30年8月31日(2018.8.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリであって、
第１のグローバルワード線と、
ビット線の第１のセットと、
第１のローカルワード線と、
それぞれ、前記第１のローカルワード線に結合され、ビット線の前記第１のセットに結合された、メモリセルの第１のセットと、
第３のアサートされた信号と、前記第１のグローバルワード線からの第２のアサートされた信号とを受け取ることに応答して、前記ローカルワード線上で第１のアサートされた信号を生成するように構成された第１のローカルワード線ドライバと、
それぞれ、ビット線プログラミング信号の第１のセットに基づいてビット線の前記第１のセット上でプログラミング電圧を印加するように構成されたビット線ドライバの第１のセットと、
ビット線プログラミング信号の前記第１のセットのうちの少なくとも１つがアサートされることに応答して、前記第３のアサートされた信号を生成するように構成された多入力ＯＲゲートと
を備える、メモリ。
【請求項２】
前記第３のアサートされた信号は、それぞれ、メモリセルの前記第１のセットのうちの少なくとも１つをプログラミングするためにビット線の前記第１のセットのうちの少なくとも１つに前記プログラミング電圧のうちの少なくとも１つが印加されることを示す、請求項１に記載のメモリ。
【請求項３】
前記第１のアサートされた信号は、メモリセルの前記第１のセットのうちの前記少なくとも１つの前記プログラミングを達成するように構成される、請求項１に記載のメモリ。
【請求項４】
ビット線の前記第１のセットに結合されたセンス増幅器をさらに備え、前記第１のアサートされた信号は、前記センス増幅器によってメモリセルの前記第１のセットからのデータの読み出しを達成するように構成される、請求項１に記載のメモリ。
【請求項５】
ビット線ドライバの前記第１のセットは、前記センス増幅器によってメモリセルの前記第１のセットからの前記データの前記読み出し中にトライステートされるように構成される、請求項４に記載のメモリ。
【請求項６】
メモリセルの前記第１のセットのうちの少なくとも１つは、ＥＦＵＳＥメモリセルとして構成される、請求項１に記載のメモリ。
【請求項７】
メモリセルの前記第１のセットのうちの少なくとも１つは、ビット線の前記第１のセットのうちの対応する１つと電圧レールとの間のトランジスタに直列に結合されるヒューズ素子を備える、請求項１に記載のメモリ。
【請求項８】
メモリセルの前記第１のセットのうちの少なくとも１つは、アンチヒューズメモリセルとして構成される、請求項１に記載のメモリ。
【請求項９】
メモリセルの前記第１のセットのうちの少なくとも１つは、少なくとも１つのコアデバイスを各々含む、請求項１に記載のメモリ。
【請求項１０】
第２のローカルワード線と、
ビット線の第２のセットと、
それぞれ、前記第２のローカルワード線に結合され、ビット線の前記第２のセットに結合された、メモリセルの第２のセットと、
前記第１のグローバルワード線からの前記第２のアサートされた信号と、第５のアサートされた信号とを受け取ることに応答して、前記第２のローカルワード線上で第４のアサートされた信号を生成するように構成された第２のローカルワード線ドライバと
をさらに備える、請求項１に記載のメモリ。
【請求項１１】
第２のグローバルワード線と、
第２のローカルワード線と、
それぞれ、前記第２のローカルワード線に結合され、ビット線の前記第１のセットに結合された、メモリセルの第２のセットと、
前記第３のアサートされた信号と、前記第２のグローバルワード線からの第５のアサートされた信号とを受け取ることに応答して、前記第２のローカルワード線上で第４のアサートされた信号を生成するように構成された第２のローカルワード線ドライバと
をさらに備える、請求項１に記載のメモリ。
【請求項１２】
前記第２のアサートされた信号を生成するように構成されたグローバルワード線ドライバを含むワード線デコーダをさらに備える、請求項１に記載のメモリ。
【請求項１３】
前記グローバルワード線ドライバは、
メモリセルの前記第１のセットのうちの少なくとも１つのプログラミングを達成するために第１の電圧で前記第２のアサートされた信号を生成することと、
メモリセルの前記第１のセットのうちの少なくとも１つからのデータの読み出しを達成するために第２の電圧で前記第２のアサートされた信号を生成することと、
を行うように構成される、請求項１２に記載のメモリ。
【請求項１４】
方法であって、
グローバルワード線上で第１のアサートされた信号を生成することと、
第２のアサートされた信号を生成することと、
前記第２のアサートされた信号と、前記グローバルワード線からの前記第１のアサートされた信号とを受け取ることに応答して、メモリセルのセットのうちの少なくとも１つにアクセスするために、ローカルワード線上で第３のアサートされた信号を生成することと、
それぞれ、ビット線プログラミング信号のセットに基づいてビット線のセット上で少なくとも１つのプログラミング電圧を生成することと、
前記第２のアサートされた信号を生成するために前記ビット線プログラミング信号の論理ＯＲ動作を行うことと
を備える、方法。
【請求項１５】
前記第３のアサートされた信号は、それぞれ、メモリセルの前記セットに結合されたビット線の前記セットのうちの少なくとも１つに前記プログラミング電圧のうちの前記少なくとも１つが印加されることを示す、請求項１４に記載の方法。
【請求項１６】
前記第３のアサートされた信号は、メモリセルの前記セットのうちの前記少なくとも１つの前記プログラミングを達成するように構成される、請求項１４に記載の方法。
【請求項１７】
メモリセルの前記セットのうちの前記少なくとも１つからのデータの読み出しを達成するように構成された第４のアサートされた信号をさらに備え、前記第４のアサートされた信号は、第６のアサートされた信号と、前記グローバルワード線からの第５のアサートされた信号とに応答して生成される、請求項１４に記載の方法。
【請求項１８】
メモリセルの前記セットのうちの少なくとも１つは、ＥＦＵＳＥメモリセルとして構成される、請求項１４に記載の方法。
【請求項１９】
メモリセルの前記セットのうちの少なくとも１つは、アンチヒューズメモリセルとして構成される、請求項１４に記載の方法。
【請求項２０】
メモリセルの前記セットのうちの少なくとも１つは、少なくとも１つのコアデバイスを各々含む、請求項１４に記載の方法。
【請求項２１】
装置であって、
グローバルワード線上で第１のアサートされた信号を生成するための手段と、
第２のアサートされた信号を生成するための手段と、
前記第２のアサートされた信号と、前記グローバルワード線からの前記第１のアサートされた信号とを受け取ることに応答して、メモリセルのセットのうちの少なくとも１つにアクセスするために、ローカルワード線上で第３のアサートされた信号を生成するための手段と、
それぞれ、ビット線プログラミング信号のセットに基づいてビット線のセット上で少なくとも１つのプログラミング電圧を生成するための手段と、
前記第２のアサートされた信号を生成するために前記ビット線プログラミング信号の論理ＯＲ動作を行うための手段と
を備える、装置。
【請求項２２】
前記第３のアサートされた信号は、メモリセルの前記セットのうちの前記少なくとも１つをプログラミングするためにビット線の前記セットのうちの少なくとも１つにプログラミング電圧が印加されることを示す、請求項２１に記載の装置。
【請求項２３】
前記第３のアサートされた信号は、メモリセルの前記セットのうちの少なくとも１つの前記プログラミングを達成するように構成される、請求項２１に記載の装置。
【請求項２４】
メモリセルの前記セットのうちの少なくとも１つからのデータの読み出しを達成するように構成された第４のアサートされた信号を生成するための手段をさらに備え、前記第４のアサートされた信号は、第６のアサートされた信号と、前記グローバルワード線からの前記第５のアサートされた信号とに応答して生成される、請求項２１に記載の装置。
【請求項２５】
メモリセルの前記セットのうちの少なくとも１つは、ＥＦＵＳＥメモリセルとして構成される、請求項２１に記載の装置。
【請求項２６】
メモリセルの前記セットのうちの少なくとも１つは、アンチヒューズメモリセルとして構成される、請求項２１に記載の装置。
【請求項２７】
メモリセルの前記セットのうちの少なくとも１つは、少なくとも１つのコアデバイスを含む、請求項２１に記載の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
[0095]  本開示の前述の説明は、いかなる当業者も本開示を作成または使用することができるように提供される。本開示への様々な修正は当業者には容易に明らかとなり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。よって、本開示は、本明細書で説明される例に限定されることが意図されるものではなく、本明細書に開示される原理および新規の特徴と一致する最も広い範囲が付与されるべきものである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
メモリであって、
第１のグローバルワード線と、
ビット線の第１のセットと、
第１のローカルワード線と、
それぞれ、前記第１のローカルワード線に結合され、ビット線の前記第１のセットに結合された、メモリセルの第１のセットと、
第３のアサートされた信号と、前記グローバルワード線からの第２のアサートされた信号とを受け取ることに応答して、前記ローカルワード線上で第１のアサートされた信号を生成するように構成された第１のローカルワード線ドライバと
を備える、メモリ。
［Ｃ２］
前記第３のアサートされた信号は、それぞれ、メモリセルの前記第１のセットのうちの少なくとも１つをプログラミングするためにビット線の前記第１のセットのうちの少なくとも１つにプログラミング電圧が印加されることを示す、Ｃ１に記載のメモリ。
［Ｃ３］
前記第１のアサートされた信号は、メモリセルの前記第１のセットのうちの前記少なくとも１つの前記プログラミングを達成するように構成される、Ｃ１に記載のメモリ。
［Ｃ４］
それぞれ、ビット線プログラミング信号の第１のセットに基づいてビット線の前記第１のセット上でプログラミング電圧を印加するように構成されるビット線ドライバの第１のセットをさらに備える、Ｃ１に記載のメモリ。
［Ｃ５］
ビット線プログラミング信号の前記第１のセットのうちの少なくとも１つがアサートされることに応答して、前記第３のアサートされた信号を生成するように構成された多入力ＯＲゲートをさらに備える、Ｃ４に記載のメモリ。
［Ｃ６］
ビット線の前記第１のセットに結合されたセンス増幅器をさらに備え、前記第１のアサートされた信号は、前記センス増幅器によってメモリセルの前記第１のセットからのデータの読み出しを達成するように構成される、Ｃ１に記載のメモリ。
［Ｃ７］
それぞれ、ビット線の前記第１のセットに結合されたビット線ドライバの第１のセットをさらに備え、ビット線ドライバの前記第１のセットは、前記センス増幅器によってメモリセルの前記第１のセットからの前記データの前記読み出し中にトライステートされるように構成される、Ｃ６に記載のメモリ。
［Ｃ８］
メモリセルの前記第１のセットのうちの少なくとも１つは、ＥＦＵＳＥメモリセルとして構成される、Ｃ１に記載のメモリ。
［Ｃ９］
メモリセルの前記第１のセットのうちの少なくとも１つは、ビット線の前記第１のセットのうちの対応する１つと電圧レールとの間のトランジスタに直列に結合されるヒューズ素子を備える、Ｃ１に記載のメモリ。
［Ｃ１０］
メモリセルの前記第１のセットのうちの少なくとも１つは、アンチヒューズメモリセルとして構成される、Ｃ１に記載のメモリ。
［Ｃ１１］
メモリセルの前記第１のセットのうちの少なくとも１つは、少なくとも１つのコアデバイスを各々含む、Ｃ１に記載のメモリ。
［Ｃ１２］
第２のローカルワード線と、
ビット線の第２のセットと、
それぞれ、前記第２のローカルワード線に結合され、ビット線の前記第２のセットに結合された、メモリセルの第２のセットと、
前記第１のグローバルワード線からの前記第２のアサートされた信号と、第５のアサートされた信号とを受け取ることに応答して、前記第２のローカルワード線上で第４のアサートされた信号を生成するように構成された第２のローカルワード線ドライバと
をさらに備える、Ｃ１に記載のメモリ。
［Ｃ１３］
第２のグローバルワード線と、
第２のローカルワード線と、
それぞれ、前記第２のローカルワード線に結合され、ビット線の前記第１のセットに結合された、メモリセルの第２のセットと、
前記第３のアサートされた信号と、前記第２のグローバルワード線からの第５のアサートされた信号とを受け取ることに応答して、前記第２のローカルワード線上で第４のアサートされた信号を生成するように構成された第２のローカルワード線ドライバと
をさらに備える、Ｃ１に記載のメモリ。
［Ｃ１４］
前記第２のアサートされた信号を生成するように構成されたグローバルワード線ドライバを含むワード線デコーダをさらに備える、Ｃ１に記載のメモリ。
［Ｃ１５］
前記グローバルワード線ドライバは、
メモリセルの前記第１のセットのうちの少なくとも１つのプログラミングを達成するために第１の電圧で前記第２のアサートされた信号を生成することと、
メモリセルの前記第１のセットのうちの少なくとも１つからのデータの読み出しを達成するために第２の電圧で前記第２のアサートされた信号を生成することと、
を行うように構成される、Ｃ１４に記載のメモリ。
［Ｃ１６］
方法であって、
グローバルワード線上で第１のアサートされた信号を生成することと、
第２のアサートされた信号を生成することと、
第３のアサートされた信号と、前記グローバルワード線からの前記第２のアサートされた信号とを受け取ることに応答して、メモリセルのセットのうちの少なくとも１つにアクセスするために、ローカルワード線上で前記第３のアサートされた信号を生成することと
を備える、方法。
［Ｃ１７］
前記第３のアサートされた信号は、それぞれ、メモリセルの前記セットに結合されたビット線のセットのうちの少なくとも１つにプログラミング電圧が印加されることを示す、Ｃ１６に記載の方法。
［Ｃ１８］
前記第３のアサートされた信号は、メモリセルの前記セットのうちの前記少なくとも１つの前記プログラミングを達成するように構成される、Ｃ１６に記載の方法。
［Ｃ１９］
前記第３のアサートされた信号は、メモリセルの前記セットのうちの前記少なくとも１つからのデータの読み出しを達成するように構成される、Ｃ１６に記載の方法。
［Ｃ２０］
メモリセルの前記セットのうちの少なくとも１つは、ＥＦＵＳＥメモリセルとして構成される、Ｃ１６に記載の方法。
［Ｃ２１］
メモリセルの前記セットのうちの少なくとも１つは、アンチヒューズメモリセルとして構成される、Ｃ１６に記載の方法。
［Ｃ２２］
メモリセルの前記セットのうちの少なくとも１つは、少なくとも１つのコアデバイスを各々含む、Ｃ１６に記載の方法。
［Ｃ２３］
装置であって、
グローバルワード線上で第１のアサートされた信号を生成するための手段と、
第２のアサートされた信号を生成するための手段と、
第３のアサートされた信号と、前記グローバルワード線からの前記第２のアサートされた信号とを受け取ることに応答して、メモリセルのセットのうちの少なくとも１つにアクセスするために、ローカルワード線上で前記第３のアサートされた信号を生成するための手段と
を備える、装置。
［Ｃ２４］
前記第３のアサートされた信号は、メモリセルの前記セットのうちの前記少なくとも１つをプログラミングするためにビット線のセットのうちの少なくとも１つにプログラミング電圧が印加されることを示す、Ｃ２３に記載の装置。
［Ｃ２５］
前記第３のアサートされた信号は、メモリセルの前記セットのうちの少なくとも１つの前記プログラミングを達成するように構成される、Ｃ２３に記載の装置。
［Ｃ２６］
前記第３のアサートされた信号は、メモリセルの前記セットのうちの前記少なくとも１つからのデータの読み出しを達成するように構成される、Ｃ２３に記載の装置。
［Ｃ２７］
メモリセルの前記セットのうちの少なくとも１つは、ＥＦＵＳＥメモリセルとして構成される、Ｃ２３に記載の装置。
［Ｃ２８］
メモリセルの前記セットのうちの少なくとも１つは、アンチヒューズメモリセルとして構成される、Ｃ２３に記載の装置。
［Ｃ２９］
メモリセルの前記セットのうちの少なくとも１つは、少なくとも１つのコアデバイスを含む、Ｃ２３に記載の装置。
【国際調査報告】
2019510331.tif 000012
2019510331.tif 000013
2019510331.tif 000014