(57)【要約】  集積回路（ＩＣ）用の相互接続構造において自己整合垂直相互接続アクセス（ビア）を形成することが開示される。ビアと下部相互接続金属線の不整合を軽減または回避するために、ビアが相互接続構造内に製作され、下部相互接続金属線に自己整合する。この点に関して、下部金属線が誘電体層内に形成される。層間誘電体の上面よりも下の、下部金属線にリセスが形成される。層間誘電体よりも上および下部金属線のリセス内にストップ層が配設される。ストップ層は、ビアトンネルを下部金属線のリセス内に形成し（たとえば、エッチダウンし）、ビアトンネルを下部金属線に自己整合させるのを可能にする。次いで、リセス内に延びるビアトンネル内に導電性材料を堆積させて、下部金属線と相互接続された自己整合ビアを形成する。
2019509640.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）用の相互接続構造であって、
下部金属層であって、
上面を有する誘電体層内に配設された複数の下部金属線と、
前記誘電体層において前記誘電体層の前記上面よりも下に、前記複数の下部金属線のうちのある下部金属線に至るまでリセス距離にわたって配設された、リセス幅のリセス領域とを備える下部金属層と、
前記下部金属層よりも上に配設され、複数の上部金属線を備える上部金属層と、
前記下部金属層と前記上部金属層との間に配設され、前記ある下部金属線を前記複数の上部金属線のうちのある上部金属線と電気的に相互接続する、ビア開口幅の自己整合ビアであって、
前記ある下部金属線の前記それぞれのリセス領域内に延びて前記ある下部金属線に自己整合する前記自己整合ビアの第１のビア部分と、
前記ビア開口幅の前記リセス領域の外側に延びる前記自己整合ビアの第２のビア部分とを備える自己整合ビアとを備える相互接続構造。
【請求項２】
前記自己整合ビアの前記第２のビア部分は、前記リセス領域の前記リセス幅よりも大きい幅を有する、請求項１に記載の相互接続構造。
【請求項３】
前記複数の下部金属線は、前記ある下部金属線に隣接する、隣接する下部金属線をさらに備え、
前記相互接続構造は、前記誘電体層において前記誘電体層の前記上面よりも下に、前記隣接する下部金属線に至るまで前記リセス距離にわたって配設された隣接するリセス領域をさらに備える、請求項１に記載の相互接続構造。
【請求項４】
前記隣接するリセス領域は、前記誘電体層の前記上面よりも下の前記隣接する下部金属線の部分を前記リセス距離にわたって除去することによって形成される、請求項３に記載の相互接続構造。
【請求項５】
前記隣接する下部金属線の前記リセス距離は、前記複数の下部金属線の金属ピッチの少なくとも約２分の１である、請求項３に記載の相互接続構造。
【請求項６】
前記リセス領域は、前記誘電体層の前記上面よりも下の前記ある下部金属線の部分を前記リセス距離にわたって除去することによって形成される、請求項１に記載の相互接続構造。
【請求項７】
前記ある下部金属線の前記リセス距離は、前記複数の下部金属線の金属ピッチの少なくとも約２分の１である、請求項１に記載の相互接続構造。
【請求項８】
前記複数の下部金属線は、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、およびアルミニウム（Ａｌ）からなる群から選択される金属材料から形成される、請求項１に記載の相互接続構造。
【請求項９】
前記複数の下部金属線の金属ピッチは、５６ナノメートル（ｎｍ）以下である、請求項１に記載の相互接続構造。
【請求項１０】
前記複数の下部金属線の金属ピッチは、２８ナノメートル（ｎｍ）以下である、請求項１に記載の相互接続構造。
【請求項１１】
前記複数の下部金属線の金属ピッチは、５ナノメートル（ｎｍ）以下である、請求項１に記載の相互接続構造。
【請求項１２】
前記隣接するリセス領域内に配設されたストップ層をさらに備える、請求項３に記載の相互接続構造。
【請求項１３】
前記ストップ層はエッチストップ層を備える、請求項１２に記載の相互接続構造。
【請求項１４】
前記エッチストップ層は窒化アルミニウム（ＡｌＮ）から構成される、請求項１３に記載の相互接続構造。
【請求項１５】
前記エッチストップ層の厚さは、２ナノメートル（ｎｍ）以下である、請求項１３に記載の相互接続構造。
【請求項１６】
前記下部金属線と前記上部金属線との間に配設された第２の誘電体層をさらに備え、
前記自己整合ビアは、前記下部金属線と前記上部金属線との間において前記第２の誘電体層を貫通して配設される、請求項１に記載の相互接続構造。
【請求項１７】
ＩＣに組み込まれる、請求項１に記載の相互接続構造。
【請求項１８】
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、スマートフォン、タブレット、ファブレット、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、および自動車からなるグループから選択されるデバイスに組み込まれる、請求項１に記載の相互接続構造。
【請求項１９】
集積回路（ＩＣ）用の相互接続構造内に自己整合ビアを形成する方法であって、
上面を有する第１の誘電体層内に金属線ピッチの複数の下部金属線を形成するステップと、
前記複数の下部金属線のうちのある下部金属線において、前記第１の誘電体層の前記上面よりも下のリセス距離にわたる部分を除去して、前記ある下部金属線に隣接する底面を有するリセス幅のリセス領域を前記第１の誘電体層に形成するステップと、
前記第１の誘電体層の前記上面上および前記リセス領域の前記底面上にストップ層を配設するステップと、
前記ストップ層よりも上および前記リセス領域の内部に第２の誘電体層を配設するステップと、
前記リセス幅よりも大きいビア開口幅を有し、前記複数の下部金属線のうちの前記ある下部金属線に整合したビア開口を、前記第２の誘電体層において前記リセス領域の前記底面および前記ストップ層まで形成するステップと、
前記ビア開口と整合したトレンチ開口を形成するステップと、
前記ビア開口および前記トレンチ開口に導電性材料を前記リセス領域の前記底面まで充填して、前記トレンチ開口および前記ビア開口内に前記ある下部金属線に自己整合した自己整合ビアを形成し、それによって、前記自己整合ビアの第１のビア部分が、前記ある下部金属線の前記それぞれのリセス領域内に延びて前記ある下部金属線に自己整合し、前記自己整合ビアの第２のビア部分が、前記ビア開口幅の前記リセス領域の外側に延びるステップとを含む方法。
【請求項２０】
前記ビア開口および前記トレンチ開口を充填する前記ステップは、複数の上部金属線のうちのある上部金属線を前記トレンチ開口内に形成し、それによって、前記自己整合ビアが前記ある上部金属線と前記ある下部金属線を相互接続するステップをさらに含む、請求項１９に記載の方法。
【請求項２１】
前記ストップ層を配設する前記ステップは、前記第１の誘電体層の前記上面上および前記リセス領域の前記底面上にエッチストップ層を配設するステップを含む、請求項１９に記載の方法。
【請求項２２】
前記ビア開口を形成するステップは、前記ビア開口を前記第２の誘電体層を貫通して前記リセス領域の前記底面および前記エッチストップ層までエッチングするステップを含む、請求項２１に記載の方法。
【請求項２３】
前記ビア開口に整合した前記トレンチ開口を形成する前記ステップは、前記ビア開口に整合した前記トレンチ開口をエッチングするステップを含む、請求項１９に記載の方法。
【請求項２４】
前記第２の誘電体層内に前記ビア開口を形成する前に前記第２の誘電体層の上方にフォトレジスト層を形成するステップをさらに含む、請求項１９に記載の方法。
【請求項２５】
前記ビア開口に整合した前記トレンチ開口を形成する前に前記フォトレジスト層を除去するステップをさらに含む、請求項２４に記載の方法。
【請求項２６】
前記第２の誘電体層の上方に前記フォトレジスト層を形成する前に前記第２の誘電体層上に底面反射防止コーティング（ＢＡＲＣ）層を配設するステップをさらに含む、請求項２４に記載の方法。
【請求項２７】
前記ビア開口に整合した前記トレンチ開口を形成する前に前記ＢＡＲＣ層を除去するステップをさらに含む、請求項２６に記載の方法。
【請求項２８】
前記ビア開口を形成した後に前記リセス領域における前記ストップ層を除去するステップをさらに含む、請求項１９に記載の方法。
【請求項２９】
デュアルダマシンプロセスを介して前記ビア開口および前記トレンチ開口を充填するステップをさらに含む、請求項１９に記載の方法。
【請求項３０】
前記第２の誘電体層を配設するステップは、前記リセス領域の前記底面に対して前記第２の誘電体層を配設するステップをさらに含む、請求項１９に記載の方法。
【請求項３１】
前記ある下部金属線に隣接する、前記複数の下部金属線のうちの隣接する下部金属線において、前記第１の誘電体層の前記上面よりも下の隣接するリセス距離にわたる部分を除去して、前記隣接する下部金属線に隣接する底面を有する隣接するリセス幅の隣接するリセス領域を前記第１の誘電体層に形成するステップをさらに含む、請求項１９に記載の方法。
【請求項３２】
前記隣接するリセス領域の前記底面上に前記ストップ層を配設するステップをさらに含む、請求項３１に記載の方法。
【請求項３３】
前記第２の誘電体層を前記隣接するリセス領域の内部に配設するステップをさらに含む、請求項３１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権出願
本出願は、内容全体が参照により本明細書に組み込まれている、２０１６年３月２１日に出願された「ＦＯＲＭＩＮＧ  ＳＥＬＦ−ＡＬＩＧＮＥＤ  ＶＥＲＴＩＣＡＬ  ＩＮＴＥＲＣＯＮＮＥＣＴ  ＡＣＣＥＳＳＥＳ  （ＶＩＡｓ）  ＩＮ  ＩＮＴＥＲＣＯＮＮＥＣＴ  ＳＴＲＵＣＴＵＲＥＳ  ＦＯＲ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴＳ  （ＩＣｓ）」という名称の米国仮特許出願第６２／３１０，９５１号の優先権を主張する。
【０００２】
本出願はまた、内容全体が参照により本明細書に組み込まれている、２０１６年８月５日に出願された「ＦＯＲＭＩＮＧ  ＳＥＬＦ−ＡＬＩＧＮＥＤ  ＶＥＲＴＩＣＡＬ  ＩＮＴＥＲＣＯＮＮＥＣＴ  ＡＣＣＥＳＳＥＳ  （ＶＩＡｓ）  ＩＮ  ＩＮＴＥＲＣＯＮＮＥＣＴ  ＳＴＲＵＣＴＵＲＥＳ  ＦＯＲ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴＳ  （ＩＣｓ）」という名称の米国特許出願第１５／２２９，５３５号の優先権を主張する。
【０００３】
本開示の技術は概して、集積回路（ＩＣ）に形成された金属相互接続構造に関し、より詳細には、金属相互接続構造における金属線間に相互接続部を形成するために金属相互接続構造内に垂直相互接続アクセス（ビア）を形成することに関する。
【背景技術】
【０００４】
現行の集積回路（ＩＣ）の半導体製作は、基板（ＦＥＯＬ）工程、中間（ＭＯＬ）工程、および／または配線（ＢＥＯＬ）工程を含む場合がある。ＦＥＯＬ工程は、ウェハ準備、分離、ウェル形成、ゲートパターニング、スペーサ、拡張、およびソース／ドレイン注入、シリサイド形成などを含むことがある。ＭＯＬ工程および／またはＢＥＯＬ工程は、ゲート接点形成およびＩＣの様々な層間の相互接続を含んでもよい。ＢＥＯＬ工程は、ＦＥＯＬ工程およびＭＯＬ工程中に作製された半導体デバイスを相互接続するための一連のウェハ加工ステップも含む。半導体製作における従来のＢＥＯＬ工程は、銅（Ｃｕ）相互接続部および低誘電率（低ｋ）層間誘電体（ＩＬＤ）を使用して信号遅延、クロストーク、および電力散逸を低減させる。このようなＣｕ相互接続部は、デュアルダマシンプロセスによって作製することができ、金属線構造の形で設けられた垂直相互接続アクセス（ビア）およびトレンチ構造を備える。金属線構造は、金属レベルまたは金属層とも呼ばれる所与の相互接続レベル内で信号を分散させる。ビアは、互いに隣接する金属層間で信号を送信する相互接続部である。
【０００５】
この点に関して、図１Ａは、半導体ダイ１０２に設けることができる相互接続構造１００の上面図を示す。図１Ｂは、図１Ａにおける相互接続構造１００のＡ１−Ａ１線に沿った側断面図を示す。相互接続構造１００は、ビアＶＸを使用してそれぞれの上部金属層ＭＬＸ＋１および下部金属層ＭＬＸ内の互いに隣接する上部金属線ＭＸ＋１と下部金属線ＭＸとの間に相互接続部を形成する。符号「Ｘ＋１」は、この例では、上部金属層ＭＬＸ＋１および上部金属線ＭＸ＋１が下部金属層ＭＬＸおよび下部金属線ＭＸの真上に、下部金属層ＭＬＸおよび下部金属線ＭＸに隣接して配設されることを示す。ビアＶＸは、デュアルダマシンプロセスを使用して製作されてもよく、ＩＬＤ１０４および上部金属層ＭＬＸ＋１が最初に、堆積され、リソグラフィを使用してパターニングされる。上部金属線ＭＸ＋１およびビアＶＸは、エッチングおよび金属堆積の結果として作製される。したがって、ビアＶＸは、図１Ａおよび図１Ｂに示すように、製作プロセスの一部として相互接続構造１００の上部金属層ＭＬＸ＋１に整合する。ビアＶＸは、下部金属線ＭＸからずれており、それによってビアＶＸのビア抵抗が大きくなる。ビアＶＸが下部金属線ＭＸからずれていると、また、ビアＶＸはまた、隣接する下部金属線ＭＸ（Ｎ）からビア金属間短絡距離Ｓだけ離れた位置に配置される。しかし、下部金属線ＭＸ、ＭＸ（Ｎ）同士の間のＩＬＤ１０４は、下部金属線ＭＸ（Ｎ）とビアＶＸとを分離して下部金属線ＭＸ、ＭＸ（Ｎ）間の電気的短絡（すなわち、ビア金属間短絡）を回避する。下部金属線ＭＸへのビアＶＸの整合は、製作プロセスの変化に基づいて変化する。
【０００６】
図１Ａおよび図１Ｂにおける半導体ダイ１０２内の金属ピッチＰのサイズがスケールダウンされた場合、その結果相互接続構造１００の金属ピッチＰも小さくなる。しかし、相互接続構造１００の金属ピッチＰが小さくされると、下部金属線ＭＸに対するビアＶＸの不整合が顕著になる可能性があり、したがって、ビアＶＸ抵抗が大きくなる。ビアＶＸ抵抗が大きくなると、金属線ＭＸ、ＭＸ＋１間の信号遅延が延びる。さらに、相互接続構造１００の金属ピッチＰを小さくすると、ビアＶＸと隣接する金属線ＭＸ（Ｎ）との間のビア金属間短絡距離Ｓがさらに短くなる場合がある。ビア金属間短絡距離Ｓが短くなると、ＩＬＤ１０４が破損して、下部金属線ＭＸ、ＭＸ（Ｎ）間に電気的短絡が生じることがある。このことは、図１Ａおよび図１Ｂにおける相互接続構造１００のサブ３０ナノメートル（ｎｍ）金属ピッチＰの場合に特に当てはまることがある。しかし、半導体デバイスにおけるデバイスサイズを引き続きスケールダウンし、しかも相互接続抵抗がより小さく、ビア金属間短絡を回避するためにビアと金属線とが十分に分離された相互接続構造を実現することが要求されており、かつそうする必要がある。
【発明の概要】
【課題を解決するための手段】
【０００７】
本開示の態様は、集積回路（ＩＣ）用の相互接続構造内に自己整合垂直相互接続アクセス（ビア）を形成することを含む。このような相互接続構造は、ビアによって相互接続された各層内に配設され、半導体ダイ内の下部アクティブ半導体領域における半導体デバイスとの相互接続部を形成する金属線を備える。下部相互接続金属線に対するビアの不整合は、結果としてビア抵抗およびビアにおける信号遅延に影響を与える。ビアの不整合は、隣接する金属線とのビア金属間短絡を生じさせることがある。本明細書で開示する態様は、下部相互接続金属線と相互接続するビアの不整合を軽減または回避するために、相互接続構造内に製作されたビアを下部相互接続金属線に自己整合させるのを可能にする。この点に関して、本明細書で開示するいくつかの態様では、下部金属線は、層間誘電体（ＩＬＤ）層内に形成される。層間誘電体層の上面よりも下の、下部金属線にリセスが形成される。層間誘電体層よりも上および下部金属線のリセス内にストップ層が配設される。ストップ層は、ビアトンネルを下部金属線のリセス内に形成する（たとえば、エッチダウンする）のを可能にし、ビアトンネルを下部金属線に自己整合させる。言い換えれば、リセスは、ビアトンネルを配設し下部金属線に整合させるのを可能にして、製作時にビアを下部金属線に自己整合させるのを可能にする。次いで、リセス内に延びるビアトンネル内に導電性材料を堆積させて、下部金属線と相互接続された自己整合ビアを形成する。
【０００８】
別の態様では、下部金属層のリセスよりも大きい幅を有するビアトンネルを形成することが望ましい場合がある。たとえば、自己整合ビアは、自己整合ビアの第１のビア部分が、下部金属線のそれぞれのリセス領域内に延びて下部金属線に自己整合し、一方、自己整合ビアの第２のビア部分が、リセス領域の外側に延びるように、ビア開口内に形成することができる。これによって、ビアトンネルがリセスと完全に重なり合ってビアを下部金属線に完全に自己整合させるのを可能にしつつ、ビアランディングプロセスマージンを緩和することが可能になる。さらに、別の態様では、ビアに隣接する下部金属線にもリセスを形成し、隣接する下部金属線とビアとの間の距離を長くしてビア金属間短絡の危険性を低くする。たとえば、ビアトンネルの幅が下部金属層におけるビアトンネルのリセスよりも大きい場合、リセスよりも上のビアの幅は、リセスの幅を越えて隣接する下部金属線の方へ延びる。隣接する下部金属線にリセスを設けることによって、ビアと隣接する下部金属線との間の距離が長くなる。これによって、相互接続構造の金属線ピッチをさらに小さくし、しかもビア金属間短絡を回避することが可能になる場合がある。
【０００９】
この点に関して、一態様では、ＩＣ用の相互接続構造が提供される。この相互接続構造は、下部金属層を備える。下部金属層は、上面を有する誘電体層内に配設された複数の下部金属線を備える。下部金属層は、誘電体層において誘電体層の上面よりも下に、複数の下部金属線のうちのある下部金属線に至るまでリセス距離にわたって配設された、リセス幅のリセス領域も備える。相互接続構造は、下部金属層よりも上に配設され、複数の上部金属線を備える上部金属層も備える。相互接続構造は、下部金属層と上部金属層との間に配設され、上記のある下部金属線を複数の上部金属線のうちのある上部金属線と電気的に相互接続する、ビア開口幅の自己整合ビアも備える。自己整合ビアは、上記のある下部金属線のそれぞれのリセス領域内に延びて上記のある下部金属線に自己整合する自己整合ビアの第１のビア部分を備える。自己整合ビアは、ビア開口幅のリセス領域の外側に延びる自己整合ビアの第２のビア部分も備える。
【００１０】
別の態様では、ＩＣ用の相互接続構造が提供される。この相互接続構造は、ＩＣにおける下部電気的相互接続部を設けるための手段を備える。この相互接続構造は、ＩＣにおける上部電気的相互接続部を設けるための手段も備える。相互接続構造は、下部電気的相互接続部を設けるための手段と上部電気的相互接続部を設けるための手段を誘電的に分離するための手段も備える。相互接続構造は、下部電気的相互接続部を設けるための手段にリセス幅のリセス領域を設けるための手段も備える。相互接続構造は、下部電気的相互接続部を設けるための手段と上部電気的相互接続部を設けるための手段との間にリセス領域を設けるための手段内に延びる第１のビア部分と、リセス幅よりも大きいビア開口幅を有するリセス領域を設けるための手段の外側に延びる第２のビア部分とを設けるための自己整合手段も備える。
【００１１】
別の態様では、ＩＣ用の相互接続構造内に自己整合ビアを形成する方法が提供される。この方法は、上面を有する第１の誘電体層内に金属線ピッチの複数の下部金属線を形成するステップを含む。この方法は、複数の下部金属線のうちのある下部金属線において、第１の誘電体層の上面よりも下のリセス距離にわたる部分を除去して、上記のある下部金属線に隣接する底面を有するリセス幅のリセス領域を第１の誘電体層に形成するステップも含む。この方法は、第１の誘電体層の上面上およびリセス領域の底面上にストップ層を配設するステップも含む。この方法は、ストップ層よりも上およびリセス領域の内部に第２の誘電体層を配設するステップも含む。この方法は、リセス幅よりも大きいビア開口幅を有し、複数の下部金属線のうちの上記のある下部金属線に整合したビア開口を、第２の誘電体層においてリセス領域の底面およびストップ層まで形成するステップも含む。この方法は、ビア開口およびトレンチ開口に導電性材料をリセス領域の底面まで充填して、トレンチ開口およびビア開口内に上記のある下部金属線に自己整合した自己整合ビアを形成し、それによって、自己整合ビアの第１のビア部分が、上記のある下部金属線のそれぞれのリセス領域内に延びて上記のある下部金属線に自己整合し、自己整合ビアの第２のビア部分が、ビア開口幅のリセス領域の外側に延びるステップも含む。
【図面の簡単な説明】
【００１２】
【図１Ａ】集積回路（ＩＣ）用の半導体ダイの相互接続構造において下部金属線と上部金属線を相互接続する不整合垂直相互接続アクセス（ビア）の上面図である。
【図１Ｂ】集積回路（ＩＣ）用の半導体ダイの相互接続構造において下部金属線と上部金属層を相互接続する不整合垂直相互接続アクセス（ビア）の側断面図である。
【図２Ａ】半導体ダイの第１の誘電体層内のリセス領域内に形成され、下部金属線に整合しかつ下部金属線と相互接続され、下部金属線と上部金属線を相互接続する自己整合ビアを含む相互接続構造の上面図である。
【図２Ｂ】半導体ダイの第１の誘電体層内のリセス領域内に形成され、下部金属線に整合しかつ下部金属線と相互接続され、下部金属線と上部金属線を相互接続する自己整合ビアを含む相互接続構造の側断面図である。
【図３Ａ】図２Ａおよび図２Ｂにおける相互接続構造の下部金属線に整合して上部金属線と下部金属線を相互接続する自己整合ビアを製作する例示的なプロセスを示すフローチャートである。
【図３Ｂ】図２Ａおよび図２Ｂにおける相互接続構造の下部金属線に整合して上部金属線と下部金属線を相互接続する自己整合ビアを製作する例示的なプロセスを示すフローチャートである。
【図４Ａ】ＩＣ内の相互接続構造用の半導体ダイの第１の誘電体層内に所望の金属線ピッチにおける金属線用のトレンチをパターニングする製作プロセスの上面図である。
【図４Ｂ】ＩＣ内の相互接続構造用の半導体ダイの第１の誘電体層内に所望の金属線ピッチにおける金属線用のトレンチをパターニングする製作プロセスの側断面図である。
【図５Ａ】図４Ａおよび図４Ｂにおける半導体ダイの第１の誘電体層において、パターニングされたトレンチを充填して下部金属線を形成する製作プロセスの上面図である。
【図５Ｂ】図４Ａおよび図４Ｂにおける半導体ダイの第１の誘電体層において、パターニングされたトレンチを充填して下部金属線を形成する製作プロセスの側断面図である。
【図６Ａ】図５Ａおよび図５Ｂにおける半導体ダイ内の下部金属線にリセス領域を形成する製作プロセスの上面図である。
【図６Ｂ】図５Ａおよび図５Ｂにおける半導体ダイ内の下部金属線にリセス領域を形成する製作プロセスの側断面図である。
【図７Ａ】図６Ａおよび図６Ｂにおける半導体ダイにおける第１の誘電体層の上面上および下部金属線内のリセス領域内にストップ層を配設する製作プロセスの上面図である。
【図７Ｂ】図６Ａおよび図６Ｂにおける半導体ダイにおける第１の誘電体層の上面上および下部金属線内のリセス領域内にストップ層を配設する製作プロセスの側断面図である。
【図８Ａ】図７Ａおよび図７Ｂにおけるストップ層上に第２の誘電体層を配設し、第２の誘電体層上にハードマスクを配設する製作プロセスの上面図である。
【図８Ｂ】図７Ａおよび図７Ｂにおけるストップ層上に第２の誘電体層を配設し、第２の誘電体層上にハードマスクを配設する製作プロセスの側断面図である。
【図９Ａ】場合によっては、図８Ａおよび図８Ｂにおけるハードマスク上に底面反射防止コーティング（ＢＡＲＣ）層を配設し、フォトレジスト層を配設し、その後、フォトレジスト層のビア開口の自己整合ビアパターニングを行う製作プロセスの上面図である。
【図９Ｂ】場合によっては、図８Ａおよび図８Ｂにおけるハードマスク上に底面反射防止コーティング（ＢＡＲＣ）層を配設し、フォトレジスト層を配設し、その後、フォトレジスト層のビア開口の自己整合ビアパターニングを行う製作プロセスの側断面図である。
【図１０Ａ】図９Ａおよび図９Ｂにおけるフォトレジスト層のビア開口をリセス領域の底面までエッチングする製作プロセスの上面図である。
【図１０Ｂ】図９Ａおよび図９Ｂにおけるフォトレジスト層のビア開口をリセス領域の底面までエッチングする製作プロセスの側断面図である。
【図１１Ａ】図１０Ａおよび図１０Ｂにおける半導体ダイにおいて、ストップ層をエッチングしてフォトレジスト層およびＢＡＲＣ層を除去し、ビア開口に整合したトレンチ開口を形成する製作プロセスの上面図である。
【図１１Ｂ】図１０Ａおよび図１０Ｂにおける半導体ダイにおいて、ストップ層をエッチングしてフォトレジスト層およびＢＡＲＣ層を除去し、ビア開口に整合したトレンチ開口を形成する製作プロセスの側断面図である。
【図１２Ａ】図１１Ａおよび図１１Ｂにおける半導体ダイのビア開口およびトレンチ開口内に導電性材料を配設して自己整合ビアを形成し、それによって、上部金属線および下部金属線が、上部金属線と下部金属線を相互接続する自己整合ビアに整合する製作プロセスの上面図である。
【図１２Ｂ】図１１Ａおよび図１１Ｂにおける半導体ダイのビア開口およびトレンチ開口内に導電性材料を配設して自己整合ビアを形成し、それによって、上部金属線および下部金属線が、上部金属線と下部金属線を相互接続する自己整合ビアに整合する製作プロセスの側断面図である。
【図１３】複数の金属層内に配設された金属線を含み、かつ下部金属線に整合し、下部金属線と上部金属線を相互接続して相互接続部をＩＣ内に形成する自己整合ビアを含む、相互接続構造を含むＩＣを含むことができ、相互接続構造が、限定はしないが、図２Ａおよび図２Ｂにおける相互接続構造を含む、例示的なプロセッサベースシステムのブロック図である。
【発明を実施するための形態】
【００１３】
次に図面を参照して、本開示のいくつかの例示的な態様について説明する。「例示的」という単語は、本明細書では「例、事例、または例示としての働きをすること」を意味するために使用される。本明細書で「例示的」と記載されている任意の態様は、必ずしも他の態様よりも好ましいまたは有利であると解釈されるべきではない。
【００１４】
本開示の態様は、集積回路（ＩＣ）用の相互接続構造内に自己整合垂直相互接続アクセス（ビア）を形成することを含む。このような相互接続構造は、ビアによって相互接続された各層内に配設され、半導体ダイ内の下部アクティブ半導体領域における半導体デバイスとの相互接続部を形成する金属線を備える。下部相互接続金属線に対するビアの不整合は、結果としてビア抵抗およびビアにおける信号遅延に影響を与える。ビアの不整合は、隣接する金属線とのビア金属間短絡を生じさせることがある。本明細書で開示する態様は、下部相互接続金属線と相互接続するビアの不整合を軽減または回避するために、相互接続構造内に製作されたビアを下部相互接続金属線に自己整合させるのを可能にする。この点に関して、本明細書で開示するいくつかの態様では、下部金属線は、層間誘電体（ＩＬＤ）層内に形成される。層間誘電体層の上面よりも下の、下部金属線にリセスが形成される。層間誘電体層よりも上および下部金属線のリセス内にストップ層が配設される。ストップ層は、ビアトンネルを下部金属線のリセス内に形成し（たとえば、エッチダウンし）、ビアトンネルを下部金属線に自己整合させるのを可能にする。言い換えれば、リセスは、ビアトンネルを配設し下部金属線と整合させるのを可能にして、製作時にビアを下部金属線に自己整合させるのを可能にする。次いで、リセスまで延びるビアトンネル内に導電性材料を堆積させて、下部金属線と相互接続された自己整合ビアを形成する。
【００１５】
別の態様では、ビアトンネルを下部金属層のリセスよりも大きい幅を有するように形成することが望ましい場合がある。たとえば、自己整合ビアは、自己整合ビアの第１のビア部分が、下部金属線のそれぞれのリセス領域まで延びて下部金属線に自己整合し、一方、自己整合ビアの第２のビア部分が、リセス領域の外側に延びるように、ビア開口内に形成することができる。これによって、ビアトンネルがリセスと完全に重なり合ってビアを下部金属線に完全に自己整合させるのを可能にしつつ、ビアランディングプロセスマージンを緩和することが可能になる。さらに、別の態様では、ビアに隣接する下部金属線にもリセスを形成し、隣接する下部金属線とビアとの間の距離を長くしてビア金属間短絡の危険性を低くする。たとえば、ビアトンネルの幅が下部金属層におけるビアトンネルのリセスよりも大きい場合、リセスよりも上のビアの幅は、リセスの幅を越えて隣接する下部金属線の方へ延びる。隣接する下部金属線にリセスを設けることによって、ビアと隣接する下部金属線との間の距離が長くなる。これによって、相互接続構造の金属線ピッチをさらに小さくし、しかもビア金属間短絡を回避することが可能になる場合がある。
【００１６】
この点に関して、図２Ａおよび図２Ｂはそれぞれ、ＩＣ用の相互接続部を設けるための自己整合ビアを含む例示的な相互接続構造２００の上面図および側断面図である。相互接続構造２００は、ＩＣ２０４に含めることができる半導体ダイ２０２（図２Ａに示されている）内に設けられる。相互接続構造２００は従来、基板（ＦＥＯＬ）工程の一部として製作された基板２０６およびアクティブ半導体領域の上方に設けられる。基板２０６は、例としてバルク基板であっても、あるいはセミコンダクタオンインシュレータ（ＳＯＩ）基板であってもよい。基板２０６は、非限定的な例としてシリコン（Ｓｉ）またはシリコンゲルマニウム（ＳｉＧｅ）などの半導体材料から形成されてもよい。
【００１７】
相互接続構造２００は、自己整合ビア（ＶＸ）２１２（１）、２１２（２）によって相互接続された一連の下部金属線（ＭＸ）２０８（１）、２０８（２）（「下部金属線２０８（１）、２０８（２）」）および上部金属線（ＭＸ＋１）２１０（１）、２１０（２）（「上部金属線２１０（１）、２１０（２）」）を含む。ビア２１２（１）、２１２（２）は、相互接続構造２００の層同士を電気的に接続する電気相互接続構造である。ビア２１２（１）、２１２（２）は、非制限的な例としてスルーシリコンビア（ＴＳＶ）であってもよい。下部金属線（ＭＸ）２０８（１）、２０８（２）および上部金属線（ＭＸ＋１）２１０（１）、２１０（２）は、ＩＣ２０４内の各要素を結合できるように相互接続構造２００内に電気的相互接続部を設けるための手段である。下部金属線２０８（１）および隣接する下部金属線２０８（２）ならびに上部金属線２１０（１）、２１０（２）は、互いに金属ピッチＰを有する。金属ピッチＰは、相互接続構造２００では５６ナノメートル（ｎｍ）、一例として２８ｎｍであってもよい。金属ピッチＰは、ＩＣ２０４内の次のノードへの技術スケーリングの結果として小さくされる場合もある。この例では、上部金属線２１０（１）、２１０（２）の下方に位置する下部金属線２０８（１）および隣接する下部金属線２０８（２）が設けられる。「上部」によって、上部金属線２１０（１）、２１０（２）が下部金属線２０８（１）および隣接する下部金属線２０８（２）を含む金属層よりも上の金属層内に配設されることを意味する。このことは、上部金属線２１０（１）に沿ったＡ２−Ａ２線に沿った図２Ａにおける相互接続構造２００の側断面図である図２Ｂにより詳細に示されている。図２Ｂに示すように、下部金属線２０８（１）および隣接する下部金属線２０８（２）は、第１の下部金属層ＭＬＸ内に設けられる。上部金属線２１０（１）、２１０（２）は、第１の下部金属層ＭＬＸよりも上に配設された第２の上部金属層ＭＬＸ＋１内に設けられる。図２Ａおよび図２Ｂにおける相互接続構造２００は２つの金属層ＭＬＸ、ＭＬＸ＋１しか示していないが、相互接続構造２００は、上部金属層ＭＬＸ＋１よりも上ならびに／あるいは下部金属層ＭＬＸよりも下に配設された金属線を含む追加の金属層を有することができることに留意されたい。
【００１８】
自己整合ビア２１２（１）、２１２（２）は、下部金属線２０８（１）および隣接する下部金属線２０８（２）とそれぞれの上部金属線２１０（１）、２１０（２）を相互接続するために相互接続構造２００内に設けられる。以下でより詳細に説明するように、相互接続構造２００は、自己整合ビア２１２（１）、２１２（２）がそのそれぞれの下部金属線２０８（１）、２０８（２）と上部金属線２１０（１）、２１０（２）の両方に自己整合するように製作される。自己整合ビア２１２（１）、２１２（２）がそのそれぞれの上部金属線２１０（１）、２１０（２）に整合することによって、それぞれの上部金属線２１０（１）、２１０（２）に対して不整合ビアを設ける場合とは対照的に、相互接続構造２００の抵抗が小さくなり、信号遅延が短くなる。しかし、以下でより詳細に説明するように、自己整合ビア２１２（１）、２１２（２）は、そのそれぞれの下部金属線２０８（１）、２０８（２）にも自己整合する。自己整合ビア２１２（１）、２１２（２）をそのそれぞれの下部金属線２０８（１）、２０８（２）にも自己整合させることによって、それぞれの下部金属線２０８（１）、２０８（２）に対して不整合ビアを設ける場合とは対照的に、相互接続構造２００の抵抗が小さくなり、信号遅延が短くなる。また、自己整合ビア２１２（１）、２１２（２）をそのそれぞれの下部金属線２０８（１）、２０８（２）にも自己整合させることによって、不整合問題に起因して自己整合ビア２１２（１）、２１２（２）が隣接する下部金属線２０８（１）、２０８（２）との間でビア金属間短絡が生じるほど近い位置に製作される危険性が低くなる。
【００１９】
図２Ｂにおける相互接続構造２００の断面図は、自己整合ビア２１２（１）がそのそれぞれの下部金属線２０８（１）および上部金属線２１０（１）に自己整合するためにどのように製作されるかをより詳細に示す。図２Ｂにおける自己整合ビア２１２（１）の説明は、自己整合ビア２１２（２）にも当てはまる。自己整合ビア２１２（１）を下部金属線２０８（１）に自己整合させるために、自己整合ビア２１２（１）は、下部金属層ＭＬＸ内のそれぞれの第１の誘電体層２１８（１）におけるリセス領域２１６（１）内に形成される。この例における第１の誘電体層２１８（１）は、たとえば非限定的な例として誘電率（ｋ値）が約３．０よりも低い低ｋ誘電体層である層間誘電体（ＩＬＤ）層である。以下でより詳細に説明するように、リセス領域２１６（１）は、第１の誘電体層２１８（１）の上面２２０よりも下の下部金属線２０８（１）の部分をリセス距離Ｄ１にわたって除去することによってあらかじめ形成されている。次いで、第１の誘電体層２１８（１）の上面２２０上に幅Ｗ１のストップ層２２２が配設された。ストップ層２２２はまた、リセス領域２１６（１）においてリセス領域２１６（１）の底面２２６（１）上に配設され、下部金属線２０８（１）に隣接するリセス領域２１６（１）にストップを形成する。たとえば、ストップ層２２２は、リセス領域２１６（１）内にエッチストップを形成するエッチストップ層であってもよい。上部金属層ＭＬＸ＋１内のストップ層２２２よりも上に第２の誘電体層２１８（２）が配設される。その後、第２の誘電体層２１８（２）をストップ層２２２まで除去することによってビア開口幅Ｗ２のビア開口２２４（１）が形成され、さらにリセス領域２１６（１）の底面２２６（１）まで除去することによってビア開口２２４（１）を下部金属線２０８（１）に自己整合させる。このようにして、次いで、下部金属線２０８（１）に整合したビア開口２２４（１）内に導電性材料を配設して、下部金属線２０８（１）に自己整合しかつ下部金属線２０８（１）と相互接続された自己整合ビア２１２（１）を形成する。
【００２０】
引き続き図２Ｂを参照すると、自己整合ビア２１２（１）は上部金属線２１０（１）にも自己整合する。以下でより詳細に説明するように、ビア開口２２４（１）より上の上部金属線２１０（１）にトレンチ２２８（１）をビア開口２２４（１）に整合するように設けることによって、自己整合ビア２１２（１）と上部金属線２１０（１）との整合部が形成される。その後、トレンチ２２８（１）とビア開口２２４（１）の両方に導電性材料を配設することによって、自己整合ビア２１２（１）が、上部金属線２１０（１）にも自己整合するように形成される。
【００２１】
したがって、下部金属線２０８（１）と上部金属線２１０（１）の両方に整合したビア開口２２４（１）内に形成された自己整合ビア２１２（１）はまた、下部金属線２０８（１）と上部金属線２１０（１）の両方に自己整合し、かつその両方と相互接続される。下部金属線２０８（１）の製作プロセスの一部として下部金属線２０８（１）に自己整合することができる自己整合ビア２１２（１）を設けることは、ビア抵抗の受け入れられない増大およびそれによる信号遅延の受け入れられない延長、ならびにビア金属間短絡の危険性を回避するうえでますます重要になり得る。リセス領域２１６（１）を設けてビア開口２２４（１）を整合させ自己整合ビア２１２（１）を自己整合させると、より厳密に自己整合ビア２１２（１）を制御し下部金属線２０８（１）に整合させることができる。ビアを金属線に整合させることは、相互接続金属線が隣接する金属線のより近くに配置され、ビアＶＸの不整合によってビア金属間短絡が生じることがある、たとえば５ｎｍ以下などの小さい金属ピッチＰにおいて特に重要であり得る。
【００２２】
下部金属線２０８（１）および隣接する下部金属線２０８（２）ならびに上部金属線２１０（１）、２１０（２）は、限定はしないが、銅（Ｃｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、アルミニウム（Ａｌ）、またはそれらのハイブリッドもしくは合金を含む任意の所望の導電性材料から作られてもよい。しかし、たとえばコバルト（Ｃｏ）、ルテニウム（Ｒｕ）、およびアルミニウム（Ａｌ）などの非銅（Ｃｕ）金属は、エッチバックがより容易な材料であり、自己整合ビア２１２（１）、２１２（２）および自己整合ビア２１２（１）、２１２（２）と相互接続されかつ自己整合ビア２１２（１）、２１２（２）に整合したそれぞれの上部金属線２１０（１）、２１０（２）の部分を形成する製作プロセスの一部として高アスペクト比ビア開口２２４（１）およびトレンチ２２８（１）内によりうまく充填することができるので、これらの材料を使用すると有利である場合がある。
【００２３】
さらに、図２Ｂに示すように、この例では、ビア開口２２４（１）のビア開口幅Ｗ２をリセス領域２１６（１）、２１６（２）のリセス幅Ｗ３よりも大きくなるように形成することができる。このようにして、自己整合ビア２１２（１）は、リセス領域２１６（１）のリセス幅Ｗ３を越えてその外側に延びるように設けることができる。自己整合ビア２１２（１）の第１のビア部分２３０（１）が、下部金属線２０８（１）のリセス領域２１６（１）内に延びて下部金属線２０８（１）を上部金属線２１０（１）と電気的に相互接続する。自己整合ビア２１２（１）の第２のビア部分２３０（２）がリセス領域２１６（１）の外側に延びている。この構造では、自己整合ビア２１２（１）を下部金属線２０８（１）の上面に接触することができるようにリセス領域２１６（１）内に完全に配設するためのより大きい公差が得られるので、製作プロセスにおいて生じる場合があるばらつきを考慮した場合に、下部金属線２０８（１）への自己整合ビア２１２（１）の整合を改善するのを可能にすることができる。したがって、自己整合ビア２１２（１）をリセス領域２１６（１）内に配設する製作プロセスが緩和される場合がある。しかし、ビア開口２２４（１）をリセス領域２１６（１）のリセス幅Ｗ３を越えてビア開口幅Ｗ２まで延ばすと、リセス領域２１６（１）内に形成される自己整合ビア２１２（１）が隣接する下部金属線２０８（２）のより近くに配置されることがある。この場合、自己整合ビア２１２（１）と隣接する下部金属線２０８（２）との間にビア金属間短絡が生じる恐れがある。
【００２４】
この点に関して、図２Ｂにさらに示すように、この例では、自己整合ビア２１２（１）と隣接する下部金属線２０８（２）の間にビア金属間短絡が生じる危険性を低下させるために、下部金属線２０８（１）に隣接する隣接する下部金属線２０８（２）に、隣接するリセス領域２１６（２）が形成される。図２Ｂに示すように、隣接する下部金属線２０８（２）に隣接するリセス領域２１６（２）を設けると、自己整合ビア２１２（１）と隣接する下部金属線２０８（２）との間の距離Ｄ２が、隣接する下部金属線２０８（２）に隣接するリセス領域２１６（２）を形成しない場合よりも大きくなる。たとえば、隣接するリセス領域２１６（２）のリセス幅Ｗ３は、この例ではリセス領域２１６（１）のリセス幅Ｗ３と同じであるが、このようなことは必須ではない。これは、相互接続構造２００などの相互接続構造における金属ピッチＰを、たとえば５ｎｍ技術ノードよりもスケールダウンするうえで特に重要である場合がある。５ｎｍ技術ノードでは、相互接続金属線が隣接する金属線のより近くに配置され、ビアのわずかな不整合によってビア金属間短絡が生じることがある。これによって、ビア金属間短絡の恐れなしに相互接続構造２００の金属線ピッチＰをさらに小さくすることが可能になることがある。自己整合ビア２１２（１）と隣接する下部金属線２０８（２）との間の横方向距離Ｓ１は、もはやビア金属間短絡に対する自己整合ビア２１２（１）と隣接する下部金属線２０８（２）との間の調整距離ではなくなる。隣接する下部金属線２０８（２）に隣接するリセス領域２１６（２）を設けると、製作プロセスの間ビア開口２２４（１）のランディング整合マージンを緩和することが可能になる場合がある。図３Ａおよび図３Ｂは、相互接続構造２００を製作し、かつ図２Ａおよび図２Ｂにおける相互接続構造２００のそれぞれの下部金属線２０８（１）および上部金属線２１０（１）に自己整合し、下部金属線２０８（１）と上部金属線２１０（１）との間に相互接続された自己整合ビア２１２（１）を製作する例示的な製作プロセス３００について説明するための図である。図３Ａおよび図３Ｂにおける製作プロセス３００におけるプロセスステップはそれぞれ、図４Ａ〜図１２Ｂに示されている。図４Ａ〜図１２Ｂは、以下で説明する図３Ａおよび図３Ｂにおける製作プロセス３００の例示的な製作ステップとして参照される。
【００２５】
この点に関して、図２Ａおよび図２Ｂにおける相互接続構造２００を製作するための第１のステップでは、上面２２０を有する第１の誘電体層２１８（１）内に複数の下部金属線２０８（１）および隣接する下部金属線２０８（２）を金属線ピッチＰで形成する（図３Ａにおけるブロック３０２）。複数の下部金属線２０８（１）、２０８（２）を形成するための第１の例示的なステップでは、図４Ａおよび図４Ｂに示すように、下部金属線２０８（１）および隣接する下部金属線２０８（２）を形成するために第１の誘電体層２１８（１）内にトレンチ４０２（１）、４０２（２）のパターニング４００を形成する。図４Ａは、基板２０６上に配設された第１の誘電体層２１８（１）を示す相互接続構造２００用の半導体ダイ４０６（１）の上面図である。トレンチ４０２（１）、４０２（２）のパターニング４００は、下部金属線２０８（１）および隣接する下部金属線２０８（２）を形成するために半導体ダイ４０６（１）の第１の誘電体層２１８（１）内に金属ピッチＰで形成される。図４Ｂは、下部金属線２０８（１）および隣接する下部金属線２０８（２）を形成するために第１の誘電体層２１８（１）内に金属ピッチＰで形成されたトレンチ４０２（１）、４０２（２）のパターニング４００の、図４Ａの線Ａ４−Ａ４に沿った側断面図である。たとえば、トレンチ４０２（１）、４０２（２）のパターニング４００は、セルアラインドクワドループルパターニング（ＳＡＱＰ：ｓｅｌｆ−ａｌｉｇｎｅｄ  ｑｕａｄｒｕｐｌｅ  ｐａｔｔｅｒｎｉｎｇ）プロセスによって第１の誘電体層２１８（１）内に形成されてもよい。別の例として、複数のトレンチ４０２（１）、４０２（２）は、極紫外線（ＵＶ）（ＥＵＶ）リソグラフィ単一露光によって形成されてもよい。
【００２６】
図４Ａおよび図４Ｂにおける半導体ダイ４０６（１）における複数の下部金属線２０８（１）、２０８（２）を形成するための次の例示的な製作ステップ（図３Ａにおけるブロック３０２）では、下部金属線２０８（１）および隣接する下部金属線２０８（２）をそれぞれのトレンチ４０２（１）、４０２（２）に形成する。このことは図５Ａおよび図５Ｂに示されている。図５Ａは、図４Ａおよび図４Ｂにおける半導体ダイ４０６（１）の次の段階の半導体ダイ４０６（２）の上面図であり、相互接続構造２００の基板２０６上に配設された第１の誘電体層２１８（１）内に下部金属線２０８（１）および隣接する下部金属線２０８（２）を形成するために金属ピッチＰのトレンチ４０２（１）、４０２（２）に導電性材料４０８が充填されている。図５Ｂは、第１の誘電体層２１８（１）内に形成されたトレンチ４０２（１）、４０２（２）内に形成された導電性材料４０８の下部金属線２０８（１）および隣接する下部金属線２０８（２）の図５Ａにおける線Ａ５−Ａ５に沿った側断面図である。たとえば、トレンチ４０２（１）、４０２（２）内に形成される下部金属線２０８（１）および隣接する下部金属線２０８（２）は、デュアルダマシン充填プロセスによって形成されてもよい。下部金属線２０８（１）および隣接する下部金属線２０８（２）は、限定はしないが、銅（Ｃｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、アルミニウム（Ａｌ）、またはそれらのハイブリッドもしくは合金を含む任意の所望の導電性材料４０８から作られてもよい。しかし、上記で説明したように、たとえばコバルト（Ｃｏ）、ルテニウム（Ｒｕ）、およびアルミニウム（Ａｌ）などの非銅（Ｃｕ）金属は、エッチバックがより容易な材料であり、高アスペクト比ビア開口２２４（１）およびトレンチ２２８（１）内によりうまく充填することができるので、これらの材料を使用すると有利である場合がある。第１の誘電体層２１８（１）の上面２２０を越える導電性材料４０８の残余部分は、化学機械研磨（ＣＭＰ）プロセスまたは平坦化プロセスによって研磨することができる。
【００２７】
図６Ａは、図５Ａおよび図５Ｂにおける半導体ダイ４０６（２）内の下部金属線２０８（１）および隣接する下部金属線２０８（２）にリセス領域２１６（１）および隣接するリセス領域２１６（２）を形成する製作プロセスステップを示す、相互接続構造２００の次の段階の半導体ダイ４０６（３）の上面図である（図３Ａにおけるブロック３０４）。図６Ｂは、図６Ａにおける断面Ａ６−Ａ６に沿った次の段階の半導体ダイ４０６（３）の側断面図である。リセス領域２１６（１）および隣接するリセス領域２１６（２）は、第１の誘電体層２１８（１）の上面２２０よりも下の下部金属線２０８（１）の部分をリセス距離Ｄ１にわたって除去することによって形成される。たとえば、第１の誘電体層２１８（１）の上面２２０よりも下の下部金属線２０８（１）、２０８（２）の部分をリセス距離Ｄ１にわたって除去するためにエッチングプロセスが使用されてもよい。リセス領域２１６（１）および隣接するリセス領域２１６（２）は、残余下部金属線２０８（１）、２０８（２）の上面に隣接するかまたは残余下部金属線２０８（１）、２０８（２）の上面によって形成されるそれぞれの底面２２６（１）、２２６（２）を形成するためにそれぞれの下部金属線２０８（１）、２０８（２）にリセス距離Ｄ１にわたって配設される。上記で説明したように、下部金属線２０８（１）および隣接する下部金属線２０８（２）にリセス領域２１６（１）および隣接するリセス領域２１６（２）を形成すると、それぞれのビア開口２２４（１）および隣接するビア開口２２４（２）（図２Ｂ参照）をリセス領域２１６（１）および隣接するリセス領域２１６（２）までエッチングしてビア開口２２４（１）および隣接するビア開口２２４（２）をそれぞれの下部金属線２０８（１）、２０８（２）に整合させることが可能になる。以下で説明するように、これによって、自己整合ビア２１２（１）、２１２（２）をビア開口２２４（１）および隣接するビア開口２２４（２）内に形成し、したがってそれぞれの下部金属線２０８（１）、２０８（２）に自己整合させることができる。
【００２８】
図６Ａおよび図６Ｂにおける例では、非限定的な例として、リセス領域２１６（１）および隣接するリセス領域２１６（２）が、下部金属線２０８（１）および隣接する下部金属線２０８（２）の金属ピッチＰの少なくとも約１／２の距離Ｄ１にわたって形成される。図２Ｂに関して上記で説明したように、下部金属線２０８（１）、２０８（２）にリセス領域２１６（１）および隣接するリセス領域２１６（２）を設けると、それぞれの自己整合ビア２１２（１）、２１２（２）と隣接する下部金属線２０８（２）、２０８（１）との間の距離Ｄを、隣接する下部金属線２０８（１）、２０８（２）にリセス領域２１６（１）、２１６（２）を形成しない場合よりも大きくすることができる。これによって、後で形成される自己整合ビア２１２（１）、２１２（２）とそれぞれの隣接する下部金属線２０８（１）、２０８（２）との間にビア金属間短絡を生じさせる恐れなしに相互接続構造２００の金属ピッチＰをさらに小さくすることが可能になる場合がある。
【００２９】
以後の製作プロセスステップの間にビア開口２２４（１）、２２４（２）（図２Ｂ）を第１の誘電体層２１８（１）およびそれぞれのリセス領域２１６（１）、２１６（２）の底面２２６（１）、２２６（２）までエッチングするのを可能にするために、図７Ａおよび図７Ｂに示すようにストップ層２２２が配設される。図７Ａは、ストップ層２２２を第１の誘電体層２１８（１）の上面２２０上およびそれぞれのリセス領域２１６（１）、２１６（２）の底面２２６（１）、２２６（２）上に配設する（図３Ａのブロック３０６）次の製作プロセスステップを示す、相互接続構造２００の次の段階の半導体ダイ４０６（４）の上面図である。たとえば、ストップ層２２２は、堆積プロセスにおいて第１の誘電体層２１８（１）の上面２２０上およびそれぞれのリセス領域２１６（１）、２１６（２）の底面２２６（１）、２２６（２）上に配設されてもよい。図７Ｂは、Ａ７−Ａ７線に沿った次の段階の半導体ダイ４０６（４）の側断面図である。ストップ層２２２はまた、リセス領域２１６（１）および隣接するリセス領域２１６（２）の側面上に配設されてもよい。ストップ層２２２は幅Ｗ１の薄い層である。ストップ層２２２の幅Ｗ１は、一例として２ｎｍ以下であってもよい。ストップ層２２２は、たとえば窒化アルミニウム（ＡｌＮ）などの半導体材料から作られてよい。
【００３０】
次に、図３Ａおよび図３Ｂにおける例示的な製作プロセス３００では、第２の誘電体層２１８（２）が第１の誘電体層２１８（１）よりも上およびストップ層２２２よりも上に配設される（図３Ａにおけるブロック３０８）。このことは、図８Ａおよび図８Ｂにおける次の段階の半導体ダイ４０６（５）に示されている。図８Ａは、図７Ａおよび図７Ｂにおける半導体ダイ４０６（４）に対してさらなる製作ステップを実行した後の、相互接続構造２００の次の段階の半導体ダイ４０６（５）の上面図である。図８Ｂは、図８ＡにおけるＡ８−Ａ８線に沿った図８Ａにおける次の段階の半導体ダイ４０６（５）の側断面図である。図８Ａおよび図８Ｂに示すように、場合によっては、第２の誘電体層２１８（２）の上方に、金属ハードマスクであってもよいハードマスク（ＨＭ）８００も形成される。次いで、以後の製作ステップにおいてハードマスク８００をパターニングしエッチングして相互接続構造２００の上部金属線２１０（１）、２１０（２）を形成することができる（図２Ａ参照）。
【００３１】
図９Ａは、ビア開口２２４（１）（図２Ｂ）を設けるための準備として図８Ａおよび図８Ｂにおける半導体ダイ４０６（５）に対して次の製作プロセスが実行された、相互接続構造２００の次の段階の半導体ダイ４０６（６）の上面図である。図９Ｂは、図９ＡにおけるＡ９−Ａ９線に沿った図９Ａにおける半導体ダイ４０６（６）の側断面図である。すでに説明したように、ビア開口２２４（１）（図２Ｂ）は、相互接続構造２００の上部金属線２１０（１）および下部金属線２０８（１）に対して自己整合ビア２１２（１）を製作するのを容易にする。図９Ａおよび図９Ｂに示すように、場合によっては、露光されビア開口２２４（１）および隣接するビア開口２２４（２）を形成するために使用されるフォトレジスト層（ＰＲ）９００が第２の誘電体層２１８（２）よりも上に設けられてもよい。
【００３２】
この点に関して、この例ではまず、それぞれの下部金属線２０８（１）、２０８（２）に整合したビア開口２２４（１）、２２４（２）を形成する以後のステップのために、ビア開口幅Ｗ２の開口９０２（１）、９０２（２）が形成される（図３Ｂにおけるブロック３１０）。たとえば、図９Ｂに示すように、ハードマスク８００よりも上にフォトレジスト層９００を配設してビア開口幅Ｗ２の開口９０２（１）、９０２（２）を形成することができる。たとえば、堆積プロセスにおいて、ハードマスク８００よりも上にフォトレジスト層９００を堆積させてビア開口幅Ｗ２の開口９０２（１）、９０２（２）を形成することができる。この例では、開口９０２（１）、９０２（２）は、露光プロセスにおいてフォトレジスト層９００を露光させた結果として形成される。以下でより詳細に説明するように、開口９０２（１）、９０２（２）は、それぞれの下部金属線２０８（１）、２０８（２）に整合したビア開口２２４（１）および隣接するビア開口２２４（２）を形成する以後のステップのために形成される。図９Ｂに示すように、特に一例として下部金属線２０８（１）に関して、ビア開口２２４（１）は、自己整合ビア２１２（１）（図２Ｂ）が形成され、下部金属線２０８（１）に整合するリセス領域２１６（１）の上方に整合する。
【００３３】
さらに、ハードマスク８００がパターニングされ、したがってこの例では平坦ではないので、場合によっては、図９Ａおよび図９Ｂに示すように、フォトレジスト層９００が配設される前にハードマスク８００の上方に底面反射防止コーティング（ＢＡＲＣ）層９０４（１）、９０４（２）を配設することができる。フォトレジスト層９００を配設し、リソグラフィ処理ステップを実行して開口９０２（１）、９０２（２）を形成するための実質的に平坦な表面を形成するために、第２の誘電体層２１８（２）の上方にＢＡＲＣ層９０４（１）が配設される（たとえば、堆積させられる）。図９Ｂに示すように、ＢＡＲＣ層９０４（１）は、この例では、それぞれのオーバーコーティング部分９０６がハードマスク８００よりも距離Ｄ３だけ上に延びるように配設される。次いで、フォトレジスト層９００がＢＡＲＣ層９０４（１）、９０４（２）の上方に配設され、その後露光され、それによって、ビア開口２２４（１）および隣接するビア開口２２４（２）を形成する以後のステップのために、上述のように開口９０２（１）、９０２（２）が形成される。
【００３４】
図１０Ａは、図９Ａおよび図９Ｂにおける半導体ダイ４０６（６）に対して次の製作ステップが実行され、自己整合ビア２１２（１）、２１２（２）用のビア開口２２４（１）および隣接するビア開口２２４（２）が形成される（図２Ｂ）、相互接続構造２００の次の段階の半導体ダイ４０６（７）の上面図である。図１０Ｂは、図１０ＡにおけるＡ１０−Ａ１０線に沿った図１０Ａにおける半導体ダイ４０６（７）の側断面図である。図１０Ｂに示すように、複数の下部金属線２０８（１）、２０８（２）のうちの下部金属線２０８（１）に整合するビア開口幅Ｗ２のビア開口２２４（１）が（フォトレジスト層９００が設けられる場合にはフォトレジスト層９００内に）形成される（図３Ｂにおけるブロック３１２）。この例では、ビア開口２２４（１）は、ＢＡＲＣ層９０４（１）、第２の誘電体層２１８（２）を貫通して、下部金属線２０８（１）よりも上のリセス領域２１６（１）の底面２２６（１）およびストップ層２２２までエッチングされる（図３Ｂにおけるブロック３１２）。このようにして、ビア開口２２４（１）は、ビア開口２２４（１）内に形成された自己整合ビア２１２（１）が下部金属線２０８（１）に自己整合して下部金属線２０８（１）とのビア不整合を回避または軽減するように下部金属線２０８（１）に整合する。
【００３５】
図１１Ａは、図１０Ａおよび図１０Ｂにおける半導体ダイ４０６（７）に対して次の製作ステップが実行され、フォトレジスト層９００およびＢＡＲＣ層９０４（１）、９０４（２）が除去され、トレンチ開口１１００（１）、１１００（２）がビア開口２２４（１）および隣接するビア開口２２４（２）に整合して自己整合ビア２１２（１）、２１２（２）の製作（図２Ｂ）を容易にする、相互接続構造２００の次の段階の半導体ダイ４０６（８）の上面図である。図１１Ｂは、図１１ＡにおけるＡ１１−Ａ１１線に沿った図１１Ａにおける半導体ダイ４０６（８）の側断面図である。図１１Ｂに示すように、ビア開口幅Ｗ２のビア開口２２４（１）がフォトレジスト層９００内の開口９０２（１）を通してすでに形成されている（図３Ｂにおけるブロック３１２）。しかし、ビア開口２２４（１）を、導電性材料を受け入れて下部金属線２０８（１）と相互接続された自己整合ビア２１２（１）を形成するように作製することが望ましい。この例では、ビア開口２２４（１）内に配設された導電性材料が下部金属線２０８（１）と相互接続されるように、ストップ層２２２がリセス領域２１６（１）から除去される。フォトレジスト層９００および／またはＢＡＲＣ層９０４（１）が設けられる場合、ビア開口２２４（１）の周りにトレンチ開口１１００（１）が形成される前にこれらの層が除去される。次いで、ビア開口２２４（１）の周りにトレンチ開口１１００（１）が形成され、この例ではエッチングされる（図３Ｂにおけるブロック３１４）。トレンチ開口１１００（１）は、ハードマスク８００が設けられる場合にはハードマスク８００を使用してビア開口２２４（１）の周りに形成されてもよい。トレンチ開口１１００（１）は、ハードマスク８００を使用して上部金属線２１０（１）に整合する。
【００３６】
図１２Ａは、図１１Ａおよび図１１Ｂにおける半導体ダイ４０６（８）に対して次の製作ステップが実行され、自己整合ビア２１２（１）、２１２（２）がそれぞれの上部金属線２１０（１）、２１０（２）および下部金属線２０８（１）、２０８（２）に自己整合するように製作される、相互接続構造２００の次の段階の半導体ダイ４０６（９）の上面図である。図１２Ｂは、図１２ＡにおけるＡ１２−Ａ１２線に沿った図１２Ａにおける半導体ダイ４０６（９）の側断面図である。図１２Ｂに示すように、ビア開口２２４（１）およびトレンチ開口１１００（１）に導電性材料１２００がリセス領域２１６（１）の底面２２６（１）まで充填され、自己整合ビア２１２（１）が形成される（図３Ｂにおけるブロック３１６）。このようにして、導電性材料１２００がビア開口２２４（１）内、およびすでに下部金属線２０８（１）に整合したリセス領域２１６（１）内に配設されることによって、製作された自己整合ビア２１２（１）は次いで、下部金属線２０８（１）に自己整合する。自己整合ビア２１２（１）は、上部金属線２１０（１）と相互接続される。さらに、自己整合ビア２１２（１）がトレンチ開口１１００（１）に充填された導電性材料１２００から形成されることによって、上部金属線２１０（１）が形成される。一例として、トレンチ開口１１００（１）およびビア開口２２４（１）の充填プロセスを実行して自己整合ビア２１２（１）を形成するためにデュアルダマシンプロセスが使用されてもよい。図１２Ａおよび図１２Ｂにおける半導体ダイ４０６（９）のトレンチ開口１１００（１）およびビア開口２２４（１）を充填して自己整合ビア２１２（１）および上部金属線２１０（１）を形成するために使用される導電性材料１２００は、銅（Ｃｕ）などの金属材料を含む任意の導電性材料１２００として用意することができる。しかし、上記で説明したように、例としてコバルト（Ｃｏ）、ルテニウム（Ｒｕ）、およびアルミニウム（Ａｌ）などの非銅（Ｃｕ）金属は、エッチバックがより容易な材料であり、高アスペクト比ビア開口２２４（１）およびトレンチ開口１１００（１）内によりうまく充填することができるので、これらの材料を使用すると有利である場合がある。
【００３７】
さらに、図１２Ｂに示すように、ビア開口２２４（１）のビア開口幅Ｗ２は、この例ではリセス領域２１６（１）のリセス幅Ｗ３よりも大きく形成され、それによって、自己整合ビア２１２（１）が、リセス領域２１６（１）のリセス幅Ｗ３を越えてリセス幅Ｗ３の外側に延びることが可能になる。自己整合ビア２１２（１）の第１のビア部分２３０（１）は、下部金属線２０８（１）のリセス領域２１６（１）内に延びて下部金属線２０８（１）を上部金属線２１０（１）と電気的に相互接続する。自己整合ビア２１２（１）の第２のビア部分２３０（２）は、リセス領域２１６（１）の外側に延びる。この構造では、自己整合ビア２１２（１）を下部金属線２０８（１）の上面に接触することができるようにリセス領域２１６（１）内に完全に配設するためのより大きい公差が得られるので、製作プロセスにおいて生じる場合があるばらつきを考慮した場合に、下部金属線２０８（１）への自己整合ビア２１２（１）の整合を改善するのを可能にすることができる。したがって、自己整合ビア２１２（１）をリセス領域２１６（１）内に配設する製作プロセスが緩和される場合がある。しかし、ビア開口２２４（１）をリセス領域２１６（１）のリセス幅Ｗ３を越えてビア開口幅Ｗ２まで延ばすと、リセス領域２１６（１）内に形成される自己整合ビア２１２（１）が隣接する下部金属線２０８（２）のより近くに配置されることがある。この場合、自己整合ビア２１２（１）と隣接する下部金属線２０８（２）との間にビア金属間短絡が生じる恐れがある。
【００３８】
したがって、図１２Ｂにさらに示すように、この例では、自己整合ビア２１２（１）と隣接する下部金属線２０８（２）の間にビア金属間短絡が生じる危険性を低下させるために、下部金属線２０８（１）に隣接する隣接する下部金属線２０８（２）に、隣接するリセス領域２１６（２）が形成される。隣接する下部金属線２０８（２）に隣接するリセス領域２１６（２）を設けると、自己整合ビア２１２（１）と隣接する下部金属線２０８（２）との間の距離Ｄ２が、隣接する下部金属線２０８（２）に隣接するリセス領域２１６（２）を形成しない場合よりも大きくなる。たとえば、隣接するリセス領域２１６（２）のリセス幅Ｗ３は、この例ではリセス領域２１６（１）のリセス幅Ｗ３と同じであるが、このようなことは必須ではない。これは、相互接続構造２００などの相互接続構造における金属ピッチＰを、たとえば５ｎｍ技術ノードよりもスケールダウンするうえで特に重要である場合がある。５ｎｍ技術ノードでは、相互接続金属線が隣接する金属線のより近くに配置され、ビアのわずかな不整合によってビア金属間短絡が生じることがある。これによって、ビア金属間短絡の恐れなしに相互接続構造２００の金属線ピッチＰをさらに小さくすることが可能になることがある。自己整合ビア２１２（１）と隣接する下部金属線２０８（２）との間の横方向距離Ｓ１は、もはやビア金属間短絡に対する自己整合ビア２１２（１）と隣接する下部金属線２０８（２）との間の調整距離ではなくなる。隣接する下部金属線２０８（２）に隣接するリセス領域２１６（２）を設けると、製作プロセスの間ビア開口２２４（１）のランディング整合マージンを緩和することが可能になる場合がある。これは、自己整合ビア２１２（１）と隣接する下部金属線２０８（２）との間の横方向距離Ｓ１が、もはやビア金属間短絡に対する自己整合ビア２１２（１）と隣接する下部金属線２０８（２）との間の調整距離ではなくなるからである。
【００３９】
自己整合ビア２１２（１）に関する製作ステップの上記の例は、自己整合ビア２１２（２）または相互接続構造２００内に製作された任意の他の自己整合ビアにも同様に適用可能である。
【００４０】
第１の金属層内の下部金属線と上部金属層内の上部金属線との間に相互接続部を形成するように下部金属線を有する自己整合ビアを含む相互接続構造を含むＩＣが、任意のプロセッサベースデバイス内に設けられても、あるいは任意のプロセッサベースデバイスに組み込まれてもよい。例として、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、スマートフォン、タブレット、ファブレット、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤおよび自動車が含まれる。
【００４１】
この点に関して、図１３は、第１の金属層内の下部金属線と上部金属層内の上部金属線との間に相互接続部を形成するように下部金属線を有する自己整合ビアを含む相互接続構造を含むことのできるＩＣ１３０２を含むことができるプロセッサベースのシステム１３００の例を示す。ＩＣ１３０２は、プロセッサベースのシステム１３００内の構成要素のうちのいずれかに設けることができる。この例では、プロセッサベースのシステム１３００は、それぞれが１つまたは複数のＣＰＵ１３０６（０）〜１３０６（Ｎ）を含むプロセッサ１３０４を含む。プロセッサ１３０４は、一時的に記憶されているデータに迅速にアクセスするために、ＣＰＵ１３０６（０）〜１３０６（Ｎ）によってアクセス可能な共有キャッシュメモリ１３０８を有してもよい。
【００４２】
プロセッサ１３０４は、システムバス１３１０に結合され、プロセッサベースのシステム１３００に含まれるマスタデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、プロセッサ１３０４は、システムバス１３１０を介してアドレス情報、制御情報、およびデータ情報を交換することによって、これらの他のデバイスと伝達し合う。図１３には示さないが、複数のシステムバス１３１０を設けることができ、各システムバス１３１０は異なるファブリックを構成する。たとえば、プロセッサ１３０４は、スレーブデバイスの一例として、メモリシステム１３１２にバストランザクション要求を伝達することができる。メモリシステム１３１２は、メモリアレイ１３１６へのアクセスを制御するメモリコントローラ１３１４を含んでもよい。
【００４３】
他のマスタデバイスおよびスレーブデバイスをシステムバス１３１０に接続することができる。図１３に示すように、これらのデバイスは、例として、メモリシステム１３１２、１つまたは複数の入力デバイス１３２０、１つまたは複数の出力デバイス１３２２、１つまたは複数のネットワークインターフェースデバイス１３２４、ならびに１つまたは複数のディスプレイコントローラ１３２６を含むことができる。入力デバイス１３２０は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む任意のタイプの入力デバイスを含むことができる。出力デバイス１３２２は、限定はしないが、オーディオインジケータ、ビデオインジケータ、他の視覚インジケータなどを含む、任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス１３２４は、ネットワーク１３２８との間のデータの交換を可能にするように構成された任意のデバイスであってもよい。ネットワーク１３２８は、限定はしないが、有線ネットワークまたはワイヤレスネットワーク、プライベートネットワークまたは公衆ネットワーク、ローカルエリアネットワーク（ＬＡＮ）、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、ＢＬＵＥＴＯＯＴＨ（商標）ネットワーク、およびインターネットを含む、任意のタイプのネットワークであってもよい。ネットワークインターフェースデバイス１３２４は、任意のタイプの所望の通信プロトコルをサポートするように構成されることが可能である。
【００４４】
プロセッサ１３０４はまた、１つまたは複数のディスプレイ１３３０へ送られる情報を制御するために、システムバス１３１０を介してディスプレイコントローラ１３２６にアクセスするように構成されてもよい。ディスプレイコントローラ１３２６は、１つまたは複数のビデオプロセッサ１３３２を介して表示されるように情報をディスプレイ１３３０へ送り、ビデオプロセッサ１３３２は、表示すべき情報を処理してディスプレイ１３３０に適したフォーマットにする。ディスプレイ１３３０は、任意のタイプのディスプレイを含むことができ、これらは、以下のものに限定されないが、陰極線管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイなどを含む。
【００４５】
本明細書で開示する態様に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムが、電子ハードウェア、メモリ内にもしくは別のコンピュータ可読媒体内に記憶され、プロセッサもしくは他の処理デバイスによって実行される命令、または両方の組合せとして実装される場合があることは、当業者にはさらに理解されよう。本明細書で説明するマスタデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路（ＩＣ）、またはＩＣチップにおいて使用されてもよい。本明細書で開示するメモリは、任意のタイプおよびサイズのメモリであってもよく、任意のタイプの所望の情報を記憶するように構成されてもよい。この互換性について明確に例示するために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記では概してそれらの機能に関して説明した。そのような機能がどのように実装されるのかは、特定の適用例、設計選択、および／またはシステム全体に課される設計制約によって決まる。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装してもよいが、そのような実施態様の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【００４６】
本明細書で開示する態様に関連して説明した様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明した機能を実施するように設計されたそれらの任意の組合せで実装または実施されてもよい。プロセッサは、マイクロプロセッサであってもよいが、代替として、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実装されてもよい。
【００４７】
本明細書で開示する態様は、ハードウェアにおいて具現化されてもよく、かつハードウェアに記憶され、たとえば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野において知られている任意の他の形態のコンピュータ可読媒体の中に存在する場合がある命令において具現化されてもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替形態において、記憶媒体は、プロセッサと一体化してもよい。プロセッサおよび記憶媒体は、ＡＳＩＣの中に存在する場合がある。ＡＳＩＣは、リモート局の中に存在する場合がある。代替形態において、プロセッサおよび記憶媒体は、個別構成要素としてリモート局、基地局、またはサーバ内に存在する場合がある。
【００４８】
本明細書の例示的な態様のいずれかにおいて説明した動作ステップが、例および検討のために記載されていることにも留意されたい。説明した動作は、図示されたシーケンス以外の数多くの異なるシーケンスにおいて実行される場合がある。さらに、単一の動作ステップにおいて説明した動作は、実際にはいくつかの異なるステップにおいて実行される場合がある。さらに、例示的な態様において論じられた１つまたは複数の動作ステップは組み合わせられる場合がある。フローチャート図に示した動作ステップは、当業者には容易に明らかであるように、多数の異なる変更を受ける場合があることを理解されたい。当業者は、情報および信号が様々な異なる技術および技法のうちのいずれかを使用して表されてもよいことも理解されよう。たとえば、上記の説明全体にわたって参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表されてもよい。
【００４９】
本開示のこれまでの説明は、任意の当業者が本開示を作製または使用できるようにするために提供される。本開示の様々な変更が当業者に容易に明らかになり、本明細書で定義する一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用されてもよい。したがって、本開示は、本明細書で説明した例および設計に限定されるものでなく、本明細書で開示する原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
【符号の説明】
【００５０】
１００  相互接続構造
１０２  半導体ダイ
１０４  ＩＬＤ
２００  相互接続構造
２０２  半導体ダイ
２０４  ＩＣ
２０６  基板
２０８（１）、２０８（２）  下部金属線
２１０（１）、２１０（２）  上部金属線
２１２（１）、２１２（２）  自己整合ビア
２１６（１）  リセス領域
２１６（２）  隣接するリセス領域
２１８（１）  第１の誘電体層
２１８（２）  第２の誘電体層
２２０  上面
２２２  ストップ層
２２４（１）  ビア開口
２２４（２）  隣接するビア開口
２２６（１）、２２６（２）  底面
２２８（１）  トレンチ
２３０（１）  第１のビア部分
２３０（２）  第２のビア部分
３００  製作プロセス
４００  パターニング
４０２（１）、４０２（２）  トレンチ
４０６（１）  半導体ダイ
４０６（２）  次の段階の半導体ダイ
４０６（３）  次の段階の半導体ダイ
４０６（４）  次の段階の半導体ダイ
４０６（５）  次の段階の半導体ダイ
４０６（６）  次の段階の半導体ダイ
４０６（７）  次の段階の半導体ダイ
４０６（８）  次の段階の半導体ダイ
４０６（９）  次の段階の半導体ダイ
４０８  導電性材料
８００  ハードマスク
９００  フォトレジスト層
９０２（１）、９０２（２）  開口
９０４（１）、９０４（２）  底面反射防止コーティング
９０６  オーバーコーティング部分
１１００（１）、１１００（２）  トレンチ開口
１２００  導電性材料
１３００  プロセッサベースのシステム
１３０２  ＩＣ
１３０４  プロセッサ
１３０６（０）〜１３０６（Ｎ）  ＣＰＵ
１３０８  共有キャッシュメモリ
１３１０  システムバス
１３１２  メモリシステム
１３１４  メモリコントローラ
１３１６  メモリアレイ
１３２０  入力デバイス
１３２２  出力デバイス
１３２４  ネットワークインターフェースデバイス
１３２６  ディスプレイコントローラ
１３２８  ネットワーク
１３３０  ディスプレイ
１３３２  ビデオプロセッサ
Ｓ１  横方向距離
Ｗ１  幅
Ｗ２  ビア開口幅
Ｗ３  リセス幅
【図１Ａ】
2019509640.tif 000003
【図１Ｂ】
2019509640.tif 000004
【図２Ａ】
2019509640.tif 000005
【図２Ｂ】
2019509640.tif 000006
【図３Ａ】
2019509640.tif 000007
【図３Ｂ】
2019509640.tif 000008
【図４Ａ】
2019509640.tif 000009
【図４Ｂ】
2019509640.tif 000010
【図５Ａ】
2019509640.tif 000011
【図５Ｂ】
2019509640.tif 000012
【図６Ａ】
2019509640.tif 000013
【図６Ｂ】
2019509640.tif 000014
【図７Ａ】
2019509640.tif 000015
【図７Ｂ】
2019509640.tif 000016
【図８Ａ】
2019509640.tif 000017
【図８Ｂ】
2019509640.tif 000018
【図９Ａ】
2019509640.tif 000019
【図９Ｂ】
2019509640.tif 000020
【図１０Ａ】
2019509640.tif 000021
【図１０Ｂ】
2019509640.tif 000022
【図１１Ａ】
2019509640.tif 000023
【図１１Ｂ】
2019509640.tif 000024
【図１２Ａ】
2019509640.tif 000025
【図１２Ｂ】
2019509640.tif 000026
【図１３】
2019509640.tif 000027
【手続補正書】
【提出日】平成30年9月25日(2018.9.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）用の相互接続構造であって、
下部金属層であって、
上面を有する誘電体層内に配設された複数の下部金属線であって、前記複数の下部金属線のうちのある下部金属線および前記ある下部金属線に隣接する前記複数の下部金属線のうちの隣接する下部金属線を含む複数の下部金属線と、
前記誘電体層において前記誘電体層の前記上面よりも下に、前記複数の下部金属線のうちの前記ある下部金属線に至るまでリセス距離にわたって配設された、リセス幅のリセス領域と、
前記誘電体層において前記誘電体層の前記上面よりも下に、前記隣接する下部金属線に至るまで前記リセス距離にわたって配設された隣接するリセス領域と、
前記隣接するリセス領域内に配設されたエッチストップ層とを備える下部金属層と、
前記下部金属層よりも上に配設され、複数の上部金属線を備える上部金属層と、
前記下部金属層と前記上部金属層との間に配設された第２の誘電体層と、
前記下部金属層と前記上部金属層との間に配設された前記第２の誘電体層を貫通し、前記ある下部金属線を前記複数の上部金属線のうちのある上部金属線と電気的に相互接続する、ビア開口幅の自己整合ビアであって、
前記ある下部金属線の前記それぞれのリセス領域内に延びて前記ある下部金属線に自己整合する前記自己整合ビアの第１のビア部分と、
前記ビア開口幅の前記リセス領域の外側に延びる前記自己整合ビアの第２のビア部分とを備える自己整合ビアとを備える相互接続構造。
【請求項２】
前記自己整合ビアの前記第２のビア部分は、前記リセス領域の前記リセス幅よりも大きい幅を有する、請求項１に記載の相互接続構造。
【請求項３】
前記隣接するリセス領域は、前記誘電体層の前記上面よりも下の前記隣接する下部金属線の部分を前記リセス距離にわたって除去することによって形成される、請求項１に記載の相互接続構造。
【請求項４】
前記隣接する下部金属線の前記リセス距離は、前記複数の下部金属線の金属ピッチの少なくとも約２分の１である、請求項１に記載の相互接続構造。
【請求項５】
前記リセス領域は、前記誘電体層の前記上面よりも下の前記ある下部金属線の部分を前記リセス距離にわたって除去することによって形成される、請求項１に記載の相互接続構造。
【請求項６】
前記ある下部金属線の前記リセス距離は、前記複数の下部金属線の金属ピッチの少なくとも約２分の１である、請求項１に記載の相互接続構造。
【請求項７】
前記複数の下部金属線は、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、およびアルミニウム（Ａｌ）からなる群から選択される金属材料から形成される、請求項１に記載の相互接続構造。
【請求項８】
前記複数の下部金属線の金属ピッチは、５６ナノメートル（ｎｍ）以下である、請求項１に記載の相互接続構造。
【請求項９】
前記複数の下部金属線の金属ピッチは、２８ナノメートル（ｎｍ）以下である、請求項１に記載の相互接続構造。
【請求項１０】
前記複数の下部金属線の金属ピッチは、５ナノメートル（ｎｍ）以下である、請求項１に記載の相互接続構造。
【請求項１１】
前記エッチストップ層は窒化アルミニウム（ＡｌＮ）から構成される、請求項１に記載の相互接続構造。
【請求項１２】
前記エッチストップ層の厚さは、２ナノメートル（ｎｍ）以下である、請求項１に記載の相互接続構造。
【請求項１３】
ＩＣに組み込まれる、請求項１に記載の相互接続構造。
【請求項１４】
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、スマートフォン、タブレット、ファブレット、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、および自動車からなるグループから選択されるデバイスに組み込まれる、請求項１に記載の相互接続構造。
【請求項１５】
集積回路（ＩＣ）用の相互接続構造内に自己整合ビアを形成する方法であって、
上面を有する第１の誘電体層内に金属線ピッチの複数の下部金属線を形成するステップと、
前記複数の下部金属線のうちのある下部金属線において、前記第１の誘電体層の前記上面よりも下のリセス距離にわたる部分を除去して、前記ある下部金属線に隣接する底面を有するリセス幅のリセス領域を前記第１の誘電体層に形成するステップと、
前記第１の誘電体層の前記上面上および前記リセス領域の前記底面上にエッチストップ層を配設するステップと、
前記エッチストップ層よりも上および前記リセス領域の内部に第２の誘電体層を配設するステップと、
前記リセス幅よりも大きいビア開口幅を有し、前記複数の下部金属線のうちの前記ある下部金属線に整合したビア開口を、前記第２の誘電体層において前記リセス領域の前記底面および前記エッチストップ層まで形成するステップと、
前記ビア開口と整合したトレンチ開口を形成するステップと、
前記ビア開口および前記トレンチ開口に導電性材料を前記リセス領域の前記底面まで充填して、前記トレンチ開口および前記ビア開口内に前記ある下部金属線に自己整合した自己整合ビアを形成し、それによって、前記自己整合ビアの第１のビア部分が、前記ある下部金属線の前記それぞれのリセス領域内に延びて前記ある下部金属線に自己整合し、前記自己整合ビアの第２のビア部分が、前記ビア開口幅の前記リセス領域の外側に延びるステップとを含む方法。
【請求項１６】
前記ビア開口および前記トレンチ開口を充填する前記ステップは、複数の上部金属線のうちのある上部金属線を前記トレンチ開口内に形成し、それによって、前記自己整合ビアが前記ある上部金属線と前記ある下部金属線を相互接続するステップをさらに含む、請求項１５に記載の方法。
【請求項１７】
前記ビア開口を形成するステップは、前記ビア開口を前記第２の誘電体層を貫通して前記リセス領域の前記底面および前記エッチストップ層までエッチングするステップを含む、請求項１５に記載の方法。
【請求項１８】
前記ビア開口に整合した前記トレンチ開口を形成する前記ステップは、前記ビア開口に整合した前記トレンチ開口をエッチングするステップを含む、請求項１５に記載の方法。
【請求項１９】
前記第２の誘電体層内に前記ビア開口を形成する前に前記第２の誘電体層の上方にフォトレジスト層を形成するステップをさらに含む、請求項１５に記載の方法。
【請求項２０】
前記ビア開口に整合した前記トレンチ開口を形成する前に前記フォトレジスト層を除去するステップをさらに含む、請求項１９に記載の方法。
【請求項２１】
前記第２の誘電体層の上方に前記フォトレジスト層を形成する前に前記第２の誘電体層上に底面反射防止コーティング（ＢＡＲＣ）層を配設するステップをさらに含む、請求項１９に記載の方法。
【請求項２２】
前記ビア開口に整合した前記トレンチ開口を形成する前に前記ＢＡＲＣ層を除去するステップをさらに含む、請求項２１に記載の方法。
【請求項２３】
前記ビア開口を形成した後に前記リセス領域における前記エッチストップ層を除去するステップをさらに含む、請求項１５に記載の方法。
【請求項２４】
デュアルダマシンプロセスを介して前記ビア開口および前記トレンチ開口を充填するステップをさらに含む、請求項１５に記載の方法。
【請求項２５】
前記第２の誘電体層を配設するステップは、前記リセス領域の前記底面に対して前記第２の誘電体層を配設するステップをさらに含む、請求項１５に記載の方法。
【請求項２６】
前記ある下部金属線に隣接する、前記複数の下部金属線のうちの隣接する下部金属線において、前記第１の誘電体層の前記上面よりも下の隣接するリセス距離にわたる部分を除去して、前記隣接する下部金属線に隣接する底面を有する隣接するリセス幅の隣接するリセス領域を前記第１の誘電体層に形成するステップをさらに含む、請求項１５に記載の方法。
【請求項２７】
前記隣接するリセス領域の前記底面上に前記エッチストップ層を配設するステップをさらに含む、請求項２６に記載の方法。
【請求項２８】
前記第２の誘電体層を前記隣接するリセス領域の内部に配設するステップをさらに含む、請求項２６に記載の方法。
【国際調査報告】
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