(57)【要約】  本発明は、４つの端子だけを備えたフラッシュメモリセル及びそのようなフラッシュメモリセルのアレイを操作するためのデコーダ回路構成に関する。本発明は、先行技術と比較して、フラッシュメモリセルごとの端子を少なくすることを可能にし、その結果、デコーダ回路構成の単純化及びフラッシュメモリセルごとに必要な全体的なダイスペースの簡素化が実現される。本発明はまた、先行技術のフラッシュメモリセルと比較して、端子の数が少ないにも拘わらず、４つの端子のうちの１つ以上に対して高電圧を使用して、読み出し、消去、及びプログラミング動作を可能にする。
2019519059.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ装置であって、
行及び列に編成されたフラッシュメモリセルのアレイであって、各フラッシュメモリセルは、ビット線端子と、ワード線端子と、消去ゲート端子と、ソース線端子と、を含み、他の端子は含まない、フラッシュメモリセルのアレイと、
行アドレス信号を受信し、前記行アドレス信号に基づいて、読み出し、プログラム、又は消去動作のために前記フラッシュメモリセルのアレイ内の行を選択するための行デコーダと、
消去ゲート選択信号を受信し、複数の異なる電圧のうちの１つを選択して、消去ゲート電圧を生成し、前記アレイの複数のフラッシュメモリセルの消去ゲート端子に接続された消去ゲート線に対して前記消去ゲート電圧を印加するための消去ゲートデコーダと、
ソース線選択信号を受信し、前記複数の異なる電圧のうちの１つを選択して、ソース線電圧を生成し、前記アレイの複数のフラッシュメモリセルのソース線端子に接続されたソース線に対して前記ソース線電圧を印加するためのソース線デコーダと、
前記複数の異なる電圧のうちの１つを生成するための電圧シフタと、を備える、不揮発性メモリ装置。
【請求項２】
前記行デコーダは、前記アレイのセクタごとに行デコーダ回路を含み、各セクタは、前記アレイのフラッシュメモリセルのうちの２行を備える、請求項１に記載のメモリ装置。
【請求項３】
前記消去ゲートデコーダは、前記消去ゲート電圧を前記消去ゲート線に前記印加することにより生成された前記電流を制限するための電流リミッタを備える、請求項１に記載のメモリ装置。
【請求項４】
前記消去ゲートデコーダは、前記消去ゲート選択信号に応答して、前記消去ゲートデコーダの前記出力を低電圧にプルするための選択解除回路を備える、請求項１に記載のメモリ装置。
【請求項５】
前記消去ゲートデコーダは、ＰＭＯＳトランジスタを備え、ＮＭＯＳトランジスタを備えない、請求項１に記載のメモリ装置。
【請求項６】
前記ソース線デコーダは、前記ソース線デコーダの前記出力を含むモニタ線を提供するためのモニタ回路を備える、請求項１に記載のメモリ装置。
【請求項７】
前記ソース線デコーダは、前記ソース線デコーダの前記出力を、読み出し動作時に低電圧にプルするための読み出し選択解除回路を備える、請求項１に記載のメモリ装置。
【請求項８】
前記ソース線デコーダは、前記ソース線デコーダの前記出力を、プログラミング動作時に低電圧にプルするためのプログラミング選択解除回路を備える、請求項１に記載のメモリ装置。
【請求項９】
前記ソース線デコーダは、ＮＭＯＳトランジスタを備え、ＰＭＯＳトランジスタを備えない、請求項１に記載のメモリ装置。
【請求項１０】
前記ソース線デコーダは、ＰＭＯＳトランジスタを備え、ＮＭＯＳトランジスタを備えない、請求項１に記載のメモリ装置。
【請求項１１】
前記電圧シフタは、ラッチを備える、請求項１に記載のメモリ装置。
【請求項１２】
前記電圧シフタは、前記アレイの複数のセクタに結合され、各セクタは、前記アレイのフラッシュメモリセルのうちの２行を備える、請求項１に記載のメモリ装置。
【請求項１３】
前記電圧シフタは、消去又はプログラミング動作時に前記複数のセクタから選択されたセクタのために使用される電流リミッタを備える、請求項１２に記載のメモリ装置。
【請求項１４】
前記電圧シフタは、前記複数のセクタから前記選択されたセクタのために読み出し動作時又は動作が実行されていない場合に使用される電流リミッタを備える、請求項１２に記載のメモリ装置。
【請求項１５】
前記電圧シフタは、ＮＭＯＳトランジスタを備え、ＰＭＯＳトランジスタを備えない、請求項１に記載のメモリ装置。
【請求項１６】
前記電圧シフタは、ＰＭＯＳトランジスタを備え、ＮＭＯＳトランジスタを備えない、請求項１に記載のメモリ装置。
【請求項１７】
不揮発性メモリ装置であって、
行及び列に編成されたフラッシュメモリセルのアレイであって、各フラッシュメモリセルは、ビット線端子と、ワード線端子と、消去ゲート端子と、ソース線端子と、を含み、他の端子は含まない、フラッシュメモリセルのアレイと、
行アドレス信号を受信し、前記行アドレス信号に基づいて、読み出し、プログラム、又は消去動作のために前記フラッシュメモリセルのアレイ内の行を選択するための行デコーダと、
消去ゲート選択信号を受信し、複数の異なる電圧のうちの１つを選択して、消去ゲート電圧を生成し、前記アレイの複数のフラッシュメモリセルの消去ゲート端子に接続された消去ゲート線に対して前記消去ゲート電圧を印加するための消去ゲートデコーダと、
ソース線選択信号を受信し、前記複数の異なる電圧のうちの１つを選択して、ソース線電圧を生成し、前記アレイの複数のフラッシュメモリセルのソース線端子に接続されたソース線に対して前記ソース線電圧を印加するためのソース線デコーダと、
前記複数の異なる電圧のうちの１つを生成するための電圧シフタと、
ダミーフラッシュメモリセルの列であって、各ダミーフラッシュメモリセルは、データを記憶するためには使用されず、前記ダミーフラッシュメモリセルのうちの１つ以上は、読み出し又は消去動作中に、ソース線に結合されて、前記ソース線を低電圧又は接地にプルダウンし、各ソース線は、前記アレイのフラッシュメモリセルのうちの２行の前記ソース線端子に結合される、ダミーフラッシュメモリセルの列と、を備える、不揮発性メモリ装置。
【請求項１８】
前記行デコーダは、前記アレイのセクタごとに行デコーダ回路を含み、各セクタは、前記アレイのフラッシュメモリセルのうちの２行を備える、請求項１７に記載のメモリ装置。
【請求項１９】
前記消去ゲートデコーダは、前記消去ゲート電圧を前記消去ゲート線に前記印加することにより生成された前記電流を制限するための電流リミッタを備える、請求項１７に記載のメモリ装置。
【請求項２０】
前記消去ゲートデコーダは、前記消去ゲート選択信号に応答して、前記消去ゲートデコーダの前記出力を低電圧にプルするための選択解除回路を備える、請求項１７に記載のメモリ装置。
【請求項２１】
前記消去ゲートデコーダは、ＰＭＯＳトランジスタを備え、ＮＭＯＳトランジスタを備えない、請求項１７に記載のメモリ装置。
【請求項２２】
前記ソース線デコーダは、前記ソース線デコーダの前記出力を含むモニタ線を提供するためのモニタ回路を備える、請求項１７に記載のメモリ装置。
【請求項２３】
前記ソース線デコーダは、前記ソース線デコーダの前記出力を、読み出し動作時に低電圧にプルするための読み出し選択解除回路を備える、請求項１７に記載のメモリ装置。
【請求項２４】
前記ソース線デコーダは、前記ソース線デコーダの前記出力をプログラミング動作時に低電圧にプルするためのプログラミング選択解除回路を備える、請求項１７に記載のメモリ装置。
【請求項２５】
前記ソース線デコーダは、ＮＭＯＳトランジスタを備え、ＰＭＯＳトランジスタを備えない、請求項１７に記載のメモリ装置。
【請求項２６】
前記ソース線デコーダは、ＰＭＯＳトランジスタを備え、ＮＭＯＳトランジスタを備えない、請求項１７に記載のメモリ装置。
【請求項２７】
前記電圧シフタは、ラッチを備える、請求項１７に記載のメモリ装置。
【請求項２８】
前記電圧シフタは、前記アレイの複数のセクタに結合され、各セクタは、前記アレイのフラッシュメモリセルのうちの２行を備える、請求項１７に記載のメモリ装置。
【請求項２９】
前記電圧シフタは、消去又はプログラミング動作時に前記複数のセクタから選択されたセクタのために使用される電流リミッタを備える、請求項２８に記載のメモリ装置。
【請求項３０】
前記電圧シフタは、前記複数のセクタから前記選択されたセクタのために読み出し動作時又は動作が実行されていない場合に使用される電流リミッタを備える、請求項２８に記載のメモリ装置。
【請求項３１】
前記電圧シフタは、ＮＭＯＳトランジスタを備え、ＰＭＯＳトランジスタを備えない、請求項１７に記載のメモリ装置。
【請求項３２】
前記電圧シフタは、ＰＭＯＳトランジスタを備え、ＮＭＯＳトランジスタを備えない、請求項１７に記載のメモリ装置。
【請求項３３】
不揮発性メモリ装置であって、
行及び列に編成されたフラッシュメモリセルのアレイであって、各フラッシュメモリセルは、ビット線端子と、ワード線端子と、消去ゲート端子と、ソース線端子と、を含む、フラッシュメモリセルのアレイと、
選択信号を受信し、前記複数の異なる電圧のうちの１つを選択して、印加電圧を生成し、前記アレイ内の複数のフラッシュメモリセルの端子に前記印加電圧を印加するための高電圧行デコーダと、を備え、
前記高電圧行デコーダは、ＰＭＯＳ型のみのトランジスタを備える、不揮発性メモリ装置。
【請求項３４】
適応型高電圧ラッチレベルシフタを更に備える、請求項３３に記載の不揮発性メモリ装置。
【請求項３５】
前記ＰＭＯＳ型のみのトランジスタを含む消去ゲートデコーダを更に備える、請求項３３に記載の不揮発性メモリ装置。
【請求項３６】
前記消去ゲートデコーダは、単一のＰＭＯＳトランジスタだけを備える、請求項３５に記載の不揮発性メモリ装置。
【請求項３７】
電流リミッタを更に備える、請求項３３に記載の不揮発性メモリ装置。
【請求項３８】
前記ＰＭＯＳ型のみのトランジスタを含むソース線デコーダを更に備える、請求項３３に記載の不揮発性メモリ装置。
【請求項３９】
前記ＰＭＯＳ型のみのトランジスタを含む制御ゲートデコーダを更に備える、請求項３３に記載の不揮発性メモリ装置。
【請求項４０】
前記フラッシュメモリセルは、ソース側注入先端部消去メモリセルである、請求項３３に記載の不揮発性メモリ装置。
【請求項４１】
不揮発性メモリ装置であって、
行及び列に編成されたフラッシュメモリセルのアレイであって、各フラッシュメモリセルは、ビット線端子と、ワード線端子と、消去ゲート端子と、ソース線端子と、を含み、他の端子は含まない、フラッシュメモリセルのアレイと、
選択信号を受信し、前記複数の異なる電圧のうちの１つを選択して、印加電圧を生成し、前記アレイ内の複数のフラッシュメモリセルの端子に前記印加電圧を印加するための高電圧行デコーダと、
読み出し動作時に１つ以上のソース線をプルダウンするために配置された前記アレイ内の複数のダミーメモリセルと、を備える、不揮発性メモリ装置。
【請求項４２】
前記行デコーダは、前記アレイのセクタごとに行デコーダ回路を含み、各セクタは、前記アレイのフラッシュメモリセルのうちの２行を備える、請求項４１に記載のメモリ装置。
【請求項４３】
前記消去ゲートデコーダは、前記消去ゲート電圧を前記消去ゲート線に前記印加することにより生成された前記電流を制限するための電流リミッタを備える、請求項４１に記載のメモリ装置。
【請求項４４】
前記消去ゲートデコーダは、前記消去ゲート選択信号に応答して、前記消去ゲートデコーダの前記出力を低電圧にプルするための選択解除回路を備える、請求項４１に記載のメモリ装置。
【請求項４５】
前記消去ゲートデコーダは、ＰＭＯＳトランジスタを備え、ＮＭＯＳトランジスタを備えない、請求項４１に記載のメモリ装置。
【請求項４６】
前記ソース線デコーダは、前記ソース線デコーダの前記出力を含むモニタ線を提供するためのモニタ回路を備える、請求項４１に記載のメモリ装置。
【請求項４７】
前記ソース線デコーダは、前記ソース線デコーダの前記出力を、読み出し動作時に低電圧にプルするための読み出し選択解除回路を備える、請求項４１に記載のメモリ装置。
【請求項４８】
前記ソース線デコーダは、前記ソース線デコーダの前記出力をプログラミング動作時に低電圧にプルするためのプログラミング選択解除回路を備える、請求項４１に記載のメモリ装置。
【請求項４９】
前記ソース線デコーダは、ＮＭＯＳトランジスタを備え、ＰＭＯＳトランジスタを備えない、請求項４１に記載のメモリ装置。
【請求項５０】
前記ソース線デコーダは、ＰＭＯＳトランジスタを備え、ＮＭＯＳトランジスタを備えない、請求項４１に記載のメモリ装置。
【請求項５１】
前記電圧シフタは、ラッチを備える、請求項４１に記載のメモリ装置。
【請求項５２】
前記電圧シフタは、前記アレイの複数のセクタに結合され、各セクタは、前記アレイのフラッシュメモリセルのうちの２行を備える、請求項４１に記載のメモリ装置。
【請求項５３】
前記電圧シフタは、消去又はプログラミング動作時に前記複数のセクタから選択されたセクタのために使用される電流リミッタを備える、請求項５２に記載のメモリ装置。
【請求項５４】
前記電圧シフタは、前記複数のセクタから前記選択されたセクタのために読み出し動作時又は動作が実行されていない場合に使用される電流リミッタを備える、請求項５２に記載のメモリ装置。
【請求項５５】
前記電圧シフタは、ＮＭＯＳトランジスタを備え、ＰＭＯＳトランジスタを備えない、請求項４１に記載のメモリ装置。
【請求項５６】
前記電圧シフタは、ＰＭＯＳトランジスタを備え、ＮＭＯＳトランジスタを備えない、請求項４１に記載のメモリ装置。
【請求項５７】
適応型高電圧ラッチレベルシフタを更に備える、請求項４１に記載の不揮発性メモリ装置。
【請求項５８】
前記ＰＭＯＳ型のみのトランジスタを含む消去ゲートデコーダを更に備える、請求項４１に記載の不揮発性メモリ装置。
【請求項５９】
前記消去ゲートデコーダは、単一のＰＭＯＳトランジスタだけを備える、請求項５８に記載の不揮発性メモリ装置。
【請求項６０】
電流リミッタを更に備える、請求項４１に記載の不揮発性メモリ装置。
【請求項６１】
前記ＰＭＯＳ型のみのトランジスタを含むソース線デコーダを更に備える、請求項４１に記載の不揮発性メモリ装置。
【請求項６２】
前記ＰＭＯＳ型のみのトランジスタを含む制御ゲートデコーダを更に備える、請求項４１に記載の不揮発性メモリ装置。
【請求項６３】
前記フラッシュメモリセルは、ソース側注入先端部消去メモリセルである、請求項４１に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、４つの端子だけを備えたフラッシュメモリセル及びそのようなフラッシュメモリセルのアレイを操作するためのデコーダ回路構成に関する。本発明は、先行技術と比較して、フラッシュメモリセルごとの端子を少なくすることを可能にし、その結果、デコーダ回路構成の単純化及びフラッシュメモリセルごとに必要な全体的なダイスペースの簡素化が実現される。本発明はまた、先行技術のフラッシュメモリセルと比較して、端子の数が少ないにも拘わらず、４つの端子のうちの１つ以上に対して高電圧を使用して、読み出し、消去、及びプログラミング動作を可能にする。
（関連出願の相互参照）
【０００２】
本出願は、２０１６年５月１８日に出願された米国特許出願第１５／１５８，４６０号の利益を主張する。
【背景技術】
【０００３】
不揮発性メモリセルは、当該技術分野において周知である。５つの端子を備える、ある先行技術の不揮発性分割ゲート型メモリセル１０を図１に示す。メモリセル１０は、Ｐ型などの第１の導電型の半導体基板１２を備える。基板１２は、その上にＮ型などの第２の導電型の第１の領域１４（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型の第２の領域１６（ドレイン線としても知られる）もまた、基板１２の表面に形成される。第１の領域１４と第２の領域１６との間は、チャネル領域１８である。ビット線ＢＬ２０が第２の領域１６に接続されている。ワード線ＷＬ２２は、チャネル領域１８の第１の部分の上方に位置付けられ、そこから絶縁される。ワード線２２は、第２の領域１６とほとんど又は全く重ならない。浮遊ゲートＦＧ２４は、チャネル領域１８の他の部分の上方にある。浮遊ゲート２４は、そこから絶縁され、ワード線２２に隣接する。浮遊ゲート２４はまた、第１の領域１４にも隣接する。浮遊ゲート２４は、第１の領域１４に重なり、第１の領域１４から浮遊ゲート２４への結合を提供することができる。結合ゲートＣＧ（制御ゲートとしても知られる）２６は、浮遊ゲート２４の上方にあり、そこから絶縁される。消去ゲートＥＧ２８は、第１の領域１４の上方にあり、浮遊ゲート２４及び結合ゲート２６に隣接し、そこから絶縁される。浮遊ゲート２４の上隅部は、消去効率を高めるために、Ｔ字形状の消去ゲート２８の入隅部の方を向いていてもよい。消去ゲート２８は、第１の領域１４からも絶縁される。メモリセル１０は、米国特許第７，８６８，３７５号においてより詳細に説明されている。この文献の開示内容は、その全体が参照により本明細書に援用されている。
【０００４】
先行技術の不揮発性メモリセル１０の消去及びプログラムのための１つの例示的な操作は、次のとおりである。メモリセル１０は、消去ゲート２８に高電圧を印加し、他の端子が０ボルトに等しくなることによって、ファウラーノルドハイムトンネリングメカニズムによって消去される。電子が浮遊ゲート２４から消去ゲート２８にトンネリングすることにより、浮遊ゲート２４が陽電荷を帯び、読み出し状態のセル１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。
【０００５】
メモリセル１０は、結合ゲート２６に高電圧を印加し、ソース線１４に高電圧を印加し、消去ゲート２８に中電圧を印加し、ビット線２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムによってプログラムされる。ワード線２２と浮遊ゲート２４との間の隙間を横切って流れる電子の一部は、浮遊ゲート２４の中へ注入するための十分なエネルギーを得ることにより、浮遊ゲート２４が陰電荷を帯び、読み出し状態のセル１０をオフにする。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。
【０００６】
メモリセル１０は、電流感知モードにおいて以下のように読み出す。バイアス電圧をビット線２０上に印加し、バイアス電圧をワード線２２上に印加し、バイアス電圧を結合ゲート２６上に印加し、バイアス又はゼロ電圧を消去ゲート２８上に印加し、接地をソース線１４上に印加する。消去状態では、ビット線２０からソース線１４に流れるセル電流が存在し、プログラム状態では、ビット線２０からソース線１４へのわずかな又はゼロのセル電流のフローが存在する。代替的に、メモリセル１０を逆電流感知モードで読み出すことができる。このモードでは、ビット線２０を接地して、バイアス電圧をソース線２４上に印加する。このモードでは、電流はソース線１４からビット線２０へと逆方向に進む。
【０００７】
メモリセル１０は代替的に以下のようにして電圧感知モードで読み出すことができる。（接地への）バイアス電流をビット線２０上に印加し、バイアス電圧をワード線２２上に印加し、バイアス電圧を結合ゲート２６上に印加し、バイアス電圧を消去ゲート２８上に印加し、バイアス電圧をソース線１４上に印加する。消去状態では、ビット線２０上にセル出力電圧（大幅に＞０Ｖ）が存在し、プログラム状態では、ビット線２０上にわずかな又はゼロに近い出力電圧が存在する。代替的に、メモリセル１０を逆電圧感知モードで読み出すことができる。このモードでは、ビット線２０をバイアス電圧にバイアスして、バイアス電流（接地への）をソース線１４上に印加する。このモードでは、メモリセル１０の出力電圧は、ビット線２０の代わりにソース線１４上にある。
【０００８】
先行技術では、正又はゼロ電圧の種々の組み合わせをワード線２２、結合ゲート２６、及び浮遊ゲート２４に印加して、読み出し、プログラム、及び消去動作を行なっていた。
【０００９】
読み出し、消去、又はプログラムコマンドに応答して、論理回路２７０（図２）は、選択メモリセル１０及び非選択メモリセル１０の両方の様々な部分に、適時に、ディスターブが最も少ない方法で様々な電圧を供給させる。
【００１０】
選択及び非選択メモリセル１０に対し、印加される電圧及び電流は以下のとおりである。以下に使用されるように、次の略語、つまり、ソース線又は第１の領域１４（ＳＬ）、ビット線２０（ＢＬ）、ワード線２２（ＷＬ）、結合ゲート２６（ＣＧ）が使用される。
表１：ＰＥＯ（正の消去動作）表
【表１】
2019519059.tif 000003
【００１１】
本出願人による最近の出願である（参照により援用されている）米国特許出願第１４／６０２，２６２号（２０１５年１月２１日に出願）において、本出願人が開示した発明により、読み出し、プログラム、及び／又は消去動作の間に、負電圧をワード線２２及び／又は結合ゲート２６に印加することができた。この実施形態では、電圧及び電流は選択及び非選択のメモリセル１０に、以下のように印加された。
表２：ＰＥＯ（正の消去動作）表
【表２】
2019519059.tif 000004
【００１２】
米国特許出願第１４／６０２，２６２号の別の実施形態では、読み出し、消去、及びプログラム動作の間にメモリセル１０が非選択であるときに負電圧をワード線２２に印加することができ、消去動作の間に負電圧を結合ゲート２６に印加することができて、以下の電圧が印加されるようになっている。
表３：ＰＮＥＯ（正負の消去動作）表
【表３】
2019519059.tif 000005
【００１３】
前述で列記したＣＧＩＮＨ信号は、抑止信号であり、選択セルと消去ゲート２８を共有する非選択セルの結合ゲート２６に印加される。
【００１４】
図２に示すのは、ダイ２００を含むフラッシュメモリシステムに対するアーキテクチャの、出願人によって最近開発された実施形態である。ダイ２００は、データを記憶するためのメモリアレイ２１５及びメモリアレイ２２０であって、以前に図１においてメモリセル１０として説明された型のメモリセルの行及び列を備える、メモリアレイ２１５及び２２０と、ダイ２００の他の構成要素と、典型的には、次にピン（図示せず）に接続するワイヤボンド（図示せず）又はパッケージ化されたチップの外側から集積回路にアクセスするために使用されるパッケージバンプ又はＳＯＣ（システムオンチップ）上の他のマクロと相互接続するためのマクロインターフェースピン（図示せず）との間の電気通信を可能にするためのパッド２４０及びパッド２８０と、正及び負電圧源をシステムに提供するために使用される高電圧回路２７５と、冗長性及び組み込み自己試験機能などの様々な制御機能を提供するための制御論理２７０と、アナログ回路２６５と、メモリアレイ２１５及びメモリアレイ２２０からデータをそれぞれ読み出すために用いられる感知回路２６０及び２６１と、メモリアレイ２１５及びメモリアレイ２２０の行にそれぞれアクセスして、読み出し及び書き込みを行なうために使用される行デコーダ回路２４５及び行デコーダ回路２４６と、メモリアレイ２１５及びメモリアレイ２２０のバイトにそれぞれアクセスして、読み出し及び書き込みを行なうために使用される列デコーダ回路２５５及び列デコーダ回路２５６と、プログラム及び消去動作のための増加した電圧をメモリアレイ２１５及びメモリアレイ２２０にそれぞれ提供するために使用されるチャージポンプ回路２５０及びチャージポンプ回路２５１と、読み出し及び書き込み動作のためにメモリアレイ２１５及びメモリアレイ２２０によって共有される負電圧ドライバ回路２３０と、読み出し及び書き込み動作中にメモリアレイ２１５によって使用される高電圧ドライバ回路２２５並びに読み出し及び書き込み動作中にメモリアレイ２２０によって使用される高電圧ドライバ回路２２６と、を備える。
【００１５】
フラッシュメモリシステムは、コンピューティング装置及び電子装置全体という意味においてユビキタスになりつつある一方、メモリセルごとに必要とされるダイスペースの大きさを削減するデザインを生成すること及びフラッシュメモリシステムに使用されるデコーダの全体的な煩雑さを軽減することがますます重要になっている。従来技術よりも少ない端子を利用するフラッシュメモリセルの設計及びその設計を踏襲するフラッシュメモリセルを動作させるための単純化された回路構成が必要とされている。
【発明の概要】
【００１６】
本発明は、４つの端子だけを備えたフラッシュメモリセル及びそのようなフラッシュメモリセルのアレイを操作するためのデコーダ回路構成に関する。本発明は、先行技術と比較して、フラッシュメモリセルごとの端子を少なくすることを可能にし、その結果、デコーダ回路構成の単純化及びフラッシュメモリセルごとに必要な全体的なダイスペースの簡素化が実現される。本発明はまた、先行技術のフラッシュメモリセルと比較して、端子の数が少ないにも拘わらず、４つの端子のうちの１つ以上に対して高電圧を使用して、読み出し、消去、及びプログラミング動作を可能にする。
【図面の簡単な説明】
【００１７】
【図１】本発明の方法を適用することができる先行技術の不揮発性メモリセルの断面図である。
【図２】図１に示される先行技術の不揮発性メモリセルを使用した不揮発性メモリ装置のブロック図である。
【図３】不揮発性メモリセルの実施形態のブロック図である。
【図４】図３の不揮発性メモリセルの概略図である。
【図５】図３の不揮発性メモリセルを使用した不揮発性メモリ装置のブロック図である。
【図６】請求項５のメモリ装置と共に使用するための行デコーダの実施形態を示す図である。
【図７】請求項５のメモリ装置と共に使用するデコーダ回路構成のブロック図である。
【図８】請求項５のメモリ装置と共に使用するための消去ゲートデコーダの実施形態を示す図である。
【図９】請求項５のメモリ装置と共に使用するための消去ゲートデコーダの実施形態を示す図である。
【図１０】請求項５のメモリ装置と共に使用するための消去ゲートデコーダの実施形態を示す図である。
【図１１】請求項５のメモリ装置と共に使用するためのソース線デコーダの実施形態を示す図である。
【図１２】請求項５のメモリ装置と共に使用するためのソース線デコーダの実施形態を示す図である。
【図１３】請求項５のメモリ装置と共に使用するためのソース線デコーダの実施形態を示す図である。
【図１４】請求項５のメモリ装置と共に使用するためのソース線デコーダの実施形態を示す図である。
【図１５】ソース線を選択的に低電圧にプルダウン又は接地するためのダミーフラッシュメモリセルを備えたソース線デコーダの実施形態を示す図である。
【図１６】選択されたフラッシュメモリセルに結合されたソース線を選択的に低電圧にプルダウン又は接地するためのダミーフラッシュメモリセルの実施形態を示す図である。
【図１７】請求項１のメモリセルを使用するメモリ装置と共に使用するための制御ゲートデコーダの実施形態を示す図である。
【図１８】請求項１のメモリセルを使用するメモリ装置と共に使用するための制御ゲートデコーダの実施形態を示す図である。
【図１９】請求項１のメモリセルを使用するメモリ装置と共に使用するゲートデコーダの実施形態を示す図である。
【図２０】請求項５のメモリ装置と共に使用するためのラッチ電圧レベルシフタの実施形態を示す図である。
【図２１】請求項５のメモリ装置と共に使用するためのラッチ電圧レベルシフタの実施形態を示す図である。
【図２２】請求項５のメモリ装置と共に使用するための高電圧電流リミッタの実施形態を示す図である。
【図２３】請求項５のメモリ装置と共に使用するためのラッチ電圧レベルシフタの実施形態を示す図である。
【図２４】選択されたソース線を選択的に低電圧にプルダウン又は接地するためのダミーメモリセルの列を有するフラッシュメモリセルのアレイの実施形態を示す図である。
【発明を実施するための形態】
【００１８】
図３は、改良されたフラッシュメモリセル３００の実施形態を示す。従来のフラッシュメモリセル１０と同様に、フラッシュメモリセル３００は、基板１２と、第１の領域（ソース線）１４と、第２の領域１６と、チャネル領域１８と、ビット線２０と、ワード線２２と、浮遊ゲート２４と、消去ゲート２８と、を備える。従来のフラッシュメモリセル１０とは異なり、フラッシュメモリセル３００は、結合ゲート又は制御ゲートを含まず、４つの端子のみ、つまり、ビット線２０と、ワード線２２と、消去ゲート２８と、ソース線１４と、だけを含む。この結果、フラッシュメモリセルのアレイを作動させるために必要とされるデコーダ回路構成等のような回路構成の複雑さが大幅に低減される。
【００１９】
消去動作（消去ゲートを介した消去）及び読み出し動作は、制御ゲートバイアスがない点を除いて、図１と同様である。プログラミング動作はまた、制御ゲートバイアスなしで行われるので、ソース線上のプログラム電圧が高くなって、制御ゲートバイアスの不足を補償することができる。
【００２０】
表４は、読み出し、消去、プログラム動作を行なうための４つの端子に適用可能な典型的な電圧範囲を示す。
表４：４端子型フラッシュデバイス動作表
【表４】
2019519059.tif 000006
【００２１】
図４は、フラッシュメモリセル３００のシンボル図４００を示す。シンボル図４００は、フラッシュメモリセル３００の４つの端子、すなわち、ビット線２０、ワード線２２、消去ゲート２８、及びソース線１４に関するシンボルを含む。
【００２２】
図５は、ダイ５００を備えるフラッシュメモリシステムのためのアーキテクチャの実施形態を示す。ダイ５００は、データを格納するためのメモリアレイ５０１、５１１、５２１、及び５３１を含み、メモリアレイ５０１、５１１、５２１、及び５３１のそれぞれは、図３のフラッシュメモリセル３００として前述したタイプのメモリセルの行及び列を含む。ダイ５００は、メモリアレイ５０１、５１１、５２１、及び５３１からデータを読み出すために使用される感知回路５４３と、メモリアレイ５０１及び５１１の選択された行にアクセスするために使用される行デコーダ回路５４１及びメモリアレイ５２１の選択された行にアクセスし、読み出し又は書き込みを行なうために使用される行デコーダ回路５４２と、メモリアレイ５０１、５１１、５２１、及び５３１内のバイトにそれぞれアクセスして、読み出し又は書き込みを行なうために使用される列デコーダ回路５０３、５１３、５２３、及び５３３と、実行されている動作に応じて、メモリアレイ５０１、５１１、５２１、及び５３１内の選択されたメモリセルの１つ以上の端子に高電圧を供給するために使用される高電圧行デコーダＷＳＨＤＲ５０２、５１２、５２２、及び５３２と、を更に備える。
【００２３】
ダイ５００は、以下の機能的構造及びサブシステム、つまり、ＳＯＣ（システムオンチップ）上の他のマクロに相互接続するためのマクロインターフェースピンＩＴＦＣピン５４８と、メモリアレイ５０１、５１１、５２１、及び５３１に対するプログラム及び消去動作に対する電圧を増加させるために使用される低電圧発生（低電圧チャージポンプ回路を含む）回路５４７及び高電圧発生（高電圧チャージポンプ回路を含む）回路５４６と、ダイ５００上のアナログ回路構成により使用されるアナログ回路５４４と、ダイ５００上のデジタル回路構成により使用されるデジタル論理回路５４５と、を更に備える。
【００２４】
図６は、メモリアレイ（メモリアレイ５０１、５１１、５２１、及び５３１など）内のセクタの８つのワード線用の行デコーダ６００を示す。行デコーダ６００は、ダイ５００の行デコーダ回路５４１及び５４２の一部であってもよい。行デコーダ６００は、メモリアレイ内のセクタを選択する、ラインＸＰＡ、ＸＰＢ、ＸＰＣ、及びＸＰＤとしてここでは示されるプリデコードされたアドレス信号を受けるＮＡＮＤゲート６０１を備える。ＸＰＡ、ＸＰＢ、ＸＰＣ、及びＸＰＤが全て「ｈｉｇｈ」のとき、ＮＡＮＤゲート６０１の出力は「ｌｏｗ」となり、本特定セクタが選択されることとなる。
【００２５】
行デコーダ６００は、インバータ６０２と、ワード線ＷＬ０を生成するデコーダ回路６１０と、ＷＬ７を生成するデコーダ回路６２０と、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、及びＷＬ６を生成する付加的なデコーダ回路（図示せず）と、を更に備える。
【００２６】
デコーダ回路６１０は、図示のように構成された、ＰＭＯＳトランジスタ６１１、６１２、及び６１４と、ＮＭＯＳトランジスタ６１３及び６１５と、を備える。デコーダ回路６１０は、ＮＡＮＤゲート６０１の出力と、インバータ６０２の出力と、プリデコードされたアドレス信号ＸＰＺＢ０と、を受信する。この特定セクタが選択され、ＸＰＺＢ０が「ｌｏｗ」のとき、「ＷＬ０」がアサートされることとなる。ＸＰＺＢ０が「ｈｉｇｈ」のとき、「ＷＬ０」はアサートされない。
【００２７】
同様に、デコーダ回路６２０は、図示のように構成された、ＰＭＯＳトランジスタ６２１、６２２、及び６２４と、ＮＭＯＳトランジスタ６２３及び６２５とを、備える。デコーダ回路６２０は、ＮＡＮＤゲート６０１の出力と、インバータ６０２の出力と、プリデコードされたアドレス信号ＸＰＺ７０と、を受信する。この特定セクタが選択され、ＸＰＺＢ７が「ｌｏｗ」のとき、「ＷＬ７」がアサートされる。ＸＰＺＢ７が「ｈｉｇｈ」のとき、「ＷＬ７」はアサートされない。
【００２８】
ＷＬ１、ＷＬ２、及びＷＬ３、ＷＬ４、ＷＬ５、及びＷＬ６用のデコーダ回路（図示せず）は、デコーダ回路６１０及び６２０と同じデザインを踏襲することとなるが、例外は、これらのデコーダ回路がＸＰＺＢ０又はＸＰＺＢ７に代わって、入力ＸＰＺＢ１、ＸＰＺＢ２、ＸＰＺＢ３、ＸＰＺＢ４、ＸＰＺＢ５、及びＸＰＺＢ６をそれぞれ受信することであることを理解されたい。
【００２９】
このセクタが選択されＷＬ０がアサートされることが望まれる状況において、ＮＡＮＤゲート６０１の出力は、「ｌｏｗ」となり、インバータの出力は、「ｈｉｇｈ」となる。ＰＭＯＳトランジスタ６１１は、オンされ、ＰＭＯＳトランジスタ６１２とＮＭＯＳトランジスタ６１３との間のノードは、ワード線ＷＬ０がアサートされるときに「ｌｏｗ」となるＸＰＺＢ０の値を受信することとなる。これにより、ＰＭＯＳトランジスタ６１４をオンし、その結果、アサート状態を示すＷＬ０「ｈｉｇｈ」をＺＶＤＤにプルすることとなる。この場合、ＸＰＺＢ７は「ｈｉｇｈ」であり、ＷＬ７はアサートされないことを意味するが、ＰＭＯＳトランジスタ６２２とＮＭＯＳトランジスタ６２３との間のノードを（「ｈｉｇｈ」である）ＸＰＺＢ７の値にプルすることになる。その後、ＮＭＯＳトランジスタ６２４をオンし、その結果、ＷＬは非アサート状態を示す「ｌｏｗ」となる。このように、ワード線ＷＬ０〜ＷＬ７のうちの１つを、このセクタが選択されたときに、選択することができる。
【００３０】
図７は、高電圧行デコーダ７００を示す。本発明の実施形態において、高電圧信号（例えば、プログラミング動作中にソース線に対して７〜９Ｖ）がフラッシュメモリセルにおける結合ゲートの不足分を補うために必要とされることを想起されたい。高電圧デコーダ７００は、高電圧レベルシフトイネーブル回路７１０と、消去ゲートデコーダ７２０と、ソース線デコーダ７３０と、を備える。
【００３１】
高電圧レベルシフトイネーブル回路７１０は、高電圧レベルシフト７１１と、低電圧ラッチ７１２と、を備える。低電圧ラッチ７１２は、ワード線（ＷＬ）、イネーブル（ＥＮ）、及びリセット（ＲＳＴ）を入力信号として受信し、イネーブル信号（ＳＥＣＥＮ）及びセクタイネーブル信号バー（ＳＥＣＥＮ＿Ｎ）を出力する。セクタイネーブル信号（ＳＥＣＥＮ）は、高電圧レベルシフト回路７１１への入力として提供され、高電圧レベルシフト回路７１１は、セクタイネーブル信号高電圧（Ｎセクタ用のＳＥＣＥＮ＿ＨＶ０．．．ＳＥＣＥＮ＿ＨＶＮ）及びセクタイネーブル信号高電圧バー（Ｎセクタ用のＳＥＣＥＮ＿ＨＶ０＿Ｎ．．．ＳＥＣＥＮ＿ＨＶＮ＿Ｎ）を出力する。
【００３２】
消去ゲートデコーダ７２０は、セクタの行０のための消去ゲートデコーダ７２１と、セクタの行１．．．Ｎのための同様の消去ゲートデコーダ（図示しない）と、を含む。ここで、消去ゲートデコーダ７２１は、高電圧レベルシフト回路７１１からのセクタイネーブル信号高電圧（ＳＥＣＥＮ＿ＨＶ０）と、その補体（ＳＥＣＥＮ＿ＨＶ０＿Ｎ）と、電圧消去ゲート供給（ＶＥＧＳＵＰ）と、低電圧消去ゲート供給（ＶＥＧＳＵＰ＿ＬＯＷ）と、セクタイネーブル信号（ＳＥＣＥＮ）と、その補体（ＳＥＣＥＮ＿Ｎ）と、を受信する。これにより、消去ゲートデコーダ７２１の出力ＥＧ０は、３つの異なる電圧レベル、つまり、ＳＥＣＥＮ＿ＨＶ０（高電圧）、ＶＥＧＳＵＰ（通常電圧）、又はＶＥＧＳＵＰ＿ＬＯＷ（低電圧）のうちの１つであり得る。
【００３３】
同様に、ソース線デコーダ７３０は、セクタの行０のためのソース線デコーダ７２１と、セクタの行１．．．Ｎのための同様のソース線デコーダ（図示しない）と、を含む。ここで、ソース線デコーダ７３１は、高電圧レベルシフト回路７１１からのセクタイネーブル信号高電圧（ＳＥＣＥＮ＿ＨＶ０）と、その補体（ＳＥＣＥＮ＿ＨＶ０＿Ｎ）と、電圧ソース線供給（ＶＳＬＳＵＰ）と、低電圧ソース線供給（ＶＳＬＳＵＰ＿ＬＯＷ）と、セクタイネーブル信号（ＳＥＣＥＮ）と、その補体（ＳＥＣＥＮ＿Ｎ）と、を受信する。これにより、ソース線デコーダ７３０の出力ＳＬ０は、３つの異なる電圧レベル、つまり、ＳＥＣＥＮ＿ＨＶ０（高電圧）、ＶＳＬＳＵＰ（通常電圧）、又はＶＳＬＳＵＰ＿ＬＯＷ（低電圧）のうちの１つであり得る。
【００３４】
図８は、消去ゲートデコーダ７２０の実施形態である消去ゲートデコーダ８００を示す。消去ゲートデコーダ８００は、図示のように構成される、ＮＭＯＳトランジスタ８０１と、ＰＭＯＳトランジスタ８０２及び８０３と、を備える。ＰＭＯＳトランジスタ８０３は、電流ミラーバイアスレベルとしてＥＧＨＶ＿ＢＩＡＳを有する電流リミッタである。この消去ゲート信号（ＥＧ）がアサートされる場合、ＥＮ＿ＨＶ＿Ｎは、ＰＭＯＳトランジスタ８０２をオンにし、ＮＭＯＳトランジスタ８０１をオフにする「ｌｏｗ」（例えば、０Ｖ又は１．２Ｖ又は２．５Ｖ）となり、その結果、消去ゲート（ＥＧ）は、「ｈｉｇｈ」（つまり、＝ＶＥＧＳＵＰ、例えば１１．５Ｖ）になる。この消去ゲート信号（ＥＧ）がアサートされない場合、ＥＮ＿ＨＶ＿Ｎは、ＰＭＯＳトランジスタ８０２をオフにし、ＮＭＯＳトランジスタ８０１オンにする「ｈｉｇｈ」となり、その結果、消去ゲート（ＥＧ）は「ｌｏｗ」（つまり、＝ＶＥＧＳＵＰ＿ＬＯＷレベル、例えば、０ｖ又は１．２Ｖ又は２．５Ｖ）になる。
【００３５】
図９は、消去ゲートデコーダ７２０の別の実施形態である消去ゲートデコーダ９００を示す。消去ゲートデコーダ９００は、ＮＭＯＳトランジスタ９０１と、ＰＭＯＳトランジスタ９０２と、を備える。この例において、消去ゲートデコーダ９００には、電流リミッタが含まれていない。この消去ゲート信号（ＥＧ）がアサートされる場合、ＥＮ＿ＨＶ＿Ｎは、ＰＭＯＳトランジスタ９０２をオンにし、ＮＭＯＳトランジスタ９０１をオフにする「ｌｏｗ」（例えば、０Ｖ又は１．２Ｖ）となり、その結果、消去ゲート（ＥＧ）は「ｈｉｇｈ」になる。この消去ゲート信号（ＥＧ）がアサートされない場合、ＥＮ＿ＨＶ＿Ｎは、ＰＭＯＳトランジスタ９０２をオフにし、ＮＭＯＳトランジスタ９０１をオンにする「ｈｉｇｈ」となり、その結果、消去ゲート（ＥＧ）は「ｌｏｗ」（例えば、０Ｖ又は１．２Ｖ又は２．５Ｖ）になる。
【００３６】
図１０は、ＰＭＯＳトランジスタのみを使用する消去ゲートデコーダ７２０の別の実施形態である消去ゲートデコーダ１０００を示す。消去ゲートデコーダ１０００は、共通のウェルを共有するＰＭＯＳトランジスタ１００１及び１００２を備える。この例において、消去ゲートデコーダ１０００には、電流リミッタが含まれていない。この消去ゲート信号（ＥＧ）がアサートされる場合、ＥＮ＿ＨＶ＿Ｎは、「ｌｏｗ」、ＥＮ＿ＨＶは、「ｈｉｇｈ」となり、ＰＭＯＳトランジスタ１００２をオンにし、ＰＭＯＳトランジスタ１００１をオフにし、その結果、消去ゲート（ＥＧ）は「ｈｉｇｈ」になる。この消去ゲート信号（ＥＧ）がアサートされない場合、ＥＮ＿ＨＶ＿Ｎは、「ｌｏｗ」、ＥＮ＿ＨＶは、「ｈｉｇｈ」となり、ＰＭＯＳトランジスタ１００２をオフにし、ＰＭＯＳトランジスタ１００１をオンにし、その結果、消去ゲート（ＥＧ）は「ｌｏｗ」（例えば、０Ｖ又は１．２Ｖ又は２．５Ｖ）になる。
【００３７】
図１１は、ソース線デコーダ７３０の一実施形態であるソース線デコーダ１１００を示す。ソース線デコーダ１１００は、図示のように構成されたＮＭＯＳトランジスタ１１０１、１１０２、１１０３、及び１１０４を備える。ＮＭＯＳトランジスタ１１０１は、ＳＬＲＤ＿ＥＮ信号に応答して、読み出し動作時に、ソース線（ＳＬ）を「ｌｏｗ」にプルする。ＮＭＯＳトランジスタ１１０２は、ＳＬＰ＿ＥＮ信号に応答して、プログラミング動作時に、ソース線（ＳＬ）を「ｌｏｗ」にプルする。ＮＭＯＳトランジスタ１１０３は、出力ＶＳＬＭＯＮを介して、監視機能としての役割を果たす。ＮＭＯＳトランジスタ１１０４は、ＥＮ＿ＨＶ信号に応答して、電圧をソース線（ＳＬ）に提供する。
【００３８】
図１２は、ソース線デコーダ７３０の別の実施形態であるソース線デコーダ１２００を示す。ソース線デコーダ１２００は、図示のように構成されたＮＭＯＳトランジスタ１２０１、１２０２、及び１２０３を備える。ＮＭＯＳトランジスタ１２０１は、ＳＬＰ＿ＥＮ信号に応答して、プログラミング動作時に、ソース線（ＳＬ）を「ｌｏｗ」にプルする。ＮＭＯＳトランジスタ１２０２は、出力ＶＳＬＭＯＮを介して、監視機能としての役割を果たす。ＮＭＯＳトランジスタ１２０３は、ＥＮ＿ＨＶ信号に応答して、電圧をソース線（ＳＬ）に提供する。
【００３９】
図１３は、ソース線デコーダ７３０の別の実施形態であるソース線デコーダ１３００を示す。ソース線デコーダ７３０は、図示のように構成されたＮＭＯＳトランジスタ１３０１及び１３０２を備える。ＮＭＯＳトランジスタ１３０１は、ＳＬＰ＿ＥＮ信号に応答して、プログラミング動作時に、ソース線（ＳＬ）を「ｌｏｗ」にプルする。ＮＭＯＳトランジスタ１３０２は、ＥＮ＿ＨＶ信号に応答して、電圧をソース線（ＳＬ）に提供する。
【００４０】
図１４は、ＰＭＯＳトランジスタのみを使用するソース線デコーダ７３０の別の実施形態であるソース線デコーダ１４００を示す。ソース線デコーダ１４００は、図示のように構成されたＰＭＯＳトランジスタ１４０１、１４０２、及び１４０３を備える。ＰＭＯＳトランジスタ１４０１は、ＥＮ＿ＨＶ信号に応答して、プログラミング動作時に、ソース線（ＳＬ）をｌｏｗにプルする。ＰＭＯＳトランジスタ１４０２は、出力ＶＳＬＭＯＮを介して、監視機能としての役割を果たす。ＰＭＯＳトランジスタ１４０３は、ＥＮ＿ＨＶ＿Ｎ信号に応答して、電圧をソース線（ＳＬ）に提供する。
【００４１】
図１５は、図１４のソース線デコーダ１４００の変形例であるソース線デコーダ７３０の別の実施形態であるソース線デコーダ１５００を示す。ソース線デコーダは、ソース線デコーダ１４００を含む。ソース線デコーダ１４００のソース線（ＳＬ）は、読み出し動作時に、選択されたメモリセル１６２０のソース線１６２０及びダミーメモリセル１５１０のソース線１５２０に接続される。ダミーメモリセル１５１０は、データを記憶するためには使用されないことを除いて、メモリセル３００の設計に基づくことができる、選択されたメモリセル１６１０と同じ構成を踏襲する。
【００４２】
図１６は、選択されたメモリセル１６２０及びダミーメモリセル１５２０に関する追加の詳細を示す。選択されたメモリセル１６２０が読み出しモード又は消去モードであるときに、ソース線１６２０及びソース線１５２０は、ダミーメモリセル１５１０及び接地に結合されたダミービット線１５２６を通って接地に結合される。ダミーメモリセル１５１０は、読み出し動作の前に消去されることが必要である。これにより、ソース線１５２０及びソース線１６２０を接地にプルする。
【００４３】
選択されたメモリセル１６１０がプログラムモードであるときに、ビット線１５２６は、ＶＤＤなどの抑制電圧に結合される。この結果、ダミーメモリセル１５１０は、ダミーメモリセル１５２０を消去状態に維持することとなるプログラム抑制モードになる。ダミーメモリセル１５１０など複数のダミーセルをソース線を介してメモリセル１６１０に接続して、ソース線１６２０を接地するプルダウンを強化できる。
【００４４】
図１７は、図１、図２の従来技術の設計で使用できる制御ゲートデコーダであるが、図３〜図１６の実施形態では不要である制御ゲートデコーダ１７００を示す。制御ゲートデコーダ１７００は、ＮＭＯＳトランジスタ１７０１と、ＰＭＯＳトランジスタ１７０２と、を備える。ＮＭＯＳトランジスタ１７０１は、信号ＥＮ＿ＨＶ＿Ｎに応答して、制御ゲート信号（ＣＧ）をプルダウンする。ＰＭＯＳトランジスタ１７０２は、信号ＥＮ＿ＨＶ＿Ｎに応答して、制御ゲート信号（ＣＧ）をプルアップする。
【００４５】
図１８は、図１、図２の従来技術の設計で使用できる制御ゲートデコーダの別の実施形態であるが、図３〜図１６の実施形態では必要ないＰＭＯＳトランジスタのみを使用する制御ゲートデコーダ１８００を示す。制御ゲートデコーダ１８００は、ＰＭＯＳトランジスタ１８０１及び１８０２を備える。ＰＭＯＳトランジスタ１８０１は、信号ＥＮ＿ＨＶに応答して、制御ゲート信号（ＣＧ）をプルダウンする。ＰＭＯＳトランジスタ１８０２は、信号ＥＮ＿ＨＶ＿Ｎに応答して、制御ゲート信号（ＣＧ）をプルアップする。
【００４６】
図１９は、図１、図２の従来技術の設計及び図３〜図１６の実施形態で使用できるＥＧ／ＣＧ／ＳＬゲートデコーダ１９００を示し、それ故に、本発明によって保存されるスペースの大きさが示される。ゲートデコーダ１９００は、ＰＭＯＳトランジスタ１９０１を備える。ＰＭＯＳトランジスタ１９０１は、信号ＥＮ＿ＨＶ＿Ｎに応答して、低いゲート信号（ＥＧ／ＣＧ／ＳＬ）を「ｈｉｇｈ」にプルする。ＥＮ＿ＨＶ＿Ｎがアサートされない場合、ＥＧ／ＣＧ／ＳＬの値は、フロートする。ＥＧ／ＣＧ／ＳＬゲートは、高電圧レベルにイネーブルされる前に、まず、低バイアスレベルにプリチャージされる。
【００４７】
図２０は、適応高電圧ＶＨ及び低ＶＬ供給を有するラッチ電圧レベルシフタ２０００を示す。ラッチ電圧レベルシフタは、図示する構成において、インバータ２００１及び２００２と、ＮＭＯＳトランジスタ２００３、２００４、２００５、２００６、及び２００７と、を含む、ラッチを備える。ラッチ電圧レベルシフタは、イネーブルを意味する、リセットするための入力２０１２（入力ＲＳＴ＿ＳＥＣＤＥＣ）及びセットするための入力２０１０（入力ＷＬ０及びＥＴ＿ＳＥＣＤＥＣ）を受け、出力２０２０及び２０２２を生成する。ラッチ電圧レベルシフタは、「ｈｉｇｈ」の電圧又は「ｌｏｗ」の電圧の大きさを適応的に変更して、電圧ストレスを最小にする。ラッチインバータ２００１及び２００２は、電源高ＶＨ及び電源低ＶＬを受信していた。当初、入力２０１０／２０１２によりイネーブルする際、ＶＨはＶｄｄ、例えば１．２Ｖであり、ＶＬはｇｎｄである。その後、ＶＨは、中間ＶＨレベル、例えば、５Ｖまで増加し始める。このＶＨレベルにおいて、ＶＬは、その後、中間ＶＬレベル、例えば、２．５Ｖに増加する。ＶＬが中間ＶＬレベルに達した後、ＶＨは、その後、最終高電圧供給ＶＨＶＳＵＰレベル、例えば、１１．５Ｖに増加する。この時点で、インバータの両端電圧は、１１．５Ｖ−２．５Ｖ＝９Ｖに過ぎず、したがって、両者の間の電圧ストレスを低減することができる。
【００４８】
図２１は、ラッチ電圧シフタ２１００を示す。ラッチ電圧シフタ２１００は、図示する構成において、低電圧ラッチインバータ２１０９と、ＮＭＯＳトランジスタ２１０３、２１０４、２１０７、及び２１０８と、ＰＭＯＳトランジスタ２１０１、２１０２、２１０５、及び２１０６と、を含む。ラッチ電圧シフタ２１００は、入力としてＥＮ＿ＳＥＣを受信し、ＥＮ＿ＳＥＣ及び接地よりも大きな電圧スイングを有するＥＮ＿ＨＶ及びＥＮ＿ＨＶ＿Ｎを出力する。
【００４９】
図２２は、ＶＥＧＳＵＰ＿ＬＯＣを受信し、（電流バイアスの役目を果たす）限定された電流を有するＶＥＧＳＵＰを出力するＰＭＯＳトランジスタを備える高電圧電流リミッタ２２００を示す。この回路は、電流を制限するための図９、図１０、図１７、図１８、図１９のようなローカルな電流リミッタを有さない回路と共に使用できる。
【００５０】
図２３は、読み出し動作用の電流リミッタを有するラッチ電圧シフタ２３００を示す。ラッチ電圧シフタ２３００は、図２１からのラッチ電圧シフタ２１００を含む。また、ＰＭＯＳトランジスタ２３０１と、電流源２３０２と、を含む、電流リミッタ２３１０を備える。電流リミッタ２３１０は、スイッチ２３０３を介して、電流リミッタ２３１０に接続されている。ラッチ電圧シフタ２１００はまた、スイッチ２３０４を介して、信号ＨＶＳＵＰ＿ＧＬＢに接続されている。読み出し動作時に、ラッチ電圧レベルシフタ２１００は、スイッチ２３０３を介して電流リミッタ２３１０に接続されることとなる。ラッチ電圧レベルシフタ２１００の出力（例えば、Ｖｄｄ２．５Ｖを下回るおよそ１つのＶｔ閾値電圧）は、図８、図９、図１０、図１７、図１８、図１９のようなＥＧデコーダ及びＣＧデコーダのゲートを制御する。読み出し動作をしないときに、ラッチ電圧レベルシフタ２１００は、スイッチ２３０４を介して、ＨＶＳＵＰ＿ＧＬＢに接続されることとなる。
【００５１】
図２４は、図１５及び図１６の設計を利用したソース線プルダウンを有するアレイ２４００を示す。ソース線プルダウンを有するアレイ２４００は、行（ワード線ＷＬ０．．．ＷＬ７で示す）と列（ビット線ＢＬ０．．．ＢＬ３１で示す）とに編成された複数のメモリセルを備える。例示的なメモリセル対は、ワード線２４０２（ＷＬ０）に結合された１つのセルと、ワード線２４０４（ＷＬ１）に結合された別のセルと、を含むメモリセル対２４０１である。２つのセルは、消去ゲート２４０３（ＥＧ０）及びソース線２４０６（ＳＬ０）を共有する。ここでは、ビット線ＢＬ＿ＰＷＤＮ１に取り付けられるように示されるダミーメモリセルの列もまた存在する。例示的なダミーメモリセル対は、ワード線２４０２（ＷＬ０）に結合された１つのセルと、ワード線２４０４（ＷＬ１）に結合された別のセルと、を有する、ダミーメモリセル対２４０７である。２つのセルは、消去ゲート２４０３（ＥＧ０）及びソース線２４０６（ＳＬ０）を共有する。選択されたメモリセル及びダミーメモリセルは、図１５及び図１６について前述した読み出し動作時に構成することができる。
【図１】
2019519059.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2019519059.tif 000014
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2019519059.tif 000019
【図１４】
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【図１５】
2019519059.tif 000021
【図１６】
2019519059.tif 000022
【図１７】
2019519059.tif 000023
【図１８】
2019519059.tif 000024
【図１９】
2019519059.tif 000025
【図２０】
2019519059.tif 000026
【図２１】
2019519059.tif 000027
【図２２】
2019519059.tif 000028
【図２３】
2019519059.tif 000029
【図２４】
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【国際調査報告】
2019519059.tif 000031
2019519059.tif 000032
2019519059.tif 000033