(57)【要約】本開示の実施形態は、電圧コンパレータを含む。電圧コンパレータは、第１のアナログ電圧を受信するように構成されている第１の入力と、第２のアナログ電圧を受信するように構成されている第２の入力と、第１のアナログ電圧を第１の遅延回路を通して、第２のアナログ電圧を第２の回路を通して伝搬するように構成されている第１のデジタル遅延ラインと、第１のアナログ電圧または第２のアナログ電圧を表す値のどちらが第１のデジタル遅延ラインを通してより高速に伝搬したかに基づいて、コンパレータ出力を提供するように構成されている出力回路とを含み得る。コンパレータ出力は、第１のアナログ電圧または第２のアナログ電圧のどちらがより大きいかを識別するように構成され得る。
2019526942.tif 000002
【特許請求の範囲】
【請求項１】
電圧コンパレータであって、前記電圧コンパレータは、
第１のアナログ電圧を受信するように構成されている第１の入力と、
第２のアナログ電圧を受信するように構成されている第２の入力と、
前記第１のアナログ電圧を第１の遅延回路を通して伝搬し、前記第２のアナログ電圧を第２の回路を通して伝搬するように構成されている第１のデジタル遅延ラインと、
出力回路と
を備え、
前記出力回路は、前記第１のアナログ電圧を表す値が前記第１のデジタル遅延ラインを通してより高速に伝搬したか、前記第２のアナログ電圧を表す値が前記第１のデジタル遅延ラインを通してより高速に伝搬したかに基づいて、コンパレータ出力を提供するように構成され、前記コンパレータ出力は、前記第１のアナログ電圧がより大きいか前記第２のアナログ電圧がより大きいかを識別するように構成されている、電圧コンパレータ。
【請求項２】
前記電圧コンパレータは、電圧／電流コンバータ回路をさらに含み、
前記第１のデジタル遅延ラインは、前記第１のアナログ電圧が第１の電流に変換され、前記第２のアナログ電圧が第２の電流に変換された後、前記第１のアナログ電圧および前記第２のアナログ電圧を伝搬するようにさらに構成されている、請求項１または６−１０に記載の電圧コンパレータ。
【請求項３】
前記電圧コンパレータは、電圧／電流コンバータ回路をさらに含み、
前記第１のデジタル遅延ラインは、前記第１のアナログ電圧が第１の電流に変換され、前記第２のアナログ電圧が第２の電流に変換された後、前記第１のアナログ電圧および前記第２のアナログ電圧を伝搬するようにさらに構成され、
前記出力回路は、前記第１の電流がより大きいか前記第２の電流がより大きいかに基づいて、前記コンパレータ出力を提供するようにさらに構成されている、請求項１または６−１０に記載の電圧コンパレータ。
【請求項４】
前記電圧コンパレータは、電圧／電流コンバータ回路をさらに含み、
前記第１のデジタル遅延ラインは、前記第１のアナログ電圧が第１の電流に変換され、前記第２のアナログ電圧が第２の電流に変換された後、前記第１のアナログ電圧および前記第２のアナログ電圧を伝搬するようにさらに構成され、
前記出力回路は、前記第１の電流が前記第２の電流より大きいことの決定に基づいて、前記第１のアナログ電圧が前記第２のアナログ電圧より大きいことを識別するようにさらに構成されている、請求項１または６−１０に記載の電圧コンパレータ。
【請求項５】
前記電圧コンパレータは、電圧／電流コンバータ回路をさらに含み、
前記第１のデジタル遅延ラインは、前記第１のアナログ電圧が第１の電流に変換され、前記第２のアナログ電圧が第２の電流に変換された後、前記第１のアナログ電圧および前記第２のアナログ電圧を伝搬するようにさらに構成され、
前記出力回路は、前記第１のアナログ電圧を表す値が前記第２のアナログ電圧のそれらより高速で前記第１のデジタル遅延ラインを通して伝搬したことの決定に基づいて、前記第１のアナログ電圧が前記第２のアナログ電圧より大きいことを識別するようにさらに構成されている、請求項１または６−１０に記載の電圧コンパレータ。
【請求項６】
第２のデジタル遅延ラインと、
マルチプレクサと
をさらに備え、
前記第１および第２のデジタル遅延ラインは、アナログ電圧入力を交互に比較するように構成されている、請求項１−５または７−１０に記載の電圧コンパレータ。
【請求項７】
前記第１のアナログ電圧および前記第２のアナログ電圧を表す値を前記出力回路のための比較識別に解釈するように構成されているサーモメータコード論理回路をさらに備えている、請求項１−６または８−１０に記載の電圧コンパレータ。
【請求項８】
前記第１のアナログ電圧と前記第２のアナログ電圧との間の入力差動電圧を前記第１のアナログ電圧および前記第２のアナログ電圧を表す差動電流に変換するように構成されているトランスコンダクタをさらに備えている、請求項１−７または９−１０に記載の電圧コンパレータ。
【請求項９】
各差動デジタル遅延ラインは、電流限定バッファ鎖を含む、請求項１−８  １０に記載の電圧コンパレータ。
【請求項１０】
所与の差動デジタル遅延ラインが、前記所与の差動デジタル遅延ラインに印加される差動電流に従って、ある速度で動作するように構成され、
前記コンパレータは、ラッチをさらに備え、
前記ラッチは、より高速の差動デジタル遅延ラインの完了時のより低速の差動デジタル遅延ラインからのデータを保存するように構成されている、請求項１−９に記載の電圧コンパレータ。
【請求項１１】
マイクロコントローラであって、前記マイクロコントローラは、複数の電圧コンパレータを備え、第１の電圧コンパレータは、
第１のアナログ電圧を受信するように構成されている第１の入力と、
第２のアナログ電圧を受信するように構成されている第２の入力と、
前記第１のアナログ電圧を第１の遅延回路を通して、前記第２のアナログ電圧を第２の回路を通して伝搬するように構成されている第１のデジタル遅延ラインと、
出力回路と
を備え、
前記出力回路は、前記第１のアナログ電圧を表す値が前記第１のデジタル遅延ラインを通してより高速に伝搬したか、前記第２のアナログ電圧を表す値が前記第１のデジタル遅延ラインを通してより高速に伝搬したかに基づいて、コンパレータ出力を提供するように構成され、前記コンパレータ出力は、前記第１のアナログ電圧がより大きいか前記第２のアナログ電圧がより大きいかを識別するように構成されている、マイクロコントローラ。
【請求項１２】
前記第１の電圧コンパレータは、電圧／電流コンバータ回路をさらに含み、
前記第１のデジタル遅延ラインは、前記第１のアナログ電圧が第１の電流に変換され、前記第２のアナログ電圧が第２の電流に変換された後、前記第１のアナログ電圧および前記第２のアナログ電圧を伝搬するようにさらに構成されている、請求項１１または１６−２０に記載のマイクロコントローラ。
【請求項１３】
前記第１の電圧コンパレータは、電圧／電流コンバータ回路をさらに含み、
前記第１のデジタル遅延ラインは、前記第１のアナログ電圧が第１の電流に変換され、前記第２のアナログ電圧が第２の電流に変換された後、前記第１のアナログ電圧および前記第２のアナログ電圧を伝搬するようにさらに構成され、
出力回路は、前記第１の電流がより大きいか前記第２の電流がより大きいかに基づいて、前記コンパレータ出力を提供するようにさらに構成されている、請求項１１または１６−２０に記載のマイクロコントローラ。
【請求項１４】
前記第１の電圧コンパレータは、電圧／電流コンバータ回路をさらに含み、
前記第１のデジタル遅延ラインは、前記第１のアナログ電圧が第１の電流に変換され、前記第２のアナログ電圧が第２の電流に変換された後、前記第１のアナログ電圧および前記第２のアナログ電圧を伝搬するようにさらに構成され、
前記出力回路は、前記第１の電流が前記第２の電流より大きいことの決定に基づいて、前記第１のアナログ電圧が前記第２のアナログ電圧より大きいことを識別するようにさらに構成されている、請求項１１または１６−２０に記載のマイクロコントローラ。
【請求項１５】
前記第１の電圧コンパレータは、電圧／電流コンバータ回路をさらに含み、
前記第１のデジタル遅延ラインは、前記第１のアナログ電圧が第１の電流に変換され、前記第２のアナログ電圧が第２の電流に変換された後、前記第１のアナログ電圧および前記第２のアナログ電圧を伝搬するようにさらに構成され、
前記出力回路は、前記第１のアナログ電圧を表す値が前記第２のアナログ電圧のそれらより高速で前記第１のデジタル遅延ラインを通して伝搬したことの決定に基づいて、前記第１のアナログ電圧が前記第２のアナログ電圧より大きいことを識別するようにさらに構成されている、請求項１１または１６−２０に記載のマイクロコントローラ。
【請求項１６】
前記第１の電圧コンパレータは、
第２のデジタル遅延ラインと、
マルチプレクサと
をさらに備え、前記第１および第２のデジタル遅延ラインは、アナログ電圧入力を交互に比較するように構成されている、請求項１１−１５または１７−２０に記載のマイクロコントローラ。
【請求項１７】
前記第１の電圧コンパレータは、前記第１のアナログ電圧および前記第２のアナログ電圧を表す値を前記出力回路のための比較識別に解釈するように構成されているサーモメータコード論理回路をさらに備えている、請求項１１−１５または１７−２０に記載のマイクロコントローラ。
【請求項１８】
前記第１の電圧コンパレータは、前記第１のアナログ電圧と前記第２のアナログ電圧との間の入力差動電圧を前記第１のアナログ電圧および前記第２のアナログ電圧を表す差動電流に変換するように構成されているトランスコンダクタをさらに備えている、請求項１１−１５または１７−２０に記載のマイクロコントローラ。
【請求項１９】
各差動デジタル遅延ラインは、電流限定バッファ鎖を含む、請求項１１−１５または１７−２０に記載のマイクロコントローラ。
【請求項２０】
所与の差動デジタル遅延ラインが、前記所与の差動デジタル遅延ラインに印加される差動電流に従って、ある速度で動作するように構成され、
前記第１の電圧コンパレータは、ラッチをさらに備え、
前記ラッチは、より高速の差動デジタル遅延ラインの完了時のより低速の差動デジタル遅延ラインからのデータを保存するように構成されている、請求項１１−１５または１７−２０に記載のマイクロコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
（優先権）
本願は、米国仮出願第６２／３６４，１６４号（２０１６年７月１９日出願）に対する優先権を主張し、上記出願は、その全体が本明細書に組み込まれる。
【０００２】
（技術分野）
本開示は、時間ベースのデジタル遅延ライン（ＤＤＬ）アナログ／デジタルコンバータ（ＡＤＣ）に関し、特に、コンパレータにおいて使用されるそのようなコンバータに関する。
【背景技術】
【０００３】
多くの異なる種類のＡＤＣが、存在し、それらの使用は、多くの場合、用途に依存する。ＡＤＣは、ビットサイズに従って変動し得、アナログ信号は、２ｎ個の異なるデジタル値にデジタル化され、ＡＤＣは、ｎビットコンバータであり、アナログ値のレンジを表すためにｎビットを使用するであろう。さらに、ＡＤＣは、アナログ信号のための入力レンジを含み得る。ＡＤＣの最も低いデジタル化出力（例えば、８ビットＡＤＣに対して００００００００）は、アナログ信号入力の下限に対応し得る。ＡＤＣの最も高いデジタル化出力（例えば、８ビットＡＤＣに対して１１１１１１１１）は、アナログ信号入力の上限に対応し得る。そのような例示的値は、正値または符号なし値を規定し得るが、２の補数バイナリ列挙が、代わりに使用され得る。ＡＤＣは、サンプリング比率、すなわち、アナログ信号がサンプリングされる頻度に対応し得る定義された帯域幅を有し得る。ＡＤＣは、変化する線形性度に従って、値を出力し得る。
【発明の概要】
【課題を解決するための手段】
【０００４】
本開示の実施形態は、電圧コンパレータを含み得る。電圧コンパレータは、第１のアナログ電圧を受信するように構成されている第１の入力と、第２のアナログ電圧を受信するように構成されている第２の入力と、第１のアナログ電圧を第１の遅延回路を通して伝搬し、第２のアナログ電圧を第２の回路を通して伝搬するように構成されている第１のデジタル遅延ラインと、第１のアナログ電圧を表す値が第１のデジタル遅延ラインを通してより高速に伝搬したか、第２のアナログ電圧を表す値が第１のデジタル遅延ラインを通してより高速に伝搬したかに基づいて、コンパレータ出力を提供するように構成されている出力回路とを含み得る。前述の実施形態のいずれかの組み合わせにおいて、コンパレータ出力は、第１のアナログ電圧がより大きいか第２のアナログ電圧がより大きいかを識別するように構成され得る。前述の実施形態のいずれかの組み合わせにおいて、電圧コンパレータは、電圧／電流コンバータ回路をさらに含み得る。前述の実施形態のいずれかの組み合わせにおいて、第１のデジタル遅延ラインはさらに、第１のアナログ電圧が第１の電流に変換され、第２のアナログ電圧が第２の電流に変換された後、第１のアナログ電圧および第２のアナログ電圧を伝搬するように構成され得る。前述の実施形態のいずれかの組み合わせにおいて、出力回路はさらに、第１の電流がより大きいか第２の電流がより大きいかに基づいて、コンパレータ出力を提供するように構成される。前述の実施形態のいずれかの組み合わせにおいて、出力回路はさらに、第１の電流が第２の電流より大きいことの決定に基づいて、第１のアナログ電圧が第２のアナログ電圧より大きいことを識別するように構成される。前述の実施形態のいずれかの組み合わせにおいて、出力回路はさらに、第１のアナログ電圧を表す値が第２のアナログ電圧のそれらより高速で第１のデジタル遅延ラインを通して伝搬したことの決定に基づいて、第１のアナログ電圧が第２のアナログ電圧より大きいことを識別するように構成される。前述の実施形態のいずれかの組み合わせにおいて、電圧コンパレータはさらに、第２のデジタル遅延ラインおよびマルチプレクサを含み得る。前述の実施形態のいずれかの組み合わせにおいて、第１および第２のデジタル遅延ラインは、アナログ電圧入力を交互に比較するように構成され得る。
【０００５】
前述の実施形態のいずれかの組み合わせにおいて、コンパレータはさらに、第１のアナログ電圧および第２のアナログ電圧を表す値を出力回路のための比較識別に解釈するように構成されているサーモメータコード論理回路を含み得る。前述の実施形態のいずれかの組み合わせにおいて、コンパレータはさらに、第１のアナログ電圧と第２のアナログ電圧との間の入力差動電圧を第１のアナログ電圧および第２のアナログ電圧を表す差動電流に変換するように構成されているトランスコンダクタを含み得る。
【０００６】
前述の実施形態のいずれかの組み合わせにおいて、各差動デジタル遅延ラインは、電流限定バッファ鎖を含み得る。
【０００７】
前述の実施形態のいずれかの組み合わせにおいて、所与の差動デジタル遅延ラインは、所与の差動デジタル遅延ラインに印加される差動電流に従って、ある速度で動作するように構成され得る。前述の実施形態のいずれかの組み合わせにおいて、コンパレータはさらに、より高速の差動デジタル遅延ラインの完了時のより低速の差動デジタル遅延ラインからのデータを保存するように構成されているラッチを含み得る。
【０００８】
本開示の実施形態は、上で説明される実施形態のいずれかに対して実装される複数の電圧コンパレータを含むマイクロコントローラを含み得る。
【０００９】
本開示の実施形態は、上で説明されるコンパレータまたはマイクロコントローラのいずれかによって行われる方法を含み得る。
【図面の簡単な説明】
【００１０】
【図１】図１は、本開示の実施形態による、例示的オーバーレンジ保護可変分解能差動遅延ラインＡＤＣを図示する。
【図２】図２は、本開示の実施形態による、入力回路の表現を図示する。
【図３】図３は、本開示の実施形態による、ＡＤＣの動作のタイミング図を図示する。
【図４】図４は、本開示の実施形態による、例示的フロントエンドを図示する。
【図５】図５は、本開示の実施形態による、例示的遅延セルを図示する。
【図６】図６は、本開示の実施形態による、ＡＤＣのより詳細な図である。
【図７】図７は、本開示の実施形態による、ＡＤＣの別のより詳細な図である。
【図８】図８は、本開示の実施形態による、ＰＷＭを制御するためのデジタルコンパレータを特徴とするＡＤＣを伴うマイクロコントローラの例証である。
【図９Ａ】図９Ａ−９Ｂは、本開示の実施形態による、ＤＤＬ  ＡＤＣを使用する例示的コンパレータの例証である。
【図９Ｂ】図９Ａ−９Ｂは、本開示の実施形態による、ＤＤＬ  ＡＤＣを使用する例示的コンパレータの例証である。
【図１０】図１０は、本開示の実施形態による、ＤＤＬ  ＡＤＣを使用する例示的コンパレータのより詳細な例証である。
【図１１】図１１は、本開示の実施形態による、コンパレータの要素をより詳細に図示する。
【図１２】図１２は、本開示の実施形態による、コンパレータの例示的タイミングを図示する。
【発明を実施するための形態】
【００１１】
図１は、本開示の実施形態による、例示的オーバーレンジ保護可変分解能差動遅延ラインＡＤＣ１００を図示する。ＡＤＣ１００は、例えば、コンパレータ内で使用され得る。
【００１２】
ＡＤＣ１００は、デジタル遅延ライン（ＤＤＬ）ＡＤＣとして実装され得る。デジタル遅延ラインＡＤＣとしての実装を通して、ＡＤＣ１００は、従来のフラッシュＡＤＣより低いコストかつより少ない電力でその測定を行い得る。一実施形態では、ＡＤＣ１００は、背景較正を含み得る。別の実施形態では、ＡＤＣ１００は、レンジ調節を含み得る。さらに別の実施形態では、ＡＤＣ１００は、そのアナログ入力が測定されるであろう所望のレンジから外れている程度を推定し得る。ＡＤＣ１００の誤差電圧がレンジを超えると、ＡＤＣ１００を使用する制御ループがロックを再取得することが、困難になり得る。ＡＤＣ１００によって生成されたレンジ外推定値は、アルゴリズムが必要な調節を行い得るように、誤差の方向および定性的推定値を提供する。推定値が、ＡＤＣの正確なレンジ外であっても、推定値が正確なレンジのどの程度外であるかの定性的推定値は、より良好なアクションおよび性能を可能にし得る。種々の実施形態では、アナログ入力がレンジ外であることの決定は、入力とＡＤＣ１００との間の比較評価として使用され得る。
【００１３】
ＡＤＣ１００は、主に、デジタル低電圧論理を用いて実装され得る。故に、ＡＤＣ１００は、占有面積またはダイサイズに関して小型であり得る。さらに、ＡＤＣ１００は、したがって、低電力を要求し得る。さらに、ＡＤＣ１００は、したがって、非常に高速で動作し得る。故に、ＡＤＣ１００は、ＡＤＣ１００の複数のインスタンスがそのようなコンパレータの実践的実装を生成するために組み合わせられ得るときでも、コンパレータとして使用され得る。
【００１４】
背景較正は、分解能および正確度等の重要なメトリックに関してＡＤＣ１００性能を改良し得る。レンジ調節は、コンパレータとしてのＡＤＣ１００の使用をより柔軟にし、システムＡＤＣ１００が実装されるどんなシステムのためにもシステムのニーズに適合可能にし得る。レンジ外推定は、ＡＤＣ１００がその線形レンジ外にあるとき（その入力に対して）、有用な情報を提供し得る。さらに、ＡＤＣ１００は、推定の一部として、レンジ外入力の定性的または定量的大きさ、およびその符号もしくは方向を規定し得る。一実施形態では、レンジ外入力のそのような定性的または定量的大きさ、およびその符号または方向は、２つの入力間の比較の結果を生成するために使用され得る。これは、コンパレータとしての役割を果たすためのＡＤＣ１００の能力を実行し得る。
【００１５】
ＡＤＣ１００を遅延ラインＡＤＣとして実装することによって、ＡＤＣ１００は、差動電圧を差動電流に変換し得る。図２は、本開示の実施形態による、入力回路２００の表現を図示する。入力回路２００は、ＡＤＣ１００とインターフェースをとり得るか、またはＡＤＣ１００の一部として実装され得る。入力回路２００は、入力電圧と基準電圧との間の差動電圧を電流に変換するように構成され得る。特に、入力回路２００は、差動電圧をｐバイアスおよびｎバイアス電流に変換し得る。入力回路２００は、トランジスタの組によって実装され得る。差動電流間の差異は、入力電圧と基準電圧との間の差分に関連する。ｐバイアスまたはｎバイアス電流のうちの一方は、他方より強いであろう。さらに、ｐバイアスまたはｎバイアス電流のうちの一方は、入力電圧または基準電圧がより高かった程度まで他方より強いであろう。
【００１６】
図１に戻ると、入力回路２００からのｐバイアス電流およびｎバイアス電流の出力は、入力１０２、１０４として印加され得る。ＡＤＣ１００は、電流スターブドバッファ１１６、１１８を通してデータ遅延ラインを用いて機能し得る。バッファ１１６、１１８の各要素は、それぞれのｎバイアス１０２、ｐバイアス１０４電流からの電流が要素に到達すると、活性化し、その入力を伝搬し得る。バッファ状態は、最初に、全てゼロであり得、伝搬されるべき変換信号１０６は、１であり得る。他の場合、バッファ状態は、最初に、全て１であり得、伝搬されるべき変換信号１０６は、ゼロであり得る。ｐバイアス１０４電流およびｎバイアス１０２電流は、バッファ１１８、１１６のそれぞれの要素に到達し、そのような要素は、順に、それぞれの電流が受信されると、活性化し、バッファ鎖内の次のそのような要素に伝搬する。その結果、より大きい、したがって、より高速の、ｎバイアス１０２、ｐバイアス１０４電流に関連付けられたバッファが、最初に満たされ得る。バッファは、変換信号１０６（元々、両バッファに印加された）から伝搬される値で満たされ得る。他方のバッファは、完全に満たされないが、その電流の相対的速度（したがって、サイズ）に従って満たされ得る。一実施形態では、ＡＤＣ１００は、最初に完了したバッファ１１６、１１８を識別し得る。さらに、ＡＤＣ１００は、バッファ１１６、１１８のうちの一方の完了時、バッファ１１６、１１８のうちの未完了バッファのステータスを検査し得る。部分的に満たされたバッファ内の満たされた要素の数に基づいて、ｎバイアス１０４およびｐバイアス１０２間の相対的差異が、確認され得る。この相対的差異に基づいて、入力電圧と基準電圧との間の差異が、確認され得る。入力電圧と基準電圧との間の差異は、電圧間の比較として解釈され、コンパレータとしてＡＤＣ１００を実行し得る。バッファ１１６、１１８は、バッファが、電流がｐバイアス１０２またはｎバイアス１０４から受信されるまで活性化を待つという点において、電流スターブドバッファと称され得る。バッファ１１６、１１８は、それぞれの差動電流のサイズに関連する速度で連続的に活性化し得、差動電流のサイズは、順に、差動電流を発生させたそれぞれの差動電圧に関連する。
【００１７】
ＡＤＣ１００は、サーモメータコードを通した各バッファ１１６、１１８の相対的速度を通して、ｐバイアス１０２とｎバイアス１０４との間の速度の差異を表すように構成され得る。コードは、ラッチ１１２内に記憶され得る。ラッチ１１２は、ｐバイアス１０２およびｎバイアス１０４のうちの最初のものの完了時、バッファ１１６、１１８のスナップショットとして、サーモメータコードを記憶し得る。ｐバイアス１０２またはｎバイアス１０２の最初のものの完了時、バッファ１１６、１１８のそれぞれのバッファは、次の遅延要素への伝搬の代わりに、それぞれ、終了＋または終了−になり得るその信号を出力し得る。終了＋は、バッファ１１６が（ｐバイアス１０２に起因して）伝搬を終えたことを表し得、終了−は、バッファ１１８が（ｎバイアス１０４に起因して）伝搬を終えたことを表し得る。ＯＲゲートが、終了＋および終了−を組み合わせ、終了信号を発生させ得る。終了信号は、ラッチ１１２の値を設定するための制御としてフィードされ得る。したがって、ラッチ１１２は、バッファ１１６、１１８のうちの最初のものの完了時に生じるであろう終了信号が発生させられると、その値を受け取り得る。設定または完了された終了＋および終了−のうちの一方は、符号として保存され、差動の符号を示し得る。ｐ符号およびｎ符号のいずれかによって表される符号が、設定され得る。ラッチ１１２も、変換信号が発行されたかどうかに従って、設定またはリセットされ得る。
【００１８】
ラッチ１１２の値が設定されるべき時点で（ｎバイアス１０２またはｐバイアス１０４がそのそれぞれのバッファの通過を終えたため）、バッファ１１６、１１８の現在値が、ラッチ１１２の中にロードされ得る。一実施形態では、値の修正バージョンが、ラッチ１１２の中にロードされ得る。例えば、バッファ１１６、１１８の対応する要素からの値は、結果がラッチ１１２の対応する要素内に記憶される前に、ＮＡＮＤゲートを一緒に通過し得る。その結果、ラッチ１１２は、１のストリングに続いて、ゼロのストリングを記憶し得、１がゼロに切り替わる場所は、ｐバイアス１０２またはｎバイアス１０４のより高速の方がそのそれぞれのバッファの端部に到達し、終了信号を発生したときに、ｐバイアス１０２またはｎバイアス１０４のより低速の方がそのそれぞれのバッファ内に到達した場所を表し得る。ｐバイアス１０２またはｎバイアス１０４のより低速の方のこの場所を示すサーモメータコードは、サーモメータ内のシフトレジスタ、乗算器、または他のアルゴリズム回路によって、バイナリコンバータ１１４に変換され得る。結果として生じるデータ１０６は、ｐバイアス１０２とｎバイアス１０４との間の相対的差異を示すために使用され得る。ｐバイアス１０２およびｎバイアス１０４を発生させた電圧の差異が、次いで、結果として生じるデータ１０６から推測され得る。いくつかの実施形態では、電圧調整器におけるように、この差異は、調整器の実際の出力電圧と調整器の出力電圧の所望のレベルとの間の差異であり得る。
【００１９】
ＡＤＣ１００は、デジタルセルを用いて実装されるバッファ１１６、１１８を含む。故に、ＡＤＣ１００は、小占有面積またはダイ要件ならびに低電力を有し得る。ＡＤＣ１００は、したがって、他のＡＤＣより高速であり得る。さらに、ＤＤＬバッファを使用して、ＡＤＣ１００は、他の実装より高速かつより小型であり得る。対照的に、従来のフラッシュＡＤＣとして実装されるＡＤＣは、高速であり得るが、現在のサブミクロン技術では、ノードは、大型であり、有意な電流を消費し得る。ＡＤＣ１００等の遅延ラインＡＤＣは、比較して、はるかに小型であり、電力がより少なくあり得る。
【００２０】
一実施形態では、ＡＤＣ１００は、レンジ外推定を行うための遅延要素を含み得る。バッファ１１６、１１８の各々は、ｐ個の遅延要素を含み得る。ｐ個の遅延要素は、ＡＤＣ１００がｑビットの分解能を伴うＡＤＣ変換を実装するために十分であり得る。電圧差分のバイナリデータ１０６への変換は、ｎ個の遅延要素を用いて行われ得る。サーモメータコードは、ｎビット幅であり得る。しかしながら、実際に電圧差分計算のために使用されるそのようなｎ個の遅延要素の前に、バッファ１１６、１１８のそれぞれ内に含まれる追加の遅延要素が存在し得る。１〜ｍ個のそのような遅延要素等、任意の好適な数のそのような遅延要素が存在し得る。これらの追加の遅延要素の出力は、オーバーフロー１２０として出力され得る。それぞれのバッファ１１６、１１８の初めにおけるこれらの余剰遅延要素および結果として生じるビットは、図２の電圧／電流コンバータのトランスコンダクタおよびＡＤＣ１００のｎ個の遅延セルが線形領域内で動作し得るように、ＡＤＣ１００内に含まれ得る。ｍ個の遅延セルを含まない場合、ｎ個の遅延セルを通る電流の速度は、電圧／電流コンバータによって発生させられた電流差動に精密に比例しないであろう。
【００２１】
一実施形態では、ＡＤＣ１００は、ｍ個の遅延セルの出力をオーバーフロー１２０として捕捉し得る。オーバーフロー１２０は、電流設定に対してレンジ外であるとき、ｖｓｅｎｓｅの電圧値の推定値を発生させるために使用され得る。推定値は、是正措置を講じるために、ＡＤＣ１００が実装されるシステムの一部によって使用され得る。是正措置は、ＡＤＣ１００のための入力レンジを変化させる基準電圧を変化させるか、または他の好適なアクションを含み得る。
【００２２】
例えば、ＡＤＣ１００の入力レンジは、２００ミリボルトであり得る。基準電圧が１．０Ｖであり、感知される電圧が、１．４Ｖである場合、ＡＤＣ１００は、０．２Ｖの電圧差に対応するサーモメータコードを生成し得る。しかしながら、ＡＤＣ１００の分解能を前提として表され得る最大差分は、０．２Ｖである。故に、ＡＤＣ１００は、感知される電圧と基準電圧との間の差分が０．２Ｖであることを報告し得る。しかしながら、そのような情報の消費者は、差分値がＡＤＣ１００によって報告可能な最大値であり、したがって、実際の差分が報告される値を上回る可能性があることを認識し得る。
【００２３】
ＡＤＣ１００は、オーバーフロー１２０を提供し得る。ＡＤＣ１００の出力の消費者は、ＡＤＣ１００の出力がＡＤＣ１００の入力の最大電圧差分を示すとき、オーバーフロー１２０を利用し得る。一実施形態では、オーバーフロー１２０は、ＡＤＣ１００の入力値のレンジからの電圧差分を表すために使用されていないバッファ１１６、１１８の部分からのＡＤＣ１００の既存の遅延から再使用され得る。前述のように、オーバーフロー１２０は、サーモメータコードを電流差分と線形化するために使用される遅延から再使用され得る。
【００２４】
一実施形態では、データ１０６が、最大または最小値であるとき（最大対最小性質は、データ１０６の符号によって規定される）オーバーフロー１２０は、定性的に評価され得る。そのような評価は、トランスコンダクタまたは遅延セルの非線形レンジのためであり得る。
【００２５】
一実施形態では、ＡＤＣ１００は、レンジ調節を行うように構成され得る。ＡＤＣ１００のための入力レンジは、例えば、＋／−２００ｍＶまたは＋／−４００ｍＶレンジを有するように設計され得る。レンジは、選択可能であり得る。さらなる実施形態では、ＡＤＣ１００は、データ１０６の前の出力に基づいて、利用可能なレンジ（＋／−２００ｍＶまたは＋／−４００ｍＶ等）のうちの１つを選択し得る。例えば、データ１０６が、最大差分を示し、入力レンジが、＋／−２００ｍＶとして選択される場合、入力レンジは、＋／−４００ｍＶに変更され得る。別の例では、データ１０６が、電圧差分が、利用可能な入力レンジの半分未満であることを示し、入力レンジが、＋／−４００ｍＶである場合、入力レンジは、＋／−２００ｍＶに変更され得る。より狭いレンジも、同一数のビットが使用されたまま、有効分解能を増加させるために使用され得る。より広いレンジも、最初に、初期誤差電圧を見出するために使用され得、次いで、ＳＭＰＳ制御ループが測定および基準電圧のレベルをより近づけるにつれて、レンジは、減少させられ得る。
【００２６】
一実施形態では、ＡＤＣ１００は、較正を行うように構成され得る。例えば、較正は、ｐバイアス１０２またはｎバイアス１０４の個々のものへの電流を調節することによって行われ得る。別の例では、較正は、ｐバイアス１０２およびｎバイアス１０４の両方への電流を調節することによって行われ得る。電流の調節は、ｐバイアス１０２またはｎバイアス１０４の速度もしくはオフセットを調節し得る。電流は、オーバーフロー内の較正ラインに従って調節され得る。例えば、オーバーフローが、差分が大きいことを示す場合、電流ソース回路内の電流は、差分の符号に従って上下に調節され得る。
【００２７】
別の実施形態では、ＡＤＣ１００は、遅延ライン１１６、１１８の長さを調節することによって較正を行うように構成され得る。遅延ライン１１６、１１８の長さは、マルチプレクサ等の要素を追加し、遅延ライン１１６、１１８内の遅延の一部の使用を選択的に排除することによって、効果的に調節され得る。
【００２８】
ＡＤＣ１００は、ＡＤＣ１００を利用し得る任意の好適なチップ、チップオンシステム、半導体デバイス、パッケージ、ボード、プロセッサ、またはマイクロコントローラ内に実装され得る。そのようなエンティティは、プロセッサと、ＡＤＣ１００を使用して動作を行うであろう命令を含む、メモリ等の機械読み取り可能な媒体とを含み得る。ＡＤＣ１００の動作は、従来のＡＤＣによって使用されるであろうような割り込みサービスルーチン（ＩＳＲ）を使用する必要なく行われ得る。さらに、従来のＡＤＣ８１０が使用されるときの場合に当てはまるであろうように、ＤＤＬ  ＡＤＣ１００を利用するために、直接メモリアクセス（ＤＭＡ）の必要がないであろう。ＤＤＬ  ＡＤＣ１００の７つのインスタンスは、１５ｎｓコンパレータより小型であり、アナログコンパレータと同様に高速であり得る。
【００２９】
図３は、本開示の実施形態による、ＡＤＣ１００の動作のタイミング図を図示する。示されるように、変換信号が、アナログ／デジタル変換を開始し得る。変換信号のクリアは、リセットとしての役割を果たし得る。ｎバイアスまたはｐバイアス信号のうちの最初のものの１つが終わると、関連付けられた遅延ラインは、終わるであろう。故に、ラッチ信号が、トリガされ、関連付けられたサーモメータコードが、ラッチされるであろう。サーモメータコードは、好適な長さの時間の間、デジタル値にデコードされ得る。変換信号が再び低になると、遅延ラインは、リセットされ得る。必要に応じて、較正およびレンジ外推定が、適用され得る。
【００３０】
図４は、本開示の実施形態による、例示的フロントエンドを図示する。フロントエンドは、図２に示される電圧／電流コンバータの実装を含み得る。フロントエンドは、トランスコンダクタを用いて部分的に実装され得る。トランスコンダクタは、差動電圧を差動電流に変換し得、レンジ選択が、そのインピーダンス値Ｒｓを調節することによって行われる。トランスコンダクタは、差動電圧入力によって除算される差動電流出力に従って与えられ得るそのトランスコンダクタンスｇｍに従って定義され得る。フロントエンドの全体的出力電流は、
【００３１】
【数１】
2019526942.tif 000003
【００３２】
によって与えられ得る。
【００３３】
フロントエンドのインピーダンスは、したがって、出力電流を調節するために調節され得る。
【００３４】
図５は、本開示の実施形態による、例示的遅延セルを図示する。２つの対応する遅延セルおよびラッチの関連付けられた部分が、図示される。３つは、本質的に、組み合わせられる要素のために３段の高さの行またはスタックを生成するために、スタックとして実装され得る。各遅延セルでは、前のセルからの出力は、クロック信号入力にルーティングされ得、ｐバイアスまたはｎバイアス信号は、バイアス入力にルーティングされ得る。両入力は、高になると、出力は、次の要素にルーティングされ得る。
【００３５】
図６は、本開示の実施形態による、ＡＤＣ１００のより詳細な図である。図６に示されるように、種々の実施形態では、遅延ライン１１６、１１８は、随意に、トリミング対象遅延セル６０２、オーバーレンジ遅延セル６０４、およびデータ遅延セル６０６に分割され得る。いくつかの実施形態では、トリミング対象遅延セル６０２およびオーバーレンジ遅延セル６０４のうちの１つは、省略され得る。さらに、これらのセルの群のうちの１つ以上のものは、ＡＤＣ１００の所望の精度に従って、セルレンジに分割され得る。一実施形態では、データ遅延セル６０６は、所望の精度に従って、セルレンジに分割され得る。別の実施形態では、データ遅延セル６０６およびオーバーレンジ遅延セル６０４は、所望の精度に従って、セルレンジに分割され得る。
【００３６】
例えば、遅延セルのいくつかは、マルチプレクサ６１２を伴うＡＤＣ１００のための５ビット精度をサポートするために必要とされるデータセルの数に群化され得る。別の例では、遅延セルのいくつかは、マルチプレクサ６１０を伴うＡＤＣ１００のための６ビット精度、またはマルチプレクサ６０８を伴うＡＤＣ１００のための７ビット精度をサポートするために必要とされるデータセルの数に群化され得る。各そのようなマルチプレクサは、マルチプレクサに続く遅延ライン内の遅延セルのための遅延動作を有効にし得る。したがって、遅延ラインの一部は、精密モードに従って、選択的に活性化され得る。精度モードは、ＡＤＣ１００の所望のモード、ユーザもしくはソフトウェア動作に従って、または過電圧もしくは不足電圧状況に応答して、ＡＤＣ１００によって動的に設定され得る。５ビット精度の有効化は、終了信号発生まで、全ての後続遅延セルを有効にし得る。同様に、６ビット精度の有効化は、終了信号発生まで、全ての後続遅延セルを有効にし得る。５ビット精度遅延セルの有効化が、行われ得る。同様に、７ビット精度の有効化は、終了信号発生まで、全ての後続遅延セルを有効にし得る。５ビットおよび６ビット精度遅延セルの有効化が、行われ得る。
【００３７】
故に、異なる場合および異なる時間において、群６０４および６０６のいくつかの間に重複が存在し得る。オーバーレンジのために使用されないセルは、通常のデータのために使用され得る。同様に、データのために使用されないセルは、オーバーレンジのために使用され得る。さらに、随意のトリミング対象遅延セル６０２の構成が、群６０４または６０６の要素に適用され得る。ビットの群化は、全体群に適用されるマルチプレクサを用いて遂行され得るが、所与のそのようなビット群内で、個々のマルチプレクサは、その一部をトリミングするために適用され得る。
【００３８】
群６０２では、遅延セルのための個々のマルチプレクサは、伝搬ラインにおける使用をトリミングまたは省略し得る。ある場合、ｎバイアス遅延ライン内の遅延セルのためのマルチプレクサ動作は、ｐバイアス遅延ライン内の対応する遅延セルと異なり得る。故に、遅延ラインの長さは、オフセットを補償するように調節され得、それによって、ｐバイアスまたはｎバイアスラインのうちの１つは、他の遅延ラインと同じ数の遅延要素を通過しない。ｐバイアスラインをトリミングするためのマルチプレクサは、ｂｐのインデックス化されたコマンドを通して制御され得、ｎバイアスラインをトリミングするためのマルチプレクサは、ｂｎのインデックス化されたコマンドを通して制御され得る。遅延ラインのトリミングは、それぞれの電流値を較正し得る。
【００３９】
図７は、本開示の実施形態による、ＡＤＣ１００の別のより詳細な図である。図示されるのは、マルチプレクサ７０６、７０８である。マルチプレクサ７０６、７０８は、マルチプレクサ６１０、６１２と類似目的を果たし得る。マルチプレクサ６１０は、ＤＤＬ端部から５０％点に設置され得る。マルチプレクサ６１２は、ＤＤＬ端部から２５％点に設置され得る。他のマルチプレクサは、図示されないが、例えば、ＤＤＬ端部から１２．５％点に設置され得る。
【００４０】
ＡＤＣ１００は、ブロック７０２およびブロック７０４等のデジタル論理ブロックを含み、データをラッチからロードし得る。デジタル論理ブロックのためのイネーブル信号は、マルチプレクサ有効化に結び付けられ得る。例えば、マルチプレクサ７０６、７０８が、完全分解能を有効化すべきとき、ブロック７０２および７０４は、ラッチからの全てのデータのロードを可能にし得る。マルチプレクサ７０６、７０８が、半分解能を有効化すべきとき、ブロック７０２は、オフにされ得る一方、ブロック７０４は、オンにされる。４分の１分解能等の他の論理ブロックは、示されない。そのようなブロックも、図６のマルチプレクサと協調して使用される。
【００４１】
端部により近い各マルチプレクサは、ＡＤＣ１００の遅延ラインの一部をシャットダウンするとき、１ビット分解能を低減させるが、変換速度を２倍にする。データラッチとサーモメータ／バイナリコードコンバータとの間の論理ブロックのＡＮＤゲートは、異なる分解能選択のための適用可能な入力を選択する。そのような論理ブロックは、代わりに、遅延ラインとラッチとの間に実装され得る。
【００４２】
論理ブロックの使用によって、未使用遅延ラインタップ内の「１」は、データ結果を破損することを防止される。遅延ライン内に設置されたマルチプレクサは、リセット値を遅延における複数の点の中に挿入し、変換サイクルに続くより高速のリセットをもたらすための機構も提供し得る。これは、次の変換が開始できるときまでの時間遅延を低減させ得る。
【００４３】
図８は、本開示の実施形態による、デジタルコンパレータを特徴とするＤＤＬ  ＡＤＣを伴うマイクロコントローラ８００の例証である。ＤＤＬ  ＡＤＣは、本開示のＡＤＣのいずれかを使用して実装され得るが、ＡＤＣ１００は、例として使用される。
【００４４】
他の用途では、純粋アナログコンパレータが、例えば、電力適用を監視するために使用され得、パルス幅変調（ＰＷＭ）電源が、電源出力を設定するデューティサイクルを伴うオン−オフ信号を継続的に発生させる。出力は、継続的に監視され、デューティサイクルが、必要に応じて調節される。しかしながら、アナログコンパレータの使用は、単一出力に限定されず、高速であり得る。他の用途では、ＡＤＣは、デジタルコンパレータを組み込み、レンジ外動作を検出し、割り込みをプロセッサに発生させ、したがって、ソフトウェアは、ＰＷＭに対する調節を行うことができる。ＡＤＣは、複数のビットの出力をソフトウェアに提供することができるが、電源制御ループに対して低速である。
【００４５】
ＡＤＣ１００の使用によって、マイクロコントローラは、ＡＤＣ１００の超高速を利用し得る。デジタルコンパレータおよび関連付けられたレジスタは、ＡＤＣ１００データ出力を監視し、データが比較基準を満たすとき、デジタル出力信号をアサートし得る。これらの出力信号は、ＰＷＭ回路に接続され、ＰＷＭ出力信号の即時制御（修正）を提供し得る。
【００４６】
ＡＤＣ１００のインスタンスは、その値を１つ以上のＰＷＭコントローラもしくは回路に出力し得る。これらは、ＡＤＣバスを通して、直接、１つ以上のデジタルコンパレータにルーティングされ得る。デジタルコンパレータは、それぞれのＰＷＭコントローラもしくは回路内に実装され得るか、またはそこに通信可能に結合され得る。デジタルコンパレータは、ＡＤＣ１００信号が所与のデジタルコンパレータのために使用されるべきレジスタ値または他のインジケータを用いてプログラムされ得る。したがって、デジタルコンパレータは、所与のＡＤＣ１００からのデータをサブスクライブするか、または受け取るように指定され得る。さらに、デジタルコンパレータがＡＤＣ１００信号を比較すべき値は、レジスタ内に規定され得る。ＰＷＭコントローラは、差動電圧が、比較値レジスタ内に規定された閾値を上回るかどうかに基づいて、ＰＷＭ信号を発行し得る。さらに、異なるレベルが、異なる比較値レジスタ内に規定され得る。ＰＷＭコントローラは、差動電圧に到達する閾値に基づいて、ＰＷＭ信号を発行し得る。
【００４７】
デジタルコンパレータの各々は、２つの出力を有し得、第１の出力は、値が関連付けられたレジスタ内に記憶される値を上回ることを示し、第２の出力は、値が関連付けられたレジスタ内に記憶される値を下回るか等しいことを示す。他の実施形態によるコンパレータは、等しい、より大きい、より小さい、より大きいか等しい、より小さいか等しい等の異なる演算子の使用を示す異なる出力を有し得る。コンパレータによって提供される出力信号は、ＰＷＭモジュールを直接制御するために使用され得る。この設計は、割り込みサービスルーチンを待つ必要がなく、ＤＭＡ転送の必要もない。
【００４８】
図９Ａ−９Ｂは、本開示の実施形態による、ＤＤＬ  ＡＤＣを使用する例示的コンパレータ９００の例証である。ＤＤＬ  ＡＤＣは、ＡＤＣ１００または図１−８に示されるＡＤＣの実施形態のいずれかによって部分的に実装され得る。コンパレータ９００は、ＳＭＰＳ用途において使用され得、ＳＭＰＳコントローラは、高速ピーク電流または電圧検出を行う必要がある。伝搬遅延は、電力供給源出力リップルを増加させる一方、電力供給源安定性を低減させ得る。ＤＤＬ  ＡＤＣのサイズを前提とすると、多くのコンパレータが、小ダイ空間内に実装され得る。対照的に、アナログコンパレータは、大きく、低速で、かつ電力を多く消費する。さらに、コンパレータは、クロック故障に関する安全性懸念に起因して、システムクロックを使用することができない。したがって、ＤＤＬ  ＡＤＣは、コンパレータとして使用され得る。
【００４９】
コンパレータ９００は、２つのインタリーブされたＤＤＬ  ＡＤＣ９０２、９０４を含み得る。コンパレータ９００は、単一のそのようなＤＤＬ  ＡＤＣを用いて実装され得るが、２つのそのようなＤＤＬ  ＡＤＣは、ＤＤＬ  ＡＤＣのうちの１つが動作する一方、他のＤＤＬ  ＡＤＣがリセットし得るように使用され得る。他の実施形態では、３つ以上のそのようなＤＤＬ  ＡＤＣが、単一コンパレータ内で使用され得る。コンパレータ９００の入力および出力制御は、図１０と併せてさらに詳細に開示される。
【００５０】
ＤＤＬ  ＡＤＣ９０２、９０４の各々は、それぞれ、９０６、９０８として示される、データストロボ回路を含み得る。データストロボ回路９０６は、入力として、ＤＤＬ  ＡＤＣ９０２の終了信号およびＤＤＬ  ＡＤＣ９０４の変換信号を受け取り得る。データストロボ回路９０６は、例えば、終了信号のために、５００ピコ秒遅延を生成するために十分な遅延要素を含み得る。遅延の出力、すなわち、遅延された終了信号が、ＡＮＤゲートにルーティングされ得、それは、遅延された終了信号、ＤＤＬ  ＡＤＣ９０２の終了信号、およびＤＤＬ  ＡＤＣ９０４の変換信号の入力を組み合わせ得る。ＡＮＤゲートの出力は、ＤＤＬ  ＡＤＣ９０２のデータストロボ信号を発生させ得る。同様に、データストロボ回路９０８は、入力として、ＤＤＬ  ＡＤＣ９０４の終了信号およびＤＤＬ  ＡＤＣ９０２の変換信号を受け取り得る。データストロボ回路９０８は、終了信号のために、例えば、５００ピコ秒の遅延を生成するために十分な遅延要素を含み得る。遅延の出力、すなわち、遅延された終了信号は、ＡＮＤゲートにルーティングされ得、これは、遅延された終了信号、ＤＤＬ  ＡＤＣ９０４の終了信号、およびＤＤＬ  ＡＤＣ９０２の変換信号の入力を組み合わせ得る。ＡＮＤゲートの出力は、ＤＤＬ  ＡＤＣ９０４のデータストロボ信号を発生させ得る。
【００５１】
ＤＤＬ  ＡＤＣ９０２、９０４のストロボ信号は、データが関連付けられたベクトルまたはアレイにおいて有効であるかどうかを示し得る。
【００５２】
図１０は、本開示の実施形態による、ＤＤＬ  ＡＤＣを使用する例示的コンパレータ９００のより詳細な例証である。コンパレータ９００は、前述のように、２つのＤＤＬ  ＡＤＣ９０２および９０４を含み得る。ＤＤＬ  ＡＤＣ９０２および９０４は、互いに対して１８０°位相で動作し得、ＤＤＬ  ＡＤＣ９０２および９０４のうちの１つは、コンパレータ９００内の比較動作のために使用される一方、ＤＤＬ  ＡＤＣ９０２および９０４の他方は、リセットまたは再構成される。ＤＤＬ  ＡＤＣ９０２および９０４の出力は、マルチプレクサ９１０にルーティングされ得、それは、これらのうちの適切な１つをコンパレータ９００のための出力として選択し得る。
【００５３】
コンパレータ９００は、電圧／電流コンバータ９０６を含み得る。コンバータ９０６は、入力回路または電圧／電流コンバータ２００として実装され得る。コンバータ９０６の出力は、ＤＤＬ  ＡＤＣ９０２、９０４の両方にルーティングされ得る。一実施形態では、コンバータ９０６の出力は、ＤＤＬ  ＡＤＣ９０２、９０４の両方に対して分配における多重化を必要としないもともある。
【００５４】
コンパレータ９００は、変換制御回路９０８を含み得る。変換制御回路９０８は、ＤＤＬ  ＡＤＣ９０２、９０４のうちの１つが比較を発生させた場合を決定し、次いで、要求される場合、ＤＤＬ  ＡＤＣ９０２、９０４の他方を始動させ、比較を開始するように構成され得る。変換制御回路９０８は、入力として、比較有効化信号および終了信号を受け取るように構成され得、変換信号をアサートするように構成され得る。変換信号は、所与の遅延ライン回路のためのイネーブルとしての役割を果たし得る。遅延ライン回路は、変換信号のアサート時、処理を開始し得る。
【００５５】
コンパレータ９００は、サーモメータコードコンパレータ出力論理９１２を含み得る。論理９１２は、終了信号およびＤＤＬ  ＡＤＣ９０２、９０４のうちの１つから多重化されたデータを与えられると、サーモメータコードに従って、データを解釈し、比較信号を出力として発生させるように構成され得る。
【００５６】
図１１は、本開示の実施形態による、コンパレータ９００の要素をより詳細に図示する。電圧／電流コンバータ９０６の入力および出力が、ＤＤＬ  ＡＤＣ９０２、９０４の入力および出力と同様に示される。
【００５７】
サーモメータコードコンパレータ出力論理９１２およびマルチプレクサ９１０の入力および出力ならびに例示的実装が、示される。ＤＤＬ  ＡＤＣ９０２、９０４のいずれかのデータストロボが、活性化される場合、コンパレータ９００のデータストロボは、活性化され得る。ＤＤＬ  ＡＤＣ９０２、９０４によって発生させられた終了信号およびデータは、マルチプレクサ９１０にルーティングされ得、これは、多重化されたデータの組を発生させ得る。
【００５８】
論理９１２は、単一出力を発生させ、ｐ−入力のための電圧がｎ−入力のための電圧を上回ったまたはそれ未満であったかどうかを示し得る。論理９１２は、ヒステリシスを考慮し得、その大きさは、コンパレータ９００において入力として受信され得る。ヒステリシスは、雑音を考慮し得、これは、そうでなければ、比較のフリップを生じさせ得る。デバウンスは、したがって、前の読み取り値間の変化が十分に高くない限り、排除され得る。電圧差が十分に大きくない場合、電圧差は、無視され得る。出力は、フリップフロップとラッチされ得る。ヒステリシスが克服された場合、論理９１２は、ｎ符号とｐ符号との間の最初の終了信号を出力としてプッシュし得る。
【００５９】
所与のシステム、チップ、マイクロコントローラ、モジュール、または他の電子要素は、それぞれ、コンパレータ９００のインスタンスである、一連のコンパレータを含み得る。１つのそのようなインスタンスは、較正のために保留され得る。
【００６０】
コンパレータ９００に対して、ｃｍｐ＿ｖｄｄ＿ｃｏｒｅは、ＤＤＬ、デコード論理、および他の論理のためのコア電圧を供給し得、ｃｍｐ＿ｖｓｓは、ＤＤＬ、デコード論理、および他の論理のためのデジタルＶＳＳを供給し得、ｃｍｐ＿ｖｄｄａは、アナログＶＤＤを供給し得、ｃｍｐ＿ｖｓｓａは、アナログＶＳＳを供給し得る。
【００６１】
Ｃｍｐ＿ｍｏｄ＿ｅｎ＿ｍｖは、所与のコンパレータ９００群が有効化されるべきかどうかを規定し得、ｃｍｐ＿ｅｎ［ｎｕｍ：０］は、特定のコンパレータ９００を有効化し得る。Ｃｍｐ＿ｖｉｎｐ＿ａｎａ［ｎｕｍ：０］は、各コンパレータ９００のために、正のアナログ入力を規定し得、ｃｍｐ＿ｖｉｎｎ＿ａｎａ［ｎｕｍ：０］は、負のアナログ入力を規定し得る。Ｖｂｇ＿１ｐ２＿ａｎａは、オフセット較正およびマスタ電流回路動作のために使用されるアナログ１．２Ｖ基準電圧入力を提供し得る。Ｂｐａ［ｎｕｍ］［ｋ−１：０］およびＢｐｂ［ｎｕｍ］［ｋ−１：０］は、遅延セルの好適なレベルの大まかなまたは細かいトリミングを提供し得る。Ｈｙｓｔｅｒｅｓｉｓ＿ｎ［１：０］は、ヒステリシス制御入力と、コンパレータ９００の出力をフリップさせるために克服されなければならない変化の程度とを規定し得る。これらの値は、サーモメータコードフォーマットで規定され得る（バイナリエンコードされない）。サーモメータコード化ヒステリシス値は、入力に先立って反転（低アクティブ）され得る。Ｃｍｐ＿ｏｕｔ［ｎｕｍ：０］は、コンパレータ９００の出力であり得る。ゼロ番目の出力は、内部較正のために保留され得る。Ｄａｔａ＿ｓｔｒｏｂｅ＿ａ［ｎｕｍ：０］およびｄａｔａ＿ｓｔｒｏｂｅ＿ｂ［ｎｕｍ：０］は、関連付けられたｌａｔａ［ｎ：０］またはｌａｔｂ［ｎ：０］のためのデータ有効ストロボであり得る。Ｃｌｏｃｋ＿ｏｕｔ［ｎｕｍ：０］は、関連付けられたＣＯＮＶＥＲＴ＿ＦＦ［ｘ］Ｓ−Ｒ  ＦＦに従う、内部発生させられたクロックであり得る。Ｐバイアス＿ａｎａは、所与のＤＤＬ  ＡＤＣの「Ｐ」（正の）遅延ライン（ＤＤＬ）の遅延を制御するためのバイアス電流であり、ｎバイアス＿ａｎａは、「Ｎ」（負の）遅延ライン（ＤＤＬ）の遅延を制御するためのバイアス電流であり得る。Ｃｏｎｖｅｒｔは、変換制御信号であり得、１は、変換有効化を信号伝達し、ゼロは、ＤＤＬストリングをクリアするために信号伝達する。Ｌａｔ［７：０］は、ｌａｔ［０］＝ｐ符号、ｌａｔ［１］＝ｎ符号、ｌａｔ［２］＝ｃｍｐ＿ｐｏｓ５ｍｖ、ｌａｔ［３］＝ｃｍｐ＿ｎｅｇ５ｍｖ、ｌａｔ［４］＝ｃｍｐ＿ｐｏｓ２０ｍｖ、ｌａｔ［５］＝ｃｍｐ＿ｐｏｓ４０ｍｖ、ｌａｔ［６］＝ｃｍｐ＿ｎｅｇ２０ｍｖ、およびｌａｔ［７］＝ｃｍｐ＿ｎｅｇ４０ｍｖを含む、信号のバスを含み得る。Ｄｏｎｅは、変換が完了したことの指示を信号伝達し得る。Ｄａｔａ＿ｓｔｒｏｂｅ＿ａおよびｄａｔａ＿ｓｔｒｏｂｅ＿ｂは、関連付けられたｌａｔａ［７：０］またはｌａｔｂ［７：０］のためのデータ有効ストロボを含み得る。Ｉｓｒｃ＿ａｎａ［ｎｕｍ：０］は、個々のＶ２Ｉコンバータへのバイアス電流入力であり得る。Ｖｉｎｐ＿ａｎａは、正のアナログ入力であり得、ｖｉｎｎ＿ａｎａは、負のアナログ入力であり得る。Ｐバイアス＿ａｎａは、「Ｐ」（正の）遅延ライン（ＤＤＬ）の遅延を制御するための出力バイアス電流であり得、ｎバイアス＿ａｎａは、「Ｎ」（負の）遅延ライン（ＤＤＬ）の遅延を制御するための出力バイアス電流であり得る。
【００６２】
動作時、コンパレータ９００は、したがって、２つの時間インタリーブされたＤＤＬ  ＡＤＣを使用して、ほぼ連続的入力信号監視を提供し得る。種々の実施形態は、１．６ｎｓ等の非常に高速動作も提供する。種々の実施形態は、非常に小型であることができ、４つのコンパレータは、３１平方ミルを要求する。さらに、種々の実施形態は、低電力であり、わずか２ｍＷを使用する。種々の実施形態は、ユーザ選択可能デジタルヒステリシスを含む。種々の実施形態は、自己タイミング調整され、したがって、外部システムクロックを必要としない。各コンパレータは、時間インタリーブされた２つの３ビットＤＤＬ  ＡＤＣを含み得、１つは、変換する一方、他方は、次の変換に先立ってリセットする。ＡＤＣ符号出力は、コンパレータ出力を決定する。ＡＤＣデータ出力は、規定されたヒステリシス値と比較される。データが、ヒステリシス未満である場合、コンパレータ出力は、変化しない。各コンパレータのための回路は、自己タイミング調整される：一方のＡＤＣ出力が準備できると、他方のＡＤＣは、次の変換を開始する。変換プロセスは、遅延鎖の両方がゼロに設定された状態で開始する。バイアス供給電流は、各遅延鎖のために、差動入力電圧によって、差動出力電流コンバータに提供される。一方の電流は、「正の」遅延鎖を供給し、他方は、「負の」遅延鎖を供給する。変換信号がアサートされると、論理「１」は、入力から２つの遅延鎖の終了までのフローである。１は、終了まで互いに競争し、各遅延鎖の速度は、電圧／電流コンバータによって供給される電流によって制御される。その段が「１」に設定される鎖は、より大きい電流、したがって、より大きい開始電圧を有する。エッジ検出器は、遅延ラインの終了まで伝搬する「１」の進行を監視する。エッジ検出器は、２つの遅延ライン間の競争の結果をラッチする。遅延ラインの出力の出力を監視する、エッジ検出器は、「ｐ符号」および「ｎ符号」信号を発生させる。これらの符号ビットは、エッジ検出器においてラッチされる。「ｐ符号」および「ｎ符号」ラッチされた符号ビットは、高／低コンパレータ出力信号を生成するために使用される。変換サイクルに続いて、遅延ライン鎖は、ゼロにクリアされなければならない。クリアまたはリセット動作は、変換信号のアサートを解除し、ゼロが遅延鎖を通して伝搬することを待つことによって行われる。各コンパレータは、インタリーブ方式において起動される、２つの遅延ラインサブアセンブリから成る。一方のＤＤＬが、変換しているとき、他方は、全てゼロ状態にリセットし、次の変換に備えている。各コンパレータは、それ自身の自己タイミング調整制御回路を有する。制御論理内のＣＯＮＶＥＲＴ＿ＦＦは、ある実施形態によると、約３７５ＭＨｚでトグルするであろう。時間は、２つのＤＤＬ内の関連付けられた遅延鎖の経路遅延に基づく。
【００６３】
図１２は、本開示の実施形態による、コンパレータ９００の例示的タイミングを図示する。
【００６４】
本開示の追加、変更、修正、または他の順列が、当業者の知識、技術、および理解に従って行われ得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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