(57)【要約】  半導体パワーデバイスは、逆バイアス下で半導体デバイスの隣り合うデバイスセルのウェル領域間に存在する電界を低減させる分離されたシールド領域または接続されたシールド領域を有する。シールド領域は、同等の従来のストライプデバイスよりも大きいチャネル領域幅および／またはＪＦＥＴ領域濃度を維持しながら、シールド領域とデバイスセルを取り囲むウェル領域との間の距離が２つの隣接するデバイスセル間の平行なＪＦＥＴ幅よりも小さくなるように、隣接するデバイスセル間のＪＦＥＴ領域の最も広い部分を占有する。そのため、シールド領域およびデバイスレイアウトは、同等の寸法の従来のストライプデバイスに比べて優れた性能を可能にし、一方で同様の信頼性（例えば、逆バイアスでの長期間の高温安定性）を依然として提供する。【選択図】図８
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【特許請求の範囲】
【請求項１】
第１の導電型を有する半導体デバイス層（２）内に少なくとも部分的に配置された複数のデバイスセル（２０９２、２１３２、２１４２、２１５２）であって、前記複数のデバイスセル（２０９２、２１３２、２１４２、２１５２）のそれぞれが、
第２の導電型を有するボディコンタクト領域（４４）、
前記デバイスセルの前記ボディコンタクト領域（４４）に隣接して配置された前記第１の導電型を有するソース領域（２０）、および
前記ソース領域（２０）に隣接して配置された前記第２の導電型を有するチャネル領域（２８）、
を備える、複数のデバイスセル（２０９２、２１３２、２１４２、２１５２）と、
前記複数のデバイスセル（２０９２、２１３２、２１４２、２１５２）の前記チャネル領域（２８）間に配置された前記第１の導電型を有するＪＦＥＴ領域（２９）であって、前記デバイスセルのウェル領域（１８）と前記複数のデバイスセル（２０９２、２１３２、２１４２、２１５２）の隣り合うデバイスセルのウェル領域（１８）の平行な部分との間に平行なＪＦＥＴ幅（４９）を有する、ＪＦＥＴ領域（２９）と、
前記ＪＦＥＴ領域（２９）の最も広い部分に配置された前記第２の導電型を有する複数のシールド領域（２０９４、２１６２）であって、前記複数のシールド領域（２０９４、２１６２）の各シールド領域が、前記シールド領域と前記第２の導電型を有する隣接するデバイスセルの一部との間の距離（６０）が、前記平行なＪＦＥＴ幅（４９）よりも小さくなるように配置されている、複数のシールド領域（２０９４、２１６２）と、
を備える、デバイス。
【請求項２】
前記半導体デバイス層（２）が炭化ケイ素（ＳｉＣ）半導体デバイス層である、請求項１記載のデバイス。
【請求項３】
前記複数のシールド領域（２０９４、２１６２）が前記複数のデバイスセル（２０９２、２１３２、２１４２、２１５２）の前記チャネル領域（２８）の一部とオーバラップし、前記複数のデバイスセル（２０９２、２１３２、２１４２、２１５２）の前記ソース領域（２０）の一部とオーバラップしない、請求項１記載のデバイス。
【請求項４】
前記複数のシールド領域（２０９４、２１６２）のそれぞれが前記複数のデバイスセル（２０９２、２１３２、２１４２、２１５２）の２つ以上の前記チャネル領域（２８）とオーバラップする、請求項３記載のデバイス。
【請求項５】
前記複数のシールド領域（２０９４、２１６２）のそれぞれが前記複数のデバイスセル（２０９２、２１３２、２１４２、２１５２）の３つ以上の前記チャネル領域（２８）とオーバラップする、請求項４記載のデバイス。
【請求項６】
前記複数のシールド領域（２０９４、２１６２）のそれぞれが前記複数のデバイスセル（２０９２、２１３２、２１４２、２１５２）のすべての隣接するデバイスセルの前記チャネル領域（２８）とオーバラップする、請求項５記載のデバイス。
【請求項７】
前記複数のシールド領域（２０９４、２１６２）のそれぞれが実質的に三角形の、円形の、卵形の、六角形の、矩形の、または不規則な形状を有する、請求項１記載のデバイス。
【請求項８】
前記複数のシールド領域（２０９４、２１６２）が前記複数のデバイスセル（２０９２、２１３２、２１４２、２１５２）の前記チャネル領域（２８）から実質的に等距離にある、請求項７記載のデバイス。
【請求項９】
前記複数のシールド領域（２０９４、２１６２）が前記複数のデバイスセル（２０９２、２１３２、２１４２、２１５２）の前記ボディコンタクト領域（４４）と実質的に同じドーパント濃度および深さを有する、請求項１記載のデバイス。
【請求項１０】
前記複数のデバイスセル（２０９２、２１３２、２１４２、２１５２）の前記ボディコンタクト領域（４４）の上、および前記複数のシールド領域（２０９４、２１６２）の上に配置されたオーミックコンタクトを備える、請求項１記載のデバイス。
【請求項１１】
前記複数のシールド領域（２０９４、２１６２）のそれぞれがおよそ０．１μｍ〜およそ２μｍの幅を備える、請求項１記載のデバイス。
【請求項１２】
前記幅がおよそ０．２μｍ〜１μｍである、請求項１１記載のデバイス。
【請求項１３】
前記複数のシールド領域（２０９４、２１６２）の少なくとも一部が前記複数のシールド領域（２０９４、２１６２）の残りの部分とは異なるサイズ、形状、またはその両方を有する、請求項１記載のデバイス。
【請求項１４】
前記複数のデバイスセル（２０９２、２１３２、２１４２、２１５２）が電界効果トランジスタ（ＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、絶縁ベースＭＯＳ制御サイリスター（ＩＢＭＣＴ）、またはこれらの組合せを備える、請求項１記載のデバイス。
【請求項１５】
第１の導電型を有する半導体層に、第２の導電型を有するデバイスセル（２０９２、２１３２、２１４２、２１５２）のボディコンタクト領域（４４）を注入するステップと、
前記半導体層に、前記第１の導電型を有する、前記デバイスセル（２０９２、２１３２、２１４２、２１５２）の前記ボディコンタクト領域（４４）に隣接するソース領域（２０）を注入するステップと、
前記半導体層に、前記第２の導電型を有する、前記ソース領域（２０）に隣接するウェル領域（１８）を注入して、前記デバイスセル（２０９２、２１３２、２１４２、２１５２）のチャネル領域（２８）を形成するステップと、
前記デバイスセル（２０９２、２１３２、２１４２、２１５２）の前記ウェル領域（１８）の近くにシールド領域（２０９４、２１６２）を注入するステップであって、前記シールド領域（２０９４、２１６２）と前記デバイスセル（２０９２、２１３２、２１４２、２１５２）の前記チャネル領域（２８）との間の距離（６０）が、前記デバイスセル（２０９２、２１３２、２１４２、２１５２）の前記チャネル領域（２８）と、隣り合うデバイスセルのチャネル領域（２８）の平行な部分との間の距離（４９）よりも小さい、ステップと、
を含む、デバイスセル（２０９２、２１３２、２１４２、２１５２）を製造する方法。
【請求項１６】
前記シールド領域（２０９４、２１６２）が、前記ボディコンタクト領域（４４）が注入されるのと同時に注入される、請求項１５記載の方法。
【請求項１７】
前記シールド領域（２０９４、２１６２）が、前記デバイスセル（２０９２、２１３２、２１４２、２１５２）の終端領域が注入されるのと同時に注入される、請求項１５記載の方法。
【請求項１８】
前記シールド領域（２０９４、２１６２）が、前記デバイスセル（２０９２、２１３２、２１４２、２１５２）のウェル領域（１８）が注入されるのと同時に注入される、請求項１５記載の方法。
【請求項１９】
前記ボディコンタクト領域（４４）および前記シールド領域（２０９４、２１６２）の両方の上に金属コンタクトを堆積させる、請求項１５記載の方法。
【請求項２０】
前記シールド領域（２０９４、２１６２）が前記デバイスセル（２０９２、２１３２、２１４２、２１５２）の前記チャネル領域（２８）とオーバラップし、前記デバイスセル（２０９２、２１３２、２１４２、２１５２）の前記ソース領域（２０）とオーバラップしない、請求項１５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示された主題は、電界トランジスタ（例えば、ＭＯＳＦＥＴ、ＤＭＯＳＦＥＴ、ＵＭＯＳＦＥＴ、ＶＭＯＳＦＥＴ、トレンチＭＯＳＦＥＴなど）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、および絶縁ベースＭＯＳ制御サイリスター（ＩＢＭＣＴ）を含む、炭化ケイ素（ＳｉＣ）パワーデバイスなどの半導体パワーデバイスに関する。
【背景技術】
【０００２】
本段落は、以下に記載および／または請求される本開示の様々な態様に関連する可能性がある技術の様々な態様を読者に紹介することが意図されている。本議論は、本開示の様々な態様についてのよりよい理解を促進するための背景情報を読者に提供するのに役立つと考えられる。したがって、これらの記述は、従来技術の承認としてではなく、この観点で読まれるべきであることを理解されたい。
【０００３】
電力変換デバイスは、負荷による消費のために電力をある形態から別の形態に変換するために、現代の電気システム全体にわたって広く使用されている。多くのパワーエレクトロニクスシステムは、サイリスター、ダイオード、および様々なタイプのトランジスタ（例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、および他の適切なトランジスタ）などの様々な半導体デバイスおよび部品を利用する。
【０００４】
特に、高周波、高電圧、および／または高電流用途に対して、炭化ケイ素（ＳｉＣ）デバイスは、高温動作、導通およびスイッチング損失の低減、ならびに対応するシリコン（Ｓｉ）デバイスよりも小さなダイサイズの点でいくつかの利点を提供することができる。しかしながら、ＳｉＣは、ＳｉＣデバイス製造中のより低いドーパント拡散、および動作中の（例えば、逆バイアス下での）ＳｉＣデバイス内部のより高い電界などの、Ｓｉに比べていくつかの技術的および設計上の課題も提示する。ＳｉＣデバイスのＳｉＣ部分は、これらのより高い電界に対して堅牢である場合があるが、酸化シリコン（ＳｉＯ２）誘電体層などの、ＳｉＣデバイスの他の部分は、これらのより高い電界の下で故障することがある。したがって、デバイス性能を実質的に低下させることなくデバイスの信頼性を向上させるために、高電界を低減させるＳｉＣデバイス設計を開発することが望ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第２０１５／２８７７７７号
【発明の概要】
【課題を解決するための手段】
【０００６】
本発明のこれらならびに他の特徴、態様および利点は、図面全体にわたって同様の記号が同様の部分を表す添付図面を参照して以下の詳細な説明を読むと、一層よく理解されるようになるであろう。
【図面の簡単な説明】
【０００７】
【図１Ａ】典型的なプレーナＭＯＳＦＥＴデバイスの概略図である。
【図１Ｂ】典型的なＭＯＳＦＥＴデバイスの様々な領域に対する抵抗を示す概略図である。
【図２】ストライプセルレイアウトを有する典型的なＭＯＳＦＥＴデバイス構造を含むＳｉＣ層の表面の上面図である。
【図３】いくつかの正方形半導体デバイスセルを含むＳｉＣ層の上面図である。
【図４】いくつかの千鳥状の正方形半導体デバイスセルを含むＳｉＣ層の上面図である。
【図５】いくつかの六角形半導体デバイスセルを含むＳｉＣ層の上面図である。
【図６】ＳｉＣ層の部分、およびＳｉＣ層上に配置された誘電体層の部分の正規化された電界強度を表すグラフであり、ＳｉＣ層の部分が、逆バイアス下でシールドされていない正方形デバイスセルの平行な部分間に配置されている。
【図７Ａ】ＳｉＣ層の部分、およびＳｉＣ層上に配置された誘電体層の部分の正規化された電界強度を表すグラフであり、ＳｉＣ層の部分が、逆バイアス下でシールドされていない正方形デバイスセルのウェル領域のコーナー間に配置されている。
【図７Ｂ】ＳｉＣ層の部分、およびＳｉＣ層上に配置された誘電体層の部分の正規化された電界強度を表すグラフであり、ＳｉＣ層の部分が、本技法の実施形態による、分離されたシールド領域および動作逆バイアスによってシールドされた正方形デバイスセルのウェル領域のコーナー間に配置されている。
【図８】本技法の実施形態による、いくつかの正方形デバイスセルおよび分離されたシールド領域を含むデバイスレイアウトの上面図である。
【図９】本技法の実施形態による、いくつかの正方形デバイスセルおよび異なる形状の分離されたシールド領域を含むデバイスレイアウトの上面図である。
【図１０】本技法の実施形態による、いくつかの千鳥状の正方形デバイスセルおよび三角形の分離されたシールド領域を表すデバイスレイアウトの上面図である。
【図１１】本技法の実施形態による、いくつかの六角形デバイスセルおよび異なる形状の分離されたシールド領域を含むデバイスレイアウトの上面図の例である。
【図１２】本技法の実施形態による、いくつかの細長い六角形デバイスセルおよび異なる形状の分離されたシールド領域を含むデバイスレイアウトの上面図である。
【図１３】本技法の実施形態による、いくつかの細長い六角形デバイスセルおよび異なる形状の分離されたシールド領域を含むデバイスレイアウトの上面図である。
【図１４】本技法の実施形態による、１つまたは複数のデバイスセルのチャネル領域とオーバラップする異なる形状の接続されたシールド領域を有するいくつかの正方形デバイスセルを含むデバイスレイアウトの上面図である。
【図１５】本技法の実施形態による、１つまたは複数のデバイスセルのチャネル領域とオーバラップする接続されたシールド領域を有するいくつかの千鳥状の正方形デバイスセルを含むデバイスレイアウトの上面図である。
【図１６】本技法の実施形態による、１つまたは複数のデバイスセルのチャネル領域とオーバラップする接続されたシールド領域を有するいくつかの六角形デバイスセルを含むデバイスレイアウトの上面図である。
【発明を実施するための形態】
【０００８】
１つまたは複数の特定の実施形態について以下に記載する。これらの実施形態についての簡潔な記載を提供するために、実際の実施態様のすべての特徴が明細書に記載されているわけではない。すべてのエンジニアリングまたは設計プロジェクトと同様に、すべてのそのような実際の実施態様の開発では、システム関連およびビジネス関連の制約の遵守などの、開発者の特定の目標を達成するために、実施態様毎に異なる可能性がある実施態様に特有の決定を多数行わなければならないことを認識されたい。さらに、そのような開発努力は、複雑で時間がかかることがあるが、それにもかかわらず、本開示の利益を有する当業者にとっては設計、製作、および製造の日常的な仕事であることを認識されたい。
【０００９】
本開示の様々な実施形態の要素を紹介する場合、冠詞「１つの（ａ）」、「１つの（ａｎ）」、および「その（ｔｈｅ）」は、要素の１つまたは複数があることを意味することが意図されている。用語「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、および「有する（ｈａｖｉｎｇ）」は、包括的であり、列挙された要素以外のさらなる要素があってもよいことを意味することが意図されている。さらに、本開示の「一実施形態」または「実施形態」への言及は、列挙されたフィーチャも組み込むさらなる実施形態の存在を排除するものとして解釈されることが意図されていないことを理解されたい。本明細書に開示されたフィーチャの形状、位置、およびアラインメントは、簡単にするために、比較的理想的であるもの（例えば、正方形、矩形、および六角形のセル、ならびに完全に直線の整列したフィーチャを有するシールド領域）として図示および記載されていることを認識されよう。しかしながら、当業者には認識され得るように、プロセスのばらつきおよび技術的な限界により、結果として、理想的な形状とは言えないセルラー式設計または不規則なフィーチャとなることがあるが、これらは、それでもなお本技法の精神の範囲内にあり得る。そのため、フィーチャの形状、位置、またはアラインメントを記載するために本明細書で使用されるような用語「実質的に」は、当業者によって認識され得るように、理想的なまたは目標の形状、位置、およびアラインメント、ならびに半導体製作プロセスの変動に起因する不完全に実施された形状、位置、およびアラインメントを包含することを意味する。さらに、半導体デバイスセルは、本明細書では、半導体層の「表面に」、「表面内に」、「表面上に」、もしくは「表面に沿って」配置または製作されるとして記載されており、これは、半導体層のバルク内部に配置された部分、半導体層の表面に近接して配置された部分、半導体層の表面と同一面上に配置された部分、および／または半導体層の表面の上方もしくは上部に配置された部分を有する半導体デバイスセルを含むことが意図されている。
【００１０】
現代のパワーエレクトロニクスの不可欠な構築ブロックの１つは、電界効果トランジスタ（ＦＥＴ）デバイスである。例えば、図１Ａは、プレーナｎチャネル電界効果トランジスタ、すなわちＤＭＯＳＦＥＴ、以降、ＭＯＳＦＥＴデバイス１０の能動セルを示す。以下で論じる他のデバイスと同様に、ＭＯＳＦＥＴデバイス１０のある特定の構成要素をより明瞭に示すために、一般的に理解されているある特定の設計要素（例えば、上部メタライゼーション、パッシベーション、エッジ終端など）は、省略されることがあることを認識されよう。
【００１１】
図１Ａの図示されたＭＯＳＦＥＴデバイス１０は、第１の表面４および第２の表面６を有する半導体デバイス層２（例えば、エピタキシャルＳｉＣ層）を含む。半導体デバイス層２は、第１の導電型を有するドリフト領域１６（例えば、ｎ型ドリフト層１６）と、ドリフト領域１６に隣接し、第１の表面４に近接して配置された第２の導電型を有するウェル領域１８（例えば、ｐ−ウェル１８）と、を含む。半導体デバイス層２は、ウェル領域１８に隣接し、第１の表面４に近接した第１の導電型を有するソース領域２０（例えば、ｎ型ソース領域２０）も含む。誘電体層２４（ゲート絶縁層またはゲート誘電体層とも呼ばれる）は、半導体デバイス層２の第１の表面４の一部に配置され、ゲート電極２６は、誘電体層２４上に配置されている。半導体デバイス層２の第２の表面６は、基板層１４（例えば、ＳｉＣ基板層）であり、ドレインコンタクト１２は、基板層１４に沿ってデバイス１０の底部に配置されている。
【００１２】
オン状態動作中に、適切なゲート電圧（例えば、ＭＯＳＦＥＴデバイス１０のしきい電圧（ＶＴＨ）以上）によって、チャネル領域２８に反転層が形成され、ならびにキャリアの蓄積のために、接合電界効果トランジスタ（ＪＦＥＴ）領域２９において導電性経路が増強され得て、ドレインコンタクト１２（すなわち、ドレイン電極）からソースコンタクト２２（すなわち、ソース電極）に電流を流すことができる。本明細書で論じるＭＯＳＦＥＴデバイスについては、チャネル領域２８は、一般に、ゲート電極２６およびゲート誘電体２４の下に配置されたウェル領域１８の上方部分として画定されることがあることを認識されたい。さらに、本手法は、以下では、ＳｉＣ  ＭＯＳＦＥＴデバイスの文脈で論じられることがあるが、本手法は、他のタイプの材料系（例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、アルミニウム窒化物（ＡｌＮ）、窒化ガリウム（ＧａＮ）、ガリウム砒素（ＧａＡｓ）、ダイヤモンド（Ｃ）、もしくは任意の他の適切なワイドバンドギャップ半導体）、ならびにｎチャネルおよびｐチャネル設計の両方を利用する他のタイプのデバイス構造（例えば、ＵＭＯＳＦＥＴ、ＶＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、絶縁ベースＭＯＳ制御サイリスター（ＩＢＭＣＴ）、もしくは任意の他の適切なＦＥＴおよび／またはＭＯＳデバイス）に適用可能であり得ることを認識されたい。
【００１３】
図１Ｂは、図１ＡのＳｉＣデバイス１０の概略断面図である。図１Ｂに示すＭＯＳＦＥＴデバイス１０のソースコンタクト２２は、一般に、ソース電極へのオーミック接続を提供し、ソース領域２０の一部およびウェル領域１８の一部の両方の上に配置されている。ソースコンタクト２２は、一般に、ＭＯＳＦＥＴデバイス１０のこれらの半導体部分と金属ソース電極との間に位置する１つまたは複数の金属層を含む金属インタフェースである。明瞭にするために、コンタクト２２の下に配置されたＭＯＳＦＥＴデバイス１０のソース領域２０（例えば、ｎ＋ソース領域２０）の部分は、本明細書では、より具体的にＭＯＳＦＥＴデバイス１０のソースコンタクト領域４２と呼ばれることがある。同様に、ウェル領域１８の残りの部分よりも高レベルにドープされている場合があるＭＯＳＦＥＴデバイス１０のウェル領域１８の一部は、本明細書では、より具体的にＭＯＳＦＥＴデバイス１０のボディ領域３９（例えば、ｐ＋ボディ領域３９）と呼ばれることがある。明瞭にするために、コンタクト２２の下に配置された（例えば、コンタクト２２によってカバーされ、コンタクト２２に電気的に直接接続された）ボディ領域３９の部分は、本明細書では、より具体的にＭＯＳＦＥＴデバイス１０のボディコンタクト領域４４（例えば、ｐ＋ボディコンタクト領域４４）と呼ばれることがある。
【００１４】
図１Ｂに示すように、ＭＯＳＦＥＴデバイス１０の様々な領域はそれぞれ、関連付けられた抵抗と、これらの抵抗のそれぞれの和として表すことができるＭＯＳＦＥＴデバイス１０の全抵抗（例えば、オン抵抗Ｒｄｓ（オン））と、を有することができる。例えば、図１Ｂに示すように、ＭＯＳＦＥＴデバイス１０のオン抵抗（Ｒｄｓ（オン））は、抵抗Ｒｓ３０（例えば、ソース領域２０の抵抗およびコンタクト２２の抵抗）と、抵抗Ｒｃｈ３２（例えば、図１Ａに示す領域２８の反転チャネルの抵抗）と、抵抗Ｒａｃｃ３４（例えば、ゲート酸化物２４と、ウェル領域１８間に位置するドリフト層１６の部分との間の蓄積層の抵抗）と、抵抗ＲＪＦＥＴ３６（例えば、ウェル領域１８間の空乏化されていないネック領域の抵抗）と、抵抗Ｒｄｒｉｆｔ３８（例えば、ドリフト層１６周りの抵抗）と、抵抗Ｒｓｕｂ４０（例えば、基板層１４周りの抵抗）との和として近似することができる。図１Ｂに示す抵抗は、網羅的であることは意図されておらず、他の抵抗（例えば、ドレインコンタクト抵抗、広がり抵抗など）が半導体デバイス１０内部に潜在的に存在する可能性があることに留意されたい。
【００１５】
場合によっては、図１Ｂに示す１つまたは２つの抵抗成分が半導体デバイス１０の導通損失を支配することがあり、これらの要因に対処することによって、Ｒｄｓ（オン）に著しく影響を与えることができる。例えば、ドリフト抵抗３８、基板抵抗４０、およびコンタクト抵抗３０が（他の抵抗成分と比較して）それほど重要でないデバイス、例えば、低電圧デバイス、または低い反転層移動度を欠点として持つデバイス（例えば、ＳｉＣデバイス）などについては、チャネル抵抗（Ｒｃｈ３２）がデバイスの導通損失のかなりの部分を占めることがある。さらなる例として、中電圧および高電圧デバイスでは、ＪＦＥＴ領域の抵抗（ＲＪＦＥＴ３６）が全導通損失のかなりの部分を占めることがある。
【００１６】
図２は、従来のストライプセルレイアウトを有するＭＯＳＦＥＴデバイス構造４１を含む半導体デバイス層２の上面図を示す。寸法に関して、従来のＭＯＳＦＥＴデバイス構造４１は、特定のチャネル長（Ｌｃｈ４３）と、チャネル領域からオーミック領域までの長さ（Ｌｃｈ＿ｔｏ＿ｏｈｍ４５）と、オーミック領域の幅（Ｗｏｈｍ４７）と、ＪＦＥＴ領域の幅（ＷＪＦＥＴ４９）と、を有するものとして記載することができる。図２に示す従来のストライプセルレイアウトは、良好な信頼性（例えば、長期間の高温性能）を提供するが、ＭＯＳＦＥＴデバイス構造４１の比較的高いチャネル抵抗（Ｒｃｈ３２）およびＪＦＥＴ抵抗（ＲＪＦＥＴ３６）は、結果として、比較的高いＲｄｓ（オン）をもたらし、これによってデバイスの電気的性能が低下する。
【００１７】
半導体デバイスに対するチャネル抵抗（Ｒｃｈ３２）およびＪＦＥＴ抵抗（ＲＪＦＥＴ３６）を低減させることができる１つのやり方は、セルラー式デバイス設計の使用によるものである。図３〜図５は、異なる従来のセルラー式設計およびレイアウトを有する半導体デバイス層２の上面図を示す。これらの従来の設計は、以下で論じる本技法のシールドされたデバイスセルに対してシールドされていないものとして記載されることがある。図３〜図５、ならびに以下で提示されるデバイスセルの上面図については、デバイスセルのある特定のフィーチャ（例えば、ゲートコンタクト２６、誘電体層２４、コンタクト２２）は、半導体デバイス層２の表面の遮られない図を提供するために省略されていることを認識されよう。特に、図３は、整列したレイアウト５１の正方形デバイスセル５０を示し、一方、図４は、千鳥状のまたはオフセットされたレイアウト５２の正方形セルラー式デバイスセル５０を示す。図５は、整列したレイアウト５５の六角形デバイスセル５４を示す。一般に、図３〜図５に示す図示されたセルラー式設計およびレイアウトは、図２に示すようなストライプセルレイアウトと比較して、チャネル抵抗（Ｒｃｈ３２）およびＪＦＥＴ抵抗（ＲＪＦＥＴ３６）の両方を低減させることによって、Ｒｄｓ（オン）を低減させることを可能にする。例えば、図３の正方形デバイスセル５０は、同様のプロセス／技術限界寸法（例えば、同じＬｃｈ４３、Ｌｃｈ＿ｔｏ＿ｏｈｍ４５、Ｗｏｈｍ４７、およびＷＪＦＥＴ４９）を仮定すると、図２のストライプデバイス４１よりもおよそ２０％低いＲｄｓ（オン）を提供する。本明細書では、半導体表面２上の半導体デバイスの多数のデバイスセルのサブセットを表すいくつかのデバイスセルを用いてレイアウトが示されていることを認識されよう。
【００１８】
図３〜図５では、図示する従来の正方形デバイスセル５０および六角形デバイスセル５４はそれぞれ、図１Ｂに示すように、ウェル領域１８の一部分である各セルの中心６５に配置されたボディコンタクト領域４４を含む。ボディコンタクト領域４４は、ソース領域２０によって取り囲まれている。より具体的には、各セルのボディコンタクト領域４４は、ソース領域２０のソースコンタクト領域４２によって取り囲まれてもよく、ソースコンタクト領域４２のドーピングは、ソース領域２０の残りの部分と同じであってもよい。各セルのソース領域２０は、図１Ａおよび図１Ｂに示すように、ウェル領域１８の一部分でもあるチャネル領域２８によって取り囲まれている。そして次に、チャネル領域２８がＪＦＥＴ領域２９によって取り囲まれている。一般に、ＪＦＥＴ領域２９の特定の一部分の幅は、ＪＦＥＴ領域２９のドーピング型（例えば、ｎ型）と比較して反対のドーピング型（例えば、ｐ型）を有する領域間の最短距離として画定される。各デバイスセルは、セルの周辺部の周りにＪＦＥＴ領域２９を含むが、これらのＪＦＥＴ領域２９は、簡単にするため、時として、総称して半導体デバイス層２のＪＦＥＴ領域２９と呼ばれることがある。半導体デバイス層２、ソースコンタクト領域４２を含むソース領域２０、およびＪＦＥＴ領域２９は、第１の導電型（例えば、ｎ型）を有するが、ボディコンタクト領域４４およびチャネル領域２８を含むウェル領域１８は、第２の導電型（例えば、ｐ型）を有することも認識されよう。本明細書で使用されるように、（例えば、デバイスセルの境界の側面６８に沿って、またはコーナー６９で）２つのセルの境界のいずれかの部分が接触する場合、２つのデバイスセルは、隣り合うセルまたは隣接するセルと呼ばれることがある。そのため、図３の正方形デバイスセル５０のそれぞれは、８つの隣り合うまたは隣接するセルを有するが、図４の千鳥状の正方形セル５０のそれぞれ、および図５の六角形デバイスセル５４のそれぞれは、６つの隣り合うまたは隣接するセルを有することを認識されよう。
【００１９】
図３〜図５に示すセルラー式設計は、図２に示すようなストライプセルレイアウトに比べてＲｄｓ（オン）をより低くすることができるが、そのようなセルラー式設計は、遮断状態下で隣り合うデバイスセルのウェル領域のコーナー間のＪＦＥＴ領域２９の部分で実質的により高い電界を有する可能性があることが現在認識されている。ＳｉＣ  ＭＯＳデバイスについては、（図１および図２に示す）ＪＦＥＴ領域２９上に配置された誘電体層２４（例えば、ＳｉＯ２）内の電界は、デバイスセルが逆バイアス下で動作する場合、Ｓｉデバイスと比べて１０倍ほど高いことがある。ＳｉＣは、一般に、より高い電界に対して堅牢であるが、誘電体層２４は、長期間の動作中に破壊を被ることがあり、結果として、ＳｉＣデバイスセル５０および５４に信頼性の問題をもたらす可能性がある。
【００２０】
特に、逆バイアス下のＳｉＣ  ＭＯＳＦＥＴでは、図３〜図５に示す隣り合うデバイスセル５０および５４のウェル領域のコーナー間のＪＦＥＴ領域２９の最も広い部分に存在する電界は、ＪＦＥＴ領域２９の他の部分よりも実質的に高い。図３に示すように、デバイスセル５０のチャネル領域２８のコーナー間の対角線の距離６０は、隣り合うデバイスセル５０のチャネル領域２８の平行な部分間の距離４９（すなわち、ＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９）よりも大きい。図６は、図３に示す矢印６４に沿って配置されたシールドされていないデバイスセル５０の部分に対する逆バイアス下での電界の強度を（任意単位（ａｕ）で）プロットしたグラフ７０である。より具体的には、図６は、Ｖｄｓ＝１２００Ｖにおける例示的なシールドされていないデバイスセル５０（すなわち、８×１０１５ｃｍ−３のエピドープされた１１μｍ厚のドリフト層を有し、ＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９が２．６μｍである１２００Ｖ  ＳｉＣ  ＭＯＳＦＥＴ正方形デバイスセル）について、図１ＡのＪＦＥＴ領域２９内の電界を示す第１の曲線７２を含み、（図１Ａおよび図１Ｂに示すような）誘電体層２４内の電界を示す第２の曲線７４を含む。図６のグラフ７０に示すように、デバイスセル５０の中心６５では（すなわち、ｘ＝０μｍでは）、半導体デバイス層２内および誘電体層２４内の両方の電界は低く、電界は、ＪＦＥＴ領域２９の中央で（すなわち、ほぼｘ＝４．７μｍで）最大電界強度に増加する。
【００２１】
図７Ａは、逆バイアス下のシールドされていないＳｉＣデバイスセル５０の各部分に対する電界の強度を（任意単位（ａｕ）で）プロットしたグラフ８０であり、各部分は図３に示す対角線の矢印６６に沿って配置されている。図６と同様に、図７Ａのグラフ８０は、図６に示すような同じ寸法および条件を有する例示的な従来のＳｉＣデバイスセル５０について、半導体デバイス層２内の電界を示す第１の曲線８２を含み、（図１Ａおよび図１Ｂに示すような）半導体デバイス層２の上に配置された誘電体層２４内の電界を示す第２の曲線８４を含む。図７Ａに示すように、従来のＳｉＣデバイスセル５０の中心では（すなわち、ｘ＝０μｍでは）電界は低く、従来のデバイスセル５０のコーナーを通って対角線状に移動すると、電界は、ＪＦＥＴ領域２９の中央で（すなわち、ほぼｘ＝６．６５μｍで）ピーク電界強度に増加する。図６と図７を比較すると、例示的なシールドされていないＳｉＣ正方形セル５０については、セルのコーナー間（すなわち、図３の矢印６６に沿った距離６０）のピークまたは最大の電界は、セル５０の平行な部分間（すなわち、図３の矢印６４に沿った距離４９）のピークまたは最大の電界よりもおよそ２０％高い。その結果、図７Ａに示すように、誘電体層２４内のピーク電界は、隣り合うデバイスセル５０のウェル領域１８のコーナー間（例えば、隣り合うセルが出会うコーナー６９における、隣り合うデバイスセルのチャネル領域２８のコーナー間）でより大きく、このことが、結果として、そのようなシールドされていないデバイスセル５０に対する長期信頼性の問題をもたらす。
【００２２】
前述の事項を念頭において、本実施形態は、Ｒｄｓ（オン）を著しく増加させることなく、隣り合うデバイスセルのコーナー６９が出会う位置におけるＪＦＥＴ領域２９内の（ならびに図１Ｂに示すゲート誘電体層２４内の）電界を低減させる、分離された／接続されたシールド領域の形態の１つまたは複数のシールド領域を組み込むセルラー式デバイス設計を対象とする。したがって、本明細書に開示されたデバイスのシールド領域は、シールド領域と、隣り合うデバイスセルのウェル領域との間の距離が隣り合うデバイスセルのウェル領域の平行な部分間の距離以下となるように設計される。したがって、本設計は、ＪＦＥＴ領域２９のどの部分も、隣り合うデバイスセルのチャネル領域の平行な部分間のＪＦＥＴ領域２９の幅（すなわちＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９）ほど広くないことを全体的に保証する。さらに、本設計は、同等の寸法（例えば、同じＬｃｈ、Ｌｃｈ＿ｔｏ＿ｏｈｍ、Ｗｏｈｍ）を有する従来のストライプデバイス（例えば、図２のストライプセルデバイス４１）以上のチャネル領域幅および／またはＪＦＥＴ領域濃度を維持する。そのため、本明細書に開示されたシールドされたデバイスセルは、同等の寸法の従来のストライプデバイスセルに比べて優れた性能を提供し、一方で、同様の信頼性（例えば、長期間の高温安定性）を依然として提供する。さらに、本明細書に開示されたセルラー式設計のシールド領域は、デバイスセルの他のフィーチャ（例えば、ボディコンタクト領域４４、ウェル領域１８、終端領域）と同時に注入されてもよく、そのため、製作の複雑さまたはコストを増加させない。
【００２３】
したがって、本実施形態は、Ｒｄｓ（オン）を著しく増加させることなく、ＪＦＥＴ領域の上方のＪＦＥＴ領域２９内の（ならびに図１Ｂに示すゲート誘電体層２４内の）ピーク電界を低減させるために、他のタイプの注入されたシールド領域を組み込むセルラー式デバイス設計を対象とする。他のタイプのシールド領域は、デバイスセルのフィーチャ（例えば、ボディ領域、チャネル領域、ソース領域）をその典型的な境界を超えて延出させる拡張部として注入されることを認識されよう。対照的に、本明細書に開示されたシールド領域は、デバイスセルのフィーチャ（例えば、ボディ領域、チャネル領域）を延出させず、むしろデバイスセルが出会うＪＦＥＴ領域の部分（例えば、隣り合うデバイスセルのウェル領域のコーナー間）に注入される。開示されたシールド領域は、同等のプロセス／技術限界寸法（例えば、同じＬｃｈ、Ｌｃｈ＿ｔｏ＿ｏｈｍ、Ｗｏｈｍ）を有する従来のストライプデバイス（例えば、図２のストライプデバイス４１）以上のチャネル領域幅／周辺部および／またはＪＦＥＴ領域濃度を維持しながら、ＪＦＥＴ領域のこの部分の電界を低減させる。そのため、本明細書に開示されたシールドされたデバイスセルは、同等の寸法の従来のストライプデバイスに比べて優れた性能を提供し、一方で、同様の信頼性（例えば、逆バイアス下での長期間の高温安定性）を依然として提供する。さらに、本明細書に開示されたセルラー式レイアウトのシールド領域は、デバイスセルの他のフィーチャと同時に注入されてもよく、そのため、製作の複雑さまたはコストを増加させない。
【００２４】
以下で論じるように、ある特定の実施形態では、本明細書に開示されたシールド領域は、分離されたシールド領域または接続されたシールド領域のいずれかの形態であってもよい。本明細書で使用されるように、「分離されたシールド領域」は、ＪＦＥＴ領域内部に配置された（例えば、完全にＪＦＥＴ領域によって取り囲まれた）、１つまたは複数のデバイスセルのウェル領域とオーバラップしないシールド領域を指す。対照的に、「接続されたシールド領域」は、本明細書で使用されるように、ＪＦＥＴ領域内部に配置された、１つまたは複数のデバイスセルの少なくともウェル領域とオーバラップするシールド領域を指す。接続されたシールド領域を有する開示されたレイアウトは、効果的なシールドを提供するが、チャネル濃度がわずかに低いため、結果として、分離されたシールド領域を含むレイアウトと比較して、Ｒｄｓがわずかに高くなることもあることを認識されよう。一般的に、開示された分離されたシールド領域および接続されたシールド領域は、一般にデバイスセルのソース領域、ソースコンタクト領域、またはボディコンタクト領域内へ延出しないことに留意されたい。以下でより詳細に論じるように、一般に、これらのシールド領域は、シールド領域と、隣接するデバイスセルのウェル領域１８との間の距離が、隣り合うデバイスセルのウェル領域１８の平行な部分間の距離（すなわち、ＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９）よりも小さくなるように配置されている。その結果、シールド領域と、隣接するデバイスセルのウェル領域との間の距離が、その場合、ＪＦＥＴ領域２９のこの部分の幅を画定するため、開示されたシールド領域は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを保証し、前述のピーク電界を抑制し、デバイスの信頼性を改善する。
【００２５】
ある特定の実施形態では、開示されたシールド領域は、ボディコンタクト領域４４を形成するために使用される同じ注入ステップ（例えば、ｐ＋注入ステップ）を使用して形成されてもよく、その場合、シールド領域は、ドーピング濃度および深さの点でボディコンタクト領域と実質的に同じであってもよいことも認識されよう。そのようなｐ＋シールド領域の実施形態については、ソース／ボディコンタクト（すなわち、オーミック金属コンタクト）は、開示されたシールド領域の上に配置され、シールド領域に直接電気的に結合されるべきである。他の実施形態では、開示されたシールド領域は、終端注入ステップ（例えば、ジャンクション終端拡張部（ＪＴＥ）注入ステップ）を使用して形成されてもよく、その場合、シールド領域は、一般に、終端注入ステップ中に形成されるフィーチャと同じドーピング濃度および深さを有する。そのような実施形態については、ソース／ボディコンタクトは、シールド領域の上に配置されなくてもよい（すなわち、シールド領域に直接電気的に結合されなくてもよい）。さらに、開示されたシールド領域は、特定の幅、または最大の幅を有してもよく、この幅は、同じ注入操作中に画定される他のフィーチャの幅（例えば、ボディコンタクト領域の幅、ＪＴＥサブ領域の幅）と略同じサイズか、またはそれよりも小さい。ある特定の実施形態では、開示されたシールド領域は、現在の注入および／またはリソグラフィ技法を使用してフィーチャを画定するための実際に達成可能な下限値によって画定または限定される幅（すなわち、最大寸法）を有することができる。例えば、ある特定の実施形態では、開示されたシールド領域の幅（例えば、円形シールド領域の直径、三角形シールド領域の最長辺または高さ、不規則形状の最大寸法など）は、およそ２μｍ未満（例えば、およそ０．１μｍ〜およそ２μｍ、およそ０．２μｍ〜およそ１μｍ）、またはおよそ０．５μｍ未満（例えば、およそ０．１μｍ〜およそ０．５μｍ）であってもよい。
【００２６】
図８〜図１６は、隣り合うデバイスセルのウェル領域１８間のＪＦＥＴ領域２９の部分のピーク電界を低減させるために少なくとも１つの分離されたシールド領域または接続されたシールド領域を含む様々なデバイスセルおよびレイアウトを有する半導体デバイス層２の実施形態の上面図を示す。より具体的には、本手法の実施形態において、図８〜図１０は、分離されたシールド領域によってシールドされた正方形デバイスセルの例示的なレイアウトを示し、図１１は、分離されたシールド領域によってシールドされた六角形デバイスセルの例示的なレイアウトを示し、図１２および図１３は、分離されたシールド領域によってシールドされた細長い六角形デバイスセルの例示的なレイアウトを示し、図１４および図１５は、接続されたシールド領域によってシールドされた正方形デバイスセルの例示的なレイアウトを示し、図１６は、接続されたシールド領域によってシールドされた六角形デバイスセルの例示的なレイアウトを示す。効率化のために、図１１〜図１６では、いくつかの異なる様々な形状およびサイズのシールド領域が、いくつかの異なる設計オプションを表すために、異なる形状を有する同じデバイスレイアウト内に一緒に示されていることに留意されたい。ある特定の実施形態では、デバイスレイアウトは、実質的に同じサイズおよび形状を有するシールド領域のみを含むことがあるが、他の実施形態では、デバイスレイアウトは、異なるサイズおよび／または形状を有するシールド領域を含んでもよいことを認識されたい。さらに、図１２および図１３の細長い六角形デバイスセルは、両方とも「ＣＥＬＬＵＬＡＲ  ＬＡＹＯＵＴ  ＦＯＲ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＥＶＩＣＥＳ」という名称の、両方とも２０１４年６月２４日に申請された同時係属中の米国特許出願第１４／３１３，７８５号および第１４／３１３，８２０号に記載された１つまたは複数の特徴を含むことができ、これらの特許出願は、すべての目的のためにその全体が参照により本明細書に組み込まれる。デバイス設計およびレイアウトのいくつかの異なる例示的な実施形態が提示されているが、これらは、単に例であることが意図されていることを認識されよう。そのため、他の実施形態では、本手法のシールド領域は、本手法の効果を無効にすることなく、他の形状（例えば、細長い、歪んだ、または不規則な形状）を有してもよい。また、図８〜図１６に示す開示されたセルラー式レイアウトの実施形態のチャネルおよび／またはＪＦＥＴの濃度は、一般に、図２に示すような、同じプロセス／技術限界設計パラメータを有するストライプデバイスレイアウト４１よりも大きいことを認識されよう。
【００２７】
前述の事項を念頭において、図８は、本技法の実施形態による、いくつかの正方形デバイスセル２０９２および分離されたシールド領域２０９４を含むデバイスレイアウト２０９０の一部を示す。特に、図示するシールド領域２０９４は、隣り合うデバイスセル２０９２のウェル領域１８のコーナー間のＪＦＥＴ領域２９に配置されている。図８に示すシールド領域２０９４は、実質的に丸く、幅２０９６（すなわち、直径２０９６）を有する。以下で論じるように、シールド領域は、本手法の実施形態による他の形状（例えば、三角形、六角形、楕円形）および／または他の幅（例えば、より狭い、より広い、可変の、または変化する幅）を有してもよい。上で論じたように、分離されたシールド領域２０９４は、シールド領域２０９４と、隣接するウェル領域１８との間（例えば、第２の導電型を有する領域間）の距離６０がすべて、隣り合うセル２０９２のウェル領域１８の平行な部分間の距離４９よりも小さいことを全体的に保証する。言いかえれば、分離されたシールド領域２０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証し、これによって、隣り合うデバイスセル２０９２のウェル領域のコーナー間のＪＦＥＴ領域２９の部分のピーク電界を低減させる。開示されたシールド領域は、図８に示す分離されたシールド領域の実施形態と同様に、矢印２１０２に沿って移動すると、ピーク電界の低下をもたらすことにさらに留意されたい。
【００２８】
開示されたシールド領域２０９４によって提供される改善を示すために、図７Ｂは、逆バイアス下での図８のＳｉＣデバイスセル２０９２の実施形態の部分に対する電界の大きさを（図６および図７Ａと同じ任意単位（ａｕ）で）プロットしたグラフ８６であり、デバイスセル２０９２の特定の部分は、図８に示す対角線の矢印１０９８に沿って配置されている。図６および図７Ａと同様に、図７Ｂのグラフ８６は、図６および図７Ａに表されたシールドされていないデバイスセルと同じ寸法を有する例示的なＳｉＣデバイスセル２０９２について、（図１Ａおよび図１Ｂに示すような）ＳｉＣ層２内の電界を示す第１の曲線８７を含み、ＳｉＣ層２上に配置された誘電体層２４内の電界を示す第２の曲線８８を含む。図７Ｂに示すように、ＳｉＣデバイスセル２０９２の中心６５では（すなわちｘ＝０μｍでは）、ＳｉＣ層２内および誘電体層２４内の電界は両方とも、低く、デバイスセル２０９２のコーナーを通って対角線状に移動すると、電界は、シールド領域２０９４に（すなわち、ほぼｘ＝５．７５μｍで）達する前に、ピーク電界強度に増加し（すなわち、ほぼｘ＝５．５μｍで）、その後電界の大きさが急激に低下する。曲線８８によって示されるように、対応する低下が誘電体層２４においても観察される。図７Ａと図７Ｂを比較すると、図８のシールドされたＳｉＣデバイスセル２０９２のウェル領域のコーナー間の（すなわち、矢印２０１２に沿った）ピークまたは最大の電界は、図３のシールドされていないＳｉＣ正方形セル５０に対するコーナー間の（すなわち、矢印６６に沿った）ピークまたは最大の電界よりもおよそ２０％低く、（例えば、図６に示すような）ウェル領域１８の平行な部分間と同じか、またはそれよりも小さい。その結果、図７Ｂに示すように、誘電体層２４内のピーク電界は、隣り合うデバイスセル２０９２のウェル領域のコーナー間にあるＪＦＥＴ領域２９の部分でより低く、結果として、これらのＳｉＣデバイスセル２０９２に対する長期信頼性を改善することができる。
【００２９】
図９は、本技法の実施形態による、いくつかの正方形デバイスセル２０９２ならびに異なる形状の分離されたシールド領域２０９４Ａおよび２０９４Ｂを含むデバイスレイアウト２１１０の一部を示す。分離されたシールド領域２０９４Ａおよび２０９４Ｂ、ならびに他の開示された分離されたシールド領域については、シールド領域は、デバイスセル２０９２のチャネル領域２８（ウェル領域１８）の一部に延出せず、または占有しておらず、したがって、レイアウト２１１０のチャネル濃度を低減させないことに留意されたい。図９に示すシールド領域２０９４Ａは、実質的に丸く、シールド領域２０９４Ａの幅２０９６Ａを画定する直径２０９６Ａを有するが、シールド領域２０９４Ｂは、実質的に正方形であり、幅２０９６Ｂを有する。図９によって一般的に示されるように、ある特定の実施形態では、異なる形状を有するシールド領域２０９４が同じレイアウト内で使用されることがある。分離されたシールド領域２０９４Ａおよび２０９４Ｂは、シールド領域と、隣接するウェル領域１８との間（例えば、第２の導電型を有する領域間）の距離６０がすべて、隣り合うセル２０９２のウェル領域１８の平行な部分間の距離４９よりも小さいことを全体的に保証する。言いかえれば、分離されたシールド領域２０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。さらに、図示するシールド領域２０９４Ａおよび２０９４Ｂは、デバイスセル２０９２の隣接するウェル領域から実質的に等距離であると記載されることがあるが、他の実施形態では、シールド領域とデバイスセル２０９２の隣接するウェル領域との間の距離は、一般にＷＪＦＥＴ４９よりも小さい異なる値とすることができる。
【００３０】
図１０は、本技法の実施形態による、いくつかの千鳥状の正方形デバイスセル２０９２および分離されたシールド領域２０９４を含むデバイスレイアウト２１２０の一部を示す。図１０に示すシールド領域２０９４は、実質的に三角形であり、それぞれがそれぞれの幅２０９６を有する。そのため、分離されたシールド領域２０９４は、シールド領域２０９４と、隣接するウェル領域１８との間（例えば、第２の導電型を有する領域間）の距離６０がすべて、隣り合うセル２０９２のウェル領域１８の平行な部分間の距離４９よりも小さいことを全体的に保証する。言いかえれば、分離されたシールド領域２０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
【００３１】
図１１は、本技法の実施形態による、いくつかの六角形デバイスセル２１３２ならびに分離されたシールド領域２０９４Ａ、２０９４Ｂ、２０９４Ｃ、および２０９４Ｄを含むデバイスレイアウト２１３０の一部を示す。図１１に示すシールド領域２０９４Ａは、実質的に三角形の形状および幅２０９６Ａを有し、シールド領域２０９４Ｂは、実質的に正方形の形状および幅２０９６Ｂを有し、シールド領域２０９４Ｃは、実質的に六角形の形状および幅２０９６Ｃを有し、シールド領域２０９４Ｄは、実質的に丸い形状および幅２０９６Ｄを有する。シールド領域２０９４Ａ、２０９４Ｂ、２０９４Ｃ、および２０９４Ｄは、シールド領域と、隣接するウェル領域１８との間（例えば、第２の導電型を有する領域間）の距離６０がすべて、隣り合うセル２１３２のウェル領域１８の平行な部分間の距離４９よりも小さいことを全体的に保証する。言いかえれば、分離されたシールド領域２０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
【００３２】
図１２は、本技法の実施形態による、いくつかの細長い六角形デバイスセル２１４２ならびに分離されたシールド領域２０９４Ａ、２０９４Ｂ、２０９４Ｃ、および２０９４Ｄを含むデバイスレイアウト２１４０の一部を示す。図１２に示すシールド領域２０９４Ａは、実質的に丸い形状および幅２０９６Ａを有し、シールド領域２０９４Ｂは、実質的に正方形の形状および幅２０９６Ｂを有し、シールド領域２０９４Ｃは、実質的に六角形の形状および幅２０９６Ｃを有し、シールド領域２０９４Ｄは、実質的に三角形の形状および幅２０９６Ｄを有する。シールド領域２０９４Ａ、２０９４Ｂ、２０９４Ｃ、および２０９４Ｄは、シールド領域と、隣接するウェル領域１８との間（例えば、第２の導電型を有する領域間）の距離６０がすべて、隣り合うセル２１４２のウェル領域１８の平行な部分間の距離４９よりも小さいことを全体的に保証する。言いかえれば、分離されたシールド領域２０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
【００３３】
図１３は、本技法の実施形態による、いくつかの細長い六角形デバイスセル２１５２ならびに分離されたシールド領域２０９４Ａ、２０９４Ｂ、２０９４Ｃ、２０９４Ｄ、２０９４Ｅ、および２０９４Ｆを含むデバイスレイアウト２１５０の一部を示す。図１３に示すシールド領域２０９４Ａは、実質的に正方形の形状を有し、シールド領域２０９４Ｂは、実質的に卵形の形状を有し、シールド領域２０９４Ｃは、実質的に矩形の形状を有し、シールド領域２０９４Ｄは、実質的に三角形の形状を有し、シールド領域２０９４Ｅは、実質的に丸いまたは円形の形状を有し、シールド領域２０９４Ｆは、実質的に六角形の形状を有する。シールド領域２０９４Ａ、２０９４Ｂ、２０９４Ｃ、２０９４Ｄ、２０９４Ｅ、および２０９４Ｆは、シールド領域と、隣接するウェル領域１８との間（例えば、第２の導電型を有する領域間）の距離６０がすべて、隣り合うセル２１５２のウェル領域１８の平行な部分間の距離４９よりも小さいこと全体的に保証する。言いかえれば、分離されたシールド領域２０９４は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
【００３４】
図１４は、本技法の実施形態による、いくつかの正方形デバイスセル２０９２ならびに異なるサイズおよび形状を有する接続されたシールド領域２１６２Ａ、２１６２Ｂ、２１６２Ｃ、２１６２Ｄ、２１６２Ｅ、および２１６２Ｆを含むデバイスレイアウト２１６０の一部を示す。上で論じた分離されたシールド領域と異なり、開示された接続されたシールド領域は、少なくとも１つの隣接するデバイスセルのチャネル／ウェル領域の一部を占有し、それによって、デバイスレイアウトのチャネル濃度を少なくとも部分的に低減させることに留意されたい。図１４に示す接続されたシールド領域２１６２Ａ、２１６２Ｂ、および２１６２Ｃは、実質的に丸いまたは卵形の形状を有するが、シールド領域２１６２Ｄ、２１６２Ｅ、および２１６２Ｆは、実質的に正方形の形状を有する。さらに、シールド領域２１６２Ａは、幅２０９６Ａを有し、単一のデバイスセル２０９２のチャネル領域２８の一部（例えば、コーナー）とオーバラップし、それにより、シールド領域２１６２Ａと、残りの隣接するデバイスセル２０９２のウェル領域１８との間の距離６０が、ＷＪＦＥＴ４９よりも小さくなるようにする。シールド領域２１６２Ｂは、幅２０９６Ｂを有し、２つの隣り合うデバイスセル２０９２のチャネル領域２８のコーナーとオーバラップし、それにより、シールド領域２１６２Ａと残りの隣接するデバイスセル２０９２との間の距離６０が、ＷＪＦＥＴ４９よりも小さくなるようにする。シールド領域２１６２Ｃは、幅２０９６Ｃを有し、４つの隣り合うデバイスセル２０９２（例えば、すべての隣接するデバイスセル２０９２）のチャネル領域２８のコーナーとオーバラップする。シールド領域２１６２Ｄは、幅２０９６Ｄを有し、単一のデバイスセル２０９２のチャネル領域２８のコーナーとオーバラップし、それにより、シールド領域２１６２Ｄと残りの隣接するデバイスセル２０９２のウェル領域１８との間の距離６０が、ＷＪＦＥＴ４９よりも小さくなるようにする。シールド領域２１６２Ｅは、幅２０９６Ｅ有し、２つの隣り合うデバイスセル２０９２のチャネル領域２８のコーナーとオーバラップし、それにより、シールド領域２１６２Ｅと残りの隣接するデバイスセル２０９２のウェル領域１８との間の距離６０が、ＷＪＦＥＴ４９よりも小さくなるようにする。シールド領域２１６２Ｆは、幅２０９６Ｆを有し、４つの隣り合うデバイスセル２０９２（例えば、すべての隣接するデバイスセル２０９２）のチャネル領域２８のコーナーとオーバラップする。シールド領域２１６２Ａ、２１６２Ｂ、２１６２Ｃ、２１６２Ｄ、２１６２Ｅ、および２１６２Ｆは、シールド領域と、隣接するウェル領域１８との間（例えば、第２の導電型を有する領域間）の距離６０がすべて、隣り合うセル２０９２のウェル領域１８の平行な部分間の距離４９よりも小さいことを全体的に保証する。言いかえれば、分離されたシールド領域２１６２は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
【００３５】
図１５は、本技法の実施形態による、接続されたシールド領域２１６２を有するいくつかの千鳥状の正方形デバイスセル２０９２を含むデバイスレイアウト２１７０である。図１５に示す接続されたシールド領域２１６２のそれぞれは、それぞれの幅２０９６を有し、それぞれが、単一のデバイスセル２０９２のチャネル領域２８／ウェル領域１８のコーナーまたは側面のいずれかとオーバラップする。さらに、２つのシールド領域が、図示するレイアウト２１７０の中心のデバイスセル２０９２のチャネル領域２８／ウェル領域１８とわずかにオーバラップする。シールド領域２１６２は、シールド領域２１６２と、隣接するウェル領域１８との間（例えば、第２の導電型を有する領域間）の距離６０がすべて、隣り合うセル２０９２のウェル領域１８の平行な部分間の距離４９よりも小さいことを全体的に保証する。言いかえれば、分離されたシールド領域２１６２は、ＪＦＥＴ領域２９のどの部分もＷＪＦＥＴ，ｐａｒａｌｌｅｌ４９ほど広くないことを全体的に保証する。
【００３６】
図１６は、本技法の実施形態による、異なる形状の接続されたシールド領域２１６２を有するいくつかの六角形デバイスセル２１３２を含むデバイスレイアウト２１８０を示す。図１６に示すシールド領域２１６２Ａは、実質的に丸いまたは円形の形状を有し、シールド領域２１６２Ｂは、実質的に六角形の形状を有し、シールド領域２１６２Ｃは、実質的に正方形の形状を有し、シールド領域２１６２Ｄは、実質的に三角形の形状を有する。シールド領域２１６２Ａ、２１６２Ｂ、２１６２Ｃ、および２１６２Ｄのそれぞれは、単一のデバイスセル２１３２のチャネル領域２８／ウェル領域１８とオーバラップするが、２つのシールド領域、すなわち、２１６２Ａおよび２１６２Ｄは、レイアウト２１８０の中央のデバイスセル２１３２のチャネル領域２８／ウェル領域１８とオーバラップする。前述したように、シールド領域２１６２Ａ、２１６２Ｂ、２１６２Ｃ、および２１６２Ｄは、シールド領域２１６２Ａ、２１６２Ｂ、２１６２Ｃ、および２１６２Ｄと、隣接するデバイスセル２１３２のウェル領域１８との間の距離６０が、隣り合うデバイスセル２１３２のウェル領域の平行な部分間の距離４９（すなわちＷＪＦＥＴ４９）よりも小さくなるように配置されている。
【００３７】
本開示の技術的な効果は、Ｒｄｓ（オン）を著しく増加させることなく、デバイスセルのウェル領域間の、ＪＦＥＴ領域の最も広い部分となるであろう部分のピーク電界を低減させる、分離されたシールド領域または接続されたシールド領域の形態の１つまたは複数のシールド領域を組み込むセルラー式デバイス設計を含む。開示されたシールド領域は、同等の寸法の従来のストライプデバイスよりも大きいチャネル領域幅および／またはＪＦＥＴ領域濃度を維持しながら、ＪＦＥＴ領域の部分の幅をＷＪＦＥＴ，ｐａｒａｌｌｅｌ未満に低減させるように設計されている。したがって、本明細書に開示されたシールドされたデバイスセルは、同等の寸法の従来のストライプデバイスに比べて優れた性能を提供し、一方で同様の信頼性（例えば、逆バイアスでの長期間の高温安定性）を依然として提供する。さらに、本明細書に開示されたセルラー式設計のシールド領域は、デバイスセルの他のフィーチャと同時に製作（例えば、注入）されてもよく、そのため、製作の複雑さまたはコストを増加させない。
【符号の説明】
【００３８】
２  半導体デバイス層
４  第１の表面
６  第２の表面
１０  ＭＯＳＦＥＴデバイス
１２  ドレインコンタクト
１４  基板層
１６  ドリフト領域
１８  ウェル領域
２０  ソース領域
２２  ソースコンタクト
２４  誘電体層
２６  ゲート電極
２８  チャネル領域
２９  ＪＦＥＴ領域
３０  コンタクト抵抗
３８  ドリフト抵抗
３９  ボディ領域
４０  基板抵抗
４１  ストライプデバイス
４２  ソースコンタクト領域
４４  ボディコンタクト領域
４９  距離
５０  正方形デバイスセル
５１  レイアウト
５２  レイアウト
５４  六角形デバイスセル
５５  レイアウト
６０  距離
６４  矢印
６５  中心
６６  矢印
６８  側面
６９  コーナー
７０  グラフ
７２  第１の曲線
７４  第２の曲線
８０  グラフ
８２  第１の曲線
８４  第２の曲線
８６  グラフ
８７  第１の曲線
８８  第２の曲線
１０９８  矢印
２０１２  矢印
２０９０  デバイスレイアウト
２０９２  正方形デバイスセル
２０９４  シールド領域
２０９４Ａ  シールド領域
２０９４Ｂ  シールド領域
２０９４Ｃ  シールド領域
２０９４Ｄ  シールド領域
２０９４Ｅ  シールド領域
２０９４Ｆ  シールド領域
２０９６  幅
２０９６Ａ  幅
２０９６Ｂ  幅
２０９６Ｃ  幅
２０９６Ｄ  幅
２０９６Ｅ  幅
２０９６Ｆ  幅
２１０２  矢印
２１１０  デバイスレイアウト
２１２０  デバイスレイアウト
２１３０  デバイスレイアウト
２１３２  六角形デバイスセル
２１４０  デバイスレイアウト
２１４２  六角形デバイスセル
２１５０  デバイスレイアウト
２１５２  六角形デバイスセル
２１６０  デバイスレイアウト
２１６２  シールド領域
２１６２Ａ  シールド領域
２１６２Ｂ  シールド領域
２１６２Ｃ  シールド領域
２１６２Ｄ  シールド領域
２１６２Ｅ  シールド領域
２１６２Ｆ  シールド領域
２１７０  デバイスレイアウト
２１８０  デバイスレイアウト
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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