(57)【要約】  メモリ開口部は、基板の上に提供された絶縁層と犠牲材料層との交互積層体を通して形成され得る。環状エッチストップ材料部分は、メモリ開口部の周りの犠牲材料層の各レベルに提供される。環状エッチストップ材料部分は、犠牲材料層の表面部分を誘電体材料部分に変換することにより、またはメモリ開口部の周りの犠牲材料層を陥凹させ、かつメモリ開口部の周りの窪みを充填することにより形成され得る。メモリ積層体構造の形成後、犠牲材料層は裏面から除去される。環状エッチストップ材料部分は、少なくとも部分的に変換されて、電荷トラップ材料部分を形成する。メモリ積層体構造の周りで電荷トラップ材料部分を互いに垂直方向に隔離することにより、異なるワードラインレベルに位置する電荷トラップ材料部分間の漏れが最小限に抑えられる。
2019510362.tif 000002
【特許請求の範囲】
【請求項１】
３次元メモリデバイスであって、
基板の上に位置する絶縁層と導電層の交互積層体と、
前記交互積層体を通して延びるとともに、組成変調電荷蓄積層、トンネル誘電体および垂直半導体チャネルを含むメモリ積層体構造と、を含み、
前記組成変調電荷蓄積層は、窒化ケイ素部分と酸窒化ケイ素部分の垂直交互積層体を含む、３次元メモリデバイス。
【請求項２】
前記組成変調電荷蓄積層の各窒化ケイ素部分は、前記導電層の最も下のレベルから前記導電層の最も上のレベルまで延びる連続的な窒化ケイ素層の垂直部分である、請求項１に記載の３次元メモリデバイス。
【請求項３】
前記連続的な窒化ケイ素層の水平部分は、前記組成変調電荷蓄積層の前記窒化ケイ素部分よりも小さい厚さを有する、請求項２に記載の３次元メモリデバイス。
【請求項４】
前記連続的な窒化ケイ素層と各々の前記導電層との間に位置する少なくとも１つの裏面閉塞誘電体層をさらに含む、請求項２に記載の３次元メモリデバイス。
【請求項５】
前記少なくとも１つの裏面閉塞誘電体層は、連続的な酸化ケイ素層と連続的な誘電性金属酸化物層の積層体を含む、請求項４に記載の３次元メモリデバイス。
【請求項６】
前記絶縁層は、酸化ケイ素を含み、
前記連続的な窒化ケイ素層の水平部分と前記絶縁層の間の各水平界面領域は、垂直窒素濃度勾配を有する、請求項２に記載の３次元メモリデバイス。
【請求項７】
前記基板内の別の単結晶半導体材料にエピタキシャルに整列される単結晶半導体材料を含むエピタキシャルチャネル部分をさらに含み、
前記連続的な窒化ケイ素層の一部分は、前記エピタキシャル部分の側壁に接触する、請求項２に記載の３次元メモリデバイス。
【請求項８】
前記トンネル誘電体は、前記酸窒化ケイ素部分の実質的に垂直な内側壁と、前記窒化ケイ素部分の内側壁に接触する、請求項１に記載の３次元メモリデバイス。
【請求項９】
前記酸窒化ケイ素部分は、前記窒化ケイ素部分によって互いに垂直方向に離間されるとともに前記絶縁層の各レベルに位置する離散構造である、請求項１に記載の３次元メモリデバイス。
【請求項１０】
各酸窒化ケイ素部分を側方で取り囲むとともに、各絶縁層によって側方で取り囲まれる環状酸化ケイ素部分をさらに含む、請求項９に記載の３次元メモリデバイス。
【請求項１１】
前記窒化ケイ素部分は、前記導電層の各レベルに位置し、
前記酸窒化ケイ素部分は、前記絶縁層の各レベルに位置する、請求項１に記載の３次元メモリデバイス。
【請求項１２】
前記酸化ケイ素部分の内側壁は、前記酸窒化ケイ素部分の内側壁と垂直方向に一致する、請求項１に記載の３次元メモリデバイス。
【請求項１３】
前記酸窒化ケイ素部分のうちの少なくとも１つの最も下の酸窒化ケイ素部分は、前記垂直半導体チャネルの外側壁に接触し、
前記少なくとも１つの最も下の酸窒化ケイ素部分を除く全ての酸窒化ケイ素部分は、前記トンネル誘電体によって前記垂直半導体チャネルから側方で離間されている、請求項１に記載の３次元メモリデバイス。
【請求項１４】
前記モノリシック３次元メモリ構造は、モノリシック３次元ＮＡＮＤメモリデバイスを含み、
前記導電層は、前記モノリシック３次元ＮＡＮＤメモリデバイスのそれぞれのワードラインを含むか、またはそれに電気的に接続され、
前記基板は、シリコン基板を含み、
前記モノリシック３次元ＮＡＮＤメモリデバイスは、前記シリコン基板上にモノリシック３次元ＮＡＮＤストリングのアレイを含み、
モノリシック３次元ＮＡＮＤストリングの前記アレイの第１デバイスレベルでの少なくとも１つのメモリセルは、モノリシック３次元ＮＡＮＤストリングの前記アレイの第２デバイスレベルでの別のメモリセルの上に位置し、
前記シリコン基板は、集積回路であって、その上に位置する前記メモリデバイスのためのドライバ回路を含む集積回路を有し、
モノリシック３次元ＮＡＮＤストリングの前記アレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルのそれぞれの少なくとも１つの端部が前記基板の上面に実質的に垂直に延びる複数の半導体チャネルと、
複数の電荷蓄積要素であって、各電荷蓄積要素が前記複数の半導体チャネルのそれぞれの１つに隣接して位置する複数の電荷蓄積要素と、
前記基板の前記上面に実質的に平行に延びるストリップ形状を有する複数の制御ゲート電極と、を備えており、
前記複数の制御ゲート電極は、少なくとも、前記第１デバイスレベルに位置する第１制御ゲート電極と、前記第２デバイスレベルに位置する第２制御ゲート電極と、を含む、請求項１に記載の３次元メモリデバイス。
【請求項１５】
デバイス構造を形成する方法であって、
基板の上に絶縁層とスペーサ材料層の交互積層体を形成することと、
前記交互積層体を通して延びるとともに、酸素含有誘電性ケイ素化合物層、トンネル誘電体および垂直半導体チャネルを含むインプロセスメモリ積層体構造を形成ことと、
前記スペーサ材料層のレベルでの前記酸素含有誘電性ケイ素化合物層の部分を、メモリデバイスの電荷蓄積要素である窒化ケイ素部分に変換することと、
を含む方法。
【請求項１６】
前記交互積層体を通して裏面トレンチを形成することと、
前記絶縁層に対して選択的に前記スペーサ材料層を除去することによって裏面凹部を形成することと、
前記酸素含有誘電性ケイ素化合物層の前記部分を前記窒化ケイ素部分に変換する前に、前記裏面凹部の各レベルで前記酸素含有誘電性ケイ素化合物層の外側壁を物理的に露出させることと、
をさらに含む、請求項１５に記載の方法。
【請求項１７】
前記インプロセスメモリ積層体構造は、前記酸素含有誘電性ケイ素化合物層を側方で取り囲む酸化ケイ素層をさらに含み、
前記絶縁層は、酸化ケイ素材料を含み、
前記スペーサ材料層の除去は、前記酸化ケイ素層に対して選択的に行われる、請求項１６に記載の方法。
【請求項１８】
前記スペーサ材料層は、窒化ケイ素を含み、
前記スペーサ材料層の除去後であるとともに前記酸素含有誘電性ケイ素化合物層の前記部分を前記窒化ケイ素部分に変換する前に、前記裏面凹部の各レベルで前記酸化ケイ素層の部分を除去すること、をさらに含む、請求項１７に記載の方法。
【請求項１９】
前記絶縁層の物理的に露出された表面部分と、前記酸素含有誘電性ケイ素化合物層の前記部分を連続的な窒化ケイ素材料部分に同時に変換することにより、連続的な窒化ケイ素層を形成こと、をさらに含み、
前記連続的な窒化ケイ素材料部分は、前記交互積層体内の最も下の絶縁層から最も上の絶縁層まで延びる、請求項１６に記載の方法。
【請求項２０】
前記酸素含有誘電性ケイ素化合物層の前記部分を前記窒化ケイ素部分に変換した後、前記裏面凹部の未充填体積内に導電層を形成すること、をさらに含む、請求項１６に記載の方法。
【請求項２１】
前記連続的な窒化ケイ素層上に少なくとも１つの裏面閉塞誘電体層を形成すること、をさらに含み、
前記導電層は、前記少なくとも１つの裏面閉塞誘電体層の形成後に前記裏面凹部の残った体積内に形成される、請求項２０に記載の方法。
【請求項２２】
前記少なくとも１つの裏面閉塞誘電体層は、連続的な酸化ケイ素層と連続的な誘電性金属酸化物層の積層体を含む、請求項２１に記載の方法。
【請求項２３】
前記交互積層体を通して延びるメモリ開口部を形成することと、
前記メモリ開口部の底部に、エピタキシャルチャネル部分を形成すること、をさらに含み、
前記エピタキシャルチャネル部分は、前記基板内の別の単結晶半導体材料にエピタキシャルに整列される単結晶半導体材料を含み、
インプロセスメモリ積層体構造は、前記メモリ開口部内の前記エピタキシャルチャネル部分の上面に形成される、請求項１５に記載の方法。
【請求項２４】
前記窒化ケイ素部分への前記酸素含有誘電性ケイ素化合物層の前記部分の変換は、熱窒化プロセスおよびプラズマ窒化プロセスから選択されるプロセスによって行われる、請求項１５に記載の方法。
【請求項２５】
前記酸素含有誘電性ケイ素化合物層は、酸窒化ケイ素層を含む、請求項１５に記載の方法。
【請求項２６】
前記酸素含有誘電性ケイ素化合物層は、酸化ケイ素層を含む、請求項１５に記載の方法。
【請求項２７】
前記デバイス構造は、モノリシック３次元ＮＡＮＤメモリデバイスを含み、
前記スペーサ材料層は、導電層で置換され、
前記導電層は、前記モノリシック３次元ＮＡＮＤメモリデバイスのそれぞれのワードラインを含むか、またはそれに電気的に接続され、
前記基板は、シリコン基板を含み、
前記モノリシック３次元ＮＡＮＤメモリデバイスは、前記シリコン基板の上にモノリシック３次元ＮＡＮＤストリングのアレイを含み、
モノリシック３次元ＮＡＮＤストリングの前記アレイの第１デバイスレベルでの少なくとも１つのメモリセルは、モノリシック３次元ＮＡＮＤストリングの前記アレイの第２デバイスレベルでの別のメモリセルの上に位置し、
前記シリコン基板は、集積回路であって、その上に位置する前記メモリデバイスのためのドライバ回路を含む集積回路を有し、
モノリシック３次元ＮＡＮＤストリングの前記アレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルのそれぞれの少なくとも１つの端部が前記基板の上面に実質的に垂直に延びる複数の半導体チャネルと、
複数の電荷蓄積要素であって、各電荷蓄積要素が前記複数の半導体チャネルのそれぞれの１つに隣接して位置する複数の電荷蓄積要素と、
前記基板の前記上面に実質的に平行に延びるストリップ形状を有する複数の制御ゲート電極と、を備えており、
前記複数の制御ゲート電極は、少なくとも、前記第１デバイスレベルに位置する第１制御ゲート電極と、前記第２デバイスレベルに位置する第２制御ゲート電極と、を含む、請求項１５に記載の方法。
【請求項２８】
３次元メモリデバイスであって、
基板の上に位置する絶縁層と導電層の交互積層体と、
前記交互積層体を通して延びるとともに、外側壁の第１部分が前記絶縁層の近位側壁に接触するトンネル誘電体層と垂直半導体チャネルとを含むメモリ積層体構造と、
前記導電層の各レベルに位置し、ケイ素および窒素を含む誘電体化合物を含むとともに、前記トンネル誘電体層の前記外側壁の第２部分に接触する電荷トラップ材料部分と、
を含む３次元メモリデバイス。
【請求項２９】
前記電荷トラップ材料部分は、前記交互積層体を通して延びており、前記交互積層体内で導電層と絶縁層の垂直方向に隣接する各対間に位置する水平部分を含んでいるとともに、前記絶縁層の各遠位側壁に接触する追加の垂直部分を含む連続的な電荷トラップ材料層の垂直部分である、請求項２８に記載の３次元メモリデバイス。
【請求項３０】
前記連続的な電荷トラップ材料層は、連続的な酸窒化ケイ素層を含む、請求項２９に記載の３次元メモリデバイス。
【請求項３１】
前記トンネル誘電体層は、少なくとも１つの酸化ケイ素部分と、窒化ケイ素層と、前記垂直半導体チャネルに接触する酸化ケイ素層と、を有するＯＮＯ積層体を含む、請求項３０に記載の３次元メモリデバイス。
【請求項３２】
前記少なくとも１つの酸化ケイ素部分は、前記トンネル誘電体層の前記外側壁を含むとともに、前記交互積層体内の複数の層を通して連続的に延びる連続的な酸化ケイ素層を含む、請求項３１に記載の３次元メモリデバイス。
【請求項３３】
前記少なくとも１つの酸化ケイ素部分は、前記トンネル誘電体層の前記外側壁の前記第２部分を含む複数の離散した酸化ケイ素部分を有し、前記導電層の各レベルに位置するとともに、垂直方向に前記絶縁層のレベルまで延びていない、請求項３１に記載の３次元メモリデバイス。
【請求項３４】
前記ＯＮＯ積層体内の前記窒化ケイ素層の外側壁は、前記トンネル誘電体層の前記外側壁の前記第１部分を含み、
前記ＯＮＯ積層体内の前記窒化ケイ素層は、前記複数の離散した酸化ケイ素部分の内側壁に接触する、請求項３３に記載の３次元メモリデバイス。
【請求項３５】
前記電荷トラップ材料部分は、第１酸窒化ケイ素材料を含み、
前記連続的な酸窒化ケイ素層の水平部分は、前記第１酸窒化ケイ素材料よりも低い平均窒素濃度を有する第２酸窒化ケイ素を含む、請求項３０に記載の３次元メモリデバイス。
【請求項３６】
前記電荷トラップ材料部分は、前記導電層の各レベルに位置するとともに垂直方向に前記絶縁層のレベルまで延びていない離散した窒化ケイ素部分を含む、請求項２８に記載の３次元メモリデバイス。
【請求項３７】
互いに垂直方向に離間されている酸窒化ケイ素層をさらに含み、
前記酸窒化ケイ素層の部分集合は、前記窒化ケイ素部分の少なくとも１つに接触するとともに前記トンネル誘電体層に接触する上側水平部分と、前記トンネル誘電体層に接触する下側水平部分と、前記それぞれの絶縁層の遠位側壁に接触する垂直部分と、を含む、請求項３６に記載の３次元メモリデバイス。
【請求項３８】
前記交互積層体を通して延びており、前記電荷トラップ材料部分のそれぞれに接触するとともに、前記交互積層体内において絶縁層と導電層の垂直方向に隣接する各対間に位置する、連続的な裏面閉塞誘電体層をさらに含む、請求項２８に記載の３次元メモリデバイス。
【請求項３９】
前記交互積層体は、テラス領域を含み、
前記テラス領域内において、前記交互積層体内の最も上の導電層以外の各導電層は、前記交互積層体内における任意の上に重なる導電層よりも遠くまで側方に延びており、
前記テラス領域は、前記交互積層体内の最下層から前記交互積層体内の最上層まで連続的に延びる前記交互積層体の階段状表面を含む、請求項２８に記載の３次元メモリデバイス。
【請求項４０】
前記３次元メモリデバイスは、モノリシック３次元ＮＡＮＤメモリデバイスを含み、
前記導電層は、前記モノリシック３次元ＮＡＮＤメモリデバイスのそれぞれのワードラインを含むか、またはそれに電気的に接続され、
前記基板は、シリコン基板を含み、
前記モノリシック３次元ＮＡＮＤメモリデバイスは、前記シリコン基板の上にモノリシック３次元ＮＡＮＤストリングのアレイを含み、
モノリシック３次元ＮＡＮＤストリングの前記アレイの第１デバイスレベルでの少なくとも１つのメモリセルは、モノリシック３次元ＮＡＮＤストリングの前記アレイの第２デバイスレベルでの別のメモリセルの上に位置し、
前記シリコン基板は、集積回路であって、その上に位置する前記メモリデバイスのためのドライバ回路を含む集積回路を含み、
前記導電層は、前記基板の前記上面に実質的に平行に延びるストリップ形状を有する複数の制御ゲート電極を含み、
前記複数の制御ゲート電極は、少なくとも、前記第１デバイスレベルに位置する第１制御ゲート電極と、前記第２デバイスレベルに位置する第２制御ゲート電極と、を含み、
モノリシック３次元ＮＡＮＤストリングの前記アレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルのそれぞれの少なくとも１つの端部が前記基板の上面に実質的に垂直に延びる複数の半導体チャネルと、
複数の電荷蓄積要素であって、各電荷蓄積要素が前記複数の半導体チャネルのそれぞれ１つに隣接して位置する複数の電荷蓄積要素と、を含む、請求項２８に記載の３次元メモリデバイス。
【請求項４１】
３次元メモリデバイスを形成する方法であって、
基板の上に絶縁層と犠牲材料層との交互積層体を形成することと、
前記交互積層体を通してメモリ開口部を形成することと、
前記メモリ開口部にシリコン含有材料を形成することと、
前記メモリ開口部内の前記シリコン含有材料の上に、トンネル誘電体層の少なくとも１つのトンネル誘電体副層と垂直半導体チャネルとを含むメモリ積層体構造を形成することと、
前記シリコン含有材料に対して選択的に前記犠牲材料層を除去することによって裏面凹部を形成することと、
前記裏面凹部を通して、窒化プロセスによって、前記シリコン含有材料をケイ素および窒素を含む誘電体化合物を含む電荷トラップ材料部分に少なくとも部分的に変換することと、
前記裏面凹部内に導電層を形成することと、を含む方法。
【請求項４２】
前記シリコン含有材料を形成することは、前記メモリ開口部の周りの前記犠牲材料層の各レベルにケイ素を含有する環状エッチストップ材料部分を形成することを含み、
前記トンネル誘電体層は、前記電荷トラップ材料部分のそれぞれに接触する少なくとも１つのトンネル誘電体部分をさらに含む、請求項４１に記載の方法。
【請求項４３】
前記窒化プロセスは、前記絶縁層および前記環状エッチストップ材料部分の物理的に露出された表面を窒化することにより、連続的な電荷トラップ材料層を形成する、請求項４２に記載の方法。
【請求項４４】
前記犠牲材料層は、窒化ケイ素層を含み、
前記環状エッチストップ材料部分は、前記メモリ開口部内に露出される前記窒化ケイ素層の内側部分を酸化して酸化ケイ素または酸窒化ケイ素部分にすることによって形成される、請求項４２に記載の方法。
【請求項４５】
前記窒化プロセスは、各環状エッチストップ材料部分の全体を前記電荷トラップ材料部分に変換する、請求項４４に記載の方法。
【請求項４６】
前記窒化プロセスは、各環状エッチストップ材料部分の外側領域を前記電荷トラップ材料部分に変換し、
前記環状エッチストップ材料部分の残った各内側領域は、前記少なくとも１つのトンネル誘電体副層に接触する外側トンネル誘電体部分を構成し、
前記少なくとも１つのトンネル誘電体副層と前記外側トンネル誘電体部分は、集合的に前記トンネル誘電体層を構成する、請求項４４に記載の方法。
【請求項４７】
前記少なくとも１つのトンネル誘電体副層内の各層は、少なくとも前記メモリ開口部内へのそれぞれの材料の堆積により、前記メモリ開口部内の体積全体内に形成される、請求項４４に記載の方法。
【請求項４８】
前記少なくとも１つのトンネル誘電体副層は、
前記絶縁層の内側部分および前記環状エッチストップ材料部分の窒化によって形成された窒化ケイ素副層と、
酸化ケイ素材料の堆積および前記窒化ケイ素層の内面領域の酸化から選択されるプロセスによって形成される酸化ケイ素副層と、
を含む、請求項４４に記載の方法。
【請求項４９】
前記窒化プロセスは、
前記環状エッチストップ材料部分の窒化により離散した窒化ケイ素部分と、
互いに垂直方向に離間されている酸窒化ケイ素層と、を形成し、
前記酸窒化ケイ素層の部分集合は、前記窒化ケイ素部分の少なくとも１つに接触するとともに、前記トンネル誘電体層に接触する上側水平部分と、前記トンネル誘電体層に接触する下側水平部分と、それぞれの絶縁層の遠位側壁に接触する垂直部分と、を含む、請求項４２に記載の方法。
【請求項５０】
前記メモリ開口部の周りの前記犠牲材料層を前記絶縁層の近位側壁に対して側方に陥凹させることにより、前記メモリ開口部の周りに側方の窪みを形成することと、
前記側方の窪みにシリコン含有半導体材料を堆積させることと、を含み、
前記環状エッチストップ材料部分は、前記シリコン含有半導体材料の離散部分である、請求項４２に記載の方法。
【請求項５１】
連続的な裏面閉塞誘電体層を前記裏面凹部内に形成することをさらに含み、
前記導電層は、前記連続的な裏面閉塞誘電体層に形成される、請求項４２に記載の方法。
【請求項５２】
前記交互積層体をパターン形成することによってテラス領域を形成することをさらに含み、
前記交互積層体内の最も上の犠牲材料層以外の各犠牲材料層は、前記交互積層体内における任意の上に重なる犠牲材料層よりも遠くまで側方に延びており、
前記テラス領域は、前記交互積層体内の最下層から前記交互積層体内の最上層まで連続的に延びる前記交互積層体の階段状表面を含む、請求項４１に記載の方法。
【請求項５３】
前記３次元メモリデバイスは、モノリシック３次元ＮＡＮＤメモリデバイスを含み、
前記導電層は、前記モノリシック３次元ＮＡＮＤメモリデバイスのそれぞれのワードラインを含むか、またはそれに電気的に接続され、
前記基板は、シリコン基板を含み、
前記モノリシック３次元ＮＡＮＤメモリデバイスは、前記シリコン基板の上にモノリシック３次元ＮＡＮＤストリングのアレイを含み、
モノリシック３次元ＮＡＮＤストリングの前記アレイの第１デバイスレベルでの少なくとも１つのメモリセルは、モノリシック３次元ＮＡＮＤストリングの前記アレイの第２デバイスレベルでの別のメモリセルの上に位置し、
前記シリコン基板は、集積回路であって、その上に位置する前記メモリデバイスのためのドライバ回路を含む集積回路を含み、
前記導電層は、前記基板の前記上面に実質的に平行に延びるストリップ形状を有する複数の制御ゲート電極を含み、
前記複数の制御ゲート電極は、少なくとも、前記第１デバイスレベルに位置する第１制御ゲート電極と、前記第２デバイスレベルに位置する第２制御ゲート電極を含み、
モノリシック３次元ＮＡＮＤストリングの前記アレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルのそれぞれの少なくとも１つの端部が前記基板の上面に実質的に垂直に延びる複数の半導体チャネルと、
複数の電荷蓄積要素であって、各電荷蓄積要素が前記複数の半導体チャネルのそれぞれの１つに隣接して位置する複数の電荷蓄積要素と、を含む、請求項４１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１６年８月２９日出願の米国特許出願公開第１５／２５０，１８５号明細書の優先権の利益を主張するものである。上記特許出願は、２０１６年３月２５日出願の米国特許出願第６２／３１３，２３４号明細書の優先権の利益を主張する２０１６年５月１９日出願の米国特許出願公開第１５／１５８，９５４号明細書の一部継続出願である。これらの特許出願の内容全体が参照により本明細書に援用される。
【０００２】
本開示は、概して、３次元メモリデバイスの分野に関し、具体的には、垂直ＮＡＮＤストリングなどの３次元メモリデバイスおよびその形成方法に関する。
【背景技術】
【０００３】
１セル当たり１ビットを有する３次元垂直ＮＡＮＤストリングは、Ｔ．Ｅｎｄｏｈらによる“Ｎｏｖｅｌ  Ｕｌｔｒａ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｍｅｍｏｒｙ  Ｗｉｔｈ  Ａ  Ｓｔａｃｋｅｄ−Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ（Ｓ−ＳＧＴ）Ｓｔｒｕｃｔｕｒｅｄ  Ｃｅｌｌ”，ＩＥＤＭ  Ｐｒｏｃ．（２００１）３３−３６という名称の論文に開示されている。
【発明の概要】
【課題を解決するための手段】
【０００４】
本開示の一態様によれば、３次元メモリデバイスであって、基板の上に位置する絶縁層と導電層との交互積層体と、交互積層体を通して延び、かつトンネル誘電体層および垂直半導体チャネルを含むメモリ積層体構造であって、トンネル誘電体層の外側壁の第１部分は、絶縁層の近位側壁に接触する、メモリ積層体構造と、導電性層の各レベルに位置し、ケイ素および窒素を含む誘電体化合物を含み、かつトンネル誘電体層の外側壁の第２部分に接触する電荷トラップ材料部分を含む３次元メモリデバイスが提供される。
【０００５】
本開示の別の態様によれば、３次元メモリデバイスを形成する方法が提供される。絶縁層と犠牲材料層との交互積層体は、基板の上に形成される。メモリ開口部は、交互積層体を通して形成される。環状エッチストップ材料部分は、メモリ開口部の周りの犠牲材料層の各レベルに形成される。少なくとも１つのトンネル誘電体副層および垂直半導体チャネルを含むメモリ積層体構造は、メモリ開口部内に形成される。裏面凹部は、環状エッチストップ材料部分に対して選択的に犠牲材料層を除去することによって形成される。環状エッチストップ材料部分は、窒化プロセスにより、ケイ素および窒素を含む誘電体化合物を含む電荷トラップ材料部分に少なくとも部分的に変換される。少なくとも１つのトンネル誘電体副層を含むトンネル誘電体層は、電荷トラップ材料部分に接触する。導電層は、裏面凹部内に形成される。
【図面の簡単な説明】
【０００６】
【図１】本開示の第１実施形態による、交互の複数の絶縁層とスペーサ材料層を含む積層体の形成後の第１例示的な構造の垂直断面図である。
【０００７】
【図２】本開示の第１実施形態による、逆階段状の誘電体材料部分と、積層体を通して延びるメモリ開口部を形成した後の第１例示的な構造の垂直断面図である。
【０００８】
【図３Ａ】本開示の第１実施形態による、インプロセスメモリ積層体構造を形成するために使用される様々な処理ステップ中の第１例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図３Ｂ】本開示の第１実施形態による、インプロセスメモリ積層体構造を形成するために使用される様々な処理ステップ中の第１例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図３Ｃ】本開示の第１実施形態による、インプロセスメモリ積層体構造を形成するために使用される様々な処理ステップ中の第１例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図３Ｄ】本開示の第１実施形態による、インプロセスメモリ積層体構造を形成するために使用される様々な処理ステップ中の第１例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図３Ｅ】本開示の第１実施形態による、インプロセスメモリ積層体構造を形成するために使用される様々な処理ステップ中の第１例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図３Ｆ】本開示の第１実施形態による、インプロセスメモリ積層体構造を形成するために使用される様々な処理ステップ中の第１例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図３Ｇ】本開示の第１実施形態による、インプロセスメモリ積層体構造を形成するために使用される様々な処理ステップ中の第１例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図３Ｈ】本開示の第１実施形態による、インプロセスメモリ積層体構造を形成するために使用される様々な処理ステップ中の第１例示的な構造内のメモリ開口部の順次の垂直断面図である。
【０００９】
【図４】本開示の第１実施形態による、メモリ積層体構造の形成後の第１例示的な構造の垂直断面図である。
【００１０】
【図５Ａ】本開示の第１実施形態による、裏面トレンチの形成後の第１例示的な構造の垂直断面図である。
【００１１】
【図５Ｂ】図５Ａの第１例示的な構造の部分透視上面図である。垂直平面Ａ−Ａ’は、図５Ａの垂直断面図の平面である。
【００１２】
【図６】本開示の第１実施形態による、裏面凹部の形成後の第１例示的な構造の垂直断面図である。
【００１３】
【図７Ａ】本開示の第１実施形態による、組成変調電荷蓄積層、裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第１例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図７Ｂ】本開示の第１実施形態による、組成変調電荷蓄積層、裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第１例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図７Ｃ】本開示の第１実施形態による、組成変調電荷蓄積層、裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第１例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図７Ｄ】本開示の第１実施形態による、組成変調電荷蓄積層、裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第１例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図７Ｅ】本開示の第１実施形態による、組成変調電荷蓄積層、裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第１例示的な構造内のメモリ開口部の順次の垂直断面図である。
【００１４】
【図８】本開示の第１実施形態による、導電層の形成後の第１例示的な構造の垂直断面図である。
【００１５】
【図９】本開示の第１実施形態による、裏面トレンチ内から堆積された導電性材料を除去した後の第１例示的な構造の垂直断面図である。
【００１６】
【図１０】本開示の第１実施形態による、絶縁スペーサ、ソース領域、および裏面コンタクトトレンチの形成後の第１例示的な構造の垂直断面図である。
【００１７】
【図１１】本開示の第１実施形態による、追加のコンタクトビア構造の形成後の第１例示的な構造の垂直断面図である。
【００１８】
【図１２Ａ】本開示の第２実施形態による、インプロセスメモリ積層体構造を形成するために使用される様々な処理ステップ中の第２例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１２Ｂ】本開示の第２実施形態による、インプロセスメモリ積層体構造を形成するために使用される様々な処理ステップ中の第２例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１２Ｃ】本開示の第２実施形態による、インプロセスメモリ積層体構造を形成するために使用される様々な処理ステップ中の第２例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１２Ｄ】本開示の第２実施形態による、インプロセスメモリ積層体構造を形成するために使用される様々な処理ステップ中の第２例示的な構造内のメモリ開口部の順次の垂直断面図である。
【００１９】
【図１３Ａ】本開示の第２実施形態による、連続的な電荷トラップ材料層、連続的な裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第２例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１３Ｂ】本開示の第２実施形態による、連続的な電荷トラップ材料層、連続的な裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第２例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１３Ｃ】本開示の第２実施形態による、連続的な電荷トラップ材料層、連続的な裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第２例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１３Ｄ】本開示の第２実施形態による、連続的な電荷トラップ材料層、連続的な裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第２例示的な構造内のメモリ開口部の順次の垂直断面図である。
【００２０】
【図１４Ａ】本開示の第３実施形態による、連続的な電荷トラップ材料層、連続的な裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第３例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１４Ｂ】本開示の第３実施形態による、連続的な電荷トラップ材料層、連続的な裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第３例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１４Ｃ】本開示の第３実施形態による、連続的な電荷トラップ材料層、連続的な裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第３例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１４Ｄ】本開示の第３実施形態による、連続的な電荷トラップ材料層、連続的な裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第３例示的な構造内のメモリ開口部の順次の垂直断面図である。
【００２１】
【図１５Ａ】本開示の第４実施形態による、インプロセスメモリ積層体構造を形成するために使用される様々な処理ステップ中の第４例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１５Ｂ】本開示の第４実施形態による、インプロセスメモリ積層体構造を形成するために使用される様々な処理ステップ中の第４例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１５Ｃ】本開示の第４実施形態による、インプロセスメモリ積層体構造を形成するために使用される様々な処理ステップ中の第４例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１５Ｄ】本開示の第４実施形態による、インプロセスメモリ積層体構造を形成するために使用される様々な処理ステップ中の第４例示的な構造内のメモリ開口部の順次の垂直断面図である。
【００２２】
【図１６Ａ】本開示の第４実施形態による、連続的な電荷トラップ材料層、連続的な裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第４例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１６Ｂ】本開示の第４実施形態による、連続的な電荷トラップ材料層、連続的な裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第４例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１６Ｃ】本開示の第４実施形態による、連続的な電荷トラップ材料層、連続的な裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第４例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１６Ｄ】本開示の第４実施形態による、連続的な電荷トラップ材料層、連続的な裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第４例示的な構造内のメモリ開口部の順次の垂直断面図である。
【００２３】
【図１７Ａ】本開示の第５実施形態による、インプロセスメモリ積層体構造を形成するために使用される様々な処理ステップ中の第５例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１７Ｂ】本開示の第５実施形態による、インプロセスメモリ積層体構造を形成するために使用される様々な処理ステップ中の第５例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１７Ｃ】本開示の第５実施形態による、インプロセスメモリ積層体構造を形成するために使用される様々な処理ステップ中の第５例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１７Ｄ】本開示の第５実施形態による、インプロセスメモリ積層体構造を形成するために使用される様々な処理ステップ中の第５例示的な構造内のメモリ開口部の順次の垂直断面図である。
【００２４】
【図１８Ａ】本開示の第５実施形態による、連続的な電荷トラップ材料層、連続的な裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第５例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１８Ｂ】本開示の第５実施形態による、連続的な電荷トラップ材料層、連続的な裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第５例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１８Ｃ】本開示の第５実施形態による、連続的な電荷トラップ材料層、連続的な裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第５例示的な構造内のメモリ開口部の順次の垂直断面図である。
【図１８Ｄ】本開示の第５実施形態による、連続的な電荷トラップ材料層、連続的な裏面閉塞誘電体層、および導電層を形成するために使用される様々な処理ステップ中の第５例示的な構造内のメモリ開口部の順次の垂直断面図である。
【発明を実施するための形態】
【００２５】
上記したように、本開示は、３次元メモリデバイスおよびその形成方法を対象とし、それらの様々な態様を以下に述べる。本開示の実施形態は、マルチレベルメモリ構造を含む様々な構造を形成するために使用することができ、そのような構造の非限定的な例は、複数のＮＡＮＤメモリストリングを含む３次元モノリシックメモリアレイデバイスなどの半導体デバイスを含む。図面は、縮尺通りに描かれていない。要素の重複がないことが明示的に述べられていない限りまたは明らかに示されていない限り、要素の単一のインスタンスが示される場合に要素の複数のインスタンスが重複され得る。「第１」、「第２」、および「第３」などの序数は、単に類似の要素を識別するために使用され、本開示の明細書および特許請求の範囲にわたって様々な序数が使用され得る。本明細書で使用するとき、第２要素の「上に」位置する第１要素は、第２要素の表面の外側または第２要素の内側に位置することができる。本明細書で使用するとき、第１要素の表面と第２要素の表面との間に物理的接触が存在する場合、第１要素は、第２要素の「上に直接」位置する。
【００２６】
本明細書で使用するとき、「層」とは、厚さを有する領域を含む材料部分を表す。層は、下または上にある構造の全体にわたって広がっていてもよく、下または上にある構造の広がりよりも小さい広がりを有していてもよい。例えば、層は、連続的な構造の上面と底面との間の水平面、または上面および底面での水平面の任意の対間に位置していてよい。層は、水平方向に、垂直方向に、および／またはテーパ面に沿って延び得る。基板は、１層であってよく、１つ以上の層を含んでいてもよく、または上、上方、および／または下に１つ以上の層を有していてもよい。
【００２７】
モノリシック３次元メモリアレイは、介在する基板なく、半導体ウェハなどの単一の基板の上方に複数のメモリレベルが形成されたメモリアレイである。「モノリシック」という用語は、アレイの各レベルの層がアレイのそれぞれ下のレベルの層に直接堆積されることを意味する。対照的に、２次元アレイを別々に形成し、次いでそれらをパッケージ化して非モノリシックメモリデバイスを形成することができる。例えば、非モノリシック積層メモリは、「Ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ  Ｓｔｒｕｃｔｕｒｅ  Ｍｅｍｏｒｙ」という名称の米国特許第５，９１５，１６７号明細書に記載されているように、別々の基板上にメモリレベルを形成し、メモリレベルを垂直に積層することによって構成されている。基板は、ボンディング前に薄層化されるか、またはメモリレベルから除去され得るが、最初に別々の基板の上にメモリレベルが形成されるため、そのようなメモリは真のモノリシック３次元メモリアレイではない。本開示の様々な３次元メモリデバイスは、モノリシック３次元ＮＡＮＤストリングメモリデバイスを含み、本明細書に記載する様々な実施形態を使用して製造することができる。
【００２８】
図１を参照すると、本開示の第１実施形態による第１例示的な構造が示されており、この構造は、例えば、垂直ＮＡＮＤメモリデバイスを含むデバイス構造を製造するために使用され得る。第１例示的な構造は基板（９、１０）を含み、基板（９、１０）は半導体基板であり得る。基板は、基板半導体層９を含むことができ、基板半導体層９は、下にある基板上に位置する層、または下にある基板、例えば単結晶シリコンウェハであり得る。基板半導体層９は、半導体材料層であり、少なくとも１つの元素半導体材料、少なくとも１つのＩＩＩ−Ｖ族化合物半導体材料、少なくとも１つのＩＩ−ＶＩ族化合物半導体材料、少なくとも１つの有機半導体材料、または当技術分野で知られている他の半導体材料を含むことができる。基板は、主表面７を有することができ、主表面７は、例えば基板半導体層９の最上面であり得る。主表面７は半導体表面であり得る。一実施形態では、主表面７は単結晶半導体表面であり得る。半導体材料層１０は、任意選択で、基板半導体層９の主面７上に位置し得る。
【００２９】
本明細書で使用するとき、「半導体材料」は、１．０×１０−６Ｓ／ｃｍ〜１．０×１０５Ｓ／ｃｍの範囲内の導電率を有する材料を表し、電気的ドーパントによる適切なドーピングによって、１．０Ｓ／ｃｍ〜１．０×１０５Ｓ／ｃｍの範囲内の導電率を有するドープ材料を製造することが可能である。本明細書で使用するとき、「電気的ドーパント」は、バンド構造内の価電子帯に正孔を加えるｐ型ドーパント、またはバンド構造内の伝導帯に電子を加えるｎ型ドーパントを表す。本明細書で使用するとき、「導電性材料」は、１．０×１０５Ｓ／ｃｍよりも大きい導電率を有する材料を表す。本明細書で使用するとき、「絶縁材料」または「誘電体材料」は、１．０×１０−６Ｓ／ｃｍ未満の導電率を有する材料を表す。導電率に関する全ての測定は、標準状態で行われる。任意選択で、少なくとも１つのドープされたウェル（明示的に図示せず）を基板半導体層９内に形成することができる。
【００３０】
基板半導体層９の一部には、周辺回路のための少なくとも１つの半導体デバイスを形成することができる。少なくとも１つの半導体デバイスは、例えば電界効果トランジスタを含むことができる。例えば、基板半導体層９の一部をエッチングし、層内に誘電体材料を堆積することにより、少なくとも１つのシャロートレンチアイソレーション構造１２０を形成することができる。ゲート誘電体層、少なくとも１つのゲート導体層、およびゲートキャップ誘電体層を基板半導体層９の上に形成することができ、その後、パターン形成して少なくとも１つのゲート構造（１５０、１７２、１７４、１５８）を形成することができ、各ゲート構造は、ゲート誘電体１５０、少なくとも１つのゲート電極（１７２、１７４）、およびゲートキャップ誘電体を含むことができる。ゲート電極（１７２、１７４）は、第１ゲート電極部１７２と第２ゲート電極部１７４との積層体を含み得る。少なくとも１つのゲートスペーサ１５６は、誘電性ライナを堆積し、異方性エッチングすることにより、少なくとも１つのゲート構造（１５０、１７２、１７４、１５８）の周りに形成することができる。例えば、少なくとも１つのゲート構造（１５０、１７２、１７４、１５８）をマスキング構造として使用して電気的ドーパントを導入することにより、活性領域１３０を基板半導体層９の上部に形成することができる。必要に応じて追加のマスクを使用し得る。活性領域１３０は、電界効果トランジスタのソース領域およびドレイン領域を含むことができる。第１誘電性ライナ１６１および第２誘電性ライナ１６２を任意選択で形成することができる。第１および第２誘電性ライナ（１６１、１６２）は、それぞれ酸化ケイ素層、窒化ケイ素層、および／または誘電性金属酸化物層を含むことができる。本明細書で使用するとき、酸化ケイ素は、二酸化ケイ素と、ケイ素原子ごとに３個以上または１個以下の酸素原子を有する非化学量論的酸化ケイ素を含む。二酸化ケイ素が好ましい。図示の一例では、第１誘電性ライナ１６１は酸化ケイ素層であり、第２誘電性ライナ１６２は窒化ケイ素層であり得る。周辺回路のための少なくとも１つの半導体デバイスは、後に形成されるメモリデバイスのためのドライバ回路を含むことができ、ドライバ回路は、少なくとも１つのＮＡＮＤデバイスを含むことができる。
【００３１】
少なくとも１つの半導体デバイスの上に酸化ケイ素などの誘電体材料を堆積させることができ、その後、平坦化して平坦化誘電体層１７０を形成することができる。一実施形態では、平坦化誘電体層１７０の平坦化された上面は、誘電性ライナ（１６１、１６２）の上面と同一平面内であり得る。その後、平坦化誘電体層１７０および誘電性ライナ（１６１、１６２）を一領域から除去して、基板半導体層９の上面を物理的に露出させることができる。
【００３２】
任意選択の半導体材料層１０は、例えば選択的エピタキシにより、単結晶半導体材料の堆積によって基板半導体層９の上面に形成することができる。堆積された半導体材料は、基板半導体層９の半導体材料と同じまたは異なり得る。堆積された半導体材料は、単結晶シリコンなど、上述した半導体基板層９のために使用することができる任意の材料であり得る。半導体材料層１０の単結晶半導体材料は、基板半導体層９の単結晶構造とエピタキシャルに整列され得る。平坦化誘電体層１７０の上面の上方に位置する堆積された半導体材料の部分は、例えば化学機械平坦化（ＣＭＰ）によって除去することができる。この場合、半導体材料層１０は、平坦化誘電体層１７０の上面と同一平面内にある上面を有することができる。
【００３３】
任意選択で、誘電体パッド層１２は、半導体材料層１０および平坦化誘電体層１７０の上方に形成することができる。誘電体パッド層１２は、例えば酸化ケイ素層であり得る。誘電体パッド層１２の厚さは、３ｎｍ〜３０ｎｍの範囲内であり得るが、より小さいおよびより大きい厚さを使用することもできる。一実施形態では、誘電体パッド層１２は、後に形成されるソース選択ゲート電極のためのゲート誘電体として使用することができるゲート誘電体材料を含むことができる。
【００３４】
交互の複数の第１材料層（絶縁層３２であり得る）と第２材料層（犠牲材料層４２であり得る）の積層体が、例えば誘電体パッド層１２の上面であり得る基板の上面の上に形成される。本明細書で使用するとき、「材料層」は、その全体にわたって材料を含む層を表す。本明細書で使用するとき、交互の複数の第１要素と第２要素とは、第１要素のインスタンス（ｉｎｓｔａｎｃｅ）と第２要素のインスタンスが交互である構造を表す。交互の複数の末端要素ではない第１要素の各インスタンスは、両側で第２要素の２つのインスタンスによって隣接され、交互の複数の要素の末端要素ではない第２要素の各インスタンスは、両側で第１要素の２つのインスタンスによって隣接される。各々の第１要素同士は、同じ厚さを有し得るかまたは異なる厚さを有し得る。各々の第２要素同士は、同じ厚さを有し得るかまたは異なる厚さを有し得る。交互の複数の第１材料層と第２材料層は、第１材料層のインスタンスまたは第２材料層のインスタンスで始まっていてよく、また、第１材料層のインスタンスまたは第２材料層のインスタンスで終わっていてよい。一実施形態では、第１要素のインスタンスと第２要素のインスタンスは、交互の複数の要素内で周期的に繰り返されるユニットを形成することができる。
【００３５】
各第１材料層は、第１材料を含み、各第２材料層は、第１材料と異なる第２材料を含む。一実施形態では、各第１材料層は絶縁層３２であってよく、各第２材料層は犠牲材料層であり得る。この場合、積層体は、交互の複数の絶縁層３２と犠牲材料層４２を含むことができ、絶縁層３２と犠牲材料層４２を含む交互の層のプロトタイプ積層体を構成する。本明細書で使用するとき、「プロトタイプ」構造または「インプロセス」構造は、その中の少なくとも１つの構成要素の形状または組成が後に修正される一時的構造を表す。
【００３６】
本明細書では、交互の複数の層の積層体は、交互積層体（３２、４２）と呼ばれる。一実施形態では、交互積層体（３２、４２）は、第１材料から構成される絶縁層３２と、絶縁層３２の材料と異なる第２材料から構成される犠牲材料層４２を含むことができる。絶縁層３２の第１材料は、少なくとも１つの絶縁材料であり得る。したがって、各絶縁層３２は、絶縁材料層であり得る。絶縁層３２に使用することができる絶縁材料は、限定しないが、酸化ケイ素（ドープまたは非ドープのシリケートガラスを含む）、窒化ケイ素、酸窒化ケイ素、有機ケイ酸塩ガラス（ＯＳＧ）、スピンオン誘電体材料、高誘電率（ｈｉｇｈ−ｋ）誘電体酸化物として一般に知られている誘電性金属酸化物（例えば、酸化アルミニウム、酸化ハフニウムなど）およびそれらのケイ酸塩、誘電性金属酸窒化物およびそれらのケイ酸塩、ならびに有機絶縁材料を含む。一実施形態では、絶縁層３２の第１材料は酸化ケイ素であり得る。
【００３７】
犠牲材料層４２の第２材料は、絶縁層３２の第１材料に対して選択的に除去することができる犠牲材料である。本明細書で使用するとき、除去プロセスが第２材料の除去速度の少なくとも２倍の速度で第１材料を除去する場合、第１材料の除去は第２材料に対して「選択的」である。本明細書では、第２材料の除去速度に対する第１材料の除去速度の比は、第２材料に対する第１材料の除去プロセスの「選択性」と呼ばれる。
【００３８】
犠牲材料層４２は、絶縁材料、半導体材料、または導電性材料を含み得る。犠牲材料層４２の第２材料は、その後、導電性電極で置換することができ、導電性電極は、例えば、垂直ＮＡＮＤデバイスの制御ゲート電極として機能することができる。第２材料の非限定的な例は、窒化ケイ素、非晶質半導体材料（アモルファスシリコンなど）、および多結晶半導体材料（ポリシリコンなど）を含む。一実施形態では、犠牲材料層４２は、窒化ケイ素を含むスペーサ材料層、またはケイ素およびゲルマニウムの少なくとも１つを含む半導体材料であり得る。
【００３９】
一実施形態では、絶縁層３２は酸化ケイ素を含むことができ、犠牲材料層は窒化ケイ素犠牲材料層を含むことができる。絶縁層３２の第１材料は、例えば化学気相成長（ＣＶＤ）によって堆積することができる。例えば、絶縁層３２として酸化ケイ素が使用される場合、ＣＶＤ法のための前駆体材料としてオルトケイ酸テトラエチル（ＴＥＯＳ）を使用することができる。犠牲材料層４２の第２材料は、例えばＣＶＤまたは原子層堆積（ＡＬＤ）によって形成することができる。
【００４０】
犠牲材料層４２は、犠牲材料層４２の置換によって後に形成される導電性材料部分が、後に形成されるモノリシック３次元ＮＡＮＤストリングメモリデバイスの制御ゲート電極などの導電性電極として機能することができるように適切にパターン形成され得る。犠牲材料層４２は、基板の主表面７と実質的に平行に延びるストリップ形状を有する部分を含むことができる。
【００４１】
絶縁層３２および犠牲材料層４２の厚さは、２０ｎｍ〜５０ｎｍの範囲内であり得るが、各絶縁層３２および各犠牲材料層４２に関して、より小さいおよびより大きい厚さを使用することもできる。絶縁層３２と犠牲材料層（例えば、制御ゲート電極または犠牲材料層）４２の対の反復回数は、２〜１０２４、典型的には８〜２５６の範囲内であり得るが、より多い反復回数を使用することもできる。積層体内の上部および下部ゲート電極は、選択ゲート電極として機能し得る。一実施形態では、交互積層体（３２、４２）内の各犠牲材料層４２は、それぞれの犠牲材料層４２内で実質的に不変である均一な厚さを有することができる。
【００４２】
任意選択で、絶縁キャップ層７０を交互積層体（３２、４２）の上に形成することができる。絶縁キャップ層７０は、犠牲材料層４２の材料と異なる誘電体材料を含む。一実施形態では、絶縁キャップ層７０は、上述した絶縁層３２に使用することができる誘電体材料を含むことができる。絶縁キャップ層７０は、各絶縁層３２よりも大きい厚さを有することができる。絶縁キャップ層７０は、例えば、化学気相成長によって堆積させることができる。一実施形態では、絶縁キャップ層７０は酸化ケイ素であり得る。
【００４３】
図２を参照すると、デバイス領域１００と、周辺回路のための少なくとも１つの半導体デバイスを含む周辺領域２００との間に位置するコンタクト領域３００内に階段状キャビティを形成することができる。階段状キャビティは、階段状キャビティの水平断面形状が基板（９、１０）の上面からの垂直距離の関数として階段状に変化するように、様々な階段状表面を有することができる。一実施形態では、処理ステップの組を反復して実施することによって階段状キャビティを形成することができる。処理ステップの組は、例えば、キャビティの深さを１レベルまたは数レベルだけ垂直方向に増加させる第１タイプのエッチングプロセスと、第１タイプの後続のエッチングプロセスで垂直方向にエッチングされるように領域を側方に広げる第２タイプのエッチングプロセスを含むことができる。本明細書で使用するとき、交互の複数を含む構造の「レベル」は、構造内の第１材料層と第２材料層との対の相対位置として定義される。
【００４４】
階段状キャビティの形成後、交互積層体（３２、４２）の周辺部分は、階段状キャビティの形成後に階段状表面を有することができる。本明細書で使用するとき、「階段状表面」は、少なくとも２つの水平面と少なくとも２つの垂直面を含む表面の組を表し、各水平面が、水平面の第１縁部から上方に延びる第１垂直面に隣接され、水平面の第２縁部から下方に延びる第２垂直面に隣接される。「階段状キャビティ」とは、階段状表面を有するキャビティを表す。
【００４５】
交互積層体（３２、４２）をパターン形成することによってテラス領域が形成される。交互積層体（３２、４２）内の最も上の犠牲材料層４２以外の各犠牲材料層４２は、交互積層体（３２、４２）内における任意の上に重なる犠牲材料層４２よりも遠くまで側方に延びている。テラス領域は、交互積層体（３２、４２）内の最下層から交互積層体（３２、４２）内の最上層まで連続的に延びる交互積層体（３２、４２）の階段状表面を含む。
【００４６】
逆階段状の誘電体材料部分６５（すなわち絶縁充填材料部分）は、階段状キャビティ内への誘電体材料の堆積によって階段状キャビティ内に形成することができる。酸化ケイ素などの誘電体材料を階段状キャビティ内に堆積することができる。堆積された誘電体材料の余剰部分は、例えば化学機械平坦化（ＣＭＰ）により、絶縁キャップ層７０の上面の上方から除去することができる。階段状キャビティを充填する堆積された誘電体材料の残った部分は、逆階段状の誘電体材料部分６５を構成する。本明細書で使用するとき、「逆階段状の」要素は、階段状表面と、その要素が存在する基板の上面からの垂直距離の関数として単調増加する水平断面積を有する要素を表す。逆階段状の誘電体材料部分６５のために酸化ケイ素が使用される場合、逆階段状の誘電体材料部分６５の酸化ケイ素は、Ｂ、Ｐ、および／またはＦなどのドーパントでドープされていてもよいし、ドープされていなくてもよい。
【００４７】
その後、絶縁キャップ層７０および逆階段状の誘電体材料部分６５の上に少なくとも１つのフォトレジスト層を含むリソグラフィ材料積層体（図示せず）を形成することができ、リソグラフィでパターン形成して開口部を形成することができる。パターン形成されたリソグラフィ材料積層体をエッチングマスクとして使用する少なくとも１回の異方性エッチングにより、絶縁キャップ層７０と交互積層体（３２、４２）の全体を通してリソグラフィ材料積層体でのパターンを転写することができる。パターン形成されたリソグラフィ材料積層体の開口部の下にある交互積層体（３２、４２）の部分がエッチングされて、メモリ開口部４９を形成する。すなわち、交互積層体（３２、４２）を通るパターン形成されたリソグラフィ材料積層体のパターンの転写は、交互積層体（３２、４２）を通して延びるメモリ開口部４９を形成する。交互積層体（３２、４２）の材料を通してエッチングするために使用される異方性エッチングプロセスの化学反応を交互に行って、交互積層体（３２、４２）での第１および第２材料のエッチングを最適化することができる。異方性エッチングは、例えば、一連の反応性イオンエッチングであり得る。メモリ開口部４９の側壁は、実質的に垂直であってよく、またはテーパ付きであり得る。その後、パターン形成されたリソグラフィ材料積層体は、例えばアッシングによって除去することができる。
【００４８】
メモリ開口部４９は、メモリ開口部４９が交互積層体（３２、４２）の上面から少なくとも半導体材料層１０の上面まで延びるように誘電体パッド層１２を通して形成される。一実施形態では、半導体材料層１０の上面が各メモリ開口部４９の底部で物理的に露出された後、任意選択で、半導体材料層１０へのオーバーエッチングを行い得る。オーバーエッチングは、リソグラフィ材料積層体の除去前に行ってもよいし、除去後に行ってもよい。すなわち、半導体材料層１０の凹部表面は、半導体材料層１０の露出上面から凹部深さだけ垂直方向にずれ得る。凹部深さは、例えば１ｎｍ〜５０ｎｍの範囲内であり得るが、より小さいおよびより大きい凹部深さを使用することもできる。オーバーエッチングは任意選択であり、省略可能である。オーバーエッチングが行われない場合、各メモリ開口部４９の底面は、半導体材料層１０の最上面と同一平面内であり得る。各メモリ開口部４９は、基板の最上面に実質的に垂直に延びる側壁（または複数の側壁）を含むことができる。メモリ開口部４９のアレイが形成される領域は、本明細書ではデバイス領域と呼ばれる。基板半導体層９と半導体材料層１０は、集合的に基板（９、１０）を構成し、この基板は半導体基板であり得る。あるいは、半導体材料層１０を省き、メモリ開口部４９を基板半導体層９の上面まで延ばすことができる。
【００４９】
図３Ａを参照すると、図２の例示的なデバイス構造のメモリ開口部４９が示されている。メモリ開口部４９は、絶縁キャップ層７０、交互積層体（３２、４２）、誘電体パッド層１２を通して延び、任意選択で半導体材料層１０の上部内に延びる。半導体材料層１０の上面に対する各メモリ開口部の底面の凹部深さは、０ｎｍ〜３０ｎｍの範囲内であり得るが、より大きい凹部深さを使用することもできる。任意選択で、例えば等方性エッチングによって犠牲材料層４２を側方に部分的に陥凹させて、側方凹部（図示せず）を形成することができる。
【００５０】
図３Ｂを参照すると、例えば選択的エピタキシにより、各メモリ開口部４９の底部に任意選択のエピタキシャルペデスタル１１を形成することができる。各エピタキシャルペデスタル１１は、半導体材料層１０の単結晶半導体材料とエピタキシャルに整列される単結晶半導体材料を含む。一実施形態では、エピタキシャルペデスタル１１は、半導体材料層１０と同じ導電型の電気的ドーパントでドープすることができる。一実施形態では、各エピタキシャルペデスタル１１の上面は、犠牲材料層４２の上面を含む水平面の上方に形成することができる。この場合、後に、エピタキシャルペデスタル１１の上面を含む水平面の下に位置する各犠牲材料層４２をそれぞれの導電性材料層で置換することにより、少なくとも１つのソース選択ゲート電極を形成することができる。エピタキシャルペデスタル１１は、基板（９、１０）に後に形成されるソース領域と、メモリ開口部４９の上部に後に形成されるドレイン領域との間に延びるトランジスタチャネルの一部であり得る。エピタキシャルペデスタル１１の上方のメモリ開口部４９の未充填部分にキャビティ４９’が存在する。一実施形態では、エピタキシャルペデスタル１１は単結晶シリコンを含むことができる。一実施形態では、エピタキシャルペデスタル１１は、エピタキシャルペデスタルが接触する半導体材料層１０の導電型と同じ第１導電型のドーピングを有することができる。半導体材料層１０が存在しない場合、エピタキシャルペデスタル１１を基板半導体層９の上に直接形成することができる。基板半導体層９は、第１導電型のドーピングを有し得る。
【００５１】
図３Ｃを参照すると、エッチストップ層５３、酸素含有誘電性ケイ素化合物層５４、トンネル誘電体層５６、および任意選択の第１半導体チャネル層６０１Ｌを含む層の積層体をメモリ開口部４９内に順次堆積することができる。
【００５２】
エッチストップ層５３は、好ましくは、犠牲材料層４２の材料と異なる材料、および絶縁層３２の材料と同じ材料を含む。例えば、エッチストップ層５３は、化学量論的ＳｉＯ２または非化学量論的酸化ケイ素を含む酸化ケイ素層５３を含み得る。酸化ケイ素層５３は、化学気相成長または原子層堆積などの共形堆積プロセスを使用して堆積することができる。酸化ケイ素層５３の厚さは、１ｎｍ〜４ｎｍ、例えば１．５ｎｍ〜３ｎｍの範囲内であり得るが、より小さいおよびより大きい厚さを使用することもできる。
【００５３】
酸素含有誘電性ケイ素化合物層５４は、酸化ケイ素層５３よりもフッ化水素酸に対するエッチング耐性が高い酸窒化ケイ素材料または酸化ケイ素材料を含む。一実施形態では、酸素含有誘電性ケイ素化合物層５４の厚さは、２ｎｍ〜６ｎｍの範囲内であり得る。本明細書で使用するとき、酸窒化ケイ素は、Ｓｉ（１±δ）Ｏ２（１−ｘ）Ｎ４ｘ／３の材料組成を表し、ここで、δは、０〜０．１の範囲内（両端を含む）であり、ｘは、０．０２よりも大きく、０．９８未満である。一実施形態では、ｘは、０．１〜０．９の範囲内であり得る。別の実施形態では、ｘは、０．２〜０．８の範囲内であり得る。さらに別の実施形態では、ｘは、０．３〜０．７の範囲内であり得る。酸素含有誘電性ケイ素化合物層５４が酸窒化ケイ素層である場合、酸窒化ケイ素層は、共形酸化ケイ素層の堆積、および熱窒化または熱酸化による酸窒化ケイ素材料への酸化ケイ素材料の部分的変換によって形成することができ、共形窒化ケイ素層の堆積、および熱酸化または熱窒化による酸窒化ケイ素材料への窒化ケイ素材料の部分的変換によって形成することができ、ケイ素、酸素、および窒素含有前駆体からの酸窒化ケイ素層の堆積によって形成することができ、または酸化ケイ素層と窒化ケイ素層との交互堆積による酸窒化ケイ素材料の堆積、および実質的に均一な材料組成を有する酸窒化ケイ素層を形成するための酸化ケイ素層と窒化ケイ素層との相互拡散とによって形成することができる。
【００５４】
別の実施形態では、酸化ケイ素層５３は、ドープシリケートガラス（例えば、ホウケイ酸ガラス、リンケイ酸ガラス、またはホウリンケイ酸ガラス）を含むドープ酸化ケイ素層として堆積することができ、酸素含有誘電性ケイ素化合物層５４は、非ドープシリケートガラスとして堆積することができる。あるいは、酸化ケイ素層５３を低密度の酸化ケイ素層として形成することができ、酸素含有誘電性ケイ素化合物層５４を高密度の酸化ケイ素層として形成することができる。あるいは、酸化ケイ素層５３と酸素含有誘電性ケイ素化合物層５４は、異なる堆積法によって形成された酸化ケイ素層であってよく、したがって、層５３および５４は、同じエッチング媒体に露出されたときに異なるエッチング特性を有する。使用可能な酸化ケイ素材料は、限定しないが、ジクロロシラン（ＤＣＳ、Ｈ２ＳｉＣｌ２）ベースの酸化ケイ素、ジシラン（ＤＳ、Ｓｉ２Ｈ６）ベースの酸化ケイ素、ＴＥＯＳを使用した高アスペクト比プロセス（ＨＡＲＰ）非プラズマベースのＣＶＤ、オゾン源ベースの酸化ケイ素、高密度プラズマ（ＨＤＰ）ＣＶＤベースの酸化ケイ素、オルトケイ酸テトラエチル（ＴＥＯＳ）ベースの酸化ケイ素、およびホウケイ酸ガラス（ＢＳＧ）またはホウリンケイ酸ガラス（ＢＰＳＧ）を含む。酸化ケイ素材料の選択的エッチングは、化学的ドライエッチングまたはウェットエッチング技法によって行い得る。選択的ドライエッチング技法で使用するのに適した例示的な酸化ケイ素の組合せを以下の表１に要約し、ウェットエッチング技法で使用するのに適した組合せを以下の表２に要約する。以下の表３には、上述した酸化ケイ素材料の堆積に適したプロセスパラメータ（すなわち、反応器タイプ、温度、圧力、反応ガス、および流量比）を要約する。
【表１】
2019510362.tif 000003
【表２】
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【表３】
2019510362.tif 000005
【００５５】
一実施形態では、犠牲材料層４２と絶縁層３２とは、垂直方向に一致する側壁を有することができ、酸素含有誘電性ケイ素化合物層５４は、単一連続層として形成することができる。本明細書で使用するとき、第１表面と第２表面との両方を含む垂直平面が存在する場合、第１表面は、第２表面と「垂直方向に一致」する。そのような垂直平面は、水平曲率を有していてもよいし有していなくてもよいが、垂直方向に沿っていかなる曲率も含まず、すなわち上下に直線に延びている。別の実施形態では、酸化ケイ素層５３の形成前に、絶縁層３２の側壁に対して犠牲材料層４２を側方に陥凹させることができ、酸素含有誘電性ケイ素化合物層５４は、犠牲材料層４２の各レベルで外側へ側方に突出する単一連続材料として形成することができる。
【００５６】
トンネル誘電体層５６は誘電体材料を含み、それを通して適切な電気ビアス条件下で電荷トンネリングを行うことができる。電荷トンネリングは、形成されるモノリシック３次元ＮＡＮＤストリングメモリデバイスの動作モードに応じて、ホットキャリア注入またはファウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル誘起電荷移動によって行うことができる。トンネル誘電体層５６は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、誘電性金属酸化物（酸化アルミニウムおよび酸化ハフニウムなど）、誘電性金属酸窒化物、誘電性金属ケイ酸塩、それらの合金、および／またはそれらの組合せを含むことができる。一実施形態では、トンネル誘電体層５６は、一般にＯＮＯ積層体として知られている第１酸化ケイ素層、酸窒化ケイ素層、および第２酸化ケイ素層の積層体を含むことができる。一実施形態では、トンネル誘電体層５６は、実質的に炭素を含まない酸化ケイ素層または実質的に炭素を含まない酸窒化ケイ素層を含むことができる。トンネル誘電体層５６の厚さは、２ｎｍ〜２０ｎｍの範囲内であり得るが、より小さいおよびより大きい厚さを使用することもできる。
【００５７】
任意選択の第１半導体チャネル層６０１Ｌは、少なくとも１つの元素半導体材料、少なくとも１つのＩＩＩ−Ｖ族化合物半導体材料、少なくとも１つのＩＩ−ＶＩ族化合物半導体材料、少なくとも１つの有機半導体材料、または当技術分野で知られている他の半導体材料を含む。一実施形態では、第１半導体チャネル層６０１Ｌは、アモルファスシリコンまたはポリシリコンを含む。第１半導体チャネル層６０１Ｌは、低圧化学気相成長（ＬＰＣＶＤ）などの共形堆積法（ｃｏｎｆｏｒｍａｌ  ｄｅｐｏｓｉｔｉｏｎ  ｍｅｔｈｏｄ）によって形成することができる。第１半導体チャネル層６０１Ｌの厚さは、２ｎｍ〜１０ｎｍの範囲内であり得るが、より小さいおよびより大きい厚さを使用することもできる。キャビティ４９’は、堆積材料層（５３、５４、５６、６０１Ｌ）で充填されていない各メモリ開口部４９の体積内に形成される。
【００５８】
図３Ｄを参照すると、任意選択の第１半導体チャネル層６０１Ｌ、トンネル誘電体層５６、酸素含有誘電性ケイ素化合物層５４、酸化ケイ素層５３は、少なくとも１回の異方性エッチングプロセスを使用して順次に異方性エッチングされる。絶縁キャップ層７０の上面の上方に位置する第１半導体チャネル層６０１Ｌ、トンネル誘電体層５６、酸素含有誘電性ケイ素化合物層５４、および酸化ケイ素層５３の部分は、少なくとも１回の異方性エッチングプロセスによって除去することができる。さらに、各キャビティ４９’の底部での第１半導体チャネル層６０１Ｌ、トンネル誘電体層５６、酸素含有誘電性ケイ素化合物層５４、および酸化ケイ素層５３の水平部分を除去して、その残った部分に開口部を形成することができる。第１半導体チャネル層６０１Ｌ、トンネル誘電体層５６、酸素含有誘電性ケイ素化合物層５４、および酸化ケイ素層５３は、それぞれ異方性エッチングプロセスによってエッチングすることができる。
【００５９】
第１半導体チャネル層６０１Ｌの残った各部分は、第１半導体チャネル部分６０１を構成する。酸化ケイ素層５３の残った部分は、酸素含有誘電性ケイ素化合物層５４の外側壁に接触する垂直部分と、エピタキシャルチャネル部分１１（またはエピタキシャルチャネル部分１１が形成されない場合には半導体材料層１０の上面）に接触する環状部分を含む。層５３の残った部分は垂直エッチストップ層を含む。
【００６０】
エピタキシャルチャネル部分１１の表面（またはエピタキシャルチャネル部分１１が使用されない場合には半導体材料層１０の表面）は、第１半導体チャネル部分６０１、トンネル誘電体層５６、酸素含有誘電性ケイ素化合物層５４、および酸化ケイ素層５３を通る開口部の下で物理的に露出させることができる。任意選択で、各キャビティ４９’の底部で物理的に露出された半導体表面を垂直方向に陥凹させ、キャビティ４９’の下の陥凹された半導体表面を、エピタキシャルチャネル部分１１の（またはエピタキシャルチャネル部分１１が使用されない場合には半導体材料層１０の）最上面から凹部距離だけ垂直方向にずらすことができる。トンネル誘電体層５６は、酸素含有誘電性ケイ素化合物層５４上に位置する。メモリ開口部４９内の酸化ケイ素層５３、酸素含有誘電性ケイ素化合物層５４、およびトンネル誘電体層５６の組はメモリ被膜５０を構成し、メモリ被膜５０は、酸化ケイ素層５３およびトンネル誘電体層５６によって周りの材料から絶縁された複数の電荷蓄積領域（酸素含有誘電性ケイ素化合物層５４として具現化される）を含む。一実施形態では、第１半導体チャネル部分６０１、トンネル誘電体層５６、酸素含有誘電性ケイ素化合物層５４、および酸化ケイ素層５３は、垂直方向に一致する側壁を有することができる。
【００６１】
図３Ｅを参照すると、第２半導体チャネル層６０２Ｌは、エピタキシャルチャネル部分１１、またはエピタキシャルチャネル部分１１が省かれる場合には半導体材料層１０の半導体表面に直接堆積することができ、第１半導体チャネル部分６０１にも直接堆積することができる。第２半導体チャネル層６０２Ｌは、少なくとも１つの元素半導体材料、少なくとも１つのＩＩＩ−Ｖ族化合物半導体材料、少なくとも１つのＩＩ−ＶＩ族化合物半導体材料、少なくとも１つの有機半導体材料、または当技術分野で知られている他の半導体材料を含む。一実施形態では、第２半導体チャネル層６０２Ｌは、アモルファスシリコンまたはポリシリコンを含む。第２半導体チャネル層６０２Ｌは、低圧化学気相成長（ＬＰＣＶＤ）などの共形堆積法によって形成することができる。第２半導体チャネル層６０２Ｌの厚さは、２ｎｍ〜１０ｎｍの範囲内であり得るが、より小さいおよびより大きい厚さを使用することもできる。第２半導体チャネル層６０２Ｌは、各メモリ開口部内のキャビティ４９’を部分的に充填してよく、または各メモリ開口部内のキャビティを完全に充填してもよい。
【００６２】
第１半導体チャネル部分６０１および第２半導体チャネル層６０２Ｌの材料は、まとめて半導体チャネル材料と呼ばれる。すなわち、半導体チャネル材料は、第１半導体チャネル部分６０１および第２半導体チャネル層６０２Ｌ内の全ての半導体材料の組である。
【００６３】
図３Ｆを参照すると、各メモリ開口部内のキャビティ４９’が第２半導体チャネル層６０２Ｌによって完全には充填されていない場合、キャビティ４９’内に誘電体コア層６２Ｌを堆積させて、各メモリ開口部内のキャビティ４９’の任意の残った部分を充填することができる。誘電体コア層６２Ｌは、酸化ケイ素または有機ケイ酸塩ガラスなどの誘電体材料を含む。誘電体コア層６２Ｌは、低圧化学気相成長（ＬＰＣＶＤ）などの共形堆積法、またはスピンコーティングなどの自己平坦化堆積法によって堆積することができる。
【００６４】
図３Ｇを参照すると、誘電体コア層６２Ｌの水平部分は、例えば絶縁キャップ層７０の上面の上方からのリセスエッチングによって除去することができる。誘電体コア層６２Ｌの残った各部分は、誘電体コア６２を構成する。さらに、絶縁キャップ層７０の上面の上方に位置する第２半導体チャネル層６０２Ｌの水平部分は、リセスエッチングまたは化学機械平坦化（ＣＭＰ）を使用することができる平坦化プロセスによって除去することができる。メモリ開口部内の第２半導体チャネル層６０２Ｌの残った各部分は、第２半導体チャネル部分６０２を構成する。
【００６５】
第１半導体チャネル部分６０１と第２半導体チャネル部分６０２との隣接する各対は、垂直半導体チャネル６０を集合的に形成することができ、垂直半導体チャネル６０を含む垂直ＮＡＮＤデバイスがオンに切り替えられたとき、垂直半導体チャネル６０を通して電流が流れることができる。トンネル誘電体層５６は、酸素含有誘電性ケイ素化合物層５４によって取り囲まれ、垂直半導体チャネル６０の一部分を側方で取り囲んでいる。酸化ケイ素層５３、酸素含有誘電性ケイ素化合物層５４、およびトンネル誘電体層５６の隣接する各組が集合的にメモリ被膜５０を形成し、メモリ被膜５０は、巨視的な保持時間で電荷を蓄積することができる。本明細書で使用するとき、巨視的な保持時間は、２４時間を超える保持時間など、永久メモリデバイスとしてのメモリデバイスの動作に適した保持時間を表す。
【００６６】
図３Ｈを参照すると、例えば、絶縁キャップ層７０の上面と絶縁キャップ層７０の底面との間の深さまでのリセスエッチングにより、各メモリ開口部内で各誘電体コア６２の上面をさらに陥凹させることができる。ドープされた半導体材料を誘電体コア６２の上方の各陥凹領域内に堆積することによってドレイン領域６３を形成することができる。ドープされた半導体材料は、例えばドープされたポリシリコンであり得る。堆積された半導体材料の過剰部分を、例えば化学機械平坦化（ＣＭＰ）またはリセスエッチングによって絶縁キャップ層７０の上面の上方から除去して、ドレイン領域６３を形成することができる。
【００６７】
メモリ開口部４９内のメモリ被膜５０と垂直半導体チャネル６０との各組合せが、メモリ積層体構造５５を構成する。メモリ積層体構造５５は、後に修正されるインプロセスメモリ積層体構造である。例示的なメモリ積層体構造５５は、図２に示される第１例示的な構造に埋め込むことができる。図４は、図３Ｈの例示的なメモリ積層体構造の複数のインスタンスを組み込む第１例示的な構造を示す。例示的なメモリ積層体構造５５は、それぞれ垂直半導体チャネル６０（例えば、６０１、６０２）、垂直半導体チャネル６０（例えば、６０１、６０２）を側方に取り囲むトンネル誘電体層５６、酸素含有誘電性ケイ素化合物層５４、および酸化ケイ素層５３を含む。第１例示的な構造は、半導体基板の上に（例えば、半導体材料１０の上に）位置する交互の複数の材料層（例えば、犠牲材料層４２）と絶縁層３２を含む積層体（３２、４２）と、積層体（３２、４２）を通して延びるメモリ開口部を含む半導体デバイスを含む。半導体デバイスは、酸化ケイ素層５３をさらに含み、酸化ケイ素層５３は、積層体の最下層（例えば、最も下の犠牲材料層４２）から積層体の最上層（例えば、最も上の犠牲材料層４２）まで垂直方向に延び、メモリ開口部の側壁および半導体基板の水平面に接触する。各メモリ積層体構造５５は、それぞれのメモリ開口部４９内のエピタキシャルチャネル部分１１の上面に形成することができる。
【００６８】
図５Ａおよび５Ｂを参照すると、逆階段状の誘電体材料部分６５を通して、および／または絶縁キャップ層７０を通して、および／または交互積層体（３２、４２）を通して任意選択で少なくとも１つの支持ピラー７Ｐを形成することができる。図５Ｂでの平面Ａ−Ａ’は、図５Ａの概略垂直断面図の平面に対応する。一実施形態では、少なくとも１つの支持ピラー７Ｐをコンタクト領域３００内に形成することができ、コンタクト領域３００は、メモリアレイ領域１００に隣接して位置する。例えば、逆階段状の誘電体材料部分６５を通して、および／または交互積層体（３２、４２）を通して少なくとも基板（９、１０）の上面まで延びる開口部を形成し、この開口部に、犠牲材料層４２を除去するために使用されるエッチング化学物質に耐性のある材料を充填することにより、少なくとも１つの支持ピラー７Ｐを形成することができる。
【００６９】
一実施形態では、少なくとも１つの支持ピラー７Ｐは、ダミーメモリ積層体構造を含み、ダミーメモリ積層体構造は、メモリ積層体構造５５と同時に形成されるメモリ被膜５０、半導体チャネル６０、およびコア誘電体６２を含む。しかし、ダミーメモリ積層体構造７Ｐは、ビット線に電気的に接続されず、ＮＡＮＤストリングとしてではなく支持ピラーとして使用される。別の実施形態では、少なくとも１つの支持ピラー７Ｐは、酸化ケイ素などの絶縁材料および／または酸化アルミニウムなどの誘電性金属酸化物を含むことができる。この実施形態では、少なくとも１つの支持ピラー７Ｐの堆積と同時に絶縁キャップ層７０の上に堆積される誘電体材料の部分が、コンタクトレベル誘電体層７３として絶縁キャップ層７０の上に存在することができる。少なくとも１つの支持ピラー７Ｐおよびコンタクトレベル誘電体層７３は、それぞれ任意選択の構造である。したがって、コンタクトレベル誘電体層７３は、絶縁キャップ層７０および逆階段状の誘電体材料部分６５の上に存在していてもよいし存在していなくてもよい。あるいは、コンタクトレベル誘電体層７３の形成は省略することができ、後に、すなわち裏面コンタクトビア構造の形成後に少なくとも１つのビアレベル誘電体層を形成し得る。
【００７０】
コンタクトレベル誘電体層７３および少なくとも１つの誘電体支持ピラー７Ｐは、一体構造の単一連続構造として、すなわち材料界面を間に介さずに形成することができる。別の実施形態では、少なくとも１つの誘電体支持ピラー７Ｐの堆積と同時に絶縁キャップ層７０の上に堆積される誘電体材料の部分は、例えば化学機械平坦化またはリセスエッチングによって除去することができる。この場合、コンタクトレベル誘電体層７３が存在せず、絶縁性キャップ層７０の上面を物理的に露出させることができる。
【００７１】
代替実施形態では、メモリ積層体構造５５を形成するために使用される処理ステップ中に少なくとも１つの誘電体支持ピラー７Ｐを形成することができる。例えば、メモリ開口部４９の形成と同時に、交互積層体（３２、４２）を通して、および任意選択で逆階段状の誘電体材料部分６５を通してコンタクト領域３００内に支持開口部（図示せず）を形成することができる。支持開口部の下側部分には、メモリ開口部４９内へのエピタキシャルチャネル部分１１の形成と同時に形成される追加のエピタキシャル材料部分を充填することができ、支持開口部の上側部分には、メモリ被膜５０、半導体チャネル６０、誘電体コア６２、およびドレイン領域６３の形成と同時に形成される支持ピラー構造を充填することができる。各支持ピラー構造は、メモリ被膜５０および垂直半導体チャネル６０と同一の層積層体のインスタンスと、誘電体コア６２と同じ材料組成を有する誘電体材料部分のインスタンスと、ドレイン領域６３と同じ材料組成を有するダミードレイン領域を含むことができる。
【００７２】
交互積層体（３２、４２）の上にフォトレジスト層（図示せず）を塗布することができ、フォトレジスト層は、リソグラフィでパターン形成されて、裏面コンタクトビア構造の形成が望まれる各領域に少なくとも１つの細長い開口部を形成する。異方性エッチングを使用して、フォトレジスト層内のパターンを、交互積層体（３２、４２）および／または逆階段状の誘電体材料部分６５を通して転写して、少なくとも基板（９、１０）の上面まで延びる少なくとも１つの裏面コンタクトトレンチ７９を形成することができる。一実施形態では、少なくとも１つの裏面コンタクトトレンチ７９は、ソースコンタクト開口部を含むことができ、ソースコンタクト開口部内にソースコンタクトビア構造を後に形成することができる。
【００７３】
図６および７Ａを参照すると、例えばエッチングプロセスを使用して、絶縁層３２の第１材料に対して犠牲材料層４２の第２材料を選択的にエッチングするエッチャントを少なくとも１つの裏面トレンチ７９に導入することができる。図７Ａは、図６の第１例示的な構造内のメモリ積層体構造５５の周りの領域を示す。裏面凹部４３は、犠牲材料層４２が除去された体積内に形成される。犠牲材料層４２の第２材料の除去は、絶縁層３２の第１材料、少なくとも１つの誘電体支持ピラー７Ｐの材料、逆階段状の誘電体材料部分６５の材料、半導体材料層１０の半導体材料、および各メモリ被膜５０内の酸化ケイ素層５３の材料に対して選択的であり得る。一実施形態では、犠牲材料層４２は窒化ケイ素を含むことができ、絶縁層３２、少なくとも１つの誘電体支持ピラー７Ｐ、および逆階段状の誘電体材料部分６５の材料は、酸化ケイ素および誘電性金属酸化物から選択することができる。別の実施形態では、犠牲材料層４２は、ポリシリコンなどの半導体材料を含むことができ、絶縁層３２、少なくとも１つの誘電体支持ピラー７Ｐ、エッチストップ層５３、および逆階段状の誘電体材料部分６５の材料は、酸化ケイ素、窒化ケイ素、および誘電性金属酸化物から選択することができる。この場合、少なくとも１つの裏面トレンチ７９の最下面が誘電体パッド層１２内に位置するように、すなわち半導体材料層１０の上面の物理的露出を避けるために、少なくとも１つの裏面トレンチ７９の深さを修正することができる。
【００７４】
絶縁層３２およびメモリ被膜５０の酸化ケイ素層５３の第１材料に対して選択的に犠牲材料層４２の第２材料を除去するエッチングプロセスは、ウェットエッチング溶液を使用するウェットエッチングプロセスであってよく、またはエッチャントが蒸気相で少なくとも１つの裏面トレンチ７９に導入される気相（ドライ）エッチングプロセスであり得る。例えば、犠牲材料層４２が窒化ケイ素を含む場合、エッチングプロセスはウェットエッチングプロセスであってよく、第１例示的な構造は、リン酸を含むウェットエッチングタンク内に浸漬され、リン酸は、酸化ケイ素、ケイ素、または当技術分野で使用される様々な他の材料に対して選択的に窒化ケイ素をエッチングする。少なくとも１つの誘電体支持ピラー７Ｐ、逆階段状の誘電体材料部分６５、およびメモリ積層体構造５５が構造支持体を提供し、裏面凹部４３は、犠牲材料層４２が以前に占めていた体積内に存在する。側方エッチングは、エッチストップ層５３で停止される。
【００７５】
各裏面凹部４３は、キャビティの垂直方向の広がりよりも大きい側方寸法を有する側方に延びるキャビティであり得る。すなわち、各裏面凹部４３の側方寸法は、裏面凹部４３の高さよりも大きくすることができる。犠牲材料層４２の第２材料が除去された体積内に複数の裏面凹部４３を形成することができる。メモリ積層体構造５５が形成されるメモリ開口部は、本明細書では、裏面凹部４３と対照的に、表面凹部または表面キャビティと呼ばれる。一実施形態では、メモリデバイス領域１００は、基板（９、１０）の上方に配設された複数のメモリ積層体構造５５および複数のデバイスレベルを有するモノリシック３次元ＮＡＮＤストリングのアレイを含む。この場合、各裏面凹部４３は、モノリシック３次元ＮＡＮＤストリングのアレイのそれぞれのワードラインを受け取るための空間を画定することができる。
【００７６】
複数の裏面凹部４３は、それぞれ基板（９、１０）の上面に実質的に平行に延びることができる。裏面凹部４３は、下にある絶縁層３２の上面および上にある絶縁層３２の底面によって垂直方向に境界を定めることができる。一実施形態では、各裏面凹部４３は、全体にわたって均一な高さを有することができる。任意選択で、裏面閉塞誘電体層を裏面凹部内に形成することができる。
【００７７】
図７Ｂを参照すると、スペーサ材料層、すなわち犠牲材料層４２の除去後、裏面凹部４３の各レベルにおいて、酸素含有誘電性ケイ素化合物層５４に対して選択的に、酸化ケイ素層５３の物理的に露出された部分をエッチングすることができる。例えば、希釈フッ化水素酸を使用するウェットエッチングなどの等方性エッチングを使用して、裏面凹部４３のレベルに位置する酸化ケイ素層５３の部分を除去することができる。一実施形態では、酸素含有誘電性ケイ素化合物層５４内の窒素含有量は、酸化ケイ素層５３内の酸化ケイ素に対して十分なエッチング選択性を提供し、かつ酸素含有誘電性ケイ素化合物層５４の酸素含有誘電性ケイ素化合物材料の任意の実質的なエッチングを防止するレベルであり得る。一実施形態では、酸素含有誘電性ケイ素化合物層５４の組成は、Ｓｉ（１±δ）Ｏ２（１−ｘ）Ｎ４ｘ／３であってよい。ここで、δは、０〜０．１の範囲内（両端を含む）であり、ｘは、０．２よりも大きく１．０未満の範囲である。
【００７８】
側方凹部４３のレベルから酸化ケイ素層５３の部分を除去すると、酸素含有誘電性ケイ素化合物層５４の外側壁は、裏面凹部４３の各レベルで物理的に露出される。絶縁層３２が酸化ケイ素を含む場合、裏面凹部４３のレベルでの酸化ケイ素層５３の部分をエッチング中、絶縁層３２の表面部分を副次的に陥凹させて、各裏面凹部４３の体積を拡大することができる。酸化ケイ素層５３の残りの各部分は、環状酸化ケイ素部分５３’である。環状酸化ケイ素部分５３’は、絶縁層３２の各レベルに位置し得る。一実施形態では、環状酸化ケイ素部分５３’は、それぞれの酸素含有誘電性ケイ素化合物部分５４’を側方で取り囲むことができ、それぞれの絶縁層３２によって側方で取り囲まれることができる。一実施形態では、絶縁層３２は、前駆体としてＴＥＯＳを使用する化学気相成長によって堆積させることができ、環状酸化ケイ素部分５３’よりも高い濃度で炭素を含み、環状酸化ケイ素部分５３’は、原子層堆積を使用してまたは別の化学気相成長プロセスにおいて、より小さい炭素含有量で堆積することができる酸化ケイ素層から誘導される。
【００７９】
図７Ｃを参照すると、絶縁層３２の表面部分と、裏面凹部４３のレベルに位置する酸素含有誘電性ケイ素化合物層５４の部分とから連続的な窒化ケイ素層１５４を形成することができる。具体的には、絶縁層３２の物理的に露出された表面部分と、酸素含有誘電性ケイ素化合物層５４の部分を連続的な窒化ケイ素層１５４に同時に変換することができ、この窒化ケイ素層１５４は、最も下の絶縁層３２から最も上の絶縁層３２まで延びる連続的な窒化ケイ素材料部分である。窒化プロセスにより、絶縁層３２の表面部分および酸素含有誘電性ケイ素化合物層５４の部分を連続的な窒化ケイ素層１５４の窒化ケイ素部分に変換することができる。窒化は、熱窒化プロセスおよびプラズマ窒化プロセスから選択されるプロセスから選択することができる。
【００８０】
一実施形態では、窒化ケイ素層１５４の水平部分２５４は、窒化ケイ素層１５４の垂直部分３５４よりも低い窒素含有量を有し得る。したがって、水平部分２５４は、酸素ドープ窒化ケイ素を含んでよく、垂直部分３５４は、不可避の酸素濃度を有する窒化ケイ素、または水平部分よりも低い酸素含有量を有する酸素ドープ窒化ケイ素を含み得る。この場合、裏面凹部４３のレベルでの酸素含有誘電性ケイ素化合物層５４の垂直部分３５４を窒化ケイ素に変換する速度は、絶縁層３２の表面部分を窒化ケイ素に（例えば、水平部分２５４への、およびトレンチ７９内に露出された絶縁層３２の裏側での追加の垂直部分に）変換する速度よりも高くすることができる。酸素含有誘電性ケイ素化合物層５４から誘導される連続的な窒化ケイ素層１５４の垂直部分３５４の厚さは、絶縁層３２の表面部分から誘導される連続的な窒化ケイ素層１５４の水平部分２５４よりも大きいかまたは実質的に同じであり得る。一実施形態では、連続的な窒化ケイ素層１５４の垂直部分３５４は、１ｎｍ〜１０ｎｍ、例えば２ｎｍ〜６ｎｍの範囲内の厚さを有することができる。裏面凹部４３の上または下にある連続的な窒化ケイ素層１５４の水平部分２５４は、連続的な窒化ケイ素層１５４の垂直部分の厚さの２０％〜８０％の範囲内であり得る。
【００８１】
窒化ケイ素層１５４の垂直部分３５４に変換される酸素含有誘電性ケイ素化合物層５４の部分は、メモリデバイスの電荷蓄積要素である。酸素含有誘電性ケイ素化合物層５４の残った部分は、絶縁層３２のレベルに位置し、垂直方向に互いに離間された酸素含有誘電性ケイ素化合物部分５４’を形成する。裏面凹部４３のレベルでのトンネル誘電体層５６の上の窒化ケイ素層１５４の垂直凹部と、絶縁層３２のレベルに位置する酸素含有誘電性ケイ素化合物部分５４’とが集合的に組成変調電荷蓄積層５４０を構成する。組成変調電荷蓄積層５４０に電荷を保持できる能力は、層内の窒素濃度と共に垂直方向に変調する。したがって、組成変調電荷蓄積層５４０の窒化ケイ素部分（トンネル誘電体層５６に接触する連続的な窒化ケイ素層１５４の垂直部分）は、組成変調電荷蓄積層５４０の酸素含有誘電性ケイ素化合物部分５４’よりも電荷キャリア（電子または正孔など）を捕捉する能力が大きい。
【００８２】
一実施形態では、メモリ積層体構造５５の底部にエピタキシャルチャネル部分１１を提供することができる。エピタキシャルチャネル部分１１は、基板（９、１０）内の別の単結晶半導体材料（例えば、単結晶シリコン）にエピタキシャルに整列される単結晶半導体材料（例えば、単結晶シリコン）を含む。連続的な窒化ケイ素層１５４の一部分は、エピタキシャルチャネル部分１１の側壁に接触することができる。
【００８３】
図７Ｄを参照すると、例えば１つ以上の共形堆積法を使用して、連続的な窒化ケイ素層１５４の上に少なくとも１つの裏面閉塞誘電体層（１５３、１５２）を形成することができる。例えば、連続的な酸化ケイ素層１５３および連続的な誘電性金属酸化物層１５２を、裏面凹部４３内、裏面トレンチ７９の側壁の上、およびコンタクトレベル誘電体層７３の上に順次に形成することができる。連続的な酸化ケイ素層１５３は、１ｎｍ〜６ｎｍの範囲内の厚さを有し得るが、より小さいおよびより大きい厚さを使用することもできる。連続的な誘電性金属酸化物層１５２は、誘電性金属酸化物、例えば酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ランタン（ＬａＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、それらのケイ酸塩、それらの窒素ドープ化合物、それらの合金、またはそれらの積層体を含む。連続的な誘電性金属酸化物層１５２は、１ｎｍ〜６ｎｍの範囲内の厚さを有し得るが、より小さいおよびより大きい厚さを使用することもできる。連続的な窒化ケイ素層１５４と連続的な酸化ケイ素層１５３との層積層体は、集合的に裏面閉塞誘電体層（１５２、１５３）を構成する。
【００８４】
図７Ｅおよび８を参照すると、裏面凹部４３の未充填体積内、少なくとも１つの裏面コンタクトトレンチ７９の側壁の上、およびコンタクトレベル誘電体層７３の上面の上に少なくとも１つの金属材料を堆積させることができる。本明細書で使用するとき、金属材料は、少なくとも１つの金属元素を含む導電性材料を表す。
【００８５】
金属材料は共形堆積法によって堆積することができ、そのような堆積法は、例えば化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）、無電解めっき、電気めっき、またはそれらの組合せであり得る。金属材料は、元素金属、少なくとも２つの元素金属の金属間合金、少なくとも１つの元素金属の導電性窒化物、導電性金属酸化物、導電性ドープ半導体材料、金属ケイ化物などの導電性金属−半導体合金、それらの合金、およびそれらの組合せまたは積層体であり得る。複数の裏面凹部４３に堆積することができる非限定の例示的な金属材料は、タングステン、窒化タングステン、チタン、窒化チタン、タンタル、窒化タンタル、コバルト、およびルテニウムを含む。一実施形態では、金属材料は、タングステンおよび／または金属窒化物などの金属を含むことができる。一実施形態では、複数の裏面凹部４３を充填するための金属材料は、窒化チタン層とタングステン充填材料との組合せであり得る。一実施形態では、金属材料は、化学気相成長によって堆積することができる。
【００８６】
複数の裏面凹部４３に複数の導電層４６を形成することができ、各裏面コンタクトトレンチ７９の側壁上、およびコンタクトレベル誘電体層７３の上に連続的な金属材料層４６Ｌを形成することができる。したがって、各犠牲材料層４２を導電層４６で置換することができる。裏面閉塞誘電体層（１５２、１５３）、連続的な窒化ケイ素層１５４、および連続した金属材料層４６Ｌで充填されていない各裏面コンタクトトレンチ７９の部分に裏面キャビティ７９’が存在する。
【００８７】
図９を参照すると、連続した導電性材料層４６Ｌの堆積された金属材料は、例えば異方性または等方性エッチングにより、各裏面コンタクトトレンチ７９の側壁およびコンタクトレベル誘電体層７３の上方からエッチバックされる。裏面凹部４３内の堆積された金属材料の残った各部分は、導電層４６を構成する。各導電層４６は導電性ライン構造であり得る。したがって、犠牲材料層４２が導電層４６で置換される。
【００８８】
各導電層４６は、同じレベルに位置する複数の制御ゲート電極と、同じレベルに位置する複数の制御ゲート電極を電気的に相互接続する、すなわち、電気的に短絡するワードラインとの組合せとして機能することができる。各導電層４６内の複数の制御ゲート電極は、メモリ積層体構造５５を含む垂直メモリデバイスのための制御ゲート電極である。すなわち、各導電層４６は、複数の垂直メモリデバイスのための共通の制御ゲート電極として機能するワードラインであり得る。
【００８９】
図１０を参照すると、共形絶縁材料層の堆積と、共形絶縁材料層の水平部分を除去する異方性エッチングとにより、絶縁スペーサ７４を形成することができる。ソース領域６１は、絶縁スペーサ７４を通る開口部の下にある半導体材料層１０の表面部分に電気的ドーパントを注入することにより、各キャビティ７９’の底部に形成することができる。各ソース領域６１は、絶縁スペーサ７４を通るそれぞれの開口部の下にある基板（９、１０）の表面部分に形成される。注入プロセス中の注入されたドーパント原子の散在、および後続の活性化アニールプロセス中の注入されたドーパント原子の側方拡散により、各ソース領域６１は絶縁スペーサ７４の底面に接触することができる。
【００９０】
コンタクトビア構造７６を各キャビティ７９’内に形成することができる。各コンタクトビア構造７６は、それぞれのキャビティ７９’を充填することができる。各コンタクトビア構造７６は、それぞれの裏面コンタクトトレンチ７９内に位置する絶縁スペーサ７４の内部に形成することができる。コンタクトビア構造７６は、裏面コンタクトトレンチ７９の残った各未充填体積（すなわちキャビティ７９’）内に少なくとも１つの導電性材料を堆積することによって形成することができる。例えば、少なくとも１つの導電性材料は、導電性ライナ７６Ａおよび導電性充填材料部分７６Ｂを含むことができる。導電性ライナ７６Ａは、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＣ、ＴａＣ、ＷＣ、それらの合金、またはそれらの積層体などの導電性金属ライナを含むことができる。導電性ライナ７６Ａの厚さは３ｎｍ〜３０ｎｍの範囲内であり得るが、より小さいおよびより大きい厚さを使用することもできる。導電性充填材料部分７６Ｂは、金属または金属合金を含むことができる。例えば、導電性充填材料部分７６Ｂは、Ｗ、Ｃｕ、Ａｌ、Ｃｏ、Ｒｕ、Ｎｉ、それらの合金、またはそれらの積層体を含むことができる。あるいは、部分７６Ａおよび７６Ｂは、Ｗなどの金属、およびドープされたポリシリコンを含むことができる。
【００９１】
少なくとも１つの導電性材料は、例えば化学機械平坦化（ＣＭＰ）によって平坦化することができる。裏面コンタクトトレンチ７９内の少なくとも１つの導電性材料の残った連続的な各部分は、裏面コンタクトビア構造７６を構成する。各コンタクトビア構造７６は、ソース領域６１の上面に直接形成することができる。
【００９２】
図１１を参照すると、コンタクトレベル誘電体層７３を通して、および任意選択で逆階段状の誘電体材料部分６５を通して追加のコンタクトビア構造（８８、８６、８Ａ、８Ｇ）を形成することができる。例えば、コンタクトレベル誘電体層７３を通してドレインコンタクトビア構造８８を各ドレイン領域６３上に形成することができる。その後、ビット線（図示せず）が構造８８と電気的に接触して形成される。コンタクトレベル誘電体層７３を通して、および逆階段状の誘電体材料部分６５を通してワードラインコンタクトビア構造８６を導電層４６上に形成することができる。逆階段状の誘電体材料部分６５を通して、周辺ゲートコンタクトビア構造８Ｇおよび周辺アクティブ領域コンタクトビア構造８Ａを周辺デバイスのそれぞれのノード上に直接形成することができる。
【００９３】
本開示の第１例示的な構造は、３次元メモリデバイスを含む。３次元メモリデバイスは、基板（９、１０）の上に位置する絶縁層３２と導電層４６との交互積層体と、交互積層体（３２、４２）を通して延び、かつ組成変調電荷蓄積層５４０、トンネル誘電体層５６、および垂直半導体チャネル６０を含むメモリ積層体構造５５を含むことができる。組成変調電荷蓄積層５４０は、窒化ケイ素部分（すなわち、連続的な窒化ケイ素層１５４の垂直部分）と酸素含有誘電性ケイ素化合物部分５４’の垂直交互積層体を含む。
【００９４】
一実施形態では、組成変調電荷蓄積層５４０の各窒化ケイ素部分は、導電層４６の最も下のレベルから導電層４６の最も上のレベルまで延びる連続的な窒化ケイ素層１５４の垂直部分であり得る。一実施形態では、連続的な窒化ケイ素層の水平部分は、組成変調電荷蓄積層５４０の窒化ケイ素部分よりも小さい厚さを有し得る。
【００９５】
一実施形態では、少なくとも１つの裏面閉塞誘電体層（１５２、１５３）は、連続的な窒化ケイ素層１５４と各導電層４６の間に位置し得る。一実施形態では、少なくとも１つの裏面閉塞誘電体層（１５２、１５３）は、連続的な酸化ケイ素層１５３と連続的な誘電性金属酸化物層１５２の積層体を含むことができる。
【００９６】
一実施形態では、絶縁層３２は酸化ケイ素を含むことができ、および連続的な窒化ケイ素層１５４と絶縁層３２の水平部分間の各水平界面領域は、窒化プロセスによって誘起される垂直窒素濃度勾配を有することができる。これは、絶縁層３２への窒素原子の拡散が確率論的であり、有限の窒素濃度勾配を有する有限厚さ領域を形成するからである。
【００９７】
一実施形態では、トンネル誘電体層５６は、組成変調電荷蓄積層５４０の実質的に垂直な内側壁に接触することができ、組成変調電荷蓄積層５４０は、酸素含有誘電性ケイ素化合物部分５４’の内側壁と、連続的な窒化ケイ素層１５４の窒化ケイ素部分３５４の内側壁を含む。一実施形態では、酸素含有誘電性ケイ素化合物部分５４’は、窒化ケイ素部分３５４によって互いに垂直方向に離間され、かつ絶縁層３２の各レベルに位置する離散構造であり得る。
【００９８】
一実施形態では、窒化ケイ素部分３５４は、導電層４６の各レベルに位置することができ、および酸素含有誘電性ケイ素化合物部分５４’は、絶縁層３２の各レベルに位置することができる。一実施形態では、酸化ケイ素部分５３’の内側壁は、酸素含有誘電性ケイ素化合物部分５４’の内側壁と垂直方向に一致することができる。一実施形態では、酸素含有誘電性ケイ素化合物部分５４’のうちの少なくとも１つの最も下の酸素含有誘電性ケイ素化合物部分５４’は、垂直半導体チャネル６０の外側壁（例えば、第２垂直半導体チャネルの外面）に接触し、および少なくとも１つの最も下の酸素含有誘電性ケイ素化合物部分５４’を除く全ての酸素含有誘電性ケイ素化合物部分５４’は、トンネル誘電体層５６によって垂直半導体チャネル６０から側方に離間され得る。
【００９９】
一実施形態では、本開示のメモリデバイスは、基板（９、１０）の上に位置する垂直ＮＡＮＤデバイスを含むモノリシック３次元メモリデバイスであってよく、導電層４６は、垂直ＮＡＮＤデバイスのそれぞれのワードラインを含み得るか、またはそれに電気的に接続され得る。基板（９、１０）は、シリコン基板を含むことができる。垂直ＮＡＮＤデバイスは、シリコン基板の上に位置するモノリシック３次元ＮＡＮＤストリングのアレイを含むことができる。ＮＡＮＤストリングの３次元アレイの第１デバイスレベルでの少なくとも１つのメモリセルは、ＮＡＮＤストリングの３次元アレイの第２デバイスレベルでの別のメモリセルの上に位置する。シリコン基板は、集積回路であって、その上に位置するメモリデバイスのためのドライバ回路を含む集積回路を含むことができる。
【０１００】
モノリシック３次元ＮＡＮＤストリングのアレイは、複数の半導体チャネル６０（例えば、６０１、６０２）を含むことができる。複数の半導体チャネル６０（例えば、６０１、６０２）のそれぞれの少なくとも１つの端部は、基板（９、１０）の上面に実質的に垂直に延びている。一実施形態では、複数の半導体チャネルは、ソース領域６１とエピタキシャルチャネル部分１１の間の半導体材料層１０の一部である共通の水平半導体チャネル部分と、エピタキシャルチャネル部分１１と、メモリ積層体構造５５の一部である垂直半導体チャネル６０に並列接続で接続することができる。モノリシック３次元ＮＡＮＤストリングのアレイは、複数の電荷蓄積要素（各メモリ積層体構造５５内にある酸素含有誘電性ケイ素化合物層５４の区域として具現化することができる）を含むことができる。各電荷蓄積要素は、複数の半導体チャネルのそれぞれの１つに隣接して、すなわちそれぞれの垂直半導体チャネル６０（例えば、６０１、６０２）に隣接して位置し得る。モノリシック３次元ＮＡＮＤストリングのアレイは、基板（９、１０）の上面に実質的に平行に延びるストリップ形状を有する複数の制御ゲート電極を含むことができる。複数の制御ゲート電極は、少なくとも、第１デバイスレベルに位置する第１制御ゲート電極と、第２デバイスレベルに位置する第２制御ゲート電極を含む。
【０１０１】
組成変調電荷蓄積層５４０は、メモリ開口部４９内に位置する連続的な窒化ケイ素層１５４の垂直部分３５４として具現化される電荷蓄積領域の垂直積層体を含む。連続的な窒化ケイ素層１５４の垂直部分３５４は、プログラミングの際に電荷を蓄積する。電荷蓄積領域の垂直積層体は、トンネル誘電体層５６を側方で取り囲む。連続的な窒化ケイ素層１５４の垂直部分は、酸素含有誘電性ケイ素化合物部分５４’に比べて優れた電荷トラップ特性を提供する。酸素含有誘電性ケイ素化合物部分５４’は、電荷をあまり捕捉しないため、酸素含有誘電性ケイ素化合物部分５４’でのより低い電荷トラップ特性により、連続的な窒化ケイ素層１５４の垂直部分３５４に蓄積された電荷の垂直拡散を低減することができる。すなわち、電荷トラップ材料層の電荷トラップ特性は、導電層４６の各レベル（すなわち各メモリセル内）で高められ、絶縁層３２の各レベルで（すなわちメモリセル間で）抑制される。捕捉された電荷の垂直拡散を抑制または低減することにより、３次元ＮＡＮＤメモリデバイスの電荷保持特性を高めることができる。
【０１０２】
本開示の別の態様によれば、第１例示的な構造のメモリ積層体構造５５、裏面閉塞誘電体層（１５２、１５３）、および連続的な窒化ケイ素層１５４を異なる要素で変更または置換して、追加の例示的な構造を形成することができる。
【０１０３】
図１２Ａを参照すると、図３Ａの処理ステップでの第１例示的な構造から、本開示の第２実施形態による第２例示的な構造を得ることができる。具体的には、図３Ａに示される第１例示的な構造は、酸化プロセスを実施して第２例示的な構造を提供することによって変更することができる。酸化プロセスは、各メモリ開口部４９の周りの犠牲材料層４２の表面部分を変換して、環状エッチストップ材料部分２５３を形成する。酸化プロセスは、インサイチュ蒸気発生（「ＩＳＳＧ」）またはＮ２Ｏプラズマ酸化などの熱酸化プロセスまたはプラズマ酸化プロセスであり得る。一実施形態では、絶縁層３２は酸化ケイ素を含むことができ、犠牲材料層４２は窒化ケイ素を含むことができる。メモリ開口部４９の幾何学的中心軸から半径方向に沿って測定したとき、環状エッチストップ材料部分２５３の厚さは、３ｎｍ〜１０ｎｍ、例えば４ｎｍ〜６ｎｍの範囲内であり得るが、より小さいおよびより大きい厚さを使用することもできる。環状エッチストップ材料部分２５３は、酸素原子の取込みにより、犠牲材料層４２と異なる材料組成を有し、絶縁層３２に対して選択的に犠牲材料層を除去するために使用される後続のエッチングプロセス中にエッチストップ構造として機能する。
【０１０４】
例えば、犠牲材料層４２が窒化ケイ素を含む場合、環状エッチストップ材料部分２５３は、酸窒化ケイ素または酸化ケイ素を含むことができる。一実施形態では、酸化物からなる環状エッチストップ材料部分２５３と窒化物からなる犠牲材料層４２の間に非常に鋭い界面（例えば、１ｎｍ未満の厚さを有する）が位置する。上記したように、酸窒化ケイ素は、Ｓｉ（１±δ）Ｏ２（１−ｘ）Ｎ４ｘ／３の材料組成を表す。ここで、δは、０〜０．１の範囲内（両端を含む）であり、ｘは、０．０２よりも大きく、０．９８未満である。酸化ケイ素は、Ｓｉ（１±δ）Ｏ２（１−ｘ）Ｎ４ｘ／３の材料組成またはそれからのドープ誘導体を表し、ドープ誘導体は、Ｓｉ、ＯおよびＮ以外の原子でドープされ、δは、０〜０．１の範囲内（両端を含む）であり、ｘは、ゼロまたは０．０２以下の正数である。窒化ケイ素は、Ｓｉ（１±δ）Ｏ２（１−ｘ）Ｎ４ｘ／３の材料組成を表す。ここで、δは、０〜０．１の範囲内（両端を含む）であり、ｘは、０．９８〜１の範囲内である。
【０１０５】
一実施形態では、環状エッチストップ材料部分２５３は、Ｓｉ（１±δ）Ｏ２（１−ｘ）Ｎ４ｘ／３の材料組成を有することができる。ここで、ｘは、０〜０．２の範囲内であり得る。別の実施形態では、ｘは、０〜０．１の範囲内であり得る。さらに別の実施形態では、ｘは、０〜０．０２の範囲内であってよく、環状エッチストップ材料部分２５３は、酸化ケイ素を含み得る。さらに別の実施形態では、ｘは、０．０２より大きく０．０５未満であってよく、環状エッチストップ材料部分２５３は、酸窒化ケイ素を含み得る。１±δが１．０よりも大きい場合、酸窒化ケイ素はケイ素富化である。１±δが１．０未満である場合、酸窒化ケイ素はケイ素欠乏である。数δがゼロの場合、酸窒化ケイ素は化学量論的である。数ｘが０．０２を超えない場合、化合物は酸化ケイ素とみなされる。
【０１０６】
環状エッチストップ材料部分２５３は、メモリ開口部の周りの犠牲材料層の各レベルに形成される。本明細書で使用するとき、「環状」要素は、それを通る単一の開口部を含む要素を表す。環状エッチストップ材料部分２５３は、それぞれメモリ開口部４９に物理的に露出された内側壁と、それぞれの犠牲材料層に接触する外側壁と、内側壁の上側周縁および外側壁の上側周縁に隣接する環状上面と、内側壁の下側周縁および外側壁の下側周縁に隣接する環状底面を有することができる。誘電性半導体酸化物プレート２１２は、各メモリ開口部４９の底部での半導体材料層１０の表面部分を変換することにより、酸化プロセス中に副次的に形成することができる。半導体材料層１０がケイ素を含む場合、誘電性半導体酸化物プレート２１２は酸化ケイ素を含むことができる。
【０１０７】
図１２Ｂを参照すると、異方性エッチングプロセスを行って誘電性半導体酸化物プレート２１２を除去することができる。異方性エッチングプロセス中に高い指向性のプラズマを使用することにより、環状エッチストップ材料部分２５３の内側壁への副次的な損傷を最小限に抑えることができる。ハイドロフルオロカーボンガスのプラズマを使用して誘電性半導体酸化物プレート２１２をエッチングすることができる。半導体材料層１０の上面は、誘電性半導体酸化物プレート２１２の除去後、各メモリ開口部４９の底部で物理的に露出させることができる。本明細書で使用するとき、表面が真空、気体環境、またはプラズマ環境と物理的に接触している場合、その表面は「物理的に露出されている」。
【０１０８】
図１２Ｃを参照すると、各メモリ開口部４９の底部にエピタキシャルペデスタル１１を形成するために、任意選択で図３Ｂの処理ステップを行うことができる。エピタキシャルペデスタル１１の上方のメモリ開口部４９の未充填部分にキャビティ４９’が存在する。
【０１０９】
図１２Ｄを参照すると、各メモリ開口部４９の側壁にトンネル誘電体層５５６を堆積することができる。トンネル誘電体層５５６は、少なくとも１つのトンネル誘電体副層（５６２、５６４、５６６）を含む。本明細書で使用するとき、「副層」は、別の層の構成要素である層を表す。一実施形態では、少なくとも１つのトンネル誘電体副層（５６２、５６４、５６６）内の各層は、少なくともメモリ開口部４９内へのそれぞれの材料の堆積により、メモリ開口部４９内の体積全体に形成することができる。一実施形態では、少なくとも１つのトンネル誘電体副層（５６２、５６４、５６６）は、複数のトンネル誘電体副層を含むことができる。
【０１１０】
一実施形態では、トンネル誘電体層５５６は、外側酸化ケイ素層５６２、窒化ケイ素層５６４、および内側酸化ケイ素層５６６を含む層積層体を含むことができ、この層積層体を本明細書では「ＯＮＯ積層体」と呼ぶ。外側酸化ケイ素層５６２および内側酸化ケイ素層５６６は、酸化ケイ素を含む。窒化ケイ素層５６４は窒化ケイ素を含む。すなわち、Ｓｉ（１±η）Ｏ２（１−ｚ）Ｎ４ｚ／３の組成を有する。ここで、ηは、０〜０．１の範囲内（両端を含む）であり、ｚは、０．９８〜１の範囲内である。外側酸化ケイ素層５６２の厚さは１ｎｍ〜３ｎｍの範囲内であってよく、窒化ケイ素層５６４の厚さは２ｎｍ〜５ｎｍの範囲内であってよく、内側酸化ケイ素層５６６の厚さは１ｎｍ〜３ｎｍの範囲内であり得るが、トンネル誘電体層５５６内の各層に関してより小さいおよびより大きい厚さを使用することもできる。
【０１１１】
その後、図３Ｃの処理ステップを使用して、任意選択の第１半導体チャネル層を堆積することができる。異方性エッチングプロセスを行って、任意選択の第１半導体チャネル層およびトンネル誘電体層５５６の水平部分を除去することができる。メモリ開口部４９内の第１半導体チャネル層の残った各部分は、第１半導体チャネル部分６０１を構成する。絶縁キャップ層７０の上方から、および第１半導体チャネル部分６０１を通る開口部の領域内からトンネル誘電体層５５６の水平部分が除去される。エピタキシャルチャネル部分１１の表面（またはエピタキシャルチャネル部分１１が使用されない場合には半導体材料層１０の表面）は、各メモリ開口部４９内の第１半導体チャネル部分６０１およびトンネル誘電体層５５６を通る開口部の下で物理的に露出させることができる。
【０１１２】
図３Ｅ〜３Ｆの処理ステップを順次に行って、各メモリ開口部４９内に第２半導体チャネル部分６０２、誘電体コア６２、およびドレイン領域６３を形成することができる。第１半導体チャネル部分６０１と第２半導体チャネル部分６０２の隣接する各対は、垂直半導体チャネル６０を集合的に形成することができ、垂直半導体チャネル６０を含む垂直ＮＡＮＤデバイスがオンしたとき、垂直半導体チャネル６０を通して電流が流れることができる。垂直半導体チャネル６０、トンネル誘電体層５５６、およびトンネル誘電体層５５６に接触する全ての環状エッチストップ材料部分２５３の組がインプロセスメモリ積層体構造（６０、５５６、２５３）を集合的に構成し、その後、このインプロセスメモリ積層体構造を修正してメモリ積層体構造を形成する。
【０１１３】
その後、図５Ａおよび５Ｂの処理ステップを行って裏面コンタクトトレンチ７９を形成することができる。
【０１１４】
図１３Ａを参照すると、図６の処理ステップを行って裏面凹部４３を形成することができる。具体的には、環状エッチストップ材料部分２５３、絶縁層３２、および半導体材料層１０に対して選択的に犠牲材料層４２を除去することにより、裏面凹部４３が形成される。一実施形態では、犠牲材料層４２は、窒化ケイ素を含むことができ、環状エッチストップ材料部分２５３は、酸化ケイ素または酸窒化ケイ素を含むことができ、犠牲材料層４２は、リン酸を使用するウェットエッチングによって除去することができる。
【０１１５】
図１３Ｂを参照すると、環状エッチストップ材料部分２５３は、窒化プロセスにより、ケイ素および窒素を含む誘電体化合物を含む電荷トラップ材料部分２７４Ｖに少なくとも部分的に変換することができる。窒化プロセスは、絶縁層３２および環状エッチストップ材料部分２５３の物理的に露出された表面の窒化により、連続的な電荷トラップ材料層２７４を形成することができる。連続的な電荷トラップ材料層２７４は、ケイ素および窒素を含む誘電体化合物を含み、最も下の絶縁層３２から最も上の絶縁層３２まで連続的に延びている。
【０１１６】
窒化プロセスは、熱窒化プロセスまたはプラズマ窒化プロセスであり得る。シリコン含有材料の表面部分を酸窒化ケイ素部分または窒化ケイ素部分に変換するために、熱窒化プロセスまたはプラズマ窒化プロセス中にＮＨ３またはＮ２などの窒素含有ガスを使用することができる。例えば、絶縁層３２、絶縁キャップ層７０、およびコンタクトレベル誘電体層７３は酸化ケイ素を含むことができ、半導体材料層１０はケイ素を含むことができ、環状エッチストップ材料部分２５３は酸化ケイ素または酸窒化ケイ素を含むことができる。この場合、連続的な電荷トラップ材料層２７４は、連続的な酸窒化ケイ素層を含むことができる。一実施形態では、半導体窒化物部分３７４は、連続的な電荷トラップ材料層２７４の形成と同時に各裏面コンタクトトレンチ７９の下にある半導体材料層１０の表面部分を窒化することによって形成することができる。ゲート誘電体層１２の一部分は、連続的な電荷トラップ材料層２７４の一部分に変換することができる。
【０１１７】
一実施形態では、各環状エッチストップ材料部分２５３の全体を、窒素濃度の増加範囲内で連続的な電荷トラップ材料層２７４の垂直部分に変換することができるように、窒化プロセスのプロセスパラメータを選択することができる。この場合、連続的な電荷トラップ材料層２７４は、側方凹部４３と絶縁層３２との垂直方向に隣接する各対間に位置する水平部分と、それぞれのトンネル誘電体層５５６に接触する垂直部分と、絶縁層３２の各遠位側壁に接触する追加の垂直部分を含むことができる。本明細書で使用するとき、絶縁層３２の近位側壁は、インプロセスメモリ積層体構造またはメモリ積層体構造に接触するか、またはメモリ開口部４９に物理的に露出された絶縁層３２の側壁を表す。本明細書で使用するとき、絶縁層３２の遠位側壁は、いずれのインプロセスメモリ積層体構造にも接触せず、いずれのメモリ積層体構造にも接触せず、メモリ開口部４９に物理的に露出されていない絶縁層３２の側壁を表す。
【０１１８】
それぞれのトンネル誘電体層５５６に接触する連続的な電荷トラップ材料層２７４の各垂直部分が電荷トラップ材料部分２７４Ｖを構成する。一実施形態では、犠牲材料層４２は窒化ケイ素層を含むことができ、環状エッチストップ材料部分２５３は、（犠牲材料層４２の）窒化ケイ素層の表面部分を、酸化ケイ素および酸窒化ケイ素から選択された材料を含む誘電性酸素含有ケイ素化合物部分に変換することによって形成することができ、窒化プロセスは、各環状エッチストップ材料部分２５３の全体を電荷トラップ材料部分２７４Ｖに変換することができる。
【０１１９】
一実施形態では、環状エッチストップ材料部分２５３は、電荷トラップ材料部分に変換する前に酸窒化ケイ素を含むことができ、絶縁層３２は、連続的な電荷トラップ材料層の形成前に本質的に酸化ケイ素からなり得る。この場合、絶縁層３２よりも環状エッチストップ材料部分２５３の窒素含有量が高いほど、絶縁層３２から誘導される連続的な電荷トラップ材料層２７４の部分よりも電荷トラップ材料部分２７４Ｖでの窒素含有量が高くなり得る。一実施形態では、電荷トラップ材料部分２７４Ｖは、第１酸窒化ケイ素材料を含むことができ、連続的な酸窒化ケイ素層２７４の水平部分は、第１酸窒化ケイ素材料よりも低い平均窒素濃度を有する第２酸窒化ケイ素を含むことができる。トンネル誘電体層５５６は、トンネル誘電体層５５６を側方で取り囲む各電荷トラップ材料部分２７４Ｖに接触する。
【０１２０】
図１３Ｃを参照すると、少なくとも１つの共形堆積プロセスにより、裏面凹部４３および裏面コンタクトトレンチ７９内に少なくとも１つの連続的な裏面閉塞誘電体層（２５２、２５１）を形成することができる。例えば、少なくとも１つの連続的な裏面閉塞誘電体層（２５２、２５１）は、連続的な誘電性ケイ素化合物層２５２および連続的な誘電性金属酸化物層２５１を含むことができる。一実施形態では、連続的な誘電性ケイ素化合物層２５２は、１ｎｍ〜６ｎｍの範囲内の厚さを有する酸化ケイ素層であり得るが、より小さいおよびより大きい厚さを使用することもできる。連続的な誘電性金属酸化物層２５１は、１．５ｎｍ〜６ｎｍの範囲内の厚さを有する酸化アルミニウム層であり得るが、より小さいおよびより大きい厚さを使用することもできる。連続的な誘電性ケイ素化合物層２５２および連続的な誘電性金属酸化物層２５１は、それぞれ全体にわたってそれぞれ均一な厚さを有することができ、化学気相成長（ＣＶＤ）または原子層堆積（ＡＬＤ）などのそれぞれの共形堆積プロセスによって堆積することができる。少なくとも１つの連続的な裏面閉塞誘電体層（２５２、２５１）は、それぞれ最も下の絶縁層３２から最も上の絶縁層３２まで連続的に延び、ゲート誘電体層１２からコンタクトレベル誘電体層７３まで延びることができる。
【０１２１】
その後、少なくとも１つの連続的な裏面閉塞誘電体層（２５２、２５１）上に少なくとも１つの導電性材料層（４６Ａ、４６Ｂ）を堆積することができる。少なくとも１つの導電性材料層（４６Ａ、４６Ｂ）は、例えば、導電性金属窒化物（ＴｉＮ、ＴａＮ、またはＷＮなど）を含む導電性金属ライナ４６Ａと、本質的に少なくとも１つの金属からなる導電性金属層４６Ｂを含むことができる。導電性金属層４６Ｂの少なくとも１つの金属は、単一の元素金属（Ｗ、Ｃｏ、Ｃｕ、またはＡｌなど）であってよく、または少なくとも２つの元素金属の金属間合金であり得る。導電性金属ライナ４６Ａおよび導電性金属層４６Ｂは、それぞれ化学気相成長または原子層堆積などの共形堆積プロセスによって堆積することができる。導電性金属ライナ４６Ａの厚さは、１ｎｍ〜６ｎｍの範囲内であり得るが、より小さいおよびより大きい厚さを使用することもできる。導電性金属層４６Ｂの厚さ（裏面コンタクトトレンチ７９の側壁にわたって測定）は、裏面凹部４３の全体が、少なくとも１つの連続的な裏面閉塞誘電体層（２５２、２５１）および少なくとも１つの導電性材料層（４６Ａ、４６Ｂ）を含む堆積材料層で充填されるように選択することができる。ある体積の裏面凹部４３を充填する少なくとも１つの導電性材料層（４６Ａ、４６Ｂ）の各連続部分が導電層４６を構成する。導電層４６のいずれにも属さない少なくとも１つの導電性材料層（４６Ａ、４６Ｂ）の部分は、裏面コンタクトトレンチ７９内に位置するか、またはコンタクトレベル誘電体層７３の上に位置する単一連続構造を形成し、本明細書ではまとめて連続的な導電性材料層４６Ｌと呼ばれる。連続的な導電性材料層４６Ｌで充填されていない裏面コンタクトトレンチ７９の各体積内に裏面キャビティ７９’が存在する。
【０１２２】
各メモリ開口部４９の周りでは、トンネル誘電体層５５６と、トンネル誘電体層５５６に接触する全ての電荷トラップ材料部分２７４Ｖ（すなわち電荷蓄積領域）と、垂直誘電性ケイ素化合物部分２５２Ｖ（誘電性ケイ素化合物層２５２の垂直部分）と、垂直誘電性金属酸化物部分２５１Ｖ（誘電性金属酸化物層２５１の垂直部分）との組がメモリ被膜５０を構成する。メモリ被膜５０と垂直半導体チャネル６０との隣接する各組がメモリ積層体構造（５０、６０）を構成する。
【０１２３】
図１３Ｄを参照すると、図９の処理ステップを行って、裏面コンタクトトレンチ７９の内側から、およびコンタクトレベル誘電体層７３の上から連続的な導電性材料層４６Ｌを除去することができる。その後、図１０の処理ステップを行うことができる。具体的には、共形絶縁材料層の堆積と、共形絶縁材料層の水平部分を除去する異方性エッチングにより、絶縁スペーサ７４を形成することができる。異方性エッチングは、少なくとも１つの連続的な裏面閉塞誘電体層（２５２、２５１）の部分と、裏面キャビティ７９’の下にある、すなわち絶縁スペーサ７４によって画定された開口部の領域内にある半導体窒化物部分３７４を除去することができる。
【０１２４】
ソース領域６１は、絶縁スペーサ７４を通る開口部の下にある半導体材料層１０の表面部分への電気的ドーパントの注入により、各裏面キャビティ７９’の底部に形成することができる。各ソース領域６１は、絶縁スペーサ７４を通るそれぞれの開口部の下にある基板（９、１０）の表面部分に形成される。注入プロセス中の注入されたドーパント原子の散在、および後続の活性化アニールプロセス中の注入されたドーパント原子の側方拡散により、各ソース領域６１は、それぞれの絶縁スペーサ７４の下に位置し得る。
【０１２５】
コンタクトビア構造７６を各キャビティ７９’内に形成することができる。各コンタクトビア構造７６は、それぞれのキャビティ７９’を充填することができる。各コンタクトビア構造７６は、それぞれの裏面コンタクトトレンチ７９内に位置する絶縁スペーサ７４の内部に形成することができる。コンタクトビア構造７６は、裏面コンタクトトレンチ７９の残った各未充填体積（すなわちキャビティ７９’）内に少なくとも１つの導電性材料を堆積することによって形成することができる。例えば、少なくとも１つの導電性材料は、導電性ライナ７６Ａおよび導電性充填材料部分７６Ｂを含むことができる。導電性ライナ７６Ａは、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＣ、ＴａＣ、ＷＣ、それらの合金、またはそれらの積層体などの導電性金属ライナを含むことができる。導電性ライナ７６Ａの厚さは３ｎｍ〜３０ｎｍの範囲内であり得るが、より小さいおよびより大きい厚さを使用することもできる。導電性充填材料部分７６Ｂは、金属または金属合金を含むことができる。例えば、導電性充填材料部分７６Ｂは、Ｗ、Ｃｕ、Ａｌ、Ｃｏ、Ｒｕ、Ｎｉ、それらの合金、またはそれらの積層体を含むことができる。あるいは、部分７６Ａおよび７６Ｂは、Ｗなどの金属、およびドープされたポリシリコンを含むことができる。
【０１２６】
少なくとも１つの導電性材料は、例えば化学機械平坦化（ＣＭＰ）によって平坦化することができる。裏面コンタクトトレンチ７９内の少なくとも１つの導電性材料の残った連続的な各部分は、裏面コンタクトビア構造７６を構成する。各コンタクトビア構造７６は、ソース領域６１の上面に直接形成することができる。
【０１２７】
その後、図１１の処理ステップを行って、第１実施形態と同様に様々な追加のコンタクトビア構造を形成することができる。
【０１２８】
第２例示的な構造では、電荷トラップ材料部分２７４Ｖは、絶縁層３２と導電層４６との交互積層体（３２、４６）を通して延びる連続的な電荷トラップ材料層２７４の垂直部分である。連続的な電荷トラップ材料層２７４は、交互積層体（３２、４６）内の導電層４６と絶縁層３２との垂直方向に隣接する各対間に位置する水平部分を含む。連続的な電荷トラップ材料層２７４は、絶縁層３２の各遠位側壁に接触する追加の垂直部分を含む。一実施形態では、連続的な電荷トラップ材料層２７４は、連続的な酸窒化ケイ素層を含む。一実施形態では、トンネル誘電体層５５６は、少なくとも１つの酸化ケイ素部分（外側酸化ケイ素層５６２など）と、窒化ケイ素層５６４と、垂直半導体チャネル６０に接触する酸化ケイ素層（内側酸化ケイ素層５６６）を含むＯＮＯ積層体を含む。
【０１２９】
内側酸化ケイ素層５６６の外側壁は、絶縁層３２の近位側壁に接触するトンネル誘電体層５５６の外側壁の第１部分と、導電層４６の各レベルに位置するトンネル誘電体層の外側壁の第２部分を含むことができる。一実施形態では、電荷トラップ材料部分２７４Ｖは、第１酸窒化ケイ素材料を含み、連続的な酸窒化ケイ素層２７４の水平部分は、第１酸窒化ケイ素材料よりも低い平均窒素濃度を有する第２酸窒化ケイ素を含む。
【０１３０】
図１４Ａ〜１４Ｄを参照すると、第２例示的な構造のトンネル誘電体層５５６を、窒化ケイ素層５６４と内側酸化ケイ素層５６６の積層体を含むトンネル誘電体副層積層体６５６で置換することにより、図１２Ｄの第２例示的な構造から本開示の第３実施形態による第３例示的な構造を導き出すことができる。図１４Ａを参照すると、第３例示的な構造では、トンネル絶縁層５５６を形成する処理ステップにおいて、外側酸化ケイ素層５６２の形成が省略されている。したがって、第２実施形態のトンネル誘電体層５５６の代わりに、第３例示的な構造では、窒化ケイ素層５６４および内側酸化ケイ素層５６６からなるトンネル誘電体副層積層体６５６を使用することができる。トンネル誘電体副層積層体６５６は、窒化ケイ素層と酸化ケイ素層の積層体であり、本明細書ではＮＯ積層体と呼ばれる。
【０１３１】
第３例示的な構造では、任意選択で、環状エッチストップ材料部分２５３の厚さを第２実施形態の環状エッチストップ材料部分２５３よりも増加させることができる。例えば、環状エッチストップ材料部分２５３の形成中の酸化プロセスの持続時間を長くすることができ、それにより、メモリ開口部４９の幾何学的中心軸から半径方向に沿って測定したときに、環状エッチストップ材料部分２５３の厚さは、４ｎｍ〜１２ｎｍ、例えば５ｎｍ〜８ｎｍの範囲内であり得るが、より小さいおよびより大きい厚さを使用することもできる。
【０１３２】
トンネル誘電体副層積層体６５６の形成後、第１および第２実施形態と同様に、第１半導体チャネル部分６０１、第２半導体チャネル部分６０２、誘電体コア６２、およびドレイン領域６３を各メモリ開口部４９内に形成することができる。
【０１３３】
その後、第１および第２実施形態と同様に、図５Ａおよび５Ｂの処理ステップを行って裏面コンタクトトレンチ７９を形成することができる。第２実施形態と同様に、図６の処理ステップを行って裏面凹部４３を形成することができる。
【０１３４】
図１４Ｂを参照すると、環状エッチストップ材料部分２５３は、窒化プロセスにより、ケイ素および窒素を含む誘電体化合物を含む電荷トラップ材料部分２７４Ｖに部分的に変換することができる。窒化プロセスは、絶縁層３２および環状エッチストップ材料部分２５３の物理的に露出された表面の窒化により、連続的な電荷トラップ材料層２７４を形成することができる。連続的な電荷トラップ材料層２７４は、ケイ素および窒素を含む誘電体化合物を含み、最も下の絶縁層３２から最も上の絶縁層３２まで連続的に延びている。
【０１３５】
第２実施形態と同様に、窒化プロセスは、熱窒化プロセスまたはプラズマ窒化プロセスであり得る。例えば、絶縁層３２、絶縁キャップ層７０、およびコンタクトレベル誘電体層７３は酸化ケイ素を含むことができ、半導体材料層１０はケイ素を含むことができ、環状エッチストップ材料部分２５３は酸化ケイ素または酸窒化ケイ素を含むことができる。この場合、連続的な電荷トラップ材料層２７４は、連続的な酸窒化ケイ素層を含むことができる。一実施形態では、半導体窒化物部分３７４は、連続的な電荷トラップ材料層２７４の形成と同時に各裏面コンタクトトレンチ７９の下にある半導体材料層１０の表面部分を窒化することによって形成することができる。ゲート誘電体層１２の一部分は、連続的な電荷トラップ材料層２７４の一部分に変換することができる。
【０１３６】
一実施形態では、各環状エッチストップ材料部分２５３の外側領域のみを、窒素濃度の増加を伴う連続的な電荷トラップ材料層２７４の垂直部分に変換することができ、一方で各環状エッチストップ材料部分２５３の内側領域の窒素濃度が実質的に同じままであり、すなわち１０％を超えて変化しないように、窒化プロセスのプロセスパラメータを選択することができる。この場合、環状エッチストップ材料部分２５３の各内側領域は、トンネル誘電体層の外側トンネル誘電体副層材料として機能する環状酸化ケイ素部分であり得る。したがって、環状酸化ケイ素部分は、外側トンネル誘電体部分２５６と呼ばれる。
【０１３７】
この場合、連続的な電荷トラップ材料層２７４は、側方凹部４３と絶縁層３２との垂直方向に隣接する各対間に位置する水平部分と、それぞれの外側トンネル誘電体部分２５６に接触する垂直部分と、絶縁層３２の各遠位側壁に接触する追加の垂直部分を含むことができる。
【０１３８】
それぞれの外側トンネル誘電体部分２５６に接触する連続的な電荷トラップ材料層２７４の各垂直部分が、電荷トラップ材料部分２７４Ｖを構成する。一実施形態では、犠牲材料層４２は窒化ケイ素層を含むことができ、環状エッチストップ材料部分２５３は、（犠牲材料層４２の）窒化ケイ素層の表面部分を酸化ケイ素に変換することによって形成することができ、窒化プロセスは、各環状エッチストップ材料部分２５３の外側部分を電荷トラップ材料部分２７４Ｖに変換することができる。
【０１３９】
トンネル誘電体副層積層体６５６と、トンネル誘電体副層積層体６５６に接触する全ての外側トンネル誘電体部分２５６の各組がトンネル誘電体層（６５６、２５６）を構成する。トンネル誘電体層（６５６、２５６）は、トンネル誘電体層（６５６、２５６）を側方で取り囲む各電荷トラップ材料部分２７４Ｖに接触する。
【０１４０】
図１４Ｃを参照すると、図１３Ｃの処理ステップを行って、少なくとも１つの連続的な裏面閉塞誘電体層（２５２、２５１）および少なくとも１つの導電性材料層（４６Ａ、４６Ｂ）を形成することができる。ある体積の裏面凹部４３を充填する少なくとも１つの導電性材料層（４６Ａ、４６Ｂ）の各連続部分が導電層４６を構成する。導電層４６のいずれにも属さない少なくとも１つの導電性材料層（４６Ａ、４６Ｂ）の部分は、裏面コンタクトトレンチ７９内に位置するか、またはコンタクトレベル誘電体層７３の上に位置する単一連続構造を形成し、本明細書ではまとめて連続的な導電性材料層４６Ｌと呼ばれる。連続的な導電性材料層４６Ｌで充填されていない裏面コンタクトトレンチ７９の各体積内に裏面キャビティ７９’が存在する。
【０１４１】
図１４Ｄを参照すると、図９の処理ステップを行って、裏面コンタクトトレンチ７９の内側から、およびコンタクトレベル誘電体層７３の上から連続的な導電性材料層４６Ｌを除去することができる。その後、第２実施形態と同様に、図１０の処理ステップを行って、絶縁スペーサ７４と、ソース領域６１と、各裏面コンタクトトレンチ７９内およびその下にある裏面コンタクトビア構造７６を形成することができる。
【０１４２】
第３例示的な構造では、電荷トラップ材料部分２７４Ｖは、絶縁層３２と導電層４６との交互積層体（３２、４６）を通して延びる連続的な電荷トラップ材料層２７４の垂直部分である。連続的な電荷トラップ材料層２７４は、交互積層体（３２、４６）内の導電層４６と絶縁層３２の垂直方向に隣接する各対間に位置する水平部分を含む。連続的な電荷トラップ材料層２７４は、絶縁層３２の各遠位側壁に接触する追加の垂直部分を含む。一実施形態では、連続的な電荷トラップ材料層２７４は、連続的な酸窒化ケイ素層を含む。一実施形態では、トンネル誘電体層（６５６、２５６）は、少なくとも１つの酸化ケイ素部分（外側トンネル誘電体部分２５６など）と、窒化ケイ素層５６４と、垂直半導体チャネル６０に接触する酸化ケイ素層（内側酸化ケイ素層５６６）を含むＯＮＯ積層体を含む。
【０１４３】
第３実施形態では、窒化プロセスは、各環状エッチストップ材料部分２５３の外側領域を電荷トラップ材料部分２７４Ｖに変換する。環状エッチストップ材料部分２５３の残った各内側領域は、少なくとも１つのトンネル誘電体副層（トンネル誘電体副層積層体６５６など）に接触する外側トンネル誘電体部分２５６を構成する。少なくとも１つのトンネル誘電体副層６５６と外側トンネル誘電体部分２５６とが集合的にトンネル誘電体層（６５６、２５６）を構成する。少なくとも１つのトンネル誘電体副層６５６内の各層は、少なくともメモリ開口部４９内へのそれぞれの材料の堆積により、メモリ開口部４９内の体積全体に形成される。したがって、トンネル誘電体層は、ペデスタル１１の上方のメモリ開口部４９の高さ全体にわたって連続的に延びる中央窒化ケイ素副層５６４および内側酸化ケイ素副層５６６、ならびに絶縁層３２間に位置する離散セグメントを含む外側部分２５６を含む。
【０１４４】
トンネル誘電体層（６５６、２５６）は、外側トンネル誘電体部分２５６を含む複数の離散酸化ケイ素部分を含むことができる。トンネル誘電体副層積層体６５６の外側壁は、絶縁層３２の近位側壁に接触するトンネル誘電体層（６５６、２５６）の側壁の第１部分を含むことができる。外側トンネル誘電体部分２５６の外側壁は、導電層４６の各レベルに位置するトンネル誘電体層（６５６、２５６）の外側壁の第２部分を含むことができる。外側トンネル誘電体部分２５６は、垂直方向に絶縁層３２のレベルまで延びていない。
【０１４５】
トンネル誘電体層（６５６、２５６）がＯＮＯ積層体を含む場合、ＯＮＯ積層体内の窒化ケイ素層５６４の外側壁は、絶縁層３２の近位側壁に接触するトンネル誘電体層（６５６、２５６）の外側壁の第１部分を含む。ＯＮＯ積層体内の窒化ケイ素層５６４は、複数の離散した酸化ケイ素部分、すなわち外側トンネル誘電体部分２５６のそれぞれの内側壁に接触する。
【０１４６】
図１５Ａを参照すると、より大きい厚さを有する環状エッチストップ材料部分２５３を形成することにより、図１２Ａの処理ステップにおいて、第２例示的な構造から本開示の第４実施形態による第４例示的な構造を得ることができる。例えば、環状エッチストップ材料部分２５３の形成中の酸化プロセスの持続時間を長くすることができ、それにより、メモリ開口部４９の幾何学的中心軸から半径方向に沿って測定したときに、環状エッチストップ材料部分２５３の厚さは、６ｎｍ〜２０ｎｍ、例えば８ｎｍ〜１２ｎｍの範囲内であり得るが、より小さいおよびより大きい厚さを使用することもできる。誘電性半導体酸化物プレート２１２は、各メモリ開口部４９の底部に形成することができる。
【０１４７】
図１５Ｂを参照すると、図１２Ｂの処理ステップを行って、誘電性半導体酸化物プレート２１２を異方性エッチングすることができる。任意選択で、各メモリ開口部４９にエピタキシャルペデスタル１１を形成するために、図１２Ｃの処理ステップを行うことができる。
【０１４８】
図１５Ｃを参照すると、絶縁層３２の内側部分および環状エッチストップ材料部分２５３の窒化により、窒化ケイ素層５６４を形成することができる。窒化プロセスを行って、各環状エッチストップ材料部分２５３の内側環状領域内において、絶縁層３２および絶縁キャップ層７０の物理的に露出された表面の下にある表面部分、およびエピタキシャルペデスタル１１の表面部分を窒化ケイ素層５６４に変換することができる。熱窒化プロセスまたはプラズマ窒化プロセスを使用することができる。窒化ケイ素層５６４の厚さは、１．５ｎｍ〜６ｎｍ（例えば、２ｎｍ〜４ｎｍ）の範囲内であり得るが、より小さいおよびより大きい厚さを使用することもできる。窒化ケイ素層５６４は、メモリ開口部４９の内面全体を覆い、絶縁キャップ層７０の上に延びる連続層である。窒化ケイ素層５６４は、機能的に第２および第３例示的な構造の窒化ケイ素層５６４の代わりとなり、したがってトンネル誘電体副層である。
【０１４９】
図１５Ｄを参照すると、内側酸化ケイ素層５６６を窒化ケイ素層５６４上に形成することができる。内側酸化ケイ素層５６６は、酸化ケイ素を含み、トンネル誘電体副層として使用される。内側酸化ケイ素層５６６は、酸化ケイ素材料の堆積および窒化ケイ素層５６４の内面領域の酸化から選択されるプロセスによって形成することができる。内側酸化ケイ素層５６６の厚さは、１ｎｍ〜３ｎｍまでの範囲内であり得るが、より小さいおよびより大きい厚さを使用することもできる。内側酸化ケイ素層５６６と窒化ケイ素層５６４とは、トンネル誘電体副層積層体（５６４、５６６）を集合的に構成し、本明細書ではＮＯ積層体と呼ばれる。
【０１５０】
その後、図３Ｃの処理ステップを使用して任意選択の第１半導体チャネル層を堆積することができる。異方性エッチングプロセスを行って、任意選択の第１半導体チャネル層およびトンネル誘電体層（５６４、５６６）の水平部分を除去することができる。メモリ開口部４９内の第１半導体チャネル層の残った各部分は、第１半導体チャネル部分６０１を構成する。絶縁キャップ層７０の上方から、および第１半導体チャネル部分６０１を通る開口部の領域内からトンネル誘電体層の水平部分が除去される。エピタキシャルチャネル部分１１の表面（またはエピタキシャルチャネル部分１１が使用されない場合には半導体材料層１０の表面）は、各メモリ開口部４９内の第１半導体チャネル部分６０１およびトンネル誘電体層を通る開口部の下で物理的に露出させることができる。
【０１５１】
図３Ｅ〜３Ｆの処理ステップを順次に行って、各メモリ開口部４９内に第２半導体チャネル部分６０２、誘電体コア６２、およびドレイン領域６３を形成することができる。第１半導体チャネル部分６０１と第２半導体チャネル部分６０２の隣接する各対は、垂直半導体チャネル６０を集合的に形成することができ、垂直半導体チャネル６０を含む垂直ＮＡＮＤデバイスがオンしたとき、垂直半導体チャネル６０を通して電流が流れることができる。垂直半導体チャネル６０と、垂直半導体チャネル６０に接触する内側酸化ケイ素層５６６と、内側酸化ケイ素層５６６に接触する窒化ケイ素層５６４と、窒化ケイ素層５６４に接触する全ての環状エッチストップ材料部分２５３が集合的にインプロセスメモリ積層体構造（６０、５６６、５６４、２５３）を構成し、インプロセスメモリ積層体構造は、その後、メモリ積層体構造を形成するように修正される。
【０１５２】
その後、図５Ａおよび５Ｂの処理ステップを行って裏面コンタクトトレンチ７９を形成することができる。
【０１５３】
図１６Ａを参照すると、第２実施形態と同様に図６の処理ステップを行って、裏面凹部４３を形成することができる。
【０１５４】
図１６Ｂを参照すると、環状エッチストップ材料部分２５３は、窒化プロセスにより、ケイ素および窒素を含む誘電体化合物を含む電荷トラップ材料部分２７４Ｖに部分的に変換することができる。窒化プロセスは、絶縁層３２および環状エッチストップ材料部分２５３の物理的に露出された表面の窒化により、連続的な電荷トラップ材料層２７４を形成することができる。連続的な電荷トラップ材料層２７４は、ケイ素および窒素を含む誘電体化合物を含み、最も下の絶縁層３２から最も上の絶縁層３２まで連続的に延びている。
【０１５５】
第２実施形態と同様に、窒化プロセスは、熱窒化プロセスまたはプラズマ窒化プロセスであり得る。例えば、絶縁層３２、絶縁キャップ層７０、およびコンタクトレベル誘電体層７３は酸化ケイ素を含むことができ、半導体材料層１０はケイ素を含むことができ、環状エッチストップ材料部分２５３は酸化ケイ素または酸窒化ケイ素を含むことができる。この場合、連続的な電荷トラップ材料層２７４は、連続的な酸窒化ケイ素層を含むことができる。一実施形態では、半導体窒化物部分３７４は、連続的な電荷トラップ材料層２７４の形成と同時に各裏面コンタクトトレンチ７９の下にある半導体材料層１０の表面部分を窒化することによって形成することができる。ゲート誘電体層１２の一部分は、連続的な電荷トラップ材料層２７４の一部分に変換することができる。
【０１５６】
一実施形態では、各環状エッチストップ材料部分２５３の外側領域のみを、窒素濃度の増加範囲内で連続的な電荷トラップ材料層２７４の垂直部分に変換することができ、一方で各環状エッチストップ材料部分２５３の内側領域の窒素濃度が実質的に同じままであり、すなわち１０％を超えて変化しないように、窒化プロセスのプロセスパラメータを選択することができる。この場合、環状エッチストップ材料部分２５３の各内側領域は、環状酸化ケイ素部分であってよく、トンネル誘電体層の外側トンネル誘電体層材料として機能する。したがって、環状酸化ケイ素部分は、外側トンネル誘電体部分２５６と呼ばれる。
【０１５７】
この場合、連続的な電荷トラップ材料層２７４は、側方凹部４３と絶縁層３２の垂直方向に隣接する各対間に位置する水平部分と、それぞれの外側トンネル誘電体部分２５６に接触する垂直部分と、絶縁層３２の各遠位側壁に接触する追加の垂直部分を含むことができる。
【０１５８】
それぞれの外側トンネル誘電体部分２５６に接触する連続的な電荷トラップ材料層２７４の各垂直部分が電荷トラップ材料部分２７４Ｖを構成する。一実施形態では、犠牲材料層４２は窒化ケイ素層を含むことができ、環状エッチストップ材料部分２５３は、（犠牲材料層４２の）窒化ケイ素層の表面部分を酸化ケイ素に変換することによって形成することができ、窒化プロセスは、各環状エッチストップ材料部分２５３の外側部分を電荷トラップ材料部分２７４Ｖに変換することができる。
【０１５９】
トンネル誘電体副層積層体（５６６、５６４）と、トンネル誘電体副層積層体（５６６、５６４）に接触する全ての外側トンネル誘電体部分２５６の各組がトンネル誘電体層（５６６、５６４、２５６）を構成する。トンネル誘電体層は、トンネル誘電体層（５６６、５６４、２５６）を側方で取り囲む各電荷トラップ材料部分２７４Ｖに接触する。
【０１６０】
図１６Ｃを参照すると、図１３Ｃの処理ステップを行って、少なくとも１つの連続的な裏面閉塞誘電体層（２５２、２５１）および少なくとも１つの導電性材料層（４６Ａ、４６Ｂ）を形成することができる。ある体積の裏面凹部４３を充填する少なくとも１つの導電性材料層（４６Ａ、４６Ｂ）の各連続部分が導電層４６を構成する。導電層４６のいずれにも属さない少なくとも１つの導電性材料層（４６Ａ、４６Ｂ）の部分は、裏面コンタクトトレンチ７９内に位置するか、またはコンタクトレベル誘電体層７３の上に位置する単一連続構造を形成し、本明細書ではまとめて連続的な導電性材料層４６Ｌと呼ばれる。連続的な導電性材料層４６Ｌで充填されていない裏面コンタクトトレンチ７９の各体積内に裏面キャビティ７９’が存在する。
【０１６１】
図１６Ｄを参照すると、図９の処理ステップを行って、裏面コンタクトトレンチ７９の内側から、およびコンタクトレベル誘電体層７３の上から連続的な導電性材料層４６Ｌを除去することができる。その後、第２実施形態と同様に図１０の処理ステップを行って、絶縁スペーサ７４と、ソース領域６１と、各裏面コンタクトトレンチ７９内およびその下にある裏面コンタクトビア構造７６を形成することができる。
【０１６２】
第４例示的な構造では、電荷トラップ材料部分２７４Ｖは、絶縁層３２と導電層４６の交互積層体（３２、４６）を通して延びる連続的な電荷トラップ材料層２７４の垂直部分である。連続的な電荷トラップ材料層２７４は、交互積層体（３２、４６）内の導電層４６と絶縁層３２の垂直方向に隣接する各対間に位置する水平部分を含む。連続的な電荷トラップ材料層２７４は、絶縁層３２の各遠位側壁に接触する追加の垂直部分を含む。一実施形態では、連続的な電荷トラップ材料層２７４は、連続的な酸窒化ケイ素層を含む。一実施形態では、トンネル誘電体層（５６６、５６４、２５６）は、少なくとも１つの酸化ケイ素部分（外側トンネル誘電体部分２５６など）と、窒化ケイ素層５６４と、垂直半導体チャネル６０に接触する酸化ケイ素層（内側酸化ケイ素層５６６）を含むＯＮＯ積層体を含む。
【０１６３】
第４実施形態では、窒化プロセスは、各環状エッチストップ材料部分２５３の外側領域を電荷トラップ材料部分２７４Ｖに変換する。環状エッチストップ材料部分２５３の残った各内側領域は、少なくとも１つのトンネル誘電体副層（窒化ケイ素層５６４など）に接触する外側トンネル誘電体部分２５６を構成する。少なくとも１つのトンネル誘電体副層（５６６、５６４）と外側トンネル誘電体部分２５６が集合的にトンネル誘電体層（５６６、５６４、２５６）を構成する。トンネル誘電体副層積層体（５６６、５６４）内の内側酸化ケイ素層５６６は、メモリ開口部４９内に誘電体材料を堆積することにより、メモリ開口部４９内の体積全体に形成することができる。あるいは、トンネル誘電体副層積層体（５６６、５６４）内の内側酸化ケイ素層５６６は、窒化ケイ素層５６４の内側部分の酸化によってメモリ開口部４９の体積の外側に形成することができる。
【０１６４】
トンネル誘電体層（５６６、５６４、２５６）は、外側トンネル誘電体部分２５６として具現化される複数の離散酸化ケイ素部分を含むことができる。トンネル誘電体副層積層体（５６６、５６４）の外側壁（すなわち、窒化ケイ素層５６４の外側壁）は、絶縁層３２の近位側壁に接触するトンネル誘電体層（５６６、５６４、２５６）の側壁の第１部分を含むことができる。外側トンネル誘電体部分２５６の外側壁は、導電層４６の各レベルに位置するトンネル誘電体層（５６６、５６４、２５６）の外側壁の第２部分を含むことができる。外側トンネル誘電体部分２５６は、垂直方向に絶縁層３２のレベルまで延びていない。
【０１６５】
トンネル誘電体層（５６６、５６４、２５６）がＯＮＯ積層体を含む場合、ＯＮＯ積層体内の窒化ケイ素層５６４の外側壁は、絶縁層３２の近位側壁に接触するトンネル誘電体層（５６６、５６４、２５６）の外側壁の第１部分を含む。ＯＮＯ積層体内の窒化ケイ素層５６４は、複数の離散した酸化ケイ素部分、すなわち外側トンネル誘電体部分２５６のそれぞれの内側壁に接触する。
【０１６６】
図１７Ａを参照すると、本開示の第５実施形態による第５例示的な構造は、図３Ｂに示される第１例示的な構造と同じであり得る。エピタキシャルペデスタル１１は、存在していてもよいし、存在していなくてもよい任意選択の構造である。
【０１６７】
図１７Ｂを参照すると、絶縁層３２の材料に対して選択的に犠牲材料層４２の材料をエッチングするエッチャントを使用して等方性エッチングプロセスが行われる。犠牲材料層４２が窒化ケイ素を含み、絶縁層３２が酸化ケイ素を含む場合、リン酸を使用するウェットエッチングを使用して犠牲材料層４２を選択的にエッチングし、各メモリ開口部４９の周りに側方の窪み１４９を形成することができる。側方の窪み１４９は、各メモリ開口部の周りの犠牲材料層４２を絶縁層３２の近位側壁に対して側方に陥凹させることにより、各メモリ開口部４９の周りに形成される。側方エッチング距離は、３ｎｍ〜２０ｎｍ、例えば４ｎｍ〜１２ｎｍの範囲内であり得るが、より小さいおよびより大きい側方エッチング距離も使用することができる。
【０１６８】
図１７Ｃを参照すると、シリコン含有半導体材料を含む環状エッチストップ材料部分４５３を側方の窪み１４９内に形成することができる。環状エッチストップ材料部分４５３は、例えば低圧化学気相成長または原子層堆積によってシリコン含有半導体材料層を共形に堆積し、半導体材料層を異方性エッチングして離散部分４５３を残すことによって形成することができる。シリコン含有半導体材料は、ケイ素またはケイ素−ゲルマニウム合金などのシリコン含有半導体材料を含むことができる。シリコン含有半導体材料は、アモルファスでも多結晶であり得る。一実施形態では、各エピタキシャルペデスタル１１の上面は、副次的に陥凹され得る。各環状エッチストップ材料部分４５３は、シリコン含有半導体材料の離散部分である。環状エッチストップ材料部分４５３は、（半径方向に沿って測定して）３ｎｍ〜２０ｎｍ、例えば４ｎｍ〜１２ｎｍの範囲内の厚さを有することができるが、より小さいおよびより大きい側方エッチング距離を使用することもできる。
【０１６９】
図１７Ｄを参照すると、図１２Ｄの処理ステップを行って、各メモリ開口部４９内において、トンネル誘電体層５５６、垂直半導体チャネル６０、誘電体コア６２、およびドレイン領域６３を形成することができる。
【０１７０】
その後、図５Ａおよび５Ｂの処理ステップを行って裏面コンタクトトレンチ７９を形成することができる。
【０１７１】
図１８Ａを参照すると、図６の処理ステップを行って裏面凹部４３を形成することができる。具体的には、環状エッチストップ材料部分４５３、絶縁層３２、および半導体材料層１０に対して選択的に犠牲材料層４２を除去することにより、裏面凹部４３が形成される。一実施形態では、犠牲材料層４２は、窒化ケイ素を含むことができ、環状エッチストップ材料部分４５３は、アモルファスシリコンまたはポリシリコンを含むことができ、犠牲材料層４２は、リン酸を使用するウェットエッチングによって除去することができる。
【０１７２】
図１８Ｂを参照すると、環状エッチストップ材料部分４５３は、窒化プロセスにより、ケイ素および窒素を含む誘電体化合物を含む電荷トラップ材料部分４５４に変換することができる。電荷トラップ材料部分４５４は、環状エッチストップ材料部分４５３の窒化により、離散した窒化ケイ素部分として形成することができる。環状エッチストップ材料部分４５３がケイ素を含む場合、電荷トラップ材料部分４５４は窒化ケイ素を含むことができる。各電荷トラップ材料部分４５４は、それぞれの裏面凹部４３のレベルに位置する離散環状構造として形成することができる。窒化プロセス中に各エピタキシャルペデスタル１１の表面部分を窒化ケイ素部分に変換することにより、環状窒化ケイ素スペーサ６５４を形成することができる。
【０１７３】
絶縁層３２、絶縁キャップ層７０、コンタクトレベル誘電体層７３、およびゲート誘電体層１２の物理的に露出された表面が窒化されて酸窒化ケイ素層４５５を形成する。各酸窒化ケイ素層４５５は、酸窒化ケイ素を含み、裏面凹部４３の垂直に隣接する対に位置する電荷トラップ材料部分４５４の垂直方向に隣接する各対間、最も上の電荷トラップ材料部分４５４の上方、またはゲート誘電体層１２の残った部分に延びる。酸窒化ケイ素層４５５は、垂直方向に互いに離間されている。各酸窒化ケイ素層４５５は、窒化ケイ素部分４５４の少なくとも１つに接触する。酸窒化ケイ素層４５５の部分集合は、トンネル誘電体層５５６に接触する上側水平部分と、トンネル誘電体層５５６に接触する下側水平部分と、それぞれの絶縁層３２の遠位側壁に接触する垂直部分を含むことができる。
【０１７４】
窒化プロセスは、熱窒化プロセスまたはプラズマ窒化プロセスであり得る。一実施形態では、各環状エッチストップ材料部分４５３の全体をそれぞれの電荷トラップ材料部分４５４に変換することができるように、窒化プロセスのプロセスパラメータを選択することができる。各酸窒化ケイ素層４５５は、少なくとも１つの電荷トラップ材料部分４５４に隣接することができる。第５例示的な構造内に複数のインプロセスメモリ積層体構造（４５４、５５６、６０）がある場合、各酸窒化ケイ素層４５５は、少なくとも、インプロセスメモリ積層体構造（４５４、５５６、６０）と同数の電荷トラップ材料部分４５４に接触することができる。少なくとも１つのトンネル誘電体副層（５６２、５６４、５６６）を含むトンネル誘電体層５５６は、各電荷トラップ材料部分４５４に接触する。
【０１７５】
図１８Ｃを参照すると、少なくとも１つの共形堆積プロセスにより、裏面凹部４３および裏面コンタクトトレンチ７９内に少なくとも１つの連続的な裏面閉塞誘電体層（２５２、２５１）を形成することができる。例えば、少なくとも１つの連続的な裏面閉塞誘電体層（２５２、２５１）は、連続的な誘電性ケイ素化合物層２５２および連続的な誘電性金属酸化物層２５１を含むことができる。一実施形態では、連続的な誘電性ケイ素化合物層２５２は、１ｎｍ〜６ｎｍの範囲内の厚さを有する酸化ケイ素層であり得るが、より小さいおよびより大きい厚さを使用することもできる。連続的な誘電性金属酸化物層２５１は、１．５ｎｍ〜６ｎｍの範囲内の厚さを有する酸化アルミニウム層であり得るが、より小さいおよびより大きい厚さを使用することもできる。連続的な誘電性ケイ素化合物層２５２および連続的な誘電性金属酸化物層２５１は、それぞれ全体にわたってそれぞれ均一な厚さを有することができ、化学気相成長（ＣＶＤ）または原子層堆積（ＡＬＤ）などのそれぞれの共形堆積プロセスによって堆積することができる。少なくとも１つの連続的な裏面閉塞誘電体層（２５２、２５１）は、それぞれ最も下の絶縁層３２から最も上の絶縁層３２まで連続的に延び、ゲート誘電体層１２からコンタクトレベル誘電体層７３まで延びることができる。
【０１７６】
その後、少なくとも１つの連続的な裏面閉塞誘電体層（２５２、２５１）上に少なくとも１つの導電性材料層（４６Ａ、４６Ｂ）を堆積することができる。少なくとも１つの導電性材料層（４６Ａ、４６Ｂ）は、例えば、導電性金属窒化物（ＴｉＮ、ＴａＮ、またはＷＮなど）を含む導電性金属ライナ４６Ａと、本質的に少なくとも１つの金属からなる導電性金属層４６Ｂを含むことができる。導電性金属層４６Ｂの少なくとも１つの金属は、単一の元素金属（Ｗ、Ｃｏ、Ｃｕ、またはＡｌなど）であってよく、または少なくとも２つの元素金属の金属間合金であり得る。導電性金属ライナ４６Ａおよび導電性金属層４６Ｂは、それぞれ化学気相成長または原子層堆積などの共形堆積プロセスによって堆積することができる。導電性金属ライナ４６Ａの厚さは、１ｎｍ〜６ｎｍの範囲内であり得るが、より小さいおよびより大きい厚さを使用することもできる。導電性金属層４６Ｂの厚さ（裏面コンタクトトレンチ７９の側壁にわたって測定）は、裏面凹部４３の全体が、少なくとも１つの連続的な裏面閉塞誘電体層（２５２、２５１）および少なくとも１つの導電性材料層（４６Ａ、４６Ｂ）を含む堆積材料層で充填されるように選択することができる。
【０１７７】
ある体積の裏面凹部４３を充填する少なくとも１つの導電性材料層（４６Ａ、４６Ｂ）の各連続部分が導電層４６を構成する。導電層４６のいずれにも属さない少なくとも１つの導電性材料層（４６Ａ、４６Ｂ）の部分は、裏面コンタクトトレンチ７９内に位置するか、またはコンタクトレベル誘電体層７３の上に位置する単一連続構造を形成し、本明細書ではまとめて連続的な導電性材料層４６Ｌと呼ばれる。連続的な導電性材料層４６Ｌで充填されていない裏面コンタクトトレンチ７９の各体積内に裏面キャビティ７９’が存在する。
【０１７８】
各メモリ開口部４９の周りでは、トンネル誘電体層５５６と、トンネル誘電体層５５６に接触する全ての電荷トラップ材料部分４５４と、トンネル誘電体層５５６に接触する垂直誘電性ケイ素化合物部分２５２Ｖ（誘電性ケイ素化合物層２５２の垂直部分）と、垂直誘電性金属酸化物部分２５１Ｖ（誘電性金属酸化物層２５１の垂直部分）の組がメモリ被膜５０を構成する。メモリ被膜５０と垂直半導体チャネル６０の隣接する各組がメモリ積層体構造（５０、６０）を構成する。
【０１７９】
図１８Ｄを参照すると、図９の処理ステップを行って、裏面コンタクトトレンチ７９の内側から、およびコンタクトレベル誘電体層７３の上から連続的な導電性材料層４６Ｌを除去することができる。その後、図１０の処理ステップを行うことができる。具体的には、共形絶縁材料層の堆積と、共形絶縁材料層の水平部分を除去する異方性エッチングにより、絶縁スペーサ７４を形成することができる。異方性エッチングは、少なくとも１つの連続的な裏面閉塞誘電体層（２５２、２５１）の部分と、裏面キャビティ７９’の下にある、すなわち絶縁スペーサ７４によって画定された開口部の領域内にある半導体窒化物部分３７４を除去することができる。
【０１８０】
ソース領域６１は、絶縁スペーサ７４を通る開口部の下にある半導体材料層１０の表面部分への電気的ドーパントの注入により、各裏面キャビティ７９’の底部に形成することができる。各ソース領域６１は、絶縁スペーサ７４を通るそれぞれの開口部の下にある基板（９、１０）の表面部分に形成される。注入プロセス中の注入されたドーパント原子の散在、および後続の活性化アニールプロセス中の注入されたドーパント原子の側方拡散により、各ソース領域６１は、それぞれの絶縁スペーサ７４の下に位置し得る。
【０１８１】
コンタクトビア構造７６を各キャビティ７９’内に形成することができる。各コンタクトビア構造７６は、それぞれのキャビティ７９’を充填することができる。各コンタクトビア構造７６は、それぞれの裏面コンタクトトレンチ７９内に位置する絶縁スペーサ７４の内部に形成することができる。コンタクトビア構造７６は、裏面コンタクトトレンチ７９の残った各未充填体積（すなわちキャビティ７９’）内に少なくとも１つの導電性材料を堆積することによって形成することができる。例えば、少なくとも１つの導電性材料は、導電性ライナ７６Ａおよび導電性充填材料部分７６Ｂを含むことができる。導電性ライナ７６Ａは、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＣ、ＴａＣ、ＷＣ、それらの合金、またはそれらの積層体などの導電性金属ライナを含むことができる。導電性ライナ７６Ａの厚さは３ｎｍ〜３０ｎｍの範囲内であり得るが、より小さいおよびより大きい厚さを使用することもできる。導電性充填材料部分７６Ｂは、金属または金属合金を含むことができる。例えば、導電性充填材料部分７６Ｂは、Ｗ、Ｃｕ、Ａｌ、Ｃｏ、Ｒｕ、Ｎｉ、それらの合金、またはそれらの積層体を含むことができる。あるいは、部分７６Ａおよび７６Ｂは、Ｗなどの金属、およびドープされたポリシリコンを含むことができる。
【０１８２】
少なくとも１つの導電性材料は、例えば化学機械平坦化（ＣＭＰ）によって平坦化することができる。裏面コンタクトトレンチ７９内の少なくとも１つの導電性材料の残った連続的な各部分は、裏面コンタクトビア構造７６を構成する。各コンタクトビア構造７６は、ソース領域６１の上面に直接形成することができる。
【０１８３】
その後、図１１の処理ステップを行って、第１実施形態と同様に様々な追加のコンタクトビア構造を形成することができる。
【０１８４】
第５例示的な構造では、電荷トラップ材料部分４５４は、導電層４６の各レベルに位置し、垂直方向に絶縁層３２のレベルまで延びていない離散窒化ケイ素部分を含む。酸窒化ケイ素層４５５は、垂直方向に互いに離間されている。酸窒化ケイ素層４５５の部分集合は、窒化ケイ素部分（すなわち電荷トラップ材料部分４５４）の少なくとも１つに接触し、トンネル誘電体層５５６に接触する上側水平部分と、トンネル誘電体層５５６に接触する下側水平部分と、それぞれの絶縁層３２の遠位側壁に接触する垂直部分を含む。各メモリ積層体構造（５０、６０）は、絶縁層３２と導電層４６との交互積層体（３２、４６）を通して延び、かつトンネル誘電体層５５６および垂直半導体チャネル６０を含む。トンネル誘電体層５５６の外側壁の第１部分（すなわち外側酸化ケイ素層５６２の第１部分）は、絶縁層３２の近位側壁に接触する。電荷トラップ材料部分４５４は、導電層４６の各レベルに位置し、ケイ素および窒素を含む誘電体化合物（窒化ケイ素など）を含み、かつトンネル誘電体層５５６の外側壁の第２部分（すなわち、外側酸化ケイ素層５６２の第２部分）に接触する。
【０１８５】
第２から第５例示的な構造は、それぞれ３次元メモリデバイスを含むことができる。一実施形態では、３次元メモリデバイスは、垂直ＮＡＮＤメモリデバイスを含む。導電層４６は、モノリシック３次元ＮＡＮＤデバイスのそれぞれのワードラインを含み得るか、またはそれに電気的に接続され得る。基板（９、１０）は、シリコン基板を含むことができる。垂直ＮＡＮＤメモリデバイスは、シリコン基板の上のモノリシック３次元ＮＡＮＤストリングのアレイを含むことができる。モノリシック３次元ＮＡＮＤストリングのアレイの第１デバイスレベルでの少なくとも１つのメモリセル（導電層４６のレベルで電荷トラップ材料部分（２７４Ｖまたは４５４）として具現化される）は、モノリシック３次元ＮＡＮＤストリングのアレイの第２デバイスレベルでの別のメモリセル（別の導電層４６のレベルで別の電荷トラップ材料部分（２７４Ｖまたは４５４）として具現化される）の上に位置することができる。シリコン基板は、集積回路であって、その上に位置するメモリデバイスのためのドライバ回路を含む集積回路を含むことができる。導電層４６は、例えば裏面トレンチ７９の対間において、基板（９、１０）の上面に実質的に平行に延びるストリップ形状を有する複数の制御ゲート電極を含むことができる。複数の制御ゲート電極は、少なくとも、第１デバイスレベルに位置する第１制御ゲート電極と、第２デバイスレベルに位置する第２制御ゲート電極を含む。モノリシック３次元ＮＡＮＤストリングのアレイは、複数の半導体チャネル６０であって、複数の半導体チャネルのそれぞれの少なくとも１つの端部が基板（９、１０）の上面に実質的に垂直に延びる、複数の半導体チャネル６０と、（電荷トラップ材料部分（２７４Ｖまたは４５４）を含む）複数の電荷蓄積素子を含むことができる。各電荷蓄積要素は、複数の半導体チャネルのそれぞれの１つに隣接して位置し得る。
【０１８６】
電荷トラップ材料部分（２７４Ｖまたは４５４）は、垂直方向に絶縁層３２によって互いに電気的に絶縁されている。電荷トラップ材料部分２７４Ｖは、少なくとも１５原子パーセントの窒素を有する酸窒化ケイ素を含むことができ、部分４５４は、窒化ケイ素を含み得る。電荷トラップ材料部分（２７４Ｖまたは４５４）の垂直方向に隣接する対間の連続電荷トラップ材料層２７４または酸窒化ケイ素層４５５の部分は、絶縁層３２の遠位側の周りに十分に高い電気抵抗および長い経路長を提供して、電荷トラップ材料部分（２７４Ｖまたは４５４）の垂直方向に隣接する各対間の漏れ電流を効果的に除去する。したがって、電荷トラップ材料部分（２７４Ｖまたは４５４）に蓄積された垂直方向に隣接する電荷間の干渉をなくすかまたは最小限に抑えることができ、メモリ素子に対する様々な動作を制御するための閾値電圧は、電荷トラップ材料部分（２７４Ｖまたは４５４）に蓄積されたデータに依存しないことができる。したがって、本開示の電荷トラップ材料部分（２７４Ｖまたは４５４）により、３次元メモリデバイスの信頼性および操作性を向上させることができる。
【０１８７】
電荷トラップ材料部分（２７４Ｖまたは４５４）（すなわち電荷蓄積領域）は自己分離される。したがって、絶縁層３２に隣接する各デバイスレベル間の電荷蓄積材料（すなわち、窒化ケイ素または酸窒化物）を除去するために別個のエッチングステップは必要ない。さらに、電荷トラップ材料部分（２７４Ｖまたは４５４）は、メモリ開口部４９の体積を占めず、それにより、より小さいメモリ開口部直径およびより高いデバイス密度を可能にする。
【０１８８】
以上では、特定の好ましい実施形態を示したが、本開示はそれらに限定されないことが理解されるであろう。開示された実施形態に対する様々な修正形態をなすことができ、そのような修正形態が本開示の範囲内にあるものと意図されていることが当業者に理解されるであろう。特定の構造および／または構成を使用する実施形態が本開示に示されている場合、置換が明示的に禁止されていない限り、または置換が不可能であることが当業者に知られていない限り、機能的に均等な任意の他の適合する構造および／または構成を用いて本開示を実施することもできることを理解されたい。本明細書で引用した刊行物、特許出願、および特許は、全てその全体が参照により本明細書に援用される。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
2019510362.tif 000044
【図１５Ｄ】
2019510362.tif 000045
【図１６Ａ】
2019510362.tif 000046
【図１６Ｂ】
2019510362.tif 000047
【図１６Ｃ】
2019510362.tif 000048
【図１６Ｄ】
2019510362.tif 000049
【図１７Ａ】
2019510362.tif 000050
【図１７Ｂ】
2019510362.tif 000051
【図１７Ｃ】
2019510362.tif 000052
【図１７Ｄ】
2019510362.tif 000053
【図１８Ａ】
2019510362.tif 000054
【図１８Ｂ】
2019510362.tif 000055
【図１８Ｃ】
2019510362.tif 000056
【図１８Ｄ】
2019510362.tif 000057
【手続補正書】
【提出日】平成30年9月26日(2018.9.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
３次元メモリデバイスであって、
基板の上に位置する絶縁層と導電層の交互積層体と、
前記交互積層体を通して延びるとともに、組成変調電荷蓄積層、トンネル誘電体および垂直半導体チャネルを含むメモリ積層体構造と、を含み、
前記組成変調電荷蓄積層は、窒化ケイ素部分と酸窒化ケイ素部分の垂直交互積層体を含む、３次元メモリデバイス。
【請求項２】
前記組成変調電荷蓄積層の各窒化ケイ素部分は、前記導電層の最も下のレベルから前記導電層の最も上のレベルまで延びる連続的な窒化ケイ素層の垂直部分である、請求項１に記載の３次元メモリデバイス。
【請求項３】
前記連続的な窒化ケイ素層の水平部分は、前記組成変調電荷蓄積層の前記窒化ケイ素部分よりも小さい厚さを有する、請求項２に記載の３次元メモリデバイス。
【請求項４】
前記連続的な窒化ケイ素層と各々の前記導電層との間に位置する少なくとも１つの裏面閉塞誘電体層をさらに含む、請求項２に記載の３次元メモリデバイス。
【請求項５】
前記少なくとも１つの裏面閉塞誘電体層は、連続的な酸化ケイ素層と連続的な誘電性金属酸化物層の積層体を含む、請求項４に記載の３次元メモリデバイス。
【請求項６】
前記絶縁層は、酸化ケイ素を含み、
前記連続的な窒化ケイ素層の水平部分と前記絶縁層の間の各水平界面領域は、垂直窒素濃度勾配を有する、請求項２に記載の３次元メモリデバイス。
【請求項７】
前記基板内の別の単結晶半導体材料にエピタキシャルに整列される単結晶半導体材料を含むエピタキシャルチャネル部分をさらに含み、
前記連続的な窒化ケイ素層の一部分は、前記エピタキシャル部分の側壁に接触する、請求項２に記載の３次元メモリデバイス。
【請求項８】
前記トンネル誘電体は、前記酸窒化ケイ素部分の実質的に垂直な内側壁と、前記窒化ケイ素部分の内側壁に接触する、請求項１に記載の３次元メモリデバイス。
【請求項９】
前記酸窒化ケイ素部分は、前記窒化ケイ素部分によって互いに垂直方向に離間されるとともに前記絶縁層の各レベルに位置する離散構造である、請求項１に記載の３次元メモリデバイス。
【請求項１０】
各酸窒化ケイ素部分を側方で取り囲むとともに、各絶縁層によって側方で取り囲まれる環状酸化ケイ素部分をさらに含む、請求項９に記載の３次元メモリデバイス。
【請求項１１】
前記窒化ケイ素部分は、前記導電層の各レベルに位置し、
前記酸窒化ケイ素部分は、前記絶縁層の各レベルに位置する、請求項１に記載の３次元メモリデバイス。
【請求項１２】
前記酸化ケイ素部分の内側壁は、前記酸窒化ケイ素部分の内側壁と垂直方向に一致する、請求項１に記載の３次元メモリデバイス。
【請求項１３】
前記酸窒化ケイ素部分のうちの少なくとも１つの最も下の酸窒化ケイ素部分は、前記垂直半導体チャネルの外側壁に接触し、
前記少なくとも１つの最も下の酸窒化ケイ素部分を除く全ての酸窒化ケイ素部分は、前記トンネル誘電体によって前記垂直半導体チャネルから側方で離間されている、請求項１に記載の３次元メモリデバイス。
【請求項１４】
前記モノリシック３次元メモリ構造は、モノリシック３次元ＮＡＮＤメモリデバイスを含み、
前記導電層は、前記モノリシック３次元ＮＡＮＤメモリデバイスのそれぞれのワードラインを含むか、またはそれに電気的に接続され、
前記基板は、シリコン基板を含み、
前記モノリシック３次元ＮＡＮＤメモリデバイスは、前記シリコン基板上にモノリシック３次元ＮＡＮＤストリングのアレイを含み、
モノリシック３次元ＮＡＮＤストリングの前記アレイの第１デバイスレベルでの少なくとも１つのメモリセルは、モノリシック３次元ＮＡＮＤストリングの前記アレイの第２デバイスレベルでの別のメモリセルの上に位置し、
前記シリコン基板は、集積回路であって、その上に位置する前記メモリデバイスのためのドライバ回路を含む集積回路を有し、
モノリシック３次元ＮＡＮＤストリングの前記アレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルのそれぞれの少なくとも１つの端部が前記基板の上面に実質的に垂直に延びる複数の半導体チャネルと、
複数の電荷蓄積要素であって、各電荷蓄積要素が前記複数の半導体チャネルのそれぞれの１つに隣接して位置する複数の電荷蓄積要素と、
前記基板の前記上面に実質的に平行に延びるストリップ形状を有する複数の制御ゲート電極と、を備えており、
前記複数の制御ゲート電極は、少なくとも、前記第１デバイスレベルに位置する第１制御ゲート電極と、前記第２デバイスレベルに位置する第２制御ゲート電極と、を含む、請求項１に記載の３次元メモリデバイス。
【請求項１５】
３次元メモリデバイスであって、
基板の上に位置する絶縁層と導電層の交互積層体と、
前記交互積層体を通して延びるとともに、外側壁の第１部分が前記絶縁層の近位側壁に接触するトンネル誘電体層と垂直半導体チャネルとを含むメモリ積層体構造と、
前記導電層の各レベルに位置し、ケイ素および窒素を含む誘電体化合物を含むとともに、前記トンネル誘電体層の前記外側壁の第２部分に接触する電荷トラップ材料部分と、
を含む３次元メモリデバイス。
【請求項１６】
前記電荷トラップ材料部分は、前記交互積層体を通して延びており、前記交互積層体内で導電層と絶縁層の垂直方向に隣接する各対間に位置する水平部分を含んでいるとともに、前記絶縁層の各遠位側壁に接触する追加の垂直部分を含む連続的な電荷トラップ材料層の垂直部分である、請求項１５に記載の３次元メモリデバイス。
【請求項１７】
前記連続的な電荷トラップ材料層は、連続的な酸窒化ケイ素層を含む、請求項１６に記載の３次元メモリデバイス。
【請求項１８】
前記トンネル誘電体層は、少なくとも１つの酸化ケイ素部分と、窒化ケイ素層と、前記垂直半導体チャネルに接触する酸化ケイ素層と、を有するＯＮＯ積層体を含む、請求項１７に記載の３次元メモリデバイス。
【請求項１９】
前記少なくとも１つの酸化ケイ素部分は、前記トンネル誘電体層の前記外側壁を含むとともに、前記交互積層体内の複数の層を通して連続的に延びる連続的な酸化ケイ素層を含む、請求項１８に記載の３次元メモリデバイス。
【請求項２０】
前記少なくとも１つの酸化ケイ素部分は、前記トンネル誘電体層の前記外側壁の前記第２部分を含む複数の離散した酸化ケイ素部分を有し、前記導電層の各レベルに位置するとともに、垂直方向に前記絶縁層のレベルまで延びていない、請求項１８に記載の３次元メモリデバイス。
【請求項２１】
前記ＯＮＯ積層体内の前記窒化ケイ素層の外側壁は、前記トンネル誘電体層の前記外側壁の前記第１部分を含み、
前記ＯＮＯ積層体内の前記窒化ケイ素層は、前記複数の離散した酸化ケイ素部分の内側壁に接触する、請求項２０に記載の３次元メモリデバイス。
【請求項２２】
前記電荷トラップ材料部分は、第１酸窒化ケイ素材料を含み、
前記連続的な酸窒化ケイ素層の水平部分は、前記第１酸窒化ケイ素材料よりも低い平均窒素濃度を有する第２酸窒化ケイ素を含む、請求項１７に記載の３次元メモリデバイス。
【請求項２３】
前記電荷トラップ材料部分は、前記導電層の各レベルに位置するとともに垂直方向に前記絶縁層のレベルまで延びていない離散した窒化ケイ素部分を含む、請求項１５に記載の３次元メモリデバイス。
【請求項２４】
互いに垂直方向に離間されている酸窒化ケイ素層をさらに含み、
前記酸窒化ケイ素層の部分集合は、前記窒化ケイ素部分の少なくとも１つに接触するとともに前記トンネル誘電体層に接触する上側水平部分と、前記トンネル誘電体層に接触する下側水平部分と、前記それぞれの絶縁層の遠位側壁に接触する垂直部分と、を含む、請求項２３に記載の３次元メモリデバイス。
【請求項２５】
前記交互積層体を通して延びており、前記電荷トラップ材料部分のそれぞれに接触するとともに、前記交互積層体内において絶縁層と導電層の垂直方向に隣接する各対間に位置する、連続的な裏面閉塞誘電体層をさらに含む、請求項１５に記載の３次元メモリデバイス。
【請求項２６】
前記交互積層体は、テラス領域を含み、
前記テラス領域内において、前記交互積層体内の最も上の導電層以外の各導電層は、前記交互積層体内における任意の上に重なる導電層よりも遠くまで側方に延びており、
前記テラス領域は、前記交互積層体内の最下層から前記交互積層体内の最上層まで連続的に延びる前記交互積層体の階段状表面を含む、請求項１５に記載の３次元メモリデバイス。
【請求項２７】
前記３次元メモリデバイスは、モノリシック３次元ＮＡＮＤメモリデバイスを含み、
前記導電層は、前記モノリシック３次元ＮＡＮＤメモリデバイスのそれぞれのワードラインを含むか、またはそれに電気的に接続され、
前記基板は、シリコン基板を含み、
前記モノリシック３次元ＮＡＮＤメモリデバイスは、前記シリコン基板の上にモノリシック３次元ＮＡＮＤストリングのアレイを含み、
モノリシック３次元ＮＡＮＤストリングの前記アレイの第１デバイスレベルでの少なくとも１つのメモリセルは、モノリシック３次元ＮＡＮＤストリングの前記アレイの第２デバイスレベルでの別のメモリセルの上に位置し、
前記シリコン基板は、集積回路であって、その上に位置する前記メモリデバイスのためのドライバ回路を含む集積回路を含み、
前記導電層は、前記基板の前記上面に実質的に平行に延びるストリップ形状を有する複数の制御ゲート電極を含み、
前記複数の制御ゲート電極は、少なくとも、前記第１デバイスレベルに位置する第１制御ゲート電極と、前記第２デバイスレベルに位置する第２制御ゲート電極と、を含み、
モノリシック３次元ＮＡＮＤストリングの前記アレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルのそれぞれの少なくとも１つの端部が前記基板の上面に実質的に垂直に延びる複数の半導体チャネルと、
複数の電荷蓄積要素であって、各電荷蓄積要素が前記複数の半導体チャネルのそれぞれ１つに隣接して位置する複数の電荷蓄積要素と、を含む、請求項１５に記載の３次元メモリデバイス。
【請求項２８】
３次元メモリデバイスを形成する方法であって、
基板の上に絶縁層と犠牲材料層との交互積層体を形成することと、
前記交互積層体を通してメモリ開口部を形成することと、
前記メモリ開口部にシリコン含有材料を形成することと、
前記メモリ開口部内の前記シリコン含有材料の上に、トンネル誘電体層の少なくとも１つのトンネル誘電体副層と垂直半導体チャネルとを含むメモリ積層体構造を形成することと、
前記シリコン含有材料に対して選択的に前記犠牲材料層を除去することによって裏面凹部を形成することと、
前記裏面凹部を通して、窒化プロセスによって、前記シリコン含有材料をケイ素および窒素を含む誘電体化合物を含む電荷トラップ材料部分に少なくとも部分的に変換することと、
前記裏面凹部内に導電層を形成することと、を含む方法。
【請求項２９】
前記シリコン含有材料を形成することは、前記メモリ開口部の周りの前記犠牲材料層の各レベルにケイ素を含有する環状エッチストップ材料部分を形成することを含み、
前記トンネル誘電体層は、前記電荷トラップ材料部分のそれぞれに接触する少なくとも１つのトンネル誘電体部分をさらに含む、請求項２８に記載の方法。
【請求項３０】
前記窒化プロセスは、前記絶縁層および前記環状エッチストップ材料部分の物理的に露出された表面を窒化することにより、連続的な電荷トラップ材料層を形成する、請求項２９に記載の方法。
【請求項３１】
前記犠牲材料層は、窒化ケイ素層を含み、
前記環状エッチストップ材料部分は、前記メモリ開口部内に露出される前記窒化ケイ素層の内側部分を酸化して酸化ケイ素または酸窒化ケイ素部分にすることによって形成される、請求項２９に記載の方法。
【請求項３２】
前記窒化プロセスは、各環状エッチストップ材料部分の全体を前記電荷トラップ材料部分に変換する、請求項３１に記載の方法。
【請求項３３】
前記窒化プロセスは、各環状エッチストップ材料部分の外側領域を前記電荷トラップ材料部分に変換し、
前記環状エッチストップ材料部分の残った各内側領域は、前記少なくとも１つのトンネル誘電体副層に接触する外側トンネル誘電体部分を構成し、
前記少なくとも１つのトンネル誘電体副層と前記外側トンネル誘電体部分は、集合的に前記トンネル誘電体層を構成する、請求項３１に記載の方法。
【請求項３４】
前記少なくとも１つのトンネル誘電体副層内の各層は、少なくとも前記メモリ開口部内へのそれぞれの材料の堆積により、前記メモリ開口部内の体積全体内に形成される、請求項３１に記載の方法。
【請求項３５】
前記少なくとも１つのトンネル誘電体副層は、
前記絶縁層の内側部分および前記環状エッチストップ材料部分の窒化によって形成された窒化ケイ素副層と、
酸化ケイ素材料の堆積および前記窒化ケイ素層の内面領域の酸化から選択されるプロセスによって形成される酸化ケイ素副層と、
を含む、請求項３１に記載の方法。
【請求項３６】
前記窒化プロセスは、
前記環状エッチストップ材料部分の窒化により離散した窒化ケイ素部分と、
互いに垂直方向に離間されている酸窒化ケイ素層と、を形成し、
前記酸窒化ケイ素層の部分集合は、前記窒化ケイ素部分の少なくとも１つに接触するとともに、前記トンネル誘電体層に接触する上側水平部分と、前記トンネル誘電体層に接触する下側水平部分と、それぞれの絶縁層の遠位側壁に接触する垂直部分と、を含む、請求項２９に記載の方法。
【請求項３７】
前記メモリ開口部の周りの前記犠牲材料層を前記絶縁層の近位側壁に対して側方に陥凹させることにより、前記メモリ開口部の周りに側方の窪みを形成することと、
前記側方の窪みにシリコン含有半導体材料を堆積させることと、を含み、
前記環状エッチストップ材料部分は、前記シリコン含有半導体材料の離散部分である、請求項２９に記載の方法。
【請求項３８】
連続的な裏面閉塞誘電体層を前記裏面凹部内に形成することをさらに含み、
前記導電層は、前記連続的な裏面閉塞誘電体層に形成される、請求項２９に記載の方法。
【請求項３９】
前記交互積層体をパターン形成することによってテラス領域を形成することをさらに含み、
前記交互積層体内の最も上の犠牲材料層以外の各犠牲材料層は、前記交互積層体内における任意の上に重なる犠牲材料層よりも遠くまで側方に延びており、
前記テラス領域は、前記交互積層体内の最下層から前記交互積層体内の最上層まで連続的に延びる前記交互積層体の階段状表面を含む、請求項２８に記載の方法。
【請求項４０】
前記３次元メモリデバイスは、モノリシック３次元ＮＡＮＤメモリデバイスを含み、
前記導電層は、前記モノリシック３次元ＮＡＮＤメモリデバイスのそれぞれのワードラインを含むか、またはそれに電気的に接続され、
前記基板は、シリコン基板を含み、
前記モノリシック３次元ＮＡＮＤメモリデバイスは、前記シリコン基板の上にモノリシック３次元ＮＡＮＤストリングのアレイを含み、
モノリシック３次元ＮＡＮＤストリングの前記アレイの第１デバイスレベルでの少なくとも１つのメモリセルは、モノリシック３次元ＮＡＮＤストリングの前記アレイの第２デバイスレベルでの別のメモリセルの上に位置し、
前記シリコン基板は、集積回路であって、その上に位置する前記メモリデバイスのためのドライバ回路を含む集積回路を含み、
前記導電層は、前記基板の前記上面に実質的に平行に延びるストリップ形状を有する複数の制御ゲート電極を含み、
前記複数の制御ゲート電極は、少なくとも、前記第１デバイスレベルに位置する第１制御ゲート電極と、前記第２デバイスレベルに位置する第２制御ゲート電極を含み、
モノリシック３次元ＮＡＮＤストリングの前記アレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルのそれぞれの少なくとも１つの端部が前記基板の上面に実質的に垂直に延びる複数の半導体チャネルと、
複数の電荷蓄積要素であって、各電荷蓄積要素が前記複数の半導体チャネルのそれぞれの１つに隣接して位置する複数の電荷蓄積要素と、を含む、請求項２８に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１８８
【補正方法】変更
【補正の内容】
【０１８８】
以上では、特定の好ましい実施形態を示したが、本開示はそれらに限定されないことが理解されるであろう。開示された実施形態に対する様々な修正形態をなすことができ、そのような修正形態が本開示の範囲内にあるものと意図されていることが当業者に理解されるであろう。特定の構造および／または構成を使用する実施形態が本開示に示されている場合、置換が明示的に禁止されていない限り、または置換が不可能であることが当業者に知られていない限り、機能的に均等な任意の他の適合する構造および／または構成を用いて本開示を実施することもできることを理解されたい。本明細書で引用した刊行物、特許出願、および特許は、全てその全体が参照により本明細書に援用される。以下の項目は、国際出願時の特許請求の範囲に記載の要素である。
（項目１）
３次元メモリデバイスであって、
基板の上に位置する絶縁層と導電層の交互積層体と、
前記交互積層体を通して延びるとともに、組成変調電荷蓄積層、トンネル誘電体および垂直半導体チャネルを含むメモリ積層体構造と、を含み、
前記組成変調電荷蓄積層は、窒化ケイ素部分と酸窒化ケイ素部分の垂直交互積層体を含む、３次元メモリデバイス。
（項目２）
前記組成変調電荷蓄積層の各窒化ケイ素部分は、前記導電層の最も下のレベルから前記導電層の最も上のレベルまで延びる連続的な窒化ケイ素層の垂直部分である、項目１に記載の３次元メモリデバイス。
（項目３）
前記連続的な窒化ケイ素層の水平部分は、前記組成変調電荷蓄積層の前記窒化ケイ素部分よりも小さい厚さを有する、項目２に記載の３次元メモリデバイス。
（項目４）
前記連続的な窒化ケイ素層と各々の前記導電層との間に位置する少なくとも１つの裏面閉塞誘電体層をさらに含む、項目２に記載の３次元メモリデバイス。
（項目５）
前記少なくとも１つの裏面閉塞誘電体層は、連続的な酸化ケイ素層と連続的な誘電性金属酸化物層の積層体を含む、項目４に記載の３次元メモリデバイス。
（項目６）
前記絶縁層は、酸化ケイ素を含み、
前記連続的な窒化ケイ素層の水平部分と前記絶縁層の間の各水平界面領域は、垂直窒素濃度勾配を有する、項目２に記載の３次元メモリデバイス。
（項目７）
前記基板内の別の単結晶半導体材料にエピタキシャルに整列される単結晶半導体材料を含むエピタキシャルチャネル部分をさらに含み、
前記連続的な窒化ケイ素層の一部分は、前記エピタキシャル部分の側壁に接触する、項目２に記載の３次元メモリデバイス。
（項目８）
前記トンネル誘電体は、前記酸窒化ケイ素部分の実質的に垂直な内側壁と、前記窒化ケイ素部分の内側壁に接触する、項目１に記載の３次元メモリデバイス。
（項目９）
前記酸窒化ケイ素部分は、前記窒化ケイ素部分によって互いに垂直方向に離間されるとともに前記絶縁層の各レベルに位置する離散構造である、項目１に記載の３次元メモリデバイス。
（項目１０）
各酸窒化ケイ素部分を側方で取り囲むとともに、各絶縁層によって側方で取り囲まれる環状酸化ケイ素部分をさらに含む、項目９に記載の３次元メモリデバイス。
（項目１１）
前記窒化ケイ素部分は、前記導電層の各レベルに位置し、
前記酸窒化ケイ素部分は、前記絶縁層の各レベルに位置する、項目１に記載の３次元メモリデバイス。
（項目１２）
前記酸化ケイ素部分の内側壁は、前記酸窒化ケイ素部分の内側壁と垂直方向に一致する、項目１に記載の３次元メモリデバイス。
（項目１３）
前記酸窒化ケイ素部分のうちの少なくとも１つの最も下の酸窒化ケイ素部分は、前記垂直半導体チャネルの外側壁に接触し、
前記少なくとも１つの最も下の酸窒化ケイ素部分を除く全ての酸窒化ケイ素部分は、前記トンネル誘電体によって前記垂直半導体チャネルから側方で離間されている、項目１に記載の３次元メモリデバイス。
（項目１４）
前記モノリシック３次元メモリ構造は、モノリシック３次元ＮＡＮＤメモリデバイスを含み、
前記導電層は、前記モノリシック３次元ＮＡＮＤメモリデバイスのそれぞれのワードラインを含むか、またはそれに電気的に接続され、
前記基板は、シリコン基板を含み、
前記モノリシック３次元ＮＡＮＤメモリデバイスは、前記シリコン基板上にモノリシック３次元ＮＡＮＤストリングのアレイを含み、
モノリシック３次元ＮＡＮＤストリングの前記アレイの第１デバイスレベルでの少なくとも１つのメモリセルは、モノリシック３次元ＮＡＮＤストリングの前記アレイの第２デバイスレベルでの別のメモリセルの上に位置し、
前記シリコン基板は、集積回路であって、その上に位置する前記メモリデバイスのためのドライバ回路を含む集積回路を有し、
モノリシック３次元ＮＡＮＤストリングの前記アレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルのそれぞれの少なくとも１つの端部が前記基板の上面に実質的に垂直に延びる複数の半導体チャネルと、
複数の電荷蓄積要素であって、各電荷蓄積要素が前記複数の半導体チャネルのそれぞれの１つに隣接して位置する複数の電荷蓄積要素と、
前記基板の前記上面に実質的に平行に延びるストリップ形状を有する複数の制御ゲート電極と、を備えており、
前記複数の制御ゲート電極は、少なくとも、前記第１デバイスレベルに位置する第１制御ゲート電極と、前記第２デバイスレベルに位置する第２制御ゲート電極と、を含む、項目１に記載の３次元メモリデバイス。
（項目１５）
デバイス構造を形成する方法であって、
基板の上に絶縁層とスペーサ材料層の交互積層体を形成することと、
前記交互積層体を通して延びるとともに、酸素含有誘電性ケイ素化合物層、トンネル誘電体および垂直半導体チャネルを含むインプロセスメモリ積層体構造を形成ことと、
前記スペーサ材料層のレベルでの前記酸素含有誘電性ケイ素化合物層の部分を、メモリデバイスの電荷蓄積要素である窒化ケイ素部分に変換することと、
を含む方法。
（項目１６）
前記交互積層体を通して裏面トレンチを形成することと、
前記絶縁層に対して選択的に前記スペーサ材料層を除去することによって裏面凹部を形成することと、
前記酸素含有誘電性ケイ素化合物層の前記部分を前記窒化ケイ素部分に変換する前に、前記裏面凹部の各レベルで前記酸素含有誘電性ケイ素化合物層の外側壁を物理的に露出させることと、
をさらに含む、項目１５に記載の方法。
（項目１７）
前記インプロセスメモリ積層体構造は、前記酸素含有誘電性ケイ素化合物層を側方で取り囲む酸化ケイ素層をさらに含み、
前記絶縁層は、酸化ケイ素材料を含み、
前記スペーサ材料層の除去は、前記酸化ケイ素層に対して選択的に行われる、項目１６に記載の方法。
（項目１８）
前記スペーサ材料層は、窒化ケイ素を含み、
前記スペーサ材料層の除去後であるとともに前記酸素含有誘電性ケイ素化合物層の前記部分を前記窒化ケイ素部分に変換する前に、前記裏面凹部の各レベルで前記酸化ケイ素層の部分を除去すること、をさらに含む、項目１７に記載の方法。
（項目１９）
前記絶縁層の物理的に露出された表面部分と、前記酸素含有誘電性ケイ素化合物層の前記部分を連続的な窒化ケイ素材料部分に同時に変換することにより、連続的な窒化ケイ素層を形成こと、をさらに含み、
前記連続的な窒化ケイ素材料部分は、前記交互積層体内の最も下の絶縁層から最も上の絶縁層まで延びる、項目１６に記載の方法。
（項目２０）
前記酸素含有誘電性ケイ素化合物層の前記部分を前記窒化ケイ素部分に変換した後、前記裏面凹部の未充填体積内に導電層を形成すること、をさらに含む、項目１６に記載の方法。
（項目２１）
前記連続的な窒化ケイ素層上に少なくとも１つの裏面閉塞誘電体層を形成すること、をさらに含み、
前記導電層は、前記少なくとも１つの裏面閉塞誘電体層の形成後に前記裏面凹部の残った体積内に形成される、項目２０に記載の方法。
（項目２２）
前記少なくとも１つの裏面閉塞誘電体層は、連続的な酸化ケイ素層と連続的な誘電性金属酸化物層の積層体を含む、項目２１に記載の方法。
（項目２３）
前記交互積層体を通して延びるメモリ開口部を形成することと、
前記メモリ開口部の底部に、エピタキシャルチャネル部分を形成すること、をさらに含み、
前記エピタキシャルチャネル部分は、前記基板内の別の単結晶半導体材料にエピタキシャルに整列される単結晶半導体材料を含み、
インプロセスメモリ積層体構造は、前記メモリ開口部内の前記エピタキシャルチャネル部分の上面に形成される、項目１５に記載の方法。
（項目２４）
前記窒化ケイ素部分への前記酸素含有誘電性ケイ素化合物層の前記部分の変換は、熱窒化プロセスおよびプラズマ窒化プロセスから選択されるプロセスによって行われる、項目１５に記載の方法。
（項目２５）
前記酸素含有誘電性ケイ素化合物層は、酸窒化ケイ素層を含む、項目１５に記載の方法。
（項目２６）
前記酸素含有誘電性ケイ素化合物層は、酸化ケイ素層を含む、項目１５に記載の方法。
（項目２７）
前記デバイス構造は、モノリシック３次元ＮＡＮＤメモリデバイスを含み、
前記スペーサ材料層は、導電層で置換され、
前記導電層は、前記モノリシック３次元ＮＡＮＤメモリデバイスのそれぞれのワードラインを含むか、またはそれに電気的に接続され、
前記基板は、シリコン基板を含み、
前記モノリシック３次元ＮＡＮＤメモリデバイスは、前記シリコン基板の上にモノリシック３次元ＮＡＮＤストリングのアレイを含み、
モノリシック３次元ＮＡＮＤストリングの前記アレイの第１デバイスレベルでの少なくとも１つのメモリセルは、モノリシック３次元ＮＡＮＤストリングの前記アレイの第２デバイスレベルでの別のメモリセルの上に位置し、
前記シリコン基板は、集積回路であって、その上に位置する前記メモリデバイスのためのドライバ回路を含む集積回路を有し、
モノリシック３次元ＮＡＮＤストリングの前記アレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルのそれぞれの少なくとも１つの端部が前記基板の上面に実質的に垂直に延びる複数の半導体チャネルと、
複数の電荷蓄積要素であって、各電荷蓄積要素が前記複数の半導体チャネルのそれぞれの１つに隣接して位置する複数の電荷蓄積要素と、
前記基板の前記上面に実質的に平行に延びるストリップ形状を有する複数の制御ゲート電極と、を備えており、
前記複数の制御ゲート電極は、少なくとも、前記第１デバイスレベルに位置する第１制御ゲート電極と、前記第２デバイスレベルに位置する第２制御ゲート電極と、を含む、項目１５に記載の方法。
（項目２８）
３次元メモリデバイスであって、
基板の上に位置する絶縁層と導電層の交互積層体と、
前記交互積層体を通して延びるとともに、外側壁の第１部分が前記絶縁層の近位側壁に接触するトンネル誘電体層と垂直半導体チャネルとを含むメモリ積層体構造と、
前記導電層の各レベルに位置し、ケイ素および窒素を含む誘電体化合物を含むとともに、前記トンネル誘電体層の前記外側壁の第２部分に接触する電荷トラップ材料部分と、
を含む３次元メモリデバイス。
（項目２９）
前記電荷トラップ材料部分は、前記交互積層体を通して延びており、前記交互積層体内で導電層と絶縁層の垂直方向に隣接する各対間に位置する水平部分を含んでいるとともに、前記絶縁層の各遠位側壁に接触する追加の垂直部分を含む連続的な電荷トラップ材料層の垂直部分である、項目２８に記載の３次元メモリデバイス。
（項目３０）
前記連続的な電荷トラップ材料層は、連続的な酸窒化ケイ素層を含む、項目２９に記載の３次元メモリデバイス。
（項目３１）
前記トンネル誘電体層は、少なくとも１つの酸化ケイ素部分と、窒化ケイ素層と、前記垂直半導体チャネルに接触する酸化ケイ素層と、を有するＯＮＯ積層体を含む、項目３０に記載の３次元メモリデバイス。
（項目３２）
前記少なくとも１つの酸化ケイ素部分は、前記トンネル誘電体層の前記外側壁を含むとともに、前記交互積層体内の複数の層を通して連続的に延びる連続的な酸化ケイ素層を含む、項目３１に記載の３次元メモリデバイス。
（項目３３）
前記少なくとも１つの酸化ケイ素部分は、前記トンネル誘電体層の前記外側壁の前記第２部分を含む複数の離散した酸化ケイ素部分を有し、前記導電層の各レベルに位置するとともに、垂直方向に前記絶縁層のレベルまで延びていない、項目３１に記載の３次元メモリデバイス。
（項目３４）
前記ＯＮＯ積層体内の前記窒化ケイ素層の外側壁は、前記トンネル誘電体層の前記外側壁の前記第１部分を含み、
前記ＯＮＯ積層体内の前記窒化ケイ素層は、前記複数の離散した酸化ケイ素部分の内側壁に接触する、項目３３に記載の３次元メモリデバイス。
（項目３５）
前記電荷トラップ材料部分は、第１酸窒化ケイ素材料を含み、
前記連続的な酸窒化ケイ素層の水平部分は、前記第１酸窒化ケイ素材料よりも低い平均窒素濃度を有する第２酸窒化ケイ素を含む、項目３０に記載の３次元メモリデバイス。
（項目３６）
前記電荷トラップ材料部分は、前記導電層の各レベルに位置するとともに垂直方向に前記絶縁層のレベルまで延びていない離散した窒化ケイ素部分を含む、項目２８に記載の３次元メモリデバイス。
（項目３７）
互いに垂直方向に離間されている酸窒化ケイ素層をさらに含み、
前記酸窒化ケイ素層の部分集合は、前記窒化ケイ素部分の少なくとも１つに接触するとともに前記トンネル誘電体層に接触する上側水平部分と、前記トンネル誘電体層に接触する下側水平部分と、前記それぞれの絶縁層の遠位側壁に接触する垂直部分と、を含む、項目３６に記載の３次元メモリデバイス。
（項目３８）
前記交互積層体を通して延びており、前記電荷トラップ材料部分のそれぞれに接触するとともに、前記交互積層体内において絶縁層と導電層の垂直方向に隣接する各対間に位置する、連続的な裏面閉塞誘電体層をさらに含む、項目２８に記載の３次元メモリデバイス。
（項目３９）
前記交互積層体は、テラス領域を含み、
前記テラス領域内において、前記交互積層体内の最も上の導電層以外の各導電層は、前記交互積層体内における任意の上に重なる導電層よりも遠くまで側方に延びており、
前記テラス領域は、前記交互積層体内の最下層から前記交互積層体内の最上層まで連続的に延びる前記交互積層体の階段状表面を含む、項目２８に記載の３次元メモリデバイス。
（項目４０）
前記３次元メモリデバイスは、モノリシック３次元ＮＡＮＤメモリデバイスを含み、
前記導電層は、前記モノリシック３次元ＮＡＮＤメモリデバイスのそれぞれのワードラインを含むか、またはそれに電気的に接続され、
前記基板は、シリコン基板を含み、
前記モノリシック３次元ＮＡＮＤメモリデバイスは、前記シリコン基板の上にモノリシック３次元ＮＡＮＤストリングのアレイを含み、
モノリシック３次元ＮＡＮＤストリングの前記アレイの第１デバイスレベルでの少なくとも１つのメモリセルは、モノリシック３次元ＮＡＮＤストリングの前記アレイの第２デバイスレベルでの別のメモリセルの上に位置し、
前記シリコン基板は、集積回路であって、その上に位置する前記メモリデバイスのためのドライバ回路を含む集積回路を含み、
前記導電層は、前記基板の前記上面に実質的に平行に延びるストリップ形状を有する複数の制御ゲート電極を含み、
前記複数の制御ゲート電極は、少なくとも、前記第１デバイスレベルに位置する第１制御ゲート電極と、前記第２デバイスレベルに位置する第２制御ゲート電極と、を含み、
モノリシック３次元ＮＡＮＤストリングの前記アレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルのそれぞれの少なくとも１つの端部が前記基板の上面に実質的に垂直に延びる複数の半導体チャネルと、
複数の電荷蓄積要素であって、各電荷蓄積要素が前記複数の半導体チャネルのそれぞれ１つに隣接して位置する複数の電荷蓄積要素と、を含む、項目２８に記載の３次元メモリデバイス。
（項目４１）
３次元メモリデバイスを形成する方法であって、
基板の上に絶縁層と犠牲材料層との交互積層体を形成することと、
前記交互積層体を通してメモリ開口部を形成することと、
前記メモリ開口部にシリコン含有材料を形成することと、
前記メモリ開口部内の前記シリコン含有材料の上に、トンネル誘電体層の少なくとも１つのトンネル誘電体副層と垂直半導体チャネルとを含むメモリ積層体構造を形成することと、
前記シリコン含有材料に対して選択的に前記犠牲材料層を除去することによって裏面凹部を形成することと、
前記裏面凹部を通して、窒化プロセスによって、前記シリコン含有材料をケイ素および窒素を含む誘電体化合物を含む電荷トラップ材料部分に少なくとも部分的に変換することと、
前記裏面凹部内に導電層を形成することと、を含む方法。
（項目４２）
前記シリコン含有材料を形成することは、前記メモリ開口部の周りの前記犠牲材料層の各レベルにケイ素を含有する環状エッチストップ材料部分を形成することを含み、
前記トンネル誘電体層は、前記電荷トラップ材料部分のそれぞれに接触する少なくとも１つのトンネル誘電体部分をさらに含む、項目４１に記載の方法。
（項目４３）
前記窒化プロセスは、前記絶縁層および前記環状エッチストップ材料部分の物理的に露出された表面を窒化することにより、連続的な電荷トラップ材料層を形成する、項目４２に記載の方法。
（項目４４）
前記犠牲材料層は、窒化ケイ素層を含み、
前記環状エッチストップ材料部分は、前記メモリ開口部内に露出される前記窒化ケイ素層の内側部分を酸化して酸化ケイ素または酸窒化ケイ素部分にすることによって形成される、項目４２に記載の方法。
（項目４５）
前記窒化プロセスは、各環状エッチストップ材料部分の全体を前記電荷トラップ材料部分に変換する、項目４４に記載の方法。
（項目４６）
前記窒化プロセスは、各環状エッチストップ材料部分の外側領域を前記電荷トラップ材料部分に変換し、
前記環状エッチストップ材料部分の残った各内側領域は、前記少なくとも１つのトンネル誘電体副層に接触する外側トンネル誘電体部分を構成し、
前記少なくとも１つのトンネル誘電体副層と前記外側トンネル誘電体部分は、集合的に前記トンネル誘電体層を構成する、項目４４に記載の方法。
（項目４７）
前記少なくとも１つのトンネル誘電体副層内の各層は、少なくとも前記メモリ開口部内へのそれぞれの材料の堆積により、前記メモリ開口部内の体積全体内に形成される、項目４４に記載の方法。
（項目４８）
前記少なくとも１つのトンネル誘電体副層は、
前記絶縁層の内側部分および前記環状エッチストップ材料部分の窒化によって形成された窒化ケイ素副層と、
酸化ケイ素材料の堆積および前記窒化ケイ素層の内面領域の酸化から選択されるプロセスによって形成される酸化ケイ素副層と、
を含む、項目４４に記載の方法。
（項目４９）
前記窒化プロセスは、
前記環状エッチストップ材料部分の窒化により離散した窒化ケイ素部分と、
互いに垂直方向に離間されている酸窒化ケイ素層と、を形成し、
前記酸窒化ケイ素層の部分集合は、前記窒化ケイ素部分の少なくとも１つに接触するとともに、前記トンネル誘電体層に接触する上側水平部分と、前記トンネル誘電体層に接触する下側水平部分と、それぞれの絶縁層の遠位側壁に接触する垂直部分と、を含む、項目４２に記載の方法。
（項目５０）
前記メモリ開口部の周りの前記犠牲材料層を前記絶縁層の近位側壁に対して側方に陥凹させることにより、前記メモリ開口部の周りに側方の窪みを形成することと、
前記側方の窪みにシリコン含有半導体材料を堆積させることと、を含み、
前記環状エッチストップ材料部分は、前記シリコン含有半導体材料の離散部分である、項目４２に記載の方法。
（項目５１）
連続的な裏面閉塞誘電体層を前記裏面凹部内に形成することをさらに含み、
前記導電層は、前記連続的な裏面閉塞誘電体層に形成される、項目４２に記載の方法。
（項目５２）
前記交互積層体をパターン形成することによってテラス領域を形成することをさらに含み、
前記交互積層体内の最も上の犠牲材料層以外の各犠牲材料層は、前記交互積層体内における任意の上に重なる犠牲材料層よりも遠くまで側方に延びており、
前記テラス領域は、前記交互積層体内の最下層から前記交互積層体内の最上層まで連続的に延びる前記交互積層体の階段状表面を含む、項目４１に記載の方法。
（項目５３）
前記３次元メモリデバイスは、モノリシック３次元ＮＡＮＤメモリデバイスを含み、
前記導電層は、前記モノリシック３次元ＮＡＮＤメモリデバイスのそれぞれのワードラインを含むか、またはそれに電気的に接続され、
前記基板は、シリコン基板を含み、
前記モノリシック３次元ＮＡＮＤメモリデバイスは、前記シリコン基板の上にモノリシック３次元ＮＡＮＤストリングのアレイを含み、
モノリシック３次元ＮＡＮＤストリングの前記アレイの第１デバイスレベルでの少なくとも１つのメモリセルは、モノリシック３次元ＮＡＮＤストリングの前記アレイの第２デバイスレベルでの別のメモリセルの上に位置し、
前記シリコン基板は、集積回路であって、その上に位置する前記メモリデバイスのためのドライバ回路を含む集積回路を含み、
前記導電層は、前記基板の前記上面に実質的に平行に延びるストリップ形状を有する複数の制御ゲート電極を含み、
前記複数の制御ゲート電極は、少なくとも、前記第１デバイスレベルに位置する第１制御ゲート電極と、前記第２デバイスレベルに位置する第２制御ゲート電極を含み、
モノリシック３次元ＮＡＮＤストリングの前記アレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルのそれぞれの少なくとも１つの端部が前記基板の上面に実質的に垂直に延びる複数の半導体チャネルと、
複数の電荷蓄積要素であって、各電荷蓄積要素が前記複数の半導体チャネルのそれぞれの１つに隣接して位置する複数の電荷蓄積要素と、を含む、項目４１に記載の方法。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2019510362.tif 000058
【図２】
2019510362.tif 000059
【図３Ａ】
2019510362.tif 000060
【図３Ｂ】
2019510362.tif 000061
【図３Ｃ】
2019510362.tif 000062
【図３Ｄ】
2019510362.tif 000063
【図３Ｅ】
2019510362.tif 000064
【図３Ｆ】
2019510362.tif 000065
【図３Ｇ】
2019510362.tif 000066
【図３Ｈ】
2019510362.tif 000067
【図４】
2019510362.tif 000068
【図５Ａ】
2019510362.tif 000069
【図５Ｂ】
2019510362.tif 000070
【図６】
2019510362.tif 000071
【図７Ａ】
2019510362.tif 000072
【図７Ｂ】
2019510362.tif 000073
【図７Ｃ】
2019510362.tif 000074
【図７Ｄ】
2019510362.tif 000075
【図７Ｅ】
2019510362.tif 000076
【図８】
2019510362.tif 000077
【図９】
2019510362.tif 000078
【図１０】
2019510362.tif 000079
【図１１】
2019510362.tif 000080
【図１２Ａ】
2019510362.tif 000081
【図１２Ｂ】
2019510362.tif 000082
【図１２Ｃ】
2019510362.tif 000083
【図１２Ｄ】
2019510362.tif 000084
【図１３Ａ】
2019510362.tif 000085
【図１３Ｂ】
2019510362.tif 000086
【図１３Ｃ】
2019510362.tif 000087
【図１３Ｄ】
2019510362.tif 000088
【図１４Ａ】
2019510362.tif 000089
【図１４Ｂ】
2019510362.tif 000090
【図１４Ｃ】
2019510362.tif 000091
【図１４Ｄ】
2019510362.tif 000092
【図１５Ａ】
2019510362.tif 000093
【図１５Ｂ】
2019510362.tif 000094
【図１５Ｃ】
2019510362.tif 000095
【図１５Ｄ】
2019510362.tif 000096
【図１６Ａ】
2019510362.tif 000097
【図１６Ｂ】
2019510362.tif 000098
【図１６Ｃ】
2019510362.tif 000099
【図１６Ｄ】
2019510362.tif 000100
【図１７Ａ】
2019510362.tif 000101
【図１７Ｂ】
2019510362.tif 000102
【図１７Ｃ】
2019510362.tif 000103
【図１７Ｄ】
2019510362.tif 000104
【図１８Ａ】
2019510362.tif 000105
【図１８Ｂ】
2019510362.tif 000106
【図１８Ｃ】
2019510362.tif 000107
【図１８Ｄ】
2019510362.tif 000108
【国際調査報告】
2019510362.tif 000109
2019510362.tif 000110
2019510362.tif 000111
2019510362.tif 000112
2019510362.tif 000113