(57)【要約】  【０２３０】  量子コンピューティングアセンブリおよび関連するコンピューティングデバイスおよび方法が、本明細書において開示される。例えば、いくつかの実施形態において、量子コンピューティングアセンブリは、複数のキュビットを生成するための量子デバイスダイ、量子デバイスダイの動作を制御するための制御回路ダイ、および基板を含んでよく、量子デバイスダイおよび制御回路ダイは基板上に配置されている。
2019537239.tif 000002
【特許請求の範囲】
【請求項１】
複数のキュビットを生成するための量子デバイスダイと、
前記量子デバイスダイの動作を制御するための制御回路ダイと、
基板と、を備え、
前記量子デバイスダイおよび前記制御回路ダイは、前記基板上に配置されている、量子コンピューティングアセンブリ。
【請求項２】
前記基板はパッケージ基板であり、前記量子デバイスダイおよび前記制御回路ダイは、共通のパッケージに含まれる、請求項１に記載の量子コンピューティングアセンブリ。
【請求項３】
前記基板はインターポーザである、請求項１に記載の量子コンピューティングアセンブリ。
【請求項４】
前記基板はプリント回路基板である、請求項１に記載の量子コンピューティングアセンブリ。
【請求項５】
前記量子デバイスダイおよび前記制御回路ダイは、パッケージ‐オン‐パッケージ構造に含まれる、請求項１に記載の量子コンピューティングアセンブリ。
【請求項６】
前記基板は、前記量子デバイスダイと前記制御回路ダイとの間に少なくとも１つのマイクロ波送信ラインを含む、請求項１に記載の量子コンピューティングアセンブリ。
【請求項７】
前記基板は、前記制御回路ダイが結合される前記基板の面と、前記基板の対向する面との間に少なくとも１つの導電性経路を含む、請求項１に記載の量子コンピューティングアセンブリ。
【請求項８】
前記制御回路ダイは、処理デバイスまたはメモリ素子を含む、請求項１に記載の量子コンピューティングアセンブリ。
【請求項９】
前記量子デバイスダイおよび前記制御回路ダイはそれぞれ、ソルダ接続を用いて前記基板に結合されている、請求項１に記載の量子コンピューティングアセンブリ。
【請求項１０】
前記量子デバイスダイは、複数のゲートを含み、前記制御回路ダイは、前記基板を通して、前記複数のゲートに電圧を供給する、請求項１から９のいずれか一項に記載の量子コンピューティングアセンブリ。
【請求項１１】
前記量子デバイスダイは、１または複数のマグネットラインを含み、前記制御回路ダイは、前記基板を通して、前記１または複数のマグネットラインに電気パルスを供給する、請求項１から９の何れか一項に記載の量子コンピューティングアセンブリ。
【請求項１２】
前記制御回路ダイは、読み取りまたは書き込みをするために、前記キュビットのうち１または複数を選択するためのスイッチングマトリクスを含む、請求項１から９の何れか一項に記載の量子コンピューティングアセンブリ。
【請求項１３】
前記キュビットは、量子ドットベースのキュビットである、請求項１から９の何れか一項に記載の量子コンピューティングアセンブリ。
【請求項１４】
前記基板は、前記量子デバイスダイと前記制御回路ダイとの間に電気的経路を含み、前記電気的経路が超導電性材料を含む、請求項１から９の何れか一項に記載の量子コンピューティングアセンブリ。
【請求項１５】
前記量子デバイスダイの動作中に、前記制御回路ダイにより生成されるデータを格納するためのメモリデバイスをさらに備える、請求項１から９の何れか一項に記載の量子コンピューティングアセンブリ。
【請求項１６】
前記制御回路ダイから、データを受信および送信するための有線または無線のネットワークコントローラをさらに備える、請求項１から９の何れか一項に記載の量子コンピューティングアセンブリ。
【請求項１７】
基板を設ける段階であって、前記基板は、第１の組のコンタクトと第２の組のコンタクトとの間に１または複数の電気的経路を含む、段階と、
量子デバイスダイが前記基板上に配置されるように、前記量子デバイスダイを前記第１の組のコンタクトに結合する段階と、
１または複数の制御ダイが前記基板上に配置されるように、前記１または複数の制御ダイを前記第２の組のコンタクトに結合する段階であって、前記１または複数の制御ダイは、前記１または複数の電気的経路を通して、前記量子デバイスダイの１または複数のコンポーネントに電圧を供給する、段階と、を備える、量子コンピューティングアセンブリを製造する方法。
【請求項１８】
前記１または複数の電気的経路は、コプレーナ導波管、ストリップラインまたはマイクロストリップラインを含む、請求項１７に記載の方法。
【請求項１９】
前記量子デバイスダイは、中間構造上に配置され、前記量子デバイスダイを前記第１の組のコンタクトに結合する段階は、前記中間構造を前記第１の組のコンタクト上に物理的に固定する段階を含む、請求項１７に記載の方法。
【請求項２０】
１または複数の制御ダイは、中間構造上に配置され、前記１または複数の制御ダイを前記第２の組のコンタクトに結合する段階は、前記中間構造を前記第２の組のコンタクト上に物理的に固定する段階を含む、請求項１７から１９のいずれか一項に記載の方法。
【請求項２１】
制御回路ダイによって、基板を通して、１または複数の電圧を量子デバイスダイに供給する段階であって、前記基板上に、前記量子デバイスダイおよび前記制御回路ダイが配置される、段階と、
前記１または複数の電圧に少なくとも部分的に応答して、前記量子デバイスダイにおけるキュビットの状態を変更する段階と、を備える、量子コンピューティングアセンブリを動作させる方法。
【請求項２２】
前記１または複数の電圧を前記量子デバイスダイに供給する段階は、前記量子デバイスダイのマグネットラインまたは１若しくは複数のゲートに、電子スピン共鳴（ＥＳＲ）パルスを供給する段階を含む、請求項２１に記載の方法。
【請求項２３】
前記キュビットの前記状態を変更する段階は、量子ドットベースのキュビットのスピン状態を変更する段階を含む、請求項２１に記載の方法。
【請求項２４】
前記制御回路ダイにより、前記量子デバイスダイにおける前記キュビットの前記状態を検出する段階をさらに備える、請求項２１から２３のいずれか一項に記載の方法。
【請求項２５】
前記制御回路ダイにより、前記基板を通して、前記キュビットの前記状態を伝達する段階をさらに備える、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［背景技術］
量子コンピューティングとは、量子力学的な現象を用いてデータを操作する、コンピューテーションシステムに関連する研究分野を指す。重ね合わせ（量子変数が複数の異なる状態において同時に存在してよい）、およびもつれ（複数の量子変数が空間または時間における量子変数間の距離に関わらず関連する状態を有する）等のこれらの量子力学的現象は、従来のコンピューティング世界においては類似性を有さず、このため、従来のコンピューティングデバイスを用いては実装できない。
【図面の簡単な説明】
【０００２】
実施形態は、以下の詳細な説明を添付図面と併せると容易に理解されよう。本説明を容易にすべく、同様の参照符号は同様の構造的要素を指す。添付図面中の実施形態は、限定ではなく例示として示すものである。
【０００３】
【図１】様々な実施形態による量子ドットデバイスの断面図である。
【図２】様々な実施形態による量子ドットデバイスの断面図である。
【図３】様々な実施形態による量子ドットデバイスの断面図である。
【０００４】
【図４】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図５】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図６】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図７】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図８】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図９】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図１０】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図１１】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図１２】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図１３】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図１４】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図１５】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図１６】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図１７】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図１８】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図１９】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図２０】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図２１】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図２２】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図２３】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図２４】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図２５】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図２６】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図２７】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図２８】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図２９】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図３０】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図３１】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図３２】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図３３】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【０００５】
【図３４】様々な実施形態による別の量子ドットデバイスの断面図である。
【図３５】様々な実施形態による別の量子ドットデバイスの断面図である。
【図３６】様々な実施形態による別の量子ドットデバイスの断面図である。
【０００６】
【図３７】様々な実施形態による、量子ドットデバイスで用いられてよい量子ウェルスタックの様々な例の断面図である。
【図３８】様々な実施形態による、量子ドットデバイスで用いられてよい量子ウェルスタックの様々な例の断面図である。
【図３９】様々な実施形態による、量子ドットデバイスで用いられてよい量子ウェルスタックの様々な例の断面図である。
【０００７】
【図４０】様々な実施形態による、量子ドットデバイスで用いられてよい例示的なベース／フィン配置を示す。
【図４１】様々な実施形態による、量子ドットデバイスで用いられてよい例示的なベース／フィン配置を示す。
【図４２】様々な実施形態による、量子ドットデバイスで用いられてよい例示的なベース／フィン配置を示す。
【図４３】様々な実施形態による、量子ドットデバイスで用いられてよい例示的なベース／フィン配置を示す。
【図４４】様々な実施形態による、量子ドットデバイスで用いられてよい例示的なベース／フィン配置を示す。
【図４５】様々な実施形態による、量子ドットデバイスで用いられてよい例示的なベース／フィン配置を示す。
【図４６】様々な実施形態による、量子ドットデバイスで用いられてよい例示的なベース／フィン配置を示す。
【０００８】
【図４７】様々な実施形態による量子ドットデバイスの断面図である。
【図４８】様々な実施形態による量子ドットデバイスの断面図である。
【図４９】様々な実施形態による量子ドットデバイスの断面図である。
【０００９】
【図５０】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図５１】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図５２】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図５３】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図５４】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図５５】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図５６】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図５７】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図５８】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図５９】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図６０】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図６１】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図６２】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図６３】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図６４】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図６５】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図６６】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図６７】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図６８】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図６９】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図７０】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【図７１】様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
【００１０】
【図７２】様々な実施形態による例示的な量子ドットデバイスの断面図である。
【００１１】
【図７３】様々な実施形態による、図７２の量子ドットデバイスの製造における代替的な例示的段階の断面図である。
【００１２】
【図７４】様々な実施形態による、２次元アレイに配置された複数のトレンチを有する量子ドットデバイスの実施形態を示す。
【００１３】
【図７５】様々な実施形態による、量子ウェルスタック上の単一のトレンチ内に複数のグループのゲートを有する量子ドットデバイスの実施形態を示す。
【００１４】
【図７６】様々な実施形態による、量子ドットデバイスの製造の様々な代替的な段階を示す。
【図７７】様々な実施形態による、量子ドットデバイスの製造の様々な代替的な段階を示す。
【図７８】様々な実施形態による、量子ドットデバイスの製造の様々な代替的な段階を示す。
【図７９】様々な実施形態による、量子ドットデバイスの製造の様々な代替的な段階を示す。
【００１５】
【図８０】様々な実施形態による、複数の相互接続層を持つ量子ドットデバイスの断面図である。
【００１６】
【図８１】様々な実施形態による、量子ドットデバイスパッケージの断面図である。
【００１７】
【図８２Ａ】本明細書に開示する量子ドットデバイスのうちの任意のものを含んでよいウェハおよびダイの平面図である。
【図８２Ｂ】本明細書に開示する量子ドットデバイスのうちの任意のものを含んでよいウェハおよびダイの平面図である。
【００１８】
【図８３】本明細書に開示する量子ドットデバイスのうちの任意のものを含んでよいデバイスアセンブリの側断面図である。
【００１９】
【図８４】様々な実施形態による、量子ドットデバイスを製造する例示の方法のフロー図である。
【００２０】
【図８５】様々な実施形態による、量子ドットデバイスを動作させる例示の方法のフロー図である。
【図８６】様々な実施形態による、量子ドットデバイスを動作させる例示の方法のフロー図である。
【００２１】
【図８７】様々な実施形態による、本明細書に開示した量子ドットデバイスのうちの任意のものを含んでよい、例示的な量子コンピューティングデバイスのブロック図である。
【発明を実施するための形態】
【００２２】
本明細書には、量子コンピューティングアセンブリおよび関連するコンピューティングデバイスおよび方法について開示する。例えば、いくつかの実施形態において、量子コンピューティングアセンブリは、複数のキュビットを生成するための量子デバイスダイと、量子デバイスダイの動作を制御するための制御回路ダイと、基板とを含んでよく、量子デバイスダイおよび制御回路ダイは基板上に配置されている。
【００２３】
本明細書に開示する量子ドットデバイスは、量子コンピューティングデバイスにおいて量子ビット（「キュビット」）として機能する量子ドットの形成を可能にしてよく、および量子ロジック操作を実行するためのこれらの量子ドットの制御を可能にしてよい。量子ドット形成および操作に対する以前のアプローチとは異なり、本明細書に開示の量子ドットデバイスの様々な実施形態は、量子ドットの強力な空間的位置特定（従って、量子ドットの相互作用および操作に対する優れた制御性）、デバイスに含まれる量子ドットの数における優れたスケーラビリティ、および／または、より大きなコンピューティングデバイスへ量子ドットデバイスを統合するための量子ドットデバイスへの電気的接続の形成における設計の柔軟性をもたらす。
【００２４】
以下の詳細な説明においては、本明細書の一部を成す添付図面への参照がなされる。添付図面中に、実施してよい実施形態を例示として示す。他の実施形態が利用されてよいこと、および本開示の範囲を逸脱することなく、構造的または論理的変更を成し得ることを理解されたい。従って、以下の詳細な説明は、限定的な意味において解釈されないものとする。
【００２５】
様々な動作は、特許請求された発明の理解に最も良く寄与する態様において、複数の個々の動作または操作として順番に記載されてよい。しかしながら、説明の順序は、これらの動作が必然的に順序に依存することを暗示するものとして解釈されてはならない。特に、これらの動作は、提示の順序で実行されなくてよい。記載された動作は、説明する実施形態とは異なる順序で実行されてよい。様々な追加の動作が実行されてよく、および／または、追加の実施形態において、記載した動作は省略されてよい。
【００２６】
本開示の目的において、「Ａおよび／またはＢ」という文言は、（Ａ）、（Ｂ）または（ＡおよびＢ）を意味する。本開示の目的において、「Ａ、Ｂおよび／またはＣ」は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）または（Ａ、Ｂ、およびＣ）を意味する。「間」という用語が測定範囲について用いられるとき、測定範囲の両端の値が含まれる。本明細書で用いる「Ａ／Ｂ／Ｃ」は、（Ａ）、（Ｂ）、および／または（Ｃ）を意味する。
【００２７】
説明は、「一実施形態において」または「実施形態において」という文言を用いるが、これらのそれぞれは、同一のまたは異なる実施形態のうちの１または複数を指してよい。さらに、用語「備える」、「含む」、「有する」等が本開示の実施形態に関し用いられるとき、これらは同義語である。本開示は、「上方」、「下方」、「上部」、「底部」および「側面」等の視点に基づく説明を用いてよいが、このような説明は、説明を容易化するため用いられており、開示された実施形態の適用を限定する意図ではない。添付図面は必ずしも縮尺通り描画されていない。本明細書で用いられる「ｈｉｇｈ‐ｋ誘電体」とは、酸化ケイ素よりも高い誘電率を有する材料を指す。本明細書で用いる「マグネットライン」とは、量子ドットのスピン状態に影響を及ぼす（例えば、変更、リセット、スクランブル、またはセット）ための磁界生成構造を指してよい。本明細書で説明するようなマグネットラインの一例は、量子ドット形成領域に近接し、且つ、当該領域において量子ドットのスピン状態に影響を及ぼす磁場を生成する電流パルスを選択的に伝導可能な導電性経路である。
【００２８】
図１〜３は、様々な実施形態による量子ドットデバイス１００の断面図である。特に、図２は、図１の量子ドットデバイス１００のＡ‐Ａ方向の断面図を示し（一方、図１は、図２の量子ドットデバイス１００のＣ‐Ｃ方向の断面図を示す）、図３は、図１の量子ドットデバイス１００のＢ‐Ｂ方向の断面図を示し、ゲート１０６／１０８およびマグネットライン１２１がどのようにパターン形成され得るのかをより容易に示すための、不図示の複数の構成要素を備える（一方、図１は、図３の量子ドットデバイス１００のＤ‐Ｄ方向の断面図を示す）。図１は、図２に示す断面図は、フィン１０４−１を通るように切り出されたことを示すが、フィン１０４‐２を通るように切り出された類似の断面図は同一であってよく、そのため、概して、図２の説明は「フィン１０４」と言及する。
【００２９】
量子ドットデバイス１００は、ベース１０２、およびベース１０２から遠ざかる方向に延在する複数のフィン１０４を含んでよい。ベース１０２および複数のフィン１０４は、ベース１０２および複数のフィン１０４の間に、複数の方法のうち任意の方法で分配された基板および量子ウェルスタック（図１〜３には示されていないが、基板１４４および量子ウェルスタック１４６を参照して後述）を含んでよい。ベース１０２は、基板の少なくとも一部を含んでよく、複数のフィン１０４はそれぞれ、量子ウェルスタックの量子ウェル量子ウェル層（量子ウェル層１５２を参照して後述）を含んでよい。ベース／フィン配置の例については、図４０〜４６のベースフィン配置１５８を参照して後述する。
【００３０】
図１〜３中には、２つのフィン１０４‐１および１０４‐２のみが示されているが、これは単に図示を簡単にするために過ぎず、３つ以上のフィン１０４が量子ドットデバイス１００に含まれてよい。いくつかの実施形態において、量子ドットデバイス１００に含まれるフィン１０４の総数は偶数であり、詳しく後述するように、複数のフィン１０４は、１つのアクティブフィン１０４および１つの読み取りフィン１０４を含む対に編成されている。量子ドットデバイス１００が、３つ以上のフィン１０４を含む場合、フィン１０４は、直線における対に配置されてよく（例えば、合計２Ｎ個のフィンは、１×２Ｎラインまたは２×Ｎラインに配置されてよい）、または、より大きなアレイにおける対に配置されてよい（例えば、合計２Ｎ個のフィンは、４×Ｎ／２アレイ、６×Ｎ／３アレイ等として配置されてよい）。本明細書の説明は、図示を簡単にするため、主に単一対のフィン１０４に焦点を置くが、本開示の教示のすべては、より多くのフィン１０４を備えた量子ドットデバイス１００に適用される。
【００３１】
上に特記した通り、フィン１０４の各々は、量子ウェル層（図１〜３に不図示であるが、量子ウェル層１５２を参照して後述）を含んでよい。フィン１０４に含まれる量子ウェル層は、ｚ方向に対し垂直に配置されてよく、２次元電子気体（ｔｗｏ‐ｄｉｍｅｎｓｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｇａｓ：２ＤＥＧ）が形成され、量子ドットデバイス１００の動作中に、量子ドットの生成を可能にしてよい層を提供してよい。これについては、後にさらに詳しく説明する。量子ウェル層それ自体は、フィン１０４における量子ドットのｚ位置に対する幾何拘束を提供してよく、ｙ方向におけるフィン１０４の限定範囲（よって、量子ウェル層）は、フィン１０４における量子ドットのｙ位置に対する幾何拘束を提供してよい。フィン１０４における量子ドットのｘ位置を制御すべく、フィン１０４上に配置されたゲートに電圧が印加され、ｘ方向におけるフィン１０４沿いのエネルギープロファイルを調整し、これにより、量子ウェル内の量子ドットのｘ位置を拘束してよい（これについては、ゲート１０６／１０８を参照して詳しく後述する）。フィン１０４の寸法は、任意の好適な値を取ってよい。例えば、いくつかの実施形態において、フィン１０４はそれぞれ、１０から３０ナノメートルの範囲内の幅１６２を有してよい。いくつかの実施形態において、フィン１０４はそれぞれ、２００から４００ナノメートルの範囲内（例えば、２５０から３５０ナノメートルの範囲内、または３００ナノメートルに等しい）の高さ１６４を有してよい。
【００３２】
図１および３に示すように、複数のフィン１０４は平行に配置されてよく、当該フィン１０４の対向する面同士に配置されてよい絶縁材料１２８によって離間されてよい。絶縁材料１２８は、酸化ケイ素等の誘電材料であってよい。例えば、いくつかの実施形態において、複数のフィン１０４は、１００から２５０ナノメートルの範囲内の距離１６０だけ、離間されてよい。
【００３３】
複数のゲートが、各フィン１０４上に配置されてよい。図２に示す実施形態においては、フィン１０４の上部に分配された３つのゲート１０６および２つのゲート１０８が示されている。この特定の数のゲートは単に例示に過ぎず、任意の好適な数のゲートが用いられてよい。さらに、図５０を参照して後述する通り、複数のグループのゲート（図２に示すゲートのような）がフィン１０４上に配置されてよい。
【００３４】
図２に示すように、ゲート１０８−１は、ゲート１０６−１および１０６−２間に配置されてよく、ゲート１０８−２は、ゲート１０６−２および１０６−３間に配置されてよい。ゲート１０６／１０８の各々は、ゲート誘電体１１４を含んでよい。図２に示す実施形態においては、ゲート１０６／１０８のすべてのためのゲート誘電体１１４が、ゲート誘電体材料から成る共通の層によって提供されている。他の実施形態においては、ゲート誘電体１１４の別個の部分により、ゲート１０６／１０８の各々に対し、ゲート誘電体１１４が提供されてよい（例えば、図５６〜５９を参照して後述されるように）。いくつかの実施形態において、ゲート誘電体１１４は、マルチレイヤゲート誘電体（例えば、フィン１０４と対応するゲート金属との間の界面を改善すべく用いられる複数の材料を持つ）であってよい。例えば、ゲート誘電体１１４は、酸化ケイ素、酸化アルミニウム、または酸化ハフニウム等のｈｉｇｈ‐ｋ誘電体であってよい。より一般的には、ゲート誘電体１１４は、ハフニウム、シリコン、酸素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオビウムおよび亜鉛等の元素を含んでよい。ゲート誘電体１１４で用いられてよい材料の例としては限定ではないが、酸化ハフニウム、酸化ハフニウムケイ素、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ケイ素ジルコニウム、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化タンタル、酸化タンタルケイ素、酸化鉛スカンジウムタンタル、および亜鉛ニオブ酸鉛が含まれてよい。いくつかの実施形態において、ゲート誘電体１１４の品質を向上させるべく、アニールプロセスがゲート誘電体１１４に実行されてよい。
【００３５】
ゲート１０６の各々は、ゲート金属１１０およびハードマスク１１６を含んでよい。ハードマスク１１６は、窒化ケイ素、炭化ケイ素または別の好適な材料で形成されていてよい。ゲート金属１１０は、ハードマスク１１６およびゲート誘電体１１４の間に配置されてよく、ゲート誘電体１１４は、ゲート金属１１０およびフィン１０４の間に配置されてよい。図示を簡単にするため、図２中、ハードマスク１１６の一部分のみに参照番号が付されている。いくつかの実施形態において、ゲート金属１１０は、アルミニウム、窒化チタン（例えば、原子層堆積により堆積された）または窒化ニオブチタン等のスーパコンダクタであってよい。いくつかの実施形態において、ハードマスク１１６は、量子ドットデバイス１００に存在しなくてよい（例えば、後述のように、プロセス中にハードマスク１１６等のハードマスクは除去されてよい）。図２に示すように、ゲート金属１１０の側面同士は、実質的に平行であってよく、絶縁スペーサ１３４が、ゲート金属１１０およびハードマスク１１６の側面上に配置されてよい。図２に示すように、スペーサ１３４は、フィン１０４に近づくにつれ厚みが増してよく、フィン１０４から離れるにつれ厚みが薄くなってよい。いくつかの実施形態において、スペーサ１３４は、凸形状を有してよい。スペーサ１３４は、炭素ドープ酸化物、窒化ケイ素、酸化ケイ素、または他の炭化物若しくは窒化物（例えば、炭化ケイ素、炭素がドーピングされた窒化ケイ素、および酸窒化ケイ素）等の任意の好適な材料で形成されてよい。ゲート金属１１０は、窒化チタン等の任意の好適な金属であってよい。
【００３６】
ゲート１０８の各々は、ゲート金属１１２およびハードマスク１１８を含んでよい。ハードマスク１１８は、窒化ケイ素、炭化ケイ素または別の好適な材料で形成されていてよい。ゲート金属１１２は、ハードマスク１１８およびゲート誘電体１１４の間に配置されてよく、ゲート誘電体１１４は、ゲート金属１１２およびフィン１０４の間に配置されてよい。図２に示す実施形態においては、ハードマスク１１８は、ハードマスク１１６の上方（およびゲート１０６のゲート金属１１０の上方）に延在してよいが、一方で他の実施形態においては、ハードマスク１１８は、ゲート金属１１０の上方に延在しなくてよい（例えば、図４５を参照して後述するように）。いくつかの実施形態において、ゲート金属１１２は、ゲート金属１１０とは異なる金属であってよく、他の実施形態においては、ゲート金属１１２およびゲート金属１１０は、同一の材料組成を有してよい。いくつかの実施形態において、ゲート金属１１２は、アルミニウム、窒化チタン（例えば、原子層堆積により堆積された）または窒化ニオブチタン等のスーパコンダクタであってよい。いくつかの実施形態において、ハードマスク１１８は、量子ドットデバイス１００に存在しなくてよい（例えば、後述のように、プロセス中にハードマスク１１８等のハードマスクは除去されてよい）。
【００３７】
図２に示すように、ゲート１０８−１は、ゲート１０６−１およびゲート１０６−２の側面にある近接するスペーサ１３４間に延在してよい。いくつかの実施形態においては、ゲート１０８−１のゲート金属１１２は、ゲート１０６‐１およびゲート１０６‐２の側面にあるスペーサ１３４間に延在してよい。そのため、図示の通り、ゲート１０８‐１のゲート金属１１２は、スペーサ１３４の形状に対し実質的に相補的な形状を有してよい。同様に、ゲート１０８−２は、ゲート１０６−２およびゲート１０６−３の側面にある近接するスペーサ１３４間に延在してよい。ゲート誘電体１１４が、ゲート１０８と１０６との間で共有される共通の層ではなく、フィン１０４上に、スペーサ１３４とスペーサ１３４との間に別個に堆積される、いくつかの実施形態において（例えば、図５６〜５９を参照して後述するように）は、ゲート誘電体１１４は、スペーサ１３４の側面の上に少なくとも部分的に延在してよく、ゲート金属１１２は、スペーサ１３４上のゲート誘電体１１４の部分間に延在してよい。ゲート金属１１０と同様に、ゲート金属１１２は、窒化チタン等の任意の好適な金属であってよい。
【００３８】
ゲート１０６／１０８の寸法は、任意の好適な値を取ってよい。例えば、いくつかの実施形態において、ゲート金属１１０のｚ高さ１６６は、４０から７５ナノメートル（例えば、約５０ナノメートル）の範囲内であってよく、ゲート金属１１２のｚ高さは、同一の範囲内にあってよい。図２に示すような実施形態においては、ゲート金属１１２のｚ高さは、ゲート金属１１０のｚ高さより大きくてよい。いくつかの実施形態において、ゲート金属１１０の長さ１６８（すなわち、ｘ方向における）は、２０から４０ナノメートルの範囲内（例えば、３０ナノメートル）であってよい。いくつかの実施形態において、隣接するゲート１０６間の距離１７０（例えば、図２に示すように、ｘ方向において、あるゲート１０６のゲート金属１１０から、隣接するゲート１０６のゲート金属１１０までの間で測定）は、４０から６０ナノメートルの範囲内（例えば、５０ナノメートル）であってよい。いくつかの実施形態において、スペーサ１３４の厚み１７２は、１から１０ナノメートルの範囲内（例えば、３から５ナノメートルの範囲内、４から６ナノメートルの範囲内、または４から７ナノメートルの範囲内）であってよい。図２に示すように、ゲート金属１１２の長さ（すなわち、ｘ方向における）は、ゲート１０６およびスペーサ１３４の寸法に依存してよい。図１に示すように、１つのフィン１０４上のゲート１０６／１０８は、絶縁材料１２８の上方に、それぞれのフィン１０４を超え、他のフィン１０４に向かって延在してよいが、介在する絶縁材料１３０およびスペーサ１３４により、それらの対応するゲートから絶縁されてよい。
【００３９】
添付図面中、すべてのゲート１０６は、ゲート金属１１０について同一の長さ１６８を有するように示されているが、いくつかの実施形態においては、「最外側」ゲート１０６（例えば、図２に示す実施形態のゲート１０６−１および１０６−３）は、「内側」ゲート１０６（例えば、図２に示す実施形態のゲート１０６‐２）より長い長さ１６８を有してよい。このようなより長い「外側」ゲート１０６は、ドープされた領域１４０と、ゲート１０８および内側ゲート１０６の下方にある量子ドット１４２が形成され得る領域との間の空間的分離をもたらしてよく、よって、ドープされた領域１４０により生じる、ゲート１０８および内側ゲート１０６の下方にあるポテンシャルエネルギー地形に対する摂動を低減してよい。
【００４０】
図２に示すように、ゲート１０６および１０８は、ｘ方向において、フィン１０４沿いに交互に配置されてよい。量子ドットデバイス１００の動作中、フィン１０４における量子ウェル層（不図示）内のポテンシャルエネルギーを調整すべく、電圧がゲート１０６／１０８に印加され、異なる深さの複数の量子ウェルを形成してよく、当該量子ウェルにおいて、量子ドット１４２が形成されてよい。５つの量子ドットが各フィン１０４内に点線の円として示されているが、図示を簡単にするため、図２および３中、１つの量子ドット１４２のみに参照番号が付されている。図２中の量子ドット１４２の位置は、量子ドット１４２の特定の幾何学的な位置を示すことを意図していない。スペーサ１３４自体が、ゲート１０６／１０８の下方にある量子ウェル層内の量子ウェル間に、「パッシブ」障壁を提供してよい。ゲート１０６／１０８のそれぞれに適用される電圧は、ゲート１０６／１０８の下方の量子ウェル層内のポテンシャルエネルギーを調整してよい。ポテンシャルエネルギーを下げると、量子ウェルが形成されてよく、一方、ポテンシャルエネルギーを上げると、量子障壁を形成してよい。
【００４１】
フィン１０４は、量子ドットデバイス１００のための電荷キャリアのリザーバとして機能してよい、ドープされた領域１４０を含んでよい。例えば、ｎ型のドープされた領域は、電子タイプの量子ドット１４２に対し電子を供給してよく、ｐ型のドープされた領域１４０は、正孔タイプの量子ドット１４２に対し正孔を供給してよい。いくつかの実施形態においては、図示の通り、界面材料１４１が、ドープされた領域１４０の表面の箇所に配置されてよい。界面材料１４１は、導電性コンタクト（例えば、後述のような導電性ビア１３６）とドープされた領域１４０との間の電気的結合を容易にしてよい。界面材料１４１は、任意の好適な金属‐半導体のオーミック接触材料であってよい。例えば、ドープされた領域１４０がシリコンを含む実施形態においては、界面材料１４１は、（例えば、図２２〜２３を参照して後述するように）ニッケルシリサイド、アルミニウムシリサイド、チタニウムシリサイド、モリブデンシリサイド、コバルトシリサイド、タングステンシリサイド、またはプラチナシリサイドを含んでよい。いくつかの実施形態において、界面材料１４１は、窒化チタン等の非シリサイド化合物であってよい。いくつかの実施形態において、界面材料１４１は金属（例えば、アルミニウム、タングステンまたはインジウム）であってよい。
【００４２】
本明細書に開示する量子ドットデバイス１００は、電子タイプのまたは正孔タイプの量子ドット１４２を形成するために用いられてよい。量子ウェル／障壁を形成するためにゲート１０６／１０８に印加する電圧の極性は、量子ドットデバイス１００に用いられる電荷キャリアに依存することに留意されたい。電荷キャリアが電子である（すなわち、量子ドット１４２は電子タイプの量子ドットである）実施形態においては、ゲート１０６／１０８に印加される十分負の電圧が、ゲート１０６／１０８の下方のポテンシャル障壁を増大させてよい。ゲート１０６／１０８に印加される十分正の電圧が、ゲート１０６／１０８の下方のポテンシャル障壁を低減させてよい（これにより、ポテンシャルウェルを形成し、当該ウェル内において、電子タイプの量子ドット１４２が形成されてよい）。電荷キャリアが正孔である（すなわち、量子ドット１４２は正孔タイプの量子ドットである）実施形態においては、ゲート１０６／１０８に印加される十分正の電圧が、ゲート１０６／１０８の下方のポテンシャル障壁を増大させてよい。ゲート１０６／１０８に印加される十分負の電圧が、ゲート１０６／１０８の下方のポテンシャル障壁を低減させてよい（これにより、ポテンシャルウェルを形成し、当該ウェル内において、正孔タイプの量子ドット１４２が形成されてよい）。本明細書に開示する量子ドットデバイス１００は、電子タイプまたは正孔タイプの量子ドットを形成するために用いられてよい。
【００４３】
電圧がゲート１０６および１０８の各々に印加され、ゲート１０６および１０８の下方にある量子ウェル層内のポテンシャルエネルギーを別々に調整し、これによりゲート１０６および１０８の各々の下方での量子ドット１４２の形成を制御してよい。また、ゲート１０６および１０８のそれぞれ下方の関連するポテンシャルエネルギープロファイルは、量子ドットデバイス１００が、隣接する複数のゲートの下方にある量子ドット間のポテンシャル相互作用をチューニングすることを可能にする。例えば、２つの隣接する量子ドット１４２（例えば、ゲート１０６の下方にある１つの量子ドット１４２、およびゲート１０８の下方にある別の量子ドット１４２）が、短いポテンシャル障壁によってのみ分離されている場合、当該２つの量子ドット１４２は、これらがより長いポテンシャル障壁によって分離されている場合よりも、より強く相互作用してよい。各ゲート１０６／１０８の下方のポテンシャルウェルの深さ／ポテンシャル障壁の高さは、それぞれのゲート１０６／１０８に対する電圧を調整することで調整されてよいので、隣接するゲート１０６／１０８間のポテンシャルの差異は調整されてよく、故に相互作用はチューニングされてよい。
【００４４】
いくつかの適用において、ゲート１０８は、ゲート１０８の下方での量子ドット１４２の形成を可能にするためのプランジャゲートとして用いられてよい。一方、ゲート１０６は、隣接する複数のゲート１０８の下方に形成される量子ドット１４２間のポテンシャル障壁を調整するための障壁ゲートとして用いられてよい。他の適用においては、ゲート１０８が障壁ゲートとして用いられてよく、一方でゲート１０６がプランジャゲートとして用いられる。他の適用において、量子ドット１４２は、すべてのゲート１０６および１０８の下方に、または、ゲート１０６および１０８の任意の所望のサブセットの下方に形成されてよい。
【００４５】
導電性ビアおよびラインが、ゲート１０６／１０８との接触、およびドープされた領域１４０への接触を形成して、ゲート１０６／１０８およびドープされた領域１４０への電気的接続が所望の位置に形成されルことを可能にしてよい。図１〜３に示すように、ゲート１０６は、フィン１０４から離れる方向に延在してよく、導電性ビア１２０（図２中、破線で示され、図面の平面の背後にあるそれらの位置を示す）は、ゲート１０６に接触してよい。導電性ビア１２０は、ハードマスク１１６およびハードマスク１１８を通って延在し、ゲート１０６のゲート金属１１０に接触してよい。ゲート１０８は、フィン１０４から離れる方向に延在してよく、導電性ビア１２２（図２中、これも破線で示され、図面の平面の背後にあるそれらの位置を示す）は、ゲート１０８に接触してよい。導電性ビア１２２は、ハードマスク１１８を通って延在し、ゲート１０８のゲート金属１１２に接触してよい。導電性ビア１３６は界面材料１４１に接触してよく、それにより、ドープされた領域１４０との電気的接触を形成してよい。必要に応じて、量子ドットデバイス１００は、さらなる導電性ビアおよび／またはライン（不図示）を含み、ゲート１０６／１０８および／またはドープされた領域１４０との電気的接触を形成してよい。量子ドットデバイス１００に含まれる導電性ビアおよび導電性ラインは、銅、タングステン（例えば、ＣＶＤにより堆積された）、またはスーパコンダクタ（例えば、アルミニウム、錫、窒化チタン、窒化ニオブチタン、タンタル、ニオビウム、またはニオビウム錫およびニオビウムゲルマニウム等の他のニオビウム化合物）等の任意の好適な材料を含んでよい。
【００４６】
動作中、バイアス電圧が（例えば、導電性ビア１３６および界面材料１４１を介して）ドープされた領域１４０に印加され、ドープされた領域１４０を流れる電流を生じさせてよい。ドープされた領域１４０がｎ型材料でドーピングされる場合、この電圧は正であってよく、ドープされた領域１４０がｐ型材料でドーピングされる場合、この電圧は負であってよい。このバイアス電圧の大きさは、任意の好適な値（例えば、０．２５ボルトから２ボルトの範囲内）を取ってよい。
【００４７】
量子ドットデバイス１００は、１または複数のマグネットライン１２１を含んでよい。例えば、図１〜３中には、単一のマグネットライン１２１が、フィン１０４‐１に近接して図示されている。マグネットライン１２１は導電性材料で形成されてよく、フィン１０４に形成されてよい量子ドット１４２のうちの１または複数のスピン状態に影響を及ぼす磁場を生成する電流パルスを伝えるために用いられてよい。いくつかの実施形態において、マグネットライン１２１は、原子核および／または量子ドットのスピンをリセット（または「スクランブル」）するためのパルスを伝えてよい。いくつかの実施形態において、マグネットライン１２１は、量子ドットの電子を特定のスピン状態に初期化するためのパルスを伝えてよい。いくつかの実施形態において、マグネットライン１２１は、連続的な振動磁場を提供するための電流を伝えてよく、当該振動磁場にキュビットのスピンは結合されてよい。マグネットライン１２１は、これらの実施形態の任意の好適な組み合わせ、または任意の他の適切な機能を提供してよい。
【００４８】
いくつかの実施形態において、マグネットライン１２１は、銅で形成されてよい。いくつかの実施形態において、マグネットライン１２１は、アルミニウム等のスーパコンダクタで形成されてよい。図１〜３に図示されたマグネットライン１２１は、フィン１０４と同一平面ではなく、また、ゲート１０６／１０８とも同一平面ではない。いくつかの実施形態においては、マグネットライン１２１は、ゲート１０６／１０８から距離１６７だけ離間されてよい。距離１６７は、任意の好適な値（例えば、量子ドット１４２との磁場相互作用の所望の強度に基づき）を取ってよい。いくつかの実施形態において、距離１６７は、２５ナノメートルから１ミクロンの範囲内（例えば、５０ナノメートルから２００ナノメートルの範囲内）であってよい。
【００４９】
いくつかの実施形態において、マグネットライン１２１は、磁性材料で形成されてよい。例えば、磁性材料（コバルト等）は、絶縁材料１３０におけるトレンチの中に堆積され、量子ドットデバイス１００に永久磁場を提供してよい。
【００５０】
マグネットライン１２１は、任意の好適な寸法を有してよい。例えば、マグネットライン１２１は、２５から１００ナノメートルの範囲内の厚み１６９を有してよい。マグネットライン１２１は、２５から１００ナノメートルの範囲内の幅１７１を有してよい。いくつかの実施形態において、マグネットライン１２１の幅１７１および厚み１６９は、量子ドットデバイス１００内に当技術分野で知られるような電気的相互接続を提供するために用いられる他の導電性ライン（不図示）のそれぞれ幅および厚みに等しくてよい。マグネットライン１２１は、マグネットライン１２１が相互作用することになる量子ドット１４２を形成すべきゲート１０６／１０８の数および寸法に依存してよい長さ１７３を有してよい。図１〜３に示すマグネットライン１２１（および後の図３４〜３６に示すマグネットライン１２１）は実質的に直線状であるが、これは当該事例に必須でなく、本明細書に開示されたマグネットライン１２１は任意の好適な形状を取ってよい。導電性ビア１２３は、マグネットライン１２１に接触してよい。
【００５１】
導電性ビア１２０、１２２、１３６および１２３は、絶縁材料１３０によって、互いから電気的に絶縁されてよい。絶縁材料１３０は、層間絶縁膜（ＩＬＤ）等の任意の好適な材料であってよい。絶縁材料１３０の例としては、酸化ケイ素、窒化ケイ素、酸化アルミニウム、炭素ドープ酸化物、および／または酸窒化ケイ素が含まれてよい。集積回路の製造の当技術分野において既知の通り、導電性ビアおよび導電性ラインは、構造体の複数の層が互いの上に形成される反復プロセスで形成されてよい。いくつかの実施形態において、導電性ビア１２０／１２２／１３６／１２３は、最も幅広の箇所において、２０ナノメートル以上の幅（例えば、３０ナノメートル）、および８０ナノメートル以上のピッチ（例えば、１００ナノメートル）を有してよい。いくつかの実施形態において、量子ドットデバイス１００に含まれる導電性ライン（不図示）は、１００ナノメートル以上の幅、および１００ナノメートル以上のピッチを有してよい。図１〜３に示す導電性ビアの具体的な配置は単に例示に過ぎず、任意の電気的ルーティング配置が実装されてよい。
【００５２】
上述の通り、フィン１０４−１の構造は、フィン１０４−２の構造と同一であってよい。同様に、フィン１０４−１上のゲート１０６／１０８の構造は、フィン１０４−２上のゲート１０６／１０８の構造と同一であってよい。フィン１０４−１上のゲート１０６／１０８は、平行なフィン１０４‐２上の対応するゲート１０６／１０８によって、鏡映されてよく、絶縁材料１３０は、異なるフィン１０４−１および１０４−２上のゲート１０６／１０８を分離してよい。具体的には、フィン１０４−１内（ゲート１０６／１０８の下方）に形成される量子ドット１４２は、フィン１０４−２内（対応するゲート１０６／１０８の下方）に対応する量子ドット１４２を有してよい。いくつかの実施形態において、フィン１０４‐１内の量子ドット１４２は、これらの量子ドット１４２がキュビットとして動作し、量子計算を実行するように制御（例えば、フィン１０４‐１のゲート１０６／１０８に印加される電圧によって）されるという意味において、「アクティブ」量子ドットとして用いられてよい。フィン１０４−２内の量子ドット１４２は、これらの量子ドット１４２が、フィン１０４−１における量子ドット１４２の電荷により生成される電界を検出することにより、フィン１０４‐１における量子ドット１４２の量子状態を感知してよいという意味において「読み取り」量子ドットとして用いられてよく、フィン１０４‐２における量子ドット１４２の量子状態を、フィン１０４‐２上のゲート１０６／１０８により検出され得る電気信号に変換してよい。フィン１０４‐１内の各量子ドット１４２は、フィン１０４‐２内のその対応する量子ドット１４２によって読み取られてよい。故に、量子ドットデバイス１００は、量子計算と、量子計算結果を読み取る能力の両方を有効にする。
【００５３】
本明細書に開示する量子ドットデバイス１００は、任意の好適な技術を用いて製造されてよい。図４〜３３は、様々な実施形態による、図１〜３の量子ドットデバイス１００の製造における様々な例示的な段階を示す。図４〜３３を参照して後述する特定の製造工程は、量子ドットデバイス１００の特定の実施形態を製造するものとして示されているが、これらの工程は、本明細書で説明するような量子ドットデバイス１００の多くの異なる実施形態の製造に適用されてよい。図４〜３３を参照して後述するいずれの要素も、上述（あるいは本明細書で開示する）の要素に関する実施形態のうち任意の形態を取ってよい。
【００５４】
図４は、基板１４４を含むアセンブリ２００の断面図を示す。基板１４４は、任意の好適な半導体材料を含んでよい。いくつかの実施形態において、基板１４４は、半導体材料を含んでよい。例えば、基板１４４はシリコンを含んでよい（例えば、シリコンウェハから形成されてよい）。
【００５５】
図５は、アセンブリ２００（図４）の基板１４４上に、量子ウェルスタック１４６を設けた後のアセンブリ２０２の断面図を示す。量子ウェルスタック１４６は、量子ドットデバイス１００の動作中に２ＤＥＧが形成されてよい、量子ウェル層（不図示）を含んでよい。量子ウェルスタック１４６の様々な実施形態については、図３７〜３９を参照して後述する。
【００５６】
図６は、アセンブリ２０２（図５）にフィン１０４を形成した後のアセンブリ２０４の断面図を示す。フィン１０４は、ベース１０２から延在してよく、当技術分野で既知のように、アセンブリ２０２をパターン形成した後、エッチングすることで、アセンブリ２０２に形成されてよい。例えば、ドライエッチングおよびウェットエッチングの化学反応の組み合わせを用いて、フィン１０４を形成してよく、適切な化学反応は、当技術分野に既知のように、アセンブリ２０２に含まれる材料に依存してよい。基板１４４の少なくとも一部がベース１０２に含まれてよく、量子ウェルスタック１４６の少なくとも一部がフィン１０４に含まれてよい。具体的には、量子ウェルスタック１４６の量子ウェル層（不図示）が、フィン１０４に含まれてよい。量子ウェルスタック１４６および基板１４４が、ベース１０２およびフィン１０４に異なるように含まれる例示的な配置については、図４０〜４６を参照して後述する。
【００５７】
図７は、アセンブリ２０４（図６）に絶縁材料１２８を設けた後のアセンブリ２０６の断面図を示す。フィン１０４同士を互いから電気的に絶縁するための任意の好適な材料が、絶縁材料１２８として用いられてよい。上に特記した通り、いくつかの実施形態において、絶縁材料１２８は、酸化ケイ素等の誘電材料であってよい。
【００５８】
図８は、アセンブリ２０６（図７）を平坦化して、フィン１０４の上方にある絶縁材料１２８を除去した後のアセンブリ２０８の断面図を示す。いくつかの実施形態において、アセンブリ２０６は、化学機械研磨（ＣＭＰ）技術を用いて平坦化されてよい。
【００５９】
図９は、ベース１０２から延在し、絶縁材料１２８によって離間されたフィン１０４を示す、アセンブリ２０８の少なくとも一部の斜視図である。図４〜８の断面図は、図９の斜視図のページの平面に対し平行に切り出されている。図１０は、図９のフィン１０４‐１沿いの破線に沿って切り出された、アセンブリ２０８の別の断面図である。図１１〜２４、２６、２８、３０および３２に示す断面図は、図１０と同一断面に沿ったものである。図２５、２７、２９、３１および３３に示す断面図は、図８と同一断面に沿ったものである。
【００６０】
図１１は、アセンブリ２０８（図８〜１０）のフィン１０４上に、ゲートスタック１７４を形成した後のアセンブリ２１０の断面図である。ゲートスタック１７４は、ゲート誘電体１１４、ゲート金属１１０およびハードマスク１１６を含んでよい。ハードマスク１１６は、窒化ケイ素または炭素ドープ窒化物等の電気的絶縁材料で形成されてよい。
【００６１】
図１２は、アセンブリ２１０（図１１）のハードマスク１１６をパターン形成した後のアセンブリ２１２の断面図である。ハードマスク１１６に適用したパターンは、後述のようにゲート１０６の位置に対応してよい。ハードマスク１１６は、レジストを塗布し、リソグラフィーを用いて当該レジストをパターン形成した後、ハードマスクをエッチング（ドライエッチングまたは任意の適切な技術を用いて）することで、パターン形成されてよい。
【００６２】
図１３は、アセンブリ２１２（図１２）をエッチングして、パターン形成されたハードマスク１１６によって保護されていないゲート金属１１０を除去して、ゲート１０６を形成した後のアセンブリ２１４の断面図である。いくつかの実施形態においては、図１３に示すように、ゲート誘電体１１４は、エッチングされたゲート金属１１０がエッチング除去された後、残されてよく、他の実施形態においては、ゲート金属１１０のエッチング中に、ゲート誘電体１１４もエッチングされてよい。かかる実施形態の例示については、図５６〜５９を参照して後述する。
【００６３】
図１４は、アセンブリ２１４（図１３）に、スペーサ材料１３２を設けた後のアセンブリ２１６の断面図である。スペーサ材料１３２は、例えば、スペーサ１３４を参照して上述した材料のうち任意のものを含んでよく、任意の好適な技術を用いて堆積されてよい。例えば、スペーサ材料１３２は、スパッタリングで堆積された窒化物材料（例えば、窒化ケイ素）であってよい。
【００６４】
図１５は、アセンブリ２１６（図１４）のスペーサ材料１３２をエッチングし、ゲート１０６の側面上（例えば、ハードマスク１１６およびゲート金属１１０の側面上）に、スペーサ材料１３２で形成されたスペーサ１３４を残した後の、アセンブリ２１８の断面図である。スペーサ材料１３２のエッチングは、異方性エッチングであってよく、スペーサ材料１３２を「下方に」エッチングすることで、ゲート１０６の上部のスペーサ材料１３２およびゲート１０６間の一部の領域におけるスペーサ材料１３２が除去されると同時に、ゲート１０６の側面上にスペーサ１３４が残される。いくつかの実施形態においては、異方性エッチングは、ドライエッチングであってよい。
【００６５】
図１６は、ゲート金属１１２をアセンブリ２１８（図１５）に設けた後のアセンブリ２２０の断面図である。ゲート金属１１２は、ゲート１０６のうちの隣接するゲート間の領域を充填してよく、ゲート１０６の上部の上方に延在してよい。
【００６６】
図１７は、アセンブリ２２０（図１６）を平坦化して、ゲート１０６の上方にあるゲート金属１１２を除去した後のアセンブリ２２２の断面図である。いくつかの実施形態において、アセンブリ２２０は、ＣＭＰ技術を用いて平坦化されてよい。残されたゲート金属１１２の一部が、ゲート１０６のうちの隣接するゲート間の領域を充填してよく、一方で、残されたゲート金属１１２の他の一部１５０が、ゲート１０６の「外部」に配置されてよい。
【００６７】
図１８は、アセンブリ２２２（図１７）の平坦化された表面上に、ハードマスク１１８を設けた後のアセンブリ２２４の断面図である。ハードマスク１１８は、例えば、ハードマスク１１６を参照して上述した任意の材料で形成されてよい。
【００６８】
図１９は、アセンブリ２２４（図１８）のハードマスク１１８をパターン形成した後のアセンブリ２２６の断面図である。ハードマスク１１８に適用されたパターンは、ハードマスク１１６の上方（並びにゲート１０６のゲート金属１１０の上方、およびゲート１０８（図２に示すように）のための位置の上方）に延在してよい。図１９に示すように、ハードマスク１１８は、ハードマスク１１６と同一平面でなくてよい。故に、図１９に示すハードマスク１１８は、ハードマスク１１６のすべての上方に延在するハードマスク１１８の共通の連続的部分であってよい。ハードマスク１１８は、例えば、ハードマスク１１６のパターン形成に関し上述した技術のうち任意のものを使用してパターン形成されてよい。
【００６９】
図２０は、アセンブリ２２６（図１９）をエッチングして、パターン形成されたハードマスク１１８によって保護されていない一部１５０を除去して、ゲート１０８を形成した後のアセンブリ２２８の断面図である。図示の通り、ハードマスク１１８の部分は、ハードマスク１１６の上部に残ってよい。アセンブリ２２６に対し行われる工程には、図示の通り、フィン１０４上に「露出」された任意のゲート誘電体１１４を除去することが含まれてよい。余分なゲート誘電体１１４は、化学エッチングまたはシリコン衝撃等の任意の好適な技術を用いて除去されてよい。
【００７０】
図２１は、ゲート１０６／１０８の「外部」のフィン１０４の部分に、ドープされた領域１４０を形成すべく、アセンブリ２２８（図２０）のフィン１０４をドーピングした後のアセンブリ２３０の断面図である。ドープされた領域１４０を形成するために用いられるドーパントのタイプは、上述の通り、所望される量子ドットのタイプに依存してよい。いくつかの実施形態において、ドーピングは、イオン注入で行われてよい。例えば、量子ドット１４２が、電子タイプの量子ドット１４２となるべき場合、ドープされた領域１４０は、リン、ヒ素、または別のｎ型材料のイオン注入で形成されてよい。量子ドット１４２が正孔タイプの量子ドット１４２となるべき場合、ドープされた領域１４０は、ホウ素または別のｐ型材料のイオン注入で形成されてよい。ドーパントを活性化させ、ドーパントをフィン１０４にさらに拡散させるアニールプロセスが、イオン注入プロセスの後に続いてよい。ドープされた領域１４０の深さは、任意の好適な値を取ってよく、例えば、いくつかの実施形態においては、ドープされた領域１４０は、５００から１０００オングストロームの範囲内の深さ１１５までフィン１０４内に延在してよい。
【００７１】
外側ゲート１０６の外側スペーサ１３４は、ドープされた領域１４０からゲート１０６／１０８の下方の領域へのドーパントの拡散を制限するドーピング境界をもたらしてよい。図示の通り、ドープされた領域１４０は、隣接する外側スペーサ１３４の下方に延在してよい。いくつかの実施形態において、ドープされた領域１４０は、外側スペーサ１３４を越えて、外側ゲート１０６のゲート金属１１０の下方に延在してよく、外側スペーサ１３４と隣接するゲート金属１１０との間の境界のみまで延在してよい。または、ドープされた領域１４０は、外側スペーサ１３４の下方で終端し、外側スペーサ１３４と隣接するゲート金属１１０との間の境界には到達しなくてよい。いくつかの実施形態において、ドープされた領域１４０のドーピング濃度は、１０１７／ｃｍ３から１０２０／ｃｍ３の範囲内であってよい。
【００７２】
図２２は、アセンブリ２３０（図２１）の上方にニッケルまたは他の材料１４３の層を設けた後のアセンブリ２３２の側断面図である。ニッケルまたは他の材料１４３は、任意の好適な技術（例えば、メッキ技術、化学気相成長、または原子層堆積）を用いてアセンブリ２３０上に堆積されてよい。
【００７３】
図２３は、アセンブリ２３２（図２２）をアニーリングして、材料１４３とドープされた領域１４０とを相互作用させて、界面材料１４１を形成した後、未反応の材料１４３を除去した後のアセンブリ２３４の側断面図である。ドープされた領域１４０は、シリコンを含み、材料１４３は、例えばニッケルを含み、界面材料１４１はニッケルシリサイドであってよい。図２２を参照して上述した工程において、例えば、チタン、アルミニウム、モリブデン、コバルト、タングステン、またはプラチナを含むニッケル以外の材料が堆積され、他の界面材料１４１を形成してもよい。より一般的には、アセンブリ２３４の界面材料１４１は、界面材料１４１に関し本明細書で説明した材料のうちの任意のものを含んでよい。
【００７４】
図２４は、アセンブリ２３４（図２３）上に絶縁材料１３０を設けた後のアセンブリ２３６の断面図である。絶縁材料１３０は、上述した形態のうち任意のものを取ってよい。例えば、絶縁材料１３０は、酸化ケイ素等の誘電材料であってよい。絶縁材料１３０は、スピンコーティング、化学気相成長（ＣＶＤ）またはプラズマ強化ＣＶＤ（ＰＥＣＶＤ）等の任意の好適な技術を用いてアセンブリ２３４上に設けられてよい。いくつかの実施形態において、絶縁材料１３０を堆積した後、さらなるプロセスの前に、それは研磨されてよい。いくつかの実施形態において、アセンブリ２３６上に設けられた絶縁材料１３０の厚み１３１（図２４に示すように、ハードマスク１１８からの測定）は、５０ナノメートルから１．２ミクロンの範囲内（例えば、５０ナノメートルから３００ナノメートルの範囲内）であってよい。図２５は、図２４をＣ‐Ｃ断面沿いに見た、アセンブリ２３６の別の断面図である。
【００７５】
図２６は、アセンブリ２３６（図２４および２５）の絶縁材料１３０に、トレンチ１２５を形成した後のアセンブリ２３８の断面図である。トレンチ１２５は、任意の所望の技術（例えば、レジストパターン形成した後、エッチング）を用いて形成されてよく、マグネットライン１２１を参照して上述した厚み１６９および幅１７１の実施形態のうちの任意の形態を取り得る、それぞれ深さ１２７および幅１２９を有してよい。図２７は、図２６をＣ‐Ｃ断面沿いに見た、アセンブリ２３８の別の断面図である。いくつかの実施形態においては、アセンブリ２３６が平坦化され、ハードマスク１１６および１１８が除去された後、追加の絶縁材料１３０が平坦化された表面上に設けられてから、トレンチ１２５が形成されてよい。かかる実施形態においては、ハードマスク１１６および１１８は、量子ドットデバイス１００に存在しなくなる。
【００７６】
図２８は、アセンブリ２３８（図２６および２７）のトレンチ１２５を、導電性材料で充填して、マグネットライン１２１を形成した後のアセンブリ２４０の断面図である。マグネットライン１２１は、任意の所望の技術（例えば、メッキ後の平坦化または半足し算式プロセス）を用いて形成されてよく、本明細書に開示した任意の実施形態の形態を取ってよい。図２９は、図２８のＣ‐Ｃ断面沿いに見た、アセンブリ２４０の別の断面図である。
【００７７】
図３０は、アセンブリ２４０（図２８および２９）に追加の絶縁材料１３０を設けた後のアセンブリ２４２の断面図である。アセンブリ２４０上に設けられた絶縁材料１３０は、上述した絶縁材料１３０の任意の形態を取ってよい。図３１は、図３０をＣ‐Ｃ断面沿いに見た、アセンブリ２４２の別の断面図である。
【００７８】
図３２は、アセンブリ２４２（図３０および３１）に導電性ビア１２０、導電性ビア１２２、導電性ビア１３６および導電性ビア１２３を形成した後のアセンブリ２４４の断面図である。導電性ビア１２０は絶縁材料１３０（およびハードマスク１１６および１１８）を通って、ゲート１０６のゲート金属１１０に接触し、導電性ビア１２２は絶縁材料１３０（およびハードマスク１１８）を通って、ゲート１０８のゲート金属１１２に接触し、導電性ビア１３６は絶縁材料１３０を通って、ドープされた領域１４０の界面材料１４１に接触し、および導電性ビア１２３は絶縁材料１３０を通って、マグネットライン１２１に接触する。図３３は、図３２をＣ‐Ｃ断面沿いに見た、アセンブリ２４４の別の断面図である。所望であれば、従来の相互接続技術を用いて、さらなる導電性ビアおよび／またはラインがアセンブリ２４４に形成されてよい。得られたアセンブリ２４４は、図１から３を参照して上述した量子ドットデバイス１００の形態を取ってよい。
【００７９】
図１〜３に示す量子ドットデバイス１００の実施形態においては、マグネットライン１２１は、フィン１０４の長手方向の軸に対し平行となる向きで配置される。他の実施形態においては、マグネットライン１２１は、フィン１０４の長手方向の軸に対し平行となる向きで配置されなくてよい。例えば、図３４〜３６は、複数のマグネットライン１２１を有する量子ドットデバイス１００の実施形態の様々な断面図であり、マグネットラインの各々は、フィン１０４に近接し、且つフィン１０４の長手方向の軸に対し垂直となる向きで配置されている。向きを除けば、図３４〜３６のマグネットライン１２１は、上述のマグネットライン１２１の任意の実施形態の形態を取ってよい。図３４〜３６の量子ドットデバイス１００の他の要素は、本明細書で説明した任意の要素の形態を取ってよい。図４〜３３を参照して上述した製造工程を用いて、図３４〜３６の量子ドットデバイス１００を製造してよい。
【００８０】
図１〜３中には、単一のマグネットライン１２１が示されているが、複数のマグネットライン１２１（例えば、フィン１０４の長手方向の軸に対し平行な複数のマグネットライン１２１）が、量子ドットデバイス１００の実施形態に含まれてよい。例えば、図１〜３の量子ドットデバイス１００は、フィン１０４−１の近くに図示されたマグネットライン１２１に対し、対称的な態様で、フィン１０４−２の近くに第２のマグネットライン１２１を含んでよい。いくつかの実施形態においては、複数のマグネットライン１２１が量子ドットデバイス１００に含まれてよく、これらのマグネットライン１２１は、互いに平行であってよく、または平行でなくてよい。例えば、いくつかの実施形態においては、量子ドットデバイス１００は、互いに垂直に配置された２つ（またはそれ以上）のマグネットライン１２１（例えば、図１〜３に示すような向きに配置された１または複数のマグネットライン１２１と、図３４〜３６に示すような向きに配置された１または複数のマグネットライン１２１と）を含んでよい。
【００８１】
上述のように、量子ドットデバイス１００のベース１０２およびフィン１０４は、基板１４４および基板１４４上に配置された量子ウェルスタック１４６から形成されてよい。量子ウェルスタック１４６は、量子ドットデバイス１００の動作中に２ＤＥＧが形成されてよい量子ウェル層を含んでよい。量子ウェルスタック１４６は、複数の形態のうちの任意のものを取ってよく、それらのうちのいくつかが図３７〜３９に示されている。後述の量子ウェルスタック１４６における様々な層は、基板１４４上で成長（例えば、エピタキシャルプロセスを用いて）させられてよい。
【００８２】
図３７は、量子ウェル層１５２のみを含む、量子ウェルスタック１４６の断面図である。量子ウェル層１５２は、基板１４４上に配置されてよく（例えば、図５を参照して上述したように）、量子ドットデバイス１００の動作中に２ＤＥＧが量子ウェル層１５２内において、量子ウェル層１５２の上面近くに形成され得るような材料で形成されてよい。ゲート１０６／１０８のゲート誘電体１１４が、量子ウェル層１５２の上面に配置されてよい（例えば、図１１を参照して上述したように）。いくつかの実施形態において、図３７の量子ウェル層１５２は真性シリコンで形成されてよく、ゲート誘電体１１４は酸化ケイ素で形成されてよい。かかる構成においては、量子ドットデバイス１００の使用中に、真性シリコンと酸化ケイ素との間の界面における真性シリコン内に、２ＤＥＧが形成されてよい。図３７の量子ウェル層１５２が真性シリコンで形成される実施形態は、電子タイプの量子ドットデバイス１００に特に有利であってよい。いくつかの実施形態において、図３７の量子ウェル層１５２は真性ゲルマニウムで形成されてよく、ゲート誘電体１１４は酸化ゲルマニウムで形成されてよい。かかる構成においては、量子ドットデバイス１００の使用中に、真性ゲルマニウムと酸化ゲルマニウムとの間の界面における真性ゲルマニウム内に２ＤＥＧが形成されてよい。かかる実施形態は、正孔タイプの量子ドットデバイス１００に特に有利であってよい。いくつかの実施形態においては、量子ウェル層１５２は歪められていてよく、一方で他の実施形態においては、量子ウェル層１５２は歪められていなくてよい。図３７の量子ウェルスタック１４６における層の厚み（すなわち、ｚ高さ）は、任意の好適な値を取ってよい。例えば、いくつかの実施形態において、量子ウェル層１５２（例えば、真性シリコンまたはシリコンゲルマニウム）の厚みは、０．８から１．２ミクロンの範囲内であってよい。
【００８３】
図３８は、量子ウェル層１５２およびバリア層１５４を含む量子ウェルスタック１４６の断面図である。量子ウェルスタック１４６は、バリア層１５４が量子ウェル層１５２と基板１４４との間に配置されるように（例えば、図５を参照して上述したように）、基板１４４上に配置されてよい。バリア層１５４が、量子ウェル層１５２と基板１４４との間のポテンシャル障壁をもたらしてよい。図２６を参照して上述したように、図３８の量子ウェル層１５２は、量子ドットデバイス１００の動作中に、量子ウェル層１５２において、量子ウェル層１５２の上面近くに２ＤＥＧが形成され得るような材料で形成されてよい。例えば、基板１４４がシリコンで形成されるいくつかの実施形態においては、図３８の量子ウェル層１５２は、シリコンで形成されてよく、バリア層１５４は、シリコンゲルマニウムで形成されてよい。このシリコンゲルマニウムのゲルマニウム含有量は、２０〜８０％（例えば、３０％）であってよい。量子ウェル層１５２がゲルマニウムで形成されるいくつかの実施形態においては、バリア層１５４は、シリコンゲルマニウム（２０〜８０％（例えば、７０％）のゲルマニウム含有量を持つ）で形成されてよい。図３８の量子ウェルスタック１４６の層の厚み（すなわち、ｚ高さ）は、任意の好適な値を取ってよい。例えば、いくつかの実施形態において、バリア層１５４（例えば、シリコンゲルマニウム）の厚みは、０から４００ナノメートルの範囲内であってよい。いくつかの実施形態において、量子ウェル層１５２（例えば、シリコンまたはゲルマニウム）の厚みは、５から３０ナノメートルの範囲内であってよい。
【００８４】
図３９は、量子ウェル層１５２およびバリア層１５４−１に加え、バッファ層１７６および追加のバリア層１５４−２を含む量子ウェルスタック１４６の断面図である。量子ウェルスタック１４６は、バッファ層１７６が、（例えば、図５を参照して上述したように）バリア層１５４−１と基板１４４との間に配置されるように、基板１４４上に配置されてよい。バッファ層１７６はバリア層１５４と同一の材料で形成されてよく、それが基板１４４上で成長させられているときに、この材料に形成される欠陥をトラップするために存在してよい。いくつかの実施形態においては、バッファ層１７６は、バリア層１５４−１とは異なる条件（例えば、堆積温度または成長レート）下で成長させられてよい。特に、バリア層１５４−１は、バリア層１７６よりも少ない欠陥を実現する条件下で成長させられてよい。バッファ層１７６がシリコンゲルマニウムを含むいくつかの実施形態においては、バッファ層１７６のシリコンゲルマニウムは、基板１４４からバリア層１５４‐１の間で異なるゲルマニウム含有量を有してよい。例えば、バッファ層１７６のシリコンゲルマニウムは、シリコン基板１４４においてはゼロパーセントで、バリア層１５４‐１においてはゼロパーセント以外（例えば、３０％）に変わるゲルマニウム含有量を有してよい。図３９の量子ウェルスタック１４６における層の厚み（すなわち、ｚ高さ）は、任意の好適な値を取ってよい。例えば、いくつかの実施形態において、バッファ層１７６（例えば、シリコンゲルマニウム）の厚みは、０．３から４ミクロンの範囲内（例えば、０．３〜２ミクロン、または０．５ミクロン）であってよい。いくつかの実施形態において、バリア層１５４−１（例えば、シリコンゲルマニウム）の厚みは、０から４００ナノメートルの範囲内であってよい。いくつかの実施形態において、量子ウェル層１５２（例えば、シリコンまたはゲルマニウム）の厚みは、５から３０ナノメートルの範囲内（例えば、１０ナノメートル）であってよい。バリア層１５４−２は、バリア層１５４−１と同様、量子ウェル層１５２の周囲にポテンシャルエネルギー障壁を提供してよく、バリア層１５４−１の実施形態のうちの任意の形態を取ってよい。いくつかの実施形態においては、バリア層１５４−２（例えば、シリコンゲルマニウム）の厚みは、２５から７５ナノメートル（例えば、３２ナノメートル）の範囲内であってよい。
【００８５】
図３８を参照して上述したように、図３９の量子ウェル層１５２は、量子ドットデバイス１００の動作中に、量子ウェル層１５２において、量子ウェル層１５２の上面近くに２ＤＥＧが形成され得るような材料で形成されてよい。例えば、基板１４４がシリコンで形成されるいくつかの実施形態においては、図３９の量子ウェル層１５２は、シリコンで形成されてよく、バリア層１５４−１およびバッファ層１７６は、シリコンゲルマニウムで形成されてよい。いくつかのこのような実施形態においては、バッファ層１７６のシリコンゲルマニウムは、基板１４４からバリア層１５４‐１の間で異なるゲルマニウム含有量を有してよい。例えば、バッファ層１７６のシリコンゲルマニウムは、シリコン基板１４４においてはゼロパーセントで、バリア層１５４‐１においてはゼロパーセント以外（例えば、３０％）に変わるゲルマニウム含有量を有してよい。他の実施形態においては、バッファ層１７６は、バリア層１５４‐１のゲルマニウム含有量と等しいゲルマニウム含有量を有してよいが、成長中に生じる欠陥を吸収すべく、バリア層１５４‐１の厚みより、厚くてよい。
【００８６】
いくつかの実施形態において、図３９の量子ウェル層１５２は、ゲルマニウムで形成されてよく、バッファ層１７６およびバリア層１５４−１は、シリコンゲルマニウムで形成されてよい。いくつかのこのような実施形態においては、バッファ層１７６のシリコンゲルマニウムは、基板１４４からバリア層１５４‐１の間で異なるゲルマニウム含有量を有してよい。例えば、バッファ層１７６のシリコンゲルマニウムは、シリコン基板１４４においてはゼロパーセントで、バリア層１５４‐１においてはゼロパーセント以外（例えば、７０％）に変わるゲルマニウム含有量を有してよい。バリア層１５４‐１は、当該ゼロパーセント以外に等しいゲルマニウム含有量を有してよい。他の実施形態においては、バッファ層１７６は、バリア層１５４−１のゲルマニウム含有量に等しいゲルマニウム含有量を有してよいが、成長中に生じる欠陥を吸収すべく、バリア層１５４‐１の厚みより、厚くてよい。図３９の量子ウェルスタック１４６のいくつかの実施形態においては、バッファ層１７６および／またはバリア層１５４−２は、省略されてよい。
【００８７】
上述のように、基板１４４および量子ウェルスタック１４６は、量子ドットデバイス１００のベース１０２およびフィン１０４間で分配されてよい。この分配は、任意の数の方法で行われてよい。例えば、図４０〜４６は、様々な実施形態による、量子ドットデバイス１００で用いられてよい、例示的なベース／フィン配置１５８を示す。
【００８８】
図４０のベース／フィン配置１５８においては、量子ウェルスタック１４６は、ベース１０２ではなくフィン１０４に含まれてよい。基板１４４は、フィン１０４ではなく、ベース１０２に含まれてよい。図４０のベース／フィン配置１５８が、図５〜６を参照して説明した製造工程で用いられる場合、フィンのエッチングは、量子ウェルスタック１４６中をエッチングし、基板１４４に到達すると停止されてよい。
【００８９】
図４１のベース／フィン配置１５８においては、量子ウェルスタック１４６は、ベース１０２の一部およびフィン１０４に含まれてよい。基板１４４は、ベース１０２にも含まれてよいが、フィン１０４には含まれない。図４１のベース／フィン配置１５８が、図５〜６を参照して説明した製造工程で用いられる場合、フィンのエッチングは、量子ウェルスタック１４６を部分的にエッチングし、基板１４４に到達する前に停止されてよい。図４２は、図４１のベース／フィン配置１５８の特定の実施形態を示す。図４２の実施形態においては、図３９の量子ウェルスタック１４６が用いられており、フィン１０４は、バリア層１５４−１、量子ウェル層１５２およびバリア層１５４−２を含み、一方でベース１０２はバッファ層１７６および基板１４４を含む。
【００９０】
図４３のベース／フィン配置１５８においては、量子ウェルスタック１４６は、ベース１０２ではなくフィン１０４に含まれてよい。基板１４４は、フィン１０４に部分的におよびベース１０２にも含まれてよく。図４３のベース／フィン配置１５８が、図５〜６を参照して説明した製造工程で用いられる場合、フィンのエッチングは、量子ウェルスタック１４６中を通って基板１４４の中までエッチングされ、停止されてよい。図４４は、図４３のベース／フィン配置１５８の特定の実施形態を示す。図４４の実施形態においては、図３９の量子ウェルスタック１４６が用いられており、フィン１０４は、量子ウェルスタック１４６および基板１４４の一部を含み、一方で、ベース１０２は、基板１４４の残部を含む。
【００９１】
フィン１０４は、先の多くの図面において、平行な側壁を有する実質的矩形として図示されているが、これは図示を簡単にするために過ぎず、フィン１０４は、任意の好適な形状（例えば、フィン１０４の形成に用いられる製造プロセスに適した形状）を有してよい。例えば、図４５のベース／フィン配置１５８に示すように、いくつかの実施形態においては、フィン１０４はテーパリングされてよい。いくつかの実施形態においては、フィン１０４は、ｚ高さにおいて１００ナノメートルおきに、ｘ幅が３‐１０ナノメートル（例えば、ｚ高さ１００ナノメートルおきにｘ幅５ナノメートル）だけテーパリングされてよい。フィン１０４がテーパリングされる場合、図４５に示すように、フィン１０４のより幅広の端部が、ベース１０２に最も近い端部であってよい。図４６は、図３４のベース／フィン配置１５８の特定の実施形態を示す。図４６中、量子ウェルスタック１４６は、テーパリングされたフィン１０４に含まれ、一方で、基板１４４の一部がテーパリングされたフィンに含まれ、基板１４４の一部がベース１０２を提供する。
【００９２】
図４７〜４９は、様々な実施形態による量子ドットデバイス１００の別の実施形態の断面図である。具体的には、図４８は、図４７をＡ‐Ａ断面沿いに見た量子ドットデバイス１００を示し（一方、図４７は、図４８をＣ‐Ｃ断面沿いに見た量子ドットデバイス１００を示す）、図４９は、図４８をＤ‐Ｄ断面沿いに見た量子ドットデバイス１００を示す（一方、図４８は、図４９をＡ‐Ａ断面沿いに見た量子ドットデバイス１００を示す）。図４７をＢ‐Ｂ断面沿いに見た、図４７〜４９の量子ドットデバイス１００は、図３に示すものと同一であってよい。図４７は、図４８に示す断面図はトレンチ１０７‐１を通るように切り出されていることを示すが、トレンチ１０７−２を通るように切り出された同様の断面図は同一であってよく、そのため、図４８の説明は概して、「トレンチ１０７」と言及する。
【００９３】
量子ドットデバイス１００は、ベース１０２上に配置された量子ウェルスタック１４６を含んでよい。絶縁材料１２８は量子ウェルスタック１４６の上方に配置されてよく、絶縁材料１２８における複数のトレンチ１０７は、量子ウェルスタック１４６に向かって延在してよい。図４７〜４９に示す実施形態においては、ゲート誘電体１１４は、量子ウェルスタック１４６および絶縁材料１２８の間に配置されて、トレンチ１０７の「底部」を提供してよい。図４７〜４９の量子ドットデバイス１００の量子ウェルスタック１４６は、本明細書で開示した量子ウェルスタックのうちの任意の形態（例えば、図３７〜３９を参照して上述したような）を取ってよい。図４７〜４９の量子ウェルスタック１４６における様々な層が、ベース１０２上に成長（例えば、エピタキシャルプロセスを用いて）させられてよい。
【００９４】
図４７〜４９中には、２つのトレンチ１０７‐１および１０７‐２のみが示されているが、これは単に図示を簡単にするために過ぎず、３つ以上のトレンチ１０７が量子ドットデバイス１００に含まれてよい。いくつかの実施形態において、量子ドットデバイス１００に含まれるトレンチ１０７の総数は偶数であり、複数のトレンチ１０７は、詳しく後述するように、１つのアクティブトレンチ１０７および１つの読み取りトレンチ１０７を含む対に編成されている。量子ドットデバイス１００が、３つ以上のトレンチ１０７を含む場合、トレンチ１０７は、直線における対に配置されてよく（例えば、合計２Ｎ個のトレンチは、１×２Ｎラインまたは２×Ｎラインに配置されてよい）、または、より大きなアレイにおける対に配置されてよい（例えば、合計２Ｎ個のトレンチは、４×Ｎ／２アレイ、６×Ｎ／３アレイ等として配置されてよい）。例えば、図７４は、トレンチ１０７の例示的な２次元アレイを含む量子ドットデバイス１００を示す。図４７および４９に示すように、いくつかの実施形態においては、複数のトレンチ１０７が平行な向きに配置されてよい。本明細書の説明は、図示を簡単にするため、主に単一対のトレンチ１０７に焦点を置くが、本開示の教示のすべては、より多くのトレンチ１０７を備えた量子ドットデバイス１００に適用される。
【００９５】
図１〜３を参照して上述した通り、図４７〜４９の量子ドットデバイス１００においては、量子ウェル層自体が、量子ウェルスタック１４６における量子ドットのｚ位置に対する幾何拘束を提供してよい。量子ウェルスタック１４６における量子ドットのｘ位置およびｙ位置を制御すべく、量子ウェルスタック１４６の上方のトレンチ１０７に少なくとも部分的に配置されたゲートに電圧が印加され、ｘ方向およびｙ方向におけるトレンチ１０７沿いのエネルギープロファイルを調整し、これにより、量子ウェル内の量子ドットのｘ位置およびｙ位置を拘束してよい（これについては、ゲート１０６／１０８を参照して詳しく後述する）。トレンチ１０７の寸法は、任意の好適な値を取ってよい。例えば、いくつかの実施形態において、トレンチ１０７はそれぞれ、１０から３０ナノメートルの範囲内の幅１６２を有してよい。いくつかの実施形態において、トレンチ１０７はそれぞれ、２００から４００ナノメートルの範囲内（例えば、２５０から３５０ナノメートルの範囲内、または３００ナノメートルに等しい）の深さ１６４を有してよい。絶縁材料１２８は、酸化ケイ素等の誘電材料（例えば、層間絶縁膜）であってよい。いくつかの実施形態において、絶縁材料１２８は、化学気相成長（ＣＶＤ）、または流動性ＣＶＤの酸化物であってよい。いくつかの実施形態において、複数のトレンチ１０７は、５０から５００ナノメートルの範囲内の距離１６０だけ、離間されてよい。
【００９６】
複数のゲートが、各トレンチ１０７に少なくとも部分的に配置されてよい。図４８に示す実施形態においては、３つのゲート１０６および２つのゲート１０８が、単一のトレンチ１０７に少なくとも部分的に分配されるものとして示されている。この特定の数のゲートは単に例示に過ぎず、任意の好適な数のゲートが用いられてよい。さらに、図７５を参照して後述する通り、複数のグループのゲート（図４８に示すゲートのような）がトレンチ１０７内に少なくとも部分的に配置されてよい。
【００９７】
図４８に示すように、ゲート１０８−１は、ゲート１０６−１および１０６−２間に配置されてよく、ゲート１０８−２は、ゲート１０６−２および１０６−３間に配置されてよい。ゲート１０６／１０８の各々はゲート誘電体１１４を含んでよい。図４８に示す実施形態においては、ゲート１０６／１０８のすべてのためのゲート誘電体１１４が、量子ウェルスタック１４６および絶縁材料１２８の間に配置されたゲート誘電体材料から成る共通の層によって提供されている。他の実施形態においては、ゲート１０６／１０８の各々のためのゲート誘電体１１４が、ゲート誘電体１１４の別個の部分（例えば、図７６〜７９を参照して後述されるような）によって提供されてよい。いくつかの実施形態において、ゲート誘電体１１４は、マルチレイヤゲート誘電体（例えば、トレンチ１０７と対応するゲート金属との間の界面を改善するために用いられる複数の材料を備えた）であってよい。例えば、ゲート誘電体１１４は、酸化ケイ素、酸化アルミニウム、または酸化ハフニウム等のｈｉｇｈ‐ｋ誘電体であってよい。より一般的には、ゲート誘電体１１４は、ハフニウム、シリコン、酸素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオビウムおよび亜鉛等の元素を含んでよい。ゲート誘電体１１４で用いられてよい材料の例としては限定ではないが、酸化ハフニウム、酸化ハフニウムケイ素、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ケイ素ジルコニウム、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化タンタル、酸化タンタルケイ素、酸化鉛スカンジウムタンタル、および亜鉛ニオブ酸鉛が含まれてよい。いくつかの実施形態において、ゲート誘電体１１４の品質を向上させるべく、アニールプロセスをゲート誘電体１１４に実行してよい。
【００９８】
ゲート１０６の各々は、ゲート金属１１０およびハードマスク１１６を含んでよい。ハードマスク１１６は、窒化ケイ素、炭化ケイ素または別の好適な材料で形成されていてよい。ゲート金属１１０は、ハードマスク１１６とゲート誘電体１１４との間に配置されてよく、ゲート誘電体１１４は、ゲート金属１１０と量子ウェルスタック１４６との間に配置されてよい。図４７に示すように、いくつかの実施形態においては、ゲート１０６のゲート金属１１０は、絶縁材料１２８の上方に、且つ絶縁材料１２８におけるトレンチ１０７へと延在してよい。図示を簡単にするために、図４８ではハードマスク１１６の一部にのみ参照符号が付されている。いくつかの実施形態において、ゲート金属１１０は、アルミニウム、窒化チタン（例えば、原子層堆積により堆積された）または窒化ニオブチタン等のスーパコンダクタであってよい。いくつかの実施形態において、ハードマスク１１６は、量子ドットデバイス１００に存在しなくてよい（例えば、後述のように、プロセス中にハードマスク１１６等のハードマスクは除去されてよい）。図４８に示すように、ゲート金属１１０の側面同士は、実質的に平行であってよく、絶縁スペーサ１３４が、トレンチ１０７の長手方向の軸に沿って、ゲート金属１１０およびハードマスク１１６の側面上に配置されてよい。図４８に示すように、スペーサ１３４は、量子ウェルスタック１４６に近づくにつれ厚みが増してよく、量子ウェルスタック１４６から離れるにつれ厚みが薄くなってよい。いくつかの実施形態において、スペーサ１３４は、凸形状を有してよい。スペーサ１３４は、炭素ドープ酸化物、窒化ケイ素、酸化ケイ素、または他の炭化物若しくは窒化物（例えば、炭化ケイ素、炭素がドーピングされた窒化ケイ素、および酸窒化ケイ素）等の任意の好適な材料で形成されてよい。ゲート金属１１０は、窒化チタン等の任意の好適な金属であってよい。図４８に示すように、スペーサ材料は、ｙ方向において、ゲート金属１１０およびトレンチ１０７の側壁との間に配置されなくてよい。
【００９９】
ゲート１０８の各々は、ゲート金属１１２およびハードマスク１１８を含んでよい。ハードマスク１１８は窒化ケイ素、炭化ケイ素または別の好適な材料で形成されていてよい。ゲート金属１１２は、ハードマスク１１８とゲート誘電体１１４との間に配置されてよく、ゲート誘電体１１４は、ゲート金属１１２と量子ウェルスタック１４６との間に配置されてよい。図４９に示すように、いくつかの実施形態において、ゲート１０８のゲート金属１１２は、絶縁材料１２８の上方に、且つ絶縁材料１２８におけるトレンチ１０７へと延在してよい。図４８に示す実施形態においては、ハードマスク１１８は、ハードマスク１１６の上方（およびゲート１０６のゲート金属１１０の上方）に延在してよく、一方で、他の実施形態においては、ハードマスク１０８は、ゲート金属１１０の上方に延在しなくてよい。いくつかの実施形態においては、ゲート金属１１２は、ゲート金属１１０とは異なる金属であってよい。他の実施形態においては、ゲート金属１１２およびゲート金属１１０は、同一の材料組成を有してよい。いくつかの実施形態において、ゲート金属１１２は、アルミニウム、窒化チタン（例えば、原子層堆積により堆積された）または窒化ニオブチタン等のスーパコンダクタであってよい。いくつかの実施形態において、ハードマスク１１８は、量子ドットデバイス１００に存在しなくてよい（例えば、後述のように、プロセス中にハードマスク１１８等のハードマスクは除去されてよい）。
【０１００】
図４８に示すように、ゲート１０８−１は、トレンチ１０７の長手方向の軸に沿って、ゲート１０６−１およびゲート１０６−２の側面にある近接するスペーサ１３４間に延在してよい。いくつかの実施形態において、ゲート１０８−１のゲート金属１１２は、トレンチ１０７の長手方向の軸に沿って、ゲート１０６‐１およびゲート１０６‐２の側面にあるスペーサ１３４間に延在してよい。そのため、図示の通り、ゲート１０８‐１のゲート金属１１２は、スペーサ１３４の形状に対し実質的に相補的な形状を有してよい。同様に、ゲート１０８−２は、トレンチ１０７の長手方向の軸に沿って、ゲート１０６−２およびゲート１０６−３の側面にある近接するスペーサ１３４間に延在してよい。ゲート誘電体１１４が、ゲート１０８と１０６との間で共有される共通の層ではなく、トレンチ１０７において、スペーサ１３４とスペーサ１３４との間に別個に堆積される、いくつかの実施形態において（例えば、図７６〜７９を参照して後述するように）は、ゲート誘電体１１４は、スペーサ１３４の側面の上（およびトレンチ１０７の近接する側壁の上に）に少なくとも部分的に延在してよく、ゲート金属１１２は、スペーサ１３４上のゲート誘電体１１４の部分（およびトレンチ１０７の近接する側壁）間に延在してよい。ゲート金属１１０と同様、ゲート金属１１２は、窒化チタン等の任意の好適な金属であってよい。図４９に示すように、いくつかの実施形態においては、ｙ方向において、ゲート金属１１２とトレンチ１０７の側壁との間にスペーサ材料が配置されなくてよい。他の実施形態（例えば、図７２および７３を参照して後述するような）においては、ｙ方向において、ゲート金属１１２とトレンチ１０７の側壁との間にスペーサ１３４が配置されてもよい。
【０１０１】
ゲート１０６／１０８の寸法は、任意の好適な値を取ってよい。例えば、いくつかの実施形態において、トレンチ１０７におけるゲート金属１１０のｚ高さ１６６は、２２５から３７５ナノメートル（例えば、約３００ナノメートル）の範囲内であってよく、ゲート金属１１２のｚ高さ１７５は、同一の範囲内にあってよい。トレンチ１０７におけるゲート金属１１０のこのｚ高さ１６６は、絶縁材料１２８のｚ高さ（例えば、２００から３００ナノメートルの範囲内）と、絶縁材料１２８の上部にあるゲート金属１１０の厚み（例えば、２５から７５ナノメートルの範囲内または約５０ナノメートル）との合計を表わしてよい。図４７〜４９に示すような実施形態においては、ゲート金属１１２のｚ高さ１７５は、ゲート金属１１０のｚ高さ１６６より大きくてよい。いくつかの実施形態においては、ゲート金属１１０の長さ１６８（すなわち、ｘ方向における）は、２０から４０ナノメートルの範囲内（例えば、３０ナノメートル）であってよい。添付図面中、すべてのゲート１０６は、ゲート金属１１０について同一の長さ１６８を有するように示されているが、いくつかの実施形態においては、「最外側」ゲート１０６（例えば、図４８に示す実施形態のゲート１０６−１および１０６−３）は、「内側」ゲート１０６（例えば、図４８に示す実施形態のゲート１０６‐２）より長い長さ１６８を有してよい。このようなより長い「外側」ゲート１０６は、ドープされた領域１４０と、ゲート１０８および内側ゲート１０６の下方にある量子ドット１４２が形成され得る領域との間の空間的分離をもたらしてよく、よって、ドープされた領域１４０により生じる、ゲート１０８および内側ゲート１０６の下方にあるポテンシャルエネルギー地形に対する摂動を低減してよい。
【０１０２】
いくつかの実施形態において、隣接するゲート１０６間の距離１７０（例えば、図４８に示すように、ｘ方向において、あるゲート１０６のゲート金属１１０から、隣接するゲート１０６のゲート金属１１０までの間で測定）は、４０から１００ナノメートルの範囲内（例えば、５０ナノメートル）であってよい。いくつかの実施形態において、スペーサ１３４の厚み１７２は、１から１０ナノメートルの範囲内（例えば、３から５ナノメートルの範囲内、４から６ナノメートルの範囲内、または４から７ナノメートルの範囲内）であってよい。図４８に示すように、ゲート金属１１２の長さ（すなわち、ｘ方向における）は、ゲート１０６およびスペーサ１３４の寸法に依存してよい。図４７および４９に示すように、１つのトレンチ１０７におけるゲート１０６／１０８は、絶縁材料１２８の上方に、そのトレンチ１０７と、隣接するトレンチ１０７との間で延在してよいが、介在する絶縁材料１３０とスペーサ１３４とによって、それらの対応するゲートから絶縁されてよい。
【０１０３】
図４８に示すように、ゲート１０６および１０８は、ｘ方向において、交互に配置されてよい。図１〜３の量子ドットデバイス１００を参照して上述したように、量子ドットデバイス１００の動作中、量子ウェルスタック１４６内のポテンシャルエネルギーを調整すべく、電圧がゲート１０６／１０８に印加され、異なる深さの量子ウェルを形成してよく、当該量子ウェルにおいて、量子ドット１４２が形成されてよい。図４８中、図示を簡単にするために、１つの量子ドット１４２にのみ参照番号が付されているが、各トレンチ１０７の下方に、５つの量子ドットが点線の円で示されている。
【０１０４】
図４７〜４９の量子ドットデバイス１００の量子ウェルスタック１４６は、ドープされた領域１４０を含んでよく、当該ドープされた領域は、上述した実施形態のうちのいずれかによる、量子ドットデバイス１００のための電荷キャリアのリザーバとして機能してよい。図１〜３を参照して上述したように、図４７〜４９を参照して説明した量子ドットデバイス１００を用いて、電子タイプまたは正孔タイプの量子ドット１４２が形成されてよい。
【０１０５】
導電性ビアおよびラインが、図４７〜４９の量子ドットデバイス１００のゲート１０６／１０８との接触、およびドープされた領域１４０への接触を形成して、ゲート１０６／１０８およびドープされた領域１４０への電気的接続が所望の位置に形成されることを可能にしてよい。図４７〜４９に示すように、ゲート１０６は、フィ量子ウェルスタック１４６から離れて「鉛直方向」および「水平方向」の両方に延在してよく、導電性ビア１２０（図４８中、破線で示され、図面の平面の背後にあるそれらの位置を示す）は、ゲート１０６に接触してよい。導電性ビア１２０は、ハードマスク１１６およびハードマスク１１８を通って延在し、ゲート１０６のゲート金属１１０に接触してよい。同様に、ゲート１０８は、量子ウェルスタック１４６から離れて延在してよく、導電性ビア１２２（図４８中、これも破線で示され、図面の平面の背後にあるそれらの位置を示す）は、ゲート１０８に接触してよい。導電性ビア１２２は、ハードマスク１１８を通って延在し、ゲート１０８のゲート金属１１２に接触してよい。導電性ビア１３６は、界面材料１４１に接触してよく、それにより、ドープされた領域１４０との電気的接触を形成してよい。必要に応じて、図４７〜４９の量子ドットデバイス１００は、さらなる導電性ビアおよび／またはライン（不図示）を含み、ゲート１０６／１０８および／またはドープされた領域１４０との電気的接触を形成してよい。量子ドットデバイス１００に含まれる導電性ビアおよび導電性ラインは、銅、タングステン（例えば、ＣＶＤにより堆積された）、またはスーパコンダクタ（例えば、アルミニウム、錫、窒化チタン、窒化ニオブチタン、タンタル、ニオビウム、またはニオビウム錫およびニオビウムゲルマニウム等の他のニオビウム化合物）等の任意の好適な材料を含んでよい。
【０１０６】
いくつかの実施形態において、図４７〜４９の量子ドットデバイス１００は、１または複数のマグネットライン１２１を含んでよい。例えば、図４７〜４９には、トレンチ１０７−１の近くに単一のマグネットライン１２１が示されている。図４７〜４９の量子ドットデバイスのマグネットライン１２１は、本明細書で説明するマグネットライン１２１の任意の実施形態の形態を取ってよい。例えば、マグネットライン１２１は、導電性材料で形成されてよく、量子ウェルスタック１４６に形成されてよい量子ドット１４２のうちの１または複数のスピン状態に影響を及ぼす磁場を生成する電流パルスを伝えるために用いられてよい。いくつかの実施形態において、マグネットライン１２１は、原子核および／または量子ドットのスピンをリセット（または「スクランブル」）するためのパルスを伝えてよい。いくつかの実施形態において、マグネットライン１２１は、量子ドットの電子を特定のスピン状態に初期化するためのパルスを伝えてよい。いくつかの実施形態において、マグネットライン１２１は、連続的な振動磁場を提供するための電流を伝えてよく、当該振動磁場にキュビットのスピンは結合されてよい。マグネットライン１２１は、これらの実施形態の任意の好適な組み合わせ、または任意の他の適切な機能を提供してよい。
【０１０７】
いくつかの実施形態において、図４７〜４９のマグネットライン１２１は、銅で形成されてよい。いくつかの実施形態において、マグネットライン１２１は、アルミニウム等のスーパコンダクタで形成されてよい。図４７〜４９に図示されたマグネットライン１２１は、トレンチ１０７と同一平面ではなく、また、ゲート１０６／１０８とも同一平面ではない。いくつかの実施形態においては、マグネットライン１２１は、ゲート１０６／１０８から距離１６７だけ離間されてよい。距離１６７は、任意の好適な値（例えば、特定の量子ドット１４２との磁場相互作用の所望の強度に基づき）を取ってよい。いくつかの実施形態において、距離１６７は、２５ナノメートルから１ミクロンの範囲内（例えば、５０ナノメートルから２００ナノメートルの範囲内）であってよい。
【０１０８】
いくつかの実施形態において、図４７〜４９のマグネットライン１２１は、磁性材料で形成されてよい。例えば、磁性材料（コバルト等）は、絶縁材料１３０におけるトレンチに堆積され、量子ドットデバイス１００に永久磁場を提供してよい。
【０１０９】
図４７〜４９のマグネットライン１２１は、任意の好適な寸法を有してよい。例えば、マグネットライン１２１は、２５から１００ナノメートルの範囲内の厚み１６９を有してよい。マグネットライン１２１は、２５から１００ナノメートルの範囲内の幅１７１を有してよい。いくつかの実施形態において、マグネットライン１２１の幅１７１および厚み１６９は、量子ドットデバイス１００内に当技術分野で知られるような電気的相互接続を提供するために用いられる他の導電性ライン（不図示）のそれぞれ幅および厚みに等しくてよい。マグネットライン１２１は、マグネットライン１２１が相互作用することになる量子ドット１４２を形成すべきゲート１０６／１０８の数および寸法に依存してよい長さ１７３を有してよい。図４７〜４９に示すマグネットライン１２１は実質的に直線状であるが、これは当該事例に必須でなく、本明細書に開示されたマグネットライン１２１は任意の好適な形状を取ってよい。導電性ビア１２３は、マグネットライン１２１に接触してよい。
【０１１０】
導電性ビア１２０、１２２、１３６および１２３は、絶縁材料１３０により、互いから電気的に絶縁されてよく、これらのすべては、図１〜３を参照して上述した任意の形態を取ってよい。図４７〜４９に示す導電性ビアの具体的な配置は単に例示に過ぎず、任意の電気的ルーティング配置が実装されてよい。
【０１１１】
上述の通り、トレンチ１０７−１の構造は、トレンチ１０７−２の構造と同一であってよい。同様に、トレンチ１０７‐１内のおよびその周辺のゲート１０６／１０８の構造は、トレンチ１０７‐２内のおよびその周辺のゲート１０６／１０８の構造と同一であってよい。トレンチ１０７‐１に関連付けられたゲート１０６／１０８は、平行なトレンチ１０７‐２に関連付けられた対応するゲート１０６／１０８によって鏡映されてよく、絶縁材料１３０は、異なるトレンチ１０７−１および１０７−２に関連付けられたゲート１０６／１０８を分離してよい。具体的には、トレンチ１０７‐１の下方（ゲート１０６／１０８の下方）における量子ウェルスタック１４６内に形成される量子ドット１４２は、トレンチ１０７‐２の下方（対応するゲート１０６／１０８の下方）における量子ウェルスタック１４６内に対応する量子ドット１４２を有してよい。いくつかの実施形態において、トレンチ１０７−１の下方の量子ドット１４２は、これらの量子ドット１４２がキュビットとして動作し、量子計算を実行するように制御（例えば、トレンチ１０７‐１に関連付けられたゲート１０６／１０８に印加される電圧によって）されるという意味において、「アクティブ」量子ドットとして用いられてよい。トレンチ１０７‐２に関連付けられた量子ドット１４２は、これらの量子ドット１４２が、トレンチ１０７‐１の下方の量子ドット１４２の電荷により生成される電界を検出することにより、トレンチ１０７‐１の下方の量子ドット１４２の量子状態を感知してよいという意味において「読み取り」量子ドットとして用いられてよく、トレンチ１０７‐１の下方の量子ドット１４２の量子状態を、トレンチ１０７‐２に関連付けられたゲート１０６／１０８により検出され得る電気信号に変換してよい。トレンチ１０７‐１の下方の各量子ドット１４２は、トレンチ１０７‐２の下方のその対応する量子ドット１４２によって読み取られてよい。故に、量子ドットデバイス１００は、量子計算と、量子計算結果を読み取る能力の両方を有効にする。
【０１１２】
本明細書に開示する量子ドットデバイス１００は、任意の好適な技術を用いて製造されてよい。いくつかの実施形態において、図４７〜４９の量子ドットデバイス１００の製造は、図４〜５を参照して上述したように開始してよいが、アセンブリ２０２の量子ウェルスタック１４６に、フィン１０４を形成する代わりに、製造は図５０〜７１に示すように進められてよい（これについては、後述する）。図５０〜７１を参照して後述する特定の製造工程は、量子ドットデバイス１００の特定の実施形態を製造するものとして示されているが、これらの工程は、本明細書で説明するような量子ドットデバイス１００の多くの異なる実施形態の製造に適用されてよい。図５０〜７１を参照して後述するいずれの要素も、上述（あるいは本明細書で開示する）の要素に関する実施形態のうち任意の形態を取ってよい。
【０１１３】
図５０は、アセンブリ２０２（図５）の量子ウェルスタック１４６上に、ゲート誘電体１１４の層を設けた後のアセンブリ１２０４の断面図である。いくつかの実施形態において、ゲート誘電体１１４は、原子層堆積（ＡＬＤ）または任意の他の好適な技術によって設けられてよい。
【０１１４】
図５１は、アセンブリ１２０４（図５０）上に絶縁材料１２８を設けた後のアセンブリ１２０６の断面図である。上述のように、トレンチ１０７同士を互いから電気的に絶縁するための任意の好適な材料が、絶縁材料１２８として用いられてよい。上に特記した通り、いくつかの実施形態において、絶縁材料１２８は、酸化ケイ素等の誘電材料であってよい。いくつかの実施形態において、絶縁材料１２８の堆積前に、ゲート誘電体１１４は、量子ウェルスタック１４６上に設けられなくてよい。代わりに、絶縁材料１２８は量子ウェルスタック１４６上に直接設けられてよく、ゲート誘電体１１４は、トレンチ１０７が形成された後で、絶縁材料１２８のトレンチ１０７内に設けられてよい（図５２および図６０〜６５を参照して後述されるように）。
【０１１５】
図５２は、アセンブリ１２０６（図５１）の絶縁材料１２８に、トレンチ１０７を形成した後のアセンブリ１２０８の断面図である。トレンチ１０７は、ゲート誘電体１１４へと下方に延在してよく、当技術分野で知られる任意の好適な従来のリソグラフィープロセスを用いて、アセンブリ１２０６をパターン形成し、その後エッチングすることで、アセンブリ１２０６に形成されてよい。例えば、ハードマスクが絶縁材料１２８上に設けられてよく、フォトレジストが、当該ハードマスク上に設けられてよい。フォトレジストは、トレンチ１０７が形成されるべき領域を識別すべく、パターン形成されてよい。ハードマスクは、パターン形成されたフォトレジストに従い、エッチングされてよい。絶縁材料１２８は、エッチングされたハードマスクに従い、エッチングされてよい（その後、残りのハードマスクおよびフォトレジストは除去されてよい）。いくつかの実施形態においては、ドライエッチングおよびウェットエッチングの化学反応の組み合わせを用いて、絶縁材料１２８にトレンチ１０７を形成してよく、適切な化学反応は、当技術分野に既知のように、アセンブリ１２０８に含まれる材料に依存してよい。図５２（および他の添付図面）に示すトレンチ１０７は、実質的に平行な側壁を有するものとして示されているが、いくつかの実施形態においては、トレンチ１０７は、量子ウェルスタック１４６に向かって狭まるようにテーパリングされてよい。図５３は、図５２をトレンチ１０７を通るＡ‐Ａ断面沿いに見た、アセンブリ１２０８の図である（一方、図５２は、図５３をＤ‐Ｄ断面沿いに見たアセンブリ１２０８を示す）。図５４〜５７では、図５３の視点が維持される。
【０１１６】
上に特記した通り、いくつかの実施形態においては、ゲート誘電体１１４がトレンチ１０７内に設けられてよい（図５０を参照して上述したように、予め絶縁材料１２８が最初に堆積される代わりに）。例えば、ゲート誘電体１１４は、図７８を参照して後述する態様（例えば、ＡＬＤを用いて）で、トレンチ１０７内に設けられてよい。かかる実施形態においては、ゲート誘電体１１４は、トレンチ１０７の底部に配置され、トレンチ１０７の側壁へと上に延びてよい。
【０１１７】
図５４は、アセンブリ１２０８（図５２〜５３）上にゲート金属１１０およびハードマスク１１６を設けた後のアセンブリ１２１０の断面図である。ハードマスク１１６は、窒化ケイ素または炭素ドープ窒化物等の電気的絶縁材料で形成されてよい。アセンブリ１２１０のゲート金属１１０は、トレンチ１０７を充填してよく、絶縁材料１２８の上方に延在してよい。
【０１１８】
図５５は、アセンブリ１２１０（図５４）のハードマスク１１６をパターン形成した後のアセンブリ１２１２の断面図である。ハードマスク１１６に適用したパターンは、後述のようにゲート１０６の位置に対応してよい。ハードマスク１１６は、レジストを塗布し、リソグラフィーを用いて当該レジストをパターン形成した後、ハードマスクをエッチング（ドライエッチングまたは任意の適切な技術を用いて）することで、パターン形成されてよい。
【０１１９】
図５６は、アセンブリ１２１２（図５５）をエッチングして、パターン形成されたハードマスク１１６によって保護されていないゲート金属１１０を除去して、ゲート１０６を形成した後のアセンブリ１２１４の断面図である。ゲート金属１１０のエッチングにより、特定のトレンチ１０７に関連付けられた複数のゲート１０６を形成してよく、また、異なるトレンチ１０７に関連付けられたゲート１０６に対応するゲート金属１１０の部分間を離間させてよい（例えば、図４７に示すように）。いくつかの実施形態において、図５６に示すように、エッチングされるゲート金属１１０がエッチング除去された後、ゲート誘電体１１４は、量子ウェルスタック１４６上に残されてよい。他の実施形態においては、ゲート誘電体１１４も、ゲート金属１１０のエッチング中にエッチングされてよい。かかる実施形態の例については、図７６〜７９を参照して後述する。
【０１２０】
図５７は、スペーサ材料１３２をアセンブリ１２１４（図５６）に設けた後のアセンブリ１２１６の断面図である。図５８は、図５７を、隣接するゲート１０６間の領域を通る、Ｄ‐Ｄ断面沿いに見たアセンブリ１２１６の図である（一方、図５７は、図５８をトレンチ１０７沿いのＡ‐Ａ断面沿いに見た、アセンブリ１２１６を示す）。スペーサ材料１３２は、例えば、スペーサ１３４を参照して上述した材料のうちの任意のものを含んでよく、任意の好適な技術を用いて堆積されてよい。例えば、スペーサ材料１３２は、化学気相成長（ＣＶＤ）または原子層堆積（ＡＬＤ）により堆積された、窒化物材料（例えば、窒化ケイ素）であってよい。図５７および５８に示すように、スペーサ材料１３２は、アセンブリ１２１４にコンフォーマルに堆積されてよい。
【０１２１】
図５９は、アセンブリ１２１６（図５７および５８）に、キャッピング材料１３３を設けた後のアセンブリ１２１８の断面図である。図６０は、図５９を、隣接するゲート１０６間の領域を通る、Ｄ‐Ｄ断面沿いに見たアセンブリ１２１８の図である（一方、図５９は、図６０をトレンチ１０７沿いのＡ‐Ａ断面沿いに見た、アセンブリ１２１８を示す）。キャッピング材料１３３は、任意の好適な材料であってよく、例えば、キャッピング材料１３３は、ＣＶＤまたはＡＬＤで堆積させた酸化ケイ素であってよい。図５９および６０に示すように、キャッピング材料１３３は、アセンブリ１２１６上にコンフォーマルに堆積されてよい。
【０１２２】
図６１は、アセンブリ１２１８（図５９および６０）に、犠牲材料１３５を設けた後のアセンブリ１２２０の断面図である。図６２は、図６１を隣接するゲート１０６間の領域を通る、断面Ｄ‐Ｄ沿いに見たアセンブリ１２２０の図である（一方で、図６１は、図６２を、トレンチ１０７を通る断面Ａ‐Ａ沿いに見た、アセンブリ１２２０の図を示す）。犠牲材料１３５は、キャッピング材料１３３を完全に被覆するようにアセンブリ１２１８上に堆積された後、犠牲材料１３５はリセスされて、キャッピング材料１３３の部分１３７を露出させてよい。具体的には、ゲート金属１１０上のハードマスク１１６の近くに配置されたキャッピング材料１３３の部分１３７は、犠牲材料１３５によって被覆されなくてよい。図６２に示すように、隣接するゲート１０６間の領域に配置されたキャッピング材料１３３のすべては、犠牲材料１３５によって被覆されてよい。犠牲材料１３５のリセスは、ドライエッチング等の任意のエッチング技術によって達成されてよい。犠牲材料１３５は、底面反射防止コーティング（Ｂｏｔｔｏｍ  Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｖｅ  Ｃｏａｔｉｎｇ：ＢＡＲＣ）等の任意の好適な材料であってよい。
【０１２３】
図６３は、アセンブリ１２２０（図６１および６２）のキャッピング材料１３３の露出部分１３７を処理して、キャッピング材料１３３の残部に対し、露出部分１３７のエッチング特性を変更した後のアセンブリ１２２２の断面図である。図６４は、図６３を隣接するゲート１０６間の領域を通る断面Ｄ‐Ｄ沿いに見た、アセンブリ１２２２の図である（一方で、図６３は、図６４をトレンチ１０７を通る断面Ａ‐Ａ沿いに見た、アセンブリ１２２２を示す）。いくつかの実施形態において、この処理には、部分１３７で組成変化を生じさせ、且つ、エッチング特性における所望の変更を達成するのに十分高い注入量となる、高ドーズイオン注入の実行が含まれてよい。
【０１２４】
図６５は、アセンブリ１２２２（図６３および６４）の犠牲材料１３５および露出されていないキャッピング材料１３３を除去した後のアセンブリ１２２４の断面図である。図６６は、図６５を隣接するゲート１０６間の領域を通る断面Ｄ‐Ｄ沿いに見た、アセンブリ１２２４の図である（一方で、図６５は、図６６をトレンチ１０７を通る断面Ａ‐Ａ沿いに見た、アセンブリ１２２４を示す）。犠牲材料１３５は、任意の好適な技術を用いて除去されてよく（例えば、アッシングおよびその後の洗浄ステップにより）、未処理のキャッピング材料１３３は、任意の好適な技術（例えば、エッチングにより）を用いて除去されてよい。キャッピング材料１３３が、イオン注入によって処理される実施形態（例えば、図６３および６４を参照して上述したように）においては、未処理のキャッピング材料１３３を除去する前に、高温アニールが行われ、注入したイオンがキャッピング材料１３３の部分１３７に取り込まれてよい。アセンブリ１２２４における残りの処理されたキャッピング材料１３３は、ゲート１０６の「上部」近くに配置され、ゲート１０６の「側面」上に配置されたスペーサ材料１３２の上方に延在するキャッピング構造１４５をもたらしてよい。
【０１２５】
図６７は、キャッピング構造１４５によって保護されていない、アセンブリ１２２４（図６５および６６）のスペーサ材料１３２を指向的エッチングし、ゲート１０６の側面および上部（例えば、ハードマスク１１６およびゲート金属１１０の側面および上部）にスペーサ材料１３２を残した後の、アセンブリ１２２６の断面図である。図６８は、図６７を隣接するゲート１０６間の領域を通る断面Ｄ‐Ｄ沿いに見たアセンブリ１２２６の図である（一方で、図６７は、図６８をトレンチ１０７を通る断面Ａ‐Ａ沿いに見た、アセンブリ１２２６を示す）。スペーサ材料１３２のエッチングは、異方性エッチングであってよく、スペーサ材料１３２を「下方に」エッチングすることで、ゲート１０６間の一部の領域におけるスペーサ材料１３２が除去される（図６７および６８に示すように）と同時に、ゲート１０６の側面および上部にスペーサ材料１３５が残される。いくつかの実施形態においては、異方性エッチングは、ドライエッチングであってよい。図６９〜７１では、図６７の断面の視点が維持される。
【０１２６】
図６９は、アセンブリ１２２６（図６７および６８）から、キャッピング構造１４５を除去した後のアセンブリ１２２８の断面図である。キャッピング構造１４５は、任意の好適な技術（例えば、ウェットエッチング）を用いて除去されてよい。アセンブリ１２２８に残されるスペーサ材料１３２は、ゲート１０６の側面に配置されたスペーサ１３４、およびゲート１０６の上部に配置された部分１３９を含んでよい。
【０１２７】
図７０は、アセンブリ１２２８（図６９）にゲート金属１１２を設けた後のアセンブリ１２３０の断面図である。ゲート金属１１２は、ゲート１０６の隣接するゲート間の領域を充填してよく、ゲートの上部の上方に、およびスペーサ材料の部分１３９の上方に延在してよい。アセンブリ１２３０のゲート金属１１２は、トレンチ１０７（ゲート１０６間の）を充填してよく、および、絶縁材料１２８の上方に延在してよい。
【０１２８】
図７１は、アセンブリ１２３０（図７０）を平坦化して、ゲート１０６の上方にあるゲート金属１１２を除去し、および、ハードマスク１１６の上方にあるスペーサ材料の部分１３９を除去した後のアセンブリ１２３２の断面図である。いくつかの実施形態において、アセンブリ１２３０は、化学機械研磨（ＣＭＰ）技術を用いて、平坦化されてよい。いくつかの実施形態においては、アセンブリ１２３０の平坦化により、ハードマスク１１６の一部も除去されてよい。残りのゲート金属１１２の一部は、ゲート１０６の隣接するゲート間の領域を充填してよく、一方で、残りのゲート金属１１２の他の一部１５０は、ゲート１０６の「外部」に配置されてよい。アセンブリ１２３２はさらに、図１８〜３３を参照して上述したように実質的に処理され、図４７〜４９の量子ドットデバイス１００を形成してよい。
【０１２９】
図４７〜４９に示す量子ドットデバイス１００の実施形態では、マグネットライン１２１は、トレンチ１０７の長手方向の軸に対し、平行な向きに配置される。他の実施形態においては、図４７〜４９の量子ドットデバイス１００のマグネットライン１２１は、トレンチ１０７の長手方向の軸に対し平行な向きに配置されなくてよく、例えば、図３４〜３６を参照して上述したマグネットラインの配置のうち任意のものが用いられてよい。
【０１３０】
図４７〜４９中には、単一のマグネットライン１２１が示されているが、複数のマグネットライン１２１（例えば、トレンチ１０７の長手方向の軸に対し、平行な複数のマグネットライン１２１）が、量子ドットデバイス１００のその実施形態に含まれてよい。例えば、図４７〜４９の量子ドットデバイス１００は、トレンチ１０７−１の近くに図示されたマグネットライン１２１に対し、対称的な態様で、トレンチ１０７‐２の近くに第２のマグネットライン１２１を含んでよい。いくつかの実施形態においては、複数のマグネットライン１２１が量子ドットデバイス１００に含まれてよく、これらのマグネットライン１２１は、互いに平行であってよく、または平行でなくてよい。例えば、いくつかの実施形態においては、量子ドットデバイス１００は、互いに垂直な向きに配置された２つ（またはそれ以上）のマグネットライン１２１を含んでよい。
【０１３１】
上述のように、図４７〜４９（および図５０〜７１）に示す実施形態においては、ｙ方向において、ゲート金属１１２と、トレンチ１０７の近接する側壁との間に実質的なスペーサ材料を含まなくてよい。他の実施形態においては、ｙ方向において、スペーサ１３４は、ゲート金属１１２とトレンチ１０７の側壁との間に配置されてもよい。かかる実施形態の断面図は、図７２（図４９の断面図と同様）に示されている。かかる量子ドットデバイス１００を製造するために、図５９〜６８を参照して上述した工程が行われる必要はない。代わりに、図５７および５８のアセンブリ１２１６のスペーサ材料１３２が異方性エッチング（図６７および６８を参照して説明したように）され、ゲート１０６の側面上およびトレンチ１０７の側壁上にスペーサ１３４が形成されてよい。図７３は、かかるプロセス（図６８のアセンブリ１２２６に代わる）により形成されてよいアセンブリ１２５６の断面図であり、アセンブリ１２５６のＡ‐Ａ断面沿いの図は、図６９と同様であってよいが、スペーサ材料部分１３９を含まなくてよい。アセンブリ１２５６はさらに、図７０〜７１（または、本明細書で説明する他の実施形態）を参照して上述したように処理され、量子ドットデバイス１００が形成されてよい。
【０１３２】
上に特記した通り、量子ドットデバイス１００は、任意の所望のサイズのアレイに配置された複数のトレンチ１０７を含んでよい。例えば、図７４は、図３の図と同様、２次元アレイに配置された複数のトレンチ１０７を有する量子ドットデバイス１００の上断面図である。マグネットライン１２１は、任意の所望の配置で含まれてよいが、図７４には示されていない。図７４に示す特定の例においては、トレンチ１０７は対の形態で配置されてよく、各対は、上述のように「アクティブ」トレンチ１０７および「読み取り」トレンチ１０７を含む。図７４中のトレンチ１０７の特定の数および配置は、単に例示に過ぎず、任意の所望の配置が用いられてよい。同様に、量子ドットデバイス１００は、２次元アレイに配置された複数の組のフィン１０４（および図１〜３を参照して上述したような、複数の付随するゲート）を含んでよい。
【０１３３】
上に特記した通り、単一のトレンチ１０７は、トレンチ沿いに、ドープされた領域１４０により離間された複数のグループのゲート１０６／１０８を含んでよい。図７５は、様々な実施形態による、このような量子ドットデバイス１００の一例の断面図であり、量子ウェルスタック１４６の上方の単一のトレンチ１０７内に少なくとも部分的に配置された複数のグループのゲート１８０を有する。各グループ１８０は、本明細書で説明した任意の実施形態のゲート１０６／１０８の形態を取り得るゲート１０６／１０８（図示を簡単にするために、図７５では参照符号が付されていない）を含んでよい。ドープされた領域１４０（およびその界面材料１４１）は、２つの隣接するグループ１８０（図７５中、グループ１８０−１および１８０−２と参照符号が付された）間に配置されてよく、両方のグループ１８０のための共通のリザーバを提供してよい。いくつかの実施形態において、この「共通の」ドープされた領域１４０は、単一の導電性ビア１３６により電気的接触されてよい。図７５に示す特定の数のゲート１０６／１０８および特定の数のグループ１８０は単に例示に過ぎず、トレンチ１０７は、任意の好適な数のグループ１８０に配置された任意の好適な数のゲート１０６／１０８を含んでよい。図７５の量子ドットデバイス１００は、所望のように配置された１または複数のマグネットライン１２１も含んでよい。同様に、フィンを含む量子ドットデバイス１００の実施形態においては、単一のフィン１０４は、フィン沿いに離間された複数のグループのゲート１０６／１０８を含んでよい。
【０１３４】
図４７〜４９を参照して上述したように、ゲート誘電体１１４が、ゲート１０８および１０６間で共有される共通の層ではなく、代わりにトレンチ１０７上のスペーサ１３４間に別個に堆積される、いくつかの実施形態においては、ゲート誘電体１１４はスペーサ１３４の側面の上に少なくとも部分的に延在してよく、ゲート金属１１２は、スペーサ１３４上のゲート誘電体１１４の部分間に延在してよい。図７６〜７９は、様々な実施形態による、量子ドットデバイス１００のこのような実施形態の製造における様々な代替的段階を示す。具体的には、図７６〜７９に示す工程（後述するような）は、図５６〜７０に示す工程に代わってよい。
【０１３５】
図７６は、アセンブリ１２１２（図５５）をエッチングして、パターン形成されたハードマスク１１６により保護されていないゲート金属１１０およびゲート誘電体１１４を除去して、ゲート１０６を形成した後のアセンブリ１２５８の断面図である。
【０１３６】
図７７は、アセンブリ１２５８（図７６）のゲート１０６の側面上（例えば、ハードマスク１１６、ゲート金属１１０およびゲート誘電体１１４の側面上）にスペーサ１３４を、およびゲート１０６の上方（例えば、ハードマスク１１６上）にスペーサ材料部分１３９を設けた後のアセンブリ１２６０の断面図である。スペーサ材料部分１３９／スペーサ１３４を設けることは、例えば、図５７〜６９または７２を参照して上述した任意の形態を取ってよい。
【０１３７】
図７８は、アセンブリ１２６０（図７７）のトレンチ１０７におけるゲート１０６間にゲート誘電体１１４を設けた後のアセンブリ１２６２の断面図である。いくつかの実施形態において、アセンブリ１２６０のゲート１０６間に設けられたゲート誘電体１１４は、原子層堆積法（ＡＬＤ）によって形成されてよく、図７８に示すように、ゲート誘電体１１４は、ゲート１０６間の露出された量子ウェルスタック１４６を被覆してよく、隣接するスペーサ１３４上へと延在してよい。
【０１３８】
図７９は、アセンブリ１２６２（図７８）にゲート金属１１２を設けた後のアセンブリ１２６４の断面図である。図示の通り、ゲート金属１１２は、トレンチ１０７におけるゲート１０６のうちの隣接するゲート間の領域を充填してよく、ゲート１０６の上部の上方に延在してよい。ゲート金属１１２を設けることは、例えば、図７０を参照して上述した任意の形態を取ってよい。アセンブリ１２６４は、さらに、例えば、図７１を参照して上述したように処理されてよい。
【０１３９】
いくつかの実施形態においては、図７８〜７９に示すものと同様のゲート１０８のためのゲート誘電体１１４およびゲート金属１１２を堆積する技術を用いて、図７０〜７１に示すものに対する代替的製造段階を用いてゲート１０８が形成されてよい。例えば、絶縁材料１３０がアセンブリ１２２８（図６９）上に堆積されてよく、絶縁材料１３０に「開口部」が設けられ、ゲート１０８が配置されるべき領域が露出されてよく、ゲート誘電体１１４およびゲート金属１１２から成る層がこの構造上に堆積され、当該開口部を充填（例えば、図７８〜７９を参照して説明したように）してよく、得られた構造は研磨され、余分なゲート誘電体１１４およびゲート金属１１２（例えば、図７１を参照して上述したように）を除去されてよく、最外側ゲート１０６の側面にある絶縁材料１３０に開口部が設けられ、量子ウェルスタック１４７が露出されてよく、露出された量子ウェルスタック１４７はドーピングされ、且つ界面材料１４１（例えば、図２２〜２３を参照して上述したように）が設けられてよく、当該開口部には絶縁材料１３０が充填され、図２４および２５のアセンブリ２３６と同様のアセンブリが形成されてよい。さらなるプロセスが、本明細書に説明するように行われてよい。
【０１４０】
いくつかの実施形態において、量子ドットデバイス１００はダイに含まれ、パッケージ基板に結合されて、量子ドットデバイスパッケージを形成してよい。例えば、図８０は、図４８の量子ドットデバイス１００および量子ドットデバイス１００上に配置された導電性経路の層３０３を含むダイ３０２の側断面図であり、一方、図８１は、ダイ３０２および別のダイ３５０がパッケージ基板３０４に結合された量子ドットデバイスパッケージ３００（例えば、システムオンチップ（ＳｏＣ）構成における）の側断面図である。図示を簡単にするために、図８１では、量子ドットデバイス１００の詳細は省略されている。上に特記した通り、図８０および８１に示す具体的な量子ドットデバイス１００は、図２および４８に示す実施形態と同様の形態を取ってよいが、本明細書に開示したいずれの量子ドットデバイス１００が、ダイ（例えば、ダイ３０２）に含まれ、パッケージ基板（例えば、パッケージ基板３０４）に結合されてもよい。具体的には、任意の数のフィン１０４またはトレンチ１０７、ゲート１０６／１０８、ドープされた領域１４０、マグネットライン１２１および量子ドットデバイス１００の様々な実施形態に関し本明細書で説明した他のコンポーネントが、ダイ３０２に含まれてよい。
【０１４１】
ダイ３０２は、第１の面３２０および対向する第２の面３２２を含んでよい。ベース１０２は、第２の面３２２に近接していてよく、量子ドットデバイス１００の様々な構成要素からの導電性経路３１５は、第１の面３２０に配置された導電性コンタクト３６５へと延在してよい。導電性経路３１５は、導電性ビア、導電性ライン、および／または導電性ビアおよび導電性ラインの任意の組み合わせを含んでよい。例えば、図８０は、１つの導電性経路３１５（マグネットライン１２１と関連付けられた導電性コンタクト３６５との間を延在する）が、導電性ビア１２３、導電性ライン３９３、導電性ビア３９８および導電性ライン３９６を含む実施形態を示す。より多くのまたはより少ない構造が導電性経路３１５に含まれてよく、同様の導電性経路３１５が、導電性コンタクト３６５の各々と、ゲート１０６／１０８、ドープされた領域１４０または量子ドットデバイス１００の他のコンポーネントとの間に設けられてよい。いくつかの実施形態においては、ダイ３０２（および後述のパッケージ基板３０４）の導電性ラインは、図面の平面の中から外へと延在して、ダイ３０２内の様々な要素へ、および／または、から、電気信号をルーティングするための導電性経路を提供してよい。
【０１４２】
ダイ３０２内で導電性経路３１５を提供する導電性ビアおよび／またはラインは、任意の好適な技術を用いて形成されてよい。このような技術の例としては、引き算式の製造技術、足し算式または半足し算式の製造技術、シングルダマシン製造技術、デュアルダマシン製造技術または任意の他の好適な技術が含まれてよい。いくつかの実施形態において、酸化物材料３９０で構成される層および窒化物材料３９１で構成される層は、導電性経路３１５における様々な構造体を近接する構造体から絶縁してよく、および／または、製造中のエッチングストップとしての役目を果たしてよい。いくつかの実施形態において、接着層（不図示）が、ダイ３０２の導電性材料と近接する絶縁材料との間に配置され、導電性材料と絶縁材料との間の機械的接着を向上させてよい。
【０１４３】
ゲート１０６／１０８、ドープされた領域１４０および量子ウェルスタック１４６（および近接する導電性ビア／ライン）は、量子ドットデバイス１００の「デバイス層」の一部として言及されてよい。導電性ライン３９３は、金属１または「Ｍ１」相互接続層として言及されてよく、デバイス層内の構造体を他の相互接続構造体に結合してよい。導電性ビア３９８および導電性ライン３９６は、金属２または「Ｍ２」相互接続層として言及されてよく、Ｍ１相互接続層上に直接形成されてよい。
【０１４４】
ソルダレジスト材料３６７が、導電性コンタクト３６５の周囲に配置されてよく、いくつかの実施形態において、ソルダレジスト材料３６７は、導電性コンタクト３６５へと延在してよい。ソルダレジスト材料３６７は、ポリイミドまたはそれに類似する材料であってよく、または任意の適切なタイプのパッケージングソルダレジスト材料であってよい。いくつかの実施形態において、ソルダレジスト材料３６７は、フォトイメージャブルポリマーを含む液体またはドライフィルム材料であってよい。いくつかの実施形態において、ソルダレジスト材料３６７は、非フォトイメージャブルであってよい（およびレーザードリルまたはマスクを用いるエッチング技術を用いて開口がそこに形成されてよい）。導電性コンタクト３６５は、他のコンポーネント（例えば、後述のようなパッケージ基板３０４または別の構成要素）を量子ドットデバイス１００の導電性経路３１５に結合するためのコンタクトを提供してよく、任意の好適な導電性材料（例えば、超導電性材料）で形成されてよい。例えば、ダイ３０２を別の構成要素（例えば、回路基板）に機械的および／または電気的に結合するためのソルダボンディングが、１または複数の導電性コンタクト３６５上に形成されてよく、これについては後述する。図８０に示す導電性コンタクト３６５は、ボンディングパッドの形態を取っているが、他の第１のレベルの相互接続構造体（例えば、ポスト）を用いて、電気信号をダイ３０２との間でルーティングしてよく、これについては後述する。
【０１４５】
ダイ３０２内の導電性経路および近接する絶縁材料の組み合わせ（例えば、絶縁材料１３０、酸化物材料３９０および窒化物材料３９１）は、ダイ３０２の層間絶縁膜（ｉｎｔｅｒｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ：ＩＬＤ）スタックを提供してよい。上に特記した通り、広範な設計に従い、電気信号をルーティングするための相互接続構造体が量子ドットデバイス１００内に配置されてよい（特に、当該配置は、図８０または他の添付図面のいずれかに図示された相互接続構造体の特定の構成に限定されず、より多くのまたはより少ない相互接続構造体を含んでよい）。量子ドットデバイス１００の動作中、電気信号（電力および／または入／出力（Ｉ／Ｏ）信号等）は、量子ドットデバイス１００のゲート１０６／１０８、マグネットライン１２１および／またはドープされた領域１４０（および／または他のコンポーネント）へ、および／または、から、導電性ビアおよび／またはラインによって提供される相互接続を通して、および、パッケージ基板３０４（後述する）の導電性経路を通して、ルーティングされてよい。
【０１４６】
ダイ３０２および／またはパッケージ基板３０４の導電性経路３１３、３１７、３１９（後述する）および３１５の構造体および／または導電性コンタクトに用いられてよい例示的な超導電性材料としては、アルミニウム、ニオビウム、錫、チタン、オスミウム、亜鉛、モリブデン、タンタル、バナジウム、またはこのような材料の複合材（例えば、ニオビウム‐チタン、ニオビウム‐アルミニウム、またはニオビウム‐錫）が含まれてよい。いくつかの実施形態において、導電性コンタクト３６５、３７９および／または３９９はアルミニウムを含んでよく、第１のレベルの相互接続３０６および／または第２のレベルの相互接続３０８は、インジウムベースのソルダを含んでよい。
【０１４７】
上に特記した通り、図８１の量子ドットデバイスパッケージ３００は、ダイ３０２（１または複数の量子ドットデバイス１００を含む）およびダイ３５０含んでよい。後に詳細に説明するように、量子ドットデバイスパッケージ３００は、動作中にダイ３０２および３５０が通信し得るように、ダイ３０２およびダイ３５０間に電気的経路を含んでよい。いくつかの実施形態において、ダイ３５０は、ダイ３０２の量子ドットデバイス１００のためのサポートまたは制御機能を提供してよい、非量子ロジックデバイスであってよい。例えば、後にさらに詳細に説明するように、いくつかの実施形態においては、ダイ３５０は、ダイ３０２からのデータの書き込みおよび読み取りを制御するためのスイッチングマトリクス（例えば、任意の既知のワードライン／ビットラインまたは他のアドレッシングアーキテクチャを用いて）を含んでよい。いくつかの実施形態において、ダイ３５０は、ダイ３０２に含まれる量子ドットデバイス１００のゲート１０６／１０８および／またはドープされた領域１４０に印加される電圧（例えば、マイクロ波パルス）を制御してよい。いくつかの実施形態においては、ダイ３５０は、マイクロ波パルスを、ダイ３０２内の量子ドットデバイス１００のマグネットライン１２１に提供するためのマグネットライン制御ロジックを含んでよい。ダイ３５０は、ダイ３０２の動作をサポートするための任意の所望の制御回路を含んでよい。別個のダイにこの制御回路を含むことで、ダイ３０２の製造は簡素化されてよく、量子ドットデバイス１００が実行する量子計算のニーズに重点が置かれてよく、制御ロジック（例えば、スイッチングアレイロジック）のための従来の製造および設計プロセスを用いて、ダイ３５０が形成されてよい。
【０１４８】
図８１には単一のダイ３５０が示されており、本明細書で説明されているが、いくつかの実施形態においては、当該ダイ３５０が提供する機能は、複数のダイ３５０（例えば、パッケージ基板３０４に結合された複数のダイまたはダイ３０２と共通のサポートを共有）に分散されてよい。同様に、ダイ３５０の機能を提供する１または複数のダイは、ダイ３０２の機能を提供する１または複数のダイをサポートしてよい。例えば、量子ドットデバイスパッケージ３００は、１または複数の量子ドットデバイス１００を有する複数のダイを含んでよく、ダイ３５０は、１または複数のこのような「量子ドットデバイスダイ」と通信してよい。
【０１４９】
ダイ３５０は、図８７の非量子処理デバイス２０２８を参照して後述するような形態のうち任意のものを取ってよい。ダイ３５０の制御ロジックが、ダイ３０２の動作を制御し得るメカニズムは、全体がハードウェアの実施形態、またはソフトウェア態様とハードウェア態様とを組み合わせた実施形態の形態を取ってよい。例えば、ダイ３５０は、例えば、１または複数のマイクロプロセッサ等の１または複数の処理ユニットによって実行されるアルゴリズムを実装してよい。様々な実施形態において、本開示の態様は、ダイ３５０内で具現化された（例えば、格納された）またはダイ３５０に結合されたコンピュータ可読プログラムコードを有する、１または複数のコンピュータ可読媒体、好ましくは非一時的なコンピュータ可読媒体に具現化されたコンピュータプログラムプロダクトの形態を取ってよい。様々な実施形態において、このようなコンピュータプログラムは、例えば、ダイ３５０（または付随するメモリ）にダウンロード（更新）されてよく、または、ダイ３５０の製造時に格納されてよい。いくつかの実施形態においては、ダイ３５０は、少なくとも１つのプロセッサおよび少なくとも１つのメモリ素子を、本明細書に説明するようなダイ３０２の動作を制御するその目的の機能を有効にするための任意の他の好適なハードウェアおよび／またはソフトウェアと共に含んでよい。ダイ３５０のプロセッサは、本明細書に説明したアクティブティを実行するためのソフトウェアまたはアルゴリズムを実行してよい。ダイ３５０のプロセッサは、１または複数の相互接続またはバスを介して（例えば、１または複数の導電性経路３１９を通して）、他のシステム要素に通信可能に結合されてよい。かかるプロセッサは、プログラマブルロジックを提供するハードウェア、ソフトウェア、またはファームウェアの任意の組み合わせを含んでよく、このようなものとしては、限定ではなく例示であるが、マイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルロジックアレイ（ＰＬＡ）、特定用途向け集積回路（ＡＳＩＣ）、または仮想マシンプロセッサ等が含まれる。ダイ３５０のプロセッサは、例えば、ダイレクトメモリアクセス（ＤＭＡ）構成において、ダイ３５０のメモリ素子に通信可能に結合されてよい。ダイ３５０のメモリ素子は、ダブルデータレート（ＤＤＲ）ランダムアクセスメモリ（ＲＡＭ）、シンクロナスＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、フラッシュ、リードオンリメモリ（ＲＯＭ）、光媒体、仮想メモリ領域、磁気メモリ若しくはテープメモリ、または任意の他の好適な技術を含む、任意の好適な揮発性または不揮発性メモリ技術を含んでよい。いくつかの実施形態においては、「ダイ３５０」のメモリ素子およびプロセッサ自体は、電気的通信する別個の物理的ダイによって提供されてよい。ダイ３５０に追跡されるまたは送信される情報は、任意のデータベース、レジスタ、制御リスト、キャッシュ、またはストレージ構造に提供されてよく、これらのすべては、任意の好適な時間枠で参照されてよい。ダイ３５０はさらに、ネットワーク環境においてデータまたは情報を受信、送信および／または通信（例えば、導電性経路３１９を介して）するための好適なインタフェースを含んでよい。
【０１５０】
いくつかの実施形態において、上述のように、量子ドット１４２を初期化および操作すべく、ダイ３５０は、適切な電圧をゲート１０６／１０８（例えば、プランジャ、障壁ゲートおよび／または蓄積ゲートとして動作する）のいずれかに印加するよう構成されてよい。例えば、プランジャゲートとして動作するゲート１０６／１０８に印加された電圧を制御することにより、ダイ３５０は、そのゲートの下方にある電界を変調して、隣接する障壁ゲートにより形成されるトンネル障壁間のエネルギーバレイ（ｅｎｅｒｇｙ  ｖａｌｌｅｙ）を形成してよい。別の例においては、障壁ゲートとして動作するゲート１０６／１０８に印加された電圧を制御することにより、ダイ３５０は、トンネル障壁の高さを変更してよい。障壁ゲートを用いて、２つのプランジャゲート間にトンネル障壁を設定する場合、障壁ゲートを用いて、これらのプランジャゲートの下方で形成されてよい量子ドット１４２間で電荷キャリアを転送してよい。障壁ゲートを用いて、プランジャゲートと蓄積ゲートとの間にトンネル障壁を設定する場合、障壁ゲートを用いて、量子ドットアレイの内外へと蓄積ゲートを介して電荷キャリアを転送してよい。用語「蓄積ゲート」は、量子ドット１４２が形成され得る領域と、電荷キャリアリザーバ（例えば、ドープされた領域１４０）との間にある領域に、２ＤＥＧを形成するために用いられるゲートを指してよい。蓄積ゲートに印加される電圧を変更することで、ダイ３５０が、蓄積ゲートの下方にある領域における電荷キャリアの数を制御できてよい。例えば、蓄積ゲートに印加される電圧を変更することで、単一の電荷キャリアがリザーバから量子ウェル層１５２へ転送可能なように、ゲートの下方にある領域における電荷キャリアの数を低減してよく、その逆も同様である。
【０１５１】
上に特記した通り、ダイ３５０は、１または複数のマグネットライン１２１によって生成される磁場を制御することで、ダイ３０２の量子ドットデバイス１００の量子ドット１４２における電荷キャリアのスピンを制御すべく、電気信号を提供してよい。このようにして、ダイ３５０は、量子ドット１４２の電荷キャリアのスピンを初期化および操作して、キュビットの操作を実装してよい。ダイ３０２のための磁場がマイクロ波送信ラインによって生成される場合、ダイ３５０は、スピン歳差運動を操作すべく、適切なパルスシーケンスを適用することで、電荷キャリアのスピンを設定／操作してよい。代替的に、ダイ３０２の量子ドットデバイス１００のための磁場は、１または複数のパルスを付与されたゲートを備えたマグネットにより、生成されてよく、ダイ３５０は、当該パルスをこれらのゲートに適用してよい。
【０１５２】
いくつかの実施形態において、ダイ３５０は、所望の量子操作を達成（導電性経路３１９を介して、パッケージ基板３０４を通してダイ３５０に通信される）すべく、ダイ３０２の要素に適用された制御信号の値を判定（例えば、様々なゲート１０６／１０８に印加された電圧を判定）するよう構成されてよい。他の実施形態においては、ダイ３５０は、ダイ３５０の初期化中に、制御パラメータのうちの少なくとも一部を用いて（例えば、様々なゲート１０６／１０８に印加される電圧の値を用いて）、予めプログラミングされてよい。
【０１５３】
量子ドットデバイスパッケージ３００（図８１）では、第１のレベルの相互接続３０６は、ダイ３０２の第１の面３２０とパッケージ基板３０４の第２の面３２６との間に配置されてよい。第１のレベルの相互接続３０６をダイ３０２の第１の面３２０と、パッケージ基板３０４の第２の面３２６との間に配置（例えば、フリップチップパッケージング技術の一環としてソルダバンプを用いて）させることで、従来のワイヤボンディング技術（そこでは、ダイ３０２とパッケージ基板３０４との間の導電性コンタクトは、ダイ３０２の周辺上に配置されるよう制約を受ける）を用いる場合よりも、量子ドットデバイスパッケージ３００が、より小さなフットプリントと、ダイとパッケージ基板とのより高い接続密度とを達成することを可能にしてよい。例えば、辺の長さがＮの正方形の第１の面３２０を有するダイ３０２は、Ｎ２フリップチップ相互接続（第１の面３２０の「フルフィールド」表面積全体を用いる）に対し、パッケージ基板３０４に４Ｎワイヤボンディング相互接続のみを形成できる可能性がある。さらに、いくつかの適用においては、ワイヤボンディング相互接続は、量子ドットデバイス１００の性能にダメージを与える、または妨害する可能性のある許容できない量の熱を生じさせる可能性がある。第１のレベルの相互接続３０６としてソルダバンプを用いると、ワイヤボンディングを用いてダイ３０２とパッケージ基板３０４とを結合する場合に比べ、量子ドットデバイスパッケージ３００がはるかに小さい寄生インダクタンスを有することを可能にしてよい。これによって、ダイ３０２とパッケージ基板３０４との間を通信される高速信号のシグナルインテグリティの改善をもたらしてよい。同様に、図示の通り、第１のレベルの相互接続３０９は、ダイ３５０の導電性コンタクト３７１と、パッケージ基板３０４の第２の面３２６の箇所にある導電性コンタクト３７９との間に配置され、ダイ３５０における電子コンポーネント（不図示）を、パッケージ基板３０４における導電性経路に結合してよい。
【０１５４】
パッケージ基板３０４は、第１の面３２４および対向する第２の面３２６を含んでよい。導電性コンタクト３９９が第１の面３２４に配置されてよく、導電性コンタクト３７９が第２の面３２６に配置されてよい。ソルダレジスト材料３１４が、導電性コンタクト３７９の近くに配置されてよく、ソルダレジスト材料３１２が、導電性コンタクト３９９の近くに配置されてよい。ソルダレジスト材料３１４および３１２は、ソルダレジスト材料３６７に関し上述した形態のうちの任意のものを取ってよい。いくつかの実施形態においては、ソルダレジスト材料３１２および／またはソルダレジスト材料３１４は省略されてよい。導電性経路は、絶縁材料３１０を通って、パッケージ基板３０４の第１の面３２４と第２の面３２６との間に延在してよく、任意の所望の態様で、導電性コンタクト３９９のうちの様々なコンタクトを導電性コンタクト３７９のうちの様々なコンタクトに電気的に結合する。絶縁材料３１０は、誘電材料（例えば、ＩＬＤ）であってよく、例えば、本明細書に開示した絶縁材料１３０の実施形態のうちの任意の形態を取ってよい。導電性経路は、例えば、１または複数の導電性ビア３９５および／または１または複数の導電性ライン３９７を含んでよい。
【０１５５】
例えば、パッケージ基板３０４は、ダイ３０２を、パッケージ基板３０４の第１の面３２４上の導電性コンタクト３９９に電気的結合するための１または複数の導電性経路３１３を含んでよい。これらの導電性経路３１３を用いて、ダイ３０２が、量子ドットデバイスパッケージ３００が結合される回路コンポーネント（例えば、後述のような回路基板またはインターポーザ）と電気的に通信できるようにしてよい。パッケージ基板３０４は、ダイ３５０を、パッケージ基板３０４の第１の面３２４上の導電性コンタクト３９９に電気的結合するための１または複数の導電性経路３１９を含んでよい。これらの導電性経路３１９を用いて、ダイ３５０が、量子ドットデバイスパッケージ３００が結合される回路コンポーネント（例えば、後述のような回路基板またはインターポーザ）と電気的に通信できるようにしてよい。
【０１５６】
パッケージ基板３０４は、パッケージ基板３０４を通して、ダイ３０２をダイ３５０に電気的結合するための１または複数の導電性経路３１７を含んでよい。具体的には、パッケージ基板３０４は、パッケージ基板３０４の第２の面３２６上の導電性コンタクト３７９の異なるそれぞれを結合する導電性経路３１７を含んでよく、その結果、ダイ３０２およびダイ３５０がこれらの異なる導電性コンタクト３７９に結合されると、ダイ３０２およびダイ３５０はパッケージ基板３０４を通して通信してよい。図８１中、ダイ３０２およびダイ３５０は、パッケージ基板３０４の同一の第２の面３２６に配置されるものとして示されているが、いくつかの実施形態においては、ダイ３０２およびダイ３５０は、パッケージ基板３０４の異なる面に（例えば、１つは第１の面３２４に、１つは第２の面３２６に）配置されてよく、１または複数の導電性経路３１７を介して通信してよい。
【０１５７】
いくつかの実施形態において、導電性経路３１７は、マイクロ波送信ラインであってよい。マイクロ波送信ラインは、マイクロ波信号の効率的な送信のための構造とされてよく、当技術分野で既知の任意のマイクロ波送信ラインの形態を取ってよい。例えば、導電性経路３１７は、コプレーナ導波管、ストリップライン、マイクロストリップライン、または逆マイクロストリップラインであってよい。ダイ３５０は、導電性経路３１７に沿って、ダイ３０２にマイクロ波パルスを提供して、電子スピン共鳴（ｅｌｅｃｔｒｏｎ  ｓｐｉｎ  ｒｅｓｏｎａｎｃｅ：ＥＳＲ）パルスを量子ドットデバイス１００に提供し、そこに形成される量子ドット１４２のスピン状態を操作してよい。いくつかの実施形態において、ダイ３５０は、導電性経路３１７を通して送信され、量子ドットデバイス１００のマグネットライン１２１に磁場を誘導し、量子ドット１４２のスピンアップ状態およびスピンダウン状態間の遷移を生じさせるマイクロ波パルスを生成してよい。いくつかの実施形態においては、ダイ３５０は、導電性経路３１７を通して送信され、ゲート１０６／１０８に磁場を誘導して、量子ドット１４２のスピンアップ状態およびスピンダウン状態間の遷移を生じさせるマイクロ波パルスを生成してよい。ダイ３５０は、任意のこのような実施形態、またはこのような実施形態の任意の組み合わせを可能にしてよい。
【０１５８】
ダイ３５０は、任意の好適な制御信号をダイ３０２に提供して、ダイ３０２に含まれる量子ドットデバイス１００の操作を可能にしてよい。例えば、ダイ３５０は、電圧を（導電性経路３１７を通して）ゲート１０６／１０８に提供して、これにより、量子ウェルスタック１４６におけるエネルギープロファイルをチューニングしてよい。
【０１５９】
いくつかの実施形態において、量子ドットデバイスパッケージ３００はコアパッケージであってよく、そこではパッケージ基板３０４が、パッケージ基板３０４に残るキャリア材料（不図示）上に構築される。かかる実施形態においては、キャリア材料は、絶縁材料３１０の一部である誘電材料であってよい。キャリア材料を通るレーザビアまたは他の貫通孔が形成されて、導電性経路３１３および／または３１９が、第１の面３２４と第２の面３２６との間に延在することを可能にしてよい。
【０１６０】
いくつかの実施形態において、パッケージ基板３０４は、シリコンインターポーザであってよく、またはシリコンインターポーザを含んでよく、導電性経路３１３および／または３１９はスルーシリコンビアであってよい。シリコンは、絶縁材料３１０に用いられてよい他の誘電材料と比べて、好ましく低い熱膨張係数を有してよい。そのため、シリコンは、このような他の材料（例えば、より大きな熱膨張係数を有するポリマー）に比べ、温度変化の間にパッケージ基板３０４が膨張および収縮する度合いを限定してよい。また、シリコンインターポーザは、パッケージ基板３０４が、好ましく小さなライン幅を達成すること、および、ダイ３０２および／またはダイ３５０への高い接続密度を維持することに寄与してよい。
【０１６１】
膨張および収縮の差異を限定することは、量子ドットデバイスパッケージ３００が製造されるとき（より高温に晒されるとき）、および涼しい環境で用いられるとき（より低い温度に晒されるとき）における量子ドットデバイスパッケージ３００の機械的および電気的インテグリティの確保に寄与してよい。いくつかの実施形態において、パッケージ基板３０４の熱膨張および熱収縮は、パッケージ基板３０４内の導電性材料の密度を略一様に維持（パッケージ基板３０４の異なる部分が一様に膨張および縮小するように）することによって、絶縁材料３１０として強化された誘電材料（例えば、二酸化ケイ素フィラーを備えた誘電材料）を用いることによって、または、絶縁材料３１０として、より硬性の材料（例えば、ガラスクロス繊維を含むプリプレグ材料）を用いることによって、管理されてよい。いくつかの実施形態において、ダイ３５０は、半導体材料、または化合物半導体材料（例えば、ＩＩＩ−Ｖ族材料）で形成されて、より効率的な増幅および信号生成により、操作中に生じる熱を最小化し、且つ、ダイ３０２の量子操作に対する影響を低減できるようにしてよい。いくつかの実施形態において、ダイ３５０におけるメタライゼーションは、加熱を最小化すべく、超導電性材料（例えば、窒化チタン、ニオビウム、窒化ニオブ、および窒化ニオブチタン）を用いてよい。
【０１６２】
ダイ３０２の導電性コンタクト３６５は、第１のレベルの相互接続３０６を介してパッケージ基板３０４の導電性コンタクト３７９に電気的に結合されてよく、ダイ３５０の導電性コンタクト３７１は、第１のレベルの相互接続３０９を介してパッケージ基板３０４の導電性コンタクト３７９に電気的に結合されてよい。いくつかの実施形態においては、第１のレベルの相互接続３０６／３０９は、（図８１に示すように）ソルダバンプまたはボールを含んでよい。例えば、第１のレベルの相互接続３０６／３０９は、ダイ３０２／ダイ３５０上またはパッケージ基板３０４上に最初に配置されたフリップチップ（または「Ｃ４工法」：Ｃｏｎｔｒｏｌｌｅｄ  Ｃｏｌｌａｐｓｅ  Ｃｈｉｐ  Ｃｏｎｎｅｃｔｉｏｎ）バンプであってよい。第２のレベルの相互接続３０８（例えば、ソルダボールまたは他のタイプの相互接続）は、パッケージ基板３０４の第１の面３２４にある導電性コンタクト３９９を、回路基板（不図示）等の別の構成要素に結合してよい。以下に、図８３を参照して、量子ドットデバイスパッケージ３００の実施形態を含んでよい電子機器パッケージの構成の例について説明する。ダイ３０２および／またはダイ３５０は、例えば、ピックアンドプレース装置を用いてパッケージ基板３０４と接触されてよい。リフロー工程または熱圧着工程を用いて、ダイ３０２および／またはダイ３５０を、それぞれ第１のレベルの相互接続３０６および／または第１のレベルの相互接続３０９を介してパッケージ基板３０４に結合してよい。
【０１６３】
導電性コンタクト３６５、３７１、３７９および／または３９９は、異なる目的を果たすために選択されてよい材料の複数の層を含んでよい。いくつかの実施形態において、導電性コンタクト３６５、３７１、３７９および／または３９９は、アルミニウムで形成されてよく、導電性コンタクトの表面の酸化を制限し、且つ、隣接するソルダとの接着を向上させるべく、当該アルミニウムと隣接する相互接続との間に金の層（例えば、１ミクロン未満の厚み）を含んでよい。いくつかの実施形態において、導電性コンタクト３６５、３７１、３７９および／または３９９は、アルミニウムで形成されてよく、金の層に加え、ニッケル等のバリアメタルの層を含んでよい。この場合、バリアメタルの層は、アルミニウムと金の層との間に配置され、金の層は、バリアメタルと隣接する相互接続との間に配置される。かかる実施形態においては、金は、アセンブリ前のバリアメタルの表面を酸化から保護してよく、バリアメタルは、隣接する相互接続からアルミニウムへのソルダの拡散を制限してよい。
【０１６４】
いくつかの実施形態において、量子ドットデバイス１００の複数の構造体および材料は、量子ドットデバイス１００が、従来の集積回路プロセスで一般的である高温（例えば、セルシウス１００度より高い温度またはセルシウス２００度より高い温度）に晒される場合に、ダメージを受ける可能性がある。具体的には、第１のレベルの相互接続３０６／３０９がソルダを含む実施形態においては、ソルダは低温ソルダ（例えば、セルシウス１００度未満の融点を持つソルダ）であってよく、その結果、ダイ３０２をより高温に晒す必要なく、且つ、量子ドットデバイス１００へダメージを与えるリスクがない状態で、当該ソルダが溶融して導電性コンタクト３６５／３７１と導電性コンタクト３７９とを結合できる。好適であってよいソルダの例としては、インジウムベースのソルダ（例えば、インジウム合金を含むソルダ）が含まれる。しかしながら、低温ソルダが用いられる場合、これらのソルダは、量子ドットデバイスパッケージ３００の処理中（例えば、室温、または室温とセルシウス１００度との間の温度において）に完全に固体でない可能性がある。そのため、第１のレベルの相互接続３０６／３０９のソルダのみでは、ダイ３０２／ダイ３５０とパッケージ基板３０４とを信頼性高く機械的に結合できない可能性がある（故に、ダイ３０２／ダイ３５０とパッケージ基板３０４とを信頼性高く電気的に結合できない可能性がある）。いくつかのかかる実施形態においては、量子ドットデバイスパッケージ３００は、第１のレベルの相互接続３０６／３０９のソルダが固体でない場合であっても、ダイ３０２／ダイ３５０とパッケージ基板３０４との間の機械的結合を維持するための機械的スタビライザをさらに含んでよい。機械的スタビライザの例としては、ダイ３０２／ダイ３５０とパッケージ基板３０４との間に配置されるアンダーフィル材、ダイ３０２／ダイ３５０とパッケージ基板３０４との間に配置されるコーナーグルー、パッケージ基板３０４上のダイ３０２／ダイ３５０の近くに配置されたオーバーモールド材料、および／または、ダイ３０２／ダイ３５０とパッケージ基板３０４とを固定する機械的フレームが含まれてよい。
【０１６５】
量子ドットデバイスパッケージ３００のいくつかの実施形態においては、ダイ３５０は、パッケージ３００に含まれなくてよく、代わりに、ダイ３５０は別のタイプの共通の物理的支持体を通してダイ３０２に電気的結合されてよい。例えば、ダイ３５０は、ダイ３０２とは別個にパッケージ化（例えば、ダイ３５０は、その独自のパッケージ基板上に搭載されてよい）されてよく、２つのパッケージがインターポーザ、プリント回路基板、ブリッジ、パッケージオンパッケージ配置、または任意の他の態様により共に結合されてよい。ダイ３０２およびダイ３５０を様々な構成において含んでよいデバイスアセンブリの例について、図８３を参照して後述する。
【０１６６】
図８２Ａ〜図８２Ｂは、ウェハ４５０およびウェハ４５０から形成されてよいダイ４５２の平面図である。ダイ４５２は、本明細書に開示した任意の量子ドットデバイスパッケージ（例えば、量子ドットデバイスパッケージ３００）に含まれてよい。ウェハ４５０は、半導体材料を含んでよく、ウェハ４５０の表面に形成された従来型の要素および量子ドットデバイス要素を有する１または複数のダイ４５２を含んでよい。ダイ４５２の各々は、任意の好適な従来型のデバイスおよび／または量子ドットデバイスを含む半導体製品の繰り返し単位であってよい。半導体製品の製造が完成した後、ウェハ４５０は、ダイ４５２の各々が互いから分離され、半導体製品の個々の「チップ」をもたらすダイシングプロセスを経てよい。ダイ４５２は、１または複数の量子ドットデバイス１００および／または電気信号を量子ドットデバイス１００にルーティングするサポート回路（例えば、導電性ビアおよびラインを含む相互接続）に加え、任意の他のＩＣコンポーネントを含んでよい。いくつかの実施形態において、ウェハ４５０またはダイ４５２は、メモリデバイス（例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス）、ロジックデバイス（例えば、ＡＮＤ、ＯＲ、ＮＡＮＤ、またはＮＯＲゲート）または任意の他の好適な回路素子を含んでよい。単一のダイ４５２上に、これらのデバイスのうち複数のものが組み合わされてよい。例えば、複数のメモリデバイスで形成されるメモリアレイが、同一のダイ４５２上に処理デバイス（例えば、図７４の処理デバイス２００２）として、またはメモリデバイスに情報を格納するように、または、メモリアレイに格納された命令を実行するように構成された他のロジックとして、形成されてよい。
【０１６７】
図８３は、本明細書に開示した量子ドットデバイスパッケージ３００の任意の実施形態を含んでよいデバイスアセンブリ４００の側断面図である。デバイスアセンブリ４００は、回路基板４０２上に配置された複数のコンポーネントを含む。デバイスアセンブリ４００は、回路基板４０２の第１の面４４０上および回路基板４０２の対向する第２の面４４２上に配置された複数のコンポーネントを含んでよい。一般的に、コンポーネントは、第１の面４４０および第２の面４４２の一方または両方に配置されてよい。
【０１６８】
いくつかの実施形態において、回路基板４０２は、誘電材料の層で互いから分離され、且つ、導電性ビアにより相互接続された複数の金属層を含むプリント回路基板（ＰＣＢ）であってよい。当該金属層のうちいずれか１つまたは複数は、所望の回路パターンで形成され、回路基板４０２に結合された複数のコンポーネント間（随意で他の金属層と連携して）で電気信号をルーティングしてよい。他の実施形態においては、回路基板４０２は、パッケージ基板またはフレキシブル基板であってよい。いくつかの実施形態において、ダイ３０２およびダイ３５０（図８１）は、別個にパッケージ化され、且つ、回路基板４０２（例えば、導電性経路３１７が回路基板４０２中を通ってよい）を介して共に結合されてよい。
【０１６９】
図８３に示すデバイスアセンブリ４００は、結合コンポーネント４１６により、回路基板４０２の第１の面４４０に結合されたパッケージ‐オン‐インターポーザ構造４３６を含む。結合コンポーネント４１６は、パッケージ‐オン‐インターポーザ構造４３６を回路基板４０２に電気的および機械的に結合してよく、結合コンポーネント４１６は、（図８１に示すように）ソルダボール、ソケットの雄雌部分、接着剤、アンダーフィル材、並びに／または任意の他の好適な電気的および／または機械的結合構造体を含んでよい。
【０１７０】
パッケージ‐オン‐インターポーザ構造４３６は、結合コンポーネント４１８によりインターポーザ４０４に結合されたパッケージ４２０を含んでよい。当該適用にあたり、結合コンポーネント４１８は、結合コンポーネント４１６に関し上述した形態等、任意の好適な形態を取ってよい。例えば、結合コンポーネント４１８は、第２のレベルの相互接続３０８であってよい。図８３には単一のパッケージ４２０が示されているが、複数のパッケージがインターポーザ４０４に結合されてよい。実際、追加のインターポーザがインターポーザ４０４に結合されてよい。インターポーザ４０４は、回路基板４０２とパッケージ４２０とをブリッジするために用いられる介在基板を提供してよい。パッケージ４２０は、例えば、量子ドットデバイスパッケージ３００であってよく、または従来型の従来のＩＣパッケージであってよい。いくつかの実施形態において、パッケージ４２０は、本明細書に開示した量子ドットデバイスパッケージ３００の実施形態のうちの任意の形態を取ってよく、パッケージ基板３０４に結合（例えば、フリップチップ接続により）された量子ドットデバイスダイ３０２を含んでよい。一般的に、インターポーザ４０４は、より幅広のピッチに接続を広げてよく、または、異なる接続へと接続を再ルーティングしてよい。例えば、インターポーザ４０４は、パッケージ４２０（例えば、ダイ）を、回路基板４０２へ結合するための結合コンポーネント４１６で構成されるボールグリッドアレイ（ＢＧＡ）に結合してよい。図８３に示す実施形態においては、パッケージ４２０および回路基板４０２が、インターポーザ４０４の２つの対向する面に取り付けられている。他の実施形態においては、パッケージ４２０および回路基板４０２は、インターポーザ４０４の同一の面に取り付けられてよい。いくつかの実施形態においては、３つ以上のコンポーネントが、インターポーザ４０４により相互接続されてよい。いくつかの実施形態においては、ダイ３０２およびダイ３５０（図８１）を含む量子ドットデバイスパッケージ３００は、インターポーザ４０４のようなインターポーザ上に配置された複数のパッケージのうちの１つであってよい。いくつかの実施形態においては、ダイ３０２およびダイ３５０（図８１）は、別個にパッケージ化され、インターポーザ４０４を介して共に結合されてよい（例えば、導電性経路３１７がインターポーザ４０４中を通ってよい）。
【０１７１】
インターポーザ４０４は、エポキシ樹脂、グラスファイバ強化エポキシ樹脂、セラミック材料、またはポリイミド等のポリマー材料で形成されてよい。いくつかの実施形態において、インターポーザ４０４は、剛性または可撓性の交互の材料で形成されてよく、当該材料は、半導体基板での用途として上述した同一の材料を含んでよく、例えば、シリコン、ゲルマニウム、並びに他のＩＩＩ‐Ｖ族およびＩＶ族の材料等である。インターポーザ４０４は、金属の相互接続４０８およびビア４１０を含んでよく、これらとしては、限定ではないが、スルーシリコンビア（ＴＳＶ）４０６が含まれる。インターポーザ４０４は、パッシブデバイスおよびアクティブデバイスの両方を含む埋め込みデバイス４１４をさらに含んでよい。このようなデバイスとしては、限定ではないが、キャパシタ、デカップリングキャパシタ、抵抗器、インダクタ、ヒューズ、ダイオード、変圧器、センサ、静電気放電（ＥＳＤ）デバイス、およびメモリデバイスが含まれてよい。無線周波数（ＲＦ）デバイス、パワーアンプ、電力管理デバイス、アンテナ、アレイ、センサ、および微小電気機械システム（ＭＥＭＳ）デバイス等のより複雑なデバイスも、インターポーザ４０４上に形成されてよい。パッケージ‐オン‐インターポーザ構造４３６は、当技術分野で知られるパッケージ‐オン‐インターポーザ構造のうちの任意の形態を取ってよい。
【０１７２】
デバイスアセンブリ４００は、結合コンポーネント４２２により、回路基板４０２の第１の面４４０に結合されたパッケージ４２４を含んでよい。結合コンポーネント４２２は、結合コンポーネント４１６に関し上述した実施形態のうち任意の形態を取ってよい。パッケージ４２４は、パッケージ４２０に関し上述した実施形態のうち任意の形態を取ってよい。パッケージ４２４は、例えば、量子ドットデバイスパッケージ３００（例えば、ダイ３０２およびダイ３５０を、またはダイ３０２だけを含む）であってよく、または従来のＩＣパッケージであってよい。いくつかの実施形態において、パッケージ４２４は、本明細書に開示した量子ドットデバイスパッケージ３００の実施形態のうち任意の形態を取ってよく、パッケージ基板３０４に結合（例えば、フリップチップ接続により）された量子ドットデバイスダイ３０２を含んでよい。
【０１７３】
図８３に示すデバイスアセンブリ４００は、結合コンポーネント４２８により、回路基板４０２の第２の面４４２に結合されたパッケージ‐オン‐パッケージ構造４３４を含む。パッケージ‐オン‐パッケージ構造４３４は、パッケージ４２６が回路基板４０２とパッケージ４３２との間に配置されるように、結合コンポーネント４３０により共に結合されたパッケージ４２６およびパッケージ４３２を含んでよい。結合コンポーネント４２８および４３０は、上述した結合コンポーネント４１６の実施形態のうち任意の形態を取ってよく、パッケージ４２６および４３２は、上述したパッケージ４２０の実施形態のうち任意の形態を取ってよい。パッケージ４２６および４３２の各々は、例えば、量子ドットデバイスパッケージ３００であってよく、または従来のＩＣパッケージであってよい。いくつかの実施形態において、パッケージ４２６およびパッケージ４３２のうちの一方または両方は、本明細書に開示した量子ドットデバイスパッケージ３００の実施形態のうちの任意の形態を取ってよく、パッケージ基板３０４に結合（例えば、フリップチップ接続により）されたダイ３０２を含んでよい。いくつかの実施形態において、ダイ３０２およびダイ３５０（図８１）を含む量子ドットデバイスパッケージ３００は、パッケージ‐オン‐パッケージ構造４３４のようなパッケージ‐オン‐パッケージ構造における複数のパッケージのうちの１つであってよい。いくつかの実施形態において、ダイ３０２およびダイ３５０（図８１）は、別個にパッケージ化され、パッケージ‐オン‐パッケージ構造４３４（例えば、導電性経路３１７がダイ３０２と３５０とから成る複数のパッケージのうちの一方または両方のパッケージ基板中を通ってよい）のようなパッケージ‐オン‐パッケージ構造を用いて共に結合されてよい。
【０１７４】
上に特記した通り、任意の好適な技術を用いて、本明細書に開示した量子ドットデバイス１００を製造してよい。図８４は、様々な実施形態による、量子ドットデバイスを製造する例示の方法１０００のフロー図である。方法１０００に関し後述する工程は特定の順序で示され、一つずつ示されているが、好適なように、これらの工程は反復されてよく、または異なる順序（例えば、並行して）で実行されてよい。さらに、好適なように、様々な工程は省略されてよい。方法１０００の様々な工程は、上述した実施形態のうちの１または複数に関して示されてよいが、方法１０００を用いて、任意の好適な量子ドットデバイス（本明細書に開示した実施形態のうちの任意の好適な実施形態を含む）を製造してよい。
【０１７５】
１００２において、基板が設けられてよい。基板は、第１の組のコンタクトおよび第２の組のコンタクトの間に、１または複数の導電性経路を含んでよい。例えば、パッケージ基板３０４（または、インターポーザ４０４、または回路基板４０２等）は、ダイ３０２に結合されるべき、導電性コンタクト３７９と、ダイ３５０に結合されるべき１または複数の導電性コンタクト３７９の間に、１または複数の導電性経路３１７を含んでよい（例えば、図８１を参照して上述したように）。
【０１７６】
１００４において、量子デバイスダイは、量子デバイスダイが基板上に配置されるように、第１の組のコンタクトに結合されてよい。例えば、ダイ３０２は、第１のレベルの相互接続３０６によって、パッケージ基板３０４（またはインターポーザ４０４若しくは回路基板４０２等）の複数の導電性コンタクト３７９のうちの一部に結合されてよい。
【０１７７】
１００６において、１または複数の制御ダイは、１または複数の制御ダイが基板上に配置されるように第２の組のコンタクトに結合されてよい。制御ダイは、１または複数の導電性経路を通して、量子デバイスダイの１または複数のコンポーネントに対し、電圧を供給するよう構成されてよい。例えば、ダイ３５０は、第１のレベルの相互接続３０９によって、パッケージ基板３０４（または、インターポーザ４０４、または回路基板４０２等）の複数の導電性コンタクト３７９のうちの一部に結合されてよい。ダイ３５０およびダイ３０２は、導電性経路３１７を通して電気的通信してよい。
【０１７８】
量子ドットデバイス１００の動作に関する複数の技術が本明細書に開示されている。図８５〜８６はそれぞれ、様々な実施形態による量子ドットデバイスの動作に関する特定の例示的方法１０２０および１０４０のフロー図である。方法１０２０および１０４０に関し後述する工程は特定の順序で示され、一つずつ示しているが、好適であれば、これらの工程は反復されてよく、または異なる順序（例えば、並行して）で実行されてよい。さらに、好適であれば、様々な工程は省略されてよい。方法１０２０および１０４０の様々な工程は、上述した実施形態のうちの１または複数に関して示されてよいが、方法１０２０および１０４０を用いて、任意の好適な量子ドットデバイス（本明細書に開示した実施形態のうちの任意の好適な実施形態を含む）を動作させてよい。
【０１７９】
図８５の方法１０２０を参照すると、１０２２において、制御回路ダイが１または複数の電圧を、量子デバイスダイおよび当該制御回路ダイが配置される基板を通して、当該量子デバイスダイに提供してよい。例えば、ダイ３５０は、１または複数の電圧を、ダイ３０２に含まれる量子ドットデバイス１００のゲート１０６／１０８、マグネットライン１２１、および／またはドープされた領域１４０に供給してよく、ダイ３５０およびダイ３０２は、共通のパッケージ基板３０４、インターポーザ４０４、回路基板４０２または他の基板に結合されてよい。
【０１８０】
１０２４において、量子デバイスダイにおけるキュビットの状態は、１０２２において印加された１または複数の電圧に少なくとも部分的に応答して変更されてよい。例えば、１または複数の量子ドットベースのキュビットのスピン状態（例えば、１または複数の量子ドット１４２のスピン状態）は、ゲート１０６／１０８、マグネットライン１２１、および／またはドープされた領域１４０に印加された電圧の変化に応答して、変更されてよい（例えば、状態は、直接変更される、または他の量子ドット１４２との量子の相互作用結果として変更されるので）。
【０１８１】
図８６の方法１０４０を参照すると、１０４２において、第１の量子ドットを第１のゲートの下方の量子ウェルスタック内に形成させる一環として、電気信号が制御ダイによって、量子ドットデバイスの第１のゲートに提供されてよい。例えば、第１の量子ドット１４２を、ゲート１０８−１の下方の量子ウェルスタック１４６内に形成させる一環として、電圧がダイ３５０によって、ダイ３０２に含まれる量子ドットデバイス１００のゲート１０８−１に印加されてよい。
【０１８２】
１０４４において、第２の量子ドットを第２のゲートの下方の量子ウェルスタック内に形成させる一環として、電気信号が制御ダイによって、量子ドットデバイスに配置された第２のゲートに提供されてよい。例えば、第２の量子ドット１４２を、ゲート１０８−２の下方の量子ウェルスタック１４６内に形成させる一環として、電圧がダイ３５０によって、ダイ３０２に含まれる量子ドットデバイス１００のゲート１０８−２に印加されてよい。
【０１８３】
１０４６において、（１）第３の量子ドットを第３のゲートの下方の量子ウェルスタック内に形成させる、または（２）第１の量子ドットと第２の量子ドットとの間のポテンシャル障壁をもたらす、一環として、電気信号が制御ダイによって、量子ドットデバイスの第３のゲートに提供されてよい。例えば、（１）第３の量子ドット１４２をゲート１０６‐２の下方の量子ウェルスタック１４６内に形成させる（例えば、ゲート１０６‐２が「プランジャ」ゲートとして動作するとき）、または（２）第１の量子ドット（ゲート１０８‐１の下方）と第２の量子ドット（ゲート１０８−２の下方）との間のポテンシャル障壁をもたらす（例えば、ゲート１０６‐２が「障壁」ゲートとして動作するとき）、一環として、電圧がダイ３５０によって、ダイ３０２に含まれる量子ドットデバイス１００のゲート１０６‐２に印加されてよい。
【０１８４】
図８７は、本明細書に開示した量子ドットデバイスのうちの任意のものを含んでよい例示的な量子コンピューティングデバイス２０００のブロック図である。図８７には、複数の構成要素が、量子コンピューティングデバイス２０００内に含まれるものとして示されているが、適用に好適な場合は、これらの構成要素のうちのいずれか１つまたは複数が省略されてよく、または重複してよい。いくつかの実施形態において、量子コンピューティングデバイス２０００に含まれる構成要素のうちの一部または全部が、１または複数のプリント回路基板（例えば、マザーボード）に取り付けられてよい。いくつかの実施形態において、これらの構成要素のうちの様々なものが、単一のシステムオンチップ（ＳｏＣ）ダイ上に製造されてよい。さらに、様々な実施形態において、量子コンピューティングデバイス２０００は、図８７に示す構成要素のうちの１または複数を含まなくてよいが、量子コンピューティングデバイス２０００は、当該１または複数のコンポーネントに結合するためのインタフェース回路を含んでよい。例えば、量子コンピューティングデバイス２０００は、ディスプレイデバイス２００６を含まなくてよいが、ディスプレイデバイス２００６が結合されてよいディスプレイデバイスインタフェース回路（例えば、コネクタおよびドライバ回路）を含んでよい。別の一連の例については、量子コンピューティングデバイス２０００は、オーディオ入力デバイス２０２４またはオーディオ出力デバイス２００８を含まなくてよいが、オーディオ入力デバイス２０２４またはオーディオ出力デバイス２００８が結合されてよいオーディオ入力または出力デバイスインタフェース回路（例えば、コネクタおよびサポート回路）を含んでよい。
【０１８５】
量子コンピューティングデバイス２０００は、処理デバイス２００２（例えば、１または複数の処理デバイス）を含んでよい。本明細書で用いる用語「処理デバイス」または「プロセッサ」は、レジスタおよび／またはメモリからの電子データを処理して、その電子データをレジスタおよび／またはメモリに格納されてよい他の電子データに変換する任意のデバイスまたはデバイスの一部を指してよい。処理デバイス２００２は、量子処理デバイス２０２６（例えば、１または複数の量子処理デバイス）および非量子処理デバイス２０２８（例えば、１または複数の非量子処理デバイス）を含んでよい。量子処理デバイス２０２６は、本明細書に開示した量子ドットデバイス１００のうちの１または複数を含んでよく、量子ドットデバイス１００に生成されてよい量子ドットに対し操作を実行し、且つ、それらの操作の結果をモニタリングすることによって、データ処理を実行してよい。例えば、上述の通り、異なる量子ドットが、相互作用することが許容されてよく、異なる量子ドットの量子状態が設定または変換されてよく、量子ドットの量子状態が（例えば、別の量子ドットにより）読み取られてよい。量子処理デバイス２０２６は、ユニバーサル量子プロセッサ、または１または複数の特定の量子アルゴリズムを実行するように構成された特別な量子プロセッサであってよい。いくつかの実施形態において、量子処理デバイス２０２６は、素因数分解の暗号化／復号化を用いる暗号アルゴリズム、化学反応を最適化するためのアルゴリズム、タンパク質折り畳みをモデル化するためのアルゴリズム等のような、量子コンピュータに特に好適なアルゴリズムを実行してよい。量子処理デバイス２０２６は、入／出力チャネル、マルチプレクサ、信号ミキサ、量子増幅器、およびアナログ‐デジタル変換器等の量子処理デバイス２０２６の処理能力をサポートするためのサポート回路も含んでよい。例えば、量子処理デバイス２０２６は、量子ドットデバイス１００に含まれる１または複数のマグネットライン１２１に、電流パルスを提供するための回路（例えば、電流源）を含んでよい。
【０１８６】
上に特記した通り、処理デバイス２００２は、非量子処理デバイス２０２８を含んでよい。いくつかの実施形態においては、非量子処理デバイス２０２８が、量子処理デバイス２０２６の操作をサポートするための周辺ロジックを提供してよい。例えば、非量子処理デバイス２０２８は、読み取り操作の実行を制御してよく、書き込み操作の実行を制御してよく、量子ビットのクリア等を制御してよい。非量子処理デバイス２０２８は、量子処理デバイス２０２６によって提供されるコンピューティング機能を補強するための従来のコンピューティング機能も実行してよい。例えば、非量子処理デバイス２０２８は、量子コンピューティングデバイス２０００の他の複数の構成要素のうちの１または複数（例えば、後述する通信チップ２０１２、後述するディスプレイデバイス２００６等）とのインタフェースを従来の態様で取ってよく、量子処理デバイス２０２６と従来の構成要素との間のインタフェースとして機能してよい。非量子処理デバイス２０２８は、１または複数のデジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、暗号プロセッサ（ハードウェア内で暗号アルゴリズムを実行する特別なプロセッサ）、サーバプロセッサ、または任意の他の好適な処理デバイスを含んでよい。
【０１８７】
量子コンピューティングデバイス２０００は、メモリ２００４を含んでよく、当該メモリ２００４自体は、揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））、不揮発性メモリ（例えば、リードオンリメモリ（ＲＯＭ））、フラッシュメモリ、ソリッドステートメモリ、および／またはハードドライブ等の１または複数のメモリデバイスを含んでよい。いくつかの実施形態において、量子処理デバイス２０２６におけるキュビットの状態が読み取られ、メモリ２００４内に格納されてよい。いくつかの実施形態において、メモリ２００４は、ダイを非量子処理デバイス２０２８と共有するメモリを含んでよい。このメモリは、キャッシュメモリとして用いられてよく、埋め込みダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）、またはスピントランスファトルク磁気ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ）を含んでよい。
【０１８８】
量子コンピューティングデバイス２０００は、冷却装置２０３０を含んでよい。冷却装置２０３０は、動作中の量子処理デバイス２０２６を予め定められた低温に維持して、量子処理デバイス２０２６における散乱の効果を低減してよい。この予め定められた低温は設定により変わってよく、いくつかの実施形態においては、当該温度は、ケルビン５度以下であってよい。いくつかの実施形態において、非量子処理デバイス２０２８（および量子コンピューティングデバイス２０００の様々な他のコンポーネント）は、冷却装置２０３０によって冷却されなくてよく、代わりに、室温で動作してよい。冷却装置２０３０は、例えば、希釈冷凍機、ヘリウム３冷凍機、または液体ヘリウム冷凍機であってよい。
【０１８９】
いくつかの実施形態において、量子コンピューティングデバイス２０００は、通信チップ２０１２（例えば、１または複数の通信チップ）を含んでよい。例えば、通信チップ２０１２は、量子コンピューティングデバイス２０００との間でのデータ転送のための無線通信の管理のために構成されてよい。用語「無線」およびその派生語は、非固体媒体を通した変調された電磁放射線を用いてデータを通信してよい回路、デバイス、システム、方法、技術、通信チャネル等を表わすために用いられてよい。当該用語は、いくつかの実施形態においては、関連付けられたデバイスが配線を含まないことがあるが、関連付けられたデバイスが配線を含まないことを暗示するものではない。
【０１９０】
通信チップ２０１２は、複数の無線規格またはプロトコルのうち任意のものを実装してよく、これらとしては、限定ではないが、Ｗｉ‐Ｆｉ（ＩＥＥＥ１４０２．１１ファミリ）、ＩＥＥＥ１４０２．１６規格（例えば、ＩＥＥＥ１４０２．１６‐２００５修正）を含む米国電気電子学会（ＩＥＥＥ）規格、任意の修正、更新および／または改定（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ２」とも呼ばれる）等）を含むＬｏｎｇ‐Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ（ＬＴＥ）プロジェクトが含まれる。ＩＥＥＥ１４０２．１６と互換性があるブロードバンド無線アクセス（ＢＷＡ）ネットワークは、概して、ＷｉＭＡＸ（Ｗｏｒｌｄｗｉｄｅ  Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ  ｆｏｒ  Ｍｉｃｒｏｗａｖｅ  Ａｃｃｅｓｓを表す頭字語）ネットワークと称され、これはＩＥＥＥ１４０２．１６標準規格に対する適合性と相互運用性のテストに合格した製品用の認証マークである。通信チップ２０１２は、移動通信用のグローバルシステム（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動通信システム（ＵＭＴＳ）、高速パケットアクセス（ＨＳＰＡ）、進化型ＨＳＰＡ（Ｅ−ＨＳＰＡ）、またはＬＴＥネットワークに従って動作してよい。通信チップ２０１２は、ＧＳＭ（登録商標）エボリューション用エンハンストデータ（ＥＤＧＥ）、ＧＳＭ（登録商標）ＥＤＧＥ無線アクセスネットワーク（ＧＥＲＡＮ）、ユニバーサルテレストリアル無線アクセスネットワーク（ＵＴＲＡＮ）、または進化型ＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ）に従って動作してよい。通信チップ２０１２は、符号分割多重方式（ＣＤＭＡ）、時分割多重方式（ＴＤＭＡ）、Ｄｉｇｉｔａｌ  Ｅｎｈａｎｃｅｄ  Ｃｏｒｄｌｅｓｓ  Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ（ＤＥＣＴ）、Ｅｖｏｌｕｔｉｏｎ‐Ｄａｔａ  Ｏｐｔｉｍｉｚｅｄ  （ＥＶ‐ＤＯ）およびそれらの派生物、並びに３Ｇ、４Ｇ、５Ｇおよびそれ以降として指定された任意の他の無線プロトコルに従い、動作してよい。他の複数の実施形態において、通信チップ２０１２は、複数の他の無線プロトコルに従って動作してよい。量子コンピューティングデバイス２０００は、無線通信を容易化し、および／または、他の無線通信（ＡＭまたはＦＭ無線送信等）を受信するためのアンテナ２０２２を含んでよい。
【０１９１】
いくつかの実施形態において、通信チップ２０１２は、電気、光、または任意の他の好適な通信プロトコル（例えば、Ｅｔｈｅｒｎｅｔ（登録商標））等の有線通信を管理してよい。上に特記した通り、通信チップ２０１２は、複数の通信チップを含んでよい。例えば、第１の通信チップ２０１２は、ＷｉＦｉまたはＢｌｕｅｔｏｏｔｈ（登録商標）等のより短距離の無線通信専用に割り当てられてよく、第２の通信チップ２０１２は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、ＥＶ‐ＤＯまたはその他等のより長距離の無線通信専用に割り当てられてよい。いくつかの実施形態において、第１の通信チップ２０１２は、無線通信専用に割り当てられてよく、第２の通信チップ２０１２は、有線通信専用に割り当てられてよい。
【０１９２】
量子コンピューティングデバイス２０００は、バッテリ／電源回路２０１４を含んでよい。バッテリ／電源回路２０１４は、１または複数のエネルギー貯蔵デバイス（例えば、バッテリまたはキャパシタ）および／または量子コンピューティングデバイス２０００の複数の構成要素を量子コンピューティングデバイス２０００とは別のエネルギー源（例えば、ＡＣライン電源）に結合するための回路を含んでよい。
【０１９３】
量子コンピューティングデバイス２０００は、ディスプレイデバイス２００６（または、上述のような対応するインタフェース回路）を含んでよい。ディスプレイデバイス２００６は、例えば、ヘッドアップディスプレイ、コンピュータモニタ、プロジェクタ、タッチスクリーンディスプレイ、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイまたはフラットパネルディスプレイ等の任意の視覚インジケータを含んでよい。
【０１９４】
量子コンピューティングデバイス２０００は、オーディオ出力デバイス２００８（または、上述のような対応するインタフェース回路）を含んでよい。オーディオ出力デバイス２００８は、例えば、スピーカ、ヘッドセット、またはインナーイヤー等の可聴インジケータを生成する任意のデバイスを含んでよい。
【０１９５】
量子コンピューティングデバイス２０００は、オーディオ入力デバイス２０２４（または、上述のような対応するインタフェース回路）を含んでよい。オーディオ入力デバイス２０２４は、マイクロフォン、マイクロフォンアレイ、またはデジタル機器（例えば、ＭＩＤＩ（ｍｕｓｉｃａｌ  ｉｎｓｔｒｕｍｅｎｔ  ｄｉｇｉｔａｌ  ｉｎｔｅｒｆａｃｅ）出力を有する機器）等、サウンドを表わす信号を生成する任意のデバイスを含んでよい。
【０１９６】
量子コンピューティングデバイス２０００は、全地球測位システム（ＧＰＳ）デバイス２０１８（または、上述のような対応するインタフェース回路）を含んでよい。ＧＰＳデバイス２０１８は、衛星ベースのシステムと通信してよく、当技術分野で既知のように、量子コンピューティングデバイス２０００の位置を受信してよい。
【０１９７】
量子コンピューティングデバイス２０００は、他の出力デバイス２０１０（または、上述のような対応するインタフェース回路）を含んでよい。他の出力デバイス２０１０の例としては、オーディオコーデック、ビデオコーデック、プリンタ、情報を他のデバイスに提供するための有線または無線の送信機、または追加のストレージデバイスが含まれてよい。
【０１９８】
量子コンピューティングデバイス２０００は、他の入力デバイス２０２０（または、上述のような対応するインタフェース回路）を含んでよい。他の入力デバイス２０２０の例としては、加速度計、ジャイロスコープ、コンパス、イメージキャプチャデバイス、キーボード、マウス等のカーソル制御デバイス、スタイラス、タッチパッド、バーコードリーダ、クイックレスポンス（ＱＲ）コードリーダ、任意のセンサ、または無線ＩＤタグ（ＲＦＩＤ）リーダが含まれてよい。
【０１９９】
量子コンピューティングデバイス２０００またはその構成要素のサブセットは、ハンドヘルドまたはモバイルコンピューティングデバイス（例えば、携帯電話、スマートフォン、モバイルインターネットデバイス、音楽プレーヤ、タブレットコンピュータ、ラップトップコンピュータ、ネットブックコンピュータ、ウルトラブックコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルパーソナルコンピュータ等）、デスクトップコンピューティングデバイス、サーバまたは他のネットワーク接続されたコンピューティングコンポーネント、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテインメントコントロールユニット、ビークルコントロールユニット、デジタルカメラ、デジタルビデオレコーダ、またはウェアラブルコンピューティングデバイス等の任意の適切なフォームファクタを有してよい。
【０２００】
以下の段落には、本明細書に開示した実施形態のうちの様々な例を示す。
【０２０１】
例１は、複数のキュビットを生成するための量子デバイスダイと、量子デバイスダイの動作を制御するための制御回路ダイと、基板と、を備え、量子デバイスダイおよび制御回路ダイは、基板上に配置されている、量子コンピューティングアセンブリである。
【０２０２】
例２は、例１の主題を含んでよく、基板は、パッケージ基板であり、量子デバイスダイおよび制御回路ダイは共通のパッケージに含まれることをさらに規定してよい。
【０２０３】
例３は、例１の主題を含んでよく、基板はインターポーザであることをさらに規定してよい。
【０２０４】
例４は、例１の主題を含んでよく、基板はプリント回路基板であることをさらに規定してよい。
【０２０５】
例５は、例１の主題を含んでよく、量子デバイスダイおよび制御回路ダイがパッケージ‐オン‐パッケージ構造に含まれることをさらに規定してよい。
【０２０６】
例６は、例１〜５のいずれかに係る主題を含んでよく、基板は、量子デバイスダイと制御回路ダイとの間に少なくとも１つのマイクロ波送信ラインを含むことをさらに規定してよい。
【０２０７】
例７は、例１〜６のいずれかに係る主題を含んでよく、基板は、制御回路ダイが結合される基板の面と、基板の対向する面との間に少なくとも１つの導電性経路を含むことをさらに規定してよい。
【０２０８】
例８は、例１〜７のいずれかに係る主題を含んでよく、制御回路ダイは、処理デバイスまたはメモリ素子を含むことをさらに規定してよい。
【０２０９】
例９は、例１〜８のいずれかに係る主題を含んでよく、量子デバイスダイおよび制御回路ダイはそれぞれ、ソルダ接続を用いて基板に結合されることをさらに規定してよい。
【０２１０】
例１０は、例１〜９のいずれかに係る主題を含んでよく、量子デバイスダイは、複数のゲートを含み、制御回路ダイは、基板を通して、複数のゲートに電圧を供給することをさらに規定してよい。
【０２１１】
例１１は、例１〜１０のいずれかに係る主題を含んでよく、量子デバイスダイは、１または複数のマグネットラインを含み、制御回路ダイは、基板を通して、１または複数のマグネットラインに電気パルスを供給することをさらに規定してよい。
【０２１２】
例１２は、例１〜１１のいずれかに係る主題を含んでよく、制御回路ダイは、読み取りまたは書き込みをすべく、キュビットの１または複数を選択するためのスイッチングマトリクスを含むことをさらに規定してよい。
【０２１３】
例１３は、例１〜１２のいずれかに係る主題を含んでよく、キュビットは、量子ドットベースのキュビットであることをさらに規定してよい。
【０２１４】
例１４は、例１〜１３のいずれかに係る主題を含んでよく、基板は、量子デバイスダイと、制御回路ダイとの間に電気的経路を含み、電気的経路は、超導電性材料を含むことをさらに規定してよい。
【０２１５】
例１５は、例１〜１４のいずれかに係る主題を含んでよく、量子デバイスダイの動作中に、制御回路ダイにより生成されたデータを格納するためのメモリデバイスをさらに備えてよい。
【０２１６】
例１６は、例１〜１５のいずれかに係る主題を含んでよく、量子デバイスダイと制御回路ダイの温度を所望の範囲内に維持するための冷却装置をさらに含んでよい。
【０２１７】
例１７は、例１〜１６のいずれかに係る主題を含んでよく、制御回路ダイからデータを受信および送信するための有線または無線ネットワークコントローラをさらに含んでよい。
【０２１８】
例１８は、基板を設ける段階であって、基板は、第１の組のコンタクトと第２の組のコンタクトとの間に１または複数の電気的経路を含む、段階と、量子デバイスダイが基板上に配置されるように、量子デバイスダイを第１の組のコンタクトに結合する段階と、１または複数の制御ダイが基板上に配置されるように、１または複数の制御ダイを第２の組のコンタクトに結合する段階であって、制御ダイは、１または複数の電気的経路を通して、量子デバイスダイの１または複数のコンポーネントに電圧を供給する、段階と、を備える、量子コンピューティングアセンブリを製造する方法である。
【０２１９】
例１９は、例１８の主題を含んでよく、１または複数の電気的経路は、コプレーナ導波管、ストリップラインまたはマイクロストリップラインを含むことをさらに規定してよい。
【０２２０】
例２０は、例１８〜１９のいずれかに係る主題を含んでよく、オーバーモールド材料を量子デバイスダイおよび１または複数の制御ダイに設ける、または、量子デバイスダイおよび１または複数の制御ダイの下方にアンダーフィル材料を設ける段階をさらに含んでよい。
【０２２１】
例２１は、例１８〜２０のいずれかに係る主題を含んでよく、量子デバイスダイが中間構造上に配置され、量子デバイスダイを第１の組のコンタクトに結合する段階は、中間構造を第１の組のコンタクト上に物理的に固定する段階を含むことをさらに規定してよい。
【０２２２】
例２２は、例１８〜２１のいずれかに係る主題を含んでよく、１または複数の制御ダイが中間構造上に配置され、１または複数の制御ダイを第２の組のコンタクトに結合する段階は、中間構造を第２の組のコンタクト上に物理的に固定する段階を含むことをさらに規定してよい。
【０２２３】
例２３は、制御回路ダイにより、基板を通して、１または複数の電圧を量子デバイスダイに供給する段階であって、基板上には、量子デバイスダイおよび制御回路ダイが配置される、段階と、１または複数の電圧に少なくとも部分的に応答して、量子デバイスダイにおけるキュビットの状態を変更する段階と、を備える、量子コンピューティングアセンブリを動作させる方法である。
【０２２４】
例２４は、例２３の主題を含んでよく、１または複数の電圧を量子デバイスダイに供給する段階は、電子スピン共鳴（ＥＳＲ）パルスを量子デバイスダイのマグネットラインまたは１または複数のゲートに供給する段階を含む、ことをさらに規定してよい。
【０２２５】
例２５は、例２３〜２４のいずれかの主題を含んでよく、キュビットの状態を変更する段階は、量子ドットベースのキュビットのスピン状態を変更する段階を含むことをさらに規定してよい。
【０２２６】
例２６は、例２３〜２５のいずれかの主題を含んでよく、制御回路ダイにより、量子デバイスダイにおけるキュビットの状態を検出する段階をさらに含んでよい。
【０２２７】
例２７は、例２６の主題を含んでよく、制御回路ダイにより、基板を通して、キュビットの状態を通信する段階をさらに含んでよい。
【０２２８】
例２８は、例２３〜２７のいずれかに係る主題を含んでよく、制御回路ダイは、シリコンベースの処理デバイスを含むことをさらに規定してよい。
【０２２９】
例２９は、例２３〜２８のいずれかに係る主題を含んでよく、基板はインターポーザを含むことをさらに規定してよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
2019537239.tif 000072
【図７１】
2019537239.tif 000073
【図７２】
2019537239.tif 000074
【図７３】
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【図７４】
2019537239.tif 000076
【図７５】
2019537239.tif 000077
【図７６】
2019537239.tif 000078
【図７７】
2019537239.tif 000079
【図７８】
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【図７９】
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【図８０】
2019537239.tif 000082
【図８１】
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【図８２Ａ】
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【図８２Ｂ】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【手続補正書】
【提出日】令和1年9月27日(2019.9.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のキュビットを生成するための量子デバイスダイと、
前記量子デバイスダイの動作を制御するための制御回路ダイと、
基板と、を備え、
前記量子デバイスダイおよび前記制御回路ダイは、前記基板上に配置されている、量子コンピューティングアセンブリ。
【請求項２】
前記基板はパッケージ基板であり、前記量子デバイスダイおよび前記制御回路ダイは、共通のパッケージに含まれる、請求項１に記載の量子コンピューティングアセンブリ。
【請求項３】
前記基板はインターポーザである、請求項１に記載の量子コンピューティングアセンブリ。
【請求項４】
前記基板はプリント回路基板である、請求項１に記載の量子コンピューティングアセンブリ。
【請求項５】
前記量子デバイスダイおよび前記制御回路ダイは、パッケージ‐オン‐パッケージ構造に含まれる、請求項１に記載の量子コンピューティングアセンブリ。
【請求項６】
前記基板は、前記量子デバイスダイと前記制御回路ダイとの間に少なくとも１つのマイクロ波送信ラインを含む、請求項１に記載の量子コンピューティングアセンブリ。
【請求項７】
前記基板は、前記制御回路ダイが結合される前記基板の面と、前記基板の対向する面との間に少なくとも１つの導電性経路を含む、請求項１に記載の量子コンピューティングアセンブリ。
【請求項８】
前記制御回路ダイは、処理デバイスまたはメモリ素子を含む、請求項１に記載の量子コンピューティングアセンブリ。
【請求項９】
前記量子デバイスダイおよび前記制御回路ダイはそれぞれ、ソルダ接続を用いて前記基板に結合されている、請求項１に記載の量子コンピューティングアセンブリ。
【請求項１０】
前記量子デバイスダイは、複数のゲートを含み、前記制御回路ダイは、前記基板を通して、前記複数のゲートに電圧を供給する、請求項１から９のいずれか一項に記載の量子コンピューティングアセンブリ。
【請求項１１】
前記量子デバイスダイは、１または複数のマグネットラインを含み、前記制御回路ダイは、前記基板を通して、前記１または複数のマグネットラインに電気パルスを供給する、請求項１から９の何れか一項に記載の量子コンピューティングアセンブリ。
【請求項１２】
前記制御回路ダイは、読み取りまたは書き込みをするために、前記キュビットのうち１または複数を選択するためのスイッチングマトリクスを含む、請求項１から９の何れか一項に記載の量子コンピューティングアセンブリ。
【請求項１３】
前記キュビットは、量子ドットベースのキュビットである、請求項１から９の何れか一項に記載の量子コンピューティングアセンブリ。
【請求項１４】
前記基板は、前記量子デバイスダイと前記制御回路ダイとの間に電気的経路を含み、前記電気的経路が超導電性材料を含む、請求項１から９の何れか一項に記載の量子コンピューティングアセンブリ。
【請求項１５】
前記量子デバイスダイの動作中に、前記制御回路ダイにより生成されるデータを格納するためのメモリデバイスをさらに備える、請求項１から９の何れか一項に記載の量子コンピューティングアセンブリ。
【請求項１６】
前記量子デバイスダイおよび前記制御回路ダイの温度を所望の範囲に維持するための冷却装置をさらに備える、請求項１から９の何れか一項に記載の量子コンピューティングアセンブリ。
【請求項１７】
前記制御回路ダイから、データを受信および送信するための有線または無線のネットワークコントローラをさらに備える、請求項１から９の何れか一項に記載の量子コンピューティングアセンブリ。
【請求項１８】
基板を設ける段階であって、前記基板は、第１の組のコンタクトと第２の組のコンタクトとの間に１または複数の電気的経路を含む、段階と、
量子デバイスダイが前記基板上に配置されるように、前記量子デバイスダイを前記第１の組のコンタクトに結合する段階と、
１または複数の制御ダイが前記基板上に配置されるように、前記１または複数の制御ダイを前記第２の組のコンタクトに結合する段階であって、前記１または複数の制御ダイは、前記１または複数の電気的経路を通して、前記量子デバイスダイの１または複数のコンポーネントに電圧を供給する、段階と、を備える、量子コンピューティングアセンブリを製造する方法。
【請求項１９】
前記１または複数の電気的経路は、コプレーナ導波管、ストリップラインまたはマイクロストリップラインを含む、請求項１８に記載の方法。
【請求項２０】
オーバーモールド材料を前記量子デバイスダイおよび前記１または複数の制御ダイに設ける段階、または
アンダーフィル材料を前記量子デバイスダイおよび前記１または複数の制御ダイの下方に設ける段階をさらに備える、請求項１８に記載の方法。
【請求項２１】
前記量子デバイスダイは、中間構造上に配置され、前記量子デバイスダイを前記第１の組のコンタクトに結合する段階は、前記中間構造を前記第１の組のコンタクト上に物理的に固定する段階を含む、請求項１８から２０の何れか一項に記載の方法。
【請求項２２】
１または複数の制御ダイは、中間構造上に配置され、前記１または複数の制御ダイを前記第２の組のコンタクトに結合する段階は、前記中間構造を前記第２の組のコンタクト上に物理的に固定する段階を含む、請求項１８から２０のいずれか一項に記載の方法。
【請求項２３】
制御回路ダイによって、基板を通して、１または複数の電圧を量子デバイスダイに供給する段階であって、前記基板上に、前記量子デバイスダイおよび前記制御回路ダイが配置される、段階と、
前記１または複数の電圧に少なくとも部分的に応答して、前記量子デバイスダイにおけるキュビットの状態を変更する段階と、を備える、量子コンピューティングアセンブリを動作させる方法。
【請求項２４】
前記１または複数の電圧を前記量子デバイスダイに供給する段階は、前記量子デバイスダイのマグネットラインまたは１若しくは複数のゲートに、電子スピン共鳴（ＥＳＲ）パルスを供給する段階を含む、請求項２３に記載の方法。
【請求項２５】
前記キュビットの前記状態を変更する段階は、量子ドットベースのキュビットのスピン状態を変更する段階を含む、請求項２３に記載の方法。
【請求項２６】
前記制御回路ダイにより、前記量子デバイスダイにおける前記キュビットの前記状態を検出する段階をさらに備える、請求項２３に記載の方法。
【請求項２７】
前記制御回路ダイにより、前記基板を通して、前記キュビットの前記状態を伝達する段階をさらに備える、請求項２６に記載の方法。
【請求項２８】
前記制御回路ダイは、シリコンベースの処理デバイスを含む、請求項２３から２７の何れか一項に記載の方法。
【請求項２９】
前記基板は、インタポーザを含む、請求項２３から２７の何れか一項に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０２２９
【補正方法】変更
【補正の内容】
【０２２９】
例２９は、例２３〜２８のいずれかに係る主題を含んでよく、基板はインターポーザを含むことをさらに規定してよい。
（項目１）
複数のキュビットを生成するための量子デバイスダイと、
前記量子デバイスダイの動作を制御するための制御回路ダイと、
基板と、を備え、
前記量子デバイスダイおよび前記制御回路ダイは、前記基板上に配置されている、量子コンピューティングアセンブリ。
（項目２）
前記基板はパッケージ基板であり、前記量子デバイスダイおよび前記制御回路ダイは、共通のパッケージに含まれる、項目１に記載の量子コンピューティングアセンブリ。
（項目３）
前記基板はインターポーザである、項目１に記載の量子コンピューティングアセンブリ。
（項目４）
前記基板はプリント回路基板である、項目１に記載の量子コンピューティングアセンブリ。
（項目５）
前記量子デバイスダイおよび前記制御回路ダイは、パッケージ‐オン‐パッケージ構造に含まれる、項目１に記載の量子コンピューティングアセンブリ。
（項目６）
前記基板は、前記量子デバイスダイと前記制御回路ダイとの間に少なくとも１つのマイクロ波送信ラインを含む、項目１に記載の量子コンピューティングアセンブリ。
（項目７）
前記基板は、前記制御回路ダイが結合される前記基板の面と、前記基板の対向する面との間に少なくとも１つの導電性経路を含む、項目１に記載の量子コンピューティングアセンブリ。
（項目８）
前記制御回路ダイは、処理デバイスまたはメモリ素子を含む、項目１に記載の量子コンピューティングアセンブリ。
（項目９）
前記量子デバイスダイおよび前記制御回路ダイはそれぞれ、ソルダ接続を用いて前記基板に結合されている、項目１に記載の量子コンピューティングアセンブリ。
（項目１０）
前記量子デバイスダイは、複数のゲートを含み、前記制御回路ダイは、前記基板を通して、前記複数のゲートに電圧を供給する、項目１から９のいずれか一項に記載の量子コンピューティングアセンブリ。
（項目１１）
前記量子デバイスダイは、１または複数のマグネットラインを含み、前記制御回路ダイは、前記基板を通して、前記１または複数のマグネットラインに電気パルスを供給する、項目１から９の何れか一項に記載の量子コンピューティングアセンブリ。
（項目１２）
前記制御回路ダイは、読み取りまたは書き込みをするために、前記キュビットのうち１または複数を選択するためのスイッチングマトリクスを含む、項目１から９の何れか一項に記載の量子コンピューティングアセンブリ。
（項目１３）
前記キュビットは、量子ドットベースのキュビットである、項目１から９の何れか一項に記載の量子コンピューティングアセンブリ。
（項目１４）
前記基板は、前記量子デバイスダイと前記制御回路ダイとの間に電気的経路を含み、前記電気的経路が超導電性材料を含む、項目１から９の何れか一項に記載の量子コンピューティングアセンブリ。
（項目１５）
前記量子デバイスダイの動作中に、前記制御回路ダイにより生成されるデータを格納するためのメモリデバイスをさらに備える、項目１から９の何れか一項に記載の量子コンピューティングアセンブリ。
（項目１６）
前記制御回路ダイから、データを受信および送信するための有線または無線のネットワークコントローラをさらに備える、項目１から９の何れか一項に記載の量子コンピューティングアセンブリ。
（項目１７）
基板を設ける段階であって、前記基板は、第１の組のコンタクトと第２の組のコンタクトとの間に１または複数の電気的経路を含む、段階と、
量子デバイスダイが前記基板上に配置されるように、前記量子デバイスダイを前記第１の組のコンタクトに結合する段階と、
１または複数の制御ダイが前記基板上に配置されるように、前記１または複数の制御ダイを前記第２の組のコンタクトに結合する段階であって、前記１または複数の制御ダイは、前記１または複数の電気的経路を通して、前記量子デバイスダイの１または複数のコンポーネントに電圧を供給する、段階と、を備える、量子コンピューティングアセンブリを製造する方法。
（項目１８）
前記１または複数の電気的経路は、コプレーナ導波管、ストリップラインまたはマイクロストリップラインを含む、項目１７に記載の方法。
（項目１９）
前記量子デバイスダイは、中間構造上に配置され、前記量子デバイスダイを前記第１の組のコンタクトに結合する段階は、前記中間構造を前記第１の組のコンタクト上に物理的に固定する段階を含む、項目１７に記載の方法。
（項目２０）
１または複数の制御ダイは、中間構造上に配置され、前記１または複数の制御ダイを前記第２の組のコンタクトに結合する段階は、前記中間構造を前記第２の組のコンタクト上に物理的に固定する段階を含む、項目１７から１９のいずれか一項に記載の方法。
（項目２１）
制御回路ダイによって、基板を通して、１または複数の電圧を量子デバイスダイに供給する段階であって、前記基板上に、前記量子デバイスダイおよび前記制御回路ダイが配置される、段階と、
前記１または複数の電圧に少なくとも部分的に応答して、前記量子デバイスダイにおけるキュビットの状態を変更する段階と、を備える、量子コンピューティングアセンブリを動作させる方法。
（項目２２）
前記１または複数の電圧を前記量子デバイスダイに供給する段階は、前記量子デバイスダイのマグネットラインまたは１若しくは複数のゲートに、電子スピン共鳴（ＥＳＲ）パルスを供給する段階を含む、項目２１に記載の方法。
（項目２３）
前記キュビットの前記状態を変更する段階は、量子ドットベースのキュビットのスピン状態を変更する段階を含む、項目２１に記載の方法。
（項目２４）
前記制御回路ダイにより、前記量子デバイスダイにおける前記キュビットの前記状態を検出する段階をさらに備える、項目２１から２３のいずれか一項に記載の方法。
（項目２５）
前記制御回路ダイにより、前記基板を通して、前記キュビットの前記状態を伝達する段階をさらに備える、項目２４に記載の方法。
【国際調査報告】
2019537239.tif 000091
2019537239.tif 000092
2019537239.tif 000093
2019537239.tif 000094
2019537239.tif 000095