(57)【要約】  本発明は、ローレベル信号を出力するためのローレベル信号源と、第１のハイレベル信号を出力するための第１のハイレベル信号源と、第２のハイレベル信号を出力するための第２のハイレベル信号源と、自段のカスケード信号に対してラッチ動作を行うためのカスケード信号ラッチモジュールと、自段の予備ゲート駆動信号を生成するためのゲート駆動信号生成モジュールと、前記自段のゲート駆動信号を出力するためのゲート駆動信号出力モジュールとを含むＧＯＡ回路を提供する。
2019526077.tif 000002
【特許請求の範囲】
【請求項１】
ローレベル信号を出力するためのローレベル信号源と、
第１のハイレベル信号を出力するための第１のハイレベル信号源と、
第２のハイレベル信号を出力するための第２のハイレベル信号源と、
前記ローレベル信号及び前記第１のハイレベル信号に基づいて、自段のカスケード信号に対してラッチ動作を行うためのカスケード信号ラッチモジュールと、
前記ローレベル信号及び前記第１のハイレベル信号に基づいて、前記自段のカスケード信号を用いて、自段の予備ゲート駆動信号を生成するためのゲート駆動信号生成モジュールと、
前記ローレベル信号、前記第１のハイレベル信号、前記第２のハイレベル信号及び前記自段の予備ゲート駆動信号に基づいて、前記自段のゲート駆動信号を出力するためのゲート駆動信号出力モジュールとを含み、
前記第１のハイレベル信号の電圧は前記第２のハイレベル信号の電圧より低く、
前記ゲート駆動信号出力モジュールは、一段目インバータ、二段目インバータ及び三段目インバータを含み、
前記一段目インバータは、前記ローレベル信号、前記第１のハイレベル信号及び前記自段の予備ゲート駆動信号に基づいて、自段の一次ゲート駆動信号を出力し、
前記二段目インバータは、前記ローレベル信号、前記第１のハイレベル信号及び前記自段の一次ゲート駆動信号に基づいて、自段の二次ゲート駆動信号を出力し、
前記三段目インバータは、前記ローレベル信号、前記第２のハイレベル信号及び前記自段の二次ゲート駆動信号に基づいて、前記自段のゲート駆動信号を出力し、
前記自段のゲート駆動信号がハイレベルである場合、前記自段のゲート駆動信号は前記第２のハイレベル信号であり、
前記自段のゲート駆動信号がローレベルである場合、前記自段のゲート駆動信号は前記ローレベル信号であるＧＯＡ回路。
【請求項２】
前記一段目インバータは、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタを含み、
前記第１のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第１のＮＭＯＳトランジスタの出力端子が前記二段目インバータに接続され、前記第１のＮＭＯＳトランジスタの制御端子が前記自段の予備ゲート駆動信号を入力し、
前記第１のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１のＰＭＯＳトランジスタの出力端子が前記二段目インバータに接続され、前記第１のＰＭＯＳトランジスタの制御端子が前記自段の予備ゲート駆動信号を入力する請求項１に記載のＧＯＡ回路。
【請求項３】
前記二段目インバータは、第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタを含み、
前記第２のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第２のＮＭＯＳトランジスタの出力端子が前記三段目インバータに接続され、前記第２のＮＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力し、
前記第２のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第２のＰＭＯＳトランジスタの出力端子が前記三段目インバータに接続され、前記第２のＰＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力する請求項１に記載のＧＯＡ回路。
【請求項４】
前記三段目インバータは、第３のＰＭＯＳトランジスタ、第３のＮＭＯＳトランジスタ、第４のＰＭＯＳトランジスタ、第５のＰＭＯＳトランジスタ、第６のＰＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタを含み、
前記第３のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第３のＮＭＯＳトランジスタの出力端子が前記第５のＰＭＯＳトランジスタの制御端子に接続され、前記第３のＮＭＯＳトランジスタの制御端子が前記自段の二次ゲート駆動信号を入力し、
前記第３のＰＭＯＳトランジスタの入力端子が前記第４のＰＭＯＳトランジスタの出力端子に接続され、前記第３のＰＭＯＳトランジスタの出力端子が前記第５のＰＭＯＳトランジスタの制御端子に接続され、前記第３のＰＭＯＳトランジスタの制御端子が前記自段の二次ゲート駆動信号を入力し、
前記第４のＰＭＯＳトランジスタの入力端子が前記第２のハイレベル信号源に接続され、前記第４のＰＭＯＳトランジスタの制御端子が前記第６のＰＭＯＳトランジスタの出力端子に接続され、
前記第５のＰＭＯＳトランジスタの入力端子が前記第２のハイレベル信号源に接続され、前記第５のＰＭＯＳトランジスタの出力端子が前記第６のＰＭＯＳトランジスタの入力端子に接続されて前記自段のゲート駆動信号を出力し、
前記第６のＰＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力し、
前記第４のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第４のＮＭＯＳトランジスタの出力端子が前記第４のＰＭＯＳトランジスタの制御端子に接続され、前記第４のＮＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力する請求項１に記載のＧＯＡ回路。
【請求項５】
ローレベル信号を出力するためのローレベル信号源と、
第１のハイレベル信号を出力するための第１のハイレベル信号源と、
第２のハイレベル信号を出力するための第２のハイレベル信号源と、
前記ローレベル信号及び前記第１のハイレベル信号に基づいて、自段のカスケード信号に対してラッチ動作を行うためのカスケード信号ラッチモジュールと、
前記ローレベル信号及び前記第１のハイレベル信号に基づいて、前記自段のカスケード信号を用いて、自段の予備ゲート駆動信号を生成するためのゲート駆動信号生成モジュールと、
前記ローレベル信号、前記第１のハイレベル信号、前記第２のハイレベル信号及び前記自段の予備ゲート駆動信号に基づいて、前記自段のゲート駆動信号を出力するためのゲート駆動信号出力モジュールとを含み、
前記第１のハイレベル信号の電圧は前記第２のハイレベル信号の電圧より低いＧＯＡ回路。
【請求項６】
前記ゲート駆動信号出力モジュールは、一段目インバータ、二段目インバータ及び三段目インバータを含み、
前記一段目インバータは、前記ローレベル信号、前記第１のハイレベル信号及び前記自段の予備ゲート駆動信号に基づいて、自段の一次ゲート駆動信号を出力し、
前記二段目インバータは、前記ローレベル信号、前記第１のハイレベル信号及び前記自段の一次ゲート駆動信号に基づいて、自段の二次ゲート駆動信号を出力し、
前記三段目インバータは、前記ローレベル信号、前記第２のハイレベル信号及び前記自段の二次ゲート駆動信号に基づいて、前記自段のゲート駆動信号を出力する請求項５に記載のＧＯＡ回路。
【請求項７】
前記一段目インバータは、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタを含み、
前記第１のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第１のＮＭＯＳトランジスタの出力端子が前記二段目インバータに接続され、前記第１のＮＭＯＳトランジスタの制御端子が前記自段の予備ゲート駆動信号を入力し、
前記第１のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１のＰＭＯＳトランジスタの出力端子が前記二段目インバータに接続され、前記第１のＰＭＯＳトランジスタの制御端子が前記自段の予備ゲート駆動信号を入力する請求項６に記載のＧＯＡ回路。
【請求項８】
前記二段目インバータは、第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタを含み、
前記第２のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第２のＮＭＯＳトランジスタの出力端子が前記三段目インバータに接続され、前記第２のＮＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力し、
前記第２のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第２のＰＭＯＳトランジスタの出力端子が前記三段目インバータに接続され、前記第２のＰＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力する請求項６に記載のＧＯＡ回路。
【請求項９】
前記三段目インバータは、第３のＰＭＯＳトランジスタ、第３のＮＭＯＳトランジスタ、第４のＰＭＯＳトランジスタ、第５のＰＭＯＳトランジスタ、第６のＰＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタを含み、
前記第３のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第３のＮＭＯＳトランジスタの出力端子が前記第５のＰＭＯＳトランジスタの制御端子に接続され、前記第３のＮＭＯＳトランジスタの制御端子が前記自段の二次ゲート駆動信号を入力し、
前記第３のＰＭＯＳトランジスタの入力端子が前記第４のＰＭＯＳトランジスタの出力端子に接続され、前記第３のＰＭＯＳトランジスタの出力端子が前記第５のＰＭＯＳトランジスタの制御端子に接続され、前記第３のＰＭＯＳトランジスタの制御端子が前記自段の二次ゲート駆動信号を入力し、
前記第４のＰＭＯＳトランジスタの入力端子が前記第２のハイレベル信号源に接続され、前記第４のＰＭＯＳトランジスタの制御端子が前記第６のＰＭＯＳトランジスタの出力端子に接続され、
前記第５のＰＭＯＳトランジスタの入力端子が前記第２のハイレベル信号源に接続され、前記第５のＰＭＯＳトランジスタの出力端子が前記第６のＰＭＯＳトランジスタの入力端子に接続されて前記自段のゲート駆動信号を出力し、
前記第６のＰＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力し、
前記第４のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第４のＮＭＯＳトランジスタの出力端子が前記第４のＰＭＯＳトランジスタの制御端子に接続され、前記第４のＮＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力する請求項６に記載のＧＯＡ回路。
【請求項１０】
前記自段のゲート駆動信号がハイレベルである場合、前記自段のゲート駆動信号は前記第２のハイレベル信号であり、
前記自段のゲート駆動信号がローレベルである場合、前記自段のゲート駆動信号は前記ローレベル信号である請求項５に記載のＧＯＡ回路。
【請求項１１】
前記カスケード信号ラッチモジュールは、第５のＮＭＯＳトランジスタ、第６のＮＭＯＳトランジスタ、第７のＮＭＯＳトランジスタ、第８のＮＭＯＳトランジスタ、第９のＮＭＯＳトランジスタ、第１０のＮＭＯＳトランジスタ、第７のＰＭＯＳトランジスタ、第８のＰＭＯＳトランジスタ、第９のＰＭＯＳトランジスタ、第１０のＰＭＯＳトランジスタ、第１１のＰＭＯＳトランジスタ、第１２のＰＭＯＳトランジスタ及び第１３のＰＭＯＳトランジスタを含み、
前記第５のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第５のＮＭＯＳトランジスタの制御端子が自段の第１のクロック信号を入力し、前記第５のＮＭＯＳトランジスタの出力端子が前記第７のＰＭＯＳトランジスタの出力端子に接続され、
前記第７のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第７のＰＭＯＳトランジスタの制御端子が自段の第１のクロック信号を入力し、
前記第６のＮＭＯＳトランジスタの入力端子が前記第７のＮＭＯＳトランジスタの出力端子に接続され、前記第６のＮＭＯＳトランジスタの出力端子が前記第８のＮＭＯＳトランジスタの制御端子に接続され、前記第６のＮＭＯＳトランジスタの制御端子が自段のカスケード信号を入力し、
前記第７のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第７のＮＭＯＳトランジスタの制御端子が自段の第１のクロック信号を入力し、
前記第８のＰＭＯＳトランジスタの入力端子が前記第９のＰＭＯＳトランジスタの出力端子に接続され、前記第８のＰＭＯＳトランジスタの出力端子が前記第１０のＰＭＯＳトランジスタの制御端子に接続され、前記第８のＰＭＯＳトランジスタの制御端子が自段のカスケード信号を入力し、
前記第９のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第９のＰＭＯＳトランジスタの制御端子が前記第５のＮＭＯＳトランジスタの出力端子に接続され、
前記第８のＮＭＯＳトランジスタの制御端子が前記第１０のＰＭＯＳトランジスタの制御端子に接続され、前記第８のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第８のＮＭＯＳトランジスタの出力端子が前記ゲート駆動信号生成モジュールに接続され、
前記第１０のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１０のＰＭＯＳトランジスタの出力端子が前記ゲート駆動信号生成モジュールに接続され、
前記第１１のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１１のＰＭＯＳトランジスタの制御端子がリセット信号を入力し、前記第１１のＰＭＯＳトランジスタの出力端子が前記第１０のＰＭＯＳトランジスタの制御端子に接続され、
前記第１２のＰＭＯＳトランジスタの入力端子が前記第１３のＰＭＯＳトランジスタの出力端子に接続され、前記第１２のＰＭＯＳトランジスタの出力端子が前記第１０のＰＭＯＳトランジスタの制御端子に接続され、前記第１２のＰＭＯＳトランジスタの制御端子が前記ゲート駆動信号生成モジュールに接続され、
前記第１３のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１３のＰＭＯＳトランジスタの制御端子が前記自段の第１のクロック信号を入力し、
前記第９のＮＭＯＳトランジスタの入力端子が前記第１０のＮＭＯＳトランジスタの出力端子に接続され、前記第９のＮＭＯＳトランジスタの出力端子が前記第１０のＰＭＯＳトランジスタの制御端子に接続され、前記第９のＮＭＯＳトランジスタの制御端子が前記ゲート駆動信号生成モジュールに接続され、
前記第１０のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第１０のＮＭＯＳトランジスタの制御端子が前記自段の反転した第１のクロック信号を入力する請求項５に記載のＧＯＡ回路。
【請求項１２】
前記ゲート駆動信号生成モジュールは、第１１のＮＭＯＳトランジスタ、第１２のＮＭＯＳトランジスタ、第１４のＰＭＯＳトランジスタ及び第１５のＰＭＯＳトランジスタを含み、
前記第１４のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１４のＰＭＯＳトランジスタの出力端子が前記ゲート駆動信号出力モジュールに接続され、前記第１４のＰＭＯＳトランジスタの制御端子が前記カスケード信号ラッチモジュールに接続され、
前記第１５のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１５のＰＭＯＳトランジスタの出力端子が前記ゲート駆動信号出力モジュールに接続され、前記第１５のＰＭＯＳトランジスタの制御端子が自段の第２のクロック信号を入力し、
前記第１１のＮＭＯＳトランジスタの入力端子が前記第１２のＮＭＯＳトランジスタの出力端子に接続され、前記第１１のＮＭＯＳトランジスタの出力端子が前記ゲート駆動信号出力モジュールに接続され、前記第１１のＮＭＯＳトランジスタの制御端子が前記カスケード信号ラッチモジュールに接続され、
前記第１２のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第１２のＮＭＯＳトランジスタの制御端子が自段の第２のクロック信号を入力する請求項５に記載のＧＯＡ回路。
【請求項１３】
データ線、走査線、前記データ線と前記走査線との間に設置された画素ユニット及びＧＯＡ回路を含む液晶表示パネルであって、
前記ＧＯＡ回路は、
ローレベル信号を出力するためのローレベル信号源と、
第１のハイレベル信号を出力するための第１のハイレベル信号源と、
第２のハイレベル信号を出力するための第２のハイレベル信号源と、
前記ローレベル信号及び前記第１のハイレベル信号に基づいて、自段のカスケード信号に対してラッチ動作を行うためのカスケード信号ラッチモジュールと、
前記ローレベル信号及び前記第１のハイレベル信号に基づいて、前記自段のカスケード信号を用いて、自段の予備ゲート駆動信号を生成するためのゲート駆動信号生成モジュールと、
前記ローレベル信号、前記第１のハイレベル信号、前記第２のハイレベル信号及び前記自段の予備ゲート駆動信号に基づいて、前記自段のゲート駆動信号を出力するためのゲート駆動信号出力モジュールとを含み、
前記第１のハイレベル信号の電圧は前記第２のハイレベル信号の電圧より低い液晶表示パネル。
【請求項１４】
前記ゲート駆動信号出力モジュールは、一段目インバータ、二段目インバータ及び三段目インバータを含み、
前記一段目インバータは、前記ローレベル信号、前記第１のハイレベル信号及び前記自段の予備ゲート駆動信号に基づいて、自段の一次ゲート駆動信号を出力し、
前記二段目インバータは、前記ローレベル信号、前記第１のハイレベル信号及び前記自段の一次ゲート駆動信号に基づいて、自段の二次ゲート駆動信号を出力し、
前記三段目インバータは、前記ローレベル信号、前記第２のハイレベル信号及び前記自段の二次ゲート駆動信号に基づいて、前記自段のゲート駆動信号を出力する請求項１３に記載の液晶表示パネル。
【請求項１５】
前記一段目インバータは、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタを含み、
前記第１のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第１のＮＭＯＳトランジスタの出力端子が前記二段目インバータに接続され、前記第１のＮＭＯＳトランジスタの制御端子が前記自段の予備ゲート駆動信号を入力し、
前記第１のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１のＰＭＯＳトランジスタの出力端子が前記二段目インバータに接続され、前記第１のＰＭＯＳトランジスタの制御端子が前記自段の予備ゲート駆動信号を入力する請求項１４に記載の液晶表示パネル。
【請求項１６】
前記二段目インバータは、第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタを含み、
前記第２のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第２のＮＭＯＳトランジスタの出力端子が前記三段目インバータに接続され、前記第２のＮＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力し、
前記第２のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第２のＰＭＯＳトランジスタの出力端子が前記三段目インバータに接続され、前記第２のＰＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力する請求項１４に記載の液晶表示パネル。
【請求項１７】
前記三段目インバータは、第３のＰＭＯＳトランジスタ、第３のＮＭＯＳトランジスタ、第４のＰＭＯＳトランジスタ、第５のＰＭＯＳトランジスタ、第６のＰＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタを含み、
前記第３のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第３のＮＭＯＳトランジスタの出力端子が前記第５のＰＭＯＳトランジスタの制御端子に接続され、前記第３のＮＭＯＳトランジスタの制御端子が前記自段の二次ゲート駆動信号を入力し、
前記第３のＰＭＯＳトランジスタの入力端子が前記第４のＰＭＯＳトランジスタの出力端子に接続され、前記第３のＰＭＯＳトランジスタの出力端子が前記第５のＰＭＯＳトランジスタの制御端子に接続され、前記第３のＰＭＯＳトランジスタの制御端子が前記自段の二次ゲート駆動信号を入力し、
前記第４のＰＭＯＳトランジスタの入力端子が前記第２のハイレベル信号源に接続され、前記第４のＰＭＯＳトランジスタの制御端子が前記第６のＰＭＯＳトランジスタの出力端子に接続され、
前記第５のＰＭＯＳトランジスタの入力端子が前記第２のハイレベル信号源に接続され、前記第５のＰＭＯＳトランジスタの出力端子が前記第６のＰＭＯＳトランジスタの入力端子に接続されて前記自段のゲート駆動信号を出力し、
前記第６のＰＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力し、
前記第４のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第４のＮＭＯＳトランジスタの出力端子が前記第４のＰＭＯＳトランジスタの制御端子に接続され、前記第４のＮＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力する請求項１４に記載の液晶表示パネル。
【請求項１８】
前記自段のゲート駆動信号がハイレベルである場合、前記自段のゲート駆動信号は前記第２のハイレベル信号であり、
前記自段のゲート駆動信号がローレベルである場合、前記自段のゲート駆動信号は前記ローレベル信号である請求項１３に記載の液晶表示パネル。
【請求項１９】
前記カスケード信号ラッチモジュールは、第５のＮＭＯＳトランジスタ、第６のＮＭＯＳトランジスタ、第７のＮＭＯＳトランジスタ、第８のＮＭＯＳトランジスタ、第９のＮＭＯＳトランジスタ、第１０のＮＭＯＳトランジスタ、第７のＰＭＯＳトランジスタ、第８のＰＭＯＳトランジスタ、第９のＰＭＯＳトランジスタ、第１０のＰＭＯＳトランジスタ、第１１のＰＭＯＳトランジスタ、第１２のＰＭＯＳトランジスタ及び第１３のＰＭＯＳトランジスタを含み、
前記第５のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第５のＮＭＯＳトランジスタの制御端子が自段の第１のクロック信号を入力し、前記第５のＮＭＯＳトランジスタの出力端子が前記第７のＰＭＯＳトランジスタの出力端子に接続され、
前記第７のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第７のＰＭＯＳトランジスタの制御端子が自段の第１のクロック信号を入力し、
前記第６のＮＭＯＳトランジスタの入力端子が前記第７のＮＭＯＳトランジスタの出力端子に接続され、前記第６のＮＭＯＳトランジスタの出力端子が前記第８のＮＭＯＳトランジスタの制御端子に接続され、前記第６のＮＭＯＳトランジスタの制御端子が自段のカスケード信号を入力し、
前記第７のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第７のＮＭＯＳトランジスタの制御端子が自段の第１のクロック信号を入力し、
前記第８のＰＭＯＳトランジスタの入力端子が前記第９のＰＭＯＳトランジスタの出力端子に接続され、前記第８のＰＭＯＳトランジスタの出力端子が前記第１０のＰＭＯＳトランジスタの制御端子に接続され、前記第８のＰＭＯＳトランジスタの制御端子が自段のカスケード信号を入力し、
前記第９のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第９のＰＭＯＳトランジスタの制御端子が前記第５のＮＭＯＳトランジスタの出力端子に接続され、
前記第８のＮＭＯＳトランジスタの制御端子が前記第１０のＰＭＯＳトランジスタの制御端子に接続され、前記第８のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第８のＮＭＯＳトランジスタの出力端子が前記ゲート駆動信号生成モジュールに接続され、
前記第１０のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１０のＰＭＯＳトランジスタの出力端子が前記ゲート駆動信号生成モジュールに接続され、
前記第１１のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１１のＰＭＯＳトランジスタの制御端子がリセット信号を入力し、前記第１１のＰＭＯＳトランジスタの出力端子が前記第１０のＰＭＯＳトランジスタの制御端子に接続され、
前記第１２のＰＭＯＳトランジスタの入力端子が前記第１３のＰＭＯＳトランジスタの出力端子に接続され、前記第１２のＰＭＯＳトランジスタの出力端子が前記第１０のＰＭＯＳトランジスタの制御端子に接続され、前記第１２のＰＭＯＳトランジスタの制御端子が前記ゲート駆動信号生成モジュールに接続され、
前記第１３のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１３のＰＭＯＳトランジスタの制御端子が前記自段の第１のクロック信号を入力し、
前記第９のＮＭＯＳトランジスタの入力端子が前記第１０のＮＭＯＳトランジスタの出力端子に接続され、前記第９のＮＭＯＳトランジスタの出力端子が前記第１０のＰＭＯＳトランジスタの制御端子に接続され、前記第９のＮＭＯＳトランジスタの制御端子が前記ゲート駆動信号生成モジュールに接続され、
前記第１０のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第１０のＮＭＯＳトランジスタの制御端子が前記自段の反転した第１のクロック信号を入力する請求項１３に記載の液晶表示パネル。
【請求項２０】
前記ゲート駆動信号生成モジュールは、第１１のＮＭＯＳトランジスタ、第１２のＮＭＯＳトランジスタ、第１４のＰＭＯＳトランジスタ及び第１５のＰＭＯＳトランジスタを含み、
前記第１４のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１４のＰＭＯＳトランジスタの出力端子が前記ゲート駆動信号出力モジュールに接続され、前記第１４のＰＭＯＳトランジスタの制御端子が前記カスケード信号ラッチモジュールに接続され、
前記第１５のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１５のＰＭＯＳトランジスタの出力端子が前記ゲート駆動信号出力モジュールに接続され、前記第１５のＰＭＯＳトランジスタの制御端子が段の第２のクロック信号を入力し、
前記第１１のＮＭＯＳトランジスタの入力端子が前記第１２のＮＭＯＳトランジスタの出力端子に接続され、前記第１１のＮＭＯＳトランジスタの出力端子が前記ゲート駆動信号出力モジュールに接続され、前記第１１のＮＭＯＳトランジスタの制御端子が前記カスケード信号ラッチモジュールに接続され、
前記第１２のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第１２のＮＭＯＳトランジスタの制御端子が自段の第２のクロック信号を入力する請求項１３に記載の液晶表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイ駆動の分野に関し、特にＧＯＡ回路及び液晶表示パネルに関する。
【背景技術】
【０００２】
Ｇａｔｅ  Ｄｒｉｖｅｒ  Ｏｎ  Ａｒｒａｙは、ＧＯＡ回路と略称され、従来の薄膜トランジスタ液晶表示装置のアレイ基板作製プロセスを利用して走査線駆動回路をアレイ基板上に作製することにより、走査線に対する順次走査を実現するものである。
【０００３】
従来のＧＯＡ回路には、カスケード信号及び時系列信号が存在するだけでなく、ハイレベル信号及びローレベル信号が存在し、該ハイレベル信号は、回路の論理ユニットを駆動しても、回路の出力ユニットを駆動してもよい。
【０００４】
従来のＧＯＡ回路はいずれも同じハイレベル信号を採用して回路における論理ユニット及び出力ユニットを駆動し、論理ユニットを駆動するハイレベル信号の電圧が出力ユニットを駆動するハイレベル信号の電圧よりはるかに低いので、ＧＯＡ回路における論理ユニットを駆動するためのハイレベル信号の消費電力が高過ぎるため、対応する液晶表示パネルの消費電力が大きくなる。
【０００５】
そのため、従来技術に存在する問題を解決するために、ＧＯＡ回路及び液晶表示パネルを提供する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、従来のＧＯＡ回路及び液晶表示パネルの消費電力が大きいという技術的問題を解決するために、液晶表示パネルの消費電力を低減できるＧＯＡ回路及び液晶表示パネルを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の実施例に係るＧＯＡ回路は、ローレベル信号を出力するためのローレベル信号源と、第１のハイレベル信号を出力するための第１のハイレベル信号源と、第２のハイレベル信号を出力するための第２のハイレベル信号源と、前記ローレベル信号及び前記第１のハイレベル信号に基づいて、自段のカスケード信号に対してラッチ動作を行うためのカスケード信号ラッチモジュールと、前記ローレベル信号及び前記第１のハイレベル信号に基づいて、前記自段のカスケード信号を用いて、自段の予備ゲート駆動信号を生成するためのゲート駆動信号生成モジュールと、前記ローレベル信号、前記第１のハイレベル信号、前記第２のハイレベル信号及び前記自段の予備ゲート駆動信号に基づいて、前記自段のゲート駆動信号を出力するためのゲート駆動信号出力モジュールとを含み、前記第１のハイレベル信号の電圧は前記第２のハイレベル信号の電圧より低く、前記ゲート駆動信号出力モジュールは、一段目インバータ、二段目インバータ及び三段目インバータを含み、前記一段目インバータは、前記ローレベル信号、前記第１のハイレベル信号及び前記自段の予備ゲート駆動信号に基づいて、自段の一次ゲート駆動信号を出力し、前記二段目インバータは、前記ローレベル信号、前記第１のハイレベル信号及び前記自段の一次ゲート駆動信号に基づいて、自段の二次ゲート駆動信号を出力し、前記三段目インバータは、前記ローレベル信号、前記第２のハイレベル信号及び前記自段の二次ゲート駆動信号に基づいて、前記自段のゲート駆動信号を出力し、前記自段のゲート駆動信号がハイレベルである場合、前記自段のゲート駆動信号は前記第２のハイレベル信号であり、前記自段のゲート駆動信号がローレベルである場合、前記自段のゲート駆動信号は前記ローレベル信号である。
【０００８】
本発明の上記ＧＯＡ回路において、前記一段目インバータは、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタを含み、前記第１のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第１のＮＭＯＳトランジスタの出力端子が前記二段目インバータに接続され、前記第１のＮＭＯＳトランジスタの制御端子が前記自段の予備ゲート駆動信号を入力し、前記第１のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１のＰＭＯＳトランジスタの出力端子が前記二段目インバータに接続され、前記第１のＰＭＯＳトランジスタの制御端子が前記自段の予備ゲート駆動信号を入力する。
【０００９】
本発明の上記ＧＯＡ回路において、前記二段目インバータは、第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタを含み、前記第２のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第２のＮＭＯＳトランジスタの出力端子が前記三段目インバータに接続され、前記第２のＮＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力し、前記第２のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第２のＰＭＯＳトランジスタの出力端子が前記三段目インバータに接続され、前記第２のＰＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力する。
【００１０】
本発明の上記ＧＯＡ回路において、前記三段目インバータは、第３のＰＭＯＳトランジスタ、第３のＮＭＯＳトランジスタ、第４のＰＭＯＳトランジスタ、第５のＰＭＯＳトランジスタ、第６のＰＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタを含み、前記第３のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第３のＮＭＯＳトランジスタの出力端子が前記第５のＰＭＯＳトランジスタの制御端子に接続され、前記第３のＮＭＯＳトランジスタの制御端子が前記自段の二次ゲート駆動信号を入力し、前記第３のＰＭＯＳトランジスタの入力端子が前記第４のＰＭＯＳトランジスタの出力端子に接続され、前記第３のＰＭＯＳトランジスタの出力端子が前記第５のＰＭＯＳトランジスタの制御端子に接続され、前記第３のＰＭＯＳトランジスタの制御端子が前記自段の二次ゲート駆動信号を入力し、前記第４のＰＭＯＳトランジスタの入力端子が前記第２のハイレベル信号源に接続され、前記第４のＰＭＯＳトランジスタの制御端子が前記第６のＰＭＯＳトランジスタの出力端子に接続され、前記第５のＰＭＯＳトランジスタの入力端子が前記第２のハイレベル信号源に接続され、前記第５のＰＭＯＳトランジスタの出力端子が前記第６のＰＭＯＳトランジスタの入力端子に接続されて前記自段のゲート駆動信号を出力し、前記第６のＰＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力し、前記第４のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第４のＮＭＯＳトランジスタの出力端子が前記第４のＰＭＯＳトランジスタの制御端子に接続され、前記第４のＮＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力する。
【００１１】
本発明の実施例のＧＯＡ回路は、ローレベル信号を出力するためのローレベル信号源と、第１のハイレベル信号を出力するための第１のハイレベル信号源と、第２のハイレベル信号を出力するための第２のハイレベル信号源と、前記ローレベル信号及び前記第１のハイレベル信号に基づいて、自段のカスケード信号に対してラッチ動作を行うためのカスケード信号ラッチモジュールと、前記ローレベル信号及び前記第１のハイレベル信号に基づいて、前記自段のカスケード信号を用いて、自段の予備ゲート駆動信号を生成するためのゲート駆動信号生成モジュールと、前記ローレベル信号、前記第１のハイレベル信号、前記第２のハイレベル信号及び前記自段の予備ゲート駆動信号に基づいて、前記自段のゲート駆動信号を出力するためのゲート駆動信号出力モジュールとを含み、前記第１のハイレベル信号の電圧は前記第２のハイレベル信号の電圧より低い。
【００１２】
本発明の上記ＧＯＡ回路において、前記ゲート駆動信号出力モジュールは、一段目インバータ、二段目インバータ及び三段目インバータを含み、前記一段目インバータは、前記ローレベル信号、前記第１のハイレベル信号及び前記自段の予備ゲート駆動信号に基づいて、自段の一次ゲート駆動信号を出力し、前記二段目インバータは、前記ローレベル信号、前記第１のハイレベル信号及び前記自段の一次ゲート駆動信号に基づいて、自段の二次ゲート駆動信号を出力し、前記三段目インバータは、前記ローレベル信号、前記第２のハイレベル信号及び前記自段の二次ゲート駆動信号に基づいて、前記自段のゲート駆動信号を出力する。
【００１３】
本発明の上記ＧＯＡ回路において、前記一段目インバータは、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタを含み、前記第１のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第１のＮＭＯＳトランジスタの出力端子が前記二段目インバータに接続され、前記第１のＮＭＯＳトランジスタの制御端子が前記自段の予備ゲート駆動信号を入力し、前記第１のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１のＰＭＯＳトランジスタの出力端子が前記二段目インバータに接続され、前記第１のＰＭＯＳトランジスタの制御端子が前記自段の予備ゲート駆動信号を入力する。
【００１４】
本発明の上記ＧＯＡ回路において、前記二段目インバータは、第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタを含み、前記第２のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第２のＮＭＯＳトランジスタの出力端子が前記三段目インバータに接続され、前記第２のＮＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力し、前記第２のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第２のＰＭＯＳトランジスタの出力端子が前記三段目インバータに接続され、前記第２のＰＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力する。
【００１５】
本発明の上記ＧＯＡ回路において、前記三段目インバータは、第３のＰＭＯＳトランジスタ、第３のＮＭＯＳトランジスタ、第４のＰＭＯＳトランジスタ、第５のＰＭＯＳトランジスタ、第６のＰＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタを含み、前記第３のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第３のＮＭＯＳトランジスタの出力端子が前記第５のＰＭＯＳトランジスタの制御端子に接続され、前記第３のＮＭＯＳトランジスタの制御端子が前記自段の二次ゲート駆動信号を入力し、前記第３のＰＭＯＳトランジスタの入力端子が前記第４のＰＭＯＳトランジスタの出力端子に接続され、前記第３のＰＭＯＳトランジスタの出力端子が前記第５のＰＭＯＳトランジスタの制御端子に接続され、前記第３のＰＭＯＳトランジスタの制御端子が前記自段の二次ゲート駆動信号を入力し、前記第４のＰＭＯＳトランジスタの入力端子が前記第２のハイレベル信号源に接続され、前記第４のＰＭＯＳトランジスタの制御端子が前記第６のＮＭＯＳトランジスタの出力端子に接続され、前記第５のＰＭＯＳトランジスタの入力端子が前記第２のハイレベル信号源に接続され、前記第５のＰＭＯＳトランジスタの出力端子が前記第６のＰＭＯＳトランジスタの入力端子に接続されて前記自段のゲート駆動信号を出力し、前記第６のＰＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力し、前記第４のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第４のＮＭＯＳトランジスタの出力端子が前記第４のＰＭＯＳトランジスタの制御端子に接続され、前記第４のＮＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力する。
【００１６】
本発明の上記ＧＯＡ回路において、前記自段のゲート駆動信号がハイレベルである場合、前記自段のゲート駆動信号は前記第２のハイレベル信号であり、前記自段のゲート駆動信号がローレベルである場合、前記自段のゲート駆動信号は前記ローレベル信号である。
【００１７】
本発明の上記ＧＯＡ回路において、前記カスケード信号ラッチモジュールは、第５のＮＭＯＳトランジスタ、第６のＮＭＯＳトランジスタ、第７のＮＭＯＳトランジスタ、第８のＮＭＯＳトランジスタ、第９のＮＭＯＳトランジスタ、第１０のＮＭＯＳトランジスタ、第７のＰＭＯＳトランジスタ、第８のＰＭＯＳトランジスタ、第９のＰＭＯＳトランジスタ、第１０のＰＭＯＳトランジスタ、第１１のＰＭＯＳトランジスタ、第１２のＰＭＯＳトランジスタ及び第１３のＰＭＯＳトランジスタを含み、前記第５のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第５のＮＭＯＳトランジスタの制御端子が自段の第１のクロック信号を入力し、前記第５のＮＭＯＳトランジスタの出力端子が前記第７のＰＭＯＳトランジスタの出力端子に接続され、前記第７のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第７のＰＭＯＳトランジスタの制御端子が自段の第１のクロック信号を入力し、前記第６のＮＭＯＳトランジスタの入力端子が前記第７のＮＭＯＳトランジスタの出力端子に接続され、前記第６のＮＭＯＳトランジスタの出力端子が前記第８のＮＭＯＳトランジスタの制御端子に接続され、前記第６のＮＭＯＳトランジスタの制御端子が自段のカスケード信号を入力し、前記第７のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第７のＮＭＯＳトランジスタの制御端子が自段の第１のクロック信号を入力し、前記第８のＰＭＯＳトランジスタの入力端子が前記第９のＰＭＯＳトランジスタの出力端子に接続され、前記第８のＰＭＯＳトランジスタの出力端子が前記第１０のＰＭＯＳトランジスタの制御端子に接続され、前記第８のＰＭＯＳトランジスタの制御端子が自段のカスケード信号を入力し、前記第９のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第９のＰＭＯＳトランジスタの制御端子が前記第５のＮＭＯＳトランジスタの出力端子に接続され、前記第８のＮＭＯＳトランジスタの制御端子が前記第１０のＰＭＯＳトランジスタの制御端子に接続され、前記第８のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第８のＮＭＯＳトランジスタの出力端子が前記ゲート駆動信号生成モジュールに接続され、前記第１０のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１０のＰＭＯＳトランジスタの出力端子が前記ゲート駆動信号生成モジュールに接続され、前記第１１のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１１のＰＭＯＳトランジスタの制御端子がリセット信号を入力し、前記第１１のＰＭＯＳトランジスタの出力端子が前記第１０のＰＭＯＳトランジスタの制御端子に接続され、前記第１２のＰＭＯＳトランジスタの入力端子が前記第１３のＰＭＯＳトランジスタの出力端子に接続され、前記第１２のＰＭＯＳトランジスタの出力端子が前記第１０のＰＭＯＳトランジスタの制御端子に接続され、前記第１２のＰＭＯＳトランジスタの制御端子が前記ゲート駆動信号生成モジュールに接続され、前記第１３のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１３のＰＭＯＳトランジスタの制御端子が前記自段の第１のクロック信号を入力し、前記第９のＮＭＯＳトランジスタの入力端子が前記第１０のＮＭＯＳトランジスタの出力端子に接続され、前記第９のＮＭＯＳトランジスタの出力端子が前記第１０のＰＭＯＳトランジスタの制御端子に接続され、前記第９のＮＭＯＳトランジスタの制御端子が前記ゲート駆動信号生成モジュールに接続され、前記第１０のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第１０のＮＭＯＳトランジスタの制御端子が前記自段の反転した第１のクロック信号を入力する。
【００１８】
本発明の上記ＧＯＡ回路において、前記ゲート駆動信号生成モジュールは、第１１のＮＭＯＳトランジスタ、第１２のＮＭＯＳトランジスタ、第１４のＰＭＯＳトランジスタ及び第１５のＰＭＯＳトランジスタを含み、前記第１４のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１４のＰＭＯＳトランジスタの出力端子が前記ゲート駆動信号出力モジュールに接続され、前記第１４のＰＭＯＳトランジスタの制御端子が前記カスケード信号ラッチモジュールに接続され、前記第１５のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１５のＰＭＯＳトランジスタの出力端子が前記ゲート駆動信号出力モジュールに接続され、前記第１５のＰＭＯＳトランジスタの制御端子が自段の第２のクロック信号を入力し、前記第１１のＮＭＯＳトランジスタの入力端子が前記第１２のＮＭＯＳトランジスタの出力端子に接続され、前記第１１のＮＭＯＳトランジスタの出力端子が前記ゲート駆動信号出力モジュールに接続され、前記第１１のＮＭＯＳトランジスタの制御端子が前記カスケード信号ラッチモジュールに接続され、前記第１２のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第１２のＮＭＯＳトランジスタの制御端子が自段の第２のクロック信号を入力する。
【００１９】
さらに、本発明の実施例の液晶表示パネルは、データ線、走査線、前記データ線と前記走査線との間に設置された画素ユニット及びＧＯＡ回路を含み、前記ＧＯＡ回路は、ローレベル信号を出力するためのローレベル信号源と、第１のハイレベル信号を出力するための第１のハイレベル信号源と、第２のハイレベル信号を出力するための第２のハイレベル信号源と、前記ローレベル信号及び前記第１のハイレベル信号に基づいて、自段のカスケード信号に対してラッチ動作を行うためのカスケード信号ラッチモジュールと、前記ローレベル信号及び前記第１のハイレベル信号に基づいて、前記自段のカスケード信号を用いて、自段の予備ゲート駆動信号を生成するためのゲート駆動信号生成モジュールと、前記ローレベル信号、前記第１のハイレベル信号、前記第２のハイレベル信号及び前記自段の予備ゲート駆動信号に基づいて、前記自段のゲート駆動信号を出力するためのゲート駆動信号出力モジュールとを含み、前記第１のハイレベル信号の電圧は前記第２のハイレベル信号の電圧より低い。
【００２０】
本発明の上記液晶表示パネルにおいて、前記ゲート駆動信号出力モジュールは、一段目インバータ、二段目インバータ及び三段目インバータを含み、前記一段目インバータは、前記ローレベル信号、前記第１のハイレベル信号及び前記自段の予備ゲート駆動信号に基づいて、自段の一次ゲート駆動信号を出力し、前記二段目インバータは、前記ローレベル信号、前記第１のハイレベル信号及び前記自段の一次ゲート駆動信号に基づいて、自段の二次ゲート駆動信号を出力し、前記三段目インバータは、前記ローレベル信号、前記第２のハイレベル信号及び前記自段の二次ゲート駆動信号に基づいて、前記自段のゲート駆動信号を出力する。
【００２１】
本発明の上記液晶表示パネルにおいて、前記一段目インバータは、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタを含み、前記第１のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第１のＮＭＯＳトランジスタの出力端子が前記二段目インバータに接続され、前記第１のＮＭＯＳトランジスタの制御端子が前記自段の予備ゲート駆動信号を入力し、前記第１のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１のＰＭＯＳトランジスタの出力端子が前記二段目インバータに接続され、前記第１のＰＭＯＳトランジスタの制御端子が前記自段の予備ゲート駆動信号を入力する。
【００２２】
本発明の上記液晶表示パネルにおいて、前記二段目インバータは、第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタを含み、前記第２のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第２のＮＭＯＳトランジスタの出力端子が前記三段目インバータに接続され、前記第２のＮＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力し、前記第２のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第２のＰＭＯＳトランジスタの出力端子が前記三段目インバータに接続され、前記第２のＰＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力する。
【００２３】
本発明の上記液晶表示パネルにおいて、前記三段目インバータは、第３のＰＭＯＳトランジスタ、第３のＮＭＯＳトランジスタ、第４のＰＭＯＳトランジスタ、第５のＰＭＯＳトランジスタ、第６のＰＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタを含み、前記第３のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第３のＮＭＯＳトランジスタの出力端子が前記第５のＰＭＯＳトランジスタの制御端子に接続され、前記第３のＮＭＯＳトランジスタの制御端子が前記自段の二次ゲート駆動信号を入力し、前記第３のＰＭＯＳトランジスタの入力端子が前記第４のＰＭＯＳトランジスタの出力端子に接続され、前記第３のＰＭＯＳトランジスタの出力端子が前記第５のＰＭＯＳトランジスタの制御端子に接続され、前記第３のＰＭＯＳトランジスタの制御端子が前記自段の二次ゲート駆動信号を入力し、前記第４のＰＭＯＳトランジスタの入力端子が前記第２のハイレベル信号源に接続され、前記第４のＰＭＯＳトランジスタの制御端子が前記第６のＰＭＯＳトランジスタの出力端子に接続され、前記第５のＰＭＯＳトランジスタの入力端子が前記第２のハイレベル信号源に接続され、前記第５のＰＭＯＳトランジスタの出力端子が前記第６のＰＭＯＳトランジスタの入力端子に接続されて前記自段のゲート駆動信号を出力し、前記第６のＰＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力し、前記第４のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第４のＮＭＯＳトランジスタの出力端子が前記第４のＰＭＯＳトランジスタの制御端子に接続され、前記第４のＮＭＯＳトランジスタの制御端子が前記自段の一次ゲート駆動信号を入力する。
【００２４】
本発明の上記液晶表示パネルにおいて、前記自段のゲート駆動信号がハイレベルである場合、前記自段のゲート駆動信号は前記第２のハイレベル信号であり、前記自段のゲート駆動信号がローレベルである場合、前記自段のゲート駆動信号は前記ローレベル信号である。
【００２５】
本発明の上記液晶表示パネルにおいて、前記カスケード信号ラッチモジュールは、第５のＮＭＯＳトランジスタ、第６のＮＭＯＳトランジスタ、第７のＮＭＯＳトランジスタ、第８のＮＭＯＳトランジスタ、第９のＮＭＯＳトランジスタ、第１０のＮＭＯＳトランジスタ、第７のＰＭＯＳトランジスタ、第８のＰＭＯＳトランジスタ、第９のＰＭＯＳトランジスタ、第１０のＰＭＯＳトランジスタ、第１１のＰＭＯＳトランジスタ、第１２のＰＭＯＳトランジスタ及び第１３のＰＭＯＳトランジスタを含み、前記第５のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第５のＮＭＯＳトランジスタの制御端子が自段の第１のクロック信号を入力し、前記第５のＮＭＯＳトランジスタの出力端子が前記第７のＰＭＯＳトランジスタの出力端子に接続され、前記第７のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第７のＰＭＯＳトランジスタの制御端子が自段の第１のクロック信号を入力し、前記第６のＮＭＯＳトランジスタの入力端子が前記第７のＮＭＯＳトランジスタの出力端子に接続され、前記第６のＮＭＯＳトランジスタの出力端子が前記第８のＮＭＯＳトランジスタの制御端子に接続され、前記第６のＮＭＯＳトランジスタの制御端子が自段のカスケード信号を入力し、前記第７のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第７のＮＭＯＳトランジスタの制御端子が自段の第１のクロック信号を入力し、前記第８のＰＭＯＳトランジスタの入力端子が前記第９のＰＭＯＳトランジスタの出力端子に接続され、前記第８のＰＭＯＳトランジスタの出力端子が前記第１０のＰＭＯＳトランジスタの制御端子に接続され、前記第８のＰＭＯＳトランジスタの制御端子が自段のカスケード信号を入力し、前記第９のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第９のＰＭＯＳトランジスタの制御端子が前記第５のＮＭＯＳトランジスタの出力端子に接続され、前記第８のＮＭＯＳトランジスタの制御端子が前記第１０のＰＭＯＳトランジスタの制御端子に接続され、前記第８のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第８のＮＭＯＳトランジスタの出力端子が前記ゲート駆動信号生成モジュールに接続され、前記第１０のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１０のＰＭＯＳトランジスタの出力端子が前記ゲート駆動信号生成モジュールに接続され、前記第１１のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１１のＰＭＯＳトランジスタの制御端子がリセット信号を入力し、前記第１１のＰＭＯＳトランジスタの出力端子が前記第１０のＰＭＯＳトランジスタの制御端子に接続され、前記第１２のＰＭＯＳトランジスタの入力端子が前記第１３のＰＭＯＳトランジスタの出力端子に接続され、前記第１２のＰＭＯＳトランジスタの出力端子が前記第１０のＰＭＯＳトランジスタの制御端子に接続され、前記第１２のＰＭＯＳトランジスタの制御端子が前記ゲート駆動信号生成モジュールに接続され、前記第１３のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１３のＰＭＯＳトランジスタの制御端子が前記自段の第１のクロック信号を入力し、前記第９のＮＭＯＳトランジスタの入力端子が前記第１０のＮＭＯＳトランジスタの出力端子に接続され、前記第９のＮＭＯＳトランジスタの出力端子が前記第１０のＰＭＯＳトランジスタの制御端子に接続され、前記第９のＮＭＯＳトランジスタの制御端子が前記ゲート駆動信号生成モジュールに接続され、前記第１０のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第１０のＮＭＯＳトランジスタの制御端子が前記自段の反転した第１のクロック信号を入力する。
【発明の効果】
【００２６】
本発明の上記液晶表示パネルにおいて、前記ゲート駆動信号生成モジュールは、第１１のＮＭＯＳトランジスタ、第１２のＮＭＯＳトランジスタ、第１４のＰＭＯＳトランジスタ及び第１５のＰＭＯＳトランジスタを含み、前記第１４のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１４のＰＭＯＳトランジスタの出力端子が前記ゲート駆動信号出力モジュールに接続され、前記第１４のＰＭＯＳトランジスタの制御端子が前記カスケード信号ラッチモジュールに接続され、前記第１５のＰＭＯＳトランジスタの入力端子が前記第１のハイレベル信号源に接続され、前記第１５のＰＭＯＳトランジスタの出力端子が前記ゲート駆動信号出力モジュールに接続され、前記第１５のＰＭＯＳトランジスタの制御端子が自段の第２のクロック信号を入力し、前記第１１のＮＭＯＳトランジスタの入力端子が前記第１２のＮＭＯＳトランジスタの出力端子に接続され、前記第１１のＮＭＯＳトランジスタの出力端子が前記ゲート駆動信号出力モジュールに接続され、前記第１１のＮＭＯＳトランジスタの制御端子が前記カスケード信号ラッチモジュールに接続され、前記第１２のＮＭＯＳトランジスタの入力端子が前記ローレベル信号源に接続され、前記第１２のＮＭＯＳトランジスタの制御端子が自段の第２のクロック信号を入力する。従来のＧＯＡ回路及び液晶表示パネルと比較すると、本発明のＧＯＡ回路及び液晶表示パネルは、二つのハイレベル信号源を設置することにより、ＧＯＡ回路及び液晶表示パネルの消費電力を効果的に低減し、従来のＧＯＡ回路及び液晶表示パネルの消費電力が大きいという技術的問題を解決することができる。
【００２７】
本発明の上記内容をより理解しやすくするために、以下、好ましい実施例を挙げ、かつ図面を参照して、以下のように詳細に説明する。
【図面の簡単な説明】
【００２８】
【図１】本発明のＧＯＡ回路の好ましい実施例の概略構成図である。
【図２】本発明のＧＯＡ回路の好ましい実施例の具体的な回路図である。
【図３】本発明のＧＯＡ回路の好ましい実施例の各信号の制御タイミングチャートである。
【発明を実施するための形態】
【００２９】
以下の各実施例の説明は、図面を参照して、本発明の実施可能な特定の実施例を例示するものである。本発明で言及される方向用語、例えば「上」、「下」、「前」、「後」、「左」、「右」、「内」、「外」、「側面」等は、図面を参照する方向に過ぎない。したがって、使用される方向用語は本発明を説明して理解するためのものであり、本発明を限定するものではない。
【００３０】
図において、構造の類似するユニットは同一の符号で表される。
【００３１】
図１は本発明のＧＯＡ回路の好ましい実施例の概略構成図である。本好ましい実施例のＧＯＡ回路１０は、ローレベル信号源１１、第１のハイレベル信号源１２、第２のハイレベル信号源１３、カスケード信号ラッチモジュール１４、ゲート駆動信号生成モジュール１５及びゲート駆動信号出力モジュール１６を含む。
【００３２】
ローレベル信号源１１は、ローレベル信号を出力し、第１のハイレベル信号源１２は、第１のハイレベル信号を出力し、第２のハイレベル信号源１３は、第２のハイレベル信号を出力し、カスケード信号ラッチモジュール１４は、ローレベル信号及び第１のハイレベル信号に基づいて、自段のカスケード信号に対してラッチ動作を行い、ゲート駆動信号生成モジュール１５は、ローレベル信号及び第１のハイレベル信号に基づいて、自段のカスケード信号を用いて、自段の予備ゲート駆動信号を生成し、ゲート駆動信号出力モジュール１６は、ローレベル信号、第１のハイレベル信号、第２のハイレベル信号及び自段の予備ゲート駆動信号に基づいて、自段のゲート駆動信号を出力する。第１のハイレベル信号の電圧は第２のハイレベル信号の電圧より低い。
【００３３】
図２は本発明のＧＯＡ回路の好ましい実施例の具体的な回路図である。該ゲート駆動信号出力モジュール１６は、一段目インバータ１６１、二段目インバータ１６２及び三段目インバータ１６３を含む。
【００３４】
一段目インバータ１６１は、ローレベル信号、第１のハイレベル信号及び自段の予備ゲート駆動信号に基づいて、自段の一次ゲート駆動信号Ａを出力し、二段目インバータ１６２は、ローレベル信号、第１のハイレベル信号及び自段の一次ゲート駆動信号Ａに基づいて、自段の二次ゲート駆動信号を出力し、三段目インバータ１６３は、ローレベル信号、第２のハイレベル信号及び自段の二次ゲート駆動信号に基づいて、自段のゲート駆動信号を出力する。
【００３５】
一段目インバータ１６１は、第１のＰＭＯＳトランジスタＴ２１及び第１のＮＭＯＳトランジスタＴ１１を含み、第１のＮＭＯＳトランジスタＴ１１の入力端子がローレベル信号源ＶＧＬに接続され、第１のＮＭＯＳトランジスタＴ１１の出力端子が二段目インバータ１６２に接続され、第１のＮＭＯＳトランジスタＴ１１の制御端子が自段の予備ゲート駆動信号を入力する。第１のＰＭＯＳトランジスタＴ２１の入力端子が第１のハイレベル信号源ＶＧＨ’に接続され、第１のＰＭＯＳトランジスタＴ２１の出力端子が二段目インバータに接続され、第１のＰＭＯＳトランジスタＴ２１の制御端子が自段の予備ゲート駆動信号を入力する。
【００３６】
二段目インバータ１６２は、第２のＰＭＯＳトランジスタＴ２２及び第２のＮＭＯＳトランジスタＴ１２を含み、第２のＮＭＯＳトランジスタＴ１２の入力端子がローレベル信号源ＶＧＬに接続され、第２のＮＭＯＳトランジスタＴ１２の出力端子が三段目インバータ１６３に接続され、第２のＮＭＯＳトランジスタＴ１２の制御端子が自段の一次ゲート駆動信号Ａを入力し、第２のＰＭＯＳトランジスタＴ２２の入力端子が第１のハイレベル信号源ＶＧＨ’に接続され、第２のＰＭＯＳトランジスタＴ２２の出力端子が三段目インバータ１６３に接続され、第２のＰＭＯＳトランジスタＴ２２の制御端子が自段の一次ゲート駆動信号Ａを入力する。
【００３７】
三段目インバータ１６３は、第３のＰＭＯＳトランジスタＴ２３、第３のＮＭＯＳトランジスタＴ１３、第４のＰＭＯＳトランジスタＴ２４、第５のＰＭＯＳトランジスタＴ２５、第６のＰＭＯＳトランジスタＴ２６及び第４のＮＭＯＳトランジスタＴ１４を含み、第３のＮＭＯＳトランジスタＴ１３の入力端子がローレベル信号源ＶＧＬに接続され、第３のＮＭＯＳトランジスタＴ１の出力端子が第５のＰＭＯＳトランジスタＴ２５の制御端子に接続され、第３のＮＭＯＳトランジスタＴ１３の制御端子が自段の二次ゲート駆動信号を入力し、第３のＰＭＯＳトランジスタＴ２３の入力端子が第４のＰＭＯＳトランジスタＴ２４の出力端子に接続され、第３のＰＭＯＳトランジスタＴ２３の出力端子が第５のＰＭＯＳトランジスタＴ２５の制御端子に接続され、第３のＰＭＯＳトランジスタＴ２３の制御端子が自段の二次ゲート駆動信号を入力し、第４のＰＭＯＳトランジスタＴ２４の入力端子が第２のハイレベル信号源ＶＧＨに接続され、第４のＰＭＯＳトランジスタＴ２４の制御端子が第６のＰＭＯＳトランジスタＴ２６の出力端子に接続され、第５のＰＭＯＳトランジスタＴ２５の入力端子が第２のハイレベル信号源ＶＧＨに接続され、第５のＰＭＯＳトランジスタＴ２５の出力端子が第６のＰＭＯＳトランジスタＴ２６の入力端子に接続されて自段のゲート駆動信号Ｇｏｕｔを出力し、第６のＰＭＯＳトランジスタＴ２６の制御端子が自段の一次ゲート駆動信号Ａを入力し、第４のＮＭＯＳトランジスタＴ１４の入力端子がローレベル信号源ＶＧＬに接続され、第４のＮＭＯＳトランジスタＴ１４の出力端子が第４のＰＭＯＳトランジスタＴ２４の制御端子に接続され、第４のＮＭＯＳトランジスタＴ１４の制御端子が自段の一次ゲート駆動信号Ａを入力する。
【００３８】
カスケード信号ラッチモジュールは、第５のＮＭＯＳトランジスタＴ１５、第６のＮＭＯＳトランジスタＴ１６、第７のＮＭＯＳトランジスタＴ１７、第８のＮＭＯＳトランジスタＴ１８、第９のＮＭＯＳトランジスタＴ１９、第１０のＮＭＯＳトランジスタＴ１Ａ、第７のＰＭＯＳトランジスタＴ２７、第８のＰＭＯＳトランジスタＴ２８、第９のＰＭＯＳトランジスタＴ２９、第１０のＰＭＯＳトランジスタＴ２Ａ、第１１のＰＭＯＳトランジスタＴ２Ｂ、第１２のＰＭＯＳトランジスタＴ２Ｃ及び第１３のＰＭＯＳトランジスタＴ２Ｄを含み、第５のＮＭＯＳトランジスタＴ１５の入力端子がローレベル信号源ＶＧＬに接続され、第５のＮＭＯＳトランジスタＴ１５の制御端子が自段の第１のクロック信号ＣＫ１を入力し、第５のＮＭＯＳトランジスタＴ１５の出力端子が第７のＰＭＯＳトランジスタＴ２７の出力端子に接続され、第７のＰＭＯＳトランジスタＴ２７の入力端子が第１のハイレベル信号源ＶＧＨ’に接続され、第７のＰＭＯＳトランジスタＴ２７の制御端子が自段の第１のクロック信号ＣＫ１を入力し、第６のＮＭＯＳトランジスタＴ１６の入力端子が第７のＮＭＯＳトランジスタＴ１７の出力端子に接続され、第６のＮＭＯＳトランジスタＴ１６の出力端子が第８のＮＭＯＳトランジスタＴ１８の制御端子に接続され、第６のＮＭＯＳトランジスタＴ１６の制御端子が自段のカスケード信号ｓｔｎを入力し、第７のＮＭＯＳトランジスタＴ１７の入力端子がローレベル信号源ＶＧＬに接続され、第７のＮＭＯＳトランジスタＴ１７の制御端子が自段の第１のクロック信号ＣＫ１を入力し、第８のＰＭＯＳトランジスタＴ２８の入力端子が第９のＰＭＯＳトランジスタＴ２９の出力端子に接続され、第８のＰＭＯＳトランジスタＴ２８の出力端子が第１０のＰＭＯＳトランジスタＴ２Ａの制御端子に接続され、第８のＰＭＯＳトランジスタＴ２８の制御端子が自段のカスケード信号ｓｔｎを入力し、第９のＰＭＯＳトランジスタＴ２９の入力端子が第１のハイレベル信号源ＶＧＨ’に接続され、第９のＰＭＯＳトランジスタＴ２９の制御端子が第５のＮＭＯＳトランジスタＴ１５の出力端子に接続され、第８のＮＭＯＳトランジスタＴ１８の制御端子が第１０のＰＭＯＳトランジスタＴ２Ａの制御端子に接続され、第８のＮＭＯＳトランジスタＴ１８の入力端子がローレベル信号源ＶＧＬに接続され、第８のＮＭＯＳトランジスタＴ１８の出力端子がゲート駆動信号生成モジュール１５に接続され、第１０のＰＭＯＳトランジスタＴ２Ａの入力端子が第１のハイレベル信号源ＶＧＨ’に接続され、第１０のＰＭＯＳトランジスタＴ２Ａの出力端子がゲート駆動信号生成モジュール１５に接続され、第１１のＰＭＯＳトランジスタＴ２Ｂの入力端子が第１のハイレベル信号源ＶＧＨ’に接続され、第１１のＰＭＯＳトランジスタＴ２Ｂの制御端子がリセット信号ＲＳＴを入力し、第１１のＰＭＯＳトランジスタＴ２Ｂの出力端子が第１０のＰＭＯＳトランジスタＴ２Ａの制御端子に接続され、第１２のＰＭＯＳトランジスタＴ２Ｃの入力端子が第１３のＰＭＯＳトランジスタＴ２Ｄの出力端子に接続され、第１２のＰＭＯＳトランジスタＴ２Ｃの出力端子が第１０のＰＭＯＳトランジスタＴ２Ａの制御端子に接続され、第１２のＰＭＯＳトランジスタＴ２Ｃの制御端子がゲート駆動信号生成モジュール１５に接続され、第１３のＰＭＯＳトランジスタＴ２Ｄの入力端子が第１のハイレベル信号源ＶＧＨ’に接続され、第１３のＰＭＯＳトランジスタＴ２Ｄの制御端子が自段の第１のクロック信号ＣＫ１を入力し、第９のＮＭＯＳトランジスタＴ１９の入力端子が第１０のＮＭＯＳトランジスタＴ１Ａの出力端子に接続され、第９のＮＭＯＳトランジスタＴ１９の出力端子が第１０のＰＭＯＳトランジスタＴ２Ａの制御端子に接続され、第９のＮＭＯＳトランジスタＴ１９の制御端子がゲート駆動信号生成モジュール１５に接続され、第１０のＮＭＯＳトランジスタＴ１Ａの入力端子がローレベル信号源ＶＧＬに接続され、第１０のＮＭＯＳトランジスタＴ１Ａの制御端子が自段の反転した第１のクロック信号ＣＫ１’を入力する。
【００３９】
ゲート駆動信号生成モジュール１５は、第１１のＮＭＯＳトランジスタＴ１Ｂ、第１２のＮＭＯＳトランジスタＴ１Ｃ、第１４のＰＭＯＳトランジスタＴ２Ｅ及び第１５のＰＭＯＳトランジスタＴ２Ｆを含み、第１４のＰＭＯＳトランジスタＴ２Ｅの入力端子が第１のハイレベル信号源ＶＧＨ’に接続され、第１４のＰＭＯＳトランジスタＴ２Ｅの出力端子がゲート駆動信号出力モジュール１６に接続され、第１４のＰＭＯＳトランジスタＴ２Ｅの制御端子がカスケード信号ラッチモジュール１４に接続され、第１５のＰＭＯＳトランジスタＴ２Ｆの入力端子が第１のハイレベル信号源ＶＧＨ’に接続され、第１５のＰＭＯＳトランジスタＴ２Ｆの出力端子がゲート駆動信号出力モジュール１６に接続され、第１５のＰＭＯＳトランジスタＴ２Ｆの制御端子が自段の第２のクロック信号ＣＫ２を入力し、第１１のＮＭＯＳトランジスタＴ１Ｂの入力端子が第１２のＮＭＯＳトランジスタＴ１Ｃの出力端子に接続され、第１１のＮＭＯＳトランジスタＴ１Ｂの出力端子がゲート駆動信号出力モジュール１６に接続され、第１１のＮＭＯＳトランジスタＴ１Ｂの制御端子がカスケード信号ラッチモジュール１４に接続され、第１２のＮＭＯＳトランジスタＴ１Ｃの入力端子がローレベル信号源ＶＧＬに接続され、第１２のＮＭＯＳトランジスタＴ１Ｃの制御端子が自段の第２のクロック信号ＣＫ２を入力する。
【００４０】
図３は本発明のＧＯＡ回路の好ましい実施例の各信号の制御タイミングチャートである。本好ましい実施例のＧＯＡ回路１０の使用時、自段のカスケード信号ｓｔｎがハイレベルに転じると、自段の第１のクロック信号ＣＫ１もハイレベルに転じ、この時に第５のＮＭＯＳトランジスタＴ１５がオンにされ、第７のＰＭＯＳトランジスタＴ２７がオフにされることにより、第９のＰＭＯＳトランジスタＴ２９がオンにされる。
【００４１】
第６のＮＭＯＳトランジスタＴ１６がオンにされ、第７のＮＭＯＳトランジスタＴ１７がオンにされ、第８のＰＭＯＳトランジスタＴ２８がオフにされ、ローレベル信号源ＶＧＬのローレベル信号が第８のＮＭＯＳトランジスタＴ１８、第１０のＰＭＯＳトランジスタＴ２Ａに入力されることにより、第８のＮＭＯＳトランジスタＴ１８がオフにされ、第１０のＰＭＯＳトランジスタＴ２Ａがオンにされ、第１のハイレベル信号をゲート駆動信号生成モジュール１５、第９のＮＭＯＳトランジスタＴ１９及び第１２のＰＭＯＳトランジスタＴ２Ｃの制御端子に伝送する。
【００４２】
第１２のＰＭＯＳトランジスタＴ２Ｃがオフにされ、第９のＮＭＯＳトランジスタＴ１９がオンにされると同時に、第１３のＰＭＯＳトランジスタＴ２Ｄが第１のクロック信号ＣＫ１の制御によりオフにされ、第１０のＮＭＯＳトランジスタＴ１Ａが反転した第１のクロック信号ＣＫ１’の制御によりオフにされる。
【００４３】
第１４のＰＭＯＳトランジスタＴ２Ｅがハイレベルの第１のハイレベル信号の作用によりオフにされ、第１１のＮＭＯＳトランジスタＴ１Ｂがハイレベルの第１のハイレベル信号の作用によりオンにされ、第１５のＰＭＯＳトランジスタＴ２Ｆがローレベルの第２のクロック信号の作用によりオンにされることにより、第１のハイレベル信号（つまり自段の予備ゲート駆動信号）をゲート駆動信号出力モジュール１６の一段目インバータ１６１に伝送する。
【００４４】
一段目インバータ１６１の第１のＮＭＯＳトランジスタＴ１１がオンにされ、第１のＰＭＯＳトランジスタＴ２１がオフにされ、一段目インバータ１６１はローレベル信号（つまり自段の一次ゲート駆動信号Ａ）を二段目インバータ１６２に出力する。
【００４５】
二段目インバータ１６２の第２のＰＭＯＳトランジスタがオンにされ、第２のＮＭＯＳトランジスタがオフにされ、二段目インバータ１６２は第１のハイレベル信号（つまり自段の二次ゲート駆動信号）を三段目インバータ１６３に出力する。
【００４６】
三段目インバータ１６３は、第１のハイレベル信号の自段の二次ゲート駆動信号の作用により、第３のＰＭＯＳトランジスタＴ２３がオフにされ、第３のＮＭＯＳトランジスタＴ１３がオンにされることにより、ローレベル信号を第５のＰＭＯＳトランジスタＴ２５の制御端子に伝送し、第２のハイレベル信号源ＶＧＨの第２のハイレベル信号を第５のＰＭＯＳトランジスタＴ２５を介して第５のＰＭＯＳトランジスタＴ２５の出力端子Ｇｏｕｔから出力し、すなわち、自段のゲート駆動信号を出力する。
【００４７】
自段のカスケード信号ｓｔｎがローレベルに転じると、自段の第１のクロック信号ＣＫ１もローレベルに転じ、自段の第２のクロック信号ＣＫ２がハイレベルに転じ、この時に第１５のＰＭＯＳトランジスタＴ２Ｆがオフにされ、第１２のＮＭＯＳトランジスタＴ１Ｃが第２のクロック信号ＣＫ２の作用によりオンにされることにより、ローレベル信号（つまり自段の予備ゲート駆動信号）をゲート駆動信号出力モジュール１６の一段目インバータ１６１に伝送する。
【００４８】
一段目インバータ１６１の第１のＮＭＯＳトランジスタＴ１１がオフにされ、第１のＰＭＯＳトランジスタＴ２１がオンにされ、一段目インバータ１６１は第１のハイレベル信号（つまり自段の一次ゲート駆動信号Ａ）を二段目インバータ１６２に出力する。
【００４９】
二段目インバータ１６２の第２のＰＭＯＳトランジスタＴ２２がオフにされ、第２のＮＭＯＳトランジスタＴ１２がオンにされ、二段目インバータ１６２はローレベル信号（つまり自段の二次ゲート駆動信号）を三段目インバータ１６３に出力する。
【００５０】
三段目インバータ１６３は、ローレベル信号の自段の二次ゲート駆動信号の作用により、第３のＰＭＯＳトランジスタＴ２３がオンにされ、第３のＮＭＯＳトランジスタＴ１３がオフにされると同時に、第４のＮＭＯＳトランジスタＴ１４がオンにされ、第６のＰＭＯＳトランジスタＴ２６がオフにされるため、ローレベル信号を第４のＰＭＯＳトランジスタＴ２４の制御端子に出力し、第４のＰＭＯＳトランジスタＴ２４もオンにされることにより、第５のＰＭＯＳトランジスタＴ２５の制御端子が第２のハイレベル信号を入力し、第５のＰＭＯＳトランジスタＴ２５がオフ状態にあり、第５のＰＭＯＳトランジスタＴ２５の出力端子Ｇｏｕｔは自段のゲート駆動信号の出力を停止する。
【００５１】
このようにすれば、本好ましい実施例のＧＯＡ回路１０のゲート駆動信号の生成過程が完了する。
【００５２】
本好ましい実施例のＧＯＡ回路は、二つのハイレベル信号源を設置することにより、消費電力の低い第１のハイレベル信号源を用いて予備ゲート駆動信号、一次ゲート駆動信号及び二次ゲート駆動信号を生成し、消費電力の高い第２のハイレベル信号源を用いてゲート駆動信号を生成するため、該ＧＯＡ回路全体の消費電力が低く、ＧＯＡ回路及び液晶表示パネルの消費電力を効果的に低減する。
【００５３】
本発明は、さらに、データ線、走査線、データ線と走査線との間に設置された画素ユニット及びＧＯＡ回路を含む液晶表示パネルを提供する。
【００５４】
該ＧＯＡ回路は、ローレベル信号源、第１のハイレベル信号源、第２のハイレベル信号源、カスケード信号ラッチモジュール、ゲート駆動信号生成モジュール及びゲート駆動信号出力モジュールを含む。
【００５５】
ローレベル信号源は、ローレベル信号を出力し、第１のハイレベル信号源は、第１のハイレベル信号を出力し、第２のハイレベル信号源は、第２のハイレベル信号を出力し、カスケード信号ラッチモジュールは、ローレベル信号及び第１のハイレベル信号に基づいて、自段のカスケード信号に対してラッチ動作を行い、ゲート駆動信号生成モジュールは、ローレベル信号及び第１のハイレベル信号に基づいて、自段のカスケード信号を用いて、自段の予備ゲート駆動信号を生成し、ゲート駆動信号出力モジュールは、ローレベル信号、第１のハイレベル信号、第２のハイレベル信号及び自段の予備ゲート駆動信号に基づいて、自段のゲート駆動信号を出力する。第１のハイレベル信号の電圧は第２のハイレベル信号の電圧より低い。
【００５６】
好ましくは、ゲート駆動信号出力モジュールは、一段目インバータ、二段目インバータ及び三段目インバータを含み、一段目インバータは、ローレベル信号、第１のハイレベル信号及び自段の予備ゲート駆動信号に基づいて、自段の一次ゲート駆動信号を出力し、二段目インバータは、ローレベル信号、第１のハイレベル信号及び自段の一次ゲート駆動信号に基づいて、自段の二次ゲート駆動信号を出力し、三段目インバータは、ローレベル信号、第２のハイレベル信号及び自段の二次ゲート駆動信号に基づいて、自段のゲート駆動信号を出力する。
【００５７】
本発明の液晶表示パネルの具体的な動作原理は、上記ＧＯＡ回路の好ましい実施例における説明と同一又は類似し、具体的には上記ＧＯＡ回路の好ましい実施例における関連説明を参照する。
【００５８】
本発明のＧＯＡ回路及び液晶表示パネルは、二つのハイレベル信号源を設置することにより、ＧＯＡ回路及び液晶表示パネルの消費電力を効果的に低減し、従来のＧＯＡ回路及び液晶表示パネルの消費電力が大きいという技術的問題を解決することができる。
【００５９】
以上をまとめると、本発明は、既に好ましい実施例で以上のように開示されているが、上記好ましい実施例は本発明を限定するためのものではなく、当業者であれば、本発明の主旨及び範囲から逸脱することなく、様々な変更及び改良を行うことができるため、本発明の保護範囲は、特許請求の範囲によって定められる範囲を基準とする。
【符号の説明】
【００６０】
１０  ＧＯＡ回路
１１  ローレベル信号源
１２  第１のハイレベル信号源
１３  第２のハイレベル信号源
１４  カスケード信号ラッチモジュール
１５  ゲート駆動信号生成モジュール
１６  ゲート駆動信号出力モジュール
【図１】
2019526077.tif 000003
【図２】
2019526077.tif 000004
【図３】
2019526077.tif 000005
【国際調査報告】
2019526077.tif 000006
2019526077.tif 000007
2019526077.tif 000008
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