(57)【要約】  開示するシステムおよび方法は、ｎ型およびｐ型の拡散に対する複数の拡散領域をサポートする論理セルアーキテクチャによって設計されるｆｉｎｆｅｔベースの集積回路に関する。各論理セルの異なる拡散領域は、異なる幅またはフィンカウントを有し得る。２つの論理セルの対応するｐ拡散領域およびｎ拡散領域に対する同様のフィンカウントに基づいて、２つの論理セルの当接が可能になる。同様のフィンカウントに基づいて拡散の長さを延ばすために、拡散フィルが、２つの論理セル間の共通縁部において使用される。論理セルアーキテクチャは、インプラント調整によって、ビア冗長性と、異なる論理セルのしきい電圧を選択的に制御する能力とをサポートする。半行高さセルは、標準の全行高さセルとインターリーブされ得る。
2019519114.tif 000002
【特許請求の範囲】
【請求項１】
ｆｉｎｆｅｔベースの論理セルを有する集積回路を設計する方法であって、
２つ以上のｐ拡散領域、または
２つ以上のｎ拡散領域のうちの少なくとも１つを有する少なくとも第１の論理セルを形成するステップを含む、方法。
【請求項２】
同じまたは異なるフィンカウントを有する第１のｐ拡散領域および第２のｐ拡散領域、または
同じまたは異なるフィンカウントを有する第１のｎ拡散領域および第２のｎ拡散領域のうちの少なくとも１つを有する前記第１の論理セルを形成するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記２つ以上のｐ拡散領域のうちの少なくとも１つに関連する少なくとも第１のローカル電力レール、または
前記２つ以上のｎ拡散領域のうちの少なくとも１つに関連する少なくとも第２のローカル電力レールのうちの少なくとも１つを有する分散された電力レールネットワークを形成するステップをさらに含む、請求項１に記載の方法。
【請求項４】
前記第１のローカル電力レールが、前記２つ以上のｐ拡散領域のうちの１つに専用され、かつ／または
前記第２のローカル電力レールが、前記２つ以上のｎ拡散領域のうちの１つに専用される、請求項３に記載の方法。
【請求項５】
同じまたは異なるレベルのｐ型インプラントによって形成された第１のｐ拡散領域および第２のｐ拡散領域、または
同じまたは異なるレベルのｎ型インプラントによって形成された第１のｎ拡散領域および第２のｎ拡散領域のうちの少なくとも１つを有する前記第１の論理セルを形成するステップをさらに含む、請求項１に記載の方法。
【請求項６】
第１のｐ拡散領域内に形成された第１のｐｆｅｔおよび第２のｐ拡散領域内に形成された第２のｐｆｅｔであって、前記第１のｐｆｅｔおよび前記第２のｐｆｅｔが、同じしきい電圧もしくはチャネル長または異なるしきい電圧もしくはチャネル長を有する、第１のｐ拡散領域内に形成された第１のｐｆｅｔおよび第２のｐ拡散領域内に形成された第２のｐｆｅｔ、あるいは
第１のｎ拡散領域内に形成された第１のｎｆｅｔおよび第２のｎ拡散領域内に形成された第２のｎｆｅｔであって、前記第１のｎｆｅｔおよび前記第２のｎｆｅｔが、同じしきい電圧もしくはチャネル長または異なるしきい電圧もしくはチャネル長を有する、第１のｎ拡散領域内に形成された第１のｎｆｅｔおよび第２のｎ拡散領域内に形成された第２のｎｆｅｔのうちの少なくとも１つを有する前記第１の論理セルを形成するステップをさらに含む、請求項１に記載の方法。
【請求項７】
比率論理を有する２入力ＮＡＮＤゲートとして前記第１の論理セルを形成するステップを含み、第１のフィンカウントが第２のフィンカウントと異なる、請求項１に記載の方法。
【請求項８】
前記第１のｐ拡散領域内に２フィンに等しい前記第１のフィンカウントを有する２つのｐｆｅｔを形成するステップ、および接続された前記２つのｐｆｅｔを並列に接続するステップと、
２つのｎｆｅｔを形成するステップであって、前記２つのｎｆｅｔの各々が４フィンに等しい前記第２のフィンカウントを有し、前記４フィンのうちの２つが前記第１のｎ拡散領域内にあり、前記４フィンのうちの２つが別のｎ拡散領域内にある、ステップ、および前記２つのｎｆｅｔを直列に接続するステップとをさらに含む、請求項７に記載の方法。
【請求項９】
前記２つのｐｆｅｔと前記２つのｎｆｅｔとの間で共有される、少なくとも１つのポリ線を形成するステップをさらに含む、請求項８に記載の方法。
【請求項１０】
前記第１の論理セルの前記第１のｐ拡散領域と別のｐ拡散との間の少なくとも１つのポリ線上にポリカットを配置するステップをさらに含む、請求項８に記載の方法。
【請求項１１】
前記２つのｐｆｅｔと前記２つのｎｆｅｔとの間の少なくとも１つのポリ線上に少なくとも１つのゲートビアを形成するステップ、および金属−拡散（ＭＤ）層を前記少なくとも１つのゲートビアに接続するステップをさらに含む、請求項８に記載の方法。
【請求項１２】
ｆｉｎｆｅｔベースの論理セルを有する集積回路を設計する方法であって、
第１の論理セル境界を有する第１の論理セルを第２の論理セル境界を有する第２の論理セルに隣接して配置するステップであって、前記第１の論理セル境界および前記第２の論理セル境界が共通縁部を有し、
前記第１の論理セルが、第１のフィンカウントを有する第１のｐ拡散領域上に形成された少なくとも１つのｐｆｅｔおよび第２のフィンカウントを有する第１のｎ拡散領域上に形成された少なくとも１つのｎｆｅｔを含み、
前記第２の論理セルが、前記第１のフィンカウントを有する第２のｐ拡散領域上に形成された少なくとも１つのｐｆｅｔおよび前記第２のフィンカウントを有する第２のｎ拡散領域上に形成された少なくとも１つのｎｆｅｔを含む、
配置するステップと、
前記共通縁部を横断し、前記第１の論理セルの前記第１のｐ拡散領域および前記第２の論理セルの前記第２のｐ拡散領域を接合する第１のｐ拡散フィル、または
前記共通縁部を横断し、前記第１の論理セルの前記第１のｎ拡散領域および前記第２の論理セルの前記第２のｎ拡散領域を接合する第１のｎ拡散フィル
のうちの少なくとも１つを形成するステップとを含む、方法。
【請求項１３】
前記第１のｐ拡散フィルを有する、前記第１の論理セルの前記第１のｐ拡散領域および前記第２の論理セルの前記第２のｐ拡散領域、または
前記第１のｎ拡散フィルを有する、前記第１の論理セルの前記第１のｎ拡散領域および前記第２の論理セルの前記第２のｎ拡散領域のうちの少なくとも１つの拡散の長さ（ＬＯＤ）を延ばすステップを含む、請求項１２に記載の方法。
【請求項１４】
前記第１の論理セルの前記第１のｐ拡散領域および前記第２の論理セルの前記第２のｐ拡散領域が、共通の第１の電位にあり、かつ／または
前記第１の論理セルの前記第１のｎ拡散領域および前記第２の論理セルの前記第２のｎ拡散領域が、共通の第２の電位にある、請求項１２に記載の方法。
【請求項１５】
前記共通の第１の電位における前記第１のｐ拡散フィルと第１の金属層との間の接続、または
前記共通の第２の電位における前記第１のｎ拡散フィルと第２の金属層との間の接続のうちの少なくとも１つを形成するステップをさらに含む、請求項１４に記載の方法。
【請求項１６】
前記共通の第１の電位が電力レールの電位に相当し、前記共通の第２の電位が接地レールまたはローカル相互接続の電位に相当する、請求項１５に記載の方法。
【請求項１７】
前記電力レールまたは前記接地レールのうちの少なくとも１つが、前記第１の論理セルの前記拡散領域と前記第２の論理セルの前記拡散領域との間の空間内に分散される、請求項１６に記載の方法。
【請求項１８】
前記第１の論理セルまたは前記第２の論理セルの少なくとも１つのポリ線をフローティングさせるステップをさらに含み、前記少なくとも１つのポリ線が前記共通縁部に隣接し、前記第１のｐ拡散領域、前記第２のｐ拡散領域、前記第１のｎ拡散領域、または前記第２のｎ拡散領域のうちの少なくとも１つと交差する、請求項１２に記載の方法。
【請求項１９】
前記第１のフィンカウントが、前記第２のフィンカウントとは異なる、請求項１２に記載の方法。
【請求項２０】
前記第１の論理セルが、前記第１のフィンカウントと前記第２のフィンカウントとの間の比率論理を有する２入力ＮＡＮＤゲートである、請求項１９に記載の方法。
【請求項２１】
前記２入力ＮＡＮＤゲートを形成するステップが、
２つのｐｆｅｔを並列に接続するステップであって、前記２つのｐｆｅｔの各々が、前記第１のｐ拡散領域上に形成された２フィンに等しい前記第１のフィンカウントを有する、ステップと、
２つのｎｆｅｔを直列に接続するステップとを含み、前記２つのｎｆｅｔの各々が４フィンに等しい前記第２のフィンカウントを有し、前記第１の論理セルの前記第１のｎ拡散領域上に形成された前記４フィンのうちの２つと別のｎ拡散領域上に形成された前記４フィンのうちの２つとが、前記第１のｎ拡散領域と直列に接続される、請求項２０に記載の方法。
【請求項２２】
前記２つのｐｆｅｔと前記２つのｎｆｅｔとの間で少なくとも１つのポリ線を共有するステップを含む、請求項２０に記載の方法。
【請求項２３】
前記第１の論理セルの前記第１のｐ拡散領域と別のｐ拡散との間の少なくとも１つのポリ線上にポリカットを配置するステップを含む、請求項２０に記載の方法。
【請求項２４】
前記２つのｐｆｅｔと前記２つのｎｆｅｔとの間の少なくとも１つのポリ線上に少なくとも１つのゲートビアを形成するステップを含む、請求項２０に記載の方法。
【請求項２５】
前記少なくとも１つのゲートビアを金属−拡散（ＭＤ）層に接続するステップを含む、請求項２４に記載の方法。
【請求項２６】
前記第２の論理セルが、各ｐｆｅｔが２フィンに等しい前記第１のフィンカウントを有し、少なくとも前記第２のｐ拡散領域を含む２つのｐ拡散領域内に形成される２つのｐｆｅｔと、各ｎｆｅｔが２フィンに等しい前記第２のフィンカウントを有し、少なくとも前記第２のｎ拡散領域を含む２つのｎ拡散領域内に形成される２つのｎｆｅｔとを含むインバータである、請求項２５に記載の方法。
【請求項２７】
前記第１もしくは第２のｎ拡散領域または第１もしくは第２のｐ拡散領域のうちの少なくとも１つのインプラントもしくはしきい電圧を調整するステップをさらに含む、請求項１２に記載の方法。
【請求項２８】
前記第１もしくは第２のｎ拡散領域または第１もしくは第２のｐ拡散領域のうちの少なくとも１つの中に形成されたゲートのチャネル長を調整するステップをさらに含む、請求項１２に記載の方法。
【請求項２９】
ｆｉｎｆｅｔベースの論理セルを有する集積回路を設計する方法であって、
２つ以上のｐ拡散領域または２つ以上のｎ拡散領域のうちの少なくとも１つを含む、少なくとも第１の全行高さ論理セルを含む第１の全行を形成するステップと、
２つ以上のｐ拡散領域または２つ以上のｎ拡散領域のうちの少なくとも１つを含む、少なくとも第２の全行高さ論理セルを含む第２の全行を前記第１の全行に隣接して形成するステップと、
前記第１の全行と前記第２の全行との間に１つまたは複数の副行を散在させるステップとを含み、前記１つまたは複数の副行のうちの少なくとも第１の副行が、少なくとも１つのｐ拡散領域および少なくとも１つのｎ拡散領域を含む第１の半行高さ論理セルを含み、
前記第１の半行高さ論理セルの前記少なくとも１つのｐ拡散領域が、前記第１の全行高さ論理セルもしくは前記第２の全行高さ論理セルの前記２つ以上のｐ拡散領域のうちの１つに隣接し、かつ／または
前記第１の半行高さ論理セルの前記少なくとも１つのｎ拡散領域が、前記第１の全行高さ論理セルもしくは前記第２の全行高さ論理セルの前記２つ以上のｎ拡散領域のうちの１つに隣接する、方法。
【請求項３０】
前記第１の全行高さ論理セルに対して前記第２の全行高さ論理セルを垂直方向にミラー反転することなく、前記第２の全行高さ論理セルを形成するステップを含む、請求項２９に記載の方法。
【請求項３１】
前記１つまたは複数の副行のうちの２つの隣接する副行の前記隣接する半行高さセルを、互いに対して垂直方向にミラー反転することによって、前記１つまたは複数の副行のうちの２つの隣接する副行の隣接する半行高さセルを形成するステップを含む、請求項２９に記載の方法。
【請求項３２】
前記第１の半行高さ論理セルの前記少なくとも１つのｐ拡散領域、および前記第１の全行高さ論理セルまたは前記第２の全行高さ論理セルの前記２つ以上のｐ拡散領域のうちの１つの拡散の長さを、少なくとも１つのｐ拡散フィルを用いて延ばすステップをさらに含む、請求項２９に記載の方法。
【請求項３３】
前記第１の半行高さ論理セルの前記少なくとも１つのｎ拡散領域、および前記第１の全行高さ論理セルまたは前記第２の全行高さ論理セルの前記２つ以上のｎ拡散領域のうちの１つの拡散の長さを、少なくとも１つのｎ拡散フィルを用いて延ばすステップをさらに含む、請求項２９に記載の方法。
【請求項３４】
プロセッサによって実行されると、ｆｉｎｆｅｔベースの論理セルを有する集積回路を設計するための動作を前記プロセッサに実行させるコードを含む非一時的コンピュータ可読記憶媒体であって、前記非一時的コンピュータ可読記憶媒体が、
２つ以上のｐ拡散領域、または
２つ以上のｎ拡散領域のうちの少なくとも１つを有する少なくとも第１の論理セルを形成するためのコードを含む、非一時的コンピュータ可読記憶媒体。
【請求項３５】
プロセッサによって実行されると、ｆｉｎｆｅｔベースの論理セルを有する集積回路を設計するための動作を前記プロセッサに実行させるコードを含む非一時的コンピュータ可読記憶媒体であって、前記非一時的コンピュータ可読記憶媒体が、
第１の論理セル境界を有する第１の論理セルを第２の論理セル境界を有する第２の論理セルに隣接して配置するためのコードであって、前記第１の論理セル境界および前記第２の論理セル境界が共通縁部を有し、
前記第１の論理セルが、第１のフィンカウントを有する第１のｐ拡散領域上に形成された少なくとも１つのｐｆｅｔおよび第２のフィンカウントを有する第１のｎ拡散領域上に形成された少なくとも１つのｎｆｅｔを含み、
前記第２の論理セルが、前記第１のフィンカウントを有する第２のｐ拡散領域上に形成された少なくとも１つのｐｆｅｔおよび前記第２のフィンカウントを有する第２のｎ拡散領域上に形成された少なくとも１つのｎｆｅｔを含む、
コードと、
前記共通縁部を横断し、前記第１の論理セルの前記第１のｐ拡散領域および前記第２の論理セルの前記第２のｐ拡散領域を接合する第１のｐ拡散フィル、または
前記共通縁部を横断し、前記第１の論理セルの前記第１のｎ拡散領域および前記第２の論理セルの前記第２のｎ拡散領域を接合する第１のｎ拡散フィル
のうちの少なくとも１つを形成するためのコードとを含む、非一時的コンピュータ可読記憶媒体。
【請求項３６】
プロセッサによって実行されると、ｆｉｎｆｅｔベースの論理セルを有する集積回路を設計するための動作を前記プロセッサに実行させるコードを含む非一時的コンピュータ可読記憶媒体であって、前記非一時的コンピュータ可読記憶媒体が、
２つ以上のｐ拡散領域または２つ以上のｎ拡散領域のうちの少なくとも１つを含む、少なくとも第１の全行高さ論理セルを含む第１の全行を形成するためのコードと、
２つ以上のｐ拡散領域または２つ以上のｎ拡散領域のうちの少なくとも１つを含む、少なくとも第２の全行高さ論理セルを含む第２の全行を前記第１の全行に隣接して形成するためのコードと、
前記第１の全行と前記第２の全行との間に１つまたは複数の副行を散在させるためのコードであって、前記１つまたは複数の副行のうちの少なくとも第１の副行が、少なくとも１つのｐ拡散領域および少なくとも１つのｎ拡散領域を含む第１の半行高さ論理セルを含む、コードとを含み、
前記第１の半行高さ論理セルの前記少なくとも１つのｐ拡散領域が、前記第１の全行高さ論理セルもしくは前記第２の全行高さ論理セルの前記２つ以上のｐ拡散領域のうちの１つに隣接し、かつ／または
前記第１の半行高さ論理セルの前記少なくとも１つのｎ拡散領域が、前記第１の全行高さ論理セルもしくは前記第２の全行高さ論理セルの前記２つ以上のｎ拡散領域のうちの１つに隣接する、非一時的コンピュータ可読記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本特許出願は、係属中であり、本出願の譲受人に譲渡され、その全体が参照により本明細書に明確に組み込まれる、２０１６年６月２２日に出願された「ＳＴＡＮＤＡＲＤ  ＣＥＬＬ  ＡＲＣＨＩＴＥＣＴＵＲＥ  ＦＯＲ  ＤＩＦＦＵＳＩＯＮ  ＢＡＳＥＤ  ＯＮ  ＦＩＮ  ＣＯＵＮＴ」と題する米国仮特許出願第６２／３５３，５３６号の利益を主張する。
【０００２】
開示する態様は、標準論理セル、標準論理セル設計、およびそれらのライブラリを含む装置に関し、それらのいくつかの例示的な態様は、複数の拡散領域、分散された電力線、および異なるフィンカウントを有する論理セル間で共有する拡散に対するサポートを含む。
【背景技術】
【０００３】
（たとえば、金属酸化物半導体（ＭＯＳ）トランジスタの）トランジスタレベルのレイアウトでは、拡散の長さ（ＬＯＤ）は、トランジスタのソース端子とドレイン端子との間の拡散領域がゲート端子から離れて延びる量を指す。ＬＯＤ効果は、ＬＯＤに基づいてＭＯＳトランジスタ上に誘起される応力を指す。一般に、より小さいＬＯＤはより大きい応力を生じ、または言い換えれば、より悪いＬＯＤ効果を有する一方で、ＬＯＤを増大または改善することで、性能改善がもたらされ得る。
【０００４】
標準論理セルおよび配置技法を使用してトランジスタレベルレイアウトにおいてトランジスタへのＬＯＤ効果を完全に緩和することは困難である。ＬＯＤ効果を緩和するためのいくつかの技法は、拡散領域を延ばすことに焦点を当てており、可能な場合、左右の拡散縁部は、共通の電気的接合部（たとえば、電力接続および接地接続）を共有するように構成される。しかしながら、このようにして拡散領域を延ばすことは、論理セルが当接または隣接される結果となる方式で、等しいまたは匹敵する物理的占有面積（やはり拡散層のセルピッチまたは幅に関して測定される）の論理セルを配置することを試みるセル配置方法の妨げとなる場合がある。そのような当接は隣接セル間の拡散縁部の共有を可能にし、隣接セルの有効なＬＯＤを潜在的に増大させ得る。しかしながら、このようにして共有する拡散縁部を改善するための論理セル配置は、標準論理セルライブラリを使用するいくつかの従来の設計において実現可能でない場合がある。
【０００５】
たとえば、（たとえば、ポリシリコンもしくは「ポリ」材料または金属を含むいくつかの他の材料からなる）共通のゲート端子が、２つ以上のフィンの間で共有され得るフィン電界効果トランジスタ（または「ｆｉｎｆｅｔ」）技術を考察する。ｆｉｎｆｅｔのソースおよびドレインの端子は、フィンの下に形成された共通の拡散領域を電源レール（たとえば、Ｖｄｄおよび接地）または他の共通ノードに接続することによって形成される。共通のポリはまた、複数のｆｉｎｆｅｔの間で共有され得る。ｆｉｎｆｅｔ論理ライブラリは、異なるフィンカウントを有する論理セルを含み得る。いくつかのフィンの拡散領域が上述のように延ばされ得る場合、論理ライブラリは、不均一な長さの拡散領域を有する論理セルを含む場合があり、それは、隣接セルのいくつかのフィンは、それらの拡散領域を近隣セルと共有することができないことを意味する。さらに、（拡散の長さに対して横断する方向における）拡散の横幅は、論理セルレイアウトにおける各論理セルのフィンの数に比例して変化する。従来のレイアウト技法は、同じフィンの数または同じ幅を有する論理セルの当接を可能にするが、そのような技法は、拡散領域を共有することを許容できるようにしている方式において、異なるフィンカウントを有する２つのセルの配置を容認しない。
【０００６】
しかしながら、固定フィンカウントの場合、異なるフィンカウントを必要とする集積回路を実現することは困難になる。これは、従来の技法は、比率ベースの論理において望ましい場合があるフィンステッピング（すなわち、共通の拡散を共有するために異なるフィンカウントを有する複数のセルを当接させること）をサポートしないからである。比率ベースの論理は、従来、ｐチャネルＦＥＴ（または単に「ｐｆｅｔ」）とｎチャネルＦＥＴ（または「ｎｆｅｔ」）とを含む設計において遭遇した。たとえば、２入力ＮＡＮＤゲート設計は、出力端子と接地端子との間で直列に結合された（事実上４フィンを形成する）２つの４フィンｎｆｅｔと、互いに並列に結合されて供給電圧Ｖｄｄと出力との間で接続された（事実上２フィンを形成する）２つの２フィンｐｆｅｔとを含み得る。ｎｆｅｔのサイズ（すなわち、それらのフィンカウントに関して）は、平衡出力遷移を達成して２入力ＮＡＮＤゲートへの立上り入力と立下り入力の両方に対して遅延させるために、上記で説明したようにそれらの相手方のｐｆｅｔのサイズの２倍になるように設計される。構成要素論理セルのフィンカウントに関する同様の比率はまた、ｆｉｎｆｅｔ技術によって設計された２入力ＮＯＲゲートなど、他の標準セルに対して使用され得る。
【０００７】
フィンステッピングは従来の設計ではサポートされないので、個別の拡散ドメインが、たとえば、上記で説明した２入力ＮＡＮＤゲートなどの論理ゲートに設計において、異なるフィンカウントを有する論理セルに対して与えられ得る。しかしながら、個別の拡散ドメインを有するように設計を制限することが、異なるフィンカウントを有する２つのセル間で共通の拡散縁部を共有する可能性を排除する場合がある。異なるフィンカウントを有する論理セルを統合しようとして、従来の設計は、ｎｆｅｔおよびｐｆｅｔに対する拡散領域内に、および時にはさらに、（たとえば、２入力ＡＮＤゲートの場合に）セル内にブレークを含む場合がある。前述の説明から理解されるように、拡散領域内のブレークは、短いＬＯＤをもたらすかまたはＬＯＤ効果に悪影響を及ぼす場合がある。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
したがって、当技術分野において、比率ベースの論理をサポートしながら、拡散ブレークによって生じることがあるＬＯＤ効果を回避し得る論理セル設計の必要性が認識される。
【課題を解決するための手段】
【０００９】
本発明の例示的な態様は、ｆｉｎｆｅｔベースの論理セルを使用する集積回路の標準セルアーキテクチャの設計を対象とする。論理セルは、同じまたは異なるフィンカウントを有し得る各拡散領域内で形成されるｆｉｎｆｅｔを有する、ｎ型および／またはｐ型の複数の拡散領域をサポートし得る。論理セルの容易な当接は、互いに隣接して配置された同様のフィンカウントの拡散領域を有する論理セルを配置することによって可能になる。ＬＯＤ効果は、同様のフィンカウントの拡散領域と共通の電位との間の拡散フィルを使用して緩和され得る。分散された電力レールネットワークは、論理セルの１つまたは複数の拡散領域に対する専用電力レールを備えられ得る。いくつかの態様は、ビア冗長性と、同じまたは異なるレベルのインプラントを用いて異なるセルのしきい電圧を選択的に制御する能力とに対するサポートを含む。いくつかの態様では、半行（ｈａｌｆ−ｒｏｗ）高さのセルが生成され、全行（ｆｕｌｌ−ｒｏｗ）高さのセル配置と連携して副行（ｓｕｂ−ｒｏｗ）内に配置され得る。
【００１０】
たとえば、例示的な態様は、ｆｉｎｆｅｔベースの論理セルを有する集積回路を設計する方法を対象とし、方法は、２つ以上のｐ拡散領域または２つ以上のｎ拡散領域のうちの少なくとも１つを有する少なくとも第１の論理セルを形成するステップを含む。
【００１１】
別の例示的な態様は、ｆｉｎｆｅｔベースの論理セルを有する集積回路を設計する方法を対象とする。方法は、第１の論理セル境界を有する第１の論理セルを第２の論理セル境界を有する第２の論理セルに隣接して配置するステップを含み、第１の論理セル境界および第２の論理セル境界は共通縁部を有する。第１の論理セルは、第１のフィンカウントを有する第１のｐ拡散領域上に形成された少なくとも１つのｐｆｅｔおよび第２のフィンカウントを有する第１のｎ拡散領域上に形成された少なくとも１つのｎｆｅｔを含み、第２の論理セルは、第１のフィンカウントを有する第２のｐ拡散領域上に形成された少なくとも１つのｐｆｅｔおよび第２のフィンカウントを有する第２のｎ拡散領域上に形成された少なくとも１つのｎｆｅｔを含む。方法は、共通縁部を横断し、第１の論理セルの第１のｐ拡散領域および第２の論理セルの第２のｐ拡散領域を接合する第１のｐ拡散フィル、または共通縁部を横断し、第１の論理セルの第１のｎ拡散領域および第２の論理セルの第２のｎ拡散領域を接合する第１のｎ拡散フィルのうちの少なくとも１つを形成するステップをさらに含む。
【００１２】
別の例示的な態様は、ｆｉｎｆｅｔベースの論理セルを有する集積回路を設計する方法を対象とする。方法は、２つ以上のｐ拡散領域または２つ以上のｎ拡散領域のうちの少なくとも１つを含む、少なくとも第１の全行高さ論理セルを含む第１の全行を形成するステップと、２つ以上のｐ拡散領域または２つ以上のｎ拡散領域のうちの少なくとも１つを含む、少なくとも第２の全行高さ論理セルを含む第２の全行を第１の全行に隣接して形成するステップと、第１の全行と第２の全行との間に１つまたは複数の副行を散在させるステップとを含み、１つまたは複数の副行のうちの少なくとも第１の副行は、少なくとも１つのｐ拡散領域および少なくとも１つのｎ拡散領域を含む第１の半行高さ論理セルを含む。第１の半行高さ論理セルの少なくとも１つのｐ拡散領域は、第１の全行高さ論理セルもしくは第２の全行高さ論理セルの２つ以上のｐ拡散領域のうちの１つに隣接し、かつ／または第１の半行高さ論理セルの少なくとも１つのｎ拡散領域は、第１の全行高さ論理セルもしくは第２の全行高さ論理セルの２つ以上のｎ拡散領域のうちの１つに隣接する。
【００１３】
また別の例示的な態様は、プロセッサによって実行されると、ｆｉｎｆｅｔベースの論理セルを有する集積回路を設計するための動作をプロセッサに実行させるコードを含む非一時的コンピュータ可読記憶媒体を対象にし、非一時的コンピュータ可読記憶媒体は、２つ以上のｐ拡散領域または２つ以上のｎ拡散領域のうちの少なくとも１つを有する少なくとも第１の論理セルを形成するためのコードを含む。
【００１４】
また別の例示的な態様は、プロセッサによって実行されると、ｆｉｎｆｅｔベースの論理セルを有する集積回路を設計するための動作をプロセッサに実行させるコードを含む非一時的コンピュータ可読記憶媒体を対象にし、非一時的コンピュータ可読記憶媒体は、第１の論理セル境界を有する第１の論理セルを第２の論理セル境界を有する第２の論理セルに隣接して配置するためのコードであって、第１の論理セル境界および第２の論理セル境界は共通縁部を有し、第１の論理セルは、第１のフィンカウントを有する第１のｐ拡散領域上に形成された少なくとも１つのｐｆｅｔおよび第２のフィンカウントを有する第１のｎ拡散領域上に形成された少なくとも１つのｎｆｅｔを含み、第２の論理セルは、第１のフィンカウントを有する第２のｐ拡散領域上に形成された少なくとも１つのｐｆｅｔおよび第２のフィンカウントを有する第２のｎ拡散領域上に形成された少なくとも１つのｎｆｅｔを含む、コードと、共通縁部を横断し、第１の論理セルの第１のｐ拡散領域および第２の論理セルの第２のｐ拡散領域を接合する第１のｐ拡散フィル、または共通縁部を横断し、第１の論理セルの第１のｎ拡散領域および第２の論理セルの第２のｎ拡散領域を接合する第１のｎ拡散フィルのうちの少なくとも１つを形成するためのコードとを含む。
【００１５】
別の例示的な態様は、プロセッサによって実行されると、ｆｉｎｆｅｔベースの論理セルを有する集積回路を設計するための動作をプロセッサに実行させるコードを含む非一時的コンピュータ可読記憶媒体を対象にし、非一時的コンピュータ可読記憶媒体は、２つ以上のｐ拡散領域または２つ以上のｎ拡散領域のうちの少なくとも１つを含む、少なくとも第１の全行高さ論理セルを含む第１の全行を形成するためのコードと、２つ以上のｐ拡散領域または２つ以上のｎ拡散領域のうちの少なくとも１つを含む、少なくとも第２の全行高さ論理セルを含む第２の全行を第１の全行に隣接して形成するためのコードと、第１の全行と第２の全行との間に１つまたは複数の副行を散在させるためのコードとを含み、１つまたは複数の副行のうちの少なくとも第１の副行は、少なくとも１つのｐ拡散領域および少なくとも１つのｎ拡散領域を含む第１の半行高さ論理セルを含み、第１の半行高さ論理セルの少なくとも１つのｐ拡散領域は、第１の全行高さ論理セルもしくは第２の全行高さ論理セルの２つ以上のｐ拡散領域のうちの１つに隣接し、かつ／または第１の半行高さ論理セルの少なくとも１つのｎ拡散領域は、第１の全行高さ論理セルもしくは第２の全行高さ論理セルの２つ以上のｎ拡散領域のうちの１つに隣接する。
【００１６】
添付図面は、本発明の態様の説明を助けるために提示され、態様の限定ではなく態様の例示のために提供されるにすぎない。
【図面の簡単な説明】
【００１７】
【図１】規定された拡散領域を有する基本的標準セルアーキテクチャ１００を示す図である。
【図２】４フィンｎｆｅｔプルダウンスタックを採用する２入力ＮＡＮＤゲートのセル構成を示す図である。
【図３】論理セルの当接に関する態様を示す図である。
【図４】論理セルの当接に関する態様を示す図である。
【図５Ａ】開示するセル配置技法に従って設計された２入力ＡＮＤの態様を示す図である。
【図５Ｂ】開示するセル配置技法に従って設計された２入力ＡＮＤの態様を示す図である。
【図６Ａ】ＬＯＤを改善するための左／右セル縁部設計に関する態様を示す図である。
【図６Ｂ】ＬＯＤを改善するための左／右セル縁部設計に関する態様を示す図である。
【図７】本開示による論理セルの様々な拡散領域に対するインプラントを調整することに関する態様を示す図である。
【図８】本開示による論理セルの様々な拡散領域に対するインプラントを調整することに関する態様を示す図である。
【図９】本開示による半行高さのセルを対象とする態様を示す図である。
【図１０】本開示による統合された電力／接地レールを有するセルレイアウトを示す図である。
【図１１】本開示の態様による２入力ＮＡＮＤゲートの実装形態を示す図である。
【図１２】本開示の態様による、例示的なプロセスのフローチャート表現を示す図である。
【発明を実施するための形態】
【００１８】
本発明の態様が、本発明の特定の態様に関する以下の説明および関連する図面において開示される。本発明の範囲から逸脱することなく、代替の態様を考案することができる。さらに、本発明の関連する詳細を不明瞭にしないように、本発明のよく知られている要素は、詳細に説明せず、または省略されることになる。
【００１９】
「例示的」という語は、本明細書では「例、事例、または例示としての働きをすること」を意味するために使用される。本明細書で「例示的」と記載されている任意の態様は、必ずしも他の態様よりも好ましいまたは有利であると解釈されるべきではない。同様に、「本発明の態様」という用語は、本発明のすべての態様が、説明する特徴、利点、または動作モードを含むことを必要としない。
【００２０】
本明細書で使用する用語は、特定の態様のみについて説明する目的のためのものであり、本発明の態様の限定であることを意図しない。本明細書では、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が別段明確に示さない限り、複数形も含むものとする。さらに、「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書で使用されるとき、述べられた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を排除しないことが理解されよう。
【００２１】
さらに、多くの態様が、たとえば、コンピューティングデバイスの要素によって実行されるべき、アクションのシーケンスに関して説明される。本明細書で説明する様々なアクションは、特定の回路（たとえば、特定用途向け集積回路（ＡＳＩＣ））によって、１つもしくは複数のプロセッサによって実行されるプログラム命令によって、または両方の組合せによって実行され得ることが認識されよう。さらに、本明細書で説明するこれらのアクションのシーケンスは、実行されると、関連するプロセッサに本明細書で説明する機能を実行させるコンピュータ命令の対応するセットを記憶した、任意の形態のコンピュータ可読記憶媒体内で完全に具現化されるものと見なすことができる。したがって、本発明の様々な態様は、いくつかの異なる形態で具現化されてもよく、それらのすべてが、請求する主題の範囲内に入ることが企図されている。加えて、本明細書において説明する態様の各々について、任意のそのような態様の対応する形態が、たとえば、説明する動作を実行する「ように構成される論理」として、本明細書において説明される場合がある。
【００２２】
本開示の例示的態様は、前述の従来の手法において生じることがあるＬＯＤ効果を回避しながら比率ベースの論理をサポートし得る例示的な論理セル、論理セル設計、および関連する標準セルライブラリを含む装置を対象とする。いくつかの態様はまた、同じ論理セル内の２つの異なる拡散ドメインにわたって共通のポリシリコン（ポリ）ゲートを共有することを対象とし、そのことはまた、個別の拡散領域に対する（たとえば、異なるセルに関する）、同じまたは異なるレベルのインプラントに対するサポートを可能にする。さらに、例示的な態様はまた、ある設計における異なるセル（たとえば、拡散領域上に統合される）に対する異なるしきい電圧、異なるチャネル長（たとえば、異なるポリ幅に対するサポートに基づく）などをサポートする。しきい電圧を制御することは、漏れ電力を低減すること、ならびに論理セルの電力および性能の特性を改善することをもたらす。
【００２３】
背景として、従来の標準セルのレイアウト設計は、１セットの電力レール間、たとえばＶｄｄと接地との間に配設されたｎ型およびｐ型の拡散領域（またはそれぞれ、ｎ領域およびｐ領域）を含む。ｎ領域は、ｎｆｅｔフィンを装着するためにｐ型ウェル内にｎ型ドーピングを使用する単一のｎｆｅｔ拡散ドメイン（またはｎドメイン）によって形成され、ｐ領域は、ｐｆｅｔフィンを装着するためにｎ型ウェル内にｐ型ドーピングを使用する単一のｐｆｅｔ拡散ドメイン（またはｐドメイン）によって形成される。
【００２４】
例示的な態様では、一方で、２つ以上のｎドメイン、たとえば一対のｎドメインがｎ領域内に設けられてもよく、ｎドメインは、各ｎ領域が（たとえば、ｎ領域に対して対応する論理セルライブラリにおいて指定された少なくとも最小のフィン間隔を維持しながら）既定のフィン間隔だけ分離される複数のフィンをサポートし得るように、ｙ方向に交互に積み重ねられてもよい。同様に、ｐ領域は、２つ以上の、たとえば一対の、ｙ方向に交互に積み重ねられたｐドメインを含んでもよく、各ｐ領域は、複数のフィンを支持することができ、（たとえば、ｎ領域に対して対応する論理セルライブラリにおいて指定された少なくとも最小のフィン間隔を維持しながら）既定のフィン間隔だけ分離される。フィン間隔は、２つの同様の拡散の間で共有されるポリ上にゲート接点、たとえばゲートビアを統合することで、金属層との接続（たとえば、当技術分野で知られている金属−拡散（ｍｅｔａｌ  ｔｏ  ｄｉｆｆｕｓｉｏｎ）「ＭＤ」接続）が形成されるのを可能にする。フィン間隔によって与えられる分離はまた、ポリ層上に配置されるべきポリカットが、ポリカットが配置される前に共有されていたポリ層に接続される２つの同様の拡散のゲート端子を分離することを可能にする（たとえば、ポリカットは、ｎｆｅｔを含むｎドメイン間またはｐｆｅｔを含むｐドメイン間に配置され得る）。この手法は、二重行（ｄｏｕｂｌｅ  ｒｏｗ）を生成するために２つの標準セルをミラー反転することとは異なることに留意されたい。なぜならば、例示的な態様では、拡散領域が２つの異なるセル間または配置行間で共有されるのとは対照的に、同様の拡散領域が標準論理セル間で共有されるかまたは共有可能であるからである。
【００２５】
本開示の態様によってサポートされる分散された電力レールネットワークでは、複数の電力レールが設けられてもよく、論理セル内の各拡散領域が異なるまたは専用の電力レールに接続されるようにサポートされ、そのことで、より低い損失と改善された効率とがもたらされ得る。例示的な標準セルにおけるｎドメインとｐドメインとの間の空間は、（フィン間隔を維持するために）既定のフィングリッドまたはピッチ上にあり、たとえば、分散された電力レール間の２つの垂直方向に隣接して横方向に走る配線トラックに接続するために２つの水平方向に隣接するポリ線上にポリゲート接点を統合する能力をサポートする。並行して、上述のポリカットを統合する能力もまた、フィングリッド内で保持され得る。ｎ領域とｐ領域との間のグリッド上に画定された空間は、既定のフィンピッチが満足される場合、たとえば信号線および電力線のための様々な横方向の配線トラックをサポートし得る。
【００２６】
例示的な態様では、所与のドメイン内の拡散領域のサイズは、同じ拡散幅に対して均一なフィンの数をサポートするために均一な幅になるように画定され得る。これは、論理セルが当接することおよび共通の拡散縁部を共有することを可能にし、そのことがＬＯＤ最適化を可能にする。拡散領域の均一なサイズ決定はまた、論理セルレイアウト内の拡散領域が２つ以上の標準セルを使用して形成されることを可能にする。たとえば、１つの２入力ＮＡＮＤゲートおよび１つのインバータを使用して形成される２入力ＡＮＤは、これらの構成要素デバイスのサイズは同じでないにもかかわらず、構成要素の２入力ＮＡＮＤゲートおよび出力インバータの標準セル間で共有される拡散領域を有し得る。
【００２７】
図１は、任意の好適な装置または集積回路設計において一体化または統合され得る例示的な標準セルアーキテクチャ１００を示す。アーキテクチャ１００は、４つの個別の拡散領域（または「ＲＸアイランド」）を示す。第１のアイランドおよび第２のアイランドはそれぞれ、ｐ拡散領域１０１および１０２として画定される。第３のアイランドおよび第４のアイランドはそれぞれ、ｎ拡散領域１０３および１０４として画定される。例示的な態様では、ポリシリコン層またはポリ線１３２、１３４および１３６は垂直方向に示され、これらのポリ線１３２、１３４、１３６のうちの隣接するポリ線間を、対応する標準セルライブラリ内で定義された指定の水平距離だけ分離され、標準セルライブラリに従ってセル１００は設計される。この図では、外端のポリ線１３２および１３６は、信号線または電力線に接続されないダミーまたはフローティングのポリ線であり得る一方で、中間のポリ１３４は、セルアーキテクチャ１００の論理セルに対するゲート端子に接続され得る。
【００２８】
ｐ拡散領域１０１と１０２との間の間隙１２０として示される空間は、対応する標準セルライブラリ内で指定されるフィングリッドまたはピッチ、および拡散垂直空間のための最小要件と一致する。この間隙１２０は、ポリ１３４をより高い金属層（図示せず）と接続するためのゲートビア１０６として示されるポリゲート接点を、または代替的にポリカット（この図に示さず）を支持するように構成される。同様に、ｎ拡散領域１０３と１０４との間の間隙１２２は、同じく、それぞれの指定されたフィングリッドまたはピッチおよび必要な拡散垂直空間と一致し、同じく、ポリ１３４上のポリゲート接点（図示せず）またはポリカット１０８を支持するように構成される。
【００２９】
ｐ拡散領域１０２とｎ拡散領域１０３との間の間隙１２４はまた、標準セルライブラリ内で指定されるフィングリッド／ピッチ、およびｎ拡散領域とｐ拡散領域との間の分離を含む拡散垂直空間と一致する。たとえばゲートビア１０６を使用してポリとの様々な回路接続を作成するため、ならびにポリカット１０８などのポリカットを導入する能力を有するために、間隙１２４は、許容される最小空間より大きいが、なお画定されたフィングリッド上に作成され得る。
【００３０】
水平の金属層またはローカル相互接続層ならびに上部および下部の境界は、説明を簡単にするために示されていない。電力レールおよび接地レール（たとえば、下位または最下位レベルの金属Ｍ０またはローカル相互接続の上）は、同じく、図１に示されていないが水平方向に走っていることが仮定される。例示的な態様では、電力レールは、セルアーキテクチャ１００の上部および下部の縁部上に位置する必要はないが、前述のように、水平方向に貫通する複数のトラックを含むセル内に分散されてもよく、拡散領域１０１〜１０４と接続してもよい。セルアーキテクチャ１００は、以下の図を参照しながら説明する方式で、ｆｉｎｆｅｔを用いて設計される他のセルとの当接、および拡散領域（およびＬＯＤ）１０１〜１０４を延ばすためのオプションをサポートし得る。
【００３１】
次に図２を参照すると、セルアーキテクチャは、各２フィンを２つのｎ拡散領域２０３および２０４内に含む、直列に接続された４フィンｎｆｅｔ（プルダウンデバイス）である、第１のｎｆｅｔおよび第２のｎｆｅｔの２つのｎｆｅｔと、ｐ拡散領域２０２内の２フィンｐｆｅｔ（プルアップデバイス）である、第１のｐｆｅｔおよび第２のｐｆｅｔの２つのｐｆｅｔとを採用する２入力ＮＡＮＤ２００に対して示されている。ｎ拡散領域２０３および２０４内の直列に積み重ねられた第１および第２のｎｆｅｔは、共通のポリ線２３４〜２３６によって形成されるポリゲートをｐ拡散領域２０２内の第１および第２のｐｆｅｔと共有するが、ｐ拡散領域２０１内のｐｆｅｔのポリゲートは、ポリカット２０８を使用してｐ拡散領域２０２内のｐｆｅｔのポリゲートから絶縁または分離される。ｐ拡散領域２０１内のｐｆｅｔは他の構成要素から絶縁され、したがって、フローティングのままであるか、またはたとえば電力レールに接続されるかのいずれかであり得る。
【００３２】
図２では、２つのｐ拡散領域のうちの少なくとも１つに接続された少なくとも第１のローカル電力レールおよび２つのｎ拡散領域のうちの少なくとも１つに接続された少なくとも第２のローカル電力レールを有する、分散された電力レールネットワークが示されている。例示的な態様では、１つまたは複数の電力レールが、明確に拡散領域に関連付けられるかまたは拡散領域の専用にされてもよく、たとえば、第１のローカル電力レールは２つのｐ拡散領域のうちの１つに関連付けられるかまたはそれの専用にされてもよく、第２のローカル電力レールは２つのｎ拡散領域のうちの１つに関連付けられるかまたはそれの専用にされてもよい。たとえば、図２の例示では、ｐ拡散領域２０１内のｐｆｅｔのゲートはフローティングである一方で、関連するドレイン／ソース接合部は、ＭＤビア２２２に接続されたＭＤ層２３０の層として示される、金属−拡散（「ＭＤ」、それはシリサイドから形成され得る）を通して電力レール２２０（それはｐ拡散領域２０１の専用にされ得る）に接続される。ＭＤ層２３０は、様々な拡散領域のソースおよびドレインを接続するために使用され、下にあるデバイスの改善された抵抗のために拡散を重複させる。ＭＤ層２３０は、一般に、それぞれ信号線もしくはローカル相互接続２１６および２１７に対するビア２０６または２０７などのゲート接点ビアに極めて近接して配設されることはない。したがって、ＭＤ層２３０は、隣接するポリ接点の隣に配置されることを防ぐように配設される。ＭＤ層２３０は、ｐ拡散領域２０１および２０２内の両ｐｆｅｔのソースを接続し、したがってｐ拡散領域２０１と２０２の両方への電力接続を設けるように示されている。
【００３３】
ゲート接点２０６および２０７は、それぞれ、ローカル相互接続信号線２１６および２１７を通してそれぞれのデータ入力への接続性をもたらす。ｎ拡散領域２０３および２０４内のｎｆｅｔのソース端子はＭＤ２４３を通してともに接続され、次いで、ローカル相互接続２４０およびその関連するビア２４５を通して接地レール（ＧＮＤ）に接続される。上記で説明したように、ＭＤ層２４３はまた、２つのｎ拡散領域２０３および２０４をともに、電気的および物理的に接続する。ｎ拡散領域２０３および２０４内に形成されたｎｆｅｔのドレイン端子は、ＭＤ層２４４による「共通」接続内でともに接続され、ビア２１９を通してローカル相互接続ルーティング層２５０に接続される。ｐ拡散アイランド２０２内のｐｆｅｔのドレインは、同様に、ビア２５７へのＭＤ層２５３を通して、ローカル相互接続２６０に接続される。ローカル相互接続２６０はＮＡＮＤ２００のｐｆｅｔの出力ノードを表し、ローカル相互接続ノード２５０はＮＡＮＤ２００のｎｆｅｔの出力ノードを表す。２入力ＮＡＮＤ２００の出力（すなわち、ｐ拡散アイランド２０２のｐｆｅｔドレインおよびｎ拡散アイランド２０３および２０４内のｎｆｅｔのドレイン）に関連する接続は、簡単のために示されないが、これらの出力は、垂直に走る後続のまたはより高レベルの金属層を使用して、ローカル相互接続２５０および２６０に接続し得る。
【００３４】
図２は１つの電力レール２２０および１つの接地レール２４０のみを示すが、上述のように、および本開示の後のセクションでより詳細に説明する図１０などの他の例において示すように、分散された電力レールの配列も可能であることに留意されたい。
【００３５】
本開示で示され、説明される標準セルアーキテクチャの左右の縁部は、次のように定義される。一態様では、標準セルのポリ（たとえば、セル２００のポリ線２３２または２３８）は、それぞれ、セル２００の左または右の縁部上で真っすぐに整列されてもよく、そのことで、他のセルが、セル２００の左および／または右に配置されてセル２００に直接当接することが可能になる。近隣の拡散領域（たとえば、拡散領域２０１〜２０４と同様）の幅は、一貫性のある同一または均一のサイズ決定から作成され得るので、この当接が可能になり、したがって、異なる拡散サイズが存在してセル当接に関する問題を引き起こすことがある配列を指す「拡散ステッピング」を回避する。セル当接を可能にすることによって、拡散領域２０１〜２０４は、例示的な態様において延ばされ、したがってＬＯＤ効果が緩和され得る。
【００３６】
図３では、セル当接において使用され得る標準セルアーキテクチャの態様が、セル３００を参照しながら示され、説明される。前に説明したように、セル３００は、ｐ拡散領域３０１、３０２およびｎ拡散領域３０３および３０４を含む。セル３００はまた、ポリ線３３２、３３４および３３６を含み、ポリ線３３２および３３６はセル縁部に隣接しており、電源線または信号線に接続されないダミーまたはフローティングポリゲートとして構成され、したがって、破線で示されるセル３００のセル境界３５０を画定するために使用され得る。横方向のセルは、セル境界３５０においてセル３００と交わるまたは当接するように配置され得る。セル境界３５０に沿ったポリ線３３２および３３６は、セル３００と、セル境界３５０においてセル３００に当接する任意の横方向のセル（図示せず）とに共通であり得る。セル３００およびセル境界３５０においてセル３００に当接する別の横方向のセルに対して、セル境界３５０における共有された拡散接合部（拡散３０１〜３０４のうちの１つまたは複数を延ばすことによって形成される）は同じ電位であってもよく、または対応するソース／ドレイン端子はセル接合部において形成されたデバイスが「オフ」状態に切り替えられることを生じる方法でバイアスされてもよく、あるいは代替的に、拡散カットは、拡散ブレークを生じるそのような拡散カットがＬＯＤを制限する場合があることに留意しながら、同じ電位を共有しない拡散領域を絶縁するように設けられてもよい。
【００３７】
次に図４を参照すると、図３で説明した技法に基づくセル当接（左および／または右）の態様が、セル４００に対して示される。セル４００は、第１のフィンカウントを有する第１のｐ拡散領域（たとえば、ｐ拡散領域３０１、３０２）上に形成された少なくとも１つのｐｆｅｔ（たとえば、並列に接続され得る２フィンｐｆｅｔ）と、第２のフィンカウントを有する第１のｎ拡散領域（たとえば、ｎ拡散領域３０３、３０４）上に形成された少なくとも１つのｎｆｅｔ（たとえば、直列に接続され得る２フィンｎｆｅｔ）とを含む第１のセル、たとえば図３のセル３００を含む。セル３００は、同様に説明される、第１のフィンカウントを有する第２のｐ拡散領域（たとえば、ｐ拡散領域３１１、３１２）上に形成された少なくとも１つのｐｆｅｔ（たとえば、２フィンｐｆｅｔ）と、第２のフィンカウントを有する第２のｎ拡散領域（たとえば、ｎ拡散領域３１３、３１４）上に形成された少なくとも１つのｎｆｅｔ（たとえば、２フィンｎｆｅｔ）とを含む第２のセル、たとえばセル３１０に当接される。ポリ線３４２、３４４および３４６は、セル３１０に対して設けられる。第１および第２のセル３００および３１０は、それぞれのセル境界３５０および３６０を有し、当接されると、それらのセルは、拡散ブレーク４０３が存在し得る共通縁部３５５を有する。
【００３８】
図４では、左端および右端のポリ線（すなわち、セル３００のポリ線３３２、３３６、セル３１０のポリ線３４２、３４６）は、ポリゲートのピッチ（ポリゲートピッチ）の半分だけはめ込まれ、したがって、セル３００のセル境界３５０およびセル３１０のセル境界３６０上でローカル相互接続カット形状が可能になる。セル３００（この図において左に配置されたセル）の拡散領域とセル３１０（この図において右に配置されたセル）の拡散領域との間の分離によって、図示の拡散ブレーク４０３が効果的に生じ得、そのことで短いＬＯＤがもたらされ得る。例示的な態様では、すべての拡散領域が同じサイズであるので、２つのセルの当接が可能であり、拡散接合部（たとえば、ｐ拡散領域３０１と３１１との間、ｐ拡散領域３０２と３１２との間、ｎ拡散領域３０３と３１３との間、およびｎ拡散領域３０４と３１４との間）は、拡散ブレーク４０３が示される領域内の拡散フィル（拡散フィルはこの図には明確に示されてはいない）を使用してともにマージされ得る。以下で説明するように、カスタマイズされた形状を含むことは、拡散接合部が共通の電位を共有するとき、またはゲートタイオフ（ｔｉｅ−ｏｆｆ）セルが導入されるときに行われ得る。共通縁部３５５に隣接するポリ線３３６または３４２のうちの少なくとも１つは、フローティングであってもよく、ポリ線３３６または３４２のうちの少なくとも１つは、ｐ拡散領域３０１および３１１のうちの少なくとも１つ、ｐ拡散領域３０２および３１２のうちの少なくとも１つ、ｎ拡散領域３０３および３１３のうちの少なくとも１つ、およびｎ拡散領域３０４および３１４のうちの少なくとも１つと重複または交差するように形成され得る。
【００３９】
図５Ａは、第１のセル、たとえばＮＡＮＤ５１０および第２のセル、たとえばインバータ５１１の２つの標準セルの配置によって設計された２入力ＡＮＤ５００の実装形態を示す。ＮＡＮＤ５１０は、第１のｎ拡散領域、たとえばｎ拡散領域５０３および別のｎ拡散領域、たとえばｎ拡散領域５０４の中に形成された、直列接続の２フィン積層ｎｆｅｔのペアと、第１のｐ拡散領域、たとえばｐ拡散領域５０２の中に形成された並列接続の２フィンｐｆｅｔのペアとを含む。別のｐ拡散領域、たとえばｐ拡散領域５０１に関連するポリゲートは、２つのｐ拡散領域５０１と５０２との間のポリ線上の配置されたポリカット５０８によってｐ拡散領域５０２のポリゲートから絶縁される（ＮＡＮＤ５１０は図２のＮＡＮＤゲート２００と同様であることに留意されたい）。ポリゲート接点５０６および５０７はそれぞれ、ローカル相互接続信号線５１６および５１７に接続する。信号線５１６および５１７はそれぞれ、論理入力ａおよびｂを表す。ＮＡＮＤゲート５１０の出力は、ローカル相互接続（Ｍ０）層５５０および５６０上に導出される。層５５０および５６０において形成されるノードを接合する接続（図示せず）は、ローカル相互接続層５５０および５６０に接続するために垂直に走る後続の金属レベルを使用し得る。
【００４０】
ＮＡＮＤゲート５１０の出力に接続されたインバータ５１１は、ｎ拡散領域５６３、５６４内に形成された２つの２フィンｎｆｅｔと、ｐ拡散領域５６１、５６２内に形成された２つの２フィンｐｆｅｔとを含む（ｎ拡散領域５６３、５６４およびｐ拡散領域５６１、５６２はアクティブトランジスタを有する）。ゲート入力ビア５６６は、インバータ５１１のゲートをローカル相互接続５７６に接続し、ローカル相互接続５７６は最終的に、垂直に走る後続の金属レベルに接続されることになる。ＭＤシリサイド層５９０および５９４はインバータ５１１の出力を形成し、同じく、ローカル相互接続層に接続され、続いて後続の金属レベル（図示せず）に接続され得る。
【００４１】
図５Ａでは、ＮＡＮＤゲート５１０の右縁部およびインバータ５１１の左縁部はそれぞれ、電源と接地の両方への接続を有することを認識されたい。しかしながら、図示のように、ＮＡＮＤゲート５１０の右縁部およびインバータ５１１の左縁部の各々は非共通の拡散縁部を有し、そのことで、各々が低減されたまたは最小のＬＯＤを有するＮＡＮＤゲート５１０およびインバータ５１１がもたらされる。すべての拡散領域（５０１、５０２、５０３、５０４、５６１、５６２、５６３および５６４）はこのセルアーキテクチャによって定義されたサイズと同じサイズであり、ＮＡＮＤゲート５１０の右辺上およびインバータ５１１の左辺上のｐ拡散およびｎ拡散は互いに電気的に共通であるので、ＮＡＮＤゲート５１０の左縁部およびインバータ５１１の右縁部の縁部処理は、電気的に共通である拡散を結びつけるために、図４の拡散ブレーク４０３を参照しながら説明したように新しい拡散フィルを受け入れるように（たとえば、セルレイアウトツール内で実施され得るアルゴリズムに基づいて）修正され得、それによりそれらのＬＯＤが強化される。
【００４２】
図５Ｂは、上記の図５Ａを参照しながら説明したＡＮＤゲート５００のレイアウトにおいて共通の拡散領域を結びつける態様を使用して形成されたＡＮＤゲート５５０を示す。一態様では、図５ＢのＡＮＤゲート５５０に到達するために、拡散フィル５７１、５７２、５７３および５７４が、図５ＡのＡＮＤゲート５００に追加されている。第１のｐ拡散フィル、たとえばｐ拡散フィル５７１／５７２は、図５ＡのＮＡＮＤゲート５１０とインバータ５１１との間の共通縁部５７０を横断し、図５Ａの第１のセル、ＮＡＮＤゲート５１０の第１のｐ拡散領域５０１／５０２と第２のセル、インバータ５１１の第２のｐ拡散領域５６１／５６２とを接合し得、第１および第２のｐ拡散領域は共通の第１の電位（たとえば、それは電力レール５２０の電位に相当する）にある。同様に、第１のｎ拡散フィル、たとえばｎ拡散フィル５７３／５７４は、図５ＡのＮＡＮＤゲート５１０とインバータ５１１との間の共通縁部５７０を横断し、図５Ａの第１のセル、ＮＡＮＤゲート５１０の第１のｎ拡散領域５０３／５０４と第２のセル、インバータ５１１の第２のｎ拡散領域５６３／５６４とを接合し得、第１および第２のｎ拡散領域は共通の第２の電位（たとえば、それは接地レールまたはローカル相互接続５４０の電位に相当する）にある。
【００４３】
第１の金属層および第２の金属層（たとえば、ＭＤ５９８および５９９）はそれぞれ、適切な電位（たとえば、それぞれ共通の第１の電位および共通の第２の電位）を形成するため、またはこれらの拡散フィルに対する接続（たとえば、第１のｐ拡散フィル５７１／５７２から電力レール５２０へ、および第１のｎ拡散フィル５７３／５７４から接地レール／ローカル相互接続５４０へ）を容易にするために追加され、上述の拡散フィルは、図５ＡのＮＡＮＤゲート５１０およびインバータ５１１のセル境界間の共通縁部５７０において導入される。金属層５９８および５９９は、ＮＡＮＤゲート５１０の右側およびインバータ５１１の左側に電気的に共通縁部接合部をもたらし、それらの縁部接合部はともに、共通のＭＤ層５９８および５９９ならびに適切なＭ０ローカル相互接続へのそれぞれのビアと連携して、拡散フィル５７１、５７２、５７３および５７４と接合される。したがって、図５Ｂでは、電気的に共通の接合部を共有することによってＬＯＤを改善する態様が、（たとえば、ＮＡＮＤゲート５１０およびインバータ５１１の）２つの回路が（たとえば、フィンステッピングなしに、拡散フィル５７１、５７２、５７３および５７４を使用して共通の拡散を共有して）異なるフィンカウントを有することを可能にすることに対して示される。
【００４４】
さらに、図示のように、ＮＡＮＤゲート５１０の左のｐ拡散縁部は、ｐ拡散領域５０１と５０２の両方において電力線５２０に接続され、したがって、これらの接合部の両方は、（拡散フィル５７１および５７２を使用するインバータ５１１への図示の接続と同様に）共通の拡散領域を別の回路と潜在的に共有することができるが、ＮＡＮＤゲート５１０のｎ拡散５０３および５０４の左側はＮＡＮＤゲート５１０の出力に関連付けられ、それゆえ下にあるｎ拡散５０３および５０４は、ゲートタイオフなどの追加の修正なしに別の回路と共有することはできない。電力レール５２０および５４０（接地または他のローカル相互接続に対する）は、ＮＡＮＤゲート５１０およびインバータ５１１にわたって共有され得る。
【００４５】
図６Ａは、ＬＯＤを増大させる（またはＬＯＤ効果を緩和する）ための左／右セル縁部設計（たとえば、例示的なアルゴリズムを使用する）に関連する態様を示すセルアーキテクチャ６００を示す。異なる共通拡散当接を有する４つの異なるセル当接が示される。ｎウェル（ＮＷ）として識別されるブロック内の拡散接合部はｐ型であり、ＮＷの外の拡散領域はｎ型である（しかし、ｐ拡散およびｎ拡散は、この図では別段に明確に識別されてはいない）。様々な拡散接合部の中に、ノードを識別するラベルが与えられている。共通のラベルを有するノードは、図示の態様において（たとえば、図５Ａ〜図５Ｂを参照しながら説明した５７１〜５７４などの拡散フィルを使用して）拡散領域を共有することができ（したがって、これらのノードをアルゴリズム接合部のＬＯＤ改善に役立てる）一方で、共通のラベルのないノードは、拡散を共有することはできない。
【００４６】
図６Ａ〜図６Ｂを組み合わせて参照すると、拡散ブレークは、列−行述語体系（ｃｏｌｕｍｎ−ｒｏｗ  ｎｏｍｅｎｃｌａｔｕｒｅ）（たとえば、「１３」は列１、行３を表す）によって識別される。拡散ブレーク１１、１３、１４、２３、２４、３１および３２は、電気的に共通の境界拡散に関連付けられるので、例示的な設計（たとえば、レイアウトアルゴリズムによって実装される）は、図６Ｂに示すように、適切なセルまたはセルの形状を追加してＬＯＤ操作を可能にし得る。図６Ｂでは、識別された接合部におけるＬＯＤ操作が、図６Ａのセルアーキテクチャ６００に関連するセルアーキテクチャ６５０において見られる。同じく、図６Ｂに示していないが、拡張された拡散長は、電気的接続性および場合によってはビア冗長性を増強するために追加されるビアおよびＭＤ形状を含む、追加の修正を伴う場合がある。さらに、いくつかの態様では、最大ＬＯＤ規定（設計規則の中にある場合）が、それぞれの形状を所与の拡散ブレーク領域に選択的に追加しないことによってサポートされ得る。さらに、最大ＬＯＤ要件が設計ライブラリまたは設計規則のセット内に指定されている場合、たとえば拡散内のブレークにその要件を順守させるように、レイアウト内の最適な位置を識別することも可能である。
【００４７】
図７を参照すると、標準セル設計においてインプラントを調整する態様が示される。再び図１を参照すると、２つの別個のｐ拡散領域１０１、１０２および２つの別個のｎ拡散領域１０３、１０４が示されている。図７では、図１のこれらの別個のｐ拡散領域およびｎ拡散領域内に、混合されたインプラントを設ける態様が示される。図７のセル７００に示されるように、ｐ拡散領域７０１はＶｔｐインプラント１  ７１１を有し、ｐ拡散領域７０２はＶｔｐインプラント２  ７１２を有し、ｎ拡散領域７０３はＶｔｎインプラント１  ７１３を有し、ｎ拡散領域７０４はＶｔｎインプラント２  ７１４を有する。ｎ型拡散とｐ型拡散の両方が、それらのそれぞれの型の中で同じまたは共通のレベルのインプラントを有し得る一方で、図７の例示的な態様におけるように異なるまたは混合されたレベルのインプラントをサポートすることは、電力および性能の改善のための追加のツールを提供する。
【００４８】
たとえば、４つのｐｆｅｔフィンおよび４つのｎｆｅｔフィンを含む図５Ａ〜図５Ｂのインバータ５１１を考察すると、インバータを通過する信号の最良の立上りエッジ性能は、インプラント調整が採用されていない場合、ｐｆｅｔに対するＳＬＶＴｐ（超低Ｖｔｐ）およびｎｆｅｔ（ＳＬＶＴｎ）を使用することによって達成され得る。しかしながら、図７におけるインプラント調整によって、中間Ｖｔｎが、たとえば１つのｎ拡散領域７０３内のＳＬＶＴｎと、他のｎ拡散領域７０４内の異なるＶｔｎ、たとえばＬＶＴｎ（低Ｖｔｎ）とを有することによって実現され得、そのことで両ｎｆｅｔのオフ状態における漏れ電流が低減される一方で、ｎ拡散領域７０３と７０４の両方が同じＬＶＴｎインプラントを有するときに見られる性能より良好な立下りエッジ性能が提供される。例示的なインプラント調整は、タイミングおよび電力最適化ツールをリアルタイムまたはオンザフライで使用することで、アルゴリズム的に実行され得る。そのようなアルゴリズムは、セル内のどの標準セルおよび拡散領域／アイランドがインプラント調整によって利益を受けるかを定義し、次いで、それに応じて最適な標準セルに対するパラメータを例示することによってフラットモードでまたは階層的に、関連するインプラント形状を生成し得る（それは任意のデフォルトのインプラントと重複することがある）。
【００４９】
図８を参照すると、インプラント調整を有するインバータ８００が示され、ｐ拡散領域８０１および８０２（電力レール８２０に接続されている）は合成物（ｃｏｍｐｏｓｉｔｅ）を含み、４フィンｐｆｅｔは単一のＳＬＶＴｐインプラント８１１を有する一方で、２フィンを含むｎ拡散領域８０３はＳＬＶＴｎインプラント８１３を有し、残りの２つのｎｆｅｔフィンを含むｎ拡散領域８０４はＬＶＴｎインプラント８１４を有する（ｎ拡散領域８０３と８０４の両方は接地またはローカル相互接続に対する接地レール８４０に接続される）。出力接続８９０および８９４は、説明を簡単にするために、Ｍ１への接続なしに、垂直に走る金属層が示されている。
【００５０】
図４〜図６では、横方向に一行内に配置されたセルを有する標準セル配置が示される。従来のレイアウトでは、標準セルは、一般に、複数の行内に配置され、それぞれ縦方向に交互の行は、行の下または上に、行のミラー反転を有する。これは、２つの縦方向に配置された行の間に共通のｎウェル（ＮＷ）および基板領域を有する能力を提供する。例示的なセル設計も、同様に配設されてよく、そのことで従来のセルアーキテクチャより大きいＮＷ領域および基板領域が生成され、したがって様々なＮＷおよび基板タップ接続がさらに離れることが可能になり、それにより面積が節約される。
【００５１】
図９では、セルアーキテクチャ９００に対する論理セル配置の態様が示される。第１および第２の全行がそれぞれ、全行１および２として示され、標準または全高さであり得る論理セルを含み、代替的に全行高さ論理セルと呼ばれる。列９１０、９２０および９３０は、そのような全行高さ論理セルを含むように示される。これらの間で、列９１０内の全行高さ論理セル９１０ａおよび９１０ｂは、（それらの中のｎ拡散領域およびｐ拡散領域の観点から見て）互いに対して垂直方向にミラー反転される。列９１０内の全行高さ論理セル９１０ａおよび９１０ｂは、隣接する全行内に標準論理セルの従来のまたは古典的な配列を表し、垂直方向のミラー反転が、隣接する全行における同じ列内の論理セル間で採用される。このような垂直方向のミラー反転は、同様の拡散領域（たとえば、全行１内の全行高さ論理セル９１０ａおよび全行２内の全行高さ論理セル９１０ｂのｎ拡散領域）が互いと隣接して配置されることを可能にする。
【００５２】
列９２０内の全行高さ論理セルの配置は１つの例示的な配列を表し、全行１の全行高さ論理セル９２０ａおよび全行２の全行高さ論理セル９２０ｂはそれぞれ、互いに対して垂直方向にミラー反転されておらず、代替的に全行高さ論理セル９２０ａおよび９２０ｂは同じ配向にあると言及される。列９２０内のこの例示的な配列では、以下でより詳細に説明するように、半行高さ論理セルが生成され、全行高さ論理セルおよび半行高さ論理セルの同様の拡散領域の間の拡散フィルを可能にするように配置されることが可能になる。
【００５３】
列９３０および９４０を参照すると、全行高さセル９３０ａ、９３０ｂおよび半行高さセル９４０ａ、９４０ｂ、９４０ｃの並置が示される。列９２０の場合のように、列９３０の全行１内の全行高さ論理セル９３０ａおよび全行２内の全行高さ論理セル９３０ｂもまた、互いに対して垂直方向にミラー反転されていない。列９４０内に示される半行高さ論理セル９４０ａ、９４０ｂおよび９４０ｃはそれぞれ、列９３０の全行高さ論理セル９３０ａ、９３０ｂなどの１つの全行高さ論理セルの半分の高さである（たとえば、ここで、列９３０内の全行高さ論理セル９３０ａ、９３０ｂはそれぞれ、２つのｐ拡散領域および２つのｎ拡散領域によって示され、列９４０内の半行高さ論理セル９４０ａ、９４０ｂ、９４０ｃはそれぞれ、１つのｐ拡散領域および１つのｎ拡散領域によって示される）。半行高さ論理セル９４０ａ、９４０ｂ、９４０ｃは、全行１と全行２との間に散在する副行１Ａ〜１Ｂおよび２Ａ〜２Ｂの中に配置され得、垂直方向の半行高さ論理セル９４０ａ、９４０ｂ、９４０ｃのうちの任意の２つは、互いに対して垂直方向にミラー反転され得る。このようにして、列９３０内の全行高さ論理セル９３０ａ、９３０ｂと列９４０内の半行高さ論理セル９４０ａ、９４０ｂ、９４０ｃとの間の同様の拡散領域は、拡散フィルが生成され、拡散の長さが延ばされることが可能になるように配置され得る（たとえば、ｐ拡散フィルが全行高さ論理セル９３０ａの２つのｐ拡散領域のうちの１つと半行高さ論理セル９４０ａのｐ拡散領域との間に配置されてもよく、ｎ拡散フィルが全行高さ論理セル９３０ｂの２つのｎ拡散領域のうちの１つと半行高さ論理セル９４０ｃのｎ拡散領域との間に配置されてもよく、以下同様）。
【００５４】
図１０を参照すると、論理セルレイアウトにおいて分散されている電力レールおよび接地レールを統合する態様が、セルアーキテクチャ１０００に対して示される。標準セルアーキテクチャでは、分散された電力レールおよび接地レールの二重のレールは、一般に、ローカル相互接続（Ｍ０）層上に統合されてもよく、ローカル相互接続（Ｍ０）層は、Ｍ０レールへのＭＤ接点は容易に統合され得るので、それぞれの拡散領域の各々が、最小のＩＲ（電圧降下）損失を有する適切な電源／接地レールにバイアスされることを可能にする。一方、図１０では、４つの別個の拡散領域１００１、１００２、１００３および１００４を有するセル１０００は、以下のように、セル１０００の中に統合された複数の電力レールおよび接地レールを有し得る。２つの電力レール１０４１および１０４２はそれぞれ、ｐ拡散領域１００１および１００２の近傍に示される。同様に、２つの接地レール１０４３および１０４４はそれぞれ、ｎ拡散領域１００３および１００４の近傍に示される。ＭＤシリサイド層１０３０も同様に示され、電力および接地のＭ０レールのセットに対するトラック位置は、この図に応じて変更され得る。
【００５５】
図１１は、ｎ拡散領域１１０３および１１０４内にそれぞれ２フィンを有する４フィン直列接続ｎｆｅｔプルダウンスタックと、ｐ拡散領域１１０２内の２フィンｐｆｅｔプルアップデバイスとを含む２入力ＮＡＮＤ１１００のレイアウトを示す。ポリ線１１３２、１１３４、１１３６および１１３８は、図示のように垂直方向に設けられている。直列に積み重ねられたｎｆｅｔは、ｐ拡散アイランド１１０２内のｐｆｅｔと共有される共通のポリ線１１３２、１１３４、１１３６および１１３８を有する一方で、ｐｆｅｔ１１０１のポリゲートは、ポリ線１１３４および１１３６内のポリカット１１０８によってｐｆｅｔ１１０２のポリゲートから絶縁または分離される。ｐ拡散領域１１０１内のｐｆｅｔは他の構成要素から絶縁され、したがって、フローティングのままであるか、またはたとえば電力レール１１４１に接続されるかのいずれかであり得る。図１１では、これらのポリ線１１３４および１１３６に結合されたｐ拡散領域１１０１内のｐｆｅｔのゲートはフローティングであってもよいが、ドレイン／ソース接合部は、金属−拡散（ＭＤ）層からローカル相互接続へのビア１１２２を通って電力レール１１４２に接続され得る。ＭＤシリサイド層１１３０および１１３１は、改善された抵抗特性のために、様々な拡散領域のソースおよびドレインを接続し、それぞれの拡散を重ね合わせてもよい。一般に、ＭＤ層は、ゲート接点ビアに極めて近接することはなく、したがって、隣接するポリ接点の隣を通過することはない。ＭＤ層（ラベルはない）は、領域１１０１および１１０２内の両ｐｆｅｔのソースを接続し、したがって両ｐ拡散領域への電力接続を設けるように示されている。これは、二重電力レールの実装形態であるので、電力レールビア１１２２は電力レール１１４１および１１４２への接続を作成する。
【００５６】
ゲート接点１１０６および１１０７は、それぞれ、ローカル相互接続信号線１１１６および１１１７を通してそれぞれのデータ入力への接続性をもたらす。ビア１１０８および１１０９は、それぞれ、２つのゲート入力ｂおよびａを、Ｍ１線１１５１および１１５２のそれぞれに接続する。ｎ拡散領域１１０３および１１０４内のｎｆｅｔのソースノードはＭＤ１１３０を通してともに接続され、次いで、ビア１１２４を通して接地レール１１４３と１１４４の両方に接続される。上記で説明したように、ＭＤ層１１３０、１１３１は、２つのｎ拡散領域１１０３および１１０４をともに、電気的および物理的に接続する。ｎ拡散領域１１０３および１１０４のｎｆｅｔのドレインは、ＭＤ層１１３１によってともに共通に接続され、ビア１１２６を通してローカル相互ルーティング層１１４５に接続される。ｐ拡散領域１１０２内のｐｆｅｔのドレインは、同様に、ＭＤを通してローカル相互接続１１６０へのビアに接続される。出力に関連付けられた接続（ｐ拡散領域１１０２のｐｆｅｔドレインおよびｎ拡散領域１１０３および１１０４内のｎｆｅｔのドレイン）は、Ｍ０からＭ１へのビア１１２７、ビア１１２６および１１２８、ならびにＭ１１１５０によって示される。
【００５７】
明確には示さないが、例示的なレイアウト方式は、標準セル内の混合されたチャネル長の統合を可能にする。たとえば、図１１内の２つのｐ拡散領域１１０１および１１０２またはｎ拡散領域１１０３および１１０４の一方もしくは両方に関連するチャネル長は、代替のチャネル長であってもよい（たとえば、これらのｐｆｅｔおよびｎｆｅｔそれぞれに対するゲートを形成するポリ線１１３４および１１３６のそれぞれの幅は、下にあるゲート接合部のチャネル幅を修正するために修正されてもよく、異なる幅のポリ線は、ポリカットによって分離されてもよい）。このチャネル長の混合は、他の回路と直接統合することを可能にしながら、特定の回路を設計することにおいてより大きい柔軟性を与えることができる。
【００５８】
したがって、各態様は、本明細書において開示したプロセス、機能、および／またはアルゴリズムを実施するための様々な方法を含むことが諒解されよう。たとえば、図２Ａに示すように、一態様は、ｆｉｎｆｅｔベースの論理セルを有する集積回路（たとえば、図５ＢのＡＮＤゲート５００）を設計する方法１２００を含むことができ、方法は以下を含む。
【００５９】
ブロック１２０２において、第１のセル境界を有する第１の論理セル（たとえば、ＮＡＮＤゲート５１０）を第２の論理セル境界を有する第２の論理セル（たとえば、インバータ５１１）に隣接して配置するステップ、第１の論理セル境界および第２の論理セル境界は共通縁部（たとえば、共通縁部５７０）を有し、第１の論理セルは、第１のフィンカウント（２フィン）を有する第１のｐ拡散領域（たとえば、第１のセル、ＮＡＮＤゲート５１０の第１のｐ拡散領域５０１／５０２）上に形成された少なくとも１つのｐｆｅｔと第２のフィンカウント（たとえば、４フィン）を有する第１のｎ拡散領域（たとえば、第１のセル、ＮＡＮＤゲート５１０の第１のｎ拡散領域５０３／５０４）上に形成された少なくとも１つのｎｆｅｔとを含み、第２の論理セルは、第１のフィンカウント（たとえば、２フィン）を有する第２のｐ拡散領域（たとえば、第２のセル、インバータ５１１の第２のｐ拡散領域５６１／５６２）上に形成された少なくとも１つのｐｆｅｔと第２のフィンカウント（たとえば、２フィン）を有する第２のｎ拡散領域（たとえば、第２のセル、インバータ５１１の第２のｎ拡散領域５６３／５６４）上に形成された少なくとも１つのｎｆｅｔとを含む。
【００６０】
ブロック１２０４は、共通縁部を横断して第１のセルの第１のｐ拡散領域と第２のセルの第２のｐ拡散領域とを接合する第１のｐ拡散フィル（たとえば、ｐ拡散フィル５７１／５７２）、または共通縁部を横断して第１のセルの第１のｎ拡散領域と第２のセルの第２のｎ拡散領域とを接合する第１のｎ拡散フィル（たとえば、ｎ拡散フィル５７３／５７４）のうちの少なくとも１つを形成するステップを含む。
【００６１】
当業者は、情報および信号が、様々な異なる技術および技法のいずれかを使用して表されてよいことを諒解されよう。たとえば、上記の説明全体にわたって言及されることがあるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表されてよい。
【００６２】
さらに、当業者は、本明細書で開示する態様に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装されてよいことを諒解されよう。ハードウェアとソフトウェアとのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、上記では概してそれらの機能に関して説明されている。そのような機能性がハードウェアとして実装されるか、ソフトウェアとして実装されるかは、特定の用途およびシステム全体に課される設計の制約によって決まる。当業者は、説明した機能性を特定の適用例ごとに様々な方法で実装してもよいが、そのような実装形態の決定は、本発明の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【００６３】
本明細書で開示する態様に関して説明した方法、シーケンス、および／またはアルゴリズムは、直接ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、またはその２つの組合せで具現化されてもよい。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体の中に存在してよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取ることができ、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体は、プロセッサと一体化してよい。
【００６４】
したがって、本発明の一態様は、例示的な集積回路設計を具現化する非一時的コンピュータ可読記憶媒体、または、さらにいくつかの例では、データを含む非一時的コンピュータ可読記憶媒体を含むことができ、データはｆｉｎｆｅｔベースの論理セルを含む集積回路の設計を含む。したがって、本発明は例示された例に限定されず、本明細書で説明した機能を実行するためのいかなる手段も本発明の態様に含まれる。
【００６５】
上記の開示は本発明の例示的な態様を示すが、添付の特許請求の範囲によって規定されるような本発明の範囲から逸脱することなく、本明細書において様々な変更および変形を加えることができることに留意されたい。本明細書で説明した本発明の態様による方法クレームの機能、ステップ、および／またはアクションは、任意の特定の順序で実行される必要はない。さらに、本発明の要素は、単数形で記載および特許請求されることがあるが、単数形への限定が明示的に述べられない限り、複数形が企図される。
【符号の説明】
【００６６】
１１  拡散ブレーク
１２  拡散ブレーク
１３  拡散ブレーク
１４  拡散ブレーク
２１  拡散ブレーク
２２  拡散ブレーク
２３  拡散ブレーク
２４  拡散ブレーク
３１  拡散ブレーク
３２  拡散ブレーク
３３  拡散ブレーク
３４  拡散ブレーク
１００  基本的標準セルアーキテクチャ、セルアーキテクチャ
１０１  ｐ拡散領域
１０２  ｐ拡散領域
１０３  ｎ拡散領域
１０４  ｎ拡散領域
１０６  ゲートビア
１０８  ポリカット
１２０  間隙
１２２  間隙
１２４  間隙
１３２  ポリ線
１３４  ポリ線
１３６  ポリ線
２００  ２入力ＮＡＮＤ
２０１  ｐ拡散領域
２０２  ｐ拡散領域
２０３  ｎ拡散領域
２０４  ｎ拡散領域
２０６  ビア
２０７  ビア
２０８  ポリカット
２１６  ローカル相互接続
２１７  ローカル相互接続
２１９  ビア
２２０  電力レール
２２２  ＭＤビア
２３０  ＭＤ層
２３２  ポリ線
２３４  ポリ線
２３６  ポリ線
２３８  ポリ線
２４０  ローカル相互接続
２４３  ＭＤ層
２４４  ＭＤ層
２４５  ビア
２５０  ローカル相互接続
２５３  ＭＤ層
２５７  ビア
２６０  ローカル相互接続
３００  セル
３０１  ｐ拡散領域
３０２  ｐ拡散領域
３０３  ｎ拡散領域
３０４  ｎ拡散領域
３１０  セル
３１１  ｐ拡散領域
３１２  ｐ拡散領域
３１３  ｎ拡散領域
３１４  ｎ拡散領域
３３２  ポリ線
３３４  ポリ線
３３６  ポリ線
３４２  ポリ線
３４４  ポリ線
３４６  ポリ線
３５０  セル境界
３５５  共通の縁部
３６０  セル境界
４００  セル
４０３  拡散ブレーク
５００  ２入力ＡＮＤ
５０１  ｐ拡散領域
５０２  ｐ拡散領域
５０３  ｎ拡散領域
５０４  ｎ拡散領域
５０６  ポリゲート接点
５０７  ポリゲート接点
５０８  ポリカット
５１０  ＮＡＮＤゲート
５１１  インバータ
５１６  ローカル相互接続信号線
５１７  ローカル相互接続信号線
５１９  接点
５２０  電力レール
５２２  接点
５３０  ＭＤシリサイド層
５４０  接地レール、ローカル相互接続
５４３  ＭＤシリサイド層
５４４  ＭＤシリサイド層
５５０  ローカル相互接続（Ｍ０）層
５６０  ローカル相互接続（Ｍ０）層
５６１  ｐ拡散領域
５６２  ｐ拡散領域
５６３  ｎ拡散領域
５６４  ｎ拡散領域
５６６  ゲート入力ビア
５７０  共通縁部
５７１  ｐ拡散フィル
５７２  ｐ拡散フィル
５７３  ｎ拡散領域
５７４  ｎ拡散領域
５７６  ローカル相互接続
５９０  ＭＤシリサイド層
５９４  ＭＤシリサイド層
５９８  第１の金属層
５９９  第２の金属層
６００  セルアーキテクチャ
６０１  セル１
６０２  セル２
６０３  セル３
６０４  セル４
６５０  セルアーキテクチャ
７００  セル
７０１  ｐ拡散領域
７０２  ｐ拡散領域
７０３  ｎ拡散領域
７０４  ｎ拡散領域
７１１  Ｖｔｐインプラント１
７１２  Ｖｔｐインプラント２
７１３  Ｖｔｎインプラント１
７１４  Ｖｔｎインプラント２
８００  インバータ
８０１  ｐ拡散領域
８０２  ｐ拡散領域
８０３  ｎ拡散領域
８０４  ｎ拡散領域
８１１  ＳＬＶＴｐインプラント
８１３  ＳＬＶＴｎインプラント
８１４  ＬＶＴｎインプラント
８２０  電力レール
８４０  接地レール
８９０  出力接続
８９４  出力接続
９００  セルアーキテクチャ
９１０  列
９１０ａ  全行高さ論理セル
９１０ｂ  全行高さ論理セル
９２０  列
９２０ａ  全行高さ論理セル
９２０ｂ  全行高さ論理セル
９３０  列
９３０ａ  全行高さ論理セル
９３０ｂ  全行高さ論理セル
９４０  列
９４０ａ  半行高さ論理セル
９４０ｂ  半行高さ論理セル
９４０ｃ  半行高さ論理セル
１０００  セルアーキテクチャ
１００１  ｐ拡散領域
１００２  ｐ拡散領域
１００３  ｎ拡散領域
１００４  ｎ拡散領域
１０３０  ＭＤシリサイド層
１０４１  電力レール
１０４２  電力レール
１０４３  接地レール
１０４４  接地レール
１１００  ２入力ＮＡＮＤ
１１０１  ｐ拡散領域
１１０２  ｐ拡散領域
１１０３  ｎ拡散領域
１１０４  ｎ拡散領域
１１０６  ゲート接点
１１０７  ゲート接点
１１０８  ポリカット
１１０８  ビア
１１０９  ビア
１１１６  ローカル相互接続信号線
１１１７  ローカル相互接続信号線
１１２２  ビア、電力レールビア
１１２４  ビア
１１２５  ビア
１１２６  ビア
１１２７  ビア
１１２８  ビア
１１３０  ＭＤシリサイド層
１１３１  ＭＤシリサイド層
１１３２  ポリ線
１１３４  ポリ線
１１３６  ポリ線
１１３８  ポリ線
１１４１  電力レール
１１４２  電力レール
１１４３  接地レール
１１４４  接地レール
１１４５  ローカル相互ルーティング層
１１５０  Ｍ１
１１５１  Ｍ１線
１１５２  Ｍ１線
１１６０  ローカル相互接続
【図１】
2019519114.tif 000003
【図２】
2019519114.tif 000004
【図３】
2019519114.tif 000005
【図４】
2019519114.tif 000006
【図５Ａ】
2019519114.tif 000007
【図５Ｂ】
2019519114.tif 000008
【図６Ａ】
2019519114.tif 000009
【図６Ｂ】
2019519114.tif 000010
【図７】
2019519114.tif 000011
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2019519114.tif 000016
【手続補正書】
【提出日】平成30年12月26日(2018.12.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ｆｉｎｆｅｔベースの論理セルを有する集積回路を設計する方法であって、
２つ以上のｐ拡散領域をｙ方向に積み重ねることによる２つ以上のｐ拡散領域であって、前記２つ以上のｐ拡散領域の各々がｘ方向の２つ以上のフィンを含み、前記２つ以上のｐ拡散領域の各々がｎ型ウェル内にｐ型ドーピングを有するアイランドを含む、２つ以上のｐ拡散領域、または
２つ以上のｎ拡散領域を前記ｙ方向に積み重ねることによる２つ以上のｎ拡散領域であって、前記２つ以上のｎ拡散領域の各々が前記ｘ方向の２つ以上のフィンを含み、前記２つ以上のｎ拡散領域の各々がｐ型ウェル内にｎ型ドーピングを有するアイランドを含む、２つ以上のｎ拡散領域のうちの少なくとも１つを有する少なくとも第１の論理セルを形成するステップを含む、方法。
【請求項２】
同じまたは異なるフィンカウントを有する第１のｐ拡散領域および第２のｐ拡散領域、または
同じまたは異なるフィンカウントを有する第１のｎ拡散領域および第２のｎ拡散領域
のうちの少なくとも１つを有する前記第１の論理セルを形成するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記２つ以上のｐ拡散領域のうちの少なくとも１つに関連する少なくとも第１のローカル電力レール、または
前記２つ以上のｎ拡散領域のうちの少なくとも１つに関連する少なくとも第２のローカル電力レール
のうちの少なくとも１つを有する分散された電力レールネットワークを形成するステップをさらに含む、請求項１に記載の方法。
【請求項４】
前記第１のローカル電力レールが、前記２つ以上のｐ拡散領域のうちの１つに専用され、かつ／または
前記第２のローカル電力レールが、前記２つ以上のｎ拡散領域のうちの１つに専用される、請求項３に記載の方法。
【請求項５】
比率論理を有する２入力ＮＡＮＤゲートとして前記第１の論理セルを形成するステップを含み、第１のフィンカウントが第２のフィンカウントと異なる、請求項１に記載の方法。
【請求項６】
前記第１のｐ拡散領域内に２フィンに等しい前記第１のフィンカウントを有する２つのｐｆｅｔを形成するステップ、および接続された前記２つのｐｆｅｔを並列に接続するステップと、
２つのｎｆｅｔを形成するステップであって、前記２つのｎｆｅｔの各々が４フィンに等しい前記第２のフィンカウントを有し、前記４フィンのうちの２つが前記第１のｎ拡散領域内にあり、前記４フィンのうちの２つが別のｎ拡散領域内にある、ステップ、および前記２つのｎｆｅｔを直列に接続するステップとをさらに含む、請求項５に記載の方法。
【請求項７】
前記２つのｐｆｅｔと前記２つのｎｆｅｔとの間で共有される、少なくとも１つのポリ線を形成するステップをさらに含む、請求項６に記載の方法。
【請求項８】
前記第１の論理セルの前記第１のｐ拡散領域と別のｐ拡散との間の少なくとも１つのポリ線上にポリカットを配置するステップをさらに含む、請求項６に記載の方法。
【請求項９】
前記２つのｐｆｅｔと前記２つのｎｆｅｔとの間の少なくとも１つのポリ線上に少なくとも１つのゲートビアを形成するステップ、および金属−拡散（ＭＤ）層を前記少なくとも１つのゲートビアに接続するステップをさらに含む、請求項６に記載の方法。
【請求項１０】
プロセッサによって実行されると、請求項１から９のいずれか一項に従ってｆｉｎｆｅｔベースの論理セルを有する集積回路を設計するための動作を前記プロセッサに実行させるコードを含む非一時的コンピュータ可読記憶媒体。
【国際調査報告】
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2019519114.tif 000018
2019519114.tif 000019
2019519114.tif 000020
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