(57)【要約】  超音波装置用の時間利得補償（ＴＧＣ）回路は、蓄積コンデンサを有する第１の増幅器と、蓄積コンデンサの蓄積時間を制御し、これにより、第１の増幅器の利得を制御するＴＧＣ制御信号を生成するように構成された制御回路とを含む。蓄積時間は、入力信号が第１の増幅器から隔離される前に入力信号が第１の増幅器に結合される時間の量である。【選択図】  図２
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【特許請求の範囲】
【請求項１】
超音波装置用の時間利得補償（ＴＧＣ）回路であって、
第１の蓄積コンデンサを有する第１の増幅器と、
前記第１の蓄積コンデンサの蓄積時間を制御するＴＧＣ制御信号を生成することにより、前記第１の増幅器の利得を制御するように構成された制御回路であって、前記蓄積時間は、入力信号が前記第１の増幅器から隔離される前に前記入力信号が前記第１の増幅器に結合される時間の量を有する、制御回路と、
を有するＴＧＣ回路。
【請求項２】
前記第１の増幅器は、差動増幅器を有する請求項１に記載のＴＧＣ回路。
【請求項３】
前記差動増幅器は、アナログ−デジタルコンバータ（ＡＤＣ）ドライバを有する請求項２に記載のＴＧＣ回路。
【請求項４】
前記制御回路は、
フィードバックコンデンサを有する第２の増幅器であって、前記第２の増幅器は、比較器回路として構成されており、前記制御回路は、前記第２の増幅器の出力電圧と可変利得制御入力信号の値によって判定される閾値電圧との間の比較により、前記ＴＧＣ制御信号を生成する、第２の増幅器、
を更に有する請求項１に記載のＴＧＣ回路。
【請求項５】
前記第２の増幅器は、演算増幅器を有する請求項４に記載のＴＧＣ回路。
【請求項６】
前記ＴＧＣ制御信号によって制御される前記蓄積時間は、前記制御回路のＲＣ時定数及び前記可変利得制御入力信号の電圧に依存している請求項１に記載のＴＧＣ回路。
【請求項７】
前記第１の増幅器の出力利得は、前記制御回路の抵抗及び静電容量値と前記第１の増幅器の抵抗及び静電容量値との間の比率に比例している請求項６に記載のＴＧＣ回路。
【請求項８】
前記比率は、約５である請求項７に記載のＴＧＣ回路。
【請求項９】
前記第１の蓄積コンデンサは、アナログ−デジタルコンバータ（ＡＤＣ）のサンプル及び保持コンデンサをも有する請求項１に記載のＴＧＣ回路。
【請求項１０】
前記第１の増幅器に対する前記入力信号と関連するオフセット電圧を保存及びキャンセルすると共に前記第１の増幅器自体と関連するオフセット電圧を保存及びキャンセルするように構成されたオフセット電圧コンデンサを更に有する請求項９に記載のＴＧＣ回路。
【請求項１１】
超音波装置用のアナログ−デジタルコンバータ（ＡＤＣ）ドライバ回路であって、
フィードバック構成における第１及び第２の蓄積コンデンサを有する第１の増幅器と、
前記第１及び第２の蓄積コンデンサの蓄積時間を制御する時間利得補償（ＴＧＣ）制御信号を生成することにより、前記第１の増幅器の利得を制御することによって時間利得補償を提供するように構成された制御回路であって、前記蓄積時間は、入力信号が前記第１の増幅器から隔離される前に前記入力信号が前記第１の増幅器に結合される時間の量を有する、制御回路と、
を有するＡＤＣドライバ回路。
【請求項１２】
前記第１の増幅器は、差動増幅器を有する請求項１１に記載のＡＤＣドライバ回路。
【請求項１３】
前記差動増幅器の出力端子に選択的に結合されるＡＤＣサンプル及び保持コンデンサのペアを更に有する請求項１２に記載のＡＤＣドライバ回路。
【請求項１４】
前記差動増幅器の入力端子に結合されたオフセット電圧コンデンサのペアを更に有する請求項１３に記載のＡＤＣドライバ回路。
【請求項１５】
リセット動作モードにおいて前記第１及び第２の蓄積コンデンサを放電するように構成されたスイッチの第１のペアと、
前記リセット動作モードに後続して、前記入力信号を前記差動増幅器に結合し、且つ、その後に、前記ＴＧＣ制御信号に従って前記入力信号を前記差動増幅器から隔離するように構成されたスイッチの第２のペアであって、オフセットキャンセル動作モードにおいて前記入力信号を前記オフセット電圧コンデンサに結合するように更に構成されているスイッチの第２のペアと、
前記オフセットキャンセルモードにおいて前記差動増幅器の前記入力及び出力端子をエコライズするように構成されたスイッチの第３のペアと、
サンプル動作モードにおいて前記差動増幅器の前記出力端子を前記ＡＤＣサンプル及び保持コンデンサに結合するように構成されたスイッチの第４のペアと、
を更に有する請求項１４に記載のＡＤＣドライバ回路。
【請求項１６】
前記制御回路は、
フィードバックコンデンサを有する第２の増幅器であって、比較器回路として構成された第２の増幅器、
を更に有し、且つ、
前記ＴＧＣ制御信号は、前記第２の増幅器の出力電圧と可変利得制御入力信号の値によって判定される閾値電圧との間の比較によって生成される請求項１１に記載のＡＤＣドライバ回路。
【請求項１７】
前記第２の増幅器は、演算増幅器を有する請求項１６に記載のＡＤＣドライバ回路。
【請求項１８】
前記ＴＧＣ制御信号によって制御される前記蓄積時間は、ＲＣ時定数及び前記可変利得制御入力信号の電圧に依存している請求項１７に記載のＡＤＣドライバ回路。
【請求項１９】
前記制御回路の前記フィードバックコンデンサは、前記演算増幅器の前記出力電圧が、前記可変利得制御入力信号によって判定される前記閾値電圧を超過したら、前記ＴＧＣ制御信号の状態が変化するように、一定の電流によって充電される請求項１８に記載のＡＤＣドライバ。
【請求項２０】
前記フィードバックコンデンサを選択的に放電させるように構成されたスイッチを更に有する請求項１９に記載のＡＤＣドライバ。
【請求項２１】
超音波システムであって、
超音波トランスデューサから電気信号を受け取るように構成された受信チャネルと、
前記受信チャネルに結合された入力及びアナログ−デジタルコンバータ（ＡＤＣ）に結合された出力を有するアナログ回路ブロックであって、
フィードバック構成における第１及び第２の蓄積コンデンサを有する差動増幅器を含むＡＤＣドライバ回路、及び、
前記第１及び第２の蓄積コンデンサの蓄積時間を制御する時間利得補償（ＴＧＣ）制御信号を生成することによって時間利得補償を提供するように構成された制御回路であって、前記蓄積時間は、入力信号が前記差動増幅器から隔離される前に前記入力信号が前記差動増幅器に結合される時間の量を有する、制御回路、
を更に有するアナログ回路ブロックと、
を有する超音波システム。
【請求項２２】
前記ＡＤＣドライバ回路は、
前記差動増幅器の出力端子に選択的に結合されるＡＤＣサンプル及び保持コンデンサのペアと、
前記差動増幅器の入力端子に結合されたオフセット電圧コンデンサのペアと、
リセット動作モードにおいて前記第１及び第２の蓄積コンデンサを放電させるように構成されたスイッチの第１のペアと、
前記リセット動作モードに後続して、前記入力信号を前記差動増幅器に結合し、且つ、その後に、前記ＴＧＣ制御信号に従って前記入力信号を前記差動増幅器から隔離するように構成されたスイッチの第２のペアであって、オフセットキャンセル動作モードにおいて前記入力信号を前記オフセット電圧コンデンサに結合するようにも構成されているスイッチの第２のペアと、
前記オフセットキャンセルモードにおいて前記差動増幅器の前記入力及び出力端子をエコライズするように構成されたスイッチの第３のペアと、
サンプル動作モードにおいて前記差動増幅器の前記出力端子をＡＤＣサンプル及び保持コンデンサに結合するように構成されたスイッチの第４のペアと、
を更に有する請求項２１に記載の超音波システム。
【請求項２３】
前記制御回路は、
フィードバックコンデンサを有する演算増幅器であって、比較器回路として構成された演算増幅器、
を更に有し、且つ、
前記ＴＧＣ制御信号は、前記演算増幅器の出力電圧と可変利得制御入力信号の値によって判定される閾値電圧との間の比較によって生成される請求項２２に記載の超音波システム。
【請求項２４】
前記ＴＧＣ制御信号によって制御される前記蓄積時間は、前記フィードバックコンデンサの静電容量及び前記可変利得制御入力信号の電圧に依存している請求項２３に記載の超音波システム。
【請求項２５】
前記制御回路の前記フィードバックコンデンサは、前記演算増幅器の前記出力電圧が、前記可変利得制御入力信号によって判定される前記閾値電圧を超過したら、前記ＴＧＣ制御信号の状態が変化するように、一定の電流によって充電される請求項２４に記載の超音波システム。
【請求項２６】
前記制御回路は、前記フィードバックコンデンサを選択的に放電させるように構成されたスイッチを更に有する請求項２５に記載の超音波システム。
【請求項２７】
前記第１及び第２の蓄積コンデンサは、ＡＤＣサンプル及び保持コンデンサのペアとしても機能している請求項２１に記載の超音波システム。
【請求項２８】
リセット動作モードにおいて前記第１及び第２の蓄積コンデンサを放電させるように構成されたスイッチの第１のペアと、
前記リセット動作モードに後続して前記入力信号を前記差動増幅器に結合し、且つ、その後に、前記ＴＧＣ制御信号に従って前記入力信号を前記差動増幅器から隔離するように構成されたスイッチの第２のペアと、
前記リセットモードにおいて共通モード電圧を前記差動増幅器の入力及び出力端子に結合するように構成されたスイッチの第３のペアと、
を更に有する請求項２７に記載の超音波システム。
【請求項２９】
リセット動作モードにおいて前記第１の蓄積コンデンサを放電させるように構成されたスイッチの第１のペアと、
前記リセット動作モードにおいて前記第２の蓄積コンデンサを放電させるように構成されたスイッチの第２のペアと、
前記リセット動作モードにおいて前記差動増幅器の前記入力及び出力端子をエコライズするように構成されたスイッチの第３のペアと、
前記リセット動作モードに後続して、前記第１の蓄積コンデンサを前記差動増幅器の前記入力及び出力端子に結合するように構成されたスイッチの第４のペアと、
を更に有する請求項２７に記載の超音波システム。
【請求項３０】
前記制御回路は、
フィードバックコンデンサを有する演算増幅器であって、比較器回路として構成された演算増幅器、
を更に有し、且つ、
前記ＴＧＣ制御信号は、前記演算増幅器の出力電圧と可変利得制御入力信号の値によって判定される閾値電圧との間の比較によって生成される請求項２７に記載の超音波システム。
【請求項３１】
前記ＴＧＣ制御信号によって制御される前記蓄積時間は、前記制御回路のＲＣ時定数及び前記可変利得制御入力信号の電圧に依存している請求項３０に記載の超音波システム。
【発明の詳細な説明】
【技術分野】
【０００１】
背景
[0001]  本出願は、代理人整理番号Ｂ１３４８．７００３２ＵＳ００の下において２０１６年９月１３日付けで出願され、「ANALOG-TO-DIGITAL DRIVE CIRCUITRY HAVING BUILT-IN TIME GAIN COMPENSATION FUNCTIONALITY FOR ULTRASOUND APPLICATIONS」と題する、米国特許出願第１５／２６３，９３９号の利益を主張する継続であり、この特許文献の内容は、引用により、その全体が本明細書に包含される。
【０００２】
背景
[0002]  本開示は、超音波装置に関する。更に詳しくは、本開示は、超音波用途用の組込み型の時間利得補償（ＴＧＣ：Time Gain Compensation）機能を有するアナログ−デジタル変換（ＡＤＣ：Analog-to-Digital Conversion）駆動回路に関する。
【背景技術】
【０００３】
[0003]  超音波装置は、診断撮像及び／又は治療を実行するべく使用することができる。超音波撮像は、内部の軟組織身体構造を観察するべく、且つ、疾病の原因を見出すべく、或いは、任意の病状を排除するべく使用することができる。超音波装置は、人間にとって聴取可能なものとの関係において相対的に大きな周波数を有する音波を使用している。超音波画像は、プローブを使用して超音波のパルスを組織内に送信することにより生成される。音波は、組織において反射されるが、この場合に異なる組織は、異なる程度の音響を反射する。これらの反射された音波は、電気信号に変換されてもよく、増幅されてもよく、デジタル化されてもよく、記録されてもよく、且つ、操作者に対して画像として表示されてもよい。音響信号の強度（振幅）と、波が身体を通じて移動するのに所要する時間とが、画像を生成するべく使用される情報を提供する。
【０００４】
[0004]  超音波装置を使用することにより、多くの異なるタイプの画像を形成することができる。画像は、リアルタイム画像であってもよい。例えば、組織の二次元断面、血流、時間に伴う組織の動き、血液の場所、特定の微粒子の存在、組織の剛性、又は三次元領域の解剖構造を示す画像を生成することができる。
【発明の概要】
【課題を解決するための手段】
【０００５】
概要
[0005]  一実施形態においては、超音波装置用の時間利得補償（ＴＧＣ）回路は、第１の蓄積コンデンサを有する第１の増幅器と、第１の蓄積コンデンサの蓄積時間を制御し、これにより、第１の増幅器の利得を制御するＴＧＣ制御信号を生成するように構成された制御回路とを含み、蓄積時間は、入力信号が第１の増幅器から隔離される前に入力信号が第１の増幅器に結合される時間の量を有する。
【０００６】
[0006]  別の実施形態においては、超音波装置用のアナログ−デジタルコンバータ（ＡＤＣ）ドライバ回路は、フィードバック構成における第１及び第２の蓄積コンデンサを有する第１の増幅器と、第１及び第２の蓄積コンデンサの蓄積時間を制御し、これにより、第１の増幅器の利得を制御することによって時間利得補償を提供する時間利得補償（ＴＧＣ）制御信号を生成するように構成された制御回路とを含み、蓄積時間は、入力信号が第１の増幅器から隔離される前に入力信号が第１の増幅器に結合される時間の量を有する。
【０００７】
[0007]  別の実施形態においては、超音波システムは、超音波トランスデューサから電気信号を受け取るように構成された受信チャネルと、受信チャネルに結合された入力及びアナログ−デジタルコンバータ（ＡＤＣ）に結合された出力を有するアナログ回路ブロックであって、フィードバック構成における第１及び第２の蓄積コンデンサを有する差動増幅器を含むＡＤＣドライバ回路を更に含む、アナログ回路ブロックと、第１及び第２の蓄積コンデンサの蓄積時間を制御し、これにより、差動増幅器の利得を制御することによって時間利得補償を提供する時間利得補償（ＴＧＣ）制御信号を生成するように構成された制御回路であって、蓄積時間は、入力信号が差動増幅器から隔離される前に入力信号が差動増幅器に結合される時間の量を有する、制御回路とを含む。
【０００８】
図面の簡単な説明
[0008]  以下の図面を参照し、開示されている技術の様々な態様及び実施形態について説明することとする。これらの図は、必ずしも縮尺が正確ではないことを理解されたい。複数の図に出現している項目は、それらが出現している図のすべてにおいて、同一の参照符号によって示されており、且つ、添付図面は、以下のとおりである。
【図面の簡単な説明】
【０００９】
【図１】[0009]超音波信号を送信及び受信するべく構成された例示用の回路を示す概略ブロック図である。
【図２】[0010]例示用の一実施形態による、超音波信号を送信及び受信するべく構成された例示用の回路を示す概略ブロック図である。
【図３】[0011]図２のＡＤＣドライバ／ＴＧＣ利得回路ブロックの概略図である。
【図４】[0012]図２のＡＤＣドライバ／ＴＧＣ利得回路ブロックの一代替実施形態の概略図である。
【図５】[0013]別の例示用の実施形態による、超音波信号を送信及び受信するべく構成された例示用の回路を示す概略ブロック図である。
【図６】[0014]図５のＡＤＣドライバ／ＴＧＣ利得／オフセットキャンセル回路ブロックの概略図である。
【図７】[0015]ＴＧＣ機能によって提供される望ましい利得に比例する変化する電圧信号ＶＧとＡＤＣドライバ増幅器の出力との間の関係を示す一連の波形図である。
【図８】[0016]変化する電圧信号ＶＧとＡＤＣドライバ増幅器を制御するべく使用される様々なクロック信号との間の関係を示す一連の波形図である。
【図９】[0017]図８の時間セグメント９によって表されているシーケンスの部分を示す。
【図１０】[0018]図８の時間セグメント１０によって表されているシーケンスの部分を示す。
【図１１】[0019]図８の時間セグメント１１によって表されるシーケンスの部分を示す。
【発明を実施するための形態】
【００１０】
詳細な説明
[0020]  本開示は、ＡＤＣドライバ、ＴＧＣ回路、並びに、任意選択により、オート−ゼロブロックなどの、超音波レシーバ回路内の特定のアナログ回路コンポーネントを有利に組み合わせることができることを認識している。このような機能的な組合せは、例えば、回路ステージの数の低減、相対的に良好なパワー性能の提供、及び／又は相対的に微細な時間利得補償制御の提供などの、１つ又は複数の利益を提供しうる。
【００１１】
[0021]  本開示の態様は、超音波装置用のＴＧＣ回路と、増幅器の蓄積コンデンサの蓄積時間（並びに、従って、増幅器の利得）を制御するＴＧＣ回路信号を生成するように構成された制御回路とに関する。蓄積時間は、増幅器から隔離される前に入力信号が増幅器に結合される時間の量である。
【００１２】
[0022]  以下、添付図面を参照し、本開示の実施形態について更に詳しく説明するが、添付図面には、本開示の、いくつかの、但し、すべてではない、実施形態が示されている。実際に、本開示は、多くの異なる形態において実施することが可能であり、且つ、本明細書において記述されている実施形態に限定されるものと解釈してはならない。むしろ、これらの実施形態は、本開示が、適用されうる法的要件を明らかに充足するように、提供されるものである。同一の符号は、全体を通じて、同一の要素を意味している。本明細書において使用されている「ほぼ（approximately）」、「実質的に（substantially）」、及び「約（about）」という用語は、いくつかの実施形態においては、ターゲット値の±２０％以内を意味するべく、使用されている場合がある。
【００１３】
[0023]  超音波信号は、身体組織を通過するのに伴って減衰し、且つ、従って、相対的に深い組織から受け取られる信号は、近距離の組織から受け取られる信号よりも多く減衰している。これに加えて、相対的に深い組織からの反射信号は、近距離の組織から反射されたものよりも、トランスデューサに到達するべく、相対的に長い時間を所要しうる。この減衰に起因して、深い層からの後から到達するエコーは、深い層及び表面の層が同一のエコー発生性を有する場合にも、表面の層からの相対的に早期に到達するエコーとの関係において相対的に小さな振幅を有するものと予想されうる。このような「未加工」の返されたエコーを使用することにより、超音波画像が形成される場合には、画像は、表面の層においては、相対的に明るく、且つ、深い層においては、相対的に暗く、出現することになろう。従って、超音波の減衰に対処するための１つの方法は、時間利得補償（ＴＧＣ）回路の使用を通じたものであり、この場合には、時間が、放出された波パルスから経過するのに伴って、信号利得を増大させている。この補正によれば、等しいエコー発生性を有する組織が、異なる深さにおいて配置されている場合にも、結果的に得られる画像内において、それらは、同一に見えるようになる。
【００１４】
[0024]  更なる例として、図１は、受け取られた超音波信号を処理するべく構成された例示用の回路１００を示す概略ブロック図である。回路１００は、Ｎ個の超音波トランスデューサ１０２ａ〜１０２ｎを含み、この場合に、Ｎは、整数である。超音波トランスデューサ１０２ａ〜１０２ｎは、いくつかの実施形態においては、センサであり、これらは、受け取られた超音波信号を表す電気信号を生成する。また、超音波トランスデューサ１０２ａ〜１０２ｎは、いくつかの実施形態においては、超音波信号を送信することもできる。これに加えて、超音波トランスデューサ１０２ａ〜１０２ｎは、いくつかの実施形態においては、静電容量性機械加工型超音波トランスデューサ（ＣＭＵＴ：Capacitive Micromachined Ultrasonic Transducer）であってもよい。その他の実施形態においては、超音波トランスデューサ１０２ａ〜１０２ｎは、圧電機械加工型超音波トランスデューサ（ＰＭＵＴ：Piezoelectric Micromachined Ultrasonic Transducer）であってもよい。また、その他の実施形態においては、超音波トランスデューサの更なる代替タイプが使用されてもよい。
【００１５】
[0025]  また、図１に示されているように、回路１００は、個々の超音波トランスデューサ１０２ａ〜１０２ｎに対応しうる回路チャネル１０４ａ〜１０４ｎを更に含む。例えば、８つの超音波トランスデューサ１０２ａ〜１０２ｎと、８つの対応する回路チャネル１０４ａ〜１０４ｎと、が存在していてもよい。いくつかの実施形態においては、超音波トランスデューサ１０２ａ〜１０２ｎの数は、回路チャネル１０４ａ〜１０４ｎの数を上回っていてもよい。
【００１６】
[0026]  回路チャネル１０４ａ〜１０４ｎは、送信回路、受信回路、或いは、これらの両方を含むことができる。例えば、送信回路は、個々のパルサ１０８ａ〜１０８ｎに結合された送信デコーダ１０６ａ〜１０６ｎを含むことができる。パルサ１０８ａ〜１０８ｎは、超音波信号を放出するように、個々の超音波トランスデューサ１０２ａ〜１０２ｎを制御することができる。回路チャネル１０４ａ〜１０４ｎの受信回路は、個々の超音波トランスデューサ１０２ａ〜１０２ｎから出力された電気信号を受け取ることができる。図示の例においては、それぞれの回路チャネル１０４ａ〜１０４ｎは、個々の受信スイッチ１１０ａ〜１１０ｎと、増幅器１１２ａ〜１１２ｎとを含む。受信スイッチ１１０ａ〜１１０ｎは、所与の超音波トランスデューサ１０２ａ〜１０２ｎからの電気信号の読み出しを有効化／無効化するように、制御することができる。更に一般的には、受信スイッチ１１０ａ〜１１０ｎは、受信回路であってもよく、その理由は、同一の機能を実行するように、スイッチの代替肢を利用しうるからである。増幅器１１２ａ〜１１２ｎは、トランスインピーダンス増幅器（ＴＩＡ：Trans-Impedance Amplifier）であってもよい。
【００１７】
[0027]  また、回路１００は、平均化回路１１４を含んでいてもよく、これは、本明細書においては、加算器又は加算増幅器とも呼称される。いくつかの実施形態においては、平均化回路１１４は、バッファ又は増幅器である。平均化回路１１４は、増幅器１１２ａ〜１１２ｎのうちの１つ又は複数から出力信号を受け取ることができると共に、平均化された出力信号を提供することができる。平均化出力信号は、信号を様々な増幅器１１２ａ〜１１２ｎとの間において加算又は減算することにより、部分的に形成することができる。平均化回路１１４は、例えば、可変フィードバック抵抗値を含んでいてもよく、この値は、平均化回路が信号を受け取っている増幅器１１２ａ〜１１２ｎの数に基づいて動的に調節することができる。
【００１８】
[0028]  平均化回路１１４は、オート−ゼロブロック１１６に結合されている。その旨が具体的に描かれてはいないが、オート−ゼロブロック１１６は、差動入力信号を受け取り、且つ、差動ペア上において存在している任意のオフセットをサンプリング及び保存するべく、使用される。オート−ゼロブロック１１６の出力は、上述のように、時間利得補償（ＴＧＣ）回路１１８に結合されている。図示の例においては、ＴＧＣ回路１１８は、可変減衰器１２０と、固定利得増幅器１２２とを更に含む。ＴＧＣ回路１１８の出力は、ＡＤＣドライバ１２４を介してアナログ−デジタルコンバータ（ＡＤＣ）１２６に結合されている。図示の例においては、ＡＤＣドライバ１２４は、第１のＡＤＣドライバ１２５ａと、第２のＡＤＣドライバ１２５ｂとを含む。ＡＤＣ１２６は、平均化回路１１４からの１つ又は複数の信号をデジタル化している。
【００１９】
[0029]  一実施形態においては、ＡＤＣ１２６は、逐次比較レジスタ（ＳＡＲ：Successive Approximation Register）ＡＤＣであってもよく、これは、アナログ入力電圧をサンプリング及び保持し、且つ、マルチビットレジスタ（図示されてはいない）を使用してバイナリサーチアルゴリズムを実装している。マルチビットレジスタは、ミッドスケールに初期化され、この場合に、レジスタの最上位ビット（ＭＳＢ：Most Significant Bit）は、１に設定され、且つ、残りのビットは、０に設定される。そして、この結果、内部デジタル−アナログコンバータ（ＤＡＣ）の出力が、ＶＲＥＦ／２となるように設定され、この場合に、ＶＲＥＦ（図示されてはいない）は、ＡＤＣ１２６に提供される基準電圧である。次いで、サンプリングされた入力電圧ＶＩＮ（図示されてはいない）が、ＤＡＣ出力ＶＤＡＣ（図示されてはいない）を下回っているのか、或いは、上回っているのかを判定するべく、比較が実行される。ＶＩＮがＶＤＡＣを上回っている場合には、比較器出力は、論理ハイ（high）又は１であり、且つ、マルチビットレジスタのＭＳＢは、１において留まることになる。逆に、ＶＩＮがＶＤＡＣを下回っている場合には、比較器出力は、論理ロー（low）であり、且つ、レジスタのＭＳＢは、論理０にクリアされることになる。次いで、ＳＡＲ制御ロジックは、次の下位のビットに移動し、そのビットをハイに強制し、且つ、別の比較を実行する。このシーケンスは、最下位ビット（ＬＳＢ：Least Significant Bit）に至るまで、ずっと継続する。これが実行されたら、変換は、完了し、且つ、レジスタ内において、デジタルワードが利用可能である。
【００２０】
[0030]  図１に示されている様々なコンポーネントは、単一の基材上において又は異なる複数の基材上において配置されうることを理解されたい。例えば、超音波トランスデューサ１０２ａ〜１０２ｎは、第１の基材１２８ａ上において位置していてもよく、且つ、残りの図示のコンポーネントは、第２の基材１２８ｂ上において位置していてもよい。第１及び／又は第２の基材１２８ａ、１２８ｂは、シリコン基材などの、半導体基材であってもよい。或いは、この代わりに、図１のコンポーネントは、単一の基材上に位置していてもよい。例えば、超音波トランスデューサ１０２ａ〜１０２ｎ及び図示の回路は、同一の半導体ダイ上においてモノリシックに集積されていてもよい。このような集積は、超音波トランスデューサとしてＣＭＵＴを使用することにより、促進することができる。更には、図１のコンポーネントは、超音波プローブ装置の一部分を形成している。超音波プローブは、一例においては、ハンドヘルド型であってもよい。別の例においては、図１のコンポーネントは、患者によって着用されるように構成された超音波パッチの一部分を形成している。
【００２１】
[0031]  本開示は、ＡＤＣドライバ１２４、ＴＧＣ回路１１８、並びに、任意選択により、オート−ゼロブロック１１６などの、図１に示されている特定のコンポーネント（並びに、その個々の機能）を有利に組み合わせることができることを認識している。このような機能的組合せは、例えば、回路ステージの数の低減、相対的に良好なパワー性能の提供、及び／又は相対的に微細な時間利得補償制御の提供などの、１つ又は複数の利益を提供しうる。
【００２２】
[0032]  更なる説明として、図２は、本出願の非限定的な一実施形態による、受け取られた超音波信号を処理するべく構成された例示用の回路２００を示す概略ブロック図である。図１との比較において、図２の回路２００においては、個々のＴＧＣ回路１１８及びＡＤＣドライバ１２４をＴＧＣ利得機能を有するＡＤＣドライバを表す単一の回路ブロック２０２によって置換していることがわかる。図３には、回路ブロック２０２の回路構成の一例が示されている。
【００２３】
[0033]  図３に具体的に示されているように、回路ブロック２０２は、ＡＤＣドライバ回路３０２と、補助増幅器回路３０４とを含む。ＡＤＣドライバ回路３０２は、完全差動型の蓄積増幅器３０６、蓄積（利得）コンデンサＣ０、Ｃ１、入力抵抗器Ｒ０、Ｒ１、及びＮＭＯＳ／ＰＭＯＳスイッチＳ０〜Ｓ５を含む。補助増幅器回路３０４は、演算増幅器３０８、フィードバックコンデンサＣ２、定電流抵抗器Ｒ２、ＮＭＯＳ／ＰＭＯＳスイッチＳ６、及び出力クロックロジック３１０を含む。
【００２４】
[0034]  ＡＤＣドライバ回路３０２の蓄積コンデンサＣ０及びＣ１は、時間利得補償を提供しており、その理由は、これらが入力信号から電荷を蓄積する持続時間を変化させることができるからである。この変化する蓄積時間は、補助増幅器回路３０４によって生成される出力クロック信号（ｃｌｋｓ＿ｎｅｗ）に基づいている。そして、出力クロック信号ｃｌｋｓ＿ｎｅｗは、変化する電圧利得制御入力信号ＶＧの関数であり、これは、ＴＧＣ機能によって提供される望ましい利得に比例している。
【００２５】
[0035]  動作の際に、リセットフェーズにおいて、（クロックロジック３１０に対する入力である）マスタサンプルクロック信号ｃｌｋｓがローにおいて保持された状態において、出力クロック信号ｃｌｋｓ＿ｎｅｗの状態は、ローである（その補完信号ｃｌｋｓ＿ｎｅｗ＿ｂは、ハイである）。ｃｌｋｓ＿ｎｅｗがリセットフェーズにおいてローである際に、ＡＤＣドライバ回路のスイッチＳ２及びＳ３は、開路状態にあり、この結果、差動入力信号Ｖｉｎが蓄積増幅器３０６から結合解除される。これに加えて、スイッチＳ０及びＳ１は、Ｃ０及びＣ１上の電荷をクリアすると共に増幅器３０６を基本的に単位利得にリストアするように、閉路される。また、スイッチＳ４及びＳ５も、共通モード電圧（ＶＣＭ）を蓄積増幅器３０６の入力に印加するべく、閉路される。
【００２６】
[0036]  サンプルフェーズにおいては、クロックロジック３１０に対する入力クロック信号（ｃｌｋｓ）は、ハイとなり、この結果、補助増幅器回路３０４の比較器出力信号（ｃｍｐＯＵＴ）が出力クロック信号ｃｌｋｓ＿ｎｅｗとして通過する。当初、サンプルフェーズにおいて、ｃｍｐＯＵＴは、ハイであり、これは、ｃｌｋｓ＿ｎｅｗもハイであることを意味している。この結果、スイッチＳ２及びＳ３が閉路され、これにより、入力信号Ｖｉｎが差動増幅器３０６に結合され、且つ、（スイッチＳ０、Ｓ１、Ｓ４、及びＳ５が開路状態にある状態において）入力信号がコンデンサＣ０及びＣ１上に蓄積される。入力信号ＶｉｎがＣ０及びＣ１上に蓄積することが許容される時間の量（並びに、従って、差動増幅器３０６によって提供される利得の量）は、スイッチＳ２及びＳ３が閉路される時間の量に依存しており、そして、これは、出力クロック信号ｃｌｋｓ＿ｎｅｗがハイに留まる時間の量に依存している。補助増幅器回路３０４内において、クロック信号ｃｌｋｇ及びその補完信号ｃｌｋｇ＿ｂの適切なパルスを介して、スイッチＳ６を閉路することにより、可変電圧ＶＧが、コンデンサＣ２に跨って印加される。ｃｍｐＯＵＴの状態（並びに、従って、ｃｌｋｓ＿ｎｅｗの状態）は、ＶＧの値に比例した時間量の後に、論理ハイから論理ローに反転する。この時間の量Ｔ＿ｉｎｔは、次式によって付与される。
Ｔ＿ｉｎｔ＝ＶＧ・（Ｒ２Ｃ２）／Ｖ０
【００２７】
[0037]  そして、蓄積時間Ｔ＿ｉｎｔは、次式に従って、入力信号の出力利得と関係している。
Ｖｏｕｔ＝Ｖｉｎ／（Ｒ０Ｃ０）・Ｔ＿ｉｎｔ＝（Ｖｉｎ・ＶＧ）／Ｖ０・（Ｒ２Ｃ２）／（Ｒ０Ｃ０）
【００２８】
[0038]  上述の説明から得られる１つの知見（並びに、このＴＧＣトポロジー実施形態の利点）は、２つのＲＣ時定数―ＲＣ回路Ｒ２Ｃ２の時定数及びＲＣ回路Ｒ０Ｃ０の時定数）―の比率である。半導体チップの製造においては、実際の抵抗器及びコンデンサの値は、製造の不完全性に起因し、望ましい設計値から逸脱しうる。但し、同一チップ上において形成されるこのようなコンポーネント用の抵抗器及びコンデンサの値は、一貫性を有する方式で逸脱しうるものであり、これは、それぞれの個々の抵抗器の値は、逸脱しうるが、２つの抵抗器の間の、或いは、２つのコンデンサの間の、比率は、非常に正確なものとなりうることを意味している。ここで、ＴＧＣ利得の式には、抵抗器及びコンデンサの比率が存在していることから、半導体製造プロセスに起因した不正確な値を有する電気コンポーネントの場合にも、ＴＧＣ利得を正確に制御することができる。
【００２９】
[0039]  図４は、回路ブロック２００のＡＤＣドライバ回路３０２の代替トポロジー４０２を示している。この実施形態においては、図３の実施形態との関係において、更なるスイッチが使用されている。図４に示されているように、リセットフェーズにおいて、両方の端子を共通モード電圧ＶＣＭに接続することにより、スイッチＳ０及びＳ２は、ＳＡＲ  ＡＤＣステージ１２６及び放電コンデンサＣ０に結合される。同様に、リセットフェーズにおいて、両方の端子を共通モード電圧ＶＣＭに接続することにより、スイッチＳ１及びＳ３は、コンデンサＣ１を放電させる。これに加えて、スイッチＳ９及びＳ１０は、リセットフェーズにおいて、Ｖｉｎ及びＶｏｕｔを短絡させている。サンプリング及び蓄積の際に、スイッチＳ４及びＳ５が、入力信号ＶｉｎがコンデンサＣ０上に蓄積されることを許容している一方で、スイッチＳ７及びＳ８が、入力信号ＶｉｎがコンデンサＣ１上に蓄積されることを許容している。
【００３０】
[0040]  また、図４の実施形態から更に観察されるように、蓄積コンデンサＣ０及びＣ１は、時間利得補償の提供に加えて、ＳＡＲ  ＡＤＣトポロジーのＡＤＣ入力用のサンプル及び保持（Ｓ／Ｈ）コンデンサとして機能することもできる。蓄積フェーズの後に、上述のＳＡＲアルゴリズムを使用してアナログ−デジタル変換を実行するために、ＳＡＲ  ＡＤＣステージ１２６を介して、それぞれ、コンデンサＣ０及びＣ１を接続するべく、スイッチＳ０／Ｓ２及びＳ１／Ｓ３を使用することができる。それぞれのＡＤＣ変換動作の終了の後に、コンデンサＣ０及びＣ１は、ＶＣＭにリセットされ、且つ、その個々の電荷は、クリアされる。
【００３１】
[0041]  また、ＡＤＣドライバ及びＴＧＣ機能に加えて、本明細書における代替実施形態は、これらの特徴をゼロ−オフセット能力と更に組み合わせるべく、使用することもできる。従って、図５は、本出願の非限定的な実施形態による、受け取られた超音波信号を処理するべく構成された例示用の回路５００を示す概略ブロック図である。図１及び図２との比較において、図５の回路５００においては、個々のオート−ゼロブロック１１６、ＴＧＣ回路１１８、及びＡＤＣドライバ１２４が、ＴＧＣ利得及びオフセットキャンセル機能を有するＡＤＣドライバを表す単一回路ブロック５０２によって置換されていることがわかる。
【００３２】
[0042]  図６に更に詳しく示されているように、回路ブロック５０２は、ＡＤＣドライバ回路６０２と、補助増幅器回路６０４とを含む。説明及び比較の容易性を目的として、類似のコンポーネントを有する実施形態は、同一の参照符号によって表記されている。ＡＤＣドライバ回路６０２は、完全差動型の蓄積増幅器３０６と、蓄積（利得）コンデンサＣ０、Ｃ１と、サンプル及び保持コンデンサＣ３、Ｃ４、オフセット電圧コンデンサＣ５、Ｃ６と、入力抵抗器Ｒ０、Ｒ１と、ＮＭＯＳ／ＰＭＯＳスイッチＳ０、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ７、及びＳ８とを含む。補助増幅器回路６０４は、演算増幅器３０８と、フィードバックコンデンサＣ２と、定電流抵抗器Ｒ２と、ＮＭＯＳ／ＰＭＯＳスイッチＳ６と、出力クロックロジック６０６とを含む。図５に更に示されているように、クロックロジック６０８は、ＡＤＣサンプル及び保持機能、ＴＧＣ機能、及びオフセットキャンセル（オート−ゼロ）機能を実装するべく、ＡＤＣドライバ回路６０２によって使用される更なるクロック信号の生成を示している。図３及び図４の実施形態との比較において、蓄積（利得）コンデンサＣ０及びＣ１は、サンプル及び保持コンデンサＣ３及びＣ４とは異なっており、且つ、Ｃ３及びＣ４よりも小さな静電容量値を有することができる。そして、この結果、Ｒ０及びＲ１の相対的に大きな抵抗値が許容され、これにより、電力が低減される。
【００３３】
[0043]  次に図７を参照すれば、図６の実施形態において回路ブロック５０２によって提供されているＴＧＣ機能を示す一連の波形図が示されている。図７に示されている信号の電圧レベル及び周波数は、例示を目的としたものに過ぎず、且つ、必ずしも、超音波信号を受け取る実際の動作には対応しない場合があることを理解されたい。むしろ、例示用の波形は、例示を目的として、回路ブロック５００との間における例示用の入力及び出力を示している。図示のように、最上部の波形は、変化する電圧ＶＧであり、これは、この場合にも、望ましいＴＧＣに比例している。図示の例においては、ＶＧは、約５００ｋＨｚにおいて発振する単純な正弦波であり、約０．５５ボルト（Ｖ）の低い値と、約１．３５Ｖのピーク値とを有する。ＶＧは、その他の信号との関係において格段に低速のレートにおいて変化していることに留意されたい。波形Ｖｉｎは、回路ブロック５０２によって受け取られる差動入力信号の値を表しており、これも、ＶＧよりも約１０倍だけ高速に（即ち、５ＭＨｚにおいて）発振する一定振幅の単純な正弦波である。Ｖｏｕｔ（サンプル）は、コンデンサＣ３及びＣ４において観察される、蓄積増幅器３０６の結果的に得られる出力値であり、且つ、Ｖｏｕｔ（スムーズ）は、Ｖｏｕｔ（サンプル）のスムージング済みのバージョンである。
【００３４】
[0044]  図７からわかるように、ＶＧの値は、Ｖｏｕｔにおいて観察される、蓄積増幅器３０６によって提供される利得の量を決定している。約１．０μｓから約１．５μｓまで、ＶＧは、ミッドレンジ値から最小値に減少している。対応する方式により、Ｖｏｕｔの振幅によって観察される、結果的に得られる利得も、最小値に減少している。この結果、約１．５μｓから約２．５μｓまで、ＶＧは、最小値から最大値に遷移しており、これは、この場合にも、最小値から最大値に増大するＶｏｕｔの利得によって反映されている。
【００３５】
[0045]  回路ブロック５０２の動作の更なる理解のために、ＴＧＣ信号ＶＧのみならず、ＡＤＣドライバ回路６０２及び補助増幅器回路６０４によって使用される様々なクロック信号をも、含む図８の波形図を参照することができる。更に詳しくは、クロック信号は、ｃｌｋｏｆｆ及び補完信号ｃｌｏｋｏｆｆ＿ｂ（オート−ゼロオフセットキャンセル機能を制御するクロックロジック６０８への入力）、ｃｌｋｒ２（ＴＧＣ利得のリセットを制御するクロックロジック６０８の第１の出力）、ｃｌｋｓ２及び補完信号ｃｌｋｓ２＿ｂ（ＡＤＣ入力用のサンプル及び保持機能を制御するクロックロジック６０８の第２の出力）、ｃｌｋｉ２及び補完信号ｃｌｋｉ２＿ｂ（蓄積時間と、従って、ＴＧＣ利得とを制御し、且つ、オフセットキャンセルとの関連においても機能する、クロックロジック６０８の第３の出力）、並びに、ｃｌｋｇ（最終的にｃｌｋｉ２を生成するべく、補助増幅器回路６０４の動作を制御する）を含む。
【００３６】
[0046]  図８に示されているように、タイミングシーケンスは、相対的に長いオフセットキャンセル（オート−ゼロ）動作によって始まっている。これは、クロック信号ｃｌｋｏｆｆが約０．８μｓ（例えば、約０．１μｓ〜約０．９μｓ）の持続時間にわたってハイに移行することによって反映されており、この期間においては、増幅器入力には、入力差動信号が存在していない。むしろ、存在しているのは、信号チェーンＤＣオフセットのみである。また、図６のクロックロジック６０８によって示されているように、ｃｌｋｒ２及びｃｌｋｓ２は、いずれも、オフセットキャンセル期間において、ローにおいて保持されている。即ち、入力クロック信号ｃｌｋｒ及びｃｌｋｓは、いずれも、ｃｌｋｏｆｆの補完クロック信号（ｃｌｋｏｆｆ＿ｂ）により、オフ状態にゲーティングされている。これとの比較において、クロックロジック６０８に含まれているＯＲロジックは、ｃｌｋｏｆｆがハイである際に、クロック信号ｃｌｋｉ２がハイにおいて保持されるようにしている。また、クロック信号ｃｌｋｇも、オフセット期間においては、オフである。
【００３７】
[0047]  ＡＤＣドライバ回路６０２の観点においては、オフセット期間において、スイッチＳ４及びＳ５が閉路されており、この結果、蓄積増幅器３０６の入力及び出力がエコライズされる。同時に、スイッチＳ２及びＳ３が閉路され、この結果、ＶｉｎがコンデンサＣ５及びＣ６に結合される。（図６においてＶｏｆｆｓｅｔによって表されている）存在する任意のオフセット電圧が、Ｃ５及びＣ６上の電圧の差によってキャプチャされることになり、且つ、オフセットリセットフェーズにおいては、入力差動ＡＣ信号は、存在していない。
【００３８】
[0048]  オフセットキャンセルフェーズは、超音波受取フェーズの前に、一度だけ実行され、且つ、オフセット値は、超音波受信期間の全体（通常は、約５０〜２００μｓ）を通じて、サンプリングされ、且つ、コンデンサＣ５及びＣ６において保存されていることに留意されたい。この期間における任意のＡＣ信号のサンプリングを防止するために（これは、さもなければ、オフセットキャンセルのエラーに寄与しうる）、なんらのＡＣ信号をも伴うことなしに、ＤＣオフセットのみがサンプリングされるように、超音波トランスデューサをアナログチェーンから接続切断するべく、システム制御シーケンス全体における相対的に高いレベルから、制御を実装することができる。
【００３９】
[0049]  オフセットキャンセル期間の末尾において、ｃｌｋｏｆｆは、ローに移行し、この結果、入力信号のサンプリングを開始することが許容され、これにより、ＴＧＣが内蔵される。図８の３．０μｓの時間スケールとの関係におけるクロック信号の相対的に大きな速度に起因して、後続の図には、時間セグメント９、１０、及び１１によってラベルが付与された、全体シーケンスの特定の部分が、更に詳細に示されている。
【００４０】
[0050]  図９を参照すれば、このタイミング図は、図８の時間セグメント９によって表されているシーケンスの部分を示している。この期間は、ｃｌｋｇが、当初、ハイにパルシングした際の、約１．０μｓにおける、データサンプリング及びリセット期間のポストオフセットキャンセルの開始をカバーしている。ｃｌｋｇパルスの持続時間（約８ｎｓ）は、ｃｌｋｒ２によるリセットクロックパルス（約４ｎｓ）によって直接後続されるｃｌｋｓ２によるサンプルクロックパルス（こちらも、約４ｎｓ）と一致している。ｃｌｋｇがハイである限り、補助増幅器回路６０４のコンデンサＣ２は、放電され、この結果、演算増幅器３０８の出力電圧がＶＧの値未満に保持される。この結果、比較器出力信号ｃｍｐＯＵＴは、ローに保持される。出力クロックロジック６０６は、ｃｌｋｇ＿ｂをゲーティング信号として使用していることから、ｃｌｋｉ（並びに、この結果、ｃｌｋｉ２）は、サンプリング及びリセットの際に、ローに保持される。ｃｌｋｇがターンオフしたら、比較器出力信号ｃｍｐＯＵＴは、出力クロックロジック６０６を通じて伝播することが許容され、これにより、ｃｌｋｉにおいて、ハイに反転される。
【００４１】
[0051]  従って、サンプル及びリセット動作の直後に、Ｓ２及びＳ３は、蓄積増幅器３０６に対して入力信号Ｖｉｎを結合するべく、閉路する。ｃｌｋｇがローに移行する際には、ｃｌｋｒ２及びｃｌｋｓ２も、オフ状態であることから、スイッチＳ０及びＳ１は、電流がＣ０及びＣ１上に蓄積されることを許容するべく、開路し、且つ、スイッチＳ７及びＳ８は、蓄積増幅器３０６の出力からサンプルコンデンサＣ３及びＣ４を結合解除するべく、開路する。
【００４２】
[0052]  ｃｌｋｇがターンオフする別の効果は、電流が補助増幅器回路６０４のコンデンサＣ２の充電を開始することを許容するというものであり、この結果、演算増幅器３０８の出力電圧の増大がもたらされる。この出力電圧が、ＶＧによって設定される閾値比較値を超過したら、ｃｍｐＯＵＴは、ローからハイに状態を変更することになり、そして、その結果、ｃｌｋｉ及びｃｌｋｉ２がローにスイッチングされ、且つ、コンデンサＣ０及びＣ１上における蓄積が中止される。この閾値比較値に到達するべく所要する時間は、この場合にも、次式に従って、ＶＧの大きさに依存しており、
Ｔ＿ｉｎｔ＝ＶＧ・（Ｒ２Ｃ２）／Ｖ０
[0053]  ここで、入力信号の出力利得は、次式によって付与される。
Ｖｏｕｔ＝Ｖｉｎ／（Ｒ０Ｃ０）・Ｔ＿ｉｎｔ＝（Ｖｉｎ・ＶＧ）／Ｖ０・（Ｒ２Ｃ２）／（Ｒ０Ｃ０）
【００４３】
[0054]  ２つのＲＣ時定数の比率（Ｒ２Ｃ２）／（Ｒ０Ｃ０）は、望ましい利得範囲を実現するべく、適宜、設定することができる。例示用の一実施形態においては、（Ｒ２Ｃ２）／（Ｒ０Ｃ０）の比率は、約５であってもよいが、その他の値も想定される。
【００４４】
[0055]  図９に示されている特定の時間セグメントにおいては、ＶＧの値は、その最大及び最小値との関係において、ほぼ中間点に位置しており、且つ、減少している。この結果、このセグメントにおけるｃｌｋｉ２の定刻（on-time）（約８ｎｓ）は、ｃｌｋｇのオフ持続時間によって許容される利用可能な合計蓄積時間量（例えば、約１６ｎｓ）のほぼ半分である。ｃｌｋｇがハイにパルシングしたら、Ｃ２は、放電され、ｃｌｋｉ２は、入力信号Ｖｉｎを蓄積増幅器３０６から隔離するべく、ターンオフする。次いで、ｃｌｋｓ２は、Ｃ３及びＣ４上において出力をキャプチャするべく、パルシングし、これには、Ｃ０及びＣ１を放電するべく、ｃｌｋｒ２がハイにパルシングすることが後続し、これにより、蓄積増幅器３０６が単位利得にリセットされる。
【００４５】
[0056]  次に図１０を参照すれば、このタイミング図は、図８の時間セグメント１０を示しており、これは、約１．４２μｓから約１．６０μｓまで発生している。このセグメントは、ＶＧが最小値である期間に対応している。ＶＧが最小値である際には、蓄積時間Ｔ＿ｉｎｔも、最小値であり、これは、ｃｌｋｉ２が最短クロックパルスを有することを意味している。図１０に示されているように、ｃｌｋｉ２は、約２ｎｓのパルス持続時間を有しており、これは、ＡＤＣドライバ回路６０２によって提供される最小ＴＧＣ値に対応している。
【００４６】
[0057]  比較として、図１１のタイミング図は、図８の時間セグメント１１を表しており、これは、約２．４０μｓから約２．５８μｓまで発生している。このセグメントは、ＶＧが最大値である期間に対応している。ＶＧが最大値である際には、蓄積時間Ｔ＿ｉｎｔも、最大値であり、これは、ｃｌｋｉ２がその最長クロックパルス持続時間を有することを意味している。図１１に示されているように、ｃｌｋｉ２のパルス持続時間は、ｃｌｋｇのオフ持続時間の時間全体に対応しており、この結果、ＡＤＣドライバ回路６０２によって提供される最大ＴＧＣ値が得られる。ここで、ＶＧは、ｃｌｋｇがハイに移行する前にｃｍｐＯＵＴの状態が反転しないように、十分に大きくなることが可能である。このケースにおいては、これは、実際には、ｃｋｌｇがハイに移行する遷移となり、これにより、ｃｌｋｉ２がオフ状態にゲーティングされる。
【００４７】
[0058]  従って、理解されるように、補助増幅器から生成された制御信号に従って入力信号を蓄積及び増幅するＴＧＣ増幅器の実施形態が開示されている。ＴＧＣ増幅器への入力信号は、サンプリングクロックに基づいて動作する連続アナログ信号である。増幅器出力は、コンデンサ上において保存されている離散時間アナログ電圧サンプルであり、この場合に、アナログ電圧は、ＴＧＣ制御電圧に比例した利得を有する、入力信号振幅の増幅されたバージョンである。それぞれのサンプルを生成する前に、ＴＧＣ増幅器は、そのコンデンサ上において保存されている以前の電荷をクリアするべく、リセットする。この結果、ＴＧＣ増幅器は、補助増幅器が閾値を超過する時点まで入力信号をコンデンサ上に蓄積する蓄積増幅器として構成される。蓄積時間Ｔ＿ｉｎｔは、利得制御入力信号ＶＧに比例しており、且つ、この結果、入力信号は、ＶＧに比例した値だけ、増幅される。
【００４８】
[0059]  コンデンサ上において保存されている離散時間アナログ電圧サンプルは、アナログ電圧サンプルがデジタルワードに変換されるように、ＡＤＣに直接結合されてもよい。この意味において、ＴＧＣ増幅器は、同時にＡＤＣドライバとして機能することができる。更には、オフセットキャンセル機能がＴＧＣ増幅器内において実装されてもよく、これによれば、完全差動型のＴＧＣ増幅器からのオフセットのみならず、ＴＧＣステージに先行しているアナログフロントエンド増幅器に由来する上流オフセットのすべてが、キャンセルされる。
【００４９】
[0060]  また、蓄積増幅器３０６は、図示の実施形態においては、完全差動増幅器として記述されているが、これは、その他の実施形態においては、シングルエンド型の増幅器として実装することもできることを理解されたい。逆に、補助増幅器回路３０４の演算増幅器３０８も、シングルエンド型の増幅器として記述されているが、これも、その他の実施形態においては、差動増幅器として実装されてもよい。
【００５０】
[0061]  本明細書において記述されている技法は、例示を目的としており、且つ、本開示に対するなんらかの特定の限定を意味するものとして解釈してはならない。当業者は、本開示から、様々な代替肢、組合せ、及び変更を案出しうることを理解されたい。例えば、本明細書において記述されているプロセスと関連するステップは、そうではない旨がステップそれ自体によって規定又は指示されていない限り、任意の順序において実行することができる。本開示は、添付の請求項の範囲に含まれるすべてのそのような代替肢、変更、及び変形を包含することを意図している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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