(57)【要約】ＡＤＣのデジタル出力に基づいてバックグラウンドでＡＤＣにおける交互比較器のＤＣオフセットを較正するシステム及び方法。複数のサンプルのＡ／Ｄ変換と並行して、較正ロジックは、２つのカウンタを使用して、それぞれ、第１のアナログ範囲と第２のアナログ範囲とに含まれるサンプルを表すＡＤＣ出力の発生をカウントする。２つの範囲は、ＭＳＢ基準電圧に対して対称であり、組み合わせて、ビットの公称電圧範囲を包含する。ＤＣオフセットは、２つのカウントの差と２つのカウントの和との比率に基づいて導き出される。較正ロジックは、比較器を交互に較正する。各比較器は、それに関連付けられた様々なビットに基づいて連続して較正することができる。【選択図】  図４
2019509694.tif 000002
【特許請求の範囲】
【請求項１】
アナログデジタル変換器を較正する方法であって、
アナログ入力信号を第１の複数のデジタル値に変換するステップであり、それぞれのデジタル値が、Ｍビットを含み、Ｍが、０よりも大きい整数である、変換するステップと、
第１のアナログ範囲において前記アナログ入力信号のサンプルを表す前記第１の複数のデジタル値のうちのデジタル値の第１のカウントを決定するステップと、
第２のアナログ範囲において前記アナログ入力信号のサンプルを表す前記第１の複数のデジタル値のうちのデジタル値の第２のカウントを決定するステップと、
前記第１のカウント及び前記第２のカウントに基づいて前記アナログデジタル変換器の第１の直流オフセットを決定するステップと、
を含む、方法。
【請求項２】
前記アナログデジタル変換器がＮ個の比較器を備え、ＮがＭ以下であり、前記変換するステップが、前記それぞれのデジタル値を生成するために前記Ｎ個の比較器からの出力をインターリーブするステップを含み、前記変換するステップが、前記アナログ入力信号のサンプルを前記ＭビットのＭ個の基準と比較するステップを含む、請求項１に記載の方法。
【請求項３】
前記第１のアナログ範囲及び前記第２のアナログ範囲が、前記Ｍビットのうちの最上位ビット（ＭＳＢ）用に構成された第１の基準に対して対称である、請求項２に記載の方法。
【請求項４】
前記第１のアナログ範囲及び前記第２のアナログ範囲の組合せが、前記Ｍビットのうちの一のビットに関連付けられた全アナログ範囲に対応し、前記ビットの値が、前記Ｎ個の比較器のうちの第１の比較器から出力される、請求項１に記載の方法。
【請求項５】
前記第１の直流オフセットを決定する前記ステップが、前記第１のカウントと前記第２のカウントとの差の、前記第１のカウントと前記第２のカウントとの和に対する比率を決定するステップを含む、請求項１に記載の方法。
【請求項６】
前記第１の直流オフセットが閾値未満であるとの決定に応答して、前記Ｍビットのうちの別のビットに基づいて、且つ、前記アナログデジタル変換器から出力された第２の複数のデジタル値に基づいて、前記Ｎ個の比較器のうちの第２の比較器に関連付けられた第２の直流オフセットを決定するステップをさらに含む、請求項４に記載の方法。
【請求項７】
補償のために前記第１の比較器に提供された基準電圧から前記第１の直流オフセットを減算するステップをさらに含む、請求項４に記載の方法。
【請求項８】
前記アナログデジタル変換器の残留オフセットを決定するために前記アナログ入力信号から変換された複数のデジタル値を平均するステップと、
前記アナログデジタル変換器から出力されたデジタル値から前記残留オフセットを減算するステップと、
をさらに含む、請求項１に記載の方法。
【請求項９】
アナログデジタル変換器であって、
入力アナログ信号をＭビットの第１の複数のデジタル値に変換するように構成された複数のアナログデジタル変換器チャネルと、
較正ロジックであり、前記較正ロジックが、
第１のアナログ範囲における前記アナログ入力信号のサンプルを表す前記第１の複数のデジタル値のうちのデジタル値の第１のカウントを得るように構成された第１のカウンタ、
第２のアナログ範囲における前記アナログ入力信号のサンプルを表す前記第１の複数のデジタル値のうちのデジタル値の第２のカウントを得るように構成された第２のカウンタであって、前記第１のアナログ範囲及び前記第２のアナログ範囲が、前記Ｍビットのうちのｋ番目のビットに関連付けられている、第２のカウンタ、及び
前記第１のカウント及び前記第２のカウントに基づいて第１のチャネルの直流オフセットを生成するように構成された第１のロジックであって、前記第１のチャネルが前記ｋ番目のビットの値を生成するように構成されている、第１のロジック
を備える、較正ロジックと、
アナログデジタル変換器。
【請求項１０】
前記複数のアナログデジタル変換器チャネルが、Ｎ個の交互比較器を備え、ＮがＭ以下であり、前記ｋ番目のビットが、前記入力アナログ信号のサンプルを前記ｋ番目のビットに関連付けられた基準電圧と比較するように構成された第１のチャネルから出力される、請求項９に記載のアナログデジタル変換器。
【請求項１１】
前記較正ロジックが、前記ｋ番目のビットの値を出力する前記第１のチャネルにおける比較器の入力に前記直流オフセットを送るように構成されている、請求項１０に記載のアナログデジタル変換器。
【請求項１２】
前記第１のアナログ範囲及び前記第２のアナログ範囲が、前記Ｍビットのうちの最上位ビット（ＭＳＢ）に関連付けられた第１の基準電圧に対して対称である、請求項９に記載のアナログデジタル変換器。
【請求項１３】
前記第１のロジックが、
前記第１のカウンタ及び前記第２のカウンタに結合されており、前記第１のカウントと前記第２のカウントとの差及び和を生成するように構成された２つの加算器と、
前記第１のカウンタ及び前記第２のカウンタの出力に結合されており、前記差と前記和との比率を生成するように構成された除算器と、
前記ｋ番目のビットに関連付けられたアナログ範囲を表す電圧を前記比率と乗算するように構成された乗算器と、
を備える、請求項９に記載のアナログデジタル変換器。
【請求項１４】
前記較正ロジックが、
残留オフセットを決定するために前記アナログ入力信号の第３の複数のデジタル値を平均し、
前記アナログデジタル変換器の出力から前記残留オフセットを減算する
ように構成された第２のロジックをさらに備える、請求項９に記載のアナログデジタル変換器。
【請求項１５】
前記較正ロジックが、前記複数のアナログデジタル変換器チャネルを交互に較正するように構成されている、請求項９に記載のアナログデジタル変換器。
【請求項１６】
アナログデジタル変換器であって、
入力アナログ信号を第１の複数のデジタル値に変換するように構成された複数の交互比較器と、
前記交互比較器に結合されており、それぞれの比較器を較正するように構成された較正ロジックであり、
第１のアナログ範囲において前記アナログ入力信号のサンプルを表す前記第１の複数のデジタル値のうちのデジタル値の第１のカウントを決定するステップ、
第２のアナログ範囲において前記アナログ入力信号のサンプルを表す前記第１の複数のデジタル値のうちのデジタル値の第２のカウントを決定するステップ、及び
前記第１のカウント及び前記第２のカウントに基づいて前記それぞれの比較器の第１の直流オフセットを決定するステップ
によってそれぞれの比較器を較正するように構成された較正ロジックと、
を備える、アナログデジタル変換器。
【請求項１７】
前記第１の複数のデジタル値の各々が、Ｍビットを含み、前記第１のアナログ範囲及び前記第２のアナログ範囲の組合せが、前記Ｍビットのうちのｋ番目のビットで表されるアナログ範囲に対応し、前記較正ロジックが、前記第１の直接直流オフセットに基づいて前記それぞれの比較器の入力を調整するようにさらに構成されており、前記それぞれの比較器が、前記ｋ番目のビットを出力するように構成されている、請求項１６に記載のアナログデジタル変換器。
【請求項１８】
前記第１のアナログ範囲及び前記第２のアナログ範囲が、前記Ｍビットのうちの最上位ビット（ＭＳＢ）用に構成された第１の基準に対して対称である、請求項１７に記載のアナログデジタル変換器。
【請求項１９】
前記第１の直流オフセットが、
前記第１のカウントと前記第２のカウントとの差の、前記第１のカウントと前記第２のカウントとの和に対する比率を生成するステップと、
前記ｋ番目のビットに関連付けられた前記アナログ範囲を前記比率と乗算するステップと、
によって決定される、請求項１７に記載のアナログデジタル変換器。
【請求項２０】
前記較正ロジックが、
残留オフセットを決定するために前記アナログ入力信号の第２の複数のデジタル値を平均し、
前記アナログデジタル変換器の出力から前記残留オフセットを減算する
ようにさらに構成されている、さらに請求項１６に記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
[001]本開示は、一般にはアナログデジタル変換器（ＡＤＣ：Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）の分野に関し、より詳細には、ＡＤＣのＤＣオフセットの較正（ｃａｌｉｂｒａｔｉｏｎ：キャリブレーション）の分野に関する。
【発明の背景】
【０００２】
[002]通信ネットワークにおいて、高速デジタル受信機は、アナログデジタル変換器（ＡＤＣ）を使用して、受信信号をデジタルで処理する。受信信号をＡＤＣを介してデジタル形式に変換することにより、受信機は、複雑な等化ロジックを採用することが可能になる。通常、より高いシグナリングコンステレーション及びより頑丈なチャネルには、より長い等化が必要とされる。したがって、高速でありながらエネルギー効率の良いＡＤＣが、高速デジタル受信機に必要とされる。典型的な高速ＡＤＣ分解能は、５〜８ビットである。
【０００３】
[003]数ＧＨｚで動作する６ビットよりも高い精度を有するＡＤＣは、単一チャネルＡＤＣとして組み立てることがほとんど不可能である。したがって、典型的には、いくつかの、より低速のＡＤＣをインターリーブして、単一チャネルＡＤＣの速度限界を克服する。適切なサブＡＤＣが、高い面積当たりの速度の比率を用意して、時間インターリーブされるＡＤＣの総面積を低減し、最適化された電力当たりの速度の比率を用意して、総電力消費量を低く保持すべきである。逐次近似レジスタ（ＳＡＲ）ＡＤＣが、中分解能用途に対して優れたエネルギー効率を示す。
【０００４】
[004]非同期的に計時される２つの交互比較器（ａｌｔｅｒｎａｔｅ  ｃｏｍｐａｒａｔｏｒ：オルタネートコンパレータ）を用いて各サンプルを変換することによって高速動作を実現することができる。交互比較器の使用により、追加の電力を消費することなく、ＡＤＣ速度を約２０％だけ改善することができる。ＡＤＣオフセットは、典型的には、比較器の直流（ＤＣ：ｄｉｒｅｃｔ  ｃｕｒｒｅｎｔ）オフセットから生じるランダム付加誤差である。単一チャネルのＡＤＣにおいて、ＤＣオフセットは、容易に補正することができ、多くの通信用途においてしばしば無視されるＤＣトーンを生み出す。ＤＣオフセットの影響は、時間インターリーブされるＡＤＣにおいて、よりずっと有害である。実際の実施において、インターリーブされたチャネルは、ＤＣオフセット較正プロセスを通じて補正する必要がある、異なるＤＣオフセットを有することができる。
【０００５】
[005]図１は、従来技術によるＤＣオフセットを較正するための較正ロジック１３０を有する、時間インターリーブされるＡＤＣ１００の構成を示す。ＡＤＣ１００は、トラックアンドホールド回路（Ｔ／Ｈ）１１１と、すべてのビットの基準電圧を記憶する基準バッファ１１２とに結合された２つの比較器１２１及び１２２を含む。比較器１２１及び１２２は、交互に動作して、デジタル出力のそれぞれのビットを生成する。
【０００６】
[006]動作の間、入力信号１０１がＴ／Ｈ１１１に供給され、Ｔ／Ｈ１１１は、サンプリングされた信号を出力する。各比較器は、サンプリングされた信号を特定のビットの基準電圧と比較し、対応するビットのデジタル値として判定信号を出力する。より具体的には、判定１が比較器１  １２１によって出力され、その一方で、比較器２  １２２はリセットモードにある。比較器１  １２１がその判定を終えたとき、比較器１  １２１は、遅延を最小限に抑えてリセットモードになり、その一方で、比較器２  １２２は、判定２を行うために作動される。これにより、比較器１にはリセットの時間がより多くもたらされ、したがって、クリティカルパスからリセット時間が除去される。
【０００７】
[007]アナログ較正ロジック１３０は、従来のアナログ較正方式を利用して、比較器１２１及び１２２のＤＣオフセットを較正し、それにより、望ましくない複雑なアナログ回路設計及び高電力消費が要求される。また、従来の較正技法は、フォアグラウンド（又は「オフライン」）で実施され、それにより、ＡＤＣの動作の中断が必要とされる。具体的には、較正専用の時間ウィンドウの間、比較器は、変換のためのサンプリングされた信号の受け取りを停止し、代わりに、生成された較正信号を較正ロジックから受け取る。余分な較正時間により、ＡＤＣ及び高速デジタル受信機における信号処理が必然的に遅延する。
【発明の概要】
【０００８】
[008]したがって、複雑な回路設計を導入することなく、時間効率及び電力効率の改善を提供する高速アナログデジタル変換器（ＡＤＣ）にＤＣオフセット較正機構を提供することはやはり利点であろう。
【０００９】
[009]本開示の実施形態は、ＡＤＣのデジタル出力に基づいてバックグラウンドで交互比較器のＤＣオフセットを較正することができる較正ロジックを利用する。複数のサンプルのアナログデジタル変換と並行して、較正ロジックは、２つのカウンタを使用して、それぞれ、第１のアナログ範囲と第２のアナログ範囲とに含まれるサンプルを表すＡＤＣ出力の発生をカウントする。第１のアナログ範囲及び第２のアナログ範囲は、それらがＭＳＢ基準電圧に対して対称であり、組み合わせて、ビットで表される電圧の全範囲を包含するように定義される。ＤＣオフセットは、２つのカウントの差と２つのカウントの和との比率に基づいて導き出される。次いで、ＤＣオフセットは、補正のために入力信号、ＡＤＣ出力、又は基準電圧に組み込まれる。較正ロジックは、比較器を交互に較正することができる。各比較器は、それに関連付けられた様々なビットに基づいて連続して較正することができる。
【００１０】
[010]本開示の実施形態によれば、ＤＣオフセット較正は、アナログデジタル（Ａ／Ｄ）変換と同時に実施され、その場合、デジタル出力は、バックグラウンドでＤＣオフセットを決定するのに使用される。次いで、導き出されたＤＣオフセットは、補償のためにＡ／Ｄ変換プロセスに瞬時にフィードバックすることができる。したがって、Ａ／Ｄ変換における較正のために余分な時間ウィンドウを挿入する必要がある従来の技法に比較して、本開示による較正機構は、ＡＤＣの速度全体を大幅に及び有利に改善する。さらに、較正がＡＤＣのデジタル出力を活用して、ＤＣオフセットを導き出すので、較正ロジックは、デジタル領域で有利に実施することができ、したがって、従来のアナログ設計よりもずっと簡単である。
【００１１】
[011]本開示の実施形態によれば、ＡＤＣを較正する方法が、アナログ入力信号を第１の複数のデジタル値に変換するステップを含み、その場合、それぞれのデジタル値はＭビットを含み、Ｍは０よりも大きい整数である。第１のアナログ範囲における前記アナログ入力信号のサンプルを表すデジタル値の第１のカウントが決定される。第２のアナログ範囲における前記アナログ入力信号のサンプルを表すデジタル値の第２のカウントがやはり決定される。次いで、ＡＤＣの第１の直流（ＤＣ）オフセットが、前記第１のカウント及び前記第２のカウントに基づいて決定される。
【００１２】
[012]前述のものは概要であり、したがって、必然的に、詳細の簡略化、一般化、及び省略を含む。その結果として、概要は例示的に過ぎず、限定的であることが決して意図されていないことを当業者は理解するであろう。特許請求の範囲によってのみ定義される、本発明の他の態様、発明的特徴、及び利点は、以下に記載する非限定的な詳細な説明において明らかとなるであろう。
【詳細な説明】
【００１３】
[013]次に、本発明の好ましい実施形態を詳細に参照するが、その例は、添付の図面に示す。本発明を好ましい実施形態と併せて説明するが、好ましい実施形態は、本発明をこれらの実施形態に限定することが意図されていないことが理解されよう。それどころか、本発明は、代替形態、変更形態、及び等価形態を包含することが意図されており、それらは、添付の特許請求の範囲によって定義される、本発明の精神及び範囲内に含まれる可能性がある。さらに、本発明の実施形態の以下の詳細な説明において、本発明の完全な理解を提供するために数多くの具体的な詳細を記載する。しかし、本発明は、これらの具体的な詳細なしで実施できることが当業者によって認識されよう。他の場合には、よく知られた方法、手順、構成要素、及び回路は、本発明の実施形態の態様を不必要にあいまいにしないようにするために、詳細に説明していない。方法は、明確にするために、番号を付けた一連のステップとして表すことができるが、番号付けは、必ずしもステップの順序を示さない。ステップの一部は、省略し、並行して実施し、又はシーケンスの厳密な順序を維持する要件なしで実施することができることを理解されたい。本発明の実施形態を示す図面は、半図式的であり、縮尺通りではなく、特に、寸法の一部は、提示を明確にするためのものであり、図面の図において誇張して示してある。同様に、説明を容易にするために図面における図は、一般には、同様の向きを示し、図におけるこの表示は、大部分任意である。一般には、本発明は、任意の向きで動作させることができる。
【図面の簡単な説明】
【００１４】
[014]本発明の実施形態は、同じ参照符号が同じ要素を示す添付の図面の図と併せて以下の詳細な説明を読むことにより、よりよく理解されよう。
【００１５】
【図１】[015]図１は、従来技術による、ＤＣオフセットを較正するための較正ロジックを有する、時間インターリーブされるＡＤＣの構成を示す図である。
【００１６】
【図２】[016]図２は、本開示の実施形態による、Ａ／Ｄ変換結果に基づいてＤＣオフセットを較正するための較正ロジックを装備した例示的なＡＤＣの構成を示す図である。
【００１７】
【図３】[017]図３は、本開示の実施形態による、ＡＤＣの複数の比較器のＤＣオフセットを決定するのに使用されるそれぞれのビットに関連付けられた例示的な電圧範囲を示す図である。
【００１８】
【図４】[018]図４は、本開示の実施形態による、Ａ／Ｄ変換結果に基づいてＡＤＣのＤＣオフセットを決定することができる例示的な較正ロジックの構成を示す図である。
【００１９】
【図５】[019]図５は、本開示の実施形態による、特定のビット数ｋに基づいてＡＤＣにおける比較器を較正する例示的なプロセスを表す流れ図である。
【００２０】
【図６】[020]図６は、本開示の実施形態による、ＡＤＣにおける複数の比較器を較正する例示的なプロセスを表す流れ図である。
【００２１】
【図７】[021]図７は、本開示の実施形態による、例示的な較正ロジックによって推定された２つの交互比較器のＤＣオフセットの標準偏差を明示する模擬結果を示す図である。
【交互比較器を有するＡＤＣのＤＣオフセット較正】
【００２２】
[022]全体として、本開示の実施形態は、比較器に提供されたサンプリングされた信号の組に応答するＡＤＣデジタル出力に基づいてアナログデジタル変換器（ＡＤＣ）におけるＤＣオフセットを較正する較正機構を提供する。Ａ／Ｄ変換の間、サンプリングされた信号の組が、対応する比較器における特定のビットの基準電圧と比較される。Ａ／Ｄ変換プロセスと並行して、及びＡＤＣからのデジタル値出力に基づいて、第１のアナログ範囲及び第２のアナログ範囲に含まれるサンプルのカウントが、それぞれ決定される。第１及び第２のアナログ範囲は、ＭＳＢ基準電圧に対して対称であり、組み合わせて、特定のビットで表される電圧の全範囲を包含する。各比較器は、それに関連付けられた様々なビットに基づいて連続して較正することができる。複数の比較器は、交互に較正することができる。
【００２３】
[023]本開示の実施形態を、電圧入力を使用するＡＤＣを参照して説明するが、本開示は、電流入力ＡＤＣなど、任意の他の適切な種類のＡＤＣに適用することができる。
【００２４】
[024]統計的に言うと、通信ネットワーク受信機において、ＡＤＣ比較器がオフセットを何も有しない場合、基準電圧よりも高い電圧を有するサンプリングされた信号の数は、それよりも低い電圧を有するサンプルの数に等しい。逆に、ＡＤＣ比較器がＤＣオフセットを有する場合、２つの電圧範囲に含まれるサンプルの数は不均一となり、差はＤＣオフセットに比例する。したがって、実際には、多数のサンプルが比較器における基準電圧と比較されたとき、２つの電圧範囲における信号の分布を比較器のＤＣオフセットを導き出すのに使用することができる。
【００２５】
[025]図２は、本開示の実施形態による、Ａ／Ｄ変換結果に基づいてＤＣオフセットを較正するための較正ロジック２５０を装備した例示的なＡＤＣ２００の構成を示す。ＡＤＣ２００は、アナログ入力信号２０１の電圧をサンプリングし、その値を指定の最短時間にわたって一定のレベルに維持するＴ／Ｈ回路２１１を含む。基準バッファ２１２は、すべてのビットの基準電圧を記憶する。比較器２２１及び２２２は、Ｔ／Ｈ２１１から出力されたサンプリングされた信号と基準電圧とを交互に比較して、それぞれのビットの２進値を生成する。２つの比較器２２１及び２２２のＤＣオフセットは、レジスタ２４１及び２４２並びにデジタルアナログ変換器（ＤＡＣ）２３１及び２３２を介して較正することができる。レジスタ値は、較正ロジック２５０によって設定される。
【００２６】
[026]本明細書に説明する実施形態において、ＡＤＣ出力は、ストレートバイナリ形式であるか又はオフセットバイナリであり、その場合、ＡＤＣ出力は、０〜２Ｍ−１にわたるすべての利用可能な数を使用し、その場合、ＭはＡＤＣ出力におけるビットの総数であると仮定した。例えば、Ｍは８ビットであることができる。最も負の信号は、すべてゼロに変換され、最も正の信号は、すべて１に変換される。しかし、本開示は、そのような実施によって限定されない。
【００２７】
[027]Ａ／Ｄ変換の間、交互比較器は、サンプリングされた信号をデジタル値に変換する。例えば、比較器１  ２２１は、ビット１（ＭＳＢ）、３、及び５を出力し、比較器２２２は、ビット２、４、及び６（最下位ビット又はＬＳＢ）を出力する。本開示によれば、較正ロジックは、比較器のバイナリ出力によるそれぞれのビットに基づいて比較器のＤＣオフセットを導き出すことができる。より具体的には、特定の比較器を較正するために、ビット数が選択され、それに応じて、較正ロジックは、最上位ビット（ＭＳＢ）の基準電圧に対して対称である第１及び第２のアナログ範囲を定義する。組み合わせた２つの範囲は、特定のビットで表される全アナログ範囲を包含する。較正ロジックは、Ａ／Ｄ変換から生じたバイナリ出力を使用して、それぞれ２つの範囲に含まれるサンプルのカウントを決定する。２つのカウントの和に対する２つのカウントの差並びに特定のビットの公称基準電圧に基づいて、ＤＣオフセットが導き出され（又は推定され）、対応するレジスタ２４１又は２４２に記憶される。次いで、推定されたＤＣオフセットは、比較器の入力又は出力又は基準電圧に対して値を加算又は減算することによって補償することができる。本開示は、ＡＤＣにおけるＤＣオフセットを補償するために機構によって限定されないことが理解されよう。
【００２８】
[028]本開示の実施形態によれば、ＤＣオフセット較正は、アナログデジタル（Ａ／Ｄ）変換と同時に実施され、その場合、デジタル出力は、バックグラウンドでＤＣオフセットを決定するのに使用される。次いで、導き出されたＤＣオフセットは、補償のためにＡ／Ｄ変換プロセスに瞬時にフィードバックすることができる。したがって、Ａ／Ｄ変換における較正のために余分な時間ウィンドウを挿入する必要がある従来の技法に比較して、本開示による較正機構は、ＡＤＣの速度全体を大幅に且つ有利に改善する。さらに、較正がＡＤＣのデジタル出力を活用して、ＤＣオフセットを導き出すので、較正ロジックをデジタル領域で有利に実施することができ、それにより、従来のアナログ設計よりもずっと簡単で、より電力効率の良い回路設計が伴う。
【００２９】
[029]さらに、デジタルＡＤＣ出力の残留ＤＣオフセットは、上記の初期ＡＤＣ較正の後、残留オフセット較正ロジック２７０によって補償することができる。残留ＤＣオフセットは、ＡＤＣ出力を使用して推定される。
【００３０】
[030]より具体的には、ＤＣオフセット推定値は、次式で表すことができる。すなわち、
【数１】
2019509694.tif 000003
ここで、
ｘｉはＡＤＣ出力であり、
ｄはＤＣオフセット推定値であり、
ＬはＡＤＣ出力の数である。
【００３１】
[031]ＤＣオフセット推定値ｄは、次に受け取ったＡＤＣ出力サンプルから減算され、それは次式で表される。
ｙｉ＝ｘｉ−ｄ
ここで、ｙｉは、補償されたＡＤＣ出力を表す。
【００３２】
[032]図３は、本開示の実施形態による、ＡＤＣの様々なビットに基づいてＤＣオフセットを決定するのに使用される例示的な電圧範囲を示す。本開示はビットの数、アナログ範囲によって、又はＡＤＣの比較器の数によって限定されないことが理解されよう。この例において、入力信号電圧範囲は、−１Ｖ〜１Ｖにわたる。この例におけるＡＤＣは４ビットを有すると仮定する。
【００３３】
[033]ＭＳＢ（ｋ＝１）に基づいて比較器を較正するために、サンプリングされた信号の組がＡＤＣに供給され、ＭＳＢ基準電圧と比較される。それに応答して、Ｍビットのデジタル値がＡＤＣから出力される。この例において、基準電圧は、公称値０Ｖに設定される。デジタル値は、較正ロジックに提供されて、ＭＳＢが１に等しいデジタル値と、ＭＳＢが０に等しいデジタル値とのカウントを決定する。カウントは、それぞれＡ１及びＡ２として表される。図示するように、Ａ１は、［０Ｖ，１Ｖ］の範囲に含まれるサンプリングされた信号の数に対応し、Ａ２は、［−１Ｖ，０Ｖ］の範囲に含まれるサンプリングされた信号の数に対応する。サンプルの組の総数（Ａ１＋Ａ２）に対するＡ１とＡ２との差（Ａ１−Ａ２）は、ＭＳＢのＤＣオフセットに比例する。
【００３４】
[034]同様に、２番目のＭＳＢ（ｋ＝２）に基づいて比較器を較正するために、サンプリングされた信号の別の組に応答して生成されたＡＤＣ出力が使用される。この例において、２番目のＭＳＢの基準電圧は、公称値
【数２】
2019509694.tif 000004
及び
【数３】
2019509694.tif 000005
に設定される。それぞれ、２番目のＭＳＢが１に等しく、ＭＳＢが０に等しいＡＤＣ出力のカウント（０１ｘｘ）が決定され、Ｂ２として表され、２番目のＭＳＢが０に等しく、ＭＳＢが１に等しいＡＤＣ出力のカウント（１０ｘｘ）が決定され、Ｂ１として表される。
【００３５】
[035]したがって、図示するように、Ｂ１は、
【数４】
2019509694.tif 000006
の範囲に含まれるサンプリングされた信号の数に対応し、Ｂ２は、
【数５】
2019509694.tif 000007
の範囲に含まれるサンプリングされた信号の数に対応する。２つの範囲は、ＭＳＢの基準電圧に対して対称である。２つの範囲の外側に含まれる任意のＡＤＣ出力は、較正目的には無視される。サンプルの組の総数（Ｂ１＋Ｂ２）に対するＢ１とＢ２との差（Ｂ１−Ｂ２）は、２番目のＭＳＢに基づく比較器のＤＣオフセットに比例する。
【００３６】
[036]同様に、ビット３のＤＣオフセットを決定するために、
【数６】
2019509694.tif 000008
及び
【数７】
2019509694.tif 000009
の範囲に含まれるサンプルの数がカウントされ、それぞれＣ１及びＣ２として表される。カウントは、ＡＤＣから出力された対応するデジタル値に基づいて決定される。２つの範囲は、ＭＳＢの基準電圧に対して対称である。２つの範囲におけるサンプリングされた信号に対応するデジタル出力は、それぞれ１００ｘ及び０１１ｘである。２つの範囲の外側に含まれる任意のサンプルは、較正目的には無視される。サンプルの組の総数（Ｃ１＋Ｃ２）に対するＣ１とＣ２との差（Ｃ１−Ｃ２）は、比較器のＤＣオフセットに比例する。同様に、ＬＳＢのＤＣオフセットは、図示するように、Ｄ１及びＤ２に基づいて決定される。
【００３７】
[037]したがって、概して、ビット数ｋに対して、カウンタは、ｂ１，ｂ２，．．．，ｂｋ＝１，０，．．．，０を有するＡＤＣデジタル出力及びｂ１，ｂ２，．．．，ｂｋ＝０，１，．．．，１を有するＡＤＣデジタル出力をカウントする。
【００３８】
[038]いくつかの実施形態において、ＤＣオフセット推定値ｄ（ｋ）は、次式で与えられる。すなわち、
【数８】
2019509694.tif 000010
ここで、
ｋは、ＤＣオフセットが推定されるＡＤＣビット数である。図２の例において、比較器１のＤＣオフセットには、ｋ＝１，３，５，．．．を使用し、比較器２のＤＣオフセットには、ｋ＝２，４，６，．．．を使用する。
ｎ１は、第１の範囲にビットを有する、合計Ｎ個のサンプルからのＡＤＣサンプルの数である。例えば、ＭＳＢには、ｎ１が出力ｂ１，ｂ２，．．．，ｂｋ＝１，０，．．．，０の数に対応し、ここで、ｂ１はＭＳＢであり、ビットの総数はｋである。
ｎ２は、ビットｂ１，ｂ２，．．．，ｂｋ＝０，１，．．．．，１を有する合計Ｎ個のサンプルからのＡＤＣサンプルの数であり、ここで、ｂ１はＭＳＢであり、ビットの総数はｋである。
ｖは、選択されたＡＤＣ基準点の公称電圧であり、ここで、ＡＤＣ入力は、符号付き信号である。［−１，１］のＡＤＣ入力範囲では、基準電圧はｖ＝２−（ｋ−１）、例えば、ｖ＝１，１／２，１／４，．．．である。
【００３９】
[039]最大可能ＤＣオフセットは、ｋにより制限される。具体的には、
ｍａｘ  ｄｃ  ｏｆｆｓｅｔ＝２−（ｋ−１）ｖｏｌｔ
【００４０】
[040]図４は、本開示の実施形態による、サンプリングされた信号に応答するＡ／Ｄ変換結果に基づいてＡＤＣのＤＣオフセットを決定することができる例示的な較正ロジック４００の構成を示す。較正ロジック４００は、比較器の出力に結合されたカウンタ４１１及び４１２と、加算器４１４と、減算器４１３と、除算器４１４と、レジスタ４１６に結合された乗算器４１５とを含む。
【００４１】
[041]所与のｋに対して、較正ロジックは、２つの選択されたＡＤＣ出力の群を定義する。図３を参照してより詳細に説明するように、第１の群は、第１の電圧範囲に含まれるサンプルに応答して生成され、第２の群は、第２の電圧範囲に含まれるサンプルに応答して生成される。
【００４２】
[042]ＡＤＣが第１の群に含まれる数を出力するたびに、カウンタ４１１がインクリメントし、ＡＤＣが第２の群に含まれる数を出力するたびに、カウンタ４１２がインクリメントする。実施において除算を簡単にするために、ＤＣオフセットの組を決定するのに寄与するサンプルの数は、ｎ１＋ｎ２＝２ｍとなるようにＤＣオフセットが設定され、ここで、ｍは整数である。このようにして、除算は単純なけた送りとなる。例えば、サンプルの総数は、数千万、例えば、２千万の規模であることができる。
【００４３】
[043]加算器４１３及び減算器４１４は、ｎ１とｎ２との和及び差を生成し、和及び差は、除算器４１４に供給されて、その比率を得る。乗算器は、比率と、特定のビット（ｖ＝２−（ｋ−１））で表される公称電圧範囲との積を生成する。次いで、適正な符号が４１７によって付加されたビットｋのＤＣオフセット（ｄ（ｋ）と表される）が、較正ロジック４００から出力される。ビットｋのＤＣオフセットは、レジスタ（例えば、図２の２４１又は２４２）に記憶し、補正のために対応する比較器に供給することができる。
【００４４】
[044]図５は、本開示の実施形態による、特定のビットｋに基づいてＡＤＣにおける比較器を較正する例示的なプロセス５００を表す流れ図である。比較器は、ｋ番目のビットの値を生成する。例えば、プロセス５００は、図４に示す較正ロジックによって実施することができる。５０１において、複数のアナログ信号サンプルが、比較器によってＭビットのデジタル値に変換される。５０１と並行して、第１のアナログ範囲に含まれるサンプルを表すデジタル値は、５０２においてカウントされ、第２のアナログ範囲に含まれるサンプルを表すデジタル値は、５０３においてカウントされる。２つのアナログ範囲は、ビット数ｋで示される。例として図３に示す２番目のＭＳＢを使用して、１０ｘｘのデジタル値が、範囲
【数９】
2019509694.tif 000011
におけるサンプルを表し、０１ｘｘのデジタル値が、
【数１０】
2019509694.tif 000012
の範囲におけるサンプルを表す。
【００４５】
[045]５０４において、ＤＣオフセットが、例えば、方程式２により、２つのカウントに基づいて生成される。次いで、それに応じて、比較器のＤＣオフセットが、５０５において補正される。前述のプロセス５０１〜５０５は、各ｋに対して繰り返すことができる。
【００４６】
[046]一般には、較正の初めに、ＤＣオフセットが高い可能性があるとき、ｋの小さな値が使用されるのが好ましい。例えば、比較器１のＤＣオフセットでは、ｋ＝１が使用され、したがって、較正がＭＳＢに基づいて実施される。比較器２のＤＣオフセットでは、較正は２番目のＭＳＢ又はｋ＝２に基づく。いくつかの実施形態において、特定のｋには、ＤＣオフセットが所定の閾値よりも小さくなるまで較正プロセスを繰り返すことができる。
【００４７】
[047]図６は、本開示の実施形態による、ＡＤＣにおける交互比較器を較正する例示的なプロセス６００を表す流れ図である。本開示は、ＡＤＣにおける比較器の数によって制限されない。この例において、ＡＤＣは２つの交互比較器を有する。６０１において、比較器１が、図５を参照してより詳細に説明するように、ｋ番目のビットに基づいて較正される。例えば、初めに、ビット数が、ｋ＝１（ＭＳＢ）に設定され、サンプリングされた数が、Ｎ（ｋ）に設定され、閾値ＴＨ（１）が、ＭＳＢ（ｋ＝１）に基づいてＤＣオフセット推定値に設定される。ｄ（１）が生成されると、それは比較器１に関連付けられており、補正のために使用されるレジスタ（例えば、図２のＲＥＧ２４１）に付加される。６０２において、ａｂｓ（ｄ（ｋ））がＴＨ（ｋ）と比較される。ａｂｓ（ｄ（ｋ））がＴＨ（ｋ）よりも大きい場合、別のＮ（ｋ）サンプルを使用してプロセス６０１を繰り返して、比較器１を較正する。
【００４８】
[048]それ以外の場合、比較器２は、図５を参照してより詳細に説明するように、６０３において、（ｋ＋１）番目のビットに基づいて較正される。例えば、ｄ（１）が６０１において補正された後、ｋは２に設定され、サンプリングされた数がＮ（２）に設定され、閾値ＴＨ（２）が２番目のＭＳＢ（ｋ＝２）に基づいてＤＣオフセット推定値に設定される。６０４において、ａｂｓ（ｄ（＋１））がＴＨ（ｋ＋１）と比較される。ａｂｓ（ｄ（ｋ＋１））がＴＨ（ｋ＋１）よりも大きい場合、別のＮ（ｋ＋１）サンプルを使用してプロセス６０３を繰り返して、比較器２を較正する。それ以外の場合、ｋは６０５においてインクリメントされ、プロセス６０１〜６０４が２つの比較器を較正するために別のレベルの精度まで繰り返される。
【００４９】
[049]結果として、比較器１がｋ＝１，３，５，．．．に基づいて連続して較正され、比較器２がｋ＝２，４，６，．．．に基づいて連続して較正される。任意の残留ＤＣオフセットは、方程式１を参照して説明したように、残留較正ロジックによって補正することができる。
【００５０】
[050]図７は、本開示の実施形態による、例示的な較正ロジックによって推定された２つの交互比較器のＤＣオフセットの標準偏差を明示する模擬結果を示す。データプロットは、標準偏差をＡＤＣ出力の関数として示す。標準偏差は、均一な分布を有する、−１〜１Ｖの入力信号範囲の場合に対して模擬を介して見いだされる。図示するように、ＤＣオフセットの標準偏差は、サンプルの数Ｎがより大きいとき、及びそれが、より高いビットｋに基づく場合、より小さくなる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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