(57)【要約】  メモリコントローラ集積回路（メモリＩＣ）１２０と、メモリバスと、メモリＩＣ１１０とを含み、それらが全て同じピーク帯域幅の共通のＤＤＲタイプメモリより少ない信号を使用する、メモリサブシステムが提供される。２２個以下のスイッチング信号を使用して、そのサブシステムは、それらのＩＣを相互接続するバスを介して３０００メガバイト／秒超でデータを転送することができる。アドレス／制御コマンドをデータ転送のために使用される同じ信号のうちの少なくともいくつかに時分割多重化することによって、信号カウント削減が達成される。単一のバス信号を用いてバス動作を開始し、動作すると、単一の信号が、この単一のバス信号の１６ビットサンプルに基づいて、シリアルプロトコルを介して、データ転送と同時にアドレス指定及び制御情報をメモリＩＣ１１０に転送することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも１つのメモリ記憶装置集積回路（メモリＩＣ）をコントローラＩＣに相互接続するように構成されるバスであって、
前記メモリＩＣ上の一群の端子に電気的に接続され、前記コントローラＩＣ上の対応する端子に電気的に結合されるように構成される複数の電気バス導体を備えており、
前記バス導体は、前記バス導体を通して送信される信号のタイプに基づいて、以下のグループである、データバスグループ、データストローブグループ、クロックグループ、チップセレクトグループ又は制御グループのうちの１つ以上に分類され、
前記データバスグループ内の前記１つ以上のバス導体は、コマンド転送時間中に、前記コントローラＩＣから前記メモリＩＣにパラレルコマンドを移送するように構成され、データ転送時間中にバーストモードを用いて前記メモリＩＣと前記コントローラＩＣとの間でデータを移送するように更に構成され、
前記制御グループ内の前記１つ以上のバス導体は、シリアルコマンドが前記メモリＩＣの動作を制御することができるように、前記データ転送時間中に前記コントローラＩＣから前記メモリＩＣに前記シリアルコマンドを移送するように構成される単一の導体を備えるものである、バス。
【請求項２】
前記シリアルコマンドは、該シリアルコマンドの機能を指定するオペレーションコードを含み、該機能は、ヌルオペレーション機能、バーストモード機能、アクティベーション機能又はユーティリティ機能のうちの１つであり、該ユーティリティ機能は、進行中のバーストモードメモリ動作を終了するように前記メモリＩＣに指示する手段を含み、その中に含まれるバンクをプリチャージするように前記メモリＩＣに指示する手段を含むものである、請求項１に記載のバス。
【請求項３】
前記バスは、前記コントローラＩＣから前記メモリＩＣに第１のシリアルコマンドを移送し、その直後に、前記メモリＩＣに第２のシリアルコマンドを移送することができるものである、請求項２に記載のバス。
【請求項４】
前記シリアルコマンドは、前記メモリＩＣがバーストメモリ動作を実行している間に、前記バスの動作モードを読出しモードと書込みモードとの間で、かつ書込みモードと読出しモードとの間で切り替えることを提供する、請求項３に記載のバス。
【請求項５】
前記データバスの幅は１バイトであり、ただし、１バイトは８ビット又は９ビットのうちの一方であり、前記データストローブグループは２つの導体を備える、請求項１に記載のバス。
【請求項６】
前記データバスの幅は２バイトであり、ただし、１バイトは８ビット又は９ビットのうちの一方であり、前記データストローブグループは２つの導体を備える、請求項１に記載のバス。
【請求項７】
前記データバスの幅は２バイトであり、ただし、１バイトは８ビット又は９ビットのうちの一方であり、前記データストローブグループは４つの導体を備える、請求項１に記載のバス。
【請求項８】
前記データバスの幅は４バイトであり、ただし、１バイトは８ビット又は９ビットのうちの一方であり、前記データストローブグループは８つの導体を備える、請求項１に記載のバス。
【請求項９】
前記データバスの幅は６バイトであり、ただし、１バイトは８ビット又は９ビットのうちの一方であり、前記データストローブグループは１２個の導体を備える、請求項１に記載のバス。
【請求項１０】
データバスの幅は８バイトであり、ただし、１バイトは８ビット又は９ビットのうちの一方であり、前記データストローブグループは１６個の導体を備える、請求項１に記載のバス。
【請求項１１】
バースト書込み動作の一部として、前記データバスを介して書込みマスクが転送される、請求項１に記載のバス。
【請求項１２】
前記バスは、無期限の持続バーストモードにおいて動作するように構成される、請求項４に記載のバス。
【請求項１３】
前記バスは、コントローラＩＣダイ及びメモリＩＣダイを含む単一の半導体パッケージ内に配置され、前記メモリＩＣダイ及び前記コントローラＩＣダイはスタック構成において配置され、前記バス導体は一群の特有ボンドワイヤを備え、前記メモリＩＣダイ上の各バスインターフェース端子は特有ボンドワイヤを介して前記コントローラＩＣダイ上の対応するバスインターフェース端子に結合され、前記メモリＩＣダイの背面は前記コントローラＩＣダイの正面に面する、請求項１２に記載のバス。
【請求項１４】
前記バスはコントローラＩＣダイ及びメモリＩＣダイを含む単一の半導体パッケージ内に配置され、前記コントローラＩＣダイのバス端子はフリップチップ技術を用いて基板上に配置される金属導体に結合され、前記メモリＩＣダイのアクティブ面が前記基板と反対に面するように、かつ各バス導体が、前記コントローラＩＣの各バスインターフェース端子が特有基板金属導体の第１の端部に電気的に結合されるよう構成される、ボンドワイヤ及び基板金属導体の直列結合から構成されるように、前記メモリＩＣダイは前記コントローラＩＣダイとスタックダイ構成において配置され、前記メモリＩＣの各バスインターフェース端子が、前記基板上に配置される少なくとも特有ボンドワイヤ及び特有導体の直列接続を介して前記コントローラＩＣの対応するバスインターフェース端子に結合されるように、各特有基板金属導体トレースの第２の端部が、特有ワイヤボンドを介して前記メモリＩＣダイ上の対応するバスインターフェース端子に電気的に結合される、請求項１２に記載のバス。
【請求項１５】
前記メモリＩＣ及び前記コントローラＩＣはそれぞれ個別パッケージ内に配置され、各ＩＣのバスインターフェース端子が各パッケージの外側にある外部バス端子に電気的に結合され、前記メモリＩＣの各外部バスインターフェース端子が基板上に配置される一群の個別導体のうちの特有の１つの導体の第１の端部に結合されるように、前記バス導体が前記基板上に配置される該一群の個別導体から構成され、前記メモリＩＣの各バスインターフェース端子が前記基板上に配置される特有個別導体を介して前記コントローラＩＣの対応するバスインターフェース端子に結合されるようにして、前記個別導体の第２の端部が前記コントローラＩＣの対応する外部バスインターフェース端子に結合される、請求項１２に記載のバス。
【請求項１６】
前記メモリＩＣ及び前記コントローラＩＣはそれぞれ個別パッケージ内に配置され、前記バス導体が、パッケージオンパッケージスタック構成において、前記メモリＩＣパッケージの各バスインターフェース外部端子を、前記コントローラＩＣパッケージの対応する外部バスインターフェース端子に電気的に結合するはんだ接続を含むようにして、各ＩＣの前記バスインターフェース端子が各パッケージの外側にある外部バスインターフェース端子に電気的に結合され、前記メモリＩＣパッケージが前記コントローラＩＣパッケージ上に配置される、請求項１２に記載のバス。
【請求項１７】
前記バス導体は一群の特有ワイヤボンドから構成され、各メモリＩＣバスインターフェース端子が前記コントローラＩＣの対応するバスインターフェース端子に結合されるように、各特有ワイヤボンドが、コントローラＩＣダイのバスインターフェース端子をメモリＩＣダイの対応するバスインターフェース端子に電気的に結合し、前記メモリＩＣダイ及び前記コントローラＩＣダイは、各ダイの背面が基板に面するようにして、共通の平面内で該基板上に互いに隣接して配置される、請求項１２に記載のバス。
【請求項１８】
メモリＩＣダイ及びコントローラＩＣダイがそれぞれ共通の基板上に配置され、各ダイの背面は前記基板に面し、前記メモリＩＣダイの各バスインターフェース端子は、それを前記基板上に配置される特有金属導体の第１の端部に電気的に結合するワイヤボンドを有し、前記メモリＩＣ上の各バスインターフェース端子が前記コントローラＩＣ上の対応するバスインターフェース端子に電気的に結合されるようにして、前記金属導体の第２の端部は、それをコントローラダイの対応するバスインターフェース端子に電気的に結合するワイヤボンドを有し、各バス導体は、特有の第１のボンドワイヤ、特有の基板導体及び特有の第２のボンドワイヤの直列結合からなる電気回路を備える、請求項１２に記載のバス。
【請求項１９】
コントローラＩＣダイ及びメモリＩＣダイはそれぞれ、アクティブ面がフリップチップ基板に面するようにして配置され、前記メモリＩＣダイ上の各バスインターフェース端子が、前記フリップチップ基板上に配置される特有導体を用いて前記コントローラＩＣダイ上の対応するバスインターフェース端子に電気的に結合されるように、フリップチップ技術を用いてその上に配置される金属導体に電気的に結合されるバスインターフェース端子を有し、基板導体が前記バス導体を含むものである、請求項１２に記載のバス。
【請求項２０】
バス導体が２つのダイのうちの少なくとも一方を貫通するチャネル内に配置される金属導体を備えるように、前記メモリＩＣダイの前記メモリインターフェース端子はそれぞれ、前記バス導体を介して、前記コントローラＩＣダイ上の前記対応するメモリインターフェース端子に電気的に結合される、請求項１２に記載のバス。
【請求項２１】
少なくとも１つの特有金属バンプが、メモリＩＣダイの各バスインターフェース端子を前記コントローラＩＣ上の対応するバスインターフェース端子と電気的に結合するように、前記バス導体は、前記メモリＩＣダイ及びコントローラＩＣダイのうちの一方の上にある前記バスインターフェース端子上に配置される金属バンプを備え、両方のダイのアクティブ面は対面する、請求項１２に記載のバス。
【請求項２２】
少なくとも１つのメモリＩＣをコントローラＩＣと相互接続するバスであって、該バスは同じ導体を用いてメモリコマンド及びデータを転送するように構成され、該バスはメモリコマンド及びデータを移送するように構成される１６個の導体から構成され、２つの導体はクロックを移送するように構成され、５個以下の更なる導体はデータストローブ及びメモリ制御信号を移送するように構成され、該バスは、少なくとも３０００メガバイト／秒のピーク帯域幅においてデータを転送するように構成されるものである、バス。
【請求項２３】
少なくとも１つのメモリ記憶装置集積回路（メモリＩＣ）をコントローラＩＣに相互接続する手段であって、
以下のタイプである、データ信号、送信される情報の安定性の指示、クロック信号、チップ選択信号、又は制御信号のうちの１つ以上の信号を送信する手段を含む、前記メモリＩＣ上の一群の端子を前記コントローラＩＣ上の対応する端子に電気的に結合する手段と、
シリアルコマンドが前記メモリＩＣの動作を制御することができるように、単一のピンを通して、データ転送時間中に前記コントローラＩＣから前記メモリＩＣに該シリアルコマンドを送信する手段と
を備えてなる手段。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、実行メモリ又はバッファメモリ、及びメモリとの通信のために有用なバス等の、コンピューティング及びデータバッファリングアプリケーションにおいて使用されるバス及びメモリデバイスの分野に関する。
【０００２】
［関連出願の相互参照］
本出願は、２０１６年６月１７日に出願された米国仮特許出願第６２／３５１，５５６号の出願日の利益を主張する、２０１７年６月９日に出願された米国特許出願第１５／６１８，９０７号の継続出願であり、その開示内容は、引用することにより本明細書の一部をなすものとする。
【背景技術】
【０００３】
広帯域幅バッファメモリ及びバスは、メモリバスを用いてメモリをシステムロジックに接続するのが有利である、ビデオアプリケーションを含む複数のアプリケーションにおいて使用することができる。
【０００４】
ポータブルデバイス内のビデオディスプレイシステムは、ディスプレイ上の情報が不変であるときに電力を節約できるようにするために、ディスプレイパネル内に「パネルセルフリフレッシュ」バッファメモリを組み込む場合がある。
【０００５】
画像品質を改善し、フリッカを低減するために、大型ディスプレイシステムは、バッファメモリを組み込むスキャンレートコンバータ技術を利用することによって、新たな情報がディスプレイに与えられる速度より速い速度においてディスプレイをスキャンすることができる。
【０００６】
タッチスクリーンディスプレイシステムは、デジタイザフレームバッファ内にバッファメモリを組み込む場合がある。
【０００７】
ポータブルビデオ機器は、ビデオキャプチャ、圧縮、解凍、記憶、編集、表示又はビデオ再生に関連して使用されるバッファメモリを組み込む場合がある。
【０００８】
ポータブルパノラマ撮像システムは、レンズひずみ補正アルゴリズムによって使用されるバッファメモリを組み込む場合がある。
【０００９】
いくつかのタイプのシステムは、２つ以上のメモリ又はメモリタイプに対応することができるバス上で使用されるメモリを組み込む場合がある。
【００１０】
数多くのコンピューティング及びビデオシステムが、動作命令及び／又はデータを記憶するためにメモリを必要とする。最小のメモリ容量を除く全ての場合に、一般には、システム論理ＩＣ基板上に記憶装置を集積するより、個別のメモリＩＣ又はＩＣの組み合わせを用いてメモリ記憶装置を設ける方が、費用対効果が高い。コントローラＩＣを１つ以上のメモリＩＣと相互接続するために、多くの場合にバスが使用される。コントローラＩＣは、ビデオ処理、プログラマブルロジック又は他の機能等のシステム動作に関連する他のタスクを実行することができ、メモリインターフェース処理のみに限らない。
【００１１】
メモリ技術は、メモリに接続されるバスによって使用されるプロトコルに関する要件を部分的に決定する。同時に、バスプロトコル及び物理的特性が、バスを使用するメモリＩＣ及びコントローラの帯域幅及び機能的要件を確立する。バス信号の数、バス信号が切り替わる速度、及びシグナリングプロトコルが、メモリバスの性能を最終的に制限する。
【００１２】
メモリＩＣは一般に、データセンタサーバにおいて使用される大容量メモリシステムから、一例としてＷＩＦＩルータにおいて使用されるシングルチップバッファメモリまでに及ぶ広範なアプリケーションにおいて使用されるように設計される。これらのアプリケーションにおけるメモリバス信号のための電気的接続の長さは、１ミリメートル未満から、数十センチメートルまでに及ぶ可能性がある。バス信号完全性要件は、整合長ワイヤボンドから、ＰＣＢインピーダンス制御、整合トレース長及びシグナリング経路内のコネクタとの並列終端までに及ぶ場合がある。
【００１３】
メモリＩＣは一般に、この広範なアプリケーションをサポートするので、メモリＩＣは通常、メモリＩＣの機能の全てを明らかにし、アクセスするために、コントローラＩＣへの電気的接続用として数十個の信号を組み込む。例えば、単一のメモリシステムを形成するために組み合わされるメモリの複数のランクの構成をサポートするために、メモリＩＣ上に、ストローブとともにチップセレクト信号が組み込まれ、特定の動作の場合に特定のメモリＩＣのみを選択できるようにする。
【００１４】
いくつかのアプリケーションは、数千バイトのサイズとすることができる、一連のバイトからなる複数のブロックの移動を伴うメモリアクセスパターンを有し、一方、他のアプリケーションは、サイクルごとの観点から極めてランダムであるメモリアクセスパターンを有する。そのため、大部分のメモリＩＣ上で、データバス信号とは別の個別のアドレス指定信号を用いて、アドレス指定及びデータ転送を同時に可能にする。
【００１５】
一方において、メモリＩＣをストローブするため、選択するため、及びアドレス指定するために別々のリソースを有することは、そのようなメモリＩＣを使用するアプリケーションにおいて高度な普遍性を提供するが、他方では、各メモリＩＣに接続するために、４５個以上のバス信号を使用するのが一般的である。単一のメモリＩＣによって成し遂げられ、データのブロックに関する演算を行うアプリケーションの場合、信号の多くは十分に活用されていないリソースであり、最低限の利益もほとんどないままコストを増大させる。
【００１６】
メモリに接続する各信号は、コントローラＩＣ上に回路を必要とし、コントローラに電気的に接続できるようにするために、コントローラＩＣダイ上に端子も必要とする。そのような端子又はボンディングパッドは、コントローラＩＣダイ上の空間を占有するので、コントローラＩＣダイのサイズは、作製するために使用されるＩＣ製造及びパッケージング技術のための設計ルールと組み合わせて、そのようなボンディングパッドの数によって専ら決定される可能性がある。
【００１７】
そのような構成では、メモリバスを用いて、データ、又はアドレス／制御情報のいずれかを送信することができるが、両方を同時に送信することはできないので、アクセスパターンによっては、システムメモリバスの効率を低下させる場合がある。例えば、そのようなメモリバス構成を使用するときに、メモリビットの個別の内部バンクがアクティベートされる時点において、マルチバンクＤＲＡＭにバースト読出しモードにおいてアクセスするのは実現不可能な場合がある。結果として、メモリバス効率が低下し、平均バス帯域幅の減少を引き起こす。
【発明の概要】
【００１８】
結果として、数多くのタイプのアプリケーションの場合に、すなわち、大容量メモリシステムを必要としないアプリケーションの場合に、メモリＩＣに接続するために必要とされる信号の数を削減することが望ましい。メモリアクセスパターンが主に、大きい一連のデータブロックである場合等の、いくつかのシステムでは、別の状況ではデータ情報を搬送する信号上に、アドレス及び制御情報を多重化することによって、著しい数のメモリインターフェース信号を削減することができる。この方法は、メモリに接続するために必要とされるメモリコントローラＩＣ信号の数を著しく削減することができ、それにより、電力だけでなく、メモリコントローラＩＣダイの面積及びコストも節約することができる。
【００１９】
それゆえ、より効率的なメモリプロトコルは、より低い動作周波数を用いて、同じ平均帯域幅を提供することができる。これは、電力を削減することができ、ＩＣ設計だけでなく、ＰＣＢも簡単にすることができる。
【００２０】
本発明は、改善されたメモリバスと、メモリバス上で使用されるＩＣとに関し、それらは削減された信号カウントを特徴とするが、小型コンピューティング、ビデオ、バッファリング及び他の帯域幅集約的アプリケーションにおいて使用されるときに、高い平均及びピーク帯域幅並びに動作効率に対応する。ＤＲＡＭメモリ技術の特徴及び要件の効率的なサポートが、バス及びプロトコルの特徴のうちの１つである。本発明の一実施形態は、データ処理システムの総コストを削減する改善されたメモリデバイスを動作させるためのバス及びプロトコルを提供する。
【００２１】
本発明の一実施形態は、メモリ集積回路（ＩＣ）をメモリコントローラＩＣに相互接続するバス信号の数を削減する。
【００２２】
本発明の一実施形態は、メモリＩＣデバイスをメモリコントローラＩＣに相互接続することに関連付けられる電力と、その動作に関連付けられる電力とを削減する。
【００２３】
本発明の一実施形態は、単一の機能信号を使用することによって、ＤＲＡＭ読出し、書込み、アクティベーション、プリチャージ及びリフレッシュの機能のための制御及びアドレス指定情報を移送するメモリバスアーキテクチャである。
【００２４】
本発明の一実施形態は、共通バスを介して相互接続される２つのメモリＩＣ及び１つのコントローラを含むメモリシステムである。
【００２５】
本発明の一実施形態は、バースト書込みモードにおいて不整列データ構造に対応するメモリアーキテクチャである。
【００２６】
本発明の一実施形態は、マルチダイパッケージングにおいて使用するために最適化された広帯域幅バッファメモリアーキテクチャである。
【００２７】
本発明の一実施形態は、マルチダイ相互接続アセンブリ内の要素として上記広帯域幅メモリのダイと機械的に積み重ねられるときに、コントローラＩＣの機械的に限られた最小物理サイズを縮小できるように設計されたＩＣフロアプランを有する、改善された広帯域幅メモリＩＣである。
【００２８】
本発明の一実施形態は、スタックベアダイアセンブリを使用することなく小型システムを構成するために、別々にパッケージされたメモリコントローラＩＣと組み合わせて使用される、ウェハレベルパッケージングに適した低信号カウント広帯域幅メモリである。
【００２９】
本発明の一実施形態は、論理ＩＣを含む第２のパッケージ上に積み重ねられた１つ以上のメモリＩＣを含むパッケージを含む、スタックパッケージ構成であり、２つのパッケージは下側パッケージ上の上向き端子を部分的に使用して電気的に相互接続される。
【００３０】
本発明の一実施形態は、同じメモリバスを共有し、同じメモリバスを介してメモリコントローラに相互接続される少なくとも２つのメモリダイを含むマルチチップメモリパッケージである。
【００３１】
一実施形態は、少なくとも１つのメモリ記憶装置集積回路（ＩＣ）をコントローラＩＣに相互接続するように構成されるバスを提供する。バスは、メモリＩＣ上の一群の端子に、及びコントローラＩＣ上の対応する端子に電気的に結合されるように構成される複数の電気バス導体を備え、バス導体は、バス導体を通して伝送される信号のタイプに基づいて、以下のグループ、すなわち、データバスグループ、データストローブグループ、クロックグループ、チップセレクトグループ又は制御グループのうちの１つ以上に分類される。データバスグループ内の１つ以上のバス導体は、コマンド転送時間中にコントローラＩＣからメモリＩＣにパラレルコマンドを移送するように構成され、データ転送時間中にバーストモードを用いてメモリＩＣとコントローラＩＣとの間でデータを移送するように更に構成され、制御グループ内の１つ以上のバス導体は、シリアルコマンドがメモリＩＣの動作を制御することができるように、データ転送時間中にコントローラＩＣからメモリＩＣにシリアルコマンドを移送するように構成される単一の導体を備える。
【００３２】
いくつかの例では、シリアルコマンドは、シリアルコマンドの機能を指定するオペレーションコードを含み、機能はヌルオペレーション機能、バーストモード機能、アクティベーション機能又はユーティリティ機能のうちの１つであり、ユーティリティ機能は、進行中のバーストモードメモリ動作を終了するようにメモリＩＣに指示する手段を含み、その中に含まれるバンクをプリチャージするようにメモリＩＣに指示する手段を含む。例えば、バスはコントローラＩＣからメモリＩＣに第１のシリアルコマンドを移送し、その直後に、メモリＩＣに第２のシリアルコマンドを移送することができる。シリアルコマンドは、メモリＩＣがバーストメモリ動作を実行している間に、バスの動作モードを読出しモードと書込みモードとの間で、かつ書込みモードと読出しモードとの間で切り替えることを提供することができる。データバスの幅は、１、２、４、６又は８バイトとすることができ、ただし、１バイトは８ビット又は９ビットのうちの一方であり、データストローブグループは、２、４、８、１２又は１６個の導体を備えることができる。
【００３３】
いくつかの例では、バースト書込み動作の一部として、データバスを介して書込みマスクが転送される。バスは、無期限の持続バーストモードにおいて動作するように構成することができる。
【００３４】
バスは、コントローラＩＣダイ及びメモリＩＣダイを含む単一の半導体パッケージ内に配置することができ、メモリＩＣダイ及びコントローラＩＣダイはスタック構成において配置され、バス導体は一群の特有ボンドワイヤを備え、メモリＩＣダイ上の各バスインターフェース端子は特有ボンドワイヤを介してメモリコントローラＩＣダイ上の対応するバスインターフェース端子に結合され、メモリＩＣダイの背面はコントローラＩＣダイの正面に面する。他の構成も企図されるであろう。
【００３５】
別の実施形態は、少なくとも１つのメモリＩＣをコントローラＩＣと相互接続するバスであって、バスは同じ導体を用いてメモリコマンド及びデータを転送するように構成され、バスはメモリコマンド及びデータを移送するように構成される１６個の導体から構成され、２つの導体はクロックを移送するように構成され、５個以下の更なる導体がデータストローブ及びメモリ制御信号を移送するように構成され、バスは、少なくとも３０００メガバイト／秒のピーク帯域幅においてデータを転送するように構成される、バスを提供する。
【００３６】
更に別の実施形態は、少なくとも１つのメモリ記憶装置集積回路（ＩＣ）をコントローラＩＣに相互接続する手段であって、以下のタイプ、すなわち、データ信号、送信される情報の安定性の指示、クロック信号、チップ選択信号、又は制御信号のうちの１つ以上の信号を送信する手段を含む、メモリＩＣ上の一群の端子をコントローラＩＣ上の対応する端子に電気的に結合する手段と、シリアルコマンドがメモリＩＣの動作を制御することができるように、単一のピンを通して、データ転送時間中にコントローラＩＣからメモリＩＣにシリアルコマンドを送信する手段とを備える、手段を提供する。
【図面の簡単な説明】
【００３７】
【図１】メモリコントローラダイの上に積み重ねられ、ワイヤボンドを用いて電気的に相互接続されるメモリダイを示す図である。
【図２】一般に使用されるＤＤＲ３タイプダイナミックランダムアクセスメモリ（ＤＲＡＭ）に接続するために従来技術において使用される主要なバス信号を示す図である。
【図３】本発明の一実施形態を使用するメモリへのアドレスストリーミングを示すバス動作図である。
【図４】個別のメモリチャネルにそれぞれにディスパッチされる複数のメモリダイを使用する、本発明の一実施形態のパッケージオンパッケージ構成を示す図である。
【図５】低ピンカウント（ＬＰＣ：Low Pin Count）ＤＲＡＭに接続する信号を示す図である。
【図６】ＬＰＣ  ＤＲＡＭのブロック図である。
【図７】中速メモリコアと高速外部ポートとの間の帯域幅整合を示す図である。
【図８】フロントエンド及びバックエンドクロック供給システムを使用するＬＰＣ  ＤＲＡＭにおけるパイプライン式アドレス指定及びデータアクセスを示すタイミング図である。
【図９】待ち時間依存遅延を使用する、フロントエンドクロックとバックエンドクロックとの間の関係を示すタイミング図である。
【図１０】ＬＰＣ  ＤＲＡＭの内部レジスタを示す図である。
【図１１】ＬＰＣ  ＤＲＡＭのハイレベル状態遷移図である。
【図１２】図１１のハイレベル状態遷移図のより詳細な図である。
【図１３】図１２のＬＰＣ  ＤＲＡＭ状態遷移図のより詳細な図の続きである。
【図１４】図１２のＬＰＣ  ＤＲＡＭ状態遷移図のより詳細な図の続きである。
【図１５】バースト読出し動作を示すタイミング図である。
【図１６】パラレル要求パケット（Parallel Request Packet）を示す図である。
【図１７】バースト書込み動作を示すタイミング図である。
【図１８】整列及び不整列データ構造を示す図である。
【図１９】パラレル要求パケットフォーマットを示す図である。
【図２０】アクティベーションサイクルと、後続のパラレル要求パケットとを示すタイミング図である。
【図２１】バンクプリチャージサイクルのためのパラレル要求パケットフォーマットである。
【図２２】バンクプリチャージと、後続のパラレル要求パケットとを示すタイミング図である。
【図２３】モードレジスタセットパラレル要求パケット内に含まれるフィールドを示す図である。
【図２４】ＬＰＣ  ＤＲＡＭ上で使用されるＩＯ回路及び入力回路の概略図である。
【図２５】モードレジスタセット動作と、後続のパラレル要求パケットとのタイミング図である。
【図２６】ユーティリティレジスタ動作のためのパラレル要求パケットを示す図である。
【図２７】ユーティリティレジスタ書込みと、後続のユーティリティレジスタ読出しと、後続のパラレル要求パケットとを示すタイミング図である。
【図２８】ビットフィールド状態割当てのいくつかを有するシリアルパケットのフォーマットを示す図である。
【図２９】オートリフレッシュ動作を示すタイミング図である。
【図３０】汎用シリアルパケットフォーマットを示す図である。
【図３１】バーストシリアルパケットフォーマットを示す図である。
【図３２】シリアルパケットを使用するバースト読出しサイクルを示すタイミング図である。
【図３３】シリアルパケットを伴うバースト読出しサイクルと、ユーティリティバーストストップコマンドとを示すタイミング図である。
【図３４】ユーティリティバーストストップシリアルパケットフォーマットを示す図である。
【図３５】シリアルパケット書込みスイッチを伴うバースト読出しサイクルを示すタイミング図である。
【図３６】サイクル開始を伴うＮＯＰシリアルパケットフォーマットを示す図である。
【図３７】ユーティリティトグルＲＷパケットフォーマットを示す図である。
【図３８】ユーティリティバンクプリチャージパケットフォーマットを示す図である。
【図３９】パイプライン式プリチャージ及びアクティベーションを伴うバースト読出しサイクルを示すタイミング図である。
【図４０】シリアルアクティベートパケットフォーマットを示す図である。
【図４１】シリアルパケット読出しスイッチを伴うバースト書込みサイクルを示すタイミング図である。
【図４２】信号フロー方向ごとに直列終端方式を使用して、シグナリングのために相互接続される特定用途向け集積回路（ＡＳＩＣ）及びＤＲＡＭのＩＯ回路の概略図である。
【図４３】図４２の方式の場合のＡＳＩＣ／ＤＲＡＭシグナリングの２つの等価回路を示す図である。
【図４４】図４２のシグナリング構成のためのタイミング図である。
【図４５】一方向のフローに関して直列終端方式を使用し、反対方向のフローに関して並列終端方式を使用して、シグナリングのために相互接続されるＡＳＩＣ及びＤＲＡＭのＩＯ回路の概略図である。
【図４６】図４５の方式の場合のＡＳＩＣ／ＤＲＡＭシグナリングの２つの等価回路を示す図である。
【図４７】図４５のシグナリング構成のためのタイミング図である。
【図４８】低ピンカウントを有するＤＲＡＭのボンディングパッド構成を示す図である。
【図４９】ワイヤボンドを用いてともに相互接続されるＡＳＩＣ及びＤＲＡＭを使用するスタックダイアセンブリのためのパッケージング方式を示す図である。
【図５０】図４９のスタックダイアセンブリにおいて使用されるＡＳＩＣの機械的に限られたダイサイズを規定する式を示す図である。
【図５１】ワイヤボンドを用いてともに相互接続されるＡＳＩＣ及びＤＲＡＭを使用するスタックダイアセンブリのための別のパッケージング方式を示す図である。
【図５２】図５１の別のスタックダイアセンブリにおいて使用されるＡＳＩＣの機械的に限られたダイサイズを規定する式を示す図である。
【図５３】ＬＰＣ  ＤＲＡＭの場合のウェハレベルチップスケールパッケージ及び３つのボールマップ配列を示す図である。
【図５４】フィールドプログラマブルゲートアレイ（ＦＰＧＡ）とともに使用されるＬＰＣ  ＤＲＡＭを、個別のパッケージ内の各チップと相互接続するために使用される信号を示す図である。
【図５５】小型ウェアラブルビデオシステムにおいて使用されるＬＰＣ  ＤＲＡＭのウェハレベルチップスケールパッケージバージョンのシステム使用を示す図である。
【図５６】マルチダイパッケージ内でフリップチップＡＳＩＣと積み重ねられるＬＰＣ  ＤＲＡＭを示す図である。
【図５７】平面実装ＬＰＣ  ＤＲＡＭを使用する４チャネル広帯域幅ＰＯＰメモリスタックを示す図である。
【図５８】階段状スタックＬＰＣ  ＤＲＡＭを使用する４チャネル広帯域幅ＰＯＰメモリスタックを示す図である。
【図５９】ＬＰＣ  ＤＲＡＭダイの別の平面構成を使用する４チャネル広帯域幅ＰＯＰメモリスタックを示す図である。
【図６０】ｘ８ＬＰＣ  ＤＲＡＭに接続する信号を示す図である。
【図６１】中速メモリコアと高速外部ポートとの間の帯域幅整合を示す図である。
【図６２】フロントエンド及びバックエンドクロック供給システムを使用するｘ８ＬＰＣ  ＤＲＡＭにおけるパイプライン式アドレス指定及びデータアクセスを示すタイミング図である。
【図６３】ｘ８ＬＰＣ  ＤＲＡＭの内部レジスタを示す図である。
【図６４】ｘ８ＬＰＣ  ＤＲＡＭのバースト読出し動作を示すタイミング図である。
【図６５】ｘ８ＬＰＣ  ＤＲＡＭパラレル要求パケットを示す図である。
【図６６】ｘ８ＬＰＣ  ＤＲＡＭバースト書込み動作を示すタイミング図である。
【図６７】ＦＰＧＡとともに使用されるｘ８ＬＰＣ  ＤＲＡＭを別のパッケージ内の各チップと相互接続するために使用される信号を示す図である。
【図６８】ＬＰＣメモリバスに適合する２つのダイを含む、スタックダイデュアルダイメモリパッケージを示す図である。
【図６９】図６８からのデュアルダイメモリパッケージにおいて使用されるバス信号の概略図である。
【図７０】図６８及び図６９からのコントローラ及びマルチダイメモリパッケージを示すＰＣＢ構成である。
【図７１】ｘ３２、ｘ４８及びｘ６４バージョンを含む、ＬＰＣ  ＤＲＡＭの広幅バス実施態様のためのバースト読出しタイミング図である。
【図７２】ｘ６４ＬＰＣ  ＤＲＡＭ及びＡＳＩＣのためのシステム相互接続図である。
【図７３】ｘ４８ＬＰＣ  ＤＲＡＭ及びＡＳＩＣのためのシステム相互接続図である。
【図７４】ｘ３２ＬＰＣ  ＤＲＡＭ及びＡＳＩＣのためのシステム相互接続図である。
【図７５】ユーティリティレジスタを使用して出力及び終端インピーダンス値をトレーニングする方法を示すフローチャートである。
【図７６】共通のパッケージ内に配置され、ワイヤボンド技術を使用する、ＬＰＣ  ＤＲＡＭ及びコントローラの２つの異なるスタックダイ構成の断面図である。
【図７７】共通のパッケージ内に配置され、ワイヤボンド及びフリップチップ技術を使用する、ＬＰＣ  ＤＲＡＭ及びコントローラのスタックダイ結合の断面図である。
【図７８】共通の基板上に配置される、パッケージされたＬＰＣ  ＤＲＡＭ及びパッケージされたコントローラＩＣの断面図である。
【図７９】ＬＰＣ  ＤＲＡＭ及びメモリコントローラのパッケージオンパッケージスタッキングの２つの異なる構成を示す図である。
【図８０】バスインターフェース端子を互いに結合するように構成されるワイヤボンドを用いる、共通基板上に配置されるＬＰＣ  ＤＲＡＭダイ及びコントローラダイを示す図である。
【図８１】バスインターフェース端子を互いに結合するように構成されるワイヤボンド及び基板導体を用いる、共通基板上に配置されるＬＰＣ  ＤＲＡＭダイ及びコントローラダイを示す図である。
【図８２】バスインターフェース端子を互いに結合するように構成されるフリップチップ技術及び基板導体を用いる、共通フリップチップ基板上に配置されるＬＰＣ  ＤＲＡＭダイ及びコントローラダイを示す図である。
【図８３】ＬＰＣ  ＤＲＡＭダイのバスインターフェース端子をコントローラダイのバスインターフェース端子に結合するために、スルーシリコンビア技術を使用するための３つの構成を示す図である。
【図８４】ＬＰＣ  ＤＲＡＭダイのバスインターフェース端子をコントローラダイのバスインターフェース端子に結合するために使用される対面バンピング（face to face bumping）を用いる、コントローラダイ上に配置されるＬＰＣ  ＤＲＡＭダイを示す図である。
【発明を実施するための形態】
【００３８】
メモリＩＣは、バスを介してコントローラＩＣに接続することができ、メモリ関連システム要件を満たすことができる。場合によっては、メモリＩＣは、同じパッケージ内でコントローラＩＣと組み合わされる。
【００３９】
図１は一例の構成を示しており、メモリＩＣが、ベアダイの形でコントローラＩＣの上に積み重ねられ、メモリＩＣへの電気的接続を設けるためにワイヤボンディング技術を用いて相互接続される。同じパッケージ内に配置される複数のダイを相互接続する数多くの他の方法がある。どの方法が使用されるにしても、製造上の観点から、これらの電気的接続の数を最小限に抑えることが有益である。本発明は、メモリバスのために使用される接続の数を削減することに関する。
【００４０】
本明細書におけるいくつかの例において、「信号」という用語は、デジタル情報を移送するように構成される電気導体を意味する。他の例において、「信号」という用語は、データ又は他の情報の伝送を指す場合がある。その用語の意味は、文脈に応じて当業者によって理解されるべきである。
【００４１】
バス信号を少なくするほど、コントローラＩＣ上のメモリインターフェース回路のために必要とされるシリコンの面積が小さくなる。また、信号の数が少ないことによって、コントローラＩＣのフロアプランにおいて信号を小さい領域内にまとめるのが容易になり、ＩＣレイアウトに関する利点を提供することができる。また、信号の数が少なくなるほど、メモリＩＣとコントローラＩＣとを相互接続するために使用される接続が少なくなることを意味する。しかし、信号の数が少なくなるにつれて、所与のスイッチング速度の場合のバスの最大帯域幅も狭くなり、それにより単に、情報を移送するスイッチング信号が少なくなる。
【００４２】
メモリバスは、コントローラＩＣとメモリＩＣとの間でデータを移送するだけでなく、メモリデバイスにアドレス指定及び制御情報を移送することもできる。アドレス指定及び制御情報は、要求された動作を実行するようにメモリに指示するために使用され、データは、トランザクションにおけるペイロードである。バスによって必要とされる他の信号は、基準電圧又は終端電源等の、シグナリング技術をサポートするために使用される信号を含みうる。
【００４３】
図２は、ＤＤＲ３  ＤＲＡＭをコントローラに相互接続するために使用される従来技術のＤＤＲ３タイプメモリバスを示す。ＤＤＲ３  ＤＲＡＭバスは、ＤＤＲ３メモリバスを構成する、クロック信号や、データ信号や、アドレス信号や、バンクアドレス信号や、コマンド信号や、ストローブ信号や、基準電圧信号や、終端電圧などを有する。ＤＤＲ３バスとともに、全部で４６個以上の信号が使用される。
【００４４】
アドレス指定／制御情報をデータバスピン上で多重化することによってＤＤＲ３タイプバスから信号ピンを除去するには、時分割によってアドレス／コマンド情報及びデータ情報を転送するために、同じ信号線を時分割することが必要になる。アドレス／コマンド転送時間中にデータを転送することはできないので、バスの効率は著しく低下することになる。
【００４５】
メモリへのアクセスパターンは、アプリケーションによって著しく異なる場合がある。写真画像又はビデオを伴ういくつかのアプリケーションは、長い順次バーストにおいてメモリにアクセスする場合があり、メモリトラフィックの中に非順次のジャンプが散在する。メモリが実行メモリとして使用されるアプリケーションでは、アクセスは多くの場合にキャッシュラインを満たすことになり、順次の投機的プリフェッチを含む場合がある。キャッシュラインは多くの場合に１６〜３２バイトのグループである。これらの例のいずれにおいても、そのような多重化されたバスメモリは、複数バイトのバーストにおいて順次に、又は他の所定の順序でアクセスされる。それらの場合に、メモリバスは、メモリへのアクセスを開始するために、開始アドレス及びバースト情報のみを転送する場合がある。すなわち、アドレス及び制御情報転送は、データに比べて頻度が少ない場合がある。説明された多重化バスは、或る特定の種類のアプリケーションにおける効率要件を満たすことができ、専用アドレス、コマンド及びデータ信号を使用する従来のＤＤＲ３タイプバスに比べて、少ない数の信号を使用する。メモリトランザクションの一部において、アドレス及び制御情報を転送するためにデータ信号が使用される場合があり、別の部分においてデータを転送するためにデータ信号が使用される。そのような方式では、バスから著しい数の信号を除去することができ、それでもバスの動作効率に及ぼす影響は許容できる程度である。そのような方式では、バスは、メモリトランザクションを開始するために、メモリにアドレス及び制御情報を転送することになる。或る待ち時間が経過した後に、データが後続することになる。
【００４６】
多重化バスを用いて、コマンド／アドレス指定情報を送信し、そして、データを転送するので、バス効率（データ転送のために使用されるクロックサイクルをトランザクションに関する全クロックサイクルで割った比）には限界がある。この効率限界は、平均帯域幅を、ピーク帯域幅より低い値に低下させる。アドレス指定及びコマンドのためのオーバーヘッドは限られた数のクロックサイクルであるので、短いバーストに対して長いバーストの場合に効率が改善される。
【００４７】
それゆえ、そのようなバス上のメモリトラフィックは、それぞれがコマンド／アドレス転送期間及びデータ転送期間を含む、一群のトランザクションを含みうる。そのようなバス上の実効帯域幅を最適化することは、読出しトラフィックにしても、書込みトラフィックにしても、長い順次データバーストをスケジューリングすることを含む。いくつかのデータタイプに関して、これはビデオ等のデータの自然な特徴である。他のアプリケーションでは、データバースト長を増やすことは簡単なことでない場合がある。
【００４８】
本開示において説明される本発明のバスは、直前に説明した多重化バスより優れている。多重化バス構成の効率を高めるために、本発明のバスは、バス上のデータトラフィックに関係なく、コマンド及びアドレス指定情報をメモリに転送するために使用される専用の狭帯域信号経路を組み込む。このようにして、バスによってデータが転送されるとの同時に、アドレス指定及びコマンド情報をメモリにストリーミングすることができる。バスプロトコルにおいてパイプライン式アドレス及びコマンド復号方式を使用することによって、サイクルごとに、任意選択的なランダムアドレス指定とともに、データ転送を連続して実行することができる。図３は、高い動作効率を与えるために、バスプロトコルに含まれる単一の信号を使用するアドレス／コマンドストリーミング機能を組み込む、本発明の一例を示す。図３を参照されたい。
【００４９】
ベアコントローラＩＣの上に積み重ねられるベアメモリＩＣを組み合わせることによって形成されるバスの電気的環境は、信号完全性の観点から利益をもたらすことができる。短い接続を使用すること、及び別々のパッケージを相互接続するためにＰＣＢ上で或る距離だけメモリバスをルーティングするのではなく、高速メモリバス信号を単一のマルチチップパッケージ内に限定することによって、スプリアスＥＭＩ（電磁干渉）放射を低減することができる。
【００５０】
そのようなスタックダイアプリケーションにおいてメモリをコントローラに直接相互接続するために、ワイヤボンディング技術が使用される場合には、そのような接続は相対的に短くすることができ、多くの場合に１ｍｍ未満にすることができる。結果として、バス整定時間も短く、並列終端の使用を回避することによって終端要件が簡単になり、場合によっては電力が節約される。
【００５１】
少数の信号を有することの別の利点は、メモリＩＣフロアプラン上の配置である。すなわち、全てのスイッチング信号をダイの短い側に沿って配列することができる。同様に、コントローラダイの共通領域内に所与のメモリチャネルのためのコントローラＩＣのメモリインターフェース信号の全てを配置するのが有利であるので、少数にすることは、その目標を助長する。
【００５２】
信号接続の数を削減する更に別の利点によれば、信号長間の整合がより簡単な作業になる。すなわち、長さ及びインピーダンスを整合させる信号が少なくなる。また、接続が短いとき、ドライバ及び受信機のために設計される回路の複雑さを緩和することもできる。例えば、ＰＬＬ及びＤＤＬを回避することができ、電力が節約され、複雑さが緩和され、起動時間が短縮される。
【００５３】
メモリＩＣ及びコントローラＩＣが別々のパッケージ内に配置され、ＰＣＢを介して相互接続されるとき、動作周波数及びバスルーティングの全長に応じて、シールド、トレース長整合、インピーダンス制御及び適切な終端の実施に関して細心の注意が払われる場合がある。
【００５４】
いくつかのシステムにおいて、１つ以上のメモリＩＣを含むパッケージが、垂直な電気的接続を用いて、下側論理ＩＣパッケージの上に直接積み重ねられる。そのような構成はＰＯＰ（「パッケージオンパッケージ」）と呼ばれる場合があり、上側及び下側半導体パッケージの周辺部に沿って電気的接続を配置し、はんだ付け技術を用いてそれらの電気的接続を形成することによって作製することができる。はんだ接続は、パッケージの周辺部に沿った１つ以上の行として配置することができる。
【００５５】
上側パッケージは１つ以上のメモリＩＣを含む場合があり、下側パッケージはシステム論理ＩＣを含む。
【００５６】
それゆえ、複数のメモリＩＣを並列に動作させることに関する帯域幅上の利点は、ＰＯＰパッケージング方式を使用するマルチパラレルチャネル構成において経済的に展開される場合がある。図４の例において、それぞれが１つのメモリＩＣを備える、４つの別々のメモリチャネルが、ＰＯＰ技術を用いて配置される。この例において、４つのＬＰＣメモリダイ４１０が共通基板４２０上に配置され、ワイヤボンド技術を介して電気的に接続される。４つのダイは並列に動作し、全帯域幅に関して４ｘの増加を与える。メモリアセンブリ４００は、パッケージオンパッケージＰＯＰ構成において下側パッケージ４７０の上に配置される。これは、ＰＣＢ上で信号をルーティングすることなく、そして、メモリパッケージ及び信号ルーティングエリアのために空間を占有することなく、広いメモリ帯域幅を与える。従来のメモリダイよりこの手法が優れている利点のうちの１つが、必要とされる信号数が少ないことであり、それにより、垂直接続のために使用される信号間のピッチを大きくできるようになり、結果として、下側パッケージ４７０に関する低コストの技術オプションにつながる。
【００５７】
いくつかのシステムにおいて、メモリコントローラＩＣ上の各メモリインターフェースは、単一のメモリＩＣのみを含むメモリバスに接続される、自らのメモリバス信号を有する。他のシステム構成では、メモリバスは、同じタイプ、又は場合によっては異なるタイプの複数のメモリＩＣを含む場合がある。一例は、いずれも同じメモリバスに接続される、ＤＲＡＭメモリＩＣ及びフラッシュメモリＩＣである。
【００５８】
同じメモリバス上で、異なる帯域幅及び待ち時間特性を有するメモリＩＣを混在させることができる。メモリバスは、そのような異なるデバイスに対応するように設計することができる。例えば、メモリバスは、いわゆる、ＤＤＲシグナリングを用いていくつかのメモリＩＣにアクセスするように設計することができ、一方、異なるタイプのメモリにアクセスするために、ＳＤＲシグナリングを使用することができる。また、異なるアクセス特性を有するデバイスの要件に対応するために、メモリバスのために使用されるシステムクロックの周波数を動的に変更することもできる。
【００５９】
ｘ１６低ピンカウントバス（「ＬＰＣ  ＢＵＳ」）は、従来のメモリバスより少ない信号を用いてメモリをコントローラに相互接続するように設計される、広帯域幅ｘ１６バス（３０００メガバイト／秒を超える）である。バス及び動作プロトコルは、ＤＲＡＭ技術を使用するメモリデバイスをバス上で効率的に使用できるように特に設計される。
【００６０】
低ピンカウントＤＲＡＭ（「ＬＰＣ  ＤＲＡＭ」）は、ＬＰＣバス上で使用されるように設計されるメモリＩＣである。それは、従来のメモリアーキテクチャより少ないピン（又は他の信号端子）を用いて広帯域幅データＩＯを提供する。ＬＰＣ  ＤＲＡＭは、バス内で複数の別々のアドレス及び制御信号を使用するのを回避するために、データバス信号を用いて、異なる時点においてアドレス及び制御情報を受信する。また、ＬＰＣ  ＤＲＡＭデバイスは、単一の単方向信号を用いて、コントローラからアドレス指定及びコマンド情報を受信し、動作効率を高める。
【００６１】
図５は、ＬＰＣ  ＤＲＡＭ５００の一例を示す。そのＤＲＡＭのスイッチング信号は、データバス５１０と、クロック５２０と、データストローブ５３０と、ストローブ（ＳＴＢ）５４０と、クロックイネーブル（ＣＫＥ）５５０とを含む。これらの信号は、ＬＰＣバスにおいて使用される高速スイッチング信号を含む。
【００６２】
ｘ１６ＬＰＣ  ＤＲＡＭは、ワードと呼ばれる３２バイト（２５６ビット）グループにおいてデータを記憶し、呼び出すように設計される。ＤＲＡＭの記憶場所のアドレス指定は、ワードレベルまで指定される。書込みマスクを用いて、ワード内の特定のバイトへの書込みを制限することができる。
【００６３】
図６は、ＤＲＡＭのブロック図を示す。メモリアレイ６１０が１つ以上のバンクに編成される。メモリアレイ６１０は、ダイナミックメモリアレイであり、アクセスする所与のワードを指定するために、バンクアドレス、行アドレス及び列アドレスを受信する。データ記憶及び検索のためにバンクを使用できる前に、バンクは最初に、プリチャージされ、アクティベートされる。アクティベーションは、バンク内の特定のワード線を復号し、そのワード線が選択するビットを検知することを意味する。
【００６４】
アドレス指定及びコマンドは、異なるプロトコルを使用する、データバス６８０及びＳＴＢ６９０外部信号の両方を介して与えられる。
【００６５】
アドレス指定及び制御は、パケットを用いてＤＲＡＭに与えられる。パケットは、パラレルプロトコルを使用するデータバス６８０によって、又はシリアルプロトコルを使用するＳＴＢ信号６９０によって供給することができる。
【００６６】
アドレス計算及び復号器／制御（「ＡＣＤＣ」）６５０ブロックは、パケットを受信し、内部アドレスインクリメント回路を含む。共通の動作モードは、ＤＲＡＭが、メモリアレイ６１０内のワードにアクセスするために使用されるパケットからアドレスを受信することである。後続のアドレスは、パケットプロトコルを介して元々受信された、以前に使用されたアドレスを自動的にインクリメントすることによって生成することができる。また、ＡＣＤＣ６５０は、複数の空きページをサポートするために、行アドレス情報を記憶する。ＡＣＤＣブロックは更に、メモリアレイにアクセスするために復号されるべきアドレスを選択し、スケジューリングする。さらに、ＡＣＤＣブロックは、パイプライン式アレイ及びバス動作のために、これらの動作を順序付ける。
【００６７】
また、非順次アドレス指定又は他の制御が望まれる場合には、アクティブサイクル中にＳＴＢ信号６９０を介してパイプライン方式で移送されるシリアル要求パケットプロトコルを介して、ＤＲＡＭにランダムな列アドレスを与えることもできる。
【００６８】
広帯域幅コアアーキテクチャ
図７は、クロック（７５０）サイクルあたり２回、１６ビットデータサンプルを与える、外部データバス７１０を示す。クロック周波数がＦである場合、データバスは周波数４Ｆにおいてバイトを転送する。回路設計の制約に起因して、メモリコア７００は、外部クロックと同じ速さでサイクル動作することはできない。結果として、メモリコアは、Ｆ／８の低減された周波数において動作する。メモリコア７００は、データバスと同じ帯域幅においてコアデータ７３０を与えるので、コアデータパスの幅は、外部データバスより１６倍大きい。１６ビット幅ＤＤＲタイプデータバスの場合、内部コアデータパスは２５６ビット幅である。それゆえ、メモリアレイは、一度に１ワード（例えば、２５６ビット）ずつアクセスされ、ＤＲＡＭの最小アドレス指定粒度である。
【００６９】
内部クロック供給
図８を参照すると、フロントエンドクロック８８０及びバックエンドクロック８９０を含む、２つの内部クロック供給ドメインが存在する。受信されたパケット８８０は、フロントエンドクロックを用いて、フレーム化及びクロック供給され、フロントエンドクロックは、ＡＣＤＣブロックのアドレス復号化に内部アドレス指定情報８１０を与え、結果として、内部被復号化アドレス８２０がメモリコアに供給される。それゆえ、クロックが周波数Ｆにおいて動作しているとき、周波数Ｆ／８において、メモリコアに新たなアドレスを与えることができる。被復号化アドレス情報８２０は、内部データバス８５２上に内部データＡ８３０を与えるメモリアクセスのために使用される。
【００７０】
メモリコアへのデータ演算は、バックエンドクロック８９０に対してフレーム化される。バックエンドクロック８９０は、待ち時間依存遅延８９５を用いて、フロントエンドクロック８８０からタイミングオフセットを受ける。内部データの全てのサンプリング、並びにデータワードの制御及びタイミングは、データパケットを送信又は受信するときに、バックエンドクロック８９０に対してフレーム化される。
【００７１】
図９に示される待ち時間依存遅延９２２は、モードレジスタ内のビットによって制御される（図１０、待ち時間制御１０３０を参照）。プログラム可能な待ち時間のために３つの待ち時間制御ビットが割り振られ、３つのビットに関連付けられる８つの取り得る値があるが、明確にするために図９には３つの例のみが示される。図９は、３つの異なる待ち時間値、すなわち、待ち時間Ａ９１０、待ち時間Ｂ９１１及び待ち時間Ｃ９１２を示しており、それらの待ち時間はバックエンドクロック９２０に対するタイミングオフセットを決定する。
【００７２】
動作
最初に電力が加えられるとき、使用前にＤＲＡＭが初期化される。初期化は、ＤＲＡＭをパワーダウン状態にすることからなる。ＣＫＥ信号をローにドライブし、ＤＲＡＭに一度だけクロック供給することによって、パワーダウン状態に入れられる。その後、クロックは停止することができる。ＣＫＥがローである（偽又は無効）である間にクロックを再開し、その後、ＳＴＢ信号がハイである間にＣＫＥをハイにドライブすることによって、パワーダウン状態から抜けられる。
【００７３】
ＤＲＡＭは、図１１に示される３つの主な動作モード１１００、すなわち、パワーダウン１１１０、アイドル１１２０及びアクティブ１１３０を有する。
【００７４】
ＣＫＥ信号が偽状態にある間に、ＤＲＡＭはパワーダウンモードに入ったままである。
【００７５】
ＣＫＥ信号がアサートされると（１１４０）、ＤＲＡＭはアイドルモード１１２０に遷移する。アイドルモード１１２０にある間、ＤＲＡＭは通常に動作する準備ができている。ＳＴＢ信号１１５０上のローへの遷移を用いて、アクティブモード１１３０の開始をシグナリングする。アクティブモードに入ると、ＤＲＡＭの挙動は、図１２、図１３及び図１４に示される状態図に従う。
【００７６】
図１２は、ハイレベル状態遷移図を示す。アクティブモード１１３０は、図１３及び図１４において更に詳細に説明される。
【００７７】
図１３は、アクティブモード１１３０の詳細な状態遷移図の２ページのうちの１ページ目である。これは、パラレルコマンドによって制御される動作を示す。
【００７８】
図１４は、アクティブモード１１３０の詳細な状態遷移図の２ページのうちの２ページ目である。これは、シリアルコマンドによって制御されるバースト動作を示す。
【００７９】
バースト読出しサイクル
図１５は、バースト読出しサイクル１５００を示すタイミング図を示す。アイドル１１２０にあるとき、ＳＴＢ信号５４０上でサイクル開始１５７０プリアンブルが受信されると、アクティブ状態１１３０が開始する。サイクル開始１５７０プリアンブルは、ＳＴＢ信号５４０がローにドライブされた後のクロック５２０の最初の立ち上がりエッジにおいて開始する。２クロックサイクル後に、データバス５１０上でパラレル要求パケット１５１０が受信される。パラレル要求パケット１５１０が受信される直前に、書込みプリアンブル１５２０でデータストローブ５３０がドライブされる。データバス５１０がパラレル要求パケット１５１０を含む時点において、クロックとの直交ＤＱＳタイミング１５３０関係において、データストローブ５３０がドライブされる。直交は、データバスが或る安定値を含む時点の、基本的に中央においてストローブが遷移することを意味する。ＣＬＫの立ち上がりエッジは、ＣＬＫ＃５２４信号の立ち上がりエッジではなく、ＣＬＫ５２２信号の立ち上がりエッジを意味する。これら２つの信号は差動対を構成し、デバイスがパワーダウン状態において動作しないときに、相補的に動作する。
【００８０】
パラレル要求パケット１５１０が受信されるとの同時に、シリアルパケット１５１２の存在に対して、ＳＴＢ信号５４０がサンプリングされる。８クロックサイクル等の所定の数のクロックサイクル後に、シリアルパケットの存在に対して、クロックサイクルごとにＳＴＢ信号が再びサンプリングされる。ＳＴＢ信号のこの周期的なサンプリングは、ＤＲＡＭがアイドル状態に戻り、サイクルがリタイアされると言われるまで継続する。
【００８１】
アクセス待ち時間１５９０後に、バースト読出しサイクルのための要求されたデータパケット１５８０が、データバス５１０上に現れ始める。データパケット１５８０がデータバス上に現れ始める１クロックサイクル前に、ＤＲＡＭは、データストローブ上に読出しプリアンブル１５４０をドライブする。ＤＲＡＭがデータパケットをドライブしている時点で、ＤＲＡＭは、エッジ整列ＤＱＳタイミング１５５０でデータストローブ５３０をドライブする。エッジ整列ＤＱＳタイミングは、ＤＱＳ信号がＤＢ５１０信号と同相で遷移することを意味する。その際、ＤＲＡＭは、列アドレスを自動的にインクリメントし、順次アドレスからの後続のワードをデータバス５１０上でシームレスストリームにおいて与える。
【００８２】
データストローブ及びデータバスは、サイクルがリタイアされる時点にバーストカウント１６２０が達するまで、このようにして繰り返される。その時点で、ＤＲＡＭは、データバス及びデータストローブをハイインピーダンス状態１５６０にする。
【００８３】
バースト読出し及びバースト書込みサイクルのためのパラレル要求パケットフォーマット
図１６は、要求パケットフォーマット１６００を示す。パラレル要求パケット１５１０は、データバス５１０信号を用いてＤＲＡＭに伝送され、その妥当性はデータストローブ５３０信号によって指示される。バースト読出しサイクルの場合、要求パケットは、その情報を転送するために２つのバスサンプルを必要とする。バスは、ＣＬＫ５２０の立ち上がりエッジにおいて最初にサンプリングされる。
【００８４】
第１のサンプル１６２１中に、オペコード１６１０、バーストカウント１６２０、バンクアドレス１６３０及び列アドレス１６４０の列アドレスＰ１  １６４１が、データバス５１０からサンプリングされる。第２のサンプル１６２２中に、列アドレス１６４０の列アドレスＰ２  １６４２及び行アドレス１６５０が、データバス５１０からサンプリングされる。
【００８５】
パラレル要求パケットに含まれるビットフィールド割当ての順序は重要でない場合がある。しかしながら、実施上の理由から、いくつかの特定の編成が好ましい場合がある。本セクション並びに他のセクション及び例示において説明されるような、フィールドの場所の特定の割当ては、本発明を実施する上で限定的であると見なされるべきではない。
【００８６】
バースト書込みサイクル
サイクルがバースト読出しサイクルである場合には、２つのバスサンプル１６２１及び１６２２が、パラレル要求パケット１５１０全体を構成する。サイクルがバースト書込みサイクルである場合には、データバス５１０は更に４回サンプリングされる。４つの更なるサンプルのために使用される特定のタイムスロットは、ＩＣ実施態様の検討事項に基づいて、要求パケットの第１の部分から時間分離される場合があるが、メモリに書き込まれるべき第１のデータワードが送信される前に、マスクが送信される。
【００８７】
バスサンプル３  １６２３を用いて、第１ワード書込みマスクロー１６６１フィールドを取り込み、第４のサンプル１６２４を用いて、第１ワード書込みマスクハイ１６６２を取り込む。第５のサンプル１６２５は、最終ワード書込みマスクロー１６７１を与え、第６のサンプル１６２６は、最終ワードマスクハイ１６７２を与える。その名称から暗示されるように、第１ワード書込みマスク１６６０はバースト書込みにおける第１のワードに当てはまり、一方、最終ワード書込みマスク１６７０は、マルチワードバースト書込みにおける最後のワードに当てはまる。
【００８８】
図１７は、バースト書込みサイクル１７００のテンプレートを示す。バースト読出しサイクル１５００と比べて、サイクルテンプレートにはいくつかの違いがある。バースト書込み１７１０のためのパラレル要求パケットは、全部で９６ビットにわたる６つのバスサンプル（１６２１、１６２２、１６２３、１６２４、１６２５、１６２６）から構成される。最後の４つのバスサンプル（１６２３〜１６２６）を用いて、第１ワード書込みマスク１６６０及び最終ワード書込みマスク１６７０を転送する。書込み待ち時間１７９０は、読出し待ち時間１５９０より短くなり、すなわち、好ましい実施形態において、８クロックサイクル以下になる。データストローブ５３０がＤＲＡＭへの入力であり、ＤＲＡＭによって書込みデータパケットが受信される前に、データストローブ５３０上に書込みプリアンブル１５２０がドライブされる。書込みプリアンブル１５２０直後に、データバス５３０上のデータに対して直交ＤＱＳタイミング１５３０を有するデータストローブサイクルが生じる。直交タイミングは、データが安定しているときに、ＤＢ信号の妥当性窓（validity window）の中央においてＤＱＳ信号が遷移することを意味する。バースト読出しの事例と同様に、バースト書込みは、バーストカウントに達するまで順次の列アドレスから継続する。その時点において、サイクルはリタイアされ、ＤＲＡＭは、図示される例ではアイドル状態１１２０に戻る。
【００８９】
不整列データ構造
書込みサイクル中にワード内バイトをアドレス指定できるようにするために、要求パケットの一部としてデータマスクの転送を含むことによって、バースト書込みサイクル１７００は、動作上、バースト読出しサイクル１５００とは異なる。第１ワードマスク１６６０は全部で３２ビットであり、各ビットはそのワード内のバイト位置に対応する。ビット０は、３２バイトワード内の第１のバイトに当てはまる。ビット１は、３２バイトワード内の第２のバイトに当てはまり、それ以降も同様である。データマスクが「１」に設定された任意のビットを有する場合には、対応するバイトは書き込まれない。第１ワードマスク１６６０は、バースト書込みにおける第１のワードにのみ当てはまる。最終ワードマスク１６７０は、マルチワードバースト書込みにおける最後のワードにのみ当てはまる。マルチワードバースト書込みにおいて転送される他のワードはマスクされない。
【００９０】
この方法は、１ワード内のバイト書込みをサポートできるようにする。このデュアルマスク書込み方式を用いて、３２バイト境界に整列しないデータ構造（「不整列データ」）をサポートすることもできる。
【００９１】
不整列データ書込みサイクルの場合に、書込みマスク処理は、特定のワード内にデータを書き込むときに変更されるべきでないバイトに書き込むのを防ぐために、読出し−変更−書込みサイクルを使用するのを回避する方法を提供する。図１８には、整列の事例１８１０及び２つの異なる不整列の事例１８２０及び１８３０が示される。整列構造の事例１８１０では、データ構造１８１２を構成する４つの３２バイトワードが存在する。これらは、４つの書込みワードにおいて転送される。このデータをＤＲＡＭに書き込むとき、バイトマスク処理は使用されない。
【００９２】
１８２０に示される不整列データの場合、データ構造は３つの３２バイトワード１８２２から構成され、それらのワードは、３２バイト境界上に整列せず、代わりに、３２バイト境界から８バイトだけオフセットされる。ＤＲＡＭは、データ構造内に含まれる３つの不整列ワードを書き込むために、４つの書込みワードのバーストを必要とする。バースト内で転送される第１のワードは、下位８バイト１８２４がマスクされ、最初の３２バイトデータワードのうちの下位２４バイトが書き込まれることになる。バースト内で転送される第２のワード及び第３のワードは、転送される各ワード内の全てのバイトが書き込まれるが、不整列構造内のバイトが、不整列に応じてオフセットされ、２つの隣接する３２バイトワード間に割り当てられる。バースト内で転送される最後のワードは、不整列データ構造１８２２の最後の３２バイトワード１８２８の上位８バイトを転送し、転送されるデータワード内の上位２４バイト１８２６をマスクすることによって、それらの８バイトを書き込む。
【００９３】
第２の不整列の事例１８３０では、データ構造１８３８をＤＲＡＭに書き込むために、データ構造は全部で６０バイトにわたる５つの１２バイト量から構成される。最初の１２バイト量６３４は３２バイト境界１８９０に整列するが、データ構造１８３８の全長が３２バイトの整数倍ではないので、バースト内で転送される最後のワードは、上位８バイト１８３６がマスクされる。ＤＲＡＭにデータ構造を書き込むために、２つの転送されるワードのバーストを要する。
【００９４】
パラレル要求パケットを使用することによって開始することができる他の動作がある。いくつかの例が、ページプリチャージ、行アクティベーション、モードレジスタ書込み動作を含む。更なる動作は、リフレッシュ、及びユーティリティレジスタ読出し／書込み動作を含む。
【００９５】
ページアクティベーション
ＤＲＡＭを用いてデータを書き込むか、又は読み出すことができる前に、対象となる行及びバンクがアクティベートされる。パラレル要求パケットを用いて、指定されたバンク内の指定された行アドレスをアクティベートすることができる。別の用語では、特定の列及びバンクアドレスは「ページ」と呼ぶことができ、それらの用語は、本明細書において同義で使用される。
【００９６】
図１７は、アクティベートコマンドのために使用されるパラレル要求パケット１５１０フォーマットのサブセットを示す。ページがアクティベートされるとき、バーストカウント１６２０又は列アドレス１６４０が使用されないので、それらのフィールドはアクティベートコマンドにおいて定義されない。存続するフィールドは、オペコード１６１０、バンクアドレス１６３０及び行アドレス１６５０である。ＤＲＡＭがパラレル要求パケット１５１０を受信するには、データバス５１０の２回のサンプリング１６２１、１６２２が必要とされる。
【００９７】
一般に、ランダムアドレスから１つの列を読み出すために行うより、ページをアクティベートするには多くの時間を必要とするので、ページアクティベーションコマンドを完了するのに、２つ以上の８クロックサイクル周期が必要とされる場合がある。必要とされる具体的な時間は、特定のＤＲＡＭ設計に特有のタイミング仕様である。
【００９８】
ページアクティベーションを実行するのに有限の時間が必要とされるので、パラレル要求パケット２０２０を介して送信される任意の後続のコマンドは最短時間であるポストアクティベーション遅延２０３０にわたって延期される場合があり、最短時間は別の設計特有の仕様である。このポストアクティベーション遅延２０３０は、図２０のタイミング図に示される。また、第１のページアクティベーションを開始するパラレル要求パケット２０１０も示され、この最短時間であるポストアクティベーション遅延２０３０後に、ＤＲＡＭに第２のパラレル要求パケット２０２０を供給することができる。
【００９９】
バンクプリチャージ
ページをアクティベートできる前に、対象となるバンクがプリチャージされる。これは、図２１に示されるパラレル要求パケット２１１０を介して行うことができる。必要とされるフィールドはオペコード１６１０、及びどのバンクをプリチャージすべきかに関する情報である。動作効率を改善するために、一度に２つ以上のバンクをプリチャージすることが多くの場合に有利である。複数のバンクプリチャージ処理をサポートするために、パラレル要求パケット２１１０は、ＤＲＡＭ内の各バンクに対応する一群のビット１６７０を有する。これらのビットは、バンクセレクトビット１６７０と呼ばれる。論理値「真」に設定されたビットごとに、バンクプリチャージサイクル中に対応するバンクがプリチャージされる。
【０１００】
図２２は、パラレル要求パケット２２１０の使用によって開始されるバンクプリチャージ動作２２００のタイミング図を示す。バンクプリチャージ動作を完了できるようにするために、任意の後続のパラレル要求パケット２２２０がＤＲＡＭに供給される前に、ポストプリチャージ遅延２２３０と呼ばれる最短遅延が満了できるようにする。ポストプリチャージ遅延２２３０は、設計依存パラメータである。
【０１０１】
モードレジスタセット及びＩＯインピーダンス
ＤＲＡＭは、ＤＲＡＭによって使用されるいくつかの動作パラメータを記憶するために使用されるモードレジスタを含む。モードレジスタは、図２３に示されるパラレル要求パケット２３１０を用いて書き込まれる。パラレル要求パケットに含まれるのは、オペコードフィールド１６１０、ＯＤＴインピーダンス２３７０フィールド、出力インピーダンス２３６０フィールド及び待ち時間フィールド２３５０である。具体的なビット割当て順序は重要ではなく、ＩＣ実施態様に利益をもたらすように最適化することができる。
【０１０２】
図２４は、ＩＯ回路２４０２及び入力回路２４０４に関連付けられる調整可能インピーダンスの簡略化された概略図を示す。入力回路２４０４の場合、インピーダンスＴ０  ２４３１ａ、Ｔ１  ２４３２ａ及びＴ２  ２４３３ａを有する３つの終端が存在し、それらの終端は、オンダイ終端（ＯＤＴ：on-die-termination）インピーダンスを、モードレジスタ内で設定されるＯＤＴインピーダンス２３７０ビット（２３７１、２３７２、２３７３）によって制御される８つの値のうちのいずれか１つに設定するために、並列に組み合わせることができる。モードレジスタビットＴ０  ２３７１が論理「真」状態に設定されるとき、オンダイ終端機能がアクティブであるときに、Ｔ０抵抗器２４３１がオンに切り替えられる。Ｔ０レジスタが選択される方法と同じようにして、モードレジスタ内のビットＴ１  ２３７２及びＴ２  ２３７３が、抵抗器Ｔ１  ２４３２及びＴ２  ２４３３を選択する。これら３ビットが全て論理「偽」状態に設定される場合には、オンダイ終端機能が無効にされる。有効にされたオンダイ終端の実効インピーダンスは、有効にされた抵抗器の並列の組み合わせである。ＤＲＡＭ上に含むために選択される抵抗器の具体的な値は、或る範囲の有用なインピーダンスをプログラム可能な制御下でサポートできるようにされる。ＤＲＡＭにモードレジスタセットコマンドを発行できる任意の時点において、インピーダンス値を変更することができる。これを用いて、動的なインピーダンス調整をサポートし、信号完全性を最適化することができる。
【０１０３】
ＤＲＡＭは、２点間シグナリング環境において使用するのに対応する。場合によっては、２点間シグナリングリンクを使用するときに、並列ＤＣタイプ終端の使用によって電力を消費するのを回避するために、直列終端を使用するのが有利である。モードレジスタ内に、出力インピーダンス（２３６０）を制御する特定のパラレル要求パケットビット（２３６１、２３６２、２３６３、２３６４）に対応する４つのビットが存在する。オンチップ抵抗器を選択して並列に組み合わせることによるオンダイ終端インピーダンスのモードレジスタ制御と同じようにして、モードレジスタの出力インピーダンス２３６０フィールド内の書込み可能ビットによって、ＩＯ回路２４０２の出力インピーダンスを制御することができる。ビットＺ０  ２３６１は抵抗器Ｚ０（２４２１）を選択し、ビットＺ１  ２３６２は抵抗器Ｚ１  ２４２２を選択し、ビットＺ２  ２３６３は抵抗器Ｚ２  ２４２３を選択し、ビットＺ３  ２３６４は抵抗器Ｚ３  ２４２４を選択する。抵抗器Ｚ３は短絡であり、直列終端を解除するように設計される。Ｚ３が設定される場合には、他のビットが無視される。ビットＺ０〜Ｚ３のうちの少なくとも１つが選択される。
【０１０４】
ＩＯ回路２４０２の他の要素は、出力ドライバ２４１０及び入力受信機２４５０である。入力回路２４０４は、入力受信機２４５０ａ及びオンダイ終端抵抗器を含むが、出力ドライバ２４１０又は出力インピーダンス回路２４２０を含まない。
【０１０５】
ＤＲＡＭは、２点間シグナリングにおいて使用することができるか、又はマルチドロップシグナリング環境において使用することができる。ＤＲＡＭ  ＩＯ回路２４０２が図２４に示される。また、同じ図に入力回路２４０４が示される。ＩＯ回路は、プログラム可能な出力インピーダンス回路２４２０を有し、プログラム可能オンダイ並列終端、ＯＤＴ２４３０を有する。ＯＤＴ回路は、受信モードにおいて信号がＩＯ回路に流れるときにのみ有効にされる。ＯＤＴ回路のインピーダンスは、３つの終端抵抗器２４３１、２４３２及び２４３３のうちのどの抵抗器がモードレジスタを介して選択されるかによって設定される。いずれも選択されない場合には、ＯＤＴ機能はアクティベートされない。
【０１０６】
類似の回路が入力回路２４０４として使用される。入力回路は、ＩＯ回路に類似であるが、出力構造が取り除かれている。ＯＤＴ構造はそのままであり、ＩＯ回路の場合と同じようにして動作する。
【０１０７】
ＩＯ回路はデータバス及びデータストローブのために使用され、一方、入力回路２４０４は、ＣＫＥ、クロック及びＳＴＢ信号のために使用される。
【０１０８】
図２５は、モードレジスタ書込み２５００のタイミング図を示す。パラレル要求パケット２５１０によってサイクルが開始される。そのサイクルは８クロックサイクル後にリタイアされる。ＭＲＳ遅延２５３０後に、別のパラレル要求パケット２５２０が送信される場合がある。
【０１０９】
ユーティリティレジスタ
図２６は、ユーティリティレジスタ動作２７１０のためのパラレル要求パケットを示す。そのパケットは、オペコード２６１０フィールドと、第１のバスサンプル１６２１において取り込まれる読出し／書込み（Ｒ／Ｗ＃）ビット２６２０とを含む。動作が書込みである場合には、ユーティリティレジスタ内に記憶されるべきデータがバスサンプル３  １６２３及びバスサンプル４  １６２４中に供給される。動作がユーティリティレジスタ読出し動作である場合には、図２７に示されるように、読出し遅延２７３２後に、ユーティリティレジスタから返されたデータが、データバス５１０からサンプリングされる。
【０１１０】
バックトゥバックサイクル
図２８は、ちょうど上記に説明された、サイクル内でサンプリングされるシリアルパケット１５１２内のビットのうちのいくつかを示す。シリアルパケット１５１２は全部で１６ビットを含み、Ｃｌｋ５２２の立ち上がりエッジ及び立ち下がりエッジ上でサンプリングすることによって、８つの連続したクロックサイクル５２０を用いてＳＴＢ信号上でシリアルに伝送される。この方法を用いて受信されるビットはｓ０〜ｓ１５の番号を付され、図２８に示されるように、ｓ０は最初に受信されるビットであり、ｓ１５は最後に受信されるビットである。ｓ０及びｓ１はオペレーションコード（「オペコード」）２８３０であり、シリアルパケット機能を定義する。
【０１１１】
アクティブサイクルの終了時にシリアルパケットがサンプリングされるときに、ｓ０及びｓ１ビットがいずれも「１」に等しい場合には、そのシリアルパケットは、ＮＯＰシリアルパケットと呼ばれる。ＮＯＰシリアルパケットの最後の４ビット、ｓ１２、ｓ１３、ｓ１４及びｓ１５は、サイクルトリガビット２８４０と呼ばれ、サイクル開始１５７０が要求されるか否かを確認するためにサンプリングされる。パケット内の残りのビットは無視される。サイクルトリガビットが、サイクル開始１５７０を示す場合には、ｓ１５ビットが転送された後に、Ｃｌｋ５２２の最初の立ち上がりエッジにおいて、新たなパラレル要求パケットがサンプリングされ始める。ｓ１４及びｓ１５タイムスロット中に、後続のパラレル要求パケットに先行して、このクロックサイクル内でデータストローブ５３０が書込みプリアンブル１５２０を供給する。
【０１１２】
最後のＮＯＰシリアルパケットの終わりにサイクル開始が示されず、ポストアクティベーション遅延２０３０又はポストプリチャージ遅延２２３０等の、必要とされるパラレル要求パケット間の遅延時間が指定されない場合には、そのサイクルはリタイアされ、ＤＲＡＭデバイスはアイドル状態１１２０に戻る。
【０１１３】
アイドル状態からのサイクル開始
アイドル状態１１２０に入ると、ＤＲＡＭは、Ｃｌｋ５２２の各立ち上がりエッジにおいてＳＴＢピンをサンプリングし、サイクル開始が要求されるか否かを確認する。ＤＲＡＭがアイドル状態にある間に、立ち上がりＣｌｋ５２２エッジにおいてＳＴＢ信号上で論理「０」状態が観測されると、サイクル開始１５７０が示され、ＳＴＢ信号は、次の１．５クロックサイクル（立ち下がりエッジ、立ち上がりエッジ、立ち下がりエッジ）にわたってローのままである。サイクル開始１５７０の開始後のＣＬＫ５２２の立ち上がりエッジにおいて、データストローブ５３０上に書込みプリアンブルが与えられ、その後、次のＣｌｋ５２２立ち上がりエッジにおいて、パラレル要求パケットの第１の部分が与えられる。
【０１１４】
パラレル要求パケットを介してのオートリフレッシュ
図２９に示されるように、パラレル要求パケット２９１０がオートリフレッシュを開始することができる。パラレル要求パケットフォーマットは、図２１に示されるプリチャージバンクフォーマットと同じである。オペコード１６１０が、オートリフレッシュ動作からプリチャージを区別する。
【０１１５】
バンクセレクトビット１６７０は、どのバンクがリフレッシュされるべきであるかを示す。例えば、プリチャージ動作の場合、各バンクは対応するバンクセレクトビットを有する。論理「１」に設定されたバンクセレクトビットがオートリフレッシュされる。一度に１つのバンクのみがリフレッシュされる。最も小さい番号を付されたバンクから開始して、選択されたバンクが順次にリフレッシュされる。
【０１１６】
オートリフレッシュ動作は、選択されたバンク内の各行をリフレッシュする。結果として、ＤＲＡＭは、リフレッシュを完了するのに数千サイクルを要することになり、その実際の数はアレイ設計によって決まる。パラレル要求パケットがＤＲＡＭに最初に与えられた８クロック後に、両方のデータストローブ５３０をローにドライブすることによってリフレッシュするときに、ＤＲＡＭは、ビジー２９１０であることを示す。両方のデータストローブ５３０は、最後の行がリフレッシュされるまでローのままである。その時点で、ＤＲＡＭは、相補データストローブ５３８をローにしたまま、非反転データストローブ５３６をハイにドライブする。ストローブは、完全な１クロックサイクルにわたってこの状態に保持され、その後、ハイインピーダンス状態にされ、その時点で、シリアルプロトコルを介してＳＴＢピン上にサイクル開始１５７０が示されなかった場合には、ＤＲＡＭはオートリフレッシュサイクルをリタイアし（１１５２）、アイドル１１２０状態に戻る。サイクルトリガ２８４０のビットによってサイクル開始が示された場合には、他の事例と同様に、パラレル要求パケット１５１０とともに、新たなＤＱＳ書込みプリアンブル１５２０が与えられる。
【０１１７】
シリアルパケット
アクティブモード１１３０の開始時に、シリアルパケット１５１２を受信するためにＳＴＢ５４０信号がサンプリングされる方法を定義するシリアルプロトコルが開始される。シリアルパケット１５１２を用いて、アクティブサイクル中にＤＲＡＭにコマンド及びアドレス情報を与えることができる。シリアルプロトコルは、１６ビットシリアルパケット１５１２を定義する。アクティブサイクル１１３０の開始時にＳＴＢ信号がサンプリングされ、８クロックサイクルの周期にわたってクロック５２０エッジごとにサンプリングされ、完全な１６ビットシリアルパケット１５１２が受信される。８クロック５２０サイクル後に、シリアルパケット１５１２は、完全に転送されており、新たなパケットが同じようにしてサンプリングされ始める。そのプロセスは、そのサイクルがリタイアされ（１１５２）、ＤＲＡＭがアイドル状態１１２０に戻るまで、８クロックサイクルごとに繰り返す。
【０１１８】
シリアルパケット（１５１２）フォーマットが図３０に示される。明確にするために、１６ビット位置が割り当てられ、指示子はｓ０からｓ１５に及ぶ。ｓ０はシリアルパケット１５１２において受信される最初のビットである。ビットｓ０及びｓ１は、テーブル２８３２に従ってマッピングされる４つのオペコード２８３０を定義する。
【０１１９】
図３１は、バーストシリアルパケット３１１０のためのビット割当てを示す。最初の２ビットは、図１９に示されるように、ｓ０＝０及びｓ１＝１である。ビットｓ２は、そのバーストがバースト読出しであるか、又はバースト書込みであるかを示すために使用される。ｓ２＝１である場合には、それはバースト読出しサイクルであり、ｓ２＝０である場合には、それはバースト書込みサイクルである。ビットｓ３及びｓ４は、ＢＡ０＝ｓ３及びＢＡ１＝ｓ４であるような２進符号化を用いて、バンクアドレスに割り当てられる。ビットｓ５、ｓ６、ｓ７、ｓ８、ｓ９及びｓ１０はＣＡ０〜ＣＡ５に割り当てられる。ＣＡ０はｓ５に対応し、ＣＡ１はｓ６に対応し、それ以降も同様である。バーストシリアルパケット内の残りの全てのビットは論理「１」に設定される。繰り返すが、本発明を実施する上で具体的なビット割当ては重要ではなく、他の特定のフォーマットが利用される場合がある。
【０１２０】
バーストシリアルパケットは、ＤＲＡＭがアクティブであり、データバス５１０を用いてデータを転送している間に、ＤＲＡＭにバンク及び列アドレスを与える。例えば、ＤＲＡＭがバースト読出し動作を実行しており、データバス５１０上でデータを転送している間に、ＤＲＡＭは、そのバーストにおいて次のバンク／列アドレスとして使用されるべき新たなバンク及び列アドレスを受信することができる。このようにして、任意の長いバーストにわたって、シームレスなデータバス占有を持続することができる。バーストシリアルパケット３１１０は、ＤＲＡＭ内の任意の空きバンク内の任意の列にアクセスすることができ、各バーストシリアルパケットは、単一のワードと同じ程度に小さいデータにアクセスすることができる。シリアルバーストにおいて転送される各ワードは、アクティベートされたページ内の異なるバンク及び／又は列アドレスから来ることができ、データバスは１００％占有されたままである。
【０１２１】
図３２には、バーストシリアルパケット３１１０を組み込むバースト読出しサイクル３２００が示される。パラレル要求パケット３２１０が、ロケーションＡ（特定のバンク及び列アドレス）からバースト読出しサイクルを開始する。パラレル要求パケットがＤＲＡＭに与えられるのと同時に、ＳＴＢ信号上でＤＲＡＭにシリアルパケット３１１０が与えられる。図３２において、図示される最初のシリアルパケットはバースト読出しパケットであり、ロケーションＢを指している。ロケーションＡからのパラレル要求パケットによってアドレス指定されるデータの最初のワードがＤＲＡＭ３２８０によって転送された後に、ロケーションＢからのバーストシリアルパケット３２８２によってアドレス指定されるデータの最初のワードが直ちに後続する。後続のシリアルパケットがＮＯＰ（ｓ０＝１、ｓ１＝１）である場合には、アクセスされる次のワードは、次の順次アドレス、例えば、ロケーションＢ＋１から来ることになる。ＮＯＰがシリアルパケットを介して連続して供給され続ける場合には、空いた行内の最後の列アドレスがアクセスされるまで、アドレスは厳密に昇順に自動的にインクリメントし続ける。バーストは途切れることなく継続するが、アドレスは、アクセスされる行の開始列アドレスにおいて開始する。これは、シリアルパケットを介して受信されたユーティリティバーストストップ３３１４コマンドを介してバーストがリタイアされるまで継続する。したがって、言い換えると、バーストシリアルパケット３１１０が受信されると、開始パラレル要求パケット内の元のバーストカウントは無視され、ユーティリティバーストストップ３３１４シリアルパケットのみを用いて、バーストを停止することができる。
【０１２２】
ユーティリティバーストストップを介してのバーストサイクルのリタイア処理
バーストシリアルパケット３１１０がＤＲＡＭに発行されると、パラレル要求パケット内のバースト長フィールドは無視される。ＳＴＢ信号を介して、シリアルプロトコルを用いてユーティリティバーストストップ３３１４パケットを発行することによって、バーストサイクルが停止される。ユーティリティバーストストップパケットのフォーマットが図３４に示される。ＤＲＡＭが、図３３に示されるユーティリティバーストストップコマンド３３１４を受信すると、進行中であるデータ演算を完了し、その後、更なるアクティブサイクルがスケジュールされない場合には、アイドル状態に入る。
【０１２３】
図３３を参照すると、ユーティリティバーストストップ３３１４は、バーストサイクルを終了するプロセスを開始する。ストップコマンド３３１４の直後に、ＳＴＢ信号上に３つのＮＯＰコマンド（３３１５、３３１６、３３１７）が順次に供給され、その後、ＤＲＡＭはアイドル状態に入る。しかしながら、図３３に示される事例では、最後のＮＯＰ３３１７内でサイクル開始（１５７０）コマンドが発行される。結果として、先行するＮＯＰパケット３３１７）の終了時に、新たなアクティブサイクル３３２１の開始を示すサイクル開始コマンド１５７０を含んだパラレル要求パケット（３３２０）が受信される。動作基準（a frame of reference）として、パラレル要求パケットが受信されると、アクティブサイクル３３１１、３３２１が始まる。
【０１２４】
アクティブサイクル３３２１はバースト読出しサイクルである。パラレル要求パケット３３２０が受信されている時点において、ＳＴＢ信号上でＮＯＰ３３１５が受信される。結果として、バースト読出しからの最初の２つのワードは、ロケーションＣから開始してパラレル要求パケット３３２０内に含まれるバンク及び列アドレスによってアドレス指定される順次ワードである。第２のシリアルパケットタイムスロット中に、異なるバンク及び列アドレスとすることができる、ロケーションＤをアドレス指定するバースト読出しシリアルパケット３３４１コマンドが受信される。バースト読出しシリアルパケット３３４１にユーティリティバーストストップ３３１４コマンドが後続し、図示されるように、３つの必要とされるＮＯＰのうちの２つ（３３１５、３３１５）が直ちに次々に後続する。
【０１２５】
パラレル要求パケット３３２０は、ロケーションＣからのバースト読出しを要求し、そのデータパケット３３８３は、アクセス待ち時間１５９０後にＤＲＡＭによってドライブされる。次のワード３３８４は、ロケーションＣ＋１からアクセスされる。第３のワード３３８５は、ロケーションＤから、バースト読出しシリアルパケット３３４１によってアドレス指定される。データパケットＤからのワードが転送された後に、最後のＮＯＰ３３１５後のサイクルにおいてサイクル開始コマンドが受信されない場合には、ＤＲＡＭはアイドル状態１１２０に戻る。
【０１２６】
バーストサイクル中の読出し／書込みモードのトグル動作
アドレス指定／制御のためにシリアルパケットを使用しているバースト読出し又はバースト書込みサイクル中に、ユーティリティトグルパケット３５１４を用いて、読出しから書込み、又は書込みから読出しにモードを切り替えることができる。図３５に示されるように、ユーティリティトグルパケット３５１４は、バースト読出しサイクル中に受信される。待ち行列内の任意のデータサイクルが、ユーティリティバーストストップが動作する方法と同じようにして完了する。アクティブサイクルがバースト読出しサイクルである場合には、ユーティリティトグル（図３７）コマンドは、直ちに後続する単一のＮＯＰコマンド３３１３（図３６）を必要とする。ＮＯＰ３３１３コマンドには、バースト書込みコマンド３５１６が後続し、この場合、そのコマンドはロケーションＣをアドレス指定している。
【０１２７】
未決のデータパケット３１８１及び３１８２が出力されると、ＤＲＡＭが書込みモードにおいて動作するように切り替えられるのに応じて、データバス５１０はハイインピーダンス状態に入る。バスがハイインピーダンス状態に入れられている時点において、ロケーションＣに書き込まれるデータが与えられる前に、バーストの最初のワード及び最後のワード３５９２のためのデータマスクがＤＲＡＭに与えられる。マスクは、パラレル要求パケットを伴うバースト書込みの事例と同様に使用される。すなわち、第１のデータマスクは書き込まれる第１のワードに適用され、一方、第２のデータマスクはマルチワードバーストにおける最後のワードに適用される。
【０１２８】
図３５に示される事例の場合、シリアル書込みは２ワード長であるので、データマスク３５９２内に適切なビットが設定される場合には、いずれのワードもマスクすることができる。
【０１２９】
パイプライン式プリチャージ処理及びバンクのアクティベーション
読出しバースト又は書込みバースト動作中に、（パイプライン式プリチャージとも呼ばれる）ユーティリティバンクプリチャージコマンド３９１３を用いて、バンクを選択的にプリチャージすることができる。図３９に示されるように、プリチャージ間隔３９５２後に、シリアルアクティベートパケット４０１０によってバンクをアクティベートすることができる。ユーティリティバンクプリチャージシリアルパケット３９１３のフォーマットは図３８に示されており、シリアルアクティベートパケット４０１０のフォーマットは図４０に示される。
【０１３０】
図３９は、パラレル要求パケット１５１０によってアドレス指定されるようなロケーションＡからの１つのワードにアクセスするアクティブバースト読出しサイクルを示す。アクティブサイクルの開始時に、ロケーションＢからのデータを要求する、シリアルバースト読出しパケット３９１２が受信される。シリアルバースト読出しパケット３９１２の直後に、ユーティリティバンクプリチャージパケット３９１３が後続し、そのパケットは、ロケーションＢ＋１から順次に継続するバースト読出しと同時に、ロケーションＣを含むバンクをプリチャージする。プリチャージ間隔３９５２だけ待った後に、ＤＲＡＭにロケーションＣを含むバンク／行をアクティベートするように指示する、シリアルバンクアクティベート３９１６コマンドが受信される。このアクティベーションは、進行中のバースト転送と同時に行われる。アクティベーション間隔３９５４後に、ロケーションＣ３９１２へのシリアルバースト読出し要求がＤＲＡＭに発行され、アクセス待ち時間後に、データパケット３９８８がＤＲＡＭから読み出される。アクティブサイクルにおいて、バースト読出しデータのこのシーケンスがデータバス５１０上に現れ始めると、データバス５１０は、ＤＲＡＭをアイドル状態に戻すユーティリティバーストストップコマンドが発行されるまでシームレスに動作する。
【０１３１】
同じアクティブサイクル内で、読出しから書込みに、又は書込みから読出しにトグルし、パイプライン式バンクプリチャージ及びパイプライン式アクティベーションを全て使用することも可能である。アクティブサイクルが開始すると、その長さに制限はない。例えば、図４１にはバースト書込みサイクルのタイミング図が示されており、そのサイクルをバースト読出しサイクルに切り替えるシリアルユーティリティトグルＲＷ３５１４が受信される。読出しバーストにおいて２つのワード（３２８４及び３２８６）を転送した後に、ユーティリティバーストストップ３２１７を用いて、バースト動作を停止する。読出しバーストサイクルの最後のＮＯＰ４１２０内に、パラレル要求パケット３２１０が後続することを示すサイクル開始１５７０が含まれる。
【０１３２】
シリアルプロトコルを介してのリフレッシュ動作
数多くのビデオフレームバッファアプリケーションにおいて、フレームバッファは、データを表示するために読み出されている間に、新たなデータで絶えず更新されることになる。そのようなアプリケーションにおいて、ＤＲＡＭのためのデータリフレッシュは任意選択的にすることができる。例えば、ディスプレイのスキャン速度及びＤＲＡＭの編成に起因して、ＤＲＡＭのためのデータリフレッシュは増分利益（incremental benefit）のみを有することができる。
【０１３３】
リフレッシュが望まれる場合には、シリアルパケットを用いてリフレッシュを開始することもできる。すなわち、リフレッシュされるべきバンクはパケット内で指定され、ＤＲＡＭは、その際、リフレッシュコマンドがパラレル要求パケットを介して発行されたときに機能するのと同様に機能する。
【０１３４】
２点間環境におけるシグナリングの動作
図４２は、ＡＳＩＣ４２９９０コントローラＩＣとＤＲＡＭ４２９９５とを相互接続する単一の双方向信号を示す。相互接続信号線４２１００の両端において概ね同一の構造を有することによって、直列終端シグナリング方式を利用することができる。直列終端方式を利用する主な利点は、並列終端回路に関連付けられるＤＣ電力の消費を回避することである。
【０１３５】
直列終端方式において使用されるようにＩＯ回路を構成するために、両方のＩＣ、ＡＳＩＣ及びＤＲＡＭ上の図２４に示されるオンダイ終端（ＯＤＴ）回路２４３０、２４３０ａが、モードレジスタビットによって無効にされる。図２４に示されるプログラム可能出力インピーダンス２４２０は、外部相互接続リンクのインピーダンスを近似するように構成される。
【０１３６】
図４３は、直列終端動作モードのための等価回路を示す。事例１では、ＡＳＩＣは、相互接続リンクのインピーダンスを近似するように選択される出力インピーダンス４２３９６で信号４２１００をドライブしている。ＤＲＡＭがＡＳＩＣへの信号をドライブするとき、類似の構成が使用され、出力インピーダンス４２４９６がモードレジスタビットによって設定される。
【０１３７】
ＤＲＡＭがリンクをドライブする事例２も、図４３に示される。いずれの場合も、従来の直列終端スイッチング／シグナリングが使用される。各事例内の受信機は並列終端を有しないので、終端によってＤＣ電力は消費されない。
【０１３８】
これらの２つの事例１及び事例２のタイミング波形が図４４に示される。ローからハイへの遷移及びハイからローの遷移の過渡条件に適用される一方向パス遅延４２２１１が示される。ライン４２２０１及び４２３０１の各端部において、直列終端インピーダンスを通してドライバをリンクに接続するノードだけでなく、リンク４２２００及び４２３００の両端部も示される。過渡期間中に、リンク４２２００又は４２３００のドライバ端には、アクティブドライバ出力４２２０１又は４２３０１において観測される入射電圧ステップの半分において一方向パス遅延４２２１１の２倍に等しいドエル期間（dwell period）が生じる。事例１又は事例２のいずれの受信機も、２点間回路トポロジにおいて、事例１又は事例２において入射波に関する完全な信号遷移を受信する。
【０１３９】
図４５は、ＤＲＡＭと組み合わせて使用される従来の低インピーダンスドライバを備える構成を示す。この例において、ＡＳＩＣ４５９９０のＩＯ構造は、直列終端抵抗器を含まず、いかなるＯＤＴ構造も含まない。ＤＲＡＭ４５９９５上のＩＯ構造は、ＤＲＡＭがリンク４５１００をドライブするときに直列終端ドライバを提供し、ＡＳＩＣがリンクをドライブするときに、方向選択性ＯＤＴを介して並列終端受信機を提供するように構成される。
【０１４０】
図４６は、オンダイ終端を備えない低インピーダンスドライバを用いてＤＲＡＭに接続するときの２つの事例の場合の等価回路を示す。事例１は、ＡＳＩＣが、ＤＲＡＭに接続するリンク４５１００をドライブする場合である。ＤＲＡＭが信号を受信しているときに、ＤＲＡＭ上の方向選択性ＯＤＴが、モードレジスタ選択可能終端インピーダンス４５４９３をＤＲＡＭ内部のリンクに動的に接続する。事例２においてＤＲＡＭがリンクをドライブするとき、この終端インピーダンスがオフに切り替えられる。ＤＲＡＭは、モードレジスタ選択可能直列終端抵抗器４５４９６を通してリンクをドライブする。これは、図４３の直列終端事例２と同等である。図４６の等価回路のスイッチング特性のためのタイミング波形が図４７に示される。
【０１４１】
ＡＳＩＣがリンクをドライブする事例１の場合、ＤＲＡＭ端からの反射はＯＤＴ４５４９３によって吸収される。ＤＲＡＭがリンクをドライブする第２の事例の場合、ＡＳＩＣの受信機４５７００からの反射は、図４２、図４３及び図４４に示される全直列終端事例と同様に、ＤＲＡＭ上の直列終端４５４９６によって吸収される。
【０１４２】
マルチドロップ環境におけるシグナリングの動作
マルチドロップ環境の場合、一般に、直列終端単独で使用することはできないので、並列終端が好ましい。ＤＲＡＭ上のＯＤＴ回路は、書込みサイクルのために、そしてパラレルパケットを受信するために使用されることになる。また、コントローラは、コントローラに搭載されるＯＤＴ回路も使用する。このようにして、供給源に関係なく、バス信号に常に適切な終端が適用される。終端はモードレジスタを介して有効にされ、出力インピーダンス及び並列終端インピーダンスの値を設定するために使用される。
【０１４３】
デバイスフロアプラン
ＤＲＡＭフロアプラン４８０００は、図４８に示されるように、ダイの単一のエッジに隣接して配置されるボンディングパッド４８１００を有する。ＤＲＡＭの１つのバージョンにおいて、ダイは長方形であり、約２：１．２５のアスペクト比を有するが、他の形状及びサイズも可能であることは理解されたい。ボンディングパッドはダイの短い方のエッジに隣接して配置され、スタックダイアセンブリ構成の場合に利点をもたらす。
【０１４４】
ＤＲＡＭは全部で２２個のスイッチング信号を有するので、適切な数の電源信号及び接地信号を考慮して、ボンディングパッドは、それぞれが２０個のボンディングパッドを含む、２つの垂直な列に配列される。パッド距離４８２００はパッドピッチによって設定される。パッドピッチ値が小さいほど、結果として、必要されるパッド距離の全長が短くなる。このパッド距離は、ＤＲＡＭの１つのバージョンにおいてＹ寸法より著しく短くすることができる。
【０１４５】
スタックダイパッケージングアセンブリ
図４９は、基板４９３００に機械的に取り付けられるＡＳＩＣダイ４９２００を組み込むスタックダイアセンブリ４９０００を示す。ＡＳＩＣ上のボンディングパッド４９６００が、ＡＳＩＣの２つのエッジに沿って配列される。これらのボンディングパッドを用いて、ＡＳＩＣの外部インターフェースボンディングパッド４９６００を、ボンドワイヤを介して基板４９３００に接続する。
【０１４６】
ＤＲＡＭダイは、ＡＳＩＣダイの露出面に機械的に取り付けられ、スタックダイアセンブリ４９０００が形成される。ＤＲＡＭボンディングパッド４８１００は、ボンドワイヤ４９４４０及び４９４２０を介して、ＡＳＩＣメモリインターフェースボンディングパッド４９５００に接続される。
【０１４７】
スタックダイアセンブリ４９０００を作製するために、ワイヤボンディングプロセスが必要とされる。その上にＤＲＡＭダイが積み重ねられたＡＳＩＣダイへのボンドワイヤを形成するために、ワイヤボンドを収容するＡＳＩＣダイの任意の領域に関して、ボンディングシェルフ幅４９８００のボンディングシェルフと呼ばれるＡＳＩＣダイの露出領域が必要とされる。
【０１４８】
ボンディングシェルフに関するこの要件は、構造４９０００のための機械的なアセンブリ要件によって設定されるような、取り得る最も小さいＡＳＩＣを確立する。
【０１４９】
図５０は、これらの機械的検討事項によって設定されるような、最小サイズのＡＳＩＣダイを計算するために使用される式を示す。Ｘ寸法５０００１は、ＤＲＡＭ  Ｘ寸法とボンディングシェルフ寸法との和から任意の許容可能なダイ張り出し４９９００を引いた値である。Ｙ寸法５０００２は、ＤＲＡＭ  Ｙ寸法に、２つのボンディングシェルフ幅を足した値に等しい。ボンディングシェルフの標準値は約０．５ミリメートルとすることができ、ダイの最大張り出しの場合に、１．５ミリメートル程の値を標準値とすることができる。
【０１５０】
それらの標準値を用いるとき、ＡＳＩＣの最小ダイサイズは、Ｘ＝ＤＲＡＭ  Ｘ寸法−１ｍｍ及びＹ＝ＤＲＡＭ  Ｙ寸法＋１ｍｍになる。
【０１５１】
図５１は、ＡＳＩＣ５１２００及びＤＲＡＭ５１１００のスタックダイアセンブリのための別の構成を示す。ＡＳＩＣ５１２００は、基板５１３００に機械的に取り付けられる。ＡＳＩＣの外部インターフェースボンディングパッド５１６００がダイの単一のエッジに隣接して配列され、２つの平行な行に分けられる。ＡＳＩＣ５１２００上で２行ワイヤボンディングを用いて、これらのパッドを基板ボンディングパッド５１７００に接続する。ＤＲＡＭ５１１００はＡＳＩＣダイの露出面に機械的に取り付けられ、Ｘ方向及びＹ方向の両方において張り出す。
【０１５２】
図５２は、この構造５１０００に関する機械的なアセンブリ要件によって設定されるような、最小サイズＡＳＩＣダイを計算するために使用される式を示す。Ｘ寸法５２１１１は、ＤＲＡＭ寸法に単一行ボンディングシェルフ幅寸法を足した値から、ＤＲＡＭ５１１００の長手方向におけるダイ張り出しを引いた値に等しい。
【０１５３】
Ｙ寸法５２１１２は、ＤＲＡＭ  Ｙ寸法５２９８２に２行ボンディングシェルフ幅５１８００を足した値から、Ｙの張り出し５２９９４を引いた値に等しい。Ｙの張り出しは、列あたりのＤＲＡＭボンディングパッドの数と、パッド距離５２９８０を確立するパッドピッチとによって部分的に決定される。Ｙ張り出しは、ＤＲＡＭ  Ｙ寸法とパッド距離との差の２分の１にマージン距離を足した値である。マージンは、一例として、ボンディングパッドをダイエッジのどのくらい近くに配置することができるかを含みうる。２行ボンディングシェルフ幅は０．７ミリメートルの値とすることができ、ＤＲＡＭ上のボンディングパッドピッチは６０マイクロメートルとすることができる。ＤＲＡＭ上のパッド距離は約１．１４ｍｍとすることができる。
【０１５４】
この構成５１０００を使用するとき、アセンブリ機械的検討事項によって設定されるような最小サイズＡＳＩＣダイは、図４９のスタックダイアセンブリ４９０００より小さくすることができる。
【０１５５】
個別ＤＲＡＭパッケージング
図５３は、ＬＰＣ  ＤＲＡＭダイ５３４００の輪郭と、少なくとも４０個のボール（２２個のスイッチング信号＋１８個の電源及び接地ボール）を組み込むためのボールマップフットプリントの可能性を示す３つの異なる輪郭とを示す。ＬＰＣ  ＤＲＡＭ上に少数のボンディングパッドが配置されるので、約２．５ｍｍ×４．０ｍｍのＬＰＣ  ＤＲＡＭ物理ダイサイズの場合、ファンインタイプウェハレベルチップスケールパッケージ（「ＦＩ−ＷＬＣＳＰ」又は「ＷＬＣＳＰ」）が、デバイス信号のために４００マイクロメートル以上のボールピッチを使用することができる。テーブル５３５００は、４列、５列及び６列のボールのＸ（列幅）を示し、このテーブルは、１０行、８行及び７行のＹ（行）幅を示すテーブル５３６００とともに使用され、全ボールカウントは、それぞれ４０個、４０個及び４２個（５３１００、５３２００、５３３００）になる。全ての事例において、２．５ｍｍ×４．０ｍｍＬＰＣダイの周辺部に最少でも４０ボールを配置することができ、その数はＬＰＣ  ＤＲＡＭアーキテクチャによって必要とされる少数の実際の信号に起因する。従来のＤＤＲ３タイプｘ１６編成のＤＲＡＭと比べると、９６ボールに対して、全部で４０ボールが存在する。同じ２．５×４．０サイズのＤＤＲ３タイプダイの面上に９６ボールが配置されていたなら、９６ボールは０．４５ｍｍ×０．２５ｍｍピッチ上に配置されたことになり、それは現在の低コストＰＣＢ技術の場合に非常に挑戦的である。ＬＰＣ  ＤＲＡＭの場合に低信号カウントであるため、低コストＰＣＢ製造に適合するために０．５ｍｍ×０．５ｍｍより大きいピッチを用いて、２．５ｍｍ×４．０ｍｍダイの面上に全部で４０ボールを配置することができる。
【０１５６】
図５４は、ウェアラブルビデオシステム等のシステムにおいて使用されるＦＰＧＡ及びＬＰＣ  ＤＲＡＭのシステムレベル図を示す。全部で２２個の信号を用いて、ＬＰＣ  ＤＲＡＭをコントローラに相互接続する。この場合、カスタムＡＳＩＣも使用できるが、コントローラのためにＦＰＧＡが使用される。メモリインターフェース信号の数が限られることによって、コントローラ上で必要とされる信号の全数が削減され、それにより、コントローラの物理サイズが縮小され、コストが削減される。
【０１５７】
図５５は、システムの物理的パッケージング要件を満たすために、小型エレクトロニクスアセンブリ５５１００を必要とするウェアラブルビデオシステム５５４００を示す。プリント回路基板５５１５０は、ＦＰＧＡ５５２００及びＬＰＣ  ＤＲＡＭ５５３００を含み、小型エレクトロニクスアセンブリ５５１００が形成される。この小型エレクトロニクスアセンブリは、物理サイズが小さいために、眼鏡型機器等のウェアラブルビデオシステム５５４００に組み込むことができる。ＦＰＧＡ及びＬＰＣ  ＤＲＡＭパッケージをＰＣＢに相互接続するために使用されるはんだボールの機械的間隔が４００マイクロメートルを超えることから、従来のＰＣＢ及びはんだ付けプロセスを用いて、小型エレクトロニクスアセンブリ５５１００を作製することができるので、先端アセンブリ技術を使用するのに比べて、アセンブリにかかるコストが最小限に抑えられ、それでも小型エレクトロニクスアセンブリが作製される。
【０１５８】
図５６は、フリップチップコントローラＡＳＩＣ５６１０を使用するマルチチップスタックダイ構成５６００と、ＬＰＣ  ＤＲＡＭを使用する上向きワイヤボンド接続メモリ５６２０とを示す。ＬＰＣ  ＤＲＡＭによって使用される少数の信号が、基板内の高速メモリ信号のルーティングに利益をもたらす。メモリダイの１つのエッジに沿って少数の信号がディスパッチされるので、ＡＳＩＣダイ上で信号を極めて近接させておくことができる。少数の長さ整合信号を用いて、基板ルーティングを簡単にする。ＬＰＣメモリインターフェースによって使用される信号の数は、従来のメモリ未満であるので、そのインターフェースのためのＡＳＩＣダイ面積の量を少なくすることができ、その結果、ＡＳＩＣダイを小型化することができる。
【０１５９】
図５７は、ＬＰＣ  ＤＲＡＭ５７２０を用いて形成される４チャネルＰＯＰ  ＭＣＰ５７００を示す。４つのＬＰＣ  ＤＲＡＭダイ５７２０が、共通の基板上に配置され、上向き構成においてワイヤボンド接続される。ＬＰＣ  ＤＲＡＭの信号カウントが少ないことから、４つのダイとＡＳＩＣとの間で８８個のスイッチング信号しか転送される必要がない。４つのＬＰＣ  ＤＲＡＭダイに関してＰＯＰパッケージング方式５７０５を使用することによって、１２ギガバイト／秒以上を伝送しながら、小さいメモリ／ＡＳＩＣ  ＰＣＢフットプリントが可能である。高速メモリ信号は少数であり、メモリダイのエッジに配置されるので、メモリをコントローラに接続するための電気経路長を短くすることができ、２つの基板５７８０、５７８５において必要とされる信号ルーティング層の数を極めて少なくしながら、容易に整合させることができる。スイッチング信号の数が少ないことによって、ＡＳＩＣ５７７０を含む下側パッケージにおいて垂直相互接続技術のための信号ピッチを緩和できるようになる。ピッチが緩和されたＰＯＰ技術を使用することによって、低コストＰＯＰパッケージング技術を使用できるようになるので、コストが削減される。
【０１６０】
図５８は、４チャネルＰＯＰパッケージに編成される４つのＬＰＣ  ＤＲＡＭダイの別の構成を示す。この構成は、反対に面するワイヤボンドを備える２つの階段状スタックＤＲＡＭスタック５７２０を含む。この構成によれば、図５７に示される平面的な４ダイ構成より、ＰＯＰのための全フットプリントサイズを小さくできるようになる。
【０１６１】
図５９は、別の４ダイ平面構成５９００を示し、結果として正方形のプットプリントになり、メモリＰＯＰパッケージの各側にメモリチャネルが割り当てられるように設計される。
【０１６２】
ＰＯＰを使用する場合の３つのマルチダイ／マルチチャネルメモリパッケージが示されてきたが、これらは、本発明の適用例を全く制限しない。これらは、パッケージング相互接続方式のための機械的レイアウトに関して、低ピンカウントアーキテクチャによって提供される利点を示すことを意図した例である。
【０１６３】
Ｘ８バージョン：更なるピンカウント削減
ＬＰＣ  ＤＲＡＭは８ビットワイドデータバスを用いて構築することができる。図６０は、ｘ８ＬＰＣ  ＤＲＡＭ６０００のためのスイッチング信号を示す。データバス５１０は８ビット幅である。他の信号は、本明細書において説明されたｘ１６バージョンと同じようにして動作する。
【０１６４】
コアの動作が図６１に示される。ｘ１６バージョンと同様に、外部帯域幅は内部帯域幅と一致する。同様の回路クロック供給制約が当てはまるので、同じ８：１クロック供給比が保持される。その結果は、８ビット幅の外部データバス５１０を備える１２８ビット幅コアデータパス幅６１７３０である。
【０１６５】
図６２は、主な内部パイプライン信号を示す。クロックサイクルあたり全部で１６ビットが転送される場合、外部データバス５１０はクロックあたり２回サンプリングされる。要求パケットが受信されると、ｘ１６デバイスと同様に、復号化及びパイプライン処理が機能する。主な違いは、ｘ１６デバイスに比べて、パラレル要求パケットを転送するのに２倍だけ多くのクロックを要することである。
【０１６６】
図６３は、ｘ８ＬＰＣ  ＤＲＡＭの内部レジスタ６３１００を示す。ユーティリティレジスタ６３１１０は全部で１６ビットを含む。
【０１６７】
図６４は、ｘ８ＬＰＣ  ＤＲＡＭを使用するバースト読出しサイクル６４００を示す。最初の２つのクロックサイクルは、８ビットワイドデータバス５１０にわたって、３２ビットパラレル要求パケット６４１０を送信するために必要とされる。
【０１６８】
図６５は、ｘ８ＬＰＣ  ＤＲＡＭのためのパラレル要求パケットビットマッピングを示す。ＬＰＣ  ＤＲＡＭのｘ１６バージョンによって使用される同じ情報が、ｘ８パラレル要求パケット６５００内に含まれるが、８ビットワイドバスにわたって２クロックサイクルにおいて転送される。結果として、ビットマッピングは異なるように割り当てられる。第１のバスサンプル６５２１においてオペコード６５１０を送信することが有利である。この図はビットマッピングの一例を示し、本発明の全体を実施するのに重要ではない。他のビット割当ては、ＬＰＣ  ＤＲＡＭの制御及びアドレス指定によって使用される情報を与えることができる。
【０１６９】
図６６は、ｘ８ＬＰＣ  ＤＲＡＭのためのバースト書込みサイクル６６００を示す。パラレル要求パケット６６１０は８ビットワイドデータバス５１０を介して２クロックサイクル内で送信され、マスクは別の２クロックサイクルを必要とする。
【０１７０】
図６７は、ＡＳＩＣ又はＦＰＧＡ（６７１００）を使用するｘ８ＬＰＣ  ＤＲＡＭ（６０００）のシステム使用を示す。２つのデバイスを相互接続するために、全部で１４個のスイッチング信号が使用される。Ｆ＝３００ＭＨｚ未満等の低減されたクロック周波数の場合、シングルエンドクロック及びデータストローブシグナリングを使用することが可能である。これは、低速ｘ８タイプデバイスの場合に、信号カウントを全部で１２個まで削減する。
【０１７１】
マルチドロップ構成
図６８は、ＬＰＣメモリバス仕様に適合するメモリダイを使用するデュアルダイＭＣＰ６８００を示す。ダイは、メモリと同一のタイプ、又は異なるタイプとすることができる。この場合、２つのメモリダイ６８１０及び６８２０が階段状に積み重ねられ、ワイヤボンディングを用いて、それらのメモリダイを下方にある基板に接続する。そのアセンブリはオーバーモールドされる。
【０１７２】
図６９は、図６８及び図７０に示されるように展開されるようなＬＰＣメモリバスにおいて使用される単一の双方向信号の概略図を示す。ホスト６９１０はメモリ６８００とは別々にパッケージされ、メモリは、共通のバス６９２０上で同じパッケージ内に配置される２つのダイ６８１０及び６８２０を有する。複数のメモリダイが共通のバス上で使用されるとき、同じパッケージ内に両方のメモリダイを配置する必要はない。各メモリダイは個別にパッケージすることができるか、又は共通のパッケージ内に３つ全てのダイを配置することができる。プログラム可能なＯＤＴ及びドライバの出力インピーダンスは、設計者が、そのアプリケーションのために最良のパッケージング方式を使用するが、信号完全性を依然として妥協する必要がないように自由度を与える。
【０１７３】
図７０は、それぞれがＬＰＣメモリバスを使用し、共通のＰＣＢ７０１０で相互接続される、ホスト６９１０及びＭＣＰ６８００を示す。
【０１７４】
バス幅及び容量スケーリング
図７１は、ＬＰＣ  ＤＲＡＭ及びバスの広幅バス実施形態のためのタイミング図を示す。基本的なＬＰＣ  ＤＲＡＭバースト読出しサイクル７１０００は、ｘ１６ＬＰＣ  ＤＲＡＭと同様に動作する。ｘ３２バージョン７１０２０の場合、データバスに１６ビット拡張７１５１０が追加される。データバス５３０、７１５３０、７１５３１、７１５３２の各８ビットフィールドにわたって、差動双方向データストローブが使用される。ｘ４８バージョン７１０３０の場合、２つの更なる差動双方向バイトワイドデータストローブ７１６３１及び７１６３２とともに、更なる１６ビットフィールド７１６１０がデータバスに追加される。ｘ６４バージョン７１０４０は、更に２つの差動双方向バイトワイドデータストローブ７１７３１及び７１７３２とともに追加される別の１６ビットワイドフィールド７１７１０を有する。
【０１７５】
所与のクロック周波数の場合に、ＬＰＣ  ＤＲＡＭの広幅バージョン７１０２０、７１０３０及び７１０４０は、ｘ１６ＬＰＣ  ＤＲＡＭデータバスと比べて、ＬＰＣ  ＤＲＡＭのデータバスの幅に比例して更なる帯域幅を提供する。ｘ６４ＬＰＣ  ＤＲＡＭの場合、それゆえ、帯域幅はｘ１６バージョンより４倍大きい。このようにして、異なるバス幅に対応するように、帯域幅を拡大縮小することができる。データストローブは、本発明の趣旨から逸脱することなく、１６ビットデータバスフィールド、８ビットデータバスフィールド、９ビットデータバスフィールド又は任意の他の値とともに使用することができる。
【０１７６】
ｘ６４バージョンの場合、ＬＰＣ  ＤＲＡＭは８４個のスイッチング信号を有し、そのうちの８０個がデータバス信号又はデータストローブ信号である。
【０１７７】
図７２は、システム相互接続図を示し、ＡＳＩＣ７２１００がｘ６４ＬＰＣ  ＤＲＡＭ７１０４０に接続される。２つのＩＣを相互接続するために全部で８４個のスイッチング信号が使用される。
【０１７８】
図７３は、システム相互接続図を示し、ＡＳＩＣ７３１００がｘ４８ＬＰＣ  ＤＲＡＭ７１０３０に接続される。２つのＩＣを相互接続するために全部で６４個のスイッチング信号が使用される。
【０１７９】
図７４は、システム相互接続図を示し、ＡＳＩＣ７４１００がｘ３２ＬＰＣ  ＤＲＡＭ７１０２０に接続される。２つのＩＣを相互接続するために全部で４４個のスイッチング信号が使用される。
【０１８０】
ＬＰＣ  ＤＲＡＭ７１０２０、７１０３０、７１０４０の広幅バスバージョンは、バス幅比に比例して、ｘ１６バージョンより大きいビット容量を有する。ｘ６４ＬＰＣ  ＤＲＡＭの場合、メモリ容量は、ｘ１６ＬＰＣ  ＤＲＡＭに比べて４倍増加する。
【０１８１】
バス幅比に比例して、プリフェッチサイズも増加する。それゆえ、ｘ６４ＬＰＣ  ＤＲＡＭは、ｘ１６ＬＰＣ  ＤＲＡＭより４倍大きいプリフェッチサイズを有する。このようにして、バス幅を追加することによって帯域幅が拡大されるので、容量も拡大される。それゆえ、ＬＰＣ  ＤＲＡＭのアーキテクチャは、実質的に一定の帯域幅／容量比を保持する。ビデオディスプレイスケーリングの場合、４倍のピクセルカウント増加は、フレームバッファ記憶ビット数及びフレームバッファ帯域幅を同じく４倍だけ増加させることに結び付けることができる。それゆえ、ＬＰＣ  ＤＲＡＭアーキテクチャは、或る範囲の異なるディスプレイ解像度及びメモリ帯域幅をサポートすることができる一群のＡＳＩＣビデオコントローラをサポートすることができる。
【０１８２】
図７５は、ユーティリティレジスタを用いて、出力インピーダンス及び任意選択的なＯＤＴ終端インピーダンスを設定するために使用することができるアルゴリズムのためのフローチャートを示す。メモリデバイスは最初に、低い周波数クロックで、この例では、１ＭＨｚで動作する（７５１０）。出力インピーダンスＲｓｅｒｉｅｓ４５４９６は最初にデフォルトの低インピーダンスに設定され、任意選択的なＲｔｅｒｍ４５４９３はデフォルトの中インピーダンスに設定される（７５２０）。ユーティリティレジスタは、その後、選択されたデータパターンを書き込まれ（７５３０）、そして、読み戻され（７５４０）、書き込まれた値と比較される（７５５０）。パターンが一致しない場合には（７５６０）、或るアルゴリズムを用いて、上記出力インピーダンス及び／又は上記終端インピーダンスを調整する（７５２０）。上記ユーティリティレジスタが新たなデータパターンを書き込まれ（７５３０）、読み戻され（７５４０）、書き込まれたデータと再び比較される（７５５０）。パターンが一致する場合には、クロック周波数が調整され、この例では、２倍にされ（７５７０）、そして、クロック周波数上限と比較され（７５８０）、所望の動作周波数に達するまで（７５９０）、そのサイクルが繰り返される。
【０１８３】
システム物理的パッケージング
図７６は、ＬＰＣ  ＤＲＡＭ７６０１０及びコントローラ７６０２０の２つのスタックダイ構成を示し、バス信号はボンドワイヤ７６０４０及び７６０９５を用いて相互接続されている。図７６ａにおいて、２つのダイスタックが基板７６０３０上に配置され、スタックダイパッケージアセンブリ７６０６０が形成される。図７６ｂにおいて、２つのダイスタックが示され、リードフレーム７６０７０上に配置され、スタックダイパッケージアセンブリ７６０８０が形成される。いずれの場合も、簡単にするために、オーバーモールドによる封入は図示されない。
【０１８４】
図７７は、ＬＰＣ  ＤＲＡＭ７６０１０及びコントローラ７７０２０のスタックダイ構成を示す。コントローラ７７０２０は、フリップチップ技術を用いて、フリップチップ基板７７０３０に結合される。ボンドワイヤ７７０５０は、ＬＰＣ  ＤＲＡＭのバス端子をフリップチップ基板７７０３０上に配置される導体７７０６０に結合し、導体は、コントローラ７７０２０のバスインターフェース端子に結合されるフリップチップバンプ７７０７０に結合する。
【０１８５】
図７８は、個別のパッケージ上にそれぞれ配置され、いずれも共通の基板７８０６０上に配置されるＬＰＣ  ＤＲＡＭ７８０２０及びコントローラ７８０１０を示す。ＬＰＣ  ＤＲＡＭ７８０２０のためのバス端子７８０４０は、コントローラバス端子７８０５０に結合するために、基板７８０６０上に配置される導体７８０３０に結合する。簡単にするために、１つのそのようなバス導体経路が示される。残りのバス導体は、同じようにして、チップ間に結合される。
【０１８６】
図７９は、パッケージされたＬＰＣ  ＤＲＡＭ７９０１０及びコントローラ７９０８０のパッケージオンパッケージ結合を示す。図７９ａ及び図７９ｂの両方において、ＬＰＣ  ＤＲＡＭダイ７９０２０がパッケージ７９０１０内に配置され、ＬＰＣ  ＤＲＡＭのバスインターフェース端子がコントローラの対応するバスインターフェース端子に結合されるように、外部端子７９０５０がコントローラパッケージ７９０８０上に配置される導体７９０６０に結合されている。図７９ａは、コントローラパッケージ７９０８０の上面上に配置されるメモリパッケージを示す。図７９ｂは、コントローラパッケージ７９０８０の下面上に配置されるＬＰＣメモリパッケージ７９０１０を示す。
【０１８７】
図８０は、いずれも共通の基板８００４０上に配置される、ＬＰＣ  ＤＲＡＭダイ８００１０及びコントローラダイ８００３０を示す。ＬＰＣ  ＤＲＡＭの各バスインターフェース端子がコントローラ上の対応する端子に結合されるように、各ダイ上のバス端子が、ボンドワイヤ８００２０を用いて、端子ごとに互いに結合される。
【０１８８】
図８１は、いずれも共通の基板８１０４０上に配置される、ＬＰＣ  ＤＲＡＭ８１０１０及びコントローラ８１０７０を示す。ＬＰＣ  ＤＲＡＭの各バスインターフェース端子がコントローラ上の対応する端子に結合されるように、ＬＰＣ  ＤＲＡＭ及びコントローラにそれぞれ結合され、基板８１０４０上に配置される導体８１０６０に結合されるボンドワイヤ８１０３０及び８１０５０を用いて、ＬＰＣ  ＤＲＡＭのバス端子がコントローラの対応するバス端子に結合される。
【０１８９】
図８２は、いずれも共通のフリップチップ基板８１０１０上に配置される、ＬＰＣ  ＤＲＡＭ８１０２０及びコントローラ８１０４０を示す。フリップチップ技術を用いて、ＬＰＣ  ＤＲＡＭのバス端子８１０６０が、基板上に配置される導体８１０３０に結合される。同様に、ＬＰＣ  ＤＲＡＭ上の各バスインターフェース端子がコントローラ上の対応する端子に結合されるように、コントローラ８１０４０のバス端子８１０５０が、基板上に配置される導体８１０３０に結合される。
【０１９０】
図８３は、スルーシリコンビア（「ＴＳＶ」）技術を用いて形成された導体を用いて、ＬＰＣ  ＤＲＡＭのバスインターフェース端子をコントローラのバスインターフェース端子に結合するための３つの異なる構成を示す。図８３ａ〜図８３ｃの違いは、ＤＲＡＭのアクティブ面及びコントローラのアクティブ面が面する方向からなる。図８３ａでは、コントローラ８３０１０のアクティブ面８３０３０は、ＬＰＣ  ＤＲＡＭ８３０２０のアクティブ面８３０４０と反対方向を向く。ＴＳＶ８３０５０は両方のＩＣを貫通してエッチングされたチャネル内に形成され、両方のＩＣへの電気的接続が形成されるように、導電性金属材料８３０６０で満たされる。図８３ｂでは、コントローラ８３０１０のアクティブ面８３０３０及びＬＰＣ  ＤＲＡＭ８３０２０のアクティブ面８３０４０は同じ方向を向いている。結果として、ＴＳＶ８３０５０は、コントローラＩＣのみを貫通しなければならない。図８３ｃでは、ＬＰＣ  ＤＲＡＭ８３０２０のアクティブ面８３０４０は、コントローラ８３０１０のアクティブ面８３０３０と同じ方向を面するが、ＴＳＶ８３０５０がＤＲＡＭのみを貫通している。
【０１９１】
図８４は、ＤＲＡＭ８４０３０のアクティブ面８４０４０がコントローラ８４０２０のアクティブ面８４０１０に面するように、コントローラＩＣ８４０２０上に配置されるＬＰＣ  ＤＲＡＭ８４０３０を示す。ＬＰＣ  ＤＲＡＭの各バスインターフェース端子は、金属バンプ８４０５０を用いて、コントローラの対応するバスインターフェース端子に結合される。
【０１９２】
上記の例示的な実施形態は、広帯域幅であるが、低ピンカウントのメモリを構成するのに有用な構成要素をコントローラサブシステムに提供するという点で有利である。低ピンカウントは、低減されたシリコン面積、低減されたコスト、低減された電力、低減された物理サイズを含む数多くの利点を提供し、広範なシステム展開構成のための数多くのパッケージングオプションを提供する。
【０１９３】
上記で論じられた特徴のこれらの、そして他の変形及び組み合わせは、特許請求の範囲によって規定されるような本開示から逸脱することなく利用することができるので、それらの実施形態の上記の説明は、特許請求の範囲によって規定されるような開示を制限するものではなく、例示として解釈されるべきである。また、本開示の例の提供（並びに「〜等」、「例えば」、「〜含む」等の言い回しによる箇条）は、本開示を具体例に制限するものと解釈されるべきではなく、むしろ、それらの例は、数多くの取り得る実施形態のうちのいくつかのみを例示することを意図することも理解されよう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【国際調査報告】
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