(57)【要約】  ファウンドリに依存しないウェファ後処理方法が提供される。ウェファは、アクティブ・サーフェスと、基板と、アクティブ・サーフェス及び基板の間に介在する中間層とを有する。本方法は、ウェファ処理ファウンドリの出力イールドから前記ウェファを除去し、新たなサーフェスを露出させるために基板を中間層まで又は中間層の内側何ミクロンかまで薄化し、基板と比較して改善されたデバイス・パフォーマンスをもたらす別の材料基板に、新たなサーフェスを結合するステップを含む。
2019519917.tif 000002
【特許請求の範囲】
【請求項１】
アクティブ・サーフェスと、基板と、前記アクティブ・サーフェス及び前記基板の間に介在する中間層とを有するウェファに対する、ファウンドリに依存しない後処理方法であって：
ウェファ処理ファウンドリの出力イールドから前記ウェファを除去するステップ；
新たなサーフェスを露出させるために、前記基板を、前記中間層まで又は前記中間層の内側何ミクロンかまで薄化するステップ；及び
前記基板と比較して改善されたデバイス・パフォーマンスをもたらす別の材料基板に、前記新たなサーフェスを結合するステップ；
を有する後処理方法。
【請求項２】
前記アクティブ・サーフェス及び前記基板のうち少なくとも何れかが、シリコン(Si)及びシリコン・ゲルマニウム(SiGe)のうち少なくとも何れかを含み、前記別の材料基板は高抵抗率材料を含む、請求項1に記載の後処理方法。
【請求項３】
前記別の材料基板は、ガラス及び溶融シリカのうち少なくとも何れかを含む、請求項1に記載の後処理方法。
【請求項４】
前記結合は酸化物ボンディングを含む、請求項1に記載の後処理方法。
【請求項５】
前記薄化するステップは：
前記基板の外側の層を研磨するステップ；及び
前記基板の内側の層を化学機械研磨するステップ；
を含む、請求項1に記載の後処理方法。
【請求項６】
前記薄化するステップは：
前記ウェファの中でビアの存在を認識するステップ；及び
前記ビアの位置では前記薄化の実行を回避するステップ；
を含む、請求項1に記載の後処理方法。
【請求項７】
複数のファウンドリの中から類似するウェファを取得するステップ；
前記類似するウェファの各々に対して、前記除去するステップ、薄化するステップ、及び結合するステップのうちの1つ以上を実行するステップ；及び
前記類似するウェファの各々に対して、前記除去するステップ、薄化するステップ、及び結合するステップのうちの1つ以上の実行を最適化するステップ；
を更に有する請求項1に記載の後処理方法。
【請求項８】
アクティブ・サーフェスと、シリコン・ハンドルと、前記アクティブ・サーフェス及び前記シリコン・ハンドルの間に介在する埋め込み酸化物(BOX)層とを有するウェファに対する、ファウンドリに依存しない後処理方法であって：
ウェファ処理ファウンドリの出力イールドから前記ウェファを除去するステップ；
新たなサーフェスを露出させるために、前記シリコン・ハンドルを、前記BOX層まで又は前記BOX層の内側何ミクロンかまで薄化するステップ；及び
前記シリコン・ハンドルと比較して改善されたデバイス・パフォーマンスをもたらす別の材料基板に、前記新たなサーフェスを結合するステップ；
を有する後処理方法。
【請求項９】
前記アクティブ・サーフェス及び前記シリコン・ハンドルのうち少なくとも何れかが、シリコン(Si)及びシリコン・ゲルマニウム(SiGe)のうち少なくとも何れかを含み、前記別の材料基板は高抵抗率材料を含む、請求項8に記載の後処理方法。
【請求項１０】
前記別の材料基板は、ガラス及び溶融シリカのうち少なくとも何れかを含む、請求項8に記載の後処理方法。
【請求項１１】
前記結合は酸化物ボンディングを含む、請求項8に記載の後処理方法。
【請求項１２】
前記薄化するステップは：
前記シリコン・ハンドルの外側の層を研磨するステップ；及び
前記シリコン・ハンドルの内側の層を化学機械研磨するステップ；
を含む、請求項8に記載の後処理方法。
【請求項１３】
前記薄化するステップは：
前記ウェファの中でビアの存在を認識するステップ；及び
前記ビアの位置では前記薄化の実行を回避するステップ；
を含む、請求項8に記載の後処理方法。
【請求項１４】
複数のファウンドリの中から類似するウェファを取得するステップ；
前記類似するウェファの各々に対して、前記除去するステップ、薄化するステップ、及び結合するステップのうちの1つ以上を実行するステップ；及び
前記類似するウェファの各々に対して、前記除去するステップ、薄化するステップ、及び結合するステップのうちの1つ以上の実行を最適化するステップ；
を更に有する請求項8に記載の後処理方法。
【請求項１５】
アクティブ・サーフェスと、高抵抗率基板(HRES-SX)と、前記アクティブ・サーフェス及び前記HRES-SXの間に介在するニア・サブ・コレクタ(NS)とを有するウェファに対する、ファウンドリに依存しない後処理方法であって：
ウェファ処理ファウンドリの出力イールドから前記ウェファを除去するステップ；
新たなサーフェスを露出させるために、前記HRES-SXを、前記NSまで又は前記NSの内側何ミクロンかまで薄化するステップ；及び
前記HRES-SXと比較して改善されたデバイス・パフォーマンスをもたらす別の材料基板に、前記新たなサーフェスを結合するステップ；
を有する後処理方法。
【請求項１６】
前記アクティブ・サーフェス及び前記HRES-SXのうち少なくとも何れかが、シリコン(Si)及びシリコン・ゲルマニウム(SiGe)のうち少なくとも何れかを含み、前記別の材料基板は高抵抗率材料を含む、請求項15に記載の後処理方法。
【請求項１７】
前記別の材料基板は、ガラス及び溶融シリカのうち少なくとも何れかを含む、請求項15に記載の後処理方法。
【請求項１８】
前記結合は酸化物ボンディングを含む、請求項15に記載の後処理方法。
【請求項１９】
前記薄化するステップは：
前記HRES-SXの外側の層を研磨するステップ；及び
前記HRES-SXの内側の層を化学機械研磨するステップ；
を含む、請求項15に記載の後処理方法。
【請求項２０】
複数のファウンドリの中から類似するウェファを取得するステップ；
前記類似するウェファの各々に対して、前記除去するステップ、薄化するステップ、及び結合するステップのうちの1つ以上を実行するステップ；及び
前記類似するウェファの各々に対して、前記除去するステップ、薄化するステップ、及び結合するステップのうちの1つ以上の実行を最適化するステップ；
を更に有する請求項15に記載の後処理方法。
【発明の詳細な説明】
【背景技術】
【０００１】
本開示はファウンドリに依存しないウェファ後処理方法(foundry-agnostic  post-processing  methods  for  wafer)に関連し、特に、改善されたパフォーマンスを有するカスタム化されたデバイスを作成するためにウェファに別の材料基板が結合されるファウンドリに依存しないウェファ後処理方法に関連する。
【０００２】
エレクトロニクスにおいて、ウェファは、集積回路の製造及び太陽光発電で使用される半導体材料の薄いスライスである。ウェファは、内蔵及び外付けのマイクロエレクトロニック・デバイスの基板として役立ち、様々な材料のドーピング、イオン注入、エッチング、デポジション、及びフォトリソグラフィック・パターニング等のような多くの微細加工プロセス・ステップを経て行く。最終的な段階で、ウェファに形成された個々のマイクロ回路は、ダイシング・プロセスにより互いに分離され、出荷のためにパッケージにまとめられるかもしれない。
【０００３】
ウェファはシリコン(Si)又はシリコン・ゲルマニウム(SiGe)によりしばしば形成されており、低抵抗率基板(low  resistivity  (LRS)  substrates)、高抵抗率基板(high  resistivity  (HRS)  substrates)、HRS基板に堆積された埋め込み酸化物層(a  buried  oxide  (BOX)  layer)を有するシリコン・オン・インシュレータ基板(silicon-on-insulator  (SOI)  substrates)を含むかもしれない。より高い抵抗率の基板は、場合によっては、コレクタ−基板キャパシタンスのような寄生基板損失を減らすことにより、或る形態のデバイス・パフォーマンスを改善し得ることが、徐々に明らかになってきた。しかしながら、ウェファが通常処理される工場(又はファウンドリ)は、LRS、HRS、及びSOI基板より高い抵抗の基板をウェファに提供する能力を有していない。
【発明の概要】
【０００４】
一実施形態によれば、ファウンドリに依存しないウェファ後処理方法が提供される。ウェファは、アクティブ・サーフェスと、基板と、アクティブ・サーフェス及び基板の間に介在する中間層とを有する。本方法は、ウェファ処理ファウンドリの出力イールドからウェファを除去するステップ、新たなサーフェスを露出させるために、基板を中間層まで又は中間層の内側何ミクロンかまで薄化するステップ、及び基板と比較して改善されたデバイス・パフォーマンスをもたらす別の材料基板に、新たなサーフェスを結合するステップを含む。
【０００５】
別の実施形態によれば、ファウンドリに依存しないウェファ後処理方法が提供される。ウェファは、アクティブ・サーフェスと、シリコン・ハンドルと、アクティブ・サーフェス及びシリコン・ハンドルの間に介在する埋め込み酸化物(BOX)層とを有する。本方法は、ウェファ処理ファウンドリの出力イールドからウェファを除去するステップ、新たなサーフェスを露出させるために、シリコン・ハンドルをBOX層まで又はBOX層の内側何ミクロンかまで薄化するステップ、及びシリコン・ハンドルと比較して改善されたデバイス・パフォーマンスをもたらす別の材料基板に、新たなサーフェスを結合するステップを含む。
【０００６】
別の実施形態によれば、ファウンドリに依存しないウェファ後処理方法が提供される。ウェファは、アクティブ・サーフェスと、高抵抗率基板(a  high  resistivity  substrate：HRES-SX)と、アクティブ・サーフェス及びHRES-SXの間に介在するニア・サブ・コレクタ(a  near  sub-collector：NS)とを有する。本方法は、ウェファ処理ファウンドリの出力イールドからウェファを除去するステップ、新たなサーフェスを露出させるために、HRES-SXをNSまで又はNSの内側何ミクロンかまで薄化するステップ、及びHRES-SXと比較して改善されたデバイス・パフォーマンスをもたらす別の材料基板に、新たなサーフェスを結合するステップを含む。
【０００７】
更なる特徴及び利点は本発明による技術を通じて実現される。本発明の他の実施形態及び側面は、本願で詳細に説明されており、保護が請求される本願発明の一部分と考えられる。利点及び特徴とともに本発明を更に理解するために、明細書及び図面が参照される。
【図面の簡単な説明】
【０００８】
本開示の理解をより完全にするために、添付図面及び詳細な説明に関し、以下に簡単な説明がなされ、図中、同様な参照番号は同様な部分を表現する。
【０００９】
【図１】図1はウェファ処理ファウンドリの出力イールド(an  output  yield)からウェファを除外する様子を概略的に示す。
【００１０】
【図２】図2は実施形態によるSOIウェファの拡大側面図である。
【００１１】
【図３】図3はシリコン・ハンドルが除去されている図2のSOIウェファの拡大側面図である。
【００１２】
【図４】図4は溶融シリカ基板(a  fused  silica  substrate)を有するSOIウェファの拡大側面図である。
【００１３】
【図５】図5は実施形態によるHRES-SXを有するウェファの拡大側面図である。
【００１４】
【図６】図6はHRES-SXが除去されている図5のウェファの拡大側面図である。
【００１５】
【図７】図7は溶融シリカ基板を有するウェファの拡大側面図である。
【００１６】
【図８】図8はウェファの研磨プロセスの概略図である。
【００１７】
【図９】図9は図8のウェファに対する化学機械研磨プロセスの概略図である。
【００１８】
【図１０】図10は複数のファウンドリから得られる同様なウェファとともに使用する追加的な最適化方法を示す概略図である。
【００１９】
【図１１】図11は別の実施形態によるSOIウェファの拡大側面図である。
【００２０】
【図１２】図12は別の実施形態による区分けされた溶融シリカ基板を有するSOIウェファの拡大側面図である。
【発明を実施するための形態】
【００２１】
以下に説明されるように、高抵抗率材料のポスト・プロセス酸化物ウェファ・ボンディングは、ガラス又は溶融シリカのような高抵抗率基板でファウンドリ基板材料を置換することにより、デバイス・パフォーマンスを達成及び/又は改善することが可能である。ウェファ・ボンディング後処理はファウンドリに依存せず、デバイス・パラメータが変更され、カスタムの、インハウス・デバイス/モデルをもたらす。
【００２２】
図1及び2-4を参照すると、ファウンドリに依存しない後処理方法が、ウェファ10とともに使用するために提供されている。図2に示されるように、ウェファ10は、電子コンポーネント110が誘電体の、樹脂の、又はエポキシ・ベース・マトリクス内に動作可能に配置されるアクティブ・サーフェス(an  active  surface)11と、シリコン(Si)又はシリコン・ゲルマニウム(SiGe)により構成されるシリコン・ハンドル(a  silicon  handle)12と、埋め込み酸化物(BOX)層13とを含んでもよい。BOX層13は、アクティブ・サーフェス11とシリコン・ハンドル12との間に介在し、それにより、ウェファ10が全体としてシリコン・オン・インシュレータ(SOI)構造を有するようになる。
【００２３】
電子コンポーネント110は、メタライゼーション(例えば、金属層1-6)又はシリコン(Si)やシリコン・ゲルマニウム(SiGe)のような半導体の積層体とビアとを含んでもよく、ビアは、ボンド・パッド開口におけるボンド・パッド111、キャパシタ112、及び分離されたディープ・シリコン・ビア113を形成するように構成される。BOX層13は、Nウェル130、Pウェル131、及び分離された基板領域132を含んでもよく、隣接するNウェル130及びPウェル131の間で、シャロー・トレンチ・アイソレーション領域133に加えてディープ・アイソレーション・トレンチ領域134も規定するように形成されてよい。分離したディープ・シリコン・ビア113は、ディープ・アイソレーション・トレンチ領域134の内部にそこを貫通して延びていてもよい。
【００２４】
ウェファ10は、ウェファ10のイールド10’の一部分としてウェファ処理ファウンドリ20(図1参照)の中で形成され組み立てられてもよい。各ウェファ10は、ダイシング・プロセスにより複数の個々のデバイス21に分割できる程度に十分な電子コンポーネント110を備えていてもよい。何れにせよ、本方法の一部として、ファウンドリに依存しない更なる後処理のために、図1に示されるように、1つ以上のウェファ10が、ウェファ処理ファウンドリ20の出力イールド10’から取り除かれる。
【００２５】
図2-4に示されるように、ファウンドリに依存しない後処理は、シリコン・ハンドル12のBOX層13までの又はBOX層13内側の何ミクロンかまでの薄化を行い、それにより新たなサーフェス14を露出させること、及び新たなサーフェス14を別の材料基板15に結合(又はボンディング)することを含む。この別の材料基板15は、シリコン・ハンドル12の材料より大きな抵抗率特性を有する材料により形成され、且つ、シリコン・ハンドル12が除去されない従来の場合に可能であったものと比較して、改善されたデバイス・パフォーマンス能力を、(図1に示される)ウェファ10の複数の個々のデバイス21に提供する。実施形態によれば、別の材料基板15は、ガラス又は溶融シリカにより形成されてもよく、結合は、例えば酸化物ボンディング・プロセスにより達成されてもよい。
【００２６】
別の実施形態によれば、薄化は、シリコン・ハンドル12の外側層を研磨する初期段階と、BOX層13又は分離されたディープ・シリコン・ビア113を研磨してしまうことを回避するために研磨プロセスを停止する段階と、シリコン・ハンドル12の内側層についての後続の化学機械研磨(CMP)の段階とを含んでもよい。このようにして、BOX層13の最も下方のサーフェスが新たなサーフェス14として露出させられ、或いはオリジナルのシリコン・ハンドル12の極めて非常に薄い層(1-100μmのオーダーの厚みを有する)が新たなサーフェス14として露出させられてもよい。何れにせよ、別の材料基板15が新たなサーフェス14に結合されると、オリジナルのシリコン・ハンドル12と比較して別の材料基板15の増進した抵抗率に起因して、デバイス・パフォーマンスは改善又は強化される。
【００２７】
実施形態によれば、より高い抵抗率の基板への移行により達成されるデバイス・パフォーマンスの改善は、所与の信号周波数における所与のデバイスに対する減少した減衰角(decreased  attenuation  angles)、ノイズ・アイソレーションの増加、実質的なクオリティ・ファクターの増加(substantial  quality  factor  increases)、及び増加したキャパシタンス・ポテンシャルに関連し得る。これらの改善は、最近の研究で分かっているものに合致するであろう：最近の研究は、コレクタ−基板キャパシタンスのような寄生基板損失を減らすことにより、他の効果と相俟って、高抵抗率基板は、低い又は中程度の抵抗の基板と比較した場合に、デバイス・パフォーマンスを改善することを明らかにしている。
【００２８】
例えば、増加した基板抵抗率は、信号周波数が増加する際に、減衰係数のかなりの減少に関連付けられる。特に、低損失伝送ラインのウェーブガイドという所与の実現例では、信号周波数が2GHzに近付いてそれを超える場合に、(ρsub<5.0  ohrm-cmのような)低抵抗率基板の減衰係数は、(20  ohm-cm<ρsub<60  ohm-cmのような)中程度の抵抗率の基板の減衰係数、及び(ρsub>1000  ohm-cmのような)高抵抗率基板の減衰係数と比較して、かなり増えることが分かっている。ノイズ・アイソレーションのための試験構造において、周波数の関数としてのノイズ・アイソレーションは、増加する基板抵抗率とともに減少する。即ち、一定の間隔及びアクティブ(モート(moat))サイズを有する所与の検査構造に関し、0  GHzないし12(又はそれ以上の)GHzに及ぶ範囲内の信号に関し、中程度の又は高い抵抗率を利用すると、アイソレーションはかなり向上する。更に、(0GHzないし3.5GHzのような)より低い周波数において、高抵抗率基板を利用することは、中程度の抵抗率の基板よりも更に大きなアイソレーションの恩恵をもたらす。2.0-pFのMIMキャパシタの場合、周波数の関数としてのクオリティ・ファクターは、増加した基板抵抗率によりかなり改善される。そのような増加は、7GHz未満の信号周波数に関して特に顕著であり、その場合において、中程度の抵抗率の基板のクオリティ・ファクターは低抵抗率基板のものの2倍より大きく、高抵抗率基板のクオリティ・ファクターは中程度の抵抗率の基板のものよりかなり高い(例えば、約2GHzにおいて、低抵抗率基板に対するクオリティ・ファクターQは〜35であり、中程度の抵抗率の基板のQは〜90であり、高抵抗率基板のQは〜140である)。バルク・シリコンとは異なり、SOI基板を利用することは、コレクタ−基板接合キャパシタンスの排除に起因して、40％というコレクタ−基板キャパシタンス(Ccs)の減少をもたらすことが分かっている。従って、シリコン・ハンドル12(又は何らかの類似する若しくは対応する特徴部)を除去すること、及び除去したエレメントを高抵抗率基板で置換することによる、所与のデバイスの何らかの修正が期待される。
【００２９】
更に別の実施形態によれば、上記の薄化は、ウェファ10における1つ以上のディープ・シリコン・ビア113の存在を認識すること、及びディープ・シリコン・ビア13の位置において上記の薄化の実行の少なくとも一部を回避することを含んでもよい。そのようにすると、代替的な材料基板15の結合前に、新たなサーフェス14は不規則な形態(an  irregular  topology)140を有していてもよいことが、理解されるべきである。しかしながら、この不規則な形態140は、損傷をうけていない電気コンポーネントを考慮して受け入れられることが可能であり、何れにせよ、外方の形態において如何なる不規則性も有しない代替的な材料基板15により吸収されることになる。
【００３０】
図1及び5-7を参照すると、ファウンドリに依存しない後処理方法が、上述したものとは異なる構造を有するウェファ10とともに使用するために提供されている。図5に示されるように、ウェファ10はアクティブ・サーフェス11を含んでもよく、アクティブ・サーフェス11では、電子コンポーネント110が、誘電体の、樹脂の、又はエポキシ・ベース・マトリクスの高抵抗率基板(HRES-SX)16内に動作可能に配置され、高抵抗率基板(HRES-SX)16は、シリコン(Si)又はシリコン・ゲルマニウム(SiGe)、及びニア・サブ・コレクタ(near  sub-collector：NS)17により構成される。NS17は、アクティブ・サーフェス11とHRES-SX16との間に介在する。電子コンポーネント110は、ゲート構造114とコンタクト115とを含んでもよく、それらはNS17上に形成され、NS17はトレンチ・アイソレーション領域116により境界を定められてもよい又は区切られてもよい。少なくとも1つ又はそれ以上の電子コンポーネント110及びNS17が、シリコン(Si)又はシリコン・ゲルマニウム(SiGe)を含んでいてもよい。
【００３１】
ウェファ10は、ウェファ10のイールド10’の一部分としてウェファ処理ファウンドリ20(図1参照)の中で形成され組み立てられてもよい。各ウェファ10は、ダイシング・プロセスにより複数の個々のデバイス21に分割できる程度に十分な電子コンポーネント110を備えていてもよい。何れにせよ、本方法の一部として、ファウンドリに依存しない更なる後処理のために、図1に示されるように、1つ以上のウェファ10が、ウェファ処理ファウンドリ20の出力イールド10’から取り除かれる。
【００３２】
図5-7に示されるように、ファウンドリに依存しない後処理は、HRES-SX16のNS17までの又はNS17の内側何ミクロンかまでの薄化を行い、それにより新たなサーフェス14を露出させること、及び新たなサーフェス14を別の材料基板15に結合することを含む。上述したように、この別の材料基板15は、HRES-SX16の材料より大きな抵抗率特性を有する材料により形成され、且つ、HRES-SX16が損なわれていない従来の場合に可能であったものと比較して、改善又は強化されたデバイス・パフォーマンス能力を、ウェファ10の複数の個々のデバイス21に提供する。実施形態によれば、別の材料基板15がHRES-SX16より大きな抵抗率を有する限り、別の材料基板15は任意のタイプのガラスや溶融シリカにより形成されてもよい。結合は、例えば酸化物ボンディング・プロセスにより達成されてもよい。
【００３３】
上述したように、実施形態によれば、より高い抵抗率の基板への移行により達成されるデバイス・パフォーマンスの改善は、所与の信号周波数における所与のデバイスに対する減少した減衰角、ノイズ・アイソレーションの増加、実質的なクオリティ・ファクターの増加、及び増加したキャパシタンス・ポテンシャルに関連し得る。ここでも改善は最近の研究で分かっているものに合致するであろう：最近の研究は、コレクタ−基板キャパシタンスのような寄生基板損失を減らすことにより、他の効果と相俟って、高抵抗率基板は、低い又は中程度の抵抗の基板と比較した場合に、デバイス・パフォーマンスを改善することを明らかにしている。
【００３４】
別の実施形態によれば、薄化は、HRES-SX16の外側層を研磨する初期段階と、NS17を研磨してしまうことを回避するために研磨プロセスを停止する段階と、HRES-SX16の内側層についての後続の化学機械研磨(CMP)の段階とを含んでもよい。このようにして、NS17の最も下方のサーフェスが新たなサーフェス14として露出させられ、或いはオリジナルのHRES-SX16の極めて非常に薄い層(1-100μmのオーダーの厚みを有する)が新たなサーフェス14として露出させられてもよい。何れにせよ、別の材料基板15が新たなサーフェス14に結合されると、オリジナルのHRES-SX16と比較して別の材料基板15の増進した抵抗率に起因して、デバイス・パフォーマンスは改善される。
【００３５】
図8及び図9に関する実施形態によれば、シリコン・ハンドル又はHRES-SX16の研磨は、機械的なエレメントの方法により(例えば、ダイヤモンド・ポイント・ターニング(DPT)マシン(a  diamond  point  turning  (DPT)  machine)又は別の類似するマシン)により、及び/又はCMP、化学又はドライ・エッチング、或いはその他の同様なエッチング・プロセスにより実行されてもよい。
【００３６】
機械的なプロセスが使用されるこれらの場合、図8に示されるように、マシン802のサーボ・エレメントにより、シリコン・ハンドル12/HRES-SX16に対して、ヘッド801が配置及び制御される。ヘッド801は、従って、サーボ・エレメントにより指示される動きにより、シリコン・ハンドル12/HRES-SX16から材料を反復的に除去する。CMP又は化学エッチング・プロセスが使用される場合、図9に示されるように、シリコン・ハンドル12/HRES-SX16のうちの一部分であって薄化が実行されるべき領域の外側にある部分はマスクされ、その結果のシリコン・ハンドル12/HRES-SX16の露出した部分が、適切な研磨又はエッチャント901に晒される。ドライ・エッチング・プロセスは、シリコン・ハンドル12/HRES-SX16との相互作用のため及びそこからの材料の除去のために、粒子(イオン)又はガスの作用を組み込んでもよい。
【００３７】
機械的なプロセス及びCMP/エッチング・プロセスが別々に使用されるかのように説明されているが、それらは組み合わせで使用されてもよいことが、理解されるべきである。
【００３８】
上記のプロセスはファウンドリ非依存性なので、本プロセスは、多数の様々なファウンドリからの大量のイールド供給10’の中から、ユーザー又はオペレータがウェファを取得することを可能にする。このように、ユーザー又はオペレータは、様々なタイプのウェファに対するプロセスを最適化する仕方に関し、観察するプロセスに関連する複数の変数を制御することが可能である。即ち、様々なファウンドリ20からのウェファは表面的には全て図2-4のものに類似しているかもしれないが、そのような何れかのファウンドリ20のウェファは、(例えば、BOX層の厚み、基板の厚み、電気コンポーネントの配置等のような)何らかの方法で別のファウンドリ20のウェファと相違していてもよい。従って、図10に関し、上述の方法は、複数のファウンドリ20から類似するウェファを取得し、後処理施設201においてこれら類似するウェファをまとめる(compiling)ステップと、後処理施設201において類似するウェファの各々に対する除外、薄化、及び結合のうちの1つ以上を実行するステップ  (ブロック1001)と、後処理施設201において類似するウェファの各々に対する除外、薄化、及び結合のうちの1つ以上を実行から生じるイールドを分析するステップ  (ブロック1002)と、後処理施設201において類似するウェファの各々に対する除外、薄化、及び結合のうちの1つ以上の実行を、分析の結果に基づいて最適化するステップ  (ブロック1003)とを含む。
【００３９】
従って、ファウンドリ20のうちの第1のものからの第1ウェファ10が、ファウンドリ20のうちの第2のものからの第2ウェファ10に非常に類似しており、それらが図2-4の特徴をおそらくは同様に含んではいるが厳密に同じ寸法ではない場合、後処理施設201において第1及び第2ウェファ10の各々に対する結合オペレーションを最適化することが可能であるかもしれない。即ち、ブロック1001で後処理施設201において除外、薄化、及び結合のオペレーションが実行されると、以後の分析は、例えば第1及び第2ウェファ10の間の僅かな寸法の相違に起因して、代替的な材料基板15は、第2ウェファ10についてよりも第1ウェファ10についての方がより大きなデバイス・パフォーマンスの増進効果を有することを、明らかにするかもしれない。この分析に基づいて、代替的な材料基板15に異なる材料を使用することにより、或いは代替的な材料基板15の厚さを調整することにより、第2ファウンドリからの類似する第2ウェファに対する以後の結合オペレーションは僅かに変えて実行されてもよい。
【００４０】
図11及び図12に関する別の実施形態によれば、上記の薄化及び結合のオペレーションは、シリコン・ハンドル12(図2-4参照)又はHRES-SX16(図5-7参照)の全体に関して、或いはこれらの特徴の一部分のみに関して実行されることが可能であることが、理解されるべきである。例えば、図11及び図12に示されるように、上記のプロセス最適化は、所望のレベルの改善されたデバイス・パフォーマンスを達成するために、シリコン・ハンドル12の一部分12’のみが除去され、区分けされた別の材料基板15’により置換されることを示す。従って、シリコン・ハンドル12の残りの部分12’’はそこに置き去りにされ、ウェファ10の過剰な処理及び損傷の可能性を回避する。
【００４１】
シリコン・ハンドル12の一部分及び区分された代替的な材料基板15’は、四角形として示されているが、このことは必須ではないこと、これらの特徴に関して他の更に複雑な形状が提供されてもよいことが、更に理解されるべきである。そのような形状は、規則的又は不規則的な、凸状又は凹状の多角形の形状、丸みを帯びた辺又は角を有する形状、或いは多角形及び丸みを帯びた要素が混ざった形状を含んでもよい。更に、代替的な材料基板15及び/又は区分けされた代替的な材料基板15’が単独の代替的な材料により形成されることは必須ではなく、即ち異なる特性及び特徴による複数の材料を含んでもよい。例えば、図12に示されるように、区分けされた代替的な材料基板15’は、抵抗率の勾配を規定するように配置される異なる抵抗率の3つの異なる材料を含んでもよく、その場合において、区分けされた代替的な材料基板15’の抵抗率は、区分けされた代替的な材料基板15’の高さ寸法に応じて減少する。
【００４２】
添付の特許請求の範囲における全ての手段又はステップの対応する構造、材料、処理、及び均等物プラス機能エレメントは、具体的に請求項に記載されている他の記載されているエレメントとの組み合わせで機能を実行する任意の構造、材料、又は処理を包含するように意図されている。本発明についての記述は、説明及び例示の目的で提示されてきたが、網羅的であることや開示された形式に本発明を限定するようなことは意図されていない。本発明の範囲及び精神から逸脱することなく、多くの修正及び変形が当業者にとって明らかであろう。実施形態は、本発明の原理及び実際のアプリケーションを最良に説明するために選択及び記載され多ものであるに過ぎず、想定される特定の用途に相応しい様々な修正を施した様々な実施形態に関して当業者は本発明を理解することが可能である。
【００４３】
本発明に対する好ましい実施形態が説明されてきたが、当業者は、現在及び将来の双方において、特許請求の範囲に属する様々な改善及び強化を行ってよいことが理解されるであろう。これらの請求項は最初に記載される本発明の適切な保護を支えるように構成される。
【図１】
2019519917.tif 000003
【図２】
2019519917.tif 000004
【図３】
2019519917.tif 000005
【図４】
2019519917.tif 000006
【図５】
2019519917.tif 000007
【図６】
2019519917.tif 000008
【図７】
2019519917.tif 000009
【図８】
2019519917.tif 000010
【図９】
2019519917.tif 000011
【図１０】
2019519917.tif 000012
【図１１】
2019519917.tif 000013
【図１２】
2019519917.tif 000014
【国際調査報告】
2019519917.tif 000015
2019519917.tif 000016