(57)【要約】  ドライバ回路は、差動入力（Ｉｎｎ、Ｉｎｐ）と差動出力（Ｔｘｎ、Ｔｘｐ）との間に並列に結合され、第１の共通ノード（Ｖｒｅｆｐ）および第２の共通ノード（Ｖｒｅｆｎ）を有する、複数の出力回路（２０８）を含む。複数の出力回路はそれぞれ、差動入力と差動出力との間に結合された、一対のインバータ（Ｍｐ１、Ｍｐ２、およびＭｎ１、Ｍｎ２）ならびに一対の抵抗器（Ｒｐ、Ｒｎ）の直列の組み合わせと、第１の共通ノードに結合されたインバータ対の第１のソース端子と、第２の共通ノードに結合されたインバータ対の第２のソース端子とを含む。ドライバ回路は、複数の出力回路の第１の共通ノードに結合された出力を有する第１の電圧レギュレーター（２１０１）と、複数の出力回路の第２の共通ノードに結合された出力を有する第２の電圧レギュレーター（２１０２）と、第１の電圧レギュレーターおよび第２の電圧レギュレーターの出力の間に結合された電流補償回路（２０６）とを更に含む。【選択図】図２
2019527983.tif 000002
【特許請求の範囲】
【請求項１】
差動入力と差動出力との間に並列に結合され、第１の共通ノードおよび第２の共通ノードを有する、複数の出力回路であって、
前記差動入力と前記差動出力との間に結合された、一対のインバータおよび一対の抵抗器の直列の組み合わせと、
前記第１の共通ノードに結合された前記インバータ対の第１のソース端子と、
前記第２の共通ノードに結合された前記インバータ対の第２のソース端子とをそれぞれ備える、複数の出力回路と、
前記複数の出力回路の前記第１の共通ノードに結合された出力を有する第１の電圧レギュレーターと、
前記複数の回路の前記第２の共通ノードに結合された出力を有する第２の電圧レギュレーターと、
前記第１の電圧レギュレーターおよび前記第２の電圧レギュレーターの前記出力の間に結合された電流補償回路とを備える、ドライバ回路。
【請求項２】
前記電流補償回路が、
イネーブル入力と、第１のバイアス入力と、第２のバイアス入力とを有する複数の回路を備え、前記複数の回路のそれぞれが、前記第１の電圧レギュレーターおよび前記第２の電圧レギュレーターの前記出力の間に電流経路を提供するように直列に接続された、第１のトランジスタ、第２のトランジスタ、および第３のトランジスタをそれぞれ有する、請求項１に記載のドライバ回路。
【請求項３】
前記電流補償回路の前記複数の回路それぞれにおいて、前記第１のトランジスタのゲートが前記イネーブル入力の信号を受信するように結合され、前記第２のトランジスタのゲートが前記第１のバイアス入力の信号を受信するように結合され、前記第３のトランジスタのゲートが前記第２のバイアス入力の信号を受信するように結合された、請求項２に記載のドライバ回路。
【請求項４】
前記第１の電圧レギュレーターが、
供給電圧源と前記複数の出力回路の前記第１の共通ノードとの間に結合された第１のトランジスタと、
第１の参照電圧源に結合された第１の入力と、前記複数の出力回路の前記第１の共通ノードに結合された第２の入力と、前記第１のトランジスタのゲートに結合された出力とを有する、第１の演算増幅器とを備える、請求項１に記載のドライバ回路。
【請求項５】
前記第２の電圧レギュレーターが、
接地ソースと前記複数の出力回路の前記第２の共通ノードとの間に結合された第２のトランジスタと、
第２の参照電圧源に結合された第１の入力と、前記複数の出力回路の前記第２の共通ノードに結合された第２の入力と、前記第２のトランジスタのゲートに結合された出力とを有する、第２の演算増幅器とを備える、請求項４に記載のドライバ回路。
【請求項６】
前記第２の電圧レギュレーターが、
第１の電圧供給ノードに結合されたソースと、出力ノードに結合されたドレインとを含む、出力トランジスタと、
前記出力ノードに結合されたソースを含む第１のトランジスタと、
前記出力トランジスタのゲートに結合されたソースと、第２の電圧供給ノードに結合されたドレインとを含む第２のトランジスタと、
前記第２の電圧供給ノードと、前記第１のトランジスタの前記ドレインおよび前記第２のトランジスタのゲートを含む第１のノードとの間に結合された抵抗器と、
参照電圧ノードに結合された第１の入力と、前記出力ノードに結合された第２の入力と、前記第１のトランジスタのゲートに結合された出力とを含む誤差増幅器とを備える、請求項１に記載のドライバ回路。
【請求項７】
前記誤差増幅器が、電流源に結合されたソースノードおよび出力回路に結合されたドレインを含む、ソース結合トランジスタ対を含む折返しカスコード増幅器を含み、前記出力回路が前記第１の電圧供給ノードと前記第２の電圧供給ノードとの間に配設され、前記ソース結合トランジスタ対のゲートがそれぞれ前記参照電圧ノードおよび前記出力ノードに結合された、請求項６に記載のドライバ回路。
【請求項８】
前記電流補償回路が、
電流源と直列で結合されたスイッチであって、前記スイッチおよび前記電流源の直列の組み合わせが第１の電圧供給ノードと第２の電圧供給ノードとの間に結合された、スイッチと、
イネーブル信号を供給する、前記スイッチに結合されたイベント検出器であって、前記複数の論理信号におけるパターンの存在に基づいて、前記イネーブル信号の状態を制御するように構成された、イベント検出器とを含む、請求項１に記載のドライバ回路。
【請求項９】
前記電流源が複数の電流源回路を含み、前記スイッチが、それぞれ複数の電流源回路と直列に結合された複数のスイッチ回路を含み、
前記イネーブル信号が共通イネーブル信号であり、
前記複数のスイッチ回路がそれぞれ、前記共通イネーブル信号に応答し、複数の個々のイネーブル信号のそれぞれ１つに応答する、請求項８に記載のドライバ回路。
【請求項１０】
前記複数のスイッチ回路がそれぞれ、
前記複数の電流源回路のそれぞれ１つと直列に結合されたトランジスタと、前記トランジスタのゲートに結合された論理ゲートであって、前記共通イネーブル信号を受信するように結合された第１の入力、および前記複数の個々のイネーブル信号のそれぞれ１つを受信するように結合された第２の入力を有する、論理ゲートとを含む、請求項９に記載のドライバ回路。
【請求項１１】
前記電流源の前記複数の電流源回路がそれぞれ、
第２のトランジスタと直列の第１のトランジスタを含み、前記第１のトランジスタが第１のバイアスノードに結合されたゲートを含み、前記第２のトランジスタが第２のバイアスノードに結合されたゲートを含む、請求項１０に記載のドライバ回路。
【請求項１２】
前記複数の出力回路の前記第１の共通ノードと接地ソースとの間に結合された第１のコンデンサと、
前記複数の出力回路の前記第２の共通ノードと前記接地ソースとの間に結合された第２のコンデンサとを更に備える、請求項１に記載のドライバ回路。
【請求項１３】
前記複数の出力回路の前記差動出力が一対の送信線に結合された、請求項１に記載のドライバ回路。
【請求項１４】
送信器のドライバ回路を制御する方法であって、
前記送信器内のイコライザーの複数の出力を受信することと、
前記イコライザーの前記複数の出力それぞれを、前記ドライバ回路の複数の出力回路の少なくとも１つに結合することと、
前記複数の出力回路に結合された第１および第２の電圧レギュレーターを有効にすることと、
前記第１および第２の電圧レギュレーターの間に結合された複数の電流補償回路の少なくとも１つを有効にすることとを含む、方法。
【請求項１５】
前記複数の出力回路が、差動入力と差動出力との間に並列に結合され、第１の共通ノードおよび第２の共通ノードを含み、前記複数の出力回路がそれぞれ、前記差動入力と前記差動出力との間に結合された、一対のイネーブル回路、一対のインバータおよび一対の抵抗器の直列の組み合わせと、前記第１の共通ノードと前記インバータ対の第１のソース端子との間に結合された第１のトランジスタと、前記第２の共通ノードと前記インバータ対の第２のソース端子との間に結合された第２のトランジスタとを含み、前記方法が、
前記複数の出力回路の少なくとも１つを無効にすることと、
第１および第２のレプリカ出力回路からのフィードバックに基づいて、前記複数の回路それぞれにおける前記第１のトランジスタおよび前記第２のトランジスタそれぞれのゲート・ソース間電圧を調節することとを更に含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の例は、概して、電子回路に関し、特に、電圧モードドライバのインピーダンスおよびスイング制御に関する。
【背景技術】
【０００２】
直列通信システムでは、合計電力の多くの部分が送信器で消費されるが、送信器は、適切なソース終端を維持しながら低インピーダンスチャネルで適切な信号スイングを提供しなければならない。それに加えて、送信器は、チャネルにおける周波数依存の損失を補償する等化を含む場合が多い。多くの場合、送信器のドライバ回路が送信器の電力の大部分を消費する。ドライバ回路は、電流モードドライバまたは電圧モードドライバとして実装することができる。電圧モードドライバは、電流モードドライバと比べて消費電力が大幅に少ないことが知られている。例えば、電圧モードドライバが消費するＤＣ電力は、同じ出力スイングを提供する電流モードドライバの４分の１であり得る。
【０００３】
送信器の電圧モードドライバは、スイングおよび同相モード／差動モードの逆流損失が規格内であるような、スイングおよびインピーダンス制御を必要とする。ドライバ回路における出力信号スイング制御の１つの技術は、単一の電圧レギュレーターを使用して、電圧スイングを設定する参照電圧を生成させるというものである。しかしながら、単一のレギュレーターでは、ドライバ回路の出力スイングが変化すると同相モードがシフトしてしまう。かかる同相モードのシフトによって、逆流損失が規格を超えてしまう恐れがある。
【発明の概要】
【０００４】
電圧モードドライバのインピーダンスおよびスイング制御の技術について記載する。一実施例では、ドライバ回路は、差動入力と差動出力との間に並列に結合され、第１の共通ノードおよび第２の共通ノードを有する、複数の出力回路を含む。複数の出力回路はそれぞれ、差動入力と差動出力との間に結合された、一対のインバータおよび一対の抵抗器の直列の組み合わせと、第１の共通ノードに結合されたインバータ対の第１のソース端子と、第２の共通ノードに結合されたインバータ対の第２のソース端子とを含む。ドライバ回路は、複数の出力回路の第１の共通ノードに結合された出力を有する第１の電圧レギュレーターと、複数の回路の第２の共通ノードに結合された出力を有する第２の電圧レギュレーターと、第１の電圧レギュレーターおよび第２の電圧レギュレーターの出力の間に結合された電流補償回路とを更に含む。
【０００５】
別の実施例では、ドライバ回路は、差動入力と差動出力との間に並列に結合され、第１の共通ノードおよび第２の共通ノードを有する、複数の出力回路を含む。複数の出力回路はそれぞれ、差動入力と差動出力との間に結合された、一対のイネーブル回路、一対のインバータおよび一対の抵抗器の直列の組み合わせと、第１の共通ノードとインバータ対の第１のソース端子との間に結合された第１のトランジスタと、第２の共通ノードとインバータ対の第２のソース端子との間に結合された第２のトランジスタとを含む。ドライバ回路は、第１および第２の共通ノードの間に直列で結合された第１および第２のレプリカ出力回路と、複数の出力回路それぞれにおける第１および第２のトランジスタのそれぞれのゲート、ならびに第１および第２のレプリカ出力回路のそれぞれに対して結合された、制御回路とを更に含む。
【０００６】
別の実施例では、送信器のドライバ回路を制御する方法は、送信器のイコライザーの複数の出力を受信することと、イコライザーの複数の出力それぞれをドライバ回路の複数の出力回路の少なくとも１つに結合することと、複数の出力回路に結合された第１および第２の電圧レギュレーターを有効にすることと、第１および第２の電圧レギュレーターの間に結合された複数の電流補償回路の少なくとも１つを有効にすることとを含む。
【０００７】
これらおよび他の態様は、以下の詳細な説明を参照して理解することができる。
【０００８】
上記に列挙した特徴を詳細に理解することができるような形式で、上記で簡潔に概要を述べた更に詳細な説明を、実現例に対する参照として有してもよく、それらのいくつかを添付図面にて例証する。しかしながら、添付図面は典型的な実現例のみを例証するものであり、したがって、その範囲を限定するものと見なされないことが留意されるべきである。
【図面の簡単な説明】
【０００９】
【図１】直列通信システムの一実施例を示すブロック図である。
【図２】一実施例による出力ドライバを示す概略図である。
【図３Ａ】別の実施例による出力ドライバを示す概略図である。
【図３Ｂ】別の実施例による出力ドライバを示す概略図である。
【図４】一実施例による送信器のドライバ回路の制御方法を示すフローチャートである。
【図５】直列通信システムの一実施例を示すブロック図である。
【図６】一実施例による出力ドライバを示す概略図である。
【図７】一実施例による電圧レギュレーターを示す概略図である。
【図８】一実施例による図７の電圧レギュレーターの誤差増幅器を示す概略図である。
【図９】直列通信システムの一実施例を示すブロック図である。
【図１０】一実施例による送信器の一部分を示すブロック図である。
【図１１】一実施例による出力ドライバを示す概略図である。
【図１２】図１１の出力ドライバの電流補償回路を示す概略図である。
【図１３Ａ】１Ｔメインカーソル信号およびそれに関連する２Ｔ奇信号の部分例を示す表である。
【図１３Ｂ】１Ｔメインカーソル信号およびそれに関連する２Ｔ偶信号の部分例を示す表である。
【発明を実施するための形態】
【００１０】
理解を容易にするため、可能な場合は、図面に共通している同一の要素を指定するのに同一の参照番号が使用されている。１つの実施例の要素が、他の実施例に有益に組み込まれてもよいことが想起される。
【００１１】
以下、様々な特徴について図面を参照して記載する。図面は縮尺通りに描かれていることも描かれていないこともあり、類似の構造または機能の要素は、図面全体を通して同様の参照番号で表されることに留意すべきである。図面は単に特徴の説明を容易にするためのものであることに留意すべきである。図面は、請求される発明の包括的な説明として、または請求される発明の範囲に対する限定として意図されるものではない。それに加えて、図示される実施例は、図示される態様または利点の全てを有するとは限らない。特定の実施例と関連して記載される態様または利点は、必ずしもその実施例に限定されるものではなく、他のいずれかの実施例における実施に関して例証されていない場合でも、またはそれに関して明示的に記載されていない場合でも、そのような実施が可能である。
【００１２】
電圧モードドライバのインピーダンスおよびスイング制御の技術について記載する。一実施例では、ドライバ回路は差動入力と差動出力との間に出力回路を含む。出力回路は第１および第２の共通ノードの間に結合される。各出力回路は、差動入力および出力の間に結合された、一対のインバータと一対の抵抗器とを含む。インバータ対の第１のソース端子は第１の共通ノードに結合され、インバータ対の第２のソース端子は第２の共通ノードに結合される。第１および第２の電圧レギュレーターは第１および第２の共通ノードに結合される。電流補償回路は第１および第２の電圧レギュレーターの出力の間に結合される。ゼロまたは１つ以上の電流補償回路を選択的に有効にして、更に後述するように、ダミー電流を電圧レギュレーターから引き出して逆流損失を改善することができる。更に、二重のレギュレーターを使用することによって、低スイングモードおよび高スイングモード両方において固定の同相モードが可能になる。これらおよび更なる態様について、図面に関連して後述する。
【００１３】
図１は、直列通信システム１００の一実施例を示すブロック図である。直列通信システム１００は、送信媒体１６０を通じて受信器１２６に結合された送信器１１２を備える。送信器１１２は、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）１１６の一部であることができる。受信器１２６はＳＥＲＤＥＳ  １２２の一部であることができる。送信媒体１６０は、送信器１１２と受信器１２６との間に電気経路を備え、プリント回路基板（ＰＣＢ）トレース、バイア、ケーブル、コネクタ、減結合コンデンサなどを含むことができる。実施例では、送信媒体１６０は、特性インピーダンス（Ｚ０）をそれぞれ有する送信線の整合対を含む。ＳＥＲＤＥＳ  １１６の受信器およびＳＥＲＤＥＳ  １２２の送信器は、明瞭にするため省略されている。いくつかの実施例では、ＳＥＲＤＥＳ  １１６は集積回路（ＩＣ）１１０に配設することができ、ＳＥＲＤＥＳ  １２２はＩＣ  １２０に配設することができる。
【００１４】
一般に、送信器１１２は、並列データ経路から直列データ信号を生成させる（直列化）。直列データ信号は特定のデータ率（シンボルレート）を有する。いくつかの実施例では、並列データ経路からのデータバイトを、例えば８Ｂ／１０Ｂエンコーダなどを使用して、直列化の前に符号化することができる。送信器１１２は、バイナリ非ゼロ復帰（ＮＲＺ）パルス増幅変調（ＰＡＭ）などのデジタル変調技術を使用して、直列データ信号を送信媒体１６０へと送る。送信媒体１６０は、直列データ信号の符号（例えば、論理「１」および論理「０」）を表す電気信号を、受信器１２６へと伝播する。
【００１５】
図示される実施例では、送信媒体１６０は差動チャネルである。差動チャネルのデータは、２つの電気信号（「真」および「補」信号）を使用して表される。論理「０」は、真信号をその電圧下限値にし、補信号をその電圧上限値にすることによって表される。論理「１」は、真信号をその電圧上限値にし、補信号をその電圧下限値にすることによって表される。このように、送信された各符号の論理値は、真信号および補信号のどちらかのレベルに基づくのではなく、それらの信号間の差に基づく。真信号と補信号とのピーク間の差が、電圧スイング（信号スイングまたはスイングとも呼ばれる）である。
【００１６】
送信器１１２は、有限インパルス応答（ＦＩＲ）フィルタ１１４と、プレドライバ１１５と、出力ドライバ１１８と、制御論理１５０とを含む。送信器１１２は、送信媒体１６０を通じて送信する前に、直列データ信号を等化するように構成される。ＦＩＲ  １１４は、送信媒体１６０によって起こる符号間干渉（ＩＳＩ）を緩和するのに使用することができる。送信媒体１６０は送信信号の信号品質を劣化させる。チャネル挿入損失は、送信信号の信号電力における周波数依存性の劣化である。信号が送信線を通って移動すると、送信信号の高周波数成分の方が低周波数成分よりも減衰される。一般に、周波数増加に伴ってチャネル挿入損失が増加する。送信信号の信号パルスエネルギーは、送信媒体１６０における伝播中に、１つの符号期間から別の符号期間へと展開させることができる。結果として生じるひずみはＩＳＩとして知られる。一般に、ＩＳＩは、通信システムの速度が増加するにつれて悪化する。
【００１７】
ＦＩＲフィルタ１１４の出力はプレドライバ１１５の入力に結合される。ＦＩＲフィルタ１１４の出力は、メインカーソル信号と、１つもしくは複数のプレカーソル信号、１つもしくは複数のポストカーソル信号、または複数のポストカーソル信号およびプレカーソル信号とを含む、複数の信号を含むことができる。例によって明瞭にするため、本明細書は、ＦＩＲフィルタ１１４が、１つのメインカーソル信号と、１つのプレカーソル信号と、１つのポストカーソル信号とを出力するものと仮定する。プレドライバ１１５は、ＦＩＲフィルタ１１４の出力を出力ドライバ１１８に結合するように構成される。後述するように、出力ドライバ１１８はセグメント化され、送信媒体１６０に並列に結合された複数の出力回路を含む。プレドライバ１１５は、メインカーソル、プレカーソル、およびポストカーソル信号それぞれを、出力ドライバ１１８の選択された比率の出力回路に結合する。プレドライバ１１５によって選択されるような、メインカーソル、プレカーソル、およびポストカーソル信号によって駆動される出力回路の比率は、制御論理１５０によって制御される。制御論理１５０は、更に後述するように、出力ドライバ１１８のアスペクトも制御する。
【００１８】
ＳＥＲＤＥＳ  １１６およびＳＥＲＤＥＳ  １２２が示されているが、他の実施例では、送信器１１２および／または受信器１２６はそれぞれ、より大型の送受信器回路の一部ではないスタンドアロン回路であることができる。いくつかの実施例では、送信器１１２および受信器１２６は、特定用途向け集積回路（ＡＳＩＣ）、またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのプログラマブルＩＣなど、１つまたは複数の集積回路（ＩＣ）の一部であることができる。
【００１９】
図２は、一実施例による出力ドライバ１１８を示す概略図である。出力ドライバ１１８は、出力回路２０８１〜２０８Ｎ（Ｎは１よりも大きい整数）と、電圧レギュレーター２１０１および２１０２と、電流補償回路２０６１〜２０６Ｍ（Ｍは１よりも大きい整数）とを含む。出力回路２０８１〜２０８Ｎは集合的に出力回路２０８と呼ばれ、電圧レギュレーター２１０１および２１０２は集合的に電圧レギュレーター２１０と呼ばれ、電流補償回路２０６１〜２０６Ｍは集合的に電流補償回路２０６と呼ばれる。
【００２０】
出力回路２０８は、差動入力２０２と差動出力（Ｔｘｐ、Ｔｘｎ）との間に並列に結合される。差動入力２０２は、プレドライバ１１５によって出力されるＮ個の差動信号を含む。各差動信号は真信号Ｉｎｐと補信号Ｉｎｎとを含む。したがって、差動入力２０２は信号Ｉｎｐ１〜ＩｎｐＮと信号Ｉｎｎ１〜ＩｎｎＮとを含む。
【００２１】
出力回路２０８は共通ノードＶｒｅｆｐおよびＶｒｅｆｎに結合される。出力回路２０８はそれぞれトランジスタＭｐ１、Ｍｐ２、Ｍｎ１、およびＭｎ２を含む。出力回路２０８はそれぞれ抵抗器ＲｐおよびＲｎも含む。トランジスタＭｐ１およびＭｎ１は、Ｐ型金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）（ＰＭＯＳトランジスタとも呼ばれる）など、ｐチャネル電界効果トランジスタ（ＦＥＴ）を備える。トランジスタＭｐ２およびＭｎ２は、Ｎ型ＭＯＳＦＥＴ（ＮＭＯＳトランジスタとも呼ばれる）など、ｎチャネルＦＥＴを備える。明瞭にするため、出力回路２０８１のみを詳細に示している。しかしながら、出力回路２０８２〜２０８Ｎはそれぞれ出力回路２０８１と同一に構成される。
【００２２】
トランジスタＭｐ１およびＭｎ１のソースは共通ノードＶｒｅｆｐに結合される。トランジスタＭｐ１およびＭｎ１のドレインはそれぞれトランジスタＭｐ２およびＭｎ２に結合される。トランジスタＭｐ２およびＭｎ２のソースは共通ノードＶｒｅｆｎに結合される。トランジスタＭｐ１およびＭｐ２のゲートはともに結合され、入力差動信号のうち１つの信号Ｉｎｐを受信するように結合される。トランジスタＭｎ１およびＭｎ２のゲートはともに結合され、入力差動信号のうち１つの信号Ｉｎｎを受信するように結合される。抵抗器Ｒｐの第１の端子はトランジスタＭｐ１およびＭｐ２のドレインに結合され、抵抗器Ｒｐの第２の端子は差動出力のノードＴｘｐに結合される。抵抗器Ｒｎの第１の端子はトランジスタＭｎ１およびＭｎ２のドレインに結合され、抵抗器Ｒｎの第２の端子は差動出力のノードＴｘｎに結合される。トランジスタＭｐ１およびＭｐ２は第１のインバータ（Ｍｐ）を形成し、トランジスタＭｎ１およびＭｎ２は第２のインバータ（Ｍｎ）を形成する。インバータ対（Ｍｐ、Ｍｎ）および抵抗器対ＲｐおよびＲｎの直列の組み合わせは、差動入力２０２と差動出力（Ｔｘｐ、Ｔｘｎ）との間に結合される。インバータのソース端子はノードＶｒｅｆｐおよびＶｒｅｆｎの間に結合される。
【００２３】
電圧レギュレーター２１０１は演算増幅器ＡｖｒｅｆｐとトランジスタＭｖｒｅｆｐとを含む。トランジスタＭｖｒｅｆｐは、Ｎ型ＭＯＳＦＥＴなどのｎチャネルＦＥＴである。演算増幅器Ａｖｒｅｆｐの非反転入力端子は第１の参照電圧源（Ｖｒｅｆ１）に結合される。演算増幅器Ａｖｒｅｆｐの反転入力はノードＶｒｅｆｐに結合される。トランジスタＭｖｒｅｆｐのドレインは供給電圧源（Ｖｓｕｐ）に結合される。トランジスタＭｖｒｅｆｐのソースはノードＶｒｅｆｐに結合される。トランジスタＭｖｒｅｆｐのゲートは演算増幅器Ａｖｒｅｆｐの出力に結合される。
【００２４】
電圧レギュレーター２１０２は演算増幅器ＡｖｒｅｆｎとトランジスタＭｖｒｅｆｎとを含む。トランジスタＭｖｒｅｆｎは、Ｎ型ＭＯＳＦＥＴなどのｎチャネルＦＥＴである。演算増幅器Ａｖｒｅｆｎの非反転入力端子は第２の参照電圧源（Ｖｒｅｆ２）に結合される。演算増幅器Ａｖｒｅｆｎの反転入力はノードＶｒｅｆｎに結合される。トランジスタＭｖｒｅｆｎのソースは接地電圧源に結合される。トランジスタＭｖｒｅｆｎのドレインはノードＶｒｅｆｎに結合される。トランジスタＭｖｒｅｆｎのゲートは演算増幅器Ａｖｒｅｆｎの出力に結合される。
【００２５】
電流補償回路２０６はノードＶｒｅｆｐおよびＶｒｅｆｎの間に並列に結合される。電流補償回路２０６はそれぞれトランジスタＭ１、Ｍ２、およびＭ３を含む。トランジスタＭ１は、Ｐ型ＭＯＳＦＥＴなどのｐチャネルＦＥＴである。トランジスタＭ２およびＭ３は、Ｎ型ＭＯＳＦＥＴなどのｎチャネルＦＥＴである。明瞭にするため、電流補償回路２０６１のみを詳細に示している。しかしながら、電流補償回路２０６２〜２０６Ｍはそれぞれ電流補償回路２０６１と同一に構成される。
【００２６】
トランジスタＭ１のソースはノードＶｒｅｆｐに結合される。トランジスタＭ１のドレインはトランジスタＭ２のドレインに結合される。トランジスタＭ２のソースはトランジスタＭ３のドレインに結合される。トランジスタＭ３のソースはノードＶｒｅｆｎに結合される。電流補償回路２０６それぞれのトランジスタＭ２のゲートはバイアス電圧源Ｖ１に結合される。電流補償回路２０６それぞれのトランジスタＭ３のゲートはバイアス電圧源Ｖ２に結合される。トランジスタＭ１のゲートは、イネーブル入力２０４のイネーブル信号を受信するように結合される。イネーブル入力２０４は、Ｍ個の電流補償回路２０６にそれぞれ結合される、Ｍ個のイネーブル信号ＥＮ１〜ＥＮＭを含む。
【００２７】
出力ドライバ１１８は、コンデンサＣｖｒｅｆｐおよびＣｖｒｅｆｎを更に含む。コンデンサＣｖｒｅｆｐはノードＶｒｅｆｐと電気的接地との間に結合される。コンデンサＣｖｒｅｆｎはノードＶｒｅｆｎと電気的接地との間に結合される。
【００２８】
差動出力（Ｔｘｐ、Ｔｘｎ）は、一対の送信線２１２ｐおよび２１２ｎ（集合的に、送信線２１２）に結合される。送信線２１２は負荷抵抗ＲＬを駆動する。送信線２１２および負荷抵抗ＲＬは出力ドライバ１１８の一部ではない。それよりもむしろ、送信線２１２は送信媒体１６０の一部であり、負荷抵抗ＲＬは受信器１２６の一部である。
【００２９】
動作の際、各出力回路２０８は、相補入力（差動入力２０２の差動信号）によって駆動される一対のインバータを含む。差動入力２０２の各差動信号は、メインカーソル信号、ポストカーソル信号、またはプレカーソル信号の１つであることができる。上述したように、プレドライバ１１５は、メインカーソル、ポストカーソル、およびプレカーソル信号それぞれを受信する出力回路２０８の数を制御する。例えば、出力回路は、全てのメインカーソル信号と、一部のメインカーソル信号と、一部のプレカーソル信号、一部のメインカーソル信号と一部のポストカーソル信号、または一部のメインカーソル信号と、一部のポストカーソル信号と、一部のプレカーソル信号を受信することができる。ポスト／プレカーソル信号とメインカーソル信号との混合を使用して、送信器１１２におけるエンファシスおよびデエンファシス等化が実現される。
【００３０】
電圧レギュレーター２１０は出力ドライバ１１８のスイングを設定する。差動ピーク間スイングはＶｒｅｆｐ−Ｖｒｅｆｎである。一実施例では、電圧レギュレーター２１０２は、トランジスタＭｖｒｅｆｎのドレインを電気的接地に短絡させるように構成されたスイッチ２１４を含むことができる。これによって、電圧レギュレーター２１０２を１つのモード（高スイングモード）では無効にし、別のモード（低スイングモード）では有効にすることが可能になる。ゼロまたは１つ以上の電流補償回路２０６が、イネーブル入力２０４を使用して選択的に有効にされて、更に後述するように、ダミー電流を電圧レギュレーター２１０から引き出して逆流損失を改善する。スイッチ２１４の制御信号、および電流補償回路２０６に対するイネーブル入力は、制御論理１５０によって生成させることができる。
【００３１】
出力ドライバ１１８の二重のレギュレーター２１０１および２１０２を用いて、スイングおよび同相モードを独立して設定することができる。例えば、同相モードは０．４５Ｖに固定することができる。次の表１は、二重のレギュレーターおよび単一のレギュレーター両方に関する、高スイングモードおよび低スイングモードの特性を示している。
2019527983.tif 000003
【００３２】
表１に示されるように、両方のレギュレーター２１０１および２１０２が有効にされたとき、低スイングモードに対して同相モードは標的の０．４５Ｖである（例えば、０．６Ｖ）。レギュレーター２１０１のみが有効にされた場合、低スイングモードに対して同相モードは標的の０．４５Ｖよりも低い（例えば、０．３Ｖ）。二重のレギュレーターを使用することによって、低スイングモードおよび高スイングモード両方において固定の同相モードが可能になる。表１の値は例示であり、出力ドライバ１１８は、他の同相モード電圧、他の高スイング電圧、および他の低スイング電圧で構成することができる。
【００３３】
出力ドライバ１１８では、異なる数の出力回路２０８を異なるメイン／プレ／ポストカーソル信号で駆動することによって、等化を実現することができる。二重のレギュレーターの方策を用いて、レギュレーター電圧を調節することによってスイングが変化する。このように、等化制御はスイング制御とは独立している。これによって、低スイングモードであっても高ＦＩＲ分解能が可能になる。
【００３４】
電圧モードドライバの場合、出力回路２０８によって引き出される電流は以下の関係を使用して計算することができる。Ｉｄ＝（差動スイング）／（外部差動抵抗＋内部差動抵抗）。一実施例では、各送信線２１２ｐおよび２１２ｎは、５０オームの特性インピーダンスＺ０を有する（外部差動抵抗＝１００オーム）。理想的には、出力ドライバ１１８は、各送信線２１２に対して５０オームの整合インピーダンスを提供する（例えば、内部差動抵抗＝１００オーム）。所望のスイングが０．９Ｖの場合、出力回路２０８によって引き出される電流は約４．５ｍＡである。過渡スイッチングクローバー電流（ｔｒａｎｓｉｅｎｔ  ｓｗｉｔｃｈｉｎｇ  ｃｒｏｗｂａｒ  ｃｕｒｒｅｎｔ）を考慮して、実際の電流消費はより高いことがある。
【００３５】
上述の式に関して、出力回路２０８によって引き出される電流は出力スイングとともに変化することが注目される。より低いスイングの場合、出力回路２０８によって電圧レギュレーター２１０１から引き出される電流はより少ない。電圧レギュレーター２１０１から引き出される電流がより少ないので、電圧レギュレーター２１０１の出力インピーダンスが増加する。特に、電圧レギュレーター２１０１の出力インピーダンスは、トランジスタＭｖｒｅｆｐの出力抵抗（ｇｍ）を（１＋ループ利得）で割ったものである。電圧レギュレーター２１０１が低電流を供給しているとき、演算増幅器Ａｖｒｅｆｐが提供するループ利得はより少なく、それによって電圧レギュレーター２１０１の出力インピーダンスが増加する。出力回路２０８は、電圧レギュレーター２１０１の出力インピーダンスと平行して、コンデンサＣｖｒｅｆｐの有効インピーダンスを見る。中〜低周波数（例えば、１００ＭＨｚ）の場合、コンデンサＣｖｒｅｆｐのインピーダンスは高く、したがって電圧レギュレーター２１０１の出力インピーダンスは無視できない。このように、出力回路２０８によって引き出される電流が少ないことによる、電圧レギュレーター２１０１の出力インピーダンスの減少によって、出力ドライバ１１８の逆流損失が劣化する。
【００３６】
電流補償回路２０６は、出力回路２０８を用いて平行して一定したダミー電流を引き出すことによって、逆流損失の増加を緩和するため、選択的に有効にされる。このように、より高スイングの設定では、十分な電流が電圧レギュレーター２１０１から引き出されるので、より少数の電流補償回路２０６を有効にするか、または１つも有効にしないことができる。より低スイングの設定では、より多数の電流補償回路２０６を有効にすることができ、それによって十分な電流が電圧レギュレーター２１０１から引き出されて、ループ利得および低出力インピーダンスを維持することが担保される。
【００３７】
図３Ａ〜３Ｂは、別の実施例による出力ドライバ１１８の概略図を示している。図３Ａは、出力ドライバ１１８の部分１１８Ａを示し、図３Ｂは、出力ドライバ１１８の部分１１８Ｂを示している。図３Ａおよび３Ｂにおいて図２と同じまたは類似の要素は、同一の参照番号で指定されており、上述している。出力ドライバ１１８は、出力回路３０８１〜３０８Ｎ（Ｎは１よりも大きい整数）と、電圧レギュレーター２１０１および２１０２と、レプリカ回路３２０１および３２０２と、演算増幅器Ａｒｅｐｌ１、Ａｒｅｐｌ２および抵抗器Ｒｒｅｆ１〜Ｒｒｅｆ１１を備える制御回路３５０とを含む。出力回路３０８１〜３０８Ｎは集合的に出力回路３０８と呼ばれ、レプリカ回路３２０１および３２０２は集合的にレプリカ回路３２０と呼ばれる。いくつかの実施例では、図３Ａおよび３Ｂに示される出力ドライバは、上述した電流補償回路２０６も含むことができる。明瞭にするため、電流補償回路２０６は図３Ａおよび３Ｂから省略されている。
【００３８】
図３Ａの出力ドライバ１１８の部分１１８Ａに示されるように、出力回路３０８は、差動入力２０２と差動出力（Ｔｘｐ、Ｔｘｎ）との間に並列に結合される。出力回路３０８は共通ノードＶｒｅｆｐおよびＶｒｅｆｎに結合される。出力回路３０８はそれぞれトランジスタＭｐｄｒｖ１、Ｍｐｄｒｖ２、Ｍｎｄｒｖ１、Ｍｎｄｒｖ２、Ｍｒｅｓ１、およびＭｒｅｓ２を含む。また、出力回路２０８はそれぞれ、抵抗器ＲｐｄｒｖおよびＲｎｄｒｖと、ＮＡＮＤゲートＵｐ１およびＵｐ２によって形成されるイネーブル回路Ｕｐと、Ｕｎ１およびＵｎ２によって形成されるイネーブル回路Ｕｎとを含む。トランジスタＭｐｄｒｖ１およびＭｎｄｒｖ１は、Ｐ型ＭＯＳＦＥＴなどのｐチャネルＦＥＴを備える。トランジスタＭｐｄｒｖ２およびＭｎｄｒｖ２は、Ｎ型ＭＯＳＦＥＴなどのｎチャネルＦＥＴを備える。トランジスタＭｐｄｒｖ１およびＭｎｄｒｖ１のソースはトランジスタＭｒｅｓ１のドレインに結合される。トランジスタＭｐｄｒｖ１およびＭｎｄｒｖ１のドレインはそれぞれトランジスタＭｐｄｒｖ２およびＭｎｄｒｖ２のドレインに結合される。トランジスタＭｐｄｒｖ２およびＭｎｄｒｖ２のソースはトランジスタＭｒｅｓ２のドレインに結合される。
【００３９】
トランジスタＭｐｄｒｖ１およびＭｐｄｒｖ２のゲートはそれぞれＮＡＮＤゲートＵｐ１およびＮＯＲゲートＵｐ２の出力に結合される。別の実施例では、ＮＡＮＤゲートＵｐ１およびＮＯＲゲートＵｐ２は、トランジスタＭｐｄｒｖ１およびＭｐｄｒｖ２のゲートに結合された出力を有する単一のインバータに置き換えられる。ＮＡＮＤゲートＵｐ１およびＮＯＲゲートＵｐ２の第１の入力端子はともに結合され、差動入力信号の一端（Ｉｎｐ）を受信するように結合される。ＮＡＮＤゲートＵｐ１およびＮＯＲゲートＵｐ２の第２の入力は、真イネーブル信号ｅｎおよび補イネーブル信号ｅｎｂに結合される。トランジスタＭｎｄｒｖ１およびＭｎｄｒｖ２のゲートはそれぞれＮＡＮＤゲートＵｎ１およびＮＯＲゲートＵｎ２の出力に結合される。ＮＡＮＤゲートＵｎ１およびＮＯＲゲートＵｎ２の第１の入力端子はともに結合され、差動入力信号の他端（Ｉｎｎ）を受信するように結合される。ＮＡＮＤゲートＵｎ１およびＮＯＲゲートＵｎ２の第２の入力は、真イネーブル信号ｅｎおよび補イネーブル信号ｅｎｂに結合される。真イネーブル信号ｅｎおよび補イネーブル信号ｅｎｂはそれぞれ、真イネーブル入力および補イネーブル入力の信号である。真イネーブル入力は、Ｎ個の出力回路３０８にそれぞれ結合されたＮ個の真イネーブル信号ｅｎ１〜ｅｎＮを含み、補イネーブル入力は、Ｎ個の出力回路３０８にそれぞれ結合されたＮ個の補イネーブル信号ｅｎｂ１〜ｅｎｂＮを含む。
【００４０】
トランジスタＭｒｅｓ１のソースは共通ノードＶｒｅｆｐに結合される。トランジスタＭｒｅｓ２のソースは共通ノードＶｒｅｆｎに結合される。トランジスタＭｒｅｓ１のゲートは演算増幅器Ａｒｅｐｌ１の出力に結合される（指定ノードＶｇ１）。トランジスタＭｒｅｓ２のゲートは演算増幅器Ａｒｅｐｌ２の出力に結合される（指定ノードＶｇ２）。
【００４１】
抵抗器Ｒｐｄｒｖの１つの端子はトランジスタＭｐｄｒｖ１およびＭｐｄｒｖ２のドレインに結合され、抵抗器Ｒｐｄｒｖの別の端子は差動出力のノードＴｘｐに結合される。抵抗器Ｒｎｄｒｖの１つの端子はトランジスタＭｎｄｒｖ１およびＭｎｄｒｖ２のドレインに結合され、抵抗器Ｒｎｄｒｖの別の端子は差動出力のノードＴｘｎに結合される。トランジスタＭｐｄｒｖ１およびＭｐｄｒｖ２は第１のインバータ（Ｍｐｄｒｖ）を形成し、トランジスタＭｎｄｒｖ１およびＭｎｄｒｖ２は第２のインバータ（Ｍｎｄｒｖ）を形成する。イネーブル回路（Ｕｐ、Ｕｎ）、インバータ対（Ｍｐｄｒｖ、Ｍｎｄｒｖ）、および抵抗器対ＲｐｄｒｖおよびＲｎｄｒｖの直列の組み合わせは、差動入力２０２と差動出力（Ｔｘｐ、Ｔｘｎ）との間に結合される。インバータ（Ｍｐｄｒｖ、Ｍｎｄｒｖ）のソース端子はノードＶｒｅｆｐおよびＶｒｅｆｎの間に結合される。
【００４２】
出力ドライバ１１８の部分１１８Ｂに示されるように、レプリカ出力回路３２０１は、トランジスタＭｒｅｓｒｅｐｌ１およびＭｒｅｐｌ１と抵抗器Ｒｒｅｐｌ１とを含む。トランジスタＭｒｅｓｒｅｐｌ１およびＭｒｅｐｌ１はそれぞれ、Ｐ型ＭＯＳＦＥＴなどのｐチャネルＦＥＴである。トランジスタＭｒｅｓｒｅｐｌ１のソースは共通ノードＶｒｅｆｐに結合される。トランジスタＭｒｅｓｒｅｐｌ１のドレインはトランジスタＭｒｅｐｌ１のソースに結合される。トランジスタＭｒｅｐｌ１のドレインは抵抗器Ｒｒｅｐｌ１の１つの端子に結合される。抵抗器Ｒｒｅｐｌ１の別の端子はノードＶｐで抵抗器Ｒｒｅｐｌ＿ｌｏａｄの１つの端子に結合される。トランジスタＭｒｅｓｒｅｐｌ１のゲートは演算増幅器Ａｒｅｐｌ１の出力に結合される。トランジスタＭｒｅｐ１のゲートは接地ソースに結合される。
【００４３】
レプリカ出力回路３２０２は、トランジスタＭｒｅｓｒｅｐｌ２およびＭｒｅｐｌ２と抵抗器Ｒｒｅｐｌ２とを含む。トランジスタＭｒｅｓｒｅｐｌ２およびＭｒｅｐｌ２はそれぞれ、Ｎ型ＭＯＳＦＥＴなどのｎチャネルＦＥＴである。トランジスタＭｒｅｓｒｅｐｌ２のソースは共通ノードＶｒｅｆｎに結合される。トランジスタＭｒｅｓｒｅｐｌ２のドレインはトランジスタＭｒｅｐｌ２のソースに結合される。トランジスタＭｒｅｐｌ２のドレインは抵抗器Ｒｒｅｐｌ２の１つの端子に結合される。抵抗器Ｒｒｅｐｌ２の別の端子はノードＶｎで抵抗器Ｒｒｅｐｌ＿ｌｏａｄの第２の端子に結合される。トランジスタＭｒｅｓｒｅｐｌ２のゲートは演算増幅器Ａｒｅｐｌ２の出力に結合される。トランジスタＭｒｅｐ２のゲートは供給源（Ｖｓｕｐ）に結合される。レプリカ出力回路３２０２は起動回路Ｓ１も含む。起動回路Ｓ１は、演算増幅器Ａｒｅｐｌ２の出力と供給源Ｖｓｕｐとの間に結合されたスイッチを備える。
【００４４】
演算増幅器Ａｒｅｐｌ１の反転入力は抵抗器Ｒｒｅｐｌ１と抵抗器Ｒｒｅｐｌ＿ｌｏａｄとの間に結合される。演算増幅器Ａｒｅｐｌ１の非反転入力はスイッチト抵抗器ネットワーク３２２１に結合される。スイッチト抵抗器ネットワーク３２２１は、抵抗器Ｒｒｅｆ１〜Ｒｒｅｆ５とスイッチＳｗ１とを備える。抵抗器Ｒｒｅｆ１〜Ｒｒｅｆ５は、ノードＶｒｅｆｐと抵抗器Ｒｒｅｆ６との間に直列で結合される。スイッチト抵抗器ネットワーク３２２１は複数のタップ（例えば、実施例では５つのタップ）を含む。スイッチＳｗ１は、演算増幅器Ａｒｅｐｌ１の非反転入力をタップの１つに結合するように制御可能である。
【００４５】
演算増幅器Ａｒｅｐｌ２の反転入力は抵抗器Ｒｒｅｐｌ２と抵抗器Ｒｒｅｐｌ＿ｌｏａｄとの間に結合される。演算増幅器Ａｒｅｐｌ２の非反転入力はスイッチト抵抗器ネットワーク３２２２に結合される。スイッチト抵抗器ネットワーク３２２２は、抵抗器Ｒｒｅｆ７〜Ｒｒｅｆ１１とスイッチＳｗ２とを備える。抵抗器Ｒｒｅｆ７〜Ｒｒｅｆ１１は、ノードＶｒｅｆｎと抵抗器Ｒｒｅｆ６との間に直列で結合される。スイッチト抵抗器ネットワーク３２２２は複数のタップ（例えば、実施例では５つのタップ）を含む。スイッチＳｗ２は、演算増幅器Ａｒｅｐｌ２の非反転入力をタップの１つに結合するように制御可能である。
【００４６】
インピーダンス制御の１つの例示の技術は、ドライバアレイの全ての出力スライスと直列でスタッキングされた一対のプログラマブル抵抗器を提供するというものである。その意図は、出力スライスにおける変化を補償するようにプログラマブル抵抗器を調節することである。しかしながら、プログラマブル抵抗器は全ての出力スライスによって共有されるので、いくつかの出力スライスが反対方向に駆動されると、差動インピーダンスは所望の１００オームから逸脱することになる。インピーダンス制御の別の例示の技術は、ドライバアレイの出力スライスを選択的に有効／無効にするように構成するというものである。しかしながら、かかる技術のみでは、例えばＰＭＯＳが高速コーナーにあってＮＭＯＳが低速コーナーにあるとき、または逆のときなど、ＰＭＯＳおよびＮＭＯＳトランジスタのプロセス変化の差動が補償されない。
【００４７】
一実施例では、出力ドライバ１１８は、これらの課題に対処するインピーダンス制御を提供する。出力回路３０８のオン・オフは、オンチップ抵抗器の変化を補償することにのみ使用される。ＮＭＯＳ／ＰＭＯＳの変化を補償するため、各出力回路３０８は一対のスタッキングされたプログラマブル抵抗器（後述）を含む。スタッキングされたプログラマブル抵抗器のインピーダンスは、２つのインピーダンス制御ループによって制御される。
【００４８】
動作の際、イネーブル入力を通して、出力回路３０８を選択的に有効にしたり無効にしたりすることができる。イネーブル入力は制御論理１５０によって提供することができる。有効にされた場合、出力回路３０８は差動出力（Ｔｘｐ、Ｔｘｎ）に寄与する。無効にされた場合、出力回路３０８は差動出力（Ｔｘｐ、Ｔｘｎ）に寄与しない（高インピーダンス状態）。出力回路３０８をオン・オフすることによって、オンチップ抵抗器ＲｐｄｒｖおよびＲｎｄｒｖにおける変化を補償するような粗いインピーダンス制御がもたらされる。トランジスタＭｒｅｓ１およびＭｒｅｓ２は、三極領域で動作して、それぞれＶｇ１およびＶｇ２を通して制御可能なプログラマブル抵抗器となるように駆動される。トランジスタＭｒｅｓ１およびＭｒｅｓ２は、トランジスタＭｐｄｒｖ１、Ｍｐｄｒｖ２、Ｍｎｄｒｖ１、およびＭｎｄｒｖ２の変化を補償するように制御される。トランジスタＭｒｅｓ１およびＭｒｅｓ２によって提供される抵抗は、フィードバック制御ループを使用して、それらそれぞれのゲート・ソース間電圧を調節することによって制御される。トランジスタＭｒｅｓ１を制御するフィードバック制御ループは、レプリカ３２０１と演算増幅器Ａｒｅｐｌ１とを備える。トランジスタＭｒｅｓ２を制御するフィードバック制御ループは、レプリカ３２０２と演算増幅器Ａｒｅｐｌ２とを備える。
【００４９】
演算増幅器Ａｒｅｐｌ１は、インピーダンスが所望の値に設定されるように、トランジスタＭｒｅｓｒｅｐｌ１のゲート・ソース間電圧を調節する。特に、トランジスタＭｒｅｓｒｅｐｌ１はトランジスタＭｒｅｓ１のレプリカであるように加工される。トランジスタＭｒｅｐｌ１は、出力回路３０８におけるｐチャネルＦＥＴのレプリカであるように加工される（例えば、Ｍｐｄｒｖ１、Ｍｐｄｒｖ２、およびＭｒｅｐｌ１それぞれの特性は同じであるか、または実質的に同様である）。抵抗器Ｒｒｅｐｌ＿ｌｏａｄは、出力回路３０８におけるオンチップ抵抗器のレプリカであるように加工される（例えば、Ｒｐｄｒｖ、Ｒｎｄｒｖ、およびＲｒｅｐｌ＿ｌｏａｄそれぞれの特性は同じであるか、または実質的に同様である）。各出力回路３０８（有効にされた場合）は、Ｍｒｅｓ１と、１つのｐチャネルＦＥＴ（即ち、Ｍｐｄｒｖ１もしくはＭｎｄｒｖ１）と、１つの抵抗器（ＲｐｄｒｖもしくはＲｎｄｒｖ）との直列の組み合わせによって形成される、送信線２１２の１つと直列の内部インピーダンスを含む。レプリカ３２０１はこの内部インピーダンスを複製している。ノードＶｐにおける所望の電圧が演算増幅器Ａｒｅｐｌ１の非反転入力において選択され、演算増幅器Ａｒｅｐｌ１は、トランジスタＭｒｅｓｒｅｐｌ１のインピーダンスを制御することによってノードＶｐをその電圧まで駆動する。演算増幅器Ａｒｅｐｌ１は、各出力回路３０８におけるトランジスタＭｒｅｓ１のゲートと同じ制御電圧を提供する。
【００５０】
演算増幅器Ａｒｅｐｌ２は、インピーダンスが所望の値に設定されるように、トランジスタＭｒｅｓｒｅｐｌ２のゲート・ソース間電圧を調節する。トランジスタＭｒｅｓｒｅｐｌ２はトランジスタＭｒｅｓ２のレプリカであるように加工される。トランジスタＭｒｅｐｌ２は、出力回路３０８におけるｎチャネルＦＥＴのレプリカであるように加工される（例えば、Ｍｎｄｒｖ１、Ｍｎｄｒｖ２、およびＭｒｅｐｌ２それぞれの特性は同じであるか、または実質的に同様である）。抵抗器Ｒｒｅｐｌ２は、出力回路３０８におけるオンチップ抵抗器のレプリカであるように加工される（例えば、Ｒｐｄｒｖ、Ｒｎｄｒｖ、およびＲｒｅｐｌ２それぞれの特性は同じであるか、または実質的に同様である）。各出力回路３０８（有効にされた場合）は、Ｍｒｅｓ２と、１つのｎチャネルＦＥＴ（即ち、Ｍｐｄｒｖ１もしくはＭｎｄｒｖ１）と、１つの抵抗器（ＲｐｄｒｖもしくはＲｎｄｒｖ）との直列の組み合わせによって形成される、送信線２１２の１つと直列の内部インピーダンスを含む。レプリカ３２０２はこの内部インピーダンスを複製している。ノードＶｎにおける所望の電圧が演算増幅器Ａｒｅｐｌ２の非反転入力において選択され、演算増幅器Ａｒｅｐｌ２は、トランジスタＭｒｅｓｒｅｐｌ２のインピーダンスを制御することによってノードＶｎをその電圧まで駆動する。演算増幅器Ａｒｅｐｌ２は、各出力回路３０８におけるトランジスタＭｒｅｓ２のゲートと同じ制御電圧を提供する。
【００５１】
トランジスタＭｒｅｓ１およびＭｒｅｓ２を各出力回路３０８に含めることによって、メインおよびプレ／ポストカーソル信号が反対方向に切り替わったときであっても、送信媒体１６０を整合するように出力ドライバ１１８の差動出力インピーダンスを維持することができる。更に、トランジスタＭｒｅｓ１およびＭｒｅｓ２によって提供される抵抗を別個に制御する、２つのフィードバック制御ループを提供することによって、出力ドライバ１１８は、異なるＮＭＯＳおよびＰＭＯＳプロセスの変化を補償することができる。
【００５２】
図３Ｂに示されるように、２つのフィードバック制御ループは、２つのループを通る電流を再使用することができるように、抵抗器Ｒｒｅｐｌ＿ｌｏａｄを通してともに結合される。両方のループが適切に起動することを担保するため、起動回路Ｓ１をレプリカ回路３２０２に組み込むことができる。起動回路Ｓ１は、一方のループを最初に無効にすることによって、他方のループが適切に起動するようにすることができる。あるいは、起動回路Ｓ１ではなく、同相モードバッファを使用して、レプリカ負荷の中点を同相モード電圧へと駆動することによって、２つのフィードバック制御ループを脱結合することができる。
【００５３】
インピーダンス制御を更に詳細に例証するため、出力ドライバ１１８がＮ＝７５〜８５個の出力回路３０８を含む実施例について考察する。一般的に、オンチップ抵抗器は、プロセスの変化によって±１０％変化することができる。上述したように、オンチップ抵抗器ＲｐｄｒｖおよびＲｎｄｒｖにおける変化は、有効にされる出力回路３０８の数（例えば、表２の例に示されるように７５〜８５個）を調節することによって補償される。
2019527983.tif 000004
【００５４】
表２に示されるように、より多数またはより少数の出力回路３０８を有効にすることによって、オンチップ抵抗の±１０％の変化にかかわらず、所与の差動出力に対して合計出力インピーダンスを約５０オームで維持することができる（送信線の５０オームの特性インピーダンスを仮定）。オン・オフされる出力回路３０８の数を校正するため、オンチップ抵抗器ＲｐｄｒｖおよびＲｎｄｒｖの抵抗を、定電流源（図示なし）で感知することができる。制御論理１５０は、感知動作の出力を読み取り、次にルックアップテーブルの値に基づいて、出力回路３０８を有効／無効にすることができる。
【００５５】
レプリカ出力回路３２０と出力回路３０８との１つの違いは、レプリカ回路３２０の負荷Ｒｒｅｐｌ＿ｌｏａｄがオンチップ抵抗器を用いて実現され、送信器の実際の負荷ＲＬｏａｄが受信器の一定の終端である点である。外部抵抗器を使用すること、またはオンチップ抵抗器Ｒｒｅｐｌ＿ｌｏａｄをトリミングすることを回避するため、フィードバック制御ループで使用される参照電圧を調整して、オンチップレプリカ抵抗器Ｒｒｅｐｌ＿ｌｏａｄの変化を補償することができる。これは、演算増幅器Ａｒｅｐｌ１およびＡｒｅｐｌ２に対する非反転入力における、所望の電圧を選択することによって達成される。各スイッチト抵抗器ネットワーク３２２は、５つの参照電圧を提供する５つのタップを有するものとして示されているが、スイッチト抵抗器ネットワーク３２２は５つよりも多数または少数のタップを有することができる。
【００５６】
図４は、一実施例による送信器のドライバ回路の制御方法４００を示すフローチャートである。方法４００は、送信器１１２の出力ドライバ１１８を制御するように実施することができる。方法４００は、ステップ４０２で開始し、プレドライバ１１５は、送信器１１２におけるイコライザーの出力を受信する（例えば、ＦＩＲフィルタ１１４）ステップ４０４で、プレドライバ１１５は、各イコライザー出力を出力ドライバ１１８における複数の出力回路のうち少なくとも１つに結合する（例えば、出力回路２０８または３０８）。ステップ４０４は、スイング制御およびインピーダンス制御とは独立してイコライザー制御を実現する。メイン、プレ、およびポストカーソル信号は、出力ドライバ１１８における任意の数の出力回路に結合されて、所望のエンファシスまたはデエンファシスを達成することができる。
【００５７】
ステップ４０６で、制御論理１５０は、出力ドライバ１１８の出力回路に結合された第１および第２の電圧レギュレーター２１０を有効にして、所望のスイングを確立する。二重の電圧レギュレーター２１０からの電圧出力は、出力ドライバ１１８の出力における所望のピーク間電圧スイングを発生させるように設定することができる。場合によっては、ステップ４１０で、制御論理１５０は任意に、１つまたは複数の電流補償回路２０６を有効にして、電流供給電圧レギュレーター（例えば、電圧レギュレーター２１０１）から引き出される電流を等化することができる。ステップ４０６は、イコライザー制御およびインピーダンス制御とは独立して出力スイング制御を実現する。
【００５８】
ステップ４０８で、出力ドライバのインピーダンスが制御される。例えば、ステップ４１２で、制御論理１５０は、出力ドライバ１１８における出力回路のうち１つまたは複数を無効にして、オンチップ抵抗器の変化を補償する。これにより、粗いインピーダンス制御がもたらされる。ステップ４１４で、出力ドライバのフィードバック制御ループは、レプリカ回路３２０からのフィードバックに基づいて、各出力回路のスタッキングされたトランジスタＭｒｅｓ１およびＭｒｅｓ２のゲート・ソース間電圧を調節して、ＮＭＯＳ／ＰＭＯＳトランジスタの変化に対する調節を行い、良好なインピーダンス制御を提供する。上述したように、フィードバック制御ループは、スタッキングされたトランジスタＭｒｅｓ１およびＭｒｅｓ２のインピーダンスを独立して調節して、ＮＭＯＳおよびＰＭＯＳの変化を独立して補償することができる。
【００５９】
電圧モードドライバの高速過渡低ドロップアウト（ＦＡＳＴ  ＴＲＡＮＳＩＥＮＴ  ＬＯＷ  ＤＲＯＰ−ＯＵＴ）電圧レギュレーター
直列通信システムでは、合計電力の多くの部分が送信器で消費されるが、送信器は、適切なソース終端を維持しながら低インピーダンスチャネルで適切な信号スイングを提供しなければならない。それに加えて、送信器は、チャネルにおける周波数依存の損失を補償する等化を含む場合が多い。多くの場合、送信器のドライバ回路が送信器の電力の大部分を消費する。ドライバ回路は、電流モードドライバまたは電圧モードドライバとして実装することができる。電圧モードドライバは、電流モードドライバと比べて消費電力が大幅に少ないことが知られている。例えば、電圧モードドライバが消費するＤＣ電力は、同じ出力スイングを提供する電流モードドライバの４分の１であり得る。
【００６０】
送信器の電圧モードドライバは、スイングおよび同相モード／差動モードの逆流損失が規格内であるような、スイングおよびインピーダンス制御を必要とする。ドライバ回路における出力信号スイング制御の１つの技術は、単一の電圧レギュレーターを使用して、電圧スイングを設定する参照電圧を発生させるというものである。しかしながら、単一のレギュレーターでは、ドライバ回路の出力スイングが変化すると同相モードがシフトしてしまう。かかる同相モードのシフトによって、逆流損失が規格を超えてしまう恐れがある。更に、従来の低ドロップアウト（ＬＤＯ）電圧レギュレーターはリップルが大きく、そのためジッタも大きい。確定的ジッタは送信器ドライバの重要な仕様である。送信器ドライバの電圧レギュレーターは、ジッタが小さくなるように、電源リップルをできるだけ抑制すべきである。
【００６１】
電圧モードドライバの高速過渡低ドロップアウト（ＬＤＯ）電圧レギュレーターを提供する技術について記載する。一実施例では、電圧レギュレーターは、第１の電圧供給ノードに結合されたソースと、出力ノードに結合されたドレインとを含む、出力トランジスタを含む。電圧レギュレーターは、出力ノードに結合されたソースを含む第１のトランジスタと、出力トランジスタのゲートに結合されたソースおよび第２の電圧供給ノードに結合されたドレインを含む第２のトランジスタとを更に含む。電圧レギュレーターは、第２の電圧供給ノードと、第１のトランジスタのドレインおよび第２のトランジスタのゲートを含む第１のノードとの間に結合された抵抗器を更に含む。電圧レギュレーターは、参照電圧ノードに結合された第１の入力と、出力ノードに結合された第２の入力と、第１のトランジスタのゲートに結合された出力とを含む、誤差増幅器を更に含む。
【００６２】
別の実施例では、ドライバ回路は、電圧モード出力ドライバと、電圧モード出力ドライバに結合された電圧レギュレーターとを含む。電圧レギュレーターは、出力電圧を電圧モード出力ドライバに提供する。電圧レギュレーターは、第１の電圧供給ノードに結合されたソースと、出力電圧を供給する、出力ノードに結合されたドレインとを含む、出力トランジスタを含む。電圧レギュレーターは、出力ノードに結合されたソースを含む第１のトランジスタと、出力トランジスタのゲートに結合されたソースおよび第２の電圧供給ノードに結合されたドレインを含む第２のトランジスタとを更に含む。電圧レギュレーターは、第２の電圧供給ノードと、第１のトランジスタのドレインおよび第２のトランジスタのゲートを含む第１のノードとの間に結合された抵抗器を更に含む。電圧レギュレーターは、参照電圧ノードに結合された第１の入力と、出力ノードに結合された第２の入力と、第１のトランジスタのゲートに結合された出力とを含む、誤差増幅器を更に含む。
【００６３】
別の実施例では、電圧レギュレーターは、第１の電圧供給ノードに結合されたソースと、調整出力電圧を供給する、出力ノードに結合されたドレインとを含む、出力トランジスタを含む。ＤＣ調整ループは、調整出力電圧を制御するように構成された第１のソースフォロワと、第１のソースフォロワを制御するように構成された誤差増幅器とを含む。高速過渡ループは、第２のソースフォロワと、抵抗器と、第１のソースフォロワとを含み、第２のソースフォロワは出力トランジスタを制御するように構成される。抵抗器と第１のソースフォロワとの間の電圧で、第２のソースフォロワを制御する。
【００６４】
電圧モードドライバの高速過渡低ドロップアウト（ＬＤＯ）電圧レギュレーターを提供する技術について記載する。一実施例では、電圧レギュレーターは、第１の電圧供給ノードに結合されたソースと、出力ノードに結合されたドレインとを有する、出力トランジスタを含む。第１のトランジスタは出力ノードに結合されたソースを含む。第２のトランジスタは、出力トランジスタのゲートに結合されたソースと、第２の電圧供給ノードに結合されたドレインとを含む。抵抗器は、第２の電圧供給ノードと、第１のトランジスタのドレインおよび第２のトランジスタのゲートを含む第１のノードとの間に結合される。誤差増幅器は、参照電圧ノードに結合された第１の入力と、出力ノードに結合された第２の入力と、第１のトランジスタのゲートに結合された出力とを含む。
【００６５】
電圧レギュレーターは、ＤＣ調整ループおよび高速過渡ループを使用して、出力ノードにおいて電圧を制御することによって、出力電圧を調整する。ＤＣ調整ループは、第１のトランジスタおよび出力トランジスタによって形成されるソースフォロワと、誤差増幅器とを含む。高速過渡ループは、出力トランジスタのゲート電圧を制御する、第２のトランジスタおよび電流源によって形成される別のソースフォロワを含む。第２のトランジスタは、レベルシフタとして作用し、出力トランジスタのゲートに低インピーダンス極を作り出す。支配極は出力ノードにあり、２つの非支配極はギガヘルツ（ＧＨｚ）範囲内にある。これによって、電圧レギュレーターが広帯域幅を達成することが可能になる。これにより、出力ノードにおける出力リップルが大幅に緩和される。２つの別個のループを使用するのではなく、ＤＣ調整ループおよび高速過渡ループは（第１のソースフォロワを通して）電圧レギュレーター内で結合される。これらおよび更なる態様について、図面に関連して後述する。
【００６６】
図５は、直列通信システム５００の一実施例を示すブロック図である。直列通信システム５００は、図１に示され上述したように、送信媒体１６０を通じて受信器１２６に結合された送信器１１２を備える。出力ドライバ１１８は差動信号を送信媒体１６０に結合する。本実施例では、出力ドライバ１１８は、高電圧および低電圧を出力ドライバ１１８の回路に供給する、一対の電圧レギュレーター１６２を含む。例示の電圧レギュレーターが図７に示されており、後述する。
【００６７】
図６は、一実施例による出力ドライバ１１８を示す概略図である。図６において図２と同じまたは類似の要素は、同一の参照番号で指定されている。出力ドライバ１１８は、出力回路２０８１〜２０８Ｎ（Ｎは１よりも大きい整数）と電圧レギュレーター１６２１および１６２２とを含む。出力回路２０８１〜２０８Ｎは集合的に出力回路２０８と呼ばれる。電圧レギュレーター１６２１および１６２２は集合的に電圧レギュレーター１６２と呼ばれる。電圧レギュレーター１６２１は共通ノードＶｒｅｆｐに結合される。電圧レギュレーター１６２１は、ノードＶｒｅｆｐで電圧を制御し、電流を出力回路２０８に供給する。電圧レギュレーター１６２２は共通ノードＶｒｅｆｎに結合される。電圧レギュレーター１６２２は、ノードＶｒｅｆｎで電圧を制御し、電流を出力回路２０８からシンクする。
【００６８】
動作の際、各出力回路２０８は、相補入力（差動入力２０２の差動信号）によって駆動される一対のインバータを含む。差動入力２０２の各差動信号は、メインカーソル信号、ポストカーソル信号、またはプレカーソル信号の１つであることができる。上述したように、プレドライバ１１５は、メインカーソル、ポストカーソル、およびプレカーソル信号それぞれを受信する出力回路２０８の数を制御する。例えば、出力回路は、全てのメインカーソル信号と、一部のメインカーソル信号と、一部のプレカーソル信号、一部のメインカーソル信号と一部のポストカーソル信号、または一部のメインカーソル信号と、一部のポストカーソル信号と、一部のプレカーソル信号を受信することができる。ポスト／プレカーソル信号とメインカーソル信号との混合を使用して、送信器１１２におけるエンファシスおよびデエンファシス等化が実現される。出力ドライバ１１８では、異なる数の出力回路２０８を異なるメイン／プレ／ポストカーソル信号で駆動することによって、等化を実現することができる。
【００６９】
電圧モードドライバの場合、出力回路２０８によって引き出される電流は以下の関係を使用して計算することができる。Ｉｄ＝（差動スイング）／（外部差動抵抗＋内部差動抵抗）。一実施例では、各送信線２１２ｐおよび２１２ｎは、５０オームの特性インピーダンスＺ０を有する（外部差動抵抗＝１００オーム）。理想的には、出力ドライバ１１８は、各送信線２１２に対して５０オームの整合インピーダンスを提供する（例えば、内部差動抵抗＝１００オーム）。所望のスイングが０．７５Ｖの場合、出力回路２０８によって引き出される電流は約３．７５ｍＡである。過渡スイッチングクローバー電流を考慮して、実際の電流消費はより高いことがある。上述の式に関して、出力回路２０８によって引き出される電流は出力スイングとともに変化することが注目される。より低いスイングの場合、出力回路２０８によって電圧レギュレーター１６２１から引き出される電流はより少ない。
【００７０】
電圧レギュレーター１６２は出力ドライバ１１８のスイングを設定する。差動ピーク間スイングはＶｒｅｆｐ−Ｖｒｅｆｎである。例えば、電圧レギュレーター１６２１は共通ノードＶｒｅｆｐで電圧を０．７５Ｖに制御することができ、電圧レギュレーター１６２２は共通ノードＶｒｅｆｎで電圧を０．１５Ｖに制御することができる。かかる実施例では、出力スイングは０．６Ｖである。電圧レギュレーター１６２はそれぞれ、低ドロップアウト（ＬＤＯ）電圧レギュレーターなどの電圧レギュレーターであることができる。
【００７１】
ジッタは出力ドライバ１１８の重要な仕様である。両方の供給電圧が出力ドライバ１１８に提供されるので（例えば、共通ノードＶｒｅｆｐおよびＶｒｅｆｎにおける電圧）、各供給電圧におけるリップルをできるだけ小さくして、ジッタを低減することが重要である。小さいリップルを達成するためには、電圧レギュレーター１６２は高速過渡レギュレーターであるべきである。
【００７２】
一例のＬＤＯ電圧レギュレーターは、ｎチャネルまたはｐチャネルＦＥＴである直列要素に入力電圧を印加する。直列要素は線形領域で動作し、入力電圧を所望の出力電圧まで降下させる。分圧器は出力電圧を分割し、誤差増幅器は分割された出力電圧を感知する。誤差増幅器は、感知電圧を参照電圧と比較し、直列要素のゲートを適切な動作点へと駆動して出力電圧を制御する。かかるＬＤＯレギュレーターは狭い帯域幅を有する。直列要素のゲートノードは高インピーダンスノードであり、支配極として設計される。十分な直流電流（ＤＣ）利得を有するためには、ゲートノードにおけるインピーダンスは高インピーダンスである。支配極はキロヘルツ範囲であることができる。非支配極は出力ノードで形成される。出力リップルを小さくするため、大きい減結合コンデンサを使用することができる。このように、非支配極を高周波数へと移動させ、回路の帯域幅を改善するためには、かなりの電流を要する。電圧リップルは、負荷電流を出力容量と帯域幅の積で割ったものに比例する。負荷電流が大きく変動した場合、出力リップルは著しく高い。出力容量を増加させることによってリップルを低減できるが、帯域幅も低減される。更に後述するように、図３に示される電圧レギュレーターは、比較的少ない電流でこの課題を解決する、反転電圧フォロワ（ｆｌｉｐｐｅｄ  ｖｏｌｔａｇｅ  ｆｏｌｌｏｗｅｒ）（ＦＶＦ）に基づく。
【００７３】
別の例示のＬＤＯ電圧レギュレーターはＦＶＦアーキテクチャを使用する。ＦＶＦ  ＬＤＯレギュレーターはレプリカバイアシングを含む。トランジスタは、電流ミラーおよび誤差増幅器を含むレプリカ回路を使用してバイアスされて、参照電圧を発生させる。かかるＬＤＯレギュレーターは、１つはＤＣ出力を制御し、もう１つは過渡を低減する、２つの減結合ループを含む。かかるＬＤＯレギュレーターの１つの課題はＤＣ精度である。かかるＬＤＯレギュレーターは、プロセスおよび温度（ＰＶＴ）の変化に影響を受けやすい。更に、高速過渡ループのＤＣ利得は低く、そのため負荷調整が良好ではない。更に、高速過渡ループの支配極は出力側に形成される。高負荷条件下では、支配極が高周波数（例えば、特に２８ｎｍ未満の技術ノードでは、数十ＭＨｚ）へと移動するので、システムの安定性が問題となる。
【００７４】
図７は、一実施例による電圧レギュレーター７００の概略図である。電圧レギュレーター７００は、上述した電圧レギュレーター１６２２として使用することができるＬＤＯ電圧レギュレーターである。当業者であれば、電圧レギュレーター７００は、低ドロップアウトの線形電圧レギュレーターを利用する他の無数の用途で使用できることを認識するであろう。
【００７５】
電圧レギュレーター７００はトランジスタＭＰｏｗｅｒ、ＭＳＦ１、およびＭＳＦ２を含む。電圧レギュレーター７００は、抵抗器Ｒ１と、電流源Ｉｂｉａｓ１と、誤差増幅器７０２とを更に含む。トランジスタＭＰｏｗｅｒ、ＭＳＦ１、およびＭＳＦ２は、ＮＭＯＳトランジスタなどのｎチャネルＦＥＴである。トランジスタＭＰｏｗｅｒは、第１の電圧ノード（この実施例では、電気的接地として指定される）に結合されたソースと、ノードＶ２に結合されたベースと、ノードＶｏｕｔに結合されたドレインとを含む。トランジスタＭＳＦ１は、ノードＶｏｕｔに結合されたソースと、誤差増幅器７０２の出力に結合されたベースと、ノードＶ１に結合されたドレインとを含む。抵抗器Ｒ１は、第２の供給ノード（この実施例では、Ｖｓｕｐと指定される）とノードＶ１との間に結合される。トランジスタＭＳＦ２は、ノードＶ２に結合されたソースと、供給ノードＶｓｕｐに結合されたドレインと、ノードＶ１に結合されたベースとを含む。電流源ＩｂｉａｓはノードＶ２と接地ノードとの間に結合される。実施例では、電流源Ｉｂｉａｓ１は電流をノードＶ２から離れる方向で送る。誤差増幅器７０２は、ノードＶｓｕｐと接地ノードにそれぞれ結合された供給入力を含む。誤差増幅器７０２は、ノードＶｒｅｆに結合された非反転入力と、ノードＶｏｕｔに結合された反転入力とを更に含む。誤差増幅器７０２の一例が図８に示されており、後述する。コンデンサＣｏｕｔはノードＶｏｕｔと接地ノードとの間に結合される。
【００７６】
動作の際、電圧レギュレーター７００は、ノードＶｏｕｔにおいて、ノードＶｓｕｐと接地ノードとの間の供給電圧から、調整出力電圧を発生させる。調整出力電圧は、トランジスタＭＰｏｗｅｒのドレインおよびソースの間に現れる（例えば、調整出力電圧はトランジスタＭＰｏｗｅｒのＶＤＳである）。トランジスタＭＰｏｗｅｒは、本明細書では出力トランジスタとも呼ばれる。負荷ＲＬｏａｄは、供給電圧（例えば、図６のＶｒｅｆｐ）と電圧レギュレーター７００のノードＶｏｕｔとの間に結合することができる。したがって、一実施例では、Ｖｏｕｔにおける電圧は図６に示される電圧Ｖｒｅｆｎである。負荷ＲＬｏａｄはＤＣ電流ＩＬｏａｄを供給し、その電流はトランジスタＭＰｏｗｅｒによってシンクする。トランジスタＭＰｏｗｅｒは、負荷電流ＩＬｏａｄとトランジスタＭＳＦ１のドレイン・ソース間電流とを含む電流ＩＤＳを導通する。トランジスタＭＰｏｗｅｒは、負荷ＲＬｏａｄによって供給される負荷電流の所望の範囲に適応するようなサイズにされた、パワーＭＯＳＦＥＴなどである。
【００７７】
電圧レギュレーター７００は、ＤＣ調整ループおよび高速過渡ループを使用して、ノードＶｏｕｔにおける電圧を制御することによって、出力電圧を調整する。ＤＣ調整ループは、ノードＶｏｕｔにおける出力電圧を制御する第１のソースフォロワ（ＳＦ１）と、第１のソースフォロワを制御する誤差増幅器７０２とを含む。第１のソースフォロワは、トランジスタＭＳＦ１およびトランジスタＭＰｏｗｅｒによって形成される。第１のソースフォロワの入力は、誤差増幅器７０２によって出力される電圧Ｖｇである。第１のソースフォロワの出力はノードＶｏｕｔである。第１のソースフォロワに対する共通の入力はノードＶ１である。ＤＣ調整ループは、電圧Ｖｇを発生させる、誤差増幅器７０２の非反転入力にフィードバックされる、ノードＶｏｕｔにおける電圧を制御する、トランジスタＭＳＦ１のゲートに印加される電圧Ｖｇを含む。誤差増幅器７０２は、電圧ＶｒｅｆおよびＶｏｕｔの差が実質的にゼロになるように、トランジスタＭＳＦ１の動作点を設定する。
【００７８】
高速過渡ループは、第２のソースフォロワ（ＳＦ２）と、抵抗器Ｒ１と、第１のソースフォロワ（ＳＦ１）とを含む。第２のソースフォロワ（ＳＦ２）はトランジスタＭＳＦ２と電流源Ｉｂｉａｓ１とを含む。第２のソースフォロワの入力はノードＶ１における電圧である。第１のソースフォロワの出力はノードＶ２である。第１のソースフォロワに対する共通の入力は供給ノードＶｓｕｐである。トランジスタＭＳＦ２のドレイン・ソース間電流は電流Ｉｂｉａｓ１に設定される。第２のソースフォロワは、ノードＶ２における電圧を制御することによってトランジスタＭＰｏｗｅｒを制御する。抵抗器Ｒ１と第１のソースフォロワ（ＳＦ１）との間（ノードＶ１）の電圧は、第２のソースフォロワ（例えば、トランジスタＭＳＦ２のゲート電圧）を制御する。トランジスタＭＳＦ２は、レベルシフタとして作用し、トランジスタＭＰｏｗｅｒのゲートに低インピーダンスノードを作り出す。支配極は出力ノードＶｏｕｔにあり、２つの非支配極はギガヘルツ（ＧＨｚ）範囲内にある。これによって、電圧レギュレーター７００が広帯域幅を達成することが可能になる。これにより、ノードＶｏｕｔにおける出力リップルが大幅に緩和される。２つの別個のループを使用するのではなく、ＤＣ調整ループおよび高速過渡ループは（第１のソースフォロワＳＦ１を通して）電圧レギュレーター７００内で結合される。
【００７９】
上述した例示のＬＤＯレギュレーターと比較して、電圧レギュレーター７００のＤＣ精度はより良好である。負荷電流ＩＬｏａｄが増加すると、高速過渡ループが追加の負荷電流をシンクする作用を通して、トランジスタＭＰｏｗｅｒのゲート電圧が増加する。対照的に、負荷電流ＩＬｏａｄが減少すると、高速過渡ループがトランジスタＭＰｏｗｅｒのＩＤＳの変化に応答する作用を通して、トランジスタＭＰｏｗｅｒのゲート電圧が減少する。トランジスタＭＳＦ１のゲートの電圧Ｖｇはほぼ一定であり、それによって異なる負荷電流に対するＤＣ利得の変化が少なくなり、負荷調整が改善される。
【００８０】
一実施形態では、誤差増幅器７０２は折返しカスコード増幅器を含む。誤差増幅器７０２の一例が図８に示されている。ノードＶｏｕｔにおける出力電圧は、分割された出力電圧ではなく、誤差増幅器７０２に直接フィードバックされる。誤差増幅器７０２が折返しカスケード増幅器に基づく場合、ＤＣ利得は高く、それによってＰＶＴの変化に対して影響を受けなくなる。高速過渡ループのＤＣ利得は低いが、誤差増幅器７０２の高ＤＣ利得が補償するので、トランジスタＭＳＦ１のゲートにおける電圧Ｖｇの変化は小さくなる。このように、ノードＶｏｕｔにおける出力電圧は実質的に一定であり、負荷調整が良好になる。
【００８１】
抵抗器Ｒ１は、電流ミラーを使用するのではなく、高速過渡ループにおいて電圧Ｖ１を発生させるのに使用される。電圧レギュレーター７００はレプリカバイアシングに基づかないので、高速過渡ループにおいて電流ミラーの代わりに抵抗器Ｒ１を使用することによる、ＤＣ精度に対する影響は最小限である。抵抗器Ｒ１はまた、零入力電流を大幅に増加させずに、非支配極をより高周波数側へと押しやることを可能にする。
【００８２】
図８は、一実施例による誤差増幅器７０２を示す概略図である。誤差増幅器７０２は、ソース結合トランジスタ対（Ｍ１、Ｍ２）と、電流源Ｉｂｉａｓ２と、カスコード分岐回路８０２とを含む。カスコード分岐回路８０２（出力回路とも呼ばれる）は、ベース結合トランジスタ対（Ｍ３、Ｍ４）と、ベース結合トランジスタ対（Ｍｃａｓｃｏｄｅ１、Ｍｃａｓｃｏｄｅ２）と、ベース結合トランジスタ対（Ｍｃａｓｃｏｄｅ３、Ｍｃａｓｃｏｄｅ４）と、ベース結合トランジスタ対（Ｍ５、Ｍ６）とを含む。トランジスタＭ１はトランジスタＭ２のソースに結合されたソースを含む。トランジスタＭ１は、ノードＶｒｅｆに結合されたベースとトランジスタＭ３のドレインに結合されたドレインとを含む。トランジスタＭ２は、ノードＶｏｕｔに結合されたベースとトランジスタＭ４のドレインに結合されたドレインとを含む。電流源Ｉｂｉａｓ２は、供給ノードＶｓｕｐとソース結合トランジスタ対（Ｍ１、Ｍ２）のソースノードとの間に結合される。トランジスタＭ１およびＭ２は、ＰＭＯＳトランジスタなどのｐチャネルＦＥＴである。
【００８３】
トランジスタＭ３は、接地ノードに結合されたソースと、ノードＶｂｉａｓ３に結合されたベースと、トランジスタＭｃａｓｃｏｄｅ１のソースに結合されたドレインとを含む。トランジスタＭ４は、接地ノードに結合されたソースと、ノードＶｂｉａｓ３に結合されたベースと、トランジスタＭｃａｓｃｏｄｅ２のソースに結合されたドレインとを含む。トランジスタＭｃａｓｃｏｄｅ１は、ノードＶｂｉａｓ２に結合されたベースとトランジスタＭｃａｓｃｏｄｅ３のドレインに結合されたドレインとを含む。トランジスタＭｃａｓｃｏｄｅ２は、ノードＶｂｉａｓ２に結合されたベースとトランジスタＭｃａｓｃｏｄｅ４のドレインに結合されたドレインとを含む。トランジスタＭｃａｓｃｏｄｅ３は、ノードＶｂｉａｓ１に結合されたベースとトランジスタＭ５のドレインに結合されたソースとを含む。トランジスタＭｃａｓｃｏｄｅ４は、ノードＶｂｉａｓ１に結合されたベースとトランジスタＭ６のドレインに結合されたソースとを含む。トランジスタＭ６は、トランジスタＭ６のベースを含むノードと、トランジスタＭｃａｓｃｏｄｅ１およびＭｃａｓｃｏｄｅ３のドレインを含む別のノードとに結合されたベースを含む。トランジスタＭ６は供給ノードＶｓｕｐに結合されたソースを含む。トランジスタＭ６は供給ノードＶｓｕｐに結合されたソースを含む。トランジスタＭｃａｓｃｏｄｅ１、Ｍｃａｓｃｏｄｅ２、Ｍ３、およびＭ４は、ＮＭＯＳトランジスタなどのｎチャネルＦＥＴである。トランジスタＭｃａｓｃｏｄｅ３、Ｍｃａｓｃｏｄｅ４、Ｍ５、およびＭ６は、ＰＭＯＳトランジスタなどのｐチャネルＦＥＴである。トランジスタＭｃａｓｃｏｄｅ４およびＭｃａｓｃｏｄｅ２のドレインを含むノードは、図７に示されるソースフォロワＳＦ１の入力（例えば、トランジスタＭＳＦ１のベース）に結合された電圧Ｖｇを提供する。
【００８４】
動作の際、トランジスタ対（Ｍ３、Ｍ４）は、ソース結合対（Ｍ１、Ｍ２）に対する負荷トランジスタである。トランジスタＭ３およびＭ４には、ノードＶｂｉａｓ３に結合されたバイアス源（図示なし）によって、飽和するようにゲートバイアスが供給される。同様に、カスコード対（Ｍｃａｓｃｏｄｅ１、Ｍｃａｓｃｏｄｅ２）およびカスコード対（Ｍｃａｓｃｏｄｅ３、Ｍｃａｓｃｏｄｅ４）には、ノードＶｂｉａｓ２およびＶｂｉａｓ１にそれぞれ結合されたバイアス源（図示なし）によって、飽和するようにゲートバイアスが供給される。トランジスタＭ５およびＭｃａｓｃｏｄｅ３は、トランジスタＭ６に電流が反映されるカスコード電流ミラーを形成する。トランジスタ（Ｍ１、Ｍ２）は電流源Ｉｂｉａｓ２とともに、差動入力電圧（Ｖｒｅｆ−Ｖｏｕｔ）に応答して、ソース結合対の２つの側の間のテール電流を負荷トランジスタ（Ｍ３、Ｍ４）に至らせる。電圧Ｖｒｅｆが電圧Ｖｏｕｔに等しいとき、等しい電流Ｉｂｉａｓ２／２が負荷トランジスタＭ３およびＭ４それぞれに流れる。
【００８５】
負荷トランジスタＭ３およびＭ４はまた、電流ミラー（Ｍ５、Ｍｃａｓｃｏｄｅ３）および関連するトランジスタＭ６、Ｍｃａｓｃｏｄｅ１、Ｍｃａｓｃｏｄｅ２、およびＭｃａｓｃｏｄｅ４によって生成される、固定の電流を受け取る。入力電圧が等しいとき、負荷トランジスタＭ３およびＭ４を通るドレイン・ソース間電流は、Ｉｂｉａｓ２の２分の１に電流ミラーおよびカスコードトランジスタの電流を加えたものに等しい。入力電圧（Ｖｒｅｆ−Ｖｏｕｔ）の不均衡によって、カスコード分岐回路８０２の分岐間に電流の不均衡がもたらされて、電圧Ｖｇが入力電圧の変化と同じ方向にシフトする。したがって、Ｖｏｕｔ＞Ｖｒｅｆの場合、Ｖｇは低出力側に駆動されるので、ソースフォロワＳＦ１が出力ノードＶｏｕｔを低出力側に駆動する。Ｖｏｕｔ＜Ｖｒｅｆの場合、Ｖｇは高出力側に駆動されるので、ソースフォロワＳＦ１が出力ノードＶｏｕｔを高出力側に駆動する。誤差増幅器７０２の高利得によって、定常状態では、Ｖｇの一定値からの変化は少量におさまることが担保される。
【００８６】
電圧モードドライバにおけるデータ依存の電流補償
直列通信システムでは、合計電力の多くの部分が送信器で消費されるが、送信器は、適切なソース終端を維持しながら低インピーダンスチャネルで適切な信号スイングを提供しなければならない。それに加えて、送信器は、チャネルにおける周波数依存の損失を補償する等化を含む場合が多い。多くの場合、送信器のドライバ回路が送信器の電力の大部分を消費する。ドライバ回路は、電流モードドライバまたは電圧モードドライバとして実装することができる。電圧モードドライバは、電流モードドライバと比べて消費電力が大幅に少ないことが知られている。例えば、電圧モードドライバが消費するＤＣ電力は、同じ出力スイングを提供する電流モードドライバの４分の１であり得る。
【００８７】
送信器は、共通出力ノードに結合された複数の電圧モードドライバを含むことができる。電圧レギュレーターは、調整供給電圧を電圧モードドライバに提供する。電圧モードドライバは、異なる入力信号によって駆動されて等化を実現する。このように、電圧モードドライバはデータ依存の電流を電圧レギュレーターから引き出す。平均供給電圧の大きいスイングは、送信器の確定的ジッタを劣化させる場合がある。
【００８８】
電圧モードドライバのデータ依存の電流補償の技術について記載する。一実施例では、出力ドライバは、第１の電圧供給ノードと第２の電圧供給ノードとの間に並列に結合された複数の出力回路を含む。複数の出力回路はそれぞれ、複数の論理信号のうちのある論理信号を受信するように結合された差動入力と、共通出力ノードに結合された差動出力とを含む。出力ドライバは、第１の電圧供給ノードおよび第２の電圧供給ノードのそれぞれ少なくとも１つに結合された少なくとも１つの電圧レギュレーターを更に含む。出力ドライバは電流補償回路を更に含む。電流補償回路は、電流源と直列で結合されたスイッチを含み、スイッチおよび電流源の直列の組み合わせは、第１の電圧供給ノードと第２の電圧供給ノードとの間に結合される。電流補償回路は、イネーブル信号を供給する、スイッチに結合されたイベント検出器を更に含み、イベント検出器は、複数の論理信号におけるパターンの存在に基づいて、イネーブル信号の状態を制御するように構成される。
【００８９】
別の実施例では、送信器は、入力データに応答して複数の論理信号を供給するように構成された有限インパルス応答（ＦＩＲ）フィルタを含む。送信器は、複数の論理信号を出力ドライバに結合するように構成されたプレドライバを更に含む。出力ドライバは、第１の電圧供給ノードと第２の電圧供給ノードとの間に並列に結合された複数の出力回路を含み、複数の出力回路はそれぞれ、複数の論理信号のうちある論理信号を受信するように結合された差動入力と、共通出力ノードに結合された差動出力とを含む。出力ドライバは、第１の電圧供給ノードおよび第２の電圧供給ノードのそれぞれ少なくとも１つに結合された少なくとも１つの電圧レギュレーターを更に含む。出力ドライバは電流補償回路を更に含む。電流補償回路は、電流源と直列で結合されたスイッチを含み、スイッチおよび電流源の直列の組み合わせは、第１の電圧供給ノードと第２の電圧供給ノードとの間に結合される。電流補償回路は、イネーブル信号を供給する、スイッチに結合されたイベント検出器を更に含み、イベント検出器は、複数の論理信号におけるパターンの存在に基づいて、イネーブル信号の状態を制御するように構成される。
【００９０】
別の実施例では、送信器の出力ドライバを制御する方法は、送信器のイコライザーから複数の論理信号を受信することと、複数の論理信号それぞれを、出力ドライバの複数の出力回路のうちの少なくとも１つと結合することであって、複数の出力回路が第１の電圧供給ノードと第２の電圧供給ノードとの間に結合され、第１の電圧供給ノードおよび第２の電圧供給ノードの少なくとも１つが電圧レギュレーターに結合されていることと、複数の論理信号のパターンを検出することと、第１の電圧供給ノードと第２の電圧供給ノードとの間に結合された複数の電流源の少なくとも１つを有効にすることとを含む。
【００９１】
図９は、直列通信システム９００の一実施例を示すブロック図である。直列通信システム９００は、送信媒体９６０を通じて受信器９２６に結合された送信器９１２を備える。送信器９１２は、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）９１６の一部であることができる。受信器９２６はＳＥＲＤＥＳ  ９２２の一部であることができる。送信媒体９６０は、送信器９１２と受信器９２６との間に電気経路を備え、プリント回路基板（ＰＣＢ）トレース、バイア、ケーブル、コネクタ、減結合コンデンサなどを含むことができる。実施例では、送信媒体９６０は、特性インピーダンス（Ｚ０）をそれぞれ有する送信線の整合対を含む。ＳＥＲＤＥＳ  ９１６の受信器およびＳＥＲＤＥＳ  ９２２の送信器は、明瞭にするため省略されている。いくつかの実施例では、ＳＥＲＤＥＳ  ９１６は集積回路（ＩＣ）９１０に配設することができ、ＳＥＲＤＥＳ  ９２２はＩＣ  ９２０に配設することができる。
【００９２】
動作の際、ＳＥＲＤＥＳ  ９１６は入力デジタル信号を直列化する。本明細書で使用するとき、デジタル信号はｋビットコードのシーケンスであり、ｋは正の整数である。ｋビットコードはワード（またはデータワード）と呼ばれることがある。特定の実施例では、８ビットコードはバイト（またはデータバイト）と呼ばれることがある。１秒当たりのコード数がデータ率である（サンプル率とも呼ばれる）。デジタル信号はまた、各離散時間における信号の振幅が２ｋ離散値から選択される、離散時間離散振幅信号として概念的に見ることもできる。本明細書で使用するとき、論理信号は１ビットコードのシーケンスである。論理信号は、各離散時間における信号の振幅が論理高レベル（または論理「１」）および論理低レベル（または論理「０」）と呼ばれる２つの状態から選択される、離散時間離散振幅信号としてみることができる。入力信号は、離散時間における各ｋビットコードを、ｊ離散時間にわたるｊビットのシーケンス（直列データと呼ばれる）に分解することによって直列化される。ｊはｋ以上の正の整数である。いくつかの実施例では、入力デジタル信号によって提供されるデータワードは、例えば、８Ｂ／１０Ｂエンコーダまたは他の任意のライン符号化スキーム（例えば、ｊ＞ｋ）を使用して、直列化の前に符号化することができる。
【００９３】
ＳＥＲＤＥＳ  ９１６は、１つまたは複数の論理信号を生成させて、直列データを送信器９１２に提供する。送信器９１２は、デジタルベースバンド変調技術を使用して、直列データを送信媒体９６０へと送る。一般に、直列データは符号へと分割される。送信器９１２は、各符号を符号に対してマッピングされたアナログ電圧に変換する。送信器９１２は、各符号から生成したアナログ電圧を送信媒体９６０に結合する。本明細書に記載する実施例では、送信器９１２はバイナリ非ゼロ復帰（ＮＲＺ）変調スキームを使用する。バイナリＮＲＺでは、符号は１ビットの直列データであり、各ビットを表すのに２つのアナログ電圧が使用される。当業者であれば、本明細書に記載される技術は、符号が複数ビットの直列データを含むパルス振幅変調（ＰＡＭ）など、他のデジタルベースバンド変調技術とともに使用することもできることを認識するであろう。
【００９４】
図示される実施例では、送信媒体９６０は差動チャネルである。アナログ電圧は、２つの補アナログ信号（正および負アナログ信号と呼ばれる）を使用して送信媒体９６０に結合される。バイナリＮＲＺの場合、直列データの論理「０」は、正アナログ信号がその電圧下限値に、負アナログ信号がその電圧上限値にある状態で、送信媒体９６０を駆動することによって表される。直列データの論理「１」は、正アナログ信号がその電圧上限値に、負アナログ信号がその電圧下限値にある状態で、送信媒体９６０を駆動することによって表される。このように、直列データの各ビットの論理値は、どちらかのアナログ信号個々のレベルに基づくのではなく、正および負アナログ信号の差に基づく。正アナログ信号と負アナログ信号とのピーク間の差が、電圧スイング（出力スイングまたはスイングとも呼ばれる）である。２つの補アナログ信号は差動信号（送信信号とも呼ばれる）を形成する。
【００９５】
送信器９１２は、有限インパルス応答（ＦＩＲ）フィルタ９１４と、プレドライバ９１５と、出力ドライバ９１８と、制御論理９５０とを含む。送信器９１２は、直列データを処理して、送信信号のプレエンファシスを行い、送信媒体９６０を等化するように構成される。ＦＩＲ  ９１４は、送信媒体９６０によって起こる符号間干渉（ＩＳＩ）を緩和するのに使用することができる。送信媒体９６０は送信信号の信号品質を劣化させる。チャネル挿入損失は、送信信号の信号電力における周波数依存性の劣化である。信号が送信線を通って移動すると、送信信号の高周波数成分の方が低周波数成分よりも減衰される。一般に、周波数増加に伴ってチャネル挿入損失が増加する。送信信号の信号パルスエネルギーは、送信媒体９６０における伝播中に、１つの符号期間から別の符号期間へと展開させることができる。結果として生じるひずみはＩＳＩとして知られる。一般に、ＩＳＩは、通信システムの速度が増加するにつれて悪化する。送信器９１２は、プレエンファシスを使用して送信媒体９６０を等化する。
【００９６】
ＦＩＲフィルタ９１４の出力はプレドライバ９１５の入力に結合される。プレドライバ９１５の出力は出力ドライバ９１８の入力に結合される。出力ドライバ９１８の出力は送信媒体９６０に結合される。動作の際、ＦＩＲフィルタ９１４は直列データを受信する。ＦＩＲフィルタ９１４は、異なる離散時間における直列データの状態をそれぞれ提供する複数のタップを含む。一実施例では、ＦＩＲフィルタ９１４は、１つのタップが直列データの電流符号を提供し、別のタップが直列データの遅延符号を提供し、別のタップが直列デジタル信号の先行符号を提供する、３つのタップを含む。電流符号、遅延符号、および先行符号はそれぞれ、メインカーソル、プレカーソル、およびポストカーソルと呼ばれる。ＦＩＲフィルタ９１４は、更に後述するように、メイン、プレ、およびポストカーソルから生成した複数の論理信号を出力する。ＦＩＲフィルタ９１４は３つのタップを有するものと記載されているが、一般に、ＦＩＲフィルタ９１４は、メインカーソル、ならびに１つもしくは複数のプレカーソルおよび／または１つもしくは複数のポストカーソルを提供する複数のタップを含むことができる。
【００９７】
プレドライバ９１５は、ＦＩＲフィルタ９１４によって出力された論理信号を出力ドライバ９１８に結合する。後述するように、出力ドライバ９１８はセグメント化され、送信媒体９６０に結合された複数の出力回路を含む。出力回路はそれぞれ、直列ソース終端（ａ  ｓｅｒｉｅｓ−ｓｏｕｒｃｅ  ｔｅｒｍｉｎａｔｅｄ）（ＳＳＴ）出力ドライバ（例えば、電圧モードドライバ）を含む。プレドライバ９１５は、出力回路の中でも特にＦＩＲフィルタ９１４によって出力される論理信号を多重化して、メイン、プレ、およびポストカーソルそれぞれをそれぞれの比率の出力回路に提供する。メインカーソル、プレカーソル、およびポストカーソルによって駆動される出力回路の数は、選択されたプレエンファシスを送信信号に提供して送信媒体９６０を等化するように、制御論理９５０によって選択される。
【００９８】
実施例では、出力ドライバ９１８は差動信号を送信媒体９６０に結合する。出力ドライバ９１８の出力回路は、データ依存の電流を電圧レギュレーターから引き出す。平均供給電流の変動は、送信器の確定的ジッタ（ＤＪ）を劣化させる場合がある。したがって、出力ドライバ９１８は、一定の平均電流が電圧レギュレーターから引き出されることを担保する、電流補償回路１１５０を含む。電流補償回路１１５０については後述する。
【００９９】
ＳＥＲＤＥＳ  ９１６およびＳＥＲＤＥＳ  ９２２が示されているが、他の実施例では、送信器９１２および／または受信器９２６はそれぞれ、より大型の送受信器回路の一部ではないスタンドアロン回路であることができる。いくつかの実施例では、送信器９１２および受信器９２６は、特定用途向け集積回路（ＡＳＩＣ）、またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのプログラマブルＩＣなど、１つまたは複数のＩＣの一部であることができる。
【０１００】
図１０は、一実施例による送信器９１２を示すブロック図である。送信器９１２の入力は、ＳＥＲＤＥＳ  ９１６の並列入力直列出力（ＰＩＳＯ）回路１００２に結合される。ＰＩＳＯ回路１００２は、送信されるデジタル信号を受信する並列入力を含む。ＰＩＳＯ回路１００２は、デジタル信号を直列化して直列データを生成させる。実施例では、ＰＩＳＯ回路１００２は、偶信号および奇信号と呼ばれる２つの論理信号を出力する。偶信号は直列データの全ての偶符号を含み、奇信号は直列データの全ての奇符号を含む。本明細書に記載する実施例では、各符号は１ビットの直列データであり、したがって、符号およびビットという用語はこれらの実施例では互換可能に使用される。送信器９１２が、ＰＡＭなどの多重ビット符号変調スキームを使用するように構成される場合、各符号は複数のビットを含む。直列データは符号間に期間Ｔを含む（シンボルレート１／Ｔ）。偶信号および奇信号はそれぞれ期間２Ｔを有する（データ率１／（２Ｔ））。
【０１０１】
ＦＩＲフィルタ９１４は、ＰＩＳＯ  １００２によって出力される偶および奇信号を受信する。実施例では、ＦＩＲフィルタ９１４は、偶および奇信号それぞれに対するメイン、プレ、およびポストカーソル（偶および奇メイン、プレ、およびポストカーソルと呼ばれる）を提供する３つのタップを含む。ＦＩＲフィルタ９１４は、偶および奇メイン、プレ、およびポストカーソルを提供する、複数の論理信号を出力する。特に、ＦＩＲフィルタ９１４は、奇プレカーソル（「プレカーソル奇数」）、偶プレカーソル（「プレカーソル偶数」）、奇メインカーソル（「メインカーソル奇数」）、偶メインカーソル（「メインカーソル偶数」）、奇ポストカーソル（「ポストカーソル奇数」）、および偶ポストカーソル（「ポストカーソル偶数」）のそれぞれに対する論理信号を出力する。ＦＩＲフィルタ９１４によって出力される論理信号はそれぞれ、期間２Ｔを有する。
【０１０２】
プレドライバ９１５は、多重化器１００４１〜１００４Ｎ（集合的に多重化器１００４）と、多重化論理（ＭＵＸ）１００６とを含む。多重化器１００４は２：１多重化器である。多重化論理１００６は、奇プレカーソル信号、偶プレカーソル信号、奇メインカーソル信号、偶メインカーソル信号、奇ポストカーソル信号、および偶ポストカーソル信号を受信する入力を含む。多重化論理１００６は、多重化器１００４それぞれの第１の入力に結合された２Ｔ奇出力と、多重化器１００４それぞれの第２の入力に結合された２Ｔ偶出力とを含む。多重化論理１００６の各２Ｔ奇出力は、プレカーソル、メインカーソル、またはポストカーソル奇信号の１つに対する補論理信号を提供する。多重化論理１００６の各２Ｔ偶出力は、プレカーソル、メインカーソル、またはポストカーソル偶信号の１つに対する補論理信号を提供する。各多重化器１００４の入力は、１／Ｔのレートで出力に交互に結合される。したがって、各多重化器１００４の出力は期間Ｔを有する補論理信号を提供する。明瞭にするため、多重化器１００４の制御入力は図面から省略されている。多重化器１００４の制御入力は、クロック信号に結合されて、１／Ｔのレートで偶入力か奇入力かを選択する。
【０１０３】
出力ドライバ９１８は複数の出力回路１００８（例えば、Ｎ個の出力回路）を含む。上述したように、プレカーソル、メインカーソル、およびポストカーソル信号はそれぞれ、出力ドライバ９１８における特定の比率の出力回路１００８に結合される。ＭＵＸ論理１００６は、多重化器１００４の間でプレ、メイン、およびポストカーソル信号を分配するように構成され、それによって出力回路１００８が供給される。ＭＵＸ論理１００６は、プレカーソル、メインカーソル、またはポストカーソルのいずれかに対する論理信号を、多重化器１００４のいずれかに結合することができる。ＭＵＸ論理１００６は制御論理９５０に結合された制御入力を含む。制御論理９５０は、プレカーソルに対する論理信号を選択された数の多重化器１００４に、ポストカーソルに対する論理信号を選択された数の多重化器１００４に、メインカーソルに対する論理信号を選択された数の多重化器１００４に結合するように、ＭＵＸ論理１００６を構成する。多重化器１００４は、多重化論理１００６の２Ｔ出力を出力回路１００８の１Ｔ入力に変換する。
【０１０４】
図１１は、一実施例による出力ドライバ９１８を示す概略図である。出力ドライバ９１８は出力ドライバ１１８と同様に構成される。出力ドライバ９１８は、出力回路２０８１〜２０８Ｎ（Ｎは１よりも大きい整数）と、電圧レギュレーター２１０１および２１０２と、電流補償回路１１５０とを含む。電圧レギュレーター２１０１は共通ノードＶｒｅｆｐに結合される。電圧レギュレーター２１０１は、ノードＶｒｅｆｐで電圧を制御し、電流を出力回路２０８に供給する。電圧レギュレーター２１０２は共通ノードＶｒｅｆｎに結合される。電圧レギュレーター２１０２は、ノードＶｒｅｆｎで電圧を制御し、電流を出力回路２０８からシンクする（例えば、負電流を出力回路２０８に供給する）。電圧レギュレーター２１０１は第１の供給電圧Ｖｓｕｐに結合され、電圧レギュレーター２１０２は第２の供給電圧（例えば、電気的接地）に結合される。
【０１０５】
電圧レギュレーター２１０は出力ドライバ９１８のスイングを設定する。差動ピーク間スイングはＶｒｅｆｐ−Ｖｒｅｆｎに基づく。出力ドライバ９１８の二重のレギュレーター２１０１および２１０２を用いて、スイングおよび同相モードを独立して設定することができる。例えば、同相モード０．４５Ｖおよび出力スイング０．６Ｖの場合、Ｖｒｅｆｐは０．７５Ｖに設定され、Ｖｒｅｆｎは０．１５Ｖに設定される。出力ドライバ９１８では、異なる数の出力回路２０８を異なるメイン／プレ／ポストカーソル信号で駆動することによって、等化を実現することができる。二重のレギュレーターの方策を用いて、レギュレーター電圧を調節することによってスイングが変化する。このように、等化制御はスイング制御とは独立している。これによって、低スイングモードであっても高ＦＩＲ分解能が可能になる。
【０１０６】
出力回路２０８は、データ依存の電流を電圧レギュレーター２１０から引き出す。電圧レギュレーター２１０から引き出された電流は差動出力電圧の大きさに反比例する。差動出力電圧の大きさ自体は、メイン、プレ、およびポストカーソルの状態に応じて決まる。メインカーソルがプレカーソルおよび／またはポストカーソルと異なる状態を有するとき、差動出力電圧の大きさは大きく、供給電流は小さい。つまり、メインカーソル（１Ｔ）信号のビットがその前および／または後のビットとは異なる場合は常に、差動出力電圧の大きさは大きく、供給電流は小さい。対照的に、メインカーソルがプレカーソルおよび／またはポストカーソルと同じ状態を有するとき、差動出力電圧の大きさは小さく、供給電流は大きい。つまり、メインカーソル（１Ｔ）信号のビットがその前および／または後のビットと同じである場合は常に、差動出力電圧の大きさは小さく、供給電流は大きい。「大」電流と「小」電流との差（即ち、電流スイング）は、送信器９１２の確定的ジッタを劣化させるのに十分な大きさであり得る。
【０１０７】
電流補償回路１１５０は、共通ノードＶｒｅｆｐおよびＶｒｅｆｎの間に結合される。電流補償回路１１５０は、選択された電流を電圧レギュレーター２１０１から引き出す（また、電圧レギュレーター２１０２によってシンクされる）ように、（制御論理９５０を使用して）制御可能である。制御論理９５０は、電流補償回路１１５０を制御して、電圧レギュレーター２１０１によって供給され電圧レギュレーター２５０２によってシンクされた平均電流を等化することができる。電流補償回路１１５０は、電流スイングを最小限に抑え、送信器９１２の確定的ジッタ性能を維持するように制御される。ＦＩＲフィルタ１１５０の一実施形態について、図１２に関連して以下に記載する。
【０１０８】
図１２は、一実施例による電流補償回路１１５０を示す概略図である。一般に、電流補償回路１１５０は、イベント検出器１２２０と、共通ノードＶｒｅｆｐおよびＶｒｅｆｎの間に結合された分岐回路１２０２とを含む。分岐回路１２０２は、電流源１２１２に結合されたスイッチ１２１０を含む。スイッチ１２１０および電流源１２１２の直列の組み合わせは、共通ノードＶｒｅｆｐおよびＶｒｅｆｎの間に結合される。イベント検出器１２２０はスイッチ１２１０に結合されて、イネーブル信号（Ｓｅｌ１）と呼ばれる論理信号を供給する。イベント検出器１２２０は、ＦＩＲフィルタ９１４によって出力される論理信号におけるパターンの存在に基づいて、イネーブル信号（Ｓｅｌ１）の状態を制御する。
【０１０９】
特に、イベント検出器１２２０は、直列データの電流符号の状態が遅延符号および／または先行符号とは異なるときに生じる、ＦＩＲフィルタ９１４によって出力される複数の２Ｔ論理信号におけるパターンを検出する。パターンを検出すると、イベント検出器１２２０はイネーブル信号（Ｓｅｌ１）を制御してスイッチ１２１０を閉止し、共通ノードＶｒｅｆｐおよびＶｒｅｆｎの間の電流源１２１２が結合される。電流源１２１２は、分かっている量の電流を電圧レギュレーター２１０から引き出すように制御される。パターンが存在しない場合、イベント検出器１２２０はイネーブル信号（Ｓｅｌ１）を制御してスイッチ１２１０を開放し、共通ノードＶｒｅｆｐおよびＶｒｅｆｎの間の電流源１２１２が減結合される。このように、電圧レギュレーター２１０から引き出される平均電流は、直列データの状態に基づいて、送信器９１２の確定的ジッタに対する影響を最小限に抑えるように制御される。
【０１１０】
一実施例では、電流補償回路１１５０は一般に、並列に結合されたＭ個の分岐回路１２０２を、例えば分岐回路１２０２１〜１２０２Ｍを含み、Ｍは正の整数である。スイッチ１２１０は一般に、スイッチ回路１２１０１〜１２１０Ｍを含む。同様に、電流源１２１２は電流源回路１２１２１〜１２１２Ｍを含む。分岐回路１２０２１〜１２０２Ｍはそれぞれ、スイッチ回路１２１０１〜１２１０Ｍと電流源回路１２１２１〜１２１２Ｍとを含む。Ｍが１よりも大きいとき、スイッチ回路１２１０１〜１２１０Ｍは、イネーブル信号（Ｓｅｌ１）と、制御論理９５０によって生成させることができる論理信号である、個々のイネーブル信号Ｗ１〜ＷＭとに応答する。動作の際、イベント検出器１２２０がパターンを検出すると、イベント検出器１２２０は、制御論理９５０によって制御されるように、選択された数の電流源回路１２１２１〜１２１２Ｍを有効にする。このように、個々のイネーブル信号Ｗ１〜ＷＭは、分岐回路１２０２１〜１２０２Ｍによって引き出される電流の重みを制御する。分岐回路１２０２１〜１２０２Ｍは、イネーブル信号（Ｓｅｌ１）と論理信号Ｗ１〜ＷＭによって形成されるデジタル信号（例えば、２Ｍ電流レベルから選択するＭビットのデジタルコード）とに応答してアナログ電流を発生させる、電流出力デジタル・アナログ変換器（ＤＡＣ）を実現する。ＤＡＣの強度は、等化の強度と合致するようにプログラミングすることができる。
【０１１１】
イベント検出器１２２０は、イネーブル信号（Ｓｅｌ１）を生成させるように構成される論理ゲート１２２２を含む。図示される実施例では、論理ゲート１２２２は排他的ＮＯＲ（ＸＮＯＲ）ゲートである。論理ゲート１２２２の１つの入力は、２Ｔ奇メインカーソル（ｍａｉｎ＿ｏｄｄ（２Ｔ）と示される）を受信するように結合される。論理ゲート１２２２の別の入力は、２Ｔ奇プレカーソル（ｐｒｅ＿ｏｄｄ（２Ｔ）と示される）を受信するように結合される。論理ゲート１２２２による論理信号出力は、奇メインカーソル信号の状態が奇プレカーソル信号の状態と異なるとき、論理「０」である。論理ゲート１２２２による論理信号出力は、奇メインカーソル信号の状態が奇プレカーソル信号の状態と同じであるとき、論理「１」である。そのため、論理ゲート１２２２は、１Ｔメインカーソル信号のビットがその前のビットとは異なることを示す、奇メインカーソル信号の状態が奇プレカーソル信号の状態と異なる場合のパターンを検出する。パターンを検出すると、論理ゲート１２２２はイネーブル信号をアサートして、１つまたは複数の分岐回路１２０２の起動が可能になる。電流補償回路１１５０は供給側から引き出される平均電流を等化するので、電流補償回路１１５０は、１Ｔ信号ではなく２Ｔ信号を使用してパターンを検出することができ、その方がエネルギー効率が良い。
【０１１２】
図１３Ａは、１Ｔメインカーソル信号およびそれに関連する２Ｔ奇信号の部分例を示す表である。実施例では、１Ｔメインカーソル信号は、離散時間２ｎ＋１〜２ｎ＋１０（ｎは整数）に対して、ビットシーケンス００１１１０００１０を有する。２Ｔ奇メインカーソル信号は、奇離散時間２ｎ＋１、２ｎ＋３、…、２ｎ＋９からのビットを含み、これはビットパターン０１１０１である。２Ｔ奇ポストカーソル信号は、奇離散時間２ｎ＋１、２ｎ＋３、…、２ｎ＋９に対するビットパターン０１０００である。２Ｔ奇プレカーソル信号は、奇離散時間２ｎ＋３、２ｎ＋５、…、２ｎ＋９に対するビットパターン０１００である。影付きの区画は、２Ｔ奇メインカーソルが２Ｔ奇プレカーソルおよび／または２Ｔ奇ポストカーソルと異なることを示している。これは、離散時間２ｎ＋３、２ｎ＋５、および２ｎ＋９で生じる。図１２の実施例における論理ゲート１２２２は、２Ｔ奇メインカーソルと２Ｔ奇プレカーソルとの状態差を検出すると、離散時間２ｎ＋３および２ｎ＋９でイネーブル信号（Ｓｅｌ１）をアサートする。
【０１１３】
図１２に戻ると、論理ゲート１２２２は、その前のビットとは異なる１Ｔメインカーソル信号のビットを示すパターンを探す。イベント検出器１２２０はまた、その後のビットとは異なる１Ｔメインカーソル信号のビットを示すパターンを探す論理ゲート１２２４を含むことができる。図示される実施例では、論理ゲート１２２４はＸＮＯＲゲートである。論理ゲート１２２４は、イネーブル信号（Ｓｅｌ２）と呼ばれる論理信号を出力する。論理ゲート１２２４の１つの入力は、ｍａｉｎ＿ｏｄｄ（２Ｔ）を受信するように結合される。論理ゲート１２２４の別の入力は、２Ｔ奇ポストカーソル（ｐｏｓｔ＿ｏｄｄ（２Ｔ）と示される）を受信するように結合される。論理ゲート１２２４による論理信号出力は、奇メインカーソル信号の状態が奇ポストカーソル信号の状態と異なるとき、論理「０」である。論理ゲート１２２４による論理信号出力は、奇メインカーソル信号の状態が奇ポストカーソル信号の状態と同じであるとき、論理「１」である。そのため、論理ゲート１２２４は、１Ｔメインカーソル信号のビットがその後のビットとは異なることを示す、奇メインカーソル信号の状態が奇ポストカーソル信号の状態と異なる場合のパターンを検出する。パターンを検出すると、論理ゲート１２２４はイネーブル信号（Ｓｅｌ２）をアサートする。図１３Ａの実施例では、論理ゲート１２２４は離散時間２ｎ＋５および２ｎ＋９でイネーブル信号（Ｓｅｌ２）をアサートする。
【０１１４】
イネーブル信号（Ｓｅｌ２）は、電流源１２１２と並列に結合された別の抵抗を制御するのに使用される。特に、電流補償回路１１５０は、共通ノードＶｒｅｆｐおよびＶｒｅｆｎの間に結合された少なくとも１つの分岐回路１２０４を含む。分岐回路１２０４は、電流源１２１６と直列で結合されたスイッチ１２１４を提供する。スイッチ１２１４および電流源１２１６の直列の組み合わせは、共通ノードＶｒｅｆｐおよびＶｒｅｆｎの間に結合される。イベント検出器１２２０はスイッチ１２１４に結合されて、イネーブル信号（Ｓｅｌ２）を供給する。
【０１１５】
一実施例では、電流補償回路１１５０は一般に、並列に結合されたＭ個の分岐回路１２０４を、例えば分岐回路１２０４１〜１２０４Ｍを含む。スイッチ１２１４は一般に、スイッチ回路１２１４１〜１２１４Ｍを含む。同様に、電流源１２１６は電流源回路１２１６１〜１２１６Ｍを含む。分岐回路１２０４１〜１２０４Ｍはそれぞれ、スイッチ回路１２１４１〜１２１４Ｍと電流源回路１２１６１〜１２１６Ｍとを含む。Ｍが１よりも大きいとき、スイッチ回路１２１４１〜１２１４Ｍは、イネーブル信号（Ｓｅｌ２）と、制御論理９５０によって生成させることができる論理信号である、個々のイネーブル信号Ｘ１〜ＸＭとに応答する。分岐回路１２０４１〜１２０４Ｍは、イネーブル信号（Ｓｅｌ２）と論理信号Ｘ１〜ＸＭによって形成されるデジタル信号（例えば、２Ｍ電流レベルから選択するＭビットのデジタルコード）とに応答してアナログ電流を発生させる、別の電流出力ＤＡＣを実現する。
【０１１６】
一実施例では、各スイッチ回路１２１０１〜１２１０Ｍは論理ゲート１２０６とトランジスタＭ１とを含む。図示される実施例では、論理ゲート１２０６はＮＡＮＤゲートであり、トランジスタＭ１はＰＭＯＳトランジスタなどのｐチャネルＦＥＴである。論理ゲート１２０６の出力はトランジスタＭ１のゲートに結合される。トランジスタＭ１のソースは共通ノードＶｒｅｆｐに結合される。トランジスタＭ１のドレインは電流源回路１２１２１〜１２１２Ｍそれぞれに結合される。論理ゲート１２０６の１つの入力はイネーブル信号（Ｓｅｌ１）を受信する。論理ゲート１２０６の別の入力は個々のイネーブル信号Ｗ＜Ｍ：１＞の１つを受信する。
【０１１７】
同様に、各スイッチ回路１２１４１〜１２１４Ｍは論理ゲート１２０８とトランジスタＭ４とを含む。図示される実施例では、論理ゲート１２０８はＮＡＮＤゲートであり、トランジスタＭ４はＰＭＯＳトランジスタなどのｐチャネルＦＥＴである。論理ゲート１２０８の出力はトランジスタＭ４のゲートに結合される。トランジスタＭ４のソースは共通ノードＶｒｅｆｐに結合される。トランジスタＭ４のドレインは電流源回路１２１６１〜１２１６Ｍそれぞれに結合される。論理ゲート１２０８の１つの入力はイネーブル信号（Ｓｅｌ２）を受信する。論理ゲート１２０８の別の入力は個々のイネーブル信号Ｘ＜Ｍ：１＞の１つを受信する。
【０１１８】
一実施例では、各電流源回路１２１２１〜１２１２ＭはトランジスタＭ２とトランジスタＭ３とを含む。トランジスタＭ２のドレインはトランジスタＭ１のドレインに結合される。トランジスタＭ２のソースはトランジスタＭ３のドレインに結合される。トランジスタＭ３のソースは共通ノードＶｒｅｆｎに結合される。トランジスタＭ２のゲートはバイアスノード（Ｂｉａｓ２）に結合される。トランジスタＭ３のゲートはバイアスノード（Ｂｉａｓ１）に結合される。同様に、各電流源回路１２１６１〜１２１６ＭはトランジスタＭ５とトランジスタＭ６とを含む。トランジスタＭ５のドレインはトランジスタＭ４のドレインに結合される。トランジスタＭ５のソースはトランジスタＭ６のドレインに結合される。トランジスタＭ６のソースは共通ノードＶｒｅｆｎに結合される。トランジスタＭ５のゲートはバイアスノード（Ｂｉａｓ２）に結合される。トランジスタＭ６のゲートはバイアスノード（Ｂｉａｓ１）に結合される。トランジスタＭ２、Ｍ３、Ｍ５、およびＭ６は、ＮＭＯＳトランジスタなどのｎチャネルＦＥＴである。トランジスタＭ２、Ｍ３、Ｍ５、およびＭ６は、バイアス電圧Ｂｉａｓ１およびＢｉａｓ２によって飽和するようにバイアシングされる。
【０１１９】
図１２の実施例では、イベント検出器１２２０は、２Ｔ奇メインカーソル信号を２Ｔ奇プレおよびポストカーソル信号と比較する。他の実施例では、イベント検出器１２２０は、２Ｔ偶メインカーソル信号を２Ｔ偶プレおよびポストカーソル信号それぞれと比較することができる。図１３Ｂは、１Ｔメインカーソル信号およびそれに関連する２Ｔ偶信号の部分例を示す表である。実施例では、１Ｔメインカーソル信号は、図１３Ａに示されるように、離散時間２ｎ＋１〜２ｎ＋１０に対して同じビットシーケンス００１１１０００１０を有する。２Ｔ偶メインカーソル信号は、偶離散時間２ｎ＋２、２ｎ＋４、…、２ｎ＋１０からのビットを含み、これはビットパターン０１０００である。２Ｔ偶ポストカーソル信号は、偶離散時間２ｎ＋２、２ｎ＋４、…、２ｎ＋８に対するビットパターン１１０１である。２Ｔ偶プレカーソル信号は、偶離散時間２ｎ＋２、２ｎ＋４、…、２ｎ＋１０に対するビットパターン０１１０１である。影付きの区画は、２Ｔ偶メインカーソルが２Ｔ偶プレカーソルおよび／または２Ｔ偶ポストカーソルと異なることを示している。これは、離散時間２ｎ＋２、２ｎ＋４、２ｎ＋６、２ｎ＋８、および２ｎ＋１０で生じる。イベント検出器１２２０は、離散時間２ｎ＋６および２ｎ＋１０でイネーブル信号（Ｓｅｌ１）をアサートし、離散時間２ｎ＋２および２ｎ＋８でイネーブル信号（Ｓｅｌ２）をアサートするように構成することができる。
【０１２０】
上記は特定の実施例を対象としているが、実施例の基本的範囲から逸脱することなく他の実施例および更なる実施例を考案することができ、それらの範囲は以下の特許請求の範囲によって決定される。
【図１】
2019527983.tif 000005
【図２】
2019527983.tif 000006
【図３Ａ】
2019527983.tif 000007
【図３Ｂ】
2019527983.tif 000008
【図４】
2019527983.tif 000009
【図５】
2019527983.tif 000010
【図６】
2019527983.tif 000011
【図７】
2019527983.tif 000012
【図８】
2019527983.tif 000013
【図９】
2019527983.tif 000014
【図１０】
2019527983.tif 000015
【図１１】
2019527983.tif 000016
【図１２】
2019527983.tif 000017
【図１３Ａ】
2019527983.tif 000018
【図１３Ｂ】
2019527983.tif 000019
【手続補正書】
【提出日】平成30年9月10日(2018.9.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
差動入力と差動出力との間に結合され、第１の共通ノードと第２の共通ノードとの間に並列に結合された、複数の出力回路であって、
前記差動入力と前記差動出力との間に結合された、一対のインバータおよび一対の抵抗器の直列の組み合わせと、
前記第１の共通ノードに結合された前記インバータ対の第１のソース端子と、
前記第２の共通ノードに結合された前記インバータ対の第２のソース端子とをそれぞれ備える、複数の出力回路と、
前記複数の出力回路の前記第１の共通ノードに結合された出力を有する第１の電圧レギュレーターと、
前記複数の回路の前記第２の共通ノードに結合された出力を有する第２の電圧レギュレーターと、
前記第１の電圧レギュレーターおよび前記第２の電圧レギュレーターの前記出力の間に結合され、選択可能な電流を前記第１の電圧レギュレーターから引き出して、逆流損失を改善するように構成された電流補償回路とを備える、ドライバ回路。
【請求項２】
前記電流補償回路が、
イネーブル入力と、第１のバイアス入力と、第２のバイアス入力とを有する複数の回路を備え、前記複数の回路のそれぞれが、前記第１の電圧レギュレーターおよび前記第２の電圧レギュレーターの前記出力の間に電流経路を提供するように直列に接続された、第１のトランジスタ、第２のトランジスタ、および第３のトランジスタをそれぞれ有する、請求項１に記載のドライバ回路。
【請求項３】
前記電流補償回路の前記複数の回路それぞれにおいて、前記第１のトランジスタのゲートが前記イネーブル入力の信号を受信するように結合され、前記第２のトランジスタのゲートが前記第１のバイアス入力の信号を受信するように結合され、前記第３のトランジスタのゲートが前記第２のバイアス入力の信号を受信するように結合された、請求項２に記載のドライバ回路。
【請求項４】
前記第１の電圧レギュレーターが、
供給電圧源と前記複数の出力回路の前記第１の共通ノードとの間に結合された第１のトランジスタと、
第１の参照電圧源に結合された第１の入力と、前記複数の出力回路の前記第１の共通ノードに結合された第２の入力と、前記第１のトランジスタのゲートに結合された出力とを有する、第１の演算増幅器とを備える、請求項１に記載のドライバ回路。
【請求項５】
前記第２の電圧レギュレーターが、
接地ソースと前記複数の出力回路の前記第２の共通ノードとの間に結合された第２のトランジスタと、
第２の参照電圧源に結合された第１の入力と、前記複数の出力回路の前記第２の共通ノードに結合された第２の入力と、前記第２のトランジスタのゲートに結合された出力とを有する、第２の演算増幅器とを備える、請求項４に記載のドライバ回路。
【請求項６】
前記第２の電圧レギュレーターが、
第１の電圧供給ノードに結合されたソースと、出力ノードに結合されたドレインとを含む、出力トランジスタと、
前記出力ノードに結合されたソースを含む第１のトランジスタと、
前記出力トランジスタのゲートに結合されたソースと、第２の電圧供給ノードに結合されたドレインとを含む第２のトランジスタと、
前記第２の電圧供給ノードと、前記第１のトランジスタの前記ドレインおよび前記第２のトランジスタのゲートを含む第１のノードとの間に結合された抵抗器と、
参照電圧ノードに結合された第１の入力と、前記出力ノードに結合された第２の入力と、前記第１のトランジスタのゲートに結合された出力とを含む誤差増幅器とを備える、請求項１に記載のドライバ回路。
【請求項７】
前記誤差増幅器が、電流源に結合されたソースノードおよび出力回路に結合されたドレインを含む、ソース結合トランジスタ対を含む折返しカスコード増幅器を含み、前記出力回路が前記第１の電圧供給ノードと前記第２の電圧供給ノードとの間に配設され、前記ソース結合トランジスタ対のゲートがそれぞれ前記参照電圧ノードおよび前記出力ノードに結合された、請求項６に記載のドライバ回路。
【請求項８】
前記電流補償回路が、
電流源と直列に結合されたスイッチであって、前記スイッチおよび前記電流源の直列の組み合わせが前記第１の共通ノードと前記第２の共通ノードとの間に結合された、スイッチと、
イネーブル信号を供給する、前記スイッチに結合されたイベント検出器であって、フィルタ回路によって発生する複数の論理信号におけるパターンの存在に基づいて、前記イネーブル信号の状態を制御するように構成された、イベント検出器とを含む、請求項１に記載のドライバ回路。
【請求項９】
前記電流源が複数の電流源回路を含み、前記スイッチが、それぞれ複数の電流源回路と直列に結合された複数のスイッチ回路を含み、
前記イネーブル信号が共通イネーブル信号であり、
前記複数のスイッチ回路がそれぞれ、前記共通イネーブル信号に応答し、複数の個々のイネーブル信号のそれぞれ１つに応答する、請求項８に記載のドライバ回路。
【請求項１０】
前記複数のスイッチ回路がそれぞれ、
前記複数の電流源回路のそれぞれ１つと直列に結合されたトランジスタと、前記トランジスタのゲートに結合された論理ゲートであって、前記共通イネーブル信号を受信するように結合された第１の入力、および前記複数の個々のイネーブル信号のそれぞれ１つを受信するように結合された第２の入力を有する、論理ゲートとを含む、請求項９に記載のドライバ回路。
【請求項１１】
前記電流源の前記複数の電流源回路がそれぞれ、
第２のトランジスタと直列の第１のトランジスタを含み、前記第１のトランジスタが第１のバイアスノードに結合されたゲートを含み、前記第２のトランジスタが第２のバイアスノードに結合されたゲートを含む、請求項１０に記載のドライバ回路。
【請求項１２】
前記複数の出力回路の前記第１の共通ノードと接地ソースとの間に結合された第１のコンデンサと、
前記複数の出力回路の前記第２の共通ノードと前記接地ソースとの間に結合された第２のコンデンサとを更に備える、請求項１に記載のドライバ回路。
【請求項１３】
前記複数の出力回路の前記差動出力が一対の送信線に結合された、請求項１に記載のドライバ回路。
【請求項１４】
送信器のドライバ回路を制御する方法であって、
前記送信器のイコライザーの複数の出力を受信することと、
前記イコライザーの前記複数の出力それぞれを、前記ドライバ回路の複数の出力回路の少なくとも１つに結合することと、
第１および第２の電圧レギュレーターを前記複数の出力回路に結合し、前記第２の電圧レギュレーターを有効にすることと、
前記第１および第２の電圧レギュレーターの間に結合された複数の電流補償回路の少なくとも１つを有効にすることであって、前記複数の電流補償回路が、選択可能な電流を前記第１の電圧レギュレーターから引き出して、逆流損失を改善するように構成されることとを含み、
前記複数の出力回路が、差動入力と差動出力との間に結合され、第１の共通ノードと第２の共通ノードとの間に並列に結合され、前記複数の出力回路がそれぞれ、前記差動入力と前記差動出力との間に結合された、一対のイネーブル回路、一対のインバータおよび一対の抵抗器の直列の組み合わせと、前記第１の共通ノードと前記インバータ対の第１のソース端子との間に結合された第１のトランジスタと、前記第２の共通ノードと前記インバータ対の第２のソース端子との間に結合された第２のトランジスタとを含む、方法。
【請求項１５】
前記複数の出力回路の少なくとも１つを無効にすることと、
第１および第２のレプリカ出力回路からのフィードバックに基づいて、前記複数の回路それぞれにおける前記第１のトランジスタおよび前記第２のトランジスタそれぞれのゲート・ソース間電圧を調節することとを更に含む、請求項１４に記載の方法。 
【国際調査報告】
2019527983.tif 000020
2019527983.tif 000021
2019527983.tif 000022