(57)【要約】入力信号接続部および出力信号接続部を有する離散時間フィルタネットワークであって、複数の履歴キャパシタを有するキャパシタバンクと、予め定められたサイクルレートで動作して少なくとも１つの履歴キャパシタに対して同時に結合する少なくとも１つのサンプリングキャパシタとを備え、履歴キャパシタは、その選択される履歴キャパシタとサンプリングキャパシタとの間で電荷を共有するようにキャパシタバンクから選択され、キャパシタバンクには複数のサンプリングキャパシタが設けられ、離散時間フィルタネットワークは、予め定められたサイクルレートでのサンプリングキャパシタとキャパシタバンク内の履歴キャパシタとの間の選択された周期的接続を形成するための複数のクロック駆動スイッチを含む少なくとも１つのスイッチネットワークを備える。【選択図】図５
2019523603.tif 000002
【特許請求の範囲】
【請求項１】
入力接続部および出力接続部を有する離散時間フィルタネットワークであって、
Ｎ≧３であるＮ個の複数の履歴キャパシタＣＨｉ（ｉ＝１〜Ｎ）であり、前記複数の履歴キャパシタＣＨｉうちの１つが前記入力接続部に接続され、前記複数の履歴キャパシタＣＨｉのうちの別の１つが前記出力接続部に接続される、複数の履歴キャパシタと、
正と負の符号をそれぞれ有する電荷を共有するために前記複数の履歴キャパシタＣＨｉのうちの１つに対して並列か逆並列かに一度に結合され、ここで逆並列の接続は負帰還経路を形成する、少なくとも１つのサンプリングキャパシタＣＳと、
前記少なくとも１つのサンプリングキャパシタＣＳと前記履歴キャパシタＣＨｉ（ｉ＝１〜Ｎ）との間に予め定められた逐次の周期的接続を予め定められたサイクルレートで行うための、複数のクロック駆動スイッチを含むスイッチネットワークと、
を備えた離散時間フィルタネットワークにおいて、
前記離散時間フィルタネットワークは、予め定められたＭ≧１であるＭ個のフィードバック経路と、前記履歴キャパシタＣＨｉに関するものであり前記予め定められたサイクルレートのサブサイクルｊに関連し各位置番号Ｌｊ（ｊ＝１〜Ｍ）が２からＮまでをとり得るＭ個のフィードバック位置番号の予め定められたリストＬと、を含み、かつ、
各サブサイクルｊ（ｊ＝１〜Ｍ）において、前記少なくとも１つのサンプリングキャパシタＣＳは、ｉ＝１からＬｊまでのすべての履歴キャパシタＣＨｉに逐次並列に接続し、ｉ＝Ｌｊの履歴キャパシタＣＨｉに達して接続すると、前記少なくとも１つのサンプリングキャパシタＣＳは、逐次反転してｉ＝１の前記履歴キャパシタＣＨｉと逆並列に接続し直すこと
を特徴とする離散時間フィルタネットワーク。
【請求項２】
前記入力接続部に電流が供給されること
を特徴とする請求項１に記載のフィルタネットワーク。
【請求項３】
前記入力接続部に電荷が供給されること
を特徴とする請求項１に記載のフィルタネットワーク。
【請求項４】
複数のサンプリングキャパシタが逐次、すなわち相互の位相遅延を伴って、前記履歴キャパシタに接続されること
を特徴とする請求項１に記載のフィルタネットワーク。
【請求項５】
前記ネットワークが能動素子なしで実装されていること
を特徴とする請求項１に記載のフィルタネットワーク。
【請求項６】
履歴キャパシタＣＨｉに関するＭ個のフィードバック位置番号の前記リストＬ内の番号の少なくとも１つが履歴キャパシタの数Ｎに等しいこと
を特徴とする請求項１に記載のフィルタネットワーク。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号接続部と出力信号接続部とを有する離散時間フィルタネットワークに関するものであり、この離散時間フィルタネットワークは、複数の履歴キャパシタＣＨｉ（ｉ＝１〜Ｎ）と、１つまたは複数のサンプリングキャパシタＣＳと、を有するキャパシタバンクを備えるものであり、サンプリングキャパシタは、サンプリングキャパシタを少なくとも１つの履歴キャパシタＣＨｉと１度に結合するために予め定められたサイクルレートで動作し、ここで履歴キャパシタＣＨｉおよびサンプリングキャパシタＣＳは、キャパシタバンクの当該選択された履歴キャパシタＣＨｉと選択されたサンプリングキャパシタＣＳとの間で電荷を共有するようにキャパシタバンクから選択される。こうした離散時間フィルタネットワークは特許文献１から知られており、入力信号接続部がキャパシタバンク内の履歴キャパシタに給電し、少なくとも１つのサンプリングキャパシタが出力信号接続部に給電する。
【背景技術】
【０００２】
既知の離散時間フィルタネットワークには、少なくとも１つのスイッチネットワークが設けられており、このスイッチネットワークは、キャパシタバンク内の１つ以上のサンプリングキャパシタＣＳと履歴キャパシタＣＨｉ（ｉ＝１〜Ｎ）との間に予め定められたサイクルレートで選択的な周期的接続を成すための複数のクロック駆動型スイッチを備えるものであり、任意のサイクルにおいて、かつ予め定められたサイクルレートどおりに、正と負の符号をそれぞれ有する電荷を伝送するため、１つまたは複数のサンプリングキャパシタＣＳが、キャパシタバンク内の履歴キャパシタＣＨｉに並列または逆並列に接続され、ここで、逆並列の接続は負帰還経路を形成する。
【０００３】
このようなフィルタは、非特許文献１１および非特許文献１２から知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第９，１４８，１２５号明細書
【非特許文献】
【０００５】
【非特許文献１】M. Kitsunezuka, T. Tokairin, T. Maeda, and M. Fukaishi, "A low-IF/Zero-IF reconfigurable analog baseband ic with an I/Q imbalance cancellation scheme," IEEE J. Solid-State Circuits, vol. 46, no. 3, pp. 572-582, 2011.
【非特許文献２】D. Murphy, H. Darabi, and H. Xu, "A noise-cancelling receiver with enhanced resilience to harmonic blockers," in Digest of Technical Papers - IEEE International Solid-State Circuits Conference, 2014, vol. 57, pp. 68-69.
【非特許文献３】K. Muhammad, D. Leipold, B. Staszewski, Y.-C. Ho, C. M. Hung, K. Maggio, C. Fernando, T. Jung, J. Wallberg, J.-S. Koh, S. John, I. Deng, 0. Moreira, R. Staszewski, R. Katz, and 0. Friedman, "A discrete-time Bluetooth receiver in a 0.13&amp;amp;mu;m digital CMOS process," in 2004 IEEE International Solid-State Circuits Conference (IEEE Cat. No.04CH37519), 2004, pp. 268-527.
【非特許文献４】a Mirzaie, A. Yazdi, Z. Zhou, E. Chang, P. Suri, H. Darabi, and B. Corporation, "A 65nm CMOS Quad-Band SAW-Less Receiver for GSM / GPRS / EDGE," in VLSI, 2010, no. 949, pp. 179-180.
【非特許文献５】K. Muhammad, Y. Ho, T. L. Mayhugh, C. Hung, T. Jung, I. Elahi, C. Lin, I. Y. Deng, C. Fernando, J. L. Wallberg, S. K. Vemulapalli, S. Larson, T. Murphy, D. Leipold, P. Cruise, J. Jaehnig, M. Lee, R. B. Staszewski, S. Member, R. Staszewski, and K. Maggio, "The First Fully Integrated Quad-Band GSM / GPRS Receiver in a 90-nm Digital CMOS Process," vol. 41, no. 8, pp. 1772-1783, 2006.
【非特許文献６】M. Tohidian, I. Madadi, and R. B. Staszewski, "A fully integrated highly reconfigurable discrete-time superheterodyne receiver," in 2014 IEEE International Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2014, pp. 72-74.
【非特許文献７】I. Madadi, M. Tohidian, and R. B. Staszewski, "A 65nm CMOS high-IF superheterodyne receiver with a High-Q complex BPF," in 2013 IEEE Radio Frequency Integrated Circuits Symposium (RFIC), 2013, pp. 323-326.
【非特許文献８】I. Madadi, M. Tohidian, K. Cornelissens, P. Vandenameele, and R. B. Staszewski, "A TDD/FDD SAW-less superheterodyne receiver with blocker-resilient band-pass filter and multi-stage HR in 28nm CMOS," in 2015 Symposium on VLSI Circuits (VLSI Circuits), 2015, pp. C308-C309.
【非特許文献９】I. Madadi, M. Tohidian, K. Cornelissens, P. Vandenameele, and R. B. Staszewski, "A High IIP2 SAW-Less Superheterodyne Receiver With Multistage Harmonic Rejection," IEEE J. Solid-State Circuits, vol. 51, no. 2, pp. 332-347, 2016.
【非特許文献１０】M. Tohidian, I. Madadi, and R. B. Staszewski, "Analysis and Design of a High-Order Discrete-Time Passive IIR Low-Pass Filter," IEEE J. Solid-State Circuits, vol. 49, no. 11, pp. 2575 - 2587, 2014.
【非特許文献１１】S. Manetti and A. Liberatore, "Switched-capacitor lowpass filter without active components," Electron. Lett., vol. 16, no. 23, p. 883, 1980.
【非特許文献１２】S. Manetti, "Passive switched capacitor filters: general biquad topology," Electron. Lett., vol. 20, no. 2, p. 101, 1984.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明により、添付の特許請求の範囲の１つ以上の特徴を有する離散時間フィルタネットワークが提案される。
【課題を解決するための手段】
【０００７】
本発明は、入力接続部および出力接続部を有する離散時間フィルタネットワークであって、Ｎ≧３であるＮ個の複数の履歴キャパシタＣＨｉ（ｉ＝１〜Ｎ）であり、前記複数の履歴キャパシタＣＨｉのうちの１つが前記入力接続部に接続され、前記複数の履歴キャパシタＣＨｉのうちの別の１つが前記出力接続部に接続される、複数の履歴キャパシタと、正と負の符号をそれぞれ有する電荷を共有するために前記複数の履歴キャパシタＣＨｉのうちの１つに対して並列か逆並列かに一度に結合され、ここで逆並列の接続は負帰還経路を形成する、少なくとも１つのサンプリングキャパシタＣＳと、前記少なくとも１つのサンプリングキャパシタＣＳと前記履歴キャパシタＣＨｉ（ｉ＝１〜Ｎ）との間に予め定められた逐次の周期的接続を予め定められたサイクルレートで行うための、複数のクロック駆動スイッチを含むスイッチネットワークと、を備えた離散時間フィルタネットワークにおいて、前記離散時間フィルタネットワークは、予め定められたＭ≧１であるＭ個のフィードバック経路と、前記履歴キャパシタＣＨｉに関するものであり前記予め定められたサイクルレートのサブサイクルｊに関連し各位置番号Ｌｊ（ｊ＝１〜Ｍ）が２からＮまでをとり得るＭ個のフィードバック位置番号の予め定められたリストＬと、を含み、かつ、各サブサイクルｊ（ｊ＝１〜Ｍ）において、前記少なくとも１つのサンプリングキャパシタＣＳは、ｉ＝１からＬｊまでのすべての履歴キャパシタＣＨｉに逐次並列に接続し、ｉ＝Ｌｊの履歴キャパシタＣＨｉに達して接続すると、前記少なくとも１つのサンプリングキャパシタＣＳは、逐次反転してｉ＝１の前記履歴キャパシタＣＨｉと逆並列に接続し直すことを特徴とする離散時間フィルタネットワークを提供する。
【０００８】
好ましくは、入力接続部に電圧、電流あるいは電荷のいずれかが供給されるとよい。
【０００９】
複数のサンプリングキャパシタが逐次、すなわち相互の位相遅延を伴って、履歴キャパシタに接続されるように構成することによって、フィルタネットワークの動作速度が向上可能である。
【００１０】
ネットワークは能動部品なしで実装されることが好ましい。これはエネルギー消費を抑制する。
【００１１】
履歴キャパシタＣＨｉに関するＭ個のフィードバック位置番号の上記のリストＬ内の番号の少なくとも１つが、履歴キャパシタの数Ｎに等しい。
【発明の効果】
【００１２】
フィルタは、アナログ回路や無線周波数（ＲＦ）回路で広く利用されており、所望のＲＦ信号を選択し、干渉波（interferer）や妨害波（blocker）を排除し、受信機チェーン内の内部ノードが飽和するのを防ぐために用いられる。本発明の離散時間（ＤＴ）フィールドプログラマブルフィルタアレイ（ＤＴ−ＦＰＦＡ）は、スイッチとしてのトランジスタとキャパシタのみから完全に構成・再構成可能な受動ＤＴフィルタである。したがってその消費電力は、ＲＣ、ＬＣ、オペアンプベースの双二次フィルタといった他のフィルタと比べて少なく済む。さらに、本発明のネットワークのフィルタ特性は理論上のフィルタ特性とよく一致する。
【００１３】
好ましくは、スイッチネットワークのクロック駆動型スイッチは、キャパシタバンク内のサンプリングキャパシタと履歴キャパシタとの接続を選択された順番とするために所定の順序で切り替えられる。これにより、既存のあらゆるタイプのフィルタネットワークで実現できる可能性が高まる。
【００１４】
本発明のさらなる課題は、入力信号接続部と出力信号接続部との間にローパスフィルタ、バンドパスフィルタ、ハイパスフィルタのうちの１つを形成するように、スイッチネットワーク内のスイッチが予め定められた順番で、かつ予め定められたサイクルレートで駆動されるように構成することによって推進される。
【００１５】
本発明は、添付の特許請求の範囲について限定するものではなく、本発明に係るフィルタネットワークの例示的な実施形態の図面を参照して以下でさらに明確にされる。
【図面の簡単な説明】
【００１６】
図面において同じ参照符号が適用されるときは常に、その符号は同じ要素を指す。
【図１】利得段増幅器の後段の離散時間（ＤＴ）フィールドプログラマブルフィルタアレイ（ＤＴ−ＦＰＦＡ）を含むブロック図であり、（ａ）はゼロＩＦの、（ｂ）はスーパーヘテロダインの、受信機フロントエンドのブロック図。
【図２】スイッチおよびキャパシタを含む、プログラマブル離散時間フィルタアレイ（ＤＴ−ＦＰＦＡ）の最上位ブロック図。
【図３】（ａ）は１次の離散時間ＩＩＲを示す図、（ｂ）はそのクロック図、（ｃ）はその等価ｚ領域の電荷信号フローグラフ（ＳＦＧ）。
【図４】（ａ）は実数極を有する３次の離散時間ＩＩＲのＬＰＦを示す図、（ｂ）はそのクロック図、（ｃ）はその等価ｚ領域の電荷信号フローグラフ（ＳＦＧ）。
【図５】（ａ）はサンプルレートを上げるためにパイプライン化Ｃｓを追加した２次のシングルエンド双二次ＬＰＦを示す図、（ｂ）はその等価完全差動回路図、（ｃ）はその等価ｚ領域の信号フローグラフ、（ｄ）は非特許文献１１に示されているＬＯクロック波形図。
【図６】ＤＴ２次の双二次フィルタの伝達関数を理想バターワースおよび実数極ＩＩＲと比較して示す図。
【図７】非特許文献１２に示されている双二次トポロジの概念を示す図。
【図８】多重ＤＴ負帰還を有するフィルタの一般的な動作を示す図。
【図９】（ａ）はＮ＝４、Ｍ＝２、Ｌ＝［３，４］のときの４次差動ＤＴのＬＰＦを示す図、（ｂ）はその等価フルレート図、（ｃ）はその等価ｚ領域の電荷信号フローグラフ（ＳＦＧ）、（ｄ）その７倍ＬＯクロック波形図。
【図１０】図９のＤＴ４次フィルタの伝達関数を理想バターワースおよび実数極ＩＩＲと比較して示す図。
【図１１】ＤＴ２次バターワースフィルタの伝達関数を図９の複素極を有するＤＴ４次のＩＩＲフィルタ（Ｎ＝４、Ｍ＝２、Ｌ＝［３，４］）と比較して示す図。
【図１２】（ａ）はＮ＝４、Ｍ＝１、Ｌ＝［４］のときの４次ＤＴのＬＰＦを示す図、（ｂ）はその等価フルレート図、（ｃ）はその等価ｚ領域の電荷信号フローグラフ（ＳＦＧ）、（ｄ）はその８倍ＬＯクロック波形図。
【図１３】Ｎ＝４、Ｍ＝１、Ｌ＝［４］のときのＤＴ４次フィルタの伝達関数を示す図。
【発明を実施するための形態】
【００１７】
図１に示されるように、本発明で提案されるＤＴ−ＦＰＦＡは、ゼロＩＦや高ＩＦ／スーパーヘテロダインといった任意の受信機（ＲＸ）において利用可能であり、関係する無線周波数（ＲＦ）の信号を維持するとともに、妨害波や干渉波を排除する。
【００１８】
提案されるＤＴフィルタは完全に受動的であるので、完全に再構成可能かつプロセススケーラブルである。フィルタの種類、帯域幅、次数は、キャパシタ比、局部発信機（ＬＯ）の周波数、クロックの波形スキームによって任意に変更可能である。フィルタの種類は、フィルタのスイッチを駆動するクロック波形のスキームを適切に変更することによって、任意の種類のローパス（ＬＰ）やバンドパス（ＢＰ）にすることができる。ＤＴ−ＦＰＦＡの消費電力は主にＬＯスイッチを駆動するためのものであり、そのため、あらゆるデジタルブロックと同様に、ムーアの法則に従い、古い技術から新しい技術に移行するにつれてフィルタの消費電力は増大する。
【００１９】
図２に示されるように、ＤＴ−ＦＰＦＡは、１つまたは複数のスイッチネットワークと、スイッチネットワークと他のブロックとを相互接続する入力／出力信号線の第１のグループと、入力／出力線に接続するキャパシタの第１のネットワークと、スイッチネットワークと接続するキャパシタの第２のネットワークと、スイッチを駆動するクロックとしての信号線のグループと、を備えており、ローパスフィルタまたはバンドパスフィルタを実現可能な離散時間フィールドプログラマブルフィルタアレイを提供するようになっている。
【００２０】
本発明は、ゼロＩＦ／低ＩＦまたはホモダインといったあらゆるタイプのアーキテクチャに適用可能であり、その単純なアーキテクチャおよびＣＭＯＳにおけるＲＣ ＬＰＦの容易な統合のために、非特許文献１〜５の学術用受信機と産業用受信機の両方で広く使用されている。本発明は、非特許文献６〜９の完全に統合された受信機において増大する、スーパーヘテロダインアーキテクチャ利用の需要を満たすために、ゼロＩＦ／低ＩＦアーキテクチャにまつわる様々な問題に対処する。上記のいずれのアーキテクチャにおいても、鍵となる構成ブロックの１つはフィルタリングブロックであり、このフィルタリングブロックは、ゼロＩＦ／低ＩＦ用のＬＰＦか、スーパーヘテロダインアーキテクチャ用のＢＰＦか、のいずれかであるとよい。
【００２１】
スイッチとキャパシタのみを含む単純な従来技術の電荷サンプリング１次ＤＴ ＩＩＲを図３に示す。図３（ａ）に示すように、入力電荷ｑｉ１＝∫Ｉｉｎ（ｔ）ｄｔはタイムスロットＴｓにわたって積分され、ここで、入力電流はＩｉｎ＝ｇｍ×Ｖｉｎである（これはｇｍセルまたは低ノイズの相互コンダクタンス増幅器により供給される）。φ１（訳注：ギリシャ文字ファイの小文字）において、サンプリングキャパシタＣＳは履歴キャパシタＣＨに蓄積された電荷の一部を取り込み、そして次のフェイズφ２において、ＣＳの電荷はアース端子へ流れる。ＣＳは、ＣＨと共に１次のローパスＩＩＲフィルタを形成する離散時間抵抗として機能する。ＣＳの等価ＤＴ抵抗はＲＤＴ＝１／（ＣＳ×ｆＳ）であり、ここで、ｆＳ＝１／ＴＳはフィルタのサンプリング周波数である。従来技術によれば、図４に示すように、ＣＳの電荷をリセットする前に、他に２つの履歴キャパシタと電荷を分配することで、フィルタリングの次数をさらに３に増やすことができる（非特許文献１０）。
【００２２】
従来技術との比較において、本発明は、ＩＩＲフィルタと比べて改善されておりかつより鋭い伝達関数を有する新しいクラスのローパスフィルタおよびバンドパスフィルタを提供することを目的とする。
【００２３】
本発明の他の目的は、単純なＩＩＲフィルタだけでなく、複素極を有するあらゆる種類の、より高次のローパスフィルタを、クロック波形スキームを調節するだけで実現することができる離散時間フィールドプログラマブルフィルタアレイに、理念を一般化することである。
【００２４】
離散時間受動ローパスフィルタ（ＬＰＦｓ）
図３（ｃ）および図４（ｃ）の両方に示されるように、従来技術の信号フローグラフ（ＳＦＧ）は、ＩＩＲフィルタがあるノードから次のノードへのフィードフォワード経路のみを含み、いくつかのノードで各キャパシタ内の電流の積分に起因する自己フィードバックがいくらかあることを除いてＳＦＧにフィードバックはない。図３と図４に示すＤＴ ＩＩＲフィルタは、実数極のみで構成されている。結果として、フィルタの通過帯域とロールオフとの間に滑らかな遷移域がある。
【００２５】
フィルタのＳＦＧにおいて複素極を生む出力ノードから入力ノードへかけての間でフィルタのＳＦＧに完全離散時間負帰還を導入することによって、最初の改善が達成可能である。その結果、フィルタの通過帯域とロールオフとの間の遷移が改善される。図５に示すような完全受動型ＤＴフィルタ用の出力から入力にかけての負帰還のアイデアは、非特許文献１１で公開されている。図５のフィルタの伝達関数は、２次の双二次（バイクアッド）伝達関数と完全に一致する。
【００２６】
負帰還を備えた２次の双二次ＬＰＦのシングルエンド回路図を図５（ａ）に示す。φ１において、ＣＳ１はＣＨ１に蓄積された電荷の一部を取り込む。次のフェイズφ２において、先の電荷をＣＨ２に供給すると同時にＣＨ２の電荷の一部を取り込み直す。φ３では、蓄積された電荷をＣＨ１に移し戻したりするが、負の符号が付く。このフィルタの動作を要約すると、図５（ｃ）のＳＦＧでも示されているように、電荷移動は常にＶ１からＶ２への正の符号およびＶ２からＶ１への負の符号を伴う。図５（ｂ）にはＬＰＦの等価完全差動回路も示されており、ここで、ＣＨ１ｄ＝ＣＨ１，ＣＨ２ｄ＝ＣＨ２，ＣＳ１ｄ＝ＣＳ１／２，ＣＳ２ｄ＝ＣＳ２／２である。この回路における負帰還は、差動がＶ２＝Ｖ２Ｐ−Ｖ２ｎからＶ１＝Ｖ１Ｐ−Ｖ１ｎになるときサンプリングキャパシタＣＳ１ｄとＣＳ２ｄを反転させることによって実現される。回路のフィルタ特性は完全にプログラム制御可能であり、例えばフィルタの帯域幅（ＢＷ、bandwidth）は比ＣＳ／ＣＨとｆＳによって設定され、キャパシタのミスマッチやＰＶＴの変動に対する反応は低めとなる。ＤＴ次数２の双二次のシミュレートされた伝達関数は、図６の理想的なバターワースおよび実数極のＩＩＲフィルタと比較される。２次フィルタのＣＳ、ＣＨ、ｆＳはそれぞれ７．５ｆＦ、２．７ｐＦ、４．４ＧＨｚである。
【００２７】
さらに、図７に示すように、２次の受動ＤＴ双二次フィルタの概要が、非特許文献１２に開示されている。非特許文献１２で十分説明されているように、別のＬＰＦ，ＢＰＦ，ＨＰＦの伝達関数はフィルタ係数を調節することによって実現可能である。
【００２８】
本発明の概要は、こうしたフィルタの動作が図８にて完全に示されているように、多重負帰還を有するＤＴフィルタに関するものである。フィルタの次数（「Ｎ≧３」）、フィードバック経路の数「Ｍ≧１」、フィードバック位置を定めるＭ個の数のリストＬ（「Ｌ１−Ｍ」）は、予め定められたパラメータである。全体的な流れとしては、サンプリングキャパシタＣＳが各ＣＨｉに逐次接続され、Ｌ１−Ｍにリストされているいずれかのｉに達するたびに反転されてＣＨ１に接続し直されるというものである。このプロセスは、リストの最後ＬＭに達するまで続き、その後最初から繰り返される。より明確にするために、提案されたフィルタのいくつかの例を以下に述べる。
【００２９】
ＤＴフィルタ（Ｎ＝４、Ｍ＝２、Ｌ＝［３，４］）：一般的なＤＴ２次の双二次トポロジが非特許文献１２で提案されているが、フィルタの次数は２次に制限され、大きな妨害波に遭遇した際フィルタの効率が悪くなる。Ｎ＝４、Ｍ＝２、Ｌ＝［３，４］の場合、図９に示すように一切の能動素子なしでフィルタの次数を次数４のＬＰＦに改善することができる。この実施例において回路は完全差動であるため、入力積分電流ｑｉは、Ｖ１ｐとＶ１ｎへ差動的に投入される。入出力差動電圧はＶ１＝Ｖ１ｐ−Ｖ１ｎ、Ｖ２＝Ｖ２ｐ−Ｖ２ｎ、Ｖ３＝Ｖ３ｐ−Ｖ３ｎ、Ｖ４＝Ｖ４ｐ−Ｖ４ｎと定義される。異なるノード間のこのフィルタの電荷転送シグナルフローグラフ（ＳＦＧ）を、図９（ｃ）に示す。Ｎ＝４、Ｍ＝２、Ｌ＝［３，４］なので、フィルタの次数は４次で、３番目と４番目の履歴キャパシタ（「Ｌ内で指定されるもの」）から入力へのフィードバックは２つ（Ｍ＝２）ある。差動ＣＳキャパシタは、４個の差動ＣＨからサンプリングし、履歴キャパシタ間で電荷を循環させる。ただし、Ｌマトリクスで指定された出力に達したときは、ＣＳキャパシタが反転して入力に接続し直される。ＣＳキャパシタはＶ３とＶ４から反転するので、図９（ｃ）に示す電荷ＳＦＧはＶ３およびＶ４からＶ１への２つの負帰還で構成されている。図９（ｂ）は、サンプリング周波数を上げるために複数のＣＳが位相遅延と並行して使用されるときの図９（ａ）の概略図である。すべてのスイッチを駆動するクロック波形を図９（ｄ）に示す。４次ＤＴ ＬＰＦはフルレートモードで動作するため（非特許文献１０）、サンプリング周波数ｆｓ＝１／ＴｓはＦＬＯ＝１／ＴＬＯのとき７×ｆＬＯに等しくなる。ＤＴの４次フィルタのシミュレートされた伝達関数は、図１０の理想的バターワースおよび実数極のＩＩＲフィルタと比較され、ここでＣＳ、ＣＨ、ｆｓはそれぞれ７．５ｆＦ、５．４ｐＦ、４．２ＧＨｚである。
【００３０】
図１１に示すように、ＤＴ２次双二次（バターワース）のシミュレート伝達関数もＤＴ４次フィルタと比較される。フィルタリングの次数は、能動素子を使用しないＤＴ技術により２から４に向上する。そのため、提案されたフィルタのノイズおよび線形性は、Ｇｍ−Ｃ、能動ＲＣ、オペアンプベースの双二次フィルタなどの他のタイプのフィルタよりもはるかに優れている。また、能動部品を排除することで消費電力を大幅に削減している。
【００３１】
ＤＴフィルタ（Ｎ＝４、Ｍ＝１、Ｌ＝［４］）：こうした一般的なフィルタの別例がＮ＝４、Ｍ＝１、およびＬ＝［４］のときである。つまり、フィルタの次数は４で、４番目の出力から入力へのフィードバックは１つだけである。このようなフィルタの回路図を図１２（ａ）に示す。図１２（ｂ）に示すように、サンプリングキャパシタの数を増やすことで回路のサンプリング周波数を上げることができる。また、フィルタの等価ＳＦＧを図１２（ｃ）、フィルタのクロックスキームを図１２（ｄ）に示す。フィルタの正規化伝達関数も図１３に示されており、ここでＣＳ、ＣＨ、ｆＳはそれぞれ７．５ｆＦ、５．４ｐＦ、４．２ＧＨｚである。
【００３２】
以上、本発明のフィルタネットワークの例示的な実施形態を参照して本発明を説明したが、本発明は、この特定の実施形態に限定されるものではなく、本発明から逸脱することなく様々に変形することが可能である。したがって、説明した例示的な実施形態は、添付の特許請求の範囲を厳密にこの形態に従って解釈するために使用されるべきではない。この実施形態はむしろ、添付の特許請求の範囲の文言をこうした例示的な実施形態に限定する意図なく説明することを目的としたものに過ぎない。したがって、本発明の保護の範囲は、添付の特許請求の範囲のみに従って解釈されるべきであり、この例示的な実施形態を用いて特許請求の範囲の文言に含まれ得る多義性が解消されるべきである。
【００３３】
参考文献
（訳注：［非特許文献］の項に記載）
【図１】
2019523603.tif 000003
【図２】
2019523603.tif 000004
【図３】
2019523603.tif 000005
【図４】
2019523603.tif 000006
【図５】
2019523603.tif 000007
【図６】
2019523603.tif 000008
【図７】
2019523603.tif 000009
【図８】
2019523603.tif 000010
【図９】
2019523603.tif 000011
【図１０】
2019523603.tif 000012
【図１１】
2019523603.tif 000013
【図１２】
2019523603.tif 000014
【図１３】
2019523603.tif 000015
【国際調査報告】
2019523603.tif 000016
2019523603.tif 000017
2019523603.tif 000018