(57)【要約】１つ以上のメモリセルを動作させるための方法、システム、およびデバイスが記載される。記憶されたデータ内のエラーは、データを記憶するために使用されるメモリセルの検知中に誤り訂正符号（ＥＣＣ）動作によって検出され得る。エラーは、出力ノード上に測定可能な信号を生成することによってハードウェアで示され得る。例えば、出力ノードにおける電圧は、第１の値から第２の値へと変化し得る。出力ノードを監視しているデバイスは、出力ノードでの信号の変化に少なくとも部分的に基づいて１組のデータについてエラーが発生したと判定できる。【選択図】図６
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【特許請求の範囲】
【請求項１】
電子メモリ装置の読み出し動作からコードワードを識別すること、
前記コードワードに関連する誤り訂正符号（ＥＣＣ）動作に少なくとも部分的に基づいて前記コードワード中のエラーを検出すること、および
前記エラーの検出を示す信号を前記電子メモリ装置のノードに送信すること
を含む、電子メモリ装置を動作させる方法。
【請求項２】
前記エラーが１ビットエラーまたは２ビットエラーを含む、請求項１に記載の方法。
【請求項３】
ユーザ入力に応答して検出されるエラーのタイプを選択すること
をさらに含む請求項１に記載の方法。
【請求項４】
前記エラーの種類は、１ビットエラーまたは２ビットエラー、あるいはその両方を含む、請求項３に記載の方法。
【請求項５】
エラー検出モードを有効にすること
をさらに含み、
前記コードワード中の前記エラーは、前記エラー検出モードを有効にすることに少なくとも部分的に基づいて検出される
請求項１に記載の方法。
【請求項６】
前記読み出し動作は、
前記コードワードに関連する１組のメモリセルに第１の電圧を印加すること、および、
前記第１の電圧の印加に少なくとも部分的に基づいて、前記１組のメモリセルの各メモリセルに対応する電圧または電流を判定すること
を含み、
前記コードワードは、各メモリセルに対応する前記電圧または電流の前記判定に少なくとも部分的に基づいて識別される
請求項１に記載の方法。
【請求項７】
検出された前記エラーの表示を前記電子メモリ装置の記憶部に記憶すること
をさらに含む請求項１に記載の方法。
【請求項８】
前記検出に少なくとも部分的に基づいて前記エラーを訂正すること
をさらに含む請求項１に記載の方法。
【請求項９】
前記信号を前記ノードに送信する前に前記信号をラッチすること
をさらに含む請求項１に記載の方法。
【請求項１０】
前記ラッチされた信号は、後続の読み出し動作中に前記ノードに送信される
請求項９に記載の方法。
【請求項１１】
電子メモリ装置の１組のメモリセルの各セルの状態を検知すること、
前記１組のメモリセルの検知された前記状態に関連するエラーを検出すること、
前記エラー検出に応答して、前記電子メモリ装置のノードの電圧を第１の値から第２の値に変更すること、および、
前記ノードの前記電圧を変更することに少なくとも部分的に基づいて前記エラーが検出されたことを示すこと
を含む、電子メモリ装置を動作させる方法。
【請求項１２】
検知のために前記１組のメモリセルを選択すること、および
前記１組のメモリセルの選択解除に少なくとも部分的に基づいて、前記ノードの前記電圧を前記第１の値に変更すること
をさらに含み、
前記選択解除は、前記エラーが検出されたという判定の後に起こる
請求項１１に記載の方法。
【請求項１３】
前記エラーが検出されたと判定してから閾値時間が経過したと判定すること、および
前記閾値時間が経過したという前記判定に少なくとも部分的に基づいて、前記ノードの前記電圧を前記第１の値に変更すること
をさらに含む請求項１１に記載の方法。
【請求項１４】
異なる組のメモリセルに関連する他のエラーを検出すること、および
前記他のエラーの検出に関係なく、前記ノードの前記電圧を前記第２の値に維持すること
をさらに含む請求項１１に記載の方法。
【請求項１５】
検知することは、
各メモリセルからの電圧または電流をリファレンス電圧またはリファレンス電流と比較すること
を含み、
各メモリセルの前記状態は、各メモリセルの前記比較に少なくとも部分的に基づいて判定される
請求項１１に記載の方法。
【請求項１６】
前記エラーが１ビットエラーまたは２ビットエラーである、請求項１１に記載の方法。
【請求項１７】
前記エラーが１ビットエラーであると判定すること、および、
前記１ビットエラーを訂正すること
をさらに含む請求項１６に記載の方法。
【請求項１８】
ユーザ入力に応答して、検出されるエラーのタイプを設定すること
をさらに含み、
前記エラーのタイプは、１ビットエラーまたは２ビットエラー、あるいはその両方を含む
請求項１１に記載の方法。
【請求項１９】
複数のメモリセルを含むメモリアレイ、
前記メモリアレイと電子的に通信する誤り訂正符号（ＥＣＣ）アレイ、
前記ＥＣＣアレイと電子的に通信し、少なくとも部分的に前記ＥＣＣアレイの読み出し動作に基づいて出力状態を変更するように動作可能なラッチ、および、
前記ラッチと電子的に通信する出力ピン
を含み、
前記出力ピンで測定可能な電圧は、少なくとも部分的に前記ラッチの前記出力状態に基づく
電子メモリ装置。
【請求項２０】
前記メモリアレイと電子的に通信するユーザインタフェース
をさらに含む請求項１９に記載の電子メモリ装置。
【請求項２１】
前記出力ピンは、前記ユーザインタフェースと電子的に通信する
請求項２０に記載の電子メモリ装置。
【請求項２２】
前記メモリアレイは、前記出力ピンと電子的に通信する複数組のセルを含む
請求項１９に記載の電子メモリ装置。
【請求項２３】
前記複数組のセルは、同じパッケージ内に収容されている複数のダイ上に配置される
請求項２２に記載の電子メモリ装置。
【請求項２４】
前記出力ピンと電子的に通信するトランジスタ
をさらに含み、
前記トランジスタは、前記出力ピンに接続されたドレインを含む
請求項１９に記載の電子メモリ装置。
【請求項２５】
前記ドレインと電子的に通信する抵抗
をさらに含み、
前記トランジスタは複数のパッケージと電子的に通信し、
前記複数のパッケージのうちの少なくとも１つのパッケージは前記メモリアレイを収容する
請求項２４に記載の電子メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
＜クロスリファレンス＞
本特許出願は「Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ  Ｅｖｅｎｔ  Ｄｅｔｅｃｔｉｏｎ」という名称のＺｈａｎｇらによる２０１６年６月２９日に出願された米国特許出願番号１５／１９７，４４６号であって、本出願の譲受人に譲渡された出願の優先権を主張する。
【０００２】
本発明は、一般にメモリデバイスに関し、より具体的には、誤り訂正符号（ＥＣＣ）イベント検出に関する。
【背景技術】
【０００３】
メモリデバイスは、例えばコンピュータ、無線通信デバイス、カメラ、およびデジタルディスプレイなどの様々な電子デバイス中に情報を記憶するために広く使用されている。情報は、メモリデバイスの異なる状態にプログラミングすることで記憶される。例えば、バイナリデバイスはロジック「１」もしくはロジック「０」でしばしば表される２つの状態を有する。他のシステムでは、３つ以上の状態が記憶され得る。記憶された情報にアクセスするために、電子デバイスはメモリデバイス中の記憶された状態を読み出しもしくは検知（sense；センス）し得る。情報を記憶するために、電子デバイスはメモリデバイスの状態を書き込み得る。
【０００４】
ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナス・ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、および、その他を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性もしくは不揮発性であり得る。不揮発性メモリ（例えば、ＮＯＲフラッシュメモリおよびＮＡＮＤフラッシュメモリなど）は、外部電源が存在しなくても長期間にわたってデータを記憶できる。ＤＲＡＭなどの揮発性メモリデバイスは外部電源によって定期的にリフレッシュされないと、時間とともに記憶されたそれらの状態を失い得る。揮発性メモリのある機構は、読み出しもしくは書き込みの速度が速いことなどの有利な性能を提供し得るが、不揮発性メモリの機構は周期的なリフレッシュがなくてもデータを記憶できることなどが有利であり得る。
【０００５】
堅固なデータ記憶を必要とするシステムおよびデバイスは、ＮＯＲフラッシュメモリのような信頼性の高いフラッシュメモリを使用することができる。ＮＯＲフラッシュメモリは信頼性が高いが、エラーが発生する場合がある。ＮＯＲフラッシュメモリに依存するデバイスはエラーに気付かず、あたかもそれがエラーフリーであるかのようにデータを扱うことがあり、それはデバイスの動作に悪影響を及ぼす可能性がある。
【図面の簡単な説明】
【０００６】
本開示は、以下の図を参照し、含む。
【図１】本開示の様々な実施形態による誤り訂正符号（ＥＣＣ）イベント検出をサポートする例示的なメモリコンポーネントを説明する図である。
【図２】本開示の様々な実施形態によるＥＣＣイベント検出をサポートするメモリセルの例を説明する図である。
【図３】メモリセルを含み、本開示の様々な実施形態によるＥＣＣイベント検出をサポートする例示的な回路を説明する図である。
【図４】メモリセルを含み、本開示の様々な実施形態によるＥＣＣイベント検出をサポートする例示的な回路を説明する図である。
【図５】本開示の様々な実施形態によるＥＣＣイベント検出をサポートする例示的なパッケージを説明する図である。
【図６】本開示の様々な実施形態によるＥＣＣイベント検出をサポートする回路の一例を説明する図である。
【図７】本開示の様々な実施形態によるＥＣＣイベント検出のための例示的なタイミング図を説明する図である。
【図８】本開示の様々な実施形態によるＥＣＣイベント検出をサポートするメモリコンポーネントの例のブロック図を説明する図である。
【図９】本開示の様々な実施形態によるＥＣＣイベント検出をサポートするメモリコンポーネントを含むシステムを説明する図である。
【図１０】本開示の様々な実施形態によるＥＣＣイベント検出のための方法を説明するフローチャートである。
【図１１】本開示の様々な実施形態によるＥＣＣイベント検出のための方法を説明するフローチャートである。
【発明を実施するための形態】
【０００７】
ＮＯＲフラッシュメモリのエラーが検出され得、ハードウェア割り込みを介してデバイスに表示され得る。エラーは、誤り訂正符号（ＥＣＣ）を用いて検出され得る。エラーを検出すると、測定可能な信号が割り込みノードに送信され得る。信号は、ＮＯＲフラッシュメモリを使用するデバイスにエラーが発生したことを通知することができる。
【０００８】
メモリアレイ内のＮＯＲメモリセルを含むメモリセルは、データおよび情報を記憶するために使用され得る。各ＮＯＲメモリセルは、例えば、メモリセルの状態によって表され得る１ビットのデータを記憶するために使用され得る。例えば、メモリセルの第１の状態は、第１の２進値（例えば、ロジック０）を表すことができ、メモリセルの第２の状態は、第２の２進値（例えば、ロジック１）を表すことができる。高速化するために、メモリセルは、１組で書き込まれ、１組で読み出される。１組のデータが１組のメモリセルに書き込まれるとき、メモリセルが読み出されたときにエラーが検出可能であるようにＥＣＣが使用され得る。読み出し動作中にＥＣＣを使用してエラーが検出されると、割り込みノードに信号を送信することによってエラーがハードウェアでフラグを立てられ得る。例えば、割り込みノードの電圧を変更して、デバイスまたは、デバイスの他のコンポーネントにエラーを示すことができる。デバイスは、（例えば、信号を識別するか、または、割込みノードの電圧を測定することによって）エラーを知ることができ、それに応じて動作を調整することができる。
【０００９】
以上に紹介された開示の機構は、メモリコンポーネントに関して以下でさらに記載される。次に、ＥＣＣイベント検出のための詳細な例を記載する。本開示のこれらおよび他の機構は、ＮＯＲメモリにおけるエラーの通知に関連する装置図、システム図、およびフローチャートを参照してさらに説明され記載される。
【００１０】
図１は、本開示の様々な実施形態による、ＥＣＣイベント検出をサポートする例示的なメモリコンポーネント１００を説明する。メモリコンポーネント１００は、電子メモリ装置とも呼ばれることがある。メモリコンポーネント１００は、異なる状態を記憶するためにプログラム可能なメモリセル１０５の行および列を含むメモリアレイ１４５を含む。各メモリセル１０５は、ロジック０およびロジック１として表される２つの状態を記憶するようにプログラム可能であってもよい（例えば、メモリセル１０５は、シングルレベルセル（ＳＬＣ）であってもよい）。すなわち、各メモリセル１０５は、１ビットの情報を記憶することができる。場合によっては、メモリセル１０５は、３つ以上のロジック状態を記憶するように設定される（例えば、メモリセル１０５は、マルチレベルセル（ＭＬＣ）であってもよい）。メモリセル１０５は、プログラム可能な状態を表す電荷を記憶するためのフローティングゲートトランジスタ（例えば、ＭＯＳＦＥＴ）を含むことができる。例えば、充電および非充電フローティングゲートトランジスタは、それぞれ２つのロジック状態を表すことができる。ＮＯＲフラッシュメモリアーキテクチャは、そのような設計を一般に使用することができる。フローティングゲートトランジスタ上の異なるレベルの電荷は、異なるロジック状態を表すことができる。他の場合には、メモリセル１０５は、１つ以上のプログラム可能な状態を表すためにゲート誘電体に電荷を記憶するための電荷トラップトランジスタを含むことができる。
【００１１】
ソース線１５０は、共通電圧（例えば、共通グラウンドまたは０Ｖ）に接続され得る。ビット線とも呼ばれ得るデジット線１１５は、メモリセル１０５のアクセス動作（例えば、読み出し動作）のためのデータバスとして働くことができる。読み出しおよび書き込み（例えば、プログラミングおよび消去）のような動作は、適切なワード線１１０（アクセス線とも呼ばれ得る）およびデジット線１１５を活性化または選択することにより、メモリセル１０５に対して行われ得る。ワード線１１０もしくはデジット線１１５を活性化または選択することは、バイアス電圧をそれぞれの線に印加することを含むことができる。これにより、メモリセル１０５のワード線１１０およびデジット線１１５に印加される電圧の組み合わせは、アクセス動作（例えば、アクセス動作が読み出しまたは書き込み（消去もしくはプログラム）動作であるか）を定義することができる。
【００１２】
ワード線１１０、ソース線１５０、およびデジット線１１５は、導電性材料で形成される。例えば、ワード線１１０、ソース線１５０、およびデジット線１１５は、金属（銅、アルミニウム、金、タングステン等）、金属合金、またはその他の導電性材料等で形成されていてもよい。図１の例によれば、メモリアレイ１４５内のメモリセル１０５の各行は、単一のワード線１１０に接続され、メモリセル１０５の各列は、単一のデジット線１１５に接続される。しかし、メモリセル１０５は、他の設定で配置されていてもよい。１本のワード線１１０と１本のデジット線１１５を活性化する（例えば、適切にバイアスをかける）ことにより、１組のメモリセル１０５（例えば、いくつかのメモリセル１０５に記憶されたロジック値に対応するデータのバイト）がアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５の読み出しまたは書き込み（例えば、プログラミングまたは消去）を含むことができる。ある場合には、ワード線１１０とデジット線１１５との交点をメモリセルのアドレスと呼ぶことがある。ＮＯＲフラッシュメモリは、バイトレベルでアドレス可能（例えば、アクセス可能）であってもよい。
【００１３】
メモリセル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を介して制御され得る。いくつかの例では、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信した行アドレスに基づいて適切なワード線１１０を活性化する。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。例えば、メモリアレイ１４５は、ＷＬ＿１〜ＷＬ＿Ｍと符号付けされた複数のワード線１１０、および、ＤＬ＿１〜ＤＬ＿Ｎと符号付けされた複数のデジット線１１５を含むことができる。ここで、ＭおよびＮは、アレイサイズに依存する。従って、適切なワード線１１０とデジット線１１５（例えば、ＷＬ＿２およびＤＬ＿３）をバイアスすることにより、それらの交点のメモリセル１０５がアクセスされ得る。
【００１４】
アクセスする際に、メモリセル１０５の記憶された状態を判定するためセンスコンポーネント１２５によってメモリセル１０５は読み出し、または検知され得る。例えば、メモリセル１０５を流れる電流は、メモリセル１０５のフローティングゲート上の電荷によって決定されるので、対応するデジット線１１５上に移動することができる。メモリセル１０５を流れる電流は、例えば、メモリセル１０５の制御ゲートに（例えば、対応するワード線１１０を介して）バイアス（例えば、電圧を印加）することに基づき得る。メモリセル１０５を流れる電流は、メモリセル１０５に記憶された状態を判定するためにリファレンス電流（図示せず）と比較され得る。例えば、デジット線１１５がリファレンス電流よりも高い電流を有する場合には、センスコンポーネント１２５は、メモリセル１０５に記憶された状態がロジック１であると判定し、その逆も同様である。場合によっては、電流は、メモリセル１０５のロジック状態を判定するためにリファレンス電圧と比較される電圧に変換されてもよい。センスコンポーネント１２５は、ラッチと呼ばれることがある信号の差を検出および増幅するために様々なトランジスタまたは増幅器を含むことができる。その後、メモリセル１０５の検出されたロジック状態は、出力１３５として列デコーダ１３０を介して出力され得る。
【００１５】
メモリセル１０５は、関連するワード線１１０およびデジット線１１５をバイアスすることによって書き込まれる（例えば、プログラムされるかまたは消去される）ことができる。場合によっては、ワード線１１０の活性化は、対応するメモリセル１０５のデジット線１１５をバイアスすることがある。ワード線１１０が活性化されている間に関連するデジット線１１５をバイアスすることによって、メモリセル１０５を書き込むことができ、すなわちロジック値（例えば１ビットのデータ）をメモリセル１０５に記憶することができる。列デコーダ１３０は、メモリセル１０５に書き込まれるべきデータ、例えば入力１３５を受け取ることができる。フローティングゲートトランジスタメモリセル１０５は、フローティングゲートトランジスタに電圧を印加することによって書き込まれてもよい。このプロセスは以下でさらに詳細に論じられる。場合によっては、データのストリングまたはブロックは、１組のメモリセル１０５に書き込むことによってメモリアレイ１４５に記憶され得る。そのような場合、書き込み動作中にＥＣＣコードを使用して、後続の読み出し動作中のエラー検出を可能にすることができる。本明細書に記載の技術によれば、読み出しプロセス中のＥＣＣ動作に少なくとも部分的に基づいて検出されたエラーは、ハードウェア割り込みを設定することによってフラグを立てることができる。
【００１６】
メモリコントローラ１４０は、行デコーダ１２０、列デコーダ１３０、およびセンスコンポーネント１２５などの様々なコンポーネントを通じて、メモリセル１０５の動作（例えば、読み出し、プログラム、消去など）を制御することができる。メモリコントローラ１４０は、所望のワード線１１０およびデジット線１１５をバイアスするために行アドレス信号および列アドレス信号を生成してもよい。メモリコントローラ１４０はまた、メモリアレイ１４５の動作中に使用される様々な電位を生成および制御し得る。一般に、本明細書で論じられる印加電圧の振幅、形状、または持続時間は調整または変更することができ、メモリアレイ１４５を動作させるための様々な動作に対して異なることがある。さらに、メモリアレイ１４５内の１組または複数組のメモリセル１０５に同時にアクセスすることができる。例えば、全てのメモリセル１０５または１組のメモリセル１０５が単一のロジック状態に設定されるリセット動作中に、メモリアレイ１４５のセルの複数（または全て）の組に同時にアクセスすることができる。
【００１７】
本明細書に開示された技術はフローティングゲートメモリセルを参照して記載されているが、技術は電荷トラップメモリセルのようなロジック状態を記憶する他のタイプのセルを使用して実施されてもよい。
【００１８】
図２は、本開示の様々な実施形態による、ＥＣＣイベント検出をサポートするメモリセル１０５―ａの一例を説明する。メモリセル１０５―ａは、図１を参照して記載したメモリ１０５の一例であり得る。メモリセル１０５―ａは、従来のトランジスタと同様であり得、ゲートと半導体との間に追加の電極を含み得るフローティングゲートトランジスタ（例えば、ＦＧＭＯＳ）を含むことができる。
【００１９】
メモリセル１０５―ａは、１ビットの情報を記憶するために使用されるフラッシュメモリアーキテクチャで使用されるメモリセルの一例であり得る。メモリセル１０５―ａはエラーを受けやすい可能性がある。例えば、メモリセル１０５―ａは、本明細書ではビット反転と呼ばれる、記憶されたビットが反転される（例えば、記憶されたロジック１がロジック０になる、またはその逆になる）現象を経験することがある。ビット反転は、メモリセル１０５―ａによって記憶された電圧レベルまたは電荷がその初期値からゆっくりドリフトするドリフト効果の結果であり得る。ビット反転はまた、１組のメモリセル１０５に対するプログラミング動作が誤ってメモリセル１０５―ａ上のビットを反転させるオーバープログラミング効果からも生じ得る。場合によっては、ビット反転は、１組のメモリセル１０５に対する読み出し動作が、検知されたメモリセル１０５のうちの１つ（例えば、メモリセル１０５―ａ）のビット値の永久的な変化を引き起こす読み出し妨害エラーから生じ得る。
【００２０】
メモリセル１０５―ａは、ＮＯＲフラッシュメモリセルとすることができ、従って、他のタイプのフラッシュメモリ（例えば、ＮＡＮＤアーキテクチャ）よりもビット反転の影響を受けにくい可能性がある。ＮＯＲメモリは、非常に高い信頼性（例えば、低い誤り率）を必要とするいくつかの用途において使用され得る。例えば、ＮＯＲメモリは、軍事、宇宙、および医療分野のシステムおよびデバイスに使用することができる。本明細書で記載されるように、エラーが発生したときにデバイスに通知を提供するエラー検出方式を使用することによって、ＮＯＲメモリの高信頼性を補完および向上させることができる。エラーを知ったデバイスは、エラーに関連するデータを使用する前に修正措置を講じることができる。あるいは、デバイスは他のエラーの可能性を減らすために動作を調整してもよい。場合によっては、デバイスはエラーフラグ（例えば、汎用レジスタに記憶されている）をチェックすることによってエラーを知ることができる。デバイスは、追加的または代替的に、エラーを示す信号を送るためにハードウェア割り込みノードを監視することによってエラーを知ることができる。ハードウェア割り込みノードを介したエラーの通知は、他のエラー検出手法と比べて高速で、オーバーヘッドが少なくなり得る。
【００２１】
メモリセル１０５―ａは、ソース線１５０―ａ、ワード線１１０―ａ、およびデジット線１１５―ａを含み得る。ワード線１１０―ａは制御ゲート２２０に接続することができ（例えば、制御ゲート２２０はワード線１１０―ａを介してアクセスされ得る）、ソース線１５０―ａはソース２３０に接続することができ（例えば、ソース２３０はソース線１５０―ａを介してアクセスされ得る）、デジット線１１５―ａはドレイン２４０に接続されることができる（例えば、ドレイン２４０はデジット線１１５―ａによってアクセスされ得る）。制御ゲート２２０は電極を含み得る。図２に示す例では、ソース２３０およびドレイン２４０は、ｐ基板半導体２０５によって囲まれたｎ基板を含む（例えば、メモリセル１０５―ａはＮＭＯＳトランジスタであり得る）。代替例では、ソース２３０およびドレイン２４０は、ｎ基板半導体によって囲まれたｐ基板を含み得る（例えば、メモリセル１０５―ａはＰＭＯＳトランジスタを含み得る）。制御ゲート２２０が放電するように制御ゲート２２０がバイアスされると、導電チャネルがソース２３０とドレイン２４０との間に形成され、電流がメモリセル１０５―ａを通って（例えば、ソース２３０からドレイン２４０へ）流れることを可能にする。電荷が制御ゲート２２０に蓄積するように制御ゲート２２０がバイアスされると、導電チャネルは、電流がソース２３０とドレイン２４０の間を流れないように制限され得る。
【００２２】
メモリセル１０５―ａは、制御ゲート２２０とｐ基板半導体２０５の間にフローティングゲート２１０（例えば電極）も含むことができる。フローティングゲート２１０は、絶縁体２３５によってメモリセル１０５―ａの他の部分から絶縁され得る。絶縁体２３５は、酸化物（例えば、金属酸化物、酸化シリコンなど）などの絶縁材料で作られ得る。メモリセル１０５―ａが適切にバイアスされると、電流はメモリセル１０５―ａを通って（例えば、ソース２３０とドレイン２４０との間のチャネルを通って）流れることができる。十分に高い電流がメモリセル１０５を通過するとき、チャネルを通って（例えば、ソース２３０からドレイン２４０へ）流れる電子は、（例えば、ホットキャリア注入を介して）絶縁体２３５を通過するのに十分な運動エネルギーを得ることができ、フローティングゲート２１０上に蓄積できる。従って、フローティングゲート２１０は負電荷を得ることができる。
【００２３】
電力（例えば、電圧バイアス）がメモリセル１０５から除去されたとき、フローティングゲート２１０上の電荷はフローティングゲート２１０上に留まることができ、バイナリ状態を示すことができる。すなわち、メモリセル１０５―ａは、電源を切っても特定の状態を維持することができる。フローティングゲート２１０の電荷状態は、１ビットのデータを表すために使用され得る。例えば、フローティングゲート２１０上の電荷の存在は第１のロジック状態（例えばロジック０）を示すことができ、フローティングゲート２１０上の電荷の不存在は第２のロジック状態（例えばロジック１）を示すことができる。メモリセル１０５にロジック０を書き込むまたは記憶するプロセスは、本明細書ではメモリセル１０５のプログラミングと呼ばれることがある。メモリセル１０５にロジック１を書き込むまたは記憶するプロセスは、本明細書では、メモリセル１０５の消去と呼ばれることがある。
【００２４】
フローティングゲート２１０上の電荷の存在またはその欠如は、メモリセル１０５―ａの挙動および／または特性（例えば、閾値電圧）に影響を及ぼし得る。フローティングゲート２１０が充電されていない場合（例えば、フローティングゲート２１０がロジック１に対応する中性電荷を有する場合）、メモリセル１０５―ａはほぼ従来のトランジスタと同様に動作することができる。すなわち、制御ゲート２２０に印加される正の電圧バイアスは、ソース２３０からドレイン２４０に電流を運ぶｐ基板基板２０５内に導電性チャネルを作ることができる。フローティングゲート２１０が充電され（例えば、記憶されたロジック０に対応する負に充電され）、正電圧が制御ゲート２２０に印加されると、フローティングゲート２１０上の電荷は、チャネル領域を制御ゲート２２０から遮蔽することができ、ソース２３０とドレイン２４０の間にチャネルが形成されるのを防止でき、それによってメモリセル１０５―ａを通って流れる電流の量を制限する。従って、メモリセル１０５―ａがロジック１を記憶する（例えば、フローティングゲートが中性である）場合、メモリセル１０５―ａがロジック０を記憶する（例えば、フローティングゲートが負である）場合よりも、より多くの電流がメモリセル１０５―ａを通って流れ得る。
【００２５】
図３は、メモリセル１０５―ｂを含み、本開示の様々な実施形態によるＥＣＣイベント検出をサポートする例示的な回路３００を説明する。メモリセル１０５―ｂは、図１および図２を参照して記載したメモリセル１０５の例であり得る。メモリセル１０５―ｂは、ソース線（ＳＬ）１５０―ｂを使用してアクセスされるソース（図示せず）、およびデジット線１１５―ｂを使用してアクセスされるドレイン（図示せず）を含み得る。ソース線１５０―ｂは、メモリセル１０５―ｂのソースが中性の電圧またはバイアス（例えば、０Ｖ）を有するように、グラウンドリファレンス（例えば、グラウンド３０５）に接続されてもよい。メモリセル１０５―ｂの制御ゲート２２０―ａに接続されているワード線（ＷＬ）１１０―ｂを使用して、メモリセル１０５―ｂを動作（例えば、読み出しまたは書き込み動作）のために選択することができる。
【００２６】
メモリセル１０５―ｂは、（例えば、ワード線１１０―ｂ、ソース線１５０―ｂ、およびデジット線１１５―ｂを個々に介して）制御ゲート２２０―ａ、ソースおよびドレインの電圧を制御することによってアクセス（例えば、書き込みまたは検知）され得る。例えば、負および正の電圧バイアスを制御ゲート２２０―ａに印加し、適切な電圧バイアスをソースおよびドレインに印加することによって、メモリセル１０５―ｂは書き込まれ（例えば、プログラムされまたは消去され）得る。制御ゲート２２０―ａの電圧バイアスは、ワード線１１０―ｂを用いて修正することができる。後述するように、メモリセル１０５―ｂはまた、メモリセル１０５―ｂに適切な電圧を印加することによって読み出される（検知される）ことができる。
【００２７】
メモリセル１０５―ｂをプログラムする（例えば、ロジック０を書き込む）ために、（例えば、ワード線１１０―ｂを介して）制御ゲート２２０―ａに正電圧が印加され得るし、（例えば、デジット線１１５―ｂを介して）ドレインに小さい正電圧が印加され得る。そのような状況では、制御ゲート２２０―ａからソース線１５０―ａ―ａへの電圧降下（例えば、ＶＧ−ＶＳ＝ＶＧＳ）は、メモリセル１０５―ｂの閾値電圧（例えば、ＶＴｈ）よりも大きくなり得る。すなわち、電子は、ソースからドレインへ（例えば、ソース線１５０―ｂからデジット線１１５―ｂへ）（例えば、電流Ｉの形態で）流れることができる。ソースからドレインへの電流が十分に高い場合、多数の高エネルギー電子がフローティングゲート２１０―ａの周囲のポテンシャル障壁を乗り越えることができ、ソースとドレインとの間の導電性チャネルから（絶縁層を介して）フローティングゲート２１０―ａ上にジャンプできる。従って、フローティングゲート２１０―ａは第１の状態に充電され得る。外部から（例えば電界によって）操作されない限り、電荷はフローティングゲート２１０―ａ上に残ることができる。場合によっては、フローティングゲート２１０―ａ上の電荷が制御ゲート２２０―ａからの電界を部分的に相殺し、それがメモリセル１０５―ｂの閾値電圧をシフトさせることがある。
【００２８】
メモリセル１０５―ｂを消去する（例えば、ロジック１を書き込む）ために、制御ゲート２２０―ａとソースとの間に負電圧を発生させることができる（例えば、ＶＧＳ＜０）。例えば、デジット線１１５―ｂがグラウンドにされている間に、負の電圧が（例えばワード線１１０―ｂを介して）制御ゲート２２０―ａに印加され得る。印加された負電圧が十分に大きい場合、負電圧によって生成された電界は、（例えば、量子力学的トンネリングを介して）フローティングゲート２１０―ａから多数の電子を引き出すことができる。従って、フローティングゲート２１０―ａ上の電荷を除去することができ（例えば、フローティングゲート２１０―ａからの電子を導電チャネルに再注入することができ）、フローティングゲート２１０―ａはロジック１を記憶することができる（例えば、フローティングゲート２１０―ａは中性電荷を有することができる）。場合によっては、フローティングゲート２１０―ａを放電させるために、制御ゲート２２０―ａとｐ基板半導体との間に負電圧が発生することがある。
【００２９】
フローティングゲート２１０―ａによって記憶されたロジック状態を読み出すために、制御ゲート２２０―ａに電圧が印加され得る。電圧は、フローティングゲート２１０―ａに蓄積された電荷が保存されるように十分に低く選択され得るが、フローティングゲート２１０―ａの充電状態と非充電状態とを区別するのに十分に高くされ得る。適切な電圧が印加されると、メモリセル１０５―ｂは、絶縁状態を維持するか、またはフローティングゲート２１０―ａ上に存在する電荷に基づいて導電性になる。上述したように、フローティングゲート２１０―ａが負電荷を有する場合（ロジック０に対応する）よりはむしろ、フローティングゲート２１０―ａが中性電荷を有する場合（ロジック１に対応する）、メモリセル１０５―ｂを通ってデジット線１１５―ｂに流れる電流が多くなる。
【００３０】
従って、メモリセル１０５―ｂのロジック状態は、デジット線１１５―ｂ上の電流（またはデジット線１１５―ｂ上の電流から生じる電圧）をリファレンス電流（またはリファレンス電圧）と比較することによって判定され得る。例えば、センスコンポーネント１２５―ａは、デジット線１１５―ｂ上の電流をリファレンス線３１０によって提供されたリファレンス電流と比較することができる。リファレンス電流は、ロジック１に対応する電流とロジック０に対応する電流との間（例えば、中間またはほぼ中間）であり得る。センスコンポーネント１２５―ａがデジット線１１５―ｂ上の電流がリファレンス電流よりも大きいと判定した場合、センスコンポーネントは、メモリセル１０５―ｂがロジック０を記憶したと判定できる。センスコンポーネント１２５―ａがデジット線１１５―ｂ上の電流がリファレンス電流よりも小さいと判定した場合、センスコンポーネントは、メモリセル１０５―ｂがロジック１を記憶したと判定できる。
【００３１】
場合によっては、メモリセル１０５―ｂに記憶されたロジック状態は、読み出し動作中にメモリセル１０５―ｂを通って流れる電流を用いて電圧を生成することによって判定されてもよい。例えば、電流−電圧変換器（例えば、値が電流の値に依存する電圧をセンスコンポーネント１２５―ａに供給することができる回路）によって、電流を電圧に変換することができる。そのような状況では、結果として生じる電圧は、メモリセル１０５―ｂによって記憶されたロジック状態を判定するために、（例えば、リファレンス線３１０によって供給される）リファレンス電圧と比較され得る。
【００３２】
図４は、メモリセル１０５を含み、本開示の様々な実施形態によるＥＣＣイベント検出をサポートする例示的回路４００を説明する。回路４００は、メモリセル１０５―ｃからメモリセル１０５―ｈを含み、これらは、図１〜図３を参照して記載したメモリセル１０５の例であり得る。各メモリセル１０５は、対応するワード線１１０を用いてアクセスされ得る。例えば、メモリセル１０５―ｃはワード線１１０―ｃを用いてアクセスされ得る。メモリセル１０５―ｄはワード線１１０―ｄを用いてアクセスされ得る。メモリセル１０５―ｅはワード線１１０―ｅを用いてアクセスされ得る。メモリセル１０５―ｆはワード線１１０―ｆを用いてアクセスされ得る。メモリセル１０５―ｇはワード線１１０―ｇを用いてアクセスされ得る。さらに、メモリセル１０５―ｈはワード線１１０―ｈを用いてアクセスされ得る。
【００３３】
回路４００は、メモリセル１０５がＮＯＲロジック設定で配置されているＮＯＲメモリの一例であり得る。ＮＯＲロジック設定は、データのバイトが一度にアクセスされることを可能にし得る（例えば、メモリセル１０５は、データのバイトに対応する１組でアクセスされ得る）。ＮＯＲロジック設定では、各メモリセル１０５のドレインは、データバスを表し得る共通デジット線１１５―ｃに接続され得る。ソース線１５０は、メモリセル１０５のソースを共通のグラウンドリファレンス（例えば、グラウンド３０５）に接続することができる。例えば、ソース線１５０―ｃはメモリセル１０５―ｃおよびメモリセル１０５―ｄのソースをグラウンド３０５―ａに接続できる。ソース線１５０―ｄはメモリセル１０５―ｅおよびメモリセル１０５―ｆのソースをグラウンド３０５―ｂに接続できる。ソース線１５０―ｅは、メモリセル１０５―ｇおよびメモリセル１０５―ｈのソースをグラウンド３０５―ｃに接続できる。上述のように、各メモリセル１０５のワード線１１０、ソース線１５０、およびデジット線１１５に印加される電圧は、メモリセル１０５のアクセス動作（例えば、読み出しまたは書き込み動作）を決定することができる。
【００３４】
回路４００は、メモリセル１０５の列を表し得る。列内の各メモリセル１０５は、それぞれ対応するワード線１１０を有し、共通のデジット線１１５を共有する。従って、（例えば列内の）共有デジット線１１５上のメモリセル１０５は１度に１つずつアクセスされ得る。行内の各メモリセル１０５（図示せず）は、対応するデジット線１１５を有し、共通のワード線１１０を共有する。従って、各メモリセル１０５はデータを読み出す（または書き込む）ための異なるデジット線１１５を有するので、行内の１組のメモリセル１０５は共有ワード線１１０を使用して同時にアクセスされ得る。１組のメモリセル１０５は、１バイトのデータを形成するために使用されるビットを表すロジック状態を記憶することができる。回路４００は、回路４００のメモリセル１０５が同じワード線１１０を使用して他のメモリセルと同時にアクセスされ得るように、メモリアレイ（例えば、図１を参照して記載されたメモリアレイ１４５）に含まれ得る。同じワード線１１０を用いてアクセスされるメモリセル１０５は、異なるワード線１１０によってアクセスされるメモリセル１０５の状態を乱すことなく、書き込まれ（例えば、プログラムされ、または消去され）、読み出され得る。図４に示す例では、ロジック１を記憶するメモリセル１０５が検知されると（例えば、対応するワード線１１０に読み出し電圧が印加されると）、メモリセル１０５がグラウンド３０５とデジット線１１５―ｃの間の導電路として働くため、対応するデジット線１１５がローに引っぱられる。ロジック０を記憶するメモリセル１０５が検知されると（例えば、対応するワード線１１０に読み出し電圧が印加されると）、メモリセル１０５がデジット線１１５―ｃからグラウンド３０５を分離するため、対応するデジット線１１５はハイのままである。
【００３５】
場合によっては、１組のメモリセル１０５を検知し、対応するビットでデータブロック（またはストリング）を形成することができる。例えば、データのブロックは、いくつかのメモリセル１０５からのビットを含み得る。場合によっては、ある動作条件が１つ以上のメモリセル１０５の記憶状態を劣化または変更することがあり、それによってメモリセル１０５の検知中に１つ以上のエラーが生じることがある。例えば、メモリセル１０５を構成する材料が劣化し得、または、隣接するメモリセル１０５がアクセス動作を妨害し得る。検出されないエラーを防ぐために、データのブロックに冗長性を追加することができる。例えば、復号器がデータブロック内の誤りを識別し、場合によっては訂正することができるように、記憶されたデータを符号化するために、誤り訂正符号（ＥＣＣ）（例えば、ブロック符号または畳み込み符号）が使用され得る。データビットのブロックがＥＣＣを使用して符号化されるとき、結果として生じるデータビットのストリングはコードワードと呼ばれることがある。コードワードは複数のバイトを含むことがある。符号化処理は書き込み処理中に発生する可能性がある。
【００３６】
コードワードが１組のメモリセル１０５の読み出し動作から構築される（例えば識別される）と、コードワードはエラーが発生したかどうかを判定するために評価され得る。例えば、ＥＣＣ動作（例えば、ＥＣＣ復号化）が、読み出されたコードワードに対して実行され、ＥＣＣ動作の結果は、コードワードがエラーフリーであるか、訂正可能なエラー（例えば、１ビットエラー）を含むか、または訂正不可能なエラー（例えば、２ビットエラー）を含むかを示し得る。コードワード中のエラー（例えば、訂正可能なエラーまたは訂正不可能なエラー）は、ＥＣＣイベントと呼ばれることがある。従って、異なる種類のエラー（例えば、１ビットエラーおよび２ビットエラー）は、ＥＣＣイベントとして分類され得る。場合によっては、ＥＣＣイベントの検出は、本明細書で論じるようにハードウェア割り込みピンをトリガすることによって示され得る。特定のＥＣＣ実装に関して記載されているが、本明細書に開示された技術は様々なタイプのエラー、ＥＣＣイベント、およびＥＣＣ実装に適用可能である。例えば、本明細書に記載の技術は、異なるレベルの検出可能性および訂正可能性を有するＥＣＣ方式に適用可能であり得る。
【００３７】
図５は、本開示の様々な実施形態によるＥＣＣイベント検出をサポートするパッケージ５００の一例を説明する。パッケージ５００は、ダイ５０５―ａ、ダイ５０５―ｂ、ダイ５０５―ｃ、およびダイ５０５―ｄを含むいくつかのダイ５０５（例えば、４つのダイ）を含む（例えば包み込む）ことができる。各ダイ５０５は、図１〜図４を参照して記載したものなど、いくつかのメモリセル１０５を含むことができる。メモリセル１０５は、パラレル設定またはシリアル設定で配置することができる。パラレル設定は、別々のまたは多重化されたアドレスバスおよびデータバスのいずれかをサポートし得るが、シリアル設定は、ホスト制御同期転送における１、２、または４ビットのデータ転送をサポートし得る。パッケージ５００は、図１を参照して記載したように、メモリアレイ１４５に含められ得る。
【００３８】
各ダイ５０５は、記憶容量（例えば、５１２メガバイト（ＭＢ））を有し得る。場合によっては、複数のダイ５０５を積み重ねて、それらが単一のダイ５０５のように見え、機能するようにすることができる。例えば、記憶容量が事実上２倍になるように（例えば、１ギガバイト（ＧＢ）まで）、ダイ５０５―ａとダイ５０５―ｂとを積み重ねることができる。そのような場合、積み重ねられたダイ５０５（例えば、ダイ５０５―ａまたはダイ５０５―ｂのいずれか）内のメモリセル１０５にアクセスするために、単一のコマンドを使用することができる。従って、ダイ５０５に含まれるメモリセル１０５へのアクセスは、ダイごとまたは積み重ねられたダイごとに行われ得る。
【００３９】
本明細書に記載の技術によれば、パッケージ５００内の１組のメモリセル１０５を読み出し動作用に選択することができる。読み出し動作中に、各メモリセル１０５の状態が検知され得る。場合によっては、読み出し動作から識別されるコードワード内でＥＣＣイベントが検出されることがある。検出されたＥＣＣイベントは、ハードウェア割り込みノードに信号を送ることによってフラグを立てることができる。例えば、パッケージ５００に含まれるダイ５０５のいずれかから読み出されたコードワードについてＥＣＣイベントが検出されたときに、割り込みノード５１０に電圧が生成されてもよい。割り込みノード５１０が複数のダイ５０５によってトリガされることが可能になるように、割り込みノード５１０は、（プルアップ抵抗５１５によって有効にされる）オープンドレイン設定で設定され得る。場合によっては、検出されたＥＣＣイベントの表示は、割り込みノード５１０をトリガする代わりに、またはそれに加えて（例えば、メモリ内または汎用レジスタ内に）記憶され得る。検出されたＥＣＣイベントの表示は、ＥＣＣイベントのタイプおよび／またはＥＣＣイベントに関連するメモリセル１０５のアドレス位置に関する情報を含み得る。記憶されたＥＣＣイベント情報は累積的であり得る（例えば、ＥＣＣイベントが発生した場所のリスト、およびいくつかの例では、ＥＣＣイベントの種類）。
【００４０】
図６は、本開示の様々な実施形態によるＥＣＣイベント検出をサポートする回路６００の一例を説明する。回路６００は、デバイスまたはシステム（例えば、先進運転支援システム（ＡＤＡＳ））と電子的に通信することができ、データおよびＥＣＣイベントは、デバイスまたはシステムとの間で通信され得る。いくつかの例では、回路６００はパッケージ（例えば、図５を参照して記載したようなパッケージ５００）に含まれていてもよい。回路６００は、異なるタイプのＥＣＣイベントを検出するように（例えば、ユーザによって）設定可能であり得る。ＥＣＣイベントはハードウェア割り込みピンをトリガすることによって示され得るか、または、ＥＣＣイベントは回路６００の記憶部分（または回路６００と電子的に通信するデバイスまたはシステムによってアクセス可能な記憶場所）に記録されるか、あるいはその両方が行われる。例えば、検出されたＥＣＣイベントは、割り込みノード５１０―ａ上に測定可能な信号（例えば、電圧）を生成することによって示されてもよく、イベントの発生は将来の使用のために記録されてもよい。
【００４１】
回路６００は、入力ノード（またはパッド）６０５を含むことができる。入力ノード６０５は、ユーザから入力（例えば、コマンド）を受信することができ、その入力に対応する信号（例えば、電気信号）をユーザインタフェース６１０に渡すことができる。ユーザインタフェース６１０は、入力ノード６０５からユーザ入力コマンド信号を受信して復号することができる。ユーザインタフェース６１０は、復号されたコマンドからの情報を使用して回路６００の他のコンポーネントを設定し制御することができる。例えば、ユーザインタフェース６１０は、ユーザが入力ノード６０５を介して適切なコマンドを発行したことに応答して、割り込み設定モジュール６１５を設定または更新することができる。ユーザインタフェース６１０は、シグナリングを介して回路６００の他のコンポーネントの動作を制御し得る。例えば、ユーザインタフェース６１０は、メモリアレイ１４５―ａ、割り込み設定モジュール６１５、ラッチ６３０―ａ、ラッチ６３０―ｂ、出力ＥＣＣイベント検出ロジック６４５、および割り込みノード５１０―ａと電子的に通信し、それらに信号を渡すことができる。
【００４２】
ユーザインタフェース６１０は、アレイセンス制御信号をメモリアレイ１４５―ａに渡し得る。アレイセンス制御信号は、メモリアレイ１４５―ａに含まれるメモリセル１０５に対するアクセス動作をメモリアレイ１４５―ａに実行させることができる。例えば、アレイセンス制御信号は、メモリアレイ１４５―ａ内の１組のメモリセルに対して読み出し（検知）または書き込み動作を引き起こすことができる。ユーザインタフェース６１０は、信号（例えば、読み出しデータラッチイネーブル信号）をラッチ６３０に送信してもよい。信号は、ラッチ６３０の出力に信号を記憶するようにラッチ６３０に促すことができる。場合によっては、ユーザインタフェース６１０は、出力ＥＣＣイベント検出ロジック６４５に制御信号（例えば、割り込みイベント信号をチェックする）を送信することができる。信号は、出力ＥＣＣイベント検出ロジック６４５に、割り込み表示（例えば、アサート割り込み信号）を割り込みノード５１０―ａに出力させることができる。割り込み表示は、少なくとも部分的にラッチ６３０―ｂの出力状態に基づくことができる。
【００４３】
割り込み設定モジュール６１５はレジスタとすることができ、ＥＣＣイベント（例えば、エラー）検出を有効または無効にすることを担当することができる。ＥＣＣイベント検出が有効化されている場合、割り込み設定モジュール６１５はどのエラー検出モードを実施するかを選択することができる。例えば、各エラー検出モードは、固有のタイプ（またはタイプの組み合わせ）のエラーまたはＥＣＣイベントを検出することができる。第１のエラー検出モードでは、１ビットエラーおよび／または訂正が検出され報告される（例えば示される）。第１のエラー検出モードのいくつかの例では、２ビットエラーが検出されるが報告されないことがある。第２のエラー検出モードでは、２ビットエラーが検出され報告される（例えば示される）。第２のエラー検出モードのいくつかの例では、１ビットエラーは検出されるが報告されないことがある。第３のエラー検出モードでは、１ビットエラーと２ビットエラーの両方が検出され報告される。例えば、異なるコードワードで検出された異なるエラータイプが報告されてもよい（例えば、第１のコードワードで検出された１ビットエラーが報告され、第２のコードワードで検出された２ビットエラーも報告され得る）。３つのエラー検出モードを参照して記載したが、本明細書に記載の技術は他のエラー検出モード（例えば、異なる組み合わせおよび／またはタイプのエラーまたはＥＣＣイベントを認識するエラー検出モード）に適用可能である。一旦設定されると、割り込み設定モジュール６１５は設定情報をＥＣＣモジュール６２０に中継することができる。
【００４４】
ＥＣＣモジュール６２０は、メモリアレイ１４５―ａから受信したコードワード中のエラーを検出することができる。メモリアレイ１４５―ａは、いくつかのメモリセル１０５を含み得る（例えば、メモリアレイ１４５―ａは、図１を参照して記載したメモリアレイ１４５の一例であり得る）。メモリアレイ１４５―ａの読み出し動作から識別されたコードワードは、ＥＣＣエラー検出動作（例えば、ＥＣＣ復号化）を実行できるＥＣＣモジュール６２０に渡され得る。ＥＣＣモジュール６２０が報告するように設定されているＥＣＣイベントをＥＣＣモジュール６２０が検出すると、ＥＣＣモジュール６２０はそのＥＣＣイベントの表示をラッチ６３０―ｂに送信できる。例えば、１ビットエラーが検出され、ＥＣＣモジュール６２０が第１のエラー検出モードにあるときに、ＥＣＣモジュール６２０は、ＥＣＣイベント検出信号をラッチ６３０―ａに送信し得る。ＥＣＣモジュール６２０はまた、１ビットエラーを訂正し得る。ＥＣＣモジュール６２０は、訂正された読み出しデータ信号をラッチ６３０―ａに渡し得る。
【００４５】
ラッチ６３０―ａは、ＥＣＣモジュール６２０から訂正された読み出しデータ信号を（例えば、第１の入力で）受信でき、さらに、ユーザインタフェース６１０から読み出しデータラッチイネーブル信号を（例えば、第２の入力で）受信すると、訂正された読み出しデータ信号を（例えば、出力で）ラッチまたは記憶できる。ラッチ６３０―ａの出力で記憶される訂正された読み出しデータ信号は、ラッチ６３０―ａの第１の入力における変化に関係なく（例えば、訂正された読み出しデータ信号の変化に関係なく）保存され得る。従って、以前に検知されたデータを失うことなく、新しいデータを検知することができる。ラッチ６３０―ａの出力に記憶されている訂正された読み出しデータ信号は、データノード６４０への送信のために読み出しデータを処理または準備あるいはその両方ができる出力データロジック６３５に渡され得る。データノード６４０におけるデータ信号は、回路６００と電子的に通信している他のコンポーネント、システム、またはデバイスにアクセス可能であり得る。
【００４６】
ラッチ６３０―ｂは、ＥＣＣモジュール６２０からの検出されたＥＣＣイベントを示す信号、およびＥＣＣイベント検出信号のラッチを可能にするユーザインタフェース６１０からの信号を受信できる。ＥＣＣイベント検出信号がラッチ６３０―ｂの第１の入力に存在し、読み出しデータラッチイネーブル信号がラッチ６３０―ａの第２の入力に存在する場合、ＥＣＣイベント検出信号は、ラッチ６３０―ｂの出力にラッチまたは記憶され得る。ラッチ６３０―ｂの出力でラッチまたは記憶されるＥＣＣイベント検出信号は、ラッチ６３０―ｂの第１の入力における変化に関係なく（例えば、ＥＣＣイベント検出信号の変化に関係なく）保存され得る。ラッチ６３０―ｂの出力に記憶されるＥＣＣイベント検出信号は、出力ＥＣＣイベント検出ロジック６４５に渡されるか、または送信され得る。出力ＥＣＣイベント検出ロジック６４５は、入力に基づいて、出力ＥＣＣイベント検出ロジック６４５の出力にアサート割り込み信号を生成することができる。アサート割り込み信号は、割り込みノード５１０―ａに送信されてもよい。例えば、アサート割り込み信号は、例えばトランジスタ６５０を介して送信されても良い。トランジスタ６５０は、割り込みノード５１０―ａと電子的に通信してもよく、ドレインが割り込みノード５１０―ａに接続されるようにオープンドレイン設定でもよい。
【００４７】
アサート割り込み信号は、割り込みノード５１０―ａの電圧を第１の値から第２の値へと変化させることができる。割り込みノード５１０―ａの信号（例えば、電圧）は測定可能であり得、ラッチ６３０―ｂの状態の出力状態に基づき得る。従って、他のコンポーネント、デバイス、またはシステムは、割り込みノード５１０―ａを監視することによってＥＣＣイベントを知ることができる。ある期間内に閾値数のＥＣＣイベントが検出されたとデバイスが判断した場合、デバイスは、ＥＣＣイベントを軽減またはＥＣＣイベントに対応するようにその動作を修正できる。例えば、検出された１ビットエラーの数が閾値よりも大きい場合、デバイスは１ビットエラーの可能性を軽減するコマンドを発行することができる。例えば、デバイスは、メモリアレイ１４５―ａ内のメモリセル１０５の状態をリフレッシュすることができる。別の例では、ＥＣＣイベントが２ビットエラーであるとデバイスが判断した場合、デバイスは、２ビットエラーに関連するデータは信頼できないと判定でき、対応するメモリセル１０５に対して第２の読み出し動作を実行できる。
【００４８】
図７は、本開示の様々な実施形態によるＥＣＣイベント検出のための例示的なタイミング図７００を説明する。タイミング図７００は、割り込みイベントを伴うシリアル周辺インタフェース（ＳＰＩ）プロトコルにおける読み出しコマンドシーケンスの一例であり得る。タイミング図７００は、アクセス動作（例えば、読み出しおよび書き込み動作）のために（例えば、ダイレベル、パッケージレベル、アレイレベル、またはデバイスレベルで）メモリセルを選択するために使用され得る選択信号７０５を含み得る。タイミング図７００は、（例えば、図６を参照して記載したように回路６００のコンポーネントに対して）アクセス動作のタイミングを同期させるために使用され得るクロック信号７１０も含み得る。タイミング図７００はまた、２つのコンポーネント間のデータ線を介して送信されるアクセス動作に含まれるデータを表すことができるデータサイクル信号７１５を含むことができる。図７に示す例では、データサイクル信号７１５は、メモリアレイ１４５から読み出されるデータ（例えば、コードワード）を表すことができる。タイミング図７００は、割り込みノード（例えば、図５および図６を参照して記載したような割り込みノード５１０または５１０―ａ）における信号を表すことができる割り込み信号７２０も含むことができる。例えば、割り込み信号７２０は割り込みノード上の電圧を表すことができる。
【００４９】
７２５において、選択信号７０５は、選択されたコンポーネントまたはデバイスに対するアクセスコマンド（例えば、読み出しコマンド）を開始するように修正（例えば、中断（dropped）から減少（decreased））され得る。７３０で、データサイクル信号７１５を使用して読み出しコマンドが発行され得る。読み出しコマンドは、読み出し動作を実行することを可能にする情報（例えば、メモリセルアドレス情報）を含むことができる。７３５で、読み出しコマンドに応答して、データが（例えば、選択されたメモリセルから）読み出され、データサイクル信号７１５として転送され得る。タイミング図７００に対応する回路（例えば、回路６００）のオープンドレイン設定のため、割り込み信号７２０は（能動的にローに引っぱられない限り）ハイであり得る。７４０で、割り込み信号７２０が修正され得る（例えば、第１の（ハイ）値から第２の（ロー）値に変更される）。修正は、検出されたＥＣＣイベント（例えば、１組のメモリセルから読み出されたコードワード内のエラー）に応答してもよい。図７に示す例では、割り込み信号７２０は、ＥＣＣイベントを有するコードワードの最初のバイト（または最初のビット）から落とされることがある。割り込み信号７２０は、他の検出されたＥＣＣイベントまたは後続のコードワードからのデータ信号（例えば出力データ）とは無関係に修正値に（例えば７４５で）維持され得る。例えば、７４５において、（電圧であり得る）割り込み信号７２０は、別のエラー（例えば、異なる組のメモリセルからのコードワード内のエラー）の検出に関係なく、第２の値（例えば、ロー）に維持され得る。別の例では、（例えば、異なるダイ上に配置された）新しい組のメモリセルが選択されても、割り込み信号７２０は第２の値に維持され得る。第２の値での割り込み信号７２０の維持は、高い読み出し出力周波数でのＥＣＣイベントの通知を確実にし得る。
【００５０】
割り込み信号７２０は７５０まで維持されてもよく、その時点で割り込み信号７２０は第２の値（例えばロー）から第１の値（例えばハイ）に変更されてもよい。この変化は、選択信号７０５の変化に応答してもよく、それはメモリセルの組を選択解除してもよい。場合によっては、変更は、ＥＣＣイベントが検出されてから一定期間が経過したという判定に応答してもよい。例えば、変更はタイマの満了に応答してもよい。他の例では、変更は、システムによるリセット（例えば、自律的にまたはユーザ入力によって引き起こされるリセット）に応答してもよい。割り込み信号７２０をリセットするための基準または手順は、システムによって自動的に選択されるか、またはユーザによって（例えば、ユーザインタフェースを介して）設定され得る。
【００５１】
図８は、本開示の様々な実施形態によるＥＣＣイベント検出をサポートするメモリコンポーネント１００―ａのブロック図８００を示す。メモリコンポーネント１００―ａは電子メモリ装置と呼ばれることがある。メモリコンポーネント１００―ａは、図１および図２を参照して記載したメモリコントローラ１４０およびメモリアレイ１４５の例であり得るメモリコントローラ１４０―ａおよびメモリアレイ１４５―ａを含む。メモリコントローラ１４０―ａは、ユーザインタフェースと電子的に通信でき、図１〜図７を参照して記載したように（例えば、バイアスコンポーネント８１０およびタイミングコンポーネント８１５にコマンドを発行することによって）メモリコンポーネント１００―ａのコンポーネントを動作させることができる。メモリコントローラ１４０―ａは、メモリアレイ１４５―ａ、リファレンスコンポーネント８２０、ＥＣＣイベント検出ロジック８３０、およびラッチ６３０―ｃと電子的に通信できる。メモリコンポーネント１００―ａのコンポーネントは、互いに電子的に通信でき、図１〜図７を参照して記載した機能を実行できる。図５を参照して記載したように、メモリコンポーネント１００―ａの素子の全部または一部をパッケージ５００内に収容できる。
【００５２】
メモリアレイ１４５―ｂは、図１〜図７を参照して記載したようないくつかのメモリセル１０５を含むことができる。例えば、メモリアレイ１４５―ｂは、割り込みノード５１０―ｂと電子的に通信する複数組のセルを含むことができる。場合によっては、複数の組のセルは、図５を参照して記載したように複数のダイ上に配置される。メモリアレイ１４５―ｂは、メモリアレイ１４５―ｃと電子的に通信し、かつＥＣＣ動作用のメモリセルを含むＥＣＣアレイ８２５も含み得る。メモリアレイ１４５―ｂに含まれるように示されているが、ＥＣＣアレイ８２５はメモリアレイ１４５―ｂの外部にあってもよい。一例では、ＥＣＣアレイ８２５およびメモリアレイ１４５―ｂは、デュアルインラインメモリモジュール（ＤＩＭＭ）の一部であり得る。
【００５３】
メモリコントローラ１４０―ａは、メモリアレイバイアス８０５をメモリアレイ１４５―ａに印加するように設定され得る。例えば、メモリコントローラ１４０―ａは、ワード線およびデジット線（例えば、デジット線１１５―ｄ）を含む、メモリアレイ１４５―ａ内の様々なノードおよび線に電圧を印加できる。例えば、バイアスコンポーネント８１０は、メモリアレイ１４５―ａ内のメモリセル（例えば、メモリセルの組）を動作させるために電圧を印加して、上述のようにメモリセルを読み書きするように設定されてもよい。バイアスは、別のコンポーネントからのコマンド（例えば、読み出しコマンド）またはユーザ入力に応答してもよい。場合によっては、メモリコントローラ１４０―ａは、図１を参照して記載したように、行デコーダ、列デコーダ、またはその両方を含み得る。これは、メモリコントローラ１４０―ａがメモリアレイ１４５―ａ内の１つ以上のメモリセルにアクセスすることを可能にし得る。バイアスコンポーネント８１０はまた、メモリコンポーネント１００―ａの他のコンポーネントによる使用のためのリファレンス信号（例えば、リファレンス電圧またはリファレンス電流）を生成するためにリファレンスコンポーネント８２０に電位を提供し得る。さらに、バイアスコンポーネント８１０は、ＥＣＣイベント検出ロジック８３０の動作のための電位またはコマンドを提供し得る。
【００５４】
場合によっては、メモリコントローラ１４０―ａは、タイミングコンポーネント８１５を使用してその動作を実行できる。例えば、タイミングコンポーネント８１５は、本明細書で論じる読み出しおよび書き込みなどのメモリ機能を実行するための電圧印加のタイミングを含む、さまざまなコマンド、信号、およびバイアス印加のタイミングを制御できる。場合によっては、タイミングコンポーネント８１５はバイアスコンポーネント８１０の動作を制御できる。
【００５５】
リファレンスコンポーネント８２０は、ＥＣＣイベント検出ロジック８３０のためのリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント８２０は、１つ以上のリファレンス信号（例えば、リファレンス電圧および／またはリファレンス電流）を生成するように特に設定された回路を含み得る。例えば、リファレンスコンポーネント８２０は、メモリアレイ１４５―ａの検知動作で使用するためのＥＣＣイベント検出ロジック８３０への第１のリファレンス信号と、ＥＣＣアレイ８２５のＥＣＣ動作用のＥＣＣイベント検出ロジック８３０への第２のリファレンス信号とを提供できる。
【００５６】
ＥＣＣイベント検出ロジック８３０は、図６を参照して記載した回路６００からの様々なコンポーネントを含むことができ、対応する動作の態様も実行できる。ＥＣＣイベント検出ロジック８３０は、（デジット線１１５―ｄを介して）メモリセルからの信号をリファレンスコンポーネント８２０からのリファレンス信号と比較することによって、メモリアレイ１４５―ｂおよび／またはＥＣＣアレイ８２５内のメモリセルの状態を検知できる。場合によっては、センスコンポーネント１２５―ｃは、本明細書で記載されるようなＥＣＣイベント検出の態様を実行し得る。
【００５７】
ＥＣＣイベント検出ロジック８３０は、メモリコンポーネント１００―ａのメモリアレイ１４５―ａに含まれる１組のメモリセルの読み出し動作からコードワードを識別できる。識別は、メモリセルの状態を検知することを含み得る。ＥＣＣイベント検出ロジック８３０は、１組のメモリセルの検知状態に関連するエラーを検出できる（例えば、ＥＣＣイベント検出ロジック８３０は、コードワードに関連するＥＣＣ動作に基づいて識別コードワード内のエラーを検出できる）。エラーは、１ビットエラーまたは２ビットエラー（または別のタイプのエラー）であり得、ＥＣＣを使用して訂正され得る。エラーを検出すると、ＥＣＣイベント検出ロジック８３０は、エラーを示す信号を割り込みノード５１０―ｂに送信する。例えば、ＥＣＣイベント検出ロジック８３０は、エラーの検出に応答して、割り込みノード５１０―ｂの電圧を第１の値から第２の値に変えることができる。
【００５８】
従って、メモリコンポーネント１００―ａは、割り込み５１０―ｂの電圧の変化に少なくとも部分的に基づいてエラーが検出されたことを示し得る（例えば、メモリコンポーネント１００―ａは、エラーが検出されたという判定を可能にし得る）。例えば、メモリコンポーネント１００―ａのコンポーネント、および／またはメモリコンポーネント１００―ａと通信するコンポーネントおよびデバイスは、少なくとも部分的に割り込みノード５１０―ｂの電圧の変化に基づいて、エラーが検出されたと判定できる。場合によっては、信号を割り込みノード５１０―ｂに送信する前に、信号を（例えば、ラッチ６３０―ｃを介して）ラッチすることができる。ラッチ６３０―ｃは、ＥＣＣアレイ８２５と電子的に通信でき、ＥＣＣアレイ８２５の読み出し動作（例えば、ＥＣＣ動作のための読み出し動作）に少なくとも部分的に基づいて出力状態を変更するように動作可能であり得る。ラッチ６３０―ｃはまた、ＥＣＣイベント検出ロジック８３０による後続の読み出し動作中にラッチされた信号が割り込みノード５１０―ｂに送信され得るように、割り込みノード５１０―ｂと電子的に通信してもよい。従って、割り込みノード５１０―ｂで測定可能な信号（例えば、電圧）は、少なくとも部分的にラッチの出力状態に基づくことがある。場合によっては、メモリコンポーネント１００―ａは、検出されたエラーの表示をメモリコンポーネント１００―ａの記憶部分に記憶できる。
【００５９】
ＥＣＣイベント検出ロジック８３０は、異なるエラー検出モードで動作するように動的に設定可能であり得る。例えば、ＥＣＣイベント検出ロジック８３０は、ユーザ入力に応答してどのタイプのエラー（ＥＣＣイベント）を検出するかを選択できる。ＥＣＣイベント検出ロジック８３０によって検出可能なタイプのエラーは、１ビットエラー、２ビットエラー、１ビットおよび２ビットエラー、または他のタイプのエラーを含み得る。ＥＣＣイベント検出ロジック８３０は、（例えば、ユーザ入力に応答して）有効化または無効化されてもよい。例えば、ＥＣＣイベント検出ロジック８３０は、そのエラー検出モードが有効にされたときにエラーを検出し、そのエラー検出モードが無効にされたときにエラーを無視するか、またはエラーを検出するためのＥＣＣ動作の実行を控えることができる。
【００６０】
いくつかの例では、ＥＣＣイベント検出ロジック８３０によって実行される読み出し動作は、（例えば、適切なワード線を活性化することによって）検知のためにメモリセルの組を選択することを含み得る。セルの組は、エラーを有するコードワードと関連付けられてもよい。メモリセルの状態に応じて（例えば、メモリセルのフローティングゲートの電荷によって決定されるような）メモリセルを通って電流が流れるように、読み出し電圧がメモリセルの組（例えば、対応するワード線）に印加され得る。ＥＣＣイベント検出ロジック８３０は、少なくとも部分的に読み出し電圧の印加に基づいて、各メモリセルに対応する電圧（例えば、各メモリセルからの電流に対応する電圧）を判定できる。ＥＣＣイベント検出ロジック８３０は、各メモリセルからの電圧をリファレンス電圧と比較することができ、各メモリセルの状態は、少なくとも部分的にその比較に基づいて判定され得る。従って、ＥＣＣイベント検出ロジック８３０によって識別されたコードワードは、各メモリセルに対応する電圧の判定に少なくとも部分的に基づいてもよい。
【００６１】
いくつかの例では、（例えば、対応するワード線に印加されるバイアスを変更することによって）読み出し動作のために選択されたメモリセルの組を選択解除し、新しいメモリセルの組を選択することができる。そのような場合には、割り込みノード５１０―ｂの電圧は第２の値から第１の値へ変化してもよい。選択解除は、エラーが検出されたという判定の後に行われてもよい。いくつかの例では、エラーが検出されたと判定してから閾値時間が経過したと判定することができる（例えば、タイミングコンポーネント８１５によって）。割り込みノード５１０―ｂの電圧は、閾値時間が経過したという判定に少なくとも部分的に基づいて第１の値に変更され得る。場合によっては、ＥＣＣイベント検出ロジック８３０は、異なる組のメモリセルに関連する別のエラーを検出することができる。割り込みノード５１０―ｂの電圧は、他のエラーの検出に関係なく第２の値に維持されてもよい。
【００６２】
図９は、本開示の様々な実施形態によるＥＣＣイベント検出をサポートするシステム９００を説明する。システム９００は、様々なコンポーネントを接続するかまたは物理的にサポートするためのプリント回路基板であり得るか、またはそれを含み得るデバイス９０５を含む。デバイス９０５は電子メモリ装置とも呼ばれる。デバイス９０５は、図１および図８を参照して記載したメモリコンポーネント１００の一例であり得るメモリコンポーネント１００―ｂを含む。メモリコンポーネント１００―ｂは、メモリコントローラ１４０―ｂ、ＥＣＣイベント検出ロジック８３０―ａ、およびメモリアレイ１４５―ｃを含み得る。デバイス９０５はまた、プロセッサ９１０、ＢＩＯＳコンポーネント９１５、周辺コンポーネント９２０、および入出力制御コンポーネント９２５を含み得る。デバイス９０５のコンポーネントは、バス９３０を介して互いに電子的に通信できる。
【００６３】
プロセッサ９１０は、メモリコントローラ１４０―ｂを介してメモリコンポーネント１００―ｂを動作させるように設定され得る。プロセッサ９１０は、入力９３５を介して設定または制御され得る。場合によっては、プロセッサ９１０は、図１および図８を参照して記載したメモリコントローラ１４０の機能を実行できる。他の場合では、メモリコントローラ１４０―ｂはプロセッサ９１０に統合されてもよい。プロセッサ９１０は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブルロジックデバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、またはこれらのタイプのコンポーネントの組み合わせであり得、プロセッサ９１０は、ＥＣＣイベント検出および通知を含む、本明細書に記載されている様々な機能を実行し得る。プロセッサ９１０は、例えば、デバイス９０５に様々な機能またはタスクを実行させるためにコンピュータ読み取り可能な命令を実行するように設定され得る。
【００６４】
ＢＩＯＳコンポーネント９１５は、ファームウェアとして動作するベーシック・インプット／アウトプット・システム（ＢＩＯＳ）（システム９００の様々なハードウェアコンポーネントを初期化し実行することができる）を含むソフトウェアコンポーネントであり得る。ＢＩＯＳコンポーネント９１５は、プロセッサ９１０と様々なコンポーネント（例えば周辺コンポーネント９２０、入出力制御コンポーネント９２５など）との間のデータフローを管理することもできる。ＢＩＯＳコンポーネント９１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、または他の任意の不揮発性メモリに格納されたプログラムまたはソフトウェアを含み得る。
【００６５】
周辺コンポーネント９２０は、デバイス９０５に統合されている、任意の入力または出力デバイスもしくはシステム、またはそのようなデバイスおよびシステムのためのインタフェースであり得る。例は、ディスクコントローラ、サウンドコントローラ、グラフィックコントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアルまたはパラレルポート、あるいは、周辺コンポーネントインターコネクト（ＰＣＩ）もしくはアクセラレーテッド・グラフィックス・ポート（ＡＧＰ）スロットなどの周辺カードスロットを含み得る。
【００６６】
入出力制御コンポーネント９２５は、プロセッサ９１０と周辺コンポーネント９２０、入力デバイス９３５、または出力デバイス９４０との間のデータ通信を管理することができる。入出力制御コンポーネント９２５はまた、デバイス９０５に統合されていない周辺機器を管理し得る。場合によっては、入出力制御コンポーネント９２５は、外部周辺機器への物理的接続またはポートを表し得る。
【００６７】
入力９３５は、デバイス９０５またはそのコンポーネントに入力を提供するデバイス９０５の外部のデバイスまたは信号を表すことができる。これは（例えば、図６を参照して記載したような）ユーザインタフェースまたは、他のデバイスとのインタフェースもしくは他のデバイス間のインタフェースを含み得る。場合によっては、入力９３５は、周辺コンポーネント９２０を介してデバイス９０５と連動する周辺機器であり得るか、または入出力制御コンポーネント９２５によって管理され得る。
【００６８】
出力９４０は、デバイス９０５またはその任意のコンポーネントから出力を受信するように設定されたデバイス９０５の外部のデバイスまたは信号を表すことができる。出力９４０の例は、ディスプレイ、オーディオスピーカー、プリントデバイス、別のプロセッサまたはプリント回路基板などを含み得る。場合によっては、出力９４０は、周辺コンポーネント９２０を介してデバイス９０５と連動する周辺機器であり得るか、または入出力制御コンポーネント９２５によって管理され得る。
【００６９】
メモリコントローラ１４０―ｂ、デバイス９０５、およびメモリアレイ１４５―ｃのコンポーネントは、それらの機能を実行するように設計された回路により作り上げられてもよい。これは、本明細書に記載された機能を実行するように設定された様々な回路素子（例えば、導電線、トランジスタ、コンデンサ、コイル、抵抗、増幅器、または、他の能動素子もしくは受動素子）を含み得る。
【００７０】
図１０は、本開示の様々な実施形態によるＥＣＣイベント検出のための方法１０００を説明するフローチャートを示す。方法１０００の動作は、図１、図８および図９を参照して記載したように、メモリコンポーネント１００によって実装され得る。例えば、方法１０００は、図１、図８および図９を参照して記載したように、メモリ装置に含まれるメモリコントローラ１４０によって実行され得る。いくつかの例では、メモリコントローラ１４０は、メモリアレイ１４５の機能素子を制御して以下に記載される機能を実行するための１組のコードを実行できる。追加または代替として、メモリコントローラ１４０は、専用ハードウェアを使用して以下に記載される機能を実行してもよい。
【００７１】
ブロック１００５において、図１〜図９を参照して記載したように、方法は、電子メモリ装置の読み出し動作からコードワードを識別することを含み得る。場合によっては、方法は、エラー検出モードを有効にすることを含み得る。従って、コードワード中のエラーは、エラー検出モードを有効にすることに少なくとも部分的に基づいて検出され得る。場合によっては、方法は、ユーザ入力に応答して検出および報告されるべきエラーのタイプ（例えば、１ビットエラー、２ビットエラー、またはその両方）を選択することを含み得る。いくつかの例では、方法は、コードワードに関連付けられたメモリセルの組に第１の電圧を印加することと、第１の電圧の印加に少なくとも部分的に基づいてメモリセルの組の各メモリセルに対応する電圧を判定することとを含み得る。コードワードは、各メモリセルに対応する電圧の判定に少なくとも部分的に基づいて識別され得る。いくつかの例では、ブロック１００５の動作は、図６および図８をそれぞれ参照して記載したように、ＥＣＣモジュール６２０またはＥＣＣイベント検出ロジック８３０によって実行または促進され得る。
【００７２】
ブロック１０１０において、図１〜図９を参照して記載したように、方法は、コードワードに関連するＥＣＣ動作に少なくとも部分的に基づいてコードワード中のエラーを検出することを含み得る。検出されたエラーは、１ビットエラーまたは２ビットエラーであり得る。場合によっては、方法は、エラーが１ビットエラーであると判定すること、および１ビットエラーを訂正することを含むことができる。いくつかの例では、ブロック１０１０の動作は、図６および図８をそれぞれ参照して記載したように、ＥＣＣモジュール６２０またはＥＣＣイベント検出ロジック８３０によって実行または促進され得る。
【００７３】
ブロック１０１５において、図１〜図９を参照して記載したように、方法は、エラー検出を示す信号を電子メモリ装置のノードに送信することを含み得る。いくつかの例では、方法は、信号をノードに送信する前に信号をラッチすることを含み得る。ラッチされた信号は、後続の読み出し動作中にノードに送信されてもよい。場合によっては、方法は、電子メモリ装置の記憶部分に検出されたエラーの表示を記憶することを含み得る。いくつかの例では、ブロック１０１５の動作は、図６および図８をそれぞれ参照して記載したように、ＥＣＣモジュール６２０またはＥＣＣイベント検出ロジック８３０によって実行または促進され得る。
【００７４】
図１１は、本開示の様々な実施形態によるＥＣＣイベント検出のための方法１１００を説明するフローチャートを示す。方法１１００の動作は、図１、図８および図９を参照して記載したように、メモリ装置に含まれるメモリコンポーネント１００によって実装され得る。例えば、方法１１００の動作は、図１、図８および図９を参照して記載したように、メモリコントローラ１４０によって実行され得る。いくつかの例では、メモリコントローラ１４０は、メモリアレイ１４５の機能素子を制御して以下に記載される機能を実行するための１組のコードを実行できる。追加または代替として、メモリコントローラ１４０は、専用ハードウェアを使用して以下に記載される機能を実行してもよい。
【００７５】
ブロック１１０５において、図１〜図９を参照して記載したように、方法は、電子メモリ装置の１組のメモリセルの各セルの状態を検知することを含み得る。いくつかの例では、方法は、検知のためにメモリセルの１組を選択することを含み得る。１組のメモリセルを検知することは、各メモリセルからの電圧または電流をリファレンス電圧または電流と比較することを含み得る。各メモリセルの状態は、各メモリセルの比較に少なくとも部分的に基づいて決定され得る。いくつかの例では、方法は、ユーザ入力に応答して、検出されるエラーのタイプ（例えば、１ビットエラー、２ビットエラー、またはその両方）を設定することを含み得る。いくつかの例では、ブロック１１０５の動作は、図６および図８をそれぞれ参照して記載したように、ＥＣＣモジュール６２０またはＥＣＣイベント検出ロジック８３０によって実行または促進され得る。
【００７６】
ブロック１１１０において、図１〜図９を参照して記載したように、方法は、１組のメモリセルの検知状態に関連するエラーを検出することを含むことができる。いくつかの例では、ブロック１１１０の動作は、図６および図８をそれぞれ参照して記載したように、ＥＣＣモジュール６２０またはＥＣＣイベント検出ロジック８３０によって実行または促進され得る。
【００７７】
ブロック１１１５において、図１〜図９を参照して記載したように、方法は、検出に応答して電子メモリ装置のノードの電圧を第１の値から第２の値に変更することを含み得る。方法は、メモリセルの組の選択解除に少なくとも部分的に基づいてノードの電圧を第１の値に変更することも含み得る。いくつかの例では、方法は、エラーが検出されたと判定してから閾値時間が経過したと判定することと、判定に少なくとも部分的に基づいてノードの電圧を第１の値に変更することとを含み得る。場合によっては、方法は、異なる組のメモリセルに関連する別のエラーを検出することと、他のエラーの検出に関係なくノードの電圧を第２の値に維持することを含み得る。選択解除は、エラーが検出されたという判定の後に発生し得る。いくつかの例では、ブロック１１１５の動作は、図６および図８をそれぞれ参照して記載したように、ＥＣＣモジュール６２０またはＥＣＣイベント検出ロジック８３０によって実行または促進され得る。
【００７８】
ブロック１１２０において、方法は、図１〜図９を参照して記載したように、ノードの電圧を変更することに少なくとも部分的に基づいてエラーが検出されたことを示すことを含み得る。いくつかの例では、ブロック１１２０の動作は、図６および図８をそれぞれ参照して記載したように、ＥＣＣモジュール６２０またはＥＣＣイベント検出ロジック８３０によって実行または促進され得る。
【００７９】
従って、方法１０００および方法１１００は、ＥＣＣイベント検出を提供することができる。方法１０００および方法１１００は可能な実装を記述しており、他の実装が可能であるように動作およびステップが再配置または修正され得ることに留意すべきである。いくつかの例では、方法１０００および方法１１００のうちの２つ以上からの機構を組み合わせることができる。
【００８０】
本明細書で述べたことは例を提供するものであって、特許請求の範囲に記載された範囲、応用可能性、または例を限定するものではない。本開示の範囲から逸脱することなしに、上述した素子の機能や配置を変更してもよい。様々な例は、適宜、様々な手順もしくはコンポーネントを省略、置換、または追加するものであってもよい。また、ある例に関して述べた機構を、他の例で組み合わせるようにしてもよい。
【００８１】
本明細書で添付図面と関連付けて説明したことは、例示的な設定を述べたものであって、実施可能なまたは請求項の範囲内にある全ての実施例を示したわけではない。ここで使用した「実施例」、「例示的な」、および「実施形態」という用語は、「実施例、実例、もしくは説明としての役割をなす」という意味であって、「好ましい」や「他の例よりも有利な」という意味ではない。詳細な説明は、記載する技術についての理解を提供するために、具体的詳細を含んでいる。しかし、これらの技術は、それらの具体的詳細なしでも実施され得る。ある実例では、記述した実施例の概念を不明瞭にするのを避けるために、周知の構造およびデバイスをブロック図の形で示している
【００８２】
添付図面において、同様なコンポーネントもしくは機構は、同じ参照符号を有し得る。さらに、同じタイプの様々なコンポーネントは、参照符号の後に、同様なコンポーネント間を区別するダッシュと第２の符号とを付すことによって、区別され得る。第１の参照符号が本明細書中で使用される場合、この記載は、第２の参照符号にかかわらず、同じ第１の参照符号を有する同様なコンポーネントのいずれか１つに適用され得る。
【００８３】
本明細書に記載した情報および信号は、様々な異なる技術や技法のうちのいずれかを用いて表され得る。例えば、これまでの記載の全体にわたって参照された、データ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場もしくは光粒子、あるいはそれらの任意の組み合わせによって表され得る。いくつかの図は、複数の信号を１つの信号として示し得るが、当業者であれば、その信号は信号のバス（ここで、バスは様々なビット幅を有している）を表し得る、と理解するであろう。
【００８４】
「電子的に通信（electronic communication）」という用語は、コンポーネント間の電子の流れをサポートする、コンポーネント間の関係を表している。これは、コンポーネント間の直接的な接続を含み得るし、あるいは、それらの中間のコンポーネントを含んでもよい。電子的に通信しているコンポーネントは、（例えば、電圧が印加された回路内で）電子または信号を動的に交換し得るし、あるいは、（例えば、電圧が印加されていない回路内で）電子または信号を動的に交換しないものであってよいが、回路に電圧が印加されることに応じて電子または信号を交換するように設定されるか、もしくはそのように動作可能であり得る。一例として、スイッチ（例えばトランジスタ）を介して物理的に接続された２つのコンポーネントは、そのスイッチの状態（すなわち、開状態もしくは閉状態）にかかわらず、電子的に通信している。
【００８５】
メモリアレイ１４５を含む本明細書で論じられたデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、砒化ガリウム、窒化ガリウム等のような半導体基板上に形成されてもよい。いくつかの場合では、基板は半導体ウェハである。他の場合では、基板は、シリコン・オン・グラス（ＳＯＧ）もしくはシリコン・オン・サファイア（ＳＯＰ）等のシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよく、または、他の基板上の半導体材料のエピキシャル層であってもよい。基板もしくはその部分領域の導電性は、リン、ホウ素、または砒素を含むがこれらには限定されない様々な化学種を用いたドーピングによって、制御され得る。ドーピングは、基板の初期の形成又は成長中に、イオン注入もしくはその他の任意のドーピング手段によって行われ得る。
【００８６】
本明細書で議論されたトランジスタは、電界効果トランジスタ（ＦＥＴ）を表わし得るし、ソース、ドレイン、およびゲートを含む３端子デバイスを含み得る。代替的に、１つまたは複数のトランジスタは、フローティングゲート金属酸化膜トランジスタ（ＦＧＭＯＳ）を表すことができ、ソース、ドレイン、コントロールゲート、およびフローティングゲートを含む３端子デバイスを含むことができる。トランジスタ端子は、導電性物質（例えば、金属）を通して他の電子素子に接続され得る。ソースおよびドレインは、導電性であっても良く、高濃度にドープされた（例えば、縮退した）半導体領域を含み得る。ソースおよびドレインは低濃度にドープされた半導体領域もしくはチャネルにより分離され得る。チャネルがｎ型（すなわち、主なキャリアは電子）である場合、トランジスタはｎ型トランジスタと称され得る。チャネルがｐ型（すなわち、主なキャリアは正孔）である場合、トランジスタはｐ型トランジスタと称され得る。チャネルは、絶縁するゲート酸化物によって覆われ得る。チャネルの導電性はゲートに電圧を印加することによって制御され得る。例えば、正の電圧もしくは負の電圧を、ｎ型トランジスタまたはｐ型トランジスタの各々に印加することは、チャネルを導電性にし得る。トランジスタは、該トランジスタの閾値電圧以上の電圧がトランジスタゲートに印加されたとき、「動作開始（ｏｎ）」もしくは「活性化」される。トランジスタは、該トランジスタの閾値電圧未満の電圧がトランジスタゲートに印加されたとき、「動作終了（ｏｆｆ）」もしくは「不活性化」される。
【００８７】
本明細書での開示に関連して記載された様々な例示的なブロック、コンポーネント、およびモジュールは、本明細書に記載された機能を実行するように設計された、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくはその他のプログラマブルロジックデバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、あるいはそれらの任意の組み合わせを用いて、実施もしくは実行され得る。汎用プロセッサは、マイクロプロセッサであってもよいが、代替として、プロセッサは、いずれかの従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサは、また、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと共同動作する１つ以上のマイクロプロセッサ、又は任意の他の同様な設定）として実装されてもよい。
【００８８】
本明細書に記載された機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせにおいて実装され得る。プロセッサによって実行されるソフトウェアにおいて実装される場合には、その機能は、コンピュータ読み取り可能媒体上の１つ以上の命令もしくはコードとして、記憶されるかまたは送信され得る。その他の実施例および実装も、本開示ならびに添付の請求項の範囲内である。例えば、ソフトウェアの性質上、上述した機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、もしくはそれらのいずれかの組み合わせを用いて実施可能である。機能を実装する機構も様々な位置に物理的に配置されてよく、それは、機能の一部がそれぞれ異なる物理的位置で実施されるように分散されることを含む。また、請求項を含む本明細書中で使用されているように、項目のリスト（例えば、「・・・のうちの少なくとも１つ」もしくは「・・・のうちの１つ以上」のようなフレーズによって始まる項目のリスト）中で使用される「ｏｒ」は、包括的なリストを示す。例えば、Ａ、Ｂ、もしくはＣのうちの少なくとも１つというリストは、Ａ、またはＢ、またはＣ、またはＡＢ、またはＡＣ、またはＢＣ、またはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味する。
【００８９】
コンピュータ読み取り可能媒体は、非一時的コンピュータ記憶媒体と、コンピュータプログラムをある場所から他の場所へ転送することを容易なものにする何らかの媒体を含む通信媒体との両方を含む。非一時的記憶媒体は、汎用のもしくは特定用途向けのコンピュータによってアクセス可能な、任意の利用可能な媒体であってよい。一例として、非一時的コンピュータ読み取り可能媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能なプログラマブル・リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭもしくはその他の光ディスクストレージ、磁気ディスクストレージまたはその他の磁気ストレージデバイス、あるいは、所望のプログラムコード手段を命令又はデータ構造の形式で担持しもしくは記憶するように使用可能であって、かつ、汎用もしくは特定用途向けのコンピュータ、あるいは、汎用または特定用途向けのプロセッサによってアクセス可能である他の非一時的媒体を含み得るが、これらに限定されない。
【００９０】
また、任意の接続が、適切にコンピュータ読み取り可能媒体と呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は、赤外、高周波、およびマイクロ波等の無線技術を用いて、ウェブサイト、サーバ、又はその他のリモートソースから送信される場合には、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または、赤外、高周波、およびマイクロ波等の無線技術が、上記媒体の定義に含まれる。本明細書で使用されるディスク（disk）およびディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピディスク、およびブルーレイディスクを含む。ディスク（disk）は通常データを磁気的に再生するのに対し、ディスク（disc）はデータをレーザで光学的に再生する。それらの組み合わせも、コンピュータ読み取り可能媒体の範囲内に含まれ得る。
【００９１】
本明細書に述べたことは、当業者が本開示を実施または使用することを可能にするために提供される。本開示に対する様々な変更は、当業者にとって容易になし得るものであり、本明細書に定義された一般的な原理も、本開示の範囲から逸脱することなく、他の変形例に適用され得る。従って、本開示は、ここに述べた例や設計に限定されるべきものではなく、本明細書に述べた原理および新規な機構と矛盾しない最も広い範囲が本開示に認められるべきである。
【図１】
2019526845.tif 000003
【図２】
2019526845.tif 000004
【図３】
2019526845.tif 000005
【図４】
2019526845.tif 000006
【図５】
2019526845.tif 000007
【図６】
2019526845.tif 000008
【図７】
2019526845.tif 000009
【図８】
2019526845.tif 000010
【図９】
2019526845.tif 000011
【図１０】
2019526845.tif 000012
【図１１】
2019526845.tif 000013
【手続補正書】
【提出日】平成31年3月27日(2019.3.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電子メモリ装置の読み出し動作からコードワードを識別すること、
前記コードワードに関連する誤り訂正符号（ＥＣＣ）動作に少なくとも部分的に基づい
て前記コードワード中のエラーを検出すること、および
前記エラーの検出を示す信号を前記電子メモリ装置のノードに送信すること
を含む、電子メモリ装置を動作させる方法。
【請求項２】
前記エラーが１ビットエラーまたは２ビットエラーを含む、請求項１に記載の方法。
【請求項３】
ユーザ入力に応答して検出されるエラーのタイプを選択すること
をさらに含む請求項１に記載の方法。
【請求項４】
前記エラーの種類は、１ビットエラーまたは２ビットエラー、あるいはその両方を含む
、請求項３に記載の方法。
【請求項５】
エラー検出モードを有効にすること
をさらに含み、
前記コードワード中の前記エラーは、前記エラー検出モードを有効にすることに少なく
とも部分的に基づいて検出される
請求項１に記載の方法。
【請求項６】
前記読み出し動作は、
前記コードワードに関連する１組のメモリセルに第１の電圧を印加すること、および
、
前記第１の電圧の印加に少なくとも部分的に基づいて、前記１組のメモリセルの各メ
モリセルに対応する電圧または電流を判定すること
を含み、
前記コードワードは、各メモリセルに対応する前記電圧または電流の前記判定に少なくと
も部分的に基づいて識別される
請求項１に記載の方法。
【請求項７】
検出された前記エラーの表示を前記電子メモリ装置の記憶部に記憶すること
をさらに含む請求項１に記載の方法。
【請求項８】
前記検出に少なくとも部分的に基づいて前記エラーを訂正すること
をさらに含む請求項１に記載の方法。
【請求項９】
前記信号を前記ノードに送信する前に前記信号をラッチすること
をさらに含む請求項１に記載の方法。
【請求項１０】
前記ラッチされた信号は、後続の読み出し動作中に前記ノードに送信される
請求項９に記載の方法。
【請求項１１】
電子メモリ装置の１組のメモリセルの各セルの状態を検知すること、
前記１組のメモリセルの検知された前記状態に関連するエラーを検出すること、
前記エラー検出に応答して、前記電子メモリ装置のノードの電圧を第１の値から第２の
値に変更すること、および、
前記ノードの前記電圧を変更することに少なくとも部分的に基づいて前記エラーが検出
されたことを示すこと
を含む、電子メモリ装置を動作させる方法。
【請求項１２】
検知のために前記１組のメモリセルを選択すること、および
前記１組のメモリセルの選択解除に少なくとも部分的に基づいて、前記ノードの前記電
圧を前記第１の値に変更すること
をさらに含み、
前記選択解除は、前記エラーが検出されたという判定の後に起こる
請求項１１に記載の方法。
【請求項１３】
前記エラーが検出されたと判定してから閾値時間が経過したと判定すること、および
前記閾値時間が経過したという前記判定に少なくとも部分的に基づいて、前記ノードの
前記電圧を前記第１の値に変更すること
をさらに含む請求項１１に記載の方法。
【請求項１４】
異なる組のメモリセルに関連する他のエラーを検出すること、および
前記他のエラーの検出に関係なく、前記ノードの前記電圧を前記第２の値に維持するこ
と
をさらに含む請求項１１に記載の方法。
【請求項１５】
検知することは、
各メモリセルからの電圧または電流をリファレンス電圧またはリファレンス電流と比
較すること
を含み、
各メモリセルの前記状態は、各メモリセルの前記比較に少なくとも部分的に基づいて判
定される
請求項１１に記載の方法。
【請求項１６】
前記エラーが１ビットエラーまたは２ビットエラーである、請求項１１に記載の方法。
【請求項１７】
前記エラーが１ビットエラーであると判定すること、および、
前記１ビットエラーを訂正すること
をさらに含む請求項１６に記載の方法。
【請求項１８】
ユーザ入力に応答して、検出されるエラーのタイプを設定すること
をさらに含み、
前記エラーのタイプは、１ビットエラーまたは２ビットエラー、あるいはその両方を含
む
請求項１１に記載の方法。
【請求項１９】
複数のメモリセルを含むメモリアレイ、
前記メモリアレイと電子的に通信する誤り訂正符号（ＥＣＣ）アレイ、
前記ＥＣＣアレイと電子的に通信し、少なくとも部分的に前記ＥＣＣアレイの読み出し
動作に基づいて出力状態を変更するように動作可能なラッチ、および、
前記ラッチと電子的に通信する出力ピン
を含み、
前記出力ピンで測定可能な電圧は、少なくとも部分的に前記ラッチの前記出力状態に基
づく
電子メモリ装置。
【請求項２０】
前記メモリアレイと電子的に通信するユーザインタフェース
をさらに含む請求項１９に記載の電子メモリ装置。
【請求項２１】
前記出力ピンは、前記ユーザインタフェースと電子的に通信する
請求項２０に記載の電子メモリ装置。
【請求項２２】
前記メモリアレイは、前記出力ピンと電子的に通信する複数組のセルを含む
請求項１９に記載の電子メモリ装置。
【請求項２３】
前記複数組のセルは、同じパッケージ内に収容されている複数のダイ上に配置される
請求項２２に記載の電子メモリ装置。
【請求項２４】
前記出力ピンと電子的に通信するトランジスタ
をさらに含み、
前記トランジスタは、前記出力ピンに接続されたドレインを含む
請求項１９に記載の電子メモリ装置。
【請求項２５】
前記ドレインと電子的に通信する抵抗
をさらに含み、
前記トランジスタは複数のパッケージと電子的に通信し、
前記複数のパッケージのうちの少なくとも１つのパッケージは前記メモリアレイを収容
する
請求項２４に記載の電子メモリ装置。
【請求項２６】
メモリアレイ、ならびに、
電子メモリ装置の１組のメモリセルの各セルの状態を検知し、
前記１組のメモリセルの検知された前記状態に関連するエラーを検出し、
前記エラー検出に応答して、前記電子メモリ装置のノードの電圧を第１の値から第２
の値に変更し、かつ、
前記ノードの前記電圧を変更することに少なくとも部分的に基づいて前記エラーが検
出されたことを示す
ように設定されたメモリコントローラ
を含む
電子メモリ装置。
【請求項２７】
メモリアレイ、
前記メモリアレイと電子的に通信する誤り訂正符号（ＥＣＣ）アレイ、ならびに、
前記ＥＣＣアレイと電子的に通信するメモリコントローラ
を備え、
前記メモリコントローラは、
前記メモリアレイの読み出し動作からコードワードを識別し、
前記ＥＣＣアレイのＥＣＣ動作に少なくとも部分的に基づいて前記コードワード中の
エラーを検出し、前記ＥＣＣ動作は前記コードワードに関連し、
前記エラーの検出を示す信号を装置の出力ノードに送信する
装置。
【請求項２８】
前記メモリコントローラは、
前記ＥＣＣアレイのエラー検出モードを有効にするように設定され、
前記コードワード内の前記エラーは、前記エラー検出モードを有効にすることに少な
くとも部分的に基づいて検出される
請求項２７に記載の装置。
【請求項２９】
前記メモリコントローラは、
ユーザ入力に応答して検出されるエラーの種類を選択し、
前記エラーの種類は、１ビットエラーまたは２ビットエラー、あるいはその両方を含
む
請求項２７に記載の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
＜クロスリファレンス＞
本特許出願は「Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ  Ｅｖｅｎｔ  Ｄｅｔｅ
ｃｔｉｏｎ」という名称のＺｈａｎｇらによる２０１６年６月２９日に出願された米国特
許出願番号１５／１９７，４４６号に対する優先権を主張する２０１７年６月６日に出願
された「Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ  Ｅｖｅｎｔ  Ｄｅｔｅｃｔｉｏ
ｎ」という名称のＰＣＴ出願番号ＰＣＴ／ＵＳ２０１７／０３６１９４号に対する優先権
を主張する。これらの特許の各々は、その譲受人に譲渡されており、その全体が参照によ
り本明細書に明示的に含まれる。
【０００２】
本発明は、一般にメモリデバイスに関し、より具体的には、誤り訂正符号（ＥＣＣ）イ
ベント検出に関する。
【背景技術】
【０００３】
メモリデバイスは、例えばコンピュータ、無線通信デバイス、カメラ、およびデジタル
ディスプレイなどの様々な電子デバイス中に情報を記憶するために広く使用されている。
情報は、メモリデバイスの異なる状態にプログラミングすることで記憶される。例えば、
バイナリデバイスはロジック「１」もしくはロジック「０」でしばしば表される２つの状
態を有する。他のシステムでは、３つ以上の状態が記憶され得る。記憶された情報にアク
セスするために、電子デバイスはメモリデバイス中の記憶された状態を読み出しもしくは
検知（sense；センス）し得る。情報を記憶するために、電子デバイスはメモリデバイス
の状態を書き込み得る。
【０００４】
ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミック
ＲＡＭ（ＤＲＡＭ）、シンクロナス・ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡ
Ｍ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシ
ュメモリ、および、その他を含む様々な種類のメモリデバイスが存在する。メモリデバイ
スは揮発性もしくは不揮発性であり得る。不揮発性メモリ（例えば、ＮＯＲフラッシュメ
モリおよびＮＡＮＤフラッシュメモリなど）は、外部電源が存在しなくても長期間にわた
ってデータを記憶できる。ＤＲＡＭなどの揮発性メモリデバイスは外部電源によって定期
的にリフレッシュされないと、時間とともに記憶されたそれらの状態を失い得る。揮発性
メモリのある機構は、読み出しもしくは書き込みの速度が速いことなどの有利な性能を提
供し得るが、不揮発性メモリの機構は周期的なリフレッシュがなくてもデータを記憶でき
ることなどが有利であり得る。
【０００５】
堅固なデータ記憶を必要とするシステムおよびデバイスは、ＮＯＲフラッシュメモリの
ような信頼性の高いフラッシュメモリを使用することができる。ＮＯＲフラッシュメモリ
は信頼性が高いが、エラーが発生する場合がある。ＮＯＲフラッシュメモリに依存するデ
バイスはエラーに気付かず、あたかもそれがエラーフリーであるかのようにデータを扱う
ことがあり、それはデバイスの動作に悪影響を及ぼす可能性がある。
【図面の簡単な説明】
【０００６】
本開示は、以下の図を参照し、含む。
【図１】本開示の様々な実施形態による誤り訂正符号（ＥＣＣ）イベント検出をサポートする例示的なメモリコンポーネントを説明する図である。
【図２】本開示の様々な実施形態によるＥＣＣイベント検出をサポートするメモリセルの例を説明する図である。
【図３】メモリセルを含み、本開示の様々な実施形態によるＥＣＣイベント検出をサポートする例示的な回路を説明する図である。
【図４】メモリセルを含み、本開示の様々な実施形態によるＥＣＣイベント検出をサポートする例示的な回路を説明する図である。
【図５】本開示の様々な実施形態によるＥＣＣイベント検出をサポートする例示的なパッケージを説明する図である。
【図６】本開示の様々な実施形態によるＥＣＣイベント検出をサポートする回路の一例を説明する図である。
【図７】本開示の様々な実施形態によるＥＣＣイベント検出のための例示的なタイミング図を説明する図である。
【図８】本開示の様々な実施形態によるＥＣＣイベント検出をサポートするメモリコンポーネントの例のブロック図を説明する図である。
【図９】本開示の様々な実施形態によるＥＣＣイベント検出をサポートするメモリコンポーネントを含むシステムを説明する図である。
【図１０】本開示の様々な実施形態によるＥＣＣイベント検出のための方法を説明するフローチャートである。
【図１１】本開示の様々な実施形態によるＥＣＣイベント検出のための方法を説明するフローチャートである。
【発明を実施するための形態】
【０００７】
ＮＯＲフラッシュメモリのエラーが検出され得、ハードウェア割り込みを介してデバイ
スに表示され得る。エラーは、誤り訂正符号（ＥＣＣ）を用いて検出され得る。エラーを
検出すると、測定可能な信号が割り込みノードに送信され得る。信号は、ＮＯＲフラッシ
ュメモリを使用するデバイスにエラーが発生したことを通知することができる。
【０００８】
メモリアレイ内のＮＯＲメモリセルを含むメモリセルは、データおよび情報を記憶する
ために使用され得る。各ＮＯＲメモリセルは、例えば、メモリセルの状態によって表され
得る１ビットのデータを記憶するために使用され得る。例えば、メモリセルの第１の状態
は、第１の２進値（例えば、ロジック０）を表すことができ、メモリセルの第２の状態は
、第２の２進値（例えば、ロジック１）を表すことができる。高速化するために、メモリ
セルは、１組で書き込まれ、１組で読み出される。１組のデータが１組のメモリセルに書
き込まれるとき、メモリセルが読み出されたときにエラーが検出可能であるようにＥＣＣ
が使用され得る。読み出し動作中にＥＣＣを使用してエラーが検出されると、割り込みノ
ードに信号を送信することによってエラーがハードウェアでフラグを立てられ得る。例え
ば、割り込みノードの電圧を変更して、デバイスまたは、デバイスの他のコンポーネント
にエラーを示すことができる。デバイスは、（例えば、信号を識別するか、または、割込
みノードの電圧を測定することによって）エラーを知ることができ、それに応じて動作を
調整することができる。
【０００９】
以上に紹介された開示の機構は、メモリコンポーネントに関して以下でさらに記載され
る。次に、ＥＣＣイベント検出のための詳細な例を記載する。本開示のこれらおよび他の
機構は、ＮＯＲメモリにおけるエラーの通知に関連する装置図、システム図、およびフロ
ーチャートを参照してさらに説明され記載される。
【００１０】
図１は、本開示の様々な実施形態による、ＥＣＣイベント検出をサポートする例示的な
メモリコンポーネント１００を説明する。メモリコンポーネント１００は、電子メモリ装
置とも呼ばれることがある。メモリコンポーネント１００は、異なる状態を記憶するため
にプログラム可能なメモリセル１０５の行および列を含むメモリアレイ１４５を含む。各
メモリセル１０５は、ロジック０およびロジック１として表される２つの状態を記憶する
ようにプログラム可能であってもよい（例えば、メモリセル１０５は、シングルレベルセ
ル（ＳＬＣ）であってもよい）。すなわち、各メモリセル１０５は、１ビットの情報を記
憶することができる。場合によっては、メモリセル１０５は、３つ以上のロジック状態を
記憶するように設定される（例えば、メモリセル１０５は、マルチレベルセル（ＭＬＣ）
であってもよい）。メモリセル１０５は、プログラム可能な状態を表す電荷を記憶するた
めのフローティングゲートトランジスタ（例えば、ＭＯＳＦＥＴ）を含むことができる。
例えば、充電および非充電フローティングゲートトランジスタは、それぞれ２つのロジッ
ク状態を表すことができる。ＮＯＲフラッシュメモリアーキテクチャは、そのような設計
を一般に使用することができる。フローティングゲートトランジスタ上の異なるレベルの
電荷は、異なるロジック状態を表すことができる。他の場合には、メモリセル１０５は、
１つ以上のプログラム可能な状態を表すためにゲート誘電体に電荷を記憶するための電荷
トラップトランジスタを含むことができる。
【００１１】
ソース線１５０は、共通電圧（例えば、共通グラウンドまたは０Ｖ）に接続され得る。
ビット線とも呼ばれ得るデジット線１１５は、メモリセル１０５のアクセス動作（例えば
、読み出し動作）のためのデータバスとして働くことができる。読み出しおよび書き込み
（例えば、プログラミングおよび消去）のような動作は、適切なワード線１１０（アクセ
ス線とも呼ばれ得る）およびデジット線１１５を活性化または選択することにより、メモ
リセル１０５に対して行われ得る。ワード線１１０もしくはデジット線１１５を活性化ま
たは選択することは、バイアス電圧をそれぞれの線に印加することを含むことができる。
これにより、メモリセル１０５のワード線１１０およびデジット線１１５に印加される電
圧の組み合わせは、アクセス動作（例えば、アクセス動作が読み出しまたは書き込み（消
去もしくはプログラム）動作であるか）を定義することができる。
【００１２】
ワード線１１０、ソース線１５０、およびデジット線１１５は、導電性材料で形成され
る。例えば、ワード線１１０、ソース線１５０、およびデジット線１１５は、金属（銅、
アルミニウム、金、タングステン等）、金属合金、またはその他の導電性材料等で形成さ
れていてもよい。図１の例によれば、メモリアレイ１４５内のメモリセル１０５の各行は
、単一のワード線１１０に接続され、メモリセル１０５の各列は、単一のデジット線１１
５に接続される。しかし、メモリセル１０５は、他の設定で配置されていてもよい。１本
のワード線１１０と１本のデジット線１１５を活性化する（例えば、適切にバイアスをか
ける）ことにより、１組のメモリセル１０５（例えば、いくつかのメモリセル１０５に記
憶されたロジック値に対応するデータのバイト）がアクセスされ得る。メモリセル１０５
にアクセスすることは、メモリセル１０５の読み出しまたは書き込み（例えば、プログラ
ミングまたは消去）を含むことができる。ある場合には、ワード線１１０とデジット線１
１５との交点をメモリセルのアドレスと呼ぶことがある。ＮＯＲフラッシュメモリは、バ
イトレベルでアドレス可能（例えば、アクセス可能）であってもよい。
【００１３】
メモリセル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を
介して制御され得る。いくつかの例では、行デコーダ１２０は、メモリコントローラ１４
０から行アドレスを受信し、受信した行アドレスに基づいて適切なワード線１１０を活性
化する。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信
し、適切なデジット線１１５を活性化する。例えば、メモリアレイ１４５は、ＷＬ＿１〜
ＷＬ＿Ｍと符号付けされた複数のワード線１１０、および、ＤＬ＿１〜ＤＬ＿Ｎと符号付
けされた複数のデジット線１１５を含むことができる。ここで、ＭおよびＮは、アレイサ
イズに依存する。従って、適切なワード線１１０とデジット線１１５（例えば、ＷＬ＿２
およびＤＬ＿３）をバイアスすることにより、それらの交点のメモリセル１０５がアクセ
スされ得る。
【００１４】
アクセスする際に、メモリセル１０５の記憶された状態を判定するためセンスコンポー
ネント１２５によってメモリセル１０５は読み出し、または検知され得る。例えば、メモ
リセル１０５を流れる電流は、メモリセル１０５のフローティングゲート上の電荷によっ
て決定されるので、対応するデジット線１１５上に移動することができる。メモリセル１
０５を流れる電流は、例えば、メモリセル１０５の制御ゲートに（例えば、対応するワー
ド線１１０を介して）バイアス（例えば、電圧を印加）することに基づき得る。メモリセ
ル１０５を流れる電流は、メモリセル１０５に記憶された状態を判定するためにリファレ
ンス電流（図示せず）と比較され得る。例えば、デジット線１１５がリファレンス電流よ
りも高い電流を有する場合には、センスコンポーネント１２５は、メモリセル１０５に記
憶された状態がロジック１であると判定し、その逆も同様である。場合によっては、電流
は、メモリセル１０５のロジック状態を判定するためにリファレンス電圧と比較される電
圧に変換されてもよい。センスコンポーネント１２５は、ラッチと呼ばれることがある信
号の差を検出および増幅するために様々なトランジスタまたは増幅器を含むことができる
。その後、メモリセル１０５の検出されたロジック状態は、出力１３５として列デコーダ
１３０を介して出力され得る。
【００１５】
メモリセル１０５は、関連するワード線１１０およびデジット線１１５をバイアスする
ことによって書き込まれる（例えば、プログラムされるかまたは消去される）ことができ
る。場合によっては、ワード線１１０の活性化は、対応するメモリセル１０５のデジット
線１１５をバイアスすることがある。ワード線１１０が活性化されている間に関連するデ
ジット線１１５をバイアスすることによって、メモリセル１０５を書き込むことができ、
すなわちロジック値（例えば１ビットのデータ）をメモリセル１０５に記憶することがで
きる。列デコーダ１３０は、メモリセル１０５に書き込まれるべきデータ、例えば入力１
３５を受け取ることができる。フローティングゲートトランジスタメモリセル１０５は、
フローティングゲートトランジスタに電圧を印加することによって書き込まれてもよい。
このプロセスは以下でさらに詳細に論じられる。場合によっては、データのストリングま
たはブロックは、１組のメモリセル１０５に書き込むことによってメモリアレイ１４５に
記憶され得る。そのような場合、書き込み動作中にＥＣＣコードを使用して、後続の読み
出し動作中のエラー検出を可能にすることができる。本明細書に記載の技術によれば、読
み出しプロセス中のＥＣＣ動作に少なくとも部分的に基づいて検出されたエラーは、ハー
ドウェア割り込みを設定することによってフラグを立てることができる。
【００１６】
メモリコントローラ１４０は、行デコーダ１２０、列デコーダ１３０、およびセンスコ
ンポーネント１２５などの様々なコンポーネントを通じて、メモリセル１０５の動作（例
えば、読み出し、プログラム、消去など）を制御することができる。メモリコントローラ
１４０は、所望のワード線１１０およびデジット線１１５をバイアスするために行アドレ
ス信号および列アドレス信号を生成してもよい。メモリコントローラ１４０はまた、メモ
リアレイ１４５の動作中に使用される様々な電位を生成および制御し得る。一般に、本明
細書で論じられる印加電圧の振幅、形状、または持続時間は調整または変更することがで
き、メモリアレイ１４５を動作させるための様々な動作に対して異なることがある。さら
に、メモリアレイ１４５内の１組または複数組のメモリセル１０５に同時にアクセスする
ことができる。例えば、全てのメモリセル１０５または１組のメモリセル１０５が単一の
ロジック状態に設定されるリセット動作中に、メモリアレイ１４５のセルの複数（または
全て）の組に同時にアクセスすることができる。
【００１７】
本明細書に開示された技術はフローティングゲートメモリセルを参照して記載されてい
るが、技術は電荷トラップメモリセルのようなロジック状態を記憶する他のタイプのセル
を使用して実施されてもよい。
【００１８】
図２は、本開示の様々な実施形態による、ＥＣＣイベント検出をサポートするメモリセ
ル１０５―ａの一例を説明する。メモリセル１０５―ａは、図１を参照して記載したメモ
リセル１０５の一例であり得る。メモリセル１０５―ａは、従来のトランジスタと同様で
あり得、ゲートと半導体との間に追加の電極を含み得るフローティングゲートトランジス
タ（例えば、ＦＧＭＯＳ）を含むことができる。
【００１９】
メモリセル１０５―ａは、１ビットの情報を記憶するために使用されるフラッシュメモ
リアーキテクチャで使用されるメモリセルの一例であり得る。メモリセル１０５―ａはエ
ラーを受けやすい可能性がある。例えば、メモリセル１０５―ａは、本明細書ではビット
反転と呼ばれる、記憶されたビットが反転される（例えば、記憶されたロジック１がロジ
ック０になる、またはその逆になる）現象を経験することがある。ビット反転は、メモリ
セル１０５―ａによって記憶された電圧レベルまたは電荷がその初期値からゆっくりドリ
フトするドリフト効果の結果であり得る。ビット反転はまた、１組のメモリセル１０５に
対するプログラミング動作が誤ってメモリセル１０５―ａ上のビットを反転させるオーバ
ープログラミング効果からも生じ得る。場合によっては、ビット反転は、１組のメモリセ
ル１０５に対する読み出し動作が、検知されたメモリセル１０５のうちの１つ（例えば、
メモリセル１０５―ａ）のビット値の永久的な変化を引き起こす読み出し妨害エラーから
生じ得る。
【００２０】
メモリセル１０５―ａは、ＮＯＲフラッシュメモリセルとすることができ、従って、他
のタイプのフラッシュメモリ（例えば、ＮＡＮＤアーキテクチャ）よりもビット反転の影
響を受けにくい可能性がある。ＮＯＲメモリは、非常に高い信頼性（例えば、低い誤り率
）を必要とするいくつかの用途において使用され得る。例えば、ＮＯＲメモリは、軍事、
宇宙、および医療分野のシステムおよびデバイスに使用することができる。本明細書で記
載されるように、エラーが発生したときにデバイスに通知を提供するエラー検出方式を使
用することによって、ＮＯＲメモリの高信頼性を補完および向上させることができる。エ
ラーを知ったデバイスは、エラーに関連するデータを使用する前に修正措置を講じること
ができる。あるいは、デバイスは他のエラーの可能性を減らすために動作を調整してもよ
い。場合によっては、デバイスはエラーフラグ（例えば、汎用レジスタに記憶されている
）をチェックすることによってエラーを知ることができる。デバイスは、追加的または代
替的に、エラーを示す信号を送るためにハードウェア割り込みノードを監視することによ
ってエラーを知ることができる。ハードウェア割り込みノードを介したエラーの通知は、
他のエラー検出手法と比べて高速で、オーバーヘッドが少なくなり得る。
【００２１】
メモリセル１０５―ａは、ソース線１５０―ａ、ワード線１１０―ａ、およびデジット
線１１５―ａを含み得る。ワード線１１０―ａは制御ゲート２２０に接続することができ
（例えば、制御ゲート２２０はワード線１１０―ａを介してアクセスされ得る）、ソース
線１５０―ａはソース２３０に接続することができ（例えば、ソース２３０はソース線１
５０―ａを介してアクセスされ得る）、デジット線１１５―ａはドレイン２４０に接続さ
れることができる（例えば、ドレイン２４０はデジット線１１５―ａによってアクセスさ
れ得る）。制御ゲート２２０は電極を含み得る。図２に示す例では、ソース２３０および
ドレイン２４０は、ｐ基板半導体２０５によって囲まれたｎ基板を含む（例えば、メモリ
セル１０５―ａはＮＭＯＳトランジスタであり得る）。代替例では、ソース２３０および
ドレイン２４０は、ｎ基板半導体によって囲まれたｐ基板を含み得る（例えば、メモリセ
ル１０５―ａはＰＭＯＳトランジスタを含み得る）。制御ゲート２２０が放電するように
制御ゲート２２０がバイアスされると、導電チャネルがソース２３０とドレイン２４０と
の間に形成され、電流がメモリセル１０５―ａを通って（例えば、ソース２３０からドレ
イン２４０へ）流れることを可能にする。電荷が制御ゲート２２０に蓄積するように制御
ゲート２２０がバイアスされると、導電チャネルは、電流がソース２３０とドレイン２４
０の間を流れないように制限され得る。
【００２２】
メモリセル１０５―ａは、制御ゲート２２０とｐ基板半導体２０５の間にフローティン
グゲート２１０（例えば電極）も含むことができる。フローティングゲート２１０は、絶
縁体２３５によってメモリセル１０５―ａの他の部分から絶縁され得る。絶縁体２３５は
、酸化物（例えば、金属酸化物、酸化シリコンなど）などの絶縁材料で作られ得る。メモ
リセル１０５―ａが適切にバイアスされると、電流はメモリセル１０５―ａを通って（例
えば、ソース２３０とドレイン２４０との間のチャネルを通って）流れることができる。
十分に高い電流がメモリセル１０５を通過するとき、チャネルを通って（例えば、ソース
２３０からドレイン２４０へ）流れる電子は、（例えば、ホットキャリア注入を介して）
絶縁体２３５を通過するのに十分な運動エネルギーを得ることができ、フローティングゲ
ート２１０上に蓄積できる。従って、フローティングゲート２１０は負電荷を得ることが
できる。
【００２３】
電力（例えば、電圧バイアス）がメモリセル１０５から除去されたとき、フローティン
グゲート２１０上の電荷はフローティングゲート２１０上に留まることができ、バイナリ
状態を示すことができる。すなわち、メモリセル１０５―ａは、電源を切っても特定の状
態を維持することができる。フローティングゲート２１０の電荷状態は、１ビットのデー
タを表すために使用され得る。例えば、フローティングゲート２１０上の電荷の存在は第
１のロジック状態（例えばロジック０）を示すことができ、フローティングゲート２１０
上の電荷の不存在は第２のロジック状態（例えばロジック１）を示すことができる。メモ
リセル１０５にロジック０を書き込むまたは記憶するプロセスは、本明細書ではメモリセ
ル１０５のプログラミングと呼ばれることがある。メモリセル１０５にロジック１を書き
込むまたは記憶するプロセスは、本明細書では、メモリセル１０５の消去と呼ばれること
がある。
【００２４】
フローティングゲート２１０上の電荷の存在またはその欠如は、メモリセル１０５―ａ
の挙動および／または特性（例えば、閾値電圧）に影響を及ぼし得る。フローティングゲ
ート２１０が充電されていない場合（例えば、フローティングゲート２１０がロジック１
に対応する中性電荷を有する場合）、メモリセル１０５―ａはほぼ従来のトランジスタと
同様に動作することができる。すなわち、制御ゲート２２０に印加される正の電圧バイア
スは、ソース２３０からドレイン２４０に電流を運ぶｐ基板半導体２０５内に導電性チャ
ネルを作ることができる。フローティングゲート２１０が充電され（例えば、記憶された
ロジック０に対応する負に充電され）、正電圧が制御ゲート２２０に印加されると、フロ
ーティングゲート２１０上の電荷は、チャネル領域を制御ゲート２２０から遮蔽すること
ができ、ソース２３０とドレイン２４０の間にチャネルが形成されるのを防止でき、それ
によってメモリセル１０５―ａを通って流れる電流の量を制限する。従って、メモリセル
１０５―ａがロジック１を記憶する（例えば、フローティングゲートが中性である）場合
、メモリセル１０５―ａがロジック０を記憶する（例えば、フローティングゲートが負で
ある）場合よりも、より多くの電流がメモリセル１０５―ａを通って流れ得る。
【００２５】
図３は、メモリセル１０５―ｂを含み、本開示の様々な実施形態によるＥＣＣイベント
検出をサポートする例示的な回路３００を説明する。メモリセル１０５―ｂは、図１およ
び図２を参照して記載したメモリセル１０５の例であり得る。メモリセル１０５―ｂは、
ソース線（ＳＬ）１５０―ｂを使用してアクセスされるソース（図示せず）、およびデジ
ット線１１５―ｂを使用してアクセスされるドレイン（図示せず）を含み得る。ソース線
１５０―ｂは、メモリセル１０５―ｂのソースが中性の電圧またはバイアス（例えば、０
Ｖ）を有するように、グラウンドリファレンス（例えば、グラウンド３０５）に接続され
てもよい。メモリセル１０５―ｂの制御ゲート２２０―ａに接続されているワード線（Ｗ
Ｌ）１１０―ｂを使用して、メモリセル１０５―ｂを動作（例えば、読み出しまたは書き
込み動作）のために選択することができる。
【００２６】
メモリセル１０５―ｂは、（例えば、ワード線１１０―ｂ、ソース線１５０―ｂ、およ
びデジット線１１５―ｂを個々に介して）制御ゲート２２０―ａ、ソースおよびドレイン
の電圧を制御することによってアクセス（例えば、書き込みまたは検知）され得る。例え
ば、負および正の電圧バイアスを制御ゲート２２０―ａに印加し、適切な電圧バイアスを
ソースおよびドレインに印加することによって、メモリセル１０５―ｂは書き込まれ（例
えば、プログラムされまたは消去され）得る。制御ゲート２２０―ａの電圧バイアスは、
ワード線１１０―ｂを用いて修正することができる。後述するように、メモリセル１０５
―ｂはまた、メモリセル１０５―ｂに適切な電圧を印加することによって読み出される（
検知される）ことができる。
【００２７】
メモリセル１０５―ｂをプログラムする（例えば、ロジック０を書き込む）ために、（
例えば、ワード線１１０―ｂを介して）制御ゲート２２０―ａに正電圧が印加され得るし
、（例えば、デジット線１１５―ｂを介して）ドレインに小さい正電圧が印加され得る。
そのような状況では、制御ゲート２２０―ａからソース線１５０―ａへの電圧降下（例え
ば、ＶＧ−ＶＳ＝ＶＧＳ）は、メモリセル１０５―ｂの閾値電圧（例えば、ＶＴｈ）より
も大きくなり得る。すなわち、電子は、ソースからドレインへ（例えば、ソース線１５０
―ｂからデジット線１１５―ｂへ）（例えば、電流Ｉの形態で）流れることができる。ソ
ースからドレインへの電流が十分に高い場合、多数の高エネルギー電子がフローティング
ゲート２１０―ａの周囲のポテンシャル障壁を乗り越えることができ、ソースとドレイン
との間の導電性チャネルから（絶縁層を介して）フローティングゲート２１０―ａ上にジ
ャンプできる。従って、フローティングゲート２１０―ａは第１の状態に充電され得る。
外部から（例えば電界によって）操作されない限り、電荷はフローティングゲート２１０
―ａ上に残ることができる。場合によっては、フローティングゲート２１０―ａ上の電荷
が制御ゲート２２０―ａからの電界を部分的に相殺し、それがメモリセル１０５―ｂの閾
値電圧をシフトさせることがある。
【００２８】
メモリセル１０５―ｂを消去する（例えば、ロジック１を書き込む）ために、制御ゲー
ト２２０―ａとソースとの間に負電圧を発生させることができる（例えば、ＶＧＳ＜０）
。例えば、デジット線１１５―ｂがグラウンドにされている間に、負の電圧が（例えばワ
ード線１１０―ｂを介して）制御ゲート２２０―ａに印加され得る。印加された負電圧が
十分に大きい場合、負電圧によって生成された電界は、（例えば、量子力学的トンネリン
グを介して）フローティングゲート２１０―ａから多数の電子を引き出すことができる。
従って、フローティングゲート２１０―ａ上の電荷を除去することができ（例えば、フロ
ーティングゲート２１０―ａからの電子を導電チャネルに再注入することができ）、フロ
ーティングゲート２１０―ａはロジック１を記憶することができる（例えば、フローティ
ングゲート２１０―ａは中性電荷を有することができる）。場合によっては、フローティ
ングゲート２１０―ａを放電させるために、制御ゲート２２０―ａとｐ基板半導体との間
に負電圧が発生することがある。
【００２９】
フローティングゲート２１０―ａによって記憶されたロジック状態を読み出すために、
制御ゲート２２０―ａに電圧が印加され得る。電圧は、フローティングゲート２１０―ａ
に蓄積された電荷が保存されるように十分に低く選択され得るが、フローティングゲート
２１０―ａの充電状態と非充電状態とを区別するのに十分に高くされ得る。適切な電圧が
印加されると、メモリセル１０５―ｂは、絶縁状態を維持するか、またはフローティング
ゲート２１０―ａ上に存在する電荷に基づいて導電性になる。上述したように、フローテ
ィングゲート２１０―ａが負電荷を有する場合（ロジック０に対応する）よりはむしろ、
フローティングゲート２１０―ａが中性電荷を有する場合（ロジック１に対応する）、メ
モリセル１０５―ｂを通ってデジット線１１５―ｂに流れる電流が多くなる。
【００３０】
従って、メモリセル１０５―ｂのロジック状態は、デジット線１１５―ｂ上の電流（ま
たはデジット線１１５―ｂ上の電流から生じる電圧）をリファレンス電流（またはリファ
レンス電圧）と比較することによって判定され得る。例えば、センスコンポーネント１２
５―ａは、デジット線１１５―ｂ上の電流をリファレンス線３１０によって提供されたリ
ファレンス電流と比較することができる。リファレンス電流は、ロジック１に対応する電
流とロジック０に対応する電流との間（例えば、中間またはほぼ中間）であり得る。セン
スコンポーネント１２５―ａがデジット線１１５―ｂ上の電流がリファレンス電流よりも
大きいと判定した場合、センスコンポーネントは、メモリセル１０５―ｂがロジック０を
記憶したと判定できる。センスコンポーネント１２５―ａがデジット線１１５―ｂ上の電
流がリファレンス電流よりも小さいと判定した場合、センスコンポーネントは、メモリセ
ル１０５―ｂがロジック１を記憶したと判定できる。
【００３１】
場合によっては、メモリセル１０５―ｂに記憶されたロジック状態は、読み出し動作中
にメモリセル１０５―ｂを通って流れる電流を用いて電圧を生成することによって判定さ
れてもよい。例えば、電流−電圧変換器（例えば、値が電流の値に依存する電圧をセンス
コンポーネント１２５―ａに供給することができる回路）によって、電流を電圧に変換す
ることができる。そのような状況では、結果として生じる電圧は、メモリセル１０５―ｂ
によって記憶されたロジック状態を判定するために、（例えば、リファレンス線３１０に
よって供給される）リファレンス電圧と比較され得る。
【００３２】
図４は、メモリセル１０５を含み、本開示の様々な実施形態によるＥＣＣイベント検出
をサポートする例示的回路４００を説明する。回路４００は、メモリセル１０５―ｃから
メモリセル１０５―ｈを含み、これらは、図１〜図３を参照して記載したメモリセル１０
５の例であり得る。各メモリセル１０５は、対応するワード線１１０を用いてアクセスさ
れ得る。例えば、メモリセル１０５―ｃはワード線１１０―ｃを用いてアクセスされ得る
。メモリセル１０５―ｄはワード線１１０―ｄを用いてアクセスされ得る。メモリセル１
０５―ｅはワード線１１０―ｅを用いてアクセスされ得る。メモリセル１０５―ｆはワー
ド線１１０―ｆを用いてアクセスされ得る。メモリセル１０５―ｇはワード線１１０―ｇ
を用いてアクセスされ得る。さらに、メモリセル１０５―ｈはワード線１１０―ｈを用い
てアクセスされ得る。
【００３３】
回路４００は、メモリセル１０５がＮＯＲロジック設定で配置されているＮＯＲメモリ
の一例であり得る。ＮＯＲロジック設定は、データのバイトが一度にアクセスされること
を可能にし得る（例えば、メモリセル１０５は、データのバイトに対応する１組でアクセ
スされ得る）。ＮＯＲロジック設定では、各メモリセル１０５のドレインは、データバス
を表し得る共通デジット線１１５―ｃに接続され得る。ソース線１５０は、メモリセル１
０５のソースを共通のグラウンドリファレンス（例えば、グラウンド３０５）に接続する
ことができる。例えば、ソース線１５０―ｃはメモリセル１０５―ｃおよびメモリセル１
０５―ｄのソースをグラウンド３０５―ａに接続できる。ソース線１５０―ｄはメモリセ
ル１０５―ｅおよびメモリセル１０５―ｆのソースをグラウンド３０５―ｂに接続できる
。ソース線１５０―ｅは、メモリセル１０５―ｇおよびメモリセル１０５―ｈのソースを
グラウンド３０５―ｃに接続できる。上述のように、各メモリセル１０５のワード線１１
０、ソース線１５０、およびデジット線１１５に印加される電圧は、メモリセル１０５の
アクセス動作（例えば、読み出しまたは書き込み動作）を決定することができる。
【００３４】
回路４００は、メモリセル１０５の列を表し得る。列内の各メモリセル１０５は、それ
ぞれ対応するワード線１１０を有し、共通のデジット線１１５を共有する。従って、（例
えば列内の）共有デジット線１１５上のメモリセル１０５は１度に１つずつアクセスされ
得る。行内の各メモリセル１０５（図示せず）は、対応するデジット線１１５を有し、共
通のワード線１１０を共有する。従って、各メモリセル１０５はデータを読み出す（また
は書き込む）ための異なるデジット線１１５を有するので、行内の１組のメモリセル１０
５は共有ワード線１１０を使用して同時にアクセスされ得る。１組のメモリセル１０５は
、１バイトのデータを形成するために使用されるビットを表すロジック状態を記憶するこ
とができる。回路４００は、回路４００のメモリセル１０５が同じワード線１１０を使用
して他のメモリセルと同時にアクセスされ得るように、メモリアレイ（例えば、図１を参
照して記載されたメモリアレイ１４５）に含まれ得る。同じワード線１１０を用いてアク
セスされるメモリセル１０５は、異なるワード線１１０によってアクセスされるメモリセ
ル１０５の状態を乱すことなく、書き込まれ（例えば、プログラムされ、または消去され
）、読み出され得る。図４に示す例では、ロジック１を記憶するメモリセル１０５が検知
されると（例えば、対応するワード線１１０に読み出し電圧が印加されると）、メモリセ
ル１０５がグラウンド３０５とデジット線１１５―ｃの間の導電路として働くため、対応
するデジット線１１５がローに引っぱられる。ロジック０を記憶するメモリセル１０５が
検知されると（例えば、対応するワード線１１０に読み出し電圧が印加されると）、メモ
リセル１０５がデジット線１１５―ｃからグラウンド３０５を分離するため、対応するデ
ジット線１１５はハイのままである。
【００３５】
場合によっては、１組のメモリセル１０５を検知し、対応するビットでデータブロック
（またはストリング）を形成することができる。例えば、データのブロックは、いくつか
のメモリセル１０５からのビットを含み得る。場合によっては、ある動作条件が１つ以上
のメモリセル１０５の記憶状態を劣化または変更することがあり、それによってメモリセ
ル１０５の検知中に１つ以上のエラーが生じることがある。例えば、メモリセル１０５を
構成する材料が劣化し得、または、隣接するメモリセル１０５がアクセス動作を妨害し得
る。検出されないエラーを防ぐために、データのブロックに冗長性を追加することができ
る。例えば、復号器がデータブロック内の誤りを識別し、場合によっては訂正することが
できるように、記憶されたデータを符号化するために、誤り訂正符号（ＥＣＣ）（例えば
、ブロック符号または畳み込み符号）が使用され得る。データビットのブロックがＥＣＣ
を使用して符号化されるとき、結果として生じるデータビットのストリングはコードワー
ドと呼ばれることがある。コードワードは複数のバイトを含むことがある。符号化処理は
書き込み処理中に発生する可能性がある。
【００３６】
コードワードが１組のメモリセル１０５の読み出し動作から構築される（例えば識別さ
れる）と、コードワードはエラーが発生したかどうかを判定するために評価され得る。例
えば、ＥＣＣ動作（例えば、ＥＣＣ復号化）が、読み出されたコードワードに対して実行
され、ＥＣＣ動作の結果は、コードワードがエラーフリーであるか、訂正可能なエラー（
例えば、１ビットエラー）を含むか、または訂正不可能なエラー（例えば、２ビットエラ
ー）を含むかを示し得る。コードワード中のエラー（例えば、訂正可能なエラーまたは訂
正不可能なエラー）は、ＥＣＣイベントと呼ばれることがある。従って、異なる種類のエ
ラー（例えば、１ビットエラーおよび２ビットエラー）は、ＥＣＣイベントとして分類さ
れ得る。場合によっては、ＥＣＣイベントの検出は、本明細書で論じるようにハードウェ
ア割り込みピンをトリガすることによって示され得る。特定のＥＣＣ実装に関して記載さ
れているが、本明細書に開示された技術は様々なタイプのエラー、ＥＣＣイベント、およ
びＥＣＣ実装に適用可能である。例えば、本明細書に記載の技術は、異なるレベルの検出
可能性および訂正可能性を有するＥＣＣ方式に適用可能であり得る。
【００３７】
図５は、本開示の様々な実施形態によるＥＣＣイベント検出をサポートするパッケージ
５００の一例を説明する。パッケージ５００は、ダイ５０５―ａ、ダイ５０５―ｂ、ダイ
５０５―ｃ、およびダイ５０５―ｄを含むいくつかのダイ５０５（例えば、４つのダイ）
を含む（例えば包み込む）ことができる。各ダイ５０５は、図１〜図４を参照して記載し
たものなど、いくつかのメモリセル１０５を含むことができる。メモリセル１０５は、パ
ラレル設定またはシリアル設定で配置することができる。パラレル設定は、別々のまたは
多重化されたアドレスバスおよびデータバスのいずれかをサポートし得るが、シリアル設
定は、ホスト制御同期転送における１、２、または４ビットのデータ転送をサポートし得
る。パッケージ５００は、図１を参照して記載したように、メモリアレイ１４５に含めら
れ得る。
【００３８】
各ダイ５０５は、記憶容量（例えば、５１２メガバイト（ＭＢ））を有し得る。場合に
よっては、複数のダイ５０５を積み重ねて、それらが単一のダイ５０５のように見え、機
能するようにすることができる。例えば、記憶容量が事実上２倍になるように（例えば、
１ギガバイト（ＧＢ）まで）、ダイ５０５―ａとダイ５０５―ｂとを積み重ねることがで
きる。そのような場合、積み重ねられたダイ５０５（例えば、ダイ５０５―ａまたはダイ
５０５―ｂのいずれか）内のメモリセル１０５にアクセスするために、単一のコマンドを
使用することができる。従って、ダイ５０５に含まれるメモリセル１０５へのアクセスは
、ダイごとまたは積み重ねられたダイごとに行われ得る。
【００３９】
本明細書に記載の技術によれば、パッケージ５００内の１組のメモリセル１０５を読み
出し動作用に選択することができる。読み出し動作中に、各メモリセル１０５の状態が検
知され得る。場合によっては、読み出し動作から識別されるコードワード内でＥＣＣイベ
ントが検出されることがある。検出されたＥＣＣイベントは、ハードウェア割り込みノー
ドに信号を送ることによってフラグを立てることができる。例えば、パッケージ５００に
含まれるダイ５０５のいずれかから読み出されたコードワードについてＥＣＣイベントが
検出されたときに、割り込みノード５１０に電圧が生成されてもよい。割り込みノード５
１０が複数のダイ５０５によってトリガされることが可能になるように、割り込みノード
５１０は、（プルアップ抵抗５１５によって有効にされる）オープンドレイン設定で設定
され得る。場合によっては、検出されたＥＣＣイベントの表示は、割り込みノード５１０
をトリガする代わりに、またはそれに加えて（例えば、メモリ内または汎用レジスタ内に
）記憶され得る。検出されたＥＣＣイベントの表示は、ＥＣＣイベントのタイプおよび／
またはＥＣＣイベントに関連するメモリセル１０５のアドレス位置に関する情報を含み得
る。記憶されたＥＣＣイベント情報は累積的であり得る（例えば、ＥＣＣイベントが発生
した場所のリスト、およびいくつかの例では、ＥＣＣイベントの種類）。
【００４０】
図６は、本開示の様々な実施形態によるＥＣＣイベント検出をサポートする回路６００
の一例を説明する。回路６００は、デバイスまたはシステム（例えば、先進運転支援シス
テム（ＡＤＡＳ））と電子的に通信することができ、データおよびＥＣＣイベントは、デ
バイスまたはシステムとの間で通信され得る。いくつかの例では、回路６００はパッケー
ジ（例えば、図５を参照して記載したようなパッケージ５００）に含まれていてもよい。
回路６００は、異なるタイプのＥＣＣイベントを検出するように（例えば、ユーザによっ
て）設定可能であり得る。ＥＣＣイベントはハードウェア割り込みピンをトリガすること
によって示され得るか、または、ＥＣＣイベントは回路６００の記憶部分（または回路６
００と電子的に通信するデバイスまたはシステムによってアクセス可能な記憶場所）に記
録されるか、あるいはその両方が行われる。例えば、検出されたＥＣＣイベントは、割り
込みノード５１０―ａ上に測定可能な信号（例えば、電圧）を生成することによって示さ
れてもよく、イベントの発生は将来の使用のために記録されてもよい。
【００４１】
回路６００は、入力ノード（またはパッド）６０５を含むことができる。入力ノード６
０５は、ユーザから入力（例えば、コマンド）を受信することができ、その入力に対応す
る信号（例えば、電気信号）をユーザインタフェース６１０に渡すことができる。ユーザ
インタフェース６１０は、入力ノード６０５からユーザ入力コマンド信号を受信して復号
することができる。ユーザインタフェース６１０は、復号されたコマンドからの情報を使
用して回路６００の他のコンポーネントを設定し制御することができる。例えば、ユーザ
インタフェース６１０は、ユーザが入力ノード６０５を介して適切なコマンドを発行した
ことに応答して、割り込み設定モジュール６１５を設定または更新することができる。ユ
ーザインタフェース６１０は、シグナリングを介して回路６００の他のコンポーネントの
動作を制御し得る。例えば、ユーザインタフェース６１０は、メモリアレイ１４５―ａ、
割り込み設定モジュール６１５、ラッチ６３０―ａ、ラッチ６３０―ｂ、出力ＥＣＣイベ
ント検出ロジック６４５、および割り込みノード５１０―ａと電子的に通信し、それらに
信号を渡すことができる。
【００４２】
ユーザインタフェース６１０は、アレイセンス制御信号をメモリアレイ１４５―ａに渡
し得る。アレイセンス制御信号は、メモリアレイ１４５―ａに含まれるメモリセル１０５
に対するアクセス動作をメモリアレイ１４５―ａに実行させることができる。例えば、ア
レイセンス制御信号は、メモリアレイ１４５―ａ内の１組のメモリセルに対して読み出し
（検知）または書き込み動作を引き起こすことができる。ユーザインタフェース６１０は
、信号（例えば、読み出しデータラッチイネーブル信号）をラッチ６３０に送信してもよ
い。信号は、ラッチ６３０の出力に信号を記憶するようにラッチ６３０に促すことができ
る。場合によっては、ユーザインタフェース６１０は、出力ＥＣＣイベント検出ロジック
６４５に制御信号（例えば、割り込みイベント信号をチェックする）を送信することがで
きる。信号は、出力ＥＣＣイベント検出ロジック６４５に、割り込み表示（例えば、アサ
ート割り込み信号）を割り込みノード５１０―ａに出力させることができる。割り込み表
示は、少なくとも部分的にラッチ６３０―ｂの出力状態に基づくことができる。
【００４３】
割り込み設定モジュール６１５はレジスタとすることができ、ＥＣＣイベント（例えば
、エラー）検出を有効または無効にすることを担当することができる。ＥＣＣイベント検
出が有効化されている場合、割り込み設定モジュール６１５はどのエラー検出モードを実
施するかを選択することができる。例えば、各エラー検出モードは、固有のタイプ（また
はタイプの組み合わせ）のエラーまたはＥＣＣイベントを検出することができる。第１の
エラー検出モードでは、１ビットエラーおよび／または訂正が検出され報告される（例え
ば示される）。第１のエラー検出モードのいくつかの例では、２ビットエラーが検出され
るが報告されないことがある。第２のエラー検出モードでは、２ビットエラーが検出され
報告される（例えば示される）。第２のエラー検出モードのいくつかの例では、１ビット
エラーは検出されるが報告されないことがある。第３のエラー検出モードでは、１ビット
エラーと２ビットエラーの両方が検出され報告される。例えば、異なるコードワードで検
出された異なるエラータイプが報告されてもよい（例えば、第１のコードワードで検出さ
れた１ビットエラーが報告され、第２のコードワードで検出された２ビットエラーも報告
され得る）。３つのエラー検出モードを参照して記載したが、本明細書に記載の技術は他
のエラー検出モード（例えば、異なる組み合わせおよび／またはタイプのエラーまたはＥ
ＣＣイベントを認識するエラー検出モード）に適用可能である。一旦設定されると、割り
込み設定モジュール６１５は設定情報をＥＣＣモジュール６２０に中継することができる
。
【００４４】
ＥＣＣモジュール６２０は、メモリアレイ１４５―ａから受信したコードワード中のエ
ラーを検出することができる。メモリアレイ１４５―ａは、いくつかのメモリセル１０５
を含み得る（例えば、メモリアレイ１４５―ａは、図１を参照して記載したメモリアレイ
１４５の一例であり得る）。メモリアレイ１４５―ａの読み出し動作から識別されたコー
ドワードは、ＥＣＣエラー検出動作（例えば、ＥＣＣ復号化）を実行できるＥＣＣモジュ
ール６２０に渡され得る。ＥＣＣモジュール６２０が報告するように設定されているＥＣ
ＣイベントをＥＣＣモジュール６２０が検出すると、ＥＣＣモジュール６２０はそのＥＣ
Ｃイベントの表示をラッチ６３０―ｂに送信できる。例えば、１ビットエラーが検出され
、ＥＣＣモジュール６２０が第１のエラー検出モードにあるときに、ＥＣＣモジュール６
２０は、ＥＣＣイベント検出信号をラッチ６３０―ａに送信し得る。ＥＣＣモジュール６
２０はまた、１ビットエラーを訂正し得る。ＥＣＣモジュール６２０は、訂正された読み
出しデータ信号をラッチ６３０―ａに渡し得る。
【００４５】
ラッチ６３０―ａは、ＥＣＣモジュール６２０から訂正された読み出しデータ信号を（
例えば、第１の入力で）受信でき、さらに、ユーザインタフェース６１０から読み出しデ
ータラッチイネーブル信号を（例えば、第２の入力で）受信すると、訂正された読み出し
データ信号を（例えば、出力で）ラッチまたは記憶できる。ラッチ６３０―ａの出力で記
憶される訂正された読み出しデータ信号は、ラッチ６３０―ａの第１の入力における変化
に関係なく（例えば、訂正された読み出しデータ信号の変化に関係なく）保存され得る。
従って、以前に検知されたデータを失うことなく、新しいデータを検知することができる
。ラッチ６３０―ａの出力に記憶されている訂正された読み出しデータ信号は、データノ
ード６４０への送信のために読み出しデータを処理または準備あるいはその両方ができる
出力データロジック６３５に渡され得る。データノード６４０におけるデータ信号は、回
路６００と電子的に通信している他のコンポーネント、システム、またはデバイスにアク
セス可能であり得る。
【００４６】
ラッチ６３０―ｂは、ＥＣＣモジュール６２０からの検出されたＥＣＣイベントを示す
信号、およびＥＣＣイベント検出信号のラッチを可能にするユーザインタフェース６１０
からの信号を受信できる。ＥＣＣイベント検出信号がラッチ６３０―ｂの第１の入力に存
在し、読み出しデータラッチイネーブル信号がラッチ６３０―ａの第２の入力に存在する
場合、ＥＣＣイベント検出信号は、ラッチ６３０―ｂの出力にラッチまたは記憶され得る
。ラッチ６３０―ｂの出力でラッチまたは記憶されるＥＣＣイベント検出信号は、ラッチ
６３０―ｂの第１の入力における変化に関係なく（例えば、ＥＣＣイベント検出信号の変
化に関係なく）保存され得る。ラッチ６３０―ｂの出力に記憶されるＥＣＣイベント検出
信号は、出力ＥＣＣイベント検出ロジック６４５に渡されるか、または送信され得る。出
力ＥＣＣイベント検出ロジック６４５は、入力に基づいて、出力ＥＣＣイベント検出ロジ
ック６４５の出力にアサート割り込み信号を生成することができる。アサート割り込み信
号は、割り込みノード５１０―ａに送信されてもよい。例えば、アサート割り込み信号は
、例えばトランジスタ６５０を介して送信されても良い。トランジスタ６５０は、割り込
みノード５１０―ａと電子的に通信してもよく、ドレインが割り込みノード５１０―ａに
接続されるようにオープンドレイン設定でもよい。
【００４７】
アサート割り込み信号は、割り込みノード５１０―ａの電圧を第１の値から第２の値へ
と変化させることができる。割り込みノード５１０―ａの信号（例えば、電圧）は測定可
能であり得、ラッチ６３０―ｂの状態の出力状態に基づき得る。従って、他のコンポーネ
ント、デバイス、またはシステムは、割り込みノード５１０―ａを監視することによって
ＥＣＣイベントを知ることができる。ある期間内に閾値数のＥＣＣイベントが検出された
とデバイスが判断した場合、デバイスは、ＥＣＣイベントを軽減またはＥＣＣイベントに
対応するようにその動作を修正できる。例えば、検出された１ビットエラーの数が閾値よ
りも大きい場合、デバイスは１ビットエラーの可能性を軽減するコマンドを発行すること
ができる。例えば、デバイスは、メモリアレイ１４５―ａ内のメモリセル１０５の状態を
リフレッシュすることができる。別の例では、ＥＣＣイベントが２ビットエラーであると
デバイスが判断した場合、デバイスは、２ビットエラーに関連するデータは信頼できない
と判定でき、対応するメモリセル１０５に対して第２の読み出し動作を実行できる。
【００４８】
図７は、本開示の様々な実施形態によるＥＣＣイベント検出のための例示的なタイミン
グ図７００を説明する。タイミング図７００は、割り込みイベントを伴うシリアル周辺イ
ンタフェース（ＳＰＩ）プロトコルにおける読み出しコマンドシーケンスの一例であり得
る。タイミング図７００は、アクセス動作（例えば、読み出しおよび書き込み動作）のた
めに（例えば、ダイレベル、パッケージレベル、アレイレベル、またはデバイスレベルで
）メモリセルを選択するために使用され得る選択信号７０５を含み得る。タイミング図７
００は、（例えば、図６を参照して記載したように回路６００のコンポーネントに対して
）アクセス動作のタイミングを同期させるために使用され得るクロック信号７１０も含み
得る。タイミング図７００はまた、２つのコンポーネント間のデータ線を介して送信され
るアクセス動作に含まれるデータを表すことができるデータサイクル信号７１５を含むこ
とができる。図７に示す例では、データサイクル信号７１５は、メモリアレイ１４５から
読み出されるデータ（例えば、コードワード）を表すことができる。タイミング図７００
は、割り込みノード（例えば、図５および図６を参照して記載したような割り込みノード
５１０または５１０―ａ）における信号を表すことができる割り込み信号７２０も含むこ
とができる。例えば、割り込み信号７２０は割り込みノード上の電圧を表すことができる
。
【００４９】
７２５において、選択信号７０５は、選択されたコンポーネントまたはデバイスに対す
るアクセスコマンド（例えば、読み出しコマンド）を開始するように修正（例えば、中断
（dropped）から減少（decreased））され得る。７３０で、データサイクル信号７１５を
使用して読み出しコマンドが発行され得る。読み出しコマンドは、読み出し動作を実行す
ることを可能にする情報（例えば、メモリセルアドレス情報）を含むことができる。７３
５で、読み出しコマンドに応答して、データが（例えば、選択されたメモリセルから）読
み出され、データサイクル信号７１５として転送され得る。タイミング図７００に対応す
る回路（例えば、回路６００）のオープンドレイン設定のため、割り込み信号７２０は（
能動的にローに引っぱられない限り）ハイであり得る。７４０で、割り込み信号７２０が
修正され得る（例えば、第１の（ハイ）値から第２の（ロー）値に変更される）。修正は
、検出されたＥＣＣイベント（例えば、１組のメモリセルから読み出されたコードワード
内のエラー）に応答してもよい。図７に示す例では、割り込み信号７２０は、ＥＣＣイベ
ントを有するコードワードの最初のバイト（または最初のビット）から落とされることが
ある。割り込み信号７２０は、他の検出されたＥＣＣイベントまたは後続のコードワード
からのデータ信号（例えば出力データ）とは無関係に修正値に（例えば７４５で）維持さ
れ得る。例えば、７４５において、（電圧であり得る）割り込み信号７２０は、別のエラ
ー（例えば、異なる組のメモリセルからのコードワード内のエラー）の検出に関係なく、
第２の値（例えば、ロー）に維持され得る。別の例では、（例えば、異なるダイ上に配置
された）新しい組のメモリセルが選択されても、割り込み信号７２０は第２の値に維持さ
れ得る。第２の値での割り込み信号７２０の維持は、高い読み出し出力周波数でのＥＣＣ
イベントの通知を確実にし得る。
【００５０】
割り込み信号７２０は７５０まで維持されてもよく、その時点で割り込み信号７２０は
第２の値（例えばロー）から第１の値（例えばハイ）に変更されてもよい。この変化は、
選択信号７０５の変化に応答してもよく、それはメモリセルの組を選択解除してもよい。
場合によっては、変更は、ＥＣＣイベントが検出されてから一定期間が経過したという判
定に応答してもよい。例えば、変更はタイマの満了に応答してもよい。他の例では、変更
は、システムによるリセット（例えば、自律的にまたはユーザ入力によって引き起こされ
るリセット）に応答してもよい。割り込み信号７２０をリセットするための基準または手
順は、システムによって自動的に選択されるか、またはユーザによって（例えば、ユーザ
インタフェースを介して）設定され得る。
【００５１】
図８は、本開示の様々な実施形態によるＥＣＣイベント検出をサポートするメモリコン
ポーネント１００―ａのブロック図８００を示す。メモリコンポーネント１００―ａは電
子メモリ装置と呼ばれることがある。メモリコンポーネント１００―ａは、図１および図
２を参照して記載したメモリコントローラ１４０およびメモリアレイ１４５の例であり得
るメモリコントローラ１４０―ａおよびメモリアレイ１４５―ｂを含む。メモリコントロ
ーラ１４０―ａは、ユーザインタフェースと電子的に通信でき、図１〜図７を参照して記
載したように（例えば、バイアスコンポーネント８１０およびタイミングコンポーネント
８１５にコマンドを発行することによって）メモリコンポーネント１００―ａのコンポー
ネントを動作させることができる。メモリコントローラ１４０―ａは、メモリアレイ１４
５―ｂ、リファレンスコンポーネント８２０、ＥＣＣイベント検出ロジック８３０、およ
びラッチ６３０―ｃと電子的に通信できる。メモリコンポーネント１００―ａのコンポー
ネントは、互いに電子的に通信でき、図１〜図７を参照して記載した機能を実行できる。
図５を参照して記載したように、メモリコンポーネント１００―ａの素子の全部または一
部をパッケージ５００内に収容できる。
【００５２】
メモリアレイ１４５―ｂは、図１〜図７を参照して記載したようないくつかのメモリセ
ル１０５を含むことができる。例えば、メモリアレイ１４５―ｂは、割り込みノード５１
０―ｂと電子的に通信する複数組のセルを含むことができる。場合によっては、複数の組
のセルは、図５を参照して記載したように複数のダイ上に配置される。メモリアレイ１４
５―ｂは、メモリアレイ１４５―ｂと電子的に通信し、かつＥＣＣ動作用のメモリセルを
含むＥＣＣアレイ８２５も含み得る。メモリアレイ１４５―ｂに含まれるように示されて
いるが、ＥＣＣアレイ８２５はメモリアレイ１４５―ｂの外部にあってもよい。一例では
、ＥＣＣアレイ８２５およびメモリアレイ１４５―ｂは、デュアルインラインメモリモジ
ュール（ＤＩＭＭ）の一部であり得る。
【００５３】
メモリコントローラ１４０―ａは、メモリアレイバイアス８０５をメモリアレイ１４５
―ｂに印加するように設定され得る。例えば、メモリコントローラ１４０―ａは、ワード
線およびデジット線（例えば、デジット線１１５―ｄ）を含む、メモリアレイ１４５―ｂ
内の様々なノードおよび線に電圧を印加できる。例えば、バイアスコンポーネント８１０
は、メモリアレイ１４５―ｂ内のメモリセル（例えば、メモリセルの組）を動作させるた
めに電圧を印加して、上述のようにメモリセルを読み書きするように設定されてもよい。
バイアスは、別のコンポーネントからのコマンド（例えば、読み出しコマンド）またはユ
ーザ入力に応答してもよい。場合によっては、メモリコントローラ１４０―ａは、図１を
参照して記載したように、行デコーダ、列デコーダ、またはその両方を含み得る。これは
、メモリコントローラ１４０―ａがメモリアレイ１４５―ｂ内の１つ以上のメモリセルに
アクセスすることを可能にし得る。バイアスコンポーネント８１０はまた、メモリコンポ
ーネント１００―ａの他のコンポーネントによる使用のためのリファレンス信号（例えば
、リファレンス電圧またはリファレンス電流）を生成するためにリファレンスコンポーネ
ント８２０に電位を提供し得る。さらに、バイアスコンポーネント８１０は、ＥＣＣイベ
ント検出ロジック８３０の動作のための電位またはコマンドを提供し得る。
【００５４】
場合によっては、メモリコントローラ１４０―ａは、タイミングコンポーネント８１５
を使用してその動作を実行できる。例えば、タイミングコンポーネント８１５は、本明細
書で論じる読み出しおよび書き込みなどのメモリ機能を実行するための電圧印加のタイミ
ングを含む、さまざまなコマンド、信号、およびバイアス印加のタイミングを制御できる
。場合によっては、タイミングコンポーネント８１５はバイアスコンポーネント８１０の
動作を制御できる。
【００５５】
リファレンスコンポーネント８２０は、ＥＣＣイベント検出ロジック８３０のためのリ
ファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポ
ーネント８２０は、１つ以上のリファレンス信号（例えば、リファレンス電圧および／ま
たはリファレンス電流）を生成するように特に設定された回路を含み得る。例えば、リフ
ァレンスコンポーネント８２０は、メモリアレイ１４５―ｂの検知動作で使用するための
ＥＣＣイベント検出ロジック８３０への第１のリファレンス信号と、ＥＣＣアレイ８２５
のＥＣＣ動作用のＥＣＣイベント検出ロジック８３０への第２のリファレンス信号とを提
供できる。
【００５６】
ＥＣＣイベント検出ロジック８３０は、図６を参照して記載した回路６００からの様々
なコンポーネントを含むことができ、対応する動作の態様も実行できる。ＥＣＣイベント
検出ロジック８３０は、（デジット線１１５―ｄを介して）メモリセルからの信号をリフ
ァレンスコンポーネント８２０からのリファレンス信号と比較することによって、メモリ
アレイ１４５―ｂおよび／またはＥＣＣアレイ８２５内のメモリセルの状態を検知できる
。場合によっては、ＥＣＣイベント検出ロジック８３０は、本明細書で記載されるような
ＥＣＣイベント検出の態様を実行し得る。
【００５７】
ＥＣＣイベント検出ロジック８３０は、メモリコンポーネント１００―ａのメモリアレ
イ１４５―ｂに含まれる１組のメモリセルの読み出し動作からコードワードを識別できる
。識別は、メモリセルの状態を検知することを含み得る。ＥＣＣイベント検出ロジック８
３０は、１組のメモリセルの検知状態に関連するエラーを検出できる（例えば、ＥＣＣイ
ベント検出ロジック８３０は、コードワードに関連するＥＣＣ動作に基づいて識別コード
ワード内のエラーを検出できる）。エラーは、１ビットエラーまたは２ビットエラー（ま
たは別のタイプのエラー）であり得、ＥＣＣを使用して訂正され得る。エラーを検出する
と、ＥＣＣイベント検出ロジック８３０は、エラーを示す信号を割り込みノード５１０―
ｂに送信する。例えば、ＥＣＣイベント検出ロジック８３０は、エラーの検出に応答して
、割り込みノード５１０―ｂの電圧を第１の値から第２の値に変えることができる。
【００５８】
従って、メモリコンポーネント１００―ａは、割り込みノード５１０―ｂの電圧の変化
に少なくとも部分的に基づいてエラーが検出されたことを示し得る（例えば、メモリコン
ポーネント１００―ａは、エラーが検出されたという判定を可能にし得る）。例えば、メ
モリコンポーネント１００―ａのコンポーネント、および／またはメモリコンポーネント
１００―ａと通信するコンポーネントおよびデバイスは、少なくとも部分的に割り込みノ
ード５１０―ｂの電圧の変化に基づいて、エラーが検出されたと判定できる。場合によっ
ては、信号を割り込みノード５１０―ｂに送信する前に、信号を（例えば、ラッチ６３０
―ｃを介して）ラッチすることができる。ラッチ６３０―ｃは、ＥＣＣアレイ８２５と電
子的に通信でき、ＥＣＣアレイ８２５の読み出し動作（例えば、ＥＣＣ動作のための読み
出し動作）に少なくとも部分的に基づいて出力状態を変更するように動作可能であり得る
。ラッチ６３０―ｃはまた、ＥＣＣイベント検出ロジック８３０による後続の読み出し動
作中にラッチされた信号が割り込みノード５１０―ｂに送信され得るように、割り込みノ
ード５１０―ｂと電子的に通信してもよい。従って、割り込みノード５１０―ｂで測定可
能な信号（例えば、電圧）は、少なくとも部分的にラッチの出力状態に基づくことがある
。場合によっては、メモリコンポーネント１００―ａは、検出されたエラーの表示をメモ
リコンポーネント１００―ａの記憶部分に記憶できる。
【００５９】
ＥＣＣイベント検出ロジック８３０は、異なるエラー検出モードで動作するように動的
に設定可能であり得る。例えば、ＥＣＣイベント検出ロジック８３０は、ユーザ入力に応
答してどのタイプのエラー（ＥＣＣイベント）を検出するかを選択できる。ＥＣＣイベン
ト検出ロジック８３０によって検出可能なタイプのエラーは、１ビットエラー、２ビット
エラー、１ビットおよび２ビットエラー、または他のタイプのエラーを含み得る。ＥＣＣ
イベント検出ロジック８３０は、（例えば、ユーザ入力に応答して）有効化または無効化
されてもよい。例えば、ＥＣＣイベント検出ロジック８３０は、そのエラー検出モードが
有効にされたときにエラーを検出し、そのエラー検出モードが無効にされたときにエラー
を無視するか、またはエラーを検出するためのＥＣＣ動作の実行を控えることができる。
【００６０】
いくつかの例では、ＥＣＣイベント検出ロジック８３０によって実行される読み出し動
作は、（例えば、適切なワード線を活性化することによって）検知のためにメモリセルの
組を選択することを含み得る。セルの組は、エラーを有するコードワードと関連付けられ
てもよい。メモリセルの状態に応じて（例えば、メモリセルのフローティングゲートの電
荷によって決定されるような）メモリセルを通って電流が流れるように、読み出し電圧が
メモリセルの組（例えば、対応するワード線）に印加され得る。ＥＣＣイベント検出ロジ
ック８３０は、少なくとも部分的に読み出し電圧の印加に基づいて、各メモリセルに対応
する電圧（例えば、各メモリセルからの電流に対応する電圧）を判定できる。ＥＣＣイベ
ント検出ロジック８３０は、各メモリセルからの電圧をリファレンス電圧と比較すること
ができ、各メモリセルの状態は、少なくとも部分的にその比較に基づいて判定され得る。
従って、ＥＣＣイベント検出ロジック８３０によって識別されたコードワードは、各メモ
リセルに対応する電圧の判定に少なくとも部分的に基づいてもよい。
【００６１】
いくつかの例では、（例えば、対応するワード線に印加されるバイアスを変更すること
によって）読み出し動作のために選択されたメモリセルの組を選択解除し、新しいメモリ
セルの組を選択することができる。そのような場合には、割り込みノード５１０―ｂの電
圧は第２の値から第１の値へ変化してもよい。選択解除は、エラーが検出されたという判
定の後に行われてもよい。いくつかの例では、エラーが検出されたと判定してから閾値時
間が経過したと判定することができる（例えば、タイミングコンポーネント８１５によっ
て）。割り込みノード５１０―ｂの電圧は、閾値時間が経過したという判定に少なくとも
部分的に基づいて第１の値に変更され得る。場合によっては、ＥＣＣイベント検出ロジッ
ク８３０は、異なる組のメモリセルに関連する別のエラーを検出することができる。割り
込みノード５１０―ｂの電圧は、他のエラーの検出に関係なく第２の値に維持されてもよ
い。
【００６２】
図９は、本開示の様々な実施形態によるＥＣＣイベント検出をサポートするシステム９
００を説明する。システム９００は、様々なコンポーネントを接続するかまたは物理的に
サポートするためのプリント回路基板であり得るか、またはそれを含み得るデバイス９０
５を含む。デバイス９０５は電子メモリ装置とも呼ばれる。デバイス９０５は、図１およ
び図８を参照して記載したメモリコンポーネント１００の一例であり得るメモリコンポー
ネント１００―ｂを含む。メモリコンポーネント１００―ｂは、メモリコントローラ１４
０―ｂ、ＥＣＣイベント検出ロジック８３０―ａ、およびメモリアレイ１４５―ｃを含み
得る。デバイス９０５はまた、プロセッサ９１０、ＢＩＯＳコンポーネント９１５、周辺
コンポーネント９２０、および入出力制御コンポーネント９２５を含み得る。デバイス９
０５のコンポーネントは、バス９３０を介して互いに電子的に通信できる。
【００６３】
プロセッサ９１０は、メモリコントローラ１４０―ｂを介してメモリコンポーネント１
００―ｂを動作させるように設定され得る。プロセッサ９１０は、入力９３５を介して設
定または制御され得る。場合によっては、プロセッサ９１０は、図１および図８を参照し
て記載したメモリコントローラ１４０の機能を実行できる。他の場合では、メモリコント
ローラ１４０―ｂはプロセッサ９１０に統合されてもよい。プロセッサ９１０は、汎用プ
ロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）
、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブルロジッ
クデバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハード
ウェアコンポーネント、またはこれらのタイプのコンポーネントの組み合わせであり得、
プロセッサ９１０は、ＥＣＣイベント検出および通知を含む、本明細書に記載されている
様々な機能を実行し得る。プロセッサ９１０は、例えば、デバイス９０５に様々な機能ま
たはタスクを実行させるためにコンピュータ読み取り可能な命令を実行するように設定さ
れ得る。
【００６４】
ＢＩＯＳコンポーネント９１５は、ファームウェアとして動作するベーシック・インプ
ット／アウトプット・システム（ＢＩＯＳ）（システム９００の様々なハードウェアコン
ポーネントを初期化し実行することができる）を含むソフトウェアコンポーネントであり
得る。ＢＩＯＳコンポーネント９１５は、プロセッサ９１０と様々なコンポーネント（例
えば周辺コンポーネント９２０、入出力制御コンポーネント９２５など）との間のデータ
フローを管理することもできる。ＢＩＯＳコンポーネント９１５は、リードオンリーメモ
リ（ＲＯＭ）、フラッシュメモリ、または他の任意の不揮発性メモリに格納されたプログ
ラムまたはソフトウェアを含み得る。
【００６５】
周辺コンポーネント９２０は、デバイス９０５に統合されている、任意の入力または出
力デバイスもしくはシステム、またはそのようなデバイスおよびシステムのためのインタ
フェースであり得る。例は、ディスクコントローラ、サウンドコントローラ、グラフィッ
クコントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳ
Ｂ）コントローラ、シリアルまたはパラレルポート、あるいは、周辺コンポーネントイン
ターコネクト（ＰＣＩ）もしくはアクセラレーテッド・グラフィックス・ポート（ＡＧＰ
）スロットなどの周辺カードスロットを含み得る。
【００６６】
入出力制御コンポーネント９２５は、プロセッサ９１０と周辺コンポーネント９２０、
入力９３５、または出力９４０との間のデータ通信を管理することができる。入出力制御
コンポーネント９２５はまた、デバイス９０５に統合されていない周辺機器を管理し得る
。場合によっては、入出力制御コンポーネント９２５は、外部周辺機器への物理的接続ま
たはポートを表し得る。
【００６７】
入力９３５は、デバイス９０５またはそのコンポーネントに入力を提供するデバイス９
０５の外部のデバイスまたは信号を表すことができる。これは（例えば、図６を参照して
記載したような）ユーザインタフェースまたは、他のデバイスとのインタフェースもしく
は他のデバイス間のインタフェースを含み得る。場合によっては、入力９３５は、周辺コ
ンポーネント９２０を介してデバイス９０５と連動する周辺機器であり得るか、または入
出力制御コンポーネント９２５によって管理され得る。
【００６８】
出力９４０は、デバイス９０５またはその任意のコンポーネントから出力を受信するよ
うに設定されたデバイス９０５の外部のデバイスまたは信号を表すことができる。出力９
４０の例は、ディスプレイ、オーディオスピーカー、プリントデバイス、別のプロセッサ
またはプリント回路基板などを含み得る。場合によっては、出力９４０は、周辺コンポー
ネント９２０を介してデバイス９０５と連動する周辺機器であり得るか、または入出力制
御コンポーネント９２５によって管理され得る。
【００６９】
メモリコントローラ１４０―ｂ、デバイス９０５、およびメモリアレイ１４５―ｃのコ
ンポーネントは、それらの機能を実行するように設計された回路により作り上げられても
よい。これは、本明細書に記載された機能を実行するように設定された様々な回路素子（
例えば、導電線、トランジスタ、コンデンサ、コイル、抵抗、増幅器、または、他の能動
素子もしくは受動素子）を含み得る。
【００７０】
図１０は、本開示の様々な実施形態によるＥＣＣイベント検出のための方法１０００を
説明するフローチャートを示す。方法１０００の動作は、図１、図８および図９を参照し
て記載したように、メモリコンポーネント１００によって実装され得る。例えば、方法１
０００は、図１、図８および図９を参照して記載したように、メモリ装置に含まれるメモ
リコントローラ１４０によって実行され得る。いくつかの例では、メモリコントローラ１
４０は、メモリアレイ１４５の機能素子を制御して以下に記載される機能を実行するため
の１組のコードを実行できる。追加または代替として、メモリコントローラ１４０は、専
用ハードウェアを使用して以下に記載される機能を実行してもよい。
【００７１】
ブロック１００５において、図１〜図９を参照して記載したように、方法は、電子メモ
リ装置の読み出し動作からコードワードを識別することを含み得る。場合によっては、方
法は、エラー検出モードを有効にすることを含み得る。従って、コードワード中のエラー
は、エラー検出モードを有効にすることに少なくとも部分的に基づいて検出され得る。場
合によっては、方法は、ユーザ入力に応答して検出および報告されるべきエラーのタイプ
（例えば、１ビットエラー、２ビットエラー、またはその両方）を選択することを含み得
る。いくつかの例では、方法は、コードワードに関連付けられたメモリセルの組に第１の
電圧を印加することと、第１の電圧の印加に少なくとも部分的に基づいてメモリセルの組
の各メモリセルに対応する電圧を判定することとを含み得る。コードワードは、各メモリ
セルに対応する電圧の判定に少なくとも部分的に基づいて識別され得る。いくつかの例で
は、ブロック１００５の動作は、図６および図８をそれぞれ参照して記載したように、Ｅ
ＣＣモジュール６２０またはＥＣＣイベント検出ロジック８３０によって実行または促進
され得る。
【００７２】
ブロック１０１０において、図１〜図９を参照して記載したように、方法は、コードワ
ードに関連するＥＣＣ動作に少なくとも部分的に基づいてコードワード中のエラーを検出
することを含み得る。検出されたエラーは、１ビットエラーまたは２ビットエラーであり
得る。場合によっては、方法は、エラーが１ビットエラーであると判定すること、および
１ビットエラーを訂正することを含むことができる。いくつかの例では、ブロック１０１
０の動作は、図６および図８をそれぞれ参照して記載したように、ＥＣＣモジュール６２
０またはＥＣＣイベント検出ロジック８３０によって実行または促進され得る。
【００７３】
ブロック１０１５において、図１〜図９を参照して記載したように、方法は、エラー検
出を示す信号を電子メモリ装置のノードに送信することを含み得る。いくつかの例では、
方法は、信号をノードに送信する前に信号をラッチすることを含み得る。ラッチされた信
号は、後続の読み出し動作中にノードに送信されてもよい。場合によっては、方法は、電
子メモリ装置の記憶部分に検出されたエラーの表示を記憶することを含み得る。いくつか
の例では、ブロック１０１５の動作は、図６および図８をそれぞれ参照して記載したよう
に、ＥＣＣモジュール６２０またはＥＣＣイベント検出ロジック８３０によって実行また
は促進され得る。
【００７４】
いくつかの例では、本明細書に記載されるような電子メモリ装置は、方法１０００など
の１つ以上の方法、またはそのバリエーションを実行することができる。装置は、例えば
、電子メモリ装置の読み出し動作からコードワードを識別すること、コードワードに関連
する誤り訂正符号（ＥＣＣ）動作に少なくとも部分的に基づいてコードワード中のエラー
を検出すること、およびエラーの検出を示す信号を電子メモリ装置のノードに送信するこ
とのための機構、手段、回路、または命令（例えば、プロセッサによって実行可能な命令
を記憶する非一時的コンピュータ読み取り可能な媒体）を含むことができる。いくつかの
例では、装置は、本明細書に記載の方法１０００のバリエーションを実行するための機構
、手段、回路、または命令を含み得る。
【００７５】
図１１は、本開示の様々な実施形態によるＥＣＣイベント検出のための方法１１００を
説明するフローチャートを示す。方法１１００の動作は、図１、図８および図９を参照し
て記載したように、メモリ装置に含まれるメモリコンポーネント１００によって実装され
得る。例えば、方法１１００の動作は、図１、図８および図９を参照して記載したように
、メモリコントローラ１４０によって実行され得る。いくつかの例では、メモリコントロ
ーラ１４０は、メモリアレイ１４５の機能素子を制御して以下に記載される機能を実行す
るための１組のコードを実行できる。追加または代替として、メモリコントローラ１４０
は、専用ハードウェアを使用して以下に記載される機能を実行してもよい。
【００７６】
ブロック１１０５において、図１〜図９を参照して記載したように、方法は、電子メモ
リ装置の１組のメモリセルの各セルの状態を検知することを含み得る。いくつかの例では
、方法は、検知のためにメモリセルの１組を選択することを含み得る。１組のメモリセル
を検知することは、各メモリセルからの電圧または電流をリファレンス電圧または電流と
比較することを含み得る。各メモリセルの状態は、各メモリセルの比較に少なくとも部分
的に基づいて決定され得る。いくつかの例では、方法は、ユーザ入力に応答して、検出さ
れるエラーのタイプ（例えば、１ビットエラー、２ビットエラー、またはその両方）を設
定することを含み得る。いくつかの例では、ブロック１１０５の動作は、図６および図８
をそれぞれ参照して記載したように、ＥＣＣモジュール６２０またはＥＣＣイベント検出
ロジック８３０によって実行または促進され得る。
【００７７】
ブロック１１１０において、図１〜図９を参照して記載したように、方法は、１組のメ
モリセルの検知状態に関連するエラーを検出することを含むことができる。いくつかの例
では、ブロック１１１０の動作は、図６および図８をそれぞれ参照して記載したように、
ＥＣＣモジュール６２０またはＥＣＣイベント検出ロジック８３０によって実行または促
進され得る。
【００７８】
ブロック１１１５において、図１〜図９を参照して記載したように、方法は、検出に応
答して電子メモリ装置のノードの電圧を第１の値から第２の値に変更することを含み得る
。方法は、メモリセルの組の選択解除に少なくとも部分的に基づいてノードの電圧を第１
の値に変更することも含み得る。いくつかの例では、方法は、エラーが検出されたと判定
してから閾値時間が経過したと判定することと、判定に少なくとも部分的に基づいてノー
ドの電圧を第１の値に変更することとを含み得る。場合によっては、方法は、異なる組の
メモリセルに関連する別のエラーを検出することと、他のエラーの検出に関係なくノード
の電圧を第２の値に維持することを含み得る。選択解除は、エラーが検出されたという判
定の後に発生し得る。いくつかの例では、ブロック１１１５の動作は、図６および図８を
それぞれ参照して記載したように、ＥＣＣモジュール６２０またはＥＣＣイベント検出ロ
ジック８３０によって実行または促進され得る。
【００７９】
ブロック１１２０において、方法は、図１〜図９を参照して記載したように、ノードの
電圧を変更することに少なくとも部分的に基づいてエラーが検出されたことを示すことを
含み得る。いくつかの例では、ブロック１１２０の動作は、図６および図８をそれぞれ参
照して記載したように、ＥＣＣモジュール６２０またはＥＣＣイベント検出ロジック８３
０によって実行または促進され得る。
【００８０】
いくつかの例では、本明細書に記載されるような電子メモリ装置は、方法１１００など
の１つ以上の方法、またはそのバリエーションを実行することができる。装置は、例えば
、電子メモリ装置の１組のメモリセルの各セルの状態を検知すること、１組のメモリセル
の検知された状態に関連するエラーを検出すること、エラー検出に応答して、電子メモリ
装置のノードの電圧を第１の値から第２の値に変更すること、および、ノードの電圧を変
更することに少なくとも部分的に基づいてエラーが検出されたことを示すことのための機
構、手段、回路、または命令（例えば、プロセッサによって実行可能な命令を記憶する非
一時的コンピュータ読み取り可能な媒体）を含むことができる。いくつかの例では、装置
は、本明細書に記載の方法１１００のバリエーションを実行するための機構、手段、回路
、または命令を含み得る。
【００８１】
従って、方法１０００および方法１１００、ならびに方法１０００および方法１１００
を実行する装置は、ＥＣＣイベント検出を提供することができる。方法１０００および方
法１１００は可能な実装を記述しており、他の実装が可能であるように動作およびステッ
プが再配置または修正され得ることに留意すべきである。いくつかの例では、方法１００
０および方法１１００のうちの２つ以上からの機構を組み合わせることができる。
【００８２】
本明細書で述べたことは例を提供するものであって、特許請求の範囲に記載された範囲
、応用可能性、または例を限定するものではない。本開示の範囲から逸脱することなしに
、上述した素子の機能や配置を変更してもよい。様々な例は、適宜、様々な手順もしくは
コンポーネントを省略、置換、または追加するものであってもよい。また、ある例に関し
て述べた機構を、他の例で組み合わせるようにしてもよい。
【００８３】
本明細書で添付図面と関連付けて説明したことは、例示的な設定を述べたものであって
、実施可能なまたは請求項の範囲内にある全ての実施例を示したわけではない。ここで使
用した「実施例」、「例示的な」、および「実施形態」という用語は、「実施例、実例、
もしくは説明としての役割をなす」という意味であって、「好ましい」や「他の例よりも
有利な」という意味ではない。詳細な説明は、記載する技術についての理解を提供するた
めに、具体的詳細を含んでいる。しかし、これらの技術は、それらの具体的詳細なしでも
実施され得る。ある実例では、記述した実施例の概念を不明瞭にするのを避けるために、
周知の構造およびデバイスをブロック図の形で示している
【００８４】
添付図面において、同様なコンポーネントもしくは機構は、同じ参照符号を有し得る。
さらに、同じタイプの様々なコンポーネントは、参照符号の後に、同様なコンポーネント
間を区別するダッシュと第２の符号とを付すことによって、区別され得る。第１の参照符
号が本明細書中で使用される場合、この記載は、第２の参照符号にかかわらず、同じ第１
の参照符号を有する同様なコンポーネントのいずれか１つに適用され得る。
【００８５】
本明細書に記載した情報および信号は、様々な異なる技術や技法のうちのいずれかを用
いて表され得る。例えば、これまでの記載の全体にわたって参照された、データ、命令、
コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場
もしくは磁気粒子、光場もしくは光粒子、あるいはそれらの任意の組み合わせによって表
され得る。いくつかの図は、複数の信号を１つの信号として示し得るが、当業者であれば
、その信号は信号のバス（ここで、バスは様々なビット幅を有している）を表し得る、と
理解するであろう。
【００８６】
「電子的に通信（electronic communication）」という用語は、コンポーネント間の電
子の流れをサポートする、コンポーネント間の関係を表している。これは、コンポーネン
ト間の直接的な接続を含み得るし、あるいは、それらの中間のコンポーネントを含んでも
よい。電子的に通信しているコンポーネントは、（例えば、電圧が印加された回路内で）
電子または信号を動的に交換し得るし、あるいは、（例えば、電圧が印加されていない回
路内で）電子または信号を動的に交換しないものであってよいが、回路に電圧が印加され
ることに応じて電子または信号を交換するように設定されるか、もしくはそのように動作
可能であり得る。一例として、スイッチ（例えばトランジスタ）を介して物理的に接続さ
れた２つのコンポーネントは、そのスイッチの状態（すなわち、開状態もしくは閉状態）
にかかわらず、電子的に通信している。
【００８７】
メモリアレイ１４５を含む本明細書で論じられたデバイスは、シリコン、ゲルマニウム
、シリコン−ゲルマニウム合金、砒化ガリウム、窒化ガリウム等のような半導体基板上に
形成されてもよい。いくつかの場合では、基板は半導体ウェハである。他の場合では、基
板は、シリコン・オン・グラス（ＳＯＧ）もしくはシリコン・オン・サファイア（ＳＯＰ
）等のシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよく、または、他の基
板上の半導体材料のエピキシャル層であってもよい。基板もしくはその部分領域の導電性
は、リン、ホウ素、または砒素を含むがこれらには限定されない様々な化学種を用いたド
ーピングによって、制御され得る。ドーピングは、基板の初期の形成又は成長中に、イオ
ン注入もしくはその他の任意のドーピング手段によって行われ得る。
【００８８】
本明細書で議論されたトランジスタは、電界効果トランジスタ（ＦＥＴ）を表わし得る
し、ソース、ドレイン、およびゲートを含む３端子デバイスを含み得る。代替的に、１つ
または複数のトランジスタは、フローティングゲート金属酸化膜トランジスタ（ＦＧＭＯ
Ｓ）を表すことができ、ソース、ドレイン、コントロールゲート、およびフローティング
ゲートを含む３端子デバイスを含むことができる。トランジスタ端子は、導電性物質（例
えば、金属）を通して他の電子素子に接続され得る。ソースおよびドレインは、導電性で
あっても良く、高濃度にドープされた（例えば、縮退した）半導体領域を含み得る。ソー
スおよびドレインは低濃度にドープされた半導体領域もしくはチャネルにより分離され得
る。チャネルがｎ型（すなわち、主なキャリアは電子）である場合、トランジスタはｎ型
トランジスタと称され得る。チャネルがｐ型（すなわち、主なキャリアは正孔）である場
合、トランジスタはｐ型トランジスタと称され得る。チャネルは、絶縁するゲート酸化物
によって覆われ得る。チャネルの導電性はゲートに電圧を印加することによって制御され
得る。例えば、正の電圧もしくは負の電圧を、ｎ型トランジスタまたはｐ型トランジスタ
の各々に印加することは、チャネルを導電性にし得る。トランジスタは、該トランジスタ
の閾値電圧以上の電圧がトランジスタゲートに印加されたとき、「動作開始（ｏｎ）」も
しくは「活性化」される。トランジスタは、該トランジスタの閾値電圧未満の電圧がトラ
ンジスタゲートに印加されたとき、「動作終了（ｏｆｆ）」もしくは「不活性化」される
。
【００８９】
本明細書での開示に関連して記載された様々な例示的なブロック、コンポーネント、お
よびモジュールは、本明細書に記載された機能を実行するように設計された、汎用プロセ
ッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくはその他のプログラマブルロジックデバイス、
ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポ
ーネント、あるいはそれらの任意の組み合わせを用いて、実施もしくは実行され得る。汎
用プロセッサは、マイクロプロセッサであってもよいが、代替として、プロセッサは、い
ずれかの従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシ
ンであってもよい。プロセッサは、また、コンピューティングデバイスの組み合わせ（例
えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰ
コアと共同動作する１つ以上のマイクロプロセッサ、又は任意の他の同様な設定）として
実装されてもよい。
【００９０】
本明細書に記載された機能は、ハードウェア、プロセッサによって実行されるソフトウ
ェア、ファームウェア、又はそれらの任意の組み合わせにおいて実装され得る。プロセッ
サによって実行されるソフトウェアにおいて実装される場合には、その機能は、コンピュ
ータ読み取り可能媒体上の１つ以上の命令もしくはコードとして、記憶されるかまたは送
信され得る。その他の実施例および実装も、本開示ならびに添付の請求項の範囲内である
。例えば、ソフトウェアの性質上、上述した機能は、プロセッサによって実行されるソフ
トウェア、ハードウェア、ファームウェア、ハードワイヤリング、もしくはそれらのいず
れかの組み合わせを用いて実施可能である。機能を実装する機構も様々な位置に物理的に
配置されてよく、それは、機能の一部がそれぞれ異なる物理的位置で実施されるように分
散されることを含む。また、請求項を含む本明細書中で使用されているように、項目のリ
スト（例えば、「・・・のうちの少なくとも１つ」もしくは「・・・のうちの１つ以上」
のようなフレーズによって始まる項目のリスト）中で使用される「ｏｒ」は、包括的なリ
ストを示す。例えば、Ａ、Ｂ、もしくはＣのうちの少なくとも１つというリストは、Ａ、
またはＢ、またはＣ、またはＡＢ、またはＡＣ、またはＢＣ、またはＡＢＣ（すなわち、
ＡおよびＢおよびＣ）を意味する。
【００９１】
コンピュータ読み取り可能媒体は、非一時的コンピュータ記憶媒体と、コンピュータプ
ログラムをある場所から他の場所へ転送することを容易なものにする何らかの媒体を含む
通信媒体との両方を含む。非一時的記憶媒体は、汎用のもしくは特定用途向けのコンピュ
ータによってアクセス可能な、任意の利用可能な媒体であってよい。一例として、非一時
的コンピュータ読み取り可能媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能なプログラマブル
・リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭもしくは
その他の光ディスクストレージ、磁気ディスクストレージまたはその他の磁気ストレージ
デバイス、あるいは、所望のプログラムコード手段を命令又はデータ構造の形式で担持し
もしくは記憶するように使用可能であって、かつ、汎用もしくは特定用途向けのコンピュ
ータ、あるいは、汎用または特定用途向けのプロセッサによってアクセス可能である他の
非一時的媒体を含み得るが、これらに限定されない。
【００９２】
また、任意の接続が、適切にコンピュータ読み取り可能媒体と呼ばれる。例えば、ソフ
トウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（Ｄ
ＳＬ）、又は、赤外、高周波、およびマイクロ波等の無線技術を用いて、ウェブサイト、
サーバ、又はその他のリモートソースから送信される場合には、同軸ケーブル、光ファイ
バケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または、赤外、高周波、およ
びマイクロ波等の無線技術が、上記媒体の定義に含まれる。本明細書で使用されるディス
ク（disk）およびディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多
用途ディスク（ＤＶＤ）、フロッピディスク、およびブルーレイディスクを含む。ディス
ク（disk）は通常データを磁気的に再生するのに対し、ディスク（disc）はデータをレー
ザで光学的に再生する。それらの組み合わせも、コンピュータ読み取り可能媒体の範囲内
に含まれ得る。
【００９３】
本明細書に述べたことは、当業者が本開示を実施または使用することを可能にするため
に提供される。本開示に対する様々な変更は、当業者にとって容易になし得るものであり
、本明細書に定義された一般的な原理も、本開示の範囲から逸脱することなく、他の変形
例に適用され得る。従って、本開示は、ここに述べた例や設計に限定されるべきものでは
なく、本明細書に述べた原理および新規な機構と矛盾しない最も広い範囲が本開示に認め
られるべきである。
【国際調査報告】
2019526845.tif 000014
2019526845.tif 000015