(57)【要約】  本発明は、半導体積層体（２０）が、ｐ型導電性半導体層（１）と、ｎ型導電性半導体層（２）と、ｐ型導電性半導体層（１）とｎ型導電性半導体層（２）との間に位置する活性ゾーン（３）と、を有し、ｐ型導電性半導体層の側の活性ゾーンの領域に、陥凹部（４）が形成されており、陥凹部それぞれが、活性ゾーンの主面（３０）に対して斜めに延びるファセット（４１）を有し、ｐ型導電性半導体層が陥凹部内に延在しており、本部品が障壁構造（５）を有し、活性ゾーンが障壁構造とｎ型導電性半導体層との間に配置されており、本部品が、ｐ型導電性半導体層および障壁構造に関して、本部品の動作時に主面を介しての活性ゾーンへの正に帯電した電荷キャリアの注入が意図的に困難になり、したがってファセットを介しての活性ゾーンへの正に帯電した電荷キャリアの注入が促進されるように、設計されている、部品（１０）、に関する。
2019519101.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型導電性半導体層（１）と、ｎ型導電性半導体層（２）と、前記ｐ型導電性半導体層（１）と前記ｎ型導電性半導体層（２）との間に位置する活性ゾーン（３）と、を備えた半導体積層体（２０）、を有する部品（１０）であって、
−  前記ｐ型導電性半導体層（１）の側の前記活性ゾーン（３）の領域に、凹部（４）が形成されており、前記凹部（４）それぞれが、前記活性ゾーン（３）の主面（３０）に対して斜めに延びるファセット（４１）を有し、前記ｐ型導電性半導体層（１）が前記凹部（４）内に延在しており、
−  前記部品（１０）が障壁構造（５）を有し、前記活性ゾーン（３）が前記障壁構造（５）と前記ｎ型導電性半導体層（２）との間に配置されており、
−  前記部品（１０）が、前記ｐ型導電性半導体層（１）と前記障壁構造（５）との関係において、前記部品（１０）の動作時に前記主面（３０）を介しての前記活性ゾーン（３）への正に帯電した電荷キャリアの注入が意図的に妨げられ、この結果として前記ファセット（４１）を介しての前記活性ゾーン（３）への正に帯電した電荷キャリアの注入が促進されるように形成されている、
部品（１０）。
【請求項２】
前記活性ゾーン（３）の前記主面（３０）が、前記半導体積層体（２０）のｃ面、すなわち（０００１）結晶面である、
請求項１に記載の部品。
【請求項３】
前記活性ゾーン（３）に達する前記正に帯電した電荷キャリアの少なくとも８０％が、前記凹部（４）の前記ファセット（４１）を介して前記活性ゾーン（３）内に注入可能であるように、前記部品（１０）が、前記ｐ型導電性半導体層（１）および／または前記障壁構造（５）の配置および／または構造に関して構成されている、
請求項１または請求項２に記載の部品。
【請求項４】
平面視において、前記活性ゾーン（３）の前記主面（３０）が少なくとも部分的に前記ｐ型導電性半導体層（１）によって覆われていないように、前記ｐ型導電性半導体層（１）が構造化されている、
請求項１から請求項３のいずれか１項に記載の部品。
【請求項５】
前記ｐ型導電性半導体層（１）が複数の島部を備えており、前記島部が、平面視において横方向に互いに隔てられており、それぞれが前記凹部（４）の少なくとも１つを覆っているように、前記ｐ型導電性半導体層（１）が構造化されている、
請求項４に記載の部品。
【請求項６】
前記障壁構造（５）が、前記凹部（４）内では、前記ｐ型導電性半導体層（１）と前記活性ゾーン（３）との間に配置されており、前記凹部（４）の外側では、平面視において少なくとも部分的に前記ｐ型導電性半導体層（１）によって覆われていない、
請求項４または請求項５に記載の部品。
【請求項７】
一部が前記ｐ型導電性半導体層（１）に隣接しており、かつ一部が前記障壁構造（５）に隣接しているコンタクト層（７）、を有し、前記コンタクト層（７）、前記ｐ型導電性半導体層（１）、および前記障壁構造（５）が、前記コンタクト層（７）と前記ｐ型導電性半導体層（１）との間の電気抵抗が前記コンタクト層（７）と前記障壁構造（５）との間の電気抵抗より低いように、それぞれの材料を選択して形成されている、
請求項４から請求項６のいずれか１項に記載の部品。
【請求項８】
前記障壁構造（５）が、平面視において前記活性ゾーン（３）の前記主面（３０）を覆っており、前記凹部（４）の外側では前記障壁構造（５）が正孔障壁として機能するように形成されている、
請求項１から請求項７のいずれか１項に記載の部品。
【請求項９】
前記障壁構造（５）がＧａＮ系であり、少なくとも部分的にシリコンによってドープされている、
請求項８に記載の部品。
【請求項１０】
前記障壁構造（５）が、前記凹部（４）内では第１の層厚を有し、前記凹部（４）の外側では第２の層厚を有し、前記第１の層厚および前記第２の層厚が、前記正に帯電した電荷キャリアが前記凹部（４）の領域では前記障壁構造（５）を貫通することができ、かつ前記凹部（４）の外側では前記障壁構造（５）によって遮られるように、形成されており、前記第１の層厚が、前記第２の層厚の１／３以下である、
請求項１から請求項９のいずれか１項に記載の部品。
【請求項１１】
前記活性ゾーン（３）が、ＩＩＩ−Ｖ族化合物半導体材料系であり、複数の量子障壁層（３２）と、前記量子障壁層（３２）の間に位置する複数の量子井戸活性層（３１）とを備えた多重量子井戸構造、を有する、
請求項１から請求項１０のいずれか１項に記載の部品。
【請求項１２】
前記障壁構造（５）が、ＡｌＧａＮ系およびＧａＮ系の複数の連続する半導体層から形成されている、
請求項１から請求項１１のいずれか１項に記載の部品。
【請求項１３】
ｐ型導電性半導体層（１）と、ｎ型導電性半導体層（２）と、前記ｐ型導電性半導体層（１）と前記ｎ型導電性半導体層（２）との間に位置する活性ゾーン（３）と、を備えた半導体積層体（２０）、を有する部品（１０）を製造する方法であって、以下のステップ、すなわち、
−  成長基板（８）を設けるステップと、
−  前記成長基板（８）の上に遷移層（６）を堆積させるステップであって、前記半導体積層体（２０）に凹部（４）を形成するために前記遷移層（６）に結晶欠陥が形成される、ステップと、
−  前記遷移層（６）から少なくとも前記ｎ型導電性半導体層（２）内に前記凹部（４）が延び、かつ前記活性ゾーン（３）全体に前記凹部（４）が延び、したがって前記凹部（４）それぞれが、前記活性ゾーン（３）の前記主面（３０）に対して斜めに延びるファセット（４１）を有するように、前記遷移層（６）の上に前記半導体積層体（２０）を堆積させるステップと、
−  前記活性ゾーンの上に障壁構造（５）を形成するステップと、
−  前記部品（１０）の動作時に前記主面（３０）を介しての前記活性ゾーン（３）への正に帯電した電荷キャリアの注入が意図的に妨げられ、したがって前記ファセット（４１）を介しての前記活性ゾーン（３）への正に帯電した電荷キャリアの注入が促進されるように、前記ｐ型導電性半導体層（１）および／または前記障壁構造（５）を形成するステップと、
を含む、方法。
【請求項１４】
前記遷移層（６）が前記成長基板（８）のｃ面の上、すなわち（０００１）結晶面の上に堆積され、前記半導体積層体（２０）が、前記活性ゾーン（３）の前記主面（３０）がｃ面であるように形成される、
請求項１３に記載の方法。
【請求項１５】
平面視において前記ｐ型導電性半導体層（１）が前記障壁構造（５）を覆い、かつ前記凹部（４）を満たすように、前記ｐ型導電性半導体層（１）が前記障壁構造（５）の上に堆積され、次の方法ステップにおいて、前記凹部（４）の外側で前記障壁構造（５）を部分的に露出させるために前記ｐ型導電性半導体層（１）の材料が除去される、
請求項１３または請求項１４に記載の方法。
【請求項１６】
前記障壁構造（５）がアルミニウムを含み、前記障壁構造（５）を部分的に露出させるため、前記ｐ型導電性半導体層（１）がエッチングされ、アルミニウムを含む前記障壁構造（５）がエッチング停止層としての役割を果たす、
請求項１５に記載の方法。
【請求項１７】
前記障壁構造（５）が、前記活性ゾーン（３）の後、前記ｐ型導電性半導体層（１）の前に形成され、
前記主面（３０）を介しての前記活性ゾーン（３）への正に帯電した電荷キャリアの注入が、前記凹部（４）の前記ファセット（４１）を介しての前記活性ゾーン（３）への正に帯電した電荷キャリアの注入より困難になるように、前記障壁構造（５）が、前記凹部（４）の領域において低減した層厚を有し、かつ、正孔障壁層を形成するためにＳｉによって選択的にドープされる、
請求項１４から請求項１６のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、均一な電流注入を有する部品と、部品を製造する方法とに関する。
【背景技術】
【０００２】
半導体材料系であり、かつ活性ゾーン（特に多重量子井戸構造）を備えたオプトエレクトロニクス部品においては、活性ゾーン内の電荷キャリアが活性ゾーン全体にわたり均一に分布せず、このようなオプトエレクトロニクス部品の効率損失につながることが示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
１つの目的は、高められた効率を有する部品を開示することである。もう１つの目的は、部品を製造する効率的な方法を開示することである。
【課題を解決するための手段】
【０００４】
部品の少なくとも一実施形態によれば、本部品は、活性ゾーンを有する半導体積層体を有する。活性ゾーンは、電磁放射を生成するように特に構成されている。例えば、活性ゾーンは、複数の量子障壁層およびそれらの間に位置する複数の量子井戸層を有する多重量子井戸構造、を有する。活性ゾーンは、本部品のｐ側とｎ側の間、例えば半導体積層体のｐ型導電性半導体層とｎ型導電性半導体層の間に位置している。半導体積層体は、特に、ＩＩＩ−Ｖ族化合物半導体材料系である。半導体積層体が、ＩＩ−ＶＩ族化合物半導体材料系であることも可能である。本部品は、例えばオプトエレクトロニクス部品（発光ダイオード（ＬＥＤ）など）である。
【０００５】
部品の高い効率を得るためには、ｐ側からの正に帯電した電荷キャリア（正孔）と、ｎ側からの負に帯電した電荷キャリア（電子）を、できるかぎり均一に活性ゾーンに注入することが望ましい。さらに例えば、活性ゾーンの量子膜における比較的小さい移動性の正孔と、より高い移動性の電子との間で、電荷キャリアの密度に関するバランスを達成することも特に望ましい。
【０００６】
本部品の少なくとも一実施形態によれば、ｐ型導電性半導体層の側の活性ゾーンの領域に、少なくとも１つまたは複数の凹部が形成されている。この凹部は、本部品のｐ側からｎ側に向かう方向に、小さくなっていく横断面を有する。断面図においては、凹部は例えばＶ形状である。例えば凹部は、例えば六角形の横断面と６つのファセットを備えた逆角錐、逆角錐台、逆円錐、または逆円錐台の形状を有する。この１つまたは複数の凹部は、１つまたは複数のＶピット（独語：V-Defekte）（V-pits）によって形成することができる。半導体積層体におけるこのようなＶピットは、エピタキシプロセスにおける成長速度、エピタキシリアクタ内の温度や圧力、および／または、半導体積層体の個々の層におけるドーパントのタイプおよび濃度および／または例えばＩＩＩ−Ｖ族材料またはＩＩ−Ｖ族材料の割合に関する材料組成など、適切な成長パラメータを調整することによって、形成することができる。
【０００７】
本部品の少なくとも一実施形態によれば、凹部は、特に凹部の内壁を形成しているファセットの形における外殻面（shell surface）を有する。ファセットは、例えば互いに斜めに配置されている。したがって、２つの隣り合うファセットは、互いに角度をなすことができる。しかしながら、例えば凹部が逆円錐または円錐台の形を有する場合、隣り合うファセットが全体として実質的に連続微分可能な凹部の内面を形成するように、これらのファセットを少なくとも部分的に、さらには完全に、互いに融合する（merge）ことも考えられる。
【０００８】
本部品の少なくとも一実施形態によれば、活性ゾーンは、半導体積層体のｃ面に実質的に平行に延びる主面を有する。特に、活性ゾーンの主面はｃ面である。ｃ面（すなわち（０００１）面）とは、ｃ方向を有する（すなわち＜０００１＞結晶方位を有する）結晶面を意味するものと理解されたい。層の主面とは、一般には、層の主延在面を意味し、この場合、主面は、対応する層の垂直方向の境界を少なくとも部分的に画成するものと理解されたい。垂直方向とは、活性ゾーンの主面または半導体積層体の主面に特に垂直である方向を意味するものと理解されたい。垂直方向は、特に、本部品のエピタキシャル成長した半導体積層体の成長方向に平行である。横方向は、活性ゾーンの主面または半導体積層体の主面に平行に延びる方向を意味するものと理解されたい。
【０００９】
半導体積層体は、例えば、基板の主面、特に成長基板の主面の上に、エピタキシャルに堆積させることができる。基板は、サファイア基板とすることができる。サファイア基板の主面は、実質的にｃ面であることが好ましい。半導体積層体の層が基板の主面にエピタキシャルに堆積される場合、半導体積層体のそれぞれの層は、一般的に＜０００１＞方位を示す。したがって半導体積層体の層は、主面としてｃ面（すなわち（０００１）面）を有することができる。例えば、活性ゾーンの主面はｃ面である。半導体積層体の成長方向は、基板の主面またはｃ面に垂直であることが好ましい。したがって成長方向は、特に、半導体積層体のｃ方向に（すなわち＜０００１＞結晶方位に）平行である。基板は、ＳｉもしくはＳｉＣまたはガラスから形成することもできる。この場合、基板の主面は、ｃ面とは異なっていてもよい。
【００１０】
本部品の少なくとも一実施形態によれば、本部品は障壁構造を有する。障壁構造は、特に、ｎ型導電性半導体層とは反対側の活性ゾーンの主面（すなわち活性ゾーンのｐ側）に位置する。障壁構造は、少なくとも部分的に、１つまたは複数の凹部のファセットの形状に従って延びていることが好ましい。障壁構造は、複数の交互の第１の層および第２の層を有することができる。第１の層および第２の層の材料は、障壁構造が特に電荷キャリアに対する障壁として形成されるように、各材料のバンドギャップに関連して選択される。特に、障壁構造は、複数の交互のＡｌＧａＮ層およびＧａＮ層、または複数の交互のＡｌＧａＮ層およびＩｎＧａＮ層を有する。障壁構造は、半導体積層体の一部として形成することができる。
【００１１】
障壁構造は、負に帯電した電荷キャリアおよび／または正に帯電した電荷キャリアが障壁構造を通過することを障壁構造が阻止する、または少なくとも妨げるように、構成されていることが好ましい。例えば、適切なドーピングによって、または層厚を変えることによって、凹部内の領域において、すなわち例えば活性ゾーンの主面の上で、障壁構造が電子障壁としてのみならず正孔障壁として機能するように、障壁構造を形成することが可能である。障壁構造は、凹部の領域においては（すなわち例えば凹部のファセットの上では）、障壁構造全体にわたり正孔が活性ゾーン内に注入可能であるように、特にその材料組成および／またはドーピングおよび／または層厚に関して形成されていることが好ましい。障壁構造のこのような構造の理由で、活性ゾーンの主面を介しての、したがってｃ面を介しての活性ゾーンへの正に帯電した電荷キャリアの注入が、意図的に妨げられる、または遮られ、したがって対応する電流の流れが、凹部の領域により強く集中し、この結果として、凹部のファセットを介しての活性ゾーンへの正に帯電した電荷キャリアの注入が促進される。
【００１２】
本部品の少なくとも一実施形態においては、本部品は、ｐ型導電性半導体層と、ｎ型導電性半導体層と、ｐ型導電性半導体層とｎ型導電性半導体層との間に位置する活性ゾーンと、を有する半導体積層体、を有する。ｐ型導電性半導体層の側の活性ゾーンの領域に、凹部が形成されており、これらの凹部それぞれが、活性ゾーンの主面に対して斜めに延びるファセットを有する。ｐ型導電性半導体層は、凹部内に延在している。本部品は、特にｐ型導電性半導体層の側の活性ゾーンの主面に配置されている障壁構造、を有する。したがって活性ゾーンは、障壁構造とｎ型導電性半導体層との間に配置されている。活性ゾーン内の電荷キャリアの最大限に均一な分布を得る目的で、本部品は、本部品の動作時に主面を介しての活性ゾーンへの正に帯電した電荷キャリアの注入が意図的に妨げられ、この結果として凹部のファセットを介しての活性ゾーンへの正に帯電した電荷キャリアの注入が促進されるように、ｐ型導電性半導体層および障壁構造に関して形成されている。
【００１３】
凹部によって、ｐ型導電性半導体層からの正孔を、特に、凹部の斜めに形成されているファセットを介して、活性ゾーンのさまざまな領域に（特に、垂直方向に互いに重ねて配置されているさまざまな量子井戸層に）、効率的に注入することができ、この結果として、ｐ型導電性半導体層から比較的遠くに配置されている量子井戸層が良好に通電され、なぜなら最初に、ｐ型導電性半導体層の近くに配置されている量子井戸層または量子障壁層の全体にわたり正孔を注入する必要がないためである。
【００１４】
しかしながら凹部の外側で、大きな割合の正孔が依然として活性ゾーンの主面を介して（すなわちｃ面を介して）活性ゾーンに注入されるならば、活性ゾーンのすべての量子井戸層にわたる、正孔の特に均一な分布を達成することは困難であり、なぜなら主面を介して活性ゾーンに注入される正孔の貫通確率は、貫通深さが大きくなるにつれて（すなわち活性ゾーンにおける量子障壁層の数が増すにつれて）大きく減少するためである。主面を介しての活性ゾーンへの正孔の注入が意図的に妨げられる、または遮られるならば、本質的には活性ゾーンに達した正孔のみを、凹部のファセットを介して活性ゾーンのさまざまな量子井戸層に注入することができる。したがって活性ゾーンへの電流の流れは、特定の領域のみにおいて、すなわちｃ面の上の領域において減少する。凹部の領域においては、電流の流れは、むしろますます集中する。したがって、すべての量子井戸層において（すなわち活性ゾーン全体において）正孔の密度が本質的に同じままであることを達成することができる。活性ゾーンの主面を介しての活性ゾーンへの正孔の貫通が意図的に阻止される、または遮られることによって、正に帯電した電荷キャリアが、（ｐ型導電性半導体層から遠くに配置されている）ｎ側の量子井戸層に注入される確率が高まり、したがって、ｐ側から隔てられた活性ゾーンの領域において、正孔に関する電荷キャリア密度が高まり、この結果として、活性ゾーンにおける正孔の分布が、垂直方向に沿って特に均一であり、これによって本部品の効率が高まる。本部品のこのような構造によって、少なくとも横方向に沿って電荷キャリアが均一化される。
【００１５】
本部品の少なくとも一実施形態によれば、本部品は、活性ゾーンの手前に達した正に帯電した電荷キャリアの少なくとも８０％、好ましくは少なくとも９０％、特に好ましくは少なくとも９５％が、凹部のファセットを介して活性ゾーン内に注入可能であるように、ｐ型導電性半導体層および／または障壁構造の配置および／または構造に関して構成されている。特に、障壁構造が、凹部のファセットの上の領域と比較して、主面の上の領域において、増大した層厚および／または異なるドーパント濃度および／または異なる金属含有量を有するならば、活性ゾーンの主面を介しての活性ゾーンへの正孔の注入を意図的に妨げる、または遮ることができる。これに代えて、またはこれに加えて、活性ゾーンの主面を介しての活性ゾーンへの正孔の通過が、凹部のファセットを介しての正孔の通過と比較して妨げられるように、障壁構造に関連してｐ型導電性半導体層を構造化することができる。
【００１６】
本部品の少なくとも一実施形態によれば、平面視において、活性ゾーンの主面が、少なくとも部分的にｐ型導電性半導体層によって覆われていないように、ｐ型導電性半導体層が構造化されている。凹部内では、障壁構造がｐ型導電層と活性ゾーンとの間に位置している。平面視において、凹部の外側では、障壁構造には、特に部分的に、好ましくは全体にわたり、ｐ型導電層が存在しない。この場合、障壁構造を純粋な電子障壁として形成することができる。
【００１７】
特に、ｐ型導電性半導体層を凹部内のみに配置することができる。凹部の内側の領域のみにおいてｐ型導電性半導体層が障壁構造を覆っており、凹部の外側では障壁構造がｐ型導電性半導体層によって覆われていないように、ｐ型導電性半導体層が形成されていることが好ましい。障壁構造は、平面視において、活性ゾーンを完全に（すなわち凹部の領域においても）覆っていることができる。特に凹部の内側の領域のみにおいてｐ型導電性半導体層が障壁構造に隣接しており、さらに障壁構造が活性ゾーンに隣接しているため、ｐ型導電性半導体層からの正孔を、主としてファセットを介して、または本質的にファセットのみを介して、活性ゾーンに注入することができる。
【００１８】
本部品の少なくとも一実施形態によれば、ｐ型導電性半導体層は、ｐ型導電性半導体層が複数の島部を備えており、島部が横方向において隔てられているように、構造化されている。この場合、ｐ型導電性半導体層は連続していない。平面視において、島部は、それぞれ１つまたは複数の凹部を覆うことができる。島部それぞれがただ１つの凹部を覆うことが可能である。ｐ型導電性半導体層は、凹部の内側のみに形成することができる。この場合、活性ゾーンの主面がｐ型導電性半導体層によって覆われていないため、ｐ型導電性半導体層からの正に帯電した電荷キャリアの、主面を介しての活性ゾーンへの注入が、意図的に特に困難になる。
【００１９】
本部品の少なくとも一実施形態によれば、本部品はコンタクト層を有し、このコンタクト層は、特に、一部がｐ型導電層に隣接しており、一部が障壁層に隣接している。コンタクト層は、ｐ型導電性半導体層に接触するように構成されている。コンタクト層、ｐ型導電性半導体層、および障壁構造は、コンタクト層とｐ型導電性半導体層との間の電気抵抗が、コンタクト層と障壁構造との間の電気抵抗より低いように、それぞれの材料を選択して形成されていることが好ましい。横方向に隔てられているｐ型導電性半導体層の島部を、コンタクト層によって互いに電気的に接続することができる。さらには低い電気抵抗によって、正に帯電した電荷キャリアがｐ型導電性半導体層を介しさらに凹部のファセットを介して活性ゾーンに好ましく注入される。コンタクト層は、透明導電性酸化物（ＴＣＯ）から作製することができる。本部品の動作時、電磁放射をコンタクト層を通じて放出することができる。ｎ型導電性半導体層に電気的に接触するため、本部品はさらなるコンタクト層を有することができる。
【００２０】
本部品の少なくとも一実施形態によれば、障壁構造は、平面視において活性ゾーンの主面を覆っており、凹部の外側では障壁構造が正孔障壁として機能するように形成されている。しかしながら、障壁構造が同時に電子障壁として機能することも考えられる。障壁構造は、ｐ型導電性半導体層と活性ゾーンとの間に配置されていることが有利である。
【００２１】
特に、障壁構造は、凹部内では（例えばファセットの上の領域では）第１の層厚を有し、凹部の外側では（すなわち活性ゾーンの主面の上の領域では）第２の層厚を有する。第１の層厚および第２の層厚は、正に帯電した電荷キャリアが凹部の領域では障壁構造を貫通する（特に、通り抜ける）ことができ、凹部の外側では障壁構造によって遮られるように、特に構成されている。例えば、第１の層厚は、第２の層厚の１／３以下、好ましくは１／５以下、特に好ましくは１／１０以下である。
【００２２】
本部品の少なくとも一実施形態によれば、活性ゾーンは、ＩＩＩ−Ｖ族化合物半導体材料から形成されている。活性ゾーンは、例えば、交互に重ねて配置されている複数のＧａＮ層およびＩｎＧａＮ層を有する。正孔障壁を形成するため、障壁構造を少なくとも部分的にシリコンによってドープすることができる。障壁構造は、ＡｌＧａＮ系およびＧａＮ系、または、ＡｌＧａＮ系およびＩｎＧａＮ系の複数の連続する半導体層から形成されている。
【００２３】
ｐ型導電性半導体層と、ｎ型導電性半導体層と、ｐ型導電性半導体層とｎ型導電性半導体層との間に位置する活性ゾーンと、を備えた半導体積層体、をそれぞれが有する１つまたは複数の部品、を製造する方法の少なくとも一実施形態においては、成長基板を設ける。成長基板の上に遷移層を堆積させ、この場合、半導体積層体に凹部を形成するため、特に、成長パラメータを変化させることによって、遷移層に結晶欠陥を形成する。遷移層の上に半導体積層体を堆積させ、このとき、遷移層から少なくともｎ型導電性半導体層内に凹部が延び、かつ活性ゾーン全体に凹部が形成され、したがって凹部それぞれが、活性ゾーンの主面に対して斜めに延びるファセットを有するように、堆積させる。活性ゾーンの上に、障壁構造を形成する。ｐ型導電性半導体層および／または障壁構造は、本部品の動作時、活性ゾーンの主面を介しての活性ゾーンへの正に帯電した電荷キャリアの注入が意図的に妨げられ、この結果として、凹部のファセットを介しての活性ゾーンへの正に帯電した電荷キャリアの注入が促進されるように、形成する。
【００２４】
本方法の少なくとも一実施形態によれば、半導体積層体は、例えば有機金属気相成長法（ＭＯＶＰＥ）または有機金属化学気相堆積法（ＭＯＣＶＤ）によって、成長基板の上にエピタキシャルに成長させる。凹部は、特に、遷移層、活性ゾーン、および障壁構造におけるＶピットとして、またはＶ欠陥として、形成する。最初に遷移層に形成される凹部の構造が、特に半導体積層体の中に（例えば活性ゾーンの中および障壁構造の中に）引き続き延びる。
【００２５】
本方法の少なくとも一実施形態によれば、遷移層は、成長基板の主面の上に特に直接堆積させる。成長基板は、特に、主面としてｃ面を有する好ましくはサファイア基板である。したがって、遷移層およびその上に成長する層（例えば活性ゾーンの層）は、一般には主面としてｃ面を有する。凹部それぞれは、非極性面または半極性面によって形成される例えば６枚または１２枚のファセットによって境界が画成される。凹部のファセットは、通常では半導体積層体の層または障壁構造の層の材料によって覆われる。このようなファセットは、通常では＜１−１０１＞方位または＜１１−２２＞方位を有し、したがって（１−１０１）結晶面によって、または（１１−２２）結晶面によって形成される。
【００２６】
成長条件を意図的に調整することによって、主面（すなわちｃ面）の上よりもファセットの上において相当に薄い層厚を達成することができる。障壁構造がドープされる（例：ｐ型にドープされる）場合、ファセットの極性と、ファセットの上の低い成長速度に起因して、凹部内の領域において障壁構造にわずかな異種原子が埋め込まれる。エピタキシャル法（遷移層に凹部が意図的に生成される）によって、半導体積層体の層または障壁構造の層を、ファセットの上の（すなわち凹部の領域における）これらの層の層厚が、凹部の外側のそれぞれの主面の上（すなわちｃ面の上）よりも著しく薄いように、形成することができる。この結果としての技術的な効果として、活性ゾーンの主面を介するよりも、凹部のファセットを介して、正孔をより効率的に活性ゾーンに注入することができる。例えば互いに交互に重ねて配置されている複数の層（例えばＧａＮ系の層およびＡｌＧａＮ系の層）を含む障壁構造が、追加的にＳｉによってドープされているならば、障壁構造は凹部の外側においてｃ面の上で正孔障壁として機能する。凹部内では障壁構造の層厚が薄い、および／またはドーパント濃度が低いため、凹部の領域では正孔が障壁構造を貫通してファセットを介して活性ゾーンに容易に達することができるように、障壁構造を形成することができる。
【００２７】
本方法の少なくとも一実施形態によれば、上から見たときｐ型導電性半導体層が障壁構造を特に完全に覆い、かつ凹部を満たすように、障壁構造の上にｐ型導電性半導体層を堆積させる。次の方法ステップにおいて、ｐ型導電性半導体層の材料を除去して、凹部の外側の領域において障壁構造を部分的に露出させることができる。特に、ｐ型導電性半導体層の一部分を選択的にエッチングする。エッチング工程は、エピタキシリアクタの外で（すなわちｅｘ  ｓｉｔｕで）簡単な方法で行うことができる。
【００２８】
障壁構造は、アルミニウムを含むことが特に好ましい。特に、障壁構造は、ＧａＮ系層が間に配置されている少なくとも１つまたは複数のＡｌＧａＮ系層を有する。ＧａＮ系層は、少量のインジウムまたはアルミニウムを含むこともできる。正孔障壁を形成するため、障壁構造はＳｉによってドープされることが好ましい。障壁構造を部分的に露出させる場合、ｐ型導電性半導体層をエッチングする工程において、アルミニウムを含む障壁構造がエッチング停止層としての役割を果たすことができる。
【００２９】
本方法の少なくとも一実施形態によれば、障壁構造は、活性ゾーンの後、ｐ型導電性半導体層の前に形成し、この場合、正に帯電した電荷キャリアを主面を介して活性ゾーンに注入することが、正に帯電した電荷キャリアを凹部のファセットを介して活性ゾーンに注入するよりも困難になるように、障壁構造は、凹部の領域において低減した層厚を有し、かつ、正孔障壁層を形成するためにＳｉによって選択的にドープされる。ｐ型導電性半導体層および障壁構造の両方を、局部的に凹部内に配置することができる。凹部の外側および／または内側において、障壁構造をｐ型導電性半導体層によって完全に覆うことができる。凹部の外側の（すなわち活性ゾーンの主面の上またはｃ面の上の）領域においては、障壁構造がｐ型導電性半導体層によって部分的に、または全体的に覆われていないことが可能である。
【００３０】
上に説明した方法は、本明細書に記載されている部品を製造する目的に特に適している。したがって、本部品に関連して記載されている特徴は、本方法において使用することもでき、逆も同様である。
【００３１】
本方法および本部品のさらなる利点、好ましい実施形態、およびさらなる発展形態は、以下に図１および図２に関連して説明する例示的な実施形態から明らかになるであろう。
【図面の簡単な説明】
【００３２】
【図１】部品の例示的な実施形態の概略図を示している。
【図２】部品の別の例示的な実施形態の概略図を示している。
【発明を実施するための形態】
【００３３】
図面において、同じ要素、同等の要素、または同等に機能する要素は、同じ参照数字によって示してある。図面は概略図であり、したがって必ずしも正しい縮尺ではない。むしろ、より明確にする目的で、比較的小さい要素および特に層の厚さを誇張して大きく示してあることがある。
【００３４】
図１は、キャリア８を有する部品１０を示しており、キャリア８の上に半導体積層体２０が配置されている。キャリア８は成長基板とすることができ、この成長基板の上に半導体積層体２０が例えばエピタキシャル成長している。半導体積層体２０は活性ゾーン３を有し、活性ゾーン３は、第１の（例えばｐ型導電性）半導体層１と、第２の（例えばｎ型導電性）半導体層２との間に配置されている。活性ゾーン３は、特に、部品１０の動作時に電磁放射を生成するように構成されている。
【００３５】
活性ゾーン３は、複数の交互の量子井戸層３１および量子障壁層３２を備えた多重量子井戸構造を有する。量子井戸層３１の数は、少なくとも３つまたは少なくとも５つであり、例えば３〜２０の範囲内（両端値を含む）、例えば３〜１５の範囲内（両端値を含む）、例えば９つである。量子井戸層３１および量子障壁層３２は、ＩＩＩ−Ｖ族化合物半導体材料系、例えばそれぞれＩｎＧａＮ系またはＧａＮ系とすることができる。部品１０の動作時、放射を生成するため、正に帯電した電荷キャリア（すなわち第１の半導体層１からの正孔）と、負に帯電した電荷キャリア（すなわち第２の半導体層２の方向からの電子）とが、活性ゾーン３に注入される。
【００３６】
キャリア８と半導体積層体２０との間に遷移層６が配置されている。遷移層６は、特に、第１のアンドープ部分層６１（アンドープＧａＮ部分層など）を有する。さらに、遷移層６は、第２のｎ型ドープ部分層６２および第３のｎ型ドープ部分層６３を有することができ、部分層６２，６３それぞれは、ＳｉによってドープされたＧａＮ層とすることができる。部分層６２，６３のドーパント濃度は、例えば約１．２×１０１９ｃｍ−３である。アンドープ部分層６１は、キャリア８とｎ型ドープ部分層６２との間に位置している。しかしながらアンドープ部分層６１が、例えば隣接するドープ層からアンドープ部分層６１内に拡散する少量のドーパントを含むことも可能である。したがってアンドープ部分層６１が低濃度のドーパントを有することがあり、この場合、部分層６１は意図的にはドープされない。
【００３７】
キャリア８は、特に、主面８０を有する成長基板である。サファイア基板の場合、主面８０をｃ面（すなわち（０００１）結晶面）とすることができる。キャリア８は、特に、主面８０に隆起部８２を有する。隆起部８２の外殻面８１は、＜０００１＞結晶方位とは異なっており、したがって特にｃ面とは異なっている。キャリア８は、数百マイクロメートルの垂直層厚を有する。例えば、キャリア８の層厚は約１ｍｍである。隆起部８２それぞれは、数マイクロメートル、特に、１〜５マイクロメートルの範囲内（両端値を含む）、例えば１．６マイクロメートルの垂直高さを有することができる。
【００３８】
遷移層６のアンドープ部分層６１は、エピタキシャル法を使用してキャリア８の主面８０の上に直接堆積されていることが好ましい。アンドープ部分層６１は、数マイクロメートル（例えば４マイクロメートル）の垂直高さを有することができる。遷移層６のｎ型ドープ部分層６２，６３は、アンドープ部分層６１の上に直接形成されていることが好ましい。アンドープ部分層６１は、特に、キャリア８の主面８０に存在しうる凹凸の上に半導体材料を合体させるために形成されている。第１のアンドープ部分層６１および第２のｎ型ドープ部分層６２は、例えばバッファ層を形成している。第３の部分層６３は、第２の部分層６２と同じかまたはそれより高いドーパント濃度を有することができる。ｎ型ドープ部分層６２，６３を共通の方法ステップにおいて形成することが可能である。
【００３９】
しかしながら、異なる格子定数に起因して、半導体材料内に機械的応力が発生することがあり、転位などの結晶欠陥につながる。半導体材料における転位の１つのタイプは貫通転位（独語：Fadenversetzungen）（threading dislocation）であり、貫通転位のいくつかは半導体層の成長方向に沿って伝搬し、したがってキャリア８に本質的に垂直に延びることがある。遷移層６に（特にｎ型ドープ部分層６３に）ＶピットまたはＶ欠陥の形で凹部４を生成する目的に、例えば、成長速度、温度、圧力などの適切な成長パラメータを調整することによって、および／または、ドーパントのタイプおよび濃度および／または特に半導体材料の材料比率に関して材料組成を調整することによって、この効果を意図的に利用する。例えば、エピタキシリアクタ内の温度、Ｈ２の割合、および／またはＮＨ３の流量を、適宜調整または変化させることができる。完成した凹部４は、通常では、ｃ面とは異なるファセット４１を有する。特に、ファセット４１は、＜１−１０ｘ＞方位または＜１１−２ｙ＞方位を有する（｛ｘ，ｙ｝＝｛１，２，３｝）。このようなファセットは、それぞれ（１−１０ｘ）結晶面または（１１−２ｙ）結晶面である（｛ｘ，ｙ｝＝｛１，２，３｝）。実質的に平坦な主面８０と追加の隆起部８２を有するキャリア８の上に遷移層６が堆積される場合、凹部４のおよその位置を隆起部８２によって定義することができる。平面視において、凹部４を、横方向に２つの隣り合う隆起部８２の間に形成することができる。しかしながら図１とは異なり、キャリア８に隆起部８２が存在しなくてもよい。
【００４０】
半導体積層体２０をエピタキシャル成長させるとき、凹部４の構造が、遷移層６から半導体積層体２０の方に引き続き成長する。したがって活性ゾーン３も、凹部４の構造を有する。特に凹部４の外側では、活性ゾーン３は、遷移層６またはキャリア８とは反対側の主面３０を有し、この主面は例えばｃ面である。凹部４の領域においては、活性ゾーン３はファセット４１を特に完全に覆っている。凹部４それぞれが垂直深さを有する。特に、凹部４の深さは、１００ｎｍ〜１０００ｎｍの範囲内（両端値を含む）、特に、１００ｎｍ〜５００ｎｍの範囲内（両端値を含む）、例えば約２００ｎｍないし４００ｎｍである。
【００４１】
部品１０は、障壁構造５を有する。障壁構造５は、複数の交互の第１の層５１および第２の層５２を備えている。第１の層５１の数または第２の層５２の数は、例えば少なくとも２つ、特に、少なくとも３つ、または少なくとも５つである。第１の層５１は、例えばＡｌＧａＮ系である、またはＡｌＧａＮからなる。第２の層５２は、ＧａＮ系である、またはＧａＮからなる。第２の層５２は、少ない割合、例えば０．０１％〜１０％の範囲内（両端値を含む）、または０．０１％〜３％の範囲内（両端値を含む）、または０．１％〜３％の範囲内（両端値を含む）、のインジウムを含むことができる。障壁構造５は、特に、活性ゾーン３に直接隣接している。障壁構造５は、活性ゾーン３の上にエピタキシ法によって形成することができ、したがって半導体積層体２０の一部とすることができる。図１では、第１の層５１および第２の層５２を有する障壁構造５は、製造公差の範囲内で、本質的に活性ゾーン３の構造に従って延びている。したがって、障壁構造５も凹部４を備えている。凹部４の外側では、障壁構造５は、その主面としてｃ面を有することができる。凹部４の領域においては、障壁構造５は、活性ゾーン３と同様に、ｃ面の方位とは異なる方位のファセットを有する。
【００４２】
主面の上とファセットの上では、調整可能な成長速度が異なるため、ファセットの上の活性ゾーン３の層および／または障壁構造５の層は、主面の上の活性ゾーン３の層および／または障壁構造５の層よりも相当に小さい層厚を有する。言い換えればそれぞれの層は、凹部４の外側の主面の上（すなわちｃ面の上）よりも、凹部４の領域において著しく小さい合計層厚を有する。特に、ファセットの上の活性ゾーン３の層および／または障壁構造５の層の層厚は、主面の上の対応する層のそれぞれの層厚の１／３以下、例えば１／５以下、または１／１０以下とすることができる。したがって、活性ゾーン３の合計層厚および／または障壁構造５の合計層厚は、主面の上よりファセットの上において小さい。
【００４３】
障壁構造５が金属（アルミニウムなど）を含む、および／または、障壁構造５がドープされる場合、凹部内のファセットの上の領域における障壁構造５の金属の割合および／またはドーパントの量を、凹部４の外側の主面３０の上の領域におけるよりも、ずっと小さくすることができる。この結果として、正に帯電した電荷キャリアが、活性ゾーン３の主面３０を介するより凹部４のファセット４１を介する方が効率的に活性ゾーン３に（特にさまざまな量子井戸層３１に）注入されることを達成することができる。ファセットの上の低減した層厚により、ファセットを介しての活性ゾーン３への電荷輸送に関する悪化は予期されない。凹部によって、ｎ側の量子井戸層３１から、凹部４内に配置されているｐ型導電性半導体層１の部分領域までの空間距離も、凹部４の外側に配置されているｐ型導電性半導体層１のさらなる部分領域までの空間距離より、著しく小さい。
【００４４】
障壁構造５は、ｎ型にドープする、またはｐ型にドープする、または部分的にｎ型にドープしかつ部分的にｐ型にドープすることができる。純粋な電子障壁としては、障壁構造５はｐ型にドープされている（例えばＭｇによってドープされている）ことが好ましい。障壁構造５は、ｎ型導電性半導体層２とは反対側の活性ゾーン３の主面３０の上に配置されているため、負に帯電した電荷キャリアが活性ゾーン３からｐ型導電性半導体層１まで通過することが妨げられる、または阻止される。純粋な正孔障壁としては、障壁構造５はｎ型にドープされている（例えばＳｉによってドープされている）ことが好ましい。活性ゾーン３の主面３０の上と、凹部４のファセット４１の上とで、障壁構造５の層厚が異なることによって、障壁構造５から正孔が主面３０を介して活性ゾーンに通過することが遮られる、または妨げられる一方で、凹部４内の領域においては正孔が障壁構造５を貫通してファセット４１を介して活性ゾーン３に達することができるように、障壁構造５を形成することができる。純粋な正孔障壁としては、障壁構造５には、ｐ型ドーピング（Ｍｇによるドーピングなど）が存在しないことが好ましい。しかしながら、障壁構造５を部分的にｎ型にドープし、部分的にｐ型にドープすることも可能であり、したがって部分的に正孔障壁を形成し、部分的に電子障壁を形成する。例えば、障壁構造５の第１の層５１および第２の層５２のいくつかをｐ型にドープし、その一方で、障壁構造５のさらなる第１の層５１およびさらなる第２の層５２をｎ型にドープする。この場合、障壁構造５は、活性ゾーン３の主面３０の上の領域においては電子障壁に加えて正孔障壁として機能し、凹部４の領域における正孔は、依然としてファセット４１を介して活性ゾーン３に注入され得る。
【００４５】
したがって障壁構造５は、横方向に沿って、変化する垂直層厚および／または変化するドーパント濃度および／または変化する金属含有量（アルミニウム含有量など）を有することができる。障壁構造５のこのような特性は、ＳＩＭＳ（二次イオン質量分析法：Secondary Ion Mass Spectroscopy）およびＴＥＭ（透過型電子顕微鏡法：Transmission Electron Microscopy）によって、部品において検出することができる。
【００４６】
図１では、ｐ型導電性半導体層１は、１つまたは複数の凹部４の中にのみ配置されている。ｐ型導電性半導体層１は、凹部４を完全に満たすことができる。したがって、対応する電流の流れは、凹部４の領域により強く集中し、活性ゾーン３への（特に、垂直方向に隔てられたさまざまな量子井戸層３１への）正に帯電した電荷キャリアの注入が、凹部４のファセット４１を介して特に促進される。凹部４の内側では、障壁構造５はｐ型導電性半導体層１と活性ゾーンとの間に配置されている。凹部４の外側では、障壁構造５は、特に、ｐ型導電性半導体層１によって覆われていない。したがって、障壁構造５を介しさらに活性ゾーン３の主面３０を介しての、正に帯電した電荷キャリアの注入が、妨げられる、または遮られる。この場合、障壁構造５を、純粋な電子障壁として形成することも可能である。
【００４７】
ｐ型導電性半導体層１は、例えば、複数の島部を備えており、これらの島部が横方向に互いに隔てられているように、形成されている。ｐ型導電性半導体層１の島部は、平面視において、それぞれがただ１つの凹部４を覆うことができる。この変形形態として、ｐ型導電性半導体層１の島部それぞれが凹部４の大部分を覆うことが可能である。この場合、凹部４の外側で障壁構造５を部分的にｐ型導電性半導体層１によって覆うことができるが、障壁構造５の主面の少なくとも５０％が、ｐ型導電性半導体層１によって覆われないままとすることも考えられる。
【００４８】
構造化されたｐ型導電性半導体層１は、最初に、その半導体材料を堆積させることによって障壁構造５の上に広範囲に成膜することができる。次の方法ステップにおいて、障壁構造５が部分的に露出するように、ｐ型導電性半導体層１をエッチング工程によって構造化することができる。障壁構造５がエッチング停止層としての役割を果たすことができるように、障壁構造５が１層または複数層のアルミニウム含有層（ＡｌＧａＮ層など）を含むことが好ましい。エッチング工程は、エピタキシリアクタの外で（すなわちｅｘ  ｓｉｔｕで）簡単な方法で行うことができる。これに代えて、例えばＭＯＶＰＥ段階中に、成長パラメータを特別に選択することによって、ｉｎ  ｓｉｔｕで（すなわちエピタキシリアクタ内で）ｐ型導電性半導体層を構造化することも可能である。例えば、気体混合物に関する周囲条件、温度、または圧力を、意図的に調整することができる。
【００４９】
本部品は、ｐ型導電性半導体層１に電気的に接触するためのコンタクト層７を有する。図１によれば、コンタクト層７は一部がｐ型導電性半導体層１に隣接しており、一部が障壁構造５に隣接している。コンタクト層７、ｐ型導電性半導体層１、および障壁構造５の材料に関する選択は、コンタクト層７とｐ型導電性半導体層１との間の電気抵抗が、コンタクト層７と障壁構造５との間の電気抵抗より低いように行われることが好ましい。この結果として、正に帯電した電荷キャリアが好ましくはｐ型導電性半導体層１を介しさらにファセット４１を介して活性ゾーンのさまざまな量子井戸層３１に注入されることを達成することができる。
【００５０】
コンタクト層７と障壁構造５が電気的に接触している場合、障壁構造５を介しさらに主面３０を介しての活性ゾーンへの正に帯電した電荷キャリアの注入が、意図的に妨げられる、または遮られるように、障壁構造５を少なくとも部分的に正孔障壁として形成することができる。図１の変形形態として、凹部４の外側で、障壁構造５が部分的または完全にｐ型導電性半導体層１によって覆われていることが可能である。障壁構造５はｐ型導電性とすることができる。特に、障壁構造５が、ｐ型導電性半導体層１と比較して、コンタクト層７に対する、より高い電気接触抵抗を有するように、障壁構造５を適切なドーピングによって形成することができる。
【００５１】
図１とは異なり、凹部４の外側で、コンタクト層７と障壁構造５との間に垂直方向に低導電性層または電気絶縁層を配置することも考えられる。したがって凹部４の外側の領域においては、コンタクト層７と障壁構造５との間の直接的な電気接触を防止することができる。
【００５２】
図２は、部品の別の例示的な実施形態を示している。図２に示した部品の例示的な実施形態は、図１に示した例示的な実施形態に本質的に対応している。図１に示した例示的な実施形態とは異なる点として、平面視において、凹部４の内側の領域および外側の領域の両方で、ｐ型導電性半導体層１が障壁構造５を覆っているように、ｐ型導電性半導体層１が形成されている。凹部４の外側の領域では、障壁構造５は正孔障壁として形成されていることが好ましい。特に、障壁構造５は、例えばＳｉによってｎ型にドープされている。障壁構造５は、複数の交互に配置されているＡｌＧａＮ層およびＧａＮ層から、または複数の交互に配置されているＡｌＧａＮ層およびＩｎＧａＮ層から構成される超格子構造を有することができる。平面視において、ｐ型導電性半導体層１は、障壁構造５および／または活性ゾーン３を完全に覆っていることができる。
【００５３】
例えば、ｐ型導電性半導体層を凹部内のみに配置することによって、および／または、凹部の外側のｃ面の上に正孔障壁を形成することによって、ｃ面を介しての活性ゾーンへの正に帯電した電荷キャリアの注入が、目標  領域において妨げられる、または遮られるならば、対応する電流の流れが、凹部の領域により強く集中し、この結果として、凹部のファセットを介しての活性ゾーンのさまざまな領域への正に帯電した電荷キャリアの注入が促進され、したがって活性ゾーンにおいて垂直方向の特に均一な電流分布が得られ、結果として、たとえ高い動作電流においても本部品の効率が高まる。
【００５４】
ここまで、本発明について例示的な実施形態を参照しながら説明してきたが、本発明はこれらの例示的な実施形態に限定されない。むしろ本発明は、任意の新規の特徴および特徴の任意の組合せ（特に請求項における特徴の任意の組合せを含む）を包含しており、これらの特徴または特徴の組合せは、それ自体が請求項あるいは例示的な実施形態に明示的に記載されていない場合であっても、本発明に含まれる。
【００５５】
［関連出願］
本出願は、独国特許出願第１０２０１６２０８７１７．７号の優先権を主張し、この文書の開示内容は参照により本明細書に組み込まれている。
【符号の説明】
【００５６】
１０  部品
１  ｐ型導電性半導体層
２  ｎ型導電性半導体層
３  活性ゾーン
３０  活性ゾーンの主面
３１  量子井戸層
３２  量子障壁層
４  凹部／Ｖピット
４１  凹部のファセット
５  障壁構造
５１  障壁構造の第１の層
５２  障壁構造の第２の層
６  遷移層
６１  遷移層の第１の部分層
６２  遷移層の第２の部分層
６３  遷移層の第３の部分層
７  コンタクト層
８  キャリア／基板／成長基板
８０  キャリアの主面
８１  キャリアの隆起部の外殻面
８２  キャリアの隆起部
【図１】
2019519101.tif 000003
【図２】
2019519101.tif 000004
【手続補正書】
【提出日】平成30年12月20日(2018.12.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ｐ型導電性半導体層（１）と、ｎ型導電性半導体層（２）と、前記ｐ型導電性半導体層（１）と前記ｎ型導電性半導体層（２）との間に位置する活性ゾーン（３）と、を備えた半導体積層体（２０）、を有する部品（１０）であって、
−  前記ｐ型導電性半導体層（１）の側の前記活性ゾーン（３）の領域に、凹部（４）が形成されており、前記凹部（４）それぞれが、前記活性ゾーン（３）の主面（３０）に対して斜めに延びるファセット（４１）を有し、前記ｐ型導電性半導体層（１）が前記凹部（４）内に延在しており、
−  前記部品（１０）が障壁構造（５）を有し、前記活性ゾーン（３）が前記障壁構造（５）と前記ｎ型導電性半導体層（２）との間に配置されており、
−  前記部品（１０）が、前記ｐ型導電性半導体層（１）と前記障壁構造（５）との関係において、前記部品（１０）の動作時に前記主面（３０）を介しての前記活性ゾーン（３）への正に帯電した電荷キャリアの注入が意図的に妨げられ、この結果として前記ファセット（４１）を介しての前記活性ゾーン（３）への正に帯電した電荷キャリアの注入が促進されるように形成されており、
−  平面視において、前記活性ゾーン（３）の前記主面（３０）が少なくとも部分的に前記ｐ型導電性半導体層（１）によって覆われていないように、前記ｐ型導電性半導体層（１）が構造化されている、
部品（１０）。
【請求項２】
前記活性ゾーン（３）の前記主面（３０）が、前記半導体積層体（２０）のｃ面、すなわち（０００１）結晶面である、
請求項１に記載の部品。
【請求項３】
前記活性ゾーン（３）に達する前記正に帯電した電荷キャリアの少なくとも８０％が、前記凹部（４）の前記ファセット（４１）を介して前記活性ゾーン（３）内に注入可能であるように、前記部品（１０）が、前記ｐ型導電性半導体層（１）および／または前記障壁構造（５）の配置および／または構造に関して構成されている、
請求項１または請求項２に記載の部品。
【請求項４】
前記障壁構造（５）は、前記凹部（４）の外側で前記ｐ型導電性半導体層（１）が存在しない、
請求項１から請求項３のいずれか１項に記載の部品。
【請求項５】
前記ｐ型導電性半導体層（１）が複数の島部を備えており、前記島部が、平面視において横方向に互いに隔てられており、それぞれが前記凹部（４）の少なくとも１つを覆っているように、前記ｐ型導電性半導体層（１）が構造化されている、
請求項４に記載の部品。
【請求項６】
前記障壁構造（５）が、前記凹部（４）内では、前記ｐ型導電性半導体層（１）と前記活性ゾーン（３）との間に配置されており、前記凹部（４）の外側では、平面視において少なくとも部分的に前記ｐ型導電性半導体層（１）によって覆われていない、
請求項１から請求項５のいずれか１項に記載の部品。
【請求項７】
一部が前記ｐ型導電性半導体層（１）に隣接しており、かつ一部が前記障壁構造（５）に隣接しているコンタクト層（７）、を有し、前記コンタクト層（７）、前記ｐ型導電性半導体層（１）、および前記障壁構造（５）が、前記コンタクト層（７）と前記ｐ型導電性半導体層（１）との間の電気抵抗が前記コンタクト層（７）と前記障壁構造（５）との間の電気抵抗より低いように、それぞれの材料を選択して形成されている、
請求項１から請求項６のいずれか１項に記載の部品。
【請求項８】
前記障壁構造（５）が、平面視において前記活性ゾーン（３）の前記主面（３０）を覆っており、前記凹部（４）の外側では前記障壁構造（５）が正孔障壁として機能するように形成されている、
請求項１から請求項７のいずれか１項に記載の部品。
【請求項９】
前記障壁構造（５）がＧａＮ系であり、少なくとも部分的にシリコンによってドープされている、
請求項８に記載の部品。
【請求項１０】
前記障壁構造（５）が、前記凹部（４）内では第１の層厚を有し、前記凹部（４）の外側では第２の層厚を有し、前記第１の層厚および前記第２の層厚が、前記正に帯電した電荷キャリアが前記凹部（４）の領域では前記障壁構造（５）を貫通することができ、かつ前記凹部（４）の外側では前記障壁構造（５）によって遮られるように、形成されており、前記第１の層厚が、前記第２の層厚の１／３以下である、
請求項１から請求項９のいずれか１項に記載の部品。
【請求項１１】
前記活性ゾーン（３）が、ＩＩＩ−Ｖ族化合物半導体材料系であり、複数の量子障壁層（３２）と、前記量子障壁層（３２）の間に位置する複数の量子井戸活性層（３１）とを備えた多重量子井戸構造、を有する、
請求項１から請求項１０のいずれか１項に記載の部品。
【請求項１２】
前記障壁構造（５）が、ＡｌＧａＮ系およびＧａＮ系の複数の連続する半導体層から形成されている、
請求項１から請求項１１のいずれか１項に記載の部品。
【請求項１３】
ｐ型導電性半導体層（１）と、ｎ型導電性半導体層（２）と、前記ｐ型導電性半導体層（１）と前記ｎ型導電性半導体層（２）との間に位置する活性ゾーン（３）と、を備えた半導体積層体（２０）、を有する部品（１０）を製造する方法であって、以下のステップ、すなわち、
−  成長基板（８）を設けるステップと、
−  前記成長基板（８）の上に遷移層（６）を堆積させるステップであって、前記半導体積層体（２０）に凹部（４）を形成するために前記遷移層（６）に結晶欠陥が形成される、ステップと、
−  前記遷移層（６）から少なくとも前記ｎ型導電性半導体層（２）内に前記凹部（４）が延び、かつ前記活性ゾーン（３）全体に前記凹部（４）が延び、したがって前記凹部（４）それぞれが、前記活性ゾーン（３）の前記主面（３０）に対して斜めに延びるファセット（４１）を有するように、前記遷移層（６）の上に前記半導体積層体（２０）を堆積させるステップと、
−  前記活性ゾーンの上に障壁構造（５）を形成するステップと、
−  前記部品（１０）の動作時に前記主面（３０）を介しての前記活性ゾーン（３）への正に帯電した電荷キャリアの注入が意図的に妨げられ、したがって前記ファセット（４１）を介しての前記活性ゾーン（３）への正に帯電した電荷キャリアの注入が促進されるように、前記ｐ型導電性半導体層（１）および／または前記障壁構造（５）を形成するステップと、
を含む、方法。
【請求項１４】
前記遷移層（６）が前記成長基板（８）のｃ面の上、すなわち（０００１）結晶面の上に堆積され、前記半導体積層体（２０）が、前記活性ゾーン（３）の前記主面（３０）がｃ面であるように形成される、
請求項１３に記載の方法。
【請求項１５】
平面視において前記ｐ型導電性半導体層（１）が前記障壁構造（５）を覆い、かつ前記凹部（４）を満たすように、前記ｐ型導電性半導体層（１）が前記障壁構造（５）の上に堆積され、次の方法ステップにおいて、前記凹部（４）の外側で前記障壁構造（５）を部分的に露出させるために前記ｐ型導電性半導体層（１）の材料が除去される、
請求項１３または請求項１４に記載の方法。
【請求項１６】
前記障壁構造（５）がアルミニウムを含み、前記障壁構造（５）を部分的に露出させるため、前記ｐ型導電性半導体層（１）がエッチングされ、アルミニウムを含む前記障壁構造（５）がエッチング停止層としての役割を果たす、
請求項１５に記載の方法。
【請求項１７】
前記障壁構造（５）が、前記活性ゾーン（３）の後、前記ｐ型導電性半導体層（１）の前に形成され、
前記主面（３０）を介しての前記活性ゾーン（３）への正に帯電した電荷キャリアの注入が、前記凹部（４）の前記ファセット（４１）を介しての前記活性ゾーン（３）への正に帯電した電荷キャリアの注入より困難になるように、前記障壁構造（５）が、前記凹部（４）の領域において低減した層厚を有し、かつ、正孔障壁層を形成するためにＳｉによって選択的にドープされる、
請求項１４から請求項１６のいずれか１項に記載の方法。
【国際調査報告】
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