(57)【要約】エンハンスメントモードＧａＮトランジスタから形成されるハーフブリッジトランジスタのための駆動回路。シャントダイオードは、ブートストラップキャパシタと接地との間のノードでブートストラップキャパシタへ接続され、シャントダイオードは、シャント抵抗によってハーフブリッジの中間ノードから切り離される。シャントダイオードは、有利なことに、ハーフブリッジのハイサイドトランジスタ及びローサイドトランジスタが両方ともオフである不感時間充電期間中にブートストラップキャパシタを充電するよう低電圧降下経路を設ける。
2019537417.tif 000002
【特許請求の範囲】
【請求項１】
ハーフブリッジトポロジにおいて構成される電気回路であって、
ハイサイドトランジスタ及びローサイドトランジスタであり、夫々がソース、ドレイン及びゲートを有しており、前記ハイサイドトランジスタのソースが第１ノードで前記ローサイドトランジスタのドレインへ電気的に接続される、前記ハイサイドトランジスタ及び前記ローサイドトランジスタと、
前記ハイサイドトランジスタのゲートへ電気的に結合されるゲートドライバと、
前記ゲートドライバと並列に電気的に結合されるブートストラップキャパシタと、
カソード及びアノードを有しているシャントダイオードであり、該シャントダイオードの前記カソードが第２ノードで前記キャパシタへ接続され、前記シャントダイオードの前記アノードが接地へ接続され、前記シャントダイオードが前記ブートストラップキャパシタを充電するよう低電圧降下経路を設ける、前記シャントダイオードと、
前記シャントダイオードを前記第１ノードから切り離すよう且つ前記シャントダイオードを流れる電流を制御及び制限するよう前記第１ノードと前記第２ノードとの間に電気的に接続されるシャント抵抗と
を有する電気回路。
【請求項２】
前記ハイサイドトランジスタ及び前記ローサイドトランジスタは、エンハンスメントモードＧａＮトランジスタである、
請求項１に記載の電気回路。
【請求項３】
前記シャント抵抗と逆並列に電気的に接続されるターンオンダイオードを更に有する
請求項１に記載の電気回路。
【請求項４】
前記ターンオンダイオードと直列にターンオン抵抗を更に有する
請求項３に記載の電気回路。
【請求項５】
前記シャント抵抗と直列に接続される第２シャントダイオードを更に有する
請求項３に記載の電気回路。
【請求項６】
更なるハイサイドトランジスタの各々のソースへ接続される更なるシャントダイオード及びシャント抵抗を更に有する
請求項１に記載の電気回路。
【請求項７】
前記シャントダイオードは、シャントトランジスタにより置き換えられ、該シャントトランジスタは、前記ローサイドトランジスタのゲートへ印加される信号と補完的であるゲート駆動信号により駆動される、
請求項１に記載の電気回路。
【請求項８】
前記ゲートドライバ、前記ブートストラップキャパシタ、前記シャントダイオード及び前記シャント抵抗は全てが完全に、単一集積回路にモノリシックに集積される、
請求項１に記載の電気回路。
【請求項９】
前記集積回路は、前記ハイサイドトランジスタ及び前記ローサイドトランジスタと、当該電気回路の受動部品を含む、
請求項８に記載の電気回路。
【請求項１０】
ハーフブリッジ構成において構成される電気回路においてゲート駆動過電圧を回避する方法であって、
前記電気回路のハーフブリッジは、ソース、ドレイン及びゲートを夫々有しているハイサイドトランジスタ及びローサイドトランジスタを有し、前記ハイサイドトランジスタのソースが第１ノードで前記ローサイドトランジスタのドレインへ電気的に接続され、
前記電気回路は、前記ハイサイドトランジスタのゲートへ電気的に結合されるゲートドライバと、該ゲートドライバと並列に電気的に結合されるブートストラップキャパシタとを更に有し、
当該方法は、前記ハイサイドトランジスタ及び前記ローサイドトランジスタが両方ともオフであるときに、前記ローサイドトランジスタと並列に電気的に接続されたシャントネットワークを通じて前記ブートストラップキャパシタを充電することを有し、前記シャントネットワークが、前記ローサイドトランジスタの逆電圧降下と比べて低電圧降下充電経路を設け、
前記シャントネットワークは、
カソード及びアノードを有しているシャントダイオードであり、該シャントダイオードの前記カソードが第２ノードで前記キャパシタへ接続され、前記シャントダイオードの前記アノードが接地へ接続される、前記シャントダイオードと、
前記シャントダイオードを前記第１ノードから切り離すよう且つ前記シャントダイオードを流れる電流を制御及び制限するよう前記第１ノードと前記第２ノードとの間に電気的に接続されるシャント抵抗と
を有する、
方法。
【請求項１１】
前記ハイサイドトランジスタ及び前記ローサイドトランジスタは、エンハンスメントモードＧａＮトランジスタである、
請求項１０に記載の方法。
【請求項１２】
前記シャントネットワークは、前記シャント抵抗に対して逆並列に電気的に接続されるターンオンダイオードを更に有する、
請求項１０に記載の方法。
【請求項１３】
前記シャントネットワークは、前記ターンオンダイオードと直列にターンオン抵抗を更に有する、
請求項１２に記載の方法。
【請求項１４】
前記シャントネットワークは、前記シャント抵抗と直列に配置される第２シャントダイオードを更に有する、
請求項１３に記載の方法。
【請求項１５】
前記シャントダイオードは、シャントトランジスタにより置き換えられ、該シャントトランジスタは、前記ローサイドトランジスタのゲートへ印加される信号と補完的であるゲート駆動信号により駆動される、
請求項１０に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
ノーマリーオフのエンハンスメントモード（ｅ−ｍｏｄｅ）窒化ガリウム（ＧａＮ）トランジスタは、それらの発端以来、従来のシリコンテクノロジと比較して、優れた回路内性能を示してきた。ｅ−ｍｏｄｅＧａＮトランジスタ、及びワイドバンドギャップパワー素子全般は、シリコンＭＯＳＦＥＴテクノロジよりも高い性能が可能であり、優れたパワー素子の能力を十分に利用し且つ特異な素子特性の周囲で設計をより良く最適化する改善された適用基礎の構築をもたらしてきた。
【０００２】
ｅ−ｍｏｄｅＧａＮトランジスタについて、１つの明確な素子特性は、標準のシリコンＭＯＳＦＥＴと比べたときに、より低い最大ゲート電圧能力である。具体的に、ゲートオーバーヘッドマージンは、素子のメーカー推奨のゲート電圧及び最大ゲート電圧の間の差として定義されるものであり、ｅ−ｍｏｄｅＧａＮトランジスタについては、それらの前進であるシリコンＭＯＳＦＥＴと比べて小さい。然るに、ｅ−ｍｏｄｅＧａＮトランジスタ、特に、非接地基準のｅ−ｍｏｄｅＧａＮトランジスタが駆動されるときには、ゲート駆動回路は、トランジスタの過度の最大ゲート駆動電圧を回避するように設計されなければならない。
【０００３】
多くのエレクトロニクステクノロジについて、同期降圧（buck）、同期昇圧（boost）、絶縁フルブリッジ、絶縁ハーフブリッジ、ＬＬＣ、及び多くの他のような、ハーフブリッジベースのトポロジを含め、非接地基準のパワートランジスタが使用される。非接地基準素子のゲート電圧は、ブートストラップ回路を用いて生成される。降圧コンバータ構成のための回路、電流フロー、及びタイミング図は夫々、図１Ａ、図１Ｂ〜１Ｄ、及び図１Ｅに示されている。
【０００４】
図１Ａに示されるように、従来の降圧コンバータブートストラップドライバ回路は、Ｑ１及びＱ２と符号を付されたトランジスタ１２及び１４の対を含む。通常、トランジスタ１２及び１４は夫々、ハイサイドスイッチ及びローサイドスイッチと呼ばれる。ハイサイドトランジスタ１２のソースは、ハーフブリッジ出力部（ＶＳＷ）でローサイドトランジスタ１４のドレインへ結合されている。ハイサイドトランジスタ１２のドレインは、高電圧源１８（ＶＩＮ）へ結合されており、ローサイドトランジスタ１４のソースは接地へ結合されている。更に、ハイサイドトランジスタ１２のゲートは、ゲートドライバＩＣのゲート駆動出力ＧＨへ結合されており、ローサイドトランジスタ１４のゲートは、ゲートドライバＩＣのゲート駆動出力ＧＬへ結合されている。ゲートドライバは、当該技術でよく知られており、ここでは詳細に記載されない。なお、この構成は、動作中に、一方のトランジスタ１２又は１４（Ｑ１又はＱ２）がオンされ、他方のトランジスタがオフされることを可能にし、逆もしかりであることが理解されるべきである。
【０００５】
図１Ａに更に示されるように、駆動電圧源２０（ＶＤＲ）がゲートドライバＩＣの入力へ結合されている。ブートストラップキャパシタ２２（ＣＢ）は、ゲートドライバＩＣと並列に結合されており、ブートストラップダイオード２４は、駆動電圧源２０（ＶＤＲ）とブートストラップキャパシタ２２（ＣＢ）との間に結合されている。
【０００６】
期間ｔ１及びｔ２の間（図１Ｅ）、接地基準（ローサイド）トランジスタ１４（Ｑ２）が接地へ導通しているとき（駆動電圧源２０（ＶＤＲ）から接地までの、トランジスタ１４（Ｑ２）を通る電流経路によって、図１Ｂ及び１Ｃでは示されている。）、浮遊ブートストラップキャパシタ２２（ＣＢ）は有効に接地され、ブートストラップキャパシタは充電され得る。具体的に、ローサイドトランジスタ１４（Ｑ２）が導通しているとき、ブートストラップキャパシタ２２（ＣＢ）は：
ＶＣＢ＝ＶＤＲ−ＶＲＤＢ−ＶＤＢ＋ＶＱ２
に充電される。ここで、ＶＤＲはドライバ電圧であり、ＶＤＢはブートストラップダイオード２４の順方向降下であり、ＶＲＤＢは、ブートストラップキャパシタ充電速度を制限する任意の抵抗ＲＤＢの両端での電圧降下であり、ＶＱ２は、ローサイドトランジスタ１４（Ｑ２）にかかる電圧である。ブートストラップキャパシタ２２（ＣＢ）が十分に充電されるとき、ブートストラップダイオード２４（ＤＢ）は遮断し始め、充電周期を終了する。
【０００７】
ハイサイドトランジスタ１２（Ｑ１）のオンサイクル中、スイッチノード（ＶＳＷ）と同等であるドライバＩＣゲートリターン（ＧＲ）を基準としたブートストラップキャパシタ２２（ＣＢ）は、ドライバＩＣゲート出力（ＧＨ）を通じてハイサイド素子１２（Ｑ１）を駆動するために使用される。ブートストラップ駆動期間は、図１Ｅにおいてｔ３によって特定されており、電流経路は、図１Ｄに示されている。
【０００８】
ローサイド素子１４（Ｑ２）がオンされるとき、すなわち、時間インターバルｔ１では、ブートストラップダイオード２４（ＤＢ）の両端での電圧降下（ＶＤＢ≒０．３〜０．７Ｖ）、及びＱ２にかかる負荷（ＩＬＯＡＤＲＤＳ（ＯＮ））によって生成された小さい電圧が存在することになり、そして、上記の式で定義されたブートストラップキャパシタ電圧ＶＣＢは、設定されたドライバ電圧ＶＤＲを下回ったままであり、キャパシタ電圧がダイオード及び素子の特性並びに回路の動作条件（例えば、ＩＬＯＡＤ）に依存するということで、ＶＣＢ≒４．０〜４．７Ｖである。図１Ｅに示されているように、この期間ｔ１は、一般に、周期全体ＴＳＷ＝１／ｆＳＷの大部分、そして、よく定義された範囲であり、従って、ブートストラップキャパシタのための意図された充電期間である。大部分の適用において、設計者は、ブートストラップキャパシタ２２（ＣＢ）に必要とされる充電時間を最小限にしようと努め、任意の充電制限抵抗ＲＤＢは標準設計の場合に使用されない。ブートストラップダイオード２４（ＤＢ）は、一般に、適切な充電電流を確かにするよう十分に大きい等価な抵抗降下を有している。
【０００９】
不感時間の間、すなわち、Ｑ１及びＱ２が両方ともオフされる時間インターバルｔ２では、ｅ−ｍｏｄｅＧａＮトランジスタの“ボディダイオード”機能が負荷電流を導く。ＧａＮトランジスタは、シリコンＭＯＳＦＥＴでよく見られるようにｐ−ｎ接合ボディダイオードを有していない。ゲート−ソース間電圧がゼロであることで、ＧａＮトランジスタは、ゲート領域下で電子を有さず、オフである。ドレイン電圧が下がるにつれて、ゲートでの正バイアスが生成され、閾電圧に達するときには、導通チャネルを形成するようゲート下に十分な電子が存在する。ＧａＮトランジスタの多数キャリア“ボディダイオード”機能は、逆回復電荷ＱＲＲを利用しない。これは、高周波スイッチングでは非常に有利であるが、従来のシリコンＭＯＳＦＥＴボディダイオードよりも大きい順方向降下を生じさせる。より大きい順方向降下は、関連する導通損失を増大させ、従来のブートストラップ駆動回路ではｅ−ｍｏｄｅＧａＮトランジスタの過電圧条件を生じさせる。
【００１０】
より具体的には、不感時間、すなわち、時間インターバルｔ２の間、ブートストラップダイオード２４（ＤＢ）の電圧降下（０．３〜０．７Ｖ）と比べて、ローサイドＧａＮトランジスタ１４（Ｑ２）のより大きい逆導通電圧（通常は、２〜２．５Ｖ）は、上記の式に従って、ブートストラップキャパシタ２２（ＣＢ）の両端電圧を増大させ、ＶＤＢを上回るブートストラップキャパシタ２２（ＣＢ）の潜在的な過充電をもたらして、ハイサイドトランジスタ１２（Ｑ１）が駆動されるときにそれを損傷させその寿命を制限する可能性がある。
【００１１】
図１Ａの従来のブートストラップ回路によるＧａＮベース設計のゲート−ソース波形が図２に示されている。２つとものｔ２不感時間条件（ｔ２≒０ｎｓ及びｔ２≒６ｎｓ）について、下側ゲート電圧ＶＧＳ（Ｑ２）は、ＶＤＲドライバ供給電圧設定点の周囲で一定のままであり、波形は極めて接近して重なり合う。最大不感時間について、ブートストラップキャパシタ電圧及び上側ゲート電圧ＶＧＳ（Ｑ１）は、およそ６ＶＤＣであると測定され（ｔ２≒６ｎｓ）、所望の動作範囲を十分に上回り、ゲートは、電圧スパイクにおいて約７Ｖピークに達し、ＧａＮトランジスタの６Ｖ最大ピークゲート電圧を十分に上回る。期間ｔ２が取り除かれる（ｔ２≒０ｎｓ）無負荷の場合に、ブートストラップキャパシタ電圧は、およそ４．４ＶＤＣであると測定され、意図された電圧に近い。よって、図２は、ｅ−ｍｏｄｅＧａＮトランジスタのために従来のブートストラップ駆動方法を使用するときにｔ２不感時間の期間中のブートストラップキャパシタ過充電の問題を明らかにする。
【００１２】
上述されたブートストラップキャパシタ過電圧条件を回避する多数の改良されたブートストラップ駆動回路が、先行技術において提案されてきた。
【００１３】
米国特許第８５９３２１１号（特許文献１）では、ブートストラップダイオードと直列にアクティブクランピングスイッチが挿入される。不感時間ｔ２の間、クランピングスイッチは、充電経路を切り離して過電圧を制限するようにオフされる。この設計は、有利なことに、ブートストラップ期間をアクティブ制御する。しかしながら、そのような設計は複雑性を加える。ＩＣは、様々な回路動作条件を能動的にモニタし比較しなければならず、追加の素子（アクティブクランピングスイッチ）は、より高いＩＣ寄生損失を導入する。
【００１４】
上記の過電圧問題に対する他の先行技術解決法は、ブートストラップキャパシタと並列にツェナーダイオードを挿入することである。ツェナーダイオードは、ブートストラップキャパシタ電圧がダイオードのツェナー電圧を超えるときに、ブートストラップキャパシタ（ＣＢ）にかかる電圧をクランピングする。そのような解決法は、回路への単一の部品（ツェナーダイオード）の追加しか必要とせず、簡単である。しかしながら、クランピングは、過電圧がツェナーで放散される散逸的方法である。よって、この回路は、全ての先行技術解決法の中で最も高いゲート駆動損失を有している。
【００１５】
過電圧問題に対する他の先行技術解決法は、ローサイドｅ−ｍｏｄｅＧａＮトランジスタ（Ｑ２）と並列にショットキーダイオードを挿入することである。不感時間ｔ２の間、ｅ−ｍｏｄｅＧａＮトランジスタ（Ｑ２）よりもずっと低い順方向電圧を有しているショットキーダイオードは導通して、過電圧を制限する。たとえＱ２と並列にショットキーダイオードを追加することが過電圧を制限し、パワー段損失を最小限にするとしても、この解決法の有効性は、ショットキーダイオードの性能及びパッケージ寄生に大いに依存する。多くの適用について、例えば、より高い電圧及びより大きい電流について、適切なショットキーダイオードはなく、回路は実現不可能である。
【００１６】
更なる他の先行技術解決法は、ブートストラップキャパシタを充電するよう低電圧降下経路を設けるために、上記の解決法で見られたようにショットキーダイオードを追加するだけでなく、ショットキーダイオードを流れることができるパワー電流を制限するために、ゲート抵抗も追加し、それによって、利用可能なショットキーダイオードの選択を改善する。ゲート抵抗は、ハイサイドトランジスタＱ１のためのターンオン及びターンオフ抵抗として動作する。しかしながら、有意にターンオン及びターンオフ抵抗を増大させることは、Ｑ１パワー素子でのスイッチング関連損失を増大させ、パワー段性能を大いに劣化させる。更には、特に高電圧用途について、適切なＤＱ２はなく、よって、解決法は制限されるか、又は実現不可能である。
【００１７】
他の先行技術回路は、米国特許第９６６７２４５号（特許文献２）で記載される同期ブートストラップＧａＮ  ＦＥＴである。この回路は、ブートストラップダイオードが、Ｑ２のゲートから駆動されるｅ−ｍｏｄｅＧａＮトランジスタにより置換されており、過電圧を能動的に調整し、高周波駆動損失を最小限にする。欠点はこの回路の複雑さにある。追加の部品が必要とされる。更には、ブートストラップトランジスタは、十分なハーフブリッジ供給電圧を遮断することができる高電圧トランジスタでなければならない。
【００１８】
然るに、上記のブートストラップキャパシタ過電圧条件を回避するとともに、上記の先行技術解決法の欠点を解消する駆動回路の必要性が存在する。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】米国特許第８５９３２１１号
【特許文献２】米国特許第９６６７２４５号
【発明の概要】
【００２０】
本発明は、ブートストラップキャパシタと接地との間のノードＶＢでブートストラップキャパシタへ接続されて、ハーフブリッジの中間ノードから（ＶＳＷ）シャント抵抗によって切り離されるシャントダイオードを設けることによって、上記のゲート駆動過電圧条件を回避するとともに、先行技術の上記の欠点を解消する、ハーフブリッジトランジスタ回路のための改良された駆動回路を提供する。シャントダイオードは、有利なことに、ハーフブリッジのハイサイドトランジスタ及びローサイドトランジスタが両方ともオフである不感時間充電期間中にブートストラップキャパシタを充電するよう低電圧降下経路を設ける。シャント抵抗は、シャントダイオードを流れる電流を制御及び制限する。
【００２１】
有利なことに、本発明の回路では、ハイサイドトランジスタのソースはゲートドライバのゲート駆動リターン（ＧＲ）へ直接接続され、ハイサイドトランジスタのターンオフ連通のためのターンオフ抵抗を削除する。
【００２２】
本発明の回路は、特に、エンハンスメントモードＧａＮトランジスタを用いるハーフブリッジ回路を対象とする。エンハンスメントモードＧａＮトランジスタは、上述されたように、トランジスタがオフされるときに負荷電流を導く“ボディダイオード”機能を有するが、従来のＳｉＭＯＳＦＥＴボディダイオードよりも順方向電圧降下が大きい。ＧａＮトランジスタの大きい逆導通電圧降下は、ブートストラップキャパシタの過充電を生じさせる。ブートストラップキャパシタを充電するための低電圧降下経路を設けるためにシャントダイオードを加えることによって、本発明は、ハイサイドＧａＮトランジスタの過電圧条件を回避する。
【００２３】
本発明の第２実施形態では、ターンオンダイオードが、シャント抵抗に対して逆並列に電気的に接続される。本発明の第３実施形態では、ターンオン抵抗が、ターンオンダイオードと直列に設けられる。本発明の第４実施形態では、第２シャントダイオードが、シャント抵抗と直列に電気的に接続される。
【図面の簡単な説明】
【００２４】
本発明の他の特徴及び利点は、以下の記載を図面とともに読まれる場合に明らかになるだろう。
【００２５】
【図１Ａ】ハーフブリッジで構成されたｅ−ｍｏｄｅＧａＮトランジスタを駆動する従来の降圧コンバータブートストラップ回路を表す。
【図１Ｂ】様々な期間中に回路を通る電流経路を示す。
【図１Ｃ】様々な期間中に回路を通る電流経路を示す。
【図１Ｄ】様々な期間中に回路を通る電流経路を示す。
【図１Ｅ】回路のタイミング図である。
【図２】図１Ａの従来のブートストラップ回路によるＧａＮベース設計によるゲート−ソース波形を示す。
【図３Ａ】本発明の回路の第１実施形態を示す。
【図３Ｂ】第１実施形態の具体的な詳細を示す。
【図３Ｃ】様々な期間中の電流経路を示す。
【図３Ｄ】様々な期間中の電流経路を示す。
【図３Ｅ】様々な期間中の電流経路を示す。
【図４Ａ】ターンオンダイオードを伴う本発明の回路の第２実施形態を示す。
【図４Ｂ】様々な期間中の電流経路を示す。
【図４Ｃ】様々な期間中の電流経路を示す。
【図４Ｄ】様々な期間中の電流経路を示す。
【図４Ｅ】任意のターンオン抵抗の追加を示す。
【図５】第２シャントダイオードを伴う本発明の回路の第３実施形態を示す。
【図６】本発明がより多段階のコンバータに拡張されている、本発明の第４実施形態を示す。
【図７Ａ】シャントダイオードと置き換えられたシャントトランジスタを伴う本発明の回路の第５実施形態を示す。
【図７Ｂ】第５実施形態の具体的な詳細を示す。
【発明を実施するための形態】
【００２６】
以下の詳細な説明では、本発明の例となる実施形態が参照される。例となる実施形態は、当業者がそれらを実施することを可能にするほど十分に詳細に記載される。他の実施形態が用いられてもよく、様々な変更は本発明の適用範囲から外れずに行われ得ることが理解されるべきである。
【００２７】
図３Ａを参照すると、本発明の回路は、シャント抵抗３４（ＲＳＨＵＮＴ）によって電力回路（ノードＧＲ／ＶＳＷ）から切り離され、そのカソードでノードＶＢへ接続されて、不感時間充電期間ｔ２の間にブートストラップキャパシタ２２（ＣＢ）を充電するよう低電圧降下経路を設けるシャントダイオード３２（ＤＳＨＵＮＴ）を用いる。シャント抵抗３４（ＲＳＨＵＮＴ）は、シャントダイオード３２（ＤＳＨＵＮＴ）を通る電流を制御及び制限する。
【００２８】
有利なことに、ハイサイドＧａＮトランジスタ１２（Ｑ１）のソースはゲート駆動リターン（ＧＲ）へ直接接続され、ハイサイドＧａＮトランジスタ１２（Ｑ１）のターンオフ連通のためのターンオフ抵抗を削除する。
【００２９】
シャントダイオード３２（ＤＳＨＵＮＴ）は、駆動電圧ＶＤＲに最も近いブートストラップキャパシタ電圧ＶＣＢを供給するためにブートストラップダイオード２４（ＤＢ）と類似した又は同じ特性を有するよう設計／選択され得る。代替的に、シャントダイオード３２（ＤＳＨＵＮＴ）は、駆動電圧ＶＤＲを上回る及び／又は下回る電圧を生成するためにブートストラップダイオード２４（ＤＢ）とは異なる特性を有するよう設計／選択され得る。シャントダイオード３２（ＤＳＨＵＮＴ）は、従来のダイオード又はショットキーダイオードのいずれか一方により実装され得るが、ＶＩＮをサポートする電圧能力を有するべきである。
【００３０】
図３Ｃを参照すると、図３Ａの回路の動作において、先行技術で見られる期間ｔ１の間、パワートランジスタＱ２はオンされ、低いインピーダンス及び電圧降下を有し、ブートストラップキャパシタ充電経路はＱ２を通り、シャントダイオード３２（ＤＳＨＵＮＴ）が遮断することでシャントネットワークを非アクティブにする。図３Ｄに示されているように、期間ｔ２の間、パワートランジスタＱ１及びＱ２はオフされ、Ｑ２は高い電圧降下を有し、シャントダイオード３２（ＤＳＨＵＮＴ）が導通することでシャントネットワークをアクティブにする。ブートストラップキャパシタ充電経路は、このようにして、Ｑ２を通らず、シャントダイオード３２（ＤＳＨＵＮＴ）を通る。図３Ｅに示されているように、期間ｔ３の間、パワートランジスタＱ１は、ブートストラップキャパシタによってオンされ、ＤＳＨＵＮＴネットワークは非アクティブである。
【００３１】
本発明の回路は、多数の理由により上記の先行技術回路に対して有利である。第１に、シャントダイオード３２（ＤＳＨＵＮＴ）は、上記の先行技術回路で見られたようにショットキーダイオードである必要がなく、本発明をより多数の用途に適したものとする。第２に、電力回路からのシャント抵抗３４（ＲＳＨＵＮＴ）の切り離しは、ゲート抵抗を伴う上記の先行技術回路では行われないが、ＲＳＨＵＮＴが、Ｑ１のターンオフ連通に影響を与えることなしにＤＳＨＵＮＴによって扱われる電流を最適化するよう独立して設計されることを可能にして、パワー段性能を改善する。本発明は、上記のアクティブクランピングスイッチ及び同期ブートストラップ回路よりも大いに簡単である。最後に、本発明は、シャントダイオード３２が散逸的でないので、上記の先行技術ツェナーダイオード解決法よりも相当に良く実行できる。
【００３２】
図３Ａに示される本発明の回路の欠点は、シャント抵抗３４（ＲＳＨＵＮＴ）がターンオン抵抗として働いて、ハイサイドトランジスタＱ１のターンオン連通に影響を与えることである。然るに、図４Ａに示されているように、本発明の第２実施形態では、図３Ａの実施形態のターンオン速度を改善するために、逆並列ターンオンダイオード４０（ＤＯＮ）が、Ｑ１のターンオンのために、設けられている。第２実施形態では、ｔ２不感時間の期間中（図４Ｃに図示。）、ＲＳＨＵＮＴブランチはアクティブであり、シャントダイオード３２（ＤＳＨＵＮＴ）を通って導かれる電流を制御し、ブートストラップキャパシタ充電を制限する。図４Ｄに示されているように、ｔ３ターンオン期間中、ＤＯＮブランチはアクティブであり、トランジスタＱ１のターンオン速度を改善するよう低インピーダンス経路を設ける。有利なことに、図４Ａの第２実施形態は、Ｑ１のターンオン又はターンオフ経路において抵抗を有さず、ブートストラップキャパシタ過電圧を管理するためにＲＳＨＵＮＴ／ＤＳＨＵＮＴネットワークを使用しながら、パワー素子の最大限のスイッチング性能を提供する。然るに、図３Ａに示される第１実施形態とは違って、図４Ａの第２実施形態では、シャント抵抗３４は、ハイサイドトランジスタＱ１のパワースイッチングに影響を及ぼさない。任意に、図４Ｅに示されているように、直列抵抗４３（ＲＯＮ）が、ターンオン抵抗を設けるよう加えられ得る。
【００３３】
図５に示されている本発明の第３実施形態では、第２シャントダイオード５２（ＤＳＨＵＮＴ２）が、実効インピーダンス及び電圧降下に対する更なる制御を提供するよう、シャント抵抗（ＲＳＨＵＮＴ）と直列に挿入されている。
【００３４】
図６に示されているように、第４実施形態では、本発明は、より多段階のコンバータへ拡張される。本発明の第１実施形態の実装が図６で示されているが、ここで記載される本発明の他の実施形態も、同様にして多段階コンバータに拡張され得る。
【００３５】
図７Ａ及び７Ｂに示されている本発明の第５実施形態では、シャントダイオード３２（ＤＳＨＵＮＴ）が能動半導体、すなわち、トランジスタ７０（ＱＳＨＵＮＴ）と置換され得る。トランジスタ７０（ＱＳＨＵＮＴ）は、トランジスタ１２（Ｑ１）の相補ゲート駆動信号により駆動される。米国特許第８５３６８４７号には、トランジスタＱ３がブートストラップ駆動回路において同様にして用いられる回路が開示されているが、この特許の回路は、電源ピン及びゲート駆動ピンが異なる電位を基準とするので、複雑な基準電圧回路必要とする。同じ電位を基準とする場合に、パワー電流がより小さいＱ３には流れないよう制限するバランシング方法がない。対照的に、本発明では、シャント抵抗３４（ＲＳＨＵＮＴ）が、基準電圧回路を必要とせずに、電源ピン及びゲート駆動ピンの直接接続を可能にしながら、いずれもＧＮＤを基準とするトランジスタ７０（ＱＳＨＵＮＴ）及びローサイドトランジスタ１４（Ｑ２）の間の充電比を制御するようインピーダンスを簡単に提供する。
【００３６】
本発明の回路は、上記のその様々な実施形態において、ディスクリート実装されるか、あるいは、単一集積回路にモノリシックに完全に集積される。回路の様々なダイオードは、能動スイッチとして実装され得る。本発明のゲート駆動回路はまた、パワー素子及び受動部品とともにチップに集積され得る。
【００３７】
上記の説明及び図面は単に、ここで記載される特徴及び利点を実現する具体的な実施形態の実例と見なされるべきである。具体的な回路に対する変更及び置換は、当業者に明らかである。然るに、本発明の実施形態は、上記の説明及び図面によって制限されると見なされない。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【国際調査報告】
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