(57)【要約】完全集積ＧａＮドライバは、デジタル論理信号インバータと、レベルシフタ回路と、ＵＶＬＯ回路と、出力バッファ段と、（任意に）駆動されるＦＥＴとを有し、全てが単一パッケージに集積されている。レベルシフタ回路は、入力部での接地基準０〜５Ｖデジタル信号を出力部での０〜１０Ｖデジタル信号に変換する。出力駆動回路は、ローサイドＧａＮ  ＦＥＴと比較して反転されているハイサイドＧａＮ  ＦＥＴを含む。反転されたハイサイドＧａＮ  ＦＥＴは、ソースフォロワ・トポロジよりむしろ、スイッチ動作を可能にして、当該回路によって駆動されるメインＦＥＴを制御するためのデジタル電圧を供給する。
2019519150.tif 000002
【特許請求の範囲】
【請求項１】
エンハンスメントモードＧａＮ電界効果トランジスタを駆動する集積ゲートドライバ回路であって、
ゲートドライバと、
前記ゲートドライバへ接続された低電圧誤作動防止回路と
を単一チップに完全に集積されて有し、
前記ゲートドライバは、
論理インバータ回路と、
入力部及び出力部を備え、前記入力部での接地基準０〜５Ｖデジタル信号を前記出力部での０〜１０Ｖデジタル信号に変換するレベルシフタ回路と、
ＦＥＴを駆動する出力段と
を有し、
前記低電圧誤作動防止回路は、
所定の電圧基準を生成する電圧基準回路と、
前記電圧基準回路の出力を受け、供給電圧が前記所定の電圧基準を下回る場合に前記ゲートドライバの動作を阻止するコンパレータと
を有する、
集積ゲートドライバ回路。
【請求項２】
当該回路内の全てのトランジスタは、エンハンスメントモードＧａＮ電界効果トランジスタである、
請求項１に記載の集積ゲートドライバ回路。
【請求項３】
駆動される前記エンハンスメントモードＧａＮ電界効果トランジスタを更に有する
請求項２に記載の集積ゲートドライバ回路。
【請求項４】
前記出力段は、ハイサイド・エンハンスメントモードＧａＮトランジスタとローサイド・エンハンスメントモードＧａＮトランジスタとから形成されたハーフブリッジ回路を有し、前記ハイサイド・エンハンスメントモードＧａＮトランジスタは、前記ローサイド・エンハンスメントモードＧａＮトランジスタに対して反転されている、
請求項１に記載の集積ゲートドライバ回路。
【請求項５】
同期ブートストラップＦＥＴ供給ゲートドライバ回路を更に有する
請求項１に記載の集積ゲートドライバ回路。
【請求項６】
前記同期ブートストラップＦＥＴ供給ゲートドライバ回路は、前記出力段を伴わない前記ゲートドライバと実質的に同じである、
請求項５に記載の集積ゲートドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートドライバに関係があり、より具体的には、ローサイド・エンハンスメントモード窒化ガリウム（ＧａＮ）ＦＥＴを駆動する集積回路に関係がある。
【背景技術】
【０００２】
高電力ＧａＮトランジスタは、シリコンベースのトランジスタに代わるものとして近年導入されてきた。ＧａＮは、窒化ガリウム（gallium  nitride）の高い電子移動度及び高い破壊電界により、低いオン抵抗、高速なスイッチング、及びより高い動作温度をもたらすので、シリコンベースのトランジスタに対して優れた性能を示す。ノーマリオフ（Normally-off）のエンハンスメントモードＧａＮトランジスタは、それらが高速（デプレッションモードとは違って、多数キャリア）であり、逆回復（ＱＲＲ）を有さず、デプレッションモードのデバイスよりも電力消費が少ないということで、好ましい。
【０００３】
エンハンスメントモードＧａＮトランジスタのためのゲートドライバは、ＬＭ５１１４ローサイド・ゲートドライバのように、テキサス・インスツルメントから入手可能である。しかし、ＬＭ５１１４自体は、ＧａＮと互換がないシリコンプロセスで作られている。このことは、駆動されるエンハンスメントモードＧａＮトランジスタのモノリシック集積を妨げる。２チップ・ソリューションは、可能な限り低いゲートループ回路インダクタンスを許さず、従って、完全にモノリシックに集積されたソリューションの性能と張り合うことができない。エンハンスメントモードＧａＮトランジスタと集積されたゲートドライバは、必然的に、よりずっと低い伝播遅延を有し、電力消費が少なく、極めて短いオンタイム存続期間を可能にする。
【０００４】
米国特許第９５２５４１３号（特許文献１）は、集積ソリューション、すなわち、ハーフブリッジ構成において２つのより小さいエンハンスメントモードＧａＮトランジスタを有するモノリシックに集積されたＧａＮドライバを伴ったエンハンスメントモードＧａＮトランジスタ、を提案する。ハーフブリッジのハイサイドＧａＮトランジスタは、ゲート駆動電圧をＧａＮトランジスタのゲートへ供給し、ローサイドＧａＮトランジスタは、ＧａＮスイッチのゲートをソースにクランプする。このソリューションは、ディスクリートのデュアルボルテージ仕様のプリドライバを必要とする。上記の理由のために、エンハンスメントモードＧａＮトランジスタを、単一の集積パッケージにおいて、完全なゲートドライバと集積することが有利である。
【０００５】
特に、単一５Ｖ供給から動作可能であり、デューティサイクル及び周波数に対する厳しい制限なしで電力消費が少なく、高速なトランジション及び短い伝播時間を有し、駆動するＦＥＴに適合したプルアップ及びプルダウン抵抗を有し、ＵＶＬＯ回路を含む完全集積ＧａＮドライバを提供することが望ましい。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第９５２５４１３号
【発明の概要】
【０００７】
本発明は、１０ｎｓまで下がったパルスをサポートすることができる、上記の特徴を備えた完全集積ＧａＮドライバを提供することによって、上記の目標を達成する。そのような低パルス能力は、＞１０ＭＨｚの極めて高い周波数のコンバータ、更には、４８Ｖ〜１Ｖ又はそれ以下といった高いステップダウン比のコンバータへの道を開く。
【０００８】
より具体的には、本発明は、デジタル論理信号インバータと、レベルシフタ回路と、ＵＶＬＯ回路と、出力バッファ回路と、（任意に）駆動されるＦＥＴとを有し、全てが単一のパッケージ又はチップに集積されている完全集積ＧａＮドライバを提供する。
【０００９】
出力駆動回路は、ローサイドＧａＮ  ＦＥＴと比較して反転されているハイサイドＧａＮ  ＦＥＴを含む。反転されたハイサイドＧａＮ  ＦＥＴは、ソースフォロワ・トポロジよりむしろ、スイッチ動作を可能にして、当該回路によって駆動されるメインＦＥＴを制御するためのデジタル電圧を供給する。
【００１０】
本発明の完全集積ＧａＮゲートドライバは、新規の低電圧“レベルシフタ”及び“電流増幅器”を更に含む。入力は接地基準０〜５Ｖデジタル信号であり、出力は０〜１０Ｖデジタル信号である。この信号は、上記の反転出力駆動段にとって有用である。
【００１１】
本発明の他の特徴及び利点は、以下の記載が添付の図面とともに読まれる場合に、当業者に明らかになるだろう。
【図面の簡単な説明】
【００１２】
【図１】本発明のデジタル論理信号インバータの好適な実施形態の概略図である。
【図２】本発明のレベルシフタの好適な実施形態の概略図である。
【図３】ゲートドライバの出力バッファ段である。
【図４】２入力ＮＡＮＤロジックの実施である。
【図５】２入力ＮＯＲロジックの実施である。
【図６】２入力ＯＲロジックの実施である。
【図７】２入力ＡＮＤロジックの実施である。
【図８】完全スタンドアロンのゲートドライバの回路である。
【図９】駆動されるメインＦＥＴがドライバと集積されている完全ゲートドライバの回路である。
【図１０】Ｎ型のエンハンスメントモードＧａＮ  ＦＥＴのみを組み込む基本の電圧基準回路を示す。
【図１１】本発明の基本の低電圧誤作動防止（ＵＶＬＯ）回路を示す。
【図１２】メインＦＥＴと集積された、上記のＵＶＬＯを含む本発明のゲートドライバを示す。
【図１３】同期ブートストラップ供給ＦＥＴ回路を含む本発明のメインゲートドライバ（ＵＶＬＯなし）を示す。
【図１４】ＵＶＬＯ、集積された同期ブートストラップＦＥＴ、メインドライバ、及びメインＦＥＴを含む、上記の特徴の全てを組み込む本発明の完全ゲートドライバを示す。
【図１５】コンパレータ／ＵＶＬＯ回路の代替の実施形態を示す。
【発明を実施するための形態】
【００１３】
以下の詳細な説明では、本発明の例となる実施形態が参照される。例となる実施形態は、当業者がそれらを実施することを可能にするほど十分に詳細に記載されている。他の実施形態が用いられてよく、様々な構造的、論理的、及び電気的な変更が行われてよいことが理解されるべきである。
【００１４】
ゲートドライバの基本構成要素は、論理インバータ、信号レベルシフタ、及び出力駆動段である。低電圧誤作動防止（undervoltage  lockout）（ＵＶＬＯ）回路も、ソース電圧が所定の閾電圧を下回る場合にゲートドライバをシャットダウンするために好ましい。
【００１５】
図１は、本発明のデジタル論理信号インバータの好適な実施形態の概略図である。ＧａＮにおいて、供給電圧は５Ｖであるから、論理ハイは５Ｖであり、論理ローは０Ｖである。本発明のインバータは、いくつかの注目すべき点、（ａ）トランジスタ４（Ｑ２；ｗＧ＝１０μｍ）が、ＮＭＯでは典型的であるデプレッションモードのデバイスではなく、エンハンスメントモードＧａＮトランジスタであること、及び（ｂ）デプレッションモードのデバイスが使用されないということで、同じくエンハンスメントモードＧａＮトランジスタであるトランジスタ２（Ｑ１；ｗＧ＝２０μｍ）が、トランジスタ４（Ｑ２）のゲートを充電して、それをオンに保つために加えられること、を除き、標準のＮＭＯＳ論理インバータと類似している。トランジスタ６（Ｑ３；ｗＧ＝１２０μｍ）もエンハンスメントモードＧａＮトランジスタであり、トランジスタ６（Ｑ３）のオン抵抗は、Ｑ２のオン抵抗よりも６倍低い。
【００１６】
本発明の論理インバータは、トランジスタ４（Ｑ２）のＣＧＳとともにブートストラップ・ダイオードとしてトランジスタ２（Ｑ１）を使用することによって、作動する。これは、より速いトランジスタに役立つ。ダイオードは、トランジスタ６（Ｑ３）がオンするとき（すなわち、１（５Ｖ）の入力（Ａｉｎ））にトランジスタ４（Ｑ２）（ＣＧＳ）のゲート及びキャパシタ８（Ｃ４＝０．２ｐＦ）を略５Ｖに充電し、よって、トランジスタ４（Ｑ２）は常にオンであって電流を流す。これは高速な電圧立ち上がりを可能にする。トランジスタ４（Ｑ２）は、ＩＣにおける電力のほとんどを浪費する。トランジスタ６（Ｑ３）のドレインも出力（バーＹｏｕｔ）に接続されるので、出力は略０Ｖになり、入力を反転させる。このモードでは、大きいＦＥＴであるトランジスタ６（Ｑ３）は、トランジスタ４（Ｑ２）を飽和から抜け出させ、よって、それに電流を流す。この電流は、出力をハイに引っ張って論理入力を先と同じく反転させるよう入力信号が０Ｖに変化する場合に、必要とされる。キャパシタ８（Ｃ４）は、トランジスタ４（Ｑ２）のＣＧＳによって供給されるものを上回る余分の蓄積のために使用され、よって、回路が論理ハイ出力を“保持”することができる時間を増やす。本発明の論理インバータの主要な利点は、もっぱらＮ型の、エンハンスメントモードのＦＥＴしか使用されないことである。
【００１７】
図２は、本発明のレベルシフタの好適な実施形態の概略図である。レベルシフタの主たる機能は、論理ハイのためだけに入力（Ａｉｎ）の電圧振幅を２倍増大させることである。０Ｖの論理ロー入力は０Ｖのままである。この回路は２つの入力を使用し、一方の入力は単にＡｉｎの反転バージョンである。これは、上記のインバータを用いて行われ得る。
【００１８】
本発明のレベルシフタは、インバータ回路に２、３の変更を加えたものと本質的に同じように作動する。それは２つの段、すなわち、（１）供給電圧レベルシフタトランジスタ１０（Ｑ４）及び１２（Ｑ５）、並びに（２）トランジスタ１４（Ｑ６）、１６（Ｑ７）及び１８（Ｑ８）から成るインバータ及び高電圧バッファ段を有する。第２の段は、その供給電圧が、出力がハイ（Ｙｏｕｔ）であるときに５Ｖではなく１０Ｖであり（トランジスタ１６（Ｑ７）のドレイン）、出力がローであるときに５Ｖである（それは、まさにインバータと同じように動作する。）点を除いて、論理インバータと同じように作動する。第１の段は、キャパシタ２０（Ｃ１＝５ｐＦ）の両端電圧が反転入力信号を０から５Ｖの間から５Ｖから１０Ｖの間にレベルシフトするブートストラップ供給として作動する。トランジスタ１０（Ｑ４）は、この場合にダイオードとして動作し、トランジスタ１２（Ｑ５）がそのゲートにかかる電圧を０Ｖ（オフ）と５Ｖ（オン）とで切り替えることを可能にする。キャパシタ２２（Ｃ２＝５０ｐＦ）は、Ａｉｎがローである場合に充電される。これはまた、トランジスタ１２（Ｑ５）がＣ１を通じてオンされる場合である。トランジスタ１０（Ｑ４；ｗＧ＝１０μｍ）、１２（Ｑ５；ｗＧ＝５０μｍ）、１４（Ｑ６；ｗＧ＝１０μｍ）、１６（Ｑ７；ｗＧ＝１０μｍ）及び１８（Ｑ８；ｗＧ＝６０μｍ）は夫々望ましくはエンハンスメントモードＧａＮトランジスタである。本明細書で与えられているゲート幅は単なる例であり、重要なのはそれらの間の比である。キャパシタ２４（Ｃ５）は２ｐＦである。
【００１９】
図３は、ゲートドライバの出力バッファ段である。それは、２つの相補入力（Ａｉｎ  及びバーＡｉｎ）を使用する。出力駆動回路は、ローサイド・エンハンスメントモードＧａＮ  ＦＥＴ２８（Ｑ１０）（ｗＧ＝１．２ｍｍ）と比較して反転されているハイサイド・エンハンスメントモードＧａＮ  ＦＥＴ２６（Ｑ９）（ｗＧ＝１．２ｍｍ）を含む点に留意されたい。反転されたハイサイドＧａＮ  ＦＥＴ２６（Ｑ９）は、ソースフォロワ・トポロジよりむしろ、スイッチ動作を可能にして、当該回路によって駆動されるメインＦＥＴを制御するためのデジタル電圧を供給する。
【００２０】
より具体的に、論理入力Ａｉｎがロー（０Ｖ）であって、バーＡｉｎがハイ（５Ｖ）であるとき、トランジスタ２８（Ｑ１０）はオンされて、出力（Ｙｏｕｔ）をロー（０Ｖ）にする。また、トランジスタ２６（Ｑ９）の上側ＦＥＴゲートは、それが逆（ドレイン及びソース）に設置されているにもかかわらず導通することができないように、高逆バイアス状態になる（“ボディダイオード”電圧を増大させるＧａＮ  ＦＥＴの固有の特徴）。論理入力Ａｉｎがレベルシフタ段からのハイ（１０Ｖ）であって、バーＡｉｎがローであるとき、トランジスタ２６（Ｑ９）はオンされ、トランジスタ２８（Ｑ１０）はオフである。この段は、ドライバの電流シンク又はソース能力を有意に高める。
【００２１】
図４は、２入力ＮＡＮＤロジックの実施である。それは、１つの些細な点を除いて、上記の論理インバータに基づく。入力ＦＥＴは、２つの入力のために２つに分けられ、それらはカスケード接続されている。これは、ＦＥＴ６及び３２（Ｑ３及びＱ４）の両方ともが、それが導通してトランジスタ４（Ｑ２）、ひいては出力の状態を変化させる前にオンである必要があり、このようにしてＮＡＮＤゲートをもたらす。トランジスタ２（Ｑ１；ｗＧ＝１０μｍ）、４（Ｑ２；ｗＧ＝２０μｍ）、６（Ｑ３；ｗＧ＝１２０μｍ）及び３２（Ｑ４；ｗＧ＝１２０μｍ）は全てエンハンスメントモードＧａＮトランジスタである。トランジスタ２（Ｑ１）は、トランジスタ６及び３２（Ｑ３及びＱ４）がオンされるときにキャパシタ８（Ｃ４）を充電するためにダイオードとして使用される。これは、トランジスタ６及び３２（Ｑ３及びＱ４）のいずれか一方がオフに保たれる場合にキャパシタ８（Ｃ４）が適切に充電することを阻止し、出力の性能に深刻な損害を与えることになる。トランジスタ３１（Ｑ８；ｗＧ＝１０μｍ）、３３（Ｑ９）及びキャパシタ３５（Ｃ７）はこの問題を正す。回路は、トランジスタ３２（Ｑ４）がオンであり、トランジスタ６（Ｑ３）がオフである場合に、キャパシタ３５（Ｃ７）が充電することを可能にすることによって作動する。トランジスタ６（Ｑ３）がオンされる場合に、キャパシタ３５（Ｃ７）は、トランジスタ３３（Ｑ９；ｗＧ＝１０μｍ）を介してキャパシタ８（Ｃ４）を充電することができ、このようにして動作を回路に戻す。
【００２２】
図５は、２入力ＮＯＲロジックの実施である。それは、１つの些細な点を除いて、上記の図１の論理インバータに基づく。入力ＦＥＴは、２つの入力のために２つに分けられ、それらの接続は並列にされる。これは、２つのＦＥＴ６及び３２（Ｑ３及びＱ４）のいずれか一方が、Ｑ２の状態、ひいては出力を変化させるようオンであることを必要とし、このようにしてＮＯＲゲートをもたらす。
【００２３】
図６は、２入力ＯＲロジックの実施である。それは図５のＮＯＲロジックに基づき、インバータ段が、極性を変化させるために終端部に加えられている。トランジスタ３４（Ｑ５；ｗＧ＝１０μｍ）、３６（Ｑ６；ｗＧ＝２０μｍ）、及び３８（Ｑ７；ｗＧ＝１２０μｍ）はトランジスタ２（Ｑ１）、４（Ｑ２）及び６（Ｑ３）と同じであって、全てエンハンスメントモードＧａＮトランジスタである。
【００２４】
図７は、２入力ＮＡＮＤロジックの実施である。それは図４のＮＡＮＤロジックに基づき、インバータ段が、極性を変化させるために終端部に加えられている。
【００２５】
図８は、完全ゲートドライバの回路である。それは、上記の３つの段、すなわち、（１）インバータ（図１）、（２）レベルシフタ（図２）、及び出力バッファ（図３）を有する。また、出力段は、ＹｏｕｔＨ及びＹｏｕｔＬをもたらすよう開かれている。これは、ドライバのためのゲートレジスタの外部プログラミングが駆動されるＦＥＴのターンオン及びターンオフ特性を独立して変化させることを可能にして、（駆動される）より小さいＦＥＴのための整合を改善する。
【００２６】
図９は、駆動されるメインＦＥＴがドライバと集積されている完全ゲートドライバの回路である。それは、出力段がメインＦＥＴ（Ｑ１００；ｗＧ＝３００ｍｍ）へ接続されている点を除いて、図８の完全ドライバと同じ設計である。これは、ドライバがそれが駆動するＦＥＴに対して既に最適化されているということで、ＦＥＴ電圧の外部プログラミングを取り除く。
【００２７】
上述されたように、低電圧誤作動防止（ＵＶＬＯ）回路をゲートドライバに設けることが望ましい。本発明のＵＶＬＯ回路は、２つ電圧基準回路と、コンパレータとを有する。電圧基準回路の一方は、所定の電圧を、測定された供給電圧と比較し、他方の電圧基準回路は、コンパレータの定電流源のために使用される。
【００２８】
図１０は、もっぱらＮ型のエンハンスメントモードＧａＮトランジスタを組み込む基本の電圧基準回路を示す。電圧基準回路は、トランジスタ４６（Ｑ２７；ｗＧ＝１０μｍ）、抵抗４４（Ｒ７＝１６０ｋΩ，電流設定抵抗）、及びトランジスタ４８（Ｑ２８；ｗＧ＝１０μｍ）を有する。トランジスタ４８（Ｑ２８）のゲートがそのドレインへ接続された状態で、トランジスタ４８（Ｑ２８）は、電流をシンクするときに、有限な電圧基準になる。ＦＥＴの閾値を上回って電圧を増大させようとする如何なる試みも、トランジスタ４８（Ｑ２８）によるシンク電流の増大を生じさせる。トランジスタ４６（Ｑ２７）及び４８（Ｑ２８）は、望ましくは、１０μｍのゲート幅を有するＥＰＣ２５Ｖスケーラブル・エンハンスメントモードＧａＮトランジスタである。
【００２９】
図１１は、本発明の基本の低電圧誤作動防止（ＵＶＬＯ）回路を示す。ＵＶＬＯ回路の目的は、供給電圧が所定の値を下回る場合に他の回路の動作をロックアウト／阻止することである。所定の供給電圧に達すると、ＵＶＬＯ回路は、他の回路（この場合に、ゲートドライバ回路）を動作のために解放する。これは、ゲートドライバのＧａＮ  ＦＥＴが、多数の電力スイッチング用途において、それらの閾電圧を下回って作動されることを防ぐ。ＵＶＬＯ回路は、３つの部分、すなわち、（１）測定された供給電圧と比較される電圧基準（所定の電圧）、（２）コンパレータの定電流源のために使用される電圧基準、及び（３）コンパレータ段、を有する。２つの電圧基準回路は、上述されて図１０に示されたのと同じである。１つの基準は、コンパレータによる供給電圧との比較のための固定基準として使用され、第２の基準は、コンパレータにおいて電流ミラーを生成するために固定基準として使用される。コンパレータは、典型的な電流ミラー型である。コンパレータ内のトランジスタ５８（Ｑ２６）は、発振を防ぐようヒステリシスを回路に加えるために使用される。ＵＶＬＯ出力は、デジタル論理信号としてトランジスタ５２（Ｑ２５）によって設定される。トランジスタ５０（Ｑ２２）、５２（Ｑ２５）、５４（Ｑ２４）、５６（Ｑ２３）及び５８（Ｑ２６）は全て、望ましくは、１０μｍのゲート幅を有するＥＰＣ２５Ｖスケーラブル・エンハンスメントモードＧａＮトランジスタである。
【００３０】
図１２は、メインＦＥＴと集積された、上記のＵＶＬＯを含む本発明の完全スタンドアロンのゲートドライバを示す。図１２のメインＦＥＴは、ＥＰＣ２０１９エンハンスメントモードＧａＮ  ＦＥＴ又は同等のものであり、本明細書で記載される回路は、このようなＦＥＴを駆動するために最適化されている。しかし、本発明のゲート駆動回路は、明らかに、他のメインＦＥＴと集積可能である（そして、そのメインＦＥＴを駆動するために最適化される。）。
【００３１】
図１３は、同期ブートストラップ供給のためにゲートドライバ及びＦＥＴ６０（Ｑ１６）を含む基本ゲートドライバ（ＵＶＬＯなし。）のバージョンを示す。同期ブートストラップ供給ＦＥＴ電圧定格は、ＨＢノードが５Ｖのブートストラップ供給のための充電電圧を含むということで、メインＦＥＴよりも少なくとも５Ｖ高いはずである。
【００３２】
図１３の同期ブートストラップＦＥＴ供給ゲートドライバ回路６２は、それが最終出力バッファ段を必要としない点を除いて、メインＦＥＴゲートドライバ回路６４とほぼ同じである。これの主たる理由は、（１）同期ブートストラップＦＥＴが、低電圧レベルシフタの＋１０Ｖ及び０Ｖ出力によって生成されるゲート両端の＋５Ｖ及び−５Ｖを必要とするため、及び（２）同期ブートストラップＦＥＴが非常に小さいので、駆動するためにそれほど電流を必要としないため、である。５Ｖオフセットは、同期ブートストラップＦＥＴのソースが５Ｖ供給へ接続されることによって供給される。この解決法は、タイミング及びレベルシフトが内部で処理されるということで、典型的なエンハンスメントモードＧａＮ  ＦＥＴ同期ブートストラップ供給にとって一般的な外部回路（例えば、米国特許出願公開第２０１６／０１０５１７３号を参照。）を必要としない。
【００３３】
図１３のゲートドライバのためのタイミングは、２つの段階において達成される。すなわち、（１）ターンオンは、メインＦＥＴが十分にエンハンスすることを可能にするよう、メインＦＥＴがオンされることから遅延されるべきである。これは、同期ブートストラップＦＥＴゲートドライバのための信号源としてメインＦＥＴゲート信号を用いて達成される。（２）ターンオフは、メインＦＥＴと一緒か、又はそれよりも速くなければならない。これは、トランジスタＱ１８を直接に駆動するようメインゲートドライバの初期反転信号を使用すること、よって、同期ブートストラップＦＥＴドライバをバイパスすること、によって達成される。この信号は、それがメインＦＥＴに届く前に、同期ブートストラップＦＥＴに有効に到着する。
【００３４】
図１４は、ＵＶＬＯ、集積された同期ブートストラップＦＥＴ、メインドライバ、及びメインＦＥＴを含む、上記の特徴の全てを組み込む本発明の完全ゲートドライバを示す。
【００３５】
図１５は、コンパレータ／ＵＶＬＯ回路の代替の実施形態を示す。図１１の実施形態において、抵抗は負荷のために使用されている。ＧａＮプロセスでは、抵抗は、ダイ上で多数のスペースを物理的に占有し、大きな許容誤差変動（〜２０％）が付随する。それらは全て好ましくない特性である。図１５の実施形態において、抵抗の多くはエンハンスメントモードＧａＮ  ＦＥＴにより置換されており、ゲートは、エンハンスメントモードＧａＮ  ＦＥＴを非線形抵抗にたらしめるよう、ドレインへ結合されている。ＧａＮ  ＦＥＴどうしの間の許容誤差は、相当によりタイトであって、それらはまた、ダイ上で相当により少ない面積を占める。図１５において、ＦＥＴ負荷は、電流ミラー回路のための負荷とともに、ＵＶＬＯのための電圧検知のために使用される。
【００３６】
上記の記載及び図面は、単に、本明細書で記載されている特徴及び利点を達成する具体的な実施形態の実例と見なされるべきである。具体的なプロセス条件に対する変更及び置換が行われ得る。然るに、本発明の実施形態は、上記の記載及び図面によって制限されるものと見なされない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2019519150.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
2019519150.tif 000018