(57)【要約】  検知動作後にワード線上で上昇する電圧が低下するのを待つことなく、メモリセルを正確に検知する技術が開示される。一態様では、読み出しパス電圧は、検知動作後にメモリストリングチャネルから残留電子をパージするように放電される。制御回路は、残留電子がチャネルを離れる経路を提供するために、様々な戦略的時間にメモリセル制御ゲートから読み出しパス電圧を放電し始めることができる。残留電子はチャネルからパージされているので、ワード線電圧が検知後に上昇すると、メモリセルの浅い界面トラップには電子が全くまたはほとんど捕捉されない。したがって、メモリセルの閾値電圧を変更することなく、検知動作後にワード線電圧がさら上昇する可能性がある。
2019527449.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性記憶素子のＮＡＮＤストリング（ＮＳ１、ＮＳ２、１００２、１２０２）であって、前記不揮発性記憶素子のそれぞれが制御ゲート（１５０）を有し、前記ＮＡＮＤストリングが第１の選択ゲート（ＳＧＤまたはＳＧＳ）を第１の端部に、第２の選択ゲート（ＳＧＳまたはＳＧＤ）を第２の端部に有し、前記制御ゲートが、制御ゲートの第１のクラスタ（クラスタ０）と、前記第１のクラスタと前記第１の選択ゲートとの間の制御ゲートの１つ以上のクラスタ（クラスタ１またはクラスタ２）と、前記第１のクラスタと前記第２の選択ゲートとの間の制御ゲートの１つ以上のクラスタ（クラスタ２またはクラスタ１）とを含む、ＮＡＮＤストリングと、
前記ＮＡＮＤストリングと通信する制御回路（１１０、１２２、１３２、１２４、１２８、１１２、１１４、１１６）と、
を備える不揮発性記憶装置であって、
前記制御回路は、
前記ＮＡＮＤストリング上の非選択不揮発性記憶素子の前記制御ゲートに読み出しパス電圧を印加するように構成された前記制御回路を含む、前記ＮＡＮＤストリング上の第１の不揮発性記憶素子を検知し、
前記第１の不揮発性記憶素子が検知された後に前記第１の不揮発性記憶素子の前記制御ゲートに読み出しパス電圧を印加し、
他のいずれかのクラスタの前記制御ゲートから前記読み出しパス電圧を放電し始める前に、かつ前記第１の選択ゲートおよび前記第２の選択ゲートが導電状態にある間に、前記第１のクラスタの前記制御ゲートから前記読み出しパス電圧を放電し始め、
前記ＮＡＮＤストリングの不揮発性記憶素子の前記制御ゲート上の前記読み出しパス電圧が定常電圧に放電された後に、前記ＮＡＮＤストリング上の第２の不揮発性記憶素子を検知するように構成される、不揮発性記憶装置。
【請求項２】
前記制御回路は、前記制御ゲートの第１のクラスタと前記ＮＡＮＤストリングの前記第１の選択ゲートとの間のすべての不揮発性記憶素子をオン状態に維持し、前記制御ゲートの第１のクラスタと前記ＮＡＮＤストリングの前記第２の選択ゲートとの間のすべての不揮発性記憶素子を、前記第１のクラスタ内の制御ゲート電圧が定常電圧に放電するまでオン状態に維持するように構成される、請求項１に記載の不揮発性記憶装置。
【請求項３】
前記制御回路は、前記第１のクラスタに最も近いクラスタから前記第１の選択ゲートに最も近いクラスタの順で、前記第１のクラスタと前記第１の選択ゲートとの間の制御ゲートの前記１つ以上のクラスタの制御ゲートから、前記読み出しパス電圧を放電し始めるように構成される、請求項１に記載の不揮発性記憶装置。
【請求項４】
前記制御回路は、前記第１のクラスタに最も近いクラスタから前記第２の選択ゲートに最も近いクラスタの順で、前記第１のクラスタと前記第２の選択ゲートとの間の制御ゲートの前記１つ以上のクラスタの制御ゲートから、前記読み出しパス電圧を放電し始めるように構成される、請求項３に記載の不揮発性記憶装置。
【請求項５】
前記制御回路は、前記第１のクラスタ内の全ての前記不揮発性記憶素子が導電状態から非導電状態に移行する前に、前記第１のクラスタに隣接するクラスタから前記読み出しパス電圧を放電し始めるように構成される、請求項１に記載の不揮発性記憶装置。
【請求項６】
前記制御回路は、前記第１のクラスタ内の前記制御ゲート上の電圧が前記定常電圧に達する前に、前記制御ゲートの第１のクラスタに隣接する制御ゲートのクラスタから前記読み出しパス電圧を放電し始めるように構成される、請求項１に記載の不揮発性記憶装置。
【請求項７】
前記制御回路は、温度に基づいて前記第１のクラスタのサイズを選択するように構成される、請求項１〜６のいずれか一項に記載の不揮発性記憶装置。
【請求項８】
前記制御回路は、前記温度が低い場合よりも前記温度が高い場合に、前記第１のクラスタにより多くの制御ゲートを含むように構成される、請求項７に記載の不揮発性記憶装置。
【請求項９】
前記第１の不揮発性記憶素子および前記第２の不揮発性記憶素子は同じである、請求項１〜８のいずれか一項に記載の不揮発性記憶装置。
【請求項１０】
前記制御回路は、前記第２の不揮発性記憶素子を含むように前記第１のクラスタを選択するように構成される、請求項１〜９のいずれか一項に記載の不揮発性記憶装置。
【請求項１１】
前記ストリングの制御ゲートとして機能する複数のワード線層をさらに備え、前記ストリングは３次元（３Ｄ）メモリアレイに存在する、請求項１〜１０のいずれか一項に記載の不揮発性記憶装置。
【請求項１２】
不揮発性記憶装置を動作させる方法であって、
選択されたＮＡＮＤストリング（１３０２）上の第１の不揮発性記憶素子を検知することと、
前記選択されたＮＡＮＤストリングの非選択不揮発性記憶素子の制御ゲートに読み出しパス電圧を印加することであって、前記選択されたＮＡＮＤストリングが第１の選択ゲートを第１の端部に、第２の選択ゲートを第２の端部に有し、前記制御ゲートが、制御ゲートの第１のクラスタと、前記第１のクラスタと前記第１の選択ゲートとの間の制御ゲートの１つ以上のクラスタと、前記第１のクラスタと前記第２の選択ゲートとの間の制御ゲートの１つ以上のクラスタとを有する、印加することと、
前記第１の不揮発性記憶素子の検知後に、前記第１の不揮発性記憶素子の前記制御ゲートに読み出しパス電圧を印加すること（１３０４）と、
他のいずれかのクラスタの前記制御ゲートから前記読み出しパス電圧を放電し始める前に、かつ前記第１の選択ゲートおよび前記第２の選択ゲートが導電状態にある間に、前記第１のクラスタの前記制御ゲートから前記読み出しパス電圧を放電し始めること（１３０６）と、
前記制御ゲート上の前記読み出しパス電圧を定常電圧まで放電した後に、前記選択されたＮＡＮＤストリング上の第２の不揮発性記憶素子を検知すること（１３０８）と、を含む、方法。
【請求項１３】
前記第１のクラスタ内の制御ゲート電圧が前記定常電圧まで放電するまで、前記制御ゲートの第１のクラスタと前記選択されたＮＡＮＤストリングの前記第１の選択ゲートとの間のすべての不揮発性記憶素子をオン状態に維持することと、
前記第１のクラスタ内の前記制御ゲート電圧が前記定常電圧まで放電するまで、前記制御ゲートの第１のクラスタと前記選択されたＮＡＮＤストリングの前記第２の選択ゲートとの間のすべての不揮発性記憶素子をオン状態に維持することと、をさらに含む、請求項１２に記載の方法。
【請求項１４】
前記第１のクラスタに最も近いクラスタから前記第１の選択ゲートに最も近いクラスタの順で、前記第１のクラスタと前記第１の選択ゲートとの間の制御ゲートの前記１つ以上のクラスタの制御ゲートから、前記読み出しパス電圧を放電し始めることと、
前記第１のクラスタに最も近いクラスタから前記第２の選択ゲートに最も近いクラスタの順で、前記第１のクラスタと前記第２の選択ゲートとの間の制御ゲートの前記１つ以上のクラスタの制御ゲートから、前記読み出しパス電圧を放電し始めることと、をさらに含む、請求項１２に記載の方法。
【請求項１５】
前記第１のクラスタ内の前記制御ゲート上の電圧が前記定常電圧に達する前に、前記第１のクラスタに隣接するクラスタから前記読み出しパス電圧を放電し始めることをさらに含む、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、メモリデバイス、およびメモリデバイスを動作させるための技術に関する。
【背景技術】
【０００２】
近年、３次元（３Ｄ）積層メモリ構造を用いた超高密度記憶装置が提案されている。３Ｄメモリ構造の一例は、交互に積層される導電層と誘電層とを含むビット・コスト・スケーラブル（ＢｉＣＳ）アーキテクチャである。メモリホールがスタック内に形成され、その後、メモリホールを電荷トラップ層を含む材料で充填することによってＮＡＮＤストリングが形成される。ストレートＮＡＮＤストリングは１つのメモリホール内に延在し、パイプ状またはＵ字型のＮＡＮＤストリング（Ｐ−ＢｉＣＳ）は、２つのメモリホール内に延在し、ボトムバックゲートによって結合された一対のメモリセルの垂直列を含む。メモリセルの制御ゲートおよび選択ゲートトランジスタの制御ゲートは、導電層によって提供される。
【０００３】
しかしながら、このようなメモリデバイスの動作には様々な課題が存在する。
【図面の簡単な説明】
【０００４】
同様の番号が付された要素は、異なる図面間において共通の構成要素を指す。
【０００５】
【図１Ａ】電圧が上昇して電荷がトラップされたメモリセルを示す図である。
【０００６】
【図１Ｂ】検知動作中に制御ゲート（ＣＧ）に印加される電圧とチャネル電圧とのタイミング図である。
【０００７】
【図２Ａ】３Ｄ積層型不揮発性メモリデバイス内のブロックのセットの斜視図である。
【０００８】
【図２Ｂ】図２Ａの３Ｄ積層型不揮発性メモリデバイス１００などのメモリデバイスの機能ブロック図である。
【０００９】
【図３】図２Ｂの検知ブロックＳＢ１の一実施形態を示すブロック図である。
【００１０】
【図４Ａ】ストレートＮＡＮＤストリングの実施形態における、図２ＡのブロックＢＬＫ０の例示的なワード線層４００の上面図である。
【００１１】
【図４Ｂ】図４Ａと一致する例示的なＳＧＤ層４２０の上面図である。
【００１２】
【図４Ｃ】図４Ａの線４１２および図４Ｂの線４１２ａに沿った断面図を示す、スタック４４０の実施形態を示す図である。
【００１３】
【図４Ｄ】図４Ｃのスタック４４０の選択ゲート層およびワード線層の代替図である。
【００１４】
【図５】図４Ｃの領域４４２を示す図である。
【００１５】
【図６】メモリセルのセットに対する閾値電圧（Ｖｔｈ）分布および例示的な読み出しおよび検証電圧を示す図である。
【００１６】
【図７Ａ】プログラミング動作における一組のプログラム電圧を示す図である。
【００１７】
【図７Ｂ】図７Ａと一致する、プログラミング動作におけるビット線電圧のセットを示す図である。
【００１８】
【図７Ｃ】図７Ａと一致する、プログラミング動作における検証電圧のセットを示す図である。
【００１９】
【図８Ａ】メモリセル当たり３ビットが記憶される場合の閾値電圧分布を示す図である。
【００２０】
【図８Ｂ】ワード線電圧上昇問題を示すために、図８Ａからの閾値電圧分布へのシフトを示す図である。
【００２１】
【図９】チャネル内に捕捉される残留電子の問題を検討するために使用される、メモリセルのストリングの一部を示す図である。
【００２２】
【図１０】１０Ａ〜１０Ｇは、検知動作の一実施形態の後に残留電子がチャネル内に捕捉されることを防止する方法を示すメモリセルのストリングの図である。
【００２３】
【図１１】１０Ａ〜１０Ｇのメモリセルの制御ゲート上にＶｒｅａｄを放電する一実施形態のタイミング図である。
【００２４】
【図１２】ワード線を３つのクラスタに分割した一例を示す図である。
【００２５】
【図１３】残留電子がチャネルからパージされるメモリセルを検知するプロセスの一実施形態のフローチャートである。
【００２６】
【図１４】温度効果を示すメモリセルのストリングの一部を示す図である。
【００２７】
【図１５】現在の温度に基づいてグループまたはクラスタサイズを選択するプロセスの一実施形態を示す図である。
【００２８】
【図１６】検知すべき次のワード線を最初に減少させるプロセスの一実施形態のフローチャートである。
【００２９】
【図１７】弱消去が使用される不揮発性記憶装置を検知するプロセスの一実施形態のフローチャートである。
【００３０】
【図１８Ａ】弱消去動作が、第２の選択メモリセルを検知する動作とは別のスタンドアロン動作であるプロセスの一実施形態のフローチャートである。
【００３１】
【図１８Ｂ】弱消去を受けるメモリセルを示す図である。
【００３２】
【図１９】弱消去動作が、第２の選択メモリセルを検知する動作に統合されるプロセスの一実施形態のフローチャートである。
【００３３】
【図２０Ａ】プロセスの一実施形態中にストリングに印加される信号のタイミング図である。
【００３４】
【図２０Ｂ】昇圧電圧が読み出しパス電圧と等しくない実施形態のタイミング図である。
【００３５】
【図２１Ａ】弱消去の大きさまたは持続時間が現在の温度に依存する可能性があることを示すためのいくつかの例を示す図である。
【図２１Ｂ】弱消去の大きさまたは持続時間が現在の温度に依存する可能性があることを示すためのいくつかの例を示す図である。
【図２１Ｃ】弱消去の大きさまたは持続時間が現在の温度に依存する可能性があることを示すためのいくつかの例を示す図である。
【図２１Ｄ】弱消去の大きさまたは持続時間が現在の温度に依存する可能性があることを示すためのいくつかの例を示す図である。
【発明を実施するための形態】
【００３６】
メモリデバイス内で検知動作を実施するための技術が提供される。実施形態は、ワード線（または制御ゲート）の上昇から生じる、検知動作後にワード線電圧が上昇する問題を軽減する、またはなくす。上昇した電圧は、メモリセル内の電子をメモリセル内の浅い界面トラップに求引し、メモリセルの閾値電圧を変化させる。メモリセルを検知する前に十分な時間が経過すると、ワード線電圧の上昇は最終的に低下する。その結果、浅い界面トラップに求引された電子は、浅い界面トラップから離れる可能性がある。したがって、メモリセルの閾値電圧は最終的に正しいレベルに戻ることがある。上昇したワード線電圧が低下するのを待つことなく、メモリセルを正確に検知する技術が本明細書に開示されている。
【００３７】
いくつかの実施形態は、３Ｄメモリデバイスにおいて実施される。いくつかの実施形態では、メモリセルの電荷蓄積領域は、窒化ケイ素または他の窒化物などの電荷トラッピング材料、または酸化物−窒化物−酸化物（Ｏ−Ｎ−Ｏ）構造などの多層構造を含む。電荷トラップ材料は、トンネル層によってチャネル層から分離される。例えば、電荷トラッピングメモリデバイスは、導電層と誘電体層が交互に積層された３Ｄメモリデバイスであってもよい。メモリホールが積層体内にエッチングされ、メモリセルまたは選択ゲートトランジスタが形成されるように膜がホール内に堆積させられ、ここで、導電層がメモリホールを横切る。膜は、個々のセルまたはＮＡＮＤストリング全体に沿って垂直に延びる電荷トラップ層、トンネル層およびチャネル層を含むことができる。導電層のいくつかは、メモリセルの制御ゲート（またはワード線）として使用され、他の導電層は、ＮＡＮＤストリングのドレインまたはソース側トランジスタなどの選択ゲートトランジスタの制御ゲートとして使用される。いくつかの実施形態では、電荷トラッピング材料は、２Ｄ  ＮＡＮＤのメモリセルで使用される。
【００３８】
検知動作は、個々のセルの閾値電圧を決定するために使用され得る。図１Ａは、制御ゲート１５０と、誘電体ブロック層１５２と、電荷記憶領域１５４と、トンネル誘電体層１５６と、チャネル１５８とを有するメモリセル１０６を示す。メモリセルは、ストリング（例えば、ＮＡＮＤストリング）上の多くのメモリセルの１つであってもよい。メモリセルのストリングは、チャネル１５８を共有することができる。メモリセルのストリングは、３Ｄメモリアレイまたは２Ｄメモリアレイ内にあり得る。
【００３９】
図１Ｂは、検知動作中にメモリセル制御ゲート（ＣＧ）に加えられる電圧とチャネル電圧とのタイミング図を示す。検知動作は、例えば、読み出しまたはプログラム検証とすることができる。検知動作は、典型的には、検知のために選択されたメモリセル（例えば、「選択されたメモリセル」）の制御ゲートに基準電圧（例えば、Ｖｃｇｒ）を印加しながら、ストリング上の非選択メモリセルの制御ゲートに読み出しパス電圧（例えば、Ｖｒｅａｄ）を印加することを含む。基準電圧は、読み出し動作のための読み出し基準電圧、プログラム検証動作のための検証電圧などであってもよい。いくつかの実施形態では、選択されたメモリセルが検知された後、その制御ゲート電圧が読み出しパス電圧まで上昇する。したがって、ストリング上の全てのメモリセルの制御ゲートの全てが読み出しパス電圧にあることができる。読み出しパス電圧は、その閾値電圧が異なるデータ状態に割り当てられた閾値電圧の範囲内にあると仮定して、メモリセルを導通状態にするのに十分な電圧である。読み出しパス電圧は、ストリング上のすべてのメモリセルに対して同じ大きさである必要はないが、そうである可能性もある。
【００４０】
検知動作中、ストリング上の様々なメモリセルが導通状態にあり得る。したがって、チャネルに電子が存在する可能性がある。図１Ｂに示すように、選択されたメモリセルを検知した後、制御ゲート電圧は読み出しパス電圧から定常状態電圧（例えば、Ｖｓｓ）まで放電することができる。この放電の間、チャネルのいくつかの部分に電子の一部が残る可能性がある。図１Ｂに示すように、制御ゲートが定常電圧まで放電された後、ワード線（または制御ゲート）は浮遊してもよい。チャネルと制御ゲートとの間の容量性結合により、検知動作の後に制御ゲート上の電圧が上昇する可能性がある。制御ゲート１５０とチャネル１５８との間の電圧差は、図１Ａに示されるように、電界をもたらす。図１Ａに示すように、電界は、チャネル１５８からの残留電子をメモリセル１０６内の浅い界面トラップに求引することができる。浅い界面トラップは、電荷トラッピング層１５４内にあってもよい。これらのトラップされた電子は、メモリセル１０６の閾値電圧を上昇させる可能性がある。
【００４１】
メモリセル１０６が、浅い界面トラップ内に電子がまだトラップされたままで再び検知される場合、閾値電圧は、その意図された（例えば、正しい）値から変更され得る。十分な時間が経過した後、制御ゲート電圧は、定常状態電圧（例えば、Ｖｓｓ）に低下する可能性がある。浅い界面トラップにトラップされた残留電子は、デトラップされることがある。したがって、メモリセル１０６の閾値電圧は正しいレベルに戻ることができる。しかし、電圧が落ち着き、電子がデトラップされるのにかなりの時間（例えば、２０分）がかかることがある。
【００４２】
検知されたメモリセルを有するストリング上のメモリセルのいずれも、ワード線電圧の上昇の問題によって潜在的にその閾値電圧が影響を受ける可能性があることに留意されたい。したがって、ワード線電圧の上昇は、同じメモリセルを再び検知すること、またはストリング上の異なるメモリセルを検知することに影響を及ぼし得る。
【００４３】
本明細書に開示された実施形態は、メモリセルストリング（ＮＡＮＤストリングなど）上のメモリセルの検知動作後に残留電子を除去する。したがって、ストリング上のメモリセルを、ワード線の電圧上昇の影響が収まるのを待つことなく検知することができる。
【００４４】
一実施形態では、残留電子は、検知動作後にストリングチャネルからパージされる。残留電子は、ストリングチャネル全体またはその一部からパージされ得る。したがって、ストリング上のメモリセルの浅い界面トラップにおける電子のトラッピングが低減または防止される。したがって、制御ゲート電圧の上昇に関連する問題が低減または防止される。したがって、ストリング上のメモリセルは、依然として正確な結果を提供しつつも、ストリング上のいくつかのメモリセルの検知動作の後にかなりの時間待たずに検知することができる。
【００４５】
一実施形態では、読み出しパス電圧は、検知動作後にメモリストリングチャネル全体から残留電子をパージするように放電される。残留電子は、メモリストリング全体からパージされているので、ワード線電圧が上昇する場合、ストリング上のメモリセルのいずれかの浅い界面トラップには、全くまたは非常にわずかしか電子がトラップされない。したがって、ワード線電圧は、ストリング上のメモリセルの閾値電圧に影響を与えることなく、検知動作後も依然として上昇し得る。
【００４６】
一実施形態では、読み出しパス電圧は、検知動作後にメモリストリングチャネルの一部から残留電子をパージするように放電される。残留電子はメモリストリングの一部からパージされているので、ワード線電圧が上昇する場合には、残っている電子がパージされているチャネルの部分に隣接するメモリセルの浅い界面トラップには、全くまたは非常にわずかしか電子がトラップされない。したがって、残留電子がパージされたメモリストリングチャネルの部分に隣接するメモリセルの閾値電圧に影響を与えることなく、検知動作後にワード線電圧が依然として上昇する可能性がある。
【００４７】
一実施形態では、残留電子がチャネルを離れる経路を提供するように読み出しパス電圧を放電することによって、メモリストリングチャネルから残留電子がパージされる。電子は、例えば、ビット線またはソース線に向かって出ていくことができる。一実施形態では、制御回路は、残留電子がメモリセルチャネルを離れるための経路を提供するために、異なる戦略的時間にメモリセル制御ゲートから読み出しパス電圧を放電し始める。
【００４８】
一実施形態では、残留電子がチャネルの一部を離れる経路を提供するように読み出しパス電圧を放電することによって、メモリストリングチャネルの一部から残留電子がパージされる。一実施形態では、制御回路は、残留電子がメモリセルストリングチャネルの一部を離れる経路を提供するために、異なる戦略的時間にメモリセル制御ゲートから読み出しパス電圧を放電し始める。
【００４９】
一実施形態では、トラップされた電子は、弱い消去動作を使用して、ストリング上のメモリセルのうち少なくとも１つの浅い界面トラップから除去される（例えば、デトラップされる）。ここで言及されるトラップされた電子は、ストリング上のメモリセルのうち１つを検知することによるワード線電圧の上昇の問題の結果であり得る。したがって、ワード線電圧の上昇に関連する問題が低減または防止される。このように、弱く消去されたメモリセルは、依然として正確な結果を提供しながら、待たずに検知することができる。弱い消去は、必要ではないが、検知動作の一部であり得る。例えば、弱い消去は、非常に効率的な解決法を提供する検知動作の開始部分に組み込むことができる。
【００５０】
以下の説明は、上記および他の問題に対処する例示的なメモリデバイスおよび関連技術の構成の詳細を提供する。
【００５１】
図２Ａは、３Ｄ積層型不揮発性メモリデバイス内の１組のブロックの斜視図である。メモリデバイス１００は、基板１０１を含む。基板上には、メモリセル（記憶素子）の例示的なブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２およびＢＬＫ３と、ブロックによって使用される回路を有する周辺領域１０４がある。例えば、回路は、ブロックの制御ゲート層に接続することができる電圧ドライバ１０５を含むことができる。１つのアプローチでは、ブロック内の同じ高さの制御ゲート層が共通に駆動される。基板１０１はまた、回路の信号を伝達するために導電路にパターン形成された１つ以上の下部金属層とともに、ブロックの下に回路を有することができる。ブロックは、メモリデバイスの中間領域１０２に形成される。メモリデバイスの上部領域１０３には、回路の信号を伝達するために、１つ以上の上部金属層が導電性経路にパターン形成される。各ブロックは、メモリセルの積層領域を含み、ここで積層体の交互のレベルが制御ゲート層を表す。１つの可能なアプローチでは、同じ高さにある各ブロックの制御ゲート層は、互いに、および電圧ドライバに接続される。４つのブロックが一例として示されているが、ｘおよび／またはｙ方向に延びる２つ以上のブロックを使用することができる。
【００５２】
１つの可能なアプローチでは、ブロック内の各制御ゲート層を、図４Ａ、図４Ｂおよび図４Ｄに示すような領域に分割することができる。
【００５３】
ｘ方向における平面の長さは、１つ以上の上部金属層内でワード線への信号経路が延びる方向（ワード線またはＳＧＤライン方向）を表すことができ、そのｙ方向の平面の幅は、１つ以上の上部金属層において信号経路がビット線へ延びる方向（ビット線方向）を示す。ｚ方向はメモリデバイスの高さを表す。
【００５４】
図２Ｂは、図２Ａの３Ｄ積層型不揮発性メモリデバイス１００などのメモリデバイスの機能ブロック図である。メモリデバイス１００は、１つ以上のメモリダイ１０８を含み得る。図２Ａの１組のブロックは、１つのダイ上に存在することができる。メモリダイ１０８は、メモリセルのメモリ構造１２６、例えば、メモリセルのアレイ、制御回路１１０、および読み出し／書き込み回路１２８を含む。３Ｄ構成では、メモリ構造は図２Ａのブロックを含むことができる。メモリ構造１２６は、行デコーダ１２４を介してワード線によって、また列デコーダ１３２を介してビット線によってアドレス可能である。読み出し／書き込み回路１２８は、複数のセンスブロックＳＢ１、ＳＢ２、．．．、ＳＢｐ（検知回路）を含み、１ページのメモリセルが並列に読み出され、またはプログラムされることを可能にする。典型的には、コントローラ１２２は、１つ以上のメモリダイ１０８と同じメモリデバイス１００（例えば、リムーバブルストレージカード）に含まれる。コマンドおよびデータは、ホスト１４０とコントローラ１２２との間でデータバス１２０を介して、およびコントローラと１つ以上のメモリダイ１０８との間でライン１１８を介して伝送される。
【００５５】
メモリ構造は、２Ｄまたは３Ｄであり得る。メモリ構造は、３Ｄアレイを含むメモリセルの１つ以上のアレイを備えることができる。メモリ構造は、複数のメモリレベルが、介在する基板なしに、ウエハなどの単一の基板の上（基板内ではなく）に形成されるモノリシック三次元メモリ構造を含むことができる。メモリ構造は、シリコン基板の上に配置された活性領域を有するメモリセルのアレイの１つ以上の物理レベルにモノリシックに形成された任意の種類の不揮発性メモリを含むことができる。関連する回路が基板の上にあるか基板内にあるかに関係なく、メモリ構造は、メモリセルの動作に関連する回路を有する不揮発性メモリデバイス内にあってもよい。
【００５６】
制御回路１１０は、読み出し／書き込み回路１２８と協働して、メモリ構造１２６上のメモリ動作を実行し、状態機械１１２、オンチップアドレスデコーダ１１４、および電力制御モジュール１１６を含む。状態機械１１２は、メモリ動作のチップレベル制御を提供する。異なる行またはメモリセルの他の群のプログラミングパラメータなど、メモリデバイスを動作させるためのパラメータのための記憶領域１１３を設けることができる。これらのプログラミングパラメータは、ビット線電圧および検証電圧を含むことができる。
【００５７】
オンチップアドレスデコーダ１１４は、ホストまたはメモリコントローラによって使用されるものと、デコーダ１２４および１３２によって使用されるハードウェアアドレスとの間のアドレスインターフェイスを提供する。電力制御モジュール１１６は、メモリ動作中にワード線およびビット線に供給される電力および電圧を制御する。それは、３Ｄ構成のワード線層（ＷＬＬ）のドライバ、ＳＧＳおよびＳＧＤの選択ゲートおよびソース線を含むことができる。１つのアプローチでは、センスブロックはビット線ドライバを含むことができる。ＳＧＳ選択はＮＡＮＤストリングのソース端のゲートトランジスタであり、ＳＧＤ選択ゲートはＮＡＮＤストリングのドレイン端のトランジスタである。
【００５８】
いくつかの例では、構成要素のうちのいくつかを組合せることができる。様々な設計において、メモリ構造１２６以外の（単独または組合せの）構成要素のうち１つ以上は、本明細書に記載の動作を実行するように構成された少なくとも１つの制御回路と考えることができる。例えば、制御回路は、制御回路１１０、状態機械１１２、デコーダ１１４／１３２、電力制御モジュール１１６、センスブロックＳＢ１、ＳＢ２、．．．、ＳＢｐ、読み出し／書き込み回路１２８、コントローラ１２２等のいずれか１つ、またはその組合せを含むことができる。
【００５９】
オフチップコントローラ１２２は、プロセッサ１２２ｃと、ＲＯＭ１２２ａおよびＲＡＭ１２２ｂなどの記憶装置（メモリ）とを含むことができる。記憶装置は、一組の命令などのコードを含み、プロセッサは、一組の命令を実行して、本明細書に記載する機能を提供するように動作可能である。代替的または追加的に、プロセッサは、１つ以上のワード線内のメモリセルに確保された領域など、メモリ構造の記憶装置１２６ａからコードにアクセスすることができる。
【００６０】
このコードは、プログラミング、読み出し、および消去操作のためなど、メモリ構造にアクセスするためにコントローラによって使用される。コードは、ブートコードおよび制御コード（例えば、１組の命令）を含むことができる。ブートコードは、ブートまたは起動プロセス中にコントローラを初期化し、コントローラがメモリ構造にアクセスできるようにするソフトウェアである。このコードは、１つ以上のメモリ構造を制御するためにコントローラによって使用され得る。起動時に、プロセッサ１２２ｃは、ブートコードをＲＯＭ１２２ａまたは記憶装置１２６ａから取り出して実行し、ブートコードはシステム構成要素を初期化し、制御コードをＲＡＭ１２２ｂにロードする。制御コードがＲＡＭにロードされると、それはプロセッサによって実行される。制御コードには、メモリの制御と割り当て、命令の処理の優先順位付け、入出力ポートの制御などの基本的なタスクを実行するためのドライバが含まれている。
【００６１】
ＮＡＮＤフラッシュメモリに加えて、他のタイプの不揮発性メモリも使用することができる。
【００６２】
半導体メモリデバイスは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）またはスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスなどの揮発性メモリデバイス、抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ）などの不揮発性メモリデバイス、電気的消去可能ＲＯＭ（「ＥＥＰＲＯＭ」）、フラッシュメモリ（ＥＥＰＲＯＭのサブセットともみなすことができる）、強誘電体ランダムアクセスメモリ（「ＦＲＡＭ（登録商標）」）、磁気抵抗ランダムアクセスメモリ（「ＭＲＡＭ」）、および情報を記憶することができる他の半導体素子を含む。各タイプのメモリデバイスは、異なる構成を有することができる。例えば、フラッシュメモリデバイスは、ＮＡＮＤまたはＮＯＲ構成で構成することができる。
【００６３】
メモリデバイスは、受動素子および／または能動素子から任意の組合せで形成することができる。非限定的な例として、受動半導体メモリ素子は、ＲｅＲＡＭデバイス素子を含み、これは、いくつかの実施形態では、アンチヒューズまたは相変化材料のような抵抗率スイッチング記憶素子と、場合によりダイオードまたはトランジスタなどのステアリング素子とを含む。さらに、非限定的な例として、能動半導体メモリ素子は、ＥＥＰＲＯＭおよびフラッシュメモリ素子を含み、これらは、いくつかの実施形態では、浮遊ゲート、導電性ナノ粒子または電荷蓄積誘電体などの電荷蓄積領域を含む素子を含む。
【００６４】
複数のメモリ素子は、それらが直列に接続されるように、または各要素が個別にアクセス可能となるように構成されてもよい。非限定的な例として、ＮＡＮＤ構成のフラッシュメモリデバイス（ＮＡＮＤメモリ）は、通常、直列に接続されたメモリ素子を含む。ＮＡＮＤストリングは、メモリセルおよび選択ゲートトランジスタを含む直列接続された一組のトランジスタの一例である。
【００６５】
ＮＡＮＤメモリアレイは、メモリの複数のストリングでアレイが構成されるように構成することができ、ここで、ストリングは、単一のビット線を共有しグループとしてアクセスされる複数のメモリ素子からなる。あるいは、メモリ素子は、各素子が個別にアクセス可能であるように、例えばＮＯＲメモリアレイとして構成されてもよい。ＮＡＮＤおよびＮＯＲメモリ構成は例示であり、メモリ素子は他の形態で構成されてもよい。
【００６６】
基板内および／または基板上に配置された半導体メモリ素子は、二次元メモリ構造または三次元メモリ構造のような二次元または三次元に配置することができる。
【００６７】
二次元メモリ構造では、半導体メモリ素子は、単一平面または単一のメモリ装置レベルに配置される。典型的には、二次元メモリ構造において、メモリ素子は、メモリ素子を支持する基板の主面に実質的に平行に延在する平面（例えば、ｘ−ｙ方向平面）に配置される。基板は、その上に、またはその内部にメモリ素子の層が形成されたウエハであってもよいし、またはその形成後にメモリ素子に取り付けられるキャリア基板であってもよい。非限定的な例として、基板はシリコンのような半導体を含むことができる。
【００６８】
メモリ素子は、複数の行および／または列などのように、秩序アレイ内の単一のメモリデバイスレベルに配置されてもよい。しかし、メモリ素子は、不規則的または非直交の構成で配列されてもよい。メモリ素子は、それぞれ、ビット線およびワード線のような２つ以上の電極またはコンタクトラインを有することができる。
【００６９】
三次元メモリアレイは、メモリ素子が複数の平面または複数のメモリデバイスレベルを占めるように配置され、それによって三次元の構造を形成する（すなわち、ｘ、ｙ、ｚ方向であって、基板の主表面に対してｚ方向が実質的に垂直であり、ｘおよびｙ方向が実質的に平行である）。
【００７０】
非限定的な例として、三次元メモリ構造は、複数の二次元メモリデバイスレベルの積層体として垂直に配置されてもよい。別の非限定的な例として、三次元メモリアレイは、複数の垂直な列（例えば、基板の主面に対して実質的に垂直、すなわちｙ方向に延在する列）として配列され、各列は複数のメモリ素子を有する。列は、二次元構成、例えばｘ−ｙ平面に配置され、素子が複数の垂直に積み重ねられたメモリ面上に存在するメモリ素子の三次元配列をもたらす。三次元のメモリ素子の他の構成も、三次元メモリアレイを構成することができる。
【００７１】
非限定的な例として、三次元ＮＡＮＤメモリアレイにおいて、メモリ素子は、結合されて単一の水平（例えば、ｘ−ｙ）メモリデバイスレベル内にＮＡＮＤストリングを形成してもよい。あるいは、複数のメモリ素子を結合して、複数の水平メモリ素子レベルにわたって横断する垂直ＮＡＮＤストリングを形成することができる。いくつかのＮＡＮＤストリングが単一のメモリレベルにメモリ素子を含み、他のストリングが複数のメモリレベルにまたがるメモリ素子を含む他の三次元構成が考えられる。三次元メモリアレイは、ＮＯＲ構成およびＲｅＲＡＭ構成で設計することもできる。
【００７２】
典型的には、モノリシック三次元メモリアレイにおいて、１つ以上のメモリデバイスレベルが単一の基板上に形成される。場合によっては、モノリシック三次元メモリアレイは、単一基板内に少なくとも部分的に１つ以上のメモリ層を有することもできる。非限定的な例として、基板はシリコンのような半導体を含むことができる。モノリシックな三次元アレイでは、アレイの各メモリデバイスレベルを構成する層は、典型的には、アレイの下にあるメモリデバイスレベルの層上に形成される。しかし、モノリシック三次元メモリアレイの隣接するメモリデバイスレベルの層は、共有されてもよく、メモリデバイスレベル間に介在する層を有してもよい。
【００７３】
次に、二次元アレイを別々に形成し、次いで一緒にパッケージして、複数のメモリ層を有する非モノリシックメモリデバイスを形成することができる。例えば、非モノリシック積層メモリは、別々の基板上にメモリレベルを形成し、次いでメモリレベルを互いに重ね合わせることによって構成することができる。積層する前に基板を薄くするか、またはメモリデバイスレベルから除去することができるが、メモリデバイスレベルは最初は別々の基板上に形成されるので、結果として得られるメモリアレイはモノリシックな三次元メモリアレイではない。さらに、複数の二次元メモリアレイまたは三次元メモリアレイ（モノリシックまたは非モノリシック）を別個のチップ上に形成し、次いでそれらを一緒にパッケージングして、積層チップメモリデバイスを形成することができる。
【００７４】
関連する回路は、通常、メモリ素子の動作およびメモリ素子との通信のために必要とされる。非限定的な例として、メモリデバイスは、プログラミングおよび読み出しなどの機能を達成するためにメモリ素子を制御および駆動するために使用される回路を有することができる。この関連回路は、メモリ素子と同じ基板上および／または別個の基板上に存在してよい。例えば、メモリ読み書き操作のためのコントローラは、別個のコントローラチップ上に、および／またはメモリ素子と同じ基板上に配置することができる。
【００７５】
当業者であれば、この技術は、記載された二次元および三次元の例示的な構造に限定されず、本明細書に記載される技術の精神および範囲内の、また当業者に理解されるすべての関連するメモリ構造を対象とすることを認識するであろう。
【００７６】
図３は、図２ＢのセンスブロックＳＢ１の一実施形態を示すブロック図である。センスブロックは、センスモジュール（例えば、ＳＭ０）またはセンス増幅器と呼ばれる１つ以上のコア部分と、管理回路（例えばＭＣ０）と呼ばれる共通部分とに分割される。一実施形態では、各ビット線用の個別のセンスモジュール、およびＳＭ０、ＳＭＩ、ＳＭ２およびＳＭ３のような、センスモジュールのセットのための１つの共通の管理回路が存在する。群をなした各センスモジュールは、データバス１７２を介して関連する管理回路と通信する。したがって、１組のメモリセルのセンスモジュールと通信する１つ以上の管理回路が存在する。
【００７７】
各センスモジュールＳＭ０、ＳＭ１、ＳＭ２、ＳＭ３は、接続されたビット線ＢＬ０、ＢＬ１、ＢＬ２およびＢＬ３の導通電流がそれぞれ、所定の閾値電圧（検証電圧）より高いか低いかを判定することによって検知を行うセンス回路ＳＣＯ、ＳＣＩ、ＳＣ２およびＳＣ３を有する。各センスモジュールＳＭ０、ＳＭＩ、ＳＭ２およびＳＭ３はまた、接続されたビット線上の電圧条件を設定するために使用されるビット線ラッチＢＬＬ０、ＢＬＬ１、ＢＬＬ２およびＢＬＬ３をそれぞれ含む。例えば、プログラミング電圧の間、ビット線ラッチにラッチされた所定の状態は、接続されたビット線がロックアウト状態（例えば、１．５〜３Ｖ）、低速プログラミング状態（例えば、０．５〜１Ｖ）または通常のプログラミング状態（例えば、０Ｖ）になる結果となる。
【００７８】
管理回路ＭＣ０は、プロセッサ１９２と、データラッチ１９４、１９５、１９６および１９７の４つの例示的なセットと、１組のデータラッチとデータバス１２０との間に結合されたＩ／Ｏインターフェース１９８とを含む。１組のデータラッチを各センスモジュールに設けることができ、ＬＤＬおよびＵＤＬによって識別されるデータラッチを含むことができる。各メモリセルの２ビットのデータを記憶するメモリに、ＬＤＬは書き込みデータの下位ページ（ＬＰ）のビットを記憶し、ＵＤＬは書き込みデータの上位ページ（ＵＰ）のビットを記憶する。
【００７９】
追加のデータラッチも同様に使用することができる。例えば、１つのメモリセル当たり３ビットの例では、データの中間ページ（ＭＰ）を格納するために１つの付加的なデータラッチを使用することができる。１つのメモリセル当たり４ビットの例は、中間下位および中間上位のデータラッチを使用することができる。本明細書で提供される技術は、そのような変形例を包含することを意味する。別の選択肢では、別のラッチを使用して、そのＶｔｈがその目標データ状態の検証電圧の指定されたマージン内にあるときに、メモリセルが低速プログラミングモードにあるかどうかを識別する。
【００８０】
プロセッサ１９２は、読み出しおよびプログラミング中に計算を実行する。読み出しのために、プロセッサは、検知されたメモリセルに記憶されたデータ状態を判定し、そのデータを１組のデータラッチに記憶する。完全なプログラミングおよびリフレッシュプログラミングのために、プロセッサはラッチを読み取り、メモリセルに書き込まれるべきデータ状態を決定する。
【００８１】
読み出しの間、システムの動作は、アドレスされたメモリセルへの異なる制御ゲート電圧の供給を制御する状態機械１１２の制御下にある。これは、メモリに支えられた様々なメモリ状態（例えば、状態Ａ、Ｂ、およびＣ、またはＡ、Ｂ、Ｃ、Ｄ、Ｅ、ＦおよびＧ）に対応する様々な所定の制御ゲート電圧（例えば、図６のＶｒＥ／Ａ、ＶｒＡ／ＢおよびＶｒＢ／Ｃ、または図８のＶｒＡ、ＶｒＢ、Ｖｒｃ、ＶｒＤ、ＶｒＥ、ＶｒＦおよびＶｒＤ）を通過するため、これらの電圧の１つでセンスモジュールがトリップし、対応する出力がデータバス１７２を介してセンスモジュールからプロセッサ１９２に供給される。その時点で、プロセッサ１９２は、センスモジュールのトリッピングイベントと、入力ライン１９３を介して状態機械から印加される制御ゲート電圧に関する情報とを考慮することによってメモリ状態を決定する。次に、メモリ状態のバイナリ符号化を計算し、得られたデータビットをデータラッチ１９４〜１９７の組に格納する。管理回路ＭＣ０の別の実施形態では、ビット線ラッチは、センスモジュールの出力をラッチするためのラッチとして、および上述のようなビット線ラッチとしても機能する。
【００８２】
いくつかの例は、複数のプロセッサを含むことができる。一実施形態では、各プロセッサは出力線（図示せず）を含み、出力線の各々が一緒にワイヤードＯＲされる。いくつかの実施形態では、出力線はワイヤードＯＲ線に接続される前に反転する。ワイヤードＯＲを受信した状態機械が、プログラムされているすべてのビットがいつ所望のレベルに達したかを決定することができるので、この構成は、いつプログラミングプロセスが完了したかをプログラム検証プロセス中に迅速に決定することができる。例えば、各ビットが所望のレベルに達したとき、そのビットに対する論理０がワイヤードＯＲ線に送られる（またはデータ１が反転する）。すべてのビットがデータ０（または反転したデータ１）を出力すると、状態機械はプログラミングプロセスを終了すべきであることがわかる。各プロセッサは４つのセンスモジュールと通信するので、状態機械はワイヤードＯＲ線を４回読み取る必要があり、または状態機械がワイヤードＯＲ線を１回読み取るだけでよいように論理がプロセッサ１９２に加えられて関連するビット線の結果を累算する。同様に、論理レベルを正しく選択することによって、状態機械の全体は、第１ビットがその状態をいつ変化させるかを検知し、それに応じてアルゴリズムを変更することができる。
【００８３】
プログラム動作または検証動作の間、プログラムされるデータ（書き込みデータ）は、データバス１２０からＬＰデータラッチおよびＵＰデータラッチに、データラッチ１９４〜１９７の組に格納される。状態機械の制御下でのプログラミング動作は、アドレスされたメモリセルの制御ゲートに印加される一連のプログラミング電圧パルスを含む。各プログラミング電圧の後には、メモリセルが所望のメモリ状態にプログラムされたかどうかを判断するためのリードバック（検証テスト）が続く。場合によっては、プロセッサは、所望のメモリ状態に対してリードバックメモリ状態を監視する。２つの状態が一致すると、プロセッサはビット線ラッチをセットして、ビット線をプログラム禁止を指定する状態（例えば、２〜３Ｖ）にする。これは、たとえプログラミング電圧がその制御ゲートに現れても、ビット線に結合されたメモリセルがさらにプログラミングされることを阻止する。他の実施形態では、プロセッサは、最初にビット線ラッチをロードし、センス回路は、検証プロセスの間、それを禁止値に設定する。
【００８４】
データラッチ１９４〜１９７の各組は、各センスモジュールのデータラッチの積層体として実現されてもよい。一実施形態では、センスモジュールごとに３つのデータラッチが存在する。いくつかの実施形態では、データラッチは変動レジスタとして実施され、その中に記憶されたパラレルデータがデータバス１２０のシリアルデータに変換され、その逆も同様である。メモリセルの読み出し／書き込みブロックに対応するすべてのデータラッチは、ブロックの変動レジスタを形成するために互いにリンクすることができ、それにより、データのブロックがシリアル転送によって入力または出力され得る。特に、読み出し／書き込みモジュールのバンクは、その１組のデータラッチの各々が、それらが読み出し／書き込みブロック全体の変動レジスタの一部であるかのように、連続的にデータバスにデータを変動インまたは変動アウトするように適合される。
【００８５】
図４Ａは、ストレートＮＡＮＤストリングの実施形態における、図２ＡのブロックＢＬＫ０の例示的なワード線層４００の上面図を示す。上述したように、図２Ａの各ブロック内のワード線層は複数の領域に分割することができる。各領域は、記憶装置の製造プロセス中にワード線層を処理するために積層体内に周期的に形成されたスリット間に延在することができる。この処理は、ワード線層の犠牲材料を金属で置き換えることを含むことができる。一般に、スリット間の距離は、エッチャントが犠牲材料を除去するために横方向に移動することができ、犠牲材料の除去によって生じる空隙を埋めるように金属が移動することができる距離の限界を形成するように、比較的小さい。例えば、スリット間の距離は、隣接するスリット間に数行のメモリホールが存在してもよい大きさである。メモリホールおよびスリットの配置はまた、各ビット線が異なるメモリセルに接続されている状態で、領域を横切って延びることができるビット線の数の限界を考慮する必要がある。ワード線層を処理した後、スリットは、場合によっては金属で埋められて、積層体を通る相互接続を提供することができる。
【００８６】
これらの図面等は必ずしも一定の縮尺ではない。実際には、領域は、追加のメモリホールを収容するために描かれているよりも、ｙ方向に対してｘ方向にずっと長くすることができる。
【００８７】
この例では、隣接するスリット間に４列のメモリホールがある。ここでの列は、ｘ方向に整列された１組のメモリホールである。さらに、メモリホールの列は、メモリホールの密度を高めるために千鳥状に配置されている。ワード線層は、領域４０６、４０７、４０８および４０９に分割され、領域４０６、４０７、４０８、および４０９はそれぞれコネクタ４１３によって接続される。１つのアプローチでは、ブロック内のワード線層の最後の領域は、次のブロック内のワード線層の第１の領域に接続することができる。コネクタは、次に、ワード線層用の電圧ドライバに接続される。領域４０６は、線４１２に沿った例示的なメモリホール４１０および４１１を有する。図４Ｃも参照のこと。領域４０７は、例示的なメモリホール４１４および４１５を有する。領域４０８は、例示的なメモリホール４１６および４１７を有する。領域４０９は、例示的なメモリホール４１８および４１９を有する。
【００８８】
各円は、ワード線層または選択ゲート層におけるメモリホールの断面を表す。もしくは、各円は、メモリホール内の材料と隣接するワード線層とによって提供されるメモリセルを表すことができる。
【００８９】
金属充填スリット４０１、４０２、４０３、４０４（例えば、金属相互接続）は、領域４０６〜４０９の端部の間に端部と隣接して配置されてもよい。金属充填スリットは、積層体の底部から積層体の上部までの導電性経路を提供する。例えば、積層体の底部にあるソース線は積層体の上の導電線に接続されてもよく、導電線はメモリデバイスの周辺領域の電圧ドライバに接続される。
【００９０】
図４Ｂは、図４Ａと一致する例示的なＳＧＤ層４２０の上面図を示す。ＳＧＤ層は、領域４２６、４２７、４２８および４２９に分割される。各領域は、それぞれの電圧ドライバに接続することができる。これにより、ワード線層の１つの領域内の１組のメモリセルを同時にプログラムすることができ、各メモリセルは、それぞれのビット線に接続されたそれぞれのＮＡＮＤストリング内にある。各ビット線に電圧を設定して、各プログラム電圧の間のプログラミングを許可または禁止することができる。
【００９１】
領域４２６は、ビット線ＢＬ０と一致する線４１２ａに沿った例示的なメモリホール４１０および４１１を有する。図４Ｃも参照のこと。領域４２７はまた、ビット線ＢＬ１と一致する例示的なメモリホール４１４を有する。多数のビット線がメモリホールの上に延び、記号「Ｘ」によって示されるようにメモリホールに接続される。ＢＬ０は、メモリホール４１１、４１５、４１７、４１９を含む１組のメモリホールに接続される。別の例示的なビット線ＢＬ１は、メモリホール４１０、４１４、４１６および４１８を含む１組のメモリホールに接続される。図４Ａの金属充填スリット４０１、４０２、４０３、４０４も、積層体を通って垂直方向に延びるので、図示されている。ビット線は、ＳＧＤ層４２０を横切ってｘ方向に順にＢＬ０〜ＢＬ２３と番号を付けることができる。
【００９２】
ビット線の異なるサブセットは、異なる列のセルに接続される。例えば、ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２、ＢＬ１６およびＢＬ２０は、各領域の右端のセルの第１列のセルに接続される。ＢＬ２、ＢＬ６、ＢＬ１０、ＢＬ１４、ＢＬ１８およびＢＬ２２は、右端の第１列に隣接するセルの隣接列内のセルに接続される。ＢＬ３、ＢＬ７、ＢＬ１１、ＢＬ１５、ＢＬ１９およびＢＬ２３は、各領域の左端のセルの第１列のセルに接続されている。ＢＬ１、ＢＬ５、ＢＬ９、ＢＬ１３、ＢＬ１７およびＢＬ２１は、左端の第１列に隣接するセルの隣接列内のセルに接続される。
【００９３】
図４Ｃは、図４Ａの線４１２および図４Ｂの線４１２ａに沿った断面図を示す積層体４４０の実施形態を示す。積層体４４０は、交互の導電層と絶縁層とを有する。絶縁層は、ＤＬ０〜ＤＬ５５と表示され、酸化ケイ素のような誘電材料であってもよい。導電層は、データワード線層ＷＬＬ０〜ＷＬＬ４７に加えて、２つのＳＧＤ層、２つのＳＧＳ層、４つのダミーワード線層ＤＷＬＤ０、ＤＷＬＤ１、ＤＷＬＳ０およびＤＷＬＳ１を含む。導電層は、例えばタングステンから形成することができる。ＮＡＮＤストリングＮＳ１およびＮＳ２に対応するメモリセルの列は、多層積層体内に示されている。この積層体は、基板１０１と、基板上の絶縁膜２５０と、ソース線ＳＬの一部とを含む。ＮＳ１は積層体の底部４４４にソース端部４３９を有し、積層体の上部４４３にドレイン端部４３８を有する。図４Ａおよび図４Ｂの金属充填スリット４０１および４０２も示されている。ビット線ＢＬ０の一部も示されている。導電性ビア４４１は、ドレイン端４３８をＢＬ０に接続する。積層体の領域４４２が図５に詳細に示されている。
【００９４】
図４Ｄは、図４Ｃの積層体４４０の選択ゲート層およびワード線層の代替図を示す。ＳＧＤ層ＳＧＤ０およびＳＧＤ０はそれぞれ、１組のＮＡＮＤストリングのドレイン側に関連する選択ゲート線の平行な列を含む。例えば、ＳＧＤ０は、図４Ｂと一致するドレイン側選択ゲート領域４２６、４２７、４２８および４２９を含む。
【００９５】
ＳＧＤ層の下には、ドレイン側ダミーワード線層がある。各ダミーワード線層は、１つのアプローチではワード線を表し、積層体内の所与の高さで１組のダミーメモリセルに接続される。例えば、ＤＷＬＤ０は、ワード線層領域４５０、４５１、４５２および４５３を含む。データ記憶セルはデータを記憶するのに適しているが、非データメモリセルとも呼ばれるダミーメモリセルはデータを記憶せず、データ記憶には適していない。さらに、ダミーメモリセルのＶｔｈは一般に製造時に固定されているか、または周期的に調整されているが、データメモリセルのＶｔｈは、例えばデータメモリセルの消去およびプログラミング動作中に、より頻繁に変化する。
【００９６】
ダミーワード線層の下には、データワード線層がある。例えば、ＷＬＬ１０は、図４Ａと一致するワード線層領域４０６、４０７、４０８および４０９を含む。
【００９７】
データワード線層の下には、ソース側ダミーワード線層が存在する。
【００９８】
ソース側ダミーワード線層の下にはＳＧＳ層が存在する。ＳＧＳ層ＳＧＳ０およびＳＧＳ１は、１組のＮＡＮＤストリングのソース側に関連する選択ゲート線の平行な列をそれぞれ含む。例えば、ＳＧＳ０は、ソース側選択ゲート線４５４、４５５、４５６および４５７を含む。１つのアプローチでは、各選択ゲート線を独立して制御することができる。あるいは、選択ゲート線を接続して共通に制御することができる。
【００９９】
図５は、図４Ｃの領域４４２の図を示す。ＳＧＤ選択ゲート４８０および４８１は、ダミーメモリセル４８２および４８３ならびにデータメモリセルＭＣの上に設けられる。メモリホール４１０の側壁（ＳＷ）に沿って、および／または各ワード線層内に、例えば原子層堆積を使用していくつかの層を堆積させることができる。例えば、各列（例えば、メモリホール内の材料によって形成されるピラー）は、ＳｉＮまたは他の窒化物などの電荷トラップ層または膜４６３、トンネル層４６４、ポリシリコン体またはチャネル４６５、および誘電体コア４６６を含むことができる。ワード線層は、ブロック酸化物４７０、ブロック高ｋ材料４６０、金属バリア４６１、および制御ゲートとしてのタングステンのような導電性金属４６２を含むことができる。例えば、制御ゲート４９０、４９１、４９２、４９３および４９４が設けられている。この例では、金属以外の全ての層がメモリホール内に設けられている。他のアプローチでは、いくつかの層を制御ゲート層内に設けることができる。追加のピラーは、同様に、異なるメモリホール内に形成される。ピラーは、ＮＡＮＤストリングの円柱状アクティブエリア（ＡＡ）を形成することができる。
【０１００】
図５のメモリセルは、図１Ａのメモリセル１０６の一実施形態である。したがって、制御ゲート４９０、４９１、４９２、４９３および４９４は、制御ゲート１５０の一実施形態である。ブロック酸化物４７０およびブロック高ｋ材料４６０は一緒に、誘電体ブロック層１５２の一実施形態である。電荷トラップ層または膜４６３は、電荷蓄積領域１５４の一実施形態である。トンネル層４６４は、トンネル誘電体層１５６の一実施形態である。ポリシリコン体またはチャネル４６５は、チャネル１５８の一実施形態である。
【０１０１】
図５のメモリセルがプログラムされると、電子はメモリセルに関連する電荷トラッピング層の一部に蓄積される。これらの電子は、チャネルからトンネル層を通って電荷トラップ層に引き込まれる。メモリセルのＶｔｈは、蓄積電荷量に比例して増加する。消去動作中、電子はチャネルに戻る。
【０１０２】
メモリホールの各々は、ブロッキング酸化物層、電荷トラップ層、トンネル層およびチャネル層を含む複数の環状層で充填することができる。各メモリホールのコア領域は、ボディ材料で充填され、複数の環状層は、各メモリホール内のコア領域とＷＬＬとの間にある。
【０１０３】
場合によっては、トンネル層４６４は、酸化物−窒化物−酸化物構成のように複数の層を含むことができる。
【０１０４】
ＮＡＮＤストリングは、チャネルの長さが基板上に形成されないので、浮遊ボディチャネルを有すると考えることができる。さらに、ＮＡＮＤストリングは、複数のワード線層によって互いに積層して形成され、誘電体層（例えばＤＬ０〜ＤＬ５５）によって互いに分離されている。
【０１０５】
図６は、１組のメモリセルに対する閾値電圧（Ｖｔｈ）分布、ならびに読み出しおよび検証電圧の例を示す。横軸はＶｔｈを表し、縦軸は対数目盛りでメモリセル数を表す。明確にするために、Ｖｔｈ分布を簡略化した形で示す。
【０１０６】
１つのアプローチでは、フルシーケンスプログラミングとも呼ばれる１つのプログラミングパス動作は、選択された１組のメモリセルの閾値電圧が、それぞれの目標データ状態の１つ以上のそれぞれの検証電圧に達するまで、最初のＶｐｇｍレベルから開始して最終Ｖｐｇｍに進む複数のプログラム検証動作（またはプログラムループ）の１つのシーケンス（のみ）を含む。すべてのメモリセルは、プログラミングパスの開始時には、最初は消去状態にあってもよい。
【０１０７】
メモリセルアレイのＶｔｈの分布の例は、各メモリセルが４つの可能なＶｔｈ範囲のうちの１つに２ビットのデータを格納する場合について提供される。一方のビットはＬＰデータを表し、他方のビットはＵＰデータを表す。ビットの組合せは、ＵＰビットとそれに続くＬＰビットによって示され、例えば１１はＵＰ＝１およびＬＰ＝１を表し、０１はＵＰ＝０およびＬＰ＝１を表し、００はＵＰ＝０およびＬＰ＝０を表し、１０はＵＰ＝１、ＬＰ＝０を表す。ビットの組合せは、前述したような一組のラッチに記憶される。例えば、ＬＰビットをＬＤＬに格納し、ＵＰビットをＵＤＬに格納することができる。別の例では、各メモリセルは、８つの可能なＶｔｈ範囲のうちの１つに３ビットのデータを記憶する。
【０１０８】
Ｖｔｈ分布６０１、６０２および６０３は、それぞれのＶｔｈが検証電圧ＶｖＡ、ＶｖＢまたはＶｖＣを超えるとメモリセルが到達する目標データ状態Ａ、ＢおよびＣをそれぞれ表す。メモリセルのＶｔｈが検証電圧を超えたかどうかを判定するために、検証動作またはテストが実行される。ＶｖＥｒは消去検証電圧である。
【０１０９】
プログラミングパスが完了した後、Ｖｔｈ分布の間にある読み出し基準電圧ＶｒＥｒ／Ａ、ＶｒＡ／ＢおよびＶｒＢ／Ｃを用いてメモリセルからデータを読み出すことができる。所与のメモリセルのＶｔｈが読み出し基準電圧のうちの１つ以上よりも高いか低いかを試験することによって、システムはメモリセルによって表されるデータ状態を判定することができる。
【０１１０】
図７Ａは、プログラミング動作における一組のプログラム電圧を示す。縦軸は、制御ゲートまたはワード線電圧であるＶｅｇを示し、横軸は、時間またはプログラムループ数（例えば、プログラム検証反復数）を示す。４つのデータ状態を有する１パスプログラミング動作が図７Ａ〜図７Ｃに示されている。代替的な選択肢も可能である。プログラミング動作は、プログラム電圧７０１〜７０９を含む一連の波形７００を含む。Ｖｐｇｍが初期レベル、すなわちＶｐｇｍ＿ｉｎｉｔで開始し、各プログラムループにおいて段階的に増加するように、漸増ステップパルスプログラミングが実行される。この例はまた、プログラムループに基づいて検証テストを実行する（図７Ｃ参照）。例えば、Ａ状態のセルはループ１および２で検証され、ＡおよびＢ状態のセルはループ３〜５で検証され、ＢおよびＣ状態のセルはループ６〜８で検証され、Ｃ状態のセルはループ９で検証される。図７Ａ〜図７Ｃの横軸は時間的に整列している。
【０１１１】
図７Ｂは、図７Ａと一致する、プログラミング動作における１組のビット線電圧を示す。Ｖｂｌ＿ｉｎｈｉｂｉｔは、ロックアウトまたはインヒビット状態（例えば、消去状態のセルまたはターゲットデータ状態へのプログラミングを完了したメモリセル）を有するメモリセルのビット線に印加されてもよい。Ｖｂｌ＝０Ｖは、プログラム状態のメモリセルに印加されてもよい。
【０１１２】
図７Ｃは、プログラミング動作における１組の検証電圧を示し、図７Ａと一致する。プログラムループ１および２の波形７１１および７１２は、それぞれＶｖＡの大きさを有する。プログラムループ３、４、５の波形７１３、７１４および７１５は、それぞれＶｖＡおよびＶｖＢの大きさを有する。プログラムループ６、７および８の波形７１６、７１７および７１８は、それぞれＶｖＢおよびＶｖＣの大きさを有する。プログラムループ９の波形７１９はＶｖＣの大きさを有する。具体的には、プログラムループ１および２において、ＶｖＡのＡ状態のセルについて検知が行われる。プログラムループ３、４および５では、ＶｖＡのＡ状態のセルとＶｖＢのＢ状態のセルの検知が行われる。プログラムループ６、７および８では、ＶｖＢのＢ状態のセルおよびＶｖＣのＣ状態のセルの検知が行われる。プログラムループ９では、ＶｖＣでＣ状態のセルに対して検知が行われる。このアプローチは、より低い目標データ状態を有するメモリセルがより高い目標データ状態を有するメモリセルよりも早くプログラミング動作において検証テストに合格することを考慮することによって、検証動作の数を最小にする。
【０１１３】
メモリセルは、４つより多くの状態または少ない状態にプログラムすることができる。図６の例では、各メモリセルは２ビットを記憶することができる。メモリセルは、それぞれ２ビットより多いまたは少ないビットを格納することができる。図８Ａは、１つのメモリセル当たり３ビットが記憶される場合の閾値電圧分布を示す。この場合、消去状態（Ｅｒ）を表す８つの閾値電圧分布８００〜８０７、および状態Ａ〜Ｇが存在する。検証電圧Ｖｖａ、ＶｖＢ、ＶｖＣ、ＶｖＤ、ＶｖＥ、ＶｖＦおよびＶｖＧが示されている。読み出し基準電圧Ｖｒａ、ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、およびＶｒＧが示されている。プログラミングおよび読み出しは、１つのメモリセル当たり２ビットの記憶および検知の例に記載されたものと同様であってもよい。
【０１１４】
図８Ｂは、図８Ａの閾値電圧分布８００〜８０７を示し、ワード線電圧の上昇の問題の結果としての閾値電圧分布８００〜８０７の可能性のある変動を示すために閾値電圧分布８１０〜８１７が加えられている。メモリセルを検知する前に（例えば、読み出しまたはプログラム検証の前に）、メモリセルは、実線で示される閾値電圧分布８００〜８０７を有していた。メモリセルを検知した後、閾値電圧分布は、点線の閾値電圧分布８１０〜８１７に変動し得る。この例では、個々の閾値電圧分布の少なくともいくつかに上向きの変動がみられる。一部の分布は他の分布よりも影響を受ける可能性がある。例えば、（電圧が）より低い状態は、１つの可能性として、より高い状態よりも大きな変動を受け得る。十分な時間が経過すると、上がったワード線電圧は、例えば、定常状態電圧に戻るはずである。したがって、浅い界面トラップにトラップされた電子は、デトラップされ得る。したがって、閾値電圧分布は、閾値電圧分布８００〜８０７に戻ることができる。
【０１１５】
本明細書で開示される実施形態は、閾値電圧分布の変動を引き起こす可能性のある検知動作の直後に（または少なくともすぐ後に）正確に再度検知する技術を提供する。一実施形態では、変動の発生を防止する技術が提供される。したがって、閾値電圧分布８１０〜８１７の変動は、検知後には発生しない。一実施形態では、閾値電圧分布の変動の防止を、ワード線上の読み出しパス電圧の戦略的放電によって達成する。一実施形態では、読み出しパス電圧が放電される順序は、ＮＡＮＤチャネルから残留電子をパージする。一実施形態では、読み出しパス電圧が放電される順序は、ＮＡＮＤチャネルの少なくとも一部から残留電子をパージする。残留電子が、検知されるべき次のメモリセルに隣接するＮＡＮＤチャネルの一部からパージされる場合、ワード線電圧の上昇問題は緩和されるか、またはなくなり得る。
【０１１６】
本明細書に開示された実施形態は、閾値電圧分布の変動を引き起こす検知動作の直後に（または少なくともすぐ後に）正確に再度検知する技術を提供する。一実施形態では、閾値電圧分布の「変動を元に戻す」技術が提供される。したがって、上昇したワード線電圧が低下する（したがって、変動した閾値電圧分布８１０〜８１７が以前の閾値電圧分布８００〜８０７に戻る）のを待つことなく、変動した閾値電圧分布８１０〜８１７を閾値電圧分布８００〜８０７に戻すことができる。一実施形態では、閾値電圧分布の変動を元に戻すことは、弱い消去動作を実行することを含む。一実施形態では、弱消去動作は読み出し動作の一部である。一実施形態では、弱い消去は、少なくとも、検知される１つ以上の次のメモリセルに対して行われる。しかしながら、１つ以上のＮＡＮＤストリング上の全てのメモリセルは、弱く消去されてトラップされた電子を除去することができる。
【０１１７】
図９は、メモリセルのストリング９０２の一部の図であり、これは、残留電子がチャネル１５８にトラップされる問題について論じるために使用される。各メモリセルは、制御ゲート１５０と電荷蓄積領域１５４とを有する。メモリセルは、ＮＡＮＤストリングの一部であってもよい。ＮＡＮＤストリング全体は、図９には示されていない。共通のソース線に接続された一端におけるソース側選択ゲートと、ビット線に接続された他端におけるドレイン側選択ゲートとがあってよい。図８Ａのデータ状態を参照すると、電荷蓄積領域１５４上の文字は、そのメモリセルがプログラムされた状態を示す。メモリセルのいくつかは、Ｇ状態にプログラムされている。
【０１１８】
ストリング上のメモリセルの１つを検知するために、図８Ａからの読み出し基準電圧の１つを、読み出しのために選択されたメモリセル（「選択されたメモリセル」）の制御ゲートに印加することができる。読み出しパス電圧（例えば、Ｖｒｅａｄ）は、他のメモリセル（「非選択メモリセル」）の制御ゲートに印加されてもよい。読み出しパス電圧は、メモリセルがどの状態にプログラムされたかに関係なく、メモリセルをオンにするのに十分な大きさを有する。メモリセルが「オン」になると、メモリセルに隣接するチャネルが導通する。検知動作の直後に、選択されたメモリセルの制御ゲートに印加された読み出し基準電圧を読み出しパス電圧まで増加させることができる。したがって、短時間の間、全ての制御ゲートは、それに印加される読み出しパス電圧を有することができる。したがって、全てのメモリセルは導通状態（または「オン」）になる。
【０１１９】
説明のために、以下の例では、すべての制御ゲートで読み出しパス電圧が同時に低下すると仮定する。ある時点で、Ｇ状態にプログラムされたメモリセルの制御ゲート電圧は、それらのメモリセルがオフになる（または非導通状態になる）のに十分に低く低下する。この時点で、他のメモリセルの制御ゲート電圧は、それらのメモリセルが導通するのに十分高いままである。図９は、Ｇ状態にプログラムされたメモリセルがちょうど非導通状態になった点のスナップショットである。これは、制御ゲート電圧が約ＶｖＧに低下した時点に対応し得る。その時点で、Ａ状態のメモリセルに隣接するチャネル１５８内の多数の電子によって示されるように、Ａ状態のメモリセルは依然として強く導通している。Ｂ状態のメモリセルに隣接するチャネル１５８内の電子によって示されるように、Ｂ状態のメモリセルも導通している。Ｄ状態のメモリセルは、Ｄ状態のメモリセルに隣接するチャネル１５８内の単一の電子によって示されるように、より弱く導通し得る。もちろん、電子の数は単に比較のためのものであり、電子の実際の数は描かれているものとは異なる。チャネル１５８内のこれらの電子は、「残留電子」と呼ぶことができる。
【０１２０】
Ｇ状態にプログラムされたメモリセルが導通しなくなると、（他の導電性メモリセルからの）残留電子がチャネル１５８にトラップされることがある。例えば、Ｂ状態のメモリセルの両側のメモリセルがオフであるという事実のために、Ｂ状態のメモリセルに隣接するチャネル１５８内の残留電子がトラップされ得る。同様に、Ｄ状態およびＡ状態のメモリセルに隣接する残留電子は、チャネルにトラップされ得る。Ａ状態およびＤ状態のメモリセルの制御ゲート上の電圧は、最終的に、それらのメモリセルをオフにするのに十分に低くなることに留意されたい。しかしながら、残留電子は、依然としてチャネル１５８にトラップされる。
【０１２１】
図１Ａに関して述べたように、検知動作後にワード線電圧（したがって制御ゲート電圧）が上昇する可能性がある。図１Ｂに関して述べたように、電界は、チャネル１５８内の残留電子を、例えば、電荷トラップ層１５４内の浅い界面トラップに求引することができる。このような残留電子は、浅い界面トラップにトラップされ、それによってメモリセルの閾値電圧に影響を及ぼす可能性がある。いくつかの実施形態では、残留電子は、ストリング上のメモリセルの浅い界面トラップにトラップされないように、チャネル１５８からパージされる。いくつかの実施形態では、残留電子は、ストリング上のメモリセルのうち少なくとも１つの浅い界面トラップにトラップされないように、チャネル１５８の少なくとも一部からパージされる。
【０１２２】
１０Ａ〜１０Ｇは、メモリセルのストリング１００２の図であり、これは、検知動作の一実施形態の後に残留電子がチャネル１５８にトラップされることを防止する方法を示すために使用される。例示のために、ＮＡＮＤストリングの両端に８個のメモリセルと選択ゲートがある。ソース端は、ソース側選択ゲート（ＳＧＳ）を有する。ドレイン端は、ドレイン側選択ゲート（ＳＧＤ）を有する。これは、同じワード線および選択線に接続された多数のＮＡＮＤストリングのうちの１つであり得ることに留意されたい。したがって、ＳＧＳは、多くのＮＡＮＤストリングに接続するソース側選択線を指し得る。同様に、ＳＧＤは、多くのＮＡＮＤストリングに接続するドレイン側選択線を指し得る。様々な制御ゲート１５０（そのうちの１つが１０Ａに引用されている）は、前述の多くのＮＡＮＤストリングに接続するワード線として実施されてもよい。メモリセルは８個よりも多くても少なくてもよい。選択ゲートの近くには、１つ以上のダミーメモリセルが存在してもよい。
【０１２３】
いくつかの実施形態では、各メモリセルは、積層体の１つの層に関連付けられる。例えば、図４Ｃでは、メモリセルは層ＷＬＬ０〜ＷＬＬ４７に関連付けられている。同様に、ダミーメモリセルは、積層体の１つの層と関連付けられてもよい。また、選択ゲートは、積層体の１つ以上の層に分布することができることにも留意されたい。例えば、図４Ｃでは、ドレイン側選択ゲートは２つの層（ＳＧＤ０、ＳＧＤ１）にわたって分布している。同様に、ソース側選択ゲートは２つの層（ＳＧＳ０、ＳＧＳ１）にわたって分布している。
【０１２４】
１０Ａ〜１０Ｇのメモリセルはグループに分割される。中央の２つのメモリセルはグループ０にある。グループ１は、ドレイン側とソース側の両方にメモリセルを含む。グループ２は、ドレイン側とソース側の両方の次のメモリセルを含む。グループ３は、ドレイン側とソース側の両方の次のメモリセルを含む。グループは４つよりも多くても少なくてもよい。また、１グループ当たり２つを超えるメモリセルが存在する可能性がある。
【０１２５】
図１１は、１０Ａ〜１０Ｇのメモリセルの制御ゲート上にＶｒｅａｄを放電する一実施形態のタイミング図を示す。図１１は、時刻ｔ０において、Ｖｒｅａｄが他の制御ゲート上に維持されている状態で、グループ０のメモリセルの制御ゲート上にＶｒｅａｄが放電され始めることを示す。ＳＧＳおよびＳＧＤの両方の電圧は、各選択ゲートを導通状態に保つレベルにある。１０Ａは、一実施形態による時刻ｔ０における状態を示す。時刻ｔ０において、Ｖｒｅａｄが全てのメモリセルの制御ゲートに印加される。したがって、全てのメモリセルは導通状態にある。チャネル１５８は、各メモリセルに隣接して導通する。
【０１２６】
図１１は、時刻ｔ１において、Ｖｒｅａｄがグループ２およびグループ３のメモリセルの制御ゲート上に維持されている状態で、グループ１のメモリセルの制御ゲート上でＶｒｅａｄが放電され始めることを示す。ＳＧＳおよびＳＧＤの両方の電圧は、各選択ゲートを導通状態に保つレベルにある。
【０１２７】
１０Ｂは、一実施形態による時刻ｔ１における状態を示す。グループ０のメモリセルの制御ゲート上の電圧は約ＶｒＧまで低下した。図８Ａを参照すると、ＶｒＧは、Ｇ状態の読み出し基準電圧である。したがって、グループ０のＧ状態のメモリセルは、もはや導通していない。グループ０のＧ状態のメモリセルに隣接するチャネル１５８内にあった残留電子があれば、いずれもストリング１００２のソース端またはドレイン端のいずれかに移動することができる。グループ０のＤ状態のメモリセルは導通したままである。また、グループ１〜３のメモリセルはすべて導通している。
【０１２８】
図１１は、時刻ｔ２において、Ｖｒｅａｄがグループ３のメモリセルの制御ゲート上に維持されている状態で、グループ２のメモリセルの制御ゲート上でＶｒｅａｄが放電され始めることを示す。ＳＧＳおよびＳＧＤの両方の電圧は、各選択ゲートを導通状態に保つレベルにある。
【０１２９】
１０Ｃは、一実施形態による時刻ｔ２における状態を示す。グループ０メモリセルの制御ゲート上の電圧は約０Ｖまで低下した。グループ１のメモリセルの制御ゲート上の電圧は約ＶｒＧまで低下した。グループ０のチャネル１５８にあった残留電子があれば、いずれもストリング１００２のソース端またはドレイン端のいずれかに移動することができる。
【０１３０】
図１１は、時刻ｔ３において、グループ３のメモリセルの制御ゲート上にＶｒｅａｄが放電され始めることを示す。ＳＧＳおよびＳＧＤの両方の電圧は、各選択ゲートを導通状態に保つレベルにある。
【０１３１】
１０Ｄは、一実施形態による時刻ｔ３における状態を示す。グループ０およびグループ１のメモリセルの制御ゲート上の電圧は約０Ｖまで低下した。グループ２のメモリセルの制御ゲート上の電圧は約ＶｒＧまで低下した。グループ１のＡ状態およびＢ状態のメモリセルは、グループ２のメモリセルの前に遮断し得る。したがって、グループ１のＡ状態のメモリセルに隣接するチャネル１５８内にあった残留電子があれば、いずれもストリング１００２のドレイン端に移動することができる。グループ１のＢ状態のメモリセルに隣接するチャネル１５８内にあった残留電子があれば、いずれもストリング１００２のソース端に移動することができる。グループ２のＧ状態のメモリセルが遮断されると、Ｇ状態のメモリセルの１つにある残留電子があれば、いずれもＮＡＮＤストリング１００２のソース端への経路を有し、他のＧ状態のメモリセル内の残留電子は、ＮＡＮＤストリング１００２のドレイン端への経路を有する。
【０１３２】
図１１は、時刻ｔ４において、ソースおよびドレイン側選択ゲートの電圧が放電あれ始めることを示す。１０Ｅは、一実施形態による時刻ｔ４における状態を示す。グループ０、グループ１およびグループ２のメモリセルの制御ゲート上の電圧は約０Ｖまで低下した。グループ３のメモリセルの制御ゲートの電圧は、約ＶｒＧまで低下した。この場合、グループ３のＥ状態のメモリセルおよびＣ状態のメモリセルは、それぞれ導通したままである。ソース側選択ゲート（ＳＧＳ）およびドレイン側選択ゲート（ＳＧＤ）は導通したままである。したがって、グループ３からの電子は、チャネル１５８からの出口経路を依然として有する。
【０１３３】
１０Ｆは、一実施形態による時刻ｔ５における状態を示す。グループ０〜グループ３のメモリセルの制御ゲート上の電圧は約０Ｖまで低下した。したがって、これらのメモリセルはもはや導通していない。しかし、ソース側選択ゲート（ＳＧＳ）とドレイン側選択ゲート（ＳＧＤ）の両方が導通しているので、グループ３からの残留電子はいずれもＮＡＮＤチャネル１５８からパージされる。
【０１３４】
１０Ｇは、一実施形態による時刻ｔ６における状態を示す。このとき、ソース側選択ゲート（ＳＧＳ）およびドレイン側選択ゲート（ＳＧＤ）はもはや導通していない。しかしながら、残留電子はチャネル１５８からパージされている。残留電子がチャネル１５８からパージされているので、メモリセルにトラップされた残留電子の量は低減またはなくなる。したがって、残留電子がメモリセルからデトラップするのを待つ必要なしに、いずれのメモリセルも正確に検知することができる。例えば、メモリセルのいずれも、上昇したワード線電圧が下がるのを待つ必要なく、正確に検知することができる。全ての残留電子がチャネル１５８からパージされる必要はないことに留意されたい。チャネル１５８内の残留電子数を低減することは、ワード線電圧の上昇に関連する問題を軽減する。また、チャネル１５８の一部からの残留電子を戦略的に低減または除去することにより、チャネル１５８のその部分上の少なくともメモリセルのワード線電圧上昇に関連する問題が低減または排除される。
【０１３５】
Ｖｒｅａｄが制御ゲートから放電される速度は、図１１に示されるよりも速くても遅くてもよいことに留意されたい。また、所定のグループについて、グループ０のドレイン側のメモリセルに対してグループ０のソース側に対するのと同時にＶｒｅａｄが放電され始める必要はないことに留意されたい。例えば、図１１は、Ｖｒｅａｄが、グループ０のドレイン側とソース側の両方において、グループ１についての時刻ｔ１で放電され始めることを示している。両方とも時刻ｔ１に放電される必要はない。しかしながら、ドレイン側のグループ１は、ドレイン側のグループ０の後で、グループ２の前に放電され始めなくてはならない。同様に、ソース側のグループ１は、ソース側のグループ０の後で、グループ２の前に放電され始めなくてはならない。
【０１３６】
１０Ａ〜１０Ｇの例では、４つのグループがある。グループは４つよりも多くても少なくてもよい。１０Ａ〜１０Ｇの例では、１グループ当たり２つのメモリセルが（ストリング上に）存在する。いくつかの実施形態では、１グループ当たり２つを超えるメモリセルが（ストリング上に）存在する。一実施形態では、１グループ当たり１つのメモリセルが（ストリング上に）存在する。表Ｉの例は、図２Ｃの例における様々な導電層がグループに分割されてもよい１つの方式を記載する。
【表１】
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【０１３７】
表Ｉの例では、グループ当たり４つの導電層がある。グループ当たり４つよりも多いまたは少ない導電層が存在し得る。すべてのグループが同じサイズである必要はない。すなわち、あるグループと他のグループとでは、導電層の数は異なっていてもよい。導電層をどのようにグループ化するかには多くのバリエーションがある。一実施形態では、ダミーワード線と選択ゲートとは同じグループに配置される。
【０１３８】
表Ｉの例では、グループ１〜１３は、それぞれグループ０のドレイン側とソース側の両方に導電層を含む。これは絶対条件ではない。例えば、グループ１は、ＷＬＬ２０〜ＷＬＬ２１を有するグループ１Ａと、ＷＬＬ２６〜ＷＬＬ２７を有するグループ１Ｂとに分割されてもよい。グループ１Ａとグループ１Ｂは、同時に放電する必要はない。しかし、グループ１Ａは、ＷＬＬ００〜ＷＬＬ１７のいずれか（ならびにＤＷＬＳＯ、ＤＷＬＳ１およびＳＧＳＯ、ＳＧＳ１）の放電前に放電を開始すべきである。同様に、グループ１Ｂは、ＷＬＬ２８〜ＷＬＬ４７（ならびにＤＷＬＤ１、ＤＷＬＤＯおよびＳＧＤ１、ＳＧＤＯ）の放電前に放電を開始すべきである。
【０１３９】
本明細書では、用語「クラスタ」は、ワード線の連続したセット（または制御ゲートの連続したセット）を指すために使用される。例えば、ＷＬＬ２０〜ＷＬＬ２１はクラスタの例である。１つのクラスタ内に１つ以上のワード線が存在してもよい。図１２は、ストリング１２０２上のメモリセルが３つのクラスタに分割される一例を示す。別の表現方法は、ストリング上のメモリセルに関連するワード線が、クラスタに分割されているということである。ストリング１２０２は、１０Ａ〜１０Ｆのストリング１００２と一致する。図１２では、中央の２つのメモリセルはクラスタ０にある。クラスタ１は、クラスタ０とＳＧＤとの間のすべてのメモリセルを含む。クラスタ２は、クラスタ０とＳＧＳとの間のすべてのメモリセルを含む。一実施形態では、クラスタ０上の読み出しパス電圧は、クラスタ１またはクラスタ２内のいずれかのメモリセル上の読み出しパス電圧の放電を開始する前に放電を開始する。また、ＳＧＳとＳＧＤは、それらを導電状態に保つためにゲートに十分な電圧が印加されている。したがって、クラスタ０内のメモリセルに隣接するチャネル１５８内の残留電子は、チャネルからパージされ得る。上昇電圧が低下するのを待つ必要なく、クラスタ０内のメモリセルのいずれかを再検知することができる。
【０１４０】
図１３は、残留電子がチャネルからパージされるメモリセルを検知するプロセス１３００の一実施形態のフローチャートである。プロセス１３００は、ＮＡＮＤストリング上の１つ以上のメモリセルを検知するために使用されてもよい。ＮＡＮＤストリングは、３Ｄアーキテクチャまたは２Ｄアーキテクチャにあってもよい。一実施形態では、メモリセルは電荷トラップ層を有する。一実施形態では、検知動作はプログラム検証である。一実施形態では、検知動作は読み取りである。プロセス１３００は、第１の選択メモリセルおよび第２の選択メモリセルを検知することを記述する。第２の選択メモリセルおよび第１の選択メモリセルは、同じメモリセルであってもよく、または同じストリング（例えば、ＮＡＮＤストリング）上の２つの異なるメモリセルであってもよい。ＮＡＮＤストリングは、ワード線および選択線を共有する多くのＮＡＮＤストリングのうちの１つであってもよい。このプロセスは、多くのＮＡＮＤストリングに対して並列に実行することができる。一実施形態では、プロセス１３００は、制御回路（例えば、制御回路は、制御回路１１０、状態機械１１２、デコーダ１１４／１３２、電力制御モジュール１１６、センスブロックＳＢ１、ＳＢ２、．．．、ＳＢｐ、リード／ライト回路１２８、コントローラ１２２等のいずれか１つ、またはその組合せを含むことができる）によって実行される。
【０１４１】
ＮＡＮＤストリングは、ＮＡＮＤストリングの一端にソース選択ゲートを有し、他端にドレイン選択ゲートを有することができる。制御ゲートは、制御ゲートの第１のクラスタ、第１のクラスタと第１の選択ゲートとの間の制御ゲートの１つ以上のクラスタ、および第１のクラスタと第２の選択ゲートとの間の制御ゲートの１つ以上のクラスタを含むことができる。例えば、制御ゲートの第１のクラスタは、図１２のクラスタ０内のものとすることができる。第１のクラスタと第１の選択ゲートとの間の制御ゲートの１つ以上のクラスタは、クラスタ１内のものとすることができる。第１のクラスタと第２の選択ゲートとの間の制御ゲートの１つ以上のクラスタは、クラスタ２内のものとすることができる。
【０１４２】
別の例として、制御ゲートの第１のクラスタは、１０Ａ〜１０Ｇのグループ０内のクラスタであってもよい。第１のクラスタと第１の選択ゲートとの間の制御ゲートの１つ以上のクラスタは、グループ１、２、および３内のものであり、グループ０のドレイン側にある。第１のクラスタと第２の選択ゲートとの間の制御ゲートの１つ以上のクラスタは、グループ１、２、および３内のものであり、グループ０のソース側にある。
【０１４３】
ステップ１３０２において、選択されたＮＡＮＤストリング上の第１の選択不揮発性記憶素子が検知される。第１の選択不揮発性記憶素子は、いずれかのクラスタに存在することができる。一実施形態では、検知は読み取り動作である。一実施形態では、検知はプログラム検証動作である。ステップ１３０２は、選択されたＮＡＮＤストリングの非選択不揮発性記憶素子の制御ゲートに読み出しパス電圧を印加し、第１の選択不揮発性記憶素子に基準電圧を印加することを含むことができる。基準電圧は、読み出し基準電圧、プログラム検証電圧などであってもよい。読み出しパス電圧は、非選択メモリセルを導電状態にして、選択メモリセルの検知を妨害しないようにするのに十分高い。非選択メモリセルに印加される読み出しパス電圧は、それぞれ同じ大きさであり得る。しかし、異なるメモリセルに印加される読み出しパス電圧の大きさは異なる可能性がある。ステップ１３０２はまた、選択されたＮＡＮＤストリングのＳＧＤおよびＳＧＳ選択ゲートにターンオン電圧を印加することを含むことができる。これにより、選択されたＮＡＮＤストリングにおいて電流が検知回路に流れることが可能になる。
【０１４４】
ステップ１３０４において、第１の選択不揮発性記憶素子が検知された後、第１の選択不揮発性記憶素子の制御ゲートに読み出しパス電圧が印加される。ステップ１３０４は、基準電圧を読み出しパス電圧に上昇させることを含むことができる。
【０１４５】
ステップ１３０６において、読み出しパス電圧は、他のいずれかのクラスタの制御ゲートからの読み出しパス電圧の放電を開始する前に、かつ第１の選択ゲートおよび第２の選択ゲートが導電状態にある間に、第１のクラスタの制御ゲートから放電を開始する。例えば、図１１を参照すると、時間ｔ０において、読み出しパス電圧がグループ０から放電され始める。また、グループ１〜３の読み出しパス電圧はまだ放電し始めていない。また、図１１では、ＳＧＤおよびＳＧＳにはまだそれらを導電状態にする電圧が印加されている。第１のクラスタは、第１の選択メモリセルを含んでも含まなくてもよい。
【０１４６】
一実施形態では、ステップ１３０６は、制御ゲートの第１のクラスタとＮＡＮＤストリングの第１の選択ゲートとの間のすべての不揮発性記憶素子をオン状態に維持し、制御ゲートの第１のクラスタとＮＡＮＤストリングの第２の選択ゲートとの間のすべての不揮発性記憶素子を、第１のクラスタ内の制御ゲート電圧が定常電圧に放電するまでオン状態に維持することを含む。例えば、図１２を参照すると、クラスタ１内の全ての不揮発性記憶素子およびクラスタ２内の全ての不揮発性記憶素子は、クラスタ０内の全ての不揮発性記憶素子上の制御ゲート電圧が定常電圧（例えばＶｓｓ）に放電されるまで、導電状態に保たれる（またはオン状態にされる）。１０Ａ〜１０Ｇの例を用いると、グループ０のドレイン側のグループ１〜３内の全ての不揮発性記憶素子と、グループ０のソース側のグループ１〜３内の全ての不揮発性記憶素子とは、グループ０内の全ての不揮発性記憶素子上の制御ゲート電圧が定常電圧（例えばＶｓｓ）に放電されるまで、導電状態に保たれる（またはオン状態にされる）。
【０１４７】
一実施形態では、ステップ１３０６は、第１のクラスタに最も近いクラスタから第１の選択ゲートに最も近いクラスタの順で、第１のクラスタと第１の選択ゲートとの間の制御ゲートの１つ以上のクラスタの制御ゲートから、読み出しパス電圧を放電し始めることを含む。例えば、１０Ａ〜１０Ｇ（および図１１）の例を参照すると、グループ０のドレイン側のグループに関して読み出しパス電圧が放電され始める順序は、グループ１、グループ２、グループ３の順である。同様に、グループ０のソース側のグループに関して読み出しパス電圧が放電され始める順序は、グループ１、グループ２、グループ３の順である。
【０１４８】
一実施形態では、ステップ１３０６は、第１のクラスタ内の制御ゲート上の電圧が定常電圧に達する前に、制御ゲートの第１のクラスタに隣接する制御ゲートのクラスタから読み出しパス電圧を放電し始めることを含む。図１１を参照すると、隣接グループ１（隣接クラスタは、グループ０のソース側またはドレイン側のグループ１とすることができる）の電圧を放電し始める前に、例えばグループ０の電圧が定常電圧（例えば、Ｖｓｓ）に至るのを待つ必要はない。これは全体的な検知動作の高速化に役立つ。したがって、時刻ｔ１において、Ｖｒｅａｄは、グループ０の制御ゲート上の電圧がＶｓｓに達する前に、グループ１から放電を開始することができる。
【０１４９】
一実施形態では、ステップ１３０６は、第１のクラスタ内の全ての不揮発性記憶素子が導電状態から非導電状態に移行する前に、第１のクラスタに隣接するクラスタから読み出しパス電圧を放電し始めることを含む。これは、１０Ａ〜１０Ｇを例として使用すると、グループ１の放電を開始する前に、グループ０のすべての不揮発性記憶素子がオフになるまで待つ必要がないという点で、全体的な検知動作を高速化するのにも役立つ。１０Ｂは、グループ１の電圧が放電を開始したときの状態の一例を示している。このとき、グループ０の制御ゲートの電圧は、約ＶｒＧとなる。このとき、グループ０内の一部のメモリセルはオフであってもよい（例えば、Ｇ状態セルはオフであってもよい）。しかしながら、他の状態（図示のＤ状態セルなど）のメモリセルがあると仮定すると、そのメモリセルは依然としてオンである可能性がある。したがって、一例として、グループ０のＤ状態のメモリセルが非導電状態でグループ１を放電し始めるのを待つ必要はない。
【０１５０】
ステップ１３０８において、選択されたＮＡＮＤストリング上の第２の選択不揮発性記憶素子が、すべてのクラスタ内のメモリセルの制御ゲート上の読み出しパス電圧が定常電圧に達した後に検知される。第２の選択不揮発性記憶素子は、クラスタのいずれかに存在することができる。一実施形態では、第２の選択不揮発性記憶素子は、クラスタ０にある。したがって、第２の選択不揮発性記憶素子は、放電されるべき第１のクラスタ内にあってもよい。一実施形態では、ステップ１３０８は読み出し動作である。しかしながら、ステップ１３０８は読み出し動作に限定されない。ステップ１３０６とステップ１３０８との間で、第１のクラスタ以外にあるメモリセル上の読み出しパス電圧が放電され始める。例えば、図１１の時刻ｔ１において、グループ１の読み出しパス電圧が放電を開始する。ステップ１３０８で第２の選択メモリセルを検知する前に、全てのグループのメモリセルの制御ゲート上の読み出しパス電圧が定常電圧に達している。例えば、読み出しパス電圧は、ＮＡＮＤストリング上の全てのメモリセルについてＶｓｓに達することができる。
【０１５１】
本明細書で提供されるいくつかの例は、対称的なグループ分けを有するが、これは必須ではない。図１２の例に関して、クラスタ１とクラスタ２のサイズが同じサイズである必要はない。換言すれば、クラスタ０がストリング１２０２の中央にある必要はない。１０Ａ〜１０Ｇの例に関して、グループ０がストリングの中央にある必要はない。換言すれば、グループ１〜３のメモリセルの総数が、グループ０の両側で同じである必要はない。同様に、グループ０の両側に同じ数のグループを有する必要はない。
【０１５２】
上述したように、クラスタ（またはグループ）内に１つ以上のワード線が存在する可能性がある。クラスタ（またはグループ）内のワード線を少なくすると、精度が向上する可能性がある。ただし、クラスタ（またはグループ）内のワード線が少ないほど、クラスタ（またはグループ）が多くなることを意味する。したがって、検知動作は、本明細書で論じられるシーケンシャルな方法でワード線を放電するのにより長い時間を要する可能性がある。一方、クラスタ（またはグループ）内にワード線を増やすと、効率が向上する可能性がある。例えば、クラスタ（またはグループ）内のワード線を増やすことで、クラスタ（またはグループ）の数を減らすことができ、これによりシーケンシャル放電を高速化できる。
【０１５３】
一実施形態では、クラスタ（またはグループ）内にあるワード線の数（またはメモリセルの数）は、現在の温度に依存する。一実施形態では、温度が低いほど、クラスタ（またはグループ）内に配置されるワード線は少なくなる。この温度依存クラスターサイズ（またはグループサイズ）の理論的根拠は以下の通りである。図１４は、メモリセルのストリング１４０２の一部を示す。各メモリセルは、制御ゲート１５０および電荷蓄積領域１５４を有する。電荷蓄積領域１５４は、一実施形態では、電荷捕獲領域である。一実施形態では、メモリセルに隣接するチャネル１５８は、ポリシリコンから形成される。電荷蓄積領域１５４上の文字は、図８Ａを参照すると、メモリセルの状態を指す。４つのメモリセルはすべて同じクラスタ内にある。これにより、図１４の全メモリセルにおいて、読み出しパス電圧が同時に放電を開始する。Ｇ状態のメモリセルは、Ｂ状態およびＤ状態のメモリセルよりも前にオフ状態になる。したがって、少なくとも一時的に、Ｂ状態およびＤ状態のメモリセルに隣接するチャネル１５８にいくらかの残留電荷が存在する可能性がある。
【０１５４】
しかしながら、図示されたクラスタ内の全てのメモリセルの制御ゲート電圧が定常電圧に達した後でさえ、隣接するクラスタ内のメモリセルは依然としてオン状態である可能性がある。このとき、残留電子を有するポケット１４０４のチャネル電位は、例えば、−５Ｖとすることができる。他の場所のチャネル電位は、例えば０Ｖとすることができる。重要なことに、ポケット１４０４とチャネル１５８の隣接する部分との間の電位差は、電子正孔生成をもたらし得る。これにより、ポケット１４０４内の電子と再結合する正孔が生じる可能性がある。したがって、残留電荷の少なくとも一部がチャネル１５８から除去されてもよい。電子正孔の速度は、温度の関数であってもよい。温度が上昇するにつれて（少なくともポリシリコンの場合）、より多くの電子正孔対が生成される。
【０１５５】
図１５は、現在の温度に基づいてグループまたはクラスタサイズを選択するプロセス１５００の一実施形態を示す図である。プロセス１５００は、プロセス１３００の前に、またはプロセス１３００中に実行することができる。ステップ１５０２は、現在の温度にアクセスすることを含む。ステップ１５０４は、現在の温度に基づいてグループまたはクラスタサイズを選択することを含む。ステップ１５０４は、様々な方法で実現することができる。１つの方法は、それぞれがグループにワード線を割り当てる複数のテーブルを格納することである。テーブルの１つは、現在の温度に基づいて選択することができる。別の方法は、プロセッサ１２２ｃが、温度に基づいてクラスタ当たりの適切な数のワード線を決定するアルゴリズムを実行することである。アルゴリズムは、代替的に、いくつのクラスタ（またはグループ）を使用すべきかを決定することができる。プロセス１５００は、一実施形態では、制御回路によって実行される。
【０１５６】
一実施形態では、最初に減少するワード線の決定は、どのワード線が検知動作のために次に選択されるかに基づいている。検知される次のワード線が最初に減少する場合、そのワード線の隣接チャネル領域から残留電荷キャリーをパージすることができるという根拠がある。チャネルの他の部分に残留電子があっても、次の検知動作の精度には影響しない可能性がある。
【０１５７】
図１６は、検知すべき次のワード線を最初に減少させるプロセス１６００の一実施形態のフローチャートである。プロセス１６００は、図１３のプロセス１３００の変形例である。プロセス１６００は、一実施形態では、制御回路によって実行される。ステップ１３０２〜１３０４は、プロセス１６００の一部として実行される。ステップ１６０２において、検知すべき次のワード線にアクセスする。例えば、コントローラ１２２は、次にどのワード線を検知すべきかを示す情報を有することができる。ステップ１６０２は、ステップ１３０２〜１３０４の前に実行されてもよい。
【０１５８】
ステップ１６０４は、１つ以上のワード線の第１のクラスタ（またはグループ）内で検知される次のワード線の放電を開始することを含む。図１２を参照すると、検知すべき次のワード線がクラスタ０に入れられる。しかしながら、クラスタ０はストリング１２０２の中央にある必要はない。クラスタ０は、検知すべき次のワード線を含み、任意で、１つ以上の隣接するワード線を含むことができる。ステップ１６０４は、ステップ１３０６の一実施形態である。
【０１５９】
ステップ１６０６は、最初に減少されたワード線に関連するメモリセルを検知することを含む。ステップ１６０６は、ステップ１３０８の一実施形態である。
【０１６０】
一実施形態では、弱消去動作を使用して、ストリング上のメモリセルのうち少なくとも１つの浅い界面トラップからトラップされた電子が除去される（例えば、デトラップされる）。図１７は、弱消去が使用される不揮発性記憶装置を検知するプロセス１７００の一実施形態のフローチャートである。プロセス１７００は、同じストリング（例えば、ＮＡＮＤストリング）上の第１の選択メモリセルおよび第２の選択メモリセルを検知することを含む。第１および第２の選択メモリセルは、同じストリング上の同じメモリセルまたは異なるメモリセルであってもよい。一実施形態では、ストリング上の各メモリセルは制御ゲートを有する。一実施形態では、ストリング上の各メモリセルは、異なるワード線に関連付けられる。ワード線（またはメモリセルに隣接するワード線の少なくとも一部）は、制御ゲートとして機能することができる。ワード線は、（異なるストリング上の）多くの異なるメモリセルの制御ゲートとして機能する。プロセス１７００は、１つのストリングに対する操作を説明する。通常、多くのストリングを並列に検知できる。プロセス１７００は、一実施形態では、制御回路によって実行される。
【０１６１】
ステップ１７０２は、ストリング上の第１のメモリセルを検知するステップを含む。一実施形態では、検知動作は読み出し動作である。一実施形態では、検知動作はプログラム検証動作である。検知動作は、ストリング上の非選択メモリセルの制御ゲートに読み出しパス電圧を印加することを含むことができる。換言すれば、検知動作は、ストリングに関連する非選択ワード線に読み出しパス電圧を印加することを含むことができる。一実施形態では、非選択ワード線に読み出しパス電圧を印加している間、選択ワード線に基準電圧が印加される。基準電圧は、読み出し基準電圧、プログラム検証電圧などであってもよい。第１のメモリセルは、基準電圧がその制御ゲートに印加されている間に検知される。その後、基準電圧を読み出しパス電圧まで上昇させることができる。そして、選択ワード線および非選択ワード線の読み出しパス電圧を放電させることができる。読み出しパス電圧を放電すべき特別な順序はない。例えば、１つの選択肢は、全てのワード線上の読み出しパス電圧を同時に放電することである。これにより、ワード線電圧は、読み出しパス電圧から定常電圧（例えば、Ｖｓｓ）まで非常に迅速に移行することができる。
【０１６２】
ステップ１７０２では、第２のメモリセルの閾値電圧が第１の閾値電圧から第２の閾値電圧に変化することがある。この変化は、ワード線の電圧が定常電圧まで低下した後に起こり得るワード線電圧の上昇の影響に起因する可能性がある。ストリングチャネル内の残留電子が、メモリセルの浅い界面トラップに捕捉される可能性がある。これは、メモリセルの閾値電圧に影響を及ぼす（例えば、増加させる）可能性がある。この効果の一例を図１Ａおよび図１Ｂに関連して説明した。図８Ｂは、メモリセルのグループの閾値電圧分布に起こり得る１つの可能な変化を示す。第２のメモリセルは、このようなグループ内の任意のメモリセルとすることができる。第２のメモリセルの閾値電圧へのシフト量は、それがプログラムされた状態に依存する。
【０１６３】
ステップ１７０４は、ストリング上の第２の選択メモリセルの弱消去を実行することを含む。弱消去は、第２のメモリセルの浅い界面トラップに捕捉された電子をデトラップすることができる。したがって、弱消去は、第２のメモリセルの閾値電圧を第１の閾値電圧に戻すか、または少なくともそのレベルに非常に近い値に戻すことができる。言い換えれば、弱消去は、第２のメモリセルの閾値電圧を、第１のメモリセルの検知（および浅いトラップ界面における電子の関連する捕捉）後の読み出しパス電圧を放電する前の位置に戻すことができる。弱消去は、捕捉されたすべての電子をデトラップしない可能性があることが理解される。また、弱消去は、第１のメモリセルを検知した結果、浅い界面トラップに捕捉された電子以外の電子を電荷捕捉領域１５４から除去する可能性がある。したがって、弱消去は、必ずしも、第１のメモリセルを検知する前の値に正確に閾値電圧を戻すとは限らない。一実施形態では、第２の選択メモリセルの弱消去は、第２の選択メモリセルのプログラミングの結果として電荷捕捉層１５４内にある電子を除去することなく、ワード線の上昇から生じる浅いトラップ界面から電子を除去するように構成される。
【０１６４】
ステップ１７０６は、弱消去を実行した後に、ストリング上の第２の選択メモリセルを検知することを含む。一実施形態では、ステップ１７０６は、第２の選択メモリセルの読み出しを含む。しかしながら、ステップ１７０６は読み出し動作に限定されない。一実施形態では、第２の選択メモリセルが依然として第１の閾値電圧にある間に、ステップ１７０６が実行される。ここで、第１の閾値電圧とは、弱消去の結果として到達した閾値電圧のことである。
【０１６５】
一実施形態では、ステップ１７０４における弱消去は、ステップ１７０６において第２の選択メモリセルを検知する動作とは別の「スタンドアロン」動作である。一実施形態では、ステップ１７０４における弱消去は、ステップ１７０６において第２の選択メモリセルを検知する動作の一部である。例えば、弱消去動作を読み出し動作に統合することができる。
【０１６６】
図１８Ａは、弱消去動作が、第２の選択メモリセルを検知する動作とは別のスタンドアロン動作であるプロセス１８００の一実施形態のフローチャートである。プロセス１８００は、プロセス１７００のステップ１７０４の一実施形態である。プロセス１８００は、一実施形態では、制御回路によって実行される。
【０１６７】
ステップ１８０２において、弱消去電圧がストリングのチャネル（例えば、ＮＡＮＤストリング）に印加される。一実施形態では、チャネル弱消去電圧は約６ボルトである。しかしながら、チャネル弱消去電圧は、大きさがより高くても低くてもよい。一実施形態では、チャネル弱消去電圧は、約２０〜３０マイクロ秒の持続時間を有する。しかし、チャネル弱消去電圧は、２０マイクロ秒未満または３０マイクロ秒より長く印加することができる。
【０１６８】
一実施形態では、弱消去電圧が３Ｄ  ＮＡＮＤ構造の下の基板１０１に印加される。一実施形態では、弱消去電圧が２Ｄ  ＮＡＮＤストリングの下の基板に印加される。
【０１６９】
一実施形態では、弱消去電圧が、ビット線および／またはソース線を介してチャネルに供給される。３Ｄ積層型不揮発性メモリデバイスにおける弱消去の１つのアプローチは、ＮＡＮＤストリングチャネルをチャージアップするためにゲート誘導ドレインリーク（ＧＩＤＬ）電流を発生させ、弱消去電圧にチャネル電位を上昇させることである。１つのアプローチでは、メモリデバイスは、一端にドレイン側選択ゲート（ＳＧＤ）トランジスタを有し、他端にソース側選択ゲート（ＳＧＳ）トランジスタを有するＮＡＮＤストリングを含む。弱消去は、「片面弱消去」または「両面弱消去」であってもよい。片面弱消去のビット線、または両面弱消去のビット線およびソース線に電圧が印加されると、選択ゲートトランジスタは十分な量のゲート誘導ドレインリーク（ＧＩＤＬ）電流を生成してＮＡＮＤストリングのフローティングボディ（チャネル）をチャージアップする。ＧＩＤＬは、セレクトゲートトランジスタのドレイン・ゲート間電圧（Ｖｄｇ）に比例して増加する。
【０１７０】
ステップ１８０４は、第２の選択メモリセルの制御ゲートに弱消去電圧を印加することを含む（「制御ゲート弱消去電圧」）。一実施形態では、制御ゲート弱消去電圧は、チャネル弱消去電圧よりも低い。一例として、制御ゲート弱消去電圧は、０Ｖである可能性がある。図１８Ｂを参照すると、チャネル弱消去電圧（Ｖ＿Ｗｅａｋ＿Ｅｒａｓｅ）および制御ゲート弱消去電圧（Ｖ＿ＣＧ＿Ｗｅａｋ＿Ｅｒａｓｅ）は、チャネル１５８からメモリセル１０６の制御ゲート１５０に向かっている電界（Ｅ電界）となる。電界は、図１８Ｂに矢印で示すように、電荷捕捉層１５４の浅いトラップ界面の残留電子をデトラップしてチャネル１５８に移動させるのに十分な強度のものである。したがって、残留電子が電荷捕捉層１５４の浅いトラップ界面に捕捉される前に、第２の選択メモリセルの閾値電圧をその閾値電圧に回復させることができる。
【０１７１】
任意のステップ１８０６は、ストリング上の非選択メモリセルの制御ゲートに制御ゲート弱消去電圧を印加することである。これは、非選択メモリセルの浅いトラップ界面から電子をデトラップする（ワード線電圧上昇の問題によっても影響を受ける）のと同様の効果を有する可能性がある。しかし、ストリング上のメモリセルの全てが、その制御ゲートに制御ゲート弱消去電圧を印加する必要はない。別の選択肢は、第２の選択メモリセル以外のメモリセルの制御ゲートをフロートさせることである。（ここでは「非選択メモリセル」と呼ぶ）。別の選択肢は、第２の選択メモリセルに印加される電圧とは異なる大きさの電圧を非選択メモリセルの制御ゲートに印加することである。例えば、非選択メモリセルの制御ゲートに印加される電圧は、第２の選択メモリセルのＥ電界よりも弱いＥ電界を生成することができ、この場合、消去は非選択メモリセルにとってさらに弱い。
【０１７２】
チャネル弱消去電圧および制御ゲート弱消去電圧の適切な大きさを決定する１つの方法は、図８Ｂのような閾値電圧分布の集合の解析に基づく。図８Ｂは、浅いトラップ界面に捕捉された残留電子の衝突前の閾値電圧分布８００〜８０７と、残留電子が浅いトラップ界面に捕捉された後の閾値電圧分布８１０〜８１７を示すことを想起されたい。一実施形態では、チャネル弱消去電圧および制御ゲート弱消去電圧は、閾値電圧分布が閾値電圧分布８００〜８０７に戻されるか、またはそれに非常に近くなるように選択される。各メモリセルが電界と多少異なる反応をするといった要因のため、弱消去は必ずしも、本来の閾値電圧分布８００〜８０７に正確に閾値電圧分布を戻すとは限らない。
【０１７３】
図１９は、弱消去動作が、ストリング上の第２の選択メモリセルを検知する動作に統合されるプロセス１９００の一実施形態のフローチャートである。一実施形態では、プロセス１９００は読み出し動作の一部である。しかしながら、プロセス１９００は読み出し動作に限定されない。プロセス１９００は、一実施形態では、制御回路によって実行される。図２０Ａは、プロセス１９００の一実施形態の間にストリングに印加される信号のタイミング図である。図２０Ａを簡単に参照すると、ドレイン側選択線（ＳＧＤ）、ソース側選択線（ＳＧＳ）、非選択ワード線（ＷＬ）、および選択ワード線に印加される信号が示されている。時間ｔ０の前に、これらの４つの信号はすべて定常電圧（例えばＶｓｓ）にある。ステップ１９０２を実行する前に、ストリング上の第１の選択メモリセルが検知される。例えば、プロセス１７００からのステップ１７０２が実行されてもよい。ストリング上の第１の選択メモリセルを検知することは、ステップ１７０２に関して説明したように、第２のメモリセルの閾値電圧に影響を与える可能性がある。例えば、第２のメモリセルの閾値電圧は、第１の閾値電圧から第２の閾値電圧に変化してもよい。
【０１７４】
ステップ１９０２は、ＮＡＮＤストリングの選択不揮発性記憶素子の選択された制御ゲートに弱消去電圧を印加し、ビット線およびソース線からのＮＡＮＤストリングのチャネルを切断しながら、ＮＡＮＤストリング上の非選択メモリセルの制御ゲートに昇圧電圧を印加することを含む。一実施形態では、弱消去電圧は、昇圧電圧よりも低い。弱消去電圧の大きさは、電子が選択メモリセルの浅い界面トラップからデトラップされるように選択される。
【０１７５】
図２０Ａを参照すると、時間ｔ０において、電圧Ｖ＿ＲＥＡＤが非選択ワード線（ＷＬ）に印加される。これは、ＮＡＮＤストリング上の非選択メモリセルの制御ゲートに昇圧電圧を印加する一例である。また、時間ｔ０とｔ２との間に、ＳＧＳとＳＧＤの両方が定常電圧（例えば、Ｖｓｓ）にあり、ソース側選択ゲートとドレイン側選択ゲートをオフ状態に保つ。ソース側選択ゲートがオフ状態の場合、ＮＡＮＤストリングはソース線から切断される。ソース・ドレイン選択ゲートがオフ状態で、ＮＡＮＤストリングはビット線から切断される。したがって、これは、ＮＡＮＤストリングのチャネルをビット線およびソース線から切断する一例である。時間ｔ０とｔ１との間に、選択ＷＬはＶｓｓにある。これは、ＮＡＮＤストリングの選択不揮発性記憶素子の選択された制御ゲートに弱消去電圧を印加する一例である。
【０１７６】
図２０Ａは、時間ｔ０とｔ２との間に、ＮＡＮＤストリングのチャネルの電位が昇圧されることを示している。チャネル電位の昇圧は、ＮＡＮＤチャネルがビット線およびソース線から切り離された状態で、非選択ワード線に印加される昇圧電圧を有することに起因する。ＮＡＮＤチャネルがビット線およびソース線から切り離されたとき、それは浮動する可能性がある。したがって、ＮＡＮＤチャネルは、昇圧電圧に向かって結合することができる。
【０１７７】
図２０Ａは、時間ｔ０とｔ１との間に弱消去が実行されることを示している。弱消去の長さは、約２０〜３０マイクロ秒であってもよい。しかし、弱消去は、持続時間がより長くても短くてもよい。弱消去は、図１８Ｂのメモリセルについて論じたのと同様の効果を有することができる。したがって、浅い界面トラップに捕捉された電子は、デトラップされることがある。そのような電子は、弱消去の電界の結果として、チャネル１５８に移動することがある。弱消去は、第２のメモリセルの閾値電圧を第２の閾値電圧から第１の閾値電圧に戻すか、または少なくとも第１の閾値電圧に近づけることができる。
【０１７８】
ステップ１９０４は、選択された制御ゲートに検知電圧を印加することを含む。弱消去の後に、選択ワード線上の電圧を読み出し基準レベルまで上げることができる。図２０Ａは、時間ｔ１においてＶ＿ＣＧＲＶまで上昇する選択ワード線上の電圧を示す。Ｖ＿ＣＧＲＶは、選択メモリセルを検知するのに適した大きさである。例えば、Ｖ＿ＣＧＲＶは、図８Ａの読み出し基準レベルの１つであり得る。
【０１７９】
ステップ１９０６は、ＮＡＮＤストリングチャネルをビット線およびソース線に接続するステップを含む。図２０Ａは、時間ｔ２において、ドレイン選択線（ＳＧＤ）上の電圧が、選択されたＮＡＮＤストリングのドレイン側選択ゲートをオンにするのに十分な大きさであるＶ＿ＳＧＤ＿ＲＤまで上昇することを示す。これにより、ＮＡＮＤストリングチャネルがビット線に接続される。また、時刻ｔ２において、ソース選択線（ＳＧＳ）上の電圧は、選択されたＮＡＮＤストリングのソース側選択ゲートをオンにするのに十分な大きさのＶ＿ＳＧＳ＿ＲＤに上昇する。これは、ＮＡＮＤストリングチャネルをソース線に接続する。ＮＡＮＤチャネルは、一実施形態では、ビット線およびソース線に印加される電圧のためにもはやフローティングではない。したがって、チャネル電圧は、ブーストされた電位からより低い電位に戻ることができる。一実施形態では、チャネル電圧は約０Ｖに降下する。
【０１８０】
ステップ１９０８は、選択された制御ゲートに印加される検知電圧（または読み出し基準電圧）でビット線を検知することを含む。例えば、検知ブロックは、ビット線の電圧または電流を検知することができる。この検知結果は記憶されてもよい。選択ワード線に他の読み出し基準電圧を印加することもできる。例えば、時間ｔ２の後に、選択ワード線上の電圧を、異なる読み出し基準電圧にさらに上昇させることができる。ビット線を再び検知した後、検知結果を保存することができる。一実施形態では、メモリセルは、読み出し基準レベルＶｖＡ、ＶｖＢ、ＶｖＣ、ＶｖＤ、ＶｖＥ、ＶｖＦおよびＶｖＦで検知される。次に、メモリセルがどの状態（Ｅｒ〜Ｇ）にあるかが判定される。この例は、１つの例示を目的としたものであり、他の読み取り基準レベルを使用することができる。
【０１８１】
図２０Ａの例では、昇圧電圧は読み出しパス電圧に等しい。これは必須ではない。また、全ての非選択ワード線に昇圧電圧を印加する必要はない。非選択ワード線の全てが昇圧電圧を受けない場合であっても、チャネルは、少なくとも選択ワード線の近くでは十分にブーストされることができる。また、昇圧電圧の大きさは、非選択ワード線毎に同じである必要はない。
【０１８２】
図２０Ｂは、昇圧電圧が読み出しパス電圧と等しくない実施形態のタイミング図を示す。このタイミング図は、図１９のプロセス１９００の一実施形態に関連して使用することができる。時間ｔ０において、非選択ワード線は、時間ｔ１まで維持される昇圧電圧（Ｖ＿ＢＯＯＳＴ）まで上昇する。時刻ｔ１において、非選択ワード線の電圧がＶ＿ＲＥＡＤに上昇する。この例では、Ｖ＿ＢＯＯＳＴの大きさはＶ＿ＲＥＡＤよりも小さい。また、Ｖ＿ＢＯＯＳＴの大きさがＶ＿ＲＥＡＤよりも大きいことも可能である。
【０１８３】
一部の実施形態では、弱消去の大きさまたは持続時間は、現在の温度に依存する。より高い温度では、弱消去の強さはより低く、浅い界面トラップに捕捉された電子を十分に除去することができる。一実施形態では、弱消去電圧の大きさは、温度が高いほど低くなる（また、温度が低いほど弱消去電圧の大きさは高くなる）。ここで、弱消去電圧の大きさは、チャネルと制御ゲートとの間の電圧差の大きさを指す。この概念を表現する別の方法は、弱消去電圧を印加することから生じる電界の大きさが温度に依存することである。一実施形態では、弱消去の持続時間は、温度が高いほど短くなる（また、温度が低いほど長くなる）。図２１Ａ〜図２１Ｄは、説明するためのいくつかの例を提供する。図２１Ａ〜図２１Ｄのプロセスは、制御回路によって実行することができる。
【０１８４】
図２１Ａおよび図２１Ｂは、弱消去がスタンドアロン動作の場合のものである。図２１Ａのプロセス２１００のステップ２１０２において、現在の温度にアクセスする。図２１Ａのステップ２１０４において、温度に基づいてチャネル弱消去電圧（例えば、Ｖ＿Ｗｅａｋ＿Ｅｒａｓｅ）の大きさが選択される。制御ゲート電圧（例えば、Ｖ＿ＣＧ＿Ｗｅａｋ＿Ｅｒａｓｅ）の大きさは、温度に対して一定であってもよい。あるいは、Ｖ＿Ｗｅａｋ＿ＥｒａｓｅおよびＶ＿ＣＧ＿Ｗｅａｋ＿Ｅｒａｓｅの両方の大きさは、温度に依存する可能性がある。さらに別の可能性は、Ｖ＿ＣＧ＿Ｗｅａｋ＿Ｅｒａｓｅの大きさが温度に依存し、Ｖ＿Ｗｅａｋ＿Ｅｒａｓｅの大きさが温度に対して一定であることである。弱消去電圧の大きさは、Ｖ＿Ｗｅａｋ＿Ｅｒａｓｅ−Ｖ＿ＣＧ＿Ｗｅａｋ＿Ｅｒａｓｅとして表すことができる。
【０１８５】
図２１Ｂのプロセス２１１０のステップ２１０２において、現在の温度にアクセスする。図２１Ｂのステップ２１１４において、チャネル弱消去電圧（例えば、Ｖ＿Ｗｅａｋ＿Ｅｒａｓｅ）の持続時間が温度に基づいて選択される。制御ゲート電圧（例えば、Ｖ＿ＣＧ＿Ｗｅａｋ＿Ｅｒａｓｅ）の持続時間は、温度に依存する必要はない。例えば、Ｖ＿ＣＧ＿Ｗｅａｋ＿Ｅｒａｓｅは０Ｖで、温度に依存しない持続時間がある。しかし、１つの選択肢は、温度に依存するＶ＿ＣＧ＿Ｗｅａｋ＿Ｅｒａｓｅの持続時間と、温度に依存しないＶ＿Ｗｅａｋ＿Ｅｒａｓｅの持続時間とを有することである。あるいは、Ｖ＿Ｗｅａｋ＿ＥｒａｓｅおよびＶ＿ＣＧ＿Ｗｅａｋ＿Ｅｒａｓｅの両方の持続時間が温度に依存する可能性がある。
【０１８６】
図２１Ｃおよび図２ＩＤは、弱消去がセンス動作に統合された場合のものである。図２１Ｃのプロセス２１２０のステップ２１０２において、現在の温度にアクセスする。図２１Ｃのステップ２１２４において、温度に基づいて昇圧電圧（例えば、図２０ＢのＶ＿ＢＯＯＳＴ）の大きさが選択される。選択された制御ゲート電圧（例えば、選択ＷＬ上の電圧）の大きさは、温度に対して一定であり得る。例えば、選択ワード線上の電圧は、温度に依存しない時間ｔ０からｔ１まで０Ｖであってもよい。あるいは、図２０ＢのＶ＿ＢＯＯＳＴと時間ｔ０からｔ１までの選択ワード線の電圧の両方の大きさは、温度に依存することができる。さらに別の可能性は、選択ワード線時間ｔ０〜ｔ１における電圧の大きさが温度に依存し、Ｖ＿ＢＯＯＳＴの大きさが温度に対して一定であることである。
【０１８７】
図２１Ｄのプロセス２１３０のステップ２１０２において、現在の温度にアクセスする。図２１Ｄのステップ２１３４では、（チャネルがブーストされたとき）選択ワード線にＶｓｓが印加される期間が温度に基づいて選択される。なお、図２０Ａ（および２０Ｂ）の時刻ｔ０からｔ１まで選択ワード線にはＶｓｓが印加される。したがって、ｔ０とｔ１との間の時間の長さは、現在の温度に依存し得る。弱消去は、非選択ワード線に印加される昇圧電圧に依存し得ることに留意されたい。したがって、ＶｒｅａｄまたはＶ＿ＢＯＯＳＴのいずれかを、ｔ０とｔ１との間に非選択ワード線に印加することができる。このプロセスを明瞭にする１つの方法は、非選択ワード線に昇圧電圧が印加される期間と、選択ワード線に低電圧（例えば、Ｖｓｓ）が印加される期間の両方が温度に依存し得ることである。
【０１８８】
温度に依存する弱消去の多くの他の変形例が可能である。一実施形態では、弱消去の大きさおよび持続時間の両方が温度に依存する。
【０１８９】
一実施形態では、不揮発性記憶装置は、不揮発性記憶素子のＮＡＮＤストリングと、ＮＡＮＤストリングと通信する制御回路とを備える。ＮＡＮＤストリングは、第１の端部に第１の選択ゲートを有し、第２の端部に第２の選択ゲートを有する。不揮発性記憶素子の各々は、制御ゲートを有する。制御ゲートは、制御ゲートの第１のクラスタ、第１のクラスタと第１の選択ゲートとの間の制御ゲートの１つ以上のクラスタ、および第１のクラスタと第２の選択ゲートとの間の制御ゲートの１つ以上のクラスタを含む。制御回路は、ＮＡＮＤストリングの非選択不揮発性記憶素子の制御ゲートに読み出しパス電圧を印加するように構成された制御回路を含む、ＮＡＮＤストリング上の第１の不揮発性記憶素子を検知するように構成される。制御回路は、第１の不揮発性記憶素子が検知された後、第１の不揮発性記憶素子の制御ゲートに読み出しパス電圧を印加するように構成される。制御回路は、他のいずれかのクラスタの制御ゲートからの読み出しパス電圧の放電を開始する前に、かつ第１の選択ゲートおよび第２の選択ゲートが導電状態にある間に、第１のクラスタの制御ゲートから読み出しパス電圧の放電を開始するように構成される。制御回路は、ＮＡＮＤストリングの不揮発性記憶素子の制御ゲート上の読み出しパス電圧が定常電圧まで放電された後に、ＮＡＮＤストリング上の第２の不揮発性記憶素子を検知するように構成される。
【０１９０】
一実施形態では、不揮発性記憶装置を動作させる方法は、選択されたＮＡＮＤストリング上の第１の不揮発性記憶素子を検知することであって、選択されたＮＡＮＤストリングの非選択不揮発性記憶素子の制御ゲートに読み出しパス電圧を印加することを含む。ＮＡＮＤストリングは、第１の端部に第１の選択ゲートを有し、第２の端部に第２の選択ゲートを有する。制御ゲートは、制御ゲートの第１のクラスタ、第１のクラスタと第１の選択ゲートとの間の制御ゲートの１つ以上のクラスタ、および第１のクラスタと第２の選択ゲートとの間の制御ゲートの１つ以上のクラスタを含む。この方法は、第１の不揮発性記憶素子が検知された後に第１の不揮発性記憶素子の制御ゲートに読み出しパス電圧を印加することと、他のクラスタのいずれかの制御ゲートから読み出しパス電圧を放電し始める前に、かつ第１の選択ゲートと第２の選択ゲートが導電状態にある間に、第１のクラスタの制御ゲートから読み出しパス電圧を放電し始めることと、制御ゲート上の読み出しパス電圧を定常電圧まで放電した後に、選択されたＮＡＮＤストリング上の第２の不揮発性記憶素子を検知することとを含む。
【０１９１】
一実施形態では、３次元（３Ｄ）不揮発性記憶装置は、スタック内の複数の絶縁層と交互する複数の導電層と、交互する導電層および絶縁層のスタックを通って延びる不揮発性記憶素子の複数のＮＡＮＤストリングと、ワード線および複数のＮＡＮＤストリングと通信する制御回路とを含む。複数のＮＡＮＤストリングの各々は、第１の端部に第１の選択ゲートを有し、第２の端部に第２の選択ゲートを有する。各導電層の一部は、複数のＮＡＮＤストリングのクラスタのためのワード線として機能する。複数のＮＡＮＤストリングに関連するワード線は、連続ワード線の第１のクラスタ、第１のクラスタと第１の選択ゲートとの間の連続ワード線の１つ以上のクラスタ、および第１のクラスタと第２の選択ゲートとの間の連続ワード線の１つ以上のクラスタを含む。制御回路は、複数のＮＡＮＤストリングのうちの選択されたＮＡＮＤストリング上の第１の不揮発性記憶素子を検知し、制御回路は、選択されたＮＡＮＤストリングの非選択不揮発性記憶素子に関連する非選択ワード線に読み出しパス電圧を印加する。制御回路は、第１の不揮発性記憶素子が検知された後に、第１の不揮発性記憶素子に関連する選択ワード線に読み出しパス電圧を印加する。制御回路は、他のクラスタのいずれかのワード線から読み出しパス電圧を放電し始める前に、かつ第１の選択ゲートと第２の選択ゲートが導電状態にある間に、第１のクラスタのワード線から読み出しパス電圧を放電し始める。制御回路は、ワード線上の読み出しパス電圧が定常電圧まで放電された後に、選択されたＮＡＮＤストリング上の第２の不揮発性記憶素子を検知する。
【０１９２】
一実施形態では、３次元（３Ｄ）不揮発性記憶装置は、複数のワード線層と、ワード線層を通って延びる不揮発性記憶素子の複数のＮＡＮＤストリングとを含む。ワード線層は、不揮発性記憶素子の制御ゲートとして機能する。複数のＮＡＮＤストリングの各々は、それぞれのＮＡＮＤストリングの第１の端部に第１の選択ゲートを有し、それぞれのＮＡＮＤストリングの第２の端部に第２の選択ゲートを有する。制御ゲートは、制御ゲートの第１のクラスタ、第１のクラスタと第１の選択ゲートとの間の制御ゲートの１つ以上のクラスタ、および第１のクラスタと第２の選択ゲートとの間の制御ゲートの１つ以上のクラスタを含む。３Ｄ不揮発性記憶装置は、複数のＮＡＮＤストリングのうちの選択されたＮＡＮＤストリング上の第１の不揮発性記憶素子を検知するための検知手段をさらに備える。３Ｄ不揮発性記憶装置は、検知手段が不揮発性記憶素子を検知したときに、選択されたＮＡＮＤストリングの非選択不揮発性記憶素子の制御ゲートに読み出しパス電圧を印加する電圧印加手段をさらに備える。電圧印加手段は、第１の不揮発性記憶素子が検知された後に、第１の不揮発性記憶素子の制御ゲートに読み出しパス電圧を印加する。３Ｄ不揮発性記憶装置は、他のいずれかのクラスタの制御ゲートからの読み出しパス電圧の放電を開始する前に、かつ第１の選択ゲートおよび第２の選択ゲートが導電状態にある間に、第１のクラスタの制御ゲートから読み出しパス電圧の放電を開始するための電圧放電手段をさらに備える。検知手段はさらに、制御ゲート上の読み出しパス電圧が定常電圧まで放電された後に、選択されたＮＡＮＤストリング上の第２の不揮発性記憶素子を検知する。
【０１９３】
一実施形態では、複数のＮＡＮＤストリングのうちの選択されたＮＡＮＤストリング上の第１の不揮発性記憶素子を検知するための検知手段は、読み出し書き込み回路１２８、検知ブロック、状態機械１１２、電力制御部１１６、およびコントローラ１２２の１つ以上  を備える。複数のＮＡＮＤストリングのうちの選択されたＮＡＮＤストリング上の第１の不揮発性記憶素子を検知するための検知手段は、他のハードウェアおよび／またはソフトウェアを使用して実装することができる。
【０１９４】
一実施形態では、検知手段が不揮発性記憶素子を検知したときに、選択されたＮＡＮＤストリングの非選択不揮発性記憶素子の制御ゲートに読み出しパス電圧を印加する電圧印加手段は、読み出し書き込み回路１２８、状態機械１１２、電力制御部１１６、およびコントローラ１２２の１つ以上を備える。検知手段が不揮発性記憶素子を検知したときに、選択されたＮＡＮＤストリングの非選択不揮発性記憶素子の制御ゲートに読み出しパス電圧を印加する電圧印加手段は、他のハードウェアおよび／またはソフトウェアを使用して実装することができる。
【０１９５】
一実施形態では、他のいずれかのクラスタの制御ゲートからの読み出しパス電圧の放電を開始する前に、かつ第１の選択ゲートおよび第２の選択ゲートが導電状態にある間に、第１のクラスタの制御ゲートから読み出しパス電圧の放電を開始するための電圧放電手段は、読み出し書き込み回路１２８、状態機械１１２、電力制御部１１６、およびコントローラ１２２の１つ以上を備える。他のいずれかのクラスタの制御ゲートからの読み出しパス電圧の放電を開始する前に、かつ第１の選択ゲートおよび第２の選択ゲートが導電状態にある間に、第１のクラスタの制御ゲートから読み出しパス電圧の放電を開始するための電圧放電手段は、他のハードウェアおよび／またはソフトウェアを使用して実装することができる。
【０１９６】
一実施形態では、第１のクラスタ内の制御ゲート電圧が定常電圧まで放電するまで、制御ゲートの第１のクラスタと選択されたＮＡＮＤストリングの第１の選択ゲートとの間のすべての不揮発性記憶素子をオン状態に維持する手段は、読み出し書き込み回路１２８、状態機械１１２、電力制御部１１６、およびコントローラ１２２の１つ以上を備える。第１のクラスタ内の制御ゲート電圧が定常電圧まで放電するまで、制御ゲートの第１のクラスタと選択されたＮＡＮＤストリングの第１の選択ゲートとの間のすべての不揮発性記憶素子をオン状態に維持する手段は、他のハードウェアおよび／またはソフトウェアを使用して実装することができる。
【０１９７】
一実施形態では、第１のクラスタ内の制御ゲート電圧が定常電圧まで放電するまで、制御ゲートの第１のクラスタと選択されたＮＡＮＤストリングの第２の選択ゲートとの間のすべての不揮発性記憶素子をオン状態に維持する手段は、読み出し書き込み回路１２８、状態機械１１２、電力制御部１１６、およびコントローラ１２２の１つ以上を備える。第１のクラスタ内の制御ゲート電圧が定常電圧まで放電するまで、制御ゲートの第１のクラスタと選択されたＮＡＮＤストリングの第２の選択ゲートとの間のすべての不揮発性記憶素子をオン状態に維持する手段は、他のハードウェアおよび／またはソフトウェアを使用して実装することができる。
【０１９８】
一実施形態では、不揮発性記憶装置は、不揮発性記憶素子のストリングと、ストリングと通信する制御回路とを含む。制御回路は、不揮発性記憶素子のストリング上の第１の不揮発性記憶素子を検知するように構成される。第１の不揮発性記憶素子を検知すると、ストリング上の第２の不揮発性記憶素子の閾値電圧が第１の閾値電圧から第２の閾値電圧に変化する。制御回路は、第２の不揮発性記憶素子の閾値電圧を実質的に第１の閾値電圧に戻すように、ストリング上の第２の不揮発性記憶素子の弱消去を実行するように構成される。制御回路は、第２の不揮発性記憶素子がまだ実質的に第１の閾値電圧を有する時点で第２の不揮発性記憶素子の弱消去を行った後に、第２の不揮発性記憶素子を検知するように構成される。
【０１９９】
一実施形態では、不揮発性記憶装置を動作させる方法は、ＮＡＮＤストリングの選択不揮発性記憶素子の選択された制御ゲートに弱消去電圧を印加し、ビット線およびソース線からのＮＡＮＤストリングのチャネルを切断しながら、ＮＡＮＤストリング上の非選択不揮発性記憶素子の制御ゲートに昇圧電圧を印加することを含む。この方法はまた、選択された制御ゲートに弱消去電圧を印加した後、選択された制御ゲートに検知電圧を印加し、昇圧電圧および弱消去電圧を印加した後にＮＡＮＤストリングチャネルをビット線およびソース線に接続し、選択された制御ゲートに検知電圧が印加されている間、かつＮＡＮＤストリングチャネルがビット線とソース線に接続されている間にビット線を検知することを含む。
【０２００】
一実施形態では、３次元（３Ｄ）不揮発性記憶装置は、導電材料と絶縁材料の交互の層と、導電材料と絶縁材料の交互の層を貫通して延びる不揮発性記憶素子の複数のＮＡＮＤストリングと、複数のビット線と、共通ソース線と、複数のビット線、共通ソース線および不揮発性記憶素子の制御ゲートと通信する制御回路とを含む。導電材料は、不揮発性記憶素子の制御ゲートとして機能する。複数のＮＡＮＤストリングの各々は、第１の端部および第２の端部を有する。複数のＮＡＮＤストリングの第１の端部のそれぞれは、複数のビット線のうちの１つのビット線に関連付けられる。共通ソース線は、複数のＮＡＮＤストリングの第２の端部に関連付けられる。制御回路は、複数のＮＡＮＤストリングのうちの選択されたＮＡＮＤストリング上の非選択不揮発性記憶素子の制御ゲートに昇圧電圧を印加し、制御回路は、選択されたＮＡＮＤストリングの選択不揮発性記憶素子の制御ゲートに弱消去電圧を印加し、制御回路は、選択されたＮＡＮＤストリングのチャネルを、関連するビット線および共通ソース線から切断する。制御回路は、選択不揮発性記憶素子の制御ゲートから弱消去電圧を除去し、選択不揮発性記憶装置の制御ゲートに検知電圧を印加する。制御回路は、昇圧電圧および弱消去電圧が印加された後に、選択されたＮＡＮＤストリングチャネルをビット線に接続し、共通ソース線に接続する。制御回路は、検知電圧が選択不揮発性記憶素子の制御ゲートに印加されている間、かつ選択されたＮＡＮＤストリングのチャネルがビット線および共通ソース線に接続されている間に、ビット線を検知する。
【０２０１】
一実施形態では、３次元（３Ｄ）不揮発性記憶装置は、基板と、基板上の導電材料と絶縁材料の交互の層と、導電材料と絶縁材料の交互の層を貫通して延びる不揮発性記憶素子の複数のＮＡＮＤストリングと、複数のビット線と、共通ソース線とを含む。導電材料は、不揮発性記憶素子の制御ゲートとして機能する。複数のＮＡＮＤストリングは、それぞれ、第１の端部および第２の端部を有する。複数のＮＡＮＤストリングの第１の端部のそれぞれは、複数のビット線のうちの１つのビット線に関連付けられる。共通ソース線は、複数のＮＡＮＤストリングの第２の端部に関連付けられる。３Ｄ不揮発性記憶装置は、不揮発性記憶素子のＮＡＮＤストリング上の第１の不揮発性記憶素子を検知するための検知手段をさらに備える。この検知により、ＮＡＮＤストリング上の第２の不揮発性記憶素子に捕捉された電子が生じる。３Ｄ不揮発性記憶装置は、捕捉された電子を除去するためにＮＡＮＤストリング上の第２の不揮発性記憶素子の弱消去を行う弱消去手段をさらに備える。検知手段は、弱消去手段が弱消去を実行した後に、第２の不揮発性記憶素子をさらに検知する。
【０２０２】
一実施形態では、不揮発性記憶素子のＮＡＮＤストリング上の第１の不揮発性記憶素子を検知するための検知手段は、読み出し書き込み回路１２８、状態機械１１２、電力制御部１１６、およびコントローラ１２２のうちの１つ以上を備える。不揮発性記憶素子のＮＡＮＤストリング上の第１の不揮発性記憶素子を検知するための検知手段は、他のハードウェアおよび／またはソフトウェアを使用して実装することができる。
【０２０３】
一実施形態では、ＮＡＮＤストリング上の第２の不揮発性記憶素子の弱消去を実行して捕捉された電子を除去する弱消去手段は、読み出し書き込み回路１２８、状態機械１１２、電力制御部１１６、およびコントローラ１２２のうちの１つ以上を備える。捕捉された電子を除去するためにＮＡＮＤストリング上の第２の不揮発性記憶素子の弱消去を実行する弱消去手段は、他のハードウェアおよび／またはソフトウェアを使用して実装することができる。
【０２０４】
本発明の前述の詳細な説明は、例示および説明のために提示されたものである。包括的であること、または本発明を開示された正確な形態に限定することを意図するものではない。上記の教示に照らして多くの修正および変形が可能である。記載された実施形態は、本発明の原理およびその実際の適用を最もよく説明するために選択され、それによって当業者が様々な実施形態において、また意図される特定の用途に適した様々な変更をもって本発明を最も有効に利用できるようにする。本発明の範囲は、添付の特許請求の範囲によって規定されることが意図されている。
【図１Ａ】
2019527449.tif 000004
【図１Ｂ】
2019527449.tif 000005
【図２Ａ】
2019527449.tif 000006
【図２Ｂ】
2019527449.tif 000007
【図３】
2019527449.tif 000008
【図４Ａ】
2019527449.tif 000009
【図４Ｂ】
2019527449.tif 000010
【図４Ｃ】
2019527449.tif 000011
【図４Ｄ】
2019527449.tif 000012
【図５】
2019527449.tif 000013
【図６】
2019527449.tif 000014
【図７Ａ】
2019527449.tif 000015
【図７Ｂ】
2019527449.tif 000016
【図７Ｃ】
2019527449.tif 000017
【図８Ａ】
2019527449.tif 000018
【図８Ｂ】
2019527449.tif 000019
【図９】
2019527449.tif 000020
【図１０】
2019527449.tif 000021
【図１１】
2019527449.tif 000022
【図１２】
2019527449.tif 000023
【図１３】
2019527449.tif 000024
【図１４】
2019527449.tif 000025
【図１５】
2019527449.tif 000026
【図１６】
2019527449.tif 000027
【図１７】
2019527449.tif 000028
【図１８Ａ】
2019527449.tif 000029
【図１８Ｂ】
2019527449.tif 000030
【図１９】
2019527449.tif 000031
【図２０Ａ】
2019527449.tif 000032
【図２０Ｂ】
2019527449.tif 000033
【図２１Ａ】
2019527449.tif 000034
【図２１Ｂ】
2019527449.tif 000035
【図２１Ｃ】
2019527449.tif 000036
【図２１Ｄ】
2019527449.tif 000037
【手続補正書】
【提出日】平成31年1月31日(2019.1.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性記憶素子のＮＡＮＤストリングであって、前記不揮発性記憶素子のそれぞれが制御ゲートを有し、前記ＮＡＮＤストリングが第１の選択ゲートを第１の端部に、第２の選択ゲートを第２の端部に有し、前記制御ゲートが、制御ゲートの第１のクラスタと、前記第１のクラスタと前記第１の選択ゲートとの間の制御ゲートの１つ以上のクラスタと、前記第１のクラスタと前記第２の選択ゲートとの間の制御ゲートの１つ以上のクラスタとを含む、ＮＡＮＤストリングと、
前記ＮＡＮＤストリングと通信する制御回路と、
を備える不揮発性記憶装置であって、
前記制御回路は、
前記ＮＡＮＤストリング上の非選択不揮発性記憶素子の前記制御ゲートに読み出しパス電圧を印加するように構成された前記制御回路を含み、前記ＮＡＮＤストリング上の第１の不揮発性記憶素子を検知し、
前記第１の不揮発性記憶素子が検知された後に前記第１の不揮発性記憶素子の前記制御ゲートに読み出しパス電圧を印加し、
他のいずれかのクラスタの前記制御ゲートから前記読み出しパス電圧を放電し始める前に、かつ前記第１の選択ゲートおよび前記第２の選択ゲートが導電状態にある間に、前記第１のクラスタの前記制御ゲートから前記読み出しパス電圧を放電し始め、
前記ＮＡＮＤストリングの不揮発性記憶素子の前記制御ゲート上の前記読み出しパス電圧が定常電圧に放電された後に、前記ＮＡＮＤストリング上の第２の不揮発性記憶素子を検知するように構成される、不揮発性記憶装置。
【請求項２】
前記制御回路は、前記制御ゲートの第１のクラスタと前記ＮＡＮＤストリングの前記第１の選択ゲートとの間のすべての不揮発性記憶素子をオン状態に維持し、前記制御ゲートの第１のクラスタと前記ＮＡＮＤストリングの前記第２の選択ゲートとの間のすべての不揮発性記憶素子を、前記第１のクラスタ内の制御ゲート電圧が定常電圧に放電するまでオン状態に維持するように構成される、請求項１に記載の不揮発性記憶装置。
【請求項３】
前記制御回路は、前記第１のクラスタに最も近いクラスタから前記第１の選択ゲートに最も近いクラスタの順で、前記第１のクラスタと前記第１の選択ゲートとの間の制御ゲートの前記１つ以上のクラスタの制御ゲートから、前記読み出しパス電圧を放電し始めるように構成される、請求項１に記載の不揮発性記憶装置。
【請求項４】
前記制御回路は、前記第１のクラスタに最も近いクラスタから前記第２の選択ゲートに最も近いクラスタの順で、前記第１のクラスタと前記第２の選択ゲートとの間の制御ゲートの前記１つ以上のクラスタの制御ゲートから、前記読み出しパス電圧を放電し始めるように構成される、請求項３に記載の不揮発性記憶装置。
【請求項５】
前記制御回路は、前記第１のクラスタ内の全ての前記不揮発性記憶素子が導電状態から非導電状態に移行する前に、前記第１のクラスタに隣接するクラスタから前記読み出しパス電圧を放電し始めるように構成される、請求項１に記載の不揮発性記憶装置。
【請求項６】
前記制御回路は、前記第１のクラスタ内の前記制御ゲート上の電圧が前記定常電圧に達する前に、前記制御ゲートの第１のクラスタに隣接する制御ゲートのクラスタから前記読み出しパス電圧を放電し始めるように構成される、請求項１に記載の不揮発性記憶装置。
【請求項７】
前記制御回路は、温度に基づいて前記第１のクラスタのサイズを選択するように構成される、請求項１〜６のいずれか一項に記載の不揮発性記憶装置。
【請求項８】
前記制御回路は、前記温度が低い場合よりも前記温度が高い場合に、前記第１のクラスタにより多くの制御ゲートを含むように構成される、請求項７に記載の不揮発性記憶装置。
【請求項９】
前記第１の不揮発性記憶素子および前記第２の不揮発性記憶素子は同じである、請求項１〜８のいずれか一項に記載の不揮発性記憶装置。
【請求項１０】
前記制御回路は、前記第２の不揮発性記憶素子を含むように前記第１のクラスタを選択するように構成される、請求項１〜９のいずれか一項に記載の不揮発性記憶装置。
【請求項１１】
前記ストリングの制御ゲートとして機能する複数のワード線層をさらに備え、前記ストリングは３次元（３Ｄ）メモリアレイに存在する、請求項１〜１０のいずれか一項に記載の不揮発性記憶装置。
【請求項１２】
不揮発性記憶装置を動作させる方法であって、
選択されたＮＡＮＤストリング上の第１の不揮発性記憶素子を検知することと、
前記選択されたＮＡＮＤストリングの非選択不揮発性記憶素子の制御ゲートに読み出しパス電圧を印加することであって、前記選択されたＮＡＮＤストリングが第１の選択ゲートを第１の端部に、第２の選択ゲートを第２の端部に有し、前記制御ゲートが、制御ゲートの第１のクラスタと、前記第１のクラスタと前記第１の選択ゲートとの間の制御ゲートの１つ以上のクラスタと、前記第１のクラスタと前記第２の選択ゲートとの間の制御ゲートの１つ以上のクラスタとを有する、印加することと、
前記第１の不揮発性記憶素子の検知後に、前記第１の不揮発性記憶素子の前記制御ゲートに読み出しパス電圧を印加することと、
他のいずれかのクラスタの前記制御ゲートから前記読み出しパス電圧を放電し始める前に、かつ前記第１の選択ゲートおよび前記第２の選択ゲートが導電状態にある間に、前記第１のクラスタの前記制御ゲートから前記読み出しパス電圧を放電し始めることと、
前記制御ゲート上の前記読み出しパス電圧を定常電圧まで放電した後に、前記選択されたＮＡＮＤストリング上の第２の不揮発性記憶素子を検知することと、を含む、方法。
【請求項１３】
前記第１のクラスタ内の制御ゲート電圧が前記定常電圧まで放電するまで、前記制御ゲートの第１のクラスタと前記選択されたＮＡＮＤストリングの前記第１の選択ゲートとの間のすべての不揮発性記憶素子をオン状態に維持することと、
前記第１のクラスタ内の前記制御ゲート電圧が前記定常電圧まで放電するまで、前記制御ゲートの第１のクラスタと前記選択されたＮＡＮＤストリングの前記第２の選択ゲートとの間のすべての不揮発性記憶素子をオン状態に維持することと、をさらに含む、請求項１２に記載の方法。
【請求項１４】
前記第１のクラスタに最も近いクラスタから前記第１の選択ゲートに最も近いクラスタの順で、前記第１のクラスタと前記第１の選択ゲートとの間の制御ゲートの前記１つ以上のクラスタの制御ゲートから、前記読み出しパス電圧を放電し始めることと、
前記第１のクラスタに最も近いクラスタから前記第２の選択ゲートに最も近いクラスタの順で、前記第１のクラスタと前記第２の選択ゲートとの間の制御ゲートの前記１つ以上のクラスタの制御ゲートから、前記読み出しパス電圧を放電し始めることと、をさらに含む、請求項１２に記載の方法。
【請求項１５】
前記第１のクラスタ内の前記制御ゲート上の電圧が前記定常電圧に達する前に、前記第１のクラスタに隣接するクラスタから前記読み出しパス電圧を放電し始めることをさらに含む、請求項１２に記載の方法。
【請求項１６】
温度に基づいて前記第１のクラスタのサイズを選択すること、をさらに含む、請求項１２から１５のいずれか一項に記載の方法。
【請求項１７】
前記第１の不揮発性記憶素子および前記第２の不揮発性記憶素子は同じである、請求項１２から１６のいずれか一項に記載の方法。
【請求項１８】
スタック内の複数の絶縁層と交互する複数の導電層と、
交互する導電層および絶縁層のスタックを通って延びる不揮発性記憶素子の複数のＮＡＮＤストリングであって、
前記複数のＮＡＮＤストリングの各々は、第１の端部に第１の選択ゲートを有し、第２の端部に第２の選択ゲートを有し、
各導電層の一部は、前記複数のＮＡＮＤストリングのクラスタのためのワード線として機能し、
前記複数のＮＡＮＤストリングに関連する前記ワード線は、連続ワード線の第１のクラスタ、前記第１のクラスタと前記第１の選択ゲートとの間の連続ワード線の１つ以上のクラスタ、および前記第１のクラスタと前記第２の選択ゲートとの間の連続ワード線の１つ以上のクラスタを含む、複数のＮＡＮＤストリングと、
前記ワード線および前記複数のＮＡＮＤストリングと通信する制御回路と、
を備え、
前記制御回路は、
前記制御回路が、選択されたＮＡＮＤストリングの非選択不揮発性記憶素子に関連する非選択ワード線に読み出しパス電圧を印加している間、前記複数のＮＡＮＤストリングのうちの前記選択されたＮＡＮＤストリング上の第１の不揮発性記憶素子を検知し、
前記第１の不揮発性記憶素子が検知された後に、前記第１の不揮発性記憶素子に関連する選択ワード線に読み出しパス電圧を印加し、
他のクラスタのいずれかの前記ワード線から前記読み出しパス電圧を放電し始める前に、かつ前記第１の選択ゲートと前記第２の選択ゲートが導電状態にある間に、前記第１のクラスタの前記ワード線から前記読み出しパス電圧を放電し始め、
前記ワード線上の前記読み出しパス電圧が定常電圧まで放電された後に、前記選択されたＮＡＮＤストリング上の第２の不揮発性記憶素子を検知する、３次元（３Ｄ）不揮発性記憶装置。
【請求項１９】
前記制御回路は、
連続ワード線の前記第１のクラスタと前記選択されたＮＡＮＤストリングの前記第１の選択ゲートとの間のすべての不揮発性記憶素子を、前記第１のクラスタ内のワード線電圧が定常電圧に放電するまでオン状態に維持し、
連続ワード線の前記第１のクラスタと前記選択されたＮＡＮＤストリングの前記第２の選択ゲートとの間のすべての不揮発性記憶素子を、前記第１のクラスタ内のワード線電圧が定常電圧に放電するまでオン状態に維持する、請求項１８に記載の３Ｄ不揮発性記憶装置。
【請求項２０】
前記制御回路は、
前記第１のクラスタに最も近いクラスタから前記第１の選択ゲートに最も近いクラスタの順で、前記第１のクラスタと前記第１の選択ゲートとの間の連続ワード線の前記１つ以上のクラスタの前記ワード線から、前記読み出しパス電圧を放電し始め、
前記第１のクラスタに最も近いクラスタから前記第２の選択ゲートに最も近いクラスタの順で、前記第１のクラスタと前記第２の選択ゲートとの間の連続ワード線の前記１つ以上のクラスタの前記ワード線から、前記読み出しパス電圧を放電し始める、請求項１８に記載の３Ｄ不揮発性記憶装置。
【請求項２１】
複数のワード線層と、
前記ワード線層を通って延びる不揮発性記憶素子の複数のＮＡＮＤストリングであって、前記ワード線層は、前記不揮発性記憶素子の制御ゲートとして機能し、前記複数のＮＡＮＤストリングの各々は、それぞれのＮＡＮＤストリングの第１の端部に第１の選択ゲートを有し、それぞれのＮＡＮＤストリングの第２の端部に第２の選択ゲートを有し、前記制御ゲートは、制御ゲートの第１のクラスタ、前記第１のクラスタと前記第１の選択ゲートとの間の制御ゲートの１つ以上のクラスタ、および前記第１のクラスタと前記第２の選択ゲートとの間の制御ゲートの１つ以上のクラスタを含む、複数のＮＡＮＤストリングと、
前記複数のＮＡＮＤストリングのうちの選択されたＮＡＮＤストリング上の第１の不揮発性記憶素子を検知するための検知手段と、
前記検知手段が不揮発性記憶素子を検知したときに、前記選択されたＮＡＮＤストリングの非選択不揮発性記憶素子の前記制御ゲートに読み出しパス電圧を印加する電圧印加手段であって、前記第１の不揮発性記憶素子が検知された後に、前記第１の不揮発性記憶素子の前記制御ゲートに読み出しパス電圧を印加する、電圧印加手段と、
他のいずれかのクラスタの前記制御ゲートからの前記読み出しパス電圧の放電を開始する前に、かつ前記第１の選択ゲートおよび前記第２の選択ゲートが導電状態にある間に、前記第１のクラスタの前記制御ゲートから前記読み出しパス電圧の放電を開始するための電圧放電手段と、
を備え、
前記検知手段は、さらに、前記制御ゲート上の前記読み出しパス電圧が定常電圧まで放電された後に、前記選択されたＮＡＮＤストリング上の第２の不揮発性記憶素子を検知する、３次元（３Ｄ）不揮発性記憶装置。
【請求項２２】
制御ゲートの前記第１のクラスタと前記選択されたＮＡＮＤストリングの前記第１の選択ゲートとの間のすべての不揮発性記憶素子を、前記第１のクラスタ内の制御ゲート電圧が定常電圧に放電するまでオン状態に維持するための手段と、
制御ゲートの前記第１のクラスタと前記選択されたＮＡＮＤストリングの前記第２の選択ゲートとの間のすべての不揮発性記憶素子を、前記第１のクラスタ内の制御ゲート電圧が定常電圧に放電するまでオン状態に維持するための手段と、
をさらに備える、請求項２１に記載の３Ｄ不揮発性記憶装置。
【国際調査報告】
2019527449.tif 000038
2019527449.tif 000039