(57)【要約】  ビルトインセルフテストを備えるデバイス（３０５）の記載される例において、マルチプレクサ（３１５）が、少なくとも第１及び第２の入力端子を有し、第１の入力端子において第１の入力信号（Ａ）を、第２の入力端子において第２の入力信号（Ｂ）を、及び選択信号（Ｓ１、Ｓ２）を受け取るように結合される。また、マルチプレクサ（３１５）は、選択信号（Ｓ１、Ｓ２）の第１の組み合わせに応答して第１の入力信号（Ａ）を、選択信号（Ｓ１、Ｓ２）の第２の組み合わせに応答して第２の入力信号（Ｂ）を、及び、選択信号（Ｓ１、Ｓ２）の第３の組み合わせに応答して第１及び第２の入力信号（Ａ、Ｂ）のアナログ加算を出力するように（ｃ）結合される。
2019523429.tif 000002
【特許請求の範囲】
【請求項１】
デバイスであって、
少なくとも第１及び第２の入力端子を有するマルチプレクサを含み、
前記マルチプレクサが、
前記第１の入力端子において第１の入力信号を受け取り、前記第２の入力端子において第２の入力信号を受け取り、選択信号を受信し、及び、前記選択信号の第１の組み合わせに応答して前記第１の入力信号を、前記選択信号の第２の組み合わせに応答して前記第２の入力信号を、及び前記選択信号の第３の組み合わせに応答して前記第１及び第２の入力信号のアナログ加算を出力するように結合される、
デバイス。
【請求項２】
請求項１に記載のデバイスであって、
前記第２の入力信号を前記マルチプレクサに提供し、第１の制御信号に応答して前記第２の入力信号の振幅を選択的に変更するように結合されるトランスミッタ、及び
第２の制御信号に応答して前記トランスミッタへのクロック信号の位相を選択的に変更するように結合される位相シフタ、
を更に含み、
前記クロック信号の前記位相を選択的に変えることにより、前記第２の入力信号の位相が選択的に変更される、
デバイス。
【請求項３】
請求項２に記載のデバイスであって、
前記マルチプレクサの前記出力に応答して、少なくとも一つのローカル信号を提供するように結合される少なくとも一つのレシーバ回路、及び
前記少なくとも一つのローカル信号が前記少なくとも一つのレシーバ回路の予期される出力に合致するか否かを示すため、少なくとも一つの比較信号を生成するように結合される誤差検出器、
を更に含む、デバイス。
【請求項４】
請求項３に記載のデバイスであって、前記第１及び第２の制御信号が、前記誤差検出器からの前記少なくとも一つの比較信号に応答して、制御ユニットにより提供される、デバイス。
【請求項５】
請求項４に記載のデバイスであって、前記第２の入力信号が所定のテスト信号パターンである、デバイス。
【請求項６】
請求項５に記載のデバイスであって、前記所定のテスト信号パターンが擬似ランダムバイナリシーケンスパターンである、デバイス。
【請求項７】
請求項４に記載のデバイスであって、
前記マルチプレクサの前記出力に結合される入力バッファを更に含み、
前記少なくとも一つのレシーバ回路が、
前記入力バッファの出力に結合される少なくとも一つの内部クロック回路と、
前記少なくとも一つの内部クロック回路の少なくとも一つの出力に結合されるクロックデータ回復ユニットと、
前記クロックデータ回復ユニットの出力に結合されるデマルチプレクサと、
を含み、
前記デマルチプレクサの出力が前記少なくとも一つのローカル信号である、
デバイス。
【請求項８】
方法であって、
第１の信号を生成すること、
前記第１の信号をマルチプレクサの第１の入力端子に提供すること、
第２の信号を生成すること、
前記第２の信号を前記マルチプレクサの第２の入力端子に提供すること、
前記マルチプレクサを用いて、第３の信号を前記第１及び第２の信号のアナログ加算として生成すること、及び
前記マルチプレクサから、前記デバイスをテストするため前記第３の信号を提供すること、
を含む、方法。
【請求項９】
請求項８に記載の方法であって、前記第１及び第２の信号を生成することが、
前記デバイスの出力信号を測定すること、
前記デバイスの前記出力信号が少なくとも一つの誤差を有するか否か判定すること、及び
前記デバイスの前記出力信号が少なくとも一つの誤差を有さないと判定することに応答して、前記第１の信号の振幅、前記第２の信号の振幅、及び前記第２の信号の位相の少なくとも一つを調節すること、
を含む、方法。
【請求項１０】
請求項９に記載の方法であって、前記デバイスの前記出力信号が少なくとも一つの誤差を有するか否か判定することが、
前記デバイスの前記出力信号が所定のパターンに合致するか否か判定すること、及び
前記デバイスの前記出力信号が前記所定のパターンに合致すると判定することに応答して、前記デバイスの前記出力信号が少なくとも一つの誤差を有さないと判定すること、
を含む、方法。
【請求項１１】
請求項８に記載の方法であって、前記第２の信号が所定のテスト信号パターンである、方法。
【請求項１２】
請求項１１に記載の方法であって、前記所定のテスト信号パターンが、擬似ランダムバイナリシーケンスパターンである、方法。
【請求項１３】
集積回路であって、
少なくとも第１及び第２の入力端子を有するマルチプレクサであって、前記第１の入力端子において第１の入力信号を受け取り、前記第２の入力端子において第２の入力信号を受け取り、選択信号を受信し、及び、
前記選択信号の第１の組み合わせに応答して前記第１の入力信号を、
前記選択信号の第２の組み合わせに応答して前記第２の入力信号を、及び
前記選択信号の第３の組み合わせに応答して前記第１及び第２の入力信号のアナログ加算を、
を出力するように結合される、前記マルチプレクサ、
前記第２の入力信号を前記マルチプレクサに提供し、第１の制御信号に応答して前記第２の入力信号の振幅を選択的に変更するように結合されるトランスミッタ、
第２の制御信号に応答して前記トランスミッタへのクロック信号の位相を選択的に変更するように結合される位相シフタであって、前記クロック信号の前記位相を選択的に変えることにより、第２の入力信号の位相が選択的に変更される、前記位相シフタ、
前記マルチプレクサの前記出力に応答して少なくとも一つのローカル信号を提供するように結合される少なくとも一つのレシーバ回路、
前記少なくとも一つのローカル信号が、前記少なくとも一つのレシーバ回路の予期される出力に合致するか否かを示すため、少なくとも一つの比較信号を生成するように結合される誤差検出器、及び
前記誤差検出器からの前記少なくとも一つの比較信号に応答して、前記第１の入力信号、前記選択信号、及び前記第１及び第２の制御信号を提供するように結合される制御ユニット、
を含む、集積回路。
【請求項１４】
請求項１3に記載の集積回路であって、前記第２の入力信号が所定のテスト信号パターンである、集積回路。
【請求項１５】
請求項１4に記載の集積回路であって、前記所定のテスト信号パターンが擬似ランダムバイナリシーケンスパターンである、集積回路。
【請求項１６】
請求項１３に記載の集積回路であって、
前記マルチプレクサの前記出力に結合される入力バッファ、
を更に含み、
前記少なくとも一つのレシーバ回路が、
前記入力バッファの出力に結合される少なくとも一つの内部クロック回路、
前記少なくとも一つの内部クロック回路の少なくとも一つの出力に結合されるクロックデータ回復ユニット、及び
前記クロックデータ回復ユニットの出力に結合されるデマルチプレクサ、
を含み、
前記デマルチプレクサの出力が前記少なくとも一つのローカル信号である、
集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して電子回路に関し、更に特定して言えば、電子回路のビルトインセルフテストに関連する。
【背景技術】
【０００２】
集積回路（ＩＣ）は、セルフテストを実施するように構成される付加的なハードウェア及びソフトウェアと共に設計及び構築され得る。ビルトインセルフテスト（ＢＩＳＴ）システムは、集積回路が、それ自体の機能及びオペレーションをテストすることを可能にする。幾つかの場合において、集積回路は、その機能性を検証するための外部の自動化されたセルフテスト機器を必要としない。典型的に、ＢＩＳＴシステムは、ＩＣの内部回路にわたって動くためにテスト信号パターンを生成し、その後、応答が所定の予期される応答に合致するかを判定するため、種々の内部構成要素から応答を収集する。高データレートのＩＣは、特に、注意深い特徴付け、製造テスト、及びインシステムデバッグ能力から利点を得ることができる。特殊で高価な（例えば、典型的なコストが＄１００ｋを超える）ビット誤差レシオテスター及びオシロスコープが必要とされる場合、このような制約は、市販の、低コストの自動化テスト機器（ＡＴＥ）を用いる能力を制限する。
【０００３】
多くのデジタルデータ通信応用例において、通信は双方向であり、トランスミッタ及びレシーバの組み合わせを含むＩＣが、通信リンクの両端において用いられる。この組み合わせはトランシーバとしても知られている。トランシーバにおいて、「ループバック」テスト機能が、機能的な「デバイス速度での」テストを提供する。ＢＩＳＴは、レシーバにループバックされ得るトランスミッタに対するテストパターンを生成し得る。これにより、トランシーバＩＣ内のデバイス速度でのレシーバ機能のテストが可能となる。集積回路を用いる他のデジタル通信応用例において、通信は、アップストリームトランスミッタがダウンストリームレシーバに通信する単一方向である。一つの一般的な例は、ディスプレイデバイスのためのビデオインタフェースであり、これは、伝送能力のない「受信オンリー」デバイスである。他のデバイスは、プロセッサ、ビデオコントローラ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、又は特定用途向け集積回路（ＡＳＩＣ）を含み、これらは、データをディスプレイデバイスに送る。
【０００４】
トランシーバシステムにおいて、ループバックＢＩＳＴ機能は、パス／フェイル指示のみを提供し、デバイスマージン測定値を提供しない。ループバック機能において、「ループ」がデバイス内で完了するので、レシーバが実際に受信する信号の直接測定は実際的ではない。最も近い測定値は、典型的に、デバイスのパッド／ピンの外部でなされ得る。これらのパッド／ピンは、プローブされ得るが、付加的な信号劣化（例えば、めっきスタブ（stubs）、ボンドワイヤ、及び／又は非理想終端により生じる反射）は測定されない。スタンドアロンのレシーバでは、ノイズ及びテスト結果をスキューするその他の干渉を導入し得る外部接続を用いてテストがなされるので、デバイス速度でレシーバ機能をテストする際に課題がある。高速通信システムでは、誤差のない、ロバストなリンクのために電気的信号のシグナルインテグリティが重要である。
【０００５】
図１は、通信リンクの性能を評価するために有用な、例示の「データアイ」ダイアグラムを示す。データアイダイアグラム測定において、タイミング及び電圧マージンが直接測定され得る。これは、典型的に、パッケージングされたＩＣの外部境界又はテスト接続（例えば、ピン、ボール、又はパッド）に接続される高速オシロスコープを用いてなされる。アイが垂直方向に一層「開く」ほど、より大きな電圧マージン（アイの振幅として測定される）がレシーバに利用可能となる。同様に、「アイ」が水平方向においてより開く、より大きなタイミングマージン（アイの幅として測定される）がレシーバに利用可能となる。
【０００６】
この測定には幾つかの欠点がある。一つは、この測定は高価なオシロスコープを用い、高価なオシロスコープはテスト環境において利用不能であり得、同様に、完成した又はアセンブルされたシステムにおいて利用不能であり得る。別の欠点は、パッケージングされたＩＣの外部境界を測定することにより、データアイダイアグラムは、デバイスの内部機能の全体像を提供しないことである。
【０００７】
図２は、テスト及び測定の従来の方法を備える例示の回路２００を示す。回路２００は、データのみ（例えば、ディスプレイユニット）を受信するように構成されるレシーバ回路２０５を含む。回路２００は更に、トランスミッタ２１０を含む。トランスミッタ２１０は、データをレシーバ２０５にダウンストリームで送信するように構成される任意の回路であり得る。トランスミッタ２１０からのデータは、伝送ライン２２０（例えば、回路基板上の回路経路）を介して進む。データは、レシーバ２０５回路パッケージのエントランスポイント２３０においてレシーバ２０５により受信される。エントランスポイント２３０は、ピングリッドアレイ（ＰＧＡ）、ランドグリッドアレイ（ＬＧＡ）、及び同様のその他のＩＣパッケージ接続など、任意の回路接続であり得る。ＩＣパッケージは、信号経路において寄生インダクタンス及び静電容量２３５を導入する。信号は更に、レシーバ２０５の内部配路２４０を介して進み、ボンドワイヤインダクタンス２５０などの種々の要因に起因して、更に信号異常を導入し得る。信号は、最終的にＩＣにおいて終端ポイント２６０において受信される。終端ポイント２６０は、更に、レシーバにおける、静電放電（ＥＳＤ）保護回路、ＩＣボンドパッド、及びＩＣ能動回路要素に起因して、寄生容量を入力信号に導入し得る。
【０００８】
従来のテスト方法において、終端ポイント２６０におけるレシーバ２０５の内部で電圧及びタイミングマージンを測定することなく、トランスミッタの出口ポイント（exit points）及びレシーバの入口ポイント（entry points）において信号がテストされる。例えば、信号がトランスミッタ２１０の出力において初期的にテストされる場合、それは理想的なデータアイダイアグラム２７０を図示し得る。しかし、測定が入り口ポイント２３０及び終端ポイント２６０においてなされる場合、データアイダイアグラムは、それぞれ、アイダイアグラム２８０及び２９０に示すように表され得る。これは、ＩＣパッケージ及び／又はＩＣダイの非理想性及び電気的挙動に起因する、更なる信号損失、反射、フィルタリング、及び等化によるものである。データアイダイアグラムは、各信号ポイントにおいて電圧及び時間に対して異なるマージンを提供する。図示されるように、従来のテスト方法は、レシーバの電圧及びタイミングマージン上でデータを提供することができない。
【発明の概要】
【０００９】
ビルトインセルフテストを備えるデバイスの記載される例において、マルチプレクサが、少なくとも第１及び第２の入力端子を有し、第１の入力端子において第１の入力信号を受け取り、第２の入力端子において第２の入力信号を受け取り、選択信号を受信するように結合される。また、マルチプレクサは、選択信号の第１の組み合わせに応答して第１の入力信号を、選択信号の第２の組み合わせに応答して第２の入力信号を、及び選択信号の第３の組み合わせに応答して第１及び第２の入力信号のアナログ加算を出力するように結合される。
【図面の簡単な説明】
【００１０】
【図１】（従来技術）例示の「データアイ」ダイアグラムである。
【００１１】
【図２】（従来技術）テスト及び測定の従来の方法を備える例示の回路を図示する。
【００１２】
【図３Ａ】一実施例に従った例示のビルトインセルフテストシステムのブロック図である。
【００１３】
【図３Ｂ】図３Ａのシステムのレシーバ回路の一例のブロック図であるの。
【００１４】
【図４Ａ】一実施例に従ったレシーバのビルトインセルフテスト機能の例示のデータアイダイアグラムである。
【００１５】
【図４Ｂ】図４Ａの例示のデータアイダイアグラムのためのタイミング及び電圧スケールのグラフである。
【００１６】
【図５】一実施例に従ったビルトインセルフテストシステムを用いるデバイスの電圧及びタイミングマージンを測定するための例示のプロセスのフローチャートである。
【発明を実施するための形態】
【００１７】
ＩＣパッケージ（ここで、レシーバが実際の信号を感知する）の内部のシグナルインテグリティを測定するため、例示の実施例は、たとえＩＣパッケージの高速データレートが外部テストハードウェアの能力を超える場合でも、ＩＣパッケージ内部の電圧及びタイミングマージンを測定する。
【００１８】
集積回路をテストするためのシステム及び方法の記載される例において、システムは、内部プログラマブル入力を提供するように構成されるトランスミッタを含み、これは、誤差を識別し、デバイスの電圧及びタイミングマージンを正確に判定するために、入力テスト信号の振幅及びクロック位相を改変する能力を備える。
【００１９】
図３Ａは、一実施例に従った例示のビルトインセルフテストシステム３００を示す。ＢＩＳＴ３００は、レシーバ３０５及び制御ユニット３１０を含む。制御ユニット３１０は、レシーバ３０５の種々の機能をテストし、機能性、電圧、及びタイミングマージンに関するデータ、及び本明細書に記載するようなレシーバ３０５の種々のその他の態様を提供するように構成される任意のコンピューティングデバイスであり得る。この例では、レシーバ３０５の種々の構成要素は、単一の集積回路ダイ上に形成される。
【００２０】
レシーバ３０５は、特殊用途のマルチプレクサ３１５を含む。この例では、マルチプレクサ３１５は、（ａ）それぞれ、第１及び第２の入力信号を受信するための２つの入力端子Ａ及びＢ、及び、（ｂ）それらの入力信号に応答して出力信号を出力するための出力端子Ｃを有する。また、マルチプレクサ３１５は、この例では制御ユニット３１０から２つの選択信号を受信するための２つの選択端子Ｓ１及びＳ２を有する。
【００２１】
第１の例において、（それぞれ、入力端子Ａ及びＢにおける）第１及び第２の入力信号はデジタル信号である。第２の例において、第１及び第２の入力信号（それぞれ、入力端子Ａ及びＢにおける）はアナログ信号である。図３Ａの例において図示されるように、（ａ）（入力端子Ａにおける）第１の入力信号は、レシーバ３０５の集積回路ダイ外部のソースである制御ユニット３１０から受信され、及び（ｂ）（入力端子Ｂにおける）第２の入力信号は、レシーバ３０５の集積回路ダイ内（の内部）のソースであるダミートランスミッタ３５０から受信される。
【００２２】
マルチプレクサ３１５は、下記の表１に示すように、（端子Ｓ１及びＳ２における）選択信号に応答して（端子Ｃにおいて）出力信号を出力する。
2019523429.tif 000003
【００２３】
従って、「１１」のバイナリ値を有する（端子Ｓ１及びＳ２における）選択信号に応答して、マルチプレクサ３１５は、（ａ）（端子Ａ及びＢからの）入力信号のアナログ加算を実施し、（ｂ）アナログ加算を端子Ｃにおいて出力信号として出力し、そのため、たとえ（端子Ａ及びＢからの）入力信号がデジタル信号であっても、端子Ｃにおける出力信号（これは、それらの入力信号のアナログ加算である）は連続的アナログ信号である。マルチプレクサ３１５とは異なり、従来のマルチプレクサは、その選択信号に応答してその入力信号の一つのみを出力し得る。
【００２４】
「００」のバイナリ値を有する（端子Ｓ１及びＳ２における）選択信号に応答して、マルチプレクサ３１５は、表１に示すような「Ｘ値」を有するように端子Ｃを操作する。「Ｘ値」は、特定の実装の必要性に従って、浮遊値（例えば、高インピーダンス）、接地されたゼロ値、プルされた高値、又はその他の値など、「無効」状態である。
【００２５】
更に、表１に示すように「０１」のバイナリ値を有する（端子Ｓ１及びＳ２における）選択信号に応答して、マルチプレクサ３１５は、端子Ａからの入力信号と同じ値を有するように端子Ｃを操作する。同様に、表１に示すように「１０」のバイナリ値を有する（端子Ｓ１及びＳ２における）選択信号に応答して、マルチプレクサ３１５は、端子Ｂからの入力信号と同じ値を有するように端子Ｃを操作する。
【００２６】
（端子Ｓ１及びＳ２における）選択信号の特定の値が、表１における例によって示されているが、マルチプレクサ３１５は、他の例においてそれらの選択信号の異なる値に応答して所望の出力Ｃを生成するために構成され得る。例えば、（ａ）第１の代替の実施例において、「００」のバイナリ値を有する（端子Ｓ１及びＳ２における）選択信号に応答して、マルチプレクサ３１５は、「Ｘ値」を有する代わりに、端子Ａからの入力信号と同じ値を有するように端子Ｃを操作し、（ｂ）第２の代替の実施例において、「００」のバイナリ値を有する（端子Ｓ１及びＳ２における）選択信号に応答して、マルチプレクサ３１５は、「Ｘ値」を有する代わりに、端子Ｂからの入力信号と同じ値を有するように端子Ｃを操作し、（ｃ）第３の代替の実施例において、「００」のバイナリ値を有する（端子Ｓ１及びＳ２における）選択信号に応答して、マルチプレクサ３１５は、「Ｘ値」を有する代わりに、マルチプレクサ３１５の第３の端子Ｄ（図３Ａには示していない）からの入力信号と同じ値を有するように、端子Ｃを操作する。
【００２７】
また、この第３の代替の実施例において、「１１」のバイナリ値を有する（端子Ｓ１及びＳ２における）選択信号に応答して、マルチプレクサ３１５は、（ａ）（端子Ａ、Ｂ、及びＤからの）入力信号のアナログ加算を実施し、（ｂ）アナログ加算を端子Ｃにおいて出力信号として出力し、そのため、たとえ（端子Ａ、Ｂ、及びＤからの）入力信号がデジタル信号であっても、端子Ｃにおける出力信号（これは、それらの入力信号のアナログ加算である）は、連続的アナログ信号である。
【００２８】
レシーバ３０５は、端子Ｃから他の信号レシーバ回路３３０への出力信号を駆動するように結合される入力バッファ／ドライバ３２０を更に含む。誤差検出器３４０が、回路３３０の出力を受信し、その出力を所定の入力信号（例えば、制御ユニット３１０からのテスト信号）と比較し、及びその比較の結果を制御ユニット３１０に（及び任意選択でレシーバ３０５の集積回路ダイ内又はその外部の他のユニットに）提供するように、結合される。例えば、少なくとも一つの実施例において、誤差検出器３４０は、（ａ）制御ユニット３１０からの予期される出力信号の所定のパターンを受信し、（ｂ）その所定のパターンを回路３３０の出力と比較し、（ｃ）その比較の結果を制御ユニット３１０に（及び任意選択でレシーバ３０５の集積回路ダイ内又はその外部の他のユニットに）提供する。第１の例において、誤差検出器３４０の出力は、その比較のバイナリパス／フェイル指示（及び任意選択でレシーバ３０５の集積回路ダイ内又はその外部の他のユニットへの）である。第２の例において、誤差検出器３４０の出力は、その比較の詳細なレポートである。
【００２９】
クロック生成器３６０が、レシーバ３０５オペレーションのためのクロック信号を提供するように結合される。明確にするため、図３Ａは、レシーバ３０５内の回路３３０及びダミートランスミッタ３５０のみに接続されるクロック生成器３６０を示すが、クロック生成器３６０は更に、レシーバ３０５内の他の構成要素に結合される。図３Ａに示すように、クロック生成器３６０は、集積された位相回転子（シフタ）３６２を含む。別の例において、位相シフタは、クロック生成器３６０の外部にある。クロック生成器３６０は、所望の速度で動作するようにレシーバ３０５に対してクロック周波数を生成する。制御ユニット３１０は、所望の周波数（例えば、データアイダイアグラムの中心周波数）で内部クロックをフリーズさせ、レシーバ３０５のタイミングマージン、及び本願において説明されるような別のものを判定するために内部クロック信号の位相を変更／回転させるための制御信号など、制御信号ライン３６５を介して種々の制御信号をクロック生成器３６０に提供するように結合される。位相シフタがクロック生成器３６０の外部にある場合、制御ユニット３１０は、適切な位相シフト制御信号をその外部位相シフタに提供するように結合される。
【００３０】
ダミートランスミッタ３５０は、所定のテスト信号パターンを生成するように構成可能（例えば、プログラム可能）である。図３Ａに示すように、ダミートランスミッタ３５０は、それらの所定のテスト信号パターンを、マルチプレクサ３１５及びバッファ／ドライバ３２０を介してレシーバ回路３３０に出力するように結合される。より具体的には、ダミートランスミッタ３５０は、それらの所定のテスト信号パターンを、マルチプレクサ３１５の入力端子Ｂに接続される信号線３５５を介して出力する。所定のテスト信号パターンは、一連の論理「１」（例えば、正の電圧）、論理「０」（例えば、負の電圧）、又は、種々の状況下でレシーバ３０５の機能性をテストするように構成されるその他の所定の信号パターンなど、擬似ランダムバイナリシーケンス（「ＰＲＢＳ」）パターンの任意の形態であり得る。テスト信号パターンの振幅は、その構成（例えば、プログラミング）に従って、それが制御ユニット３１０から受信する適切な制御信号に応答してダミートランスミッタ３５０により継続的に可変（調節可能）であり、これにより、有利にも、レシーバ３０５オペレーションの微調整が可能となる。従って、本明細書において上述するように、制御ユニット３１０は、誤差検出器３４０から出力される比較結果を監視する。それらの比較結果（及び任意選択でその他の要因）に応答して、制御ユニット３１０は、適切な制御信号をダミートランスミッタ３５０に出力し、ダミートランスミッタ３５０は、それへの応答においてテスト信号パターンの振幅を調節（継続的に増大／低減）し、それにより、レシーバ３０５にその最適キャパシティ内で機能させるため、電圧マージンを判定する。
【００３１】
レシーバ３０５のタイミングマージンは、クロック生成器３６０からのその内部クロックの位相を調節することにより判定可能である。例えば、制御ユニット３１０は、初期的に、クロック生成器３６０に、特定の周波数（例えば、理想的なデータアイダイアグラムの中央）で内部クロックの位相をフリーズさせ、その後、内部クロックを位相を回転／変更させるために適切な制御信号を出力し得、そのため、制御ユニット３１０は、誤差検出器３４０から出力される比較結果を監視することによりそれらの位相回転／変更のインパクトを判定し、それにより、レシーバ３０５のタイミングマージンを測定する。位相シフタが（上記の別の例において述べたように）クロック生成器３６０の外部にある場合、制御ユニット３１０は適切な制御信号を出力して、外部位相シフタに、レシーバ回路３３０に対する任意のクロック位相を生成させ、その後、レシーバ３０５のタイミングマージンを判定するために種々の方向に（例えば、進んだ又は遅れた）位相を調節させる。
【００３２】
制御ユニット３１０は更に、マルチプレクサ３１５の入力端子Ａを介して構成可能な（例えば、プログラム可能な）テスト信号パターンを直接的に出力するように結合される。（制御ユニット３１０から入力端子Ａを介する）それらのテスト信号パターンは、本明細書において上述するように「１１」のバイナリ値を有するようにマルチプレクサ３１５の端子Ｓ１及びＳ２を適切に制御する制御ユニット３１０によって、（ダミートランスミッタ３５０からの入力端子Ｂを介する）他のテスト信号パターンと組み合わされ得る。このようにしてそれらのテスト信号パターンを適切に組み合わせることにより、制御ユニット３１０は、その構成（例えば、プログラミング）に従って、（ダミートランスミッタ３５０からの入力端子Ｂを介する）他のテスト信号パターンの振幅を調節し、そのため、制御ユニット３１０は、誤差検出器３４０から出力される比較結果を監視することによりそれらの振幅調節のインパクトを判定する。
【００３３】
更に、本明細書において上述したように、制御ユニット３１０は、（ａ）ダミートランスミッタ３５０に、マルチプレクサ３１５の入力端子Ｂにおけるテスト信号パターンの振幅を調節させ、（ｂ）クロック生成器３６０に、レシーバ３０５の内部クロック信号の位相を変更／回転させるために、適切な制御信号を出力するように構成される。従って、レシーバ３０５を、テスト信号パターン、振幅、及びクロック位相の種々の組み合わせ下で動作させることにより、制御ユニット３１０は、レシーバ３０５の一層完全な機能的プロファイルを判定する。例えば、このようなテストの間、誤差検出器３４０から出力される比較結果を監視することにより、制御ユニット３０５は、レシーバ３０５の機能的マージンを判定するために、データアイダイアグラム（例えば、電圧及びタイミング）を生成し得る。
【００３４】
図３Ｂは、レシーバ回路３３０（図３Ａ）の一例を示す。この例では、レシーバ回路３３０は、バッファ／ドライバ３２０からの信号に応答して、（種々の内部機能ユニットに対して）ローカルクロック信号を提供するように結合される内部クロック回路３３１を含む。クロックデータ回復ユニット３３２が、回路３３１の出力からのデータ及びクロック信号を回復させるように結合される。デマルチプレクサ３３３が、ユニット３３２の出力をデマルチプレクスすることにより、レシーバ回路３３０出力信号を誤差検出器３４０に提供するように結合される。明確にするため、図３Ｂは、その構成要素間の単一信号線を示すが、それらの構成要素は、レシーバ３０５において用いられる多数のビットラインに基づいて、複数の信号線により接続され得る。更に、レシーバ回路３３０及びレシーバ３０５は、多くの他の内部要素（図示せず）を含み得る。
【００３５】
図４Ａは、一実施例に従った、レシーバ３０５などのレシーバのＢＩＳＴ機能の例示のデータアイダイアグラム４１０を示す。データアイダイアグラム４１０におけるアイの「開口」は、テスト信号パターンのクロック位相及び振幅に対する種々のオフセットを用いて測定され得る。例えば、（ａ）テストパターンの振幅が変更されるとき、アイは、垂直方向に拡大／後退し得、（ｂ）クロックの位相が変更されるとき、アイは水平方向に拡大／後退し得る。図４Ａに示すように、アイの中央部分は、レシーバ（例えば、レシーバ３０５）の許容可能な稼働範囲を提供し得る。クロック位相及びテスト振幅がアイの端部に向かって押されるにつれて、レシーバの機能的マージン（電圧及びタイミング）の詳細な図を提供するための誤り率が増大し得る。
【００３６】
レシーバにおける誤差検出器（例えば、誤差検出器３４０）は、予期される受信データパターンを実際の受信したデータパターンに対して比較し得る。レシーバへの入力が、誤差検出器により予期されるものと同じパターンである場合、誤差検出器は、誤差なしの指示を出力する。最終的に、ダミートランスミッタ３５０により導入されるオフセットのレベルが増大するにつれて、オフセットが入力信号より大きくなり、レシーバ感度が損なわれ、誤差が誤差検出器によって検出される。誤差検出器の出力を監視し、テストパターンの振幅を調節することにより、レシーバの感度が判定され得る。
【００３７】
図４Ａに示すように、アイの「中間」において、レシーバ感度及び利用可能な信号は、ダミートランスミッタ３５０により導入されるいかなるオフセットをも克服するために充分である。初期的に、信号振幅の端部が近づくにつれてわずかな誤差が誤差検出器によって検出される。導入されたオフセットの振幅が増大するとき、大きい数の誤差が生成される。この調節を用いて、レシーバ感度は、フルに判定及び特徴付けられ得る。
【００３８】
図４Ｂは、例示のデータアイダイアグラム４１０（図４Ａ）に対するタイミング及び電圧スケール４２０を示す。３．２Ｇｂｐｓのデータ速度では、（各々約４．８８ｐｓの）６４タイミングユニットステップが、３１２．５ｐｓのビットユニットインタバル（ＵＩ）にわたり、マージンテストのために有用である。同様に、（各々１５ｍＶの）３２振幅ステップは、＋／−２４０ｍＶの総電圧レンジにわたり、電圧マージンテストのために有用である。レシーバ３０５をこれらのオフセットの種々の組み合わせ下で動作させることにより、誤差のないデータが誤差検出器３４０により受信されるかを判定するために、制御ユニット３１０は、多数のタイミング及び電圧オフセットポイント（受信信号のデータアイの内部）を測定する。例えば、制御ユニット３１０は、クロックデータ回復ユニット３３２（図３Ｂ）の機能性を評価するためにこれらの測定を用いる。周波数及び電圧のステップ又は「スライス」は、タイミング及び電圧ドメイン両方における感度測定のために有用であり、それにより、制御ユニット３１０に、データアイダイアグラムの「アイ」プロファイルを生成させる。クロックの位相を適切にプログラミングすること、及び（ダミートランスミッタ３５０により提供される）垂直の感度測定を付加することにより、制御ユニット３１０は、「アイ」の全プロファイルをマッピングする。レシーバ３０５の所与のプロファイルを生成するため、この例は、１５ｍＶ及び４．８８ｐｓを用いるが、所与のデバイスの電圧及びクロックレーティングに基づいて、任意の数及びサイズのステップを用いることができる。
【００３９】
図５は、一実施例に従ったＢＩＳＴを用いるデバイス（例えば、レシーバ３０５）の電圧及びタイミングマージンを測定するための例示のプロセス５００を示す。５１０において初期的に、制御ユニット３１０は、所定のテストパターンをレシーバ３０５に印加する。本明細書において図３Ａに関連して上述したように、所定のパターンは、ダミートランスミッタ３５０からの擬似ランダムバイナリシーケンスを印加すること、制御ユニット３１０からのテストパターンを印加すること、及び／又はそれらの組み合わせを含み得る。５２０において、制御ユニット３１０は、（直接的に又は誤差検出器３４０を介して）レシーバ回路３３０の出力を測定して、出力が、予期される出力信号の所定のパターンに合致するかを判定する。少なくとも一つの例において、誤差検出器３４０は、制御ユニット３１０から所定のパターンを受信し、レシーバ回路３３０の出力がその所定のパターンに合致するかを判定する。５３０において、制御ユニット３１０は、（例えば、誤差検出器３４０比較の結果を受信することにより）レシーバ回路３３０の出力が誤差を含むか否かを判定する。
【００４０】
制御ユニット３１０が、レシーバ回路３３０の出力が如何なる誤差を含まないと（５３０において）判定する場合、制御ユニット３１０は、（５４０において）所定のステップ（例えば、図４Ａ及び４Ｂに関連して本明細書において上述したタイミングユニットステップ及び振幅ステップ）を用いて、テスト信号の振幅及び／又はクロックの位相を選択的に調節する。本明細書において上述したように、制御ユニット３１０は、レシーバ３０５のために用いられるべき測定モデルに基づいて、個別に又はそれらの組み合わせで及び／又は任意選択で他のオフセットと共に、テスト信号の振幅及び／又はクロックの位相を選択的に調節することができる。（５４０において）このようにして振幅及び／又は位相を調節した後、制御ユニット３１０は、このような調節された振幅及び／又は位相を備えた（及び任意選択でこのような他のオフセットを備えた）（５１０において）テストパターンを次の測定のためにレシーバ３０５に印加する。
【００４１】
制御ユニット３１０が、レシーバ回路３３０の出力が誤差を含むと判定する（５３０において）場合、制御ユニット３１０は、誤差の数が所定の限界を超えるか否かを（５５０において）判定する。所定の限界は、データアイダイアグラムの「構造」に基づき得る。例えば、印加されたオフセットが「アイ」をその外側限界（水平及び／又は垂直）まで伸張する場合、誤差の数が増大し得る。
【００４２】
また、所定の限界は、デバイス（例えば、レシーバ３０５）レーティング及び信号許容誤差限界に基づき得る。例えば、デバイスが或る精度に基づく応用例に用いられる場合、少数の誤差でも許容不能であり得、そのため、所定の誤差限界は、控えめに見積もって小さい数に設定され得る。或いは、デバイスが或る高許容誤差応用例のために用いられる場合、所定の誤差限界がたっぷりと大きな数に設定され得る。
【００４３】
制御ユニット３１０が、誤差の数が所定の限界を超えないと判定する（５５０において）場合、制御ユニット３１０は、（ａ）所定のステップを用いてテスト信号の振幅及び／又はクロックの位相を（５４０において）選択的に調節し、（ｂ）このような調節された振幅及び／又は位相を備えた（及び任意選択でこのような他のオフセットを備えた）テストパターンを（５１０において）次の測定のためにレシーバ３０５に印加する。或いは、制御ユニット３１０が、（５５０において）誤差の数が所定の限界を超えると判定する場合、このような数はレシーバ３０５レンジの外側境界を示し得、そのため、制御ユニット３１０は、レポートを（５６０において）生成する。少なくとも一つの例において、レポートは、測定されたデータアイダイアグラム、及び（ａ）テストパターンの種々の段階におけるデータアイダイアグラムの形状及び形態、及び（ｂ）それらの段階における信号振幅及び／又はクロック位相の値、を含む関連パラメータを含む。
【００４４】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。例えば、オペレーションは、必ずしも本明細書において説明される特定の順になされる必要はない。また、いくつかのオペレーションが幾つかの実施例において必ずしも必要とされるわけではない。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【国際調査報告】
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