(57)【要約】  デマルチプレクサ回路を含む液晶ディスプレイである。前記ディスプレイ用のデマルチプレクサ回路は、集積回路ユニットと前記集積回路ユニットに電気的に接続されたロジックユニットとを含む。集積回路ユニットは、第１のパルス信号、第２のパルス信号及び第３のパルス信号という３つのパルス信号を出力する。ロジックユニットは、高低レベル状態の異なる前記３つのパルス信号を少なくとも４つの制御信号に変換する。
2019523903.tif 000002
【特許請求の範囲】
【請求項１】
第１のパルス信号、第２のパルス信号及び第３のパルス信号という３つのパルス信号を出力する集積回路ユニットと、
前記集積回路ユニットに電気的に接続され、かつ高低レベル状態の異なる前記３つのパルス信号を少なくとも４つの制御信号に変換するロジックユニットと、を含み、
前記ロジックユニットは、第１の３入力ＮＡＮＤゲート、第２の３入力ＮＡＮＤゲート、第３の３入力ＮＡＮＤゲート及び第４の３入力ＮＡＮＤゲートという４つの３入力ＮＡＮＤゲートと、第１のバッファ、第２のバッファ、第３のバッファ及び第４のバッファという４つのバッファとを含み、各バッファがそれぞれ４つの３入力ＮＡＮＤゲートに一対一に対応して電気的に接続され、
前記第１の３入力ＮＡＮＤゲートの第１の入力端子は、前記第２の３入力ＮＡＮＤゲートの第２の入力端子と前記第３の３入力ＮＡＮＤゲートの第２の入力端子にそれぞれ電気的に接続され、前記第１の３入力ＮＡＮＤゲートの第２の入力端子は、前記第２の３入力ＮＡＮＤゲートの第３の入力端子と前記第４の３入力ＮＡＮＤゲートの第２の入力端子にそれぞれ電気的に接続され、前記第１の３入力ＮＡＮＤゲートの第３の入力端子は、前記第３の３入力ＮＡＮＤゲートの第３の入力端子と前記第４の３入力ＮＡＮＤゲートの第３の入力端子にそれぞれ電気的に接続され、前記第１の３入力ＮＡＮＤゲートの出力端子は、前記第２の３入力ＮＡＮＤゲートの第１の入力端子、前記第３の３入力ＮＡＮＤゲートの第１の入力端子、前記第４の３入力ＮＡＮＤゲートの第１の入力端子及び前記第１のバッファの入力端子にそれぞれ電気的に接続され、前記第２の３入力ＮＡＮＤゲートの出力端子は、前記第２のバッファの入力端子に電気的に接続され、前記第３の３入力ＮＡＮＤゲートの出力端子は、前記第３のバッファの入力端子に電気的に接続され、前記第４の３入力ＮＡＮＤゲートの出力端子は、前記第４のバッファの入力端子に電気的に接続され、前記第１のパルス信号、第２のパルス信号及び第３のパルス信号は、それぞれ前記第１の３入力ＮＡＮＤゲートの第１の入力端子、第２の入力端子及び第３の入力端子に入力され、
各バッファは、互いに直列接続された３つのインバータを含む第１のインバータ群を含み、
前記３入力ＮＡＮＤゲートの第１の入力端子がＡ信号を入力し、第２の入力端子がＢ信号を入力し、第３の入力端子がＣ信号を入力すると、前記３入力ＮＡＮＤゲートの出力端子が出力するＤ信号は、
【数１】
2019523903.tif 000011
であり、前記インバータの入力端子がＥ信号であると、前記インバータの出力端子が出力するＦ信号は、
【数２】
2019523903.tif 000012
であり、
前記ロジックユニットは、高低レベル状態の異なる前記３つのパルス信号を、第１の制御信号、第２の制御信号、第３の制御信号及び第４の制御信号という４つの制御信号に変換する、ディスプレイ用のデマルチプレクサ回路。
【請求項２】
第１のパルス信号、第２のパルス信号及び第３のパルス信号という３つのパルス信号を出力する集積回路ユニットと、
前記集積回路ユニットに電気的に接続され、かつ高低レベル状態の異なる前記３つのパルス信号を少なくとも４つの制御信号に変換するロジックユニットと、を含む、ディスプレイ用のデマルチプレクサ回路。
【請求項３】
前記ロジックユニットは、ＮＡＮＤゲート素子と前記ＮＡＮＤゲート素子に電気的に接続されたバッファ素子とを含み、前記集積回路ユニットは、前記ＮＡＮＤゲート素子に前記３つのパルス信号を提供する、請求項１に記載のディスプレイ用のデマルチプレクサ回路。
【請求項４】
前記ＮＡＮＤゲート素子は、組み合わせて接続された第１の３入力ＮＡＮＤゲート、第２の３入力ＮＡＮＤゲート、第３の３入力ＮＡＮＤゲート及び第４の３入力ＮＡＮＤゲートという４つの３入力ＮＡＮＤゲートを含み、前記バッファ素子は、第１のバッファ、第２のバッファ、第３のバッファ及び第４のバッファという４つのバッファ素子を含み、各バッファがそれぞれ４つの３入力ＮＡＮＤゲートに一対一に対応して電気的に接続される、請求項２に記載のディスプレイ用のデマルチプレクサ回路。
【請求項５】
前記第１の３入力ＮＡＮＤゲートの第１の入力端子は、前記第２の３入力ＮＡＮＤゲートの第２の入力端子と前記第３の３入力ＮＡＮＤゲートの第２の入力端子にそれぞれ電気的に接続され、前記第１の３入力ＮＡＮＤゲートの第２の入力端子は、前記第２の３入力ＮＡＮＤゲートの第３の入力端子と前記第４の３入力ＮＡＮＤゲートの第２の入力端子にそれぞれ電気的に接続され、前記第１の３入力ＮＡＮＤゲートの第３の入力端子は、前記第３の３入力ＮＡＮＤゲートの第３の入力端子と前記第４の３入力ＮＡＮＤゲートの第３の入力端子にそれぞれ電気的に接続され、前記第１の３入力ＮＡＮＤゲートの出力端子は、前記第２の３入力ＮＡＮＤゲートの第１の入力端子、前記第３の３入力ＮＡＮＤゲートの第１の入力端子、前記第４の３入力ＮＡＮＤゲートの第１の入力端子及び前記第１のバッファの入力端子にそれぞれ電気的に接続され、前記第２の３入力ＮＡＮＤゲートの出力端子は、前記第２のバッファの入力端子に電気的に接続され、前記第３の３入力ＮＡＮＤゲートの出力端子は、前記第３のバッファの入力端子に電気的に接続され、前記第４の３入力ＮＡＮＤゲートの出力端子は、前記第４のバッファの入力端子に電気的に接続され、前記第１のパルス信号、第２のパルス信号及び第３のパルス信号は、それぞれ前記第１の３入力ＮＡＮＤゲートの第１の入力端子、第２の入力端子及び第３の入力端子に入力される、請求項３に記載のディスプレイ用のデマルチプレクサ回路。
【請求項６】
各バッファは、互いに直列接続された３つのインバータを含む第１のインバータ群を含む、請求項４に記載のディスプレイ用のデマルチプレクサ回路。
【請求項７】
各バッファは、第２のインバータ群をさらに含み、前記第２のインバータ群は、互いに直列接続された二つのインバータを含み、かつ第１のインバータ群に並列接続される、請求項５に記載のディスプレイ用のデマルチプレクサ回路。
【請求項８】
前記３入力ＮＡＮＤゲートの第１の入力端子がＡ信号を入力し、第２の入力端子がＢ信号を入力し、第３の入力端子がＣ信号を入力すると、前記３入力ＮＡＮＤゲートの出力端子が出力するＤ信号は、
【数３】
2019523903.tif 000013
であり、前記インバータの入力端子がＥ信号であると、前記インバータの出力端子が出力するＦ信号は、
【数４】
2019523903.tif 000014
である、請求項５に記載のディスプレイ用のデマルチプレクサ回路。
【請求項９】
前記ロジックユニットは、高低レベル状態の異なる前記３つのパルス信号を、第１の制御信号、第２の制御信号、第３の制御信号及び第４の制御信号という４つの制御信号に変換する、請求項５に記載のディスプレイ用のデマルチプレクサ回路。
【請求項１０】
前記ロジックユニットは、高低レベル状態の異なる前記３つのパルス信号を、第１の制御信号、第２の制御信号、第３の制御信号、第４の制御信号、第５の制御信号、第６の制御信号、第７の制御信号及び第８の制御信号という８つの制御信号に変換する、請求項６に記載のディスプレイ用のデマルチプレクサ回路。
【請求項１１】
デマルチプレクサ回路を含み、
前記デマルチプレクサ回路は、集積回路ユニットと前記集積回路ユニットに電気的に接続されたロジックユニットとを含み、
前記集積回路ユニットは、第１のパルス信号、第２のパルス信号及び第３のパルス信号という３つのパルス信号を出力し、
前記ロジックユニットは、高低レベル状態の異なる前記３つのパルス信号を少なくとも４つの制御信号に変換する、液晶ディスプレイ。
【請求項１２】
前記ロジックユニットは、ＮＡＮＤゲート素子と前記ＮＡＮＤゲート素子に電気的に接続されたバッファ素子とを含み、前記集積回路ユニットは、前記ＮＡＮＤゲート素子に前記３つのパルス信号を提供する、請求項１０に記載の液晶ディスプレイ。
【請求項１３】
前記ＮＡＮＤゲート素子は、組み合わせて接続された第１の３入力ＮＡＮＤゲート、第２の３入力ＮＡＮＤゲート、第３の３入力ＮＡＮＤゲート及び第４の３入力ＮＡＮＤゲートという４つの３入力ＮＡＮＤゲートを含み、前記バッファ素子は、第１のバッファ、第２のバッファ、第３のバッファ及び第４のバッファという４つのバッファ素子を含み、各バッファがそれぞれ４つの３入力ＮＡＮＤゲートに一対一に対応して電気的に接続される、請求項１１に記載の液晶ディスプレイ。
【請求項１４】
前記第１の３入力ＮＡＮＤゲートの第１の入力端子は、前記第２の３入力ＮＡＮＤゲートの第２の入力端子と前記第３の３入力ＮＡＮＤゲートの第２の入力端子にそれぞれ電気的に接続され、前記第１の３入力ＮＡＮＤゲートの第２の入力端子は、前記第２の３入力ＮＡＮＤゲートの第３の入力端子と前記第４の３入力ＮＡＮＤゲートの第２の入力端子にそれぞれ電気的に接続され、前記第１の３入力ＮＡＮＤゲートの第３の入力端子は、前記第３の３入力ＮＡＮＤゲートの第３の入力端子と前記第４の３入力ＮＡＮＤゲートの第３の入力端子にそれぞれ電気的に接続され、前記第１の３入力ＮＡＮＤゲートの出力端子は、前記第２の３入力ＮＡＮＤゲートの第１の入力端子、前記第３の３入力ＮＡＮＤゲートの第１の入力端子、前記第４の３入力ＮＡＮＤゲートの第１の入力端子及び前記第１のバッファの入力端子にそれぞれ電気的に接続され、前記第２の３入力ＮＡＮＤゲートの出力端子は、前記第２のバッファの入力端子に電気的に接続され、前記第３の３入力ＮＡＮＤゲートの出力端子は、前記第３のバッファの入力端子に電気的に接続され、前記第４の３入力ＮＡＮＤゲートの出力端子は、前記第４のバッファの入力端子に電気的に接続され、前記第１のパルス信号、第２のパルス信号及び第３のパルス信号は、それぞれ前記第１の３入力ＮＡＮＤゲートの第１の入力端子、第２の入力端子及び第３の入力端子に入力される、請求項１２に記載の液晶ディスプレイ。
【請求項１５】
各バッファは、互いに直列接続された３つのインバータを含む第１のインバータ群を含む、請求項１３に記載の液晶ディスプレイ。
【請求項１６】
各バッファは、第２のインバータ群をさらに含み、前記第２のインバータ群は、互いに直列接続された二つのインバータを含み、かつ第１のインバータ群に並列接続される、請求項１４に記載の液晶ディスプレイ。
【請求項１７】
前記３入力ＮＡＮＤゲートの第１の入力端子がＡ信号を入力し、第２の入力端子がＢ信号を入力し、第３の入力端子がＣ信号を入力すると、前記３入力ＮＡＮＤゲートの出力端子が出力するＤ信号は、
【数５】
2019523903.tif 000015
であり、前記インバータの入力端子がＥ信号であると、前記インバータの出力端子が出力するＦ信号は、
【数６】
2019523903.tif 000016
である、請求項１４に記載の液晶ディスプレイ。
【請求項１８】
前記ロジックユニットは、高低レベル状態の異なる前記３つのパルス信号を、第１の制御信号、第２の制御信号、第３の制御信号及び第４の制御信号という４つの制御信号に変換する、請求項１４に記載の液晶ディスプレイ。
【請求項１９】
前記ロジックユニットは、高低レベル状態の異なる前記３つのパルス信号を、第１の制御信号、第２の制御信号、第３の制御信号、第４の制御信号、第５の制御信号、第６の制御信号、第７の制御信号及び第８の制御信号という８つの制御信号に変換する、請求項１５に記載の液晶ディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示の技術分野に関し、特にデマルチプレクサ回路及び該デマルチプレクサ回路を有する液晶ディスプレイに関する。
【背景技術】
【０００２】
現在、液晶ディスプレイは、電子表示製品、例えばテレビ、コンピュータ画面、ノートパソコン、携帯電話などに広範囲に応用されている。
【０００３】
液晶ディスプレイアレイの製造において、集積回路（ＩＣ）の出力ピン（Ｐｉｎ）の数を減少させるためのデマルチプレクサ（Ｄｅｍｕｘ）回路がある。通常、一般的なＤｅｍｕｘ回路は、Ｎ型ＴＦＴ（ＴｈｉｍＦｉｌｍＴｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）によって制御され、同時に４つのタイミング制御信号（ＣＫＲ、ＣＫＧ、ＣＫＢ、ＣＫＷ）を必要とするＤｅｍｕｘ回路と、Ｐ型ＴＦＴを伝達ゲートとすることにより制御され、同時に８つのタイミング制御信号（ＣＫＲ、ＣＫＧ、ＣＫＢ、ＣＫＷ、ＸＣＫＲ、ＸＣＫＧ、ＸＣＫＢ、ＸＣＫＷ）を必要とするＤｅｍｕｘ回路の２種類がある。以上の２種類のＤｅｍｕｘ回路は、いずれもＩＣ信号の多出力（例えば、１ｔｏ４）を実現することにより、ＩＣの出力Ｐｉｎの数を大幅に減少させることができる。しかしながら、Ｄｅｍｕｘ回路のこれらのタイミング制御信号は一般的にＩＣの別個のＰｉｎによって出力され、高解像度の薄膜トランジスタ液晶ディスプレイにおいて、これはＩＣの出力Ｐｉｎの数にとって大きなチャレンジとなり、製品のコストも増加する。
【０００４】
このため、Ｄｅｍｕｘ回路を提供することにより、従来技術に存在する問題を解決する必要がある。
【発明の概要】
【０００５】
液晶ディスプレイのコストをさらに低減するために、本発明は、ディスプレイ用のデマルチプレクサ回路及び液晶ディスプレイを提供する。
【０００６】
本発明は、
第１のパルス信号、第２のパルス信号及び第３のパルス信号という３つのパルス信号を出力する集積回路ユニットと、
前記集積回路ユニットに電気的に接続され、かつ高低レベル状態の異なる前記３つのパルス信号を少なくとも４つの制御信号に変換するロジックユニットと、を含み、
前記ロジックユニットは、第１の３入力ＮＡＮＤゲート、第２の３入力ＮＡＮＤゲート、第３の３入力ＮＡＮＤゲート及び第４の３入力ＮＡＮＤゲートという４つの３入力ＮＡＮＤゲートと、第１のバッファ、第２のバッファ、第３のバッファ及び第４のバッファという４つのバッファとを含み、各バッファがそれぞれ４つの３入力ＮＡＮＤゲートに一対一に対応して電気的に接続され、
前記第１の３入力ＮＡＮＤゲートの第１の入力端子は、前記第２の３入力ＮＡＮＤゲートの第２の入力端子と前記第３の３入力ＮＡＮＤゲートの第２の入力端子にそれぞれ電気的に接続され、前記第１の３入力ＮＡＮＤゲートの第２の入力端子は、前記第２の３入力ＮＡＮＤゲートの第３の入力端子と前記第４の３入力ＮＡＮＤゲートの第２の入力端子にそれぞれ電気的に接続され、前記第１の３入力ＮＡＮＤゲートの第３の入力端子は、前記第３の３入力ＮＡＮＤゲートの第３の入力端子と前記第４の３入力ＮＡＮＤゲートの第３の入力端子にそれぞれ電気的に接続され、前記第１の３入力ＮＡＮＤゲートの出力端子は、前記第２の３入力ＮＡＮＤゲートの第１の入力端子、前記第３の３入力ＮＡＮＤゲートの第１の入力端子、前記第４の３入力ＮＡＮＤゲートの第１の入力端子及び前記第１のバッファの入力端子にそれぞれ電気的に接続され、前記第２の３入力ＮＡＮＤゲートの出力端子は、前記第２のバッファの入力端子に電気的に接続され、前記第３の３入力ＮＡＮＤゲートの出力端子は、前記第３のバッファの入力端子に電気的に接続され、前記第４の３入力ＮＡＮＤゲートの出力端子は、前記第４のバッファの入力端子に電気的に接続され、前記第１のパルス信号、第２のパルス信号及び第３のパルス信号は、それぞれ前記第１の３入力ＮＡＮＤゲートの第１の入力端子、第２の入力端子及び第３の入力端子に入力され、
各バッファは、互いに直列接続された３つのインバータを含む第１のインバータ群を含み、
前記３入力ＮＡＮＤゲートの第１の入力端子がＡ信号を入力し、第２の入力端子がＢ信号を入力し、第３の入力端子がＣ信号を入力すると、前記３入力ＮＡＮＤゲートの出力端子が出力するＤ信号は、
【数１】
2019523903.tif 000003
であり、前記インバータの入力端子がＥ信号であると、前記インバータの出力端子が出力するＦ信号は、
【数２】
2019523903.tif 000004
であり、
前記ロジックユニットは、高低レベル状態の異なる前記３つのパルス信号を、第１の制御信号、第２の制御信号、第３の制御信号及び第４の制御信号という４つの制御信号に変換する、ディスプレイ用のデマルチプレクサ回路を提供する。
【０００７】
ディスプレイ用のデマルチプレクサ回路は、第１のパルス信号、第２のパルス信号及び第３のパルス信号という３つのパルス信号を出力する集積回路ユニットと、
前記集積回路ユニットに電気的に接続され、かつ高低レベル状態の異なる前記３つのパルス信号を少なくとも４つの制御信号に変換するロジックユニットと、を含む。本発明は、デマルチプレクサ回路にロジックユニットを増設し、集積回路ユニットが出力した３つのパルス信号を少なくとも４つの制御信号に変換することにより、各制御信号をいずれも集積回路ユニットの対応するピンにより出力する必要を回避し、集積回路ユニットの出力ピンの数を減少させ、コストを低下させることができる。
【０００８】
本発明に係るディスプレイ用のデマルチプレクサ回路において、前記ロジックユニットは、ＮＡＮＤゲート素子と前記ＮＡＮＤゲート素子に電気的に接続されたバッファ素子とを含み、前記集積回路ユニットは、前記ＮＡＮＤゲート素子に前記３つのパルス信号を提供する。
【０００９】
本発明に係るディスプレイ用のデマルチプレクサ回路において、前記ＮＡＮＤゲート素子は、組み合わせて接続された第１の３入力ＮＡＮＤゲート、第２の３入力ＮＡＮＤゲート、第３の３入力ＮＡＮＤゲート及び第４の３入力ＮＡＮＤゲートという４つの３入力ＮＡＮＤゲートを含み、前記バッファ素子は、第１のバッファ、第２のバッファ、第３のバッファ及び第４のバッファという４つのバッファ素子を含み、各バッファがそれぞれ４つの３入力ＮＡＮＤゲートに一対一に対応して電気的に接続される。
【００１０】
本発明に係るディスプレイ用のデマルチプレクサ回路において、前記第１の３入力ＮＡＮＤゲートの第１の入力端子は、前記第２の３入力ＮＡＮＤゲートの第２の入力端子と前記第３の３入力ＮＡＮＤゲートの第２の入力端子にそれぞれ電気的に接続され、前記第１の３入力ＮＡＮＤゲートの第２の入力端子は、前記第２の３入力ＮＡＮＤゲートの第３の入力端子と前記第４の３入力ＮＡＮＤゲートの第２の入力端子にそれぞれ電気的に接続され、前記第１の３入力ＮＡＮＤゲートの第３の入力端子は、前記第３の３入力ＮＡＮＤゲートの第３の入力端子と前記第４の３入力ＮＡＮＤゲートの第３の入力端子にそれぞれ電気的に接続され、前記第１の３入力ＮＡＮＤゲートの出力端子は、前記第２の３入力ＮＡＮＤゲートの第１の入力端子、前記第３の３入力ＮＡＮＤゲートの第１の入力端子、前記第４の３入力ＮＡＮＤゲートの第１の入力端子及び前記第１のバッファの入力端子にそれぞれ電気的に接続され、前記第２の３入力ＮＡＮＤゲートの出力端子は、前記第２のバッファの入力端子に電気的に接続され、前記第３の３入力ＮＡＮＤゲートの出力端子は、前記第３のバッファの入力端子に電気的に接続され、前記第４の３入力ＮＡＮＤゲートの出力端子は、前記第４のバッファの入力端子に電気的に接続され、前記第１のパルス信号、第２のパルス信号及び第３のパルス信号は、それぞれ前記第１の３入力ＮＡＮＤゲートの第１の入力端子、第２の入力端子及び第３の入力端子に入力される。
【００１１】
本発明に係るディスプレイ用のデマルチプレクサ回路において、各バッファは、互いに直列接続された３つのインバータを含む第１のインバータ群を含む。
【００１２】
本発明に係るディスプレイ用のデマルチプレクサ回路において、各バッファは、第２のインバータ群をさらに含み、前記第２のインバータ群は、互いに直列接続された二つのインバータを含み、かつ第１のインバータ群に並列接続される。
【００１３】
本発明に係るディスプレイ用のデマルチプレクサ回路において、前記３入力ＮＡＮＤゲートの第１の入力端子がＡ信号を入力し、第２の入力端子がＢ信号を入力し、第３の入力端子がＣ信号を入力すると、前記３入力ＮＡＮＤゲートの出力端子が出力するＤ信号は、
【数３】
2019523903.tif 000005
であり、前記インバータの入力端子がＥ信号であると、前記インバータの出力端子が出力するＦ信号は、
【数４】
2019523903.tif 000006
である。
【００１４】
本発明に係るディスプレイ用のデマルチプレクサ回路において、前記ロジックユニットは、高低レベル状態の異なる前記３つのパルス信号を、第１の制御信号、第２の制御信号、第３の制御信号及び第４の制御信号という４つの制御信号に変換する。
【００１５】
本発明に係るディスプレイ用のデマルチプレクサ回路において、前記ロジックユニットは、高低レベル状態の異なる前記３つのパルス信号を、第１の制御信号、第２の制御信号、第３の制御信号、第４の制御信号、第５の制御信号、第６の制御信号、第７の制御信号及び第８の制御信号という８つの制御信号に変換する。
【００１６】
本発明は、上記デマルチプレクサ回路を含む液晶ディスプレイをさらに提供する。
【００１７】
本発明は、デマルチプレクサ回路にロジックユニットを増設し、集積回路ユニットが出力した３つのパルス信号を少なくとも４つの制御信号に変換することにより、各制御信号をいずれも集積回路ユニットの対応するピンにより出力する必要を回避し、集積回路ユニットの出力ピンの数を減少させ、コストを低下させることができる。
【図面の簡単な説明】
【００１８】
本発明の実施例又は従来技術における技術手段をより明確に説明するために、以下、実施例に必要な図面を簡単に説明する。以下記載される図面は、本発明の一部の実施例に過ぎず、当業者にとって、創造的作業をすることなく、これらの図面に基づいて他の図面を得ることもできる。
【００１９】
【図１】本発明に係るディスプレイ用のデマルチプレクサ回路の構造概略図である。
【図２】本発明に係るディスプレイ用のデマルチプレクサ回路の実施例１の構造概略図である。
【図３】本発明に係るディスプレイ用のデマルチプレクサ回路の実施例１のパルス信号及び制御信号の動作タイミングチャートである。
【図４】本発明に係るディスプレイ用のデマルチプレクサ回路の実施例２の構造概略図である。
【図５】本発明に係るディスプレイ用のデマルチプレクサ回路の実施例２のパルス信号及び制御信号の動作タイミングチャートである。
【発明を実施するための形態】
【００２０】
図面における図式に示すとおり、同一の素子符号は、同一の素子を表す。以下の説明は、例示した本発明の具体的な実施例に基づくものであり、詳述していない本発明の他の具体的な実施例を限定するものとみなすべきではない。
【００２１】
図１に示すとおり、本発明は、集積回路ユニット１１と集積回路ユニット１１に電気的に接続されたロジックユニット１２とを含むディスプレイ用のデマルチプレクサ回路１を提供する。集積回路ユニット１１は、第１のパルス信号Ｖ１、第２のパルス信号Ｖ２及び第３のパルス信号Ｖ３という３つのパルス信号を出力する。通常、３つのパルス信号は、それぞれ集積回路ユニット１１の３つのピンにより直接的に出力される。
【００２２】
ロジックユニット１２は、高低レベル状態の異なる３つのパルス信号を少なくとも４つの制御信号に変換する。本発明は、デマルチプレクサ回路にロジックユニットを増設し、集積回路ユニットが出力した３つのパルス信号を少なくとも４つの制御信号に変換することにより、各制御信号をいずれも集積回路ユニットの対応するピンにより出力する必要を回避し、集積回路ユニットの出力ピンの数を減少させ、コストを低下させることができる。
【００２３】
具体的には、ロジックユニットは、ＮＡＮＤゲート素子１２１と前記ＮＡＮＤゲート素子に電気的に接続されたバッファ素子１２２とを含む。ＮＡＮＤゲート素子１２１は、第１の３入力ＮＡＮＤゲート、第２の３入力ＮＡＮＤゲート、第３の３入力ＮＡＮＤゲート及び第４の３入力ＮＡＮＤゲートという４つの３入力ＮＡＮＤゲートを含む。バッファ素子１２２は、第１のバッファ、第２のバッファ、第３のバッファ及び第４のバッファという４つのバッファ素子を含む。４つのバッファは、４つの３入力ＮＡＮＤゲートに一対一に対応して電気的に接続される。
【００２４】
より具体的には、第１の３入力ＮＡＮＤゲートの第１の入力端子は、第２の３入力ＮＡＮＤゲートの第２の入力端子と第３の３入力ＮＡＮＤゲートの第２の入力端子にそれぞれ電気的に接続され、第１の３入力ＮＡＮＤゲートの第２の入力端子は、第２の３入力ＮＡＮＤゲートの第３の入力端子と第４の３入力ＮＡＮＤゲートの第２の入力端子にそれぞれ電気的に接続される。第１の３入力ＮＡＮＤゲートの第３の入力端子は、第３の３入力ＮＡＮＤゲートの第３の入力端子と第４の３入力ＮＡＮＤゲートの第３の入力端子にそれぞれ電気的に接続される。
【００２５】
第１の３入力ＮＡＮＤゲートの出力端子は、第２の３入力ＮＡＮＤゲートの第１の入力端子、第３の３入力ＮＡＮＤゲートの第１の入力端子、第４の３入力ＮＡＮＤゲートの第１の入力端子及び第１のバッファの入力端子にそれぞれ電気的に接続される。第２の３入力ＮＡＮＤゲートの出力端子は、第２のバッファの入力端子に電気的に接続される。第３の３入力ＮＡＮＤゲートの出力端子は、第３のバッファの入力端子に電気的に接続される。第４の３入力ＮＡＮＤゲートの出力端子は、第４のバッファの入力端子に電気的に接続される。第１のパルス信号、第２のパルス信号及び第３のパルス信号は、それぞれ第１の３入力ＮＡＮＤゲートの第１の入力端子、第２の入力端子及び第３の入力端子に入力される。
【００２６】
図２に示すとおり、本好ましい実施例１において各バッファは、互いに直列接続された３つのインバータを含む第１のインバータ群を含む。したがって、ロジックユニットは、高低レベル状態の異なる前記３つのパルス信号を各バッファの出力端子により４つの制御信号に変換して出力する。４つの制御信号は、それぞれ第１の制御信号ＣＫＲ、第２の制御信号ＣＫＧ、第３の制御信号ＣＫＢ及び第４の制御信号ＣＫＲＷである。
【００２７】
ロジックユニットは、離散信号の伝達及び処理を行い、二進法原理でデジタル信号のロジック演算及び操作を実現し、より具体的には、ロジックユニットにおける３入力ＮＡＮＤゲートは、ＡＮＤゲートとＮＯＴゲートを組み合わせたものであり、まずＡＮＤ演算を行い、次にＮＯＴ演算を行う。前記３入力ＮＡＮＤゲートの第１の入力端子がＡ信号を入力し、第２の入力端子がＢ信号を入力し、第３の入力端子がＣ信号を入力すると、前記３入力ＮＡＮＤゲートの出力端子が出力するＤ信号は、
【数５】
2019523903.tif 000007
であり、その真理値表を以下の図１に示す。
【００２８】
【表１】
2019523903.tif 000008
【００２９】
ロジックユニットにおけるインバータは、入力信号の位相を１８０度反転させることができる。前記インバータの入力端子がＥ信号であると、前記インバータの出力端子が出力するＦ信号は、
【数６】
2019523903.tif 000009
であり、その真理値表を以下の図２に示す。
【００３０】
【表２】
2019523903.tif 000010
【００３１】
したがって、図２と図３を参照すると、デマルチプレクサ回路において、ロジックユニットにより４つの制御信号を生成する動作原理は、次のとおりである。
【００３２】
Ｖ１、Ｖ２、Ｖ３パルス信号が同時に高レベルである場合、ロジックユニットの演算により、ＣＫＲ出力は、高レベルであり、ＣＫＧ、ＣＫＢ及びＣＫＷ出力は、低レベルであり、ロジックユニットは、高レベルのＣＫＲ信号を制御信号として出力することができる。
【００３３】
Ｖ１パルス信号が高レベルであり、Ｖ２パルス信号が高レベルであり、Ｖ３パルス信号が低レベルである場合、ＣＫＧ出力は、高レベルであり、ＣＫＲ、ＣＫＢ及びＣＫＷ出力は、低レベルである。ロジックユニットは、高レベルのＣＫＧ信号を制御信号として出力することができる。
【００３４】
Ｖ１パルス信号が高レベルであり、Ｖ２パルス信号が低レベルであり、Ｖ３パルス信号が高レベルである場合、ＣＫＢ出力は、高レベルであり、ＣＫＲ、ＣＫＧ及びＣＫＷは、低レベルである。ロジックユニットは、高レベルのＣＫＢ信号を制御信号として出力することができる。
【００３５】
Ｖ１パルス信号が低レベルであり、Ｖ２パルス信号が高レベルであり、Ｖ３パルス信号が高レベルである場合、ＣＫＷ出力は、高レベルであり、ＣＫＲ、ＣＫＧ及びＣＫＢは、低レベルである。ロジックユニットは、高レベルのＣＫＷ信号を制御信号として出力することができる。
【００３６】
Ｖ１、Ｖ２、Ｖ３パルス信号が同時に低レベルである場合、ＣＫＲ、ＣＫＧ、ＣＫＢ及びＣＫＷ出力は、低いレベルである。ロジックユニットは、制御信号を出力しない。
【００３７】
このようにして、ロジックユニットの演算により、集積回路ユニットが出力した３つのパルス信号を４つの制御信号（ＣＫＲ、ＣＫＧ、ＣＫＢ、ＣＫＷ）に変換し、それぞれロジックユニットの４つのバッファの出力端子から出力することができ、それにより集積回路ユニットのピンの数をある程度低減し、コストを低下させる。
【００３８】
図４に示すとおり、本好ましい実施例２において各バッファは、第１のインバータ群と第１のインバータ群に並列接続された第２のインバータ群とを含む。第１のインバータ群は、互いに直列接続された３つのインバータを含み、第２のインバータ群は、互いに直列接続された二つのインバータを含む。したがって、各バッファは、二つの出力端子を有し、ロジックユニットは、高低レベル状態の異なる前記３つのパルス信号をバッファの出力端子により８つの制御信号に変換して出力する。８つの制御信号は、それぞれ第１の制御信号ＣＫＲ、第２の制御信号ＣＫＧ、第３の制御信号ＣＫＢ、第４の制御信号ＣＫＲＷ、第５の制御信号ＸＣＫＲ、第６の制御信号ＸＣＫＧ、第７の制御信号ＸＣＫＢ及び第９の制御信号ＸＣＫＷである。
【００３９】
演算原理が本発明の実施例１と一致するため、図４と図５を参照すると、デマルチプレクサ回路において、ロジックユニットにより８つの制御信号を生成する動作原理は、次のとおりである。
【００４０】
Ｖ１、Ｖ２、Ｖ３パルス信号が同時に高レベルである場合、ロジックユニットの演算により、ＣＫＲ出力は、高レベルであり、ＸＣＫＲは、低レベルであり、ＣＫＧは、低レベルであり、ＸＣＫＧは、高レベルであり、ＣＫＢは、低レベルであり、ＸＣＫＢは、高レベルであり、ＣＫＷは、低レベルであり、ＸＣＫＷは、高レベルである。ロジックユニットは、高レベルのＣＫＲ信号及び低レベルのＸＣＫＲを制御信号として出力することができる。
【００４１】
Ｖ１パルス信号が高レベルであり、Ｖ２パルス信号が高レベルであり、Ｖ３パルス信号が低レベルである場合、ＣＫＧは、高レベルであり、ＸＣＫＧは、低レベルであり、ＣＫＲ出力は、低レベルであり、ＸＣＫＲは、高レベルであり、ＣＫＢは、低レベルであり、ＸＣＫＢは、高レベルであり、ＣＫＷは、低レベルであり、ＸＣＫＷは、高レベルである。ロジックユニットは、高レベルのＣＫＧ信号及び低レベルのＸＣＫＧを制御信号として出力することができる。
【００４２】
Ｖ１パルス信号が高レベルであり、Ｖ２パルス信号が低レベルであり、Ｖ３パルス信号が高レベルである場合、ＣＫＢ出力は、高レベルであり、ＸＣＫＢは、低レベルであり、ＣＫＲ出力は、低レベルであり、ＸＣＫＲは、高レベルであり、ＣＫＧは、低レベルであり、ＸＣＫＧは、高レベルであり、ＣＫＷは、低レベルであり、ＸＣＫＷは、高レベルである。ロジックユニットは、高レベルのＣＫＢ信号及び低レベルのＸＣＫＢを制御信号として出力することができる。
【００４３】
Ｖ１パルス信号が低レベルであり、Ｖ２パルス信号が高レベルであり、Ｖ３パルス信号が高レベルである場合、ＣＫＷ出力は、高レベルであり、ＸＣＫＷは、低レベルであり、ＣＫＲ出力は、低レベルであり、ＸＣＫＲは、高レベルであり、ＣＫＧは、低レベルであり、ＸＣＫＧは、高レベルであり、ＣＫＢは、低レベルであり、ＸＣＫＢは、高レベルである。ロジックユニットは、高レベルのＣＫＷ信号及び低レベルのＸＣＫＷを制御信号として出力することができる。
【００４４】
Ｖ１、Ｖ２、Ｖ３パルス信号が同時に低レベルである場合、ＣＫＲ出力は低レベルであり、ＸＣＫＲは、高レベルであり、ＣＫＧは、低レベルであり、ＸＣＫＧは、高レベルであり、ＣＫＢは、低レベルであり、ＸＣＫＢは、高レベルであり、ＣＫＷは、低レベルであり、ＸＣＫＷは、高レベルである。ロジックユニットは、制御信号を出力しない。
【００４５】
このようにして、ロジックユニットの演算により、集積回路ユニットが出力した３つのパルス信号を８つの制御信号（ＣＫＲ、ＣＫＧ、ＣＫＢ、ＣＫＷ、ＸＣＫＲ、ＸＣＫＧ、ＸＣＫＢ、ＸＣＫＷ）に変換し、それぞれロジックユニットの４つのバッファの８つの出力端子から出力することができ、それにより集積回路ユニットのピンの数をある程度低減し、コストを低下させることができる。
【００４６】
前記のように、本発明は、デマルチプレクサ回路にロジックユニットを増設し、集積回路ユニットが出力した３つのパルス信号を少なくとも４つの制御信号に変換することにより、各制御信号をいずれも集積回路ユニットの対応するピンにより出力する必要を回避し、集積回路ユニットの出力ピンの数を減少させ、コストを低下させることができる。
【００４７】
前記のように、本発明について好ましい実施例として以上のように開示したが、上記好ましい実施例は本発明を制限するものではなく、当業者は、本発明の精神及び範囲を逸脱することなく、様々な変更及び修飾を行うことができ、したがって本発明の保護範囲は請求項によって限定された範囲を基準とする。
【符号の説明】
【００４８】
１１  集積回路ユニット
１２  ロジックユニット
１２１  ゲート素子
１２２  バッファ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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