(57)【要約】ＭＯＳデバイスは、第２のトラックに位置する第１の入力および第３のトラックに位置する第１の出力を備えた第１の論理コンポーネントを含み得る。ＭＯＳデバイスは、第４のトラックに位置する第２の入力および第５のトラックに位置する第２の出力を備えた第２の論理を含み得る。例えば、ＭＯＳデバイスデバイスは、第２のトラック上の第１の入力に結合されるＭｘ層上の第１のインターコネクトを含む。別の例において、ＭＯＳデバイスは、第３のトラック上の第１の出力に結合されるＭｘ層上の第２のインターコネクトを含む。ＭＯＳデバイスは、第４のトラック上の第２の入力に結合されるＭｙ層上の第３のインターコネクトを含む。さらにまた、ＭＯＳデバイスは、第５のトラック上の第２の出力に結合されるＭｙ層上の第４のインターコネクトを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
金属酸化膜半導体（ＭＯＳ）デバイスであって、
第１の入力および第１の出力を備えた第１の論理コンポーネントと、前記第１の入力は、第１の方向に延びている第１のトラックおよび前記第１の方向に直交する第２の方向に延びている第２のトラックに位置し、前記第１の出力は、前記第１のトラックおよび前記第２の方向に延びている第３のトラックに位置する、
第２の入力および第２の出力を備えた第２の論理コンポーネントと、前記第２の入力は、前記第１のトラックおよび前記第２の方向に延びている第４のトラックに位置し、前記第２の出力は、前記第１のトラックおよび前記第２の方向に延びている第５のトラックに位置し、前記第４のトラックおよび前記第５のトラックは、前記第２のトラックと前記第３のトラックとの間にある、
前記第１のトラックに延び、前記第２のトラック上の前記第１の入力に結合される金属ｘ（Ｍｘ）層上の第１のインターコネクトと、
前記第１のトラックに延び、前記第３のトラック上の前記第１の出力に結合される前記Ｍｘ層上の第２のインターコネクトと、
前記第１のトラックに延び、前記第４のトラック上の前記第２の入力に結合される金属ｙ（Ｍｙ）層上の第３のインターコネクトと、ｙは、ｘよりも大きい、
前記第１のトラックに延び、前記第５のトラック上の前記第２の出力に結合される前記Ｍｙ層上の第４のインターコネクトと
を備える、ＭＯＳデバイス。
【請求項２】
前記第１の論理コンポーネントおよび前記第２の論理コンポーネントは、前記ＭＯＳデバイスにおけるスタンダードセルの一部である、請求項１に記載のＭＯＳデバイス。
【請求項３】
前記第１のインターコネクト、前記第２のインターコネクト、前記第３のインターコネクト、および前記第４のインターコネクトは、前記スタンダードセルと少なくとも１つの他のスタンダードセルとの間のセル間ルーティングである、請求項２に記載のＭＯＳデバイス。
【請求項４】
前記スタンダードセルは、第１の行、前記第１の行に隣接する第２の行、前記第２の行に隣接する第３の行、および前記第３の行に隣接する第４の行を含む４つの行を備えた４倍の高さのセルであり、前記第２のトラックは前記第１の行にあり、前記第３のトラックは前記第４の行にあり、前記第４のトラックは前記第２の行または第３の行の１つにあり、前記第５のトラックは前記第２の行または前記第３の行の別の１つにある、請求項２に記載のＭＯＳデバイス。
【請求項５】
前記第１の入力は第１の入力ピンに対応し、前記第１の出力は第１の出力ピンに対応し、前記第２の入力は第２の入力ピンに対応し、前記第２の出力は第２の出力ピンに対応し、
前記第１の入力ピンは、金属ｘ−ｚ１（Ｍｘ−ｚ１）層インターコネクトに対応し、ここで、ｚ１≧１である、
前記第１の出力ピンは、金属ｘ−ｚ２（Ｍｘ−ｚ２）層インターコネクトに対応し、ここで、ｚ２≧１である、
前記第２の入力ピンは、金属ｙ−ｚ３（Ｍｙ−ｚ３）層インターコネクトに対応し、ここで、ｚ３≧１である、
前記第２の出力ピンは、金属ｙ−ｚ４（Ｍｙ−ｚ４）層インターコネクトに対応し、ここで、ｚ４≧１である、請求項１に記載のＭＯＳデバイス。
【請求項６】
ｚ１、ｚ２、ｚ３、およびｚ４は、それぞれ１に等しい、請求項５に記載のＭＯＳデバイス。
【請求項７】
ｘは、７に等しく、ｙは、９に等しい、請求項１に記載のＭＯＳデバイス。
【請求項８】
前記第５のトラックは、前記第４のトラックと前記第３のトラックとの間にあり、前記第１のインターコネクトおよび前記第３のインターコネクトは、第３の方向においてオーバーラップし、前記第２のインターコネクトおよび前記第４のインターコネクトは、前記第３の方向においてオーバーラップし、前記第３の方向は、前記第１の方向および前記第２の方向に直交する、請求項１に記載のＭＯＳデバイス。
【請求項９】
前記第４のトラックは、前記第５のトラックと前記第３のトラックとの間にあり、前記第１のインターコネクトおよび前記第４のインターコネクトは、第３の方向においてオーバーラップし、前記第２のインターコネクトおよび前記第３のインターコネクトは、前記第３の方向においてオーバーラップし、前記第３の方向は、前記第１の方向および前記第２の方向に直交する、請求項１に記載のＭＯＳデバイス。
【請求項１０】
前記第１の論理コンポーネントは、第１のバッファであり、前記第２の論理コンポーネントは、第２のバッファである、請求項１に記載のＭＯＳデバイス。
【請求項１１】
前記第１のトラックは、垂直トラックであり、前記第２のトラック、前記第３のトラック、前記第４のトラック、および前記第５のトラックは、それぞれ水平トラックである、請求項１に記載のＭＯＳデバイス。
【請求項１２】
前記第１のトラックは、水平トラックであり、前記第２のトラック、前記第３のトラック、前記第４のトラック、および前記第５のトラックは、それぞれ、垂直トラックである、請求項１に記載のＭＯＳデバイス。
【請求項１３】
前記第１の論理コンポーネントおよび前記第２の論理コンポーネントは、前記第１のトラックに配置された第１のバッファの一部であり、前記ＭＯＳデバイスは、
前記第１のトラックに平行する第６のトラックに配置された第２のバッファと、前記第２のバッファは前記第１のバッファに隣接しない、
前記第１のトラックに平行する第７のトラックに配置された第３のバッファと、前記第３のバッファは前記第２のバッファに隣接しない、
前記第１のトラックに平行する第８のトラックに配置された第４のバッファと、前記第４のバッファは前記第３のバッファに隣接しない、
をさらに備える、請求項１に記載のＭＯＳデバイス。
【請求項１４】
金属酸化膜半導体（ＭＯＳ）デバイスを動作させる方法であって、
第１の入力および第１の出力を備えた第１の論理コンポーネントを通して第１の信号を伝搬することと、前記第１の入力は、第１の方向に延びている第１のトラックおよび前記第１の方向に直交する第２の方向に延びている第２のトラックに位置し、前記第１の出力は、前記第１のトラックおよび前記第２の方向に延びている第３のトラックに位置する、
第２の入力および第２の出力を備えた第２の論理コンポーネントを通して第２の信号を伝搬することと、前記第２の入力は、前記第１のトラックおよび前記第２の方向に延びている第４のトラックに位置し、前記第２の出力は、前記第１のトラックおよび前記第２の方向に延びている第５のトラックに位置し、前記第４のトラックおよび前記第５のトラックは、前記第２のトラックと前記第３のトラックとの間にある、ここにおいて、前記ＭＯＳ ＩＣデバイスは、
前記第１のトラックに延び、前記第２のトラック上の前記第１の入力に結合される金属ｘ（Ｍｘ）層上の第１のインターコネクトと、
前記第１のトラックに延び、前記第３のトラック上の前記第１の出力に結合される前記Ｍｘ層上の第２のインターコネクトと、
前記第１のトラックに延び、前記第４のトラック上の前記第２の入力に結合される金属ｙ（Ｍｙ）層上の第３のインターコネクトと、ｙは、ｘよりも大きい、
前記第１のトラックに延び、前記第５のトラック上の前記第２の出力に結合される前記Ｍｙ層上の第４のインターコネクトとを備える、
を備える、方法。
【請求項１５】
前記第１の論理コンポーネントおよび前記第２の論理コンポーネントは、前記ＭＯＳデバイスにおけるスタンダードセルの一部である、請求項１４に記載の方法。
【請求項１６】
前記第１のインターコネクト、前記第２のインターコネクト、前記第３のインターコネクト、および前記第４のインターコネクトは、前記スタンダードセルと少なくとも１つの他のスタンダードセルとの間のセル間ルーティングである、請求項１５に記載の方法。
【請求項１７】
前記スタンダードセルは、第１の行、前記第１の行に隣接する第２の行、前記第２の行に隣接する第３の行、および前記第３の行に隣接する第４の行を含む４つの行を備えた４倍の高さのセルであり、前記第２のトラックは前記第１の行にあり、前記第３のトラックは前記第４の行にあり、前記第４のトラックは前記第２の行または第３の行の１つにあり、前記第５のトラックは前記第２の行または前記第３の行の別の１つにある、請求項１５に記載の方法。
【請求項１８】
前記第１の入力は第１の入力ピンに対応し、前記第１の出力は第１の出力ピンに対応し、前記第２の入力は第２の入力ピンに対応し、前記第２の出力は第２の出力ピンに対応し、
前記第１の入力ピンは、金属ｘ−ｚ１（Ｍｘ−ｚ１）層インターコネクトに対応し、ここで、ｚ１≧１である、
前記第１の出力ピンは、金属ｘ−ｚ２（Ｍｘ−ｚ２）層インターコネクトに対応し、ここで、ｚ２≧１である、
前記第２の入力ピンは、金属ｙ−ｚ３（Ｍｙ−ｚ３）層インターコネクトに対応し、ここで、ｚ３≧１である、
前記第２の出力ピンは、金属ｙ−ｚ４（Ｍｙ−ｚ４）層インターコネクトに対応し、ここで、ｚ４≧１である、請求項１４に記載の方法。
【請求項１９】
ｚ１、ｚ２、ｚ３、およびｚ４は、それぞれ１に等しい、請求項１８に記載の方法。
【請求項２０】
ｘは、７に等しく、ｙは、９に等しい、請求項１４に記載の方法。
【請求項２１】
前記第５のトラックは、前記第４のトラックと前記第３のトラックとの間にあり、前記第１のインターコネクトおよび前記第３のインターコネクトは、第３の方向においてオーバーラップし、前記第２のインターコネクトおよび前記第４のインターコネクトは、前記第３の方向においてオーバーラップし、前記第３の方向は、前記第１の方向および前記第２の方向に直交する、請求項１４に記載の方法。
【請求項２２】
前記第４のトラックは、前記第５のトラックと前記第３のトラックとの間にあり、前記第１のインターコネクトおよび前記第４のインターコネクトは、第３の方向においてオーバーラップし、前記第２のインターコネクトおよび前記第３のインターコネクトは、前記第３の方向においてオーバーラップし、前記第３の方向は、前記第１の方向および前記第２の方向に直交する、請求項１４に記載の方法。
【請求項２３】
前記第１の論理コンポーネントは、第１のバッファであり、前記第２の論理コンポーネントは、第２のバッファである、請求項１４に記載の方法。
【請求項２４】
前記第１のトラックは、垂直トラックであり、前記第２のトラック、前記第３のトラック、前記第４のトラック、および前記第５のトラックは、それぞれ水平トラックである、請求項１４に記載の方法。
【請求項２５】
前記第１のトラックは、水平トラックであり、前記第２のトラック、前記第３のトラック、前記第４のトラック、および前記第５のトラックは、それぞれ、垂直トラックである、請求項１４に記載の方法。
【請求項２６】
前記第１の論理コンポーネントおよび前記第２の論理コンポーネントは、前記第１のトラックに配置された第１のバッファの一部であり、前記ＭＯＳデバイスは、
前記第１のトラックに平行する第６のトラックに配置された第２のバッファと、前記第２のバッファは前記第１のバッファに隣接しない、
前記第１のトラックに平行する第７のトラックに配置された第３のバッファと、前記第３のバッファは前記第２のバッファに隣接しない、
前記第１のトラックに平行する第８のトラックに配置された第４のバッファと、前記第４のバッファは前記第３のバッファに隣接しない、
をさらに備える、請求項１４に記載の方法。
【請求項２７】
金属酸化膜半導体（ＭＯＳ）デバイスであって、
第１の入力および第１の出力を備えた第１の論理コンポーネントを通して第１の信号を伝搬するための第１の手段と、前記第１の入力は、第１の方向に延びている第１のトラックおよび前記第１の方向に直交する第２の方向に延びている第２のトラックに位置し、前記第１の出力は、前記第１のトラックおよび前記第２の方向に延びている第３のトラックに位置する、
第２の入力および第２の出力を備えた第２の論理コンポーネントを通して第２の信号を伝搬するための第２の手段と、前記第２の入力は、前記第１のトラックおよび前記第２の方向に延びている第４のトラックに位置し、前記第２の出力は、前記第１のトラックおよび前記第２の方向に延びている第５のトラックに位置し、前記第４のトラックおよび前記第５のトラックは、前記第２のトラックと前記第３のトラックとの間にある、ここにおいて、前記ＭＯＳ ＩＣデバイスは、
前記第１のトラックに延び、前記第２のトラック上の前記第１の入力に結合される金属ｘ（Ｍｘ）層上の第１のインターコネクトと、
前記第１のトラックに延び、前記第３のトラック上の前記第１の出力に結合される前記Ｍｘ層上の第２のインターコネクトと、
前記第１のトラックに延び、前記第４のトラック上の前記第２の入力に結合される金属ｙ（Ｍｙ）層上の第３のインターコネクトと、ｙは、ｘよりも大きい、
前記第１のトラックに延び、前記第５のトラック上の前記第２の出力に結合される前記Ｍｙ層上の第４のインターコネクトとをさらに備える、
を備える、ＭＯＳデバイス。
【請求項２８】
前記第１の論理コンポーネントおよび前記第２の論理コンポーネントは、前記ＭＯＳデバイスにおけるスタンダードセルの一部である、請求項２７に記載のＭＯＳデバイス。
【請求項２９】
前記第１のインターコネクト、前記第２のインターコネクト、前記第３のインターコネクト、および前記第４のインターコネクトは、前記スタンダードセルと少なくとも１つの他のスタンダードセルとの間のセル間ルーティングである、請求項２８に記載のＭＯＳ。
【請求項３０】
前記第１の入力は第１の入力ピンに対応し、前記第１の出力は第１の出力ピンに対応し、前記第２の入力は第２の入力ピンに対応し、前記第２の出力は第２の出力ピンに対応し、
前記第１の入力ピンは、金属ｘ−ｚ１（Ｍｘ−ｚ１）層インターコネクトに対応し、ここで、ｚ１≧１である、
前記第１の出力ピンは、金属ｘ−ｚ２（Ｍｘ−ｚ２）層インターコネクトに対応し、ここで、ｚ２≧１である、
前記第２の入力ピンは、金属ｙ−ｚ３（Ｍｙ−ｚ３）層インターコネクトに対応し、ここで、ｚ３≧１である、
前記第２の出力ピンは、金属ｙ−ｚ４（Ｍｙ−ｚ４）層インターコネクトに対応し、ここで、ｚ４≧１である、請求項２７に記載のＭＯＳデバイス。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[0001]  本願は、２０１６年６月２４日出願された「A STANDARD CELL ARCHITECTURE FOR REDUCED PARASITIC RESISTANCE AND IMPROVED DATAPATH SPEED」と題する、米国特許出願第１５／１９２，８７２の利益を主張するもので、その全体が参照によって明細書に明確に組み込まれる。
【技術分野】
【０００２】
[0002]  本開示は、一般的に、スタンダードセルアーキテクチャ（standard cell architecture）に関し、より具体的には、寄生抵抗を低減し、データパス速度を向上させる金属酸化膜半導体（ＭＯＳ）集積回路（ＩＣ）デバイスのためのスタンダードセルアーキテクチャに関する。
【背景技術】
【０００３】
[0003]  集積回路のスタンダードセルは、デジタルロジックを実現する。システムオンチップ（ＳｏＣ）デバイスのような、特定用途向け集積回路（ＡＳＩＣ）は、何千から何百万ものスタンダードセルデバイスを含み得る。典型的なＭＯＳ ＩＣデバイスは、連続的に形成された層のスタック(stack)を含む。各層は、先行する層の上にスタックまたはオーバレイされ得、トランジスタ（例えば、電界効果トランジスタ（ＦＥＴ）および／またはフィン形状のＦＥＴ（ＦｉｎＦＥＴ））を定義する形状を形成し、トランジスタを回路に接続するようにパターン化され得る。
【０００４】
[0004]  ＭＯＳ ＩＣデバイスがより小型サイズで製造されるにつれ、製造者は、より大量のスタンダードセルデバイスをシングルチップ上に集積することがより難しいことに気付いている。例えば、ＭＯＳ ＩＣデバイスのサイズが低減されるゆえに、寄生抵抗の増大がＭＯＳ ＩＣデバイスの様々な層の幅および厚さの低減によって引き起こされ得る。寄生抵抗の増大は、スタンダードセルアウトプットの遅延の原因となり得る。
【０００５】
[0005]  さらに、従来のスタンダードセルアーキテクチャを使用して、異なる信号を搬送する２つの異なる金属層（例えば、上位の金属層および下位の金属層）上の２つのインターコネクトがＭＯＳ ＩＣデバイスにおける同じトラックを占有し、同じトラック上の入力および出力を有する２つの異なるスタンダードセルに接続されるとき、下位の金属層上のインターコネクトがトラックの周りをルーティングされる必要があり得る。下位の金属層上のインターコネクトが上位の金属層上のインターコネクトの入力／出力スタックに陥る可能性があるため、トラックの周りのインターコネクトをルーティングすることが必要となり得る。ルーティング迂回（routing detour）は、下位の金属層上のインターコネクトに信号遅延を引き起こす可能性があり、下位の金属層上のインターコネクトの度重なる信号遅延は、ＭＯＳ ＩＣデバイスのためのデータパス速度の減少を引き起こす可能性がある。
【０００６】
[0006]  現在、小型ＭＯＳ ＩＣデバイスの寄生抵抗を低減し、トラック上の２つの異なる信号を搬送するインターコネクトがトラックの周りをルーティングされることなくトラック上の入力／出力ピンに接続することを可能にするスタンダードセルアーキテクチャが必要とされている。
【発明の概要】
【０００７】
[0007]  本開示の一態様では、ＭＯＳデバイスが、第１の出力および第２の出力を備えた第１の論理コンポーネントを含み得る。一態様において、第１の入力は、第１の方向に延びる第１のトラックおよび第１の方向に直交する第２の方向に延びる第２のトラックに位置する。別の態様において、第１の出力は、第１のトラックおよび第２の方向に延びる第３のトラックに位置する。ＭＯＳデバイスは、第２の入力および第２の出力を備えた第２の論理コンポーネントをさらに含む。一態様において、第２の出力は、第１のトラックおよび第２の方向に延びる第４のトラックに位置する。別の態様において、第２の出力は、第１のトラックおよび第２の方向に延びる第５のトラックに位置する。さらなる態様において、第４のトラックおよび第５のトラックは、第２のトラックおよび第３のトラックの間にある。例えば、ＭＯＳデバイスデバイスは、第１のトラックに延び、第２のトラック上の第１の入力に結合されるＭｘ層上の第１のインターコネクトを含む。別の例において、ＭＯＳデバイスは、第１のトラックに延び、第３のトラック上の第１の出力に結合されるＭｘ層上の第２のインターコネクトを含む。さらなる例において、ＭＯＳデバイスは、第１のトラックに延び、第４のトラック上の第２の入力に結合されるＭｙ層上の第３のインターコネクトを含む。一態様において、ｙはｘよりも大きい。さらに、ＭＯＳデバイスは、第１のトラックに延び、第５のトラック上の第２の出力に結合されるＭｙ層上の第４のインターコネクトを含む。
【０００８】
[0008]  本開示の別の態様では、ＭＯＳ ＩＣの動作の方法が、第１の出力および第１の出力を備えた第１の論理コンポーネントを通して第１の信号を伝搬することを含む。一態様において、第１の入力は、第１の方向に延びる第１のトラックおよび第１の方向に直交する第２の方向に延びる第２のトラックに位置する。別の態様において、第１の出力は、第１のトラックおよび第２の方向に延びる第３のトラックに位置する。方法は、第２の入力および第２の出力を備えた第２の論理コンポーネントを通して第２の信号を伝搬することをさらに含む。一態様において、第２の出力は、第１のトラックおよび第２の方向に延びる第４のトラックに位置する。別の態様において、第２の出力は、第１のトラックおよび第２の方向に延びる第５のトラックに位置する。さらなる態様において、第４のトラックおよび第５のトラックは、第２のトラックおよび第３のトラックの間にある。例えば、ＭＯＳデバイスデバイスは、第１のトラックに延び、第２のトラック上の第１の入力に結合されるＭｘ層上の第１のインターコネクトを含む。別の例において、ＭＯＳデバイスは、第１のトラックに延び、第３のトラック上の第１の出力に結合されるＭｘ層上の第２のインターコネクトを含む。さらなる例において、ＭＯＳデバイスは、第１のトラックに延び、第４のトラック上の第２の入力に結合されるＭｙ層上の第３のインターコネクトを含む。一態様において、ｙはｘよりも大きい。さらに、ＭＯＳデバイスは、第１のトラックに延び、第５のトラック上の第２の出力に結合されるＭｙ層上の第４のインターコネクトを含む。
【図面の簡単な説明】
【０００９】
【図１】本開示の一態様にしたがった、例示的なＭＯＳ ＩＣデバイスの平面図を例示する図である。
【図２】本開示の一態様にしたがった、例示的なＭＯＳ ＩＣデバイスの平面図を例示する図である。
【図３】本開示の一態様にしたがった、例示的なＭＯＳ ＩＣデバイスの平面図を例示する図である。
【図４】本開示の一態様にしたがった、例示的なＭＯＳ ＩＣデバイスの平面図を例示する図である。
【図５】本開示の一態様にしたがった、例示的なＭＯＳ ＩＣデバイスの平面図を例示する図である。
【図６】例示的な方法のフローチャートである。
【詳細な説明】
【００１０】
[0015]  添付の図面に関連して以下に記載される詳細な説明は、様々な構成の説明として意図され、本明細書に説明される概念が実施され得る唯一の構成を表すようには意図されない。詳細な説明は、様々な概念の完全な理解を提供する目的のために特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしで実施され得ることは、当業者には明らかであろう。いくつかの事例では、周知の構造およびコンポーネントが、このような概念を曖昧にすることを避けるために、ブロック図形式で示される。装置および方法は、以下の詳細な説明において説明され、様々なブロック、モジュール、コンポーネント、回路、ステップ、プロセス、アルゴリズム、要素、等によって、添付の図面において例示され得る。
【００１１】
[0016]  ＭＯＳ ＩＣデバイスがより小型サイズで製造されるにつれて、製造者は、シングルチップ上により大量のスタンダードセルデバイスを統合することがより難しいことに気づいてきている。例えば、ＭＯＳ ＩＣデバイスのサイズが縮小されるにつれて、寄生抵抗の増大がＭＯＳ ＩＣデバイスの様々な層の幅および厚さの低減によって引き起こされる可能性がある。寄生抵抗の増大は、スタンダードセルアウトプットの遅延の原因となり得るある。
【００１２】
[0017]  ＭＯＳ ＩＣデバイスのスタンダードセルは、金属ｘ（Ｍｘ）層のインターコネクトまで設計され得、ここで、ｘ≦３である。小型ＭＯＳ ＩＣデバイスの寄生抵抗を低減する１つの方法は、金属５（Ｍ５）層インターコネクトまたは金属６（Ｍ６）層インターコネクトのような、上位金属層までスタンダードセルを設計し得ることである。上位金属層インターコネクトでスタンダードセルを設計することで、下位金属層インターコネクトに上位金属層インターコネクトを接続するさらなるビア(via)も含まれ得る。更なる金属層インターコネクトおよびビアは、Ｍｘ層インターコネクトまで設計されただけのスタンダードセルと比較して、スタンダードセルの全体的な寄生抵抗を低減可能であるさらなる並列電流経路を提供し得る。
【００１３】
[0018]  さらに、従来のスタンダードセルアーキテクチャを使用して、異なる信号を搬送する２つの異なる金属層インターコネクト（例えば、上位の金属９（Ｍ９）層および下位の金属７（Ｍ７）層）上の２つのインターコネクトがＭＯＳ ＩＣデバイスにおける同じトラックを占有し、同じトラック上の入力および出力を有する２つの異なるスタンダードセルに接続されるとき、下位の金属層上のインターコネクトがトラックの周りをルーティングされる必要があり得る。下位の金属層上のインターコネクトが上位の金属層上のインターコネクトの入力／出力スタックに陥る可能性があるため、トラックの周りのインターコネクトをルーティングすることが必要となり得る。図１に関して以下で説明されるように、ルーティング迂回は、下位の金属層上のインターコネクトに信号遅延を引き起こす可能性があり、下位の金属層上のインターコネクトの度重なる信号遅延は、ＭＯＳ ＩＣデバイスのためのデータパス速度の減少を引き起こす可能性がある。
【００１４】
[0019]  図１は、先に述べたように、寄生抵抗を低減するためにＭ６層まで金属層で設計された第１のスタンダードセル１２０ａおよび第２のスタンダードセル１２０ｂを含む例示的なＭＯＳ ＩＣデバイス１００の平面図を例示する図である。第１のスタンダードセル１２０ａは、第１のバッファ１０２ａを含み、第２のスタンダードセル１２０ｂは、第２のバッファ１０２ｂ（例えば、２ビットバッファ）を含む。
【００１５】
[0020]  図１にさらに示されているように、第１のバッファ１０２ａは、第１の入力１０４ａ（第１の入力ピン）および第１の出力１０６ａ（例えば、第１の出力ピン）を含む。例えば、第１の入力１０４ａは、第１の方向に延びる第１のトラック（例えば、垂直トラック）および第２の方向に延びる第２のトラック（例えば、水平トラック）上に位置し得る。一態様において、第１の入力１０４ａは、第１のＭ６層インターコネクトに対応し得る。さらに、第１の出力１０６ａは、第１の方向に延びる第１のトラックおよび第２の方向に延びる第３のトラック（例えば、水平トラック）上に位置し得る。別の態様において、第１の出力１０６ａは、第２のＭ６層インターコネクトに対応し得る。図１の右上隅に示されるように、第１の方向は第２の方向に直交である。
【００１６】
[0021]  さらに、第２のバッファ１０２ｂは、第２の入力１０４ｂ（例えば、第２の入力ピン）および第２の出力１０６ｂ（例えば、第２の出力ピン）を含む。例えば、第２の出力１０４ｂは、第１の方向に延びる第１のトラックおよび第２の方向に延びる第４のトラック（例えば、水平トラック）上に位置し得る。一態様において、第２の入力１０４ｂは、第１のＭ８層インターコネクトに対応し得る。さらに、第２の出力１０６ｂは、第１の方向に延びる第１のトラックおよび第２の方向に延びる第５のトラック（例えば、水平トラック）上に位置し得る。別の態様において、第２の出力１０６ｂは、第２のＭ８層インターコネクトに対応し得る。
【００１７】
[0022]  また、図１に示されるように、Ｍ７層およびＭ９層は両方第１のトラックに沿って延びる。例えば、図１の右上隅に示されるように、Ｍ９層は、第３の方向におけるＭ７層の上に形成される。さらに、Ｍ７層およびＭ９層の各々に搬送された信号は、図１の左手側に示されるように、同じ方向に移動する。Ｍ９層がＭ７層の全体にわたって延びているが、Ｍ９層の一部は、第１の入力１０４ａのＭ７層のビューを不明瞭にしないために図１に示されていない。
【００１８】
[0023]  例示的なＭＯＳ ＩＣデバイス１００において、Ｍ７層上の第１のインターコネクト１０８ａは、第２のトラック上の（例えば、Ｍ６層上の）第１の入力１０４ａへのビアを通して結合され得る。さらに、第２のインターコネクト１０８ｂは、第１のトラックからのルーティング迂回で第４のトラック上の（例えば、Ｍ６層上の）第１の出力１０６ａへのビアを通して接続され得る。さらに、Ｍ９層上の第３のインターコネクト１１０ａは、第５のトラック上の（例えば、Ｍ８層上の）第２の入力１０４ｂへのビアを通して結合され得る。さらに、Ｍ９層上の第４のインターコネクト１１０ｂは、第３のトラック上の（例えば、Ｍ８層上の）第２の出力１０６ｂへのビアを通して結合され得る。
【００１９】
[0024]  しかしながら、第２の入力１０４ｂに対応するスタックはＭ９層まで延びるので、第２のインターコネクト１０８ｂは、第１のトラックからのルーティング迂回なしに第２のスタンダードセル１２０ｂに接続できない。先に述べたように、ルーティング迂回は、信号遅延を引き起こす可能性があり、ルーティング迂回の蓄積された信号遅延は、図１に示されるＭＯＳ ＩＣデバイス１００のデータ経路速度の減少を引き起こす可能性がある。
【００２０】
[0025]  図２は、寄生抵抗を低減するためにＭ６／Ｍ８層までの金属層を用いて設計されたスタンダードセル２２０を含む例示的なＭＯＳ ＩＣデバイス２００を例示する。ＭＯＳ ＩＣデバイスは、第１のバッファ２０２ａおよび第２のバッファ２０２ｂ（例えば、２ビットバッファ）を含む。一態様において、図２に示される例示的なＭＯＳ ＩＣデバイス２００は、Ｍ７層インターコネクトをバッファ出力に接続するためにルーティング迂回を要求しない。
【００２１】
[0026]  図２にさらに示されているように、第１のバッファ２０２ａは、第１の入力２０４ａ（第１の入力ピン）および第１の出力２０６ａ（例えば、第１の出力ピン）を含む。例えば、第１の入力２０４ａは、第１の方向に延びる第１のトラック（例えば、垂直トラック）および第２の方向に延びる第２のトラック（例えば、水平トラック）上に位置し得る。一態様において、第１の入力２０４ａは、第１のＭ６層インターコネクトに対応し得る。さらに、第１の出力２０６ａは、第１の方向に延びる第１のトラックおよび第２の方向に延びる第３のトラック（例えば、水平トラック）上に位置し得る。別の態様において、第１の出力２０６ａは、第２のＭ６層インターコネクトに対応し得る。図２の右上隅に示されるように、第１の方向は第２の方向に直交である。
【００２２】
[0027]  さらに、第２のバッファ２０２ｂは、第２の入力２０４ｂ（例えば、第２の入力ピン）および第２の出力２０６ｂ（例えば、第２の出力ピン）を含む。例えば、第２の出力２０４ｂは、第１の方向に延びる第１のトラックおよび第２の方向に延びる第４のトラック（例えば、水平トラック）上に位置し得る。一態様において、第２の入力２０４ｂは、第１のＭ８層インターコネクトに対応し得る。さらに、第２の出力２０６ｂは、第１の方向に延びる第１のトラックおよび第２の方向に延びる第５のトラック（例えば、水平トラック）上に位置し得る。別の態様において、第２の出力２０６ｂは、第２のＭ８層インターコネクトに対応し得る。
【００２３】
[0028]  また、図２に示されるように、Ｍ７層インターコネクトおよびＭ９層インターコネクトは、両方第１のトラックに沿って延びる。例えば、図２の右上隅に示されるように、Ｍ９層インターコネクトは、第３の方向におけるＭ７層インターコネクトの上に形成される。さらに、Ｍ７層インターコネクトおよびＭ９層インターコネクトの各々に搬送された信号は、図２の左手側に示されるように、同じ方向に移動する。Ｍ９層インターコネクトがＭ７層インターコネクトの全体にわたって延びているが、Ｍ９層インターコネクトの一部は、第１の入力２０４ａおよび第１の出力２０６ａのＭ７層インターコネクトのビューを不明瞭にしないために図２に示されていない。
【００２４】
[0029]  例示的なＭＯＳ ＩＣデバイス２００において、Ｍ７層上の第１のインターコネクト２０８ａは、第２のトラック上の第１の入力２０４ａ（例えば、第１のＭ６層インターコネクト）に結合され得る。例えば、第１のインターコネクト２０８ａは、ＭＯＳ ＩＣデバイス２００の第１の入力２０４ａに第１のインターコネクト２０８ａを接続するビアを通して第１の入力２０４ａに結合され得る。
【００２５】
[0030]  さらに、Ｍ７層上の第２のインターコネクト２０８ｂは、第３のトラック上の第１の出力２０６ａ（例えば、第２のＭ６層インターコネクト）に結合され得る。例えば、第２のインターコネクト２０８ｂは、ＭＯＳ ＩＣデバイス２００の第１の出力２０６ａにＭ７層を接続するビアを通して第１の出力２０６ａに結合され得る。
【００２６】
[0031]  さらに、Ｍ９層上の第３のインターコネクト２１０ａは、第４のトラック上の第２の入力２０４ｂ（例えば、第１のＭ８層インターコネクト）に結合され得る。例えば、第３のインターコネクト２１０ａは、ＭＯＳ ＩＣデバイス２００の第２の入力２０４ｂに第３のインターコネクト２１０ａを接続するビアを通して第２の入力２０４ｂに結合され得る。
【００２７】
[0032]  さらに、Ｍ９層上の第４のインターコネクト２１０ｂは、第５のトラック上の第２の出力２０６ｂ（例えば、第２のＭ８層インターコネクト）に結合され得る。例えば、第４のインターコネクト２１０ｂは、ＭＯＳ ＩＣデバイス２００の第２の出力２０６ｂに第４のインターコネクト２１０ｂを接続するビアを通して第２の出力２０６ｂに結合され得る。
【００２８】
[0033]  第１のインターコネクト２０８ａ、第２のインターコネクト２０８ｂ、第３のインターコネクト２１０ａ、および第４のインターコネクト２１０ｂは、スタンダードセル２００と別のスタンダードセル（図２に図示せず）との間のセル間ルーティングとして使用され得る。図２に示される例示的な実施形態において、スタンダードセル２２０は、第２から第５のトラックを含む４つの行を備えた４倍の高さのセル（quadruple height cell）である。本明細書で開示される態様はまた、単一の高さのセル、２倍の高さのセル、３倍の高さのセル、または本開示の範囲から逸脱することのない任意の他のセルの高さに適応され得ることが理解されるべきである。
【００２９】
[0034]  図２に示されるように第１の入力２０４ａ、第２の入力２０４ｂ、第１の出力２０６ａ、および第２の出力２０６ｂの方向を合わせることによって、ＭＯＳ ＩＣデバイス２００のトランジスタへのスタックにおけるＭ９層インターコネクトの接続は、第１のトラックの上に延びているものからＭ７層インターコネクトをブロックしない。よって、図２に例示されるＭＯＳ ＩＣデバイスにおいて、Ｍ７層インターコネクトのルーティング迂回が回避され、データパス速度が改善され得る。
【００３０】
[0035]  図３は、寄生抵抗を低減するためにＭ６／Ｍ８層までの金属層を用いて各々設計されたスタンダードセル３２０を含む例示的なＭＯＳ ＩＣデバイス３００を例示する。ＭＯＳ ＩＣデバイス３００はまた、第１のバッファ３０２ａおよび第２のバッファ３０２ｂ（例えば、２ビットバッファ）を含む。さらに、図３に示される例示的なＭＯＳ ＩＣデバイス３００は、Ｍ７をバッファ出力に接続するためにルーティング迂回を要求しない。
【００３１】
[0036]  図３にさらに示されているように、第１のバッファ３０２ａは、第１の入力３０４ａ（第１の入力ピン）および第１の出力３０６ａ（例えば、第１の出力ピン）を含む。例えば、第１の入力３０４ａは、第１の方向に延びる第１のトラック（例えば、垂直トラック）および第２の方向に延びる第２のトラック（例えば、水平トラック）上に位置し得る。一態様において、第１の入力３０４ａは、第１のＭ６層インターコネクトに対応し得る。さらに、第１の出力３０６ａは、第１の方向に延びる第１のトラックおよび第２の方向に延びる第３のトラック（例えば、水平トラック）上に位置し得る。別の態様において、第１の出力３０６ａは、第２のＭ６層インターコネクトに対応し得る。図３の右上隅に示されるように、第１の方向は第２の方向に直交である。
【００３２】
[0037]  さらに、第２のバッファ３０２ｂは、第２の入力３０４ｂ（例えば、第２の入力ピン）および第２の出力３０６ｂ（例えば、第２の出力ピン）を含む。例えば、第２の出力３０４ｂは、第１の方向に延びる第１のトラックおよび第２の方向に延びる第４のトラック（例えば、水平トラック）上に位置し得る。一態様において、第２の入力３０４ｂは、第１のＭ８層インターコネクトに対応し得る。さらに、第２の出力３０６ｂは、第１の方向に延びる第１のトラックおよび第２の方向に延びる第５のトラック（例えば、水平トラック）上に位置し得る。別の態様において、第２の出力３０６ｂは、第２のＭ８層インターコネクトに対応し得る。
【００３３】
[0038]  また、図３に示されるように、Ｍ７層インターコネクトおよびＭ９層インターコネクトは、両方第１のトラックに沿って延びる。例えば、図３の右上隅に示されるように、Ｍ９層インターコネクトは、第３の方向におけるＭ７層インターコネクトの上に形成される。さらに、Ｍ７層インターコネクトおよびＭ９層インターコネクトの各々に搬送された信号は、図３の左手側に示されるように、反対方向に移動する。Ｍ９層インターコネクトがＭ７層インターコネクトの全体にわたって延びているが、Ｍ９層インターコネクトの一部は、第１の入力３０４ａおよび第１の出力３０６ａのＭ７層インターコネクトのビューを不明瞭にしないために図３に示されていない。
【００３４】
[0039]  例示的なＭＯＳ ＩＣデバイス３００において、Ｍ７層上の第１のインターコネクト３０８ａは、第２のトラック上の第１の入力３０４ａ（例えば、第１のＭ６層インターコネクト）に結合され得る。例えば、第１のインターコネクト３０８ａは、ＭＯＳ ＩＣデバイス３００の第１の入力３０４ａに第１のインターコネクト３０８ａを接続するビアを通して第１の入力３０４ａに結合され得る。
【００３５】
[0040]  さらに、Ｍ７層上の第２のインターコネクト３０８ｂは、第３のトラック上の第１の出力３０６ａ（例えば、第２のＭ６層インターコネクト）に結合され得る。例えば、第２のインターコネクト３０８ｂは、ＭＯＳ ＩＣデバイス３００の第１の出力３０６ａに第２のインターコネクト３０８ｂを接続するビアを通して第１の出力３０６ａに結合され得る。
【００３６】
[0041]  さらに、Ｍ９層上の第３のインターコネクト３１０ａは、第４のトラック上の第２の入力３０４ｂ（例えば、第１のＭ８層インターコネクト）に結合され得る。例えば、第３のインターコネクト３１０ａは、ＭＯＳ ＩＣデバイス３００の第２の入力２０４ｂに第３のインターコネクト３１０ａを接続するビアを通して第２の入力３０４ｂに結合され得る。
【００３７】
[0042]  さらに、Ｍ９層上の第４のインターコネクト３１０ｂは、第５のトラック上の第２の出力３０６ｂ（例えば、第２のＭ８層インターコネクト）に結合され得る。例えば、第４のインターコネクト３１０ｂは、ＭＯＳ ＩＣデバイス３００の第２の出力３０６ｂに第４のインターコネクト３１０ｂを接続するビアを通して第２の出力２０６ｂに結合され得る。
【００３８】
[0043]  第１のインターコネクト３０８ａ、第３のインターコネクト３０８ｂ、第３のインターコネクト３１０ａ、および第４のインターコネクト３１０ｂは、スタンダードセル３２０と別のスタンダードセル（図３に図示せず）との間のセル間ルーティングとして使用され得る。図３に示される例示的な実施形態において、スタンダードセル３２０は、第２から第５のトラックを含む４つの行を備えた４倍の高さのセルである。本明細書で開示される態様はまた、単一の高さのセル、２倍の高さのセル、３倍の高さのセル、または本開示の範囲から逸脱することのない任意の他のセルの高さに適応され得ることが理解されるべきである。
【００３９】
[0044]  図３に示されるように第１の入力３０４ａ、第２の入力３０４ｂ、第１の出力３０６ａ、および第２の出力３０６ｂの方向を合わせることによって、ＭＯＳ ＩＣデバイス３００のトランジスタへのスタックにおけるＭ９層インターコネクトの接続は、第１のトラックの上に延びているものからＭ７層インターコネクトをブロックしない。よって、図３に例示されるＭＯＳ ＩＣデバイス３００において、Ｍ７層インターコネクトのルーティング迂回が回避され、データパス速度が改善され得る。
【００４０】
[0045]  図４は、寄生抵抗を低減するためにＭ５／Ｍ７層までの金属層を備えた例示的なＭＯＳ ＩＣデバイス４００を例示する。ＭＯＳ ＩＣデバイス４００は、例えば、第１のバッファ４０２ａおよび第２のバッファ４０２ｂ（例えば、２ビットバッファ）を含む。さらに、図４に示される例示的なＭＯＳ ＩＣデバイス４００は、ＭＯＳ ＩＣデバイスの第１のトラックからＭ６層インターコネクトのルーティング迂回を要求しない。
【００４１】
[0046]  図４にさらに示されているように、第１のバッファ４０２ａは、第１の入力４０４ａ（第１の入力ピン）および第１の出力４０６ａ（例えば、第１の出力ピン）を含む。例えば、第１の入力４０４ａは、第１の方向に延びる第１のトラック（例えば、垂直トラック）および第２の方向に延びる第２のトラック（例えば、水平トラック）上に位置し得る。一態様において、第１の入力４０４ａは、第１のＭ５層インターコネクトに対応し得る。さらに、第１の出力４０６ａは、第１の方向に延びる第１のトラックおよび第２の方向に延びる第３のトラック（例えば、水平トラック）上に位置し得る。別の態様において、第１の出力４０６ａは、第２のＭ５層インターコネクトに対応し得る。図４の右上隅に示されるように、第１の方向は第２の方向に直交である。
【００４２】
[0047]  さらに、第２のバッファ４０２ｂは、第２の入力４０４ｂ（例えば、第２の入力ピン）および第２の出力４０６ｂ（例えば、第２の出力ピン）を含む。例えば、第２の出力４０４ｂは、第１の方向に延びる第１のトラックおよび第２の方向に延びる第４のトラック（例えば、水平トラック）上に位置し得る。一態様において、第２の入力４０４ｂは、第１のＭ７層インターコネクトに対応し得る。さらに、第２の出力４０６ｂは、第１の方向に延びる第１のトラックおよび第２の方向に延びる第５のトラック（例えば、水平トラック）上に位置し得る。別の態様において、第２の出力４０６ｂは、第２のＭ７層インターコネクトに対応し得る。
【００４３】
[0048]  また、図４に示されるように、Ｍ６層インターコネクトおよびＭ８層インターコネクトは、両方第１のトラックに沿って延びる。例えば、図４の右上隅に示されるように、Ｍ８層インターコネクトは、第３の方向におけるＭ６層インターコネクトの上に形成される。さらに、Ｍ６層インターコネクトおよびＭ８層インターコネクトの各々に搬送された信号は、図４の左手側に示されるように、反対方向に移動する。Ｍ８層インターコネクトがＭ６層インターコネクトの全体にわたって延びているが、Ｍ８層インターコネクトの一部は、第１の入力４０４ａおよび第１の出力４０６ａのＭ６層インターコネクトのビューを不明瞭にしないために図４に示されていない。
【００４４】
[0049]  例示的なＭＯＳ ＩＣデバイス４００において、Ｍ６層上の第１のインターコネクト４０８ａは、第２のトラック上の第１の入力４０４ａ（例えば、第１のＭ５層インターコネクト）に結合され得る。例えば、第１のインターコネクト４０８ａは、ＭＯＳ ＩＣデバイス４００の第１の入力４０４ａに第１のインターコネクト４０８ａを接続するビアを通して第１の入力４０４ａに結合され得る。
【００４５】
[0050]  さらに、Ｍ６層上の第２のインターコネクト４０８ｂは、第３のトラック上の第１の出力４０６ａ（例えば、第２のＭ５層インターコネクト）に結合され得る。例えば、第２のインターコネクト４０８ｂは、ＭＯＳ ＩＣデバイス４００の第１の出力４０６ａに第２のインターコネクト４０８ｂを接続するビアを通して第１の出力４０６ａに結合され得る。
【００４６】
[0051]  さらに、Ｍ８層上の第３のインターコネクト４１０ａは、第４のトラック上の第２の入力４０４ｂ（例えば、第１のＭ７層インターコネクト）に結合され得る。例えば、第３のインターコネクト４１０ａは、ＭＯＳ ＩＣデバイス４００の第２の入力２０４ｂに第３のインターコネクト４１０ａを接続するビアを通して第２の入力４０４ｂに結合され得る。
【００４７】
[0052]  さらに、Ｍ８層上の第４のインターコネクト４１０ｂは、第５のトラック上の第２の出力４０６ｂ（例えば、第２のＭ７層インターコネクト）に結合され得る。例えば、第４のインターコネクト４１０ｂは、ＭＯＳ ＩＣデバイス４００の第２の出力４０６ｂに第４のインターコネクト４１０ｂを接続するビアを通して第２の出力４０６ｂに結合され得る。
【００４８】
[0053]  図４に示されるように第１の入力４０４ａ、第２の入力４０４ｂ、第１の出力４０６ａ、および第２の出力４０６ｂの方向を合わせることによって、ＭＯＳ ＩＣデバイス４００のトランジスタへのスタックにおけるＭ８層インターコネクトの接続は、第１のトラックの上に延びているものからＭ６層インターコネクトをブロックしない。よって、図４に例示されるＭＯＳ ＩＣデバイスにおいて、Ｍ６層インターコネクトのルーティング迂回が回避され、データパス速度が改善され得る。
【００４９】
[0054]  ２ビットバッファシステムは図２〜４の例示的なＭＯＳ ＩＣデバイス２００、３００、４００に示されるが、本明細書で開示される態様は、２ビットバッファシステムに限定されないと理解されるべきである。例えば、本明細書で開示される例示的な態様は、本開示の範囲から逸脱することなく２以上のバッファ（例えば、３ビットバッファ、４ビットバッファ、等）を含むバッファシステムに適用され得る。
【００５０】
[0055]  図５は、本開示の態様にしたがった、例示的なＭＯＳ ＩＣデバイス５００を例示する。例えば、ＭＯＳ ＩＣデバイス５００は、第１のスタンダードセル５０２ａ、第２のスタンダードセル５０２ｂ、および少なくとも１つの他のスタンダードセル５０２ｃを含み得る。スタンダードセル５０２ａおよび第２のスタンダードセル５０２ｂの各々は、第１のトラック、第２のトラック、第３のトラック、および第４のトラックを含む。さらに、第１のスタンダードセル５０２ａは、Ｖｄｄ電力レール５０４ａおよびＶｓｓ電力レール５０６を含み、第２のスタンダードセル５０２ｂは、Ｖｓｓ電力レール５０６およびＶｄｄ電力レール５０４ｂを含む。
【００５１】
[0056]  第１のスタンダードセル５０２ａのトラックを効率的に使用するために、２ビットバッファ５０８ａ、５０８ｂ、５０８ｃ、および５０８ｄの各々は、スタンダードセルに対する間隔要件（spacing requirements）内で動作しながら、ＭＯＳ ＩＣデバイス５００の２ビットバッファの最大量を含むように千鳥配列され得る。
【００５２】
[0057]  再度図２〜５を参照すると、ＭＯＳデバイス（２００、３００、４００、５００）は、第１の入力（２０４ａ、３０４ａ、４０４ａ）および第１の出力（２０６ａ、３０６ａ、４０６ａ）を備えた第１の論理コンポーネント（２０２ａ、３０２ａ、４０２ａ）を含む。一態様において、第１の入力（２０４ａ、３０４ａ、４０４ａ）は、第１の方向に延びる第１のトラックおよび第１の方向に直交する第２の方向に延びる第２のトラックに位置する。別の態様において、第１の出力（２０６ａ、３０６ａ、４０６ａ）は、第１のトラックおよび第２の方向に延びる第３のトラックに位置する。
【００５３】
[0058]  開示の別の態様において、ＭＯＳデバイス（２００、３００、４００、５００）は、第２の入力（２０４ｂ、３０４ｂ、４０４ｂ）および第２の出力（２０６ｂ、３０６ｂ、４０６ｂ）を備えた第２の論理コンポーネント（２０２ｂ、３０２ｂ、４０２ｂ）を含む。一態様において、第２の入力（２０４ｂ、３０４ｂ、４０４ｂ）は、第１のトラックおよび第２の方向に延びる第４のトラックに位置する。別の態様において、第２の出力（２０６ｂ、３０６ｂ、４０６ｂ）は、第１のトラックおよび第２の方向に延びる第５のトラックに位置する。さらなる態様において、第４のトラックおよび第５のトラックは、第２のトラックおよび第３のトラックの間にある（図２〜４参照）。
【００５４】
[0059]  本開示のさらなる態様において、ＭＯＳデバイス（２００、３００、４００、５００）は、第１のトラック上に延びており、第２のトラック上の第１の入力（２０４ａ、３０４ａ、４０４ａ）に結合された金属ｘ（Ｍｘ）層（例えば、図２および３のＭ７層、および図４のＭ６層インターコネクト）上の第１のインターコネクト（２０８ａ、３０８ａ、４０８ａ）を含む。
【００５５】
[0060]  本開示のさらに別の態様において、ＭＯＳデバイス（２００、３００、４００、５００）は、第１のトラック上に延びており、第３のトラック上の第１の出力（２０６ａ、３０６ａ、４０６ａ）に結合されたＭｘ層（例えば、図２および３のＭ７層、および図４のＭ６層インターコネクト）上の第２のインターコネクト（２０８ｂ、３０８ｂ、４０８ｂ）を含む。
【００５６】
[0061]  本開示のまた別の態様において、ＭＯＳデバイス（２００、３００、４００、５００）は、第１のトラック上に延びており、第４のトラック上の第２の入力（２０４ｂ、３０４ｂ、４０４ｂ）に結合された金属ｙ（Ｍｙ）層（例えば、図２および３のＭ９層、および図４のＭ８層）上の第１のインターコネクト（２０８ａ、３０８ａ、４０８ａ）を含む。例えば、ｙ（例えば、図２および３のｙ＝９、および図４のｙ＝８）は、ｘ（例えば、図２および３のｘ＝７、および図４のｘ＝６）よりも大きい。
【００５７】
[0062]  さらにまた、ＭＯＳデバイス（２００、３００、４００、５００）は、第１のトラック上に延びており、第２のトラック上の第１の出力（２０６ｂ、３０６ｂ、４０６ｂ）に結合されたＭｙ層（例えば、図２および３のＭ９層、および図４のＭ８層）上の第４のインターコネクト（２１０ｂａ、３１０ｂ、４１０ｂ）を含む。
【００５８】
[0063]  さらなる態様において、第１の論理コンポーネント（２０２ａ、３０２ａ、４０２ａ）および第２の論理コンポーネント（２０２ｂ、３０２ｂ、４０２ｂ）は、ＭＯＳデバイス（２００、３００、５００）のスタンダードセル（２２０、３２０、５０２ａ）の一部である。
【００５９】
[0064]  さらにまた、第１のインターコネクト（２０８ａ、３０８ａ、４０８ａ）、第２のインターコネクト（２０８ｂ、３０８ｂ、４０８ｂ）、第３のインターコネクト（２１０ａ、３１０ａ、４１０ａ）、および第４のインターコネクト（２１０ｂ、３１０ｂ、４１０ｂ）は、スタンダードセル（５０２ａ）と少なくとも１つの他のスタンダードセル（５０２ｃ）との間のセル間ルーティングである。
【００６０】
[0065]  さらに、スタンダードセル（５０２ａ）は、第１の行（図２〜４参照）、第１の行（図２〜４参照）に隣接した第２の行（図２〜４参照）、第２の行（図２〜４参照）に隣接した第３の行、および第３の行（図２〜４参照）に隣接した第４の行を含む４つの行（図２〜４参照）を備えた４倍の高さのセルであり得る。例えば、第２のトラック（図２〜４参照）は、第１の行（図２〜４参照）内にある。一態様において、第３のトラック（図２〜４参照）は、第４の行（図２〜４参照）内にある。別の態様において、第４のトラック（図２〜４参照）は、第２の行（図２参照）または第３の行（図３および４参照）の１つにある。さらなる態様において、第５のトラック（図２〜４参照）は、第２の行（図および４参照）または第３の行（図２参照）の別の１つにある。
【００６１】
[0066]  さらなる態様において、第１の入力（２０４ａ、３０４ａ、４０４ａ）は、第１の入力ピン（２０４ａ、３０４ａ、４０４ａ）に対応する。別の態様において、第１の出力（２０６ａ、３０６ａ、４０６ａ）は、第１の出力ピン（２０６ａ、３０６ａ、４０６ａ）に対応する。さらなる態様において、第２の入力（２０４ｂ、３０４ｂ、４０４ｂ）は、第２の入力ピン（２０４ｂ、３０４ｂ、４０４ｂ）に対応する。さらに、第２の出力（２０６ｂ、３０６ｂ、４０６ｂ）は、第２の出力ピン（２０６ｂ、３０６ｂ、４０６ｂ）に対応する。一例において、第１の入力ピン（２０４ａ、３０４ａ、４０４ａ）は、金属ｘ−ｚ１（Ｍｘ−ｚ１）層インターコネクト（例えば、図２および３のＭ７層インターコネクト、および図４のＭ５層インターコネクト）に対応する。例えば、ｚ１≧１である。別の態様において、第１の出力ピン（２０６ａ、３０６ａ、４０６ａ）は、金属ｘ−ｚ２（Ｍｘ−ｚ２）層インターコネクト（例えば、図２および３のＭ８層インターコネクト、および図４のＭ５層インターコネクト）に対応する。例えば、ｚ２≧１である。さらなる態様において、第２の入力ピン（２０４ｂ、３０４ｂ、４０４ｂ）は、金属ｙ−ｚ３（Ｍｙ−ｚ３）層インターコネクト（例えば、図２および３のＭ８層インターコネクト、および図４のＭ７層インターコネクト）に対応する。例えば、ｚ３≧１である。さらに、第２の出力ピン（２０６ｂ、３０６ｂ、４０６ｂ）は、金属ｙ−ｚ４（Ｍｙ−ｚ４）層インターコネクト（例えば、図２および３のＭ８層インターコネクト、および図４のＭ５層インターコネクト）に対応する。例えば、ｚ４≧１である。さらなる例において、ｚ１、ｚ２、ｚ３、およびｚ４は、それぞれ１に等しい。ｚ１、ｚ２、ｚ３、およびｚ４がそれぞれ１に等しいとき、入力／出力ピンは、前述したＭ６、Ｍ７、Ｍ８、Ｍ９の信号線インターコネクト以下の１つのメタル層に位置する。よって、ｚは、入力／出力ピンが位置するＭ６、Ｍ７、Ｍ８、Ｍ９の信号線インターコネクト以下の金属層の数である。
【００６２】
[0067]  一例において、第５のトラックは、第４のトラックと第３のトラックとの間にある（図２参照）。別の例において、第１のインターコネクト（２０８ａ）および第３のインターコネクト（２１０ａ）は、第３の方向においてオーバーラップする。さらなる例において、第２のインターコネクト（２０８ｂ）および第４のインターコネクト（２１０ｂ）は、第３の方向においてオーバーラップする。例えば、第３の方向は、第１の方向および第２方向に直交する。
【００６３】
[0068]  別の例において、第４のトラックは、第５のトラックと第３のトラックの間にある（図３および４参照）。一態様において、第１のインターコネクト（３０８ａ、４０８ａ）および第４のインターコネクト（３１０ｂ、４１０ｂ）は、第３の方向においてオーバーラップする。さらなる態様において、第２のインターコネクト（３０８ｂ、４０８ｂ）および第３のインターコネクト（３１０ａ、４１０ａ）は、第３の方向においてオーバーラップする。例えば、第３の方向は、第１の方向および第２方向に直交する。
【００６４】
[0069]  またさらなる態様において、第１の論理コンポーネント（２０２ａ、３０２ａ、４０２ａ）は、第１のバッファ（２０２ａ、３０２ａ、４０２ａ）である。別の態様において、第２の論理コンポーネント（２０２ｂ、３０２ｂ、４０２ｂ）は、第２のバッファ（２０２ｂ、３０２ｂ、４０２ｂ）である。
【００６５】
[0070]  別の態様において、第１のトラックは垂直トラックである（例えば、図２および３）。さらなる態様において、第２のトラック、第３のトラック、第４のトラック、および第５のトラックは、それぞれ、水平トラック（例えば、図２および３）。
【００６６】
[0071]  別の態様において、第１のトラックは水平トラックである（例えば、図４）。さらなる態様において、第２のトラック、第３のトラック、第４のトラック、および第５のトラックは、それぞれ、垂直トラックである（例えば、図４）。
【００６７】
[0072]  別の態様において、第１の論理コンポーネント（２０２ａ、３０２ａ、４０２ａ）および第２の論理コンポーネント（２０２ｂ、３０２ｂ、４０２ｂ）は、第１のトラック（図５の第１のスタンダードセル５０２ａにおけるトラック１）上に配置された第１のバッファ（５０８ａ）の一部である。さらに、ＭＯＳデバイス（５００）はまた、第１のトラック（図５の第１のスタンダードセル５０２ａにおけるトラック１）に平行である第６のトラック（例えば、図５の第１のスタンダードセル５０２ａにおけるトラック２）上に配置された第２のバッファ（５０８ｂ）を含む。例えば、第２のバッファ（５０８ｂ）は、第１のバッファ（５０８ａ）に隣接しない。さらなる態様において、ＭＯＳデバイス（５００）は、第１のトラック（図５の第１のスタンダードセル５０２ａにおけるトラック１）に平行である第７のトラック（図５の第１のスタンダードセル５０２ａにおけるトラック３）上に配置された第３のバッファ（５０８ｃ）を含む。例えば、第３のバッファ（５０８ｃ）は、第２のバッファ（５０８ｂ）に隣接しない。別の態様において、ＭＯＳデバイス（５００）は、第１のトラック（図５の第１のスタンダードセル５０２ａにおけるトラック１）に平行である第８のトラック（例えば、図５の第１のスタンダードセル５０２におけるトラック４）上に配置された第４のバッファ（５０８ｄ）を含む。例えば、第４のバッファ（５０８ｄ）は、第３のバッファ（５０８ｃ）に隣接しない。
【００６８】
[0073]  図６は、例示的な方法のフローチャート６００である。例示的な方法は、ＭＯＳ ＩＣデバイスの動作の方法である。例えば、ＭＯＳデバイスは、図２〜４に例示されるＭＯＳ ＩＣデバイス２００、３００、４００のうちの１つであり得る。
【００６９】
[0074]  ６０２において、第１の信号は、第１の入力および第１の出力を備えた第１の論理コンポーネントを通して構成される。一態様において、第１の入力は、第１の方向に延びる第１のトラックおよび第１の方向に直交する第２の方向に延びる第２のトラックに位置する。別の態様において、第１の出力は、第１のトラックおよび第２の方向に延びる第３のトラックに位置する。
【００７０】
[0075]  ６０４において、第２の信号が、第２の入力および第２の出力を備えた第２の論理コンポーネントを通して伝搬される。一態様において、第２の出力は、第１のトラックおよび第２の方向に延びる第４のトラックに位置する。別の態様において、第２の出力は、第１のトラックおよび第２の方向に延びる第５のトラックに位置する。さらなる態様において、第４のトラックおよび第５のトラックは、第２のトラックおよび第３のトラックの間にある。例えば、ＭＯＳデバイスデバイスは、第１のトラックに延び、第２のトラック上の第１の入力に結合されるＭｘ層上の第１のインターコネクトを含む。別の例において、ＭＯＳデバイスは、第１のトラックに延び、第３のトラック上の第１の出力に結合されるＭｘ層上の第２のインターコネクトを含む。さらなる例において、ＭＯＳデバイスは、第１のトラックに延び、第４のトラック上の第２の入力に結合されるＭｙ層上の第３のインターコネクトを含む。一態様において、ｙはｘよりも大きい。さらに、ＭＯＳデバイスは、第１のトラックに延び、第５のトラック上の第２の出力に結合されるＭｙ層上の第４のインターコネクトを含む。
【００７１】
[0076]  ＭＯＳデバイスは、第１の入力および第１の出力を備えた第１の論理コンポーネントを通して信号を伝搬するための第１の手段をさらに含む。一態様において、第１の入力は、第１の方向に延びる第１のトラックおよび第１の方向に直交する第２の方向に延びる第２のトラックに位置する。別の態様において、第１の出力は、第１のトラックおよび第２の方向に延びる第３のトラックに位置する。
【００７２】
[0077]  ＭＯＳデバイスは、第２の入力および第２の出力を備えた第２の論理コンポーネントを通して信号を伝搬するための第２の手段をさらに含む。一態様において、第２の出力は、第１のトラックおよび第２の方向に延びる第４のトラックに位置する。別の態様において、第２の出力は、第１のトラックおよび第２の方向に延びる第５のトラックに位置する。さらなる態様において、第４のトラックおよび第５のトラックは、第２のトラックおよび第３のトラックの間にある。例えば、ＭＯＳデバイスデバイスは、第１のトラックに延び、第２のトラック上の第１の入力に結合されるＭｘ層上の第１のインターコネクトを含む。別の例において、ＭＯＳデバイスは、第１のトラックに延び、第３のトラック上の第１の出力に結合されるＭｘ層上の第２のインターコネクトを含む。さらなる例において、ＭＯＳデバイスは、第１のトラックに延び、第４のトラック上の第２の入力に結合されるＭｙ層上の第３のインターコネクトを含む。一態様において、ｙはｘよりも大きい。さらに、ＭＯＳデバイスは、第１のトラックに延び、第５のトラック上の第２の出力に結合されるＭｙ層上の第４のインターコネクトを含む。
【００７３】
[0078]  ＭＯＳ ＩＣデバイスのスタンダードセルは、金属ｘ（Ｍｘ）層のインターコネクトまで設計され得、ここで、ｘ≦３。小型ＭＯＳ ＩＣデバイスの寄生抵抗を低減する１つの方法は、金属５（Ｍ５）層インターコネクトまたは金属６（Ｍ６）層インターコネクトのような、上位金属層までスタンダードセルを設計し得る。上位金属層インターコネクトでスタンダードセルを設計することで、下位金属層インターコネクトに上位金属層インターコネクトを接続するさらなるビアも含まれ得る。更なる金属層インターコネクトおよびビアは、Ｍｘ層インターコネクトまで設計されただけのスタンダードセルと比較して、スタンダードセルの全体的な寄生抵抗を低減することが可能なさらなる並列電流経路を提供し得る。
【００７４】
[0079]  さらに、従来のスタンダードセルアーキテクチャを使用して、異なる信号を搬送する２つの異なる金属層インターコネクト（例えば、上位のＭ９層および下位のＭ７層）上の２つのインターコネクトがＭＯＳ ＩＣデバイスにおける同じトラックを占有し、同じトラック上の入力および出力を有する２つの異なるスタンダードセルに接続されるとき、下位の金属層上のインターコネクトがトラックの周りをルーティングされる必要があり得る。下位の金属層上のインターコネクトが上位の金属層上のインターコネクトの入力／出力スタックに陥る可能性があるため、トラックの周りのインターコネクトをルーティングすることが必要となり得る。図１に関して先に説明されたように、ルーティング迂回は、下位の金属層上のインターコネクトに信号遅延を引き起こす可能性があり、下位の金属層上のインターコネクトの度重なる信号遅延は、ＭＯＳ ＩＣデバイスのためのデータパス速度の減少を引き起こす可能性がある。
【００７５】
[0080]  本開示は、２ビットバッファスタンダードセルの両端上の下位の金属層インターコネクト信号線（２０８ａ、２０８ｂ、３０８ａ、３０８ｂ、４０８ａ、４０８ｂ）のための入力／出力ピンを備えた２ビットバッファを提供することによって、課題に対する解決策を提供する。さらに、上位の金属層インターコネクト信号線（２１０ａ、２１０ｂ、３１０ａ、３１０ｂ、４１０ａ、４１０ｂ）の入力／出力ピンは、下位の金属層インターコネクト信号線（２０８ａ、２０８ｂ、３０８ａ、３０８ｂ、４０８ａ、４０８ｂ）の入力／出力ピンの間に位置する。図２〜４に示されるような第１の入力（２０４ａ、３０４ａ、４０４ａ）、第２の入力（２０４ｂ、３０４ｂ、４０４ｂ）、第１の出力（２０６ａ、３０６ａ、４０６ａ）、および第２の出力（２０６ｂ、３０６ｂ、４０６ｂ）により、ＭＯＳ ＩＣデバイス（２００、３００、４００）への上位の金属層インターコネクト信号線（２１０ａ、２１０ｂ、３１０ａ、３１０ｂ、４１０ａ、４１０ｂ）の接続は、第１のトラック上のＭＯＳ ＩＣデバイス（２００、３００、４００）への下位の金属層インターコネクト信号線（２０８ａ、２０８ｂ、３０８ａ、３０８ｂ、４０８ａ、４０８ｂ）の接続をブロックしない。従って、図２〜４に例示されるＭＯＳ ＩＣデバイス（２００、３００、４００）において、下位の金属層インターコネクト信号線（２０８ａ、２０８ｂ、３０８ａ、３０８ｂ、４０８ａ、４０８ｂ）のルーティング迂回が回避され、データパス速度が改善され得る。
【００７６】
[0081]  開プロセスにおけるステップの特定の順序または階層は、例示的なアプローチの例示であることが理解される。設計の選択に基づいて、プロセスにおけるステップの特定の順序または階層は、再構成され得ることが理解される。さらに、いくつかのステップは、組み合わされ得るか、または省略され得る。添付の方法の請求項は、様々なステップの要素をサンプルの順序で提示したものであり、提示された特定の順序または階層に限定されるようには意図されない。
【００７７】
[0082]  先の説明は、いかなる当業者であっても、本明細書で説明された様々な態様を実現することを可能にするように提供される。これらの態様への様々な修正は、当業者にとって容易に明らかとなり、本明細書で定義された一般的な原理は、他の態様に適用され得る。従って、特許請求の範囲は、本明細書に示される態様に限定されるようには意図されず、特許請求の範囲の文言と一致する全範囲が与えられるものとし、ここで、単数形の要素への参照は、別途明記されていない限り、「１つ、および１つのみ」を意味するようには意図されず、「１つまたは複数」を意味するように意図される。「例示的（exemplary）」という用語は、本明細書で「例、事例、または例示を提供する」という意味で使用される。「例示的」であるとして本明細書で説明された任意の態様は、必ずしも他の態様よりも好ましいまたは有利であるようには解釈されるべきでない。別段に明記されていない限り、「いくつかの（some）」という用語は、１つまたは複数を指す。「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはそれらの任意の組み合わせ」のような組み合わせは、Ａ、Ｂ、および／またはＣの任意の組み合わせを含み、複数のＡ、複数のＢ、または複数のＣを含み得る。特に、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはそれらの任意の組み合わせ」のような組み合わせは、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢ、ＡとＣ、ＢとＣ、またはＡとＢとＣであることができ、ここで、任意のこのような組み合わせは、Ａ、Ｂ、またはＣの１つまたは複数のメンバーを含むことができる。当業者に知られている、あるいは後に知られることになる本開示全体にわたって説明された様々な態様の要素に対する全ての構造的および機能的な同等物は、参照によって本明細書に明確に組み込まれ、特許請求の範囲に包含されるように意図される。さらに、本明細書で開示されるものはいずれも、そのような開示が特許請求の範囲において明記されているかどうかにかかわらず、公衆に放棄されるようには意図されない。いずれの請求項の要素も、その要素が「〜のための手段（means for）」という表現を使用して明確に記載されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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