(57)【要約】  負の供給電位を必要としないネガティブチャージポンプが提供される。このネガティブチャージポンプは、標準のＣＭＯＳプロセスを利用して製造することができる。このチャージポンプは、第１のインバータと、第２のインバータと、チャージストレージと、結合されれいる素子を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源端子（ＶＤＤ）、接地端子（ＧＮＤ）、出力端子（ＯＵＴ、Ｖｎｅｇ）、及び第１のクロック端子（ＣＴ１）と、
第１のインバータ（ＩＮＶ１）、第２のインバータ（ＩＮＶ２）、及び第１のチャージストレージ（ＣＳ１）と、を備え、
前記第１のインバータ（ＩＮＶ１）は、前記電源端子（ＶＤＤ）と、前記第１のクロック端子（ＣＴ１）と、前記第１のチャージストレージ（ＣＳ１）と、の間に接続され、
前記第２のインバータ（ＩＮＶ２）は、前記第１のチャージストレージ（ＣＳ１）と、前記接地端子（ＧＮＤ）と、前記出力端子（ＯＵＴ）と、の間に接続され、且つ前記第１のクロック端子（ＣＴ１）に結合され、
前記第１のチャージストレージ（ＣＳ１）は、前記第１のインバータ（ＩＮＶ１）と前記第２のインバータ（ＩＮＶ２）との間に接続され、
動作の間、前記接地端子（ＧＮＤ）の電位に対して、前記電源端子（ＶＤＤ）の電位が正であり、前記出力端子（ＯＵＴ）の電位が負である、ネガティブチャージポンプ（ＮＣＰ）。
【請求項２】
前記第１のクロック端子（ＣＴ１）と前記第２のインバータ（ＩＮＶ２）との間に接続された第２のチャージストレージ（ＣＳ２）を更に備える、請求項１に記載のネガティブチャージポンプ（ＮＣＰ）。
【請求項３】
第２のクロック端子（ＣＴ２）と、
第３のインバータ（ＩＮＶ３）、第４のインバータ（ＩＮＶ４）、及び第３のチャージストレージ（ＣＳ３）と、を更に備え、
前記第３のインバータ（ＩＮＶ３）は、前記電源端子（ＶＤＤ）と、前記第２のクロック端子（ＣＴ２）と、前記第３のチャージストレージ（ＣＳ３）と、の間に接続され、
前記第４のインバータ（ＩＮＶ４）は、前記第３のチャージストレージ（ＣＳ３）と、前記接地端子（ＧＮＤ）と、前記出力端子（ＯＵＴ）と、の間に接続され、且つ前記第２のクロック端子（ＣＴ２）に結合され、
前記第３のチャージストレージ（ＣＳ３）は、前記第１のインバータ（ＩＮＶ１）と前記第２のインバータ（ＩＮＶ２）との間に接続される、請求項１及び２のいずれか１項に記載のネガティブチャージポンプ（ＮＣＰ）。
【請求項４】
前記第２のクロック端子（ＣＴ２）と前記第２のインバータ（ＩＮＶ２）との間に接続された第４のチャージストレージ（ＣＳ４）を更に備える、請求項３に記載のネガティブチャージポンプ（ＮＣＰ）。
【請求項５】
第１のクロスカップリングスイッチ（ＳＷ１）及び第２のクロスカップリングスイッチ（ＳＷ２）を更に備え、それらの各々は、前記接地端子（ＧＮＤ）と、前記第２のインバータ（ＩＮＶ２）と、前記第４のインバータ（ＩＮＶ４）と、の間に接続される、請求項３及び４のいずれか１項に記載のネガティブチャージポンプ（ＮＣＰ）。
【請求項６】
前記電源端子（ＶＤＤ）、前記第１のインバータ（ＩＮＶ１）、前記接地端子（ＧＮＤ）及び前記出力端子（ＯＵＴ）の間に接続されたレギュレーション回路（ＲＣ）を更に備える、請求項１乃至５のいずれか１項に記載のネガティブチャージポンプ（ＮＣＰ）。
【請求項７】
前記レギュレーション回路（ＲＣ）は、分圧器（ＶＤ）、誤差増幅器（ＥＡ）、及びトランジスタ（ＴＲ）を有し、
前記分圧器（ＶＤ）は、前記電源端子（ＶＤＤ）と前記出力端子（ＯＵＴ）との間に接続され、
前記トランジスタ（ＴＲ）は、前記第１のインバータ（ＩＮＶ１）と前記接地端子（ＧＮＤ）との間に接続され、
前記誤差増幅器（ＥＡ）は、前記電源端子（ＶＤＤ）と、前記分圧器（ＶＤ）と、前記トランジスタ（ＴＲ）と、の間に接続され、
前記トランジスタ（ＴＲ）は、前記第１のインバータ（ＩＮＶ１）と、前記誤差増幅器（ＥＡ）と、前記接地端子（ＧＮＤ）と、の間に接続される、請求項６に記載のネガティブチャージポンプ（ＮＣＰ）。
【請求項８】
前記誤差増幅器（ＥＡ）は、
第１の入力端子（＋）、第２の入力端子（−）、及び出力端子（ＯＵＴ）と、
前記電源端子（ＶＤＤ）及びバイアス端子に接続された第１のトランジスタ（Ｔ１）と、
前記第１の入力端子（＋）に接続された第１の入力トランジスタ（Ｔ１０）と、
前記第２の入力端子（−）及び前記第１の入力トランジスタ（Ｔ１０）に接続された第２の入力トランジスタ（Ｔ１１）と、
前記第１の入力トランジスタ（Ｔ１０）及び前記接地端子（ＧＮＤ）に接続された第１の接地トランジスタ（Ｔ８）と、
前記第２の入力トランジスタ（Ｔ１１）、前記第１の接地トランジスタ（Ｔ８）、及び前記接地端子（ＧＮＤ）に接続された第２の接地トランジスタ（Ｔ９）と、を有する、請求項７に記載のネガティブチャージポンプ（ＮＣＰ）。
【請求項９】
前記誤差増幅器は、６つの追加トランジスタを更に備え、前記追加トランジスタのうちの３つと、前記第１の接地トランジスタ（Ｔ８）と、が第１のカスケードとしてカスケード接続され、
前記追加トランジスタのうちの他の３つと、前記第２の接地トランジスタ（Ｔ９）と、が第２のカスケードとしてカスケード接続される、請求項８に記載のネガティブチャージポンプ（ＮＣＰ）。
【請求項１０】
前記誤差増幅器（ＥＡ）は、前記バイアスポートと前記カスケードの第１のトランジスタのゲートとの間の相互接続を更に備える、請求項９に記載のネガティブチャージポンプ（ＮＣＰ）。
【請求項１１】
前記第１のクロック端子（ＣＴ１）に接続されたクロック発生器（ＣＧ）を更に備える、請求項１乃至１０のいずれか１項に記載のネガティブチャージポンプ（ＮＣＰ）。
【請求項１２】
前記クロック発生器（ＣＧ）は、リングオシレータ（ＲＯ）を備える、請求項１１に記載のネガティブチャージポンプ（ＮＣＰ）。
【請求項１３】
前記チャージストレージ（ＣＳ１−ＣＳ４）は、キャパシタであり、
各々のインバータ（ＩＮＶ１−ＩＮＶ４）は、２つのトランジスタ、クロック信号入力（ＣＴ）、及び信号出力を備える、請求項１乃至１２のいずれか１項に記載のネガティブチャージポンプ（ＮＣＰ）。
【請求項１４】
各々のインバータ（ＩＮＶ１−ＩＮＶ４）は、ＰＭＯＳ  ＦＥＴ及びＮＭＯＳ  ＦＥＴを備える、請求項１乃至１３のいずれか１項に記載のネガティブチャージポンプ（ＮＣＰ）。
【請求項１５】
あらゆる回路素子は、ＣＭＯＳチップに直接埋め込まれている、請求項１乃至１４のいずれか１項に記載のネガティブチャージポンプ（ＮＣＰ）。
【請求項１６】
請求項１乃至１５のいずれか１項に記載のネガティブチャージポンプ（ＮＣＰ）と、音響増幅器（ＡＭＰ）とを備え、
前記増幅器（ＡＭＰ）の前記電源電圧が、前記ネガティブチャージポンプ（ＮＣＰ）の前記電源電圧ＶＤＤの絶対値と、前記ネガティブチャージポンプ（ＮＣＰ）により供給される電圧Ｖｎｅｇとの総和である音響ＡＳＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電位を下回る電位を供給するチャージポンプであるネガティブチャージポンプ、及びネガティブチャージポンプを備えるＡＳＩＣ（ASIC = Application Specific Integrated Circuit：特定用途向け集積回路）に関する。
【背景技術】
【０００２】
チャージポンプは、回路に供給される通常の電圧よりも高い電源電圧を、回路素子が連続して又は一時的に必要とするような電気回路で使用することができる。特に、大部分の回路素子の電源電圧を降圧することで、より高い電力効率となっている最近の回路では、そのようなチャージポンプがより重要となる。
【０００３】
例えば、ＭＥＭＳチップ内にＭＥＭＳキャパシタを有し、ＡＳＩＣチップ内の電気信号評価回路を有するＭＥＭＳマイクロフォンの分野では、１．２Ｖ又はそれ未満の電源電圧が一般的になってきている。しかしながら、信号増幅器にとって、そのような電源電圧は限界に近く、特に大きな増幅度が求められる時には、歪の問題を誘発するかもしれない。
【０００４】
ネガティブチャージポンプは、特許文献１により公知である。
【０００５】
ネガティブチャージポンプは、多くのＡＳＩＣで使用されてきた。しかしながら、多くのネガティブチャージポンプは、それら自身が電源を供給する基準電位を下回る電位を必要とする。そのようなチャージポンプは、特許文献２により公知である。
【０００６】
他のネガティブチャージポンプが、非特許文献１により公知である。しかしながら、このチャージポンプは、負の出力電位を維持するために電荷を格納する大容量の保持キャパシタが必要であり、この大容量のキャパシタをＡＳＩＣの単一チップ上に集積することは困難である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許８，８３０，７７６号明細書
【特許文献２】米国特許７，１４５，３１８号明細書
【非特許文献】
【０００８】
【非特許文献１】“A 40 nm fully integrated 82 MW stereo headphone module for mobile applications”, IEEE Journal of Solid-State Circuits, Vol. 49, No. 8, 2014.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明はこのような課題に鑑みてなされたものであり、その目的とするところは、既知の回路の再設計を必要とすることなく、これまで使用されてきたネガティブチャージポンプの代わりに置き換えることのできるネガティブチャージポンプを提供することにある。
【００１０】
更に、チャージポンプは、出力を安定化させるためのレギュレータにより制御される、制御可能な出力電位を有するべきである。更に、チャージポンプは、負の出力電圧を供給する一方で、正の電源電圧だけで動作すべきである。
【００１１】
更に、出力を安定化させるためのレギュレータの素子を含むチャージポンプのすべての回路素子は、特別な高電圧トランジスタや外部キャパシタを使用せずにポンプ全体を集積可能とする標準的なＣＭＯＳ技術で実現されなければならない。
【００１２】
更に、ポンプは、良好な性能を有し、低い電力消費でなければならず、一時的に使用されないときはなおさらである。特に、出力電位の品質は、高品質なオーディオシステムと両立されなければならない。
【００１３】
更に、ネガティブチャージポンプは、低い製造コストで製造できなければならない。
【課題を解決するための手段】
【００１４】
そのようなネガティブチャージポンプは、独立請求項１で定義される。従属請求項は、好ましい実施形態を定義する。
【００１５】
ネガティブチャージポンプは、電源端子、接地（グラウンド）端子、出力端子、及び第１のクロック端子を備える。更に、チャージポンプは、第１のインバータ、第２のインバータ、及び第１のチャージストレージを備える。第１のインバータは、電源端子、第１のクロック端子、及び第１のチャージストレージのそれぞれに接続される。第２のインバータは、第１のクロック端子、接地端子、及び出力端子のそれぞれに接続される。第１のチャージストレージは、第１のインバータと第２のインバータとの間に接続される。動作中は、接地の電位に対して、電源端子の電位は正の値である。又、出力端子の電位は、接地の電位に対して、負の値である。
【００１６】
そのようなポンプは、接地電位未満の電位を必要としないが、接地電位未満の電位を発生させる。
【００１７】
このように、ネガティブチャージポンプは、接地電位と電源端子の正の電位との間の電圧と組合わせる電気回路で使用することができる。この増加した電圧は、電気回路の通常の電源電圧に限定されることなく、音響増幅器を駆動するためにも用いられうる。このように、音響信号の歪を減少させることができ、そして、接地電位未満の追加電位を供給することなく、増幅器の出力における音響信号の振幅は、電気回路の電源電圧よりも大きくすることができる。
【００１８】
チャージポンプのインバータは、半導体スイッチを用いて、クロック信号のそれぞれの位相に対して、その位相が１８０°シフトした出力信号を供給することができる。第１のチャージストレージは、クロックサイクルの前半において第１のインバータにより充電され、そしてクロックサイクルのそれぞれの他の半分において、改めて充電することができる。そのチャージポンプは、負の出力電位を供給するネガティブチャージポンプなので、その出力端子において電子を供給することができる。
【００１９】
クロックサイクルの前半の間に、第１のインバータは、例えばキャパシタである第１のチャージストレージを、正の電気を提供する供給端子へ、電気的に接続する。そして、第１のインバータを経由して供給端子に接続された第１のチャージストレージから、電子が除去される。そして、ほとんど同時に、第２のインバータは、第１のチャージストレージの第２の電極を、接地端子へ接続してよい。このように、第１のチャージストレージの電極は、接地端子から引き出された電子で充電することができる。
【００２０】
又、クロックサイクルの後半では、第２のインバータが、第１のチャージストレージの第２の電極を出力端子に電気的に接続して良い。このように、出力端子に負電荷が供給される。
【００２１】
第１のクロック端子は、第１のインバータを起動する第１のクロック信号を受信してよい。そして、第１にクロック端子は、例えば第１の結合素子とともに第２のインバータに結合される。この第１にクロック端子と第２のインバータとの間の結合は、第１のインバータと第２のインバータと間の位相差が概ね１８０°となるように選択されてよい。このように、第２のインバータのクロック信号は、第１のクロック端子のクロック信号から得られる。
【００２２】
第２のチャージストレージは、第１のクロック端子と第２のインバータとの間の結合を確立するために、第１のクロック端子と第２のインバータとの間を接続することが可能である。
【００２３】
チャージポンプは、第２のクロック端子、第３のインバータ、第４のインバータ、及び第３のチャージストレージを更に備えることができる。第３のインバータは、電源端子、第２のクロック端子、及び第３のチャージストレージを接続する。第４のインバータは、第２のクロック端子に接続される。第３のチャージストレージは、第３のインバータと第４のインバータの間に接続される。
【００２４】
このように、第１のクロック端子は第１のクロック信号を受信し、第２のクロック端子は第２のクロック信号を受信してよい。第１のクロック端子に供給されるクロック信号と、第２のクロック端子供給されるクロック信号は同じ周波数を有する。そして、第２のインバータに供給されるクロック信号及び第４のインバータに供給されるクロック信号は、同じ周波数を有する。第１のクロック信号及び第２のクロック信号との間の位相差は、概ね１８０°として良い。
【００２５】
ネガティブチャージポンプは、第２のクロック端子及び第２のインバータの間を接続する第４のチャージストレージを更に備える。チャージストレージは、キャパシタであって良い。第４のチャージストレージは、第２のクロック端子と第４のインバータとを結合する。
【００２６】
第１のチャージストレージ及び第２のインバータは出力端子に、クロックサイクルのほぼ１８０°にわたって負電荷を供給してよい。第３のチャージストレージ及び第４のインバータは、クロックサイクルのそれぞれの他の半分において、負電荷を出力端子に提供してよい。このように、出力端子はクロックサイクルのほぼ３６０°にわたって、負電荷を供給される。
【００２７】
大きな静電容量で大きな体積のキャパシタは、必要ではない。従って、外付け素子は必要ではなく、レギュレータの素子を含むネガティブチャージポンプのすべての素子は、完全に集積することができる。
【００２８】
ネガティブチャージポンプは、第１の結合スイッチ及び第２の結合スイッチを更に備える。各々の結合スイッチは、接地端子、第２のインバータ、及び第４のインバータの間に接続される。
【００２９】
２つのクロスカップリングスイッチは、第１のチャージストレージ及び第３のチャージストレージの２つのチャージストレージから選択された一つが出力端子に接続される時間を最大にするために使用することができる。そして、２つのチャージストレージの内の一つが、特に、２×１８０°＝３６０°において接続される。
【００３０】
第２のインバータ及び第４のインバータは、半導体によるスイッチを備えることができ、そして２つのクロスカップリングスイッチは、インバータのスイッチの制御電極を接地電位に接続する。この接続は、それぞれのチャージストレージ及び出力端子の間の導電をインバータのそれぞれのスイッチが形成するそれぞれの期間においてなされる。
【００３１】
ネガティブチャージポンプは、レギュレーション回路を、更に備えることができる。このレギュレーション回路は、電源端子、第１のインバータ、接地端子、及び出力端子の間を接続する。第３のインバータ及び第４のインバータが、ネガティブチャージポンプ内に存在するとき、レギュレーション回路は、第３のインバータ及び第４のインバータの間も接続する。レギュレーション回路は、接地電位を下回る電位を必要とせずに、出力電位を安定させる。
【００３２】
レギュレーション回路は、分圧器、誤差増幅器、およびトランジスタを有することができる。レギュレーション回路の分圧器は、電源端子及び出力端子の間に接続される。レギュレーション回路のトランジスタは、第１のインバータ及び接地端子の間に接続される。レギュレーション回路の誤差増幅器は、電源端子、分圧器、接地端子、及びトランジスタの間に接続される。レギュレーション回路のトランジスタは、第１のインバータ、誤差増幅器、及び接地端子の間に接続される。
【００３３】
誤差増幅器は、第１の入力端子、第２の入力端子、及び出力端子を有することができる。更に、誤差増幅器は、電源端子及びバイアスに接続された第１のトランジスタを有してもよい。更に、誤差増幅器は、第１の入力端子に接続された第１の入力トランジスタを有してもよい。更に、誤差増幅器は、第２の入力端子及び第１の入力トランジスタに接続された第２の入力トランジスタを有してもよい。
【００３４】
更に、誤差増幅器は、第１の入力トランジスタ及び接地端子に接続された第１の接地トランジスタ有してもよい。更に、誤差増幅器は、第２の入力トランジスタ、第１の接地トランジスタ、及び接地端子に接続された第２の接地トランジスタ有してもよい。
【００３５】
誤差増幅器の第１の入力トランジスタは、レギュレーション回路の分圧器に接続されてよい。誤差増幅器の第２の入力トランジスタは、接地端子に接続されてよい。
【００３６】
チャージポンプのトランジスタ、特に誤差増幅器のトランジスタは、ソース、ドレイン、ゲートを有するＦＥＴ(FET = Field Effect Transistor)であってよい。電源端子に接続された第１の入力トランジスタ、第２の入力トランジスタ、及び第１のトランジスタは、ＰＭＯＳ−ＦＥＴ(PMOS = P-channel Metal-Oxide FET)であってよい。第１の接地トランジスタ及び第２の接地トランジスタは、ＮＭＯＳ−ＦＥＴ(NMOS = N-channel Metal-Oxide FET)であってよい。
【００３７】
特に、誤差増幅器の第１のトランジスタのソースは、電源端子に接続されてよい。誤差増幅器の第１のトランジスタのゲートは、バイアス端子に接続されてよい。誤差増幅器の第１のトランジスタのドレインは、第１の入力トランジスタ及び第２の入力トランジスタのソース接続部と接続されてよい。第１の入力トランジスタ及び第２の入力トランジスタの各ドレインは、第１の接地トランジスタ及び第２の接地トランジスタの各ドレインとそれぞれ接続されてよい。
【００３８】
第１の接地トランジスタ及び第２の接地トランジスタのソース接続部は接地端子に接続されてよい。第１の入力トランジスタのゲートは、分圧器に接続されてよい。第２の入力トランジスタのゲートは、接地端子に接続されてよい。２つの接地トランジスタの２つのゲート接続部は、互いに接続されて、第１の入力トランジスタのドレインに接続されてよい。
【００３９】
誤差増幅器は、６つの追加トランジスタを更に備えることができる。追加トランジスタのうちの３つと第１の接地トランジスタは、第１のカスケードとしてカスケード接続され、追加トランジスタのうちの他の３つと第２の接地トランジスタは、第２のカスケードとしてカスケード接続される。
【００４０】
分圧器は、電源端子と出力端子との間に直列で電気的に接続された２つの抵抗素子を更に備えることができる。
【００４１】
ネガティブチャージポンプは、第１のクロック端子に接続されたクロック発生器を更に備えることができる。
【００４２】
クロック発生器は、リングオシレータを備えることができる。
【００４３】
リングオシレータは、直列で電気的に接続された奇数段のインバータを備え、２×ｉ＋１（ｉは自然数）段目のインバータと１段目のインバータの入力とを結ぶ帰還線を有することができる。更に、リングオシレータは、リングオシレータの出力に接続された追加インバータを有することができる。
【００４４】
そして、クロック発生器は、クロック発生器の通常の出力である出力信号に対して１８０°の位相差を有する追加インバータの出力を有する、２つの出力信号を供給する。これらの２つの出力信号は、第１のクロック端子に供給される第１のクロック信号及び第２のクロック端子に供給される第２のクロック信号として、それぞれ使用することができる。
【００４５】
チャージストレージは、ＡＳＩＣチップに集積でき、標準的なＣＭＯＳプロセスを利用して製造されるキャパシタとすることができる。
【００４６】
第１のチャージストレージ及び第３のチャージストレージの静電容量は１０ｐＦから１００ｐＦの範囲とすることができる。第２のチャージストレージ及び第４のチャージストレージの静電容量は１ｐＦから１０ｐＦの範囲とすることができる。
【００４７】
各々のインバータは、２つのトランジスタ、１つのクロック信号、及び１つの信号出力を備えることができる。２つのトランジスタはＭＯＳ−ＦＥＴであってよい。２つのトランジスタのうちの第１のトランジスタはＰＭＯＳ−ＦＥＴとすることができる。又、それぞれの第２のトランジスタはＮＭＯＳ−ＦＥＴとすることができる。
【００４８】
２つのトランジスタのドレイン同士は接続される。２つのトランジスタの各ゲートは、それぞれのインバータのクロック信号入力に接続することができる。第１のインバータ及び第３のインバータの各ドレインは、それぞれのインバータの信号出力を設けてよい。第２のインバータ及び第４のインバータの一方のソースは、接地端子に接続されてよく、他方のソースは、ネガティブチャージポンプの出力端子に接続されてよい。
【００４９】
各回路素子は、ＣＭＯＳチップに、じかに搭載することができる。
【００５０】
ネガティブチャージポンプは、音響ＡＳＩＣの一部分とすることができる。この音響ＡＳＩＣは、チャージポンプ及び音響増幅器を備える。増幅器の電源電圧は、ネガティブチャージポンプの電源電圧の絶対値とネガティブチャージポンプにより供給される電圧の合計である。
【００５１】
このように、増幅器の増幅度は歪を付加することなく増加させることができる。
【００５２】
チャージポンプの出力電圧の調節は、分圧器の抵抗素子の２つ抵抗値の比により決定される値として、容易に得ることができる。電源端子に接続された抵抗素子の抵抗値がＲ１であり、出力端子に接続された抵抗素子の抵抗値がＲ２であるとき、接地端子及び出力端子の間に供給される電圧は次式で与えられる。
ＶＮＥＧ＝−Ｒ２／Ｒ１×ＶＤＤ（ここでＶＤＤは電源電圧）
【００５３】
クロック信号の周波数は、１ＭＨｚを超えることができる。クロック発生器により、容易に作ることができ、それぞれの他の回路素子を有するチップに集積することができる。４つのキャパシタの寸法は、ＡＳＩＣへの集積されることに適している。
【００５４】
誤差増幅器に、例えば電源電圧、誤差増幅器、及び出力端子に接続されたトランジスタは、そのソースが接地に接続され、ゲートが誤差増幅器に接続され、ドレインが電源端子に接続されたＮＭＯＳトランジスタとすることができる。そして、レギュレーション回路の負帰還回路は、誤差増幅器の２つの入力が、同じ電位を有する、すなわち接地電位、とすることで得られる。
【００５５】
ネガティブチャージポンプの一般的な着想は、回路のセグメントの好ましい詳細、及び好ましい実施形態は、添付された概略図に示される。
【図面の簡単な説明】
【００５６】
【図１】チャージポンプの肝要な部分の等価回路図を示す図である。
【図２】チャージストレージを介してインバータ１及びインバータ２を結合する選択肢を示す図である。
【図３】４つのインバータの使用を示す図である。
【図４】４つのチャージストレージ及び４つのインバータの使用を示す図である。
【図５】クロスカッップリングスイッチの配置を例示する図である。
【図６】他の回路素子に対するレギュレーション回路の配置を示す図である。
【図７】レギュレーション回路の更なる詳細を示す図である。
【図８】誤差増幅器の実装例を示す図である。
【図９】誤差増幅器の拡張例を示す図である。
【図１０】他の回路素子に対するクロック発生器の配置を示す図である。
【図１１】クロック発生器の実装例を示す図である。
【図１２】インバータの実装例を示す図である。
【図１３】ネガティブチャージポンプの好ましい実施形態の等価回路図を示す図である。
【図１４】ネガティブチャージポンプを含む音響用ＡＳＩＣの等価回路図の概要を示す図である。
【発明を実施するための形態】
【００５７】
図１は、ネガティブチャージポンプＮＣＰの基本原理を説明する回路素子を示す。チャージポンプＮＣＰは、電源端子及び接地端子を有する。動作中、電源端子には接地に対して正の電源電圧ＶＤＤが供給される。その出力ポートでは、チャージポンプは、接地に対して負の電圧ＶＮＥＧを供給する。ネガティブチャージポンプは、第１のインバータＩＮＶ１及び第２のインバータＩＮＶ２を有する。
【００５８】
更に、チャージポンプＮＣＰは、第１のクロック端子ＣＴ１及び第１のチャージストレージＣＳ１を有する。第１のインバータＩＮＶ１は、電源端子ＶＤＤ、第１のクロック端子ＣＴ１、及び第１のチャージストレージＣＳ１の間に電気的に接続される。第２のインバータＩＮＶ２は、接地端子ＧＮＤ、第１のチャージストレージＣＳ１、及びＶＮＥＧを供給する出力ポートの間に電気的に接続される。
【００５９】
更に、第１のクロック端子ＣＴ１及び第２のインバータＩＮＶ２は結合されている。この結合は、第１の結合素子ＣＥ１により実現される。第１のクロック端子ＣＴ１は、第１のクロック信号を受信するために設けられる。クロック信号は、０から電源電圧ＶＤＤの間でスイッチングする電圧を有する矩形波とすることができる。
【００６０】
第１のインバータＩＮＶ１は、第１のクロック信号を反転させる出力端子を有する。反転された信号は、電源電圧ＶＤＤより低い正の電圧であるＶＰＯＳと電源電圧ＶＤＤとの間でスイッチングする電圧を有することができる。
【００６１】
第２のインバータＩＮＶ２は、第１のクロック信号から導出されたクロック信号を受信する。この導出されたクロック信号は、−ＶＤＤと０との間で切り替えられる。第２のインバータＩＮＶ２により受信された信号の反転信号は、ＶＮＥＧと０との間でスイッチされる。この第２のインバータＩＮＶ２の反転信号は、ネガティブチャージポンプＮＣＰにより供給される負の電圧ＶＮＥＧの基準となる。
【００６２】
第１のクロック信号の最初の半サイクルの間に、負の電荷は第１のチャージストレージＣＳ１から、電源端子に接続されている電源線へ除去される。他の半サイクルでは、第２のインバータＩＮＶ２が、第１のチャージストレージＣＳ１を出力ポートへ電気的に接続している間、負の電荷はチャージストレージから出力ポートへ移動させられる。
【００６３】
第２のインバータＩＮＶ２により受信されるクロック信号の周波数は、第１のクロック信号と等しい。第１のクロック端子ＣＴ１における第１のクロック信号と、第２のインバータＩＮＶ２により受信されるクロック信号との位相差は、負の電荷が、接地端子から出力端子ＯＵＴに、第１のチャージストレージＣＳ１のそれぞれの電極を介して繰り返し運ばれるように選択される。
【００６４】
図２は、第１の結合素子ＣＥ１が第２のチャージストレージＣＳ２であるときの、ネガティブチャージポンプＮＣＰの基本回路素子の等価回路図を示す。
【００６５】
ここで充放電を繰り返す第２のチャージストレージＣＳ２により、−ＶＤＤと０との間の電圧を有する第２のインバータＩＮＶ２のクロック信号が得られる。第２のチャージストレージＣＳ２の静電容量は、第１のクロック信号と、第２のインバータＩＮＶ２により受信されるクロック信号との位相差が最適化されるように、好ましくは第１のクロック信号に対して１８０°ずれるように選択される。
【００６６】
図３は、ネガティブチャージポンプＮＣＰの、追加可能な回路素子を示す。ポンプは第３のインバータＩＮＶ３及び第４のインバータＩＮＶ４を有する。
【００６７】
第３のインバータＩＮＶ３は、電源端子ＶＤＤ、第３のチャージストレージＣＳ３、及び第２の結合素子ＣＥ２の間を電気的に結合する。第４のインバータＩＮＶ４は、接地端子ＧＮＤ、第２の結合素子ＣＥ２、第３のチャージストレージＣＳ３、及び出力端子との間を電気的に接続する。
【００６８】
第２の結合素子ＣＥ２は、第３のインバータＩＮＶ３と第４のインバータＩＮＶ４とを結合する。この第３のインバータＩＮＶ３は、第２のクロック信号を受信する入力ポートＣＴ２を有する。そして、第２の結合素子ＣＥ２を通して、第２のクロック信号の位相がずらされ、第４のインバータＩＮＶ４へクロック信号として供給される。この第４のインバータＩＮＶ４は、第３のチャージストレージを、出力ポートへ周期的に電気的に接続する。
【００６９】
第２のインバータＩＮＶ２及び第４のインバータＩＮＶ４は、出力ポートを、第１のチャージストレージＣＳ１及び第３のチャージストレージＣＳ３に、それぞれ交互に接続することが好ましい。又、出力ポートは、常時、２つのチャージストレージのうち、いずれか一方とだけ接続されることが好ましい。
【００７０】
従って、第１のインバータＩＮＶ１、第１のチャージストレージＣＳ１、第１の結合素子ＣＥ１、及び第２のインバータＩＮＶ２は、ネガティブチャージポンプＮＣＰの第１の部分を構成し、一方、第３のインバータＩＮＶ３、第２の結合素子ＣＥ２、第３のチャージストレージＣＳ３、及び第４のインバータＩＮＶ４は、ネガティブチャージポンプＮＣＰの第２の部分を構成する。
【００７１】
両方の部分は同じ動作原理に基づく。第１のクロック信号及び第２のクロック信号は、同一の周波数及び位相シフト量（好ましくは１８０°）を有する。動作中のいかなる時にも、出力端子には、第１のチャージストレージＣＳ１、又は、第３のチャージストレージＣＳ３のいずれか一方により、負電荷が供給される。
【００７２】
図４は、第２のチャージストレージＣＳ２及び第４のチャージストレージＣＳ４を、第１の結合素子ＣＥ１及び第２の結合素子ＣＥ２として使用する図である。
【００７３】
第１のチャージストレージ、第２のチャージストレージ、第３のチャージストレージ、及び第４のチャージストレージは、一方の電極が第１のインバータ又は第３のインバータに接続され、他方の電極が第２のインバータ又は第４のインバータに接続されたキャパシタとして実現される。
【００７４】
図５は、出力ポートが、第１のチャージストレージ及び第３のチャージストレージの２つのチャージストレージのうち、選択された１つに接続されている時間を最大化するためのクロスカップリングスイッチの使用を示す。電界効果トランジスタが、２つのクロスカップリングスイッチを構成する。
【００７５】
それぞれのトランジスタのソースが接地に接続され、左側の第１のスイッチＳＷ１のドレインが第２のインバータＩＮＶ２に接続され、第２のスイッチＳＷ２のドレインが第４のインバータＩＮＶ４に接続される。第１のスイッチＳＷ１のゲートは、第４のインバータＩＮＶ４に接続され、第２のスイッチＳＷ２のゲートは、クロス接続を構成するために第２のインバータＩＮＶ２に接続される。
【００７６】
これら２つのクロスカップリングトランジスタの助けを借りて、２つの結合素子を経由して第２のインバータＩＮＶ２及び第４のインバータＩＮＶ４のそれぞれにより受信されたクロック信号のレベルシフトが改善される。このように、クロックサイクルの半サイクルでは、第２のインバータＩＮＶ２が、第１のチャージストレージを出力端子に電気的に接続する。クロックサイクルの他の半サイクルでは、第４のインバータＩＮＶ４が、第３のチャージストレージを出力端子に電気的に接続する。
【００７７】
ネガティブチャージポンプは、しばしば、調節された出力電圧を必要とする。図６は、レギュレーション回路ＲＣを有するネガティブチャージポンプＮＣＰの等価回路図の基礎的な回路要素を示す。レギュレーション回路ＲＣは、電源端子ＶＤＤ、第１のインバータＩＮＶ１及び第３のインバータＩＮＶ３、接地端子ＧＮＤ及び出力端子に接続される。第１のインバータＩＮＶ１及び第３のインバータＩＮＶ３のレギュレーション回路ＲＣへ向かう端子では、これらの２つのインバータは、０から電源電圧ＶＤＤの間の正の電圧であるＶＰＯＳ供給する。
【００７８】
レギュレーション回路ＲＣは出力ポートにおいて供給される出力電圧ＶＮＥＧの制御に適している。
【００７９】
図７は、レギュレーション回路ＲＣの詳細を示す。レギュレーション回路は、分圧器ＶＤ、誤差増幅器ＥＡ、トランジスタＴＲ（ＮＭＯＳ−ＦＥＴであってよい）を備える。分圧器ＶＴをとおして、電圧ＶＮＥＧは、好ましい値に固定される。従って、誤差増幅器ＥＡは、正しい実質的な電圧をモニタする。出力ポートにおいて供給される電圧を補正する必要があるとき、ネガティブチャージポンプで設定される電圧が、トランジスタＴＲを利用して再調整される。
【００８０】
図８は、誤差増幅器ＥＡの実施形態の例を示す。誤差増幅器ＥＡは、電源端子ＶＤＤ及び接地端子ＧＮＤとの接続を有する。更に、誤差増幅器ＥＡは、第１に入力端子（＋）及び第２の入力端子（−）を有する。更に、誤差増幅器ＥＡは、出力端子ＯＵＴを有する。更に、図８に示された誤差増幅器ＥＡは、それぞれＭＯＳ−ＦＥＴとすることができる５つのトランジスタを有する。
【００８１】
第１のトランジスタＴ１は、そのゲートが、バイアス端子に接続される。そのソースは、電源端子ＶＤＤに接続され、そのドレインは、第１の入力トランジスタＴ１０及び第２の入力トランジスタＴ１１のソース接続部に接続される。第１の入力トランジスタＴ１０のゲートは、誤差増幅器の第１の入力端子に接続される。第２の入力トランジスタＴ１１のゲートは、誤差増幅器の第２の入力端子に接続される
【００８２】
誤差増幅器ＥＡは、第１の接地トランジスタＴ８及び第２の接地トランジスタＴ９を有する。第１の接地トランジスタＴ８のドレインは、第１の入力トランジスタＴ１０のドレインと接続される。第２の接地トランジスタＴ９のドレインは、第２の入力トランジスタＴ１１のドレインと接続される。第１の接地トランジスタＴ８及び第２の接地トランジスタＴ９のソース接続部は、接地端子に接続される。
【００８３】
第１の入力トランジスタＴ１０及び第１の接地トランジスタＴ８のドレイン接続部は、第１の接地トランジスタＴ８及び第２の接地トランジスタＴ９のゲート接続部に接続される。第２の入力トランジスタＴ１１及び第２の接地トランジスタＴ９のドレイン接続部は、誤差増幅器ＥＡの出力端子ＯＵＴに接続される。
【００８４】
誤差増幅器ＥＡの第１の入力端子（＋）は、レギュレーション回路ＲＣの分圧器ＶＤに接続することができる。第２の入力端子（−）は、接地端子に接続することができる。誤差増幅器ＥＡは、第１の入力端子と第２の入力端子との間の電圧差異をモニタするオペレーション増幅器を構成することができる。
【００８５】
トランジスタＴ１、Ｔ１０、Ｔ１１は、ＰＭＯＳ−ＦＥＴとすることができる。トランジスタＴ８、Ｔ９は、ＮＭＯＳ−ＦＥＴとすることができる。
【００８６】
図９は、更なるトランジスタを有する誤差増幅器ＥＡの他の実施形態の例を示す。３つの更なるトランジスタ及び第１の接地トランジスタＴ８が第１のカスケード接続を構築する。３つの更なるトランジスタ及び第２の接地トランジスタＴ９が第２のカスケード接続を構築する。この第２のカスケード接続のトランジスタのうちの１つは、第２の接地トランジスタＴ９と出力ポートＯＵＴとの間に追加される。
【００８７】
６つの追加トランジスタのうちの４つは、ＰＭＯＳ−ＦＥＴとすることができ、２つのトランジスタは、ＮＭＯＳ−ＦＥＴとすることができる。
【００８８】
２つのカスケード接続のそれぞれの１つ目のトランジスタのソース接続部は、電源端子に接続される。それらのドレイン接続部は、それぞれのカスケード接続の、それぞれの次の（２つ目の）トランジスタのソース接続部に接続される。そして、それら（２つ目）のドレイン接続部は、それぞれのカスケード接続の、それぞれの３つ目のトランジスタのドレイン接続部に接続される。そして、それら（３つ目）のソース接続部は、それぞれの接地トランジスタＴ８、Ｔ９のドレイン接続部に接続される。そして、カスケード接続の最初の２つのトランジスタのゲート接続部は、出力ポートに接続されていない方のカスケード接続の２つ目のトランジスタのドレイン接続部と電気的に接続される。
【００８９】
図１０は、他の回路素子に対するクロック発生器ＣＧの配置を示す。クロック発生器ＣＥＧは、クロック信号を供給し、第１のクロック端子ＣＴ１に接続される。クロック信号は、１ＭＨｚか、更に高い周波数を有する。クロック発生器ＣＧは、第１のクロック信号に対して１８０°位相がずれた第２のクロック信号もまた供給することができる。第２のクロック信号は、もしそれが存在する場合は、第２のクロック端子に供給することができる。
【００９０】
図１１は、クロック発生器ＣＧの実施形態の例を示す。クロック発生器は、電気的に直列接続された３台以上の奇数台数のインバータＩＮＶを備えるリングオシレータＲＯを、備えることができる。フィードバックは、それぞれのインバータの出力を初段のインバータの入力に接続する１本の信号線により、得ることができる。
【００９１】
図１１に示されたクロック発生器は、リングオシレータの出力に接続され、リングオシレータの出力を反転させる、追加の、第４のインバータを有する。この第４のインバータは、１本の信号線ＳＬを利用したフィードバックループにより生成したクロック信号に対して、１８０°の位相差を有する第２のクロック信号を供給する。
【００９２】
図１２は、インバータＩＮＶの実施形態の例を示す。ネガティブチャージポンプのインバータＩＮＶは、２つのＭＯＳ−ＦＥＴ、特に１つのＰＭＯＳ−ＦＥＴと１つのＮＭＯＳ−ＦＥＴとを備えることができる。ＰＭＯＳ−ＦＥＴのドレインは、ＮＭＯＳ−ＦＥＴのドレインに接続されている。２つのトランジスタのゲート接続部は、クロック端子ＣＴに接続され、クロック信号を受信することができる。それらのドレイン接続部においては、クロック端子ＣＴにおいて受信された信号の反転信号が供給される。
【００９３】
特に、クロック端子ＣＴにおいて受信したクロック信号が高電位の時、低い側のトランジスタであるＮＭＯＳ−ＦＥＴが、そのドレイン接続部とソース接続部との間を導通させる。受信したクロック信号が低電位の時、高い側のトランジスタであるＰＭＯＳ−ＦＥＴが活性化して、ソースドレイン間を導通させる。
【００９４】
このように、インバータＩＮＶが、図１０に示された第１のインバータＩＮＶ１として使用される場合、第１のクロック信号がクロックサイクルの後半にあるとき、第１のチャージストレージが電源端子ＶＤＤに電気的に接続される。
【００９５】
図１３は、インバータ、分圧器ＶＤ、及びレギュレーション回路ＲＣのトランジスタの実現例の例を含むネガティブチャージポンプＮＣＰの実施形態の例を示す。
【００９６】
チャージポンプＮＣＰは、ｃｌｋ１及びｃｌｋ２の２つの入力クロック信号を有する。信号ｃｋｌ１及びｃｌｋ２がオーバーラップすることなく、互いに反対の位相を有する。他の２つのクロックｃｌｋ３及びｃｌｋ４は、それぞれｃｋｌ１及びｃｌｋ２からレベルをシフトされたものである。そして、Ｖｎｅｇを生成するためにエネルギーを格納し転送することを担う２つの主要なフライングキャパシタＣ１及びＣ４がある。又、ｃｌｋ３及びｃｌｋ４を生成するために使用される２つのいくぶん小さいフライングキャパシタＣ２及びＣ３がある。
【００９７】
そして、トランジスタＰＭＯＳ  Ｍ１及びＮＭＯＳ  Ｍ３、ＰＭＯＳ  Ｍ２及びＮＭＯＳ  Ｍ４、ＰＭＯＳ  Ｍ７及びＮＭＯＳ  Ｍ９、ＰＭＯＳ  Ｍ８及びＮＭＯＳ  Ｍ１０から成る４つのインバータＩＮＶ１−４がある。４つのインバータは、ポンプを完全にスイッチオン／オフすることができる。ポンプの高いエネルギー効率は各々のスイッチのオン時の抵抗値を最小化することを誘導する。ポンプの各々のスイッチトランジスタのオン時の抵抗値は、効率を低下させる要素の一つである。
【００９８】
第１のインバータＩＮＶ１について、Ｍ１のソースがＶＤＤに接続され、Ｍ１のドレインがＭ３のドレイン及びＣ１に接続され、Ｍ３のソースがＶｐｏｓに接続されている。第１のインバータＩＮＶ１の入力は、ＶＤＤからＧＮＤ間のクロック電圧パルスのｃｌｋ１である。第１のインバータＩＮＶ１の出力は、ｃｌｋ１の反転パルスであるが、ＶｐｏｓからＶＤＤ間の電圧である。
【００９９】
第３のインバータＩＮＶ３について、Ｍ２のソースがＶＤＤに接続され、Ｍ２のドレインがＭ４のドレイン及びＣ４に接続された、Ｍ４のソースがＶｐｏｓに接続されている。第３のインバータＩＮＶ３の入力は、ＶＤＤからＧＮＤ間のクロック電圧パルスのｃｌｋ２である。第３のインバータＩＮＶ３の出力は、ｃｌｋ２の反転パルスであるが、ＶｐｏｓからＶＤＤ間の電圧である。
【０１００】
第２のインバータＩＮＶ２について、Ｍ７のソースがＧＮＤに接続され、Ｍ７のドレインがＭ９のドレイン及びＣ１に接続され、Ｍ９のソースがＶｎｅｇに接続されている。第２のインバータＩＮＶ２の入力は、ＧＮＤから−ＶＤＤ間のクロック電圧パルスのｃｌｋ３である。第２のインバータＩＮＶ２の出力は、ｃｌｋ３の反転パルスであるが、ＶｎｅｇからＶＤＤ間の電圧である。
【０１０１】
第４のインバータＩＮＶ４について、Ｍ８のソースがＧＮＤに接続され、Ｍ８のドレインがＭ１０のドレイン及びＣ４に接続され、Ｍ１０のソースがＶｎｅｇに接続されている。第４のインバータＩＮＶ４の入力は、ＧＮＤから−ＶＤＤ間のクロック電圧パルスのｃｌｋ４である。第４のインバータＩＮＶ４の出力は、ｃｌｋ４の反転パルスであるが、ＶｎｅｇからＶＤＤ間の電圧である。
【０１０２】
ＰＭＯＳ  Ｍ５のソースはＧＮＤに接続され、ドレインは、ｃｌｋ４及びＭ６のゲートに接続される。
【０１０３】
ＰＭＯＳ  Ｍ６のソースはＧＮＤに接続され、ドレインは、ｃｌｋ４及びＭ５のゲートに接続される。
【０１０４】
Ｍ５及びＭ６のクロスカップル配置により、ｃｌｋ３のノードは、ｃｌｋ４と等しくすることができない。ｃｌｋ３及びｃｌｋ４のいずれか一方はクロックサイクルの半分において、接地されている。ＶＤＤによるＣ２の電荷は、１ＶＤＤ分のｃｌｋ１からｃｌｋ３へのレベルシフトを誘導し、そして、ｃｌｋ３はＧＮＤから−ＶＤＤ間の電圧パルスである。ＶＤＤによるＣ３の電荷は、１ＶＤＤ分のｃｌｋ２からｃｌｋ４へのレベルシフトを誘導し、したがって、ｃｌｋ４はＧＮＤから−ＶＤＤ間の電圧パルスである
【０１０５】
ｃｌｋ４が−ＶＤＤのとき、ｃｌｋ４は、Ｍ８を完全にオンさせ、Ｍ１０を完全にオフさせることができる。この間、Ｃ４はＶＤＤに充電される。引き続きｃｌｋ４がＧＮＤとなる半クロック間は、ｃｌｋ４はＭ１０を完全にオンさせ、Ｍ８を完全にオフさせる。ここで、Ｃ４はＶｎｅｇを生成するために放電する。
【０１０６】
ｃｌｋ３がＧＮＤのとき、ｃｌｋ３は、Ｍ９を完全にオンさせ、Ｍ７を完全にオフさせることができる。この間、Ｃ１はＶｎｅｇを生成するよう放電される。引き続きｃｌｋ３が−ＶＤＤとなる半クロック間は、ｃｌｋ３はＭ７を完全にオンさせ、Ｍ９を完全にオフさせる。ここで、Ｃ４はＶＤＤ充電される。
【０１０７】
その結果、Ｖｎｅｇはクロックサイクル全域で生成されるので、各々のクロックの半サイクルの間においてＶｎｅｇを保持するための、大きな保持キャパシタを不要となる。これに対して、ネガティブチャージポンプに基づく通常のスイッチトキャパシタでは、保持キャパシタは必須である。
【０１０８】
負荷電流のＶｎｅｇにおける駆動能力は、２つのフライングキャパシタＣ１及びＣ４、並びにクロック周波数ｃｌｋ１及びｃｌｋ２に依存する。１ＭＨｚを超える高速クロックがＡＳＩＣで容易に利用可能であることを考慮すると、Ｃ１及びＣ４は、ＡＳＩＣ上に集積できる大きさである。
【０１０９】
レギュレータ部分は、Ｒ１≧Ｒ２を満たす抵抗素子Ｒ１及びＲ２、誤差増幅器ＥＡ、及びＮＭＯＳトランジスタＭ１１を含む。Ｍ１１のソースはＧＮＤに接続され、ドレインはＶｐｏｓに接続される。増幅器の出力はＭ１１のゲートに結合される。
【０１１０】
負帰還は、誤差増幅器の２つの入力を同じ電位に揃え、Ｖｎｅｇ及びＶｐｏｓの２つのノード電圧を下式のとおり調節する。
Ｖｎｅｇ＝−（Ｒ２／Ｒ１）×ＶＤＤ
Ｖｐｏｓ＝Ｖｎｅｇ＋ＶＤＤ
【０１１１】
このネガティブチャージポンプは、１段のポンプを用いているので、Ｖｎｅｇ＋ＶＤＤを負電圧とすることはできない。これは、Ｖｐｏｓが正電圧であること意味する。ＮＭＯＳ  Ｍ１１のドレインは、正の電圧であり、そのソースはＧＮＤに接続されて、一方、Ｍ１１のゲート制御電圧もまた正の電圧である。そこで、誤差増幅器ＥＡは、通常の電源線からＶＤＤ及びＧＮＤを受電することが可能となり、Ｍ１１に適正なゲート制御電圧を出力することができる。帰還が動作するとき、ノードＶｐｏｓ及びＶｎｅｇは調節される。ＶｎｅｇはＲ１／Ｒ２の比により設定される。
【０１１２】
図１４は、ネガティブチャージポンプＮＣＰの音響ＡＳＩＣ  ＡＡでの使用法の例を示す。クロック発生器ＣＧは、チャージポンプＮＣＰのインバータを起動する第１のクロック信号及び／又は第２のクロック信号を生成する。チャージポンプは、広大で大きなキャパシタと必要とすることなく、クロックサイクルの実質的に３６０°に渡って、利用可能なアクティブ出力電圧ＶＮＥＧを供給する。
【０１１３】
供給可能な電源電圧は、電圧ＶＮＥＧにより増加させることができ、それは音響信号増幅器ＡＭＰの出力の振幅を増加させることができる。従って、高い利得のときの歪を低減し、更なる負電位を、ネガティブチャージポンプＮＣＰの適正な機能に対して用意する必要ない。
【符号の説明】
【０１１４】
ＡＡ：    音響ＡＳＩＣ
ＡＭＰ：  増幅器
ＣＥ１：  第１の結合素子
ＣＥ２：  第２の結合素子
ＣＧ：    クロック発生器
ＣＳ１：  第１のチャージストレージ
ＣＳ２：  第２のチャージストレージ
ＣＳ３：  第３のチャージストレージ
ＣＳ４：  第４のチャージストレージ
ＣＴ：    クロック端子
ＣＴ１：  第１のクロック端子
ＣＴ２：  第２のクロック端子
ＥＡ：    誤差増幅器
ＧＮＤ：  接地端子
ＩＮＶ：  インバータ
ＩＮＶ１：第１のインバータ
ＩＮＶ２：第２のインバータ
ＩＮＶ３：第３のインバータ
ＩＮＶ４：第４のインバータ
ＮＣＰ：  ネガティブチャージポンプ
ＯＵＴ：  チャージポンプの出力端子
Ｒ１：    分圧器の第１の抵抗素子
Ｒ２：    分圧器の第２の抵抗素子
ＲＣ：    レギュレーション回路
ＲＯ：    リングオシレータ
ＳＬ：    信号線
ＳＷ１：  第１のクロスカップリングスイッチ
ＳＷ２：  第２のクロスカップリングスイッチ
Ｔ１−Ｔ１１：誤差増幅器のトランジスタ
ＴＲ：    レギュレーション回路のトランジスタ
ＶＣＮＴ：誤差増幅器の制御ポート
ＶＤ：    分圧器
ＶＤＤ：  電源ポートから供給される電源電圧
Ｖｎｅｇ：チャージポンプの負の出力電圧
Ｖｐｏｓ：第１のインバータにより供給される正の電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2019510459.tif 000014
【図１３】
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【図１４】
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【国際調査報告】
2019510459.tif 000017
2019510459.tif 000018
2019510459.tif 000019