(57)【要約】電子エントロピー蓄積デバイス（ＥＥＳＤ）のアレイを具えた電子エントロピー・メモリデバイスの好適例を開示する。このメモリデバイスは、ＥＥＳＤの行を選択するための、行の形に配列された複数のアドレス線、及びＥＥＳＤの列を選択するための、列の形に配列された複数のデータ線を含み、各ＥＥＳＤは、当該ＥＥＳＤの一方の側に接続されたアドレス線と、当該ＥＥＳＤの反対側に接続されたデータ線との間に順に結合されている。このメモリデバイスは、アドレス線、データ線、及びＥＥＳＤの複数の層を有する積層アーキテクチャを有することができる。開示する電子エントロピー・メモリデバイスは、ＲＯＭ及びＲＡＭモードで動作可能である。開示する電子エントロピー・メモリデバイス内のＥＥＳＤは、２〜４０９６通りの論理状態を含むことができ、及び／または０．００１kb/cm3から１０２４TB/cm3までの密度を有することができる。
2019502255.tif 000002
【特許請求の範囲】
【請求項１】
電子エントロピー蓄積デバイス（ＥＥＳＤ）のアレイと、
前記ＥＥＳＤの行を選択するための、行の形に配列された複数のアドレス線と、
前記ＥＥＳＤの列を選択するための、列の形に配列された複数のデータ線とを具えたメモリデバイスであって、
前記ＥＥＳＤの各々が、３．９よりも大きい相対誘電率を有する誘電体材料を含み、前記ＥＥＳＤの各々が前記メモリデバイス内の記憶素子であり、
前記ＥＥＳＤの各々が、当該ＥＥＳＤの一方の側に接続された前記アドレス線と、当該ＥＥＳＤの反対側に接続された前記データ線との間に順に結合されている、メモリデバイス。
【請求項２】
前記データ線が前記アドレス線と交差する交点の各々に空間的分離が存在し、前記アドレス線と前記データ線との間に順に結合された前記ＥＥＳＤが、前記空間的分離の各々を占める、請求項１に記載のメモリデバイス。
【請求項３】
前記誘電体材料が複数のポリマー分子を含む、請求項１または２に記載のメモリデバイス。
【請求項４】
前記ポリマー分子が、タンパク質、ポリ(ｐ−キシリレン)、アクリル酸ポリマー、メタクリル酸ポリマー、ポリエチレングリコール、ウレタンポリマー、エポキシポリマー、シリコーンポリマー、テルペノイドポリマー、天然樹脂ポリマー、ポリイソシアン酸塩、またはこれらの組合せを含む、請求項３に記載のメモリデバイス。
【請求項５】
前記誘電体材料が無機塩をさらに含む、請求項３または４に記載のメモリデバイス。
【請求項６】
前記誘電体材料が誘電率増加物質をさらに含み、該誘電率増加物質は、Ｙ、Ｎｉ、Ｓｍ、Ｓｃ、Ｔｂ、Ｙｂ、Ｌａ、Ｔｅ、Ｔｉ、Ｚｒ、Ｇｅ、Ｍｇ、Ｐｂ、Ｈｆ、Ｃｕ、Ｔａ、Ｎｂ、Ｂｉ、またはこれらの組合せを含み、該誘電率増加物質は前記誘電体材料の全体にわたって均等に分布する、請求項５に記載のメモリデバイス。
【請求項７】
前記複数のアドレス線及び／または前記複数のデータ線の各々が、電気絶縁された金属、炭化ポリマー、導電性カーボン、または導電性ポリマーを含む、請求項１〜６のいずれかに記載のメモリデバイス。
【請求項８】
前記メモリデバイスがトランジスタを含まないか、あるいは、
前記メモリデバイスが１つ以上のトランジスタを含み、前記メモリデバイスにおける該トランジスタ対前記ＥＥＳＤの比率が１未満である、請求項１〜７のいずれかに記載のメモリデバイス。
【請求項９】
前記ＥＥＳＤの各々が、当該ＥＥＳＤに結合された前記アドレス線と前記データ線との間に印加される電圧によって決まる論理状態を有する、請求項１〜８のいずれかに記載のメモリデバイス。
【請求項１０】
前記ＥＥＳＤが固有静電容量を有し、前記電圧が該固有静電容量を変更し、随意的に、前記印加される電圧を取り去った際に、前記ＥＥＳＤの前記固有静電容量が不変のままである、請求項９に記載のメモリデバイス。
【請求項１１】
(i) 前記ＥＥＳＤが２〜４０９６通りの論理状態を有し、または、
(ii) 前記ＥＥＳＤが０．００００１〜１００００μm3の体積を有し、または、
(iii) 前記ＥＥＳＤが０．０１kb/cm3〜１０２４TB/cm3の範囲内の密度を有し、または、
(iv) (i)、(ii)、(iii)の任意の組合せである、
請求項９または１０に記載のメモリデバイス。
【請求項１２】
前記複数のアドレス線または前記複数のデータ線が、シリコン以外の基板上に配置されている、請求項１〜１１のいずれかに記載のメモリデバイス。
【請求項１３】
層構造を有し、該層構造が、
行の形に配列された前記複数のアドレス線を含む第１層と、
列の形に配列された前記複数のデータ線を含む第２層と、
前記ＥＥＳＤのアレイと、
前記第２層の前記データ線と交差する行の形に配列された前記アドレス線の第３層と、
前記ＥＥＳＤの第２アレイとを具え、
前記第２層の前記データ線が前記第１層の前記アドレス線と交差する交点の各々に第１の空間的分離が存在し、
前記アレイの前記ＥＥＳＤが前記第１の空間的分離内に配置され、前記ＥＥＳＤの各々が、当該ＥＥＳＤの一方の側に接続された前記第１層の前記アドレス線と、当該ＥＥＳＤの反対側に接続された前記第２層の前記データ線との間に順に結合され、
前記第３層の前記アドレス線が前記第２層の前記データ線と交差する交点の各々に、第２の空間的分離が存在し、
前記第２アレイの前記ＥＥＳＤの各々が前記メモリデバイスの記憶素子であり、前記第２アレイの前記ＥＥＳＤが前記第２の空間的分離内に配置され、前記第２アレイの前記ＥＥＳＤの各々が、当該ＥＥＳＤの一方の側に接続された前記第２層の電極形の前記データ線と、当該ＥＥＳＤの反対側に接続された前記第３層の前記アドレス線との間に順に結合されている、
請求項１に記載のメモリデバイス。
【請求項１４】
前記第３層の前記アドレス線と交差する列の形に配列された前記データ線の第４層と、
前記ＥＥＳＤの第３アレイとをさらに具え、
前記第４層の前記データ線が前記第３層の前記アドレス線と交差する交点の各々に第３の空間的分離が存在し、
前記第３アレイの前記ＥＥＳＤの各々が前記メモリデバイス内の記憶素子であり、前記第３アレイの前記ＥＥＳＤが前記第３の空間的分離内に配置され、前記第３アレイの前記ＥＥＳＤの各々が、当該ＥＥＳＤの一方の側に接続された前記第３層の前記アドレス線と、当該ＥＥＳＤの他方の側に接続された前記第４層の前記データ線との間に順に結合されている、
請求項１３に記載のメモリデバイス。
【請求項１５】
メモリデバイスをリフレッシュする方法であって、
エントロピー・エネルギー蓄積デバイス（ＥＥＳＤ）のアレイを用意するステップであって、該ＥＥＳＤの各々が前記メモリデバイスの記憶素子であるステップと、
前記アレイ内の前記ＥＥＳＤを電圧Ｖ１まで充電するステップであって、前記電圧Ｖ１が、少なくとも部分的に、時間と共に漏洩することによって放電するステップと、
その後に、前記ＥＥＳＤの静電容量Ｃを測定するステップと、
前記静電容量Ｃに基づいて、前記電圧Ｖ１を測定するステップと、
前記ＥＥＳＤを前記電圧Ｖ１まで再充電するステップと
を含む方法。
【請求項１６】
前記静電容量Ｃが前記電圧Ｖ１と相関があり、前記電圧Ｖ１が漏洩により放電する間に、前記電圧Ｖ１が実質的に不変のままである、請求項１５に記載の方法。
【請求項１７】
前記ＥＥＳＤの前記静電容量Ｃを測定するステップが、
前記ＥＥＳＤの電圧Ｖを読み取るステップと、
摂動電荷ｄＱを前記ＥＥＳＤに加えるステップであって、該摂動電荷ｄＱは、前記静電容量Ｃの変化を誘発せずに前記電圧Ｖの変化を誘発するのに十分な大きさを有するステップと、
その後に前記ＥＥＳＤの電圧Ｖ’を読み取るステップと、
前記静電容量Ｃを測定するステップであって、Ｃ＝ｄＱ／(Ｖ’−Ｖ)であるステップと
を含む、請求項１５または１６に記載の方法。
【請求項１８】
前記摂動電荷ｄＱが、時間と共に漏洩することによる放電の大きさにおよそ等しい大きさを有するか、あるいは、
前記摂動電荷ｄＱが、１×１０-15クーロン〜１×１０-2クーロンの範囲内の大きさを有する、
請求項１７に記載の方法。
【請求項１９】
漏洩の前に初期の前記電圧Ｖ１を測定するステップが、前記ＥＥＳＤの前記静電容量Ｃを、前記ＥＥＳＤの充電状態及び放電状態における所定の静電容量値と比較し、これにより前記静電容量Ｃを前記電圧Ｖ１に関係付けるステップを含む、請求項１５〜１８のいずれかに記載の方法。
【請求項２０】
前記ＥＥＳＤを前記電圧Ｖ１まで再充電するステップが、
前記ＥＥＳＤを前記電圧Ｖ１まで再充電するのに十分な電圧Ｖ２を選択するステップと、
前記選択した電圧Ｖ２を前記ＥＥＳＤに書き込み、これにより前記ＥＥＳＤを前記電圧Ｖ１まで再充電するステップと
を含む、請求項１５〜１９のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願のクロスリファレンス
本願は、米国特許仮出願第６２／２５２２１６号の出願日２０１５年１１月６日を優先日とする優先権を主張し、この米国特許仮出願はその全文を参照することによって本明細書に含める。
【０００２】
分野
本発明は、電子エントロピー・メモリデバイス、及びこのデバイスを作製及び使用する方法に関するものである。
【背景技術】
【０００３】
マイクロエレクトロニクス及び関連技術の分野は、急速に拡大する革新的技術の新製品の市場である。５０年間にわたる進歩は、５０年前の未来学者さえもおよそ想像しなかった製品の注目に値する実現に油を注いだ。これらの市場における急速な進化の一部は、コンピュータ及び他の論理デバイス用のマイクロエレクトロニクスの驚くべき発達に起因する。これらのコンピュータ及び論理デバイスでは、主要な構成要素は、プログラムの実行及びデータの記憶用のメモリデバイスである。
【０００４】
今日のコンピュータにおいて使用されるデータメモリデバイスには２つの一般的な種類が存在し、「不揮発性」及び「揮発性」メモリデバイスである。不揮発性メモリデバイスは、読出し専用メモリ（ＲＯＭ：read-only memory）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ：erasable programmable ROM）、及び電気的消去可能プログラマブルＥＯＭ（electrically erasable programmable ROM）を含む。「不揮発性」メモリデバイスの名前は、このデバイスへの電力を取り去った際にもそのデータ内容を失わないというデバイスの特性に由来する。ダイナミック・ランダムアクセスメモリ（ＤＲＡＭ：dynamic random access memory）及びスタティック・ランダムアクセスメモリ（ＳＲＡＭ：static random access memory）デバイスのような揮発性メモリデバイスは、デバイスへの電力を取り去った際にデータ内容が急速に消失する点が異なる。ＲＡＭデバイスは、データを急速に再生し受け取る（読出し及び書込み）能力のために使用される。ＲＡＭ及びＲＯＭメモリデバイスの現状は、こうしたデバイスに記憶された情報の迅速なアクセスを高速（即ち＜２０ns）にすることができる、というものである。しかし、従来のメモリデバイスは、データ保持を制御し急速なエネルギー状態切り換えを促進するために、トランジスタの複雑なシステムを必要とする問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第８６３３２８９号明細書
【特許文献２】米国特許第９０１１６２７号明細書
【特許文献３】米国特許第８４３２６６３号明細書
【特許文献４】米国特許第８９４０８５０号明細書
【特許文献５】米国特許出願公開第２０１５／０００００９０号明細書
【特許文献６】米国特許出願公開第２０１５／００００８３３号明細書
【特許文献７】米国特許出願公開第２０１５／０１３１１９８号明細書
【特許文献８】米国特許出願公開第２０１５／００１７３４２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＲＡＭデバイスの主な欠点は、電力を取り去った際に、チップのメモリセルに記憶されたデータが失われることである。他の欠点は、ＲＡＭデバイスが同等なＲＯＭデバイスに比べて高価であることである。さらに他の欠点は、より高いデータ記憶密度を得るためにＲＡＭメモリデバイスのサイズが低減されるに連れて、ＲＡＭメモリデバイスを高い信頼性で製造して使用する能力が減少していくことである。従って、データ記憶容量の増加、単位データ当たりのコストの低減、信頼性の向上、及び不揮発性の記憶の必要性は、改善を必要とする重要な特徴である。
【課題を解決するための手段】
【０００７】
電子エントロピー・メモリデバイスの好適例は次のものを含む：(i)電子エントロピー蓄積デバイス（ＥＥＳＤ：electroentropic storage device）のアレイ、各ＥＥＳＤは誘電体材料を含み、各ＥＥＳＤはメモリデバイス内の記憶素子である；(ii)ＥＥＳＤの行を選択するための、行の形に配列された複数のアドレス線；及び(iii)ＥＥＳＤの列を選択するための、列の形に配列された複数のデータ線、各ＥＥＳＤは、当該ＥＥＳＤの一方の側に接続されたアドレス線と当該ＥＥＳＤの反対側に接続されたデータ線との間に順に結合されている。データ線がアドレス線と交差する各交点に空間的分離が存在し、空間的分離の各々は、アドレス線とデータ線との間に順に結合されたＥＥＳＤが占める。このメモリデバイスはトランジスタを含まないことができることが有利である。このメモリデバイスは、１未満のトランジスタ対ＥＥＳＤの比率を有することができることが有利である。
【０００８】
一部の好適例では、上記誘電体材料が複数のポリマー分子を含む。上記誘電体材料は、無機塩をさらに含むことができる。特定の好適例では、上記誘電体材料が誘電率増加物質をさらに含むことができ、この誘電率増加物質は、上記材料の全体にわたってほぼ均等に分布している。一部の好適例では、上記複数のアドレス線及び／または上記複数のデータ線の各々が、電気絶縁された金属、炭化ポリマー、導電性カーボン、または導電性ポリマーを含む。
【０００９】
上記好適例のいずれかまたは全部において、各ＥＥＳＤは、当該ＥＥＳＤに結合されたアドレス線とデータ線との間に印加された電圧によって決まる論理状態を有することができる。一部の好適例では、この電圧がＥＥＳＤの固有静電容量を変更する。上記の好適例のいずれかまたは全部において、ＥＥＳＤが２通りから４０９６通りまでの論理状態、０．００００１〜１００００μm3の体積、及び／または１cm3当たり０．０１kb（キロビット）から１０２４TB（テラバイト）までの範囲内の密度を有することができる。
【００１０】
本明細書中に開示する電子エントロピー・メモリデバイスの一部の好適例は層構造を有し、この層構造は次のものを含む：(i)行の形に配列された電極の第１層；(ii)列の形に配列された電極の第２層、第２層の１つの電極が第１層の１つの電極と交差する各交点に第１の空間的分離が存在する；(iii)ＥＥＳＤの第１アレイ、第１アレイのＥＥＳＤは第１の空間的分離内に配置され、各ＥＥＳＤは、当該ＥＥＳＤの一方の側に接続された第１層の１つの電極と、当該ＥＥＳＤの反対側に接続された第２層の１つの電極との間に順に配置されている；(iv)第２層の電極と交差する列の形に配列された電極の第３層、第３層の１つの電極が第２層の１つの電極と交差する各交点に第２の空間的分離が存在する；及び(v)ＥＥＳＤの第２アレイ、第２アレイのＥＥＳＤは第２の空間的分離内に配置され、第２アレイの各ＥＥＳＤは、当該ＥＥＳＤの１つの電極に接続された第２層の１つの電極と、当該ＥＥＳＤの反対側に接続された第３層の１つの電極との間に順に結合されている。一部の好適例では、上記メモリデバイスが追加的な層を含む。例えば、上記メモリデバイスは次のものをさらに含むことができる：(vi)第３層の電極と交差する列の形に配列された電極の第４層、第４層の１つの電極が第３層の１つの電極と交差する各交点に第３の空間的分離が存在する；及び(vii)ＥＥＳＤの第３アレイ、第３アレイの各ＥＥＳＤはメモリデバイス内の記憶素子であり、第３アレイのＥＥＳＤは第３の空間的分離内に配置され、第３アレイの各ＥＥＳＤは、当該ＥＥＳＤの一方の側に接続された第３層の１つの電極と、当該ＥＥＳＤの反対側に接続された第４層の１つの電極との間に順に結合されている。所望に応じて追加的な層を追加することができる。
【００１１】
電子エントロピー・メモリデバイスをリフレッシュする方法の好適例は、(i)エントロピー・エネルギー蓄積デバイス（ＥＥＳＤ：entropic energy storage device）のアレイを用意するステップであって、各ＥＥＳＤはメモリデバイス内の記憶素子であるステップと；(ii)アレイ内のＥＥＳＤを電圧Ｖ１まで充電するステップであって、電圧Ｖ１は、少なくとも部分的に、時間と共に漏洩することによって放電するステップと；(iii)その後に、ＥＥＳＤの静電容量Ｃを測定するステップと；(iv)静電容量Ｃに基づいて電圧Ｖ１を測定するステップと；ＥＥＳＤを電圧Ｖ１まで再充電するステップとを含む。一部の実施形態では、静電容量Ｃを電圧Ｖ１に合わせて補正し、電圧Ｖ１が漏洩により放電する際に、静電容量Ｃはほぼ不変のままである。
【００１２】
いずれかまたは全部の好適例では、ＥＥＳＤの静電容量Ｃを測定するステップが、(a)ＥＥＳＤの電圧Ｖを読み取るステップと；(b)摂動電荷ｄＱをＥＥＳＤに加えるステップであって、摂動電荷ｄＱは、静電容量Ｃの変化は生じさせずに電圧Ｖの変化を生じさせるのに十分な大きさを有するステップと；(c)その後に、ＥＥＳＤの電圧Ｖ’を読み取るステップと；(d)静電容量Ｃを測定するステップであって、Ｃ＝ｄＱ／(Ｖ’−Ｖ)であるステップとを含むことができる。１つの好適例では、摂動電荷ｄＱが、時間と共に漏洩することに起因する放電量の大きさにおよそ等しい大きさを有する。この放電量の大きさは、ＥＥＳＤの静電容量の０．１〜５０％とすることができる。１つの好適例では、摂動電荷ｄＱが１×１０-15クーロン〜１×１０-3クーロンの範囲内の大きさを有する。
【００１３】
いずれかまたはすべての好適例では、漏洩前に初期電圧Ｖ１を測定するステップが、ＥＥＳＤの静電容量Ｃを、充電状態及び非充電状態における所定の静電容量値と比較し、これにより静電容量Ｃを電圧Ｖ１に合わせて補正するステップを含むことができる。いずれかまたは全部の好適例では、ＥＥＳＤを電圧Ｖ１まで再充電するステップが、ＥＥＳＤを電圧Ｖ１まで再充電するのに十分な電圧Ｖ２を選択するステップと、選択した電圧Ｖ２をＥＥＳＤに書き込み、これによりＥＥＳＤを電圧Ｖ１まで再充電するステップとを含むことができる。
【００１４】
本発明の異常及び他の目的、特徴、及び利点は、以下の詳細な説明より一層明らかになり、この詳細な説明は添付した図面を参照しながら進める。
【図面の簡単な説明】
【００１５】
【図１】コンデンサ及びトランジスタを含む従来のダイナミック・ランダムアクセスメモリデバイスの概略図である。
【図２】電子エントロピー・メモリデバイスの一実施形態の概略図である。
【図３】アドレス線、読出し線、及び本明細書中に開示する電子エントロピー蓄積デバイス（ＥＥＳＤ）を含む単層容量性グリッドの好適な配置の透視図である。
【図４】相互接続平面に接続された単層容量性グリッドの好適な配置の透視図である。
【図５】相互接続平面に接続された単層容量性グリッドの他の好適な配置の透視図である。
【図６】好適な多層容量性グリッドの側面図である。
【図７】補正電圧対時間のグラフであり、本明細書中に開示する電子エントロピー蓄積デバイスの低速度の自己放電を例示する。このＥＥＳＤは、１Vまで充電され、時刻０に接続を遮断され、ＥＥＳＤの両極間電圧（Ｖc）を２０秒間測定した。
【図８】電子エントロピー・メモリデバイス内のＥＥＳＤの容量を測定してメモリデバイスをリフレッシュする一方法を例示する流れ図である。
【図９】電子エントロピー・メモリデバイスをＲＯＭモードで読み出す一方法を例示する流れ図である。
【図１０】電子エントロピー・メモリデバイスをＲＡＭモードで読み出し、書き込む一方法を例示する流れ図である。
【図１１】ＥＥＳＤの論理状態またはレベルを測定するために有用なコンパレータ・アレイの概略図である。
【図１２】論理レベル対電圧のグラフであり、ＥＥＳＤが８つの論理レベルを有する実施形態について、ＥＥＳＤのＶEESDと論理レベルとの関係を例示する。
【発明を実施するための形態】
【００１６】
詳細な説明
コンピュータ装置が使用する論理メモリデバイスのような電子エントロピー・メモリデバイス、及びこうしたデバイスを使用する方法の実施形態を開示する。開示するメモリデバイスの実施形態は、１つ以上の電子エントロピー蓄積デバイス（ＥＥＳＤ）を含み、デジタル・フォーマットの情報の、長期の不揮発性の記憶用、あるいは短期の揮発性の保持用のＲＯＭ及び／またはＲＡＭメモリデバイスとして使用することができる。開示するメモリデバイスは、トランジスタを含まないか、従来のＲＯＭ及びＲＡＭメモリデバイスよりも大幅に少数のトランジスタを含むことが有利である。
【００１７】
I. 定義
以下の用語及び略語の説明は、本発明をより良く説明し、本発明の実施に当たり通常の当業者を誘導するために提供する。本明細書中に用いる「具える」は「含む」ことを意味し、単数形は、特に明示的断りのない限り複数を参照することを含む。「または」は、特に明示的断りのない限り、提示する代案要素のうちの単一要素、あるいは１つ以上の要素の組合せを参照する。
【００１８】
特に説明のない限り、本明細書中に用いるすべての技術用語及び科学用語は、本発明が属する（分野の）通常の当業者が共通して理解するのと同じ意味を有する。本発明を実施またはテストするに当たり、本明細書中に記載するものと同様または等価な方法及び材料を用いることができるが、適切な方法及び材料は以下に記載する。材料、方法、及び例は例示に過ぎず、限定的であることを意図していない。本発明の他の特徴は、以下の詳細な説明及び特許請求の範囲より明らかになる。
【００１９】
特に指示のない限り、本明細書及び特許請求の範囲中に用いる構成要素の量、電圧、温度、時間、等を表すすべての数値は、「およそ」の値であるものと理解するべきである。従って、特に暗示的または明示的指示のない限り、記載する数値パラメータは概数であり、追求する所望の性質及び／または通常の当業者に知られている標準的なテスト条件／方法による検出の限界に依存し得る。実施形態を、説明した従来技術と直接かつ明示的に区別する際には、実施形態の数値は「約」を付けない限り概数ではない。
【００２０】
本発明の種々の実施形態の検討を促進するために、以下の具体的用語の説明を提供する：
【００２１】
アドレス線：本明細書中に用いる「アドレス線」とは、エネルギー蓄積デバイスを選択するために使用する電極または選択線を参照する。
【００２２】
静電容量：物体が電荷を蓄積する能力。静電容量は次式：
【数１】
2019502255.tif 000003
で定義され、ここにＱは電荷（クーロン）、Ｖは電位（ボルト）である。静電容量は一般にファラッド単位で表現され、ここに１F＝１C／１Vである。
【００２３】
セル：本明細書中に用いる「セル」とは、アドレス線、データ線、ＥＥＳＤ、及び存在すれば絶縁層を参照する。
【００２４】
データ線：本明細書中に用いる「データ線」とは、エネルギー蓄積デバイスの列に接続され、エネルギー蓄積デバイスに対する読出しまたは書込みを行うために使用される電極または読出し／書込み線を参照する。
【００２５】
デマルチプレクサ：１つの入力及び２つ以上の出力を有する回路。本明細書中に用いるデマルチプレクサは、アドレス入力信号を受信して、この信号を送信する先の線（「アドレス線」）を選択する。
【００２６】
誘電体材料：印加された電界によって分極させることができる電気絶縁体。
【００２７】
ＤＲＡＭ：ダイナミック・ランダムアクセスメモリ。
【００２８】
ＥＥＳＤ：電子エントロピー蓄積デバイスまたはエントロピー・エネルギー蓄積デバイス。本明細書中に用いるＥＥＳＤとはコンデンサ的なデバイスを参照し、上記誘電体材料は、以下に定義するエントロピー材料である。
【００２９】
電気絶縁材料または絶縁体：絶縁体は、自由に流れない内部電荷を有する材料であり、従って、この材料は電流を少ししか、あるいは全く導通させない。本明細書中に用いる完全な絶縁体は存在しないことを認識すれば、「電気絶縁材料」とは、主に絶縁性である材料、即ち、通常のコンデンサとしての使用中に当該材料の両極間に印加される電界を超える破壊電界の閾値を有する材料を参照する。
【００３０】
エントロピー材料：材料のエントロピー変化によりエネルギーを蓄積する材料。一部の例では、エントロピー変化が電気的手段によって促進され、この材料を電子エントロピー（登録商標）材料と称する。他の例では、エントロピー変化が磁界によって促進され、この材料を磁気エントロピー（登録商標）材料と称する。エントロピー変化は、材料内のポリマーの分子内運動及び／または材料内の帯電または極性分子種の分子間運動のような、原子の、分子の、二次的な、及び／または三次的な構造変化を含む。開示するエントロピー材料の具体化は、複数のポリマー分子、特に１つ以上の極性官能基及び／またはイオン性官能基を含むポリマー分子を含む。
【００３１】
絶縁または非導電層／コーティング：本明細書中に用いる「絶縁層」、「絶縁コーティング」、「非導電層」、及び「非導電性コーティング」とは、オーム抵抗的な導電率の観点から電気絶縁性である材料製の層またはコーティングを参照し、即ち、材料が１×１０-1S/m（１メートル当たりのジーメンス値）未満の導電率を有する。
【００３２】
線／電極：本明細書中に用いる「線」及び「電極」とは、互換的に用いて、導電体（例えば金属）を参照し、あるいは、導電体、及びこの導電体の表面上に非導電材料を含む「複合」電極を参照する。代表的な電極は、金属、電気絶縁した金属、炭化ポリマー、導電性カーボン、及び導電性ポリマーを含む。
【００３３】
マルチプレクサ：（例えば、読出し線からの）複数の入力信号のうちの１つを選択して、この信号を信号出力部に送信する回路。
【００３４】
パリレン： 重合ｐ−キシリレン、プラレン（Puralene：登録商標）ポリマー（カーバー・サイエンティフィック（Carver Scientific）社）または重合置換ｐ−キシリレンとしても知られている。ポリ(ｐ−キシリレン)は次の化学式を満足する：
【化１】
2019502255.tif 000004
【００３５】
本明細書中に用いる「誘電率」とは、材料が分極され、これにより、その空間的体積全体の「誘電定数」を、真空の誘電定数よりも高い値に変化させる能力を参照する。ある材料の相対誘電率は、式２に示すように、その誘電定数の測定値を真空の誘電定数で除算した値である。
【数２】
2019502255.tif 000005
ここに、ｅr＝相対誘電率、ｅs＝測定した誘電率、及びｅ0は真空の誘電率（８．８５４２×１０-12F/m）である。真空は１の相対誘電率を有するのに対し、水は（２０℃で）８０．１の相対誘電率を有し、有機コーティングは一般に３〜８の相対誘電率を有する。一般に「高誘電率」と言えば、少なくとも３．３の相対誘電率を有する材料を参照する。本明細書中に用いる「高誘電率」とは、電界中に浸すことのような誘電率増大技術を用いて少なくとも１０％増大した誘電率を有する材料も参照する。
【００３６】
摂動電荷：電子エントロピー・エネルギーデバイスに加える電荷、この電荷は、デバイスの静電容量は変化させずにデバイスの電圧に変化を生じさせるのに効果的な大きさを有する。
【００３７】
極性：「極性」とは、原子間で電子を均等に共有しない化合物、または化合物内の官能基を参照し、即ち、正電荷の領域と負電荷の領域とが少なくとも部分的に永久に分離される
【００３８】
ポリマー／ポリマー分子：化学反応、即ち重合により形成された、構造単位（例えば、モノマー）を反復する分子。
【００３９】
ＲＯＭ：読出し専用メモリ。
【００４０】
II. メモリデバイス
多数のメモリ型デバイスは容量性セルから構成され、この（セルの）コンデンサは、少荷電状態、無荷電状態、またはより高荷電状態の「電荷」を蓄積し、より高い電圧は、より低い電圧のより低荷電状態とは異なる論理状態を指定する。これらのデバイスは周知であり、非常に多数の刊行物がその構成を示している。１つのこうしたデバイスはＤＲＡＭ（ダイナミック・ランダムアクセスメモリ）であり、容易に入手可能な最も高密度のメモリデバイスである。ＤＲＡＭデバイスは、その単純な構成により、シリコン微細加工技術を用いて作製することができる。ＤＲＡＭデバイスは、電荷を蓄積するコンデンサ、及びコンデンサの電極からセンシング電子回路及び出力論理回路への切り換えを行うためのトランジスタを利用する。
【００４１】
図１に示すように、容量性素子１００のマトリクスが行及び列の形に形成されてセンス（検出）される。アドレス線または電極１０２は、容量性素子１００の行を選択し、データ線または電極１０３は、容量性素子１００の列を選択する。このメモリデバイスは、マルチプレクサ１０４、センスアンプ１０５、ラッチ１０６、データ入力部１０７、データ出力部１０８、クロック１０９、アドレス入力部１１０、行アドレス・デマルチプレクサ１１１、読出し線１１２、及び書込み線１１３をさらに含む。図１の際立った特徴は、容量性素子１００の各メモリセルに隣接したトランジスタ・ドライバ（駆動回路）１０１の存在である。容量性素子１００は、機能するためのそれ自身の個別のトランジスタ・ドライバ１０１を必要とする。従って、図１のメモリデバイスは、１：１の、トランジスタ対コンデンサの比率を有する。トランジスタ・ドライバ１０１は、容量性メモリ１００の電極のうちの１つの、ラッチ１０６への接続を行う。このことは、メモリへの情報の書込みを可能にする。マルチプレクサ１０４を他方の位置に切り換えることは、行アドレス・デマルチプレクサ１１１によって選択したメモリ位置を読み出すことを可能にする。
【００４２】
こうしたコンデンサとスイッチの複合アレイを多数個複製して、メモリサイズを増加させると共にメモリのビット当たりのコストを低減している。しかし、図１のメモリデバイスには、次のいくつかの限界がある：
１）各メモリセルが、一般に１つまたは２つの電荷の状態を含むコンデンサで構成される；
２）各メモリセルは、当該セルに関連する少なくとも１つのトランジスタを有する；
３）コンデンサ上の電荷を適切に読み出すためには、各メモリセルを１秒当たり複数回再充電しなければならない；
４）各メモリセルはシリコンで構成される。
【００４３】
図２に、本明細書中に開示する異なるメモリデバイスの一実施形態を示す。図２のメモリデバイスは、複数の電子エントロピー蓄積デバイス（ＥＥＳＤ）２００、行の形に配列された、ＥＥＳＤの行を選択するためのアドレス線または電極２０２、列の形に配列された、ＥＥＳＤ２００の列を選択するためのデータ線または電極２０３、マルチプレクサ２０４、センスアンプ２０５、ラッチ２０６、データ入力部２０７、データ出力部２０８、クロック２０９、アドレス入力部２１０、行アドレス・デマルチプレクサ２１１、読出し線２１２、及び書込み線２１３を含む。
【００４４】
図１のメモリデバイスと図２のメモリデバイスとの主な相違は、領域Ａ内の各メモリ記憶コンデンサに関連するトランジスタをなくして、コンデンサを電子エントロピー蓄積デバイス（ＥＥＳＤ）に変更したことである。開示する電子エントロピー・メモリデバイスの実施形態は、１：１未満のトランジスタ対ＥＥＳＤの比率を有する。一部の実施形態では、電子エントロピー・メモリデバイスが、ＥＥＳＤの各行及び／または各列に関連する単一のトランジスタを有することができる。特定の実施形態では、電子エントロピー・メモリデバイスが、ＥＥＳＤに関連するトランジスタを有さない。
【００４５】
他の主要な相違は、トランジスタをなくしたことにより、領域Ａをシリコンまたは他の高価なトランジスタ基板から作製する必要がないことである。領域Ａは、例えば、プラスチックまたは他の非導電材料製とすることができる。この構成の第３の利点は、この完結した容量素子のアレイを順に重ねて「積層させる」能力である。充電及び放電プロセス中に熱の発生がないこと、及び漏洩電流がほとんどないことにより、これらのアレイは実質的に制限なしに順に重ねて積層させることができる。ベース層と位置合わせすることが困難なアレイの高さになると、実用上の限界に達する。従って、行の金属層と列の金属層とのミスアライメント（位置合わせ不良）が問題になる。
【００４６】
開示する電子エントロピー・メモリデバイスの実施形態は、次のものを具えている：(i)ＥＥＳＤのアレイ、各ＥＥＳＤは誘電体材料を含み、各ＥＥＳＤはメモリデバイス内の記憶素子である；(ii)ＥＥＳＤの行を選択するための、行の形に配列された複数のアドレス線または電極；及び(iii)ＥＥＳＤの列を選択するための、列の形に配列された複数のデータ線または電極。各ＥＥＳＤは、当該ＥＥＳＤの一方の側に接続されたアドレス線と、当該ＥＥＳＤの反対側に接続されたデータ線との間に、順に結合されている。一部の実施形態では、各ＥＥＳＤが、３．９（二酸化シリコンの相対誘電率）よりも大きい相対誘電率を有する誘電体材料を具えている。空間的分離が、データ線がアドレス線と交差する各交差点に存在し、空間的分離の各々は、アドレス線とデータ線との間に結合されたＥＥＳＤが占める。各電極（アドレス線またはデータ線）は、長方形、円形、または楕円形の断面形状のような所望の断面を有することができる。
【００４７】
一部の実施形態では、複数のアドレス線及び／または複数のデータ線の各々が、電気絶縁された金属、炭化ポリマー、または導電性ポリマーを含む。電気絶縁された金属は、自己組織化（自己集合）単層、ポリ（ｐ−キシリレン）、またはその組合せでコーティングすることができる。一部の実施形態では、アドレス線及び／またはデータ線をシリコン以外の基板上に配置する。
【００４８】
開示するメモリデバイスの一部の実施形態はトランジスタを含まない。特定実施形態では、メモリデバイスが１つ以上のトランジスタを含み、メモリデバイスは、１未満の、トランジスタ対ＥＥＳＤの比率を有する。例えば、ＥＥＳＤの行または列毎に１つのトランジスタが存在することができる。
【００４９】
ＥＥＳＤは容量性のエネルギー蓄積デバイスである。コンデンサが電気エネルギー蓄積デバイスである。エネルギー蓄積に関連して、これらのデバイスは、重量ベース及び体積ベースの両方でエネルギーを蓄積する実質的能力を有する。エネルギー蓄積デバイスの不活性部分の７０％未満による希釈により、電気エネルギー蓄積を０．０１〜２００Wh/kg及び０．０２〜４００J/cm3の範囲内にすることができる。コンデンサ実装の機械的要求に精通した当業者に知られているように、封止はこれらのエネルギー蓄積値の範囲を実質的に減少させ得る。以下に説明するように、ＥＥＳＤはメモリデバイスとして機能することができる。
【００５０】
各ＥＥＳＤは、当該ＥＥＳＤが結合されたアドレス線とデータ線との間に印加される電圧によって決まる論理状態を有する。ＥＥＳＤは、最初に非分極状態または開始状態（例えば、電界または磁界の影響下での製造後のＥＥＳＤの状態）に製造された際に「固有静電容量」を有し、この状態は印加した電圧によって変更することができる。一部の実施形態では、印加した電圧を用いてコンデンサを充電し、次にこの電圧を取り去った際に、誘電体の固有静電容量が不変のままである。他の実施形態では、印加した電圧を用いてコンデンサを充電し、次にこの電圧を取り去った際に、誘電体の「固有静電容量」が変更される。
【００５１】
以下でさらに説明するように、ＥＥＳＤは２〜４０９６通りの論理状態を有することができる。一部の実施形態では、各ＥＥＳＤが０．００００１〜１００００μm3の範囲内の体積を有する。特定実施形態では、各ＥＥＳＤが１cm3当たり０．０１kb〜１０２４TBの範囲内の密度を有する。
【００５２】
図３は、本明細書中に開示するメモリデバイス用の単層容量性グリッド（格子）３００の一具体例の透視図である。複数のアドレス線または電極３０１が行の形に配列され、複数のデータ線または電極３０２が列の形に配列され、これらの列はこれらの行に直交する。アドレス線３０１及びデータ線３０２は、独立して、２５nm〜６０μmの、例えば１００nm〜６０μmのそれぞれの間隔ａ、ｂを有することができる。各アドレス線及びデータ線は、２０nm〜５０μm、例えば５０nm〜５０μmの範囲内の幅を有することができる。隣接するアドレス線間または隣接するデータ線間の間隔は０．０５μmが代表的である。複数のＥＥＳＤ３０４がアドレス線３０１とデータ線３０２との交点３０３にあるギャップ３０５内に配置され、ギャップ３０５は高さｄを有する。一部の実施形態では、高さｄが２nm〜１mmの範囲内である。各ＥＥＳＤに接続された２つの電極または線が存在する。容量性グリッド２００を相互接続面（図示せず）に接続して、半導体製造業の当業者に知られている種々の方法によって制御電子回路へ経路設定することができる。こうした方法の１つを図４に示す。
【００５３】
図４は、本明細書中に説明するメモリ用の単層容量性グリッド４００の一具体例の透視図である。非導電性の基板または平面４０１、４０２が、複数のアドレス線または電極４０３及び複数のデータ線または電極４０４のそれぞれを支持する。複数のＥＥＳＤ４０５が、データ線４０３とアドレス線４０４との交点にあるギャップ内に配置されている。導電性基板４０１、４０２は、パターン化された導体素子または導体トレース４０６、４０７を含み、これらは、ＥＥＳＤ４０５に対する論理状態の読出し及び書込み用のセンス素子または他の調整電子回路に至ることができる。一部の実施形態では、非導電性基板４０１、４０２がシリコンウェハー材料または他の非導電材料（例えば、プラスチックまたはセラミック）である。アドレス線または電極４０３を基板４０２内の導電性の孔に接続して、電気接続を行うことができる。電極４０４は、ワイヤボンド（配線結合材）４１０を介して導体パッド４０９に接続することができる。このアセンブリは、電子機器製造に精通した当業者に知られている。次に、これらの導体トレース４０６、４０７の複数の行及び列を基板４０１、４０２上に追加様式で組み立てて（積層させて）、メモリ素子の三次元アレイを作製する。
【００５４】
図５は、本明細書中に開示する複数のＥＥＳＤを具えたメモリデバイス用の単層容量性グリッド５００の一具体例の透視図である。図５では、電極５０３、５０４の列及び行の相互接続は、直交して配置された接続平面５０１、５０２を通して行う。この平面への接続は、平面５０１、５０２内のワイヤボンド５１０または導電性の孔５０８を通して行う。次に、デバイスの論理部への経路設定を、導体トレース５０６、５０７により実現する。導体パッド５０９及びワイヤボンド５１０を示す。
【００５５】
図６は、本明細書中に開示するメモリデバイス用の好適な多層容量性グリッド６００の側面図である。線または電極６０１、６０２、６０３、６０４、６０５、６０６、６０７は、性能及び／または製造の観点から望ましい任意の断面形状（例えば、正方形、長方形、円形、卵形）を有することができる。ＥＥＳＤ、例えばＥＥＳＤ６０８、６０９が、線または電極の行と列とが交差する交点にあるギャップ内に配置されている。図６の実施形態では、２つの異なるＥＥＳＤからの２つの誘電体材料が、所定の線または電極に接触している（例えば、電極６０５がＥＥＳＤ６０８及び６０９に接触している）。従って、２つのＥＥＳＤは、単一のデータ線／電極、及び隣接した層内のアドレス線／電極の活性化により独立して分極させることができる。例えば、データ線６０５は、アドレス線６０４及び６０６を用いてＥＥＳＤ６０８及び６０９を読出し及び書込みすることができる。このことは、書込み速度の増加、及び電極グリッドに必要な電極数の低減を可能にする。単層の容量性グリッドが２層の線または電極を有する。しかし、積層された多層の容量性グリッドは、Ｎ層のＥＥＳＤ及びＮ＋１層の電極を有する。こうして、材料コストの大幅な節減が実現され、製造が簡略化される。こうした三次元積層は、読出し／書込みプロセスが発生する熱がないこと、及び従来のコンデンサ及びトランジスタを有するメモリデバイスに比べて大きく低減されたリフレッシュサイクルの必要性により可能になる。
【００５６】
デバイスのメモリ部がシリコンの真空蒸着を必要としないので、メモリセルは非真空の環境内で製造することができる。このことは、メモリセルの費用効果性をさらに手助けする。
【００５７】
充電サイクル中にＥＥＳＤコンデンサの電圧レベルを正確に設定することができるので、非常に低い電圧レベル差を測定することができる。センス線上のＥＥＳＤをイネーブル状態にする前に、センス線またはアドレス線の駆動電圧を中間電圧に設定することができ、こうして、この線を所定電圧レベルに駆動するためにＥＥＳＤ上に事前設定する電圧レベルの有用性を最大にすることができる。こうした電圧線の精度のレベルは、従来のコンデンサ・ドライバと少なくとも同じくらい良好になりやすいが、ずっと大きい電圧範囲にわたって動作することができる。一部の実施形態では、充電レベルの０．０５〜０．５Vの増分、例えば０．１〜０．３Vまたは０．２５Vの増分を定めることができる。一実施形態では、単一の電源電圧により８つの電圧レベルを定めることができる。このことは２3通りの可能な状態を可能にし、従って、各セルは、バイナリ（二進数値）電圧レベルの３つのセルにとって代わる。逆分極が可能であることにより、他の８つの電圧レベルを読み取ることができる。従って、特定実施形態では、メモリデバイスの各セルから１６通りの電圧状態を得ることができる。従って、各セルは４ビット（１ニブル）のワード（語）とすることができる。一部の実施形態では、本明細書中に開示するＥＥＳＤが、２〜４０９６通りの論理状態、例えば２〜２０４８通りの論理状態、２〜１０２４通りの論理状態、２〜５１２通りの論理状態、２〜２５６通りの論理状態、２〜１２８通りの論理状態、２〜６４通りの論理状態、２〜３２通りの論理状態、２〜１６通りの論理状態、または２〜８通りの論理状態を有する。
【００５８】
開示するＥＥＳＤの実施形態は、０．００００１〜１００００μm3の体積、例えば０．００００１〜１００μm3、０．０００１〜１００μm3、０．００１〜１００μm3、０．０１〜１００μm3、０．０５〜１００μm3、０．１〜１００μm3、０．１〜５０μm3、または０．１〜１０μm3の体積を有する。一部の実施形態では、ＥＥＳＤまたはセルが５〜１０００μF、５〜５００μF、または５０〜５００μFの静電容量を有する。一例では、およそ２μm四方×厚さ２μmであるＥＥＳＤを仮定すれば、１００fFよりも大きい静電容量をＥＥＳＤ毎に実現することができる。３mm×３mm四方のアレイが、アレイの辺毎に１５００個の電極を含むことができる。実際には、任意数のアレイを積層させることができる。例示のため、単層の容量性グリッドを仮定すれば、１５００×１５００個の交点が存在して、２．２５×１０6個のＥＥＳＤ用のギャップを提供する。各ＥＥＳＤが１００fFの静電容量を有する場合、アレイの総容量は２．２５×１０-7Fまたは０．２２５μFになる。
【００５９】
各々が２０nmの厚さがある電極を仮定すれば、８μm3（２μm×２μm×２μmの線寸法）のセルについては合計２０４０nmの厚さが可能である。セル当たり１ニブル（４ビット）のバイポーラ動作を仮定すれば、体積はビット当たり有効な２μm3となる。５×１０17ビット/m3または１cm3当たり５００Gbの密度が存在する。
【００６０】
８μm3のセル（ＥＥＳＤ）体積、及びセル当たり８つのバイナリ論理レベルを仮定すれば、１cm3の体積が１．２５×１０11セルまたは１２５ギガセル/cm3を含む。セル当たり８つのバイナリ論理レベル、及び１２５ギガセル/cm3では、１×１０12ビット/cm3または１２５GB/cm3が存在する。
【００６１】
このようにして、メモリデバイスの能力を、こうした量によって拡大して、本発明の方法の利用をデジタルデータの非常に長期の記憶に拡張する。これらのような応用は不揮発性メモリと称し、「永久的な」メモリ及びデータ記憶装置であるものと考えることができる。これらの場合、（速度またはアクセスのような）動的なメモリ性能の要求の低減は、より小さいセルサイズを可能にする。前の例を出発点として用いて、セルの線寸法を２分の１に低減して（即ち、１μm3の体積を有するセルにして）、メモリデバイスの密度に８倍の増加をもたらすことができる。従って、上述したように構成したＲＯＭデバイスは、５００Gb/cm3×８＝５００GB/cm3（バイポーラモード）を有する。関連する電子回路は、セルの誘電率を、セルの電圧スパン（範囲）の８分の１（３ビット）の分解能で定めることができるものと仮定する。セルサイズを５００nmの直線的長さまでさらに低減することは、４．０TB/cm3までの８倍の増加をもたらす。単極モードでは、８つの電圧レベルを有する１μm3のセルが１TB/cm3（８Tb/cm3）の密度を有する。寸法を０．０２９μm（一般的なＤＲＡＭのサイズ）まで低減することができれば、４１，０００TB/cm3の密度を達成することができる。
【００６２】
表１は、１μmの線寸法を有する「公称の」セル、電磁パルス（ＥＭＰ：electromagnetic pulse）耐性がより大きいセル、非常に大きな「エネルギー収集装置兼メモリセル」、及び最大のメモリ密度を有するセルについての好適な寸法及び特性を提供する。ロバスト（頑健）性については、耐ＥＭＰセルはセル当たり２つの論理レベルしか有さないものと仮定する。
【００６３】
【表１】
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【００６４】
一部の実施形態では、ＥＥＳＤが１cm3当たり１ビット〜１０２４TBの範囲内の密度、例えば１cm3当たり０．００８kb〜１０２４TB、１cm3当たり０．０１kb〜１０２４TB、１cm3当たり５kb〜５１２TB、１cm3当たり１００kb〜１２４TB、１cm3当たり１００kb〜１６TB、１cm3当たり１Mb〜１６TB、１cm3当たり１００Mb〜１６TB、１cm3当たり１Gb〜１６TB、１cm3当たり５０Gb〜１６TB、１cm3当たり５００Gb〜１６TB、または１cm3当たり５００Gb〜８TBの密度を有する。
【００６５】
本明細書中に開示する誘電体材料を具えたＥＥＳＤの実施形態は、非常に低い自己放電速度を有する。一例では、５μmの厚さを有するＥＥＳＤが、２０秒の期間にわたって自己放電を少ししか、あるいは全く示さなかった（図７）。図７に示すグラフに関しては、ＥＥＳＤの電極における電圧を、オシロスコープのプローブ（１００倍）の負荷向けに補正した。特定の理論に縛られることを望まずに、最初の２、３秒間の小さい曲線は、補正係数の不正確さまたはヒステリシスのいずれかに起因するものと確信される。
【００６６】
III. 電子エントロピー蓄積デバイス（ＥＥＳＤ）用の誘電体材料
従来技術では、コンデンサの電極に隣接した種々の名前の層内に蓄積されたエネルギーは回収可能でないものと仮定していた。換言すれば、溶液中を通って移動することができるイオンを有する溶液と接触している平坦な電極に電位を印加すると、その（電極の）表面へのイオンの移動が生じる。一旦、電極の十分近くに来ると、イオンを定位置に縛り付ける強い静電力により、イオンは表面で不動にされるものと仮定する。溶媒分子との衝突のエネルギーは、これらのイオンを変位させるには不十分である。この表面から電位を取り去れば、これらのイオンは拡散する様式で自由に動き回る。なお、電極表面から電位を取り去れば、結果的な電極の最寄りの電気二重層の崩壊は、不動にされたイオンのエネルギーの放出を可能にし、これにより、エネルギーは熱のように完全に放出されないが、その代わりに、電極は崩壊する電界によって生成されるエネルギーを吸収して、電位及び電流をその導体内に生成することができることは興味深い。この効果が、電気二重層コンデンサ（electrical double layer capacitor）内のエネルギー蓄積の基になる。
【００６７】
ＥＬＤＣの拡散外層に蓄積されるエネルギーは十分に回収されないことが多い。電極表面の近くに形成される電気二重層はヘルムホルツ（Helmholtz）層と称されるのに対し、遠く離れた電気二重層はグイ・チャップマン（Gouy-Chapman）層と称される。これらの層どうしの１つの区別は、電気的表面から熱的に拡散されることができないイオン層が「ヘルムホルツ」層と称されることである。これらの層は、動作温度では、電位を表面に印加することによって基本的に不動にされる。他の区別は、本明細書ではＤＨ（diffuse Helmholtz）層と称する拡散性のヘルムホルツ層（グイ・チャップマン層であるが、拡散性ヘルムホルツ層と称されることも多い）は、ランダムな熱運動が、電界によって誘起されるイオン構成を拡散させることができることである。このことは明確な境界ではないので、１秒の期間にわたる５０％のポテンシャル・エネルギーの損失に関連する任意の時間単位を用いて、これら２つの主要で巨視的な層どうしの層の境界条件を定義することができる。
【００６８】
（一定の周囲温度で形成される）ヘルムホルツ層及びＤＨ層は共に、バルクに比べてエントロピーが低減される。これらのエントロピーを変更した層は、言及してきた異なる物理特性（例えば誘電率）を表す。このように変更した特性の応用は、例えば米国特許第８６３３２８９号明細書（特許文献１）に示され、特許文献１は、キシリレン（[２，２’]パラシクロファン）の安定な中間ダイマー（二量体）の改良された合成、及びこの化合物及び一般構造に関連する誘導体、シクロファン及び関連する化合物を種々の置換基で形成する方法、及びキシリレン（または置換キシリレン）モノマー（単量体）を塗布して、上記反応中間体に由来するコーティング及び他のポリマー製品を作製する方法を記載している。同様に、米国特許第９０１１６２７号明細書（特許文献２）は、とりわけ、有機ポリマーを用いてコンデンサ用の高誘電率誘電体材料を作製して、低導電率の誘電体コーティングを生成する方法を記載している。
【００６９】
エントロピーを低減した誘電体材料において誘電率を高めるための原理は、個別の行及び列内に電荷が「編成される」概念によって理解される。各電荷層は、周囲のイオン電荷に基づいてエネルギー的に最適化されて最低限可能なエネルギー設定になるので、電極からの外部電界の印加は、誘電体材料層内のイオンまたは双極子がその現在位置から達成可能な最低エネルギー状態の崩壊をもたらす。従って、電界を印加すると、双極子またはイオンはその休止位置（即ち、電界を印加する前の位置）へ移動し、このことは材料内の電荷分布の再構成をもたらす。このことは、誘電体材料全体中に留まる他のすべての双極子の他の再配置をもたらす。熱に変換されないエネルギーは誘電体材料によって吸収される。蓄積されたエネルギーが熱運動（温度に比例するランダムな分子運動）の増加のような他のメカニズムにより放出されないものとすれば、
エネルギーが放出されると、このプロセスの逆を生じさせることができる。こうした様式で振る舞う誘電体材料は「エントロピー」材料と称される、というのは、外部電界の印加が誘電体材料内の変化を誘発するからである。
【００７０】
エントロピー的に「正常な」材料の場合、電界中の双極子及びイオンの再配置は、材料内の他のすべてのイオン及び双極子の再配置を生じさせるほど確実ではない。換言すれば、双極子またはイオンの再配置が生じることができる確率が存在し、材料中の他の双極子及びイオンとの相互作用は少ししか、あるいは全くない。これらの場合、材料は、そのエントロピーが低減された形態よりも小さいエネルギー蓄積能力を表す。
【００７１】
材料の粘度が、分子の移動が可能な粘度であれば、双極子またはイオン層の分極により蓄積されたエネルギーは緩和メカニズムにより消散することができ、緩和メカニズムでは、エネルギーが回転、振動、平行移動、及び熱として外に現れる他の運動に変換される。低粘度材料により、拡散ヘルムホルツ層（ＤＨ層）内に蓄積されたエネルギーは、イオン及び双極子のランダム運動によりこのように失われる。
【００７２】
中粘度から高粘度の材料により、ヘルムホルツ層（Ｈ層）及びＤＨ層の形成のタイムフレーム（時間枠）が大幅に増加する。しかし、分子の熱運動は（差し当たり微視的現象としての格子の振動を除いて）ほとんど無視できるまで効果的に低減される。これらの材料では、電界のエネルギーをＨ及びＤＨ層内に、エネルギーを熱的に消散されるために必要な時間に比べて急速に蓄積することができる。熱的消散は本質的に、放射性崩壊または拡散と同様に、時間と共に一次減衰する指数関数であり；充電サイクル中に、例えば１秒の期間にわたってエネルギーを吸収する場合、高粘度材料は、熱としての９０％のエネルギー消散に達するためでさえも、何秒も、さらには何分も必要とし得る。
【００７３】
この熱的減衰プロセスは、電気二重層のエネルギー蓄積プロセスよりも大幅に低速である。従って、エネルギーに急速にアクセスする場合、Ｈ層及びＤＨ層の両方の形成によって蓄積されるエネルギーを利用することができる。この状況では、形成された双極子及びイオン層内のエネルギーの大部分の放出は、電界を通して、その後に電位及び電流に結び付く。Ｈ及びＤＨ層の放電は分子及び原子の移動を必要とし得るので、放電プロセスは充電に比べて低速になり得るが、それでも熱を生成する緩和メカニズムに比べれば高速である。
【００７４】
開示するＥＥＳＤの実施形態は、二酸化シリコンよりも大きい、即ち３．９よりも大きい相対誘電率を有する誘電体材料を具えている。一部の実施形態では、誘電体材料が液体の特性を有し、蜂蜜と同様かそれよりも高い粘度を有する。特定実施形態では、誘電体材料が１０，０００cP（センチポアズ）から２５０，０００cPまでの粘度を有する。独立した実施形態では、誘電体材料が固体である。
【００７５】
誘電体材料は導電性をほとんどなくすことができ；換言すれば、誘電体材料は、いずれの電極またはその付近でも酸化／還元が行われず、そしてオーム抵抗的な導電率を示さない。他の実施形態では、誘電体材料が導電性である。誘電体材料は、導電性または非導電性のポリマー、無機金属酸化物、金属酸化物の混合物、ポリマーと有機材料との混合物、またはその組合せとすることができる。一部の例では、ポリマーがバイオポリマー（生重合体、生物高分子）である。
【００７６】
一部の実施形態では、誘電体材料が、極性及び／またはイオン性官能基を有するポリマー分子を含んで、分子内双極子及び双極子モーメントを生じさせる。これらのポリマー分子は、１つ以上の二重結合をさらに含むことができる。一部の実施形態では、ポリマー分子が極性ポリマーである。タンパク質は、容易に入手可能であり、安価で、毒性の低い極性ポリマーである。この低い毒性は、他のポリマーに対する大きな利点であり、ＥＥＳＤをリサイクルまたは焼却処分することを可能にする。タンパク質分子は、極性及び／またはイオン性官能基を有するアミノ酸を含む。他の適切なポリマーは、置換（例えばフッ化）及び非置換のパリレンポリマー、アクリル酸ポリマー、メタクリルポリマー、ポリエチレングリコール、ウレタンポリマー、エポキシポリマー、シリコーンポリマー、有機テルペノイドポリマー、天然有機ポリマー（例えば、セラック（シェラック）のような樹脂）、ポリイソシアン酸塩、及びそれらの組合せを含むが、これらに限定されない。コポリマー、例えばアクリレート・コポリマー（例えば、エチレンブチル−、エチル−、及びメチル−アクリレートを有するコポリマー）及びパリレン・コポリマー（例えば、アクリレート（例えば２−カルボキシルエチル・アクリレート）を有するｐ−キシリレンのコポリマー、メタクリレート（例えば３−（トリメトキシシリル）プロピルメタクリレート）、α−ピネン、Ｒ−（−）カルボン、リナロール、シクロヘキサン、ジペンテン、α−テルピネン、Ｒ−(＋)リモネン、及びそれらの組合せ）も本発明の範囲内である。極性ポリマーの非限定的な例は、ゼイン、麻タンパク質、小麦グルテン、ポリ（アクリル酸−ｃｏ−マレイン酸）、ポリ（アクリル酸）、乳漿タンパク質の分離物、大豆タンパク質の分離物、エンドウ豆タンパク質の抽出物、セラック、及びその組合せを含む。
【００７７】
特定実施形態では、ポリマー分子を誘導体化して追加的な官能基に付着させ、これらの追加的な官能基は、例えば、その後にポリマー分子を、剥き出しの電極表面（即ち、剥き出しの金属または炭素の表面）に結合させること、あるいは複合電極の表面に付着させることを促進する官能基である。好適な誘導体化剤は、無水物、カルボジイミド、イミドエステル、及びＮ−ヒドロキシスクシンイミドとマレイミド、アリールアジド、またはジアジリン基との組合せを含む試薬を含むが、これらに限定されない。一部の例では、ポリマーを無水マレイン酸、イタコン酸無水物、シス−４−シクロヘキセン−１，２−ジカルボン酸無水物、またはシス−５−ノルボルネン−エンド−２，３−ジカルボン酸無水物のような無水物で誘導体化する。誘導体化したポリマー分子は、電極表面とのクロスリンク（交差結合）によって、あるいは電極表面との他の反応によって電極表面に結合させることができる。ポリマー分子を、例えば無水マレイン酸で誘導体化すると、誘導体化されたポリマー分子を二重結合によりクロスリンクすることができる。クロスリンクは、化学薬品（例えば、ラジカル開始剤）、紫外光活性化、または熱活性化のようなあらゆる適切な手段で実行することができる。非導電性の高誘電率誘電体の２つの非限定的な例は、セラック・マトリクス（基質）中のゼイン、及び無水マレイン酸で誘導体化したタンパク質である。
【００７８】
発明者は、上述した特性を有するポリマー分子は、立体的に拘束すると、ポリマー分子が対向する電極間で自由に移動することができなくてもエネルギー蓄積用に用いることができる、という驚くべき発見をした。ポリマー分子は、電極と当該ポリマー分子を含む誘電体材料とを含むエネルギー蓄積デバイスを充電及び／または放電する前に、任意の手段により、剥き出しの電極表面に結合させることによって、あるいは複合電極の非導電性または絶縁性コーティングに結合させることによって立体的に拘束することができ、こうした手段は、共有結合（単結合または多重結合）、ファン・デル・ワールス（van der Waals）力、または水素結合を含む。
【００７９】
どの特定の動作理論にも縛られることを望まずに、大きな分子内で、分子の一部分だけの移動を生じさせつつ、分子の他の部分は定位置に束縛して、より低いエネルギーレベルに至る分子全体の移動、及びその後の、電極に結合されて熱運動として放出されないポテンシャル・エネルギーの放出を十分に防止することができるものと確信される。こうした移動の制約は、誘電体分子における自由度を減少させて、結果的に分子が電界から吸収したエネルギーを熱として消散させる能力を減少させる。従って、ポリマー分子の自由度が低減されることにより、束縛されたポリマー分子は、ポリマー分子がエネルギーを熱の形で放出することができない方法で電界と結合する。高分子の特定部分の移動は、互いに関係付けることができ、こうした技術を用いて生物高分子を分析する当業者に知られている電気泳動の移動と同様である。
【００８０】
どの特定の動作理論にも縛られることを望まずに、ポリマーの一部分が電極（または電極上のコーティング）に束縛されると、ポリマーの残りの部分は、極性及び／またはイオン性官能基が電界に応答して再配向される際に、誘電体薄膜内で伸び、ねじれ、または屈曲することができるものと確信される。これらの（立体）配座及び位置の変化は、エネルギー蓄積デバイス内にエネルギーを蓄積する。エネルギー蓄積デバイスが放電する際に、束縛されたポリマー分子がより無秩序な配座に戻る間に、蓄積されたエネルギーが電気エネルギーとして放出される。ポリマー分子を含む誘電体材料は、ポリマー分子の少なくとも一部が自由度を減少させていると、「立体的に制約された」誘電体材料と称される。
【００８１】
一部の実施形態では、誘電体材料が、有機ポリマー、及び無機塩のような高誘電率化合物を含む。誘電体材料は溶媒をさらに含むことができる。適切なポリマーは、ゼイン、セラック、及びシリコーン油を含むが、これらに限定されない。一実施形態では、上記無機塩が、水素化ホウ素ナトリウムまたはホウ砂のようなホウ素化合物である。上記無機塩が水素化ホウ素ナトリウムまたはホウ砂である際に、誘電体材料は水酸化アンモニウムをさらに含むことができる。独立した実施形態では、上記無機塩がチタン酸バリウムである。他の独立した実施形態では、上記無機塩が、Ｇｄ、Ｓｒ、Ｓｎ、及び／またはＦｅ塩のような遷移金属塩である。この塩は、例えば炭酸塩とすることができる。上記無機塩がチタン酸バリウムまたは遷移金属塩である際に、誘電体材料は、水素化ホウ素ナトリウムまたはホウ砂をさらに含むことができる。特定実施形態では、誘電体材料が誘電体増加物質または絶縁破壊電圧補助剤をさらに含むことができる。誘電体増加物質または絶縁破壊電圧補助剤は、Ｙ、Ｎｉ、Ｓｍ、Ｓｃ、Ｔｂ，Ｙｂ、Ｌａ、Ｔｅ、Ｔｉ、Ｚｒ、Ｇｅ、Ｍｇ、Ｐｂ、Ｈｆ、Ｃｕ、Ｔａ、Ｎｂ、Ｂｉ、またはその組合せを含むことができ、これらは材料全体中にほぼ均等に分布する。
【００８２】
適切な誘電体材料に関する追加的な開示は、例えば米国特許第８４３２６６３号明細書（特許文献３）、米国特許第８９４０８５０号明細書（特許文献４）、米国特許出願公開第２０１５／０００００９０号明細書（特許文献５）、米国特許出願公開第２０１５／００００８３３号明細書（特許文献６）、及び米国特許出願公開第２０１５／０１３１１９８号明細書（特許文献７）に見出され、これらの特許文献の各々はその全文を参照することによって本明細書に含める。
【００８３】
IV. 電子エントロピー・メモリデバイスを作製する方法
本明細書中に開示する電子エントロピー・メモリデバイスの実施形態を作製する種々の方法が存在する。メモリデバイスを作製する通常の当業者が理解するように、好適な製造のルートは、少なくとも部分的に、性能対コストの考慮に基づいて選択することができる。
【００８４】
電子エントロピー・メモリデバイスを作製する１つの好適な方法を以下に説明する。
１）製造用の基板を選定する。適切な材料は、プラスチック材料または二酸化シリコンのような他の非導電性表面であるが、それらに限定されない。
２）基板の一方の面をフォトレジスト材料でパターン化して、多数の平行な平板ストリップを整列させる。
３）次に、表面全体を金属化する。
４）フォトレジストを（溶解させるかエッチングで取り除いて）除去して、平行な導体ストリップのパターンを残す。一部の実施形態では、ストリップ間の間隔は０．０５μmが代表的であり、ストリップ自体は５０nm〜５０μmの幅である。
５）溶解させることができる随意的なフォトレジスト材料を平行な金属ストリップ上に堆積させて、５０〜２０，０００nmの代表的な厚さを有する平坦な表面を作製する。
６）次に、この表面を金属化して、最初の導体ストリップに直交して整列する平行な導体ストリップのパターンを作製する。
７）フォトレジスト材料を格子間の空間から実質的に除去して、交差する２組の平行な金属ストリップの交点にギャップを設ける。
８）随意的なステップとして、金属の三次元グリッドを、ｐ−キシリレンの蒸気に晒して、プラレン（登録商標）ポリマー（ポリ−ｐ−キシリレン）コーティングまたは他の代わりのコーティングを形成する。一部の実施形態では、自己集合分子によるグリッドの前処理を実行して漏洩を低減する。自己集合単層（ＳＡＭ：self-assembling monolayer）の使用は、それ自体が、あるいはポリ−ｐ−キシリレンの付加に先立つ前駆体処理として、パリレン・コーティング（真空蒸着）の技術に精通した当業者に知られている。好適な自己集合単層は、トリエトキシビニルシラン、３−(トリメトキシシリル)プロピルメタクリレート、またはヘキサデシルトリメトキシシランから用意することができる。
９）フォトレジスト材料の除去によって、ある量の誘電体材料を交点のギャップ内に配置する。
【００８５】
他の好適な方法では、上記の方法のステップ（５）における随意的なフォトレジストを使用しない。その代わりに、第２組の平行な導体ストリップを他の何らかの適切な方法で作製し、次に最初の導体ストリップ上に配置して、完成したアセンブリを作製することができる。一部の実施形態では、ある量の誘電体材料を予測される交点に配置してＥＥＳＤを形成し、次に、第２組の平行な導体ストリップを誘電体材料上に配置する。この誘電体材料は、第２組のストリップを追加した際にスペーサとして機能する。独立した実施形態では、パターン化した絶縁層を付加して、第１組及び第２組の平行な導体ストリップどうしが互いに接触することを防止する。
【００８６】
プラレン（登録商標）ポリマー（ポリ−ｐ−キシリレン）コーティング及び同様なコーティングは、特許文献１及び米国特許出願公開第２０１５／００１７３４２号明細書（特許文献８）にさらに記載され、これらの特許文献の各々はその全文を参照することによって本明細書に含める。
【００８７】
IV.  電子エントロピー・メモリデバイスを使用する方法
一実施形態では、電子エントロピー・メモリデバイスを再充電サイクルなしで使用する。ある電圧レベルを特定のメモリセルに書き込む期間中に、ＥＥＳＤの誘電体上への電界の印加が、誘電体材料の誘電率の変化を誘発する。この誘電率の変化は電圧の関数である。その結果、デバイス全体が、正確な電圧レベルを必要としなくても、メモリ記憶デバイスとして機能する。特定セルの電圧レベルが消散することがあり得る場合（この消散は非常に長い時間、例えば＞３秒になり得る）、誘電体材料の誘電率はクーロン（静）電荷の「パルス」の利用によってまだ測定することができる。誘電体が所定電圧レベルまで充電されたならば、電極（即ち、ＥＥＳＤに接続された選択線及びデータ線）にある電荷が排出されても、誘電体の誘電率は、電界がまだ存在した場合に誘電体が有したであろう電圧（電界）と一致するレベルに留まる。誘電体のこうしたヒステリシス特性は、所定のセルに至る小電流値のパルス時に、このメモリセルにおける電圧レベルの変化を判定するために有利である。次に、このクーロンパルスは、誘電体の誘電率に比例する残留電圧の小さい変化を誘発し、この変化は、以下に説明するように、ＥＥＳＤの静電容量に正比例する。
【００８８】
電荷Ｑ、静電容量Ｃ、及び電位Ｖの一般的関係は次式の通りである：
Ｑ＝Ｃ×Ｖ    式１
【００８９】
静電容量Ｃは、一般に、大部分の条件下では定数の物理特性であると考えられている。アレイ内の特定のＥＥＳＤの静電容量は、非常に小さく摂動する電荷を与えることによって測定することができる。ＥＥＳＤでは、電位（または電界）の印加が誘電体の誘電率に影響を与えることができる。この効果が概ね電圧（誘電体の分極）の関数であることを考えれば、この特性を用いて、電圧の非常に精密な測定をせずに、コンデンサの状態を判定することができる。摂動する電荷は、分極の状態にかかわらず、コンデンサに静電容量変化を生じさせるのに十分なほどにするべきでない。この条件を前提とすれば、電荷の変化ｄＱがコンデンサの電極上に存在すると、このことは次式のようになる：
Ｑ＋ｄＱ＝Ｃ×Ｖ’    式２
ここに、Ｖ’はコンデンサの両極間の新たな電位である。式１を式２から減じることによって、静電容量Ｃは、電荷及び電位の変化の関数として次式のように測定することができる：
Ｑ＋ｄＱ−Ｑ＝ＣＶ’−ＣＶ    式３
ｄＱ＝Ｃ×(Ｖ’−Ｖ)    式４
【数３】
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【００９０】
ＥＥＳＤの充電及び放電状態について、ＥＥＳＤの静電容量Ｃの値を所定値と比較し、これにより論理状態を、電極に現れる電圧ではなく静電容量に関係付ける
【００９１】
関係Ｃ＝Ｋ＊ｅ0＊Ａ／ｄ、ここにＡは誘電体材料に接触する電極の一方の面積、ｄは電極間（即ち、アドレス線とデータ線との間）の距離、ｅ0は真空の誘電率（８．８５４２×１０-12F/m）では、相対誘電率Ｋを除いたすべての量が定数である。従って、電圧は所定のＥＥＳＤの容量の変化に関係する。
【００９２】
誘電体の全分極は、（充電曲線に合わせた曲線によって定義される）エネルギー蓄積の少なくとも３つの異なるメカニズムに依存する。エネルギー蓄積（充電）用の最速のメカニズムは、長期のエネルギー蓄積メカニズムの分極の状態によって影響を与えられる。従って、長期のエネルギー分極が行われる間に、より高速な分極のメカニズムは大幅な変化を示す。こうした高速で短期の分極の変化を用いて、その基になる長期の分極がどのようであり得るかを測定することができる。
【００９３】
ＥＥＳＤセルの元の分極は、ＥＥＳＤの静電容量の測定によって定まる。分極に合わせたＥＥＳＤの静電容量の較正曲線を用いて、元のプログラムされた分極を計算する。この計算を行う方法は、周知のような論理デバイスにおけるルックアップ・テーブル（早見表）、アナログ電圧基準レベル、または数学計算と同じくらい単純である。
【００９４】
このようにして、ＥＥＳＤに対するリフレッシュ電荷間に経過することができる時間長を大きく延長するか、あるいは事実上完全になくすことができる。電子的スイッチングの所定のノイズレベルに対して、静電容量を測定するために使用する電荷の量はできる限り実際的に小さくするべきであることが有利である。微少な電荷レベルを移動させる方法は、アナログ電子技術に精通した当業者に知られている。誘電体の元の分極の測定は、期間を延長して過大な電荷を供給することによって大幅に変化し得る；従って、単一回または複数回の印加で供給される最小量の電荷を一般に用いる。
【００９５】
このようにして、メモリデバイスの能力をこうした量だけ拡大して、非常に長期のデジタルデータの記憶に拡張した方法を利用する。これらのような応用を不揮発性メモリと称し、「永久的な」メモリ及びデータ記憶装置であるものと考えることができる。これらの場合、（アクセス速度のような）動的なメモリ性能の要求の軽減は、より小さいセル（ＥＥＳＤ）サイズを可能にする。前の例を出発点として用いて、セルを２分の１の線寸法に低減して、メモリデバイスの密度に８倍の増加を与えることができる。こうして、図２に示すように構成した電子エントロピー・メモリデバイスは、５００Gb/cm3×８＝５００GB/cm3を有する。関連する電子回路は、セルの誘電率を、セルの電圧スパンの１／８（３ビット）の分解能で測定することができるものと仮定する。セルサイズを５００nmの直線的長さまでさらに低減することは、４．０TB/cm3までの８倍の増加を与える。
【００９６】
開示する誘電体材料の具体例は、交差接続された並列なＥＥＳＤを実質的に放電させるのに十分な導電性でないことが多いが、デバイスを作動状態で使用する間に、同じ平面内のセル間の絶縁性の分離層の必要性は小さい。しかし、長期のメモリ記憶の場合、同じ平面内のセル間の絶縁障壁にはいくつかの利点が存在し得る。絶縁障壁を形成する方法は、微小層及び非構造化層の技術に精通した当業者にとって周知である。
【００９７】
図８は、本明細書中に開示するＥＥＳＤのアレイを具えた電子エントロピー・メモリデバイス内のＥＥＳＤの静電容量を測定する好適な方法、及びこうしたメモリデバイスをリフレッシュする方法を示す流れ図である。ステップ８０では、ＥＥＳＤを最初に電圧Ｖ１まで充電する。ステップ８１では、ある期間が経過した後に、ＥＥＳＤの静電容量Ｃを測定する。静電容量Ｃを測定するステップは、ＥＥＳＤの電圧Ｖを読み取ること（ステップ８１ａ）、摂動電荷ｄＱをＥＥＳＤに加えること（ステップ８１ｂ）、ＥＥＳＤのその後の電圧Ｖ’を読み取ること（ステップ８１ｃ）、及びＥＥＳＤの静電容量Ｃを式５により計算すること（ステップ８１ｄ）を含むことができる。一部の実施形態では、摂動電荷ｄＱが、時間と共に漏洩することによる放電の大きさにおよそ等しい大きさを有する。この放電の大きさは、ＥＥＳＤの電荷容量の０．１〜５０％、例えば電荷容量の１〜５０％、１〜２５％、１〜１０％、または１〜５％にすることができる。特定の実施形態では、摂動電圧ｄＱが、１×１０-15クーロン〜１×１０-2クーロンの範囲内の大きさ、例えば１×１０-15クーロン〜１×１０-6クーロン、１×１０-12クーロン〜１×１０-6クーロン、または１×１０-12クーロン〜１×１０-10クーロン大きさを有する。ステップ８２では、ＥＥＳＤの初期電圧Ｖ１を静電容量Ｃに基づいて測定する。Ｖ１を測定することは、静電容量Ｃを、ＥＥＳＤの充電及び放電の状態に対応する所定値と比較することによって行う。ステップ８３では、ＥＥＳＤを初期電圧Ｖ１まで再充電する。ＥＥＳＤを再充電することは、ＥＥＳＤを初期電圧Ｖ１まで再充電するのに十分な電圧Ｖ２を選択し（ステップ８３ａ）、次に、選択した電圧Ｖ２をＥＥＳＤに書き込む（ステップ８１ｂ）ことによって実行することができる。
【００９８】
図９は、本明細書中に開示する電子エントロピー・デバイスをＲＯＭモードで読み出す１つの方法を示す流れ図である。ＲＡＭ動作に入ると（ステップ９０）、メモリデバイスにデータをロードする（ステップ９１）。その後に、このメモリデバイスの電源を遮断する（ステップ９２）。ステップ９３では、メモリデバイスに再給電して作動状態にする。次に、メモリデバイスはブート論理回路のリフレッシュに入る（ステップ９４）。メモリ・アドレスをメモリ０にセットし（ステップ９５）、静電容量メモリの読出し／書込みルーチンを開始する（ステップ９６）。メモリの読出し／書込みルーチンでは、アドレス線をあるメモリブロックまたは個別のメモリ位置にセットし（ステップ９６ａ）、そのメモリ位置の電圧Ｖを読み取る（ステップ９６ｂ）。摂動電荷ｄＱをそのメモリ位置に加えて（ステップ９６ｃ）、電圧Ｖ’を読み取る（ステップ９６ｄ）。ＥＥＳＤセルの静電容量を式５により計算する（ステップ９６ｅ）。この静電容量をある論理レベルと比較する（ステップ９６ｆ）。電圧をＥＥＳＤに印加することは、ＥＥＳＤの誘電体の固有静電容量を変更する。増分電圧（例えば、０．２５Vの増分電圧）を用いて、固有静電容量を増分だけ変更することができ、各増分の静電容量はＥＥＳＤの論理レベルに対応する。印加した電圧を取り去った際に、固有静電容量は不変のままである。従って、この静電容量は元々印加された電圧を示す。上記比較は、例えばルックアップ・テーブルを用いて実行することができ、このルックアップ・テーブルは静電容量を初期の電圧Ｖに関係付ける。ＥＥＳＤの電圧を回復して論理レベルに関連する初期値Ｖに戻すのに十分な電圧を選択して、ＥＥＳＤセルに書き込む（ステップ９６ｇ）。次に、ルーチンの値を次のメモリ位置に増加させる（ステップ９６ｈ）。ステップ９７では、最終のメモリ位置を実行したか否かの質問をする。その答が「いいえ」であれば、メモリの読出し／リフレッシュ・ルーチンを反復する。その答が「はい」であれば、ステップ９８でブート論理回路のリフレッシュを終了する。
【００９９】
図１０は、電子エントロピー・メモリデバイスをＲＡＭモードで読み出し書き込む１つの方法を示す流れ図である。ステップ１００で通常のＲＡＭ動作に入る。ステップ１０１では、データを読み出すか書き込むかを質問する。データを書き込むために、デバイスは電圧のメモリ書込みルーチンに入り、ステップ１０２でアドレス線をあるメモリブロックまたは個別のメモリ位置にセットする。１つ以上のＥＥＳＤ用の論理電圧をマルチプレクサにセットし、マルチプレクサはデータを書き込むように設定される（ステップ１０３）。マルチプレクサは、ラッチ期間中にこの論理電圧をＥＥＳＤに接続する（ステップ１０４）。ステップ１０５では、最終のメモリ位置を実行したか否かの質問をする。その答が「いいえ」であれば、電圧のメモリ書込みルーチン（ステップ１０２〜１０４）を反復する。その答が「はい」であれば、ステップ１１２でＲＡＭ論理動作を終了する。ステップ１０１における応答がデータを読み出すことであれば、デバイスは電圧のメモリ読出しルーチンに入り、ステップ１０６でアドレス線をあるメモリブロックまたは個別のメモリ位置にセットする。マルチプレクサを、１つ以上のＥＥＳＤ位置における電圧ＶEESDを読み出すように設定する（ステップ１０７）。電圧ＶEESDをコンパレータ（比較器）アレイ（例えば、図１１参照）に接続する。コンパレータ・アレイの出力端子を出力ラッチに接続する（ステップ１０９）。次に、このルーチンを次のメモリ位置に増加させる（ステップ１１０）。ステップ１１１では、最終のメモリ位置を実行したか否かの質問をする。その答が「いいえ」であれば、電圧のメモリ読出しルーチン（ステップ１０６〜１１０）を反復する。その答が「はい」であれば、ステップ１１２でＲＡＭ論理を終了する。
【０１００】
図１１は、電圧のメモリ読出しルーチンで使用するコンパレータ・アレイ１１００の一具体例を示す。ＥＥＳＤの電圧ＶEESDをコンパレータ・アレイ１１００に接続し、コンパレータ・アレイ１１００は複数のコンパレータ１１０１、１１０２、１１０３、等を具えている。各コンパレータは、ＶEESDを基準電圧、例えばＶref0、Ｖref1、Ｖref2、等と比較する。各コンパレータは、ＶEESDが基準電圧よりも大きいか基準電圧よりも小さいかを示す信号を出力する。アナログ論理値−バイナリ・デコーダ１１０６は、コンパレータから受信した信号をビット、例えばＶbit0、Ｖbit1、Ｖbit2に変換し、これにより、ＥＥＳＤの電圧、従って対応するＥＥＳＤの論理レベルを示す３ビットのバイナリを提供する。
【０１０１】
図１２は論理レベル対電圧の例示的なグラフであり、あるＥＥＳＤのＶEESDと論理レベルとの関係を、ＥＥＳＤが８つの論理レベルを有する実施形態について示す。図１２に示す例では、論理レベルが、ＥＥＳＤに印加された０．５Vの電圧増分に対応する。例えば、１．５Vの電圧を有するＥＥＳＤは論理レベル３」にある。このグラフは、さらに、漏洩によるＥＥＳＤの電圧の微小な（即ち、Ｖ１からＶ２への）減少は十分に小さく、論理レベルはまだ正確に判定されることを示している。
【０１０２】
開示する本発明の原理を適用することができる多数の可能な実施形態を考慮すれば、説明した実施形態は本発明の好適例に過ぎず、本発明の範囲を限定するものと解釈するべきでないことを認識するべきである。むしろ、本発明の範囲は以下の特許請求の範囲によって規定される。従って、これらの請求項の範囲内に入るすべてのものを本発明として権利請求する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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