(57)【要約】  イメージャタイルは、オンチップのデジタル化電子読み出し回路を有する４辺接合可能サブイメージャピクセルアレイを含む。ピクセルグループが複数のイメージャの中から形成される。ピクセルグループの各々のためのバッファ増幅器を含む読み出し電子回路が、接合可能なイメージャのそれぞれの出力に接続される。共有アナログフロントエンドが、ピクセルグループのそれぞれのバッファ増幅器に接続される。共有アナログフロントエンドに対して共通重心位置にあるアナログデジタル変換器は、３つのデータライン、すなわち出力を個別に選択する選択入力／出力ライン、クロック入力ライン、および共有デジタル出力ラインを含む。それぞれのバッファ増幅器からのピクセル出力は、選択入力／出力ライン上に提供されるデータによってアドレス指定可能であり、ピクセル出力は共有デジタル出力ライン上に提供される。Ｉ／Ｏラインは、イメージャのシリアルデータ入力が大規模並列データストリームとして出力されるプログラマブルロジックデバイスに接続される。【選択図】図２
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【特許請求の範囲】
【請求項１】
イメージャタイル（３００，４００）であって、
行および列に配列されたサブイメージャピクセルアレイ（２００）のアレイと、
前記サブイメージャピクセルアレイ（２００）の各々は、ウェハ基板上に分布された複数の４辺接合可能イメージャと、オンチップデジタル化電子読み出し回路と、を含み、
前記４辺接合可能イメージャの各々は、入射光子放射に露出されるように構成された少なくとも１つのフォトダイオードを含み、
前記複数のイメージャの中から形成された複数のピクセルグループと、
前記読み出し電子回路は、前記複数のピクセルグループごとにバッファ増幅器（２１０）を含み、前記ピクセルグループの各４辺接合可能イメージャそれぞれの出力に接続され、
複数の共有アナログフロントエンド（２２０，２２２，２２４，２２６）であって、各々が前記複数のピクセルグループの中のそれぞれの複数のバッファ増幅器（２１０）に接続される、複数の共有アナログフロントエンド（２２０，２２２，２２４，２２６）と、
前記複数の共有アナログフロントエンド（２２０，２２２，２２４，２２６）に対して共通重心位置に配置され、前記複数の共有アナログフロントエンド（２２０，２２２，２２４，２２６）の各々からの出力を個別に選択するための選択入力／出力ラインを有するアナログデジタル変換器（２３０）と、を含み、
前記アナログデジタル変換器（２３０）は、クロック入力ラインと、前記それぞれの複数のバッファ増幅器（２１０）の間で共有される共有デジタル出力ラインと、を有し、
それぞれのバッファ増幅器（２１０）からのピクセル出力は、前記選択入力／出力ライン上に提供されるデータによってアドレス指定可能であり、前記ピクセル出力は前記共有デジタル出力ライン上に提供される、イメージャタイル（３００，４００）。
【請求項２】
それぞれのデータ入力／出力ライン（４１０、４１２、…４１４）にわたってそれぞれのアナログデジタル変換器（２３０）と通信するプログラマブルロジックデバイス（４３０）を含み、それぞれのデータ入力／出力ライン（４１０、４１２、…４１４）は、それぞれのアナログデジタル変換器（２３０）の選択入力／出力ライン、クロック入力ライン、および共有デジタル出力ラインを含む、請求項１に記載のイメージャタイル（３００，４００）。
【請求項３】
前記プログラマブルロジックデバイス（４３０）は、複合プログラマブルロジックデバイス（４３０）、フィールドプログラマブルゲートアレイ、プログラマブルアレイロジックデバイス、マイクロコントローラ、および特定用途向け集積回路を含むグループから選択される、請求項２に記載のイメージャタイル（３００，４００）。
【請求項４】
前記それぞれのデータ入力／出力ライン（４１０、４１２、…４１４）にわたってそれぞれのアナログデジタル変換器（２３０）のグループと通信するプログラマブルロジックデバイス（４３０）の第１層を含み、前記それぞれのデータ入力／出力ライン（４１０、４１２、…４１４）は、それぞれのアナログデジタル変換器（２３０）の前記グループの中から個々のアナログデジタル変換器（２３０）をアドレス指定するように構成された選択信号ラインを含む、請求項２に記載のイメージャタイル（３００，４００）。
【請求項５】
並列データバス（４２０，４２２、…４２４）と、プログラマブルロジックデバイス（４３０）の前記第１層に接続されたデジタルコントローラ（４４０）であって、前記デジタルコントローラ（４４０）にピクセル選択制御信号を提供させる命令を実行するように構成されたデジタルコントローラ（４４０）と、
プログラマブルロジックデバイス（４３０）の前記第２層の出力に接続された中央コントローラと、を含み、前記ワークステーション（４５０）は、前記サブイメージャの読み出しデータからの画像を処理および再構成するように構成される、請求項４に記載のイメージャタイル（３００，４００）。
【請求項６】
プログラマブルロジックデバイス（４３０）の前記第１層と通信するプログラマブルロジックデバイス（４３０）の第２層を含み、プログラマブルロジックデバイス（４３０）の前記第２層は、プログラマブルロジックデバイス（４３０）の前記第１の層をそれぞれのアナログデジタル変換器（２３０）の前記グループに接続する前記それぞれのデータ入力／出力ライン（４１０、４１２、…４１４）の量よりも少ない、プログラマブルロジックデバイス（４３０）の前記第２層をプログラマブルロジックデバイス（４３０）の前記第１層に接続するデータ入力／出力ライン（４１０、４１２、…４１４）の量を有する、請求項４に記載のイメージャタイル（３００，４００）。
【請求項７】
並列データバス（４２０，４２２、…４２４）と、プログラマブルロジックデバイス（４３０）の前記第２層に接続されたデジタルコントローラ（４４０）であって、前記デジタルコントローラ（４４０）にピクセル選択制御信号を提供させる命令を実行するように構成されたデジタルコントローラ（４４０）と、
プログラマブルロジックデバイス（４３０）の前記第２層の出力に接続された中央コントローラと、を含み、前記ワークステーション（４５０）は、前記サブイメージャの読み出しデータからの画像を処理および再構成するように構成される、請求項６に記載のイメージャタイル（３００，４００）。
【請求項８】
前記バッファ増幅器（２１０）は、前記ピクセルグループの各４辺接合可能イメージャピクセルに共通の重心に位置する、請求項１に記載のイメージャタイル（３００，４００）。
【請求項９】
前記ピクセルグループの各４辺接合可能イメージャピクセルから前記バッファ増幅器（２１０）の入力まで対称的に配置されたそれぞれの回路トレース（２０５）を含む、請求項８に記載のイメージャタイル（３００，４００）。
【請求項１０】
前記サブイメージャピクセルアレイ（２００）のうちの第１のものを前記サブイメージャピクセルアレイ（２００）のうちの隣接するものに接続する冗長出力経路と、
デジタルコントローラ（４４０）の制御下で前記冗長出力経路を閉じるように構成された制御スイッチと、を含む、請求項１に記載のイメージャタイル（３００，４００）。
【請求項１１】
半導体イメージャであって、
各々が入射光子放射に露出されるように構成されたフォトダイオードを含む、複数の４辺接合可能イメージャピクセルと、
前記複数の４辺接合可能イメージャピクセルの中から形成された複数のピクセルグループであって、
前記ピクセルグループの各々は、前記ピクセルグループの各４辺接合可能イメージャピクセルのそれぞれの出力に接続されたバッファ増幅器（２１０）を含み、
各バッファ増幅器（２１０）は、それぞれのピクセルグループのそれぞれの４辺接合可能イメージャピクセルに対して共通の重心位置に配置される、複数のピクセルグループと、
前記複数のピクセルグループの中から形成され、行および列に配列されたサブイメージャピクセルアレイ（２００）のアレイと、
複数の共有アナログフロントエンド（２２０，２２２，２２４，２２６）であって、各々が前記複数のピクセルグループの中のそれぞれの複数のバッファ増幅器（２１０）に接続される、複数の共有アナログフロントエンド（２２０，２２２，２２４，２２６）であって、
各共有アナログフロントエンド（２２０，２２２，２２４，２２６）は、それぞれのサブイメージャピクセルアレイ（２００）のそれぞれのピクセルグループに対して共通重心位置に配置される、複数の共有アナログフロントエンド（２２０，２２２，２２４，２２６）と、
前記複数の共有アナログフロントエンド（２２０，２２２，２２４，２２６）に対して共通重心位置に配置され、前記複数の共有アナログフロントエンド（２２０，２２２，２２４，２２６）の各々からの出力を個別に選択するための選択入力／出力ラインを有するアナログデジタル変換器（２３０）と、を含み、
前記アナログデジタル変換器（２３０）は、クロック入力ラインと、前記それぞれの複数のバッファ増幅器（２１０）の間で共有される共有デジタル出力ラインと、を有し、
それぞれのバッファ増幅器（２１０）からのピクセル出力は、前記選択入力／出力ライン上に提供されるデータによってアドレス指定可能であり、前記ピクセル出力は前記共有デジタル出力ライン上に提供される、半導体イメージャ。
【請求項１２】
それぞれのデータ入力／出力ライン（４１０、４１２、…４１４）にわたってそれぞれのアナログデジタル変換器（２３０）と通信するプログラマブルロジックデバイス（４３０）を含み、それぞれのデータ入力／出力ライン（４１０、４１２、…４１４）は、それぞれのアナログデジタル変換器（２３０）の選択入力／出力ライン、クロック入力ライン、および共有デジタル出力ラインを含み、前記プログラマブルロジックデバイス（４３０）は、イメージャシリアルデータを大規模並列データストリームに変換する、請求項１１に記載の半導体イメージャ。
【請求項１３】
前記プログラマブルロジックデバイス（４３０）は、複合プログラマブルロジックデバイス（４３０）、フィールドプログラマブルゲートアレイ、プログラマブルアレイロジックデバイス、マイクロコントローラ、および特定用途向け集積回路を含むグループから選択される、請求項１２に記載の半導体イメージャ。
【請求項１４】
前記それぞれのデータ入力／出力ライン（４１０、４１２、…４１４）にわたってそれぞれのアナログデジタル変換器（２３０）のグループと通信するプログラマブルロジックデバイス（４３０）の第１層を含み、前記それぞれのデータ入力／出力ライン（４１０、４１２、…４１４）は、それぞれのアナログデジタル変換器（２３０）の前記グループの中から個々のアナログデジタル変換器（２３０）をアドレス指定するように構成された選択信号ラインを含む、請求項１２に記載の半導体イメージャ。
【請求項１５】
並列データバス（４２０，４２２、…４２４）と、プログラマブルロジックデバイス（４３０）の前記第１層に接続されたデジタルコントローラ（４４０）であって、前記デジタルコントローラ（４４０）にピクセル選択制御信号を提供させる命令を実行するように構成されたデジタルコントローラ（４４０）と、
プログラマブルロジックデバイス（４３０）の前記第２層の出力に接続された中央コントローラを有するワークステーション（４５０）であって、前記サブイメージャの読み出しデータからの画像を処理および再構成するように構成されるワークステーション（４５０）と、を含む、請求項１４に記載の半導体イメージャ。
【請求項１６】
プログラマブルロジックデバイス（４３０）の前記第１層と通信するプログラマブルロジックデバイス（４３０）の第２層を含み、プログラマブルロジックデバイス（４３０）の前記第２層は、プログラマブルロジックデバイス（４３０）の前記第１の層をそれぞれのアナログデジタル変換器（２３０）の前記グループに接続する前記１つもしくは複数のデータ入力／出力ライン（４１０、４１２、…４１４）の量よりも少ない、プログラマブルロジックデバイス（４３０）の前記第２層をプログラマブルロジックデバイス（４３０）の前記第１層に接続するデータ入力／出力ライン（４１０、４１２、…４１４）の量を有する、請求項１４に記載の半導体イメージャ。
【請求項１７】
並列データバス（４２０，４２２、…４２４）と、プログラマブルロジックデバイス（４３０）の前記第２層に接続されたデジタルコントローラ（４４０）であって、前記デジタルコントローラ（４４０）にピクセル選択制御信号を提供させる命令を実行するように構成されたデジタルコントローラ（４４０）と、
プログラマブルロジックデバイス（４３０）の前記第２層の出力に接続された中央コントローラと、を含み、前記ワークステーション（４５０）は、前記サブイメージャの読み出しデータからの画像を処理および再構成するように構成される、請求項１６に記載の半導体イメージャ。
【請求項１８】
前記サブイメージャピクセルアレイ（２００）のうちの第１のものを前記サブイメージャピクセルアレイ（２００）のうちの隣接するものに接続する冗長出力経路と、
デジタルコントローラ（４４０）の制御下で前記冗長出力経路を閉じるように構成された制御スイッチと、を含む、請求項１１に記載の半導体イメージャ。
【請求項１９】
前記ピクセルグループの各４辺接合可能イメージャピクセルから前記バッファ増幅器（２１０）の入力まで対称的に配置されたそれぞれの回路トレース（２０５）を含む、請求項１１に記載の半導体イメージャ。
【請求項２０】
前記サブイメージャピクセルアレイ（２００）のうちの第１のものを前記サブイメージャピクセルアレイ（２００）のうちの隣接するものに接続する冗長出力経路と、
デジタルコントローラ（４４０）の制御下で前記冗長出力経路を閉じるように構成された制御スイッチと、を含む、請求項１１に記載の半導体イメージャ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、４辺接合可能デジタルＸ線検出器のためのデジタル読み出しアーキテクチャに関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサは、あらゆる種類の機能回路とブロックを単一のチップに集積することができる。デジタルイメージャは、通常、単一または複数の基板上にフォトダイオードアレイ、カラム読み出し構造、Ａ／Ｄ変換、およびデジタルコントローラ（またはプロセッサ）を含むことができる。従来の裏面照明（ＢＳＩ）イメージャは、フォトダイオードと回路を異なる層に分割することができ、光子を基板の他の側から直接フォトダイオードに提供することができる。図１は、３次元（３Ｄ）パッケージに積み重ねられたチップの複数の層を使用する従来の４辺で接合可能なＢＳＩイメージャ１００を示す。第１層では、３Ｄ  ＢＳＩイメージャは、入射光に露出されるフォトダイオードを含むピクセルを有する撮像センサアレイ１１０を含む。トレース１２０は、ピクセル出力をシリコンスタック１３０の層に導く。シリコンスタックは、上部および底部の窒化アルミニウム基板１３２、１３３を含むことができる。ＡｌＮキャップの間には、アナログデジタル変換器（ＡＤＣ）マスター制御チップ１３６およびＡＤＣスレーブ制御チップ１３７と共に、再配線インターポーザー１３４を配置することができる。システムインターフェース１４０は、ばね付勢された（ＰＯＧＯ）ピン１４５を介してＢＳＩイメージャ１００に接続することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第９１１７７２１号明細書
【発明の概要】
【０００４】
いくつかの実装では、接合可能なサブイメージャは、例えば医療診断機器に使用されるＸ線検出器のビルディングブロックであってもよい。接合可能なサブイメージャに基づくＸ線検出器は、通常、関心のある領域からイメージを得るために、最大数百のサブイメージャを必要とすることがある。この量のサブイメージャは、高速フレームレート（例えば、１００フレーム／秒）を達成するために並列に取得された大量のデジタルデータを有する大量のデジタル入出力（Ｉ／Ｏ）制御ラインを有することができる。サブイメージャおよびその読み出しデータのアドレスおよび制御は、より良好な画像処理のために必要である。
【図面の簡単な説明】
【０００５】
【図１】従来のＢＳＩ４辺接合可能なイメージャを示す図である。
【図２】実施形態によるサブイメージャピクセルアレイを示す図である。
【図３】実施形態によるイメージャタイルを示す図である。
【図４】実施形態による図３のイメージャタイルの一般的なアーキテクチャを示す図である。
【発明を実施するための形態】
【０００６】
実施形態によれば、４辺接合可能な相補型金属酸化物半導体（ＣＭＯＳ）イメージャは、フォトダイオードピクセルのアレイの中にウェハ上に分布した読み出し電子回路を含み、完全にスケーラビリティおよびアドレス指定可能であり、すべてのモダリティにわたって使用することができるプログラマブルロジックデバイス（例えば、複合プログラマブルロジックデバイス（ＣＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルアレイロジック（ＰＡＬ）、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）など）を組み込んでいる。デバイスを具現化することにより、４辺接合可能ＣＭＯＳ  Ｘ線検出器の制御および読み出しアーキテクチャを提供する。
【０００７】
実施態様によれば、ＣＰＬＤは、制御および読み出しアーキテクチャに必要なレベルのデータ処理を達成するために、多数の論理ゲートを有するより低コストの選択肢を提供する。さらに、ＣＰＬＤは不揮発性コンフィギュレーションメモリを含んでおり、他のプログラマブルロジックデバイスで必要となる外部ＲＯＭが不要である。
【０００８】
図２は、実施形態に従って複数のイメージャピクセルＰを組み合わせて形成されたサブイメージャピクセルアレイ２００を示す。例えば、図示するアレイは、イメージャピクセルのｍ×ｎアレイであり、説明のためにこの例ではｍ＝ｎ＝８である。しかし、実施形態はそれに限定されず、ｍおよびｎは互いに独立した他の所定の数であってもよい。
【０００９】
実施形態によれば、複数のピクセルの出力をまとめてグループ化することができる。一例として、サブイメージャピクセルアレイ２００は、４つのピクセルのグループを有するものとして示されている。ピクセルグループの各々は、それ自体のそれぞれのバッファ増幅器２１０を共有する。グループの各ピクセル出力は、グループのピクセルの各々に対して対称的に配置されたトレース２０５によってそれぞれの増幅器に接続されている。
【００１０】
増幅器は、トレース２０５の長さおよび配置の均一性を改善するために、共通の重心レイアウトでピクセルグループ内に配置される。増幅器は、各ピクセルの出力が個別に選択可能となるように、多重化されたアドレス指定可能な入力を含むことができる。
【００１１】
複数の増幅器は、共有アナログフロントエンド２２０、２２２、２２４、２２６への接続によってまとめてグループ化される。各共有アナログフロントエンド２２０、２２２、２２４、２２６は、各それぞれの増幅器とその接続されたアナログフロントエンドとの間のトレースの経路長および屈曲を均等化するために、その接続されたそれぞれの増幅器に対して共通重心位置にある。
【００１２】
実施形態によれば、各サブイメージャピクセルアレイは、共有アナログフロントエンドに対して共通重心位置に配置されたＡＤＣ２３０を含むことができる。実施形態によれば、サブイメージャは複数のＡＤＣを有することができる。ＡＤＣはサブイメージャのデジタル出力を提供する。実施形態によれば、ＢＳＩイメージャのＡＤＣデジタル出力は、３つの貫通基板ビア（ＴＳＶ）２３４、２３６、２３８によってサブイメージャ背面上のトレースに接続される。
【００１３】
実施形態によれば、共有デジタル出力ＴＳＶ２３４は、デジタルデータ出力を提供する。サブイメージャ選択Ｉ／Ｏ  ＴＳＶ２３６は、個々のアドレス指定可能なバッファ増幅器にアドレス選択を提供する。ＡＤＣは、完全にアドレス指定可能な入力を有するので、それぞれの共有アナログフロントエンド２２０、２２２、２２４、２２６によって供給されるその入力信号の各々は、サブイメージャ選択Ｉ／Ｏ信号に基づいて個別に選択可能である。ＡＤＣサブイメージャクロックＩ／Ｏ  ＴＳＶ２３８は、個々のアドレス指定可能な共有増幅器２１０をアドレス指定および／または読み出すためのクロック信号を供給する。デバイスの具現化はこれに限定されず、したがって、ＦＳＩイメージャは、共有デジタル出力２３４、サブイメージャ選択Ｉ／Ｏ２３６、およびサブイメージャクロックＩ／Ｏ２３８を有することもできる。容易に理解されるように、ＦＳＩイメージャはこれらの機能を実現するためにＴＳＶを必要としない。
【００１４】
実施形態によれば、上記で開示した読み出し電子回路（すなわち、バッファ増幅器２１０、アナログフロントエンド２２０、２２２、２２４、２２６、およびＡＤＣ２３０）は、ピクセルアレイ２００のピクセルの中でウェハ上に分布される。
【００１５】
実施形態によれば、サブイメージャピクセルアレイは、最下位レベルでビニングを受け入れることができる。上述したように、共有増幅器２１０への入力はアドレス指定可能である。さらに、２×２レベルのピクセルでのビニングは、共有アナログフロントエンド２２０、２２２、２２４、２２６の各々への入力を選択的にアドレス指定することによって達成することができる。ＡＤＣ２３０への入力を選択的にアドレス指定することにより、４×４のビニングを達成することができる。電子回路が完全にアドレス指定可能な構成なので、具現化するサブイメージャピクセルアレイのビニングは、行方向および列方向の両方で実行することができる。特に、具現化するサブイメージャピクセルアレイのビニングをアナログレベルで実行することができるので、デジタルレベルでのビニングのノイズペナルティが除去される。
【００１６】
ビニングのレベルを最低解像度から最高解像度まで選択的に実現することができるので、ＲＯＩは完全にアドレス指定可能である。ＲＯＩ領域外のデータ収集を最小限に抑えることにより、スキャン時間を短縮できる。例えば、各１０個目のデータフレームを各イメージャから完全に読み取ることができ、そうでなければ、他のフレームの間にＲＯＩの外側でビニングを行うことができる。イメージャを具現化することによって可能にされたビニングのこのような実装により、最も高い解像度の画像を有するＲＯＩが得られるが、ＲＯＩ外の領域はより低い解像度の画像を有する。
【００１７】
図３は、実施形態によるサブイメージャピクセルアレイ２００のＭ×Ｎアレイから形成されるイメージャタイル３００を示す。上述したように、各サブイメージャピクセルアレイは、フォトダイオードピクセルのアレイの中でウェハ上にサブイメージャ読み出し電子回路を有するピクセルのｍ×ｎアレイである。図示する構成は、サブイメージャのＭ＝ｍＬおよびＮ＝ｎＫアレイを有する。各サブイメージャ（すなわち、共有デジタル出力２３４、サブイメージャ選択Ｉ／Ｏ２３６、およびサブイメージャクロックＩ／Ｏ２３８）の制御／読み出しラインは、それぞれのプログラマブルロジックデバイスに接続される。例えば、図示した実施形態は、各サブイメージャからそれぞれのデータ入力／出力（Ｉ／Ｏ）ライン（すなわち、１つのデバイスと別のデバイスとの間でデータ、制御、および／または確認信号を共に通信する複数のデジタルラインのセットであり、一実施態様では、データラインはバス構成（例えば、共有データライン）で動作することができる）に接続された、それぞれの複合プログラマブルロジックデバイスＣＰＬＤ  １１、ＣＰＬＤ  ２１、…、ＣＰＬＤ  Ｋ１、…ＣＰＬＤ  １Ｌ、ＣＰＬＤ  ２Ｌ、…、ＣＰＬＤ  ＫＬを有する。
【００１８】
現在のＣＭＯＳウェハ製造技術、５０ミクロン×５０ミクロンのピクセルサイズ、およびｍ＝ｎ＝８のサブイメージャアレイに基づいて、ステッチングなしに製造可能な最大の具現化するイメージャタイル３００は、ＭｘＮ＝６０×８０（すなわち、２．４ｃｍ×３．２ｃｍ）である。しかしながら、イメージャを具現化することはそれに限定されず、ウェハ製造技術が許す限り、他のサイズを製造することができる。行および列の数ＭｘＮの値は、イメージャタイルの用途サイズに基づいて選択することができ、ＭおよびＮの所定数は互いに独立していてもよい。複数のイメージャタイル３００は、その使用に基づいてイメージャを形成するために互いに接合することができる。複数のイメージャタイル４００から形成されるイメージャのサイズは、イメージャの用途に依存する。
【００１９】
図４は、実施形態によるイメージャタイル３００の一般的なアーキテクチャ４００を示す。イメージャの一般的なアーキテクチャは、サブイメージャグループであるグループ１、グループ２、…、グループＬ＊Ｋ−１を含む。各サブイメージャグループは、複数のサブイメージャピクセルアレイ２００を含む。各それぞれのサブイメージャグループの制御および／または読み出しは、それぞれのシリアルデータＩ／Ｏライン４１０、４１２、…、４１４によって、それぞれのプログラマブルロジックデバイス（例えば、ＣＰＬＤ１１、ＣＰＬＤ２１、…、ＣＰＬＤ  Ｋ１）に接続される。実施形態によれば、データＩ／Ｏラインは１６本のビットラインとすることができる。一般的なアーキテクチャ４００は、検出器を形成するために組み合わせることができる任意の数のタイルに対応するようにスケーラブルである。いくつかの実施形態では、複数のそれぞれのプログラマブルロジックデバイスを、追加のそれぞれのシリアルデータＩ／Ｏラインによって、それぞれのサブイメージャグループに接続することができる。プログラマブルロジックデバイスをさらに並列に追加することにより、イメージャのスループットは、シリアルイメージャデータを大規模並列データストリームに変更することによって維持される。
【００２０】
各それぞれのプログラマブルロジックデバイスの出力は、それぞれの並列データバス４２０、４２２、…、４２４に接続される。並列データバスは、プログラマブルロジックデバイスの出力を、ＦＰＧＡであってもよいデジタルコントローラ４４０に接続することができる。デジタルコントローラ４４０は、サブイメージャグループにピクセル選択を提供し、クロック信号を生成し、データ読み出しラインを読み出すためにコンピュータ命令を実行する。デジタルコントローラ４４０は、サブイメージャグループのそれぞれの増幅器、それぞれのフロントエンド増幅器、およびＡＤＣに制御信号を供給する。実施形態によれば、デジタルコントローラ４４０は、ビニング／多重化制御段と、増幅器利得／電力制御段と、を含むことができる。
【００２１】
デジタルコントローラ４４０は、再構成および処理のために、画像データを中央プロセッサ制御のワークステーション４５０に提供することができる。いくつかの実施形態では、検出器内に多数のタイルがある場合には、プログラマブルロジックデバイス４３０の第２層を設けて、システムスループットの速度をさらに高めることができる。プログラマブルロジックデバイス出力の第２層をデジタルコントローラ４４０の入力に接続するデータＩ／Ｏラインの幅は、個々の並列データバス４２０、４２２、…、４２４よりも広くてもよいが、並列データバス４２０、４２２、…、４２４によって形成される集合並列バスと比較してより低いデータＩ／Ｏライン数を有する。プログラマブルロジックデバイス出力の第１層に入力されるプログラマブルロジックデバイスの第２層を接続する入力ラインの量は、サブイメージャグループのそれぞれのアナログデジタル変換器に入力されるプログラマブルロジックデバイスの第１層を接続するデータ入力／出力ライン４１０、４１２、…、４１４の量より小さい。
【００２２】
実施形態によれば、サブイメージャｉの信号は、隣接するサブイメージャピクセルアレイに配置されたスイッチの制御によって冗長出力経路に従うことができる。サブイメージャｉ−１の出力においてサブイメージャｉの出力を読み取るタイミングは、デジタルコントローラ４４０によって制御することができる。デジタル出力３３４を読み取ることができない別の実施態様では、別のスイッチが閉じたときにデジタルコントローラ４４０の制御の下で冗長アナログデジタル変換器にアクセスすることができる。この実施態様では、製造誤差によるサブイメージャのＡＤＣの破壊は、冗長ＡＤＣにアクセスすることによって克服することができる。
【００２３】
特定のハードウェアおよび方法が本明細書に記載されているが、本発明の実施形態に従って任意の数の他の構成を提供できることに留意されたい。したがって、本発明の例示的な実施形態に適用される本発明の基本的な新規な特徴について図示し、説明し、指摘してきたが、図示した装置および方法の形態および詳細について、ならびにその動作について、本発明の趣旨および範囲から逸脱することなく、種々の省略、置き換え、および変更が当業者によって行うことができることが理解されるであろう。ある実施形態から別の実施形態への要素の置換も完全に意図され、考慮される。本発明は、添付の特許請求の範囲および添付の特許請求の範囲における記載の均等物に関してのみ定義される。
【符号の説明】
【００２４】
１００  ＢＳＩイメージャ
１１０  撮像センサアレイ
１２０  トレース
１３０  シリコンスタック
１３２  上部窒化アルミニウム基板
１３３  底部窒化アルミニウム基板
１３４  再配線インターポーザー
１３６  ＡＤＣマスター制御チップ
１３７  ＡＤＣスレーブ制御チップ
１４０  システムインターフェース
１４５  ばね付勢された（ＰＯＧＯ）ピン
２００  サブイメージャピクセルアレイ
２０５  トレース
２１０  バッファ増幅器、共有増幅器
２２０  共有アナログフロントエンド
２２２  共有アナログフロントエンド
２２４  共有アナログフロントエンド
２２６  共有アナログフロントエンド
２３０  アナログデジタル変換器（ＡＤＣ）
２３４  共有デジタル出力ＴＳＶ
２３６  サブイメージャ選択Ｉ／Ｏ  ＴＳＶ
２３８  ＡＤＣサブイメージャクロックＩ／Ｏ  ＴＳＶ
３００  イメージャタイル
３３４  デジタル出力
４００  イメージャタイル／一般的なアーキテクチャ
４１０、４１２、…４１４  シリアルデータＩ／Ｏライン、データ入力／出力ライン
４２０、４２２、…４２４  並列データバス
４３０  プログラマブルロジックデバイス
４４０  デジタルコントローラ
４５０  ワークステーション
【図１】
2019502284.tif 000003
【図２】
2019502284.tif 000004
【図３】
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【図４】
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【国際調査報告】
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