(57)【要約】  半導体材料の基板と、基板上に形成され、行及び列のアレイに配置された複数のメモリセルとを含むメモリ装置及びメモリ装置の消去方法。メモリセルのそれぞれは、基板内の離間したソース及びドレイン領域であって、それらの間に基板内のチャネル領域が延在する、離間したソース及びドレイン領域と、ソース領域に隣接するチャネル領域の第１の部分上に配置され、そこから絶縁されている浮遊ゲートと、ドレイン領域に隣接するチャネル領域の第２の部分上に配置され、そこから絶縁されている選択ゲートと、ソース領域の上方に配置され、そこから絶縁されているプログラム消去ゲートと、を含む。メモリセルのそれぞれが個別にプログラムされ、読み出し及び消去できるように、プログラム消去ゲート線は単独で又は選択ゲート線若しくはソース線と組み合わせて列方向に配列されている。【選択図】図３
2019519124.tif 000002
【特許請求の範囲】
【請求項１】
メモリ装置であって、
半導体材料の基板と、
前記基板上に形成され、行及び列のアレイに配置された複数のメモリセルと、を含み、
前記メモリセルのそれぞれは、
前記基板内の離間したソース及びドレイン領域であって、それらの間に前記基板内のチャネル領域が延在する、離間したソース及びドレイン領域と、
前記ソース領域に隣接する前記チャネル領域の第１の部分上に配置され、そこから絶縁されている浮遊ゲートと、
前記ドレイン領域に隣接する前記チャネル領域の第２の部分上に配置され、そこから絶縁されている選択ゲートと、
前記ソース領域の上方に配置され、そこから絶縁されているプログラム消去ゲートと、を含み、
前記メモリセル行のそれぞれは、前記メモリセル行に対する全ての前記ソース領域を共に電気的に接続するソース線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する全ての前記ドレイン領域を共に電気的に接続するビット線を含み、
前記メモリセル行のそれぞれは、前記メモリセル行に対する前記メモリセルの全ての前記選択ゲートを共に電気的に接続する選択ゲート線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する前記メモリセルの全ての前記プログラム消去ゲートを共に電気的に接続するプログラム消去ゲート線を含む、メモリ装置。
【請求項２】
前記メモリセルのそれぞれに対して、前記浮遊ゲートは前記ソース領域の一部上に延在し、そこから絶縁されている、請求項１に記載のメモリ装置。
【請求項３】
前記メモリセルのそれぞれに対して、前記選択ゲートは、前記浮遊ゲートに横方向に隣接する第１の部分と、前記浮遊ゲート上に延在する第２の部分とを有する、請求項１に記載のメモリ装置。
【請求項４】
前記メモリセルのそれぞれに対して、前記プログラム消去ゲートは、前記浮遊ゲートに横方向に隣接する第１の部分と、前記浮遊ゲート上に延在する第２の部分とを有する、請求項１に記載のメモリ装置。
【請求項５】
前記メモリセルはメモリセル対で配置され、
前記メモリセル対のそれぞれは、前記ソース領域のうちの１つと前記ソース線のうちの１つとを共有する、
請求項１に記載のメモリ装置。
【請求項６】
メモリ装置であって、
半導体材料の基板と、
前記基板上に形成され、行及び列のアレイに配置された複数のメモリセルと、を含み、
前記メモリセルのそれぞれは、
前記基板内の離間したソース及びドレイン領域であって、それらの間に前記基板内のチャネル領域が延在する、離間したソース及びドレイン領域と、
前記ソース領域に隣接する前記チャネル領域の第１の部分上に配置され、そこから絶縁されている浮遊ゲートと、
前記ドレイン領域に隣接する前記チャネル領域の第２の部分上に配置され、そこから絶縁されている選択ゲートと、
前記ソース領域の上方に配置され、そこから絶縁されているプログラム消去ゲートと、を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する全ての前記ソース領域を共に電気的に接続するソース線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する全ての前記ドレイン領域を共に電気的に接続するビット線を含み、
前記メモリセル行のそれぞれは、前記メモリセル行に対する前記メモリセルの全ての前記選択ゲートを共に電気的に接続する選択ゲート線を含み、
前記メモリセル行のそれぞれは、前記メモリセル行に対するメ前記モリセルの全ての前記プログラム消去ゲートを共に電気的に接続するプログラム消去ゲート線を含む、メモリ装置。
【請求項７】
前記メモリセルのそれぞれに対して、前記浮遊ゲートは前記ソース領域の一部上に延在し、そこから絶縁されている、請求項６に記載のメモリ装置。
【請求項８】
前記メモリセルのそれぞれに対して、前記選択ゲートは、前記浮遊ゲートに横方向に隣接する第１の部分と、前記浮遊ゲート上に延在する第２の部分とを有する、請求項６に記載のメモリ装置。
【請求項９】
前記メモリセルのそれぞれに対して、前記プログラム消去ゲートは、前記浮遊ゲートに横方向に隣接する第１の部分と、前記浮遊ゲート上に延在する第２の部分とを有する、請求項６に記載のメモリ装置。
【請求項１０】
前記メモリセルはメモリセル対で配置され、
メモリセル対のそれぞれは、前記ソース領域のうちの１つと前記ソース線のうちの１つとを共有する、
請求項６に記載のメモリ装置。
【請求項１１】
メモリ装置であって、
半導体材料の基板と、
前記基板上に形成され、行及び列のアレイに配置された複数のメモリセルであって、
前記メモリセル行は交互の偶数及び奇数行で配置されている、メモリセルと、を含み、
前記メモリセルのそれぞれは、
前記基板内の離間したソース及びドレイン領域であって、それらの間に前記基板内のチャネル領域が延在する、離間したソース及びドレイン領域と、
前記ソース領域に隣接する前記チャネル領域の第１の部分上に配置され、そこから絶縁されている浮遊ゲートと、
前記ドレイン領域に隣接する前記チャネル領域の第２の部分上に配置され、そこから絶縁されている選択ゲートと、
前記ソース領域の上方に配置され、そこから絶縁されているプログラム消去ゲートと、を含み、
前記メモリセル行のそれぞれは、前記メモリセル行に対する全ての前記ソース領域を共に電気的に接続するソース線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する全ての前記ドレイン領域を共に電気的に接続するビット線を含み、
前記メモリセル列のそれぞれは、前記メモリセルの列のうち前記メモリセルの奇数行又は偶数行にある前記メモリセルの全ての前記選択ゲートを共に電気的に接続する第１の選択ゲート線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する前記メモリセルの全ての前記プログラム消去ゲートを共に電気的に接続するプログラム消去ゲート線を含む、メモリ装置。
【請求項１２】
前記メモリセル列のそれぞれに対する前記第１の選択ゲート線は、前記メモリセル列のうち前記メモリセルの奇数行にある前記メモリセルの全ての前記選択ゲートを共に電気的に接続し、前記メモリセル列のそれぞれは更に、前記メモリセル列のうち前記メモリセルの偶数行にある前記メモリセルの全ての前記選択ゲートを共に電気的に接続する第２の選択ゲート線を含む、請求項１１に記載のメモリ装置。
【請求項１３】
前記メモリセルのそれぞれに対して、前記浮遊ゲートは前記ソース領域の一部上に延在し、そこから絶縁されている、請求項１１に記載のメモリ装置。
【請求項１４】
前記メモリセルのそれぞれに対して、前記選択ゲートは、前記浮遊ゲートに横方向に隣接する第１の部分と、前記浮遊ゲート上に延在する第２の部分とを有する、請求項１１に記載のメモリ装置。
【請求項１５】
前記メモリセルのそれぞれに対して、前記プログラム消去ゲートは、前記浮遊ゲートに横方向に隣接する第１の部分と、前記浮遊ゲート上に延在する第２の部分とを有する、請求項１１に記載のメモリ装置。
【請求項１６】
前記メモリセルはメモリセル対で配置され、
前記メモリセル対は、前記ソース領域のうちの１つと前記ソース線のうちの１つとを共有する、
請求項１１に記載のメモリ装置。
【請求項１７】
メモリ装置の選択されたメモリセルを消去する方法であって、前記メモリ装置は、
半導体材料の基板と、
前記基板上に形成され、行及び列のアレイに配置された複数のメモリセルであって、前記複数のメモリセルのうちの１つが選択されたメモリセルである、メモリセルと、を含み、
前記メモリセルのそれぞれは、
前記基板内の離間したソース及びドレイン領域であって、それらの間に前記基板内のチャネル領域が延在する、離間したソース及びドレイン領域と、
前記ソース領域に隣接する前記チャネル領域の第１の部分上に配置され、そこから絶縁されている浮遊ゲートと、
前記ドレイン領域に隣接する前記チャネル領域の第２の部分上に配置され、そこから絶縁されている選択ゲートと、
前記ソース領域の上方に配置され、そこから絶縁されているプログラム消去ゲートと、を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する全ての前記ソース領域を共に電気的に接続するソース線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する全ての前記ドレイン領域を共に電気的に接続するビット線を含み、
前記メモリセル行のそれぞれは、前記メモリセル行に対する前記メモリセルの全ての前記選択ゲートを共に電気的に接続する選択ゲート線を含み、
前記メモリセル行のそれぞれは、前記メモリセル行に対する前記メモリセルの全ての前記プログラム消去ゲートを共に電気的に接続するプログラム消去ゲート線を含み、
前記方法は、
前記プログラム消去ゲート線のうちの、前記選択したメモリセルの前記プログラム消去ゲートに電気的に接続された１つに正電圧を印加し、前記プログラム消去ゲート線の他の全てに接地電圧を印加することと、
前記ソース線のうちの、前記選択したメモリセルの前記ソース領域に電気的に接続された１つに接地電圧を印加し、前記ソース線の他の全てに正電圧を印加することと、を含む方法。
【請求項１８】
前記ビット線のうち、
前記選択したメモリセルの前記ドレイン領域に電気的に接続された１つに接地電圧を印加し、前記ビット線の他の全てに接地電圧又は正電圧を印加することを更に含む、請求項１７に記載の方法。
【請求項１９】
前記プログラム消去ゲート線の１つに印加された前記正電圧は、前記ソース線の他に印加された前記正電圧よりも大きい、請求項１７に記載の方法。
【請求項２０】
前記プログラム消去ゲート線の１つに印加された前記正電圧は、前記ソース線の他に印加された前記正電圧のそれの少なくとも２倍である、請求項１７に記載の方法。
【請求項２１】
メモリ装置の選択されたメモリセルを消去する方法であって、前記メモリ装置は、
半導体材料の基板と、
前記基板上に形成され、行及び列のアレイに配置された複数のメモリセルであって、前記複数のメモリセルのうちの１つが選択されたメモリセルである、メモリセルと、を含み、
前記メモリセルのそれぞれは、
前記基板内の離間したソース及びドレイン領域であって、それらの間に前記基板内のチャネル領域が延在する、離間したソース及びドレイン領域と、
前記ソース領域に隣接する前記チャネル領域の第１の部分上に配置され、そこから絶縁されている浮遊ゲートと、
前記ドレイン領域に隣接する前記チャネル領域の第２の部分上に配置され、そこから絶縁されている選択ゲートと、
前記ソース領域の上方に配置され、そこから絶縁されているプログラム消去ゲートと、を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する全ての前記ソース領域を共に電気的に接続するソース線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する全ての前記ドレイン領域を共に電気的に接続するビット線を含み、
前記メモリセル行のそれぞれは、前記メモリセル行に対する前記メモリセルの全ての前記選択ゲートを共に電気的に接続する選択ゲート線を含み、
前記メモリセル行のそれぞれは、前記メモリセル行に対する前記メモリセルの全ての前記プログラム消去ゲートを共に電気的に接続するプログラム消去ゲート線を含み、
前記方法は、
前記プログラム消去ゲート線のうちの、前記選択したメモリセルの前記プログラム消去ゲートに電気的に接続された１つに正電圧を印加し、前記プログラム消去ゲート線の他の全てに接地電圧を印加することと、
前記ソース線のうちの、前記選択したメモリセルの前記ソース領域に電気的に接続された１つに接地電圧を印加し、前記ソース線の他の全てに正電圧を印加することと、を含む方法。
【請求項２２】
前記ビット線のうち、
前記選択したメモリセルの前記ドレイン領域に電気的に接続された１つに接地電圧を印加し、前記ビット線の他の全てに接地電圧又は正電圧を印加することを更に含む、請求項２１に記載の方法。
【請求項２３】
前記プログラム消去ゲート線の１つに印加された前記正電圧は、前記ソース線の他に印加された前記正電圧よりも大きい、請求項２１に記載の方法。
【請求項２４】
前記プログラム消去ゲート線の１つに印加された前記正電圧は、前記ソース線の他に印加された前記正電圧のそれの少なくとも２倍である、請求項２１に記載の方法。
【請求項２５】
メモリ装置の選択されたメモリセルを消去する方法であって、前記メモリ装置は、
半導体材料の基板と、
前記基板上に形成され、偶数及び奇数行と偶数及び奇数列とのアレイに配置された複数のメモリセルであって、前記複数のメモリセルのうちの１つが選択されたメモリセルである、メモリセルと、を含み、
前記メモリセルのそれぞれは、
前記基板内の離間したソース及びドレイン領域であって、それらの間に前記基板内のチャネル領域が延在する、離間したソース及びドレイン領域と、
前記ソース領域に隣接する前記チャネル領域の第１の部分上に配置され、そこから絶縁されている浮遊ゲートと、
前記ドレイン領域に隣接する前記チャネル領域の第２の部分上に配置され、そこから絶縁されている選択ゲートと、
前記ソース領域の上方に配置され、そこから絶縁されているプログラム消去ゲートと、を含み、
前記メモリセル行のそれぞれは、前記メモリセル行に対する全ての前記ソース領域を共に電気的に接続するソース線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する全ての前記ドレイン領域を共に電気的に接続するビット線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列のうち前記メモリセルの奇数行又は偶数行にある前記メモリセルの全ての前記選択ゲートを共に電気的に接続する第１の選択ゲート線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する前記メモリセルの全ての前記プログラム消去ゲートを共に電気的に接続するプログラム消去ゲート線を含み、
前記方法は、
前記プログラム消去ゲート線のうちの、前記選択したメモリセルの前記プログラム消去ゲートに電気的に接続された１つに正電圧を印加し、前記プログラム消去ゲート線の他の全てに接地電圧を印加することと、
前記ソース線のうちの、前記選択したメモリセルの前記ソース領域に電気的に接続された１つに接地電圧を印加し、前記ソース線の他の全てに正電圧を印加することと、を含む方法。
【請求項２６】
前記メモリセル列のそれぞれに対する前記第１の選択ゲート線は、前記メモリセル列のうち前記メモリセルの奇数行にある前記メモリセルの全ての前記選択ゲートを共に電気的に接続し、前記メモリセル列のそれぞれは更に、前記メモリセル列のうち前記メモリセルの偶数行にある前記メモリセルの全ての前記選択ゲートを共に電気的に接続する第２の選択ゲート線を含む、請求項２５に記載の方法。
【請求項２７】
前記ビット線のうち、
前記選択したメモリセルの前記ドレイン領域に電気的に接続された１つに接地電圧を印加し、前記ビット線の他の全てに接地電圧又は正電圧を印加することを更に含む、請求項２５に記載の方法。
【請求項２８】
前記プログラム消去ゲート線の１つに印加された前記正電圧は、前記ソース線の他に印加された前記正電圧よりも大きい、請求項２５に記載の方法。
【請求項２９】
前記プログラム消去ゲート線の１つに印加された前記正電圧は、前記ソース線の他に印加された前記正電圧のそれの少なくとも２倍である、請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願］
本出願は、参照により本明細書に組み込まれる、２０１６年５月１７日出願の米国仮出願第６２／３３７，５８２号の利益を主張するものである。
【０００２】
本発明は、不揮発性メモリアレイに関する。
【背景技術】
【０００３】
３つの導電ゲートを有するスプリットゲート不揮発性メモリセル、及びこのようなセルのアレイが既知である。例えば、米国特許７，３１５，０５６号（「０５６特許」）では、分割ゲート不揮発性メモリセルのアレイが開示され、この特許は全ての目的に対して参照により本明細書に組み込まれている。メモリセルを図１に示す。メモリセル１０のそれぞれは、半導体基板１２に形成されたソース及びドレイン領域１４／１６を含み、それらの間にチャネル領域１８が設けられている。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に配置され、そこから絶縁されて（そしてその導電性を制御して）おり、またソース領域１４の一部の上方に形成されている。選択（ワード線）ゲート２８は、第１の部分２８ａが、チャネル領域１８の第２の部分上に配置されて、そこから絶縁されて（そしてその導電率を制御して）おり、第２の部分２８ｂが浮遊ゲート２０上に延在している。プログラム／消去ゲート３０は、第１の部分がソース領域１４上に配置されて浮遊ゲート２０に横方向に隣接し、第２の部分３０ｂが浮遊ゲート２０上に延在している。
【０００４】
高い正電圧をＰＥゲート３０に印加することによって、メモリセルが消去される（電子が浮遊ゲートから除去される）。これによって、浮遊ゲート２０上の電子が、中間絶縁物を通って浮遊ゲート２０からＰＥゲート３０までファウラー・ノルデハイム・トンネリングを介してトンネルする。
【０００５】
選択ゲート２８に正電圧を、ソース１４に正電圧を、ＰＥゲート３０に正電圧を印加することによって、メモリセルがプログラムされる（浮遊ゲート上に電子が印加される）。ドレイン１６からソース１４に向かって電子電流が流れる。電子が加速して、選択ゲート２８と浮遊ゲート２０との間の間隙に到達したときに加熱される。加熱された電子の一部が、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０上にゲート酸化物を介して注入される。
【０００６】
ドレイン１６及び選択ゲート２８に正の読み出し電圧を印加する（選択ゲート下のチャネル領域をターンオンする）ことによって、メモリセルが読み出される。浮遊ゲート２０がプラスに帯電すると（すなわち電子が消去されて、ソース１４に正に結合すると）、浮遊ゲート２０の下のチャネル領域の部分もターンオンして、電流がチャネル領域１８に渡って流れ、消去又は「１」状態として検知される。浮遊ゲート２０が負に充電される（すなわち電子によってプログラムされる）と、浮遊ゲート２０の下方のチャネル領域の部分がほとんど又は完全にターンオフし、チャネル領域１８を横切って電流が流れない（又はほとんど流れない）。これは、プログラムされた状態又は「０」の状態として検知される。
【０００７】
典型的な動作電圧は以下のようにすることができる。
【表１】
2019519124.tif 000003
【０００８】
メモリアレイのアーキテクチャを図２に示す。メモリセル１０は行及び列に配置されている。各列において、メモリセルは端と端をつないで鏡像的に配置されているため、それらはメモリセル対として形成されて、各対は共通ソース領域１４を共有し、各隣接メモリセル対は共通ドレイン領域１６を共有している。任意の所定の行のメモリセルに対する全てのソース領域１４が、ソース線１４ａによって共に電気的に接続されている。任意の所定の列のメモリセルに対する全てのドレイン領域１６が、ビット線１６ａによって共に電気的に接続されている。任意の所定の行のメモリセルに対する全ての選択ゲート２８が、選択ゲート線２８ａによって共に電気的に接続されている。任意の所定の行のメモリセルに対する全てのＰＥゲート３０が、ＰＥゲート線３０ａによって共に電気的に接続されている。したがって、メモリセルを個別にプログラムして読み出すことができる一方で、行対によってメモリセル消去が行われる（ＰＥゲート３０を共有するメモリセルの各行対が、ＰＥゲート線３０ａに高電圧を印加することにより共に消去される）。特定のメモリセルを消去する場合、２つの行にある全てのメモリセルも消去される。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
近年、スプリットゲート不揮発性メモリセルに対する、真のシングルビット動作を必要とする新たな応用例が開発されている（すなわち、各メモリセルを、隣接するメモリセルのプログラミング状態から干渉を受けることもそれを妨害することもなく、個別にプログラムし、読み出し、消去することができる）。したがって、独立してプログラムし、読み出し、及び消去することができる３つの導電性ゲートを有するスプリットゲート不揮発性メモリセルアレイが必要とされている。
【課題を解決するための手段】
【００１０】
上記の問題及び必要性は、半導体材料の基板と、基板上に形成され、行及び列のアレイに配置された複数のメモリセルとを含むメモリ装置によって対処される。メモリセルのそれぞれは、基板内の離間したソース及びドレイン領域であって、それらの間に基板内のチャネル領域が延在する、離間したソース及びドレイン領域と、ソース領域に隣接するチャネル領域の第１の部分上に配置され、そこから絶縁されている浮遊ゲートと、ドレイン領域に隣接するチャネル領域の第２の部分上に配置され、そこから絶縁されている選択ゲートと、ソース領域の上方に配置され、そこから絶縁されているプログラム消去ゲートと、を含む。メモリセル行のそれぞれは、そのメモリセル行に対する全てのソース領域を共に接続するソース線を含んでいる。メモリセル列のそれぞれ、そのメモリセル列に対する全てのドレイン領域を共に電気的に接続するビット線を含んでいる。のそれぞれメモリセル行は、そのメモリセル行に対するメモリセルの全ての選択ゲートを共に電気的に接続する選択ゲート線を含んでいる。メモリセル列のそれぞれは、そのメモリセル列に対するメモリセルの全てのプログラム消去ゲートを共に電気的に接続するプログラム消去ゲート線を含んでいる。
【００１１】
メモリ装置が、半導体材料の基板と、基板上に形成され、行及び列のアレイに配置された複数のメモリセルとを含んでいる。メモリセルのそれぞれは、基板内の離間したソース及びドレイン領域であって、それらの間に基板内のチャネル領域が延在する、離間したソース及びドレイン領域と、ソース領域に隣接するチャネル領域の第１の部分上に配置され、そこから絶縁されている浮遊ゲートと、ドレイン領域に隣接するチャネル領域の第２の部分上に配置され、そこから絶縁されている選択ゲートと、ソース領域の上方に配置され、そこから絶縁されているプログラム消去ゲートと、を含む。メモリセル列のそれぞれは、そのメモリセル列に対する全てのソース領域を共に電気的に接続するソース線を含んでいる。メモリセル列のそれぞれは、そのメモリセル列に対する全てのドレイン領域を共に電気的に接続するビット線を含んでいる。メモリセル行のそれぞれは、そのメモリセル行に対するメモリセルの全ての選択ゲートを共に電気的に接続する選択ゲート線を含んでいる。メモリセル列のそれぞれは、そのメモリセル列に対するメモリセルの全てのプログラム消去ゲートを共に電気的に接続するプログラム消去ゲート線を含んでいる。
【００１２】
メモリ装置が、半導体材料の基板と、基板上に形成され、行及び列のアレイに配置された複数のメモリセルであって、メモリセル行は交互の偶数及び奇数行で配置されている、メモリセルと、を含んでいる。メモリセルのそれぞれは、基板内の離間したソース及びドレイン領域であって、それらの間に基板内のチャネル領域が延在する、離間したソース及びドレイン領域と、ソース領域に隣接するチャネル領域の第１の部分上に配置され、そこから絶縁されている浮遊ゲートと、ドレイン領域に隣接するチャネル領域の第２の部分上に配置され、そこから絶縁されている選択ゲートと、ソース領域の上方に配置され、そこから絶縁されているプログラム消去ゲートと、を含む。メモリセル行のそれぞれは、そのメモリセル行に対する全てのソース領域を共に電気的に接続するソース線を含んでいる。メモリセル列のそれぞれは、そのメモリセル列に対する全てのドレイン領域を共に電気的に接続するビット線を含んでいる。メモリセル列のそれぞれは、そのメモリセル列のうちメモリセルの奇数行又は偶数行にあるメモリセルの全ての選択ゲートを共に電気的に接続する第１の選択ゲート線を含んでいる。メモリセル列のそれぞれは、そのメモリセル列に対するメモリセルの全てのプログラム消去ゲートを共に電気的に接続するプログラム消去ゲート線を含んでいる。
【００１３】
メモリ装置内の選択されたメモリセルを消去する方法であって、メモリ装置は、半導体材料の基板と、基板上に形成され、行及び列のアレイに配置された複数のメモリセルであって、複数のメモリセルのうちの１つが選択されたメモリセルである、メモリセルと、を含む方法。メモリセルのそれぞれは、基板内の離間したソース及びドレイン領域であって、それらの間に基板内のチャネル領域が延在する、離間したソース及びドレイン領域と、ソース領域に隣接するチャネル領域の第１の部分上に配置され、そこから絶縁されている浮遊ゲートと、ドレイン領域に隣接するチャネル領域の第２の部分上に配置され、そこから絶縁されている選択ゲートと、ソース領域の上方に配置され、そこから絶縁されているプログラム消去ゲートと、を含む。メモリセル列のそれぞれは、そのメモリセル列に対する全てのソース領域を共に電気的に接続するソース線を含んでいる。メモリセル列のそれぞれは、そのメモリセル列に対する全てのドレイン領域を共に電気的に接続するビット線を含んでいる。メモリセル行のそれぞれは、そのメモリセル行に対するメモリセルの全ての選択ゲートを共に電気的に接続する選択ゲート線を含んでいる。メモリセル列のそれぞれは、そのメモリセル列に対するメモリセルの全てのプログラム消去ゲートを共に電気的に接続するプログラム消去ゲート線を含んでいる。本方法は、プログラム消去ゲート線のうちの、選択したメモリセルのプログラム消去ゲートに電気的に接続された１つに正電圧を印加し、プログラム消去ゲート線の他の全てに接地電圧を印加することと、ソース線のうちの、選択したメモリセルのソース領域に電気的に接続された１つに接地電圧を印加し、ソース線の他の全てに正電圧を印加することと、を含む。
【００１４】
メモリ装置の選択されたメモリセルを消去する方法であって、メモリ装置は、半導体材料の基板と、基板上に形成され、行及び列のアレイに配置された複数のメモリセルであって、複数のメモリセルのうちの１つが選択されたメモリセルである、メモリセルと、を含む方法。メモリセルのそれぞれは、基板内の離間したソース及びドレイン領域であって、それらの間に基板内のチャネル領域が延在する、離間したソース及びドレイン領域と、ソース領域に隣接するチャネル領域の第１の部分上に配置され、そこから絶縁されている浮遊ゲートと、ドレイン領域に隣接するチャネル領域の第２の部分上に配置され、そこから絶縁されている選択ゲートと、ソース領域の上方に配置され、そこから絶縁されているプログラム消去ゲートと、を含む。メモリセル列のそれぞれは、そのメモリセル列に対する全てのソース領域を共に電気的に接続するソース線を含んでいる。メモリセル列のそれぞれは、そのメモリセル列に対する全てのドレイン領域を共に電気的に接続するビット線を含んでいる。メモリセル行のそれぞれは、そのメモリセル行に対するメモリセルの全ての選択ゲートを共に電気的に接続する選択ゲート線を含んでいる。メモリセル列のそれぞれは、そのメモリセル列に対するメモリセルの全てのプログラム消去ゲートを共に電気的に接続するプログラム消去ゲート線を含んでいる。本方法は、プログラム消去ゲート線のうちの、選択したメモリセルのプログラム消去ゲートに電気的に接続された１つに正電圧を印加し、プログラム消去ゲート線の他の全てに接地電圧を印加することと、ソース線のうちの、選択したメモリセルのソース領域に電気的に接続された１つに接地電圧を印加し、ソース線の他の全てに正電圧を印加することと、を含む。
【００１５】
メモリ装置の選択されたメモリセルを消去する方法であって、メモリ装置は、半導体材料の基板と、基板上に形成され、偶数及び奇数行と偶数及び奇数列とのアレイに配置された複数のメモリセルであって、複数のメモリセルのうちの１つが選択されたメモリセルである、メモリセルと、を含む方法。メモリセルのそれぞれは、基板内の離間したソース及びドレイン領域であって、それらの間に基板内のチャネル領域が延在する、離間したソース及びドレイン領域と、ソース領域に隣接するチャネル領域の第１の部分上に配置され、そこから絶縁されている浮遊ゲートと、ドレイン領域に隣接するチャネル領域の第２の部分上に配置され、そこから絶縁されている選択ゲートと、ソース領域の上方に配置され、そこから絶縁されているプログラム消去ゲートと、を含む。メモリセル列のそれぞれは、そのメモリセル列に対する全てのソース領域を共に電気的に接続するソース線を含んでいる。メモリセル列のそれぞれは、そのメモリセル列に対する全てのドレイン領域を共に電気的に接続するビット線を含んでいる。メモリセル列のそれぞれは、そのメモリセル列のうちメモリセルの奇数行又は偶数行にあるメモリセルの全ての選択ゲートを共に電気的に接続する第１の選択ゲート線を含んでいる。メモリセル列のそれぞれは、そのメモリセル列に対するメモリセルの全てのプログラム消去ゲートを共に電気的に接続するプログラム消去ゲート線を含んでいる。本方法は、プログラム消去ゲート線のうちの、選択したメモリセルのプログラム消去ゲートに電気的に接続された１つに正電圧を印加し、プログラム消去ゲート線の他の全てに接地電圧を印加することと、ソース線のうちの、選択したメモリセルのソース領域に電気的に接続された１つに接地電圧を印加し、ソース線の他の全てに正電圧を印加することと、を含む。
【００１６】
本発明の他の目的及び特徴は、明細書、請求項、添付図面を精読することによって明らかになるであろう。
【図面の簡単な説明】
【００１７】
【図１】従来の３ゲート不揮発性メモリセルの横断面図である。
【図２】図１の３ゲートメモリセルに対する従来のアレイアーキテクチャを例示する図である。
【図３】本発明の３ゲート不揮発性メモリセルアーキテクチャの概略図である。
【図４】本発明の３ゲート不揮発性メモリセルアーキテクチャの代替実施形態の概略図である。
【図５】本発明の３ゲート不揮発性メモリセルアーキテクチャの別の代替実施形態の概略図である。
【図６】本発明の３ゲート不揮発性メモリセルアーキテクチャの更に別の代替実施形態の概略図である。
【発明を実施するための形態】
【００１８】
本発明は、単一メモリセルのユニークな（ランダム順序の）プログラミング、読み出し、及び消去（すなわち、真のシングルビット動作）を提供する、３ゲート、スプリットゲート、不揮発性メモリセルのアレイのための新しいアーキテクチャ構成を含む。
【００１９】
図１の３ゲートセルに対して、真の単一ビット動作を与えるメモリアレイアーキテクチャを図３に示す。図３の３ゲート単一ビット動作アーキテクチャと、図２に関連して前述した従来の３ゲートアーキテクチャトとの間の主な違いは、水平ＰＥゲート線３０ａ（メモリセル対の各対に対して１つ）の代わりに垂直ＰＥゲート線３０ｂを用いていることである。具体的には、メモリセル列のそれぞれは、そのメモリセル列に対する全てのＰＥゲート３０を共に電気的に接続するＰＥゲート線３０ｂを含む。このようにＰＥゲート線を再配向することによって、アレイ内のどのメモリセルも、個別にプログラムし、消去し、及び読み出すことができる。任意の所定の対象メモリセルを消去し、プログラムし、又は読み出すための典型的な動作電圧を下の表２に示す。
【表２】
2019519124.tif 000004
（ｓｅｌ＝目標メモリセルと交差する線）
（ｕｎｓｅｌ＝対象メモリセルと交差しない線）
【００２０】
数値（非限定）例を下の表３に示す。
【表３】
2019519124.tif 000005
【００２１】
消去時には、選択セルのみがＰＥゲート３０上で高電圧となると共に、そのソース領域１４が接地されているため、浮遊ゲート２０から電子がトンネリングする。そのＰＥゲート３０に高電圧が印加される同じ列内のどの非選択セルも、そのソース領域１４に阻止電圧が印加される。阻止電圧は、浮遊ゲートからのわずかな電子トンネリングも抑制するほどに十分に高い（すなわち、電子は２つの対向する方向に正電圧を受ける）。
【００２２】
図４に、３ゲート単一ビット動作アーキテクチャの代替実施形態を例示する。図４の３ゲート単一ビット動作アーキテクチャと、図２に対して前述した従来の３ゲートアーキテクチャとの間の主な違いは、水平ソース線１４ａ（各行に対して１つ）の代わりに垂直ソース線１４ｂ（各列に対して１つ）を用いていることである。具体的には、メモリセル列のそれぞれは、その列における全てのメモリ１０に対する全てのソース領域１４を共に電気的に接続するソース線１４ｂを含んでいる。このようにソース線を再配向することによって、アレイ内のどのメモリセルも、隣接するメモリセルのメモリ状態に悪影響を及ぼすことなく、個別にプログラムし、消去し、及び読み出すことができる。表２に、本実施形態に同様に適用される動作値を示す。
【００２３】
図５に、３ゲート単一ビット動作アーキテクチャの他の代替実施形態を示す。図５の３ゲート単一ビット動作アーキテクチャと、図２に関して前述した従来の３ゲートアーキテクチャとの間の主な違いは、水平ワード線２８ａ（各行に対して１つ）の代わりに垂直ワード線２８ｂ（各列に対して１つ）を用いていることである。具体的には、メモリセルの各列は、このメモリセル列に対するメモリセル奇数行における全ての選択ゲート２８を共に電気的に接続するワード線２８ｂを含む（偶数行の選択ゲートは使用されていない）。このようにワード線を再配向することによって、アレイ内のどのメモリセルも、隣接するメモリセルのメモリ状態に悪影響を及ぼすことなく、個別にプログラムし、消去し、及び読み出すことができる。表２に、本実施形態に同様に適用される動作値を示す。ワード線２８ｂを、奇数行選択ゲートの代わりに全ての偶数行選択ゲートに電気的に接続できることに注意されたい。
【００２４】
図６に、３ゲート単一ビット動作アーキテクチャの更に他の代替実施形態を例示する。図６の３ゲート単一ビット動作アーキテクチャと、図２に関連して前述した従来の３ゲートアーキテクチャとの間の主な違いは、水平ワード線２８ａ（各行に対して１つ）の代わりに垂直ワード線２８ｂ及び２８ｃを各列に対して用いていることである。具体的には、メモリセル列のそれぞれは、そのメモリセル列に対してメモリセルの奇数行にある全ての選択ゲート２８を共に電気的に接続するワード線２８ｂと、そのメモリセル列に対してメモリセルの偶数行にある全ての選択ゲート２８を共に電気的に接続するワード線２８ｃとを含む。このようにワード線を再配向することによって、アレイ内のどのメモリセルも、隣接するメモリセルのメモリ状態に悪影響を及ぼすことなく、個別にプログラムし、消去し、及び読み出すことができる。表２に、本実施形態に同様に適用される動作値を示す。
【００２５】
本発明は、図示した上記実施形態（複数可）に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書で本発明に言及することは、任意の請求項又は請求項の用語の範囲を限定することを意図されておらず、その代わり、単に、１つ以上の請求項によって網羅され得る１つ以上の特徴に言及するものである。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【００２６】
本明細書で使用される場合、「の上方に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接」（中間材料、要素、又は空間がそれらの間に何ら配置されない）、及び「の上に間接的に」（中間材料、要素、又は空間がそれらの間に配置される）を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接した」（中間材料、要素、又は空間がそれらの間に配置される）を含み、「に取付けられた」は、「に直接取付けられた」（中間材料、要素、又は空間がそれらの間に何ら配置されない）、及び「に間接的に取付けられた」（中間材料、要素、又は空間がそれらの間に配置される）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にない）、及び「間接的に電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って形成することを含み得る。
【図１】
2019519124.tif 000006
【図２】
2019519124.tif 000007
【図３】
2019519124.tif 000008
【図４】
2019519124.tif 000009
【図５】
2019519124.tif 000010
【図６】
2019519124.tif 000011
【手続補正書】
【提出日】平成30年12月19日(2018.12.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ装置であって、
半導体材料の基板と、
前記基板上に形成され、行及び列のアレイに配置された複数のメモリセルと、を含み、  前記メモリセルのそれぞれは、
前記基板内の離間したソース及びドレイン領域であって、それらの間に前記基板内のチャネル領域が延在する、離間したソース及びドレイン領域と、
前記ソース領域に隣接する前記チャネル領域の第１の部分上に配置され、そこから絶縁されている浮遊ゲートと、
前記ドレイン領域に隣接する前記チャネル領域の第２の部分上に配置され、そこから絶縁されている選択ゲートと、
前記ソース領域の上方に配置され、そこから絶縁されているプログラム消去ゲートと、を含み、
前記メモリセル行のそれぞれは、前記メモリセル行に対する全ての前記ソース領域を共に電気的に接続するソース線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する全ての前記ドレイン領域を共に電気的に接続するビット線を含み、
前記メモリセル行のそれぞれは、前記メモリセル行に対する前記メモリセルの全ての前記選択ゲートを共に電気的に接続する選択ゲート線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する前記メモリセルの全ての前記プログラム消去ゲートを共に電気的に接続するプログラム消去ゲート線を含む、メモリ装置。
【請求項２】
前記メモリセルのそれぞれに対して、前記浮遊ゲートは前記ソース領域の一部上に延在し、そこから絶縁されている、請求項１に記載のメモリ装置。
【請求項３】
前記メモリセルのそれぞれに対して、前記選択ゲートは、前記浮遊ゲートに横方向に隣接する第１の部分と、前記浮遊ゲート上に延在する第２の部分とを有する、請求項１に記載のメモリ装置。
【請求項４】
前記メモリセルのそれぞれに対して、前記プログラム消去ゲートは、前記浮遊ゲートに横方向に隣接する第１の部分と、前記浮遊ゲート上に延在する第２の部分とを有する、請求項１に記載のメモリ装置。
【請求項５】
前記メモリセルはメモリセル対で配置され、
前記メモリセル対のそれぞれは、前記ソース領域のうちの１つと前記ソース線のうちの１つとを共有する、
請求項１に記載のメモリ装置。
【請求項６】
メモリ装置であって、
半導体材料の基板と、
前記基板上に形成され、行及び列のアレイに配置された複数のメモリセルと、を含み、  前記メモリセルのそれぞれは、
前記基板内の離間したソース及びドレイン領域であって、それらの間に前記基板内のチャネル領域が延在する、離間したソース及びドレイン領域と、
前記ソース領域に隣接する前記チャネル領域の第１の部分上に配置され、そこから絶縁されている浮遊ゲートと、
前記ドレイン領域に隣接する前記チャネル領域の第２の部分上に配置され、そこから絶縁されている選択ゲートと、
前記ソース領域の上方に配置され、そこから絶縁されているプログラム消去ゲートと、を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する全ての前記ソース領域を共に電気的に接続するソース線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する全ての前記ドレイン領域を共に電気的に接続するビット線を含み、
前記メモリセル行のそれぞれは、前記メモリセル行に対する前記メモリセルの全ての前記選択ゲートを共に電気的に接続する選択ゲート線を含み、
前記メモリセル行のそれぞれは、前記メモリセル行に対するメ前記モリセルの全ての前記プログラム消去ゲートを共に電気的に接続するプログラム消去ゲート線を含む、メモリ装置。
【請求項７】
前記メモリセルのそれぞれに対して、前記浮遊ゲートは前記ソース領域の一部上に延在し、そこから絶縁されている、請求項６に記載のメモリ装置。
【請求項８】
前記メモリセルのそれぞれに対して、前記選択ゲートは、前記浮遊ゲートに横方向に隣接する第１の部分と、前記浮遊ゲート上に延在する第２の部分とを有する、請求項６に記載のメモリ装置。
【請求項９】
前記メモリセルのそれぞれに対して、前記プログラム消去ゲートは、前記浮遊ゲートに横方向に隣接する第１の部分と、前記浮遊ゲート上に延在する第２の部分とを有する、請求項６に記載のメモリ装置。
【請求項１０】
前記メモリセルはメモリセル対で配置され、
メモリセル対のそれぞれは、前記ソース領域のうちの１つと前記ソース線のうちの１つとを共有する、
請求項６に記載のメモリ装置。
【請求項１１】
メモリ装置であって、
半導体材料の基板と、
前記基板上に形成され、行及び列のアレイに配置された複数のメモリセルであって、
前記メモリセル行は交互の偶数及び奇数行で配置されている、メモリセルと、を含み、  前記メモリセルのそれぞれは、
前記基板内の離間したソース及びドレイン領域であって、それらの間に前記基板内のチャネル領域が延在する、離間したソース及びドレイン領域と、
前記ソース領域に隣接する前記チャネル領域の第１の部分上に配置され、そこから絶縁されている浮遊ゲートと、
前記ドレイン領域に隣接する前記チャネル領域の第２の部分上に配置され、そこから絶縁されている選択ゲートと、
前記ソース領域の上方に配置され、そこから絶縁されているプログラム消去ゲートと、を含み、
前記メモリセル行のそれぞれは、前記メモリセル行に対する全ての前記ソース領域を共に電気的に接続するソース線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する全ての前記ドレイン領域を共に電気的に接続するビット線を含み、
前記メモリセル列のそれぞれは、前記メモリセルの列のうち前記メモリセルの奇数行又は偶数行にある前記メモリセルの全ての前記選択ゲートを共に電気的に接続する第１の選択ゲート線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する前記メモリセルの全ての前記プログラム消去ゲートを共に電気的に接続するプログラム消去ゲート線を含む、メモリ装置。
【請求項１２】
前記メモリセル列のそれぞれに対する前記第１の選択ゲート線は、前記メモリセル列のうち前記メモリセルの奇数行にある前記メモリセルの全ての前記選択ゲートを共に電気的に接続し、前記メモリセル列のそれぞれは更に、前記メモリセル列のうち前記メモリセルの偶数行にある前記メモリセルの全ての前記選択ゲートを共に電気的に接続する第２の選択ゲート線を含む、請求項１１に記載のメモリ装置。
【請求項１３】
前記メモリセルのそれぞれに対して、前記浮遊ゲートは前記ソース領域の一部上に延在し、そこから絶縁されている、請求項１１に記載のメモリ装置。
【請求項１４】
前記メモリセルのそれぞれに対して、前記選択ゲートは、前記浮遊ゲートに横方向に隣接する第１の部分と、前記浮遊ゲート上に延在する第２の部分とを有する、請求項１１に記載のメモリ装置。
【請求項１５】
前記メモリセルのそれぞれに対して、前記プログラム消去ゲートは、前記浮遊ゲートに横方向に隣接する第１の部分と、前記浮遊ゲート上に延在する第２の部分とを有する、請求項１１に記載のメモリ装置。
【請求項１６】
前記メモリセルはメモリセル対で配置され、
前記メモリセル対は、前記ソース領域のうちの１つと前記ソース線のうちの１つとを共有する、
請求項１１に記載のメモリ装置。
【請求項１７】
メモリ装置の選択されたメモリセルを消去する方法であって、前記メモリ装置は、
半導体材料の基板と、
前記基板上に形成され、行及び列のアレイに配置された複数のメモリセルであって、前記複数のメモリセルのうちの１つが選択されたメモリセルである、メモリセルと、を含み、
前記メモリセルのそれぞれは、
前記基板内の離間したソース及びドレイン領域であって、それらの間に前記基板内のチャネル領域が延在する、離間したソース及びドレイン領域と、
前記ソース領域に隣接する前記チャネル領域の第１の部分上に配置され、そこから絶縁されている浮遊ゲートと、
前記ドレイン領域に隣接する前記チャネル領域の第２の部分上に配置され、そこから絶縁されている選択ゲートと、
前記ソース領域の上方に配置され、そこから絶縁されているプログラム消去ゲートと、を含み、
前記メモリセル行のそれぞれは、前記メモリセル行に対する全ての前記ソース領域を共に電気的に接続するソース線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する全ての前記ドレイン領域を共に電気的に接続するビット線を含み、
前記メモリセル行のそれぞれは、前記メモリセル行に対する前記メモリセルの全ての前記選択ゲートを共に電気的に接続する選択ゲート線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する前記メモリセルの全ての前記プログラム消去ゲートを共に電気的に接続するプログラム消去ゲート線を含み、
前記方法は、
前記プログラム消去ゲート線のうちの、前記選択したメモリセルの前記プログラム消去ゲートに電気的に接続された１つに正電圧を印加し、前記プログラム消去ゲート線の他の全てに接地電圧を印加することと、
前記ソース線のうちの、前記選択したメモリセルの前記ソース領域に電気的に接続された１つに接地電圧を印加し、前記ソース線の他の全てに正電圧を印加することと、を含む方法。
【請求項１８】
前記ビット線のうち、
前記選択したメモリセルの前記ドレイン領域に電気的に接続された１つに接地電圧を印加し、前記ビット線の他の全てに接地電圧又は正電圧を印加することを更に含む、請求項１７に記載の方法。
【請求項１９】
前記プログラム消去ゲート線の１つに印加された前記正電圧は、前記ソース線の他に印加された前記正電圧よりも大きい、請求項１７に記載の方法。
【請求項２０】
前記プログラム消去ゲート線の１つに印加された前記正電圧は、前記ソース線の他に印加された前記正電圧のそれの少なくとも２倍である、請求項１７に記載の方法。
【請求項２１】
メモリ装置の選択されたメモリセルを消去する方法であって、前記メモリ装置は、
半導体材料の基板と、
前記基板上に形成され、行及び列のアレイに配置された複数のメモリセルであって、前記複数のメモリセルのうちの１つが選択されたメモリセルである、メモリセルと、を含み、
前記メモリセルのそれぞれは、
前記基板内の離間したソース及びドレイン領域であって、それらの間に前記基板内のチャネル領域が延在する、離間したソース及びドレイン領域と、
前記ソース領域に隣接する前記チャネル領域の第１の部分上に配置され、そこから絶縁されている浮遊ゲートと、
前記ドレイン領域に隣接する前記チャネル領域の第２の部分上に配置され、そこから絶縁されている選択ゲートと、
前記ソース領域の上方に配置され、そこから絶縁されているプログラム消去ゲートと、を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する全ての前記ソース領域を共に電気的に接続するソース線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する全ての前記ドレイン領域を共に電気的に接続するビット線を含み、
前記メモリセル行のそれぞれは、前記メモリセル行に対する前記メモリセルの全ての前記選択ゲートを共に電気的に接続する選択ゲート線を含み、
前記メモリセル行のそれぞれは、前記メモリセル行に対する前記メモリセルの全ての前記プログラム消去ゲートを共に電気的に接続するプログラム消去ゲート線を含み、
前記方法は、
前記プログラム消去ゲート線のうちの、前記選択したメモリセルの前記プログラム消去ゲートに電気的に接続された１つに正電圧を印加し、前記プログラム消去ゲート線の他の全てに接地電圧を印加することと、
前記ソース線のうちの、前記選択したメモリセルの前記ソース領域に電気的に接続された１つに接地電圧を印加し、前記ソース線の他の全てに正電圧を印加することと、を含む方法。
【請求項２２】
前記ビット線のうち、
前記選択したメモリセルの前記ドレイン領域に電気的に接続された１つに接地電圧を印加し、前記ビット線の他の全てに接地電圧又は正電圧を印加することを更に含む、請求項２１に記載の方法。
【請求項２３】
前記プログラム消去ゲート線の１つに印加された前記正電圧は、前記ソース線の他に印加された前記正電圧よりも大きい、請求項２１に記載の方法。
【請求項２４】
前記プログラム消去ゲート線の１つに印加された前記正電圧は、前記ソース線の他に印加された前記正電圧のそれの少なくとも２倍である、請求項２１に記載の方法。
【請求項２５】
メモリ装置の選択されたメモリセルを消去する方法であって、前記メモリ装置は、
半導体材料の基板と、
前記基板上に形成され、偶数及び奇数行と偶数及び奇数列とのアレイに配置された複数のメモリセルであって、前記複数のメモリセルのうちの１つが選択されたメモリセルである、メモリセルと、を含み、
前記メモリセルのそれぞれは、
前記基板内の離間したソース及びドレイン領域であって、それらの間に前記基板内のチャネル領域が延在する、離間したソース及びドレイン領域と、
前記ソース領域に隣接する前記チャネル領域の第１の部分上に配置され、そこから絶縁されている浮遊ゲートと、
前記ドレイン領域に隣接する前記チャネル領域の第２の部分上に配置され、そこから絶縁されている選択ゲートと、
前記ソース領域の上方に配置され、そこから絶縁されているプログラム消去ゲートと、を含み、
前記メモリセル行のそれぞれは、前記メモリセル行に対する全ての前記ソース領域を共に電気的に接続するソース線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する全ての前記ドレイン領域を共に電気的に接続するビット線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列のうち前記メモリセルの奇数行又は偶数行にある前記メモリセルの全ての前記選択ゲートを共に電気的に接続する第１の選択ゲート線を含み、
前記メモリセル列のそれぞれは、前記メモリセル列に対する前記メモリセルの全ての前記プログラム消去ゲートを共に電気的に接続するプログラム消去ゲート線を含み、
前記方法は、
前記プログラム消去ゲート線のうちの、前記選択したメモリセルの前記プログラム消去ゲートに電気的に接続された１つに正電圧を印加し、前記プログラム消去ゲート線の他の全てに接地電圧を印加することと、
前記ソース線のうちの、前記選択したメモリセルの前記ソース領域に電気的に接続された１つに接地電圧を印加し、前記ソース線の他の全てに正電圧を印加することと、を含む方法。
【請求項２６】
前記メモリセル列のそれぞれに対する前記第１の選択ゲート線は、前記メモリセル列のうち前記メモリセルの奇数行にある前記メモリセルの全ての前記選択ゲートを共に電気的に接続し、前記メモリセル列のそれぞれは更に、前記メモリセル列のうち前記メモリセルの偶数行にある前記メモリセルの全ての前記選択ゲートを共に電気的に接続する第２の選択ゲート線を含む、請求項２５に記載の方法。
【請求項２７】
前記ビット線のうち、
前記選択したメモリセルの前記ドレイン領域に電気的に接続された１つに接地電圧を印加し、前記ビット線の他の全てに接地電圧又は正電圧を印加することを更に含む、請求項２５に記載の方法。
【請求項２８】
前記プログラム消去ゲート線の１つに印加された前記正電圧は、前記ソース線の他に印加された前記正電圧よりも大きい、請求項２５に記載の方法。
【請求項２９】
前記プログラム消去ゲート線の１つに印加された前記正電圧は、前記ソース線の他に印加された前記正電圧のそれの少なくとも２倍である、請求項２５に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
メモリ装置内の選択されたメモリセルを消去する方法であって、メモリ装置は、半導体材料の基板と、基板上に形成され、行及び列のアレイに配置された複数のメモリセルであって、複数のメモリセルのうちの１つが選択されたメモリセルである、メモリセルと、を含む方法。メモリセルのそれぞれは、基板内の離間したソース及びドレイン領域であって、それらの間に基板内のチャネル領域が延在する、離間したソース及びドレイン領域と、ソース領域に隣接するチャネル領域の第１の部分上に配置され、そこから絶縁されている浮遊ゲートと、ドレイン領域に隣接するチャネル領域の第２の部分上に配置され、そこから絶縁されている選択ゲートと、ソース領域の上方に配置され、そこから絶縁されているプログラム消去ゲートと、を含む。メモリセル行のそれぞれは、そのメモリセル行に対する全てのソース領域を共に電気的に接続するソース線を含んでいる。メモリセル列のそれぞれは、そのメモリセル列に対する全てのドレイン領域を共に電気的に接続するビット線を含んでいる。メモリセル行のそれぞれは、そのメモリセル行に対するメモリセルの全ての選択ゲートを共に電気的に接続する選択ゲート線を含んでいる。メモリセル列のそれぞれは、そのメモリセル列に対するメモリセルの全てのプログラム消去ゲートを共に電気的に接続するプログラム消去ゲート線を含んでいる。本方法は、プログラム消去ゲート線のうちの、選択したメモリセルのプログラム消去ゲートに電気的に接続された１つに正電圧を印加し、プログラム消去ゲート線の他の全てに接地電圧を印加することと、ソース線のうちの、選択したメモリセルのソース領域に電気的に接続された１つに接地電圧を印加し、ソース線の他の全てに正電圧を印加することと、を含む。
【国際調査報告】
2019519124.tif 000012