(57)【要約】再構成可能な離散時間アナログ信号プロセッサは、ＲＦ送信信号の一部分を受信し且つ有限インパルス応答（ＦＩＲ）係数を受け取って、ＲＦ送信信号の部分及びＦＩＲ係数に基づき漏れ相殺信号を生成するよう構成されるＦＩＲフィルタを含む。ＦＩＲフィルタは、ＲＦ送信信号の一部分を受信し、サンプルクロックに従って連続的なサンプル時点でＲＦ送信信号のその部分をサンプリングし、サンプリングされたアナログ電圧信号を生成するよう構成されるサンプル及びホールド（ＳＨ）回路と、ＳＨ回路へ結合され、サンプリングされたアナログ電圧信号にバイナリ乗率を乗じて漏れ相殺信号を生成するよう構成されるアナログ乗算器とを含む。
2019510411.tif 000002
【特許請求の範囲】
【請求項１】
同時送受信システムにおいて送信漏れを減らすよう構成される再構成可能な離散時間アナログ信号プロセッサであって、
ＲＦ送信信号の一部分を受信し且つ有限インパルス応答（ＦＩＲ）係数を受け取って、前記ＲＦ送信信号の前記部分及び前記ＦＩＲ係数に基づき相殺信号を生成するよう構成されるＦＩＲフィルタを有し、
前記ＦＩＲフィルタは、
前記ＲＦ送信信号の前記部分を同時に受信し、サンプルクロックに従って連続的なサンプル時点で前記ＲＦ送信信号の前記部分をサンプリングし、複数のサンプリングされたアナログ電圧信号を生成するよう構成される複数のサンプル及びホールド（ＳＨ）回路と、
前記複数のＳＨ回路へ結合され、前記複数のサンプリングされたアナログ電圧信号に複数のバイナリ乗率を乗じて前記相殺信号を生成するよう構成される複数のプログラム可能なアナログ乗算器と
を有する、
再構成可能な離散時間アナログ信号プロセッサ。
【請求項２】
前記ＦＩＲフィルタは、
ＦＩＲ係数を受け取り、該受け取られたＦＩＲ係数に基づき前記複数のバイナリ乗率を生成することによって当該再構成可能な離散時間アナログ信号プロセッサを再構成するよう構成される負荷コントローラ
を更に有する、
請求項１に記載の再構成可能な離散時間アナログ信号プロセッサ。
【請求項３】
前記ＲＦ送信信号の前記部分、前記ＲＦ受信信号の前記部分、及び前記相殺信号の一部分に基づき前記ＦＩＲ係数を生成するよう構成される係数計算器を更に有する、
請求項１に記載の再構成可能な離散時間アナログ信号プロセッサ。
【請求項４】
前記係数計算器は、適応フィルタリングアルゴリズムを用いて前記ＦＩＲ係数を生成するよう構成される、
請求項３に記載の再構成可能な離散時間アナログ信号プロセッサ。
【請求項５】
前記複数のサンプリングされたアナログ電圧信号の夫々１つが同じ存続期間を有し、時間的にずらされる、
請求項１に記載の再構成可能な離散時間アナログ信号プロセッサ。
【請求項６】
前記ＦＩＲフィルタは、
前記複数のバイナリ乗率を前記複数のプログラム可能なアナログ乗算器へ供給するよう構成される複数の係数レジスタ
を更に有し、
前記複数の係数レジスタは、同じ複数の係数を有する、
請求項１に記載の再構成可能な離散時間アナログ信号プロセッサ。
【請求項７】
前記複数の係数レジスタの夫々１つは、
複数の係数を記憶し、前記連続的なサンプル時点の夫々１つで回転シフトレジスタのメモリ位置を通って前記複数の係数を巡回的に回転させるよう構成される前記回転シフトレジスタ
を有する、
請求項６に記載の再構成可能な離散時間アナログ信号プロセッサ。
【請求項８】
前記ＲＦ送信信号の前記受信された部分は差動アナログ信号を有する、
請求項１に記載の再構成可能な離散時間アナログ信号プロセッサ。
【請求項９】
前記生成された漏れ相殺信号は差動アナログ信号を有する、
請求項１に記載の再構成可能な離散時間アナログ信号プロセッサ。
【請求項１０】
前記ＦＩＲフィルタは、
前記複数のＳＨ回路のサンプル時間をトリガする複数の制御信号を生成するよう構成されるタイミングコントローラ
を更に有し、
前記複数の制御信号のうちの連続するものは、サンプリング周期によって時間においてオフセットされる、
請求項１に記載の再構成可能な離散時間アナログ信号プロセッサ。
【請求項１１】
送信漏れを減らすよう構成される、無線周波数（ＲＦ）信号の同時の送信及び受信のためのシステムであって、
ＲＦ送信信号を生成するよう構成される送信信号発生器と、
前記ＲＦ信号をワイヤレスで送信し、ＲＦ受信信号を受信するよう構成されるアパーチャと、
前記ＲＦ送信信号の一部分を受信し且つ有限インパルス応答（ＦＩＲ）係数を受け取って、前記ＲＦ送信信号の前記部分及び前記ＦＩＲ係数に基づき漏れ相殺信号を生成するよう構成されるアナログ漏れ消去器と、
前記ＲＦ受信信号と前記漏れ相殺信号とを結合して、低ノイズＲＦ受信信号を生成するよう構成される結合器と
を有し、
前記漏れ消去器は、
前記ＲＦ送信信号の前記部分を同時に受信し、サンプルクロックに従って連続的なサンプル時点で前記ＲＦ送信信号の前記部分をサンプリングし、複数のサンプリングされたアナログ電圧信号を生成するよう構成される複数のサンプル及びホールド（ＳＨ）回路と、
前記複数のＳＨ回路へ結合され、前記複数のサンプリングされたアナログ電圧信号に複数のバイナリ乗率を乗じて前記漏れ相殺信号を生成するよう構成される複数のプログラム可能なアナログ乗算器と
を有する、
システム。
【請求項１２】
適応フィルタリングアルゴリズムを用いて、前記ＲＦ送信信号の前記部分、前記ＲＦ受信信号の前記部分、及び前記漏れ相殺信号の一部分に基づき前記ＦＩＲ係数を生成するよう構成される係数計算器を更に有する、
請求項１１に記載のシステム。
【請求項１３】
前記漏れ消去器は、
前記ＦＩＲ係数を受け取り、該受け取られたＦＩＲ係数に基づき前記複数のバイナリ乗率を生成することによって前記漏れ消去器を再構成するよう構成される負荷コントローラ
を更に有する、
請求項１１に記載のシステム。
【請求項１４】
前記送信信号発生器は、送信されるよう入力データ信号に基づきＲＦ信号を供給し、該ＲＦ信号の位相角度を調整し、可変ゲインを用いて前記ＲＦ信号を増幅して前記ＲＦ送信信号を生成するよう構成される、
請求項１１に記載のシステム。
【請求項１５】
前記漏れ消去器は、
前記複数のＳＨ回路のサンプル時間をトリガする複数の制御信号を生成するよう構成されるタイミングコントローラ
を更に有し、
前記複数の制御信号のうちの連続するものは、サンプリング周期によって時間においてオフセットされる、
請求項１１に記載のシステム。
【請求項１６】
前記漏れ消去器は、
前記複数のバイナリ乗率を前記複数のプログラム可能なアナログ乗算器へ供給するよう構成される複数の係数レジスタ
を更に有し、
前記複数の係数レジスタは、同じ複数の係数を有し、
前記複数の係数レジスタの夫々１つは、
複数の係数を記憶し、前記連続的なサンプル時点の夫々１つで回転シフトレジスタのメモリ位置を通って前記複数の係数を巡回的に回転させるよう構成される前記回転シフトレジスタ
を有する、
請求項１１に記載のシステム。
【請求項１７】
前記漏れ消去器は、
前記ＲＦ送信信号の前記部分を受信し、該ＲＦ送信信号の前記部分を平衡差動信号へ、該信号を前記複数のＳＨ回路へ供給するより前に変換するよう構成される１入力２出力変換器
を更に有し、
前記複数のＳＨ回路及び前記複数のプログラム可能なアナログ乗算器は、差動信号モードで動作する、
請求項１１に記載のシステム。
【請求項１８】
前記漏れ消去器は、
前記複数のプログラム可能なアナログ乗算器の平衡差動出力電流信号を前記漏れ相殺信号へ変換するよう構成される２入力単出力変換器
を更に有し、
前記漏れ相殺信号は、不平衡非差動信号である、
請求項１１に記載のシステム。
【請求項１９】
前記漏れ消去器は、前記複数のＳＨ回路の入力部でトラック及びホールド回路を更に有し、該トラック及びホールド回路は、前記漏れ消去器の差動帯域幅を広げるよう構成され、
前記トラック及びホールド回路は、前記複数のＳＨ回路の動作周波数の最大１００倍高い周波数で動作する、
請求項１１に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、自己干渉及びノイズ相殺のための信号の処理の分野に関する。
【背景技術】
【０００２】
通信システム、特にワイヤレス通信システムは、トランシーバ信号及びノイズを減らすための漏れ抑制システムをしばしば用いる。斯様なシステムは、送信経路から受信帯域で導入された漏れに起因する受信経路での信号及びノイズを抑制するために利用される。アンテナ素子が送信経路及び受信経路の両方ともによって共有される場合に、受信経路での斯様な干渉は、送信された信号がアンテナ素子によって受信経路に反射されることを生じさせることがある。
【０００３】
斯様な漏れ抑制システムに伴う更なる問題は、それらが干渉信号の有効な取り消しを提供し得る一方で、必要とされる回路がしばしば複雑、大規模、高価であり、比較的に高い挿入損失を伴う点である。タップ付き遅延線ノイズキャンセラのような、いくつかの漏れ抑制システムの相対的な大きいサイズは、アンテナシステムの隣接するアンテナ素子どうしの間の間隔が小さい高周波数で斯様な解決法がフェーズドアレイアンテナにおいて利用されることを妨げる。
【０００４】
この背景技術の項で開示されている上記の情報は、本発明の背景の理解の増進のためだけであり、従って、当業者に既に知られている先行技術を形作らない情報を含むことがある。
【発明の概要】
【０００５】
本発明の実施形態の態様は、無線周波数（radio  frequency）（ＲＦ）信号の同時の送信及び受信のためのシステム（以降、ＴＸ／ＲＸシステム）における離散時間アナログ信号処理を対象とする。ＴＸ／ＲＸシステムは、ＴＸ／ＲＸシステムの受信経路における漏れの広帯域抑制が可能なチップスケールの、プログラム可能な、離散時間アナログ漏れ消去器を含む。
【０００６】
本発明の実施形態の態様は、ＴＸ／ＲＸシステムにおけるフィードフォワード相殺のためにタップ付き遅延線となるよう有限インパルス応答（finite  impulse  response）（ＦＩＲ）フィルタに配置される、多相離散時間サンプルを使用する消去器を対象とする。
【０００７】
本発明のいくつかの実施形態に従って、同時送受信システムにおいて送信漏れを減らすよう構成される再構成可能な離散時間アナログ信号プロセッサが提供される。当該再構成可能な離散時間アナログ信号プロセッサは、ＲＦ送信信号の一部分を受信し且つ有限インパルス応答（ＦＩＲ）係数を受け取って、前記ＲＦ送信信号の前記部分及び前記ＦＩＲ係数に基づき漏れ相殺信号を生成するよう構成されるＦＩＲフィルタを含む。前記ＦＩＲフィルタは、前記ＲＦ送信信号の前記部分を同時に受信し、サンプルクロックに従って連続的なサンプル時点で前記ＲＦ送信信号の前記部分をサンプリングし、複数のサンプリングされたアナログ電圧信号を生成するよう構成される複数のサンプル及びホールド（ＳＨ）回路と、前記複数のＳＨ回路へ結合され、前記複数のサンプリングされたアナログ電圧信号に複数のバイナリ乗率を乗じて前記漏れ相殺信号を生成するよう構成される複数のプログラム可能なアナログ乗算器と、前記複数のＳＨ回路のサンプル時間をトリガする複数の制御信号を生成するよう構成されるタイミングコントローラとを含む。前記複数の制御信号のうちの連続するものは、サンプリング周期によって時間においてオフセットされている。
【０００８】
実施形態において、前記ＦＩＲフィルタは、ＦＩＲ係数を受け取り、該受け取られたＦＩＲ係数に基づき前記複数のバイナリ乗率を生成することによって当該再構成可能な離散時間アナログ信号プロセッサを再構成するよう構成される負荷コントローラを更に含む。
【０００９】
実施形態において、当該再構成可能な離散時間アナログ信号プロセッサは、ＲＦ送信信号の部分、ＲＦ受信信号の前記部分、及び漏れ相殺信号の部分に基づきＦＩＲ係数を生成するよう構成される係数計算器を更に含む。
【００１０】
実施形態において、前記係数計算器は、適応フィルタリングアルゴリズムを用いて前記ＦＩＲ係数を生成するよう構成される。
【００１１】
実施形態において、前記漏れ消去器は、前記複数のバイナリ乗率を前記複数のプログラム可能なアナログ乗算器へ供給するよう構成される複数の係数レジスタを更に含み、前記複数の係数レジスタは、同じ複数の係数を含む。
【００１２】
実施形態において、前記複数の係数レジスタの夫々１つは、複数の係数を記憶し、前記連続的なサンプル時点の夫々１つで回転シフトレジスタのメモリ位置を通って前記複数の係数を巡回的に回転させるよう構成される前記回転シフトレジスタを含む。
【００１３】
実施形態において、前記ＲＦ送信信号の受信された部分は差動アナログ信号を含む。
【００１４】
実施形態において、生成された前記漏れ相殺信号は差動アナログ信号を含む。
【００１５】
本発明のいくつかの実施形態において、送信漏れを減らすよう構成される、無線周波数（ＲＦ）信号の同時の送信及び受信のためのシステムが提供される。当該システムは、ＲＦ送信信号を生成するよう構成される送信信号発生器と、前記ＲＦ信号をワイヤレスで送信し、ＲＦ受信信号を受信するよう構成されるアパーチャと、前記ＲＦ送信信号の一部分を受信し且つ有限インパルス応答（ＦＩＲ）係数を受け取って、前記ＲＦ送信信号の前記部分及び前記ＦＩＲ係数に基づき漏れ相殺信号を生成するよう構成されるアナログ漏れ消去器と、前記ＲＦ受信信号と前記漏れ相殺信号とを結合して、低ノイズＲＦ受信信号を生成するよう構成される結合器とを含む。前記漏れ消去器は、前記ＲＦ送信信号の前記部分を同時に受信し、サンプルクロックに従って連続的なサンプル時点で前記ＲＦ送信信号の前記部分をサンプリングし、複数のサンプリングされたアナログ電圧信号を生成するよう構成される複数のサンプル及びホールド（ＳＨ）回路と、前記複数のＳＨ回路へ結合され、前記複数のサンプリングされたアナログ電圧信号に複数のバイナリ乗率を乗じて前記漏れ相殺信号を生成するよう構成される複数のプログラム可能なアナログ乗算器とを含む。
【００１６】
実施形態において、当該システムは、適応フィルタリングアルゴリズムを用いて、ＲＦ送信信号の部分、ＲＦ受信信号の部分、及び漏れ相殺信号の部分に基づきＦＩＲ係数を生成するよう構成される係数計算器を更に含む。
【００１７】
実施形態において、前記漏れ消去器は、前記ＦＩＲ係数を受け取り、該受け取られたＦＩＲ係数に基づき前記複数のバイナリ乗率を生成することによって前記漏れ消去器を再構成するよう構成される負荷コントローラを更に含む。
【００１８】
実施形態において、前記送信信号発生器は、送信されるよう入力データ信号に基づきＲＦ信号を供給し、該ＲＦ信号の位相角度を調整し、可変ゲインを用いて前記ＲＦ信号を増幅して前記ＲＦ送信信号を生成するよう構成される。
【００１９】
実施形態において、前記漏れ消去器は、前記複数のＳＨ回路のサンプル時間をトリガする複数の制御信号を生成するよう構成されるタイミングコントローラを更に含み、前記複数の制御信号のうちの連続するものは、サンプリング周期によって時間においてオフセットされる。
【００２０】
実施形態において、前記漏れ消去器は、
前記複数のバイナリ乗率を前記複数のプログラム可能なアナログ乗算器へ供給するよう構成される複数の係数レジスタを更に含み、前記複数の係数レジスタは、同じ複数の係数を含み、前記複数の係数レジスタの夫々１つは、複数の係数を記憶し、前記連続的なサンプル時点の夫々１つで回転シフトレジスタのメモリ位置を通って前記複数の係数を巡回的に回転させるよう構成される前記回転シフトレジスタを含む。
【００２１】
実施形態において、前記漏れ消去器は、前記ＲＦ送信信号の前記部分を受信し、該ＲＦ送信信号の前記部分を平衡差動信号へ、該信号を前記複数のＳＨ回路へ供給するより前に変換するよう構成される１入力２出力（single-input  to  dual-output）（Ｓ２Ｄ）変換器を更に含み、前記複数のＳＨ回路及び前記複数のプログラム可能なアナログ乗算器は、差動信号モードで動作する。
【００２２】
実施形態において、前記漏れ消去器は、前記複数のプログラム可能なアナログ乗算器の平衡差動出力電流信号を前記漏れ相殺信号へ変換するよう構成される２入力単出力（dual-input  to  single-output）変換器を更に含み、前記漏れ相殺信号は、不平衡非差動信号である。
【００２３】
実施形態において、前記漏れ消去器は、前記複数のＳＨ回路の入力部でトラック及びホールド回路を更に含み、該トラック及びホールド回路は、前記漏れ消去器の差動帯域幅を広げるよう構成され、前記トラック及びホールド回路は、前記複数のＳＨ回路の動作周波数の最大１００倍高い周波数で動作する。
【図面の簡単な説明】
【００２４】
添付の図面は、明細書とともに、本発明の例となる実施形態を例証し、明細書とともに、本発明の原理を説明する役目を果たす。
【図１】本発明のいくつかの例となる実施形態に従って、無線周波数（ＲＦ）動作でフィードフォワード漏れを減らすよう構成される、同時の送信及び受信のためのシステムを表す概略図である。
【図２】本発明のいくつかの実施形態に従って、漏れ消去器のアナログ有限インパルス応答フィルタのブロック図である。
【図３】本発明のいくつかの実施形態に従って、アナログＦＩＲフィルタを含む漏れ消去器の動作を例証するブロック図である。
【図４】Ａ〜Ｃは、本発明のいくつかの例となる実施形態に従って、図１のシステムにおけるアナログＦＩＲ漏れ消去器の性能特性のグラフ図解である。
【図５】本発明のいくつかの例となる実施形態に従って、Ｍこのアンテナ素子を備え、漏れ消去器を利用するフェーズドアレイアンテナを例証するブロック図である。
【発明を実施するための形態】
【００２５】
以下の詳細な説明において、本発明の単なる特定の例となる実施形態は、実例として、図示及び記載されている。当業者に明らかなように、本発明は、多種多様な形態において具現されてよく、ここで説明されている実施形態に限られると解釈されるべきではない。夫々の例となる実施形態による特徴又は態様の説明は、通常は、他の例となる実施形態における他の同様の特徴又は態様に適用可能であると考えられるべきである。同じ参照符号は、本明細書の全体を通して同じ要素を示す。
【００２６】
本発明の実施形態の態様は、無線周波数（ＲＦ）信号の同時の送信及び受信のためのシステム（以降、ＴＸ／ＲＸシステム）における離散時間アナログ信号処理を対象とする。ＴＸ／ＲＸシステムは、ＴＸ／ＲＸシステムの受信経路におけるフィードフォワード信号及びノイズの広帯域抑制が可能なチップスケールの、プログラム可能な、離散時間アナログ漏れ消去器（以降、“漏れ消去器”と呼ばれる。）を含む。受信器内で中間周波数でではなく動作送信周波数で、又はシステム受信器の低ノイズ増幅器（low  noise  amplifier）（ＬＮＡ）で高電力送信信号のデジタル化されたバージョンで抑制することは、アレイが送信しているときでさえ、受信器ＬＮＡが常に線形モードのままであることを可能にする。
【００２７】
本発明の実施形態の態様は、ＴＸ／ＲＸシステムにおけるフィードフォワード相殺のためにタップ付き遅延線となるよう有限インパルス応答（ＦＩＲ）フィルタに配置される、多相離散時間サンプルを使用する消去器を対象とする。いくつかの実施形態において、ＦＩＲタップ間隔は時間サンプルレートによって設定される。それはまた、相殺が作動する帯域幅のナイキスト（Nyquist）レートを時間サンプルレートが上回る必要があるので、達成可能な相殺を設定する。クロックド離散時間サンプルを使用することは、ＦＩＲフィルタがタップ間で長い遅延を有することを可能にする。これは、関連技術の物理的なタップ付き遅延線により達成されるものよりも長くなり得る。更には、固定数のタップ間のより長い遅延は、干渉信号の到来が許される時間の長さを増やす。これは、送信信号のより多くの散乱がＴＸ／ＲＸシステムの受信経路からキャンセルされ得ることを意味する。本発明の実施形態に従うＦＩＲフィルタは、漏れ消去器がＸ及びＫｕ周波数帯域までのアンテナラティスに収まることを可能にするオンチップのパッケージングを可能にする。
【００２８】
図１は、本発明のいくつかの例となる実施形態に従って、フィードフォワード漏れを減らすよう構成される、同時の送信及び受信のためのシステム（ＴＸ／ＲＸシステム）１００を表す概略図である。
【００２９】
図１を参照すると、送信信号発生器１０２はＲＦ送信信号を生成する。送信信号発生器１０２は、入力データ信号に基づく、送信されるべきである無線周波数（ＲＦ）信号を供給する励振器を含んでよい。送信信号発生器１０２は、ＲＦ信号の位相角度及び振幅を夫々調整する可変位相シフタ及び可変減衰コントローラを更に含んでよい。それらは、ＴＸ／ＲＸシステムを、例えば、フェーズドアレイとして、動作させるために利用されてよい。よって、送信信号発生器１０２は、例えば、ＴＸ／ＲＸシステム１００がフェーズドアレイにおける要素として利用される場合に、ＲＦ送信信号を生成してビームステアリングする。
【００３０】
第１カプラ１０４は、ＲＦ送信信号の一部分（例えば、９０％）を送信（例えば、ワイヤレス送信）のためにアパーチャ１０６へ供給する。アパーチャ１０６は、サーキュレータ１０７及びアンテナ素子１０８（フェーズアレイアンテナの部分であってよい。）を含んでよい。アンテナ素子１０８は、ＲＦ送信信号に対応する無線波を放射し、ＲＦ受信信号に対応する無線波をインターセプトする。サーキュレータ１０７は、第１ポートＴＸＯＵＴにあるＲＦ送信信号をアンテナ素子１０８へ転送し、アンテナ素子１０８からのＲＦ受信信号を第２ポートＲＸＩＮへ転送する。いくつかの例では、ＲＦ信号の送信及び受信は同時に起こってよく、あるいは、送信及び受信は時間及び／又は周波数において分離される。いくつかの実施形態において、ＲＦ送信信号及びＲＦ受信信号の夫々は、約３００ＭＨｚから１８ＧＨｚの周波数範囲にあってよい（例えば、周波数スペクトルのＵＨＦ帯、Ｌ帯、Ｓ帯、Ｘ帯、及び／又はＫｕ帯を占有する。）。
【００３１】
第１カプラ１０４はまた、ＲＦ送信信号の一部分（例えば、約１０％）を漏れ消去器１１０へ供給する。漏れ消去器１１０は、ＲＦ送信信号のその部分と、係数計算器１１２から受け取られた多数の有限インパルス応答（ＦＩＲ）係数とに基づき、時間遅延された、振幅及び／又は位相変調された信号である漏れ相殺信号（例えば、フィードフォワード相殺信号）を生成するよう構成される。結合器１１４でＲＦ受信信号と結合される場合に、相殺信号は、ＲＦ受信信号に含まれるフィードフォワード漏れを相殺又は実質的に低減し、そのようにして、漏れを低減されたＲＦ受信信号を生成する。このことは、システムの送信と受信との分離を強める。
【００３２】
フィードフォワード相殺信号は、例えば、サーキュレータ１０７を通って誤った方向において進んで受信経路に（例えば、トランシーバ１０６の第２ポートＲＸＩＮを通って）挿入されるＲＦ送信信号のエネルギの一部を含む多数の漏出源によって影響を及ぼされ得る。ＲＦ送信信号のエネルギの一部は、アンテナ素子から反射され、受信経路を通って戻り（例えば、跳ね返り）、そして、エネルギ漏れは、フェーズアレイアンテナ（例えば、アクティブ電子走査アレイ）の隣接するアンテナ素子間の相互結合から起こる。
【００３３】
いくつかの実施形態に従って、漏れ消去器１１０は、実際に、ＲＦ送信信号のコピーを反転させ、それを適切に遅延させて受信経路における漏れと時間的に整列させ、そして、それをＴＸ／ＲＸシステム１００の受信経路に挿入して、アパーチャ１０６で受信経路に漏れ出たフィードフォワード漏れを相殺又は実質的に低減する。
【００３４】
漏れ消去器１１０の動作の結果として、受信信号発生器１１６の入力部にある低雑音増幅器は、ＴＸ／ＲＸシステム１００がＲＦ送信信号を送信しているときでさえ、線形モードで動作することができ、よって、受信信号発生器１１６によって取り出された出力ＲＦ信号内のひずみを大いに減らし、且つ、その信号対雑音比を改善する。
【００３５】
係数計算器１１２は、ＲＦ送信信号の部分（例えば、第１カプラ１０４及び第２カプラ１１８から受信された部分）、アナログ漏れ相殺信号、漏れを低減されたＲＦ受信信号、及び出力ＲＦ信号を、例えば、第２カプラ１１８、第３カプラ１２０、及び第４カプラ１２２を介してサンプリングし、それらの信号に基づき、最小平均二乗アルゴリズム又は再帰的最小平方アルゴリズムのような、周波数又は時間のいずれかの領域における適応フィルタアルゴリズムを用いて、ＲＦ係数を生成する。
【００３６】
いくつかの例では、第１、第２、第３、及び第４カプラ１０４、１０８、１２０、及び１２２の夫々は、各々の入力信号の約１０％を分割してよいが、本発明の実施形態はそれに限られない。すなわち、第１乃至第４カプラの夫々は、分割された信号が更なる増幅（更なるノイズ及び信号ひずみを導入しうる。）なしで漏れ消去器１１０及び係数計算器１１２の各々の１つによって利用され得るほど十分な、それらの各々の入力信号の部分のみを分割してよい。
【００３７】
いくつかの実施形態に従って、漏れ消去器１１０は、ＴＸ／ＲＸシステム１００の受信経路に存在する漏れをフィルタ処理（例えば、相殺）するチップスケールの、広帯域幅の、プログラム可能な、離散時間アナログ有限インパルス応答（ＦＩＲ）フィルタ（以降、ＦアナログＦＩＲ漏れ消去器と呼ばれる。）を含む。
【００３８】
図２は、本発明のいくつかの実施形態に従って、プログラム可能な離散時間アナログＦＩＲ漏れ消去器２００のチップスケール回路の機能ブロック図である。
【００３９】
図示されるように、アナログＦＩＲ漏れ消去器２００は、Ｎ個のタップ（Ｎは１よりも大きい整数である。）を備え、入力電圧信号（例えば、図１の第１カプラ１０４及び第２カプラ１１８から受信されたＲＦ送信信号の部分）を一定期間サンプリング及びホールドする複数のサンプル及びホールド（sample  and  hold）（Ｓ／Ｈ）回路ＳＨ１〜ＳＮＮと、Ｓ／Ｈ回路ＳＨ１〜ＳＮＮによってサンプリングされた各々の電圧を増幅された電流信号へ変換する複数のプログラム可能なアナログ乗算器ＭＬ１〜ＭＬＮと、適切な乗率（例えば、バイナリ乗率／係数Ａ１〜ＡＮ）をアナログ乗算器ＭＬ１〜ＭＬＮへ供給する複数の係数レジスタＲＥＧ１〜ＲＥＧＮとを含む。
【００４０】
いくつかの実施形態において、Ｓ／Ｈ回路ＳＨ１〜ＳＨＮのサンプル及びホールド動作のタイミングは、タイミングコントローラ（又はクロック信号発生器）によって制御されてよい。それは、Ｓ／Ｈ回路ＳＨ１〜ＳＨＮのうちのただ１つがいつでも入力電圧信号ＶＩＮをサンプリングするように、複数の互い違いにされた制御（又はイネーブル／クロック）信号（例えば、時間において遅延／シフトされているイネーブル／クロック信号）を生成する。よって、Ｓ／Ｈ回路ＳＨ１〜ＳＨＮによってアナログ乗算器ＭＬ１〜ＭＬＮのうちの連続するものへ供給されるサンプリングされた電圧信号は、１サンプリング周期（例えば、サンプリング周波数の逆数）によって時間において遅延される。更には、Ｓ／Ｈ回路ＳＨｋが入力電圧信号ＶＩＮをサンプリングするとき、サンプリングされた電圧信号は、Ｎ個のクロック周期の期間Ｓ／Ｈ回路ＳＨｋの出力部で保持され、その後に、Ｓ／Ｈ回路ユニットＳＨｋは入力電圧信号ＶＩＮを再サンプリングする。いくつかの例では、入力電圧信号ＶＩＮは、連続時間アナログ信号であってよく、あるいは、離散時間アナログ信号（例えば、図３を参照して以下で記載される、サンプリングされた連続時間信号）であってよい。アナログＦＩＲ漏れ消去器２００は、関連する技術の信号ひずみよりも小さい信号ひずみを示す。更には、アナログ乗算器ＭＬ１〜ＭＬＮは（電圧信号よりむしろ）電流信号を出力するので、それらの出力は、アナログ乗算器ＭＬ１〜ＭＬＮの出力ポートを一緒に接続することによって、簡単に足し合わされ得る。
【００４１】
アナログＦＩＲフィルタはプログラム可能である。いくつかの実施形態に従って、複数の係数レジスタ（例えば、係数ルックアップテーブル）ＲＥＧ１〜ＲＥＧＮの夫々は、係数計算器１１２によって計算された複数の係数を格納する。それらは、出力信号ＩＯＵＴ（例えば、アナログ漏れ相殺信号）を生成するようアナログ乗算器ＭＬ１〜ＭＬＮによって適用される乗率を表す。いくつかの例では、係数レジスタＲＥＧ１〜ＲＥＧＮの夫々は、同じＮ個の係数（例えば、較正されていない係数）Ｍ１〜ＭＮを格納するが、係数は互い違いにされてよい。すなわち、係数Ｍｉ（ｉは１からＮまでの整数である。）は、ＲＥＧｉ内の第１メモリ位置、ＲＥＧｉ＋１内の第２メモリ位置、等を占有してよい。同様に、係数Ｍｉ＋１は、ＲＥＧｉ内の第２メモリ位置、ＲＥＧｉ＋１内の第３メモリ位置、等を占有してよい。
【００４２】
いくつかの実施形態において、係数レジスタの夫々は回転シフトレジスタとして実装されてよい。それにおいて、係数は、夫々のサンプル時点でシフトレジスタメモリ位置を通って、すなわち、残り全ての入力を次の位置へシフトしながら、最終入力を最初のポジションへ動かすことによって、又は反対の動作を行うことによって、回転（例えば、巡回的に回転）される。係数の巡回シフトは、Ｓ／Ｈ回路ＳＨ１〜ＳＨＮと同期して起こってよい。いくつかの例では、係数レジスタＲＥＧ１〜ＲＥＧＮの夫々は、タイミングコントローラ２０２によって制御されてよい。係数レジスタＲＥＧ１〜ＲＥＧＮの夫々で最初のメモリ位置を占有する係数は、乗率（例えば、Ａ１〜ＡＮのうちの１つ）としてアナログ乗算器ＭＬ１〜ＭＬＮの各々１つへ適用されてよい。
【００４３】
いくつかの実施形態において、アナログ乗算器ＭＬ１〜ＭＬＮの全ての出力は、
Iout＝Σk=0  to  NAk×VIN（n−k）＝M1×VIN（n）＋M2×VIN（n−1）・・・＋MN×VIN（n−N＋1）              （式１）
と表される単出力電流信号ＩＯＵＴ（例えば、アナログ漏れ相殺信号）を生成するよう足し合わされてよい（例えば、対応する出力が物理的に及び／又は電気的につなぎ合わされてよい。）上記の式において、ＶＩＮ（ｎ）、ＶＩＮ（ｎ−１）、及びＶＩＮ（ｎ−Ｎ＋１）は、連続的なサンプル時点ｔ１乃至ｔＮでのサンプリングされた入力電圧を夫々表す。
【００４４】
アナログ乗算器ＭＬ１〜ＭＬＮの夫々の出力は電流であるから、式１の加算動作は、各々の出力（例えば、出力配線）を接続することによって達成され得る。よって、アナログＦＩＲ漏れ消去器２００での加算は、本質的に線形な動作である。これは、本質的に非線形である、電圧加算器を利用する関連する技術のＦＩＲフィルタに対して、性能を大いに改善する。
【００４５】
タップの数（Ｎ）と、係数レジスタＲＥＧ１〜ＲＥＧＮによって格納／生成される、アナログＦＩＲ漏れ消去器２００のタップに適用される係数とは、アナログＦＩＲ漏れ消去器２００のタップ付き遅延線出力プロファイル（例えば、中心周波数、帯域幅、及び形状）を決定する。更に、係数レジスタＲＥＧ１〜ＲＥＧＮの夫々によって格納／生成される係数は、デジタルビットの形をとるということで、アナログＦＩＲ漏れ消去器２００のタップ付き遅延線プロファイルは、望まれるように（例えば、アナログＦＩＲ漏れ消去器２００の動作中に）プログラムされてよい（例えば、係数計算器１１２によって、又はソフトウェア／ハードウェアを通じて再構成される。）。
【００４６】
いくつかの例では、係数Ｍ１〜ＭＮの夫々は１０ビットの数であってよいが、本発明の実施形態はそれに限られず、係数Ｍ１〜ＭＮは如何なる適切な数のビットも有してよい。
【００４７】
いくつかの実施形態に従って、係数Ｍ１〜ＭＮは、負荷コントローラ２０４によって複数の係数レジスタＲＥＧ１〜ＲＥＧＮにロードされてよい。負荷コントローラ２０４は、係数計算器１１２から入力ＤＡＴＡ（例えば、ＦＩＲ係数）を受け取る。負荷コントローラ２０４はまた、アナログＦＩＲ漏れ消去器２００の係数レジスタＲＥＧ１〜ＲＥＧＮをいつ再プログラムすべきかを示すイネーブル信号ＥＮを係数計算器１１２から受信してよい。いくつかの例では、タイミングコントローラ２０２及び負荷コントローラ２０４は同じクロック信号ＣＬＫ（例えば、約３．２５ＧＨｚで発振する。）を受信してよいが、本発明の実施形態はそれに限られず、タイミングコントローラ２０２及び負荷コントローラ２０４は、如何なる適切な周波数でも発振する異なるクロック信号を受信してよい。いくつかの例では、係数は、ＦＩＲフィルタの時間の長さに応じて約１０ＭＨｚから約４ＧＨｚまでの周波数でクロック制御されてよい。ＦＩＲフィルタの時間の長さは、相殺される必要がある信号の長さによって決定される。
【００４８】
いくつかの実施形態において、アナログＦＩＲ漏れ消去器２００は、単入力２出力（Ｓ２Ｄ）変換器２０６を含む。Ｓ２Ｄ変換器２０６は、入力電圧信号ＶＩＮ（図１の第１カプラ１０４及び第２カプラ１０８から受信されるＲＦ送信信号の部分）を受信し、入力電圧信号を平衡差動信号へ、その信号を複数のＳＨ回路ＳＨ１〜ＳＨＮへ供給する前に、変換する。複数のアナログ乗算器ＭＬ１〜ＭＬＮは差動信号モードで動作すると言うことで、いくつかの実施形態において、アナログＦＩＲ漏れ消去器２００は２入力単出力（Ｄ２Ｓ）変換器２０８を更に含む。Ｄ２Ｓ変換器２０８は、複数のアナログ乗算器ＭＬ１〜ＭＬＮの平衡差動出力電流信号ＩＯＵＴを不平衡非差動ノイズ相殺信号へ変換する。他の実施形態では、Ｓ２Ｄ変換器２０６及びＤ２Ｓ変換器２０８は、アナログＦＩＲ漏れ消去器２００の外部にあってよい。
【００４９】
いくつかの例では、アナログＦＩＲ漏れ消去器２００は１６タップフィルタ（ここで、Ｎ＝１６）であってよいが、本発明の実施形態はそれに限られず、如何なる適切な数のタップも利用されてよい。
【００５０】
プログラム可能なアナログＦＩＲフィルタのより完全な記載は、“Discrete  Time  Current  Multiplier  Circuit”と題されて２０１５年９月９日付けで出願された共同所有の係属中の米国特許出願第１４／８４９５２９号において、及び“Discrete  Time  Polyphase  Channelizer”と題されて２０１５年９月９日付けで出願された共同所有の係属中の米国特許出願第１４／８４９５２４号において与えられている。
【００５１】
図３は、本発明のいくつかの実施形態に従って、アナログＦＩＲ漏れ消去器２００を含む漏れ消去器１１０−１の動作を説明するブロック図３００である。
【００５２】
図３を参照すると、漏れ消去器１１０−１は、アナログＦＩＲ漏れ消去器２００の入力部でトラック及びホールド（track  and  hold）（Ｔ／Ｈ）回路（例えば、広帯域完全差動Ｔ／Ｈ回路）３０２を含む。Ｔ／Ｈ回路３０２は、アナログＦＩＲ漏れ消去器２００の入力帯域幅及び高周波線形性を拡張するために利用されてよい。よって、Ｔ／Ｈ回路は入力信号（すなわち、ＲＦ送信信号）のナイキストレートで動作し、一方、（Ｎタップ）アナログＦＩＲ漏れ消去器２００のＳ／Ｈ回路ＳＨ１〜ＳＨＮの夫々は、ナイキストレートのＮ分の１（１／Ｎ）で動作することができ、そして、Ｔ／Ｈ回路３０２を使用しないときと比べて、アナログＦＩＲ漏れ消去器２００におけるＳ／Ｈ回路のためのセトリング時間要件を有意に緩和し得る。結果として、Ｔ／Ｈ回路３０２は、アナログＦＩＲ漏れ消去器２００の設計を簡素化し、漏れ消去器１１０−１がより高い帯域幅で動作することを可能にする。単一Ｔ／Ｈ回路３０２は、関心のある周波数帯域まで（例えば、最高でＫｕ帯域までであってよい。）非常に高い線形性を有し得る。そのようなものとして、Ｔ／Ｈ回路３０２に含まれるトランジスタは、窒化ガリウム若しくはリン化インジウム、又は他の適切な物質のような物質により作られてよい。アナログＦＩＲ漏れ消去器２００における複数のＳ／Ｈ回路は、他方で、ＣＭＯＳ又はＳｉＧｅのような商業的シリコンプロセスにおいて作られてよい。いくつかの例において、アナログＦＩＲ漏れ消去器２００のタップの数Ｎは１６であってよく、よって、夫々のＳ／Ｈ回路はナイキストレートの１６分の１（１／１６）で動作し得る。
【００５３】
いくつかの実施形態において、クロック発生器３０３によって生成されるクロック信号は、クロック分配回路網３０４へ分配される。クロック分配回路網３０４は、Ｔ／Ｈ回路３０２とアナログＦＩＲ漏れ消去器２００との間でクロック信号のエネルギを分ける電力スプリッタ３０６と、アナログＦＩＲ漏れ消去器２００を駆動するクロック信号の時間アライメントを実行する減衰器３０８及び位相シフタ３１０とを含む。いくつかの例において、クロック分配回路網３０４は、差動クロック信号をＴ／Ｈ回路３０２及びアナログＦＩＲ漏れ消去器２００へ供給する。
【００５４】
いくつかの例において、Ｓ２Ｄ変換器２０６及びＤ２Ｓ変換器２０８が、シングルエンドＲＦ送信信号に対する差動動作を可能にするよう、夫々、Ｔ／Ｈ回路３０２の入力部及びアナログＦＩＲ漏れ消去器２００の出力部へ結合される。
【００５５】
結合器１１４は、アナログＦＩＲ漏れ消去器２００によって出力される漏れ相殺信号と、入力信号ＶＩＮ（すなわち、ＲＦ送信信号）に対する漏れブロック３１２の動作によって概念的に表されている受信経路における漏れとを破壊的に足し合わせる。
【００５６】
いくつかの例において、漏れ消去器１１０−１は、アナログＦＩＲ漏れ消去器２００によって受信された信号にフィルタをかけるためにその入力部でバンドパスフィルタを更に含んでよい。バンドパスフィルタは、信号エイリアス並びに他の不要な信号及び刺激（spurs）を拒絶するために使用されてよい。漏れ消去器１１０−１は、離散時間漏れ相殺信号を連続時間信号へと平滑化するようその出力部でアナログフィルタを更に含んでよい。
【００５７】
図４Ａ〜４Ｃは、ＦＩＲフィルタとして動作する本発明の例となる実施形態に従って、ＴＸ／ＲＸシステム１００におけるアナログＦＩＲ漏れ消去器２００の性能特性のグラフ図解である。
【００５８】
図４Ａは、１６タップ・アナログＦＩＲ漏れ消去器２００の周波数応答４００を表すダイアグラムであり、図４Ｂは、図４ＡのアナログＦＩＲ漏れ消去器２００の１６個のタップへ適用される係数のアナログ値を表す曲線４０２を示す。図４Ｂに表されている係数値に基づきアナログＦＩＲ漏れ消去器２００の出力から示されるこの帯域阻止フィルタ応答は、それだけでアナログＦＩＲ漏れ消去器２００のＦＩＲ出力の一例である。アナログ消去器として使用される場合に、アナログＦＩＲ漏れ消去器２００の出力は、結合器１１４で測定される漏れの応答に一致する。
【００５９】
図４Ｃは、本発明のいくつかの実施形態に従って、漏れ消去器１１０（又は１１０−１）の動作の有り無し両方でＴＸ／ＲＸシステム１００の受信経路における漏れのスペクトルの比較を表す。図４Ｃを参照すると、曲線４０４は、漏れ消去器がないときのＴＸ／ＲＸシステム１００の受信経路における漏れの周波数スペクトルを表し、曲線４０６は、漏れ消去器１１０（又は１１０−１）があるときに受信経路に残っている漏れの周波数スペクトルを表す。図４Ｃに示されるように、いくつかの例において、漏れ消去器１１０（１１０−１）は、約３０ｄＢから約６０ｄＢだけＴＸ／ＲＸシステム１００の受信経路における漏れを低減し得る。ＲＦでのこの程度のアナログ相殺は、受信器ＬＮＡを飽和から線形モードでの動作に戻す。これは、例えば、最高で約６０ｄＢまでの、更なる相殺が、信号をデジタル化し、デジタル化された受信信号から漏れ信号を更に除去するためにデジタル処理技術を使用することによって、デジタルで実装されることを可能にする。
【００６０】
図５は、本発明のいくつかの例となる実施形態に従って、Ｍ（１よりも大きい整数）個のアンテナ素子を備え、漏れ消去器１１０／１１０−１を利用するフェーズドアレイアンテナ５００を表すブロック図である。
【００６１】
図５を参照すると、フェーズドアレイアンテナ５００の各アンテナ素子１０８は、隣接するアンテナ素子１０８間の間隔に収まる対応するＴＸ／ＲＸシステム１００を具備する。例えば、約２〜１８ＧＨｚの周波数で動作するとき、ＴＸ／ＲＸシステム１００は、約１ｃｍ２の面積に収まるようパッケージ化されてよい。アンテナ要素ごとにチップスケールのアナログ相殺（アンテナ素子ごとの高い電力伝送信号漏れに起因して受信器ＬＮＡが飽和することを阻止し得る。）を備えたＴＸ／ＲＸシステム１００のスモールフォームファクタは、サンプルクロックレートによりタップ間の遅延を生成するチップスケールの遅延回路によって、部分的に可能にされる。これは、隣接するタップ間の必要な遅延を達成するために長い遅延線（例えば、同軸ケーブル）を使用する従来のタップ付き遅延線消去器とは対照的である。例えば、連続するタップ間の遅延は、およそ数ナノ秒であって、およそメートル長さでありうる遅延線（例えば、同軸ケーブル）を使用することに変わる。斯様な遅延線によって占有される空間は、従来のタップ付き遅延線消去器を法外に大きくし、それが、本発明のいくつかの実施形態に従うＴＸ／ＲＸシステム１００により容易に可能であるように、フェーズドアレイでの使用に必要とされる単一チップフォームファクタにおいてパッケージされることを妨げる。
【００６２】
更には、ＴＸ／ＲＸシステム１００のアナログＦＩＲ漏れ消去器２００は、複素乗算器及び回転係数を利用するので、本発明のいくつかの実施形態に従う漏れ消去器１１０（又は１１０−１）は、そのタップの夫々で損失のある減衰器及び位相シフタ又はベクトル変調器を利用する従来のタップ付き遅延線消去器よりも、受信信号に加えられる追加ノイズがより低く且つ帯域幅が有意により高いことを達成可能である。従来の損失のあるタップ付き遅延線は、タップ付き遅延線のチェーンにおいて増幅を必要とする。この増幅は、結合器１１４で漏れとともに加えられる場合に受信信号に加えられる相殺信号にノイズを加える。アナログＦＩＲ漏れ消去器２００は、いくつかの例において、回路の前で、残りの回路のために雑音指数を設定する単一のＴ／Ｈ回路を使用する。この単一のＴ／Ｈ回路は、従来のタップ付き遅延線により実装される同じシステムに対して、アナログ漏れ消去器を組み込まれた受信器システムの全体のノイズ指数を改善するように、追加のノイズを回路にほとんど加えないよう設計され得る。
【００６３】
１つ以上の例となる実施形態が図面を参照して記載されてきたが、当業者には当然ながら、形態及び詳細における様々な適切な変更が、続く特許請求の範囲及びその均等によって定義される発明概念の精神及び適用範囲から逸脱することなしに、それらの実施形態に対して行われてよい。
【００６４】
語“第１（first）”、“第２（second）”、“第３（third）”等が、様々な要素又はコンポーネントを記載するためにここで使用されることがあるが、それらの要素又はコンポーネントは、それらの語によって制限されるべきではないことが理解されるだろう。それらの語は、１つの要素又はコンポーネントを他の要素又はコンポーネントと区別するために使用される。よって、上述された第１の要素又はコンポーネントは、発明概念の精神及び適用範囲から逸脱することなしに、第２の要素又はコンポーネントと称されてよい。
【００６５】
ここで使用される用語は、特定の実施形態を記載することを目的とし、発明概念の限定であるよう意図されない。ここで使用されるように、単称形“１つの（a及びan）”は、文脈が特段明示しない限りは、複数の形も含むよう意図される。語“含む（include）”、“含む（including）”、“有する（comprises）”、及び／又は“有する（comprising）”は、本明細書で使用される場合に、述べられている特徴、整数、ステップ、動作、要素、及び／又はコンポーネントの存在を特定するが、１つ以上の他の特徴、整数、ステップ、動作、要素、コンポーネント、及び／又はそれらのグループの存在又は追加を除外しない。ここで使用されるように、語“及び／又は（and/or）”は、関連するリストアップされた項目のうちの１つ以上のありとあらゆる組み合わせを含む。更に、発明概念の実施形態を記載するときの“〜してよい（may）”の使用は、“発明概念の１つ以上の実施形態”に言及する。また、語“例となる（exemplary）”は、例又は実例に言及するよう意図される。
【００６６】
要素又はコンポーネントが他の要素又はコンポーネント“へ接続される（connected  to）”又は“へ結合される（coupled  to）”と呼ばれるときに、それは他の要素又はコンポーネントへ直接に接続又は結合され得るか、あるいは、１つ以上の介在する要素又はコンポーネントが存在してよいことが理解されるだろう。要素又はレイヤが他の要素又はコンポーネント“に直接ある”、“へ直接接続される”、又は“へ直接結合される”と呼ばれるときに、介在する要素又はコンポーネントは存在しない。
【００６７】
ここで使用されるように、“実質的に（substantially）”、“約（about）”及び同様の語は、程度の語としてではなく近似の語として使用され、当業者によって認識される計測又は計算された値における固有の変動を考慮に入れるよう意図される。
【００６８】
ここで使用されるように、語“使用する（use）”、“使用して（using）”、及び“使用される（used）”は、語“利用する（utilize）”、“利用して（utilizing）”、及び“利用される（utilized）”と夫々同義とみなされてよい。
【００６９】
ここで記載される本発明の実施形態に従う係数計算器１１２及びアナログＦＩＲ漏れ消去器２００、並びに／又は何らかの他の関連する装置若しくはコンポーネント（以降集合的に“プロセッシング装置”と呼ばれる。）は、如何なる適切なハードウェア、ファームウェア（例えば、特定用途向け集積回路、フィールドプログラマブルゲートアレイ、及び／又は同様のもの）、ソフトウェア、又はソフトウェア、ファームウェア、及びハードウェアの適切な組み合わせを用いても実装されてよい。例えば、プロセッシング装置の夫々の様々なコンポーネントは、１つの集積回路（integrated  circuit）（ＩＣ）チップにおいて又は別個のＩＣチップにおいて形成されてよい。更に、プロセッシング装置の夫々の様々なコンポーネントは、フレキシブルな印刷回路フィルム、テープキャリアパッケージ（tape  carrier  package）（ＴＣＰ）、印刷回路基板（printed  circuit  board）（ＰＣＢ）において実装されるか、あるいは、同じ基板上に形成されてよい。更に、プロセッシング装置の夫々の様々なコンポーネントは、ここで記載される様々な機能性を実行する他のシステムコンポーネントと相互に作用し且つコンピュータプログラム命令を実行する１つ以上のコンピュータ装置において１つ以上のプロセッサで実行されるプロセス若しくはスレッドであってよい。また、当業者に当然ながら、様々なプロセッシング装置の機能性は、単一のプロセッシング装置にまとめられるか又は一体化されてよく、あるいは、特定のコンピュータ装置の機能性は、本発明の例となる実施形態の適用範囲から逸脱することなしに、１つ以上の他のプロセッシング装置にわたって分配されてよい。
【００７０】
［合衆国政府の助成による研究又は開発に関する陳述］
本発明は、契約番号ＨＲ００１１−１４−Ｃ−０００２の下で合衆国政府の支援により行われたものである。合衆国政府は、本発明について一定の権利を有している。
【図１】
2019510411.tif 000003
【図２】
2019510411.tif 000004
【図３】
2019510411.tif 000005
【図４】
2019510411.tif 000006
【図５】
2019510411.tif 000007
【手続補正書】
【提出日】平成30年8月28日(2018.8.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
同時送受信システムにおいて送信漏れを減らすよう構成される再構成可能な離散時間アナログ信号プロセッサであって、
ＲＦ送信信号の一部分を受信し且つ有限インパルス応答（ＦＩＲ）係数を受け取って、前記ＲＦ送信信号の前記部分及び前記ＦＩＲ係数に基づき漏れ相殺信号を生成するよう構成されるＦＩＲフィルタを有し、
前記ＦＩＲフィルタは、
前記ＲＦ送信信号の前記部分を同時に受信し、サンプルクロックに従って連続的なサンプル時点で前記ＲＦ送信信号の前記部分をサンプリングし、複数のサンプリングされたアナログ電圧信号を生成するよう構成される複数のサンプル及びホールド（ＳＨ）回路と、
前記複数のＳＨ回路へ結合され、前記複数のサンプリングされたアナログ電圧信号に複数のバイナリ乗率を乗じて前記漏れ相殺信号を生成するよう構成される複数のプログラム可能なアナログ乗算器と
を有する、
再構成可能な離散時間アナログ信号プロセッサ。
【請求項２】
前記ＦＩＲフィルタは、
前記ＦＩＲ係数を受け取り、該受け取られたＦＩＲ係数に基づき前記複数のバイナリ乗率を生成することによって当該再構成可能な離散時間アナログ信号プロセッサを再構成するよう構成される負荷コントローラ
を更に有する、
請求項１に記載の再構成可能な離散時間アナログ信号プロセッサ。
【請求項３】
前記ＲＦ送信信号の前記部分、ＲＦ受信信号の一部分、及び前記漏れ相殺信号の一部分に基づき前記ＦＩＲ係数を生成するよう構成される係数計算器を更に有する、
請求項１に記載の再構成可能な離散時間アナログ信号プロセッサ。
【請求項４】
前記係数計算器は、適応フィルタリングアルゴリズムを用いて前記ＦＩＲ係数を生成するよう構成される、
請求項３に記載の再構成可能な離散時間アナログ信号プロセッサ。
【請求項５】
前記複数のサンプリングされたアナログ電圧信号の夫々１つが同じ存続期間を有し、時間的にずらされる、
請求項１に記載の再構成可能な離散時間アナログ信号プロセッサ。
【請求項６】
前記ＦＩＲフィルタは、
前記複数のバイナリ乗率を前記複数のプログラム可能なアナログ乗算器へ供給するよう構成される複数の係数レジスタ
を更に有し、
前記複数の係数レジスタは、同じ複数の係数を有する、
請求項１に記載の再構成可能な離散時間アナログ信号プロセッサ。
【請求項７】
前記複数の係数レジスタの夫々１つは、
複数の係数を記憶し、前記連続的なサンプル時点の夫々１つで回転シフトレジスタのメモリ位置を通って前記複数の係数を巡回的に回転させるよう構成される前記回転シフトレジスタ
を有する、
請求項６に記載の再構成可能な離散時間アナログ信号プロセッサ。
【請求項８】
前記ＲＦ送信信号の前記受信された部分は差動アナログ信号を有する、
請求項１に記載の再構成可能な離散時間アナログ信号プロセッサ。
【請求項９】
前記生成された漏れ相殺信号は差動アナログ信号を有する、
請求項１に記載の再構成可能な離散時間アナログ信号プロセッサ。
【請求項１０】
前記ＦＩＲフィルタは、
前記複数のＳＨ回路のサンプル時間をトリガする複数の制御信号を生成するよう構成されるタイミングコントローラ
を更に有し、
前記複数の制御信号のうちの連続するものは、サンプリング周期によって時間においてオフセットされる、
請求項１に記載の再構成可能な離散時間アナログ信号プロセッサ。
【請求項１１】
送信漏れを減らすよう構成される、無線周波数（ＲＦ）信号の同時の送信及び受信のためのシステムであって、
ＲＦ送信信号を生成するよう構成される送信信号発生器と、
前記ＲＦ信号をワイヤレスで送信し、ＲＦ受信信号を受信するよう構成されるアパーチャと、
前記ＲＦ送信信号の一部分を受信し且つ有限インパルス応答（ＦＩＲ）係数を受け取って、前記ＲＦ送信信号の前記部分及び前記ＦＩＲ係数に基づき漏れ相殺信号を生成するよう構成されるアナログ漏れ消去器と、
前記ＲＦ受信信号と前記漏れ相殺信号とを結合して、低ノイズＲＦ受信信号を生成するよう構成される結合器と
を有し、
前記漏れ消去器は、
前記ＲＦ送信信号の前記部分を同時に受信し、サンプルクロックに従って連続的なサンプル時点で前記ＲＦ送信信号の前記部分をサンプリングし、複数のサンプリングされたアナログ電圧信号を生成するよう構成される複数のサンプル及びホールド（ＳＨ）回路と、
前記複数のＳＨ回路へ結合され、前記複数のサンプリングされたアナログ電圧信号に複数のバイナリ乗率を乗じて前記漏れ相殺信号を生成するよう構成される複数のプログラム可能なアナログ乗算器と
を有する、
システム。
【請求項１２】
適応フィルタリングアルゴリズムを用いて、前記ＲＦ送信信号の一部分、前記ＲＦ受信信号の前記部分、及び前記漏れ相殺信号の一部分に基づき前記ＦＩＲ係数を生成するよう構成される係数計算器を更に有する、
請求項１１に記載のシステム。
【請求項１３】
前記漏れ消去器は、
前記ＦＩＲ係数を受け取り、該受け取られたＦＩＲ係数に基づき前記複数のバイナリ乗率を生成することによって前記漏れ消去器を再構成するよう構成される負荷コントローラ
を更に有する、
請求項１１に記載のシステム。
【請求項１４】
前記送信信号発生器は、送信されるよう入力データ信号に基づきＲＦ信号を供給し、該ＲＦ信号の位相角度を調整し、可変ゲインを用いて前記ＲＦ信号を増幅して前記ＲＦ送信信号を生成するよう構成される、
請求項１１に記載のシステム。
【請求項１５】
前記漏れ消去器は、
前記複数のＳＨ回路のサンプル時間をトリガする複数の制御信号を生成するよう構成されるタイミングコントローラ
を更に有し、
前記複数の制御信号のうちの連続するものは、サンプリング周期によって時間においてオフセットされる、
請求項１１に記載のシステム。
【請求項１６】
前記漏れ消去器は、
前記複数のバイナリ乗率を前記複数のプログラム可能なアナログ乗算器へ供給するよう構成される複数の係数レジスタ
を更に有し、
前記複数の係数レジスタは、同じ複数の係数を有し、
前記複数の係数レジスタの夫々１つは、
複数の係数を記憶し、前記連続的なサンプル時点の夫々１つで回転シフトレジスタのメモリ位置を通って前記複数の係数を巡回的に回転させるよう構成される前記回転シフトレジスタ
を有する、
請求項１１に記載のシステム。
【請求項１７】
前記漏れ消去器は、
前記ＲＦ送信信号の前記部分を受信し、該ＲＦ送信信号の前記部分を平衡差動信号へ、該信号を前記複数のＳＨ回路へ供給するより前に変換するよう構成される１入力２出力変換器
を更に有し、
前記複数のＳＨ回路及び前記複数のプログラム可能なアナログ乗算器は、差動信号モードで動作する、
請求項１１に記載のシステム。
【請求項１８】
前記漏れ消去器は、
前記複数のプログラム可能なアナログ乗算器の平衡差動出力電流信号を前記漏れ相殺信号へ変換するよう構成される２入力単出力変換器
を更に有し、
前記漏れ相殺信号は、不平衡非差動信号である、
請求項１１に記載のシステム。
【請求項１９】
前記漏れ消去器は、前記複数のＳＨ回路の入力部でトラック及びホールド回路を更に有し、該トラック及びホールド回路は、前記漏れ消去器の差動帯域幅を広げるよう構成され、
前記トラック及びホールド回路は、前記複数のＳＨ回路の動作周波数の最大１００倍高い周波数で動作する、
請求項１１に記載のシステム。
【国際調査報告】
2019510411.tif 000008
2019510411.tif 000009