(57)【要約】  基板表面を有する基板を含む３次元（３−Ｄ）集積回路（ＩＣ）。第一の電気コンタクトを有する第一の半導体デバイスは、表面の第一の領域内の、基板表面半導体デバイスに実質的に平行な第一の平面上に形成される。第二の電気コンタクトを含む第二の半導体デバイスは、表面の第二の領域内の、表面に実質的に平行で、第一の平面から基板表面に実質的に鉛直な方向へと垂直方向に離間された第二の平面上に形成される。第一の電極構造は、基板表面に実質的に平行な対向する上面及び下面と、上面及び下面を接続する側壁を含み、それによって電極構造は３次元電極空間を形成する。導電性充填材料は電極空間内に提供され、誘電層は導電性充填材料を、第一の半導体デバイスの第一の電気コンタクトに電気的に接続された第一の電極の中と、第二の半導体デバイスに電気的に接続され、第一の電極から電気的に絶縁された第二の電極の中へと電気的に分離する。第一の回路端子は電極構造の上面又は下面から垂直方向に延び、第一の電極に電気的に接続される。
2019523553.tif 000002
【特許請求の範囲】
【請求項１】
３次元（３−Ｄ）集積回路（ＩＣ）において、
基板表面を有する基板と、
第一の電気コンタクトを含み、前記表面の第一の領域内の、前記基板表面半導体デバイスに実質的に平行な第一の平面上に形成される第一の半導体デバイスと、
第二の電気コンタクトを含み、前記表面の第二の領域内の、前記表面に実質的に平行で、前記第一の平面から前記基板表面に実質的に鉛直な方向に垂直方向に離間された第二の平面上に形成される第二の半導体デバイスと、
第一の電極構造であって、
前記基板表面に実質的に平行な対向する上面及び下面と、
前記上面及び下面を接続して、前記電極構造が３次元電極空間を形成する側壁と、
前記電極空間内に提供される導電性充填材料と、
前記導電性充填材料を、前記第一の半導体デバイスの前記第一の電気コンタクトに電気的に接続された第一の電極の中と、前記第二の半導体デバイスに電気的に接続され、前記第一の電極から電気的に絶縁される第二の電極の中へと電気的に分離する誘電層と、
前記電極構造の前記上面又は下面から垂直方向に延び、前記第一の電極に電気的に接続される第一の回路端子と、
を含む第一の電極構造と、
を含む３次元（３−Ｄ）集積回路（ＩＣ）。
【請求項２】
前記第一と第二の半導体デバイスは、第一の電界効果トランジスタ（ＦＥＴ）と第二のＦＥＴをそれぞれ含み、前記３−Ｄ  ＩＣは、第三の電気コンタクトを有する第三のＦＥＴを更に含み、前記表面の第三の領域内の、前記表面に実質的に平行で、前記第一及び第二の平面から垂直方向に離間された第三の平面上に形成される、請求項１に記載の３−Ｄ  ＩＣ。
【請求項３】
各ＦＥＴは、前記基板表面に沿った方向に延びるゲート領域と、前記ゲート領域の両端に提供された１対のソース−ドレイン領域と、を含み、それぞれのＦＥＴの前記ゲート領域及びソース−ドレイン領域は互いに垂直方向に整列されて、第一の積層ＦＥＴ構造を形成する、請求項２に記載の３−Ｄ  ＩＣ。
【請求項４】
前記電極構造は、前記導電性充填材料を、前記第三のＦＥＴの前記第三のコンタクトに電気的に接続され、前記第一及び第二の電極から電気的に絶縁された第三の電極の中へと電気的に分離する別の誘電層を更に含み、
前記３−Ｄ  ＩＣは、各々が前記電極構造の前記上面又は下面から垂直方向に延び、前記第二及び第三の電極にそれぞれ電気的に接続される第二及び第三の回路端子を更に含む、請求項３に記載の３−Ｄ  ＩＣ。
【請求項５】
前記第一の積層ＦＥＴ構造の前記第一、第二、及び第三のＦＥＴと同様に構成された第四、第五、及び第六のＦＥＴを含む第二の積層ＦＥＴ構造と、
前記第一の電極構造の前記第一、第二、第三の電極と同様に構成された第四、第五、及び第六の電極を含み、前記第二の積層ＦＥＴ構造に連結された第二の電極構造と、
を更に含み、前記第一及び第二の積層ＦＥＴ構造は、前記第一及び第二の電極構造を通じて電気的に接続され、６トランジスタＳＲＡＭメモリセルを形成する、請求項４に記載の３−Ｄ  ＩＣ。
【請求項６】
前記第一の電極構造の前記第一、第二、及び第三の端子は前記ＳＲＡＭセルのためのＶＤＤ電源端子、ＶＳＳ電源端子、及びビット端子を提供し、
前記第二の電極構造の少なくとも１つの端子は、前記ＳＲＡＭセルのためのビットＮＯＴ端子を提供する、請求項５に記載の３−Ｄ  ＩＣ。
【請求項７】
前記第一の積層ＦＥＴ構造の前記第一、第二、及び第三のＦＥＴと同様に構成された第四、第五、及び第六のＦＥＴを含む第二の積層ＦＥＴ構造と、
前記第一の電極構造の前記第一、第二、及び第三の電極と同様に構成された第四、第五、及び第六の電極を含み、前記第二の積層ＦＥＴ構造に連結された第二の電極構造と、
を更に含み、前記第一及び第二の積層ＦＥＴ構造は、前記基板上で隣接して位置決めされ、異なるＳＲＡＭセルの部分を形成する、請求項４に記載の３−Ｄ  ＩＣ。
【請求項８】
前記ＦＥＴの各々は、フィンＦＥＴ、マルチゲートＦＥＴ、又はシングルナノワイヤＦＥＴの何れかである、請求項６に記載の３−Ｄ  ＩＣ。
【請求項９】
前記ＦＥＴの各々はシングルナノワイヤＦＥＴである、請求項７に記載の３−Ｄ  ＩＣ。
【請求項１０】
半導体デバイスであって、
第一のナノワイヤ層と、
前記第一のナノワイヤ層の上に位置決めされた第二のナノワイヤ層と、
前記第二のナノワイヤ層の上に位置決めされた第三のナノワイヤ層と、を含み、前記第一のナノワイヤ層、前記第二のナノワイヤ層、及び前記第三のナノワイヤ層は、半導体デバイスのソース−ドレイン領域内に位置決めされるナノワイヤ部分を含み、
前記第一のナノワイヤ層を接続され、前記ソース−ドレイン領域を通って前記ソース−ドレイン領域の上の第一の位置まで回される第一の電極と、
前記第二のナノワイヤ層に接続され、前記ソース−ドレイン領域を通って前記ソース−ドレイン領域の上の第二の位置まで回される第二の電極と、
前記第三のナノワイヤ層に接続され、前記ソース−ドレイン領域を通って、前記ソース−ドレイン領域の上の第三の位置まで回される第三の電極と、
を含み、
第一のコンタクト構造は、下地である電極構造の水平表面の上に位置決めされた前記第二のコンタクト構造の部分と段差付きである半導体デバイス。
【請求項１１】
前記ナノワイヤは、互いの上に相補的半導体材料を含む、請求項１０に記載の半導体デバイス。
【請求項１２】
半導体デバイスを形成する方法において、
初期接続区域を画定する基板を提供することであって、前記基板は、前記初期接続区域内に位置決めされた少なくとも３つのナノワイヤを有し、前記ナノワイヤは被覆されず、前記ナノワイヤの長手方向軸は水平方向に延び、前記ナノワイヤは垂直スタック内に位置決めされて、互いから離間され、前記ナノワイヤは第一のナノワイヤ、第二のナノワイヤ、及び第三のナノワイヤを含み、前記第二のナノワイヤは前記第一のナノワイヤの上に位置決めされ、前記第三のナノワイヤは前記第二のナノワイヤの上に位置決めされる、基板を提供することと、
前記第一のナノワイヤを被覆し、前記初期接続区域の上まで垂直方向に延びる第一の電極を形成することであって、前記第一の電極は段差付の断面を有する、形成することと、
前記第二のナノワイヤを被覆し、前記初期接続区域の上まで垂直方向に延びる第二の電極を形成することと、
前記第三のナノワイヤを被覆し、前記初期接続区域の上まで垂直方向に延びる第三の電極を形成することと、
を含む方法。
【請求項１３】
前記第一の電極、前記第二の電極、及び前記第三の電極は、互いから電気的に絶縁される、請求項１２に記載の方法。
【請求項１４】
ある電極の材料に選択的に接着し、ナノワイヤ材料には接着しない誘電体を選択的に堆積させることによって、各電極を電気的に絶縁することを更に含む、請求項１２に記載の方法。
【請求項１５】
前記初期接続区域はトランジスタデバイスのソース−ドレインバーである、請求項１２に記載の方法。
【請求項１６】
前記初期接続区域はトランジスタデバイスのゲート区域である、請求項１２に記載の方法。
【請求項１７】
幾つかのセルのワイヤは同じ電極を共有する、請求項１２に記載の方法。
【請求項１８】
段差付電極は、対応するセルの中、又は前記Ｓ／Ｄバーの中に位置決めされる、請求項１２に記載の方法。
【請求項１９】
選択的堆積を利用して、Ｓ／Ｄ領域内の電極間にアイソレーションバリアを製作することを更に含む、請求項１２に記載の方法。
【請求項２０】
凹部形成エッチングが等方性である、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
この出願は、２０１６年７月１９日出願の米国仮特許出願第６２／３６３，９７３号、２０１６年８月８日出願の米国仮特許出願第６２／３７２，１０６号、２０１６年４月１０日出願の米国仮特許出願第６２／３７３，１０４号明細書に基づき、その優先権の利益を主張するものであって、その内容の全てを引用して本明細書に組み込む。
【０００２】
本発明は、半導体デバイス及び集積回路等の半導体デバイスを製造する方法に関し、また、集積回路用のトランジスタ及びトランジスタ構成部品を製造することに関する。
【背景技術】
【０００３】
半導体デバイスの（特に、顕微鏡スケールでの）製造において、薄膜形成堆積、エッチングマスク生成、パターン形成、材料エッチング及び除去、並びにドーピング処理等の様々な製作プロセスが行われている。これらのプロセスは、基板上に所望の半導体デバイス素子を形成するよう繰り返し行われる。歴史的に、微細加工により、トランジスタは能動デバイス平面の上に形成される配線／メタライゼーションと共に１平面内に作成されており、従って、二次元（２Ｄ）回路又は２Ｄ製作と特徴付けられている。倍率変更の取り組みにより、２Ｄ回路内の単位面積当たりのトランジスタ数は大幅に増加したにも関わらず、倍率変更の取り組みは、倍率変更が１桁のナノメートル半導体デバイス製造ノードに突入するように、より大きな課題にぶつかっている。半導体デバイス製造業者は、トランジスタ同士が互いの上に積層される三次元（３Ｄ）半導体回路に対する要望を表明してきた。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従って、本開示の１つの目的は３Ｄ半導体回路の製造を容易にすることにある。
【課題を解決するための手段】
【０００５】
本開示の上記の、及びその他の目的は、基板表面を有する基板を含む３次元（３−Ｄ）集積回路（ＩＣ）によって提供されるかもしれない。第一の電気コンタクトを有する第一の半導体デバイスは、表面の第一の領域内の、基板表面半導体デバイスに実質的に平行な第一の平面上に形成される。第二の電気コンタクトを含む第二の半導体デバイスは、表面の第二の領域内の、表面に実質的に平行で、第一の平面から基板表面に実質的に鉛直な方向に垂直方向に離間された第二の平面上に形成される。第一の電極構造は、基板表面に実質的に平行な対向する上面及び下面と、上面及び下面を接続する側壁を含み、それによって電極構造は３次元電極空間を形成する。導電性充填材料は電極空間に提供され、誘電層は導電性充填材料を、第一の半導体デバイスの第一のコンタクトに電気的に接続された第一の電極の中と、第二の半導体デバイスに電気的に接続され、第一の電極から電気的に絶縁される第二の電極の中へと電気的に分離する。第一の回路端子は、電極構造の上面又は下面から垂直方向に延び、第一の電極に電気的に接続される。
【０００６】
他の態様によれば、半導体デバイスは、基板と、基板の上に形成されたゲートと、垂直方向に積層され、互いから分離されたナノワイヤを含むソース−ドレイン領域と、ソース−ドレイン領域内に形成された、各ナノワイヤをソース−ドレイン領域の上の位置に電気的に接続する段差付コンタクト構造と、を含む。この態様は、垂直スタック内の各ナノワイヤをデバイスの上に個別に接続できるという利点を提供するかもしれない。
【０００７】
他の態様によれば、半導体デバイスは、垂直方向に積層され、互いから垂直方向に分離されたナノワイヤを含むソース−ドレイン領域を含み、あるスタックの中に少なくとも２つのナノワイヤがある。段差付コンタクト構造はソース−ドレイン領域内に形成され、これは各ナノワイヤをソース−ドレイン領域の上の位置に電気的に接続し、段差付コンタクト構造は垂直方向に重複する電極を含む。
【０００８】
他の態様によれば、半導体デバイスは、第一のナノワイヤ層と、第一のナノワイヤ層の上に位置決めされた第二のナノワイヤ層と、第二のナノワイヤ層の上に位置決めされた第三のナノワイヤ層と、を含む。第一のナノワイヤ層、第二のナノワイヤ層、及び第三のナノワイヤ層は、すべて半導体デバイスのソース−ドレイン領域内に位置決めされる。ソース−ドレイン領域内に位置決めされ、各ナノワイヤ層をソース−ドレイン領域の上の位置に電気的に連結するように構成された段差付コンタクト構造。この構造により、ＰＦＥＴ上に直接ＮＦＥＴを有すること、又はその逆が可能となる。
【０００９】
他の態様によれば、半導体デバイスは、第一のナノワイヤ層と、第一のナノワイヤ層の上に位置決めされた第二のナノワイヤ層と、第二のナノワイヤ層の上に位置決めされた第三のナノワイヤ層と、を含む。第一のナノワイヤ層、第二のナノワイヤ層、及び第三のナノワイヤ層は、半導体デバイスのソース−ドレイン領域内に位置決めされたナノワイヤ部分を含む。第一のナノワイヤ層に接続され、ソース−ドレイン領域を通ってソース−ドレイン領域の上の第一の位置へと回される第一の電極、第二のナノワイヤ層に接続され、ソース−ドレイン領域を通ってソース−ドレイン領域の上の第二の位置へと回される第二の電極、及び第三のナノワイヤ層に接続され、ソース−ドレイン領域を通ってソース−ドレイン領域の上の第三の位置へと回される第三の電極。第一のコンタクト構造は、下地の電極構造の水平表面（horizontal  surface）の上に位置決めされた第二のコンタクト構造の一部と段差が付けられている。
【００１０】
本開示のまた別の態様は半導体装置を形成する方法を含み、方法は、長手方向軸が水平に配向された少なくとも３つのナノワイヤを含み、ナノワイヤが互いから離間されているナノワイヤの垂直スタックを有するソース−ドレイン領域を形成することを含む。ソース−ドレイン領域内に金属を堆積させることと、金属を特定のナノワイヤレベルまで凹ませることと、ソース−ドレイン領域内に垂直方向の相互接続部を形成することと、金属上にバリア材料を選択的に堆積させて、被覆されていないナノワイヤ上にはバリア材料を堆積させず、ソース−ドレイン領域内にソース−ドレイン領域の上の部分までコンタクト構造が形成されるようにすることと、を含むプロセスシーケンスが実行される。このプロセスシーケンスは、段差付の断面と、他の電極を支持する水平の段を有する複数の電極が形成されるまで繰り返される。
【００１１】
更に別の態様は半導体装置を形成する方法を含み、方法は、初期接続区域を画定する基板を提供することを含み、基板は、初期接続区域内に位置決めされた少なくとも３つのナノワイヤを有し、ナノワイヤは被覆されず、ナノワイヤの長手方向軸は水平方向に延び、ナノワイヤは垂直スタック内に位置決めされて、互いから離間され、ナノワイヤは第一のナノワイヤ、第二のナノワイヤ、及び第三のナノワイヤを含み、第二のナノワイヤは第一のナノワイヤの上に位置決めされ、第三のナノワイヤは第二のナノワイヤの上に位置決めされる。第一のナノワイヤを被覆し、初期接続区域の上まで垂直方向に延びる第一の電極が形成され、第一の電極は段差付の断面を有し、第二のナノワイヤを被覆し、初期接続区域の上まで垂直方向に延びる第二の電極が形成され、第三のナノワイヤを被覆して、初期接続区域の上まで垂直方向に延びる第三の電極が形成される。
【００１２】
更に別の態様は半導体デバイスを形成する方法であり、接続領域を第一の電極で充填することであって、接続領域は、垂直方向に整列され、互いから垂直方向に分離されたナノワイヤを有し、あるナノワイヤのスタック内に少なくとも３つのナノワイヤがあるようにする、充填することと、金属を、第一の電極が第一のナノワイヤだけを被覆するまで凹ませることであって、第一のナノワイヤはあるスタックの底部に位置決めされるような、凹ませることと、凹んだ金属に接続される第一の電極の垂直方向のラインを形成し、組み合わされた電極構造が段差付の断面を有するようにすることと、を含む。バリア層は、被覆されていない金属表面上に形成され、バリア層は被覆されていないナノワイヤの表面には堆積されない。
【００１３】
更に別の態様は半導体デバイスを形成する方法を含み、これは、少なくとも２つのレベルのナノワイヤを有する、垂直方向に積層された相補的ナノワイヤを含み、ナノワイヤに接続された段差付コンタクト構造を有する電界効果トランジスタを形成することを含む。段差付コンタクト構造の電極は、堆積された金属を均一に凹ませて水平な金属面を形成し、マスクを用いた金属堆積を使って、水平な金属表面に接続される、垂直方向に配向される金属の脚部を形成し、被覆されない金属表面上に誘電バリア層を選択的に堆積させて、ナノワイヤ材料上には誘電バリア層を堆積させないようにする選択的堆積によって、被覆されていない金属表面上に誘電バリア層を形成することによって形成される。
【００１４】
無論、本明細書中に説明するような異なるステップの検討の順序は明確にするために示されている。一般に、これらのステップは任意の適切な順序で実行されてもよい。加えて、本明細書中の異なる特徴、技術、構成、等のそれぞれはこの開示の異なる場所において検討される可能性があるが、それぞれの概念は互いとは無関係に又は互いと組み合わされて実行されてもよいことを意図している。従って、本発明は多くの異なる方法で具現化され、見ることができる。
【００１５】
この要約欄は、本開示又は請求する発明の全ての実施形態及び／又は増加的な新規性のある態様を特定するものではないことに留意されたい。むしろ、この要約は、異なる実施形態及び従来の技術に勝る新規性の対応点の予備的な検討を提供するだけである。発明及び実施形態の追加の詳細及び／又は可能性のある観点のために、読者は以下で更に検討するような本開示の詳細な説明欄及び対応する図面に向けられる。
【図面の簡単な説明】
【００１６】
【図１】開示の実施形態による積層相補型ＦＥＴデバイスの断面の略図である。
【図２】開示の実施形態による３Ｄ  ＳＲＡＭを形成するための開始構造例の断面斜視図である。
【図３】開示の実施形態によるアイソレーションステップを示す構造の略図である。
【図４】開示の実施形態によるアイソレーショントレンチ内の選択的充填材料を示す。
【図５】開示の実施形態による、Ｓ／Ｄ金属充填材料がＳ／Ｄバー内に提供された後の構造を示す。
【図６】開示の実施形態による、下側電極を画定するエッチングの後の例示的な構造を示す。
【図７】開示の実施形態による、下側チャネル金属上に形成された、選択的に堆積された誘電層を示す。
【図８】開示の実施形態による、第二のアイソレーショントレンチを形成するプロセスを描く。
【図９】開示の実施形態による、下側電極のコンタクトアップ部分を形成するプロセスを説明する。
【図１０】開示の実施形態による、下側電極のアイソレーションを描いた構造を示す。
【図１１】開示の実施形態による、このプロセスの結果として得られる構造を示す。
【図１２】開示の実施形態による、このプロセスの結果として得られる例示的な構造を示す。
【発明を実施するための形態】
【００１７】
本明細書中の技術は、回路デバイスが基板の平面に対して垂直方向に編成される３Ｄ集積回路の製造に関する。開示する実施形態によれば、垂直方向に編成された集積回路は、垂直方向に編成されたデバイスが同じ平面領域を占有するよう積層されるか、又は部分的に重なることができるように、それぞれのデバイスと略同じ平面に形成される電極を有することができる。これは、集積回路のための面積倍率変更能力を向上させる。本明細書中に開示する技術は、３Ｄ集積回路への能動回路デバイス（トランジスタ等）、受動回路デバイス（抵抗器、コンデンサ、誘導器、等）、又はかかるデバイスの組み合わせの積層に適用する。トランジスタは、例えば、フィン構成及び／又はマルチゲート構成を用いる電界効果トランジスタ（ＦＥＴ）デバイスであってもよい。
【００１８】
この開示の態様は、ナノワイヤ又はナノシートをＦＥＴ（電界効果トランジスタ）にまたは積層相補型ＦＥＴデバイスを通じて組み込むゲートオールアラウンド加工処理を用いるデバイス製造に関連する。ゲートオールアラウンド（ＧＡＡ）は、金属ゲートがシリコン又はシリコン／ゲルマニウムワイヤに物理的に巻装されるＦＥＴデバイスを識別する。ＧＡＡは、ゲートがシリコン又はシリコン／ゲルマニウムフィンに巻装されるフィンＦＥＴのトライゲートプロセスの更なる拡張である。フィンＦＥＴに対して、ゲートはフィンの４つの側面のうちの３つに巻装する一方で、ＧＡＡ  ＦＥＴデバイスに対して、ゲートは（例えば、分離した側面又は円形壁部を有していようとなかろうと）チャネルの全てに巻装する。ＧＡＡ  ＦＥＴデバイスの１つの種類はナノワイヤＦＥＴである。
【００１９】
ゲートオールアラウンド又はナノワイヤＦＥＴの恩恵のうちの１つは、論理デバイスの大幅な面積倍率変更を提供するために、ＮＦＥＴ及びＰＦＥＴデバイス（及びワイヤ）が互いの上に積層することができるという点で相補型デバイスを形成するために用いることができるという点である。従来の回路デバイスは、全てのＮＦＥＴワイヤがデバイスの一端に位置決めされ、全てのＰＦＥＴワイヤがデバイスの反対側の端部に位置決めされるように設計されている。３Ｄ相補型ＦＥＴデバイスにおいて、ＮＦＥＴ及びＰＦＥＴワイヤは互いの上に直接積層されてもよい。例えば、複数のＮＦＥＴナノワイヤを有する（垂直又は水平アレイに配置される）マルチゲートＮＦＥＴデバイスを、マルチゲートＰＦＥＴデバイスの上に積層できる。同様に、単一のナノワイヤからなるＮＦＥＴは単一のナノワイヤＰＦＥＴデバイスの上に垂直に積層されてもよい。この積層は、各ナノワイヤが回路デバイスの特定の端子への直接アクセス有する回路を可能にする。例えば、３−Ｄ  ＳＲＡＭは、ＳＲＡＭ（静的ランダムアクセスメモリ）デバイス内のビットライン接点へのアクセスを提供することができる上部ナノワイヤ、ＶＳＳ（負電源電圧）に対して独立して接触することができる下部ＮＦＥＴワイヤ、ＶＤＤ（正電源電圧）に対して独立して接触することができる底部ＰＦＥＴワイヤ、等を含んでいてもよい。デバイスの特定の端子に独立して接触する各ワイヤの能力は大幅な面積倍率変更の恩恵を提供する。ナノワイヤ等のＦＥＴデバイスが互いの上に（ＮＦＥＴワイヤ及びＰＦＥＴワイヤを混合して）相補的に積層される場合、それぞれは、電極間の容量性帯電を防ぐために誘電体膜によって分離されるＳ／Ｄ（ソース−ドレイン）バー内に個々の電極を必要とする。
【００２０】
相補型ＦＥＴ構造による１つの課題は、ＭＯＬ（ラインの中央）の複雑性が相互に接続し、ＢＥＯＬ（ラインの後端）メタライゼーション層がＳ／Ｄバー内の個々の電極への接続を可能にすることを必要とされることと共にある。互いの上に相補的に積層されるＰＦＥＴ及びＮＦＥＴワイヤだけが存在する簡単なＳＲＡＭにとって、ラインの中央（ＭＯＬ）及びラインの後端（ＢＥＯＬ）の金属はかなり集まっている。
【００２１】
例えば、第１のバイアレベル（Ｖ−１）及び第１の金属層（Ｍ０）は、ＳＲＡＭインバータのクロスカップリングを画成し、Ｍ１までのワードライン（ＷＬ）接続のためのペデスタルを提供し、且つ、Ｍ２までのＳＲＡＭのＶＤＤ、ＶＳＳ、ビットライン（ＢＬ）、及びＢＬＢ接点を提供するために用いられてもよい。この実施例において、Ｍ０におけるパターン密度はかなり複雑であり、それぞれ、Ｍ１及びＭ２までのＷＬ及びＶＤＤ／ＶＳＳ接点のためのクロスカップリング局所相互接続及びペデスタルの組み合わせに嵌合するために、ＳＲＡＭセルの大きさを増大させることを必要とする。
【００２２】
ＢＥＯＬ金属から個々のＳ／Ｄバー電極に達するまで接続する場合、接触は必要な電極への接点をパターン成形することによって行われてもよく、誘電体によって設定される厚さの内部スペーサを巻装することは電極間の容量性帯電を防ぐ必要がある。例えば、積層される横方向ナノワイヤの数が増加するにつれて、接点の数は必要なＳ／Ｄバー電極まで低下する。２層ワイヤ構成に対して、下部電極まで達する接点を作成するかかるプロセスを行うことはＭＯＬ及びＢＥＯＬにおいて更に密集させることにより可能である。３層以上のワイヤプロセスに対しては、補償するよう更なる密集及び／又はデバイスの面積倍率変更の増加を防ぐために、別の解決法が望ましい。
【００２３】
本明細書中の技術は、これらの電極が相補的に積層するＮＦＥＴ及びＰＦＥＴワイヤに関連する大幅な面積倍率変更の恩恵を可能にするよう自己整合能力を組み込むＢＥＯＬメタライゼーション層へ個々に接触することができるように、Ｓ／Ｄバー電極を構築することを含む。技術は「階段状」又は段差付ソースドレイン電極を部分的に重ねることを含む。再現可能なプロセスがＳ／Ｄ電極内の増加する「段階状」プログレッションを形成するよう行われてもよく、ここで各段階はＭＯＬ及びＢＥＯＬ金属まで延在する自己整合接点を生じる。
【００２４】
このデバイス構成と方法により、各ナノワイヤデバイスはデバイス内の何れの端子とも個別の接続を有することができ、そのため、ＭＯＬ及びＢＥＯＬ配線の複雑さを、ワイヤの分離がＳ／Ｄバーを通じて／その中で行われる、より単純なレイアウトへと大きく移行させることができる。図１は、開示の実施形態による積層相補型ＦＥＴデバイスの断面の略図である。図１の特定の例において、４つのＳＲＡＭメモリセルのアレイの断面が示されている。図１において、円はナノワイヤの断面を示し、ＰＦＥＴワイヤ１０１は丸で囲まれた「Ｐ」、ＮＦＥＴワイヤ１０３は丸で囲まれた「Ｎ」で示される。ナノワイヤはＳ／Ｄ金属充填材料１０５により取り囲まれ、これは段差付電極を形成する。斜めのハッチング線１０７は誘電フィルムを示し、これは電極の各段の上に、各電極が階段状に形成される際に選択的に堆積され、すなわち被覆されていない／露出したナノワイヤには堆積されず、後で更に述べるように階段状の断面形状を有する。符号のないナノワイヤ１０９は、断面で示されているセルの部分に能動トランジスタを提供せず、ワイヤ１０９の直後又は直前の（すなわち、他の断面における）ナノワイヤスタックを、同じセル又は異なるセルのための能動トランジスタとして使用できる。それゆえ、符号のないナノワイヤ１０９は、プレースホルダと考えることができる。最も下のレベルの符号のないナノワイヤ１０９はＰＦＥＴワイヤでありえ、その一方で中間レベルの符号のないワイヤ１０９はＮＦＥＴワイヤでありうる。ナノワイヤは基板を通じて延びるため、これらは、そのデバイスの設計に応じて、メモリセルの幾つかのＳ／Ｄ領域においては能動ＦＥＴデバイスとして使用でき、他のＳ／Ｄ領域においてはＦＥＴデバイスとして使用されない。幾つかの実施形態において、符号のないワイヤ１０９は、能動トランジスタを相互に、または他の電気構成部品に電気的に連結するために使用されてもよい。符号のないナノワイヤを６つのトランジスタのＳＲＡＭ回路のインバータのクロスカップルに使用する例は、米国仮特許出願第６２／３７２，１０６号明細書に記載されており、これを引用して本明細書に組み込む。
【００２５】
階段状構造は、制御ゲートがＦＥＴアレイ内部に形成され、階段状電極構造が各制御ゲートに接触するためにアレイの外側に確立される３Ｄ  ＮＡＮＤデバイスのために用いられてきた。３Ｄ  ＮＡＮＤの場合は、階段状構造が隣接アレイの外側にあることを必要とし、且つ、有効面積がチップ上で階段状に嵌合することを必要とする。しかし、本明細書中の技術により、段差付配線は、３Ｄ論理アレイの物理的な一部であるＳ／Ｄ領域（又はゲート領域内で）と部分的に重なり、その内部に形成される。この編成により、従来のデバイスと比較してこの開示のデバイス内に階段状を構築することに関連する面積倍率変更損失は僅かであるか、全くない。
【００２６】
従って、開示された技術は、多数の電極が段差付にされ、Ｓ／Ｄバー内部で互いに対して積層されて積層ナノワイヤフローにおける個々のワイヤへの接触を可能にしながら、論理デバイス内部のソース／ドレイン（Ｓ／Ｄ）バー内に多数の電極を形成することを含む。この構造により、事実上、複数のＳ／Ｄバーを１つのＳ／Ｄバーの面積内に有するデバイスが可能となり、これは、各電極が物理的かつ電気的に互いから分離されるからである。したがって、ワイヤは上へ上へと相補的に積層でき、各ワイヤはデバイス内の固有の端末回路に個別に接続できる。この構成は、デバイスの両側において物理的に分離されるＮＦＥＴ及びＰＦＥＴワイヤまたはフィンを有する従来の編成とは対照的に、ＮＦＥＴワイヤがＰＦＥＴワイヤの上に積層される（垂直方向に積層される）ことを可能にする。ＮＦＥＴ及びＰＦＥＴワイヤを積層することにより、所定のデバイスの大幅な面積倍率変更が可能となる。この構造は、ＮＦＥＴワイヤがＰＦＥＴワイヤの上に折り重ねられているものと見なすことができる。
【００２７】
前述のように、ＮＦＥＴワイヤがＰＦＥＴワイヤの上に積層される高速性能ＳＲＡＭの場合、３つの別々の電極を含むＳ／Ｄバーを形成できる。例えば、図１に戻ると、下部電極１１５はＰＦＥＴ  １０１と接触するＶＤＤのために使用され、真ん中の電極１１３は中央のＮＦＥＴ  １０３と接触するＶＳＳのために使用され、１つの電極は上のＮＦＥＴ  １０３と接触するＢＬ（又はＢＬＢ）のために使用される。階段状のパターンは図１において見ることができ、突出するコンタクトアップ延長部を有する分離された電極の繰返しパターンを生成でき、上へ上へと層状に重ねることができ、各段が接触対象のそれぞれのワイヤを包み込む。
【００２８】
単純化されたプロセスフローでは、段差付の最下位／第一の／下部電極１１５がまず形成され、次に誘電バリア１０７が金属電極１１５の上に選択的に堆積される。このプロセスが追加の各ワイヤについて繰り返され、第二の段差付ワイヤ（「段」という）１１３が第一の段１１５の上に載り、第三の段差付ワイヤは第二の段１１３の上に載ることができ、等々である。プロセスは、個々の端子に接続されるすべてのワイヤをデバイス内に収容するために指定又は明示された回数だけ繰り返される。図１の例において、最後のワイヤ電極１１１は、残りの（すなわち、最後に形成された）段／棚部の上に堆積される金属プラグとして具現化できる。
【００２９】
図１からわかるように、各「段」は、所望の導電ワイヤ又は線１２１のほか、延長部１２３（垂直方向の構成部品）を包含し、これは電極を上側メタライゼーション層に、金属延長部（ｍｅｔａｌ  ｅｘｔｅｎｓｉｏｎ−ｕｐ）に接続できるコンタクト１２５によって接続する。高速性能相補型ＦＥＴ  ＳＲＡＭの例示的ケースのためのこのような構造を製造する方法を図２〜１２に示し、以下に説明する。
【００３０】
本明細書中の技術の利点には、相補型ＦＥＴデバイス内にＮＦＥＴ及びＰＦＥＴワイヤを上へ上へと積層できるようにすることを通じて実現される大幅な面積倍率変更が含まれる。セル全体で複数のＳ／Ｄバーを個々のバーとして延ばさなければならない代わりに、各デバイスのＳ／Ｄバーの全てを垂直方向に含め、共通のＳ／Ｄバー構造の中で互いから絶縁できる。本明細書中の構造により、セル間で電極をより容易に共有できる。図１からわかるように、ＳＲＡＭの場合、これによって、１つのコンタクト１２５が２つの隣接するＳＲＡＭセルと接続できる（例えば、ＶＳＳコンタクトに共通のセル１及びセル２）方法でＶＤＤ及びＶＳＳを東西に（すなわち、ナノワイヤの長さ方向と交差する方向）共有されるようにすることができる。典型的に、これは、Ｍ０レベルの各アクセスポイントにコンタクトを有し、Ｍ１レベルの共通接続まで電源供給することを通じて行われる。しかしながら、本明細書中の技術では、１つの単独コンタクトだけが必要である。４つ以上の電極が必要な実施形態の場合、階段状のＳ／Ｄバーの金属延長領域内のコンタクトから下部電極までのいかなる抵抗の問題も、埋設レールへの下方接続を行うことによって調整できる。埋設レールの考えでは、パワーレールは能動デバイスの下でパターニング及びメタライズされ、Ｓ／Ｄバー及び金属ゲートの下のＳＴＩ酸化物の中か、当初のＦＩＮ構造がパターニングされる場所同士間のＳＴＩ酸化物及びバルクシリコンの中の何れかに埋め込まれる。埋設レールにより、ＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  Ｏｆ  Ｌｉｎｅ：配線工程）において倍率変更される論理デバイスのために更に混雑緩和が提供され、これは、埋設パワーレールの場合、今度はサポートルーティングラインだけを必要とする。パワーレールを相補型ＦＥＴデバイスに埋め込むことによって、Ｖｄｄ及びＶｓｓとの接続は、埋設パワーレールに当たるまで下方にのみ延ばせばよく、それによって、ＳＲＡＭの場合、ＢＥＯＬ金属層との上への接続がＳ／Ｄバーの一番上の電極にのみ必要となる。積層電極のための設計により、この実装は製造が格段に容易になる。
【００３１】
相補型ＦＥＴデバイスにおいて、ＮＦＥＴ及びＰＦＥＴワイヤは上へ上へと積層されて、面積倍率変更利益を提供する。先述のように、従来のＦＥＴデバイスでは、ＮＦＥＴ及びＰＦＥＴワイヤはセルの両端に位置付けられる。ＳＲＡＭの場合の論理デバイスでは、この配置は事実上、デバイスに必要な面積を２倍にする。ＦＥＴデバイスには様々な異なる種類と構成がある。本明細書中で実施形態を説明する便宜のために、説明は主として相補型ＦＥＴ高速性能ＳＲＡＭに焦点を当てており、その中ではＰＦＥＴの上のＮＦＥＴの上のＮＦＥＴワイヤが、あるデバイスの面積倍率変更に使用される。本明細書中の技術は、何れの３Ｄ論理デバイスにも容易に応用できることに留意されたい。また、電極の横方向の積層は、最適なルーティングを満たす何れの順序でも行うことができ、すなわち、ＰＦＥＴ電極とワイヤをＮＦＥＴ電極の上に積層させることも、これによってＢＥＯＬルーティングがランダム論理セルの場合により容易になるのであれば、可能となる。
【００３２】
図２〜１２は、開示された実施形態による、３Ｄ  ＳＲＡＭを形成するための１つの例示的なプロセスを説明するための断面斜視図である。図２〜１２は、例示的なプロセスフローを示すために製造されている３Ｄ  ＳＲＡＭ構造と、積層された相補型ＦＥＴ構造の中に存在する個々のワイヤ間の局所的相互接続を可能にすることのできる、階段状又は段差付ソース／ドレイン（Ｓ／Ｄ）を形成するための技術を提供する。この例示的なフローの開始点は、ゲートのメタライゼーションが完了した後であり、ここで、Ｓ／Ｄバーのメタライゼーションを行う。加工の中のこの地点で、シリコン又はシリコン−ゲルマニウム（ＳｉＧｅ）ナノワイヤはＳ／Ｄバー領域内で切断され、ゲートスペーサの中へと凹ませられており、Ｓ／ＤエピタキシャルドープＳｉＧｅ又はＳｉが露出したナノワイヤの端から成長している。３Ｄ  ＦＥＴ回路内にソース及びドレイン領域を形成する例は、米国仮特許出願第６２／３７３，１６４号明細書に記載されており、これを引用して本明細書に組み込む。それゆえ、この開始ステップにおけるＳ／Ｄは基本的に、Ｓｉ及び／又はＳｉＧｅエピが成長したゲートスペーサ材料により境界が定められる。ゲートスペーサ材料は、ＳｉＯＣ、ＳｉＮ、ＳｉＯＣＮ又は、ゲートをＳ／Ｄバーから絶縁する他の何れの適当な材料であってもよい。チタン等の金属の薄膜をＳ／Ｄバーの中にＡＬＤによって堆積させて、ＭＩＳ（金属−絶縁体−半導体）コンタクトを作ることができ、その後、ＴｉＮ等の誘電ライナが堆積される。Ｓ／Ｄバーの残りの部分には、加工の中のこの地点でＳｉＯ等の誘電体を充填できる。
【００３３】
図２は、開示された実施形態による、３Ｄ  ＳＲＡＭを形成するためのある例示的な開始構造の断面斜視図である。構造２００は基板２０１を含み、その上に複数のＳＲＡＭセルが形成される。基板は、例えばＳｉ又はＳｉＧｅ等の半導体材料のモノリシック基板であってもよい。シャロートレンチアイソレーション領域（ＳＴＩ）２５０が概略的に示されている。点線２０３は各ＳＲＡＭセルの「境界」を画定し、これは断面で示される３つのナノワイヤのほか、図の断面（の後ろ又は前の何れかの）異なる断面における他の積層構造の中に提供される３つのナノワイヤを含む。それゆえ、断面は、各々が６つのナノワイヤＦＥＴデバイスを含む４つのＳＲＡＭセル領域２０３のアレイに沿って示されている。
【００３４】
図２からわかるように、構造２００はゲート領域２０７を含み、ゲート領域２０７の両側にゲートスペーサ（ｌｏｗ−ｋスペーサ）２０９を有する。ゲートスペーサ２０９は、これから形成されるべきＳ／Ｄバーの境界を定める。このプロセスフローの中で、ＳｉＯの堆積物はソース／ドレインバー領域をその後の加工のために充填できる。図２において、ＳｉＯ充填材料２２０が示されているが、断面はＳ／Ｄエピ領域２１１、２１３、２１５を通るように提供されて、ワイヤ（すなわち、ソース／ドレインエピ）がどこにあるかが強調されている。ゲート領域２０７ａ及び２０７ｂは、ＳＲＡＭセルの部分を提供する異なる断面の同様の構造を描いている。
【００３５】
各セル２０３は積層ナノワイヤ構造２０５を含み、これは垂直方向に積層された３つの横のナノワイヤを含む。積層ナノワイヤ構造２０５は、例えば、Ｓｉ及びＳｉＧｅ材料の交互の層のフィンから形成されてもよく、このもともとのフィン構造が参考のために図２において破線で示されている。図２の例では、各ワイヤスタック２０５はＮＦＥＴワイヤ２１１を一番上のワイヤとして含み、これはＳＲＡＭのＢＬ及びＷＬラインに接続される。他のＮＦＥＴワイヤ２１３（中央）は、ＳＲＡＭのＶＳＳに接続され、ＰＦＥＴワイヤ２１５（一番下）はＳＲＡＭのＶＤＤに接続される。前述の図１と異なり、符号のない、すなわち「プレースホルダ」のナノワイヤは図２〜１２には示されていない。しかしながら、各セルの追加の能動ナノワイヤ（図示されているものの後ろ又は前）がプレースホルダの位置２０５’に提供されてもよいと理解されたい。それゆえ、１つの実施形態において、セル領域２０３の平面図は、プレースホルダの位置２０５’の後ろに提供される３つのナノワイヤの他のスタックに関して、斜めに位置付けられた３つのナノワイヤのスタック２０５を含む。
【００３６】
図２〜１２の例において、ゲート領域のナノワイヤはシリコンで構成される（しかし、本明細書中の技術はＳｉＧｅワイヤ又は他の種類の半導体ワイヤにも適用される）。そのため、ワイヤスタック２０５の一番下のＰＦＥＴ  ２１５ワイヤは、シリコンの、ゲートスペーサ２０９を通って突出する端から延びる、ボロンがドープされた（Ｂドープ）ＳｉＧｅソース−ドレインエピタキシャル成長（「エピ」という）を有する。ＮＦＥＴワイヤ２１１及び２１３の各々は、シリコンワイヤの端から延びる、リンがドープされた（Ｐドープ）シリコンのソース−ドレインエピを有する。図２〜１２の説明の中で、ドープされたＳｉＧｅエピソース／ドレイン領域は、シリコンナノワイヤの一部と考えられる。
【００３７】
各セル領域２０３は、互いから分離できる。図３は、開示の実施形態によるセル間分離ステップを描いた構造３００の略図である。このようなセル間分離は、装置全体にわたりパターニングされたハードマスク３０１を形成することによって実行でき、これは、Ｓ／Ｄバー内のＳｉＯ充填材料２２０にアイソレーショントレンチ３０５をエッチングするための一連のトレンチ又は開口部３０３を画定する。トレンチ３０５は、ゲートスペーサの壁２０９に向かって途中まで延びるライナ３０７を露出させる。ライナは、Ｔｉ／ＴｉＮ層又は他の何れの適当な材料で形成されてもよい。アイソレーショントレンチ３０５のあるサイズは、最終的にＢＥＯＬ金属から各種のナノワイヤ「レベル」の各々と接触する電極まで接続させることになる、対応するコンタクトに必要なものと等しくなるように設定できる。このアイソレーショントレンチ３０５は、アイソレーション材料を取り除き、Ｓ／Ｄバーの金属に置き換えることによって、ＢＥＯＬから電極「フロア」への直接的コンタクトとなることができる。
【００３８】
ＳＲＡＭアレイの中にアイソレーショントレンチ３０５が開けられた後、これはＳ／Ｄバーの中の他の材料に対して選択的な、選択的充填材料４０１で充填される。図４は、開示の実施形態によるアイソレーショントレンチ内の選択的充填材料を示す。図のように、構造４００は、ＳｉＯ  ２２０に対して選択的な充填材料４０１、例えばＳｉＮであってもよいゲート領域２０７のゲートの上に典型的に形成されるゲートスペーサ材料２０９及び誘電キャップ材料を含む。図２〜１２の例において、ドープカーボン充填材料が充填材料４０１として使用されており、これは開口部を充填し、その後、プロセスの中の後の段階で容易に剥ぎ取ることができる。Ｓ／Ｄバーの後ろに形成されているＳ／Ｄバー領域のためのゲート領域２０９’、ＳｉＯ充填部２２０’、及び充填部４０１’が断面で示されている。Ｔｉ／ＴｉＮライナは、図４において充填部２２０で覆われている。
【００３９】
ＳｉＯ  ２２０は、気相エッチングプロセス等の等方性エッチングプロセスを通じて選択的に除去できる。このプロセスは、例えば東京エレクトロン株式会社により製造されるＣＥＲＴＡＳツールを用いて実行できる。このようなエッチングは、Ｓ／Ｄバー内のワイヤ２１１、２１３、２１５の突出するＳ／Ｄエピを包み込むことができ、他の材料に対して非常に高い選択性を有し（例えば、１００：１以上のエッチング選択性）、ＳｉＯ  ２２０がエッチングされて、ゲートスペーサの材料、Ｓ／Ｄエピ材料を覆うＡＬＤ  Ｔｉ／ＴｉＮライナ、及びトレンチ３０５の中にすでに充填されている充填材料４０１（例えば、ドープカーボン）はエッチングしないものであるべきである。それゆえ、ＳｉＯ充填部２２０の選択的エッチングにより、ゲートスペーサの側壁２０９と突出するナノワイヤ２１１、２１３、及び２１５の上にＴｉ／ＴｉＮライナ３０７が露出すべきである。従来のプラズマ系等方性エッチングは、ナノワイヤ２１１、２１３、２１５の周囲を完全にエッチングするには不十分であるかもしれず、これはプラズマエッチングに依然としてある程度の指向性があるほか、通常、選択性が不十分であるからである。それゆえ、気相化学酸化物除去等の完全な等方性エッチングが有利でありうる。
【００４０】
次に、開放したＳ／Ｄバー（ＳｉＯ  ２２０が除去されている）がＳ／Ｄ金属で充填される。図５は、開示の実施形態による、Ｓ／Ｄ金属充填部がＳ／Ｄバーの中に提供された後の構造を示している。構造５００は、Ｓ／Ｄバーに金属５０１を充填することによって形成でき、これは後で研磨され、金属充填部５０１が、金属ゲート領域２０７の表面上に存在するキャップの表面と平坦化される。それゆえ、金属充填部５０１は、再び平坦化されるオーババーデンを有する可能性がある。図５からわかるように、金属充填部５０１は図１〜４のＳｉＯ充填部２２０の代わりとなる。金属充填部５０１’もまた、他のＳ／Ｄバー領域に示されている。金属充填部５０１はコバルト、ルテニウム、又は他の何れの適当な導電材料であってもよい。図２〜１２の例においては、コバルトが使用されている。
【００４１】
Ｓ／Ｄ金属が充填されると、Ｓ／Ｄバー金属の等方性エッチングを通じて下側の「フロア」電極又は下層チャネルを画定できる。図６は、開示の実施形態による下側電極を画定するエッチングの後の例示的な構造を示している。構造６００は、以前に堆積されていた金属５０１から形成される下側電極部６０１を含む。図のように、金属充填部５０１のエッチングは、一番下のＰＦＥＴ  Ｓ／Ｄエピ２１５及び真ん中のＮＦＥＴ  Ｓ／Ｄエピ２１３のレベル間で終了する。それゆえ、第一のレベル（例えば、２１５）のナノワイヤは金属５０１で被覆され、第一のレベルの上のスタック（例えば、２１１、２１３）のナノワイヤは被覆されない。図６の断面からわかるように、充填部４０１はゲートスペーサ２０９及びその上に提供されたライナ３０７から突出している。
【００４２】
前述のＳｉＯ  ２２０を除去するためのエッチングと同様に、Ｓ／Ｄ金属５０１の等方性エッチングは、Ｔｉ／ＴｉＮライナ、ゲートスペーサ２０９、充填部４０１等の露出している他の材料のすべてに対して選択的であるべきである。例えば、コバルトと原子層堆積（ＡＬＤ）によるＴｉとの間の選択性に限界がある場合、ＡＬＤ  Ｔｉフィルムは任意選択により、ＴｉとＳ／Ｄエピ材料（ＳｉＧｅ／Ｓｉ）との間のアニーリングの後に、Ｓ／Ｄバーを開放する前に除去することができる。Ｔｉは、（１）Ｓ／Ｄエピの表面のみに選択的に堆積させて、後に装置のエピ以外の区域から除去する必要がないようにするか、又は（２）単純なＡＬＤ  Ｔｉフィルムが堆積されている場合、それがＴｉＳｉをＳ／Ｄエピの表面に形成することになり、装置の残りの部分はＴｉＳｉに対して選択的に、選択的に除去できるＡＬＤ  Ｔｉで被覆されるようにすることができる。何れのプロセスも「公知の技術」と考えるべきである。図のように、下部、すなわち「フロア」電極５０１（これは、ＶＤＤコンタクトを形成することになる）は、ゲートスペーサ２０９上に提供されるＴｉ／ＴｉＮライナ３０７から突出している。
【００４３】
ＴＥＬのＣＥＲＴＡＳシステム等の器具を用いてこのような金属等方性凹部形成エッチングを実行することは、気相エッチングが周期的サイクルでありうるという点で有利であるかもしれない。そのため、エッチングの各サイクルにより、一定の量の金属凹部が形成される。この１サイクルあたりの凹部の量はまた、凹部の自己整列が単にある凹部形成エッチングで使用されるサイクルの数を通じて実現できるように変更できる。金属は当初、ＣＭＰを通じて、金属ゲート領域２０７の誘電キャップの表面で停止するように加工されるため、これによって、周期的凹部形成エッチングプロセスが、論じられている例示的なフローの中でｚ−高さ方向へのある程度の見かけ上の自己整列を実現できるような有効な「ゼロポイント」が得られる。図６は、金属チャネル６０１を作るために凹ませられた金属充填部５０１又は第一のナノワイヤ層を占める金属構成部品を示す。
【００４４】
等方性凹部形成エッチングプロセスを通じて下側「フロア」電極が画定されると、下側チャネルは上側チャネルから分離される。この分離プロセスは、選択的堆積プロセスを通じて完遂される。選択的堆積は、選択的エッチングと同様の堆積プロセスである。図７は、開示の実施形態による、下側チャネル金属上に形成される、選択的に堆積された材料を示している。選択的堆積により、材料は特定の材料の上に堆積又は成長させられ、他の、又は残りの材料上には堆積されない。図７からわかるように、材料７０１は電極部６０１の上に選択的に堆積される。例えば、酸化アルミニウム（ＡｌＯ）及びＡｌＯ／ＳｉＯは、コバルト（Ｃｏ）／ＣｏＡｌの上に選択的に堆積させることができ、図２〜１２の例示的なフローのＳ／Ｄバーの他の開放材料のいずれの上にも（ＴｉＮライナ、ドープカーボントレンチ充填部、ＳｉＮキャップ、その他）堆積されない。このような堆積は、スタック２０５の被覆されていないナノワイヤの上への誘電材料の堆積を回避することが望ましいため、有利である。したがって、突出したＳ／Ｄエピ２１３の下にこの堆積材料を選択的に堆積させることにより、一番下のＳ／Ｄ金属「フロア」上に連続的なフィルムを作ることができる。
【００４５】
このフローの中の選択的堆積プロセスに代わるのは、Ｓ／Ｄバーの中に完全に誘電体を堆積させ、その後にＣＭＰを行い、更に、凹部を選択的にエッチングすることである。このプロセスは、Ｓ／Ｄバー金属５０１を凹ませて、下側フロアチャネル６０１を形成する、その前のステップより困難であり、これは、その前のステップを終了させる縁端位置が単純に、一般に互いから３０〜４０ｎｍ離間されている２つのＳ／Ｄバーエピ（２１３と２１５）の間であったからである。（選択的堆積の代わりに）このような凹部形成エッチングを使用することは、５ｎｍのオーダという必要な誘電厚さを形成するために凹部を精密に停止させる必要があるため、難しいかもしれない。それゆえ、選択的堆積は、誘電フィルムの厚さを、最終的なフィルム厚さの均一性に関する許容範囲（及びしたがって、キャパシタンス）がより広い一定の堆積プロセスを通じて制御できるため、好ましい選択肢であるかもしれない。更に、選択的堆積は一般に、プロセスステップ数がより少なく、望ましくないＣＭＰと困難な凹部形成エッチングプロセスを回避できるかもしれない。
【００４６】
次に、Ｓ／ＤバーがＳｉＯ  ２２０又は、下側誘電ライナ７０１（例えば、ＡｌＯ）とＳ／Ｄバーの壁を被覆するＴｉＮライナ３０７に対する選択性を有する他の何れかの種類のフィルムで充填される。ＳｉＯ  ２２０が堆積されると、ゲート領域２０７内の金属ゲート誘電体の上部までＣＭＰで研磨することができ、そのために第二のアイソレーショントレンチをパターニングすることができるフロアを提供する。図８は、開示の実施形態による第二のアイソレーショントレンチを形成するプロセスを描いたものである。図のように、構造８００はＳ／Ｄバーの中のＳｉＯ  ２２０を含む。再び、従来のリソグラフィによるパターニングプロセスを使って、充填材料２２０を通ってフロア電極に至る開口部を作るためにパターニングされたエッチングマスクを作ることができる。図８からわかるように、形成されたエッチングマスク８０１は、基板２０１上に提供され、開口部８０３を含む。この第二のエッチングマスク８０１は、階段状構造の次の「段」又は「フロア」のための境界を形成する役割を果たす。トレンチ８０５は、ＳｉＯ  ２２０（又はＳ／Ｄバーの中のその他の充填材料）の中へと開けられ、下部「フロア」金属電極５０１の上に選択的に堆積された誘電フィルム７０１の表面で停止する。トレンチがフィルム７０１（この例ではＡｌＯ）の上に到達すると、フィルム７０１は穿孔されて、その下の金属５０１が露出する。例示を目的として、図８の構造８００は、ＳｉＯ充填部２２０をエッチングする前のトレンチ領域８０５’と、トレンチ充填部２２０と誘電体７０１のエッチングの後のトレンチ８０５を示している。
【００４７】
次に、下側レベルの金属５０１まで開放したトレンチ８０５はＳ／Ｄ金属で充填される。この充填部は、一番下の「段」又は「フロア」電極から、ＭＯＬ（ｍｉｄｄｌｅ−ｏｆ−ｌｉｎｅ）又はＢＥＯＬ金属との接続を実現できるＳ／Ｄバーの表面へのアクセスを提供する電極の「コンタクトアップ」部を提供し、また、追加の選択的堆積プロセスを実行して下部電極とＭＯＬ／ＢＥＯＬモジュールまでの延長「コンタクト」を更に分離できる縁端も提供する。図９は、開示の実施形態による、下側電極のコンタクトアップ部を形成するプロセスを示す。構造９００は、開放トレンチ８０５の中に堆積された金属９０１を含み、その後、ＣＭＰステップを使って、Ｓ／Ｄ金属９０１を再び金属ゲート２０７の上の誘電キャップの高さに合わせることができる。ＣＭＰプロセスの中で、ＳｉＯハードマスク（これは、リソグラフィによるトレンチからＳ／Ｄ  ＳｉＯまでの遷移層として使用されてもよい）もまた取り除くことができ、これは、ＣＭＰが金属ゲート２０７の上のＳｉＮキャップで終了するからである。それゆえ、一番下のナノワイヤまでの第一の電極９１５は水平構成部品９０３（「ワイヤ」又は「ライン」）又は部材と、垂直構成部品９０５又は部材（「コンタクトアップ」）を有する。全体として、この電極９１５は図９に示されるように段差付形状を有する。
【００４８】
下側電極金属が完成した後、電極９１５を完全に分離できる。すると、ＳｉＯ  ２２０を、再び等方性選択的エッチングプロセス（例えば、気相エッチング）を通じて取り除くことができる。下部金属電極５０１の部分の上に選択的に堆積されていたＡｌＯの誘電フィルム７０１の露出部分は、任意選択により、原子層エッチング（ＡＬＥ）又はプラズマエッチングを通じて取り除くことも、保存することもできる。この例示的なフローでは、一番下のＣｏ及びＣｏ／Ａｌの下部金属電極５０１の上のＡｌＯ誘電フィルム７０１は簡潔にするために取り除かれている。
【００４９】
ここで、最初に形成されたトレンチ３０５の中の充填材料４０１を取り除いて、下側チャネルの最も下の「フロア」又は「ステップ」の底部のギャップ１００１（図１０参照）を露出させることができる。Ｓ／Ｄ金属５０１が完全に露出したら、Ｓ／Ｄ金属５０１の上に他の選択的な誘電体堆積プロセスを実行して、下部電極９１５を分離することができる。図１０は、開示の実施形態による下部電極の分離を描いた構造を示す。図のように、構造１０００は、ワイヤ部分９０３と「コンタクトアップ」構造９０５を含む下部電極９１５を電極構造のその他の「フロア」又は「段」から分離するための誘電材料の選択的堆積部１００３を含む。
【００５０】
その後の金属コネクタ又は「段」若しくはチャネルフロアは、下部チャネル電極９１５と同様のタイプの方法でパターニングし、必要な個々のチャネル数に必要なだけ繰り返すことができる。例えば、その後のプロセスステップには、Ｓ／Ｄ金属をＳ／Ｄバーの中に堆積させることと、その後、次の電極／金属ラインの高さを画定するために選択的に金属に凹部を形成することが含まれる。それに続いて、第二のＳ／Ｄ金属チャネル上に誘電フィルム又はバリア層が選択的に堆積される。残りの空間は、再びＳｉＯで充填でき、現在の電極／金属ラインのための「コンタクトアップ」を画定するための第三のエッチングマスクを形成し、（トレンチ等により）パターニングすることができる。第二の電極の上の誘電体を開放してＳ／Ｄ金属を露出させ、水平の棚部又は段を垂直コネクタに電気的に接続することができる。再び、選択的堆積は、Ｓ／Ｄ電極の第二とその次の（第三の）レベル又はフロアとの間に誘電バリアを形成するために使用される。
【００５１】
図１１は、開示された実施形態による第二の電極を形成した後の例示的な構造を示す。図のように、真ん中の電極１１１３は下部電極９１５の上に形成されて、誘電体１００３によってそこから分離される。下部電極９１５と同様に、真ん中の電極１１１３はワイヤ部１１０３とコンタクトアップ部１１０５を含む。真ん中の電極１１１３の上に追加の誘電体１１１５が提供される。この段階において、Ｔｉ／ＴｉＮ材料３０７が上部電極の領域内で露出する。真ん中のＳ／Ｄ金属チャネル上にＡｌＯ等の誘電体を選択的に堆積させると、この第二の金属ラインは金属電極の次のレベルのためのフロアを提供する。
【００５２】
この電極製作技術は、ある装置又は基板内に存在するいくつの積層ナノワイヤレベルについても継続できる。最後の、すなわち上部電極（この例では第三の電極）は単に、真ん中の電極の上の開放区域に金属を充填し、金属ゲートの上の誘電体の表面に合わせて再び平坦化することを通じて画定できる。それゆえ、最後の電極は、水平な棚部と垂直な構成部品の段の代わりに、プラグの形状を有していてもよい。図１２は、開示された実施形態によるこのプロセスの結果として得られる例示的な構造を示す。図のように、構造１２００は、真ん中の電極１１１３及び下側電極９１５から誘電体構造１２０１により分離された電極プラグ１２１１を含む。
【００５３】
それゆえ、真ん中の、すなわち第二の電極１１１３は、下部電極９１５と上部電極１２１１から電気的かつ物理的に分離され、各Ｓ／Ｄ電極は、電極構造の中に埋め込まれている、形成された「コンタクトアップ」構造を通じてＭＯＬ及びＢＥＯＬ金属層に接続できる。これは、すべてのナノワイヤが物理的に上へ上へと位置決めされていても（垂直に整列されていても）、各ナノワイヤが装置の何れの端子にも接続されるようにするためのメカニズムを提供する。したがって、各ワイヤへのアクセスは、階段状のＳ／Ｄバー／領域又はつなぎ合わされた電極の段差付スタックと言い表すことのできるものを通じて、独立して行われる。この例の場合、３つのみの横方向のナノワイヤが上へと積層された。より多くのナノワイヤ、又はむしろナノワイヤ層を接続するには、このプロセスをある設計の中に存在するだけの数の積層ワイヤについて繰り返す。最後の電極を形成する必要が生じたら、Ｓ／Ｄバーを金属で充填して、Ｓ／Ｄバー電極を完成させればよい。
【００５４】
Ｓ／Ｄ金属の上に選択的に堆積される誘電フィルム１００３及び１１１５の大きさは、図１２に示されるように、Ｓ／Ｄバー電極との個々のチャネルにコンタクトを製作する際の自己整列を可能にするような何れかのエッチング選択性を提供するために調整できる。
【００５５】
本明細書中の技術は従って、ＭＯＬ及びＢＥＯＬメタライゼーション層を形成し、密集を収容する十分な余地が存在するラインの前端（ＦＥＯＬ）におけるＳ／Ｄ領域／バー内部へ移送するために用いられてもよい。階段状に互いの上に電極スタックを有することは、それらが互いの上にデバイスの積層を可能にするようにかかるデバイスの大幅な面積倍率変更利益を実現するために、ＮＦＥＴ及びＰＦＥＴワイヤが互いの上に積層される真の３Ｄ論理デバイス及び相補型ＦＥＴ３Ｄ論理を可能にする構成を提供する。
【００５６】
従って、周期的プロセスが三次元デバイス製造のために実行することができる。従来のセルにおいて、Ｐ−ＭＯＳ及びＮ−ＭＯＳ領域はチップの異なった側面にある多くの基板空間を占有している。本明細書中の技術により、ナノワイヤは互いの上に本質的に折り重ねられる。大型チップを作成する代わりに、セルは上方に成長されてより背の高いチップを作成する。従って、本明細書中の技術は大幅な面積倍率変更を提供する。
【００５７】
チップを上方に成長させることにより、メタライゼーションの課題が存在する。従来の提案は、セル又はチップの側方からナノワイヤにアクセスするというものであるが、これは基本的にセルを水平に成長させ、面積倍率変更の利益が損なわれる。本明細書中の技術により、全ての初期金属接点はＳ／Ｄ領域内に形成され、垂直方向に経由される。従来の幾つかのＮＡＮＤチップは階段接点構成を使用しているが、これは本質的に、しかし多くのステップが形成されるための水平方向に延在する単一の階段であり、従ってチップサイズを増加させる。しかし、本明細書中の技術により、テトリスパズルに略匹敵する階段セグメント又は段差付セグメントが互いの上に形成され、その結果、初期金属経路設定は、セルのソース−ドレイン領域内に形成され、それによって水平空間の節約を実現している。
【００５８】
本明細書中の技術は２つのレベルのナノワイヤを有するデバイスにとって有用である可能性があるが、本明細書中の技術は、接続される３つ以上のレベル／層のナノワイヤが存在する場合により大幅に有益となる。幾つかの堆積、完全な等方性凹部エッチング、及び選択的堆積を実行することによって、段差付配線構成を形成することができる。
【００５９】
幾つかの実施形態において、隣接するセル同士は接続を共有することができる。例えば、電源及びドレイン接点を共有してもよく、次いで、各セルへの個々のビットは依然として独立した金属ラインである。かかる技術は、それ程多くの金属ラインを必要としないため、更なる倍率変更の利益を提供する。ＳＲＡＭ等の幾つかの種類のデバイスにとって、接続を共有することは極めて有益である。接点を共有することが可能であることによって、セルサイズは、別々の（非共有）接点のために必要なセルサイズに対して半分にすることができる。互いの上に領域を折り重ねることによって、チップサイズを５０％削減することができ、次いで、接点を共有することによって、別に略５０％削減することができる。従って、本明細書中の技術は、同じデバイス密度を持ちながら７５％までチップサイズを削減することができる。例示の利点を用いて、本明細書中の技術により、４個のＤＲＡＭセルによって必要とされる面積内に９個のＳＲＡＭセルを適合させることができる。
【００６０】
また、本明細書中の技術はゲート構成にも等しく適用できる点にも留意されたい。それゆえ、ゲート内の選択的堆積プロセスも実行できる。その結果、隣接する、又は個別のビットラインまでのラインコンタクトを形成できる。
【００６１】
以下の特許請求の範囲において、任意の従属項制限は任意の独立項に従属することができる。
【００６２】
上記説明において、処理システムの特定の寸法形状並びに本明細書中で用いられる様々な構成部品及びプロセスの説明等の特定の詳細を説明してきた。しかし、本明細書中の技術は、これら特定の詳細から逸脱し、かかる詳細が説明のためであり、制限するものではない他の実施形態において実施されてもよいことは、言うまでもない。本明細書中に開示する実施形態は添付図面を参照して説明してきた。同様に、説明のため、特定の数字、材料、及び構成は完全な理解を提供するために述べてきた。それにもかかわらず、実施形態はかかる特定の詳細を持たずに実施されてもよい。略同じ機能構造を有する構成部品は同様の参照符号によって示され、従って、いずれかの冗長な説明は省略する可能性がある。
【００６３】
様々な実施形態の理解を補助するために、様々な技術を多数の個別操作として説明した。説明の順序は、これらの操作が必要不可欠な順序に依存することを含意するように解釈すべきではない。実際、これらの操作は記載した順序で実行される必要はない。説明した操作は説明した実施形態とは異なる順序で実行されてもよい。追加の実施形態においては、様々な追加操作が実行され得、及び／又は、説明した操作が省略され得る。
【００６４】
本明細書中で用いるような「基板」は、発明に従い、総称して処理対象と称される。基板は、デバイスの任意の材料部分又は構造を含んでいてもよく、例えば、半導体ウェハ、レチクル、或いは、薄膜等のベース基板構造上の又はそれを覆う層等のベース基板構造であってもよい。従って、基板はいずれか特定のベース構造、下位層又は上位層、パターン成形或いは非パターン成形に限定されず、むしろ、任意のかかる層又はベース構造、及び層及び／又はベース構造の任意の組み合わせを含むよう考えられる。説明は特定の種類の基板に言及してもよいが、これは例示する目的のためだけである。
【００６５】
当業者は、上で説明した技術の操作に対して行われる一方で、引き続き発明の同じ目的を達成する多くの変形例が存在することができることを理解するであろう。かかる変形例は、この開示の適用範囲に含まれることを意図している。従って、発明の実施形態の前記説明は限定することを意図していない。むしろ、発明の実施形態に対するいずれかの制限は以下の特許請求の範囲において示されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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