(57)【要約】  本発明は、生体の神経系から電子情報を取得するための多数の入力チャネルを有する生体適合性記録システムに関し、記録システムは、前置増幅器とさらに増幅器ステージを備え、第二の増幅器ステージの入力が前置増幅器の出力に結合され、かつキャパシタンス乗算器を有するローパスフィルタが、第二のステージの増幅器に接続される。記録システムの前置増幅器は、Ｐ−ＭＯＳテクノロジーを使用して設計される。
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【特許請求の範囲】
【請求項１】
生体の神経系から電子情報を取得するための生体適合性記録システムであって、
前置増幅器と、
第二のステージの増幅器の入力が前記前置増幅器の出力に結合される第二の増幅器ステージと、
前記第二のステージの前記増幅器に接続されるキャパシタンス乗算器を有するローパスフィルタと、を備える生体適合性記録システム。
【請求項２】
前記前置増幅器は、第一の増幅器ステージにおいてＰ‐ＭＯＳ入力トランジスタを使用することを特徴とする請求項１に記載の生体適合性記録システム。
【請求項３】
該生体適合性記録システムは、少なくとも二つの記録チャネルを使用して少なくとも二つの信号を互いに独立して取得できることを特徴とする請求項１に記載の生体適合性記録システム。
【請求項４】
該生体適合性記録システムは、所定の信号の変化によって可変下側（ｆｃＬ）コーナー周波数および可変上側（ｆｃＵ）コーナー周波数を有する請求項１に記載の生体適合性記録システム。
【請求項５】
前記前置増幅器の前記第一の増幅器ステージは、完全差動テレスコピックアーキテクチャからなる請求項２に記載の生体適合性記録システム。
【請求項６】
フリップフロップベースのパラレル・シリアルコンバータが組み込まれている請求項１に記載の生体適合性記録システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、生体における神経信号を記録するための生態適合性神経インプラントに関する。特に、本発明は、生体中へ移植するためにチップ内の神経信号の取得システムを開示する。
【背景技術】
【０００２】
生体電位は、生体細胞、組織および有機体におけるポイント間で測定される電気電位であり、全ての生化学プロセスに関連して生じる。また、前記生体電位は、細胞同士間または細胞内の情報の転送の表れでもある。前記生体電位は、電荷イオンの化学反応によって引き起こされる電気量（電圧、電流または電界強度）である。前記用語は、細胞同士間および細胞内の情報の転送の表現において、たとえば信号伝送においてさらに使用される。
【０００３】
神経インプラントは、生体における個々の神経細胞または神経細胞の群（生物学的神経ネットワーク）からの信号を電気的に刺激、捕捉および遮断できる（さらには同時に捕捉および刺激できる）。
【０００４】
本発明は、８チャネルを有しかつ低ノイズ増幅器（ＬＮＡ）、第二のステージ、マルチプレクサ、および二つのアナログ・デジタルコンバータ（ＡＤＣ）からなる集積化ＣＭＯＳ生体電位取得チップの設計およびテストを開示する。
【０００５】
前記チップの可変電力消費に起因して、第一のステージの統合ノイズは、１．９４から０．６９３μＶＲＭＳ（ＩＳＳ＝２５０μＡ）に減少することができる。前記デバイスは、可変下側および上側コーナー周波数を有し、かつ１Ｍｂ／ｓで二つの１６ビットデジタルデータストリームを出力する。
【０００６】
前記チップのダイは、Ｘ−Ｆａｂ０．３５μｍＣＭＯＳテクノロジーで製造され、かつ１０ｍｍ２の面積を有する。
【０００７】
神経インプラントは、パーキンソン病、聴覚障害および心臓欠陥等の病気の治療を支援するデバイスである。
【０００８】
そのようなデバイスは、体の反応を誘導するために電気刺激によって前記神経系を接続する。たとえば、人工内耳は、聴覚印象を生成するために聴神経を刺激し、ペースメーカーは、心臓筋肉収縮を引き起こすために前記心臓の内壁を刺激し、および脳深部刺激装置は、パーキンソン病によって引き起こされる望ましくない筋肉痙攣を防止する信号を発生する。
【０００９】
医学研究は、神経インプラントが前記神経系にどのように影響を及ぼすかを理解することを目的としている。通常、前記脳または前記神経からの信号を視覚化しかつ処理することを可能とする大規模記録システムが、人間または動物に対する実験において使用される。インプラント可能な取得システムは、医療用インプラントの実現に一歩前進しているので、現在の実験は、インプラント可能な取得システムの使用に向かう明らかな傾向を示している。
【００１０】
用途の種類によって、生体電気信号は、広範囲の振幅、ノイズレベルおよび周波数帯域をカバーする。このために、信号特性を前記それぞれの用途に適合することができる記録システムが非常に望ましい。
【００１１】
Ghovanloo［６］は、脳信号を検出でき、かつ可変帯域幅および無線伝送を含む非常に低い電力消費のシステムを示している。Ｈａｒｒｉｓｏｎ等は、脳活動電位、脳波記録（ＥＥＧ）、心電図記録（ＥＣＧ）および筋電図記録（ＥＭＧ）の場合に能力が実証されている汎用取得増幅器を示している。
【００１２】
これらの取得システムの欠点は、それぞれ４μＶＲＭＳおよび２μＶＲＭＳのノイズレベルであり、ＥＥＧおよび神経電気記録（ＥＮＧ）との用途において比較的に高い。
【００１３】
増幅器は、熱ノイズおよびフリッカーノイズに分割されるノイズも発生する。
【００１４】
前記熱ノイズの密度は、前記周波数に関して一定であり、かつ前記トランジスタの等価抵抗に比例する。
【００１５】
一方、前記フリッカーノイズの密度は、１／ｆの係数を有する前記周波数に依存し、前記トランジスタの表面積に反比例する。
【００１６】
ノイズ制限を克服するいくらかの努力がすでになされている。注目すべき製品は、R. RiegerおよびN.Donaldsonによって提案された、ＥＮＧのためのＢＪＴ入力演算相互コンダクタンス増幅器（ＯＴＡ）によって代表される。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
ＢＪＴトランジスタは、フリッカーノイズを発生しないので、３００ｎＶＲＭＳという結果として生じる入力関連ノイズは、先の増幅器の前記入力関連ノイズよりも非常に低い。しかしながら、このアーキテクチャは、二つの重大な欠点を有している。
【００１８】
１．前記アーキテクチャは、長期的に見れば、接点での腐食に繋がり得る、電極−組織間インターフェースからの２０ｎＡの残留ＤＣ電流を有し、かつ、
２．前記テクノロジーは、「開ループ」であり、この開ループにより、ゲインがランダム変数になり、遮断電極記録に使用される「真の三極配列」にとって問題になり得る。
【００１９】
加えて、前記フリッカーノイズが無視できる周波数に前記信号をシフトするチョッパー構造が提案された。次に、前記信号は、フリッカーノイズなしで復調される。残念なことに、前記チョッパー増幅器は、前記信号が十分に遠くに離れることを保証するために少なくとも十倍大きい帯域幅を必要とする。
【００２０】
この要求は、前記増幅器の前記電力消費を増加することになる。
【課題を解決するための手段】
【００２１】
本発明は、サブμＶＲＭＳの入力ノイズレベルを達成するための汎用低ノイズ増幅器を示す。ノイズ減少のために適用されるアプローチは、適切なトランジスタサイズと電力にあり、かつ低いフリッカーノイズ定数を有するＰＭＯＳ入力トランジスタを使用することにある。
【図面の簡単な説明】
【００２２】
【図１】ＬＮＡ８記録システムのブロック図である。
【図２】ＦＤテレスコピックＰＭＯＳトランジスタ層およびフィードバック回路を有するテレスコピックを示す図である。
【図３】所定のノイズ挙動に対する性能曲線を示す図である。
【図４】第二のステージを示す概略図である。
【図５】第二のステージのＯＴＡを示す概略図である。
【図６】制御電流キャパシタンス乗算器を示す概略図である。
【図７】増幅器出力からシリアルデジタル出力への信号パスを示す概略図である。
【図８】８バイポーラ入力チャネルを有するチップの顕微鏡画像を示す概略図である。
【図９】ＬＮＡ８チップのＩ／Ｏピンを示す図である。
【図１０】ＶＴｕｎｅを介する下側および上側カットオフ周波数の変化およびキャパシタンス乗算器のバイアスＶＧＣ＋の制御を示すグラフである。
【図１１】マグニチュードと周波数の関係を示すグラフである。
【図１２】マグニチュードと周波数、および、マグニチュードと位相の関係を示すグラフである。
【図１３】概略シミュレーションおよびアナログ抽出シミュレーショとの比較において測定された曲線を示すグラフである。
【図１４】異なる増幅器構成に対する合計統合入力ノイズを示すグラフである。
【図１５】筋肉収縮の画像および心電図ＥＣＧ信号の画像である。
【図１６】本製品と他のシステムとの比較を示す図である。
【図１７】発生源に基づく神経インパルスおよび画像に基づく活動電位の概要を示した図である。
【発明を実施するための形態】
【００２３】
図１に示す本システムは、八つのバイポーラ入力チャネルおよび二つの１０ビットＡＤＣを有する二つの独立のシリアルデジタル出力を有する。
【００２４】
発明
＜ＬＮＡ前置増幅器＞
前記第一のステージ（前置増幅器）は、当該第一のステージがノイズに対して最も影響を受けやすいコンポーネントであるので、増幅器チェーンにおいて最も重要なステージであることが知られている。このために、完全差動テレスコピックアーキテクチャが使用された。
【００２５】
図２に示す前記アーキテクチャは、単一のステージにおける高ゲインと帯域幅、および理論上は無限同相信号除去比（ＣＭＲＲ）と無限ノイズ抑制（ＰＳＲＲ：電源電圧変動除去比）を提供する。
【００２６】
前記増幅器チャネルの式は既知であり、ｇｍ／ＩＤ設計手法に関して言い換えられ、前記ノイズモデルは次の通りである。
【００２７】
【数１】
2019510600.tif 000003
【００２８】
および伝達関数は、数式（３）を有する数式（２）である。
【００２９】
【数２】
2019510600.tif 000004
【００３０】
【数３】
2019510600.tif 000005
【００３１】
記号一覧
Ｋｎ  グリッターノイズ定数      NMOS      120 × 10−24 V2F
Ｋｐ  グリッターノイズ定数      PMOS      20 × 10−24 V2F
ｋ  ボルツマン定数              1,3806 × 10-23m2kg/s2K
（１）
Ｖ２ｎ,ｉｎ  合計入力ノイズ                           VRMS
ｋ  ボルツマン定数                                  1
Ｔ  温度                                            K
ｇｍ  トランスコンダクタンス                        A/V
ＩＤ  ドレイン端子の電流レベル                      A
（２）
ＣＩＮ  入力容量                                    F
ＣＦ  フィードバック容量                            F
ｆｃＬ  下側コーナー周波数                          Hz
ｆｃＵ  上側コーナー周波数                          Hz
（３）
ＲＦ  フィードバック抵抗                            Ω
β  ＭＯＳＦＥＴトランジスタ電流増幅                A/V2
ＩＳＳ  ＦＤテレスコープ増幅器に対する分極電流      A
【００３２】
前記ＰＭＯＳトランジスタおよび図３に印された最適ポイントを使用して、次の表に示す変数を決定した。
【００３３】
【表１−１】
2019510600.tif 000006
【００３４】
＜第二のステージ＞
図４に示す前記第二のステージは、１４８μＷ（ＬＰモードにおける１１μＶＲＭＳおよび４６μＷ）の電力消費に対して６μＶＲＭＳの量の入力ノイズでＦＤ（完全差動）からシングルエンドへの変換を負っている。フィードバックにより、前記第二のステージは、０ｄＢまたは２０ｄＢのいずれかのゲインを送出する。前記ＯＴＡは、シングルエンド２−ステージミラー増幅器からなる。
【００３５】
エレクトロニクスの分野において、ミラー効果（Miller Effect）は、入力端子と出力端子の間の容量の効果の増幅による、反転電圧増幅器の等価入力容量における増加である。前記ミラー効果により見かけ上増加した入力容量は次の結果となる。
【００３６】
CM = C(1 + Av)
【００３７】
ここでは、−Ａｖは前記ゲインであり、Ｃは前記フィードバック容量である。
【００３８】
ミラー効果という用語は、通常、容量を指すが、前記入力とゲインを示す別のノードとの間に接続された任意のインピーダンスが、この効果により前記増幅器入力インピーダンスを変更できる。
【００３９】
＜キャパシタンス乗算器を有するローパスフィルタ＞
異なる用途は、異なる上側コーナー周波数ｆｃｕを必要とするので、可変ＲＣローパスフィルタが組み込まれた。
【００４０】
参考文献[３]では、この変化は、ノイズ挙動の変化を生じる前記ＬＮＡバイアス電流ＩＳＳを調整することによって達成された。この望ましくないカップリングを回避するために、[４]からの前記制御電流ＯＴＡを使用しかつ[５]に説明されているように前記第二のステージに接続されるキャパシタンス乗算器が提案された。キャパシタンス乗算係数（５０ｐＦから５ｎＦまで）は、差分入力ＶＧＣ±、５６μＡの前記バイアス電流および０．０１３ｍｍ２の面積によって設定される。
【００４１】
＜ＭＵＸ、アナログ・デジタルコンバータおよびシリアル出力＞
前記チップは、Ｘ−Ｆａｂ０．３５μｍライブラリ１０ビットＳＡＲ−ＡＤＣを使用し、ユーザ定義フリップフロップベースのパラレル・シリアルコンバータを組み込む。前記１６ビットのリトルエンディアン出力は、[４]におけるように、結合されて、Ｓは、スタートトークンビット（ＨＬ）を表し、ビットＣ３−Ｃ０は、チャネル番号を表し、かつビットＤ９−Ｄ０は、ＡＤＣサンプル値を表す。
【００４２】
＜電力消費＞
前記チップの前記電力消費は、次の表に要約される。
【００４３】
【表１−２】
2019510600.tif 000007
【００４４】
＜結果＞
図８に示す前記チップは、Ｘ−Ｆａｂ０．３５μｍテクノロジーを使用して製造される。増幅器Ｉ／Ｏピンは、表２に要約される。システムピンは、前記パラメータに対してフレキシビリティを提供する。
【００４５】
・イネーブル機能：連続的なＩＳＳ変化、第二のステージの低電力（ＬＰ）モード、キャパシタンス乗算器、２０ｄＢゲイン
・バイアス電圧：ＶＲＥＦ＿ＩＳＳ、ＶＲＥＦ＿ＣＭＦＢ
・周波数範囲変化：ＶＧＣＰ／Ｎ、ＶＴＵＮＥ
【００４６】
前記チップはデジタル出力に対して設計されているが、前記チップは、チャネル１および５の前記前置増幅器および前記ローパスフィルタの前記アナログ出力のような前記チップの特性評価を支援するためにテストピンを含む。
【００４７】
表２は前記ＬＮＡ８チップのＩ／Ｏピンを示す。下線が付されたピンは出力を表す。
【００４８】
【表２】
2019510600.tif 000008
【００４９】
前記ＡＤＣは、１ＭＨｚまでの二つのシリアルデジタル出力でクロックすることができる。
【００５０】
＜周波数応答＞
前記ＬＮＡ８記録システムは、いずれの場合も、前記電位ＶＴＵＮＥおよびＶＧＣ±を変化することによる可変コーナー周波数ｆｃＵ、ｆｃＬを有する。
【００５１】
＜ノイズ挙動＞
前記増幅器のスペクトルノイズ密度は、異なるバイアス電流および帯域幅設定電圧に対して測定された。
【００５２】
図１３のグラフ表示は、概略シミュレーションおよびアナログ抽出シミュレーショとの比較において測定された曲線を示す。図１４は、異なる増幅器構成に対する合計統合入力ノイズを示している。前記曲線は、ＩＳＳ＝２５０μＡに対する＊（シミュレーション値）０．６ＶＲＭＳの最小ノイズを示している。
【００５３】
＜生体内記録＞
前記取得システムは、図１５に示すように、生体電気生体内信号でテストされた。前記生体電気信号は、ＳＰＩ復号を使用して前記シリアルデジタル出力から直接に抽出された。前記ＳＰＩバス（シリアルペリフェラルインターフェース）は、短距離通信のために使用される同期シリアル通信インターフェース仕様である。ＳＰＩデバイスは、マスタースレーブアーキテクチャを使用してフルデュープレックス動作で単一のマスターと通信できる。前記マスターデバイスは、読み出しおよび書き込みのためのフレームを発生する。多数のスレーブデバイスは、個別のスレーブ選択ライン（ＳＳ）による選択によって支援される。
【００５４】
図１５の上図は、例示の二頭筋ＥＭＧ検出の三つの連続する収縮を示す。図１５の下図は、ＥＣＧ検出を示す。
【００５５】
＜結論＞
本論文は、８チャネルを有する生体電位取得システムの実施を示す。表３は、類似の論分との比較を示す。
【００５６】
最良のノイズ効率係数はＢＪＴトランジスタ（ＢＪＴトランジスタ＝＞マフディ参考文献！）を使用する設計によって達成されるが、これは、長期的には、電極腐食に繋がり得る２０ｎＡの残留ＤＣ電流が留まるという欠点がある。
【００５７】
前記キャパシタンス乗算器は、前記上側カットオフ周波数に対して広い範囲を提供する機能を発揮した。
【００５８】
しかしながら、前記キャパシタンス乗算器は、最小面積および最小電力消費のために寸法が決められたため、前記ノイズ挙動は、キャパシタンス乗算器なしでは１μＶＲＭＳ未満に保つことができず、前記ノイズ挙動は、ソフトウエアのフィルタリングによって維持することができる。
【００５９】
表３は、前記提示の低ノイズ増幅器（ＬＮＡ）の他のシステムとの比較を示す。
【００６０】
【表３】
2019510600.tif 000009
【００６１】
［３］における先の製品に比較して、本設計は、前記望ましいシステムのその他のブロックを統合した。
【００６２】
前記増幅器面積は、四分の一に減少され、そしてアナログ出力。
【００６３】
＜結果＞
本発明は、８チャネルを有する汎用生体電気信号取得チップの好結果の実装テストを示す。増幅チャネルは、二つのアナログマルチプレクサから選択され、二つのＳＰＩ対応１６ビットデータストリームによって出力される。前記合計統合入力ノイズは、１Ｈｚと１０ｋＨｚの間の帯域幅に対して＊（シミュレーション値）０．６μＶＲＭＳに減少されることができる。前記取得システムは、ＥＣＧへの応用とＥＭＧへの応用に対してテストされた。
【００６４】
＜参考文献＞
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[2] P. Harpe, H. Gao, R. van Dommele, E. Cantatore, and A. van Roermund, “21.2 A 3nW signal-acquisition IC integrating an amplifier with 2.1 NEF and a 1.5 fJ/conv-step ADC,” in Solid-State Circuits Conference-(ISSCC), 2015 IEEE International, 2015, S. 1-3. 
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【図１】
2019510600.tif 000010
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2019510600.tif 000019
【図１１】
2019510600.tif 000020
【図１２】
2019510600.tif 000021
【図１３】
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【図１４】
2019510600.tif 000023
【図１５】
2019510600.tif 000024
【図１６】
2019510600.tif 000025
【図１７】
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【国際調査報告】
2019510600.tif 000027
2019510600.tif 000028
2019510600.tif 000029
2019510600.tif 000030
2019510600.tif 000031
2019510600.tif 000032