(57)【要約】  本発明は、電流注入電界効果トランジスタ（ｉＦＥＴ）素子（ＣｉＦＥＴ）の相補対を使用した低雑音センサ増幅器およびトランスインピーダンス増幅器に関する。ＣｉＦＥＴは、Ｎ型電流電界効果トランジスタ（ＮｉＦＥＴ）およびＰ型電流電界効果トランジスタ（ＰｉＦＥＴ）を含み、ＮｉＦＥＴおよびＰｉＦＥＴのそれぞれは、ソース、ドレイン、ゲート、および拡散（電流注入）端子（ｉＰｏｒｔ）を有する。ｉＦＥＴのそれぞれはまた、ソース端子と拡散端子との間の幅および長さを有するソースチャネルと、ドレイン端子と拡散端子との間の幅および長さを有するドレインチャネルとを有する。ＣｉＦＥＴ素子のトランスインピーダンスは、ｉＦＥＴのドレインチャネルの幅／長さに対するソースチャネルの幅／長さの比および供給電源電圧によって調整される。一構成では、ＮｉＦＥＴおよびＰｉＦＥＴのゲート端子は、互いに接続されて共通ゲートを形成する。他の構成では、その共通ゲートは、高入力インピーダンスモード用の電圧入力として構成されている。出力電圧は、コモンモード電圧を中心に振幅する。
2019536374.tif 000002
【特許請求の範囲】
【請求項１】
装置において、
ａ．  Ｎ型電流電界効果トランジスタ（ＮｉＦＥＴ）およびＰ型電流電界効果トランジスタ（ＰｉＦＥＴ）の相補対であり、ＮｉＦＥＴおよびＰｉＦＥＴのそれぞれが、前記ＰｉＦＥＴおよび前記ＮｉＦＥＴのそれぞれの対応する導電型のソース端子、ドレイン端子、ゲート端子、および拡散端子を備え、前記ソース端子と前記拡散端子との間の幅および長さを有するソースチャネルと、前記ドレイン端子と前記拡散端子との間の幅および長さを有するドレインチャネルとを画定し、前記拡散端子が、前記ソースチャネルおよび前記ドレインチャネルにわたって拡散電荷密度を変化させ、前記ゲート端子が、前記ソースチャネルおよび前記ドレインチャネルに容量結合される、ＮｉＦＥＴおよびＰｉＦＥＴの相補対を備え、
ｂ．  前記ＰｉＦＥＴの前記ゲート端子および前記ＮｉＦＥＴの前記ゲート端子が、互いに接続されてコモンモード電圧を参照するための共通ゲート端子を形成し、前記ＮｉＦＥＴおよび前記ＰｉＦＥＴの前記ドレイン端子が互いに接続されて出力を形成し、
ｃ．  前記ＮｉＦＥＴまたはＰｉＦＥＴのうちの一方の前記拡散端子および前記ソース端子が、ソースインピーダンスを有する信号源と直列に接続されており、
前記ＮｉＦＥＴおよび前記ＰｉＦＥＴのうちの前記一方の前記ソースチャネルが、前記ソースインピーダンスと整合するための入力インピーダンスを有し、前記入力インピーダンスが、前記ＰｉＦＥＴおよび前記ＮｉＦＥＴのうちの前記一方の前記ドレインチャネルの前記長さに対する前記幅にわたる前記ソースチャネルの前記長さに対する前記幅の比によって調整される、装置。
【請求項２】
前記入力インピーダンスが、供給電源電圧の値によってさらに調整される、請求項１に記載の装置。
【請求項３】
前記比が、短絡回路電流を測定することを可能にするために前記整合する前記入力インピーダンスが低い値を有するように調整される、請求項２に記載の装置。
【請求項４】
前記比が、前記整合する前記入力インピーダンスが電圧源を測定することを可能にするために高い値を有するように調整される、請求項２に記載の装置。
【請求項５】
トランスインピーダンス増幅器において、
ａ．  Ｎ型電流電界効果トランジスタ（ＮｉＦＥＴ）およびＰ型電流電界効果トランジスタ（ＰｉＦＥＴ）の相補対であり、ＮｉＦＥＴおよびＰｉＦＥＴのそれぞれが、前記ＰｉＦＥＴおよび前記ＮｉＦＥＴのそれぞれの対応する導電型のソース端子、ドレイン端子、ゲート端子、および拡散端子を備え、前記ソース端子と前記拡散端子との間の幅および長さを有するソースチャネルと、前記ドレイン端子と前記拡散端子との間の幅および長さを有するドレインチャネルとを画定し、前記拡散端子が、前記ソースチャネルおよび前記ドレインチャネルにわたって拡散電荷密度を変化させ、前記ゲート端子が、前記ソースチャネルおよび前記ドレインチャネルに容量結合される、ＮｉＦＥＴおよびＰｉＦＥＴの相補対を備え、
ｂ．  前記ＰｉＦＥＴの前記ゲート端子および前記ＮｉＦＥＴの前記ゲート端子が、互いに接続されて共通ゲート端子を形成し、前記ＮｉＦＥＴおよび前記ＰｉＦＥＴの前記ドレイン端子が互いに接続されて出力を形成し、
ｃ．  前記ＮｉＦＥＴの前記拡散端子および前記ＰｉＦＥＴの前記拡散端子が入力電流を受信するためのものであり、
前記ＮｉＦＥＴの前記ソースチャネルおよび前記ＰｉＦＥＴの前記ソースチャネルのそれぞれが、前記ソースインピーダンスと整合するための入力インピーダンスを有し、前記共通ゲート端子が高入力インピーダンスを有し、
前記ＮｉＦＥＴの前記入力インピーダンスが、前記ＮｉＦＥＴの前記ドレインチャネルの前記長さに対する前記幅にわたる前記ソースチャネルの前記長さに対する前記幅の比によって調整され、
前記ＰｉＦＥＴの前記入力インピーダンスが、前記ＰｉＦＥＴの前記ドレインチャネルの前記長さに対する前記幅にわたる前記ソースチャネルの前記長さに対する前記幅の比によって調整される、トランスインピーダンス増幅器。
【請求項６】
差動トランスインピーダンス増幅器において、
ａ．  第１のｎ型電流電界効果トランジスタ（ＮｉＦＥＴ）および第１のｐ型電流電界効果トランジスタ（ＰｉＦＥＴ）の第１の相補対と、
ｂ．  第２のＮｉＦＥＴおよび第２のＰｉＦＥＴの第２の相補対と、を備え、
前記ＮｉＦＥＴおよびＰｉＦＥＴのそれぞれが、
ｉ．  前記ＰｉＦＥＴおよびＮｉＦＥＴのそれぞれの対応する導電型のソース端子、ドレイン端子、ゲート端子、および拡散端子を備え、前記ソース端子と前記拡散端子との間にソースチャネルを画定し、前記ドレイン端子と前記拡散端子との間にドレインチャネルを画定し、前記拡散端子が、前記ソースチャネルおよび前記ドレインチャネルにわたって拡散電荷密度を変化させ、前記ゲート端子が、前記ソースチャネルおよび前記ドレインチャネルに容量結合され、
ｉｉ．  前記ＰｉＦＥＴの前記ゲート端子および前記ＮｉＦＥＴの前記ゲート端子が、互いに接続されて前記各相補対の共通ゲート端子を形成し、前記各対の前記ＮｉＦＥＴの前記ソース端子が負電源に接続され、前記各対の前記ＰｉＦＥＴの前記ソース端子が正電源に接続され、前記ＮｉＦＥＴおよび前記ＰｉＦＥＴのドレイン端子が互いに接続されて出力を形成し、
ｉｉｉ．  前記第１の相補対の前記共通ゲートおよび前記第２の相補対の前記共通ゲートが、コモンモード電圧を中心に振幅する出力電圧を生成するために前記第２の相補対の前記出力と接続され、
前記第１のＮｉＦＥＴの前記拡散端子が正の入力電流を受信し、前記第２のＮｉＦＥＴの前記拡散端子が負の入力電流を受信し、
前記第１の相補対の前記出力が正電圧出力を形成し、前記第２の相補対の前記出力が、前記差動トランスインピーダンス増幅器の負電圧出力を形成する、差動トランスインピーダンス増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１６年１１月２３日に出願された米国仮特許出願第６２／４２５，６４２号の優先権を主張し、その内容はその全体が参照により本明細書に組み込まれる。
【０００２】
本発明は、電流注入電界効果トランジスタ素子の相補対を使用した低雑音センサ増幅器およびトランスインピーダンス増幅器に関する。
【背景技術】
【０００３】
全ての信号源は、エネルギーをそのすぐ周囲に投射することによって機能する。検討中のシステムが電子回路である場合、投射電力の大部分は、その配線を通って移動し、一部は放射することがある。検討中のシステムが容積導体である場合、その内部に投射されたエネルギーは、無線信号を空間内に投射するアンテナなどのその媒体全体にわたって急速に移動する。システムが機械的である場合、エネルギー束は、ある点から別の点へと波のように移動することがある。システムがどのような電子、流体、風であっても、信号源は、その周囲にエネルギーを投射し、そのエネルギーは、源から遠ざかる方向に伝播し、プロセスは、常に同じである。
【０００４】
信号エネルギーが容積媒体を通って伝播するにつれて、その進行および大きさは、ポインティングベクトルによって特徴付けられる。あらゆる形態の検知の目的は、検知された信号であるこのエネルギーの流れを傍受して記録することである。あらゆる検知システムの目的は、可能な限り効率的に１つの有効な手段と可能な限り多くの外部エネルギー源を排除することによって、可能な最も効果的な形態でそのエネルギーの一部を傍受して収集することである。このエネルギー束のエネルギーを効率的に且つシステムノイズをほとんど加えずに検知することは、あらゆる種類のシステムにおけるあらゆる検知の最終目標である。システム性能は、そうするためのその能力のメリットによって判断される。
【０００５】
これを行う１つの方法は、受信機にできるだけ多くの信号エネルギー束を吸収させることである。増幅器の性能は、大抵の場合、静止電力、増幅器が注入するノイズ、実装されている回路の全体的なノイズならびにアップストリームシステムおよびダウンストリームシステムとの互換性を含む要因によって判断される。
【０００６】
センサフロントエンド増幅器システムを設計する１つの方法は、センサが配置されている検知された局所領域に信号源が投射することができる電力に焦点を合わせるように検知を調整することである。図１ａにおいて、回路１０ａは、そのようなテブナン電圧信号源が調整可能な抵抗負荷ＲＬＯＡＤを駆動していることを示している。電圧源の大きさは、ＶＯＣであり、これは、電圧開回路の略であり、このシステムから電流または電力が引き出されない場合、開回路電圧ＶＯＣが端子Ａと端子Ｂとの間に存在することを意味する。図１ａは、この電圧信号源を含むブラックボックス１０ｂ図である。図１ｂにおいて、回路１１ａは、信号源がブラックボックス１１ｂに電流源の形態で描かれていることを示している。電流源形態では、電流源は、ＲＬＯＡＤ抵抗が０オームの値に設定されている場合、取り付けられた回路に流れる電流に等しい値を有する。これは、可能な最大電流量である。この最大電流の値は、ＩＳＳまたは電流短絡回路と呼ばれる。このような信号源の内部インピーダンスは、内部テブナン抵抗ＲＴＨと呼ばれる。この内部テブナン抵抗ＲＴＨは、電圧開回路と電流短絡回路との比である。電源の内部抵抗は、寒い気候下で自動車のクランクが遅くなる理由である。開回路電圧は変化せずに、ＶＯＣを維持しながら、寒さは、自動車バッテリの内部抵抗を増加させる。
【０００７】
センサおよびセンサ増幅器についてのこれら全ての分野において、新たな機能を拡張または出現させることに対する長年のニーズが存在する。本発明のいくつかの実施形態は、同時に送信しながら埋め込み電極から検知するかＲＦアンテナから検知するために使用されることができる従来のホイートストンブリッジの用途および新たな回路構成を示すために後に詳述される。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、新規で独創的な複合素子構造から構築された回路に関する。特に、本発明は、電流電界効果トランジスタ素子の相補対を使用した低雑音センサ増幅器およびトランスインピーダンス増幅器に関する。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、本発明は、Ｎ型電流電界効果トランジスタ（ＮｉＦＥＴ）とＰ型電流電界効果トランジスタ（ＰｉＦＥＴ）との相補対を有する装置を提供する。ＮｉＦＥＴおよびＰｉＦＥＴのそれぞれは、ＰｉＦＥＴおよびＮｉＦＥＴのそれぞれの対応する導電型のソース端子、ドレイン端子、ゲート端子、および拡散端子（ｉＰｏｒｔ）を備え、ソース端子と拡散端子との間の幅および長さを有するソースチャネルと、ドレイン端子と拡散端子との間の幅および長さを有するドレインチャネルとを画定し、拡散端子が、ソースチャネルおよびドレインチャネルにわたる拡散電荷密度を変化させ、ゲート端子が、ソースチャネルおよびドレインチャネルに容量結合されている。ＰｉＦＥＴのゲート端子とＮｉＦＥＴのゲート端子は、互いに接続されてコモンモード電圧を参照するための共通ゲート端子を形成し、ＮｉＦＥＴおよびＰｉＦＥＴのドレイン端子は、互いに接続されて出力を形成する。ＮｉＦＥＴまたはＰｉＦＥＴの一方の拡散端子およびソース端子は、ソースインピーダンスを有する信号源と直列に接続されている。ＮｉＦＥＴおよびＰｉＦＥＴのうちの一方のソースチャネルは、ソースインピーダンスと整合するための入力インピーダンスを有し、入力インピーダンスは、ＰｉＦＥＴおよびＮｉＦＥＴのうちの一方のドレインチャネルの長さに対する幅にわたるソースチャネルの長さに対する幅の比によって調整される。入力インピーダンスは、供給電源電圧の値によってさらに調整されてもよい。この比は、短絡回路電流を測定できるようにするために入力インピーダンスが低い値になるように、または電圧源を測定できるようにするために高い値になるように入力インピーダンスを有するように調整される。
【００１０】
本発明の他の態様によれば、本発明は、Ｎ型電流電界効果トランジスタ（ＮｉＦＥＴ）とＰ型電流電界効果トランジスタ（ＰｉＦＥＴ）との相補対を備え、ＮｉＦＥＴおよびＰｉＦＥＴのそれぞれが、ソース端子と拡散端子との間の幅および長さを有するソースチャネルと、ドレイン端子と拡散端子との間の幅および長さを有するドレインチャネルとを画定する、ＰｉＦＥＴおよびＮｉＦＥＴのそれぞれの対応する導電型のソース端子、ドレイン端子、ゲート端子、および拡散端子（ｉＰｏｒｔ）を備え、拡散端子が、ソースチャネルおよびドレインチャネルにわたる拡散電荷密度を変化させ、ゲート端子が、ソースチャネルおよびドレインチャネルに容量結合される、トランスインピーダンス増幅器を提供する。ＰｉＦＥＴのゲート端子とＮｉＦＥＴのゲート端子は、互いに接続されて共通ゲート端子を形成し、ＮｉＦＥＴおよびＰｉＦＥＴのドレイン端子は、互いに接続されて出力を形成する。ＮｉＦＥＴの拡散端子およびＰｉＦＥＴの拡散端子は、同時にまたは別々に入力電流を受けるためのものであり、ＮｉＦＥＴのソースチャネルおよびＰｉＦＥＴのソースチャネルは、ソースインピーダンスと整合するための入力インピーダンスを有する。ＮｉＦＥＴの入力インピーダンスは、ＮｉＦＥＴのドレインチャネルの長さに対する幅にわたるソースチャネルの長さに対する幅の比によって調整される。同様に、ＰｉＦＥＴの入力インピーダンスは、ＰｉＦＥＴのドレインチャネルの長さに対する幅にわたるソースチャネルの長さに対する幅の比によって調整される。共通ゲート端子は、ＮｉＦＥＴおよび／またはＰｉＦＥＴから同時にまたは別々に、高インピーダンスモードで電圧信号を受信する。
【００１１】
本発明のさらに他の態様によれば、本発明は、第１のｎ型電流電界効果トランジスタ（ＮｉＦＥＴ）および第１のｐ型電流電界効果トランジスタ（ＰｉＦＥＴ）の第１の相補対と、第２のＮｉＦＥＴおよび第２のＰｉＦＥＴの第２の相補対とを有する差動トランスインピーダンス増幅器を提供する。ＮｉＦＥＴおよびＰｉＦＥＴのそれぞれについて、それは、ＰｉＦＥＴおよびＮｉＦＥＴのそれぞれの対応する導電型のソース端子、ドレイン端子、ゲート端子、および拡散端子（ｉＰｏｒｔ）を有し、ソース端子と拡散端子との間のソースチャネルと、ドレイン端子と拡散端子との間のドレインチャネルとを画定し、拡散端子が、ソースチャネルおよびドレインチャネルにわたって拡散電荷密度を変化させ、ゲート端子が、ソースチャネルとドレインチャネルとに容量結合される。ＰｉＦＥＴのゲート端子およびＮｉＦＥＴのゲート端子は、互いに接続されて各相補対の共通ゲート端子を形成し、各対のＮｉＦＥＴのソース端子は、負電源に接続され、各対のＰｉＦＥＴのソース端子は、正電源に接続され、ＮｉＦＥＴおよびＰｉＦＥＴのドレイン端子は、互いに接続されて出力を形成する。第１の相補対の共通ゲートおよび第２の相補対の共通ゲートは、コモンモード電圧を中心に振幅する出力電圧を発生させるために第２の相補対の出力に接続される。第１のＮｉＦＥＴの拡散端子は、正の入力電流を受信し、第２のＮｉＦＥＴの拡散端子は、負の入力電流を受信する。第１の相補対の出力は、トランスインピーダンス増幅器の正電圧出力を形成し、第２の相補対の出力は、負電圧出力を形成する。
【図面の簡単な説明】
【００１２】
【図１ａ】概念的な電圧信号検知モデルを示す図を示している。
【図１ｂ】概念的な電流信号センサモデルを示す図を示している。
【図１ｃ】電流短絡回路（ＩＳＳ）、両端電圧と負荷抵抗（ＰＲＬ）を流れる電流との積、および調整可能な負荷抵抗（ＲＬＯＡＤまたはＲＬ）にわたる電圧開回路（ＶＯＣ）の関係を示すグラフを示している。
【図２ａ】本発明の好適な実施形態の新規な中間チャネル双方向電流ポート（ｉＰｏｒｔ）を有するＭＯＳ電界効果トランジスタ（またはｉＦＥＴ）の３次元斜視図を示している。
【図２ｂ】可視化されたチャネル電荷分布を有するｉＦＥＴの断面図を示している。
【図２ｃ】ｉＦＥＴ（ＣｉＦＥＴ）複合素子の相補対を示している。
【図３ａ−１】ＣｉＦＥＴの例示的な動作温度性能範囲を示している。
【図３ａ−２】ＣｉＦＥＴの例示的な動作温度性能範囲を示している。
【図３ｂ】電流信号入力範囲の数十年にわたるＣｉＦＥＴの線形性を示している。
【図３ｃ】ＣｉＦＥＴ上のフーリエ変換調和解析における高調波歪みを示している。
【図３ｄ】ＣｉＦＥＴ上のフーリエ変換調和解析における高調波歪みを示している。
【図３ｅ】ＰｉＦＥＴ／ＮｉＦＥＴのソースチャネルの長さおよび幅ならびにドレインチャネルの長さおよび幅に基づくｉＦＥＴ比ならびにコモンモード比（またはｃｍＲａｔｉｏ）を示す概念的なＣｉＦＥＴを示している。
【図４ａ】ＣｉＦＥＴを使用した電圧信号センサモデルの図を示している。
【図４ｂ】ＣｉＦＥＴを使用した電流信号センサモデルの図を示している。
【図４ｃ】ＣｉＦＥＴを使用した高入力インピーダンス信号センサモデルの図を示している。
【図４ｄ】デュアルＣｉＦＥＴを使用したホイートストンブリッジ構成の回路図を示している。
【図５ａ】ＣｉＦＥＴを使用した差動ＣｉＦＥＴトランスインピーダンス増幅器（ｄＣｉＴＩＡ）の図を示している。
【図５ｂ】ｄＣｉＴＩＡのシンボル図を示している。
【図５ｃ】ｄＣｉＴＩＡを使用したＲＦトランシーバのための例示的な図を示している。
【図６】ＣｉＦＥＴに基づく電圧、電流および電圧モードタイプの測定値を使用した検知回路の例示的な図を示している。
【図７ａ】従来技術のＭＯＳトランジスタの低周波小信号モデルを示している。
【図７ｂ】ＣｉＦＥＴのコンダクタンスモデルを示している。
【図８】ＣｉＦＥＴの電源電圧範囲にわたる例示的なゲイン特性を示している。
【図９ａ】ＣｉＦＥＴを使用した例示的なトランスインピーダンス増幅器（またはＴＩＡ）を示している。
【図９ｂ】ＣｉＦＥＴを使用した他の例示的なＴＩＡを示している。
【図９ｃ】ｉＦＥＴ比の範囲にわたる様々なインピーダンス特性を示している。
【発明を実施するための形態】
【００１３】
図２ａおよび図２ｂを参照すると、本発明の好ましい実施形態によれば、本発明は、それぞれ、基板２６ａまたは２６ｂ上の２つのチャネル２３ａおよび２５ａ、または２３ｂおよび２５ｂの間に画定された、エンハンストＭＯＳＦＥＴであり且つ基板２６ａまたは２６ｂ、ソース端子２４ａまたは２４ｂ、およびドレイン端子２９ａまたは２９ｂからなり、典型的には第１（ソースチャネル２３ａまたは２３ｂ）が、電源（図示せず）に接続される一方で、第２（ドレインチャネル２５ａまたは２５ｂ）が、負荷（図示せず）に接続される、電流注入電界効果トランジスタ（またはｉＦＥＴ）２００を提供する。基板２６ａまたは２６ｂは、Ｎ型またはＰ型である。２つのチャネル、それぞれ、ソースチャネル２３ａおよびドレインチャネル２５ａ、または２３ｂおよび２５ｂは、ｉＰｏｒｔ制御端子２１ａまたは２１ｂにおいて、図２ａおよび図２ｂに示されるように互いに接続され、チャネル２３ａおよび２５ａ、または２３ｂおよび２５ｂは、それぞれ、共通ゲート制御端子２７ａまたは２７ｂを共有している。この構成は、ｉＦＥＴ構造２００が複数の制御入力端子を有することを意味する。
【００１４】
ゲート制御端子２７ａまたは２７ｂは、その高い入力インピーダンスおよび固有のトランスコンダクタンス（ｇｍ）伝達関数により、従来のＭＯＳＦＥＴ絶縁ゲートのように動作する。小信号ｉＦＥＴの（ｇｍ）の典型的な値は、それぞれ、１から３０ミリシーメンス（１ミリシーメン＝１／１Ｋオーム）であり、トランスコンダクタンスの測定値である。
【００１５】
図２ｃは、共通ゲート端子３０ｅとして機能する、Ｐ型ｉＦＥＴ（またはＰｉＦＥＴ）３０１およびＮ型ｉＦＥＴ（またはＮｉＦＥＴ）３０２の両方のゲート制御端子３７ｅに接続された入力端子３０ｅを含む、ＰｉＦＥＴ３０１およびＮｉＦＥＴ３０２を備えるｉＦＥＴ（またはＣｉＦＥＴ）３００の相補対の断面図である。ＣｉＦＥＴ３００は、電力Ｐｏｗｅｒ−およびＰｏｗｅｒ＋を受信し、Ｐｏｗｅｒ−は、ＮｉＦＥＴ３０２のソース端子に接続され、Ｐｏｗｅｒ＋は、ＰｉＦＥＴ３０１のソース端子に接続される。ＰｉＦＥＴ３０１およびＮｉＦＥＴ３０２のそれぞれは、注入電流を受信するためのｉＰｏｒｔ制御端子（３１ｅおよび３２ｅ）を備える。ＰｉＦＥＴ３０１およびＮｉＦＥＴ３０２のドレイン端子は、出力３９ｅを提供するために結合される。
【００１６】
ＣｉＦＥＴ３００において、ＰｉＦＥＴ３０１およびＮｉＦＥＴ３０２は、その中に示すウェル境界ＷＢに沿って鏡像のように基板（または、それぞれボディＢ＋およびＢ−）上に配置されている；ＰｉＦＥＴ３０１は、ソース端子３８ＰｅとｉＰｏｒｔ制御端子／Ｐｉ拡散領域３２ｅとの間のソース＋チャネル３４ｅと、ドレイン端子３９ＰｅとｉＰｏｒｔ制御端子／Ｐｉ拡散領域３２ｅとの間のドレインチャネル３６ｅとを画定する、ソース端子３８Ｐｅ、ドレイン端子３９Ｐｅ、および拡散端子またはｉＰｏｒｔ制御端子／Ｐｉ拡散領域３２ｅを備える。ＮｉＦＥＴ３０２は、ソース端子３８ＮｅとｉＰｏｒｔ制御端子／Ｎｉ拡散領域３１ｅとの間のソースチャネル３３ｅと、ドレイン端子３９ＮｅとｉＰｏｒｔ制御端子／Ｎｉ拡散領域３１ｅとの間のドレインチャネル３５ｅとを画定する、ソース端子３８Ｎｅ、ドレイン端子３９Ｎｅ、およびｉＰｏｒｔ制御端子／Ｐｉ拡散領域３２ｅを備える。ＣｉＦＥＴ３００は、ソース＋チャネル３４ｅ、ドレイン＋チャネル３６ｅ、ソース−チャネル３３ｅおよびドレイン−チャネル３５ｅにわたる共通ゲート端子３０ｅをさらに備える。したがって、共通ゲート端子３０ｅは、チャネル３４ｅ、３６ｅ、３５ｅ、および３３ｅに容量結合されている。
【００１７】
図１ａまたは図１ｂを再び参照すると、ソースを測定、追跡、監視または記録するために、測定回路は、ソースシステムから少なくとも２本のリードにアクセスする必要がある。調整可能な抵抗ＲＬＯＡＤが２本のリードに接続され、さらに抵抗値が広い範囲にわたって調整され、その間に流れる電流と両端電圧が監視されると何が起こるかを考えてみる。負荷抵抗ＲＬＯＡＤを通過するまたそれを横断するこれらの電圧および電流のプロットが図１ｃに示されている。このプロットでは、負荷抵抗を流れる電流は、負荷抵抗値がゼロ（低入力インピーダンス）のときに最大値ＩＳＳとなることが示されている。同様に、負荷抵抗値が内部テブナンソース抵抗値（ＲＴＨ）の値、または本質的に無限の負荷抵抗（高入力インピーダンス）をはるかに超えていると、開回路電圧が発生する。また、プロットされたＰＲＬは、両端電圧と負荷抵抗ＲＬを流れる電流との積である。これは、信号源が負荷抵抗ＲＬＯＡＤを通過できる電力である。この負荷調整された通過電力ＰＲＬは、信号電源と連動し、場合によっては、等しい開回路電圧源から到来する信号を分離するのを助けることができる。信号源は、それぞれの供給電力によって互いに区別される。例えば、心臓間信号を検知するとき、この技術は、より遠い筋肉収縮からの局所心臓脱分極の信号成分発現を最大にするのを助ける。この種の測定技術は、より遠い信号源からの受信信号を減少させることによって所望の信号の信号対雑音比を増大させる。信号対雑音比は、この技術を使用することによって本質的に改善される。検知された広帯域変換信号の忠実度は、予想される信号周波数範囲外の全ての信号をミュートする帯域幅制限技術を使用する場合と比べてはるかに改善される。新たな低雑音フロアおよび広帯域信号の忠実度は、遮られていない変換信号の新たな特徴を明らかにすることを約束する。
【００１８】
スタンドアロン装置としてのまたはトランスインピーダンス増幅器（またはＴＩＡ）と呼ばれるＣｉＦＥＴの対の形態におけるＣｉＦＥＴファミリは、１）電圧源、２）電流源または３）負荷抵抗に電力を供給することができるソースというこれら３つの特性のいずれかをオフにすることで、センサおよび信号源と最適にインターフェースすることができる。ＣｉＦＥＴノード入力は、さらに、ソースからの電力伝達を最大にするようにその小信号入力インピーダンスを調整することができ、または電圧源に対する高い入力インピーダンスまたは電流源に対する極端に低い入力インピーダンスを示すように小信号入力抵抗が調整されることを可能にする。検知増幅器としてのＣｉＦＥＴ素子は、これら全てを信号源にすることができるのに対して、センサに基づくオペアンプでは、同じ目的を達成するために複数のオペアンプおよび外部コンポーネントをインターフェースする必要がある。
【００１９】
図１ｃを参照して、信号源からの最も高い信号対雑音比の信号を発生するために、受信回路のフロントエンド部に投射された信号源からの最大電力を通過させる必要がある場合をさらに考える。回路理論は、プロセスを定義し、整合した負荷抵抗器によって信号源を負荷する。信号源がこのように負荷され且つ負荷抵抗値ＲＬがテブナンソースの内部テブナン抵抗ＲＴＨに等しい場合、両端電圧と負荷を流れる電流との積が最大になる（βにおいて）。高インピーダンス電圧源と接続する場合、ＣｉＦＥＴの入力インピーダンスは、それが電圧源に負荷をかけないように十分高い入力インピーダンスの制限内を提供するために、ｉＦＥＴのドレインチャネルの幅／長さに対するソースチャネルの幅／長さであるそのｉＦＥＴ比によって調整されることができる（図３ｅを参照）。同様に、ＣｉＦＥＴ入力インピーダンスは、短絡回路電流ＩＳＳを測定するために必要とされる非常に低い値に調整されることができる。
【００２０】
図３ｅを参照すると、ｉＦＥＴは、非常に予測可能に異なる結果を有するドレインチャネルおよびソースチャネルについての長さと幅の比率が異なるように構成されることができる。上述したように、ＣｉＦＥＴ入力インピーダンスは、ドレインチャネルの幅／長さに対するソースチャネルの幅／長さの比（ｉＦＥＴ比）によって調整されることができる。ｉＦＥＴ比は、相対ｉＦＥＴチャネル強度比（ソースチャネル強度／ドレインチャネル強度）を表す。より具体的には、それは、動作中のｉＦＥＴチャネル間の電荷密度比である。
【００２１】
ＰｉＦＥＴとＮｉＦＥＴの相補対は、通常、同じｉＦＥＴ比に設定されるが、両Ｐチャネルは、ＰからＮの移動度の差異をほぼバランスさせるために使用されるコモンモード比（またはｃｍＲａｔｉｏ）だけより広い。ｃｍＲａｔｉｏは、アナログ出力電圧信号を電源レール間のほぼ半分の振幅でセンタリングし、アナロググラウンドとしてコモンモード電圧（Ｖｃｍ）を形成する。これは、出力の非線形高調波項を無効にしながら、相補的な電源ノイズ除去を行う傾向がある最大の対称ダイナミックレンジを可能にする。
【００２２】
ｃｍＲａｔｉｏ（ＣｉＦＥＴのＰ／Ｎ比）は、レプリカＣｉＦＥＴのドレイン−ゲートを接続してＶｃｍを一般的な半導体パラメータに適応させることによって形成される自己生成コモンモードアナロググラウンド電圧（Ｖｃｍ）である。
【００２３】
チャネルサイジングにおけるもう１つの考慮事項は、トランジスタおよび関連接点内部の最大許容ＤＣ電流パススルー内でＣｉＦＥＴを動作させるための最悪の場合のパススルー（トーテムポール）電流の制限と、局所加熱および電力−速度トレードオフの考慮事項である。そのようなテブナン電源から変換された電圧、電流および電力が図１ｃに示されている。すなわち、前述したように、負荷抵抗ＲＬが信号源の内部インピーダンスＲＴＨと一致したときにピーク電力（βにおける）が伝達される。負荷抵抗への電力伝達を最大化することに加えて、駆動信号源を振り返るために、異なる負荷抵抗間の電圧の複数の測定値を使用することができる。
【００２４】
図１ａを考え、Ｖｏｃが２ボルトに設定され且つ内部テブナン抵抗ＲＴＨが１０００オームに設定されているとさらに考える。さらにまた、負荷抵抗ＲＬＯＡＤが２００オームの値に設定されている場合に回路に流れる電流を考える。この場合、流れるループ電流は、１．６６６７ミリアンペアであり、２００オームの両端電圧は、（２００）＊（０．００１６６６７）＝０．３３３３ボルトになる。さらに、ＲＬＯＡＤ抵抗が５００オームの第２の値に設定され、また、ループ電流が１．３３３３ミリアンペアであるとして計算され、その５００オーム抵抗器の両端電圧がここでは０．６６６６６７ボルトになるとする。
【００２５】
２つの値の負荷抵抗によって設定されるこれら２つの条件を使用して、内部開回路電圧ＶＯＣおよび内部ブラックボックスのテブナン抵抗ＲＴＨを計算することができる一連の連立方程式を作成するのに十分であることができる。第１の抵抗値ｒ２＝２００オームおよび第２の抵抗値ｒ３＝５００オームと呼ぶことにより、開回路電圧および内部テブナン抵抗を解くために以下の式が展開されることができる。抵抗ｒ２およびｒ３の両端電圧は、ｖ２およびｖ３と指定される。
【００２６】
【数１】
2019536374.tif 000003
【００２７】
測定値が挿入されると（ｖ２＝０．３３３３３ｖ、ｒ２＝２００オーム、ｖ３＝０．６６６７ｖ、ｒ３＝５００オーム）、計算が実行され、得られる結果は、ＶＯＣ＝２．０００５８およびＲＴＨ＝１０００．３６オームの推定値である。これらの内部ブラックボックスの値は、完全にアクセス可能な外部部品に対して行われた測定から推定される。１つは、電源の内側を見てその性質を引き出すという意味である。
【００２８】
２つの連立方程式に十分なデータを供給するために、２つの異なる負荷抵抗に対して行われた２つのそのような測定から得られた値が必要である。明らかにノイズとシステムの変動が生データに影響を与えるため、推定の質も影響を受けることになる。さらに、これらの種類の測定は、何度も行うことができ、したがって、駆動電源の内部で発生するあらゆる変化を追跡することができる。
【００２９】
例えば、埋め込み電極から測定を行っている場合、埋め込まれた電極の組織接続の変化を予測する指標としてＲＴＨ推定値を監視することができる。接続が失敗し始めると、ＲＴＨは変化する。測定が意味をなすために、この推定に測定ループ内の他のインピーダンス源も含めなければならない。例えば、電極の固有の界面抵抗であるＲｅｌｅｃｔｒｏｄｅの抵抗を示す。
【００３０】
【数２】
2019536374.tif 000004
【００３１】
ここで、γは、電極局所組織周囲の導電率であり、ｒｅｌｅｃｔｒｏｄｅは、当該電極の半径である。通常の７フレンチの埋め込みペーシング電極では、Ｒｅｌｅｃｔｒｏｄｅは、約５００オームの値を示す。
【００３２】
２つの異なる負荷抵抗値において得られた測定値を処理し、それらの値を使用して、ソースの隠れた開回路電圧およびその内部テブナン抵抗を解く２つの連立方程式を作成することができる。そして、信号源を振り返り、センサからの所望の測定値にデータを追加した場合には、その内部変化を追跡することができる。もちろん、実際のデータは、不確実性のある実際の結果をもたらし、複数回の測定やデータの平均化は、推定結果を滑らかにする。
【００３３】
ＣｉＦＥＴファミリは、非常に低レベルの電流出力信号を生成するフォトダイオードなどの電流センサから変換することができる。フォトダイオードプロセスは、光子がその表面に当たると逆方向漏れ電流を変調して繊細な電流源を生成する。この小さな変調は信号であり、正確に変換するために、フォトダイオードは、その電流を受け入れる低インピーダンスノードにその電流を供給し、入力電流を忠実に追跡する増幅信号を生成する必要がある。ＣｉＦＥＴは、そのような低い入力インピーダンスｉＰｏｒｔを提供し、そのフォトダイオード信号変換を忠実に提供するように、十分に広い帯域幅、超低信号対雑音比および超線形変換を有しながらその電流入力を増幅電圧出力に変える。反対の極端な例では、ｐＨメーターは、高い出力インピーダンスを示し、無負荷の電圧源として変換される必要がある。ｐＨセンサから電流を引き込むと、その表示されたセンサ電圧が変化し、開回路電流電圧を反映しなくなる。これは、ｐＨメーターの精度を低下させ、不適切な変換器を形成する。ＣｉＦＥＴファミリは、広い範囲の電流および電圧源のニーズに対応して適切な負荷インピーダンスを提供することができる。すなわち、設計により、特定のセンサのニーズに応じて高い入力インピーダンスおよび低い入力インピーダンスの両方を提供することができる。ＣｉＦＥＴファミリは、極めて高い帯域幅および超低信号対雑音比を提供しながらこれを行い、本質的にトランスペアレントな増幅を提供する。
【００３４】
ＣｉＦＥＴ増幅器はまた、他の隠れた特性を有する。ＤＣチャネルバイアス電流がＣｉＦＥＴ構造を流れると、相補型ｉＰｏｒｔノードは、特定のＤＣバイアス電圧に駆動される。ｉＦＥＴ比に応じたｎチャネルｉＰｏｒｔの場合（ｉＦＥＴのソースチャネルの長さに対する幅と、ドレインチャネルの長さに対する幅との比）、このＤＣオフセット電圧は、高いミリボルトから数百ミリボルトまでの範囲に形成されることができる。そのＤＣ電圧が監視されて校正される場合、それは、ＣｉＦＥＴの温度の高品質測定を提供する。本質的に、ＣｉＦＥＴは、独自の温度センサを内蔵している。しかしながら、このＤＣ電圧が温度とともに変化するとしても、ストーリーは継続し、ＣｉＦＥＴ増幅器のスループットゲインおよび周波数応答は、それほど変化しない。ＣｉＦＥＴファミリ増幅器を石油掘削装置の遠位端に配置し、その増幅器に所望の検知信号を安定したゲインで変換させ、さらにその遠位端の温度を変換させることができる。ＣｉＦＥＴファミリの動作温度範囲もまた、図３ａ−１および図３ａ−２に示すように現在の軍用規格の温度範囲をはるかに超えている。性能は、広範囲のｉＦＥＴ比にわたって一定に保たれると予測される。
【００３５】
図４ａおよび図４ｂは、ＣｉＦＥＴ用途およびその電流センサまたは電圧センサ増幅器としての適応性についての例示的な図を示している。図４ａは、ＣｉＦＥＴ３００’を使用した電圧信号センサモデルの図１０’を示しており、ここで、調整可能な抵抗ＲＬＯＡＤは、ＣｉＦＥＴ３００’に置き換えられ、ＣｉＦＥＴ３００’のＮｉＦＥＴのＮｉＰｏｒｔ３１’およびソース端子３８Ｎ’は、テブナン等価電圧源１０ｃ（ＶＯＣおよびＲＴＨ）と直列に接続されている。端子３０’は、コモンモード電圧ＶＣＭを基準としている。ＣｉＦＥＴ３００’の出力Ｖｏｕｔは、その出力に対する電源およびグラウンドノイズの包含を回避するようにコモンモード電圧ＶＣＭを基準としている。
【００３６】
図４ｂは、ＣｉＦＥＴ３００’’を使用した電流信号センサモデルの図１１’を示しており、ここで、調整可能な抵抗ＲＬＯＡＤは、ＣｉＦＥＴ３００’’に置き換えられ、ＣｉＦＥＴ３００’’のＮｉＦＥＴのＮｉＰｏｒｔ３１’’およびソース端子３８Ｎ’’は、電流源１１ｃと直列に接続されている（ＩＳＳ／ＲＴＨ）。端子３０’’は、コモンモード電圧ＶＣＭを基準としている。ＣｉＦＥＴ３００’’の出力Ｖｏｕｔは、その出力に対する電源およびグラウンドノイズの包含を回避するようにコモンモード電圧ＶＣＭを基準としている。
【００３７】
ＣｉＦＥＴの実質的にトランスペアレントな増幅機能を安価なマイクロプロセッサによって提供される機能と組み合わせることで、このセンサデータを特定のポイントごとにまたはリアルタイムで連続的に変換および処理することがここで可能になる。ＣｉＦＥＴファミリは、比類のないアナログ性能を提供するだけでなく、このニーズに対処する。ＣｉＦＥＴファミリは、ＣＭＯＳロジックインバータを製造することができる以上の任意のプロセスノードとシリコンレベルで互換性がある。ＣｉＦＥＴのアナログ性能は、ＣａｄｅｎｃｅやＨＳｐｉｃｅなどのソフトウェアでモデリングすることによって判断されるように、高桁数ナノメートルスケールのプロセスノードのジオメトリに拡張される。アナログＣｉＦＥＴ構造およびＣｉＦＥＴベースのロジック構成は、最適化されたＣＭＯＳロジック構成の隣の同じシリコン上に存在し、それらと混在することができる。ＣｉＦＥＴは、デジタル構造用に最適化された標準的なプロセスノードの考慮事項に追加のアドオンを追加する必要がないため、ＣｉＦＥＴジオメトリの幅および長さ、場合によってはＣｉＦＥＴがなおも動作可能な低供給電圧を調整する能力を保持する。プレーナ、ＦＥＴ、ＦｉｎＦＥＴまたは他の種類のＦＥＴ構造を使用するかどうかにかかわらず且つ広範囲のプロセスノードスケールにわたって、追加のプロセスノードアドオンは存在しない。アナログ設計は、持ち運び可能であり、ＣｉＦＥＴ回路が１８０ｎｍで動作する場合、他のより小さなサイズでも同様に動作する。この設計の互換性は、ＣｉＦＥＴ回路のモデル化に使用される回路シミュレーションプログラムにも及ぶ；これについては、この文書の後半で詳述する。ＣｉＦＥＴ構造は、製造された制御トランスコンダクタンスを使用する電界駆動型素子である。ＣｉＦＥＴ構造は、シリコン、他の材料（ゲルマニウム、ナノチューブなど）に基づくか、または他の素子パラメータに対するトランスコンダクタンス型の制御を生み出して影響を及ぼすことができるバイオタンパク質構造に設計されるかにかかわらず、あらゆるプロセスに適用可能である。トランジスタという用語の使用は、これらの新たに展開しているトランスコンダクタンス生成構造を含むことができる。
【００３８】
図４ｃは、ＣｉＦＥＴ３００’’’を使用した高入力インピーダンス信号センサモデル１０’’の図を示しており、ここで、ＣｉＦＥＴ３００’’’は、そのＶｉｎｐｕｔ３０’’’を介して電圧信号源１０ｃ（ＶＯＣおよびＲＴＨ）に接続されている。ＣｉＦＥＴ３００’’’は、電圧信号源１０ｃを監視／検知するために高入力インピーダンスモードで動作する。コモンモード電圧バイアス発生器ＶＣＭへの信号振幅を参照することにより、信号経路は、電源およびグラウンドラインノイズを回避することがわかる。さらに、コモンモード電圧ＶＣＭは、コモンモード電圧発生器によって発生されるため、その一例は、図９ａに示す参照符号９８などのレプリカＩＣと共存するＣｉＦＥＴとすることができる。このコモンモードバイアス電圧発生器の出力は、ＣｉＦＥＴ構造のピーク性能点に自己調整する。生成されたバイアス電圧は、この最適なコモンモードバイアス電圧点に連続的に調整するために、実現されたプロセスと周囲温度のようなグローバルパラメータを組み込む。
【００３９】
ＣｉＦＥＴファミリのアナログ回路は、プロジェクトのデジタルＣＭＯＳ回路の隣に快適に配置されるかまたは混在され、今日の業界で使用されているものと同じ設計ソフトウェアを使用する。ＣｉＦＥＴ設計がもたらす改善は、既存のシリコンプロセスノードとの互換性、現在の設計とレイアウトソフトウェアとの互換性を含み、ＣｉＦＥＴアナログ構造は、同じアナログ機能に必要なシリコン表面積を劇的に削減することができるアナログ設計に対する新たな機能をもたらし、場合によっては、折り畳みカスケード差動増幅器の必要なシリコン表面積がそのＣｉＦＥＴ  ＴＩＡ対応物と比較された場合のように、削減された表面積は、１００：１よりも大きい係数である。さらに、ＣｉＦＥＴファミリは、図４ｄのミニマリストのホイートストンインピーダンスブリッジ検出器などの新たなアナログ設計機能を、図５ｃの同時に送受信することができる回路にもたらす。この回路の詳細は、後のアプリケーションのセクションに示されている。大抵の場合、ＣｉＦＥＴで製造された設計は、低フォトディテクタ電流対電圧検出器や変換器に使用されることがある高抵抗値をなくす。高い値の抵抗のＣｉＦＥＴの必要性を排除または減少させることによって、様々な回路構成要素のボルツマン抵抗ノイズが削減されるかまたは単に排除されることから、全体の回路ノイズは、さらに削減される。
【００４０】
確かによく知られているが、電流検知の使用は、多くの信号変換回路で採用されているデフォルトのアプローチではない。この種の信号源インターフェースの利点の一例として、埋め込み電極からの偏光解消を検知する場合のように、全て同時にブロードキャストする多くの同時信号源を有する容積導体から変換する必要があると考える。そして、これら全てのテブナンソースに同じ開回路電圧を持たせることによって測定の問題をさらに複雑にする。この容積の２つの電極から変換されることができる信号を考慮すると、その信号は、電圧モード、電流モード、または電力モードタイプの測定を使用して変換されることができる。電圧モードは、同時信号源のコーラスからの開回路無負荷電圧を測定する。この電圧がその特定のソースまたは領域からのものであるとは言い難いであろう。２つの電極をともに交互に短絡し、マクスウェルの電磁界法則にしたがっていくつかの新たな物理的現実を流れる短絡回路電流を測定するとうまくいく。この技術は、近くの信号源と比較して、離れた信号源からの信号対雑音比を本質的に増加させる。
【００４１】
このプロセスの一例が図６のモデル６００として示されている。３つの信号源６１ａ、６１ｂおよび６１ｃが示されており、全て同じ開回路電圧Ｖを有し、それぞれ異なるソース抵抗６２ａ、６２ｂおよび６２ｃを有している。近接ソースに対するアクセス抵抗は、Ｒ１  ６２ａ：１００オームであり、近いソースに対してＲ２  ６２ｂ：１０００オームであり、離れたソースに対してＲ３  ６２ｃ：１０，０００オームである。負荷抵抗ＲＬＯＡＤ６４は、２つの検知電極、プローブ電極６３および基準電極６５の間に配置され、一方は、駆動動作の最中にあり、他方は、簡単化のためにその動作から離れている。ＲＬＯＡＤ６４の抵抗値が高い場合、プローブ電極６３は、電圧開ソース電位に浮遊する。離れたソースからの信号は、より多くのノイズを含む可能性があるが、その開回路電圧Ｖは、プローブ電極６３において近接ソースの電圧開回路電位と同じ抵抗である。ここで、負荷抵抗ＲＬＯＡＤ６４の値が数十オームの領域において非常に低い場合を考える。この場合、各信号源は、その短絡回路電流をプローブ電極６３の加算点に供給する。近接ソースは、Ｖ／１００（またはＶ／Ｒ１）の電流量（Ｉ１）を供給し、近いソースは、Ｖ／１０００（またはＶ／Ｒ２）の電流量（Ｉ２）を供給し、離れたソースは、Ｖ／１０，０００（またはＶ／Ｒ３）の電流（Ｉ３）を供給する。測定技術は、いかなる追加の信号処理または雑音誘発ステップもなしに、近接ソースの信号対雑音比を改善する。図６において、用語ＩＴは、ＣｉＦＥＴ３００ｈのＮｉＰｏｒｔ３１ｈへの入力電流を表す電流Ｉ１、Ｉ２およびＩ３の合計を表す。図においては、そのような３つの信号源が示されており、生体内の状況では、それぞれが独自のテブナンソースインピーダンスを有する駆動信号を全て同時に生成している数百もの同時脱分極ソースが存在する。ほとんどの生体内脱分極は、活性型脱分極細胞の内側と外側がイオンを交換するときに生じる細胞内膜電位のピークである、開回路電圧を駆動するおよそ２０ｍＶのピークを生じる。ＶＲｌｏａｄは、問題の信号源に接続されている外部負荷抵抗の両端に発生する電圧を指す。このセクションでは、ＶＲｌｏａｄの概念をさらに発展させる。この技術の以前の開示である米国特許第５，１５６，１４９号明細書は、この測定技術を達成するために従来のオペアンプおよびいくつかの外部コンポーネントを使用した。加算された電流が集計されることができるプローブ電極上に仮想ノードを生成するために使用される場合には、雑音誘発フィードバック技術が使用される。その同じ測定は、それぞれの差動ｉＰｏｒｔ入力に接続された埋め込み電極を有する１つのバイアスＣｉＦＥＴ  ＴＩＡ増幅器によって実行されてもよい。ＣｉＦＥＴのｉＰｏｒｔ入力は、ＲＬＯＡＤ６４をプローブ電極６３および基準電極６５に供給し、電流信号を生成された差動出力電圧に直接変換する。容積導体における電流測定は、この技術に固有の、したがってノイズのない他の利点を提供する。電荷の球から離れるにつれて電位を測定すると、信号、電圧は、電荷源からの距離に反比例して降下する。信号が含まれる領域が大きいほど、より多くのノイズが電極によって掃引される。容積内の法線電流束の���面積分から導き出されるスカラー電流を測定するとき、実質的に測定は、動的に変化する電荷の球から電極局所電場を測定することである。電場は、その電荷の球からの距離との逆二乗関係で降下する。電場測定値が引き出される容積はより小さく、したがって、雑音源が侵入することができる領域は減少する。電流の信号対雑音比は、本質的に、その同じ電極から行われた電圧測定よりも大きい可能性がある。この能力は、心臓または神経の事象から身体の脱分極を検知するために生体内電極を使用するときに非常に重要である。
【００４２】
使用可能帯域幅の改善、低供給電圧、入力駆動の柔軟性、信号対雑音性能の向上、超低相互変調の忠実度、デジタルＣＭＯＳプロセスノードとの統合能力、プロセス変動の許容性、プロセスノードのスケーリングによる設計の移動性、既存のソフトウェア設計およびレイアウトツールとの互換性、標準的なアナログ回路機能を生成する能力、およびアナログ設計に利用可能なビルディングブロックの拡張は、全て、信号源からの検知の技術を向上させる要素である。
【００４３】
ＣｉＦＥＴは、これら全ての分野において新たな機能を拡張または実現する。伝統的なホイートストンブリッジのアプリケーションおよび埋め込み電極から検知するためにまたはＲＦアンテナから検知するために使用されることができる新たな回路構成を示すために、いくつかの回路アプリケーションが後に詳述される。図３ｂに示すＣｉＦＥＴの線形性もまた、何十年にもわたる電流信号入力にわたって広がる。この線形性および何十年にもわたるダイナミックレンジは、図３ｃおよび図３ｄに見られるフーリエ変換高調波解析で見られる高調波歪みの欠如に貢献する。
【００４４】
ＣｉＦＥＴ構造は、フュージョン電子機器を製造し、そのレイアウトは、ＣｉＦＥＴ構造を製造するためにその相補的に結合されたＭＯＳＦＥＴ対（またはｉＦＥＴの相補対）と結合された２つの結合されたエンハンストＭＯＳＦＥＴとして現れる。この単純な構造は、そのフードの下で何が起こっているのかを誤って伝える。ＣｉＦＥＴの機能部分に対処するために、開始するのに良い場所は、ｐおよびｎソースチャネルの性質を調べることである。図７ｂにおいて、「ＭＯＳトランジスタ第３版」と題されたＹ．  Ｔｓｉｖｉｄｉｓによる書籍（「Ｙ．Ｔｓｉｖｉｄｉｓ」）の３９４−３９５ページにおける教示に基づくＣｉＦＥＴの小信号モデルが示されている。ｎおよびｐソースチャネルには小信号電流が流れないことに留意されたい。ＭＯＳドレイン−ソーストランスコンダクタンス電流源は存在しない。ｐおよびｎドレインチャネル小信号電流依存電流源が含まれる。ＣｉＦＥＴは、その超広帯域幅を持たず、ＣｉＦＥＴ構造を介して共通経路に接続する素子間の密接な接続のために、その超低雑音性能が実現される。
【００４５】
図７ｂは、ＣｉＦＥＴの様々な小信号要素、電流入力ｐおよびｎ  ｉＰｏｒｔ、ならびに出力電圧ポートを示している。ゲートは、全てバイアスコモンモード電圧Ｖｃｍに接続されている。このコモンモード電圧Ｖｃｍは、専用のＣｉＦＥＴで生成される。
【００４６】
実際には、様々なゲートに異なるＶｃｍを接続する設計上の利点が存在することがある。この手法を使用することによって、様々なトランスコンダクタンスの関係が最終的な回路設計の利点に合わせてさらに調整されることができる。実際に、共通ゲート接続は、特定のゲート電圧を調整することによって多くの回路要求を満たすことができるが、相補チャネルゲートＶｃｍのいずれかを故意にシフトさせてその共通ゲート電圧反転領域からより深くまたはさらに遠くに異なる動作点を作り出すことができる。
【００４７】
ｉＦＥＴの小信号動作をモデル化するために定義されている多くのトランスコンダクタンス比が存在し、それらは、多くの書籍において適切に詳述されている。Ｙ．ＴｓｉｖｉｄｉｓによるＭＯＳ  Ｏｐｅｒａｔｉｏｎ  ｂｏｏｋは、それらの説明において特に良い仕事をしていることが広く受け入れられる。それらのうちの２つの説明が記載される。１つ目は、素子周辺の多くの他のパラメータを一定に保ちながら、ドレイン電流が問題の素子のゲート−ソース間電圧の変化にどのように反応するかに関するＭＯＳ素子のトランスコンダクタンスである。このトランスコンダクタンス偏微分方程式が以下に示され、項が多くの説明において使用される。
【００４８】
【数３】
2019536374.tif 000005
【００４９】
使用される他のトランスコンダクタンス項は、問題の素子のドレイン−ソース間電圧の変化に対するドレイン電流の変化である。この方程式は、以下に示され、示された図のいくつかにおいて使用される。
【００５０】
【数４】
2019536374.tif 000006
【００５１】
Ｙ．Ｔｓｉｖｉｄｉｓの書籍から引用した図７ａにおいて、単純なＭＯＳＦＥＴ構造の周りの共通のトランスコンダクタンスが示されている。全てが、選択された電圧の変化に対する選択された電流の変化についての同様の説明を有する。これらのトランスコンダクタンスの詳細について、読者は、これらの項のバランスが詳述され且つＭＯＳＦＥＴの使用を取り巻く電気工学において一般に使用されている形態であるＹ．Ｔｓｉｖｉｄｉｓ書籍第３版、３９５ページを参照されたい。
【００５２】
ＣｉＦＥＴ、すなわちゲート電圧、基板電圧およびドレイン電圧を一定に保ちながらソース電圧を変化させたときのドレイン電流の変化について、１つの項が新たに定義される。それは、ゲート−ソース間電圧の変化に対するドレイン電流の変化を指すＭＯＳＦＥＴモデルにおけるｇｍ項とほぼ同じであると仮定される。図２ｃを参照すると、ここでの差異は、通常ゲートは信号駆動であり、ここでゲートは定電圧に保持され、ドレインチャネル３５ｅまたは３６ｅは、ＮｉＰｏｒｔ３１ｅ／ＰｉＰｏｒｔ３２ｅにおけるｉＰｏｒｔ電流注入によって生成される小信号によって駆動されるという事実にある。
【００５３】
ＮｉＦＥＴおよびＰｉＦＥＴのソースチャネル３３ｅおよび３４ｅの両方から始めて、出力３９ｅへの一定のＶｃｍ電圧により、例えば、おおよそＶｄｄ／２の値で入力Ｖｉｎ−３０ｅにバイアスされ、ソースチャネル３３ｅおよび３４ｅは、余分な電子が近くの領域から引き寄せられてこれらのソースゲート３８Ｎｅおよび３８Ｐｅ下方のチャネルを過剰に設定するようにゲート電圧が高い超反転チャネルモードになることに留意されたい。ＤＣ  ＣｉＦＥＴチャネルバイアス電流が引き込まれるのは、この大過剰のチャネル電子からである。１ボルトの供給電圧によるこのＤＣ電流の典型的な値は、約１マイクロアンペアであろう。ソースチャネルの特定の動作点は、ＣｉＦＥＴのｉＦＥＴ比および供給電圧に依存する。ｉＦＥＴ比とは、同じ基板タイプのソースチャネルおよびドレインチャネルに見られる特定のチャネルＷ／Ｌ比を指す。大抵の場合、ＣｉＦＥＴ構造を構成する相補対のｉＦＥＴ比は、素子内での鏡のような動作を確実にするために同じに設定されるが、これは、ＣｉＦＥＴ設計の絶対的な要件ではない。Ｖｄｄ供給電圧とともにｉＦＥＴ比は、ｐおよびｎ  ｉＰｏｒｔ小信号入力インピーダンスとＶｏｕｔ出力電圧駆動ソースインピーダンスの両方を決定する。過剰なソースチャネル電子の動作は、ソースチャネルｉＦＥＴのドレインからソースへのＤＣ電圧によって決定される拡散および移動の流れの法則にしたがう。ＮｉＦＥＴおよびＰｉＦＥＴ３３ｅおよび３４ｅのソースチャネルは、それらが一定のコモンモード電圧駆動Ｖｃｍによって駆動されるように定電流源として構成される。このチャネルのドレイン−ソース間電圧は、ミリボルトから数百ミリボルトまで変動することがある。ドレイン−ソース間電圧が低下するにつれて、ソースチャネル３３ｅおよび３４ｅのｉＦＥＴ電流源作用が損なわれる。しかしながら、その過剰な電子によって、たとえそれらがマイグレーションによって駆動されなくても、依然としてアナロググラウンドに対してｉＰｏｒｔ低インピーダンスソースインピーダンスを提供し、電流信号源シンクとしてＣｉＦＥＴの使用をサポートする。これらの電流源は、それらのソース変性が機能し始めるにつれてより良好に機能する。動作中、小信号電流は、ＮｉＦＥＴソースチャネル３３ｅまたはＰｉＦＥＴソースチャネル３４ｅのいずれにも流れないことに留意されたい。後述するように、小電流は、ｎおよびｐドレインチャネル３５ｅおよび３６ｅに制限される。
【００５４】
ＮｉＰｏｒｔノードに注入された電流は、バックグラウンドのＤＣチャネル電流と急速に結合する。この注入電流は、ｉＰｏｒｔの信号電流駆動に現れる小信号入力インピーダンスと相互作用する。この電流は、ＮｉＰｏｒｔ３１ｅ上に小電圧信号を生成する。ＮｉＰｏｒｔ３１ｅは、ソースチャネル３３ｅのドレインおよびドレインチャネル３５ｅのソースの両方であることに留意されたい。
【００５５】
ＤＣチャネル電流Ｉｄが確立された場合を考えると、これは、全てのシリコン材料および内部構造がそのバイアス点まで完全に充電されたバイオドメイン容量成分を有し、したがって、信号電流の注入によるこれら既存のバイアス点からのシフトが小さいことを意味する。チャネル電流が１マイクロアンペアレベルに設定されている場合、注入された信号電流は、１０から１００ピコアンペアの範囲にある。寄生分布容量が完全に充電され、小信号情報がＤＣバイアスチャネル電流の電流変調において搬送されるため、寄生充電時間が最小化される。チャネル電流を変化させることは、チャネル分布電圧を僅かにシフトさせるため、Ｃ  ｄＶｃ／ｄＴに等しい変位電流によって必要とされる電流フローは、電圧レベル変調が信号情報を搬送する場合に予想されるよりも少なくなる。変位充電電流が少ないと、より広い素子周波数の動作範囲を生成する。これは、カスケードミラー容量キャンセル回路構造に加えて、高周波応答を増大させる。
【００５６】
ＣｉＦＥＴのＤＣ動作点がシリコン内のｉＦＥＴ比によって確立されると、ＮｉＰｏｒｔの最終入力インピーダンスおよび動作点を固定するために特定の値の供給電圧が必要になる。電源電圧は、動的にＣｉＦＥＴの挙動および動作点を修正するために使用されることができる。ＣｉＦＥＴは、ＣｉＦＥＴの全ての特性を動的に調整可能にするような他のＣｉＦＥＴ供給電圧Ｖｄｄを制御することができ、一種のソフトウェアが当面のニーズに適するようにそれ自体を書き換えることができる。ＣｉＦＥＴの特性の動的パラメータ制御が実装されることができる。
【００５７】
ＭＯＳトランジスタの低周波小信号モデルを再び参照すると、図７ａまたはＹ．  Ｔｓｉｖｉｄｉｓの３９４ページに示されている。多くの追加のトランスコンダクタンスパラメータが示されており、ＣｉＦＥＴ構造の柔軟な動作を提供することができることを理解するために最終的に必要とされる。ＭＯＳアナログ回路設計におけるよく知られたコンダクタンスは、素子ドレイン電流を変化させるためにゲート−ソース間電圧を変化させる能力に関するＭＯＳ構造の基本トランスコンダクタンスである。式は、ｇｍ＝ｄ（ｉｄｓ）／ｄ（ｖｇｓ）として表される。プロセスノードが縮小すると、素子の寸法が小さくなり、トランスコンダクタンスが増加し、ＣｉＦＥＴの設計がより小さな形状に拡大されるという事実の一因となっている。ゲート−ソース間電圧の変動をドレイン電流変調に変える際のＭＯＳの動作は、図７ｂに示すようにソースチャネル抵抗と並列の電流源としてモデル化される。ｇｍ＊ｖｇｓのドレイン電流源の項は、その並列負荷抵抗と相互作用して電圧を生成する。この電圧は、ＣｉＦＥＴの出力電圧である。ＣｉＦＥＴの増幅率は、注入電流を受け入れたときに生じる小さなｉＰｏｒｔ電圧に由来する。ソースチャネルＭＯＳトランジスタは、密接に接触してソースチャネルの上にまたがってまたはその上に位置している。ソースチャネルＭＯＳが指数関数的な拡散チャネル電流モードバイアス点に強制的にバイアスまたはクランプされると、ゲート−ソース間電圧の小さな変化がチャネル電流のごく一部の変調を指数関数的に制御する。この小さいＶｇｓ信号に対して、ソースＭＯＳチャネルは、共通ソースＭＯＳ増幅器構成で動作する。しかしながら、ゲートよりもむしろ駆動されているのはこのトランジスタ構造のソース端子であることを覚えておかなければならない。したがって、これは、電流をＮｉＰｏｒｔに流し込み、ＰｉＰｏｒｔへの注入電流と同様にＣｉＦＥＴの出力電圧を非反転方向に上昇させる。ｐまたはｎ  ｉＰｏｒｔのいずれかへの電流は、出力電圧をＶｄｄに向けて移動させる。両方のｉＰｏｒｔ電流注入は、非反転出力電圧振幅を生成する。
【００５８】
ソースチャネルは、重畳モードで動作する；それは、基板抵抗を通るときにそれを通って流れるＤＣバイアス電流を有する。それはまた、小信号駆動の共通ソース増幅器としても動作する。この変調されたチャネル電流は、ＤＣドレイン電流に重畳される。ｉＦＥＴのソースチャネルは、素子のｉＦＥＴ比およびＣｉＦＥＴ素子に電力を供給するＶｄｄによって課されるＶｇｓ  ＤＣバイアスおよびそのＤＣ  Ｖｄｓを有する。ソースチャネルのＤＣ  Ｖｇｓは、その動作点を設定し、通常は限られた帯域幅に関連する弱い反転動作とは対照的に指数関数的動作の範囲内にその位置を設定する。ある程度、緩慢な弱反転性能は、ゲート−ソース間電圧によって課される電界に応答するために直ちに利用可能な自由電子の希薄性に関係している。ゲート−ソース間電圧生成トランスコンダクタンスが、正しい場所にないかもしれない弱反転生成チャネル自由電子の雲のようなフォグを引き起こすように要求されるとき、それらは、まずトランスコンダクタンスの要求される動作の領域に移動した後に課された条件が要求する電子移動に参加しなければならない。ＣｉＦＥＴでは、弱反転電子の希薄性は、バックグラウンドＤＣチャネル電流源を提供する閾値ゲート電圧よりも高いことによって排除される。容易に利用可能な豊富な自由電子があり、バックグラウンドＤＣバイアス電流が自由電子を容易に且つ即座に利用可能にし、指数関数的なゲートソース電圧制御の移動要求に参加することができることから、通常この２段階プロセスに関連する遅い応答速度は最小にされる。これらの自由流動電子は、指数モードの通常制限された帯域幅を高周波発電所に変えるために本質的に待機状態にある。
【００５９】
ＣｉＦＥＴ構造の柔軟性は、ソースおよびドレインチャネルを強制またはクランプされたＤＣバイアス状態にするユーザの能力に部分的に基づいている。例えば、Ｖｄｄ供給電圧が０．８Ｖｄｃの場合を考えてみる。これは、図８に示すようにＣｉＦＥＴが最大のゲインを生じる供給電圧である。このゲインプロットを作成するために、ｉＦＥＴ比が１：４に設定され、コモンモード電圧がＶｄｄ／２または約０．４ｖｄｃに駆動される。ＮｉＰｏｒｔ  ＤＣ電圧は、約２０ミリボルトになるため、ｎチャネルソーストランジスタは、約０．４Ｖ−０．０２０Ｖ＝０．３８０ボルトにバイアスされる。明らかにソーストランジスタは、強い深度または超飽和反転モードにバイアスされる。ｉＰｏｒｔが提示する入力小信号インピーダンスは、ドレインチャネルトランジスタがその両端に数十ミリボルトしか有しないために低く、非常に貧弱な電流源となり、ほとんど抵抗として現れる。あるいは、ｉＦＥＴ比が４：１である場合、ＮｉＰｏｒｔ  ＤＣバイアス電圧は、数百ミリボルトに上昇し、コモンモードバイアス電圧は、０．４ボルトのままであり、ＤＣソースＶｇｓバイアス電圧は、約２００ミリボルトに変化する。ここで、Ｎチャネルソーストランジスタは、ドレインからソースまでの両端で約２００ミリボルトであるため、実際の電流ソースのように動作し始め、その電圧が僅か２０ミリボルトのときのパッシブチャネル抵抗器のようには動作しない。ｎチャネルドレインＭＯＳトランジスタは、ここで約２００ミリボルトＤＣにＤＣバイアスされ、そのｎチャネルソーストランジスタは、依然として強反転モードであるが異なる特性を有する異なる動作点でバイアスされる。さらに、上述したように被検体におけるＹ．Ｔｓｉｖｉｄｉｓに見られるような標準的なＭＯＳモデルを中心とした様々なモデル化されたコンダクタンスの変化を考慮する必要がある。ＣｉＦＥＴのこれらのソースチャネルおよびドレインチャネルにおける閾値電圧は、約３５０から４００ミリボルトである。閾値電圧は、多くの定義を有しており、ＭＯＳチャネル電流が１／２の移動および拡散に対する１／２によるものである場合、Ｃ．  Ｅｎｚのゲート−ソース間電圧の定義の使用の増加は、使用と受け入れにおいて増えている。
【００６０】
ＮｉＰｏｒｔまたはＰｉＰｏｒｔにおいて見られる入力インピーダンスは、ソースｉＦＥＴのドレインを覗くことの並列の組み合わせである。それは、そのソースからドレインへの接続にわたって且つＮｉＦＥＴのソース端子を覗く際にＤＣ電圧によって変化する。このソースを見ると、小信号は、駆動小信号に対して低いソースインピーダンスを示す共通ゲートソース駆動ＭＯＳ増幅器構成に遭遇する。図９ａ、図９ｂおよび図９ｃからわかるように、特定のｉＦＥＴ比は、入力および出力インピーダンスを調整する。そのｉＦＥＴのトランスコンダクタンスが増大するにつれてソースチャネル電流源の出力インピーダンスを増加させることは、そのトランジスタの出力インピーダンスを効果的に増加させるソース縮退の特性である。ＤＣソースからドレインへの電圧がこのｎチャネルソースｉＦＥＴで降下すると、アクティブ素子のように増幅して動作する能力が低下し始める。これは、ＣｉＦＥＴのｉＦＥＴ比が１：４の場合の図８に示すように供給電圧が０．８ボルトＤＣを下回ると、ＣｉＦＥＴ構造のゲインが低下するためである。異なるＣｉＦＥＴのｉＦＥＴ比で得られる最大ゲインは、異なるＤＣ供給電圧で発生する。ＣｉＦＥＴが依然としてこの供給電圧よりも低いゲインを生成する一方で、ＣｉＦＥＴ素子のトランスコンダクタンスが崩壊し始めると、ソースおよびドレインＭＯＳＦＥＴのＤＣドレイン−ソース間電圧が崩壊し始める。しかしながら、ＤＣ供給電圧が数十ミリボルトにまで降下した場合であっても、ＣｉＦＥＴは、有能な駆動信号源に接続されていれば、その信号源から電流を引き込み、これらの超低供給電圧でも使用可能なゲインを提供し続ける。
【００６１】
図９ａは、単一のバイアスされたＣｉＦＥＴ３００ｉを使用した例示的なトランスインピーダンス増幅器９００ａのブロック図を示している。相補入力の両方に対する別々のｉＰｏｒｔ入力、ＰｉＰｏｒｔ９１ａおよびＮｉＰｏｒｔ９１ｂが詳述されている。ＰｉＰｏｒｔ９１ａおよびＮｉＰｏｒｔ９１ｂは、ＰｉＰｏｒｔ９１ａおよびＮｉＰｏｒｔ９１ｂにおいて異なる入力インピーダンスを有する入力を同時にまたは別々に受信することができる。出力電圧は、相補対ノード９０ａの共通ドレイン接続を介して供給される。ＣｉＦＥＴ３００ｉは、高インピーダンスモードで電圧信号５０を受信するためにＶｉｎ３０ｉにおいて入力をＰｉＰｏｒｔ９１ａおよび／またはＮｉＰｏｒｔ９１ｂから同時にまたは別々に受信することができる。ＣＩＦＥＴ３００ｉの全てのゲートは、コモンモード電圧Ｖｃｍ、９０ｂによって一般に駆動されることに留意されたい。コモンモード電圧Ｖｃｍは、出力３９ｊがその共通ゲート３０ｊに接続される場合、他の別個ＣｉＦＥＴ３００ｊによって生成される；コモンモード電圧発生器９８は、電源電圧の値のほぼ半分の値を通常は中心とするバイアス電圧を発生する。このコモンモード電圧９０ｂは、その出力信号電圧９０ａの振幅が基準とされる駆動ＣｉＦＥＴバイアス点を設定する。導出された中点バイアス電圧を基準にしているため、ＣｉＦＥＴは、グラウンドまたは電源のいずれかをその基準電圧として使用してサイドステップを実行し、それによってライン上を流れるノイズも大幅にバイパスする。これは、ＣｉＦＥＴがオンチップデジタルロジックに隣接している場合、重要なポイントである。この単一の駆動ＣｉＦＥＴの出力は、シングルエンドである。
【００６２】
図９ｂは、コモンモード電圧９７ａ／９７ｂによってバイアスされた２つのＣｉＦＥＴ３００ｆおよび３００ｇを使用したトランスインピーダンス増幅器（またはＴＩＡ）の他の例示的な図を示している。ＣｉＦＥＴ３００ｆおよび３００ｇのこれらの対は、ＰｉＰｏｒｔ９５ａ、ＮｉＰｏｒｔ９５ｂ、ＰｉＰｏｒｔ９５ｃおよびＮｉＰｏｒｔ９５ｄのうちの１つまたは１つ以上の任意の組み合わせからの駆動入力を受け入れる。この対が例えばＮｉＰｏｒｔ９５ｂおよびＮｉＰｏｒｔ９５ｄを介して差動信号源によって駆動されると、それは、図に示すように点９６ａと９６ｂとの間に差動出力を生成する。必要に応じて、コモンモード電圧（Ｖｃｍ）は、この例では単一のＣｉＦＥＴを含む外部回路９８によって供給されることができ、その構成は、図９ａの回路９８に示されているものと同じである。図９ａと同様に、ＣｉＦＥＴ３００ｆおよび３００ｇは、ＰｉＰｏｒｔ９５ａ、ＮｉＰｏｒｔ９５ｂ、ＰｉＰｏｒｔ９５ｃおよび／またはＮｉＰｏｒｔ９５ｄから同時にまたは別々にＶｉｎ３０ｆ／３０ｇにおいて高インピーダンスモードで電圧信号５０ｆ／５０ｇを受信することができる。
【００６３】
各ソースチャネル構造とドレインチャネル構造との間のｉＦＥＴ比が変化すると、これらの回路の基本的な固有の特性もシフトして調整される。これらのＤＣ電圧は、Ｖｄｄの電源電圧を変えることによってまたはいくつかの異なるＤＣゲート電圧を使用することによって回路レベルで調整されることができることを覚えておきたい。
【００６４】
要約すると、ＣｉＦＥＴのＮｉＦＥＴおよびＰｉＦＥＴのソースチャネルは、電流源のような動作を提供する超反転素子として動作するかまたはｉＦＥＴ比に応じて低インピーダンスの電子豊富な伝導チャネルを供給する。ＣｉＦＥＴのＮｉＦＥＴおよびＰｉＦＥＴのドレインチャネルは、１）ＤＣチャネルバイアス電流を抵抗器のように通過させるとともに、２）ＮｉＰｏｒｔ電流信号の注入によって生成される小信号電圧に対してコモンソースの弱反転指数関数ゲイン増幅器として動作し、および３）この同じトランジスタがｉＰｏｒｔ注入される小信号電流に対して共通ゲートソースで駆動の低入力インピーダンスＣｉＦＥＴ増幅器のように見えるという３つの機能を同時に提供する。共通ソース弱反転増幅器は、ｇｍＶｇｓの電流ゲインをドレイン回路に提供し、この電流は、ｎチャネルソース−ドレイントランスコンダクタンスと相互作用するため、ＣｉＦＥＴ出力電圧信号を生成する。出力電圧の出力インピーダンスもまた、ｉＦＥＴ比の影響を受ける。調整により、ＣｉＦＥＴ構造は、５０オームの入力インピーダンスを有する電流入力センサを生成することができるとともに、その信号に対する増幅を提供し、５０オームの出力インピーダンスを有する出力電圧へのトランスインピーダンス変換を行い、下流の回路を駆動することができる。これら全てが外部コンポーネントなしにＣｉＦＥＴ構造の内部で行われる。
【００６５】
図２ｃを参照すると、発生した小信号電流は、ｎおよびｐドレインチャネル３５ｅおよび３６ｅのみを流れ、それらは、ｎおよびｐソースチャネル３３ｅおよび３４ｅを流れない。ＣｉＦＥＴの駆動されるｉＰｏｒｔは、その共通ソースの弱反転動作を介して出力電圧を決定する。この発生した小信号電流は、駆動されているｉＰｏｒｔの相補パートナーによって供給または吸収される。ＮｉＰｏｒｔ３１ｅが駆動されると、ＰｉＦＥＴのソースチャネル３４ｅおよびドレインチャネル３６ｅのドレイン−ソース間電圧が動的に変化し、同時連立方程式を満たす。この例では、ＰｉＦＥＴチャネル上のドレイン−ソース間電圧を変化させることによって、これらの素子の周囲のコンダクタンスは、これらの連立方程式に対するリアルタイムの解を動的に生成するようにシフトする。実際に、ドレイン−ソース間電圧、ｉＰｏｒｔのＤＣバイアス点、素子コンダクタンスおよび素子のｇｍを含むＣｉＦＥＴ構造全体が、このリアルタイム解を実現するために全てシフトする。多数のパラメータを変更することによって、ＣｉＦＥＴは、同時の要求を満たし、ＣｉＦＥＴ構造のどこかに見られる電圧変化を最小限に抑えることができる。寄生電流は、電圧変化およびこれらの素子を充電するために流れる電流に正比例するため、ＣｉＦＥＴ構造全体が、この外乱分布プロセスを通じてその周波数応答を改善するように作用する。これらの調整は、ＣｉＦＥＴの設計構造に固有のものであり、ＣｉＦＥＴの相補的な側面が密接に並置されて製造されるとき、ＣｉＦＥＴの全体動作は、達成された密接な接続に依存する。ＣｉＦＥＴが離散ＭＯＳトランジスタを使用して構成されている場合、ＣｉＦＥＴ動作の態様が見られるが、隣接性はＣｉＦＥＴレシピの一部であるため、その構成によって実際のＩＣレベルのＣｉＦＥＴ構造に見られる全体の広帯域幅および低雑音性能を生じることはできないであろう。
【００６６】
ＣｉＦＥＴの動作は、ある意味で駆動Ｎチャネル信号に対して完全な追跡負荷を形成する相補対に依存することを理解することが重要である。Ｐチャネル相補負荷は、連続的に変化して、Ｎドレインチャネル３５ｅおよびＰドレインチャネル３６ｅの内部およびそれらの間を流れる小信号電流を完全に吸収または供給する。Ｖｄｓが負荷ＣｉＦＥＴにわたって変化するにつれて、それは、その導電率およびそのトランスコンダクタンスを変化させる。駆動ｉＰｏｒｔ、ｉＦＥＴ比およびＣｉＦＥＴのＶｄｄは、注入されたｉＰｏｒｔ電流信号入力の変化に対する段階および応答を設定する。それに応答して、ＣｉＦＥＴ構造全体は、ＣｉＦＥＴの特定の状態を定義する課されたパラメトリック方程式に対する解を提供するために多くの場所でその動的バイアス点を変更する。
【００６７】
高周波性能は、分布した内部容量の予備充電および弱反転モードおよび駆動されたＤＣチャネルバイアス電流からの自由電子の容易な利用可能性によって命令される自由電子遷移のための短い空間定数に部分的にトレースされることができる。
【００６８】
ＣｉＦＥＴの出力電圧がどのようになるかとともに、小信号電流によって駆動される単一のｉＰｏｒｔの場合が説明された。ここで、信号入力の定義が拡張される必要がある。ＮｉＰｏｒｔがＣｉＦＥＴ構造に存在するのと同じように、ＰｉＰｏｒｔノードも存在する。これら２つのノードは、同時に駆動されることができる。それぞれは、異なるＤＣバイアス電圧を有するが、両方のｉＰｏｒｔは、基本的に同じ動作を行う。いずれかのｉＰｏｒｔに注入された小信号電流は、ＣｉＦＥＴの出力電圧を上昇させ、逆にノードから電流を引くと出力電圧が降下する。両方のｉＰｏｒｔが同時に駆動されている場合、ＮｉＰｏｒｔへの単一の入力について説明したように、それぞれがアクティブ追跡負荷についての相補対の他方を使用する。二重ｉＰｏｒｔ駆動の場合、他の連立方程式のセットが動的に満たされ、解かれ、それらの結果が重畳によって組み合わされて結合される。
【００６９】
特定の入力および出力インピーダンスは、プロセスセットのｉＦＥＴ比およびＶｄｄ電源によって決定される。結果として得られるＣｉＦＥＴ動作点はまた、その動作特性とともに、これらの設定によって決定される。これらの設定は、製造時にまたは最終回路の電源を変調することによって変更されることができる。ＣｉＦＥＴがあらゆるセンサインターフェース問題にもたらす柔軟性は、特定の測定および信号変換のニーズに対応するためにもたらされることがある解決策アプローチの幅を広げる。
【００７０】
ＣｉＦＥＴ設計は、ＭＯＳ素子動作およびアナログＭＯＳ設計に関する多くの書籍において教示および議論されているものと同じＭＯＳ設計規則を使用する。ＭＯＳアナログカレントミラーベースの設計からＣｉＦＥＴアナログ設計への移行は、設計上の携帯型知的設計ポートフォリオを拡張するプロセスである。相補型ＣｉＦＥＴ構造全体とともにＣｉＦＥＴ設計におけるアナログＭＯＳカレントミラーの再利用は、アナログ機能電力を低減し、ＣｉＦＥＴ設計がより小さなプロセスノードにスケーリングするために生じなければならない可能なＶｄｄ電源電圧を低下させる。さらに、折り返しカスケード差動増幅器に必要なシリコンチップ表面積は、ＣｉＦＥＴ設計では１００倍以上も減少する。信号増幅経路に必要なのは差動対のＣｉＦＥＴのみであり、他方は、コモンモードバイアス電圧を生成するのに必要である。およそＶｄｄ／２のコモンモード電圧を使用することで、グラウンドレールおよび電源レールから持ち込まれるノイズの大部分が回避され、この事実は、ＣｉＦＥＴ増幅器によって生成されるノイズ指数に顕著な信号を追加する。Ｖｃｍバイアス経路９８が図９ａおよび図９ｂに示されている。ケイデンスは、信号ＣｉＦＥＴ増幅器の信号対雑音比が１８０ｄＢを超え、帯域幅が数百ギガヘルツに達すると予測する。ＣｉＦＥＴ構造は、ＣＭＯＳインバータを製造することができる任意のプロセスノード（プレーナＭＯＳまたはＦｉｎＦＥＴなど）によって製造されることができ、プロセスノード拡張はなく、設計は、広範囲のプロセスノードの特徴サイズにわたってスケーリングする。ＣｉＦＥＴは、これらのスケールにおけるＭＯＳＦＥＴのシャント抵抗の劇的な低下により、通常のＭＯＳＦＥＴ増幅器のゲインが１を下回る１０ナノメートルの特徴サイズで動作するようにモデル化されている。特徴サイズが小さくなると、ＭＯＳＦＥＴのトランスコンダクタンスが増加することを覚えておきたい。相補型ＣＭＯＳ設計書籍の部分的なリストは、これらに限定されるものではないが、Ｐａｕｌ  Ｇｒａｙらによる「アナログ集積回路の分析および設計第５版」；Ｐ．Ｅ．  Ａｌｌｅｎらによる「ＣＭＯＳアナログ回路設計第２版」；Ｙ．Ｔｓｉｖｉｄｉｓによる「ＭＯＳトランジスタ第３版」；Ａｄｅｌ  Ｓ．  ＳＥＤＲＡらによる「マイクロ電子回路第７版」、ならびにＣ．  ＥｎｚおよびＥ．  Ｖｉｔｔｏｚによる「電荷ベースのＭＯＳトランジスタモデリング」を含む。
【００７１】
ＣｉＦＥＴファミリの強みの１つは、アナログＭＯＳ設計の豊富なタペストリーがＣｉＦＥＴアプローチによって採用されているという事実にある。業界標準のアナログ設計モデリングソフトウェアが解析および回路性能の探査に使用される。ケイデンスおよびＨＳｐｉｃｅなどのプロフェッショナルレベルのプログラムは、シリコンチップ上のプロセスノードが拡張を必要としないのと同じように、いかなる拡張によっても変更されずに使用される。解析ソフトウェアの唯一の要件は、ＥＫＶまたはＢＳＩＭレベル６モデル以上などの全領域シミュレーションモデルをサポートする必要があることである。具体的には、これらのモデルは、１つのモードから他のモードへと滑らかで差動的に連続するように二乗則がＭＯＳ性能を支配する二次領域への指数関数的反転を言うＭＯＳ動作の１つの領域を併合する。区分モデルは、モデルベースの異常な結果を生み出すであろう。さらに、正確な結果を得るために、計算の相対許容誤差が非常に低いレベルに設定される必要がある。フェムトボルト、フェムトアンペア、フェムトクーロンへの設定解析パラメータもまた必要とされる。モデリングソフトウェアがこれらの超低レベルの機能を開発するにつれて、ＣｉＦＥＴモデルの適合性は向上する。アナログ設計のモジュール性と性能の主張は、普遍的に適応可能な超広帯域周波数応答、超低雑音性能のトランスペアレントな増幅装置としてＣｉＦＥＴを使用してサポートする。このアナログ性能が隣接するデジタルＣＭＯＳ構造と同じシリコン上に統合されることができるという事実とのこの組み合わせは、２つの世界の間のチップ内部信号が外部化され、バッファリングされる必要がないことを意味し、様々なチップモジュールの相互接続ワイヤは、チップ自体の親密さ以外の世界で見つかる豊富な外部ノイズにさらされる必要がない。外部寄生との相互作用の新規性は、最小限に抑えられる。ＣｉＦＥＴ技術は、アナログセンサ機能が増幅され、処理され、デジタル化され、同じチップ上の隣接するデジタル処理に渡されることを可能にする。ＣｉＦＥＴを使用すると、アナログからデジタル、そして最終的には下流の他のシステムに渡されるデータストリームの作成まで全てのシステムコンポーネントを含む多機能チップを設計することができ、達成可能な設計方法で且つ経済的な予算で行うことができる。
【００７２】
ｉＰｏｒｔ電流注入信号変調ポートに加えて、ドレイン電流変調、したがってＣｉＦＥＴの信号出力電圧を有効にする他の１つの方法がある。大抵の場合、ＣｉＦＥＴ構造の全てのゲートが互いに接続され、中間点バイアス電位呼電圧コモンモードＶｃｍに接続されるが、さらに他の信号がこの中間点バイアスコモンモード電圧に重畳されてもよい。この信号源は、Ｖｃｍインピーダンスを考慮しながら、ＭＯＳＦＥＴゲートの高入力インピーダンスを「認識」する。ＣｉＦＥＴゲートからの小信号変調もまた、ＣｉＦＥＴチャネル電流の変調に反映され、最終的にＣｉＦＥＴ増幅電圧出力に反映される。これは、単一のＣｉＦＥＴの出力電圧を同時に変調することができる３つの入力をもたらす。駆動信号源の入力インピーダンス要件を満たす必要がある場合であっても、同じ機能を達成するためにいくつかのオペアンプおよび外部コンポーネントを必要とするであろう。ＣｉＦＥＴは、多くのトリッキーなセンサインターフェース、低雑音、広帯域幅の検知問題に対するコンパクトな解決策を提供する。
【００７３】
２つのＣｉＦＥＴ構造が対になっており、ノートンまたはテブナン信号源がこのＣｉＦＥＴの対のＮｉＰｏｒｔ間に接続されている場合、差動センサが生成される。この構成では、センサ電流は、一方のｉＰｏｒｔに流れ込み、他方の接続されたｉＰｏｒｔから引き出される。これらの小電流動作は、各ＣｉＦＥＴ出力に各正負の振幅を生じさせて差動出力を生じさせるとともに差動入力を介して検知する。
【００７４】
デュアルＣｉＦＥＴトランスインピーダンス増幅器（またはＴＩＡ）の使用例として、図４ｄに示されているホイートストンブリッジ回路を参照されたい。この図では、４端子ブリッジ４００が示されており、駆動部（またはｉＴｓｅｔ）４２は、上部ノードと下部ノードとの間に適用されている。この駆動部４２は、電圧源または電流源のいずれかとすることができる。分岐の要素が一致すると、各脚の下の電流は等しくなり、したがって、駆動されていないノードの電圧は等しくなる。しかしながら、要素が対称的に等しくない場合、アームは不均衡になり、アームの中間点の電位は等しくならない。各中間点アームは、ＣｉＦＥＴ３００ａおよび３００ｂのＮｉＰｏｒｔ３０１ａおよび３０１ｂに接続される。この不均衡は、各ＮｉＰｏｒｔ３０１ａおよび３０１ｂに不均等な電流を流すことになる。ＮｉＰｏｒｔ３０１ａおよび３０１ｂにおける電流は、そのＣｉＦＥＴ出力電圧３０３ａおよび３０３ｂを決定する。ＮｉＰｏｒｔ３０１ａおよび３０１ｂにおける電流が等しくない場合、出力電圧は不均等になり、ブリッジ４００内の不均衡が検出される。通常、この検出は、差動電圧増幅器を必要とする。ＣｉＦＥＴを用いると、そのような検出器は、ブリッジインピーダンスＺ１  ４１ａ；Ｚ２  ４１ｂ；Ｚ３  ４１ｃおよびＺ４  ４１ｄに対して高入力インピーダンスで開発されることができ、あるいは差動電流センサとして設計されることができる。具体的な設計上の選択は、解決すべき課題の詳細に基づいて行われる。
【００７５】
図５ａは、差動トランスインピーダンス増幅器（ｄＣｉＴＩＡ）７１０の一例を示している。回路７１０は、ＣｉＦＥＴ３００ｆおよび３００ｇのＰｉＰｏｒｔ３２ｆおよび３２ｇならびにＮｉＰｏｒｔ３１ｆおよび３１ｇを介して電流入力を可能にするように配置された、第１のＣｉＦＥＴ３００ｆ、第２のＣｉＦＥＴ３００ｇを含む２つの適切な比とされたＣｉＦＥＴビルディングブロックからなる（ＮｉＦＥＴおよびＰｉＦＥＴのそれぞれのｉＦＥＴ比は、適切に構成されている）とともに、第１のＣｉＦＥＴ３００ｆは、＋Ｖｏｕｔ９６ａを出力し、第２のＣｉＦＥＴ３００ｇは、−Ｖｏｕｔ９６ｂを出力し、Ｖｃｍまたはコモンモード電圧９７ａ／９７ｂを生成する。
【００７６】
図５ｂは、図５ａに示すｄＣｉＴＩＡ７１０のシンボル図７１０’を示している。
【００７７】
図５ｃにおいて、ＣｉＦＥＴを使用した回路が示されているが、これは、オペアンプベースの設計では実装が困難である。このＣｉＦＥＴベースの回路５００は、差動ＣｉＦＥＴまたはｄＣｉＴＩＡ増幅器７１０ｃの構成によってもたらされる超高コモンモード除去を使用する。（図４ｄに示されるような）ホイートストンブリッジにおいて使用されていたｄＣｉＴＩＡ増幅器構成は、ここでは図のように複数の外部抵抗器を有して構成されている。ＲＦアンテナ源５６は、検知された信号を接続された差動入力ＮまたはＰｉＰｏｒｔのうちの１つに導入する。この実施形態では、ＮｉＰｏｒｔ接続が示されている。アンテナは、設計された出力インピーダンスを有し、通常は約５０オームである。そのアンテナインピーダンス５４の値は、他のＮｉＰｏｒｔに接続される。２つの差動ＮｉＰｏｒｔは、さらに、入力インピーダンス５４の半分の値の外部抵抗器５２および５３に接続されている。最も単純なケースでは、これらの抵抗器５２、５３、５４および５５の接続点は、グラウンドに接続され、図においては、他の増幅器に接続されている。追加の増幅器がない場合、アンテナ信号がそのＮｉＰｏｒｔに電流を注入する場合を考える。この場合、正負の差動ＮｉＰｏｒｔに注入された電流は平衡化されず、ＣｉＦＥＴは、その不均衡を出力電圧信号＋Ｒｃｖおよび−Ｒｃｖとして記録する。アンテナの信号は増幅される。
【００７８】
ここで、ＰＡ５１とラベル付けされて示された増幅器が半値抵抗器５２および５３の接続点に接続された他の場合を考える。それは、ｄＣｉＴＩＡ７１０ｃのＮｉＰｏｒｔ差動ノードに電流を流す。外部抵抗器５２および５３が平衡して整合している場合、ＰＡ増幅器は、これらの差動ノードに等しい電流を流す。駆動されたｉＰｏｒｔ電流が等しいため、ｄＣｉＴＩＡ増幅器７１０ｃは、供給された電流をＰＡ増幅器５１に記録しない。しかしながら、接続された増幅器５１は、接続されたアンテナ５６を駆動する。ｄＣｉＴＩＡ７１０ｃは、なおも不平衡なアンテナの信号電流を増幅する。全体の結果は、ＣｉＦＥＴが、アンテナ信号電流が記録されることを可能にするとともに、アンテナ５６もまた、外部増幅器ＰＡ５１によって供給される駆動信号を同時に送信するというものである。この回路のさらなる拡張において、ｄＣｉＴＩＡ出力のフィードバック信号に比例して駆動増幅器ＰＡ５６を交換することができる。この場合、信号電流およびアンテナが供給する電流は、このフィードバック信号によって相殺される。アンテナ５６は、いかなる負荷インピーダンスにも接続されていないように見える。しかしながら、ここでフィードバック信号によって効果的に中和されたアンテナ電流により、フィードバックは、ここでＮｉＰｏｒｔが他の駆動ＮｉＰｏｒｔに対して不均衡であるときおよび再びｄＣｉＴＩＡ７１０ｃが、それがいかなる回路にも接続されていないように見えるアンテナによってアンテナの信号を増幅すると、そのキャンセルされたアンテナ電流を生成する。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図３ａ−１】
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【図３ａ−２】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図８】
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【図９ａ】
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【図９ｂ】
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【図９ｃ】
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【国際調査報告】
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