(57)【要約】  CIC-SDFTと呼ばれる、改善されたスライディング離散フーリエ変換(SDFT)アルゴリズムおよびその装置が、提供される。入力信号は、変調回転因子を乗算され、次いで修正カスケード式積分器-コーム(CIC)フィルタによって処理される。CIC-SDFTは、積分器セクションおよびコームセクションを備え、ダウンサンプラが、SDFT計算のダウンサンプリングを可能にするために2つのセクションの間に配置される。CIC-SDFTへのより多くの積分器ステージおよびコームステージの追加を通じて、スペクトル推定の正確さは、計算コストの低い仕方で、かつ、ウィンドウイング関数を既知のSDFTに適用するよりも少ない複雑さで改善され得る。様々な実施形態は、計算の複雑さをさらに減少させる、CIC-SDFTの部分的に非再帰的な方法を提供する。
2019503136.tif 000002
【特許請求の範囲】
【請求項１】
信号入力、係数入力、および出力を有する乗算器と、
前記乗算器の前記出力に配置されるCIC-SDFTフィルタ回路と、
を備える信号処理回路を備える、スペクトル推定のための装置。
【請求項２】
前記CIC-SDFTフィルタ回路は、
1つまたは複数の積分器ステージを直列に備え、前記CIC-SDFTフィルタ回路への入力に配置される積分器セクションと、
前記積分器セクションの出力に配置され、ダウンサンプリングされた出力信号を生成するように構成されるダウンサンプラと、
1つまたは複数のコームステージを直列に備え、前記ダウンサンプラの出力に配置されるコームセクションと、
を備える、請求項1に記載の装置。
【請求項３】
前記ダウンサンプラのダウンサンプリングレートは、永続的である、請求項2に記載の装置。
【請求項４】
前記ダウンサンプラのダウンサンプリングレートは、ユーザによって設定され得る、請求項2に記載の装置。
【請求項５】
前記積分器ステージは、前記乗算器の修正出力に以前の出力値を加算するように構成される、請求項2に記載の装置。
【請求項６】
前記コームステージは、前記ダウンサンプリングされた出力信号から時間遅延サンプル値を減算するように構成される、請求項2に記載の装置。
【請求項７】
前記CIC-SDFTフィルタ回路は、
前記CIC-SDFTフィルタ回路への入力に配置される、直列の1つまたは複数の非再帰的ステージと、
移動平均フィルタのカスケードを備え、前記1つまたは複数の非再帰的ステージの最終非再帰的ステージの出力に配置される、直列の1つまたは複数の再帰的ステージと、
を備える、請求項1に記載の装置。
【請求項８】
前記1つまたは複数の非再帰的ステージの各々は、式(1)を計算するように構成され、ただし、Lは、前記信号処理回路によって計算されるべきCICフィルタ次数である、請求項7に記載の装置。
【数１】
2019503136.tif 000031
【請求項９】
前記1つまたは複数の非再帰的ステージの各々は、ダウンサンプラを備える、請求項7に記載の装置。
【請求項１０】
前記ダウンサンプラは、前記非再帰的ステージによって処理された前記修正入力信号を2だけダウンサンプリングするように構成される、請求項9に記載の装置。
【請求項１１】
非再帰的ステージの数は、ダウンサンプリングレートRのlog2に等しく、再帰的ステージの数は、フィルタ次数Lに等しい、請求項7に記載の装置。
【請求項１２】
前記信号処理回路は、デジタル信号処理回路を備える、請求項1に記載の装置。
【請求項１３】
前記デジタル信号処理回路は、デジタル信号プロセッサ、ASICおよびFPGAのうちの少なくとも1つを備える、請求項12に記載の装置。
【請求項１４】
信号処理回路が入力信号を受け取るステップと、
前記信号処理回路が修正入力信号を生成するために前記入力信号に変調回転因子を乗算するステップと、
前記信号処理回路が積分器セクションを通じて前記修正入力信号を処理するステップと、
前記信号処理回路が前記積分器セクションの出力信号をダウンサンプリングするステップと、
前記信号処理回路がコームセクションを通じて前記ダウンサンプリングされた信号を処理するステップと、
を含む、改善されたスペクトル推定のための方法。
【請求項１５】
前記積分器セクションは、修正入力信号に以前の出力値を加算するように構成される1つまたは複数の積分器ステージを備える、請求項14に記載の方法。
【請求項１６】
前記コームセクションは、前記ダウンサンプリングされた信号から時間遅延サンプルを減算するように構成される1つまたは複数のコームステージを備える、請求項14に記載の方法。
【請求項１７】
前記信号処理回路は、デジタル信号プロセッサ、ASICおよびFPGAのうちの少なくとも1つを備える、請求項14に記載の方法。
【請求項１８】
信号処理回路が入力信号を受け取るステップと、
前記信号処理回路が修正入力信号を生成するために前記入力信号に変調回転因子を乗算するステップと、
前記信号処理回路が1つまたは複数の非再帰的ステージを通じて前記修正入力信号を処理するステップと、
前記信号処理回路が移動平均フィルタのカスケードを備える1つまたは複数の再帰的ステージを通じて前記1つまたは複数の非再帰的ステージの最後の非再帰的ステージの出力を処理するステップと、
を含む、改善されたスペクトル推定のための方法。
【請求項１９】
前記1つまたは複数の非再帰的ステージの各々は、式(2)を計算するように構成され、ただし、Lは、前記デジタル信号処理回路によって計算されるべきCICフィルタ次数である、請求項18に記載の方法。
【数２】
2019503136.tif 000032
【請求項２０】
前記1つまたは複数の非再帰的ステージの各々は、ダウンサンプラを備える、請求項18に記載の方法。
【請求項２１】
前記信号処理回路は、デジタル信号プロセッサ、ASICおよびFPGAのうちの少なくとも1つを備える、請求項18に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される技術は、主にデジタル信号処理に関し、より具体的には、信号処理のための改善されたスライディング離散フーリエ変換(SDFT)を計算するための装置および方法に関するいくつかの実施形態である。
【背景技術】
【０００２】
離散フーリエ変換(DFT)は、1つの関数をある領域から別の領域に変換する数学的変換である。具体的には、DFTは、原関数の周波数表現であり、原関数は、一般に、時間領域における信号である。DFTへの入力は、連続信号の等間隔のサンプルの有限リストである。DFTは、汎用プロセッサもしくは専用プロセッサによって実行されるコンピュータアルゴリズムにおいて実装されてもよく、または直接ハードウェアにおいて実装されてもよい。
【０００３】
スライディング離散フーリエ変換(SDFT)は、M点DFTのほんのわずかの周波数ビンだけに関心があるとき、ノンパラメトリックなスペクトル推定に使用される一般的によく用いられるアルゴリズムである。古典的SDFTアルゴリズムは、一般に、計算効率が良いが、その再帰構造は、累積誤差および丸め誤差を被り、これは、不安定性または不正確な出力につながり得る。1つの従来の手法は、変調SDFTアルゴリズムを使用することであり、これは一般に、正確さを犠牲にすることなく安定している。
【０００４】
従来のSDFTは、サンプルごとにDFTを計算するように調整されることがある。しかしながら、そのような技法は、一般に、プログラム可能な出力レートが必要とされるときには計算上効率的ではない。いくつかの手法は、計算ダウンサンプリングが必要とされる状況についてホッピングSDFTアルゴリズムを提案している。
【０００５】
デジタル信号プロセッサ(DSP)におけるスペクトル分析のための典型的な方法は、離散フーリエ変換(DFT)である。DFTは、第1の領域(例えば、時間領域)における連続信号を周波数の離散集合についての周波数領域表現に変換する。すべての可能性のある周波数における連続信号の周波数成分を探すよりもむしろ、DFTは、信号の周波数スペクトルを、ビンと呼ばれる、いくつかの周波数帯域に分ける。
【０００６】
いくつかの応用では、しかしながら、スペクトル分析は、M点DFTのM周波数のサブセットにわたって必要なだけである。そのような応用に有用な1つのアルゴリズムは、スライディング離散フーリエ変換(SDFT)である。SDFTは、スライド窓関数内の時間サンプルについてM点DFTを行う。SDFTは、第1の窓位置内のサンプルについてM点DFTを計算し、窓を1つのサンプルだけシフトし、次いで新しい窓位置内のサンプルについて別のM点DFTを計算する。新しい各DFTは、以前のDFTの結果から直接効率的に計算される。すなわち、入力信号xについて時間インデックスnにおけるM点DFTのk番目の周波数ビンは、
【０００７】
【数１】
2019503136.tif 000003
【０００８】
によって規定される。ただし、q=n-M+1、0≦k≦M-1、および複素指数因子WM=ej2π/M(また回転因子(twiddle factor)としても知られている)である。
【０００９】
上で述べたように、スライディングDFTは、DFTを再帰的に計算する。方程式(1)の再帰的同等物は、
【００１０】
【数２】
2019503136.tif 000004
【００１１】
によって与えられる。
【００１２】
図1は、方程式(2)において上で述べられた従来のSDFTを実装する例示の回路表現100を示す。SDFT100の構造は、第1の遅延ブロック102および第1の加算器、または加算ブロック104を含むコーム(comb)ステージ120、ならびに第2の加算ブロック106、第2の遅延ブロック108、および乗算器110を含む積分器ステージ130を含む。様々な実施形態では、回路100は、複数の積分器ステージ130を含むこともあり、各々は、M点DFTの特定の周波数ビンを抽出するように構成される。
【００１３】
コームステージ120の第1の遅延ブロック102は、遅延サンプルxn-Mを生成する。遅延サンプルxn-Mは、第1の加算ブロック104によって現在のサンプルxnから減算される。第1の加算ブロック104の出力は、積分器ステージ130に提供される。積分器ステージ130では、第2の加算ブロック106において、以前の累積結果、
【００１４】
【数３】
2019503136.tif 000005
【００１５】
が、現在のサンプルxn-xn-Mに加算される。乗算器110は、第2の加算ブロック106の出力を受け取る第1の入力、および回転因子、
【００１６】
【数４】
2019503136.tif 000006
【００１７】
を受け取る第2の入力を有する。乗算器110は、k番目のビンのDFTを表す加重和出力を生成するためにこれらの2つの入力を乗算する。
【００１８】
第2の遅延ブロック108は、この出力を遅らせ、それを第2の加算ブロック106にフィードバックする。第2の加算ブロック106によって受け取られるように、それは、以前の結果、
【００１９】
【数５】
2019503136.tif 000007
【００２０】
であり、それは、第1の加算ブロック104から出力される、修正された今現在のサンプルに加算されることもある。
【００２１】
計算効率は良いが、SDFTは、異なる応用においてその有効性に影響を及ぼすいくつかの欠点を有する。従来のSDFTの再帰構造は、それが、
【００２２】
【数６】
2019503136.tif 000008
【００２３】
において単位円上に位置するz領域の極(pole)を有するので、わずかに安定な出力をもたらすだけである。それ故に、それは、極z=±1またはz=±jのときの点を除いて、累積を用いた有限精度再帰的計算においてわずかに安定なだけである。k番目のビンについての回転因子、
【００２４】
【数７】
2019503136.tif 000009
【００２５】
は、典型的には不正確であるので、いかなる誤差も、時間とともに累積し、出力に潜在的不安定性をもたらす。これは特に、回路構成における実装などの、固定小数点実装において問題であるが、しかしまた浮動小数点応用内にも存在する。例えば、SDFT100を実装する処理デバイスでは、累積誤差は、無限時間にわたって指数関数的に大きくなる(例えば、ターンオンされ、長期にわたって動作するデバイスについて)。その上、SDFTは、サンプルごとに基づいてだけ機能する。従来の各SDFT出力は、再帰構造に起因して新しい各入力サンプルについて計算されなければならない。もし新しいM点DFT出力が、Rサンプル(R>1)ごとにだけ計算される必要があるならば、従来のSDFTは、計算効率を失う。それ故に、R倍減少した出力レートは、R=1の場合と同じ計算量を必要とする。
【００２６】
従来のSDFTの再帰的性質に起因して引き起こされる問題に対する1つの可能性のある解決策は、コームステージに入るより前に変調シーケンス(変調回転因子)をサンプルに乗算することであり、変調SDFTまたはmSDFTと呼ばれる。mSDFTは、関心のある特定の各ビン(Xk)をk=0インデックスにシフトさせ、次いで新しいゼロ周波数DFTビン(Y0)を、
【００２７】
【数８】
2019503136.tif 000010
【００２８】
として計算する。ただし、
【００２９】
【数９】
2019503136.tif 000011
【００３０】
および
【００３１】
【数１０】
2019503136.tif 000012
【００３２】
である。
【００３３】
図2は、mSDFTを実装する例示の回路200を示す。mSDFT200は、図1のフィルタ100に関して上で論じられたのと同様のコンポーネントを含む。この例では、mSDFT200は、第1の遅延ブロック202および第1の加算器204をさらに含むコームステージ220、ならびに第2の加算器206および第2の遅延ブロック208を含む積分器ステージ230を含む。フィルタ100と異なり、mSDFT200の乗算器210は、フィルタ200の入力に位置し、その結果入力サンプルxnは、コームステージ220に入るより前にynを作成するために変調シーケンス、
【００３４】
【数１１】
2019503136.tif 000013
【００３５】
を乗算される。乗算器210の複素乗算を再帰的積分器セクションから取り除くことによって、計算について関心のある特定のビン(Xk)は、k=0インデックスにシフトされ、それについて、
【００３６】
【数１２】
2019503136.tif 000014
【００３７】
である(それは、再帰的セクションの安定かつ正確な出力を保証する)。mSDFT200の残りは、演算がサンプルynに適用されることを除き、SDFT100に関して上で論じられたのと同様の仕方で動作する。
【００３８】
しかしながら、mSDFTはなお、いくつかの問題をもたらす。第1に、スペクトル推定の正確さは、矩形DFT窓だけをサポートすることに起因して制限される。より進んだ窓の複雑さは、窓の長さの線形関数よりも速く増大する。第2に、mSDFTはなお、サンプルごとでのみ動作し、プログラム可能な出力レートR(R>1)についてDFTを効率的に計算することはできない。
【発明の概要】
【課題を解決するための手段】
【００３９】
開示される技術の様々な実施形態によると、新しいSDFTアルゴリズムが提供され、新しいSDFTアルゴリズムは、アルゴリズムが、関心のあるDFTビンインデックスkを位置k=0に移動させるという技法に基づいている。これは、再帰的セクションにおける複素係数乗算を排除する効果を有することができ、不安定性を回避する。加えて、本明細書で開示されるSDFTの実施形態は、修正カスケード式積分器-コーム(CIC)フィルタ構造を含むように構成されてもよい。そのような実施形態は、時々この文書ではCIC-SDFTと呼ばれることがある。
【００４０】
結果として、本明細書で述べられる実施形態は、上述の手法を使用して2つの目標を達成するように構成されてもよい。第1に、スペクトル推定の正確さは、計算コストの高いウィンドウイング技法を必要とすることなく高次CICフィルタを使用することによって改善されてもよい。第2に、SDFTの複雑さは、DFT出力レートを低減することによってさらに減らすことができる。それに応じて、数値的に安定であり、進んだウィンドウイング関数を含み、プログラム可能な出力レート(ダウンサンプリング)をサポートし、または前述のことの1つもしくは複数の組み合わせを提供する実施形態が、達成されてもよい。
【００４１】
開示される技術の様々な実施形態によると、スペクトル推定のための装置は、信号入力、係数入力、および出力を有する乗算器と、乗算器の出力に配置されるCIC-SDFTフィルタ回路とを含む信号処理回路を含む。様々な実施形態では、CIC-SDFTフィルタ回路は、1つまたは複数の積分器ステージを直列に備え、CIC-SDFTフィルタ回路への入力に配置される積分器セクションと、積分器セクションの出力に配置され、ダウンサンプリングされた出力信号を生成するように構成されるダウンサンプラと、1つまたは複数のコームステージを直列に備え、ダウンサンプラの出力に配置されるコームセクションとを含む。
【００４２】
開示される技術の他の特徴および態様は、開示される技術の実施形態による特徴を例として示す添付の図面と共に理解される、下記の詳細な説明から明らかになるであろう。本概要は、本明細書に添付される特許請求の範囲によってもっぱら定義される、本明細書で述べられるいかなる発明の範囲も限定することを目的としていない。
【００４３】
1つまたは複数の様々な実施形態による、本明細書で開示される技術は、下記の図を参照して詳細に述べられる。図面は、説明のためだけに提供されており、開示される技術の典型的なまたは例示の実施形態を描写するものにすぎない。これらの図面は、開示される技術の読者による理解を容易にするために提供されており、その広さ、範囲、または適用性を限定するものと考えられるべきではない。説明の明確さおよび容易さのために、これらの図面は、必ずしも一定の縮尺にされていないことに留意すべきである。
【図面の簡単な説明】
【００４４】
【図１】従来のSDFTを実装する例示の回路100を示す図である。
【図２】従来のmSDFTを実装する例示の回路200を示す図である。
【図３】本明細書で開示される技術の実施形態による例示の回路300を示す図である。
【図４】本明細書で開示される技術の実施形態による、(CIC-SDFTフィルタ320の次数の増加につれての)図3の例示の回路300の振幅応答(magnitude response)、および従来のSDFTに適用されるハニング(Hanning)窓を表す図である。
【図５】本開示の実施形態による例示のシステム環境500を示す図である。
【図６】本明細書で開示される技術の実施形態による例示の回路600を示す図である。
【図７】本明細書で開示される技術の実施形態によるCIC-SDFT法の例を示す動作フロー図700である。
【図８】本明細書で開示される技術の実施形態によるCIC-SDFT法の別の例を示す動作フロー図800である。
【図９】開示される技術の実施形態の様々な特徴を実装する際に使用されてもよい例示の計算コンポーネントを示す図である。
【発明を実施するための形態】
【００４５】
図は、包括的であること、または本発明を開示されるまさにその形態に限定することを目的としていない。本発明は、修正および変更を加えて実施されてもよいこと、ならびに開示される技術は、特許請求の範囲およびその均等物によってのみ限定されることを理解すべきである。
【００４６】
本開示の技術の実施形態は、信号処理のためのデバイスおよび方法に向けられている。より詳しくは、本明細書で開示される技術の様々な実施形態は、CIC-SDFTと呼ばれる改善されたSDFTアルゴリズムを実装する。CIC-SDFTの実施形態は、修正カスケード式積分器-コーム(CIC)フィルタ構造を組み込むことによって従来のSDFT構造を改善する。従来のCICフィルタは、必要な記憶量および乗算器の必要性を低減して、より経済的なハードウェア解決策を開発するために、様々な実施形態において利用されてもよい。様々な実施形態では、修正間引き(decimating)CICフィルタは、出力信号をダウンサンプリングすることを可能とするダウンサンプラによって分離される、複数の積分器ステージを備える積分器セクション、および複数のコームステージを備えるコームセクションを備えてもよく、サンプルごとに基づいてステップスルーする(step through)必要なく周波数スペクトルのより良い推定を可能にする。より具体的には、複数の積分器ステージおよびコームステージは、強力な埋め込みウィンドウイング関数の効率的な実装に関与する。
【００４７】
図3は、本明細書で開示される技術の実施形態による例示の回路300を示す。例示の回路300は、CIC-SDFTフィルタ320の入力の前に配置される乗算器310を含む。図3の示される例では、乗算器310は、複素乗算器であり、入力信号xnを受け取るように構成される第1の入力、および変調シーケンス、
【００４８】
【数１３】
2019503136.tif 000015
【００４９】
を受け取るように構成される第2の入力を含む。乗算器310は、修正信号ynを作成するためにこれらの2つの信号を一緒に乗算する。修正信号ynは、乗算器310から出力され、CIC-SDFTフィルタ320の第1の入力に入力される。
【００５０】
この例でのCIC-SDFTフィルタは、Rレート変化を有する修正CIC間引きフィルタである。それは、2つの積分器ステージ302a、302b、2つのコームステージ306a、306b、およびダウンサンプラ304を含む。様々な実施形態では、CIC-SDFTフィルタ320は、1つまたは複数の積分器ステージおよびコームステージを備えてもよく、CIC-SDFTフィルタ320の次数(L)を増やす。CIC-SDFTフィルタ320の次数は、いくつの積分器ステージおよびコームステージがフィルタ内に提供されるかを識別する。コームステージにおいて1または2サンプルの遅延を有する、従来のCICデシメータと異なり、CIC-SDFTフィルタ320は、コームステージ306a、306bにおいてM/Rの遅延を有する。
【００５１】
様々な実施形態では、同じ数の積分器ステージおよびコームステージが、無限時間にわたる積分器ステージの一定の積分演算から生じるオーバーフローの責任を取るために使用される。積分器ステージと対称的な数のコームステージを有することによって、コームステージは、オーバーフロー条件を補償する。ダウンサンプラ304は、積分器ステージ302a、302bの出力レートを因子Rだけ減少させるように機能し、その結果積分器ステージ302a、302bは、コームステージ306a、306bよりも高いサンプリングレートにおいて動作する。
【００５２】
CIC-SDFTの実施形態は、図2を参照して上で論じられたmSDFTの手法を改善するように構成されてもよい。図2に例示されるmSDFT構造は、ゼロ周波数DFTビンY0を、
【００５３】
【数１４】
2019503136.tif 000016
【００５４】
として計算するための再帰形式(recursive form)を実装し、それは、
【００５５】
【数１５】
2019503136.tif 000017
【００５６】
による追加の複素乗算器を有する、並べ換えられた(reordered)一次CICフィルタに似ている。より具体的には、方程式(4)は、移動平均を記述し、それは、レート変化なしに一次CICフィルタによって計算することができる。
【００５７】
様々な実施形態では、回路300のCIC-SDFTフィルタ320は、
【００５８】
【数１６】
2019503136.tif 000018
【００５９】
として表される伝達関数を有する移動平均フィルタのLカスケードと同等である。z=ejωにおいて評価される、CIC-SDFTフィルタ320についての振幅応答は、
【００６０】
【数１７】
2019503136.tif 000019
【００６１】
として表すことができ、ただし、振幅応答|H(ω)|は、有限長DFTが計算されているときに、離散時間フーリエ変換(DTFT)に適用される窓関数W(ω)である。様々な実施形態では、CIC-SDFT320の利得は、MLであってもよい。加えて、CIC-SDFTフィルタ320は、ビット成長を仮定することができる。もし入力が、Binビットを有するならば、すべての計算は、ビット幅、
【００６２】
【数１８】
2019503136.tif 000020
【００６３】
を用いて行われてもよい。
【００６４】
CIC-SDFTフィルタの次数を増やすことによって、スペクトル漏れの改善が、CIC-SDFTフィルタの自然に埋め込まれたウィンドウイング関数(W(ω))に起因して達成されてもよい。上記の方程式(6)は、L=1のフィルタ次数について、CIC-SDFTが、厳密なDFTスペクトルを提供することを示す。しかしながら、スペクトル分解能およびスペクトル漏れは、フィルタ次数Lを増やすことによって改善することができ、それは、より高次のW(ω)と同等である。例えば、WL=1(ω)は、時間領域における長さMの矩形窓に対応し、WL=2(ω)は、時間領域における長さ(2M-1)の三角窓に対応するなどである。この例は、図4に示される。
【００６５】
図4は、本明細書で開示される技術の実施形態による、(CIC-SDFTフィルタ320の次数の増加につれての)図3の例示の回路300の振幅応答、および従来のSDFTに適用されるハニング窓を表す図である。次数L=1のCIC-SDFTフィルタを有する回路は、曲線410によって示される。曲線410は、方程式(6)によって確立されるように(上で述べたように)、厳密なDFTスペクトルを表す。
【００６６】
曲線420および430は、より高いフィルタ次数についての性能を例示する。曲線420は、図3のCIC-SDFTフィルタ320などの、二次CIC-SDFTフィルタについての振幅応答を表す。図4に例示されるように、CIC-SDFTフィルタの次数を増やすことによって(L=1からL=2へ)、本明細書で開示される技術の実施形態は、サイドローブ減衰において13dBの改善を可能にする。次数をL=3まで増やすことによって、曲線430に表されるように、サイドローブ減衰においてさらにより大きい改善(26dB)がある。フィルタ次数における各増加は、CIC-SDFTフィルタへの別の積分器ステージおよびコームステージ対の追加だけを必要とするので、推定の改善は、複雑さを最小限に抑えてもたらされる。
【００６７】
曲線440は、最適化ハニングウィンドウイングを用いた従来のSDFTの振幅応答を表す。従来のSDFTについて、推定の正確さを改善する(すなわち、サイドローブを減らす)ためには、非常に高い複雑さが、必要とされ、それは、従来のSDFTにウィンドウイングを適用するコストを増加させる。非常に一般的な窓関数は、ハニング窓関数である。図4では、長さ5の最適化ハニング窓が、適用され、非ゼロ係数-1/4、1/2、および-1/4を有する。図に見られるように、曲線420、430は、従来のSDFTの非常に複雑でかつ高価なウィンドウイングと比較して、はるかにより安価にスペクトル推定の正確さのより大きい増加を提供する。
【００６８】
図3に戻って参照すると、例示の回路300などの技術を実装する本明細書で開示される技術の実施形態は、他のSDFT手法と比較して計算の作業負荷の低減をもたらす。複雑さは、CICデシメータにおけるのと同様の方法でR>1について低減されてもよく、それによって、所与の実装の要件に基づいて、スペクトル推定の正確さに柔軟性を提供する。上で論じられたように、CIC-SDFTフィルタが、一次であり、R=1である(すなわち、ダウンサンプリングがない)場合には、回路300は、mSDFT手法と同じ数の演算を行う。R>1のときは、コームステージ306a、306bは、fs/Rサンプリングレートにおいて動作し、コームステージ306a、306bにおけるメモリサイズは、Rだけ低減されてもよい。これは、計算の著しい低減であり、図1に例示される従来のSDFTにハニングウィンドウイングを適用することと比較して、簡略化された回路実装を用いた高度に正確なスペクトル推定を可能にする。
【００６９】
CIC-SDFTフィルタの実施形態は、デジタル信号処理を含む、信号処理を行ういろいろな異なるシステム内に実装されてもよい。図5は、本開示の実施形態による例示のシステム環境500を示す。システム500は、通信デバイス502を含み、それは、通信機器またはRF通信能力を含む他のデバイスを含んでもよくまたはその一部であってもよい。様々な実施形態では、通信デバイス502は、通信デバイス502がそのために設計される特定の実装に基づいていろいろな処理機器の1つまたは複数を備えてもよい。CIC-SDFTフィルタを実装する実施形態は、とりわけ音声処理、画像処理、デジタル通信、レーダー、ソナー、工業処理、CATスキャンなどの医学的応用、受信機信号強度(RSS)推定、または受信機同期を含むが限定されない、広範囲のデジタル信号処理応用に適用可能である。それに応じて、通信デバイス502は、例えば、とりわけラジオ、携帯電話、スマートフォン、MP3、DVD、もしくはブルーレイプレイヤなどの媒体再生デバイス、撮像スキャナもしくはデバイス、レーダーもしくは他の位置決め機器、またはスペクトル分析器を含んでもよい。
【００７０】
様々な実施形態では、通信デバイス502は、受信機504、送信機508、またはその組み合わせを含んでもよい。いくつかの実施形態は、複数の受信機504、送信機508、または両方の組み合わせを含んでもよく、各々は、ネットワーク内の複数のデータチャンネルを通じて多重信号を受信しかつ/または送信するように構成される。CIC-SDFT DSP506、510は、受信機504、送信機508、または両方の組み合わせに接続されてもよい。様々な実施形態では、通信デバイス502は、通信デバイス502がそのために設計される特定の実装に基づいて特定のタイプの分析を行うように構成される追加のシステム固有の処理コンポーネント512を含んでもよい。
【００７１】
様々な実施形態では、CIC-SDFTフィルタは、回路内でビット成長を経験することもある。すなわち、もしフィルタへの入力が、Binビットを有するならば、すべての計算は、ビット幅、
【００７２】
【数１９】
2019503136.tif 000021
【００７３】
を用いて行われる。
【００７４】
カスケードの数(すなわち、DSP回路内に含まれるより高次のCIC-SDFTフィルタを有する)およびDFTの長さMが、増加するにつれて、より広いビット幅が、必要である。本明細書で開示される技術の様々な実施形態は、DSP回路のCIC-SDFTフィルタ内に部分的に非再帰的な構造を実装することによってビット成長に対処してもよい。そのような部分的に非再帰的な構造は、多項式ファクタリングおよび多相分解を適用することを通じて計算の簡潔さを達成する。CIC-SDFTフィルタ回路620の伝達関数は、2の累乗のDFT長さM=2Jについて、
【００７５】
【数２０】
2019503136.tif 000022
【００７６】
と書くことができる。2の累乗のダウンサンプリング因子R=2Iを仮定すると、方程式(8)は、
【００７７】
【数２１】
2019503136.tif 000023
【００７８】
と書くことができる。
【００７９】
第1の非再帰的部分の後に、Rだけのダウンサンプラが続くと仮定すると、第2の非再帰的部分、
【００８０】
【数２２】
2019503136.tif 000024
【００８１】
は、
【００８２】
【数２３】
2019503136.tif 000025
【００８３】
と簡略化することができる。従って、DSP回路の伝達関数H(z)は、非再帰的部分、
【００８４】
【数２４】
2019503136.tif 000026
【００８５】
および再帰的部分HR(z)に分けられてもよい。
【００８６】
第1の非再帰的部分HN(z)は、各ステージが、ビット幅をLビットだけ増やし、次いで出力をR=2だけダウンサンプリングする、Iステージを備える。(1+z-1)Lを計算する各ステージについて、様々な実装が、可能である。例えば、ステージは、(1+z-1)演算の長さLのカスケードまたはステージ全体の直接のべき乗として実現されてもよい。そのような実装は、伝達関数Hc(z)およびL=4について、
【００８７】
【数２５】
2019503136.tif 000027
【００８８】
として表されてもよい。ただし
【００８９】
【数２６】
2019503136.tif 000028
【００９０】
および
【００９１】
【数２７】
2019503136.tif 000029
【００９２】
は、新しい多相成分であり、それらは、Llog2(R)だけのビット成長を経験する。それに応じて、非再帰的部分HN(z)の出力における全ビット幅は、
BN=Llog2(R)+Bin     (12)
である。
【００９３】
非再帰的部分HN(z)の多相成分を考慮すると、第2の再帰的部分HR(z)は、L次の移動平均フィルタだけを実装してもよく、それは、Lステージのカスケードを通じて実現されてもよい。再帰的部分HR(z)のカスケードの各ステージは、後に積分器ブロックが続くコームブロックを含有してもよい。それに応じて、ビット幅は、1ステージ当たりlog2(M/R)=(J-I)ビットだけ増加する。
【００９４】
図6は、本明細書で開示される技術の実施形態による例示のDSP回路600を示す。例示のDSP回路600は、図3のDSP回路300と同様の仕方で構成され、変調回転因子、
【００９５】
【数２８】
2019503136.tif 000030
【００９６】
を入力信号xnに適用して修正信号ynを生成するために配置される乗算器610を有する。CIC-SDFTフィルタ620は、信号ynを受け取り、非再帰的ステージ602a、602bおよび再帰的ステージ604a、604bを含む。様々な実施形態では、CIC-SDFTフィルタ620は、方程式(8)から(12)に関して上で論じられた非再帰的ステージおよび再帰的ステージを具体化する。様々な実施形態では、各非再帰的ステージ602a、602bは、(1+z-1)Lを計算し、出力をR=2だけダウンサンプリングする。複数の再帰的ステージ(および非再帰的ステージにおける適正な累乗因子)が、CIC-SDFTフィルタ620の次数を増やすために、いくつかの実施形態ではCIC-SDFTフィルタ620内に含まれてもよい。このようにして、DSP回路600は、図3のDSP回路300に似た自然に埋め込まれたウィンドウイング関数を有してもよい。
【００９７】
ビット幅が、CIC-SDFTフィルタの入力においてすべて同時によりもむしろステージごとに基づいて増やされるという事実に起因して、計算およびハードウェアの複雑さは、減少する。複雑さがより少ないことは、計算されるDFTの長さが、増加するにつれて、ビット幅の増加の責任を取るために必要とされ、より少なくかつより簡単なハードウェア構造が利用されることを可能にする。その上、非再帰的ステージ602a、602bにおけるダウンサンプリング能力の追加があり(ダウンサンプリングが、できる限り容易に行われるように)、必要とされる加算演算が、より少なくて済み、ハードウェアの複雑さをさらに低減する。
【００９８】
図7は、本明細書で開示される技術の実施形態によるCIC-SDFT法700の動作フロー図を例示する。702において、入力信号が、受け取られる。様々な実施形態では、入力信号は、ネットワークを通じて受け取られる1つまたは複数の信号を含んでもよい。ネットワークの限定されない例は、とりわけGSM(登録商標)、UMTS、CDMA2000、LTE、WiMAX、Wi-Fi、ケーブルもしくはDSL通信、衛星通信、ラジオ、ブルートゥース(登録商標)、光ファイバ、または近距離通信(NFC)を含む。入力信号は、様々な実施形態では受信機および/または送信機を有するデバイスによって受け取られてもよい。
【００９９】
704において、変調回転因子が、受け取られた入力信号に適用される。変調回転因子の適用は、図3に関して上で論じられたそれに似た仕方で決定されてもよい。変調回転因子の適用後、修正信号が、出力される。
【０１００】
706において、修正信号が、積分器セクションを通じて処理される。様々な実施形態では、積分器セクションは、1つまたは複数の積分器ステージを含んでもよい。1つまたは複数の積分器ステージの各々は、図3に関して上で論じられた積分器ステージと同様に、以前の出力を修正信号に加算してもよく、それによって以前の出力は、遅延ブロックによって生成される。積分器セクションに含まれる積分器ステージの数は、特定の応用に必要とされるスペクトル推定の正確さのレベルに応じて変化してもよい。各積分器ステージは、異なる遅延値を実装してもよく、その結果複数の以前の出力が、修正信号に加算されてもよい。
【０１０１】
708において、積分器セクションからの出力が、図3に関して上で論じられたダウンサンプラと同様に、Rの因子だけダウンサンプリングされる。ダウンサンプルレートは、積分器セクションからの出力が、常にすべての計算について同じサンプリングレートに従ってダウンサンプリングされるように、いくつかの実施形態ではハードコードされてもよい。様々な実施形態では、ダウンサンプラは、ユーザによってプログラム可能であってもよく、その結果ユーザは、複数のダウンサンプリングレートの1つをダウンサンプラに入力することができる。
【０１０２】
710において、ダウンサンプリングされた出力が、コームセクションによって処理される。様々な実施形態では、コームセクションは、1つまたは複数のコームステージを備え、1つまたは複数のコームステージの各々は、ダウンサンプリングされた出力から遅延サンプルを減算するように構成される。コームセクション内に含まれるコームステージの数は、図3に関して上で論じられたように、積分器セクションにおける積分器ステージの数に対して対称であってもよい。
【０１０３】
図8は、本明細書で開示される技術の実施形態による部分的に非再帰的なCIC-SDFT法800の動作フロー図を例示する。様々な実施形態では、図8の例示の方法800の802および804は、図7に関して論じられた702および704と同様の仕方で行われてもよい。
【０１０４】
806において、804から出力される修正信号が、1つまたは複数の非再帰的ステージによって処理されてもよい。様々な実施形態では、非再帰的ステージは、図6に関して上で論じられた非再帰的ステージと同様の仕方で動作してもよい。様々な実施形態では、1つまたは複数の非再帰的ステージの各々は、それぞれの非再帰的ステージから出るより前に修正信号をダウンサンプリングするように構成されるダウンサンプラを含んでもよい。
【０１０５】
808において、1つまたは複数の非再帰的ステージの出力が、1つまたは複数の再帰的ステージによって処理されてもよい。様々な実施形態では、再帰的ステージは、図6に関して上で論じられた再帰的ステージと同様の仕方で動作してもよい。
【０１０６】
本明細書で使用される場合、用語セットは、有限であろうと無限であろうと、要素の任意の集合を指してもよい。用語サブセットは、要素が、親セットから取り込まれる場合、要素の任意の集合を指してもよく、サブセットは、親セット全体であってもよい。用語適正なサブセットは、親セットよりも少ない要素を含有するサブセットを指す。用語シーケンスは、順序付けられたセットまたはサブセットを指してもよい。用語未満、以下、より大きい、および以上は、順序付けられたセットまたはシーケンスの様々な対象またはメンバーの間の関係を述べるために本明細書で使用されてもよく、これらの用語は、対象が順序付けられることに適用可能な任意の適切な順序付け関係を指すと理解されることになる。
【０１０７】
本明細書で使用される場合、用語コンポーネントまたはブロックは、本明細書で開示される技術の1つまたは複数の実施形態に従って行われてもよい機能性の所与のユニットを述べてもよい。本明細書で使用される場合、コンポーネントは、ハードウェア、ソフトウェア、またはその組み合わせの任意の形態を利用して実装されてもよい。例えば、1つまたは複数のプロセッサ、コントローラ、ASIC、PLA、PAL、CPLD、FPGA、論理コンポーネント、ソフトウェアルーチンまたは他の機構が、コンポーネントを作り上げるために実装されてもよい。実装においては、本明細書で述べられる様々なコンポーネントは、個別のコンポーネントとして実装されてもよく、または述べられる機能および特徴は、1つまたは複数のコンポーネントの間で部分的にまたは全体的に共有されてもよい。言い換えれば、この説明を読んだ後では、当業者には明らかであるということになるように、本明細書で述べられる様々な特徴および機能性は、任意の所与の応用に実装されてもよく、様々な組み合わせおよび並べ替えにおける1つまたは複数の別個のもしくは共有のコンポーネントに実装されてもよい。様々な特徴または機能性の要素は、別個のコンポーネントとして個々に述べられまたは特許請求されてもよいが、当業者は、これらの特徴および機能性が、1つまたは複数の共通ソフトウェアおよびハードウェア要素の間で共有されてもよいと理解することになり、そのような記述は、別個のハードウェアまたはソフトウェアコンポーネントが、そのような特徴または機能性を実装するために使用されることを必要とするまたは暗示するものではない。
【０１０８】
コンポーネントまたは本技術のコンポーネントが、ソフトウェアを使用して全体的にまたは部分的に実装される場合、一実施形態では、これらのソフトウェア要素は、それに関して述べられる機能性を実行する能力がある計算または処理コンポーネントを用いて動作するように実装されてもよい。1つのそのような例示の計算コンポーネントは、図9に示される。様々な実施形態は、この例示の計算コンポーネント900の観点から述べられる。この説明を読んだ後では、他の計算コンポーネントまたはアーキテクチャを使用して本技術を実装する方法は、当業者には明らかになるであろう。
【０１０９】
図9を今から参照すると、計算コンポーネント900は、例えば、デスクトップ、ラップトップおよびノートブックコンピュータ、ハンドヘルド計算デバイス(PDA、スマートフォン、携帯電話、パームトップ、その他)、メインフレーム、スーパーコンピュータ、ワークステーションもしくはサーバー、または所与の応用もしくは環境にとって望ましいもしくは適していてもよいような任意の他のタイプの専用もしくは汎用計算デバイス内で見られる計算または処理能力を表してもよい。計算コンポーネント900はまた、所与のデバイス内に埋め込まれたまたはさもなければ所与のデバイスに利用できる計算能力を表してもよい。例えば、計算コンポーネントは、例えばデジタルカメラ、ナビゲーションシステム、携帯電話、携帯用計算デバイス、モデム、ルータ、WAP、端末および処理能力のある形態を含むこともある他の電子デバイスなどの、他の電子デバイスに見られることもある。
【０１１０】
計算コンポーネント900は、例えば、プロセッサ904などの、1つもしくは複数のプロセッサ、コントローラ、制御コンポーネント、または他の処理デバイスを含んでもよい。プロセッサ904は、例えばマイクロプロセッサ、コントローラ、または他の制御論理などの、汎用もしくは専用処理エンジンを使用して実装されてもよい。示される例では、プロセッサ904は、バス902に接続されるが、任意の通信媒体が、計算コンポーネント900の他のコンポーネントとの相互作用を容易にするまたは外部と通信するために使用されてもよい。
【０１１１】
計算コンポーネント900はまた、本明細書では単にメインメモリ908と呼ばれる、1つまたは複数のメモリコンポーネントを含んでもよい。例えば、好ましくはランダムアクセスメモリ(RAM)または他の動的メモリが、プロセッサ904によって実行されるべき情報および命令を記憶するために使用されてもよい。メインメモリ908はまた、プロセッサ904によって実行されるべき命令の実行中に一時的変数または他の中間情報を記憶するために使用されてもよい。計算コンポーネント900は同様に、プロセッサ904のための静的情報および命令を記憶するためにバス902に結合された読み出し専用メモリ(「ROM」)または他の静的記憶デバイスを含んでもよい。
【０１１２】
計算コンポーネント900はまた、情報記憶機構910の1つまたは複数の様々な形態を含んでもよく、それは、例えば媒体ドライブ912および記憶ユニットインターフェース920を含んでもよい。媒体ドライブ912は、固定または取り外し可能な記憶媒体914を支持するためのドライブまたは他の機構を含んでもよい。例えば、ハードディスクドライブ、フロッピーディスクドライブ、磁気テープドライブ、光ディスクドライブ、CDもしくはDVDドライブ(RもしくはRW)、または他の取り外し可能なもしくは固定媒体ドライブが、提供されてもよい。それに応じて、記憶媒体914は、例えばハードディスク、フロッピーディスク、磁気テープ、カートリッジ、光ディスク、CDもしくはDVD、または媒体ドライブ912によって読み出され、それに書き込まれ、もしくはアクセスされる他の固定もしくは取り外し可能な媒体を含んでもよい。これらの例が、示すように、記憶媒体914は、コンピュータソフトウェアまたはデータをその中に記憶しているコンピュータ使用可能記憶媒体を含むことができる。
【０１１３】
代替実施形態では、情報記憶機構910は、コンピュータプログラムまたは他の命令もしくはデータが計算コンポーネント900にロードされることを可能にするための他の同様の手段を含んでもよい。そのような手段は、例えば固定または取り外し可能な記憶ユニット922およびインターフェース920を含んでもよい。そのような記憶ユニット922およびインターフェース920の例は、プログラムカートリッジおよびカートリッジインターフェース、取り外し可能なメモリ(例えば、フラッシュメモリもしくは他の取り外し可能なメモリコンポーネント)およびメモリスロット、PCMCIAスロットおよびカード、ならびにソフトウェアおよびデータが記憶ユニット922から計算コンポーネント900に転送されることを可能にする他の固定または取り外し可能な記憶ユニット922およびインターフェース920を含むことができる。
【０１１４】
計算コンポーネント900はまた、通信インターフェース924を含んでもよい。通信インターフェース924は、ソフトウェアおよびデータが計算コンポーネント900と外部デバイスとの間で転送されることを可能にするために使用されてもよい。通信インターフェース924の例は、モデムもしくはソフトモデム、ネットワークインターフェース(イーサネット(登録商標)、ネットワークインターフェースカード、WiMedia、IEEE 802.XXもしくは他のインターフェースなどの)、通信ポート(例えば、USBポート、IRポート、RS232ポート、ブルートゥース(登録商標)インターフェース、もしくは他のポートなどの)、または他の通信インターフェースを含んでもよい。通信インターフェース924を介して転送されるソフトウェアおよびデータは、典型的には信号上で運ばれてもよく、それは、電子的、電磁気的(それは、光学的を含む)信号または所与の通信インターフェース924によって交換される能力がある他の信号とすることができる。これらの信号は、チャンネル928を介して通信インターフェース924に提供されてもよい。このチャンネル928は、信号を運んでもよく、有線または無線通信媒体を使用して実装されてもよい。チャンネルのいくつかの例は、電話回線、セル方式リンク、RFリンク、光リンク、ネットワークインターフェース、ローカルまたはワイドエリアネットワーク、および他の有線または無線通信チャンネルを含んでもよい。
【０１１５】
この文書では、用語「コンピュータプログラム媒体」および「コンピュータ使用可能媒体」は、例えばメモリ908、記憶ユニット922、媒体914、およびチャンネル928などの媒体を一般的に指すために使用される。コンピュータプログラム媒体またはコンピュータ使用可能媒体のこれらの形態および他の様々な形態は、1つまたは複数の命令の1つまたは複数のシーケンスを実行のための処理デバイスに運ぶことに関与してもよい。媒体上に具体化されるそのような命令は、「コンピュータプログラムコード」または「コンピュータプログラム製品」と一般的に呼ばれる(それは、コンピュータプログラムの形態にまたは他の分類にグループ分けされてもよい)。実行されるとき、そのような命令は、計算コンポーネント900が本明細書で論じられたような開示される技術の特徴または機能を行うことを可能にしてもよい。
【０１１６】
開示される技術の様々な実施形態が、上で述べられたが、それらは、ほんの一例として提示されており、限定するためではないことを理解すべきである。同様に、様々な図は、開示される技術について例示のアーキテクチャまたは他の構成を描写することもあり、それは、開示される技術に含まれてもよい特徴および機能性を理解するのに役立つために行われる。開示される技術は、示される例示のアーキテクチャまたは構成に限定されず、所望の特徴は、いろいろな代替アーキテクチャおよび構成を使用して実装されてもよい。実際、本明細書で開示される技術の所望の特徴を実装するために、どのように代替の機能的、論理的または物理的分割および構成が、実装されてもよいかは、当業者には明らかであろう。また、本明細書で描写されるそれら以外の多数の異なる構成コンポーネント名は、様々な区画に適用されてもよい。加えて、フロー図、動作の記述および方法請求項に関して、ステップが本明細書で提示される順序は、特に文脈が規定しない限り、様々な実施形態が、列挙される機能性を同じ順序で行うために実装されることを義務付けるものではない。
【０１１７】
開示される技術は、様々な例示の実施形態および実装形態の観点から上で述べられるが、個々の実施形態の1つまたは複数において述べられる様々な特徴、態様および機能性は、そのような実施形態が、述べられようとなかろうと、そのような特徴が、述べられる実施形態の一部であるとして提示されようとなかろうと、それらが述べられる特定の実施形態にそれらの適用性が限定されず、代わりに単独でまたは様々な組み合わせで、開示される技術の他の実施形態の1つまたは複数に適用されてもよいことを理解すべきである。それ故に、本明細書で開示される技術の広さおよび範囲は、上述の例示の実施形態のいずれによっても限定されるべきでない。
【０１１８】
この文書で使用される用語および語句、ならびにその変形は、特に明確に述べられない限り、限定するのとは対照的に制約がないと解釈すべきである。前述のことの例として、用語「含む」は、「限定なしに含む」または類似のことを意味すると読むべきであり、用語「例」は、議論中の事項の例示の事例を提供するために使用され、その包括的または限定的リストではなく、用語「1つの(a)」または「1つの(an)」は、「少なくとも1つの」、「1つもしくは複数の」または類似のことを意味すると読むべきであり、「従来の」、「伝統的な」、「通常の」、「標準的な」、「知られた」などの形容詞および同様の意味の用語は、述べられる事項を所与の期間にまたは所与の時間以降に利用できる事項に限定すると解釈すべきでなく、代わりに現在または将来の任意の時間に利用できるまたは知られていることもある従来の、伝統的な、通常の、または標準的な技術を包含すると読むべきである。同様に、この文書が、当業者に明らかであるまたは知られているということになる技術を指す場合には、そのような技術は、現在または将来の任意の時間に当業者に明らかなまたは知られているそれらを包含する。
【０１１９】
「1つもしくは複数の」、「少なくとも1つの」、「しかし限定されない」またはいくつかの事例における他の類似の語句などの拡大する単語および語句の存在は、より狭い場合が、そのような拡大する語句がないこともある事例において意図されるまたは必要とされることを意味すると読まれるものではない。用語「コンポーネント」の使用は、コンポーネントの一部として述べられるもしくは特許請求されるコンポーネントまたは機能性が、すべて共通のパッケージに構成されることを暗示しない。実際、あるコンポーネントの様々なコンポーネントのいずれかまたはすべては、制御論理かまたは他のコンポーネントであろうと、単一のパッケージに組み合わされまたは別々に維持されてもよく、さらに複数の分類もしくはパッケージにまたは複数の場所にわたって分配されてもよい。
【０１２０】
加えて、本明細書で説明される様々な実施形態は、例示のブロック図、フロー図および他の説明図の観点から述べられる。この文書を読んだ後、当業者には明らかになるように、例示される実施形態およびそれらの様々な代替案は、示される例に限定されることなく実装されてもよい。例えば、ブロック図およびそれらの添付の説明は、特定のアーキテクチャまたは構成を義務付けると解釈すべきでない。
【符号の説明】
【０１２１】
100  従来のスライディング離散フーリエ変換(SDFT)回路、フィルタ
102  第1の遅延ブロック
104  第1の加算器、第1の加算ブロック
106  第2の加算ブロック
108  第2の遅延ブロック
110  乗算器
120  コームステージ
130  積分器ステージ
200  従来の変調SDFT(mSDFT)回路、フィルタ
202  第1の遅延ブロック
204  第1の加算器
206  第2の加算器
208  第2の遅延ブロック
210  乗算器
220  コームステージ
230  積分器ステージ
300  開示される技術の実施形態による回路、DSP回路
302a  積分器ステージ
302b  積分器ステージ
304  ダウンサンプラ
306a  コームステージ
306b  コームステージ
310  乗算器
320  カスケード式積分器-コーム(CIC)-SDFTフィルタ
410  一次CIC-SDFTフィルタについての振幅応答、厳密なDFTスペクトル
420  二次CIC-SDFTフィルタについての振幅応答
430  三次CIC-SDFTフィルタについての振幅応答
440  最適化ハニングウィンドウイングを用いた従来のSDFTの振幅応答
500  開示される技術の実施形態によるシステム環境、システム
502  通信デバイス
504  受信機
506  CIC-SDFT DSP
508  送信機
510  CIC-SDFT DSP
512  システム固有の処理コンポーネント
600  開示される技術の実施形態による回路、DSP回路
602a  非再帰的ステージ
602b  非再帰的ステージ
604a  再帰的ステージ
604b  再帰的ステージ
610  乗算器
620  CIC-SDFTフィルタ
700  CIC-SDFT法
800  部分的に非再帰的なCIC-SDFT法
900  計算コンポーネント
902  バス
904  プロセッサ
908  メインメモリ
910  情報記憶機構
912  媒体ドライブ
914  記憶媒体
920  記憶ユニットインターフェース
922  記憶ユニット
924  通信インターフェース
928  チャンネル
【図１】
2019503136.tif 000033
【図２】
2019503136.tif 000034
【図３】
2019503136.tif 000035
【図４】
2019503136.tif 000036
【図５】
2019503136.tif 000037
【図６】
2019503136.tif 000038
【図７】
2019503136.tif 000039
【図８】
2019503136.tif 000040
【図９】
2019503136.tif 000041
【手続補正書】
【提出日】平成30年12月14日(2018.12.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
信号入力、係数入力、および出力を有する乗算器と、
前記乗算器の前記出力に配置されるCIC-SDFTフィルタ回路と、
を備える信号処理回路を備え、
前記CIC-SDFTフィルタ回路は、
前記CIC-SDFTフィルタ回路への入力に配置される、直列の1つまたは複数の非再帰的ステージと、
移動平均フィルタのカスケードを備え、前記1つまたは複数の非再帰的ステージの最終非再帰的ステージの出力に配置される、直列の1つまたは複数の再帰的ステージと、
を備える、スペクトル推定のための装置。
【請求項２】
前記CIC-SDFTフィルタ回路は、
1つまたは複数の積分器ステージを直列に備え、前記CIC-SDFTフィルタ回路への入力に配置される積分器セクションと、
前記積分器セクションの出力に配置され、ダウンサンプリングされた出力信号を生成するように構成されるダウンサンプラと、
1つまたは複数のコームステージを直列に備え、前記ダウンサンプラの出力に配置されるコームセクションと、
を備える、請求項1に記載の装置。
【請求項３】
前記ダウンサンプラのダウンサンプリングレートは、永続的である、請求項2に記載の装置。
【請求項４】
前記ダウンサンプラのダウンサンプリングレートは、ユーザによって設定され得る、請求項2に記載の装置。
【請求項５】
前記積分器ステージは、前記乗算器の修正出力に以前の出力値を加算するように構成される、請求項2に記載の装置。
【請求項６】
前記コームステージは、前記ダウンサンプリングされた出力信号から時間遅延サンプル値を減算するように構成される、請求項2に記載の装置。
【請求項７】
前記1つまたは複数の非再帰的ステージの各々は、式(1)を計算するように構成され、ただし、Lは、前記信号処理回路によって計算されるべきCICフィルタ次数である、請求項1に記載の装置。
【数１】
2019503136.tif 000042
【請求項８】
前記1つまたは複数の非再帰的ステージの各々は、ダウンサンプラを備える、請求項1に記載の装置。
【請求項９】
前記ダウンサンプラは、前記非再帰的ステージによって処理された修正入力信号を2だけダウンサンプリングするように構成される、請求項8に記載の装置。
【請求項１０】
非再帰的ステージの数は、ダウンサンプリングレートRのlog2に等しく、再帰的ステージの数は、フィルタ次数Lに等しい、請求項1に記載の装置。
【請求項１１】
前記信号処理回路は、デジタル信号処理回路を備える、請求項1に記載の装置。
【請求項１２】
前記デジタル信号処理回路は、デジタル信号プロセッサ、ASICおよびFPGAのうちの少なくとも1つを備える、請求項11に記載の装置。
【請求項１３】
信号処理回路が入力信号を受け取るステップと、
前記信号処理回路が修正入力信号を生成するために前記入力信号に変調回転因子を乗算するステップと、
前記信号処理回路が1つまたは複数の非再帰的ステージを通じて前記修正入力信号を処理するステップと、
前記信号処理回路が移動平均フィルタのカスケードを備える1つまたは複数の再帰的ステージを通じて前記1つまたは複数の非再帰的ステージの最後の非再帰的ステージの出力を処理するステップと、
を含む、改善されたスペクトル推定のための方法。
【請求項１４】
前記1つまたは複数の非再帰的ステージの各々は、式(2)を計算するように構成され、ただし、Lは、デジタル信号処理回路によって計算されるべきCICフィルタ次数である、請求項13に記載の方法。
【数２】
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【請求項１５】
前記1つまたは複数の非再帰的ステージの各々は、ダウンサンプラを備える、請求項13に記載の方法。
【請求項１６】
前記信号処理回路は、デジタル信号プロセッサ、ASICおよびFPGAのうちの少なくとも1つを備える、請求項13に記載の方法。
【国際調査報告】
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