(57)【要約】  基板と、基板上に被覆された複数の半導体エピタキシャル層と、半導体層上に被覆された高濃度にドープされたゲート層とを含む電界効果トランジスタ（ＦＥＴ）。ＦＥＴはまた、高濃度にドープされたゲート層上に形成され、互いに離間された複数のキャスタレーション構造を含み、各キャスタレーション構造は、少なくとも１つのチャネル層を含んでいる。ゲートメタルは、キャスタレーション構造上およびキャスタレーション構造間に、高濃度にドープされたゲート層と直接電気的に接触するように被覆されている。ゲートメタル構造に印加された電位は、各キャスタレーション構造内の少なくとも１つのチャネル層を、上側、下側、および側方方向から調節する。【選択図】図３
2019517135.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置において、
基板と、
前記基板上に被覆された複数の半導体層と、
前記半導体層上に被覆された高濃度にドープされたゲート層と、
前記高濃度にドープされた層上に形成され、互いに離間された複数のキャスタレーション構造であって、各キャスタレーション構造が少なくとも１つのチャネル層を含む、複数のキャスタレーション構造と、
複数の前記キャスタレーション構造上に形成されたゲートメタル構造であって、前記キャスタレーション構造上及び前記キャスタレーション構造間にゲートメタルが被覆されて高濃度にドープされた前記ゲート層と直接電気的に接触するように形成された、ゲートメタル構造とを含み、前記ゲートメタル構造に印加された電位は、上方向、下方向、及び横方向から各キャスタレーション構造の少なくとも１つの前記チャネル層を調節する、半導体装置。
【請求項２】
各キャスタレーション構造は、スペーサ層によって分離された２つのチャネル層を含む、請求項１に記載の半導体装置。
【請求項３】
各キャスタレーション構造は、少なくとも１つの前記チャネル層と前記高濃度にドープされた層との間にスペーサ層を含む、請求項１に記載の半導体装置。
【請求項４】
各キャスタレーション構造は、少なくとも１つの前記チャネル層の頂部上にキャップ層を含む、請求項１に記載の半導体装置。
【請求項５】
前記高濃度にドープされた層は、高濃度にドープされたＮ型ＧａＡｓ層である、請求項１に記載の半導体装置。
【請求項６】
各キャスタレーション構造内の少なくとも１つの前記チャネル層は、量子井戸構造である、請求項１に記載の半導体装置。
【請求項７】
前記基板はＧａＡｓ基板である、請求項１に記載の半導体装置。
【請求項８】
前記半導体装置は、電界効果トランジスタである、請求項１に記載の半導体装置。
【請求項９】
電界効果トランジスタ（ＦＥＴ）において、
基板と、
前記基板上に被覆された複数の半導体層と、
前記半導体層上に被覆された高濃度にドープされたゲート層と、
前記高濃度にドープされた層上に形成され、互いに離間された複数のキャスタレーション構造であって、各キャスタレーション構造は、上部チャネル層、下部チャネル層、前記上部チャネル層と前記下部チャネル層との間に配置された第１のスペーサ層、前記下部チャネル層と前記高濃度ドープゲート層との間に配置された第２のスペーサ層、および前記上部チャネル層の頂部上に配置されたキャップ層と、
複数の前記キャスタレーション構造上に形成されたゲートメタル構造であって、前記キャスタレーション構造上及び前記キャスタレーション構造間にゲートメタルが被覆されて、前記高濃度にドープされたゲート層と直接電気的に接触するように形成され、前記ゲートメタル構造に印加された電位は、上側、下側、及び側方の方向から各キャスタレーション構造の前記チャネル層を調節する、電界効果トランジスタ（ＦＥＴ）。
【請求項１０】
前記高濃度にドープされた層は、高濃度にドープされたＮ型ＧａＡｓ層である、請求項９に記載のＦＥＴ。
【請求項１１】
各キャスタレーション構造内の少なくとも１つの前記チャネル層が量子井戸構造である、請求項９に記載のＦＥＴ。
【請求項１２】
前記基板がＧａＡｓ基板である、請求項９に記載のＦＥＴ。
【請求項１３】
半導体装置を製造する方法において、
基板を準備するステップと、
前記基板上に被覆された複数の半導体層をエピタキシャル成長させるステップと、
前記半導体層上に高濃度にドープされたゲート層をエピタキシャル成長させるステップと、
高濃度にドープされた前記層上に複数のキャスタレーション構造を形成するステップであって、互いに離間して配置され、各キャスタレーション構造は少なくとも１つのチャネル層を含む、ステップと、
前記キャスタレーション構造上および前記キャスタレーション構造間に前記高濃度にドープされた前記ゲート層と直接電気接触するようにゲートメタルを被覆させるように、複数の前記キャスタレーション構造上にゲートメタル構造を形成するステップであって、前記ゲートメタル構造に付与された電位は、上方向、下方向、及び横方向から各キャスタレーション構造の少なくとも１つの前記チャネル層を調節させる、ステップと、を含む半導体装置を製造する方法。
【請求項１４】
複数のキャスタレーション構造を形成することは、スペーサ層によって分離された２つのチャネル層を含むキャスタレーション構造を形成することを含む、請求項１３に記載の方法。
【請求項１５】
複数のキャスタレーション構造を形成するステップは、少なくとも１つの前記チャネル層と高濃度にドープされた前記層との間にスペーサ層を含んだ、キャスタレーション構造を形成することを含む、請求項１３に記載の方法。
【請求項１６】
複数のキャスタレーション構造を形成するステップは、少なくとも１つの前記チャネル層の頂部上にキャップ層を含んだキャスタレーション構造の形成を含む、請求項１３に記載の方法。
【請求項１７】
高濃度にドープされた前記層は、高濃度にドープされたＮ型ＧａＡｓ層である、請求項１３に記載の方法。
【請求項１８】
複数のキャスタレーション構造を形成するステップは、少なくとも１つの前記チャネル層が量子井戸構造であるキャスタレーション構造の形成を含む、請求項１３に記載の方法。
【請求項１９】
基板を提供するステップは、ＧａＡｓ基板の提供を含む、請求項１３に記載の方法。
【請求項２０】
前記半導体装置は、電界効果トランジスタである、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［０００１］  本発明は、ゲートの周りに巻きつけられた電界効果トランジスタ（ＷＡＧＦＥＴ）に関し、より詳細には、高濃度にドープされた層上に被覆された１つ以上のチャネル層をそれぞれ有する複数の３次元キャスタレーション構造を含むＷＡＧＦＥＴに関し、チャネル層を全方向から調節するために、ゲートメタルはキャスタレーション構造上およびキャスタレーション構造間に高濃度のゲート層と直接電気的に接触するように被覆されている。
【背景技術】
【０００２】
［０００２］  電界効果トランジスタ（ＦＥＴ）は、トランジスタ技術において周知であり、ＨＥＭＴ、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ、ＦｉｎＦＥＴ等のような周知の種々のタイプがあり、水平装置または垂直装置として集積されることができる。典型的なＦＥＴは、シリコン、ガリウムヒ素（ＧａＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、窒化ガリウム（ＧａＮ）、リン化インジウム（ＩｎＰ）等の様々な半導体層を含む。場合によっては、層内のキャリアの個体数を増加させるために、半導体層にはホウ素のような種々の不純物がドープされて、層のドーピングレベルが高いほど特定の半導体材料の導電率は高くなる。ＦＥＴはまた、ソース端子、ドレイン端子、およびゲート端子を含み、半導体層のうちの１つ以上がチャネル層と呼ばれ、ソース端子およびドレイン端子と電気的に接触する。ソース端子に供給される電位は、Ｎ型またはＰ型のいずれかの電気的キャリアがチャネル層を通ってドレイン端子に流れることを可能にする。ゲート端子に印加された電気信号は、チャネル層内のキャリアを調節する電界を生成し、ゲート電圧のわずかな変化は、チャネル層内のキャリアの個体数の大きな変動を引き起こし、ソース端子からドレイン端子への電流を変える。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
［０００３］  共通のベース構造上に全て被覆された１つまたは複数のチャネル層を含む離間したキャスタレーション構造を含むＦＥＴを提供することは、当技術分野では知られている。これらのタイプのキャスタレーションＦＥＴでは、キャスタレーション構造の全て、特にキャスタレーション構造の頂部およびキャスタレーション構造の側面を囲むように、共通のゲートメタルがベース構造上に被覆されている。このタイプの構成では、チャネル層を調節するためのゲート端子によって生成された電界は、チャネル層の頂部だけでなくチャネル層の側部にも印加され、電流の増幅を改善する。
【図面の簡単な説明】
【０００４】
【図１】［０００４］  巻きつけられた電界効果トランジスタ（ＷＡＧＮＥＴ）の等角図である。
【図２】［０００５］  ゲート端子が除去された図１に示されるＷＡＧＦＥＴの等角図である。
【図３】［０００６］  図１に示すＷＡＧＦＥＴの線３−３に沿った断面図である。
【発明を実施するための形態】
【０００５】
［０００７］  本発明の実施形態に関する以下の考察は、複数のキャスタレーション構造と高濃度にドープされたゲート層とを含むＷＡＧＦＥＴに関するものであり、ゲートメタルはキャスタレーション構造上とキャスタレーション構造間に被覆され、高濃度にドープされたゲート層に直接的に電気的に接続されて、全ての方向からチャネル層を調節し、考察は本質的に単なる例示であり、決して本発明またはその適用または用途を限定することを意図するものではない。
【０００６】
［０００８］  図１は、以下で詳細に説明するように、１つ以上のチャネル層の調節をもたらすＷＡＧＦＥＴ１０の等角図である。ＷＡＧＦＥＴ１０は、例えばＳｉＣ、サファイア、ＧａＮ、ＡｌＮ、Ｓｉ、ＧａＡｓ等の任意の適切な材料で作られた基板１２を含む。この非限定的な例では、基板１２はＧａＡｓ基板である。次に、多数の半導体層が、特定のＦＥＴ設計のための所望の層厚までエピタキシャル層として基板１２上に成長される。例えば、この非限定的な実施形態では、バッファ層１４は基板１２上に成長され、ＩｎＧａＡｓバリア層１６がバッファ層１４上に成長される。高濃度にドープされたゲート層１８は、バリア層１６上に成長され、以下で詳細に説明するように、調節信号をチャネル層にもたらす擬似導電層である。ゲート層１８は、任意の適切な厚さを有し、多数のＮ型またはＰ型キャリアをもたらす任意の適切な不純物またはドーパントでドープされる、この非限定的な例におけるＧａＡｓ等の任意の適切な半導体材料とすることができる。適切で周知のパターニングおよび金属被覆ステップを用いて、ソース端子２４、ドレイン端子２６およびゲート端子２８をゲート層１８上に被覆し、ここで、ゲート端子２８は、以下の説明から明らかになるであろう理由のため、頂部３０および側部３２を含む。
【０００７】
［０００９］  図２は、ゲート端子２８が除去されたＷＡＧＦＥＴ１０の等角図であり、複数のゲートキャスタレーション構造３６を示している。図３は、図１の線３−３を通るＷＡＧＦＥＴ１０の切り抜き断面図である。この実施形態では、ＷＡＧＦＥＴ１０は、２つのキャスタレーション構造３６を含む。しかしながら、当業者にはよく理解されるように、本明細書に記載されるタイプのこのようなキャスタレーションＦＥＴは、キャスタレーションゲートを形成する多くのキャスタレーション構造３６を含む。各キャスタレーション構造３６は、２つのチャネル層、すなわち、半導体スペーサ層４２によって分離された上部チャネル層３８および下部チャネル層４０を含み、チャネル層３８および４０は、量子井戸構造、例えば、ＧａＡｓおよびＡＩＡｓの代替層である。キャスタレーション構造３６は、２つのチャネル層３８および４０を含むが、これは非限定的な例として、キャスタレーション構造３６が単一のチャネル層または３つ以上のチャネル層のみを使用してもよい。さらに、下部チャネル層４０とゲート層１８との間に第２の半導体スペーサ層４４が設けられている。半導体キャップ層４６は、上部チャネル層３８上に成長され、上部チャネル層３８をゲート端子２８から絶縁する。スペーサ層４２，４４およびキャップ層４６は、任意の適切な半導体材料から作製することができ、本明細書で説明する目的に適した任意の厚さを有することができる。ゲート端子２８の側部３２は、キャスタレーション構造３６の側部を囲み、チャネル層３８および４０と電気的に接触している。
【０００８】
［００１０］  明らかなように、この構成では、ゲート端子２８は、各キャスタレーション構造３６の頂部に形成され、各キャスタレーション構造３６の側部の周りに形成され、ゲート端子２８からの電圧ポテンシャルがチャネル層３８および４０の側部および頂部に与えられている。さらに、ゲート端子２８は、ゲート層１８と電気的に接触しているので、ゲート層１８は、端子層２８と同じ電位にあり、電流を流し、チャネル層３８および４０の底部に印加される電界を生成する。キャスタレーション構造３６の上面、側面、および下面からの電界効果は、各キャスタレーション構造３６のチャネル層３６および４０のそれぞれにおいて、より均一なチャネル流をもたらす。換言すれば、調節信号をチャネル層３８および４０のすべての側に印加することにより、電場のより均一な調節がもたらされ、異なる強度を有する信号を増幅するためにＷＡＧＦＥＴ１０をより高い直線性で動作させることができる。ゲート端子２８および高濃度にドープされたゲート層１８からの調節信号は、チャネル層３８および４０の性能を向上させるように、チャネル層３８および４０に一様な方法で装着させるように動作する。このようにして、ゲート層１８は、キャスタレーション構造３６と同じ方法によりベース層上で成長することができ、ゲート端子２８はキャスタレーション構造３６の頂部に被覆され、ゲート層１８が適切な導体として最終的に作用する。
【０００９】
［００１１］  前述の考察は、単に本発明の例示的な実施形態を開示し説明する。当業者であれば、添付の特許請求の範囲に定義された本発明の精神および範囲から逸脱することなく、添付の図面および請求の範囲から様々な変更、改良、および変形が可能であることは容易に理解するであろう。
【図１】
2019517135.tif 000003
【図２】
2019517135.tif 000004
【図３】
2019517135.tif 000005
【手続補正書】
【提出日】平成29年9月22日(2017.9.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体装置において、
基板と、
前記基板上に被覆された複数の半導体層と、
前記半導体層上に被覆された高濃度にドープされたゲート層と、
前記高濃度にドープされた層上に形成され、互いに離間された複数のキャスタレーション構造であって、各キャスタレーション構造は、半導体スペーサ層で分けられた２つのチャネル層を含み、前記半導体スペーサ層は両方の前記チャネル層と接している、複数のキャスタレーション構造と、
複数の前記キャスタレーション構造上に形成されたゲートメタル構造であって、前記キャスタレーション構造上及び前記キャスタレーション構造間にゲートメタルが被覆されて高濃度にドープされた前記ゲート層と直接電気的に接触する、ゲートメタル構造とを含み、前記ゲートメタル構造に印加された電位は、上方向、下方向、及び横方向から各キャスタレーション構造の少なくとも１つの前記チャネル層を調節する、半導体装置。
【請求項２】
各キャスタレーション構造は、２つの前記チャネル層の低い方と前記高濃度にドープされた層との間に半導体スペーサ層を含み、前記半導体スペーサ層は低い方の前記チャネル層と前記高濃度にドープされた層とに接触する、請求項１に記載の半導体装置。
【請求項３】
各キャスタレーション構造は、２つの前記チャネル層の高い方の頂部上にキャップ層を含む、請求項１に記載の半導体装置。
【請求項４】
前記高濃度にドープされた層は、高濃度にドープされたＮ型ＧａＡｓ層である、請求項１に記載の半導体装置。
【請求項５】
前記キャスタレーション構造の各々の内の２つの前記チャネル層は、量子井戸構造である、請求項１に記載の半導体装置。
【請求項６】
前記基板はＧａＡｓ基板である、請求項１に記載の半導体装置。
【請求項７】
前記半導体装置は、電界効果トランジスタである、請求項１に記載の半導体装置。
【請求項８】
電界効果トランジスタ（ＦＥＴ）において、
基板と、
前記基板上に被覆された複数の半導体層と、
前記半導体層上に被覆された高濃度にドープされたゲート層と、
前記高濃度にドープされた層上に形成され、互いに離間された複数のキャスタレーション構造であって、各キャスタレーション構造は、上部チャネル層、下部チャネル層、前記上部チャネル層と前記下部チャネル層との間に配置されて前記上部チャネル層および前記下部チャネル層の両方と接触する第１の半導体スペーサ層、前記下部チャネル層と前記高濃度にドープされた層との間に配置されて前記下部チャネル層および前記高濃度ドープゲート層と接触する第２の半導体スペーサ層、および前記上部チャネル層の頂部に配置されたキャップ層を含む、キャスタレーション構造と、
複数の前記キャスタレーション構造上に形成されたゲートメタル構造であって、前記キャスタレーション構造上及び前記キャスタレーション構造間にゲートメタルが被覆されて、前記高濃度にドープされたゲート層と直接電気的に接触するように形成され、前記ゲートメタル構造に印加された電位は、上方向、下方向、及び横方向から各キャスタレーション構造の前記チャネル層を調節する、電界効果トランジスタ（ＦＥＴ）。
【請求項９】
前記高濃度にドープされた層は、高濃度にドープされたＮ型ＧａＡｓ層である、請求項８に記載のＦＥＴ。
【請求項１０】
キャスタレーション構造の各々の内の前記上部チャネル層および前記下部チャネル層は量子井戸構造である、請求項８に記載のＦＥＴ。
【請求項１１】
前記基板はＧａＡｓ基板である、請求項８に記載のＦＥＴ。
【請求項１２】
半導体装置を製造する方法において、
基板を準備するステップと、
前記基板上に被覆された複数の半導体層をエピタキシャル成長させるステップと、
前記半導体層上に高濃度にドープされたゲート層をエピタキシャル成長させるステップと、
高濃度にドープされた前記層上に互いに離間して配置された複数のキャスタレーション構造を形成するステップであって、キャスタレーション構造の各々は半導体スペーサ層で分離された２つのチャネル層を含み、前記半導体スペーサ層は前記チャネル層の両方と接触する、ステップと、
複数の前記キャスタレーション構造上にゲートメタル構造を形成するステップであって、前記ゲートメタルは、前記キャスタレーション構造上および前記キャスタレーション構造間に前記高濃度にドープされたゲート層と直接電気接触するように被覆され、前記ゲートメタル構造に付与された電位は、上方向、下方向、及び横方向からキャスタレーション構造の各々の少なくとも１つの前記チャネル層を調節する、ステップと、
を含む半導体装置を製造する方法。
【請求項１３】
複数のキャスタレーション構造を形成するステップは、低い方の前記チャネル層と高濃度にドープされた前記層との間の半導体スペーサ層を含み、前記半導体スペーサ層は低い方の前記チャネル層と高濃度にドープされた前記層とに接触することを含む、請求項１２に記載の方法。
【請求項１４】
複数のキャスタレーション構造を形成するステップは、上側にある前記チャネル層の頂部上にキャップ層を含むキャスタレーション構造の形成を含む、請求項１２に記載の方法。
【請求項１５】
高濃度にドープされた前記層は、高濃度にドープされたＮ型ＧａＡｓ層である、請求項１２に記載の方法。
【請求項１６】
複数のキャスタレーション構造を形成するステップは、２つの前記チャネル層が量子井戸構造であるキャスタレーション構造を形成することを含む、請求項１２に記載の方法。
【請求項１７】
基板を提供するステップは、ＧａＡｓ基板を提供することを含む、請求項１２に記載の方法。
【請求項１８】
前記半導体装置は、電界効果トランジスタである、請求項１２に記載の方法。
【国際調査報告】
2019517135.tif 000006
2019517135.tif 000007