(57)【要約】  本発明は、いわゆる膜コンデンサ(Cm)と、いわゆる外部シナプス興奮(Iex)という電流の入力であって、膜コンデンサ(Cm)が、この入力電流を積分する、入力と、-200mVと0mVの間にある負の電圧(Vs)で、また0mVと+200mVの間にある正の電圧(Vd)で電源(Vs、Vd)によって供給される負帰還インパルス回路であって、膜コンデンサ(Cm)に中点(9)でリンクされる直列のPMOS(8)およびNMOS(7)トランジスタに基づくブリッジであって、この中点(9)が人工ニューロン(1, 1')の出力を規定する、ブリッジ、ブリッジのトランジスタ(7, 8)のうちの1つのゲートとソース間の、少なくとも1つのいわゆる遅延コンデンサ(Cna, Ck)を備える、負帰還インパルス回路と、膜コンデンサ(Cm)と前記ブリッジのトランジスタのゲートとの間の少なくとも2つのCMOSインバータ(5, 6; 10, 11, 12)とを備える、人工ニューロン(1; 1')に関する。
2019517085.tif 000002
【特許請求の範囲】
【請求項１】
膜コンデンサ(Cm)と呼ばれるコンデンサと、
外部シナプス興奮電流(Iex)と呼ばれる入力であって、前記膜コンデンサ(Cm)が、この入力電流を積分する、入力と、
-200mVと0mVの間にある負の電圧(Vs)で、また0mVと+200mVの間にある正の電圧(Vd)で電源(Vs、Vd)によって提供される負帰還パルス回路であって、
それらのドレインで、前記膜コンデンサ(Cm)に中点(9)で接続される直列のPMOS(8)およびNMOS(7)トランジスタに基づくブリッジであって、この中点(9)が人工ニューロン(1, 1')の出力を規定する、ブリッジ、
前記ブリッジの前記トランジスタ(7, 8)のうちの1つのゲートとソース間の、遅延コンデンサ(Cna, Ck)と呼ばれる、少なくとも1つのコンデンサ
を備える、負帰還パルス回路と、
カスケード状に接続されるただ2つのCMOSインバータ(5, 6)であって、各々が2つのトランジスタで構成され、第1のインバータ(5)の入力が前記膜コンデンサ(Cm)に接続され、前記第1のインバータの出力が第2のインバータ(6)の入力および前記ブリッジの前記トランジスタ(7, 8)のうちの1つのゲートに接続され、前記第2のインバータ(6)の出力が前記ブリッジの他のトランジスタ(7, 8)のゲートに接続される、ただ2つのCMOSインバータ(5, 6)、または
ただ3つのCMOSインバータ(10, 11, 12)であって、前記インバータのうちの2つ(11, 12)がカスケード状に接続され、各々が2つのトランジスタで構成され、第1のインバータ(11)の入力が前記膜コンデンサ(Cm)に接続され、前記第1のインバータの出力が第2のインバータ(12)の入力に接続され、前記第2のインバータ(12)の出力が前記ブリッジの前記トランジスタ(7, 8)のうちの1つのゲートに接続され、第3のCMOSインバータ(10)の入力が前記膜コンデンサ(Cm)に接続され、前記第3のCMOSインバータ(10)の出力が前記ブリッジの他のトランジスタ(7, 8)のゲートに接続される、ただ3つのCMOSインバータ(10, 11, 12)と
を備える、人工ニューロン(1, 1')。
【請求項２】
前記膜コンデンサ(Cm)の充電が前記ブリッジの前記PMOSトランジスタ(8)によって実現され、その放電が前記NMOSトランジスタ(7)によって実現される、請求項1に記載の人工ニューロン(1, 1')。
【請求項３】
2つの遅延容量を備え、前記PMOSトランジスタ(8)に接続される遅延容量(Cna)が、前記NMOSトランジスタ(7)に接続される遅延容量(Ck)よりも小さく、最適値がゼロである、請求項1または2に記載の人工ニューロン(1, 1')。
【請求項４】
前記NMOSトランジスタ(7)に接続される前記遅延容量(Ck)が膜容量(Cm)よりも大きい、請求項3に記載の人工ニューロン(1, 1')。
【請求項５】
安定モードで動作し、前記ブリッジの前記PMOS(8)および前記NMOS(7)トランジスタが、好ましくは、少なくとも2、特に2〜7、特に5〜7の比で、異なるコンダクタンス値を有する、請求項1から4のいずれか一項に記載の人工ニューロン(1, 1')。
【請求項６】
緩和発振器モードで動作し、前記ブリッジの前記PMOS(8)および前記NMOS(7)トランジスタが、好ましくは1に等しい比で、コンダクタンス値を有する、請求項1から4のいずれか一項に記載の人工ニューロン(1, 1')。
【請求項７】
前記パルス回路が、-100mVと-50mVの間にある負の電圧(Vs)および+50mVと+100mVの間にある正の電圧(Vd)で電源によって供給される、請求項1から6のいずれか一項に記載の人工ニューロン(1, 1')。
【請求項８】
各CMOSインバータの電圧利得が2以上であるように差(Vd-Vs)が設定され、この差が、特に、100mV以上であり、最適には、120mVに等しい、請求項1から7のいずれか一項に記載の人工ニューロン(1, 1')。
【請求項９】
前記CMOSインバータのうちの少なくとも1つの閾値電圧が、0Vではないが、特に、-50mVと+50mVの間である、請求項1から8のいずれか一項に記載の人工ニューロン(1, 1')。
【請求項１０】
前記膜コンデンサ(Cm)と並列なリーク抵抗器(Rf)を備える、請求項1から9のいずれか一項に記載の人工ニューロン(1, 1')。
【請求項１１】
前記ブリッジの前記トランジスタ(7)および(8)が、基板による制御の能力を使用するFD-SOI技術を使用して作られ、前記トランジスタ(7, 8)の最大電流が基板電極によって制御されることを可能にする、請求項1から10のいずれか一項に記載の人工ニューロン(1, 1')。
【請求項１２】
前記膜電位を積分し、この積分から得られる電流を前記膜コンデンサへと再注入する追加興奮回路(60)を備え、その追加興奮回路(60)が、入出力として前記ブリッジの前記トランジスタの前記中点(9)を有し、フォロワ増幅器(U2)、遅延線(T1)、積分増幅器(U1)、および前記積分増幅器(U1)の出力電圧に基づいて、前記膜コンデンサへと再注入されるべき電流を得ることを可能にする相互コンダクタンスを備える、請求項1から11のいずれか一項に記載の人工ニューロン(1, 1')。
【請求項１３】
2つの異なる電流、すなわち、スパイクを作るには不十分な振幅を有する周期的電流(Iex)とランダムノイズ電流(Ib)からなる外部興奮の受け取りによって、確率共鳴現象を使用する、請求項1から12のいずれか一項に記載の人工ニューロン(1, 1')。
【請求項１４】
請求項1から13のいずれか一項で規定されたような、プリニューロン(1)およびポストニューロン(1')と呼ばれ、シナプス回路(4)によって互いに接続される、少なくとも2つの人工ニューロン(1, 1')を備える、請求項13に記載のニューラルネットワーク(20)。
【請求項１５】
前記シナプス回路(4)が、2つの入力を有し、それらのドレインで直列に接続される2つのトランジスタ(M16, M13)を備え、前記トランジスタのうちの少なくとも1つ(M16)が前記シナプス回路の第1の入力(重み)に対応するゲート電位(V1)によって制御されるNMOSタイプのものであり、第2のトランジスタのゲートが前記シナプス回路の第2の入力(e2)に対応し、前記シナプス回路の出力が前記ポストニューロン(1')の出力電位(Vmem1')に接続される前記NMOSトランジスタ(M16)のソースに対応する、請求項14に記載のニューラルネットワーク(20)。
【請求項１６】
前記シナプス回路(4)が、興奮性シナプス(2)に対応し、前記シナプス回路の前記第2の入力(e2)が、入力として前記プリニューロン(1)の膜電位を有するインバータ(5)の前記出力に、特に、前記プリニューロン(1)の前記ブリッジの前記PMOSトランジスタ(8)のゲートに接続される、請求項15に記載のニューラルネットワーク(20)。
【請求項１７】
前記シナプス回路(4)が抑制性シナプス(3)に対応し、前記シナプス回路の前記第2の入力(e2)が、2つのインバータの出力に直列に接続されて、前記第1のインバータの入力が前記プリニューロン(1)の前記膜電位を受ける、請求項20に記載のニューラルネットワーク(20)。
【請求項１８】
前記シナプス回路(4)が抑制性シナプス(3)に対応し、前記シナプス回路の前記第2の入力(e2)が、前記プリニューロンの前記ブリッジの前記NMOSトランジスタ(7)のゲートに接続される、請求項20に記載のニューラルネットワーク(20)。
【請求項１９】
高い周波数で発振する第1のニューロン(1)および低い周波数で発振する第2のニューロン(1')を含む2つの人工ニューロン(1, 1')を備え、前記第1のニューロン(1)が、2つのシナプスによって前記第2のニューロン(1')に結合することによって、バーストモードで動作し、前記2つのシナプスのうちの一方が、前記第1のニューロン(1)から前記第2のニューロン(1')への興奮性シナプス(2)であり、前記2つのシナプスのうちの他方が、前記第2のニューロン(1')から前記第1のニューロン(1)への抑制性シナプス(3)である、請求項14から18のいずれか一項に記載のニューラルネットワーク(20)。
【請求項２０】
前記第2のニューロンの前記膜容量(Cm)および前記遅延容量(Ck, Cna)が、前記第1のニューロンのものより少なくとも100倍大きい、請求項19に記載のニューラルネットワーク(20)。
【請求項２１】
ニューラルネットワーク(20)が、請求項14から18のいずれか一項で規定されたように使用される、データ処理方法。
【請求項２２】
前記人工ニューロン(1, 1')の固有熱雑音がその前記入力に注入される、請求項21に記載の方法。
【請求項２３】
前記人工ニューロン(1, 1')の前記出力における複数の非常に高い周波数のスパイクが積分回路(15)の入力に印可され、前記積分回路(15)の出力が、興奮性シナプス(2)の第1の入力(重み)に接続され、前記興奮性シナプス(2)の第2の入力が前記人工ニューロン(1, 1')に接続される、請求項22に記載の方法。
【請求項２４】
前記積分回路(15)がNMOSトランジスタ(16)を備え、前記NMOSトランジスタ(16)のソースが、前記積分回路(15)の出力に対応し、コンデンサ(17)に接続され、前記トランジスタ(16)のゲートおよびドレインが、互いに接続されて、前記積分回路(15)の前記入力に対応する、請求項23に記載の方法。
【請求項２５】
請求項1から13のいずれか一項に記載の、プリニューロン(1)およびポストニューロン(1')と呼ばれる、少なくとも2つの人工ニューロン(1, 1')と、請求項17または18で規定されたような抑制性シナプス(3)とを備える、人工中央パターン発生器(21)。
【請求項２６】
前記抑制性シナプス(3)が、2つのシナプス入力を有し、それらのドレインで直列に接続される2つのトランジスタ(M16, M13)を備え、前記トランジスタのうちの少なくとも1つ(M16)が第1のシナプス入力(重み)に対応するゲート電位(V1)によって制御されるNMOSタイプのものであり、第2のシナプス入力(e2)に対応する第2のトランジスタのゲートが2つのインバータの出力に直列に接続され、第1のインバータの入力が前記プリニューロン(1)の前記膜電位を受け取り、前記シナプスの出力が、前記ポストニューロン(1')の出力電位(Vmem1')に接続される前記NMOSトランジスタ(M16)のソースに対応する、請求項25に記載の人工中央パターン発生器(21)。
【請求項２７】
前記抑制性シナプス(3)が、2つのシナプス入力を有し、それらのドレインで直列に接続される2つのトランジスタ(M16, M13)を備え、前記トランジスタのうちの少なくとも1つが第1のシナプス入力(重み)に対応するゲート電位(V1)によって制御されるNMOSタイプのもの(M16)であり、第2のシナプス入力(e2)に対応する第2のトランジスタのゲートが前記プリニューロン(1)の前記ブリッジの前記NMOSトランジスタ(7)のゲートに接続され、前記NMOSトランジスタ(M16)のソースに対応する前記シナプスの出力が前記ポストニューロン(1')の出力電位(Vmem1')に接続される、請求項25に記載の人工中央パターン発生器(21)。
【請求項２８】
抑制性シナプス(3)によって関連付けられる、バーストモードで動作するプリニューロン、および発振モードで動作するポストニューロンを備える、請求項25から27のいずれか一項に記載の人工中央パターン発生器(21)。
【請求項２９】
前記ニューロンの各々がプリニューロンおよびポストニューロンの両方であるように、両方が発振モードで動作し、2つの抑制性シナプス(3)により相互に結合される2つの人工ニューロン(1, 1')を備える、請求項25から27のいずれか一項に記載の人工中央パターン発生器(21)。
【請求項３０】
前記ニューロンの各々がプリニューロンおよびポストニューロンの両方であるように、両方がバーストモードで動作し、2つの抑制性シナプス(3)により相互に結合される2つの人工ニューロン(1, 1')を備える、請求項25から27のいずれか一項に記載の人工中央パターン発生器(21)。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の主題は、生体ニューロンのある種の電気特性を再生することが可能な、特に、生体模倣アーキテクチャで使用することができる低エネルギー消費回路である。
【背景技術】
【０００２】
「ムーアの法則」の成長と一般的に呼ばれる、40年近い指数関数的成長の後で、データ処理システムの性能レベルは、過剰な散逸電力に起因して飽和し始めている。神経科学における近年の進歩と、ナノデバイスの製造との間の密接なつながりによって、現在のシステムのエネルギー効率を何桁もの大きさで超えるエネルギー効率を有する、根本的に新規のアーキテクチャを設計および製造する可能性が示唆される。これらの生体模倣または神経形態学的アーキテクチャは、現在知られている脳の動作原理を使用する。これらは、人工ニューロンおよびシナプスから構成され、アドレス可能メモリ、分類器、または関数近似などの機能を実行することを可能にする。
【０００３】
ニューロン回路にとって、これらの回路が数千ニューロンから構成されるVLSIニューラルネットワーク中に集積化されることが意図されるとき、可能な限り少ないトランジスタおよび低いエネルギー消費で設計されることがなおさら重要である。
【０００４】
IBMによる「Synapse」チップなど、プロセッサ上で脳をシミュレーションすることに基づいた、生体模倣アーキテクチャのためのソフトウェア手法が提案されている。
【０００５】
パルスの迅速な生成のために正帰還を使用する特許US 6242988 B1、および抵抗性メモリを備える人工ニューロンを実装する特許出願EP 2819068 A2などといった、生体模倣アーキテクチャのためのハードウェア手法も提案されてきた。
【０００６】
N. Qiaoらによる、Frontiers in Neuroscience、volume 9、article 141、2015年の記事に記載されるものなどの、かなり複雑な回路は、CMOS技術を使用してニューロンの挙動を再生し、ほとんどの場合に、「対数領域回路」または「電流ミラー」の概念を使用する。
【０００７】
コンピュータニューロサイエンスの分野における最も評判のよいモデルの中の、1つの生体膜モデルは、Morris-Lecarモデルである。このモデルは、フジツボ(giant barnacle)の筋繊維の電気活性の測定から推論されており、Biophysics Journal、volume 35、1981年の中に公開された記事に記載される。(Hodgkin-Huxleyモデルなど、4つの変数を有する他のより複雑なモデルとは反対に)単に2つの変数に限定される非線形微分方程式の系に基づくにもかかわらず、Morris-Lecarモデルは、生物学に密接に結びつき、様々なパルス変化を再生することを可能にする。このモデルの数学的記載は、筋繊維の膜を通過するイオン電流の実験的観察から示唆された。
【０００８】
R. Behdadらによって、IEEE transactions on neural networks and learning systems、volume 26、2015年に公開された記事に記載されるものなど、Morris-Lecar細胞膜モデルの電気特性を再生するいくつかの知られている回路が存在する。この記事において、Morris-Lecarモデル中で表されるイオン電流は、カルシウムおよびカリウムのものであり、膜通過のオーム損もモデル化される。
【０００９】
ニューロンをモデル化するため、このモデルにおいて、カルシウムをナトリウムで置き換えることが可能である。この事例では、様々なイオンチャネルが開閉し、このことが、ニューロンの電気活性を生成する。たとえば、ニューロンの膜をより負でない電位にするように、ニューロンの膜を脱分極する外部興奮が印可されると、ナトリウム(またはカルシウム)チャネルの迅速に開くことによって、ニューロンの膜電位の迅速な増加が生じ、一方カリウムチャネルをよりゆっくり開くことによって、ニューロンの膜が、負の開回路電圧に再分極する。ニューロンのこうした活性/不活性メカニズムによって、スパイクとも呼ばれるパルスが生成される。
【００１０】
R. Behdadによる記事の主題である回路は、様々なイオン電流に対応するいくつかの部分へと分割され、ここで、各部分は、回路をより複雑にする、個別の能動構成要素、特に相互コンダクタンス演算増幅器を備える。
【００１１】
「Neuromorphic electronic circuits for building autonomous cognitive systems」という題名でChiccaらによって2014年に公開されたIEEEの記事には、ニューラル特性およびシナプス特性をエミュレートする低電力回路についてのアーキテクチャが開示される。
【００１２】
「Spike-time-dependent encoding for neuromorphic processors」という題名で、Zhaoらによって、2015年にJournal on Emerging Technologies in Computing Systemsで公開されたACMの記事は、パルスを使用してデータを符号化するニューロン回路を記載している。
【００１３】
「Building blocks for electronic spiking neural networks」という題名で、Van Schaikによって、2001年にNeural Networks reviewで公開された記事は、生体ニューロン中でパルスを生成するための方法をモデル化する電子回路を紹介している。回路が小さい表面積を有するので、単一チップ上にいくつかのニューラル回路を実装することができる。
【００１４】
現在、完全に満足な様式で以下の制約に対処する、知られているデバイスまたは回路は存在しない。
-  実装するのが非常に簡単で、超大規模集積化のための小さい表面積をもたらすこと
-  速度-電力性能レベルについての広い調整範囲を有すること(いくつかのパラメータは、速度-散逸エネルギーの組合せを、応用例の関数として規定することを可能にする)
-  既存のCMOS産業技術を使用すること
-  非常に小さい消費量にするため、非常に低い電圧(+/-100mVを超えない電源電圧)で動作すること
-  生体と直接インターフェースするのに適合性のある電圧を有すること
-  生体ニューロンのエネルギー効率値より数桁低い大きさである、1fJ/パルス未満の値を有するエネルギー効率を呈することができること
-  興奮電流なしで、安定または発振できること
-  パルスの生成、パルスの非減衰伝播、およびシナプスによるニューロン間相互接続を再生できること
-  同じ計算能力でのデバイス数を減らすために、生体中よりも高い周波数で動作できること
-  生体ニューロンのスパイクの、タイムスケールおよび振幅の点で、波形を忠実に再生できること
-  生体ニューロンのスパイクの、周波数応答の典型的な展開を、興奮電流の値の関数として再生できること
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】US 6242988 B1
【特許文献２】EP 2819068 A2
【非特許文献】
【００１６】
【非特許文献１】N. Qiaoら、Frontiers in Neuroscience、volume 9、article 141、2015年
【非特許文献２】Biophysics Journal、volume 35、1981年
【非特許文献３】R. Behdadら、IEEE transactions on neural networks and learning systems、volume 26、2015年
【非特許文献４】「Neuromorphic electronic circuits for building autonomous cognitive systems」、Chiccaら、2014年
【非特許文献５】「Spike-time-dependent encoding for neuromorphic processors」、Zhaoら、2015年、Journal on Emerging Technologies in Computing Systems
【非特許文献６】「Building blocks for electronic spiking neural networks」、Van Schaik、2001年、Neural Networks review
【非特許文献７】Y. Weiら、The Journal of Neuroscience、2014年8月27日
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、これらの制約の全部または一部に対処することができる人工ニューロンを提案することであり、この目的は、本発明の態様のうちの1つに従った、
-  膜コンデンサと呼ばれるコンデンサと、
-  ・膜コンデンサの中点で接続される直列のPMOSおよびNMOSトランジスタに基づくブリッジ、
・前記ブリッジのトランジスタ間で導通/遮断時間差を生成するような、ブリッジのトランジスタのうちの1つのゲートとソース間の、遅延コンデンサと呼ばれる、少なくとも1つのコンデンサ、
・ブリッジのトランジスタに膜コンデンサの電圧の関数として状態を変えさせて、膜コンデンサの電圧が所定の閾値を超えると、パルス回路が少なくとも1つのパルスを、ブリッジのトランジスタのうちの1つによる膜コンデンサの充電、および他方のトランジスタによる放電で生成することを可能にするような、膜コンデンサと前記ブリッジのトランジスタのゲートとの間の少なくとも2つのCMOSインバータ
を備え、パルスの形状が前記時間差に関連する、負帰還パルス回路と
を備える、人工ニューロンによって達成される。
【課題を解決するための手段】
【００１８】
本発明は、所望であれば、使用するトランジスタの数を減らし、したがって、回路によって占有される表面積を制限することができる。本発明に従い、65nmのTSMCの技術を使用して製造した完成した回路の例では、10μm2以下の表面積を占有し、一方、生体ニューロンの体細胞は、ニューロンのタイプに依存して1〜50μmの直径を有する球体と同等であることができ、軸索は、数ミリメートル、さらに数センチメートルの長さとなる場合がある。
【００１９】
本発明は、標準的CMOS技術の閾値より下で動作することが可能なトランジスタを使用することを可能にし、インバータのトランジスタが閾値より下で電圧増幅段として動作する、少なくとも1つのインバータの使用を可能にする。閾値より下でのトランジスタの動作は、トランジスタの弱反転領域またはサブスレッショルド領域におけるゲート制御電圧で指数関数的に変化するドレイン-ソース電流の存在に対応し、ここで、ゲート-ソース電圧は、反転領域が出現(ドレインとソースの間の導通チャネルの生成)する閾値電圧より下である。
【００２０】
本発明によって、膜コンデンサのために、特に、30fF未満の値、特に10fF未満、好ましくは2fFと5fFの間の小さい容量を使用することも可能になる一方、生体膜コンデンサは、およそ百または数百pFの容量を有する。
【００２１】
本発明は、特に、3.5fJ/パルス未満、好ましくは1.1fJ/パルスと3.2fJ/パルスの間、最適には0.5fJ/パルス未満の値を有する、生成パルス毎に低いエネルギーを消費するという利点を有する回路を作ることを可能にし、一方、生体では、生成パルス毎のエネルギーは、一般的に1pJと100pJの間である。本発明に従う人工ニューロンによって消費されるエネルギーは、実際の動作期間に、既存の人工ニューロン回路と比較して1〜2桁の大きさで、減らすことができる。
【００２２】
本発明によって、たとえば、およそ100kHz以上の周波数での、ニューラル回路の比較的速い動作を達成することが可能であり、一方、生体の周波数が数十Hzを超えることはない。
【００２３】
好ましくは、人工ニューロンは、外部シナプス興奮電流と呼ばれる入力を備え、膜コンデンサが、この入力電流を積分する。ブリッジのトランジスタを接続する中点が、人工ニューロンの出力を形成する。
【００２４】
人工ニューロンは、生体ニューロン中の膜リーク電流との類推から、膜コンデンサに並列に搭載されるリーク抵抗器を備えて、膜コンデンサの充放電時間を増やすことができる。このリーク抵抗器は、抵抗器またはダイポールとして動作するトランジスタから構成されてよい。
【００２５】
有利な実施形態によれば、膜コンデンサの充電がブリッジのPMOSトランジスタによって実現され、その放電がNMOSトランジスタによって実現される。この事例では、PMOSトランジスタに接続される遅延容量は、NMOSトランジスタに接続される遅延容量よりも小さく、最適値はゼロである。NMOSトランジスタに接続される遅延容量は、好ましくは、膜容量よりも大きい。この実施形態は、ニューロンの生体動作と同様であり、そこでは、(ブリッジのPMOSトランジスタにより表される類推による)ナトリウム/カルシウムチャネルは、(ブリッジのNMOSトランジスタにより表される類推による)カリウムチャネルよりも速い。
【００２６】
遅延容量は、関連するトランジスタのゲートと電源電圧の対応する端子との間に接続される物理的構成要素、または前記トランジスタのゲートとソースの間に存在する単なる寄生容量のいずれかによって実現することができる。
【００２７】
有利な実施形態によれば、人工ニューロンは、カスケード状に接続される2つのCMOSインバータを備え、第1のインバータの入力が膜コンデンサに接続され、前記インバータの出力が第2のインバータの入力およびトランジスタのうちの1つのゲートに接続され、第2のインバータの出力が他のトランジスタのゲートに接続される。
【００２８】
その各々を2つのトランジスタから構成することができるこれらのインバータの役割は、ブリッジのトランジスタを制御するために使用される信号の電圧を整形して増幅することである。これは、正帰還と呼ぶことができる。
【００２９】
変形形態として、人工ニューロンは、カスケード状に接続される2つのCMOSインバータを備え、第1のインバータの入力が膜コンデンサに接続され、前記インバータの出力が第2のインバータの入力に接続され、第2のインバータの出力が前記ブリッジのトランジスタのうちの1つのゲートに接続され、また第3のCMOSインバータを備え、第3のCMOSインバータの入力が膜コンデンサに接続され、第3のCMOSインバータの出力が前記ブリッジの他のトランジスタのゲートに接続される。
【００３０】
第3のインバータの追加によって、インバータの閾値電圧を独立に調整することにより、ブリッジのトランジスタの制御を独立に最適化することが可能になる。
【００３１】
インバータの電圧利得および閾値電圧を調整すると、人工ニューロンの動作に影響がある。
【００３２】
好ましくは、スパイクを生成するニューロンの閾値電圧は、ブリッジのPMOSトランジスタに給電するインバータの閾値電圧である。使用されるインバータの数は、速度または電力消費目標の関数として規定することができる。
【００３３】
好ましくは、CMOSインバータのうちの少なくとも1つの閾値電圧が、特に、0Vではないが、-50mVと+50mVの間である。
【００３４】
本発明の有利な特徴によれば、人工ニューロンは安定モードで動作し、前記ブリッジのPMOSおよびNMOSトランジスタは、好ましくは、少なくとも2、特に2〜7、たとえば、5〜7の比で、異なるコンダクタンス値を有する。類推によって、安定モードは、脳のニューロンの動作のものに対応する。安定モードでは、パルスを生成することを可能にするために、ニューロンは、非ゼロの外部興奮電流を受け取らなければならず、その値は、安定の程度に依存する。実際に、ブリッジのトランジスタのコンダクタンスの比が高くなると、安定が高くなり、安定を中断するのに必要な興奮電流の最小強度が大きくなる。
【００３５】
本発明の別の有利な特徴によれば、人工ニューロンは、緩和発振器モードで動作し、前記ブリッジのPMOSおよびNMOSトランジスタは、好ましくは、0.5〜3、最適には0.8〜1.2、より最適にはおよそ1の比で、比較的近いコンダクタンス値を有する場合がある。
【００３６】
類推によって、緩和発振器モードは、脊髄または心臓細胞のある種のニューロンの動作のものに対応する。緩和発振器モードでは、ニューロンは、不安定で、外部興奮電流なしにパルスを生成する。そのような事例では、外部シナプス興奮入力は必要でない。
【００３７】
本発明によれば、パルス回路は、電源によって給電され、ここで、Vd>Vsである。差(Vd-Vs)は、好ましくは、各々のインバータが、特に、(Vd-Vs)>=100mV、好ましくは(Vd-Vs)>=120mVであるような電源で、2以上の電圧利得を呈するように設定される。好ましくは、(Vd-Vs)<Vthであり、Vthは、人工ニューロンのすべてのMOSトランジスタの閾値電圧である。電圧間のこの関係によって、ニューロンのすべてのトランジスタが、その任意の動作(安定または緩和発振器)モードについて、またトランジスタの任意のドレイン-ソース電圧について、すなわち、前記のトランジスタが飽和モード(Vds>Vth)であってもなくても、閾値の下で動作することが可能になる。一般的に、電圧Vsは、負であって、-200mVと0mVの間にあり、電圧Vdは正であって、0mVと+200mVの間にある。低エネルギー動作では、負の電圧は、好ましくは-100mVと-50mVの間にあり、正の電圧は、+50mVと+100mVの間にある。生体と適合性のある用途では、負の電圧は、特に-100mVと-70mVの間にあり、正の電圧は、+70mVと+100mVの間にある。スパイクの振幅は、好ましくは、40mVと200mVの間にある。好ましくは、|Vd-Vs|<=400mVである。
【００３８】
本発明は、ニューロンを作るための特定の技術に限定されない。有利な実施形態によれば、前記ブリッジのトランジスタは、バックゲート制御と呼ばれる、基板による制御の能力を使用するFD-SOI技術を使用して作られる。トランジスタの最大電流は、ここで、基板電極に印可される、バックゲート電圧と呼ばれる電圧によって制御される。このバックゲート電圧は、ブリッジのトランジスタの最大電流値を変更することによってスパイクの周波数および平均消費電力を変更し、エネルギー効率(パルス毎のエネルギー消費)がほぼ変更されないことを可能にする。
【００３９】
人工ニューロンは、バーストモードで動作して、膜電位を積分し、この積分から得られる電流を膜コンデンサへと再注入する興奮回路によって、規則的な間隔でパルスのバーストを放出することができる。
【００４０】
バーストモードは、ニューロンが不安定である場合に、外部興奮電流なしに得ることもできる。
【００４１】
人工ニューロンのバーストモードは、パーキンソン病などの神経学的状態を治療するときに有用な脳深部刺激で、特に関心が高い。
【００４２】
人工ニューロンは、確率共鳴を実装することによって動作することができる。確率共鳴現象は、ランダムな信号、特にノイズが有用な信号の伝達を促進する、非線形効果である。この効果は、ノイズ、有用な信号、非線形伝達システム、およびノイズを加えることにより改善される性能測定値について考慮されるタイプに依存して様々な形をとることができる。
【００４３】
この事例では、人工ニューロンは、2つの異なる電流、すなわち、スパイクを作るには不十分な振幅を有する周期的電流とランダムノイズ電流からなる外部興奮を受け取る。
【００４４】
本発明は、本発明の態様のうちの別の1つに従って、上で規定されたような本発明に従う複数の人工ニューロンを備えるニューラルネットワークにも関し、ここでは、プリニューロンおよびポストニューロンと呼ばれる少なくとも2つの人工ニューロンがシナプス回路によって互いに接続される。
【００４５】
好ましくは、シナプス回路は、2つの入力を有し、トランジスタのドレインで直列に接続される2つのトランジスタを備え、前記トランジスタのうちの少なくとも1つはシナプス回路の第1の入力に対応するゲート電位によって制御されるNMOSタイプのものであり、第2のトランジスタのゲートはシナプス回路の第2の入力に対応し、シナプス回路の出力は、ポストニューロンの出力電位に接続されるNMOSトランジスタのソースに対応する。
【００４６】
2つのタイプのシナプス、すなわち興奮性シナプスおよび抑制性シナプスが存在する。
【００４７】
興奮性シナプスは、ポストニューロンによるスパイクの作成を促進し、ポストニューロンの膜を脱分極して、ナトリウムチャネルのものと同様の役割を遂行する。それらの活動は、電源電圧の正の端子に接続されるPMOSトランジスタによってシミュレーションすることができる。
【００４８】
抑制性シナプスは、ポストニューロンによるスパイクの作成を妨げ、ポストニューロンの膜を過分極化して、カリウムチャネルのものと同様の役割を遂行する。それらの活動は、電源電圧の負の端子に接続されるNMOSトランジスタによってシミュレーションすることができる。
【００４９】
シナプス回路は、興奮性シナプスに対応することができ、ここでは、シナプス回路の第2の入力が、入力としてプリニューロンの膜電位を有するインバータの出力に、特に、プリニューロンのブリッジのPMOSトランジスタのゲートに接続される。
【００５０】
シナプス回路は、抑制性シナプスに対応することもでき、ここでは、シナプス回路の第2の入力が、2つのインバータの出力に直列に接続されて、第1のインバータの入力がプリニューロンの膜電位を受けることができる。
【００５１】
シナプス回路の第2の入力は、抑制性シナプスの事例では、プリニューロンのブリッジのNMOSトランジスタのゲートに接続することができる。
【００５２】
本発明は、本発明の態様のうちの別の1つに従って、データ処理方法にも関し、ここでは、例として、画像、動画を処理するため、または顔認証のために、以前に記載したようなニューラルネットワークが使用される。
【００５３】
好ましくは、学習後のニューラルネットワーク内部の情報を保つために、人工ニューロンの固有熱雑音が使用される。
【００５４】
有利な実施形態によれば、複数の非常に高い周波数のスパイクが積分回路の入力に印可され、積分回路の出力が、以前に記載したような興奮性シナプスの第1の入力に接続される。
【００５５】
好ましくは、積分回路はNMOSトランジスタを備え、そのソースは、積分回路の出力に対応するが、コンデンサに接続され、前記トランジスタのゲートおよびドレインは、互いに接続されて、積分回路の入力に対応する。
【００５６】
人工ニューロンを、2つのシナプスによって低い周波数で発振する第2のニューロンに結合することによって、人工ニューロンをバーストモードで動作させることも可能であって、2つのシナプスのうちの一方は、第1のニューロンから第2のニューロンへの興奮性シナプスであり、2つのシナプスのうちの他方は、第2のニューロンから第1のニューロンへの抑制性シナプスである。
【００５７】
好ましくは、第2のニューロンの膜容量および遅延容量は、第1のニューロンのものより少なくとも100倍大きい。
【００５８】
たとえば、第2のニューロンの膜容量および遅延容量は、それぞれ0.1pFおよび1pFであり、第1のニューロンのものは、それぞれ1fFおよび10fFである。
【００５９】
本発明は、本発明の態様のうちの別の1つに従って、例として、生体中の自発運動を生成もしくは再生するため、またはロボット工学のための、本発明に従う少なくとも2つの人工ニューロンおよび以前に記載したような抑制性シナプスを備える人工中央パターン発生器にも関する。生体中の中央パターン発生器は、脊髄中に収容されるニューラルネットワークである。
【００６０】
1つの有利な実施形態によれば、人工中央パターン発生器は、抑制性シナプスによって関連付けられる、バーストモードで動作するプリニューロン、および発振モードで動作するポストニューロンを備える。
【００６１】
別の有利な実施形態によれば、人工中央パターン発生器は、ニューロンの各々がプリニューロンおよびポストニューロンの両方であるように、両方が発振モードまたはバーストモードのいずれかで動作し、2つの抑制性シナプスにより相互に結合される2つの人工ニューロンを備え、2つの抑制性シナプスのシナプス重みは等しい場合も等しくない場合もある。シナプス重みは、シナプス後電位(興奮性シナプス後電位、Excitatory Post Synaptic PotentialのEPSP、または抑制性シナプス後電位、Inhibitory Post Synaptic potentialのIPSP)の振幅と、シナプス前信号、すなわちプリニューロンのスパイクの振幅との間の比であると規定される。
【００６２】
「容量(capacitance)」という用語は、構成要素としてのコンデンサと、ファラッド(F)で測定される物理量としてのコンデンサの電気容量の両方を示す場合がある。
【００６３】
「膜電位(membrane potential)」は、トランジスタのブリッジの中点に接続される膜コンデンサの端子における電位を示す。
【００６４】
本発明は、本発明の非限定の実施形態の以下の記載を、添付図面を参照して読めば、より良好に理解することが可能となる。
【図面の簡単な説明】
【００６５】
【図１】本発明の第1の実施形態に従った、人工ニューロンを概略的に示す図である。
【図２】本発明の第2の実施形態に従った人工ニューロンの、図1のものと同様の図である。
【図３】第2の実施形態に従ったデジタルシミュレーション回路を示す図である。
【図４ａ】図3の回路のシミュレーションによって得られる電位および電流の波形を示す図である。
【図４ｂ】図3の回路のシミュレーションによって得られる電位および電流の波形を示す図である。
【図４ｃ】生体ニューロンモデルをシミュレーションすることにより得られるイオンチャネルの膜電位および電流の波形を示す図である。
【図５】本発明の第3の実施形態に従ったデジタルシミュレーション回路を示す図である。
【図６】図5の回路のデジタルシミュレーションにより得られる電位の波形を示す図である。
【図７】本発明の第4の実施形態に従った、人工ニューロンを概略的に示す図である。
【図８ａ】図7に従った、回路のシミュレーションによって得られる結果を示す図である。
【図８ｂ】図7に従った、回路のシミュレーションによって得られる結果を示す図である。
【図８ｃ】図7に従った、回路のシミュレーションによって得られる結果を示す図である。
【図８ｄ】図7に従った、回路のシミュレーションによって得られる結果を示す図である。
【図８ｅ】図7に従った、回路のシミュレーションによって得られる結果を示す図である。
【図８ｆ】図7に従った、回路のシミュレーションによって得られる結果を示す図である。
【図８ｇ】図7に従った、回路のシミュレーションによって得られる結果を示す図である。
【図９】本発明の第5の実施形態に従った、人工ニューロンを概略的に示す図である。
【図１０】インバータのトランジスタNおよびPの最大ドレイン電流の比の関数としての、閾値の下のインバータの入出力特性を示す図である。
【図１１ａ】基板による制御の能力を使用する、本発明に従った、ニューロン回路のデジタルシミュレーションによって得られる結果を示す図である。
【図１１ｂ】基板による制御の能力を使用する、本発明に従った、ニューロン回路のデジタルシミュレーションによって得られる結果を示す図である。
【図１１ｃ】確率共鳴現象を強調した人工ニューロンのデジタルシミュレーション回路を示す図である。
【図１１ｄ】確率共鳴の事例における、興奮電流および膜電位の波形を示す図である。
【図１２】本発明に従った、人工ニューロンを使用するニューラルネットワークの部分を概略的に示す図である。
【図１３】シナプス回路による、本発明に従った、2つニューロンの相互接続を概略的に示す図である。
【図１４】興奮性シナプスの事例における、図13の相互接続のデジタルシミュレーション回路を示す図である。
【図１５】図14の回路のデジタルシミュレーションによって得られる結果を示す図である。
【図１６】抑制性シナプスの事例における、図14のものと同様のデジタルシミュレーション回路を示す図である。
【図１７】図16の回路のデジタルシミュレーションによって得られる結果を示す図である。
【図１８】興奮性シナプスのシナプス重みを維持するためにニューロンの熱雑音を使用する回路を概略的に示す図である。
【図１９】ノイズ注入がある場合、ない場合の、図18の回路のシミュレーションによって得られるシナプス重み曲線を示す図である。
【図２０】追加興奮回路によってバーストモードで動作する人工ニューロンを概略的に示す図である。
【図２１】図20の回路について示す、Spiceデジタルシミュレーション図である。
【図２２ａ】外部興奮電流がある場合の、ニューロンの出力で得られるパルスのバーストを示す図である。
【図２２ｂ】外部興奮電流がない場合の、ニューロンの出力で得られるパルスのバーストを示す図である。
【図２２ｃ】2つのシナプスによって結合される2つのニューロンから構成され、ニューロンのうちの1つがパルスのバーストを放出することができる、人工ニューロンネットワークを示す図である。
【図２２ｄ】図22cに概略的に示される回路のデジタルシミュレーションによって得られる結果を示す図である。
【図２３】2つのニューロンおよび抑制性シナプスから構成される人工中央パターン発生器を概略的に示す図である。
【図２４】図23の回路のデジタルシミュレーションによって得られる結果を示す図である。
【図２５】2つのニューロンおよび2つの抑制性シナプスから構成される人工中央パターン発生器を概略的に示す図である。
【図２６ａ】図25に概略的に示される回路のデジタルシミュレーションによって得られる結果を示す図である。
【図２６ｂ】図25に概略的に示される回路のデジタルシミュレーションによって得られる結果を示す図である。
【発明を実施するための形態】
【００６６】
図1は、本発明の第1の実施形態に従った、人工ニューロン1の図を示し、2つのインバータ5と6がカスケード状に接続され、第1のインバータの出力が第2のインバータの入力に接続される。第1のインバータ5の出力がPMOSトランジスタ8のゲートに接続される。第2のインバータの出力がNMOSトランジスタ7のゲートに接続される。
【００６７】
図1では、トランジスタ7および8は、直列に電気的に接続され、電源電圧VsとVdの間のブリッジを形成する。
【００６８】
ブリッジのトランジスタのドレインの接続を規定する中点9は、膜コンデンサCmの端子に接続される。膜コンデンサCmの他の端子は、グランド0Vに接続される。さもなければ、変形形態として、この端子を、VsまたはVdのいずれかに接続することができる。
【００６９】
この例では、Vs=<0、およびVd>=0である。
【００７０】
コンデンサCkが、Vsと、NMOSトランジスタ7のゲートとの間に接続される。さもなければVsに接続されるコンデンサCkの端子は、グランドに接続することができる。
【００７１】
コンデンサCnaが、Vdと、PMOSトランジスタ8のゲートとの間に接続される。さもなければVdに接続されるコンデンサCnaの端子は、グランドに接続することができる。
【００７２】
Iexは、たとえばシナプス(図1に示さず)から発生する外部興奮電流を示す。
【００７３】
膜電位Cmが第1のインバータ5の閾値電圧に到達すると、インバータ5による第1の反転後に、対応する電位がここでPMOSトランジスタ8のゲートに伝達され、容量Cnaにより規定される遅延後に、前記トランジスタを活性化する。こうして、膜コンデンサCmは、PMOSの開の伝導チャネルを介して充電する。この充電は、出力スパイクの立上りエッジに対応する。
【００７４】
第2のインバータ6の閾値電圧に到達すると、対応する電位がNMOSトランジスタ7のゲートに伝達され、容量Ckにより規定される遅延後に、前記トランジスタを活性化する。その遅延は、例では、Ck>Cnaの選択に起因して、PMOSを活性化する遅延よりも長いと考えられる。こうして、充電する時間が経過した後、NMOSの伝導チャネルが開にされると、膜コンデンサCmが放電し始める。この放電は、出力スパイクの立下りエッジに対応する。
【００７５】
この事例における電源電圧VdおよびVsは、生体との類推によって、ナトリウムおよびカリウムのネルンスト電位のそれぞれの均等物である。
【００７６】
ブリッジのPMOSトランジスタ8およびNMOSトランジスタ7は、それぞれ、ナトリウムおよびカリウムチャネルを表す。
【００７７】
遅延容量CnaおよびCkは、上述のMorris-Lecarモデルにより示唆されるように、それぞれナトリウムおよびカリウムチャネルを開にするのに必要な時定数を表す。
【００７８】
一般的に、生体によれば、チャネルKはチャネルNaよりも遅く、このことが、Ck>Cnaをもたらす。さらに、当該の例では、ブリッジのNMOSトランジスタ7のコンダクタンスは、PMOSトランジスタ8のものよりも大きく、このことによって、興奮電流Iexがゼロであるとき、Vsに近い膜の静止電位がもたらされる。
【００７９】
容量Cnaは、図2に示されるように、0と等しくてよい。
【００８０】
図3は、図2の例に従った、Spiceアナログ回路シミュレータで生成されたデジタルシミュレーション回路を示す。
【００８１】
ブリッジのトランジスタ8および7は、それぞれ、図3においてM3およびM6と示されるトランジスタに対応し、0.6μmに等しいゲート幅を有する。
【００８２】
インバータ5は、2つのトランジスタM2およびM5から構成され、そのゲート幅は、0.3μmに等しい。
【００８３】
インバータ6は、2つのトランジスタM1およびM4から構成され、そのゲート幅は、それぞれ0.3μm、0.05μmに等しい。
【００８４】
トランジスタのゲート長は22nmである。負の電源電圧は、-100mVであり、正の電源電圧は、+100mVである。
【００８５】
容量CkおよびCmは、それぞれ、50fFおよび10fFに等しい。
【００８６】
外部興奮電流は一定であり、30pAに等しい。
【００８７】
図4aは、膜電位Vmem、PMOSトランジスタ8のゲートの電圧Vna、およびNMOSトランジスタ7のゲートのVkの波形を示す。
【００８８】
図4bは、膜電位Vmemに加えて、図3の回路のトランジスタ8のドレインの電流Id(M3)およびトランジスタ7のドレインの電流Is(M6)の波形を示す。
【００８９】
膜電位およびイオン電流のこれらの波形は、図4cに示されるような、生体で発生するものと同様である。図4cは、Wei生体ニューロンモデル(Y. Weiら、The Journal of Neuroscience、2014年8月27日)のMatlab(登録商標)デジタル計算ツール上のシミュレーションによって得られる波形を示し、ここで、InaおよびIkは、それぞれ、ナトリウムおよびカリウム電流の曲線を表す。
【００９０】
図4bと図4cの間の、波形の定性的な一致を見ることができる。
【００９１】
Ck<Cnaであり、ブリッジのPMOSトランジスタがNMOSトランジスタよりも導通する変形形態では、膜の静止電位がVdに近く、図1に示された2つのインバータの出力は、第1のインバータの出力がNMOSトランジスタのゲートに接続され、第2のインバータの出力がPMOSトランジスタのゲートに接続されるように変更される。
【００９２】
本発明のこの第3の実施形態に従うSpiceデジタルシミュレーション回路が図5に示される。
【００９３】
図6は、得られる波形を示しており、パルスは、図4aのものに対して反転されることを見ることができる。
【００９４】
図7は、本発明の別の実施形態に従ったニューラル回路を概略的に示しており、生体膜を通るリークとの類推によって、膜コンデンサCmと並列な、リーク抵抗器Rfの存在によって図2のものと異なる。NMOSトランジスタをPMOSトランジスタよりもはるかに導通させるような、ブリッジのトランジスタの好適な設計を通して、このリーク抵抗器を取り除くことも可能である。
【００９５】
この例におけるSpiceデジタルシミュレーションは、STM 28nm FD-SOI構成要素ライブラリを使用して完成した。
【００９６】
この例における電源電圧Vs=-60mVおよびVd=60mVによって、100mVのピークツーピーク振幅を得ることが可能になる。より低い電源電圧でパルスを得ることが可能であるが、100mVのピークツーピーク振幅にはもはや到達しない。
【００９７】
ブリッジのトランジスタのゲート幅が等しい場合、PMOSトランジスタは、NMOSトランジスタのものよりも低いドレイン電流を有する。このため、PMOSトランジスタのゲート幅は、好ましくは、これらの電流値を平衡させるように調整され、たとえば、NMOSトランジスタのゲート幅は80nmに等しく、PMOSトランジスタのものは450nmに等しい。
【００９８】
図8aは、Ck=50fFおよびCm=5fFの場合における膜電位の波形を示す。1msの期間にわたって、20個のピークツーピーク100mV振幅のパルスを見ることができる。
【００９９】
図8bは、Ck=10fFおよびCm=1fFの場合における膜電位の波形を示す。同じシミュレーション期間について、パルスの周波数の増加を見ることができる。
【０１００】
図8cは、時間枠として興奮電流Iexを示し、膜電位Vmemを示す。ニューロンが興奮に対して反応するのを見ることができる。
【０１０１】
図8dは、興奮電流Iexの振幅の関数としてのパルスの周波数の変化曲線を示す。
【０１０２】
これらの結果は、興奮電流Iexおよび容量CkおよびCmの値が、パルスの周波数に影響を及ぼすことを示し、これらの様々なパラメータが出力パルスを最適化するために使用できるという点で、ニューラル回路のフレキシビリティーを示す。
【０１０３】
図8eおよび図8fでは、Ckの値は50fFに設定され、Cmは、2fF〜50fFで変化する。
【０１０４】
図8eは、容量Cmの関数としての、膜電位のピークツーピーク振幅の変化曲線Aならびにパルスの周波数の変化曲線Fを示す。容量Cmの値が増加するにつれて、振幅およびパルスの周波数が減少するのが観察される。
【０１０５】
図8fは、パルスの周波数の変化曲線Fに加えて、パルス毎のエネルギー効率の発展曲線Rを示す。
【０１０６】
パルス毎に消費されるエネルギーは、Cmの変化範囲[2fF, 50fF]において、擬似直線状に、かろうじて(1.1〜3.2fJ/パルス)変化するのを見ることができる。
【０１０７】
図8gは、容量Ckの関数としての、パルスの周波数の変化(曲線F)およびパルス毎のエネルギー効率(曲線R)を示しており、容量Cmは、2fFに設定される。
【０１０８】
図8fと図8gの曲線は、同じ状況を有する。図8gは、パルスの周波数が容量Ckの小さい値で増加し、エネルギー効率がCkに直接比例するように見えることも示しており、ここで、Cmの値は一定である。
【０１０９】
Ck=5fFおよびCm=2fFで、パルス毎0.3fJに等しくなることができる、非常に低いエネルギー効率値を得ることが可能であることがわかる。
【０１１０】
図9は、本発明の別の実施形態に従ったニューロンを概略的に示しており、これは、第3のインバータ12の追加によって図2のものと異なっており、第1のインバータ10が、反転後に、ブリッジのPMOSトランジスタ8のゲートに出力電位を伝達し、他の2つのインバータ11および12が、カスケード状に接続されて、出力電位をNMOSトランジスタ7のゲートに伝達する。
【０１１１】
インバータ10および11の入力は、ブリッジの中点9および膜コンデンサに接続され、インバータ12の入力は、インバータ11の出力に接続される。
【０１１２】
いくつかの近似を行った、対称的な様式(Vs=-Vd)で供給される、閾値より下のインバータの出力電圧Voutは、次式で提供される。
Vout=-Vd tanh[Vin/(nVt)+0.5Ln(In0/Ip0)]
【０１１３】
上式で、Vinは、インバータの入力電圧であり、In0/Ip0は、NMOSトランジスタとPMOSトランジスタの最大電流の比であり、Vtは、熱ポテンシャルkBT/q(kBは、ボルツマン定数、Tは温度、qは電子の電荷)であり、nは、1よりも大きい、理想係数である。
【０１１４】
Voutの式は、インバータの最大電圧利得が-Vd/(nVt)であり、閾値電圧が(-nVt/2) Ln(In0/Ip0)によって提供されることを示す。
【０１１５】
したがって、インバータによって電源電圧で提供される電圧利得を調整することができ、閾値電圧を、NMOSおよびPMOSトランジスタの最大電流を調整することによる(たとえば、トランジスタのゲート幅Wを変えることによる)いくつかのnVtで変えることができる。
【０１１６】
図10は、NMOSおよびPMOSトランジスタの最大電流の比の3つの異なる値の関数としての、閾値の下の、インバータの入出力特性を示す。(In0/Ip0)=6(曲線o1)、(In0/Ip0)=1(曲線o2)、および(In0/Ip0)=1/6(曲線o3)。
【０１１７】
ブリッジのトランジスタ7および8は、基板電極による制御の能力を使用するFD-SOI技術を使用して作ることができる。この事例では、トランジスタの最大電流は、トランジスタのゲート幅Wによってだけでなく、基板電極によっても制御される。したがって、基板電圧VBBへの作用によって、回路の時間特性(コンデンサの充電時間)、およびエネルギー特性を変えることが可能になる。
【０１１８】
図11aおよび図11bは、28nm FD-SOI技術について、閾値の下のトランジスタの最大電流、パルスの周波数、および消費電力への基板電圧の影響を示す。
【０１１９】
図11aは、様々な基板電圧値、すなわち、VBB=0(曲線Y1)、VBB=-1V(曲線Y2)、およびVBB=-2V(曲線Y3)についての、閾値の下のNMOSトランジスタの最大電流の変化を示す。これらの変化は、ゲート幅W=1.2μmおよびドレイン-ソース電圧Vds=0.1Vについて、提供される。
【０１２０】
図11bは、一定の外部興奮電流におけるkHz単位のパルスの周波数(曲線G)、およびpW単位の全消費電力(曲線H)への基板電圧の効果を示す。
【０１２１】
図11cは、確率共鳴現象を示した人工ニューロンのデジタルシミュレーション回路を示す。ニューロン1は、2つの異なる電流源、すなわち、スパイクを作るには不十分な振幅を有する、この事例では正弦曲線の、周期的電流Iex、およびランダムノイズ電流Ibによって興奮する。
【０１２２】
図11dは、2つの興奮電流および膜電位Vmemの波形を示す。周期的興奮電流が最大値を通過するとき、加わるノイズはスパイクを生成するのに十分となる。これが、確率共鳴現象である。
【０１２３】
図20は、バーストモードで動作する人工ニューロンを示し、ここでは、追加興奮回路60を使用して、膜電位を積分し、この積分からもたらされる興奮電流を膜コンデンサに注入し、こうして、超高速パルス動作と無反応動作との間で継続的に交番する。
【０１２４】
Morris-Lecarモデルに従った人工ニューロンのバーストモード動作を得るための、1つの考えられる例は、興奮電流Iexと膜電位Vmemとの間の関係が、以下のタイプの式で決定される場合である。
dIex/dt=ε(V0-Vmem(t-T)
上式で、ε、V0、およびTは、所望の特性に従って規定される定数である。
【０１２５】
この式は、誘導性回路の式であり、興奮電流は、膜電位の全体に比例する。
【０１２６】
実際に、静止膜電位がVsに近いとき、興奮電流の導関数dIex/dtは正である。興奮電流が増加し、Vmemが発振閾値に到達する。発振は、膜電位の平均値を増加させ、負の電流の導関数dIex/dtおよび興奮電流の減少をもたらし、次いで、興奮電流が閾値より下に落ち、バーストを停止する。
【０１２７】
したがって、バーストモード動作の原理は、膜電位がある閾値よりそれぞれ下、またある閾値より上のとき、興奮電流をそれぞれ増加および減少することを含む。
【０１２８】
回路が不安定であるときに、定数ε、V0、およびTの関数として、バーストモードを、興奮電流Iexなしに得ることができる。
【０１２９】
図20の興奮回路60は、図21のSpiceシミュレーション図に示されるように、フォロワ増幅器、遅延線T、および積分増幅器を備えることができる。この図上の発生源B2は、積分増幅器の出力における電圧Voutに基づいて膜コンデンサへと再注入される電流を得ることを可能にする、相互コンダクタンスに対応する。
【０１３０】
図22aは、7pAの外部興奮ステップ電流で生成されるバーストパルスを示す。外部興奮電流なしで得られるこれらのバーストパルスは、図22bに示される。
【０１３１】
本発明に従った人工ニューロンの、神経形態学的システムへの統合の例が図12に概略的に示される。ニューラルネットワーク20と呼ばれる、生体模倣データ処理のための完成したシステムでは、人工ニューロン1は、興奮電流Iexを作る樹状突起ツリー50によって入力に接続される。ニューロンは、この電流の関数としてスパイクを生成し、このスパイクは、軸索および樹状突起ツリー51を介して出力シナプス4に伝達される。
【０１３２】
図13に概略的に示される、2つのニューロンの相互接続は、シナプス回路4によって行われる。
【０１３３】
シナプスが可塑性である(それらの効果は、プリニューロンおよびポストニューロン活性の関数として変わる)とき、それらの可塑性は、シナプス重み(NMOS制御トランジスタ上の「重み」ゲート電位によってモデル化される)によって表される。このシナプス重みは、既知であり、学習シーケンスによって規定される、または添付回路(たとえば、スパイクタイミング依存性可塑性回路)によって生成されると仮定される。
【０１３４】
図14は、興奮性シナプス2が2つのニューロン1、1'を関連付けるシミュレーション回路を示す。プリニューロン1は、一定の興奮電流Iexを受け取り、図15に示されるスパイクを周期的に生成する(曲線Vmem1)。この膜電位Vmem1は、シナプス2に作用し、その後、インバータ5によって反転し、PMOSトランジスタM3のゲートでシナプス2の第2の入力e2に接続される。ポストニューロン1'に送出される電流は、この事例では変数であり、NMOSトランジスタM16の「重み」ゲートに印可され、図15に示される電位V1によって制御される。最も高いシナプス重みでは、プリニューロンの各パルスについてポストニューロン1'によってスパイクV1'が生成される(図15の曲線Vmem1')。
【０１３５】
図16は、2つのニューロン1、1'を接続する抑制性シナプス3の事例を示す。ポストニューロン1'は、一定電流I2によって興奮し、周期的にパルスを生成する。プリニューロン1は、1msと1.1msの間にある時間期間内でだけ、一定電流I1によって興奮し、5つのスパイクを生成する(図17の曲線Vmem1)。抑制性シナプス3は、この時間期間中、ポストニューロンのスパイクをブロックする(図17の曲線Vmem1')。
【０１３６】
図18および図19は、シナプス重みを維持するため回路の入力に注入される、ニューロンの固有熱雑音によって果たされる役割を示す。
【０１３７】
考えられる事例は、HF LTP(高周波数長期増強、High-Frequency Long Term Potentiation)の事例であって、複数の非常に高い周波数のスパイクが積分器の入力に印可され、その出力は、シナプス回路の重みの入力に接続される。
【０１３８】
図18は、NMOSトランジスタ16およびコンデンサ17を備える積分回路15を示す。積分器の出力は、興奮性シナプス2の「重み」入力に接続される。HFパルスは、最初の2ミリ秒の期間に、プリニューロン1の興奮を維持する一定電流Iexを印可することによって得られる。図18では、Ibは、シナプスノイズ電流を示す。
【０１３９】
図19は、ノイズ注入がある場合、ない場合の、シナプス重み(Vweight)の電位を示す。重みの減少によって(緩和によって)表される、パルスが2msで停止するときまで、シナプス重みが増加する(積分により学習する)のを見ることができる。ノイズを加えること(曲線BR)によって、より長く重みの高い値を維持する一方で、緩和現象を減少させることが可能である。曲線SBRは、ノイズがない場合の、シナプス重みの電位を表す。
【０１４０】
図22cは、2つのシナプスによって結合される2つのニューロン1、1'から構成されるニューラルネットワークを概略的に示しており、2つのニューロンのうちの一方は、第1のニューロン1から第2のニューロン1'への興奮性シナプス2であり、2つのニューロンのうちの他方は、第2のニューロン1'から第1のニューロン1への抑制性シナプス3である。
【０１４１】
バーストモードを得るための別の考えられる例は、異なる発振周波数を有するニューロン1とニューロン1'の間の、このタイプの結合に依拠することである。第1のニューロン1は、第2のニューロン1'よりも高い周波数で発振しなければならないが、たとえば、第2のニューロン1'の膜容量値Cm1'および遅延容量値Ck1'よりも2桁大きさが小さい、膜容量値Cm1および遅延容量値Ck1を有する。
【０１４２】
第1のニューロンの入力に印可されるステップ電流が、パルス列を生成する。これらのパルスは、興奮性シナプス2を介して第2のニューロンの入力で興奮性シナプス電流を生成し、こうして、第2のニューロンを脱分極する。
【０１４３】
第2のニューロンが脱分極すると、第2のニューロンはパルス列を生成し、抑制性シナプス3を介して、第1のニューロンの入力で抑制性シナプス電流を生成し、こうして第1のニューロンを過分極化して、第1のニューロンのパルスを停止する。
【０１４４】
2つのニューロンの様々な発振周波数が与えられれば、パルスバーストに対応する、高周波数発振が第1のニューロンの出力において得られる。
【０１４５】
図22dは、1.5pAのステップ電流に続けて得られる、これらのパルスバースト(Vout(1))を示す。パルスは、0.4pAの最小興奮電流で得られることに留意されたい。観察されるパルスの周波数は、電流の振幅とともに増加する。図22dの結果を得るため、ニューロンおよびシナプスの電源電圧は、-0.1Vおよび0.1Vである。インバータのトランジスタのゲート幅は、120nmに等しい。
【０１４６】
図23は、2つのニューロンから構成される人工中央パターン発生器21を概略的に示しており、プリニューロン1は、前もってバーストモードに設定され、抑制性シナプス3を介して発振モードに設定されるポストニューロン1'に接続される。
【０１４７】
プリニューロン1は、ポストニューロン1'を制御する。実際に、ポストニューロン1'がパルスを放出すると、プリニューロン1は、前記ニューロンが発振するのを防止するように、ポストニューロン1'の入力において抑制性シナプス電流を作る。プリニューロン1の過分極相の(パルスがない)期間では、抑制性シナプス電流が不十分で、ポストニューロン1'は、分離されているかのように正常に発振する。
【０１４８】
図24は、プリニューロンの出力(Vn1)およびポストニューロンの出力(Vn1')における波形を示す。
【０１４９】
図25は、同一の特性を有し、同じ重みの2つの抑制性シナプス3によって互いに結合され、その結果、互いを相互に抑制する2つのニューロン1、1'から構成される中央パターン発生器21を概略的に示す。2つの事例、すなわち、2つのニューロンのいずれかが発振モードに事前に設定される事例、または2つのニューロンが両方ともバーストモードに事前に設定される事例が起こる。
【０１５０】
図26aは、2つのニューロンが発振モードに事前に設定される場合における、2つのニューロン1、1'の出力での波形を示す。150msの最後に、それらの発振が交番する様式で起こることを見ることができる。
【０１５１】
図26bは、2つのニューロンがバーストモードに事前に設定される場合における、2つのニューロン1、1'の出力での波形を示す。2つのニューロン1、1'の交番するバーストモード動作をもたらす同期が、約50msの最後に得られることを見ることができる。
【０１５２】
本発明は、少なくとも2つの分野で使用することができる。
【０１５３】
本発明に従う人工ニューロンは、データ処理、特に画像、動画処理、および顔認識のため、神経模倣システムにおけるビルディングブロックとして使用することができる。この事例では、ニューラル回路の要素は、高速および/または非常に小さい消費電力のために最適化されることになる。
【０１５４】
さらに、本発明に従うニューロンは、人工生体ニューロン(インプラント)として、生物医学用途で使用することができる。この事例では、回路の要素は、生体ニューロンのスパイクを忠実に再生するように最適化される。
【符号の説明】
【０１５５】
1  人工ニューロン、プリニューロン
1'  ポストニューロン
2  シナプス、興奮性シナプス
3  抑制性シナプス
4  出力シナプス、シナプス回路
5  第1のインバータ、CMOSインバータ
6  第2のインバータ、CMOSインバータ
7  NMOSトランジスタ、ブリッジのトランジスタ
8  PMOSトランジスタ、ブリッジのトランジスタ
9  中点
10  第1のインバータ、CMOSインバータ、第3のCMOSインバータ
11  第1のインバータ、CMOSインバータ
12  第2のインバータ、第3のインバータ、CMOSインバータ
15  積分回路
16  NMOSトランジスタ
17  コンデンサ
20  ニューラルネットワーク
21  人工中央パターン発生器
50  樹状突起ツリー
51  樹状突起ツリー
60  追加興奮回路
【図１】
2019517085.tif 000003
【図２】
2019517085.tif 000004
【図３】
2019517085.tif 000005
【図４ａ】
2019517085.tif 000006
【図４ｂ】
2019517085.tif 000007
【図４ｃ】
2019517085.tif 000008
【図５】
2019517085.tif 000009
【図６】
2019517085.tif 000010
【図７】
2019517085.tif 000011
【図８ａ】
2019517085.tif 000012
【図８ｂ】
2019517085.tif 000013
【図８ｃ】
2019517085.tif 000014
【図８ｄ】
2019517085.tif 000015
【図８ｅ】
2019517085.tif 000016
【図８ｆ】
2019517085.tif 000017
【図８ｇ】
2019517085.tif 000018
【図９】
2019517085.tif 000019
【図１０】
2019517085.tif 000020
【図１１ａ】
2019517085.tif 000021
【図１１ｂ】
2019517085.tif 000022
【図１１ｃ】
2019517085.tif 000023
【図１１ｄ】
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【図１２】
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【図１３】
2019517085.tif 000026
【図１４】
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【図１５】
2019517085.tif 000028
【図１６】
2019517085.tif 000029
【図１７】
2019517085.tif 000030
【図１８】
2019517085.tif 000031
【図１９】
2019517085.tif 000032
【図２０】
2019517085.tif 000033
【図２１】
2019517085.tif 000034
【図２２ａ】
2019517085.tif 000035
【図２２ｂ】
2019517085.tif 000036
【図２２ｃ】
2019517085.tif 000037
【図２２ｄ】
2019517085.tif 000038
【図２３】
2019517085.tif 000039
【図２４】
2019517085.tif 000040
【図２５】
2019517085.tif 000041
【図２６ａ】
2019517085.tif 000042
【図２６ｂ】
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【手続補正書】
【提出日】平成30年12月11日(2018.12.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
膜コンデンサ(Cm)と呼ばれるコンデンサと、
外部シナプス興奮電流(Iex)と呼ばれる入力であって、前記膜コンデンサ(Cm)が、この入力電流を積分する、入力と、
-200mVと0mVの間にある負の電圧(Vs)で、また0mVと+200mVの間にある正の電圧(Vd)で電源(Vs、Vd)によって提供される負帰還パルス回路であって、
それらのドレインで、前記膜コンデンサ(Cm)に中点(9)で接続される直列のPMOS(8)およびNMOS(7)トランジスタに基づくブリッジであって、この中点(9)が人工ニューロン(1, 1')の出力を規定する、ブリッジ、
前記ブリッジの前記トランジスタ(7, 8)のうちの1つのゲートとソース間の、遅延コンデンサ(Cna, Ck)と呼ばれる、少なくとも1つのコンデンサ
を備える、負帰還パルス回路と、
カスケード状に接続されるただ2つのCMOSインバータ(5, 6)であって、各々が2つのトランジスタで構成され、第1のインバータ(5)の入力が前記膜コンデンサ(Cm)に接続され、前記第1のインバータの出力が第2のインバータ(6)の入力および前記ブリッジの前記トランジスタ(7, 8)のうちの1つのゲートに接続され、前記第2のインバータ(6)の出力が前記ブリッジの他のトランジスタ(7, 8)のゲートに接続される、ただ2つのCMOSインバータ(5, 6)、または
ただ3つのCMOSインバータ(10, 11, 12)であって、前記インバータのうちの2つ(11, 12)がカスケード状に接続され、各々が2つのトランジスタで構成され、第1のインバータ(11)の入力が前記膜コンデンサ(Cm)に接続され、前記第1のインバータの出力が第2のインバータ(12)の入力に接続され、前記第2のインバータ(12)の出力が前記ブリッジの前記トランジスタ(7, 8)のうちの1つのゲートに接続され、第3のCMOSインバータ(10)の入力が前記膜コンデンサ(Cm)に接続され、前記第3のCMOSインバータ(10)の出力が前記ブリッジの他のトランジスタ(7, 8)のゲートに接続される、ただ3つのCMOSインバータ(10, 11, 12)と
を備える、人工ニューロン(1, 1')。
【請求項２】
前記膜コンデンサ(Cm)の充電が前記ブリッジの前記PMOSトランジスタ(8)によって実現され、その放電が前記NMOSトランジスタ(7)によって実現される、請求項1に記載の人工ニューロン(1, 1')。
【請求項３】
2つの遅延容量を備え、前記PMOSトランジスタ(8)に接続される遅延容量(Cna)が、前記NMOSトランジスタ(7)に接続される遅延容量(Ck)よりも小さく、最適値がゼロである、請求項1または2に記載の人工ニューロン(1, 1')。
【請求項４】
前記NMOSトランジスタ(7)に接続される前記遅延容量(Ck)が膜容量(Cm)よりも大きい、請求項3に記載の人工ニューロン(1, 1')。
【請求項５】
安定モードで動作し、前記ブリッジの前記PMOS(8)および前記NMOS(7)トランジスタが、異なるコンダクタンス値を有する、請求項1から4のいずれか一項に記載の人工ニューロン(1, 1')。
【請求項６】
緩和発振器モードで動作し、前記ブリッジの前記PMOS(8)および前記NMOS(7)トランジスタが、コンダクタンス値を有する、請求項1から4のいずれか一項に記載の人工ニューロン(1, 1')。
【請求項７】
前記パルス回路が、-100mVと-50mVの間にある負の電圧(Vs)および+50mVと+100mVの間にある正の電圧(Vd)で電源によって供給される、請求項1から6のいずれか一項に記載の人工ニューロン(1, 1')。
【請求項８】
各CMOSインバータの電圧利得が2以上であるように差(Vd-Vs)が設定される、請求項1から7のいずれか一項に記載の人工ニューロン(1, 1')。
【請求項９】
前記CMOSインバータのうちの少なくとも1つの閾値電圧が、0Vとは異なる、請求項1から8のいずれか一項に記載の人工ニューロン(1, 1')。
【請求項１０】
前記膜コンデンサ(Cm)と並列なリーク抵抗器(Rf)を備える、請求項1から9のいずれか一項に記載の人工ニューロン(1, 1')。
【請求項１１】
前記ブリッジの前記トランジスタ(7)および(8)が、基板による制御の能力を使用するFD-SOI技術を使用して作られ、前記トランジスタ(7, 8)の最大電流が基板電極によって制御されることを可能にする、請求項1から10のいずれか一項に記載の人工ニューロン(1, 1')。
【請求項１２】
前記膜電位を積分し、この積分から得られる電流を前記膜コンデンサへと再注入する追加興奮回路(60)を備え、その追加興奮回路(60)が、入出力として前記ブリッジの前記トランジスタの前記中点(9)を有し、フォロワ増幅器(U2)、遅延線(T1)、積分増幅器(U1)、および前記積分増幅器(U1)の出力電圧に基づいて、前記膜コンデンサへと再注入されるべき電流を得ることを可能にする相互コンダクタンスを備える、請求項1から11のいずれか一項に記載の人工ニューロン(1, 1')。
【請求項１３】
2つの異なる電流、すなわち、スパイクを作るには不十分な振幅を有する周期的電流(Iex)とランダムノイズ電流(Ib)からなる外部興奮の受け取りによって、確率共鳴現象を使用する、請求項1から12のいずれか一項に記載の人工ニューロン(1, 1')。
【請求項１４】
請求項1から13のいずれか一項で規定されたような、プリニューロン(1)およびポストニューロン(1')と呼ばれ、シナプス回路(4)によって互いに接続される、少なくとも2つの人工ニューロン(1, 1')を備える、ニューラルネットワーク(20)。
【請求項１５】
前記シナプス回路(4)が、2つの入力を有し、それらのドレインで直列に接続される2つのトランジスタ(M16, M13)を備え、前記トランジスタのうちの少なくとも1つ(M16)が前記シナプス回路の第1の入力(重み)に対応するゲート電位(V1)によって制御されるNMOSタイプのものであり、第2のトランジスタのゲートが前記シナプス回路の第2の入力(e2)に対応し、前記シナプス回路の出力が前記ポストニューロン(1')の出力電位(Vmem1')に接続される前記NMOSトランジスタ(M16)のソースに対応する、請求項14に記載のニューラルネットワーク(20)。
【請求項１６】
前記シナプス回路(4)が、興奮性シナプス(2)に対応し、前記シナプス回路の前記第2の入力(e2)が、入力として前記プリニューロン(1)の膜電位を有するインバータ(5)の前記出力に接続される、請求項15に記載のニューラルネットワーク(20)。
【請求項１７】
前記シナプス回路(4)が抑制性シナプス(3)に対応し、前記シナプス回路の前記第2の入力(e2)が、2つのインバータの出力に直列に接続されて、前記第1のインバータの入力が前記プリニューロン(1)の前記膜電位を受ける、請求項15に記載のニューラルネットワーク(20)。
【請求項１８】
前記シナプス回路(4)が抑制性シナプス(3)に対応し、前記シナプス回路の前記第2の入力(e2)が、前記プリニューロンの前記ブリッジの前記NMOSトランジスタ(7)のゲートに接続される、請求項15に記載のニューラルネットワーク(20)。
【請求項１９】
高い周波数で発振する第1のニューロン(1)および低い周波数で発振する第2のニューロン(1')を含む2つの人工ニューロン(1, 1')を備え、前記第1のニューロン(1)が、2つのシナプスによって前記第2のニューロン(1')に結合することによって、バーストモードで動作し、前記2つのシナプスのうちの一方が、前記第1のニューロン(1)から前記第2のニューロン(1')への興奮性シナプス(2)であり、前記2つのシナプスのうちの他方が、前記第2のニューロン(1')から前記第1のニューロン(1)への抑制性シナプス(3)である、請求項14から18のいずれか一項に記載のニューラルネットワーク(20)。
【請求項２０】
前記第2のニューロンの前記膜容量(Cm)および前記遅延容量(Ck, Cna)が、前記第1のニューロンのものより少なくとも100倍大きい、請求項19に記載のニューラルネットワーク(20)。
【請求項２１】
ニューラルネットワーク(20)が、請求項14から18のいずれか一項で規定されたように使用される、データ処理方法。
【請求項２２】
前記人工ニューロン(1, 1')の固有熱雑音がその前記入力に注入される、請求項21に記載の方法。
【請求項２３】
前記人工ニューロン(1, 1')の前記出力における複数の非常に高い周波数のスパイクが積分回路(15)の入力に印可され、前記積分回路(15)の出力が、興奮性シナプス(2)の第1の入力(重み)に接続され、前記興奮性シナプス(2)の第2の入力が前記人工ニューロン(1, 1')に接続される、請求項22に記載の方法。
【請求項２４】
前記積分回路(15)がNMOSトランジスタ(16)を備え、前記NMOSトランジスタ(16)のソースが、前記積分回路(15)の出力に対応し、コンデンサ(17)に接続され、前記トランジスタ(16)のゲートおよびドレインが、互いに接続されて、前記積分回路(15)の前記入力に対応する、請求項23に記載の方法。
【請求項２５】
請求項1から13のいずれか一項に記載の、プリニューロン(1)およびポストニューロン(1')と呼ばれる、少なくとも2つの人工ニューロン(1, 1')と、請求項17または18で規定されたような抑制性シナプス(3)とを備える、人工中央パターン発生器(21)。
【請求項２６】
前記抑制性シナプス(3)が、2つのシナプス入力を有し、それらのドレインで直列に接続される2つのトランジスタ(M16, M13)を備え、前記トランジスタのうちの少なくとも1つ(M16)が第1のシナプス入力(重み)に対応するゲート電位(V1)によって制御されるNMOSタイプのものであり、第2のシナプス入力(e2)に対応する第2のトランジスタのゲートが2つのインバータの出力に直列に接続され、第1のインバータの入力が前記プリニューロン(1)の前記膜電位を受け取り、前記シナプスの出力が、前記ポストニューロン(1')の出力電位(Vmem1')に接続される前記NMOSトランジスタ(M16)のソースに対応する、請求項25に記載の人工中央パターン発生器(21)。
【請求項２７】
前記抑制性シナプス(3)が、2つのシナプス入力を有し、それらのドレインで直列に接続される2つのトランジスタ(M16, M13)を備え、前記トランジスタのうちの少なくとも1つが第1のシナプス入力(重み)に対応するゲート電位(V1)によって制御されるNMOSタイプのもの(M16)であり、第2のシナプス入力(e2)に対応する第2のトランジスタのゲートが前記プリニューロン(1)の前記ブリッジの前記NMOSトランジスタ(7)のゲートに接続され、前記NMOSトランジスタ(M16)のソースに対応する前記シナプスの出力が前記ポストニューロン(1')の出力電位(Vmem1')に接続される、請求項25に記載の人工中央パターン発生器(21)。
【請求項２８】
抑制性シナプス(3)によって関連付けられる、バーストモードで動作するプリニューロン、および発振モードで動作するポストニューロンを備える、請求項25から27のいずれか一項に記載の人工中央パターン発生器(21)。
【請求項２９】
前記ニューロンの各々がプリニューロンおよびポストニューロンの両方であるように、両方が発振モードで動作し、2つの抑制性シナプス(3)により相互に結合される2つの人工ニューロン(1, 1')を備える、請求項25から27のいずれか一項に記載の人工中央パターン発生器(21)。
【請求項３０】
前記ニューロンの各々がプリニューロンおよびポストニューロンの両方であるように、両方がバーストモードで動作し、2つの抑制性シナプス(3)により相互に結合される2つの人工ニューロン(1, 1')を備える、請求項25から27のいずれか一項に記載の人工中央パターン発生器(21)。
【国際調査報告】
2019517085.tif 000044
2019517085.tif 000045
2019517085.tif 000046
2019517085.tif 000047