(57)【要約】  本開示の一態様において、バルク交差結合薄酸化膜デカップリングキャパシタを使用するためのＭＯＳデバイスが提供される。ＭＯＳデバイスは、ｐＭＯＳトランジスタ（２０２）とｎＭＯＳトランジスタ（２０４）とを含み得る。ＭＯＳデバイスは、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタに隣接するトランジスタボディ接続の第１のセットを含み得る。トランジスタボディ接続の第１のセットは、ｐＭＯＳトランジスタボディ（２０２ｂ）に第１の電圧ソース（Ｖｄｄ）を結合し得る。トランジスタボディ接続の第１のセットは、ｎＭＯＳトランジスタボディ（２０４ｂ）に第２の電圧ソース（Ｖｓｓ）をさらに結合し得る。ＭＯＳデバイスは、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタに隣接するトランジスタボディ接続の第２のセットを含み得る。トランジスタボディ接続の第２のセットは、ｐＭＯＳトランジスタボディ（２０２ｂ）にｎＭＯＳトランジスタゲート（２０４ｇ）を結合し得る。トランジスタボディ接続の第２のセットは、ｎＭＯＳトランジスタボディ（２０４ｂ）にｐＭＯＳトランジスタゲート（２０２ｇ）をさらに結合し得る。
2019517737.tif 000002
【特許請求の範囲】
【請求項１】
金属酸化膜半導体（ＭＯＳ）デバイスであって、
ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタゲート、ｐＭＯＳトランジスタソース、ｐＭＯＳトランジスタドレイン、およびｐＭＯＳトランジスタボディを有する、ｐＭＯＳトランジスタと、ここで、前記ｐＭＯＳトランジスタソースは、前記ｐＭＯＳトランジスタドレインに、および第１の電圧ソースに結合され、
ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタゲート、ｎＭＯＳトランジスタソース、ｎＭＯＳトランジスタドレイン、およびｎＭＯＳトランジスタボディを有する、ｎＭＯＳトランジスタと、ここで、前記ｎＭＯＳトランジスタソースは、前記ｎＭＯＳトランジスタドレインに、および前記第１の電圧ソースよりも小さい第２の電圧ソースに結合され、
前記ｐＭＯＳトランジスタおよび前記ｎＭＯＳトランジスタに隣接するトランジスタボディ接続の第１のセットと、ここで、トランジスタボディ接続の前記第１のセットは、前記ｐＭＯＳトランジスタボディに前記第１の電圧ソースを結合し、トランジスタボディ接続の前記第１のセットは、前記ｎＭＯＳトランジスタボディに前記第２の電圧ソースをさらに結合し、
前記ｐＭＯＳトランジスタおよび前記ｎＭＯＳトランジスタに隣接するトランジスタボディ接続の第２のセットと、ここで、トランジスタボディ接続の前記第２のセットは、前記ｐＭＯＳトランジスタボディに前記ｎＭＯＳトランジスタゲートを結合し、トランジスタボディ接続の前記第２のセットは、前記ｎＭＯＳトランジスタボディに前記ｐＭＯＳトランジスタゲートをさらに結合する、
を備える、ＭＯＳデバイス。
【請求項２】
トランジスタボディ接続の前記第２のセットは、前記第１の電圧ソースおよび前記第２の電圧ソースに接続されていない、請求項１に記載のＭＯＳデバイス。
【請求項３】
前記ｐＭＯＳトランジスタおよび前記ｎＭＯＳトランジスタは、トランジスタボディ接続の前記第１のセットとトランジスタボディ接続の前記第２のセットとの間にある、請求項１に記載のＭＯＳデバイス。
【請求項４】
トランジスタボディ接続の前記第１のセットは、前記ｐＭＯＳトランジスタボディに前記第１の電圧ソースを結合する第１のｐＭＯＳボディ接続と、前記ｎＭＯＳトランジスタボディに前記第２の電圧ソースを結合する第１のｎＭＯＳボディ接続とを備え、
トランジスタボディ接続の前記第２のセットは、前記ｐＭＯＳトランジスタボディに前記ｎＭＯＳトランジスタゲートを結合する第２のｐＭＯＳボディ接続と、前記ｎＭＯＳトランジスタボディに前記ｐＭＯＳトランジスタゲートを結合する第２のｎＭＯＳボディ接続とを備え、
前記第１のｐＭＯＳボディ接続と前記第２のｐＭＯＳボディ接続との間の抵抗は、第１の抵抗よりも大きく、
前記第１のｎＭＯＳボディ接続と前記第２のｐＭＯＳボディ接続との間の抵抗は、第２の抵抗よりも大きい、
請求項１に記載のＭＯＳデバイス。
【請求項５】
前記第１の抵抗は、抵抗閾値よりも小さい、請求項４に記載のＭＯＳデバイス。
【請求項６】
前記第２の抵抗は、抵抗閾値よりも大きい、請求項４に記載のＭＯＳデバイス。
【請求項７】
前記第１のｐＭＯＳボディ接続と前記第２のｐＭＯＳボディ接続との間の距離は、距離閾値よりも大きい、請求項４に記載のＭＯＳデバイス。
【請求項８】
前記第１のｎＭＯＳボディ接続と前記第２のｎＭＯＳボディ接続との間の距離は、距離閾値よりも大きい、請求項４に記載のＭＯＳデバイス。
【請求項９】
第２のｐ型ＭＯＳ（ｐＭＯＳ）トランジスタゲート、第２のｐＭＯＳトランジスタソース、第２のｐＭＯＳトランジスタドレイン、および第２のｐＭＯＳトランジスタボディを有する、第２のｐＭＯＳトランジスタと、ここで、前記第２のｐＭＯＳトランジスタソースは、前記第２のｐＭＯＳトランジスタドレインに、および前記第１の電圧ソースに結合され、
第２のｎ型ＭＯＳ（ｎＭＯＳ）トランジスタゲート、第２のｎＭＯＳトランジスタソース、第２のｎＭＯＳトランジスタドレイン、および第２のｎＭＯＳトランジスタボディを有する、第２のｎＭＯＳトランジスタと、ここで、前記第２のｎＭＯＳトランジスタソースは、前記第２のｎＭＯＳトランジスタドレインに、および前記第２の電圧ソースに結合され、
ここにおいて、トランジスタボディ接続の前記第２のセットは、前記ｐＭＯＳトランジスタと前記第２のｐＭＯＳトランジスタとの間にあり、かつ、前記ｎＭＯＳトランジスタと前記第２のｎＭＯＳトランジスタとの間にある、
をさらに備える、請求項１に記載のＭＯＳデバイス。
【請求項１０】
前記第２のｐＭＯＳトランジスタおよび前記第２のｎＭＯＳトランジスタに隣接するトランジスタボディ接続の第３のセットをさらに備え、トランジスタボディ接続の前記第３のセットは、前記第２のｐＭＯＳトランジスタボディに前記第１の電圧ソースを結合し、トランジスタボディ接続の前記第３のセットは、前記第２のｎＭＯＳトランジスタボディに前記第２の電圧ソースをさらに結合する、請求項９に記載のＭＯＳデバイス。
【請求項１１】
前記ｐＭＯＳトランジスタと並列に結合されたｐＭＯＳトランジスタの第１のセットと、ここで、ｐＭＯＳトランジスタの前記第１のセットの各々は、互いにかつ前記ｐＭＯＳトランジスタソースに結合されたソース、互いにかつ前記ｐＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記ｐＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記ｐＭＯＳトランジスタボディに結合されたボディを有し、
前記ｎＭＯＳトランジスタと並列に結合されたｎＭＯＳトランジスタの第１のセットと、ここで、ｎＭＯＳトランジスタの前記第１のセットの各々は、互いにかつ前記ｎＭＯＳトランジスタソースに結合されたソース、互いにかつ前記ｎＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記ｎＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記ｎＭＯＳトランジスタボディに結合されたボディを有し、
前記第２のｐＭＯＳトランジスタと並列に結合されたｐＭＯＳトランジスタの第２のセットと、ここで、ｐＭＯＳトランジスタの前記第２のセットの各々は、互いにかつ前記第２のｐＭＯＳトランジスタソースに結合されたソース、互いにかつ前記第２のｐＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記第２のｐＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記第２のｐＭＯＳトランジスタボディに結合されたボディを有し、
前記第２のｎＭＯＳトランジスタと並列に結合されたｎＭＯＳトランジスタの第２のセットと、ここで、ｎＭＯＳトランジスタの前記第２のセットの各々は、互いにかつ前記第２のｎＭＯＳトランジスタソースに結合されたソース、互いにかつ前記第２のｎＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記第２のｎＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記第２のｎＭＯＳトランジスタボディに結合されたボディを有する、
をさらに備える、請求項１０に記載のＭＯＳデバイス。
【請求項１２】
前記ｐＭＯＳトランジスタ、ｐＭＯＳトランジスタの前記第１のセット、前記ｎＭＯＳトランジスタ、およびｎＭＯＳトランジスタの前記第１のセットは、トランジスタボディ接続の前記第１のセットとトランジスタボディ接続の前記第２のセットとの間にあり、
前記第２のｐＭＯＳトランジスタ、ｐＭＯＳトランジスタの前記第２のセット、前記第２のｎＭＯＳトランジスタ、およびｎＭＯＳトランジスタの前記第２のセットは、トランジスタボディ接続の前記第２のセットとトランジスタボディ接続の前記第３のセットとの間にある、
請求項１１に記載のＭＯＳデバイス。
【請求項１３】
金属酸化膜半導体（ＭＯＳ）デバイスを動作させる方法であって、
ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタのｐＭＯＳトランジスタソースおよびｐＭＯＳトランジスタドレインに第１の電圧を供給することと、ここで、前記ｐＭＯＳトランジスタは、ｐＭＯＳトランジスタゲートおよびｐＭＯＳトランジスタボディをさらに有し、前記ｐＭＯＳトランジスタボディは、ｎ型ウェル（ｎウェル）の一部分であり、
ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタのｎＭＯＳトランジスタソースおよびｎＭＯＳトランジスタドレインに第２の電圧を供給することと、ここで、前記ｎＭＯＳトランジスタは、ｎＭＯＳトランジスタゲートおよびｎＭＯＳトランジスタボディをさらに有し、前記ｎＭＯＳトランジスタボディは、ｐ型基板（ｐ基板）の一部分であり、前記第２の電圧は、前記第１の電圧よりも小さい、
前記ｎウェルに前記第１の電圧を供給することと、
前記ｐ基板に前記第２の電圧を供給することと、
前記ｎウェルから前記ｎＭＯＳトランジスタゲートに第３の電圧を供給することと、
前記ｐ基板から前記ｐＭＯＳトランジスタゲートに第４の電圧を供給することと
を備える、方法。
【請求項１４】
前記第３の電圧は、前記第１の電圧よりも小さく、前記第４の電圧は、前記第２の電圧よりも小さい、請求項１３に記載の方法。
【請求項１５】
前記第１の電圧は、前記ｎウェル上の第１のロケーションにおいて前記ｎウェルに供給され、前記第３の電圧は、前記ｎウェル上の第２のロケーションにおいて前記ｎウェルから供給される、請求項１３に記載の方法。
【請求項１６】
前記第１のロケーションと前記第２のロケーションとの間の抵抗は、抵抗閾値よりも大きい、請求項１５に記載の方法。
【請求項１７】
前記第１のロケーションと前記第２のロケーションとの間の距離は、距離閾値よりも大きい、請求項１５に記載の方法。
【請求項１８】
前記第２の電圧は、前記ｐ基板上の第１のロケーションにおいて前記ｐ基板に供給され、前記第４の電圧は、前記ｐ基板上の第２のロケーションにおいて前記ｐ基板から供給される、請求項１３に記載の方法。
【請求項１９】
前記第１のロケーションと前記第２のロケーションとの間の抵抗は、抵抗閾値よりも大きい、請求項１８に記載の方法。
【請求項２０】
前記第１のロケーションと前記第２のロケーションとの間の距離は、距離閾値よりも大きい、請求項１８に記載の方法。
【請求項２１】
第２のｐＭＯＳトランジスタの第２のｐＭＯＳソースおよび第２のｐＭＯＳドレインに前記第１の電圧を供給することと、ここで、前記第２のｐＭＯＳトランジスタは、第２のｐＭＯＳトランジスタゲートと第２のｐＭＯＳトランジスタボディとをさらに有し、前記第２のｐＭＯＳトランジスタボディは、前記ｎウェルの第２の部分であり、
第２のｎＭＯＳトランジスタの第２のｎＭＯＳトランジスタソースおよび第２のｎＭＯＳトランジスタドレインに前記第２の電圧を供給することと、ここで、前記第２のｎＭＯＳトランジスタは、第２のｎＭＯＳトランジスタゲートと第２のｎＭＯＳトランジスタボディとをさらに有し、前記第２のｎＭＯＳトランジスタボディは、前記ｐ基板の第２の部分である、
をさらに備える、請求項１３に記載の方法。
【請求項２２】
前記ｎウェルから前記第２のｎＭＯＳトランジスタゲートに前記第３の電圧を供給することと、
前記ｐ基板から前記第２のｐＭＯＳトランジスタゲートに前記第４の電圧を供給することと
をさらに備える、請求項２１に記載の方法。
【請求項２３】
前記ＭＯＳデバイスは、
前記ｐＭＯＳトランジスタと並列に結合されたｐＭＯＳトランジスタの第１のセットと、ここで、ｐＭＯＳトランジスタの前記第１のセットの各々は、互いにかつ前記ｐＭＯＳトランジスタソースに結合されたソース、互いにかつ前記ｐＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記ｐＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記ｐＭＯＳトランジスタボディに結合されたボディを有し、
前記ｎＭＯＳトランジスタと並列に結合されたｎＭＯＳトランジスタの第１のセットと、ここで、ｎＭＯＳトランジスタの前記第１のセットの各々は、互いにかつ前記ｎＭＯＳトランジスタソースに結合されたソース、互いにかつ前記ｎＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記ｎＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記ｎＭＯＳトランジスタボディに結合されたボディを有し、
前記第２のｐＭＯＳトランジスタと並列に結合されたｐＭＯＳトランジスタの第２のセットと、ここで、ｐＭＯＳトランジスタの前記第２のセットの各々は、互いにかつ前記第２のｐＭＯＳトランジスタソースに結合されたソース、互いにかつ前記第２のｐＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記第２のｐＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記第２のｐＭＯＳトランジスタボディに結合されたボディを有し、
前記第２のｎＭＯＳトランジスタと並列に結合されたｎＭＯＳトランジスタの第２のセットと、ここで、ｎＭＯＳトランジスタの前記第２のセットの各々は、互いにかつ前記第２のｎＭＯＳトランジスタソースに結合されたソース、互いにかつ前記第２のｎＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記第２のｎＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記第２のｎＭＯＳトランジスタボディに結合されたボディを有する、
をさらに備える、請求項２２に記載の方法。
【請求項２４】
金属酸化膜半導体（ＭＯＳ）デバイスを動作させるための装置であって、
ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタのｐＭＯＳトランジスタソースおよびｐＭＯＳトランジスタドレインに第１の電圧を供給するための手段と、ここで、前記ｐＭＯＳトランジスタは、ｐＭＯＳトランジスタゲートおよびｐＭＯＳトランジスタボディをさらに有し、前記ｐＭＯＳトランジスタボディは、ｎ型ウェル（ｎウェル）の一部分であり、
ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタのｎＭＯＳトランジスタソースおよびｎＭＯＳトランジスタドレインに第２の電圧を供給するための手段と、ここで、前記ｎＭＯＳトランジスタは、ｎＭＯＳトランジスタゲートおよびｎＭＯＳトランジスタボディをさらに有し、前記ｎＭＯＳトランジスタボディは、ｐ型基板（ｐ基板）の一部分であり、前記第２の電圧は、前記第１の電圧よりも小さい、
前記ｎウェルに前記第１の電圧を供給するための手段と、
前記ｐ基板に前記第２の電圧を供給するための手段と、
前記ｎウェルから前記ｎＭＯＳトランジスタゲートに第３の電圧を供給するための手段と、
前記ｐ基板から前記ｐＭＯＳトランジスタゲートに第４の電圧を供給するための手段と
を備える、装置。
【請求項２５】
前記第１の電圧は、前記ｎウェル上の第１のロケーションにおいて前記ｎウェルに供給され、前記第３の電圧は、前記ｎウェル上の第２のロケーションにおいて前記ｎウェルから供給される、請求項２４に記載の装置。
【請求項２６】
前記第１のロケーションと前記第２のロケーションとの間の抵抗は、抵抗閾値よりも大きく、前記第１のロケーションと前記第２のロケーションとの間の距離は、距離閾値よりも大きい、請求項２５に記載の装置。
【請求項２７】
前記第２の電圧は、前記ｐ基板上の第１のロケーションにおいて前記ｐ基板に供給され、前記第４の電圧は、前記ｐ基板上の第２のロケーションにおいて前記ｐ基板から供給される、請求項２４に記載の装置。
【請求項２８】
前記第１のロケーションと前記第２のロケーションとの間の抵抗は、抵抗閾値よりも大きく、前記第１のロケーションと前記第２のロケーションとの間の距離は、距離閾値よりも大きい、請求項２７に記載の装置。
【請求項２９】
第２のｐＭＯＳトランジスタの第２のｐＭＯＳソースおよび第２のｐＭＯＳドレインに前記第１の電圧を供給するための手段と、ここで、前記第２のｐＭＯＳトランジスタは、第２のｐＭＯＳトランジスタゲートと第２のｐＭＯＳトランジスタボディとをさらに有し、前記第２のｐＭＯＳトランジスタボディは、前記ｎウェルの第２の部分であり、
第２のｎＭＯＳトランジスタの第２のｎＭＯＳトランジスタソースおよび第２のｎＭＯＳトランジスタドレインに前記第２の電圧を供給するための手段と、ここで、前記第２のｎＭＯＳトランジスタは、第２のｎＭＯＳトランジスタゲートと第２のｎＭＯＳトランジスタボディとをさらに有し、前記第２のｎＭＯＳトランジスタボディは、前記ｐ基板の第２の部分である、
をさらに備える、請求項２４に記載の装置。
【請求項３０】
前記ｎウェルから前記第２のｎＭＯＳトランジスタゲートに前記第３の電圧を供給するための手段と、
前記ｐ基板から前記第２のｐＭＯＳトランジスタゲートに前記第４の電圧を供給するための手段と
をさらに備える、請求項２９に記載の装置。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[0001]  本願は、２０１６年６月２日に出願された「BULK CROSS-COUPLED HIGH DENSITY POWER SUPPLY DECOUPLING CAPACITOR」と題する米国特許出願第１５／１７１，９８７号の利益を主張し、その全体が参照により本明細書に明確に組み込まれている。
【技術分野】
【０００２】
[0002]  本開示は、概して、半導体設計に関し、より具体的には、デカップリングキャパシタ（decoupling capacitors）に関する。
【背景技術】
【０００３】
[0003]  デカップリングキャパシタ（「ｄｅｃａｐ」とも呼ばれ得る）は、電気ネットワーク（回路）の一部分を別の部分から切り離す（decouple）ために使用されるキャパシタである。他の回路要素によってもたらされるノイズは、デカップリングキャパシタを介して分岐され（shunted）、残りの回路においてそれが有している効率を低減させる。ある特定の量の電源デカップリングキャパシタは、パワー・インテグリティ（power integrity）を維持するために使用され得る。デカップリングキャパシタは、集積回路（ＩＣ：integrated circuit）の例えば最大５０％もの大幅なエリアを占有し得る。より高いキャパシタンス密度は、エリアの削減および／または改善されたパワー・インテグリティを可能にするため、望ましいものである。
【０００４】
[0004]  デカップリングキャパシタを形成する金属酸化膜半導体（ＭＯＳ：metal oxide semiconductor）トランジスタの半導体チャネルとゲート端子との間のゲート酸化膜または誘電体が所定の閾値（threshold）よりも薄いとき、ゲート（gate）は薄酸化膜ゲート（thin-oxide gate）と呼ばれ得、ＭＯＳトランジスタは、薄酸化膜ＭＯＳトランジスタ（thin-oxide MOS transistor）と呼ばれ得、デカップリングキャパシタは、薄酸化膜デカップリングキャパシタ（thin-oxide decoupling capacitor）と呼ばれ得る。薄酸化膜デカップリングキャパシタは高いキャパシタンス密度（high capacitance density）を有するが、静電放電（ＥＳＤ：electrostatic discharge）ルール（rule）は、ゲートを電源に直接接続するためにゲート酸化膜が破損する可能性があるので、薄酸化膜ゲートがｐ型ＭＯＳ（ｐＭＯＳ）供給電圧（supply voltage）（Ｖｄｄ）またはｎ型ＭＯＳ（ｎＭＯＳ）供給電圧（Ｖｓｓ）に直接結びつけられる（tied）ことを禁止している。いるよって、薄酸化膜デカップリングキャパシタを半導体構成要素に組み込むとき、このＥＳＤ制約に対処するために、さらなる面積オーバーヘッド（area overhead）が生じる。
【発明の概要】
【０００５】
[0005]  以下で、１つまたは複数の態様の基本的理解を提供するために、そのような態様の簡略化された概要を提示する。この概要は、全ての企図された態様の包括的な概観ではなく、全ての態様の主要または重要な要素を識別することも、任意のまたは全ての態様の範囲を定めることも意図しない。その唯一の目的は、後で提示するより詳細な説明の導入として、１つまたは複数の態様のいくつかの概念を簡略化された形態で提示することである。
【０００６】
[0006]  薄酸化膜デカップリングキャパシタは、高いキャパシタンス密度を有するが、ＥＳＤルールは、電源に直接接続されているゲートであるためにゲート酸化膜が破損する可能性があるので、薄酸化膜ゲートがＶｄｄまたはＶｓｓに直接結びつけられることを禁止している。本願は、周波数応答（frequency response）を劣化させず、マスク（mask）を追加せず、エリアを増やさず、またはＥＳＤルールに違反せずに、オンチップ電源デカップリングキャパシタンス（on-chip power supply decoupling capacitance）を増やすために薄酸化膜ゲートを使用することに関する。
【０００７】
[0007]  本開示の態様では、ＭＯＳデバイス（device）が提供される。ＭＯＳデバイスは、ｐＭＯＳトランジスタゲート（transistor gate）、ｐＭＯＳトランジスタソース（transistor source）、ｐＭＯＳトランジスタドレイン（transistor drain）、およびｐＭＯＳトランジスタボディ（transistor body）を有するｐＭＯＳトランジスタを含み得る。ｐＭＯＳトランジスタソースは、ｐＭＯＳトランジスタドレインに、および第１の電圧ソース（voltage source）に結合され得る。ＭＯＳデバイスは、ｎＭＯＳトランジスタゲート、ｎＭＯＳトランジスタソース、ｎＭＯＳトランジスタドレイン、およびｎＭＯＳトランジスタボディを有するｎＭＯＳトランジスタを含み得る。ｎＭＯＳトランジスタソースは、ｎＭＯＳトランジスタドレインに、および第１の電圧ソースよりも小さい第２の電圧ソースに結合され得る。ＭＯＳデバイスは、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタに隣接する（adjacent）トランジスタボディ接続（transistor body connection）の第１のセットを含み得る。トランジスタボディ接続の第１のセットは、ｐＭＯＳトランジスタボディに第１の電圧ソースを結合し得る。トランジスタボディ接続の第１のセットは、ｎＭＯＳトランジスタボディに第２の電圧ソースをさらに結合し得る。ＭＯＳデバイスは、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタに隣接するトランジスタボディ接続の第２のセットを含み得る。トランジスタボディ接続の第２のセットは、ｐＭＯＳトランジスタボディにｎＭＯＳトランジスタゲートを結合し得る。トランジスタボディ接続の第２のセットは、ｎＭＯＳトランジスタボディにｐＭＯＳトランジスタゲートをさらに結合し得る。
【０００８】
[0008]  本開示の別の態様では、ＭＯＳデバイスを動作させるための方法および装置が提供される。装置は、ｐＭＯＳトランジスタのｐＭＯＳトランジスタソースおよびｐＭＯＳトランジスタドレインに第１の電圧を供給し得る。ｐＭＯＳトランジスタは、ｐＭＯＳトランジスタゲートとｐＭＯＳトランジスタボディとをさらに有し得る。ｐＭＯＳトランジスタボディは、ｎウェル（well）の一部分であり得る。装置は、ｎＭＯＳトランジスタのｎＭＯＳトランジスタソースおよびｎＭＯＳトランジスタドレインに第２の電圧を供給し得る。ｎＭＯＳトランジスタは、ｎＭＯＳトランジスタゲートとｎＭＯＳトランジスタボディとをさらに有し得る。ｎＭＯＳトランジスタボディは、ｐ基板（substrate）の一部分であり得る。第２の電圧は、第１の電圧よりも小さくなり得る。装置は、ｎウェルに第１の電圧を供給し得る。装置は、ｐ基板に第２の電圧を供給し得る。装置は、ｎウェルからｎＭＯＳトランジスタゲートに第３の電圧をし得る。装置は、ｐ基板からｐＭＯＳトランジスタゲートに第４の電圧を供給し得る。
【０００９】
[0009]  上記および関係する目的を達成するために、１つまたは複数の態様は、以下で十分に説明され、特に特許請求の範囲で指摘される特徴を備える。以下の説明および添付の図面に、１つまたは複数の態様のうちのある特定の例示的な特徴を詳細に記載する。しかしながら、これらの特徴は、様々な態様の原理が採用され得る様々な方法のほんのいくつかを示すものであり、この説明は、全てのそのような態様およびそれらの均等物を含むことを意図する。
【図面の簡単な説明】
【００１０】
【図１】[0010]  図１は、交差結合薄酸化膜デカップリングキャパシタ（cross-coupled thin-oxide decoupling capacitor）の例の回路図である。
【図２】[0011]  図２は、バルク交差結合薄酸化膜デカップリングキャパシタ（ bulk cross-coupled thin-oxide decoupling capacitor）の例の回路図である。
【図３】[0012]  図３は、薄酸化膜デカップリングキャパシタを形成するために、ｎＭＯＳトランジスタのゲートに交差結合されたｐＭＯＳトランジスタのバルク（bulk）の断面図を例示する図である。
【図４】[0013]  図４は、薄酸化膜デカップリングキャパシタを形成するために、ｐＭＯＳトランジスタのゲートに交差結合されたｎＭＯＳトランジスタのバルクの断面図を例示する図である。
【図５】[0014]  図５は、バルク交差結合薄酸化膜デカップリングキャパシタの例の概念的レイアウトを例示する図である。
【図６】[0015]  図６は、バルク交差結合薄酸化膜デカップリングキャパシタの例のレイアウトを例示する図である。
【図７】[0016]  図７は、バルク交差結合薄酸化膜デカップリングキャパシタの例の回路図である。
【図８】[0017]  図８は、ＭＯＳデバイスを動作させる方法のフローチャートである。
【図９】[0018]  図９は、バルク交差結合薄酸化膜デカップリングキャパシタ、交差結合薄酸化膜デカップリングキャパシタ、および厚酸化膜デカップリングキャパシタ（thick-oxide decoupling capacitors）のための異なる周波数におけるキャパシタンス密度の比較を例示するチャート（chart）である。
【発明の詳細な説明】
【００１１】
[0019]  添付の図面に関して以下に示す発明の詳細な説明は、様々な構成を説明するものであり、本明細書で説明される概念が実施され得る唯一の構成を表すものではない。詳細な説明は、様々な概念の完全な理解を提供するための具体的な詳細を含む。しかしながら、これらの概念はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの例では、そのような概念を不明瞭にしないように、よく知られている構造およびコンポーネントがブロック図の形式で示される。
【００１２】
[0020]  ここで、通信システムのいくつかの態様が、様々な装置および方法に関連して示される。これらの装置および方法は、以下の詳細な説明において説明され、（「要素（element）」と総称される）様々なブロック、モジュール、コンポーネント、回路、プロセス、アルゴリズムなどによって添付の図面に示される。これらの要素は、電子ハードウェア、コンピュータソフトウェア、またはそれらの任意の組合せを使用して実装され得る。そのような要素をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定のアプリケーションおよび全体的なシステムに課された設計制約に依存する。
【００１３】
[0021]  例として、要素、または要素の任意の部分、または要素の任意の組合せは、１つまたは複数のプロセッサを含む「処理システム」として実装され得る。プロセッサの例は、マイクロプロセッサ、マイクロコントローラ、グラフィックス処理ユニット（ＧＰＵ）、中央処理ユニット（ＣＰＵ）、アプリケーションプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、縮小命令セットコンピューティング（ＲＩＳＣ）プロセッサ、システムオンチップ（ＳｏＣ）、ベースバンドプロセッサ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルロジックデバイス（ＰＬＤ）、ステートマシン、ゲートロジック、ディスクリートハードウェア回路、および本開示全体を通じて説明される様々な機能を行うように構成された他の適したハードウェアを含む。処理システム中の１つまたは複数のプロセッサはソフトウェアを実行し得る。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語などの名称にかかわらず、命令、命令セット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、コンポーネント、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行ファイル、実行スレッド、プロシージャ、関数などを意味すると広く解釈されたい。
【００１４】
[0022]  従って、１つまたは複数の例示的な実施形態では、説明される機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせで実施され得る。ソフトウェアで実装される場合、機能は、コンピュータ可読媒体（computer-readable medium）上に記憶されるか、あるいはコンピュータ可読媒体上に１つまたは複数の命令またはコードとして符号化され得る。コンピュータ可読媒体はコンピュータ記憶媒体（computer storage media）を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、光ディスク記憶装置、磁気ディスク記憶装置、他の磁気記憶デバイス、前述されたタイプのコンピュータ可読媒体の組み合わせ、またはコンピュータによってアクセスされることができるデータ構造あるいは命令の形態でコンピュータ実行可能コードを記憶するために使用されることができる任意の他の媒体を備えることができる。
【００１５】
[0023]  従来、厚酸化膜デカップリングキャパシタは、パワー・インテグリティを維持するために使用され得る。しかしながら、厚酸化膜デカップリングキャパシタは、厚い酸化膜層（thick oxide layer）のために、低いキャパシタンス密度（low capacitance density）を有している。さらに、厚酸化膜デカップリングキャパシタは、スケーリングが貧弱である（have poor scaling）。金属−絶縁体−金属（ＭＩＭ：Metal-Insulator-Metal）キャパシタもまた、デカップリングキャパシタとして使用され得る。しかしながら、ＭＩＭキャパシタは、余分なマスク（extra mask）を必要とし得るため、さらなるコストがかかり得る。さらに、ＭＩＭキャパシタは、キャパシタンス密度の観点から、薄酸化膜ＦｉｎＦＥＴよりも劣り得る。直列抵抗を有する薄酸化膜デカップリングキャパシタは、パワー・インテグリティを維持するために使用され得る。しかしながら、直列抵抗を有する厚酸化膜デカップリングキャパシタを実装するために、従来のエリア増加／ペナルティを用いた特別なルーティグが必要とされ得る。さらに、直列抵抗を有する薄酸化膜デカップリングキャパシタは、長いルーティグ抵抗（long routing resistance）のために、低い効率のキャパシタンス密度を有し得る。
【００１６】
[0024]  薄酸化膜デカップリングキャパシタは、高いキャパシタンス密度を有するが、ＥＳＤルールは、薄酸化膜ゲートがＶｄｄまたはＶｓｓに直接結びつけられることを禁止している。本開示は、ＥＳＤまたは信頼性の問題がなく、面積オーバーヘッドのない、かつ良好な周波数応答（frequency response）を有する、薄酸化膜デカップリングキャパシタを使用することに関する。
【００１７】
[0025]  図１は、交差結合薄酸化膜デカップリングキャパシタ１００の例の回路図である。この例では、薄酸化膜デカップリングキャパシタ（thin-oxide decoupling capacitor）１００は、互いに交差結合された、薄酸化膜ｐＭＯＳトランジスタ１０２と薄酸化膜ｎＭＯＳトランジスタ１０４とを含む。具体的には、ｐＭＯＳトランジスタ１０２のドレイン（drain）がｎＭＯＳトランジスタ１０４のゲート（gate）に接続され、ｎＭＯＳトランジスタ１０４のドレインがｐＭＯＳトランジスタ１０２のゲートに結合される。ｐＭＯＳトランジスタ１０２のソース（source）は、第１の電源（power source）（例えば、Ｖｄｄ）に接続される。ｎＭＯＳトランジスタ１０４のソースは、第１の電源よりも小さい第２の電源（例えば、Ｖｓｓ）に結合される。結果として、ｐＭＯＳトランジスタ１０２のゲートは、ｎＭＯＳトランジスタ１０４のドレインによって供給される過渡ゲート電圧（transient gate voltage）Ｖｓｓｉに結合され、ｎＭＯＳトランジスタ１０４のゲートは、ｐＭＯＳトランジスタ１０２のドレインによって供給される過渡ゲート電圧Ｖｄｄｉに結合される。
【００１８】
[0026]  ｐＭＯＳトランジスタ１０２およびｎＭＯＳトランジスタ１０４の薄酸化膜ゲートがＶｄｄまたはＶｓｓに直接接続されていないので、薄酸化膜デカップリングキャパシタ１００は、ＥＳＤルールに対してロバスト（robust）である。薄酸化膜デカップリングキャパシタ１００はまた、薄酸化膜トランジスタ（thin-oxide transistor）を使用するため、高いキャパシタンス密度も有する。しかしながら、過渡ゲート電圧ＶｄｄｉまたはＶｓｓｉが明確に決定されていないので、薄酸化膜デカップリングキャパシタ１００は、潜在的に「オフの」トランジスタを介してゲート充電するために、不安定であるかまたは遅い周波数応答を有し得る。
【００１９】
[0027]  図２は、バルク交差結合薄酸化膜デカップリングキャパシタ２００の例の回路図である。この例では、薄酸化膜デカップリングキャパシタ２００は、ゲートに交差結合されたバルク接続（bulk connection）を有する、薄酸化膜ｐＭＯＳトランジスタ２０２および薄酸化膜ｎＭＯＳトランジスタ２０４を含む。具体的には、ｎＭＯＳトランジスタ２０４のゲート２０４ｇは、（ゲート２０２ｇにおいて過渡電圧（transient voltage）Ｖｄｄｉを供給する）ｐＭＯＳトランジスタ２０２のボディ（body）２０２ｂの抵抗（resistance）を介して第１の電圧ソース（例えば、Ｖｄｄ）に結合され、ｐＭＯＳトランジスタ２０２のゲート２０２ｇは、（ゲート２０４ｇにおいて過渡電圧Ｖｓｓｉを供給する）ｎＭＯＳトランジスタ２０４のボディ２０４ｂの抵抗を介して第２の電圧ソース（例えば、Ｖｓｓ）に結合される。１つの構成では、ｐＭＯＳトランジスタ２０２のボディ２０２ｂの抵抗は、ｐＭＯＳトランジスタ２０２のためのｎ型ウェル（ｎウェル）を介する抵抗であり得、ｎＭＯＳトランジスタ２０４のボディ２０４ｂの抵抗は、ｎＭＯＳトランジスタ２０４のためのｐ型基板（ｐ基板）を介する抵抗であり得る。ｐＭＯＳトランジスタ２０２のソース２０２ｓおよびドレイン２０２ｄは、第１の電源（例えば、Ｖｄｄ）に接続される。ｎＭＯＳトランジスタ２０４のソース２０４ｓおよびドレイン２０４ｄは、第１の電源よりも小さい第２の電源（例えば、Ｖｓｓ）に接続される。
【００２０】
[0028]  図２に示されるように、ｐＭＯＳトランジスタ２０２のゲート２０２ｇは、ｎＭＯＳトランジスタ２０４のボディ２０４ｂによって供給される過渡ゲート電圧Ｖｓｓｉに結合され、ｎＭＯＳトランジスタ２０４のゲート２０４ｇは、ｐＭＯＳトランジスタ２０２のボディ２０２ｂによって供給される過渡ゲート電圧Ｖｄｄｉに結合される。ｐＭＯＳトランジスタ２０２およびｎＭＯＳトランジスタ２０４の薄酸化膜ゲートがＶｄｄまたはＶｓｓに直接接続されていないので、薄酸化膜デカップリングキャパシタ２００は、ＥＳＤルールに対してロバストである。薄酸化膜デカップリングキャパシタ２００はまた、厚酸化膜デカップリングキャパシタと比較して高いキャパシタンス密度を有する。過渡ゲート電圧ＶｄｄｉまたはＶｓｓｉが、ｎウェル抵抗またはｐ基板抵抗によってそれぞれ決定されるので、薄酸化膜デカップリングキャパシタ２００は、安定した高い周波数応答を有し得る。デカップリングキャパシタ２００について追加された明確な直列抵抗が存在しないので、デカップリングキャパシタ２００を実装する際の追加の面積オーバーヘッドはない。１つの構成では、薄酸化膜デカップリングキャパシタ２００は、図１を参照して上述される薄酸化膜デカップリングキャパシタ１００よりも速く（例えば、約１０倍速く）動作し得る。
【００２１】
[0029]  １つの構成では、ｐＭＯＳトランジスタ２０２およびｎＭＯＳトランジスタ２０４は、フィン電界効果トランジスタ（ＦｉｎＦＥＴｓ：Fin Field Effect Transistors）であり得る。ＦｉｎＦＥＴは、マルチゲート電界効果トランジスタ（ＦＥＴ）（ＭｕＧＦＥＴ）、トライゲートＦＥＴ、またはマルチゲートＦＥＴとも呼ばれ得る。ＭｕＧＦＥＴの２つのゲートが互いに結びつけられるとき、このようなデバイスは、短絡型ゲートＦｉｎＦＥＴ（shorted-gate FinFET）または結合型ゲートＦｉｎＦＥＴ（tied-gate FinFET）とも呼ばれ得る。
【００２２】
[0030]  図３は、薄酸化膜デカップリングキャパシタを形成するためのｎＭＯＳトランジスタのセット３０２のゲートに交差結合されたｐＭＯＳトランジスタのセット３０６のバルクの断面図を例示する図３００である。１つの構成では、ｎＭＯＳトランジスタのセット３０２とｐＭＯＳトランジスタのセット３０６とは、それぞれ、図２を参照して上述される、薄酸化膜ｎＭＯＳトランジスタ２０４と薄酸化膜ｐＭＯＳトランジスタ２０２とであり得る。ｎＭＯＳトランジスタのセット３０２は、ｎＭＯＳトランジスタのセット３０２のボディの役割を果たす、ソース／ドレインｎ型拡散領域（diffusion region）（Ｎ拡散領域）、ゲート、およびｐ基板３１２を有する。ｐＭＯＳトランジスタのセット３０６は、ｐＭＯＳトランジスタのセット３０６のボディの役割を果たす、ソース／ドレインｐ型拡散領域（Ｐ拡散領域）、ゲート、およびｎウェル３１０を有する。ｐＭＯＳトランジスタのセット３０６は、中間タイセル（intermediate tie cell）３０４およびタイセル（tie cell）３０８を有するｎウェル３１０を共有する。
【００２３】
[0031]  図３に示されるように、ｎＭＯＳトランジスタのセット３０２のソースおよびドレインは、Ｖｓｓに接続される。ｎＭＯＳトランジスタのセット３０２のゲートは、中間タイセル３０４のＮ拡散領域を介してｎウェル３１０に接続される。ｎウェル３１０はまた、タイセル３０８のＮ拡散領域を介してＶｄｄに接続される。中間タイセル３０４とタイセル３０８との間に距離（distance）３２０が存在する。１つの構成では、距離３２０は、閾値距離（例えば、１．５μｍ）よりも大きくなり得る。距離３２０のために、中間タイセル３０４とタイセル３０８との間にｎウェル抵抗３２２が存在する。１つの構成では、ｎウェル抵抗３２２は、閾値抵抗（threshold resistance）（例えば、１０００オーム）よりも大きくなり得る。１つの構成では、中間タイセル３０４とタイセル３０８との間に１より多いｐＭＯＳトランジスタが存在し得る。１つの構成では、ｎＭＯＳトランジスタのセット３０２と中間タイセル３０４との間に他のセルが存在し得る。
【００２４】
[0032]  ｎウェル抵抗３２２のために、ｎＭＯＳトランジスタのセット３０２のゲートで受け取られる電圧Ｖｄｄｉは、Ｖｄｄよりも若干小さくなり得る。ｎＭＯＳトランジスタのセット３０２の薄酸化膜ゲートがＶｄｄに直接接続されていないので、図３００における接続は、ＥＳＤルールに対してロバストである。
【００２５】
[0033]  図４は、薄酸化膜デカップリングキャパシタを形成するためのｐＭＯＳトランジスタのセット４０２のゲートに交差結合されたｎＭＯＳトランジスタのセット４０６のバルクの断面図を例示する図４００である。１つの構成では、ｐＭＯＳトランジスタのセット４０２とｎＭＯＳトランジスタのセット４０６とは、それぞれ、図２を参照して上述される、薄酸化膜ｐＭＯＳトランジスタ２０２と薄酸化膜ｎＭＯＳトランジスタ２０４とであり得る。ｐＭＯＳトランジスタのセット４０２は、ｐＭＯＳトランジスタのセット４０２のボディの役割を果たす、ソース／ドレインＰ拡散領域、ゲート、およびｎウェル４１２を有する。ｎＭＯＳトランジスタのセット４０６は、ｎＭＯＳトランジスタのセット４０６のボディの役割を果たす、ソース／ドレインＮ拡散領域、ゲート、およびｐ基板４１０を有する。ｎＭＯＳトランジスタのセット４０６は、中間タイセル４０４およびタイセル４０８有するｐ基板４１０を共有する。
【００２６】
[0034]  図４に示されるように、ｐＭＯＳトランジスタのセット４０２のソースおよびドレインは、Ｖｄｄに接続される。ｐＭＯＳトランジスタのセット４０２のゲートは、中間タイセル４０４のＰ拡散領域を介してｐ基板４１０に接続される。ｐ基板４１０はまた、タイセル４０８のＰ拡散領域を介してＶｓｓに接続される。中間タイセル４０４とタイセル４０８との間に距離４２０が存在する。１つの構成では、距離４２０は、閾値距離（例えば、１．５μｍ）よりも大きくなり得る。距離４２０のために、中間タイセル４０４とタイセル４０８との間にｐ基板抵抗４２２が存在する。１つの構成では、ｐ基板抵抗４２２は、閾値抵抗（例えば、１０００オーム）よりも大きくなり得る。１つの構成では、中間タイセル４０４とタイセル４０８との間に１より多いｎＭＯＳトランジスタが存在し得る。１つの構成では、ｐＭＯＳトランジスタのセット４０２と中間タイセル４０４との間に他のセルが存在し得る。
【００２７】
[0035]  ｐ基板抵抗４２２のために、ｐＭＯＳトランジスタのセット４０２のゲートで受け取られる電圧Ｖｓｓｉは、Ｖｓｓよりも若干小さくなり得る。ｐＭＯＳトランジスタのセット４０２の薄酸化膜ゲートがＶｓｓに直接接続されていないので、図４００における接続は、ＥＳＤルールに対してロバストである。
【００２８】
[0036]  図５は、バルク交差結合薄酸化膜デカップリングキャパシタの例の概念的レイアウトを例示する図である。具体的には、この図は、図２〜図４を参照して上述される薄酸化膜デカップリングキャパシタの例示的なレイアウトを例示する。この例では、ＭＯＳデバイス５００は、薄酸化膜ｐＭＯＳトランジスタ５１２〜５１５、５２２〜５２５、および薄酸化膜ｎＭＯＳトランジスタ５４２〜５４５、５５２〜５５５を含む。ＭＯＳデバイス５００はまた、中間タイセル５２０、５５０、およびタイセル５１０、５３０、５４０、および５６０を含む。ｐＭＯＳトランジスタ５１２〜５１５、５２２〜５２５、中間タイセル５２０、およびタイセル５１０、５３０は、共通ｎウェル５８４を共有し得る。ｎＭＯＳトランジスタ５４２〜５４５、５５２〜５５５、中間タイセル５５０、タイセル５４０、５６０は、共通ｐ基板５８２を共有し得る。
【００２９】
[0037]  図５に示されるように、ｎウェル５８４は、タイセル５１０および５３０を介してＶｄｄに結びつけられる。具体的には、ｎウェル５８４は、Ｖｄｄを搬送するパワーレール５０２にタイセル５１０のＮ拡散領域を接続するトランジスタボディ接続５７０を介して、およびパワーレール５０２にタイセル５３０のＮ拡散領域を接続するトランジスタボディ接続５７２を介して、Ｖｄｄに結合される。ｎＭＯＳトランジスタ５４２〜５４５および５５２〜５５５のゲートは、中間タイセル５２０を介してｎウェル５８４に結合される。具体的には、ｎＭＯＳトランジスタ５４２〜５４５および５５２〜５５５のゲートは、相互接続５０６に中間タイセル５２０のＮ拡散領域を接続するトランジスタボディ接続５７４を介してｎウェル５８４に結合され、それは、ｎＭＯＳトランジスタ５４２〜５４５および５５２〜５５５のゲートに接続する。中間タイセル５２０とタイセル５１０または５３０との間に距離が存在する。結果として、ｎＭＯＳトランジスタ５４２〜５４５および５５２〜５５５のゲートで受け取られる電圧は、中間タイセル５２０とタイセル５１０または５３０との間のｎウェル抵抗のために、Ｖｄｄとは異なるものである。ｎＭＯＳトランジスタ５４２〜５４５および５５２〜５５５は、図２を参照して上述されるような、ｎＭＯＳトランジスタ２０４であり得る。ｎＭＯＳトランジスタ５４２〜５４５および５５２〜５５５のゲートは、Ｖｄｄに直接接続されていない。代わりに、ｎＭＯＳトランジスタ５４２〜５４５および５５２〜５５５のゲートは、（Ｖｄｄに接続される）中間タイセル５２０とタイセル５１０および５３０との間のｎウェル抵抗を介してＶｄｄに接続される。
【００３０】
[0038]  ｐ基板５８２は、タイセル５４０および５６０を介してＶｓｓに結合される。具体的には、ｐ基板５８２は、Ｖｓｓを搬送するパワーレール５０４にタイセル５４０のＰ拡散領域を接続するトランジスタボディ接続５７６を介して、およびパワーレール５０４にタイセル５６０のＰ拡散領域を接続するトランジスタボディ接続５７８を介して、Ｖｄｄに結合される。ｐＭＯＳトランジスタ５１２〜５１５および５２２〜５２５のゲートは、中間タイセル５５０を介してｐ基板５８２に結合される。具体的には、ｐＭＯＳトランジスタ５１２〜５１５および５２２〜５２５のゲートは、中間接続５０８に中間タイセル５５０のＰ拡散領域を接続するトランジスタボディ接続５８０を介してｐ基板５８２に結合され、それは、ｐＭＯＳトランジスタ５１２〜５１５および５２２〜５２５のゲートに接続する。中間タイセル５５０とタイセル５４０または５６０との間に距離が存在する。結果として、ｐＭＯＳトランジスタ５１２〜５１５および５２２〜５２５のゲートで受け取られる電圧は、中間タイセル５５０とタイセル５４０または５６０との間のｐ基板抵抗のために、Ｖｓｓとは異なるものである。ｐＭＯＳトランジスタ５１２〜５１５および５２２〜５２５は、図２を参照して上述されるような、ｐＭＯＳトランジスタ２０２であり得る。ｐＭＯＳトランジスタ５１２〜５１５および５２２〜５２５のゲートは、Ｖｓｓに直接接続されていない。代わりに、ｐＭＯＳトランジスタ５１２〜５１５および５２２〜５２５のゲートは、（Ｖｓｓに接続される）中間タイセル５５０とタイセル５４０および５６０との間のｐ基板抵抗を介してＶｄｄに接続される。
【００３１】
[0039]  図６は、バルク交差結合薄酸化膜デカップリングキャパシタの例のレイアウトを例示する図である。具体的には、この図は、図２〜図５を参照して上述される薄酸化膜デカップリングキャパシタの例示的なレイアウトを例示する。この例では、ＭＯＳデバイス６００は、外部タイセル（outer tie cell）６０２および６１０、ｄｅｃａｐセル６０４および６０８、並びに中間タイセル６０６を含む。外部タイセル６０２および６１０は、ｄｅｃａｐセル６０４および６０８、並びに中間タイセル６０６は、共通ｎウェルおよび共通ｐ基板を共有し得る。１つの構成では、外部タイセル６０２は、図５を参照して上述されるタイセル５１０および５４０であり得、外部タイセル６１０は、図５を参照して上述されるタイセル５３０および５６０であり得、中間タイセル６０６は、図５を参照して上述される中間タイセル５２０および５５０であり得、ｄｅｃａｐセル６０４は、ｐＭＯＳトランジスタ（例えば、５１２〜５１５）とｎＭＯＳトランジスタ（例えば、５４２〜５４５）とを含み得、ｄｅｃａｐセル６０８は、ｎＭＯＳｐＭＯＳトランジスタ（例えば、５２２〜５２５）とトランジスタ（例えば、５５２〜５５５）とを含み得る。
【００３２】
[0040]  １つの構成では、外部タイセル６０２および６１０は、Ｖｓｓに共有ｐ基板を接続し、Ｖｄｄに共有ｎウェルを接続し得る。中間タイセル６０６は、ｄｅｃａｐセル６０４および６０８に電圧ＶｄｄｉおよびＶｓｓｉを供給し得る。例えば、電圧Ｖｄｄｉは、ｄｅｃａｐセル６０４および６０８においてｎＭＯＳトランジスタのゲートに供給され得、電圧Ｖｓｓｉは、ｄｅｃａｐセル６０４および６０８においてｐＭＯＳトランジスタのゲートに供給され得る。中間タイセル６０６と外部タイセル６０２または６１０との間の距離６２０が存在するので、中間タイセル６０６は、外部タイセル６０２および６１０にウェルを介してそれぞれ接続される。従って、中間タイセル６０６によって供給される電圧ＶｄｄｉおよびＶｓｓｉは、それぞれ、ＶｄｄおよびＶｓｓとは異なり得る。１つの構成では、タイセル６０２、６０６、および６１０は、複数のｄｅｃａｐセルよりも大きく、それらの間で共有され得る。
【００３３】
[0041]  図７は、バルク交差結合薄酸化膜デカップリングキャパシタ７００の例の回路図である。１つの構成では、薄酸化膜デカップリングキャパシタ７００は、図６を参照して上述されるＭＯＳデバイス６００であり得る。この例では、薄酸化膜デカップリングキャパシタ７００は、薄酸化膜ｐＭＯＳトランジスタ７０２、７０４、および薄酸化膜ｎＭＯＳトランジスタ７０６、７０８を含む。ｎＭＯＳトランジスタ７０６および７０８のゲートは、電圧Ｖｄｄｉに結合され、それは、図６を参照して上述される中間タイセル６０６によって供給される。電圧Ｖｄｄｉは、ｄｅｃａｐセル６０４および６０８内のｐＭＯＳトランジスタ（例えば、７０２および７０４）のボディの抵抗を介して電圧Ｖｄｄを導くことによって得られる。ｐＭＯＳトランジスタ（例えば、７０２および７０４）のボディは、図６を参照して上述される外部タイセル６０２および６１０を介して電圧Ｖｄｄに結合され得る。
【００３４】
[0042]  ｐＭＯＳトランジスタ７０２および７０４のゲートは、電圧Ｖｓｓｉに結合され、それは、図６を参照して上述される中間タイセル６０６によって供給される。電圧Ｖｓｓｉは、ｄｅｃａｐセル６０４および６０８内のｎＭＯＳトランジスタ（例えば、７０６および７０８）のボディの抵抗を介して電圧Ｖｓｓを導くことによって得られる。ｎＭＯＳトランジスタ（例えば、７０６および７０８）のボディは、図６を参照して上述される外部タイセル６０２および６１０を介して電圧Ｖｓｓに結合され得る。ｐＭＯＳトランジスタ７０２および７０４のソースおよびドレインは、電圧Ｖｄｄに接続される。ｎＭＯＳトランジスタ７０６および７０８のソースおよびドレインは、電圧Ｖｓｓに接続される。
【００３５】
[0043]  １つの構成では、図２〜図７で上述されたバルク交差結合薄酸化膜デカップリングキャパシタは、ＭＯＳデバイスである。ＭＯＳデバイスは、ｐＭＯＳトランジスタゲートを有するｐＭＯＳトランジスタ（例えば、２０２、３０６、４０２、５１２、５１３、５１４、５１５、または７０２）、ｐＭＯＳトランジスタソース、ｐＭＯＳトランジスタドレイン、および（例えば、ｎウェル５８４内の）ｐＭＯＳトランジスタボディを含み得る。ｐＭＯＳトランジスタソースは、ｐＭＯＳトランジスタドレインに、および第１の電圧ソース（例えば、Ｖｄｄ）に結合され得る。
【００３６】
[0044]  ＭＯＳデバイスは、ｎＭＯＳトランジスタゲートを有するｎＭＯＳトランジスタ（例えば、２０４、３０２、４０６、５４２、５４３、５４４、５４５、または７０６）、ｎＭＯＳトランジスタソース、ｎＭＯＳトランジスタドレイン、および（例えば、ｐ基板５８２内の）ｎＭＯＳトランジスタボディを含み得る。ｎＭＯＳトランジスタソースは、ｎＭＯＳトランジスタドレインに、および第１の電圧ソースよりも小さい第２の電圧ソース（例えば、Ｖｓｓ）に結合され得る。
【００３７】
[0045]  ＭＯＳデバイスは、ｐＭＯＳトランジスタ（例えば、５１５）およびｎＭＯＳトランジスタ（例えば、５４５）に隣接するトランジスタボディ接続の第１のセット（例えば、５７０、５７６）を含み得る。トランジスタボディ接続（５７０）の第１のセットは、（例えば、ｎウェル５８４内の）ｐＭＯＳトランジスタボディに第１の電圧ソース（Ｖｄｄ）を結合し得る。トランジスタボディ接続（５７６）の第１のセットは、（例えば、ｐ基板５８２内の）ｎＭＯＳトランジスタボディに第２の電圧ソース（Ｖｓｓ）をさらに結合し得る。
【００３８】
[0046]  ＭＯＳデバイスは、ｐＭＯＳトランジスタ（例えば、５１５）およびｎＭＯＳトランジスタ（例えば、５４５）に隣接するトランジスタボディ接続（例えば、５７４、５８０）の第２のセットを含み得る。トランジスタボディ接続（５７４）の第２のセットは、ｐＭＯＳトランジスタボディにｎＭＯＳトランジスタゲートを結合し得る。トランジスタボディ接続（５８０）の第２のセットは、ｎＭＯＳトランジスタボディにｐＭＯＳトランジスタゲートをさらに結合し得る。
【００３９】
[0047]  １つの構成では、トランジスタボディ接続（５７４、５８０）の第２のセットは、第１の電圧ソース（Ｖｄｄ）および第２の電圧ソース（Ｖｓｓ）に接続されていない可能性がある。１つの構成では、ｐＭＯＳトランジスタ（例えば、５１５）およびｎＭＯＳトランジスタ（例えば、５４５）は、トランジスタボディ接続（５７０、５７６）の第１のセットとトランジスタボディ接続（５７４、５８０）の第２のセットとの間にある。
【００４０】
[0048]  １つの構成では、トランジスタボディ接続（５７０、５７６）の第１のセットは、ｐＭＯＳトランジスタボディに第１の電圧ソース（Ｖｄｄ）を結合する第１のｐＭＯＳボディ接続（５７０）と、ｎＭＯＳトランジスタボディに第２の電圧ソース（Ｖｓｓ）を結合する第１のｎＭＯＳボディ接続（５７６）とを含み得る。トランジスタボディ接続（５７４、５８０）の第２のセットは、ｐＭＯＳトランジスタボディにｎＭＯＳトランジスタゲートを結合する第２のｐＭＯＳボディ接続（５７４）と、ｎＭＯＳトランジスタボディにｐＭＯＳトランジスタゲートを結合する第２のｎＭＯＳボディ接続（５８０）とを含み得る。第１のｐＭＯＳボディ接続（５７０）と第２のｐＭＯＳボディ接続（５７４）との間の抵抗は、第１の抵抗よりも大きくなり得る。第１のｎＭＯＳボディ接続（５７６）と第２のｎＭＯＳボディ接続（５８０）との間の抵抗は、第２の抵抗よりも大きくなり得る。１つの構成では、第１の抵抗は、抵抗閾値（resistance threshold）よりも大きくなり得る。１つの構成では、第２の抵抗は、抵抗閾値よりも大きくなり得る。１つの構成では、第１のｐＭＯＳボディ接続（５７０）と第２のｐＭＯＳボディ接続（５７４）との間の距離は、距離閾値（distance threshold）よりも大きくなり得る。１つの構成では、第１のｎＭＯＳボディ接続（５７６）と第２のｎＭＯＳボディ接続（５８０）との間の距離は、距離閾値よりも大きくなり得る。
【００４１】
[0049]  １つの構成では、ＭＯＳデバイスは、第２のｐＭＯＳトランジスタゲート、第２のｐＭＯＳトランジスタソース、第２のｐＭＯＳトランジスタドレイン、および（例えば、ｎウェル５８４内の）第２のｐＭＯＳトランジスタボディを有する第２のｐＭＯＳトランジスタ（例えば、２０２、３０６、４０２、５２２、５２３、５２４、５２５、または７０４）をさらに含み得る。第２のｐＭＯＳトランジスタソースは、第２のｐＭＯＳトランジスタドレインに、および第１の電圧ソース（Ｖｄｄ）に結合され得る。
【００４２】
[0050]  ＭＯＳデバイスは、第２のｎＭＯＳトランジスタゲート、第２のｎＭＯＳトランジスタソース、第２のｎＭＯＳトランジスタドレイン、および（例えば、ｐ基板５８２内の）第２のｎＭＯＳトランジスタボディを有する第２のｎＭＯＳトランジスタ（例えば、２０４、３０２、４０６、５５２、５５３、５５４、５５５、または７０８）を含み得る。第２のｎＭＯＳトランジスタソースは、第２のｎＭＯＳトランジスタドレインに、および第２の第２の電圧ソース（Ｖｓｓ）に結合され得る。トランジスタボディ接続（５７４、５８０）の第２のセットは、第１のｐＭＯＳトランジスタ（例えば、５１５）と第２のｐＭＯＳトランジスタ（例えば、５２２）との間にあり、第１のｎＭＯＳトランジスタ（例えば、５４５）と第２のｎＭＯＳトランジスタ（例えば、５５２）との間にあり得る。
【００４３】
[0051]  １つの構成では、ＭＯＳデバイスは、第２のｐＭＯＳトランジスタ（例えば、５２２）および第２のｎＭＯＳトランジスタ（例えば、５５２）に隣接するトランジスタボディ接続（５７２、５７８）の第３のセットをさらに含み得る。トランジスタボディ接続（５７２）の第３のセットは、第２のｐＭＯＳトランジスタボディに第１の電圧ソース（Ｖｄｄ）を結合し得る。トランジスタボディ接続（５７８）の第３のセットは、第２のｎＭＯＳトランジスタボディに第２の電圧ソース（Ｖｓｓ）をさらに結合し得る。
【００４４】
[0052]  １つの構成では、ＭＯＳデバイスは、ｐＭＯＳトランジスタ（５１５）と並列に結合されたｐＭＯＳトランジスタ（例えば、５１２、５１３、５１４）の第１のセットをさらに含み得る。ｐＭＯＳトランジスタ（例えば、５１２、５１３、５１４）の第１のセットの各々は、互いにかつｐＭＯＳトランジスタソースに結合されたソース、互いにかつｐＭＯＳトランジスタドレインに結合されたドレイン、互いにかつｐＭＯＳトランジスタゲートに結合されたゲート、および互いにかつｐＭＯＳトランジスタボディに結合されたボディを有し得る。ＭＯＳデバイスは、ｎＭＯＳトランジスタ（５４５）と並列に結合されたｎＭＯＳトランジスタ（例えば、５４２、５４３、５４４）の第１のセットをさらに含み得る。ｎＭＯＳトランジスタ（例えば、５４２、５４３、５４４）の第１のセットの各々は、互いにかつｎＭＯＳトランジスタソースに結合されたソース、互いにかつｎＭＯＳトランジスタドレインに結合されたドレイン、互いにかつｎＭＯＳトランジスタゲートに結合されたゲート、および互いにかつｎＭＯＳトランジスタボディに結合されたボディを有し得る。ＭＯＳデバイスは、第２のｐＭＯＳトランジスタ（例えば、５２２）と並列に結合されたｐＭＯＳトランジスタ（例えば、５２３、５２４、５２５）の第２のセットをさらに含み得る。ｐＭＯＳトランジスタ（例えば、５２３、５２４、５２５）の第２のセットの各々は、互いにかつ第２のｐＭＯＳトランジスタソースに結合されたソース、互いにかつ第２のｐＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ第２のｐＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ第２のｐＭＯＳトランジスタボディに結合されたボディを有し得る。ＭＯＳデバイスは、第２のｎＭＯＳトランジスタ（例えば、５５２）と並列に結合されたｎＭＯＳトランジスタ（例えば、５５３、５５４、５５５）の第２のセットをさらに含み得る。ｎＭＯＳトランジスタ（例えば、５５３、５５４、５５５）の第２のセットの各々は、互いにかつ第２のｎＭＯＳトランジスタソースに結合されたソース、互いにかつ第２のｎＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ第２のｎＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ第２のｎＭＯＳトランジスタボディに結合されたボディを有し得る。
【００４５】
[0053]  １つの構成では、ｐＭＯＳトランジスタ（５１５）、ｐＭＯＳトランジスタ（５１２、５１３、５１４）の第１のセット、ｎＭＯＳトランジスタ（５４５）、およびｎＭＯＳトランジスタ（５４２、５４３、５４４）の第１のセットは、トランジスタボディ接続（５７０、５７６）の第１のセットとトランジスタボディ接続（５７４、５８０）の第２のセットとの間にある。第２のｐＭＯＳトランジスタ（５２２）、ｐＭＯＳトランジスタ（５２３、５２４、５２５）の第２のセット、第２のｎＭＯＳトランジスタ（５５２）、およびｎＭＯＳトランジスタ（５５３、５５４、５５５）の第２のセットは、トランジスタボディ接続（５７４、５８０）の第２のセットとトランジスタボディ接続（５７２、５７８）の第３のセットとの間にある。
【００４６】
[0054]  図８は、ＭＯＳデバイスを動作させるワイヤレス通信の方法のフローチャート８００である。方法は、ＭＯＳデバイス（例えば、図２〜図７を参照して上述される、バルク交差結合薄酸化膜デカップリングキャパシタ）によって行われ得る。８０２において、デバイスは、ｐＭＯＳトランジスタ（例えば、５１５）のｐＭＯＳトランジスタソースおよびｐＭＯＳトランジスタドレインに第１の電圧（例えば、Ｖｄｄ）を供給する。ｐＭＯＳトランジスタは、ｐＭＯＳトランジスタゲートとｐＭＯＳトランジスタボディとをさらに有し得る。ｐＭＯＳトランジスタボディは、ｎウェル（例えば、ｎウェル５８４）の一部分であり得る。
【００４７】
[0055]  ８０４において、デバイスは、ｎＭＯＳトランジスタ（例えば、５４５）のｎＭＯＳトランジスタソースおよびｎＭＯＳトランジスタドレインに第２の電圧（例えば、Ｖｓｓ）を供給する。ｎＭＯＳトランジスタは、ｎＭＯＳトランジスタゲートとｎＭＯＳトランジスタボディとをさらに有し得る。ｎＭＯＳトランジスタボディは、ｐ基板（例えば、ｐ基板５８２）の一部分であり得る。
【００４８】
[0056]  ８０６において、デバイスは、ｎウェル（５８４）に第１の電圧（Ｖｄｄ）を、ｐ基板（５８２）に第２の電圧（Ｖｓｓ）を供給し得る。
【００４９】
[0057]  ８０８において、デバイスは、ｎウェル（５８４）からｎＭＯＳトランジスタゲートに第３の電圧（例えば、Ｖｄｄｉ）を供給し得る。８１０において、デバイスは、ｐ基板（５８２）からｐＭＯＳトランジスタゲートに第４の電圧（例えば、Ｖｓｓｉ）を供給し得る。１つの構成では、第３の電圧（Ｖｄｄｉ）は、第１の電圧（Ｖｄｄ）よりも小さくなり得、第４の電圧（Ｖｓｓｉ）は、第２の電圧（Ｖｓｓ）よりも小さくなり得る。
【００５０】
[0058]  １つの構成では、第１の電圧（Ｖｄｄ）は、ｎウェル上の第１のロケーション（location）（例えば、タイセル（tie cell）５１０が位置する）においてｎウェル（５８４）に供給され、第３の電圧（Ｖｄｄｉ）は、ｎウェル上の第２のロケーション（例えば、中間タイセル５２０が位置する）においてｎウェルから供給される。１つの構成では、第１のロケーションと第２のロケーションとの間の抵抗は、抵抗閾値よりも大きくなり得る。１つの構成では、第１のロケーションと第２のロケーションとの間の距離は、距離閾値よりも大きくなり得る。
【００５１】
[0059]  １つの構成では、第２の電圧（Ｖｓｓ）は、ｐ基板上の第１のロケーション（例えば、タイセル５４０が位置する）においてｐ基板（５８２）に供給され、第４の電圧（Ｖｓｓｉ）は、ｐ基板上の第２のロケーション（例えば、中間タイセル５５０が位置する）においてｐ基板から供給され得る。１つの構成では、第１のロケーションと第２のロケーションとの間の抵抗は、抵抗閾値よりも大きくなり得る。１つの構成では、第１のロケーションと第２のロケーションとの間の距離は、距離閾値よりも大きくなり得る。
【００５２】
[0060]  ８１２において、第２のｐＭＯＳトランジスタ（例えば、５２２）の第２のｐＭＯＳソースおよび第２のｐＭＯＳドレインに第１の電圧（Ｖｄｄ）を任意で供給し得る。第２のｐＭＯＳトランジスタ（５２２）は、第２のｐＭＯＳトランジスタゲートと第２のｐＭＯＳトランジスタボディとをさらに有し得る。第２のｐＭＯＳトランジスタボディは、ｎウェル（５８４）の第２の部分であり得る。
【００５３】
[0061]  ８１４において、デバイスは、第２のｎＭＯＳトランジスタ（例えば、５５２）の第２のｎＭＯＳトランジスタソースおよび第２のｎＭＯＳトランジスタドレインに第２の電圧（Ｖｓｓ）を任意で供給し得る。第２のｎＭＯＳトランジスタは、第２のｎＭＯＳトランジスタゲートと第２のｎＭＯＳトランジスタボディとをさらに有し得る。第２のｎＭＯＳトランジスタボディは、ｐ基板（５８２）の第２の部分であり得る。
【００５４】
[0062]  ８１６において、デバイスは、ｎウェル（５８４）に第１の電圧（Ｖｄｄ）を、ｐ基板（５８２）に第２の電圧（Ｖｓｓ）を任意で供給し得る。
【００５５】
[0063]  ８１８において、デバイスは、ｎウェル（５８４）から第２のｎＭＯＳトランジスタゲートに第３の電圧（Ｖｄｄｉ）を任意で供給し得る。
【００５６】
[0064]  ８２０において、デバイスは、ｐ基板（５８２）から第２のｐＭＯＳトランジスタゲートに第４の電圧（Ｖｄｄｉ）を任意で供給し得る。
【００５７】
[0065]  １つの構成では、デバイスは、ｐＭＯＳトランジスタ（例えば、５１５）と並列に結合されたｐＭＯＳトランジスタ（例えば、５１２、５１３、５１４）の第１のセットをさらに含み得る。ｐＭＯＳトランジスタ（例えば、５１２、５１３、５１４）の第１のセットの各々は、互いにかつｐＭＯＳトランジスタソースに結合されたソース、互いにかつｐＭＯＳトランジスタドレインに結合されたドレイン、互いにかつｐＭＯＳトランジスタゲートに結合されたゲート、および互いにかつｐＭＯＳトランジスタボディに結合されたボディを有し得る。デバイスは、ｎＭＯＳトランジスタ（例えば、５４５）と並列に結合されたｎＭＯＳトランジスタ（例えば、５４２、５４３、５４４）の第１のセットをさらに含み得る。ｎＭＯＳトランジスタ（例えば、５４２、５４３、５４４）の第１のセットの各々は、互いにかつｎＭＯＳトランジスタソースに結合されたソース、互いにかつｎＭＯＳトランジスタドレインに結合されたドレイン、互いにかつｎＭＯＳトランジスタゲートに結合されたゲート、および互いにかつｎＭＯＳトランジスタボディに結合されたボディを有し得る。デバイスは、第２のｐＭＯＳトランジスタ（例えば、５２２）と並列に結合されるｐＭＯＳトランジスタ（例えば、５２３、５２４、５２５）の第２のセットをさらに含み得る。ｐＭＯＳトランジスタ（例えば、５２３、５２４、５２５）の第２のセットの各々は、互いにかつ第２のｐＭＯＳトランジスタソースに結合されたソース、互いにかつ第２のｐＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ第２のｐＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ第２のｐＭＯＳトランジスタボディに結合されたボディを有し得る。デバイスは、第２のｎＭＯＳトランジスタ（例えば、５５２）と並列に結合されたｎＭＯＳトランジスタ（例えば、５５３、５５４、５５５）の第２のセットをさらに含み得る。ｎＭＯＳトランジスタ（例えば、５５３、５５４、５５５）の第２のセットの各々は、互いにかつ第２のｎＭＯＳトランジスタソースに結合されたソース、互いにかつ第２のｎＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ第２のｎＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ第２のｎＭＯＳトランジスタボディに結合されたボディを有し得る。
【００５８】
[0066]  １つの構成では、図２〜図８を参照して上述されるバルク交差結合薄酸化膜デカップリングキャパシタは、ＭＯＳデバイスを動作させるための装置であり得る。１つの構成では、装置は、ｐＭＯＳトランジスタのｐＭＯＳトランジスタソースおよびｐＭＯＳトランジスタドレインに第１の電圧を供給するための手段を含む。ｐＭＯＳトランジスタは、ｐＭＯＳトランジスタゲートとｐＭＯＳトランジスタボディとをさらに有し得る。ｐＭＯＳトランジスタボディは、ｎウェルの一部分であり得る。１つの構成では、ｐＭＯＳトランジスタのｐＭＯＳトランジスタソースおよびｐＭＯＳトランジスタドレインに第１の電圧を供給するための手段は、図８の８０２を参照して上述される動作を行い得る。１つの構成では、ｐＭＯＳトランジスタのｐＭＯＳトランジスタソースおよびｐＭＯＳトランジスタドレインに第１の電圧を供給するための手段は、ｐＭＯＳトランジスタ（例えば、２０２）、またはＶｄｄにｐＭＯＳトランジスタのソースおよびドレインを接続するワイヤであり得る。
【００５９】
[0067]  １つの構成では、装置は、ｎＭＯＳトランジスタのｎＭＯＳトランジスタソースおよびｎＭＯＳトランジスタドレインに第２の電圧を供給するための手段を含む。ｎＭＯＳトランジスタは、ｎＭＯＳトランジスタゲートとｎＭＯＳトランジスタボディとをさらに有し得る。ｎＭＯＳトランジスタボディは、ｐ基板の一部分であり得る。第２の電圧は、第１の電圧よりも小さくなり得る。１つの構成では、ｎＭＯＳトランジスタのｎＭＯＳトランジスタソースおよびｎＭＯＳトランジスタドレインに第２の電圧を供給するための手段は、図８の８０４を参照して上述される動作を行い得る。１つの構成では、ｎＭＯＳトランジスタのｎＭＯＳトランジスタソースおよびｎＭＯＳトランジスタドレインに第２の電圧を供給するための手段は、ｎＭＯＳトランジスタ（例えば、２０４）、またはＶｓｓにｎＭＯＳトランジスタのソースおよびドレインを接続するワイヤであり得る。
【００６０】
[0068]  １つの構成では、装置は、ｎウェルに第１の電圧を供給するための手段を含み得る。１つの構成では、ｎウェルに第１の電圧を供給するための手段は、図８の８０６または８１６を参照して上述される動作を行い得る。１つの構成では、ｎウェルに第１の電圧を供給するための手段は、トランジスタボディ接続５７０または５７２、あるいは、タイセル５１０または５３０であり得る。
【００６１】
[0069]  １つの構成では、装置は、ｐ基板に第２の電圧を供給するための手段を含み得る。１つの構成では、ｐ基板に第２の電圧を供給するための手段は、図８の８０６または８１６を参照して上述される動作を行い得る。１つの構成では、ｐ基板に第２の電圧を供給するための手段は、トランジスタボディ接続５７６または５７８、あるいは、タイセル５４０または５６０であり得る。
【００６２】
[0070]  １つの構成では、装置は、ｎウェルからｎＭＯＳトランジスタゲートに第３の電圧を供給するための手段を含み得る。１つの構成では、ｎウェルからｎＭＯＳトランジスタゲートに第３の電圧を供給するための手段は、図８の８０８を参照して上述される動作を行い得る。１つの構成では、ｎウェルからｎＭＯＳトランジスタゲートに第３の電圧を供給するための手段は、トランジスタボディ接続５７４または中間タイセル５２０であり得る。
【００６３】
[0071]  １つの構成では、装置は、ｐ基板からｐＭＯＳトランジスタゲートに第４の電圧を供給するための手段を含み得る。１つの構成では、ｐ基板からｐＭＯＳトランジスタゲートに第４の電圧を供給するための手段は、図８の８１０を参照して上述される動作を行い得る。１つの構成では、ｐ基板からｐＭＯＳトランジスタゲートに第４の電圧を供給するための手段は、トランジスタボディ接続５８０または中間タイセル５５０であり得る。
【００６４】
[0072]  １つの構成では、装置は、第２のｐＭＯＳトランジスタの第２のｐＭＯＳソースおよび第２のｐＭＯＳドレインに第１の電圧を供給するための手段を含み得る。第２のｐＭＯＳトランジスタは、第２のｐＭＯＳトランジスタゲートと第２のｐＭＯＳトランジスタボディとをさらに有し得る。第２のｐＭＯＳトランジスタボディは、ｎウェルの第２の部分であり得る。１つの構成では、第２のｐＭＯＳトランジスタの第２のｐＭＯＳソースおよび第２のｐＭＯＳドレインに第１の電圧を供給するための手段は、図８の８１２を参照して上述される動作を行い得る。１つの構成では、第２のｐＭＯＳトランジスタの第２のｐＭＯＳソースおよび第２のｐＭＯＳドレインに第１の電圧を供給するための手段は、第２のｐＭＯＳトランジスタ（例えば、５２２または７０４）、またはＶｄｄに第２のｐＭＯＳトランジスタを接続するワイヤであり得る。
【００６５】
[0073]  １つの構成では、装置は、第２のｎＭＯＳトランジスタの第２のｎＭＯＳトランジスタソースおよび第２のｎＭＯＳトランジスタドレインに第２の電圧を供給するための手段を含み得る。第２のｎＭＯＳトランジスタは、第２のｎＭＯＳトランジスタゲートと第２のｎＭＯＳトランジスタボディとをさらに有し得る。第２のｎＭＯＳトランジスタボディは、ｐ基板の第２の部分であり得、１つの構成では、第２のｎＭＯＳトランジスタの第２のｎＭＯＳトランジスタソースおよび第２のｎＭＯＳトランジスタドレインに第２の電圧を供給するための手段は、図８の８１４を参照して上述される動作を行い得る。１つの構成では、第２のｎＭＯＳトランジスタの第２のｎＭＯＳトランジスタソースおよび第２のｎＭＯＳトランジスタドレインに第２の電圧を供給するための手段は、第２のｎＭＯＳトランジスタ（例えば、５５２または７０８）、あるいはＶｓｓに第２のｎＭＯＳトランジスタを接続するワイヤであり得る。
【００６６】
[0074]  １つの構成では、装置は、ｎウェルから第２のｎＭＯＳトランジスタゲートに第３の電圧を供給するための手段を含み得る。１つの構成では、ｎウェルから第２のｎＭＯＳトランジスタゲートに第３の電圧を供給するための手段は、図８の８１８を参照して上述される動作を行い得る。１つの構成では、ｎウェルから第２のｎＭＯＳトランジスタゲートに第３の電圧を供給するための手段は、トランジスタボディ接続５７４または中間タイセル５２０であり得る。
【００６７】
[0075]  １つの構成では、装置は、ｐ基板から第２のｐＭＯＳトランジスタゲートに第４の電圧を供給するための手段を含み得る。１つの構成では、ｐ基板から第２のｐＭＯＳトランジスタゲートに第４の電圧を供給するための手段は、図８の８２０を参照して上述される動作を行い得る。１つの構成では、ｐ基板から第２のｐＭＯＳトランジスタゲートに第４の電圧を供給するための手段は、トランジスタボディ接続５８０または中間タイセル５５０であり得る。
【００６８】
[0076]  図２〜図８を参照して上述されるように、例示的なバルク交差結合薄酸化膜デカップリングキャパシタが提供される。バルク交差結合薄酸化膜デカップリングキャパシタは、ゲートに交差結合されたバルクを有する薄酸化膜の相補的トランジスタのペアを有し得る。具体的には、ｐＭＯＳトランジスタのバルク（例えば、ｎウェル）は、ｎＭＯＳトランジスタのゲートに接続され、ｐＭＯＳトランジスタのバルク（例えば、ｐ基板）は、ｎＭＯＳトランジスタのゲートに接続される。従って、バルクの抵抗は、面積オーバーヘッドを増やすことなく、ゲートと直列になる。１つの構成では、バルク交差結合された薄型酸化膜デカップリングキャパシタは、実装のために既存のスタンダードセルライブラリ（standard cell library）を使用し得る。バルク交差結合薄酸化膜デカップリングキャパシタは、ＥＳＤまたは信頼性の問題がなく、面積オーバーヘッドのない、かつ良好な周波数応答を有する、厚酸化膜デカップリングキャパシタよりも高いキャパシタンス密度を有する。
【００６９】
[0077]  図９は、バルク交差結合薄酸化膜デカップリングキャパシタ、交差結合薄酸化膜デカップリングキャパシタ、および厚酸化膜デカップリングキャパシタのための異なる周波数におけるキャパシタンス密度の比較を例示するチャート９００である。バルク交差結合薄酸化膜デカップリングキャパシタについてのキャパシタンス密度対（versus）周波数が、カーブ９０２で示される。交差結合薄酸化膜デカップリングキャパシタについてのキャパシタンス密度対周波数が、カーブ９０４で示される。厚酸化膜デカップリングキャパシタについてのキャパシタンス密度対周波数が、カーブ９０６で示される。１つの構成では、バルク交差結合薄酸化膜デカップリングキャパシタは、図２〜図８を参照して上述されるデカップリングキャパシタであり得、交差結合薄酸化膜デカップリングキャパシタは、図１を参照して上述される薄酸化膜デカップリングキャパシタ１００であり得る。
【００７０】
[0078]  チャート９００で示されるように、ほとんどの周波数（frequency）において、バルク交差結合薄酸化膜デカップリングキャパシタは、厚酸化膜デカップリングキャパシタと比較して５倍のキャパシタンス密度増加を達成し得る。交差結合薄酸化膜デカップリングキャパシタのキャパシタンス密度は、約１００ＭＨｚから低下し始めるが、一方、バルク交差結合薄酸化膜デカップリングキャパシタのキャパシタンス密度は、周波数が１００ＧＨｚに近くなるまで低下しない。
【００７１】
[0079]  開示されたプロセス／フローチャート中のブロックの特定の順序または階層は例示的なアプローチの例であることが理解される。設計の選好に基づいて、プロセス／フローチャート中のブロックの特定の順序または階層は再配列され得ることが理解される。さらに、いくつかのブロックは、組み合わされ得るか、または省略され得る。添付の方法クレームは、様々なブロックの要素をサンプルとなる順序で提示したものであり、提示された特定の順序または階層に限定されることを意図しない。
【００７２】
[0080]  先の説明は、いかなる当業者であっても、本明細書に説明された様々な態様を実施することを可能にするために提供される。これらの態様に対する様々な変更は当業者には容易に明らかであり、本明細書で定義した一般的原理は他の態様に適用することができる。したがって、特許請求の範囲は、本明細書に示された態様に限定されるものではなく、特許請求の範囲の文言に矛盾しない最大限の範囲を与えられるべきであり、単数形の要素への言及は、そのように明記されていない限り、「１つのあるいはただ１つの」を意味するものではなく、「１つまたは複数の」を意味するものである。「例示的な（exemplary）」という用語は、本明細書で「例、実例、または例示の役割を果たす」という意味で用いられる。「例示的な」ものとして本明細書に説明される任意の態様は、必ずしも、他の態様よりも好ましいまたは有利であると解釈されるべきでない。別段に明記されていない限り、「いくつかの」という用語は「１つまたは複数の」を指す。「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、またはＣのうちの１つまたは複数」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、「Ａ、Ｂ、またはＣのうちの１つまたは複数」、および「Ａ、Ｂ、Ｃ、またはそれらのあらゆる組合せ」のような組合せは、Ａ、Ｂ、および／またはＣのいずれの組合せも含み、複数のＡ、複数のＢ、または、複数のＣを含み得る。特に、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、またはＣのうちの１つまたは複数」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、「Ａ、Ｂ、またはＣのうちの１つまたは複数」、および「Ａ、Ｂ、Ｃ、またはそれらのあらゆる組合せ」のような組合せは、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢ、ＡとＣ、ＢとＣ、またはＡとＢとＣであり得、ここで、いずれのこのような組合せも、Ａ、Ｂ、またはＣの１つまたは複数のメンバを含み得る。当業者に知られている、または後に知られることになる、本開示全体にわたって説明された様々な態様の要素の全ての構造的および機能的均等物は、参照により本明細書に明確に組み込まれ、特許請求の範囲に包含されることが意図される。さらに、本明細書に開示したいかなることも、そのような開示が特許請求の範囲に明示的に記載されているかどうかにかかわらず、公衆に献呈されることを意図しない。「モジュール」、「メカニズム」、「要素」、「デバイス」などの用語は、「手段」という用語の代用ではない可能性があり得る。このように、いずれのクレーム要素も、その要素が「のための手段」というフレーズを使用して明確に記載されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
【図１】
2019517737.tif 000003
【図２】
2019517737.tif 000004
【図３】
2019517737.tif 000005
【図４】
2019517737.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成30年11月30日(2018.11.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
金属酸化膜半導体（ＭＯＳ）デバイスであって、
ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタゲート、ｐＭＯＳトランジスタソース、ｐＭＯＳトランジスタドレイン、およびｐＭＯＳトランジスタボディを有する、ｐＭＯＳトランジスタと、ここで、前記ｐＭＯＳトランジスタソースは、前記ｐＭＯＳトランジスタドレインに、および第１の電圧ソースに結合され、
ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタゲート、ｎＭＯＳトランジスタソース、ｎＭＯＳトランジスタドレイン、およびｎＭＯＳトランジスタボディを有する、ｎＭＯＳトランジスタと、ここで、前記ｎＭＯＳトランジスタソースは、前記ｎＭＯＳトランジスタドレインに、および前記第１の電圧ソースよりも小さい第２の電圧ソースに結合され、
前記ｐＭＯＳトランジスタおよび前記ｎＭＯＳトランジスタに隣接するトランジスタボディ接続の第１のセットと、ここで、トランジスタボディ接続の前記第１のセットは、前記ｐＭＯＳトランジスタボディに前記第１の電圧ソースを結合し、トランジスタボディ接続の前記第１のセットは、前記ｎＭＯＳトランジスタボディに前記第２の電圧ソースをさらに結合し、
前記ｐＭＯＳトランジスタおよび前記ｎＭＯＳトランジスタに隣接するトランジスタボディ接続の第２のセットと、ここで、トランジスタボディ接続の前記第２のセットは、前記ｐＭＯＳトランジスタボディに前記ｎＭＯＳトランジスタゲートを結合し、トランジスタボディ接続の前記第２のセットは、前記ｎＭＯＳトランジスタボディに前記ｐＭＯＳトランジスタゲートをさらに結合し、トランジスタボディ接続の前記第２のセットは、前記第１の電圧ソースおよび前記第２の電圧ソースに接続されていない、
を備える、ＭＯＳデバイス。
【請求項２】
前記ｐＭＯＳトランジスタおよび前記ｎＭＯＳトランジスタは、トランジスタボディ接続の前記第１のセットとトランジスタボディ接続の前記第２のセットとの間にある、請求項１に記載のＭＯＳデバイス。
【請求項３】
トランジスタボディ接続の前記第１のセットは、前記ｐＭＯＳトランジスタボディに前記第１の電圧ソースを結合する第１のｐＭＯＳボディ接続と、前記ｎＭＯＳトランジスタボディに前記第２の電圧ソースを結合する第１のｎＭＯＳボディ接続とを備え、
トランジスタボディ接続の前記第２のセットは、前記ｐＭＯＳトランジスタボディに前記ｎＭＯＳトランジスタゲートを結合する第２のｐＭＯＳボディ接続と、前記ｎＭＯＳトランジスタボディに前記ｐＭＯＳトランジスタゲートを結合する第２のｎＭＯＳボディ接続とを備え、
前記第１のｐＭＯＳボディ接続と前記第２のｐＭＯＳボディ接続との間の抵抗は、第１の抵抗よりも大きく、
前記第１のｎＭＯＳボディ接続と前記第２のｐＭＯＳボディ接続との間の抵抗は、第２の抵抗よりも大きい、
請求項１に記載のＭＯＳデバイス。
【請求項４】
前記第１の抵抗は、抵抗閾値よりも小さい、請求項３に記載のＭＯＳデバイス。
【請求項５】
前記第２の抵抗は、抵抗閾値よりも大きい、請求項３に記載のＭＯＳデバイス。
【請求項６】
前記第１のｐＭＯＳボディ接続と前記第２のｐＭＯＳボディ接続との間の距離は、距離閾値よりも大きい、請求項３に記載のＭＯＳデバイス。
【請求項７】
前記第１のｎＭＯＳボディ接続と前記第２のｎＭＯＳボディ接続との間の距離は、距離閾値よりも大きい、請求項３に記載のＭＯＳデバイス。
【請求項８】
第２のｐ型ＭＯＳ（ｐＭＯＳ）トランジスタゲート、第２のｐＭＯＳトランジスタソース、第２のｐＭＯＳトランジスタドレイン、および第２のｐＭＯＳトランジスタボディを有する、第２のｐＭＯＳトランジスタと、ここで、前記第２のｐＭＯＳトランジスタソースは、前記第２のｐＭＯＳトランジスタドレインに、および前記第１の電圧ソースに結合され、
第２のｎ型ＭＯＳ（ｎＭＯＳ）トランジスタゲート、第２のｎＭＯＳトランジスタソース、第２のｎＭＯＳトランジスタドレイン、および第２のｎＭＯＳトランジスタボディを有する、第２のｎＭＯＳトランジスタと、ここで、前記第２のｎＭＯＳトランジスタソースは、前記第２のｎＭＯＳトランジスタドレインに、および前記第２の電圧ソースに結合され、
ここにおいて、トランジスタボディ接続の前記第２のセットは、前記ｐＭＯＳトランジスタと前記第２のｐＭＯＳトランジスタとの間にあり、かつ、前記ｎＭＯＳトランジスタと前記第２のｎＭＯＳトランジスタとの間にある、
をさらに備える、請求項１に記載のＭＯＳデバイス。
【請求項９】
前記第２のｐＭＯＳトランジスタおよび前記第２のｎＭＯＳトランジスタに隣接するトランジスタボディ接続の第３のセットをさらに備え、トランジスタボディ接続の前記第３のセットは、前記第２のｐＭＯＳトランジスタボディに前記第１の電圧ソースを結合し、トランジスタボディ接続の前記第３のセットは、前記第２のｎＭＯＳトランジスタボディに前記第２の電圧ソースをさらに結合する、請求項８に記載のＭＯＳデバイス。
【請求項１０】
前記ｐＭＯＳトランジスタと並列に結合されたｐＭＯＳトランジスタの第１のセットと、ここで、ｐＭＯＳトランジスタの前記第１のセットの各々は、互いにかつ前記ｐＭＯＳトランジスタソースに結合されたソース、互いにかつ前記ｐＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記ｐＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記ｐＭＯＳトランジスタボディに結合されたボディを有し、
前記ｎＭＯＳトランジスタと並列に結合されたｎＭＯＳトランジスタの第１のセットと、ここで、ｎＭＯＳトランジスタの前記第１のセットの各々は、互いにかつ前記ｎＭＯＳトランジスタソースに結合されたソース、互いにかつ前記ｎＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記ｎＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記ｎＭＯＳトランジスタボディに結合されたボディを有し、
前記第２のｐＭＯＳトランジスタと並列に結合されたｐＭＯＳトランジスタの第２のセットと、ここで、ｐＭＯＳトランジスタの前記第２のセットの各々は、互いにかつ前記第２のｐＭＯＳトランジスタソースに結合されたソース、互いにかつ前記第２のｐＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記第２のｐＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記第２のｐＭＯＳトランジスタボディに結合されたボディを有し、
前記第２のｎＭＯＳトランジスタと並列に結合されたｎＭＯＳトランジスタの第２のセットと、ここで、ｎＭＯＳトランジスタの前記第２のセットの各々は、互いにかつ前記第２のｎＭＯＳトランジスタソースに結合されたソース、互いにかつ前記第２のｎＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記第２のｎＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記第２のｎＭＯＳトランジスタボディに結合されたボディを有する、
をさらに備える、請求項９に記載のＭＯＳデバイス。
【請求項１１】
前記ｐＭＯＳトランジスタ、ｐＭＯＳトランジスタの前記第１のセット、前記ｎＭＯＳトランジスタ、およびｎＭＯＳトランジスタの前記第１のセットは、トランジスタボディ接続の前記第１のセットとトランジスタボディ接続の前記第２のセットとの間にあり、
前記第２のｐＭＯＳトランジスタ、ｐＭＯＳトランジスタの前記第２のセット、前記第２のｎＭＯＳトランジスタ、およびｎＭＯＳトランジスタの前記第２のセットは、トランジスタボディ接続の前記第２のセットとトランジスタボディ接続の前記第３のセットとの間にある、
請求項１０に記載のＭＯＳデバイス。
【請求項１２】
金属酸化膜半導体（ＭＯＳ）デバイスを動作させる方法であって、
ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタのｐＭＯＳトランジスタソースおよびｐＭＯＳトランジスタドレインに第１の電圧を供給することと、ここで、前記ｐＭＯＳトランジスタは、ｐＭＯＳトランジスタゲートおよびｐＭＯＳトランジスタボディをさらに有し、前記ｐＭＯＳトランジスタボディは、ｎ型ウェル（ｎウェル）の一部分であり、
ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタのｎＭＯＳトランジスタソースおよびｎＭＯＳトランジスタドレインに第２の電圧を供給することと、ここで、前記ｎＭＯＳトランジスタは、ｎＭＯＳトランジスタゲートおよびｎＭＯＳトランジスタボディをさらに有し、前記ｎＭＯＳトランジスタボディは、ｐ型基板（ｐ基板）の一部分であり、前記第２の電圧は、前記第１の電圧よりも小さい、
前記ｎウェルに前記第１の電圧を供給することと、
前記ｐ基板に前記第２の電圧を供給することと、
前記ｎウェルから前記ｎＭＯＳトランジスタゲートに第３の電圧を供給することと、
前記ｐ基板から前記ｐＭＯＳトランジスタゲートに第４の電圧を供給することと、ここにおいて、前記第３の電圧は、前記第１の電圧よりも小さく、前記第４の電圧は、前記第２の電圧よりも小さい、
を備える、方法。
【請求項１３】
前記第１の電圧は、前記ｎウェル上の第１のロケーションにおいて前記ｎウェルに供給され、前記第３の電圧は、前記ｎウェル上の第２のロケーションにおいて前記ｎウェルから供給される、請求項１２に記載の方法。
【請求項１４】
前記第１のロケーションと前記第２のロケーションとの間の抵抗は、抵抗閾値よりも大きい、請求項１３に記載の方法。
【請求項１５】
前記第１のロケーションと前記第２のロケーションとの間の距離は、距離閾値よりも大きい、請求項１３に記載の方法。
【請求項１６】
前記第２の電圧は、前記ｐ基板上の第１のロケーションにおいて前記ｐ基板に供給され、前記第４の電圧は、前記ｐ基板上の第２のロケーションにおいて前記ｐ基板から供給される、請求項１２に記載の方法。
【請求項１７】
前記第１のロケーションと前記第２のロケーションとの間の抵抗は、抵抗閾値よりも大きい、請求項１６に記載の方法。
【請求項１８】
前記第１のロケーションと前記第２のロケーションとの間の距離は、距離閾値よりも大きい、請求項１６に記載の方法。
【請求項１９】
第２のｐＭＯＳトランジスタの第２のｐＭＯＳソースおよび第２のｐＭＯＳドレインに前記第１の電圧を供給することと、ここで、前記第２のｐＭＯＳトランジスタは、第２のｐＭＯＳトランジスタゲートと第２のｐＭＯＳトランジスタボディとをさらに有し、前記第２のｐＭＯＳトランジスタボディは、前記ｎウェルの第２の部分であり、
第２のｎＭＯＳトランジスタの第２のｎＭＯＳトランジスタソースおよび第２のｎＭＯＳトランジスタドレインに前記第２の電圧を供給することと、ここで、前記第２のｎＭＯＳトランジスタは、第２のｎＭＯＳトランジスタゲートと第２のｎＭＯＳトランジスタボディとをさらに有し、前記第２のｎＭＯＳトランジスタボディは、前記ｐ基板の第２の部分である、
をさらに備える、請求項１２に記載の方法。
【請求項２０】
前記ｎウェルから前記第２のｎＭＯＳトランジスタゲートに前記第３の電圧を供給することと、
前記ｐ基板から前記第２のｐＭＯＳトランジスタゲートに前記第４の電圧を供給することと
をさらに備える、請求項１９に記載の方法。
【請求項２１】
前記ＭＯＳデバイスは、
前記ｐＭＯＳトランジスタと並列に結合されたｐＭＯＳトランジスタの第１のセットと、ここで、ｐＭＯＳトランジスタの前記第１のセットの各々は、互いにかつ前記ｐＭＯＳトランジスタソースに結合されたソース、互いにかつ前記ｐＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記ｐＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記ｐＭＯＳトランジスタボディに結合されたボディを有し、
前記ｎＭＯＳトランジスタと並列に結合されたｎＭＯＳトランジスタの第１のセットと、ここで、ｎＭＯＳトランジスタの前記第１のセットの各々は、互いにかつ前記ｎＭＯＳトランジスタソースに結合されたソース、互いにかつ前記ｎＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記ｎＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記ｎＭＯＳトランジスタボディに結合されたボディを有し、
前記第２のｐＭＯＳトランジスタと並列に結合されたｐＭＯＳトランジスタの第２のセットと、ここで、ｐＭＯＳトランジスタの前記第２のセットの各々は、互いにかつ前記第２のｐＭＯＳトランジスタソースに結合されたソース、互いにかつ前記第２のｐＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記第２のｐＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記第２のｐＭＯＳトランジスタボディに結合されたボディを有し、
前記第２のｎＭＯＳトランジスタと並列に結合されたｎＭＯＳトランジスタの第２のセットと、ここで、ｎＭＯＳトランジスタの前記第２のセットの各々は、互いにかつ前記第２のｎＭＯＳトランジスタソースに結合されたソース、互いにかつ前記第２のｎＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記第２のｎＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記第２のｎＭＯＳトランジスタボディに結合されたボディを有する、
をさらに備える、請求項２０に記載の方法。
【請求項２２】
金属酸化膜半導体（ＭＯＳ）デバイスを動作させるための装置であって、
ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタのｐＭＯＳトランジスタソースおよびｐＭＯＳトランジスタドレインに第１の電圧を供給するための手段と、ここで、前記ｐＭＯＳトランジスタは、ｐＭＯＳトランジスタゲートおよびｐＭＯＳトランジスタボディをさらに有し、前記ｐＭＯＳトランジスタボディは、ｎ型ウェル（ｎウェル）の一部分であり、
ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタのｎＭＯＳトランジスタソースおよびｎＭＯＳトランジスタドレインに第２の電圧を供給するための手段と、ここで、前記ｎＭＯＳトランジスタは、ｎＭＯＳトランジスタゲートおよびｎＭＯＳトランジスタボディをさらに有し、前記ｎＭＯＳトランジスタボディは、ｐ型基板（ｐ基板）の一部分であり、前記第２の電圧は、前記第１の電圧よりも小さい、
前記ｎウェルに前記第１の電圧を供給するための手段と、
前記ｐ基板に前記第２の電圧を供給するための手段と、
前記ｎウェルから前記ｎＭＯＳトランジスタゲートに第３の電圧を供給するための手段と、ここにおいて、前記第１の電圧は、前記ｎウェル上の第１のロケーションにおいて前記ｎウェルに供給され、前記第３の電圧は、前記ｎウェル上の第２のロケーションにおいて前記ｎウェルから供給される、
前記ｐ基板から前記ｐＭＯＳトランジスタゲートに第４の電圧を供給するための手段と
を備える、装置。
【請求項２３】
前記第１のロケーションと前記第２のロケーションとの間の抵抗は、抵抗閾値よりも大きく、前記第１のロケーションと前記第２のロケーションとの間の距離は、距離閾値よりも大きい、請求項２２に記載の装置。
【請求項２４】
前記第２の電圧は、前記ｐ基板上の第１のロケーションにおいて前記ｐ基板に供給され、前記第４の電圧は、前記ｐ基板上の第２のロケーションにおいて前記ｐ基板から供給される、請求項２２に記載の装置。
【請求項２５】
前記第１のロケーションと前記第２のロケーションとの間の抵抗は、抵抗閾値よりも大きく、前記第１のロケーションと前記第２のロケーションとの間の距離は、距離閾値よりも大きい、請求項２４に記載の装置。
【請求項２６】
第２のｐＭＯＳトランジスタの第２のｐＭＯＳソースおよび第２のｐＭＯＳドレインに前記第１の電圧を供給するための手段と、ここで、前記第２のｐＭＯＳトランジスタは、第２のｐＭＯＳトランジスタゲートと第２のｐＭＯＳトランジスタボディとをさらに有し、前記第２のｐＭＯＳトランジスタボディは、前記ｎウェルの第２の部分であり、
第２のｎＭＯＳトランジスタの第２のｎＭＯＳトランジスタソースおよび第２のｎＭＯＳトランジスタドレインに前記第２の電圧を供給するための手段と、ここで、前記第２のｎＭＯＳトランジスタは、第２のｎＭＯＳトランジスタゲートと第２のｎＭＯＳトランジスタボディとをさらに有し、前記第２のｎＭＯＳトランジスタボディは、前記ｐ基板の第２の部分である、
をさらに備える、請求項２２に記載の装置。
【請求項２７】
前記ｎウェルから前記第２のｎＭＯＳトランジスタゲートに前記第３の電圧を供給するための手段と、
前記ｐ基板から前記第２のｐＭＯＳトランジスタゲートに前記第４の電圧を供給するための手段と
をさらに備える、請求項２６に記載の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
[0080]  先の説明は、いかなる当業者であっても、本明細書に説明された様々な態様を実施することを可能にするために提供される。これらの態様に対する様々な変更は当業者には容易に明らかであり、本明細書で定義した一般的原理は他の態様に適用することができる。したがって、特許請求の範囲は、本明細書に示された態様に限定されるものではなく、特許請求の範囲の文言に矛盾しない最大限の範囲を与えられるべきであり、単数形の要素への言及は、そのように明記されていない限り、「１つのあるいはただ１つの」を意味するものではなく、「１つまたは複数の」を意味するものである。「例示的な（exemplary）」という用語は、本明細書で「例、実例、または例示の役割を果たす」という意味で用いられる。「例示的な」ものとして本明細書に説明される任意の態様は、必ずしも、他の態様よりも好ましいまたは有利であると解釈されるべきでない。別段に明記されていない限り、「いくつかの」という用語は「１つまたは複数の」を指す。「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、またはＣのうちの１つまたは複数」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、「Ａ、Ｂ、またはＣのうちの１つまたは複数」、および「Ａ、Ｂ、Ｃ、またはそれらのあらゆる組合せ」のような組合せは、Ａ、Ｂ、および／またはＣのいずれの組合せも含み、複数のＡ、複数のＢ、または、複数のＣを含み得る。特に、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、またはＣのうちの１つまたは複数」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、「Ａ、Ｂ、またはＣのうちの１つまたは複数」、および「Ａ、Ｂ、Ｃ、またはそれらのあらゆる組合せ」のような組合せは、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢ、ＡとＣ、ＢとＣ、またはＡとＢとＣであり得、ここで、いずれのこのような組合せも、Ａ、Ｂ、またはＣの１つまたは複数のメンバを含み得る。当業者に知られている、または後に知られることになる、本開示全体にわたって説明された様々な態様の要素の全ての構造的および機能的均等物は、参照により本明細書に明確に組み込まれ、特許請求の範囲に包含されることが意図される。さらに、本明細書に開示したいかなることも、そのような開示が特許請求の範囲に明示的に記載されているかどうかにかかわらず、公衆に献呈されることを意図しない。「モジュール」、「メカニズム」、「要素」、「デバイス」などの用語は、「手段」という用語の代用ではない可能性があり得る。このように、いずれのクレーム要素も、その要素が「のための手段」というフレーズを使用して明確に記載されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
金属酸化膜半導体（ＭＯＳ）デバイスであって、
ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタゲート、ｐＭＯＳトランジスタソース、ｐＭＯＳトランジスタドレイン、およびｐＭＯＳトランジスタボディを有する、ｐＭＯＳトランジスタと、ここで、前記ｐＭＯＳトランジスタソースは、前記ｐＭＯＳトランジスタドレインに、および第１の電圧ソースに結合され、
ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタゲート、ｎＭＯＳトランジスタソース、ｎＭＯＳトランジスタドレイン、およびｎＭＯＳトランジスタボディを有する、ｎＭＯＳトランジスタと、ここで、前記ｎＭＯＳトランジスタソースは、前記ｎＭＯＳトランジスタドレインに、および前記第１の電圧ソースよりも小さい第２の電圧ソースに結合され、
前記ｐＭＯＳトランジスタおよび前記ｎＭＯＳトランジスタに隣接するトランジスタボディ接続の第１のセットと、ここで、トランジスタボディ接続の前記第１のセットは、前記ｐＭＯＳトランジスタボディに前記第１の電圧ソースを結合し、トランジスタボディ接続の前記第１のセットは、前記ｎＭＯＳトランジスタボディに前記第２の電圧ソースをさらに結合し、
前記ｐＭＯＳトランジスタおよび前記ｎＭＯＳトランジスタに隣接するトランジスタボディ接続の第２のセットと、ここで、トランジスタボディ接続の前記第２のセットは、前記ｐＭＯＳトランジスタボディに前記ｎＭＯＳトランジスタゲートを結合し、トランジスタボディ接続の前記第２のセットは、前記ｎＭＯＳトランジスタボディに前記ｐＭＯＳトランジスタゲートをさらに結合する、
を備える、ＭＯＳデバイス。
［Ｃ２］
トランジスタボディ接続の前記第２のセットは、前記第１の電圧ソースおよび前記第２の電圧ソースに接続されていない、Ｃ１に記載のＭＯＳデバイス。
［Ｃ３］
前記ｐＭＯＳトランジスタおよび前記ｎＭＯＳトランジスタは、トランジスタボディ接続の前記第１のセットとトランジスタボディ接続の前記第２のセットとの間にある、Ｃ１に記載のＭＯＳデバイス。
［Ｃ４］
トランジスタボディ接続の前記第１のセットは、前記ｐＭＯＳトランジスタボディに前記第１の電圧ソースを結合する第１のｐＭＯＳボディ接続と、前記ｎＭＯＳトランジスタボディに前記第２の電圧ソースを結合する第１のｎＭＯＳボディ接続とを備え、
トランジスタボディ接続の前記第２のセットは、前記ｐＭＯＳトランジスタボディに前記ｎＭＯＳトランジスタゲートを結合する第２のｐＭＯＳボディ接続と、前記ｎＭＯＳトランジスタボディに前記ｐＭＯＳトランジスタゲートを結合する第２のｎＭＯＳボディ接続とを備え、
前記第１のｐＭＯＳボディ接続と前記第２のｐＭＯＳボディ接続との間の抵抗は、第１の抵抗よりも大きく、
前記第１のｎＭＯＳボディ接続と前記第２のｐＭＯＳボディ接続との間の抵抗は、第２の抵抗よりも大きい、
Ｃ１に記載のＭＯＳデバイス。
［Ｃ５］
前記第１の抵抗は、抵抗閾値よりも小さい、Ｃ４に記載のＭＯＳデバイス。
［Ｃ６］
前記第２の抵抗は、抵抗閾値よりも大きい、Ｃ４に記載のＭＯＳデバイス。
［Ｃ７］
前記第１のｐＭＯＳボディ接続と前記第２のｐＭＯＳボディ接続との間の距離は、距離閾値よりも大きい、Ｃ４に記載のＭＯＳデバイス。
［Ｃ８］
前記第１のｎＭＯＳボディ接続と前記第２のｎＭＯＳボディ接続との間の距離は、距離閾値よりも大きい、Ｃ４に記載のＭＯＳデバイス。
［Ｃ９］
第２のｐ型ＭＯＳ（ｐＭＯＳ）トランジスタゲート、第２のｐＭＯＳトランジスタソース、第２のｐＭＯＳトランジスタドレイン、および第２のｐＭＯＳトランジスタボディを有する、第２のｐＭＯＳトランジスタと、ここで、前記第２のｐＭＯＳトランジスタソースは、前記第２のｐＭＯＳトランジスタドレインに、および前記第１の電圧ソースに結合され、
第２のｎ型ＭＯＳ（ｎＭＯＳ）トランジスタゲート、第２のｎＭＯＳトランジスタソース、第２のｎＭＯＳトランジスタドレイン、および第２のｎＭＯＳトランジスタボディを有する、第２のｎＭＯＳトランジスタと、ここで、前記第２のｎＭＯＳトランジスタソースは、前記第２のｎＭＯＳトランジスタドレインに、および前記第２の電圧ソースに結合され、
ここにおいて、トランジスタボディ接続の前記第２のセットは、前記ｐＭＯＳトランジスタと前記第２のｐＭＯＳトランジスタとの間にあり、かつ、前記ｎＭＯＳトランジスタと前記第２のｎＭＯＳトランジスタとの間にある、
をさらに備える、Ｃ１に記載のＭＯＳデバイス。
［Ｃ１０］
前記第２のｐＭＯＳトランジスタおよび前記第２のｎＭＯＳトランジスタに隣接するトランジスタボディ接続の第３のセットをさらに備え、トランジスタボディ接続の前記第３のセットは、前記第２のｐＭＯＳトランジスタボディに前記第１の電圧ソースを結合し、トランジスタボディ接続の前記第３のセットは、前記第２のｎＭＯＳトランジスタボディに前記第２の電圧ソースをさらに結合する、Ｃ９に記載のＭＯＳデバイス。
［Ｃ１１］
前記ｐＭＯＳトランジスタと並列に結合されたｐＭＯＳトランジスタの第１のセットと、ここで、ｐＭＯＳトランジスタの前記第１のセットの各々は、互いにかつ前記ｐＭＯＳトランジスタソースに結合されたソース、互いにかつ前記ｐＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記ｐＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記ｐＭＯＳトランジスタボディに結合されたボディを有し、
前記ｎＭＯＳトランジスタと並列に結合されたｎＭＯＳトランジスタの第１のセットと、ここで、ｎＭＯＳトランジスタの前記第１のセットの各々は、互いにかつ前記ｎＭＯＳトランジスタソースに結合されたソース、互いにかつ前記ｎＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記ｎＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記ｎＭＯＳトランジスタボディに結合されたボディを有し、
前記第２のｐＭＯＳトランジスタと並列に結合されたｐＭＯＳトランジスタの第２のセットと、ここで、ｐＭＯＳトランジスタの前記第２のセットの各々は、互いにかつ前記第２のｐＭＯＳトランジスタソースに結合されたソース、互いにかつ前記第２のｐＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記第２のｐＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記第２のｐＭＯＳトランジスタボディに結合されたボディを有し、
前記第２のｎＭＯＳトランジスタと並列に結合されたｎＭＯＳトランジスタの第２のセットと、ここで、ｎＭＯＳトランジスタの前記第２のセットの各々は、互いにかつ前記第２のｎＭＯＳトランジスタソースに結合されたソース、互いにかつ前記第２のｎＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記第２のｎＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記第２のｎＭＯＳトランジスタボディに結合されたボディを有する、
をさらに備える、Ｃ１０に記載のＭＯＳデバイス。
［Ｃ１２］
前記ｐＭＯＳトランジスタ、ｐＭＯＳトランジスタの前記第１のセット、前記ｎＭＯＳトランジスタ、およびｎＭＯＳトランジスタの前記第１のセットは、トランジスタボディ接続の前記第１のセットとトランジスタボディ接続の前記第２のセットとの間にあり、
前記第２のｐＭＯＳトランジスタ、ｐＭＯＳトランジスタの前記第２のセット、前記第２のｎＭＯＳトランジスタ、およびｎＭＯＳトランジスタの前記第２のセットは、トランジスタボディ接続の前記第２のセットとトランジスタボディ接続の前記第３のセットとの間にある、
Ｃ１１に記載のＭＯＳデバイス。
［Ｃ１３］
金属酸化膜半導体（ＭＯＳ）デバイスを動作させる方法であって、
ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタのｐＭＯＳトランジスタソースおよびｐＭＯＳトランジスタドレインに第１の電圧を供給することと、ここで、前記ｐＭＯＳトランジスタは、ｐＭＯＳトランジスタゲートおよびｐＭＯＳトランジスタボディをさらに有し、前記ｐＭＯＳトランジスタボディは、ｎ型ウェル（ｎウェル）の一部分であり、
ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタのｎＭＯＳトランジスタソースおよびｎＭＯＳトランジスタドレインに第２の電圧を供給することと、ここで、前記ｎＭＯＳトランジスタは、ｎＭＯＳトランジスタゲートおよびｎＭＯＳトランジスタボディをさらに有し、前記ｎＭＯＳトランジスタボディは、ｐ型基板（ｐ基板）の一部分であり、前記第２の電圧は、前記第１の電圧よりも小さい、
前記ｎウェルに前記第１の電圧を供給することと、
前記ｐ基板に前記第２の電圧を供給することと、
前記ｎウェルから前記ｎＭＯＳトランジスタゲートに第３の電圧を供給することと、
前記ｐ基板から前記ｐＭＯＳトランジスタゲートに第４の電圧を供給することと
を備える、方法。
［Ｃ１４］
前記第３の電圧は、前記第１の電圧よりも小さく、前記第４の電圧は、前記第２の電圧よりも小さい、Ｃ１３に記載の方法。
［Ｃ１５］
前記第１の電圧は、前記ｎウェル上の第１のロケーションにおいて前記ｎウェルに供給され、前記第３の電圧は、前記ｎウェル上の第２のロケーションにおいて前記ｎウェルから供給される、Ｃ１３に記載の方法。
［Ｃ１６］
前記第１のロケーションと前記第２のロケーションとの間の抵抗は、抵抗閾値よりも大きい、Ｃ１５に記載の方法。
［Ｃ１７］
前記第１のロケーションと前記第２のロケーションとの間の距離は、距離閾値よりも大きい、Ｃ１５に記載の方法。
［Ｃ１８］
前記第２の電圧は、前記ｐ基板上の第１のロケーションにおいて前記ｐ基板に供給され、前記第４の電圧は、前記ｐ基板上の第２のロケーションにおいて前記ｐ基板から供給される、Ｃ１３に記載の方法。
［Ｃ１９］
前記第１のロケーションと前記第２のロケーションとの間の抵抗は、抵抗閾値よりも大きい、Ｃ１８に記載の方法。
［Ｃ２０］
前記第１のロケーションと前記第２のロケーションとの間の距離は、距離閾値よりも大きい、Ｃ１８に記載の方法。
［Ｃ２１］
第２のｐＭＯＳトランジスタの第２のｐＭＯＳソースおよび第２のｐＭＯＳドレインに前記第１の電圧を供給することと、ここで、前記第２のｐＭＯＳトランジスタは、第２のｐＭＯＳトランジスタゲートと第２のｐＭＯＳトランジスタボディとをさらに有し、前記第２のｐＭＯＳトランジスタボディは、前記ｎウェルの第２の部分であり、
第２のｎＭＯＳトランジスタの第２のｎＭＯＳトランジスタソースおよび第２のｎＭＯＳトランジスタドレインに前記第２の電圧を供給することと、ここで、前記第２のｎＭＯＳトランジスタは、第２のｎＭＯＳトランジスタゲートと第２のｎＭＯＳトランジスタボディとをさらに有し、前記第２のｎＭＯＳトランジスタボディは、前記ｐ基板の第２の部分である、
をさらに備える、Ｃ１３に記載の方法。
［Ｃ２２］
前記ｎウェルから前記第２のｎＭＯＳトランジスタゲートに前記第３の電圧を供給することと、
前記ｐ基板から前記第２のｐＭＯＳトランジスタゲートに前記第４の電圧を供給することと
をさらに備える、Ｃ２１に記載の方法。
［Ｃ２３］
前記ＭＯＳデバイスは、
前記ｐＭＯＳトランジスタと並列に結合されたｐＭＯＳトランジスタの第１のセットと、ここで、ｐＭＯＳトランジスタの前記第１のセットの各々は、互いにかつ前記ｐＭＯＳトランジスタソースに結合されたソース、互いにかつ前記ｐＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記ｐＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記ｐＭＯＳトランジスタボディに結合されたボディを有し、
前記ｎＭＯＳトランジスタと並列に結合されたｎＭＯＳトランジスタの第１のセットと、ここで、ｎＭＯＳトランジスタの前記第１のセットの各々は、互いにかつ前記ｎＭＯＳトランジスタソースに結合されたソース、互いにかつ前記ｎＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記ｎＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記ｎＭＯＳトランジスタボディに結合されたボディを有し、
前記第２のｐＭＯＳトランジスタと並列に結合されたｐＭＯＳトランジスタの第２のセットと、ここで、ｐＭＯＳトランジスタの前記第２のセットの各々は、互いにかつ前記第２のｐＭＯＳトランジスタソースに結合されたソース、互いにかつ前記第２のｐＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記第２のｐＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記第２のｐＭＯＳトランジスタボディに結合されたボディを有し、
前記第２のｎＭＯＳトランジスタと並列に結合されたｎＭＯＳトランジスタの第２のセットと、ここで、ｎＭＯＳトランジスタの前記第２のセットの各々は、互いにかつ前記第２のｎＭＯＳトランジスタソースに結合されたソース、互いにかつ前記第２のｎＭＯＳトランジスタドレインに結合されたドレイン、互いにかつ前記第２のｎＭＯＳトランジスタゲートに結合されたゲート、および互いにかつ前記第２のｎＭＯＳトランジスタボディに結合されたボディを有する、
をさらに備える、Ｃ２２に記載の方法。
［Ｃ２４］
金属酸化膜半導体（ＭＯＳ）デバイスを動作させるための装置であって、
ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタのｐＭＯＳトランジスタソースおよびｐＭＯＳトランジスタドレインに第１の電圧を供給するための手段と、ここで、前記ｐＭＯＳトランジスタは、ｐＭＯＳトランジスタゲートおよびｐＭＯＳトランジスタボディをさらに有し、前記ｐＭＯＳトランジスタボディは、ｎ型ウェル（ｎウェル）の一部分であり、
ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタのｎＭＯＳトランジスタソースおよびｎＭＯＳトランジスタドレインに第２の電圧を供給するための手段と、ここで、前記ｎＭＯＳトランジスタは、ｎＭＯＳトランジスタゲートおよびｎＭＯＳトランジスタボディをさらに有し、前記ｎＭＯＳトランジスタボディは、ｐ型基板（ｐ基板）の一部分であり、前記第２の電圧は、前記第１の電圧よりも小さい、
前記ｎウェルに前記第１の電圧を供給するための手段と、
前記ｐ基板に前記第２の電圧を供給するための手段と、
前記ｎウェルから前記ｎＭＯＳトランジスタゲートに第３の電圧を供給するための手段と、
前記ｐ基板から前記ｐＭＯＳトランジスタゲートに第４の電圧を供給するための手段と
を備える、装置。
［Ｃ２５］
前記第１の電圧は、前記ｎウェル上の第１のロケーションにおいて前記ｎウェルに供給され、前記第３の電圧は、前記ｎウェル上の第２のロケーションにおいて前記ｎウェルから供給される、Ｃ２４に記載の装置。
［Ｃ２６］
前記第１のロケーションと前記第２のロケーションとの間の抵抗は、抵抗閾値よりも大きく、前記第１のロケーションと前記第２のロケーションとの間の距離は、距離閾値よりも大きい、Ｃ２５に記載の装置。
［Ｃ２７］
前記第２の電圧は、前記ｐ基板上の第１のロケーションにおいて前記ｐ基板に供給され、前記第４の電圧は、前記ｐ基板上の第２のロケーションにおいて前記ｐ基板から供給される、Ｃ２４に記載の装置。
［Ｃ２８］
前記第１のロケーションと前記第２のロケーションとの間の抵抗は、抵抗閾値よりも大きく、前記第１のロケーションと前記第２のロケーションとの間の距離は、距離閾値よりも大きい、Ｃ２７に記載の装置。
［Ｃ２９］
第２のｐＭＯＳトランジスタの第２のｐＭＯＳソースおよび第２のｐＭＯＳドレインに前記第１の電圧を供給するための手段と、ここで、前記第２のｐＭＯＳトランジスタは、第２のｐＭＯＳトランジスタゲートと第２のｐＭＯＳトランジスタボディとをさらに有し、前記第２のｐＭＯＳトランジスタボディは、前記ｎウェルの第２の部分であり、
第２のｎＭＯＳトランジスタの第２のｎＭＯＳトランジスタソースおよび第２のｎＭＯＳトランジスタドレインに前記第２の電圧を供給するための手段と、ここで、前記第２のｎＭＯＳトランジスタは、第２のｎＭＯＳトランジスタゲートと第２のｎＭＯＳトランジスタボディとをさらに有し、前記第２のｎＭＯＳトランジスタボディは、前記ｐ基板の第２の部分である、
をさらに備える、Ｃ２４に記載の装置。
［Ｃ３０］
前記ｎウェルから前記第２のｎＭＯＳトランジスタゲートに前記第３の電圧を供給するための手段と、
前記ｐ基板から前記第２のｐＭＯＳトランジスタゲートに前記第４の電圧を供給するための手段と
をさらに備える、Ｃ２９に記載の装置。
【国際調査報告】
2019517737.tif 000012
2019517737.tif 000013