(57)【要約】電気光学センサチップアセンブリ（ＳＣＡ）は、行列に配置された検出器ユニットセルのアレイを含み、光に反応して電気出力を生成する検出デバイスを含む。ＳＡＣは、データ語を記憶するための制御語ストアを含み、検出デバイスと電気的に連通する集積制御回路を更に含む。制御語ストアは、データ語の少なくとも１ビットを冗長的に記憶するための少なくとも３つのサブラッチを含む。少なくとも３つのサブラッチは、第１サブラッチ、第２サブラッチ、及び第３サブラッチを含み、第１サブラッチ、第２サブラッチ、及び第３サブラッチの夫々は、出力及び２つのリカバリ入力を含み、第１サブラッチ及び第３サブラッチの出力は、第２サブラッチのリカバリ入力へ接続される。
2019533941.tif 000002
【特許請求の範囲】
【請求項１】
電気光学センサチップアセンブリ（ＳＣＡ）であって、
行列に配置された検出器ユニットセルのアレイを含み、光に反応して電気出力を生成する検出デバイスと、
前記検出デバイスと電気的に連通する集積制御回路と
を有し、
前記集積制御回路は、データ語を記憶するための制御語ストアを含み、
前記制御語ストアは、前記データ語の少なくとも１ビットを冗長的に記憶するための少なくとも３つのサブラッチを含み、
前記少なくとも３つのサブラッチは、第１サブラッチ、第２サブラッチ、及び第３サブラッチを含み、
前記第１サブラッチ、前記第２サブラッチ、及び前記第３サブラッチの夫々は、出力及び２つのリカバリ入力を含み、
前記第１サブラッチ及び前記第３サブラッチの前記出力は、前記第２サブラッチの前記リカバリ入力へ接続される、
ＳＣＡ。
【請求項２】
前記第１サブラッチ及び前記第２サブラッチの前記出力は、前記第３サブラッチの前記リカバリ入力へ接続される、
請求項１に記載のＳＣＡ。
【請求項３】
前記第２サブラッチ及び前記第３サブラッチの前記出力は、前記第１サブラッチの前記リカバリ入力へ接続される、
請求項２に記載のＳＣＡ。
【請求項４】
前記第２サブラッチは、入力及び出力を備えるラッチ要素を含み、該ラッチ要素の入力と供給電圧との間には、プルアップ回路及びプルダウン回路が接続される、
請求項１に記載のＳＣＡ。
【請求項５】
前記プルアップ回路は、前記第３サブラッチ及び前記第１サブラッチの前記出力によって制御される少なくとも２つの直列に接続されたスイッチング素子を含む、
請求項４に記載のＳＣＡ。
【請求項６】
前記少なくとも２つの直列に接続されたスイッチング素子は、ｐＦＥＴデバイスであり、
前記プルアップ回路は、前記集積制御回路から受信されるラッチイネーブル信号によって制御される第３のスイッチング素子を更に含む、
請求項５に記載のＳＣＡ。
【請求項７】
前記第２サブラッチは、入力及び出力を備えるラッチ要素を含み、該ラッチ要素の入力と供給電圧との間には、プルアップ回路及びプルダウン回路が接続される、
請求項１に記載のＳＣＡ。
【請求項８】
前記プルダウン回路は、前記第３サブラッチ及び前記第１サブラッチの前記出力によって制御される少なくとも２つの直列に接続されたスイッチング素子を含む、
請求項７に記載のＳＣＡ。
【請求項９】
前記少なくとも２つの直列に接続されたスイッチング素子は、ｎＦＥＴデバイスであり、
前記プルダウン回路は、前記集積制御回路から受信されるラッチイネーブル信号によって制御される第３のスイッチング素子を更に含む、
請求項８に記載のＳＣＡ。
【請求項１０】
前記ラッチ要素は、頭尾接続された２つのインバータを含み、それらの間にはスイッチ素子がある、
請求項４に記載のＳＣＡ。
【請求項１１】
デバイスの動作を制御する集積制御回路であって、
供給電圧入力部と、
接地接続部と、
データ語の少なくとも１ビットを冗長的に記憶するための少なくとも３つのサブラッチと
を含み、
前記少なくとも３つのサブラッチは、第１サブラッチ、第２サブラッチ、及び第３サブラッチを含み、
前記第１サブラッチ、前記第２サブラッチ、及び前記第３サブラッチの夫々は、出力及び２つのリカバリ入力を含み、
前記第１サブラッチ及び前記第３サブラッチの前記出力は、前記第２サブラッチの前記リカバリ入力へ接続される、
回路。
【請求項１２】
前記第１サブラッチ及び前記第２サブラッチの前記出力は、前記第３サブラッチの前記リカバリ入力へ接続される、
請求項１１に記載の回路。
【請求項１３】
前記第２サブラッチ及び前記第３サブラッチの前記出力は、前記第１サブラッチの前記リカバリ入力へ接続される、
請求項１２に記載の回路。
【請求項１４】
前記第２サブラッチは、入力及び出力を備えるラッチ要素を更に含み、該ラッチ要素の入力と前記供給電圧入力部との間には、プルアップ回路及びプルダウン回路が接続される、
請求項１１に記載の回路。
【請求項１５】
前記プルアップ回路は、前記第３サブラッチ及び前記第１サブラッチの前記出力によって制御される少なくとも２つの直列に接続されたスイッチング素子を含む、
請求項１４に記載の回路。
【請求項１６】
前記少なくとも２つの直列に接続されたスイッチング素子は、ｐＦＥＴデバイスであり、
前記プルアップ回路は、ラッチイネーブルによって制御される第３のスイッチング素子を更に含む、
請求項１５に記載の回路。
【請求項１７】
前記第２サブラッチは、入力及び出力を備えるラッチ要素を含み、該ラッチ要素の入力と前記供給電圧入力部との間には、プルアップ回路及びプルダウン回路が接続される、
請求項１１に記載の回路。
【請求項１８】
前記プルダウン回路は、前記第３サブラッチ及び前記第１サブラッチの前記出力によって制御される少なくとも２つの直列に接続されたスイッチング素子を含む、
請求項１７に記載の回路。
【請求項１９】
前記少なくとも２つの直列に接続されたスイッチング素子は、ｎＦＥＴデバイスであり、
前記プルダウン回路は、当該集積制御回路から受信されるラッチイネーブル信号によって制御される第３のスイッチング素子を更に含む、
請求項１８に記載の回路。
【請求項２０】
前記ラッチ要素は、頭尾接続された２つのインバータを含み、それらの間にはスイッチ素子がある、
請求項１４に記載の回路。
【発明の詳細な説明】
【背景技術】
【０００１】
本開示は、電気光学検出器、より具体的には、そのような電気光学検出器のためにコマンド語を保持するラッチに関係がある。
【０００２】
ここ数年間で、ますますより高い分解能を組み込んだ電気光学検出器が開発されている。そのような検出器は、記憶又は変更される必要がある種々の動作モード又は設定を有し得る。
【０００３】
特に、そのようなセンサは、ピクセルのアレイによって受け取られた情報を読み出すリードアウト集積回路（read-out  integrated  circuit）（ＲＯＩＣ）を含むことがある。特定の場合に、ＲＯＩＣは、保持される必要がある種々の動作設定を有し得る。
【０００４】
多くのＲＯＩＣは、赤外線イメージングのために使用され、画像品質を改善するよう極低温に冷却する必要がある。ＲＯＩＣにおける電力散逸は、現在の冷却器の効率が低く且つアセンブリ全体がシステム電力を制限されるモバイル（例えば、車両、飛行機又は宇宙船）であることがあるので、それらの用途にとって非常に重要である。
【０００５】
従来、ＲＯＩＣは、オンチップで全てのデータ語制御ビットをリフレッシュするために周期的に外部命令データ語（例えば、設定）全体を受けるよう設計されてきた。ＲＯＩＣがますます複雑になるにつれて、この命令データ語は、サイズが増え続け、内部のデータ語管理及び分配による電力散逸の増大とともに、データ語を連続的に記憶及び伝送する必要がある制御システムの複雑さの増大につながり得る。時々本明細書中で、命令データ語（commanding  dataword）は、コマンド又は制御語と呼ばれることがある。
【０００６】
いくつかの場合に、外部事象（例えば、シングル・イベント・アップセット（single  event  upset）（ＳＥＵ））は、データ語の１以上のビットを変更させることがある。そのようなＳＥＵの例は、衛星が受ける低電力放射事象の効果である。ＳＥＵが制御データ語のビットのうちの１つを変える場合に、ＲＯＩＣの動作モードは、オペレータによって望まれていない様態で変化する可能性がある。
【０００７】
データ語を保護するための１つのアプローチは、外部コントローラからＲＯＩＣにおけるデータ語記憶を連続的にリフレッシュすることである。ＲＯＩＣの複雑さが増大し且つ制御ビットの数が増えるにつれて、全てのデータ語を周期的に再送しなければならないことにおける追加の電力及びシステム複雑性は重要になる。データ語を保護するための他のアプローチは、各データ語の冗長を提供することである。ＴＭＲ（Triple  Modular  Redundancy）への従前の試みは、３つの記憶場所の状態を周期的に（例えば、３０秒ごとに）チェックし、それら３つの場所の中で投票し、投票された結果を３つ全ての場所にライトバックすることになる“スクラビング”（scrubbing）回路を必要とした。このアプローチは、効果的であるが、全てのビットが高い繰り返し率で読み出され、投票され、ライトバックされる必要があるということで、望まれるよりも多い電力を引き込む可能性がある。更に、そのような解決法は、各ビットを循環／投票する必要があるオンチップのタイミングコントローラにおける追加の複雑さ及び電力散逸を必要とすることがある。他の懸念事項は、２つのＳＥＵ事象が異なる時点で３つの場所のうちの２つを切り替える場合に、スクラビング回路が最初のＳＥＵ事象の補正のためにセルにアクセスする機会を有する前ならば、デジタルビットは永久にひっくり返されることになることである。
【発明の概要】
【０００８】
１つの実施形態に従って、行列に配置された検出器ユニットセルのアレイを含み、光に反応して電気出力を生成する検出デバイスを含む電気光学センサチップアセンブリ（sensor  chip  assembly）（ＳＣＡ）が開示される。当該ＳＣＡは、データ語を記憶するための制御語ストアを含み、前記検出デバイスと電気的に連通する集積制御回路を更に含む。前記制御語ストアは、前記データ語の少なくとも１ビットを冗長的に記憶するための少なくとも３つのサブラッチを含む。前記少なくとも３つのサブラッチは、第１サブラッチ、第２サブラッチ、及び第３サブラッチを含み、前記第１サブラッチ、前記第２サブラッチ、及び前記第３サブラッチの夫々は、出力及び２つのリカバリ入力を含み、前記第１サブラッチ及び前記第３サブラッチの前記出力は、前記第２サブラッチの前記リカバリ入力へ接続される。
【０００９】
他の実施形態に従って、デバイスの動作を制御する集積制御回路が開示される。当該回路は、供給電圧入力部と、接地接続部と、データ語の少なくとも１ビットを冗長的に記憶するための少なくとも３つのサブラッチとを含む。前記少なくとも３つのサブラッチは、第１サブラッチ、第２サブラッチ、及び第３サブラッチを含み、前記第１サブラッチ、前記第２サブラッチ、及び前記第３サブラッチの夫々は、出力及び２つのリカバリ入力を含み、前記第１サブラッチ及び前記第３サブラッチの前記出力は、前記第２サブラッチの前記リカバリ入力へ接続される。
【００１０】
更なる特徴及び利点は、本発明の技術を通じて実現される。本発明の他の実施形態及び態様は、本明細書中で詳細に記載され、請求されている発明の一部と見なされる。
【図面の簡単な説明】
【００１１】
本開示のより完全な理解のために、これより、添付の図面及び詳細な説明とともに、以下の簡単な説明が参照される。同じ参照符号は、同じ部分を表すものである。
【００１２】
【図１】実施形態に従う画像検出器を表す概略図である。
【図２】１つの実施形態に従って、３つの別個のラッチにおいて単一のビットがどのようにトリプリケートにおいて記憶され得るかの例を示す。
【図３】図２に示されるラッチの接続のより詳細な記載を示す。
【図４】図３のラッチのうちの１つがどのように構成され得るかの例の論理素子レベルでの回路図を示す。
【発明を実施するための形態】
【００１３】
以下で議論されるように、如何なるタイプの回路にも関連したエラーは、リアルタイムで同期記憶デバイスの非同期補正を提供することによって対抗され得る。そのような補正は、欠陥ビットを自動的に補正する冗長セルからの接続を含むラッチを提供することである。以下の議論は、ＲＯＩＣとの関連で与えられるが、一方で、教示は、そのように制限されず、如何なる冗長回路に適用され得る点が理解されるべきである。
【００１４】
図１は、実施形態に従う画像検出器１００を表す概略図である。そのような検出器１００は、例えば、衛星、又は飛行機のような他の飛行装置において、配備され得る。画像検出器１００は、焦点面アレイ（focal  plane  array）（ＦＰＡ）、アクティブピクセルセンサ（ＡＰＳ）、又はあらゆる他の適切なエネルギ波長検知デバイスであってよい。画像検出器１００は、デジタルカメラ、ビデオカメラ又は他の同様のデバイスのような、写真及び／又は画像捕捉デバイスの構成要素として使用されてよい。画像検出器１００は、検出デバイス１２０及びＲＯＩＣ１４０を含み得る。
【００１５】
検出デバイス１２０は、Ｘ×Ｙ行列に配置された感光性／エネルギ波長感知検出器ユニットセル１６０のアレイを含む。検出器ユニットセル１６０の夫々は、検出器ユニットセル１６０に入射する光に反応して電荷を蓄えるか、あるいは、電流及び／又は電圧を生成することができ、捕捉された電子画像におけるピクセルに対応し得る。検出器ユニットセル１６０のうちの１つ以上は、光電検出器（例えば、光起電性シングルアブソーバ検出器又は光起電性マルチアブソーバ（多接合）検出器）、バリアデバイス検出器、ポジション検知検出器（position  sensitive  detector）（ＰＳＤ）又は他の適切な検出器を含み得る。検出器ユニットセル１６０は、光検出器のタイプに基づき選択されたあらゆる適切な材料、ドーパント濃度、レイヤ数、レイヤ厚さ、及び／又は他の特性を含んでもよい。
【００１６】
ＲＯＩＣ１４０は、入射光の処理のために（例えば、入射光を表す画像を生成するために）使用されてよい。例えば、集積回路１４０は、検出器ユニットセル１６０に入射する光に反応して生成された蓄積電荷又は電流及び／若しくは電圧のような信号を受けるよう検出デバイス１２０とインターフェイス接続する。集積回路１４０は、画像処理ユニットを含んでよく、受信信号を電子画像に変換するよう動作可能であるハードウェア、ソフトウェア又はファームウェアの組み合わせを含んでよい。
【００１７】
集積回路１４０は、検出器ユニットセル１６０のＸ×Ｙ行列のキラル配向に対応するＸ×Ｙ行列に配置されているＲＯＩＣユニットセルのアレイを含んでよい。よって、各ＲＯＩＣユニットセルは、直接金属間インターコネクト又はインジウムインターコネクトのような、１つ以上の直接接合インターコネクトにより、対応する検出器ユニットセル１６０と相互接続され得る。
【００１８】
動作中に、ＲＯＩＣ１４０は、制御語ストア１８０に記憶されている１つ以上の動作モードを有してよい。制御語ストアは１つ以上の制御語を含み、各語は特定の数のビットを有している。制御語を形成するビットは、本明細書中で記憶ビットと呼ばれることがあり、各記憶ビットは、いずれかの特定の記憶ビットの１よりも多いコピーが存在するように冗長的に記憶され得る。なお、ビットは、ＳＥＵに起因した変化を受ける可能性がある。
【００１９】
図２は、１つの実施形態に従う制御語ストア１８０の例を示す。図２に示される例では、単一の制御語（データ語２００）が表されている。当然、ストア１８０は、そのようなデータ語をより多く含んでもよい。表されているように、語ストア１８０は５ビットデータ語２００を含む。データ語２００の各ビット２０２ａ〜２０２ｅは、この例ではトリプリケートにおいて記憶され得る。すなわち、各ビット２０２は、全てが同じビット値（例えば、論理“１”又は論理“０”）を記憶する３つのラッチ２０６ａ〜２０６ｃを含んでよい。
【００２０】
トリプリケートは、本明細書中で主として論じられる冗長記憶スキームであるが、一方で、冗長ビットの数は状況に応じて様々であってよい点が理解されるべきである。図２において、各ビットは、以下で更に記載される複数の冗長ラッチによって形成され得る。各ラッチは、ラッチイネーブル／クロック入力部（以下、ＬＥと称される。）でのプログラムイネーブル信号の受信があると入力（Ｄ）が記憶され出力部（Ｑ）で供給される、いわゆる同期的な様態で、動作し得る。よって、全てのラッチが共通のＬＥリファレンスに接続されるとすれば、３つ全てが同期的にプログラムされることになる。ＬＥ入力がクロックされる場合のＤの値は、ラッチの値がリセットされるまでＱのままである。上述されたように、いくつかの場合に、サブラッチ２０６（本明細書中で「ビット記憶要素」とも呼ばれる。）の１つを記憶されている値から変化させるＳＥＵ事象が起こることがある。そのような場合に、実施形態は、自動的に且つ少なくとも１つの場合に非同期的に、変化ビットをその元の値に戻し得る。一般に、この補正は、特定のサブラッチに記憶された値を他のラッチと比較するよう各サブラッチ内のコンポーネントを利用し、異なる場合には、値は他のサブラッチの値にセットされる。目下の応用では、データ語２００は、特定のＲＯＩＣのために記憶されている全部の“動作コマンド情報”の一部のみであり得る。実際に、いくつかの場合に、ＲＯＩＣは、千を超える個別ビットを有し得る。
【００２１】
図３は、特定のコマンドデータ語の個別ビット２０２のより詳細な説明を示す。一例として、ビット２０２ａが表されている。ビット２０２ａは、入力Ｄ及び出力Ｑを含む。ラッチイネーブル（ＬＥ）への正電圧の印加は、一般に、入力Ｄでの値を記憶させ出力Ｄへ供給させる。
【００２２】
ビット２０２ａは、１つ以上のサブラッチ又はビット記憶要素２０６を含む。特に、表されているように、ビット２０２ａは、３つのビット記憶要素２０６ａ、２０６ｂ、２０６ｃを含む。１つの実施形態では、更なるビット記憶要素が設けられ得るが、必要とされない。更なるビット記憶要素を加える能力は、参照符号３０２によって概して表されている楕円によって示されている。更なるビット記憶要素３０２は、当業者によって理解されるだろうように、図３に示されるものと同様にして接続され得る。
【００２３】
ビット記憶要素２０６ａ〜２０６ｃの夫々は、入力ｄとして表される入力部を備える。それらの入力の全てがビット２０２ａの入力Ｄへ接続されている。同様に、ビット記憶要素２０６ａ〜２０６ｃの夫々は、ビット２０２ａのＬＥへ接続されているラッチイネーブル入力部“ｌｅ”を備える。よって、ＬＥ入力がアクティブにされるたびに、入力Ｄの値は、各ビット記憶要素でトリプリケートにおいて記憶される。
【００２４】
表されているように、各ビットラッチ２０６の出力部は、出力Ａ、Ｂ、Ｃと夫々標記されている。それらの出力は、ＬＥ（よって、ｌｅ）が有効にされる場合にｄ入力部に表される入力を保持する。また、図３において、ビットラッチ２０６ｂの出力Ｂは、ラッチ２０２ａのＱ出力として示されている。出力（Ａ、Ｂ、Ｃ）のいずれかが出力Ｑであることができる。
【００２５】
当業者は、従って、ビットラッチ内の値を確かめるよう、それら内の値をリフレッシュするためにＬＥが繰り返し駆動されることで、値が循環され得ると理解するだろう。ここで、他のビットラッチ（例えば、ビット記憶要素）の出力の値は、ＳＥＵによる如何なる変化も自動的に補正するよう各ビットラッチに帰還される。例えば、ビット記憶要素２０６のうちの１つに記憶されているビットの自動（例えば、同期）補正を引き起こすよう、他のビット記憶要素２０６の夫々の出力は、特定のビット記憶要素への補正入力として接続される。特に、表されているように、ビット記憶要素２０６ａは、ビット記憶要素２０６ｂ及び２０６ｃに記憶されている値に等しい補正入力を含む。これは、ビット記憶要素２０６ａがビット記憶要素２０６ｂ及び２０６ｃの出力Ｂ及びＣへ夫々接続されることによって示されている。同様に、ビット記憶要素２０６ｂは、ビット記憶要素２０６ａ及び２０６ｃに記憶されている値に等しい補正入力を含む。これは、ビット記憶要素２０６ｂがビット記憶要素２０６ａ及び２０６ｃの出力Ａ及びＣへ夫々接続されることによって示されている。その上、表されているように、ビット記憶要素２０６ｃは、ビット記憶要素２０６ａ及び２０６ｂに記憶されている値に等しい補正入力を含む。これは、ビット記憶要素２０６ｃがビット記憶要素２０６ａ及び２０６ｂの出力Ａ及びＢへ接続されることによって示されている。
【００２６】
図４は、ビット記憶要素２０６ｂ及びその接続の例を示す。特定のトランジスタタイプが示されているが、当業者は、本明細書中の教示から外れることなしに、同じ“ビット論理”結果を実現するために使用される特定の要素を変更し得る点が理解されるべきである。
【００２７】
ビット記憶要素２０６ｂは、この場合に、いわゆる“Ｄラッチ”として構成される標準的なラッチング部分を含み、ＬＥ入力によって制御されるスイッチ４４２及び４４８並びに３つのインバータ４４０、４４４及び４４６を含む。目下、要素４０２及び４０４は無視され、表されるＤラッチの特定の動作が記載されるが、本明細書中の教示は、インバータ帰還回路（例えば、インバータ４４４及び４４６によって示されるように接続されている、頭尾接続されたインバータ）を含む如何なるラッチにも適用可能である。データ信号“Ｄ”は入力として供給され、入力インバータ４４０によって反転される。ＬＥが正である場合に、第１スイッチ４４２が閉じられ、Ｄの反対値が第１記憶インバータ４４６へ供給される。ＬＥが負である場合に、第２スイッチ４４８が閉じられ、Ｄの値は第２記憶インバータ４４４の入力部へ供給される。そのために、頭尾接続されたインバータ（スイッチ４４８が、第２インバータ４４４の出力部と第１インバータ４４６の入力部との間に配置される。）の閉回路（ＬＥが論理“０”にあるとき。）は、ＬＥが１にセットされた場合にＤ入力で与えられたビット値を保持する。簡単のために、ノード４５０は、ラッチの“記憶部”への入力部と呼ばれるべきである。記憶部は、インバータ４４４及び４４６と、それらの間に配置されたスイッチ４４８とを含む循環パスである。
【００２８】
ここで、プルアップ及びプルダウン回路は、その記憶された値を、それが他のビット記憶要素に記憶された値と異なると認められる場合に補正するよう設けられる。プルアップ／ダウン回路は、望ましくは、ＳＥＵ事象がないときに追加の電力散逸を最小限に保つよう競合ベース（contention-based）であるが、任意に、同様の非同期セット／リセット機能を提供する論理ゲートによって置換されてもよい。この例では、そのような相違は、出力Ｂが出力Ａ及びＣの両方と異なる場合に起こり得る。表されているように、プルアップ回路４０２は、供給電圧と入力部４５０との間に接続される直列接続されたｐＭＯＳトランジスタ（４１０、４１２、４１４）を含む。表されているように、ＬＥはトランジスタ４１０の入力（例えば、ゲートへ接続される。）であり、Ａはトランジスタ４１２への入力であり、Ｃはトランジスタ４１４への入力であるが、それらの入力は異なるトランジスタに適用されてもよい。Ａ及びＣが両方とも“０”又はローであり、セルがプログラムされない（例えば、ＬＥが論理“０”である）場合に、入力部４５０は供給電圧へ接続される。これは、その位置での値をハイにさせ、結果として、出力Ｂを論理“０”に駆動してそれとして記憶させる。
【００２９】
対照的に、表されているように、プルダウン回路４０４は、入力部４５０と接地との間に接続される直列接続されたｎＭＯＳトランジスタ（４２０、４２２、４２４）を含む。表されているように、ＬＥはトランジスタ４２４の入力（例えば、ゲートへ接続される。）であり、Ａはトランジスタ４２０への入力であり、Ｃはトランジスタ４２２への入力であるが、それらの入力は異なるトランジスタに適用されてもよい。Ａ及びＣが両方とも“１”又はハイであり、セルがプログラムされない（例えば、ＬＥが論理“０”である）場合に、入力部４５０は接地へ接続される。これは、その位置での値をローにさせ、結果として、出力Ｂを論理“１”に駆動してそれとして記憶させる。
【００３０】
上記から、関連するビット記憶要素の値は、他のビット記憶要素内のエラーを、それらの要素がアクティブにプログラムされていない（例えば、ＬＥがローである）場合に補正することが分かる。このように、標準的なビットラッチへのプルアップ回路４０２及びプルダウン回路４０４の追加は、同時期デバイス非同期エラー補正を可能にすることができる。１つの実施形態において、更新が所定のクロック周期（又は複数のクロック周期）に基づき実行されないということで、リカバリは即時（immediate）と呼ばれ得る（例えば、補正は、ＳＥＵ事象が発生した後数ナノ秒内で起こる。）
上記のシステムは、データ語ビット記憶のために従来使用されていた標準のラッチセルとピン配列互換性があり、依然として機能上共通ラッチとしてシンセサイザによって完全に認識されながらシームレスな置換を可能にする。それは、追加の制御／投票／スクラビング回路を必要とせず、補正された値の如何なるライトバックも必要としない。記載されるように、各セルは３つのビット記憶要素（Ａ、Ｂ及びＣ）を含み、それら３つの夫々は、内部非同期セット／リセット制御を備える。Ａのためのリセットは、サイトＢ及びＣが両方とも論理ローである場合にアクティブであり、Ａのためのセットは、サイトＢ及びＣが両方とも論理ハイである場合にアクティブである。同様に、Ｂのためのリセットは、Ａ及びＣがローである場合にアクティブであり、Ｃのためのリセットは、Ａ及びＢがローである場合にアクティブであり、同じように続く。ＳＥＵ事象がサイトＡをローからハイへ切り替えようと試みる場合に、その事象は、サイトＢ及びＣが両方ともローであることからビット記憶要素Ａが連続的なリセット状態に保持されることで阻止される。ＳＥＵ事象が非同期リセットを頓挫させＡをハイにセットするほど十分なエネルギを有している場合には、残り２つのビットは、ＳＥＵエネルギパルスが弱まるまでＡをリセットし続ける。標準的なラッチに対するＴＭＲラッチの付加的な電力散逸は、クロッキングが行われず、命令レジスタビットが通常は一度書き込まれて動作中変わらずに保たれることから、事実上ゼロである。ＳＥＵ事象が１つのサイトを切り替えようと試みる場合に、セルは、トグリング試行に打ち勝つよう電力を使用する。結果は、ＳＥＵ事象に対して直ちに自身を補正し、動作するための追加の制御を必要としないメモリセルである。標準のセルのレイアウトは、３つのラッチの夫々の基板を分離させるようガードリング及び十分にゆとりのある基板接続を有して巧妙に設計され、一方で、非同期補正は、より速いパスとして実装され、同じサブナノ秒期間内でセル内の３つのラッチの中の２つに作用する複雑なＳＥＵ事象の可能性を減らす。以下の特許請求の範囲における全ての手段又はステップ及び機能要素の対応する構造、材料、動作、及び同等物は、特に請求されているように他の請求されている要素と組み合わせて機能を実行する如何なる構造、材料、又は動作も含むよう意図される。本発明の説明は、説明及び記載を目的として提示されてきたが、開示されている形での本発明に限定され又は包括的であるよう意図されない。多くの改良及び変形は、本発明の適用範囲及び主旨から逸脱することなしに当業者に明らかであろう。実施形態は、本発明の原理及び実際の適用を最もよく説明するために、且つ、企図された特定の使用に適している様々な改良を伴った様々な実施形態について本発明を理解することを当業者に可能にするために、選択及び記載された。
【００３１】
本発明の好適な実施形態が記載されてきたが、当業者は、現在及び将来の両方において、続く特許請求の範囲の適用範囲内にある様々な改善及び強化を行い得ると理解されよう。特許請求の範囲は、最初に記載されている本発明の適切な保護を維持すると解釈されるべきである。
【図１】
2019533941.tif 000003
【図２】
2019533941.tif 000004
【図３】
2019533941.tif 000005
【図４】
2019533941.tif 000006
【手続補正書】
【提出日】平成31年4月11日(2019.4.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電気光学センサチップアセンブリ（ＳＣＡ）であって、
行列に配置された検出器ユニットセルのアレイを含み、光に反応して電気出力を生成する検出デバイスと、
前記検出デバイスと電気的に連通する集積制御回路と
を有し、
前記集積制御回路は、データ語を記憶するための制御語ストアを含み、
前記制御語ストアは、前記データ語の少なくとも１ビットを冗長的に記憶するための少なくとも３つのサブラッチを含み、
前記少なくとも３つのサブラッチは、第１サブラッチ、第２サブラッチ、及び第３サブラッチを含み、
前記第１サブラッチ、前記第２サブラッチ、及び前記第３サブラッチの夫々は、出力及び２つのリカバリ入力を含み、
前記第１サブラッチ及び前記第３サブラッチの前記出力は、前記第２サブラッチの前記リカバリ入力へ接続される、
ＳＣＡ。
【請求項２】
前記第１サブラッチ及び前記第２サブラッチの前記出力は、前記第３サブラッチの前記リカバリ入力へ接続される、
請求項１に記載のＳＣＡ。
【請求項３】
前記第２サブラッチ及び前記第３サブラッチの前記出力は、前記第１サブラッチの前記リカバリ入力へ接続される、
請求項２に記載のＳＣＡ。
【請求項４】
前記第２サブラッチは、入力及び出力を備えるラッチ要素と、プルアップ回路と、プルダウン回路とを含み、前記プルアップ回路は、前記ラッチ要素の入力と供給電圧との間に接続される、
請求項１に記載のＳＣＡ。
【請求項５】
前記プルアップ回路は、前記第３サブラッチ及び前記第１サブラッチの前記出力によって制御される少なくとも２つの直列に接続されたスイッチング素子を含む、
請求項４に記載のＳＣＡ。
【請求項６】
前記少なくとも２つの直列に接続されたスイッチング素子は、ｐＦＥＴデバイスであり、
前記プルアップ回路は、前記集積制御回路から受信されるラッチイネーブル信号によって制御される第３のスイッチング素子を更に含む、
請求項５に記載のＳＣＡ。
【請求項７】
前記第２サブラッチは、入力及び出力を備えるラッチ要素と、プルアップ回路と、プルダウン回路とを含み、前記プルダウン回路は、前記ラッチ要素の入力と接地との間に接続される、
請求項１に記載のＳＣＡ。
【請求項８】
前記プルダウン回路は、前記第３サブラッチ及び前記第１サブラッチの前記出力によって制御される少なくとも２つの直列に接続されたスイッチング素子を含む、
請求項７に記載のＳＣＡ。
【請求項９】
前記少なくとも２つの直列に接続されたスイッチング素子は、ｎＦＥＴデバイスであり、
前記プルダウン回路は、前記集積制御回路から受信されるラッチイネーブル信号によって制御される第３のスイッチング素子を更に含む、
請求項８に記載のＳＣＡ。
【請求項１０】
前記ラッチ要素は、頭尾接続された２つのインバータを含み、それらの間にはスイッチ素子がある、
請求項４に記載のＳＣＡ。
【請求項１１】
デバイスの動作を制御する集積制御回路であって、
供給電圧入力部と、
接地接続部と、
データ語の少なくとも１ビットを冗長的に記憶するための少なくとも３つのサブラッチと
を含み、
前記少なくとも３つのサブラッチは、第１サブラッチ、第２サブラッチ、及び第３サブラッチを含み、
前記第１サブラッチ、前記第２サブラッチ、及び前記第３サブラッチの夫々は、出力及び２つのリカバリ入力を含み、
前記第１サブラッチ及び前記第３サブラッチの前記出力は、前記第２サブラッチの前記リカバリ入力へ接続される、
回路。
【請求項１２】
前記第１サブラッチ及び前記第２サブラッチの前記出力は、前記第３サブラッチの前記リカバリ入力へ接続される、
請求項１１に記載の回路。
【請求項１３】
前記第２サブラッチ及び前記第３サブラッチの前記出力は、前記第１サブラッチの前記リカバリ入力へ接続される、
請求項１２に記載の回路。
【請求項１４】
前記第２サブラッチは、入力及び出力を備えるラッチ要素と、プルアップ回路と、プルダウン回路とを更に含み、前記プルアップ回路は、前記ラッチ要素の入力と前記供給電圧入力部との間に接続される、
請求項１１に記載の回路。
【請求項１５】
前記プルアップ回路は、前記第３サブラッチ及び前記第１サブラッチの前記出力によって制御される少なくとも２つの直列に接続されたスイッチング素子を含む、
請求項１４に記載の回路。
【請求項１６】
前記少なくとも２つの直列に接続されたスイッチング素子は、ｐＦＥＴデバイスであり、
前記プルアップ回路は、ラッチイネーブルによって制御される第３のスイッチング素子を更に含む、
請求項１５に記載の回路。
【請求項１７】
前記第２サブラッチは、入力及び出力を備えるラッチ要素と、プルアップ回路と、プルダウン回路とを含み、前記プルダウン回路は、前記ラッチ要素の入力と前記接地接続部との間に接続される、
請求項１１に記載の回路。
【請求項１８】
前記プルダウン回路は、前記第３サブラッチ及び前記第１サブラッチの前記出力によって制御される少なくとも２つの直列に接続されたスイッチング素子を含む、
請求項１７に記載の回路。
【請求項１９】
前記少なくとも２つの直列に接続されたスイッチング素子は、ｎＦＥＴデバイスであり、
前記プルダウン回路は、ラッチイネーブルによって制御される第３のスイッチング素子を更に含む、
請求項１８に記載の回路。
【請求項２０】
前記ラッチ要素は、頭尾接続された２つのインバータを含み、それらの間にはスイッチ素子がある、
請求項１４に記載の回路。
【国際調査報告】
2019533941.tif 000007
2019533941.tif 000008