(57)【要約】  ＧＯＡ回路（１０）、アレイ基板（１００）、及び表示装置（１０００）であって、ＧＯＡ回路（１０）は、画素マトリックス（２０）に走査パルス信号を提供する。ＧＯＡ回路（１０）はカスケード接続された複数のＧＯＡユニット（１２）を含む。ＧＯＡユニット（１２）は、第１イネーブル入力端（ＥＮＡ）と、第２イネーブル入力端（ＥＮＢ）と、第１出力端（ＯＵＴＡ）と、第２出力端（ＯＵＴＢ）と、第１ノード（ＰＵ）と、を含む。第Ｎ−２段のＧＯＡユニット（１２）の第１出力端（ＯＵＴＡ）は第Ｎ段のＧＯＡユニット（１２）の第１イネーブル入力端（ＥＮＡ）に接続され、第Ｎ−２段のＧＯＡユニット（１２）の第２出力端（ＯＵＴＢ）は第Ｎ−１段のＧＯＡユニット（１２）の第２イネーブル入力端（ＥＮＢ）に接続され、Ｎは２より大きい自然数である。第２出力端（ＯＵＴＢ）は走査パルス信号を画素マトリックス（２０）に出力する。ＧＯＡユニット（１２）は、プルアップ維持ユニット（１２１）をさらに含む。プルアップ維持ユニット（１２１）は第２イネーブル入力端（ＥＮＢ）と第１ノード（ＰＵ）とに接続される。プルアップ維持ユニット（１２１）は第１ノード（ＰＵ）を充電して第１ノード（ＰＵ）の電圧を第１設定電圧（ＶＧＨ）に維持する。  【選択図】図１
2019533201.tif 000002
【特許請求の範囲】
【請求項１】
画素マトリックスに走査パルス信号を提供するためのＧＯＡ回路であって、
前記ＧＯＡ回路は、カスケード接続された複数のＧＯＡユニットを含み、前記ＧＯＡユニットは、第１イネーブル入力端と、第２イネーブル入力端と、第１出力端と、第２出力端と、第１ノードと、を含み、
第Ｎ−２段の前記ＧＯＡユニットの前記第１出力端は第Ｎ段の前記ＧＯＡユニットの前記第１イネーブル入力端に接続され、第Ｎ−２段の前記ＧＯＡユニットの前記第２出力端は第Ｎ−１段の前記ＧＯＡユニットの前記第２イネーブル入力端に接続され、Ｎは２より大きい自然数であり、前記第２出力端は走査パルス信号を前記画素マトリックスに出力し、
前記ＧＯＡユニットは、プルアップ維持ユニットをさらに含み、前記プルアップ維持ユニットは、前記第２イネーブル入力端と前記第１ノードとに接続され、前記プルアップ維持ユニットは、前記第１ノードを充電して前記第１ノードの電圧を第１設定電圧に維持する、
ことを特徴とするＧＯＡ回路。
【請求項２】
前記画素マトリックスは、複数行の画素を含み、各段の前記ＧＯＡユニットの前記第２出力端は、前記画素マトリックスの対応する１行の画素に走査パルス信号を出力し、前記１行の画素は次の段の前記ＧＯＡユニットの前記第２イネーブル入力端に接続される、
ことを特徴とする請求項１に記載のＧＯＡ回路。
【請求項３】
隣接する２つの段の前記ＧＯＡユニットは、前記画素マトリックスの両側に位置する、
ことを特徴とする請求項１に記載のＧＯＡ回路。
【請求項４】
前記プルアップ維持ユニットは、第４トランジスタを含み、
前記第４トランジスタのゲートとソースが前記第２イネーブル入力端に接続され、且つドレインが前記第１ノードに接続される、
ことを特徴とする請求項１に記載のＧＯＡ回路。
【請求項５】
前記ＧＯＡユニットは、プルダウンユニットと、プルアップ制御ユニットと、ブートストラップコンデンサと、プルアップユニットと、第２ノードと、第３ノードと、第１クロック信号端と、第２クロック信号端と、リセット端と、ローレベル端と、を含み、
前記プルダウンユニットは、前記第１ノードと、前記リセット端と、前記ローレベル端とに接続され、前記プルダウンユニットは、前記第１ノードを放電して前記第１ノードの電圧を前記第１設定電圧より小さい第２設定電圧に抑制し、前記プルアップ制御ユニットは、前記第１イネーブル入力端と前記第１ノードとに接続され、前記プルアップ制御ユニットは、前記第１ノードを充電して前記第１ノードの電圧を前記第１設定電圧まで上昇させ、前記ブートストラップコンデンサの一端は前記第１ノードに接続され、前記ブートストラップコンデンサの他端は前記第１出力端に接続され、前記プルアップユニットは、前記第１クロック信号端と、前記第２クロック信号端と、前記第１ノードと、前記ローレベル端と、前記第１出力端と、前記第２出力端とに接続され、前記プルアップユニットは、前記第２ノードと前記第３ノードとを放電して前記プルダウンユニットをオフにする、
ことを特徴とする請求項１に記載のＧＯＡ回路。
【請求項６】
前記プルダウンユニットは、第２トランジスタと、第１０トランジスタと、第１１トランジスタと、第１２トランジスタと、第１４トランジスタと、を含み、前記第２トランジスタのゲートは前記リセット端に接続され、前記第２トランジスタのソースは前記第１ノードに接続され、前記第２トランジスタのドレインは前記ローレベル端に接続され、前記第１０トランジスタのゲートは前記第３ノードに接続され、前記第１０トランジスタのソースは前記第１ノードに接続され、前記第１０トランジスタのドレインは前記ローレベル端に接続され、前記第１１トランジスタのゲートは前記第３ノードに接続され、前記第１１トランジスタのソースは前記第２出力端に接続され、前記第１１トランジスタのドレインは前記ローレベル端に接続され、前記第１２トランジスタのゲートは前記リセット端に接続され、前記第１２トランジスタのソースは前記第２出力端に接続され、前記第１２トランジスタのドレインは前記ローレベル端に接続され、前記第１４トランジスタのゲートは前記第３ノードに接続され、前記第１４トランジスタのソースは前記第１出力端に接続され、前記第１４トランジスタのドレインは前記ローレベル端に接続される、
ことを特徴とする請求項５に記載のＧＯＡ回路。
【請求項７】
前記プルアップ制御ユニットは、第１トランジスタを含み、
前記第１トランジスタのゲートとソースが前記第１イネーブル入力端に接続され、且つドレインが前記第１ノードに接続される、
ことを特徴とする請求項５に記載のＧＯＡ回路。
【請求項８】
前記プルアップユニットは、第３トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１３トランジスタと、を含み、前記第３トランジスタのゲートは前記第１ノードに接続され、前記第３トランジスタのソースは前記第２クロック信号端に接続され、前記第３トランジスタのドレインは前記第１出力端に接続され、前記第５トランジスタのゲートは前記第２ノードに接続され、前記第５トランジスタのソースは前記第２クロック信号端に接続され、前記第５トランジスタのドレインは前記第３ノードに接続され、前記第６トランジスタのゲートは前記第１ノードに接続され、前記第６トランジスタのソースは前記第３ノードに接続され、前記第６トランジスタのドレインは前記ローレベル端に接続され、前記第７トランジスタのゲートは前記第１クロック信号端に接続され、前記第７トランジスタのソースは前記第３ノードに接続され、前記第７トランジスタのドレインは前記ローレベル端に接続され、前記第８トランジスタのゲートは前記第１クロック信号端に接続され、前記第８トランジスタのソースは前記第２ノードに接続され、前記第８トランジスタのドレインは前記ローレベル端に接続され、前記第９トランジスタのゲートとソースとは前記第２クロック信号端に接続され、前記第９トランジスタのドレインは前記第２ノードに接続され、前記第１３トランジスタのゲートは前記第１ノードに接続され、前記第１３トランジスタのソースは前記第２クロック信号端に接続され、前記第１３トランジスタのドレインは前記第２出力端に接続される、
ことを特徴とする請求項５に記載のＧＯＡ回路。
【請求項９】
第１段の前記ＧＯＡユニットの第１イネーブル入力端は、第１段の前記ＧＯＡユニットを開始させるための第１開始信号を受信し、第２段の前記ＧＯＡユニットの第１イネーブル入力端は、第２段の前記ＧＯＡユニットを開始させるための第２開始信号を受信する、
ことを特徴とする請求項１に記載のＧＯＡ回路。
【請求項１０】
前記第１クロック信号端と前記第２クロック信号端との位相差は、半周期である、
ことを特徴とする請求項５に記載のＧＯＡ回路。
【請求項１１】
第Ｎ−２段の前記ＧＯＡユニットの前記第１クロック信号端と第Ｎ段の前記ＧＯＡユニットの前記第２クロック信号端とは、第１クロック信号を受信し、第Ｎ−２段の前記ＧＯＡユニットの前記第２クロック信号端と第Ｎ段の前記ＧＯＡユニットの前記第１クロック信号端とは、第３クロック信号を受信し、第Ｎ−１段の前記ＧＯＡユニットの前記第１クロック信号端と第Ｎ＋１段の前記ＧＯＡユニットの前記第２クロック信号端とは、第２クロック信号を受信し、第Ｎ−１段の前記ＧＯＡユニットの前記第２クロック信号端と第Ｎ＋１段の前記ＧＯＡユニットの前記第１クロック信号端とは、第４クロック信号を受信する、
ことを特徴とする請求項５に記載のＧＯＡ回路。
【請求項１２】
前記第１クロック信号と、前記第２クロック信号と、前記第３クロック信号と、前記第４クロック信号とのデューティ比は、いずれも２５％以下である、
ことを特徴とする請求項１１に記載のＧＯＡ回路。
【請求項１３】
画素マトリックスと、
請求項１〜１２のいずれかに記載のＧＯＡ回路と、を含む、
ことを特徴とするアレイ基板。
【請求項１４】
請求項１３に記載のアレイ基板を含む、
ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示の技術分野に関し、特にＧＯＡ回路、アレイ基板及び表示装置に関する。
【背景技術】
【０００２】
近年、ＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ ｏｎ ａｒｒａｙ，アレイ基板ゲートドライバ）回路は、ＬＣＤとＡＭＯＬＥＤなどの電子ディスプレイに幅広く応用されている。それが表示パネルの肝心な部分であり、画素マトリックスに走査パルス信号を提供する。ＧＯＡ回路は、通常、カスケード接続の形式として設計される。従来のカスケード接続の形式は、トランジスタの漏電、配線ショート或いはオープンサーキットなどのプロセスでのランダムで発生する単一段の回路の故障に敏感である。このようなカスケード接続の形式を有するＧＯＡ回路において、１つの段の出力にエラーが生じると、当該エラーはＧＯＡリンクに沿って伝送していき、残りの全ての段の回路の出力が失敗してしまうことになる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、従来技術における少なくとも1つの技術的課題を解決することを目的とする。そのため、本発明は、ＧＯＡ回路、アレイ基板及び表示装置を提供する。
【課題を解決するための手段】
【０００４】
本発明の実施形態に係るＧＯＡ回路は、画素マトリックスに走査パルス信号を提供し、前記ＧＯＡ回路は、カスケード接続された複数のＧＯＡユニットを含み、前記ＧＯＡユニットは、第１イネーブル入力端と、第２イネーブル入力端と、第１出力端と、第２出力端と、第１ノードと、を含み、
第Ｎ−２段の前記ＧＯＡユニットの前記第１出力端は第Ｎ段の前記ＧＯＡユニットの前記第１イネーブル入力端に接続され、第Ｎ−２段の前記ＧＯＡユニットの前記第２出力端は第Ｎ−１段の前記ＧＯＡユニットの前記第２イネーブル入力端に接続され、Ｎは２より大きい自然数であり、前記第２出力端は走査パルス信号を前記画素マトリックスに出力し、
前記ＧＯＡユニットは、プルアップ維持ユニットをさらに含み、前記プルアップ維持ユニットは、前記第２イネーブル入力端と前記第１ノードとに接続され、前記プルアップ維持ユニットは、前記第１ノードを充電して前記第１ノードの電圧を第１設定電圧に維持する。
【０００５】
上記ＧＯＡ回路において、第Ｎ−２段のＧＯＡユニットと第Ｎ−１段のＧＯＡユニットとのそれぞれは、第Ｎ段の第１ノードを充電し、隣接する２つの段のＧＯＡユニットのうち１つの段の出力が故障した場合、第Ｎ段の第１ノードは依然として充電され得て、これにより、ＧＯＡ回路は、通常の動作に戻り、回路の信頼性が向上する。
【０００６】
一部の実施形態において、前記画素マトリックスは複数行の画素を含み、各段の前記ＧＯＡユニットの前記第２出力端は、前記画素マトリックスの対応する1行の画素に走査パルス信号を出力し、前記１行の画素は次の段の前記ＧＯＡユニットの第２イネーブル入力端に接続される。
【０００７】
一部の実施形態において、隣接する２つの段の前記ＧＯＡユニットは前記画素マトリックスの両側に位置する。
【０００８】
一部の実施形態において、前記プルアップ維持ユニットは、第４トランジスタを含み、前記第４トランジスタのゲートとソースが前記第２イネーブル入力端に接続され、且つドレインが前記第１ノードに接続される。
【０００９】
一部の実施形態において、前記ＧＯＡユニットは、プルダウンユニットと、プルアップ制御ユニットと、ブートストラップコンデンサと、プルアップユニットと、第２ノードと、第３ノードと、第１クロック信号端と、第２クロック信号端と、リセット端と、ローレベル端と、を含み、
前記プルダウンユニットは、前記第１ノードと、前記リセット端と、前記ローレベル端とに接続され、前記プルダウンユニットは、前記第１ノードを放電して前記第１ノードの電圧を前記第１設定電圧より小さい第２設定電圧に抑制し、前記プルアップ制御ユニットは、前記第１イネーブル入力端と前記第１ノードとに接続され、前記プルアップ制御ユニットは、前記第１ノードを充電して前記第１ノードの電圧を前記第１設定電圧まで上昇させ、前記ブートストラップコンデンサの一端は前記第１ノードに接続され、前記ブートストラップコンデンサの他端は前記第１出力端に接続され、前記プルアップユニットは、前記第１クロック信号端と、前記第２クロック信号端と、前記第１ノードと、前記ローレベル端と、前記第１出力端と、前記第２出力端とに接続され、前記プルアップユニットは、前記第２ノードと前記第３ノードとを放電して前記プルダウンユニットをオフにする。
【００１０】
一部の実施形態において、前記プルダウンユニットは、第２トランジスタと、第１０トランジスタと、第１１トランジスタと、第１２トランジスタと、第１４トランジスタと、を含み、前記第２トランジスタのゲートは前記リセット端に接続され、前記第２トランジスタのソースは前記第１ノードに接続され、前記第２トランジスタのドレインは前記ローレベル端に接続され、前記第１０トランジスタのゲートは前記第３ノードに接続され、前記第１０トランジスタのソースは前記第１ノードに接続され、前記第１０トランジスタのドレインは前記ローレベル端に接続され、前記第１１トランジスタのゲートは前記第３ノードに接続され、前記第１１トランジスタのソースは前記第２出力端に接続され、前記第１１トランジスタのドレインは前記ローレベル端に接続され、前記第１２トランジスタのゲートは前記リセット端に接続され、前記第１２トランジスタのソースは前記第２出力端に接続され、前記第１２トランジスタのドレインは前記ローレベル端に接続され、前記第１４トランジスタのゲートは前記第３ノードに接続され、前記第１４トランジスタのソースは前記第１出力端に接続され、前記第１４トランジスタのドレインは前記ローレベル端に接続される。
【００１１】
一部の実施形態において、前記プルアップ制御ユニットは、第１トランジスタを含み、前記第１トランジスタのゲートとソースが前記第１イネーブル入力端に接続され、且つドレインが前記第１ノードに接続される。
【００１２】
一部の実施形態において、前記プルアップユニットは、第３トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１３トランジスタと、を含み、前記第３トランジスタのゲートは前記第１ノードに接続され、前記第３トランジスタのソースは前記第２クロック信号端に接続され、前記第３トランジスタのドレインは前記第１出力端に接続され、前記第５トランジスタのゲートは前記第２ノードに接続され、前記第５トランジスタのソースは前記第２クロック信号端に接続され、前記第５トランジスタのドレインは前記第３ノードに接続され、前記第６トランジスタのゲートは前記第１ノードに接続され、前記第６トランジスタのソースは前記第３ノードに接続され、前記第６トランジスタのドレインは前記ローレベル端に接続され、前記第７トランジスタのゲートは前記第１クロック信号端に接続され、前記第７トランジスタのソースは前記第３ノードに接続され、前記第７トランジスタのドレインは前記ローレベル端に接続され、前記第８トランジスタのゲートは前記第１クロック信号端に接続され、前記第８トランジスタのソースは前記第２ノードに接続され、前記第８トランジスタのドレインは前記ローレベル端に接続され、前記第９トランジスタのゲートとソースとは前記第２クロック信号端に接続され、前記第９トランジスタのドレインは前記第２ノードに接続され、前記第１３トランジスタのゲートは前記第１ノードに接続され、前記第１３トランジスタのソースは前記第２クロック信号端に接続され、前記第１３トランジスタのドレインは前記第２出力端に接続される。
【００１３】
一部の実施形態において、第１段の前記ＧＯＡユニットの第１イネーブル入力端は、第１段の前記ＧＯＡユニットを開始させるための第１開始信号を受信し、第２段の前記ＧＯＡユニットの第１イネーブル入力端は、第２段の前記ＧＯＡユニットを開始させるための第２開始信号を受信する。
【００１４】
一部の実施形態において、前記第１クロック信号端と前記第２クロック信号端との位相差は、半周期である。
【００１５】
一部の実施形態において、第Ｎ−２段の前記ＧＯＡユニットの前記第１クロック信号端と第Ｎ段の前記ＧＯＡユニットの前記第２クロック信号端とは、第１クロック信号を受信し、第Ｎ−２段の前記ＧＯＡユニットの前記第２クロック信号端と第Ｎ段の前記ＧＯＡユニットの前記第１クロック信号端とは、第３クロック信号を受信し、第Ｎ−１段の前記ＧＯＡユニットの前記第１クロック信号端と第Ｎ＋１段の前記ＧＯＡユニットの前記第２クロック信号端とは、第２クロック信号を受信し、第Ｎ−１段の前記ＧＯＡユニットの前記第２クロック信号端と第Ｎ＋１段の前記ＧＯＡユニットの前記第１クロック信号端と、は第４クロック信号を受信する。
【００１６】
一部の実施形態において、前記第１クロック信号と、前記第２クロック信号と、前記第３クロック信号と、前記第４クロック信号とのデューティ比は、いずれも２５％以下である。
【００１７】
本発明の実施形態に係るアレイ基板であって、画素マトリックスと上記いずれか1つの実施形態に記載のＧＯＡ回路と、を含む。
【００１８】
上記アレイ基板において、第Ｎ段のＧＯＡユニットと第Ｎ＋１段のＧＯＡユニットとのそれぞれは、第Ｎ＋２段の第１ノードを充電し、隣接する２つの段のＧＯＡユニットのうち１つの段の出力が故障した場合、第Ｎ＋２段の第１ノードは、依然として充電され得て、これにより、ＧＯＡ回路は通常の動作に戻り、回路の信頼性が向上する。
【００１９】
本発明の実施形態に係る表示装置であって、前記アレイ基板を含む。
【００２０】
上記表示装置において、第Ｎ−２段のＧＯＡユニットと第Ｎ−１段のＧＯＡユニットとのそれぞれは、第Ｎ段の第１ノードを充電し、隣接する２つの段のＧＯＡユニットのうち１つの段の出力が故障した場合、第Ｎ段の第１ノードは、依然として充電され得て、これにより、ＧＯＡ回路は、通常の動作に戻り、回路の信頼性が向上する。
【００２１】
本発明の付加的な特徴及び利点は、一部が以下の説明に示され、一部が以下の説明により明らかになるか、又は、本発明の実施により理解され得る。
【図面の簡単な説明】
【００２２】
本発明の上記及び／又は付加的な特徴及び利点は、下記の図面を参照した実施形態を説明することにより、明らかになり、理解され易くなる。
【図１】本発明の実施形態に係るアレイ基板の構成模式図である。
【図２】本発明の実施形態に係るＧＯＡユニットの機能モジュール模式図である。
【図３】本発明の実施形態に係るＧＯＡユニットの回路仕組み図である。
【図４】本発明の実施形態に係る表示装置の機能モジュール模式図である。
【図５】本発明の実施形態に係るＧＯＡ回路のカスケード仕組み図である。
【図６】本発明の実施形態に係るＧＯＡ回路のタイミング図である。
【図７】本発明の実施形態に係るＧＯＡユニットの第１段階の動作波形図である。
【図８】本発明の実施形態に係るＧＯＡユニットの第１段階の動作仕組み図である。
【図９】本発明の実施形態に係るＧＯＡユニットの第２段階の動作波形図である。
【図１０】本発明の実施形態に係るＧＯＡユニットの第２段階の動作仕組み図である。
【図１１】本発明の実施形態に係るＧＯＡユニットの第３段階の動作波形図である。
【図１２】本発明の実施形態に係るＧＯＡユニットの第３段階の動作仕組み図である。
【図１３】本発明の実施形態に係るＧＯＡユニットの第４段階の動作波形図である。
【図１４】本発明の実施形態に係るＧＯＡユニットの第４段階の動作仕組み図である。
【図１５】本発明の実施形態に係るＧＯＡユニットの第５段階の動作波形図である。
【図１６】本発明の実施形態に係るＧＯＡユニットの第５段階の動作仕組み図である。
【図１７】本発明の実施形態に係るＧＯＡユニットの第６段階の動作波形図である。
【図１８】本発明の実施形態に係るＧＯＡユニットの第６段階の動作仕組み図である。
【図１９】本発明の実施形態に係るＧＯＡユニットの第７段階の動作波形図である。
【図２０】本発明の実施形態に係るＧＯＡユニットの第７段階の動作仕組み図である。
【図２１】本発明の実施形態に係るＧＯＡユニットの第８段階の動作波形図である。
【図２２】本発明の実施形態に係るＧＯＡユニットの第８段階の動作仕組み図である。
【図２３】従来のＧＯＡユニットの仕組み図である。
【図２４】単一段の出力が故障した場合の従来のＧＯＡユニットと本発明の実施形態のＧＯＡ回路との動作波形の比較図である。
【図２５】隣接する２つの段のＧＯＡユニットにショートが発生した場合の本発明の実施形態のＧＯＡ回路の回路模式図である。
【図２６】隣接する２つの段のＧＯＡユニットにショートが発生した場合の本発明の実施形態のＧＯＡ回路の動作波形図である。
【発明を実施するための形態】
【００２３】
以下に、本発明の実施形態を詳細に説明する。前記実施形態の例が図面に示されるが、同一又は類似する符号は、常に、同一又は類似する部品、或いは、同一又は類似する機能を有する部品を表す。以下に、図面を参照しながら説明される実施形態は例示するものであり、本発明を解釈するためだけに用いられ、本発明を限定するものと理解してはいけない。
【００２４】
なお、本発明の実施形態の説明において、「中心」、「縦方向」、「横方向」、「長さ」、「幅」、「厚み」、「上」、「下」、「前」、「後」、「左」、「右」、「鉛直」、「水平」、「頂」、「底」、「内」、「外」、「時計回り」、「逆時計回り」などの用語が示す方位又は位置関係は、図面に示す方位又は位置関係に基づき、本発明を便利に又は簡単に説明するためのものであり、指定された装置又は部品が特定の方位にあり、特定の方位において構造され操作されると指示又は暗示するものではないので、本発明を限定するものと理解してはいけない。なお、「第１」、「第２」の用語は目的を説明するためのものに過ぎず、相対的な重要性を指示又は暗示するか、或いは示された技術的特徴の数を黙示的に指示すると理解してはいけない。ここで、「第１」、「第２」が限定されている特徴は１つ又はより多くの前記特徴を含むことを明示又は暗示し得るものである。本発明の説明において、明確且つ具体的な限定がない限り、「複数」とは、２つ以上のことを意味する。
【００２５】
なお、本発明の実施形態の説明において、明確な規定および限定がない限り、「取り付け」、「互いに接続」、「接続」の用語の意味は広く理解されるべきである。例えば、固定接続や、着脱可能な接続や、或いは一体的な接続でも可能である。機械的な接続や、電気的な接続や、或いは互いに通信することも可能である。直接的に接続することや、中間媒体を介して間接的に接続することや、２つの部品の内部が連通することや、或いは２つの部品の間に相互の作用関係があることも可能である。当業者にとって、具体的な状況に基づいて上記用語の本発明においての具体的な意味を理解することができる。
【００２６】
本発明の実施形態において、明確な規定及び限定がない限り、第１の特徴が第２の特徴の「上」又は「下」にあることは、第１の特徴と第２の特徴とが直接的に接触することを含んでもよいし、第１の特徴と第２の特徴とが直接的に接触することではなくそれらの間の別の特徴を介して接触することを含んでもよい。また、第１の特徴が第２の特徴の「上」、「上方」又は「上面」にあることは、第１の特徴が第２の特徴の真上及び斜め上にあることを含むか、或いは、単に第１の特徴の水平高さが第２の特徴より高いことだけを表す。第１の特徴が第２の特徴の「下」、「下方」又は「下面」にあることは、第１の特徴が第２の特徴の真下及び斜め下にあることを含むか、或いは、単に第１の特徴の水平高さが第２の特徴より低いことだけを表す。
【００２７】
以下の説明において、多くの異なる実施形態又は例を提供することにより本発明の実施形態の異なる構成を実現する。本発明の説明を簡潔にするため、以下に特定の例の部材及び配置について説明する。勿論、これらは例示に過ぎず、本発明を限定することを意図していない。また、本発明は、異なる例において参照数字及び／又は参照アルファベットを重複することができる。このような重複は、簡潔及び明瞭にするためのものであり、それ自体は検討する各種の実施例及び／又は配置の間の関係を示すものではない。また、本発明は、さまざまな特定のプロセス及び材料の例を挙げているが、当業者は、他のプロセスの適用及び／又は他の材料の使用も考えることが可能である。
【００２８】
本発明の全ての実施形態で使用されるトランジスタのそれぞれが電界効果トランジスタであってもよく、さらに具体的には、薄膜トランジスタ（Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）であってもよい。ここで使用される電界効果トランジスタのソースとドレインとが対称的であるため、通常、互いに交換して使用することができる。電界効果トランジスタのゲート以外の２つの極を容易に区分するために、図面における態様に基づいて電界効果トランジスタの上側端をソースとし、中間端をゲートとし、下側端をドレインとして規定することができる。
【００２９】
図１及び図３を参照し、本発明の実施形態に係るＧＯＡ回路１０は画素マトリックス２０に走査パルス信号を提供する。ＧＯＡ回路１０は、カスケード接続された複数のＧＯＡユニット１２を含む。ＧＯＡユニット１２は、第１イネーブル入力端ＥＮＡと、第２イネーブル入力端ＥＮＢと、第１出力端ＯＵＴＡと、第２出力端ＯＵＴＢと、第１ノードＰＵと、を含む。第Ｎ−２段のＧＯＡユニット１２の第１出力端ＯＵＴＡは、第Ｎ段のＧＯＡユニット１２の第１イネーブル入力端ＥＮＡに接続され、第Ｎ−２段のＧＯＡユニット１２の第２出力端ＯＵＴＢは、第Ｎ−１段のＧＯＡユニット１２の第２イネーブル入力端ＥＮＢに接続され、Ｎは２より大きい自然数である。第２出力端ＯＵＴＢは、走査パルス信号を画素マトリックス２０に出力する。ＧＯＡユニット１２は、プルアップ維持ユニット１２１をさらに含む。プルアップ維持ユニット１２１は第２イネーブル入力端ＥＮＢと第１ノードＰＵとに接続される。プルアップ維持ユニット１２１は、第１ノードＰＵを充電して第１ノードＰＵの電圧を第１設定電圧ＶＧＨに維持する。
【００３０】
前記ＧＯＡ回路１０において、第Ｎ−２段のＧＯＡユニット１２と第Ｎ−１段のＧＯＡユニット１２とのそれぞれは、第Ｎ段の第１ノードＰＵを充電し、隣接する２つの段のＧＯＡユニット１２のうち１つの段の出力が故障した場合、第Ｎ段の第１ノードＰＵは、依然として充電され得て、これにより、ＧＯＡ回路１０が通常の動作に戻り、回路の信頼性が向上する。
【００３１】
第１ノードＰＵが正常に充電される場合、ＧＯＡユニット１２のブートストラップ出力中に、第１ノードＰＵの電圧が、さらに（２ＶＧＨ−ＶＧＬ）まで上昇するため、第２出力端ＯＵＴＢは、第１設定電圧ＶＧＨを出力するようになり、正常に画素マトリックス２０に走査パルス信号を提供することができる。ここで、ＶＧＬは第２設定電圧である。第１設定電圧ＶＧＨは、ハイレベル電圧であってよく、第２設定電圧ＶＧＬはローレベル電圧であってもよい。
【００３２】
本発明の実施形態に係るアレイ基板１００は、画素マトリックス２０とＧＯＡ回路１０とを含む。
【００３３】
図４を参照し、本発明の実施形態に係るアレイ基板１００は、本発明の実施形態に係る表示装置１０００に適用することができる。
【００３４】
一部の例において、表示装置は、ＬＣＤ(Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ，液晶ディスプレイ)或いはＡＭＯＬＥＤ（Ａｃｔｉｖｅ−ｍａｔｒｉｘ ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ，アクティブマトリックス有機発光ダイオード）などの電子ディスプレイであってもよい。
【００３５】
一部の実施形態において、画素マトリックス２０は、複数行の画素（図示せず）を含み、各段のＧＯＡユニット１２の第２出力端ＯＵＴＢは、画素マトリックス２０の対応する１行の画素（図示せず）に走査パルス信号を出力し、１行の画素（図示せず）は、次の段のＧＯＡユニット１２の第２イネーブル入力端ＥＮＢに接続される。
【００３６】
一部の実施形態において、隣接する２つの段のＧＯＡユニット１２は、画素マトリックス２０の両側に位置する。
【００３７】
このようにすることで、隣接する２つの段のＧＯＡユニット１２の出力が同時に故障する確率は、大幅に低減される。
【００３８】
一部の実施形態において、プルアップ維持ユニット１２１は、第４トランジスタＭ４を含み、第４トランジスタＭ４のゲートとソースとは第２イネーブル入力端ＥＮＢに接続され、第４トランジスタＭ４のドレインは第１ノードＰＵに接続される。
【００３９】
このようにすることで、たとえ第１ノードＰＵが予備充電後に放電されたとしても、その後の保持段階において、第４トランジスタＭ４は、依然として第１ノードＰＵの電圧を第１設定電圧ＶＧＨまで再度プルアップすることに寄与する。
【００４０】
一部の実施形態において、ＧＯＡユニット１２は、プルダウンユニット１２２と、プルアップ制御ユニット１２３と、ブートストラップコンデンサＣと、プルアップユニット１２４と、第２ノードＰＤ１と、第３ノードＰＤと、第１クロック信号端ＣＬＫと、第２クロック信号端ＣＬＫＢと、リセット端ＣＬＫＲＳＴと、ローレベル端ＶＧＬと、を含む。プルダウンユニット１２２は、第１ノードＰＵと、リセット端ＣＬＫＲＳＴと、ローレベル端ＶＧＬとに接続される。プルダウンユニット１２２は、第１ノードＰＵを放電して第１ノードＰＵの電圧を第１設定電圧ＶＧＨより小さい第２設定電圧ＶＧＬに抑制する。プルアップ制御ユニット１２３は、第１イネーブル入力端ＥＮＡと第１ノードＰＵとに接続される。プルアップ制御ユニット１２３は、第１ノードＰＵを充電して第１ノードＰＵの電圧を第１設定電圧ＶＧＨまで上昇させる。ブートストラップコンデンサＣの一端は第１ノードＰＵに接続される。ブートストラップコンデンサＣの他端は第１出力端ＯＵＴＡに接続される。プルアップユニット１２４は、第１クロック信号端ＣＬＫ、第２クロック信号端ＣＬＫＢ、第１ノードＰＵ、ローレベル端ＶＧＬ、第１出力端ＯＵＴＡ、及び第２出力端ＯＵＴＢに接続される。プルアップユニット１２４は、第２ノードＰＤ１と第３ノードＰＤとを放電してプルダウンユニット１２２をオフにする。
【００４１】
なお、ブートストラップコンデンサＣは、第１ノードＰＵの電圧を２次上昇させる。
【００４２】
一部の実施形態において、プルダウンユニット１２２は、第２トランジスタＭ２と、第１０トランジスタＭ１０と、第１１トランジスタＭ１１と、第１２トランジスタＭ１２と、第１４トランジスタＭ１４と、を含む。第２トランジスタＭ２のゲートはリセット端ＣＬＫＲＳＴに接続される。第２トランジスタＭ２のソースは第１ノードＰＵに接続される。第２トランジスタＭ２のドレインは、ローレベル端ＶＧＬに接続される。第１０トランジスタＭ１０のゲートは第３ノードＰＤに接続される。第１０トランジスタＭ１０のソースは第１ノードＰＵに接続される。第１０トランジスタＭ１０のドレインはローレベル端ＶＧＬに接続される。第１１トランジスタＭ１１のゲートは第３ノードＰＤに接続される。第１１トランジスタＭ１１のソースは第２出力端ＯＵＴＢに接続される。第１１トランジスタＭ１１のドレインはローレベル端ＶＧＬに接続される。第１２トランジスタＭ１２のゲートはリセット端ＣＬＫＲＳＴに接続される。第１２トランジスタＭ１２のソースは第２出力端ＯＵＴＢに接続される。第１２トランジスタＭ１２のドレインはローレベル端ＶＧＬに接続される。第１４トランジスタＭ１４のゲートは第３ノードＰＤに接続される。第１４トランジスタＭ１４のソースは第１出力端ＯＵＴＡに接続される。第１４トランジスタＭ１４のドレインはローレベル端ＶＧＬに接続される。
【００４３】
なお、プルダウンユニット１２２は、第１ノードＰＵと第２出力端ＯＵＴＢノードとにおける残留電荷を放電して、この２つのノードを第２設定電圧ＶＧＬに抑制することができる。
【００４４】
一部の実施形態において、プルアップ制御ユニット１２３は、第１トランジスタＭ１を含む。第１トランジスタＭ１のゲートとソースとは第１イネーブル入力端ＥＮＡに接続される。第１トランジスタＭ１のドレインは第１ノードＰＵに接続される。
【００４５】
一部の実施形態において、プルアップユニット１２４は、第３トランジスタＭ３と、第５トランジスタＭ５と、第６トランジスタＭ６と、第７トランジスタＭ７と、第８トランジスタＭ８と、第９トランジスタＭ９と、第１３トランジスタＭ１３と、を含む。第３トランジスタＭ３のゲートは第１ノードＰＵに接続される。第３トランジスタＭ３のソースは第２クロック信号端ＣＬＫＢに接続される。第３トランジスタＭ３のドレインは第１出力端ＯＵＴＡに接続される。第５トランジスタＭ５のゲートは第２ノードＰＤ１に接続される。第５トランジスタＭ５のソースは第２クロック信号端ＣＬＫＢに接続される。第５トランジスタＭ５のドレインは第３ノードＰＤに接続される。第６トランジスタＭ６のゲートは第１ノードＰＵに接続される。第６トランジスタＭ６のソースは第３ノードＰＤに接続される。第６トランジスタＭ６のドレインはローレベル端ＶＧＬに接続される。第７トランジスタＭ７のゲートは第１クロック信号端ＣＬＫに接続される。第７トランジスタＭ７のソースは第３ノードＰＤに接続される。第７トランジスタＭ７のドレインはローレベル端ＶＧＬに接続される。第８トランジスタＭ８のゲートは第１クロック信号端ＣＬＫに接続される。第８トランジスタＭ８のソースは第２ノードＰＤ１に接続される。第８トランジスタＭ８のドレインはローレベル端ＶＧＬに接続される。第９トランジスタＭ９のゲートとソースとは第２クロック信号端ＣＬＫＢに接続される。第９トランジスタＭ９のドレインは第２ノードＰＤ１に接続される。第１３トランジスタＭ１３のゲートは第１ノードＰＵに接続される。第１３トランジスタＭ１３のソースは第２クロック信号端ＣＬＫＢに接続される。第１３トランジスタＭ１３のドレインは第２出力端ＯＵＴＢに接続される。
【００４６】
図５を参照し、一部の実施形態において、第１段のＧＯＡユニット１２の第１イネーブル入力端ＥＮＡは第１開始信号ＳＴＶ１を受信する。第２段のＧＯＡユニット１２の第１イネーブル入力端ＥＮＡは第２開始信号ＳＴＶ２を受信する。第１開始信号ＳＴＶ１は第１段のＧＯＡユニット１２を開始させるためのものである。第２開始信号ＳＴＶ２は第２段のＧＯＡユニット１２を開始させるためのものである。
【００４７】
一部の実施形態において、第１クロック信号端ＣＬＫと第２クロック信号端ＣＬＫＢとの位相差は半周期である。
【００４８】
一部の実施形態において、第Ｎ−２段のＧＯＡユニット１２の第１クロック信号端ＣＬＫと第Ｎ段のＧＯＡユニット１２の第２クロック信号端ＣＬＫＢとは、第１クロック信号ＣＫ１を受信し、第Ｎ−２段のＧＯＡユニット１２の第２クロック信号端ＣＬＫＢと第Ｎ段のＧＯＡユニット１２の第１クロック信号端ＣＬＫとは、第３クロック信号ＣＫ３を受信し、第Ｎ−１段のＧＯＡユニット１２の第１クロック信号端ＣＬＫと第Ｎ＋１段のＧＯＡユニット１２の第２クロック信号端ＣＬＫＢとは、第２クロック信号ＣＫ２を受信し、第Ｎ−１段のＧＯＡユニット１２の第２クロック信号端ＣＬＫＢと第Ｎ＋１段のＧＯＡユニット１２の第１クロック信号端ＣＬＫとは、第４クロック信号ＣＫ４を受信する。
【００４９】
1つの例において、第Ｎ−２段のＧＯＡユニット１２のリセット端ＣＬＫＲＳＴは、第４クロック信号ＣＫ４を受信し、第Ｎ−１段のＧＯＡユニット１２のリセット端ＣＬＫＲＳＴは、第１クロック信号ＣＫ１を受信し、第Ｎ段のＧＯＡユニット１２のリセット端ＣＬＫＲＳＴは第２クロック信号ＣＫ２を受信し、第Ｎ＋１段のＧＯＡユニット１２のリセット端ＣＬＫＲＳＴは、第３クロック信号ＣＫ３を受信する。
【００５０】
一部の実施形態において、第１クロック信号ＣＫ１と、第２クロック信号ＣＫ２と、第３クロック信号ＣＫ３と、第４クロック信号ＣＫ４とのデューティ比は、いずれも２５%以下である。
【００５１】
具体的には、図６を例とし、第１クロック信号ＣＫ１と、第２クロック信号ＣＫ２と、第３クロック信号ＣＫ３と、第４クロック信号ＣＫ４とのデューティ比は、いずれも２５%であってもよい。第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、第３クロック信号ＣＫ３、及び第４クロック信号ＣＫ４は、循環的にハイレベル信号を順次に出力する。一部の実施形態において、第４クロック信号ＣＫ４が第１段のＧＯＡユニット１２のリセット端ＣＬＫＲＳＴをトリガするため、第４クロック信号ＣＫ４は、一番先にハイレベル信号を出力して第１段のＧＯＡユニット１２のリセット又は初期化動作を完成することができる。第１開始信号ＳＴＶ１と第２開始信号ＳＴＶ２とは、第４クロック信号ＣＫ４に続いてハイレベル信号を順次に出力して、第１段のＧＯＡユニット１２と第２段のＧＯＡユニットとを開始させる。このようにすることで、図６に示す第１段、第２段、及び第３段のＧＯＡユニット１２の第２出力端ＯＵＴＢの初期の出力電圧を得ることができる。
【００５２】
本発明の実施形態に係るＧＯＡ回路１０の動作仕組みを段階を分けて説明する。
【００５３】
第１段階：初期段階
図７及び図８を参照し、全てのプルアップトランジスタはオフ状態にあり、リセット端ＣＬＫＲＳＴと、第２ノードＰＤ１と、第３ノードＰＤとは高電位にある。なお、プルアップトランジスタは、第１トランジスタＭ１と、第３トランジスタＭ３と、第４トランジスタＭ４と、第５トランジスタＭ５と、第６トランジスタＭ６と、第７トランジスタＭ７と、第８トランジスタＭ８と、第９トランジスタＭ９と、第１３トランジスタＭ１３と、を含む。
【００５４】
第２トランジスタＭ２と、第１０トランジスタＭ１０と、第１１トランジスタＭ１１と、第１２トランジスタＭ１２と、第１４トランジスタＭ１４とをオンにして、第１ノードＰＵと第２出力端ＯＵＴＢノードとにおける残留電荷を放電して、第１ノードＰＵと第２出力端ＯＵＴＢノードとを第２設定電圧ＶＧＬに抑制する。
【００５５】
第２段階：予備充電段階
図９及び図１０を参照し、第Ｎ−２段の第１イネーブル入力端ＥＮＡからの信号が上昇し、第１トランジスタＭ１は第１ノードＰＵを第１設定電圧ＶＧＨまで予備充電する。第１クロック信号端ＣＬＫと第１ノードＰＵとの電圧が同時に上昇する。第６トランジスタＭ６と、第７トランジスタＭ７と、第８トランジスタＭ８とがオンになって、第２ノードＰＤ１と第３ノードＰＤとが放電される。第３ノードＰＤの電圧が低下して、第１０トランジスタＭ１０と、第１１トランジスタＭ１１と、第１４トランジスタＭ１４とをオフにする。リセット端ＣＬＫＲＳＴの信号が低下して、第２トランジスタＭ２と第１２トランジスタＭ１２とをオフにする。
【００５６】
第３段階：保持段階
図１１及び図１２を参照し、第Ｎ−２段の第１イネーブル入力端ＥＮＡからの信号が低下して、第１トランジスタＭ１がオフになる。第Ｎ−１段の第２イネーブル入力端ＥＮＢからの信号が上昇して、第４トランジスタＭ４をオンにする。第４トランジスタＭ４は第１ノードＰＵを充電し続け、第１ノードＰＵの電圧を第１設定電圧ＶＧＨに保持する。第１クロック信号端ＣＬＫの信号が低下して、第７トランジスタＭ７と第８トランジスタＭ８とをオフにする。
このようにすることで、たとえ第１ノードＰＵが予備充電段階の後に放電されたとしても、保持段階において、第４トランジスタＭ４は、依然として第１ノードＰＵの電圧を再度プルアップすることに寄与し、漏電によるリスクを効果的に低減することができる。
【００５７】
第４段階：ブートストラップ出力段階
図１３及び図１４を参照し、第２クロック信号端ＣＬＫＢのパルスが来ており、既にオンにされた第３トランジスタＭ３と第１３トランジスタＭ１３とによって第１出力端ＯＵＴＡノードと第２出力端ＯＵＴＢノードとが充電される。第１出力端ＯＵＴＡノードの電圧が上昇し、ブートストラップコンデンサＣによって第３トランジスタＭ３のゲート電圧が上昇し続ける。これにより、より多くの電流が第３トランジスタＭ３を流れて、第１出力端ＯＵＴＡノードの電圧がさらに上昇する。このプロセスは、第１出力端ＯＵＴＡノードの電圧が第１設定電圧ＶＧＨに達するまで行われる。このとき、第１ノードＰＵの電圧は、(２ＶＧＨ−ＶＧＬ)に達し、第３トランジスタＭ３のゲート電圧が閾値電圧より大きいことが保証される。
【００５８】
第１ノードＰＵの電圧が速やかに上昇するため、第１３トランジスタＭ１３のチャネル抵抗が速やかに低下し、第２出力端ＯＵＴＢノードによってこの行の画素に走査パルス信号が出力される。
【００５９】
第５トランジスタＭ５と第９トランジスタＭ９とは、このプロセスで第３ノードＰＤを充電して、電圧を上昇させようとするが、第９トランジスタＭ９の遅延によって第５トランジスタＭ５は遅れてオンにされる。しかし、第１ノードＰＵが既に第１設定電圧ＶＧＨ領域に入っているため、第６トランジスタＭ６は第５トランジスタＭ５に先立ってオンにされる。第３ノードＰＤの電圧は、より幅広くてより強い第６トランジスタＭ６によって第２設定電圧ＶＧＬに保持される。そのため、第１０トランジスタＭ１０と、第１１トランジスタＭ１１と、第１４トランジスタＭ１４とは、オフのままに保持され、前述したブートストラップの出力のプロセスに影響しない。
【００６０】
第５段階：リセット段階
図１５及び図１６を参照し、リセット端ＣＬＫＲＳＴのパルスは、第２トランジスタＭ２と第１２トランジスタＭ１２とをオンにする。この２つのトランジスタは第１ノードＰＵと第２出力端ＯＵＴＢノードとを効果的に放電して電圧を第２設定電圧ＶＧＬまで低下させる。
【００６１】
ブートストラップコンデンサＣの両端の電圧差がステップできないため、第１ノードＰＵの電圧の低下によって第１出力端ＯＵＴＡノード電圧が同時に低下するようになる。第１ノードＰＵの電圧が(２ＶＧＨ−ＶＧＬ)からＶＧＬに低下したとき、第１出力端ＯＵＴＡノードの電圧は第２設定電圧ＶＧＬより低くなる傾向がある。第１出力端ＯＵＴＡノードの電圧が(ＶＧＬ−Ｖｔｈ)より低いと、第１４トランジスタＭ１４をオンにして第１出力端ＯＵＴＡノードを充電する。そのため、第１出力端ＯＵＴＡノードの電圧はＶＧＬと（ＶＧＬ−Ｖｔｈ）との間に低下し、ここで、Ｖｔｈは閾値電圧である。
【００６２】
第６段階：次の第１クロック信号端ＣＬＫのパルス段階
図１７及び図１８を参照して、第７トランジスタＭ７と第８トランジスタＭ８とはオンにされ、第２ノードＰＤ１と第３ノードＰＤとは第２設定電圧ＶＧＬまで放電される。第１０トランジスタＭ１０と、第１１トランジスタＭ１１と、第１４トランジスタＭ１４とはそれに伴ってオフされる。
【００６３】
第５段階が終了した後、第６段階、第７段階、及び第８段階は、連続的に交互に行われ、即ち、第５段階、第６段階、第７段階、第８段階、第６段階、第７段階、第８段階、第６段階、第７段階、第８段階、第６段階、第７段階、第８段階……繰り返すと理解できる。そのため、第５段階が終了した後の最初の第６段を除いて、他の第６段階は全て第８段階が終了した後に行われる。第７段階において、第１０トランジスタＭ１０と、第１１トランジスタＭ１１と、第１４トランジスタＭ１４とはオンにされ、第８段階において、上記３つのトランジスタはオンに維持される。そのため、第８段階が終了して、第６段階が開始した時に、前記３つのトランジスタはオン状態にある。
【００６４】
第７段階：次の第２クロック信号端ＣＬＫＢのパルス段階
図１９及び図２０を参照し、第５トランジスタＭ５と第９トランジスタＭ９とは第２ノードＰＤ１と第３ノードＰＤとを第１設定電圧ＶＧＨまで充電する。第３ノードＰＤは第１０トランジスタＭ１０と、第１１トランジスタＭ１１と、第１４トランジスタＭ１４とをオンにする。第１ノードＰＵ、第１出力端ＯＵＴＡノード、及び第２出力端ＯＵＴＢノードは、それぞれ第１０トランジスタＭ１０、第１４トランジスタＭ１４、及び第１１トランジスタＭ１１によって第２設定電圧ＶＧＬに抑制される。
【００６５】
第８段階：次のリセット端ＣＬＫＲＳＴのパルス段階
図２１及び図２２を参照し、第２トランジスタＭ２と第１２トランジスタＭ１２とはオンにされる。第３ノードＰＤは、その前の第１設定電圧ＶＧＨに維持され、第１０トランジスタＭ１０と、第１４トランジスタＭ１４と、第１１トランジスタＭ１１とはオンにされ続ける。第１ノードＰＵと、第１出力端ＯＵＴＡノードと、第２出力端ＯＵＴＢノードとは第２設定電圧ＶＧＬに抑制される。
【００６６】
このようにすることで、回路は、第６段階、第７段階、第８段階という３つの段階で循環し、第１ノードＰＵとＯＵＴＡノードとＯＵＴＢノードとの電圧は第２設定電圧ＶＧＬに抑制される。
【００６７】
次のフレーム走査信号が来ると、回路は第１段階に戻る。
【００６８】
図６に示すＧＯＡ回路１０のタイミング図は、本発明の実施形態におけるＧＯＡユニット１２の単一段の動作仕組みに従うものであると理解できる。
【００６９】
図２３及び図２４を参照し、従来のＧＯＡ回路においてＧＯＡ回路の一部のＧＯＡユニットが故障して走査パルスを正常に出力することができなくなった場合、エラーがＧＯＡユニットに沿ってずっと伝送されていき、残りの全てのＧＯＡユニットの出力が全部失敗してしまうことになる。しかし、本発明の実施形態のＧＯＡ回路１０において、隣接する２つの段のＧＯＡユニット１２が同時に故障しない限り、ＧＯＡ回路１０は、依然として次の段の回路で動作を再開することができ、出力が故障した段数を容易に位置決めることができ、故障分析は容易になる。
【００７０】
本発明の実施形態に係るＧＯＡ回路１０は、従来のＧＯＡ回路に比べ、１つのトランジスタ（即ち、第４トランジスタＭ４）の追加及び少ない配線の変更を行うだけでよいため、比較的に小さい回路面積を保持することができる。
【００７１】
図２５及び図２６を参照し、例えば、第４段のＧＯＡユニット１２と第５段のＧＯＡユニット１２との間にショートが発生し、或いは第５段のＧＯＡユニット１２の第１イネーブル入力端ＥＮＡが第２イネーブル入力端ＥＮＢにショート接続されると、第４段のＧＯＡユニット１２と第５段のＧＯＡユニット１２とによって出力されたパルスの高さがいずれも低下するが、次の段回路の出力の波形は回復することができる。
【００７２】
本発明の説明において、「一実施形態」、「一部の実施形態」、「例示的な実施形態」、「例」「具体的な例」、又は「一部の例」などの用語を参照した説明とは、前記実施形態又は例を組み合わせて説明された具体的な特徴、構成、材料又は特性が、本発明の少なくとも一実施形態又は例に含まれることを意味する。本明細書において、上記用語に対する例示的な説明は、必ずしも同一の実施形態又は例を示すことではない。また、説明された具体的な特徴、構成、材料又は特性は、いずれか１つ又は複数の実施形態又は例において適切に組み合わせることができる。
【００７３】
フローチャートにおける、又はここで他の形態で記載された任意のプロセス又は方法は、カスタムロジック機能又はプロセスのステップを実現するための１つ又は複数の実行可能な命令コードを含むモジュール、セグメント又は一部を表すと理解されてもよい。また、本発明の好ましい実施形態の範囲は、ここで、示された又は論議された順番ではなく、係る機能に応じてほぼ同時の形態又は逆の順番で機能を実行することができる他の実現を含む。これは、当業者であれば理解すべきものである。
【００７４】
フローチャートで示された又はここで他の形態で説明されたロジック及び／又はステップは、例えば、ロジック機能を実現するための実行可能な命令の順番付けられたリストと見なすことができ、任意のコンピュータ読み取り可能な記憶媒体に具体的に実装されて、命令実行システム、装置、又はデバイス（例えばコンピュータに基づいたシステム、プロセッサを含むシステム、又は他の命令実行システム、装置又はデバイスから命令を獲得して命令を実行するシステム）に利用されるか、又はこれらの命令実行システム、装置又はデバイスと組み合わせて利用される。本願明細書において、「コンピュータ読み取り可能な記憶媒体」は、命令実行システム、装置又はデバイスによって、又は、命令実行システム、装置又はデバイスと組み合わせて使用するためのプログラムを含む、格納する、通信する、伝播する、又は伝送することができる任意の装置であってもよい。コンピュータ読み取り可能な記憶媒体のより具体的な例（非限定的なリスト）として、１つ又は複数の配線を備える電気接続部（ＩＰＭ  過電流保護回路）、ポータブルコンピュータディスクカートリッジ（磁気デバイス）、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、消去可能なプログラマブル読み出し専用メモリ（ＥＰＲＯＭ又はフラッシュメモリ）、光ファイバデバイス、及びポータブルコンパクトディスク読み出し専用メモリ（ＣＤＲＯＭ）を含む。また、コンピュータ読み取り可能な記憶媒体は、前記プログラムが印刷され得る紙又は他の適切な媒体であってもよく、これは、例えば、紙や他の媒体を光学的スキャンし、次に編集し、解釈し、又は必要な場合に他の適切な形態で処理して前記プログラムを電子的に取得して、そしてコンピュータメモリに格納するからである。
【００７５】
なお、本発明の各部分は、ハードウェア、ソフトウェア、ファームウェア、又はこれらの組み合わせによって実現することができる。上記実施形態において、複数のステップ又は方法は、メモリに記憶された且つ適切な命令実行システムによって実行されるソフトウェア又はファームウェアによって実現することができる。例えば、ハードウェアで実現される場合に、もう１つの実施形態と同様に、本分野において周知である、データ信号に対してロジック機能を実現するためのロジックゲート回路を備える離散ロジック回路、適切な組み合わせロジックゲート回路を備える特定用途向け集積回路、プログラマブルゲートアレイ（ＰＧＡ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などの当分野の周知技術のうちいずれか１つ又はこれらの組み合わせによって実現することができる。
【００７６】
普通の当業者であれば、上記の実施形態に係る方法に含まれる全部又は一部のステップは、プログラムによってハードウェアを命令することで実行することができると理解することができる。前記プログラムは、コンピュータ読み取り可能な記憶媒体に格納することができ、当該プログラムが実行される場合に、方法実施形態におけるステップの１つ又はそれらの組み合わせが実行される。
【００７７】
また、本発明の各実施例における各機能ユニットは、１つの処理モジュールに集積されてもよいし、それぞれが個別の物理的存在であってもよいし、２つ以上のユニットが１つのモジュールに集積されてもよい。上記集積モジュールは、ハードウェアの形態で実現されてもよいし、ソフトウェア機能モジュールの形態で実現されてもよい。前記集積モジュールがソフト機能モジュールの形態で実現されるとともに、独立した製品として販売又は使用される場合に、１つのコンピュータ読み取り可能な記憶媒体に記憶されてもよい。
【００７８】
上記の記憶媒体は、読み出し専用メモリ、磁気ディスク、又はＣＤなどであってもよい。
【００７９】
以上、本発明の実施形態を示して説明したが、上記実施形態は例示するものであり、本発明を限定するためのものであると理解してはいけない。普通の当業者であれば、本発明の範囲内で上記実施形態に対して変更、修正、取り替え、変形を行うことができる。
【符号の説明】
【００８０】
ＧＯＡ回路１０、ＧＯＡユニット１２、プルアップ維持ユニット１２１、プルダウンユニット１２２、プルアップ制御ユニット１２３、プルアップユニット１２４、ブートストラップコンデンサＣ、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、第４トランジスタＭ４、第５トランジスタＭ５、第６トランジスタＭ６、第７トランジスタＭ７、第８トランジスタＭ８、第９トランジスタＭ９、第１０トランジスタＭ１０、第１１トランジスタＭ１１、第１２トランジスタＭ１２、第１３トランジスタＭ１３、第１４トランジスタＭ１４、第１イネーブル入力端ＥＮＡ、第２イネーブル入力端ＥＮＢ、第１クロック信号端ＣＬＫ、第２クロック信号端ＣＬＫＢ、第１出力端ＯＵＴＡ、第２出力端ＯＵＴＢ、リセット端ＣＬＫＲＳＴ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、第３クロック信号ＣＫ３、第４クロック信号ＣＫ４、第１開始信号ＳＴＶ１、第２開始信号ＳＴＶ２、ローレベル端ＶＧＬ、第１ノードＰＵ、第２ノードＰＤ１、第３ノードＰＤ、
画素マトリックス２０、
アレイ基板１００、
表示装置１０００。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【国際調査報告】
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