(57)【要約】  デバイスは、基板と、第１のナノワイヤ電界効果トランジスタ（ＦＥＴ）と、基板と第１のナノワイヤＦＥＴとの間に配置された第２のナノワイヤＦＥＴとを含む。デバイスはまた、第１のナノワイヤＦＥＴと第２のナノワイヤＦＥＴとに電気的に結合された第１のナノワイヤを含む。
2019508887.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
第１のナノワイヤ電界効果トランジスタ（ＦＥＴ）と、
前記基板と前記第１のナノワイヤＦＥＴとの間に配置された第２のナノワイヤＦＥＴと、
前記第１のナノワイヤＦＥＴと前記第２のナノワイヤＦＥＴとに電気的に結合された第１のナノワイヤとを備える、デバイス。
【請求項２】
前記第１のナノワイヤを含む複数のナノワイヤをさらに備え、前記複数のナノワイヤの各々が、前記基板の表面に実質的に垂直方向に延びる、請求項１に記載のデバイス。
【請求項３】
前記複数のナノワイヤの各々が、前記第１のナノワイヤＦＥＴと前記第２のナノワイヤＦＥＴとに電気的に結合される、請求項２に記載のデバイス。
【請求項４】
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴが第１のナノワイヤＦＥＴスタックを形成し、前記基板に結合された第２のナノワイヤＦＥＴスタックをさらに備える、請求項１に記載のデバイス。
【請求項５】
前記第２のナノワイヤＦＥＴスタックが、複数のナノワイヤＦＥＴと、前記複数のナノワイヤＦＥＴの各ナノワイヤＦＥＴに結合された第２のナノワイヤとを含む、請求項４に記載のデバイス。
【請求項６】
前記第２のナノワイヤＦＥＴスタックが、前記第２のナノワイヤＦＥＴスタックの複数のナノワイヤＦＥＴに電気的に結合された第２のナノワイヤを含み、前記第１のナノワイヤが第１の材料を含み、前記第２のナノワイヤが前記第１の材料と異なる第２の材料を含む、請求項４に記載のデバイス。
【請求項７】
第１の材料がＮ型ドーパントを含み、前記第２の材料がＰ型ドーパントを含む、請求項６に記載のデバイス。
【請求項８】
前記第１のナノワイヤＦＥＴスタックが第１の数のナノワイヤＦＥＴを含み、前記第２のナノワイヤＦＥＴスタックが第２の数のナノワイヤＦＥＴを含み、前記第２の数が前記第１の数と異なる、請求項４に記載のデバイス。
【請求項９】
前記基板に結合された複数の追加のナノワイヤＦＥＴスタックをさらに備え、前記第１のナノワイヤＦＥＴスタック、前記第２のナノワイヤＦＥＴスタック、および前記複数の追加のナノワイヤＦＥＴスタックが格子内に配列される、請求項４に記載のデバイス。
【請求項１０】
前記第１のナノワイヤＦＥＴスタックと前記第２のナノワイヤＦＥＴスタックとの間に分離トレンチをさらに備える、請求項４に記載のデバイス。
【請求項１１】
前記第１のナノワイヤＦＥＴスタックおよび前記第２のナノワイヤＦＥＴスタックが統合される通信デバイス、携帯情報端末（ＰＤＡ）、ナビゲーションデバイス、固定ロケーションデータユニット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、またはコンピュータをさらに備える、請求項４に記載のデバイス。
【請求項１２】
前記基板と前記第２のナノワイヤＦＥＴとの間に配置された少なくとも１つの追加のナノワイヤＦＥＴをさらに備え、前記第１のナノワイヤが前記少なくとも１つの追加のナノワイヤＦＥＴに電気的に結合される、請求項１に記載のデバイス。
【請求項１３】
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴのソース領域に結合された共通のソース線をさらに備える、請求項１に記載のデバイス。
【請求項１４】
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴのドレイン領域に結合された共通のドレイン線をさらに備える、請求項１に記載のデバイス。
【請求項１５】
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴのゲート領域に結合された共通のゲート線をさらに備える、請求項１に記載のデバイス。
【請求項１６】
前記第１のナノワイヤＦＥＴが第１のソース領域と、第１のドレイン領域と、前記第１のソース領域と前記第１のドレイン領域との間の第１のゲート領域とを含み、前記第２のナノワイヤＦＥＴが前記第１のドレイン領域と、第２のソース領域と、前記第１のドレイン領域と前記第２のソース領域との間の第２のゲート領域とを含む、請求項１に記載のデバイス。
【請求項１７】
前記第１のナノワイヤＦＥＴが第１のドレイン領域と、第１のソース領域と、前記第１のドレイン領域と前記第１のソース領域との間の第１のゲート領域とを含み、前記第２のナノワイヤＦＥＴが前記第１のソース領域と、第２のドレイン領域と、前記第１のソース領域と前記第２のドレイン領域との間の第２のゲート領域とを含む、請求項１に記載のデバイス。
【請求項１８】
基板上に第１のナノワイヤ電界効果トランジスタ（ＦＥＴ）を形成するステップと、
前記第１のナノワイヤＦＥＴおよび第２のナノワイヤＦＥＴに電気的に結合されたナノワイヤを有するナノワイヤＦＥＴスタックを形成するために、前記第１のナノワイヤＦＥＴ上に前記第２のナノワイヤＦＥＴを形成するステップとを含む、方法。
【請求項１９】
前記第１のナノワイヤＦＥＴを形成するステップが、
前記ナノワイヤに電気的に結合された第１のソース領域を形成するステップと、
前記ナノワイヤに電気的に結合された第１のドレイン領域を形成するステップと、
前記第１のソース領域と前記第１のドレイン領域との間に第１のゲート領域を形成するステップであって、前記第１のゲート領域が前記ナノワイヤに電気的に結合される、ステップとを含む、請求項１８に記載の方法。
【請求項２０】
前記第２のナノワイヤＦＥＴを形成するステップが、
前記ナノワイヤに電気的に結合された第２のソース領域を形成するステップと、
前記第１のドレイン領域と前記第２のソース領域との間に第２のゲート領域を形成するステップであって、前記第２のゲート領域が前記ナノワイヤに電気的に結合される、ステップとを含む、請求項１９に記載の方法。
【請求項２１】
前記第２のナノワイヤＦＥＴを形成するステップが、
前記ナノワイヤに電気的に結合された第２のドレイン領域を形成するステップと、
前記第１のソース領域と前記第２のドレイン領域との間に第２のゲート領域を形成するステップであって、前記第２のゲート領域が前記ナノワイヤに電気的に結合される、ステップとを含む、請求項１９に記載の方法。
【請求項２２】
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴを形成するステップの前に、前記基板上に層スタックを形成するステップをさらに含み、前記層スタックが、スペーサ層によって分離されたダミー層を含む、請求項１８に記載の方法。
【請求項２３】
前記ダミー層が、ゲート領域ダミー層と、ドレイン領域ダミー層と、ソース領域ダミー層とを含む、請求項２２に記載の方法。
【請求項２４】
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴが、
前記ダミー層内に開口を形成するために第１の組の選択性エッチを実行するステップと、
前記ナノワイヤを形成するために前記開口内に第１の組の１つまたは複数の材料を堆積させるステップと、
前記ゲート領域ダミー層を除去するために第２の組の選択性エッチを実行するステップと、
前記ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのゲート領域を形成するために第２の組の１つまたは複数の材料を堆積させるステップと、
前記ドレイン領域ダミー層を除去するために第３の組の選択性エッチを実行するステップと、
前記ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのドレイン領域を形成するために第３の組の１つまたは複数の材料を堆積させるステップと、
前記ソース領域ダミー層を除去するために第４の組の選択性エッチを実行するステップと、
前記ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのソース領域を形成するために第４の組の１つまたは複数の材料を堆積させるステップとによって同時に形成される、請求項２３に記載の方法。
【請求項２５】
プロセッサ実行可能命令を含む非一時的コンピュータ可読媒体であって、前記プロセッサ実行可能命令が、プロセッサによって実行されると、前記プロセッサに、
基板上に第１のナノワイヤ電界効果トランジスタ（ＦＥＴ）を形成するステップと、
ナノワイヤが前記第１のナノワイヤＦＥＴおよび第２のナノワイヤＦＥＴに電気的に結合されるように、前記第１のナノワイヤＦＥＴ上に前記第２のナノワイヤＦＥＴを形成するステップとによって、前記基板上でのナノワイヤＦＥＴスタックの形成を開始させる、非一時的コンピュータ可読媒体。
【請求項２６】
前記基板上での前記ナノワイヤＦＥＴスタックの形成を開始するステップが、前記基板上に層スタックを形成するステップをさらに含み、前記層スタックが、ゲート領域ダミー層と、ドレイン領域ダミー層と、ソース領域ダミー層とを含む、請求項２５に記載の非一時的コンピュータ可読媒体。
【請求項２７】
前記基板上での前記ナノワイヤＦＥＴスタックの形成を開始するステップが、前記層スタックを形成するステップの後に、
前記層スタック内に開口を形成するために第１の組の選択性エッチを実行するステップと、
前記ナノワイヤを形成するために前記開口内に第１の組の１つまたは複数の材料を堆積させるステップと、
前記ゲート領域ダミー層を除去するために第２の組の選択性エッチを実行するステップと、
前記ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのゲート領域を形成するために第２の組の１つまたは複数の材料を堆積させるステップと、
前記ドレイン領域ダミー層を除去するために第３の組の選択性エッチを実行するステップと、
前記ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのドレイン領域を形成するために第３の組の１つまたは複数の材料を堆積させるステップと、
前記ソース領域ダミー層を除去するために第４の組の選択性エッチを実行するステップと、
前記ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのソース領域を形成するために第４の組の１つまたは複数の材料を堆積させるステップとをさらに含む、請求項２６に記載の非一時的コンピュータ可読媒体。
【請求項２８】
集積回路をサポートするための手段と、
サポートするための前記手段に結合された電荷キャリアを供給するための第１の手段と、
サポートするための前記手段に結合された電荷キャリアを収集するための手段と、
電荷キャリアを供給するための前記第１の手段と電荷キャリアを収集するための前記手段との間に配置された、導電性チャネルを制御するための第１の手段と、
サポートするための前記手段に結合された電荷キャリアを供給するための第２の手段と、
電荷キャリアを供給するための前記第２の手段と電荷キャリアを収集するための前記手段との間に配置された、前記導電性チャネルを制御するための第２の手段と、
前記導電性チャネルを形成するための手段であって、電荷キャリアを供給するための前記第１の手段と、前記導電性チャネルを制御するための前記第１の手段と、電荷キャリアを収集するための前記手段と、前記導電性チャネルを制御するための前記第２の手段と、電荷キャリアを供給するための前記第２の手段とに結合され、サポートするための前記手段の表面に平行な１００ナノメートル未満の寸法を有する、手段とを含む、デバイス。
【請求項２９】
サポートするための前記手段の前記表面に平行な、前記導電性チャネルを形成するための前記手段の前記寸法が、１０ナノメートル未満である、請求項２８に記載のデバイス。
【請求項３０】
サポートするための前記手段に結合された、電荷キャリアを収集するための少なくとも１つの第２の手段と、
電荷キャリアを収集するための前記少なくとも１つの第２の手段と電荷キャリアを供給するための前記第２の手段との間に配置された、前記導電性チャネルを制御するための少なくとも１つの追加の手段であって、前記導電性チャネルを形成するための前記手段が、電荷キャリアを収集するための前記少なくとも１つの第２の手段と前記導電性チャネルを制御するための前記少なくとも１つの追加の手段とに結合される、手段とをさらに含む、請求項２８に記載のデバイス。
【請求項３１】
集積回路をサポートするための手段と、
サポートするための前記手段に結合された電荷キャリアを収集するための第１の手段と、
サポートするための前記手段に結合された電荷キャリアを供給するための手段と、
電荷キャリアを収集するための前記第１の手段と電荷キャリアを供給するための前記手段との間に配置された、導電性チャネルを制御するための第１の手段と、
サポートするための前記手段に結合された電荷キャリアを収集するための第２の手段と、
電荷キャリアを収集するための前記第２の手段と電荷キャリアを供給するための前記手段との間に配置された、前記導電性チャネルを制御するための第２の手段と、
前記導電性チャネルを形成するための手段であって、電荷キャリアを収集するための前記第１の手段と、前記導電性チャネルを制御するための前記第１の手段と、電荷キャリアを供給するための前記手段と、前記導電性チャネルを制御するための前記第２の手段と、電荷キャリアを収集するための前記第２の手段とに結合され、サポートするための前記手段の表面に平行な１００ナノメートル未満の寸法を有する、手段とを含む、デバイス。
【請求項３２】
サポートするための前記手段の前記表面に平行な、前記導電性チャネルを形成するための前記手段の前記寸法が、１０ナノメートル未満である、請求項３１に記載のデバイス。
【請求項３３】
サポートするための前記手段に結合された電荷キャリアを供給するための少なくとも１つの第２の手段と、
電荷キャリアを供給するための前記少なくとも１つの第２の手段と電荷キャリアを収集するための前記第２の手段との間に配置された前記導電性チャネルを制御するための少なくとも１つの追加の手段であって、前記導電性チャネルを形成するための前記手段が、電荷キャリアを供給するための前記少なくとも１つの第２の手段と前記導電性チャネルを制御するための前記少なくとも１つの追加の手段とに結合される、手段とをさらに含む、請求項３１に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１６年２月１日に出願された「ＶＥＲＴＩＣＡＬＬＹ  ＳＴＡＣＫＥＤ  ＮＡＮＯＷＩＲＥ  ＦＩＥＬＤ  ＥＦＦＥＣＴ  ＴＲＡＮＳＩＳＴＯＲＳ」という名称の米国仮特許出願第６２／２８９，８１９号、および２０１６年４月１２日に出願された「ＶＥＲＴＩＣＡＬＬＹ  ＳＴＡＣＫＥＤ  ＮＡＮＯＷＩＲＥ  ＦＩＥＬＤ  ＥＦＦＥＣＴ  ＴＲＡＮＳＩＳＴＯＲＳ」という名称の米国非仮特許出願第１５／０９７，１４２号の優先権を主張し、上述の出願の各々の内容全体が、参照により本明細書に明確に組み込まれる。
【０００２】
本開示は、一般に、縦積層型ナノワイヤ電界効果トランジスタに関する。
【背景技術】
【０００３】
技術の進歩は、より小型で、より強力なコンピューティングデバイスをもたらしてきた。たとえば、携帯電話およびスマートフォンなどのワイヤレス電話機、タブレット、およびラップトップコンピュータを含めた、様々なポータブルパーソナルコンピューティングデバイスは、小型であり、軽量であり、ユーザによる持ち運びが容易である。これらのデバイスは、ワイヤレスネットワークを介して音声およびデータパケットを伝達することができる。さらに、多くのそのようなデバイスは、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤなどの追加の機能を組み込んでいる。また、そのようなデバイスは、インターネットへのアクセスに使用できるウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む、実行可能命令を処理することができる。したがって、これらのデバイスは、かなりの計算能力を含むことができる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般に、コンピューティングデバイスは、処理ロジックに使用されるトランジスタおよびメモリデバイスに使用されるトランジスタなど、多数のトランジスタを使用する。コンピューティングデバイスは継続的にサイズを縮小しているので、各トランジスタのサイズが縮小され得ないならば、様々な集積回路内のトランジスタに関連する占有面積は増加する傾向にある。各トランジスタのサイズが縮小されると、トランジスタ間のばらつきが増加する可能性がある。たとえば、しきいの電圧など、トランジスタ間の特性のばらつきは、各トランジスタのサイズが縮小するにつれて増加する傾向がある。トランジスタの数の多さおよび回路の複雑さのために、トランジスタ間のばらつきは、対処することがますます困難になりつつある問題である。
【課題を解決するための手段】
【０００５】
特定の態様では、デバイス（たとえば、集積回路または集積回路を含む装置）は、基板と、第１のナノワイヤＦＥＴと、基板と第１のナノワイヤＦＥＴとの間に配置された第２のナノワイヤＦＥＴとを含む。第１のナノワイヤは、第１のナノワイヤＦＥＴと第２のナノワイヤＦＥＴとに電気的に結合される。したがって、第１のナノワイヤＦＥＴおよび第２のナノワイヤＦＥＴは、縦型ナノワイヤＦＥＴスタックを形成する。この文脈では、縦型は、基板の表面に対して実質的に垂直に延びることを指す。
【０００６】
特定の態様では、方法は、ナノワイヤＦＥＴスタックを形成するために、基板上に第１のナノワイヤＦＥＴを形成するステップと、第１のナノワイヤＦＥＴ上に第２のナノワイヤＦＥＴを形成するステップとを含む。ナノワイヤＦＥＴスタックは、第１のナノワイヤＦＥＴと第２のナノワイヤＦＥＴとに電気的に結合されたナノワイヤを含む。方法は、第１のナノワイヤＦＥＴと第２のナノワイヤＦＥＴとを同時に形成するステップを含み得る。
【０００７】
別の特定の態様では、非一時的コンピュータ可読媒体はプロセッサ実行可能命令を記憶し、プロセッサ実行可能命令は、プロセッサによって実行されると、プロセッサに、基板上でのナノワイヤＦＥＴスタックの形成を開始させる。ナノワイヤＦＥＴスタックは、基板上に第１のナノワイヤＦＥＴを形成するステップと、ナノワイヤが第１のナノワイヤＦＥＴと第２のナノワイヤＦＥＴとに電気的に結合されるように第１のナノワイヤＦＥＴ上に第２のナノワイヤＦＥＴを形成するステップとによって形成され得る。
【０００８】
別の特定の態様では、デバイス（たとえば、集積回路または集積回路を含む装置）は、集積回路をサポートするための手段を含む。デバイスはまた、サポートするための手段に結合された電荷キャリアを供給するための第１の手段と、サポートするための手段に結合された電荷キャリアを収集するための手段とを含む。デバイスはまた、導電性チャネルを制御するための第１の手段を含む。導電性チャネルを制御するための第１の手段は、電荷キャリアを供給するための第１の手段と電荷キャリアを収集するための手段との間に配置される。デバイスは、サポートするための手段に結合された電荷キャリアを供給するための第２の手段と、導電性チャネルを制御するための第２の手段とをさらに含む。導電性チャネルを制御するための第２の手段は、電荷キャリアを供給するための第２の手段と電荷キャリアを収集するための手段との間に配置される。デバイスはまた、電荷キャリアを供給するための第１の手段と、導電性チャネルを制御するための第１の手段と、電荷キャリアを収集するための手段と、導電性チャネルを制御するための第２の手段と、電荷キャリアを供給するための第２の手段とに結合された導電性チャネルを形成するための手段を含む。導電性チャネルを形成するための手段は、サポートするための手段の表面に平行な、１００ナノメートル未満の寸法を有する。
【０００９】
別の特定の態様では、デバイス（たとえば、集積回路または集積回路を含む装置）は、集積回路をサポートするための手段を含む。デバイスはまた、サポートするための手段に結合された電荷キャリアを収集するための第１の手段と、サポートするための手段に結合された電荷キャリアを供給するための手段とを含む。デバイスはさらに、導電性チャネルを制御するための第１の手段を含む。導電性チャネルを制御するための第１の手段は、電荷キャリアを収集するための第１の手段と電荷キャリアを供給するための手段との間に配置される。デバイスはまた、サポートするための手段に結合された電荷キャリアを収集するための第２の手段と、導電性チャネルを制御するための第２の手段とを含む。導電性チャネルを制御するための第２の手段は、電荷キャリアを収集するための第２の手段と電荷キャリアを供給するための手段との間に配置される。デバイスは、電荷キャリアを収集するための第１の手段と、導電性チャネルを制御するための第１の手段と、電荷キャリアを供給するための手段と、導電性チャネルを制御するための第２の手段と、電荷キャリアを収集するための第２の手段とに結合された導電性チャネルを形成するための手段をさらに含む。導電性チャネルを形成するための手段は、サポートするための手段の表面に平行な、１００ナノメートル未満の寸法を有する。
【００１０】
本開示の態様、利点、および特徴は、以下のセクション、すなわち図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む本願全体を検討した後に明らかとなるであろう。
【図面の簡単な説明】
【００１１】
【図１Ａ】本開示の特定の態様によるナノワイヤＦＥＴスタックを示す図である。
【図１Ｂ】本開示の特定の態様によるナノワイヤＦＥＴスタックを示す図である。
【図１Ｃ】本開示の特定の態様によるナノワイヤＦＥＴスタックを示す図である。
【図１Ｄ】図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタックのうちの１つまたは複数に対応する回路を示す図である。
【図２】本開示の特定の態様による複数のナノワイヤＦＥＴスタックを含む集積回路を示す図である。
【図３】本開示の特定の態様による複数のナノワイヤＦＥＴスタックを含む集積回路を示す図である。
【図４】本開示の特定の態様による複数のナノワイヤＦＥＴスタックを製造するプロセスの第１の製造段階を示す図である。
【図５】本開示の特定の態様による複数のナノワイヤＦＥＴスタックを製造するプロセスの第２の製造段階を示す図である。
【図６】本開示の特定の態様による複数のナノワイヤＦＥＴスタックを製造するプロセスの第３の製造段階を示す図である。
【図７】本開示の特定の態様による複数のナノワイヤＦＥＴスタックを製造するプロセスの第４の製造段階を示す図である。
【図８】本開示の特定の態様による複数のナノワイヤＦＥＴスタックを製造するプロセスの第５の製造段階を示す図である。
【図９】本開示の特定の態様による複数のナノワイヤＦＥＴスタックを製造するプロセスの第６の製造段階を示す図である。
【図１０】本開示の特定の態様による複数のナノワイヤＦＥＴスタックを製造するプロセスの第７の製造段階を示す図である。
【図１１】本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第１の製造段階を示す図である。
【図１２】本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第２の製造段階を示す図である。
【図１３】本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第３の製造段階を示す図である。
【図１４】本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第４の製造段階を示す図である。
【図１５】本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第５の製造段階を示す図である。
【図１６】本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第６の製造段階を示す図である。
【図１７】本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第７の製造段階を示す図である。
【図１８】本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第８の製造段階を示す図である。
【図１９】本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第９の製造段階を示す図である。
【図２０】本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第１０の製造段階を示す図である。
【図２１】本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第１１の製造段階を示す図である。
【図２２】本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第１２の製造段階を示す図である。
【図２３】特定のＰ型ナノワイヤＦＥＴスタックを示す図である。
【図２４】特定のＰ型ナノワイヤＦＥＴスタックの第１の断面を示す図である。
【図２５】特定のＰ型ナノワイヤＦＥＴスタックの第２の断面を示す図である。
【図２６】特定のＮ型ナノワイヤＦＥＴスタックを示す図である。
【図２７】特定のＮ型ナノワイヤＦＥＴスタックの第１の断面を示す図である。
【図２８】特定のＮ型ナノワイヤＦＥＴスタックの第２の断面を示す図である。
【図２９】本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第１の製造段階を示す図である。
【図３０】本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第２の製造段階を示す図である。
【図３１】本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第３の製造段階を示す図である。
【図３２】本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第４の製造段階を示す図である。
【図３３】本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第５の製造段階を示す図である。
【図３４】本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第６の製造段階を示す図である。
【図３５】本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第７の製造段階を示す図である。
【図３６】本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第８の製造段階を示す図である。
【図３７】本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第９の製造段階を示す図である。
【図３８】本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第１０の製造段階を示す図である。
【図３９】本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第１１の製造段階を示す図である。
【図４０】本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第１２の製造段階を示す図である。
【図４１】本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第１３の製造段階を示す図である。
【図４２】本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第１４の製造段階を示す図である。
【図４３】本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第１５の製造段階を示す図である。
【図４４】本開示の特定の態様によるナノワイヤＦＥＴスタックを製造する方法の特定の例示的実装形態のフローチャートである。
【図４５】本開示の特定の態様によるナノワイヤＦＥＴスタックを製造する方法の特定の例示的実装形態のフローチャートである。
【図４６】本開示の特定の態様によるナノワイヤＦＥＴスタックを有する集積回路を含む携帯デバイスのブロック図である。
【図４７】本開示の特定の態様によるナノワイヤＦＥＴスタックを有する集積回路を含む電子デバイスを製造するための製造プロセスの特定の例示的実装形態のデータフロー図である。
【発明を実施するための形態】
【００１２】
本開示の特定の態様が、図面を参照しながら以下で説明される。説明では、共通の特徴は、共通の参照番号によって指定される。本明細書で使用される様々な用語は、特定の実装形態を記述するために使用されるにすぎず、制限するものではない。たとえば、単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。さらに、「備える」および「備えている」という用語が、「含む」または「含んでいる」と互換的に使用され得ることが理解され得る。さらに、「ここにおいて」という用語が「ここで」という用語と互換的に使用され得ることを理解されよう。本明細書では、構造、構成要素、動作などの要素を修正するのに使用される順序を示す用語（たとえば、「第１の」、「第２の」、「第３の」など）は、それ自体、別の要素に関する要素の優先順位または順序を示しておらず、要素を、（順序を示す用語の使用を別にすれば）同じ名前を有する別の要素から区別しているだけである。本明細書で使用される「組」という用語は、１つまたは複数の要素のグループ化を指し、「複数」という用語は、複数の要素を指す。
【００１３】
ナノワイヤ電界効果トランジスタ（ＦＥＴ）は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のゲート領域との間に延びる１つまたは複数のナノワイヤを含む。一般的に、ナノワイヤは導電性（または半導電性）であり、ソース領域とドレイン領域との間にチャネルを形成する。チャネルは、ゲート領域に印加される電流または電圧に基づいて開かれるかまたは閉じられる。ナノワイヤＦＥＴは、ｆｉｎＦＥＴなど、他のタイプのトランジスタと比較して静電チャネル制御における改善をもたらすことができる。しかしながら、横方向に配列されたナノワイヤＦＥＴ（たとえば、基板の表面にほぼ平行に配列されたナノワイヤＦＥＴ）は、占有面積が増加するという、他のタイプのトランジスタと同じ問題を抱える。
【００１４】
本明細書で開示する態様は、縦積層型ナノワイヤＦＥＴ（たとえば、集積回路の基板の表面に実質的に垂直に延びるスタックを形成するように配列されたナノワイヤＦＥＴ）を含む。縦積層型ナノワイヤＦＥＴは、スタック内の各トランジスタがいつでもアクティブである（たとえば、開いたチャネルを有する）かまたは非アクティブである（たとえば、閉じたチャネルを有する）のいずれかであるように、共通のゲート線、共通のソース線、および共通のドレイン線を有する複数のトランジスタを含み得る。この構成では、ナノワイヤＦＥＴスタックは複数のトランジスタを含むが、スタックのトランジスタは単一のトランジスタとして連携して働き得る。したがって、スタックは、スタック内のトランジスタの数に基づいて所望の特性（たとえば、駆動強度）を有するように形成され得る。例示のために、集積回路の設計の間に、スタックの駆動強度は、スタックにより多くのトランジスタを追加することによって増大され得るか、またはスタックの駆動強度は、スタック内のトランジスタの数を低減することによって低下され得る。
【００１５】
ばらつきは（横方向に配列されたトランジスタにあるようなフィーチャ幅（ｆｅａｔｕｒｅ  ｗｉｄｔｈ）ではなく）層厚さにおける差に関連し、層厚さはフィーチャ幅より精密にかつ確実に制御され得るので、垂直に積み重ねられたナノワイヤＦＥＴによって、トランジスタスタック間のばらつきは縮小され得る。
【００１６】
特定の態様では、複数の縦型ナノワイヤＦＥＴスタックを同時に形成する方法が、説明される。かなりの数の縦積層型ナノワイヤＦＥＴを形成することを可能にするプロセスフローが説明され、縦積層型ナノワイヤＦＥＴは、Ｐ型トランジスタとＮ型トランジスタの両方を含み得るか、異なる駆動強度などの異なる特性を有するスタックを含み得るか、またはそれらの組合せを含み得る。たとえば、第１のナノワイヤＦＥＴスタックは第１の数のナノワイヤＦＥＴを含み得、同じ基板上の第２のナノワイヤＦＥＴスタックは異なる数のナノワイヤＦＥＴを含み得る。この例では、第１のスタックの駆動強度は、第２のスタックの駆動強度と異なる場合がある。第１のスタックおよび第２のスタックは、同時にまたは部分的に同時に形成され得る。
【００１７】
図１Ａは、本開示の特定の態様によるナノワイヤＦＥＴスタック１００を示す図である。ナノワイヤＦＥＴスタック１００は、基板（図２および図３に示す基板２０２など）の上方に（図１Ａに示す視点において）垂直に配列された複数の層を含む。ナノワイヤＦＥＴスタック１００は、層の各々を通して延びるナノワイヤ１０１を含む。ナノワイヤＦＥＴスタック１００の様々な層は、ソース線１１１、ドレイン線１１３およびゲート線１１２などの導電線に電気的に結合される。したがって、図１Ａでは、ナノワイヤＦＥＴスタック１００のナノワイヤＦＥＴは、ナノワイヤＦＥＴスタック１００のナノワイヤＦＥＴが同時に制御されるように結合される。このようにして、ナノワイヤＦＥＴスタック１００は、単一のトランジスタとして効果的に働く。
【００１８】
図１Ａでは、ナノワイヤＦＥＴスタック１００は、ソース領域層１０２、１０６および１１０を含む複数のソース領域層を含む。加えて、ナノワイヤＦＥＴスタック１００は、ゲート領域層１０３、１０５、１０７および１０９を含む複数のゲート領域層を含む。さらにナノワイヤＦＥＴスタック１００は、第１のドレイン領域層１０４と第２のドレイン領域層１０８とを含む複数のドレイン領域層を含む。様々な層は、ゲート領域層が各ソース領域層と対応するドレイン領域層との間にあるように配列される。たとえば、第１のナノワイヤＦＥＴ１１４（図１Ａの破線を使用して囲まれる）は、第１のソース領域層１０２、第１のゲート領域層１０３および第１のドレイン領域層１０４によって形成される。ナノワイヤＦＥＴスタック１００はまた、第１のドレイン領域層１０４、第２のゲート領域層１０５および第２のソース領域層１０６によって形成された第２のナノワイヤＦＥＴ１１５（図１Ａの点線を使用して囲まれる）を含む。加えて、図１Ａでは、ナノワイヤＦＥＴスタック１００は、第２のソース領域層１０６、第３のゲート領域層１０７および第２のドレイン領域層１０８によって形成された第３のナノワイヤＦＥＴ１１６（図１Ａの鎖線を使用して囲まれる）を含む。さらに、ナノワイヤＦＥＴスタック１００は、第２のドレイン領域層１０８、第４のゲート領域層１０９および第３のソース領域層１１０によって形成された第４のナノワイヤＦＥＴ１１７（図１Ａの点線を使用して囲まれる）を含む。ナノワイヤＦＥＴスタック１００は４つのナノワイヤＦＥＴ１１４〜１１７を含むように図１Ａに示されるが、他の実装形態では、ナノワイヤＦＥＴスタックは、５つ以上のナノワイヤＦＥＴまたは３つ以下のナノワイヤＦＥＴを含んでもよい。
【００１９】
図１Ｂは、本開示の特定の態様によるナノワイヤＦＥＴスタック１２０を示す図である。図１Ｂでは、層は、第１のドレイン領域層１０４が最上層であるように再配列される。したがって、第１のドレイン領域層１０４、第１のゲート領域層１０３および第１のソース領域層１０２は第１のナノワイヤＦＥＴを形成し、第１のソース領域層１０２、第２のゲート領域層１０５および第２のドレイン領域層１０８は第２のナノワイヤＦＥＴを形成し、第２のドレイン領域層１０８、第３のゲート領域層１０７および第２のソース領域層１０６は第３のナノワイヤＦＥＴを形成し、かつ第２のソース領域層１０６、第４のゲート領域層１０９および第３のドレイン領域層１２４は第４のナノワイヤＦＥＴを形成する。図１を参照しながら説明したように、ナノワイヤＦＥＴスタック１２０は４つのナノワイヤＦＥＴを含むように図１Ｂに示されるが、他の実装形態では、ナノワイヤＦＥＴスタックは、５つ以上のナノワイヤＦＥＴまたは３つ以下のナノワイヤＦＥＴを含んでもよい。
【００２０】
図１Ｃは、本開示の特定の態様によるナノワイヤＦＥＴスタック１４０を示す図である。図１Ｃでは、ナノワイヤＦＥＴスタック１４０は、様々なソース領域層、ゲート領域層およびドレイン領域層を通って延びる複数のナノワイヤ１０１および１４２を含む。図１Ｃでは、ナノワイヤ１０１、１４２の各々は、基板の表面に実質的に垂直方向に延びる。２つのナノワイヤが図１Ｃに示されているが、他の実装形態では、３つ以上のナノワイヤが、特定のナノワイヤＦＥＴスタックに対して使用されてもよい。たとえば、３つ以上のナノワイヤが、特定のナノワイヤＦＥＴスタックに対して使用されてもよい。加えて、図１Ｃは、図１Ａを参照しながら説明したように配列された層を有するナノワイヤＦＥＴスタックの文脈で複数のナノワイヤを示す。他の実装形態では、複数のナノワイヤが、図１Ｂを参照しながら説明したように配列された層を有するナノワイヤＦＥＴスタック内で使用され得る。
【００２１】
図１Ｄは、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０または１４０それぞれのうちの１つまたは複数に対応する回路１６０を示す図である。図１Ｄでは、ソース線１１１、ゲート線１１２およびドレイン線１１３は、トランジスタ１６４〜１６７を含む４つのトランジスタに結合される。この配列では、単一のゲート線（ゲート線１１２）は、トランジスタ１６４〜１６７の各々を制御し、トランジスタ１６４〜１６７は、ソース線１１１およびドレイン線１１３に平行に結合される。したがって、トランジスタ１６４〜１６７は、集積回路内で単一の効果的なトランジスタとして一致して働く。トランジスタ１６４〜１６７は、ナノワイヤＦＥＴ１１４〜１１７を含み得るかまたはそれらに対応し得る。集積回路の設計の間、集積回路がより大きい駆動強度を有する単一の効果的なトランジスタを必要とする場合、別のナノワイヤＦＥＴをスタックに追加することによってより多くのトランジスタが回路１６０内に設計され得る。代替的に、集積回路がより小さい駆動強度を有する単一の効果的なトランジスタを使用し得る場合、ナノワイヤＦＥＴ（トランジスタ１６７など）をスタックから除去することによってより少ないトランジスタが回路１６０内に設計され得る。
【００２２】
開示する実装形態のうちの少なくとも１つによって提供される１つの特定の利点は、各スタックが単一の効果的なトランジスタとして働くナノワイヤＦＥＴの縦型スタックを使用することによって、トランジスタ間のばらつきが（横方向に配列されたトランジスタと比較して）低減され得る。加えて、トランジスタ間のばらつきの低減は、プロセスフローまたは占有面積をあまり犠牲にせずに達成され得る。
【００２３】
図２は、本開示の特定の態様による複数のナノワイヤＦＥＴスタックを含む集積回路２００を示す図である。図２では、複数のナノワイヤＦＥＴスタック２０４〜２０８が、基板２０２上に配列される。ナノワイヤＦＥＴスタック２０４〜２０８は、分離トレンチによって電気的に分離される。たとえば、第１の分離トレンチ２１０は、第１のナノワイヤＦＥＴスタック２０４と第２のナノワイヤＦＥＴスタック２０６とを分離する。同様に、第２の分離トレンチ２１２は、第２のナノワイヤＦＥＴスタック２０６と第３のナノワイヤＦＥＴスタック２０８とを分離する。図２に示す特定の実装形態では、３つのナノワイヤＦＥＴスタック２０４、２０６、２０８が示されている。しかしながら、他の実装形態では、４つ以上のナノワイヤＦＥＴスタックまたは２つ以下のナノワイヤＦＥＴスタックが、基板２０２上に形成されてもよい。加えて、図２に示す表現は、実際の集積回路内の層の配列に対して簡略化されている。実際の集積回路内の層の配列に関するさらなる詳細が、図１１〜図４３に示されている。
【００２４】
図２はまた、ナノワイヤＦＥＴスタック２０４〜２０８の各々に対する回路図を示す。たとえば、第１の概略回路図２１４は第１のナノワイヤＦＥＴスタック２０４に対応し、第２の概略回路図２１６は第２のナノワイヤＦＥＴスタック２０６に対応し、第３の概略回路図２１８は第３のナノワイヤＦＥＴスタック２０８に対応する。
【００２５】
本明細書に示すナノワイヤスタックを形成する方法は、各ナノワイヤＦＥＴスタック内に異なる数のナノワイヤＦＥＴを形成することを可能にする。たとえば、図３は、本開示の特定の態様による複数のナノワイヤＦＥＴスタック３０４〜３０８を含む集積回路３００を示す図である。図３では、ナノワイヤＦＥＴスタック３０４〜３０８の各々は、異なる数のナノワイヤＦＥＴを含む。たとえば、図３では、第１のナノワイヤＦＥＴスタック３０４は第２のナノワイヤＦＥＴスタック３０６に隣接し、第３のナノワイヤＦＥＴスタック３０８は第２のナノワイヤＦＥＴスタック３０６に隣接する。第１のナノワイヤＦＥＴスタック３０４、第２のナノワイヤＦＥＴスタック３０６および第３のナノワイヤＦＥＴスタック３０８はすべて、基板２０２上に形成される。
【００２６】
図３はまた、ナノワイヤＦＥＴスタック３０４〜３０８の各々を表す回路図を示す。したがって、第１の概略回路図３１４は第１のナノワイヤＦＥＴスタック３０４に対応し、第２の概略回路図３１６は第２のナノワイヤＦＥＴスタック３０６に対応し、第３の概略回路図３１８は第３のナノワイヤＦＥＴスタック３０８に対応する。図示のように、第１のナノワイヤＦＥＴスタック３０４は３つのナノワイヤＦＥＴを含み、第２のナノワイヤＦＥＴスタック３０６は２つのナノワイヤＦＥＴを含み、第３のナノワイヤＦＥＴスタック３０８は１つのナノワイヤＦＥＴを含む。
【００２７】
ナノワイヤＦＥＴスタック３０４〜３０８は、各々が異なる数のトランジスタまたはナノワイヤＦＥＴを含むように示されているが、他の実装形態では、複数のナノワイヤＦＥＴスタックが同じ数のナノワイヤＦＥＴを含んでもよく、１つまたは複数の他のナノワイヤＦＥＴスタックが、異なる数のナノワイヤＦＥＴを含んでもよい。加えて、図３のナノワイヤＦＥＴスタック３０４〜３０８は、スタック当たり１つのナノワイヤＦＥＴから３つのナノワイヤＦＥＴにわたるように示されているが、ナノワイヤＦＥＴスタック３０４〜３０８は、異なる数のナノワイヤＦＥＴを含み得る。たとえば、ナノワイヤＦＥＴスタック３０４〜３０８は、４つ以上のナノワイヤＦＥＴを含み得る。図３に示す表現は、実際の集積回路内の層の配列に対して簡略化されている。実際の集積回路内の層の配列に関するさらなる詳細が、図１１〜図４３に示されている。
【００２８】
図４〜図１０は、１つまたは複数のナノワイヤＦＥＴスタックを含む集積回路を形成するプロセスの間の様々な製造段階を示す。たとえば、プロセスは、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０、１４０それぞれのうちの１つなど、単一のナノワイヤＦＥＴスタックを形成するために使用され得る。別の例として、プロセスは、複数のナノワイヤＦＥＴスタックを同時に形成するために使用され得る。例示のために、プロセスは、図２の集積回路２００または図３の集積回路３００を形成するために使用され得る。プロセスの簡略化バージョンが、図４〜図１０に示されている。プロセスの特定の態様が、図１１〜図４３により詳細に示されている。
【００２９】
図４は、本開示の特定の態様による複数のナノワイヤＦＥＴスタックを製造するプロセスの第１の製造段階を示す図である。図４に示す第１の製造段階は、基板２０２上に複数のダミー層（たとえば、層スタック）を形成するステップを含む。層スタックは、ソース領域ダミー層４０２、４０６および４１０などの複数のソース領域ダミー層と、ゲート領域ダミー層４０３、４０５、４０７および４０９を含む複数のゲート領域ダミー層と、ドレイン領域ダミー層４０４および４０８などの複数のドレイン領域ダミー層とを含む。層スタックのダミー層は、分離層４１２によって互いに分離される。特定の態様によれば、図４に示すダミー層のスタックは、図１１または図２９に示すダミー層のスタックの簡略化された表現に対応するかまたは簡略化された表現である。
【００３０】
層スタックの様々なダミー層の材料は、プロセスが、一度に１つのダミー層を選択的にエッチングするために利用可能であるように選択される。たとえば、基板２０２はバルクシリコン（Ｓｉ）からなるかまたはそれを含み、分離層４１２は窒化ケイ素（ＳｉＮ）からなるかまたはそれを含み、ソース領域ダミー層は二酸化ケイ素（ＳｉＯ２）からなるかまたはそれを含み、ゲート領域ダミー層はオキシ炭化ケイ素（ＳｉＯＣ）からなるかまたはそれを含み、ドレイン領域ダミー層は窒化アルミニウム（ＡｌＮ）からなるかまたはそれを含むことができる。図４に示す層の特定の配列は、他の実装形態では変更されてもよい。たとえば、分離層は、基板２０２とソース領域ダミー層４１０との間に形成され得る。別の例として、層スタックは、各ナノワイヤＦＥＴスタック内にいくつのナノワイヤＦＥＴが形成されるかに応じて、より多いダミー層またはより少ないダミー層を含み得る。また、図４では、層スタックは、基板２０２の図示の部分全体にわたって形成されるように示されている。しかしながら、他の実装形態では、層スタック（または層スタックの部分、たとえば特定の層）は、基板２０２のターゲット領域上にのみ、または基板２０２の表面全体の上に形成され得る。さらに他の実装形態では、層スタックのダミー層の順序は、図４に示す順序と異なってもよい。例示のために、図４では、最上部のダミー層は、第１のソース領域ダミー層４０２であるが、他の実装形態では、最上部のダミー層はドレイン領域ダミー層であってもよい。
【００３１】
図５は、本開示の特定の態様による複数のナノワイヤＦＥＴスタックを製造するプロセスの第２の製造段階を示す図である。図５に示す第２の製造段階は、図４の第１の製造段階に続くものであり得る。
【００３２】
図５の第２の製造段階では、分離トレンチが、ナノワイヤＦＥＴスタックのエリアを分離するために形成され得る。たとえば、第１の分離トレンチ５０２および第２の分離トレンチ５０４が、形成され得る。第１のナノワイヤＦＥＴ領域５０６が、第１の分離トレンチ５０２によって第２のナノワイヤＦＥＴ領域５０８から分離される。加えて、第３のナノワイヤＦＥＴ領域５１０が、第２の分離トレンチ５０４によって第２のナノワイヤＦＥＴ領域５０８から分離される。
【００３３】
特定の態様では、分離トレンチ５０２および５０４は、一連の選択性エッチステップを使用して、ダミー層の各々を通して基板２０２の中までエッチングすることによって形成される。たとえば、パターンレジスト層またはハードマスクが第１のソース領域ダミー層４０２の上に形成され、ダミー層を選択的にエッチングして、分離トレンチ５０２および５０４に対応する開口を形成するために使用され得る。開口が形成された後、１つまたは複数の材料が、分離トレンチ５０２、５０４を形成するために堆積され得る。たとえば、オキシ炭化ケイ素（ＳｉＯＣ）が、開口内に堆積され得る。分離トレンチ５０２および５０４を形成するために１つまたは複数の材料を堆積した後、余分な材料が、化学機械研磨（ＣＭＰ）などの平坦化プロセスを使用して除去され得る。特定の態様による分離トレンチの形成は、図１１により詳細に示される。
【００３４】
図６は、本開示の特定の態様による複数のナノワイヤＦＥＴスタックを製造するプロセスの第３の製造段階を示す図である。図６に示す第３の製造段階は、図５の第２の製造段階に続くものであり得る。
【００３５】
図６の第３の製造段階では、ナノワイヤが、ナノワイヤＦＥＴ領域５０６〜５１０の各々の中に形成され得る。たとえば、図６では、第１のナノワイヤ６０２が第１のナノワイヤＦＥＴ領域５０６内に形成され、第２のナノワイヤ６０４が第２のナノワイヤＦＥＴ領域５０８内に形成され、第３のナノワイヤ６０６が第３のナノワイヤＦＥＴ領域５１０内に形成される。
【００３６】
図６に示す特定の実装形態では、第１のナノワイヤ６０２および第２のナノワイヤ６０４は第１の型であり、第３のナノワイヤ６０６は第２の型である。たとえば、第１のナノワイヤ６０２および第２のナノワイヤ６０４はＮ型であり得（たとえば、Ｎ型ドーパントを含み得る）、第３のナノワイヤ６０６はＰ型であり得る（たとえば、Ｐ型ドーパントを含み得る）。図６は、各ナノワイヤＦＥＴ領域内に形成された１つのナノワイヤを示すが、他の実装形態では、２つ以上のナノワイヤが、各ナノワイヤＦＥＴ領域内に形成され得る。たとえば、図１Ｃを参照しながら説明したように、２つ以上のナノワイヤが、ナノワイヤＦＥＴ領域５０６〜５１０のうちの１つまたは複数の中に形成され得る。加えて、図６は複数のＮ型ナノワイヤ６０２および６０４と１つのＰ型ナノワイヤ６０６とを形成するステップを示すが、他の実装形態では、特定の集積回路の設計に応じて複数のＰ型ナノワイヤが形成されてもよく、または１つの型ですべてのナノワイヤが形成されてもよい。
【００３７】
ナノワイヤ６０２〜６０６の各々を形成するために、一連の選択性エッチが、ナノワイヤ材料のために層スタック内に開口を設けるために実行され得る。ナノワイヤのために開口が形成された後、一組の１つまたは複数の材料が、ナノワイヤを形成するために開口の中に堆積（またはエピタキシャル成長）され得る。異なる型のナノワイヤが形成されるとき、図６に示すように、ナノワイヤ６０２および６０４などの第１の組のナノワイヤが、パターンレジスト層またはハードマスクを使用して形成され得る。その後、第１の組のナノワイヤが保護され得る一方で、ナノワイヤ６０６などの第２の組のナノワイヤが、別のパターンレジスト層またはハードマスクを使用して形成される。特定の態様によるナノワイヤの形成は、図１２により詳細に示される。
【００３８】
図７は、本開示の特定の態様による複数のナノワイヤＦＥＴスタックを製造するプロセスの第４の製造段階を示す図である。図７に示す第４の製造段階は、図６の第３の製造段階に続くものであり得る。
【００３９】
図７の第４の製造段階では、連絡通路（ａｃｃｅｓｓ  ｗａｙ）が、層スタックの中に形成され得る。たとえば、連絡通路は、ソース連絡通路７０２、７１２および７１４と、ゲート連絡通路７０４、７１０および７１６と、ドレイン連絡通路７０６、７０８および７１８とを含み得る。連絡通路７０２〜７１８は、一連の選択性エッチを使用して形成され得る。たとえば、第１のパターンレジスト層またはハードマスクが、ソース連絡通路７０２、７１２および７１４に対応する層スタック内に開口を形成するために一組の選択性エッチプロセスを案内するために形成され得る。その後、１つまたは複数の第１の充填材料が、開口を充填するために堆積され、図７に示すソース連絡通路７０２、７１２および７１４が形成され得る。ソース連絡通路７０２、７１２および７１４が形成された後、第２のパターンレジスト層またはハードマスクが、ゲート連絡通路７０４、７１０および７１６に対応する層スタック内に開口を形成するために別の組の選択性エッチプロセスを案内するために形成され得る。その後、１つまたは複数の第２の充填材料が、開口を充填するために堆積され、図７に示すゲート連絡通路７０４、７１０および７１６が形成され得る。ゲート連絡通路７０４、７１０および７１６が形成された後、第３のパターンレジスト層またはハードマスクが、ドレイン連絡通路７０６、７０８および７１８に対応する層スタック内に開口を形成するために別の組の選択性エッチプロセスを案内するために形成され得る。その後、１つまたは複数の第３の充填材料が、開口を充填するために堆積され、図７に示すドレイン連絡通路７０６、７０８および７１８が形成され得る。他の実装形態では、ソース連絡通路、ゲート連絡通路およびドレイン連絡通路が、異なる順序で形成され得る。
【００４０】
連絡通路を充填するために使用される材料（たとえば、第１の充填材料、第２の充填材料および第３の充填材料）は、互いに対して、ダミー層に対して、または両方に対して高いエッチ選択性を有するように選択され得る。たとえば、連絡通路は、ダミー層に対して十分なエッチ選択性をもたらすために、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣＮまたはＳｉＣで充填され得る。
【００４１】
集積回路が、Ｎ型ナノワイヤを有するナノワイヤＦＥＴ（Ｎ型ナノワイヤＦＥＴ）とＰ型ナノワイヤを有するナノワイヤＦＥＴ（Ｐ型ナノワイヤＦＥＴ）とを含むとき、異なるゲート連絡通路が、異なるナノワイヤＦＥＴの型に対して形成され得る。たとえば、第１の型のゲート連絡通路がＮ型ナノワイヤＦＥＴに対して形成され、第２の（異なる）型のゲート連絡通路がＰ型ナノワイヤＦＥＴに対して形成され得る。例示のために、図７では、ナノワイヤ６０２および６０４はＮ型である。したがって、ゲート連絡通路７０４および７１０は同時に形成され、各々は同じ充填材料で充填され得る。しかしながら、ナノワイヤ６０６はＰ型である。したがって、ゲート連絡通路７１６は、（たとえば、異なるパターンフォトレジスト層またはハードマスクを使用して）ゲート連絡通路７０４および７１０とは別々に形成され、ゲート連絡通路７０４および７１０の充填材料に対して高いエッチ選択性を有する異なる充填材料で充填され得る。
【００４２】
特定の態様による連絡通路の形成は、図１５〜図１７および図３０〜図３８により詳細に示される。各連絡通路は、連絡通路の型に対応する型のダミー層までまたはその中に延びる。たとえば、図７では、ソース連絡通路７０２、７１２および７１４はソース領域ダミー層４１０までまたはその中に延び、ゲート連絡通路７０４、７１０および７１６はゲート領域ダミー層４０９までまたはその中に延び、ドレイン連絡通路７０６、７０８および７１８はドレイン領域ダミー層４０８までまたはその中に延びる。
【００４３】
図４〜図１０では、プロセスは、ナノワイヤＦＥＴスタック当たり４つのナノワイヤＦＥＴを形成するように示されているが、前に説明したように、プロセスは、異なるナノワイヤＦＥＴスタック内に異なる数のナノワイヤＦＥＴを形成するように使用され得る。図７の集積回路の特定のナノワイヤＦＥＴスタックが、集積回路の別のナノワイヤＦＥＴスタックより少ないナノワイヤＦＥＴで形成されるならば、２つのナノワイヤＦＥＴスタックの連絡通路は、異なるダミー層に連絡するように形成されることになる。例示のために、３つのナノワイヤＦＥＴを含むナノワイヤＦＥＴスタックが第１のナノワイヤＦＥＴ領域５０６内に形成され、４つのナノワイヤＦＥＴを含むナノワイヤＦＥＴスタックが第２のナノワイヤＦＥＴ領域５０８内に形成されるものと仮定する。この例示的な例では、ソース連絡通路７１２、ゲート連絡通路７１０およびドレイン連絡通路７０８は、図７に示すように形成されることになる。しかしながら、ソース連絡通路７０２は、ソース領域ダミー層４１０までまたはその中にではなく、ソース領域ダミー層４０６までまたはその中に延びることになる。同様に、ゲート連絡通路７０４は、ゲート領域ダミー層４０９までまたはその中にではなく、ゲート領域ダミー層４０７までまたはその中に延びることになる。ドレイン連絡通路７０６は、図７に示すように形成されることになる。図２９〜図４３に示すプロセスは、異なる数のナノワイヤＦＥＴを有するナノワイヤＦＥＴスタックの形成を示す。
【００４４】
図８は、本開示の特定の態様による複数のナノワイヤＦＥＴスタックを製造するプロセスの第５の製造段階を示す図である。図８に示す第５の製造段階は、図７の第４の製造段階に続くものであり得る。
【００４５】
図８の第５の製造段階では、ソース領域およびソース線が形成され得る。たとえば、ソース連絡通路７０２、７１２および７１４は、エッチプロセスを使用して開かれ得る。ソース連絡通路７０２、７１２および７１４が開かれた後、ソース連絡通路７０２、７１２および７１４が開かれたことによって露出されたソース領域ダミー層４０２、４０６および４１０がエッチングされ得る。たとえば、ゲート領域ダミー層４０３、４０５、４０７および４０９、ドレイン領域ダミー層４０４および４０８、ナノワイヤ６０２、６０４および６０６、分離トレンチ５０２および５０４、ならびに分離層４１２の材料と比較して、ソース領域ダミー層４０２、４０６および４１０の材料に対して高いエッチ選択性を有する化学的性質を使用する横方向（たとえば、無指向性）エッチプロセスが、ソース領域ダミー層４０２、４０６および４１０を選択的にエッチングするために使用され得る。ソース領域ダミー層４０２、４０６および４１０をエッチングすることで、ソース領域に対応するナノワイヤ６０２、６０４、６０６の部分が露出され得る。加えて、ソース領域に隣接する分離層４１２の表面が、露出され得る。
【００４６】
ソース領域ダミー層４０２、４０６および４１０をエッチングした後、ソース領域およびソース線が、１つまたは複数の材料を堆積させることによって形成され得る。たとえば、原子層堆積（ＡＬＤ）プロセスが、露出された表面上に単分子層を分離層として選択的に形成するために使用され得、それにより、後で堆積される金属層（たとえば、Ｔｉ層）は、他の金属層に短絡しない。特定の実装形態では、ＡＬＤプロセスは、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣＮまたは別の絶縁材料を堆積し得る。追加または代替として、チタン（Ｔｉ）は、露出された表面上に層を形成するために堆積され、タングステン（Ｗ）は、残りの空間を充填するために堆積され得る。ＴｉおよびＷ堆積プロセスは、ソース領域ダミー層４０２、４０６および４１０とソース連絡通路７０２、７１２および７１４とによって前に占有されていた領域を充填し、それにより、ソース領域８１２、８１６、８２０とソース線８０２、８０４および８０６とが形成される。特定の態様によるソース領域およびソース線の形成は、図１８および図３９により詳細に示される。
【００４７】
図９は、本開示の特定の態様による複数のナノワイヤＦＥＴスタックを製造するプロセスの第６の製造段階を示す図である。図９に示す第６の製造段階は、図８の第５の製造段階に続くものであり得る。
【００４８】
図９の第６の製造段階では、ドレイン領域およびドレイン線が形成され得る。たとえば、ドレイン連絡通路７０６、７０８および７１８は、エッチプロセスを使用して開かれ得る。ドレイン連絡通路７０６、７０８および７１８が開かれた後、ドレイン連絡通路７０６、７０８および７１８を開くことによって露出されたドレイン領域ダミー層４０４および４０８がエッチングされ得る。たとえば、ゲート領域ダミー層４０３、４０５、４０７および４０９、ソース領域８１２、８１６、８２０、ナノワイヤ６０２、６０４、６０６、分離トレンチ５０２および５０４、ならびに分離層４１２の材料と比較して、ドレイン領域ダミー層４０４および４０８の材料に対して高いエッチ選択性を有する化学的性質を使用する横方向（たとえば、無指向性）エッチプロセスが、ドレイン領域ダミー層４０４および４０８を選択的にエッチングするために使用され得る。ドレイン領域ダミー層をエッチングすることで、ドレイン領域に対応するナノワイヤ６０２、６０４、６０６の部分が露出され得る。加えて、ドレイン領域に隣接する分離層４１２の表面が、露出され得る。
【００４９】
ドレイン領域ダミー層４０４および４０８をエッチングした後、ドレイン領域およびドレイン線が、１つまたは複数の材料を堆積させることによって形成され得る。たとえば、原子層堆積（ＡＬＤ）プロセスが、露出された表面上に単分子層を分離層として選択的に形成するために使用され得、それにより、後で堆積される金属層（たとえば、Ｔｉ層）は、他の金属層に短絡しない。特定の実装形態では、ＡＬＤプロセスは、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣＮまたは別の絶縁材料を堆積し得る。追加または代替として、Ｔｉは、露出された表面上に層を形成するために堆積され、Ｗは、残りの空間を充填するために堆積され得る。ＴｉおよびＷ堆積プロセスは、ドレイン領域ダミー層４０４および４０８とドレイン連絡通路７０６、７０８、７１８とによって前に占有されていた領域を充填し、それにより、ドレイン領域９１４および９１８とドレイン線９０２、９０４および９０６とが形成される。特定の態様によるドレイン領域およびドレイン線の形成は、図１９および図４０により詳細に示される。
【００５０】
図１０は、本開示の特定の態様による複数のナノワイヤＦＥＴスタックを製造するプロセスの第７の製造段階を示す図である。図１０に示す第７の製造段階は、図９の第６の製造段階に続くものであり得る。
【００５１】
図１０の第７の製造段階では、ゲート領域およびゲート線が形成され得る。たとえば、ゲート連絡通路７０４、７１０、７１６は、エッチプロセスを使用して開かれ得る。ゲート連絡通路７０４、７１０、７１６が開かれた後、ゲート連絡通路７０４、７１０、７１６を開くことによって露出されたゲート領域ダミー層４０３、４０５、４０７および４０９がエッチングされ得る。たとえば、ソース領域８１２、８１６、８２０、ドレイン領域９１４および９１８、ナノワイヤ６０２、６０４、６０６、分離トレンチ５０２および５０４、ならびに分離層４１２の材料に対して、ゲート領域ダミー層４０３、４０５、４０７および４０９の材料と比較して、ゲート領域ダミー層４０３、４０５、４０７および４０９の材料に対する高いエッチ選択性を有する化学的性質を使用する横方向（たとえば、無指向性）エッチプロセスが、ゲート領域ダミー層４０３、４０５、４０７および４０９を選択的にエッチングするために使用され得る。ゲート領域ダミー層４０３、４０５、４０７および４０９をエッチングすることで、ゲート領域に対応するナノワイヤ６０２、６０４、６０６の部分が露出され得る。加えて、ゲート領域に隣接する分離層４１２の表面が、露出され得る。
【００５２】
ゲート領域ダミー層４０３、４０５、４０７および４０９をエッチングした後、ゲート領域およびゲート線が、１つまたは複数の材料を堆積させることによって形成され得る。Ｐ型ナノワイヤを有するナノワイヤＦＥＴに対するゲート領域を形成するために使用される材料と比較して、Ｎ型ナノワイヤを有するナノワイヤＦＥＴに対するゲート領域を形成するために、異なる材料が使用され得る。したがって、図１０に具体的には示されていないが、いくつかのゲート連絡通路が（たとえば、ハードマスクを使用して）保護され得る一方で、その他のゲート連絡通路は開かれる。たとえば、ゲート連絡通路７０４および７１０が開かれ得る一方で、ゲート連絡通路７１６はハードマスクによって保護される。これにより、第３のナノワイヤＦＥＴ領域５１０内のゲート領域ダミー層をエッチングすることなく、第１のナノワイヤＦＥＴ領域５０６および第２のナノワイヤＦＥＴ領域５０８内のゲート領域ダミー層をエッチングすることが可能になる。Ｎ型ナノワイヤを有するナノワイヤＦＥＴに対するゲート領域およびゲート線の形成は、それらのナノワイヤＦＥＴに関連付けられたエリア内のゲート領域ダミー層をエッチングした後、第１の組の１つまたは複数の材料を堆積させることを含み得る。Ｐ型ナノワイヤを有するナノワイヤＦＥＴに対するゲート領域およびゲート線の形成は、それらのナノワイヤＦＥＴに関連付けられたエリア内のゲート領域ダミー層をエッチングした後、第２の組の１つまたは複数の材料を堆積させることを含み得る。第１の組の１つまたは複数の材料は、第２の組の１つまたは複数の材料とは異なり得る。
【００５３】
たとえば、Ｎ型ナノワイヤ（ナノワイヤ６０２および６０４など）を有するナノワイヤＦＥＴに対して、ゲート連絡通路７０４および７１０を開いて第１のナノワイヤＦＥＴ領域５０６および第２のナノワイヤＦＥＴ領域５０８内のゲート領域ダミー層をエッチングした後、原子層堆積（ＡＬＤ）プロセスが、露出された表面上に単分子層を分離層として選択的に形成するために使用され得、それにより、後で堆積される金属層（たとえば、Ｔｉ層）は、他の金属層に短絡しない。特定の実装形態では、ＡＬＤプロセスは、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣＮまたは別の絶縁材料を堆積し得る。追加または代替として、インターフェース層が、露出されたナノワイヤ表面上に形成され得る。例示のために、インターフェース層は、熱酸化プロセス、ＡＬＤ酸化プロセス、または化学的酸化プロセスを使用して形成された酸化物（たとえば、ＳｉＯ）を含み得る。
【００５４】
インターフェース層が形成された後、酸化ハフニウム（ＨｆＯ２）が、露出された表面上に層を形成するために堆積され得る。ＴｉＡｌの層がＨｆＯ２層の上に堆積され、ＴｉＮの層がＴｉＡｌ層の上に堆積され、Ｗが残りの空間を充填するために堆積され得る。堆積プロセスは、第１のナノワイヤＦＥＴ領域５０６および第２のナノワイヤＦＥＴ領域５０８内のゲート領域ダミー層４０３、４０５、４０７および４０９によって前に占有されていた領域を充填し、かつゲート連絡通路７０４および７１０によって前に占有されていた領域を充填し得、それによりゲート領域１０１３、１０１５、１０１７および１０１９ならびにゲート線１００２および１００４の部分が形成される。
【００５５】
別の例として、Ｐ型ナノワイヤ（ナノワイヤ６０６など）を有するナノワイヤＦＥＴに対して、ゲート連絡通路７１６を開いて第３のナノワイヤＦＥＴ領域５１０内のゲート領域ダミー層４０３、４０５、４０７および４０９をエッチングした後、原子層堆積（ＡＬＤ）プロセスが、露出された表面上に単分子層を分離層として選択的に形成するために使用され得、それにより、後で堆積される金属層（たとえば、Ｔｉ層）は、他の金属層に短絡しない。特定の実装形態では、ＡＬＤプロセスは、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣＮまたは別の絶縁材料を堆積し得る。追加または代替として、インターフェース層が、露出されたナノワイヤ表面上に形成され得る。例示のために、インターフェース層は、熱酸化プロセス、ＡＬＤ酸化プロセス、または化学的酸化プロセスを使用して形成された酸化物（たとえば、ＳｉＯ）を含み得る。
【００５６】
インターフェース層が形成された後、ＨｆＯ２が、露出された表面上に層を形成するために堆積され得る。ＴｉＮの層がＨｆＯ２層の上に堆積され、Ｗが残りの空間を充填するために堆積され得る。堆積プロセスは、第３のナノワイヤＦＥＴ領域５１０内のゲート連絡通路７１６およびゲート領域ダミー層４０３、４０５、４０７および４０９によって前に占有されていた領域を充填し得、それによりゲート線１００６とゲート領域１０１３、１０１５、１０１７および１０１９の部分とが形成される。
【００５７】
特定の態様によるゲート領域およびゲート線の形成は、図２０、図２１、図４１および図４２により詳細に示される。ゲート領域およびゲート線を形成した後、図１０に示す集積回路１０００は、図２の集積回路２００に対応し、図２より図１０により詳細に示される。したがって、図２および図３を参照しながら説明した代替実装形態は、図４〜図１０を参照しながら説明した製造プロセスにも適用される。
【００５８】
図１１〜図２２は、１つまたは複数のナノワイヤＦＥＴスタックを含む集積回路を形成する別のプロセスの間の様々な製造段階を示す。たとえば、プロセスは、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０、１４０それぞれのうちの１つなど、単一のナノワイヤＦＥＴスタックを形成するために使用され得る。別の例として、プロセスは、複数のナノワイヤＦＥＴスタックを同時に形成するために使用され得る。例示のために、プロセスは、図２の集積回路２００または図３の集積回路３００を形成するために使用され得る。プロセスの簡略化バージョンが、図４〜図１０に示されている。
【００５９】
図１１は、本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第１の製造段階を示す図である。図１１に示す第１の製造段階の前に、複数のダミー層（たとえば、層スタック）が、基板１１０２上に形成される。層スタックは、ソース領域ダミー層１１２２、１１２４および１１２６などの複数のソース領域ダミー層と、ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８を含む複数のゲート領域ダミー層と、ドレイン領域ダミー層１１４２および１１４４などの複数のドレイン領域ダミー層とを含む。層スタックのダミー層は、分離層１１１２によって互いに分離される。層スタックは、図４の層スタックに対応し、基板１１０２は、図４の基板２０２に対応し得る。
【００６０】
図１１の第１の製造段階では、分離トレンチ１１５２が、ナノワイヤＦＥＴスタックのエリアを分離するために形成され得る。分離トレンチ１１５２は、図５の分離トレンチ５０２および５０４を含み得るかまたはそれらに対応し得る。分離トレンチは、分離トレンチ列１１６２、１１６４、１１６６および１１６８と分離トレンチ行１１７２、１１７４および１１７６とを含み得る。ナノワイヤＦＥＴスタックの第１の行１１８２は、分離トレンチ行１１７４によってナノワイヤＦＥＴスタックの第２の行１１８４から分離される。加えて、ナノワイヤＦＥＴスタックの第３の行１１８６は、分離トレンチ行１１７６によってナノワイヤＦＥＴスタックの第２の行１１８４から分離される。ナノワイヤＦＥＴスタックの第１の列１１９２は、分離トレンチ列１１６４によってナノワイヤＦＥＴスタックの第２の列１１９４から分離される。加えて、分離トレンチ列１１６６は、ナノワイヤＦＥＴスタックの第２の列１１９４からナノワイヤＦＥＴスタックの第３の列１１９６を分離し、分離トレンチ列１１６８は、ナノワイヤＦＥＴスタックの第３の列１１９６からナノワイヤＦＥＴスタックの第４の列１１９８を分離し得る。ナノワイヤＦＥＴスタックのエリアは、分離トレンチ列および分離トレンチ行によって画定され得る。たとえば、特定のナノワイヤＦＥＴスタックのエリア（たとえば、１つのナノワイヤＦＥＴスタック）は、分離トレンチ列１１６４および１１６６と分離トレンチ行１１７４および１１７６とによって画定され得る。複数のナノワイヤＦＥＴスタックは、格子内に配列され得る。
【００６１】
特定の態様では、分離トレンチ１１５２は、一連の選択性エッチステップを使用して、ダミー層の各々を通して基板１１０２の中までエッチングすることによって形成される。たとえば、パターンレジスト層またはハードマスクが、第１のソース領域ダミー層１１２２の上（または第１のソース領域ダミー層１１２２の上もしくは上方の分離層１１１２のうちの特定の分離層の上方）に形成され、ダミー層を選択的にエッチングして分離トレンチ１１５２に対応する開口を形成するために使用され得る。開口が形成された後、１つまたは複数の材料が、分離トレンチ１１５２を形成するために堆積され得る。たとえば、ＳｉＯＣが、開口内に堆積され得る。分離トレンチ１１５２を形成するために１つまたは複数の材料を堆積した後、余分な材料が、ＣＭＰなどの平坦化プロセスを使用して除去され得る。
【００６２】
図１２は、本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第２の製造段階を示す図である。図１２に示す第２の製造段階は、図１１の第１の製造段階に続くものであり得る。
【００６３】
図１２の第２の製造段階では、ナノワイヤのペア１２０２〜１２２４が、ナノワイヤＦＥＴスタックの各々の中に形成され得る。たとえば、図１２では、ナノワイヤの第１のペア１２０２が第１のナノワイヤＦＥＴスタック内に形成され、ナノワイヤの第２のペア１２０４が第２のナノワイヤＦＥＴスタック内に形成され、ナノワイヤの第３のペア１２０６が第３のナノワイヤＦＥＴスタック内に形成され、ナノワイヤの第４のペア１２０８が第４のナノワイヤＦＥＴスタック内に形成される。ナノワイヤのペア１２１０〜１２２４は、同様に、他のナノワイヤＦＥＴスタック内に形成され得る。
【００６４】
図１２に示す特定の実装形態では、ナノワイヤのペア１２０２〜１２１６は第１の型であり、ナノワイヤ１２１８〜１２２４のペアは第２の型である。たとえば、ナノワイヤのペア１２０２〜１２１６はＰ型であり得（たとえば、Ｐ型ドーパントを含み得）、ナノワイヤのペア１２１８〜１２２４はＮ型であり得る（たとえば、Ｎ型ドーパントを含み得る）。いくつかの実装形態では、Ｐ型ナノワイヤは第１の材料から形成され、Ｎ型ナノワイヤは第２の材料から形成され得る。図１２は、各ナノワイヤＦＥＴスタック内に形成されたナノワイヤのペアを示すが、他の実装形態では、３つ以上のナノワイヤが、各ナノワイヤＦＥＴスタック内に形成され得る。加えて、図１２はＰ型およびＮ型ナノワイヤの特定の配列を示すが、他の実装形態では、ナノワイヤの配列は異なってもよく、たとえば、特定の集積回路の設計に応じて１つの型ですべてのナノワイヤが形成されてもよく、または異なる分布の型のナノワイヤが形成されてもよい。
【００６５】
ナノワイヤのペア１２０２〜１２２４の各々を形成するために、一連の選択性エッチが、ナノワイヤ材料の堆積のために層スタック内に開口を設けるために実行され得る。開口が形成された後、一組の１つまたは複数の材料が、ナノワイヤを形成するために開口の中に堆積（またはエピタキシャル成長）され得る。異なる型のナノワイヤが形成されるとき、図１２に示すように、第１の組のナノワイヤ（たとえば、ナノワイヤのペア１２０２〜１２１６）が、パターンレジスト層またはハードマスクを使用して形成され得る。その後、第１の組のナノワイヤが保護され得る一方で、第２の組のナノワイヤ（たとえば、ナノワイヤのペア１２１８〜１２２４）が、別のパターンレジスト層またはハードマスクを使用して形成される。
【００６６】
図１３は、本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第３の製造段階を示す図である。図１３に示す第３の製造段階は、図１２の第２の製造段階に続くものであり得る。
【００６７】
図１３の第３の製造段階では、ナノワイヤのペア１２０２〜１２２４は、エッチングによってくぼまされ、ナノワイヤがエッチングされた後、分離層１３０２が堆積され得る。たとえば、図１３では、ナノワイヤのペア１２０２〜１２２４は、ナノワイヤ１２０２〜１２２４のペアの一部分を除去するために化学エッチングプロセスを使用してエッチングされ得る（たとえば、ナノワイヤのペア１２０２〜１２２４は、分離層１１１２のうちの１つの中にくぼまされ得る）。１つまたは複数の材料が、エッチングプロセスによって残されたくぼみを埋めるため、および分離層１３０２を形成するために、ナノワイヤの露出部の最上部の上に堆積され得る。加えて、１つまたは複数の材料が、分離層１３０２を形成するために、分離層１１１２、分離トレンチ１１５２、またはそれらの組合せの最上部の上に堆積され得る。特定の非限定的な例として、ＳｉＯＣが、分離層１３０２を形成するために堆積され得る。
【００６８】
図１４は、本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第４の製造段階を示す図である。図１４に示す第４の製造段階は、図１３の第３の製造段階に続くものであり得る。
【００６９】
図１４の第４の製造段階では、分離層１３０２が平坦化され、エッチ停止層１４０２が堆積され得る。たとえば、１つまたは複数のＣＭＰプロセスが、分離層１３０２を平坦化する（たとえば、その一部を除去する）ために実行され得る。１つまたは複数のＣＭＰプロセスを実行した後、エッチ停止層１４０２は、分離層１３０２、分離層１１１２、分離トレンチ１１５２、またはそれらの組合せの別の部分（たとえば、残りの部分）の最上部の上に堆積され得る。いくつかの実装形態では、エッチ停止層１４０２は、低Ｋエッチ停止層を含み得るかまたはそれに対応し得る。低Ｋエッチ停止層は、例示的で非限定的な例として、シリコン炭窒化物（ＳｉＣＮ：ｓｉｌｉｃｏｎ  ｃａｒｂｏｎ  ｎｉｔｒｉｄｅ）を含み得る。
【００７０】
図１５は、本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第５の製造段階を示す図である。図１５に示す第５の製造段階は、図１４の第４の製造段階に続くものであり得る。
【００７１】
図１５の第５の製造段階では、ゲート連絡通路が、層スタックの中に形成され得る。たとえば、ゲート連絡通路１５０２、１５０４および１５０６は、一連の選択性エッチを使用して形成され得る。例示のために、第１のパターンレジスト層またはハードマスクが、ゲート連絡通路１５０２、１５０４および１５０６に対応する層スタック内に開口を形成するために一組の選択性エッチプロセスを案内するために形成され得る。その後、１つまたは複数の第１の充填材料が、開口を充填するために堆積され得、図１５に示すゲート連絡通路１５０２、１５０４および１５０６が形成される。ゲート連絡通路１５０２、１５０４および１５０６は、図７のゲート連絡通路７０４、７１０、および７１６を含み得るかまたはそれらに対応し得る。
【００７２】
第１の充填材料は、ダミー層に対して、他の充填材料に対して、または両方に対して高いエッチ選択性を有するように選択され得る。たとえば、ゲート連絡通路は、ダミー層に対して十分なエッチ選択性をもたらすために、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣＮまたはＳｉＣで充填され得る。
【００７３】
集積回路が、Ｎ型ナノワイヤを有するナノワイヤＦＥＴ（Ｎ型ナノワイヤＦＥＴ）とＰ型ナノワイヤを有するナノワイヤＦＥＴ（Ｐ型ナノワイヤＦＥＴ）とを含むとき、異なるゲート連絡通路が、異なるナノワイヤＦＥＴの型に対して形成され得る。たとえば、第１の型のゲート連絡通路は、Ｎ型ナノワイヤＦＥＴに対して形成され、第２の（異なる）型のゲート連絡通路は、Ｐ型ナノワイヤＦＥＴに対して形成され得る。例示のために、図１５では、ナノワイヤペアの第１の行１５２０のナノワイヤおよびナノワイヤペアの第２の行１５３０のナノワイヤ（たとえば、ナノワイヤ１２０２〜１２１６）は、Ｐ型ナノワイヤである。したがって、ゲート連絡通路１５０２および１５０４（たとえば、ＰＭＯＳゲート連絡通路）は同時に形成され、各々は同じ充填材料で充填され得る。しかしながら、ナノワイヤペアの第３の行１５４０のナノワイヤは、Ｎ型ナノワイヤである。したがって、ゲート連絡通路１５０６（たとえば、ＮＭＯＳゲート連絡通路）は、（たとえば、異なるパターンフォトレジスト層またはハードマスクを使用して）ゲート連絡通路１５０２および１５０４とは別々に形成され、ゲート連絡通路１５０６は、ＰＭＯＳゲート連絡通路１５０２および１５０４の充填材料に対して高いエッチ選択性を有する異なる充填材料で充填され得る。
【００７４】
図１６は、本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第６の製造段階を示す図である。図１６に示す第６の製造段階は、図１５の第５の製造段階に続くものであり得る。
【００７５】
図１６の第６の製造段階では、ソース連絡通路が、層スタックの中に形成され得る。たとえば、ソース連絡通路１６０２および１６０４は、第２の一連の選択性エッチを使用して形成され得る。例示のために、第２のパターンレジスト層またはハードマスクが、ソース連絡通路１６０２および１６０４に対応する層スタック内に開口を形成するために第２の組の選択性エッチプロセスを案内するために形成され得る。その後、１つまたは複数の第２の充填材料が、開口を充填するために堆積され得、図１６に示すソース連絡通路１６０２および１６０４が形成される。ソース連絡通路１６０２および１６０４は、図７のソース連絡通路７０２、７１２、および７１４を含み得るかまたはそれらに対応し得る。
【００７６】
第２の充填材料は、第１の充填材料と同じでもよくまたは異なってもよい。第２の充填材料は、ダミー層に対して、他の充填材料に対して、または両方に対して高いエッチ選択性を有するように選択され得る。たとえば、ゲート連絡通路は、ダミー層に対して十分なエッチ選択性をもたらすために、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣＮまたはＳｉＣで充填され得る。
【００７７】
図１７は、本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第７の製造段階を示す図である。図１７に示す第７の製造段階は、図１６の第６の製造段階に続くものであり得る。
【００７８】
図１７の第７の製造段階では、ドレイン連絡通路が、層スタックの中に形成され得る。たとえば、ドレイン連絡通路１７０２および１７０４は、第３の一連の選択性エッチを使用して形成され得る。例示のために、第３のパターンレジスト層またはハードマスクが、ドレイン連絡通路１７０２および１７０４に対応する層スタック内に開口を形成するために第３の組の選択性エッチプロセスを案内するために形成され得る。その後、１つまたは複数の第３の充填材料が、開口を充填するために堆積され得、図１７に示すドレイン連絡通路１７０２および１７０４が形成される。ドレイン連絡通路１７０２および１７０４は、図７のドレイン連絡通路７０６、７０８および７１８を含み得るかまたはそれらに対応し得る。
【００７９】
連絡通路を充填するために使用される材料（たとえば、第１の充填材料、第２の充填材料および第３の充填材料）は、互いに対して、ダミー層に対して、または両方に対して高いエッチ選択性を有するように選択され得る。たとえば、連絡通路は、ダミー層に対して十分なエッチ選択性をもたらすために、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣＮまたはＳｉＣで充填され得る。
【００８０】
他の実装形態では、ソース連絡通路、ゲート連絡通路およびドレイン連絡通路は、異なる順序で形成され得る。各連絡通路は、連絡通路の型に対応する型のダミー層までまたはその中に延びる。たとえば、図１７では、ソース連絡通路１６０２および１６０４はソース領域ダミー層１１２６までまたはその中に延び、ゲート連絡通路１５０２、１５０４および１５０６はゲート領域ダミー層１１３８までまたはその中に延び、ドレイン連絡通路１７０２および１７０４はドレイン領域ダミー層１１４４までまたはその中に延びる。
【００８１】
図１１〜図２２では、プロセスは、ナノワイヤＦＥＴスタック当たり４つのナノワイヤＦＥＴを形成するように示されているが、前に説明したように、プロセスは、異なるナノワイヤＦＥＴスタック内に異なる数のナノワイヤＦＥＴを形成するように使用され得る。図１７の集積回路の特定のナノワイヤＦＥＴスタックが、集積回路の別のナノワイヤＦＥＴスタックより少ないナノワイヤＦＥＴで形成されるならば、図２９〜図４３を参照しながら説明するように、２つのナノワイヤＦＥＴスタックの連絡通路は、異なるダミー層に連絡するように形成されることになる。
【００８２】
図１８は、本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第８の製造段階を示す図である。図１８に示す第８の製造段階は、図１７の第７の製造段階に続くものであり得る。
【００８３】
図１８の第８の製造段階では、ソース領域およびソース線が形成され得る。たとえば、ソース連絡通路１６０２および１６０４は、エッチプロセスを使用して開かれ得る。ソース連絡通路１６０２および１６０４が開かれた後、ソース領域ダミー層１１２２、１１２４および１１２６が露出され、エッチングされ得る。たとえば、ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８、ドレイン領域ダミー層１１４２および１１４４、ナノワイヤのペア１２０２〜１２２４、分離トレンチ１１５２、ならびに分離層１１１２の材料と比較して、ソース領域ダミー層１１２２、１１２４および１１２６の材料に対する高いエッチ選択性を有する化学的性質を使用する横方向（たとえば、無指向性）エッチプロセスが、ソース領域ダミー層１１２２、１１２４および１１２６を選択的にエッチングするために使用され得る。ソース領域ダミー層１１２２、１１２４および１１２６をエッチングすることで、ソース領域に対応するナノワイヤのペア１２０２〜１２１６の部分が露出され得る。加えて、ソース領域に隣接する分離層１１１２の表面が、露出され得る。
【００８４】
ソース領域ダミー層１１２２、１１２４および１１２６をエッチングした後、ソース領域およびソース線が、１つまたは複数の材料を堆積させることによって形成され得る。たとえば、ＡＬＤプロセスが、露出された表面上に単分子層を分離層として選択的に形成するために使用され得、それにより、後で堆積される金属層（たとえば、Ｔｉ層）は、他の金属層に短絡しない。特定の実装形態では、ＡＬＤプロセスは、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣＮまたは別の絶縁材料を堆積し得る。追加または代替として、Ｔｉは、露出された表面上に層を形成するために堆積され、Ｗは、残りの空間を充填するために堆積され得る。ＴｉおよびＷ堆積プロセスは、ソース領域ダミー層１１２２、１１２４および１１２６とソース連絡通路１６０２および１６０４とによって前に占有されていた領域を充填し、それにより、ソース領域１８１２、１８１４および１８１６とソース線１８０２、１８０４、１８０６および１８０８とが形成される。ソース領域１８１２、１８１４および１８１６は、図８のソース領域８１２、８１６および８２０を含み得るかまたはそれらに対応し得る。ソース線１８０２、１８０４、１８０６および１８０８は、図８のソース線８０２、８０４および８０６を含み得るかまたはそれらに対応し得る。
【００８５】
加えて、ソース領域１８１２、１８１４および１８１６とソース線１８０２、１８０４、１８０６および１８０８とを形成した後、ソースキャップが、１つまたは複数材料を堆積させることによって形成され得る。たとえば、誘電体材料が、ソースキャップ１８２２および１８２４を形成するために、ソース線１８０２、１８０４、１８０６および１８０８の露出された部分の上に堆積され得る。ソースキャップ１８２２および１８２４は、ソース線１８０２、１８０４、１８０６および１８０８とソース領域１８１２、１８１４および１８１６とを保護（たとえば、絶縁）し得る。
【００８６】
図１９は、本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第９の製造段階を示す図である。図１９に示す第９の製造段階は、図１８の第８の製造段階に続くものであり得る。
【００８７】
図１９の第９の製造段階では、ドレイン領域およびドレイン線が形成され得る。たとえば、ドレイン連絡通路１７０２および１７０４は、エッチプロセスを使用して開かれ得る。ドレイン連絡通路１７０２および１７０４が開かれた後、ドレイン領域ダミー層１１４２および１１４４が露出され、エッチングされ得る。たとえば、ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８、ソース領域１８１２、１８１４および１８１６、ナノワイヤのペア１２０２〜１２２４、分離トレンチ１１５２、ならびに分離層１１１２の材料と比較して、ドレイン領域ダミー層１１４２および１１４４の材料に対する高いエッチ選択性を有する化学的性質を使用する横方向（たとえば、無指向性）エッチプロセスが、ドレイン領域ダミー層１１４２および１１４４を選択的にエッチングするために使用され得る。ドレイン領域ダミー層をエッチングすることで、ドレイン領域に対応するナノワイヤのペア１２０２〜１２２４の部分が露出され得る。加えて、ドレイン領域に隣接する分離層１１１２の表面が、露出され得る。
【００８８】
ドレイン領域ダミー層１１４２および１１４４をエッチングした後、ドレイン領域およびドレイン線が、１つまたは複数の材料を堆積させることによって形成され得る。たとえば、ＡＬＤプロセスが、露出された表面上に単分子層を分離層として選択的に形成するために使用され得、それにより、後で堆積される金属層（たとえば、Ｔｉ層）は、他の金属層に短絡しない。特定の実装形態では、ＡＬＤプロセスは、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣＮまたは別の絶縁材料を堆積し得る。追加または代替として、Ｔｉは、露出された表面上に層を形成するために堆積され、Ｗは、残りの空間を充填するために堆積され得る。ＴｉおよびＷ堆積プロセスは、ドレイン領域ダミー層１１４２および１１４４とドレイン連絡通路１７０２および１７０４とによって前に占有されていた領域を充填し、それにより、ドレイン領域１９１２および１９１４とドレイン線１９０２、１９０４および１９０６とが形成される。ドレイン領域１９１２および１９１４は、図９のドレイン領域９１４および９１８を含み得るかまたはそれらに対応し得る。ドレイン線１９０２、１９０４および１９０６は、図９のドレイン線９０２、９０４および９０６を含み得るかまたはそれらに対応し得る。
【００８９】
加えて、ドレイン領域１９１２および１９１４とドレイン線１９０２、１９０４および１９０６とを形成した後、ドレインキャップが、１つまたは複数材料を堆積させることによって形成され得る。たとえば、誘電体材料が、ドレインキャップ１９２２および１９２４を形成するために、ドレイン線１９０２、１９０４および１９０６の露出された部分の上に堆積され得る。ドレインキャップ１９２２および１９２４は、ドレイン線１９０２、１９０４および１９０６とドレイン領域１９１２および１９１４とを保護（たとえば、絶縁）し得る。
【００９０】
図２０は、本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第１０の製造段階を示す図である。図２０に示す第１０の製造段階は、図１９の第９の製造段階に続くものであり得る。
【００９１】
図２０の第１０の製造段階では、ＰＭＯＳゲート領域およびＰＭＯＳゲート線が、Ｐ型ナノワイヤを有するナノワイヤＦＥＴに対して形成され得る。たとえば、ＰＭＯＳゲート連絡通路１５０２および１５０４は、エッチプロセスを使用して開かれ得る。ＰＭＯＳゲート連絡通路１５０２および１５０４が開かれた後、ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分（たとえば、ＰＭＯＳ部）が露出され、エッチングされ得る。たとえば、ソース領域１８１２、１８１４および１８１６、ドレイン領域１９１２および１９１４、ナノワイヤのペア１２０２〜１２２４、分離トレンチ１１５２、ならびに分離層１１１２の材料と比較して、ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の材料に対する高いエッチ選択性を有する化学的性質を使用する横方向（たとえば、無指向性）エッチプロセスが、ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分を選択的にエッチングするために使用され得る。ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分をエッチングすることで、ＰＭＯＳゲート領域に対応するナノワイヤのペア１２０２〜１２１６の部分が露出され得る。加えて、ＰＭＯＳゲート領域に隣接する分離層１１１２の表面が、露出され得る。
【００９２】
ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分をエッチングした後、ＰＭＯＳゲート領域およびＰＭＯＳゲート線が、１つまたは複数の材料を堆積させることによって形成され得る。Ｐ型ナノワイヤを有するナノワイヤＦＥＴに対するＰＭＯＳゲート領域を形成するために使用される材料と比較して、Ｎ型ナノワイヤを有するナノワイヤＦＥＴに対するＮＭＯＳゲート領域を形成するために、異なる材料が使用され得る。したがって、いくつかのゲート連絡通路が（たとえば、ハードマスクを使用して）保護され得る一方で、その他のゲート連絡通路は開かれる。たとえば、ＰＭＯＳゲート連絡通路１５０２および１５０４が開かれ得る一方で、ＮＭＯＳゲート連絡通路１５０６はハードマスクによって保護される。これにより、ナノワイヤＦＥＴスタックの第３の行１１８６内のゲート領域ダミー層をエッチングすることなく、ナノワイヤＦＥＴスタックの第１の行１１８２およびナノワイヤＦＥＴスタックの第２の行１１８４内のゲート領域ダミー層をエッチングすることが可能になる。Ｐ型ナノワイヤを有するナノワイヤＦＥＴに対するＰＭＯＳゲート領域およびゲート線の形成は、それらのナノワイヤＦＥＴに関連付けられたエリア内のゲート領域ダミー層をエッチングした後、第１の組の１つまたは複数の材料を堆積させることを含み得る。Ｎ型ナノワイヤを有するナノワイヤＦＥＴに対するＮＭＯＳゲート領域およびゲート線の形成は、図２１を参照しながら説明するように、それらのナノワイヤＦＥＴに関連付けられたエリア内のゲート領域ダミー層をエッチングした後、第２の組の１つまたは複数の材料を堆積させることを含み得る。第１の組の１つまたは複数の材料は、第２の組の１つまたは複数の材料とは異なり得る。代替的に、第１の組の１つまたは複数の材料は、第２の組の１つまたは複数の材料と同じであり得る。
【００９３】
たとえば、Ｐ型ナノワイヤ（ナノワイヤのペア１２０２〜１２１６など）を有するナノワイヤＦＥＴに対して、ナノワイヤＦＥＴスタックの第１の行１１８２およびナノワイヤＦＥＴスタックの第２の行１１８４内でＰＭＯＳゲート連絡通路１５０２および１５０４を開いてゲート領域ダミー層１１３２、１１３４、１１３６および１１３８をエッチングした後、ＡＬＤプロセスが、露出された表面上に単分子層を分離層として選択的に形成するために使用され得、それにより、後で堆積される金属層（たとえば、Ｔｉ層）は、他の金属層に短絡しない。特定の実装形態では、ＡＬＤプロセスは、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣＮまたは別の絶縁材料を堆積し得る。追加または代替として、インターフェース層が、露出されたナノワイヤ表面上に形成され得る。例示のために、インターフェース層は、熱酸化プロセス、ＡＬＤ酸化プロセス、または化学的酸化プロセスを使用して形成された酸化物（たとえば、ＳｉＯ）を含み得る。
【００９４】
インターフェース層が形成された後、ＨｆＯ２が、露出された表面上に層を形成するために堆積され得る。ＴｉＮの層がＨｆＯ２層の上に堆積され、Ｗが残りの空間を充填するために堆積され得る。堆積プロセスは、ナノワイヤＦＥＴスタックの第１の行１１８２およびナノワイヤＦＥＴスタックの第２の行１１８４内でＰＭＯＳゲート連絡通路１５０２および１５０４とゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分とによって前に占有されていた領域を充填し得、それにより、ＰＭＯＳゲート線２００２および２００４とＰＭＯＳゲート領域２０１２、２０１４、２０１６および２０１８とが形成される。
【００９５】
加えて、ＰＭＯＳゲート領域２０１２、２０１４、２０１６および２０１８とＰＭＯＳゲート線２００２および２００４とを形成した後、ＰＭＯＳゲートキャップが、１つまたは複数材料を堆積させることによって形成され得る。たとえば、誘電体材料が、ＰＭＯＳゲートキャップ２０２２および２０２４を形成するために、ＰＭＯＳゲート線２００２および２００４の露出された部分の上に堆積され得る。ＰＭＯＳゲートキャップ２０２２および２０２４は、ＰＭＯＳゲート線２００２および２００４とＰＭＯＳゲート領域２０１２、２０１４、２０１６および２０１８とを保護し得る。
【００９６】
図２１は、本開示の別の特定の態様による複数のナノワイヤＦＥＴスタックを製造する別のプロセスの第１１の製造段階を示す図である。図２１に示す第１１の製造段階は、図２０の第１０の製造段階に続くものであり得る。
【００９７】
図２１の第１１の製造段階では、ＮＭＯＳゲート領域およびＮＭＯＳゲート線が、Ｎ型ナノワイヤを有するナノワイヤＦＥＴに対して形成され得る。たとえば、ＮＭＯＳゲート連絡通路１５０６は、エッチプロセスを使用して開かれ得る。ＮＭＯＳゲート連絡通路１５０６が開かれた後、ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分（たとえば、ＮＭＯＳ部）が露出され、エッチングされ得る。たとえば、ソース領域１８１２、１８１４および１８１６、ドレイン領域１９１２および１９１４、ナノワイヤのペア１２１８〜１２２４、分離トレンチ１１５２、ならびに分離層１１１２の材料と比較して、ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の材料に対する高いエッチ選択性を有する化学的性質を使用する横方向（たとえば、無指向性）エッチプロセスが、ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分を選択的にエッチングするために使用され得る。ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分をエッチングすることで、ＮＭＯＳゲート領域に対応するナノワイヤのペア１２１８〜１２２４の部分が露出され得る。加えて、ＮＭＯＳゲート領域に隣接する分離層１１１２の表面が、露出され得る。
【００９８】
ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分をエッチングした後、ＮＭＯＳゲート領域およびＮＭＯＳゲート線が、１つまたは複数の材料（たとえば、第２の組の１つまたは複数の材料）を堆積させることによって形成され得る。Ｐ型ナノワイヤを有するナノワイヤＦＥＴに対するＰＭＯＳゲート領域を形成するために使用される材料と比較して、Ｎ型ナノワイヤを有するナノワイヤＦＥＴに対するＮＭＯＳゲート領域を形成するために、異なる材料が使用され得る。したがって、いくつかのゲート連絡通路（または形成されたゲート線、ゲート領域およびゲートキャップ）が（たとえば、ハードマスクを使用して）保護され得る一方で、その他のゲート連絡通路は開かれる。たとえば、ＰＭＯＳゲート連絡通路１５０２および１５０４（またはＰＭＯＳゲート線２００２および２００４ならびにＰＭＯＳゲートキャップ２０２２および２０２４）がハードマスクで保護され得る一方で、ＮＭＯＳゲート連絡通路１５０６は開かれる（たとえば、エッチングされる）。これにより、ナノワイヤＦＥＴスタックの第１の行１１８２およびナノワイヤＦＥＴスタックの第２の行１１８４内のゲート領域ダミー層（または形成されたゲート線、ゲート領域およびゲートキャップ）をエッチングすることなく、ナノワイヤＦＥＴスタックの第３の行１１８６内のゲート領域ダミー層をエッチングすることが可能になる。Ｎ型ナノワイヤを有するナノワイヤＦＥＴに対するＮＭＯＳゲート領域およびＮＭＯＳゲート線の形成は、それらのナノワイヤＦＥＴに関連付けられたエリア内のゲート領域ダミー層をエッチングした後、第２の組の１つまたは複数の材料を堆積させることを含み得る。
【００９９】
たとえば、Ｎ型ナノワイヤ（ナノワイヤ１２１８〜１２２４など）を有するナノワイヤＦＥＴに対して、ナノワイヤＦＥＴスタックの第３の行１１８６内のＮＭＯＳゲート連絡通路１５０６を開いてゲート領域ダミー層をエッチングした後、ＡＬＤプロセスが、露出された表面上に単分子層を分離層として選択的に形成するために使用され得、それにより、後で堆積される金属層（たとえば、Ｔｉ層）は、他の金属層に短絡しない。特定の実装形態では、ＡＬＤプロセスは、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣＮまたは別の絶縁材料を堆積し得る。追加または代替として、インターフェース層が、露出されたナノワイヤ表面上に形成され得る。インターフェース層は、熱酸化プロセス、ＡＬＤ酸化プロセス、または化学的酸化プロセスを使用して形成された酸化物（たとえば、ＳｉＯ）を含み得る。
【０１００】
インターフェース層が形成された後、ＨｆＯ２が、露出された表面上に層を形成するために堆積され得る。ＴｉＡｌの層がＨｆＯ２層の上に堆積され、ＴｉＮの層がＴｉＡｌ層の上に堆積され、Ｗが残りの空間を充填するために堆積され得る。堆積プロセスは、ＮＭＯＳゲート連絡通路１５０６によって前に占有されていた領域を充填し得、かつナノワイヤＦＥＴスタックの第３の行１１８６内でゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分によって前に占有されていた領域を充填し得、それにより、ＮＭＯＳゲート線２１０２とＮＭＯＳゲート領域２１１２、２１１４、２１１６および２１１８とが形成される。
【０１０１】
加えて、ＮＭＯＳゲート領域２１１２、２１１４、２１１６および２１１８とＮＭＯＳゲート線２１０２とを形成した後、ＮＭＯＳゲートキャップが、１つまたは複数材料を堆積させることによって形成され得る。たとえば、誘電体材料が、ＮＭＯＳゲートキャップ２１２２を形成するために、ＮＭＯＳゲート線２１０２の露出された部分の上に堆積され得る。ＮＭＯＳゲートキャップ２１２２は、ＮＭＯＳゲート線２１０２とＮＭＯＳゲート領域２１１２、２１１４、２１１６および２１１８とを保護し得る。
【０１０２】
図２２は、本開示の別の特定の態様によるナノワイヤＦＥＴを製造する別のプロセスの第１２の製造段階を示す図である。図２２に示す第１２の製造段階は、図２１の第１１の製造段階に続くものであり得る。
【０１０３】
ゲート領域およびゲート線を形成した後、エッチ停止層１４０２、分離層１３０２の一部、分離トレンチ１１５２の一部、分離層１１１２の一部、誘電体キャップ（たとえば、ソースキャップ１８２２および１８２４、ドレインキャップ１９２２および１９２４、ＰＭＯＳゲートキャップ２０２２および２０２４、ならびにＮＭＯＳゲートキャップ２１２２）の一部、またはそれらの組合せが、１つまたは複数のＣＭＰプロセスなど、１つまたは複数の平坦化プロセスを使用して除去され得る。たとえば、第１のＣＭＰプロセスは誘電体キャップの一部を除去し、第２のＣＭＰプロセスはエッチ停止層１４０２を除去し得る。誘電体キャップの１つまたは複数の残りの部分は、構造（たとえば、ソース、ゲートおよびドレイン）を覆って露出されるのを防ぎ得る。たとえば、誘電体キャップの残りの部分は、ソース線１８０２、１８０４、１８０６および１８０８とソース領域１８１２、１８１４および１８１６とを覆うことができる。１つまたは複数の平坦化プロセスを実行することで、集積回路２２００が作成することができる。
【０１０４】
１つまたは複数の平坦化プロセスの後、図２２に示す集積回路２２００は、図２の集積回路２００、図１０の集積回路１０００、または両方に対応し得、図２または図１０よりも図２２により詳細に示される。したがって、図２〜図１０を参照しながら説明した代替実装形態は、図１１〜図２２を参照しながら説明した製造プロセスにも適用される。
【０１０５】
図２３〜図２８は、特定のナノワイヤＦＥＴスタックを示す。図２３〜図２５は、特定のＰ型ナノワイヤＦＥＴスタックを示す。図２６〜図２８は、特定のＮ型ナノワイヤＦＥＴスタックを示す。
【０１０６】
図２３は、特定のＰ型ナノワイヤＦＥＴスタック２３００を示す図である。特定のＰ型ナノワイヤＦＥＴスタック２３００は、図２２に示すように、ナノワイヤＦＥＴスタックの第２の行１１８４およびナノワイヤＦＥＴスタックの第３の列１１９６内のナノワイヤＦＥＴスタックを含み得るかまたはそれに対応し得る。特定のＰ型ナノワイヤＦＥＴスタック２３００の軸ＡＡに沿った断面が図２４に示され、軸ＢＢに沿った断面が図２５に示される。
【０１０７】
図２４は、図２３の特定のＰ型ナノワイヤＦＥＴスタック２３００の軸ＡＡに沿った第１の断面２４００を示す図である。第１の断面２４００は、図２２の４つのナノワイヤＦＥＴとは対照的に、２つのナノワイヤＦＥＴを有するナノワイヤＦＥＴスタックを示すように簡略化されている。第１の断面２４００は、ソース領域およびドレイン領域とソース連絡線（ａｃｃｅｓｓ  ｌｉｎｅ）およびドレイン連絡線とを示す。第１の断面２４００は、ダミーゲート領域を埋めるために使用される第１の組の１つまたは複数の材料を示す。たとえば、図２０を参照しながら説明したように、ゲート連絡通路およびダミーゲート領域がエッチングされた後、ＡＬＤプロセスが、露出された表面上に単分子層を分離層として選択的に形成するために使用され得る。図２０を参照しながら説明したように、１つまたは複数のインターフェース層２４０２が、露出されたナノワイヤ表面上に形成され得る。１つまたは複数のインターフェース層２４０２が形成された後、ＨｆＯ２が、露出された表面上に第１の層２４０４を形成するために堆積され得る。図２０を参照しながら説明したように、ＴｉＮの第２の層２４０６がＨｆＯ２の第１の層２４０４の上に堆積され、Ｗが残りの空間を充填するために堆積され得る。
【０１０８】
図２５は、図２３の特定のＰ型ナノワイヤＦＥＴスタック２３００の軸ＢＢに沿った第２の断面２５００を示す図である。第２の断面２５００は、図２２の４つのナノワイヤＦＥＴとは対照的に、２つのナノワイヤＦＥＴを有するナノワイヤＦＥＴスタックを示すように簡略化されている。第２の断面２５００は、ゲート領域とゲート連絡線とを示す。第２の断面２５００はまた、ダミーゲート領域を埋めるために使用される第１の組の１つまたは複数の材料を示す。
【０１０９】
図２６は、特定のＮ型ナノワイヤＦＥＴスタック２６００を示す図である。特定のＮ型ナノワイヤＦＥＴスタック２６００は、図２２に示すように、ナノワイヤＦＥＴスタックの第３の行１１８６およびナノワイヤＦＥＴスタックの第３の列１１９６内のナノワイヤＦＥＴスタックを含み得るかまたはそれに対応し得る。特定のＮ型ナノワイヤＦＥＴスタック２６００の軸ＣＣに沿った断面が図２７に示され、軸ＤＤに沿った断面が図２８に示される。
【０１１０】
図２７は、図２６の特定のＮ型ナノワイヤＦＥＴスタック２６００の軸ＣＣに沿った第１の断面２７００を示す図である。第１の断面２７００は、図２２の４つのナノワイヤＦＥＴとは対照的に、２つのナノワイヤＦＥＴを有するナノワイヤＦＥＴスタックを示すように簡略化されている。第１の断面２７００は、ソース領域およびドレイン領域とソース連絡線およびドレイン連絡線とを示す。第１の断面２７００は、ダミーゲート領域を埋めるために使用される第２の組の１つまたは複数の材料を示す。たとえば、ゲート連絡通路およびダミーゲート領域がエッチングされた後、ＡＬＤプロセスが、図２１を参照しながら説明したように、露出された表面上に単分子層を分離層として選択的に形成するために使用され得る。１つまたは複数のインターフェース層２７０２が、図２１を参照しながら説明したように、露出されたナノワイヤ表面上に形成され得る。１つまたは複数のインターフェース層２７０２が形成された後、ＨｆＯ２が、露出された表面上に第１の層２７０４を形成するために堆積され得る。図２１を参照しながら説明したように、ＴｉＡｌの第２の層２７０６が第１の層２７０４の上に堆積され、ＴｉＮの第３の層２７０８が第２の層２７０６の上に堆積され、Ｗが残りの空間を充填するために堆積され得る。
【０１１１】
図２８は、特定のＮ型ナノワイヤＦＥＴスタックの第２の断面２８００を示す図である。第２の断面２８００は、図２２の４つのナノワイヤＦＥＴとは対照的に、２つのナノワイヤＦＥＴを有するナノワイヤＦＥＴスタックを示すように簡略化されている。第２の断面２８００は、ゲート領域とゲート連絡線とを示す。第２の断面２８００はまた、ダミーゲート領域を埋めるために使用される第１の組の１つまたは複数の材料を示す。
【０１１２】
図２９〜図４３は、１つまたは複数の可変強度のナノワイヤＦＥＴスタックを含む集積回路を形成するプロセスの間の様々な製造段階を示す。たとえば、プロセスは、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０、１４０それぞれのうちの１つなど、単一のＦＥＴスタックを形成するために使用され得る。別の例として、プロセスは、可変強度の複数のナノワイヤＦＥＴスタック（たとえば、可変強度ナノワイヤＦＥＴスタック）を同時に形成するために使用され得る。例示のために、プロセスは、図２の集積回路２００または図３の集積回路３００を形成するために使用され得る。
【０１１３】
図２９は、本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第１の製造段階を示す図である。第１の製造段階では、エッチ停止層１４０２が、くぼんだナノワイヤを有する層スタック上に堆積される。第１の製造段階は、図１４に示す第３の製造段階に対応し得、それにより、図２９に示す半導体デバイスは、図１１〜図１４を参照しながら説明した層を含む。図１１〜図１３に示す製造段階に対応するステップは、図２９に示す第１の製造段階の前に実行され得る。
【０１１４】
図３０は、本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第２の製造段階を示す図である。図３０に示す第２の製造段階は、図２９の第１の製造段階に続くものであり得る。
【０１１５】
図３０の第２の製造段階では、第１のソース連絡通路３００２が、層スタック内に形成され得る。たとえば、第１のソース連絡通路３００２は、第１の一連の選択性エッチを使用して形成され得る。例示のために、第１のパターンレジスト層またはハードマスクが、第１のソース連絡通路３００２に対応する層スタック内に開口を形成するために第１の組の選択性エッチプロセスを案内するために形成され得る。第１の組の選択性エッチプロセスは、第３のソース領域ダミー層１１２６までまたはその中に延び得る。その後、１つまたは複数の第１の充填材料が、開口を充填するために堆積され得、図３０に示す第１のソース連絡通路３００２が形成される。第１の充填材料は、ダミー層に対して、他の充填材料に対して、または両方に対して高いエッチ選択性を有するように選択され得る。第１のソース連絡通路３００２は、第３のソース領域ダミー層１１２６までまたはその中に延び得る。第１のソース連絡通路３００２は、図７のソース連絡通路７０２、７１２および７１４、図１６のソース連絡通路１６０２および１６０４、またはそれらの組合せを含み得るかまたはそれらに対応し得る。
【０１１６】
図３１は、本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第３の製造段階を示す図である。図３１に示す第３の製造段階は、図３０の第２の製造段階に続くものであり得る。
【０１１７】
図３１の第３の製造段階では、第１のドレイン連絡通路３１０２が、層スタック内に形成され得る。たとえば、第１のドレイン連絡通路３１０２は、第２の一連の選択性エッチを使用して形成され得る。例示のために、第２のパターンレジスト層またはハードマスクが、第１のドレイン連絡通路３１０２に対応する層スタック内に開口を形成するために第２の組の選択性エッチプロセスを案内するために形成され得る。第２の組の選択性エッチプロセスは、第２のドレイン領域ダミー層１１４４までまたはその中に延び得る。その後、１つまたは複数の第２の充填材料が、開口を充填するために堆積され得、図３１に示す第１のドレイン連絡通路３１０２が形成される。第２の充填材料は、ダミー層に対して、他の充填材料に対して、または両方に対して高いエッチ選択性を有するように選択され得る。第１のドレイン連絡通路３１０２は、第２のドレイン領域ダミー層１１４４までまたはその中に延び得る。第１のドレイン連絡通路３１０２は、図７のドレイン連絡通路７０６、７０８および７１８、図１７のドレイン連絡通路１７０２および１７０４、またはそれらの組合せを含み得るかまたはそれらに対応し得る。
【０１１８】
図３２は、本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第４の製造段階を示す図である。図３２に示す第４の製造段階は、図３１の第３の製造段階に続くものであり得る。
【０１１９】
図３２の第４の製造段階では、第１のゲート連絡通路３２０２が、層スタック内に形成され得る。たとえば、第１のゲート連絡通路３２０２は、第３の一連の選択性エッチを使用して形成され得る。例示のために、第３のパターンレジスト層またはハードマスクが、第１のゲート連絡通路３２０２に対応する層スタック内に開口を形成するために第３の組の選択性エッチプロセスを案内するために形成され得る。第３の組の選択性エッチプロセスは、第４のゲート領域ダミー層１１３８までまたはその中に延び得る。その後、１つまたは複数の第３の充填材料が、開口を充填するために堆積され得、図３２に示す第１のゲート連絡通路３２０２が形成される。第３の充填材料は、ダミー層に対して、他の充填材料に対して、または両方に対して高いエッチ選択性を有するように選択され得る。第１のゲート連絡通路３２０２は、第４のゲート領域ダミー層１１３８までまたはその中に延び得る。第１のゲート連絡通路３２０２は、図７のゲート連絡通路７０４、７１０および７１６、図１５のゲート連絡通路１５０２、１５０４および１５０６、またはそれらの組合せを含み得るかまたはそれらに対応し得る。
【０１２０】
図３３は、本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第５の製造段階を示す図である。図３３に示す第５の製造段階は、図３２の第４の製造段階に続くものであり得る。
【０１２１】
図３３の第５の製造段階では、第２のソース連絡通路３３０２が、層スタック内に形成され得る。たとえば、第２のソース連絡通路３３０２は、第４の一連の選択性エッチを使用して形成され得る。例示のために、第４のパターンレジスト層またはハードマスクが、第２のソース連絡通路３３０２に対応する層スタック内に開口を形成するために第４の組の選択性エッチプロセスを案内するために形成され得る。第４の組の選択性エッチプロセスは、第２のソース領域ダミー層１１２４までまたはその中に延び得る。その後、１つまたは複数の第４の充填材料が、開口を充填するために堆積され得、図３３に示す第２のソース連絡通路３３０２が形成される。第４の充填材料は、ダミー層に対して、他の充填材料に対して、または両方に対して高いエッチ選択性を有するように選択され得る。第２のソース連絡通路３３０２は、第２のソース領域ダミー層１１２４までまたはその中に延び得る。第２のソース連絡通路３３０２は、図７のソース連絡通路７０２、７１２および７１４、図１６のソース連絡通路１６０２および１６０４、またはそれらの組合せを含み得るかまたはそれらに対応し得る。
【０１２２】
図３４は、本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第６の製造段階を示す図である。図３４に示す第６の製造段階は、図３３の第５の製造段階に続くものであり得る。
【０１２３】
図３４の第６の製造段階では、第２のゲート連絡通路３４０２が、層スタック内に形成され得る。たとえば、第２のゲート連絡通路３４０２は、第５の一連の選択性エッチを使用して形成され得る。例示のために、第５のパターンレジスト層またはハードマスクが、第２のゲート連絡通路３４０２に対応する層スタック内に開口を形成するために第５の組の選択性エッチプロセスを案内するために形成され得る。第５の組の選択性エッチプロセスは、第３のゲート領域ダミー層１１３６までまたはその中に延び得る。その後、１つまたは複数の第５の充填材料が、開口を充填するために堆積され得、図３４に示す第２のゲート連絡通路３４０２が形成される。第５の充填材料は、ダミー層に対して、他の充填材料に対して、または両方に対して高いエッチ選択性を有するように選択され得る。第２のゲート連絡通路３４０２は、第３のゲート領域ダミー層１１３６までまたはその中に延び得る。第２のゲート連絡通路３４０２は、図７のゲート連絡通路７０４、７１０および７１６、図１５のゲート連絡通路１５０２、１５０４および１５０６、またはそれらの組合せを含み得るかまたはそれらに対応し得る。
【０１２４】
図３５は、本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第７の製造段階を示す図である。図３５に示す第７の製造段階は、図３４の第６の製造段階に続くものであり得る。
【０１２５】
図３５の第７の製造段階では、第２のドレイン連絡通路３５０２が、層スタック内に形成され得る。たとえば、第２のドレイン連絡通路３５０２は、第６の一連の選択性エッチを使用して形成され得る。例示のために、第６のパターンレジスト層またはハードマスクが、第２のドレイン連絡通路３５０２に対応する層スタック内に開口を形成するために第６の組の選択性エッチプロセスを案内するために形成され得る。第６の組の選択性エッチプロセスは、第１のドレイン領域ダミー層１１４２までまたはその中に延び得る。その後、１つまたは複数の第６の充填材料が、開口を充填するために堆積され得、図３５に示す第２のドレイン連絡通路３５０２が形成される。第６の充填材料は、ダミー層に対して、他の充填材料に対して、または両方に対して高いエッチ選択性を有するように選択され得る。第２のドレイン連絡通路３５０２は、第１のドレイン領域ダミー層１１４２までまたはその中に延び得る。第２のドレイン連絡通路３５０２は、図７のドレイン連絡通路７０６、７０８および７１８、図１７のドレイン連絡通路１７０２および１７０４、またはそれらの組合せを含み得るかまたはそれらに対応し得る。
【０１２６】
図３６は、本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第８の製造段階を示す図である。図３６に示す第８の製造段階は、図３５の第７の製造段階に続くものであり得る。
【０１２７】
図３６の第８の製造段階では、第３のゲート連絡通路３６０２が、層スタック内に形成され得る。たとえば、第３のゲート連絡通路３６０２は、第７の一連の選択性エッチを使用して形成され得る。例示のために、第７のパターンレジスト層またはハードマスクが、第３のゲート連絡通路３６０２に対応する層スタック内に開口を形成するために第７の組の選択性エッチプロセスを案内するために形成され得る。第７の組の選択性エッチプロセスは、第２のゲート領域ダミー層１１３４までまたはその中に延び得る。その後、１つまたは複数の第７の充填材料が、開口を充填するために堆積され得、図３６に示す第３のゲート連絡通路３６０２が形成される。第７の充填材料は、ダミー層に対して、他の充填材料に対して、または両方に対して高いエッチ選択性を有するように選択され得る。第３のゲート連絡通路３６０２は、第２のゲート領域ダミー層１１３４までまたはその中に延び得る。第３のゲート連絡通路３６０２は、図７のゲート連絡通路７０４、７１０および７１６、図１５のゲート連絡通路１５０２、１５０４および１５０６、またはそれらの組合せを含み得るかまたはそれらに対応し得る。
【０１２８】
図３７は、本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第９の製造段階を示す図である。図３７に示す第９の製造段階は、図３６の第８の製造段階に続くものであり得る。
【０１２９】
図３７の第９の製造段階では、第３のソース連絡通路３７０２が、層スタック内に形成され得る。たとえば、第３のソース連絡通路３７０２は、第８の一連の選択性エッチを使用して形成され得る。例示のために、第８のパターンレジスト層またはハードマスクが、第３のソース連絡通路３７０２に対応する層スタック内に開口を形成するために第８の組の選択性エッチプロセスを案内するために形成され得る。第８の組の選択性エッチプロセスは、第１のソース領域ダミー層１１２２までまたはその中に延び得る。その後、１つまたは複数の第８の充填材料が、開口を充填するために堆積され得、図３７に示す第３のソース連絡通路３７０２が形成される。第８の充填材料は、ダミー層に対して、他の充填材料に対して、または両方に対して高いエッチ選択性を有するように選択され得る。第３のソース連絡通路３７０２は、第１のソース領域ダミー層１１２２までまたはその中に延び得る。第３のソース連絡通路３７０２は、図７のソース連絡通路７０２、７１２および７１４、図１６のソース連絡通路１６０２および１６０４、またはそれらの組合せを含み得るかまたはそれらに対応し得る。
【０１３０】
図３８は、本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第１０の製造段階を示す図である。図３８に示す第１０の製造段階は、図３７の第９の製造段階に続くものであり得る。
【０１３１】
図３８の第１０の製造段階では、第４のゲート連絡通路３８０２が、層スタック内に形成され得る。たとえば、第４のゲート連絡通路３８０２は、第９の一連の選択性エッチを使用して形成され得る。例示のために、第９のパターンレジスト層またはハードマスクが、第４のゲート連絡通路３８０２に対応する層スタック内に開口を形成するために第９の組の選択性エッチプロセスを案内するために形成され得る。第９の組の選択性エッチプロセスは、第１のゲート領域ダミー層１１３２までまたはその中に延び得る。その後、１つまたは複数の第９の充填材料が、開口を充填するために堆積され得、図３８に示す第４のゲート連絡通路３８０２が形成される。第９の充填材料は、ダミー層に対して、他の充填材料に対して、または両方に対して高いエッチ選択性を有するように選択され得る。第４のゲート連絡通路３８０２は、第１のゲート領域ダミー層１１３２までまたはその中に延び得る。第４のゲート連絡通路３８０２は、図７のゲート連絡通路７０４、７１０および７１６、図１５のゲート連絡通路１５０２、１５０４および１５０６、またはそれらの組合せを含み得るかまたはそれらに対応し得る。
【０１３２】
図３０〜図３８の製造段階は、図１５〜図１７の製造段階を含み得るかまたはそれに対応し得る。たとえば、図３２、図３４、図３６および図３８の製造段階は、図１５の製造段階に対応し得る。図３０、図３３および図３７の製造段階は、図１６の製造段階に対応し得る。図３１および図３５の製造段階は、図１７の製造段階に対応し得る。しかしながら、図３０〜図３８の製造段階は、変更された長さを有する連絡通路を形成するために使用される。他の実装形態では、ソース連絡通路、ゲート連絡通路およびドレイン連絡通路は、異なる順序で形成され得る。
【０１３３】
図３９は、本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第１１の製造段階を示す図である。図３９に示す第１１の製造段階は、図３８の第１０の製造段階に続くものであり得る。図３９の第１１の製造段階は、図１８の第８の製造段階を含み得るかまたはそれに対応し得る。
【０１３４】
図３９の第１１の製造段階では、ソース領域およびソース線が形成され得る。たとえば、ソース連絡通路３００２、３３０２および３７０２は、エッチプロセスを使用して開かれ得る。ソース連絡通路３００２、３３０２および３７０２が開かれた後、ソース領域ダミー層１１２２、１１２４および１１２６が露出され、エッチングされ得る。たとえば、ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８、ドレイン領域ドレイン領域ダミー層１１４２および１１４４、ナノワイヤのペア１２０２〜１２２４、分離トレンチ１１５２、ならびに分離層１１１２の材料と比較して、ソース領域ダミー層１１２２、１１２４および１１２６の材料に対する高いエッチ選択性を有する化学的性質を使用する横方向（たとえば、無指向性）エッチプロセスが、ソース領域ダミー層１１２２、１１２４および１１２６を選択的にエッチングするために使用され得る。ソース領域ダミー層１１２２、１１２４および１１２６をエッチングすることで、ソース領域に対応するナノワイヤのペア１２０２〜１２１６の部分が露出され得る。加えて、ソース領域に隣接する分離層１１１２の表面が、露出され得る。
【０１３５】
ソース領域ダミー層１１２２、１１２４および１１２６をエッチングした後、ソース領域およびソース線が、１つまたは複数の材料を堆積させることによって形成され得る。たとえば、ＡＬＤプロセスが、露出された表面上に単分子層を分離層として選択的に形成するために使用され得、それにより、後で堆積される金属層（たとえば、Ｔｉ層）は、他の金属層に短絡しない。特定の実装形態では、ＡＬＤプロセスは、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣＮまたは別の絶縁材料を堆積し得る。追加または代替として、Ｔｉは、露出された表面上に層を形成するために堆積され、Ｗは、残りの空間を充填するために堆積され得る。ＴｉおよびＷ堆積プロセスは、ソース領域ダミー層１１２２、１１２４および１１２６とソース連絡通路３００２、３３０２および３７０２によって前に占有されていた領域を充填し、それにより、ソース領域３９１２、３９１４および３９１６とソース線３９０２、３９０４、３９０６および３９０８とが形成される。ソース領域３９１２、３９１４および３９１６は、図８のソース領域８１２、８１６および８２０、図１８のソース領域１８１２、１８１４および１８１６、またはそれらの組合せを含み得るかまたはそれらに対応し得る。ソース線３９０２、３９０４、３９０６および３９０８は、図８のソース線８０２、８０４および８０６、図１８のソース線１８０２、１８０４、１８０６および１８０８、またはそれらの組合せを含み得るかまたはそれらに対応し得る。
【０１３６】
加えて、ソース領域３９１２、３９１４および３９１６とソース線３９０２、３９０４、３９０６および３９０８とを形成した後、ソースキャップ３９２２および３９２４が、１つまたは複数材料を堆積させることによって形成され得る。たとえば、誘電体材料が、ソースキャップ３９２２および３９２４を形成するために、ソース線３９０２、３９０４、３９０６および３９０８の露出された部分の上に堆積され得る。ソースキャップ３９２２および３９２４は、ソース線３９０２、３９０４、３９０６および３９０８とソース領域３９１２、３９１４および３９１６とを保護（たとえば、絶縁）し得る。
【０１３７】
図４０は、本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第１２の製造段階を示す図である。図４０に示す第１２の製造段階は、図３９の第１１の製造段階に続くものであり得る。図４０の第１２の製造段階は、図１９の第９の製造段階を含み得るかまたはそれに対応し得る。
【０１３８】
図４０の第１２の製造段階では、ドレイン領域およびドレイン線が形成され得る。たとえば、ドレイン連絡通路３１０２および３５０２は、エッチプロセスを使用して開かれ得る。ドレイン連絡通路３１０２および３５０２が開かれた後、ドレイン領域ダミー層１１４２および１１４４が露出され、エッチングされ得る。たとえば、ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８、ソース領域３９１２、３９１４および３９１６、ナノワイヤのペア１２０２〜１２２４、分離トレンチ１１５２、ならびに分離層１１１２の材料と比較して、ドレイン領域ダミー層１１４２および１１４４の材料に対する高いエッチ選択性を有する化学的性質を使用する横方向（たとえば、無指向性）エッチプロセスが、ドレイン領域ダミー層１１４２および１１４４を選択的にエッチングするために使用され得る。ドレイン領域ダミー層をエッチングすることで、ドレイン領域に対応するナノワイヤのペア１２０２〜１２２４の部分が露出され得る。加えて、ドレイン領域に隣接する分離層１１１２の表面が、露出され得る。
【０１３９】
ドレイン領域ダミー層１１４２および１１４４をエッチングした後、ドレイン領域およびドレイン線が、１つまたは複数の材料を堆積させることによって形成され得る。たとえば、ＡＬＤプロセスが、露出された表面上に単分子層を分離層として選択的に形成するために使用され得、それにより、後で堆積される金属層（たとえば、Ｔｉ層）は、他の金属層に短絡しない。特定の実装形態では、ＡＬＤプロセスは、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣＮまたは別の絶縁材料を堆積し得る。追加または代替として、Ｔｉは、露出された表面上に層を形成するために堆積され、Ｗは、残りの空間を充填するために堆積され得る。ＴｉおよびＷ堆積プロセスは、ドレイン領域ダミー層１１４２および１１４４とドレイン連絡通路３１０２および３５０２とによって前に占有されていた領域を充填し、それにより、ドレイン領域４０１２および４０１４とドレイン線４００２、４００４および４００６とが形成される。ドレイン領域４０１２および４０１４は、図９のドレイン領域９１４および９１８、図１９のドレイン領域１９１２および１９１４、またはそれらの組合せを含み得るかまたはそれらに対応し得る。ドレイン線４００２、４００４および４００６は、図９のドレイン線９０２、９０４および９０６、図１９のドレイン線１９０２、１９０４および１９０６、またはそれらの組合せを含み得るかまたはそれらに対応し得る。
【０１４０】
加えて、ドレイン領域４０１２および４０１４とドレイン線４００２、４００４および４００６とを形成した後、ドレインキャップ４０２２および４０２４が、１つまたは複数材料を堆積させることによって形成され得る。たとえば、誘電体材料が、ドレインキャップ４０２２および４０２４を形成するために、ドレイン線４００２、４００４および４００６の露出された部分の上に堆積され得る。ドレインキャップ４０２２および４０２４は、ドレイン線４００２、４００４および４００６とドレイン領域４０１２および４０１４とを保護（たとえば、絶縁）し得る。
【０１４１】
図４１は、本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第１３の製造段階を示す図である。図４１に示す第１３の製造段階は、図４０の第１２の製造段階に続くものであり得る。図４１の第１３の製造段階は、図２０の第１０の製造段階を含み得るかまたはそれに対応し得る。
【０１４２】
図４１の第１３の製造段階では、ＰＭＯＳゲート領域およびＰＭＯＳゲート線が、Ｐ型ナノワイヤを有するナノワイヤＦＥＴに対して形成され得る。たとえば、ゲート連絡通路３２０２、３４０２、３６０２および３８０２の部分（たとえば、ＰＭＯＳゲート連絡通路）が、エッチプロセスを使用して開かれ得る。ＰＭＯＳゲート連絡通路が開かれた後、ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分（たとえば、ＰＭＯＳ部）が露出され、エッチングされ得る。たとえば、ソース領域３９１２、３９１４および３９１６、ドレイン領域４０１２および４０１４、ナノワイヤのペア１２０２〜１２２４、分離トレンチ１１５２、ならびに分離層１１１２の材料と比較して、ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分の材料に対する高いエッチ選択性を有する化学的性質を使用する横方向（たとえば、無指向性）エッチプロセスが、ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分を選択的にエッチングするために使用され得る。ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分をエッチングすることで、ＰＭＯＳゲート領域に対応するナノワイヤのペア１２０２〜１２１６の部分が露出され得る。加えて、ＰＭＯＳゲート領域に隣接する分離層１１１２の表面が、露出され得る。
【０１４３】
ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分をエッチングした後、ＰＭＯＳゲート領域およびＰＭＯＳゲート線が、１つまたは複数の材料を堆積させることによって形成され得る。Ｐ型ナノワイヤを有するナノワイヤＦＥＴに対するＰＭＯＳゲート領域を形成するために使用される材料と比較して、Ｎ型ナノワイヤを有するナノワイヤＦＥＴに対するＮＭＯＳゲート領域を形成するために、異なる材料が使用され得る。したがって、いくつかのゲート連絡通路が（たとえば、ハードマスクを使用して）保護され得る一方で、その他のゲート連絡通路は開かれる。たとえば、ＰＭＯＳゲート連絡通路（たとえば、ゲート連絡通路３２０２、３４０２、３６０２および３８０２の部分）が開かれ得る一方で、ＮＭＯＳゲート連絡通路（たとえば、ゲート連絡通路３２０２、３４０２、３６０２および３８０２の別の部分）はハードマスクで保護される。これにより、ナノワイヤＦＥＴスタックの第３の行１１８６内のゲート領域ダミー層の部分をエッチングすることなく、ナノワイヤＦＥＴスタックの第１の行１１８２およびナノワイヤＦＥＴスタックの第２の行１１８４内のゲート領域ダミー層の部分をエッチングすることが可能になる。Ｐ型ナノワイヤを有するナノワイヤＦＥＴに対するＰＭＯＳゲート領域およびゲート線の形成は、それらのナノワイヤＦＥＴに関連付けられたエリア内のゲート領域ダミー層の部分をエッチングした後、第１の組の１つまたは複数の材料を堆積させることを含み得る。Ｎ型ナノワイヤを有するナノワイヤＦＥＴに対するＮＭＯＳゲート領域およびゲート線の形成は、図４２を参照しながら説明するように、それらのナノワイヤＦＥＴに関連付けられたエリア内のゲート領域ダミー層の部分をエッチングした後、第２の組の１つまたは複数の材料を堆積させることを含み得る。第１の組の１つまたは複数の材料は、第２の組の１つまたは複数の材料とは異なり得る。代替的に、第１の組の１つまたは複数の材料は、第２の組の１つまたは複数の材料と同じであり得る。
【０１４４】
たとえば、Ｐ型ナノワイヤ（ナノワイヤのペア１２０２〜１２１６など）を有するナノワイヤＦＥＴに対して、ナノワイヤＦＥＴスタックの第１の行１１８２およびナノワイヤＦＥＴスタックの第２の行１１８４内でＰＭＯＳゲート連絡通路（たとえば、ゲート連絡通路３２０２、３４０２、３６０２および３８０２の部分）を開いてゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分をエッチングした後、ＡＬＤプロセスが、露出された表面上に単分子層を分離層として選択的に形成するために使用され得、それにより、後で堆積される金属層（たとえば、Ｔｉ層）は、他の金属層に短絡しない。特定の実装形態では、ＡＬＤプロセスは、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣＮまたは別の絶縁材料を堆積し得る。追加または代替として、インターフェース層が、露出されたナノワイヤ表面上に形成され得る。例示のために、インターフェース層は、熱酸化プロセス、ＡＬＤ酸化プロセス、または化学的酸化プロセスを使用して形成された酸化物（たとえば、ＳｉＯ）を含み得る。
【０１４５】
インターフェース層が形成された後、ＨｆＯ２が、露出された表面上に層を形成するために堆積され得る。ＴｉＮの層がＨｆＯ２層の上に堆積され、Ｗが残りの空間を充填するために堆積され得る。堆積プロセスは、ナノワイヤＦＥＴスタックの第１の行１１８２およびナノワイヤＦＥＴスタックの第２の行１１８４内でＰＭＯＳゲート連絡通路（たとえば、ゲート連絡通路３２０２、３４０２、３６０２および３８０２の部分）とゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分とによって前に占有されていた領域を充填し得、それにより、ＰＭＯＳゲート線４１０２および４１０４とＰＭＯＳゲート領域４１１２、４１１４、４１１６および４１１８とが形成される。
【０１４６】
加えて、ＰＭＯＳゲート領域４１１２、４１１４、４１１６および４１１８とＰＭＯＳゲート線４１０２および４１０４とを形成した後、ＰＭＯＳゲートキャップ４１２２および４１２４が、１つまたは複数材料を堆積させることによって形成され得る。たとえば、誘電体材料が、ＰＭＯＳゲートキャップ４１２２および４１２４を形成するために、ＰＭＯＳゲート線４１０２および４１０４の露出された部分の上に堆積され得る。ＰＭＯＳゲートキャップ４１２２および４１２４は、ＰＭＯＳゲート線４１０２および４１０４とＰＭＯＳゲート領域４１１２、４１１４、４１１６および４１１８とを保護（たとえば、絶縁）し得る。
【０１４７】
図４２は、本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第１４の製造段階を示す図である。図４２に示す第１４の製造段階は、図４１の第１３の製造段階に続くものであり得る。図４２の第１４の製造段階は、図２１の第１１の製造段階を含み得るかまたはそれに対応し得る。
【０１４８】
図４１の第１４の製造段階では、ＮＭＯＳゲート領域およびＮＭＯＳゲート線が、Ｎ型ナノワイヤを有するナノワイヤＦＥＴに対して形成され得る。たとえば、ゲート連絡通路３２０２、３４０２、３６０２および３８０２の部分（たとえば、ＮＭＯＳゲート連絡通路）が、エッチプロセスを使用して開かれ得る。ＮＭＯＳゲート連絡通路が開かれた後、ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分（たとえば、ＮＭＯＳ部）が露出され、エッチングされ得る。たとえば、ソース領域１８１２、１８１４および１８１６、ドレイン領域１９１２および１９１４、ナノワイヤのペア１２１８〜１２２４、分離トレンチ１１５２、ならびに分離層１１１２の材料と比較して、ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の材料に対する高いエッチ選択性を有する化学的性質を使用する横方向（たとえば、無指向性）エッチプロセスが、ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分を選択的にエッチングするために使用され得る。ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分をエッチングすることで、ＮＭＯＳゲート領域に対応するナノワイヤのペア１２１８〜１２２４の部分が露出され得る。加えて、ＮＭＯＳゲート領域に隣接する分離層１１１２の表面が、露出され得る。
【０１４９】
ゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分をエッチングした後、ＮＭＯＳゲート領域およびＮＭＯＳゲート線が、１つまたは複数の材料（たとえば、第２の組の１つまたは複数の材料）を堆積させることによって形成され得る。Ｐ型ナノワイヤを有するナノワイヤＦＥＴに対するＰＭＯＳゲート領域を形成するために使用される材料と比較して、Ｎ型ナノワイヤを有するナノワイヤＦＥＴに対するＮＭＯＳゲート領域を形成するために、異なる材料が使用され得る。したがって、いくつかのゲート連絡通路が（たとえば、ハードマスクを使用して）保護され得る一方で、その他のゲート連絡通路は開かれる。たとえば、ＰＭＯＳゲート連絡通路がハードマスクで保護され得る一方で、ＮＭＯＳゲート連絡通路は開かれる（たとえば、エッチングされる）。これにより、ナノワイヤＦＥＴスタックの第１の行１１８２およびナノワイヤＦＥＴスタックの第２の行１１８４内のゲート領域ダミー層の部分をエッチングすることなく、ナノワイヤＦＥＴスタックの第３の行１１８６内のゲート領域ダミー層の部分をエッチングすることが可能になる。Ｎ型ナノワイヤを有するナノワイヤＦＥＴに対するＮＭＯＳゲート領域およびＮＭＯＳゲート線の形成は、それらのナノワイヤＦＥＴに関連付けられたエリア内のゲート領域ダミー層の部分をエッチングした後、第２の組の１つまたは複数の材料を堆積させることを含み得る。
【０１５０】
たとえば、Ｎ型ナノワイヤ（ナノワイヤ１２１８〜１２２４など）を有するナノワイヤＦＥＴに対して、ナノワイヤＦＥＴスタックの第３の行１１８６内のＮＭＯＳゲート連絡通路を開いてゲート領域ダミー層の部分をエッチングした後、ＡＬＤプロセスが、露出された表面上に単分子層を分離層として選択的に形成するために使用され得、それにより、後で堆積される金属層（たとえば、Ｔｉ層）は、他の金属層に短絡しない。特定の実装形態では、ＡＬＤプロセスは、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣＮまたは別の絶縁材料を堆積し得る。追加または代替として、インターフェース層が、露出されたナノワイヤ表面上に形成され得る。例示のために、インターフェース層は、熱酸化プロセス、ＡＬＤ酸化プロセス、または化学的酸化プロセスを使用して形成された酸化物（たとえば、ＳｉＯ）を含み得る。
【０１５１】
インターフェース層が形成された後、ＨｆＯ２が、露出された表面上に層を形成するために堆積され得る。ＴｉＡｌの層がＨｆＯ２層の上に堆積され、ＴｉＮの層がＴｉＡｌ層の上に堆積され、Ｗが残りの空間を充填するために堆積され得る。堆積プロセスは、ＮＭＯＳゲート連絡通路（たとえば、ナノワイヤＦＥＴスタックの第３の行１１８６内のゲート連絡通路３２０２、３４０２、３６０２および３８０２の部分）によって前に占有されていた領域を充填し得、かつナノワイヤＦＥＴスタックの第３の行１１８６内でゲート領域ダミー層１１３２、１１３４、１１３６および１１３８の部分によって前に占有されていた領域を充填し得、それにより、ＮＭＯＳゲート線４２０２とＮＭＯＳゲート領域４２１２、４２１４、４２１６および４２１８とが形成される。
【０１５２】
加えて、ＮＭＯＳゲート領域４２１２、４２１４、４２１６および４２１８とＮＭＯＳゲート線４２０２とを形成した後、ＮＭＯＳゲートキャップ４２２２が、１つまたは複数材料を堆積させることによって形成され得る。たとえば、誘電体材料が、ＮＭＯＳゲートキャップ４２２２を形成するために、ＮＭＯＳゲート線４２０２の露出された部分の上に堆積され得る。ＮＭＯＳゲートキャップ４２２２は、ＮＭＯＳゲート線４２０２とＮＭＯＳゲート領域４２１２、４２１４、４２１６および４２１８とを保護（たとえば、絶縁）し得る。
【０１５３】
図４３は、本開示の特定の態様による複数の可変強度のナノワイヤＦＥＴスタックを製造するプロセスの第１５の製造段階を示す図である。図４３に示す第１５の製造段階は、図４２の第１４の製造段階に続くものであり得る。図４３の第１５の製造段階は、図２２の第１２の製造段階を含み得るかまたはそれに対応し得る。
【０１５４】
ゲート領域およびゲート線を形成した後、エッチ停止層１４０２、分離層１３０２の一部、分離トレンチ１１５２の一部、分離層１１１２の一部、誘電体キャップ（たとえば、ソースキャップ３９２２および３９２４、ドレインキャップ４０２２および４０２４、ＰＭＯＳゲートキャップ４１２２および４１２４、ならびにＮＭＯＳキャップ４２２２）の一部、またはそれらの組合せが、１つまたは複数のＣＭＰプロセスなど、１つまたは複数の平坦化プロセスを使用して除去され得る。たとえば、第１のＣＭＰプロセスは誘電体キャップの一部を除去し、第２のＣＭＰプロセスはエッチ停止層１４０２を除去し得る。誘電体キャップの１つまたは複数の残りの部分は、構造（たとえば、ソース、ゲートおよびドレイン）を覆って露出されるのを防ぎ得る。たとえば、誘電体キャップの残りの部分は、ソース線３９０２、３９０４、３９０６および３９０８とソース領域３９１２、３９１４および３９１６とを覆うことができる。１つまたは複数の平坦化プロセスを実行することで、集積回路４３００が作成することができる。
【０１５５】
１つまたは複数の平坦化プロセスの後、図４３に示す集積回路４３００は、図２の集積回路２００、図１０の集積回路１０００、図２２の集積回路２２００、またはそれらの組合せを含み得るかまたはそれに対応し得る。図２〜図２２を参照しながら説明した代替実装形態は、図２９〜図４３を参照しながら説明した製造プロセスにも適用される。
【０１５６】
異なる長さの連絡通路をエッチングすることによって、可変強度のナノワイヤＦＥＴスタックが形成され得る。例示のために、第１のゲート連絡通路３２０２を第４のゲート領域ダミー層１１３８までまたはその中に延びるようにエッチングすることおよび第４のゲート連絡通路３８０２を第１のゲート領域ダミー層１１３２までまたはその中に延びるようにエッチングすることによって、ナノワイヤＦＥＴスタックの第１の列１１９２内の第１のナノワイヤＦＥＴスタックは、ナノワイヤＦＥＴスタックの第４の列１１９８内の第２のナノワイヤＦＥＴスタックより大きい数のナノワイヤＦＥＴを有し得る。各ナノワイヤＦＥＴスタックの駆動強度は、ナノワイヤＦＥＴスタック内のナノワイヤＦＥＴの数に基づき得る。したがって、第１のナノワイヤＦＥＴスタックは、第２のナノワイヤＦＥＴスタックより大きい駆動強度を有し得る。他の実装形態では、ナノワイヤＦＥＴスタックは、設計仕様に基づいて別の数のナノワイヤＦＥＴを含み得る（それにより、他の駆動強度を有する）。
【０１５７】
図４４は、本開示の特定の態様によるナノワイヤＦＥＴスタックを製造する方法４４００の特定の例示的実装形態のフローチャートである。方法４４００は、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０および１４０それぞれのうちの任意の１つまたは複数を形成するために使用され得る。追加または代替として、方法４４００は、図２、図３、図１０、図２２および図４３の集積回路２００、３００、１０００、２２００および４３００それぞれのうちの任意の１つまたは複数を形成するために使用され得る。
【０１５８】
方法４４００は、４４０２において、基板上に第１のナノワイヤＦＥＴを形成するステップを含む。方法４４００は、４４０４において、第１のナノワイヤＦＥＴおよび第２のナノワイヤＦＥＴに電気的に結合されたナノワイヤを有するナノワイヤＦＥＴスタックを形成するために、第１のナノワイヤＦＥＴ上に第２のナノワイヤＦＥＴを形成するステップを含む。たとえば、第１のナノワイヤＦＥＴは、図１Ａの第２のナノワイヤＦＥＴ１１５を含み得るかまたはそれに対応し得る。この例では、第２のナノワイヤＦＥＴは、第１のナノワイヤＦＥＴ１１４と第２のナノワイヤＦＥＴ１１５の両方に結合されたナノワイヤ１０１を含むナノワイヤＦＥＴスタックの部分を形成する第２のナノワイヤＦＥＴ１１５上に形成された、図１Ａの第１のナノワイヤＦＥＴ１１４を含み得るかまたはそれに対応し得る。第１および第２のナノワイヤＦＥＴは、たとえば図４〜図１０、図１１〜図２２、図２９〜図４３、またはそれらの組合せを参照しながら説明した１つまたは複数のプロセスを使用することによって、同時に形成され得る。第１のナノワイヤＦＥＴおよび第２のナノワイヤＦＥＴは、縦型ナノワイヤＦＥＴスタックなどのナノワイヤＦＥＴスタックを形成する。この文脈では、縦型は、基板の表面に対して実質的に垂直に延びることを指す。基板は、図４〜図１０の基板２０２、図１１〜図２２の基板１１０２、または図２９〜図４３の基板１１０２、またはそれらの組合せを含み得るかまたはそれに対応し得る。
【０１５９】
図４５は、本開示の特定の態様によるナノワイヤＦＥＴスタックを製造する方法の特定の例示的実装形態のフローチャートである。方法４５００は、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０および１４０それぞれのうちの任意の１つまたは複数を形成するために使用され得る。追加または代替として、方法４５００は、図２、図３、図１０、図２２および図４３の集積回路２００、３００、１０００、２２００および４３００それぞれのうちの１つまたは複数を形成するために使用され得る。
【０１６０】
方法４５００は、４５０２において、基板上に層スタックを形成するステップを含む。層スタックは、スペーサ層（たとえば、分離層）によって分離されたダミー層（たとえば、ゲート領域ダミー層、ドレイン領域ダミー層、およびソース領域ダミー層）を含む。たとえば、層スタックは、図４、図１１および図２９を参照しながら説明した層スタックのうちの１つまたは複数に対応し得る。
【０１６１】
方法４５００はまた、４５０４において、ダミー層内に開口を形成するために第１の組の選択性エッチを実行するステップと、４５０６において、ナノワイヤを形成するために開口内に第１の組の１つまたは複数の材料を堆積させるステップとを含む。たとえば、ナノワイヤは、図６のナノワイヤ６０２、６０４および６０６、図１２のナノワイヤのペア１２０２〜１２２４、またはそれらの組合せに対応し得る。方法４５００はまた、ナノワイヤを形成する前に、図５の分離トレンチ５０２および５０４、図１１の分離トレンチ１１５２、またはそれらの組合せなどの分離トレンチを形成するステップを含み得る。
【０１６２】
方法４５００は、４５０８において、ゲート領域ダミー層を除去するために第２の組の選択性エッチを実行するステップと、４５１０において、ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのゲート領域を形成するために第２の組の１つまたは複数の材料を堆積させるステップとを含む。たとえば、ゲート領域は、図７および図１０、図１５、図２０および図２１、図３２、図３４、図３６、図３８、図４１および図４２、またはそれらの組合せを参照しながら説明したように形成され得る。
【０１６３】
方法４５００はまた、４５１２において、ドレイン領域ダミー層を除去するために第３の組の選択性エッチを実行するステップと、４５１４において、ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのドレイン領域を形成するために第３の組の１つまたは複数の材料を堆積させるステップとを含む。たとえば、ドレイン領域は、図７および図９、図１７および図１９、図３１、図３５および図４０、またはそれらの組合せを参照しながら説明したように形成され得る。
【０１６４】
方法４５００はまた、４５１６において、ソース領域ダミー層を除去するために第４の組の選択性エッチを実行するステップと、４５１８において、ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのソース領域を形成するために第４の組の１つまたは複数の材料を堆積させるステップとを含む。たとえば、ソース領域は、図７および図８、図１６および図１８、図３０、図３３、図３７および図３９、またはそれらの組合せを参照しながら説明したように形成され得る。
【０１６５】
図４６を参照すると、ワイヤレス通信デバイスの特定の例示的実装形態のブロック図が示され、全体的に４６００と指定されている。ワイヤレス通信デバイス４６００は、メモリ４６３２（たとえば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラマブル読取り専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、または任意の他の形態の非一時的記憶媒体）に結合されたデジタル信号プロセッサ（ＤＳＰ）などのプロセッサ４６１０を含む。プロセッサ４６１０、メモリ４６３２、またはデバイス４６００の別の構成要素は、少なくとも１つの縦型ナノワイヤＦＥＴスタックを有する集積回路４６６４を含む。たとえば、集積回路４６６４は、図１ＡのナノワイヤＦＥＴスタック１００、図１ＢのナノワイヤＦＥＴスタック１２０、図１ＣのナノワイヤＦＥＴスタック１４０、図２の集積回路２００、図３の集積回路３００、図４〜図１０を参照しながら説明したプロセスによって形成された別の集積回路、図１１〜図２２を参照しながら説明したプロセスによって形成された別の集積回路、図２９〜図４３を参照しながら説明したプロセスによって形成された別の集積回路、またはそれらの組合せを含み得るかまたはそれに対応し得る。例示のために、集積回路４６６４は、プロセッサ４６１０の処理ロジックの部分を含み得るかまたはそれに対応し得る。別の例示的な例では、集積回路４６６４は、メモリ４６３２のメモリ回路または制御回路の一部を含み得るかまたはそれに対応し得る。
【０１６６】
図４６はまた、プロセッサ４６１０とディスプレイ４６２８とに結合されたディスプレイコントローラ４６２６を示す。コーダ／デコーダ（コーデック）４６３４も、プロセッサ４６１０に結合されてもよい。スピーカー４６３６およびマイクロフォン４６３８がコーデック４６３４に結合されてもよい。
【０１６７】
図４６は、ワイヤレスコントローラ４６４０が、プロセッサ４６１０に結合されることがあり、さらにアンテナ４６４２に結合されることがあることも示している。ある特定の実装形態では、プロセッサ４６１０、ディスプレイコントローラ４６２６、メモリ４６３２、コーデック４６３４、およびワイヤレスコントローラ４６４０は、システムインパッケージまたはシステムオンチップデバイス４６２２に含まれる。ある特定の実装形態では、入力デバイス４６３０および電源４６４４が、システムオンチップデバイス４６２２に結合される。その上、特定の実装形態では、図４６に示すように、ディスプレイ４６２８、入力デバイス４６３０、スピーカー４６３６、マイクロフォン４６３８、アンテナ４６４２、および電源４６４４は、システムオンチップデバイス４６２２の外部にある。しかしながら、ディスプレイ４６２８、入力デバイス４６３０、スピーカー４６３６、マイクロフォン４６３８、アンテナ４６４２、および電源４６４４の各々が、インターフェースやコントローラなどのシステムオンチップデバイス４６２２の構成要素に結合され得る。
【０１６８】
説明する実装形態と連携して、図２〜図１０の基板２０２、図１１〜図２２の基板１１０２、図２９〜図４３の基板１１０２、集積回路をサポートするように構成された１つまたは複数の他のデバイス（たとえば、バルクシリコンウェハまたはダイ）、またはそれらの任意の組合せなど、集積回路をサポートするための手段を含み得るシステムが開示される。
【０１６９】
システムはまた、サポートするための手段に結合された電荷キャリアを供給するための第１の手段を含み得る。たとえば、電荷キャリアを供給するための第１の手段は、図１Ａ、図１Ｂおよび図１Ｃのソース領域層１０２、１０６および１１０、図１０のソース領域８１２、８１６および８２０、図１８のソース領域１８１２、１８１４および１８１６、図３９のソース領域３９１２、３９１４および３９１６、電荷キャリアを供給するように構成された１つまたは複数の他のデバイスもしくは回路、またはそれらの任意の組合せなどのソース領域のうちの１つまたは複数を含み得るかまたはそれらに対応し得る。システムはまた、サポートするための手段に結合された電荷キャリアを収集するための手段を含む。たとえば、電荷キャリアを収集するための手段は、図１Ａ、図１Ｂおよび図１Ｃのドレイン領域層１０４および１０８、図１Ｂの第３のドレイン領域層１２４、図１０のドレイン領域９１４および９１８、図１９のドレイン領域１９１２および１９１４、図４０のドレイン領域４０１２および４０１４、電荷キャリアを収集するように構成された１つまたは複数の他のデバイスもしくは回路、またはそれらの任意の組合せなどのドレイン領域のうちの１つまたは複数に対応し得るかまたはそれらを含み得る。
【０１７０】
システムはまた、１つまたは複数ゲート領域など、導電性チャネルを制御するための第１の手段を含む。たとえば、導電性チャネルを制御するための第１の手段は、図１Ａ、図１Ｂおよび図１Ｃのゲート領域層１０３、１０５、１０７および１０９、図１０のゲート領域１０１３、１０１５、１０１７および１０１９、図２０のＰＭＯＳゲート領域２０１２、２０１４、２０１６および２０１８、図２１のＮＭＯＳゲート領域２１１２、２１１４、２１１６および２１１８、図４１のＰＭＯＳゲート領域４１１２、４１１４、４１１６および４１１８、図４２のＮＭＯＳゲート領域４２１２、４２１４、４２１６および４２１８、導電性チャネルを制御するように構成された１つまたは複数の他のデバイスもしくは回路、またはそれらの任意の組合せを含み得るかまたはそれらに対応し得る。導電性チャネルを制御するための第１の手段は、電荷キャリアを供給するための第１の手段と電荷キャリアを収集するための手段との間に配置され得る。
【０１７１】
システムはまた、サポートするための手段に結合された電荷キャリアを供給するための第２の手段を含む。たとえば、電荷キャリアを供給するための第２の手段は、図１Ａ、図１Ｂおよび図１Ｃのソース領域層１０２、１０６および１１０、図１０のソース領域８１２、８１６および８２０、図１８のソース領域１８１２、１８１４および１８１６、図３９のソース領域３９１２、３９１４および３９１６、電荷キャリアを供給するように構成された１つまたは複数の他のデバイスもしくは回路、またはそれらの任意の組合せなどのソース領域のうちの１つまたは複数を含み得るかまたはそれらに対応し得る。
【０１７２】
システムはまた、１つまたは複数ゲート領域など、導電性チャネルを制御するための第２の手段を含む。たとえば、導電性チャネルを制御するための第２の手段は、図１Ａ、図１Ｂおよび図１Ｃのゲート領域層１０３、１０５、１０７および１０９、図１０のゲート領域１０１３、１０１５、１０１７および１０１９、図２０のＰＭＯＳゲート領域２０１２、２０１４、２０１６および２０１８、図２１のＮＭＯＳゲート領域２１１２、２１１４、２１１６および２１１８、図４１のＰＭＯＳゲート領域４１１２、４１１４、４１１６および４１１８、図４２のＮＭＯＳゲート領域４２１２、４２１４、４２１６および４２１８、導電性チャネルを制御するように構成された１つまたは複数の他のデバイスもしくは回路、またはそれらの任意の組合せを含み得るかまたはそれらに対応し得る。導電性チャネルを制御するための第２の手段は、電荷キャリアを供給するための第２の手段と電荷キャリアを収集するための手段との間に配置される。
【０１７３】
システムはまた、電荷キャリアを供給するための第１の手段と、導電性チャネルを制御するための第１の手段と、電荷キャリアを収集するための手段と、導電性チャネルを制御するための第２の手段と、電荷キャリアを供給するための第２の手段とに結合された導電性チャネルを形成するための手段を含む。導電性チャネルを形成するための手段は、図１Ａ、図１Ｂおよび図１Ｃのナノワイヤ１０１、図１Ｃのナノワイヤ１４２、図１０のナノワイヤ６０２、６０４および６０６、図１２のナノワイヤのペア１２０２〜１２２４、導電性チャネルを形成するように構成された１つまたは複数の他のデバイスもしくは回路、またはそれらの任意の組合せなどの１つまたは複数のナノワイヤを含み得るかまたはそれらに対応し得る。導電性チャネルを形成するための手段は、サポートするための手段の表面に平行な、１００ナノメートル未満の寸法を有する。
【０１７４】
説明する実装形態と連携して、図２〜図１０の基板２０２、図１１〜図２２の基板１１０２、図２９〜図４３の基板１１０２、集積回路をサポートするように構成された１つまたは複数の他のデバイス（たとえば、バルクシリコンウェハまたはダイ）、またはそれらの任意の組合せなど、集積回路をサポートするための手段を含み得るシステムが開示される。システムはまた、サポートするための手段に結合された電荷キャリアを収集するための第１の手段を含む。たとえば、電荷キャリアを収集するための手段は、図１Ａ、図１Ｂおよび図１Ｃのドレイン領域層１０４および１０８、図１Ｂの第３のドレイン領域層１２４、図１０のドレイン領域９１４および９１８、図１９のドレイン領域１９１２および１９１４、図４０のドレイン領域４０１２および４０１４、電荷キャリアを収集するように構成された１つまたは複数の他のデバイスもしくは回路、またはそれらの任意の組合せなどのドレイン領域のうちの１つまたは複数に対応し得るかまたはそれらを含み得る。
【０１７５】
システムはまた、サポートするための手段に結合された電荷キャリアを供給するための手段を含み得る。たとえば、電荷キャリアを供給するための手段は、図１Ａ、図１Ｂおよび図１Ｃのソース領域層１０２、１０６および１１０、図１０のソース領域８１２、８１６および８２０、図１８のソース領域１８１２、１８１４および１８１６、図３９のソース領域３９１２、３９１４および３９１６、電荷キャリアを供給するように構成された１つまたは複数の他のデバイスもしくは回路、またはそれらの任意の組合せなどのソース領域のうちの１つまたは複数を含み得るかまたはそれらに対応し得る。
【０１７６】
システムはまた、１つまたは複数ゲート領域など、導電性チャネルを制御するための第１の手段を含む。たとえば、導電性チャネルを制御するための第１の手段は、図１Ａ、図１Ｂおよび図１Ｃのゲート領域層１０３、１０５、１０７および１０９、図１０のゲート領域１０１３、１０１５、１０１７および１０１９、図２０のゲートＰＭＯＳ領域２０１２、２０１４、２０１６および２０１８、図２１のＮＭＯＳゲート領域２１１２、２１１４、２１１６および２１１８、図４１のＰＭＯＳゲート領域４１１２、４１１４、４１１６および４１１８、図４２のＮＭＯＳゲート領域４２１２、４２１４、４２１６および４２１８、導電性チャネルを制御するように構成された１つまたは複数の他のデバイスもしくは回路、またはそれらの任意の組合せを含み得るかまたはそれらに対応し得る。導電性チャネルを制御するための第１の手段は、電荷キャリアを供給するための手段と電荷キャリアを収集するための第１の手段との間に配置され得る。
【０１７７】
システムはまた、サポートするための手段に結合された電荷キャリアを収集するための第２の手段を含む。たとえば、電荷キャリアを収集するための第２の手段は、図１Ａ、図１Ｂおよび図１Ｃのドレイン領域層１０４および１０８、図１Ｂの第３のドレイン領域層１２４、図１０のドレイン領域９１４および９１８、図１９のドレイン領域１９１２および１９１４、図４０のドレイン領域４０１２および４０１４、電荷キャリアを収集するように構成された１つまたは複数の他のデバイスもしくは回路、またはそれらの任意の組合せなどのドレイン領域のうちの１つまたは複数を含み得るかまたはそれらに対応し得る。
【０１７８】
システムはまた、１つまたは複数ゲート領域など、導電性チャネルを制御するための第２の手段を含む。たとえば、導電性チャネルを制御するための第２の手段は、図１Ａ、図１Ｂおよび図１Ｃのゲート領域層１０３、１０５、１０７および１０９、図１０のゲート領域１０１３、１０１５、１０１７および１０１９、図２０のＰＭＯＳゲート領域２０１２、２０１４、２０１６および２０１８、図２１のＮＭＯＳゲート領域２１１２、２１１４、２１１６および２１１８、図４１のＰＭＯＳゲート領域４１１２、４１１４、４１１６および４１１８、図４２のＮＭＯＳゲート領域４２１２、４２１４、４２１６および４２１８、導電性チャネルを制御するように構成された１つまたは複数の他のデバイスもしくは回路、またはそれらの任意の組合せを含み得るかまたはそれらに対応し得る。導電性チャネルを制御するための第２の手段は、電荷キャリアを収集するための第２の手段と電荷キャリアを供給するための手段との間に配置される。
【０１７９】
システムはまた、電荷キャリアを収集するための第１の手段と、導電性チャネルを制御するための第１の手段と、電荷キャリアを供給するための手段と、導電性チャネルを制御するための第２の手段と、電荷キャリアを収集するための第２の手段とに結合された導電性チャネルを形成するための手段を含む。導電性チャネルを形成するための手段は、図１Ａ、図１Ｂおよび図１Ｃのナノワイヤ１０１、図１Ｃのナノワイヤ１４２、図１０のナノワイヤ６０２、６０４および６０６、図１２のナノワイヤのペア１２０２〜１２２４、導電性チャネルを形成するように構成された１つまたは複数の他のデバイスもしくは回路、またはそれらの任意の組合せなどの１つまたは複数のナノワイヤを含み得るかまたはそれらに対応し得る。導電性チャネルを形成するための手段は、サポートするための手段の表面に平行な、１００ナノメートル未満の寸法を有する。
【０１８０】
上記で開示されたデバイスおよび機能は、コンピュータ可読媒体上に記憶されたコンピュータファイル（たとえば、ＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）に設計および構成される場合がある。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製作する製作業者に提供され得る。結果として得られる製品は、半導体ウェハを含み、次いで、半導体ウェハは半導体ダイに切断され、半導体チップにパッケージングされる。図４７を参照してさらに説明されるように、半導体チップは、次いで電子デバイスに統合される。
【０１８１】
図４７を参照すると、電子デバイス製造（たとえば、製作）プロセスの特定の説明のための実装形態が示され、全体が４７００として指定されている。物理デバイス情報４７０２が、製造プロセス４７００において、研究用コンピュータ４７０６などにおいて受信される。物理デバイス情報４７０２は、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０、１４０、図２および図３の集積回路２００または３００、図１０の集積回路１０００、図２２の集積回路２２００、図４３の集積回路４３００、またはそれらの任意の組合せなど、半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含み得る。たとえば、物理デバイス情報４７０２は、研究用コンピュータ４７０６に結合されたユーザインターフェース４７０４を介して入力される物理パラメータ、材料特性、および構造情報を含み得る。研究用コンピュータ４７０６は、メモリ４７１０などのコンピュータ可読媒体（たとえば、非一時的コンピュータ可読記録媒体）に結合された、１つまたは複数の処理コアなどのプロセッサ４７０８を含む。メモリ４７１０は、プロセッサ４７０８に、物理デバイス情報４７０２をファイルフォーマットに準拠するように変換させ、ライブラリファイル４７１２を生成させるように実行可能であるコンピュータ可読命令を記憶し得る。
【０１８２】
特定の実装形態では、ライブラリファイル４７１２は、変換された設計情報を含む少なくとも１つのデータファイルを含む。たとえば、ライブラリファイル４７１２は、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０、１４０、図２および図３の集積回路２００または３００、図１０の集積回路１０００、図２２の集積回路２２００、図４３の集積回路４３００、またはそれらの任意の組合せを含むデバイスを含む半導体デバイスのライブラリを含み得、このライブラリは、電子設計自動化（ＥＤＡ）ツール４７２０とともに使用するために提供される。
【０１８３】
ライブラリファイル４７１２は、メモリ４７１８に結合される、１つまたは複数の処理コアなどのプロセッサ４７１６を含む設計コンピュータ４７１４において、ＥＤＡツール４７２０とともに使用される場合がある。ＥＤＡツール４７２０は、設計コンピュータ４７１４のユーザが、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０、１４０、図２および図３の集積回路２００または３００、図１０の集積回路１０００、図２２の集積回路２２００、図４３の集積回路４３００、またはそれらの任意の組合せを含む、ライブラリファイル４７１２の回路を設計することを可能にするように、メモリ４７１８においてプロセッサ実行可能命令として記憶され得る。たとえば、設計コンピュータ４７１４のユーザが、設計コンピュータ４７１４に結合されたユーザインターフェース４７２４を介して回路設計情報４７２２を入力することができる。回路設計情報４７２２は、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０、１４０、図２および図３の集積回路２００または３００、図１０の集積回路１０００、図２２の集積回路２２００図４３の集積回路４３００、またはそれらの任意の組合せなど、半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含み得る。例示のために、回路設計特性は、回路設計における特定の回路と他の素子に対する関係との識別、位置情報、フィーチャサイズ情報、相互接続情報、または半導体デバイスの物理的特性を表す他の情報を含み得る。
【０１８４】
設計コンピュータ４７１４は、回路設計情報４７２２を含む設計情報をファイルフォーマットに準拠するように変換するように構成することができる。例示のために、ファイルフォーマットは、平面の幾何学的形状、テキストラベル、およびグラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマットなどの階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルフォーマットを含んでもよい。設計コンピュータ４７１４は、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０、１４０、図２および図３の集積回路２００または３００、図１０の集積回路１０００、図２２の集積回路２２００、図４３の集積回路４３００、またはそれらに他の回路または情報に加えた任意の組合せを記述する情報を含むＧＤＳＩＩファイル４７２６など、変換された設計情報を含むデータファイルを生成するように構成され得る。例示のために、データファイルは、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０、１４０、図２および図３の集積回路２００または３００、図１０の集積回路１０００、図２２の集積回路２２００、図４３の集積回路４３００、またはそれらの任意の組合せを含み、また、システムオンチップ（ＳＯＣ）内に追加の電気回路および構成要素を含む、ＳＯＣに対応する情報を含み得る。
【０１８５】
ＧＤＳＩＩファイル４７２６は、ＧＤＳＩＩファイル４７２６内の変換された情報に従って、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０、１４０、図２および図３の集積回路２００または３００、図１０の集積回路１０００、図２２の集積回路２２００図４３の集積回路４３００、またはそれらの任意の組合せを製作するために、製作プロセス４７２８において受け取られ得る。たとえば、デバイス製造プロセスは、代表的なマスク４７３２として示される、フォトリソグラフィプロセスとともに使用されることになるマスクなどの、１つまたは複数のマスクを製作するために、マスク製造業者４７３０にＧＤＳＩＩファイル４７２６を提供することを含み得る。マスク４７３２は、１つまたは複数のウェハ４７３３を生成するために製作プロセスの間に使用されることがあり、ウェハ４７３３は試験されて、代表的なダイ４７３６などのダイへと分離されることがある。ダイ４７３６は、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０、１４０、図２および図３の集積回路２００または３００、図１０の集積回路１０００、図２２の集積回路２２００、図４３の集積回路４３００、またはそれらの任意の組合せを含むデバイスを含む回路を含む。
【０１８６】
たとえば、製作プロセス４７２８は、製作プロセス４７２８を開始するため、制御するため、またはそれらの組合せのために、プロセッサ４７３４およびメモリ４７３５を含み得る。メモリ４７３５は、コンピュータ可読命令またはプロセッサ可読命令などの実行可能命令を含んでもよい。実行可能命令は、プロセッサ４７３４などのコンピュータによって実行可能な１つまたは複数の命令を含んでもよい。特定の実装形態では、実行可能命令は、図４４の方法４４００または図４５の方法４５００またはそれらの少なくとも一部分をコンピュータに実行させ得る。
【０１８７】
製作プロセス４７２８は、完全に自動化されあるいは部分的に自動化された製作システムによって実施されてもよい。たとえば、製作プロセス４７２８は、スケジュールに従って自動化され得る。製作システムは、半導体デバイスを形成するために１つまたは複数の動作を実行するための製作機器（たとえば、加工ツール）を含み得る。たとえば、製作機器は、気相堆積（たとえば、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、またはそれらの組合せ）を使用して１つまたは複数の材料を堆積させること、単一マスクまたは複数マスクのリソエッチングプロセス（たとえば、２マスクＬＥＬＥ）を使用して材料をパターニングすること、ｌｉｔｈｏ−ｆｒｅｅｚｅ−ｌｉｔｈｏ−ｅｔｃｈ（ＬＦＬＥ）プロセスを使用して材料をパターニングすること、ｓｅｌｆ−ａｌｉｇｎｅｄ  ｄｏｕｂｌｅ  ｐａｔｔｅｒｎｉｎｇ（ＳＡＤＰ）プロセスを使用して材料をパターニングすること、１つまたは複数の材料をエピタキシャル成長させること、１つまたは複数の材料をコンフォーマルに堆積させること、ハードマスクを塗布すること、エッチングマスクを塗布すること、エッチングを実行すること、平坦化を実行すること、ダミーゲートスタックを形成すること、ゲートスタックを形成すること、ＳＣ−１タイプ洗浄（ｓｔａｎｄａｒｄ  ｃｌｅａｎ  １）を実行すること、などを行うように構成され得る。特定の実装形態では、製作プロセス４７２８は、１４ｎｍより小さい（たとえば、１０ｎｍ、７ｎｍなど）テクノロジーノードと関連付けられる半導体製造プロセスに対応する。デバイス（たとえば、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０、１４０、図２および図３の集積回路２００または３００、図１０の集積回路１０００、図２２の集積回路２２００、図４３の集積回路４３００、またはそれらの任意の組合せを含む）を製造するために使用される特定のプロセスまたはプロセスの組合せは、設計制約および利用可能な材料／機器に基づき得る。したがって、特定の実装形態では、デバイスの製造の間に、図１Ａ〜図４６を参照して説明されたものとは異なるプロセスが使用され得る。
【０１８８】
例示的な例として、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０、１４０、図２および図３の集積回路２００または３００、図１０の集積回路１０００、図２２の集積回路２２００、図４３の集積回路４３００、またはそれらの任意の組合せに対するビア１形成の間に使用される２マスクＬＥＬＥプロセスは、デバイスの第１の層（たとえば、窒化物層）上に第１のパターンを形成するために第１のフォトレジストマスクを使用するステップと、第１のパターンをエッチングするステップとを含み得る。次いで、デバイス上に第２のパターンを形成するために第２のマスクが使用されることがあり、組み合わされたパターンがデバイスの第２のより下の層（たとえば、酸化物層）までエッチングされることがある。この組み合わされたパターンでは、第１のパターンおよび第２のパターンのフィーチャ（たとえば、線）が交互に配置されてもよい。したがって、組み合わされたパターンは、第１のパターンおよび第２のパターンと比較して、より小さいフィーチャ（たとえば、線）のピッチを有してもよい。
【０１８９】
別の例示的な例として、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０、１４０、図２および図３の集積回路２００または３００、図１０の集積回路１０００、図２２の集積回路２２００、図４３の集積回路４３００、またはそれらの任意の組合せのＭ１層またはＭ２層をパターニングするために使用されるＳＡＤＰプロセスは、デバイス上に「ダミー」パターンを形成するステップを含み得る。共形の誘電層が、ダミーパターンを覆って形成（たとえば、堆積）されることがあり、エッチングされることがある。エッチングの間に、ダミーパターンの側壁の隣の誘電材料の「スペーサ」を除く誘電層のすべてが除去されてもよい。次いで、ダミーパターンが（たとえば、エッチングを伴わずに）スペーサを残して除去されてもよく、これは、ダミーパターンよりも高いフィーチャ（たとえば、線）の密度を有するパターンを形成してもよい。より高密度のスペーサパターンは、Ｍ１層またはＭ２層をパターニングするために使用されてもよい。
【０１９０】
製作システム（たとえば、製作プロセス４７２８を実行する自動化システム）は、分散型アーキテクチャ（たとえば、階層）を有し得る。たとえば、製作システムは、分散型アーキテクチャに従って分散される、プロセッサ４７３４などの１つまたは複数のプロセッサ、メモリ４７３５などの１つまたは複数のメモリ、コントローラ、またはそれらの組合せを含み得る。分散型アーキテクチャは、１つまたは複数の低レベルシステムの動作を制御または開始する高レベルプロセッサを含んでもよい。たとえば、製作プロセス４７２８の高レベル部分が、プロセッサ４７３４などの１つまたは複数のプロセッサを含み得、低レベルシステムがそれぞれ、１つまたは複数の対応するコントローラを含み得、またはそれによって制御され得る。特定の低レベルシステムの特定のコントローラは、特定の高レベルシステムから１つまたは複数の命令（たとえば、コマンド）を受信することができ、サブコマンドを下位のモジュールまたはプロセスツールに発行することができ、特定の高レベルシステムにステータスデータを返信することができる。１つまたは複数の低レベルシステムの各々は、製作機器の１つまたは複数の対応する部分（たとえば、処理ツール）と関連付けられ得る。ある特定の実装形態では、製作システムは、製作システムの中に分散された複数のプロセッサを含み得る。たとえば、低レベルシステム構成要素のコントローラは、プロセッサ４７３４などのプロセッサを含み得る。
【０１９１】
代替的に、プロセッサ４７３４は、製作システムの高レベルシステム、サブシステムまたは構成要素の一部であってもよい。別の実装形態では、プロセッサ４７３４は、製作システムの様々なレベルおよび構成要素における分散処理を含む。
【０１９２】
メモリ４７３５に含まれる実行可能命令は、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０、１４０、図２および図３の集積回路２００または３００、図１０の集積回路１０００、図２２の集積回路２２００、図４３の集積回路４３００、またはそれらの組合せをプロセッサ４７３４が形成すること（または形成を開始すること）を可能にし得る。特定の実装形態では、メモリ４７３５は、コンピュータ実行可能命令を記憶する非一時的コンピュータ可読媒体であり、コンピュータ実行可能命令は、図４４の方法４４００もしくは図４５の方法４５００の少なくとも一部分に従って、デバイスの形成をプロセッサ４７３４に開始させることを、プロセッサ４７３４によって実行可能である。たとえば、コンピュータ実行可能命令は、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０、１４０、図２および図３の集積回路２００または３００、図１０の集積回路１０００、図２２の集積回路２２００、図４３の集積回路４３００、またはそれらの組合せの形成をプロセッサ４７３４に開始させることを実行可能であり得る。例示的な例として、プロセッサ４７３４は、図４４の方法４４００または図４５の方法４５００の１つまたは複数のステップを開始または制御し得る。
【０１９３】
ダイ４７３６がパッケージングプロセス４７３８に提供されることがあり、そこで、ダイ４７３６は代表的なパッケージ４７４０に組み込まれる。たとえば、パッケージ４７４０は、単一のダイ４７３６、またはシステムインパッケージ（ＳｉＰ）構成などの複数のダイを含んでもよい。パッケージ４７４０は、Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）規格などの１つまたは複数の規格または仕様に準拠するように構成されてもよい。
【０１９４】
パッケージ４７４０に関する情報が、コンピュータ４７４６に記憶された構成要素ライブラリなどを介して様々な製品設計者に配布されてもよい。コンピュータ４７４６は、メモリ４７５０に結合される１つまたは複数のプロセシングコアなどのプロセッサ４７４８を含んでもよい。プリント回路基板（ＰＣＢ）ツールをメモリ４７５０にプロセッサ実行可能命令として記憶し、ユーザインターフェース４７４４を介してコンピュータ４７４６のユーザから受け取られたＰＣＢ設計情報４７４２を処理してもよい。ＰＣＢ設計情報４７４２は、回路基板上のパッケージングされた半導体デバイスの物理的な位置情報を含み得、パッケージングされた半導体デバイスは、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０、１４０、図２および図３の集積回路２００または３００、図１０の集積回路１０００、図２２の集積回路２２００、図４３の集積回路４３００、またはそれらの組合せを含むパッケージ４７４０に対応する。
【０１９５】
コンピュータ４７４６は、ＰＣＢ設計情報４７４２を変換して、半導体デバイスの回路基板上のパッケージングされた物理的な位置情報、ならびに、配線およびビアなど、電気的な接続のレイアウトを含むデータを有する、ＧＥＲＢＥＲファイル４７５２などのデータファイルを生成するように構成されてよく、この場合、パッケージングされた半導体デバイスは、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０、１４０、図２および図３の集積回路２００または３００、図１０の集積回路１０００、図２２の集積回路２２００、図４３の集積回路４３００、またはそれらの組合せを含むパッケージ４７４０に対応する。他の実装形態では、変換されたＰＣＢ設計情報によって生成されたデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有し得る。
【０１９６】
ＧＥＲＢＥＲファイル４７５２は、基板組立プロセス４７５４において受け取られて、ＧＥＲＢＥＲファイル４７５２内に記憶されている設計情報に従って製造される代表的なＰＣＢ４７５６などのＰＣＢを作成するために使用され得る。たとえば、ＧＥＲＢＥＲファイル４７５２は、ＰＣＢ製造プロセスの様々なステップを実行するために１つまたは複数の機械にアップロードされ得る。ＰＣＢ４７５６は、代表的なプリント回路アセンブリ（ＰＣＡ）４７５８を形成するために、パッケージ４７４０を含む電子構成要素を装着され得る。
【０１９７】
ＰＣＡ４７５８は、製品製造プロセス４７６０において受け取られ、第１の代表的な電子デバイス４７６２および第２の代表的な電子デバイス４７６４などの１つまたは複数の電子デバイスに組み込まれ得る。たとえば、第１の代表的な電子デバイス４７６２、第２の代表的な電子デバイス４７６４、または両方が、図４６のワイヤレス通信デバイス４６００を含み得るか、またはそれに対応し得る。例示的な、非限定的な例として、第１の代表的な電子デバイス４７６２、第２の代表的な電子デバイス４７６４、または両方が、通信デバイス、固定位置データユニット、モバイル位置データユニット、携帯電話、セルラー電話、衛星電話、コンピュータ、タブレット、ポータブルコンピュータ、またはデスクトップコンピュータを含み得る。代替または追加として、第１の代表的な電子デバイス４７６２、第２の代表的な電子デバイス４７６４、または両方が、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、データもしくはコンピュータ命令を記憶するかもしくは取り出す任意の他のデバイス、またはそれらの組合せを含み得、それらの中に、図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０、１４０、図２および図３の集積回路２００または３００、図１０の集積回路１０００、図２２の集積回路２２００、図４３の集積回路４３００、またはそれらの組合せが統合される。
【０１９８】
別の説明のための非限定的な例として、電子デバイス４７６２および４７６４の１つまたは複数は、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メータ検針機器などの固定位置データユニット、または、データもしくはコンピュータ命令を記憶するか取り出す任意の他のデバイス、またはこれらの任意の組合せなどの、遠隔ユニットを含み得る。図４７は、本開示の教示による遠隔ユニットを示すが、本開示は、これらの例示されるユニットに限定されない。本開示の実装形態は、メモリおよびオンチップ回路を含む能動集積回路を含む任意のデバイスにおいて適切に利用されてもよい。たとえば、電子デバイス４７６２および４７６４のうちの１つまたは複数は、自動車、トラック、航空機、ボート、他の車両、または、冷蔵庫、電子レンジ、洗濯機、セキュリティシステム、その他の電気器具などの電気機器、あるいはそれらの組合せを含み得る。特定の実装形態では、電子デバイス４７６２および４７６４のうちの１つまたは複数は、メモリ、ワイヤレス通信、またはそれらの組合せを利用し得る。
【０１９９】
図１Ａ、図１Ｂおよび図１ＣのナノワイヤＦＥＴスタック１００、１２０、１４０、図２および図３の集積回路２００または３００、図１０の集積回路１０００、図２２の集積回路２２００、図４３の集積回路４３００、またはそれらの組合せを含むデバイスは、例示的なプロセス４７００において説明したように、製作され、加工され、電子デバイスに組み込まれ得る。図１Ａ〜図１３に関して開示される実装形態の１つまたは複数の態様は、ライブラリファイル４７１２、ＧＤＳＩＩファイル４７２６（たとえば、ＧＤＳＩＩフォーマットを有するファイル）、およびＧＥＲＢＥＲファイル４７５２（たとえば、ＧＥＲＢＥＲフォーマットを有するファイル）の中などに、様々な処理段階において含まれ、さらには、研究用コンピュータ４７０６のメモリ４７１０、設計コンピュータ４７１４のメモリ４７１８、コンピュータ４７４６のメモリ４７５０、基板組立プロセス４７５４などの様々な段階において使用される１つまたは複数の他のコンピュータもしくはプロセッサ（図示せず）のメモリにおいて記憶され、また、マスク４７３２、ダイ４７３６、パッケージ４７４０、ＰＣＡ４７５８、プロトタイプ回路もしくはデバイス（図示せず）などの他の製品、またはそれらの任意の組合せなどの１つまたは複数の他の物理的な実装形態に組み込まれ得る。物理的なデバイス設計から最終製品まで、製品の様々な代表的なステージが示されているが、他の実装形態では、より少ないステージが使用されてよく、または、追加のステージが含まれてもよい。同様に、プロセス４７００は、プロセス４７００の様々なステージを実行する単一のエンティティあるいは１つまたは複数のエンティティによって実行され得る。
【０２００】
図１Ａ〜図４７のうちの１つまたは複数は、本開示の教示によるシステム、デバイス、方法、またはそれらの組合せを示し得るが、本開示は、これらの示されたシステム、デバイス、方法、またはそれらの組合せに限定されない。本開示の実装形態は、メモリ、プロセッサ、およびオンチップ回路を含む集積回路を含む任意のデバイスにおいて、好適に採用される場合がある。
【０２０１】
本明細書において例示または説明されるような、図１Ａ〜図４７のいずれの図の１つまたは複数の機能または構成要素も、図１Ａ〜図４７の別の図の１つまたは複数の他の部分と組み合わされ得る。したがって、本明細書で説明されるどんな実装形態も限定と解釈されるべきではなく、本開示の教示から逸脱することなく、本開示の実装形態は適切に組み合わされ得る。
【０２０２】
当業者は、本明細書において開示される実装形態に関して説明した様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組合せとして実装されてもよいことをさらに理解されよう。様々な説明のための構成要素、ブロック、構成、モジュール、回路、およびステップが、全般にそれらの機能に関して上で説明された。そのような機能がハードウェアとして実装されるかプロセッサ実行可能命令として実装されるかは、システム全体に課される特定の用途および設計制約に依存する。当業者は、説明された機能を特定の用途ごとに様々な方法で実装し得るが、そのような実装決定が本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【０２０３】
本明細書で開示した実装形態に関して説明した方法またはアルゴリズムのステップは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはその２つの組合せにおいて含まれ得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラマブル読取り専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気消去可能プログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、取外し可能ディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野で周知の任意の他の形態の非一時的記憶媒体内に存在し得る。例示的記憶媒体が、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替的に、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）の中に存在し得る。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末内に存在することができる。代替では、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内に個別の構成要素として存在することができる。記憶デバイスは信号ではない。
【０２０４】
開示された実装形態のこれまでの説明は、開示した実装形態を当業者が作成または使用することを可能にするために提供される。これらの実装形態に対する様々な修正は当業者には容易に明らかであり、本明細書で定義された原理は、本開示の範囲から逸脱することなく他の実装形態に適用されてもよい。したがって、本開示は、本明細書に示された実装形態に限定されるものではなく、以下の特許請求の範囲によって定義される原理および新規の特徴と一致する、考えられる最も広い範囲を与えられるべきである。
【符号の説明】
【０２０５】
１００  ナノワイヤ電界効果トランジスタ（ＦＥＴ）スタック
１０１  ナノワイヤ
１０２  第１のソース領域層
１０３  第１のゲート領域層
１０４  第１のドレイン領域層
１０５  第１のゲート領域層
１０６  第２のソース領域層
１０７  第３のゲート領域層
１０８  第２のドレイン領域層
１０９  第４のゲート領域層
１１０  第３のソース領域層
１１１  ソース線
１１２  ゲート線
１１３  ドレイン線
１１４  第１のナノワイヤＦＥＴ
１１５  第２のナノワイヤＦＥＴ
１１６  第３のナノワイヤＦＥＴ
１１７  第４のナノワイヤＦＥＴ
１２０  ナノワイヤＦＥＴスタック
１２４  第３のドレイン領域層
１４０  ナノワイヤＦＥＴスタック
１４２  ナノワイヤ
１６０  回路
１６４  トランジスタ
１６５  トランジスタ
１６６  トランジスタ
１６７  トランジスタ
２００  集積回路
２０２  基板
２０４  第１のナノワイヤＦＥＴスタック
２０６  第２のナノワイヤＦＥＴスタック
２０８  第３のナノワイヤＦＥＴスタック
２１０  第１の分離トレンチ
２１２  第２の分離トレンチ
２１４  第１の概略回路図
２１６  第２の概略回路図
２１８  第３の概略回路図
３００  集積回路
３０４  第１のナノワイヤＦＥＴスタック
３０６  第２のナノワイヤＦＥＴスタック
３０８  第３のナノワイヤＦＥＴスタック
３１４  第１の概略回路図
３１６  第２の概略回路図
３１８  第３の概略回路図
４０２  第１のソース領域ダミー層
４０３  ゲート領域ダミー層
４０４  ドレイン領域ダミー層
４０５  ゲート領域ダミー層
４０６  ソース領域ダミー層
４０７  ゲート領域ダミー層
４０８  ドレイン領域ダミー層
４０９  ゲート領域ダミー層
４１０  ソース領域ダミー層
４１２  分離層
５０２  第１の分離トレンチ
５０４  第２の分離トレンチ
５０６  第１のナノワイヤＦＥＴ領域
５０８  第２のナノワイヤＦＥＴ領域
５１０  第３のナノワイヤＦＥＴ領域
６０２  第１のナノワイヤ
６０４  第２のナノワイヤ
６０６  第３のナノワイヤ
７０２  ソース連絡通路
７０４  ゲート連絡通路
７０６  ドレイン連絡通路
７０８  ドレイン連絡通路
７１０  ゲート連絡通路
７１２  ソース連絡通路
７１４  ソース連絡通路
７１６  ゲート連絡通路
７１８  ドレイン連絡通路
８０２  ソース線
８０４  ソース線
８０６  ソース線
８１２  ソース領域
８１６  ソース領域
８２０  ソース領域
９０２  ドレイン線
９０４  ドレイン線
９０６  ドレイン線
９１４  ドレイン領域
９１８  ドレイン領域
１０００  集積回路
１００２  ゲート線
１００４  ゲート線
１００６  ゲート線
１０１３  ゲート領域
１０１５  ゲート領域
１０１７  ゲート領域
１０１９  ゲート領域
１１０２  基板
１１１２  分離層
１１２２  ソース領域ダミー層
１１２４  ソース領域ダミー層
１１２６  ソース領域ダミー層
１１３２  ゲート領域ダミー層
１１３４  ゲート領域ダミー層
１１３６  ゲート領域ダミー層
１１３８  ゲート領域ダミー層
１１４２  ドレイン領域ダミー層
１１４４  ドレイン領域ダミー層
１１５２  分離トレンチ
１１６２  分離トレンチ列
１１６４  分離トレンチ列
１１６６  分離トレンチ列
１１６８  分離トレンチ列
１１７２  分離トレンチ行
１１７４  分離トレンチ行
１１７６  分離トレンチ行
１１８２  ナノワイヤＦＥＴスタックの第１の行
１１８４  ナノワイヤＦＥＴスタックの第２の行
１１８６  ナノワイヤＦＥＴスタックの第３の行
１１９２  ナノワイヤＦＥＴスタックの第１の列
１１９４  ナノワイヤＦＥＴスタックの第２の列
１１９６  ナノワイヤＦＥＴスタックの第３の列
１１９８  ナノワイヤＦＥＴスタックの第４の列
１２０２  ナノワイヤのペア、ナノワイヤの第１のペア
１２０４  ナノワイヤのペア、ナノワイヤの第２のペア
１２０６  ナノワイヤのペア、ナノワイヤの第３のペア
１２０８  ナノワイヤのペア、ナノワイヤの第４のペア
１２１０  ナノワイヤのペア
１２１２  ナノワイヤのペア
１２１４  ナノワイヤのペア
１２１６  ナノワイヤのペア
１２１８  ナノワイヤのペア
１２２０  ナノワイヤのペア
１２２２  ナノワイヤのペア
１２２４  ナノワイヤのペア
１３０２  分離層
１４０２  エッチ停止層
１５０２  ゲート連絡通路、ＰＭＯＳゲート連絡通路
１５０４  ゲート連絡通路、ＰＭＯＳゲート連絡通路
１５０６  ゲート連絡通路、ＮＭＯＳゲート連絡通路
１５２０  ナノワイヤペアの第１の行
１５３０  ナノワイヤペアの第２の行
１５４０  ナノワイヤペアの第３の行
１６０２  ソース連絡通路
１６０４  ソース連絡通路
１７０２  ドレイン連絡通路
１７０４  ドレイン連絡通路
１８０２  ソース線
１８０４  ソース線
１８０６  ソース線
１８０８  ソース線
１８１２  ソース領域
１８１４  ソース領域
１８１６  ソース領域
１８２２  ソースキャップ
１８２４  ソースキャップ
１９０２  ドレイン線
１９０４  ドレイン線
１９０６  ドレイン線
１９１２  ドレイン領域
１９１４  ドレイン領域
１９２２  ドレインキャップ
１９２４  ドレインキャップ
２００２  ＰＭＯＳゲート線
２００４  ＰＭＯＳゲート線
２０１２  ＰＭＯＳゲート領域
２０１４  ＰＭＯＳゲート領域
２０１６  ＰＭＯＳゲート領域
２０１８  ＰＭＯＳゲート領域
２０２２  ＰＭＯＳゲートキャップ
２０２４  ＰＭＯＳゲートキャップ
２１０２  ＮＭＯＳゲート線
２１１２  ＮＭＯＳゲート領域
２１１４  ＮＭＯＳゲート領域
２１１６  ＮＭＯＳゲート領域
２１１８  ＮＭＯＳゲート領域
２１２２  ＮＭＯＳゲートキャップ
２２００  集積回路
２３００  Ｐ型ナノワイヤＦＥＴスタック
２４００  第１の断面
２４０２  インターフェース層
２４０４  第１の層
２４０６  第２の層
２５００  第２の断面
２６００  Ｎ型ナノワイヤＦＥＴスタック
２７００  第１の断面
２７０２  インターフェース層
２７０４  第１の層
２７０６  第２の層
２７０８  第３の層
２８００  第２の断面
３００２  第１のソース連絡通路
３１０２  第１のドレイン連絡通路
３２０２  第１のゲート連絡通路
３３０２  第２のソース連絡通路
３４０２  第２のゲート連絡通路
３５０２  第２のドレイン連絡通路
３６０２  第３のゲート連絡通路
３７０２  第３のソース連絡通路
３８０２  第４のゲート連絡通路
３９０２  ソース線
３９０４  ソース線
３９０６  ソース線
３９０８  ソース線
３９１２  ソース領域
３９１４  ソース領域
３９１６  ソース領域
３９２２  ソースキャップ
３９２４  ソースキャップ
４００２  ドレイン線
４００４  ドレイン線
４００６  ドレイン線
４０１２  ドレイン領域
４０１４  ドレイン領域
４０２２  ドレインキャップ
４０２４  ドレインキャップ
４１０２  ＰＭＯＳゲート線
４１０４  ＰＭＯＳゲート線
４１１２  ＰＭＯＳゲート領域
４１１４  ＰＭＯＳゲート領域
４１１６  ＰＭＯＳゲート領域
４１１８  ＰＭＯＳゲート領域
４１２２  ＰＭＯＳゲートキャップ
４１２４  ＰＭＯＳゲートキャップ
４２０２  ＮＭＯＳゲート線
４２１２  ＮＭＯＳゲート領域
４２１４  ＮＭＯＳゲート領域
４２１６  ＮＭＯＳゲート領域
４２１８  ＮＭＯＳゲート領域
４２２２  ＮＭＯＳゲートキャップ
４３００  集積回路
４６００  ワイヤレス通信デバイス
４６１０  プロセッサ
４６２２  システムインパッケージまたはシステムオンチップデバイス
４６２６  ディスプレイコントローラ
４６２８  ディスプレイ
４６３０  入力デバイス
４６３２  メモリ
４６３４  コーデック
４６３６  スピーカー
４６３８  マイクロフォン
４６４０  ワイヤレスコントローラ
４６４２  アンテナ
４６４４  電源
４６６４  集積回路
４７００  電子デバイス製造（たとえば、製作）プロセス
４７０２  物理デバイス情報
４７０４  ユーザインターフェース
４７０６  研究用コンピュータ
４７０８  プロセッサ
４７１０  メモリ
４７１２  ライブラリファイル
４７１４  設計コンピュータ
４７１６  プロセッサ
４７１８  メモリ
４７２０  電子設計自動化（ＥＤＡ）ツール
４７２２  回路設計情報
４７２４  ユーザインターフェース
４７２６  グラフィックデータシステム（ＧＤＳＩＩ）ファイル
４７２８  製作プロセス
４７３０  マスク製造業者
４７３２  マスク
４７３３  ウェハ
４７３４  プロセッサ
４７３５  メモリ
４７３６  ダイ
４７３８  パッケージングプロセス
４７４０  パッケージ
４７４２  プリント回路基板（ＰＣＢ）設計情報
４７４４  ユーザインターフェース
４７４６  コンピュータ
４７４８  プロセッサ
４７５０  メモリ
４７５２  ＧＥＲＢＥＲファイル
４７５４  基板組立プロセス
４７５６  ＰＣＢ
４７５８  プリント回路アセンブリ（ＰＣＡ）
４７６０  製品製造プロセス
４７６２  第１の代表的な電子デバイス
４７６４  第２の代表的な電子デバイス
【図１Ａ】
2019508887.tif 000003
【図１Ｂ】
2019508887.tif 000004
【図１Ｃ】
2019508887.tif 000005
【図１Ｄ】
2019508887.tif 000006
【図２】
2019508887.tif 000007
【図３】
2019508887.tif 000008
【図４】
2019508887.tif 000009
【図５】
2019508887.tif 000010
【図６】
2019508887.tif 000011
【図７】
2019508887.tif 000012
【図８】
2019508887.tif 000013
【図９】
2019508887.tif 000014
【図１０】
2019508887.tif 000015
【図１１】
2019508887.tif 000016
【図１２】
2019508887.tif 000017
【図１３】
2019508887.tif 000018
【図１４】
2019508887.tif 000019
【図１５】
2019508887.tif 000020
【図１６】
2019508887.tif 000021
【図１７】
2019508887.tif 000022
【図１８】
2019508887.tif 000023
【図１９】
2019508887.tif 000024
【図２０】
2019508887.tif 000025
【図２１】
2019508887.tif 000026
【図２２】
2019508887.tif 000027
【図２３】
2019508887.tif 000028
【図２４】
2019508887.tif 000029
【図２５】
2019508887.tif 000030
【図２６】
2019508887.tif 000031
【図２７】
2019508887.tif 000032
【図２８】
2019508887.tif 000033
【図２９】
2019508887.tif 000034
【図３０】
2019508887.tif 000035
【図３１】
2019508887.tif 000036
【図３２】
2019508887.tif 000037
【図３３】
2019508887.tif 000038
【図３４】
2019508887.tif 000039
【図３５】
2019508887.tif 000040
【図３６】
2019508887.tif 000041
【図３７】
2019508887.tif 000042
【図３８】
2019508887.tif 000043
【図３９】
2019508887.tif 000044
【図４０】
2019508887.tif 000045
【図４１】
2019508887.tif 000046
【図４２】
2019508887.tif 000047
【図４３】
2019508887.tif 000048
【図４４】
2019508887.tif 000049
【図４５】
2019508887.tif 000050
【図４６】
2019508887.tif 000051
【図４７】
2019508887.tif 000052
【手続補正書】
【提出日】平成30年8月2日(2018.8.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
第１のナノワイヤ電界効果トランジスタ（ＦＥＴ）と、
前記基板と前記第１のナノワイヤＦＥＴとの間に配置された第２のナノワイヤＦＥＴと、
前記第１のナノワイヤＦＥＴと前記第２のナノワイヤＦＥＴとに電気的に結合された第１のナノワイヤと、
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴの各々のソース領域に結合された共通のソース線とを備える、デバイス。
【請求項２】
前記第１のナノワイヤを含む複数のナノワイヤをさらに備え、前記複数のナノワイヤの各々が、前記基板の表面に実質的に垂直方向に延びる、請求項１に記載のデバイス。
【請求項３】
前記複数のナノワイヤの各々が、前記第１のナノワイヤＦＥＴと前記第２のナノワイヤＦＥＴとに電気的に結合される、請求項２に記載のデバイス。
【請求項４】
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴが第１のナノワイヤＦＥＴスタックを形成し、前記基板に結合された第２のナノワイヤＦＥＴスタックをさらに備える、請求項１に記載のデバイス。
【請求項５】
前記第２のナノワイヤＦＥＴスタックが、複数のナノワイヤＦＥＴと、前記複数のナノワイヤＦＥＴの各ナノワイヤＦＥＴに結合された第２のナノワイヤとを含む、請求項４に記載のデバイス。
【請求項６】
前記第２のナノワイヤＦＥＴスタックが、前記第２のナノワイヤＦＥＴスタックの複数のナノワイヤＦＥＴに電気的に結合された第２のナノワイヤを含み、前記第１のナノワイヤが第１の材料を含み、前記第２のナノワイヤが前記第１の材料と異なる第２の材料を含む、請求項４に記載のデバイス。
【請求項７】
第１の材料がＮ型ドーパントを含み、前記第２の材料がＰ型ドーパントを含む、請求項６に記載のデバイス。
【請求項８】
前記第１のナノワイヤＦＥＴスタックが第１の数のナノワイヤＦＥＴを含み、前記第２のナノワイヤＦＥＴスタックが第２の数のナノワイヤＦＥＴを含み、前記第２の数が前記第１の数と異なり、前記第１のナノワイヤＦＥＴスタックが、前記第２のナノワイヤＦＥＴスタックの第２の駆動強度と異なる第１の駆動強度を有する、請求項４に記載のデバイス。
【請求項９】
前記基板に結合された複数の追加のナノワイヤＦＥＴスタックをさらに備え、前記第１のナノワイヤＦＥＴスタック、前記第２のナノワイヤＦＥＴスタック、および前記複数の追加のナノワイヤＦＥＴスタックが格子内に配列される、請求項４に記載のデバイス。
【請求項１０】
前記基板に結合された層スタックをさらに備え、前記層スタックおよび基板が、前記第１のナノワイヤＦＥＴスタックと前記第２のナノワイヤＦＥＴスタックとの間に分離トレンチを含む、請求項４に記載のデバイス。
【請求項１１】
前記第１のナノワイヤＦＥＴスタックおよび前記第２のナノワイヤＦＥＴスタックが統合される通信デバイス、携帯情報端末（ＰＤＡ）、ナビゲーションデバイス、固定ロケーションデータユニット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、またはコンピュータをさらに備える、請求項４に記載のデバイス。
【請求項１２】
前記基板と前記第２のナノワイヤＦＥＴとの間に配置された少なくとも１つの追加のナノワイヤＦＥＴをさらに備え、前記第１のナノワイヤが前記少なくとも１つの追加のナノワイヤＦＥＴに電気的に結合される、請求項１に記載のデバイス。
【請求項１３】
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴの各々のドレイン領域に結合された共通のドレイン線をさらに備え、前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴが、前記共通のソース線および前記共通のドレイン線と平行に結合される、請求項１に記載のデバイス。
【請求項１４】
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴの各々のゲート領域に結合された共通のゲート線をさらに備える、請求項１３に記載のデバイス。
【請求項１５】
前記第１のナノワイヤＦＥＴが第１のソース領域と、第１のドレイン領域と、前記第１のソース領域と前記第１のドレイン領域との間の第１のゲート領域とを含み、前記第２のナノワイヤＦＥＴが前記第１のドレイン領域と、第２のソース領域と、前記第１のドレイン領域と前記第２のソース領域との間の第２のゲート領域とを含む、請求項１に記載のデバイス。
【請求項１６】
前記第１のナノワイヤＦＥＴが第１のドレイン領域と、第１のソース領域と、前記第１のドレイン領域と前記第１のソース領域との間の第１のゲート領域とを含み、前記第２のナノワイヤＦＥＴが前記第１のソース領域と、第２のドレイン領域と、前記第１のソース領域と前記第２のドレイン領域との間の第２のゲート領域とを含む、請求項１に記載のデバイス。
【請求項１７】
基板上に第１のナノワイヤ電界効果トランジスタ（ＦＥＴ）を形成するステップと、
前記第１のナノワイヤＦＥＴおよび第２のナノワイヤＦＥＴに電気的に結合されたナノワイヤを有するナノワイヤＦＥＴスタックを形成するために、前記第１のナノワイヤＦＥＴ上に前記第２のナノワイヤＦＥＴを形成するステップと、
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴの各々のソース領域に結合された共通のソース線を形成するステップとを含む、方法。
【請求項１８】
前記第１のナノワイヤＦＥＴを形成するステップが、
前記ナノワイヤに電気的に結合された第１のソース領域を形成するステップと、
前記ナノワイヤに電気的に結合された第１のドレイン領域を形成するステップと、
前記第１のソース領域と前記第１のドレイン領域との間に第１のゲート領域を形成するステップであって、前記第１のゲート領域が前記ナノワイヤに電気的に結合される、ステップとを含む、請求項１７に記載の方法。
【請求項１９】
前記第２のナノワイヤＦＥＴを形成するステップが、
前記ナノワイヤに電気的に結合された第２のソース領域を形成するステップと、
前記第１のドレイン領域と前記第２のソース領域との間に第２のゲート領域を形成するステップであって、前記第２のゲート領域が前記ナノワイヤに電気的に結合される、ステップとを含む、請求項１８に記載の方法。
【請求項２０】
前記第２のナノワイヤＦＥＴを形成するステップが、
前記ナノワイヤに電気的に結合された第２のドレイン領域を形成するステップと、
前記第１のソース領域と前記第２のドレイン領域との間に第２のゲート領域を形成するステップであって、前記第２のゲート領域が前記ナノワイヤに電気的に結合される、ステップとを含む、請求項１８に記載の方法。
【請求項２１】
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴを形成するステップの前に、前記基板上に層スタックを形成するステップをさらに含み、前記層スタックが、スペーサ層によって分離されたダミー層を含み、前記ダミー層が、ゲート領域ダミー層と、ドレイン領域ダミー層と、ソース領域ダミー層とを含む、請求項１７に記載の方法。
【請求項２２】
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴが、
前記ダミー層内に開口を形成するために第１の組の選択性エッチを実行するステップと、
前記ナノワイヤを形成するために前記開口内に第１の組の１つまたは複数の材料を堆積させるステップと、
前記ゲート領域ダミー層を除去するために第２の組の選択性エッチを実行するステップと、
前記ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのゲート領域を形成するために第２の組の１つまたは複数の材料を堆積させるステップと、
前記ドレイン領域ダミー層を除去するために第３の組の選択性エッチを実行するステップと、
前記ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのドレイン領域を形成するために第３の組の１つまたは複数の材料を堆積させるステップと、
前記ソース領域ダミー層を除去するために第４の組の選択性エッチを実行するステップと、
前記ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのソース領域を形成するために第４の組の１つまたは複数の材料を堆積させるステップとによって同時に形成される、請求項２１に記載の方法。
【請求項２３】
プロセッサ実行可能命令を含む非一時的コンピュータ可読媒体であって、前記プロセッサ実行可能命令が、プロセッサによって実行されると、前記プロセッサに、
基板上に第１のナノワイヤ電界効果トランジスタ（ＦＥＴ）を形成するステップと、
ナノワイヤが前記第１のナノワイヤＦＥＴおよび第２のナノワイヤＦＥＴに電気的に結合されるように、前記第１のナノワイヤＦＥＴ上に前記第２のナノワイヤＦＥＴを形成するステップと、
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴの各々のソース領域に結合された共通のソース線を形成するステップとによって、前記基板上でのナノワイヤＦＥＴスタックの形成を開始させる、非一時的コンピュータ可読媒体。
【請求項２４】
前記基板上での前記ナノワイヤＦＥＴスタックの形成を開始するステップが、前記基板上に層スタックを形成するステップをさらに含み、前記層スタックが、ゲート領域ダミー層と、ドレイン領域ダミー層と、ソース領域ダミー層とを含む、請求項２３に記載の非一時的コンピュータ可読媒体。
【請求項２５】
前記基板上での前記ナノワイヤＦＥＴスタックの形成を開始するステップが、前記層スタックを形成するステップの後に、
前記層スタック内に開口を形成するために第１の組の選択性エッチを実行するステップと、
前記ナノワイヤを形成するために前記開口内に第１の組の１つまたは複数の材料を堆積させるステップと、
前記ゲート領域ダミー層を除去するために第２の組の選択性エッチを実行するステップと、
前記ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのゲート領域を形成するために第２の組の１つまたは複数の材料を堆積させるステップと、
前記ドレイン領域ダミー層を除去するために第３の組の選択性エッチを実行するステップと、
前記ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのドレイン領域を形成するために第３の組の１つまたは複数の材料を堆積させるステップと、
前記ソース領域ダミー層を除去するために第４の組の選択性エッチを実行するステップと、
前記ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのソース領域を形成するために第４の組の１つまたは複数の材料を堆積させるステップとをさらに含む、請求項２４に記載の非一時的コンピュータ可読媒体。
【請求項２６】
集積回路をサポートするための手段と、
サポートするための前記手段に結合された電荷キャリアを供給するための第１の手段と、
サポートするための前記手段に結合された電荷キャリアを収集するための手段と、
電荷キャリアを供給するための前記第１の手段と電荷キャリアを収集するための前記手段との間に配置された、導電性チャネルを制御するための第１の手段と、
サポートするための前記手段に結合された電荷キャリアを供給するための第２の手段と、
電荷キャリアを供給するための前記第２の手段と電荷キャリアを収集するための前記手段との間に配置された、前記導電性チャネルを制御するための第２の手段と、
前記導電性チャネルを形成するための手段であって、電荷キャリアを供給するための前記第１の手段と、前記導電性チャネルを制御するための前記第１の手段と、電荷キャリアを収集するための前記手段と、前記導電性チャネルを制御するための前記第２の手段と、電荷キャリアを供給するための前記第２の手段とに結合され、サポートするための前記手段の表面に平行な１００ナノメートル未満の寸法を有する、手段と、
電荷キャリアを供給するための前記第１の手段および電荷キャリアを供給するための前記第２の手段を電気的に結合するための手段とを含む、デバイス。
【請求項２７】
サポートするための前記手段の前記表面に平行な、前記導電性チャネルを形成するための前記手段の前記寸法が、１０ナノメートル未満である、請求項２６に記載のデバイス。
【請求項２８】
サポートするための前記手段に結合された、電荷キャリアを収集するための少なくとも１つの第２の手段と、
電荷キャリアを収集するための前記少なくとも１つの第２の手段と電荷キャリアを供給するための前記第２の手段との間に配置された、前記導電性チャネルを制御するための少なくとも１つの追加の手段であって、前記導電性チャネルを形成するための前記手段が、電荷キャリアを収集するための前記少なくとも１つの第２の手段と前記導電性チャネルを制御するための前記少なくとも１つの追加の手段とに結合される、手段とをさらに含む、請求項２６に記載のデバイス。
【請求項２９】
集積回路をサポートするための手段と、
サポートするための前記手段に結合された電荷キャリアを収集するための第１の手段と、
サポートするための前記手段に結合された電荷キャリアを供給するための手段と、
電荷キャリアを収集するための前記第１の手段と電荷キャリアを供給するための前記手段との間に配置された、導電性チャネルを制御するための第１の手段と、
サポートするための前記手段に結合された電荷キャリアを収集するための第２の手段と、
電荷キャリアを収集するための前記第２の手段と電荷キャリアを供給するための前記手段との間に配置された、前記導電性チャネルを制御するための第２の手段と、
前記導電性チャネルを形成するための手段であって、電荷キャリアを収集するための前記第１の手段と、前記導電性チャネルを制御するための前記第１の手段と、電荷キャリアを供給するための前記手段と、前記導電性チャネルを制御するための前記第２の手段と、電荷キャリアを収集するための前記第２の手段とに結合され、サポートするための前記手段の表面に平行な１００ナノメートル未満の寸法を有する、手段と、
電荷キャリアを収集するための前記第１の手段および電荷キャリアを収集するための前記第２の手段を電気的に結合するための手段とを含む、デバイス。
【請求項３０】
サポートするための前記手段の前記表面に平行な、前記導電性チャネルを形成するための前記手段の前記寸法が、１０ナノメートル未満である、請求項２９に記載のデバイス。
【請求項３１】
サポートするための前記手段に結合された電荷キャリアを供給するための少なくとも１つの第２の手段と、
電荷キャリアを供給するための前記少なくとも１つの第２の手段と電荷キャリアを収集するための前記第２の手段との間に配置された前記導電性チャネルを制御するための少なくとも１つの追加の手段であって、前記導電性チャネルを形成するための前記手段が、電荷キャリアを供給するための前記少なくとも１つの第２の手段と前記導電性チャネルを制御するための前記少なくとも１つの追加の手段とに結合される、手段とをさらに含む、請求項２９に記載のデバイス。
【請求項３２】
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴがナノワイヤＦＥＴスタックを形成し、前記ナノワイヤＦＥＴスタックの前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴが、単一のトランジスタとして連携して働くように構成される、請求項１に記載のデバイス。
【請求項３３】
前記ナノワイヤＦＥＴスタックの駆動強度が、前記ナノワイヤＦＥＴスタック内に含まれるナノワイヤＦＥＴの数に基づく、請求項３２に記載のデバイス。
【手続補正書】
【提出日】平成31年2月1日(2019.2.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
第１のナノワイヤ電界効果トランジスタ（ＦＥＴ）と、
前記基板と前記第１のナノワイヤＦＥＴとの間に配置された第２のナノワイヤＦＥＴと、
前記第１のナノワイヤＦＥＴと前記第２のナノワイヤＦＥＴとに電気的に結合された第１のナノワイヤと、
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴの各々のソース領域に結合された共通のソース線と、
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴの各々のドレイン領域に結合された共通のドレイン線と、
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴの各々のゲート領域に結合された共通のゲート線とを備える、デバイス。
【請求項２】
前記第１のナノワイヤを含む複数のナノワイヤをさらに備え、前記複数のナノワイヤの各々が、前記基板の表面に実質的に垂直方向に延びる、請求項１に記載のデバイス。
【請求項３】
前記複数のナノワイヤの各々が、前記第１のナノワイヤＦＥＴと前記第２のナノワイヤＦＥＴとに電気的に結合される、請求項２に記載のデバイス。
【請求項４】
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴが第１のナノワイヤＦＥＴスタックを形成し、前記基板に結合された第２のナノワイヤＦＥＴスタックをさらに備える、請求項１に記載のデバイス。
【請求項５】
前記第２のナノワイヤＦＥＴスタックが、複数のナノワイヤＦＥＴと、前記複数のナノワイヤＦＥＴの各ナノワイヤＦＥＴに結合された第２のナノワイヤとを含む、請求項４に記載のデバイス。
【請求項６】
前記第２のナノワイヤＦＥＴスタックが、前記第２のナノワイヤＦＥＴスタックの複数のナノワイヤＦＥＴに電気的に結合された第２のナノワイヤを含み、前記第１のナノワイヤが第１の材料を含み、前記第２のナノワイヤが前記第１の材料と異なる第２の材料を含む、請求項４に記載のデバイス。
【請求項７】
前記第１のナノワイヤＦＥＴスタックと前記第２のナノワイヤＦＥＴスタックとの間に分離トレンチをさらに備え、第１の材料がＮ型ドーパントを含み、前記第２の材料がＰ型ドーパントを含む、請求項６に記載のデバイス。
【請求項８】
前記第１のナノワイヤＦＥＴスタックが第１の数のナノワイヤＦＥＴを含み、前記第２のナノワイヤＦＥＴスタックが第２の数のナノワイヤＦＥＴを含み、前記第２の数が前記第１の数と異なり、前記第１のナノワイヤＦＥＴスタックが、前記第２のナノワイヤＦＥＴスタックの第２の駆動強度と異なる第１の駆動強度を有する、請求項４に記載のデバイス。
【請求項９】
前記基板に結合された複数の追加のナノワイヤＦＥＴスタックをさらに備え、前記第１のナノワイヤＦＥＴスタック、前記第２のナノワイヤＦＥＴスタック、および前記複数の追加のナノワイヤＦＥＴスタックが格子内に配列される、請求項４に記載のデバイス。
【請求項１０】
前記第１のナノワイヤＦＥＴスタックと前記第２のナノワイヤＦＥＴスタックとの間に分離トレンチをさらに備える、請求項４に記載のデバイス。
【請求項１１】
前記第１のナノワイヤＦＥＴスタックおよび前記第２のナノワイヤＦＥＴスタックが統合される通信デバイス、携帯情報端末（ＰＤＡ）、ナビゲーションデバイス、固定ロケーションデータユニット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、またはコンピュータをさらに備える、請求項４に記載のデバイス。
【請求項１２】
前記基板と前記第２のナノワイヤＦＥＴとの間に配置された少なくとも１つの追加のナノワイヤＦＥＴをさらに備え、前記第１のナノワイヤが前記少なくとも１つの追加のナノワイヤＦＥＴに電気的に結合される、請求項１に記載のデバイス。
【請求項１３】
前記第１のナノワイヤＦＥＴが第１のソース領域と、第１のドレイン領域と、前記第１のソース領域と前記第１のドレイン領域との間の第１のゲート領域とを含み、前記第２のナノワイヤＦＥＴが前記第１のドレイン領域と、第２のソース領域と、前記第１のドレイン領域と前記第２のソース領域との間の第２のゲート領域とを含む、請求項１に記載のデバイス。
【請求項１４】
前記第１のナノワイヤＦＥＴが第１のドレイン領域と、第１のソース領域と、前記第１のドレイン領域と前記第１のソース領域との間の第１のゲート領域とを含み、前記第２のナノワイヤＦＥＴが前記第１のソース領域と、第２のドレイン領域と、前記第１のソース領域と前記第２のドレイン領域との間の第２のゲート領域とを含む、請求項１に記載のデバイス。
【請求項１５】
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴがナノワイヤＦＥＴスタックを形成し、前記ナノワイヤＦＥＴスタックの前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴが、単一のトランジスタとして連携して働くように構成される、請求項１に記載のデバイス。
【請求項１６】
前記ナノワイヤＦＥＴスタックの駆動強度が、前記ナノワイヤＦＥＴスタック内に含まれるナノワイヤＦＥＴの数に基づく、請求項１５に記載のデバイス。
【請求項１７】
前記共通のソース線、前記共通のドレイン線、および前記共通のゲート線が、前記基板の表面に実質的に垂直に配置される、請求項１に記載のデバイス。
【請求項１８】
前記第２のナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのソース領域に結合された第２の共通のソース線と、前記第２のナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのドレイン領域に結合された第２の共通のドレイン線と、前記第２のナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのゲート領域に結合された第２の共通のゲート線とをさらに備える、請求項４に記載のデバイス。
【請求項１９】
集積回路をサポートするための手段と、
サポートするための前記手段に結合された電荷キャリアを供給するための第１の手段と、
サポートするための前記手段に結合された電荷キャリアを収集するための手段と、
電荷キャリアを供給するための前記第１の手段と電荷キャリアを収集するための前記手段との間に配置された、導電性チャネルを制御するための第１の手段と、
サポートするための前記手段に結合された電荷キャリアを供給するための第２の手段と、
電荷キャリアを供給するための前記第２の手段と電荷キャリアを収集するための前記手段との間に配置された、前記導電性チャネルを制御するための第２の手段と、
前記導電性チャネルを形成するための手段であって、電荷キャリアを供給するための前記第１の手段と、前記導電性チャネルを制御するための前記第１の手段と、電荷キャリアを収集するための前記手段と、前記導電性チャネルを制御するための前記第２の手段と、電荷キャリアを供給するための前記第２の手段とに結合され、サポートするための前記手段の表面に平行な１００ナノメートル未満の寸法を有する、手段と、
電荷キャリアを供給するための前記第１の手段および電荷キャリアを供給するための前記第２の手段を電気的に結合するための手段と、
電荷キャリアを収集するための前記第１の手段および電荷キャリアを収集するための前記第２の手段を電気的に結合するための手段と、
前記導電性チャネルを制御するための前記第１の手段および前記導電性チャネルを制御するための前記第２の手段を電気的に結合するための手段とを含む、デバイス。
【請求項２０】
サポートするための前記手段の前記表面に平行な、前記導電性チャネルを形成するための前記手段の前記寸法が、１０ナノメートル未満である、請求項１９に記載のデバイス。
【請求項２１】
サポートするための前記手段に結合された、電荷キャリアを収集するための少なくとも１つの第２の手段と、
電荷キャリアを収集するための前記少なくとも１つの第２の手段と電荷キャリアを供給するための前記第２の手段との間に配置された、前記導電性チャネルを制御するための少なくとも１つの追加の手段であって、前記導電性チャネルを形成するための前記手段が、電荷キャリアを収集するための前記少なくとも１つの第２の手段と前記導電性チャネルを制御するための前記少なくとも１つの追加の手段とに結合される、手段とをさらに含む、請求項１９に記載のデバイス。
【請求項２２】
集積回路をサポートするための手段と、
サポートするための前記手段に結合された電荷キャリアを収集するための第１の手段と、
サポートするための前記手段に結合された電荷キャリアを供給するための手段と、
電荷キャリアを収集するための前記第１の手段と電荷キャリアを供給するための前記手段との間に配置された、導電性チャネルを制御するための第１の手段と、
サポートするための前記手段に結合された電荷キャリアを収集するための第２の手段と、
電荷キャリアを収集するための前記第２の手段と電荷キャリアを供給するための前記手段との間に配置された、前記導電性チャネルを制御するための第２の手段と、
前記導電性チャネルを形成するための手段であって、電荷キャリアを収集するための前記第１の手段と、前記導電性チャネルを制御するための前記第１の手段と、電荷キャリアを供給するための前記手段と、前記導電性チャネルを制御するための前記第２の手段と、電荷キャリアを収集するための前記第２の手段とに結合され、サポートするための前記手段の表面に平行な１００ナノメートル未満の寸法を有する、手段と、
電荷キャリアを供給するための前記第１の手段および電荷キャリアを供給するための前記第２の手段を電気的に結合するための手段と、
電荷キャリアを収集するための前記第１の手段および電荷キャリアを収集するための前記第２の手段を電気的に結合するための手段と、
前記導電性チャネルを制御するための前記第１の手段および前記導電性チャネルを制御するための前記第２の手段を電気的に結合するための手段とを含む、デバイス。
【請求項２３】
サポートするための前記手段の前記表面に平行な、前記導電性チャネルを形成するための前記手段の前記寸法が、１０ナノメートル未満である、請求項２２に記載のデバイス。
【請求項２４】
サポートするための前記手段に結合された電荷キャリアを供給するための少なくとも１つの第２の手段と、
電荷キャリアを供給するための前記少なくとも１つの第２の手段と電荷キャリアを収集するための前記第２の手段との間に配置された前記導電性チャネルを制御するための少なくとも１つの追加の手段であって、前記導電性チャネルを形成するための前記手段が、電荷キャリアを供給するための前記少なくとも１つの第２の手段と前記導電性チャネルを制御するための前記少なくとも１つの追加の手段とに結合される、手段とをさらに含む、請求項２２に記載のデバイス。
【請求項２５】
基板上に第１のナノワイヤ電界効果トランジスタ（ＦＥＴ）を形成するステップと、
前記第１のナノワイヤＦＥＴおよび第２のナノワイヤＦＥＴに電気的に結合されたナノワイヤを有するナノワイヤＦＥＴスタックを形成するために、前記第１のナノワイヤＦＥＴ上に前記第２のナノワイヤＦＥＴを形成するステップと、
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴの各々のソース領域に結合された共通のソース線を形成するステップと、
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴの各々のドレイン領域に結合された共通のドレイン線を形成するステップと、
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴの各々のゲート領域に結合された共通のゲート線を形成するステップとを含む、方法。
【請求項２６】
前記第１のナノワイヤＦＥＴを形成するステップが、
前記ナノワイヤに電気的に結合された第１のソース領域を形成するステップと、
前記ナノワイヤに電気的に結合された第１のドレイン領域を形成するステップと、
前記第１のソース領域と前記第１のドレイン領域との間に第１のゲート領域を形成するステップであって、前記第１のゲート領域が前記ナノワイヤに電気的に結合される、ステップとを含む、請求項２５に記載の方法。
【請求項２７】
前記第２のナノワイヤＦＥＴを形成するステップが、
前記ナノワイヤに電気的に結合された第２のソース領域を形成するステップと、
前記第１のドレイン領域と前記第２のソース領域との間に第２のゲート領域を形成するステップであって、前記第２のゲート領域が前記ナノワイヤに電気的に結合される、ステップとを含む、請求項２６に記載の方法。
【請求項２８】
前記第２のナノワイヤＦＥＴを形成するステップが、
前記ナノワイヤに電気的に結合された第２のドレイン領域を形成するステップと、
前記第１のソース領域と前記第２のドレイン領域との間に第２のゲート領域を形成するステップであって、前記第２のゲート領域が前記ナノワイヤに電気的に結合される、ステップとを含む、請求項２６に記載の方法。
【請求項２９】
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴを形成するステップの前に、前記基板上に層スタックを形成するステップをさらに含み、前記層スタックが、スペーサ層によって分離されたダミー層を含み、前記ダミー層が、ゲート領域ダミー層と、ドレイン領域ダミー層と、ソース領域ダミー層とを含む、請求項２５に記載の方法。
【請求項３０】
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴが、
前記ダミー層内に開口を形成するために第１の組の選択性エッチを実行するステップと、
前記ナノワイヤを形成するために前記開口内に第１の組の１つまたは複数の材料を堆積させるステップと、
前記ゲート領域ダミー層を除去するために第２の組の選択性エッチを実行するステップと、
前記ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのゲート領域を形成するために第２の組の１つまたは複数の材料を堆積させるステップと、
前記ドレイン領域ダミー層を除去するために第３の組の選択性エッチを実行するステップと、
前記ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのドレイン領域を形成するために第３の組の１つまたは複数の材料を堆積させるステップと、
前記ソース領域ダミー層を除去するために第４の組の選択性エッチを実行するステップと、
前記ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのソース領域を形成するために第４の組の１つまたは複数の材料を堆積させるステップとによって同時に形成される、請求項２９に記載の方法。
【請求項３１】
プロセッサ実行可能命令を含む非一時的コンピュータ可読媒体であって、前記プロセッサ実行可能命令が、プロセッサによって実行されると、前記プロセッサに、
基板上に第１のナノワイヤ電界効果トランジスタ（ＦＥＴ）を形成するステップと、
ナノワイヤが前記第１のナノワイヤＦＥＴおよび第２のナノワイヤＦＥＴに電気的に結合されるように、前記第１のナノワイヤＦＥＴ上に前記第２のナノワイヤＦＥＴを形成するステップと、
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴの各々のソース領域に結合された共通のソース線を形成するステップと、
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴの各々のドレイン領域に結合された共通のドレイン線を形成するステップと、
前記第１のナノワイヤＦＥＴおよび前記第２のナノワイヤＦＥＴの各々のゲート領域に結合された共通のゲート線を形成するステップとによって、前記基板上でのナノワイヤＦＥＴスタックの形成を開始させる、非一時的コンピュータ可読媒体。
【請求項３２】
前記基板上での前記ナノワイヤＦＥＴスタックの形成を開始するステップが、前記基板上に層スタックを形成するステップをさらに含み、前記層スタックが、ゲート領域ダミー層と、ドレイン領域ダミー層と、ソース領域ダミー層とを含む、請求項３１に記載の非一時的コンピュータ可読媒体。
【請求項３３】
前記基板上での前記ナノワイヤＦＥＴスタックの形成を開始するステップが、前記層スタックを形成するステップの後に、
前記層スタック内に開口を形成するために第１の組の選択性エッチを実行するステップと、
前記ナノワイヤを形成するために前記開口内に第１の組の１つまたは複数の材料を堆積させるステップと、
前記ゲート領域ダミー層を除去するために第２の組の選択性エッチを実行するステップと、
前記ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのゲート領域を形成するために第２の組の１つまたは複数の材料を堆積させるステップと、
前記ドレイン領域ダミー層を除去するために第３の組の選択性エッチを実行するステップと、
前記ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのドレイン領域を形成するために第３の組の１つまたは複数の材料を堆積させるステップと、
前記ソース領域ダミー層を除去するために第４の組の選択性エッチを実行するステップと、
前記ナノワイヤＦＥＴスタックの各ナノワイヤＦＥＴのソース領域を形成するために第４の組の１つまたは複数の材料を堆積させるステップとをさらに含む、請求項３２に記載の非一時的コンピュータ可読媒体。
【国際調査報告】
2019508887.tif 000053
2019508887.tif 000054
2019508887.tif 000055
2019508887.tif 000056
2019508887.tif 000057