(57)【要約】本開示は、半導体デバイスに関する。その教示の実施形態は、半導体デバイスを製造するためのプロセスおよびデバイス自体を含み得る。例えば、いくつかの実施形態は、リードフレームと、フリップチップ方式においてリードフレーム上に搭載される、第１のダイであって、第１のダイの正面側がリードフレームに接続され、第１のダイは、第１のダイの背面側上に堆積された酸化物層と、酸化物層上に堆積された背面金属層とを備える、第１のダイと、第１のダイの背面金属層上に搭載される、第２のダイとを備える、集積回路パッケージを含んでもよい。
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【特許請求の範囲】
【請求項１】
集積回路パッケージであって、
リードフレームと、
フリップチップ方式で前記リードフレーム上に搭載された第１のダイであって、前記第１のダイの正面側は、前記リードフレームに接続され、前記第１のダイは、前記第１のダイの背面側上に堆積された酸化物層と、前記酸化物層上に堆積された背面金属層とを備える、第１のダイと、
前記第１のダイの背面金属層上に搭載された第２のダイと
を備える、集積回路パッケージ。
【請求項２】
前記第２のダイは、接着剤を用いて、前記背面金属層上に搭載されている、請求項１または３−９のいずれかに記載の集積回路パッケージ。
【請求項３】
前記第２のダイは、非伝導性エポキシを用いて、前記背面金属層上に搭載されている、請求項１−２または４−９のいずれかに記載の集積回路パッケージ。
【請求項４】
前記第１のダイを前記リードフレームに接続するバンプをさらに備える、請求項１−３または５−９のいずれかに記載の集積回路パッケージ。
【請求項５】
前記背面金属層が前記リードフレームのフィンガにワイヤボンディングされていることをさらに備える、請求項１−４または６−９のいずれかに記載の集積回路パッケージ。
【請求項６】
前記第１のダイは、パワー半導体を備える、請求項１−５または７−８のいずれかに記載の集積回路パッケージ。
【請求項７】
前記第２のダイは、コントローラを備える、請求項１−６または８のいずれかに記載の集積回路パッケージ。
【請求項８】
前記第２のダイは、雑音に敏感な回路を備える、請求項１−７または９のいずれかに記載の集積回路パッケージ。
【請求項９】
前記第１のダイは、パワー半導体を備え、前記第２のダイは、コントローラを備える、請求項１−５または８のいずれかに記載の集積回路パッケージ。
【請求項１０】
回路であって、
リードフレームと、
フリップチップ方式で前記リードフレーム上に搭載された第１のダイであって、前記第１のダイの正面は、前記リードフレームに接続され、前記第１のダイは、前記第１のダイの背面上に堆積された酸化物層と、前記酸化物層上に堆積された背面金属層とを備える、第１のダイと、
前記第１のダイの背面金属層上に搭載された第２のダイであって、前記背面金属層は、前記リードフレームのフィンガにワイヤボンディングされている、第２のダイと、
前記フィンガを通して前記背面金属層に給送されるシールド電圧を提供する電圧源と
を備える、回路。
【請求項１１】
前記第２のダイは、接着剤を用いて、前記背面金属層上に搭載されている、請求項１０または１２−１９のいずれかに記載の回路。
【請求項１２】
前記第２のダイは、非伝導性エポキシを用いて、前記背面金属層上に搭載されている、請求項１０−１１または１３−１９のいずれかに記載の回路。
【請求項１３】
前記第１のダイを前記リードフレームに接続するバンプをさらに備える、請求項１０−１２または１４−１９のいずれかに記載の回路。
【請求項１４】
前記背面金属層が前記リードフレームのフィンガにワイヤボンディングされていることをさらに備える、請求項１０−１３または１４−１９のいずれかに記載の回路。
【請求項１５】
前記第１のダイは、パワー半導体を備える、請求項１０−１４または１６−１８のいずれかに記載の回路。
【請求項１６】
前記第２のダイは、コントローラを備える、請求項１０−１５または１７−１８のいずれかに記載の回路。
【請求項１７】
前記第２のダイは、雑音に敏感な回路を備える、請求項１０−１６または１８のいずれかに記載の回路。
【請求項１８】
前記第１のダイは、パワー半導体を備え、前記第２のダイは、コントローラを備える、請求項１０−１４または１７のいずれかに記載の回路。
【請求項１９】
半導体デバイスを製造するための方法であって、
少なくとも１つの半導体デバイスを備える第１の半導体ダイを製造することと、
酸化物層を前記ダイの背面側上に堆積させることと、
背面金属層を前記酸化物層の上に堆積させることと
を含む、方法。
【請求項２０】
フリップチップ方式で前記第１のダイをリードフレーム上に搭載することと、
接着剤を使用して、第２のダイを前記第１のダイの上に搭載することと
をさらに含む、請求項１９または２１−２５のいずれかに記載の方法。
【請求項２１】
前記背面金属層を複数のリードフレームフィンガのうちの１つとワイヤボンディングすることをさらに含む、請求項１９−２０または２２−２５のいずれかに記載の方法。
【請求項２２】
第２のダイを複数のリードフレームフィンガのうちの１つとワイヤボンディングすることをさらに含む、請求項１９−２１または２３−２５のいずれかに記載の方法。
【請求項２３】
前記半導体デバイスをカプセル化することをさらに含む、請求項１９−２２または２４−２５のいずれかに記載の方法。
【請求項２４】
非伝導性エポキシを用いて前記背面金属層上に搭載された第２のダイをさらに備える、請求項１９−２３または２５のいずれかに記載の回路。
【請求項２５】
前記第１のダイを前記リードフレームに接続するバンプを形成することをさらに含む、請求項１９−２４のいずれかに記載の回路。
【請求項２６】
リードフレームと、フリップチップ方式で前記リードフレーム上に搭載された第１のダイであって、前記第１のダイの正面は、前記リードフレームに接続され、前記第１のダイは、前記第１のダイの背面上に堆積された酸化物層と、前記酸化物層上に堆積された背面金属層とを備える、第１のダイと、前記第１のダイの背面金属層上に搭載された第２のダイであって、前記背面金属層は、前記リードフレームのフィンガにワイヤボンディングされている、第２のダイと、前記フィンガを通して前記背面金属層に給送されるシールド電圧を提供する電圧源とを含む集積回路パッケージを動作させる方法であって、前記方法は、
シールド電圧を発生させることと、
前記シールド電圧を前記リードフレームの前記フィンガに給送することと、
前記第１および第２のダイ内の回路およびデバイスを動作させることと
を含む、方法。
【請求項２７】
前記第１のダイ内の少なくとも１つのパワートランジスタを制御する、前記第２のダイ内のコントローラをさらに備える、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連特許出願）
本出願は、２０１６年３月２９日に出願された米国仮特許出願第６２／３１４，８７５号に対して優先権を主張する。上記文献は、全ての目的のためにここで参照することによって本明細書において援用される。
【０００２】
（技術分野）
本開示は、半導体デバイスに関する。その教示の実施形態は、半導体デバイスを製造するためのプロセスおよびデバイス自体を含み得る。
【背景技術】
【０００３】
（背景）
離散パワートランジスタまたは別個のダイ上のパワートランジスタが、１つを上回るチップを備える単一集積デバイス内に配列され得る。複数のチップを単一デバイス内に配列するための１つの一般的方法は、チップまたはダイを相互の上にスタックすることを含む。いくつかのデバイスでは、第１のチップは、パワートランジスタを含んでもよく、他のチップは、マイクロコントローラを含んでもよい。そのようなスタックされた配列内で使用される、コントローラまたは任意の他のデバイスは、他のチップによって生産される雑音に対して敏感であり得る。
【発明の概要】
【課題を解決するための手段】
【０００４】
（要約）
種々の実施形態によると、酸化物および金属の層をウエハの背面上に堆積させることは、電圧シールドを生成し、雑音をコントローラダイから遠ざけ得る。絶縁した電圧シールドは、雑音からのシールドを生成する固定電圧にボンディングされることができる。例えば、いくつかの実施形態は、リードフレームと、フリップチップ方式でリードフレーム上に搭載される第１のダイであって、第１のダイの正面側は、リードフレームに接続され、第１のダイは、第１のダイの背面側上に堆積される酸化物層と、酸化物層上に堆積される背面金属層とを備える、第１のダイと、第１のダイの背面金属層上に搭載される第２のダイとを備える、集積回路パッケージを含んでもよい。
【０００５】
いくつかの実施形態では、第２のダイは、接着剤を用いて、背面金属層上に搭載される。
【０００６】
いくつかの実施形態では、第２のダイは、非伝導性エポキシを用いて、背面金属層上に搭載される。
【０００７】
いくつかの実施形態は、第１のダイをリードフレームに接続する、バンプを含んでもよい。
【０００８】
いくつかの実施形態では、背面金属層は、リードフレームのフィンガにワイヤボンディングされてもよい。
【０００９】
いくつかの実施形態では、第１のダイは、パワー半導体を備える。
【００１０】
いくつかの実施形態では、第２のダイは、コントローラを備える。
【００１１】
いくつかの実施形態では、第２のダイは、雑音に敏感な回路を備える。
【００１２】
いくつかの実施形態では、第１のダイは、パワー半導体を備え、第２のダイは、コントローラを備える。
【００１３】
いくつかの実施形態は、リードフレームと、フリップチップ方式でリードフレーム上に搭載される、第１のダイであって、第１のダイの正面は、リードフレームに接続され、第１のダイは、第１のダイの背面上に堆積される酸化物層と、酸化物層上に堆積される背面金属層とを備える、第１のダイと、第１のダイの背面金属層上に搭載される第２のダイであって、背面金属層は、リードフレームのフィンガにワイヤボンディングされる、第２のダイと、フィンガを通して背面金属層に給送されるシールド電圧を提供する電圧源とを備える、回路を含んでもよい。
【００１４】
いくつかの実施形態は、少なくとも１つの半導体デバイスを備える、第１の半導体ダイを製造することと、酸化物層をダイの背面側上に堆積させることと、背面金属層を酸化物層の上に堆積させることとを含む、半導体デバイスを製造するための方法を含んでもよい。
【００１５】
いくつかの実施形態は、フリップチップ方式で第１のダイをリードフレーム上に搭載することと、接着剤を使用して、第２のダイを第１のダイの上に搭載することと、背面金属層を複数のリードフレームフィンガのうちの１つとワイヤボンディングすることと、第２のダイを複数のリードフレームフィンガのうちの異なる１つとワイヤボンディングすることとを含んでもよい。
【００１６】
いくつかの実施形態は、半導体デバイスをカプセル化することを含んでもよい。
【００１７】
いくつかの実施形態は、リードフレームと、フリップチップ方式でリードフレーム上に搭載される、第１のダイであって、第１のダイの正面は、リードフレームに接続され、第１のダイは、第１のダイの背面上に堆積される酸化物層と、酸化物層上に堆積される背面金属層とを備える、第１のダイと、第１のダイの背面金属層上に搭載される第２のダイであって、背面金属層は、リードフレームのフィンガにワイヤボンディングされる、第２のダイと、フィンガを通して背面金属層に給送されるシールド電圧を提供する電圧源とを含む、集積回路パッケージを動作させる方法を含んでもよい。本方法は、シールド電圧を発生させることと、シールド電圧をリードフレームの該フィンガに給送することと、第１および第２のダイ内の回路およびデバイスを動作させることとを含んでもよい。
【００１８】
いくつかの実施形態は、第１のダイ内の少なくとも１つのパワートランジスタを制御する、第２のダイ内のコントローラを含んでもよい。
【図面の簡単な説明】
【００１９】
【図１】図１は、２つのチップを単一パッケージ内にパッケージ化するための先行技術の配列を示す、概略図である。
【図２】図２は、本開示の教示による、２つのチップを単一パッケージ内にパッケージ化するための例示的配列を示す、概略図である。
【図３】図３は、本開示の教示による、２つのチップを単一パッケージ内にパッケージ化するための例示的方法におけるステップを示す、概略図である。
【図４】図４は、本開示の教示による、２つのチップを単一パッケージ内にパッケージ化するための例示的方法におけるステップを示す、概略図である。
【発明を実施するための形態】
【００２０】
（詳細な説明）
本開示の教示は、スタックされたダイ用途のための接地シールドを生成するための方法において具現化されてもよい。種々の実施形態が、「無雑音」ダイが電界効果トランジスタ（Ｆｅｔ）の上にスタックされる、多チップモジュール、または、有雑音ダイ内の雑音を低減させるために採用されてもよい。
【００２１】
いくつかの実施形態では、有雑音ダイは、１つ以上の余剰層を含んでもよい。例えば、加工処理の終了時、酸化物の層が、ウエハの背面上に堆積されてもよい。加工後、ボンディング可能金属の層が、背面側において酸化物の層の上に堆積されてもよい。有雑音（第１の）ダイは、リードフレームにフリップチップ搭載されてもよく、次いで、第２のダイが、フリップされたダイの上に接続されてもよい。第２のダイは、リードフレームの１つ以上の接続にワイヤボンディングしてもよく、第１のダイ上のボンディング可能金属は、シールド電位を提供する電圧源に接続されてもよい。
【００２２】
図１は、２つのチップを単一パッケージ１０内にパッケージ化するための先行技術配列を示す、概略図である。示されるように、第１のダイ３０は、リードフレーム２０にフリップチップ搭載されてもよい。フリップチップ搭載はまた、制御崩壊チップ接続（Ｃ４）とも称され得る。一般に、フリップチップ搭載は、ＩＣチップ３０等の半導体デバイスを外部回路（例えば、リードフレーム）に相互接続するために使用され得る。ＩＣチップ３０が、製造されるとき、はんだパンプ２２のセットが、最終ウエハ処理ステップの間、ＩＣチップ３０の上部側上に堆積される。ＩＣチップ３０をリードフレーム２０に搭載するために、ＩＣチップ３０は、上下逆に「フリップ」され、リードフレーム２０上のパッド２０ａ、２０ｂと整合される。はんだパンプ２２は、例えば、はんだリフロープロセス後、ボンディングを形成する。
【００２３】
図１に示されるように、第２のダイ４０が、第１のダイ３０の上に搭載されてもよい。第２のダイ４０は、例えば、ワイヤボンディング４５によって、リードフレーム２０の１つ以上のリード２０ｃ、２０ｄに接続されてもよい。
【００２４】
第１のダイ３０（または下側ダイ）は、比較的に大量の雑音を電圧内に発生させる、パワートランジスタおよび／または付加的構成要素（例えば、電界効果トランジスタまたはＦＥＴ）を含み得る。その電圧雑音は、したがって、第２のダイ４０（または上側ダイ）に容量結合される。
【００２５】
図２は、本開示の教示による、２つのチップを単一パッケージ１００内にパッケージ化するための例示的配列を示す、概略図である。示される実施例では、パッケージ１００は、下側ダイ１２０と、上側ダイ１３０とを含んでもよい。図１のパッケージと同様に、上側ダイ１３０は、下側ダイ１２０の上にスタックされてもよい。
【００２６】
下側ダイ１２０は、いわゆる「有雑音」構成要素および／またはダイを含み得る。いくつかの実施例では、下側ダイ１２０は、有雑音電圧信号を伴う、スイッチングパワートランジスタ、ＦＥＴ、ＭＯＳＦＥＴ、および／または他のダイを含み得る。いったん下側ダイ１２０の種々の電気構成要素が（例えば、種々の半導体製造プロセスを使用して）製造されていると、種々の付加的層が、下側ダイ１２０の背面側上に堆積されてもよい（図３および４に関連してより詳細に議論される）。下側ダイ１２０は、次いで、リードフレーム１１０上の１つ以上のパッド１１０ｃ、１１０ｄにフリップチップ搭載される。
【００２７】
上側ダイ１３０は、下側ダイ１２０の上にスタックされてもよい。いくつかの実施形態では、非伝導性接着剤１４０（例えば、エポキシ）が、上側ダイ１３０を下側ダイ１２０に接続するために使用されてもよい。上側ダイ１３０の種々のリードが、ワイヤボンディング１３５を使用して、リードフレーム１１０のリード１１０ａ、１１０ｅに接続されてもよい。いくつかの実施形態では、下側ダイ１２０の背面側上の金属の層は、リードフレーム１１０上の１つ以上のパッド１１０ｂに接続されてもよい。本接続は、シールド電圧を金属層に提供し、それによって、上側ダイ１３０をシールドし、例えば、電圧雑音の影響を上部ダイ１３０上の底部ダイ１２０から排除するために使用されてもよい。シールド電圧は、リードフレーム１１０のピンのうちの１つを通して接続されてもよい。したがって、外部バイアスまたはシールド電圧は、そのようなピンを通して印加されることができる。
【００２８】
種々の実施形態は、大幅に増加された雑音耐性を伴う、低コストスタック配列を提供し得る。上側ダイ１３０および下側ダイ１２０が、スタックされ、（例えば、リードフレーム１１０に）接続された後、配列全体は、カプセル化および／または別様に処理され、集積回路パッケージを提供してもよい。
【００２９】
図３は、本開示の教示による、２つのチップを単一パッケージ内にパッケージ化するための例示的方法におけるステップを示す、概略図である。図３に示されるように、下側ダイ１２０ａのための加工プロセスが、完了されている。その完了時、下側ダイ１２０ａは、基板またはウエハ１２２を含む。典型的には、下側ダイ１２０ａの回路および／または他の特徴は、図３の底部においてウエハ１２２の正面側で処理される。
【００３０】
図３に示されるように、酸化物層１２４が、ウエハ１２２の背面側または底部ダイ１２０ａ上に堆積される。酸化物層１２４は、半導体加工の当技術分野において公知の種々の酸化物を含んでもよい。
【００３１】
図４は、本開示の教示による、２つのチップを単一パッケージ内にパッケージ化するための例示的方法におけるステップを示す、概略図である。酸化物層１２４が、図３に示されるように堆積された後、金属層１２６が、酸化物層１２４の上に堆積される。金属層１２６は、次いで、シールド電位に接続され、図２に示されるスタックされた配列を生成することができる。金属層１２６は、固定電圧源および／または電位にボンディングされ、上側ダイ１３０および／またはその上の任意の構成要素を下側ダイ１２０ｂの有雑音電圧信号から保護し得る。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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