(57)【要約】  ＶＤＭＯＳ装置およびその製造方法である。本製造方法は、半導体基板に溝を形成することであって、溝は、第１溝領域、第２溝領域、第３溝領域、第４溝領域、および第５溝領域を含むことと、半導体基板上に第１絶縁層、第１多結晶シリコン層、および第２絶縁層を順次形成することと、第１多結晶シリコン層が露出するまで第２絶縁層の一部を除去することと、第１電極を形成する第１多結晶シリコン層の一部を除去し、残りの第１多結晶シリコン層が第１電極を形成することと、半導体基板上に第３絶縁層を形成し、第３絶縁層、第２絶縁層、および第１絶縁層の一部を除去してｒ、第１多結晶シリコン層の頂部が第１絶縁層および第２絶縁層の頂部より高くなるようにすることと、半導体基板上にゲート酸化物層および第２多結晶シリコン層を順次形成し、第２の多結晶シリコン層の一部を除去し、半導体基板の表面上および第２絶縁層上に位置するゲート酸化物層を露出させ、残りの第２の多結晶シリコン層が第２電極を形成することとを含む。
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【特許請求の範囲】
【請求項１】
トレンチを半導体基板に形成することであって、前記トレンチは第１トレンチ領域、第２トレンチ領域、第３トレンチ領域、前記第１トレンチ領域と前記第２トレンチ領域とを連通する第４トレンチ領域、および前記第２トレンチ領域と前記第３トレンチ領域とを連通する第５トレンチ領域を含み、第２トレンチ領域の幅は第１トレンチ領域の幅よりも大きく、第１トレンチ領域の幅は第３トレンチ領域、第４トレンチ領域、および第５トレンチ領域の幅よりも大きいことと、
前記半導体基板上に第１絶縁層を形成することであって、前記第１絶縁層は前記第３トレンチ領域および前記第５トレンチ領域を充填し、前記第１トレンチ領域、前記第２トレンチ領域、および前記第４トレンチ領域の側壁に取り付けられることと、
前記第１絶縁層上に第１ポリシリコン層を形成することであって、前記第１ポリシリコン層は前記第１トレンチ領域を充填し、前記第２トレンチ領域の前記第１絶縁層の側壁に取り付けられ、前記第１トレンチ領域の前記第１ポリシリコン層は前記第２トレンチ領域の前記第１ポリシリコン層に接続することと、
前記第１ポリシリコン層上に第２絶縁層を形成することであって、前記第２絶縁層は前記第２トレンチ領域を充填することと、
前記第１ポリシリコン層が露出するまで前記第２絶縁層の一部を除去することと、
前記第１ポリシリコン層の一部を除去し、残りの第１ポリシリコン層は第１電極を形成することと、
前記半導体基板上に第３絶縁層を形成することであって、前記第３絶縁層は前記第１トレンチ領域、前記第２トレンチ領域、および前記第４トレンチ領域を充填することと、
前記第１ポリシリコン層の頂部が前記第１絶縁層および前記第２絶縁層の頂部よりも高くなるように、前記第３絶縁層、前記第２絶縁層および前記第１絶縁層の一部を除去することと、
前記半導体基板上にゲート酸化物層を形成することと、
前記ゲート酸化物層上に第２ポリシリコン層を形成することであって、前記第２ポリシリコン層は前記トレンチを充填することと、
前記第２ポリシリコン層の一部を除去し、前記半導体基板の表面上の前記ゲート酸化物層ならびに前記第２絶縁層の頂部を露出させ、前記残りの第２ポリシリコン層は第２電極を形成することと
を含む、ＶＤＭＯＳ装置を製造する方法。
【請求項２】
前記第１電極は、前記第１トレンチ領域の底部に残る柱状の第１ポリシリコン層と前記第２トレンチ領域の底部に残る樽形の第１ポリシリコン層とを含み、前記柱状の第１ポリシリコン層と前記樽形の第１ポリシリコン層とは接続されている、請求項１に記載の方法。
【請求項３】
前記第２電極は、前記第１トレンチ領域の上部に残る柱状の第２ポリシリコン層と、前記第２トレンチ領域の上部に残る環状の第２ポリシリコン層と、前記第３トレンチ領域内の上部に残る柱状の第２ポリシリコン層を含み、前記第１トレンチ領域、前記第２トレンチ領域、および前記第３トレンチ領域内の前記第２ポリシリコン層は接続されている、請求項１に記載の方法。
【請求項４】
前記半導体基板上に前記ゲート酸化物層を形成することは、前記トレンチの露出した側壁上および前記第１ポリシリコン層上に前記ゲート酸化物層を形成することを含む、請求項１に記載の方法。
【請求項５】
前記第１絶縁層は、堆積または酸化成長工程を用いて形成され、前記第２絶縁層および前記第３絶縁層は、堆積工程を用いて形成される、請求項１に記載の方法。
【請求項６】
前記除去は、ウェットエッチング工程により行われる、請求項１に記載の方法。
【請求項７】
前記第３絶縁層、前記第２絶縁層、および前記第１絶縁層の一部を除去するステップは、
前記第３絶縁層、前記第１絶縁層、および前記第２絶縁層の頂部が同一平面上にあるように、前記第３絶縁層、前記第１絶縁層、および前記第２絶縁層の一部を除去するステップと、
ウェットクリーニングを実行して前記第１ポリシリコン層の頂部が前記第１絶縁層および前記第２絶縁層の頂部よりも高くなるようにしながら前記第３絶縁層を除去するステップと
を含む、請求項１に記載の方法。
【請求項８】
前記余分な第２ポリシリコン層を除去した後、前記半導体基板上に層間誘電体層を形成するステップをさらに含む、請求項１に記載の方法。
【請求項９】
前記余分な第２ポリシリコン層を除去した後、前記半導体基板にウェル領域とソース領域を形成するステップをさらに含む、請求項１に記載の方法。
【請求項１０】
前記層間誘電体層を貫通する第１コンタクトプラグ、第２コンタクトプラグ、および第３コンタクトプラグを形成することをさらに含み、
前記第１コンタクトプラグの底部は前記セル領域のソース領域に電気的に接続され、前記第２コンタクトプラグの底部は前記第１トレンチ領域内の前記第１ポリシリコン層に電気的に接続され、前記第３コンタクトプラグの底部は前記第２トレンチ領域内の前記第２ポリシリコン層に電気的に接続されている、請求項６に記載の方法。
【請求項１１】
前記層間誘電体層上に互いに独立して配置された第１金属層および第２金属層を形成することをさらに含み、前記第１コンタクトプラグおよび前記第２コンタクトプラグの頂部は前記第１金属層に電気的に接続され、前記第３コンタクトプラグの頂部は前記第２金属層に電気的に接続される、請求項１０に記載の方法。
【請求項１２】
前記第１電極が深いゲートを形成し、前記第２電極が浅いゲートを形成し、前記第１電極と前記第２電極とが前記ゲート酸化物層によって電気的に絶縁される、請求項１に記載の方法。
【請求項１３】
トレンチを含む半導体基板であって、前記トレンチは第１トレンチ領域、第２トレンチ領域、第３トレンチ領域、前記第１トレンチ領域と前記第２トレンチ領域とを連通する第４トレンチ領域、および前記第２トレンチ領域と前記第３トレンチ領域とを連通する第５トレンチ領域を含み、前記第２トレンチ領域の幅は前記第１トレンチ領域の幅よりも大きく、前記第１トレンチ領域の幅は前記第３トレンチ領域、前記第４トレンチ領域、および前記第５トレンチ領域の幅よりも大きい、半導体基板と、
前記第１トレンチ領域であって、第１ポリシリコン層によって形成された深いゲートとして機能する第１電極と、前記第１電極を包む第１絶縁層と、前記第１電極の頂部上の第２ポリシリコン層によって形成された浅いゲートとして機能する第２電極と、前記第１電極と前記第２ポリシリコン層との間のゲート酸化物層とを含む、第１トレンチ領域と、
前記第２トレンチ領域であって、第１ポリシリコン層によって形成された深いゲートとして機能する第１電極と、前記第１電極によって分離された第１絶縁層および第２絶縁層と、前記第１電極の頂部上の第２ポリシリコン層によって形成された浅いゲートとして機能する第２電極と、前記第１電極と前記第２ポリシリコン層との間のゲート酸化物層とを含む、第２トレンチ領域と、
前記第３トレンチ領域であって、底部に第１絶縁層と、前記第１絶縁層の頂部上の第２ポリシリコン層によって形成された浅いゲートとして機能する第２電極と、前記第２電極を包むゲート酸化物層とを含む、第３トレンチ領域と、
前記第４トレンチ領域であって、第１ポリシリコン層によって形成された深いゲートとして機能する第１電極と、前記第１電極を包む第１絶縁層と、前記第１電極の頂部上の第２ポリシリコン層によって形成された浅いゲートとして機能する第２電極と、前記第１電極と前記第２ポリシリコン層との間のゲート酸化物層とを含む、第４トレンチ領域と、
前記第５トレンチ領域であって、底部に第１絶縁層と、前記第１絶縁層の頂部上の第２ポリシリコン層によって形成された浅いゲートとして機能する第２電極と、前記第２電極を包むゲート酸化物層とを含む、第５トレンチ領域と
を含む、ＶＤＭＯＳ装置。
【請求項１４】
前記半導体基板上に位置する層間誘電体層をさらに含み、前記層間誘電体層には、第１コンタクトプラグ、第２コンタクトプラグ、および第３コンタクトプラグが設けられ、前記第１コンタクトプラグの底部はセル領域のソース領域に電気的に接続され、前記第２コンタクトプラグの底部は前記第１トレンチ領域内の前記第１ポリシリコン層に電気的に接続され、前記第３コンタクトプラグの底部は前記第２トレンチ領域内の前記第２ポリシリコン層に電気的に接続されている、請求項１３に記載のＶＤＭＯＳ装置。
【請求項１５】
前記層間誘電体層上に位置する第１金属層と第２金属層をさらに含み、前記第１金属層と前記第２金属層は互いに独立し、前記第１コンタクトプラグおよび前記第２コンタクトプラグの頂部は前記第１金属層とそれぞれ電気的に接続され、前記第３コンタクトプラグの頂部は前記第２金属層と電気的に接続されている、請求項１３に記載のＶＤＭＯＳ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体製造工程に関し、特に、縦型二重拡散金属酸化膜半導体（ＶＤＭＯＳ）電界効果トランジスタ装置およびその製造方法に関する。
【背景技術】
【０００２】
現在、チャージバランスの技術がトレンチ型ＶＤＭＯＳ製品に導入されており、スプリットゲート装置の構造は既存の技術に基づいて容易に達成することができるものである。スプリットゲート技術では、異なる電極（ソースおよびゲート）に引き込む必要があるデュアルゲート設計のため、中央の深いトレンチ様ゲートは、直接パンチスルーを介してソースメタルに接続することによってソースに接続され、側面上の浅いトレンチ様ゲートは、活性領域の周囲に引き出され、その後ポリシリコンリソグラフィ層を増やすことによって打ち出される。これは、従来のトレンチ型ＶＤＭＯＳと比較して、２つのゲートを分離するために追加のポリシリコンリソグラフィを必要とし、それによって処理コストが増大し、その結果、浅いトレンチ様ゲートの引き出しがウェハ平面より上になり、一定の段差が形成され、これはその後の工程の実装にある程度影響する。
【発明の概要】
【０００３】
したがって、ポリシリコンリソグラフィ層を増やすことなく、ゲート第１および第２電極の別々の引き出しを達成することができるＶＤＭＯＳ装置およびその製造方法を提供する必要がある。
【０００４】
ＶＤＭＯＳ装置を製造する方法は以下を含む。
【０００５】
トレンチを半導体基板に形成することであって、トレンチは、第１トレンチ領域、第２トレンチ領域、第３トレンチ領域、第１トレンチ領域と第２トレンチ領域とを連通する第４トレンチ領域、および第２トレンチ領域と第３トレンチ領域とを連通する第５トレンチ領域を含み、第２トレンチ領域の幅は第１トレンチ領域の幅より大きく、第１トレンチ領域の幅は第３トレンチ領域、第４トレンチ領域および第５トレンチ領域の幅より大きいこと。
【０００６】
半導体基板上に第１絶縁層を形成することであって、第１絶縁層は、第３トレンチ領域および第５トレンチ領域を充填し、第１トレンチ領域、第２トレンチ領域、および第４トレンチ領域の側壁に取り付けられること。
【０００７】
第１絶縁層上に第１ポリシリコン層を形成することであって、第１ポリシリコン層は、第１トレンチ領域を充填し、第２トレンチ領域の第１絶縁層の側壁に取り付けられ、第１トレンチ領域の第１ポリシリコン層は、第２トレンチ領域の第１ポリシリコン層に接続すること。
【０００８】
第１ポリシリコン層上に第２絶縁層を形成することであって、第２絶縁層は第２トレンチ領域を充填すること。
【０００９】
第１ポリシリコン層が露出するまで第２絶縁層の一部を除去すること。
【００１０】
第１ポリシリコン層の一部を除去し、残りの第１ポリシリコン層は第１電極を形成すること。
【００１１】
半導体基板上に第３絶縁層を形成することであって、第３絶縁層は第１トレンチ領域、第２トレンチ領域および第４トレンチ領域を充填すること。
【００１２】
第１ポリシリコン層の頂部が第１絶縁層および第２絶縁層の頂部よりも高くなるように、第３絶縁層、第２絶縁層および第１絶縁層の一部を除去すること。
【００１３】
半導体基板上にゲート酸化物層を形成すること。
【００１４】
ゲート酸化物層上に第２ポリシリコン層を形成することであって、第２ポリシリコン層はトレンチを充填すること。
【００１５】
第２ポリシリコン層の一部を除去し、半導体基板の表面上のゲート酸化物層ならびに第２絶縁層の頂部を露出させ、残りの第２ポリシリコン層は第２電極を形成すること。
【００１６】
さらに、ＶＤＭＯＳ装置は以下を含む。
【００１７】
トレンチを含む半導体基板であって、トレンチは第１トレンチ領域、第２トレンチ領域、第３トレンチ領域、第１トレンチ領域と第２トレンチ領域とを連通する第４トレンチ領域、および第２トレンチ領域と第３トレンチ領域とを連通する第５トレンチ領域を含み、第２トレンチ領域の幅は第１トレンチ領域の幅より大きく、第１トレンチ領域の幅は第３トレンチ領域、第４トレンチ領域、および第５トレンチ領域の幅より大きい。
【００１８】
第１トレンチ領域であって、第１ポリシリコン層によって形成された深いゲートとして機能する第１電極と、第１電極を包む第１絶縁層と、第１電極の頂部上の第２ポリシリコン層によって形成された浅いゲートとして機能する第２電極と、第１電極と第２ポリシリコン層との間のゲート酸化物層とを含む、第１トレンチ領域。
【００１９】
第２トレンチ領域であって、第１ポリシリコン層によって形成された深いゲートとして機能する第１電極と、第１電極によって分離された第１絶縁層および第２絶縁層と、第１電極の頂部上の第２ポリシリコン層によって形成された浅いゲートとして機能する第２電極と、第１電極と第２ポリシリコン層との間のゲート酸化物層とを含む、第２トレンチ領域。
【００２０】
第３トレンチ領域であって、底部に第１絶縁層と、第１絶縁層の頂部上の第２ポリシリコン層によって形成された浅いゲートとして機能する第２電極と、第２電極を包むゲート酸化物層とを含む、第３トレンチ領域。
【００２１】
第４トレンチ領域であって、第１ポリシリコン層によって形成された深いゲートとして機能する第１電極と、第１電極を包む第１絶縁層と、第１電極の頂部上の第２ポリシリコン層によって形成された浅いゲートとして機能する第２電極と、第１電極と第２ポリシリコン層との間のゲート酸化物層とを含む、第４トレンチ領域。
【００２２】
第５トレンチ領域であって、底部に第１絶縁層と、第１絶縁層の頂部上の第２ポリシリコン層によって形成された浅いゲートとして機能する第２電極と、第２電極を包むゲート酸化物層とを含む、第５トレンチ領域。
【００２３】
ＶＤＭＯＳ装置の製造方法によると、ゲートの第１および第２電極の別々の引き出しは、ポリシリコンリソグラフィ層を増やすことなく達成することができ、また全てのポリシリコンゲートはトレンチ内に残る。したがって、製品の表面に明白な段差が形成されず、その後のフォトリソグラフィおよびエッチング工程の実装上の困難がいくらか軽減する。
【図面の簡単な説明】
【００２４】
本開示の実施形態または従来技術における技術的解決策をより明確に説明するために、実施形態または従来技術を説明するための添付の図面を以下に簡単に紹介する。明らかに、以下の説明における添付の図面は本開示の幾つかの実施形態に過ぎず、当業者は創造的な努力なしに添付の図面から他の図面を導き出すことができる。
【００２５】
【図１】実施の形態によるＶＤＭＯＳ装置の製造方法のフローチャート。
【００２６】
【図２Ａ】一実施形態による方法の連続するステップを実行することによって得られる装置の断面図。
【図２Ｂ】一実施形態による方法の連続するステップを実行することによって得られる装置の断面図。
【図２Ｃ】一実施形態による方法の連続するステップを実行することによって得られる装置の断面図。
【図２Ｄ】一実施形態による方法の連続するステップを実行することによって得られる装置の断面図。
【図２Ｅ】一実施形態による方法の連続するステップを実行することによって得られる装置の断面図。
【図２Ｆ】一実施形態による方法の連続するステップを実行することによって得られる装置の断面図である。
【図２Ｇ】一実施形態による方法の連続するステップを実行することによって得られる装置の断面図。
【図２Ｈ】一実施形態による方法の連続するステップを実行することによって得られる装置の断面図。
【図２Ｉ】一実施形態による方法の連続するステップを実行することによって得られる装置の断面図。
【００２７】
【図２Ｊ】図２Ｉの位置Ｄ１から見た断面の概略図。
【００２８】
【図２Ｋ】図２Ｉの位置Ｄ２から見た断面の概略図。
【００２９】
【図２Ｌ】図２Ｉの位置Ｄ３から見た断面の概略図。
【００３０】
【図３】一実施形態の方法により準備されたＶＤＭＯＳ装置の概略レイアウト図。
【発明を実施するための形態】
【００３１】
本願の実施形態は、添付の図面を参照して以下により完全に説明される。しかしながら、本願の様々な実施形態は、多くの異なる形態で具体化することができ、本明細書に記載の実施形態に限定されると解釈されるべきではない。むしろ、これらの実施形態は、この開示が徹底的かつ完全であり、かつ本願の範囲を当業者に十分に伝えるように提供されている。
【００３２】
一実施形態では、図１に示されるように、工程コストの増大および後続工程の実装上の困難の増大など、既存の分離ゲート技術の欠点に対処するために、ＶＤＭＯＳ装置を製造する方法は以下を含む。
【００３３】
ステップ１０１において、トレンチが半導体基板に形成され、トレンチは、第１トレンチ領域、第２トレンチ領域、第３トレンチ領域、第１トレンチ領域と第２トレンチ領域とを連通する第４トレンチ領域、および第２トレンチ領域と第３トレンチ領域とを連通する第５トレンチ領域を含む。第２トレンチ領域の幅は第１トレンチ領域の幅よりも大きく、第１トレンチ領域の幅は第３トレンチ領域、第４トレンチ領域、および第５トレンチ領域の幅よりも大きい。
【００３４】
図２Ａに示すように、半導体基板２００が提供され、半導体基板２００の形成材料は、アンドープ単結晶シリコン、不純物がドープされた単結晶シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、積層シリコン・オン・インシュレータ（ＳＳＯＩ）、積層シリコン・ゲルマニウム・オン・インシュレータ（Ｓ−ＳｉＧｅＯＩ）、積層シリコン・ゲルマニウム・オン・インシュレータ（ＳｉＧｅＯＩ）およびゲルマニウム・オン・インシュレータ（ＧｅＯＩ）などを使用してもよい。一例として、本実施形態では、半導体基板２００の形成材料は単結晶シリコンである。分離構造が半導体基板２００内に形成され、一例として、分離構造は浅いトレンチ分離（ＳＴＩ）構造または局部的シリコン・オキサイド（ＬＯＣＯＳ）分離構造である。
【００３５】
次に、トレンチが半導体基板２００に形成される。図３に示すように、トレンチは第１トレンチ領域２０１と、第２トレンチ領域２０２と、第３トレンチ領域２０３と、第１トレンチ領域２０１と第２トレンチ領域２０２とを連通する第４トレンチ領域２１６と、ならびに第２トレンチ領域２０２と第３トレンチ領域２０３とを連通する第５トレンチ領域２１７と含む。第２トレンチ領域２０２の幅は第１トレンチ領域２０１の幅よりもはるかに大きく、さらには、第１トレンチ領域２０１の幅は第３トレンチ領域２０３、第４トレンチ領域２１６、および第５トレンチ領域２１７の幅よりも大きい。第３トレンチ領域２０３の幅は、第４トレンチ領域２１６および第５トレンチ領域２１７の幅と同じか、または類似している。図２Ａ〜２Ｉの断面図では、第１トレンチ領域２０１、第２トレンチ領域２０２、および第３トレンチ領域２０３がゲート電極を形成する工程のみをそれぞれ例示的に示し、簡潔にするために、第４トレンチ領域２１６および第５トレンチ領域２１７は図２Ａ〜図２Ｉに図示していない。
【００３６】
続いて、深いゲートとして機能する第１電極が第１トレンチ領域２０１、第２トレンチ領域２０２、および第４トレンチ領域２１６内に形成され、浅いゲートとして機能する第２電極がトレンチ内に形成される。第１トレンチ領域２０１の幅Ａは、第３トレンチ領域２０３の幅Ｃよりも大きく、その後の半導体基板２００上への第１絶縁層の形成を確実にする。第１絶縁層は、第３トレンチ領域２０３および第５トレンチ領域２１７のみを充填する。第２トレンチ領域２０２の幅Ｂは第１トレンチ領域２０１の幅ａよりもはるかに大きく、その後の半導体基板２００上への第１ポリシリコン層の形成後に、第１ポリシリコン層が第１トレンチ領域２０１および第４トレンチ領域２１６のみを充填することを保証する。
【００３７】
トレンチを形成するステップは、半導体基板２００上にトレンチパターンを有するマスク層を形成することを含み、マスク層は従来のフォトリソグラフィおよびエッチング工程を使用して形成することができ、マスク層は単層構造または多層構造とすることができ、単層構造を有するマスク層はパターン化フォトレジスト層であり、多層構造を有するマスク層は下から上に積層されたパターン化アドバンストパターン層と反射防止膜層とフォトレジスト層とを含むことができる。マスク層をマスクとして半導体基板２００をエッチングし、半導体基板２００にトレンチを形成する場合、エッチングは従来の異方性ドライエッチングであってもよい。マスク層が除去され、マスク層は従来のアッシング工程によって除去され、ウェットクリーニングを行い、上記エッチングにより発生した副産物や不純物を除去する。
【００３８】
ステップ１０２において、第３および第５トレンチ領域が確実に充填されるように半導体基板上に第１絶縁層が形成され、第１トレンチ領域、第２トレンチ領域、および第４トレンチ領域は充填されることなく、第１トレンチ領域、第２トレンチ領域、および第４トレンチ領域の側壁に第１絶縁層が形成される。
【００３９】
図２Ｂに示すように、半導体基板２００上に第１絶縁層２０４を形成して、第３トレンチ領域２０３および第５トレンチ領域を確実に充填する。第１トレンチ領域２０１、第２トレンチ領域２０２、および第４トレンチ領域は充填されることなく、第１トレンチ領域２０１、第２トレンチ領域２０２、および第４トレンチの側壁に第１絶縁層２０４が形成される。第１絶縁層２０４を形成する方法は、堆積または酸化成長工程、追加的には、低温化学気相成長法（ＬＴＣＶＤ）、低圧化学気相成長法（ＬＰＣＶＤ）、高速熱化学気相成長法（ＲＴＣＶＤ）またはプラズマ化学気相成長法（ＰＥＣＶＤ）などの化学気相成長法（ＣＶＤ）などの当業者に知られている任意の先行技術であり得る。第１絶縁層２０４の材料は、二酸化ケイ素などの酸化物を含む。
【００４０】
ステップ１０３において、第１トレンチ領域が充填されて第２トレンチ領域が充填されないように、第１ポリシリコン層が第１絶縁層上に形成され、第１トレンチ領域内の第１ポリシリコン層が第２トレンチ領域内の第１ポリシリコン層に接続される。
【００４１】
図２Ｂに示すように、第１トレンチ領域２０１および第４トレンチ領域を確実に充填するように、第１ポリシリコン層２０５が第１絶縁層２０４上に形成される。第１絶縁層２０４が第３トレンチ領域２０３および第５トレンチ領域を充填しているので、第１ポリシリコン層２０５は第１トレンチ領域２０１、第２トレンチ領域２０２、および第４トレンチ領域にのみ入ることができる。第１ポリシリコン層２０５を形成する方法は、当業者に知られている任意の従来技術、任意選択でＬＴＣＶＤ、ＬＰＣＶＤ、ＲＴＣＶＤ、またはＰＥＣＶＤなどのＣＶＤとすることができる。
【００４２】
ステップ３０４において、第２トレンチ領域が確実に充填されるように、第２絶縁層が第１ポリシリコン層上に形成される。
【００４３】
図２Ｂに示すように、第１ポリシリコン層２０５上に第２絶縁層２０６を形成する。第１絶縁層２０４が第３トレンチ領域２０３および第５トレンチ領域を充填しているので、第１ポリシリコン層２０５は第１トレンチ領域２０１および第４トレンチ領域を充填している。第２絶縁層２０６は、第２トレンチ領域２０２にのみ入ることができる。第２絶縁層２０６を形成する方法は、堆積工程、任意選択でＬＴＣＶＤ、ＬＰＣＶＤ、ＲＴＣＶＤ、またはＰＥＣＶＤなどのＣＶＤなど、当業者に知られている任意の先行技術であり得る。第２絶縁層２０６の材料は、ＴＥＯＳのような酸化物を含む。
【００４４】
ステップ１０５において、第１ポリシリコン層が露出するまで第２絶縁層の一部が除去される。
【００４５】
図２Ｃに示すように、余分な第２絶縁層２０６は、第１ポリシリコン層２０５が露出するまで除去される。一例として、余分な第２絶縁層２０６は、ウェットエッチングであり得るエッチング工程を使用して除去される。
【００４６】
ステップ１０６において、第１ポリシリコン層の一部が除去された後、残りの第１ポリシリコン層が第１電極を形成する。
【００４７】
図２Ｃに示すように、余分な第１ポリシリコン層２０５を除去して深いゲート（セル分離ゲートのボトムゲート）として機能する第１電極を形成する。一例として、余分な第１ポリシリコン層２０５は、ウェットエッチングであり得るエッチング工程を用いて除去される。
【００４８】
ステップ１０７において、第１トレンチ領域、第２トレンチ領域、および第４トレンチ領域の未充填部分が確実に充填されるように、半導体基板上に第３絶縁層が形成される。
【００４９】
図２Ｄに示すように、第１トレンチ領域２０１、第２トレンチ領域２０２、および第４トレンチ領域の未充填部分を確実に充填するために、半導体基板２００上に第３絶縁層２０７が形成される。第３絶縁層２０７を形成する方法は、堆積工程、任意選択でＬＴＣＶＤ、ＬＰＣＶＤ、ＲＴＣＶＤ、またはＰＥＣＶＤなどのＣＶＤなど、当業者に知られている任意の先行技術であり得る。第３絶縁層２０６の材料は、ＴＥＯＳなどの酸化物を含む。
【００５０】
ステップ１０８において、第１ポリシリコン層の頂部が第１絶縁層および第２絶縁層の頂部よりも高くなるように、第３絶縁層、第２絶縁層、および第１絶縁層の一部が除去される。
【００５１】
図２Ｅに示すように、余分な第３絶縁層２０７、第１絶縁層２０４、および第２絶縁層２０６を除去する。除去後、第３絶縁層２０７、第１絶縁層２０４、および第２絶縁層２０６の頂部は同一平面上にある。第１絶縁層２０４、第２絶縁層２０６、または第３絶縁層２０７の頂部と半導体基板２００の表面との間の高さの差は、装置構造の実際の状態に従って決定され、ここでは特に限定されない。一例として、余分な第３絶縁層２０７、第１絶縁層２０４、および第２絶縁層２０６は、ウェットエッチングであり得るエッチング工程を用いて除去される。
【００５２】
図２Ｆに示すように、第１ポリシリコン層２０５の上の第３絶縁層２０７を除去しながら、エッチング残留物および不純物を除去するためにウェットクリーニングを行う。ウェットクリーニングを行った後、第１ポリシリコン層２０５の頂部は、第１絶縁層２０４および第２絶縁層２０６の頂部よりも高い。
【００５３】
ステップ１０９において、半導体基板上にゲート酸化物層を形成する。
【００５４】
図２Ｇに示すように、ゲート酸化物層２０８を形成して、第１ポリシリコン層２０５とその後に形成される第２ポリシリコン層２０９との間の電気絶縁を達成する。一例として、ゲート酸化物層２０８は、熱酸化または化学酸化工程を用いて形成される。ゲート酸化物層２０８は、半導体基板２００の表面、露出した第１ポリシリコン層２０５の表面、およびトレンチの露出した側壁部上にある。
【００５５】
ステップ１１０において、第２ポリシリコン層がゲート酸化物層上に形成され、トレンチが第２ポリシリコン層で充填される。
【００５６】
図２Ｇに示すように、第２ポリシリコン層２０９が半導体基板２００上に形成され、第２ポリシリコン層２０９はトレンチの未充填部分を充填する。第２ポリシリコン層２０９を形成する方法は、当業者に散られている任意の従来技術、任意選択でＬＴＣＶＤ、ＬＰＣＶＤ、ＲＴＣＶＤ、またはＰＥＣＶＤなどのＣＶＤとすることができる。
【００５７】
ステップ１１１において、第２ポリシリコン層の一部が除去され、半導体基板の表面上のゲート酸化物層および第２絶縁層の頂部が露出される。
【００５８】
図２Ｈに示すように、余分な第２ポリシリコン層２０９が除去され、半導体基板２００の表面上のゲート酸化物層２０８および第２トレンチ領域２０２内の第２ポリシリコン層２０６が露出される。一例として、余分な第２ポリシリコン層２０９は、ウェットエッチングであり得るエッチング工程を用いて除去される。このとき、トレンチ内に形成された第２ポリシリコン層２０９は、浅いゲート（頂部リードアウトゲート）として機能する第２電極を形成する。このとき、ゲート酸化物層２０８は、第１ポリシリコン層２０５と第２ポリシリコン層２０９との間の電気絶縁層として機能する。
【００５９】
トレンチを形成すること以外に、第１電極および第２電極を形成するためにフォトリソグラフィ工程を使用しないので、半導体基板２００の表面に大きな段差がなく、続いてウェル領域および金属配線層を形成する場合にフォトリソグラフィおよびエッチング工程に影響を及ぼさない。
【００６０】
上記実施形態におけるＶＤＭＯＳ装置の製造方法によれば、全てのポリシリコンゲートをトレンチ内に残したまま、ゲートの第１および第２電極の別々の引き出しが達成できる。したがって、製品の表面に明白な段差が形成されず、その後のフォトリソグラフィおよびエッチング工程の実装上の困難がいくらか軽減する。
【００６１】
本開示を完全に理解するために、本開示によって提案される技術的解決策を説明するために、詳細な構造および／またはステップが以下の説明において提案される。本開示の代替の実施形態を以下に詳細に説明するが、これらの詳細な説明に加えて、本開示は他の実施形態を有してもよい。
【００６２】
一実施形態において、ＶＤＭＯＳ装置の製造方法は、イオン注入工程を通じて半導体基板２００にウェル領域およびソース領域を形成することをさらに含む。ウェル領域およびソース領域を形成する工程は当業者に知られており、簡潔にするために省略する。
【００６３】
一実施形態において、ＶＤＭＯＳ素子を製造する方法は、半導体基板２００上に層間誘電体層２１０を形成することをさらに含む。一例として、層間誘電体層２１０の材料は、任意選択で、低誘電率を有する材料である。低い誘電率を有する材料は、２．５〜２．９のｋ値を有する水素シルセスキオキサン（ＨＳＱ）、２．２のｋ値を有するメチルシルセスキオキサン（ＭＳＱ）、ＣＶＤによって形成された多孔質二酸化ケイ素等を含むが、これらに限定されない。層間誘電体層２１０は、当業者に公知の任意の先行技術、任意選択でＬＴＣＶＤ、ＬＰＣＶＤ、ＲＴＣＶＤ、およびＰＥＣＶＤなどのＣＶＤを使用して形成することができる。
【００６４】
図２Ｉに示すように、一実施形態において、ＶＤＭＯＳ装置を製造する方法は、フォトリソグラフィまたはエッチング工程によって、層間誘電体層２１０を貫通する第１コンタクトプラグ２１１、第２コンタクトプラグ２１２、および第３コンタクトプラグ２１３を形成することをさらに含む。第１コンタクトプラグ２１１の底部は、セル領域のソース領域に電気的に接続される。第２コンタクトプラグ２１２の底部は、第２トレンチ領域２０２内の第１ポリシリコン層２０５に電気的に接続されている。第３コンタクトプラグ２１３の底部は、第３トレンチ領域２０３内の第２ポリシリコン層２０９と電気的に接続されている。一例として、第１コンタクトプラグ２１１、第２コンタクトプラグ２１２、および第３コンタクトプラグ２１３のパターンを有するマスク層を層間誘電体層２１０上に形成し、マスク層をマスクとして用いて露出した層間誘電体層２１０をエッチングする。セル領域内のソース領域、第２トレンチ領域２０２内の第１ポリシリコン層２０５、および第３トレンチ領域２０３内の第２ポリシリコン層２０９を露出するバイア穴が層間誘電体層２１０に形成され、マスク層が除去された後、金属層をバイア穴内に充填して、第１コンタクトプラグ２１１、第２コンタクトプラグ２１２、および第３コンタクトプラグ２１３を形成する。
【００６５】
一実施形態では、ＶＤＭＯＳ装置を製造する方法は、層間誘電体層２１０上に互いに独立して配置された第１金属層２１４および第２金属層２１５を形成することをさらに含む。第１コンタクトプラグ２１１および第２コンタクトプラグ２１２の頂部は第１金属層２１４と電気的に接続され、第３コンタクトプラグ２１３の頂部は第２金属層２１５と電気的に接続されている。
【００６６】
図２Ｊに示すように、第１トレンチ領域２０１内の第１ポリシリコン層２０５は、第２トレンチ領域２０２内の第１ポリシリコン層２０５に接続されている。
【００６７】
図２Ｋに示すように、第１ポリシリコン層２０５は、第１トレンチ領域２０１の底部に残る柱状の第１ポリシリコン層と、第２トレンチ領域２０２の底部に残る樽形の第１ポリシリコン層とを含む第１電極を形成する。
【００６８】
図２Ｌに示すように、第２ポリシリコン層２０９は、第１トレンチ領域２０の上部に残る柱状の第２ポリシリコン層と、第２トレンチ領域２０２の上部に残る環状の第２ポリシリコン層と、第３トレンチ領域２０３内の上部に残る柱状の第２ポリシリコン層とを含む第２電極を形成し、これらは互いに接続されている。
【００６９】
以上により、一実施形態による方法の処理ステップは完了する。ＶＤＭＯＳ装置の製造方法は、上記のステップだけでなく、上記のステップの前、間、または後に他の所望のステップを含むことができ、その全てが実施形態における本製造方法の範囲内に含まれることを理解されたい。
【００７０】
従来技術と比較して、上記実施形態で提案したＶＤＭＯＳ装置の製造方法によれば、ポリシリコンリソグラフィ層を増やすことなく、ゲートの第１および第２電極の別々の引き出しを達成することができる。また、全てのポリシリコンゲートがトレンチ内に残るので、製品の表面に明白な段差が形成されず、その後のフォトリソグラフィおよびエッチング工程を実装するための困難が軽減する。
【００７１】
図２Ｉに示されるように、一実施形態の方法による処理ステップによって得られるＶＤＭＯＳ装置も提供される。ＶＤＭＯＳ装置は半導体基板２００を含み、分離構造が半導体基板２００内に形成され、一例として、分離構造は、ＳＴＩ構造またはＬＯＣＯＳ分離構造である。
【００７２】
半導体基板２００には、さらにトレンチが形成されている。トレンチは、第１トレンチ領域、第２トレンチ領域、第３トレンチ領域、第１トレンチ領域と第２トレンチ領域とを連通する第４トレンチ領域、および第２トレンチ領域と第３トレンチ領域とを連通する第５トレンチ領域を含む。第２トレンチ領域の幅は第１トレンチ領域の幅よりはるかに大きく、第１トレンチ領域の幅は第３トレンチ領域、第４トレンチ領域、および第５トレンチ領域の幅よりも大きく、第３トレンチ領域の幅は第４トレンチ領域および第５トレンチ領域の幅と同じかまたは類似している。
【００７３】
深いゲートとして機能する第１電極は、第１トレンチ領域、第２トレンチ領域、および第４トレンチ領域内に配置され、浅いゲートとして機能する第２電極は、トレンチ内に配置される。第１トレンチ領域の幅は第３トレンチ領域の幅よりも大きく、半導体基板上の後続の第１絶縁層が第３トレンチ領域および第５トレンチ領域のみを充填することを確実にする。第２トレンチ領域の幅は第１トレンチ領域の幅よりもはるかに大きく、半導体基板上の後続の第１ポリシリコン層が第１トレンチ領域および第４トレンチ領域のみを充填することを確実にする。
【００７４】
ＶＤＭＯＳを形成するために必要であって、分離構造によって画定された半導体基板２００内に、第１ポリシリコン層２０５によって形成された第１トレンチ領域様ゲートおよび第２ポリシリコン層２０９によって形成された第２トレンチ領域様ゲートが形成される。第１トレンチ領域様ゲートは深いゲートとして機能する第１電極を形成し、第２トレンチ領域様ゲートは浅いゲートとして機能する第２電極を形成する。第１トレンチ領域および第４トレンチ領域内の第１トレンチ領域様ゲートの側壁は第１絶縁層２０４によって包まれ、第２トレンチ領域内の第１トレンチ領域様ゲートは、第１絶縁層２０４と第２絶縁層２０６の間に挟まれ、「Ｕ」字形に成形されている。第２ポリシリコン層２０９が第１トレンチ領域様ゲートの頂部に形成され、ゲート酸化物層２０８が第１トレンチ領域様ゲートと第２ポリシリコン層２０９との間に形成されて電気絶縁を達成する。第２トレンチ領域様ゲートの底部の下に第１絶縁層２０４が形成されている。
【００７５】
具体的には、第１トレンチ領域は、第１ポリシリコン層２０５によって形成された深いゲートとして機能する第１電極と、第１電極を包む第１絶縁層２０４と、第１電極の頂部上の第２ポリシリコン層２０９によって形成された浅いゲートとして機能する第２電極と、第１電極と第２ポリシリコン層２０９との間のゲート酸化物層２０８とを含む。
【００７６】
第２トレンチ領域は、第１ポリシリコン層２０５によって形成された深いゲートとして機能する第１電極と、第１電極によって分離された第１絶縁層２０４および第２絶縁層２０６と、第１電極の頂部上の第２ポリシリコン層２０９によって形成された浅いゲートとして機能する第２電極と、第１電極と第２ポリシリコン層との間のゲート酸化物層２０８とを含む。
【００７７】
第３トレンチ領域は、底部に第１絶縁層２０４と、第１絶縁層の頂部上の第２ポリシリコン層２０９によって形成された浅いゲートとして機能する第２電極と、第２電極を包むゲート酸化物層２０８とを含む。
【００７８】
第４トレンチ領域は、第１ポリシリコン層２０５によって形成された深いゲートとして機能する第１電極と、第１電極を包む第１絶縁層２０４と、第１電極の頂部上の第２ポリシリコン層２０９によって形成された浅いゲートとして機能する第２電極と、第１電極と第２ポリシリコン層２０９との間のゲート酸化物層２０８とを含む。
【００７９】
第５トレンチ領域は、底部に、第１絶縁層２０４と、第１絶縁層の頂部上の第２ポリシリコン層２０９によって形成された浅いゲートとして機能する第２電極と、第２電極を包むゲート酸化物層２０８とを含む。
【００８０】
一実施形態では、第１トレンチ領域２０１内の第１ポリシリコン層２０５と第２トレンチ領域２０２内の第１ポリシリコン層２０５とが接続されている。
【００８１】
一実施形態では、第１ポリシリコン層２０５は、第１トレンチ領域２０１の底部に残る柱状の第１ポリシリコン層と第２トレンチ領域２０２の底部に残る樽形の第１ポリシリコン層とを含む第１電極を形成する。
【００８２】
一実施形態では、第２ポリシリコン層２０９は、第１トレンチ領域２０１の上部に残る柱状の第２ポリシリコン層と、第２トレンチ領域２０２の上部に残る環状の第２ポリシリコン層と、第３トレンチ領域２０３内の上部に残る柱状の第２ポリシリコン層とを含む第２電極を形成し、３つの第２ポリシリコン層は互いに接続されている。
【００８３】
ＶＤＭＯＳ装置では、ＶＤＭＯＳ装置のポリシリコンゲートの全てがトレンチ内に残ったまま、ゲートの第１および第２電極の別々の引き出しが達成できるので、ＶＤＭＯＳ装置の表面上に明らかな段差が形成されず、エッチング工程の実装上の困難がいくらか軽減される。
【００８４】
一実施形態では、ＶＤＭＯＳ装置は、半導体基板２００上に層間誘電体層２１０をさらに含む。一例として、層間誘電体層２１０の材料は、任意選択で、低誘電率を有する材料である。低い誘電率を有する材料は、２．５〜２．９のｋ値を有するＨＳＱ、２．２のｋ値を有するＭＳＱ、ＣＶＤによって形成された多孔質二酸化ケイ素などを含むが、これらに限定されない。層間誘電体層２１０は、底部がセル領域のソース領域に電気的に接続される第１コンタクトプラグ２１１と、底部が第２トレンチ領域の第１トレンチ領域様ゲートに電気的に接続される第２コンタクトプラグ２１２と、底部が第３トレンチ領域の第２トレンチ領域様ゲートに電気的に接続される第３コンタクトプラグ２１３とを含む。
【００８５】
一実施形態では、ＶＤＭＯＳ装置は、層間誘電体層２１０上に互いに独立して配置された第１金属層２１４および第２金属層２１５をさらに含む。第１コンタクトプラグ２１１および第２コンタクトプラグ２１２の頂部は第１金属層２１４と電気的に接続され、第３コンタクトプラグ２１３の頂部は第２金属層２１５と電気的に接続されている。
【００８６】
各実施形態に含まれる上記各技術的特徴は、任意に組み合わせることができ、簡潔にするために、前述の各実施形態における各技術的特徴の可能な組み合わせの全てが説明されているわけではなく、それらが互いに対立しない限りにおいて、それぞれの技術的特徴の組み合わせは、説明の範囲内であると見なされるべきである。
【００８７】
前述の実装形態は、本開示の実施形態の単なる具体例であり、本開示の保護範囲を限定することを意図するものではない。本開示に開示された技術的範囲内で当業者によって容易に理解される任意の変形または置換は、全て本開示の保護範囲に入ることに留意されたい。したがって、本開示の保護範囲は、特許請求の範囲の保護範囲に従うものとする。
【符号の説明】
【００８８】
２０  第１トレンチ領域
２００  半導体基板
２０１  第１トレンチ領域
２０２  第２トレンチ領域
２０３  第３トレンチ領域
２０４  第１絶縁層
２０５  第１ポリシリコン層
２０６  第２絶縁層
２０７  第３絶縁層
２０８  ゲート酸化物層
２０９  第２ポリシリコン層
２１０  層間誘電体層
２１１  第１コンタクトプラグ
２１２  第２コンタクトプラグ
２１３  第３コンタクトプラグ
２１４  第１金属層
２１５  第２金属層
２１６  第４トレンチ領域
２１７  第５トレンチ領域
【図１】
2019531599.tif 000003
【図２Ａ】
2019531599.tif 000004
【図２Ｂ】
2019531599.tif 000005
【図２Ｃ】
2019531599.tif 000006
【図２Ｄ】
2019531599.tif 000007
【図２Ｅ】
2019531599.tif 000008
【図２Ｆ】
2019531599.tif 000009
【図２Ｇ】
2019531599.tif 000010
【図２Ｈ】
2019531599.tif 000011
【図２Ｉ】
2019531599.tif 000012
【図２Ｊ】
2019531599.tif 000013
【図２Ｋ】
2019531599.tif 000014
【図２Ｌ】
2019531599.tif 000015
【図３】
2019531599.tif 000016
【手続補正書】
【提出日】平成31年4月15日(2019.4.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トレンチを半導体基板に形成することであって、前記トレンチは第１トレンチ領域、第２トレンチ領域、第３トレンチ領域、前記第１トレンチ領域と前記第２トレンチ領域とを連通する第４トレンチ領域、および前記第２トレンチ領域と前記第３トレンチ領域とを連通する第５トレンチ領域を含み、第２トレンチ領域の幅は第１トレンチ領域の幅よりも大きく、第１トレンチ領域の幅は第３トレンチ領域、第４トレンチ領域、および第５トレンチ領域の幅よりも大きいことと、
前記半導体基板上に第１絶縁層を形成することであって、前記第１絶縁層は前記第３トレンチ領域および前記第５トレンチ領域を充填し、前記第１トレンチ領域、前記第２トレンチ領域、および前記第４トレンチ領域の側壁に取り付けられることと、
前記第１絶縁層上に第１ポリシリコン層を形成することであって、前記第１ポリシリコン層は前記第１トレンチ領域を充填し、前記第２トレンチ領域の前記第１絶縁層の側壁に取り付けられ、前記第１トレンチ領域の前記第１ポリシリコン層は前記第２トレンチ領域の前記第１ポリシリコン層に接続することと、
前記第１ポリシリコン層上に第２絶縁層を形成することであって、前記第２絶縁層は前記第２トレンチ領域を充填することと、
前記第１ポリシリコン層が露出するまで前記第２絶縁層の一部を除去することと、
前記第１ポリシリコン層の一部を除去し、残りの第１ポリシリコン層は第１電極を形成することと、
前記半導体基板上に第３絶縁層を形成することであって、前記第３絶縁層は前記第１トレンチ領域、前記第２トレンチ領域、および前記第４トレンチ領域を充填することと、
前記第１ポリシリコン層の頂部が前記第１絶縁層および前記第２絶縁層の頂部よりも高くなるように、前記第３絶縁層、前記第２絶縁層および前記第１絶縁層の一部を除去することと、
前記半導体基板上にゲート酸化物層を形成することと、
前記ゲート酸化物層上に第２ポリシリコン層を形成することであって、前記第２ポリシリコン層は前記トレンチを充填することと、
前記第２ポリシリコン層の一部を除去し、前記半導体基板の表面上の前記ゲート酸化物層ならびに前記第２絶縁層の頂部を露出させ、前記残りの第２ポリシリコン層は第２電極を形成することと
を含む、ＶＤＭＯＳ装置を製造する方法。
【請求項２】
前記第１電極は、前記第１トレンチ領域の底部に残る柱状の第１ポリシリコン層と前記第２トレンチ領域の底部に残る樽形の第１ポリシリコン層とを含み、前記柱状の第１ポリシリコン層と前記樽形の第１ポリシリコン層とは接続されている、請求項１に記載の方法。
【請求項３】
前記第２電極は、前記第１トレンチ領域の上部に残る柱状の第２ポリシリコン層と、前記第２トレンチ領域の上部に残る環状の第２ポリシリコン層と、前記第３トレンチ領域内の上部に残る柱状の第２ポリシリコン層を含み、前記第１トレンチ領域、前記第２トレンチ領域、および前記第３トレンチ領域内の前記第２ポリシリコン層は接続されている、請求項１に記載の方法。
【請求項４】
前記半導体基板上に前記ゲート酸化物層を形成することは、前記トレンチの露出した側壁上および前記第１ポリシリコン層上に前記ゲート酸化物層を形成することを含む、請求項１に記載の方法。
【請求項５】
前記第１絶縁層は、堆積または酸化成長工程を用いて形成され、前記第２絶縁層および前記第３絶縁層は、堆積工程を用いて形成される、請求項１に記載の方法。
【請求項６】
前記除去は、ウェットエッチング工程により行われる、請求項１に記載の方法。
【請求項７】
前記第３絶縁層、前記第２絶縁層、および前記第１絶縁層の一部を除去する前記ステップは、
前記第３絶縁層、前記第１絶縁層、および前記第２絶縁層の頂部が同一平面上にあるように、前記第３絶縁層、前記第１絶縁層、および前記第２絶縁層の一部を除去するステップと、
ウェットクリーニングを実行して前記第１ポリシリコン層の頂部が前記第１絶縁層および前記第２絶縁層の頂部よりも高くなるようにしながら前記第３絶縁層を除去するステップと
を含む、請求項１に記載の方法。
【請求項８】
前記余分な第２ポリシリコン層を除去した後、前記半導体基板上に層間誘電体層を形成するステップをさらに含む、請求項１に記載の方法。
【請求項９】
前記余分な第２ポリシリコン層を除去した後、前記半導体基板にウェル領域とソース領域を形成するステップをさらに含む、請求項８に記載の方法。
【請求項１０】
前記層間誘電体層を貫通する第１コンタクトプラグ、第２コンタクトプラグ、および第３コンタクトプラグを形成することをさらに含み、
前記第１コンタクトプラグの底部は前記セル領域のソース領域に電気的に接続され、前記第２コンタクトプラグの底部は前記第１トレンチ領域内の前記第１ポリシリコン層に電気的に接続され、前記第３コンタクトプラグの底部は前記第２トレンチ領域内の前記第２ポリシリコン層に電気的に接続されている、請求項９に記載の方法。
【請求項１１】
前記層間誘電体層上に互いに独立して配置された第１金属層および第２金属層を形成することをさらに含み、前記第１コンタクトプラグおよび前記第２コンタクトプラグの頂部は前記第１金属層に電気的に接続され、前記第３コンタクトプラグの頂部は前記第２金属層に電気的に接続される、請求項１０に記載の方法。
【請求項１２】
前記第１電極が深いゲートを形成し、前記第２電極が浅いゲートを形成し、前記第１電極と前記第２電極とが前記ゲート酸化物層によって電気的に絶縁される、請求項１に記載の方法。
【請求項１３】
トレンチを含む半導体基板であって、前記トレンチは第１トレンチ領域、第２トレンチ領域、第３トレンチ領域、前記第１トレンチ領域と前記第２トレンチ領域とを連通する第４トレンチ領域、および前記第２トレンチ領域と前記第３トレンチ領域とを連通する第５トレンチ領域を含み、前記第２トレンチ領域の幅は前記第１トレンチ領域の幅よりも大きく、前記第１トレンチ領域の幅は前記第３トレンチ領域、前記第４トレンチ領域、および前記第５トレンチ領域の幅よりも大きい、半導体基板と、
前記第１トレンチ領域であって、第１ポリシリコン層によって形成された深いゲートとして機能する第１電極と、前記第１電極を包む第１絶縁層と、前記第１電極の頂部上の第２ポリシリコン層によって形成された浅いゲートとして機能する第２電極と、前記第１電極と前記第２ポリシリコン層との間のゲート酸化物層とを含む、第１トレンチ領域と、
前記第２トレンチ領域であって、第１ポリシリコン層によって形成された深いゲートとして機能する第１電極と、前記第１電極によって分離された第１絶縁層および第２絶縁層と、前記第１電極の頂部上の第２ポリシリコン層によって形成された浅いゲートとして機能する第２電極と、前記第１電極と前記第２ポリシリコン層との間のゲート酸化物層とを含む、第２トレンチ領域と、
前記第３トレンチ領域であって、底部に第１絶縁層と、前記第１絶縁層の頂部上の第２ポリシリコン層によって形成された浅いゲートとして機能する第２電極と、前記第２電極を包むゲート酸化物層とを含む、第３トレンチ領域と、
前記第４トレンチ領域であって、第１ポリシリコン層によって形成された深いゲートとして機能する第１電極と、前記第１電極を包む第１絶縁層と、前記第１電極の頂部上の第２ポリシリコン層によって形成された浅いゲートとして機能する第２電極と、前記第１電極と前記第２ポリシリコン層との間のゲート酸化物層とを含む、第４トレンチ領域と、
前記第５トレンチ領域であって、底部に第１絶縁層と、前記第１絶縁層の頂部上の第２ポリシリコン層によって形成された浅いゲートとして機能する第２電極と、前記第２電極を包むゲート酸化物層とを含む、第５トレンチ領域と
を含む、ＶＤＭＯＳ装置。
【請求項１４】
前記半導体基板上に位置する層間誘電体層をさらに含み、前記層間誘電体層には、第１コンタクトプラグ、第２コンタクトプラグ、および第３コンタクトプラグが設けられ、前記第１コンタクトプラグの底部はセル領域のソース領域に電気的に接続され、前記第２コンタクトプラグの底部は前記第１トレンチ領域内の前記第１ポリシリコン層に電気的に接続され、前記第３コンタクトプラグの底部は前記第２トレンチ領域内の前記第２ポリシリコン層に電気的に接続されている、請求項１３に記載のＶＤＭＯＳ装置。
【請求項１５】
前記層間誘電体層上に位置する第１金属層と第２金属層をさらに含み、前記第１金属層と前記第２金属層は互いに独立し、前記第１コンタクトプラグおよび前記第２コンタクトプラグの頂部は前記第１金属層とそれぞれ電気的に接続され、前記第３コンタクトプラグの頂部は前記第２金属層と電気的に接続されている、請求項１３に記載のＶＤＭＯＳ装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
ステップ１０４において、第２トレンチ領域が確実に充填されるように、第２絶縁層が第１ポリシリコン層上に形成される。
【国際調査報告】
2019531599.tif 000017
2019531599.tif 000018
2019531599.tif 000019
2019531599.tif 000020