(57)【要約】本開示の実施形態は、チャネルレジスタセットを含む、ＡＤＣ回路と、変換要求フリップフロップと、優先度エンコーダ回路と、コントローラ回路とを含んでもよい。コントローラ回路は、変換要求信号を受信し、変換要求信号を変換要求フリップフロップの中にラッチし、優先度エンコーダ回路によって、最優先未処理変換要求を判定し、アクティブチャネル識別子コードを出力するように構成されてもよい。チャネル識別子は、受信された選択ビットを識別することによって、アクティブであるデータチャネルレジスタセットを選択するように構成されてもよい。実施形態は、チャネル識別子コードに基づいて、選択されたアナログ入力から変換された値をデータ出力レジスタに記憶するための論理を含んでもよい。
2019532367.tif 000002
【特許請求の範囲】
【請求項１】
マイクロコントローラであって、
複数のチャネルレジスタセットを含む、アナログ／デジタル変換（ＡＤＣ）回路と、
変換要求フリップフロップと、
優先度エンコーダ回路と、
コントローラ回路であって、
変換要求信号を受信することと、
変換要求信号を変換要求フリップフロップの中にラッチすることと、
優先度エンコーダ回路によって、最優先未処理変換要求を判定することと、
アクティブチャネル識別子コードを出力することであって、前記チャネル識別子コードは、受信されたアナログ選択ビットを識別することによって、複数のデータチャネルレジスタセットのうちのいずれがアクティブであるかを選択するように構成される、ことと、
前記チャネル識別子コードに基づいて、選択されたアナログ入力から変換された値をデータ出力レジスタに記憶するように構成される論理を制御することと
を行うように構成される、コントローラ回路と
を備える、マイクロコントローラ。
【請求項２】
前記コントローラ回路は、状態機械を含む、請求項１  ３―７のいずれかに記載のマイクロコントローラ。
【請求項３】
前記変換要求フリップフロップは、変換プロセスが完了されるにつれて消去されるように構成される、請求項１―２または４―７のいずれかに記載のマイクロコントローラ。
【請求項４】
複数の接続ピンと、タイマと、パルス幅変調（ＰＷＭ）モジュールとをさらに備え、前記変換要求信号は、前記タイマ、前記ＰＷＭモジュール、またはデバイスピンのうちの１つによって生成される、請求項１―３または５―７のいずれかに記載のマイクロコントローラ。
【請求項５】
前記選択されたアナログ入力は、アナログ入力マルチプレクサに印加された複数のアナログ入力から選択される、請求項１―４または６―７のいずれかに記載のマイクロコントローラ。
【請求項６】
前記コントローラ回路は、前記選択されたアナログ入力から後続測定をもたらすようにさらに構成され、
制御論理は、前記後続測定を前記複数のチャネルレジスタの中に記憶するようにさらに構成される、
請求項１―５または７のいずれかに記載のマイクロコントローラ。
【請求項７】
前記コントローラ回路は、前記選択されたアナログ入力から後続測定をもたらすようにさらに構成され、
制御論理は、前記後続測定を複数のチャネルレジスタの中に記憶するようにさらに構成され、
前記マイクロコントローラは、前記後続測定が、前記複数のチャネルレジスタの中に記憶された後に、ソフトウェアへの割込を生成するように構成される割込ハンドラ回路をさらに備える、
請求項１―６のいずれかに記載のマイクロコントローラ。
【請求項８】
アナログ／デジタルコンバータ（ＡＤＣ）であって、
複数のチャネルレジスタセットと、
変換要求フリップフロップと、
優先度エンコーダ回路と、
コントローラ回路であって、
変換要求信号を受信することと、
変換要求信号を変換要求フリップフロップの中にラッチすることと、
優先度エンコーダ回路によって、最優先未処理変換要求を判定することと、
アクティブチャネル識別子コードを出力することであって、前記チャネル識別子コードは、受信されたアナログ選択ビットを識別することによって、複数のデータチャネルレジスタセットのうちのいずれがアクティブであるかを選択するように構成される、ことと、
前記チャネル識別子コードに基づいて、選択されたアナログ入力から変換された値をデータ出力レジスタに記憶するように構成される論理を制御することと
を行うように構成される、コントローラ回路と
を備える、コンバータ。
【請求項９】
前記コントローラ回路は、状態機械を含む、請求項８または１０―１４のいずれかに記載のＡＤＣ。
【請求項１０】
前記変換要求フリップフロップは、変換プロセスが完了されるにつれて消去されるように構成される、請求項８―９または１１―１４のいずれかに記載のＡＤＣ。
【請求項１１】
複数の接続ピンと、タイマと、パルス幅変調（ＰＷＭ）モジュールとをさらに備え、前記変換要求信号は、前記タイマ、前記ＰＷＭモジュール、またはデバイスピンのうちの１つによって生成される、請求項８―１０または１２―１４のいずれかに記載のＡＤＣ。
【請求項１２】
前記選択されたアナログ入力は、アナログ入力マルチプレクサに印加された複数のアナログ入力から選択される、請求項８―１１または１３―１４のいずれかに記載のＡＤＣ。
【請求項１３】
前記コントローラ回路は、前記選択されたアナログ入力から後続測定をもたらすようにさらに構成され、
制御論理は、前記後続測定を複数のチャネルレジスタの中に記憶するようにさらに構成される、
請求項８―１２または１４のいずれかに記載のＡＤＣ。
【請求項１４】
前記コントローラ回路は、前記選択されたアナログ入力から後続測定をもたらすようにさらに構成され、
制御論理は、前記後続測定を複数のチャネルレジスタの中に記憶するようにさらに構成され、
前記ＡＤＣは、前記後続測定が、前記複数のチャネルレジスタの中に記憶された後に、ソフトウェアへの割込を生成するように構成される割込ハンドラ回路をさらに備える、
請求項８―１３のいずれかに記載のＡＤＣ。
【請求項１５】
複数のチャネルレジスタセットを備えるアナログ／デジタル変換回路による、マイクロコントローラ内での自動化されたアナログ／デジタル変換のための方法であって、前記方法は、
変換要求信号を受信し、かつ前記変換要求信号を変換要求フリップフロップの中にラッチするステップと、
複数のアナログ選択ビットを受信するステップと、
優先度エンコーダ回路によって最優先未処理変換要求を判定するステップと、
アクティブチャネル識別子コードを出力するステップであって、前記チャネル識別子コードは、複数のアナログ選択ビットから、複数のデータチャネルレジスタセットのうちのいずれがアクティブであるかを選択するように構成される、ステップと、
アナログ選択ビットをアナログ入力マルチプレクサに転送するステップと、
選択されたアナログ入力からの変換値を前記チャネル識別子コードと関連付けられるデータ出力レジスタに記憶するステップと
を含む、方法。
【請求項１６】
変換プロセスが完了されるにつれて、前記変換要求フリップフロップを消去するステップをさらに含む、請求項１５または１６―２０のいずれかに記載の方法。
【請求項１７】
前記変換要求信号は、変換要求信号選択レジスタ内の設定によって選択されるように、タイマ、ＰＷＭモジュール、またはデバイスピンによって生成される、請求項１５―１６または１８―２０のいずれかに記載の方法。
【請求項１８】
アナログ入力マルチプレクサに印加された複数のアナログ入力から前記アナログ入力を選択するステップをさらに含む、請求項１５―１７または１９―２０のいずれかに記載の方法。
【請求項１９】
前記選択されたアナログ入力から後続測定をもたらすステップと、
前記後続測定を複数のチャネルレジスタの中に記憶するステップと
をさらに含む、請求項１５―１８または２０のいずれかに記載の方法。
【請求項２０】
前記選択されたアナログ入力から後続測定をもたらすステップと、
前記後続測定を複数のチャネルレジスタの中に記憶するステップと、
前記後続測定が、複数のチャネルレジスタの中に記憶された後に、ソフトウェアへの割込を生成するステップと
をさらに含む、請求項１５―１９のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、アナログ／デジタルコンバータに関し、具体的には、時間的分離特徴を伴うマイクロコントローラ内に実装され得るアナログ／デジタルコンバータに関する。
【０００２】
本願は、２０１６年８月１６日に出願された米国仮特許出願第６２／３７５，７３５号に対する優先権を主張するものであり、該米国仮特許出願の内容は、本明細書中に援用される。
【背景技術】
【０００３】
（背景）
アナログ／デジタルコンバータ（ＡＤＣ）は、多くの場合、マイクロコントローラ内に実装され、多数の用途で使用される。特に、高速ＡＤＣは、多くの場合、スイッチモード電力供給源（ＳＭＰＳ）用途で使用される。ＳＭＰＳ制御ループは、非常に迅速に、アナログ電圧／電流のＡＤＣ測定を入手し、処理する必要があり得る。しかしながら、ＳＭＰＳ制御ループは、データバッファが操作され、割込サービスルーチン（ＩＳＲ）が取り扱われている間、割り込まれ得る。
【０００４】
波形等のピークまたは谷等の信号波形上の複数の具体的点の測定が、成され得、これらは、明確に異なる値として取り扱われ得る。単一の波形上の複数の具体的点を測定するユーザは、連続的に、制御ループサイクルの間、ＡＤＣを読み取り、バッファを管理するように要求され得る。本開示の実施形態は、対照的に、関連付けられる制御アルゴリズムにおいて一度にこれらの明確に異なる値を読み取り、それらを処理し得る。
【発明の概要】
【課題を解決するための手段】
【０００５】
本開示の実施形態は、チャネルレジスタセットを含むＡＤＣ回路と、変換要求フリップフロップと、優先度エンコーダ回路と、コントローラ回路とを含む、装置を含んでもよい。コントローラ回路は、変換要求信号を受信し、変換要求信号を変換要求フリップフロップの中にラッチし、優先度エンコーダ回路によって、最優先未処理変換要求を判定し、アクティブチャネル識別子コードを出力するように構成されてもよい。チャネル識別子は、受信された選択ビットを識別することによって、複数のデータチャネルレジスタセットのうちのいずれがアクティブであるかを選択するように構成されてもよい。装置は、チャネル識別子コードに基づいて、選択されたアナログ入力から変換された値をデータ出力レジスタに記憶するように構成される制御論理を含んでもよい。上記実施形態のうちのいずれかとの組み合わせにおいて、コントローラ回路は、状態機械を含んでもよい。上記実施形態のうちのいずれかとの組み合わせにおいて、変換要求フリップフロップは、変換プロセスが完了されるにつれて消去されるように構成されてもよい。上記実施形態のうちのいずれかとの組み合わせにおいて、装置は、チャネルレジスタセット毎に変換要求フリップフロップを含んでもよい。上記実施形態のうちのいずれかとの組み合わせにおいて、装置は、アナログ入力より多いか、またはより少ないチャネルレジスタセットを含んでもよい。上記実施形態のうちのいずれかとの組み合わせにおいて、チャネルレジスタセットは、相互に並列にアクセス可能であり得る。上記実施形態のうちのいずれかとの組み合わせにおいて、チャネルレジスタセットは、ソフトウェアへの割込の発行前に設定され、その中のコンテンツへのアクセスを可能にし得る。上記実施形態のうちのいずれかとの組み合わせにおいて、装置は、接続ピンと、タイマと、ＰＷＭモジュールとをさらに含んでもよく、変換要求信号は、タイマ、ＰＷＭモジュール、またはデバイスピンのうちの１つによって生成される。上記実施形態のうちのいずれかとの組み合わせにおいて、選択されたアナログ入力は、アナログ入力マルチプレクサに印加された複数のアナログ入力から選択されてもよい。上記実施形態のうちのいずれかとの組み合わせにおいて、コントローラ回路は、選択されたアナログ入力から後続測定をもたらすようにさらに構成される。上記実施形態のうちのいずれかとの組み合わせにおいて、制御論理は、後続測定を複数のチャネルレジスタの中に記憶するようにさらに構成される。上記実施形態のうちのいずれかとの組み合わせにおいて、装置は、後続測定が、複数のチャネルレジスタの中に記憶された後に、ソフトウェアへの割込を生成するように構成される割込ハンドラ回路をさらに含む。
【０００６】
本開示の実施形態は、上記実施形態の装置のうちのいずれかを備える、ＡＤＣを含む。そのうえ、本開示の実施形態は、上記実施形態の装置またはＡＤＣのうちのいずれかを備える、マイクロコントローラを含む。加えて、本開示の実施形態は、上記に説明される装置、ＡＤＣ、またはマイクロコントローラのうちのいずれかによって実施される方法を含む。
【図面の簡単な説明】
【０００７】
【図１】図１は、各変換が異なる出力レジスタに割り当てられる、ＡＤＣ変換をトリガするために使用されるパルス幅変調（ＰＷＭ）信号のタイミング図の例証である。
【図２】図２は、いずれかが単一のレジスタを使用し、後続変換を記憶する、従来のＡＤＣの例証である。
【図３】図３は、典型的なＩ―Ｑ  ＡＤＣの例証である。
【図４】図４は、本開示の実施形態による、時間的分離を伴うＡＤＣコントローラの例示的ブロック図である。
【図５Ａ】図５Ａ―５Ｂは、本開示の実施形態による、時間的分離を伴うＡＤＣコントローラのさらに詳細な例示的ブロック図である。
【図５Ｂ】図５Ａ―５Ｂは、本開示の実施形態による、時間的分離を伴うＡＤＣコントローラのさらに詳細な例示的ブロック図である。
【発明を実施するための形態】
【０００８】
本開示の種々の実施形態は、測定データ処理のソフトウェアオーバーヘッドを低減させるために、タイミング信号に基づいて、具体的な信号をサンプリングし、データを一意のレジスタの中に設置または「ｂｉｎ」するように構成されてもよい。
【０００９】
ＡＤＣは、マイクロコントローラ内の最も一般的な周辺装置である。ＳＭＰＳ用途および他の要求の厳しい用途は、非常に高速のＡＤＣを要求する。いくつかの実施形態によるいくつかのマイクロコントローラは、その中で各コアがそれ自体のＡＤＣを備えるデュアルまたは複数のコアアーキテクチャを備える。他のデュアルまたは複数のコアアーキテクチャは、コア間で共有されるＡＤＣ周辺ユニットを備える。一実施形態によると、デュアルコアデバイスは、特に、電力供給源用途を標的とし、かつ超高速のＡＤＣを組み込むように設計され、１０ｎｓもの速度で動作する。そのようなＡＤＣは、例えば、インダクタ電流波形を、重要な変曲点でサンプリングするために十分に高速である。本ＡＤＣ周辺装置のためのある実施形態による新しいコントローラは、「時間的分離」と呼ばれる特徴を組み込む。
【００１０】
図１は、本開示の実施形態によって、各変換が異なる出力レジスタに割り当てられる、ＡＤＣ変換をトリガするために使用される、パルス幅変調信号のタイミング図を示す。信号の、示された３つのサンプルは、例示的な着目変曲点を図示する。第１のＰＷＭ信号は、ＰＷＭ信号の立ち上がりまたは立ち下りエッジ上で採取されるサンプルを生成し、レジスタ番号１および２に出力されるサンプルを伴う図１をもたらし得る。第２のＰＷＭ信号は、ＰＷＭ信号の立ち下りエッジ上で採取されるサンプルを生成し、レジスタ３に出力されるサンプルを伴う図２をもたらし得る。いずれの場合も、本開示の高速の実施形態は、コントローラが、ＡＤＣに、例えば、着目信号のピーク、谷、または中層で、サンプリングするように指示することを可能にし得る。
【００１１】
図２は、従来のＡＤＣ構成および動作を図示する。ＡＤＣ２０２では、単一の出力レジスタは、アナログ入力毎に実装されてもよい。複数のアナログ入力を前提として、入力は、多重化されてもよい。コントローラは、ＡＤＣに、連続的に、アナログ入力をサンプリングさせ、アナログ入力を、Ａ／Ｄ変換の結果を伴って、個別の出力レジスタにルーティングしてもよい。個々のデータレジスタは、システム、プロセッサ、またはマイクロコントローラ上で起動するソフトウェアによる要求に応じてアクセス可能であってもよい。ソフトウェアは、対応するデータレジスタにアクセスすることによって、所与のアナログ入力のデータにアクセスしてもよい。データレジスタは、アナログ入力に関して、１：１で存在してもよい。
【００１２】
ＡＤＣ２０４では、先入れ先出し方式（ＦＩＦＯ）メモリが、Ａ／Ｄ変換の結果を、システム、プロセッサ、またはメモリ上で起動するソフトウェアに出力するために使用されてもよい。しかしながら、そのような場合、ＦＩＦＯにアクセスするソフトウェアは、ＦＩＦＯ内のデータを完全に理解し、かつ変換しなければならない。ソフトウェアは、単一のアナログ入力のデータを探索するために単にＦＩＦＯにアクセスすることはできず、これは、そのようなアクセスが、どの他の変換プロセスおよびそのパラメータが、ＡＤＣ２０４によって実施されているかという知識を要求するためである。例えば、能動的に変換されているアナログ入力の数およびＡＤＣ２０４全体によるそのレートが、ＡＤＣ２０４の出力をアンスクランブルするために、把握される必要があり得る。
【００１３】
図３は、典型的なＩ―Ｑ  ＡＤＣを図示する。Ｉ―Ｑ  ＡＤＣは、いくつかの信号処理、無線、および光ファイバ用途において有用である、正弦波信号のＩ部分およびＱ部分を測定してもよい。ＡＤＣ３０２は、信号のＩ部分および信号のＱ部分毎に１つの、２つのＡＤＣを使用して実装されてもよい。各そのようなＡＤＣは、その値を専用のレジスタに出力してもよい。しかしながら、この解決策は、３０２内の個々のＡＤＣが、実質的量のダイまたは半導体空間、電力、もしくは実装するためのコストを要求し得るために、高額であり得る。
【００１４】
ＡＤＣ３０４は、信号のＩ部分およびＱ部分の両方を捕捉するために、単一のＡＤＣを伴って実装され、それぞれは、個々のデータレジスタに出力されてもよい。しかしながら、信号のＩ部分およびＱ部分の両方を捕捉するために、厳格なタイミング調整が、施行され、異なる構成要素を正確に捕捉しなければならない。
【００１５】
図４は、本開示の実施形態による、時間的分離のために構成されるＡＤＣ４００のブロック図を図示する。ＡＤＣ４００の構成要素は、アナログおよびデジタル回路の任意の好適な組み合わせによって実装されてもよい。ＡＤＣ４００は、制御回路４１８によって制御されるＡＤＣ回路４２８を用いてＡＤＣ変換を実施するように構成されてもよく、変換は、変換要求またはトリガ信号４１４によって一意にタイミング調整される。
【００１６】
ＡＤＣ４００は、データチャネル４０２を利用してもよい。複数のデータチャネルは、同一または異なるアナログ信号からデータを収集してもよい。変換は、時間的に分離されてもよい。そのうえ、変換の結果は、異なる物理的場所またはレジスタの中に設置されてもよい。ソフトウェア等のＡＤＣ４００のユーザは、特定の用途に適するように、データチャネル４０２を編成および再編成することができる。
【００１７】
個々のデータチャネル４０２は、入力選択レジスタ４０４と、トリガ選択レジスタ４０６と、データ出力レジスタ４０８とを含んでもよい。各データチャネル４０２はまた、１つまたはそれを上回る変換要求またはトリガ信号４１４と、変換要求またはトリガ信号４１４を多重化するように構成されるマルチプレクサ４１０と、マルチプレクサ４１０の多重化された出力を受信するように構成される変換要求フリップフロップ（ＦＦ）４１２とを含むか、またはそれらと関連付けられてもよい。図４の実施例では、ＡＤＣ４００は、ＡＤＣチャネル４０２Ａ―４０２Ｎを伴って使用されてもよいが、任意の好適な数のＡＤＣチャネルが、その中に実装されることができる。
【００１８】
ＡＤＣ４００はまた、異なるアナログ入力４２２をＡＤＣ回路４２８の中に多重化するように構成されるマルチプレクサ４２２を含んでもよい。図４の実施例では、アナログ入力４２０の特定のものが、選択され、選択信号４２４を多重化するように構成される、別のマルチプレクサ４２６によってマルチプレクサ４２２から出力されてもよい。選択信号４２４は、データチャネル４０２に対応してもよい。
【００１９】
ＡＤＣ４００は、優先度エンコーダ回路４１６を含んでもよい。優先度エンコーダ回路４１６は、変換要求信号４１４内で行われる未処理変換要求の最優先のものを判定するように構成されてもよい。未処理変換要求の最優先のものは、データチャネル４０２のどれが、最優先未処理変換要求を含むかを識別する、チャネル識別子によって識別されてもよい。チャネルは、「ｃｈｎｌ＿ｉｄ［ｘ：０］」のように示されるアクティブチャネル識別子コード内で識別されてもよい。
【００２０】
変換要求信号４１４は、その中にＡＤＣ４００が実装されるマイクロコントローラの他の部分によって生成されるか、またはそのようなマイクロコントローラの外部にある要素もしくは回路によって生成され、マイクロコントローラによって受信されてもよい。例えば、変換要求信号４１４は、タイマ、ＰＷＭ制御回路、またはマイクロコントローラピンから生じてもよい。変換要求信号４１４は、関連付けられるマルチプレクサ４１０を制御する、トリガ選択信号と関連付けられるＦＦ４１２の中で受信またはラッチされてもよい。変換要求信号４１４は、マルチプレクサ４１０のそれぞれに並列に提供されてもよい。
【００２１】
変換要求信号４１４は、ＦＦ４１２内にラッチされてもよい。優先度エンコーダ回路４１６は、ＦＦ４１２内にラッチされた状態のどの変換要求信号４１４が、最優先であるかを識別してもよい。優先度エンコーダ回路４１６は、アクティブチャネル識別子コードを制御回路４１８に出力してもよい。アクティブ入力がある場合、優先度エンコーダ回路４１６は、信号を、未処理のアクティブ入力があることを示す制御回路４１８に出力してもよい。
【００２２】
制御回路４１８が、未処理のアクティブ入力があることの信号を受信するとき、制御回路４１８は、優先度エンコーダ回路４１６から受信されたチャネル識別子を解釈し、アナログ／デジタル変換を実施するために、対応するアナログ入力４２０のＡＤＣ回路４２８へのルーティングを指示してもよい。制御回路４１８は、チャネル識別子コードを使用し、データチャネル４０２のどのデータチャネルレジスタセットが、アクティブであり、かつＡＤＣの結果を記憶するであろうかを選択してもよい。制御回路４１８は、マルチプレクサ４２６の中への入力選択信号４２４を制御し、マルチプレクサ４２２によって、関連付けられるアナログ入力４２０を選択してもよい。レジスタ４０４および４０６内の値は、選択４２４および４１０に印加されるために使用されてもよい。制御回路４１８は、制御論理を発行し、変換の後に、関連付けられるＦＦ４１２を消去してもよい。本プロセスは、次の未処理変換要求に関して反復する。
【００２３】
ＡＤＣは、その中にＡＤＣ４００が組み込まれる、マイクロコントローラのＣＰＵによる能動的な制御がない状態でＡＤＣ４００によって実行されてもよい。そのようなＣＰＵは、種々のレジスタを最初にのみプログラムしてもよい。ＡＤＣ４００は、いったん変換された値がさらなる処理のために利用可能となると、割込を発行してもよい。
【００２４】
ＡＤＣ回路４２８は、１０ｎｓ等の非常に短いサンプリング／出力待ち時間を伴って実施してもよい。故に、ＡＤＣ４００のユーザは、図１に示されるもの等のアナログ信号の異なる点上でサンプリングすることが可能となり得る。例えば、ユーザは、ＡＤＣ４００のアナログ入力に提供される電力供給源内のピークおよび谷のインダクタポイントにおいて、ＡＤＣ４００の要求され得る測定をプログラムしてもよい。１つの実施形態では、チャネル４０２は、デジタルであり、アナログ入力４２０から分離されてもよい。そのような分離を通して、ＡＤＣ４００のユーザは、単一の信号の２つの異なるサンプルを採取してもよく、２つの異なるサンプルは、専用のレジスタの中に設置されてもよい。そのうえ、単一のアナログ入力信号の２つを上回る、そのようなサンプルが採取され得る。ＡＤＣ４００は、デジタルチャネル４０２の数によってイネーブルにされることができるだけの数のサンプルの収集を支援してもよい。サンプルは、ＡＤＣ４００のユーザによる暫定的なソフトウェア介入なしで収集されてもよい。ＡＤＣ４００のソフトウェアまたはユーザは、レジスタからデータを収集してもよく、後続の他のサンプルの収集は、ソフトウェア介入を通して、妨げられずに行われてもよい。ＡＤＣ４００のユーザは、第１のサンプルを収集し、次いで、第２のサンプルのための要求を再発行する必要はない。単一のアナログ入力の複数部分をサンプリングするための能力は、時間的分離と称され得る。
【００２５】
図５Ａ―５Ｂは、本開示の実施形態による、時間的分離を伴うＡＤＣ５００のさらに詳細な例示的ブロック図である。ＡＤＣ５００は、ＡＤＣ４００の側面を実装してもよい。ＡＤＣ５００は、変換要求論理５０２と、変換制御論理５０４と、データ出力論理５０８と、ＡＤＣを実装するアナログブロック５０６と、プログラマブル利得増幅器（ＰＧＡ）と、マルチプレクサ（ＭＵＸ）とを含んでもよい。
【００２６】
上記で議論されるように、ＡＤＣ５００の入力段階は、類似の方式で、割込コントローラに編成されてもよい。割込コントローラのように、各データチャネルに関連付けられるＦＦが存在してもよい。各データチャネルは、その変換トリガ信号に関して信号源を規定してもよい。各要求ＦＦの入力上のマルチプレクサは、所望される変換要求トリガ信号を選択する。要求が成されるとき（変換トリガ）、関連付けられる要求ＦＦが、設定される。要求ＦＦの出力は、優先度エンコーダの中にフィードされ、どの要求が、次に取り扱われるべきかを判定する。
【００２７】
変換要求論理５０２は、変換要求ＦＦと、準安定インターフェースと、ホールドレジスタと、要求優先度エンコーダとを含んでもよい。優先度は、固定されるスキームを介して選択されてもよい。１６個のデータチャネル（ＡＤＡＴＡ０．．．ＡＤＡＴＡ１５）の実施例を前提として、ＡＤＡＴＡ０データチャネルが、最高位優先度を有してもよく、ＡＤＡＴＡ１５が、最下位優先度を有してもよい。優先度エンコーダは、最優先の未処理要求を選択し、関連付けられるデータチャネルの数を表すＩＤビットフィールドを生成してもよい。  ＡＤＣコア回路がアナログ入力信号をサンプリングし、変換プロセスを開始した後に、関連付けられる要求ＦＦは、消去されてもよい。
【００２８】
ＦＦは、種々の周辺装置から生成された、短時間要求パルス（トリガ）を捕捉してもよい。ＦＦは、エッジセンシティブなトリガ要求フリップフロップとして実装されてもよい。これらは、非同期的に設定され、同期的に消去されてもよい。トリガ信号を生成する周辺装置は、ＡＤＣクロック周波数とは異なるクロック周波数で動作してもよい。ＦＦの出力は、準安定レジスタおよびホールドレジスタを通過されてもよい。いったん最優先変換要求が検出かつ選択されると、ホールドレジスタは、現在の変換サイクルが、次の変換サイクルが開始するために十分に前進するまで、変換要求優先度選択状態内のいかなるさらなる変更をも防止し得る。
【００２９】
上記で議論されるように、要求優先度エンコーダ回路は、未処理の変換要求の全てを監視するように構成されてもよい。１つを上回るデータチャネル変換要求が未処理の場合、優先度エンコーダ回路は、最優先入力を選択する。出力は、変換のために選択されたデータチャネルに関する識別子を表す、４ビット値を含んでもよい。加えて、「ｃｏｎｖｅｒｔ＿ｒｅｑ」と名付けられた信号が出力され、変換が要求されていることを示す。
【００３０】
変換制御論理５０４の上段に示されるマルチプレクサは、要求優先度エンコーダ回路によって生成されるチャネル識別子に基づいて、適切なＡＣＣＲｘレジスタから、利得、信号源、および整定時間値を選択してもよい。デジタルチャネル内の入力選択レジスタおよびトリガ選択レジスタ等のレジスタは、マルチプレクサと、変換要求論理５０２および変換制御論理５０４の他の選択論理とにルーティングされる、そのような情報を記憶してもよい。
【００３１】
変換制御論理５０４はまた、１つまたはそれを上回る変換ワン・ホットデコーダ回路を含んでもよい。そのような回路は、どのデータチャネルが、変換プロセス内にあるかを一意にデコードしてもよい。出力信号、すなわち、ｃｏｎｖｅｒｔ［ｎ：０］は、現在変換内にあるデータチャネルと関連付けられる変換要求ＦＦを消去してもよい。消去要求ＦＦデコーダは、ｃｙｃｌｅ＿ａｃｔｉｖｅ＝１のときのみ、イネーブルにされてもよい。回路は、全ての未処理変換要求を監視してもよい。デコーダ回路は、ＰＧＡＳＲＣ＿ＳＥＬ［ｘ］［３：０］ビットフィールドをデコードしてもよい。デコーダ回路の出力は、所望されるアナログ信号が、ＰＧＡマルチプレクサに到達するように、適切なアナログパッドスイッチをイネーブルにしてもよい。
【００３２】
変換制御論理５０４はまた、整定時間および制御論理ブロックを含んでもよい。本回路は、ＡＤＣ変換プロセスの開始およびタイミング調整を取り扱うように構成されてもよい。ＡＤＣ変換開始信号「ｄｉｖ４＿ｇａｔｅ」は、ＡＤＣクロック信号（ａｄｃ＿ｃｌｋ）の立ち下りエッジ上でタイミング調整されてもよい。ＡＤＣコントローラモジュール内の他の回路は、ａｄｃ＿ｃｌｋの立ち上がりエッジを使用するＡＤＣの立ち上がりエッジを使用してもよい。整定時間および制御論理ブロックは、新しい変換要求が受信されかつ優先される期間をイネーブルにしてもよいが、依然として、ＡＤＣが前から存在する変換プロセスを終了させることを待機している。この時間の間、適切なアナログパッドスイッチがイネーブルにされ、ＰＧＡ入力ｍｕｘ選択が、印加される。したがって、回路は、付加的ＰＧＡ信号入手タスクおよび整定時間を提供する。既存の変換プロセスは、既存の変換プロセスがサンプリング段階を完了した後に、依然として、アクティブであるが、本アナログ信号選択プロセスは、動作することができる。新しいサンプルおよび変換サイクルは、ｃｏｎｖｅｒｔ＿ｒｅｑ＝１かつｃｙｃｌｅ＿ａｃｔｉｖｅ＝０のとき、受け入れられ、開始されてもよい。いったん新しいサイクルが開始されると、ＰＧＡ整定タイマは、開始されてもよい。
【００３３】
データ出力論理５０８は、データフォーマッタと、データレジスタと、比較器と、オーバーサンプリングフィルタと、ＦＩＦＯとを含んでもよい。データ論理出力論理５０８は、変換制御論理５０４から独立して動作してもよい。いったん「ｄａｔａ＿ｒｄｙ」信号が、整定タイマおよび制御から登録され、「ｗｒ＿ｅｎ」信号のようなデータ出力ブロックとしてデータ出力論理５０８に通過され、かつｃｈｎｌ＿ｉｄ［３：０］信号が、「ｃｈｎｌ＿ｉｄ＿ｄｌｙ［３：０］」信号として登録されると、データ出力論理５０８は、その後、独立して動作してもよい。データ出力論理５０８は、ＡＤＡＴＡｘレジスタと、比較器と、ＦＩＦＯとに関する１つのクロック遅延を含んでもよい。データ出力論理５０８は、例えば、１２ビット幅データを、ＦＩＦＯのために使用される１６ビット幅の結果に、または３２ビットレジスタの中への記憶のための３２ビット幅データに拡張させてもよい。これは、さらなる計算のためのＡＤＣ結果のフォーマット化のソフトウェアタスクを節約し得る。フォーマット化されたデータは、「ｗｒ＿ｅｎ」信号がアサートされた場合、ｃｈｎｌ＿ｉｄ［３：０］信号によって規定されるように、適切なデータレジスタ（ＡＤＡＴＡ０―ＡＤＡＴＡ１５）の中に記憶されてもよい。たとえデータが随意のＦＩＦＯ内にも記憶される場合でも、有効データは、常時、データレジスタ内に記憶される。
【００３４】
特定の実施形態が本開示内に例証されているが、追加、修正、差し引き、および他の改造が、本開示の精神および教示から逸脱することなく、本開示の例示的実施形態に成され得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【国際調査報告】
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