(57)【要約】  半導体モジュール（５６）は、ワイドバンドギャップＭＯＳＦＥＴ（３２）に並列に接続されている逆導通ＩＧＢＴ（１０、１０’）を含んでおり、逆導通ＩＧＢＴ（１０、１０’）およびワイドバンドギャップＭＯＳＦＥＴ（３２）は、それぞれ、内部逆並列ダイオード（３０、４８）を含んでいる。半導体モジュール（５６）を動作させるための方法は、半導体モジュール（５６）が内部逆並列ダイオード（３０、４８）の導通方向である逆方向への電流（ＩＲ）の導通を開始する逆導通開始時間（ｔＳ）を求めるステップ；逆導通開始時間（ｔＳ）後に、ワイドバンドギャップＭＯＳＦＥＴ（３２）に正のゲート信号（ＶＧＳ）を印加するステップ；逆導通開始時間（ｔＳ）に基づいて、半導体モジュール（５６）が逆方向における電流（ＩＲ）の導通を終了する逆導通終了時間（ｔＥ）を求めるステップ；逆導通終了時間（ｔＥ）前のブランキング期間（ｔｂｌ）に、ワイドバンドギャップＭＯＳＦＥＴ（３２）を阻止状態に切り替えるように適合されている低減されたゲート信号（ＶＧＳ）を、ワイドバンドギャップＭＯＳＦＥＴ（３２）に印加するステップ、を有している。
2019536407.tif 000002
【特許請求の範囲】
【請求項１】
ワイドバンドギャップＭＯＳＦＥＴ（３２）に並列に接続されている逆導通ＩＧＢＴ（１０、１０’）を用いて半導体モジュール（５６）を動作させる方法であって、
前記逆導通ＩＧＢＴ（１０、１０’）および前記ワイドバンドギャップＭＯＳＦＥＴ（３２）は、それぞれ、内部逆並列ダイオード（３０、４８）を含んでいる、方法において、前記方法は、
前記半導体モジュール（５６）が前記内部逆並列ダイオード（３０、４８）の導通方向である逆方向への電流（ＩＲ）の導通を開始する逆導通開始時間（ｔＳ）を求めるステップと、
前記逆導通開始時間（ｔＳ）後に、前記ワイドバンドギャップＭＯＳＦＥＴ（３２）に正のゲート信号（ＶＧＳ）を印加するステップと、
前記逆導通開始時間（ｔＳ）に基づいて、前記半導体モジュール（５６）が前記逆方向における電流（ＩＲ）の導通を終了する逆導通終了時間（ｔＥ）を求めるステップと、
前記逆導通終了時間（ｔＥ）前のブランキング期間（ｔｂｌ）に、前記ワイドバンドギャップＭＯＳＦＥＴ（３２）を阻止状態に切り替えるように適合されている低減されたゲート信号（ＶＧＳ）を、前記ワイドバンドギャップＭＯＳＦＥＴ（３２）に印加するステップと、
を含む方法。
【請求項２】
前記正のゲート信号（ＶＧＳ）を、前記逆導通開始時間（ｔＳ）後のブランキング期間（ｔｂｌ）に、前記ワイドバンドギャップＭＯＳＦＥＴ（３２）に印加する、
請求項１記載の方法。
【請求項３】
前記逆導通ＩＧＢＴ（１０、１０’）に対する低減されたゲート信号（ＶＧＥ）を、前記逆導通開始時間（ｔＳ）と前記逆導通終了時間（ｔＥ）との間に維持し、
前記低減されたゲート信号（ＶＧＥ）は、前記逆導通ＩＧＢＴ（１０、１０’）を阻止状態に切り替えるように適合されている、
請求項１または２記載の方法。
【請求項４】
前記方法は、
前記逆導通終了時間（ｔＥ）前の前記ブランキング期間（ｔｂｌ）より前の抽出期間（ｔｅ）に、前記逆導通ＩＧＢＴ（１０、１０’）に正のゲート信号（ＶＧＥ）を印加するステップと、
前記逆導通終了時間（ｔＥ）前の前記ブランキング期間（ｔｂｌ）に、前記逆導通ＩＧＢＴ（１０、１０’）に、低減されたゲート信号（ＶＧＥ）を印加するステップと、
をさらに含む、
請求項１または２記載の方法。
【請求項５】
前記ブランキング期間（ｔｂｌ）は、１４μｓよりも短い、
請求項１から４までのいずれか１項記載の方法。
【請求項６】
前記抽出期間（ｔｅ）は、１０μｓと９０μｓとの間である、
請求項１から５までのいずれか１項記載の方法。
【請求項７】
前記逆導通ＩＧＢＴ（１０、１０’）の前記正のゲート信号（ＶＧＥ）は、前記逆導通ＩＧＢＴ（１０、１０’）の閾値電圧より高い電圧を有する、
請求項１から６までのいずれか１項記載の方法。
【請求項８】
前記ワイドバンドギャップＭＯＳＦＥＴ（３２）の前記正のゲート信号（ＶＧＳ）は、前記ワイドバンドギャップＭＯＳＦＥＴ（３２）の閾値電圧より高い電圧を有する、
請求項１から７までのいずれか１項記載の方法。
【請求項９】
前記逆導通ＩＧＢＴ（１０、１０’）の低減されたゲート信号（ＶＧＥ）は、
０Ｖ以下の電圧、および、
前記逆導通ＩＧＢＴ（１０、１０’）の閾値電圧より低い電圧、
のうちの少なくとも一方である、
請求項１から８までのいずれか１項記載の方法。
【請求項１０】
前記ワイドバンドギャップＭＯＳＦＥＴ（３２）の前記低減されたゲート信号（ＶＧＥ）は、
０Ｖ以下の電圧、および、
前記ワイドバンドギャップＭＯＳＦＥＴ（３２）の閾値電圧より低い電圧、
のうちの少なくとも一方である、
請求項１から９までのいずれか１項記載の方法。
【請求項１１】
前記逆導通ＩＧＢＴは、１つのチップにおいて組み合わされたＩＧＢＴ（５２）と逆導通ＩＧＢＴ（５０）とを有する、ＳｉベースのＢＩＧＴ（１０’）である、
請求項１から１０までのいずれか１項記載の方法。
【請求項１２】
前記ワイドバンドギャップＭＯＳＦＥＴ（３２）は、ＳｉＣまたはＧａＮを基礎とする、
請求項１から１１までのいずれか１項記載の方法。
【請求項１３】
前記逆導通終了時間（ｔＥ）を、
前記逆導通ＩＧＢＴ（１０、１０’）および前記ワイドバンドギャップＭＯＳＦＥＴ（３２）に関する前記逆導通開始時間（ｔＳ）のオフセットの加算、
前記逆導通ＩＧＢＴ（１０、１０’）および前記ワイドバンドギャップＭＯＳＦＥＴ（３２）と直列に接続されている別の半導体スイッチのスイッチング時間、
のうちの少なくとも一方によって求める、
請求項１から１２までのいずれか１項記載の方法。
【請求項１４】
半導体モジュール（５６）において、
内部逆並列ダイオード（３０）を備えた逆導通ＩＧＢＴ（１０、１０’）と、
内部逆並列ダイオード（４８）を有しており、前記逆導通ＩＧＢＴ（１０、１０’）に並列に接続されているワイドバンドギャップＭＯＳＦＥＴ（３２）と、
ゲート信号（ＶＧＥ）を前記逆導通ＩＧＢＴ（１０、１０’）に供給し、異なるゲート信号（ＶＧＳ）を前記ワイドバンドギャップＭＯＳＦＥＴ（３２）に供給するコントローラ（６２）と、
を含んでおり、
前記半導体モジュールは、請求項１から１３までのいずれか１項記載の方法を実施するように適合されている、
半導体モジュール（５６）。
【請求項１５】
直列に接続されている、請求項１４記載の半導体モジュール（５６）を２つ含んでいるハーフブリッジ（５４）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワイドバンドギャップ半導体スイッチの分野に関する。特に、本発明は、そのようなデバイスを用いて半導体モジュールを動作させるための方法、半導体モジュール、およびハーフブリッジに関する。
【背景技術】
【０００２】
ハイブリッドスイッチを形成するために、Ｓｉベースの半導体スイッチと、ワイドバンドギャップ半導体スイッチと、を並列に接続することは、いくつかの利点を有することができる。例えば、そのようなハイブリッドスイッチは、同じ定格電流および／または定格電圧を有するフルワイドバンドギャップ半導体スイッチまたはフルシリコンスイッチと比較して、より優れた性能およびより低いコストを有することができる。さらに、ＳｉＣ  ＭＯＳＦＥＴなどのワイドバンドギャップ電圧制御ユニポーラ半導体スイッチと、ＳｉベースＩＧＢＴまたは逆導通ＩＧＢＴとの並列構成は、より良好な熱性能、導通性能（すなわち、より低い導通損失）、スイッチング性能（より低スイッチング損失、より高いソフトスイッチング性）、および故障性能（サージ耐性および短絡耐性の改善など）を提供することができる。さらに、最小数のワイドバンドギャップ半導体スイッチを使用すれば済むので、組合せハイブリッドスイッチによって、通常は、コストが削減され、その一方で、これらのスイッチによって提供される性能上の利点を維持することができる。
【０００３】
ＢＩＧＴ（バイモードＩＧＢＴ、すなわち１チップ上で通常ＩＧＢＴと組み合わせられた逆導通ＩＧＢＴ）に関して、いわゆるＭＯＳゲート制御技術は、いわゆるダイオードモードにおける半導体スイッチの性能を改善することが知られている。ダイオードモードは、逆導通ＩＧＢＴの内部逆並列ダイオードが導通している動作モード、すなわち電流が逆導通ＩＧＢＴを通って、ＩＧＢＴの通常の導通方向（すなわち、電流はコレクタからエミッタへ流れる）に対して、逆方向に流れる（すなわち、電流はエミッタからコレクタに流れる）動作モードとみなすことができる。
【０００４】
ＢＩＧＴは、米国特許第８２１２２８３号明細書（ＵＳ  ２０１４／１８４  ３０３  Ａ１）に開示されており、この刊行物は、ＢＩＧＴの設計に関して、参照により組み込まれるものとする。
【０００５】
米国特許出願公開第２０１４／１８４３０３号明細書（ＵＳ  ２０１３／２５７  １７７  Ａ１）は、ＩＧＢＴと並列に接続されている逆並列ダイオードを備えたＭＯＳＦＥＴを示している。ＭＯＳＦＥＴはワイドバンドギャップデバイスであってもよく、ＩＧＢＴは逆導通ＩＧＢＴであってもよい。ＭＯＳＦＥＴスイッチおよびＩＧＢＴスイッチのいずれも、同じゲート信号で制御される。
【０００６】
米国特許出願公開第２０１３／２５７１７７号明細書（ＵＳ  ２０１３／２５７  １７７  Ａ１）は、ＩＧＢＴに並列に接続されたＭＯＳＦＥＴが示されており、これらは異なるゲート信号で制御されている。
【０００７】
Ｈｏｆｆｍａｎｎ等の「Ｈｉｇｈ  Ｆｒｅｑｕｅｎｃｙ  Ｐｏｗｅｒ  Ｓｗｉｔｃｈ−Ｉｍｐｒｏｖｅｄ  Ｐｅｒｆｏｒｍａｎｃｅ  ｂｙ  ＭＯＳＦＥＴｓ  ａｎｄ  ＩＧＢＴｓ  ｃｏｎｎｅｃｔｅｄ  ｉｎ  ｐａｒａｌｌｅｌ」、Ｐｏｗｅｒ  Ｅｌｅｃｔｒｏｎｉｃｓ  ａｎｄ  ａｐｐｌｉｃａｔｉｏｎｓ、２００５  Ｅｕｒｏｐｅａｎ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｄｒｅｓｄｅｎ、ドイツ、２００５年９月１１〜１４日、Ｐｉｓｃａｔａｗａｙ、ＮＪ、ＵＳＡ、２００５年９月１１日、第１〜１１頁には、別々に切り替えることができるＭＯＳＦＥＴとＩＧＢＴとから構成されるハイブリッドスイッチが記載されている。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
通常の場合、Ｓｉベースの半導体スイッチおよびワイドバンドギャップ半導体スイッチの両方を搭載する半導体モジュールは、組合せハイブリッドスイッチ用のゲート信号を生成するゲートドライバを含む。したがって、ＭＯＳゲート制御では、Ｓｉベースの半導体スイッチ用のゲート信号もワイドバンドギャップ半導体スイッチに印加される。しかしながら、ワイドバンドギャップ半導体スイッチは、Ｓｉベースの半導体デバイスとは異なる特性を有していると考えられる。
【０００９】
本発明の課題は、ダイオードモード動作において、高いスイッチング性能および／または低い導通損失を有する半導体モジュールを提供することである。
【課題を解決するための手段】
【００１０】
この課題は、独立請求項に記載の対象によって解決される。別の実施例は、従属請求項および以下の説明より明らかになる。
【００１１】
本発明の態様は、半導体モジュールおよび半導体モジュールを動作させる方法に関する。半導体モジュールは、半導体チップを基板と電気的に相互接続し、チップを電気的に接続するための端子を提供し、かつ／またはチップを機械的に支持する任意のデバイスであってよい。
【００１２】
特に、半導体モジュールは、逆方向に電流を流す内部逆並列ダイオードを含む逆導通ＩＧＢＴと、同様に内部逆並列ダイオードを含むワイドバンドギャップＭＯＳＦＥＴとを含む。逆導通ＩＧＢＴおよびワイドバンドギャップＭＯＳＦＥＴは並列に接続されている。
【００１３】
逆導通ＩＧＢＴおよびワイドバンドギャップＭＯＳＦＥＴは、半導体モジュールの基板に接合することができ、半導体モジュールは、ゲートコントローラ、すなわち逆導通ＩＧＢＴおよびワイドバンドギャップＭＯＳＦＥＴにゲート信号を供給するためのゲートドライバも搭載することができる。
【００１４】
逆導通ＩＧＢＴは、ゲート、コレクタおよびエミッタを含む。正のゲート信号がゲートに印加されると、コレクタ−エミッタ間の電流経路が導通状態になる。エミッタ−コレクタ間の逆電流経路は、逆導通ＩＧＢＴの内部逆並列ダイオードに起因して常に導通状態にある。例えば、逆導通ＩＧＢＴは、Ｓｉベースである、かつ／または（通常の）ＩＧＢＴと逆導通ＩＧＢＴとを１つのチップに組み合わせたＢＩＧＴであってよい。
【００１５】
ワイドバンドギャップスイッチは、一般に、２ｅＶを超えるバンドギャップを提供するチップ基板上のＳｉＣまたはＧａＮを基礎とすることができる。例えば、ワイドバンドギャップスイッチは、ゲート、ドレインおよびソースを有するＭＯＳＦＥＴであってよい。正のゲート信号がゲートに印加されると、ドレイン−ソース間の電流経路が導通状態になる。ソース−ドレイン間の逆電流経路は、ＭＯＳＦＥＴの内部逆並列ボディダイオードに起因して常に導通状態にある。ワイドバンドギャップスイッチは、逆導通ＩＧＢＴに並列に、かつ／または逆導通ＩＧＢＴのダイオードに逆並列に接続される。
【００１６】
半導体モジュールは、パワー半導体モジュールであってもよいことに留意されたい。つまり、逆導通ＩＧＢＴおよびワイドバンドギャップＭＯＳＦＥＴを、１０Ａを超える電流および／または１００Ｖを超える電圧の処理に適合させることができる。
【００１７】
本発明の１つの実施形態によれば、本方法は、半導体モジュールが内部逆並列ダイオードの導通方向である逆方向への電流の導通を開始する逆導通開始時間を求める、かつ／または予測するステップ；逆導通開始時間後に、ワイドバンドギャップＭＯＳＦＥＴに正のゲート信号を印加するステップ（すなわち、この期間中は、閾値電圧より高い正のゲート電圧でもって、ＭＯＳＦＥＴは整流器として電圧電流チャートの第３象限で動作する）；逆導通開始時間に基づいて、半導体モジュールが逆方向における電流の導通を終了する逆導通終了時間を求める、かつ／または予測するステップ；逆導通終了時間前のブランキング期間に、ワイドバンドギャップＭＯＳＦＥＴを阻止状態に切り替えるように適合されている低減されたゲート信号を、ワイドバンドギャップＭＯＳＦＥＴに印加するステップ、を含む。
【００１８】
逆導通終了時間は、逆導通開始時間から直接的に求めることができるか、または間接的に求めることができるという意味で、逆導通開始時間を基礎としている。例えば、逆導通終了時間を、逆導通開始時間および半導体モジュールの電流スイッチング周波数に基づいて求めることができる。これは、逆導通開始時間に、スイッチング周波数に依存するオフセットを加算することによって行うことができる。一般に、逆導通終了時間を、逆導通開始時間に基づいて、またオプションとして半導体モジュールの別のパラメータに基づいて予測することができる。基本的に、ＳｉＣまたはＧａＮベースのＭＯＳＦＥＴなどのワイドバンドギャップＭＯＳＦＥＴは、Ｓｉベースの逆導通ＩＧＢＴとは反対の特性を示すことが判明している。すなわち、ゲート電圧が高くなると、ダイオードモードにおけるソース−ドレイン間の電圧降下が小さくなる。このように、ダイオードモードにおける導通損失をさらに減少させるためには、ワイドバンドギャップＭＯＳＦＥＴは、逆導通ＩＧＢＴとは異なるように切り替えられるべきである、かつ／または特に、ワイドバンドギャップＭＯＳＦＥＴがダイオードモードにある場合には、より高いゲート電圧がワイドバンドギャップＭＯＳＦＥＴに印加されるべきである。
【００１９】
逆導通ＩＧＢＴの内部逆並列ダイオードおよび／またはワイドバンドギャップＭＯＳＦＥＴの内部逆並列ダイオードに電流が流れる場合の、半導体モジュールのダイオードモードの開始時間（すなわち逆導通開始時間）および終了時間（すなわち逆導通終了時間）は、ゲートコントローラおよび／または外部コントローラによって求めることができ、このコントローラは、例えば、半導体モジュール用のスイッチング信号も提供し、そのスイッチング信号に基づいて、ゲートコントローラはゲート信号を生成する。
【００２０】
更なる例として、モジュールに電流の測定値を基礎として、開始時間および終了時間を求めることができる。それらの測定値を未来の時点に外挿することによって、電流の未来の時点のゼロクロッシングを求めることができる。さらに、半導体モジュールに流れる電流は、スイッチング信号を生成するコントローラによって求めることができ、このためには、半導体モジュールに流れる未来の時点の電流を予測することも必要になると考えられる。コントローラはまた、逆導通ＩＧＢＴとワイドバンドギャップＭＯＳＦＥＴとが並列接続されたものに相互接続された更なる半導体スイッチのスイッチング時間から、逆導通開始時間を求めることができる。このスイッチング時間は、更なる半導体スイッチをオンにする時間と考えられる。逆導通終了時間は、スイッチング周波数に依存するものであってよいオフセットを加算することによって、逆導通開始時間からコントローラによって求めることができる。
【００２１】
一般に、半導体モジュールに流れる電流が負の場合、半導体モジュールはダイオードモードにあると考えられる。電流が負になった直後、例えば電流ゼロクロッシング後の所定の期間に、ワイドバンドギャップＭＯＳＦＥＴのゲート信号を、正のゲート信号（すなわち正のゲート電圧）まで上昇させることができる。電流が正になる前のゼロクロッシングの直前、例えば、ゼロクロッシング前のブランキング期間に、ワイドバンドギャップＭＯＳＦＥＴ用のゲート信号を、低減されたゲート信号（すなわち、正のゲート電圧より低い電圧）に降下させることができる。
【００２２】
一般に、正のゲート信号は、正の閾値電圧より高い電圧を有することができる。低減されたゲート信号は、正のゲート信号よりも低い、例えば正の閾値電圧よりも低い電圧を有することができる。例えば、低減されたゲート信号は、実質的に０Ｖであってよいか、またはさらに負の電圧を有することができる。ワイドバンドギャップＭＯＳＦＥＴの低減されたゲート信号は、ワイドバンドギャップＭＯＳＦＥＴの正のゲート信号に対して低減される。低減されたゲート信号は、ワイドバンドギャップＭＯＳＦＥＴを阻止状態および／またはオフ状態に切り替えるように適合されている。ワイドバンドギャップＭＯＳＦＥＴの正のゲート信号は、ワイドバンドギャップＭＯＳＦＥＴを導通状態および／またはオン状態に切り替えるように適合されている。
【００２３】
ゲート信号の電圧を、ゲート−ソース間およびゲート−エミッタ間の電圧として求めることができることに留意されたい。
【００２４】
また、逆導通ＩＧＢＴ用のゲート信号を、逆導通ＩＧＢＴの導通損失がダイオードモード中に最小となるように成形することができる。特に、逆導通ＩＧＢＴのゲート信号を、ダイオードモードの全期間中または所定の期間中、低減された電圧に維持または設定することができる。
【００２５】
本発明の１つの実施形態によれば、正のゲート信号は、逆導通開始時間後のブランキング期間に、ワイドバンドギャップＭＯＳＦＥＴに印加される。このブランキング期間は、逆導通終了時間前のブランキング期間と同じ長さを有していてもよい。正のゲート信号は、電流がワイドバンドギャップＭＯＳＦＥＴの逆並列チャネルダイオードに流れる実質的に全期間に、ワイドバンドギャップＭＯＳＦＥＴに印加することができる。すなわち、この期間では、正のゲート信号でもって、ＭＯＳＦＥＴは、整流器として電圧電流図の第３象限で動作する。電流は、反転チャネルおよびｎ型ベースを介してソースからドレインに流れる。
【００２６】
本発明の１つの実施形態によれば、逆導通ＩＧＢＴ用の低減されたゲート信号は、逆導通開始時間から逆導通終了時間まで維持される。第１の可能性は、導通損失が低減されるように、ダイオードモードの間、逆導通ＩＧＢＴ用のゲート信号を低電圧に保つことである。
【００２７】
逆導通ＩＧＢＴの低減されたゲート信号は、逆導通ＩＧＢＴの正のゲート信号に対して低減されている。低減されたゲート信号は、逆導通ＩＧＢＴを阻止状態および／またはオフ状態に切り替えるように適合されている。逆導通ＩＧＢＴの正のゲート信号は、逆導通ＩＧＢＴを導通状態および／またはオン状態に切り替えるように適合されている。
【００２８】
本発明の１つの実施形態によれば、本方法は、逆導通終了時間前のブランキング期間より前の抽出期間に、逆導通ＩＧＢＴに正のゲート信号を印加することをさらに含む。低減されたゲート信号が、逆導通終了時間前のブランキング期間に、逆導通ＩＧＢＴに印加される。あるいは、ダイオードモードの終了時に、逆導通ＩＧＢＴ用のゲート信号を、ダイオードの逆回復の直前に正の電圧に上昇させることができる。これにより、ダイオード（またはダイオードモードにおける逆導通ＩＧＢＴ）の逆回復損失を低減することができる。電子は反転チャネルを介してエミッタ接点への低抵抗経路を有するので、正のゲート信号はダイオード内のプラズマ（電子−正孔対）を減少させるのに役立ち、これは逆回復損失の減少をもたらす。
【００２９】
ブランキング期間および抽出期間はいずれも、数１０マイクロ秒のオーダであってよい。
【００３０】
本発明の１つの実施形態によれば、ブランキング期間は、１４μｓより短く、例えば１４μｓである。ブランキング期間を、半導体モジュールの半導体スイッチと更なる半導体モジュールの半導体スイッチの短絡切断を防ぐために使用することができる。
【００３１】
本発明の１つの実施形態によれば、抽出期間は１０μｓから９０μｓである。例えば、抽出期間は、（３．３ｋＶより高い電圧を処理するように適合させることができる）高電圧デバイスの場合、６０μｓから８０μｓとすることができる。抽出期間は、ＩＧＢＴの電流および電圧クラスに依存するＩＧＢＴのｎ型ベースにおける電荷キャリア（プラズマ）の量に基づいて求めることができる。
【００３２】
本発明の１つの実施形態によれば、逆導通ＩＧＢＴの正のゲート信号は、逆導通ＩＧＢＴの正の閾値電圧より高い電圧を有する。逆導通ＩＧＢＴをその導通状態に切り替えるために使用され、抽出期間中に供給されるゲート信号は、同じ値を有することができ、例えば＋１５Ｖである。
【００３３】
本発明の１つの実施形態によれば、ワイドバンドギャップＭＯＳＦＥＴの正のゲート信号は、ワイドバンドギャップＭＯＳＦＥＴの正の閾値電圧より高い電圧を有する。ワイドバンドギャップＭＯＳＦＥＴをその導通状態に切り替えるために使用され、ダイオードモードの大部分の間に供給されるゲート信号は、同じ値を有することができ、例えば＋１５Ｖ、またはより高い値を有することができ、例えば＋２０Ｖである。
【００３４】
一般に、逆導通ＩＧＢＴに印加される正のゲート信号およびワイドバンドギャップＭＯＳＦＥＴに印加される正のゲート信号は、同じ電圧を有することができる。しかしながら、それらは異なる電圧値を有することもできる。
【００３５】
本発明の１つの実施形態によれば、逆導通ＩＧＢＴの低減されたゲート信号は、０Ｖ以下の電圧、および／または逆導通ＩＧＢＴの閾値電圧より低い電圧である。例えば、低減されたゲート信号は−１５Ｖであってよい。
【００３６】
本発明の１つの実施形態によれば、ワイドバンドギャップＭＯＳＦＥＴの低減されたゲート信号は、０Ｖ以下の電圧、および／またはワイドバンドギャップＭＯＳＦＥＴの閾値電圧より低い電圧である。例えば、低減されたゲート信号は−１５Ｖであってよい。
【００３７】
一般に、逆導通ＩＧＢＴに印加される低減されたゲート信号およびワイドバンドギャップＭＯＳＦＥＴに印加される低減されたゲート信号は、同じ電圧を有することができる。しかしながら、それらは異なる電圧値を有することもできる。
【００３８】
本発明の１つの実施形態によれば、半導体モジュールは、逆導通ＩＧＢＴと、逆導通ＩＧＢＴに並列に接続されたワイドバンドギャップＭＯＳＦＥＴと、逆導通ＩＧＢＴ用のゲート信号およびワイドバンドギャップＭＯＳＦＥＴ用の異なるゲート信号を供給するゲートコントローラと、を含む。異なるゲート信号は、特定の時点において異なる電圧を有する信号であると考えられる。これらの異なるゲート信号は、ゲートコントローラ、すなわち各半導体チップのための追加の回路を含むことができるゲートドライバによって供給することができる。
【００３９】
本発明の１つの実施形態によれば、半導体モジュール、特にゲートコントローラは、上記および下記に記載されるような方法を実行するように適合させることができる。例えば、ゲートコントローラは、逆導通開始時間および逆導通終了時間を求めることができ、かつ／またはこれらの時間およびブランキング期間（および任意選択で、抽出期間）に基づいて逆導通ＩＧＢＴおよびワイドバンドギャップスイッチ用のスイッチ信号を生成することができ、これらは、ゲートコントローラに符号化することができる。
【００４０】
本発明の更なる態様は、直列に接続された、上記および下記に記載されるような２つの半導体モジュールを含むハーフブリッジに関する。例えば、そのようなハーフブリッジは、スイッチング信号に関して低いスイッチング損失と高速な応答時間とを有するインバータの一部であってよい。ハーフブリッジは、２つのスイッチを含む半導体モジュールであってよく、各スイッチは、並列に接続された逆導通ＩＧＢＴおよびワイドバンドギャップＭＯＳＦＥＴから構成される。これら２つの構成されたスイッチを直列に接続することもできる。
【００４１】
一方のスイッチの逆導通開始時間および／または逆導通終了時間を、他方のスイッチのスイッチング時間から求めることができる。
【００４２】
本発明の１つの実施形態によれば、逆導通開始時間は、逆導通ＩＧＢＴおよびワイドバンドギャップＭＯＳＦＥＴの更なる並列構成などの、別のスイッチのスイッチング時間を基礎とする。例えば、逆導通開始時間は、他のスイッチのスイッチング時間と同じであってもよい。
【００４３】
本発明の１つの実施形態によれば、逆導通終了時間は、逆導通ＩＧＢＴおよびワイドバンドギャップＭＯＳＦＥＴに関する逆導通開始時間にオフセットを加算することによって求められる。このオフセットは、半導体モジュールのスイッチング周波数から求めることができる。
【００４４】
本発明の１つの実施形態によれば、逆導通ＩＧＢＴおよびワイドバンドギャップＭＯＳＦＥＴから構成される第１のスイッチの逆導通終了時間は、別の第２のスイッチのスイッチング時間によって求められ、第２のスイッチはまた、第１のスイッチの逆導通ＩＧＢＴおよびワイドバンドギャップＭＯＳＦＥＴに直列に接続される逆導通ＩＧＢＴおよびワイドバンドギャップＭＯＳＦＥＴから構成することができる。例えば、第１のスイッチの逆導通終了時間は、第２のスイッチの逆導通開始時間と同じであってもよい。
【００４５】
上記および下記に記載の方法の特徴は、上記および下記に記載の半導体モジュール、ゲートコントローラ、および／またはハーフブリッジの特徴でもあると考えられ、またその逆についても当てはまると解されたい。
【００４６】
本発明の上記の態様および他の態様は、以下の実施の形態の参照により、明らかになり、また理解される。
【００４７】
以下では、本発明の主たる対象を、添付の図面に示した実施例を参照しながらより詳細に説明する。
【図面の簡単な説明】
【００４８】
【図１】逆導通ＩＧＢＴのセルの斜視図を概略的に示す。
【図２】ＳｉＣ  ＭＯＳＦＥＴのセルの斜視図を概略的に示す。
【図３】ＢＩＧＴの断面図を概略的に示す。
【図４】本発明の１つの実施形態によるハーフブリッジを概略的に示す。
【図５】本発明の１つの実施形態によるゲート信号のチャートを示す。
【図６】本発明の１つの別の実施形態によるゲート信号のチャートを示す。
【図７】本発明の１つの別の実施形態によるゲート信号のチャートを示す。
【図８】逆導通ＩＧＢＴまたはＢＩＧＴに関する特性曲線のチャートを示す。
【図９】ＳｉＣ  ＭＯＳＦＥＴに関する特性曲線のチャートを示す。
【発明を実施するための形態】
【００４９】
図面において使用されている参照番号、およびそれらの参照番号が意味するものは、符号の説明の項にまとめて記載されている。原則として、図面において、同一の部分には同一の参照符号が付されている。
【００５０】
図１は、逆導通ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）１０の１つのセルを示している。逆導通ＩＧＢＴ１０は、そのようなセルを複数組み合わせたものから構成されており、それらはすべて１つのチップ基板に設けられている。
【００５１】
逆導通ＩＧＢＴ１０は、第１の端部（コレクタ側）に、第１の平面端子の形態のコレクタ１２を含む。また、逆導通ＩＧＢＴ１０は、第１の端部とは反対側の第２の端部（エミッタ側）に、第２の平面端子の形態のエミッタ１４を含む。さらに、逆導通ＩＧＢＴ１０は、第２の平面端子に隣接して、逆導通ＩＧＢＴ１０を制御するためのゲート１６を含む。ゲート１６に隣接して、ソース層の形態のｎ＋型ドープ領域１８および井戸層の形態のｐ型ドープ領域２０が配置されており、これらは少なくとも部分的にｎ型ドープベース層２２に埋め込まれている。ｎ型ベース層２２には、ｎ＋型高濃度ドープバッファ層２４が隣接し、これは、ｎ型バッファ層２４と第１の平面端子１２との間に配置されたｐ型ドープ領域２６（コレクタ層）およびｎ型ドープ領域２８（短絡）に隣接しており、コレクタ１２とエミッタ１４との間に内部集積ダイオード３０を形成し、逆方向（すなわち、エミッタ１４からコレクタ１２）に電流を流す。
【００５２】
図２は、ＳｉＣ  ＭＯＳＦＥＴ３２のセルを示している。ＳｉＣ  ＭＯＳＦＥＴ３２も、そのようなセルを複数組み合わせたものから構成されており、それらはすべて１つのチップ基板に設けられている。
【００５３】
ＳｉＣ  ＭＯＳＦＥＴ３２は、第１の端部に第１の平面端子３４の形態のドレイン３４を含み、また第１の端部とは反対側の第２の端部に第２の平面端子３６の形態のソース３６を含む。ＳｉＣ  ＭＯＳＦＥＴ３２を制御するためのゲート３８が第２の平面端子３６に隣接している。ＳｉＣ  ＭＯＳＦＥＴ３２は、ゲート３８に隣接して、ｎ＋型ドープ領域４０およびｐ型ドープ領域４２を含み、これらは少なくとも部分的にｎ型ベース層４４に埋め込まれている。ｎ型ベース層４４と第１の平面端子３４との間に、ｎ＋型ドープ層またはｎ＋型ドープ基板４６が配置されている。
【００５４】
ＳｉＣ  ＭＯＳＦＥＴ３２は、ソース−ドレイン間の層から形成された内部ボディダイオード４８を含む。
【００５５】
図３は、逆導通ＩＧＢＴ領域５０と、（コレクタ側のデバイスの中央部に大きなパイロットｐ型ドープ領域２６を有する）通常ＩＧＢＴ領域５２と、から構成されるＢＩＧＴ（バイモードＩＧＢＴ）１０’の断面図を示す。逆導通ＩＧＢＴ領域５０は、図１に示すように（ｎ型ドープ領域２８とｐ型ドープ領域２６とが交互に設けられている）セルから構成されている。領域５２は、図１のセルのように、ｎ型ドープ領域２８を備えていない（すなわち、ｐ型ドープ領域２６のみを備えた）セルから構成されている。例示的に、通常ＩＧＢＴ領域５２は、より小さいｐ型ドープ領域２６とｎ型ドープ領域２８とによって交互に挟まれている。
【００５６】
図４は、直列に接続された２つの半導体モジュールまたはより一般的な半導体スイッチ５６から成るハーフブリッジ５４を示す。半導体モジュール５６の各々は、半導体モジュール５６間の中点５８を電圧源６０、例えばＤＣリンクの正の電圧または負の電圧に接続するための制御可能なスイッチを提供する。
【００５７】
半導体モジュール５６の各々は、ＳｉＣ  ＭＯＳＦＥＴ３２に並列に接続された逆導通ＩＧＢＴ１０またはＢＩＧＴ１０’を含む。ここでは、また以下において、ＳｉＣ  ＭＯＳＦＥＴ３２を、ＧａＮなどの他のワイドバンドギャップ半導体基板に基づく他のワイドバンドギャップＭＯＳＦＥＴデバイスに置き換えることができる。半導体スイッチ１０、１０’、３２は、それらのコレクタ１２およびドレイン３４にそれぞれの半導体モジュール５６用の上側出力を提供し、それらのエミッタ１４およびソース３６にそれぞれの半導体モジュール５６用の下側出力を提供する。内部逆並列ダイオード３０、４８により、別個のフリーホイールダイオードは不要となる。
【００５８】
ゲート１６、３８は、それぞれの半導体モジュール５６のためのゲートコントローラ６２に接続されており、半導体スイッチ１０、１０’、３２に異なるゲート信号を供給するように適合されている。例えば、ゲートコントローラ６２は、２つの半導体スイッチ１０、１０’、３２が接合されている基板と同じ基板に機械的に取り付けることができる。
【００５９】
ゲートコントローラ６２は、例えば、その一部にハーフブリッジを含むインバータを制御する上位のコントローラ６４から、スイッチング信号を受信することができる。コントローラ６４のスイッチング信号を、ゲートコントローラ６２によって半導体スイッチ１０、１０’、３２用のゲート信号に変換することができる。
【００６０】
図５、図６および図７は、逆導通ＩＧＢＴ１０、１０’およびワイドバンドギャップＭＯＳＦＥＴ３２に印加することができる、生じうるゲート信号ＶＧＥおよびＶＧＳが記載された３つのチャートを示す。
【００６１】
チャートの上部は、半導体モジュール５６の出力における電圧ＵＲを示しており、ダイオード３０、４８の両端間の逆方向電圧とみなすことができる。両方のダイオード３０、４８が阻止しているので、逆導通開始時間ｔＳ前は、電圧ＵＲが正である（電圧はダイオード３０、４８に対して逆である）。ここで、半導体モジュール５６に流れる逆方向電流ＩＲ、すなわち（スイッチ１０、１０’および３２のエミッタおよびソースにおける）半導体モジュール５６の下側出力から（コレクタおよびドレインにおける）上側出力に向かう方向である逆方向電流ＩＲは、０である。半導体モジュール５６に印加される電圧が反転すると、ダイオード３０、４８が導通し、半導体モジュール５６に逆方向に電流ＩＲが流れるので、電圧ＵＲは実質的に０となる。
【００６２】
これは、半導体モジュール５６に印加される電圧の向きが逆導通終了時間ｔＥにおいて再び変わるまで、実質的に同じままである。逆導通終了時間ｔＥ後、ダイオード３０、４８が再び阻止するので、電圧ＵＲは半導体モジュール５６に印加される電圧になる。短時間の間、スイッチ１０、１０’、３２のｎ型ベース領域またはドリフト領域に蓄積された電荷キャリアの空乏または抽出に起因して、逆電流ＩＲは負になる。その後、逆電流ＩＲは０になる。つまり、半導体モジュール５６に電流は流れない。
【００６３】
逆導通開始時間ｔＳおよび逆導通終了時間ｔＥは、半導体モジュール５６内の測定値を用いてゲートコントローラ６２により求めることができ、例えば半導体モジュール５６の両端間の電圧を測定および外挿することによって求めることができる。モジュールの両端間の電圧はハーフブリッジ内のすべての半導体モジュール５６のスイッチング状態に依存するので、ゲートコントローラ６２および／またはコントローラ６４によって、他の半導体モジュール５６からのスイッチング信号から時間ｔＳおよびｔＥを求めることもできる。
【００６４】
例えば、図４の下側のモジュールまたはスイッチ５６の逆導通開始時間ｔＳは、上側のモジュールまたはスイッチ５６がオン状態にスイッチングした際のスイッチング時間であってよい。同様に、図４の下側のモジュールまたはスイッチ５６の逆導通終了時間ｔＥは、上側のモジュールまたはスイッチ５６がオフ状態にスイッチングした際のスイッチング時間であってよい。図４の下側のモジュールまたはスイッチ５６の逆導通終了時間ｔＥは、図４の上側のモジュールまたはスイッチ５６の逆導通開始時間ｔＳであってもよく、またその逆であってもよい。本明細書に記載の逆導通開始時間ｔＳと逆導通終了時間ｔＥとの間で適用される方法は、オフ状態のモジュールまたはスイッチ５６に適用されることに留意されたい。さらに、この方法において、逆導通ＩＧＢＴ１０またはＢＩＧＴ１０’および／またはＳｉＣ  ＭＯＳＦＥＴ３２は、それらから構成されたモジュールまたはスイッチ５６がオフ状態にあるにもかかわらず、導通状態にすることができ、またその逆も考えられることに留意されたい。
【００６５】
図５、図６および図７に示された半導体モジュール５６を動作させるための３つすべての方法において、ワイドバンドギャップＭＯＳＦＥＴ３２のゲート信号は、逆導通開始時間ｔＳから逆導通終了時間ｔＥまでの実質的に全期間の間、正の電圧に切り替えられる。
【００６６】
正のゲート信号ＶＧＳは、逆導通開始時間ｔＳ後、特に逆導通開始時間ｔＳ後のブランキング期間ｔｂｌに、ワイドバンドギャップＭＯＳＦＥＴ３２に印加される。正のゲート信号ＶＧＳは、逆導通終了時間ｔＥ前、特に、逆導通開始時間ｔＳ後のブランキング期間ｔｂｌの間、維持される。その後、低減されたゲート信号ＶＧＳが、逆導通終了時間ｔＥ前のブランキング期間ｔｂｌに、ワイドバンドギャップＭＯＳＦＥＴ３２に印加される。
【００６７】
同じ長さであっても異なる長さであってもよい各ブランキング期間ｔｂｌは、数μｓ、例えば約１０μｓの長さであってもよく、かつ／または異なる半導体モジュール５６間の位相短絡および／もしくはシュートスルーを防ぐために使用することができる。
【００６８】
ワイドバンドギャップＭＯＳＦＥＴ３２のゲート−ソース間の電圧によって規定することができる正のゲート信号ＶＧＳは、ワイドバンドギャップＭＯＳＦＥＴ３２をスイッチングするための正の閾値電圧よりも高い電圧、例えば＋１５Ｖにすることができる。
【００６９】
低減されたゲート信号ＶＧＳは、実質的に０Ｖ以下に、例えばワイドバンドギャップＭＯＳＦＥＴ３２の正の閾値電圧よりも低い電圧、例えば−１５Ｖにすることができる。
【００７０】
そのようなワイドバンドギャップＭＯＳＦＥＴ３２のスイッチングは、ワイドバンドギャップＭＯＳＦＥＴ３２およびその内部ダイオード４８の導通損失が減少するという利点を有する。これについては、図９を参照してより詳細に説明する。
【００７１】
図５に示されているように、逆導通ＩＧＢＴ１０、１０’をワイドバンドギャップＭＯＳＦＥＴ３２と同様にスイッチングすることができる。
【００７２】
正のゲート信号ＶＧＥは、逆導通開始時間ｔＳ後、特に逆導通開始時間ｔＳ後のブランキング期間ｔｂｌに、逆導通ＩＧＢＴ１０、１０’に印加される。正のゲート信号ＶＧＥは、逆導通終了時間ｔＥ前、特に、逆導通開始時間ｔＳ後のブランキング期間ｔｂｌの間、維持される。その後、低減されたゲート信号ＶＧＥが、逆導通終了時間ｔＥ前のブランキング期間ｔｂｌに、逆導通ＩＧＢＴ１０、１０’に印加される。
【００７３】
逆導通ＩＧＢＴ１０、１０’のゲート−エミッタ間の電圧によって規定することができる正のゲート信号ＶＧＥは、逆導通ＩＧＢＴ１０、１０’をスイッチングするための正の閾値電圧よりも高い電圧、例えば＋１５Ｖにすることができる。
【００７４】
低減されたゲート信号ＶＧＥは、実質的に０Ｖ以下に、例えば逆導通ＩＧＢＴ１０、１０’の正の閾値電圧よりも低い電圧、例えば−１５Ｖにすることができる。
【００７５】
逆導通ＩＧＢＴ１０、１０’の制御は、標準制御と呼ばれる場合があるが、しかしながらこの制御によって、反転チャネルを通る電子の抽出に起因して、したがってデバイス内部のプラズマが少なくなることに起因して、内部ダイオード３０の高いオン電圧降下をもたらすことができる。この特性は、図８を参照してより詳細に説明される。
【００７６】
これとは反対に、図６に示されているような、いわゆるＭＯＳゲート制御においては、低減されたゲート信号ＶＧＥがｔＳとｔＥとの間の大部分の期間にわたり印加され、これによって、通常の場合、内部ダイオード３０の低いオン電圧降下が生じる。この特性は図８に関してより詳細に説明される。
【００７７】
低減されたゲート信号ＶＧＥは、逆導通終了時間ｔＥ前の抽出期間ｔｅおよびブランキング期間ｔｂｌまで維持することができる。
【００７８】
逆導通終了時間ｔＥ前の抽出期間ｔｅおよびブランキング期間ｔｂｌに、正のゲート信号ＶＧＥが逆導通ＩＧＢＴ１０、１０’に印加される。逆導通終了時間ｔＥ前のブランキング期間ｔｂｌに、低減されたゲート信号ＶＧＥが再び逆導通ＩＧＢＴ１０、１０’に印加される。
【００７９】
したがって、逆導通終了時間ｔＥの直前の比較的短い期間ｔｅの間、逆導通ＩＧＢＴには正のゲート信号ＶＧＥが供給される。これは導通損失に大きく寄与しない（わずかに増加する）が、内部ダイオード３０のターンオフ（または逆回復）中の逆回復損失を顕著に減少させることができる。抽出期間は数１０μｓの長さを有することができる。
【００８０】
図７に示されているように、逆導通ＩＧＢＴ１０、１０’に関して抽出期間ｔｅを完全に省略することができる、かつ／または逆導通ＩＧＢＴ１０、１０’に印加される低減されたゲート信号ＶＧＥを維持することができる。このようにして、逆導通ＩＧＢＴ１０、１０’の内部ダイオード３０の電圧降下を全負荷電流時に２．５Ｖ以下に維持することができれば、ブランキング期間中のワイドバンドギャップＭＯＳＦＥＴ３２の内部ボディダイオード４８の導通を完全に抑制することができる。終了時間ｔＥ前、すなわちブランキング期間ｔｂｌの間、ワイドバンドギャップＭＯＳＦＥＴ３２のチャネルダイオード（すなわちＭＯＳＦＥＴは第３象限で動作し、これはソースからドレインへ反転チャネルを通って電流が流れることを意味する）は、正の閾値電圧より低いゲート信号ＶＧＳが印加されることに起因してオフとなり、全負荷電流が、逆導通ＩＧＢＴ１０、１０’を通って流れる。したがって、内部ボディダイオード効果が抑制され、ひいてはバイポーラ劣化が生じることがないので、ワイドバンドギャップＭＯＳＦＥＴ３２の信頼性を改善することができる。
【００８１】
図８は、ダイオードモード、すなわち逆並列ダイオード導通中のＢＩＧＴ１０’（１．８２ｃｍ２の活性領域）の特性曲線の一例を示す。電圧降下は右から左へ描かれており、ＢＩＧＴ１０’を流れる電流、すなわち内部ダイオード３０を流れる電流は上から下へ描かれている。測定は１２５℃の温度で行った。
【００８２】
ＶＧＥ＝０Ｖ（実線、ＭＯＳチャネルがオフ）では、電圧降下は、ＶＧＥ＝１５Ｖ（点線、ＭＯＳチャネルがオン）の場合よりも小さい。ＢＩＧＴ１０’の定格電流６２．５Ａおよび温度１２５℃において、ＶＧＥ＝０Ｖでの電圧降下、すなわち導通損失は、ＶＧＥ＝１５Ｖの場合と比較して、３３％減少させることができる。
【００８３】
図９は、１２５℃の温度におけるダイオードモードのＳｉＣ  ＭＯＳＦＥＴ３２（０．３ｃｍ２の活性領域）についての図８と同様の図を示す。点線はＶＧＳ＝＋１５Ｖに対応し、実線はＶＧＳ＝０Ｖ、破線はＶＧＳ＝−１５Ｖに対応する。ＶＧＳ＝０Ｖでは、最初はＭＯＳチャネルがオフになっているが、ボディバイアス効果により、ＶＤＳ＞−１．５ＶでＭＯＳチャネルがオンになる。ＶＧＳ＝−１５Ｖでは、ＭＯＳチャネルはオフであり、内部ボディダイオードが導通している。ＶＧＳ＝１５Ｖ（ＭＯＳチャネルがオン）の場合、オン電圧降下はＶＧＥ＝０Ｖの場合よりも小さいことがわかる。定格電流２０Ａおよび１２５℃では、ＶＧＥ＝１５Ｖでのオン電圧降下は、ＶＧＥ＝０Ｖの場合と比較して、５０％減少させることができる。
【００８４】
一般に、逆導通ＩＧＢＴ１０、１０’は、正のゲート信号に対してより高い導通損失を有するのに対して、ワイドバンドギャップＭＯＳＦＥＴ３２は、低減されたゲート信号に対してより高い導通損失を有する。
【００８５】
ダイオードモードすなわち主にダイオード導通中に、逆導通ＩＧＢＴ１０、１０’の性能を向上させるために、ゲート信号ＶＧＥは、０Ｖまたは負（−１５Ｖまたは０Ｖなど）とすることができ、正のゲート信号（ＶＧＥ＝１５Ｖなど）と比較して３３％の導通損失の低減を実現することができる。一方、ダイオードモードのワイドバンドギャップＭＯＳＦＥＴ３２では、ゲート信号ＶＧＳは正（＋１５Ｖなど）とすることができ、０Ｖまたは負のゲート信号（ＶＧＳ＝０Ｖまたは−１５Ｖなど）と比較して５０％の導通損失の低減を実現することができる。
【００８６】
本発明を、図面および上記において詳細に図示および説明したが、そのような図示および説明は、図示を目的としたものまたは例示的なものであって、限定的なものではないとみなされるべきである。つまり本発明は、開示した実施の形態に限定されるものではない。当業者であれば、特許請求の範囲に記載の発明の実践によって、図面、明細書および添付の特許請求の範囲の記載から、開示した実施の形態についての種々のヴァリエーションを理解および実現することができる。特許請求の範囲において、「含んでいる」という語句は、他の構成要素またはステップを除外するものではなく、また不定詞としての「１つ」または「ある」は複数形を除外するものではない。単一のプロセッサまたはコントローラまたは他のユニットは、特許請求の範囲に挙げた種々の項目の機能を満たすことができる。特定の基準が相互に異なる従属請求項に記載されているという事実だけで、それらの基準の組合せを有利に使用できないことが示されるわけではない。請求項における任意の参照番号は、発明の範囲を制限するものと解されるべきではない。
【符号の説明】
【００８７】
１０  逆導通ＩＧＢＴ
１０’  ＢＩＧＴ
１２  コレクタ、第１の平面端子
１４  エミッタ、第２の平面端子
１６  ゲート
１８  ｎ＋型ドープ領域
２０  ｐ型ドープ領域
２２  ｎ型ベース層
２４  ｎ型バッファ層
２６  ｐ型ドープ領域
２８  ｎ型ドープ領域
３０  逆導通ダイオード、内部逆並列ダイオード
３２  ＳｉＣ  ＭＯＳＦＥＴ
３４  ドレイン、第１の平面端子
３６  ソース、第２の平面端子
３８  ゲート
４０  ｎ＋型ドープ領域
４２  ｐ型ドープ領域
４４  ｎ型ベース層
４６  ｎ＋型ドープ層
４８  逆導通ダイオード、内部逆並列ダイオード、内部ボディダイオード
５０  逆導通ＩＧＢＴ領域
５２  通常ＩＧＢＴ領域
５４  ハーフブリッジ
５６  半導体モジュール／複合型半導体スイッチ
５８  中点
６０  電圧源
６２  ゲートコントローラ
６４  上位のコントローラ
ＵＲ  逆モジュール電圧
ＩＲ  逆モジュール電流
ｔＳ  逆導通開始時間
ｔＥ  逆導通終了時間
ＶＧＥ  逆導通ＩＧＢＴ用のゲート信号
ＶＧＳ  ワイドバンドギャップＭＯＳＦＥＴ用のゲート信号
ｔｂｌ  ブランキング期間
ｔｅ  抽出期間
【図１】
2019536407.tif 000003
【図２】
2019536407.tif 000004
【図３】
2019536407.tif 000005
【図４】
2019536407.tif 000006
【図５】
2019536407.tif 000007
【図６】
2019536407.tif 000008
【図７】
2019536407.tif 000009
【図８】
2019536407.tif 000010
【図９】
2019536407.tif 000011
【手続補正書】
【提出日】令和1年7月17日(2019.7.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ワイドバンドギャップＭＯＳＦＥＴ（３２）に並列に接続されている逆導通ＩＧＢＴ（１０、１０’）を用いて半導体モジュール（５６）を動作させる方法であって、
前記逆導通ＩＧＢＴ（１０、１０’）および前記ワイドバンドギャップＭＯＳＦＥＴ（３２）は、それぞれ、内部逆並列ダイオード（３０、４８）を含んでいる、方法において、前記方法は、
前記半導体モジュール（５６）が前記内部逆並列ダイオード（３０、４８）の導通方向である逆方向への電流（ＩＲ）の導通を開始する逆導通開始時間（ｔＳ）を求めるステップと、
前記逆導通開始時間（ｔＳ）後に、前記ワイドバンドギャップＭＯＳＦＥＴ（３２）に正のゲート信号（ＶＧＳ）を印加するステップと、
前記逆導通開始時間（ｔＳ）に基づいて、前記半導体モジュール（５６）が前記逆方向における電流（ＩＲ）の導通を終了する逆導通終了時間（ｔＥ）を求めるステップであって、前記逆導通終了時間（ｔＥ）を、前記逆導通開始時間（ｔＳ）へのオフセットの加算によって求めるステップと、
前記逆導通終了時間（ｔＥ）前のブランキング期間（ｔｂｌ）に、前記ワイドバンドギャップＭＯＳＦＥＴ（３２）を阻止状態に切り替えるように適合されている低減されたゲート信号（ＶＧＳ）を、前記ワイドバンドギャップＭＯＳＦＥＴ（３２）に印加するステップと、
を含む方法。
【請求項２】
前記正のゲート信号（ＶＧＳ）を、前記逆導通開始時間（ｔＳ）後のブランキング期間（ｔｂｌ）に、前記ワイドバンドギャップＭＯＳＦＥＴ（３２）に印加する、
請求項１記載の方法。
【請求項３】
前記逆導通ＩＧＢＴ（１０、１０’）に対する低減されたゲート信号（ＶＧＥ）を、前記逆導通開始時間（ｔＳ）と前記逆導通終了時間（ｔＥ）との間に維持し、
前記低減されたゲート信号（ＶＧＥ）は、前記逆導通ＩＧＢＴ（１０、１０’）を阻止状態に切り替えるように適合されている、
請求項１または２記載の方法。
【請求項４】
前記方法は、
前記逆導通終了時間（ｔＥ）前の前記ブランキング期間（ｔｂｌ）より前の抽出期間（ｔｅ）に、前記逆導通ＩＧＢＴ（１０、１０’）に正のゲート信号（ＶＧＥ）を印加するステップと、
前記逆導通終了時間（ｔＥ）前の前記ブランキング期間（ｔｂｌ）に、前記逆導通ＩＧＢＴ（１０、１０’）に、低減されたゲート信号（ＶＧＥ）を印加するステップと、
をさらに含む、
請求項１または２記載の方法。
【請求項５】
前記ブランキング期間（ｔｂｌ）は、１４μｓよりも短い、
請求項１から４までのいずれか１項記載の方法。
【請求項６】
前記抽出期間（ｔｅ）は、１０μｓと９０μｓとの間である、
請求項１から５までのいずれか１項記載の方法。
【請求項７】
前記逆導通ＩＧＢＴ（１０、１０’）の前記正のゲート信号（ＶＧＥ）は、前記逆導通ＩＧＢＴ（１０、１０’）の閾値電圧より高い電圧を有する、
請求項１から６までのいずれか１項記載の方法。
【請求項８】
前記ワイドバンドギャップＭＯＳＦＥＴ（３２）の前記正のゲート信号（ＶＧＳ）は、前記ワイドバンドギャップＭＯＳＦＥＴ（３２）の閾値電圧より高い電圧を有する、
請求項１から７までのいずれか１項記載の方法。
【請求項９】
前記逆導通ＩＧＢＴ（１０、１０’）の低減されたゲート信号（ＶＧＥ）は、
０Ｖ以下の電圧、および、
前記逆導通ＩＧＢＴ（１０、１０’）の閾値電圧より低い電圧、
のうちの少なくとも一方である、
請求項１から８までのいずれか１項記載の方法。
【請求項１０】
前記ワイドバンドギャップＭＯＳＦＥＴ（３２）の前記低減されたゲート信号（ＶＧＥ）は、
０Ｖ以下の電圧、および、
前記ワイドバンドギャップＭＯＳＦＥＴ（３２）の閾値電圧より低い電圧、
のうちの少なくとも一方である、
請求項１から９までのいずれか１項記載の方法。
【請求項１１】
前記逆導通ＩＧＢＴは、１つのチップにおいて組み合わされたＩＧＢＴ（５２）と逆導通ＩＧＢＴ（５０）とを有する、ＳｉベースのＢＩＧＴ（１０’）である、
請求項１から１０までのいずれか１項記載の方法。
【請求項１２】
前記ワイドバンドギャップＭＯＳＦＥＴ（３２）は、ＳｉＣまたはＧａＮを基礎とする、
請求項１から１１までのいずれか１項記載の方法。
【請求項１３】
半導体モジュール（５６）において、
内部逆並列ダイオード（３０）を備えた逆導通ＩＧＢＴ（１０、１０’）と、
内部逆並列ダイオード（４８）を有しており、前記逆導通ＩＧＢＴ（１０、１０’）に並列に接続されているワイドバンドギャップＭＯＳＦＥＴ（３２）と、
ゲート信号（ＶＧＥ）を前記逆導通ＩＧＢＴ（１０、１０’）に供給し、異なるゲート信号（ＶＧＳ）を前記ワイドバンドギャップＭＯＳＦＥＴ（３２）に供給するコントローラ（６２）と、
を含んでおり、
前記半導体モジュールは、前記コントローラ（６２）を用いて、請求項１から１２までのいずれか１項記載の方法を実施するように構成されている、
半導体モジュール（５６）。
【請求項１４】
直列に接続されている、請求項１３記載の半導体モジュール（５６）を２つ含んでいるハーフブリッジ（５４）。
【国際調査報告】
2019536407.tif 000012
2019536407.tif 000013
2019536407.tif 000014