(57)【要約】本発明は、少なくとも１つのパワーＭＯＳＦＥＴ（２０）用の電子ドライバ回路（１０）であって、少なくとも１つの駆動信号発生器（１５）と、少なくとも１つのパワーＭＯＳＦＥＴ（２０）のゲート（３０）にその出力信号が直接的または間接的に印加される少なくとも１つの圧電共振子（２５）とを備える、電子ドライバ回路（１０）に関する。【選択図】図５ａ
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【特許請求の範囲】
【請求項１】
少なくとも１つのパワーＭＯＳＦＥＴ（２０）用の電子ドライバ回路（１０）であって、少なくとも１つの駆動信号発生器（１５）と、少なくとも１つの圧電共振子（２５）とを備え、前記圧電共振子の出力信号が、少なくとも１つのパワーＭＯＳＦＥＴ（２０）のゲートに直接的または間接的に印加される、電子ドライバ回路（１０）。
【請求項２】
少なくとも１つの圧電共振子（２５）が、前記駆動信号発生器（１５）と並列または直列に接続される
ことを特徴とする、
請求項１記載の電子ドライバ回路（１０）。
【請求項３】
インピーダンス整合ユニット（３５）が、少なくとも１つの圧電共振子（２５）と少なくとも１つのパワーＭＯＳＦＥＴ（２０）のゲート（３０）との間に接続される
ことを特徴とする、
請求項１または２記載の電子ドライバ回路（１０）。
【請求項４】
前記インピーダンス整合ユニット（３５）が前記パワーＭＯＳＦＥＴ（２０）のゲート（３０）と直列に接続されている少なくとも１つの第１のコンデンサ（Ｃ１）を備える
ことを特徴とする、
請求項３記載の電子ドライバ回路（１０）。
【請求項５】
前記インピーダンス整合ユニット（３５）が、前記第１のコンデンサ（Ｃ１）と前記パワーＭＯＳＦＥＴ（２０）の入力キャパシタンス（Ｃ０）との直列アセンブリと並列に接続されている、少なくとも１つの第２のコンデンサ（Ｃ２）を備える
ことを特徴とする、
請求項４記載の電子ドライバ回路（１０）。
【請求項６】
抵抗分圧器（４０）が基準電圧とグランドとの間に接続され、少なくとも１つのパワーＭＯＳＦＥＴ（２０）のゲート（３０）に、特に電圧オフセットがゲート（３０）に適用されるように、中間電圧が印加される
ことを特徴とする、
請求項１から５のいずれか一項記載の電子ドライバ回路（１０）。
【請求項７】
少なくとも１つの圧電共振子（２５）と少なくとも１つのパワーＭＯＳＦＥＴ（２０）のゲート（３０）との間に、少なくとも１つのクリッピング・ユニット（５５）が設けられ、該クリッピング・ユニット（５５）が、少なくとも２つのダイオード、特に少なくとも２つのクリッピング・ダイオード（４５）または少なくとも２つのバラクタ（４６）を備える
ことを特徴とする、
請求項１から６のいずれか一項記載の電子ドライバ回路（１０）。
【請求項８】
順方向電圧付近で、前記ダイオード（４５、４６）が大きなキャパシタンス値を有する
ことを特徴とする、
請求項７記載の電子ドライバ回路（１０）。
【請求項９】
直列に接続された前記ダイオード（４５）または前記バラクタ（４６）が、一方の側では２つの電圧基準間、特に前記グランドまたは前記パワーＭＯＳＦＥＴ（２０）のソース、他方の側では前記パワーＭＯＳＦＥＴ（２０）のゲート（３０）に接続される
ことを特徴とする、
請求項７または８記載の電子ドライバ回路（１０）。
【請求項１０】
前記ダイオード（４５、４６）が、前記パワーＭＯＳＦＥＴ（２０）のゲート（３０）に印加される電圧が前記２つの電圧基準間の値をとるように構成され、前記電圧基準の値が、前記ダイオード（４５、４６）のしきい値電圧の値までしか超過され得ない
ことを特徴とする、
請求項９記載の電子ドライバ回路（１０）。
【請求項１１】
一方の側では前記グランドまたは前記パワーＭＯＳＦＥＴ（２０）のソースに接続され、他方の側では前記ダイオード（４５、４６）のアノードに接続されるコンデンサ
を特徴とする、
請求項９または１０記載の電子ドライバ回路（１０）。
【請求項１２】
請求項１から１１のいずれか一項記載の少なくとも１つのさらなる電子ドライバ回路（１０）との組合せ
を特徴とする、
請求項１から１１のいずれか一項記載の電子ドライバ回路（１０）。
【請求項１３】
２つのパワーＭＯＳＦＥＴ（２０）が、ハーフ・ブリッジ・ドライバ回路の一部として構成され、かつ／または４つのパワーＭＯＳＦＥＴ（２０）が、フル・ブリッジ・ドライバ回路の一部として構成される
ことを特徴とする、
請求項１から１２のいずれか一項、特に請求項１２記載の電子ドライバ回路（１０）。
【請求項１４】
請求項１から１３のいずれか一項記載の電子ドライバ回路（１０）を備える少なくとも１つのパワーＭＯＳＦＥＴ（２０）を動作させるための方法であって、
前記少なくとも１つの圧電共振子（２５）の、前記圧電共振子（２５）の共振周波数を有する前記出力信号が、入力信号として、該少なくとも１つのパワーＭＯＳＦＥＴ（２０）のゲート（３０）に送出される
ことを特徴とする、
方法。
【請求項１５】
前記出力信号が、インピーダンス整合および／または周波数調整および／またはクリッピング方法および／または整形方法によって、および／またはオフセットすることによって修正され、該修正された出力信号が、入力信号として、前記少なくとも１つのパワーＭＯＳＦＥＴ（２０）のゲート（３０）に送出される
ことを特徴とする、
請求項１４記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１による、少なくとも１つのパワーＭＯＳＦＥＴ用の電子ドライバ回路に関する。請求項１４によれば、本発明は、本発明による電子ドライバ回路を備えた少なくとも１つのパワーＭＯＳＦＥＴを動作させる方法にも関する。
【０００２】
本発明は、電力変成の分野に関する。パワーＭＯＳＦＥＴに基づく電力コンバータおよび高効率ＨＦ発生器が、ここで主として関係する。
【背景技術】
【０００３】
従来技術から、電気エネルギー変換を目的として、単一のパワーＭＯＳＦＥＴ、または同一トランジスタのハーフ・ブリッジもしくはフル・ブリッジ構成、または相補型トランジスタのプッシュ・プル構成を使用することが知られている。これらは通常、方形波信号によって駆動され、その場合、アスペクト比、振幅位相、およびオプションでデッド・タイムは、回路図およびトランジスタ特性によって変わる。
【０００４】
比較的低いスイッチング周波数では、出力レベルにおける電力損失が主要な不利点である。これらの問題は、スイッチ・オン抵抗ＲＤＳ（оｎ）の低いトランジスタを選択することによって克服することができる。
【０００５】
通常、ＭＯＳＦＥＴの電子ドライバ回路、レギュレーションおよびセーフティ・デバイス、ならびに場合によっては存在する任意のコミュニケーション・デバイスが、特別に統合されたコンポーネント内に一緒にグループ化される。
【０００６】
図１ａは、約１ＭＨｚまでの周波数の場合に使用することのできる典型的な低周波数解決策を示す。所与の全体サイズについて電力レベルを増加させるために、あるいは同じ電力レベルを維持しながらデバイスの全体サイズを低減させるために、そのようなデバイスの動作周波数を上げたいという望みが常にある。パワーＭＯＳＦＥＴは、ナノ秒範囲内の転流時間を達成することができる。しかし、周波数が数メガヘルツまで上がった場合、変換損失は通常、非常に急激に増加する。
【０００７】
転流損失は、ゼロ電流スイッチング（ＺＣＳ）またはゼロ電圧スイッチング（ＺＶＳ）状態を使用することによって、大いに低減させることができる。
【０００８】
しかし、従来の電子電力回路の場合、パワーＭＯＳＦＥＴを、１メガヘルツより上の周波数で動作させることは不可能である。これは、パワーＭＯＳＦＥＴの比較的高い入力キャパシタンスのためである。高周波数では、統合型解決策とディスクリートの解決策はどちらも、高い入力レベル損失を生じる。これは特に、ドライバ信号が高周波方形波信号である場合に当てはまる。変成用途では、効率はそれほど役割を果たさない。したがって、これらの用途には、スイッチ・オン抵抗ＲＤＳ（оｎ）がより高く、ゲート容量がより低く、しきい値電圧値が低いトランジスタを使用することができる。しかし、そのような方法は、周波数が１０ＭＨｚを超える用途には使用することができない。これらの周波数より上では、駆動損失と電流重畳がどちらも非常に大きい。
【０００９】
ＲＬＣ発振回路を用いた典型的な「クラスＥ」ドライバ回路が、図１ｂに示されている。このゲート共振回路では、ゲート内に蓄積されたエネルギーが、次に続く変化において大部分戻されることが可能になっており、それによって、必要な駆動電力量が低減されている。したがって、共振の存在下では、入力インピーダンスがずっと大きい。
【００１０】
入力および出力信号は疑似正弦波信号であるが、トランジスタはスイッチ・モードで動作することに留意されよう。入力コンポーネントを注意深くコーディネーションすることによって、ゼロ電流スイッチング（ＺＣＳ）を実施することができる。
【００１１】
パワー・トランジスタ用の、より具体的には、パワーＭＯＳＦＥＴ用の電子ドライバ回路は、出力ループよりも大きな電流をしばしば呈することが知られている。一般に、外側ループ内でのほうが、ずっと大きな電圧が使用される。電子ドライバ回路が転流損失およびＥＭＩ（電磁干渉）問題の主要な原因であるのは、このためである。この問題は、特に、ＭＯＳＦＥＴゲートの容量性挙動により高調波の割合がより高いという結果によるものである。
【００１２】
ＲＦ回路における駆動損失を低減させる現行の方法は、共振ＬＣドライバを使用するというものである。
【００１３】
所与のトランジスタについて、共振ドライバ回路を用いて達成することのできる改善の大きさは、その典型的な、ゲートのクオリティ・ファクタ（Ｑファクタ）、またはゲート・キャパシタンスの損失角、すなわちＱＧ＝１／ＲＣＧωによって変わる。典型的なゲート抵抗は、０．１から１オームの間にあり、一方、典型的なゲート・キャパシタンスは、３００ｐＦから３０００ｐＦの間である。１０ＭＨｚの周波数の場合、関連するＱファクタは５から５００の範囲内となり、この場合、より小さなゲート・キャパシタンスをもつトランジスタのＱファクタのほうが高い。したがって、比較的大きなＱファクタをもつ共振ドライバ回路が、駆動電力のかなりの低減をもたらす。
【００１４】
共振ドライバ回路内での比較的低い周波数での送出に使用するための、既存のＲＦ実装形態では、重量があり扱いにくい、フェライト・コア付きコイルが使用されている。約１ＭＨｚより上の周波数では、フェライト・コアの使用はもはや不可能である。そのような周波数からは、空芯コイルが通常使用される。そのような空芯コイルは一般に、フェライト・コア・コイルよりもずっと大きい。表皮効果を低減させるために、空芯コイルは、比較的太いワイヤおよび多量の銅材料を有する。これらの空芯コイルは、比較的大きな電流によって横切られ、したがって、それらの大きな寸法のため、比較的大きな距離のところでさえ、大きな磁界が形成される。そのような磁界は、他の利用可能な手段によって、非常に複雑かつコストのかかる形でしか遮ることができない。加えて、空芯コイルは、ドライバ回路内の誘導電流および結果として生じる損傷を回避するために、導電材料から遠ざけておかなければならない。したがって、コイルに、より具体的には空芯コイルに基づく回路は、薄い金属ハウジング内に配置することができない。
【００１５】
要約すると、知られているＲＬＣ共振駆動技術は、場合によっては駆動電力を低減させるのに有用であるにも関わらず、非常に大きな欠点を有すると述べることができる。そのうちの１つが、ドライバ回路が比較的大きな寸法を有し、より具体的には、既存のフェライト制限値より上の周波数で比較的大きな寸法を有する、という点にある。加えて、知られているデバイスに基づいて、比較的大きな放出磁界が生成されてしまう。
【００１６】
米国特許第５，２６４，７３６（Ａ）号または米国特許第７，４５３，２９２（Ｂ２）号および米国特許第７，２８５，８７６（Ｂ１）号には、コイルと共振変成器との構成によって形成される共振駆動の例が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
先に説明したことに基づき、本発明の目的はしたがって、電子ドライバ回路を、電磁干渉が低減されるように提供することである。加えて、従来の電流変成器の周波数制限値が増加または高化されるべきである。困難を伴ってまたは極めて大きなコストをかけてしか遮ることのできない磁界を生成する大型コイルの使用は、なくすべきである。
【課題を解決するための手段】
【００１８】
この目的は、少なくとも１つのパワーＭＯＳＦＥＴ用の電子ドライバ回路であって、少なくとも１つの駆動信号発生器と、少なくとも１つの圧電共振子とを備え、圧電共振子の出力信号が少なくとも１つのパワーＭＯＳＦＥＴのゲートに直接的または間接的に印加される、電子ドライバ回路を通じて達成される。少なくとも１つの駆動信号発生器は、少なくとも１つの圧電共振子に接続される。
【００１９】
少なくとも１つの圧電共振子は、駆動信号発生器と並列または直列に接続することができる。換言すれば、この目的は、１つまたは複数の圧電共振子を適切な電子回路と組み合わせることを通じて達成される。
【００２０】
圧電共振子の使用は、いくつかの一般的考慮事項に基づく。
【００２１】
ＭＯＳＦＥＴによって変わるクリティカル・レベルより上では、ゲート・レベルのところの立ち上がり速度を増加させることは合理的ではない。高周波数では、ゲート・レベルのところで方形波入力信号の代わりに正弦波信号を使用しても、スイッチング損失の増加は無視できるほどである。中間周波数では、より大きなゲート電圧振幅の場合に、最適な立ち上がり速度が得られる。一方、デバイスにとって許容し得る最大ピーク−ピーク値に対するしきい値電圧の必要な立ち上がり速度に達する場合は、最低動作周波数が得られる。完全な正弦波についての最大立ち上がり速度は、以下の式によって示される。
【数１】
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【００２２】
どのようにして、ピーク−ピーク電圧の制限値を超過する必要なく、しきい値レベルにおける立ち上がり速度をさらに改善することができるかについて、もっと後ろの箇所で説明する。
【００２３】
ＭＯＳＦＥＴまたはパワーＭＯＳＦＥＴのゲートは、比較的高いＱファクタ（比較的小さな損失角）において、固有の容量性挙動を呈する。これに基づいて、説明した改善に関連する共振を得るためにインダクタンスとしての働きをするコンポーネントが使用される場合、有利である。
【００２４】
さらに、このコンポーネントは、所望の周波数において比較的大きなＱファクタを有するべきである。
【００２５】
本発明によれば、所望の要件または結果を達成するために、圧電共振子、またはいくつかの圧電共振子を適切な回路と共に組み合わせたものが、このコンポーネントとして使用される。圧電共振子に関連して、多数の知られている材料および周波数のため、圧電共振子に関して多様な構成が可能である。本発明の実施の最も単純な一形態では、標準的な圧電共振子を使用することができる。これらの共振子は、主として薄いチタン酸ジルコン酸鉛（ＰＺＴ）プレートからなり、このプレートは、２つの電極間に配置される。このタイプの圧電共振子は、通常は最も高い電気機械結合係数をもたらす厚さモードで振動する。周波数、デバイス・サイズ、および製造業者に応じて、損失角の逆数として定義される電気的Ｑファクタは、２〜２０ＭＨｚの周波数において１０から１００の間となる。
【００２６】
本発明の実施のさらなる一形態では、圧電共振子が、その電力レベルにおける適切な共振周波数、Ｑファクタ、およびインピーダンス値を呈すべく設計されることが可能である。
【００２７】
電気回路が、並列または直列共振系と関連付けられる、より具体的には、並列または直列接続した圧電共振子と関連付けられることが可能である。圧電共振子の並列構成でも直列構成でも、駆動信号発生器が方形波信号または正弦波信号を発生させることが可能である。方形波信号の場合、駆動信号発生器を、少なくとも１つの圧電共振子に直列に接続することが好ましく、というのも、低インピーダンスは、基本周波数についてのみ得られるためである。このようにして、特に回路のクオリティ・ファクタが非常に高い場合に、高調波が除去される。
【００２８】
大多数の既存の標準的な圧電共振子は、知られているトランジスタの通常の総ゲート・キャパシタンスよりもずっと小さな容量性負荷において、その最良性能を呈する。本発明の実施の好ましい一形態では、電子ドライバ回路が、インピーダンス整合ユニットを有する。好ましくは、インピーダンス整合ユニットは、少なくとも１つの圧電共振子と少なくとも１つのパワーＭＯＳＦＥＴのゲートとの間に接続される。本発明の実施の単純な一形態では、インピーダンス整合ユニットは、並列に接続された、いくつかの圧電共振子を有する。
【００２９】
典型的な圧電共振子は、従来のトランジスタのゲートよりもずっと大きな電圧に耐えることができる。インピーダンス整合ユニットを、容量ブリッジ分圧器として設計することが可能である。例えば、容量ブリッジ分圧器は、パワーＭＯＳＦＥＴのゲートに直列に接続されている第１のコンデンサによって形成することができる。インピーダンス整合ユニットは、パワーＭＯＳＦＥＴのゲートに直列に接続されている少なくとも１つの第１のコンデンサを備えることができる。
【００３０】
本発明の実施のさらなる一形態では、インピーダンス整合ユニットが、第１のコンデンサとパワーＭＯＳＦＥＴの入力キャパシタンスとによって形成される構成に並列に接続されている、少なくとも１つの第２のコンデンサを備える。ブリッジ・デバイスが、すなわち使用された第１のコンデンサだけでは、ゲート・レベルのところに大きすぎる電圧を生成する場合、整合ゲート電圧にとって期待されるキャパシタンスを発生させるために、第２のコンデンサをブリッジ分圧器に並列に接続することができる。
【００３１】
インピーダンス整合ユニットは、容量分圧器として設計することもできる。これは、圧電共振子にとって最適な負荷キャパシタンスを発生させ、またゲート・レベルのところに対応する電圧を発生させるために、使用される。圧電共振子にとって最適な負荷キャパシタンスは、典型的に１０ｐＦである。発生した出力キャパシタンスが最適であれば、共振した場合の圧電電圧は、１００ボルトを上回る値に達することがある。容量分圧器は、ゲート・レベルのところの電圧を低減させるために必要である。典型的には、ゲート・キャパシタンス値は、トレンチＦＥＴ技術に関して数１０ｐＦであり、またはより旧型のＭＯＳＦＥＴの場合には数１００ｐＦである。たいていの場合、第１のコンデンサとＭＯＳＦＥＴの入力キャパシタンスとの直列構成からもたらされる、ゲート・レベルのところの対応する電圧を生成するキャパシタンスは、圧電共振子の最適キャパシタンスよりも小さい。そのような場合、少なくとも１つの圧電共振子にとって適正な負荷キャパシタンスを生成するために、第２のコンデンサが追加される。
【００３２】
圧電共振子の数またはインピーダンス整合ユニット内で使用されるコンデンサの値は、最小入力電力または必要な動作周波数を得るように調整することができる。周波数調整に関連して、ある一定量の余裕があり、というのも、全体的なＱファクタは、一般にあまり高くはなく、また圧電共振子に関連する外部キャパシタンスにほんのわずかしか依存しないためである。
【００３３】
本発明の実施のさらなる一形態では、電子ドライバ回路が、抵抗分圧器を有することが可能である。この結果、抵抗分圧器または抵抗ブリッジを設けることによって、ゲート・レベルのところに電圧オフセットを生成することが可能である。このオフセットは、例えば、立ち上がり速度の最も高い地点をトランジスタのしきい値電圧付近に据え、それによって、出力電圧にとって最大の立ち上がり速度を達成できるようにするために使用される。このオフセット電圧は、「オン」事象と「オフ」事象との間の時間を設けるのにも使用することができる。これは、デッド・タイム制御として知られている。この場合、直列トランジスタにおいて「オフ」だけが切り替えられたのに対して、トランジスタに対する「オン」事象は遅延される。
【００３４】
本発明による電子ドライバ回路では、例えば抵抗分圧器が基準電圧とアースとの間に接続され、少なくとも１つのパワーＭＯＳＦＥＴのゲートのところに、特に電圧オフセットがゲートのところに存在するように、中間電圧が存在する。
【００３５】
本発明の実施のさらなる一形態では、少なくとも１つの圧電共振子と少なくとも１つのパワーＭＯＳＦＥＴのゲートとの間に、少なくとも１つのクリッピング・ユニットがあり、クリッピング・ユニットは、少なくとも２つのダイオード、より具体的には、少なくとも２つのクリッピング・ダイオードまたは少なくとも２つのバラクタを備える。クリッピング・ダイオードを使用することにより、確実にゲート電圧がＭＯＳＦＥＴの制限値を超過しないようになる。
【００３６】
しきい値の領域内で立ち上がり速度を増加させる別の実現可能手段は、バラクタを使用することによって非線形容量性挙動を引き起こすことである。最も単純なケースでは、前述のクリッピング・ダイオードをバラクタで置き換えることができる。クリッピング電圧付近で、バラクタは、より大きなキャパシタンス値を有する。この結果、信号形状の変化が生じる。クリッピング電圧付近で、信号形状が丸められ、それによって、方形波信号により似た信号形状が発生する。前述のクリッピング方法に対する相違は、エネルギーの大部分が失われるのではなく、非線形キャパシタンス過程において蓄積されるということである。この蓄積されたエネルギーは、電圧がもはやクリッピング電圧の付近ではなくなるとすぐに放出される。
【００３７】
順方向電圧付近で、ダイオードまたはバラクタは、好ましくは、高キャパシタンス値を有する。
【００３８】
正弦波信号の場合、より大きな増加速度は、信号振幅を増加させることによってしか達成することができない。そのような場合、ピーク電圧が、トランジスタ内のゲート酸化膜層の破壊を生じさせるおそれがある。したがって、ピーク電圧は、何らかの形でクリッピングされなければならない。前記ダイオードまたはバラクタは、導通の直前に、したがってクリッピングの直前に、最大の過渡キャパシタンスを有する。説明した、ダイオードまたはバラクタが高キャパシタンス値を有する時である、順方向電圧の付近とは、例えば、ダイオードの電圧が順方向電圧から約１ボルトだけ逸れている時に存在する。
【００３９】
クリッピング電圧、したがって散逸に達する直前に、振動エネルギーの大部分が可逆的にダイオード・キャパシタンス内に蓄積される。したがって、この振動エネルギーは失われない。同時に、クリッピング電圧に完全に達していなくても、ほぼ方形波の信号が生成される。換言すれば、ピーク電圧付近でのキャパシタンスの急激な増加により、電圧が制限されるが、損失が生じることはない。
【００４０】
説明したバラクタまたはキャパシタンス・ダイオードを、インピーダンス整合ユニットの手前に設けることが可能である。バラクタ・ダイオードの電圧値およびキャパシタンス値はどちらも一般に比較的高くもあり低くもあるので、キャパシタンス・ダイオード／バラクタをインピーダンス整合ユニットの手前に配置することが、得策となる場合がある。
【００４１】
互いに対して直列に接続されたダイオードは、一方では２つの電圧基準間、特にアースまたはパワーＭＯＳＦＥＴのソース、他方ではパワーＭＯＳＦＥＴのゲートに接続することができる。
【００４２】
好ましくは、ダイオードは、パワーＭＯＳＦＥＴのゲートのところに印加される電圧が２つの電圧基準間の値をとることができるように構成され、電圧基準の値は、ダイオードの電圧基準の値までしか超過され得ない。
【００４３】
本発明の実施のさらなる一形態では、一方ではアースまたはパワーＭＯＳＦＥＴのソースに接続され、他方ではダイオードのアノードに接続されるコンデンサが、電子ドライバ回路内に設けられることが可能である。
【００４４】
実施のこの形態では、連続してレギュレーションした場合、コンデンサのところの電圧は入力方形波信号のピーク−ピーク電圧となる。このようにして、ダイオードはブロックされたままとなり得るが、入力電圧がピーク電圧（上側ダイオードの場合はＶｐｐ、下側ダイオードの場合は０ボルト）付近の値に達した場合、導通にかなり近づき得る。この実装形態は、ダイオードの最大キャパシタンスを常に可能にするが、導通を可能にはしない。実施の一形態では、抵抗またはツェナー・ダイオードが、コンデンサと並列に接続されることが可能である。このようにして、一時的な過電圧を抑制することが可能である。万一偶発的な入力過電圧が発生した場合には、コンデンサは放電することもできる。一方ではアースまたはパワーＭＯＳＦＥＴのソースに接続され、他方ではダイオードのアノードと接続されるコンデンサのキャパシタンスは、好ましくは、ダイオードのキャパシタンスよりも大きい。
【００４５】
電子ドライバ回路内に含めることのできる先に述べた方法およびユニットはいずれも、任意の所望の形で互いに組み合わせることができることに留意されよう。これは、例えば、インピーダンス整合、周波数調整、オフセット、クリッピング方法、ならびに信号形状の変換に関係する。
【００４６】
本発明の実施のさらなる一形態では、本発明による第１の電子ドライバ回路が、本発明による少なくとも１つのさらなる電子ドライバ回路と組み合わされることが可能である。
【００４７】
２つのパワーＭＯＳＦＥＴが、ハーフ・ブリッジ・ドライバ回路内に構成されること、かつ／または４つのパワーＭＯＳＦＥＴが、フル・ブリッジ・ドライバ回路内に構成されることが可能である。
【００４８】
本発明のさらなる一態様は、本発明による電子ドライバ回路を備えた少なくとも１つのパワーＭＯＳＦＥＴを動作させる方法に関する。本発明によれば、少なくとも１つの圧電共振子の、圧電共振子の共振周波数を呈する出力信号が、入力信号として、少なくとも１つのパワーＭＯＳＦＥＴのゲートに送られる。
【００４９】
出力信号は、インピーダンス整合および／または周波数調整および／またはクリッピング方法によって、および／またはオフセットすることによって修正することもでき、修正された出力信号が、入力信号として、少なくとも１つのパワーＭＯＳＦＥＴのゲートに送られる。
【００５０】
本発明による電子ドライバ回路および／または本発明による、少なくとも１つのパワーＭＯＳＦＥＴを動作させる方法は、例えば、単一のパワーＭＯＳＦＥＴに関して使用することができる。このためには、低電流入力が必要であり、その場合、駆動信号発生器によって生成される信号の周波数は、統合されたドライバのこれまでに知られている範囲より上である。例えば、従来のＣＭＯＳ論理またはＴＴＬ論理を使用して、入力方形波信号を圧電共振子に送ることができる。
【００５１】
換言すれば、電子ドライバ回路は、ＣＭＯＳ論理モジュールおよび／またはＴＴＬ論理モジュールを含むことができる。本発明の有利点は、入力回路が、付近に配置されたコイルの磁界に影響を及ぼさないという点に見ることができる。したがって、旧来の共振ドライバと比較して、入力回路と出力回路との間の厳格な分離は必要ない。したがって、本発明による電子ドライバ回路は、より小型かつより軽量になるように設計することができる。本発明による電子ドライバ回路は、単一のハウジング内に組み込むことができる。好ましくは、電子ドライバ回路は、極めて薄く可撓性である。本発明の実施の一形態では、２つの相補型パワーＭＯＳＦＥＴを、旧来のプッシュ・プル・システムの形態で構成し、かつ／または動作させることができる。
【００５２】
すでに述べたように、２つのパワーＭＯＳＦＥＴを、ハーフ・ブリッジ・ドライバ回路内に構成し、かつ／または４つのパワーＭＯＳＦＥＴを、フル・ブリッジ・ドライバ回路内に構成することができる。このタイプの実施形態では、上側（これに関しては図６を参照）を、レベル・シフタ方法によって、ブートストラップ方法を通じて駆動することができる。そのような共振方法は、常時発振システム（全共振コンバータ）内で動作している回路に適していることに留意されたい。
【００５３】
高周波数では、スイッチング・トランジスタ損失は、ゼロ電流スイッチング（ＺＣＳ）またはゼロ電圧スイッチング（ＺＶＳ）状態が達成される場合にのみ、低減させることができる。これらの状態では、共振負荷回路の使用が必要である。パルス幅変調（ＰＷＭ）方法は、そのような回路には適しておらず、というのも、そのような回路は、全てのアスペクト比についてＺＣＳ状態を満足させるとは限らないためである。
【００５４】
出力電圧を制御する最も単純な実現可能手段は、出力ドライバ電圧を設定することである。
【００５５】
電子ドライバ回路に関連する動作周波数は、非常に高い。したがって、絶え間ないレギュレーションが、比較的短い時間内で実施される。典型的には、レギュレーション時間は数マイクロ秒である。このため、例えばバースト持続時間変調に基づくレギュレーション方法が可能である。そのような方法は、バースト・モード・レギュレーションとしても知られている。圧電共振子は、非常に薄く小型になるように設計することができるので、回路内に統合することも、必要な全てのディスクリート要素と共にハウジング内に統合することもできる。電子ドライバ回路は、ＭＯＳＦＥＴと一緒に、単一の標準ＳＯＰハウジング内に統合することができる。
【００５６】
本発明について、実施形態例によって、また図を用いて、以下に説明する。
【図面の簡単な説明】
【００５７】
【図２ａ−２ｂ】並列または直列に接続された圧電共振子を備えた、基本的な電子ドライバ回路を示す図である。
【図３ａ−３ｂ】可能なインピーダンス整合ユニットという観点からの、実施のさまざまな形態を示す図である。
【図４ａ】オーミック分圧器を追加で設けた様子を示す図である。
【図４ｂ−４ｃ】クリッピング・ユニットを設けた様子を示す図である。
【図５ａ−５ｃ】いくつかの整合ユニットの組合せという観点からの、実施の形態を示す図である。
【図６】ハーフ・ブリッジ回路を示す図である。
【図７】フル・ブリッジ回路を示す図である。
【発明を実施するための形態】
【００５８】
図２ａでは、少なくとも１つのパワーＭＯＳＦＥＴの電子ドライバ回路１０が開示されている。この場合、直列共振実装形態が開示されている。図２ａによれば、駆動信号発生器１５が、方形波信号を生成する。図示の圧電共振子２５は、駆動信号発生器１５と直列に接続されている。図２ａに示す実施の形態では、共振周波数が存在する時はインピーダンスが低く、一方、他の周波数ではインピーダンスが非常に高い。図示した、駆動信号発生器１５による方形波信号の発生に加えて、これは、正弦波信号の使用も可能にする。図示のように、ゲート３０のところにまたはゲート・レベルのところに、どんな高調波ももはや存在しない。
【００５９】
図２ｂでは、少なくとも１つのパワーＭＯＳＦＥＴ２０用の電子ドライバ回路１０の実施のさらなる一形態が示されている。この場合、圧電共振子２５は、駆動信号発生器１５と並列に接続されている。換言すれば、図２ｂには、並列共振実装形態が示されている。そのようなケースでは、共振が存在する場合、入力インピーダンスは最大であり、他の周波数では極めて小さい。図２ｂに示す実施の形態では、駆動信号発生器１５は、正弦波信号を発生させなければならない。図２ａおよび図２ｂに示すキャパシタンスＣ０は、ゲート３０のところのキャパシタンス、すなわち総ゲート・キャパシタンスを表している。圧電共振子２５は、測定可能な磁界を全く発生させない。直列共振による除去効果は、駆動電流ループによって発生する外側磁界を支配する高周波高調波の急激な低減をもたらす。
【００６０】
知られている圧電共振子は、最適な負荷キャパシタンスを有し、それは、４ＭＨｚではおよそ４０ｐＦであり、１６ＭＨｚではおよそ１０ｐＦに減少する。これらのキャパシタンス値は一般に、パワーＭＯＳＦＥＴ２０のゲート３０のところのキャパシタンス値よりもずっと低い。したがって、図３ａおよび図３ｂで説明するインピーダンス整合ユニットが、実施のいくつかの形態において必要となる。
【００６１】
図３ａは、単純に設計されたインピーダンス整合ユニット３５を用いて、必要になる圧電要素の数を最小限に抑える、実施の一形態を示す。知られている圧電共振子は、ＭＯＳＦＥＴのゲートよりもずっと高い（典型的には１００ボルトから２００ボルトの範囲内の）電圧に耐えるので、単純なインピーダンス整合ユニット３５は、容量ブリッジ分圧器によって形成することができる。キャパシタンスの低減は、直列接続されたコンデンサＣ１を通じて達成される。下降電圧比を得るために、ゲートのところに加わるキャパシタンスＣ０よりも低いキャパシタンス値を有するコンデンサＣ１が、ゲートに直列に接続される。これに関連して、直列キャパシタンス全体が圧電共振子２５にとって最適な外部キャパシタンスに達する場合、最良の結果が得られる。
【００６２】
キャパシタンスＣ０が、ゲート３０のところにまたはゲート・レベルのところに適切な電圧を達成するには小さすぎる場合、並列に接続されたコンデンサをインピーダンス整合ユニット３５に追加することができる。
【００６３】
そのような追加のコンデンサＣ２は、図３ｂに示されている。これは、圧電共振子２５の高レベル出力側とパワーＭＯＳＦＥＴのソースとの間に位置付けられる。そのキャパシタンスは、例えば、最良の可能なＱファクタを達成することができるようにコンデンサＣ２を可変コンデンサとして設計することによって、変化させることができる。大多数の圧電共振子にとって、Ｑファクタが、外部容量性負荷によって変わることは少ない。この最適なキャパシタンスは、想定周波数に対する入力共振を調整するために使用することができる。
【００６４】
特にゲート３０上に電圧オフセットがあるように、圧電共振子２５とＭＯＳＦＥＴ２０のゲート３０との間にオーミック分圧器４０が接続されている電子ドライバ回路１０が、図４ａに示されている。ゲート３０のところの電圧は、正弦波コンポーネントがゼロ値を交差するとすぐに、または駆動信号発生器１５によって発生した信号が立ち上がり速度のピークに達した時に、ＭＯＳＦＥＴ２０が「オン」から「オフ」に、またはその逆にスイッチするように、調整することができる。オフセット位置は、オプションで、直列トランジスタ・スイッチング動作間のデッド・タイムを制御するために使用することができる。
【００６５】
図４ｂには、クリッピング・ダイオード４５を備えたクリッピング・ユニット５５を有する、別の電子ドライバ回路１０が示されている。クリッピング・ダイオード４５は、ゲート３０のところの電圧が高すぎる値に達するのを妨げる。
【００６６】
対照的に、バラクタ４６を備えたクリッピング・ユニットが、図４ｃに示されている。これに関連して、バラクタ４６によりどのように信号形状が変化するかが示されている。正弦波信号が、ほぼ方形波の信号に変換され得る。順方向電圧付近で、これらのバラクタ４６は高キャパシタンス値を有する。ダイオードの接合キャパシタンスは、正弦波形をクリッピング、すなわち「カット・オフ」する直前に最大となる。好ましくは、バラクタ４６は、ＭＯＳＦＥＴ２０のゲート３０のところのキャパシタンスに類似の、またはそれよりも大きな、最大キャパシタンスを有する。導通付近でバリア層キャパシタンスがずっと大きくなり、それにより、非線形エネルギー蓄積が利用できるようになる。この効果は、方形波により似た電圧形状をもたらし、それにより、損失がダイオード導通により回避または遅延される。
【００６７】
図５ａに示すように、電子ドライバ回路１０は、ＣＭＯＳ論理モジュールまたはＴＴＬ論理モジュール５０を備えることができる。そのような論理モジュール５０を使用して、単一のパワーＭＯＳＦＥＴ２０を高周波数で動作させることができる。ボックス１は、少なくとも１つの圧電共振子２５の出力信号が、インピーダンス整合および／または周波数調整および／またはクリッピング方法および／または整形方法によって、および／またはオフセットすることによって修正され、修正された出力信号が、入力信号として、少なくとも１つのパワーＭＯＳＦＥＴ２０のゲート３０に送られることを表現したプレースホルダを表す。
【００６８】
図５ｂは、オーミック分圧器４０とクリッピング・ダイオード４５の構成との組合せを示す。インピーダンス整合ユニット３５が、コンデンサＣ１およびＣ２によって形成される。したがって、図５ｂは、インピーダンス整合ユニット３５とオーミック分圧器４０との組合せを示す。抵抗Ｒ１およびＲ２に基づいて、オフセットが実施され得る。一方、クリッピング・ユニット５５のバラクタ４６によって、クリッピング方法が実施され得る。
【００６９】
電圧を自動整形／クリッピングする実装形態が、図５ｃに示されている。この場合、順方向電圧付近のほぼ平坦な挙動を呈するために、コンデンサＣ３のキャパシタンスが、キャパシタンスＣ１とＣ２の和よりもずっと大きくなければならない。キャパシタンスＣ０に関して、ＭＯＳＦＥＴ２０のゲート３０のところの電圧がＭＯＳＦＥＴ２０の最大許容値を超過しないように、コンデンサＣ１およびコンデンサＣ２によって形成されるインピーダンス整合ユニット３５は、ゲート３０上に設けられるべきである。
【００７０】
本発明の実施のさらなる一形態では、入力信号内にグリッジが存在することによるクリッピング電圧異常が妨げられるように、高抵抗またはツェナー・ダイオードをコンデンサＣ３と並列に接続することができる。さらに、並列に接続されたこのタイプのツェナー・ダイオードまたは抵抗によって、クリッピング電圧レベルを維持または制限することが可能である。
【００７１】
図６に示すように、本発明による電子ドライバ回路１０を用いて、２つのパワーＭＯＳＦＥＴ２０を１つのハーフ・ブリッジ・ドライバ回路内に構成することが可能である。入力周波数は２〜２０ＭＨｚとすることができる。これにより、高調波の割合が極めて小さな疑似方形波出力信号を発生させることが可能になる。図示のレベル・シフタ３は、図示の上側ＭＯＳＦＥＴ２０を駆動するために使用される。上側論理電圧は、標準的なブートストラップ方法（図示せず）を使用することによって生成することができる。オフセット制御により、重畳電流の低減が可能になる。これは、ＭＯＳＦＥＴ２０の２つのスイッチング動作間のデッド・タイムを制御することによって行われる。
【００７２】
図７には、フル・ブリッジ回路の形の４つのパワーＭＯＳＦＥＴ２０が示されている。この電子ドライバ回路でも、圧電共振子２５は２つだけ必要である。図７による実施形態例では、レベル・シフタは必要ではない。電圧ＶＣＣｏｕｔが電圧Ｖｃｃよりもずっと高い場合、ハーフ・ブリッジ構造が逆位相で作動されれば有利である。
【符号の説明】
【００７３】
１０  電子ドライバ回路
１５  駆動信号発生器
２０  ＭＯＳＦＥＴ
２５  圧電共振子
３０  ゲート
３５  インピーダンス整合ユニット
４０  オーミック分圧器
４５  クリッピング・ダイオード
４６  バラクタ
５０  論理モジュール
５５  クリッピング・ユニット
【図１ａ】
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【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６】
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【図７】
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【国際調査報告】
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2019513002.tif 000019
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