(57)【要約】  半導体デバイスが、複数のサブコアを有する処理コアと、複数のサブコアの第１のサブコアから第２のサブコアまで広がる複数の電力レールと、複数の電力レールは、第１のサブコアと第２のサブコアとの各々に動作電圧を提供するように構成され、および第１のサブコアと第２のサブコアとの間の境界を定義する複数のセルと、セルの各々は、それぞれの電力レールにおける不連続部を提供し、ここにおいて、不連続部は、半導体デバイスの１つより多くの層において、それぞれの電力レールにおけるブレークを含む、を含む。
2019517152.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
複数のサブコアを有する処理コアと、
前記複数のサブコアの第１のサブコアから第２のサブコアまで広がる複数の電力レールと、前記複数の電力レールは、前記第１のサブコアと前記第２のサブコアとの各々に動作電圧を提供するように構成される、および
前記第１のサブコアと前記第２のサブコアとの間の境界を定義する複数のセルと、前記セルの各々は、それぞれの電力レールにおける不連続部を提供し、ここにおいて、前記不連続部は、前記半導体デバイスの１つより多くの層において、前記それぞれの電力レールにおけるブレークを含む、
を備える、半導体デバイス。
【請求項２】
前記セルの各々は、
第１のＶＤＤコンタクトと、および
第２のＶＤＤコンタクトと、前記第１および第２のＶＤＤコンタクトは、前記半導体デバイスの基板の共通のＮ型ドープ領域内に形成されている、
を備える、請求項１に記載の半導体デバイス。
【請求項３】
前記第１のＶＤＤコンタクトは、前記第１のサブコアに対応する前記境界の側にある前記それぞれの電力レールに結合され、および前記第２のＶＤＤコンタクトは、前記第２のサブコアに対応する前記境界の側にある前記それぞれの電力レールに結合される、請求項２に記載の半導体デバイス。
【請求項４】
前記第１のＶＤＤコンタクトおよび前記第２のＶＤＤコンタクトは、前記Ｎ型ドープ領域のドープされた半導体材料と直接的に結合されない、請求項２に記載の半導体デバイス。
【請求項５】
各電力レールは、ＶＳＳに関する導電線およびＶＤＤに関する導電線を含み、ここにおいて、ＶＤＤに関する前記導電線は、前記不連続部を含む、請求項１に記載の半導体デバイス。
【請求項６】
前記セルの各々は、
浮遊ゲート構造と、および
前記セルのエクステントに沿った複数のディフュージョンブレークと
を備える、請求項１に記載の半導体デバイス。
【請求項７】
前記複数の電力レールに対して垂直でありかつ前記第１のサブコア内の前記複数の電力レールと結合された追加の電力レールと、および
前記追加の電力レールにおける不連続部を提供する追加のセルと
をさらに備える、請求項１に記載の半導体デバイス。
【請求項８】
前記セルの各々は、３グリッドユニット以下の幅を有する、請求項１に記載の半導体デバイス。
【請求項９】
前記第１のサブコアおよび前記第２のサブコアは、別個の電力ドメインにあり、およびここにおいて、前記別個の電力ドメインは、別個の電源に対応する、請求項１に記載の半導体デバイス。
【請求項１０】
半導体チップであって、
前記半導体チップの半導体材料内に配置された複数の処理コアと、前記コアのうちの第１のものは、第１のサブコアと第２のサブコアとを有する、
前記第１のサブコアから前記第２のサブコアまで広がる電力レールと、前記電力レールは、前記半導体材料内の導電線を含む、および
前記電力レール上で前記第１のサブコアと前記第２のサブコアとに隣り合うセルと、前記セルは、前記導電線の複数の金属層において、前記電力レールにおける不連続部を提供する、
を備える、半導体チップ。
【請求項１１】
前記セルは、
第１のＶＤＤコンタクトと、および
第２のＶＤＤコンタクトと、前記第１および第２のＶＤＤコンタクトは、前記半導体チップの基板の共通のＮ型ドープ領域内に形成されている、
を備える、請求項１０に記載の半導体チップ。
【請求項１２】
前記第１のＶＤＤコンタクトは、前記第１のサブコアにおいて前記電力レールに結合され、および前記第２のＶＤＤコンタクトは、前記第２のサブコアにおいて前記電力レールに結合される、請求項１１に記載の半導体チップ。
【請求項１３】
前記第１のＶＤＤコンタクトおよび前記第２のＶＤＤコンタクトは、前記Ｎ型ドープ領域のドープされた半導体材料と直接的に結合されない、請求項１１に記載の半導体チップ。
【請求項１４】
前記電力レールは、ＶＳＳに関する導電線およびＶＤＤに関する導電線を含み、ここにおいて、ＶＳＳに関する前記導電線は、前記セルを連続的に通る、請求項１０に記載の半導体チップ。
【請求項１５】
前記第１のサブコアおよび前記第２のサブコアは、別個の電力ドメインにある、請求項１０に記載の半導体チップ。
【請求項１６】
前記電力レールに対して垂直でありかつ前記第１のサブコア内の前記電力レールと通信状態にある追加の電力レールと、および
前記追加の電力レールにおける不連続部を提供する追加のセルと
をさらに備える、請求項１０に記載の半導体チップ。
【請求項１７】
前記セルは、
前記半導体チップの基板上に配置されかつトランジスタに関連付けられていないゲート構造
を備える、請求項１０に記載の半導体チップ。
【請求項１８】
処理コアを有する半導体チップであって、前記処理コアは、
第１のサブコアと、
第２のサブコアと、
前記第１のサブコアと前記第２のサブコアとに電力を分配するための手段と、および
前記半導体チップのマルチプルの金属層において、前記電力を分配する手段における不連続部を提供するための手段と、ここにおいて、前記第１のサブコアと前記第２のサブコアとの間の境界が、前記第１のコアと前記第２のコアとに隣り合う前記不連続部を提供する手段によって定義される、
を備える、半導体チップ。
【請求項１９】
前記不連続部を提供する手段は、前記境界において複数のセルを含み、ここにおいて、前記セルの各々は、
第１のＶＤＤコンタクトと、および
第２のＶＤＤコンタクトと、前記第１および第２のＶＤＤコンタクトは、前記半導体チップの基板の共通のＮ型ドープ領域内に形成されている、
を備える、請求項１８に記載の半導体チップ。
【請求項２０】
前記第１のＶＤＤコンタクトは、前記第１のサブコアに対応する前記境界の側にあるそれぞれの電力レールに結合され、および前記第２のＶＤＤコンタクトは、前記第２のサブコアに対応する前記境界の側にある前記それぞれの電力レールに結合される、請求項１９に記載の半導体チップ。
【請求項２１】
前記第１のＶＤＤコンタクトおよび前記第２のＶＤＤコンタクトは、前記Ｎ型ドープ領域のドープされた半導体材料と直接的に結合されない、請求項１９に記載の半導体チップ。
【請求項２２】
前記電力を分配する手段は、複数の電力レールを備え、およびここにおいて、前記不連続部を提供する手段は、前記電力レールが前記第１のサブコアから前記第２のサブコアまで広がる部分において前記境界を定義する複数のセルを備える、請求項１８に記載の半導体チップ。
【請求項２３】
各電力レールは、ＶＳＳに関する導電線およびＶＤＤに関する導電線を含み、ここにおいて、ＶＳＳに関する前記導電線は、前記セルによって提供される不連続部を含まない、請求項２２に記載の半導体チップ。
【請求項２４】
前記処理コアは、グラフィックス処理ユニット（ＧＰＵ）を備え、およびここにおいて、前記第１のサブコアは、シェーダユニットを備え、およびここにおいて、前記第２のサブコアは、アキュムレータユニットを備える、請求項１８に記載の半導体チップ。
【請求項２５】
前記第１のサブコアおよび前記第２のサブコアは、別個の電力ドメインにあり、および、さらにここにおいて、前記別個の電力ドメインは、別個の電源に対応する、請求項１８に記載の半導体チップ。
【請求項２６】
第２のサブコアに電力を提供しながら、第１のサブコアを電力崩壊させることと、ここにおいて、前記第１のサブコアおよび前記第２のサブコアは、半導体チップ上の処理コアにおいてインプリメントされ、ここにおいて、前記第１のサブコアと前記第２のサブコアとの間の境界が、前記半導体チップのマルチプルの層において複数の電力レールにおける不連続部を提供する複数のセルを含む、および
前記第１のサブコアを電力崩壊させることとは独立して、前記第２のサブコアを電力崩壊させることと
を備える方法。
【請求項２７】
前記第１のサブコアと前記第２のサブコアとを同時に電力崩壊させることをさらに備える、請求項２６に記載の方法。
【請求項２８】
前記第２のサブコアと前記第１のサブコアとに同時に電力を提供することをさらに備える、請求項２６に記載の方法。
【請求項２９】
前記セルの各々は、
第１のＶＤＤコンタクトと、および
第２のＶＤＤコンタクトと、前記第１および第２のＶＤＤコンタクトは、前記半導体デバイスの基板の共通のＮ型ドープ領域内に形成されている、
を備える、請求項２６に記載の方法。
【請求項３０】
前記第１のＶＤＤコンタクトおよび前記第２のＶＤＤコンタクトは、前記Ｎ型ドープ領域のドープされた半導体材料と直接的に結合されない、請求項２６に記載の方法。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[0001]本願は、２０１６年５月２３日に出願された米国非仮特許出願第１５／１６２，４５２号の優先権を主張し、これは、全ての適用可能な目的のために、および以下にその全体が完全に記載されているかのように、その全体が参照により本明細書に組み込まれている。
【技術分野】
【０００２】
[0002]本願は、処理デバイスの設計に関し、およびより具体的には、処理デバイスにおけるサブコア（sub cores）および電力ドメインを分離することに関する。
【背景技術】
【０００３】
[0003]スマートフォンのようなモバイルコンピューティングデバイスは、計算能力を提供するためにマルチコアチップを含む。処理コアの例は、デジタルシグナルプロセッサ（ＤＳＰ）コア、グラフィックス処理ユニット（ＧＰＵ）、中央処理ユニット（ＣＰＵ）、モデム、およびカメラコアを含む。各コアは、マルチプルのサブコアを有し得る。例えば、ＧＰＵは、サブコアとしてシェーダおよびアキュムレータを含み得、ＤＳＰおよびＣＰＵは、サブコアとして異なる処理ユニットをそれぞれ含み得る。
【０００４】
[0004]さらに、異なるサブコアの各々は、別個の電力ドメインに属し得る。例示として、コアは、所与の時間において使用されていないサブコアに関して完全に（altogether）電力をオフにすること、またはサブコアへの電圧を低減させることによって、電力消費を節約するようにプログラムされ得る。そのサブコアの使用時に、プロセッサは、そのサブコアに全電力を戻す。換言すれば、異なるサブコアの各々は、独立に電力供給され、および独立にオンおよびオフにされ得る。
【０００５】
[0005]１つの従来の例において、異なるサブコアの各々は、矩形または直線的な（rectilinear）形状として形づくられる。コアの設計の間、異なるサブコアの各々は、異なるチームに属し、および各チームは、異なるサブコアが共に配置され得るように、作業すべき（to work with）特定の形状を割り当てられる。各チームは、これら形状が最終製品において共にフィット（fit together）すべきであるという目標とともに、それが与えられた形状にフィットするようにそのサブコアを設計する。いくつかの量の面積によって互いから分離された、これらの明確に定義された矩形または直線的な形状は、電力ドメインの区分化を単純化する。しかしながら、これら形状間の空間は、時に無駄であると考えられ得る一方で、いくつかのアプリケーションでは、デバイスの小型化が優先事項であるので、半導体ダイ上の空間は非常に重要視される（highly valued）。
【０００６】
[0006]さらに、特定の形状に設計チームを割り当てることを含む設計プロセスは、適切にコンパートメント化され（well compartmentalized）、および効率的であり得るが、それは、設計チームの１つまたは複数が、それに与えられた形状が、それが制約を満たすことを可能にしない可能性があることを決定したとき、マルチプルの繰返しを必要とし得る。制約は、例えば、データタイミング制約および電力制約を含む。繰返しは、異なる設計チーム間でのネゴシエーションと、およびコアプロジェクトのマネージャとを必要とし得る。いくつかの繰返し後、設計は、共に組み立てられかつテープアウト（taped out）される準備ができ得る。
【０００７】
[0007]現在、コア間の空間に関してより効率的である設計と、およびより効率的でありかつより少ない繰返しを有する設計プロセスとの必要性がある。
【発明の概要】
【０００８】
[0008]様々な実施形態は、処理デバイス上で不規則な形状（irregular shapes）を使用してサブコアをインプリメントするシステムおよび方法を含む。このような不規則な形状は、電力遮断器セル（power breaker cells）の使用によって促進され得、これは、異なる電力ドメインを分離させるように、電力レール内に不連続部（discontinuities）を提供する。
【０００９】
[0009]一実施形態において、半導体デバイスが、複数のサブコアを有する処理コアと、複数のサブコアの第１のサブコアから第２のサブコアまで広がる複数の電力レールと、複数の電力レールは、第１のサブコアと第２のサブコアとの各々に動作電圧を提供するように構成され、および第１のサブコアと第２のサブコアとの間の境界（boundary）を定義する複数のセルと、セルの各々は、それぞれの電力レールにおける不連続部を提供し、ここにおいて、不連続部は、半導体デバイスの１つより多くの層において、それぞれの電力レールにおけるブレーク（a break）を含む、を含む。
【００１０】
[0010]別の実施形態において、半導体チップが、半導体チップの半導体材料内に配置された複数の処理コアと、これらコアのうちの第１のものは、第１のサブコアと第２のサブコアとを有し、第１のサブコアから第２のサブコアまで広がる電力レールと、電力レールは、半導体材料内の導電線を含み、および電力レール上で第１のサブコアと第２のサブコアとに隣り合う（abutting）セルと、セルは、導電線の複数の金属層において電力レールにおける不連続部を提供する、を含む。
【００１１】
[0011]別の実施形態において、半導体チップが、処理コアを有し、処理コアは、第１のサブコアと、第２のサブコアと、第１のサブコアと第２のサブコアとに電力を分配するための手段と、および半導体チップのマルチプルの金属層において電力を分配する手段における不連続部を提供するための手段と、ここにおいて、第１のサブコアと第２のサブコアとの間の境界が、第１のコアと第２のコアとに隣り合う不連続部を提供する手段によって定義される、を含む。
【００１２】
[0012]なお別の実施形態において、方法が、第２のサブコアに電力を提供しながら、第１のサブコアを電力崩壊させることと（power collapsing）、ここにおいて、第１のサブコアおよび第２のサブコアは、半導体チップ上の処理コアにおいてインプリメントされ、ここにおいて、第１のサブコアと第２のサブコアとの間の境界が、半導体チップのマルチプルの層において複数の電力レールにおける不連続部を提供する複数のセルを含み、および第１のサブコアを電力崩壊させることとは独立して、第２のサブコアを電力崩壊させることとを含む。
【図面の簡単な説明】
【００１３】
【図１】[0013]図１は、一実施形態に従って、マルチプルのサブコアを有する例となる処理コアを例示する簡略化された図である。
【図２】[0014]図２は、一実施形態に従って適合される電力遮断器セルの簡略化された図である。
【図３】[0015]図３は、一実施形態に従って適合される例となる電力遮断器セルの例示である。
【図４】[0016]図４は、一実施形態に従って適合される例となる電力遮断器セルの例示である。
【図５】[0017]図５は、一実施形態に従って、電力遮断器セルが電力ドメイン境界において他の複数のセルに隣り合う例となるインプリメンテーションを示す。
【図６】[0018]図６は、例となるインプリメンテーションを例示し、ここにおいて、マルチプルの電力遮断器セルが、一実施形態に従って、２つの別個の電力ドメイン間の境界線（border）を作成する。
【図７】[0018]図７は、例となるインプリメンテーションを例示し、ここにおいて、マルチプルの電力遮断器セルが、一実施形態に従って、２つの別個の電力ドメイン間の境界線を作成する。
【図８】[0019]図８は、例となる配置の例示であり、ここにおいて、電力遮断器セルは、一実施形態に従って、金属ストラップにおける不連続部を提供する。
【図９】[0020]図９は、一実施形態に従って、半導体デバイスにおいてインプリメントされる電力遮断器セル９０１の例示である。
【図１０】[0021]図１０は、一実施形態に従って、図２−図６のそれらのような、電力遮断器セルを用いたチップを設計する例となる方法のフロー図の例示である。
【図１１】[0022]図１１は、一実施形態に従って、サブコアを電力崩壊させる例となる方法のフロー図の例示である。
【発明を実施するための形態】
【００１４】
[0023]様々な実施形態は、コア内の不規則な形状のサブコアを提供し、ここで、これらのサブコアの各々は、独立に電力供給される。例が、図１において示される。これは、従来のサブコアの厳密に矩形のまたは直線的な形状とは対照的である。
【００１５】
[0024]サブコアの形状は、電力遮断器セルの使用によって促進される。電力遮断器セルは、設計段階の間に、電力レールにおける不連続部を提供するスタンダードライブラリセルを含む。例えば、多くの電力レールが、コアの寸法（a dimension）を横断し、および複数のサブコアのうちのマルチプルのものを横切り（intersect）得る。１つのサブコアと別のサブコアとの間の境界において、電力遮断器セルは、少なくとも電力レールにおいてその境界を定義する。
【００１６】
[0025]電力遮断器セルの各々は、２つのサブコアと隣り合い、およびこれらサブコアは、別個の電力ドメインにある。電力遮断器セルによって提供される不連続部は、各サブコアが別個に電力供給されることを可能にする。したがって、プロセッサコアは、所与の時間において、および他のサブコアとは独立して、サブコアのうちの１つまたは複数をパワーダウンし得る。
【００１７】
[0026]この例を続けると、様々な実施形態は、電力遮断器セルそれら自体に関する設計を含む。実施形態の範囲は、いずれかの特定の幅にも限定されないが、１つの例となる実施形態は、比較的狭い−２つまたは３つのいずれかのグリッドユニットの電力遮断器セルを含む。電力遮断器セルは、それらの間に不連続部を備えた、ＶＤＤに関する２つの電力レールコンタクトを含み、およびそれは、マルチプルの金属層内に不連続部を提供する。電力遮断器セルはまた、接地またはＶＳＳに関する少なくとも１つのコンタクトを含む。電力遮断器セルは、ＶＤＤに関するその２つの電力レールコンタクトが同じＮウェル内に形成されるようにインプリメントされ得る。さらに、電力レールコンタクトは、電力遮断器セルの境界内のＮウェルへの物理的電気的結合を省略し得る。
【００１８】
[0027]様々な実施形態は、従来の解決策に対して利点を提供し得る。例えば、サブコアに関して不規則な境界を有する設計は、不規則な形状が、規定された矩形または直線的な形状内にフィットするように強制されないので、それらのサブコア間の空間を低減し得る。したがって、チップの面積は、より効率的に使用され得る。
【００１９】
[0028]図１は、マルチプルのサブコアを有する例となる処理コアを例示する簡略化された図である。図１における外側の矩形形状は、コアを表し、およびサブコア０．．．サブコア３とラベル付けされた不規則な形状は、サブコアである。図１において留意すべきは、サブコアは、矩形形状でなく、またそれらは直線的な形状でもないことである。代わりに、サブコアの形状は、単に互いの境界に、および全体としてのコアに適合し、それによって、様々な不規則な形状を作成する。これは、従来のサブコアのレイアウト、ここにおいて、サブコアの各々は、矩形形状または直線的な形状である、とは著しく異なる。
【００２０】
[0029]この例を続けると、異なるサブコアの各々は、サブコアが独立に電力供給されるように、異なる電力ドメインに対応する。この例では、電力ドメイン境界は、コアの電力レールにおける不連続部を作成するスタンダードセルの使用によって、サブコアの境界の不規則な形状に適合する。例えば、電力レール構造は、コアの一方から他方まで横に（この例では、水平）伸び、およびマルチプルのサブコアを横断する。電力レールは、半導体デバイスの金属層においてインプリメントされ、および所与のレールは、電源と接地または電源と相補的な電源（complementary power）を含み得る。様々な実施形態は、電力遮断器セルを含むことによって、電力レール構造において不連続部を配置（place）し得る。電力遮断器セルの例が、図２に示される。
【００２１】
[0030]図２は、一実施形態に従って適合される電力遮断器セル２００の簡略化された図である。電力遮断器セル２００は、図１のサブコアの境界において、電力レールにおける不連続部を作成するために使用され得る。
【００２２】
[0031]図２は、単一の電力レール構造の一部分を含み、および図１のコアは、その横寸法にわたって伸びる多数の電力レール構造を含むであろうことが理解される。電力遮断器セル２００は、スタンダードセルであり、およびそれは、ＡＮＤゲートのような、ゲートに対応する粒度のレベル（level of granularity）にある。それが製造されるとき、電力遮断器セル２００は、電力レール構造における金属の削除された部分２０１を含む。図１の例において、１つのサブコアと別のサブコアとの間の不規則な境界は、境界において電力レールを不連続にする電力遮断器セルを含む。所与の境界は、数百または数千の電力遮断器セルを含み得る。図２の例において、設計は、各電力ドメインが独立にオンまたはオフされ得るように、電力の第１のソースと通信状態にある左側のＶＤＤレール２０４と、および電力の第２のソースと通信状態にある右側のＶＤＤレール２０６とをさらに含むであろう。示されるように、接地レール（ground rail）２０８は、電力遮断器セル２００によって遮断されて（broken）いないが、しかしながら、いくつかの実施形態においては、他の電力遮断器セルが、同様に接地レールを遮断し得る。
【００２３】
[0032]図１のコアに関する設計プロセスは、従来のコアに適用される従来の設計プロセスとは異なる。例えば、従来のコアに関する設計プロセスは、異なるサブコアの各々に割り当てられている直線的な形状を含むであろうと共に、異なるチームが、異なるサブコアの各々に対して作業する。割り当てられた形状が、特定のサブコアが制約に従うのを阻止する場合には、直線的な形状は、他のサブコアに関するチームと、およびコアマネージャとのネゴシエーションの繰返しプロセスを通じて変更され得る。対照的に、図１のコアに関する設計プロセスは、最初に、割り当てられた直線的な形状なしで済まし（dispenses with）、およびコア自体の大きい矩形形状内に共に複数のサブコアをレイアウトするための共同作業を含む。電力遮断器セルは、設計プロセスの終わり近くに配置され得、および適宜、設計プロセスのもっと後の繰返しの間に移動されることさえあり得る。これは、図１０に関連してより詳細に記述される。図１のコアの設計プロセスの利点は、個々のサブコアの形状がより制約されてないので、それが、より少ない繰返しをもたらし得ることである。図１のコアの設計プロセスの別の利点は、それが、サブコア間の境界における空いている空間の量を低減させ得ることである。
【００２４】
[0033]図３は、一実施形態に従って適合される例となる電力遮断器セル３００の例示であり、および図２に示されたものよりも、より詳細に示される。電力遮断器セル３００は、３−グリッド電力遮断器セルである。ＶＤＤレール３１０は、２つの部分−左側にある第１のＶＤＤコンタクト３１０ａおよび右側にある第２のＶＤＤコンタクト３１０ｂに分割され、図２のレール部分２０４および２０６と同様である。電力遮断器セル３００は、ＶＤＤレール３１０における不連続部３１１を含み、それによって、電力ドメインを分離している。ＶＳＳレール３１２は、不連続部なしに、電力遮断器セル３００の横寸法にわたって伸びる。３２０とラベル付けされたボックスは、Ｎウェル（および、例えば、Ｐ型基板上の半導体のＮ型ドープ領域）であり、およびＶＤＤコンタクト３１０ａおよび３１０ｂの両方が、同じＮウェル３２０中にある。さらに、電力遮断器セル３００は、ＶＤＤコンタクト３１０ａおよび３１０ｂが、Ｎウェルのドープされた半導体材料と直接的に通信状態にないので、セルの境界内にウェルの接合（well tying within the boundaries of the cell）を含まない。
【００２５】
[0034]無論、実施形態の範囲は、３−グリッド電力遮断器セルに限定されない。例えば、図４は、一実施形態に従って、例となる２−グリッド電力遮断器セル４００の例示であり、およびそれは、その幅において１つ少ないグリッドを含むが、図３の電力遮断器３００セルと実質的に同様である。２−グリッド電力遮断器セル４００もまた、共通Ｎウェル内でインプリメントされ、およびセルの境界内にウェルの接合を含まない。
【００２６】
[0035]電力遮断器セル３００および４００は、いずれかの適切な方法において、およびいずれかの適切な材料を使用して製造され（fabricated）得る。一例では、電力遮断器セル３００および４００は、浮遊ゲート３０１を含む。浮遊ゲート３０１は、例えば、いずれかのトランジスタとも関連付けられていないポリシリコンゲートを含み得る。ディフュージョンブレーク（diffusion breaks）３０２が、セルの寸法エクステント（dimensional extent）に沿って配置され、およびまた、電力遮断器セルの境界にわたってイオンの拡散を阻止するために、ポリシリコンまたは他の適切な材料を使用して製造され得る。アイテム３０３は、金属構造を含み、これらは、トランジスタのソースまたはドレインにおいて使用されるであろうコンタクトと同様であるが、この例では、いずれかのトランジスタにも関連付けられていない。ＶＤＤコンタクト３１０ａおよび３１０ｂおよびＶＳＳレール３１２もまた、それらは金属構造３０３とは異なる層において構築され得るが、金属である。
【００２７】
[0036]上述されたように、電力遮断器セル２００、３００、４００は、ライブラリにおけるスタンダードセルである。したがって、電力遮断器セル２００、３００、４００は、データベースにおけるデータとして具現化され得、ここで、データは、どのように半導体ウエハ(semiconductor wafer)においてセルを作成するかを記述する。無論、別の観点からは、電力遮断器セル２００、３００、４００は、ウエハの一部としてか、あるいはダイシングされたチップの一部としてかにかかわらず、半導体基板上で物理的に具現化され得る。図３および図４は、スタンダードセルの一部として記述されるか、あるいはシリコンにおいて物理的にインプリメントされるかにかかわらず、様々な実施形態において使用され得る物理的特徴を例示する。
【００２８】
[0037]電力遮断器セル２００、３００、４００は、異なる電力ドメインにおける２つのサブコアを分離するために、コア設計内で使用され得る。したがって、所与の電力遮断器セルは、その左側にある別のスタンダードセルと、およびその右側にあるなお別のスタンダードセルとに隣り合い得、ここで、これらの別のスタンダードセルは、異なるサブコアに対応する。このような事例では、ＶＤＤコンタクト３１０ａは、左側からのＶＤＤレール部分と電気通信状態にあり、およびＶＤＤコンタクト３１０ｂは、右側からのＶＤＤレール部分と電気通信状態にあるであろう。同様に、ＶＳＳレール３１２は、左側と右側との両方にある他のＶＳＳレール部分と電気的に接触しているであろう。この件では、所与の電力遮断器セルは、２つのサブコア間の境界において、電力レールにおける電気的な不連続部を提供する。
【００２９】
[0038]図５は、電力遮断器セル４００が、他のセル５０１および５０２に隣り合う、例となるインプリメンテーションを示す。ＶＤＤ電力レール５１１における不連続部５１０が存在し、およびＶＤＤコンタクト３１０ａおよび３１０ｂは、ＶＤＤ電力レール５１１の金属と電気的に結合される。ＶＳＳ電力レール５１２は、図５に示される部分の幅全体にわたって連続的であり、ＶＳＳレール３１２に帰属可能な（attributable to）部分を含む。
【００３０】
[0039]セル５０１は、第１の電力ドメインにおける第１のサブコアに関連付けられ得、およびセル５０２は、第２の電力ドメインにおける第２のサブコアに関連付けられ得る。電力遮断器セル４００は、２つの電力ドメインに隣り合い、および電力レールの不連続部５１０を提供する。あるいは、言い換えれば、電力遮断器セル４００は、２つのサブコアおよび２つの電力ドメインの間の境界線を表す。ＶＤＤ電力レール５１１およびＶＳＳ電力レール５１２の両方が、１つの電力ドメインから別のものまでおよび１つのサブコアから別のものまで広がると共に、電力遮断器セル４００は、これらサブコアおよび電力ドメインの間の境界を提供する。
【００３１】
[0040]所与のサブコアは、数百または数千の他のスタンダードセルを含むであろうことが理解され、およびそれらの追加のスタンダードセルは、ここでは図示されない。いずれにしても、２つのサブコア間の境界線は、図５に示される部分の上および下に伸びているであろう。そして、サブコア全体を見ることを可能にする抽象度において見られたとき、２つのサブコア間の境界線は、境界線の不規則な形状を定義する数百または数千の同様の電力遮断器セルを含むであろう。
【００３２】
[0041]図６は、例となるインプリメンテーションを例示し、ここにおいて、マルチプルの電力遮断器セルが、２つの別個の電力ドメイン、ドメインＡおよびドメインＢ、の間の境界線６０１を作成する。電力遮断器セルの例が、電力遮断器セル６０２であり、これは、上記で記述された電力遮断器セル２００、３００、４００と同様であり得る。
【００３３】
[0042]図６における横線は、ＶＤＤレールおよびＶＳＳレールを表す。例えば、ＶＤＤレール６１１は、ＶＳＳレール６１２と対をなし、およびそれら両方が、電力遮断器セル６０２に関連付けられる。電力遮断器セル６０２は、ＶＤＤレール６１１における不連続部を提供し、およびまた、ＶＳＳレール６１２において不連続部を提供することも提供しないこともあり得る。
【００３４】
[0043]この例では、電力は、ＶＤＤレールへの分配に関する金属ストラップ６２１−６２４によって電力ドメインＡおよびＢに提供される。図６は、トップダウンの例示を提供し、および金属ストラップ６２１−６２４は、ＶＤＤレール６１１およびＶＳＳレール６１２によって例示される、より小さい金属線のものとは異なる金属層においてインプリメントされることが理解される。金属ストラップ６２１−６２４は、ビア(vias)（図示せず）を使用して、ＶＤＤレール６１１およびＶＳＳレール６１２によって例示される、それらの漸進的に（progressively）より小さい金属線につながれる（tap）。金属ストラップ６２１−６２４は、電流に関する低抵抗経路を提供するために、および冗長性を可能にするために相互接続される。例えば、金属ストラップ６２１および６２２は、電力ドメインＡに属し、およびそれらは、異なる金属層に達しかつＶＤＤレール６１１およびＶＳＳレール６１２によって例示されるより小さい金属線に結合するビア（図示せず）によって相互接続される。同様に、金属ストラップ６２４および６２３は、電力ドメインＢに属し、これらもまた、ＶＤＤレール６１１およびＶＳＳレール６１２によって例示されるより小さい金属線に結合されたビアによって相互接続される。
【００３５】
[0044]電力遮断器セルは、１つまたは複数の金属層におけるそれらそれぞれのＶＤＤレール（および場合によっては、ＶＳＳレール）において不連続部を提供する。例えば、２つ以上の金属層を使用して電力を分配する設計では、電力遮断器セルは、それらの２つ以上の金属層における不連続部を提供し得る。
【００３６】
[0045]ドメインＡとＢの間の境界線６０１は、この抽象度では、不規則な形状をとる。ゲートそれら自体のスケールで見たとき、不規則な形状は、直線的であるように見え得るが、所与のゲートよりも一桁大きいまたは二桁大きいスケールで見ると、境界線６０１は、不規則な形状であるように見える。図１におけるサブコア間の境界のビューは、不規則な形状を強調表示している。実際には、図６における境界線６０１のビューは、図１の例示的な境界のうちの１つの小さいセクションのみであり得る。
【００３７】
[0046]図６に示されていないが、電力ドメインＡおよび電力ドメインＢは、この実施形態において、別個の電源（power supplies）と通信状態にあり得る。例えば、電源は、電力管理集積回路（ＰＭＩＣ：Power Management Integrated Circuit）を含み得、いくつかの実施形態において、金属ストラップ６２１および６２２は、第１のＰＭＩＣと通信状態にあり得、一方、金属ストラップ６２３および６２４は、第２のＰＭＩＣと通信状態にあり得る。これは、どのように２つの異なる電力ドメインが、半導体デバイス内に共存し得るかの一例である。別の例では、単一の電源が、両方の電力ドメインＡおよびＢに電力を提供し得、およびスイッチを含む電力分配ネットワークが、電源とストラップ６２１−６２４との間でインプリメントされ得る。これらスイッチは、各電力ドメインを別個に電力供給するために開閉され得る。実施形態の範囲は、電力分配ネットワークに関するいずれかの特定の電力スキームにも限定されない。
【００３８】
[0047]様々な実施形態は、電力ドメインを互いに独立して電力崩壊させることを含む。例えば、いくつかの省電力技法が、そのサブコアが使用されていないときに、所与のサブコアへの電力を完全に除去すること（電力崩壊させること）または電圧を低減させることを含む。例えば、特定のカメラサブコアが使用されていないとき、電源は、それらのサブコアが異なる電力ドメインにあると仮定して、同時に、他のサブコアに電力を提供しつつ、その特定のサブコアに電力を提供することを停止し得る。図２−図６の電力遮断器セルは、電力ドメインの分離を可能にし、それによって、サブコアが互いに独立して電力供給されることを可能にし、互いに独立してサブコアを電力崩壊させることを含む。
【００３９】
[0048]図７は、一実施形態に従って、電力ドメインＡと電力ドメインＢとの間の別の境界線７０１の例示を提供する。例えば、図７に示される境界線７０１のセクションは、ことによると、図７のビューの垂直方向に上または下にある、図６に示される部分もまた含む、より大きい境界線の一部であり得る。
【００４０】
[0049]さらに、他の実施形態は、追加または代替として、金属ストラップ６２１−６２４のような金属ストラップにおける電力遮断器セルを使用することを含み得る。図８は、例となる配置の例示であり、ここにおいて、電力遮断器セル８１１および８１２は、金属ストラップ８２１および８２２における不連続部を提供する。全体をまとめてみると、図６−図８の実施形態は、電力遮断器セルが、電力レールまたは接地レールにおける不連続部を作成するために、いずれかの適切な構造において使用され得ることを例示する。
【００４１】
[0050]図９は、一実施形態に従って、半導体デバイスにおいてインプリメントされる電力遮断器セル９０１の例示である。図９は、半導体デバイスの側面からの断面図であり、誘電体の層内に配置された金属Ｙと金属Ｘとの２つの金属層を示す。電力遮断器セル９０１は、浮遊ゲート９１０を有し、およびそれは、金属Ｙおよび金属Ｘの層にある金属の部分を含む。図９は、半導体デバイスにおいてインプリメントされるような電力遮断器セルが、半導体デバイスの１つまたは複数の金属層における不連続部を提供することを例示する。ライブラリにおけるスタンダードセルとしてインプリメントされるとき、電力遮断器セル９０１は、それらの金属層がセル内の不連続部を有することを示すために、ＸＯＲとして様々な金属層をマーク（mark）し得る。図９が、２つの金属層における不連続部を示す一方で、様々な半導体デバイスは、多数の金属層を有し得、および所与の電力遮断器セルは、電力ドメインを分離するために、適宜、金属層のうちの１つまたは複数における不連続部を提供し得ることが理解される。
【００４２】
[0051]図１０は、一実施形態に従って、例となる方法１０００のフロー図である。方法１０００は、設計フローを含み、これは、設計チームによって使用され得、チップの個々のコアに関する設計チームのみならず全体としてのチップに関する設計チームを含む。図１０に関連して記述されたアクションの多くは、電子設計自動化（ＥＤＡ：Electronic Design Automation）ソフトウェアを使用して実行され得る。ＥＤＡソフトウェアは、半導体デバイスの物理的部分を記述する論理エンティティとしてスタンダードセルを扱う（treats）。設計プロセスの間、チームメンバーは、ライブラリからスタンダードセルを選択し、および半導体デバイスの設計内の特定の位置にそれらのスタンダードセルを配置するようにＥＤＡソフトウェアに命令し得る。
【００４３】
[0052]ＥＤＡソフトウェアの製品は、半導体デバイスの構造を記述する１つまたは複数のコンピュータ可読ファイルを含む。１つまたは複数のコンピュータ可読ファイルは、ファウンドリにおいてツールによって読み取られ、および設計に基づいて物理的な半導体デバイスを作るために、製造プロセスの間に使用され得る。
【００４４】
[0053]アクション１０１０において、個々のサブコアに関する初期配置の最適化が行われる。例えば、設計チームの一人または複数のメンバーは、コア内のサブコアの初期配置についての大まかなアイデアから開始し得る。例えば、図１の設計において、サブコアゼロは、コアの右上の部分にあり、および他のサブコアは、それらそれぞれの位置を有する。このような初期配置は、一般的なタイミング制約およびロジックの一般的な物理的形状に関するチームの事前知識に基づき得る。
【００４５】
[0054]アクション１０２０において、チームは、サブコアをそれらの初期配置に従って設計する。アクション１０２０において留意すべきは、個々のサブコアが、直線的な形状に割り当てられていないことである。むしろ、それらは、単一のプラン（plan）へとマージされ、および同じレベルにおいてインプリメントされる。アクション１０２０は、ロジックがその親ロジックの近くに適切に配置されていることおよび他の設計制約が満たされることを保証するための繰返しを含み得る。さらに、同じ電力ドメインに属するロジックの部分が、同じ電力ドメインの他のロジックと隣接して配置されるように、電力ドメイン分離は尊重される。
【００４６】
[0055]それぞれの直線的な形状にサブコアを割り当てることになる従来の設計プロセスは、典型的に、様々なサブコアをそれらの直線的な形状にフィットさせることに起因して、より多い数の繰返しを使用するであろう。しかしながら、アクション１０２０は、さもなければ、様々なサブコアをそれぞれの直線的な形状にフィットさせることに起因する（attributable to）であろう繰返しを無くす。サブコアの初期配置および設計は、ＥＤＡソフトウェアからの支援と共に、個人によってまたはチームによって実行され得る。この例において、アクション１０２０は、別個のチームに各サブコアを分割するという従来のやり方を省く。
【００４７】
[0056]いったんサブコアが設計され、および別個の電力ドメイン境界を有すると、アクション１０３０は、電力ドメインの境界において電力遮断器セルを導入し、これは、サブコアの境界と同じになることが予期される。アクション１０３０において留意すべきは、電力遮断器セルは、コアに関する設計プロセスの終わり頃に導入されるということである。様々な実施形態の利点は、電力遮断器セルが、設計プロセスのこのステージにおいて容易におよび便利に配置され得かつ実質的な再設計に帰着するとは予期されないであろうスタンダードセルであることである。アクション１０３０を続けると、境界に対する変更を必要とする更なる繰返しは、境界をマークする電力遮断器セルを移動させることによって達成され得るが、いずれかの更なるインクリメンタルな配置の最適化（incremental placement optimization）は、異なる電力ドメイン内に制限される。
【００４８】
[0057]アクション１０４０において、コアに関する設計は、実質的に完了していると仮定され、および全体としてのチップの他のコアに関する設計と共に組み立てられるべきである。したがって、コア設計のデータは、チップチームに提出される。チップチームは、電力およびタイミングの制約のような、チップレベルの制約が満たされることを保証する。アクション１０４０は、１つまたは複数の繰返しに帰着し得る可能性がある。
【００４９】
[0058]アクション１０５０は、テープアウトを含む。テープアウトは、ファウンドリに１つまたは複数の設計ファイルを送ることを伴い得る。
【００５０】
[0059]実施形態の範囲は、図１０における特定の一連のアクションに限定されない。むしろ、様々な実施形態は、１つまたは複数のアクションを追加、省略、再配置、または修正し得る。例えば、より多いまたはより少ない繰返しが、適宜、ステップ１０２０−１０４０の間に使用され得る。
【００５１】
[0060]様々な実施形態は、従来のプロセスに対して１つまたは複数の利点を含み得る。例えば、方法１０００が、従来の設計プロセスに比べてより少ない数の繰返しを達成するという点では、工数（man-hours）におけるその低減は、より効率的な設計、およびことによると、費用の節約を意味する。加えて、異なる電力ドメイン間の境界は、単一の電力遮断器セルの幅に対応し得る。これは、それぞれの直線的な形状に個々のサブコアを割り当てる従来の設計プロセスとは対照的であり、そこで、それらの直線的な形状は、チップ上の未使用の空間によって分離され得る。ここでの様々な実施形態は、サブコアの直線的な形状間の無駄な空間を無くし、それによって、半導体面積を低減させている。加えて、ここで記述される実施形態は、異なるサブコアを別個に電力崩壊させる能力を保ちつつ、それと同時に、無駄な半導体面積を最小化する。
【００５２】
[0061]サブコアを別個に電力崩壊させるための例となる方法１１００のフロー図が、図１１に例示される。一例では、方法１１００は、コアにおける電力管理ロジックによって実行される。例えば、カメラコアまたは他のプロセッサコアは、サブコアへの電力を、それらのサブコアが使用されていない時間の間、遮断する電力管理ロジックを含み得る。このロジックは、電力崩壊させることを実行するためのコンピュータ可読命令を実行し得る。サブコアを電力崩壊させることは、個々のトランジスタの漏洩電流に起因する電力消費を低減させ得る。さらに、電力崩壊させることは、クロックゲーティング(clock gating)および同様のことのような、他の電力管理技法の代替として、またはそれに加えて実行され得る。
【００５３】
[0062]図１１の方法１１００は、マルチプルのサブコアおよび電力ドメイン間の不規則な境界を有する図１に示されたそれのような、コアにおいて実行される。境界は、図２−図９に例示されたそれらのような、電力遮断器セルによって提供される。さらに、（上記で記述された）図１０の方法１０００が、設計プロセスの間に使用されるスタンダードセルとして、電力遮断器セルを扱う（addresses）一方で、図１１の方法１１００は、製造されたチップに関して実行され、およびデバイスの通常動作の間またはテストの間のいずれかにおいて使用される。
【００５４】
[0063]アクション１１１０において、電力管理ロジックは、第２のサブコアが電力供給されながら、第１のサブコアを電力崩壊させる。換言すれば、電力管理ロジックは、サブコアのうちの第２のものに電力を提供し続けながら、サブコアのうちの第１のものに電力供給することを一時的に停止し得る。この例における２つのサブコアは、互いに隣接し、および電力遮断器セルによってそれらの境界に沿って分離されている。電力遮断器セルによって提供される不連続部にかかわらず、マルチプルの電力レールが、第１のサブコアから第２のサブコアへコアの寸法を横断する。不連続部を有する所与の電力レールが、第２のコアに動作電圧を提供し得る一方で、第１のコア内のその部分からは電力供給されない。
【００５５】
[0064]アクション１１２０において、電力管理ロジックは、第２のサブコアを電力崩壊させる。この時点で、電力管理ロジックは、第１のサブコアに電力を提供し得、または第１のサブコアは、電力崩壊されたままであり続け得る。いずれにせよ、第１および第２のサブコアは、個々に電力崩壊可能である。
【００５６】
[0065]実施形態の範囲は、図１１に示される特定の方法に限定されない。他の実施形態は、１つまたは複数のアクションを追加、省略、再配置、または修正し得る。例えば、方法１１００は、サブコアの各１つが、適宜、電力供給され得、または電力崩壊され得るように、コアが動作するにつれてマルチプル回実行され得る。サブコアの両方が同時にオンになり得、サブコアの両方が同時に電力崩壊され得、またはサブコアの一方が電力崩壊されるとともに、他方が電力を受け取り得る。加えて、方法１１００は、２つのサブコアに関連して記述されるが、様々な実施形態は、個々に電力崩壊可能である２つ以上のサブコアを含み得ることが理解される。実施形態の範囲は、いずれかの特定の数のサブコアにも限定されない。さらに、方法１１００のサブコアを電力崩壊させることおよび電源投入することは、電源と個々のサブコアとの間のスイッチを開くまたは閉じること、電源をオンまたはオフにすること、および同様のことのような、いずれかの適切な技法を使用して実行され得る。
【００５７】
[0066]現時点で当業者が認識するように、および目前の特定のアプリケーションに依存して、多くの修正、置換および変形が、その趣旨および範囲から逸脱することなく、本開示のデバイスの材料、装置、構成、および使用方法において、ならびにそれらに対してなされ得る。この点を踏まえると、本開示の範囲は、ここに例示および記述された特定の実施形態のそれに限定されるべきではなく、これは、それらが単にそれについてのいくつかの例にすぎないためであり、むしろ、以下に添付された特許請求の範囲およびそれらの機能的な同等物のそれに完全に相応すべきである。
【図１】
2019517152.tif 000003
【図２】
2019517152.tif 000004
【図３】
2019517152.tif 000005
【図４】
2019517152.tif 000006
【図５】
2019517152.tif 000007
【図６】
2019517152.tif 000008
【図７】
2019517152.tif 000009
【図８】
2019517152.tif 000010
【図９】
2019517152.tif 000011
【図１０】
2019517152.tif 000012
【図１１】
2019517152.tif 000013
【手続補正書】
【提出日】平成30年11月21日(2018.11.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
複数のサブコアを有する処理コアと、
前記複数のサブコアの第１のサブコアから第２のサブコアまで広がる複数の電力レールと、前記複数の電力レールは、前記第１のサブコアと前記第２のサブコアとの各々に動作電圧を提供するように構成される、および
前記第１のサブコアと前記第２のサブコアとの間の境界を定義する複数のセルと、前記セルの各々は、それぞれの電力レールにおける不連続部を提供し、ここにおいて、前記不連続部は、前記半導体デバイスの１つより多くの層において、前記それぞれの電力レールにおけるブレークを含む、ここにおいて、各電力レールは、接地（ＶＳＳ）に関する導電線および電力ソース（ＶＤＤ）に関する導電線を含み、ここにおいて、ＶＤＤに関する前記導電線は、前記不連続部を含む、
を備える、半導体デバイス。
【請求項２】
前記セルの各々は、
第１のＶＤＤコンタクトと、および
第２のＶＤＤコンタクトと、前記第１および第２のＶＤＤコンタクトは、前記半導体デバイスの基板の共通のＮ型ドープ領域内に形成されている、
を備える、請求項１に記載の半導体デバイス。
【請求項３】
前記第１のＶＤＤコンタクトは、前記第１のサブコアに対応する前記境界の側にある前記それぞれの電力レールに結合され、および前記第２のＶＤＤコンタクトは、前記第２のサブコアに対応する前記境界の側にある前記それぞれの電力レールに結合される、請求項２に記載の半導体デバイス。
【請求項４】
前記第１のＶＤＤコンタクトおよび前記第２のＶＤＤコンタクトは、前記Ｎ型ドープ領域のドープされた半導体材料と直接的に結合されない、請求項２に記載の半導体デバイス。
【請求項５】
半導体デバイスであって、
複数のサブコアを有する処理コアと、
前記複数のサブコアの第１のサブコアから第２のサブコアまで広がる複数の電力レールと、前記複数の電力レールは、前記第１のサブコアと前記第２のサブコアとの各々に動作電圧を提供するように構成される、および
前記第１のサブコアと前記第２のサブコアとの間の境界を定義する複数のセルと、前記セルの各々は、それぞれの電力レールにおける不連続部を提供し、ここにおいて、前記不連続部は、前記半導体デバイスの１つより多くの層において、前記それぞれの電力レールにおけるブレークを含み、ここにおいて、前記セルの各々は、
浮遊ゲート構造と、および
前記セルのエクステントに沿った複数のディフュージョンブレークと
を備える、
を備える半導体デバイス。
【請求項６】
前記セルの各々は、３グリッドユニット以下の幅を有する、請求項５に記載の半導体デバイス。
【請求項７】
前記第１のサブコアおよび前記第２のサブコアは、別個の電力ドメインにあり、およびここにおいて、前記別個の電力ドメインは、別個の電源に対応する、請求項５に記載の半導体デバイス。
【請求項８】
前記複数の電力レールに対して垂直でありかつ前記第１のサブコア内の前記複数の電力レールと結合された追加の電力レールと、および
前記追加の電力レールにおける不連続部を提供する追加のセルと
をさらに備える、請求項５に記載の半導体デバイス。
【請求項９】
半導体チップであって、
前記半導体チップの半導体材料内に配置された複数の処理コアと、前記処理コアのうちの第１のものは、第１のサブコアと第２のサブコアとを有する、
前記第１のサブコアから前記第２のサブコアまで広がる電力レールと、前記電力レールは、前記半導体材料内の導電線を含む、および
前記電力レール上で前記第１のサブコアと前記第２のサブコアとに隣り合うセルと、前記セルは、前記導電線の複数の金属層において、前記電力レールにおける不連続部を提供する、
前記電力レールに対して垂直でありかつ前記第１のサブコア内の前記電力レールと通信状態にある追加の電力レールと、および
前記追加の電力レールにおける不連続部を提供する追加のセルと
を備える、半導体チップ。
【請求項１０】
前記セルは、
第１の電力ソース（ＶＤＤ）コンタクトと、および
第２のＶＤＤコンタクトと、前記第１および第２のＶＤＤコンタクトは、前記半導体チップの基板の共通のＮ型ドープ領域内に形成されている、
を備える、請求項９に記載の半導体チップ。
【請求項１１】
前記第１のＶＤＤコンタクトは、前記第１のサブコアにおいて前記電力レールに結合され、および前記第２のＶＤＤコンタクトは、前記第２のサブコアにおいて前記電力レールに結合される、請求項１０に記載の半導体チップ。
【請求項１２】
前記第１のＶＤＤコンタクトおよび前記第２のＶＤＤコンタクトは、前記Ｎ型ドープ領域のドープされた半導体材料と直接的に結合されない、請求項１０に記載の半導体チップ。
【請求項１３】
前記電力レールは、接地（ＶＳＳ）に関する導電線およびＶＤＤに関する導電線を含み、ここにおいて、ＶＳＳに関する前記導電線は、前記セルを連続的に通る、請求項９に記載の半導体チップ。
【請求項１４】
前記第１のサブコアおよび前記第２のサブコアは、別個の電力ドメインにある、請求項９に記載の半導体チップ。
【請求項１５】
前記セルは、
前記半導体チップの基板上に配置されかつトランジスタに関連付けられていないゲート構造
を備える、請求項９に記載の半導体チップ。
【請求項１６】
処理コアを有する半導体チップであって、前記処理コアは、
第１のサブコアと、
第２のサブコアと、
前記第１のサブコアと前記第２のサブコアとに電力を分配するための手段と、および
前記半導体チップのマルチプルの金属層において、前記電力を分配する手段における不連続部を提供するための手段と、ここにおいて、前記第１のサブコアと前記第２のサブコアとの間の境界が、前記第１のサブコアと前記第２のサブコアとに隣り合う前記不連続部を提供する手段によって定義され、ここにおいて、前記処理コアは、グラフィックス処理ユニット（ＧＰＵ）を備え、およびここにおいて、前記第１のサブコアは、シェーダユニットを備え、およびここにおいて、前記第２のサブコアは、アキュムレータユニットを備える、
を備える、半導体チップ。
【請求項１７】
前記不連続部を提供する手段は、前記境界において複数のセルを含み、ここにおいて、前記セルの各々は、
第１の電力ソース（ＶＤＤ）コンタクトと、および
第２のＶＤＤコンタクトと、前記第１および第２のＶＤＤコンタクトは、前記半導体チップの基板の共通のＮ型ドープ領域内に形成されている、
を備える、請求項１６に記載の半導体チップ。
【請求項１８】
前記第１のＶＤＤコンタクトは、前記第１のサブコアに対応する前記境界の側にあるそれぞれの電力レールに結合され、および前記第２のＶＤＤコンタクトは、前記第２のサブコアに対応する前記境界の側にある前記それぞれの電力レールに結合される、請求項１７に記載の半導体チップ。
【請求項１９】
前記第１のＶＤＤコンタクトおよび前記第２のＶＤＤコンタクトは、前記Ｎ型ドープ領域のドープされた半導体材料と直接的に結合されない、請求項１７に記載の半導体チップ。
【請求項２０】
前記電力を分配する手段は、複数の電力レールを備え、およびここにおいて、前記不連続部を提供する手段は、前記電力レールが前記第１のサブコアから前記第２のサブコアまで広がる部分において前記境界を定義する複数のセルを備える、請求項１６に記載の半導体チップ。
【請求項２１】
各電力レールは、接地（ＶＳＳ）に関する導電線および電力ソース（ＶＤＤ）ＶＤＤに関する導電線を含み、ここにおいて、ＶＳＳに関する前記導電線は、前記セルによって提供される不連続部を含まない、請求項２０に記載の半導体チップ。
【請求項２２】
前記第１のサブコアおよび前記第２のサブコアは、別個の電力ドメインにあり、および、さらにここにおいて、前記別個の電力ドメインは、別個の電源に対応する、請求項１６に記載の半導体チップ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
[0066]現時点で当業者が認識するように、および目前の特定のアプリケーションに依存して、多くの修正、置換および変形が、その趣旨および範囲から逸脱することなく、本開示のデバイスの材料、装置、構成、および使用方法において、ならびにそれらに対してなされ得る。この点を踏まえると、本開示の範囲は、ここに例示および説明された特定の実施形態のそれに限定されるべきではなく、これは、それらが単にそれについてのいくつかの例にすぎないためであり、むしろ、以下に添付された特許請求の範囲およびそれらの機能的な同等物のそれに完全に相応すべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］  半導体デバイスであって、
複数のサブコアを有する処理コアと、
前記複数のサブコアの第１のサブコアから第２のサブコアまで広がる複数の電力レールと、前記複数の電力レールは、前記第１のサブコアと前記第２のサブコアとの各々に動作電圧を提供するように構成される、および
前記第１のサブコアと前記第２のサブコアとの間の境界を定義する複数のセルと、前記セルの各々は、それぞれの電力レールにおける不連続部を提供し、ここにおいて、前記不連続部は、前記半導体デバイスの１つより多くの層において、前記それぞれの電力レールにおけるブレークを含む、
を備える、半導体デバイス。
［Ｃ２］  前記セルの各々は、
第１のＶＤＤコンタクトと、および
第２のＶＤＤコンタクトと、前記第１および第２のＶＤＤコンタクトは、前記半導体デバイスの基板の共通のＮ型ドープ領域内に形成されている、
を備える、Ｃ１に記載の半導体デバイス。
［Ｃ３］  前記第１のＶＤＤコンタクトは、前記第１のサブコアに対応する前記境界の側にある前記それぞれの電力レールに結合され、および前記第２のＶＤＤコンタクトは、前記第２のサブコアに対応する前記境界の側にある前記それぞれの電力レールに結合される、Ｃ２に記載の半導体デバイス。
［Ｃ４］  前記第１のＶＤＤコンタクトおよび前記第２のＶＤＤコンタクトは、前記Ｎ型ドープ領域のドープされた半導体材料と直接的に結合されない、Ｃ２に記載の半導体デバイス。
［Ｃ５］  各電力レールは、ＶＳＳに関する導電線およびＶＤＤに関する導電線を含み、ここにおいて、ＶＤＤに関する前記導電線は、前記不連続部を含む、Ｃ１に記載の半導体デバイス。
［Ｃ６］  前記セルの各々は、
浮遊ゲート構造と、および
前記セルのエクステントに沿った複数のディフュージョンブレークと
を備える、Ｃ１に記載の半導体デバイス。
［Ｃ７］  前記複数の電力レールに対して垂直でありかつ前記第１のサブコア内の前記複数の電力レールと結合された追加の電力レールと、および
前記追加の電力レールにおける不連続部を提供する追加のセルと
をさらに備える、Ｃ１に記載の半導体デバイス。
［Ｃ８］  前記セルの各々は、３グリッドユニット以下の幅を有する、Ｃ１に記載の半導体デバイス。
［Ｃ９］  前記第１のサブコアおよび前記第２のサブコアは、別個の電力ドメインにあり、およびここにおいて、前記別個の電力ドメインは、別個の電源に対応する、Ｃ１に記載の半導体デバイス。
［Ｃ１０］  半導体チップであって、
前記半導体チップの半導体材料内に配置された複数の処理コアと、前記コアのうちの第１のものは、第１のサブコアと第２のサブコアとを有する、
前記第１のサブコアから前記第２のサブコアまで広がる電力レールと、前記電力レールは、前記半導体材料内の導電線を含む、および
前記電力レール上で前記第１のサブコアと前記第２のサブコアとに隣り合うセルと、前記セルは、前記導電線の複数の金属層において、前記電力レールにおける不連続部を提供する、
を備える、半導体チップ。
［Ｃ１１］  前記セルは、
第１のＶＤＤコンタクトと、および
第２のＶＤＤコンタクトと、前記第１および第２のＶＤＤコンタクトは、前記半導体チップの基板の共通のＮ型ドープ領域内に形成されている、
を備える、Ｃ１０に記載の半導体チップ。
［Ｃ１２］  前記第１のＶＤＤコンタクトは、前記第１のサブコアにおいて前記電力レールに結合され、および前記第２のＶＤＤコンタクトは、前記第２のサブコアにおいて前記電力レールに結合される、Ｃ１１に記載の半導体チップ。
［Ｃ１３］  前記第１のＶＤＤコンタクトおよび前記第２のＶＤＤコンタクトは、前記Ｎ型ドープ領域のドープされた半導体材料と直接的に結合されない、Ｃ１１に記載の半導体チップ。
［Ｃ１４］  前記電力レールは、ＶＳＳに関する導電線およびＶＤＤに関する導電線を含み、ここにおいて、ＶＳＳに関する前記導電線は、前記セルを連続的に通る、Ｃ１０に記載の半導体チップ。
［Ｃ１５］  前記第１のサブコアおよび前記第２のサブコアは、別個の電力ドメインにある、Ｃ１０に記載の半導体チップ。
［Ｃ１６］  前記電力レールに対して垂直でありかつ前記第１のサブコア内の前記電力レールと通信状態にある追加の電力レールと、および
前記追加の電力レールにおける不連続部を提供する追加のセルと
をさらに備える、Ｃ１０に記載の半導体チップ。
［Ｃ１７］  前記セルは、
前記半導体チップの基板上に配置されかつトランジスタに関連付けられていないゲート構造
を備える、Ｃ１０に記載の半導体チップ。
［Ｃ１８］  処理コアを有する半導体チップであって、前記処理コアは、
第１のサブコアと、
第２のサブコアと、
前記第１のサブコアと前記第２のサブコアとに電力を分配するための手段と、および
前記半導体チップのマルチプルの金属層において、前記電力を分配する手段における不連続部を提供するための手段と、ここにおいて、前記第１のサブコアと前記第２のサブコアとの間の境界が、前記第１のコアと前記第２のコアとに隣り合う前記不連続部を提供する手段によって定義される、
を備える、半導体チップ。
［Ｃ１９］  前記不連続部を提供する手段は、前記境界において複数のセルを含み、ここにおいて、前記セルの各々は、
第１のＶＤＤコンタクトと、および
第２のＶＤＤコンタクトと、前記第１および第２のＶＤＤコンタクトは、前記半導体チップの基板の共通のＮ型ドープ領域内に形成されている、
を備える、Ｃ１８に記載の半導体チップ。
［Ｃ２０］  前記第１のＶＤＤコンタクトは、前記第１のサブコアに対応する前記境界の側にあるそれぞれの電力レールに結合され、および前記第２のＶＤＤコンタクトは、前記第２のサブコアに対応する前記境界の側にある前記それぞれの電力レールに結合される、Ｃ１９に記載の半導体チップ。
［Ｃ２１］  前記第１のＶＤＤコンタクトおよび前記第２のＶＤＤコンタクトは、前記Ｎ型ドープ領域のドープされた半導体材料と直接的に結合されない、Ｃ１９に記載の半導体チップ。
［Ｃ２２］  前記電力を分配する手段は、複数の電力レールを備え、およびここにおいて、前記不連続部を提供する手段は、前記電力レールが前記第１のサブコアから前記第２のサブコアまで広がる部分において前記境界を定義する複数のセルを備える、Ｃ１８に記載の半導体チップ。
［Ｃ２３］  各電力レールは、ＶＳＳに関する導電線およびＶＤＤに関する導電線を含み、ここにおいて、ＶＳＳに関する前記導電線は、前記セルによって提供される不連続部を含まない、Ｃ２２に記載の半導体チップ。
［Ｃ２４］  前記処理コアは、グラフィックス処理ユニット（ＧＰＵ）を備え、およびここにおいて、前記第１のサブコアは、シェーダユニットを備え、およびここにおいて、前記第２のサブコアは、アキュムレータユニットを備える、Ｃ１８に記載の半導体チップ。
［Ｃ２５］  前記第１のサブコアおよび前記第２のサブコアは、別個の電力ドメインにあり、および、さらにここにおいて、前記別個の電力ドメインは、別個の電源に対応する、Ｃ１８に記載の半導体チップ。
［Ｃ２６］  第２のサブコアに電力を提供しながら、第１のサブコアを電力崩壊させることと、ここにおいて、前記第１のサブコアおよび前記第２のサブコアは、半導体チップ上の処理コアにおいてインプリメントされ、ここにおいて、前記第１のサブコアと前記第２のサブコアとの間の境界が、前記半導体チップのマルチプルの層において複数の電力レールにおける不連続部を提供する複数のセルを含む、および
前記第１のサブコアを電力崩壊させることとは独立して、前記第２のサブコアを電力崩壊させることと
を備える方法。
［Ｃ２７］  前記第１のサブコアと前記第２のサブコアとを同時に電力崩壊させることをさらに備える、Ｃ２６に記載の方法。
［Ｃ２８］  前記第２のサブコアと前記第１のサブコアとに同時に電力を提供することをさらに備える、Ｃ２６に記載の方法。
［Ｃ２９］  前記セルの各々は、
第１のＶＤＤコンタクトと、および
第２のＶＤＤコンタクトと、前記第１および第２のＶＤＤコンタクトは、前記半導体デバイスの基板の共通のＮ型ドープ領域内に形成されている、
を備える、Ｃ２６に記載の方法。
［Ｃ３０］  前記第１のＶＤＤコンタクトおよび前記第２のＶＤＤコンタクトは、前記Ｎ型ドープ領域のドープされた半導体材料と直接的に結合されない、Ｃ２６に記載の方法。
【国際調査報告】
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