(57)【要約】本発明は、コードビットを含むとともにセルフリフレッシュ操作を有するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を開示した。例示する一実施例において、少なくとも１つのコードビットをＮビットのユーザデータに加えて新なコードデータを形成する。ユーザデータが複数のユーザデータサブアレイに記憶され、コードビットがコードビットサブアレイに記憶される。各サブアレイが、ユーザに指定された各行アドレス及び列アドレスに対して少なくとも１つのビットを記憶する。リフレッシュ操作又はユーザ操作において、各サブアレイに対して個別にコントロールする。リフレッシュ操作は、複数のサブアレイにおける少なくとも１つのサブアレイだけで実行される。ユーザ操作は、複数のサブアレイのその他のサブアレイで実行される。誤り検出訂正回路は、コードビットを利用して、リフレッシュを実行するサブアレイのアドレス情報に基づいて誤りを検出し、ビットの誤りを訂正する。ユーザ読取操作とインナリフレッシュとを同時に進行する。【選択図】図１
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【特許請求の範囲】
【請求項１】
セルフリフレッシュ機能を有するとともに、付加コードビットを含み、
ａ）複数のサブアレイを備えるバンクと、
ｂ）コードビット発生器回路と、
ｃ）読み出されたデータに対する誤り検出訂正回路と、
ｄ）セルフリフレッシュコントローラと、
ｅ）ユーザコントローラと
を有することを特徴とするダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）。
【請求項２】
前記複数のサブアレイは、複数のユーザデータサブアレイと少なくとも１つのコードビットサブアレイとにより構成されることを特徴とする請求項１に記載のダイナミック・ランダム・アクセス・メモリ。
【請求項３】
前記コードビット発生器回路は、少なくとも１つのコードビットを生成し、前記コードビットをＮビットのユーザデータに加えることにより、新たなコードデータを形成することを特徴とする請求項１に記載のダイナミック・ランダム・アクセス・メモリ。
【請求項４】
前記誤り検出訂正回路は、サブアレイ選択信号に基づいてコードデータにおける誤りビットを検出訂正することを特徴とする請求項１に記載のダイナミック・ランダム・アクセス・メモリ。
【請求項５】
コードビット発生器回路を利用してコードビットを生成し、該コードビットをＮビットのユーザデータに加えて新たなコードデータを形成するａステップと、
インナバスを介して前記コードデータを複数のサブアレイに分配し、一つのユーザアドレスにつき、サブアレイのそれぞれに少なくとも１つのビットを記憶し、セルフリフレッシュ操作又はユーザ読取／書込操作において、各サブアレイに対して個別にコントロールするｂステップと、
を含む、ダイナミック・ランダム・アクセス・メモリにデータを記憶する方法。
【請求項６】
前記Ｎビットのユーザデータは、複数のサブアレイに分配されることを特徴とする請求項５に記載のダイナミック・ランダム・アクセス・メモリにデータを記憶する方法。
【請求項７】
前記コードデータは、Ｎビットのユーザデータと付加コードビットを含むことを特徴とする請求項５に記載のダイナミック・ランダム・アクセス・メモリにデータを記憶する方法。
【請求項８】
リフレッシュ操作に用いられる少なくとも１つのサブアレイを選択するとともに、読取操作に用いられる複数のサブアレイを選択するステップを含むことを特徴とするダイナミック・ランダム・アクセス・メモリに対して読取及びリフレッシュを同時に実行する方法。
【請求項９】
全ての選択されたサブアレイが１つのユーザアドレスにつき少なくとも１つのコードビットデータを提供し、そのうち、各サブアレイが１つのユーザアドレスにつき少なくとも１ビットを提供することを特徴とする請求項８に記載のダイナミック・ランダム・アクセス・メモリに対して読取及びリフレッシュを同時に実行する方法。
【請求項１０】
コードデータを、誤り検出訂正回路によって、コードデータの誤りビットの位置を表すリフレッシュを実行するサブアレイのアドレス情報に基づいて訂正することができることを特徴とする請求項８に記載のダイナミック・ランダム・アクセス・メモリに対して読取及びリフレッシュを同時に実行する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に半導体メモリの技術分野に属す。より具体的には、本発明は、メモリアレイ構成及びダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のリフレッシュ方法に関する。
【背景技術】
【０００２】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、データを小さなキャパシタに記憶するものである。小さなキャパシタにおいて電荷は様々な異なる漏洩ルートで漏洩するため、メモリのセルキャパシタに対して周期的にリフレッシュを実行することが必要である。このため、該メモリは静的なものではない。セルフリフレッシュの操作期間内に、ユーザ操作は、ＤＲＡＭにアクセスできず、リフレッシュ操作が完了するまで待つ必要がある。よって、リフレッシュ期間は、メモリ及びシステムの性能に影響を及ぼしている。ＤＲＡＭの高密度化、その最小加工寸法（ｆｅａｔｕｒｅ  ｓｉｚｅ）のコンパクト化に伴い、リフレッシュの操作時間がより長くなる恐れがある。リフレッシュによる損失を抑えるため、従来の解決方法では、比較器によってユーザアドレスとリフレッシュアドレスの衝突状況をチェックしている。ユーザ操作とリフレッシュ操作とが異なるバンク又は異なる行アドレスで行われる場合、両方を同時に進行することができる。一方、両方が完全一致するアドレスで行われ、且つアドレス衝突が発生した場合、リフレッシュ操作を中止する、又はユーザ読取操作を待機する必要がある。このような場合、メモリへのユーザ読取性能が低下し、アドレス範囲内において、ユーザ読取速度を一定に確保することができなくなる。
【０００３】
このため、アクセスアドレスの衝突がなく且つユーザに感知されないリフレッシュを実行するダイナミック・ランダム・アクセス・メモリが必要になる。
【発明の概要】
【０００４】
本発明は、Ｎビットのユーザデータを複数のサブアレイに分配することにより、ダイナミック・ランダム・アクセス・メモリのバンクにデータを記憶する方法を記載した。特定のユーザ行アドレス及び列アドレスに対して、各サブアレイに少なくとも１つのビットデータが記憶される。
【０００５】
該方法は、コードビット発生器回路により生成された少なくとも１つのコードビットをＮビットのユーザデータに加えて、新たなコードデータを形成するステップを有する。該新たなコードデータは、内部バンクバスを介して複数のユーザサブアレイ及び少なくとも１つのコードビットサブアレイに分配される。前記ユーザデータを記憶する複数のサブアレイがユーザサブアレイであり、前記コードビットを記憶するサブアレイがコードビットサブアレイである。ユーザ読取／書込操作又はセルフリフレッシュ操作は、サブアレイ単位で行われるので、少なくとも１つのサブアレイがセルフリフレッシュ操作を実行しているとき、その他のサブアレイが読取／書込操作を同時に実行している。
【０００６】
本発明の局面において、複数のサブアレイでは、ユーザが読取操作を実行している期間において、いつでもユーザサブアレイからＮビットのデータを読み取ることができ、残りのリフレッシュを実行しているサブアレイは、アクセス不可となっている。
【０００７】
本発明のもう１つの局面において、読取操作の１つの実施例では、リフレッシュを実行しているサブアレイに少なくとも１ビットのユーザデータが記憶され、該サブアレイがアクセス不可となり、未知のビットをインナデータバスに提供する可能性がある。その他のビットはその他のサブアレイから読み取ることができる。本発明のメモリは、さらに誤り検出訂正回路を有している。リフレッシュを実行するサブアレイがアクセス不可となっている場合、該誤り検出訂正回路が誤りビットを生成することができる。該誤りビットは、リフレッシュを実行するサブアレイからのものであり、且つこの特定のビットが変換されるので、読み出されたデータが正確なものになる。
【０００８】
本発明のその他の局面において、誤りが発生しなかった場合、読み出されたデータが正確なものであると判断される。
【０００９】
もう１つの実施例において、該コードビットサブアレイがセルフリフレッシュ操作を実行し、Ｎビットデータがユーザデータサブアレイから読み出される。このため、このＮビットデータは正確なユーザデータである。
【００１０】
本発明のその他の局面において、サブアレイが読取操作を実行しているとき、セルフリフレッシュ操作は、読取操作が完了するまで待つ必要がある。この場合、ユーザ読取操作のタイミングに影響を及ぼさない。
【００１１】
本発明の局面において、ユーザ書込操作により、バンクのＮ個のユーザサブアレイにＮビットのユーザデータが提供されるとともに、コードビット発生器回路がコードビットを生成し、コードビットサブアレイに書き込むようになる。
【００１２】
本発明のその他の局面において、ユーザ書込操作時間には、Ｉ／Ｏパッドによる遅延時間と、アドレス解析と、ユーザのＩ／Ｏからバンクの内部のサブアレイまでのバス転送とが含まれている。このため、ユーザ書込操作の周期が内部サブアレイリフレッシュ又は書込操作の時間より長い。
【００１３】
リフレッシュ操作を実行しているサブアレイに対して、サブアレイ書込操作は、リフレッシュ操作が完了するまで遅延される。
【００１４】
本発明において、ＤＲＡＭに用いられる、セルフリフレッシュ上の衝突がなくユーザに感知されない方法を記載した。ユーザ操作とリフレッシュ操作とは、１つのサブアレイと１つのビットを個別にコントロールすることができる。付加コードビットを利用することにより、１つのサブアレイ又は１つのビットが読取不可となる場合であっても、メモリがすぐにデータを読み取ることができる。
【００１５】
以下の詳細な記載をよりよく理解するために、上記のように本発明の特徴及び技術的利点を広範且つ概略に説明する。以下、本発明のより多くの特徴及び利点を説明する。当業者は、本発明を、その他の構成に変更又は設計し且つ本発明と同様の目的を実現するための基礎とすることができると理解すべきである。当業者は、これらの均等、類似の構成が、本願の特許請求の範囲において記載された本発明の示唆から逸脱していないと理解すべきである。本発明の新しい特徴、構成、操作方式及び更なる目標、利点について、図面及び以下の記載により、よりよく理解できる。なお、各図面は、説明するためのものに過ぎず、本発明を限定するものではないのは無論である。
【００１６】
以下の詳細説明及び図面により、本発明の本質及び利点をより良く理解できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施例によるＤＲＡＭ及びサブアレイ構成のブロック図である。
【図２】本発明のデータを複数のサブアレイに分配し且つ各サブアレイに複数のビットのうちの１つのビットを記憶させるデータ記憶方法のブロック図である。
【図３】８ビットのユーザデータに対して偶数パリティビットを用いた幾つかの例を示す表である。
【図４】付加コードビットを使用するときのＤＲＡＭ読取操作の機能ブロック図である。
【図５】ユーザ読取操作とセルフリフレッシュ操作とが同時に進行することを例示するタイミングチャートである。
【発明を実施するための形態】
【００１８】
以下、詳細な記載及び図面は、本願の構想を実現できる構成だけを示すものではなく、各種構成を説明するためのものである。
【００１９】
本願において、複数の実施例を記載及び説明した。一局面では、本発明において、メモリ（特にＤＲＡＭ）に用いられ且つメモリの性能を向上させるユーザデータ記憶方法を記載した。
【００２０】
そして、データへのアクセス時間を縮減させ且つ性能を向上させるために、ユーザ読取操作とインナセルフリフレッシュとを同時に進行することができる。
【００２１】
図１は、本発明の一実施例によるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のブロック図を示している。この例において、メモリは、バンク１０１と、ユーザコントローラ１０２と、セルフリフレッシュコントローラ１０３と、デコーダ１０４と、コードビット発生器１０５と、誤り検出訂正回路１０６とを有する。バンク１０１には、ＭＵＸ１１０と、サブアレイ１２０と、インナバス１３０とを有する。
【００２２】
ユーザコントローラ１０２は、ユーザコマンド信号を受信してサブアレイのコントロール信号を生成し、複数のサブアレイに読取又は書込操作を実行させるように構成されている。
【００２３】
セルフリフレッシュコントローラ１０３は、チップ内セルフリフレッシュ信号を受信してサブアレイコントロール信号を生成し、少なくとも１つの特定のサブアレイにリフレッシュ操作を実行させるように構成されている。
【００２４】
ＭＵＸ１１０Ａは、コントローラ１０２、１０３からのコントロール信号を受信するとともに、デコーダ１０４からの選択信号ｓｅｌ［０］も受信するように構成されている。ＭＵＸ１１０Ａによる出力は、サブアレイ１２０Ａをコントロールする。例示する一実施例において、ｓｅｌ［０］＝０の場合、ユーザコントロール信号は、ＭＵＸ１１０Ａを介してサブアレイ１２０Ａをコントロールし、サブアレイ１２０Ａにユーザの読取又は書込操作を実行させる。ｓｅｌ［０］＝１の場合、セルフリフレッシュコントロール信号は、ＭＵＸ１１０Ａを介してサブアレイ１２０Ａをコントロールし、サブアレイ１２０Ａにセルフリフレッシュ操作を実行させる。
【００２５】
バンク１０１には、Ｎ＋１個のサブアレイがある。各サブアレイは、それぞれに対応するＭＵＸ回路を有し、対応するコントロール信号が入力されるように構成されている。セルフリフレッシュコントローラ１０３は、サブアレイを選択してリフレッシュ操作を実行するために、リフレッシュアドレスを生成する。
【００２６】
デコーダ１０４は、リフレッシュコントローラ１０３からのサブアレイのリフレッシュアドレスを受信し、サブアレイ選択信号ｓｅｌ［Ｎ：０］を生成するように構成されている。これらの選択信号は、ワンホットコード（ｏｎｅ  ｈｏｔ  ｃｏｄｅ）信号であり、少なくとも１つのサブアレイをリフレッシュ操作を実行するためのものとするとともに、その他のサブアレイをユーザ読取／書込操作を行うためのものとするように設けられている。例えば、ｓｅｌ［８：０］＝「００００００００１」の場合、９つのサブアレイにおいて、サブアレイ＃０だけがリフレッシュ操作を実行するためのものとして選択され、その他の８つのサブアレイがユーザ操作を行うためのものとして選択される。
【００２７】
従来のバンク設計において、Ｎビットのユーザデータが１つのサブアレイに書き込まれ、その他のサブアレイはアイドル状態（ｉｄｌｅ）にある。
【００２８】
本発明の実施例の一局面において、１つのユーザアドレスにつき、サブアレイのそれぞれに少なくとも１ビットが記憶される。ＮビットのユーザデータがＮ個のサブアレイに分配され、サブアレイごとに１ビットが記憶される。各サブアレイは、複数のワード線と複数のビット線とにより構成されている。サブアレイは、特定の行アドレス及び列アドレスを利用することによりアクセスすることができる。
【００２９】
本発明の実施例のもう１つの局面において、バンク１０１におけるＮ＋１個のサブアレイのうち、特定のサブアレイはコードビットを記憶するためのものであり、その以外のサブアレイはユーザデータだけを記憶するユーザサブアレイである。
【００３０】
本発明の一実施例において、１２０Ｄは、コードビット発生器１０５からのコードビットを記憶するコードビットサブアレイである。
【００３１】
コードビット発生器１０５は、ユーザ書込操作により入力されたＮビットのデータを有するとともに、付加的な（もう１つの）１つのコードビットを生成するように構成されている。該コードビットは、コードビットサブアレイ１２０Ｄに記憶される。
【００３２】
元のＮビットのユーザデータと新たなコードビットとにより新たなコードデータが生成され、該新たなコードデータを、サブアレイごとに１ビットだけ記憶するように、インナバス１３０を介してＮ＋１個のサブアレイにフィードする。バス１３０は、バンク１０１におけるＮ＋１ビットのバスである。バス１３０は、Ｎ＋１個のサブアレイとの間でコードビット及び元のＮ個のビットのユーザデータを送受信するためのものである。
【００３３】
バス１３０は、さらに誤り検出訂正回路１０６と接続している。回路１０６は、バンク１０１におけるＮ＋１個のサブアレイから入力されたＮ＋１ビットを有するとともに、ユーザが読み取るＮビットのデータを生成するように構成されている。回路１０６は、リフレッシュを実行するサブアレイからのビットを識別するためのリフレッシュアドレス情報をさらに有する。該サブアレイにおいてリフレッシュ操作が実行されているとき、リフレッシュを実行しているビットが不正確である可能性がある。回路１０６は、該読み出されたＮ＋１ビットのデータに誤りがあるか否かをチェックする。
【００３４】
誤りが検出された場合、リフレッシュを実行しているビットが不正確であると判断され、該ビットを変換する。誤りが検出されなかった場合、リフレッシュを実行している該ビットが正確であると判断され、不変に維持される。
【００３５】
セルフリフレッシュ操作とユーザ読取操作とが同時に進行することを例示する実施例において、ユーザによる読取又は書込操作或いはインナセルフリフレッシュ操作は、サブアレイ単位で行われるので、少なくとも１つのサブアレイがリフレッシュ操作を実行しているとき、ユーザコントローラのコントロールによりその他のサブアレイが読取又は書込操作を実行している。
【００３６】
本発明の一局面において、ユーザは、ユーザ読取操作期間において、Ｎ個のサブアレイからＮビットのデータを読み取ることができる。これらのＮ個のサブアレイは、ＭＵＸ１１０からのコントロール信号に基づいてユーザの読取操作を実行する。リフレッシュ操作を実行している残りのサブアレイは、読取不可となっている。リフレッシュを実行しているサブアレイが読取不可となっているが、インナバス１３０は、依然としてリフレッシュを実行しているサブアレイと接続し、回路１０６に１ビットを提供している。その他のサブアレイからその他のＮ個のビットが読み取られる。
【００３７】
本発明の一実施例において、回路１０６は、Ｎ＋１ビットの入力に基づいて誤りを検出するとともに、リフレッシュを実行するサブアレイのアドレスを受信する。この誤りのビットは、リフレッシュを実行するサブアレイからのものであり、当該特定されたビットが変換される。
【００３８】
本発明のその他の局面において、回路１０６が誤りを検出しなかった場合、全てのビットが正確であると判断される。
【００３９】
もう１つの実施例において、コードビットサブアレイ１２０Ｄがリフレッシュ操作を実行しているとともに、ユーザが複数のユーザサブアレイからＮビットのデータを読み取るようになる。該Ｎビットのデータがユーザデータである。このため、リフレッシュを実行するビットを変換する必要がない。
【００４０】
本発明のその他の局面において、サブアレイが読取操作を実行しているとき、セルフリフレッシュ操作は、読取操作が完了するまで待つ必要がある。この場合、ユーザ読取操作のタイミングに影響を及ぼさない。
【００４１】
本発明の局面において、ユーザ書込操作の時間には、Ｉ／Ｏパッドによる遅延と、アドレス解析と、Ｉ／Ｏから内部サブアレイまでのバス転送（ｂｕｓ  ｒｏｕｔｉｎｇ）とが含まれている。ユーザ書込操作の周期は内部サブアレイのリフレッシュ又は書込操作の周期より長い。
【００４２】
本発明の局面において、ユーザ書込操作により、Ｎビットのユーザデータがバンクのユーザサブアレイに提供され、コードビット発生器回路がコードビットを生成し、コードビットサブアレイに書き込むようになる。リフレッシュ操作を実行しているサブアレイに対して、書込操作は、リフレッシュ操作が完了するまで遅延される。
【００４３】
図２は、複数のサブアレイ及びバンクの内部における接続状況の詳細なブロック図を示している。各サブアレイは、複数のワード線と複数のビット線により構成されている。従来の設計において、１つのユーザアドレスにつき、１つのサブアレイはＮ個のビットデータを読み取る。これに対して、本発明において、１つのユーザアドレスにつき、複数のサブアレイはＮ個のビットデータを読み取るようになっている。バンクにおいて、各サブアレイは、同一の行及び列を共用している。
【００４４】
図３の表は、偶数パリティ（ｅｖｅｎ ｐａｒｉｔｙ）によるコードビットの例を示している。該表には、８ビットの偶数パリティの３つの例が示されている。パリティビットと８ビットのデータとにより新たな９ビットのデータを形成する。例示した偶数パリティにおいて、新たな９ビットのデータにおいて「１」で表されるビットの数が偶数となる。該図では、例１に「１」で表されるビットが６つ存在し、例２に「１」で表されるビットが４つ存在し、例３に「１」で表されるビットが２つ存在している。これらは、いずれも偶数パリティの規定を満たしている。そのうちの１つのビットに対してリフレッシュ操作を実行する場合、読み出されたビットが不正確になる可能性があり、誤りが発生する場合がある。該実施例におけるパリティビットは、コードビットの一例にすぎず、各ユーザアドレスの誤りビット識別によって誤りビットを特定できるその他の各種機能的に同等なコードビットであってもよい。コードビットの機能は、本発明の特許請求の範囲により限定される特徴に該当する。
【００４５】
図４は、ユーザ読取操作を実行するときのＤＲＡＭの機能を示している。ブロック４０１において、ＤＲＡＭがユーザからの読取操作コマンドを受信する。そして、図１におけるユーザコントローラ１０２により、ユーザコントロール信号を生成するとともに、Ｎ個のサブアレイの読取操作を実行する。図２におけるユーザが入力した行アドレス及び列アドレスに基づいて、Ｎビットのデータが読み取られる。
【００４６】
同時に、１つのサブアレイがリフレッシュ操作を実行し、出力されたビットが不正確になる可能性がある。ブロック４０２において、コードデータの誤りがあるか否かをチェックする。誤りが検出されなかった場合、ブロック４０３に示すように、ユーザサブアレイは、Ｎビットのデータを直接出力する。誤りが検出された場合、リフレッシュを実行しているサブアレイから読み出されたビットが不正確であると表示され、ブロック４０４に示すように、それを変換し、その他のＮビットのデータが不変に維持される。変換後、新たなコードデータは正確なものになる。該Ｎビットのデータは、図１におけるユーザサブアレイと指定されたＮ個のユーザサブアレイからのものである。
【００４７】
図５は、読取操作とリフレッシュ操作とが同時に進行するタイミングチャートを示している。ｔ１のときに、ユーザ読取操作とインナセルフリフレッシュ操作とが同時に開始される。読取操作がＮ個のサブアレイで実行されると同時に、リフレッシュ操作が残りのサブアレイで実行される。上記の誤り検出訂正方法により、該Ｎビットのユーザデータを読み出すことができる。
【００４８】
もう１つの場合において、セルフリフレッシュ操作を実行したあとにユーザコマンドを受信する。ｔ２のときに、１つのサブアレイがセルフリフレッシュ操作を実行し、その他のＮ個のサブアレイがアイドル状態にある。ｔ３のときに、ユーザは、読取操作のコマンドを入力する。従来の設計において、リフレッシュ操作を停止するか、又は読取操作を待つか、又は他の内部回路を追加してリフレッシュアドレスと読取アドレスとの衝突をチェックするかをしている。これに対して、本発明においては、読取操作は、ユーザが読取コマンドを入力したあとすぐに実行され、Ｎ個のサブアレイが読取操作を実行し始める。
【００４９】
上記の誤り検出訂正の方法によれば、１つのサブアレイがリフレッシュ操作を実行している場合であっても、依然としてＮビットのユーザデータを読み出すことができる。
【００５０】
本願に記載された発明思想を、その他の数のサブアレイ構成からなるメモリ回路に適用しても良いことは無論である。
【００５１】
上記のような本発明に対する説明により、当業者は、本発明を実行又は使用することができる。当業者にとって、本発明に対する各種の変更が容易に想到されるものであるとともに、本願で限定された一般原理をその他の各種の変形に適用することができる。これらも本発明の主旨又は範囲から逸脱していない。このため、本発明は、本願に記載された実施例及び設計に限定されるものではなく、本発明に開示された原理及び新しい特徴で表される最大範囲に該当する。
【図１】
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【図２】
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【図３】
2019508808.tif 000005
【図４】
2019508808.tif 000006
【図５】
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【手続補正書】
【提出日】平成30年8月3日(2018.8.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ａ）複数のサブアレイを備えるバンクと、
ｂ）少なくとも１つのコードビットを生成し、前記コードビットをＮビットのユーザデータに加えることにより、新たなコードデータを形成するコードビット発生器回路と、
ｃ）サブアレイ選択信号に基づいて、同一のアドレスに対して読取とリフレッシュとが同時に実行されるとき、コードデータにおける衝突ビットを検出・変換する衝突ビット検出訂正回路と、
ｄ）セルフリフレッシュコントローラと、
ｅ）ユーザ読取／書込コントローラと
を有することを特徴とするユーザリフレッシュ操作が不要なダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）。
【請求項２】
前記複数のサブアレイは、複数のユーザデータサブアレイと少なくとも１つのコードビットサブアレイとにより構成されることを特徴とする請求項１に記載のダイナミック・ランダム・アクセス・メモリ。
【請求項３】
コードビット発生器回路を利用してコードビットを生成し、該コードビットをＮビットのユーザデータに加えて新たなコードデータを形成し、前記Ｎビットのユーザデータを、複数のサブアレイに分配するａステップと、
インナバスを介してＮビットのユーザデータと前記付加したコードビットを含む前記コードデータを複数のサブアレイに分配し、一つのユーザアドレスにつき、サブアレイのそれぞれに少なくとも１つのビットを記憶し、セルフリフレッシュ操作又はユーザ読取／書込操作において、各サブアレイに対して個別にコントロールするｂステップと、
を含む、ダイナミック・ランダム・アクセス・メモリにデータを記憶する方法。
【請求項４】
リフレッシュ操作に用いられる少なくとも１つのサブアレイを選択するとともに、読取操作に用いられる複数のサブアレイを選択するステップを含み、
前記全ての選択されたサブアレイが１つのユーザアドレスにつき少なくとも１つのコードビットデータを提供し、各単独のサブアレイが１つのユーザアドレスにつき少なくとも１ビットを提供し、
コードデータを、衝突ビット検出訂正回路によって、コードデータの衝突ビットの位置を表すリフレッシュを実行するサブアレイのアドレス情報に基づいて訂正することができる
ことを特徴とするダイナミック・ランダム・アクセス・メモリに対して読取及びリフレッシュを同時に実行する方法。
【請求項５】
外部ユーザのコントロールによるリフレッシュコマンドが不要であり、
リフレッシュが不要なＤＲＡＭがメモリ内部の回路を利用して、セルフリフレッシュ操作を制御し
ユーザは、インナセルフリフレッシュ操作による遅延時間及び衝突なしの読取／書込コマンドを出力することができる
ことを特徴とする電子システムにおいてリフレッシュ操作が不要なＤＲＡＭを適用する方法。
【国際調査報告】
2019508808.tif 000008
2019508808.tif 000009