(57)【要約】  本発明は、集積電子回路と、サーマルアクチュエータ素子を形成するための部分と、を含む半導体ウエハを用意するステップであって、集積回路が少なくとも基板上に形成された断熱層及び断熱層上に形成された第１の金属層を備え、第１の金属層がサーマルアクチュエータ素子を形成するための部分内へ延在する、ステップと、第１の金属層がエッチング停止層として作用するように、サーマルアクチュエータ素子を形成するための部分を第１の金属層までエッチングするステップと、を少なくとも含む、サーマルインクジェット印字ヘッドを形成するための方法を提供する。さらに、本発明の方法によって形成されるサーマルインクジェット印字ヘッド、及び本発明の方法によってサーマルインクジェット印字ヘッドを形成するための半導体ウエハが提供される。【選択図】図６
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【特許請求の範囲】
【請求項１】
集積電子回路と、サーマルアクチュエータ素子を形成するための部分と、を含む半導体ウエハを用意するステップであって、前記集積回路が少なくとも
基板上に形成された断熱層、及び
前記断熱層上に形成された第１の金属層
を備え、
前記第１の金属層が前記サーマルアクチュエータ素子を形成するための前記部分内へ延在する、ステップと、
前記第１の金属層がエッチング停止層として作用するように、サーマルアクチュエータ素子を形成するための部分を前記第１の金属層までエッチングするステップと、
を少なくとも含む、サーマルインクジェット印字ヘッドを形成するための方法。
【請求項２】
前記サーマルアクチュエータ素子を形成するための前記部分において、前記第１の金属層を部分的に除去するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記サーマルアクチュエータ素子を形成するための前記部分において、前記断熱層の少なくとも一部の上に、及び前記第１の金属層の少なくとも一部の上に、抵抗層の少なくとも一部の上の金属線路層と共に前記抵抗層を形成するステップと、フォトリソグラフィ及びエッチング技術を使用して、第１の領域の前記金属線路層を除去するステップと、をさらに含む、請求項１又は２に記載の方法。
【請求項４】
前記サーマルアクチュエータ素子を形成するための前記部分及び前記集積電子回路の上に誘電体層を形成するステップをさらに含み、前記誘電体層が、前記サーマルアクチュエータ素子を形成するための前記部分において、少なくとも前記金属線路層及び前記抵抗層を覆っている、請求項１、２、及び３のいずれか一項に記載の方法。
【請求項５】
前記第１の領域において前記誘電体層の上にキャビテーション層を形成するステップをさらに含む、請求項１〜４のいずれか一項に記載の方法。
【請求項６】
請求項１〜５のいずれか一項により形成された、集積電子回路と、サーマルアクチュエータ素子を形成するための部分と、を含む、サーマルインクジェット印字ヘッド。
【請求項７】
集積電子回路と、サーマルアクチュエータ素子を形成するための部分と、を含む半導体ウエハであって、
前記集積回路が少なくとも、
基板上に形成された断熱層、及び
前記断熱層上に形成された第１の金属層であり、この第１の金属層が前記集積回路で使用される金属層のうちの１つである、第１の金属層
を備え、
前記第１の金属層が、前記サーマルアクチュエータ素子を形成する間にエッチング停止層として使用可能であるように、前記サーマルアクチュエータ素子を形成するための前記部分内へ延在する、
半導体ウエハ。
【請求項８】
前記断熱層の厚さが０．６〜２．０μｍ、好ましくは０．８〜１．６μｍ、最も好ましくは１．０〜１．２μｍである、請求項７に記載の半導体ウエハ。
【請求項９】
前記第１の金属層の上に形成された積層体が３．５μｍ未満の厚さ、好ましくは２〜３μｍの厚さを有する、請求項７又は８に記載の半導体ウエハ。
【請求項１０】
前記第１の金属層が前記サーマルアクチュエータ素子を形成するための前記部分の全てにわたって形成されている、請求項７、８及び９のいずれか一項に記載の半導体ウエハ。
【請求項１１】
前記サーマルアクチュエータ素子及び前記集積電子回路がサーマルインクジェット印字ヘッドの部分を形成する、請求項７〜１０のいずれか一項に記載の半導体ウエハ。
【請求項１２】
前記サーマルアクチュエータ素子が流体サーマルアクチュエータである、請求項７〜１１のいずれか一項に記載の半導体ウエハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サーマルインクジェット印字ヘッドに関する。詳細には、本発明は、サーマルインクジェット印字ヘッドを形成するための方法に関し、集積回路と、サーマルアクチュエータ素子を形成するための部分と、を含む半導体ウエハを事前作製し、続いて、サーマルアクチュエータ素子を、事前作製された半導体ウエハ上に形成、すなわち一体化する。また、本発明は、サーマルインクジェット印字ヘッドを形成する方法において使用される半導体ウエハに関する。
【背景技術】
【０００２】
サーマルインクジェット印字ヘッドは、流体サーマルアクチュエータに電気的に接続された論理回路及び電源回路の両方を含む電子回路として概略的に説明されることがある。流体サーマルアクチュエータは、微小電子機械システム（ＭＥＭＳ）を形成するか、又はその一部である場合があり、通常、金属層及び誘電体層の両方に、標準的な集積回路では採用されていない特殊な材料の使用を必要とすることがある。
【０００３】
しかしながら、高集積印字ヘッドアクチュエータのための完全な製造プロセスを行うことができるシリコンファウンドリを立ち上げるためには多大な投資が必要となる場合がある。しかしながら、例えば工業用印刷のように少量生産が含まれる場合は、高水準の投資は、製造業者が高水準の性能を得るのに必要な最先端の半導体技術に頼るのを妨げ、結果として旧式の又は時代遅れの技術を維持することになる。
【０００４】
図１は、サーマルインク印字ヘッドの上面図を示す。図１に示すように、サーマルインクジェット印字ヘッドは、基板１を含み、その表面上に複数のヒータ２が１つ又は複数の列３に配置されて、チップを形成する。列は、インクの補充を可能にするために、チップの内部に作られたフィードスルースロット４に近接して配置されていることが多い。
【０００５】
図２は、サーマル印字ヘッドが製造され、続いて単一チップにダイシングされるシリコンウエハの上面図を示す。
【０００６】
現在、図２に示すようなサーマル印字ヘッドは、例えば、薄膜堆積、フォトリソグラフィ、ウェット及びドライエッチング技法、イオン注入、酸化などを含む半導体技術を使用して、シリコンウエハなどの特別に設計されたウエハ５において製造され、続いて単一チップにダイシングされる。
【０００７】
ヒータ２は、適切な導電性トレールと接触する抵抗膜から作られてもよく、チップの周辺領域には、通常ＴＡＢ（テープ自動化ボンディング）プロセスを使用してフレキシブルプリント回路に接合される一組のコンタクトパッド６がある場合がある。
【０００８】
図３を参照すると、フレキシブル回路７は、印字ヘッドカートリッジ本体８に取り付けられることがあり、プリンタと電気信号を交換するためにコンタクトパッド９を含むことができる。ヒータの数が増えるにつれ、電子レイアウトの複雑さも増す可能性がある。したがって、基板１の能動部１０には、例えば、抵抗器、論理回路１２、プログラマブルメモリ１３、及び他のデバイスにアドレスするためのＭＯＳトランジスタ１１のアレイがある場合がある。
【０００９】
図４及び図５に示すように、抵抗膜、導電膜、及び誘電体膜の積層体を予め堆積させパターニングした、領域１４として概略的に表わされるチップ表面上に、微小流体回路を実現することができる。その結果、インクは、堆積させた微小流体回路を適切なチャネル１５を通って流れ、噴射チャンバ１６に達することができ、噴射チャンバ１６の壁は、加熱抵抗器２によって取り囲まれてもよく、例えば、加熱抵抗器２が噴射チャンバの底にあってもよい。微小流体回路は、バリア層と呼ばれることがある適切なポリマー層１７にパターニングされてもよい。インク液滴２０を噴射することができる、下にある加熱抵抗器と整列した複数のノズル１９を収容することができるノズル板１８をバリア層の上方に組み付けることができる。実際、短い電流パルスは、抵抗器２を加熱することができ、これによって、今度はこの抵抗器２の直ぐ上の薄いインク層の気化、及び蒸気泡２１の形成を引き起こすことができる。気化層内の圧力が急激に増加し、これによって、上にある液体の一部をノズルから噴射させることができる。インク液滴は、媒体に向かって進み、媒体の表面にインクドットを生成することができる。その後、例えば、定常状態に達するまで、新しいインクがチャンバ内に再装填（ｒｅｃａｌｌ）され、噴射された液滴に取って代わることができる。
【００１０】
例えば、ジュール効果を介して電流パルスによって加熱された抵抗器２からインクへのエネルギー伝達を最適化するために、好ましくは、上にあるインクに向かって熱流が起きるように、抵抗器を基板から断熱させることが必要な場合があり、ひいてはインクを薄い誘電体膜によって抵抗層から分離して、電気的リークを回避することができる。
【００１１】
基板は、かなりの熱伝導率を有するシリコンから作られているため、基板と抵抗器との間に十分な厚さを有する絶縁層を介在させることが必要な場合がある。言いかえれば、抵抗器は、基板上に成長又は堆積させた適切な絶縁層上に堆積させなければならない場合がある。
【００１２】
例えば高温プロセスで生成された熱成長酸化ケイ素及びホウ素リンケイ酸塩ガラス（ＢＰＳＧ）は、両方とも、単独で又は組み合せて使用される、抵抗器の断熱に適した材料である可能性がある。
【００１３】
これらの材料の成長若しくは堆積及び／又はアニーリングの温度は、印字ヘッドのヒータ動作温度よりも高くてもよいため、これらの材料は、デバイスの通常の動作中に安定したままである。
【００１４】
動作中に急速な且つ大きな温度変化を受ける抵抗膜は、安定した特性及び熱的−機械的応力に対する良好な耐性を有することができる。典型的には、ヒータの抵抗値は、例えば数十オームであってもよい。例えば、異なる形状及び異なる抵抗値を使用することができるとしても、約３０オームの抵抗を有する正方形のヒータを典型的には採用することができ、一方、横方向導電性金属バンドよって接続された２つの縦方向抵抗ストライプ、すなわちＵ形抵抗器は、同じ占有面積で約４倍大きな抵抗、例えば約１２０オームを生成することができる。
【００１５】
抵抗器に対する広範囲にわたる長持ちする選択は、タンタル及びアルミニウムから作られた複合膜であってもよく、約９００オングストロームの膜厚は、平方当たり３０オームのシート抵抗を与えることができ、すなわち、そのような膜で作られた正方形の抵抗器は、３０オームの抵抗を有する。
【００１６】
インクに電気絶縁を提供する、抵抗器の上方の誘電体層は、強い熱流を可能にするのに十分に薄いことがあるが、動作中に受ける熱的−機械的応力及び気泡崩壊による衝撃に耐えることもできる。一般に、ケイ素窒化膜は、単独で又は炭化ケイ素と組み合せて、この目的に使用されることがある。それにもかかわらず、多くの場合、薄い誘電体層は十分に強くない場合があり、タンタルのような屈折性金属からなるキャビテーション層とも呼ばれる追加の保護膜を誘電体材料の上方に堆積させることがある。
【００１７】
複数のヒータにアドレスし駆動するために、従来技術においていくつかの技法が知られている。ノズルの数が数十までと少ない場合は、各抵抗器は、電気線路を介してそれぞれのコンタクトパッドに直接接続することができ、電流の戻りは、通常１つ又は少数の接地パッドによって収集することができる。
【００１８】
ノズルの数が増加するにつれ、抵抗器にアドレスするために必要なコンタクトパッドの数が多くなるため、直接個別に駆動するのは、実現するのが困難になる可能性がある。実際、パッドは、チップの外縁に沿って分布していることがあり、その数は、無制限に増えることはできない。
【００１９】
より実際的な解決策は、アドレスマトリックスを採用することであり、これにより、少数のコンタクトパッドを使用して、多数の抵抗器を駆動することが可能になる。アドレスマトリックスは、好ましくは、複数の金属酸化膜半導体（ＭＯＳ）トランジスタを用いて実現することができ、各トランジスタが決定された抵抗器と電気的に通じることができる。トランジスタマトリックスの電極を適切な方法で接続して、個々のヒータを要求に応じて作動させ、それにより、印字ヘッドからインク液滴を噴射させることができる。
【００２０】
半導体技術で採用される標準的なプロセス、例えば、フォトリソグラフィ技法、シリコン酸化、膜堆積、ドライ及びウェット化学エッチングを使用して、好ましくは、シリコン基板にトランジスタマトリックスを作製することができ、当業者によく知られている、デバイスを製造するために適用することができる他の技法を適用することができる。
【００２１】
さらに、論理回路をシリコン基板に実装することができ、これによりデバイスの複雑さ及び性能が増大する。また、論理回路は、好ましくは、アドレスマトリックスのようなＭＯＳトランジスタによって実現されてもよい。しかしながら、駆動ＭＯＳ素子の特性は、一般に、論理ＭＯＳ素子の特性とは異なる。駆動ＭＯＳ素子は、電流パルス中に高電力ピークを維持することができる場合があり、一方、論理ＭＯＳ素子は、高電力に耐える必要がなくてもよく、むしろこれらの論理ＭＯＳ素子は、異なる状態間を迅速に切替えて、高速で動作を実行することができる場合がある。
【００２２】
ｎ型ＭＯＳ（ＮＭＯＳ）トランジスタのみを採用することができるが、論理回路は、好ましくは、相補型ＭＯＳ（ＣＭＯＳ）技術を使用して実現されてもよく、特に高集積レベルが望まれる場合は、例えば、相補型ｎチャネル及びｐチャネルＭＯＳトランジスタを同一基板に実現して、低消費電力及び高速転流速度を有する論理ゲートを提供することができる。
【００２３】
高集積レベルの条件は、サブマイクロメートル範囲のゲート長を生成するために高解像度フォトリソグラフィを必要とすることがあり、このゲート長は、テクノロジノードとも呼ばれる回路フィーチャの最小サイズであってもよい。高集積デバイスの複雑さは、しばしば、複数のメタライゼーションレベル又は層、並びに誘電体層及び平坦化層を含むことがある。
【００２４】
図６では、古典的なＮＭＯＳ印字ヘッドの断面図が示されている。シリコン基板１の表面は、熱酸化され、フィールド酸化膜２２（ＦＯＸ）を成長させることができる。フィールド酸化膜２２は、隣り合うデバイスを絶縁するためのものであり、ヒータの下の断熱層の一部としてのものである。
【００２５】
フィールド酸化膜の開口部が、活性領域の基板ドーピングのために残されることがある。薄いゲート酸化膜２３をフィールド酸化膜のない領域に成長させることができ、ポリシリコンゲート２４をＭＯＳチャネル領域のゲート酸化膜上に配置することができる。適切なｎ＋拡散２５が基板において行われ、ＭＯＳトランジスタのソース領域又はドレイン領域のいずれかを設けることができる。任意選択で、基板に接地コンタクトを実現するためにｐ＋拡散２６を行うことができる（図示せず）。
【００２６】
続いて、全表面をホウ素リンケイ酸塩ガラス（ＢＰＳＧ）膜２７で覆うことができ、この膜は、ヒータの下の断熱層の第２の部分を形成することができ、上に重なるアルミニウム金属線路のための電気絶縁を提供することができる。ＢＰＳＧ膜２７は、表面の部分的な平坦化及び平滑化も提供することができる。金属線路がソース拡散若しくはドレイン拡散又はポリシリコンに電気的に接触することができるコンタクトがＢＰＳＧ膜に開けられてもよい。
【００２７】
金属線路は、二重層で実現されてもよい。初めに、Ｔａ−Ａｌ２８の薄膜をＢＰＳＧ膜２７上に、そして拡散コンタクト領域３０にも堆積させることができ、Ｔａ−Ａｌ膜は、ドープされたシリコン領域との良好な界面を保証することができ、電気的な問題を引き起こす、基板内へのアルミニウムスパイクを防止する。
【００２８】
Ｔａ−Ａｌ薄膜、例えば、Ｔａ、ＴａＡｌ、又はＴａＡｌ＋Ａｌの固有抵抗率及び薄い厚さ（例えば、約９００オングストローム）のために、Ｔａ−Ａｌ薄膜は、印字ヘッドのヒータ用の抵抗膜として採用されることがある。したがって、Ｔａ−Ａｌ層は、抵抗膜とバリア層の二重の機能を有することができ、アルミニウム金属とドープされたシリコンとの間にさらなる層を必要としない。金属線路の第２の層は、少量の銅、シリコン、又はこれらの組合せを含むことができるアルミニウムから作られてもよい。アルミニウム膜２９は、より厚い厚さを有するＴａ−Ａｌ膜の直ぐ上に堆積させることができる。
【００２９】
両方の膜が存在する場合、アルミニウムの電気伝導率が支配的であり、導電性の、すなわち低抵抗の電流経路を実現することができる。ヒータ２の領域では、アルミニウム層は、除去されてもよく、Ｔａ−Ａｌ層のみが残って、液滴噴射に必要な加熱を引き起こす抵抗性の電流経路を提供することができる。
【００３０】
アルミニウム層は、適切な誘電体膜３１で覆われてもよい。この膜は、例えば、２つの層、すなわち、良好な電気絶縁を保証することができる窒化ケイ素層と、摩耗及び化学薬剤に対して耐性のある炭化ケイ素層と、を含むことができる。これらの材料は、高温でのそれらの高安定性のためにサーマルインクジェット印字ヘッドで使用するのに適している可能性がある。一方、これらの材料は、下にある表面プロファイルが急激に変化する場合、例えば、メタライゼーションを横切る場合、ステップカバレッジが不十分になる。
【００３１】
例えば気泡崩壊に起因する機械的衝撃から膜を保護するために、追加のタンタル層３２を誘電体膜３１の上のヒータ領域に堆積させることができる。この追加のタンタル層３２は、流体回路が実現されている上を覆うバリア層との良好な接着性を提供して、２つの材料間の界面にインクが侵入するのを防止することができる。
【００３２】
さらに、タンタル層は、一般的な電源用及び接地バス用の第２の金属層として使用される最終的なＡｕ層３３の接着性を改善するためにも有効であることが判明している。この場合、二重層Ｔａ＋Ａｕを堆積させ、パターニングすることができる。第１の層は、下にある誘電体３１に対して良好な接着性を提供して、コンタクト領域３４のアルミニウムとの適切な接触を行い、一方、第２の層は、複数のヒータから来る大電流を運ぶために必要な良好な導電性を保証することができる。
【００３３】
記載されたＮＭＯＳ印刷ヘッドの構造は、少数のマスクしか必要としない非常に単純なＮＭＯＳプロセスであるため、費用対効果が大きい可能性があり、これにより、印刷ヘッドのＭＯＳ部分及びＭＥＭＳ部分において異なる目的を有する多くの層（熱障壁酸化膜、金属、誘電体）の使用が可能になる。
【００３４】
標準的な最先端技術ＣＭＯＳ集積回路の断面図が図７に表されている。ＣＭＯＳデバイスは、相補型ｐチャネル及びｎチャネルＭＯＳトランジスタを含むことができるため、少なくとも１つのドープされたウェルが基板に注入されることがある。例えば、ｐチャネルＭＯＳトランジスタが形成される領域にｎウェル３５が注入されることがある。
【００３５】
前述したように、基板１に、フィールド酸化膜２２（ＦＯＸ）及び薄いゲート酸化膜２３を成長させることができ、ポリシリコンゲート２４をＭＯＳチャネル領域のゲート酸化膜の上に堆積させることができる。ｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）及びｐチャネルＭＯＳトランジスタ（ＰＭＯＳ）をそれぞれ実現するために、基板に適切なｎ＋拡散２５を行うことができ、一方、予め注入されたｎウェル３５にｐ＋拡散２６を行うことができる。ｐウェル、ｐ又はｎチャネルストップ、ｐ又はｎ  ＬＤＤ、しきい値電圧調整などのような、ｐ及びｎ両方の、他の多くの拡散を行って、デバイス性能を最適化すること、又は特定の挙動を得ることができる。
【００３６】
ポリシリコンをＭ１とも呼ばれる第１のメタライゼーション層３７から分離するために、層間誘電体（ＩＬＤ）層とも呼ばれる誘電体平坦化層３６を堆積させることができる。ＩＬＤ層３６は、ＰＳＧ又はＢＰＳＧのようなドープされたケイ酸塩ガラス層であってもよい。Ｍ１を堆積させる前に、ＩＬＤ３６層に開口部を形成して、ＭＯＳトランジスタのソース拡散及びドレイン拡散とＭ１層３７との間の接触を可能にすることができる。Ｍ１をＭ２とも呼ばれる上を覆う第２のメタライゼーション層３８から分離するために、金属間誘電体（ＩＭＤ１）層とも呼ばれる別の誘電体層４０を堆積させることができる。
【００３７】
ＩＭＤ１層は、通常、Ｍ１の表面形態を平坦化するのに適したスピンオンガラス（ＳＯＧ）又は他の層を含む多層膜であってもよい。Ｍ２を堆積させる前に、Ｍ１とＭ２との間の接触を実現しなければならない開口部をＩＭＤ１層４０に形成することができる。Ｍ２を上部の第３のメタライゼーションレベル３９（Ｍ３）から分離するために、金属間誘電体（ＩＭＤ２）とも呼ばれるさらなる誘電体層４１を堆積させることができる。また、ＩＭＤ２は、Ｍ２の形態を平坦化するのに適した多層膜であってもよい。
【００３８】
Ｍ３を堆積させる前に、Ｍ２とＭ３との間の接触を実現しなければならない開口部をＩＭＤ２層４１に形成することができる。最後に、第１のパッシベーション層４２（ＰＡＳ１）及び第２のパッシベーション層４３（ＰＡＳ２）を堆積させて、機械的な引っ掻き傷、汚染物質、水分などのような外部因子から回路全体を保護することができる。典型的には、第１のパッシベーション層は、酸化ケイ素であってもよく、第２のパッシベーション層は、窒化ケイ素であってもよい。時には、１つのパッシベーション層のみが使用される。
【００３９】
ＣＭＯＳデバイスは、集積回路であることが判明してもよい。通常、３つ以上の複数の金属層が採用されることがあり、異なるレベルの金属線路を絶縁するために、多くの介在する誘電体層が必要な場合がある。主に高解像度回路フィーチャを得る必要がある場合に、異なる層の堆積及びエッチング、並びに膜パターニングに関与するフォトリソグラフィ操作を正しく実行するために、プロセスの全てのフェーズにおいて表面の良好な平坦性が必要な場合がある。
【００４０】
したがって、全ての誘電体層は、膜パターンに起因する表面形態を滑らかにするために、ステップカバレッジを提供することができる。図７に示すＣＭＯＳ回路では、フィールド酸化膜２２上に堆積させた層間誘電体膜３６は、図６のＢＰＳＧ層２７と同様であってもよく、ＢＰＳＧのみを使用して、ＣＭＯＳデバイスのＩＬＤを実現することができる。
【００４１】
上述したように、フィールド酸化膜及びＢＰＳＧは、両方とも、任意の金属層の堆積前に、高温で行われるプロセスにおいて生成することができる。したがって、フィールド酸化膜及びＢＰＳＧは、デバイスが堆積温度又はアニール温度よりも低い温度で動作する場合も、良好な安定性を維持することができる。
【００４２】
金属間誘電体膜ＩＭＤ１及びＩＭＤ２は、既に存在する金属層のいかなる損傷も防止するために、低温で行われるプロセスにおいて堆積させなければならない場合がある。これらの金属間誘電体膜は、ステップカバレッジを提供することができるが、動作温度が堆積温度を超えて上昇すると、熱的に安定したままではない。
【００４３】
これらの適度な堆積温度にもかかわらず、図６で上述した印字ヘッドデバイスに採用された誘電体膜３１内の窒化ケイ素及び炭化ケイ素は、印字ヘッドの動作ヒータ温度と同じくらい高い温度でさえも安定であり得る。
【００４４】
それにもかかわらず、これらの誘電体膜は、上述のステップカバレッジが貧弱なため、ＣＭＯＳデバイスのＩＭＤ膜として使用することができない。
【００４５】
同様に、優れたステップカバレッジを提供するＣＭＯＳデバイスの標準ＩＭＤ層は、印字ヘッドヒータの動作温度で熱的安定性が貧弱なため印字ヘッドのＭＥＭＳ部分には適していない可能性がある。
【００４６】
標準的な印字ヘッド技術とＣＭＯＳ技術との間の別の重要な違いは、それぞれの用途で採用される金属膜の性質にある場合がある。液滴噴射に必要な加熱を引き起こす電流用の抵抗経路を提供するのに適している可能性があるタンタル及びアルミニウムによって作られた複合抵抗膜は、通常、ＣＭＯＳ技術では採用されない。
【００４７】
気泡崩壊によって引き起こされる機械的衝撃からヒータを保護するために印字ヘッドでは必要な場合があり、さらに、上を覆う膜との接着性を改善することができるタンタルキャビテーション層は、標準ＣＭＯＳプロセスでは使用することができない。
【００４８】
最後に、金は、シリコン中でのその高い拡散率のために、ＣＭＯＳ処理を使用するいかなる製造又は設備においても汚染物質となり得る。金は、再結合中心として振る舞い、キャリア寿命及びデバイス性能に影響を及ぼす可能性がある。
【００４９】
結論として、特殊材料及び専用製造ラインの要求事項のために、ＣＭＯＳプロセスを、微小電子機械システム（ＭＥＭＳ）部品とも呼ばれる印字ヘッドのサーマルアクチュエータ部品の製造に単純に拡張することはできない。
【発明の概要】
【００５０】
したがって、サーマルインクジェット印字ヘッドを形成する方法、サーマルインクジェット印字ヘッド、及び関連する半導体ウエハを提供する必要があり、ここでは、流体サーマルアクチュエータ又はＭＥＭＳ部品とも呼ばれる、印字ヘッドのサーマルアクチュエータ部品、例えば、マイクロヒータが、論理回路及び電源回路、すなわち集積回路（ＩＣ）部分が標準の半導体技術に従って予め実現されている半製品又は事前作製されたウエハから開始して、特定の設備で実現され得る。
【００５１】
本発明の別の目的は、サーマルインクジェット印字ヘッドを容易に且つ費用対効果よく形成することができる半導体ウエハを提供することである。
【００５２】
本発明のさらに別の目的は、例えば工業用途向けのサーマルインクジェット印字ヘッドを比較的少量で生成することが費用対効果の大きいサーマルインクジェット印字ヘッド、及び形成するための方法を提供することである。
【００５３】
上述の目的及び問題は、独立請求項の主題によって解決される。さらなる好ましい実施形態は、従属請求項において規定される。
【００５４】
本発明の一態様によると、集積電子回路と、サーマルアクチュエータ素子を形成するための部分、すなわちヒータ部分とも呼ばれる、サーマルアクチュエータ素子が形成されなければならない部分と、を含む半導体ウエハを用意するステップであって、集積回路が、少なくとも基板上に形成された断熱層及び断熱層上に形成された第１の金属層を備え、第１の金属層がヒータ部分内へ延在する、ステップと、第１の金属層がエッチング停止層として作用するように、サーマルアクチュエータ素子を形成するためのヒータ部分を第１の金属層までエッチングするステップと、を少なくとも含むサーマルインクジェット印字ヘッドを形成するための方法が提供される。
【００５５】
本発明の別の態様によると、本発明による方法のいずれか１つにより形成された、集積電子回路と、サーマルアクチュエータ素子を形成するための部分と、を含むサーマルインクジェット印字ヘッドが提供される。
【００５６】
本発明の別の態様によると、集積電子回路と、サーマルアクチュエータ素子を形成するための部分と、を含む半導体ウエハであって、集積回路が、少なくとも基板上に形成された断熱層及び断熱層上に形成された第１の金属層を備え、この第１の金属層が集積回路で使用される金属層の１つであり、第１の金属層が、サーマルアクチュエータ素子を形成する間にエッチング停止層として使用可能であるように、ヒータ部分内へ延在する、半導体ウエハが提供される。
【００５７】
ここで、本発明の概念をより良く理解するために提示され、本発明を限定するものとして考えられるべきではない本発明の実施形態が図を参照して記載される。
【図面の簡単な説明】
【００５８】
【図１】サーマルインク印字ヘッドの上面図である。
【図２】サーマル印字ヘッドが製造され、続いて単一チップにダイシングされるシリコンウエハの上面図である。
【図３】フレキシブル回路が取り付けられた、コンタクトパッドを含む印字ヘッドカートリッジ本体の側面図である。
【図４】流体回路及びヒータ素子の詳細図である。
【図５】印字ヘッドサーマルアクチュエータ素子の断面図である。
【図６】ＮＭＯＳ印字ヘッドの断面図である。
【図７】標準ＣＭＯＳ回路の断面図である。
【図８】本発明の一実施形態によるＣＭＯＳ論理回路領域とＭＥＭＳ領域との間の分割を示す概略チップレイアウトである。
【図９】本発明の一実施形態によるＮＭＯＳトランジスタによって駆動されるヒータ素子の概略回路である。
【図１０】本発明の一実施形態によるＣＭＯＳ回路とＭＥＭＳ領域との間の境界ゾーンの上面図である。
【図１１】本発明の一実施形態によるＣＭＯＳ構造の断面図である。
【図１２】本発明の一実施形態によるエッチング後のＣＭＯＳ回路とＭＥＭＳ領域との間の境界ゾーンの上面図である。
【図１３】本発明の一実施形態によるエッチング後のＣＭＯＳ回路とＭＥＭＳ領域との間の境界ゾーンの断面図である。
【図１４】本発明の一実施形態によるメタライゼーションエッチングマスクのパターンアウトラインである。
【図１５】本発明の一実施形態によるＭ１金属層の除去後の回路レイアウトの上面図である。
【図１６】本発明の一実施形態によるＭ１金属層の除去後の回路レイアウトの断面図である。
【図１７】サーマルアクチュエータ素子とＣＭＯＳ回路との間の一体化の上面図である。
【図１８】サーマルアクチュエータ素子とＣＭＯＳメタライゼーションとの間のコンタクト領域の図１７の線Ａ−Ａに沿った断面図である。
【図１９】サーマルアクチュエータ素子及びＭＯＳドレインコンタクトに沿った図１７の線Ｂ−Ｂに沿った断面図である。
【図２０】窒化ケイ素及び炭化ケイ素の誘電体膜を堆積させた後の図１７の線Ｂ−Ｂに沿った断面図である。
【図２１】一番上のタンタル層及び金層を堆積させた後の図１７の線Ｂ−Ｂに沿った断面図である。
【発明を実施するための形態】
【００５９】
本発明の少なくとも１つの実施形態による、標準ＣＭＯＳ技術に従って製造された集積回路（ＩＣ）をサーマルインクジェット印字ヘッドに一体化するプロセスが以下に記載される。
【００６０】
本発明の一実施形態によると、２つの製造技術のマッチングから生じる問題が解決され、低投資コストで高性能印字ヘッドを生産又は形成するための費用対効果が大きく、効率的な解決策を提供する。
【００６１】
一実施形態による本発明は、フルカスタムプロセスに多大な投資を必要とすることなく、技術的商品を活用して、高性能電子回路を備えた完全な流体アクチュエータを得ることを可能にする。
【００６２】
本発明の一実施形態によると、サーマルインクジェット印字ヘッドを形成するための方法は、集積電子回路と、サーマルアクチュエータ素子を形成するための部分と、を含む半導体ウエハを用意するステップであって、集積回路が、基板上に形成された少なくとも断熱層及び断熱層上に形成された第１の金属層を含み、第１の金属層が、サーマルアクチュエータ素子を形成するための部分、すなわち微小電子機械システムＭＥＭＳとも呼ばれることがあるヒータ部分内へ延在する、ステップと、第１の金属層がエッチング停止層として作用するように、サーマルアクチュエータ素子を形成するための部分を第１の金属層までエッチングするステップと、を少なくとも含むことができる。
【００６３】
言いかえれば、サーマルインクジェット印字ヘッドを形成するための本発明による方法は、集積電子回路と、サーマルアクチュエータ素子、すなわちヒータ部分が形成されるべき部分と、を含む半導体ウエハを用意するステップであって、集積回路が基板の上に形成された少なくとも断熱層及び断熱層上に形成された第１の金属層を備え、第１の金属層がヒータ部分内へ延在する、ステップと、第１の金属層がエッチング停止層として作用するように、サーマルアクチュエータ素子を形成するためのヒータ部分を第１の金属層までエッチングするステップと、を少なくとも含む。
【００６４】
一実施形態によると、両方の層ともＣＭＯＳプロセスに属する、フィールド酸化膜層（ＦＯＸ）と、ホウ素及び／又はリンでドープされたケイ酸塩ガラス（ＢＰＳＧ若しくはＰＳＧ）などの層間誘電体（ＩＬＤ）と、を含む層積層体は、ヒータの下の断熱層として、微小電子機械システム（ＭＥＭＳ）構造とも呼ばれるサーマルアクチュエータ素子で使用することができる。半製品層は、ＣＭＯＳプロセスにおいて、そしてＭＥＭＳ領域においても使用される誘電体層によって覆われたＣＭＯＳファウンドリから到来してもよい。
【００６５】
ケイ酸塩ガラス（ＢＰＳＧ又はＰＳＧ）と金属間誘電体層（ＩＭＤ）との間のエッチング選択性が非常に乏しいことがあるため、ＣＭＯＳ回路からの金属層の延長部分がＭＥＭＳ形成プロセス中にＢＰＳＧ層上のエッチング停止として使用されてもよい。その後、エッチング停止を除去して、断熱層の厚さ及び均一性の両方が影響を受けないようにしておくことができ、これは、ヒータから流体への熱エネルギーの伝達において重要である場合がある。
【００６６】
ＣＭＯＳ印字ヘッド用のフルカスタムプロセスは、とにかく立ち上げることは可能であるが、多大な投資を必要とし、これは、大生産量によってのみ正当化され得る。典型的には、工業用途向けに意図された印字ヘッドの生産量は、これとは逆に、そのような投資を正当化することがほとんどない。
【００６７】
印字ヘッドの電気回路の性能改善が追求される場合、本発明による実際的な解決策は、ＣＭＯＳシリコンファウンドリで作られた論理回路部分と第２のファウンドリで形成されたＭＥＭＳ部分との一体化に頼ることができ、この第２のファウンドリは、印字ヘッドで使用される特殊な材料に関連するプロセス能力を備えることができるが、ＣＭＯＳプロセスの高解像度の設備を必ずしも必要としない。
【００６８】
一体化プロセス、すなわち、シリコンチップ又はウエハ上の既存のＣＭＯＳ回路の上にＭＥＭＳを構築することは、ＣＭＯＳ及びＭＥＭＳ構造の両方のいくつかの制約に従うことがある。ＣＭＯＳの制約は、層の材料及び厚さである場合があり、両方ともファウンドリプロセスに固有のものであり、いかなる実質的な変更もデバイスパラメータ及び性能を変更する可能性があり、層の厚さに対するわずかな変更のみが許容され得る。
【００６９】
一方、単にＭＥＭＳとも呼ばれるＭＥＭＳ構造は、ＣＭＯＳ構造には存在しない固有の層を必要とすることがあり、ＣＭＯＳデバイスのポリシリコン及び金属膜は、サーマルアクチュエータ素子の用途には適さない場合がある。したがって、以下に記載するように、ＭＥＭＳ領域は、同じ導電層を使用する、ヒータ回路とエッチング停止層とを接触させるのに必要な、ＭＥＭＳ領域の境界の直ぐ先に延在する短い線路を除いて、ＣＭＯＳ回路に属するいかなる導電層もなくてもよい。
【００７０】
本発明の一実施形態によると、集積電子回路と、サーマルアクチュエータ素子を形成するための部分と、を含む半導体ウエハが用意され、集積回路が、基板の上に形成された少なくとも断熱層及び断熱層の上に形成された第１の金属層を備え、この第１の金属層が集積回路で使用される金属層のうちの１つであり、サーマルアクチュエータ素子を形成する間に第１の金属層がエッチング停止層として使用可能であるように、第１の金属層がサーマルアクチュエータ素子を形成するための部分、すなわちヒータ部分内に延在する。
【００７１】
図８は、境界外郭線４８で囲まれた、ＣＭＯＳ論理回路領域５８とＭＥＭＳ領域４９との間の分割を示す概略チップレイアウトを示し、ＭＥＭＳ領域は、ヒータアレイ２及びインク供給スロットを含むことができる。印字ヘッドチップは、図８に示すような単一のＭＥＭＳ領域の代わりに、複数の分離されたＭＥＭＳ領域を含むことができることに留意されたい。
【００７２】
２つの部分が同じシリコンチップ又はウエハ上に実現されなければならないことがあるため、ベース層、すなわち、シリコン基板の直ぐ上の酸化ケイ素の厚さを一致させることが必要なことがある。印字ヘッドヒータの下の熱障壁は、７００〜８００℃まで安定であり得る。したがって、熱成長させた酸化膜、又はＰＳＧ若しくはＢＰＳＧのようなリフローされたケイ酸塩ガラス、或は２つの材料の組合せのみがこの機能に適している可能性がある。
【００７３】
これらの種類の酸化膜は、金属層の完全性を危うくする高温を必要とするため、既に実現されているＣＭＯＳデバイスと共に成長又は堆積させることができない。本発明の一実施形態による解決策は、印字ヘッドのＭＥＭＳ部分においてＣＭＯＳプロセスからのフィールド酸化膜とＢＰＳＧ／ＰＳＧとの組合せを使用して、ヒータの下の熱障壁層を実現することを含むことができる。
【００７４】
抵抗器の下の断熱障壁は、熱流を主にインクの方に向けて、液体への効果的なエネルギー伝達を提供することができる。それにもかかわらず、システム全体の温度を制御し安定させるために、基板に対する適度な熱放散を有することが好ましい場合がある。
【００７５】
本発明の一実施形態によると、熱障壁の厚さに適した値は、０．６〜２．０μｍの範囲、好ましくは０．８〜１．６μｍの範囲、最も好ましくは１．０〜１．２μｍの範囲にある。
【００７６】
それゆえ、ＣＭＯＳプロセスのＦＯＸ及び／又はＢＰＳＧの合計の厚さは、この厚さ値に準拠することができる。これらの層の厚さは、プロセス及びテクノロジノードによって変わる可能性があるため、適切な熱障壁の厚さを得るためにはこれらの要素を慎重に選択することが必要な場合がある。
【００７７】
印字ヘッドヒータを駆動するパワーＭＯＳの概略回路が図９に示されている。パワーＭＯＳ４４は、ｎチャネル又はｐチャネルの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であってもよく、ゲート４５に送られる信号の電圧レベルに応じて、電流スイッチとして働くことができる。ヒータ２に相当する抵抗器Ｒは、ＭＯＳドレイン端子４６に接続され、一方、ＭＯＳソース端子４７は、接地に接続されている。ヒータ２のもう一方の端子は、電源レールと電気的に通じていてもよい。
【００７８】
ゲート信号が低電圧レベルにある場合、ＮＭＯＳスイッチは、開くことができ、すなわち、トランジスタは、導通することができず、電流は、ヒータ２を流れることができない。ゲート４５に印加される高電圧レベルは、ＮＭＯＳを導通させることができ、電流の流れにより抵抗器で放散された熱がインク気泡を成長させ、さらに印字ヘッドノズルから液滴を噴射させることができる。
【００７９】
ＣＭＯＳファウンドリで作られるトランジスタのソースコンタクト及びドレインコンタクトは、第１のメタライゼーション層３７（Ｍ１）を用いて実現されることがあるため、第１のメタライゼーション層３７は、ＭＥＭＳ領域境界に達するように延ばされなければならないことがある。これにより、トランジスタから来るＭ１導電性線路がその後、ＭＥＭＳファウンドリプロセス内でヒータ回路と電気的に通じることが可能になる。
【００８０】
１対のパワーＭＯＳトランジスタ５０を含む、ＣＭＯＳデバイスとＭＥＭＳ回路との間の接続境界の一部が図１０に示されている。ＭＥＭＳファウンドリの第１の作業は、ＭＥＭＳ窓４８の開口、ＭＥＭＳ領域４９の上のＩＭＤ層及びパッシベーション層のＢＰＳＧ表面までのエッチング、またＢＰＳＧ層上に置かれたＭ１メタライゼーション３７から延びる短い金属線路５１の一端部の露出であってもよく、この一端部は、ヒータの一方の端子をＭＯＳトランジスタとさらに接触させるために必要である場合がある。ヒータのもう一方の端子を電源バスに接触させるために、Ｍ１で作られた別のＭ１金属線路５２を一端部で露出させなければならないことがある。電源バスは、Ｍ２層３８で実現されてもよく、下にあるＭ１線路５２との接触を提供するために、適切なビア５３が金属間誘電体ＩＭＤ１において実現されてもよい。
【００８１】
ＣＭＯＳプロセス中の平坦化要求、及び２つのファウンドリ間のシリコンチップ又はウエハ搬送中のデバイスの保護の必要性は、金属間誘電体並びに全ての頂部パッシベーションの保持を必然的に伴うことがある。したがって、印字ヘッドを製造するプロセスを完了するために半完成又は事前作製デバイスがＭＥＭＳファウンドリで受け取られるときに、ＭＥＭＳ領域がこれらの層によって覆われていることが判明してもよい。
【００８２】
本発明の一実施形態によると、第１の金属層の上に形成された積層体は、３．５μｍ未満の厚さ、好ましくは２〜３μｍの厚さを有することができる。
【００８３】
ＭＥＭＳ領域は、隣接するＣＭＯＳデバイス領域の頂部よりも実質的に低いレベルに位置してもよく、ＣＭＯＳデバイス領域は、全てのメタライゼーション並びに誘電体層を含む。したがって、２つのゾーン間の移行部には、かなりの段が生じる。ＭＥＭＳ回路の金属層の堆積に使用されるＰＶＤプロセスは、ステップシャドーイング効果を被るため、ＭＥＭＳ回路の金属層とＣＭＯＳデバイスのＭ１メタライゼーションとの接続部は、段差壁から数ミクロンしか離れていなくてもよい。
【００８４】
本発明の一実施形態によると、第１の金属層は、サーマルアクチュエータ素子を形成するための部分、すなわちヒータ部分全体にわたって形成される。
【００８５】
本発明の一実施形態によると、本方法は、サーマルアクチュエータ素子を形成するための部分、すなわちヒータ部分の第１の金属層を部分的に除去するステップをさらに含むことができる。これは、エッチング停止除去プロセスステップと呼ばれることもある。
【００８６】
本発明の一実施形態によると、本方法は、サーマルアクチュエータ素子を形成するための部分、すなわちヒータ部分、及び集積電子回路の上に誘電体層を形成するステップであり、誘電体層が、サーマルアクチュエータ素子を形成するための部分、すなわちヒータ部分において少なくとも金属線路層及び抵抗層を覆う、ステップをさらに含むことができる。
【００８７】
本発明の一実施形態によると、本方法は、第１の領域において誘電体層の上にキャビテーション層を形成するステップをさらに含むことができる。これは、抵抗器開放プロセスステップと呼ばれることもある。
【００８８】
また、側壁近くのリソグラフィは、さらなる制約を満たす必要がある場合がある。傾斜した側壁は、ＭＥＭＳ回路のリソグラフィを助けることができ、段差が過度に大きくなければ、最先端技術に従って、レジストの厚さを調整してテーパエッチングを行って達成することができる。上述した標準ＣＭＯＳデバイスは、許容可能な段差をもたらすには高すぎるいくつかの層を有することがあるため、現在の状況は、２つの技術間の直接的な一体化を妨げている。
【００８９】
この問題を克服するために、本発明の一態様によると、標準プロセスの限界内にどうにかとどまりながら、段差を可能な限り低減させるプロセスフローを導入することができる。したがって、一番上の金属層Ｍ３をなくすことができる。以下に示すように、Ｍ３層は、その後、ＭＥＭＳプロセスフェーズ中に適切なメタライゼーションと置き換えられてもよい。
【００９０】
これに反して、Ｍ２メタライゼーションは、論理回路において相互接続を完成するために必要である可能性があり、維持されることがある。論理相互接続パターンは、高解像度プロセスを必要とすることがあり、ＭＥＭＳファウンドリでは問題なしには実行されない可能性がある傾向にある。
【００９１】
本発明の一実施形態によると、サーマルアクチュエータ素子及び集積電子回路は、サーマルインクジェット印字ヘッドの部分を形成することができる。
【００９２】
本発明の別の実施形態によると、サーマルアクチュエータ素子は、流体サーマルアクチュエータである。
【００９３】
さらに、ＣＭＯＳファウンドリによって供給されるような半完成の、すなわち事前作製された印字ヘッドチップが第２のメタライゼーションレベルＭ２を含む場合、ＭＥＭＳプロセスが行われる前に、論理回路に関してどのようにしてでも完全に検査することができる。この解決策は、デバイスのＣＭＯＳとＭＥＭＳ部分との間の正味の境界を確立することができ、起こり得る故障の原因の位置を特定することを容易にすることができる。これに反して、単一のＭ１層がＣＭＯＳファウンドリによって実現される代替の解決策は、さらに低い段差を提供するであろうが、機能障害の場合の後戻りが批判されるであろう。したがって、Ｍ１及びＭ２の両方を備える解決策が好ましい。
【００９４】
ＩＭＤ２層は、さらなるプロセスに対する表面の絶縁及び平坦化を保証するために、Ｍ２の上に残されることがあるが、その厚さは、可能な限り薄くすることができる。また、Ｍ２の下のＩＭＤ１誘電体層は、十分な絶縁及び平坦化を保証することができるレベルまで厚さを薄くすることができる。
【００９５】
段差をさらに低くするために、技術制約を満たす場合は、金属層の厚さを適度に減らすことができる。最後に、２つのパッシベーション層のうちの１つを除去することができ、残りのパッシベーション層の厚さを、デバイスの十分な保護を保証することができる最小値まで薄くすることができる。
【００９６】
本発明による、このカスタムの、又は簡略化されたＣＭＯＳ構造の断面図が図１１に表されている。単一のパッシベーション層５７として、窒化ケイ素層が、良好な電気絶縁、及び水分からの保護を提供することができるため、好ましい可能性がある。
【００９７】
本発明の一実施形態によると、キャビテーション層及び金属線路層で構成された積層体の厚さは、集積電子回路の第１の金属層よりも薄いことがある。
【００９８】
結論として、本発明の上記の実施形態は、２つの金属層Ｍ１及びＭ２、２つの薄い金属間誘電体層、並びに単一の薄いパッシベーション層のみを有する簡略化されたＣＭＯＳ構造を生成することができ、前述した全ての層の厚さを、標準プロセス限界及びデバイス完全性と両立できる最小値にまで減少させている。この解決策によって、印字ヘッド仕様によって要求されるような所定の厚さを有するＢＰＳＧ及びフィールド酸化膜から作られた断熱層のみを残して、ＭＥＭＳ領域から全ての追加の層を除去するために、テーパエッチングプロセスに適した適度な段差、好ましくは３．５μｍ未満、より好ましくは２〜３μｍを得ることが可能になる。
【００９９】
本発明の別の実施形態によると、ＩＭＤ及びパッシベーション層とＢＰＳＧとの間でかなりのエッチング選択性を提供することができる。ＩＭＤ層の不均一性及びエッチングプロセスの不均一性に起因して、熱的に不安定なＩＭＤ層の完全な除去を保証するように、ＢＰＳＧは、オーバーエッチングを受けなければならない場合がある。したがって、安定で正確なヒータの性能を有することが必要なため、熱障壁の厚さの精度を制御することができない。これは、ＣＭＯＳ回路とＭＥＭＳ部分との一体化を制限する可能性がある。
【０１００】
図１２に示すように、本発明の一実施形態は、ＭＥＭＳ領域のＢＰＳＧ表面をほぼ全て覆うために、論理回路の法線境界を越える第１のＣＭＯＳメタライゼーション層Ｍ１の延長部分５４と、図９に関して上述したような延長された線路５１及び５２と、を含むことができる。ＩＭＤ及びパッシベーション層のエッチングプロセスに対する高い耐性のために、Ｍ１層の延長部分は、真のエッチング停止層として働き、ＢＰＳＧの膜厚を影響されないままにしておくことができ、一方で、ＩＬＤ層及びパッシベーション層を、境界外郭線４８によってマークされたＭＥＭＳ窓４９の内部部分で完全に除去することができる。
【０１０１】
図１３は、ＭＥＭＳ窓を開けた後の、すなわち、外郭線４８によって画定された領域４９においてパッシベーション層及び２つのＩＭＤ層をエッチングした後の、本構造の対応する断面を示す。
【０１０２】
ＣＭＯＳデバイス層の金属層は、ヒータ電流を流すための導電性線路及び抵抗性線路を実現するためのＭＥＭＳ回路で使用するには十分ではない可能性がある。したがって、Ｍ１の延長部分は、その後、線路５１及び５２の端部におけるコンタクト領域を除いて除去され、ＭＥＭＳ窓４８の内側の表面の残りの部分に金属層がないようにして、その後、適切なＭＥＭＳ膜を堆積させパターニングする準備ができている必要がある場合がある。図１４で表されるように、Ｍ１突出部分との接触を実現することができるようにＭＥＭＳ領域境界においてＭ１突出部分を維持するために、Ｍ１延長部分５４の除去を適切なパターン外郭線５５に合わせて行うことができる。
【０１０３】
適切なエッチングプロセスによってＭ１延長部分５４を除去した後、結果として得られるレイアウトが、図１５、及び図１６の対応する断面図に示されている。ＭＥＭＳ領域４９は、端子コンタクト領域５６を有する線路５１及び５２を除いて、ＣＭＯＳデバイスからのいかなる金属層もなくてもよい。ＭＥＭＳ領域４９は、一番上の層としてＢＰＳＧ膜を有することができ、その厚さは、その後のエッチングプロセスによって影響を受けず、ヒータのための安定で制御された断熱層を提供することができる。以下に示すように、領域５６の左側のＭ１突起部５１及び５２の最端部において、ＭＥＭＳ回路との接触が実現されなければならないことがある。
【０１０４】
図１７に示すように、ＭＥＭＳ領域のＭＥＭＳ回路は、Ｔａ−Ａｌの抵抗性複合層２８及びアルミニウム層２９を、上述したプロセスに従って堆積させパターニングして得ることができる。上述したように、アルミニウム層２９は、ごく一部のＣｕ若しくはＳｉ又はその両方を含むことができる。アルミニウム層２９は、コンタクト領域５６においてＣＭＯＳデバイスＭ１の突起部にオーバーラップすることができる。この図では、図示する回路レイアウトは、一方の側でそれぞれのパワーＭＯＳに接続し、もう一方の側で共通の電源バスに接続することができる２つの異なるヒータを示す。しかしながら、他の適切なレイアウト構成も可能な場合がある。
【０１０５】
本発明の別の実施形態によると、ＣＭＯＳとＭＥＭＳメタライゼーションとの間の適切な接触面積を保証し、ＭＥＭＳ回路の低い位置合せ精度に起因する起こり得る問題を防止するために、ＭＥＭＳ線路は、図１８に示すように、対応するＭ１線路よりも広くてもよい。
【０１０６】
図１８の断面図は、図１７の上面図の線Ａ−Ａに沿って見た、抵抗性Ｔａ−Ａｌ層２８及び導電性Ａｌ層２９の両方をパターニングした後のＭＥＭＳ境界ゾーンにおける膜の積層体を示す。シリコン基板１は、ＦＯＸ層２２及びＢＰＳＧ層２７によって覆われてもよい。２つの層は、上部にヒータが作られる断熱層を形成することができる。
【０１０７】
ＭＥＭＳ境界領域では、第１のＣＭＯＳ金属層３７は、Ｔａ−Ａｌ層２８及びアルミニウム層２９の両方を含むＭＥＭＳメタライゼーション層によって覆われ、接触されてもよい。ＭＥＭＳメタライゼーションパターンは、ＣＭＯＳ線路Ｍ１よりも広くすることができ、ＣＭＯＳ線路Ｍ１は、ＭＥＭＳメタライゼーションによって包まれていることが判明してもよい。
【０１０８】
しかしながら、本発明の別の実施形態では、Ｔａ−Ａｌ層２８及びアルミニウム層２９の両方を含むことができるＭＥＭＳメタライゼーション層は、第１のＣＭＯＳ金属層３７よりも狭くすることができる。
【０１０９】
直交断面図が図１９に示されている。この図は、図１７の上面図の直交線Ｂ−Ｂに沿って見ている。ヒータ構造、ＣＭＯＳ領域とＭＥＭＳ領域との間の段、及びＭＯＳドレイン拡散とのＭ１コンタクトが示されている。
【０１１０】
図９に関して上述したように、電源バスは、Ｍ２層３８で実現されてもよく、下にあるＭ１線路５２との接触を提供するために、適切なビア５３が金属間誘電体ＩＭＤ１内で実現されてもよい。しかしながら、Ｍ２は、周辺コンタクトパッドへの経路に沿って、印字ヘッドに必要な高い電流レベルを運ぶことができない。一方、ＮＭＯＳ印字ヘッドでは、一番上のメタライゼーションは、Ｔａ＋Ａｕの二重層を含むことができ、この二重層は、高い電流レベルを運ぶことができるため、電源レール及び接地レールに使用することができる。
【０１１１】
本発明のさらに別の実施形態によると、低抵抗経路を必要とする電源レール及び接地レールのための二重Ｔａ＋Ａｕ膜を一番上の層として使用することができる。図６に関して上述したように、ＭＥＭＳ領域４９のヒータは、絶縁膜及び保護膜の積層体によって覆われる必要がある場合がある。第１の窒化ケイ素層及び第２の炭化ケイ素層によって構成された誘電体膜３１をヒータメタライゼーションの上に堆積させる。
【０１１２】
誘電体膜３１の堆積は、図２０に示すように、ＣＭＯＳデバイス領域５８にも延在させることができ、上を覆う一番上のＴａ＋Ａｕメタライゼーションのための改善された誘電体絶縁を提供することができる。ＣＭＯＳの単一のパッシベーション層５７を形成する窒化ケイ素は、誘電体膜３１内の窒化ケイ素層との良好な親和性を有することができ、２つの層間の界面での良好な接着を可能にする。さらに、炭化ケイ素は、チップ表面全体の堅牢性を高めることができる。
【０１１３】
図２１に示すように、ＩＤＭ２、パッシベーション、窒化ケイ素、及び炭化ケイ素によって構成された誘電体積層体全体を貫いて適切なビアをエッチングして、ＣＭＯＳ回路に属する、一番上のＴａ＋Ａｕメタライゼーションと下にあるＭ２金属層との間のコンタクト５９を実現することができる。
【０１１４】
誘電体膜積層体全体に堆積させパターニングしたこの最終のメタライゼーションは、ＭＥＭＳ領域４９のヒータ上のキャビテーション層として、且つＣＭＯＳ領域５８のバッファー接着強化層として使用することができる第１のＴａ層３２を含むことができ、一番上のメタライゼーション層は、下にあるＴａ膜との接着性が良好な第２のＡｕ層３３によって完成されてもよい。
【０１１５】
本発明の別の実施形態によると、一番上の金属堆積が行われる前に、前述の膜の一部を除去して、より薄い誘電体積層体を達成することができる。最後に、二重Ｔａ＋Ａｕ膜は、印字ヘッドの電源レール及びバスレールを流れる高電流を運ぶのに十分に適した、ＣＭＯＳデバイス領域の上の導電性線路を提供することができる。
【０１１６】
記載されたプロセスによって、第１のシリコンファウンドリによって製造されたＣＭＯＳ標準半完成デバイスを、第２のシリコンファウンドリで生成されたＭＥＭＳアクチュエータと一体化して、印字ヘッドシリコンチップを生成することが可能になる。一体化によって、費用対効果が大きい印字ヘッドデバイスを得ることが可能になり、半完成デバイスを受け取った直後のＣＭＯＳ回路の完全な試験容易性が保証される。
【０１１７】
本発明の別の実施形態によると、本発明の一実施形態による方法により形成された、集積電子回路と、サーマルアクチュエータ素子を形成するための部分と、を含むサーマルインクジェット印字ヘッドが提供される。
【０１１８】
本発明の一実施形態によると、外部ファウンドリで生成された高解像度ＣＭＯＳ回路を、特殊な材料が採用される流体ＭＥＭＳアクチュエータと一体化することが可能である。選択されたＣＭＯＳプロセスは、高電力レベルを必要とせずに、ＣＭＯＳ論理デバイスを広範囲に検査することを可能にし、同時に、ＣＭＯＳ領域とＭＥＭＳ領域との間の移行境界において適度な段差を保証することができ、印字ヘッド作製に伴うフォトリソグラフィプロセスの実行を容易にする可能性がある。
【０１１９】
本発明の別の実施形態によると、ヒータの下の断熱層の制御された厚さは、ＭＥＭＳ領域全体にわたる第１のＣＭＯＳ金属層の適切な延長部分と、ＭＥＭＳファウンドリにおいて堆積させパターニングした一番上のメタライゼーションによって提供される電源レール及び接地レールの両方における高電流レベルのための導電性線路と、によって保証され得る。
【０１２０】
本発明は、技術的設備への多大な投資を伴わずに生成される高性能で費用対効果が大きいデバイスを提供する。
【０１２１】
本明細書において詳細な実施形態が記載されたが、これらは、独立請求項によって規定された本発明についてのより良い理解を提供するために役立つに過ぎず、本発明を限定するものと考えられるべきではない。
【０１２２】
特に、本発明の上記の説明は、使用される特定の材料を示しているが、特に明記しない限り、これらは、単に特定の例と考えられるべきであり、特許請求の範囲によって規定される本発明の範囲内の他の適切な材料と置き換えられてもよい。
【符号の説明】
【０１２３】
１  基板
２  ヒータ
３  ヒータアレイ
４  フィードスルースロット
５  ウエハ
６  コンタクトパッド
７  フレキシブル回路
８  カートリッジ本体
９  コンタクトパッド
１０  能動部分
１１  パワートランジスタ
１２  論理回路
１３  プログラマブルメモリ
１４  印字ヘッド膜構造
１５  インク供給チャネル
１６  噴射チャンバ
１７  バリア層
１８  ノズル板
１９  ノズル
２０  インク液滴
２１  インク蒸気気泡
２２  熱成長フィールド酸化膜（ＦＯＸ）
２３  ゲート酸化膜
２４  ポリシリコンゲート
２５  ｎ＋ドープ領域
２６  ｐ＋ドープ領域
２７  ホウ素リンケイ酸塩ガラス（ＢＰＳＧ）
２８  Ｔａ−Ａｌ抵抗層
２９  アルミニウム金属線路
３０  コンタクト
３１  誘電体層
３２  タンタルキャビテーション層
３３  Ａｕ導電層
３４  コンタクト
３５  ｎウェル
３６  層間誘電体（ＩＬＤ）
３７  第１のメタライゼーションレベル（Ｍ１）
３８  第２のメタライゼーションレベル（Ｍ２）
３９  第３のメタライゼーションレベル（Ｍ３）
４０  第１の金属間誘電体層（ＩＭＤ１）
４１  第２の金属間誘電体層（ＩＭＤ２）
４２  第１の頂部パッシベーション層（ＰＡＳ１）
４３  第２の頂部パッシベーション層（ＰＡＳ２）
４４  パワーＮＭＯＳトランジスタ
４５  ＮＭＯＳゲート端子
４６  ＮＭＯＳドレイン端子
４７  ＮＭＯＳソース端子
４８  ＭＥＭＳ窓外郭線
４９  ＭＥＭＳ領域
５０  パワーＭＯＳトランジスタ
５１  延長されたＭＯＳドレインメタライゼーション層
５２  延長されたＶｃｃメタライゼーション
５３  ビア
５４  第１のＣＭＯＳメタライゼーションレベルＭ１の延長部分
５５  エッチングマスク外郭線
５６  コンタクト領域
５７  パッシベーション層
５８  ＣＭＯＳ回路領域
５９  コンタクト
【図１】
2019531925.tif 000003
【図２】
2019531925.tif 000004
【図３】
2019531925.tif 000005
【図４】
2019531925.tif 000006
【図５】
2019531925.tif 000007
【図６】
2019531925.tif 000008
【図７】
2019531925.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【手続補正書】
【提出日】平成30年8月14日(2018.8.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積電子回路と、サーマルアクチュエータ素子を形成するための部分と、を含む半導体ウエハを用意するステップであって、前記集積回路が少なくとも
基板上に形成された断熱層、及び
前記断熱層上に形成された第１の金属層
を備え、
前記第１の金属層が前記サーマルアクチュエータ素子を形成するための前記部分内へ延在する、ステップと、
前記第１の金属層がエッチング停止層として作用するように、サーマルアクチュエータ素子を形成するための部分を前記第１の金属層までエッチングするステップと、
を少なくとも含み、
前記集積電子回路は、相補型金属酸化物半導体（ＣＭＯＳ）ファウンドリにおいて生成され、サーマルアクチュエータ素子を形成するための前記部分は、微小電子機械システム（ＭＥＭＳ）ファウンドリにおいて生成される、サーマルインクジェット印字ヘッドを形成するための方法。
【請求項２】
前記サーマルアクチュエータ素子を形成するための前記部分において、前記第１の金属層を部分的に除去するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記サーマルアクチュエータ素子を形成するための前記部分において、前記断熱層の少なくとも一部の上に、及び前記第１の金属層の少なくとも一部の上に、抵抗層の少なくとも一部の上の金属線路層と共に前記抵抗層を形成するステップと、フォトリソグラフィ及びエッチング技術を使用して、第１の領域の前記金属線路層を除去するステップと、をさらに含む、請求項１又は２に記載の方法。
【請求項４】
前記サーマルアクチュエータ素子を形成するための前記部分及び前記集積電子回路の上に誘電体層を形成するステップをさらに含み、前記誘電体層が、前記サーマルアクチュエータ素子を形成するための前記部分において、少なくとも前記金属線路層及び前記抵抗層を覆っている、請求項１、２、及び３のいずれか一項に記載の方法。
【請求項５】
前記第１の領域において前記誘電体層の上にキャビテーション層を形成するステップをさらに含む、請求項１〜４のいずれか一項に記載の方法。
【請求項６】
請求項１〜５のいずれか一項により形成された、集積電子回路と、サーマルアクチュエータ素子を形成するための部分と、を含む、サーマルインクジェット印字ヘッド。
【請求項７】
集積電子回路と、サーマルアクチュエータ素子を形成するための部分と、を含む半導体ウエハであって、
前記集積回路が少なくとも、
基板上に形成された断熱層、及び
前記断熱層上に形成された第１の金属層であり、この第１の金属層が前記集積回路で使用される金属層のうちの１つである、第１の金属層
を備え、
前記第１の金属層が、前記サーマルアクチュエータ素子を形成する間にエッチング停止層として使用可能であるように、前記サーマルアクチュエータ素子を形成するための前記部分内へ延在し、
前記集積電子回路は、相補型金属酸化物半導体（ＣＭＯＳ）ファウンドリにおいて生成され、サーマルアクチュエータ素子を形成するための前記部分は、微小電子機械システム（ＭＥＭＳ）ファウンドリにおいて生成される、半導体ウエハ。
【請求項８】
前記断熱層の厚さが０．６〜２．０μｍ、好ましくは０．８〜１．６μｍ、最も好ましくは１．０〜１．２μｍである、請求項７に記載の半導体ウエハ。
【請求項９】
前記第１の金属層の上に形成された積層体が３．５μｍ未満の厚さ、好ましくは２〜３μｍの厚さを有する、請求項７又は８に記載の半導体ウエハ。
【請求項１０】
前記第１の金属層が前記サーマルアクチュエータ素子を形成するための前記部分の全てにわたって形成されている、請求項７、８及び９のいずれか一項に記載の半導体ウエハ。
【請求項１１】
前記サーマルアクチュエータ素子が流体サーマルアクチュエータである、請求項７〜１０のいずれか一項に記載の半導体ウエハ。
【国際調査報告】
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