(57)【要約】  集積回路が開示され、これは、複数の通信チャネルを有するイーサネット物理層（ＰＨＹ）を含む。通信チャネルは、対応する複数の端子に連結されている。集積回路は、複数の電気絶縁回路および補償回路をさらに含む。複数の電気絶縁回路のうちの少なくとも１つは、複数の通信チャネルのうちの対応する１つに連結され、かつＰＨＹを複数の端子のうちの対応する１つから電気絶縁する。補償回路は、複数の絶縁回路のうちの少なくとも１つと関連付けられたベースライン変動およびパラメータドリフトのうちの少なくとも一方を補償するように構成されている。ＰＨＹおよび複数の絶縁回路は、単一基板上に集積されている。
2019524010.tif 000002
【特許請求の範囲】
【請求項１】
集積回路であって、
対応する複数の端子に連結された、複数の通信チャネルを含む、イーサネット物理層（ＰＨＹ）と、
複数の電気絶縁回路であって、前記複数の電気絶縁回路のうちの少なくとも１つは、前記複数の通信チャネルのうちの対応する１つに連結され、かつ前記ＰＨＹを前記複数の端子のうちの対応する１つから電気絶縁する、複数の電気絶縁回路と、
前記複数の絶縁回路のうちの少なくとも１つと関連付けられたベースライン変動およびパラメータドリフトのうちの少なくとも一方を補償するように構成された補償回路と、を備える、回路。
【請求項２】
前記ＰＨＹおよび前記複数の絶縁回路は、単一基板上に集積されている、請求項１に記載の回路。
【請求項３】
前記複数の絶縁回路のうちの少なくとも１つは、電気変圧器を含む、請求項１に記載の回路。
【請求項４】
前記複数の絶縁回路のうちの少なくとも１つは、磁気回路を含む、請求項１に記載の回路。
【請求項５】
前記複数の絶縁回路のうちの少なくとも１つは、前記ＰＨＹと関連付けられたドライバ回路のインピーダンスを整合するように構成されている、請求項１に記載の回路。
【請求項６】
前記端子は、イーサネットポートへの接続用に構成されている、請求項１に記載の回路。
【請求項７】
前記ＰＨＹは、
少なくとも２つの通信チャネルを有する１０／１００イーサネットＰＨＹと、
少なくとも４つの通信チャネルを有する１０００Ｂａｓｅ−ＴイーサネットＰＨＹと、のうちの一方である、請求項１に記載の回路。
【請求項８】
前記複数の絶縁回路のうちの少なくとも１つは、一次側および二次側を有する電気変圧器を含み、前記一次側は、前記補償回路に電気的に連結されている、請求項１に記載の回路。
【請求項９】
前記補償回路は、前記電気変圧器の前記一次側に電流を注入して、前記ベースライン変動および前記パラメータドリフトのうちの少なくとも一方を補償するようにさらに構成されている、請求項８に記載の回路。
【請求項１０】
前記補償回路は、前記電気変圧器の前記一次側に注入される前記電流を生成するように構成された電流ドライバを備える、請求項９に記載の回路。
【請求項１１】
前記補償回路は、前記複数の電気絶縁回路のうちの前記少なくとも１つと関連付けられた抵抗、静電容量およびインダクタンスのうちの少なくとも１つを調節して、前記パラメータドリフトを補償するように構成されている、請求項１に記載の回路。
【請求項１２】
単一基板集積回路であって、
複数の通信チャネルおよび少なくとも１つのドライバ回路を含むイーサネット物理層（ＰＨＹ）と、
前記ＰＨＹに連結された少なくとも１つの絶縁回路と、を備え、前記少なくとも１つの絶縁回路は、
前記少なくとも１つのドライバ回路のインピーダンスを整合し、
かつ前記ＰＨＹを複数の接続端子のうちの少なくとも１つから電気絶縁するように構成されている、回路。
【請求項１３】
前記ＰＨＹと前記少なくとも１つの絶縁回路との間に連結された少なくとも１つの静電放電（ＥＳＤ）回路をさらに備え、前記ＥＳＤ回路は、前記集積回路内の過渡電圧を抑制するように構成されている、請求項１２に記載の回路。
【請求項１４】
前記少なくとも１つの絶縁回路と複数の接続端子のうちの少なくとも１つとの間に連結された少なくとも１つの電磁干渉（ＥＭＩ）回路をさらに備え、ＥＭＩ回路は、電磁干渉を抑制するように構成されている、請求項１２に記載の回路。
【請求項１５】
前記ＰＨＹおよび前記少なくとも１つの絶縁回路は、積層グリッドアレイ（ＬＧＡ）またはボールグリッドアレイ（ＢＧＡ）として単一基板上に集積されている、請求項１２に記載の回路。
【請求項１６】
前記少なくとも１つの絶縁回路は、ＩＥＥＥ８０２．３標準規格に準拠して構成されている、請求項１２に記載の回路。
【請求項１７】
データの通信のための方法であって、
集積回路内の１つ以上のプロセッサを使用して実施することであって、前記１つ以上のプロセッサが、変圧器に連結されたイーサネット物理層（ＰＨＹ）デバイスを備える、実施することと、
前記ＰＨＹを介して入力データ信号を受信することと、
前記入力データ信号に応答して電圧ドライバ信号を生成することであって、前記電圧ドライバ信号が、前記変圧器の一次側を駆動するように構成され、前記変圧器が、前記ＰＨＹを少なくとも１つの出力端子から絶縁する、生成することと、
電流ランプ信号を前記変圧器の前記一次側に導入することであって、前記電流ランプ信号が、前記変圧器と関連付けられたベースライン変動を補償するように構成されている、導入することと、
出力信号を前記変圧器の二次側に生成することであって、前記出力信号が、前記入力データ信号に対応する、生成することと、を含む、方法。
【請求項１８】
電磁干渉（ＥＭＩ）回路を使用して前記出力信号をフィルタリングすることと、
前記フィルタリングされた出力信号を前記少なくとも１つの出力端子に通信することと、をさらに含む、請求項１７に記載の方法。
【請求項１９】
前記変圧器を使用して、前記電圧ドライバ信号を生成するドライバ回路のインピーダンスを整合することをさらに含む、請求項１７に記載の方法。
【請求項２０】
前記１つ以上のプロセッサは、前記電流ランプ信号を生成するように構成された補償回路をさらに備える、請求項１７に記載の方法。
【請求項２１】
集積回路であって、
対応する複数の端子に連結された、複数の通信チャネルを含む、イーサネット物理層（ＰＨＹ）と、
複数の電気絶縁回路であって、
前記複数の電気絶縁回路のうちの少なくとも１つは、前記複数の通信チャネルのうちの対応する１つに連結され、かつ前記ＰＨＹを前記複数の端子のうちの対応する１つから電気絶縁し、
前記ＰＨＹおよび前記複数の絶縁回路は、単一基板上に集積され、
前記複数の絶縁回路のうちの少なくとも１つは、磁気回路を含む、複数の電気絶縁回路と、
前記複数の絶縁回路のうちの少なくとも１つと関連付けられたベースライン変動およびパラメータドリフトのうちの少なくとも一方を補償するように構成された補償回路と、を備える、回路。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権主張
本出願は、その全体の参照によって本明細書に組み込まれる、２０１６年５月２５日に出願された、米国特許出願第１５／１６４，２６７号に対する優先権の利益を主張する。
本発明は、イーサネット(登録商標)磁気集積に関するものである。
【背景技術】
【０００２】
イーサネット通信システムにおいて、ＩＥＥＥ８０２．３標準規格は、通常「イーサネットＰＨＹ」と呼ばれるイーサネット物理層回路と、ケーブル媒体（例えば、ＲＪ４５コネクタを有するＣａｔ５ケーブル）への物理的および電気的接続を提供する、イーサネットポート（例えば、媒体依存インターフェース（ＭＤＩ））との間に提供される電気絶縁を必要とする。
【発明の概要】
【課題を解決するための手段】
【０００３】
一手法は、変圧器または磁気回路によって、イーサネット物ＰＨＹの各チャネルとイーサネットポートとの間にかかる絶縁を提供することができる。例えば、イーサネットＰＨＹおよび磁気回路は、別個にパッケージ化され、イーサネットポートと共に回路基板上に実装され、大きいパッケージを結果としてもたらす。磁気が典型的に手巻きであるため、そのインピーダンスにおいて高変動および不十分な公差が存在し得、イーサネットＰＨＹとの不十分なインピーダンス整合、不十分なモード変換性能、および不十分なノイズ耐性を結果としてもたらす。いくつかの手法は、磁気回路をイーサネットポートと集積して、いくつかの回路基板エリアを節約することを提供するが、他の問題を解決しない。
それゆえに、本発明者は、とりわけ、磁気回路をイーサネットＰＨＹと集積して、向上したノイズ耐性、磁気回路とイーサネットＰＨＹとの間の良好なインピーダンス整合、および改善されたコモンモード除去比（ＣＭＲＲ）を提供する、回路、システム、および方法に対する必要性が存在することを認識した。
【０００４】
本開示の実施形態は、同一基板上に、複数の磁気回路に連結されたイーサネットＰＨＹを含み得る集積回路を提供することができる。集積回路はまた、イーサネットＰＨＹと磁気回路との間の静電放電（ＥＳＤ）保護回路、および磁気回路と外部イーサネットポートに連結する端子との間の電磁干渉（ＥＭＩ）フィルタリング回路も含み得る。集積回路は、イーサネットＰＨＹ、磁気回路、ＥＳＤ保護回路、およびＥＭＩフィルタリング回路に連結され得る補償および較正回路をさらに含み得る。
【０００５】
一例において、集積回路は、複数の通信チャネルを有するイーサネット物理層（ＰＨＹ）を含み得る。通信チャネルは、対応する複数の端子に連結され得る。集積回路は、複数の電気絶縁回路および補償回路をさらに含み得る。複数の電気絶縁回路のうちの少なくとも１つは、複数の通信チャネルのうちの対応する１つに連結され得、かつＰＨＹを複数の端子のうちの対応する１つから電気絶縁し得る。補償回路は、複数の絶縁回路のうちの少なくとも１つと関連付けられ得る等のベースライン変動およびパラメータドリフトのうちの少なくとも一方を補償するように構成され得る。ＰＨＹおよび複数の絶縁回路は、単一基板上に集積されている。
【０００６】
本概要は、本特許出願の主題の概要を提供することを意図する。本発明の排他的または徹底的な説明を提供することは意図されていない。発明を実施するための形態は、本特許出願に関するさらなる情報を提供するために含められている。
【図面の簡単な説明】
【０００７】
【図１】図１は、本開示の実施形態による集積回路のブロック図を例示する。
【図２】図２は、本開示のいくつかの実施形態による磁気回路を例示する。
【図３】図３は、本開示のいくつかの実施形態による磁気回路を例示する。
【図４】図４は、本開示のいくつかの実施形態による磁気回路を例示する。
【図５】図５は、本開示の実施形態による補償回路を例示する。
【図６】図６は、実施形態による、データを通信するための方法の一例のフロー図を例示する。
【発明を実施するための形態】
【０００８】
必ずしも実際の寸法に描写されていない、図面において、同様の数字は、異なる図において類似の構成要素を説明し得る。異なる接尾語を有する同様の数字は、類似の構成要素の異なる事例を表し得る。図面は、概して、本文書に論じられる様々な実施形態を限定としてではなく、例として例示する。
【０００９】
図１は、本開示の実施形態による集積回路１００のブロック図を例示する。集積回路１００は、端子１０６と端子１０８．１〜１０８．ｎとの間でデータを通信する等の、複数のチャネル１０４．１〜１０４．ｎを有するイーサネット物理層回路（イーサネットＰＨＹ）１０２を含み得る。チャネル１０４．１〜１０４．ｎの各々は、受信チャネルまたは送信チャネルのいずれかであり得る。例えば、１０／１００イーサネットシステムは、２つのチャネル（即ち、ｎ＝２）を含み得、一方が受信チャネルであり、他方が送信チャネルである。１０００Ｂａｓｅ−Ｔイーサネットシステムは、４つのチャネル（即ち、ｎ＝４）を含み得る。
【００１０】
図１に示されるように、複数の磁気回路１１０．１〜１１０．ｎは、外部イーサネットポート（図示せず）に連結され得る、イーサネットＰＨＹ１０２と端子１０８．１〜１０８．ｎとの間等の、それぞれのチャネル１０４．１〜１０４．ｎに提供され得る。半導体製造技術を通して、磁気回路１１０．１〜１１０．ｎは、完全な巻線センタタップ対称性を有し、かつイーサネットＰＨＹ１０２のドライバのインピーダンスを整合するように較正される等の、実質的に同一であるように製造され得る。したがって、モード変換性能が改善され得、コモンモード除去比（ＣＭＲＲ）が向上され得、回路効率が改善され得、かつ電磁干渉（ＥＭＩ）放出が低減され得る。さらに、磁気回路１１０．１〜１１０．ｎをイーサネットＰＨＹ１０２と同一基板上に集積することは、磁気回路１１０．１〜１１０．ｎとイーサネットＰＨＹ１０２との間の接続を最小化または短縮し得る。その結果、寄生直列抵抗、インダクタンス、および静電容量が最小化され得、ノイズ耐性が向上され得る。
【００１１】
集積回路１００はまた、それぞれのチャネル１０４．１〜１０４．ｎの静電放電（ＥＳＤ）保護回路１１２．１〜１１２．ｎおよびＥＭＩフィルタリング回路１１４．１〜１１４．ｎも含み得る。例えば、ＥＳＤ回路１１２．１〜１１２．ｎは、イーサネットＰＨＹ１０２と対応する磁気回路１１０．１〜１１０．ｎとの間に提供され得る。ＥＭＩフィルタリング回路１１４．１〜１１４．ｎは、ＥＭＩ放出をさらに低減するために、対応する磁気回路１１０．１〜１１０．ｎと端子１０８．１〜１０８．ｎとの間に提供され得る。
【００１２】
集積回路１００は、補償および較正回路１１６をさらに含み得る。補償および較正回路１１６は、イーサネットＰＨＹ１０２、磁気回路１１０．１〜１１０．ｎ、ＥＳＤ回路１１２．１〜１１２．ｎ、およびＥＭＩフィルタリング回路１１４．１〜１１４．ｎのうちの１つ以上に連結され得る。補償および較正回路１１６は、例えば、比較的小さい集積磁気回路１１０．１〜１１０．ｎの使用に起因し得るベースライン変動を補償する回路を含み得る。補償および較正回路１１６はまた、集積回路１００の寿命にわたる等の、イーサネットＰＨＹ１０２、磁気回路１１０．１〜１１０．ｎ、ＥＳＤ回路１１２．１〜１１２．ｎ、および／またはＥＭＩフィルタリング回路１１４．１〜１１４．ｎのパラメータドリフトを補償する回路も含み得る。集積回路１００の生産中、補償および較正回路１１６は、１つ以上の抵抗、１つ以上の静電容量、および／または１つ以上のインダクタンスをトリミングすること等によって、１つ以上のループゲイン、１つ以上の積分定数等の１つ以上の補償パラメータを較正し得る。集積回路１００は、積層グリッドアレイ（ＬＧＡ）またはボールグリッドアレイ（ＢＧＡ）として製造され得る（カスタムリードフレーム等の他の製造技術も同様に使用され得る）。
【００１３】
図２は、本開示の実施形態による磁気回路２１０を例示する。磁気回路２１０は、図１の磁気回路１１０．１〜１１０．ｎのうちの１つ以上の一例であり得る。磁気回路２１０は、第１の巻線２１８および第２の巻線２２０を含み得、ＩＥＥＥ８０２．３標準規格によって要求される等の電気絶縁バリアを提供する。磁気回路２１０は、一次側の正（＋）端子および負（−）端子にわたる差分データを受信し、差分データを、絶縁バリアを越えて二次側の正端子および負端子に送信し得る。差分データの送信は、例えば、二次側から一次側への、反対方向に実現され得る。第１の巻線２１８および第２の巻線２２０の各々は、例えば、差分データのバイアスを許容するため等のセンタタップ（ＣＴ）を有し得る。第１の巻線２１８と第２の巻線２２０との間の巻数比は、単一に設定され得る。
【００１４】
図３は、本開示の実施形態による磁気回路３１０を例示する。磁気回路３１０は、図１の磁気回路１１０．１〜１１０．ｎのうちの１つ以上の一例であり得る。磁気回路３１０は、ＩＥＥＥ８０２．３標準規格によって要求される等の電気絶縁バリアを提供し得る等の、第１の巻線３１８および第２の巻線３２０を含み得る。磁気回路３１０はまた、図３に示される等の第２の巻線３２０に接続され得る等のコモンモード（ＣＭ）チョーク３２２も含み得る。磁気回路３１０は、一次側の正（＋）端子および負（−）端子にわたる差分データを受信し、差分データを、絶縁バリアを越えて、ＣＭチョーク３２２を介して、二次側の正端子および負端子に送信し得る。差分データの送信は、例えば、二次側から一次側への、反対方向に実現され得る。第１の巻線３１８および第２の巻線３２０の各々は、例えば、差分データのバイアスを可能にするため等のセンタタップ（ＣＴ）を有し得る。第１の巻線３１８と第２の巻線３２０との間の巻数比は、単一に設定され得る。ＣＭチョーク３２２は、差分データの受信中等の外部ＥＭＩへの感受性を低減することを助け得る。
【００１５】
図４は、本開示の実施形態による磁気回路４１０を例示する。磁気回路４１０は、図１の磁気回路１１０．１〜１１０．ｎの一例であり得る。磁気回路４１０は、第１の巻線４１８および第２の巻線４２０を含み、ＩＥＥＥ８０２．３標準規格によって要求される等の電気絶縁バリアを提供する。磁気回路４１０はまた、図４に示されるように第２の巻線４２０および第３の巻線４２４に接続されたコモンモード（ＣＭ）チョーク４２２も含み得る。磁気回路は、一次側の正（＋）端子および負（−）端子にわたる差分データを受信し、差分データを、絶縁バリアを越えて、ＣＭチョーク４２２を介して、二次側の正端子および負端子に送信し得る。差分データの送信は、例えば、二次側から一次側への、反対方向に実現され得る。第１の巻線４１８および第３の巻線４２４の各々は、例えば、ＥＭＩの低減、パワーオーバイーサネット（ＰｏＥ）用途、および／または差分データのバイアスを可能にするため等のセンタタップ（ＣＴ）を有し得る。第１の巻線４１８、第２の巻線４２０、および第３の巻線４２４間の巻数比は、単一に設定され得る。ＣＭチョーク４２２は、差分データの受信中等の外部ＥＭＩへの感受性を低減し得る。
【００１６】
一例において、ＰｏＥ用途は、二次センタタップ接続を使用して達成され得る。より具体的には、変圧器の二次巻線は、ＤＣ電圧源を２つのセンタタップ間に接続すること等によって、ＤＣ電力（例えば、２４Ｖ／４８Ｖ）を遠隔端に提供するために使用され得る。
【００１７】
図５は、本開示の実施形態による補償回路を例示する。図５を参照すると、補償回路５０２ａの図示された実施形態は、変圧器５００の一次側５１２に連結され得る開ループ補償回路である。変圧器５００は、ドライバ回路５１０を含み得る。一例において、変圧器５００は、通信回路に連結され得、ドライバ回路５１０は、通信回路の一部であり得る（図５に図示せず）。
【００１８】
図５に例示された例において、補償回路５０２ａは、変圧器５００で経験されたベースライン変動を補償するために電流を生成するように構成された開ループ補償回路である。つまり、補償回路５０２は、変圧器５００の誘導的性質による任意のエネルギー損失を補償する量で、変圧器５００の一次側５１２に電流を注入するように構成され得る。インダクタンス、電圧、および電流間の関係は、以下の方程式によって表され得る。
【００１９】
【数１】
2019524010.tif 000003
【００２０】
式中、ｖ（ｔ）は、変圧器の一次での電圧であり、ｉ（ｔ）は、変圧器の一次での電流であり、Ｌは、変圧器５００の一次側５１２の等価回路でのインダクタンスである。これに関して、ベースライン変動を排除するために、補償回路５０２は、定数または実質的に一定のｖ（ｔ）を生成し得る。一定のｖ（ｔ）を生成するために、電流ｉ（ｔ）は、以下のように必要とされ得る。
【００２１】
【数２】
2019524010.tif 000004
【００２２】
したがって、必要とされる電流は、Ｖ／Ｌの勾配を有する、時間に比例する電流ランプであり得る。
【００２３】
別の例において、補償回路は、回路５０２ｂ等の、閉ループ補償回路であってもよい。この例の実装において、補償回路５０２ｂは、バンドパスフィルタ（ＢＰＦ）５０４、ゲインステージ５０６、および電流ドライバ５０８を含み得る。補償回路５０２は、未補償または不十分に補償された通信回路によって駆動されている、変圧器５００の一次側５１２に接続され得る。例示された補償回路のループ（例えば、構成要素５０４、５０６、および５０８）は、未補償または不十分に補償された通信回路を補償するために一次側５１２に提供されている、例えば、ランプ電流等の電流を結果としてもたらし得る。加えて、補償回路５０２ｂのループゲインは、内部静電容量と関連付けられ得、インダクタンスの変動は、例えば、内部静電容量の調節を使用して補償され得る。
【００２４】
図６は、実施形態による、データを通信するための方法の一例のフロー図を例示する。図１および６を参照すると、データの通信のための方法６００の一例は、集積回路（例えば、１００）内の１つ以上のプロセッサを使用して実施され得る。１つ以上のプロセッサは、変圧器（例えば、１１０．１〜１１０．ｎ）に連結されたイーサネット物理層（ＰＨＹ）デバイス（例えば、１０２）を含み得、変圧器およびＰＨＹは、回路１００内に集積される。６１０において、ＰＨＹは、入力データ信号（例えば、入力ポート１０６を介してイーサネット信号）を受信し得る。６２０において、ＰＨＹ（例えば、ＰＨＹ内のドライバ回路）は、入力データ信号に応答して電圧ドライバ信号を生成し得る。電圧ドライバ信号は、変圧器の一次側（例えば、２１８、３１８、または４１８）を駆動するように構成され得る。変圧器（１１０）は、ＰＨＹを少なくとも１つの出力端子（例えば、１０８．１〜１０８．ｎ）から絶縁するように構成され得る。６３０において、電流ランプ信号が、変圧器の一次側に導入され得る（例えば、補償回路１１６または５０２が、電流ドライバ５０８の出力等の、電流ランプ信号を生成し得る）。電流ランプ信号は、変圧器（１１０）と関連付けられたベースライン変動を補償するように構成され得る。６４０において、出力信号が、変圧器の二次側（例えば、２２０、３２０、または４２０）に生成され得、出力データ信号波、入力データ信号に対応し、かつ出力端子１０８を介して回路１００の外側に通信され得る。
【００２５】
様々な注釈および態様
【００２６】
態様１は、集積回路を含み得、これは、対応する複数の端子に連結され得る、複数の通信チャネルを含み得る、イーサネット物理層（ＰＨＹ）と、複数の絶縁回路であって、複数の電気絶縁回路のうちの少なくとも１つは、複数の通信チャネルのうちの対応する１つに連結され得、かつ前記ＰＨＹを前記複数の端子のうちの対応する１つから電気絶縁し得る、複数の絶縁回路と、複数の絶縁回路のうちの少なくとも１つと関連付けられたベースライン変動およびパラメータドリフトのうちの少なくとも一方を補償するように構成され得る補償回路と、を備え得る。
【００２７】
態様２において、態様１の主題は、ＰＨＹおよび複数の絶縁回路が、単一基板上に集積されていることを任意に含む。
【００２８】
態様３において、態様１または２の主題は、複数の絶縁回路のうちの少なくとも１つが、電気変圧器を含むことを任意に含む。
【００２９】
態様４において、態様１〜３のうちのいずれか１つ以上の主題は、複数の絶縁回路のうちの少なくとも１つが、磁気回路を含むことを任意に含む。
【００３０】
態様５において、態様１〜４のうちのいずれか１つ以上の主題は、複数の絶縁回路のうちの少なくとも１つが、ＰＨＹと関連付けられたドライバ回路のインピーダンスを整合するように構成されていることを任意に含む。
【００３１】
態様６において、態様１〜５のうちのいずれか１つ以上の主題は、端子が、イーサネットポートへの接続用に構成されていることを任意に含む。
【００３２】
態様７において、態様１〜６のうちのいずれか１つ以上の主題は、ＰＨＹが、少なくとも２つの通信チャネルを有する１０／１００イーサネットＰＨＹと、少なくとも４つの通信チャネルを有する１０００Ｂａｓｅ−ＴイーサネットＰＨＹと、のうちの一方であることを任意に含む。
【００３３】
態様８において、態様１〜７のうちのいずれか１つ以上の主題は、複数の絶縁回路のうちの少なくとも１つが、一次側および二次側を有する電気変圧器を含み、一次側が、補償回路に電気的に連結されていることを任意に含む。
【００３４】
態様９において、態様８の主題は、補償回路が、電気変圧器の一次側に電流を注入して、ベースライン変動およびパラメータドリフトのうちの少なくとも一方を補償するようにさらに構成されていることを任意に含む。
【００３５】
態様１０において、態様９の主題は、補償回路が、電気変圧器の一次側に注入される電流を生成するように構成された電流ドライバを備えることを任意に含む。
【００３６】
態様１１において、態様１〜１０のうちのいずれか１つ以上の主題は、補償回路が、複数の電気絶縁回路のうちの少なくとも１つと関連付けられた抵抗、静電容量およびインダクタンスのうちの少なくとも１つを調節して、パラメータドリフトを補償するように構成されていることを任意に含む。
【００３７】
態様１２は、単一基板集積回路であり、複数の通信チャネルおよび少なくとも１つのドライバ回路を含むイーサネット物理層（ＰＨＹ）と、ＰＨＹに連結された少なくとも１つの絶縁回路と、を備え、少なくとも１つの絶縁回路は、少なくとも１つのドライバ回路のインピーダンスを整合し、かつＰＨＹを複数の接続端子のうちの少なくとも１つから電気絶縁するように構成されている。
【００３８】
態様１３において、態様１２の主題は、ＰＨＹと少なくとも１つの絶縁回路との間に連結された少なくとも１つの静電放電（ＥＳＤ）回路をさらに備え、ＥＳＤ回路が、集積回路内の過渡電圧を抑制するように構成されていることを任意に含む。
【００３９】
態様１４において、態様１２または１３の主題は、少なくとも１つの絶縁回路と複数の接続端子のうちの少なくとも１つとの間に連結された少なくとも１つの電磁干渉（ＥＭＩ）回路をさらに備え、ＥＭＩ回路が、電磁干渉を抑制するように構成されていることを任意に含む。
【００４０】
態様１５において、態様１２〜１４のうちのいずれか１つ以上の主題は、ＰＨＹおよび少なくとも１つの絶縁回路が、積層グリッドアレイ（ＬＧＡ）またはボールグリッドアレイ（ＢＧＡ）として単一基板上に集積されていることを任意に含む。
【００４１】
態様１６において、態様１２〜１５のうちのいずれか１つ以上の主題は、少なくとも１つの絶縁回路が、ＩＥＥＥ８０２．３標準規格に準拠して構成されていることを任意に含む。
【００４２】
態様１７は、データの通信のための方法であり、方法は、集積回路内の１つ以上のプロセッサを使用して実施することであって、１つ以上のプロセッサが、イーサネット物理層（ＰＨＹ）デバイスおよび変圧器を備える、実施することと、ＰＨＹを介して入力データ信号を受信することと、入力データ信号に応答して電圧ドライバ信号を生成することであって、電圧ドライバ信号が、変圧器の一次側を駆動するように構成され、変圧器が、ＰＨＹを少なくとも１つの出力端子から絶縁する、生成することと、電流ランプ信号を変圧器の一次側に導入することであって、電流ランプ信号が、変圧器と関連付けられたベースライン変動を補償するように構成されている、導入することと、出力信号を変圧器の二次側に生成することであって、出力信号が、入力データ信号に対応する、生成することと、を含む。
【００４３】
態様１８において、態様１７の主題は、電磁干渉（ＥＭＩ）回路を使用して出力信号をフィルタリングすることと、フィルタリングされた出力信号を前記少なくとも１つの出力端子に通信することと、を任意に含む。
【００４４】
態様１９において、態様１７または１８の主題は、変圧器を使用して、電圧ドライバ信号を生成するドライバ回路のインピーダンスを整合することを任意に含む。
【００４５】
態様２０において、態様１７〜１９のうちのいずれか１つ以上の主題は、１つ以上のプロセッサが、電流ランプ信号を生成するように構成された補償回路をさらに備えることを任意に含む。
【００４６】
本明細書に説明される非限定的な態様の各々は、それ自体を主張し得るか、または他の態様のうちの１つ以上との様々な置換もしくは組み合わせにおいて組み合わせられ得る。
【００４７】
上記の発明を実施するための形態は、発明を実施するための形態の一部を形成する、添付図面の参照を含む。図面は、例示によって、本発明が実施され得る具体的な実施形態を示す。これらの実施形態は、本明細書では「態様」または「実施例」とも呼ばれる。かかる態様は、示されるか、または記載されるものに加えて、要素を含み得る。しかしながら、本発明者らはまた、示されるか、または説明される、それらの要素のみが提供される態様も企図する。さらに、本発明者らはまた、本明細書に示されるか、または説明される、特定の実施例（もしくはその１つ以上の態様）、または他の実施例（もしくはその１つ以上の態様）のいずれかに対する、示されるか、または説明される、それらの要素（もしくはその１つ以上の態様）の任意の組み合わせまたは置換を使用する実施例も企図する。
【００４８】
本文書とこれまで参照によって組み込まれた任意の文書との間で使用法が矛盾する場合には、本文書の使用法が支配する。
【００４９】
本文書において、「ａ」または「ａｎ」の用語は、特許文献において一般的であるように、任意の他の事例または「少なくとも１つ（ａｔ  ｌｅａｓｔ  ｏｎｅ）」もしくは「１つ以上（ｏｎｅ  ｏｒ  ｍｏｒｅ）」の使用法とは無関係に、１つ以上を含むように使用される。本文書において、「または」の用語は、別段の指示がない限り、非排他的、あるいは「ＡまたはＢ」が、「ＡであるがＢではない」、「ＢであるがＡではない」、ならびに「ＡおよびＢ」を含むことを指すように使用される。本文書において、「含む（ｉｎｃｌｕｄｉｎｇ）」および「ｉｎ    ｗｈｉｃｈ」は、それぞれ「備える（ｃｏｍｐｒｉｓｉｎｇ）」および「ｗｈｅｒｅｉｎ」の用語の平易な英語の同等物として使用される。また、以下の特許請求の範囲において、  “含む（ｃｏｍｐｒｉｓｉｎｇ）”および  “含む（ｃｏｍｐｒｉｓｉｎｇ）”という用語は、そのような用語において列挙されるように列挙される要素を含むシステム、デバイス、物品、組成物、製剤、またはプロセスである。さらに、以下の特許請求の範囲において、「第１」、「第２」および「第３」等は、単に符号として使用され、それらの対象に対する数値的要件を強いることを意図しない。
【００５０】
本明細書に説明される方法の実施例は、少なくとも部分的に機械またはコンピュータ実装され得る。いくつかの実施例は、上記の実施例に説明される方法を実施するように電子デバイスを構成するように動作可能な命令によってエンコードされたコンピュータ可読媒体または機械可読媒体を含み得る。かかる方法の実装は、マイクロコード、アセンブリ言語コード、高級言語コード等を含み得る。かかるコードは、様々な方法を実施するためのコンピュータ可読命令を含み得る。
【００５１】
コードは、コンピュータプログラム製品の一部分を形成し得る。さらに、実施例において、コードは、実行または他のタイミング中等に、１つ以上の揮発性、非一時的、または不揮発性有形コンピュータ可読媒体上に明白に記憶され得る。これらの有形コンピュータ可読媒体の例としては、限定されるものではないが、ハードディスク、リムーバブル磁気ディスク、リムーバブル光ディスク（例えば、コンパクトディスク、デジタルビデオディスク）、磁気カセット、メモリカードまたはスティック、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）等が挙げられる。
【００５２】
上記の説明は例示的なものであり、制約を意図するものではない。例えば、上記に説明された実施例（または、それらの１つ以上の態様）は、互いに組み合わせて使用されてもよい。他の実施形態は、上記の説明を検討する際に、当業者等によって使用され得る。要約書は、３７Ｃ．Ｆ．Ｒ．§１．７２（ｂ）に応じて提供され、読者が技術的な開示の性質を速やかに確認することを可能にする。特許請求の範囲の範囲または意味を、解釈または限定するために使用されないことを理解して提示される。また、上記の発明を実施するための形態において、様々な特徴が、開示を簡素化するために共にグループ化されてもよい。これは、未請求の開示された特徴は、任意の特許請求の範囲にとって本質的なものであることを意図しているとして解釈されるべきではない。むしろ、発明の主題は、特定の開示された実施形態の全ての特徴未満にあり得る。したがって、以下の特許請求の範囲は、実施例または実施形態として発明を実施するための形態に本明細書で組み込まれ、各特許請求の範囲は、別個の実施形態としてそれ自体で独立し、かかる実施形態が、様々な組み合わせまたは置換において互いに組み合わされ得ることが企図される。本発明の範囲は、添付の特許請求の範囲を参照して、かかる特許請求の範囲が権利を有する同等物の全範囲を伴って、決定されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【手続補正書】
【提出日】平成30年11月22日(2018.11.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
通信チャネルを含むイーサネット物理層（ＰＨＹ）を有する集積回路であって、前記集積回路は、
電気絶縁回路であって、前記電気絶縁回路は、前記ＰＨＹと接続された第１側および端子と接続された第２側を有する電気変圧器を含み、前記電気変圧器は、前記第２側を介した前記端子への送信のために、前記第１側で前記ＰＨＹから差分信号を受信するように構成されている、電気絶縁回路と、
前記電気絶縁回路と関連付けられた特性を補償するように構成された補償回路であって、前記補償回路は、前記第２側の反対側の、前記端子への送信のために前記差分信号を受信する前記電気変圧器の前記第１側に電流を注入して、前記電気変圧器と関連付けられたインダクタンスによるエネルギー損失を補償するようにさらに構成され、前記注入された電圧は、時間に比例し、かつ前記第１側のインダクタンス値を使用して部分的に確立される、補償回路と、を備える、回路。
【請求項２】
前記補償回路は、フィルタステージ、ゲインステージ、および電流ドライバステージを備え、前記補償回路は、前記受信された差分信号に基づいて前記第１側に注入される電流を生成するように構成されている、請求項１に記載の回路。
【請求項３】
前記電気変圧器は、前記第１側を介して前記ＰＨＹへの送信のための第２の差分信号を、前記第２側で前記端子から受信するように構成されている、請求項１に記載の回路。
【請求項４】
前記絶縁回路は、前記ＰＨＹと関連付けられたドライバ回路のインピーダンスを整合するように構成されている、請求項１に記載の回路。
【請求項５】
前記ＰＨＹおよび前記絶縁回路は、単一基板上に集積され、前記端子は、イーサーネットポートへの接続用に構成されている、請求項１〜４のいずれか１項に記載の回路。
【請求項６】
前記ＰＨＹは、
少なくとも２つの通信チャネルを有する１０／１００イーサネットＰＨＹと、
少なくとも４つの通信チャネルを有する１０００Ｂａｓｅ−ＴイーサネットＰＨＹと、のうちの一方である、請求項１に記載の回路。
【請求項７】
前記補償回路は、前記差分信号の標本化表現の使用を必要とすることなく、前記第１側に注入するための前記電流を生成するように構成されている、請求項１〜３のいずれか１項に記載の回路。
【請求項８】
前記注入された電流は、時間に比例し、Ｖ／Ｌの傾きを有し、Ｖは、前記第１側の時間で変動する電圧振幅であり、Ｌは、前記第１側のインダクタンス値である、請求項１に記載の回路。
【請求項９】
前記第２の差分信号は、前記変圧器の前記第１側を介した前記ＰＨＹへの送信のために、前記変圧器の前記第２側で前記端子から受信される、請求項３に記載の回路。
【請求項１０】
前記特性は、ベースライン変動またはパラメータドリフトのうちの少なくとも１つであり、前記補償回路は、前記ベースライン変動または前記パラメータドリフトを補償するために、前記電気絶縁回路と関連付けられた抵抗、静電容量およびインダクタンスのうちの少なくとも１つを調節するように構成されている、請求項１に記載の回路。
【請求項１１】
複数の通信チャネルを含むイーサネット物理層（ＰＨＹ）を有する単一基板集積回路であって、前記集積回路は、
前記ＰＨＹに連結され、少なくとも１つのドライバ回路のインピーダンスを整合するように構成された少なくとも１つの絶縁回路と、
前記ＰＨＹからの差分信号をフィルタリングするフィルタステージ、前記フィルタリングされた差分信号を増幅するゲインステージ、および閉ループ構成内に接続された電流ドライバステージを備える補償回路であって、前記補償回路は、前記差分信号を受信し、かつ前記少なくとも１つの絶縁回路用の電流ランプ信号を生成するように構成され、前記電流ランプ信号は、時間に比例し、かつ前記少なくとも１つの絶縁回路のインダクタンス値を使用して部分的に確立されている、補償回路と、を備える、回路。
【請求項１２】
前記ＰＨＹと前記少なくとも１つの絶縁回路との間に連結された少なくとも１つの静電放電（ＥＳＤ）回路をさらに備え、前記ＥＳＤ回路は、前記集積回路内の過渡電圧を抑制するように構成されている、請求項１１に記載の回路。
【請求項１３】
前記少なくとも１つの絶縁回路と複数の接続端子のうちの少なくとも１つとの間に連結された少なくとも１つの電磁干渉（ＥＭＩ）回路をさらに備え、ＥＭＩ回路は、電磁干渉を抑制するように構成されている、請求項１１に記載の回路。
【請求項１４】
前記少なくとも１つの絶縁回路は、ＩＥＥＥ８０２．３標準規格に準拠して構成されている、請求項１１に記載の回路。
【請求項１５】
データの通信のための方法であって、
集積回路内の１つ以上のプロセッサを使用して実施することであって、前記１つ以上のプロセッサが、変圧器に連結されたイーサネット物理層（ＰＨＹ）デバイスを備える、実施することと、
前記ＰＨＹを介して、前記変圧器の第２側に通信するために、前記変圧器の第１側に入力データ信号を受信することと、
前記入力データ信号に応答して電圧ドライバ信号を生成することであって、前記電圧ドライバ信号が、前記入力データ信号を受信する前記変圧器の前記第１側を駆動するように構成され、前記変圧器が、前記ＰＨＹを少なくとも１つの出力端子から絶縁する、生成することと、
前記入力データ信号を受信する前記変圧器の前記第１側に電流ランプ信号を導入することであって、前記電流ランプ信号が、前記変圧器と関連付けられたインダクタンスによるベースライン変動またはパラメータドリフトを補償するように構成され、前記電流ランプ信号が、時間に比例し、かつ前記変圧器の前記第１側のインダクタンス値を使用して部分的に確立されている、導入することと、
出力端子への通信のために出力信号を前記変圧器の前記第２側に生成することであって、前記出力信号が、前記入力データ信号に対応する、生成することと、を含む、方法。
【請求項１６】
電磁干渉（ＥＭＩ）回路を使用して前記出力信号をフィルタリングすることと、
前記フィルタリングされた出力信号を少なくとも１つの出力端子に通信することと、をさらに含む、請求項１５に記載の方法。
【請求項１７】
前記１つ以上のプロセッサは、前記電流ランプ信号を生成するように構成された補償回路をさらに備え、前記方法は、
前記変圧器を使用して、前記電圧ドライバ信号を生成するドライバ回路のインピーダンスを整合することをさらに含む、請求項１５に記載の方法。
【請求項１８】
複数の通信チャネルを含むイーサネット物理層（ＰＨＹ）を有する集積回路であって、
複数の電気絶縁回路であって、前記複数の電気絶縁回路のうちの少なくとも１つは、前記複数の通信チャネルのうちの対応する１つに連結され、かつ前記ＰＨＹを複数の端子のうちの対応する１つから電気絶縁する、複数の電気絶縁回路と、
前記ＰＨＹからの差分信号をフィルタリングするフィルタステージ、前記フィルタリングされた差分信号を増幅するゲインステージ、および閉ループ構成内に接続された電流ドライバステージを備える補償回路であって、前記補償回路は、前記差分信号を受信し、かつ電流ランプ信号を生成するように構成され、前記電流ランプ信号は、時間に比例し、かつ前記複数の電気絶縁回路のうちの少なくとも１つのインダクタンス値を使用して部分的に確立されている、補償回路と、を備える、集積回路。
【請求項１９】
前記補償回路は、前記複数の電気絶縁回路のうちの未補償または不十分に補償された電気絶縁回路を補償するように構成されている、請求項１８に記載の集積回路。
【請求項２０】
前記補償回路は、前記ゲインステージを使用して静電容量補正を適用することによってインダクタンスの変動を補償するようにさらに構成されている、請求項１８に記載の集積回路。
【国際調査報告】
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