(57)【要約】  ２つ以上の絶縁体半導体界面領域（絶縁体）を含む窒化ガリウム（ＧａＮ）トランジスタ。（ゲートの近くで）ゲートとドレインとの間に配置された第１の絶縁膜が、ゲートリークと、高いゲート−ドレイン電荷（Ｑｇｄ）を生じさせるゲート近くの電界とを最小化する。第１の絶縁膜とドレインとの間に配置された第２の絶縁膜（又は複数の絶縁膜）が、ドレインコンタクトにおける電界を最小化し、低いオン抵抗のための高密度の電荷をチャネル内に提供する。
2019517734.tif 000002
【特許請求の範囲】
【請求項１】
ＩＩＩ族窒化物トランジスタであって、
基板と、
前記基板の上に位置する遷移層であり、ＩＩＩ族窒化物材料を有する遷移層と、
前記遷移層の上に位置するバッファ層であり、ＩＩＩ族窒化物材料を有するバッファ層と、
前記バッファ層の直上に位置するバリア層であり、ＩＩＩ族窒化物材料を有するバリア層と、
前記バリア層とのジャンクションにおいて前記バッファ層内に形成される導電性の二次元電子ガス（２ＤＥＧ）を有するチャネルと、
前記バリア層の上に位置するゲートコンタクト、ドレインコンタクト、及びソースコンタクトであり、当該ゲートコンタクトが当該ソースコンタクトと当該ドレインコンタクトとの間に位置している、ゲートコンタクト、ドレインコンタクト、及びソースコンタクトと、
前記バリア層の上且つ少なくとも前記ゲートコンタクトと前記ドレインコンタクトとの間に位置する第１の絶縁膜及び第２の絶縁膜であり、当該第１の絶縁膜の方が、当該第２の絶縁膜よりも、前記ゲートコンタクトに近い、第１の絶縁膜及び第２の絶縁膜と、
を有し、
前記第２の絶縁膜の下の前記チャネル内の２ＤＥＧ密度が、前記第１の絶縁膜の下の前記チャネル内の２ＤＥＧ密度よりも高くなるよう、前記第１の絶縁膜の下の前記チャネルの上のネット電子ドナー密度が、前記第２の絶縁膜の下の前記チャネルの上のネット電子ドナー密度よりも低い、
トランジスタ。
【請求項２】
前記第１の絶縁膜は、前記第２の絶縁膜よりも、表面準位内に少ない電子を有する、請求項１に記載のトランジスタ。
【請求項３】
前記バッファ層及び／又は前記バリア層が有する前記ＩＩＩ族窒化物材料は、ＧａＮ材料を有する、請求項１に記載のトランジスタ。
【請求項４】
少なくとも前記第２の絶縁膜と前記バリア層との間に位置する絶縁体オフセット層、を更に有する請求項１に記載のトランジスタ。
【請求項５】
前記絶縁体オフセット層はＩＩＩ族窒化物材料を有する、請求項４に記載のトランジスタ。
【請求項６】
前記絶縁体オフセット層が有する前記ＩＩＩ族窒化物材料は、ＡｌＮ、ＡｌＧａＮ、及びＧａＮ材料のうちの１つ以上を有する、請求項５に記載のトランジスタ。
【請求項７】
前記絶縁体オフセット層が有する前記ＩＩＩ族窒化物材料はドープされている、請求項６に記載のトランジスタ。
【請求項８】
前記ドレインコンタクトは、前記絶縁体オフセット層の除去された部分を介して前記バリア層と接触している、請求項４に記載のトランジスタ。
【請求項９】
前記絶縁体オフセット層は更に、前記ドレインコンタクトと前記バリア層との間に位置している、請求項４に記載のトランジスタ。
【請求項１０】
当該トランジスタは更に、
前記第１の絶縁膜及び前記第２の絶縁膜のうちの少なくとも一方の上に位置するメタルフィールドプレートを有し、又は
前記第２の絶縁膜の上にはなく、前記第１の絶縁膜の上、且つ少なくとも前記ゲートコンタクトと前記ドレインコンタクトの間に位置するメタルフィールドプレートを有し、又は
前記第１の絶縁膜及び前記第２の絶縁膜の上、且つ少なくとも前記ゲートコンタクトと前記ドレインコンタクトとの間に位置するメタルフィールドプレートを有し、又は
前記第１の絶縁膜及び前記第２の絶縁膜のうちの少なくとも一方の上、且つ少なくとも前記ゲートコンタクトと前記ドレインコンタクトとの間に位置するメタルフィールドプレートを有し、前記ゲートコンタクトと前記ドレインコンタクトとの間に位置する前記メタルフィールドプレートは、変化した高さを持つ複数の段を有する、
請求項１に記載のトランジスタ。
【請求項１１】
前記第２の絶縁膜は更に、前記第１の絶縁膜の全体の上に位置し、又は前記第１の絶縁膜の一部のみの上に位置する、請求項１に記載のトランジスタ。
【請求項１２】
前記第１の絶縁膜は更に、前記第２の絶縁膜の全体の上に位置し、又は前記第２の絶縁膜の一部のみの上に位置する、請求項１に記載のトランジスタ。
【請求項１３】
前記第２の絶縁膜の上且つ少なくとも前記ゲートコンタクトと前記ドレインコンタクトとの間及び前記第１の絶縁膜の上に位置する第３の絶縁膜、を更に有する請求項１に記載のトランジスタ。
【請求項１４】
当該トランジスタは更に、
（ｉ）前記第２の絶縁膜の上にはなく、前記第１の絶縁膜及び前記第３の絶縁膜の上、且つ少なくとも前記ゲートコンタクトと前記ドレインコンタクトとの間、又は
（ｉｉ）前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜の上、且つ少なくとも前記ゲートコンタクトと前記ドレインコンタクトとの間、
に位置するメタルフィールドプレートを有する、請求項１３に記載のトランジスタ。
【請求項１５】
前記バリア層は、ＩｎｘＡｌｙＧａ（１−ｘ−ｙ）Ｎを有し、ただし、ｘ＋ｙ≦１である、請求項２に記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば窒化ガリウム（ＧａＮ）トランジスタなどのＩＩＩ族窒化物トランジスタの分野に関する。より具体的には、本発明は、複数の絶縁体半導体界面領域を有するＧａＮトランジスタに関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）半導体デバイスは、大電流を担持し且つ高電圧に対応することができることにより、パワー半導体デバイスにとってますます望ましいものとなっている。これらのデバイスの開発は、概して、大電力／高周波用途に狙いを定めてきた。このような用途のために製造されるデバイスは、高電子移動度を示す一般的なデバイス構造に基づいており、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、又は変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）のように様々に呼ばれている。
【０００３】
ＧａＮ  ＨＥＭＴデバイスは、少なくとも２つの窒化物層を有する窒化物半導体を含んでいる。半導体上又はバッファ層上に形成された異なる材料は、それらの層に異なるバンドギャップを持たせる。隣接し合う窒化物層における異なる材料はまた、分極を生じさせ、これが、２つの層のジャンクション（接合）付近の、具体的には、狭い方のバンドギャップを有する層内の、導電性の２次元電子ガス（２ＤＥＧ）領域に寄与する。
【０００４】
分極を生じさせる窒化物層は典型的に、デバイス中を電荷が流れることを可能にするものである２ＤＥＧを含むＧａＮの層に隣接した、ＡｌＧａＮのバリア層を含む。このバリア層は、ドープされることもあるし、ドープされないこともある。２ＤＥＧ領域は、ゼロゲートバイアスにあるゲート下で存在するので、大抵の窒化物デバイスはノーマリーオンデバイスすなわちデプレッションモードデバイスである。ゼロの印加ゲートバイアスにあるゲートの下で２ＤＥＧ領域が空乏化すなわち除去される場合、そのデバイスはエンハンスメントモードデバイスであることができる。エンハンスメントモードデバイスは、ノーマリーオフであり、それが提供する追加の安全性のために、また、単純で低コストの駆動回路を用いて制御がよりいっそう容易であるために望ましいものである。エンハンスメントモードデバイスは、電流を導通するために、ゲートに正バイアスが印加されることを必要とする。
【０００５】
図１は、単一層の表面不動態化絶縁膜（層）１０８を有する従来のエンハンスメントモードＧａＮトランジスタ１００の断面図を例示しており、Ｕｅｄａなどに発行された米国特許第８０７６６９８号（特許文献１）にもっと十分に記載されたものである。図１のデバイス１００は、シリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、サファイア又はその他の材料で構成されることができる基板１０１と、約０．１μｍから約１．０μｍの厚さのＡｌＮ及びＡｌＧａＮで構成される遷移層１０２と、約０．５μｍから約１０μｍの厚さのＧａＮで構成されるバッファ材料１０３と、Ａｌ対Ｇａ比が約０．１から約０．５であり、約０．００５μｍから約０．０３μｍの厚さを持った、ＡｌＧａＮで構成されるバリア材料１０４と、低濃度にドープされたｐ型ＡｌＧａＮ１０５と、高濃度にドープされたｐ型ＧａＮ１０６と、アイソレーション領域１０７と、パッシベーション層／領域１０８と、ソース及びドレイン用のオーミックコンタクトメタル１０９及び１１０（典型的に、例えばＮｉとＡｕなどのキャッピングメタルを備えたＴｉ及びＡｌで構成される）と、ｐ型ＧａＮゲートの上のニッケル（Ｎｉ）及び金（Ａｕ）のメタルコンタクトで典型的に構成されるゲートメタルとを含んでいる。
【０００６】
図２は、表面不動態化絶縁膜を有しない従来技術のＧａＮトランジスタデバイスの断面を例示しており、Ｌｉｄｏｗなどに発行された米国特許第８３５０２９４号（特許文献２）にもっと十分に記載されたものである。ＧａＮトランジスタ１は、例えば、シリコンＳｉ、炭化シリコンＳｉＣ又はサファイアを有し得る基板３１上に形成されている。基板３１の上に、それと接触して遷移層３２がある。遷移層３２は、ＡｌＮ又はＡｌＧａＮを有し、０．１μｍから１．０μｍの間の厚さを有する。バッファ層３３が、遷移層３２をバリア層３４から離隔させている。バッファ層３３は好ましくは、任意の濃度のＩｎ及びＡｌ（０％のＩｎ及び／又はＡｌを含む）を有するＩｎＡｌＧａＮで形成され、０．５μｍと３μｍとの間の厚さを有する。バリア層３４は、ＡｌＧａＮで形成され、０．００５μｍと０．０３μｍとの間の厚さ、及び約１０％から５０％の割合のＡｌを有する。バリア層の上にソース及びドレインコンタクト３５、３６が配置される。ソース及びドレインコンタクトは、例えばＮｉとＡｕ又はＴｉとＴｉＮなどのキャッピングメタルを備えたＴｉ又はＡｌで形成される。ソースコンタクトとドレインコンタクトの間に、Ｔａ、Ｔｉ、ＴｉＮ、Ｗ、又はＷＳｉ２で形成され且つ０．０５μｍと１．０μｍとの間の厚さを有するゲートコンタクト３７が設けられる。バリア層３４の上且つゲートコンタクト３７の下に補償半導体層３８が形成される。補償半導体層３８は好ましくは、例えばＭｇ、Ｚｎ、Ｂｅ、Ｃｄ、又はＣａなどの深いレベルの不動態化ｐ型不純物を有するＡｌＧａＮ又はＧａＮを有する。バッファ層３３及びバリア層３４は、例えばＩｎｘＡｌｙＧａ（１−ｘ−ｙ）Ｎ（ただし、ｘ＋ｙ≦１）などのＩＩＩ族窒化物材料からなる。補償層３８の高いドーピングレベルが、エンハンスメントモードデバイスにつながる。さらに、補償半導体層３８を使用することは、デバイス動作中の低いゲートリークにつながる。最後に、補償層３８の絶縁性が、デバイスのゲート容量が低減させる。
【０００７】
図１及び２に示した従来ＧａＮトランジスタは、幾つかの欠点を有する。大抵のＳｉデバイスでは、（例えば図１におけるものなどの）絶縁体／バリア界面は重要なパラメータではない。しかしながら、ＧａＮトランジスタでは、それは、デバイス性能を支配する重要なパラメータである。例えば図１のおけるパッシベーション層１０８などの単一層の表面不動態化絶縁膜は、リーク電流及びゲート−ドレイン容量を最小化するようにされることができ、あるいは、高いチャネル内電子密度及び低いドレイン電界を与えるようにされることができる。しかし、単一の絶縁パッシベーション層は、両方を同時に行うようにされることができない。
【０００８】
故に、リーク電流及びゲート−ドレイン容量を最小化又は排除するとともに、デバイス導通時に高いチャネル内電子密度及び低いドレイン電界を呈するＧａＮトランジスタを提供することが望まれる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第８０７６６９８号明細書
【特許文献２】米国特許第８３５０２９４号明細書
【発明の概要】
【００１０】
以下に記載する様々な実施形態において本発明は、デバイス導通時にデバイスが高いチャネル内電子密度及び低いドレイン電界を呈しながら、リーク電流及びゲート−ドレイン容量を最小化又は排除するように、２つ以上の絶縁体半導体界面を含むＩＩＩ族窒化物トランジスタ（好ましくは、ＧａＮトランジスタ）を提供することによって、上述の問題及びその他の問題を解決する。
【００１１】
更なる実施形態、並びにトランジスタ及びトランジスタ製造方法に関する実施形態の更なる特徴が、以下に記載され、それをもってこのセクションに組み込まれる。
【図面の簡単な説明】
【００１２】
以下に記載される詳細な説明が、似通った参照符号は全体を通して対応し合うものである図面と併せて使用されることで、本開示の特徴、目的、及び利点がよりいっそう明らかになる。
【図１】単一層の表面不動態化絶縁膜を有する従来ＧａＮトランジスタの断面図を例示している。
【図２】表面不動態化絶縁膜を有しない従来ＧａＮトランジスタの断面図を例示している。
【図３】本発明の第１実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。
【図４】本発明の第２実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。
【図５Ａ】図５Ａ及び５Ｂは、本発明の第２実施形態に従った、界面準位密度をバンドギャップ内のエネルギー位置に対して示す、バリア層の上の絶縁膜のバンド図である。
【図５Ｂ】図５Ａ及び５Ｂは、本発明の第２実施形態に従った、界面準位密度をバンドギャップ内のエネルギー位置に対して示す、バリア層の上の絶縁膜のバンド図である。
【図６】本発明の第２実施形態に従って形成されるＧａＮトランジスタの断面図を例示しており、表面準位内の電子量の描写を含んでいる。
【図７】本発明の第２実施形態に従って形成されるＧａＮトランジスタの断面図を例示しており、ドレインに電圧が印加されたときの電子空乏幅の描写を含んでいる。
【図８】本発明の第２実施形態に従って形成されるＧａＮトランジスタについての、ドレインへの印加電圧に対する空乏長さのプロットである。
【図９】本発明の第２実施形態に従って形成されるＧａＮトランジスタについての、ドレインまでの距離に対する電磁界のプロットである。
【図１０】本発明の第２実施形態に従った、バンドギャップ内の近隣トラップ準位へのホットエレクトロンの散乱を示す、バリア層の上の絶縁膜のバンド図である。
【図１１】本発明の第３実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。
【図１２】本発明の第３実施形態に従った、バンドギャップ内の中間半導体オフセット層を用いるときの、バリア層の上の絶縁膜のバンド図である。
【図１３Ａ】図１３Ａ−１３Ｇは、本発明の第２実施形態に従ったＧａＮトランジスタを製造するための例示的なプロセスフローを示している。
【図１３Ｂ】図１３Ａ−１３Ｇは、本発明の第２実施形態に従ったＧａＮトランジスタを製造するための例示的なプロセスフローを示している。
【図１３Ｃ】図１３Ａ−１３Ｇは、本発明の第２実施形態に従ったＧａＮトランジスタを製造するための例示的なプロセスフローを示している。
【図１３Ｄ】図１３Ａ−１３Ｇは、本発明の第２実施形態に従ったＧａＮトランジスタを製造するための例示的なプロセスフローを示している。
【図１３Ｅ】図１３Ａ−１３Ｇは、本発明の第２実施形態に従ったＧａＮトランジスタを製造するための例示的なプロセスフローを示している。
【図１３Ｆ】図１３Ａ−１３Ｇは、本発明の第２実施形態に従ったＧａＮトランジスタを製造するための例示的なプロセスフローを示している。
【図１３Ｇ】図１３Ａ−１３Ｇは、本発明の第２実施形態に従ったＧａＮトランジスタを製造するための例示的なプロセスフローを示している。
【図１４】本発明の第３実施形態に従ったＧａＮトランジスタの形成を例示している。
【図１５Ａ】図１５Ａ及び１５Ｂは、本発明の第３実施形態に従った、バンドギャップ内の中間半導体オフセット層のドーピングについての動機付けを示すバンド図である。
【図１５Ｂ】図１５Ａ及び１５Ｂは、本発明の第３実施形態に従った、バンドギャップ内の中間半導体オフセット層のドーピングについての動機付けを示すバンド図である。
【図１６】本発明の第４実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。
【図１７】本発明の第５実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。
【図１８】本発明の第６実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。
【図１９】本開示全体を通じて記載される本発明の実施形態のうちの何れかに従うＧａＮトランジスタについての、５００Ｖブレイクダウンまでの２００Ｖ部分のプロットであり、デバイスを破壊することなく且つ抵抗変化を引き起こすことなく電流が繰り返し上昇している。
【図２０】本発明の第７実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。
【図２１】本発明の第８実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。
【図２２】本発明の第８実施形態に従って形成されるＧａＮトランジスタの断面図を例示しており、表面準位内の電子量の描写を含んでいる。
【図２３】本発明の第８実施形態に従って形成されるＧａＮトランジスタについて、メタルフィールドプレートの横方向長さを変化させて電磁界をプロットしたものである。
【図２４】本発明の第９実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。
【図２５】本発明の第１０実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。
【図２６】本発明の第１１実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。
【図２７】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図２８】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図２９】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図３０】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図３１】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図３２】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図３３】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図３４】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図３５】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図３６】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図３７】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図３８】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図３９】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図４０】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図４１】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図４２】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図４３】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図４４】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図４５】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図４６】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図４７】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図４８】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図４９】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【図５０】図２７−５０は、本発明の先述の実施形態の更なる変形及び詳細を例示している。
【発明を実施するための形態】
【００１３】
以下の詳細な説明においては、特定の実施形態を参照する。この詳細な説明は、単に、本教示の好適な態様を実施するための更なる詳細を当業者に教示することを意図したものであり、請求項の範囲を限定することを意図したものではない。故に、以下の詳細な説明に開示される特徴の組み合わせは、最も広い意味で本教示を実施することには必要でないことがあり、代わりに、単に、本教示の特に代表的な例を説明するために教示されるものである。理解されるべきことには、その他の実施形態も用いられることができ、また、様々な構造的、論理的及び電気的な変更が為され得る。
【００１４】
本発明の実施形態は、少なくともトランジスタのゲートコンタクトとドレインコンタクトとの間に位置付けられた２つ以上のパッシベーション絶縁体半導体界面領域（すなわち、絶縁体層）を利用することによって、好ましくはＧａＮトランジスタであるＩＩＩ族窒化物トランジスタの表面パッシベーションを複数の領域へと分割する。これらの絶縁体の層は、デバイスがまた、デバイス導通時に高いチャネル内電子密度及び低いドレイン電界を呈しながら、リーク電流及びゲート−ドレイン容量を最小化又は排除するために使用される。本発明の絶縁体の層は、任意のＩＩＩ族トランジスタ、図２に示して上述した従来ＧａＮトランジスタ、又は、例えば後述するもの又は図面に示すものなどのその他のＧａＮトランジスタとともに使用され得る。
【００１５】
子的な一実施形態において、本発明は、好ましくはＧａＮトランジスタであるＩＩＩ族窒化物トランジスタに向けられ、当該トランジスタは、基板と、該基板の上に位置し、ＩＩＩ族窒化物材料を有する遷移層と、該遷移層の上に位置し、ＩＩＩ族窒化物材料を有するバッファ層と、該バッファ層の上に位置し、ＩＩＩ族窒化物材料を有するバリア層と、該バリア層とのジャンクションにおいてバッファ層内に形成される導電性の二次元電子ガス（２ＤＥＧ）を有するチャネルと、バリア層の上に位置するゲートコンタクト、ドレインコンタクト、及びソースコンタクトであり、当該ゲートコンタクトが当該ソースコンタクトと当該ドレインコンタクトとの間に位置している、ゲートコンタクト、ドレインコンタクト、及びソースコンタクトと、バリア層の上且つ少なくともゲートコンタクトとドレインコンタクトとの間に位置する第１の絶縁膜及び第２の絶縁膜とを有する。第１の絶縁膜の方が、第２の絶縁膜よりも、ゲートコンタクトに近い。第２の絶縁膜の下のチャネル内の２ＤＥＧ密度が、第１の絶縁膜の下のチャネル内の２ＤＥＧ密度よりも高くなるよう、第１の絶縁膜の下のチャネルの上のネット（正味の）電子ドナー密度が、第２の絶縁膜の下のチャネルの上のネット電子ドナー密度よりも低い。
【００１６】
基板は、１つ以上の基板層を有し得る。遷移層は、１つ以上の遷移層を有し得る。バッファ層は、１つ以上のバッファ層を有し得る。バリア層は、１つ以上のバリア層を有し得る。
【００１７】
一実施形態において、第１の絶縁膜は、第２の絶縁膜においてよりも、表面準位内に少ない電子を有する。
【００１８】
一実施形態において、当該トランジスタは更に、少なくとも第２の絶縁膜とバリア層との間に位置する絶縁体オフセット層を有する。絶縁体オフセット層は、ＡｌＮ、ＡｌＧａＮ、及びＧａＮ材料のうちの１つ以上を有し得る。好適な一実施形態において、絶縁体オフセット層は、ＡｌＮの層とＧａＮの層とで形成される。絶縁体オフセット層は、ドープされてもよいし、ドープされなくてもよい。ドレインコンタクトは、絶縁体オフセット層の（例えば、エッチングによってなどで）除去された部分を介してバリア層と接触する。絶縁体オフセット層は更に、ドレインコンタクトとバリア層との間に位置してもよい。絶縁体オフセット層は、１つ以上の絶縁体オフセット層を有し得る。
【００１９】
一実施形態において、当該トランジスタは更に、第１の絶縁膜及び第２の絶縁膜のうちの少なくとも一方の上に位置するメタルフィールドプレートを有する。
【００２０】
一実施形態において、当該トランジスタは更に、第２の絶縁膜の上にはなしで第１の絶縁膜の上且つ少なくともゲートコンタクトとドレインコンタクトの間に位置するメタルフィールドプレートを有する。
【００２１】
一実施形態において、当該トランジスタは更に、第１の絶縁膜及び第２の絶縁膜の上且つ少なくともゲートコンタクトとドレインコンタクトとの間に位置するメタルフィールドプレートを有する。
【００２２】
一実施形態において、当該トランジスタは更に、第１の絶縁膜及び第２の絶縁膜のうちの少なくとも一方の上且つ少なくともゲートコンタクトとドレインコンタクトとの間に位置するメタルフィールドプレートを有し、ゲートコンタクトとドレインコンタクトとの間に位置するメタルフィールドプレートは、変化した高さを持つ複数の段を有する。
【００２３】
一実施形態において、第２の絶縁膜は更に、第１の絶縁膜の全体の上に位置する。
【００２４】
一実施形態において、第２の絶縁膜は、第１の絶縁膜の一部のみの上に位置する。
【００２５】
一実施形態において、第１の絶縁膜は更に、第２の絶縁膜の全体の上に位置する。
【００２６】
一実施形態において、第１の絶縁膜は更に、第２の絶縁膜の一部のみの上に位置する。
【００２７】
一実施形態において、当該トランジスタは更に、第２の絶縁膜の上且つ少なくともゲートコンタクトとドレインコンタクトとの間に位置する第３の絶縁膜を有する。一実施形態において、第３の絶縁膜は更に、第１の絶縁膜の上に位置し得る。一実施形態において、当該トランジスタは更に、第２の絶縁膜の上にはなしで第１の絶縁膜及び第３の絶縁膜の上且つ少なくともゲートコンタクトとドレインコンタクトとの間に位置するメタルフィールドプレートを有する。一実施形態において、当該トランジスタは更に、第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜の上且つ少なくともゲートコンタクトとドレインコンタクトとの間に位置するメタルフィールドプレートを有する。
【００２８】
図３は、本発明の第１実施形態に従って形成されるＧａＮトランジスタ３００の断面図を例示している。第１の絶縁膜（絶縁膜１３９）が、ゲートとドレインとの間、且つバリア層１３４の上に配置されている。第１の絶縁膜１３９は、ゲートリークと、高いゲート−ドレイン電荷（Ｑｇｄ）を生じさせるゲート付近の電界を最小化する。隣接する第２の絶縁膜（絶縁膜１４０）が、ドレインコンタクトにおける電界を最小化し、低い抵抗のための高密度の電荷をチャネル内に提供する。このトランジスタの残りの要素／層は、例えば、上述の図２の従来トランジスタに示したものとすることができ、故に、それをもって詳細な説明のこのセクション及び他のセクションに組み込まれる。これらの要素／層は、基板１３１、遷移層１３２、バッファ層１３３、ソースコンタクト１３５、ドレインコンタクト１３６、ゲートコンタクト１３７、及び補償層１３８を含む。
【００２９】
図４は、本発明の第２実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。図４は、絶縁膜１及び絶縁膜２の位置及び相対的な寸法を示すいっそう正確な図を示している。図４には、高電界からゲート領域を保護するメタルフィールドプレートも含められている。このメタルフィールドプレートは、絶縁膜１の全体の上に位置するとともに、絶縁膜２の一部のみの上に位置している。
【００３０】
図３及び４若しくは以下のその他の実施形態及び／又は図面の何れかに示されるトランジスタ内の様々な層は、Ｌｉｄｏｗなどに発行された米国特許第８３５０２９４号（上記特許文献１）の図２のデバイスを製造することに関して記載されたプロセスを用いて形成され得る。例えば、バッファ層、チャネル層、バリア層、及びゲート層は各々、例えば、核生成によって形成され得る。ゲートメタルが堆積されると、ゲート材料のパターニングが行われ、次いで、エッチングが行われ得る。絶縁膜１が堆積され、次いで、パターニングされ、バリア上でエッチングを停止させるための選択エッチングに続かれる。パッシベーション層１０８を形成する図１のプロセスフローと比較して、図３の絶縁膜１３９は、〜１００ｎｍから〜２０ｎｍまでの範囲の、薄くされた厚さで形成される。次に、絶縁膜２が堆積され、パターニングされ、次いで、エッチングされて、オーミック開口が形成される。プロセスフローにおける残りのステップは、上述の従来デバイスにおけるものと同様又は同じとし得る。例えば、バリア層へのオーミックコンタクトを形成するように、及びフィールドプレートを形成するように、金属が堆積され、パターニングされ、そしてエッチングされる。
【００３１】
ルーティングのための更なるメタル層のために、酸化物堆積が使用され得る。
【００３２】
絶縁膜２は、好ましくは５０−５００ｎｍの範囲内の厚さで形成され、また、好ましくは６００−９００℃の範囲内の高温で堆積されたＳｉＮからなる。
【００３３】
ＳｉＮ堆積のための典型的なＧａＮ処理は、プラズマ化学気相成長（ＰＥＣＶＤ）において３００℃以上である。
【００３４】
最初の２つの実施形態（図３及び４）では、第１及び第２の絶縁膜（すなわち、絶縁膜１及び２）は、絶縁膜１が絶縁膜２よりも低い界面密度のドナー準位を作り出すように相異なるプロセス条件ではあるが、例えばＳｉＮなどの同じ材料で形成されることができる。数多くのプロセス条件及びファクタ（表面洗浄、プラズマ暴露、堆積前の表面準備、及びガスシーケンス）が、材料中のドナー準位の密度に影響を及ぼし得る。
【００３５】
好適な一実施形態において、本発明のトランジスタにおける絶縁体層は、低い界面準位のためには、例えば２００−４００ｍｂａｒなどの高圧堆積条件を用いて形成され、高い界面準位態のためには、例えば１０−１００ｍｂａｒなどの低圧堆積条件を用いて形成される。
【００３６】
好適な一実施形態において、界面ドーピングは、しばしば、デバイスを作製するための最良の手法ではないため、実際には、最も低い界面密度が“高界面密度”領域に使用され、制御可能なドーピングを加えるために、絶縁体オフセット層が追加される。
【００３７】
本発明において、第１の絶縁体層とチャネルとの間の領域における“ネットドーピング”は、第２の絶縁体層とチャネルとの間の領域における“ネットドーピング”よりも低い。ここで、“ネットドーピング”とは、表面ドナーと、バリア層及びその領域内の絶縁体オフセット層の意図的なドーピングとを組み合わせたものである。これらの領域内のネットドーピングは、例えば、界面準位密度を制御するために３００−８００℃の温度で１−１０分間ＮＨ３に高温暴露するなどの、堆積前の表面処理によって制御されることができる。ＡｌＧａＮバリア層のドーピングは、例えば、７００−１２００℃で実行されるバリア層成長の間、ＳｉＨ４流量をトリメチルガリウム流量の１／１０００に設定するなど、堆積中のＳｉＨ４のフローを通じて達成されることができる。絶縁体オフセット層のうちの１つ以上のドーピングは、７００−１２００℃での絶縁体オフセット層成長の間、同等の比のＳｉＨ４対ＴＭＧ（トリメチルガリウム）のフローによって為されることができる。
【００３８】
図５Ａ及び５Ｂは、本発明の第２実施形態に従った、界面準位密度をバンドギャップ内のエネルギー位置に対して示す、バリア層の上の絶縁膜のバンド図である。図５Ａを参照するに、タイプ１の絶縁体（すなわち、第１の絶縁膜）は、殆どのドナー準位が空（エンプティ）であることにつながる小さめの電子ドナー密度を示す。準位が満たされることの確率が１／２であるときに、フェルミレベルが達せられる。ドナー準位がフェルミレベルを上回る場合、それは殆ど空である。図５Ｂを参照するに、タイプ２の絶縁体（すなわち、第２の絶縁膜）は、ドナー状態に多くの利用可能電子があることにつながる大きめの電子ドナー密度を示す。フェルミ準位よりも低い準位は殆どが電子で満たされる。故に、相対的に見て、バリア層より上のネット電子ドナー密度は、第１の絶縁膜の下で、第２の絶縁膜の下よりも低い。
【００３９】
図６は、本発明の第２実施形態に従ったＧａＮトランジスタの断面図を例示しており、表面準位内の電子量の描写を含んでいる。図６に示すように、バッファ層−バリア層界面に隣接するバッファ層内で、ゲートに近い方では、より少ない電子が表面準位内に存在する。
【００４０】
図７は、本発明の第２実施形態に従ったＧａＮトランジスタの断面図を例示しており、ドレインに電圧が印加されたときの電子空乏幅の描写を含んでいる。ドレインに電圧が印加されると、表面からの電子及び２ＤＥＧが正電圧の方に引き寄せられる。電子が空乏化される領域は、ゲートの端部で始まり、或る距離すなわち空乏幅だけドレインに向かって延びる。ドレインの電圧が高いほど、空乏幅が大きくなる。
【００４１】
図８は、本発明の第２実施形態に従ったＧａＮトランジスタについての、ドレインへの印加電圧に対する空乏長さのプロットである。低バイアス領域、すなわち、絶縁膜１の領域は、空乏長さにおいて、より速い上昇を有する。これは、単一絶縁膜プロセス（例えば、図１のデバイスにおいてなど）よりも良好である。何故なら、それは、より低いＱｄｇをもたらし、より少ない電荷がゲートに引き込まれるからである。高バイアス領域、すなわち、絶縁膜２の領域では、空乏化は非常にゆっくりと増加する。これは有益である。何故なら、デバイスが経時的に抵抗への変化を持ち始めることになる前、空乏長さがドレイン端までしか行くことができないからである。２つの絶縁膜過程を有することは、抵抗が変化する前に、より高い電圧を可能にする。
【００４２】
図９は、本発明の第２実施形態に従ったＧａＮトランジスタについての、ドレインまでの距離に対する電磁界のプロットである。図９に示されるように、或る一定の電圧が印加された後、ドレイン付近で電界が大きく上昇し始める。電界が急速に上昇し始めるときの電圧は、空乏幅がドレインコンタクトに到達するときのものである。
【００４３】
故に、第１及び第２の実施形態における二段絶縁膜の利点は、経時的な抵抗変化なしでの、より低いＱｄｇ及びより高電圧での動作である。
【００４４】
図１０は、本発明の第２実施形態に従った、バンドギャップ内の近隣トラップ準位へのホットエレクトロンの散乱を示す、バリア層の上の絶縁膜のバンド図である。Ｒｄｓｏｎが変化する前の電圧の限界は、高電界と“ホットエレクトロン”とによって生じる。リーク電流が発生するとき、電子はゲート／ソース側からドレイン側にバリア層の直下の領域内を進行する。高い電界を持つ領域では、電子はより速く進行する。電界が非常に高い場合、電子は大きい多大なエネルギーを得ることができる。電子が何かにぶつかって散乱するとき、それらはチャネルから出て、バリア内の場所に、界面内に、又はバリアの上の絶縁膜内に散乱することができる。利用可能な準位が存在する場合、電子はそれらの準位に入ることができる。それらの準位は、電子をトラップするので、トラップ準位と呼ばれる。
【００４５】
図１１は、本発明の第３実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。図１１に示すように、第２の絶縁膜とバリア層１３４との間に絶縁体オフセット層が位置付けられる。
【００４６】
図１２は、本発明の第３実施形態に従った、バンドギャップ内の中間半導体（絶縁体）オフセット層を用いるときの、バリア層の上の絶縁膜のバンド図である。第３実施形態は、バリアと第２の絶縁膜との間の半導体オフセット層の使用により、例えばＳｉＮなどのトラップを含んだ絶縁膜を、チャネルから遠ざけるように移動させることに基づく。それをこれらの層のうちの１つに対してワイドバンドギャップ材料とすることにより、克服すべきホットエレクトロンに対していっそう高いバリアが作り出される。
【００４７】
図１３Ａ−１３Ｇは、本発明の第２実施形態に従ったＧａＮトランジスタを製造するための例示的なプロセスフローを示している。
【００４８】
図１４は、本発明の第３実施形態に従ったＧａＮトランジスタの形成を例示している。第３実施形態のデバイス形成プロセスは、絶縁膜２の前に（絶縁体）オフセット層が堆積されることを除いて、図１３Ａ−１３Ｇに示したものと同じである。オフセット層は、オプションで、ドナー原子でドープされ得る。
【００４９】
図１５Ａ及び１５Ｂは、本発明の第３実施形態に従った、中間半導体オフセット層（すなわち、絶縁体オフセット層）をドーピングする理由を示すバンド図である。図１５Ａに関し、ドレイン端における電界を低減させるために使用される界面準位は、活性化エネルギーとして参照される放出に対するエネルギーバリアがかなり大きい。活性化エネルギーは、それら界面準位を、電界に応答するのに一定の時間を要するものにする。より大きな活性化エネルギーは、より長い放出時間に等しい。スイッチング用途では、時間が、界面電子が応答するのに要する時間よりも遥かに短くなり得る。図１５Ｂに示すように、低めの界面準位と絶縁体オフセット層のドーピングとの組み合わせを用いることにより、デバイスは、例えばＧａＮ中のＳｉに関して１０ｍＶなど、非常に低い活性化エネルギーを達成することができる。これは、応答時間に極めて大きい後押しを与える。さらに、以前は界面にあった電子が、ここでは、それらの電子を２ＤＥＧに与えるドナーで置換される。これは、デバイスの導電性を高め、それにより性能を向上させる。本発明の好適な一実施形態において、第２の絶縁膜の下の２ＤＥＧシート抵抗は４５０Ω／ｓｑ（又は３５０−６００Ω／ｓｑの範囲内）であり、第１の絶縁膜の下の２ＤＥＧシート抵抗は８００Ω／ｓｑ（又は６００−１０００Ω／ｓｑの範囲内）である。
【００５０】
図１６は、本発明の第４実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。この実施形態は、第３実施形態と同様であるが、ゲート領域の上の絶縁体オフセット層の除去を伴う。これは、選択堆積又はマスク・アンド・エッチの何れかによって行われることができる。ＧａＮ成長では、例えばＳｉＮやＳｉＯ２などの絶縁体上での成長を強いることは意外と難しく、故に、選択堆積が、ゲートの上に絶縁体オフセット領域を有しないようにする最も容易な方法である。
【００５１】
図１７は、本発明の第５実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。この実施形態は、絶縁膜１の一部がドレイン領域の近くに残存していることを除いて、第４実施形態と同様である。これは、プロセスにとって有利である。何故なら、オフセットスペーサ層を介して２ＤＥＧ領域へのオーミックコンタクトを為すことは困難であり得るからである。
【００５２】
図１８は、本発明の第６実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。第６実施形態は、ゲートのエッジ近くに第３の絶縁材料を含む。これは、セルフアラインでのエッチバックを用いて作り出されることができる。このプロセスは、側壁を覆う薄い層の堆積と、それに続く、マスキングなしでの直接的なエッチングとを伴う。目的は、ゲートの側面に沿って更に低い界面密度を有するようにして、ゲートリークを低減させるとともに、Ｑｇｄを更に低減させることである。これは、マスクベースのプロセスを使用することでも作り出され得る。目的は、ゲートの近くで最も低い電子密度を持ち、中間／ドレイン側の領域で最も高い電子密度を持つことである。
【００５３】
図１９は、５００Ｖブレイクダウン（降伏）までの２００Ｖ部分のプロットであり、デバイスを破壊することなく且つ抵抗変化を引き起こすことなく電流が繰り返し上昇しており、本発明の二段絶縁膜プロセスが如何にして安定したブレイクダウンをもたらすかを示している。その結果は、安定した抵抗でブレイクダウンに関する部分の性能が倍増し、デバイスがもはや、安定した降伏メカニズムを持つことである。これは、デバイスが過電圧に耐えることを可能にし、このことは、例えばモーター駆動などの負荷が誘導性である用途において大きな利益である。通常、トランジスタは、この種のパルスの後には壊れて短絡するだけである。
【００５４】
図２０は、本発明の第７実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。第７実施形態は、第３実施形態に基づく。絶縁体オフセット層がソースコンタクト及び／又はドレインコンタクトの下にあり、それが、チャネルに対するドレイン／ソースオーミックコンタクト抵抗を低減させ得る。
【００５５】
図２１は、本発明の第８実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。この実施形態では、第１の絶縁膜の上にメタルフィールドプレートが含められている。絶縁膜１／絶縁膜２の境界に対するメタルフィールドプレートの相対的な位置が、寸法ｘとして図示されている。ｘの寸法は、−１μｍから＋０．５μｍである。負のｘは、メタルフィールドプレートが境界からｘだけ離れていて、絶縁膜２との重なりを持たないことを意味する。正のｘは、メタルフィールドプレートが、ｘの長さだけ覆って絶縁膜２の上にあることを意味する。
【００５６】
図２２は、本発明の第８実施形態に従って形成されるＧａＮトランジスタの断面図を例示しており、表面準位内の電子量の描写を含んでいる。図２２に示すように、メタルフィールドプレートの先端での、より低い電界のために、ｘは、例えば−０．５μｍなど、負の値が良好である。絶縁膜１の下の表面準位には、絶縁膜２の下よりも、少ない電子が存在するので、オフ状態において絶縁膜１の下の空乏化の方が速い。故に、メタルフィールドプレートの先端におけるピーク電界は、負のｘで低くなる。
【００５７】
図２３は、本発明の第８実施形態に従って形成されるＧａＮトランジスタについて、メタルフィールドプレートの横方向長さを変化させて電磁界をプロットしたものである。図２３に示されるように、ｘ＜０は、メタルフィールドプレートのエッジ位置で、ｘ＞０よりも、低いピーク電界を持つ。故に、ｘ＜０を持つ設計は、オフ状態でのいっそう安定したブレイクダウン電圧を特徴とする。
【００５８】
図２４は、本発明の第９実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。第９実施形態は、第８実施形態に基づく。デバイス製造においては、絶縁膜１の上に絶縁膜２を有することがより実用的である。ｘの寸法は典型的に、−１μｍから＋０．５μｍである。負のｘは、メタルフィールドプレートが境界からｘだけ離れていて、絶縁膜２との重なりを持たないことを意味する。正のｘは、メタルフィールドプレートが、ｘの長さだけ覆って絶縁膜２の上にあることを意味する。
【００５９】
図２５は、本発明の第１０実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。第１０実施形態は、第９実施形態に基づく。メタルフィールドプレートの下の絶縁膜２及び絶縁膜１が部分的にエッチング除去され、それにより、変化した高さを持つ複数段（マルチステップ）のメタルフィールドプレートが形成されている。複数段のメタルフィールドプレートを持つ設計は、ドレイン側のメタルフィールドプレート先端の位置でのピーク電界を更に低減させる。ｘの寸法は−１μｍから＋０．５μｍである。
【００６０】
図２６は、本発明の第１１実施形態に従って形成されるＧａＮトランジスタの断面図を例示している。絶縁膜１及び／又は絶縁膜２の上に絶縁膜４が位置付けられ、それにより、複数段のメタルフィールドプレートが形成されている。複数段のメタルフィールドプレートを持つ設計は、ドレイン側のメタルフィールドプレート先端の位置でのピーク電界を更に低減させる。ｘの寸法は−１μｍから＋０．５μｍである。ここでも、負のｘは、メタルフィールドプレートが境界からｘだけ離れていて、絶縁膜２との重なりを持たないことを意味する。正のｘは、メタルフィールドプレートが、ｘの長さだけ覆って絶縁膜２の上にあることを意味する。
【００６１】
図２７−３１は、本発明の先述の実施形態の更なる変形及び詳細を例示している。図２７は、第２の絶縁膜（ＩＬＤ２）とドレイン（Ｄ）との間の追加の第３の絶縁膜（ＩＬＤ３）及び第４の絶縁膜（ＩＬＤ４）を有するトランジスタを示している。ＩＬＤ２、ＩＬＤ３、ＩＬＤ４、…は、絶縁体オフセット層と誘電体膜とを含んでいてもよく、絶縁体オフセット層は、バリア高さを増加させて２ＤＥＧ密度を高める。
【００６２】
図２８は、ＩＬＤ１の下からＩＬＤ２の下へ、そしてＩＬＤ３の下へ等々、２ＤＥＧ密度が上昇することを示している。
【００６３】
図２９は、メタルフィールドプレートを有する前述の実施形態を示している。図３０は、ＩＬＤ１、ＩＬＤ２、ＩＬＤ３などを整形することによる前述の階段メタルフィールドプレートを示している。図３１は、ＥＰＩ層と接触しないＩＬＤｘによる階段型（複数段）メタルフィールドプレートを示している。
【００６４】
図３２は、本発明の第２実施形態により形成されるＧａＮトランジスタの断面図を例示している。この実施形態のトランジスタは、以下のコンポーネントを有する：
１０１は、基板である
１０２は、遷移層である
１０３は、アンドープのＧａＮバッファ層であり、典型的に０．５−１０μｍ厚である
１０４は、アンドープのＡｌＧａＮバリア層であり、典型的に５０Å−３００Å厚であり、Ａｌ％は１２％−２８％である
１０５は、補償半導体層である
１３９は、絶縁膜１である
１４０は、絶縁膜２である
２０１は、ソースコンタクトである
２０２は、ゲートコンタクトである
２０３は、ドレインコンタクトである
３０１は、バリア１０４の上のメタルであり、メタルフィールドプレートとして機能する
３０２は、メタル３０１のドレイン側エッジであり、バリア／絶縁膜２の界面の上にある
注：この構造では、ソース２０１とメタル３０１とが接続されている。これに代えて、それらは分離されてもよい
プロセスシーケンス：絶縁膜１→（次いで）絶縁膜２（すなわち、絶縁膜１が最初に形成され、次いで、絶縁膜２）。
【００６５】
図３３は、上述の第２実施形態に従って形成されるＧａＮトランジスタの断面図を例示しているが、横方向に短くされたフィールドプレートを有している。図３２の第２実施形態と比較して、より広い空乏幅を生み出すバリア／絶縁膜１界面におけるいっそう速い空乏化により、３０２の位置でのピーク電界が低減される。
【００６６】
図３４は、上述の第２実施形態に従って形成されるＧａＮトランジスタの断面図を例示しているが、第２の絶縁膜１４０が、横にゲートの上まで延在しておらず、それ故に、図３２及び３３と比較して、第１の絶縁膜１３９のみがメタル３０１とバリア層１０４との間にあり、より薄い誘電体層及びより良好なフィールドプレート効果をもたらす。
【００６７】
図３５は、図３４と同様のＧａＮトランジスタの断面図を例示しているが、メタルフィールドプレート３０１が横に第２の絶縁膜１４０の上まで延在している。図３４に示すように、第１の絶縁膜１３９のみがメタル３０１とバリア層１０４との間にあり、より薄い誘電体層及びより良好なフィールドプレート効果をもたらす。
【００６８】
図３６は、先述の構造と同様のＧａＮトランジスタの断面図を例示しているが、ゲート付近の第２の絶縁膜１４０をエッチング除去することにより、いっそう良好なフィールドプレート効果をもたらす。
【００６９】
図３７は、図３６と同様のＧａＮトランジスタの断面図を例示しているが、メタルフィールドプレート３０１が横に第２の絶縁膜１４０の上まで延在している。この構造では、ソース２０１とメタル３０１とが接続されているが、これに代えて、それらは分離されてもよい。
【００７０】
図３８は、図３４と同様のＧａＮトランジスタの断面図を例示しているが、ゲート付近の絶縁膜２をエッチング除去することにより、いっそう良好なフィールドプレート効果を持つ。
【００７１】
図３９は、前述の実施形態と同様のＧａＮトランジスタの断面図を例示しているが、ゲート２０２とドレイン２０３との間でいっそう均一な横方向電界分布を得るために、複数のフィールドプレート（及び第３の絶縁膜１４１）を有している。
【００７２】
図４０は、図３９と同様の複数のフィールドプレートを有するＧａＮトランジスタの断面図を例示しているが、フィールドプレート３０１が第３の絶縁膜１４１の上で横に更に延在している。
【００７３】
図４１は、ゲート２０２とドレイン２０３との間でいっそう均一な横方向電界分布を得るために複数のフィールドプレートを有した、図３９と同様のＧａＮトランジスタの断面図を例示しているが、フィールドプレート効果を強化するために、ゲート付近で絶縁膜２がエッチング除去されている。
【００７４】
図４２は、ゲート２０２とドレイン２０３との間でいっそう均一な横方向電界分布を得るために複数のフィールドプレートを有した、図４０と同様のＧａＮトランジスタの断面図を例示しているが、フィールドプレート効果を強化するために、ゲート付近で絶縁膜２がエッチング除去されている。
【００７５】
図４３は、ゲート２０２とドレイン２０３との間でいっそう均一な横方向電界分布を得るために複数のフィールドプレートを有した、図４２と同様のＧａＮトランジスタの断面図を例示しているが、図４０においてのように、フィールドプレート３０１が第３の絶縁膜１４１の上で横に更に延在している。
【００７６】
図４４は、図４２と同様のＧａＮトランジスタの断面図を例示しているが、ゲートのソース側ではなくドレイン側に階段状のフィールドプレートを有している。
【００７７】
図４５は、図３２のＧａＮトランジスタを製造するための例示的なプロセスフローを示している。
【００７８】
図４６は、図３５のＧａＮトランジスタを製造するための例示的なプロセスフローを示している。
【００７９】
図４７は、図３７のＧａＮトランジスタを製造するための例示的なプロセスフローを示している。
【００８０】
図４８は、図４０のＧａＮトランジスタを製造するための例示的なプロセスフローを示している。
【００８１】
図４９は、図４２のＧａＮトランジスタを製造するための例示的なプロセスフローを示している。
【００８２】
図５０は、図４４のＧａＮトランジスタを製造するための例示的なプロセスフローを示している。
【００８３】
ここに記載された実施形態のうちの何れの実施形態における方法ステップも、特定の順序で実行されることに限定されない。また、方法実施形態の何れかにおいて言及された構造が、デバイス実施形態の何れかにおいて言及された構造を利用してもよい。そのような構造は、デバイス実施形態に関してのみ詳細に説明されていることがあるが、方法実施形態の何れにも適用可能である。
【００８４】
本開示に記載された実施形態のうちの何れかの実施形態における特徴が、ここに記載された他の実施形態における特徴と組み合わせて使用されてもよく、そのような組み合わせは、本発明の精神及び範囲内にあると考えられる。
【００８５】
本開示において具体的に言及された企図される改変及び変形は、本発明の精神及び範囲内にあると考えられる。
【００８６】
以上の説明及び図面は単に、ここに記載された特徴及び利点を達成する特定の実施形態の例示と見なされるべきものである。具体的なプロセス条件には変更及び代用が為され得る。従って、本発明の実施形態は、以上の説明及び図面によって限定されるものとして見なされるものではない。
【００８７】
より一般的に、本開示及び例示的な実施形態が、添付の図面に従った例を参照して上述されているとしても、それらがそれに限定されないことが理解されるべきである。むしろ、当業者には明らかであることには、開示された実施形態は、ここでの開示の範囲から逸脱することなく、多様に変更されることができる。また、ここで使用される用語及び記述は、単に例示により記載されており、限定としての意味はない。当業者が認識することには、別段の指示がない限り全ての用語がそれらが取り得る最も広い意味で理解されるべき以下の請求項にて規定される本開示の精神及び範囲、並びにそれらの均等範囲の中で、数多くの変形が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１３Ｆ】
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【図１３Ｇ】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【国際調査報告】
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