(57)【要約】  画素検知回路及びその駆動方法、画像センサ、電子機器。該画素検知回路は、入射光に応じて電荷を発生させる光電変換素子（ＰＤ）と、前記光電変換素子（ＰＤ）で発生した電荷を出力する転送素子（Ｔ３）と、前記転送素子（Ｔ３）の出力電流を補償するソースフォロワ回路（Ｍ１、Ｍ２、Ｃ１）とを備える。前記ソースフォロワ回路は第１ソースフォロワトランジスタ（Ｍ１）と、第２ソースフォロワトランジスタ（Ｍ２）と、第１ストレージコンデンサ（Ｃ１）とを備え、前記第１ソースフォロワトランジスタ（Ｍ１）と前記第２ソースフォロワトランジスタ（Ｍ２）とは同じ閾値電圧を有し、前記第１ソースフォロワトランジスタ（Ｍ１）のゲートと出力端子、前記第２ソースフォロワトランジスタ（Ｍ２）のゲート、及び前記第１ストレージコンデンサ（Ｃ１）の第１端子はいずれも第１ノード（ａ）にカップリングされ、前記第１ストレージコンデンサ（Ｃ１）の第２端子及び前記第２ソースフォロワトランジスタ（Ｍ２）の入力端子は電源の電圧線（Ｖｄｄ）にカップリングされる。
2019532522.tif 000002
【特許請求の範囲】
【請求項１】
画素検知回路であって、
入射光に応じて電荷を発生させる光電変換素子と、
前記光電変換素子で発生した電荷を出力する転送素子と、
前記転送素子の出力電流を補償するソースフォロワ回路とを含み、
前記ソースフォロワ回路は第１ソースフォロワトランジスタと、第２ソースフォロワトランジスタと、第１ストレージコンデンサとを含み、前記第１ソースフォロワトランジスタと前記第２ソースフォロワトランジスタとは同じ閾値電圧を有し、前記第１ソースフォロワトランジスタのゲート、前記第１ソースフォロワトランジスタの出力端子、前記第２ソースフォロワトランジスタのゲート、及び前記第１ストレージコンデンサの第１端子はいずれも第１ノードにカップリングされ、前記第１ストレージコンデンサの第２端子及び前記第２ソースフォロワトランジスタの入力端子は電源の電圧線にカップリングされることを特徴とする画素検知回路。
【請求項２】
選択信号に応じて前記ソースフォロワ回路の出力電流を外部回路に転送する読み出し素子をさらに含み、前記第２ソースフォロワトランジスタの出力端子は前記読み出し素子の入力端子にカップリングされることを特徴とする請求項１に記載の画素検知回路。
【請求項３】
前記光電変換素子の出力ノードの電圧をリセットする第１リセット素子をさらに含み、前記出力ノードは前記転送素子の入力端子にカップリングされることを特徴とする請求項１又は２に記載の画素検知回路。
【請求項４】
前記出力ノードと前記光電変換素子との間にカップリングされるスイッチング素子をさらに含むことを特徴とする請求項３に記載の画素検知回路。
【請求項５】
入射光に応じて電荷を発生させる第２光電変換素子と、
前記出力ノードと前記第２光電変換素子との間にカップリングされる第２スイッチング素子とをさらに含むことを特徴とする請求項３又は４に記載の画素検知回路。
【請求項６】
第１端子が前記出力ノードにカップリングされ、第２端子がアース又は共通電圧にカップリングされる第２ストレージコンデンサをさらに含むことを特徴とする請求項３〜５のいずれか一項に記載の画素検知回路。
【請求項７】
前記第１ノードの電圧をリセットする第２リセット素子をさらに含むことを特徴とする請求項３〜６のいずれか一項に記載の画素検知回路。
【請求項８】
前記第１リセット素子と前記第２リセット素子とは同一リセット信号線にカップリングされることを特徴とする請求項７に記載の画素検知回路。
【請求項９】
前記転送素子、スイッチング素子、第１リセット素子又は前記第２リセット素子はトランジスタを含むことを特徴とする請求項７に記載の画素検知回路。
【請求項１０】
前記トランジスタはＮ型トランジスタ又はＰ型トランジスタであることを特徴とする請求項９に記載の画素検知回路。
【請求項１１】
前記光電変換素子はフォトダイオードであることを特徴とする請求項１〜１０のいずれか一項に記載の画素検知回路。
【請求項１２】
画像センサであって、アレイ状に配列された複数の画素セルを含み、少なくとも１つの画素セルは請求項１〜１１のいずれか一項に記載の画素検知回路を含むことを特徴とする画像センサ。
【請求項１３】
前記画像センサはシリコン基板上に形成されることを特徴とする請求項１２に記載の画像センサ。
【請求項１４】
請求項１２に記載の画像センサを含むことを特徴とする電子機器。
【請求項１５】
請求項１に記載の画素検知回路の駆動方法であって、
前記光電変換素子によって入射光に応じて電荷を発生させることと、
前記転送素子によって前記光電変換素子で発生した電荷を前記ソースフォロワ回路に出力することと、
前記ソースフォロワ回路によって前記転送素子の出力電流を補償することとを含むことを特徴とする駆動方法。
【請求項１６】
前記画素検知回路はさらに読み出し素子を含み、前記第２ソースフォロワトランジスタの出力端子は前記読み出し素子の入力端子にカップリングされ、
前記駆動方法は、前記読み出し素子によって選択信号に応じて前記ソースフォロワ回路の出力電流を外部回路に転送することをさらに含むことを特徴とする請求項１５に記載の駆動方法。
【請求項１７】
前記画素検知回路はさらに第１リセット素子を含み、前記出力ノードは前記転送素子の入力端子にカップリングされ、
前記駆動方法は、前記光電変換素子によって前記入射光に応じて電荷を発生させる前に、前記第１リセット素子によって前記光電変換素子の出力ノードの電圧をリセットすることをさらに含むことを特徴とする請求項１６に記載の駆動方法。
【請求項１８】
前記画素検知回路は、前記出力ノードと前記光電変換素子との間にカップリングされるスイッチング素子と、第１端子が前記出力ノードにカップリングされ、第２端子がアース又は共通電圧にカップリングされる第２ストレージコンデンサとをさらに含み、
前記駆動方法は、前記光電変換素子によって入射光に応じて電荷を発生させた後、前記スイッチング素子をオンにし、前記電荷を前記第２ストレージコンデンサにストレージし、次に前記転送素子によって前記光電変換素子で発生した電荷を前記ソースフォロワ回路に出力することをさらに含むことを特徴とする請求項１７に記載の駆動方法。
【請求項１９】
前記画素検知回路はさらに第２リセット素子を含み、
前記駆動方法は、前記転送素子によって前記光電変換素子で発生した電荷を前記ソースフォロワ回路に出力する前に、前記第２リセット素子によって前記第１ノードの電圧をリセットすることをさらに含むことを特徴とする請求項１８に記載の駆動方法。
【請求項２０】
前記第１リセット素子によって前記光電変換素子の出力ノードの電圧をリセットすることと、前記第２リセット素子によって前記第１ノードの電圧をリセットすることとは同一リセット信号によって行われることを特徴とする請求項１９に記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例は画素検知回路及びその駆動方法、画像センサ、電子機器に関する。
【背景技術】
【０００２】
アクティブ画素センサ（ＡＰＳ）は、光画像を電気信号に変換することに用いられ、デジタルカメラ、カメラを有する携帯電話、ビジュアルシステム等に幅広く適用される。アクティブ画素センサは電荷結合素子（ＣＣＤ）型及び相補型金属酸化物半導体（ＣＭＯＳ）型に分けられる。半導体製造プロセスでシリコン基板上にＣＭＯＳ型ＡＰＳを製造することができるため、ＣＭＯＳ型ＡＰＳを、増幅回路及び信号処理回路を有する周辺システムに容易に集積することができる。ＣＣＤ型ＡＰＳに比べ、ＣＭＯＳ型ＡＰＳはより低い製造コスト、より高い処理速度及びより低い消費電力を有する。
【発明の開示】
【０００３】
本発明の少なくとも１つの実施例は画素検知回路を提供し、入射光に応じて電荷を発生させる光電変換素子と、前記光電変換素子で発生した電荷を出力する転送素子と、前記転送素子の出力電流を補償するソースフォロワ回路とを含み、前記ソースフォロワ回路は第１ソースフォロワトランジスタと、第２ソースフォロワトランジスタと、第１ストレージコンデンサとを含み、前記第１ソースフォロワトランジスタと前記第２ソースフォロワトランジスタとは同じ閾値電圧を有し、前記第１ソースフォロワトランジスタのゲート、前記第１ソースフォロワトランジスタの出力端子、前記第２ソースフォロワトランジスタのゲート、及び前記第１ストレージコンデンサの第１端子はいずれも第１ノードにカップリングされ、前記第１ストレージコンデンサの第２端子及び前記第２ソースフォロワトランジスタの入力端子は電源の電圧線にカップリングされる。
【０００４】
例えば、本発明の実施例の画素検知回路は選択信号に応じて前記ソースフォロワ回路の出力電流を外部回路に転送する読み出し素子をさらに含み、前記第２ソースフォロワトランジスタの出力端子は前記読み出し素子の入力端子にカップリングされる。
例えば、本発明の実施例の画素検知回路は前記光電変換素子の出力ノードの電圧をリセットする第１リセット素子をさらに含み、前記出力ノードは前記転送素子の入力端子にカップリングされる。
例えば、本発明の実施例の画素検知回路は、前記出力ノードと前記光電変換素子との間にカップリングされるスイッチング素子をさらに含む。
【０００５】
例えば、本発明の実施例の画素検知回路は、入射光に応じて電荷を発生させる第２光電変換素子と、前記出力ノードと前記第２光電変換素子との間にカップリングされる第２スイッチング素子とをさらに含む。
例えば、本発明の実施例の画素検知回路は、第１端子が前記出力ノードにカップリングされ、第２端子がアース又は共通電圧にカップリングされる第２ストレージコンデンサをさらに含む。
例えば、本発明の実施例の画素検知回路は、前記第１ノードの電圧をリセットする第２リセット素子をさらに含む。
【０００６】
例えば、本発明の実施例の画素検知回路において、前記第１リセット素子と前記第２リセット素子とは同一リセット信号線にカップリングされる。
例えば、本発明の実施例の画素検知回路において、前記転送素子、スイッチング素子、第１リセット素子又は前記第２リセット素子はトランジスタを含む。
例えば、本発明の実施例の画素検知回路において、前記トランジスタはＮ型トランジスタ又はＰ型トランジスタである。
例えば、本発明の実施例の画素検知回路において、前記光電変換素子はフォトダイオードである。
【０００７】
本発明の別の実施例は画像センサを提供し、アレイ状に配列された複数の画素セルを含み、少なくとも１つの画素セルは上記のいずれかに記載の画素検知回路を含む。
例えば、本発明の実施例の画像センサはシリコン基板上に形成される。
本発明の別の実施例は、上記画像センサを含む電子機器を提供する。
本発明の別の実施例は、上記画素検知回路の駆動方法を提供し、該方法は、前記光電変換素子によって入射光に応じて電荷を発生させることと、前記転送素子によって前記光電変換素子で発生した電荷を前記ソースフォロワ回路に出力することと、前記ソースフォロワ回路によって前記転送素子の出力電流を補償することとを含む。
【０００８】
例えば、本発明の実施例の前記画素検知回路はさらに読み出し素子を含み、前記第２ソースフォロワトランジスタの出力端子は前記読み出し素子の入力端子にカップリングされ、前記方法は、前記読み出し素子によって選択信号に応じて前記ソースフォロワ回路の出力電流を外部回路に転送することをさらに含む。
【０００９】
例えば、本発明の実施例の画素検知回路はさらに第１リセット素子を含み、前記出力ノードは前記転送素子の入力端子にカップリングされ、前記方法は、前記光電変換素子によって前記入射光に応じて電荷を発生させる前に、前記第１リセット素子によって前記光電変換素子の出力ノードの電圧をリセットすることをさらに含む。
例えば、本発明の実施例の画素検知回路は、前記出力ノードと前記光電変換素子との間にカップリングされるスイッチング素子と、第１端子が前記出力ノードにカップリングされ、第２端子がアース又は共通電圧にカップリングされる第２ストレージコンデンサとをさらに含み、前記方法は、前記光電変換素子によって入射光に応じて電荷を発生させた後、前記スイッチング素子をオンにし、前記電荷を前記第２ストレージコンデンサにストレージし、次に前記転送素子によって前記光電変換素子で発生した電荷を前記ソースフォロワ回路に出力することをさらに含む。
【００１０】
例えば、本発明の実施例の画素検知回路はさらに第２リセット素子を含み、前記方法は、前記転送素子によって前記光電変換素子で発生した電荷を前記ソースフォロワ回路に出力する前に、前記第２リセット素子によって前記第１ノードの電圧をリセットすることをさらに含む。
例えば、本発明の実施例の画素検知回路の駆動方法において、前記第１リセット素子によって前記光電変換素子の出力ノードの電圧をリセットすることと、前記第２リセット素子によって前記第１ノードの電圧をリセットすることとは同一リセット信号によって行われる。
【図面の簡単な説明】
【００１１】
本発明の実施例の技術案を明瞭に説明するために、以下では実施例の図面を簡単に説明し、勿論、下記図面は本発明の一部の実施例に関するものに過ぎず、本発明を制限するものではない。
【図１】ＣＭＯＳ画像センサを説明する原理ブロック図である。
【図２】４トランジスタ構造を有するＣＭＯＳアクティブ画素センサ回路を説明する回路図である。
【図３】３トランジスタ構造を有するＣＭＯＳアクティブ画素センサ回路を説明する回路図である。
【図４】本発明の一実施例に係る画素検知回路の模式図である。
【図５】本発明の別の実施例に係る画素検知回路の模式図である。
【図６Ａ】図５に示された画素検知回路の操作プロセスの模式図である。
【図６Ｂ】図５に示された画素検知回路の操作プロセスの模式図である。
【図６Ｃ】図５に示された画素検知回路の操作プロセスの模式図である。
【図６Ｄ】図５に示された画素検知回路の操作プロセスの模式図である。
【図７】本発明の別の実施例に係る画素検知回路の模式図である。
【発明を実施するための形態】
【００１２】
本発明の実施例の目的、技術案及び利点をより明瞭にするために、以下、本発明の実施例の図面をもって、本発明の実施例の技術案を明瞭且つ完全に説明する。勿論、下記実施例は本発明の一部の実施例に過ぎず、全部の実施例ではない。下記本発明の実施例に基づいて、当業者が創造的な労力を必要とせずに想到し得るすべての他の実施例は、本発明の保護範囲に属する。
特に定義しない限り、本明細書で使用される技術用語又は科学用語は、当業者が理解できる一般的な意味を有する。本発明で使用される「第１」、「第２」及び類似する用語は、順序、数量又は重要性を示すものではなく、異なる構成要素を区別するためのものにすぎない。同様に、「備える」又は「含む」等の類似する用語は、「備える」又は「含む」の前に記載された要素又は部材が、「備える」又は「含む」の後に挙げられる要素又は部材及びそれらと同等のものをカバーすることを指し、他の要素又は部材を排除しない。「接続」、「連結」、「カップリング」等の類似する用語は、物理的又は機械的な接続に限定されるのではなく、直接的又は間接的な接続にかかわらず、電気的な接続も含む。「上」、「下」、「左」、「右」等は、相対的な位置関係を指すだけであり、説明された対象の絶対的な位置が変化すると、該相対的な位置関係も対応して変化する可能性がある。
【００１３】
図１はＣＭＯＳ画像センサを説明する原理ブロック図である。図１に示すように、該ＣＭＯＳ画像センサは画素セルアレイと周辺回路とを備え、それらは例えば同一のシリコンベースチップに集積される。画素セルアレイはアレイ状に配列された画素セルを含み、例えば図に示すように、画素セルアレイはＸ及びＹ方向に行列に配列され、行列の各画素セルはそのＸ、Ｙ方向（例えば行方向及び列方向）のアドレスを有し、それぞれが対応する行線及び対応する列線を介してこの２つの方向のアドレスデコーダで選択することができ、出力された電流／電圧信号が増幅された後、Ａ／Ｄ変換器に伝送されてアナログデジタル変換によってデジタル信号に変換して出力される。
【００１４】
上記ＣＭＯＳ画像センサの各画素セルはアクティブ画素センサ回路を備え、アクティブ画素センサ回路は、一般的に、３トランジスタ構造と４トランジスタ構造を有する。４トランジスタ構造において、ＣＭＯＳアクティブ画素センサは１つのフォトダイオードと４つのＭＯＳトランジスタとを備え、フォトダイオードで発生し、集まった光発生電荷は４つのＭＯＳトランジスタの制御で検知される。３トランジスタ構造において、ＣＭＯＳアクティブ画素センサは１つのフォトダイオードと３つのＭＯＳトランジスタとを備え、フォトダイオードで発生し、集まった光発生電荷は３つのＭＯＳトランジスタの制御で検知される。
【００１５】
図２は４トランジスタ構造を有するＣＭＯＳアクティブ画素センサ回路を説明する回路図である。図２に示すように、該ＣＭＯＳアクティブ画素センサ回路１００は、フォトダイオードＰＤ、パストランジスタＭ１１、リセットトランジスタＭ１２、ソースフォロワトランジスタＭ１３、及び選択トランジスタＭ１４を備える。
リセットトランジスタＭ１２のゲート電圧ＲＧが増大し且つリセットトランジスタＭ１２がオンになる場合、検知ノード（すなわち浮動拡散ノードＦＤ）の電位が、電源電圧ＶＤＤのレベルに等しくなるまで増大する。ソースフォロワトランジスタＭ１３及び選択トランジスタＭ１４によって浮動拡散ノードＦＤの電位をサンプリングし、サンプリング電位は基準電位となる。
【００１６】
光蓄積段階では、光がフォトダイオードＰＤに入射されると、入射光に応じて電子正孔対（ＥＨＰ）が発生する。光蓄積段階が終了した後、パストランジスタＭ１１のゲート電圧ＴＧが増大すると、フォトダイオードＰＤに蓄積（又はストレージ）された電荷が浮動拡散ノードＦＤに転送される。転送された電荷量にほぼ比例する浮動拡散ノードＦＤの電位が著しく低下すると、ソースフォロワトランジスタＭ１３のソース電位が変化する。選択トランジスタＭ１４のゲート電圧ＳＥＬが増大すると、選択トランジスタＭ１４がオンになり、ソースフォロワトランジスタＭ１３のソース電圧は出力電圧Ｖｏｕｔとして出力される。基準電位と出力電圧Ｖｏｕｔとの差を測定することによって光検知を完成する。そのあと、リセット操作等を繰り返す。
【００１７】
図３は３トランジスタ構造を有するＣＭＯＳアクティブ画素センサ回路を説明する回路図である。図３に示すように、該ＣＭＯＳアクティブ画素センサ回路２００は、フォトダイオードＰＤ、パストランジスタＭ２１、リセットトランジスタＭ２２、及びソースフォロワトランジスタＭ２３を備える。該３トランジスタ構造を有するＣＭＯＳアクティブ画素センサ回路２００は図２に示された選択トランジスタＭ１４を備えなくてもよく、且つ例えば動的電圧源電圧ＤＶＤを用いる。
【００１８】
リセットトランジスタＭ２２のゲート電圧ＲＧが増大し、且つリセットトランジスタＭ２２がオンになると同時に、動的電圧源電圧ＤＶＤが高電源電圧を有する場合、検知ノード（すなわち、浮動拡散ノードＦＤ）の電位が高電源電圧のレベルまで増大する。ソースフォロワトランジスタＭ２３によって浮動拡散ノードＦＤの電位をサンプリングし、サンプリング電位を外部回路に出力する。サンプリング電位は基準電位となる。そのあと、動的電圧源電圧ＤＶＤは低電源電圧まで低下する。
【００１９】
光蓄積段階では、光がフォトダイオードＰＤに入射されると、入射光に応じて電子正孔対（ＥＨＰ）が発生する。光蓄積段階の後、パストランジスタＭ２１のゲート電圧ＴＧが増大すると、フォトダイオードＰＤに蓄積（又はストレージ）された電荷が浮動拡散ノードＦＤに転送される。浮動拡散ノードＦＤの電位が、転送された電荷量にほぼ比例して低下すると同時に、動的電圧源電圧ＤＶＤが高電源電圧を有する場合、ソースフォロワトランジスタＭ２３のソース電圧が変化する。ソースフォロワトランジスタＭ２３のソース電圧は出力電圧Ｖｏｕｔとして外部回路に出力される。そのあと、図２と同様にリセット操作等を繰り返す。該アクティブ画素センサ回路は浮動拡散ノードＦＤの電位変化に基づき信号を検知し、すなわち基準電位と出力電圧Ｖｏｕｔとの差を測定することによって光検知を完成する。
【００２０】
しかしながら、シリコン基板上に半導体製造プロセスで製造を行う過程において、原料、プロセス条件等の非均一性のため、異なる画素セルのアクティブ画素センサ回路のソースフォロワは、デバイスによって異なる可能性がある。よって、最終的に検知された電流の大きさと実際の光照射による電流とは数値上に差があり、それにより取得された画像に歪みが存在する。
【００２１】
本発明の少なくとも１つの実施例は画素検知回路及びその駆動方法を提供し、さらに該画素検知回路を有する画像センサを提供し、該画素検知回路は回路を再設計することによって、ソースフォロワ自体の差異による出力電流の不均一な問題を解決する。
【００２２】
本発明の一実施例は画素検知回路を提供し、該画素検知回路は、入射光に応じて電荷を発生させる光電変換素子と、前記光電変換素子で発生した電荷を出力する転送素子と、前記転送素子の出力電流を補償するソースフォロワ回路とを備える。該ソースフォロワ回路は第１ソースフォロワトランジスタと、第２ソースフォロワトランジスタと、第１ストレージコンデンサとを備え、前記第１ソースフォロワトランジスタと前記第２ソースフォロワトランジスタとは同じ閾値電圧を有し、前記第１ソースフォロワトランジスタのゲート、前記第１ソースフォロワトランジスタの出力端子、前記第２ソースフォロワトランジスタのゲート、及び前記第１ストレージコンデンサの第１端子はいずれも第１ノードにカップリングされ、前記第１ストレージコンデンサの第２端子及び前記第２ソースフォロワトランジスタの入力端子は電源の電圧線にカップリングされる。
【００２３】
本発明の別の実施例は上記画素検知回路の駆動方法を提供し、該方法は、前記光電変換素子によって入射光に応じて電荷を発生させるステップと、前記転送素子によって前記光電変換素子で発生した電荷を前記ソースフォロワ回路に出力するステップと、前記ソースフォロワ回路によって前記転送素子の出力電流を補償するステップとを含む。
【００２４】
当業者が周知するように、トランジスタはＮ型トランジスタであってもよく、Ｐ型トランジスタであってもよい。本発明の実施例では、Ｎ型トランジスタは、その（電流）入力端子がドレインで、出力端子がソースであり、Ｐ型トランジスタは、その（電流）入力端子がソースで、出力端子がドレインである。
本発明の以下の説明では、Ｐ型トランジスタ（例えば、Ｐ型ＭＯＳトランジスタ）を例として説明するが、当業者にとって、それらのいずれかはＮ型トランジスタ（例えば、Ｎ型ＭＯＳトランジスタ）を採用してもよい。
【００２５】
図４は本発明の一実施例に係る画素検知回路の模式図である。図４に示すように、該画素検知回路であるアクティブ画素検知回路４００は、フォトダイオードＰＤと、パストランジスタＴ３と、ソースフォロワ回路とを備える。フォトダイオードＰＤは入射光に応じて電荷を発生させる光電変換素子として用いられ、パストランジスタＴ３は前記フォトダイオードで発生した電荷を出力する転送素子として用いられ、ソースフォロワ回路は前記パストランジスタＴ３の出力電流を補償することに用いられる。
【００２６】
該ソースフォロワ回路は第１ソースフォロワトランジスタＭ１と、第２ソースフォロワトランジスタＭ２と、第１ストレージコンデンサＣ１とを備える。第１ソースフォロワトランジスタＭ１と第２ソースフォロワトランジスタＭ２とは同じ閾値電圧（Ｖｔｈ）を有し、第１ソースフォロワトランジスタＭ１のゲート、第１ソースフォロワトランジスタＭ１のドレイン、第２ソースフォロワトランジスタＭ２のゲート、及び第１ストレージコンデンサＣ１の第１端子はいずれも第１ノードａにカップリングされ、第１ストレージコンデンサＣ１の第２端子及び第２ソースフォロワトランジスタＭ２のソースは電源の電圧線Ｖｄｄにカップリングされる。
【００２７】
パストランジスタＴ３はフォトダイオードＰＤとソースフォロワ回路との間に設置される。図に示すように、フォトダイオードＰＤは、カソードが例えばアース又は共通電圧に接続され、アノードがパストランジスタＴ３のソースに接続され、パストランジスタＴ３は、ドレインが第１ソースフォロワトランジスタＭ１のソースにカップリングされ、ゲートが第２走査線Ｓｃａｎ２にカップリングされる。
【００２８】
該アクティブ画素検知回路はさらに読み出し素子を備え、例えば、該読み出し素子は、選択信号に応じてソースフォロワ回路の出力電流を外部回路に転送し、第２ソースフォロワトランジスタの出力端子は読み出し素子の入力端子にカップリングされる。
具体的に、図４に示すように、該アクティブ画素検知回路は読み出しトランジスタＴ５を含み、該読み出しトランジスタＴ５は、読み出し素子として用いられ、第２ソースフォロワトランジスタＭ２のドレインと読み出し線ＲＬ（例えば列線）との間にカップリングされ、該読み出しトランジスタＴ５のゲートが選択信号線ＥＭ（例えば行線）に接続される。
【００２９】
第１ソースフォロワトランジスタＭ１と第２ソースフォロワトランジスタＭ２とは同じ閾値電圧（Ｖｔｈ）を有するが、両方の閾値電圧は厳密に等しくなる必要がなく、例えばほぼ等しくなってもよい。例えば差を５％以下、好ましくは、３％以下とする。トランジスタの閾値電圧に影響を与える要素はゲート絶縁層の材料と厚さ、活性層の材料とドーピング濃度、作動温度等を含む。第１ソースフォロワトランジスタＭ１と第２ソースフォロワトランジスタＭ２とに同じ閾値電圧（Ｖｔｈ）を有させるために、第１ソースフォロワトランジスタＭ１と第２ソースフォロワトランジスタＭ２を同じタイプにし、且つ例えば第１ソースフォロワトランジスタＭ１と第２ソースフォロワトランジスタＭ２を製造する時に、できるだけ両方を近づけ、同じ製造パラメータ（ゲート絶縁層の厚さ、活性層の厚さ、チャネル領域のアスペクト比（Ｗ／Ｌ）等を含む）を用いるが、本発明の実施例はこれに限定されない。図４の模式図では、第１ソースフォロワトランジスタＭ１と第２ソースフォロワトランジスタＭ２とは対向に設置され、且つ両方の閾値電圧が同じであり、そのため、両方は対称設置（又はミラー設置）と見なされる。
【００３０】
上記のように、図４に示される実施例では、パストランジスタＴ３、第１ソースフォロワトランジスタＭ１、第２ソースフォロワトランジスタＭ２、及び読み出しトランジスタＴ５はいずれもＰ型トランジスタである。フォトダイオードＰＤは光電変換デバイスの例であるが、本発明の実施例はこれに限定されない。
【００３１】
図４に示された実施例のアクティブ画素検知回路４００の駆動方法は光電変換段階、放電段階及び信号読み出し段階を含む。
先ず、光電変換段階では、入射光がフォトダイオードＰＤに照射されると、光子が励起してフォトダイオードのＰＮ接合に電子正孔対を発生させ、それにより、フォトダイオードＰＤは入射光に応じて光電変換を行って電荷を発生させ、これらの電荷がフォトダイオードＰＤに蓄積し、データ電圧Ｖｄａｔａが発生する。
【００３２】
続いて、放電段階では、パストランジスタＴ３によってフォトダイオードで発生した電荷をソースフォロワ回路に出力する。具体的に、第２走査線Ｓｃａｎ２に低レベル信号が印加され、パストランジスタＴ３が導通すると同時に、第１ソースフォロワトランジスタＭ１も導通し、それにより、第１ソースフォロワトランジスタＭ１によって第１ノードａをＶｄａｔａ−Ｖｔｈ１まで充電し、ＶｄａｔａはフォトダイオードＰＤで発生したデータ電圧であり、Ｖｔｈ１は第１ソースフォロワトランジスタＭ１の閾値電圧であり、該電圧は第１ストレージコンデンサＣ１にストレージされる。
【００３３】
次に、信号読み出し段階では、前記ソースフォロワ回路によってパストランジスタの出力電流を補償し、次に読み出しトランジスタＴ５によって選択信号ＥＭに応じてソースフォロワ回路の出力電流を外部回路に転送する。具体的に、選択信号線ＥＭに低レベル信号が印加すると、読み出しトランジスタＴ５が導通し、第２ソースフォロワトランジスタＭ２のソースに電源電圧Ｖｄｄが接続され、電流Ｉｏｕｔが第２ソースフォロワトランジスタＭ２及び読み出しトランジスタＴ５を経由して流出し、更に外部回路に転送されて、例えば増幅、アナログ／デジタル変換等の処理を行われる。
【００３４】
トランジスタの飽和電流式に基づき、第２ソースフォロワトランジスタＭ２を流れる電流が得られる、
Ｉｏｕｔ＝  Ｋ（ＶＧＳ−Ｖｔｈ２）２
＝Ｋ［Ｖｄｄ  −（Ｖｄａｔａ  −Ｖｔｈ１）−Ｖｔｈ２］２
＝Ｋ（Ｖｄｄ  −Ｖｄａｔａ）２
【００３５】
上記式において、ＶＧＳはトランジスタＭ２のゲートとソースとの間の電圧差であり、Ｖｄｄは電源電圧であり、Ｖｔｈ２は第２ソースフォロワ回路トランジスタＭ２の閾値電圧であり、且つ閾値電圧Ｖｔｈ１とＶｔｈ２とは等しくなり、すなわちＶｔｈ１＝Ｖｔｈ２である。また、ＶＧＳ＝Ｖｄｄ−（Ｖｄａｔａ−Ｖｔｈ１）である。
上式から分かるように、この時、出力電流ＩｏｕｔはソースフォロワトランジスタＭ１又はＭ２の閾値電圧Ｖｔｈ１又はＶｔｈ２の影響を受けなくなり、電源電圧Ｖｄｄとデータ電圧Ｖｄａｔａのみに関連する。データ電圧Ｖｄａｔａは直接にフォトダイオードＰＤのＰＮ接合により入射光の光照射で発生し、このように、プロセス及び長時間の操作によるソースフォロワトランジスタの閾値電圧（Ｖｔｈ）のドリフトの問題を解決し、信号データの精度を確保することができる。
【００３６】
図４に示された実施例に基づき、他の回路を増加することによって他の実施例が得られる。例えば、図４に示されたアクティブ画素検知回路は、フォトダイオードの出力ノード（例えば図４において、パストランジスタＴ３の入力端子と発光ダイオードＰＤのアノードとの間に対応する）の電圧をリセットするための第１リセット素子をさらに備えてもよく、該出力ノードはパストランジスタの入力端子にカップリングされ、該第１リセット素子はリセットトランジスタであってもよい。
【００３７】
又は、例えば、図４に示されたアクティブ画素検知回路は、第１ノードａの電圧をリセットするための第２リセット素子をさらに備えてもよく、該第２リセット素子もリセットトランジスタであってもよい。上記第１リセット素子と第２リセット素子を同時に増設する必要がない。
又は、例えば、図４に示されたアクティブ画素検知回路は、出力ノードとフォトダイオードとの間にカップリングされるスイッチング素子と、第１端子が出力ノードにカップリングされ、第２端子がアース又は共通電圧にカップリングされる第２ストレージコンデンサと、をさらに備えてもよい。それにより、フォトダイオードで発生した電圧をストレージすることができる。
【００３８】
図５は本発明の別の実施例に係る画素検知回路の模式図である。図５に示すように、図４に示された実施例に比べて、該画素検知回路はアクティブ画素検知回路５００であり、フォトダイオードＰＤ、パストランジスタＴ３、ソースフォロワ回路、及び出力トランジスタＴ５以外に、スイッチングトランジスタＴ１、第１リセットトランジスタＴ２、第２ストレージコンデンサＣ２及び第２リセットトランジスタＴ４をさらに備える。
【００３９】
第１リセットトランジスタＴ２は、第１リセット素子として、フォトダイオードの出力ノードＮ２の電圧をリセットし、該出力ノードＮ２が転送素子の入力端子、すなわちパストランジスタＴ３のソースにカップリングされる。図５に示すように、第１リセットトランジスタＴ２は、制御端子がリセット線Ｒｅｓｅｔに接続され、一端が出力ノードＮ２にカップリングされ、他端が共通電圧Ｖｃｏｍにカップリングされる。
スイッチングトランジスタＴ１は、スイッチング素子として、フォトダイオードＰＤが入射光に応じて発生したデータ電圧を出力するか否かを制御する。スイッチングトランジスタＴ１は出力ノードＮ２とフォトダイオードＰＤとの間にカップリングされる。図５に示すように、スイッチングトランジスタＴ１は、ゲートが第１走査線Ｓｃａｎ１に接続され、ソースがフォトダイオードＰＤのアノードにカップリングされ、ドレインが出力ノードＮ２にカップリングされる。
【００４０】
第２ストレージコンデンサＣ２は、第１端子が出力ノードＮ２にカップリングされ、第２端子がアース又は共通電圧にカップリングされる。第２ストレージコンデンサＣ２は出力ノードＮ２の電圧をストレージする。
第２リセットトランジスタＴ４は、第２リセット素子として、第１ノードａの電圧をリセットする。図５に示すように、第２リセットトランジスタＴ２は、制御端子がリセット線Ｒｅｓｅｔに接続され、一端が第１ノードａにカップリングされ、他端が初期電圧Ｖｉｎｔにカップリングされる。第１リセットトランジスタＴ２と第２リセットトランジスタＴ４とは同一のリセット線Ｒｅｓｅｔにカップリングされてもよく、異なるリセット線Ｒｅｓｅｔに接続されてもよく、両方に印加されるリセット信号が同期する。
【００４１】
図５に示すように、スイッチングトランジスタＴ１、第１リセットトランジスタＴ２、第２ストレージコンデンサＣ２、及び第２リセットトランジスタＴ４はＰ型トランジスタ（例えば、Ｐ型ＭＯＳトランジスタ）であり、同様に、当業者が周知のように、それらのいずれかはＮ型トランジスタ（例えば、Ｎ型ＭＯＳトランジスタ）であってもよい。
【００４２】
図５の右側にリセット信号Ｒｅｓｅｔ、選択信号ＥＭ、第１走査信号Ｓｃａｎ１及び第２走査信号Ｓｃａｎ２のタイミング図が示される。以下、該タイミング図及び図６Ａ−図６Ｄを参照しながら、図５に示される実施例のアクティブ画素検知回路の駆動方法を説明する。図５に示される実施例のアクティブ画素検知回路の駆動方法はリセット段階、光電変換段階、放電段階及び信号読み出し段階を含む。
【００４３】
先ず、リセット段階では、図６Ａの右側のタイミング図に示すように、リセット信号Ｒｅｓｅｔが低レベルになり、選択信号ＥＭ、第１走査信号Ｓｃａｎ１及び第２走査信号Ｓｃａｎ２が高レベルに保持し、タイミング図の陰影部分に対応する。この時、第１リセットトランジスタＴ２及び第２リセットトランジスタＴ４は導通し、それぞれ出力ノードＮ２及び第１ノードａの電圧を共通電圧Ｖｃｏｍ及び初期電圧Ｖｉｎｔにリセットし、同時に他のトランジスタＴ１、Ｔ３及びＴ５はオフ状態にある。初期電圧Ｖｉｎｔは低電圧信号であるため、第１ソースフォロワトランジスタＭ１及び第２ソースフォロワトランジスタＭ２は導通状態にあるが、読み出しトランジスタＴ５はオフ状態にあるため、信号の読み出しが発生しない。
【００４４】
次に、光電変換段階では、図６Ｂの右側のタイミング図に示すように、入射光がフォトダイオードＰＤに照射されると、光子が励起してフォトダイオードのＰＮ接合に電子正孔対を発生させ、それにより、フォトダイオードＰＤは入射光に応じて光電変換を行って電荷を発生させ、これらの電荷がフォトダイオードＰＤに蓄積し、電圧が発生する。この時、リセット信号Ｒｅｓｅｔが高レベルになり、選択信号ＥＭ及び第２走査信号Ｓｃａｎ２が高レベルに保持し、第１走査信号Ｓｃａｎ１が低レベルになり、それで、スイッチ結晶Ｔ１は導通し、他のトランジスタＴ２、Ｔ３、Ｔ４及びＴ５はオフ状態にある。それにより、出力ノードＮ２の電位はデータ電圧Ｖｄａｔａであり、第２ストレージコンデンサＣ２にストレージされる。
【００４５】
続いて、放電段階では、パストランジスタＴ３によってフォトダイオードで発生した電荷をソースフォロワ回路に出力する。具体的に、図６Ｃの右側のタイミング図に示すように、第２走査信号Ｓｃａｎ２が低レベルになり、リセット信号Ｒｅｓｅｔ、選択信号ＥＭ及び第１走査信号Ｓｃａｎ１が高レベルになり、パストランジスタＴ３が導通すると同時に、第１ソースフォロワトランジスタＭ１も導通し、他のトランジスタＴ１、Ｔ２、Ｔ４、Ｔ５がオフ状態にあり、それにより、第１ソースフォロワトランジスタＭ１によって第１ノードａをＶｄａｔａ−Ｖｔｈ１まで充電し、Ｖｔｈ１は第１ソースフォロワトランジスタＭ１の閾値電圧であり、該電圧は第１ストレージコンデンサＣ１にストレージされる。この時、第２ソースフォロワトランジスタＭ２も導通するが、読み出しトランジスタＴ５がオフ状態にあるため、信号の読み出しが発生しない。
【００４６】
次に、信号読み出し段階では、前記ソースフォロワ回路によってパストランジスタの出力電流を補償し、次に読み出しトランジスタＴ５によって選択信号ＥＭに応じてソースフォロワ回路の出力電流を外部回路に転送する。具体的に、図６Ｄの右側のタイミング図に示すように、選択信号ＥＭが低レベルになり、リセット信号Ｒｅｓｅｔ、第１走査信号Ｓｃａｎ１及び第２走査信号Ｓｃａｎ２が高レベルであり、それにより読み出しトランジスタＴ５は導通し、他のトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４はオフ状態にあり、第２ソースフォロワトランジスタＭ２のソースに電源電圧が接続され、第２ソースフォロワトランジスタＭ２は第１ノードａの電圧の制御で導通状態を保持し、電流Ｉｏｕｔが第２ソースフォロワトランジスタＭ２及び読み出しトランジスタＴ５を経由して流出し、更に外部回路に転送され、例えば増幅、アナログ／デジタル変換等の処理を行われる。
【００４７】
トランジスタの飽和電流式に基づき、この時に第２ソースフォロワトランジスタＭ２を流れる電流が得られる：
Ｉｏｕｔ＝Ｋ（ＶＧＳ−Ｖｔｈ２）２
＝Ｋ［Ｖｄｄ−（Ｖｄａｔａ−Ｖｔｈ１）−Ｖｔｈ２］２
＝Ｋ（Ｖｄｄ−Ｖｄａｔａ）２
【００４８】
上記式では、ＶＧＳはトランジスタＭ２のゲートとソースとの間の電圧差、Ｖｄｄは電源電圧、Ｖｔｈ２は第２ソースフォロワ回路トランジスタＭ２の閾値電圧であり、且つ閾値電圧Ｖｔｈ１とＶｔｈ２は等しく、すなわちＶｔｈ１＝Ｖｔｈ２である。また、ＶＧＳ＝Ｖｄｄ−（Ｖｄａｔａ−Ｖｔｈ１）である。
上式から分かるように、この時、出力電流ＩｏｕｔはソースフォロワトランジスタＭ１又はＭ２の閾値電圧Ｖｔｈ１又はＶｔｈ２の影響を受けなくなり、電源電圧Ｖｄｄとデータ電圧Ｖｄａｔａのみに関連する。データ電圧Ｖｄａｔａが直接的にフォトダイオードＰＤのＰＮ接合により入射光の光照射で発生し、このように、プロセス及び長時間の操作によるソースフォロワトランジスタの閾値電圧（Ｖｔｈ）のドリフト問題を解決し、信号データの精度を確保することができる。
【００４９】
図７は本発明の別の実施例に係る画素検知回路の模式図であり、共有構造を有するアクティブ画素センサ回路を説明する回路図を示す。
図７に示すように、該画素検知回路は共有構造を有するアクティブ画素検知回路７００であり、画素セルアレイの画素デューティ比を向上させることができる。ここで、画素デューティ比を、フォトダイオードの占用面積とリセットトランジスタ、ソースフォロワトランジスタ等の他のトランジスタの占用面積との比と定義する。
【００５０】
共有構造を有するアクティブ画素検知回路７００は、図５に示された実施例に比べ、例えば４組のフォトダイオードとスイッチングトランジスタとの組み合いはともに出力ノードＮ２にカップリングされ、且つ第１リセットトランジスタＴ２、第２ストレージコンデンサＣ２、パストランジスタＴ３、ソースフォロワ回路（第１ソースフォロワ回路トランジスタＭ１、第２ソースフォロワ回路トランジスタＭ２及び第１ストレージコンデンサＣ１を含む）及び読み出しトランジスタＴ５を共有する。この４組のフォトダイオードとスイッチングトランジスタとの組み合いはそれぞれ４つの画素セルに属する。第１画素セルはフォトトランジスタＰＤ１とスイッチングトランジスタＴ１１とを含み、スイッチングトランジスタＴ１１が走査線Ｓｃａｎ１１に接続され、第２画素セルはフォトトランジスタＰＤ２とスイッチングトランジスタＴ１２とを含み、スイッチングトランジスタＴ１２が走査線Ｓｃａｎ１２に接続され、第３画素セルはフォトトランジスタＰＤ３とスイッチングトランジスタＴ１３とを含み、スイッチングトランジスタＴ１３が走査線Ｓｃａｎ１３に接続され、第４画素セルはフォトトランジスタＰＤ４とスイッチングトランジスタＴ１４とを含み、スイッチングトランジスタＴ１４が走査線Ｓｃａｎ１４に接続される。
【００５１】
例えば、第１〜第４サブ画素が４つの隣接する走査周期に順次に走査されることによって、その中のフォトダイオードが入射光に応じて発生した電荷を読み出す。４つの走査周期のそれぞれは、リセット段階、光電変換段階、放電段階及び信号読み出し段階を含み、相違点として、それぞれ走査線Ｓｃａｎ１１、Ｓｃａｎ１２、Ｓｃａｎ１３、Ｓｃａｎ１４に低レベル信号を印加してそれぞれフォトダイオードＰＤ１、ＰＤ２、ＰＤ３及びＰＤ４で発生した電圧を読み出す。
【００５２】
当業者であれば、本発明の実施例は図７に示された４組のフォトダイオードとスイッチングトランジスタとの組み合いに限定されず、２組以上のフォトダイオードとスイッチングトランジスタとの組み合いであればよいと理解されるべきである。
本発明の一実施例は、アレイ状に配列された複数の画素セルを備える画像センサをさらに提供し、少なくとも１つの画素セルは本発明の実施例に係るいずれかのアクティブ画素検知回路を含む。該画像センサは、例えばＸ行Ｙ列の画素セルアレイを含み、それに応じて、Ｘ本の行線（選択信号線Ｅｍ）及びＹ本の列線（読み出し線ＲＬ）が形成される。
【００５３】
画素セルアレイ以外に、該画像センサは行駆動回路、列駆動回路、増幅回路、前処理回路等の周辺回路をさらに備えてもよい。画素セルアレイ及び周辺回路は、例えば半導体集積回路製造プロセス（例えばＣＭＯＳ集積回路製造プロセス）でシリコン基板に形成され、該シリコン基板は例えば単結晶シリコン基板又は絶縁体上シリコン（ＳＯＩ）基板等であってもよい。
本発明の一実施例は、本発明の実施例に係る上記画像センサを含む電子機器をさらに提供する。該電子機器はデジタルカメラ、携帯電話、タブレット、ノートパソコン等であってもよい。
【００５４】
以上は本発明の例示的な実施形態に過ぎず、本発明の保護範囲を制限するものではなく、本発明の保護範囲は添付特許請求の範囲により決められる。
本願は２０１６年１１月９日に提出した中国特許出願第２０１６１０９８５４６９．４の優先権を主張し、ここで、該中国特許出願の全内容を援用して本願の一部として組み込む。
【符号の説明】
【００５５】
１００  アクティブ画素センサ回路
２００  アクティブ画素センサ回路
４００  アクティブ画素検知回路
４００  アクティブ画素検知回路
５００  アクティブ画素検知回路
７００  アクティブ画素検知回路
７００  アクティブ画素検知回路
【図１】
2019532522.tif 000003
【図２】
2019532522.tif 000004
【図３】
2019532522.tif 000005
【図４】
2019532522.tif 000006
【図５】
2019532522.tif 000007
【図６Ａ】
2019532522.tif 000008
【図６Ｂ】
2019532522.tif 000009
【図６Ｃ】
2019532522.tif 000010
【図６Ｄ】
2019532522.tif 000011
【図７】
2019532522.tif 000012
【国際調査報告】
2019532522.tif 000013
2019532522.tif 000014
2019532522.tif 000015
2019532522.tif 000016