(57)【要約】装置およびこのような装置を動作させる方法は、メモリセルに対する検知動作を開始する前に、タイマーに応じて、または別のメモリセルのアクセス動作中に、メモリセルのボディに負の電位を確立することを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルのボディに負の電位を確立することと、
前記メモリセルに対する検知動作を開始することと、
を含む、メモリを動作させる方法。
【請求項２】
前記メモリセルの前記ボディ内に前記負の電位を確立する要望を示す外部デバイスからのコマンドを受信することをさらに含む、請求項１に記載の方法。
【請求項３】
前記メモリセルに対する前記検知動作を開始することは、前記メモリセルの前記ボディが前記負の電位を有する間に生じる、請求項２に記載の方法。
【請求項４】
前記メモリセルの前記ボディに前記負の電位を確立することは、前記メモリセルの前記ボディに接続されたソースに負の電圧レベルを印加することを含む、請求項１に記載の方法。
【請求項５】
前記メモリセルは、直列接続されたメモリセルのストリングの特定のメモリセルであり、前記メモリセルの前記ボディに前記負の電位を確立することは、複数のアクセス線の各アクセス線に同一の正の電圧レベルを印加することを含み、前記複数のアクセス線の各アクセス線は、直列接続されたメモリセルの前記ストリングの其々のメモリセルに接続される、請求項１に記載の方法。
【請求項６】
タイマーを進めることと、
前記タイマーの値が所望の値を有するのに応じて、前記メモリセルの前記ボディに前記負の電位を確立することと、
をさらに含む、請求項１に記載の方法。
【請求項７】
前記タイマーは、カウント値を出力するように構成され、前記メモリセルの前記ボディに前記負の電位を確立することは、前記カウント値が前記所望の値を有するの応じて、前記メモリセルの前記ボディに前記負の電位を確立することを含む、請求項６に記載の方法。
【請求項８】
最初の値に前記タイマーをリセットすることをさらに含む、請求項７に記載の方法。
【請求項９】
温度の指示に応じて、前記タイマーの前記所望の値を改変することをさらに含む、請求項７に記載の方法。
【請求項１０】
前記タイマーは、幾らかの特定の経過時間の間隔で、出力信号の論理レベルをトグルするように構成され、前記メモリセルの前記ボディに前記負の電位を確立することは、前記出力信号が特定の論理レベルを有するのに応じて、前記メモリセルの前記ボディに前記負の電位を確立することを含む、請求項６に記載の方法。
【請求項１１】
温度の指示に応じて、前記間隔の長さを改変することをさらに含む、請求項１０に記載の方法。
【請求項１２】
タイマーを進めることと、
前記タイマーの値が所望の値を有するのに応じて、メモリのメモリセルのボディに負の電位を確立することと、
を含む、装置を動作させる方法。
【請求項１３】
前記タイマーは前記メモリの外部にあり、前記メモリセルの前記ボディに前記負の電位を確立することは、前記タイマーと通信する前記メモリの外部にあるデバイスから前記メモリによって受信されるコマンドに応じて実施される、請求項１２に記載の方法。
【請求項１４】
前記タイマーは、クロック信号に応答するカウンタを含み、前記メモリセルの前記ボディに前記負の電位を確立することは、前記カウンタのカウント値が前記所望の値を有するのに応じて、前記メモリセルの前記ボディに前記負の電位を確立することを含む、請求項１２に記載の方法。
【請求項１５】
前記カウント値が前記所望の値を有した後、最初の値に前記カウンタをリセットすることをさらに含む、請求項１４に記載の方法。
【請求項１６】
温度センサが所定の上位閾値よりも高いか、または所定の下位閾値よりも低い温度を示すのに応じて、前記カウント値の前記所定の値を改変することをさらに含む、請求項１４に記載の方法。
【請求項１７】
前記タイマーは、幾らかの特定の経過時間の間隔で、第一の論理レベルから第二の論理レベルに出力信号の論理レベルを周期的にトグルするように構成され、前記メモリセルの前記ボディに前記負の電位を確立することは、前記出力信号が前記第二の論理レベルを有するのに応じて、前記メモリセルの前記ボディに前記負の電位を確立することを含む、請求項１２に記載の方法。
【請求項１８】
温度センサが所定の上位閾値よりも高い温度を示すのに応じて、前記間隔の長さを増加させることと、
温度センサが所定の下位閾値よりも低い温度を示すのに応じて、前記間隔の長さを減少させることと、
をさらに含む、請求項１７に記載の方法。
【請求項１９】
ソースに第一の電圧レベルを印加することと、
選択されたアクセス線に第二の電圧レベルを印加することであって、前記第一の電圧レベルと前記第二の電圧レベルとの間の差は、前記選択されたアクセス線に接続されたメモリセルの閾値電圧レベルを減少させることが予期される、ことと、
前記ソースに前記第一の電圧レベルを印加する間に、選択されていないアクセス線を電気的に浮遊させることであって、前記選択されたアクセス線に接続された前記メモリセルおよび前記選択されていないアクセス線に接続されたメモリセルは、前記ソースに各々選択的に接続される、ことと、
前記第一の電圧レベルよりも低い第三の電圧レベルに前記ソースを放電することと、
前記第三の電圧レベルに前記ソースを放電する間、前記選択されていないアクセス線の電圧レベルが特定の電圧レベルに到達するときに、前記選択されていないアクセス線に前記第三の電圧レベルよりも高い第四の電圧レベルを印加することと、
前記第三の電圧レベルに前記ソースを放電した後、前記第四の電圧レベルよりも低い第五の電圧レベルに前記選択されていないアクセス線を放電することと、
を含む、メモリを動作させる方法。
【請求項２０】
前記第四の電圧レベルよりも低い前記第五の電圧レベルに前記選択されていないアクセス線を放電することは、前記第三の電圧レベルに等しい前記第五の電圧レベルに前記選択されていないアクセス線を放電することを含む、請求項１９に記載の方法。
【請求項２１】
前記第一の電圧レベルよりも低い前記第三の電圧レベルに前記ソースを放電することは、前記第二の電圧レベルに等しい前記第三の電圧レベルに前記ソースを放電することを含
む、請求項２０に記載の方法。
【請求項２２】
前記選択されたアクセス線に前記第二の電圧レベルを印加することは、前記選択されたアクセス線に基準電位を印加することを含む、請求項２１に記載の方法。
【請求項２３】
前記方法は前記メモリの消去動作を含む、請求項１９に記載の方法。
【請求項２４】
メモリセルのアレイと、
メモリセルの前記アレイに対するアクセス動作を実施するためのコントローラと、
を含み、
前記コントローラは、
メモリセルの前記アレイのメモリセルのボディに負の電位を確立し、
前記メモリセルの前記ボディが前記負の電位を有する間に、前記メモリセルに対する検知動作を開始する、
ように構成される、
装置。
【請求項２５】
メモリセルのアレイと、
メモリセルの前記アレイに対するアクセス動作を実施するためのコントローラと、
を含み、
前記コントローラは、
タイマーを進め、
前記タイマーの値が所望の値を有するのに応じて、メモリセルの前記アレイのメモリセルのボディに負の電位を確立する、
ように構成される、
装置。
【請求項２６】
直列接続されたメモリセルのストリングに配列されたメモリセルのアレイと、
メモリセルの前記アレイに対するアクセス動作を実施するためのコントローラと、
を含み、
前記コントローラは、消去動作用に選択されたメモリセルの前記アレイの直列接続されたメモリセルの選択されたストリングに対する前記消去動作の間、
ソースに第一の電圧レベルを印加することと、
直列接続されたメモリセルの前記選択されたストリングのメモリセルに接続された選択されたアクセス線に第二の電圧レベルを印加することであって、前記第一の電圧レベルと前記第二の電圧レベルとの間の差は、前記選択されたアクセス線に接続されたメモリセルの閾値電圧レベルを減少させることが予期される、ことと、
前記ソースに前記第一の電圧レベルを印加する間に、直列接続されたメモリセルの選択されていないストリングのメモリセルに接続された選択されていないアクセス線を電気的に浮遊させることであって、前記選択されたアクセス線に接続された前記メモリセルおよび前記選択されていないアクセス線に接続された前記メモリセルは、前記ソースに各々選択的に接続される、ことと、
前記第一の電圧レベルよりも低い第三の電圧レベルに前記ソースを放電することと、
前記ソースを前記第三の電圧レベルに放電する間、前記選択されていないアクセス線の電圧レベルが特定の電圧レベルに到達するときに、前記選択されていないアクセス線に前記第三の電圧レベルよりも高い第四の電圧レベルを印加することと、
前記第三の電圧レベルに前記ソースを放電した後、前記第四の電圧レベルよりも低い第五の電圧レベルに前記選択されていないアクセス線を放電することと、
を行うように構成される、
装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概してメモリに関し、より詳細には、一つ以上の実施形態において、本開示は、例えば、検知動作を実施する前に、メモリセル内に負のボディ電位を確立することを含む装置および方法に関する。
【背景技術】
【０００２】
メモリデバイスは、コンピュータまたは他の電子デバイス内で内部、半導体、集積回路デバイスとして典型的に提供される。ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期式ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）およびフラッシュメモリを含む多くの様々な種類のメモリが存在する。
【０００３】
フラッシュメモリは、広範囲の電子用途のために、不揮発性メモリの一般的なソースとして開発されてきた。フラッシュメモリは、高メモリ密度、高信頼性および低電力消費を可能とする１トランジスタメモリセルを典型的に使用する。データ格納構造（例えば、浮遊ゲートもしくは電荷トラップ）のプログラミング（しばしば書き込みと呼ばれる）または他の物理現象（例えば、相変化もしくは分極）を通じたメモリセルの閾値電圧（Ｖｔ）の変化は、各メモリセルのデータ状態（例えば、データ値）を決定する。フラッシュメモリおよび他の不揮発性メモリに対する通常の使用は、パーソナルコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ、デジタルメディアプレイヤ、デジタルレコーダ、ゲーム、家電製品、乗用車、無線デバイス、携帯電話、およびリムーバブルメモリモジュールを含み、不揮発性メモリに対する使用は拡大し続けている。
【０００４】
ＮＡＮＤフラッシュメモリは、通常の種類のフラッシュメモリデバイスであり、いわゆる、基本的なメモリ構造が配列された論理形態に対するものである。典型的には、アレイの行の各メモリセルの制御ゲートが、ワード線といったアクセス線を形成するためにともに接続されるように、ＮＡＮＤフラッシュメモリに対するメモリセルのアレイが配列される。アレイの列は、一対の選択ゲート、例えば、ソース選択トランジスタおよびドレイン選択トランジスタの間に直列に接続されたメモリセルのストリング（しばしばＮＡＮＤストリングと呼ばれる）を含む。各ソース選択トランジスタは、ソースに接続され得るが、各ドレイン選択トランジスタは列ビット線といったデータ線に接続され得る。メモリセルのストリングとソースとの間および／または、メモリセルのストリングとデータ線との間に二以上の選択ゲートを用いる変更が知られている。
【図面の簡単な説明】
【０００５】
【図１】実施形態に従う、電子システムの一部としてプロセッサと通信するメモリの簡略化されたブロック図である。
【図２Ａ】図１を参照して記述された種類のメモリで使用され得るようなメモリセルのアレイの一部の概略図である。
【図２Ｂ】図１を参照して記述された種類のメモリで使用され得るようなメモリセルのアレイの一部の概略図である。
【図２Ｃ】図１を参照して記述された種類のメモリで使用され得るようなメモリセルのアレイの一部の概略図である。
【図３Ａ】図１を参照して記述された種類のメモリで使用され得るような直列接続されたメモリセルのストリングの断面図である。
【図３Ｂ】図１を参照して記述された種類のメモリで使用され得るような直列接続されたメモリセルのストリングの断面図である。
【図４Ａ】様々な実施形態を記述する上で参照するための可動イオンの様々な状態を示す直列接続されたメモリセルのストリングの一部の断面図である。
【図４Ｂ】様々な実施形態を記述する上で参照するための可動イオンの様々な状態を示す直列接続されたメモリセルのストリングの一部の断面図である。
【図４Ｃ】様々な実施形態を記述する上で参照するための可動イオンの様々な状態を示す直列接続されたメモリセルのストリングの一部の断面図である。
【図４Ｄ】様々な実施形態を記述する上で参照するための可動イオンの様々な状態を示す直列接続されたメモリセルのストリングの一部の断面図である。
【図４Ｅ】様々な実施形態を記述する上で参照するための可動イオンの様々な状態を示す直列接続されたメモリセルのストリングの一部の断面図である。
【図４Ｆ】様々な実施形態を記述する上で参照するための可動イオンの様々な状態を示す直列接続されたメモリセルのストリングの一部の断面図である。
【図５Ａ】実施形態に従いメモリを動作させる方法を示すタイミング図である。
【図５Ｂ】実施形態に従いメモリを動作させる方法を示すタイミング図である。
【図６Ａ】実施形態に従いメモリを動作させる方法のフローチャートである。
【図６Ｂ】実施形態に従いメモリを動作させる方法のフローチャートである。
【図７】実施形態に従いメモリを動作させる方法を示すタイミング図である。
【図８】実施形態に従いメモリを動作させる方法のフローチャートである。
【発明を実施するための形態】
【０００６】
以下の詳細な記述においては、本明細書の一部を形成する添付の図面に対して参照が行われ、図面には、例示として、特定の実施形態が図示される。図面においては、類似の参照番号は、幾つかの図面を通じて実質的に類似の構成要素を記述する。他の実施形態が使用されてもよく、構造的、論理的および電気的変更が、本開示の範囲から逸脱することなく行われてもよい。以下の詳細な記述は、したがって、限定する意味で解釈されるべきではない。
【０００７】
メモリセルのゲートスタックと、絶縁誘電体との間に、例えば、二酸化シリコン（ＳｉＯ２）といった誘電体の形成中の汚染に起因する負イオンが存在することが仮定される。これらのイオンは可動性を有し得、消去後、またはアクセスなしで長期間のデータ保持後、定常状態として、例えば、幾つかのメモリセル構造内の半導体ピラーといったメモリセルのボディ上、またはボディ近傍で吸収され得る。例えば、隣接するメモリセルのゲート誘電体とそのボディとの間の界面近傍などの、これらの余分なイオンの濃度は、当該メモリセルの有効閾値電圧に影響を及ぼし得、その結果、その意図されたデータ値を検知する上でのエラーにつながることがある。様々な実施形態は、周期的に、または他のメモリセルに対するアクセス動作中に、例えば、そのメモリセルを検知する直前といった、そのメモリセルを検知する前に、負のボディ電位を確立することによってこの現象を軽減しようとする。
【０００８】
図１は、実施形態に従う、プロセッサ１３０の形態での第二の装置と通信するメモリ（例えば、メモリデバイス）１００の形態での第一の装置と、電子システムの形態での第四の装置の一部として、電源１３６の形態での第三の装置と、の簡略化されたブロック図である。幾つかの実施形態に対して、電源１３６は、プロセッサ１３０およびメモリデバイス１００を含む電子システムに対して外部にあってもよい。幾つかの電子システムの実施例は、パーソナルコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ、デジタルメディアプレイヤ、デジタルレコーダ、ゲーム、家電製品、乗用車、無線デバイス、携帯電話、リムーバブルメモリモジュールなどを含む。例えば、メモリデバイス１００の外部にあるコントローラといったプロセッサ１３０は、メモリコントローラ、または他の外部ホストデバイスを表し得る。
【０００９】
メモリデバイス１００は、行および列で論理的に配列されたメモリセルのアレイ１０４を含む。論理行のメモリセルは、同一のアクセス線（一般にワード線と呼ばれる）に典型的に接続されるが、論理列のメモリセルは、同一のデータ線（一般にビット線と呼ばれる）に典型的には選択的に接続される。単一のアクセス線は、メモリセルの二つ以上の論理行と関連付けられ得、単一のデータ線は、二つ以上の論理列に関連付けられ得る。メモリセルのアレイ１０４の少なくとも一部のメモリセル（図１には図示せず）は、直列に接続されたメモリセルのストリングで配列される。
【００１０】
行デコード回路１０８および列デコード回路１１０は、アドレス信号をデコードするために提供される。アドレス信号は、メモリセルのアレイ１０４にアクセスするために受信され、デコードされる。メモリデバイス１００は、また、メモリデバイス１００からのデータおよび状態情報の出力とともに、メモリデバイス１００へのコマンド、アドレスおよびデータの入力を管理するために、入力／出力（Ｉ／Ｏ）制御回路１１２も含む。アドレスレジスタ１１４は、デコードする前にアドレス信号をラッチするために、Ｉ／Ｏ制御回路１１２および行デコード回路１０８および列デコード回路１１０と通信する。コマンドレジスタ１２４は、入力コマンドをラッチするために、Ｉ／Ｏ制御回路１１２および制御論理回路１１６と通信する。
【００１１】
内部コントローラ（例えば、制御論理回路１１６）といったコントローラは、本明細書に記述された実施形態に従い、外部プロセッサ１３０、即ち制御論理回路１１６がアクセス動作（例えば、消去動作、プログラミング動作、検証動作および読み出し動作）を実施するように構成され得るために、コマンドに応じて、メモリセルのアレイ１０４に対するアクセスを制御し、状態情報を生成する。制御論理回路１１６は、アドレスに応じて、行デコード回路１０８および列デコード回路１１０を制御するために、行デコード回路１０８および列デコード回路１１０と通信する。
【００１２】
制御論理回路１１６は、また、キャッシュレジスタ１１８およびデータレジスタ１２０とも通信する。キャッシュレジスタ１１８は、メモリセルのアレイ１０４が其々、他のデータの書き込みまたは読み出しでビジーである間に、データを一時的に格納するために、制御論理回路１１６によって命令されるように、入力または出力のいずれかのデータをラッチする。プログラミング動作（例えば、しばしば書き込み動作と呼ばれる）中に、データは、メモリセルのアレイ１０４に伝送するために、キャッシュレジスタ１１８からデータレジスタ１２０へと伝えられる。その後、新規データは、Ｉ／Ｏ制御回路１１２からキャッシュレジスタ１１８でラッチされる。読み出し動作中に、データは、外部プロセッサ１３０に出力するために、キャッシュレジスタ１１８からＩ／Ｏ制御回路１１２に伝えられる。その後、新規データは、データレジスタ１２０からキャッシュレジスタ１１８に伝えられる。状態レジスタ１２２は、プロセッサ１３０に出力するための状態情報をラッチするために、Ｉ／Ｏ制御回路１１２および制御論理回路１１６と通信する。
【００１３】
制御論理回路１１６は、温度センサ１２６とさらに通信し得る。温度センサ１２６は、メモリデバイス１００の温度を検知し、幾つかの電圧または抵抗レベルといった、その温度を表す制御論理回路１１６に対する指示を提供し得る。温度センサ１２６の幾つかの実施例は、熱電対、抵抗性デバイス、サーミスタまたは赤外線センサを含み得る。あるいは、温度センサ１２６は、メモリデバイス１００の外部にあってもよく、外部プロセッサ１３０と通信してもよい。この構成においては、温度センサ１２６は、デバイス温度ではなく、周囲温度の指示を提供し得る。プロセッサ１３０は、デジタル表現として、入力／出力（Ｉ／Ｏ）バス１３４などを介して、制御論理回路１１６に対して温度を表す指示を通信し得る。
【００１４】
制御論理回路１１６は、タイマー１２８とさらに通信し得る。タイマー１２８は、例え
ば、周期的プログラマブル間隔タイマーといった、周期的に出力信号の論理レベルをトグルするように構成され得る。このようなプログラマブル間隔タイマーは、周知である。例えば、タイマー１２８は、論理ロウレベルを有する出力信号を通常提供し得、例えば、１０分毎など、幾らかの特定の経過時間の間隔で、論理ハイレベルに、例えば、１クロック周期の間、出力信号を一時的にトグルし得る。出力信号をトグルした後、タイマー１２８は、通常の論理レベルに出力信号を戻し得る。間隔は調整可能であり得る。あるいは、タイマー１２８は、例えば、クロック信号の周期をカウントすることによって、経過時間を表すカウント値を提供するように構成されたカウンタを表し得る。このようなカウンタの動作は周知である。さらに、タイマー１２８は、メモリデバイス１００の外部にあって、外部プロセッサ１３０と通信し得る。
【００１５】
メモリデバイス１００は、制御リンク１３２を介して、プロセッサ１３０から制御論理回路１１６で制御信号を受信する。制御信号は、チップイネーブルＣＥ＃、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、書き込みイネーブルＷＥ＃、読み出しイネーブルＲＥ＃、および書込み保護ＷＰ＃を含み得る。追加、または代替の制御信号（図示せず）は、メモリデバイス１００の特性に依存して、制御リンク１３２を介してさらに受信され得る。メモリデバイス１００は、（コマンドを表す）コマンド信号、（アドレスを表す）アドレス信号、（データを表す）データ信号を多重化された入力／出力（Ｉ／Ｏ）バス１３４を介して、プロセッサ１３０から受信し、Ｉ／Ｏバス１３４を介してプロセッサ１３０にデータを出力する。
【００１６】
例えば、コマンドは、Ｉ／Ｏ制御回路１１２でＩ／Ｏバス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を介して受信され、コマンドレジスタ１２４に書き込まれる。アドレスは、Ｉ／Ｏ制御回路１１２でバス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を介して受信され、アドレスレジスタ１１４に書き込まれる。データは、Ｉ／Ｏ制御回路１１２で、８ビットデバイスに対しては、入力／出力（Ｉ／Ｏ）ピン［７：０］を介して、または１６ビットデバイスに対しては入力／出力（Ｉ／Ｏ）ピン［１５：０］を介して受信され、キャッシュレジスタ１１８に書き込まれる。データは、その後、メモリセルのアレイ１０４をプログラミングするために、データレジスタ１２０に書き込まれる。別の実施形態に対して、キャッシュレジスタ１１８は省略されてもよく、データはデータレジスタ１２０に直接書き込まれる。データは、また、８ビットデバイスに対して入力／出力（Ｉ／Ｏ）ピン［７：０］を介して、または１６ビットデバイスに対しては入力／出力（Ｉ／Ｏ）ピン［１５：０］を介して出力される。
【００１７】
さらなる回路および信号が提供されることができ、図１のメモリデバイス１００は簡略化されたものであることが当業者には理解されるだろう。図１を参照して記述された様々なブロックコンポーネントの機能は、集積回路デバイスの個別のコンポーネントまたはコンポーネントの一部に必ずしも分離されなくてもよいことが認識されるべきである。例えば、集積回路デバイスの単一のコンポーネントまたはコンポーネントの一部は、図１の二以上のブロックコンポーネントの機能を実施するために適合されることができる。あるいは、集積回路デバイスの一つ以上のコンポーネントまたはコンポーネントの一部は、図１の単一のブロックコンポーネントの機能を実施するために組み合わせられることができる。
【００１８】
さらに、特定のＩ／Ｏピンは、様々な信号の受信および出力用に一般的な慣例に従って記述されているが、Ｉ／Ｏピンの他の組み合わせまたは数が様々な実施形態で用いられ得ることに留意されたい。
【００１９】
図２Ａは、メモリセルのアレイ２００Ａの一部の概略図であって、例えば、メモリセルのアレイ１０４の一部といった、図１を参照して記述された種類のメモリで用いられ得る
。メモリアレイ２００Ａは、ワード線２０２０から２０２Ｎといったアクセス線と、ビット線２０４といったデータ線とを含む。ワード線２０２は、多対一の関係で、図２Ａには図示されていないグローバルアクセス線（例えば、グローバルワード線）に接続され得る。幾つかの実施形態に対して、メモリアレイ２００Ａは、半導体上に形成され得、半導体は、例えば、ｐウェルを形成するためにｐ型導電性、または、例えば、ｎウェルを形成するために、ｎ型導電性といった導電性型を有するように、導電的にドープされ得る。
【００２０】
メモリアレイ２００Ａは、（各々ワード線２０２に対応する）行と、（各々ビット線２０４に対応する）列に配列され得る。各列は、ＮＡＮＤストリング２０６０から２０６Ｍのうちの一つといった直列接続されたメモリセルのストリングを含み得る。各ＮＡＮＤストリング２０６は、共通のソース２１６に接続（例えば、選択的に接続）され得、メモリセル２０８０から２０８Ｎを含み得る。メモリセル２０８は、データの格納用の不揮発性メモリセルを表し得る。各ＮＡＮＤストリング２０６のメモリセル２０８は、選択ゲート２１００から２１０Ｍ（例えば、ソース選択トランジスタであり得、選択ゲートソースと通常呼ばれる）のうちの一つといった選択ゲート２１０（例えば、電界効果トランジスタ）と、選択ゲート２１２０から２１２Ｍ（例えば、ドレイン選択トランジスタであり得、選択ゲートドレインと通常呼ばれる）のうちの一つといった選択ゲート２１２（例えば、電界効果トランジスタ）との間に直列に接続され得る。選択ゲート２１００から２１０Ｍは、ソース選択線などの選択線２１４に通常接続され得、選択ゲート２１２０から２１２Ｍは、ドレイン選択線などの選択線２１５に通常接続され得る。従来の電界効果トランジスタとして図示されているが、選択ゲート２１０および２１２は、メモリセル２０８に類似の（例えば、同一の）構造を用いてもよい。選択ゲート２１０および２１２は、直列に接続された複数の選択ゲートを表し得、各選択ゲートは、同一または独立した制御信号を受信するように直列に構成される。
【００２１】
各選択ゲート２１０のソースは、共通のソース２１６に接続され得る。各選択ゲート２１０のドレインは、対応するＮＡＮＤストリング２０６のメモリセル２０８０に接続され得る。例えば、選択ゲート２１００のドレインは、対応するＮＡＮＤストリング２０６０のメモリセル２０８０に接続され得る。したがって、各選択ゲート２１０は、対応するＮＡＮＤストリング２０６を共通のソース２１６に選択的に接続するように構成され得る。各選択ゲート２１０の制御ゲートは、選択線２１４に接続され得る。
【００２２】
各選択ゲート２１２のドレインは対応するＮＡＮＤストリング２０６に対するビット線２０４に接続され得る。例えば、選択ゲート２１２０のドレインは、対応するＮＡＮＤストリング２０６０に対するビット線２０４０に接続され得る。各選択ゲート２１２のソースは、対応するＮＡＮＤストリング２０６のメモリセル２０８Ｎに接続され得る。例えば、選択ゲート２１２０のソースは、対応するＮＡＮＤストリング２０６０のメモリセル２０８Ｎに接続され得る。したがって、各選択ゲート２１２は、対応するＮＡＮＤストリング２０６を共通のビット線２０４に選択的に接続するように構成され得る。各選択ゲート２１２の制御ゲートは、選択線２１５に接続され得る。
【００２３】
図２Ａにおけるメモリアレイは、三次元メモリアレイであってもよく、例えば、ＮＡＮＤストリング２０６は、共通のソース２１６を含む平面に、かつ、共通のソース２１６を含む平面に実質的に平行であり得る複数のビット線２０４を含む平面に、実質的に垂直に伸び得る。
【００２４】
メモリセル２０８の典型的な構造は、図２Ａに図示されるように、（例えば、閾値電圧における変化を通じて）メモリセルのデータ状態を決定することができるデータ格納構造２３４（例えば、浮遊ゲート、電荷トラップなど）と、制御ゲート２３６と、を含む。データ格納構造２３４は、導電性および誘電性構造の双方を含み得るが、制御ゲート２３６
は、一つ以上の導電性材料で一般的に形成される。幾つかの場合には、メモリセル２０８は、規定されたソース２３０と規定されたドレイン２３２とをさらに有し得る。メモリセル２０８は、ワード線２０２に接続され（幾つかの場合には形成され）たその制御ゲート２３６を有する。
【００２５】
メモリセル２０８の列は、所定のビット線２０４に選択的に接続されたＮＡＮＤストリング２０６または複数のＮＡＮＤストリング２０６であってもよい。メモリセル２０８の行は、所定のワード線２０２に通常接続されたメモリセル２０８であってもよい。メモリセル２０８の行は、与えられたワード線２０２に通常接続された全てのメモリセル２０８を含むことができるが、必ずしもその必要はない。メモリセル２０８の行は、メモリセル２０８の物理ページの一つ以上のグループにしばしば分割され得、メモリセル２０８の物理ページは、与えられたワード線２０２に通常接続された一つおきのメモリセル２０８をしばしば含む。例えば、ワード線２０２Ｎに通常接続され、偶数ビット線２０４（例えば、ビット線２０４０、２０４２、２０４４など）に選択的に接続されたメモリセル２０８は、メモリセル２０８（例えば、偶数メモリセル）の一つの物理ページであり得るが、ワード線２０２Ｎに通常接続され、奇数ビット線２０４（例えば、ビット線２０４１、２０４３、２０４５など）に選択的に接続されたメモリセル２０８は、メモリセル２０８（例えば、奇数メモリセル）の別の物理ページであり得る。図２Ａには、ビット線２０４３−２０４５が明確に図示されていないが、図面から、メモリセルのアレイ２００Ａのビット線２０４は、ビット線２０４０から２０４Ｍまで連続的に番号付けされ得ることが明らかである。与えられたワード線２０２に通常接続されたメモリセル２０８の他のグルーピングは、また、メモリセル２０８の物理ページを画定し得る。あるメモリデバイスに対して、与えられたワード線に通常接続された全メモリセルは、メモリセルの物理ページとみなされてもよい。単一の読み出し動作中に読み出されるか、または単一のプログラミング動作中にプログラムされるメモリセルの物理ページの一部（例えば、メモリセルの上位または下位ページ）（幾つかの実施形態においては、行全体でもあり得る）は、メモリセルの論理ページとみなされてもよい。メモリセルのブロックは、ワード線２０２０−２０２Ｎに接続された全メモリセル（例えば、共通のワード線２０２を共有する全ＮＡＮＤストリング２０６）といった、ともに消去されるように構成されたメモリセルを含み得る。明確に区別されない限りは、本明細書では、メモリセルのページに対する参照は、メモリセルの論理ページのメモリセルを指す。
【００２６】
図２Ｂは、例えば、メモリセルのアレイ１０４の一部として、図１を参照して記述された種類のメモリで用いられ得るメモリセルのアレイ２００Ｂの一部の別の概略図である。図２Ｂにおける類似の参照番号の構成要素は、図２Ａを参照して提供されたような記述に対応する。図２Ｂは、三次元ＮＡＮＤメモリアレイ構造の一実施例のさらなる詳細を提供する。三次元ＮＡＮＤメモリアレイ２００Ｂは、半導体ピラーを含み得る垂直構造を組み込んでもよく、そこで、ピラーの一部は、ＮＡＮＤストリング２０６のメモリセルのボディ（例えば、チャネル）領域として機能し得る。ＮＡＮＤストリング２０６は、選択トランジスタ２１２（例えば、ドレイン選択トランジスタであり得、選択ゲートドレインと通常呼ばれる）によってビット線２０４０−２０４Ｍに選択的に各々接続され得、選択トランジスタ２１０（例えば、ソース選択トランジスタであり得、選択ゲートソースと通常呼ばれる）によって共通のソース２１６に選択的に各々接続され得る。複数のＮＡＮＤストリング２０６は、同一のビット線２０４に選択的に接続され得る。ＮＡＮＤストリング２０６のサブセットは、ＮＡＮＤストリング２０６とビット線２０４との各間の特定の選択トランジスタ２１２を選択的にアクティブ化するために、選択線２１５０−２１５Ｌをバイアスすることによって、其々のビット線２０４に接続されることができる。選択トランジスタ２１０は、選択線２１４をバイアスすることによってアクティブ化されることができる。各ワード線２０２は、メモリアレイ２００Ｂのメモリセルの複数の行に接続され得る。特定のワード線２０２によって相互に通常接続されるメモリセルの行は、集合的に層
と呼ばれることがある。
【００２７】
図２Ｃは、例えば、メモリセルのアレイ１０４の一部として、図１を参照して記述された種類のメモリで用いられ得るようなメモリセルのアレイ２００Ｃの一部のさらなる概略図である。図２Ｃにおける類似の参照番号の構成要素は、図２Ａを参照して提供されたような記述に対応する。メモリセルのアレイ２００Ｃは、ＮＡＮＤストリング２０６、ワード線２０２、ビット線２０４、ソース選択線２１４、ドレイン選択線２１５および共通のソース２１６を図２Ａに図示されたように含み得る。メモリセルのアレイ２００Ａは、例えば、メモリセルのアレイ２００Ｃの一部であってもよい。図２Ｃは、メモリセルのブロック２５０へのＮＡＮＤストリング２０６のグルーピングを図示する。メモリセルのブロック２５０は、単一の消去動作中にともに消去され得るメモリセル２０８のグルーピングであってもよく、これは、時には、消去ブロックと呼ばれる。
【００２８】
図３Ａ−図３Ｂは、図１を参照して記述された種類のメモリで用いられ得るような直列接続されたメモリセルのストリングの断面図である。三次元メモリアレイは、導体と誘電体との交互の層を形成することと、これらの層にホールを形成することと、メモリセルおよび他のゲートに対するゲートスタックを画定するためにホールの側壁上にさらなる材料を形成することと、メモリセルおよび選択ゲートのボディとして機能するためのピラーを画定するために半導体材料でホールをその後充填することと、によって典型的に製造される。ピラーおよび例えば、それらが形成される、隣接する半導体材料の導電性を改善するために、導電性（例えば、導電性を有するようにドープされた）部分は、隣接する半導体材料との界面におけるホール内に典型的に形成される。これらの導電性部分は、ピラーおよび隣接する半導体材料とは異なる導電性型で典型的に形成される。例えば、ピラーがＰ型半導体材料で形成される場合、導電性部分は、Ｎ型の導電性を有し得る。図３Ａは、このように形成された直列接続されたメモリセルのストリングの基本的構造を図示する。図３Ａにおいては、直列接続されたメモリセルの二つのストリングが、断面図で図示される。図面の様々な構成要素間の空間は、誘電体材料を表し得ることに留意されたい。
【００２９】
図３Ａを参照すると、第一のＮＡＮＤストリングは、第一のピラー３４００を含む。第一のピラー３４００は、Ｐ型ポリシリコンといった、第一の導電性型の半導体材料で形成され得る。導電性部分３４２０は、ピラー３４００の底部に形成され得、導電性部分３４２０はソース２１６に電気的に接続される。導電性部分３４２０は、第一の導電性型とは異なる第二の導電性型の半導体材料で形成され得る。第一のピラー３４００がＰ型ポリシリコンで形成され得る実施例に対しては、導電性部分３４２０は、Ｎ型ポリシリコンといったＮ型半導体材料で形成され得る。さらには、導電性部分３４２０は、ピラー３４００より高い導電性レベルを有し得る。例えば、導電性部分３４２０は、Ｎ＋導電性を有し得る。あるいは、導電性部分３４２０は、例えば、金属または金属シリサイドといった導体で形成され得る。
【００３０】
ピラー３４００は、導電性プラグ３４４０を通じてデータ線２０４に電気的に接続される。この実施例においては、導電性プラグ３４４０は、また、第二の導電性型の半導体材料で形成され得、ピラー３４００よりも高い導電性レベルを同様に有し得る。あるいは、導電性プラグ３４４０は、例えば、金属または金属シリサイドといった導体で形成され得る。第一のＮＡＮＤストリングは、ソース選択線２１４とピラー３４００との交点にソース選択ゲートを、ドレイン選択線２１５とピラー３４００との交点にドレイン選択ゲートをさらに含む。第一のＮＡＮＤストリングは、アクセス線２０２０−２０２７の各々とピラー３４００との交点にメモリセルをさらに含む。これらのメモリセルは、データ格納構造２３４００−２３４７０をさらに含む。図３Ａの構造は、図面の分かり易さを改善するように８本のアクセス線２０２のみを含むように図示されているが、典型的なＮＡＮＤ構造は、それよりも顕著に多いアクセス線２０２を有し得る。
【００３１】
図３Ａの明瞭性のために、全てには番号を付していないが、データ格納構造２３４は、ピラー３４０の両側に図示される。個々のデータ格納構造２３４は、其々のピラー３４０の周囲を完全に覆い得、それによって、一つのメモリセルに対してデータ格納構造２３４を画定する。あるいは、構造は、区分化されたデータ格納構造２３４を有することが周知であり、二以上（例えば、２個）のメモリセルがアクセス線２０２とピラー３４０との各交点に画定される。本明細書に記述された実施形態は、ピラー３４０の周囲に画定されるメモリセルの数とは無関係である。
【００３２】
図３Ａをさらに参照すると、第二のＮＡＮＤストリングは、第二のピラー３４０１を含む。第二のピラー３４０１は、Ｐ型ポリシリコンといった第一の導電性型の半導体材料で形成され得る。導電性部分３４２１は、ピラー３４０１の底部に形成され得、導電性部分３４２１は、ソース２１６に電気的に接続される。導電性部分３４２１は、第二の導電性型の半導体材料で形成され得る。ピラー３４０１がＰ型ポリシリコンで形成され得る実施例に対しては、導電性部分３４２１は、Ｎ型ポリシリコンといったＮ型半導体材料で形成され得る。さらには、導電性部分３４２１は、ピラー３４０１より高い導電性レベルを有し得る。例えば、導電性部分３４２１は、Ｎ＋導電性を有し得る。
【００３３】
ピラー３４０１は、導電性プラグ３４４１を通じてデータ線２０４に電気的に接続される。導電性プラグ３４４１は、この実施例においては、また、第二の導電性型の半導体材料で形成され得、ピラー３４０１よりも高い導電性レベルを同様に有し得る。あるいは、導電性プラグ３４４１は、例えば、金属または金属シリサイドといった導体で形成され得る。第二のＮＡＮＤストリングは、ソース選択線２１４とピラー３４０１との交点にソース選択ゲートを、ドレイン選択線２１５とピラー３４０１との交点にドレイン選択ゲートをさらに含む。第二のＮＡＮＤストリングは、アクセス線２０２０−２０２７の各々とピラー３４０１との交点にメモリセルをさらに含む。これらのメモリセルは、データ格納構造２３４０１−２３４７１をさらに含む。
【００３４】
複数の層を通るホールを形成することは、半導体産業で通常用いられる除去プロセスの特性に起因して、ホールの底部に向かって、直径が縮小するホールを典型的に作成する。ホールがあまりにも狭くなることを軽減するために、図２Ａ−図２Ｃを参照して記述された種類のアレイの形成は、区分化され得、ＮＡＮＤストリングの第一部分を形成するための層が形成され得、その後、一部は、ホールを画定するために除去され得、残りの構造は、ホール内に形成され得るようにする。ＮＡＮＤストリングの第一部分の形成に続いて、ＮＡＮＤストリングの第二部分は、同様の方法で第一部分の上に形成され得る。図３Ｂは、この種類の構造を図示する。図３Ｂにおいては、直列接続されたメモリセルの二つのストリングが断面図で図示される。図面の様々な構成要素間の空間は、誘電体材料を表し得ることに留意されたい。
【００３５】
図３Ｂを参照すると、第一のＮＡＮＤストリングは、第一のピラー部分３４０００と第二のピラー部分３４０１０とを含む。第一のピラー部分３４０００および第二のピラー部分３４０１０は、Ｐ型ポリシリコンといった第一の導電性型の半導体材料で各々形成され得る。導電性部分３４２００および３４２１０は、其々、ピラー部分３４０００および３４０１０の底部に形成され得、導電性部分３４２００は、ソース２１６に電気的に接続され、導電性部分３４２１０は、ピラー部分３４０００に電気的に接続される。導電性部分３４２００および３４２１０は、第一の導電性型とは異なる第二の導電性型の半導体材料で形成され得る。第一のピラー部分３４０００および第二のピラー部分３４０１０が各々Ｐ型ポリシリコンで形成され得る実施例に対しては、導電性部分３４２００および３４２１０は、Ｎ型ポリシリコンといったＮ型半導体材料で形成され得る。さらには、導電性部分３４２００および３４２１０は、ピラー部分３４０００および３４０１０より高い導電
性レベルを有し得る。例えば、導電性部分３４２００および３４２１０は、Ｎ＋導電性を有し得る。あるいは、導電性部分３４２００および３４２１０は、例えば、金属または金属シリサイドといった導体で形成され得る。
【００３６】
ピラー部分３４０１０は、導電性プラグ３４４０を通じてデータ線２０４に電気的に接続される。導電性プラグ３４４０は、この実施例においては、また、第二の導電性型の半導体材料で形成され得、ピラー部分３４０００および３４０１０より高い導電性レベルを同様に有し得る。あるいは、導電性プラグ３４４０は、例えば、金属または金属シリサイドといった導体で形成され得る。第一のＮＡＮＤストリングは、ソース選択線２１４とピラー部分３４０００との交点にソース選択ゲートを、ドレイン選択線２１５とピラー部分３４０１０との交点にドレイン選択ゲートをさらに含む。第一のＮＡＮＤストリングは、アクセス線２０２０−２０２７の各々と、ピラー部分３４０００および３４０１０との交点にメモリセルをさらに含む。これらのメモリセルは、データ格納構造２３４００−２３４７０をさらに含む。図３Ｂの構造は、図面の分かり易さを改善するように８本のアクセス線２０２のみを含むように図示されているが、典型的なＮＡＮＤ構造は、それよりも顕著に多いアクセス線２０２を有し得る。
【００３７】
図３Ｂの明瞭性のために、全てには番号を付していないが、データ格納構造２３４は、ピラー部分３４０の両側に図示されている。個々のデータ格納構造２３４は、其々のピラー部分３４０の周囲を完全に覆い得、それによって、一つのメモリセルに対してデータ格納構造２３４を画定する。あるいは、構造は、区分化されたデータ格納構造２３４を有することが知られており、二つ以上（例えば、二個）のメモリセルがアクセス線２０２とピラー部分３４０との各交点に画定される。本明細書に記述された実施形態は、ピラー部分３４０の周囲に画定されたメモリセルの数とは無関係である。導電性部分３４２１０にわたる導電性を改良するために、第一のＮＡＮＤストリングは、選択線２１７の交点に中間ゲートをさらに含み得る。
【００３８】
図３Ｂをさらに参照すると、第二のＮＡＮＤストリングは、第一のピラー部分３４００１と第二のピラー部分３４０１１とを含む。第一のピラー部分３４００１および第二のピラー部分３４０１１は、Ｐ型ポリシリコンといった第一の導電性型の半導体材料で各々形成され得る。導電性部分３４２０１および３４２１１は、ピラー部分３４００１および３４０１１の其々の底部に形成され得、導電性部分３４２０１は、ソース２１６に電気的に接続され、導電性部分３４２１１は、ピラー部分３４００１に電気的に接続される。導電性部分３４２０１および３４２１１は、第二の導電性型の半導体材料で形成され得る。第一のピラー部分３４００１および第二のピラー部分３４０１１がＰ型ポリシリコンで各々形成され得る実施例に対しては、導電性部分３４２０１および３４２１１は、Ｎ型ポリシリコンといったＮ型半導体材料で形成され得る。さらには、導電性部分３４２０１および３４２１１は、ピラー部分３４００１および３４０１１より高い導電性レベルを有し得る。例えば、導電性部分３４２０１および３４２１１は、Ｎ＋導電性を有し得る。
【００３９】
ピラー部分３４０１１は、導電性プラグ３４４１を通じてデータ線２０４に電気的に接続される。導電性プラグ３４４１は、この実施例においては、また、第二の導電性型の半導体材料で形成され得、ピラー部分３４００１および３４０１１よりも高い導電性レベルを同様に有し得る。あるいは、導電性プラグ３４４１は、例えば、金属または金属シリサイドといった導体で形成され得る。第二のＮＡＮＤストリングは、ソース選択線２１４とピラー部分３４００１との交点にソース選択ゲートを、ドレイン選択線２１５とピラー部分３４０１１との交点にドレイン選択ゲートをさらに含む。第二のＮＡＮＤストリングは、アクセス線２０２０−２０２７の各々とピラー部分３４００１および３４０１１との交点にメモリセルをさらに含む。これらのメモリセルは、データ格納構造２３４０１−２３４７１をさらに含む。導電性部分３４２１１にわたる導電性を改良するために、第二のＮ
ＡＮＤストリングは、選択線２１７とピラー部分３４０１１との交点に中間ゲートをさらに含み得る。技術が変化すると、より小さい横方向寸法を有するピラー部分３４０を形成する要望が存在し得るか、またはメモリセル数の増加したＮＡＮＤストリングを形成する要望が存在し得る。双方の状況は、三以上のピラー部分３４０を用いてＮＡＮＤストリングを形成することにつながり得る。ビット線２０４とソース２１６との間に電気的に接続される複数のピラー部分３４０（例えば、図３Ｂのピラー部分３４０００および３４０１０）は、単にピラー３４０と集合的に呼ばれることがある。
【００４０】
図４Ａ−図４Ｆは、様々な実施形態を記述する上で参照するための可動イオンの様々な状態を図示する直列接続されたメモリセルのストリングの一部の断面図である。図４Ａ、図４Ｃおよび図４Ｅは、図３Ａ−図３Ｂに図示された直列接続されたメモリセルのストリングに対して用いられるのと同様の平面に沿って描かれた断面図を表し得る。図４Ｂ、図４Ｄおよび図４Ｆは、其々の各図面の直線Ａ−Ａに沿って描かれた、図４Ａ、図４Ｃおよび図４Ｅの其々の断面図を表し得る。
【００４１】
図４Ａ、図４Ｃおよび図４Ｅは、隣接する導電性または半導電性構造からデータ格納構造２３４およびワード線２０２を分離するために用いられる誘電体４６０および４６２とともに、ワード線２０２（例えば、制御ゲート２３６）、データ格納構造２３４、および半導体ピラー３４０を各々図示する。例えば、図４Ａ、図４Ｃおよび図４Ｅのワード線２０２およびデータ格納構造は、其々、図３Ｂのワード線２０２５およびデータ格納構造２３４５０を表し得る。この実施例においては、図４Ａ、図４Ｃおよび図４Ｅの電荷格納構造２３４を包囲する誘電体４６０は、図３Ｂのデータ格納構造２３４５０を包囲する空間における誘電体を表し得る。同様に、図４Ａ、図４Ｃおよび図４Ｅのワード線２０２の両側における誘電体４６２は、図３Ｂのワード線２０２５と２０２６との間の空間と、図３Ｂのワード線２０２５と２０２４との間の空間における誘電体を表し得る。図４Ｂ、図４Ｄおよび図４Ｆは、直線Ａ−Ａに沿って描かれた誘電体４６２および半導体ピラー３４０の断面図を示す。
【００４２】
図４Ａ−図４Ｆは、イオン（例えば、負イオン）４６４をさらに図示する。図４Ａ−図４Ｂは、予期される定常状態におけるイオン４６４を図示する。例えば、ワード線２０２と半導体ピラー３４０との交点に形成されたメモリセルの消去に続いて、またはアクセスなしで長期間のデータ保持後、イオン４６４は、半導体ピラー３４０の近傍で集中するか、または、半導体ピラー３４０で吸収され得る。
【００４３】
図４Ｃ−図４Ｄは、例えば、ワード線２０２と半導体ピラー３４０との交点に形成されたメモリセルに対して負のボディ電位を確立した後、起こり得る過渡状態におけるイオン４６４を図示する。図４Ｃ−図４Ｄは、高い閾値電圧範囲、例えば、メモリセルによって格納される、あり得る複数のデータ値のうちのデータ値を表す最高の閾値電圧範囲、に対応するデータ値をメモリセルのデータ格納構造２３４が格納する状況に対する、起こり得る過渡状態を表し得る。このような状況においては、データ格納構造２３４に格納される電子数は、半導体ピラー３４０から遠くにイオン４６４が移動するのを支援し得る。このように、図４Ａ−図４Ｂに図示された定常状態のメモリセルの有効な閾値電圧における有害作用は、軽減され得る。
【００４４】
図４Ｅ−図４Ｆは、例えば、ワード線２０２と半導体ピラー３４０との交点に形成されたメモリセルに対する負のボディ電位を確立した後、起こり得る異なる過渡状態におけるイオン４６４を図示する。図４Ｅ−図４Ｆは、メモリセルのデータ格納構造２３４が図４Ｃ−図４Ｄの実施例よりも低い閾値電圧範囲に対応するデータ値を格納する状況に対する、起こり得る過渡状態を表し得る。このような状況においては、データ格納構造２３４内に格納された電子がより少なく、半導体ピラー３４０から遠くへのイオン４６４の移動は
より少なくなり得る。しかしながら、図４Ａ−図４Ｂに図示された定常状態のメモリセルの有効な閾値電圧における有害作用は、図４Ｅ−図４Ｆに図示された状況よりは、比較的規模は小さいが、なお軽減され得る。
【００４５】
図５Ａ−図５Ｂは、実施形態に従いメモリを動作させる方法を図示するタイミング図である。図５Ａ−図５Ｂは、図３Ａに図示された種類の構造のメモリセルのボディ内に負の電位を確立する方法の二つの実施例を図示する。図５Ａ−図５Ｂにおける選択線２１４および２１５に対する適用のために図示されるのと、同様（例えば、同一）の電圧レベルを選択線２１７に印加することによって、図３Ｂに図示された種類の構造に対して同様の結果が得られ得る。図５Ａ−図５Ｂに図示された方法は、ワード線２０２と複数のピラー３４０との交点に形成されたメモリセルのボディに負の電位を確立し得、これは、ソース２１６に接続された全てのピラー３４０を含み得ることに留意されたい。
【００４６】
図５Ａにおいては、ワード線２０２ならびに選択線２１４および２１５は、最初の電圧レベルを維持し得る。例えば、ワード線２０２ならびに選択線２１４および２１５の最初の電圧レベルは、基準電位、例えば、グランド、０ＶまたはＶｓｓであり得る。ワード線２０２ならびに選択線２１４および２１５は、ビット線２０４とソース２１６との間の全てのワード線および選択線を表し得る。ソース２１６の最初の電圧レベルは、時刻ｔ０においてより低く遷移される。例えば、ソース２１６の最初の電圧レベルは、基準電位、例えば、グランド、０ＶまたはＶｓｓであり得る。電圧レベル５７０は、幾らかの負の電圧レベルであり得る。負の電圧レベル５７０のより高い大きさは、メモリセルのボディから遠くへの可動イオンのより多い移動を提供し得るが、所要電力も増加させることになる。負の電圧レベル５７０の大きさの選択は、電力使用と、可動イオンの閾値電圧効果の軽減レベルとの間の譲歩であり得るが、−２Ｖから−３Ｖの電圧レベル５７０は、本明細書に記述された種類の構造内での適切な軽減のための十分なイオンの可動性をもたらし得る。
【００４７】
時刻ｔ０におけるソース２１６の電圧レベルの遷移に応じて、ピラー３４０の電圧レベルは、容量性結合に起因する電圧差５７２によって、最初の電圧レベル（例えば、基準電位）から減少し得る。電圧差５７２は、幾らかの負の電圧レベルであり得る。電圧差５７２は、例えば、ピラー３４０とソース２１６との間の導電性部分３４２のｐ−ｎ接合に起因する、電圧レベル５７０よりも小さい大きさをさらに有し得る。ポリシリコン構造に対しては、この差は０．７Ｖであり得、電圧レベル５７０が−２Ｖから−３Ｖである場合に、電圧レベル５７２が−１．２Ｖから−２．３Ｖであり得るようにする。図５Ａに図示された方法は、例えば、メモリセルの検知の直前、または周期的に、ソース２１６に選択的に接続されたメモリセルを検知する前に実施され得る。幾つかの実施形態に対して、ソース２１６に選択的に接続されたメモリセルを検知することは、ピラー３４０の電圧レベルが負である間に開始される。図５Ａの実施例はワード線２０２ならびに選択線２１４および２１５に同一の電圧レベルが印加されるが、電圧レベル５７０を除去することなどによる、時刻ｔ１におけるソース２１６の電圧レベルの遷移に続いて、ピラー３４０で負の電圧差５７２が維持される場合には、異なる電圧レベルが用いられ得る。
【００４８】
図５Ｂにおいては、ソース２１６およびビット２０４は、最初の電圧レベルを維持し得る。例えば、ソース２１６およびビット２０４の最初の電圧レベルは、基準電位、例えば、グランド、０ＶまたはＶｓｓであり得る。ワード線２０２ならびに選択線２１４および２１５の最初の電圧レベルは、時刻ｔ０においてより高く遷移される。例えば、ワード線２０２ならびに選択線２１４および２１５の最初の電圧レベルは、基準電位、例えば、グランド、０ＶまたはＶｓｓであり得る。電圧差５７４は、幾らかの正の電圧レベルであり得る。幾つかの実施形態に対して、最初の電圧レベルが基準電位である場合、ワード線２０２ならびに選択線２１４および２１５の電圧レベルは、供給電圧Ｖｃｃに遷移され得る。供給電圧Ｖｃｃは、既存の標準の一実施例として、公称レベル３．３Ｖで、２．７Ｖ−
３．６Ｖの範囲を有し得る。正の電圧差５７４のより高い大きさは、メモリセルのボディから遠くへの可動イオンのより多い移動を提供し得るが、所要電力も増加させることになる。
【００４９】
時刻ｔ０におけるワード線２０２ならびに選択線２１４および２１５の電圧レベルの遷移に応じて、ピラー３４０の電圧レベルは、容量性結合に起因する電圧差５７６によって、最初の電圧レベル（例えば、基準電位）から増加し得る。電圧差５７６は、幾らかの正の電圧レベルであり得る。電圧差５７６は、例えば、ピラー３４０とソース２１６との間の導電性部分３４２のｐ−ｎ接合に起因する、電圧差５７４よりも小さい大きさをさらに有し得る。ポリシリコン構造に対しては、この差は、０．７Ｖであり得る。
【００５０】
時刻ｔ１において、ワード線２０２ならびに選択線２１４および２１５の電圧レベルは、例えば、基準電位を印加することで、より低く遷移される。時刻ｔ１におけるワード線２０２ならびに選択線２１４および２１５の電圧レベルの遷移に応じて、ピラー３４０の電圧レベルは、容量性結合に起因する電圧差５７６と電圧差５７８との合計の電圧差の分だけ減少し得る。電圧差５７８は、幾らかの負の電圧レベルであり得る。電圧差５７８は、例えば、ピラー３４０とソース２１６との間の導電性部分３４２のｐ−ｎ接合に起因する電圧差５７４よりも小さい大きさをさらに有し得る。ポリシリコン構造に対しては、この差は０．７Ｖであり得、電圧差５７４が３．３Ｖである場合、電圧差５７８は−２．６Ｖであり得るようにする。図５Ｂに図示された方法は、ソース２１６に選択的に接続されたメモリセルを検知する前、例えば、そのメモリセルを検知する直前、周期的に、または他のメモリセルに対するアクセス動作中に、実施され得る。幾つかの実施形態に対して、ソース２１６に選択的に接続されたメモリセルを検知することは、ピラー３４０の電圧レベルが負である間に開始され得る。図５Ｂの実施例はソース２１６およびビット線２０４に同一の電圧レベルが印加されるが、時刻ｔ１におけるワード線２０２ならびに選択線２１４および２１５の電圧レベルの遷移に続いて、ピラー３４０で負の電圧差５７８が維持される場合には、異なる電圧レベルが用いられ得る。
【００５１】
図６Ａ−図６Ｂは、実施形態に従いメモリを動作させる方法のフローチャートである。図６Ａを参照すると、負の電位は、６８０でメモリセルのボディに確立される。例えば、負の電位は、図５Ａ−図５Ｂを参照して記述されたようにピラー３４０内に確立され得る。６８２で、検知動作（例えば、読み出し動作）は、メモリセルによって格納されたデータ値を決定するためにメモリセルで開始される。検知動作は、メモリセルのボディがなお負の電位である間、開始され得る。図６Ａの方法は、外部デバイス、例えば、外部コントローラからのコマンドに応じて実施され得る。例えば、第一のコマンドは、６８０のプロセスを開始し得るが、第二のコマンドは、６８２で、検知動作を開始し得る。あるいは、６８０のプロセスは、図６Ｂに関してより詳細に論じられるように、タイマーに応じて実施され得、または図７および図８に関してより詳細に論じられるように、別のメモリセルにおけるアクセス動作（例えば、消去動作）と組み合わせて実施され得る。
【００５２】
ＮＡＮＤメモリ内の検知動作は、直列接続されたメモリセルのストリングの選択されたメモリセルに接続された選択されたアクセス線に電圧レベル（例えば、読み出し電圧）を印加することと、直列接続されたメモリセルのストリングの残りの各メモリセルに接続されたアクセス線に異なる電圧レベル（例えばパス電圧）を印加することとを典型的に含む。例えば、読み出し電圧は、一つ以上の起こり得るデータ状態に対応する閾値電圧を有する場合には、選択されたメモリセルをアクティブ化するのに十分であり得、起こり得るデータ状態のうちの少なくとも一つに対応する閾値電圧を有する場合には、選択されたメモリセルをアクティブ化するのに不十分であり得るが、パス電圧は、それらのメモリセルが格納するためにいずれの起こり得るデータ状態がプログラムされたかとは関係なく、直列接続されたメモリセルのストリングの任意のメモリセルをアクティブ化するのに各々十分
であり得る。
【００５３】
図６Ｂを参照すると、タイマーが６８４で進められる。６８６で、タイマーが所望の値を有するか否かの判定が行われる。例えば、タイマーが経過時間のカウント値表現を出力する場合、所望の値は、カウントの特定の値を表し得る。タイマーを進めることは、カウンタを進めることを含み得、これは、カウント値をインクリメントまたはデクリメントすることを含み得る。あるいは、特定の時間間隔が経過すると、タイマーが信号を出力し、第一の値から第二の値にその出力信号の論理レベルをトグルする場合、所望の値は、論理レベルの第二の値を表し得る。このような実施形態においてタイマーを進めることは、経過時間をインクリメントまたはデクリメントすることを含み得る。
【００５４】
６８６でタイマーが所望の値を有する場合、６８０で負の電位がメモリセルのボディに確立される。タイマーがメモリの外部のデバイス（例えば、外部コントローラ）と通信している実施形態に対しては、６８０のプロセスは、外部デバイスからのコマンドに応じて開始され得る。６８６でタイマーが所望の値を有していない場合には、プロセスは６８４に戻って、タイマーを進め続ける。タイマーの所望の値がカウント値を表す実施形態に対しては、６８４でタイマーを進めることに戻る前に、６８８でタイマーは最初の値にリセットされ得る。図６Ｂの実施形態は、過渡状態で可動イオンを維持すること、例えば、可動イオンが定常状態を得ることを阻害することを容易にするために用いられ得る。一実施例として、１０分に対応するタイマー値は、過渡状態で可動イオンを維持することを容易にし得る。所望の値は、メモリ内、例えば、メモリの一つ以上のメモリセル内、またはタイマーがメモリの外部にある時には外部デバイス内に格納され得る。さらに、温度センサは、タイマーの所望の値を改変するために用いられ得る。例えば、温度センサが上位閾値よりも高い温度を示す場合に、所望の値は、時間の増加量を表すために変更され得、温度センサが下位閾値よりも低い温度を示す場合には時間の減少量を表すために変更され得る。幾つかの実施形態に対して、上位閾値および下位閾値は、同一値を有し得る。
【００５５】
図７は、実施形態に従いメモリを動作させる方法を図示するタイミング図である。例えば、図７の方法は、メモリセルの選択されたブロック、例えば、図２Ｃのメモリセルのブロック２５００、における消去動作を表し得る。消去動作用に選択されなかったメモリセルの一つ以上のブロックは、メモリセルの選択されたブロック、例えば、図２Ｃのメモリセルのブロック２５０１、とソース２１６を共有し得る。
【００５６】
図７を参照すると、メモリセルの選択されたブロックのワード線２０２（例えば、選択されたワード線２０２）の電圧レベルは、最初の電圧レベルを維持し得る。例えば、選択されたワード線２０２の最初の電圧レベルは、基準電位、例えば、グランド、０ＶまたはＶｓｓであり得る。ソース２１６およびビット線２０４の最初の電圧レベルは、時刻ｔ０においてより高い電圧レベルに遷移される。例えば、ソース２１６およびビット線２０４の最初の電圧レベルは、基準電位、例えば、グランド、０ＶまたはＶｓｓであり得る。電圧差７７０は、それらがその電圧レベルで維持されている間、選択されたワード線２０２に接続されたメモリセルの閾値電圧を減少させる（例えば、データ格納構造から電子を除去する）ことが予期され得る幾らかの正の電圧レベルであり得る。例えば、選択されたワード線２０２が基準電位を受ける場合、電圧差７７０は、２０−２５Ｖのオーダであり得る。図７には図示されていないが、メモリセルの選択されたブロックの選択線（例えば、２１４および２１５）に印加される電圧レベルは、メモリセルの選択されたブロックのピラー３４０にゲート誘発ドレイン漏洩（ＧＩＤＬ）を生成するのに適切な幾らかの一つ以上の値であり得る。さらには、異なるワード線２０２は、異なる電圧レベルを維持し得る。例えば、一つ以上の端部ワード線２０２（例えば、図２Ｃのワード線２０２０、２０２１、２０２Ｎ−１、および／または、２０２Ｎ）は、他のワード線２０２よりも高い電圧レベルを維持し得る。さらに、ソース２１６およびビット線２０４は、同一の電圧レベル
を印加されるように図示されているが、異なる電圧レベルもまた用いられてもよい。
【００５７】
消去動作用に選択されていないメモリセルのブロックのワード線２０２（例えば、選択されていないワード線２０２）は、時刻ｔ０において電気的に浮遊することを許容され得る。ソース２１６およびビット線２０４に印加される電圧レベルの結果として、メモリセルの選択されたブロックおよびメモリセルの選択されていないブロックのピラー３４０は、電圧差７７６の分だけ、最初の電圧レベル（例えば、基準電位）から増加し得る。電圧差７７６は、例えば、ピラー３４０およびソース２１６の間の導電性部分３４２のｐ−ｎ接合に起因する、電圧差７７０よりも小さい大きさを有し得る。ポリシリコン構造に対しては、この差は、０．７Ｖであり得る。選択されていないワード線２０２が電気的に浮遊すると、それらは、其々のピラー３４０に対する容量性結合に起因する電圧差７７２の分だけ、最初の電圧レベルから増加もし得る。電圧差７７２は、ワード線２０２およびピラー３４０の間の結合比に起因する電圧差７７６よりも小さい大きさを有し得る。
【００５８】
時刻ｔ１において、ソース２１６およびビット線２０４の電圧レベルの放電が開始し得る。ソース２１６およびビット線２０４が放電される間、メモリセルの選択されたブロックおよびメモリセルの選択されていないブロック双方の浮遊している選択されていないワード線２０２およびピラー３４０は、また、電圧レベルの減少を相応に経験し得る。
【００５９】
時刻ｔ２において、ソース２１６が特定の電圧レベルに到達すると、ピラー３４０は、その対応する電圧レベルに到達し、および／または、選択されていないワード線２０２は、対応する電圧レベル７７４に到達し、アクティブな電圧バイアスが選択されていないワード線２０２に印加され得る。例えば、選択されていないワード線２０２が時刻ｔ０から時刻ｔ２まで電気的に浮遊していたとしても、選択されていないワード線２０２のアクティブなバイアスは、時刻ｔ２で開始し得る。特定の電圧レベルは、時刻ｔ２において選択されていないワード線２０２に印加され得、その結果、電圧レベル７７４に実質的に等しい（例えば、等しい）選択されていないワード線２０２の電圧レベルを生じる。このように印加された電圧レベルは、電圧レベル７７４よりも小さくなり得、そのそれぞれのピラー３４０に対する容量性結合は、選択されていないワード線２０２の有効な電圧レベルを電圧レベル７７４にする。
【００６０】
時刻ｔ２と時刻ｔ３との間、ソース２１６およびビット線２０４は、放電を継続することが許容され、その結果、同様にピラー３４０を継続的に放電する。選択されていないワード線２０２がアクティブにバイアスされる間、それらは、その其々のピラー３４０に対する容量性結合に起因する有効な電圧レベルの減少をも経験し得る。時刻ｔ３において、例えば、ソース２１６が最初の電圧レベルに戻るとき、選択されていないワード線２０２に印加される電圧レベルは減少し、例えば、選択されていないワード線２０２の最初の電圧レベルに減少する。選択されたワード線２０２に関連付けられたピラー３４０は時刻ｔ３で最初の電圧レベルを維持し得るが（実線として図示される）、選択されていないワード線２０２に関連付けられたピラー３４０は、時刻ｔ３において電圧レベルの減少を経験し得る（破線で図示される）。例えば、関連付けられる選択されていないワード線２０２に対する容量性結合に起因して、選択されていないワード線２０２に関連付けられたピラー３４０の電圧レベルは、電圧レベル７７８の分だけ減少を経験し得る。
【００６１】
図８は、実施形態に従いメモリを動作させる方法のフローチャートである。８８０で、第一の電圧レベルは、ソース、例えば共通のソース２１６に印加される。８８２で、第二の電圧レベルは、選択されたアクセス線、例えばワード線２０２に印加される。第一の電圧レベルと第二の電圧レベルとの間の差は、例えば、メモリセルのデータ格納ノードから電子を除去することなどによって、選択されたアクセス線に接続されたメモリセル、例えばメモリセル２０８の閾値電圧レベルを減少することが予期される。例えば、第一の電圧
レベルは、２０Ｖ−２５Ｖの消去電圧であり得る。第二の電圧レベルは、基準電位、例えば、グランド、０ＶまたはＶｓｓであり得る。
【００６２】
８８４で、選択されていないアクセス線、例えば、別のワード線２０２が電気的に浮遊され得る。選択されたアクセス線に接続されたメモリセルおよび選択されていないアクセス線に接続されたメモリセルは、各々、ソースに選択的に接続される。選択されたアクセス線に接続された全メモリセルおよび選択されていないアクセス線に接続された全メモリセルは、各々、ソースに選択的に接続され得る。このようなメモリセルが形成される隣接する半導体ピラー、例えばピラー３４０は、例えば、ｐ−ｎ接合または他の接点を通じて、ソースに電気的に接続され得る。
【００６３】
８８６で、第一の電圧レベルよりも低い第三の電圧レベルにソースを放電することが開始される。選択されていないアクセス線の電圧レベルが、８８８で特定の電圧レベル、例えば、第一の電圧レベルと第三の電圧レベルとの間の特定の電圧レベルに到達すると、第三の電圧レベルよりも高い第四の電圧レベルが選択されていないアクセス線に印加され得る。特定の電圧レベルは、例えば、第四の電圧レベル以上であり得る。選択されていないアクセス線の電圧レベルが特定の電圧レベルにいつ到達するかを判定することは、例えば、選択されていないアクセス線の電圧レベルを測定することと、ソースの放電を開始した後、幾らかの所定の期間待機することと、ソースの電圧レベルを測定することと、または、選択されていないアクセス線に接続されたメモリセルに選択的に接続されたデータ線、例えばビット線２０４の電圧レベルを測定することと、を含み得る。
【００６４】
８９０で、ソースを第三の電圧レベルに放電した後、選択されていないアクセス線は、第四の電圧レベルよりも低い第五の電圧レベルに放電され得る。一実施例として、第五の電圧レベルは、基準電位、例えば、グランド、０ＶまたはＶｓｓであり得る。第四の電圧レベルと第五の電圧レベルとの間の差の大きさは、例えば、半導体ピラー内に負の電位を生成するために十分な、選択されていないアクセス線と関連付けられた半導体ピラー内の容量性結合を通じた電圧降下を生成するように選択され得る。例えば、第四の電圧レベルから第五の電圧レベルへの差は、約−２Ｖから−４Ｖであり得る。幾つかの実施形態に対して、第四の電圧レベルは、供給電圧Ｖｃｃを表し得る。
【００６５】
図７−図８を参照して記述されたような方法は、消去動作用に選択されていないメモリセルのブロックのメモリセルに負のボディ電位を確立し得る。これは、時刻ｔ０から時刻ｔ１まで図７に図示されたものと類似の、従来技術の消去動作中に、メモリセルのこのような選択されていないブロックが経験し得る大きな正のボディ電位の影響を軽減するために用いられることができる。このような大きな正のボディ電位は、図４Ａ−図４Ｂを参照して図示され記述されたような定常状態に可動イオンを移動させ得る。メモリセルの選択されていないブロックに負のボディ電位を確立することによって、図４Ｃ−図４Ｄまたは図４Ｅ−図４Ｆを参照して図示され記述されたような可動イオンの過渡状態が得られ、これは、消去動作用に選択されていないメモリセルのブロックのメモリセルを検知するときのエラーを減少することを容易にし得る。
【００６６】
［結論］
本明細書には具体的な実施形態が図示され、記述されてきたが、図示された具体的実施形態に対して同一の目的を達すると推定される任意の配置が代用されてもよいことが当業者によって理解されるだろう。実施形態の多くの適合は、当業者に明らかであろう。したがって、本出願は、実施形態の任意の適合または変形を包含することが意図される。
【図１】
2019536190.tif 000003
【図２Ａ】
2019536190.tif 000004
【図２Ｂ】
2019536190.tif 000005
【図２Ｃ】
2019536190.tif 000006
【図３Ａ】
2019536190.tif 000007
【図３Ｂ】
2019536190.tif 000008
【図４Ａ】
2019536190.tif 000009
【図４Ｂ】
2019536190.tif 000010
【図４Ｃ】
2019536190.tif 000011
【図４Ｄ】
2019536190.tif 000012
【図４Ｅ】
2019536190.tif 000013
【図４Ｆ】
2019536190.tif 000014
【図５Ａ】
2019536190.tif 000015
【図５Ｂ】
2019536190.tif 000016
【図６Ａ】
2019536190.tif 000017
【図６Ｂ】
2019536190.tif 000018
【図７】
2019536190.tif 000019
【図８】
2019536190.tif 000020
【手続補正書】
【提出日】令和1年8月14日(2019.8.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
図１は、実施形態に従う、電子システムの形態での第三の装置の一部として、プロセッサ１３０の形態での第二の装置と通信するメモリ（例えば、メモリデバイス）１００の形態での第一の装置の簡略化されたブロック図である。幾つかの電子システムの実施例は、パーソナルコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ、デジタルメディアプレイヤ、デジタルレコーダ、ゲーム、家電製品、乗用車、無線デバイス、携帯電話、リムーバブルメモリモジュールなどを含む。例えば、メモリデバイス１００の外部にあるコントローラといったプロセッサ１３０は、メモリコントローラ、または他の外部ホストデバイスを表し得る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
図２Ａは、メモリセルのアレイ２００Ａの一部の概略図であって、例えば、メモリセルのアレイ１０４の一部といった、図１を参照して記述された種類のメモリで用いられ得る。メモリアレイ２００Ａは、ワード線（ＷＬ）２０２０から２０２Ｎといったアクセス線と、ビット線（ＢＬ）２０４といったデータ線とを含む。ワード線２０２は、多対一の関係で、図２Ａには図示されていないグローバルアクセス線（例えば、グローバルワード線）に接続され得る。幾つかの実施形態に対して、メモリアレイ２００Ａは、半導体上に形成され得、半導体は、例えば、ｐウェルを形成するためにｐ型導電性、または、例えば、ｎウェルを形成するために、ｎ型導電性といった導電性型を有するように、導電的にドープされ得る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
メモリアレイ２００Ａは、（各々ワード線２０２に対応する）行と、（各々ビット線２０４に対応する）列に配列され得る。各列は、ＮＡＮＤストリング２０６０から２０６Ｍのうちの一つといった直列接続されたメモリセルのストリングを含み得る。各ＮＡＮＤストリング２０６は、共通のソース２１６に接続（例えば、選択的に接続）され得、メモリセル２０８０から２０８Ｎを含み得る。メモリセル２０８は、データの格納用の不揮発性メモリセルを表し得る。各ＮＡＮＤストリング２０６のメモリセル２０８は、選択ゲート２１００から２１０Ｍ（例えば、ソース選択トランジスタであり得、選択ゲートソースと通常呼ばれる）のうちの一つといった選択ゲート２１０（例えば、電界効果トランジスタ）と、選択ゲート２１２０から２１２Ｍ（例えば、ドレイン選択トランジスタであり得、選択ゲートドレインと通常呼ばれる）のうちの一つといった選択ゲート２１２（例えば、電界効果トランジスタ）との間に直列に接続され得る。選択ゲート２１００から２１０Ｍは、ソース選択線またはＳＧＳなどの選択線２１４に通常接続され得、選択ゲート２１２０から２１２Ｍは、ドレイン選択線またはＳＧＤなどの選択線２１５に通常接続され得る。従来の電界効果トランジスタとして図示されているが、選択ゲート２１０および２１２は、メモリセル２０８に類似の（例えば、同一の）構造を用いてもよい。選択ゲート２１０および２１２は、直列に接続された複数の選択ゲートを表し得、各選択ゲートは、同一または独立した制御信号を受信するように直列に構成される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
各選択ゲート２１０のソースは、共通のソース（ＳＲＣ）２１６に接続され得る。各選択ゲート２１０のドレインは、対応するＮＡＮＤストリング２０６のメモリセル２０８０に接続され得る。例えば、選択ゲート２１００のドレインは、対応するＮＡＮＤストリング２０６０のメモリセル２０８０に接続され得る。したがって、各選択ゲート２１０は、対応するＮＡＮＤストリング２０６を共通のソース２１６に選択的に接続するように構成され得る。各選択ゲート２１０の制御ゲートは、選択線２１４に接続され得る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
図２Ｃは、例えば、メモリセルのアレイ１０４の一部として、図１を参照して記述された種類のメモリで用いられ得るようなメモリセルのアレイ２００Ｃの一部のさらなる概略図である。図２Ｃにおける類似の参照番号の構成要素は、図２Ａを参照して提供されたような記述に対応する。メモリセルのアレイ２００Ｃは、ＮＡＮＤストリング２０６、ワード線２０２、ビット線２０４、ソース選択線２１４、ドレイン選択線２１５および共通のソース２１６を図２Ａに図示されたように含み得る。メモリセルのアレイ２００Ａは、例えば、メモリセルのアレイ２００Ｃの一部であってもよい。図２Ｃは、メモリセルのブロック２５０、例えば、メモリセルのブロック２５００、２５０１、２５０２および２５０３へのＮＡＮＤストリング２０６のグルーピングを図示する。メモリセルのブロック２５０は、単一の消去動作中にともに消去され得るメモリセル２０８のグルーピングであってもよく、これは、時には、消去ブロックと呼ばれる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
図４Ａ、図４Ｃおよび図４Ｅは、隣接する導電性または半導電性構造からデータ格納構造２３４およびワード線２０２を分離するために用いられる誘電体４６０および４６２とともに、ワード線２０２（例えば、制御ゲート２３６）、データ格納構造２３４、および半導体ピラー３４０を各々図示する。例えば、図４Ａ、図４Ｃおよび図４Ｅのワード線２０２およびデータ格納構造は、其々、図３Ｂのワード線２０２５およびデータ格納構造２３４５０を表し得る。この実施例においては、図４Ａ、図４Ｃおよび図４Ｅのデータ格納構造２３４を包囲する誘電体４６０は、図３Ｂのデータ格納構造２３４５０を包囲する空間における誘電体を表し得る。同様に、図４Ａ、図４Ｃおよび図４Ｅのワード線２０２の両側における誘電体４６２は、図３Ｂのワード線２０２５と２０２６との間の空間と、図３Ｂのワード線２０２５と２０２４との間の空間における誘電体を表し得る。図４Ｂ、図４Ｄおよび図４Ｆは、直線Ａ−Ａに沿って描かれた誘電体４６２および半導体ピラー３４０の断面図を示す。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
図４Ｅ−図４Ｆは、例えば、ワード線２０２と半導体ピラー３４０との交点に形成されたメモリセルに対する負のボディ電位を確立した後、起こり得る異なる過渡状態におけるイオン４６４を図示する。図４Ｅ−図４Ｆは、メモリセルのデータ格納構造２３４が図４Ｃ−図４Ｄの実施例よりも低い閾値電圧範囲に対応するデータ値を格納する状況に対する、起こり得る過渡状態を表し得る。このような状況においては、データ格納構造２３４内に格納された電子がより少なく、半導体ピラー３４０から遠くへのイオン４６４の移動はより少なくなり得る。しかしながら、図４Ａ−図４Ｂに図示された定常状態のメモリセルの有効な閾値電圧における有害作用は、図４Ｃ−図４Ｄに図示された状況よりは、比較的規模は小さいが、なお軽減され得る。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
図５Ｂにおいては、ソース２１６およびビット線２０４は、最初の電圧レベルを維持し得る。例えば、ソース２１６およびビット線２０４の最初の電圧レベルは、基準電位、例えば、グランド、０ＶまたはＶｓｓであり得る。ワード線２０２ならびに選択線２１４および２１５の最初の電圧レベルは、時刻ｔ０においてより高く遷移される。例えば、ワード線２０２ならびに選択線２１４および２１５の最初の電圧レベルは、基準電位、例えば、グランド、０ＶまたはＶｓｓであり得る。電圧差５７４は、幾らかの正の電圧レベルであり得る。幾つかの実施形態に対して、最初の電圧レベルが基準電位である場合、ワード線２０２ならびに選択線２１４および２１５の電圧レベルは、供給電圧Ｖｃｃに遷移され得る。供給電圧Ｖｃｃは、既存の標準の一実施例として、公称レベル３．３Ｖで、２．７Ｖ−３．６Ｖの範囲を有し得る。正の電圧差５７４のより高い大きさは、メモリセルのボディから遠くへの可動イオンのより多い移動を提供し得るが、所要電力も増加させることになる。
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図３Ｂ
【補正方法】変更
【補正の内容】
【図３Ｂ】
2019536190.tif 000021
【国際調査報告】
2019536190.tif 000022
2019536190.tif 000023