(57)【要約】  半導体パッケージ構造は、それぞれが少なくとも１つの電極開孔を有する少なくとも２つの電極を備えた半導体チップのパッケージングに用いられ、少なくとも２つの電極にそれぞれ対応する少なくとも２つのピン電極が設けられたパッケージベースと、それぞれが１つのピン電極と電気的に接続され、且つ、１つの電極に開設された電極開孔に挿し込むための導電柱を有する少なくとも２つの拡張電極と、を備える。
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【特許請求の範囲】
【請求項１】
少なくとも２つの電極を備え、その中、それぞれの電極が少なくとも１つの電極開孔を有する半導体チップのパッケージングに用いられる半導体パッケージ構造であって、
前記少なくとも２つの電極にそれぞれ対応する少なくとも２つのピン電極が設けられたパッケージベースと、
それぞれが１つの前記ピン電極と電気的に接続され、且つ、１つの前記電極に開設された電極開孔に挿し込むための導電柱を有する少なくとも２つの拡張電極と、を備えることを特徴とする半導体パッケージ構造。
【請求項２】
前記ピン電極は、少なくとも１つのトレンチを備え、前記拡張電極は、前記ピン電極におけるトレンチと嵌合する導電突起を備えることを特徴とする請求項１に記載の半導体パッケージ構造。
【請求項３】
各拡張電極は、さらに導電本体を備え、前記拡張電極における導電柱と導電突起は、前記導電本体の両端にそれぞれ設けられることを特徴とする請求項２に記載の半導体パッケージ構造。
【請求項４】
前記半導体チップは、２端子デバイスであり、前記少なくとも２つの電極は、第１の電極と第２の電極とを備え、
その中、前記少なくとも２つの拡張電極は、
前記第１の電極に開設された電極開孔に挿し込むための第１の導電柱、及び前記第１の電極に対応するピン電極に設けられたトレンチと嵌合する第１の導電突起を有する、前記第１の電極と対応する第１の拡張電極と、
前記第２の電極に開設された電極開孔に挿し込むための第２の導電柱、及び前記第２の電極に対応するピン電極に設けられたトレンチと嵌合する第２の導電突起を有する、前記第２の電極と対応する第２の拡張電極と、を含むことを特徴とする請求項２に記載の半導体パッケージ構造。
【請求項５】
前記少なくとも２つのピン電極は、前記第１の電極及び前記第２の電極とそれぞれ対応する第１のピン電極及び第２のピン電極を含み、前記第１のピン電極及び前記第２のピン電極は、前記パッケージベースの対向する両端にそれぞれ設けられることを特徴とする請求項４に記載の半導体パッケージ構造。
【請求項６】
前記半導体チップは、３端子デバイスであり、前記少なくとも２つの電極は、ソースと、ドレインと、ゲートとを備え、
その中、前記少なくとも２つの拡張電極は、
前記ソースに開設された電極開孔に挿し込むための第１の導電柱、及び前記ソースに対応するピン電極に設けられたトレンチと嵌合する第１の導電突起を有する、前記ソースと対応する第１の拡張電極と、
前記ドレインに開設された電極開孔に挿し込むための第２の導電柱、及び前記ドレインに対応するピン電極に設けられたトレンチと嵌合する第２の導電突起を有する、前記ドレインと対応する第２の拡張電極と、
前記ゲートに開設された電極開孔に挿し込むための第３の導電柱、及び前記ゲートに対応するピン電極に設けられたトレンチと嵌合する第３の導電突起を有する、前記ゲートと対応する第３の拡張電極と、を含むことを特徴とする請求項２に記載の半導体パッケージ構造。
【請求項７】
前記少なくとも２つのピン電極は、前記ソースに対応する第１のピン電極と、前記ドレインに対応する第２のピン電極と、前記ゲートに対応する第３のピン電極とを備え、
前記第３のピン電極の数は少なくとも１つであり、前記パッケージベース上において前記ゲートに対応する両端に位置することを特徴とする請求項６に記載の半導体パッケージ構造。
【請求項８】
前記トレンチは、底部が弧状の凹溝であり、前記導電突起は、前記底部が弧状の凹溝の曲率とマッチングする凸ブロックであることを特徴とする請求項２乃至７のいずれか１項に記載の半導体パッケージ構造。
【請求項９】
前記導電突起は、等間隔に配列された複数の突起を含み、前記トレンチは、前記複数の突起とマッチングする複数のブラインドホールであることを特徴とする請求項２乃至７のいずれか１項に記載の半導体パッケージ構造。
【請求項１０】
前記導電突起は、複数列に配列された複数の突起を含み、各列に配列された突起の数は異なり、前記トレンチは、前記複数の突起とマッチングする複数のブラインドホールであることを特徴とする請求項２乃至７のいずれか１項に記載の半導体パッケージ構造。
【請求項１１】
各電極は、等間隔の配列又は複数列の配列を呈する複数の電極開孔を有し、各拡張電極は、前記電極における前記複数の電極開孔に対応して同じルールで配列された複数の導電柱を備えることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体パッケージ構造。
【請求項１２】
前記電極開孔は、面取りされた直方体孔であり、前記電極開孔と対応する前記導電柱は、前記電極開孔の形状とマッチングする面取りされた直方体柱であることを特徴とする請求項１１に記載の半導体パッケージ構造。
【請求項１３】
前記導電柱は、予めに前記電極開孔内に形成された金属柱であり、前記拡張電極には、前記金属柱とマッチングするブラインドホールが開設されることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体パッケージ構造。
【請求項１４】
前記半導体チップを収容するためのチップ収容溝と、前記収容溝の底部に設けられた放熱シートと、をさらに備えることを特徴とする請求項１乃至１３のいずれか１項に記載の半導体パッケージ構造。
【請求項１５】
前記放熱シートは、１つの平面単枚式の放熱素子からなるか、或いは、縦方向複数枚式の放熱素子の組み合せで形成されることを特徴とする請求項１４に記載の半導体パッケージ構造。
【請求項１６】
半導体チップと、前記半導体チップのパッケージングに用いられる半導体パッケージ構造とを備える半導体デバイスであって、
前記半導体チップは、少なくとも２つの電極を備え、その中、それぞれの電極が少なくとも１つの電極開孔を有し、
前記パッケージ構造は、
前記少なくとも２つの電極にそれぞれ対応する少なくとも２つのピン電極が設けられたパッケージベースと、
それぞれが１つの前記ピン電極と電気的に接続され、且つ、１つの前記電極に開設された電極開孔に挿し込むための導電柱を有する少なくとも２つの拡張電極と、を備えることを特徴とする半導体デバイス。
【請求項１７】
前記ピン電極は、少なくとも１つのトレンチを備え、前記拡張電極は、前記ピン電極におけるトレンチと嵌合する導電突起を備えることを特徴とする請求項１６に記載の半導体デバイス。
【請求項１８】
前記半導体チップの上面に被覆されたパッシベーション誘電体層をさらに備え、前記電極開孔は、前記パッシベーション誘電体層を通り抜けることを特徴とする請求項１６又は１７に記載の半導体デバイス。
【請求項１９】
前記パッケージベース上に設けられた前記ピン電極以外の領域を被覆するための誘電体保護層をさらに備え、前記誘電体保護層は、前記電極開孔と対応するスルーホールを有することを特徴とする請求項１６乃至１８のいずれか１項に記載の半導体デバイス。
【請求項２０】
前記誘電体保護層の上面と前記ピン電極の上面は面一であることを特徴とする請求項１９に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体技術の分野に関し、具体的に、半導体パッケージ構造及び半導体デバイスに関する。
【背景技術】
【０００２】
半導体パワーデバイスの実用では、半導体デバイスの応用システムが安定に作動するように、用いられる半導体パワーデバイスの基本的特性（例えば、デバイスの高耐圧特性、大電流特性、低オン抵抗）に対する要求が厳しい上、半導体デバイスの高信頼性に対してより高いニーズがある。半導体デバイスの信頼性の性能は、主に半導体デバイスチップとパッケージ技術とにより決定され、特に、合格した半導体デバイスチップを備えた場合、合理的なパッケージ方法又は技術を選択することも特に重要であった。
【０００３】
第３の世代のワイドバンドギャップ半導体窒化ガリウム（ＧａＮ）及び炭化ケイ素（ＳｉＣ）技術の急速な発展に伴って、高電圧、大電流、高周波数等の特性を有するハイパワー半導体デバイスチップが生み出されている。しかし、パッケージングの際に導入される寄生インダクタンスは高周波作動条件での信号発振を劣化させ、不良な放熱経路はデバイスのハイパワー作動過程に発生する熱を迅速に逃がすことができず、デバイスの接合部温度を急激に上昇させ、これらの悪現象はいずれも半導体デバイスの応用システムの安定性及び効率を直接影響することになる。従って、低寄生パラメータ（低寄生インダクタンス、低寄生抵抗等）、高熱伝導能力のパッケージ方法及び技術の開発が、業界において高周波数、ハイパワー半導体デバイスの信頼性を向上させる鍵となる研究に向かうようになりつつある。同時に、システム体積の小型化も業界発展に必要である。
【０００４】
現在、業界の半導体パワーデバイスチップのパッケージとして、主にＴＯ（Ｔｒａｎｓｉｓｔｏｒ  Ｏｕｔ−ｌｉｎｅ、トランジスタアウトライン）シリーズ及びＱＦＮ（Ｑｕａｄ  Ｆｌａｔ  Ｎｏ−ｌｅａｄ、クワッド・アウトライン・リード端子なし）等のプラスチックパッケージ形態があり、パッケージ技術では、主にワイヤボンディングプロセスを用いてかかる半導体チップ電極と特定のパッケージピンとの間をワイヤ又は金属ストリップによって電気的に接続させる。ワイヤボンディングされたワイヤが寄生インダクタンスを導入するため、高周波作動条件の下で信号発振を悪化させる要因となり、システム応用の安定性を悪くする。同時に、半導体デバイスのハイパワー作動で生じる大量の熱を迅速に消散させることができなくて、半導体デバイスの性能劣化を招き、ひいてはデバイス故障の原因となる。また、ボンディング空間のニーズによって、パッケージの体積をさらに小さくできないため、当該パッケージ構造を用いる応用モジュールも体積の小型化を図ることができない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記問題に鑑みてなされたものであり、上記問題を解決する半導体パッケージ構造及び半導体デバイスを提供する。
【課題を解決するための手段】
【０００６】
本発明の一側面において、それぞれが少なくとも１つの電極開孔を有する少なくとも２つの電極を備えた半導体チップのパッケージングに用いられる半導体パッケージ構造であって、少なくとも２つの電極にそれぞれ対応する少なくとも２つのピン電極が設けられたパッケージベースと、それぞれが１つのピン電極と電気的に接続され、且つ、１つの電極に開設された電極開孔に挿し込むための導電柱を有する少なくとも２つの拡張電極と、を備える半導体パッケージ構造を提供する。
【０００７】
１つの実施例において、ピン電極は、少なくとも１つのトレンチを備え、拡張電極は、ピン電極におけるトレンチと嵌合する導電突起を備える。
【０００８】
また、１つの実施例において、各拡張電極は、さらに導電本体を備え、拡張電極における導電柱と導電突起は、導電本体の両端にそれぞれ設けられる。
【０００９】
さらに、１つの実施例において、半導体チップは、２端子デバイスであり、少なくとも２つの電極は、第１の電極と第２の電極とを備え、少なくとも２つの拡張電極は、第１の電極に開設された電極開孔に挿し込むための第１の導電柱、及び第１の電極に対応するピン電極に設けられたトレンチと嵌合する第１の導電突起を有する、第１の電極と対応する第１の拡張電極と、第２の電極に開設された電極開孔に挿し込むための第２の導電柱、及び第２の電極に対応するピン電極に設けられたトレンチと嵌合する第２の導電突起を有する、第２の電極と対応する第２の拡張電極と、を含む。
【００１０】
また、１つの実施例において、少なくとも２つのピン電極は、第１の電極及び第２の電極とそれぞれ対応する第１のピン電極及び第２のピン電極を含み、第１のピン電極及び第２のピン電極は、パッケージベースの対向する両端にそれぞれ設けられる。
【００１１】
さらに、１つの実施例において、半導体チップは、３端子デバイスであり、少なくとも２つの電極は、ソースと、ドレインと、ゲートとを備え、少なくとも２つの拡張電極は、ソースに開設された電極開孔に挿し込むための第１の導電柱、及びソースに対応するピン電極に設けられたトレンチと嵌合する第１の導電突起を有する、ソースと対応する第１の拡張電極と、ドレインに開設された電極開孔に挿し込むための第２の導電柱、及びドレインに対応するピン電極に設けられたトレンチと嵌合する第２の導電突起を有する、ドレインと対応する第２の拡張電極と、ゲートに開設された電極開孔に挿し込むための第３の導電柱、及びゲートに対応するピン電極に設けられたトレンチと嵌合する第３の導電突起を有する、ゲートと対応する第３の拡張電極と、を含む。
【００１２】
また、１つの実施例において、少なくとも２つのピン電極は、ソースに対応する第１のピン電極と、ドレインに対応する第２のピン電極と、ゲートに対応する第３のピン電極とを備え、第３のピンの数は少なくとも１つであり、パッケージベース上においてゲートに対応する両端に位置する。
【００１３】
また、１つの実施例において、トレンチは、底部が弧状の凹溝であり、導電突起は、底部が弧状の凹溝の曲率とマッチングする凸ブロックである。
【００１４】
さらに、１つの実施例において、導電突起は、等間隔に配列された複数の突起を含み、トレンチは、複数の突起とマッチングする複数のブラインドホールである。
【００１５】
また、１つの実施例において、導電突起は、複数列に配列された複数の突起を含み、各列に配列された突起の数は異なり、トレンチは、複数の突起とマッチングする複数のブラインドホールである。
【００１６】
さらに、１つの実施例において、各電極は、等間隔の配列又は複数列の配列を呈する複数の電極開孔を有し、各拡張電極は、電極における複数の電極開孔に対応して同じルールで配列された複数の導電柱を備える。
【００１７】
また、１つの実施例において、電極開孔は、面取りされた直方体孔であり、電極開孔と対応する導電柱は、電極開孔の形状とマッチングする面取りされた直方体柱である。
【００１８】
さらに、１つの実施例において、導電柱は、予めに電極開孔内に形成された金属柱であり、拡張電極には、金属柱とマッチングするブラインドホールが開設される。
【００１９】
また、１つの実施例において、当該半導体パッケージ構造は、半導体チップを収容するためのチップ収容溝と、収容溝の底部に設けられた放熱シートと、をさらに備える。
【００２０】
さらに、１つの実施例において、放熱シートは、１つの平面単枚式の放熱素子からなるか、或いは、縦方向複数枚式の放熱素子の組み合せから形成される。
【００２１】
本発明の他の側面において、半導体チップと、半導体チップのパッケージングに用いられる半導体パッケージ構造とを備え、半導体チップは、それぞれが少なくとも１つの電極開孔を有する少なくとも２つの電極を備え、パッケージ構造は、少なくとも２つの電極にそれぞれ対応する少なくとも２つのピン電極が設けられたパッケージベースと、それぞれが１つのピン電極と電気的に接続され、且つ、１つの電極に開設された電極開孔に挿し込むための導電柱を有する少なくとも２つの拡張電極と、を備える半導体デバイスを提供する。
【００２２】
また、１つの実施例において、ピン電極は、少なくとも１つのトレンチを備え、拡張電極は、ピン電極におけるトレンチと嵌合する導電突起を備える。
【００２３】
さらに、１つの実施例において、当該半導体デバイスは、半導体チップの上面に被覆されるパッシベーション誘電体層をさらに備え、電極開孔は、パッシベーション誘電体層を通り抜ける。
【００２４】
また、１つの実施例において、当該半導体デバイスは、ピン電極以外の領域を被覆するためのパッケージベース上に設けられる誘電体保護層をさらに備え、誘電体保護層は、電極開孔と対応するスルーホールを有する。
【００２５】
さらに、１つの実施例において、誘電体保護層の上面とピン電極の上面は面一である。
【発明の効果】
【００２６】
本発明の実施例が提供する半導体パッケージ構造は、半導体チップに電極開孔を設けることで、拡張電極における導電柱及び導電突起を介して半導体チップとピン電極とを接続する。リード線を使用せずに半導体チップとピン電極との接続を実現でき、ワイヤボンディングによる接続で導入される寄生インダクタンスを効果的に回避し、寄生インダクタンスによる高周波作動条件下で信号発振が激しくなることを改善し、高周波デバイスの電気信号伝送の品質をさらに向上する。導電柱及び導電突起が半導体チップ上の対応する電極及びピン電極とそれぞれシームレスに接続される形態を用いて、電気的に接続される接触面積を広げ、電極間の接触抵抗を低減し、確実な電気的接続方式を実現する。同時に、拡張電極は、半導体チップの作動時に発生する熱の伝導経路を改善でき、半導体チップの温度上昇を低減し、半導体デバイスの使用効率及び信頼性を高める。また、本発明の実施例が提供するパッケージ技術は、半導体チップのサイズに応じてパッケージ型を製造でき、半導体デバイスのパッケージ体積を効果的に低減でき、半導体デバイスモジュールの応用の小型化を実現する。
【図面の簡単な説明】
【００２７】
以下、本発明の実施例による技術案をより明らかに説明するために、実施例で利用する必要がある図面について簡単に紹介する。なお、後述する図面は、本発明の幾つかの実施例を示したものに過ぎず、範囲に対する限定的なものではないことを理解できるであろう。当業者であれば、創造的な活動をしない前提で、これらの図面に基づいて他の関連する図面を得ることもできる。
【図１】本発明の一実施例が提供する半導体パッケージ構造の構造模式図である。
【図２】本発明の一実施例が提供する半導体パッケージ構造におけるパッケージベースの構造模式図である。
【図３】図２に示すａａ’方向の断面模式図である。
【図４】図２に示すｂｂ’方向の断面模式図である。
【図５】本発明の一実施例が提供する半導体パッケージ構造の断面模式図である。
【図６】本発明の他の実施例が提供する半導体パッケージ構造の断面模式図である。
【図７】本発明の一実施例が提供する半導体チップの断面模式図である。
【図８】本発明の一実施例が提供する半導体パッケージ構造におけるパッケージベースと半導体チップとの嵌合を示す断面模式図である。
【図９】本発明の他の実施例が提供する半導体パッケージ構造の構造模式図である。
【図１０】本発明の一実施例が提供する半導体パッケージ構造の断面模式図である。
【図１１】本発明の一実施例が提供する半導体パッケージ構造にパッケージされた半導体チップの断面模式図である。
【図１２】本発明の一実施例が提供する半導体パッケージ構造の断面模式図である。
【図１３】本発明の他の実施例が提供する半導体パッケージ構造の断面模式図である。
【図１４】本発明のまた他の実施例が提供する半導体パッケージ構造の断面模式図である。
【図１５】本発明の更に他の実施例が提供する半導体パッケージ構造の断面模式図である。
【図１６】本発明の更に他の実施例が提供する半導体パッケージ構造の構造模式図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施例における技術案について、本発明の実施例における図面を参照しながら明らかで完全な説明を行う。また、説明する実施例も本発明の一部の実施例に過ぎず、全ての実施例ではないことは勿論である。一般に、これらの図面に描いた本発明の実施例のアッセンブリーは、様々な異なる配置で設置及び設計することができる。
【００２９】
従って、以下の図面において提供する本発明の実施例の詳細な説明は保護請求する本発明の範囲を制限するためのものではなく、ただ本発明の好ましい実施例を示すだけである。なお、本発明の実施例に基づいて、当業者の創造的な活動をしない前提で得られる全ての他の実施例は、いずれも本発明の保護範囲に属する。
【００３０】
また、類似な符号及び文字は次の図面で類似項を表すため、ある１項が１つの図面で定義されると、その後の図面ではそれに対してさらに定義し解釈する必要がないことに注意すべきである。本発明の説明において、「第１」、「第２」、「第３」、「第４」等の用語はただ分けて説明するためのものであり、相対的な重要性を指示する、又は暗示すると理解してはいけない。
【００３１】
本発明の実施例は、半導体チップのパッケージングに用いられる半導体パッケージ構造を提供している。当該半導体チップは、少なくとも２つの電極を備え、各電極には、少なくとも１つの対応する電極開孔が形成されている。当該パッケージ構造は、パッケージベースと、少なくとも２つの拡張電極とを備える。パッケージベース上には、半導体チップの少なくとも２つの電極とそれぞれ対応するピン電極が設けられている。各拡張電極は、１つのピン電極と電気的に接続され、且つ、１つの電極に開設された電極開孔に挿し込まれる導電柱を有する。
【００３２】
１つの実施例において、ピン電極上には、少なくとも１つのトレンチが形成され、拡張電極上には、導電突起が形成され、導電突起とピン電極上のトレンチとが嵌合することで、拡張電極とピン電極の電気的な接続が実現される。
【００３３】
半導体チップとして、２端子デバイス（例えばダイオード）又は３端子デバイス（例えばトライオードやトランジスタ）であってもよく、異なる実施例によって以下で詳しく説明する。
【００３４】
先ず、３端子デバイスを例として、図１及び図２に示すように、本発明の一実施例は、半導体チップ２００のパッケージングに用いられる半導体パッケージ構造１００を提供する。当該半導体チップ２００の少なくとも２つの電極は、ソース２０１と、ドレイン２０２と、ゲート２０３とを含み、当該ソース２０１、ドレイン２０２及びゲート２０３上には、電極開孔がそれぞれ形成されている。半導体パッケージ構造１００は、パッケージベース１０１と、少なくとも２つの拡張電極とを備え、半導体チップ２００はパッケージベース１０１に収容される。
【００３５】
パッケージベース１０１上には、ソース２０１、ドレイン２０２及びゲート２０３とそれぞれ対応する複数のピン電極と、半導体チップ２００を収容するためのチップ収容溝１０１１とが設けられている（図３及び図４参照）。ピン電極上には、少なくとも１つのトレンチ１０１５が形成されている。一実施形態において、ソース２０１と対応するピン電極が第１のピン電極１０１２で、ドレイン２０２と対応するピン電極が第２のピン電極１０１３で、ゲート２０３と対応するピン電極が第３のピン電極１０１４である。
【００３６】
各拡張電極は、ソース２０１、ドレイン２０２又はゲート２０３上に開設された電極開孔に挿し込むための導電柱と、当該ソース２０１、ドレイン２０２又はゲート２０３に対応するピン電極上に設けられたトレンチ１０１５と嵌合する導電突起とを有する。詳しくは、１つの実施例において、当該少なくとも２つの拡張電極は、第１の拡張電極１０２と、第２の拡張電極１０３と、第３の拡張電極１０４とを含む。
【００３７】
半導体チップ２００を製造する半導体材料として、窒化ガリウム、炭化ケイ素、ケイ素、ダイヤモンド、ヒ化ガリウム等の半導体材料から選ぶことができ、本発明の実施例では特に制限はない。チップ収容溝１０１１の形状及びサイズは、半導体チップ２００の具体的な形状に応じて確定できる。好ましくは、チップ収容溝１０１１の長さと幅は、半導体チップ２００の長さと幅よりも０〜５％大きい。
【００３８】
半導体チップ２００に開設される電極開孔の位置及び数について、チップの具体的構造に従って確定でき、幾つかの具体的な実施形態において、ソース２０１及びドレイン２０２に複数の電極開孔を開設することができ、ゲート２０３にはゲート線の両端にそれぞれ１つ又は複数の電極開孔を開設することができる。また、１つの具体的な実施例において、図１に示すように、ゲート２０３には２つの電極開孔が開設され、それぞれゲート線の両端に開設されている。
【００３９】
電極開孔の形状として、円形又はその他の形状であってもよい。１つの実施例において、電極開孔は、面取りされた直方体孔であり、電極開孔と対応する導電柱は、当該電極開孔の形状とマッチングする面取りされた直方体柱である。
【００４０】
なお、半導体チップ２００における電極開孔が、ソース２０１上に開設されたソース電極開孔２０１１と、ドレイン２０２上に開設されたドレイン電極開孔２０２１と、ゲート２０３上に開設されたゲート電極開孔２０３１とを含んでもよいことはよく理解できるであろう。好ましくは、各電極に開設された複数の電極開孔は、電極に等間隔又は複数列で配列され、それに対応して、拡張電極における複数の導電柱は、チップ電極における電極開孔に対応して同じルールで配列される。
【００４１】
半導体チップ２００は、ソース２０１、ドレイン２０２が両端に位置し、ゲート２０３がソース２０１とドレイン２０２との間に位置する。対応するように、第１のピン電極１０１２及び第２のピン電極１０１３の数はそれぞれ１つであり、第１のピン電極１０１２及び第２のピン電極１０１３はパッケージベース１０１の対向する両端に位置し、且つ、第１のピン電極１０１２はソース２０１に近接して設けられ、第２のピン電極１０１３はドレイン２０２に近接して設けられる。第３のピン電極１０１４は、パッケージベース１０１の別の両端にそれぞれ位置するように２つ設けてもよい。
【００４２】
好ましくは、ピン電極におけるトレンチ１０１５は、底部が弧状の凹溝であり、その深さはピン電極の厚み以下である。図３及び図４に示すように、その中でトレンチ１０１５の深さはその位置しているピン電極の厚みよりも小さい。導電突起は、底部が弧状の凹溝１０１５の曲率とマッチングする凸ブロックである。
【００４３】
図１を参照すると、第１の拡張電極１０２は、ソース２０１上に開設されたソース電極開孔２０１１に挿し込むための第１の導電柱１０２１と、当該ソース２０１に対応する第１のピン電極１０１２上に設けられたトレンチ１０１５と嵌合する第１の導電突起１０２２とを備える。また、第１の拡張電極１０２は、さらに第１の導電本体１０２３を備え、第１の導電柱１０２１と第１の導電突起１０２２は、第１の導電本体１０２３の両端にそれぞれ設けられる。１つの実施例において、第１の導電本体１０２３の形状は、シート状又は他の形状であってもよい。
【００４４】
第１の拡張電極１０２における第１の導電柱１０２１の形状は、円柱形又は他の形状であってもよく、その形状はソース２０１における電極開孔の形状とマッチングし、第１の導電柱１０２１はソース電極開孔２０１１に挿し込んだ後にソース２０１と電気的に接続される。第１の導電柱１０２１の数はソース電極開孔２０１１の数とマッチングし、ソース電極開孔２０１１は複数個設けてもよく、複数の第１の導電柱１０２１は、対応するソース電極開孔２０１１に挿し込んだ後、第１の拡張電極１０２とソース２０１との電気的な接続を実現できる。
【００４５】
第１の拡張電極１０２における第１の導電突起１０２２の形状は、第１のピン電極１０１２に開設されたトレンチ１０１５の形状とマッチングする。例えば、第１のピン電極１０１２におけるトレンチ１０１５は、楕円体型のトレンチ１０１５であり、第１の導電突起１０２２の形状は、楕円体型のトレンチ１０１５に挿入可能な凸ブロックであってもよく、第１の導電突起１０２２が第１のピン電極１０１２におけるトレンチ１０１５に挿入した後、第１の拡張電極１０２と第１のピン電極１０１２との電気的な接続を実現できる。つまり、第１の拡張電極１０２上に設けられた第１の導電柱１０２１及び第１の導電突起１０２２によって、半導体チップ２００のソース２０１とパッケージベース１０１の第１のピン電極１０１２とを接続することができる。
【００４６】
第２の拡張電極１０３は、ドレイン２０２上に開設されたドレイン電極開孔２０２１に挿し込むための第２の導電柱１０３１と、当該ドレイン２０２に対応する第２のピン電極１０１３上に設けられたトレンチ１０１５と嵌合する第２の導電突起１０３２とを備える。また、第２の拡張電極１０３はさらに第２の導電本体１０３３を備え、第２の導電柱１０３１と第２の導電突起１０３２とは、第２の導電本体１０３３の両端にそれぞれ設けられる。第２の導電本体１０３３の形状は、シート状又は他の形状であってもよい。
【００４７】
第１の拡張電極１０２の構造と同様に、第２の拡張電極１０３は、第２の導電柱１０３１及び第２の導電突起１０３２によってドレイン２０２と第２のピン電極１０１３とを接続する。第２の導電柱１０３１の数及び形状は、ドレイン電極開孔２０２１の数及び形状とマッチングする。第２の導電突起１０３２の形状は、第２のピン電極１０１３におけるトレンチ１０１５の形状とマッチングする。
【００４８】
第３の拡張電極１０４は、ゲート２０３上に開設されたゲート電極開孔２０３１に挿し込むための第３の導電柱１０４１と、当該ゲート２０３に対応する第３のピン電極１０１４上に設けられたトレンチ１０１５と嵌合する第３の導電突起１０４２とを備える。また、第３の拡張電極１０４はさらに第３の導電本体１０４３を備え、第３の導電柱１０４１と第３の導電突起１０４２とは、第３の導電本体１０４３の両端にそれぞれ設けられる。第３の導電本体１０４３の形状は、シート状又は他の形状であってもよい。
【００４９】
上記したように、ゲート２０３におけるゲート電極開孔２０３１は２つであってもよく、第３のピン電極１０１４も２つであってもよい。対応するように、第３の拡張電極１０４は２つであり、２つの第３の拡張電極１０４は２つのゲート電極開孔２０３１と対応する第３のピン電極１０１４とをそれぞれ接続させてもよい。ゲート電極開孔２０３１が２つである時、各第３の拡張電極１０４における第３の導電柱１０４１は、各ゲート電極開孔２０３１に挿入可能で、１つであってもよい。各第３の拡張電極１０４における第３の導電突起１０４２は、各第３のピン電極１０１４におけるトレンチ１０１５とマッチングすることで、第３の拡張電極１０４を介してゲート２０３と第３のピン電極１０１４との接続を実現する。
【００５０】
第１の導電本体１０２３、第２の導電本体１０３３、第３の導電本体１０４３の形状は、互いにマッチングしてもよいが、互いに接触しなく、任意の両者間に所定の距離を確保するようにする。第１の導電本体１０２３、第２の導電本体１０３３、第３の導電本体１０４３の厚みは、１００μｍ〜５０００μｍであってもよい。第１の導電本体１０２３、第２の導電本体１０３３、第３の導電本体１０４３の材質は、Ｃｕ、Ａｇ、Ａｌ等の電気抵抗率の小さい金属であってもよい。
【００５１】
第１の導電柱１０２１、第２の導電柱１０３１、第３の導電柱１０４１の材質は、Ｃｕ、Ａｇ、Ａｌ等の電気抵抗率の小さい金属であってもよい。
【００５２】
第１の導電突起１０２２、第２の導電突起１０３２、第３の導電突起１０４２は、Ｃｕ、Ａｇ、Ａｌ等の電気抵抗率の小さい金属であってもよい。第１の導電突起１０２２、第２の導電突起１０３２、第３の導電突起１０４２の曲率は、対応するトレンチ１０１５の曲率と一致し、第１の導電突起１０２２、第２の導電突起１０３２、第３の導電突起１０４２が対応するトレンチ１０１５内に置かれる時、シームレスな接触を実現できればよい。
【００５３】
半導体チップ２００のパッケージ過程において、半導体チップ２００をチップ収容溝１０１１に入れ、対応する拡張電極における導電柱を対応する電極開孔に挿し込み、導電突起を対応するピン電極のトレンチ１０１５内に入れる。最後に、プラスチックパッケージプロセスにより一体にパッケージングすると、完全な半導体パッケージデバイスが形成される。
【００５４】
本発明の実施例では、第１の拡張電極１０２における第１の導電柱１０２１及び第１の導電突起１０２２と、第２の拡張電極１０３における第２の導電柱１０３１及び第２の導電突起１０３２と、第３の拡張電極１０４における第３の導電柱１０４１及び第３の導電突起１０４２とにより、ソース２０１、ドレイン２０２、ゲート２０３を対応するピン電極に接続する。リード線を使用しなくても半導体チップとピン電極との接続を実現でき、ワイヤボンディングによる接続で導入される寄生インダクタンスを効果的に回避し、寄生インダクタンスによる高周波作動条件下で信号発振が激しくなることを改善し、高周波デバイスの電気信号伝送の品質をさらに向上する。導電柱及び導電突起が半導体チップ上の対応する電極及びピン電極とそれぞれシームレスに接続される形態を用いて、電気的に接続される接触面積を広げ、電極間の接触抵抗を低減し、確実な電気的接続方式を実現する。また、拡張電極は、半導体チップの作動時に発生する熱の伝導経路を改善でき、半導体チップの温度上昇を低減し、半導体デバイスの使用効率及び信頼性を高める。
【００５５】
一部の具体的な実施形態において、図５に示すように、チップ収容溝１０１１には、放熱シート１０５がさらに設けられている。放熱シート１０５は、チップ収容溝１０１１の底部に設けてもよく、チップ収容溝１０１１の底部の全体又は一部を被覆してもよい。放熱シート１０５の具体的な長さ及び幅のサイズは、チップ収容溝１０１１の実際のサイズに応じて確定できる。半導体チップ２００をチップ収容溝１０１１に入れる時、導電材料や金半田等の材料により半導体チップ２００を放熱シート１０５に固定することができる。
【００５６】
放熱シート１０５の厚みは、実際の必要に応じて確定でき、放熱シート１０５の厚みと半導体チップ２００の厚みとの和がチップ収容溝１０１１の深さと一致することが好ましい。半導体チップ２００をチップ収容溝１０１１内の放熱シート１０５に固定した後、半導体チップ２００の上面はチップ収容溝１０１１の上面と面一になる。１つの具体的な実施例において、放熱シート１０５の厚みは１０μｍ〜５０００μｍであってもよい。
【００５７】
放熱シート１０５の材質は、例えば、Ｃｕ、Ａｌ、Ａｇ等の金属又は合金の金属材料であってもよく、高い熱伝導率を有するダイヤモンド、炭化ケイ素、黒鉛等の材料であってもよい。
【００５８】
放熱シート１０５を設けることによって半導体チップ２００の発生した熱を放熱シート１０５に伝えて、半導体チップ２００の放熱を加速化し、温度に対する耐性をより好ましくすることができ、半導体チップ２００の温度上昇を低減して、より優れた作動環境にする。
【００５９】
１つの実施例において、図６に示すように、放熱シート１０５は、１つの平面単枚式の放熱素子で構成されてもよく、縦方向複数枚式の放熱素子８１０５から組合わせて形成されてもよい。縦方向複数枚式の放熱素子８１０５は、平面単枚式の放熱素子と比べて、放熱面積をさらに広げて、半導体チップ２００の放熱能力を向上することができる。
【００６０】
本願の実施例における半導体チップは、平面構造のデバイスであってもよく、垂直構造のデバイスであってもよい。半導体チップ２００の上面は、他の材料に被覆されてもよい。また、電極開孔の深さは、被覆材料の深さに応じて確定でき、電極開孔の底部は、ソース２０１、ドレイン２０２又はゲート２０３と接触する。或いは、電極開孔の底部は、ソース２０１、ドレイン２０２又はゲート２０３内に位置してもよい。第１の導電柱１０２１、第２の導電柱１０３１、第３の導電柱１０４１が電極開孔に挿入した後、導電柱は、対応する電極と良好な面接触を保持することで、ソース２０１、ドレイン２０２又はゲート２０３とその対応するピン電極との接続の信頼性を保証できる。
【００６１】
また、一部の具体的な実施形態では、図７に示すように、半導体チップ２００の上面は、パッシベーション誘電体層２０４により被覆される。パッシベーション誘電体層２０４の材料は、窒化シリコン、二酸化ケイ素又は他の真空の誘電率が７よりも大きい高誘電率材料であってもよく、パッシベーション誘電体層２０４の厚みは、０．５μｍから５μｍであってもよい。半導体チップ２００にパッシベーション誘電体層２０４を被覆する時、電極開孔は、パッシベーション誘電体層２０４を通り抜け、底部がソース２０１、ドレイン２０２又はゲート２０３の表面又は内部に位置するブラインドホールである。パッシベーション誘電体層２０４を設けることによって、チップ表面へのダメージを低減でき、同時に、電極の真上にあるパッシベーション誘電体層２０４内に電極開孔を形成して、導電柱の挿入時の自己位置合わせを実現し、半導体デバイスの電気的な接続の信頼性を向上する。
【００６２】
幾つかの具体的な実施形態において、図８乃至図１２に示すように、パッケージベース１０１には、誘電体保護層１０６がさらに設けられても良い。誘電体保護層１０６は、ピン電極以外の領域を被覆することができ、同時に、当該誘電体保護層１０６はチップ収容溝１０１１内に置かれた半導体チップ２００も被覆できる。また、当該誘電体保護層１０６上に電極開孔と対応するスルーホールを開設してもよいことは理解できるであろう。製造過程において、誘電体保護層１０６の上面は、ピン電極の上面と面一であってもよい。誘電体保護層１０６を設けることで、半導体チップ２００に対する保護を実現でき、組み立て中における半導体チップ２００の表面への傷つけや潰れを防止できる。
【００６３】
誘電体保護層１０６の材料は、高い絶縁性を有すると共に良好な熱伝導性能を有することができ、抵抗率ρ＞１０７Ω・ｍである材料を選んで用いることができる。また、誘電体保護層１０６は、ＦＲ−４レベルを満たす材料から形成されてもよい。さらに、誘電体保護層１０６は、ブレークダウン電圧が２０００Ｖよりも大きい材料を採用することができる。また、１つの実施例において、誘電体保護層１０６の厚みは、１００μｍ〜１０００μｍであってもよい。
【００６４】
また、１つの実施例において、図１３及び図１４に示すように、拡張電極における導電突起５０４２（６０２２、６０３２、６０４２）は、円柱状又は直方体形状であってもよい。導電突起５０４２（６０４２）は、複数列に配列された複数の突起を備えればよく、複数の突起は、所定の方向に沿って次第に増える、又は減るように配列されてもよい。或いは、導電突起５０４２（６０４２）は、等間隔で配列された複数の突起であってもよい。同時に、ピン電極上に複数の突起とマッチングする直方体状のブラインドホール５０１５又は円柱状のブラインドホール６０１５を設け、導電突起５０４２（６０４２）を直方体状のブラインドホール５０１５又は円柱状のブラインドホール６０１５と完全にマッチングさせて、シームレスな電気的接続を実現してもよい。導電突起５０４２（６０４２）の辺縁及びブラインドホールの底部は、面取り構造とすることができ、シームレスな電気的接続をより好ましく実現できると共に、電極の先端の放電現象を回避できる。
【００６５】
また、１つの実施例において、図１５に示すように、拡張電極における導電柱は、電極開孔内に形成して半導体チップの電極と接続される金属柱７５００であってもよく、対応するように、拡張電極上には、金属柱７５００が挿入できるように導電柱とマッチングするブラインドホール７０２１を開設して、電気的な接続を実現してもよい。よく理解できるように、金属柱７５００は、蒸着、スパッタリング、電着等のプロセス方法により実現されてもよく、金属材料は、Ａｕ、Ａｇ、Ｐｔ、Ａｌ、Ｎｉ、Ｔｉ、Ｗ等の金属又は合金を採用してもよい。
【００６６】
半導体チップに誘電体保護層１０６が製造された時、誘電体保護層１０６に金属柱７５００と対応するスルーホールを開設してもよく、金属柱７５００は誘電体保護層１０６を通り抜けて電極と接続することができる。金属柱７５００の高さは、電極開孔の深さ、ブラインドホールの深さ及び誘電体保護層内のスルーホールの深さの和に等しくてもよい。
【００６７】
次に、２端子デバイスを例として、本発明の実施例が提供する半導体パッケージ構造について詳しく説明する。
【００６８】
図１６は、本発明の他の実施例が提供する半導体パッケージ構造の構造模式図である。図１６に示すように、本発明の実施例が提供する半導体パッケージ構造３００は、半導体チップ４００のパッケージングに適用され、半導体チップ４００は２端子デバイスである。当該２端子デバイスは、第１の電極４０１（例えばダイオードのアノード）と、第２の電極４０２（例えばダイオードのカソード）とを備え、本実施例において２端子デバイスのパッケージングに用いられる半導体パッケージ構造３００は、上記３端子デバイスのパッケージングに用いられる半導体パッケージ構造１００と類似である。
【００６９】
半導体チップ４００の第１の電極４０１及び第２の電極４０２には電極開孔がそれぞれ形成され、それぞれ第１の電極開孔４０１１及び第２の電極開孔４０２１である。第１の電極４０１及び第２の電極４０２に開設された電極開孔の位置及び数は、チップの具体的な構造に応じて確定でき、幾つかの具体的な実施形態では、第１の電極４０１及び第２の電極４０２のそれぞれに複数の電極開孔を開設することができる。電極開孔の形状は、円形又は他の形状であってもよい。
【００７０】
当該半導体パッケージ構造３００は、パッケージベース３０１と、少なくとも２つの拡張電極とを備える。パッケージベース３０１には、第１の電極４０１及び第２の電極４０２とそれぞれ対応する複数のピン電極と、半導体チップ４００を収容するためのチップ収容溝とが設けられ、ピン電極には少なくとも１つのトレンチ２０１５が形成されている。また、トレンチ２０１５の深さはピン電極の厚みを超えないことが好ましい。一実施形態において、第１の電極４０１と対応するピン電極は、第１のピン電極２０１２であり、第２の電極４０２と対応するピン電極は、第２のピン電極２０１３である。
【００７１】
当該少なくとも２つの拡張電極における各拡張電極は、第１の電極４０１又は第２の電極４０２に開設された電極開孔に挿し込むための導電柱と、第１の電極４０１又は第２の電極４０２に対応するピン電極に設けられたトレンチ２０１５と嵌合する導電突起とを備える。
【００７２】
詳しくは、本実施例において、当該少なくとも２つの拡張電極は、第１の拡張電極３０２と第２の拡張電極３０３とを備える。
【００７３】
第１の拡張電極３０２は、第１の電極４０１に開設された第１の電極開孔４０１１に挿し込むための第１の導電柱３０２１と、当該第１の電極４０１に対応する第１のピン電極２０１２に設けられたトレンチ２０１５と嵌合する第１の導電突起３０２２とを備える。また、第１の拡張電極３０２は、第１の導電本体３０２３を更に備え、第１の導電柱３０２１と第１の導電突起３０２２は、第１の導電本体３０２３の両端にそれぞれ設けられる。第１の導電柱３０２１の形状は、円柱形又は他の形状であってもよい。その形状は第１の電極４０１における電極開孔の形状とマッチングする。第１の導電突起３０２２の形状は、第１のピン電極２０１２に開設されたトレンチ２０１５の形状とマッチングする。第１の導電柱３０２１は、第１の電極開孔４０１１に挿入された後、第１の電極４０１と電気的に接続され、第１の導電突起３０２２は、第１のピン電極２０１２におけるトレンチ２０１５に挿入された後、第１のピン電極２０１２と電気的に接続される。これによって、第１の電極４０１及び第１のピン電極２０１２は、第１の拡張電極３０２を介して接続される。
【００７４】
第２の拡張電極３０３は、第２の電極４０２に開設された第２の電極開孔４０２１に挿し込むための第２の導電柱３０３１と、当該第２の電極４０２に対応する第２のピン電極２０１３に設けられたトレンチ２０１５と嵌合する第２の導電突起３０３２とを備える。また、第２の拡張電極３０３は、第２の導電本体３０３３を更に備え、第２の導電柱３０３１と第２の導電突起３０３２は、第２の導電本体３０３３の両端にそれぞれ設けられる。第１の拡張電極３０２の構造と同様に、第２の拡張電極３０３は、第２の導電柱３０３１及び第２の導電突起３０３２によって第２の電極４０２を第２のピン電極２０１３に接続する。
【００７５】
図１６に示すように、パッケージベース３０１に誘電体保護層３０６をさらに設けてもよい。誘電体保護層３０６は上記実施例の誘電体保護層１０６と類似であり、ここではさらに説明しない。
【００７６】
本発明の実施例は、上記の半導体チップと半導体パッケージ構造とを備える半導体デバイスも提供している。
【００７７】
以上より、本発明の実施例が提供する半導体パッケージ構造は、半導体チップに電極開孔を設けることで、拡張電極における導電柱及び導電突起を介して半導体チップとピン電極とを接続する。リード線を使用せずに半導体チップとピン電極との接続を実現でき、ワイヤボンディングによる接続で導入される寄生インダクタンスを効果的に回避し、寄生インダクタンスによる高周波作動条件下で信号発振が激しくなることを改善し、高周波デバイスの電気信号伝送の品質をさらに向上する。導電柱及び導電突起が半導体チップ上の対応する電極及びピン電極とそれぞれシームレスに接続される形態を用いて、電気的に接続される接触面積を広げ、電極間の接触抵抗を低減し、確実な電気的接続方式を実現する。同時に、拡張電極は、半導体チップの作動時に発生する熱の伝導経路を改善でき、半導体チップの温度上昇を低減し、半導体デバイスの使用効率及び信頼性を高める。また、本発明の実施例が提供するパッケージ技術は、半導体チップのサイズに応じてパッケージ型を製造でき、半導体デバイスのパッケージ体積を効果的に低減でき、半導体デバイスモジュールの応用の小型化を実現する。
【００７８】
本発明の記述において、説明する必要があることは、特に明確に規定及び限定しない限り、「設ける」、「結合」、「接続」という用語は広義に理解すべきである。例えば、固定接続であることも、着脱可能な接続であることも、或いは一体的な接続であることも可能である。また、機械的接続であることも可能で、電気的接続であることも可能である。さらに、直接的な結合であることも可能で、中間媒体を介した間接的な結合であることも可能で、２つの素子内部の連通であることも可能である。当業者であれば、具体的な状況に応じて上記用語の本発明での具体的な意味を理解することができる。
【００７９】
また、本発明の記述において、説明する必要があることは、「上」、「下」、「内」、「外」等の用語で指示される方位又は位置関係は、図面に示す方位又は位置関係に基づく、或いは当該発明の商品の使用時の通常放置の方位又は位置関係に基づくものであり、単に本発明の記述を容易にし、簡略化させるためのものであり、所定の装置又は素子が必ず特定の方位を有し、特定の方位で構造し操作されることを指示又は暗示することではない。よって、本発明を制限するものであると理解してはいけない。
【００８０】
以上の記述は本発明の好ましい実施例に過ぎず、本発明を制限するためのものではない。当業者にとって、本発明は種々の変更や変形を含む。なお、本発明の構想や原則内でなされる如何なる修正、同等な置換、改良等は、いずれも本発明の保護範囲内に含まれる。
【符号の説明】
【００８１】
１００、３００  半導体パッケージ構造；２００、４００  半導体チップ；２０１  ソース；２０１１  ソース電極開孔；２０２  ドレイン；２０２１  ドレイン電極開孔；２０３  ゲート；２０３１  ゲート電極開孔；２０４  パッシベーション誘電体層  ；１０１、３０１  パッケージベース；１０１１  チップ収容溝；１０１２、２０１２  第１のピン電極；１０１３、２０１３  第２のピン電極；１０１４  第３のピン電極；１０１５、２０１５  トレンチ；１０２、３０２  第１の拡張電極；１０２１、３０２１  第１の導電柱；  １０２２、３０２２  第１の導電突起；１０２３、３０２３  第１の導電本体；１０３、３０３  第２の拡張電極；１０３１、３０３１  第２の導電柱；１０３２、３０３２  第２の導電突起；１０３３、３０３３  第２の導電本体；１０４  第３の拡張電極；１０４１  第３の導電柱；１０４２  第３の導電突起；１０４３  第３の導電本体；１０５  放熱シート；１０６、３０６  誘電体保護層；４０１  第１の電極；４０２  第２の電極；４０１１  第１の電極開孔；４０２１  第２の電極開孔；５０４２、６０２２、６０３２、６０４２  導電突起；５０１５  直方体状のブラインドホール；６０１５  円柱状のブラインドホール；７５００  金属柱；７０２１  ブラインドホール；８１０５  放熱素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】平成31年4月17日(2019.4.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも２つの電極を備え、その中、それぞれの電極が少なくとも１つの電極開孔を有する半導体チップのパッケージングに用いられる半導体パッケージ構造であって、
前記少なくとも２つの電極にそれぞれ対応する少なくとも２つのピン電極が設けられたパッケージベースと、
それぞれが１つの前記ピン電極と電気的に接続され、且つ、１つの前記電極に開設された電極開孔に挿し込むための導電柱を有する少なくとも２つの拡張電極と、を備えることを特徴とする半導体パッケージ構造。
【請求項２】
前記ピン電極は、少なくとも１つのトレンチを備え、前記拡張電極は、前記ピン電極におけるトレンチと嵌合する導電突起を備えることを特徴とする請求項１に記載の半導体パッケージ構造。
【請求項３】
各拡張電極は、さらに導電本体を備え、前記拡張電極における導電柱と導電突起は、前記導電本体の両端にそれぞれ設けられることを特徴とする請求項２に記載の半導体パッケージ構造。
【請求項４】
前記半導体チップは、２端子デバイスであり、前記少なくとも２つの電極は、第１の電極と第２の電極とを備え、
その中、前記少なくとも２つの拡張電極は、
前記第１の電極に開設された電極開孔に挿し込むための第１の導電柱、及び前記第１の電極に対応するピン電極に設けられたトレンチと嵌合する第１の導電突起を有する、前記第１の電極と対応する第１の拡張電極と、
前記第２の電極に開設された電極開孔に挿し込むための第２の導電柱、及び前記第２の電極に対応するピン電極に設けられたトレンチと嵌合する第２の導電突起を有する、前記第２の電極と対応する第２の拡張電極と、を含むことを特徴とする請求項２に記載の半導体パッケージ構造。
【請求項５】
前記少なくとも２つのピン電極は、前記第１の電極及び前記第２の電極とそれぞれ対応する第１のピン電極及び第２のピン電極を含み、前記第１のピン電極及び前記第２のピン電極は、前記パッケージベースの対向する両端にそれぞれ設けられることを特徴とする請求項４に記載の半導体パッケージ構造。
【請求項６】
前記半導体チップは、３端子デバイスであり、前記少なくとも２つの電極は、ソースと、ドレインと、ゲートとを備え、
その中、前記少なくとも２つの拡張電極は、
前記ソースに開設された電極開孔に挿し込むための第１の導電柱、及び前記ソースに対応するピン電極に設けられたトレンチと嵌合する第１の導電突起を有する、前記ソースと対応する第１の拡張電極と、
前記ドレインに開設された電極開孔に挿し込むための第２の導電柱、及び前記ドレインに対応するピン電極に設けられたトレンチと嵌合する第２の導電突起を有する、前記ドレインと対応する第２の拡張電極と、
前記ゲートに開設された電極開孔に挿し込むための第３の導電柱、及び前記ゲートに対応するピン電極に設けられたトレンチと嵌合する第３の導電突起を有する、前記ゲートと対応する第３の拡張電極と、を含むことを特徴とする請求項２に記載の半導体パッケージ構造。
【請求項７】
前記少なくとも２つのピン電極は、前記ソースに対応する第１のピン電極と、前記ドレインに対応する第２のピン電極と、前記ゲートに対応する第３のピン電極とを備え、
前記第３のピン電極の数は少なくとも１つであり、前記パッケージベース上において前記ゲートに対応する両端に位置することを特徴とする請求項６に記載の半導体パッケージ構造。
【請求項８】
前記トレンチは、底部が弧状の凹溝であり、前記導電突起は、前記底部が弧状の凹溝の曲率とマッチングする凸ブロックであることを特徴とする請求項２乃至７のいずれか１項に記載の半導体パッケージ構造。
【請求項９】
前記導電突起は、等間隔に配列された複数の突起を含み、前記トレンチは、前記複数の突起とマッチングする複数のブラインドホールであることを特徴とする請求項２乃至７のいずれか１項に記載の半導体パッケージ構造。
【請求項１０】
各電極は、等間隔の配列又は複数列の配列を呈する複数の電極開孔を有し、各拡張電極は、前記電極における前記複数の電極開孔に対応して同じルールで配列された複数の導電柱を備えることを特徴とする請求項１乃至９のいずれか１項に記載の半導体パッケージ構造。
【請求項１１】
前記導電柱は、予めに前記電極開孔内に形成された金属柱であり、前記拡張電極には、前記金属柱とマッチングするブラインドホールが開設されることを特徴とする請求項１乃至９のいずれか１項に記載の半導体パッケージ構造。
【請求項１２】
前記半導体チップを収容するためのチップ収容溝と、前記チップ収容溝の底部に設けられた放熱シートと、をさらに備えることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体パッケージ構造。
【請求項１３】
半導体チップと、前記半導体チップのパッケージングに用いられる半導体パッケージ構造とを備える半導体デバイスであって、
前記半導体チップは、少なくとも２つの電極を備え、その中、それぞれの電極が少なくとも１つの電極開孔を有し、
前記半導体パッケージ構造は、
前記少なくとも２つの電極にそれぞれ対応する少なくとも２つのピン電極が設けられたパッケージベースと、
それぞれが１つの前記ピン電極と電気的に接続され、且つ、１つの前記電極に開設された電極開孔に挿し込むための導電柱を有する少なくとも２つの拡張電極と、を備えることを特徴とする半導体デバイス。
【請求項１４】
前記半導体チップの上面に被覆されたパッシベーション誘電体層をさらに備え、前記電極開孔は、前記パッシベーション誘電体層を通り抜けることを特徴とする請求項１３に記載の半導体デバイス。
【請求項１５】
前記パッケージベース上に設けられた前記ピン電極以外の領域を被覆するための誘電体保護層をさらに備え、前記誘電体保護層は、前記電極開孔と対応するスルーホールを有することを特徴とする請求項１３又は１４のいずれか１項に記載の半導体デバイス。
【国際調査報告】
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