(57)【要約】メモリ素子とセレクタデバイスとを含むメモリセルが本明細書で開示される。データは、メモリ素子とセレクタデバイスの両方に記憶され得る。メモリセルは、異なる極性および大きさを有する書き込みパルスを印加することによってプログラムされ得る。書き込みパルスの異なる極性は、セレクタデバイスに異なるロジック状態をプログラムし得る。異なる大きさの書き込みパルスは、異なるロジック状態をメモリ素子にプログラムし得る。メモリセルは、全て同じ極性を有する読み出しパルスによって読み出され得る。メモリセルのロジック状態は、読み出しパルスが印加されたときに異なる閾値電圧を観察することによって検出され得る。異なる閾値電圧は、書き込みパルスの異なる極性および大きさに応答し得る。【選択図】図２
2019532453.tif 000002
【特許請求の範囲】
【請求項１】
メモリ素子および前記メモリ素子に電気的に結合されているセレクタデバイスを含むメ
モリセル、
前記メモリセルに結合された第１のメモリアクセス線、
前記メモリセルに結合された第２のメモリアクセス線、
前記第１のメモリアクセス線に結合された第１のアクセス線ドライバ、ならびに
前記第２のメモリアクセス線に結合された第２のアクセス線ドライバ
を備え、
前記第１および第２のアクセス線ドライバは、
前記メモリセルに第１のロジック状態を書き込むために、前記メモリセルに第１の極
性で第１の電圧を提供すること、
前記メモリセルに第２のロジック状態を書き込むために、前記メモリセルに第２の極
性で第２の電圧を提供すること、
前記メモリセルに第３のロジック状態を書き込むために、前記メモリセルに前記第１
の極性で第３の電圧を提供すること、および
前記メモリセルに第４のロジック状態を書き込むために、前記メモリセルに前記第２
の極性で第４の電圧を提供すること
をするように構成される
装置。
【請求項２】
前記メモリセルに対する読み出し動作中、前記メモリセルは閾値電圧を示し、
前記閾値電圧は前記メモリセルに書き込まれたロジック状態に依存する
請求項１に記載の装置
【請求項３】
前記第１、第２、第３、および第４のロジック状態は、前記メモリセルに記憶されたデ
ータの第１のビットおよび第２のビットの値に対応する
請求項１に記載の装置。
【請求項４】
前記第１のビットは前記メモリ素子に記憶され、前記第２のビットは前記セレクタデバ
イスに記憶される
請求項３に記載の装置。
【請求項５】
前記第１のビットの値は、前記第１または第２の電圧の何れが前記メモリセルに印加さ
れたかに少なくとも部分的に基づく
請求項４に記載の装置。
【請求項６】
前記第２のビットの値は、前記第１または第２の極性の何れが前記メモリセルに印加さ
れたかに少なくとも部分的に基づく
請求項４に記載の装置。
【請求項７】
前記メモリセルがカルコゲナイド材料を含む
請求項１に記載の装置。
【請求項８】
前記メモリセルは、シリコン（Ｓｉ）、セレン（Ｓｅ）、ヒ素（Ａｓ）、およびゲルマ
ニウム（Ｇｅ）のうちの少なくとも１つを含む
請求項１に記載の装置。
【請求項９】
前記第１および第２の電圧が等しい大きさであり、前記第３および第４の電圧が等しい
大きさである
請求項１に記載の装置。
【請求項１０】
前記第３および第４のロジック状態が同じロジック状態に対応する
請求項１に記載の装置。
【請求項１１】
前記第１の極性を有する前記第１または第３の電圧を提供するために、
前記第１のアクセス線ドライバは負電圧を提供するように構成され、
前記第２のアクセス線ドライバは、非負電圧を提供するように構成される
請求項１に記載の装置。
【請求項１２】
前記第１の極性を有する前記第１または第３の電圧を提供するために
前記第１のアクセス線ドライバは第１の非負電圧を提供するように構成され、
前記第２のアクセス線ドライバは、第２の非負電圧を提供するように構成され、
前記第２の非負電圧は前記第１の非負電圧よりも大きい
請求項１に記載の装置。
【請求項１３】
メモリセルのロジック状態に対応する複数ビットのデータを記憶するように構成された
メモリセル、
前記メモリセルに結合された第１のメモリアクセス線、および
前記メモリセルに結合された第２のメモリアクセス線
を備え、
前記複数ビットのデータの少なくとも１つは、書き込みパルス中に前記メモリセルに印
加される電流の大きさによって決定され、
前記複数ビットのデータの少なくとも１つは、前記書き込みパルス中に前記メモリセル
に印加される電圧の極性によって決定される
装置
【請求項１４】
前記複数ビットのデータは、前記メモリセル内の異なる物理的位置に記憶される
請求項１３に記載の装置。
【請求項１５】
前記メモリセルは、メモリ素子、および前記メモリ素子に結合されたセレクタデバイス
を含む
請求項１３に記載の装置。
【請求項１６】
前記電圧の極性によって決定される前記複数ビットのデータのうちの前記少なくとも１
つは、前記セレクタデバイスに記憶される
請求項１５に記載の装置。
【請求項１７】
前記電流の大きさによって決定される前記複数ビットのデータのうちの前記少なくとも
１つは、前記メモリ素子に記憶される
請求項１５に記載の装置。
【請求項１８】
第１の極性を有する前記書き込みパルスを提供するために
前記第１のメモリアクセス線は第１の非負電圧を提供するように構成され、
前記第２のメモリアクセス線は第２の非負電圧を提供するように構成され、
前記第２の非負電圧は前記第１の非負電圧より大きい
請求項１３に記載の装置。
【請求項１９】
前記電流の大きさが複数の大きさのうちの１つであり、
前記メモリセルの相変化材料の結晶状態が前記電流の大きさに少なくとも部分的に依存
し、
前記メモリセルのロジック状態は、少なくとも部分的に前記相変化材料の前記結晶状態
に依存する
請求項１３に記載の装置。
【請求項２０】
前記メモリセルは、読み出し動作に応答して複数の閾値電圧のうちの１つを示し、
前記複数の閾値電圧は、前記メモリセルの前記ロジック状態に対応する
請求項１３に記載の装置。
【請求項２１】
複数のメモリセル、および前記複数のメモリセルのうちの少なくともいくつかに結合さ
れた複数のメモリアクセス線を含むメモリアレイ
をさらに備え、
前記メモリセルは前記複数のメモリセルのうちの１つであり、
前記第１および第２のメモリアクセス線はそれぞれ前記複数のメモリアクセス線のうち
の１つである
請求項１３に記載の装置。
【請求項２２】
前記メモリアレイは、二次元（２Ｄ）アレイまたは三次元（３Ｄ）アレイである
請求項２１に記載の装置。
【請求項２３】
前記第１のメモリアクセス線または前記第２のメモリアクセス線に結合され、読み出し
動作に応答して前記メモリセルを流れる電流を検知するように構成されるセンス増幅器
をさらに備える
請求項１３に記載の装置。
【請求項２４】
書き込みパルスの電圧を選択すること、
前記書き込みパルスの極性を選択すること、
メモリセルに前記電圧および前記極性を有する前記書き込みパルスを印加すること
を含み、
前記書き込みパルスはロジック状態を前記メモリセルに書き込み、
前記ロジック状態は前記書き込みパルスの前記電圧および前記極性に少なくとも部分的
に基づく
方法。
【請求項２５】
前記電圧を選択することは、前記メモリセルに書き込まれる第１のビットの値を選択す
ることに対応する
請求項２４に記載の方法。
【請求項２６】
前記極性を選択することは、前記メモリセルに書き込まれる第２のビットの値を選択す
ることに対応する
請求項２４に記載の方法。
【請求項２７】
前記電圧は２つの電圧のうちの１つであり、
前記極性は２つの極性のうちの１つであり、
前記ロジック状態は４つのロジック状態のうちの１つである
請求項２４に記載の方法。
【請求項２８】
前記ロジック状態は複数のロジック状態のうちの１つであり、
前記複数のロジック状態は少なくとも３つのロジック状態を含む
請求項２４に記載の方法。
【請求項２９】
前記メモリセルの前記ロジック状態は複数ビットに対応し、
前記複数ビットのデータは前記メモリセル内の異なる物理的位置に記憶される
請求項２８に記載の方法。
【請求項３０】
第１の極性を有する読み出しパルスをメモリセルに印加することであって、複数のロジ
ック状態のうちの１つのロジック状態が前記メモリセルに書き込まれ、前記ロジック状態
は、前記メモリセルに印加された前記書き込みパルスの電圧もしくは極性に少なくとも部
分的に基づいていること、
読み出しパルスに応答して前記メモリセルを流れる電流を検知すること、および
前記メモリセルを流れる電流に基づいて、前記複数のロジック状態のうちの前記１つの
ロジック状態を決定すること
を含む方法。
【請求項３１】
前記電流がセンスアンプで検知される
請求項３０に記載の方法。
【請求項３２】
前記読み出しパルスが傾斜電圧パルスである
請求項３０に記載の方法。
【請求項３３】
前記傾斜電圧パルスの電圧が線形に増加する
請求項３２に記載の方法。
【請求項３４】
前記傾斜電圧パルスの電圧が非線形に増加する
請求項３２に記載の方法。
【請求項３５】
前記ロジック状態は、前記電流が検知された時間に少なくとも部分的に基づいて決定さ
れる
請求項３２に記載の方法。
【請求項３６】
前記読み出しパルスが階段電圧パルスであり、
前記電圧階段パルスが少なくとも２つの電圧レベルを含む
請求項３０に記載の方法。
【請求項３７】
前記ロジック状態は、前記電流が検知されたときの前記階段電圧パルスの電圧レベルに
少なくとも部分的に基づいて決定される
請求項３６に記載の方法。
【請求項３８】
前記電流は、前記メモリセルの閾値イベントに応答して検知される
請求項３０に記載の方法。
【請求項３９】
前記読み出しパルスの継続期間は、１ナノ秒から１マイクロ秒の間である
請求項３０に記載の方法。
【請求項４０】
前記ロジック状態を決定した後に、前記１つのロジック状態を前記メモリセルに再書き
込みすることをさらに含む
請求項３０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（本文中に技術分野に該当する記載なし）
【背景技術】
【０００２】
従来のメモリセルは、ロジック状態を記憶するために使用されるメモリ素子とセレクタ
デバイスを含む。メモリ素子およびセレクタデバイスは、クロスポイントアーキテクチャ
を有するメモリアレイ内の第１のアクセス線（例えば、ワード線）と第２のアクセス線（
例えば、ビット線）の交点に配置することができる。いくつかのアーキテクチャでは、セ
レクタはワード線に結合され得、メモリ素子はビット線に結合され得る。セレクタデバイ
スは、リーク電流を低減し得、データを読み出すためおよび／またはデータを書き込むた
めに単一のメモリ素子を選択することを可能にし得る。しかしながら、クロスポイントア
ーキテクチャにおける従来のメモリセルは、セル当たり２ビット以上の記憶を可能にしな
い可能性がある。１メモリセル当たり２ビット以上を記憶することは、メモリアレイの面
積を増大させることなく、より大きな記憶容量を可能にし得る。
【発明の概要】
【０００３】
例示的な装置が本明細書に開示される。例示的な装置は、メモリセルのロジック状態に
対応する複数ビットのデータを記憶するように構成されたメモリセルを含み得る。装置は
また、メモリセルに結合された第１のメモリアクセス線、および、メモリセルに結合され
た第２のメモリアクセス線を含み得る。複数ビットのデータのうちの少なくとも１つは、
書き込みパルスの間にメモリセルに印加される電流の大きさによって決定され得る。複数
ビットのデータのうちの少なくとも１つは、書き込みパルスの間にメモリセルに印加され
る電圧の極性によって決定されてもよい。
【０００４】
別の例示的な装置は、メモリ素子を有するメモリセル、および、メモリ素子に電気的に
結合されたセレクタデバイスを含み得る。例示的な装置はまた、それぞれメモリセルに結
合された第１および第２のメモリアクセス線と、それぞれのメモリアクセス線に結合され
た第１および第２のアクセス線ドライバとを含むこともできる。第１および第２のアクセ
ス線ドライバは、メモリセルに第１のロジック状態を書き込むために、メモリセルに第１
の極性で第１の電圧を提供するように構成され、メモリセルに第２のロジック状態を書き
込むためにメモリセルに第２の極性で第２の電圧を提供するように構成される。第１およ
び第２のアクセス線ドライバは、メモリセルに第３のロジック状態を書き込むためにメモ
リセルに第１の極性で第３の電圧を提供するようにも構成され、メモリセルに第４のロジ
ック状態を書き込むためにメモリセルに第２の極性で第４の電圧を提供するように構成さ
れる。
【０００５】
例示的な方法が本明細書に開示されている。例示的な方法は、書き込みパルスの電圧を
選択すること、および書き込みパルスの極性を選択することを含み得る。例示的な方法は
、メモリセルにわたって電圧および極性を有する書き込みパルスを印加することをさらに
含み得る。書き込みパルスはメモリセルにロジック状態を書き込むことができる。ロジッ
ク状態は、少なくとも部分的には、書き込みパルスの電圧および極性に基づき得る。
【０００６】
別の例示的な方法は、第１の極性を有する読み出しパルスをメモリセルに印加すること
を含み得る。複数のロジック状態のうちの１つのロジック状態がメモリセルに書き込まれ
得る。ロジック状態は、少なくとも部分的に、メモリセルにわたって印加される書き込み
パルスの電圧および極性に基づき得る。例示的な方法は、読み出しパルスに応答してメモ
リセルを流れる電流を検知することと、メモリセルを流れる電流に基づいて複数のロジッ
ク状態のうちの１つのロジック状態を決定することとをさらに含み得る。
【図面の簡単な説明】
【０００７】
【図１Ａ】開示の実施形態によるメモリのブロック図である。
【図１Ｂ】開示の実施形態によるメモリのブロック図である。
【図２】開示の実施形態によるメモリアレイの一部の概略図である。
【図３】開示の実施形態によるメモリアレイの一部の概略図である。
【図４】開示の実施形態によるメモリアレイの一部の図である。
【図５】開示の実施形態による閾値電圧の電圧プロットである。
【図６】開示の実施形態による書き込みパルス電圧の電圧プロットである。
【図７Ａ】開示の実施形態による読み出しパルス電圧の電圧プロットである。
【図７Ｂ】開示の実施形態による読み出しパルス電圧の電圧プロットである。
【図７Ｃ】開示の実施形態による読み出しパルス電圧の電圧プロットである。
【図８】開示の実施形態による方法のフローチャートである。
【図９】開示の実施形態による方法のフローチャートである。
【図１０】開示の実施形態による方法のフローチャートである。
【発明を実施するための形態】
【０００８】
本発明の実施形態の十分な理解を提供するために、いくつかの詳細を以下に記載する。
しかしながら、本発明の実施形態がこれらの特定の詳細なしに実施され得ることは当業者
に明らかであろう。さらに、本明細書に記載されている本発明の特定の実施形態は、例と
して提供されており、本発明の範囲をこれらの特定の実施形態に限定するために使用され
るべきではない。他の例では、本発明を不必要に曖昧にすることを避けるために、周知の
回路、制御信号、タイミングプロトコル、およびソフトウェア動作は詳細には示されてい
ない。
【０００９】
メモリアレイは、各々がメモリ素子およびセレクタデバイスを含むメモリセルを含み得
る。いくつかの実施形態では、メモリセルのメモリ素子とセレクタデバイスの両方がデー
タを記憶するために利用される。メモリセルの両方の素子を利用することにより、メモリ
セルは複数ビットのデータを記憶できるようになる。複数ビットのデータを記憶できるメ
モリセルは、マルチレベルセルと称され得る。複数ビットのデータは、整数ではない数の
ビット（例えば、１．５、２．５ビット）を含み得る。複数ビットのデータは、異なるロ
ジックレベル（例えば、００、０１、１０、１１）に対応し得る。例えば、２ビットのデ
ータを４つのロジックレベルでメモリセルに記憶でき、１．５ビットのデータを３つのロ
ジックレベルでメモリセルに記憶することができる。ロジックレベルとビットの他の組み
合わせが使用され得る。ロジックレベルは、メモリセルの異なる閾値電圧（例えば、ＶＴ
Ｈ）と関連付けられてもよく、かつ／または、メモリセルによって示される異なる閾値電
圧特性と関連付けられてもよい。メモリセルは、例えば、特定の閾値電圧を有する、また
は特定の閾値電圧を有するように見えることによって、閾値電圧特性を示し得る。メモリ
セルは、閾値電圧特性を示すときに閾値イベントを経験してもよく、または閾値イベント
を経験しなくてもよい。
【００１０】
メモリ素子は相変化材料（ＰＣＭ）を含み得る。 ＰＣＭがアモルファス状態にあると
き、ＰＣＭは高抵抗を有し得る。これをリセット状態と呼ぶことがある。ＰＣＭが結晶状
態または半結晶状態にあるとき、ＰＣＭは、アモルファス状態にあるときよりも低い抵抗
を有し得る。これは設定状態と呼ばれることがある。いくつかの実施形態において、ＰＣ
Ｍは、異なる抵抗レベルを有し得、かつ異なる設定状態に対応し得る複数の結晶状態を有
し得る。ＰＣＭの結晶状態は、メモリセルにわたって印加される書き込みパルスの電圧お
よび／または電流の大きさに依存し得る。ＰＣＭの状態間の抵抗の変化は、ＰＣＭの閾値
電圧に影響を及ぼし得る。例えば、メモリ素子は、少なくとも部分的にはＰＣＭの結晶状
態に基づいて異なる閾値電圧を示してもよい。
【００１１】
いくつかの実施形態では、セレクタデバイスはメモリ素子とは異なる材料であり得る。
いくつかの実施形態では、セレクタデバイスは、異なるＰＣＭ、カルコゲナイド材料、お
よび／またはカルコゲナイド合金であり得る。セレクタデバイスによって示される閾値電
圧は、メモリセルにわたって印加される読み出しパルスおよび書き込みパルスの相対的な
電圧極性に依存し得る。例えば、セレクタデバイスは、メモリセルが書き込まれ、その後
同じ電圧極性で読み出された場合、読み出されたときに第１の閾値電圧を示してもよい。
セレクタは、メモリセルが書き込まれた後に異なる（例えば、反対の）電圧極性で読み出
された場合、読み出されたときに第２の閾値電圧を示し得る。
【００１２】
メモリ素子の閾値電圧特性は、メモリセルに印加される電圧および／または電流の大き
さに基づき得るし、セレクタデバイスの閾値電圧特性は、メモリセルに印加される電圧極
性に基づき得る。複数の閾値電圧のうちの１つを示すようにプログラムされ得るメモリセ
ルが提供するために、メモリ素子およびセレクタデバイスの閾値電圧特性が組み合わせら
れ得る。これらの複数の閾値電圧は、複数ビットのデータに対応するロジックレベル（例
えば、ＶＴＨ０＝１１、ＶＴＨ１＝１０、ＶＴＨ２＝０１、ＶＴＨ３＝００）に対応する
ために使用され得る。複数のロジックレベルは、メモリセルが複数ビットのデータを記憶
することを可能にし得る。複数ビットのデータのうちの１つまたは複数は、メモリセル内
の異なる物理的位置に記憶され得る。いくつかの実施形態では、１ビットのデータがメモ
リ素子に記憶され、１ビットのデータがセレクタデバイスに記憶される。いくつかの実施
形態では、例えば、メモリ素子が複数の結晶状態を有するとき、複数ビットのデータがメ
モリ素子に記憶されてもよく、１ビットのデータがセレクタデバイスに記憶されてもよい
。メモリ素子とセレクタデバイスとの間の他のデータ分布が使用され得る。
【００１３】
１ビット以上のデータに対応し得るロジック状態がメモリセルに書き込まれ得る。ロジ
ック状態は、異なる電圧および／または電流の大きさで異なる極性の電圧を印加すること
によってメモリセルに書き込まれ得る。メモリセルは、単一極性の電圧を印加することに
よって読み出され得る。書き込みプロトコルおよび読み出しプロトコルは、それぞれ異な
る大きさおよび極性からもたらされる、メモリ素子およびセレクタデバイスの異なる閾値
電圧をそれぞれ利用することができる。メモリセルは、読み出しのために、短く、比較的
低電力のパルスを必要とし得る。いくつかの実施形態において、メモリ素子はカルコゲナ
イド材料を含み得る。いくつかの実施形態において、セレクタデバイスはカルコゲナイド
材料を含み得る。しかしながら、セレクタデバイスのカルコゲナイド材料は、読み出しお
よび／または書き込み中に相変化を起こしてもよく、また、相変化を起こさなくてもよい
。いくつかの実施形態では、カルコゲナイド材料は相変化材料ではない可能性がある。
【００１４】
図１Ａは、本発明の実施形態によるメモリ１００を含む装置を示す。メモリ１００は、
データを記憶するように構成された複数のメモリセルを有するメモリアレイ１６０を含む
。メモリセルは、様々なアクセス線、ワード線（ＷＬ）および／またはビット線（ＢＬ）
を使用することによってアレイ内でアクセスされ得る。メモリセルは、ＮＡＮＤまたはＮ
ＯＲフラッシュセル、相変化メモリセルなどの不揮発性メモリセルであり得、または一般
的に任意のタイプのメモリセルであり得る。メモリアレイ１６０のメモリセルは、メモリ
アレイアーキテクチャに配置されることができる。例えば、一実施形態では、メモリセル
は三次元（３Ｄ）クロスポイントアーキテクチャで配置されている。他の実施形態では、
他のメモリアレイアーキテクチャ、例えば、とりわけシングルデッキクロスポイントアー
キテクチャが使用され得る。メモリセルは、１ビットのデータについてデータを記憶する
ように構成されたシングルレベルセルであり得る。メモリセルは、１ビットを超えるデー
タについてデータを記憶するように構成されたマルチレベルセルでもあり得る。
【００１５】
Ｉ／Ｏバス１２８は、Ｉ／Ｏバス１２８と内部データバス１２２、内部データバス１２
４、および／または内部コマンドバス１２６との間でデータ信号、アドレス情報信号、お
よび他の信号をルーティングするＩ／Ｏ制御回路１２０に接続されている。アドレスレジ
スタ（図示せず）は、一時的に記憶されるアドレス情報をＩ／Ｏ制御回路１２０によって
提供され得る。いくつかの実施形態において、Ｉ／Ｏ制御回路１２０はアドレスレジスタ
を含み得る。Ｉ／Ｏ制御回路１２０は、ステータスレジスタバス１３２を介してステータ
スレジスタ１３４に結合されている。ステータスレジスタ１３４によって記憶されたステ
ータスビットは、メモリ１００に提供される読み出しステータスコマンドに応答してＩ／
Ｏ制御回路１２０によって提供され得る。ステータスビットは、メモリおよびその動作の
様々な態様のステータス状態を示すためにそれぞれの値を有することができる。
【００１６】
メモリ１００は、メモリ１００の動作を制御するために外部からまたはコマンドバス１
２６を介していくつかの制御信号１３８を受信する制御ロジック１１０も含む。制御信号
１３８は、任意の適切なインターフェースプロトコルを用いて実装され得る。例えば、制
御信号１３８は、ダイナミックランダムアクセスメモリおよびフラッシュメモリ（例えば
、ＮＡＮＤフラッシュ）において一般的であるようにピンベースであり得るか、またはオ
ペコードベースであり得る。例示的な制御信号１３８は、クロック信号、読み出し／書き
込み信号、クロックイネーブル信号などを含む。コマンドレジスタ１３６は、Ｉ／Ｏ制御
回路１２０によって受信された情報を記憶し、その情報を制御ロジック１１０に提供する
ために内部コマンドバス１２６に結合される。制御ロジック１１０は、例えば、ステータ
ス状態が変化するにつれてステータスビットを更新するために、ステータスレジスタバス
１３２を介してステータスレジスタ１３４にさらにアクセスし得る。制御ロジック１１０
は、メモリ１００の様々な回路に内部制御信号を提供するように構成され得る。例えば、
メモリアクセスコマンド（例えば、読み出し、書き込み）の受信に応答して、制御ロジッ
ク１１０は、メモリアクセス動作を実行するために様々なメモリアクセス回路を制御する
ための内部制御信号を提供できる。様々なメモリアクセス回路は、メモリアクセス動作中
に使用され、一般に、デコーダ回路、チャージポンプ回路、アクセス線ドライバ、データ
レジスタおよびキャッシュレジスタ、Ｉ／Ｏ回路、ならびに他の回路などの回路を含み得
る。
【００１７】
アドレスレジスタは、ブロック行アドレス信号をデコーダ回路１４０に提供し、列アド
レス信号をデコーダ回路１５０に提供する。デコーダ回路１４０およびデコーダ回路１５
０は、メモリ動作（例えば、読み出しおよび書き込み動作）のためにメモリセルのブロッ
クを選択するために使用され得る。デコーダ回路１４０および／またはデコーダ回路１５
０は、メモリアレイ１６０内の１つ以上のアクセス線に信号を提供してメモリ動作を実行
するように構成された１つ以上のアクセス線ドライバを含むことができる。例えば、読み
出し動作および書き込み動作のために、読み出しパルスおよび書き込みパルスがアクセス
線に提供され得る。アクセス線ドライバは、メモリアレイ１６０のアクセス線に結合され
得る。アクセス線ドライバは、電圧回路１５４によって提供される電圧でアクセス線を駆
動できる。電圧回路１５４は、メモリ１００の動作中、例えばメモリアクセス動作中に使
用される異なる電圧Ｖ１、Ｖ２、…、ＶＮを提供できる。電圧回路１５４によって提供さ
れる電圧Ｖ１、Ｖ２、…、ＶＮは、メモリ１００に提供される電源電圧より高い電圧、メ
モリ１００に提供されるリファレンス電圧（例えば、グラウンド）より低い電圧、並びに
他の電圧を含み得る。
【００１８】
データＩ／Ｏ回路１７０は、制御ロジック１１０から受信した信号に基づいてＩ／Ｏ制
御回路１２０とメモリアレイ１６０との間のデータ転送を容易にするように構成された１
つ以上の回路を含む。様々な実施形態において、データＩ／Ｏ回路１７０は、１つ以上の
センスアンプ、レジスタ、バッファ、およびロジック状態を検知し、メモリアレイ１６０
とＩ／Ｏ制御回路１２０との間のデータ転送を管理するための他の回路を含み得る。例え
ば、書き込み動作中、Ｉ／Ｏ制御回路１２０は、Ｉ／Ｏバス１２８を介して書き込まれる
データを受信し、そのデータを内部データバス１２２を介してデータＩ／Ｏ回路１７０に
提供する。データＩ／Ｏ回路１７０は、デコーダ回路１４０およびデコーダ回路１５０に
よって指定された位置で、制御ロジック１１０によって提供された制御信号に基づいてデ
ータをメモリアレイ１６０に書き込む。読み出し動作中に、データＩ／Ｏ回路は、デコー
ダ回路１４０およびデコーダ回路１５０によって指定されたアドレスで制御ロジック１１
０によって提供される制御信号に基づいてメモリアレイ１６０からデータを読み出す。デ
ータＩ／Ｏ回路は、内部データバス１２２を介して読み出しデータをＩ／Ｏ制御回路に提
供する。その後、Ｉ／Ｏ制御回路１２０は、読み出しデータをＩ／Ｏバス１２８に提供す
る。
【００１９】
いくつかの実施形態では、制御ロジック１１０は、メモリアレイ１６０のメモリセルへ
の書き込み動作中に、第１の電圧（例えば、０Ｖ）が選択されたワードに印加され、かつ
第２の電圧が選択されたビット線に提供されるように、回路（例えば、アクセス線ドライ
バ）を制御する。メモリセルは、選択されたワード線とビット線との交点にあり得る。第
２の電圧は、選択されたワード線およびビット線に対応するアドレスに記憶されるロジッ
ク状態に基づいて、ワード線に提供される電圧より高くても低くてもよい。第２の電圧の
振幅は、選択されたワード線およびビット線に対応するアドレスに記憶されるロジック状
態に基づき得る（例えば、「００」に対して−６Ｖ、「０１」に対して−４Ｖ、「１０」
に対して＋４Ｖ、および「１１」に対して＋６Ｖ）。いくつかの実施形態では、書き込み
動作中に、選択されたビット線に常に特定の電圧が提供され、そのアドレスに記憶される
ロジック状態に基づいて、ワード線にビット線の電圧より高い電圧または低い電圧が提供
される。
【００２０】
いくつかの実施形態では、メモリセルに対する読み出し動作中に、第１の電圧（例えば
、０Ｖ）が選択されたワード線に提供され、第２の電圧（例えば、−５Ｖ、＋５Ｖ）が選
択されたビット線に提供され得る。メモリセルは、選択されたワード線とビット線との交
点にあり得る。第２の電圧は、ワード線に提供される第１の電圧より大きくても小さくて
もよいが、第２の電圧は、あらゆる読み出し動作に対して同じ電圧極性を提供してもよい
。メモリセルのロジック状態は、選択されたビット線に結合されたセンスアンプによって
検知されてもよい。メモリセルの検知されたロジック状態はデータＩ／Ｏ回路１７０に提
供され得る。
【００２１】
図１Ｂは、本発明の一実施形態によるメモリアレイ１６０を説明する。メモリアレイ１
６０は、複数のアクセス線（例えば、アクセス線ＷＬ−０、ＷＬ−１、ＷＬ−２、ＷＬ−
３、ＷＬ−４、およびアクセス線ＢＬ−０、ＢＬ−１、ＢＬ−２、ＢＬ−３、ＢＬ−４）
を含む。メモリセル（図１Ｂには示されていない）はアクセス線の交点にあり得る。メモ
リアレイ１６０の複数の個々のまたはグループのメモリセルは、アクセス線ＷＬ−０、Ｗ
Ｌ−１、ＷＬ−２、ＷＬ−３、ＷＬ−４およびアクセス線ＢＬ−０、ＢＬ−１、ＢＬ−２
、ＢＬ−３、ＢＬ−４を介してアクセス可能である。 データは、メモリセルから読み出
され得、または、メモリセルに書き込まれ得る。デコーダ回路１４０は、複数のアクセス
線ＷＬ−０、ＷＬ−１、ＷＬ−２、ＷＬ−３、ＷＬ−４に結合され、アクセス線ドライバ
２４２、２４３、２４４、２４５、２４６のそれぞれは、各アクセス線ＷＬ−０、ＷＬ−
１、ＷＬ−２、ＷＬ−３、ＷＬ−４のそれぞれをバイアスする。デコーダ回路１５０は、
複数のアクセス線ＢＬ−０、ＢＬ−１、ＢＬ−２、ＢＬ−３、ＢＬ−４にそれぞれ結合さ
れており、アクセス線ドライバ２５２、２５３、２５４、２５５、２５６のそれぞれは、
各アクセス線ＢＬ−０、ＢＬ−１、ＢＬ−２、ＢＬ−３、ＢＬ−４のそれぞれをバイアス
する。
【００２２】
それぞれのアクセス線ＢＬ−０、ＢＬ−１、ＢＬ−２、ＢＬ−３、ＢＬ−４をバイアス
するために、例えば、制御ロジック１１０によってアクセス線ドライバ２５２、２５３、
２５４、２５５、２５６に内部制御信号が提供される。それぞれのワード線ＷＬ−０、Ｗ
Ｌ−１、ＷＬ−２、ＷＬ−３、ＷＬ−４をバイアスするために、例えば、また制御ロジッ
ク１１０によって、アクセス線ドライバ２４２、２４３、２４４、２４５、２４６にも内
部制御信号が提供される。制御ロジック１１０は、読み出し、書き込みなどのコマンドを
受信すると、どのバイアスレベルのどの信号線にどのバイアス信号を提供する必要がある
かを決定するステートマシンであり得る。アクセス線ＷＬ−０、ＷＬ−１、ＷＬ−２、Ｗ
Ｌ−３、ＷＬ−４、ＢＬ−０、ＢＬ−１、ＢＬ−２、ＢＬ−３、ＢＬ−４に提供される必
要があるバイアス信号は、受信したコマンドに応答して実行される動作に依存し得る。
【００２３】
図２は、本開示の一実施形態によるメモリセルのアレイ２００の一部を説明する。いく
つかの実施形態では、図１のメモリアレイ１６０を実装するためにアレイ２００が使用さ
れ得る。図２に示す例では、アレイ２００は、第１の数の導電線２３０−０、２３０−１
、・・・、２３０−Ｎ（例えば、本明細書ではワード線と呼ぶことがあるアクセス線）、
および第２の数の導電線２２０−０、２２０−１、・・・、２２０−Ｍ（例えば、本明細
書ではビット線と呼ぶことがあるアクセス線）を含むクロスポイントアレイである。メモ
リセル２２５は、ワード線２３０−０、２３０−１、・・・、２３０−Ｎとビット線２２
０−０、２２０−１、・・・、２２０−Ｍの交点の各々に位置し、メモリセル２２５は、
２端子アーキテクチャで機能し得る（例えば、特定のワード線２３０−０、２３０−１、
・・・、２３０−Ｎ、およびビット線２２０−０、２２０−１、・・・、２２０−Ｍは、
メモリセル２２５の電極として機能する）。
【００２４】
メモリセル２２５は、抵抗変化型メモリセル（例えば、他の種類のメモリセルの中でも
、ＲＲＡＭセル、ＣＢＲＡＭセル、ＰＣＲＡＭセル、および／またはＳＴＴ−ＲＡＭセル
）とすることができる。メモリセル２２５は、異なるデータ状態にプログラム可能な材料
（例えばカルコゲナイド）を含むことができる。例えば、メモリセル２２５は、セレン（
Ｓｅ）、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、またはそれらの組み
合わせを含み得る組成物を含み得る。他の材料もまた使用され得る。例えば、メモリセル
２２５は、例えば印加された書き込み電圧および／または電流パルスに応答して特定のデ
ータ状態に対応する特定のレベルを記憶するように書き込まれ得る。実施形態は、特定の
１つ以上の材料に限定されない。例えば、材料は、様々なドープ材料または非ドープ材料
の形状をなすカルコゲナイドとすることができる。メモリ素子またはセレクタデバイスを
形成するために使用できる材料の他の例には、とりわけ、二元金属酸化物材料、巨大磁気
抵抗材料、および／または様々なポリマーベースの抵抗変化材料が含まれる。
【００２５】
動作中、アレイ２００のメモリセル２２５は、選択されたワード線２３０−０、２３０
−１、・・・、２３０−Ｎ、および、ビット線２２０−０、２２０−１、・・・、２２０
−Ｍを介して、メモリセル２２５にわたって電圧（例えば、書き込み電圧）を印加するこ
とによって書き込まれ得る。例えば、個々のメモリセルが結合している選択されたワード
線２３０−０、２３０−１、・・・、２３０−Ｎに特定の電圧が印加されたことに応じて
、個々のメモリセルに対応するビット線２２０−０、２２０−１、・・・、２２０−Ｍ上
の電流を検知することによって、メモリセル２２５のデータ状態を決定するために検知（
例えば、読み出し）動作を使用することができる。
【００２６】
図３は、メモリセルのアレイ３００の一部を説明する図である。いくつかの実施形態で
は、図１のメモリアレイ１６０を実装するためにアレイ３００が使用され得る。図３に示
す例では、アレイ３００は、クロスポイントメモリアレイアーキテクチャ（例えば３次元
（３Ｄ）クロスポイントメモリアレイアーキテクチャ）で構成されている。マルチデッキ
クロスポイントメモリアレイ３００は、第１方向に延びるワード線（例えば、２３０−０
、２３０−１、・・・、２３０−Ｎ、および２１２−０、２１２−１、・・・、２１２−
Ｎ）のデッキと第２の方向に延びるビット線（例えば、２２０−０、２２０−１、・・・
、２２０−Ｍ、および２１４−０、２１４−１、・・・、２１４−Ｍ）の間に交互に配置
された（例えばインターリーブされた）、いくつもの一連のメモリセル（例えば、２０５
、２１５、２２５）を含む。例えば、デッキの数は増減され得る。メモリセル２０５、２
２５の各々は、単一のメモリセル２０５、２２５がそれぞれのビット線およびワード線と
直接電気的に結合され、それらと電気的に直列になるように、ワード線（例えば２３０−
０、２３０−１、・・・、２３０−Ｎ、および２１２−０、２１２−１、・・・、２１２
−Ｎ）と、ビット線（例えば２２０−０、２２０−１、・・・、２２０−Ｍ、および２１
４−０、２１４−１、・・・、２１４−Ｍ）の間に構成される。例えば、アレイ３００は
、１つ以上の記憶素子と同程度に細かい粒度で、データ操作（例えば、検知および書き込
み）のためにアクセスすることができる、個別にアドレス指定可能な（例えば、ランダム
アクセス可能な）メモリセルの３次元行列を含むことができる。いくつかの実施形態では
、メモリアレイ３００は、図３の例に示すよりも多いまたは少ないデッキ、ビット線、ワ
ード線、および／またはメモリセルを含むことができる。
【００２７】
図４は、本開示の一実施形態によるメモリアレイ４００の一部の説明である。メモリア
レイ４００の一部は、図１のメモリアレイ１６０に含まれてもよい。メモリアレイ４００
は、第１のアクセス線４０５および第２のアクセス線４３５を含み得る。参照を容易にす
るために、第１のアクセス線はワード線（ＷＬ）４０５と呼ばれることもあり、第２のア
クセス線はビット線（ＢＬ）４３５と呼ばれることもある。図４に示すように、ＷＬ４０
５はページの平面に平行に延び、ＢＬ４３５はＷＬ４０５に垂直にページの平面内に延び
る。メモリセル４４０は、ＷＬ４０５とＢＬ４３５との交点に位置し得る。メモリセル４
４０はセレクタデバイス４１５を含み得る。セレクタデバイス４１５は、第１の電極４１
０によってＷＬ４０５に結合され得、さらに、第２の電極４２０に結合され得る。電極４
２０は、セレクタデバイス４１５をメモリセル４４０に含まれるメモリ素子４２５に結合
することができる。メモリ素子４２５は、第３の電極４３０によってＢＬ４３５に結合さ
れ得る。メモリ素子４２５はカルコゲナイド材料を含み得る。いくつかの実施形態では、
カルコゲナイド材料は相変化材料であり得るが、他の材料が使用され得る。いくつかの実
施形態において、セレクタデバイス４１５はカルコゲナイド材料も含み得る。いくつかの
実施形態において、セレクタデバイス４１５は、動作中に相変化を受けない材料を含み得
る。いくつかの実施形態において、メモリ素子４２５および／またはセレクタデバイス４
１５は、セレン（Ｓｅ）、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、およびそれらの組み合
わせを含み得る三元組成を含み得る。いくつかの実施形態では、メモリ素子４２５および
／またはセレクタデバイス４１５は、シリコン（Ｓｉ）、Ｓｅ、Ａｓ、Ｇｅ、およびそれ
らの組み合わせを含み得る四元組成物を含み得る。他の材料もまた使用され得る。
【００２８】
以下でより詳細に説明されるように、電圧および／または電流は、第１および第２のア
クセス線ＷＬ４０５およびＢＬ４３５を使用してメモリセル４４０に提供され得る。第１
および第２のアクセス線ＷＬ４０５およびＢＬ４３５もまた、メモリセル４４０の電圧お
よび／または電流を検知するために使用され得る。データをメモリセルに書き込むために
電圧および／または電流がメモリセル４４０に提供され得るし、さらに、メモリセル４４
０からデータを読み出すために電圧および／または電流が検知され得る。アクセス線ドラ
イバなどの回路は、メモリセル４４０に電圧を提供するためにアクセス線ＷＬ４０５およ
びＢＬ４３５に結合され得、センス増幅器は、メモリセル４４０の電圧および／または電
流を検知するためにアクセス線ＷＬ４０５および／またはＢＬ４３５に結合され得る。検
知された電圧および／または電流に基づいて、メモリセル４４０によって記憶された１つ
以上のロジック値が決定され得る。
【００２９】
メモリ素子４２５は、書き込み動作によって少なくとも２つの異なるロジック状態（例
えば、「１」、「０」）のうちの１つを記憶するために書き込まれ得る。いくつかの実施
形態において、異なるロジック状態は、メモリ素子４２５の異なる閾値電圧（ＶＴＨ）に
よって表され得る。例えば、「１」ロジック状態は第１のＶＴＨによって表すことができ
、「０」ロジック状態は第２のＶＴＨによって表すことができる。メモリ素子４２５が示
す閾値電圧は、メモリ素子４２５に含まれる相変化材料（ＰＣＭ）の状態（例えば、アモ
ルファスまたは結晶質）に基づき得る。ＰＣＭの状態は、書き込み動作中にメモリセル４
４０に印加される書き込みパルスの電流の大きさに基づき得る。いくつかの実施形態では
、書き込みパルスの電流の大きさを調整するために電圧の大きさが使用され得る。メモリ
素子４２５の状態は、読み出し動作中に読み出しパルスを印加することによって決定され
得る。書き込みパルスおよび読み出しパルスは、第１および第２のアクセス線４０５、４
３５を用いてメモリセル４４０に印加され得る。
【００３０】
セレクタデバイス４１５は、書き込み動作によって少なくとも２つの異なるロジック状
態のうちの１つ（例えば、「１」、「０」）を記憶するように書き込まれ得る。いくつか
の実施形態において、異なるロジック状態は、セレクタデバイス４１５の異なる閾値電圧
（ＶＴＨ）によって表され得る。例えば、「１」ロジック状態は第１のＶＴＨによって表
され得るし、「０」ロジック状態は第２のＶＴＨによって表され得る。セレクタデバイス
４１５が示す閾値電圧は、書き込み動作中にメモリセル４４０に印加される書き込みパル
スの極性と、読み出し動作中にメモリセル４４０に印加される読み出しパルスの極性とに
基づき得る。書き込みパルスおよび読み出しパルスは、第１および第２のアクセス線４０
５、４３５を用いてメモリセル４４０に印加され得る。
【００３１】
いくつかの実施形態では、メモリセル４４０は、ＢＬ４３５とＷＬ４０５との間の二端
子デバイスとして構成され得る。第１の極性の第１の電圧でメモリセル４４０に電圧（例
えば、書き込みパルス）を印加することによって、第１のロジック状態をメモリセル４４
０に書き込むことができる。第２のロジック状態は、第１の極性の第２の電圧でメモリセ
ル４４０に電圧（例えば、書き込みパルス）を印加することによって、メモリセル４４０
に書き込まれ得る。第３のロジック状態は、第１の極性と反対であり得る第２の極性の第
３の電圧で、メモリセル４４０に電圧（例えば、書き込みパルス）を印加することによっ
て、メモリセル４４０に書き込まれ得る。第４のロジック状態は、第２の極性の第４の電
圧でメモリセル４４０に電圧（例えば、書き込みパルス）を印加することによって、メモ
リセル４４０に書き込まれ得る。いくつかの実施形態では、第１および第３の電圧は同じ
大きさであり得る。いくつかの実施形態では、第２および第４の電圧は同じ大きさであり
得る。
【００３２】
メモリセル４４０は、（例えば、ＢＬ４３５およびＷＬ４０５を使用して）メモリセル
４４０に電圧（例えば、読み出しパルス）を印加することによって読み出され得る。いく
つかの実施形態では、メモリセル４４０は、メモリセル４４０に第１の極性で電圧を印加
することによって読み出される。他の実施形態では、メモリセル４４０は、メモリセル４
４０に第２の極性で電圧を印加することによって読み出される。メモリセル４４０は常に
同じ極性で読み出されてもよい。メモリセル４４０が書き込まれたのと同じ電圧極性の電
圧でメモリセル４４０が読み出されるとき、セレクタデバイス４１５は第１のＶＴＨを示
し得る。メモリセル４４０が書き込まれたのと反対の電圧極性の電圧でメモリセル４４０
が読み出されるとき、セレクタデバイス４１５は第２のＶＴＨを示し得る。いくつかの実
施形態では、メモリ素子４２５は、書き込みパルスおよび読み出しパルスの極性にかかわ
らず、同じ閾値電圧を示してもよい。いくつかの実施形態において、メモリ素子４２５の
閾値電圧は、メモリセル４４０に印加される書き込みパルスの大きさに基づいてもよい。
メモリ素子４２５およびセレクタデバイス４１５の閾値電圧に基づく、メモリセル４４０
の異なる閾値電圧は、異なるロジック状態を表すために使用され得る。
【００３３】
メモリセル４４０が２端子デバイスであるとき、端子間の電圧の相対値は、メモリセル
４４０に印加される電圧の大きさと極性を決定する。例えば、ＢＬ４３５に３Ｖの電圧を
提供し、かつＷＬ４０５に０Ｖの電圧を提供することは、ＢＬ４３５に６Ｖの電圧を提供
し、かつＷＬ４０５に３Ｖの電圧を提供することと同じ大きさおよび極性の電圧をもたら
す。いくつかの実施形態では、他の非負電圧（例えば、０Ｖ以上）、負電圧、および／ま
たは正電圧がメモリアクセス線に提供されてもよい。本明細書で使用されるとき、順極性
は、ＢＬ４３５がＷＬ４０５よりも高い電圧に設定されることを示し、逆極性は、ＢＬ４
３５がＷＬ４０５よりも低い電圧に設定されることを示す。しかしながら、「順」および
「逆」極性の使用は一例であり、本発明の実施形態は本明細書に記載の特定の極性方向の
ものに限定されない。
【００３４】
図５は、本開示の一実施形態によるメモリセルのロジック状態に対する閾値電圧の電圧
プロット５００である。図５に示す実施形態では、メモリセルのメモリ素子を２つのロジ
ック状態のうちの１つにプログラムし、メモリセルのセレクタデバイスを２つのロジック
状態のうちの１つにプログラムして２ビットのデータをメモリに記憶することができる。
これは、メモリセルに対する合計４つのロジック状態に対応し得る。本開示の原理を説明
する目的で、本出願は４ロジック状態メモリセルを説明する。しかしながら、２、３、６
、８、または他の数のロジック状態を有するメモリセルを使用することができる。
【００３５】
メモリセルの閾値電圧は、メモリセルの読み出し時に観測される閾値電圧である。メモ
リセルは、読み出されるたびに同じ極性（例えば、順極性）の読み出し電圧を用いて読み
出され得る。メモリセルが読み出し電圧と同じ極性の低電圧で書き込まれたときに、メモ
リセル内にＶＴＨ０が観察され得る。これはロジック状態１１に対応する。低電圧とは、
ＰＣＭメモリ素子を設定状態にプログラムするのに適切な電圧を意味する。例えば、メモ
リセルは、順極性の低電圧で書き込まれ得、その後、順極性で読み出される。いくつかの
実施形態では、複数の低電圧の大きさを使用してメモリセルに読み出しもしくは書き込み
することができる。例えば、いくつかの実施形態では、第１の極性でメモリセルに書き込
むために第１の低電圧の大きさが使用され得、第２の極性でメモリセルに書き込むために
第２の低電圧の大きさが使用され得る。
【００３６】
逆に、メモリセルが読み出し電圧とは反対の極性の低電圧で書き込まれたとき、メモリ
セル内にＶＴＨ１が観察され得る。これはロジック状態１０に対応する。例えば、メモリ
セルは逆極性の低電圧で書き込まれ得、その後、順極性で読み出される。いくつかの実施
形態では、複数の高電圧の大きさを使用してメモリセルに読み出しもしくは書き込みする
ことができる。例えば、いくつかの実施形態では、第１の極性でメモリセルに書き込むた
めに第１の高電圧の大きさが使用され得、第２の極性でメモリセルに書き込むために第２
の高電圧の大きさが使用され得る。
【００３７】
メモリセルが読み出し電圧と同じ極性の高電圧で書き込まれたときに、メモリセル内に
ＶＴＨ２が観察されることがある。これはロジック状態０１に対応する。高電圧とは、Ｐ
ＣＭメモリ素子をリセット状態にプログラムするのに適切な電圧を意味する。例えば、メ
モリセルは、順極性の高電圧で書き込まれ得、その後、順極性で読み出される。
【００３８】
最後に、メモリセルが読み出し電圧と反対の極性の高電圧で書き込まれたときに、メモ
リセル内にＶＴＨ３が観察され得る。これはロジック状態００に対応する。例えば、メモ
リセルは、逆極性の高電圧で書き込まれ得、その後、順極性で読み出される。
【００３９】
図５で説明されるように、いくつかの実施形態では、同じ極性で書き込みと読み出しが
行われるメモリセルと比較して、反対の極性で書き込みと読み出しが行われるメモリセル
では異なる閾値電圧が観察され得る。同じまたは類似の大きさの電圧書き込みパルスが使
用されるときでも、これらの異なる閾値電圧が観察され得る。要約すると、図５に示す実
施形態では、状態１１は、第１の極性の低電圧を印加することによって書き込まれる。状
態１０は、第２の極性の低電圧を印加することによって書き込まれる。状態０１は第１の
極性の高電圧を印加することによって書き込まれ、状態００は第２の極性の高電圧を印加
することによって書き込まれる。異なる閾値電圧へのロジック状態の異なる割り当てが使
用されてもよいことが理解される。例えば、状態０１と状態１０に割り当てられた閾値電
圧は逆にされてもよい。メモリセルによって示される閾値電圧の大きさおよび／または閾
値電圧間の差は、メモリ素子および／またはセレクタデバイスに含まれる材料に、少なく
とも部分的に基づいてもよい。メモリセルの可能なロジック状態の数は、メモリ素子およ
び／またはセレクタデバイスに含まれる材料に、少なくとも部分的に基づいてもよい。メ
モリ素子および／またはセレクタデバイスの物理的形状は、メモリセルの閾値電圧レベル
および／または可能なロジック状態の数に影響を及ぼし得る。
【００４０】
図６は、本開示の一実施形態による４つの例示的な書き込みパルス６０５、６１０、６
１５、６２０の電圧プロット６００である。書き込みパルス６０５、６１０、６１５、６
２０は、書き込み動作中に、図４に示されるメモリセル４４０などのメモリセルにロジッ
ク状態を書き込むために使用され得る。書き込みパルスは、ＢＬに第１の電圧を提供し、
ＷＬに第２の電圧を提供することによって印加され得る。メモリセルが結合され得るアク
セス線に結合された回路は、例えば図１のデコーダ回路１４０および１５０に含まれるア
クセス線ドライバに、第１の電圧を提供するために使用され得る。回路は、制御ロジック
（例えば、図１の制御ロジック１１０）によって提供される内部制御信号によって制御さ
れてもよい。結果としてメモリセルに印加される電圧は、第１の電圧と第２の電圧との間
の差である。書き込みパルスは、いくつかの実施形態では読み出しパルスと同じ継続期間
であり得る。いくつかの実施形態では、継続期間は１０ｎｓ〜５０ｎｓである。いくつか
の実施形態では、継続期間は１〜１００ｎｓである。いくつかの実施形態では、継続期間
は１ｎｓ〜１μｓである。いくつかの実施形態では、メモリセルへの書き込みは、メモリ
セルを読み出すのと同じ時間がかかり得る。図６では方形パルスとして示されているが、
他の形状の書き込みパルスが実装され得る。他の適切な書き込みパルス形状は、三角形、
台形、および／または正弦波を含むが、これらに限定されない。いくつかの実施形態では
、書き込みパルスは前縁および／または後縁を含み得る。
【００４１】
書き込みパルスの極性は、第１の極性または第２の極性（例えば、順極性または逆極性
）のいずれかであり得る。書き込みパルス６０５は、第１の極性（例えば、ビット線に６
Ｖかつワード線に０Ｖ）でメモリセルに電圧ＶＷ３を印加することができる。書き込みパ
ルス６０５の極性は、読み出しパルス（図６には示されていない）の極性と同じでもよい
。これにより、図５に示すメモリセルにロジック状態０１を書き込むことができる。図５
に示すように、書き込みパルス６０５が状態０１をメモリセルに書き込むと、メモリセル
は、読み出し時に閾値電圧ＶＴＨ２を示す。
【００４２】
書き込みパルス６１０は、第１の極性（例えば、ビット線に４Ｖかつワード線に０Ｖ）
でメモリセルに電圧ＶＷ２を印加することができる。書き込みパルス６１０の極性は、読
み出しパルス（図６には示されていない）の極性と同じでもよい。これにより、ロジック
状態１１を図５に示すメモリセルに書き込むことができる。図５に示すように、書き込み
パルス６１０が状態１１をメモリセルに書き込むと、メモリセルは、読み出し時に閾値電
圧ＶＴＨ０を示す。
【００４３】
書き込みパルス６１５は、第２の極性（例えば、ビット線に−４Ｖかつワード線に０Ｖ
、またはビット線に０Ｖかつワード線に４Ｖ）で電圧ＶＷ１をメモリセルに印加し得る。
書き込みパルス６１５は、書き込みパルス６０５、６１０および読み出しパルス（図６に
は示されていない）の反対の極性を有し得る。書き込みパルス６１５は、ロジック状態１
０をメモリセルに書き込むことができる。図５に示すように、書き込みパルス６１５が状
態１０をメモリセルに書き込むと、メモリセルは、読み出し時に閾値電圧ＶＴＨ１を示す
。
【００４４】
書き込みパルス６２０は、第２の極性（例えば、ビット線に−６Ｖかつワード線に０Ｖ
、またはビット線に０Ｖかつワード線に６Ｖ）で電圧ＶＷ０をメモリセルに印加すること
ができる。書き込みパルス６２０は、書き込みパルス６０５、６１０および読み出しパル
ス（図６には示されていない）の反対の極性を有し得る。書き込みパルス６２０は、ロジ
ック状態００をメモリセルに書き込むことができる。図５に示すように、書き込みパルス
６２０が状態００をメモリセルに書き込むと、メモリセルは、読み出し時に閾値電圧ＶＴ
Ｈ３を示す。
【００４５】
いくつかの実施形態では、ＶＷ０およびＶＷ３は同じ電圧の大きさを有し得る。いくつ
かの実施形態では、ＶＷ０およびＶＷ３は異なる大きさを有し得る。ＶＷ０およびＶＷ３
の大きさは、ＰＣＭを完全に溶融するか、またはメモリセルのメモリ素子に含まれるＰＣ
Ｍの少なくとも一部を溶融するように選択され得る。いくつかの実施形態では、ＶＷ１お
よびＶＷ２は同じ電圧の大きさを有し得る。いくつかの実施形態において、ＶＷ１および
ＶＷ２は異なる大きさを有し得る。ＶＷ１およびＶＷ２の大きさは、メモリセルのメモリ
素子に含まれるＰＣＭを結晶化するように選択され得る。
【００４６】
いくつかの実施形態において、２つ以上の異なる閾値電圧に対応し得る２つ以上の状態
は、メモリセルの同じロジック状態に関連付けられ得る。例えば、メモリセルは３つのロ
ジック状態、すなわち状態Ａ、状態Ｂ、および状態Ｃを有することができる。この例では
、図５に示す状態１０および状態０１は、同じロジック状態（例えば、状態Ｂ）に対応し
得、状態Ｂをメモリセルに書き込むために図６に示す書き込みパルス６１０および６１５
の両方が使用され得る。ロジック状態の他の組み合わせが使用されてもよい。いくつかの
実施形態において、３つのロジック状態を有するメモリセルは１．５ビットメモリセルに
対応し得る。同じ状態に対応する、異なる閾値電圧を有する２つ以上のロジック状態は、
いくつかの実施形態において、異なるロジック状態の閾値電圧間に十分な差を提供するた
めに望ましい可能性がある。例えば、図５に示すように、ＶＴＨ１とＶＴＨ２が類似した
値である場合、ＶＴＨ１とＶＴＨ２が同じロジック状態に対応することが望ましい場合が
ある。
【００４７】
図６に示す書き込みパルスは電圧に関してプロットされて記載されているが、書き込み
パルスは電流に関してプロットされて記載されてもよく、本開示の範囲内にある。電圧と
電流は比例し、他の要因がなければいくつかの実施形態では、書き込みパルスの電流を増
加または減少させることは、書き込みパルスの電圧を増加または減少させることと同様の
効果をメモリデバイスの動作に与え得る。
【００４８】
図７Ａ〜図７Ｃは、本開示の実施形態による、例示的な読み出しパルス７０５、７１０
、７１５のそれぞれの電圧プロットである。メモリセルに結合され得るアクセス線に結合
された回路は、読み出しパルスを例えば、図１のデコーダ回路１４０および１５０に含ま
れるアクセス線ドライバに提供するために使用され得る。回路は、制御ロジック（例えば
、図１の制御ロジック１１０）によって提供される内部制御信号によって制御されてもよ
い。読み出しパルスは、ある期間（例えば、１０ｎｓ〜５０ｎｓ、１ｎｓ〜１００ｎｓ、
１ｎｓ〜１μｓ）にわたってメモリセルに印加される電圧ＶＲであり得る。いくつかの実
施形態では、読み出しパルスは、図７Ａに示されるように方形パルス７０５であり得る。
いくつかの実施形態では、図７Ｂに示されるように、読み出しパルスは傾斜７１０であり
得る、すなわち線形に増加する電圧がメモリセルにわたって印加され得る。いくつかの実
施形態では、読み出しパルスは、図７Ｃに示されるように、大きさが増加する２つ以上の
離散電圧が異なる期間にメモリセルに印加される階段７１５であり得る。他の形状の読み
出しパルスも実装され得る。他の適切な読み出しパルス形状としては、三角形、台形、お
よび／または正弦波が挙げられるが、これらに限定されない。いくつかの実施形態では、
読み出しパルスは前縁および／または後縁を含み得る。読み出しパルス７０５、７１０、
７１５はすべて順極性を有するように示されているが、読み出しパルス７０５、７１０、
７１５は逆極性で実装されてもよい。いくつかの実施形態では、読み出しパルスは常に同
じ極性で印加されてもよい（例えば、全ての読み出しパルスは順極性を示す、全ての読み
出しパルスは逆極性を示す）。
【００４９】
いくつかの実施形態では、メモリセルは、図４に説明するメモリセル４４０を使用して
実装され得る。読み出しパルスは、ビット線（例えば、ＢＬ４３５）に第１の電圧を提供
し、対応するワード線（例えば、ＷＬ４０５）に第２の電圧を提供することによって印加
されてもよい。読み出されるメモリセルに関連づけられたビット線に結合されたセンスア
ンプ（図示せず）を用いて、メモリセルを流れる電流を検出することができる。センスア
ンプは、読み出し動作に応答してメモリセルを流れる電流を検知し、メモリセルによって
記憶されたロジック状態を示す出力信号を提供するように構成され得る。センスアンプは
、メモリセルを含むメモリに含まれてもよい。例えば、センスアンプは、メモリアレイに
結合され得るメモリの他の読み出しおよび書き込み回路、デコード回路、レジスタ回路な
どと共に含まれ得る。読み出しパルスがメモリセルに印加されると、読み出しパルスがメ
モリセルの閾値電圧を超えたときに、メモリセルは電流を通す。センスアンプは、メモリ
セルを流れる電流ＩＳを検出することができる。閾値電圧よりも低い読み出しパルスがメ
モリセルに印加されると、メモリセルは電流を通さない。センスアンプは、メモリセルを
流れる電流をほとんどまたは全く検出しないことがある。いくつかの実施形態では、閾値
電流ＩＴＨは、メモリセルによって記憶されたロジック状態を検知するために定義され得
る。閾値電流ＩＴＨは、メモリセルが読み出しパルスに応答して閾値化しないときにメモ
リセルを通過し得る電流よりも大きく設定され得るが、メモリセルが読み出しパルスに応
答して閾値化するときにメモリセルを流れる予想電流以下に設定され得る。すなわち、閾
値電流ＩＴＨは、ビット線および／またはワード線のリーク電流よりも大きくなければな
らない。センスアンプがＩS≧ＩＴＨを検出すると、メモリセルからロジック状態を読み
出すことができる。メモリセルにわたる電流および／または電圧を検出する他の方法が使
用されてもよい。
【００５０】
いくつかの実施形態では、メモリセルのロジック状態を決定するために、閾値イベント
が使用され得る。例えば、図７Ｂに示される傾斜読み出しパルス７１０を使用して、読み
出しパルス７１０が電圧（Ｖ）にあるとき、閾値イベント（例えば、ＩＳ≧ＩＴＨ）が検
出され得る。ＶはＶＲ以下であり得る。閾値イベントが検出されたときのＶの値に少なく
とも部分的に基づいて、メモリセルのロジック状態を決定することができる。この例を続
けると、ＶＲ＝６Ｖ、ＶＴＨ０＝４Ｖ、ＶＴＨ１＝４．５Ｖ、ＶＴＨ２＝５．０Ｖ、およ
びＶＴＨ３＝５．５Ｖであるとする。閾値イベントが検出されたときにＶが５．０Ｖに等
しいか、または５．０Ｖよりわずかに大きい場合、図５に示されるようにメモリセルは状
態０１にあると決定され得る。同様に、読み出しパルスが図７Ｃの読み出しパルス７１５
のような階段である場合、閾値イベントが検出されたときの階段のステップの電圧Ｖを用
いてメモリセルのロジック状態を決定することができる。
【００５１】
いくつかの実施形態では、読み出しパルスが印加されてから閾値イベントが検出（例え
ば、メモリセルにわたる電圧または電流の検出）されるまでの時間が、メモリセルのロジ
ック状態の決定に使用され得る。例えば、ある電圧でメモリセルを閾値化するまでの時間
が既知であり得、および／または読み出しパルス（例えば、電圧傾斜を伴う読み出しパル
ス）のための電圧に達するまでの時間が既知であり得る。図７Ｂに示される読み出しパル
ス７１０のような電圧傾斜読み出しパルスの例に戻ると、電圧傾斜は、０〜１０ｎｓで０
〜４．１Ｖ、１１〜１５ｎｓで４．２〜４．６Ｖ、１６〜２０ｎｓで４．７〜５．１Ｖ、
２１〜３０ｎｓで５．２〜６Ｖであることが既知である可能性がある。閾値イベントが８
ｎｓで検出された場合、メモリセルはＶＴＨ＝４Ｖを有すると決定され、メモリセルのロ
ジック状態は状態１１であると決定される。提供された例は説明目的のためであり、開示
を与えられた例に限定するように解釈されるべきではない。
【００５２】
図７Ａ〜図７Ｃに示される読み出しパルスは電圧に関してプロットされて記載されてい
るが、読み出しパルスは電流に関してプロットされて記載されてもよく、本開示の範囲内
であり得る。電圧と電流は比例し、他の要因がなければ、読み出しパルスの電流を増加ま
たは減少させることは、いくつかの実施形態において書き込みパルスの電圧を増加または
減少させることと同様にメモリデバイスの動作に影響を及ぼし得る。
【００５３】
図５〜図７を参照して記載したように、閾値電圧特性を有するメモリセルと共に、さま
ざまな書き込みおよび読み出しプロトコルが使用され得る。
【００５４】
図８は、本開示の実施形態によるメモリセルに書き込むための方法８００のフローチャ
ートである。いくつかの実施形態では、方法８００は、いくつかの実施形態ではビットに
対応し得るロジック状態をメモリセルに書き込むために、図１のメモリ１００によって使
用され得、メモリセルは、図４に示されるメモリセル４４０によって実装され得る。例え
ば、制御ロジック１１０は、方法８００を実行するためにメモリ１００内の様々な回路に
内部制御信号を提供できる。メモリセルは、図５〜図７に示される閾値電圧特性を示し得
る。いくつかの実施形態では、第１のビットはメモリ素子４２５に記憶され得、第２のビ
ットはセレクタデバイス４１５に記憶され得る。ステップ８０５で、書き込みパルスに対
して電圧が選択される。書き込みパルスの電圧の大きさは、メモリ素子４２５に書き込ま
れる最初のビットに基づいて選択されてもよい。例えば、メモリ素子４２５に「０」を書
き込むために高い大きさが選択され得、「１」を書き込むために低い大きさが選択され得
る。ステップ８１０で、書き込みパルスの極性が選択される。書き込みパルスの極性は、
セレクタデバイス４１５に書き込まれる第２のビットに基づいて選択されてもよい。例え
ば、セレクタデバイス４１５に「１」を書き込むために順極性が選択され得、「０」を書
き込むために逆極性が選択され得る。ステップ８１５で、選択された電圧および極性の書
き込みパルスが印加される。選択された電圧の大きさおよび極性の書き込みパルスは、メ
モリセル４４０にわたって印加することができる。いくつかの実施形態では、書き込みパ
ルスは、ＷＬ４０５およびＢＬ４３５を適切な電圧に充電することによって印加され得る
。書き込みパルスが印加された後、メモリセル４４０は、第１および第２のビットの値に
対応する閾値電圧を示し得る。例えば、メモリセル４４０は、図５に示される閾値電圧の
うちの１つを示し得る。
【００５５】
いくつかの実施形態では、ステップ８０５および８１０は逆の順序で実行されてもよい
。いくつかの実施形態では、ステップ８０５および８１０は同時に実行されてもよい。い
くつかの実施形態では、第１および第２のビットの位置は逆にされ得る。すなわち、第１
のビットがセレクタデバイス４１５に書き込まれてもよく、第２のビットがメモリ素子４
２５に書き込まれてもよい。いくつかの実施形態では、複数のビット、例えば３つ以上の
ロジック状態がメモリ素子４２５に記憶されてもよい。
【００５６】
方法８００は、他の数のビットおよび／またはロジックレベルを有するメモリセルに書
き込むために使用され得る。いくつかの実施形態では、電圧の大きさおよび／または極性
の選択の特定の組み合わせを同じロジック状態に組み合わせることができる。例えば、３
レベルメモリセルの場合、ステップ８１５の後、メモリセル４４０は３つのロジック状態
のみに対応する閾値電圧を示すことがある。この例では、ステップ８０５で選択された特
定の電圧の大きさに対して、ステップ８１０でどの極性が選択されているかにかかわらず
、同じロジック状態がメモリセル４４０に書き込まれ得る。電圧の大きさと極性の他の組
み合わせを使用してもよい。
【００５７】
図９は、本開示の一実施形態によるメモリセルを読み出すための方法９００のフローチ
ャートである。いくつかの実施形態では、方法９００は、メモリセルに書き込むために図
１のメモリ１００によって使用され得、メモリセルは、図４に示すメモリセル４４０によ
って実装され得る。例えば、制御ロジック１１０は、方法９００を実行するためにメモリ
１００内の様々な回路に内部制御信号を提供できる。メモリセルは、図５〜図７に示され
る閾値電圧特性を示し得る。方法９００は、傾斜電圧読み出しパルス（例えば、図７Ｂに
示される読み出しパルス７１０）を使用できる。読み出しパルスは、最大電圧ＶＲまで増
加する電圧レベルを印加することができる。読み出しパルスは、メモリによって読み出し
動作が実行されるたびに同じ極性であり得る。読み出しパルスの最大電圧ＶＲは、メモリ
セル４４０のロジック状態のうちの１つ以上に対する閾値電圧よりも大きくなるように選
択されてもよい。いくつかの実施形態では、読み出しパルスの最大電圧は、任意のロジッ
ク状態においてメモリセルを閾値化するのに十分に高くてもよい。例えば、いくつかの実
施形態では、ＶＲ＝６Ｖ、ＶＴＨ０＝４Ｖ、ＶＴＨ１＝４．５Ｖ、ＶＴＨ２＝５．０Ｖ、
およびＶＴＨ３＝５．５Ｖである。いくつかの実施形態では、ＶＲは、ＶＴＨ２とＶＴＨ
３との間に入るように選択されてもよく、例えば、ＶＲ＝５．２５Ｖである。読み出しパ
ルスの他の最大電圧およびメモリセルの他の閾値電圧分布が使用され得る。
【００５８】
ステップ９０５において、読み出しパルスがメモリセルに印加される。読み出しパルス
の極性は、メモリセルに印加される書き込みパルスと同じ極性でも異なる極性でもよい。
読み出しパルスの電圧は、図７Ｂに示すように線形に傾斜してもよく、または非線形に（
例えば指数関数的に）傾斜してもよい。いくつかの実施形態では、電圧は最大電圧ＶＲま
で上昇する。いくつかの実施形態では、閾値イベントがメモリセル内で検出されるまで電
圧が上昇する。
【００５９】
ステップ９１０において、メモリセルの閾値イベントが検出される。いくつかの実施形
態では、閾値はセンスアンプによって検出され得る。いくつかの実施形態において、電圧
および／または電流は、読み出しパルスおよび／または閾値イベントに応答して検出され
得る。いくつかの実施形態において、ステップ９１０において、メモリセルの閾値イベン
トは検出されない。これらの実施形態では、ＶＲは、メモリセルの最高閾値電圧未満に選
択されていてもよい（例えば、ＶＲ＝６．０ＶかつＶＴＨ３＝６．５Ｖ）。
【００６０】
メモリセルのロジック状態はステップ９１５で決定される。いくつかの実施形態では、
メモリセルのロジック状態は複数のロジック状態のうちの１つであり得る。いくつかの実
施形態において、メモリセルのロジック状態は、メモリセルを閾値化するのに必要とされ
る電圧によって決定される。ステップ９１０で閾値イベントが検出されない実施形態では
、メモリセルは最も高い閾値電圧を有するロジック状態にあると決定することができる。
いくつかの実施形態では、メモリセルを閾値化するのに必要な時間は、メモリセルのロジ
ック状態を決定するために使用され得る。例えば、メモリセルが２〜４ｎｓの間で閾値化
する場合には、状態１１にあったと判断され、メモリセルが８〜１０ｎｓの間に閾値化す
る場合には、状態００にあったと判断される。他の時間分布も可能であり得る。いくつか
の実施形態では、閾値化に必要な時間を使用することは、図７Ｂの読み出しパルス７１０
などの電圧傾斜パルスと共に使用され得る。
【００６１】
メモリセルを読み出すための方法９００は破壊的であり得る。すなわち、読み出しパル
スの印加はメモリセルの閾値電圧を変化させ得、それによりメモリセルのロジック状態を
変化させ得る。その結果、メモリセルのロジック状態は、メモリセルが読み出された後に
再書き込みされなければならない可能性がある。ステップ９１５の後に、メモリセルのロ
ジック状態は再書き込みされ得る。方法８００などの書き込み動作を使用して、ロジック
状態をメモリセルに再書き込みすることができる。
【００６２】
図１０は、本開示の一実施形態によるメモリセルを読み出すための方法１０００のフロ
ーチャートである。いくつかの実施形態では、方法１０００は、メモリセルを読み出すた
めに図１のメモリ１００によって使用され得、メモリセルは、図４に示されるメモリセル
４４０によって実装され得る。メモリセルは、図５〜図７に示される閾値電圧特性を示し
得る。方法１０００は、階段電圧読み出しパルス（例えば、図７Ｃに示される読み出しパ
ルス７１５）を使用し得る。
【００６３】
ステップ１００５において、第１の電圧（例えば４Ｖ）がメモリセルに印加される。ス
テップ１０１０において、閾値イベントが検出され得る。閾値イベントが検出された場合
、ステップ１０３５で第１のロジック状態（例えば、状態１１）を決定することができ、
方法１０００に示す他のステップは省略され得る。
【００６４】
ステップ１０１０において閾値イベントが検出されない場合、ステップ１０１５におい
て、第１の電圧よりも大きい第２の電圧（例えば４．５Ｖ）がメモリセルに印加され得る
。ステップ１０２０で、閾値イベントが検出され得る。閾値イベントが検出された場合、
ステップ１０３５で第２のロジック状態（例えば、状態１０）が決定されてもよく、方法
１０００に示されている他のステップは省略され得る。
【００６５】
ステップ１０１０で閾値イベントが検出されない場合、ステップ１０２５で、第１およ
び第２の電圧よりも大きい第３の電圧（例えば５Ｖ）がメモリセルに印加され得る。ステ
ップ１０３０において、閾値イベントが検出され得る。閾値イベントが検出された場合、
ステップ１０３５で第３のロジック状態（例えば、状態０１）が決定され得る。閾値イベ
ントが検出されない場合、ステップ１０３５で第４のロジック状態（例えば、状態００）
が決定され得る。
【００６６】
いくつかの実施形態では、ステップ１０１０および／またはステップ１０２０で閾値イ
ベントが検出されたとしても、階段電圧読み出しパルスの追加の電圧がメモリセルに印加
され得る。すなわち、追加のステップは方法１０００から省略されない。いくつかの実施
形態では、階段電圧読み出しパルスは、３つより多いかまたは少ない電圧を含み得る。読
み出しパルスに含まれる電圧の数は、メモリセルの可能なロジック状態数に、少なくとも
部分的に基づいて決定され得る。例えば、１．５ビットに対応し得る３つのロジックレベ
ル（例えば、状態Ａ〜Ｃ）を有するメモリセルでは、階段電圧読み出しパルスは２つの電
圧を含み得、ステップ１０２５および１０３０は方法１０００から省略され得る。
【００６７】
メモリセルを読み出すための方法１０００は破壊的であり得る。すなわち、読み出しパ
ルスの印加はメモリセルの閾値電圧を変化させ得、それによりメモリセルのロジック状態
を変化させ得る。その結果、メモリセルのロジック状態は、メモリセルが読み出された後
に再書き込みされなければならない可能性がある。ステップ１０３５の後に、メモリセル
のロジック状態は再書き込みされ得る。方法８００などの書き込み動作を使用して、ロジ
ック状態をメモリセルに再書き込みすることができる。
【００６８】
本開示の原理から逸脱することなく、他の書き込みプロトコルおよび読み出しプロトコ
ル、および／または本明細書に記載のプロトコルに対する修正が使用され得る。例えば、
いくつかの方法では、検知電流および／または電圧は特定の期間に制限されてもよい。期
間は、読み出しパルスの開始から読み出しパルスの開始後のある時点まで（例えば、２０
ｎｓ）であり得る。いくつかの実施形態では、メモリセルは、順極性で読み出され、順極
性または逆極性のいずれかで書き込まれ得る。いくつかの実施形態では、メモリセルは逆
極性で読み出され、順極性または逆極性のいずれかで書き込まれ得る。
【００６９】
いくつかの実施形態では、メモリセルのメモリ素子および／またはセレクタデバイスの
材料は、逆極性で読み出されたときにいくつかのロジック状態の閾値電圧間により大きな
差を示し得る。いくつかの実施形態では、メモリセルのメモリ素子および／またはセレク
タデバイスの材料は、順極性で読み出されたときにいくつかのロジック状態の閾値電圧間
により大きな差を示し得る。読み出しパルスの極性は、閾値電圧間に最大の差をもたらす
ように選択されてもよい。
【００７０】
本発明の実施形態によるメモリは、コンピューティングシステム、電子記憶システム、
カメラ、電話、無線デバイス、ディスプレイ、チップセット、セットトップボックスまた
はゲームシステムを含むがこれらに限定されない、様々な電子デバイスのいずれにも使用
され得る。
【００７１】
本発明の特定の実施形態を例示の目的で説明したが、本発明の精神および範囲から逸脱
することなく様々な修正を加えることができることが以上の説明から理解されるであろう
。従って、本発明は添付の特許請求の範囲による以外には限定されない。
【図１Ａ】
2019532453.tif 000003
【図１Ｂ】
2019532453.tif 000004
【図２】
2019532453.tif 000005
【図３】
2019532453.tif 000006
【図４】
2019532453.tif 000007
【図５】
2019532453.tif 000008
【図６】
2019532453.tif 000009
【図７Ａ】
2019532453.tif 000010
【図７Ｂ】
2019532453.tif 000011
【図７Ｃ】
2019532453.tif 000012
【図８】
2019532453.tif 000013
【図９】
2019532453.tif 000014
【図１０】
2019532453.tif 000015
【国際調査報告】
2019532453.tif 000016
2019532453.tif 000017