(57)【要約】  シフトレジスタ及びその駆動方法、ゲート駆動回路及び表示装置を提供する。該シフトレジスタは、入力信号を第１のノード（Ｎ１）に提供するように配置される入力手段（１１）と、第１の電源電圧端（ＶＧＨ）の電圧を出力端（ＯＵＴＰＵＴ）に提供するように配置されるプルアップ手段（１２）と、第１の電源電圧端又は第２の電源電圧端（ＶＧＬ）の電圧を第２のノード（Ｎ２）に提供するように配置されるプルアップ制御手段（１３）と、第３のクロック信号を出力端に提供するように配置されるプルダウン手段（１４）と、第１の電源電圧端の電圧を第１のノードに提供するように配置されるプルダウン制御手段（１５）と、第３のノード（Ｎ３）の電圧を調節することによって、入力手段の第１のノードに対する漏電を低減するように配置される第１のデノイズ手段（１６）と、第４のノード（Ｎ４）の電圧を調節することによって、プルダウン制御手段の第１のノードに対する漏電を低減するように配置される第２のデノイズ手段（１７）と、を備える。出力端のノイズを低下させ、駆動能力を向上させることができる。
2019532452.tif 000002
【特許請求の範囲】
【請求項１】
シフトレジスタであって、
第１端が前記シフトレジスタの入力端に接続されて前記入力端から入力信号を受信するために用いられ、第２端が第１のクロック信号端に接続され、第３端が第１のノードに接続されて、第１のクロック信号端からの第１のクロック信号の制御により入力信号を第１のノードに提供するように配置される入力手段と、
第１端が第１の電源電圧端に接続され、第２端が第２のノードに接続され、第３端前記シフトレジスタの出力端に接続されて、第２のノードの電圧の制御により前記第１の電源電圧端の電圧を前記出力端に提供するように配置されるプルアップ手段と、
第１端が第２のクロック信号端に接続され、第２端が第１の電源電圧端に接続され、第３端が第２のノードに接続され、第４端が入力端に接続され、第５端が第２の電源電圧端に接続されて、入力信号の制御により前記第１の電源電圧端の電圧を前記第２のノードに提供するか、あるいは第２のクロック信号端からの第２のクロック信号の制御により前記第２の電源電圧端の電圧を前記第２のノードに提供するように配置されるプルアップ制御手段と、
第１端が第１のノードに接続され、第２端が第３のクロック信号端に接続され、第３端が出力端に接続されて、第１のノードの電圧の制御により第３のクロック信号端からの第３のクロック信号を前記出力端に提供するように配置されるプルダウン手段と、
第１端が第１の電源電圧端に接続され、第２端が第１のノードに接続され、第３端が第２のノードに接続されて、第２のノードの電圧の制御により前記第１の電源電圧端の電圧を前記第１のノードに提供するように配置されるプルダウン制御手段と、
第１端が第３のクロック信号端に接続され、第２端が出力端に接続され、第３端が第３のノードに接続されて、前記第３のノードの電圧を調節することによって前記入力手段の第１のノードに対する漏電を低減するように配置される第１のデノイズ手段と、
第１端が第４のノードに接続され、第２端が第１のノードに接続され、第３端が第２の電源電圧端に接続されて、前記第４のノードの電圧を調節することによって前記プルダウン制御手段の第１のノードに対する漏電を低減するように配置される第２のデノイズ手段と、
を備え、
前記第３のノードは第１のデノイズ手段と入力手段との接続点であり、前記第４のノードは第２のデノイズ手段とプルダウン制御手段との接続点であるシフトレジスタ。
【請求項２】
入力手段は、
ゲートが第１のクロック信号端に接続され、第１極が入力端に接続ｓれ、第２極が第３のノードに接続される第１のトランジスタと、
ゲートが第１のクロック信号端に接続され、第１極が第３のノードに接続され、第２極が第１のノードに接続される第２のトランジスタと、
を備える、請求項１に記載のシフトレジスタ。
【請求項３】
プルアップ手段は、
ゲートが第２のノードに接続され、第１極が第１の電源電圧端に接続され、第２極が出力端に接続される第３のトランジスタと、
第１端が第２のノードに接続され、第２端が第１の電源電圧端に接続される第１のコンデンサと、
を備える、請求項２に記載のシフトレジスタ。
【請求項４】
プルアップ制御手段は、
ゲートが入力端に接続され、第１極が第１の電源電圧端に接続され、第２極が第２のノードに接続される第４のトランジスタと、
ゲートが第２のクロック信号端に接続され、第１極が第２のノードに接続され、第２極が第２の電源電圧端に接続される第５のトランジスタと、
を備える、請求項３に記載のシフトレジスタ。
【請求項５】
プルダウン手段は、
ゲートが第１のノードに接続され、第１極が出力端に接続され、第２極が第３のクロック信号端に接続される第６のトランジスタと、
第１端が第１のノードに接続され、第２端が出力端に接続される第２のコンデンサと、
を備える、請求項４に記載のシフトレジスタ。
【請求項６】
プルダウン制御手段は、ゲートが第２のノードに接続され、第１極が第１の電源電圧端に接続され、第２極が第４のノードに接続される第７のトランジスタと、
ゲートが第２のノードに接続され、第１端が第４のノードに接続され、第２端が第１のノードに接続される第８のトランジスタと、
を備える、請求項５に記載のシフトレジスタ。
【請求項７】
第１のデノイズ手段は、
ゲートが出力端に接続され、第１極が第３のクロック信号端に接続され、第２極が第３のノードに接続される第９のトランジスタ
を備える、請求項６に記載のシフトレジスタ。
【請求項８】
第２のデノイズ手段は、
ゲートが第１のノードに接続され、第１極が第４のノードに接続され、第２極が第２の電源電圧端に接続される第１０のトランジスタ
を備える、請求項７に記載のシフトレジスタ。
【請求項９】
前記トランジスタはいずれもＰ型トランジスタである、
請求項２ないし８のいずれか一項に記載のシフトレジスタ。
【請求項１０】
前記第１、第２と第３のクロック信号端の第１、第２と第３のクロック信号のデューティ比はいずれも３３％である、
請求項１に記載のシフトレジスタ。
【請求項１１】
第１の電源電圧端は高電源電圧端であり、第２の電源電圧端は低電源電圧端である、
請求項１に記載のシフトレジスタ。
【請求項１２】
入力手段、プルアップ手段、プルアップ制御手段、プルダウン手段、プルダウン制御手段、第１のデノイズ手段及び第２のデノイズ手段を備えるシフトレジスタに適用される駆動方式であって、
入力手段により入力信号を、第１のノードに提供することと、
プルアップ手段により第１の電源電圧端の電圧を該シフトレジスタの出力端に提供することと、
プルアップ制御手段により第１の電源電圧端の電圧又は第２の電源電圧端の電圧を、第２のノードに提供することと、
プルダウン手段により第３のクロック信号端からの第３のクロック信号を前記出力端に提供することと、
プルダウン制御手段により前記第１の電源電圧端の電圧を前記第１のノードに提供することと、
第１のデノイズ手段により第３のノードの電圧を調節することによって、前記入力手段の第１のノードに対する漏電を低減することと、
第２のデノイズ手段により第４のノードの電圧を調節することによって、前記プルダウン制御手段の第１のノードに対する漏電を低減することと、
を含み、
前記第１のノードは、入力手段、プルダウン手段、プルダウン制御手段と第２のデノイズ手段の接続点であり、前記第２のノードはプルアップ手段とプルアップ制御手段とプルダウン制御手段の接続点であり、前記第３のノードは第１のデノイズ手段と入力手段の接続点であり、前記第４のノードは第２のデノイズ手段とプルダウン制御手段の接続点であり、
前記第１の電源電圧端は高電源電圧端であり、前記第２の電源電圧端は低電源電圧端であり、
前記第３のクロック信号端の第３のクロック信号のデューティ比は３３％である駆動方法。
【請求項１３】
請求項１ないし１１のいずれか一項に記載のシフトレジスタを備えるゲート駆動回路。
【請求項１４】
請求項１３に記載のゲート駆動回路を備える表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１６年８月２９日に出願した中国特許出願第２０１６１０７５４８８３.４号の優先権を主張し、ここで、該中国特許出願に開示された内容全てを本願の一部として援用する。
【０００２】
本開示はシフトレジスタ及びその駆動方法、該シフトレジスタを備えるゲート駆動回路と表示装置に関する。
【背景技術】
【０００３】
薄膜トランジスタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）は産業と生活のそれぞれの領域において広く適用されている。ＴＦＴ−ＬＣＤは、Ｍ×Ｎ点配列の行走査マトリクス表示を採用する。表示の際、ＴＦＴ−ＬＣＤは、駆動回路によって表示パネルにおける各ピクセルが駆動されて表示を行う。ＴＦＴ−ＬＣＤの駆動回路は主にゲート駆動回路とデータ駆動回路を含む。そのうち、データ駆動回路は、クロック信号タイミングに応じて入力されたデータを順次ラッチして、ラッチされたデータをアナログ信号に変換した後に表示パネルのデータラインに入力するために用いられる。ゲート駆動回路は、通常シフトレジスタで実現され、前記シフトレジスタは、クロック信号をターンオン/ターンオフ電圧に変換して、それぞれ表示パネルの各ゲートラインに出力する。表示パネル上の一つのゲートラインは、通常、一つのシフトレジスタ（すなわち、シフトレジスタの一つの段階）とドッキングする。各シフトレジスタに順番にターンオン電圧を出力させることによって、表示パネルにおけるピクセルに対する行走査を実現する。
【０００４】
表示領域において、表示画面を改善し続けて、ユーザー体験を向上するために、高解像度かつ高ピクセル数（Ｐｉｘｅｌｓ Ｐｅｒ Ｉｎｃｈ、ＰＰＩ）表示は研究のホットスポットになる。しかしながら、ピクセル数の向上に伴って、各行のゲートライン駆動のピクセル数も増大し、シフトレジスタの負荷が増大してしまい、よってシフトレジスタの駆動能力を向上させることは必要になる。
【発明の概要】
【０００５】
本開示の少なくとも一実施例は、シフトレジスタ及びその駆動方式を提供する。シフトレジスタ出力端のノイズを低下させ、シフトレジスタの駆動能力を向上させることができる。
【課題を解決するための手段】
【０００６】
本開示の一方面によれば、シフトレジスタであって、
第１端がシフトレジスタの入力端に接続されて該入力端から入力信号を受信するために用いられ、第２端が第１のクロック信号端に接続され、第３端が第１のノードに接続されて、第１のクロック信号端からの第１のクロック信号の制御により入力信号を第１のノードに提供するように配置される入力手段と、
第１端が第１の電源電圧端に接続され、第２端が第２のノードに接続され、第３端が該シフトレジスタの出力端に接続されて、第２のノードの電圧の制御により前記第１の電源電圧端の電圧を前記出力端に提供するように配置されるプルアップ手段と、
第１端が第２のクロック信号端に接続れ、第２端が第１の電源電圧端に接続され、第３端が第２のノードに接続され、第４端が入力端に接続され、第５端が第２の電源電圧端に接続されて、入力信号の制御下により前記第１の電源電圧端の電圧を前記第２のノードに提供するか、あるいは第２のクロック信号端からの第２のクロック信号の制御により前記第２の電源電圧端の電圧を前記第２のノードに提供するように配置されるプルアップ制御手段と、
第１端が第１のノードに接続され、第２端が第３のクロック信号端に接続され、第３端が出力端に接続されて、第１のノードの電圧の制御により第３のクロック信号端からの第３のクロック信号を前記出力端に提供するように配置されるプルダウン手段と、
第１端が第１の電源電圧端に接続され、第２端が第１のノードに接続され、第３端が第２のノードに接続されて、第２のノードの電圧の制御により前記第１の電源電圧端の電圧を前記第１のノードに提供するように配置されるプルダウン制御手段と、
第１端が第３のクロック信号端に接続され、第２端が出力端に接続され、第３端が第３のノードに接続されて、前記第３のノードの電圧を調節することによって前記入力手段の第１のノードに対する漏電を低減するように配置される第１のデノイズ手段と、
第１端が第４のノードに接続され、第２端が第１のノードに接続され、第３端が第２の電源電圧端に接続されて、前記第４のノードの電圧を調節することによって前記プルダウン制御手段の第１のノードに対する漏電を低減するように配置される第２のデノイズ手段と、
を備え、
ここで、第３のノードは第１のデノイズ手段と入力手段との接続点であり、第４のノードは第２のデノイズ手段とプルダウン制御手段との接続点であるシフトレジスタを提供する。
【０００７】
例えば、入力手段は、ゲートが第１のクロック信号端に接続され、第１極が入力端に接続され、第２極が第３のノードに接続される第１のトランジスタ、及びゲートが第１のクロック信号端に接続され、第１極が第３のノードに接続され、第２極が第１のノードに接続される第２のトランジスタを備える。
【０００８】
例えば、プルアップ手段は、ゲートが第２のノードに接続され、第１極が第１の電源電圧端に接続され、第２極が出力端に接続される第３のトランジスタと、第１端が第２のノードに接続され、第２端が第１の電源電圧端に接続される第１のコンデンサと、を備える。
【０００９】
例えば、プルアップ制御手段は、ゲートが入力端に接続され、第１極が第１の電源電圧端に接続され、第２極が第２のノードに接続される第４のトランジスタと、ゲートが第２のクロック信号端に接続され、第１極が第２のノードに接続され、第２極が第２の電源電圧端に接続される第５のトランジスタと、を備える。
【００１０】
例えば、プルダウン手段は、ゲートが第１のノードに接続され、第１極が出力端に接続され、第２極が第３のクロック信号端に接続される第６のトランジスタと、第１端が第１のノードに接続され、第２端が出力端に接続される第２のコンデンサと、を備える。
【００１１】
例えば、プルダウン制御手段は、ゲートが第２のノードに接続され、第１極が第１の電源電圧端に接続され、第２極が第４のノードに接続される第７のトランジスタと、ゲートが第２のノードに接続され、第１端が第４のノードに接続され、第２端が第１のノードに接続される第８のトランジスタと、を備える。
【００１２】
例えば、第１のデノイズ手段は、ゲートが出力端に接続され、第１極が第３のクロック信号端に接続され、第２極は第３のノードに接続される第９のトランジスタを備える。
【００１３】
例えば、第２のデノイズ手段は、ゲートが第１のノードに接続され、第１極が第４のノードに接続され、第２極が第２の電源電圧端に接続される第１０のトランジスタを備える。
【００１４】
例えば、上述のトランジスタはいずれもＰ型トランジスタである。
【００１５】
例えば、上述の第１、第２及び第３のクロック信号端の第１、第２及び第３のクロック信号のデューティ比はいずれも３３％である。
【００１６】
例えば、第１の電源電圧端は高電源電圧端であり、第２の電源電圧端は低電源電圧端である。
【００１７】
本開示の他の一方面によれば、入力手段、プルアップ手段、プルアップ制御手段、プルダウン手段、プルダウン制御手段、第１のデノイズ手段及び第２のデノイズ手段を備えるシフトレジスタに適用される駆動方法であって、
入力手段により入力信号を第１のノードに提供することと、
プルアップ手段により第１の電源電圧端の電圧を該シフトレジスタの出力端に提供することと、
プルアップ制御手段により第１の電源電圧端の電圧又は第２の電源電圧端の電圧を第２のノードに提供することと、
プルダウン手段により第３のクロック信号端からの第３のクロック信号を前記出力端に提供することと、
プルダウン制御手段により前記第１の電源電圧端の電圧を前記第１のノードに提供することと、
第１のデノイズ手段により第３のノードの電圧を調節することによって、前記入力手段の第１のノードに対する漏電を低減することと、
第２のデノイズ手段により第４のノードの電圧を調節することによって、前記プルダウン制御手段の第１のノードに対する漏電を低減することと、
を含み、
ここで、第１のノードは入力手段、プルダウン手段、プルダウン制御手段と第２のデノイズ手段の接続点であり、第２のノードはプルアップ手段、プルアップ制御手段とプルダウン制御手段の接続点であり、第３のノードは第１のデノイズ手段と入力手段の接続点であり、第４のノードは第２のデノイズ手段とプルダウン制御手段の接続点である駆動方法を提供する。
【００１８】
例えば、第１の電源電圧端は高電源電圧端であり、第２の電源電圧端は低電源電圧端である。
【００１９】
例えば、上述の第３のクロック信号端の第３のクロック信号のデューティ比は３３％である。
【００２０】
本開示の他の一方面は、さらに、上述シフトレジスタを備えるゲート駆動回路を提供する。
【００２１】
本開示の他の一方面は、さらに、上述ゲート駆動回路を備える表示装置を提供する。
【００２２】
本開示実施例によるシフトレジスタ及びその駆動方法、該シフトレジスタを備えるゲート駆動回路及び表示装置において、直列トランジスタ構成を採用し、シーケンス制御によって、直列トランジスタの接続点で対応するレベルを投入して駆動トランジスタのゲートレベルの出力段階での漏電流を低下させ、さらにシフトレジスタ出力端のノイズを低下させ、シフトレジスタの駆動能力を向上させる。
【図面の簡単な説明】
【００２３】
【図１】本開示実施例によるシフトレジスタのブロック図を示す。
【図２】本開示実施例によるシフトレジスタの例示的な回路構成図を示す。
【図３】図２におけるシフトレジスタが走査する時のシーケンス図を示す。
【図４】既知のシフトレジスタの回路構成図を示す。
【図５】図２におけるシフトレジスタと図４におけるシフトレジスタは同じ回路パラメーター条件での各自の駆動トランジスタのゲートレベルの比較図を示す。
【図６】図２におけるシフトレジスタと図４におけるシフトレジスタは同じ回路パラメーター条件での各自の駆動トランジスタの出力レベルの比較図を示す。
【発明を実施するための形態】
【００２４】
以下、本開示実施例の図面を参照しながら、本開示実施例における技術案を明確かつ完全に記述する。勿論、記述される実施例は、本開示の一部の実施例であり、全ての実施例ではない。当業者は、本開示の実施例に基づいて創造的な労働をせずに得られる全ての他の実施例は本開示の保護を求める範囲内に属する。
【００２５】
本開示の全ての実施例において採用されるトランジスタは、いずれも薄膜トランジスタ又は電界効果トランジスタあるいは他の同じ特性のデバイスであればよい。本実施例において、各トランジスタのドレーンとソースの接続方式は互いに置き換えてもよい。よって、本開示実施例における各トランジスタのドレーン、ソースは実質的には区別がない。ここで、トランジスタのゲート以外の両極を区分するだけのために、そのうち一方の極をドレーンと称し、他方の極をソースと称する。
【００２６】
本開示はシフトレジスタを提案し、出力端のノイズを効率的に低下させ、シフトレジスタの駆動能力を向上させることができる。
【００２７】
図１は本開示実施例によるシフトレジスタのブロック図を示す。図１に示すように、ある実施例において、該シフトレジスタは、入力手段１１、プルアップ手段１２、プルアップ制御手段１３、プルダウン手段１４、プルダウン制御手段１５、第１のデノイズ手段１６と第２のデノイズ手段１７を備える。
【００２８】
入力手段１１の第１端は該シフトレジスタの入力端ＩＮＰＵＴに接続されて該入力端ＩＮＰＵＴから入力信号を受信することに用いられ、第２端は第１のクロック信号端ＣＫ１に接続され、第３端は第１のノードＮ１に接続される。該入力手段１１は、第１のクロック信号端ＣＫ１における第１のクロック信号の制御により受信した入力信号を第１のノードＮ１に伝送するように配置される。
【００２９】
プルアップ手段１２の第１端は第１の電源電圧端ＶＧＨに接続され、第２端は第２のノードＮ２に接続され、第３端は該シフトレジスタの出力端ＯＵＴＰＵＴに接続される。該プルアップ手段１２は、第２のノードＮ２の電圧の制御により前記第１の電源電圧端の電圧ＶＧＨを前記出力端ＯＵＴＰＵＴに提供するように配置される。
【００３０】
プルアップ制御手段１３の第１端は第２のクロック信号端ＣＫ２に接続され、第２端は第１の電源電圧端ＶＧＨに接続され、第３端は第２のノードＮ２に接続され、第４端は入力端ＩＮＰＵＴに接続され、第５端は第２の電源電圧端ＶＧＬに接続される。該プルアップ制御手段１３は、入力信号の制御により前記第１の電源電圧端ＶＧＨの電圧を前記第２のノードＮ２に提供するか、あるいは第２のクロック信号端からの第２のクロック信号の制御により前記第２の電源電圧端ＶＧＬの電圧を前記第２のノードＮ２に提供するように配置される。
【００３１】
プルダウン手段１４の第１端は第１のノードＮ１に接続され、第２端は第３のクロック信号端ＣＫ３に接続され、第３端は出力端ＯＵＴＰＵＴに接続される。該プルダウン手段１４は、第１のノードＮ１の電圧の制御により第３のクロック信号端ＣＫ３からの第３のクロック信号を前記出力端ＯＵＴＰＵＴに提供するように配置される。
【００３２】
プルダウン制御手段１５の第１端は第１の電源電圧端ＶＧＨに接続され、第２端は第１のノードＮ１に接続され、第３端は第２のノードＮ２に接続される。該プルダウン制御手段１５は、第２のノードＮ２の電圧の制御により前記第１の電源電圧端ＶＧＨの電圧を前記第１のノードＮ１に提供するように配置される。
【００３３】
第１のデノイズ手段１６の第１端は第３のクロック信号端ＣＫ３に接続され、第２端は出力端ＯＵＴＰＵＴに接続され、第３端は第３のノードＮ３に接続される。該第１のデノイズ手段１６は、前記第３のノードＮ３の電圧を調節することによって、前記入力手段１１の第１のノードＮ１に対する漏電を低減するように配置される。
【００３４】
第２のデノイズ手段１７の第１端は第４のノードＮ４に接続され、第２端は第１のノードＮ１に接続され、第３端は第２の電源電圧端ＶＧＬに接続される。該第２のデノイズ手段１７は、前記第４のノードＮ４の電圧を調節することによって、前記プルダウン制御手段１５の第１のノードＮ１に対する漏電を低減するように配置される。
【００３５】
第３のノードＮ３は第１のデノイズ手段１６と入力手段１１との接続点であり、第４のノードＮ４は第２のデノイズ手段１７とプルダウン制御手段１５との接続点である。
【００３６】
第１のデノイズ手段１６と第２のデノイズ手段１７は、入力手段１１とプルダウン制御手段１５の第１のノードＮ１に対する漏電を低減することによって、第１のノードＮ１のレベルを維持し、よって該シフトレジスタの出力端のノイズを低下させる。
【００３７】
上述第１、第２と第３のクロック信号端の第１、第２と第３のクロック信号のデューティ比はいずれも３３％である。
【００３８】
第１の電源電圧端ＶＧＨは高電源電圧端であり、第２の電源電圧端ＶＧＬは低電源電圧端である。
【００３９】
図２は、本開示実施例によるシフトレジスタの例示的な回路構成図を示す。以下、図２におけるトランジスタはいずれもゲートに低レベルが入力されるときオンになるＰ型トランジスタであることを例として説明する。
【００４０】
図２に示すように、ある実施例において、例えば、入力手段１１は第１のトランジスタＭ１及び第２のトランジスタＭ２を備える。第１のトランジスタＭ１のゲートは第１のクロック信号端ＣＫ１に接続され、第１極は入力端ＩＮＰＵＴに接続され、第２極は第３のノードＮ３に接続される。第２のトランジスタＭ２のゲートは第１のクロック信号端ＣＫ１に接続され、第１極は第３のノードＮ３に接続され、第２極は第１のノードＮ１に接続される。第１のクロック信号端ＣＫ１の第１のクロック信号は低レベルである時、第１のトランジスタＭ１と第２のトランジスタＭ２はそれぞれオンになり、入力端ＩＮＰＵＴの入力信号を第１のノードＮ１に伝送する。
【００４１】
ある実施例において、例えば、プルアップ手段１２は第３のトランジスタＭ３と第１のコンデンサＣ１を備える。第３のトランジスタＭ３のゲートは第２のノードＮ２に接続され、第１極は第１の電源電圧端ＶＧＨに接続され、第２極は出力端ＯＵＴＰＵＴに接続される。第１のコンデンサＣ１の第１端は第２のノードＮ２に接続され、第２端は第１の電源電圧端ＶＧＨに接続される。第２のノードＮ２の電圧は低レベルである時、第３のトランジスタＭ３はオンになり、前記第１の電源電圧端の電圧ＶＧＨを前記出力端ＯＵＴＰＵＴに提供する。
【００４２】
ある実施例において、例えば、プルアップ制御手段１３は第４のトランジスタＭ４と第５のトランジスタＭ５を備える。第４のトランジスタＭ４のゲートは入力端ＩＮＰＵＴに接続され、第１極は第１の電源電圧端ＶＧＨに接続され、第２極は第２のノードＮ２に接続される。第５のトランジスタＭ５のゲートは第２のクロック信号端ＣＫ２に接続され、第１極は第２のノードＮ２に接続され、第２極は第２の電源電圧端ＶＧＬに接続される。例えば、第２のクロック信号端ＣＫ２での第２のクロック信号が低レベルである時、第５のトランジスタＭ５はオンになり、前記第２の電源電圧端ＶＧＬの電圧を前記第２のノードＮ２に提供する。入力端ＩＮＰＵＴでの入力信号が低レベルである時、第４のトランジスタＭ４はオンになり、前記第１の電源電圧端ＶＧＨの電圧を前記第２のノードＮ２に提供する。
【００４３】
ある実施例において、例えば、プルダウン手段１４は第６のトランジスタＭ６と第２のコンデンサＣ２を備える。第６のトランジスタＭ６のゲートは第１のノードＮ１に接続され、第１極は出力端ＯＵＴＰＵＴに接続され、第２極は第３のクロック信号端ＣＫ３に接続される。第２のコンデンサＣ２の第１端は第１のノードＮ１に接続され、第２端は出力端ＯＵＴＰＵＴに接続される。第１のノードＮ１の電圧が低レベルである時、第６のトランジスタＭ６はオンになり、第３のクロック信号端ＣＫ３からの第３のクロック信号を前記出力端ＯＵＴＰＵＴに提供する。
【００４４】
ある実施例において、例えば、プルダウン制御手段１５は第７のトランジスタＭ７と第８のトランジスタＭ８を備える。第７のトランジスタＭ７のゲートは第２のノードＮ２に接続され、第１極は第１の電源電圧端ＶＧＨに接続され、第２極は第４のノードＮ４に接続される。第８のトランジスタＭ８のゲートは第２のノードＮ２に接続され、第１端は第４のノードＮ４に接続され、第２端は第１のノードＮ１に接続される。第２のノードＮ２の電圧が低レベルである時、第７のトランジスタＭ７と第８のトランジスタＭ８はそれぞれオンとなり、前記第１の電源電圧端ＶＧＨの電圧を前記第１のノードＮ１に提供する。
【００４５】
ある実施例において、例えば、第１のデノイズ手段１６は、ゲートが出力端ＯＵＴＰＵＴに接続され、第１極が第３のクロック信号端ＣＫ３に接続され、第２極が第３のノードＮ３に接続される第９のトランジスタＭ９を備える。出力端ＯＵＴＰＵＴの出力信号が低レベルであり、かつ第３のクロック信号端ＣＫ３からの第３のクロック信号が低レベルである時、第９のトランジスタＭ９はオンになることで第３のノードＮ３の電圧をプルダウンし、よって上述第２のトランジスタＭ２が第１のノードＮ１に対する漏電を低減し、第１のノードＮ１のレベルに対する影響を低減する。すなわち、駆動トランジスタである第６のトランジスタＭ６のゲートレベルに対する影響を低減し、該シフトレジスタの出力端のノイズを低下させ、駆動トランジスタの駆動能力を向上する。
【００４６】
ある実施例において、例えば、第２のデノイズ手段１７は、ゲートが第１のノードＮ１に接続され、第１極が第４のノードＮ４に接続され、第２極が第２の電源電圧端ＶＧＬに接続される第１０のトランジスタＭ１０を備える。第１のノードＮ１の電圧が低レベルである時、第１０のトランジスタＭ１０はオンになることで第４のノードＮ４の電圧をプルダウンし、よって第１のノードＮ１のレベルが常時低いレベルを保持できるように、上述第８のトランジスタＭ８の第１のノードＮ１に対する漏電を低減し、第１のノードＮ１のレベルに対する影響を低減し、すなわち、駆動トランジスタである第６のトランジスタＭ６のゲートレベルに対する影響を低減し、出力端ノイズを低下させ、駆動トランジスタの駆動能力を向上させる。
【００４７】
図２に示す入力手段１１、プルアップ手段１２、プルアップ制御手段１３、プルダウン手段１４、プルダウン制御手段１５、第１のデノイズ手段１６と第２のデノイズ手段１７の具体的な回路構成は例示に過ぎず、各手段は、それぞれ各自の機能を実現できる限り、他の適当な回路構成を採用してもよいことは、理解すべきである。本発明はこれを制限しない。
【００４８】
図３は、図２におけるシフトレジスタを走査する時のシーケンス図を示す。以下、図２と図３を参照して、本開示実施例によるシフトレジスタの走査時の具体的な動作手順を説明する。
【００４９】
本実施例において、第１の電源電圧端ＶＧＨは高電源電圧端であり、第２の電源電圧端ＶＧＬは低電源電圧端である。
【００５０】
第１段階ｔ１（入力段階）では、入力端ＩＮＰＵＴに入力される信号と第１のクロック信号端ＣＫ１の第１のクロック信号は低レベルＶＬ（本実施例において第２の電源電圧端ＶＧＬのレベルも代表する）であり、第３のクロック信号端ＣＫ３の第３のクロック信号は高レベルＶＨ（本実施例において第１の電源電圧端ＶＧＨのレベルも代表する）である。第１のトランジスタＭ１と第２のトランジスタＭ２はオンとなり、入力端ＩＮＰＵＴの低レベル信号を第１のノードＮ１に伝送し、この時第１のノードＮ１は低レベルである。Ｐ型トランジスタで低レベルを伝送する場合、閾値ロスが発生するため、第１のノードＮ１のレベルはＶＬ+|ｖｔｈＰ|であり、ただしｖｔｈＰはトランジスタの閾値電圧（本実施例において全てのトランジスタの閾値電圧が等しいと想定する）である。第１のノードＮ１が低レベルであるため、駆動トランジスタである第６のトランジスタＭ６はオンになる。第３のクロック信号端ＣＫ３の第３のクロック信号が高レベルＶＨであるため、出力端ＯＵＴＰＵＴは高レベルの出力信号を出力する。同時に、入力端ＩＮＰＵＴで入力される信号が低レベルであるため、第４のトランジスタＭ４はオンになり、第２のノードＮ２のレベルを第１の電源電圧端ＶＧＨの高レベルに引き、第３のトランジスタＭ３はオフになる。
【００５１】
第２段階ｔ２（プルダウン段階）では、入力端ＩＮＰＵＴに入力される信号と第１のクロック信号端ＣＫ１の第１のクロック信号は高レベルＶＨであり、第３のクロック信号端ＣＫ３の第３のクロック信号は低レベルＶＬである。ｔ１段階で第６のトランジスタＭ６がオンになり、第３のクロック信号端ＣＫ３の第３のクロック信号が低レベルであるため、出力端ＯＵＴＰＵＴは低レベルの出力信号を出力する。第１のクロック信号端ＣＫ１の第１のクロック信号が高レベルであるため、第１のトランジスタＭ１と第２のトランジスタＭ２はオフになる。第２のノードＮ２のレベルがｔ１段階では高レベルに引かれるため、第７のトランジスタＭ７と第８のトランジスタＭ８はオフとになり、第６のトランジスタＭ６のゲートはフローティング状態である。コンデンサは、その両端の電圧差をそのまま保持する特性を持つので、第２のコンデンサＣ２の両端の電圧差（ＶＬ+|ＶｔｈＰ|-ＶＨ）がそのまま保持され、よって第１のノードＮ１のレベルは出力端ＯＵＴＰＵＴのレベルの低下と共に低下し、最後に２ＶＬ+|ＶｔｈＰ|-ＶＨに安定される。第６のトランジスタＭ６は線形領域で動作されて、第３のクロック信号端ＣＫ３の第３のクロック信号を閾値ロスなしに出力端ＯＵＴＰＵＴに伝送し、出力端ＯＵＴＰＵＴの出力信号のレベルはＶＬである。この間に、低レベルの出力端ＯＵＴＰＵＴの出力信号は第９のトランジスタＭ９をターンオンさせ、第３のノードＮ３のレベルをプルダウンして、第２のトランジスタＭ２の漏電流を低減することによって、第１のノードＮ１のレベルに対する影響を低減する。すなわち、駆動トランジスタ（第６のトランジスタＭ６）のゲートレベルに対する影響を低減して、該シフトレジスタの出力端のノイズを低下させる。同時に、第１のノードＮ１のレベルは低レベルであり、第１０のトランジスタＭ１０はオンになって、第４のノードＮ４のレベルをプルダウンさせることによって、第８のトランジスタＭ８の漏電流を低減し、よって第１のノードＮ１のレベルが常時低いレベルを保持できるように、第１のノードＮ１のレベルに対する影響を低減する。すなわち、駆動トランジスタ（第６のトランジスタＭ６）のゲートレベルに対する影響を低減し、出力端ノイズを低下させ、駆動トランジスタの駆動能力を向上させる。
【００５２】
第３段階ｔ３（プルアップ段階）は、２つのサブ段階に分割される。第１サブ段階では、第３のクロック信号端ＣＫ３の第３のクロック信号は高レベルＶＨに立ち上がり、第２のコンデンサＣ２はその両端電圧差をそのまま保持する特性をもつので、第１のノードＮ１のレベルもＶＬ+|ＶｔｈＰ|に立ち上がる。第６のトランジスタＭ６はターンオン状態のままであり、出力端ＯＵＴＰＵＴの出力信号のレベルを第３のクロック信号端ＣＫ３の第３のクロック信号の高レベルＶＨまでプルアップさせる。第２サブ段階では、第２のクロック信号端ＣＫ２の第２のクロック信号が低レベルに立ち下がって、第５のトランジスタＭ５がオンになり、第２のノードＮ２のレベルがプルダウンされて、第３のトランジスタＭ３がオンになり、出力端ＯＵＴＰＵＴの出力信号のレベルが高レベルＶＨを保持する。同時に、第７のトランジスタＭ７と第８のトランジスタＭ８がオンになって、第１のノードＮ１のレベルを高レベルＶＨに引き、第６のトランジスタＭ６がオフされる。
【００５３】
第４段階ｔ４（保持段階）では、第２のクロック信号端ＣＫ２の第２のクロック信号は周期的に低レベルに立ち下がり、第２のノードＮ２のレベルを低レベルに保持させるので、第３のトランジスタＭ３はオン状態を保持し、出力端ＯＵＴＰＵＴの出力信号のレベルを高レベルＶＨに安定させる。第２のノードＮ２の低レベルは第７のトランジスタＭ７と第８のトランジスタＭ８をオンにし、第１のノードＮ１のレベルを高レベルＶＨに安定させる。第１のクロック信号端ＣＫ１の第１のクロック信号は周期的に低レベルに立ち下がり、第１のトランジスタＭ１と第２のトランジスタＭ２もオンにし、第１のノードＮ１のレベルを高レベルＶＨに安定させる。よって、出力端ＯＵＴＰＵＴの安定的な出力を保証し、ノイズを低下させる。
【００５４】
その後、次のフレームが来るまで、前記シフトレジスタは入力端ＩＮＰＵＴの低レベル信号を受信した後、新たに上述各段階を実行する。
【００５５】
上述第１、第２と第３のクロック信号端の第１、第２と第３のクロック信号のデューティ比はいずれも３３％である。
【００５６】
本開示実施例によるシフトレジスタは、直列トランジスタ構成（例えば、Ｍ１とＭ２とは直列で、Ｍ７とＭ８とは直列である）を採用し、シーケンス制御によって、直列トランジスタの接続点（例えば、Ｎ３、Ｎ４）に対応するレベルを投入してその漏電流を低減し（例えば、第２のトランジスタＭ２の漏電流と第８のトランジスタＭ８の漏電流を低減し）、プルダウン段階（すなわち、出力段階）の駆動トランジスタのゲートレベル（すなわち、第１のノードＮ１のレベル）に対する影響を低下させ、さらに出力端ノイズを解消し、シフトレジスタの駆動能力を向上させる。
【００５７】
本開示は、さらに、上述シフトレジスタの駆動方式を提供する。以下、図１と図３を参照して該方法を説明する。ある実施例において、例えば、図１に示すように、シフトレジスタは、入力手段１１、プルアップ手段１２、プルアップ制御手段１３、プルダウン手段１４、プルダウン制御手段１５、第１のデノイズ手段１６と第２のデノイズ手段１７を備える。該シフトレジスタの駆動方法は、
入力手段１１により入力信号を第１のノードＮ１に提供することと、
プルアップ手段１２により第１の電源電圧端ＶＧＨの電圧を該シフトレジスタの出力端ＯＵＴＰＵＴに提供することと、
プルアップ制御手段１３により第１の電源電圧端ＶＧＨの電圧又は第２の電源電圧端ＶＧＬの電圧を第２のノードＮ２に提供することと、
プルダウン手段１４により第３のクロック信号端ＣＫ３からの第３のクロック信号を前記出力端ＯＵＴＰＵＴに提供することと、
プルダウン制御手段１５により前記第１の電源電圧端ＶＧＨの電圧を前記第１のノードＮ１に提供することと、
第１のデノイズ手段１６により第３のノードＮ３の電圧を調節することによって、前記入力手段１１に第１のノードＮ１に対する漏電を低減することと、
第２のデノイズ手段１７により第４のノードＮ４の電圧を調節することによって、前記プルダウン制御手段１５の第１のノードＮ１に対する漏電を低減することと、
を含み、
ここで、第１のノードＮ１は入力手段１１、プルダウン手段１４、プルダウン制御手段１５と第２のデノイズ手段１７の接続点であり、第２のノードはプルアップ手段１２、プルアップ制御手段１３とプルダウン制御手段１５の接続点であり、第３のノードＮ３は第１のデノイズ手段１６と入力手段１１の接続点であり、第４のノードＮ４は第２のデノイズ手段１７とプルダウン制御手段１５の接続点である。
【００５８】
本実施例において、第１の電源電圧端ＶＧＨは高電源電圧端であり、第２の電源電圧端ＶＧＬは低電源電圧端であり、前記第３のクロック信号端ＣＫ３の第３のクロック信号のデューティ比は３３％である。
【００５９】
図４は、従来のシフトレジスタの回路構成図を示し、図５-６は、それぞれ図２におけるシフトレジスタと図４におけるシフトレジスタは同じ回路パラメーター条件での各自の駆動トランジスタのゲートレベルと出力レベルの比較図を示す。図５-６に示すように、本開示実施例のシフトレジスタと図４に示す従来のシフトレジスタの駆動能力とを比較すれば分かるように、デバイスサイズ、デバイスモデル、駆動パルス幅、負荷（１０ｋΩ、６０ＰＦ）が同じである条件の場合、出力段階では、本開示実施例のシフトレジスタにおける駆動トランジスタのゲートレベルは、該従来のシフトレジスタの駆動トランジスタのゲートレベルより、低電位保持効果に優れている。よって、本開示実施例のシフトレジスタにおける駆動トランジスタの出力レベルは該従来のシフトレジスタの駆動トランジスタの出力レベルと比べると、その遅延も対応に小さい。
【００６０】
本開示実施例によるシフトレジスタは、直列トランジスタ構成を採用し、シーケンス制御によって、直列トランジスタの接続点で対応するレベルを投入してその漏電流を低減し、プルダウン段階（すなわち、出力段階）の駆動トランジスタのゲートレベルに対する影響を低下させ、さらに出力端ノイズを解消し、シフトレジスタの駆動能力を向上させる。
【００６１】
本開示実施例は、さらに、上述した実施例におけるシフトレジスタを備えるゲート駆動回路を提供する。前記ゲート駆動回路におけるシフトレジスタは、上述実施例におけるシフトレジスタと同じ長所を持つため、ここで説明を省略する。
【００６２】
本開示実施例は、さらに、上述した実施例におけるゲート駆動回路を備える表示装置を提供する。例示的には、表示装置は、有機発光ダイオード表示パネル、電子ペーパー、携帯電話、パネルコンピューター、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲーターなど、表示機能を持ついずれの製品又は部品であればよい。
【００６３】
本開示実施例によるシフトレジスタ及びその駆動方法、該シフトレジスタを備えるゲート駆動回路及び表示装置において、直列トランジスタ構成を採用し、シーケンス制御によって、直列トランジスタの接続点で対応するレベルを投入して駆動トランジスタのゲートレベルの出力段階の漏電流を低下させ、さらにシフトレジスタの出力端のノイズを低下させ、シフトレジスタの駆動能力を向上させる。
【００６４】
ここまで説明したのは、本開示の具体的な実施方式に過ぎず、本開示の保護範囲はそれに限られない。当業者が本開示が開示した技術範囲内に容易に想定できる変更又は置換えは、本開示の保護範囲内に入るべきである。よって、本開示の保護範囲は、前記のクレームの保護範囲に従うべきである。
【符号の説明】
【００６５】
１１  入力手段
１２  プルアップ手段
１３  プルアップ制御手段
１４  プルダウン手段
１５  プルダウン制御手段
１６  デノイズ手段
１７  デノイズ手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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2019532452.tif 000010
2019532452.tif 000011
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