(57)【要約】  装置は、第１のクロック（図３、ＡＤＣ出力クロック）に基づいて生成される並列信号（図４、２１４）を受け取るように構成される判定帰還型等化器（図２、２０６、図４、２０６）を含む。判定帰還型等化器は、第１のクロックの第１のクロックサイクル（図３、３０６）期間に並列信号によって提供される並列符号（図３、ＡＤＣ［０：Ｎ−１］）の第１の組のうちの第１の符号（図３、ＡＤＣ［０］）を受け取るように構成される第１の等化ブロック（図４、ＤＦＥ［０］）を含む。第１の等化ブロックによって、第１の符号に判定帰還型等化が実施され、第２の等化ブロックに第１の判定（図４、４２２、Ｄ［０］）を提供する。第２の等化ブロック（図４、ＤＦＥ［１］）は、並列符号の第１の組のうちの第２の符号（図３、ＡＤＣ［１］）を受け取り、第１の等化ブロックから受け取った第１の判定を使用して第２の符号に判定帰還型等化を実施して、第１のクロックサイクル期間に第２の判定（図４、４２２、Ｄ［１］）を提供するように構成される。【選択図】図４
2019513333.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロックに基づいて生成される並列信号を受け取るように構成される判定帰還型等化器を備える装置であって、前記判定帰還型等化器が、
前記第１のクロックの第１のクロックサイクル期間に前記並列信号によって提供される並列符号の第１の組のうちの第１の符号を受け取り、
前記第１の符号に判定帰還型等化を実施して、第２の等化ブロックに第１の判定を提供する
ように構成される第１の等化ブロックと、
並列符号の前記第１の組のうちの第２の符号を受け取り、
前記第１の等化ブロックから受け取った前記第１の判定を使用して前記第２の符号に判定帰還型等化を実施して、前記第１のクロックサイクル期間に第２の判定を提供する
ように構成される前記第２の等化ブロックと
を含む、装置。
【請求項２】
前記判定帰還型等化器が、
並列符号の前記第１の組のうちの第３の符号を受け取り、
前記第３の符号に判定帰還型等化を実施して、前記第１のクロックサイクル期間に記憶要素に第３の判定を提供する
ように構成される第３の等化ブロックと、
前記第３の等化ブロックに結合され、前記第３の等化ブロックから受け取った前記第３の判定を前記第１の等化ブロックに提供するように構成される第１の記憶要素と
を含む、請求項１に記載の装置。
【請求項３】
前記第１の等化ブロックが、
前記クロックの第２のクロックサイクル期間に前記並列信号によって提供される並列符号の第２の組のうちの第４の符号を受け取り、
前記記憶要素から受け取った前記第３の判定を使用して前記第４の符号に判定帰還型等化を実施して、前記第２のクロックサイクル期間に前記第１の記憶要素から受け取った前記第３の判定を使用して決定された第４の判定を提供する
ように構成される、請求項２に記載の装置。
【請求項４】
前記第１の記憶要素がフリップフロップである、請求項２または３に記載の装置。
【請求項５】
前記第１、第２、および第３の等化ブロックの各々が、
以前に検出した符号に基づいた判定を受け取るように構成される選択線入力と、
前記選択線入力を使用して投機的経路からの出力を選択するための複数の前記投機的経路に結合される選択要素と
を含む、請求項２に記載の装置。
【請求項６】
前記選択要素がマルチプレクサである、請求項５に記載の装置。
【請求項７】
前記第１の等化ブロックにより提供される前記第１の判定と、前記第２の等化ブロックにより提供される前記第２の判定との間の遅延が、前記第２の等化ブロックの前記マルチプレクサによって引き起こされる、請求項６に記載の装置。
【請求項８】
前記第１の記憶要素が、前記フリップフロップをトリガする前記クロックの次のクロックエッジの前の、前記フリップフロップの少なくともセットアップ時間に、前記第３の等化ブロックから前記第３の判定を受け取るように構成され、
前記第１の等化ブロックが、前記次のクロックエッジ後の、前記フリップフロップの少なくともクロック−Ｑ時間に前記第４の符号を受け取るように構成される、請求項７に記載の装置。
【請求項９】
前記並列信号によって提供される符号がＰＡＭ−４符号である、請求項１に記載の装置。
【請求項１０】
前記並列信号が、符号速度を有する入力信号を使用して、アナログ−デジタル変換器（ＡＤＣ）によって提供され、
前記符号速度が、前記第１のクロックのクロック速度のＮ倍であり、
Ｎが、前記並列信号によって提供される並列符号の数である、請求項１に記載の装置。
【請求項１１】
方法であって、
第１のクロックに基づいて生成される並列信号を提供することと、
第１の等化ブロックによって、前記第１のクロックの第１のクロックサイクル期間に、前記並列信号によって提供される並列符号の第１の組のうちの第１の符号を受け取ることと、
前記第１の等化ブロックによって、前記第１の符号に判定帰還型等化を実施して、第２の等化ブロックに第１の判定を提供することと、
前記第２の等化ブロックによって、並列符号の前記第１の組のうちの第２の符号を受け取ることと、
前記第２の等化ブロックによって、前記第１の等化ブロックから受け取った前記第１の判定を使用して前記第２の符号に判定帰還型等化を実施して、前記第１のクロックサイクル期間に第２の判定を提供することと
を含む、方法。
【請求項１２】
第３の等化ブロックによって、並列符号の前記第１の組のうちの第３の符号を受け取ることと、
前記第３の等化ブロックによって、前記第３の符号に判定帰還型等化を実施して、前記第１のクロックサイクル期間に記憶要素に第３の判定を提供することと、
前記第１の記憶要素によって、前記第３の等化ブロックから受け取った前記第３の判定を前記第１の等化ブロックに提供することと
をさらに含む、請求項１１に記載の方法。
【請求項１３】
前記第１の等化ブロックによって、前記クロックの第２のクロックサイクル期間に、前記並列信号によって提供される並列符号の第２の組のうちの第４の符号を受け取ることと、
前記第１の等化ブロックによって、前記記憶要素から受け取った前記第３の判定を使用して前記第４の符号に判定帰還型等化を実施して、前記第２のクロックサイクル期間に前記第１の記憶要素から受け取った前記第３の判定を使用して決定された第４の判定を提供することと
をさらに含む、請求項１２に記載の方法。
【請求項１４】
前記第１の記憶要素がフリップフロップである、請求項１２に記載の方法。
【請求項１５】
前記第２の等化ブロックの選択要素によって、前記第２の等化ブロックにより受け取った前記第１の判定を使用して複数の投機的経路からの出力を選択すること
をさらに含む、請求項１２に記載の方法。
【請求項１６】
前記選択要素がマルチプレクサである、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の例は、一般的に、集積回路（「ＩＣ」）に関し、詳細には、判定帰還型等化器を含むＩＣに関する実施形態に関する。
【背景技術】
【０００２】
より大きいデータスループットについての要求を満たすためにデータ速度が増加すると、通信チャネルを通って送信される信号は、符号間干渉（ＩＳＩ）などの通信チャネルの周波数依存性信号損失、ならびにクロストーク、エコー、信号分散、および歪などの他のノイズによって、破損しやすい場合が増える。判定帰還型等化器（ＤＦＥ）は、受信信号からの、以前に判定した符号に基づいた帰還ループを使用することによって、ＩＳＩおよび他のノイズを除去するために使用することができる。しかし、従来型のＤＦＥは、通信チャネルのボーレートである、単一の符号期間（「単位間隔」またはＵＩとも呼ばれる）における符号についてのＩＳＩ除去を実施することに限定される。このタイミング制約は、ＤＦＥの動作を制限する可能性がある。
【０００３】
したがって、より大きいスループットについての高まる要求を満たすのを容易にする、判定帰還型等化器を実装する改善した方法を提供することが望ましく有用となる。
【発明の概要】
【０００４】
本開示に従ういくつかの実施形態では、装置は、第１のクロックに基づいて生成される並列信号を受け取るように構成される判定帰還型等化器を含む。判定帰還型等化器は、第１のクロックの第１のクロックサイクル期間に並列信号によって提供される並列符号の第１の組のうちの第１の符号を受け取り、第１の符号に判定帰還型等化を実施して、第２の等化ブロックに第１の判定を提供するように構成される、第１の等化ブロックを含む。第２の等化ブロックは、並列符号の第１の組のうちの第２の符号を受け取り、第１の等化ブロックから受け取った第１の判定を使用して第２の符号に判定帰還型等化を実施して、第１のクロックサイクル期間に第２の判定を提供するように構成される。
【０００５】
いくつかの実施形態では、判定帰還型等化器は、並列符号の第１の組のうちの第３の符号を受け取り、第３の符号に判定帰還型等化を実施して、第１のクロックサイクル期間に記憶要素に第３の判定を提供するように構成される、第３の等化ブロックを含む。判定帰還型等化器は、第３の等化ブロックに結合され、第３の等化ブロックから受け取った第３の判定を第１の等化ブロックに提供するように構成される、第１の記憶要素をさらに含む。
【０００６】
いくつかの実施形態では、第１の等化ブロックは、クロックの第２のクロックサイクル期間に並列信号によって提供される並列符号の第２の組のうちの第４の符号を受け取り、記憶要素から受け取った第３の判定を使用して第４の符号に判定帰還型等化を実施して、第２のクロックサイクル期間に第１の記憶要素から受け取った第３の判定を使用して決定された第４の判定を提供するように構成される。
【０００７】
いくつかの実施形態では、第１の記憶要素はフリップフロップである。
【０００８】
いくつかの実施形態では、第１、第２、および第３の等化ブロックの各々は、以前に検出した符号に基づいた判定を受け取るように構成される選択線入力、ならびに選択線入力を使用して投機的経路からの出力を選択するための複数の投機的経路に結合される選択要素を含む。
【０００９】
いくつかの実施形態では、選択要素はマルチプレクサである。
【００１０】
いくつかの実施形態では、第１の等化ブロックにより提供される第１の判定と、第２の等化ブロックにより提供される第２の判定との間の遅延は、第２の等化ブロックのマルチプレクサによって引き起こされる。
【００１１】
いくつかの実施形態では、第１の記憶要素は、フリップフロップをトリガするクロックの次のクロックエッジの前の、フリップフロップの少なくともセットアップ時間に、第３の等化ブロックからの第３の判定を受け取るように構成され、第１の等化ブロックは、次のクロックエッジ後の、フリップフロップの少なくともクロック−Ｑ時間に第４の符号を受け取るように構成される。
【００１２】
いくつかの実施形態では、並列信号によって提供される符号は、ＰＡＭ−４符号である。
【００１３】
いくつかの実施形態では、並列信号は、符号速度を有する入力信号を使用して、アナログ−デジタル変換器（ＡＤＣ）によって提供される。符号速度は、第１のクロックのクロック速度のＮ倍であり、Ｎは、並列信号によって提供される並列符号の数である。
【００１４】
本開示に従ういくつかの実施形態では、方法は、第１のクロックに基づいて生成される並列信号を提供することと、第１の等化ブロックによって、第１のクロックの第１のクロックサイクル期間に、並列信号によって提供される並列符号の第１の組のうちの第１の符号を受け取ることと、第１の等化ブロックによって、第１の符号に判定帰還型等化を実施して、第２の等化ブロックに第１の判定を提供することと、
第２の等化ブロックによって、並列符号の第１の組のうちの第２の符号を受け取ることと、第２の等化ブロックによって、第１の等化ブロックから受け取った第１の判定を使用して第２の符号に判定帰還型等化を実施して、第１のクロックサイクル期間に第２の判定を提供することとを含む。
【００１５】
いくつかの実施形態では、方法は、第３の等化ブロックによって、並列符号の第１の組のうちの第３の符号を受け取ることと、第３の等化ブロックによって、第３の符号に判定帰還型等化を実施して、第１のクロックサイクル期間に記憶要素に第３の判定を提供することと、第１の記憶要素によって、第３の等化ブロックから受け取った第３の判定を第１の等化ブロックに提供することとを含む。
【００１６】
いくつかの実施形態では、方法は、第１の等化ブロックによって、クロックの第２のクロックサイクル期間に、並列信号によって提供される並列符号の第２の組のうちの第４の符号を受け取ることと、第１の等化ブロックによって、記憶要素から受け取った第３の判定を使用して第４の符号に判定帰還型等化を実施して、第２のクロックサイクル期間に第１の記憶要素から受け取った第３の判定を使用して決定された第４の判定を提供することとを含む。
【００１７】
いくつかの実施形態では、方法は、第２の等化ブロックの選択要素によって、第２の等化ブロックにより受け取った第１の判定を使用して複数の投機的経路からの出力を選択することを含む。
【００１８】
いくつかの実施形態では、方法は、第１の記憶要素によって、フリップフロップをトリガするクロックの次のクロックエッジの前の、フリップフロップの少なくともセットアップ時間に、第３の等化ブロックからの第３の判定を受け取ることと、第１の等化ブロックによって、次のクロックエッジ後の、フリップフロップの少なくともクロック−Ｑ時間に第４の符号を受け取ることとを含む。
【００１９】
いくつかの実施形態では、方法は、符号速度を有するアナログ入力信号をアナログ−デジタル変換器（ＡＤＣ）に提供することと、第１のクロックに基づいてＡＤＣを使用して、アナログ入力信号を並列信号に変換することとを含み、符号速度は、第１のクロックのクロック速度のＮ倍であり、Ｎは、並列信号によって提供される並列符号の数である。
【００２０】
他の態様および特徴は、以下の詳細な説明および添付図面を読むことから明らかとなろう。
【図面の簡単な説明】
【００２１】
【図１】本開示のいくつかの実施形態に従うＩＣについての例示的なアーキテクチャを図示するブロック図である。
【図２】本開示のいくつかの実施形態に従う判定帰還型等化器を使用するＩＣについての例示的なアーキテクチャを図示するブロック図である。
【図３】本開示のいくつかの実施形態に従う並列符号を含む例示的な並列データ入力のタイミング図である。
【図４】例示的な判定帰還型等化器のブロック図である。
【図５】本開示のいくつかの実施形態に従う例示的な判定帰還型等化器の信号のクロック図である。
【図６】本開示のいくつかの実施形態に従う判定帰還型等化器の例示的なＤＦＥブロックのブロック図である。
【図７】本開示のいくつかの実施形態に従う判定帰還型等化器の例示的なＤＦＥブロックのブロック図である。
【図８】本開示のいくつかの実施形態に従う判定帰還型等化器の例示的なＤＦＥブロックのブロック図である。
【図９】例示的な判定帰還型等化器のブロック図である。
【図１０】本開示のいくつかの実施形態に従う例示的な判定帰還型等化器の信号のタイミング図である。
【図１１】本開示のいくつかの実施形態に従う判定帰還型等化器の例示的なＤＦＥブロックのブロック図である。
【図１２】本開示のいくつかの実施形態に従う判定帰還型等化器の例示的なＤＦＥブロックのブロック図である。
【図１３】本開示のいくつかの実施形態に従う判定帰還型等化器の例示的なＤＦＥブロックのブロック図である。
【図１４】本開示のいくつかの実施形態に従う判定帰還型等化器の例示的なＤＦＥブロックのブロック図である。
【図１５】本開示のいくつかの実施形態に従う判定帰還型等化器の例示的なＤＦＥブロックのブロック図である。
【発明を実施するための形態】
【００２２】
様々な実施形態が、以降で、例示的な実施形態が示される図を参照して記載される。しかし、特許請求される発明は、異なる形式で具体化することができ、本明細書に記載される実施形態に限定されると解釈するべきではない。同様の参照番号は、全体を通して、同様の要素を指す。したがって、同様の要素は、各図の記載に関連して詳細に記載されないことになる。図面は、実施形態の記載を容易にすることのみを意図していることにも留意されたい。図面は、特許請求される発明の網羅的な記載であること、または特許請求される発明の範囲について制限することを意図していない。加えて、説明される実施形態は、すべての態様または利点が示される必要はない。特定の実施形態に関連して記載される態様または利点は、その実施形態に必ずしも限定されず、そのように説明されない場合またはそのように明示的に記載されない場合でさえ、任意の他の実施形態で実施することができる。特徴、機能、および利点は、様々な実施形態で独立に達成することができ、または、さらに他の実施形態で組み合わせることができる。
【００２３】
いくつかの図面に例証的に描かれる例示的な実施形態を記載する前に、さらなる理解のため、一般的な緒言を示す。一般的に、ＤＦＥは、現在検出した符号の等化に対して、以前に検出した符号からのフィードバックを適合させることができる。展開ＤＦＥは、受け取った符号履歴に基づいて、以前に検出したビットに基づいてマルチプレクサによって選択された正しい結果を用いて、すべての可能性のあるＩＳＩ近似を事前計算することにより、部分的または完全に帰還ループをなくすまたは「展開する」ことができる。符号が１ＵＩ中に一度に到達するとき、各符号について、以前に検出した符号を記憶してＵＩクロックと整合し、マルチプレクサを使用して選択することを含む機能が、ＵＩ内で完了する必要があり、これは、符号速度が増加すると困難である。
【００２４】
下でさらに詳細に記載されるように、アナログ−デジタル変換器（ＡＤＣ）は、入力信号を特定の符号速度でデジタル化し、複数の並列符号を含む出力信号を提供することができる。ＤＦＥは、並列符号に等化を実施するように構成される。複数の並列符号に判定帰還型等化を処理することによって、ＤＦＥのタイミング要件が緩和される。
【００２５】
上の一般的な理解を念頭に置き、判定帰還型等化器を提供するための様々な実施形態が下で記載される。
【００２６】
上記の実施形態のうちの１つまたは複数を、特定のタイプのＩＣを使用して例示しているので、そのようなＩＣの詳細な説明を下で提供する。しかし、他のタイプのＩＣが、本明細書に記載される実施形態のうちの１つまたは複数から恩恵を被ることができることを理解されたい。
【００２７】
プログラマブル論理デバイス（「ＰＬＤ」）は、指定された論理機能を実施するようにプログラムできる、よく知られたタイプの集積回路である。１つのタイプのＰＬＤ、フィールドプログラム可能ゲートアレイ（「ＦＰＧＡ」）は、典型的には、プログラム可能なタイルの配列を含む。これらのプログラム可能なタイルは、たとえば、入出力ブロック（「ＩＯＢ」）、設定可能論理ブロック（「ＣＬＢ」）、専用ランダムアクセスメモリブロック（「ＢＲＡＭ」）、乗算器、デジタル信号処理ブロック（「ＤＳＰ」）、プロセッサ、クロックマネージャー、遅延ロックループ（「ＤＬＬ」）、判定帰還型等化器（「ＤＦＥ」）を含む等化器などを含むことができる。本明細書で使用する、「含む（ｉｎｃｌｕｄｅ）」および「含んでいる（ｉｎｃｌｕｄｉｎｇ）」は、限定することなく含むことを意味する。
【００２８】
各プログラム可能なタイルは、典型的には、プログラム可能な相互接続とプログラム可能な論理の両方を含む。プログラム可能な相互接続は、典型的には、プログラム可能な相互接続点（「ＰＩＰ」）によって相互接続される様々な長さの多くの相互接続線を含む。プログラム可能な論理は、たとえば、関数発生器、レジスタ、論理演算などを含むことができるプログラム可能な要素を使用するユーザ設計の論理を実装する。
【００２９】
プログラム可能な相互接続およびプログラム可能な論理は、典型的には、どのようにプログラム可能な要素が構成されるのかを規定する、設定データのストリームを内部設定メモリセルにロードすることによって、プログラムされる。設定データは、メモリから（たとえば、外部ＰＲＯＭから）読み取ること、または外部デバイスによってＦＰＧＡに書き込むことができる。個々のメモリセルの集合的な状態が、こうして、ＦＰＧＡの機能を決定する。
【００３０】
別のタイプのＰＬＤは、結合プログラム可能論理デバイス、またはＣＰＬＤである。ＣＰＬＤは、相互接続スイッチマトリクスによって、互いおよび入出力（「Ｉ／Ｏ」）リソースに接続される２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラム可能論理アレイ（「ＰＬＡ」）およびプログラム可能アレイ論理（「ＰＡＬ」）デバイスで使用されるものと同様の２レベルのＡＮＤ／ＯＲ構造を含む。ＣＰＬＤでは、設定データは、典型的には、不揮発性メモリ中にオンチップで記憶される。いくつかのＣＰＬＤでは、設定データは、不揮発性メモリ中にオンチップで記憶され、次いで、初期設定（プログラミング）シーケンスの部分として揮発性メモリにダウンロードされる。
【００３１】
一般的に、これらのプログラム可能論理デバイス（「ＰＬＤ」）の各々では、デバイスの機能性は、その目的でデバイスに提供される設定データによって制御される。設定データは、揮発性メモリ（たとえば、ＦＰＧＡおよびいくつかのＣＰＬＤで一般的なような、スタティックメモリセル）、不揮発性メモリ（たとえば、いくつかのＣＰＬＤでのような、ＦＬＡＳＨメモリ）、または任意の他のタイプのメモリセルに記憶することができる。
【００３２】
他のＰＬＤは、デバイス上の様々な要素をプログラム可能に相互接続する、金属層などの処理層を適用することによってプログラムされる。これらのＰＬＤは、マスクプログラム可能デバイスとして知られている。ＰＬＤは、たとえば、ヒューズまたはアンチヒューズ技術を使用する他の方法で実装することもできる。「ＰＬＤ」および「プログラム可能論理デバイス」という用語は、限定しないが、これらの例示的なデバイスを含むと共に、単に部分的にプログラム可能なデバイスを包含する。たとえば、１つのタイプのＰＬＤは、ハードコーディングされたトランジスタ論理と、ハードコーディングされたトランジスタ論理をプログラム可能に相互接続するプログラム可能なスイッチ構成を含む。
【００３３】
上述のように、高度なＦＰＧＡは、アレイ中に、いくつかの異なるタイプのプログラム可能論理ブロックを含むことができる。たとえば、図１は、例示的なＦＰＧＡアーキテクチャ１００を図示する。ＦＰＧＡアーキテクチャ１００は、マルチギガビットトランシーバ（「ＭＧＴ」）１０１、設定可能論理ブロック（「ＣＬＢ」）１０２、ランダムアクセスメモリブロック（「ＢＲＡＭ」）１０３、入出力ブロック（「ＩＯＢ」）１０４、設定およびクロック制御論理（「ＣＯＮＦＩＧ／ＣＬＯＣＫ」）１０５、デジタル信号処理ブロック（「ＤＳＰ」）１０６、専用入出力ブロック（「Ｉ／Ｏ」）１０７（たとえば、設定ポートおよびクロックポート）、ならびにデジタルクロックマネージャー、アナログ−デジタル変換器、システム監視論理などといった他のプログラム可能論理１０８を含む多数の異なるプログラム可能なタイルを含む。いくつかのＦＰＧＡは、専用プロセッサブロック（「ＰＲＯＣ」）１１０も含む。
【００３４】
いくつかのＦＰＧＡでは、図１の上部に含まれる例によって示されるように、各プログラム可能なタイルが、同じタイル内のプログラム可能論理要素の入出力端子１２０への接続を有する、少なくとも１つのプログラム可能相互接続要素（「ＩＮＴ」）１１１を含むことができる。各プログラム可能相互接続要素１１１は、同じタイルまたは他のタイルの中の、隣接するプログラム可能相互接続要素の相互接続セグメント１２２への接続を含むこともできる。各プログラム可能相互接続要素１１１は、論理ブロック（図示せず）間の汎用ルーティングリソースの相互接続セグメント１２４への接続を含むこともできる。汎用ルーティングリソースは、相互接続セグメント（たとえば、相互接続セグメント１２４）のトラックを備える論理ブロック（図示せず）間のルーティングチャネル、および相互接続セグメントを接続するためのスイッチブロック（図示せず）を含むことができる。汎用ルーティングリソースの相互接続セグメント（たとえば、相互接続セグメント１２４）は、１つまたは複数の論理ブロックに及ぶことができる。汎用ルーティングリソースと共に採用したプログラム可能相互接続要素１１１は、図示したＦＰＧＡについてのプログラム可能相互接続構造（「プログラム可能相互接続」）を実装する。
【００３５】
例示的な実装形態では、ＣＬＢ１０２は、ユーザ論理プラス単一のプログラム可能相互接続要素（「ＩＮＴ」）１１１を実装するようにプログラムすることができる設定可能論理要素（「ＣＬＥ」）１１２を含むことができる。ＢＲＡＭ１０３は、１つまたは複数のプログラム可能相互接続要素に加えてＢＲＡＭ論理要素（「ＢＲＬ」）１１３を含むことができる。典型的には、タイルに含まれる相互接続要素の数は、タイルの高さに依存する。画像の例では、ＢＲＡＭタイルは、５つのＣＬＢと同じ高さを有するが、他の数（たとえば、４）も使用することができる。ＤＳＰタイル１０６は、適切な数のプログラム可能相互接続要素に加えて、ＤＳＰ論理要素（「ＤＳＰＬ」）１１４を含むことができる。ＩＯＢ１０４は、たとえば、プログラム可能相互接続要素１１１の１つのインスタンスに加えて、入出力論理要素（「ＩＯＬ」）の２つのインスタンスを含むことができる。当業者には明らかなように、たとえば、Ｉ／Ｏ論理要素１１５に接続される実際のＩ／Ｏパッドは、典型的には、入出力論理要素１１５の区域に限定されない。
【００３６】
図１の例では、（たとえば、図１に示される領域１０５、１０７、および１０８で形成される）ダイの中心近くの区域（水平に描かれる）を、設定、クロック、および他の制御論理のために使用することができる。この水平区域から延びるカラム１０９（垂直に描かれる）または他のカラムを使用して、ＦＰＧＡの幅にわたって、クロックおよび設定信号を分配することができる。
【００３７】
図１に図示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分をなす通常のカラム形式の構造を乱す追加論理ブロックを含む。追加論理ブロックは、プログラム可能ブロックおよび／または専用ロジックであってよい。たとえば、ＰＲＯＣ１１０は、ＣＬＢおよびＢＲＡＭのいくつかのカラムに及ぶ。ＰＲＯＣ１１０は、単一のマイクロプロセッサから、マイクロプロセッサ、メモリコントローラ、周辺機器などの完全なプログラム可能処理システムにわたる様々な構成要素を含むことができる。
【００３８】
一態様では、ＰＲＯＣ１１０は、専用回路として、たとえば、ＩＣのプログラム可能回路を実装するダイの部分として製造される、配線接続されたプロセッサとして実装される。ＰＲＯＣ１１０は、複雑さが、たとえば、プログラムコードを実行することができる単一のコアといった個々のプロセッサから、１つまたは複数のコア、モジュール、コプロセッサ、インターフェースなどを有する全プロセッサシステムにわたる様々な異なるプロセッサタイプおよび／またはシステムのいずれかを表すことができる。
【００３９】
別の態様では、ＰＲＯＣ１１０はアーキテクチャ１００から省略され、記載した他の様々なプログラム可能ブロックのうちの１つまたは複数で置き換えることができる。さらに、そのようなブロックを利用して「ソフトプロセッサ」を形成することができ、そこでは、プログラム可能回路の様々なブロックを使用して、ＰＲＯＣ１１０の場合のようにプログラムコードを実行できるプロセッサを形成することができる。
【００４０】
「プログラム可能回路」という語句は、たとえば、本明細書に記載した様々なプログラム可能または設定可能回路ブロックもしくはタイルといった、ＩＣ内のプログラム可能回路要素のこと、ならびにＩＣにロードされる設定データに従って様々な回路ブロック、タイル、および／または要素を選択的に結合する相互接続回路のことを呼ぶことができる。たとえば、ＣＬＢ１０３およびＢＲＡＭ１０３などといったＰＲＯＣ１１０の外にある図１に示される部分は、ＩＣのプログラム可能回路と考えることができる。
【００４１】
いくつかの実施形態では、プログラム可能回路の機能性および接続性は、ＩＣに設定データがロードされるまで確立されない。設定データの組を使用して、ＦＰＧＡなどのＩＣのプログラム可能回路をプログラムすることができる。設定データは、いくつかの場合には、「設定ビットストリーム」と呼ばれる。一般的に、プログラム可能回路は、ＩＣへ設定ビットストリームを最初にロードしないと、動作可能または機能可能でない。設定ビットストリームは、プログラム可能回路内に、特定の回路設計を効果的に実装またはインスタンス化する。回路設計は、たとえば、プログラム可能回路ブロックの機能態様、および様々なプログラム可能回路ブロック間の物理的な接続性を指定する。
【００４２】
いくつかの実施形態では、「配線接続された」または「固められた」、すなわち、プログラム可能でない回路は、ＩＣの部分として製作される。プログラム可能回路と異なり、配線接続された回路または回路ブロックは、ＩＣの製作後に設定ビットストリームのロードを通して実装されない。配線接続された回路は、一般的に、たとえば、最初にたとえばＰＲＯＣ１１０といったＩＣへ設定ビットストリームをロードすることなく機能可能である、専用回路ブロックおよび相互接続を有すると考えられる。
【００４３】
いくつかの事例では、配線接続された回路は、レジスタ設定またはＩＣ内の１つもしくは複数のメモリ要素に記憶された値に従って、設定または選択することができる、１つまたは複数の動作モードを有することができる。動作モードは、たとえば、ＩＣへの設定ビットストリームのロードを通して設定することができる。この能力にもかかわらず、配線接続された回路はプログラム可能回路とは考えられない。というのは、配線接続された回路は、ＩＣの部分として製造されると動作可能であって特定の機能を有するためである。
【００４４】
図１は、たとえば、プログラム可能構成といったプログラム可能回路を含むＩＣを実装するために使用することができる例示的なアーキテクチャを図示することを意図している。たとえば、図１の上部に含まれる、一行中の論理ブロックの数、行の相対的な幅、行の数および順番、行に含まれる論理ブロックのタイプ、論理ブロックの相対的なサイズ、ならびに相互接続／論理実装は純粋に例示である。たとえば、実際のＩＣでは、ユーザ論理の効果的な実装を容易にするため、典型的には、どこでＣＬＢが現れてもＣＬＢの１つより多い隣接行が含まれるが、隣接ＣＬＢ行の数は、ＩＣの全体サイズで変わる。さらに、図１のＦＰＧＡは、本明細書に記載した相互接続回路の例を採用することができる、プログラム可能ＩＣの一例を図示する。本明細書に記載した相互接続回路は、結合プログラム可能論理デバイス（ＣＰＬＤ）などの他のタイプのプログラム可能ＩＣ、または論理要素を選択的に結合するためのプログラム可能相互接続構造を有する任意のタイプのプログラム可能ＩＣで使用することができる。
【００４５】
判定帰還型等化を実装できるＩＣは図１に描かれる例示的なＩＣに限定されず、他の設定を有するＩＣ、または他のタイプのＩＣが判定帰還型等化を実装することもできることに留意されたい。
【００４６】
ここで図２を参照すると、ＡＤＣ−ＦＦＥ−ＤＦＥデータ経路を含む通信システム２００の例が図示される。通信システム２００は、アナログ−デジタル変換器（ＡＤＣ）２０２、フィードフォワード等化器（ＦＦＥ）２０４、および判定帰還型等化器（ＤＦＥ）２０６を含む。
【００４７】
様々な信号変調および復調技法を通信システム２００が採用できることを留意されたい。本明細書に記載される様々な信号は、パルス振幅変調（たとえば、ＰＡＭ−４）などの様々なデータ符号化方式に基づく、単一ビットまたは多ビットデータ符号を採用することができる。さらに、信号振幅は、非ゼロ復帰（ＮＲＺ）信号法のためなど、−１から１として本明細書で表される場合があるが、任意の信号符号化方式を採用することができる。
【００４８】
いくつかの実施形態では、ＡＤＣ２０２は、アナログ信号２１０を受け取ることができ、入力アナログ信号２１０のデジタル変換を可能にする。ＡＤＣ２０２は、受け取った入力アナログ信号２１０のデータ符号のタイミングに基づく受け取ったクロック信号に基づいた、クロックおよびデータ復旧（ＣＤＲ）回路のタイミングおよび制御に基づいて、入力アナログ信号２１０をサンプリングおよびデジタル化することができる。いくつかの実施形態では、ＡＤＣ２０２は並列化ブロック２０３を含み、並列化ブロック２０３は、ＡＤＣ出力クロックに基づいて、デジタル化した符号を並列形式へと変換または並列化することができる。たとえば、並列化ブロック２０３の直並列変換器は、直列で受け取ったデジタル化符号を変換し、ＡＤＣ出力クロックの各クロックサイクル中にＮ個の符号を出力することができ、ここで、Ｎは正の整数（たとえば、Ｎ＝３２）である。いくつかの実施形態では、ＡＤＣ２０２は、各変換器が入力信号２１０からＮ番目に受け取った符号ごとにデジタル化することができるように配置されるＮ個のアナログ−デジタル変換器を含むことができ、このことによって、ＡＤＣ出力クロックの各クロックサイクル中に、Ｎ個の並列符号を提供することができる。ＡＤＣ２０２の出力２１２がＮ個の並列信号を含むことができ、ここで、Ｎ個の並列信号の各々が、特定のクロックサイクル期間に、Ｎ個の並列符号ＡＤＣ［０：Ｎ−１］のうちの１つを提供することができる。
【００４９】
いくつかの実施形態では、ＡＤＣ２０２から並列で符号を提供することによって、通信システム２００が受け取る入力信号２１０の符号速度（ボーレートおよび／または変調速度とも呼ばれる）を１／Ｎに減らして、ＦＦＥ２０４およびＤＦＥ２０６によるデジタル化符号のデジタル処理を容易にすることができる。言い換えると、出力２１２についてのＡＤＣ出力クロックサイクルは、入力信号２１０のＵＩのＮ倍とすることができる。たとえば、入力信号２１０が毎秒３２ギガ符号（３２ギガボー）の符号速度で、３１．２５ピコセカンド（ｐｓ）のＵＩを有する場合、ＡＤＣ出力クロックのクロックサイクルは、Ｎ＊ＵＩである（たとえば、３２＊３１．２５ｐｓ、ここでＮ＝３２）。
【００５０】
いくつかの実施形態では、任意選択のＦＦＥ２０４が、その入力で並列データＡＤＣ［０：Ｎ−１］を受け取り、係数（タップとも呼ばれる）Ｃ０、…、ＣＬ−１を使用して並列データＡＤＣ［０：Ｎ−１］中のＮ個の符号にフィードフォワード等化を実施する。ここで、Ｌは、ＦＦＥタップの数である。ＦＦＥ２０４は、ＤＦＥ２０６の入力に出力２１４を提供することができる。出力２１４は、Ｎ個の並列符号を含むことができ、これをＦ［０：Ｎ−１］と示すことができ、これは、並列データＦ［０］、Ｆ［１］、…、Ｆ［Ｎ−１］を含む。いくつかの実施形態では、並列データＦ［０：Ｎ−１］の中のｉ番目の符号が、ＡＤＣ［０：Ｎ−１］のｉ番目の符号に対応する。
【００５１】
いくつかの実施形態では、ＤＦＥ２０６はＦ［０：Ｎ−１］を受け取り、Ｆ［０：Ｎ−１］は、ＤＦＥ２０６の入力で並列符号Ｆ［０］、Ｆ［１］、…、Ｆ［Ｎ−１］を含み、係数ｈ１、ｈ２、…、ｈｋを使用して並列データＦ［０：Ｎ−１］中のＮ個の符号に判定帰還型等化を実施する。ここで、ｋはＤＦＥタップの数である。ＤＦＥ２０６は出力２１６を提供することができ、出力２１６は、Ｄ［０：Ｎ−１］と示すことができる。
【００５２】
いくつかの実施形態では、通信システム２００は、適応ブロック２０８を含むこともできる。適応ブロック２０８は、ＦＦＥ２０４およびＤＦＥ２０６についての係数を調整するように構成することができる。いくつかの例では、適応ブロック２０８は、最小２乗平均（ＬＭＳ）または他の好適な適応アルゴリズムを使用して、ＦＦＥ２０４についての係数Ｃ０、…、ＣＬ−１、および／またはＤＦＥ２０６についての係数ｈ１、ｈ２、…、ｈｋを自動的に調整することができる。いくつかの例では、適応ブロック２０８は、ＦＦＥ２０４およびＤＦＥ２０６についての係数を手動で調整するために使用することができる。
【００５３】
ここで図３を参照すると、ＡＤＣ２０２の出力２１２のタイミング図が図示される。図２を参照して上で議論したように、ＡＤＣ出力クロック（遅いクロックサイクルとも呼ばれる）についてのクロックサイクル時間３０２（遅いクロックサイクル時間とも呼ばれる）は、Ｎ＊ＵＩと計算することができ、ここで、ＵＩは、入力信号２１０の受け取った符号の単位間隔である。一例では、遅いクロックサイクル時間は、３２＊３１．２５ｐｓに等しく、これは１０００ｐｓである。ここで、信号２１０の符号速度は３２ギガボーであり、ＵＩは３１．２５ｐｓであり、Ｎは３２である。図３の例に図示されるように、各ＡＤＣクロックサイクルで、出力２１２がＮ個の並列符号を含む。たとえば、ＡＤＣクロックサイクル３０４で、並列データ２１２は、符号ＡＤＣ［０］’、ＡＤＣ［１］’、…、ＡＤＣ［Ｎ−１］’を含むＮ個の並列符号を含む。ＡＤＣクロックサイクル３０６で、並列データ２１２は、符号ＡＤＣ［０］’、ＡＤＣ［１］、…、ＡＤＣ［Ｎ−１］を含むＮ個の並列符号を含む。ＡＤＣクロックサイクル３０８で、並列データ２１２は、符号ＡＤＣ［０］’’、ＡＤＣ［１］’’、…、ＡＤＣ［Ｎ−１］’’を含むＮ個の並列符号を含む。
【００５４】
ここで、図４を参照すると、ＤＦＥ２０６の例が図示されており、ここで、ＤＦＥ２０６は、１タップＤＦＥであり、ＤＦＥタップ数ｋは１である。ＤＦＥ２０６は、Ｎ個のＤＦＥブロックを含むことができ、ｉ番目のＤＦＥブロックをＤＦＥ［ｉ］と呼ぶことができ、ここで、ｉは整数であり、０＜＝ｉ＜＝Ｎ−１である。図４に図示されるように、Ｎ個のＤＦＥブロックの各々は、ＦＦＥ並列出力２１４の対応する符号を受け取る入力４１８、以前に検出したデータを受け取る選択線入力４２０を含むことができ、検出したデータ出力４２２を提供する。たとえば、ｉ番目のＤＦＥブロックＤＦＥ［ｉ］は、その入力４１８でＦＦＥ並列出力２１４のＦ［ｉ］を受け取り、その出力４２２をＤＦＥ出力２１６のＤ［ｉ］として提供することができる。
【００５５】
図４に図示されるように、いくつかの実施形態では、０＜＝ｉ＜＝Ｎ−２である各ＤＦＥ［ｉ］について、ＤＦＥ［ｉ］は、その出力４２２  Ｄ［ｉ］を、ＤＦＥ［ｉ＋１］の選択線入力４２０に送信することができる。いくつかの例では、ＤＦＥ［ｉ＋１］の１つまたは複数の選択要素（たとえば、１つまたは複数のマルチプレクサ）は、受け取った検出データＤ［ｉ］を使用して、ＤＦＥ［ｉ＋１］の検出したデータ出力４２２を選択すること（たとえば、複数の投機的経路から出力４２２を選択すること）ができる。選択要素が出力４２２（たとえば、Ｄ［ｉ＋１］）と選択線入力４２０（たとえば、Ｄ［ｉ］）との間に遅延を生じる場合があり、これは、選択遅延と呼ばれる場合がある。いくつかの例では、マルチプレクサにより生じた選択遅延は、ｍｕｘ遅延と呼ばれる場合がある。たとえば、ｍｕｘ遅延は、約２８ｐｓであってよい。図４に図示されるように、いくつかの例では、０＜＝ｉ＜＝Ｎ−２である各ＤＦＥ［ｉ］について、ＤＦＥ［ｉ］の出力４２２は、データＤ［ｉ］を保持するためにデータ記憶要素（たとえば、フリップフロップ）を使用することなく、ＤＦＥ［ｉ＋１］の検出データ入力４２０に直接送信することができる。
【００５６】
いくつかの実施形態では、ＤＦＥブロックの出力４２２を別のＤＦＥブロックに送信して、次のクロックサイクルの符号の等化を実施することができる。したがって、ＤＦＥブロックの出力４２２を保持するために、データ記憶要素を使用することができる。たとえば、図４に図示される例では、最後のＤＦＥブロックＤＦＥ［Ｎ−１］において、データ記憶要素４２４（ＦＦ４２４とも呼ばれる）が結合され、ＤＦＥ［Ｎ−１］の出力４２２からＤ［Ｎ−１］を受け取る。いくつかの実施形態では、データ記憶要素４２４はフリップフロップ（ＦＦ）である。フリップフロップ４２４の出力４２６を、ここで、ＤＦＥ［０］の選択線入力４２０に送信することができる。いくつかの実施形態では、ＤＦＥ［０］は、受け取った検出データＤ［Ｎ−１］を使用して、次のクロックサイクル中の受け取った符号についてのＤＦＥ［０］の、検出したデータ出力４２２を判定することができる。そのため、データ記憶要素４２４を使用して、検出したデータＤ［Ｎ−１］を記憶し、検出したデータＤ［Ｎ−１］を次のクロックサイクルと整合させることができる。
【００５７】
図４の例に図示されるように、並列にＮ個の符号を含む入力を提供することによって、ＤＦＥ２０６のタイミング要件を緩和することができる。たとえば、１ＵＩ中に一度に到達する符号を処理することと比較して、いくつかの例では、ＤＦＥ２０６は、以前に検出した符号を速いＵＩクロックと（たとえば、ＵＩのクロックサイクル時間と）整合させるため、各符号についてデータ記憶要素を使用しない場合がある。その代わり、並列に受け取ったＮ個の符号すべてについて、単一のデータ記憶要素を使用して、最後のＤＦＥブロックＤＦＥ［Ｎ−１］の出力を記憶し、遅いクロックと（たとえば、Ｎ＊ＵＩのクロックサイクル時間と）整合させる。
【００５８】
ここで図５を参照すると、図４のＤＦＥ２０６のタイミング図の例が図示される。いくつかの実施形態では、ＤＦＥ２０６がより高い周波数で動作することを可能にするために、次のクロックサイクルから入力データＦ［０］を等化するためＤＦＥ［０］がデータ判定を行うときに、以前に検出したデータ（たとえば、ＦＦ出力４２６）が、ＤＦＥ［０］の選択線入力４２０で安定状態となっている必要がある。したがって、ＤＦＥ２０６のタイミング要件は、次式のように与えることができる。
（Ｎ＋ｋ−１）＊選択遅延＋ＦＦ遅延＜＝Ｎ＊ＵＩ
上式で、Ｎは、複数の並列符号の中の符号の数であり、ｋは、ＤＦＥタップ数であり、選択遅延は、ＤＦＥブロックにおいてデータ判定を行うことにより（たとえば、マルチプレクサを使用して複数の投機的経路から選択することにより）生じる遅延であり、ＦＦ遅延（記憶遅延とも呼ばれる）は、ＤＦＥ［Ｎ−１］のデータ記憶要素（たとえば、ＦＦ４２４）により生じる遅延である。図４のＤＦＥ２０６の例では、ＤＦＥタップ数ｋは１であり、ＤＦＥ２０６のタイミング要件は、次式のように与えることができる。
Ｎ＊選択遅延＋ＦＦ遅延＜＝Ｎ＊ＵＩ
【００５９】
図５の例に図示されるように、Ｄ［ｉ］とＤ［ｉ＋１］との間に選択遅延５０２があり、ここで、ｉは整数であり、０＜＝ｉ＜＝Ｎ−２である。データ入力２１４とＤ［ｉ＋１］との間の合計選択遅延５０４は、Ｎ＊選択遅延である。
【００６０】
いくつかの実施形態では、データ記憶要素４２４が必要とする遅延のうちの一部のためにウィンドウを残すため、ＤＦＥへのデータ入力２１２は、クロック５１２（遅いクロック５１２とも呼ばれる）のクロック立上りエッジ５１０後にデータ遅延５０８（たとえば、約５０ｐｓ）で到達する。たとえば、ＦＦ４２４は、ＦＦセットアップ時間５０６Ａ（たとえば、約１３ｐｓ）およびＦＦクロック−ｑ遅延（Ｃｌｋ２ｑ）５０６Ｂ（たとえば、約２１ｐｓ）を含むＦＦ遅延５０６を必要とする場合がある。ＦＦセットアップ時間５０６Ａは、Ｄ［Ｎ−１］がクロック立上りエッジ５１０の前にＦＦ４２４に送信された時間の最短時間であってよい。ＦＦ  Ｃｌｋ２ｑ  ５０６Ｂは、ＦＦ４２４の出力４２６がクロック立上りエッジ５１０の後に安定となるのにかかる時間であってよい。いくつかの実施形態では、クロック立上りエッジ５１０とデータ入力２１２との間のデータ遅延５０８を使用してＦＦ  Ｃｌｋ２ｑ  ５０６Ｂを完了することができるので、データ遅延５０８は、ＦＦ  Ｃｌｋ２ｑ  ５０６Ｂよりも長い。いくつかの実施形態では、ＦＦＥ２０２とＤＦＥ２０４の両方が、同じ遅いクロック５１２を使用してクロック制御される。いくつかの例では、遅いクロック５１２は、ＡＤＣ出力クロックと同じクロック周期（たとえば、Ｎ＊ＵＩ）を有する。
【００６１】
ここで、図６、図７、および図８を参照すると、ＤＦＥ２０６のＤＦＥブロックの詳細の例が図示される。いくつかの実施形態では、投機（ループ非展開としても知られている）を使用して、ＤＦＥ２０６のタイミング要件を緩和することができる。図示された例では、符号は、４レベルパルス振幅変調（ＰＡＭ−４）符号であり、その各々は、４つの異なる値のうちの１つを有することができる。以前の符号により生じたＩＳＩを補正するために、以前のＰＡＭ−４符号が（−３、−１、＋１、および＋３の正規化した信号レベルを有する）４つの異なる値のうちの１つを有することができるため、ここで、各ＤＦＥブロックは、それぞれ、＋３ｈ１、＋ｈ１、−ｈ１、および−３ｈ１のタップの重み付けを有する４つの投機的経路６０４を有する。各投機的経路６０４について、それぞれのタップの重み付けが（たとえば、加算器６０６を使用することによって）入力データ４１８に適用され、加算器６０６の出力がレジスタ６０２に提供される。レジスタ６０２の出力は、４：１マルチプレクサ６０４の入力に送信される。一度（たとえば、判定線入力４２０に基づいて）以前の符号が決定されると、４：１マルチプレクサ（ＭＵＸ）６０４を使用して正しいタップの重み付け補正に対応する出力４２２が選択される。
【００６２】
様々な実施形態では、本開示の範囲内を維持したまま、他の変調方式（たとえば、非ゼロ復帰（ＮＲＺ）／ＰＡＭ−２）を使用する信号を使用することができる。たとえば、ＰＡＭ−２信号について、各ＤＦＥブロックが（それぞれ、＋ｈ１および−ｈ１のオフセットを有する）２つの投機的経路を有することができる。２：１マルチプレクサ（ＭＵＸ）を使用して、正しい補正を選択することができる。
【００６３】
ＤＦＥ［ｉ］の一例の図が図６に図示され、ここで、ｉ＝０である。ＤＦＥ［０］は、入力４１８においてＦ［０］を受け取り、選択線入力４２０においてＦＦ出力４２６を受け取る。選択線入力４２０は、Ｄ［Ｎ−１］を含むことができ、これは、受け取ったＦ［０］の最後のクロックサイクルのＦ［Ｎ−１］と関連する。選択線入力４２０を使用して、受け取ったＦ［０］に関連する出力Ｄ［０］を決定することができる。出力Ｄ［０］は、ＤＦＥ［１］の選択線入力４２０に送信される。
【００６４】
ＤＦＥ［ｉ］の一例の図が図７に図示され、ここで、１＜＝ｉ＜＝Ｎ−２である。ＤＦＥ［ｉ］は、入力４１８においてＦ［ｉ］を受け取り、選択線入力４２０においてＤＦＥ［ｉ−１］から（たとえば、受け取ったＦ［ｉ］と同じクロックサイクルのＦ［ｉ−１］に関連する）検出したデータＤ［ｉ−１］を受け取る。選択線入力４２０は、受け取ったＦ［ｉ］に関連する出力Ｄ［ｉ］を決定するために、ＤＦＥ［ｉ］が使用することができる。出力Ｄ［ｉ］は、ＤＦＥ［ｉ＋１］の選択線入力４２０に送信される。
【００６５】
ＤＦＥ［ｉ］の一例の図が図８に図示され、ここで、ｉ＝Ｎ−１である。ＤＦＥ［Ｎ−１］は、入力４１８においてＦ［Ｎ−１］を受け取り、ＤＦＥ［Ｎ−２］から（たとえば、受け取ったＦ［Ｎ−１］と同じクロックサイクルのＦ［Ｎ−２］に関連する）検出したデータＤ［Ｎ−２］を受け取る。選択線入力４２０は、受け取ったＦ［Ｎ−１］に関連する出力Ｄ［Ｎ−１］を決定するために、ＤＦＥ［Ｎ−１］が使用することができる。出力４２２はＦＦ４２４に送信され、ＦＦ４２４の出力４２６は、ＤＦＥ［０］の選択線入力４２０に送信される。ＤＦＥ［０］は、受け取ったＤＦＥ［Ｎ−１］を使用して、次のクロックサイクルの出力Ｄ［０］を決定することができる。
【００６６】
様々な実施形態で、様々なＤＦＥタップ数ｋを使用することができる。図９、図１０、図１１、図１２、図１３、および図１４を参照すると、２タップＤＦＥ２０６の例が図示される。図９の例に図示されるように、１つより多いＤＦＥタップが使用されるとき、ＤＦＥ２０６の１つより多いＤＦＥブロックについて、データ記憶要素を使用して、次のクロックサイクルのために、出力４２２を記憶して、遅いクロック５１２と整合させることができる。
【００６７】
図９を参照すると、ＤＦＥタップ数ｋが２であるＤＦＥ２０６の例が図示される。ＤＦＥ２０６は、Ｎ個のＤＦＥブロックを含むことができ、ｉ番目のＤＦＥブロックをＤＦＥ［ｉ］と呼ぶことができ、ここで、ｉは整数であり、０＜＝ｉ＜＝Ｎ−１である。Ｎ個のＤＦＥブロックの各々（たとえば、ＤＦＥ［ｉ］）は、ＦＦＥ並列出力２１４の対応する符号（たとえば、Ｆ［ｉ］）を受け取る入力４１８、第１の以前に検出したデータ（たとえば、Ｄ［ｉ−２］）を受け取る選択線入力９０２、第２の以前に検出したデータ（たとえば、Ｄ［ｉ−１］）を受け取る選択線入力４２０を含み、ＤＦＥ出力２１６のデータを含む出力４２２（たとえば、Ｄ［ｉ］）を提供することができる。
【００６８】
図９の例では、いくつかのＤＦＥブロックが、最後のクロックサイクルの、第１の以前に検出したデータおよび／または第２の以前に検出したデータを受け取ることができ、データ記憶要素を使用して、これらの以前に検出したデータを記憶して整合させることができる。たとえば、ＤＦＥ［０］は、その選択線入力９０２において、ＤＦＥ［Ｎ−２］に結合されるＦＦ４２４から、第１の以前に検出したデータ（たとえば、最後のクロックサイクルのＤ［Ｎ−２］に関連するＦＦ出力９０４）を受け取る。ＤＦＥ［０］は、その選択線入力４２０において、ＤＦＥ［Ｎ−１］に結合されるＦＦ４２４から、第２の以前に検出したデータ（たとえば、最後のクロックサイクルのＤ［Ｎ−１］に関連するＦＦ出力４２６）も受け取る。さらなる例として、ＤＦＥ［１］は、その選択線入力９０２において、ＤＦＥ［Ｎ−１］に結合されるＦＦ４２４から、第１の以前に検出したデータ（たとえば、最後のクロックサイクルのＤ［Ｎ−１］に関連するＦＦ出力４２６）を受け取る。ＤＦＥ［１］は、やはり、その選択線入力４２０において、第２の以前に検出したデータＤ［０］を、ＤＦＥ［０］の出力４２２に結合されるデータ記憶要素を何ら使用することなく直接ＤＦＥ［０］から受け取る。
【００６９】
図９の例では、いくつかの他のＤＦＥブロックが、第１の以前に検出したデータおよび第２の以前に検出したデータを、出力４２２に結合されるデータ記憶要素を何ら使用することなく、直接他のＤＦＥブロックの出力４２２から受け取る。たとえば、２＜＝ｉ＜＝Ｎ−１であるＤＦＥ［ｉ］の各々は、その選択線入力９０２においてＤＦＥ［ｉ−２］からＤ［ｉ−２］を受け取り、ＤＦＥ［ｉ−１］からその選択線入力４２０においてＤ［ｉ−１］を受け取ることができる。
【００７０】
いくつかの実施形態では、選択線入力９０２において受け取った、第１の以前に検出したデータに基づいて、ＤＦＥブロックの各々が、（たとえば、第１のマルチプレクサを使用することによって）第１の選択を実施して、複数の投機的経路から選択された中間結果を提供することができる。選択線入力９０２と中間結果との間の第１の選択遅延は、第１の判定によって（たとえば、第１のマルチプレクサのｍｕｘ遅延によって）生じる可能性がある。選択線入力４２０において受け取った、第２の以前に検出したデータに基づいて、ＤＦＥ［ｉ］が、（たとえば、第２のマルチプレクサを使用することによって）第２の選択を実施して、中間結果から選択された出力４２２を提供することができる。（たとえば、中間結果と出力４２２との間または選択線入力４２０と出力４２２との間の）第２の選択遅延は、第２の判定によって（たとえば、第２のマルチプレクサのｍｕｘ遅延によって）生じる可能性がある。
【００７１】
ここで図１０を参照すると、図９のＤＦＥ２０６のタイミング図の一例が図示される。図５を参照して上で議論したように、ＤＦＥ２０６のタイミング要件は、次式のように与えられる。
（Ｎ＋ｋ−１）＊選択遅延＋ＦＦ遅延＜＝Ｎ＊ＵＩ
【００７２】
図９のＤＦＥ２０６の例では、ＤＦＥタップ数ｋは２であり、ＤＦＥ２０６のタイミング要件は、次式のように与えられる。
（Ｎ＋１）＊選択遅延＋ＦＦ遅延＜＝Ｎ＊ＵＩ
【００７３】
図１０の例に図示されるように、データ入力と、第１の選択遅延１００２および第２の選択遅延１００４を含むＤ［０］との間に遅延がある。たとえば、第１の選択遅延１００２は、ＤＦＥ［０］の第１のマルチプレクサが、第１の以前に検出したデータを使用して第１の選択を行うことによって生じる可能性がある。さらなる例として、第２の選択遅延１００４は、ＤＦＥ［０］の第２のマルチプレクサが、第２の以前に検出したデータを使用して第２の選択を行うことによって生じる可能性がある。ＤＦＥ［ｉ］の第２の選択遅延１００４は、ＤＦＥ［ｉ＋１］についての第１の選択遅延１００２と重複する可能性があることに留意されたい。そのため、入力４１８とＤ［Ｎ−１］との間の合計遅延は、次式のように計算することができる。
（Ｎ＋１）＊選択遅延
【００７４】
いくつかの実施形態では、図９のＤＦＥ２０６が２つのデータ記憶要素（たとえば、ＦＦ４２４）を含むが、２つのデータ記憶要素は、記憶したデータを同じ遅いクロックに整合させるために使用されるので、２つのデータ記憶要素によって生じるＦＦ遅延５０６は重複する。したがって、図９のＤＦＥ２０６の中のデータ記憶要素の追加は、ＤＦＥ２０６のタイミング要件に影響を及ぼさない。
【００７５】
ここで、図１１、図１２、図１３、図１４、および図１５を参照すると、ＤＦＥ２０６のＤＦＥブロック、特に、それぞれ、ＤＦＥ［０］、ＤＦＥ［１］、ＤＦＥ［ｉ］、ＤＦＥ［Ｎ−２］、およびＤＦＥ［Ｎ−１］の詳細の例が図示される。入力符号Ｆ［ｉ］は、図６、図７、および図８を参照して上で議論したＰＡＭ−４符号とほぼ同様のＰＡＭ−４符号である。２つの以前に検出したＰＡＭ−４符号の各々が（−３、−１、＋１、および＋３の正規化した信号レベルを有する）４つの異なる値のうちの１つを有することができるために、各ＤＦＥブロックは、ここで、１６の投機的経路を有する。１６の投機的経路は、それぞれ、＋３ｈ２＋３ｈ１、＋３ｈ２＋ｈ１、＋３ｈ２−ｈ１、＋３ｈ２−３ｈ１、＋ｈ２＋３ｈ１、＋ｈ２＋ｈ１、＋ｈ２−ｈ１、＋ｈ２−３ｈ１、−３ｈ２＋３ｈ１、−３ｈ２＋ｈ１、−３ｈ２−ｈ１、−３ｈ２−３ｈ１、−３ｈ２＋３ｈ１、−３ｈ２＋ｈ１、−３ｈ２−ｈ１、および−３ｈ２−３ｈ１のタップの重み付けを有する。各投機的経路について、１つまたは複数の加算器６０６を使用して、入力データＦ［ｉ］に、それぞれのタップの重み付けが適用される。それぞれのタップの重み付けを適用した後、出力がレジスタ６０２に提供されて、一時的なデータ判定を生成する。レジスタ６０２の１６の出力が、１６：４マルチプレクサ１１０２の入力に送信される。選択線入力９０２から第１の以前に検出したデータを受け取る際に、１６：４マルチプレクサ１１０２が選択線入力９０２を使用して中間結果を選択する。一例では、第１の以前に検出したデータが＋３の正規化した信号レベルを有し、１６：４マルチプレクサ１１０２は、それぞれ、＋３ｈ２＋３ｈ１、＋３ｈ２＋ｈ１、＋３ｈ２−ｈ１、および＋３ｈ２−３ｈ１のタップの重み付けを有する４つの一時的なデータ判定を含む中間結果１１０２を提供する。中間結果１１０２は、４：１マルチプレクサ６０４の入力に提供され、ここで、出力４２２は、選択線入力４２０において受け取った第２の以前に検出したデータを使用して選択される。一例では、第２の以前に検出したデータが−１の正規化した信号レベルを有し、４：１マルチプレクサ６０４は、出力４２２に提供するため＋３ｈ２−ｈ１のタップの重み付けが選択された一時的なデータ判定を選択する。
【００７６】
様々な実施形態で、本開示の範囲内を維持したまま、他の変調方式（たとえば、非ゼロ復帰（ＮＲＺ）／ＰＡＭ−２）を使用する信号を使用することができる。たとえば、いくつかの実施形態では、入力符号がＰＡＭ−２符号であり、各ＤＦＥブロックが（それぞれ、＋ｈ２＋ｈ１、＋ｈ２−ｈ１、−ｈ１＋ｈ１、および−ｈ２−ｈ１のタップの重み付けを有する）４つの投機的経路を有することができる。２つの２：１マルチプレクサを使用して出力４２２を選択することができる。
【００７７】
ＤＦＥ［０］の一例の図が図１１に図示される。ＤＦＥ［０］は、その選択線入力４２０において（最後のクロックサイクルのＤ［Ｎ−１］に関連する）ＦＦ出力４２６を受け取り、選択線入力４２０を、４：１マルチプレクサ６０４の入力に送信する。ＤＦＥ［０］は、その選択線入力９０２において（最後のクロックサイクルのＤ［Ｎ−２］に関連する）ＦＦ出力９０４をやはり受け取り、選択線入力９０２を、その１６：４マルチプレクサ１１０２の入力に送信する。ＤＦＥ［０］は、その出力４２２から、ＤＦＥ［１］の選択線入力４２０およびＤＦＥ［２］の選択線入力９０２にＤ［０］を送信することができる。
【００７８】
ＤＦＥ［１］の一例の図が図１２に図示される。ＤＦＥ［１］は、その選択線入力４２０においてＤＦＥ［０］からＤ［０］を受け取り、選択線入力４２０を、４：１マルチプレクサ６０４の入力に送信する。ＤＦＥ［０］は、その選択線入力９０２において（最後のクロックサイクルのＤ［Ｎ−１］に関連する）ＦＦ出力４２６をやはり受け取り、選択線入力９０２を、その１６：４マルチプレクサ１１０２の入力に送信する。ＤＦＥ［１］は、その出力４２２から、ＤＦＥ［２］の選択線入力４２０およびＤＦＥ［３］の選択線入力９０２にＤ［１］を送信することができる。
【００７９】
ＤＦＥ［ｉ］の一例の図が図１３に図示され、ここで、ｉは整数であり、２＜＝ｉ＜＝Ｎ−３である。ＤＦＥ［ｉ］は、その選択線入力４２０においてＤＦＥ［ｉ−１］からＤ［ｉ−１］を受け取り、選択線入力４２０を、４：１マルチプレクサ６０４の入力に送信する。ＤＦＥ［ｉ］は、その選択線入力９０２においてＤＦＥ［ｉ−２］からＤ［ｉ−２］をやはり受け取り、選択線入力９０２を、その１６：４マルチプレクサ１１０２の入力に送信する。ＤＦＥ［ｉ］は、その出力４２２から、ＤＦＥ［ｉ＋１］の選択線入力４２０およびＤＦＥ［ｉ＋２］の選択線入力９０２にＤ［ｉ］を送信することができる。
【００８０】
ＤＦＥ［Ｎ−２］の一例の図が図１４に図示される。ＤＦＥ［Ｎ−２］は、その選択線入力４２０においてＤＦＥ［Ｎ−３］からＤ［Ｎ−３］を受け取り、選択線入力４２０を、４：１マルチプレクサ６０４の入力に送信する。ＤＦＥ［Ｎ−２］は、やはり、その選択線入力９０２においてＤ［Ｎ−４］を受け取り、選択線入力９０２を、その１６：４マルチプレクサ１１０２の入力に送信する。ＤＦＥ［Ｎ−２］は、その出力４２２から、ＤＦＥ［Ｎ−１］の選択線入力４２０にＤ［Ｎ−２］を送信することができる。ＤＦＥ［Ｎ−２］は、やはり、その出力４２２からＦＦ４２４の入力にＤ［Ｎ−２］を送信することができ、ＦＦ４２４は、次のクロックサイクルの間ＤＦＥ［０］の選択線入力９０２に出力９０４を提供する。
【００８１】
ＤＦＥ［Ｎ−１］の一例の図が図１５に図示される。ＤＦＥ［Ｎ−１］は、その選択線入力４２０においてＤＦＥ［Ｎ−２］からＤ［Ｎ−２］を受け取り、選択線入力４２０を、４：１マルチプレクサ６０４の入力に送信する。ＤＦＥ［Ｎ−１］は、やはり、その選択線入力９０２においてＤ［Ｎ−３］を受け取り、選択線入力９０２を、その１６：４マルチプレクサ１１０２の入力に送信する。ＤＦＥ［Ｎ−１］は、その出力４２２からＦＦ４２４の入力にＤ［Ｎ−１］を送信することができ、ＦＦ４２４は、その出力４２６を、次のクロックサイクルの間ＤＦＥ［０］の選択線入力４２０およびＤＦＥ［０］の選択線入力９０２に送信することができる。
【００８２】
図２〜図１５を参照して上で議論した様々な設定（たとえば、Ｎ、ｋ）は例にすぎず、以下の請求項に具体的に記載されるものを越えて制限する意図はないことに留意されたい。他の設定を使用できることは、当業者には理解されよう。たとえば、ＤＦＥタップ数ｋは、本開示の範囲内のままでありながら、１および２以外の数とすることができる。
【００８３】
一例では、装置を提供することができる。そのような装置は、第１のクロックに基づいて生成される並列信号を受け取るように構成される判定帰還型等化器を含むことができ、判定帰還型等化器が、第１のクロックの第１のクロックサイクル期間に並列信号によって提供される並列符号の第１の組のうちの第１の符号を受け取り、第１の符号に判定帰還型等化を実施して、第２の等化ブロックに第１の判定を提供するように構成される第１の等化ブロックと、並列符号の第１の組のうちの第２の符号を受け取り、第１の等化ブロックから受け取った第１の判定を使用して第２の符号に判定帰還型等化を実施して、第１のクロックサイクル期間に第２の判定を提供するように構成される第２の等化ブロックとを含む。
【００８４】
いくつかのそのような装置では、判定帰還型等化器は、並列符号の第１の組のうちの第３の符号を受け取り、第３の符号に判定帰還型等化を実施して、第１のクロックサイクル期間に記憶要素に第３の判定を提供するように構成される第３の等化ブロックと、第３の等化ブロックに結合され、第３の等化ブロックから受け取った第３の判定を第１の等化ブロックに提供するように構成される第１の記憶要素とを含む。
【００８５】
いくつかのそのような装置では、第１の等化ブロックは、クロックの第２のクロックサイクル期間に並列信号によって提供される並列符号の第２の組のうちの第４の符号を受け取り、記憶要素から受け取った第３の判定を使用して第４の符号に判定帰還型等化を実施して、第２のクロックサイクル期間に第１の記憶要素から受け取った第３の判定を使用して決定された第４の判定を提供するように構成することができる。
【００８６】
いくつかのそのような装置では、第１の記憶要素はフリップフロップであってよい。
【００８７】
いくつかのそのような装置では、第１、第２、および第３の等化ブロックの各々は、以前に検出した符号に基づいた判定を受け取るように構成される選択線入力、ならびに選択線入力を使用して投機的経路からの出力を選択するための複数の投機的経路に結合される選択要素を含むことができる。
【００８８】
いくつかのそのような装置では、選択要素はマルチプレクサであってよい。
【００８９】
いくつかのそのような装置では、第１の等化ブロックにより提供される第１の判定と、第２の等化ブロックにより提供される第２の判定との間の遅延は、第２の等化ブロックのマルチプレクサによって引き起こされる可能性がある。
【００９０】
いくつかのそのような装置では、第１の記憶要素は、フリップフロップをトリガするクロックの次のクロックエッジの前の、フリップフロップの少なくともセットアップ時間に、第３の等化ブロックからの第３の判定を受け取るように構成することができ、第１の等化ブロックは、次のクロックエッジ後の、フリップフロップの少なくともクロック−Ｑ時間に第４の符号を受け取るように構成することができる。
【００９１】
いくつかのそのような装置では、並列信号によって提供される符号は、ＰＡＭ−４符号であってよい。
【００９２】
いくつかのそのような装置では、並列信号は、符号速度を有する入力信号を使用して、アナログ−デジタル変換器（ＡＤＣ）によって提供することができ、符号速度は、第１のクロックのクロック速度のＮ倍であってよく、Ｎは、並列信号によって提供される並列符号の数であってよい。
【００９３】
別の例では、方法を提供することができる。そのような方法は、第１のクロックに基づいて生成される並列信号を提供することと、第１の等化ブロックによって、第１のクロックの第１のクロックサイクル期間に、並列信号によって提供される並列符号の第１の組のうちの第１の符号を受け取ることと、第１の等化ブロックによって、第１の符号に判定帰還型等化を実施して、第２の等化ブロックに第１の判定を提供することと、第２の等化ブロックによって、並列符号の第１の組のうちの第２の符号を受け取ることと、第２の等化ブロックによって、第１の等化ブロックから受け取った第１の判定を使用して第２の符号に判定帰還型等化を実施して、第１のクロックサイクル期間に第２の判定を提供することとを含むことができる。
【００９４】
いくつかのそのような方法は、第３の等化ブロックによって、並列符号の第１の組のうちの第３の符号を受け取ることと、第３の等化ブロックによって、第３の符号に判定帰還型等化を実施して、第１のクロックサイクル期間に記憶要素に第３の判定を提供することと、第１の記憶要素によって、第３の等化ブロックから受け取った第３の判定を第１の等化ブロックに提供することとをさらに含むことができる。
【００９５】
いくつかのそのような方法は、第１の等化ブロックによって、クロックの第２のクロックサイクル期間に、並列信号によって提供される並列符号の第２の組のうちの第４の符号を受け取ることと、第１の等化ブロックによって、記憶要素から受け取った第３の判定を使用して第４の符号に判定帰還型等化を実施して、第２のクロックサイクル期間に第１の記憶要素から受け取った第３の判定を使用して決定された第４の判定を提供することとをさらに含むことができる。
【００９６】
いくつかのそのような方法では、第１の記憶要素はフリップフロップであってよい。
【００９７】
いくつかのそのような方法は、第２の等化ブロックの選択要素によって、第２の等化ブロックにより受け取った第１の判定を使用して複数の投機的経路からの出力を選択することをさらに含むことができる。
【００９８】
いくつかのそのような方法では、選択要素はマルチプレクサであってよい。
【００９９】
いくつかのそのような方法では、第１の等化ブロックにより提供される第１の判定と、第２の等化ブロックにより提供される第２の判定との間の遅延は、第２の等化ブロックのマルチプレクサによって引き起こされる可能性がある。
【０１００】
いくつかのそのような方法は、第１の記憶要素によって、フリップフロップをトリガするクロックの次のクロックエッジの前の、フリップフロップの少なくともセットアップ時間に、第３の等化ブロックからの第３の判定を受け取ることと、第１の等化ブロックによって、次のクロックエッジ後の、フリップフロップの少なくともクロック−Ｑ時間に第４の符号を受け取ることとをさらに含むことができる。
【０１０１】
いくつかのそのような方法では、並列信号によって提供される符号は、ＰＡＭ−４符号であってよい。
【０１０２】
いくつかのそのような方法は、符号速度を有するアナログ入力信号をアナログ−デジタル変換器（ＡＤＣ）に提供することと、第１のクロックに基づいてＡＤＣを使用して、アナログ入力信号を並列信号に変換することとをさらに含むことができ、符号速度は、第１のクロックのクロック速度のＮ倍であってよく、Ｎは、並列信号によって提供される並列符号の数であってよい。
【０１０３】
本開示の様々な適用物には、様々な利点が存在しうる。すべての実施形態について、特定の利点は必要ではなく、異なる実施形態が異なる利点を与えることができる。いくつかの実施形態における利点のうちの１つは、ＤＦＥのデータ入力に並列符号を提供することによって、ＤＦＥのタイミング要件が緩和されることである。たとえば、１ＵＩ中に一度に到達する符号を処理するために、１ＵＩ中に符号についての判定帰還型等化を完了するための要件（たとえば、ｋ＊選択遅延＋ＦＦ遅延＜１ＵＩ）が除去される。並列に到達したＮ個の符号を処理することによって、ＤＦＥは、１つまたは複数の以前に検出したデータを遅いクロックと（たとえば、Ｎ＊ＵＩのクロックサイクル時間と）整合し、このことによって、１ＵＩ中に一度に到達するＮ個の符号を処理することと比較して、（Ｎ−１）＊ＦＦの遅延の節減を行う。いくつかの実施形態における他の利点は、並列に到達したＮ個の符号を処理することによって、マルチタップＤＦＥにおいて、ＤＦＥブロックの選択遅延が部分的に重複し、このことによって、１ＵＩ中に一度に到達するＮ個の符号を処理することと比較して、（Ｎ−１）＊（ｋ−１）＊選択遅延の節減を行うことができる。
【０１０４】
特定の実施形態を示して記載してきたが、特許請求される発明を好ましい実施形態に限定することは意図していないことが理解され、特許請求される発明の精神および範囲から逸脱することなく、様々な変形形態および変更形態を行うことができることが、当業者には明らかであろう。したがって、本明細書および図面は、限定的な意味ではなく、むしろ例示的な意味と考えるべきである。特許請求される発明は、代替形態、変更形態、および等価物を網羅することが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成30年4月20日(2018.4.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のクロックに基づいて生成される並列信号を受け取るように構成される判定帰還型等化器を備える装置であって、前記判定帰還型等化器が、
前記第１のクロックの第１のクロックサイクル期間に前記並列信号によって提供される並列符号の第１の組のうちの第１の符号を受け取り、
前記第１の符号に第１の判定帰還型等化を実施して、前記受け取った第１の符号に複数のタップの重み付けのうちの１つを加えることによって各々が形成される複数の投機的経路から、第１の選択要素を用いて選択することによって第１の判定を生成し、
前記第１のクロックサイクル期間に第２の等化ブロックに直接前記第１の判定を提供する
ように構成される第１の等化ブロックと、
前記第１のクロックの前記第１のクロックサイクル期間に前記並列信号によって提供される並列符号の前記第１の組のうちの第２の符号を受け取り、
前記第１の判定等化の前記実施後に、前記第１の等化ブロックから直接受け取った前記第１の判定を使用して前記第２の符号に第２の判定帰還型等化を実施して、前記受け取った第２の符号に前記複数のタップの重み付けのうちの１つを加えることによって各々が形成される複数の投機的経路から、第２の選択要素を用いて選択することによって前記第１のクロックサイクル期間に第２の判定を生成する
ように構成される第２の等化ブロックと、
並列符号の前記第１の組のうちの第３の符号を受け取り、
前記第２の判定等化の前記実施後に、前記第２の等化ブロックから直接受け取った前記第２の判定を使用して前記第３の符号に第３の判定帰還型等化を実施して、前記受け取った第３の符号に前記複数のタップの重み付けのうちの１つを加えることによって各々が形成される複数の投機的経路から、第３の選択要素を用いて選択することによって前記第１のクロックサイクル期間に第３の判定を生成し、
第１の記憶要素を介して、前記第１のクロックの第２のクロックサイクル期間に前記第３の判定を前記第１の等化ブロックに提供する
ように構成される第３の等化ブロックと
を含み、
前記第１の選択要素の選択が前記第３の判定に応答して行われるように構成され、前記第２の選択要素の選択が前記第１の判定に応答して行われるように構成され、前記第３の選択要素の選択が前記第２の判定に応答して行われるように構成される、装置。
【請求項２】
前記判定帰還型等化器が、
前記第３の等化ブロックに結合され、前記第３の等化ブロックから受け取った前記第３の判定を前記第１の等化ブロックに提供するように構成される前記第１の記憶要素
を含む、請求項１に記載の装置。
【請求項３】
前記第１の等化ブロックが、
前記第１のクロックの前記第２のクロックサイクル期間に前記並列信号によって提供される並列符号の第２の組のうちの第４の符号を受け取り、
前記第１の記憶要素から受け取った前記第３の判定を使用して前記第４の符号に第４の判定帰還型等化を実施して、前記第２のクロックサイクル期間に前記第１の記憶要素から受け取った前記第３の判定を使用して決定された第４の判定を提供する
ように構成される、請求項２に記載の装置。
【請求項４】
前記第１の記憶要素がフリップフロップである、請求項２または３に記載の装置。
【請求項５】
前記第１、第２、および第３の選択要素の各々が、
以前に検出した符号に基づいた対応する判定を受け取るように構成される選択線入力と、
前記選択線入力を使用して対応する複数の投機的経路からの出力を選択するための前記対応する複数の投機的経路に結合される選択要素と
を含む、請求項２に記載の装置。
【請求項６】
前記選択要素がマルチプレクサである、請求項５に記載の装置。
【請求項７】
前記第１の等化ブロックにより提供される前記第１の判定と、前記第２の等化ブロックにより提供される前記第２の判定との間の遅延が、前記第２の等化ブロックの前記マルチプレクサによって引き起こされる選択遅延を含む、請求項６に記載の装置。
【請求項８】
前記第１の記憶要素が、前記フリップフロップをトリガする前記第１のクロックの次のクロックエッジの前の、前記フリップフロップの少なくともセットアップ時間に、前記第３の等化ブロックから前記第３の判定を受け取るように構成されるフリップフロップを含み、
前記第１の等化ブロックが、前記次のクロックエッジ後の、前記フリップフロップの少なくともクロック−Ｑ時間に前記第４の符号を受け取るように構成される、請求項７に記載の装置。
【請求項９】
前記並列信号によって提供される符号がＰＡＭ−４符号である、請求項１に記載の装置。
【請求項１０】
方法であって、
前記並列信号が、符号速度を有する入力信号を使用して、アナログ−デジタル変換器（ＡＤＣ）によって提供され、
前記符号速度が、前記第１のクロックのクロック速度のＮ倍であり、
Ｎが、前記並列信号によって提供される並列符号の数である、請求項１に記載の装置。
【請求項１１】
第１のクロックに基づいて生成される並列信号を提供することと、
第１の等化ブロックによって、前記第１のクロックの第１のクロックサイクル期間に、前記並列信号によって提供される並列符号の第１の組のうちの第１の符号を受け取ることと、
前記第１の等化ブロックによって、前記第１の符号に第１の判定帰還型等化を実施して、前記受け取った第１の符号に複数のタップの重み付けのうちの１つを加えることによって各々が形成される複数の投機的経路から、第１の選択要素を用いて選択することによって第１の判定を生成することと、
前記第１のクロックサイクル期間に第２の等化ブロックに直接前記第１の判定を提供することと、
前記第２の等化ブロックによって、前記第１のクロックの前記第１のクロックサイクル期間に、並列符号の前記第１の組のうちの第２の符号を受け取ることと、
前記第１の判定等化の前記実施後に前記第２の等化ブロックによって、前記第１の等化ブロックから直接受け取った前記第１の判定を使用して前記第２の符号に第２の判定帰還型等化を実施して、前記受け取った第２の符号に前記複数のタップの重み付けのうちの１つを加えることによって各々が形成される複数の投機的経路から、第２の選択要素を用いて選択することによって前記第１のクロックサイクル期間に第２の判定を生成することと、
前記第１のクロックの前記第１のクロックサイクル期間に第１の記憶要素に前記第２の判定を提供することと、
前記第１の記憶要素によって、前記第１のクロックの第２のクロックサイクル期間に前記第２の判定を前記第１の等化ブロックに提供することと
を含む、方法。
【請求項１２】
前記第１の等化ブロックによって、前記第１のクロックの前記第２のクロックサイクル期間に、前記並列信号によって提供される並列符号の第２の組のうちの第３の符号を受け取ることと、
前記第１の等化ブロックによって、前記第１の記憶要素から受け取った前記第２の判定を使用して第３の符号に第３の判定帰還型等化を実施して、前記第２のクロックサイクル期間に前記第１の記憶要素から受け取った前記第２の判定を使用して決定された第３の判定を提供することと
をさらに含む、請求項１１に記載の方法。
【請求項１３】
前記第１の記憶要素がフリップフロップである、請求項１１に記載の方法。
【請求項１４】
前記第２の等化ブロックの選択要素によって、前記第２の等化ブロックにより受け取った前記第１の判定を使用して複数の投機的経路からの出力を選択すること
をさらに含む、請求項１１に記載の方法。
【請求項１５】
前記選択要素がマルチプレクサである、請求項１４に記載の方法。
【請求項１６】
前記第１の記憶要素のフリップフロップによって、前記フリップフロップをトリガする前記第１のクロックの次のクロックエッジの前の、前記フリップフロップの少なくともセットアップ時間に、前記第２の等化ブロックからの前記第２の判定を受け取ることと、
前記第１の等化ブロックによって、前記次のクロックエッジ後の、前記フリップフロップの少なくともクロック−Ｑ時間に前記第３の符号を受け取ることと
をさらに含む、請求項１２に記載の方法。
【国際調査報告】
2019513333.tif 000018